(57)【要約】【課題】安定的な振幅を有し、かつ高速にスイッチングする補償電流を生成可能な回路を提供する。【解決手段】シンク補償回路１２ｃは、補償パルス電流ＩＳＩＮＫを生成し、この補償パルス電流をＤＵＴ１とは別経路に引きこむ。電流Ｄ／Ａコンバータ１４は、デジタル設定信号ＤＳＥＴに応じた基準電流ＩＲＥＦを生成する。第１トランジスタＭ１、第２トランジスタＭ２は、ＭＯＳＦＥＴであり、カレントミラー回路を構成する。スイッチ素子ＳＷ１は、第１トランジスタＭ１のゲートと、第２トランジスタＭ２のゲートの間に設けられる。【選択図】図２
2012098180.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスに電源電圧を供給する電源装置であって、
前記半導体デバイスの電源端子に電力を供給するメイン電源と、
制御信号に応じて制御されるスイッチ素子を含み、前記スイッチ素子がオンした状態において補償パルス電流を生成し、前記補償パルス電流を前記メイン電源とは別経路から前記電源端子に注入し、または前記メイン電源から前記半導体デバイスへ流れる電源電流から、前記補償パルス電流を前記半導体デバイスとは別経路に引きこむ電源補償回路と、
前記半導体デバイスの動作状態に応じて前記スイッチ素子を制御する制御部と、
を備え、
前記電源補償回路は、
デジタル設定信号に応じた電流を生成する電流Ｄ／Ａコンバータと、
前記電流Ｄ／Ａコンバータの出力電流の経路上に設けられたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第１トランジスタと、
前記第１トランジスタとカレントミラー回路を構成するように接続され、前記電流Ｄ／Ａコンバータの出力電流に比例した電流を生成する第２トランジスタと、
前記第１トランジスタのゲートと、前記第２トランジスタのゲートの間に設けられた前記スイッチ素子と、
を備えることを特徴とする電源装置。
【請求項２】
前記第１トランジスタのドレインは、前記スイッチ素子の前記第１トランジスタのゲート側の端子と接続されることを特徴とする請求項１に記載の電源装置。
【請求項３】
前記第１トランジスタのドレインは、前記スイッチ素子の前記第２トランジスタのゲート側の端子と接続されることを特徴とする請求項１に記載の電源装置。
【請求項４】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスの電源端子に電力を供給するメイン電源と、
制御信号に応じて制御されるスイッチ素子を含み、前記スイッチ素子がオンした状態において補償パルス電流を生成し、前記補償パルス電流を前記メイン電源とは別経路から前記電源端子に注入し、または前記メイン電源から前記被試験デバイスへ流れる電源電流から、前記補償パルス電流を前記被試験デバイスとは別経路に引きこむ電源補償回路と、
そのひとつが前記スイッチ素子に割り当てられ、別の少なくともひとつがそれぞれ前記被試験デバイスの少なくともひとつの入出力端子に割り当てられる、複数のドライバと、
それぞれが前記ドライバごとに設けられた複数のインタフェース回路であって、それぞれが入力されたパターン信号を整形して対応するドライバへと出力する、複数のインタフェース回路と、
前記被試験デバイスの入出力端子に割り当てられた前記ドライバが出力すべき試験信号を記述するテストパターンを、そのドライバに対応する前記インタフェース回路に対して出力するとともに、前記テストパターンに応じて定められた制御パターンを、前記スイッチ素子に割り当てられたドライバに対応する前記インタフェース回路に対して出力するパターン発生器と、
を備え、
前記電源補償回路は、
デジタルの設定信号に応じた電流を生成する電流Ｄ／Ａコンバータと、
前記電流Ｄ／Ａコンバータの出力電流の経路上に設けられたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第１トランジスタと、
前記第１トランジスタとカレントミラー回路を構成するように接続され、前記電流Ｄ／Ａコンバータの出力電流に比例した電流を生成する第２トランジスタと、
前記第１トランジスタのゲートと、前記第２トランジスタのゲートの間に設けられた前記スイッチ素子と、
を備えることを特徴とする試験装置。
【請求項５】
前記第１トランジスタのドレインは、前記スイッチ素子の前記第１トランジスタのゲート側の端子と接続されることを特徴とする請求項４に記載の試験装置。
【請求項６】
前記第１トランジスタのドレインは、前記スイッチ素子の前記第２トランジスタのゲート側の端子と接続されることを特徴とする請求項４に記載の試験装置。
【請求項７】
半導体デバイスに電源電圧を供給する電源装置であって、
前記半導体デバイスの電源端子に電力を供給するメイン電源と、
制御信号に応じて制御されるスイッチ素子を含み、前記スイッチ素子がオンした状態において補償パルス電流を生成し、前記補償パルス電流を前記メイン電源とは別経路から前記電源端子に注入し、または前記メイン電源から前記半導体デバイスへ流れる電源電流から、前記補償パルス電流を前記半導体デバイスとは別経路に引きこむ電源補償回路と、
前記半導体デバイスの動作状態に応じて前記スイッチ素子を制御する制御部と、
を備え、
前記電源補償回路は、
デジタル設定信号に応じた電流を生成する電流Ｄ／Ａコンバータと、
前記電流Ｄ／Ａコンバータの出力電流の経路上に設けられたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第１トランジスタと、
前記第１トランジスタとカレントミラー回路を構成するように接続され、前記電流Ｄ／Ａコンバータの出力電流に比例した電流を生成する第２トランジスタと、
前記第１、第２トランジスタの共通に接続されたゲートと固定電圧端子の間に設けられた前記スイッチ素子と、
を備えることを特徴とする電源装置。
【請求項８】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスの電源端子に電力を供給するメイン電源と、
制御信号に応じて制御されるスイッチ素子を含み、前記スイッチ素子がオンした状態において補償パルス電流を生成し、前記補償パルス電流を前記メイン電源とは別経路から前記電源端子に注入し、または前記メイン電源から前記被試験デバイスへ流れる電源電流から、前記補償パルス電流を前記被試験デバイスとは別経路に引きこむ電源補償回路と、
そのひとつが前記スイッチ素子に割り当てられ、別の少なくともひとつがそれぞれ前記被試験デバイスの少なくともひとつの入出力端子に割り当てられる、複数のドライバと、
それぞれが前記ドライバごとに設けられた複数のインタフェース回路であって、それぞれが入力されたパターン信号を整形して対応するドライバへと出力する、複数のインタフェース回路と、
前記被試験デバイスの入出力端子に割り当てられた前記ドライバが出力すべき試験信号を記述するテストパターンを、そのドライバに対応する前記インタフェース回路に対して出力するとともに、前記テストパターンに応じて定められた制御パターンを、前記スイッチ素子に割り当てられたドライバに対応する前記インタフェース回路に対して出力するパターン発生器と、
を備え、
前記電源補償回路は、
デジタル設定信号に応じた電流を生成する電流Ｄ／Ａコンバータと、
前記電流Ｄ／Ａコンバータの出力電流の経路上に設けられたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第１トランジスタと、
前記第１トランジスタとカレントミラー回路を構成するように接続され、前記電流Ｄ／Ａコンバータの出力電流に比例した電流を生成する第２トランジスタと、
前記第１、第２トランジスタの共通に接続されたゲートと固定電圧端子の間に設けられた前記スイッチ素子と、
を備えることを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源の安定化技術に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジを用いたＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、メモリなどの半導体集積回路（以下、ＤＵＴという）を試験する際、ＤＵＴ内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。したがって、ＤＵＴの動作電流（負荷電流）の合計は、試験の内容などに応じて時々刻々と変動する。
【０００３】
ＤＵＴに電力を供給する電源回路はたとえばレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電力を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とＤＵＴの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。
【０００４】
電源電圧の変動は、ＤＵＴの試験マージンに深刻な影響を及ぼす。また電源電圧の変動は、試験装置内のその他の回路ブロック、たとえばＤＵＴに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、試験精度を悪化させる。
【０００５】
特許文献２に記載の技術では、被試験デバイスに電源電圧を供給するメインの電源に加えて、ドライバの出力によってオン、オフが制御されるスイッチを含む補償回路が設けられる。そして、被試験デバイスに供給されるテストパターンに応じて発生しうる電源電圧の変動をキャンセルするように、スイッチ素子に対する補償用の制御パターンをテストパターンに対応付けて定義しておく。実試験時には、テストパターンを被試験デバイスに供給しつつ、補償回路のスイッチを制御パターンに応じてスイッチングすることにより、電源電圧を一定に保つことができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２０５８１３号公報
【特許文献２】国際公開第１０／０２９７０９Ａ１号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
補償回路による電源電圧の補正、あるいは電源環境のエミュレートを正確に行うためには、補償回路が供給する補償電流の振幅の安定性が求められる。
ここで補償パルス電流には数Ａ程度の大電流が必要とされる場合も想定される。補償パルス電流の経路上にスイッチ素子を設けると、そのスイッチ素子のサイズを大きくする必要がある。そのためスイッチ素子の容量によりスイッチングの速度は制限され、所望の振幅のパルス電流を生成できなくなるおそれがある。
【０００８】
本発明のある態様はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、安定的な振幅を有し、かつ高速にスイッチングする補償電流を生成可能な回路の提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、半導体デバイスに電源電圧を供給する電源装置に関する。電源装置は、半導体デバイスの電源端子に電力を供給するメイン電源と、制御信号に応じて制御されるスイッチ素子を含み、スイッチ素子がオンした状態において補償パルス電流を生成し、補償パルス電流をメイン電源とは別経路から電源端子に注入し、またはメイン電源から半導体デバイスへ流れる電源電流から、補償パルス電流を半導体デバイスとは別経路に引きこむ電源補償回路と、半導体デバイスの動作状態に応じてスイッチ素子を制御する制御部と、を備える。電源補償回路は、デジタル設定信号に応じた電流を生成する電流Ｄ／Ａコンバータと、電流Ｄ／Ａコンバータの出力電流の経路上に設けられたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第１トランジスタと、第１トランジスタとカレントミラー回路を構成するように接続され、電流Ｄ／Ａコンバータの出力電流に比例した電流を生成する第２トランジスタと、第１トランジスタのゲートと、第２トランジスタのゲートの間に設けられたスイッチ素子と、を備える。
【００１０】
この態様によると、電流Ｄ／Ａコンバータは定常的に安定的な電流を生成し、カレントミラー回路が電流Ｄ／Ａコンバータの出力電流を増幅するため、補償パルス電流の振幅を安定化できる。そして、補償パルス電流の経路をスイッチングするのではなく、カレントミラー回路をスイッチングするため、高い周波数で動作させることができる。
【００１１】
第１トランジスタのドレインは、スイッチ素子の第１トランジスタのゲート側の端子と結線されてもよい。
この場合、スイッチ素子がオフした状態においても、第１トランジスタのバイアス状態は維持され、電流Ｄ／Ａコンバータの出力電流も遮断されないため、高速なスイッチングが可能となる。
【００１２】
第１トランジスタのドレインは、スイッチ素子の第２トランジスタのゲート側の端子と結線されてもよい。
この場合、電流Ｄ／Ａコンバータの出力電流の経路が遮断されるため、スイッチ素子がオフ状態における消費電流を低減できる。
【００１３】
本発明のさらに別の態様も、電源装置である。この電源装置は、半導体デバイスの電源端子に電力を供給するメイン電源と、制御信号に応じて制御されるスイッチ素子を含み、スイッチ素子がオンした状態において補償パルス電流を生成し、補償パルス電流をメイン電源とは別経路から電源端子に注入し、またはメイン電源から半導体デバイスへ流れる電源電流から、補償パルス電流を半導体デバイスとは別経路に引きこむ電源補償回路と、半導体デバイスの動作状態に応じてスイッチ素子を制御する制御部と、を備える。電源補償回路は、デジタル設定信号に応じた電流を生成する電流Ｄ／Ａコンバータと、電流Ｄ／Ａコンバータの出力電流の経路上に設けられたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の第１トランジスタと、第１トランジスタとカレントミラー回路を構成するように接続され、電流Ｄ／Ａコンバータの出力電流に比例した電流を生成する第２トランジスタと、第１、第２トランジスタの共通に接続されたゲートと固定電圧端子の間に設けられたスイッチ素子と、を備える。
【００１４】
この態様によると、電流Ｄ／Ａコンバータは定常的に安定的な電流を生成し、カレントミラー回路が電流Ｄ／Ａコンバータの出力電流を増幅するため、補償パルス電流の振幅を安定化できる。また、電流Ｄ／Ａコンバータをスイッチングするのではなく、カレントミラー回路をスイッチングするため、周波数の高い、あるいはデューティ比の小さな補償パルス電流を生成できる。
【００１５】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１６】
本発明のある態様によれば、安定した振幅で高速にスイッチングする電流を生成できる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態に係る試験装置の構成を示す回路図である。
【図２】図２（ａ）〜（ｃ）は、シンク補償回路の構成例を示す回路図である。
【図３】比較技術に係るシンク補償回路の構成を示す回路図である。
【図４】ソース補償回路の構成例を示す回路図である。
【図５】制御パターンを計算する方法の一例を示すフローチャートである。
【図６】動作電流、電源電流、ソース補償電流およびソースパルス電流の一例を示す波形図である。
【発明を実施するための形態】
【００１８】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１９】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２０】
図１は、実施の形態に係る試験装置２の構成を示す回路図である。図１には試験装置２に加えて、試験対象の半導体デバイス（以下、ＤＵＴと称す）１が示される。
【００２１】
ＤＵＴ１は、複数のピンを備え、その中の少なくともひとつが電源電圧ＶＤＤを受けるための電源端子Ｐ１であり、別の少なくともひとつが接地端子Ｐ２である。複数の入出力（Ｉ／Ｏ）端子Ｐ３は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置２から出力される試験信号（テストパターン）ＳＴＥＳＴを受け、あるいは試験信号ＳＴＥＳＴに応じたデータを試験装置２に対して出力する。図１には、試験装置２の構成のうち、ＤＵＴ１に対して試験信号を与える構成が示されており、ＤＵＴ１からの信号を評価するための構成は省略されている。
【００２２】
試験装置２は、メイン電源１０、パターン発生器ＰＧ、複数のタイミング発生器ＴＧおよび波形整形器ＦＣ、複数のドライバＤＲ、電源補償回路１２を備える。
【００２３】
試験装置２は複数ｎ個のチャンネルＣＨ１〜ＣＨｎを備えており、その中のいくつか（ＣＨ１〜ＣＨ４）がＤＵＴ１の複数のＩ／Ｏ端子Ｐ３に割り当てられる。図１では、ｎ＝６の場合が示されるが、実際の試験装置２のチャンネル数は、数百〜数千のオーダーである。
【００２４】
メイン電源１０は、ＤＵＴ１の電源端子Ｐ１に供給すべき電源電圧ＶＤＤを生成する。たとえばメイン電源１０は、リニアレギュレータやスイッチングレギュレータなどで構成され、電源端子Ｐ１に供給される電源電圧ＶＤＤを、目標値と一致するようにフィードバック制御する。キャパシタＣｓは、電源電圧ＶＤＤを平滑化するために設けられる。メイン電源１０は、ＤＵＴ１に対する電源電圧の他、試験装置２内部のその他のブロックに対する電源電圧も生成する。メイン電源１０からＤＵＴ１の電源端子Ｐ１への出力電流を、電源電流ＩＤＤと称する。
【００２５】
メイン電源１０は、有限の応答速度を有する電圧・電流源であるため、その負荷電流、つまりＤＵＴ１の動作電流ＩＯＰの急峻な変化に追従できない場合がある。たとえば動作電流ＩＯＰがステップ状に変化するとき、電源電圧ＶＤＤはオーバーシュート、あるいはアンダーシュートしたり、その後のリンギングをともなったりする。電源電圧ＶＤＤの変動は、ＤＵＴ１の正確な試験を妨げる。なぜならＤＵＴ１にエラーが検出されたとき、それがＤＵＴ１の製造不良によるものなのか、電源電圧ＶＤＤの変動によるものなのかを区別することができないからである。
【００２６】
電源補償回路１２は、メイン電源１０の応答速度を補うために設けられる。ＤＵＴ１の設計者は、ある既知の試験信号ＳＴＥＳＴ（テストパターンＳＰＴＮ）が供給された状態において、ＤＵＴ１の内部回路の動作率などの時間推移を推定可能であるから、ＤＵＴ１の動作電流ＩＯＰの時間波形を正確に予測することができる。ここでの予測とは、コンピュータシミュレーションを用いた計算や、同じ構成を有するデバイスを対象とした実測などが含まれ、特にその手法は限定されない。
【００２７】
一方、メイン電源１０の応答速度（利得、フィードバック帯域）が既知であれば、予測される動作電流ＩＯＰに応答してメイン電源１０が生成する電源電流ＩＤＤもまた予測することができる。そうすると、予測される動作電流ＩＯＰと電源電流ＩＤＤの差分を、電源補償回路１２によって補うことにより、電源電圧ＶＤＤを安定化することができる。
なお電源電圧ＶＤＤ’と電源電流ＩＤＤの間には微分、もしくは積分関係が成り立つ。具体的には、メイン電源１０ならびにメイン電源１０から電源端子Ｐ１までの経路のインピーダンスが、容量性、誘導性、抵抗性のいずれが支配的であるかによって、電圧と電流の微分、積分の関係が定まる。
【００２８】
電源補償回路１２は、ソース補償回路１２ｂおよびシンク補償回路１２ｃを備える。ソース補償回路１２ｂは、制御信号ＳＣＮＴ１に応じてオン、オフが切りかえ可能となっている。ソース補償回路１２ｂが制御信号ＳＣＮＴ１に応じてオンすると、補償パルス電流（ソースパルス電流ともいう）ＩＳＲＣが生成される。電源補償回路１２は、ソースパルス電流ＩＳＲＣをメイン電源１０とは別経路から電源端子Ｐ１に注入する。
【００２９】
同様にシンク補償回路１２ｃは制御信号ＳＣＮＴ２に応じてオン、オフが切りかえ可能となっている。シンク補償回路１２ｃが制御信号ＳＣＮＴ２に応じてオンすると、補償パルス電流ＩＳＩＮＫ（シンクパルス電流ともいう）が生成される。電源補償回路１２は、電源端子Ｐ１に流れ込む電源電流ＩＤＤから、シンクパルス電流ＩＳＩＮＫを、ＤＵＴ１とは別経路に引きこむ。
【００３０】
図２（ａ）〜（ｃ）は、シンク補償回路１２ｃの構成例を示す回路図である。
図２（ａ）〜（ｃ）のシンク補償回路１２ｃはそれぞれ、電流Ｄ／Ａコンバータ１４、第１トランジスタＭ１、第２トランジスタＭ２、スイッチ素子ＳＷ１を備える。
【００３１】
電流Ｄ／Ａコンバータ１４は、デジタル設定信号ＤＳＥＴに応じた基準電流ＩＲＥＦを生成する。第１トランジスタＭ１および第２トランジスタＭ２は、カレントミラー回路を形成し、基準電流ＩＲＥＦを所定係数（ミラー比Ｋ）倍したシンクパルス電流ＩＳＩＮＫを生成する。
【００３２】
具体的に第１トランジスタＭ１は、ＮチャンネルＭＯＳＦＥＴであり、基準電流ＩＲＥＦの経路上に設けられる。第２トランジスタＭ２もＮチャンネルＭＯＳＦＥＴであり、そのゲートは、第１トランジスタＭ１のゲートおよびソースと共通に接続される。
【００３３】
図２（ａ）、（ｂ）において、スイッチ素子ＳＷ１は、第１トランジスタＭ１のゲートと、第２トランジスタＭ２のゲートの間に設けられる。たとえばスイッチ素子ＳＷ１は、図２（ａ）のようなトランスファゲートで構成してもよいし、ＮチャンネルＭＯＳＦＥＴのみで構成してもよいし、ＰチャンネルＭＯＳＦＥＴのみで構成してもよい。スイッチ素子ＳＷ１のオン、オフ状態は、制御信号ＳＣＮＴ２に応じて切りかえられる。
【００３４】
図２（ａ）において、第１トランジスタＭ１のドレインＮ２は、スイッチ素子ＳＷ１の第１トランジスタＭ１のゲート側の端子Ｎ１と接続される。
【００３５】
制御信号ＳＣＮＴ２がハイレベルの期間、スイッチ素子ＳＷ１がオンとなる。そうするとシンク補償回路１２ｃの出力端子Ｐ４から、基準電流ＩＲＥＦに比例したシンクパルス電流ＩＳＩＮＫが引きこまれる。制御信号ＳＣＮＴ２がローレベルの期間、スイッチ素子ＳＷ１がオフとなり、カレントミラー回路が動作しなくなるため、シンクパルス電流ＩＳＩＮＫがゼロとなる。
【００３６】
このように図２（ａ）のシンク補償回路１２ｃによれば、制御信号ＳＣＮＴ２に応じてスイッチングするシンクパルス電流ＩＳＩＮＫを生成できる。このシンク補償回路１２ｃの利点は、図３の比較技術に係る回路との対比によって明確となる。
図３の比較技術に係るシンク補償回路は、電源端子Ｐ１と接地端子の間に設けられたスイッチ素子ＳＷ２を含む。電源電圧ＶＤＤが一定であれば、スイッチ素子ＳＷ２がオンした状態において、シンク電流ＩＳＩＮＫの振幅は、
ＩＳＩＮＫ＝ＶＤＤ／ＲＯＮ
で与えられる。ＲＯＮはスイッチＳＷ２のオン抵抗である。
【００３７】
ここでシンクパルス電流ＩＳＩＮＫの振幅は、数Ａ程度が必要とされる場合がある。そうすると、スイッチ素子ＳＷ２のサイズは大きくなり、そのゲート容量も大きくなる。このゲート容量によってスイッチ素子ＳＷ２のスイッチングの応答速度が低下し、所望の電流を生成できなくなる可能性がある。
また、スイッチ素子ＳＷ２のオン抵抗ＲＯＮがばらついたり、制御信号ＳＣＮＴ２の振幅がばらつくと、オン抵抗ＲＯＮがばらつき、シンクパルス電流ＩＳＩＮＫの振幅が変動するおそれがある。
【００３８】
これに対して、図２（ａ）のシンク補償回路１２ｃによれば、シンクパルス電流ＩＳＩＮＫの振幅の安定性を高めることができる。また、ドライバＤＲの駆動対象は、大電流が流れるスイッチではなく、カレントミラー回路のゲートに設けられたスイッチであるため、高速なスイッチングが可能となる。
【００３９】
また、図２（ａ）のシンク補償回路１２ｃでは、スイッチ素子ＳＷ１がオフ状態においても、基準電流ＩＲＥＦが第１トランジスタＭ１に流れ続け、第１トランジスタＭ１のバイアス状態が維持される。したがって、スイッチ素子ＳＷ１のスイッチングに対するシンク補償回路１２ｃのスイッチングの応答速度が高いという利点がある。
【００４０】
図２（ｂ）を参照する。図２（ｂ）では、スイッチ素子ＳＷ１の位置が、図２（ａ）と異なっている。図２（ｂ）では、第１トランジスタＭ１のドレインＮ２は、スイッチ素子ＳＷ１の第２トランジスタＭ２のゲート側の端子Ｎ３と接続される。
この構成によっても、図２（ａ）の構成と同様に、安定した振幅を有し、高速にスイッチングするシンクパルス電流ＩＳＩＮＫを生成できる。
また、図２（ｂ）では、スイッチ素子ＳＷ１がオフのとき、基準電流ＩＲＥＦは遮断される。したがって回路の消費電流を低減できるという利点がある。
【００４１】
図２（ｃ）において、スイッチ素子ＳＷ１は、第１トランジスタＭ１および第２トランジスタＭ２の共通接続されるゲートＮ４と、接地端子をはじめとする固定電圧端子の間に設けられる。制御信号ＳＣＮＴ２＃（＃は論理反転を示す）がハイレベルの期間、スイッチ素子ＳＷ１がオンすると、第１トランジスタＭ１、第２トランジスタＭ２のゲート電圧が接地電圧となるため、カレントミラー回路がオフし、シンクパルス電流ＩＳＩＮＫが遮断する。制御信号ＳＣＮＴ２＃がローレベルのとき、スイッチ素子ＳＷ１がオフすると、カレントミラー回路がオンし、シンクパルス電流ＩＳＩＮＫが流れる。
【００４２】
図２（ｃ）の構成によれば、図２（ａ）、（ｂ）と同様に、安定した振幅を有し、高速にスイッチングするシンクパルス電流ＩＳＩＮＫを生成できる。
なお、図２（ｃ）の構成を、図２（ａ）もしくは（ｂ）の構成と組み合わせてもよい。
【００４３】
続いてソース補償回路１２ｂの具体的な構成例を説明する。ソース補償回路１２ｂは、シンク補償回路１２ｃを天地反転することで構成できる。図４は、ソース補償回路１２ｂの構成例を示す回路図である。第１トランジスタＭ１および第２トランジスタＭ２は、ＰチャンネルＭＯＳＦＥＴで構成してもよい。図４の構成は、図２（ａ）に対応する。当業者であれば、図２（ｂ）、（ｃ）に対応するソース補償回路１２ｂが構成可能であることが理解される。
【００４４】
図１に戻る。ＤＵＴ１の電源端子Ｐ１に流れ込む動作電流ＩＯＰ、メイン電源１０が出力する電源電流ＩＤＤ、および電源補償回路１２が出力する補償電流ＩＣＭＰの間には、電流保存則から、式（１）、（２）が成り立つ。
ＩＯＰ＝ＩＤＤ＋ＩＣＭＰ    …（１）
ＩＣＭＰ＝ＩＳＲＣ−ＩＳＩＮＫ      …（２）
つまり、補償電流ＩＣＭＰの正の成分が、ソースパルス電流ＩＳＲＣとしてソース補償回路１２ｂから供給され、補償電流ＩＣＭＰの負の成分が、シンクパルス電流ＩＳＩＮＫとしてシンク補償回路１２ｃから供給される。
【００４５】
ドライバＤＲ１〜ＤＲ６のうち、ドライバＤＲ６は、ソース補償回路１２ｂに割り当てられ、ドライバＤＲ５はシンク補償回路１２ｃに割り当てられる。別の少なくともひとつのドライバＤＲ１〜ＤＲ４は、それぞれ、ＤＵＴ１の少なくともひとつのＩ／Ｏ端子Ｐ３に割り当てられる。パターン発生器ＰＧおよびドライバＤＲ５、ＤＲ６、インタフェース回路４５、４６は、電源補償回路１２を制御する制御回路と把握することができる。
【００４６】
波形整形器ＦＣおよびタイミング発生器ＴＧをインタフェース回路４と総称する。複数の４１〜４６は、チャンネルＣＨ１〜ＣＨ６ごと、言い換えればドライバＤＲ１〜ＤＲ６ごとに設けられる。ｉ番目（１≦ｉ≦６）のインタフェース回路４ｉは、入力されたパターン信号ＳＰＴＮｉをドライバＤＲに適した信号形式に整形し、対応するドライバＤＲｉへと出力する。
【００４７】
パターン発生器ＰＧは、テストプログラムにもとづき、インタフェース回路４１〜４６に対するパターン信号ＳＰＴＮを生成する。具体的にパターン発生器ＰＧは、ＤＵＴ１のＩ／Ｏ端子Ｐ３に割り当てられたドライバＤＲ１〜ＤＲ４に対しては、各ドライバＤＲｉが生成すべき試験信号ＳＴＥＳＴｉを記述するテストパターンＳＰＴＮｉを、そのドライバＤＲｉに対応するインタフェース回路４ｉに対して出力する。テストパターンＳＰＴＮｉは、試験信号ＳＴＥＳＴｉの各サイクル（ユニットインターバル）におけるレベルを示すデータと、信号レベルが遷移するタイミングを記述するデータを含む。
【００４８】
またパターン発生器ＰＧは、必要な補償電流ＩＣＭＰに応じて定められた補償用の制御パターンＳＰＴＮ＿ＣＭＰを生成する。制御パターンＳＰＴＮ＿ＣＭＰは、ソース補償回路１２ｂに割り当てられたドライバＤＲ６が生成すべき制御信号ＳＣＮＴ１を記述する制御パターンＳＰＴＮ＿ＣＭＰ１と、シンク補償回路１２ｃに割り当てられたドライバＤＲ５が生成すべき制御信号ＳＣＮＴ２を記述する制御パターンＳＰＴＮ＿ＣＭＰ２を含む。制御パターンＳＰＴＮ＿ＣＭＰ１、ＳＰＴＮ＿ＣＭＰ２はそれぞれ、各サイクルにおけるソース補償回路１２ｂ、シンク補償回路１２ｃのオン、オフ状態を指定するデータと、オンオフを切りかえるタイミングを記述するデータを含む。
【００４９】
パターン発生器ＰＧは、テストパターンＳＰＴＮ１〜ＳＰＴＮ４にもとづいて、つまりＤＵＴ１の動作電流の変動に応じて、それを補償しうる制御パターンＳＰＴＮ＿ＣＭＰ１、ＳＰＴＮ＿ＣＭＰ２を生成し、対応するインタフェース回路４６、４５に出力する。
【００５０】
上述のように、テストパターンＳＰＴＮ１〜ＳＰＴＮ４が既知であれば、ＤＵＴ１の動作電流ＩＯＰの時間波形が予測でき、電源電圧ＶＤＤを一定に保つために発生すべき補償電流ＩＣＭＰ、すなわちＩＳＲＣ、ＩＳＩＮＫの時間波形を計算することができる。
予測される動作電流ＩＯＰが電源電流ＩＤＤより大きい場合、電源補償回路１２はソース補償電流ＩＳＲＣを発生して不足する電流を補う。ソース補償電流ＩＳＲＣに必要な電流波形は予測可能であるから、それが適切に得られるようにソース補償回路１２ｂを制御する。たとえばソース補償回路１２ｂを、パルス幅変調によって制御してもよい。あるいはパルス振幅変調、ΔΣ変調、パルス密度変調、パルス周波数変調などを利用してもよい。
【００５１】
図５は、制御パターンを計算する方法の一例を示すフローチャートである。ＤＵＴ１に入力されるテストパターンや回路情報にもとづいて、ＤＵＴ１の動作電流ＩＯＰが推定される（Ｓ１００）。またメイン電源１０に負荷としてＤＵＴ１が接続された状態において、ＤＵＴ１にそのイベントが発生したときに、メイン電源１０から出力される電源電流ＩＤＤを計算する（Ｓ１０２）。そして、理想電源を実現したい場合には、推定される動作電流ＩＯＰと電源電流ＩＤＤの差分を、電源補償回路１２によって生成すべき補償電流ＩＣＭＰとする（Ｓ１０４）。
【００５２】
そして、生成すべき補償電流ＩＣＭＰの波形に、ΔΣ変調、ＰＷＭ（パルス幅変調）、ＰＤＭ（パルス密度変調）、ＰＡＭ（パルス振幅変調）、ＰＦＭ（パルス周波数変調）などを施すことにより、ビットストリームの制御パターンＳＰＴＮ＿ＣＭＰを生成する（Ｓ１０６）。たとえば、補償電流ＩＣＭＰをテストサイクルごとにサンプリングし、サンプリングされた補償電流ＩＣＭＰをパルス変調してもよい。
【００５３】
図６は、動作電流ＩＯＰ、電源電流ＩＤＤ、ソース補償電流ＩＳＲＣおよびソースパルス電流ＩＳＲＣの一例を示す波形図である。ある試験信号ＳＴＥＳＴが供給されたＤＵＴ１の動作電流ＩＯＰがステップ状に増加したとする。これに応答して、メイン電源１０から電源電流ＩＤＤが供給されるが、それは応答速度の制限から、理想的なステップ波形とはならず、ＤＵＴ１に供給すべき電流が不足する。その結果、補償電流ＩＳＲＣを供給しなければ、電源電圧ＶＤＤは破線で示すように低下する。
【００５４】
電源補償回路１２は、動作電流ＩＯＰと電源電流ＩＤＤの差分に対応するソース補償電流ＩＣＭＰを生成する。ソース補償電流ＩＣＭＰは、制御信号ＳＣＮＴ１に応じて生成されるソースパルス電流ＩＳＲＣで与えられる。ソース補償電流ＩＣＭＰは、動作電流ＩＯＰの変化直後に最大量必要であり、その後、徐々に低下させる必要がある。そこで、たとえばＰＷＭ（パルス幅変調）を用いてソース補償回路１２ｂのオン時間（デューティ比）を、時間とともに低下させることにより、必要なソース補償電流ＩＣＭＰを生成できる。
【００５５】
試験装置２のすべてのチャンネルがテストレートに応じて同期動作する場合、制御信号ＳＣＮＴ１の周期は、ＤＵＴ１に供給されるデータの周期（ユニットインターバル）、もしくはその整数倍、あるいは整数分の１に相当する。たとえばユニットインターバルが４ｎｓのシステムにおいて、制御信号ＳＣＮＴ１の周期が４ｎｓであれば、制御信号ＳＣＮＴ１に含まれる各パルスのオン期間ＴＯＮが、０〜４ｎｓの間で調節されうる。メイン電源１０の応答速度は数百ｎｓ〜数μｓのオーダーであるため、補償電流ＩＣＭＰの波形は、制御信号ＳＣＮＴ１に含まれる数百個のパルスによって制御できる。ソース補償電流ＩＳＲＣの波形から、それを生成するために必要な制御信号ＳＣＮＴ１を導出する方法については後述する。
【００５６】
反対に動作電流ＩＯＰが電源電流ＩＤＤより小さい場合、電源補償回路１２はシンク補償電流ＩＣＭＰが得られるように、シンクパルス電流ＩＳＩＮＫを発生して、過剰な電流を引き抜く。
【００５７】
電源補償回路１２を設けることにより、メイン電源１０の応答速度の不足を補い、図６に実線で示すように、電源電圧ＶＤＤを一定に保つことができる。また上述したように、電源補償回路１２は安定した振幅のパルス電流を生成できるため、高い精度で電源電圧を補償できる。
【００５８】
ＤＵＴ１を構成する内部素子に流れる電流、つまり動作電流ＩＯＰは、プロセスばらつきによって変動する。つまり、あるテストパターンが供給されたＤＵＴ１の動作電流の波形は、プロセスばらつきによって増減する。そこで、ＤＵＴ１の試験工程に先立ち、キャリブレーション工程を行いって補償パルス電流の振幅を調節することにより、プロセスばらつきによってＤＵＴ１の動作電流ＩＯＰがばらついたとしても、電源環境を一定に保つことができる。このキャリブレーションは、電流Ｄ／Ａコンバータ１４に対するデジタル設定値ＤＳＥＴの値を変更することで実現できる。
【００５９】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【００６０】
実施の形態では、補償電流ＩＣＭＰによって、電源電圧の変動がゼロであるような、つまり出力インピーダンスがゼロの理想電源の環境を実現する場合を説明したが、本発明はそれに限定されない。つまり、意図的な電源電圧変動を引き起こすような補償電流ＩＣＭＰの波形を計算し、その補償電流波形が得られるように制御パターンＳＰＴＮ＿ＣＭＰを規定しておいてもよい。この場合、制御パターンＳＰＴＮ＿ＣＭＰに応じて任意の電源環境をエミュレートすることが可能となる。
【００６１】
実施の形態では、電源補償回路１２がソース補償回路１２ｂとシンク補償回路１２ｃを含む場合を説明したが本発明はそれには限定されず、いずれか一方のみの構成としてもよい。
【００６２】
ソース補償回路１２ｂのみ設ける場合、ソース補償回路１２ｂに定常的な電流ＩＤＣを発生させてもよい。そして、電源電流ＩＤＤが動作電流ＩＯＰに対して不足するときは、ソース補償回路１２ｂが発生する電流ＩＳＲＣを、定常的な電流ＩＤＣから相対的に増加させてもよい。反対に、電源電流ＩＤＤが動作電流ＩＯＰに対して過剰なときは、ソース補償回路１２ｂが発生する電流ＩＳＲＣを、定常的な電流ＩＤＣから相対的に減少させてもよい。
シンク補償回路１２ｃのみ設ける場合、シンク補償回路１２ｃに定常的な電流ＩＤＣを発生させてもよい。そして、電源電流ＩＤＤが動作電流ＩＯＰに対して不足するときは、シンク補償回路１２ｃが発生する電流ＩＳＩＮＫを、定常的な電流ＩＤＣから相対的に減少させてもよい。反対に、電源電流ＩＤＤが動作電流ＩＯＰに対して過剰なときは、シンク補償回路１２ｃが発生する電流ＩＳＩＮＫを、定常的な電流ＩＤＣから相対的に増加させてもよい。
これにより、試験装置全体の消費電流は、定常的な電流ＩＤＣ分増加するが、それと引きかえに、単一のスイッチのみで、補償電流ＩＳＲＣ、ＩＳＩＮＫを発生させることができる。
【符号の説明】
【００６３】
１…ＤＵＴ、２…試験装置、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形器、４…インタフェース回路、ＤＲ…ドライバ、１０…メイン電源、１２…電源補償回路、１２ｂ…ソース補償回路、１２ｃ…シンク補償回路、Ｐ１…電源端子、Ｐ２…接地端子、Ｐ３…Ｉ／Ｏ端子、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、ＳＷ１…スイッチ素子、１４…電流Ｄ／Ａコンバータ。
【図１】
2012098180.tif 000003
【図２】
2012098180.tif 000004
【図３】
2012098180.tif 000005
【図４】
2012098180.tif 000006
【図５】
2012098180.tif 000007
【図６】
2012098180.tif 000008