(57)【要約】【課題】低消費電流のＤＡ変換器を提供すること。【解決手段】本発明にかかるＤＡ変換器では、セグメント型ＤＡ変換器１１及びＲ−２Ｒ抵抗ラダー型ＤＡ変換器２１を有する。セグメント型ＤＡ変換器１１は、電源電圧ＶＤＤと接続され、入力される上位ビットＤ［７：５］に応じて段階的に変化する電流信号を出力する。Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器２１は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に、セグメント型ＤＡ変換器１１に対して直列に接続され、段階的に変化する出力電圧Ｖｏｕｔを出力する。Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器２１は、基準電圧Ｖｒｅｆを、下位ビットＤ［４：０］及びセグメント型ＤＡ変換器１１からの電流信号に応じて昇圧又は降圧することにより出力電圧Ｖｏｕｔを変化させる。【選択図】図１
2012050004.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧源と接続され、入力される第１のデジタル信号に応じて段階的に変化する電流信号を出力する第１のＤＡ変換部と、
前記第１の電圧源とは異なる第２の電圧源と前記第１の電圧源との間に、前記第１のＤＡ変換部に対して直列に接続され、段階的に変化する出力電圧を出力する第２のＤＡ変換部と、を備え、
前記第２のＤＡ変換部は、接続された基準電圧源から供給される基準電圧を、入力される第２のデジタル信号及び前記電流信号に応じて昇圧又は降圧することにより前記出力電圧を変化させる、
ＤＡ変換器。
【請求項２】
ｍ（ｍは２以上の整数）ビットの前記第１のデジタル信号及びｎ（ｎは２以上の整数）ビットの前記第２のデジタル信号に応じて、前記出力電圧を２（ｍ＋ｎ）通りに変化させることを特徴とする、
請求項１に記載のＤＡ変換器。
【請求項３】
前記第１のＤＡ変換部は、
（２ｍ−１）個の第１の定電流源を備え、
前記ｍビットの前記第１のデジタル信号をデコードして生成した（２ｍ−１）本のデコード信号に応じて前記（２ｍ−１）個の第１の定電流源のそれぞれを制御することにより、前記電流信号を変化させることを特徴とする、
請求項２に記載のＤＡ変換器。
【請求項４】
前記第２のＤＡ変換部は、
第１のノードを介して前記第１のＤＡ変換部と接続され、出力端子から前記出力電圧を出力する抵抗ラダー回路と、
前記ｎビットの前記第２のデジタル信号に応じて前記抵抗ラダー回路と前記第２の電圧源との間に接続されるｎ個の第２の定電流源と、を備え、
前記抵抗ラダー回路と接続される前記第２の定電流源の組み合わせを変化させることにより、前記出力電圧を変化させることを特徴とする、
請求項２又は３に記載のＤＡ変換器。
【請求項５】
前記ｎ個の第２の定電流源のうちで前記抵抗ラダー回路と接続されないものは、前記第１のノードと前記第２の電圧源との間に接続され、
前記ｎ個の第２の定電流源のそれぞれは、定常的に電流を出力することを特徴とする、
請求項４に記載のＤＡ変換器。
【請求項６】
前記第２のＤＡ変換部は、
前記基準電圧源と接続された第１の抵抗を更に備え、
前記ｎ個の第２の定電流源からの前記出力電流と前記電流信号との間の差電流を前記第１の抵抗を介して前記基準電圧源へ放出し、又は前記差電流が前記第１の抵抗を介して前記基準電圧源から供給されることを特徴とする、
請求項５に記載のＤＡ変換器。
【請求項７】
前記第１の定電流源は、前記第２の定電流源と同じ値の電流を出力することを特徴とする、
請求項４乃至６のいずれか一項に記載のＤＡ変換器。
【請求項８】
前記第１の定電流源は、前記第２の定電流源と異なる値の電流を出力し、
前記第１の抵抗の抵抗値は、前記第１の定電流源が出力する電流の値と当該第１の抵抗の抵抗値とを乗じた値が一定となるように設定されることを特徴とする、
請求項６に記載のＤＡ変換器。
【請求項９】
前記抵抗ラダー回路は、
前記第１のノードと、前記出力端子との間に直列に接続されるｎ個の第２の抵抗と、
一端が前記第１のノードと接続されているもの以外の前記第２の抵抗のそれぞれの前記出力端子の側の端子と、前記第１のノードと、の間に接続される（ｎ−１）個の抵抗と、を備え、
前記ｎ個の第２の定電流源は、それぞれ異なる前記ｎ個の第２の抵抗の前記出力端子の側の端子と接続され、又は前記第１のノードと接続されることを特徴とする、
請求項４乃至８のいずれか一項に記載のＤＡ変換器。
【請求項１０】
前記（ｎ−１）個の抵抗は、
前記出力端子と前記第１のノードとの間に接続される第３の抵抗と、
前記第３の抵抗以外の（ｎ−２）個の第４の抵抗と、からなることを特徴とする、
請求項９に記載のＤＡ変換器。
【請求項１１】
前記第３の抵抗の抵抗値は前記第４の抵抗の抵抗値と等しく、かつ、前記第２の抵抗の抵抗値の２倍であることを特徴とする、
請求項１０に記載のＤＡ変換器。
【請求項１２】
前記第３の抵抗の抵抗値は前記第２の抵抗の抵抗値と等しく、
前記第４の抵抗の抵抗値は、前記第３の抵抗の抵抗値の２倍であることを特徴とする、
請求項１０に記載のＤＡ変換器。
【請求項１３】
前記第１の抵抗の抵抗値は、前記抵抗ラダー回路における前記第１のノードと前記出力端子との間の合成抵抗値の２倍であることを特徴とする、
請求項１１又は１２に記載のＤＡ変換器。
【請求項１４】
前記第１の定電流源は、前記第１のノード又は前記第１の抵抗の前記基準電圧源の側の端子に電流を供給することを特徴とする、
請求項４乃至１３のいずれか一項に記載のＤＡ変換器。
【請求項１５】
前記第１のＤＡ変換部は、
（２ｍ−１−ｐ（ｐは１以上の整数））個の第１の定電流源を備え、
前記ｍビットの前記第１のデジタル信号をデコードして生成した（２ｍ−１）本のデコード信号のうちの（２ｍ−１−ｐ）本のデコード信号に応じて前記（２ｍ−１−ｐ）個の第１の定電流源のそれぞれを制御することにより、前記電流信号を変化させることを特徴とする、
請求項２に記載のＤＡ変換器。
【請求項１６】
前記第２のＤＡ変換部は、
第１のノードを介して前記第１のＤＡ変換部と接続され、出力端子から前記出力電圧を出力する抵抗ラダー回路と、
前記ｎビットの前記第２のデジタル信号に応じて前記抵抗ラダー回路と前記第２の電圧源との間に接続されるｎ個の第２の定電流源と、
前記（２ｍ−１−ｐ）本の前記デコード信号以外のｐ本の前記デコード信号に応じて前記抵抗ラダー回路と前記第２の電圧源との間に接続されるｐ個の第３の定電流源と、を備え、
前記抵抗ラダー回路と接続される前記第２の定電流源及び前記第３の定電流源組み合わせを変化させることにより、前記出力電圧を変化させることを特徴とする、
請求項１５に記載のＤＡ変換器。
【請求項１７】
ｐは、ｐ＝（２ｍ−ｎ−１）／２を満たす１以上の整数であることを特徴とする、
請求項１５又は１６に記載のＤＡ変換器。
【請求項１８】
前記ｍビットの前記第１のデジタル信号は、（ｍ＋ｎ）ビットのデジタル信号の上位ｍビットからなる信号であり、
前記ｎビットの前記第２のデジタル信号は、前記（ｍ＋ｎ）ビットのデジタル信号の下ｎ位ビットからなる信号であることを特徴とする、
請求項２乃至１７のいずれか一項に記載のＤＡ変換器。
【請求項１９】
複数の第１の定電流源を有する第１の定電流セル部と、
第１のノードを介して前記第１の定電流セル部と直列に接続され、前記複数の第１の定電流源と同じ個数の複数の第２の定電流源を有する第２の定電流セル部と、
前記第１のノードと出力端子との間に接続され、流れる電流及び前記第１のノードの電圧に応じて段階的に変化する出力電圧を出力端子から出力する抵抗回路と、を備え、
入力されるデジタル信号の最上位ビットの値が第１の値の場合には、前記第１の定電流セル部は、前記デジタル信号に含まれる前記最上位ビット以外のｑ（ｑは１以上の整数）ビットに応じて電流を出力する前記第１の定電流源の個数を制御することにより出力電流を段階的に変化させ、前記第２の定電流セル部は、前記デジタル信号に含まれる前記最上位ビット及び前記ｑビット以外のｒ（ｒは２以上の整数）ビットに応じて、前記複数の第２の定電流源を直接に前記第１のノードと接続し、又は前記抵抗回路を介して前記第１のノードと接続し、
前記最上位ビットの値が前記第１の値とは異なる第２の値の場合には、前記第２の定電流セル部は、前記ｑビットに応じて電流を出力する前記第２の定電流源の個数を制御することにより出力電流を段階的に変化させ、前記第１の定電流セル部は、前記デジタル信号に含まれる前記ｒビットに応じて、前記複数の第１の定電流源を直接に前記第１のノードと接続し、又は前記抵抗回路を介して前記第１のノードと接続し、
前記第１の定電流セル部の出力電流又は前記第２の定電流セル部の出力電流の変化に応じて、前記第１のノードの電圧が段階的に変化し、
前記抵抗回路は、当該抵抗回路に接続される前記第１の定電流源又は前記第２の定電流源の組み合わせに応じて、前記第１のノードの電圧を昇圧又は降圧して前記出力電圧を変化させる、
ＤＡ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＡ変換器に関し、特に低消費電流のＤＡ変換器に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）の高性能化又は低電力化の要求に伴い、ＤＡ変換器の高性能化（グリッチ量の低減）や低消費電流化の必要性が高まってきている。一般的に、グリッチ量が低減されたＤＡ変換器として電流加算型ＤＡ変換器（例えば、特許文献１）が用いられている。しかし、一般的な電流加算型ＤＡ変換器には、消費電流が大きいという問題がある。そのため、消費電流を抑制することができるＤＡ変換器の開発が望まれている。
【０００３】
上述のような電流加算型ＤＡ変換器の例について説明する。図１０は、電流加算型ＤＡ変換器が組み込まれた折衷型ＤＡ変換器９００の構成を示す回路ブロック図である。図１０に示すように、この折衷型ＤＡ変換器９００は、ドライバ部９１、セグメントデコーダ部９２、Ｒ−２Ｒドライバ部９３、セグメント型（電流加算型）ＤＡ変換器９４及びＲ−２Ｒ抵抗ラダー型ＤＡ変換器９５により構成される。折衷型ＤＡ変換器９００は、入力した（ｍ＋ｎ）ビット（ｍ及びｎは２以上の整数）の上位ｍビットをセグメント型（電流加算型）ＤＡ変換器９４で、下位ｎビットをＲ−２Ｒ抵抗ラダー型ＤＡ変換器９５で処理するものである。上位ｍビットはドライバ部９１を介して、セグメントデコーダ部９２に入力される。下位ｎビットは、Ｒ−２Ｒドライバ部９３を介して、Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器９５に入力される。
【０００４】
セグメントデコーダ部９２は、（２ｍ−１）個のデコーダ（不図示）を有する。これにより、セグメントデコーダ部９２に入力された上位ｍビットのデジタル信号は、（２ｍ−１）ビットの信号にデコードされる。セグメント型ＤＡ変換器９４は、（２ｍ−１）個の電流源及び電流スイッチを有する。（２ｍ−１）個の電流源（電流値Ｉ０）及び電流スイッチは、セグメントデコーダ部９２から出力される（２ｍ−１）ビットの信号に応じてオフ又はオン状態に切り替わる。これにより、０［Ｖ］から−（２ｍ−１）×Ｉ０×（２／３）×Ｒ［Ｖ］の範囲でアナログ量への変換が行われる。
【０００５】
Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器９５は、ｎ個の電流源（電流値Ｉ０）及び電流スイッチと、抵抗ラダーを有する。この抵抗ラダーは、抵抗Ｒ（抵抗値をＲとする）及び抵抗２Ｒ（抵抗値を２Ｒとする）により構成される。ｎ個の電流源及び電流スイッチのそれぞれは、下位ｎビット信号のいずれかに応じて、オフ又はオン状態に切り替わる。よって、抵抗ラダーにより、０［Ｖ］から−（１−（１／２ｎ））×Ｉ０×（２／３）×Ｒ［Ｖ］の範囲でアナログ量への変換が行われる。
【０００６】
折衷型ＤＡ変換器９００に入力した（ｍ＋ｎ）ビットのデジタル信号に対応するアナログ出力は、セグメント型ＤＡ変換器９４及びＲ−２Ｒ抵抗ラダー型ＤＡ変換器９５により生成されるアナログ量を加算したものとなる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭６２−５７２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、発明者は、上述のようなＤＡ変換器においては、以下のような問題が生じることを見出した。上述の折衷型ＤＡ変換器９００は、セグメント型ＤＡ変換器９４に流れる電流と、Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器９５に流れる電流と、を加算して電圧に変換する構成である。そのため、折衷型ＤＡ変換器９００のような折衷型ＤＡ変換器では、消費電流が大きくなるという問題が生じてしまう。
【課題を解決するための手段】
【０００９】
本発明の一態様であるＤＡ変換器は、第１の電圧源と接続され、入力される第１のデジタル信号に応じて段階的に変化する電流信号を出力する第１のＤＡ変換部と、前記第１の電圧源とは異なる第２の電圧源と前記第１の電圧源との間に、前記第１のＤＡ変換部に対して直列に接続され、段階的に変化する出力電圧を出力する第２のＤＡ変換部と、を備え、前記第２のＤＡ変換部は、接続された基準電圧源から供給される基準電圧を、入力される第２のデジタル信号及び前記電流信号に応じて昇圧又は降圧することにより前記出力電圧を変化させるものである。このＤＡ変換器では、前記第１のＤＡ変換部と前記第２のＤＡ変換部とが直列に接続される。従って、前記第１のＤＡ変換部と前記第２のＤＡ変換部とが並列に接続される場合と比較して、ＤＡ変換器に流れる電流を低減することができる。
【００１０】
本発明の一態様であるＤＡ変換器は、複数の第１の定電流源を有する第１の定電流セル部と、第１のノードを介して前記第１の定電流セル部と直列に接続され、前記複数の第１の定電流源と同じ個数の複数の第２の定電流源を有する第２の定電流セル部と、前記第１のノードと出力端子との間に接続され、流れる電流及び前記第１のノードの電圧に応じて段階的に変化する出力電圧を出力端子から出力する抵抗回路と、を備え、入力されるデジタル信号の最上位ビットの値が第１の値の場合には、前記第１の定電流セル部は、前記デジタル信号に含まれる前記最上位ビット以外のｑ（ｑは１以上の整数）ビットに応じて電流を出力する前記第１の定電流源の個数を制御することにより出力電流を段階的に変化させ、前記第２の定電流セル部は、前記デジタル信号に含まれる前記最上位ビット及び前記ｑビット以外のｒ（ｒは２以上の整数）ビットに応じて、前記複数の第２の定電流源を直接に前記第１のノードと接続し、又は前記抵抗回路を介して前記第１のノードと接続し、前記最上位ビットの値が前記第１の値とは異なる第２の値の場合には、前記第２の定電流セル部は、前記ｑビットに応じて電流を出力する前記第２の定電流源の個数を制御することにより出力電流を段階的に変化させ、前記第１の定電流セル部は、前記デジタル信号に含まれる前記ｒビットに応じて、前記複数の第１の定電流源を直接に前記第１のノードと接続し、又は前記抵抗回路を介して前記第１のノードと接続し、前記第１の定電流セル部の出力電流又は前記第２の定電流セル部の出力電流の変化に応じて、前記第１のノードの電圧が段階的に変化し、前記抵抗回路は、当該抵抗回路に接続される前記第１の定電流源又は前記第２の定電流源の組み合わせに応じて、前記第１のノードの電圧を昇圧又は降圧して前記出力電圧を変化させるものである。このＤＡ変換器では、前記第１の定電流セル部と前記第２の定電流セル部とが直列に接続される。従って、前記第１の定電流セル部と前記第２の定電流セル部とが並列に接続される場合と比較して、ＤＡ変換器に流れる電流を低減することができる。
【発明の効果】
【００１１】
本発明によれば、低消費電流のＤＡ変換器を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１にかかるＤＡ変換器１００の構成を示す回路ブロック図である。
【図２】実施の形態１にかかるＤＡ変換器１０１の構成を示す回路ブロック図である。
【図３】実施の形態１にかかるＤＡ変換器１０１の出力電圧Ｖｏｕｔを示すグラフである。
【図４】実施の形態２にかかるＤＡ変換器２００の構成を示す回路ブロック図である。
【図５】実施の形態３にかかるＤＡ変換器３００の構成を示す回路ブロック図である。
【図６】実施の形態３にかかるＤＡ変換器３０１の出力電圧Ｖｏｕｔを示すグラフである。
【図７】実施の形態４にかかるＤＡ変換器４００の構成を示す回路ブロック図である。
【図８】実施の形態４にかかるＤＡ変換器４００の動作を示す動作表である。
【図９】実施の形態４にかかるＤＡ変換器４００の出力電圧Ｖｏｕｔを示すグラフである。
【図１０】折衷型ＤＡ変換器９００の構成を示す回路ブロック図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００１４】
実施の形態１
まず、実施の形態１にかかるＤＡ変換器について説明する。図１は、実施の形態１にかかるＤＡ変換器１００の構成を示す回路ブロック図である。ＤＡ変換器１００は、セグメント型ＤＡ変換器１１及びＲ−２Ｒ抵抗ラダー型ＤＡ変換器２１により構成される。セグメント型ＤＡ変換器１１とＲ−２Ｒ抵抗ラダー型ＤＡ変換器２１とは、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続される。ＤＡ変換器１００には、（ｍ＋ｎ）ビットのデジタル信号が入力される。なお、ｎ及びｍは、それぞれ２以上の整数である。セグメント型ＤＡ変換器１１には、（ｍ＋ｎ）ビットのデジタル信号のうち、上位ｍビットが入力される。Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器２１には、（ｍ＋ｎ）ビットのデジタル信号のうち、下位ｎビットが入力される。
【００１５】
セグメント型ＤＡ変換器１１は、ドライバ部１ａ、セグメントデコーダ部２ａ及び定電流セル部３ａにより構成される。セグメントデコーダ部２ａには、ドライバ部１ａを介して、上位ｍビットが入力される。セグメントデコーダ部２ａは、上位ｍビットをデコードして生成したデコード信号を出力する。定電流セル部３ａは、（２ｍ−１）個の定電流源Ｉａ１〜Ｉａ（２ｍ−１）と、（２ｍ−１）個のスイッチＳａ１〜Ｓａ（２ｍ−１）と、により構成される。定電流源Ｉａｋ（ｋは、１≦ｋ≦２ｍ−１を満たす整数）とスイッチＳａｋとは、電源電圧ＶＤＤとＲ−２Ｒ抵抗ラダー型ＤＡ変換器２１（Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器２１のノードＶａ）との間に、直列に接続される。スイッチＳａｋの制御端子には、セグメントデコーダ部２ａからの対応するデコード信号が入力される。
【００１６】
Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器２１は、Ｒ−２Ｒドライバ部４、定電流セル部５ａ、Ｒ−２Ｒ抵抗ラダー６ａ及び抵抗Ｒｃにより構成される。Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器２１のノードＶａは、セグメント型ＤＡ変換器１１と接続される。定電流セル部５ａには、Ｒ−２Ｒドライバ部４を介して、下位ｎビットが入力される。定電流セル部５ａは、ｎ個の定電流源Ｉｂ１〜Ｉｂｎ、ｎ個のスイッチＳｂ１〜Ｓｂｎ、ｎ個のスイッチＳｃ１〜Ｓｃｎ及びｎ個のインバータＩＶａ１〜ＩＶａｎにより構成される。定電流源Ｉｂｊ（ｊは、１≦ｊ≦ｎを満たす整数）の正側端子は、スイッチＳｂｊを介して、後述するＲ−２Ｒ抵抗ラダー６ａのノードＮｊと接続される。定電流源Ｉｂｊの負側端子は、接地電圧ＧＮＤと接続される。スイッチＳｂｊの制御端子には、対応する下位ビットが入力される。スイッチＳｃｊは、定電流源Ｉｂｊの正側端子とノードＶａとの間に接続される。スイッチＳｃｊの制御端子には、インバータＩＶａｊを介して、対応する下位ビットの反転信号が入力される。
【００１７】
Ｒ−２Ｒ抵抗ラダー６ａは、抵抗Ｒａ１〜Ｒａ（ｎ−１）及び抵抗Ｒｂ１〜Ｒｂｎにより構成される。ここで、抵抗Ｒａ１〜Ｒａ（ｎ−１）の抵抗値は、２Ｒである。抵抗Ｒｂ１〜Ｒｂｎの抵抗値は、Ｒである。Ｒ−２Ｒ抵抗ラダー６ａの出力端子からは、出力電圧Ｖｏｕｔが出力される。抵抗Ｒｂ１〜Ｒｂｎは、ノードＶａと出力端子との間に直列に接続される。なお、抵抗Ｒｂ１〜Ｒｂｎの出力端子側の端子を、それぞれノードＮ１〜Ｎｎとする。ノードＮ１〜Ｎ（ｎ−１）とノードＶａとの間には、それぞれ抵抗Ｒａ１〜Ｒａ（ｎ−１）が接続される。よって、Ｒ−２Ｒ抵抗ラダー６ａのノードＶａと出力端子との間の合成抵抗値は、Ｒとなる。Ｒ−２Ｒ抵抗ラダー６ａのノードＶａと、基準電圧Ｖｒｅｆを生成する基準電圧源と、の間には、抵抗Ｒｃが接続される。抵抗Ｒｃの抵抗値は、２Ｒである。
【００１８】
なお、セグメント型ＤＡ変換器１１の定電流源Ｉａ１〜Ｉａ（２ｍ−１）の電流値、及びＲ−２Ｒ抵抗ラダー型ＤＡ変換器２１の定電流源Ｉｂ１〜Ｉｂｎの電流値は、Ｉである。
【００１９】
続いて、ＤＡ変換器１００の動作について説明する。ノードＶａにおける電圧をＶａとすると、電圧Ｖａは、定電流セル部３ａの出力電流βＩと、定電流セル部５ａ及びＲ−２Ｒ抵抗ラダー６ａの出力電流ｎＩと、を加算した電流の値により決定される。ここで、βは、定電流セル部３ａにおいてオン状態となっている定電流源の個数であり、０から（２ｍ−１）の整数である。この場合、電圧Ｖａは以下の式（１）で表される。
【数１】
2012050004.tif 000003
【００２０】
なお、ＤＡ変換器１００から出力される出力電圧Ｖｏｕｔは、以下の式（２）で表される。
【数２】
2012050004.tif 000004
但し、αは、０から２ｎ−１を満たす整数である。
【００２１】
続いて、ＤＡ変換器１００の電流の流れについて説明する。定電流セル部３ａの出力電流βＩは、ノードＶａへ流れ込む。出力電流βＩの電流値は、上位ｍビットのデータの変化に応じて、０〜（２ｍ−１）Ｉの範囲で変化する。また、定電流セル部５ａ及びＲ−２Ｒ抵抗ラダー６ａの出力電流ｎＩも、ノードＶａへ流れ込む。出力電流ｎＩの電流値は、常にｎＩで一定である。つまり、出力電流βＩと出力電流ｎＩとが同じ大きさである場合には平衡状態となり、抵抗Ｒｃには電流が流れない。
【００２２】
出力電流βＩが出力電流ｎＩよりも大きい場合には、抵抗Ｒｃには、ノードＶａから基準電圧Ｖｒｅｆへ向けて、（β−ｎ）Ｉの大きさの電流が流れる。他方、出力電流βＩが出力電流ｎＩよりも小さい場合には、抵抗Ｒｃには、基準電圧ＶｒｅｆからノードＶａへ向けて、（ｎ−β）Ｉの大きさの電流が流れる。ＤＡ変換器１００に流れる最大の電流は、（２ｍ−１）Ｉとなる。
【００２３】
ここで、折衷型ＤＡ変換器９００を上位ｍビット、下位ｎビットの（ｍ＋ｎ）ビットＤＡ変換器として構成した場合の電流の流れについて検討する。この場合、セグメント型ＤＡ変換器９４に流れる電流は最大で（２ｍ−１）Ｉである。また、Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器９５に流れる電流は、ｎＩである。従って、折衷型ＤＡ変換器９００に流れる電流は最大で｛（２ｍ−１）＋ｎ｝Ｉとなる。
【００２４】
よって、ＤＡ変換器１００によれば、折衷型ＤＡ変換器９００に比べ、消費電流をｎＩだけ抑制できる。従って、本構成によれば、低消費電流のＤＡ変換器を提供することができる。
【００２５】
すなわち、折衷型ＤＡ変換器９００では、セグメント型ＤＡ変換器９４とＲ−２Ｒ抵抗ラダー型ＤＡ変換器９５とが、並列に接続されている。更に、セグメント型ＤＡ変換器９４とＲ−２Ｒ抵抗ラダー型ＤＡ変換器９５とは、電源に対して同じ極性で接続される定電流源を含む。つまり、セグメント型ＤＡ変換器９４及びＲ−２Ｒ抵抗ラダー型ＤＡ変換器９５のそれぞれに、別々に電流を流さなくてはならない。
【００２６】
一方、本実施の形態にかかるＤＡ変換器１００では、セグメント型ＤＡ変換器１１とＲ−２Ｒ抵抗ラダー型ＤＡ変換器２１とが直列に接続されている。すなわち、定電流セル部５ａの定電流源Ｉｂ１〜Ｉｂｎが、定電流セル部３ａの定電流源Ｉａ１〜Ｉａ（２ｍ−１）から出力される電流の全部又は一部を流用する構成が実現されている。これにより、ＤＡ変換器１００は、折衷型ＤＡ変換器９００と比べて、消費電流を低減することが可能である。
【００２７】
次いで、具体例として、ＤＡ変換器１００が８ビットのＤＡ変換器として構成されている場合について説明する。以下では、８ビットのＤＡ変換器１００を、ＤＡ変換器１０１と称する。図２は、ＤＡ変換器１０１の構成を示す回路ブロック図である。ＤＡ変換器１０１は、８ビットのデジタル信号が、上位３ビットＤ［７：６］と下位５ビットＤ［４：０］とに分かれて入力される。定電流セル部３ａには、７（２３−１）個の定電流源Ｉａ１〜Ｉａ７が設けられる。定電流セル部５ａには、５個の定電流源Ｉｂ１〜Ｉｂ５が設けられる。Ｒ−２Ｒ抵抗ラダー６ａは、抵抗Ｒａ１〜Ｒａ４及び抵抗Ｒｂ１〜Ｒｂ５により構成される。
【００２８】
図３は、ＤＡ変換器１０１の出力電圧Ｖｏｕｔを示すグラフである。図３の横軸は８ビットのコードを示し、縦軸は出力電圧Ｖｏｕｔの大きさを示す。ＤＡ変換器１０１は、以下の式（３）に示す範囲で、２５６種類（８ビット）の出力電圧を出力する。
【数３】
2012050004.tif 000005
【００２９】
続いて、ＤＡ変換器１０１の電流の流れについて説明する。定電流セル部３ａの出力電流βＩは、ノードＶａへ流れ込む。出力電流βＩの電流値は、上位３ビットのデータの変化に応じて、０〜７Ｉの範囲で変化する。また、定電流セル部５ａ及びＲ−２Ｒ抵抗ラダー６ａの出力電流ｎＩも、ノードＶａへ流れ込む。出力電流ｎＩの電流値は、常に５Ｉで一定である。つまり、出力電流βＩと出力電流ｎＩとが、ともに５Ｉである場合には平衡状態となり、抵抗Ｒｃには電流が流れない。
【００３０】
出力電流βＩが出力電流ｎＩよりも大きい場合には、抵抗Ｒｃには、ノードＶａから基準電圧Ｖｒｅｆへ向けて、最大で（７−５）Ｉ＝２Ｉの大きさの電流が流れる。他方、出力電流βＩが出力電流ｎＩよりも小さい場合には、抵抗Ｒｃには、基準電圧ＶｒｅｆからノードＶａへ向けて、最大で（５−０）Ｉ＝５Ｉの大きさの電流が流れる。ＤＡ変換器１０１に流れる最大の電流は、７Ｉとなる。
【００３１】
ここで、折衷型ＤＡ変換器９００を上位３ビット、下位５ビットの８ビットＤＡ変換器として構成した場合の電流の流れについて検討する。この場合、セグメント型ＤＡ変換器９４に流れる電流は最大で７Ｉである。また、Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器９５に流れる電流は、５Ｉである。従って、折衷型ＤＡ変換器９００に流れる電流は最大で１２Ｉとなる。
【００３２】
よって、ＤＡ変換器１０１によれば、折衷型ＤＡ変換器９００に比べ、消費電流をｎＩだけ抑制できることを、具体的に確認することができる。
【００３３】
実施の形態２
次に、実施の形態２にかかるＤＡ変換器について説明する。図４は、実施の形態２にかかるＤＡ変換器２００の構成を示す回路ブロック図である。ＤＡ変換器２００は、実施の形態１にかかるＤＡ変換器１００におけるセグメント型ＤＡ変換器１１を、セグメント型ＤＡ変換器１２に置き換えたものである。
【００３４】
セグメント型ＤＡ変換器１２は、セグメント型ＤＡ変換器１１における定電流セル部３ａを、定電流セル部３ｂに置き換えたものである。定電流セル部３ｂは、ＤＡ変換器１００の定電流セル部３ａに、スイッチＳｄ１〜Ｓｄ（２ｍ−１）及びインバータＩＶｂ１〜ＩＶｂ（２ｍ−１）を追加したものである。
【００３５】
定電流セル部３ｂでは、スイッチＳｄｋ（ｋは、１≦ｋ≦２ｍ−１を満たす整数）が、定電流源Ｉａｋの負側端子と基準電圧Ｖｒｅｆとの間に接続される。スイッチＳｄｋの制御端子には、インバータＩＶｂｋを介して、対応するセグメントデコーダ部２ａの出力信号の反転信号が入力される。ＤＡ変換器２００のその他の構成は、ＤＡ変換器１００と同様であるので、説明を省略する。
【００３６】
続いて、ＤＡ変換器２００の動作について説明する。定電流セル部３ｂでは、スイッチＳａｋがオフのときには、スイッチＳｄｋがオンとなる。この場合、電流は定電流源Ｉａｋから基準電圧Ｖｒｅｆへ流れ込む。一方、スイッチＳａｋがオンのときには、スイッチＳｄｋはオフとなる。この場合、電流は、定電流源ＩａｋからノードＶａへ流れ込む。
【００３７】
よって、定電流セル部３ｂからは、常に（２ｍ−１）Ｉの電流が出力される。一方、定電流セル部５ａからは、実施の形態１と同様、ｎＩの電流が出力される。すなわち、ＤＡ変換器２００では、抵抗Ｒｃには、基準電圧Ｖｒｅｆ側からノードＶａ側へ向けて、常に（β−ｎ）Ｉの電流が流れる。この場合、基準電圧Ｖｒｅｆを生成する基準電圧源（不図示）と抵抗Ｒｃとの間に寄生抵抗が存在する場合でも、流れる電流の値（β−ｎ）Ｉが一定であるため、基準電圧Ｖｒｅｆの変動を防止することができる。従って、本構成によれば、基準電圧Ｖｒｅｆの変動を防止することにより、安定した出力電圧を出力することができる。換言すれば、ＤＡ変換器２００は、出力電圧の変動ピッチを一定の値とすることができる。
【００３８】
実施の形態３
次に、実施の形態３にかかるＤＡ変換器について説明する。図５は、実施の形態３にかかるＤＡ変換器３００の構成を示す回路ブロック図である。ＤＡ変換器３００は、実施の形態にかかるＤＡ変換器１００のセグメント型ＤＡ変換器１１及びＲ−２Ｒ抵抗ラダー型ＤＡ変換器２１を、セグメント型ＤＡ変換器１３Ｒ及びＲ−２Ｒ抵抗ラダー型ＤＡ変換器２２に、それぞれ置き換えたものである。
【００３９】
セグメント型ＤＡ変換器１３は、セグメント型ＤＡ変換器１１における定電流セル部３ａを、定電流セル部３ｃに置き換えたものである。定電流セル部３ｃは、定電流セル部３ａの定電流源Ｉａ（２ｍ−１）及びスイッチＳａ（２ｍ−１）を削除したものである。セグメントデコーダ部２ａで生成された（２ｍ−１）本のデコード信号のうち、（２ｍ−２）本のデコード信号は、定電流セル３ｃに入力される。なお、定電流セル３ｃに入力されたもの以外の１本のデコード信号は、Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器２２に入力される。
【００４０】
Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器２２は、Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器２１における定電流セル部５ａ及びＲ−２Ｒ抵抗ラダー６ａを、定電流セル部５ｃ及びＲ−２Ｒ抵抗ラダー６ｂにそれぞれ置き換えたものである。
【００４１】
定電流セル部５ｂは、Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器２１における定電流セル部５ａに、定電流源Ｉｂ（ｎ＋１）、スイッチＳｂ（ｎ＋１）、スイッチＳｃ（ｎ＋１）及びインバータＩＶａ（ｎ＋１）を追加したものである。定電流源Ｉｂ（ｎ＋１）の正側端子は、スイッチＳｂ（ｎ＋１）を介して、出力電圧Ｖｏｕｔと接続される。また、定電流源Ｉｂ（ｎ＋１）の正側端子は、スイッチＳｃ（ｎ＋１）を介して、ノードＶａと接続される。定電流源Ｉｂ（ｎ＋１）の負側端子は、接地電圧ＧＮＤと接続される。スイッチＳｂ（ｎ＋１）の制御端子には、対応するセグメントデコーダ部２ａからのデコード信号が入力される。スイッチＳｃ（ｎ＋１）の制御端子には、対応するセグメントデコーダ部２ａからのデコード信号の反転信号が入力される。
【００４２】
Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器２２は、Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器２１における定電流セル部５ａを定電流セル部５ｃに置き換え、さらにＲ−２Ｒ抵抗ラダー６ａをＲ−２Ｒ抵抗ラダー６ｂに置き換えたものである。Ｒ−２Ｒ抵抗ラダー６ｂは、Ｒ−２Ｒ抵抗ラダー６ａの出力電圧Ｖｏｕｔ側に、抵抗Ｒａｎ及び抵抗Ｒｂ（ｎ＋１）を一段追加したものである。抵抗Ｒａｎの抵抗値は、２Ｒである。抵抗Ｒｂ（ｎ＋１）の抵抗値は、Ｒである。よって、Ｒ−２Ｒ抵抗ラダー６ａと同様に、Ｒ−２Ｒ抵抗ラダー６ｂのノードＶａと出力端子との間の合成抵抗値はＲとなる。
【００４３】
換言すれば、ＤＡ変換器３００は、ＤＡ変換器１００におけるセグメント型ＤＡ変換器側の定電流源の１つを、Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器側に移動させた構成であるということができる。
【００４４】
続いて、ＤＡ変換器３００の動作について説明する。以下では、例として、ＤＡ変換器３００が８ビットのＤＡ変換器として構成されている場合について説明する。なお、８ビットのＤＡ変換器３００を、ＤＡ変換器３０１と称する。ここで、セグメント型ＤＡ変換器１３には、上位３ビット（すなわち、ｍ＝３）をデコードして生成された７本のデコード信号のうち、６本のデコード信号が入力される。Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器２２には、下位５ビット（すなわち、ｎ＝５）と、セグメント型ＤＡ変換器１３に入力されたもの以外の１本のデコード信号が入力される。
【００４５】
この場合、ノードＶａにおける電圧Ｖａは、定電流セル部３ｃの出力電流βＩと、定電流セル部５ｂの出力電流（ｎ＋１）Ｉと、を加算した電流の値により決定される。ここで、βは、０から６（＝２ｍ−２）までの整数である。この場合、電圧Ｖａは以下の式（４）で表される。
【数４】
2012050004.tif 000006
【００４６】
ＤＡ変換器３００から出力される出力電圧Ｖｏｕｔは、以下の式（５）で表される。なお、αは式（２）と同様である。
【数５】
2012050004.tif 000007
【００４７】
続いて、ＤＡ変換器３０１の電流の流れについて説明する。定電流セル部３ｃの定電流源Ｉａ１〜Ｉａ（２ｍ−２）の出力電流βＩは、ノードＶａへ流れ込む。出力電流βＩは、上位３ビットのデータの変化に応じて、０〜６Ｉの範囲で変化する。また、ノードＶａから定電流セル部５ｂへは、（ｎ＋１）Ｉが流れる。ｎ＝５であるので、出力電流（ｎ＋１）Ｉの電流値は、常に６Ｉで一定である。
【００４８】
つまり、出力電流βＩが６Ｉである場合には平衡状態となり、抵抗Ｒｃには電流が流れない。出力電流βＩが６Ｉよりも大きい場合には、抵抗Ｒｃには、ノードＶａから基準電圧Ｖｒｅｆへ向けて、（β−６）Ｉの大きさの電流が流れる。他方、出力電流βＩが出力電流６Ｉよりも小さい場合には、抵抗Ｒｃには、基準電圧ＶｒｅｆからノードＶａへ向けて、（６−β）Ｉの大きさの電流が流れる。したがって、ＤＡ変換器３００に流れる最大の電流は６Ｉとなる。
【００４９】
よって、ＤＡ変換器３０１では、最大の消費電流を６Ｉに抑えることができる。従って、本構成によれば、実施の形態１にかかるＤＡ変換器１０１と比べて、消費電流をさらに低減することができる。
【００５０】
図６は、ＤＡ変換器３０１の出力電圧Ｖｏｕｔを示すグラフである。図６の横軸は８ビットのコードを示し、縦軸は出力電圧Ｖｏｕｔの大きさを示す。ＤＡ変換器３０１は、以下の式（６）に示す範囲で、２５６種類（８ビット）の出力電圧を出力する。
【数６】
2012050004.tif 000008
【００５１】
なお、上述のＤＡ変換器３００は、セグメントＤＡ変換器側の定電流源の一部を、Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器側に移動したものである。このとき、移動できる定電流源の数は１個に限られず、複数個の定電流源を移動することができる。但し、ＤＡ変換器全体の消費電流を最小化することを考慮すると、セグメント型ＤＡ変換器に含まれる定電流源の数と、Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器に含まれる定電流源の数は、同じであることが望ましい。すなわち、セグメント型ＤＡ変換器側からＲ−２Ｒ抵抗ラダー型ＤＡ変換器側に移動される定電流源の数をｐとすると、ｐは、ｐ＝（２ｍ−ｎ−１）／２を満たす１以上の整数であることが望ましい。この場合、セグメント型ＤＡ変換器１３には、上位ｍビットをデコードして生成された（２ｍ−１）本のデコード信号のうち、（２ｍ−１−ｐ）本のデコード信号が入力される。Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器２２には、下位ｎビットと、セグメント型ＤＡ変換器１３に入力されたもの以外のｐ本のデコード信号が入力される。
【００５２】
実施の形態４
次に、実施の形態４にかかるＤＡ変換器について説明する。図７は、実施の形態４にかかるＤＡ変換器４００の構成を示す回路ブロック図である。図７に示すように、ＤＡ変換器４００は、ドライバ部１ｂ、セグメントデコーダ部２ｂ、定電流セル部３ｄ、Ｒ−２Ｒドライバ部４、定電流セル部５ｃ、Ｒ−２Ｒ抵抗ラダー６ａ及び抵抗Ｒｃ、セレクタ８及び９により構成される。本実施の形態では、説明を簡素化するため、ＤＡ変換器４００に８ビットのデジタル信号が入力される場合について説明する。この場合において、８ビットのデジタル信号は、上位３ビットＤ［７：５］と下位５ビットＤ［４：０］とに分かれて、ＤＡ変換器４００に入力される。但し、ＤＡ変換器４００に入力されるデジタル信号は、８ビットに限られるものではない。実施の形態１〜３と同様に、（ｍ＋ｎ）ビットのデジタル信号を入力することが可能である。ＤＡ変換器４００のＲ−２Ｒドライバ部４、Ｒ−２Ｒ抵抗ラダー６ａ及び抵抗Ｒｃについては、実施の形態１にかかるＤＡ変換器１００と同様であるので、説明を省略する。
【００５３】
ドライバ部１ｂには、上位３ビットＤ［７：５］が入力される。ドライバ部１ｂは、入力された上位３ビットＤ［７：５］を、最上位ビットＤ［７］と他の上位ビットＤ［６：５］とに分けて出力する。
【００５４】
セグメントデコーダ部２ｂには、ドライバ部１ｂから最上位ビットＤ［７］及び他の上位ビットＤ［６：５］が入力される。セグメントデコーダ部２ｂは、最上位ビットＤ［７］に応じて、他の上位ビット［６：５］をデコードする。セグメントデコーダ部２ｂでデコードされた信号は、出力信号としてセレクタ８及び９に出力される。
【００５５】
セレクタ８には、最上位ビットＤ［７］、下位５ビット［４：０］及びセグメントデコーダ部２ｂの出力信号が入力される。さらに、セレクタ８には、インバータＩＮＶ１を介して、下位５ビット［４：０］の反転信号が入力される。セレクタ８は、最上位ビットＤ［７］に応じて、出力信号Ｘａ１〜Ｘａ５及びＸｂ１〜Ｘｂ５を出力する。
【００５６】
セレクタ９には、下位５ビット［４：０］及びセグメントデコーダ部２ｂの出力信号が入力される。さらに、セレクタ９には、インバータＩＮＶ１を介して、下位５ビット［４：０］の反転信号が入力される。さらにまた、セレクタ９には、インバータＩＮＶ２を介して、最上位ビットＤ［７］の反転信号が入力される。セレクタ９は、最上位ビットＤ［７］の反転信号に応じて（すなわち、最上位ビットＤ［７］に応じて）、出力信号Ｙａ１〜Ｙａ５及びＹｂ１〜Ｙｂ５を出力する。
【００５７】
定電流セル部３ｄは、定電流源Ｉａ１〜Ｉａ５、スイッチＳａ１〜Ｓａ５及びスイッチＳｆ１〜Ｓｆ５により構成される。定電流セル部５ｃは、定電流源Ｉｂ１〜Ｉｂ５、スイッチＳｂ１〜Ｓｂ５及びスイッチＳｇ１〜Ｓｇ５により構成される。
【００５８】
定電流源Ｉａｈ（ｈは、１≦ｈ≦５を満たす整数）、スイッチＳａｈ、スイッチＳｂｈ及び定電流源Ｉｂｈは、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に、この順で直列に接続される。スイッチＳａｈとスイッチＳｂｈとは、Ｒ−２Ｒ抵抗ラダー６ａの対応するノードＮｈを介して接続される。また、定電流源Ｉａｈの負側端子は、スイッチＳｆｈを介して、ノードＶａと接続される。定電流源Ｉｂｈの正側端子は、スイッチＳｇｈを介して、ノードＶａと接続される。
【００５９】
スイッチＳａｈの制御端子には、出力信号Ｘａｈが入力される。スイッチＳｆｈの制御端子には、出力信号Ｘｂｈが入力される。スイッチＳｂｈの制御端子には、出力信号Ｙａｈが入力される。スイッチＳｇｈの制御端子には、出力信号Ｙｂｈが入力される。
【００６０】
続いて、ＤＡ変換器４００の動作について説明する。ＤＡ変換器４００は、最上位ビットＤ［７］により、その動作が制御される。図８は、ＤＡ変換器４００の動作を示す動作表である。
【００６１】
セグメントデコーダ部２ｂは、最上位ビットＤ［７］により、その動作が制御される。まず、最上位ビットＤ［７］が「０」である場合の動作を説明する。この場合において、他の上位ビットＤ［６：５］が［００］のとき、セグメントデコーダ部２ｂは［０００１１］を出力する。他の上位ビットＤ［６：５］が［０１］のときは、セグメントデコーダ部２ｂは［００１１１］を出力する。他の上位ビットＤ［６：５］が［１０］のとき、セグメントデコーダ部２ｂは［０１１１１］を出力する。他の上位ビットＤ［６：５］が［１１］のとき、セグメントデコーダ部２ｂは［１１１１１］を出力する。
【００６２】
続いて、最上位ビットＤ［７］が「１」である場合について説明する。この場合において、他の上位ビットＤ［６：５］が［００］のとき、セグメントデコーダ部２ｂは［１１１１１］を出力する。他の上位ビットＤ［６：５］が［０１］のとき、セグメントデコーダ部２ｂは［０１１１１］を出力する。他の上位ビットＤ［６：５］が［１０］のとき、セグメントデコーダ部２ｂは［００１１１］を出力する。他の上位ビットＤ［６：５］が［１１］のとき、セグメントデコーダ部２ｂは［０００１１］を出力する。
【００６３】
つまり、セグメントデコーダ部２ｂが出力する他の上位ビット［６：５］に対応する信号は、最上位ビットＤ［７］によって反転する。
【００６４】
次いで、セレクタ８の動作について説明する。セレクタ８は、最上位ビットＤ［７］により、その動作が制御される。最上位ビットＤ［７］が「０」である場合、セレクタ８は、セグメントデコーダ部２ｂの出力データを、出力信号Ｘｂ１〜Ｘｂ５として出力する。また、セレクタ８は、スイッチＳａ１〜Ｓａ５をオフ状態に制御する信号を、出力信号Ｘａ１〜Ｘａ５として出力する。すなわち、この場合には、定電流セル部３ｄにおいてオン状態となる定電流源の数は、セグメントデコーダ部２ｂの出力データによって制御される。よって、定電流セル部３ｄは、セグメント型ＤＡ変換器の定電流セル部として機能する。
【００６５】
一方、最上位ビットＤ［７］が「１」である場合、セレクタ８は、Ｒ−２Ｒドライバ部４の出力データを、出力信号Ｘａ１〜Ｘａ５として出力する。また、セレクタ８は、Ｒ−２Ｒドライバ部４の出力データの反転データを、出力信号Ｘｂ１〜Ｘｂ５として出力する。すなわち、この場合には、定電流セル部３ｄとＲ−２Ｒ抵抗ラダー６ａとの接続関係は、Ｒ−２Ｒドライバ部４の出力データによって制御される。よって、定電流セル部３ｄは、Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器の定電流セル部として機能する。
【００６６】
次いで、セレクタ９の動作について説明する。セレクタ９は、最上位ビットＤ［７］の反転信号が入力される。そのため、セレクタ９は、セレクタ８に対して相補的に動作する。最上位ビットＤ［７］が「１」である場合、セレクタ９は、セグメントデコーダ部２ｂの出力データを、出力信号Ｙｂ１〜Ｙｂ５として出力する。また、セレクタ８は、スイッチＳｂ１〜Ｓｂ５をオフ状態に制御する信号を、出力信号Ｙａ１〜Ｙａ５として出力する。すなわち、この場合には、定電流セル部５ｃにおいてオン状態となる定電流源の数は、セグメントデコーダ部２ｂの出力データによって制御される。よって、定電流セル部５ｃは、セグメント型ＤＡ変換器の定電流セル部として機能する。
【００６７】
一方、最上位ビットＤ［７］が「０」である場合、セレクタ９は、Ｒ−２Ｒドライバ部４の出力データを、出力信号Ｙａ１〜Ｙａ５として出力する。また、セレクタ９は、Ｒ−２Ｒドライバ部４の出力データの反転データを、出力信号Ｙｂ１〜Ｙｂ５として出力する。すなわち、この場合には、定電流セル部５ｃとＲ−２Ｒ抵抗ラダー６ａとの接続関係は、Ｒ−２Ｒドライバ部４の出力データによって制御される。よって、定電流セル部５ｃは、Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器の定電流セル部として機能する。
【００６８】
従って、ＤＡ変換器４００では、最上位ビットＤ［７］が「０」である場合、定電流セル部３ｄはセグメント型ＤＡ変換器の定電流セル部として機能し、定電流セル部５ｃはＲ−２Ｒ抵抗ラダー型ＤＡ変換器の定電流セル部として機能する。また、最上位ビットＤ［７］が「１」である場合、定電流セル部３ｄはＲ−２Ｒ抵抗ラダー型ＤＡ変換器の定電流セル部として機能し、定電流セル部５ｃはセグメント型ＤＡ変換器の定電流セル部として機能する。
【００６９】
すなわち、ＤＡ変換器４００は、セグメント型ＤＡ変換器及びＲ−２Ｒ抵抗ラダー型ＤＡ変換器の接続関係を、最上位ビットに応じて入れ換えることができる。
【００７０】
また、ＤＡ変換器４００では、最上位ビットＤ［７］が「０」である場合、他の上位ビットＤ［６：５］が［００］→［０１］→［１０］→［１１］と遷移するに従って、定電流セル部３ｄにおけるオン状態の定電流源の個数が２個→３個→４個→５個と変化する。一方、最上位ビットＤ［７］が「１」である場合、他の上位ビットＤ［６：５］が［００］→［０１］→［１０］→［１１］と遷移するに従って、定電流セル部５ｃにおけるオン状態の定電流源の個数が５個→４個→３個→２個と変化する。
【００７１】
以上より、最上位ビットＤ［７］が「０」である場合、ＤＡ変換器４００のノードＶａにおける電圧Ｖａは、定電流セル部３ｄの出力電流βＩと、定電流セル部５ｃ及びＲ−２Ｒ抵抗ラダー６ａの出力電流ｎＩと、を加算した電流の値により決定される。ここで、上位ビットのビット数をｍ、下位ビットのビット数をｎとする。βは、｛ｎ−（２ｍ−１−１）｝〜ｎの整数である。このときの電圧Ｖａは以下の式（７）で表される。
【数７】
2012050004.tif 000009
但し、αは、０から（２ｎ−１）の整数である。
【００７２】
この場合にＤＡ変換器４００から出力される出力電圧Ｖｏｕｔは、以下の式（８）で表される。
【数８】
2012050004.tif 000010
【００７３】
最上位ビットＤ［７］が「１」である場合、ＤＡ変換器４００のノードＶａにおける電圧Ｖａは、定電流セル部５ｃの出力電流βＩと、定電流セル部３ｄ及びＲ−２Ｒ抵抗ラダー６ａの出力電流ｎＩと、を加算した電流の値により決定される。このときの電圧Ｖａは以下の式（９）で表される。
【数９】
2012050004.tif 000011
【００７４】
この場合にＤＡ変換器４００から出力される出力電圧Ｖｏｕｔは、以下の式（１０）で表される。
【数１０】
2012050004.tif 000012
【００７５】
ＤＡ変換器４００では、上位３ビット及び下位５ビットのデジタル信号が入力されるので、上式において、ｍ＝３かつｎ＝５である。図９は、ＤＡ変換器４００の出力電圧Ｖｏｕｔを示すグラフである。図９の横軸は８ビットのコードを示し、縦軸は出力電圧Ｖｏｕｔの大きさを示す。ＤＡ変換器４００は、以下の式（１１）に示す範囲で、８ビットの電圧を出力する。
【数１１】
2012050004.tif 000013
【００７６】
続いて、ＤＡ変換器４００の電流の流れについて説明する。定電流セル部３ｄ及び定電流セル部５ｃの一方がセグメント型ＤＡ変換器として機能する場合には、定電流セル部３ｄ又は定電流セル部５ｃには、図８に示すように、２Ｉ〜５Ｉの電流が流れる。定電流セル部３ｄ及び定電流セル部５ｃの一方がＲ−２Ｒ抵抗ラダー型ＤＡ変換器として機能する場合には、定電流セル部３ｄ又は定電流セル部５ｃには、５Ｉの電流が流れる。よって、ＤＡ変換器４００の定電流セル部３ｄ及び定電流セル部５ｃに流れる電流の大きさは、最大で５Ｉである。
【００７７】
さらに一般化すると、定電流セル部３ｄ及び定電流セル部５ｃの一方がセグメント型ＤＡ変換器として機能する場合には、定電流セル部３ｄ又は定電流セル部５ｃには、｛ｎ−（２ｍ−１−１）｝Ｉ〜ｎＩの電流が流れる。定電流セル部３ｄ及び定電流セル部５ｃの一方がＲ−２Ｒ抵抗ラダー型ＤＡ変換器として機能する場合には、定電流セル部３ｄ又は定電流セル部５ｃには、ｎＩの電流が流れる。よって、ＤＡ変換器４００の定電流セル部３ｄ及び定電流セル部５ｃに流れる電流の大きさは、最大でｎＩである。
【００７８】
よって、ＤＡ変換器４００では、最大の消費電流をｎＩに抑えることができる。従って、本構成によれば、ＤＡ変換器１００、２００及び３００と比べて、消費電流をさらに低減することができる。
【００７９】
ここで、セグメント型ＤＡ変換器として機能する側に供給される信号のビット数をＮ（Ｎは１以上の整数）とする。Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器として機能する側に供給される信号のビット数をＭ（Ｍは１以上の整数）とする。ＤＡ変換器４００に入力されるデジタル信号のビット数を、Ｋ（Ｋ＝１＋Ｍ＋Ｎ）ビットとする。この際、セグメント型ＤＡ変換器として機能する定電流セル部に必要な定電流源の個数は（２Ｎ−１）個である。Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器として機能する定電流セル部に必要な定電流源の個数はＭ個である。この場合、ＤＡ変換器４００がＤＡ変換器として機能するためには、Ｍ≧２Ｎ−１を満たす必要がある。
【００８０】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態３にかかるＤＡ変換器３００において、定電流セル部３ｃの定電流源を、抵抗Ｒｃの基準電圧Ｖｒｅｆ側端子に接続することも可能である。これにより、実施の形態２にかかるＤＡ変換器２００と同様に、ＤＡ変換器３００の出力電圧の変動ピッチを一定の値とすることができる。
【００８１】
また、実施の形態４にかかるＤＡ変換器４００において、定電流セル部３ｄ及び定電流セル部５ｃのうち、セグメント型ＤＡ変換器として機能する一方の定電流源を、抵抗Ｒｃの基準電圧Ｖｒｅｆ側端子に接続することも可能である。これにより、実施の形態２にかかるＤＡ変換器２００と同様に、ＤＡ変換器４００の出力電圧の変動ピッチを一定の値とすることができる。さらに、実施の形態４にかかるＤＡ変換器４００において、セグメント型ＤＡ変換器とＲ−２Ｒ抵抗ラダー型ＤＡ変換器の入れ換えは、最上位ビット以外の任意のビットに応じて行うことも可能である。
【００８２】
上述の実施の形態における抵抗Ｒｃの抵抗値は２Ｒに限られない。抵抗Ｒｃは、Ｒ−２Ｒ抵抗ラダー回路の合成抵抗値の２倍の値とすることができる。また、Ｒ−２Ｒ抵抗ラダー６ａの抵抗Ｒａ１又はＲ−２Ｒ抵抗ラダー６ｂの抵抗Ｒａ（ｎ＋１）の抵抗値をＲとすることも可能である。この場合のＲ−２Ｒ抵抗ラダーの合成抵抗値は、（２／３）Ｒとなる。よって、抵抗Ｒｃの抵抗値を（４／３）Ｒとすればよい。
【００８３】
セグメント型ＤＡ変換器に含まれる定電流源の電流値はＩに限られず、Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器に含まれる定電流源の電流値と異なる値としてもよい。例えば、セグメント型ＤＡ変換器に含まれる定電流源の電流値をｘＩ（ｘは任意の正の値）とすることができる。この場合、抵抗Ｒｃの抵抗値を（１／ｘ）倍とすればよい。すなわち、セグメント型ＤＡ変換器に含まれる定電流源の電流値と抵抗Ｒｃの抵抗値とを乗じた値を一定の値とすればよい。これにより、上述のＤＡ変換器１００、１０１、２００、３００及び４００と同様の機能を実現することができる。
【００８４】
上記の実施の形態においてはＲ−２Ｒ抵抗ラダー６ａ又は６ｂを用いているが、他の抵抗ラダーを用いることも可能である。例えば、Ｒ−２Ｒ抵抗ラダー６ａの抵抗Ｒａ１〜Ｒａｎ又はＲ−２Ｒ抵抗ラダー６ｂの抵抗Ｒａ〜Ｒａ（ｎ＋１）を、抵抗値Ｒの抵抗に置き換えた抵抗ラダーを用いることも可能である。
【符号の説明】
【００８５】
１ａ、１ｂ、９１  ドライバ部
２ａ、２ｂ、９２  セグメントデコーダ部
３ａ〜３ｄ、５ａ〜５ｃ  定電流セル部
４  Ｒ−２Ｒドライバ部
６ａ、６ｂ  Ｒ−２Ｒ抵抗ラダー
８、９  セレクタ
１１〜１３  セグメント型ＤＡ変換器
２１、２２  Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器
９３  Ｒ−２Ｒドライバ部
９４  セグメント型ＤＡ変換器
９５  Ｒ−２Ｒ抵抗ラダー型ＤＡ変換器
９６  Ｒ−２Ｒ抵抗ラダー
１００、１０１、２００、３００、３０１、４００  ＤＡ変換器
９００  折衷型ＤＡ変換器
Ｉａ１〜Ｉａ（２ｍ−１）、Ｉｂ１〜Ｉｂ（ｎ＋１）  定電流源
Ｒ、Ｒａ１〜Ｒａｎ、Ｒｂ１〜Ｒｂ（ｎ＋１）、Ｒｃ  抵抗
Ｓａ１〜Ｓａ（２ｍ−１）、Ｓｂ１〜Ｓｂ（ｎ＋１）、Ｓｃ１〜Ｓｃ（ｎ＋１）、Ｓｄ１〜Ｓｄ（２ｍ−１）、Ｓｆ１〜Ｓｆｎ、Ｓｇ１〜Ｓｇｎ  スイッチ
ＶＤＤ    電源電圧
Ｖｏｕｔ  出力電圧
Ｖｒｅｆ  基準電圧
Ｘａ１〜Ｘａ５、Ｘｂ１〜Ｘｂ５、Ｙａ１〜Ｙａ５、Ｙｂ１〜Ｙｂ５    出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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