(57)【要約】【課題】  汎用レジスタのようなアーキテクチャ・リソースへの依存を軽減し、新しい命令を用いるソフトウェア・バージョンの機能及び性能を改善する、既存のアーキテクチャと整合性が取れた新しい命令機能を提供する。【解決手段】  インターロックされたメモリ・オペランドを有する算術／論理命令が実行され、実行時に、メモリ内の位置から第２オペランドを取得し、第２オペランドの一時コピーを保存し、実行は、第２オペランド及び第３オペランドに基づいて、算術演算又は論理演算を行い、結果を第２オペランドのメモリ位置に格納し、その後、一時コピーを第１のレジスタに格納する。【選択図】      図１５
2012009021.tif 000002
【特許請求の範囲】
【請求項１】
インターロックされたメモリ・オペランドを有する算術／論理命令を実行するためにコンピュータに実装される方法であって、前記算術／論理命令は、オペコード・フィールドと、第１のレジスタ内の第１オペランドを指定する第１のレジスタ・フィールドと、メモリ内の第２オペランドの位置を指定する第２のレジスタを指定する第２のレジスタ・フィールドと、第３のレジスタを指定する第３のレジスタ・フィールドとを含み、前記算術／論理命令の前記実行は、
プロセッサにより、前記第２のレジスタによって指定されるメモリ内の位置からある値から成る第２オペランドを取得することと、
前記第３のレジスタから第３オペランドを取得することと、
前記取得した第２オペランド及び前記取得した第３オペランドに基づいて、オペコードが定義した算術演算又は論理演算を行って、結果を生成することと、
前記生成した結果を、前記メモリ内の位置に格納することと、
前記取得した第２オペランドの前記値を前記第１のレジスタに保存することと、
を含む方法。
【請求項２】
前記結果が０であること、又は前記結果が０でないことを示す条件コードを保存することをさらに含む、請求項１に記載の方法。
【請求項３】
前記オペコードが定義した算術演算は、算術加算又は論理加算であり、前記オペコードが定義した論理演算は、論理積、排他的論理和、又は論理和のうちのいずれか１つであり、
前記論理演算の前記結果が負であることに応答して、前記結果が負であることを示す前記条件コードを保存することと、
前記論理演算の前記結果が正であることに応答して、前記結果が正であることを示す前記条件コードを保存することと、
前記論理演算の前記結果がオーバーフローであることに応答して、前記結果がオーバーフローであることを示す前記条件コードを保存することと、
をさらに含む、請求項２に記載の方法。
【請求項４】
前記オペコードによってオペランドのサイズが指定され、１つ又は複数の第１のオペコードは３２ビット・オペランドを指定し、１つ又は複数の第２のオペコードは６４ビット・オペランドを指定する、請求項３に記載の方法。
【請求項５】
前記算術／論理命令は、２つの別個のオペコード・フィールド、第１の変位フィールド、及び第２の変位フィールドから成る前記オペコードをさらに含み、前記メモリ内の位置は、前記第２のレジスタの内容を符号付き変位値に加算することによって決定され、前記符号付き変位値は、前記第２の変位フィールドに連結された前記第１の変位フィールドの符号拡張された値を含む、請求項４に記載の方法。
【請求項６】
前記オペコードが第１のオペコードであり、前記第２オペランドが３２ビット境界上にないことに応答して、指定例外を発生させることと、
前記オペコードが第２のオペコードであり、前記第２オペランドが６４ビット境界上にないことに応答して、指定例外を発生させることと、
をさらに含む、請求項５に記載の方法。
【請求項７】
前記プロセッサは、マルチプロセッサ・システム内のプロセッサであり、
前記第２オペランドを取得することは、前記第２オペランドを取得することと、結果をメモリ内の前記第２の位置に格納することとの間に、前記マルチプロセッサ・システムの他のプロセッサが前記メモリ内の位置にアクセスできないようにすることと、
前記生成された結果の格納時に、前記マルチプロセッサ・システムの他のプロセッサが前記メモリ内の位置にアクセスするのを可能にすることと、
をさらに含む、請求項６に記載の方法。
【請求項８】
インターロックされたメモリ・オペランドを有する算術／論理命令を実行するためのコンピュータ・プログラムであって、前記算術／論理命令は、オペコード・フィールドと、第１のレジスタ内の第１オペランドを指定する第１のレジスタ・フィールドと、メモリ内の第２オペランドの位置を指定する第２のレジスタを指定する第２のレジスタ・フィールドと、第３のレジスタを指定する第３のレジスタ・フィールドとを含み、前記コンピュータ・プログラムは、プロセッサに、
前記第２のレジスタによって指定されるメモリ内の位置からある値から成る第２オペランドを取得することと、
前記第３のレジスタから第３オペランドを取得することと、
前記取得した第２オペランド及び前記取得した第３オペランドに基づいて、オペコードが定義した算術演算又は論理演算を行って、結果を生成することと、
前記生成した結果を、前記メモリ内の位置に格納することと、
前記取得した第２オペランドの前記値を前記第１のレジスタに保存することと、
を実行させる、コンピュータ・プログラム。
【請求項９】
前記結果が０であること、又は前記結果が０でないことを示す条件コードを保存することをさらに実行させる、請求項８に記載のコンピュータ・プログラム。
【請求項１０】
前記オペコードが定義した算術演算は、算術加算又は論理加算であり、前記オペコードが定義した論理演算は、論理積、排他的論理和、又は論理和のうちのいずれか１つであり、
前記論理演算の前記結果が負であることに応答して、前記結果が負であることを示す前記条件コードを保存することと、
前記論理演算の前記結果が正であることに応答して、前記結果が正であることを示す前記条件コードを保存することと、
前記論理演算の前記結果がオーバーフローであることに応答して、前記結果がオーバーフローであることを示す前記条件コードを保存することと、
をさらに実行させる、請求項９に記載のコンピュータ・プログラム。
【請求項１１】
前記オペコードによってオペランドのサイズが指定され、１つ又は複数の第１のオペコードは３２ビット・オペランドを指定し、１つ又は複数の第２のオペコードは６４ビット・オペランドを指定する、請求項１０に記載のコンピュータ・プログラム。
【請求項１２】
前記算術／論理命令は、２つの別個のオペコード・フィールド、第１の変位フィールド及び第２の変位フィールドから成る前記オペコードをさらに含み、前記メモリ内の位置は、前記第２のレジスタの内容を符号付き変位値に加算することによって決定され、前記符号付き変位値は、前記第２の変位フィールドに連結された前記第１の変位フィールドの符号拡張された値を含む、請求項１１に記載のコンピュータ・プログラム。
【請求項１３】
前記オペコードが第１のオペコードであり、前記第２オペランドが３２ビット境界上にないことに応答して、指定例外を発生させることと、
前記オペコードが第２のオペコードであり、前記第２オペランドが６４ビット境界上にないことに応答して、指定例外を発生させることと、
をさらに実行させる、請求項１２に記載のコンピュータ・プログラム。
【請求項１４】
前記プロセッサは、マルチプロセッサ・システム内のプロセッサであり、
前記第２オペランドを前記取得することが、前記第２オペランドを取得することと、結果をメモリ内の前記第２の位置に格納することの間に、前記マルチプロセッサ・システムの他のプロセッサが前記メモリ内の位置にアクセスできないようにすることと、
前記生成された結果の格納時に、前記マルチプロセッサ・システムの他のプロセッサが前記メモリ内の位置にアクセスするのを可能にすることと、
をさらに含む、請求項１３に記載のコンピュータ・プログラム。
【請求項１５】
インターロックされたメモリ・オペランドを有する算術／論理命令を実行するためのコンピュータ・システムであって、前記算術／論理命令は、オペコード・フィールドと、第１のレジスタ内の第１オペランドを指定する第１のレジスタ・フィールドと、メモリ内の第２オペランドの位置を指定する第２のレジスタを指定する第２のレジスタ・フィールドと、第３のレジスタを指定する第３のレジスタ・フィールドとを含み、
メモリと、
前記メモリと通信状態にあるプロセッサであって、メモリから命令をフェッチするための命令フェッチ要素と、フェッチされた命令を実行するための１つ又は複数の実行要素とを含むプロセッサと、
を含む、前記コンピュータ・システムは、
プロセッサにより、前記第２のレジスタによって指定されるメモリ内の位置からある値から成る第２オペランドを取得することと、
前記第３のレジスタから第３オペランドを取得することと、
前記取得した第２オペランド及び前記取得した第３オペランドに基づいて、オペコードが定義して算術演算又は論理演算を行って、結果を生成することと、
前記生成した結果を、前記メモリ内の位置に格納することと、
前記生成した第２オペランドの前記値を前記第１のレジスタに保存することと、
を含む前記算術／論理命令を実行するための方法を実行するように構成される、コンピュータ・システム。
【請求項１６】
前記算術／論理命令を実行するための方法は、前記結果が０であること、又は前記結果が０でないことを示す条件コードを保存することをさらに含む、請求項１５に記載のコンピュータ・システム。
【請求項１７】
前記オペコードが定義した算術演算は、算術加算又は論理加算であり、前記オペコードが定義した論理演算は、論理積、排他的論理和、又は論理和のうちのいずれか１つであり、
前記論理演算の前記結果が負であることに応答して、前記結果が負であることを示す前記条件コードを保存することと、
前記論理演算の前記結果が正であることに応答して、前記結果が正であることを示す前記条件コードを保存することと、
前記論理演算の前記結果がオーバーフローであることに応答して、前記結果がオーバーフローであることを示す前記条件コードを保存することと、
を前記算術／論理命令を実行するための方法はさらに含む、請求項１６に記載のコンピュータ・システム。
【請求項１８】
前記オペコードによってオペランドのサイズが指定され、１つ又は複数の第１のオペコードは３２ビット・オペランドを指定し、１つ又は複数の第２のオペコードは６４ビット・オペランドを指定する、請求項１７に記載のコンピュータ・システム。
【請求項１９】
前記算術／論理命令は、２つの別個のオペコード・フィールド、第１の変位フィールド、及び第２の変位フィールドから成る前記オペコードをさらに含み、前記メモリ内の位置は、前記第２のレジスタの内容を符号付き変位値に加算することによって決定され、前記符号付き変位値は、前記第２の変位フィールドに連結された前記第１の変位フィールドの符号拡張された値を含む、請求項１８に記載のコンピュータ・システム。
【請求項２０】
前記オペコードが第１のオペコードであり、前記第２オペランドが３２ビット境界上にないことに応答して、指定例外を発生させることと、
前記オペコードが第２のオペコードであり、前記第２オペランドが６４ビット境界上にないことに応答して、指定例外を発生させることと、
を前記算術／論理命令を実行するための方法はさらに含む、請求項１９に記載のコンピュータ・システム。
【請求項２１】
前記プロセッサは、マルチプロセッサ・システム内のプロセッサであり、
前記第２オペランドを取得することは、前記第２オペランドを取得することと、結果をメモリ内の前記第２の位置に格納することとの間に、前記マルチプロセッサ・システムの他のプロセッサがメモリ内の前記位置にアクセスするのを防止することと、
前記生成された結果の格納時に、前記マルチプロセッサ・システムの他のプロセッサがメモリ内の前記位置にアクセスするのを可能にすることと、
をさらに含む、請求項２０に記載のコンピュータ・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータ・システムに関し、より具体的には、コンピュータ・システム・プロセッサの命令機能に関する。
【背景技術】
【０００２】
商標：ＩＢＭ（登録商標）は米国ニューヨーク州アーモンク所在のＩｎｔｅｒｎａｔｉｏｎａｌ  Ｂｕｓｉｎｅｓｓ  Ｍａｃｈｉｎｅｓ  Ｃｏｒｐｏｒａｔｉｏｎの登録商標であり、Ｓ／３９０、Ｚ９００、ｚ９９０及びｚ１０、並びに他の製品名は、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｂｕｓｉｎｅｓｓ  Ｍａｃｈｉｎｅｓ  Ｃｏｒｐｏｒａｔｉｏｎ社又は他の会社の登録商標又は製品名であり得る。
【０００３】
１９６０年代にＩＢＭ（登録商標）のＳｙｓｔｅｍｓ３６０として知られていたマシンに始まり現在に至るまで、ＩＢＭは、多くの非常に有能なエンジニアの研究により、コンピューティング・システムに対するその本質的な性質のために「メインフレーム」として知られるようになった特別なアーキテクチャを作り出してきており、その動作原理は、ＩＢＭの発明者が発明した命令の「メインフレーム」実装時に実行し、採用することができる命令を記述することによりそのマシンのアーキテクチャを示すものであり、それらは、長年にわたって示された通り、ＩＢＭの非特許文献１に含めることによって、重大な貢献として「メインフレーム」が表すコンピューティング・マシンの状態の改善に大きく貢献している。２００９年２月に発行された非特許文献１の第８版は、ＳＡ−２２−７８３２−０７として標準的な公開解説書になっており、ＩＢＭ  Ｓｙｓｔｅｍ  ｚ１０（登録商標）  Ｅｎｔｅｒｐｒｉｓｅ  Ｃｌａｓｓサーバを含むＩＢＭのｚ１０（登録商標）メインフレーム・サーバに組み込まれている。
【０００４】
図１を参照すると、ホスト・コンピュータ・システム５０の代表的なコンポーネントが描かれている。コンピュータ・システムにおいて、当技術分野において周知である他のコンポーネント構成を用いることもできる。代表的なホスト・コンピュータ５０は、メイン・ストア（コンピュータ・メモリ２）と通信状態にある１つ又は複数のＣＰＵ１に加えて、ストレージ・デバイス１１及び他のコンピュータ又はＳＡＮ等と通信するためのネットワーク１０へのＩ／Ｏインターフェースを含む。ＣＰＵ１は、アーキテクチャ化された（architected）命令セット及びアーキテクチャ化された機能を有するアーキテクチャに準拠している。ＣＰＵ１は、プログラム・アドレス（仮想アドレス）をメモリの実アドレスに変換するための動的アドレス変換（Dynamic Address Translation、ＤＡＴ）３を有することができる。ＤＡＴは、一般的に、変換をキャッシュに入れるための変換ルックアサイド・バッファ（Translation Lookaside Buffer、ＴＬＢ）７を含むので、コンピュータ・メモリ２のブロックへの後のアクセスは、アドレス変換の遅延を必要としない。一般的に、コンピュータ・メモリ２とプロセッサ１との間に、キャッシュ９が用いられる。キャッシュ９は、１つより多いＣＰＵが利用可能な大容量のキャッシュと、大型のキャッシュと各ＣＰＵとの間のより小型でより高速な（下位レベルの）キャッシュとを有する階層とすることができる。幾つかの実装において、下位レベルのキャッシュは、命令のフェッチ及びデータ・アクセスのために別個の下位レベル・キャッシュを与えるように分割される。一実施形態においては、キャッシュ９を介して、命令フェッチ・ユニット４により、命令がメモリ２からフェッチされる。命令は、命令デコード・ユニット（６）でデコードされ、命令実行ユニット８にディスパッチされる（幾つかの実施形態においては他の命令と共に）。一般的には、例えば、演算実行ユニット、浮動小数点実行ユニット、及び分岐命令実行ユニットなどの幾つかの実行ユニット８が用いられる。命令は、実行ユニットにより実行され、必要に応じて命令が指定したレジスタ又はメモリからオペランドにアクセスする。メモリ２からオペランドにアクセスする（ロード又はストアする）場合、典型的には、ロード／ストア・ユニット５が、実行される命令の制御下でアクセスを処理する。命令は、ハードウェア回路又は内部のマイクロコード（ファームウェア）において、又はその両方の組み合わせによって実行することができる。
【０００５】
図２において、ホスト・アーキテクチャのホスト・コンピュータ・システム５０をエミュレートする、エミュレートされたホスト・コンピュータ・システム２１の一例が提供される。エミュレートされたホスト・コンピュータ・システム２１では、ホスト・プロセッサ（ＣＰＵ）１は、エミュレートされたホスト・プロセッサ（又は仮想ホスト・プロセッサ）であり、かつ、ホスト・コンピュータ５０のプロセッサ１のものとは異なるネイティブな命令セット・アーキテクチャを有するエミュレーション・プロセッサ２７を含む。エミュレートされたホスト・コンピュータ・システム２１は、エミュレーション・プロセッサ２７がアクセス可能なメモリ２２を有する。例示的な実施形態において、メモリ２２は、ホスト・コンピュータ・メモリ２の部分と、エミュレーション・ルーチン２３の部分とに区分化される。ホスト・コンピュータ・メモリ２は、ホスト・コンピュータ・アーキテクチャに従い、エミュレートされたホスト・コンピュータ・システム２１のプログラムに利用可能である。エミュレーション・プロセッサ２７は、エミュレートされたプロセッサ１のもの以外のアーキテクチャのアーキテクチャ化された命令セットのネイティブ命令を実行し、このネイティブ命令はエミュレーション・ルーチン・メモリ２３から取得されたものであり、かつ、エミュレーション・プロセッサ２７は、シーケンス及びアクセス／デコード・ルーチンにおいて取得される１つ又は複数の命令を用いることにより、ホスト・コンピュータ・メモリ２の中のプログラム由来の実行のためのホスト命令にアクセスすることができ、このシーケンス及びアクセス／デコード・ルーチンは、アクセスされたホスト命令をデコードして、アクセスされたホスト命令の機能をエミュレートするためのネイティブ命令実行ルーチンを判定することができる。ホスト・コンピュータ・システム５０のアーキテクチャのために定められた、例えば、汎用レジスタ、制御レジスタ、動的アドレス変換、及びＩ／Ｏサブシステムのサポート、並びにプロセッサ・キャッシュといったファシリティを含む他のファシリティを、アーキテクチャ化ファシリティ・ルーチンによってエミュレートすることができる。エミュレーション・ルーチンは、エミュレーション・ルーチンの性能を高めるために、エミュレーション・プロセッサ２７において利用可能な（汎用レジスタ、及び仮想アドレスの動的変換といった）機能を利用することもできる。ホスト・コンピュータ５０の機能をエミュレートする際にプロセッサ２７を補助するために、専用のハードウェア及びオフ・ロード・エンジンを設けることもできる。
【０００６】
メインフレームにおいて、アーキテクチャ化されたマシン命令は、通常、プログラマによって、多くの場合コンパイラ・アプリケーションを介して、今日では「Ｃ」プログラマによって用いられる。ストレージ媒体内に格納されたこれらの命令は、ｚ／ＡｒｃｈｉｔｅｃｔｕｒｅのＩＢＭサーバにおいて、又は代替的に他のアーキテクチャを実行するマシンにおいて、ネイティブに実行することができる。これらの命令は、既存の及び将来のＩＢＭメインフレーム・サーバにおいて、及び、ＩＢＭの他のマシン（例えば、ｐＳｅｒｉｅｓ（登録商標）サーバ及びｘＳｅｒｉｅｓ（登録商標）サーバ）上で、エミュレートすることができる。これらの命令は、ＩＢＭ（登録商標）、Ｉｎｔｅｌ（登録商標）、ＡＭＤ（商標）、Ｓｕｎ  Ｍｉｃｒｏｓｙｓｔｅｍｓなどによって製造されたハードウェアを用いて種々のマシン上でＬｉｎｕｘ(登録商標）を実行しているマシンにおいて実行することができる。Ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）下でそのハードウェア上で実行することに加えて、Ｌｉｎｕｘ(登録商標）を用いること、並びに、エミュレーション・モードにあるＨｅｒｃｕｌｅｓ、ＵＭＸ、ＦＳＩ（Ｆｕｎｄａｍｅｎｔａｌ  Ｓｏｆｔｗａｒｅ，Ｉｎｃ）、又はＰｌａｔｆｏｒｍ  Ｓｏｌｕｔｉｏｎｓ，Ｉｎｃ（ＰＳＩ）によるエミュレーションを用いるマシンを用いることもできる。エミュレーション・モードにおいては、ネイティブ・プロセッサによって、エミュレーション・ソフトウェアが実行され、エミュレートされたプロセッサのアーキテクチャをエミュレートする。
【０００７】
ネイティブ・プロセッサ２７は、一般的に、エミュレートされたプロセッサのエミュレーションを実行するためにファームウェア又はネイティブ・オペレーティング・システムのいずれかを含むエミュレーション・ソフトウェア２３を実行する。エミュレーション・ソフトウェア２３は、エミュレートされたプロセッサ・アーキテクチャの命令のフェッチと実行を担当する。エミュレーション・ソフトウェア２３は、エミュレートされたプログラム・カウンタを維持し、命令境界を常時監視している。エミュレーション・ソフトウェア２３は、一度に１つ又は複数のエミュレートされたマシン命令をフェッチし、ネイティブ・プロセッサ２７により実行するために、その１つ又は複数のエミュレートされたマシン命令を、対応するネイティブマシン命令のグループに変換することができる。これらの変換された命令は、より速い変換を達成できるようにキャッシュに入れることができる。それにも関わらず、エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャのアーキテクチャ規則を維持して、オペレーティング・システム及びエミュレートされたプロセッサのために書かれたアプリケーションが正確に動作することを保証しなければならない。さらに、エミュレーション・ソフトウェアは、これらに限られるものではないが、制御レジスタ、汎用レジスタ、浮動小数点レジスタ、例えばセグメント・テーブル及びページ・テーブルを含む動的アドレス変換機能、割り込み機構、コンテキスト・スイッチ機構、時刻（Time of Day、ＴＯＤ）クロック、及びＩ／Ｏサブシステムへのアーキテクチャ化インターフェースを含む、エミュレートされたプロセッサ１のアーキテクチャによって識別されるリソースを提供し、オペレーティング・システム又はエミュレートされたプロセッサ上で実行するように設計されたアプリケーション・プログラムが、エミュレーション・ソフトウェアを有するネイティブ・プロセッサ上で実行できるようにしなければならない。
【０００８】
エミュレートされた特定の命令がデコードされ、個々の命令の機能を実行するためのサブルーチンが呼び出される。エミュレートされたプロセッサ１の機能をエミュレートするエミュレーション・ソフトウェア機能２３は、例えば、「Ｃ」サブルーチン又はドライバにおいて、或いは好ましい実施形態の説明を理解した後で当業者の技術の範囲内にあるような特定のハードウェアのためにドライバを提供する他の何らかの方法で実装される。種々のソフトウェア及びハードウェア・エミュレーションの特許には、これらに限られるものではないが、Ｂｅａｕｓｏｌｅｉｌ他による「Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ  ｆｏｒ  ｈａｒｄｗａｒｅ  ｅｍｕｌａｔｉｏｎ」という名称の特許文献１、Ｓｃａｌｚｉ他による「Ｐｒｅｐｒｏｃｅｓｓｉｎｇ  ｏｆ  ｓｔｏｒｅｄ  ｔａｒｇｅｔ  ｒｏｕｔｉｎｅｓ  ｆｏｒ  ｅｍｕｌａｔｉｎｇ  ｉｎｃｏｍｐａｔｉｂｌｅ  ｉｎｓｔｒｕｃｔｉｏｎｓ  ｏｎ  ａ  ｔａｒｇｅｔ  ｐｒｏｃｅｓｓｏｒ」という名称の特許文献２、Ｄａｖｉｄｉａｎ他による「Ｄｅｃｏｄｉｎｇ  ｇｕｅｓｔ  ｉｎｓｔｒｕｃｔｉｏｎ  ｔｏ  ｄｉｒｅｃｔｌｙ  ａｃｃｅｓｓ  ｅｍｕｌａｔｉｏｎ  ｒｏｕｔｉｎｅｓ  ｔｈａｔ  ｅｍｕｌａｔｅ  ｔｈｅ  ｇｕｅｓｔ  ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献３、Ｇｏｒｉｓｈｅｋ他による「Ｓｙｍｍｅｔｒｉｃａｌ  ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ  ｂｕｓ  ａｎｄ  ｃｈｉｐｓｅｔ  ｕｓｅｄ  ｆｏｒ  ｃｏｐｒｏｃｅｓｓｏｒ  ｓｕｐｐｏｒｔ  ａｌｌｏｗｉｎｇ  ｎｏｎ−ｎａｔｉｖｅ  ｃｏｄｅ  ｔｏ  ｒｕｎ  ｉｎ  ａ  ｓｙｓｔｅｍ」という名称の特許文献４、Ｌｅｔｈｉｎ他による「Ｄｙｎａｍｉｃ  ｏｐｔｉｍｉｚｉｎｇ  ｏｂｊｅｃｔ  ｃｏｄｅ  ｔｒａｎｓｌａｔｏｒ  ｆｏｒ  ａｒｃｈｉｔｅｃｔｕｒｅ  ｅｍｕｌａｔｉｏｎ  ａｎｄ  ｄｙｎａｍｉｃ  ｏｐｔｉｍｉｚｉｎｇ  ｏｂｊｅｃｔ  ｃｏｄｅ  ｔｒａｎｓｌａｔｉｏｎ  ｍｅｔｈｏｄ」という名称の特許文献５、Ｅｒｉｃ  Ｔｒａｕｔによる「Ｍｅｔｈｏｄ  ｆｏｒ  ｅｍｕｌａｔｉｎｇ  ｇｕｅｓｔ  ｉｎｓｔｒｕｃｔｉｏｎｓ  ｏｎ  ａ  ｈｏｓｔ  ｃｏｍｐｕｔｅｒ  ｔｈｒｏｕｇｈ  ｄｙｎａｍｉｃ  ｒｅｃｏｍｐｉｌａｔｉｏｎ  ｏｆ  ｈｏｓｔ  ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献６が挙げられる。これらの参考文献は、当業者が利用可能なターゲット・マシンのための異なるマシン用に設計された命令形式のエミュレーションを達成する様々な既知の方法、並びに、上記で参照されたものにより使用される市販のソフトウェア技術を示す。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第５５５１０１３号
【特許文献２】米国特許第６００９２６１号
【特許文献３】米国特許第５５７４８７３号
【特許文献４】米国特許第６３０８２５５号
【特許文献５】米国特許第６４６３５８２号
【特許文献６】米国特許第５７９０８２５号
【非特許文献】
【００１０】
【非特許文献１】「ＩＢＭ（登録商標）  ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）  Ｐｒｉｎｃｉｐｌｅｓ  ｏｆ  Ｏｐｅｒａｔｉｏｎ」、刊行番号ＳＡ２２−７８３２−０７、第８版、２００９年２月
【発明の概要】
【発明が解決しようとする課題】
【００１１】
必要とされるのは、汎用レジスタのようなアーキテクチャ・リソースへの依存を軽減し、新しい命令を用いるソフトウェア・バージョンの機能及び性能を改善する、既存のアーキテクチャと整合性が取れた新しい命令機能である。
【課題を解決するための手段】
【００１２】
一実施形態において、インターロックされたメモリ・オペランドを含む算術／論理命令が実行され、この算術／論理命令は、オペコード(op code）・フィールドと、第１のレジスタ内の第１オペランドを指定する第１のレジスタ・フィールドと、メモリ内の第２オペランドの位置を指定する第２のレジスタを指定する第２のレジスタ・フィールドと、第３のレジスタを指定する第３のレジスタ・フィールドとを含み、算術／論理命令の実行は、プロセッサにより、第２のレジスタによって指定されるメモリ内の位置からある値から成る第２オペランドを取得することと、第３のレジスタから第３オペランドを取得することと、取得した第２オペランド及び取得した第３オペランドに基づいて、オペコードが定義した算術演算又は論理演算を行って、結果を生成することと、生成した結果を、上記メモリ内の位置に格納することと、取得した第２オペランドの値を第１のレジスタに保存することとを含み、この値は、命令の実行により変更されない。
【００１３】
一実施形態においては、結果が０であること、又は結果が０でないことを示す条件コードが保存される。
【００１４】
一実施形態においては、オペコードが定義した算術演算は、算術加算又は論理加算であり、オペコードが定義した論理演算は、論理積、排他的論理和、又は論理和のうちのいずれか１つであり、実行は、論理演算の結果が負であることに応答して、結果が負であることを示す条件コードを保存することと、論理演算の結果が正であることに応答して、結果が正であることを示す条件コードを保存することと、論理演算の結果がオーバーフローであることに応答して、結果がオーバーフローであることを示す条件コードを保存することとを含む。
【００１５】
一実施形態においては、オペコードによってオペランドのサイズが指定され、１つ又は複数の第１のオペコードは３２ビット・オペランドを指定し、１つ又は複数の第２のオペコードは６４ビット・オペランドを指定する。
【００１６】
一実施形態においては、算術／論理命令は、２つの別個のオペコード・フィールド、第１の変位フィールド、及び第２の変位フィールドから成るオペコードをさらに含み、メモリ内の位置は、第２のレジスタの内容を符号付き変位値に加算することによって決定され、符号付き変位値は、第２の変位フィールドに連結された第１の変位フィールドの符号拡張された値を含む。
【００１７】
一実施形態においては、実行は、オペコードが第１のオペコードであり、第２オペランドが３２ビット境界上にないことに応答して、指定例外を発生させることと、オペコードが第２のオペコードであり、第２オペランドが６４ビット境界上にないことに応答して、指定例外を発生させることとをさらに含む。
【００１８】
一実施形態においては、プロセッサは、マルチプロセッサ・システム内のプロセッサであり、実行はさらに、第２オペランドを取得することが、第２オペランドを取得することと、結果をメモリ内の第２の位置に格納することとの間に、マルチプロセッサ・システムの他のプロセッサがそのメモリ内の位置にアクセスできないようにすることと、生成された結果の格納時に、マルチプロセッサ・システムの他のプロセッサがメモリ内の位置にアクセスするのを可能にすることとを含む。
【００１９】
実施形態の上記及び付加的な目的、特徴、並びに利点は、以下に書かれた説明において明らかになるであろう。
【００２０】
他の実施形態及び態様は、本明細書に詳細に説明され、特許請求される本発明の一部であるとみなされる。利点及び特徴をより良く理解するために、説明及び図面を参照されたい。
【００２１】
本発明とみなされる主題は、本明細書の最後にある特許請求の範囲において具体的に示され、明確に請求されている。本発明の前記及び他の目的、特徴、並びに利点は、添付の図面と併用される以下の詳細な説明から明らかである。
【図面の簡単な説明】
【００２２】
【図１】例示的なホスト・コンピュータ・システムを示す図である。
【図２】例示的なエミュレーション・ホスト・コンピュータ・システムを示す図である。
【図３】例示的なコンピュータ・システムを示す図である。
【図４】例示的なコンピュータ・ネットワークを示す図である。
【図５】コンピュータ・システムの要素を示す図である。
【図６】コンピュータ・システムの詳細な要素を示す。
【図７】コンピュータ・システムの詳細な要素を示す。
【図８】コンピュータ・システムの詳細な要素を示す。
【図９】コンピュータ・システムのマシン命令形式を示す。
【図１０】コンピュータ・システムのマシン命令形式を示す。
【図１１】コンピュータ・システムのマシン命令形式を示す。
【図１２】コンピュータ・システムのマシン命令形式を示す。
【図１３】コンピュータ・システムのマシン命令形式を示す。
【図１４】コンピュータ・システムのマシン命令形式を示す。
【図１５】一実施形態の例示的なフローを示す。
【図１６】一実施形態の例示的なフローを示す。
【図１７】例示的なコンテキスト・スイッチのフローを示す。
【発明を実施するための形態】
【００２３】
１つの実施形態は、ソフトウェア（ライセンス内部コード（ＬＩＣ）、ファームウェア、マイクロ・コード、ミリ・コード、ピコ・コードなどと呼ばれる場合もあるが、そのいずれも実施形態と整合性がある）により実施することができる。図１を参照すると、ソフトウェア・プログラム・コードは、典型的には、システム５０のＣＰＵ（中央演算処理装置）１としても知られるプロセッサにより、ＣＤ−ＲＯＭドライブ、テープドライブ、又はハードドライブといった長期ストレージ媒体１１からアクセスされる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣ−ＲＯＭといった、データ処理システムと共に使用するための種々の周知の媒体のいずれかの上で具体化することができる。コードは、こうした媒体上に分散させても、又はコンピュータ・メモリ２からユーザに分散させても、或いは、こうした他のシステムのユーザが使用するために、ネットワーク１０上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。
【００２４】
或いは、プログラム・コードをメモリ２内で具体化し、プロセッサ・バスを用いてプロセッサ１によってプログラム・コードにアクセスすることができる。このようなプログラム・コードは、種々のコンピュータ・コンポーネント及び１つ又は複数のアプリケーション・プログラムの機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、高密度ストレージ媒体１１から高速メモリ２にページングされ、そこでプロセッサ１による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、及び／又は、ネットワークを介してソフトウェア・コードを分散させる技術及び方法は周知であり、ここではこれ以上論じない。プログラム・コードは、有形の媒体（これらに限られるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）上に作成され、格納されたとき、「コンピュータ・プログラム製品」と呼ばれることが多い。コンピュータ・プログラム製品媒体は、典型的には、処理回路によって実行されるために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。
【００２５】
図３は、代表的なワークステーション又はサーバ・ハードウェア・システムを示す。図３のシステム１００は、随意的な周辺機器を含む、パーソナル・コンピュータ、ワークステーション、又はサーバなどの代表的なコンピュータ・システム１０１を含む。ワークステーション１０１は、１つ又は複数のプロセッサ１０６と、周知の技術に従ってプロセッサ１０６とシステム１０１の他のコンポーネントを接続し、これらの間の通信を可能にするために用いられるバスとを含む。バスは、プロセッサ１０６を、例えばハードドライブ（例えば、磁気媒体、ＣＤ、ＤＶＤ、及びフラッシュメモリのいずれかを含む）又はテープドライブを含むことができる、メモリ１０５及び長期ストレージ１０７に接続する。システム１０１はまた、バスを介して、マイクロプロセッサ１０６を、キーボード１０４、マウス１０３、プリンタ／スキャナ１１０、及び／又はタッチ・センシティブ・スクリーン、デジタル化された入力パッド等のいずれかのユーザ・インターフェース機器とすることができる他のインターフェース機器といった、１つ又は複数のインターフェース機器に接続する、ユーザ・インターフェース・アダプタを含むこともできる。バスはまた、ディスプレイ・アダプタを介して、ＬＣＤスクリーン又はモニタなどのディスプレイ装置１０２をマイクロプロセッサ１０６にも接続する。
【００２６】
システム１０１は、ネットワーク１０９と通信する１０８ことができるネットワーク・アダプタを介して、他のコンピュータ又はコンピュータ・ネットワークと通信することができる。例示的なネットワーク・アダプタは、通信チャネル、トークン・リング、イーサネット又はモデムである。代替的に、ワークステーション１０１は、ＣＤＰＤ（セルラー・デジタル・パケット・データ）カードのような無線インターフェースを用いて通信することもできる。ワークステーション１０１は、ローカル・エリア・ネットワーク（ＬＡＮ）又は広域エリア・ネットワーク（ＷＡＮ）内のこうした他のコンピュータと関連付けることができ、或いは、別のコンピュータなどとのクライアント／サーバ構成におけるクライアントとすることができる。これらの構成の全て、並びに、適切な通信ハードウェア及びソフトウェアは、当技術分野において周知である。
【００２７】
図４は、実施形態を実施することができるデータ処理ネットワーク２００を示す。データ処理ネットワーク２００は、各々が複数の個々のワークステーション１０１、２０１、２０２、２０３、２０４を含むことができる、無線ネットワーク及び有線ネットワークのような複数の個々のネットワークを含むことができる。さらに、当業者であれば理解するように、１つ又は複数のＬＡＮを含ませることができ、そこで、ＬＡＮは、ホスト・プロセッサに結合された複数のインテリジェント・ワークステーションを含むことができる。
【００２８】
さらに図４を参照すると、ネットワークはまた、ゲートウェイ・コンピュータ（クライアント・サーバ２０６）、又はアプリケーション・サーバ（データ・リポジトリにアクセスすることができ、かつ、ワークステーション２０５から直接アクセスすることもできるリモート・サーバ２０８）のようなメインフレーム・コンピュータ又はサーバを含むこともできる。ゲートウェイ・コンピュータ２０６は、各ネットワーク２０７への入口点として働く。ゲートウェイは、１つのネットワーク・プロトコルを別のものに接続するときに必要とされる。ゲートウェイ２０６は、通信リンクによって別のネットワーク（例えば、インターネット２０７）に結合できることが好ましい。ゲートウェイ２０６はまた、通信リンクを用いて、１つ又は複数のワークステーション１０１、２０１、２０２、２０３、２０４に直接結合することもできる。ゲートウェイ・コンピュータは、ＩＢＭ  Ｃｏｒｐ．社から入手可能なＩＢＭ  ｅＳｅｒｖｅｒ（商標）、ｚＳｅｒｉｅｓ（登録商標）、ｚ９（登録商標）サーバを用いて実装することができる。
【００２９】
ソフトウェア・プログラム・コードは、一般的に、ＣＤ−ＲＯＭドライブ又はハードドライブといった、長期ストレージ媒体１０７から、システム１０１のプロセッサ１０６によってアクセスされる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭといった、データ処理システムと共に使用するための種々の周知の媒体のいずれかの上で具体化することができる。コードは、そのような媒体上で分散させても、又はメモリからユーザ２１０、２１１に分散させても、或いは、こうした他のシステムのユーザが使用するために、ネットワー上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。
【００３０】
或いは、プログラミング・コード１１１をメモリ１０５内で具体化し、プロセッサ・バスを用いてプロセッサ１０６によってプログラミング・コード１１１にアクセスすることができる。このようなプログラミング・コードは、種々のコンピュータ・コンポーネント及び１つ又は複数のアプリケーション・プログラム１１２の機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、高密度ストレージ媒体１０７から高速メモリ１０５にページングされ、そこでプロセッサ１０６による処理のために利用可能になる。ソフトウェア・プログラミング・コードをメモリ内、物理的媒体上で具体化し、及び／又は、ネットワークを介してソフトウェア・コードを配布する技術及び方法は周知であり、ここではこれ以上論じない。プログラム・コードは、作成され、有形の媒体（これらに限られるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）に格納された場合には、しばしば「コンピュータ・プログラム製品」と呼ばれる。コンピュータ・プログラム製品媒体は、典型的には、処理回路によって実行されるために、好ましくはコンピュータ・システム内にある処理回路によって読み取り可能である。
【００３１】
プロセッサが最も容易に利用できるキャッシュ（通常、プロセッサの他のキャッシュよりも高速で小さい）は、最下位（Ｌ１又はレベル１）のキャッシュであり、メイン・ストア（メイン・メモリ）は、最上位レベルのキャッシュ（３つのレベルがある場合にはＬ３）である。最下位レベルのキャッシュは、実行されるマシン命令を保持する命令キャッシュ（Ｉ−キャッシュ）と、データ・オペランドを保持するデータ・キャッシュ（Ｄ−キャッシュ）とに分割されることが多い。
【００３２】
図５を参照すると、プロセッサ１０６についての例示的なプロセッサの実施形態が示される。典型的には、メモリ・ブロックをバッファに入れてプロセッサ性能を向上させるために、１つ又は複数のレベルのキャッシュ３０３が用いられる。キャッシュ３０３は、使用される可能性が高いメモリ・データのキャッシュ・ラインを保持する高速バッファである。典型的なキャッシュ・ラインは、６４バイト、１２８バイト、又は２５６バイトのメモリ・データである。データをキャッシュに入れるのではなく、命令をキャッシュに入れるために、別個のキャッシュが用いられることが多い。キャッシュ・コヒーレンス（メモリ及びキャッシュ内のラインのコピーの同期）は、多くの場合、当技術分野において周知の種々の「スヌープ（Snoop）」アルゴリズムによって与えられる。プロセッサ・システムの主ストレージ１０５は、キャッシュと呼ばれることが多い。４つのレベルのキャッシュ３０３を有するプロセッサ・システムにおいて、主ストレージ１０５は、典型的にはより高速であり、かつ、コンピュータ・システムが利用できる不揮発性ストレージ（ＤＡＳＤ、テープ等）の一部だけを保持するので、レベル５（Ｌ５）のキャッシュと呼ばれることがある。主ストレージ１０５は、オペレーティング・システムによって主ストレージ１０５との間でページングされるデータのページを「キャッシュに入れる」。
【００３３】
プログラム・カウンタ（命令カウンタ）３１１は、実行される現行の命令のアドレスを常時監視している。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅプロセッサのプログラム・カウンタは６４ビットであり、従来のアドレッシング制限をサポートするために、３１ビット又は２４ビットに切り捨てることができる。プログラム・カウンタは、典型的には、コンテキスト・スイッチの際に持続するように、コンピュータのＰＳＷ（プログラム状況ワード）内で具体化される。従って、例えば、オペレーティング・システムにより、プログラム・カウンタ値を有する進行中のプログラムに割り込みをかけることが可能である（プログラム環境からオペレーティング・システム環境へのコンテキスト・スイッチ）。プログラムのＰＳＷは、プログラムがアクティブでない間、プログラム・カウンタ値を保持し、オペレーティング・システムが実行されている間、オペレーティング・システムの（ＰＳＷ内の）プログラム・カウンタが使用される。典型的には、プログラム・カウンタは、現行の命令のバイト数に等しい量だけインクリメントされる。ＲＩＳＣ（Reduced Instruction Set Computing、縮小命令セット・コンピューティング）命令は、典型的には固定長であり、ＣＩＳＣ（Complex Instruction Set Computing、複合命令セット・コンピューティング）命令は、典型的には可変長である。ＩＢＭ  ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの命令は、２バイト、４バイト、又は６バイトの長さを有するＣＩＳＣ命令である。例えば、コンテキスト・スイッチ操作又は分岐命令の分岐成立（Branch taken）操作により、プログラム・カウンタ３１１が変更される。コンテキスト・スイッチ操作において、現行のプログラム・カウンタ値は、実行されるプログラムについての他の状態情報（条件コードのような）と共にプログラム状況ワード（ＰＳＷ）に保存され、実行される新しいプログラム・モジュールの命令を指し示す新しいプログラム・カウンタ値がロードされる。分岐成立操作を行い、分岐命令の結果をプログラム・カウンタ３１１にロードすることによって、プログラムが判断を下すこと又はプログラム内でループすることを可能にする。
【００３４】
典型的には、プロセッサ１０６の代わりに命令をフェッチするために、命令フェッチ・ユニット３０５が用いられる。フェッチ・ユニットは、「次の順次命令（next sequential instruction）」、分岐成立命令のターゲット命令、又はコンテキスト・スイッチの後のプログラムの最初の命令のいずれかをフェッチする。今日の命令フェッチ・ユニットは、プリフェッチされた命令を使用することができる可能性に基づいて、命令を投機的にプリフェッチするプリフェッチ技術を用いることが多い。例えば、フェッチ・ユニットは、次の順次命令を含む１６バイトの命令と、付加的なバイトの更なる順次命令とをフェッチすることができる。
【００３５】
次いで、フェッチされた命令が、プロセッサ１０６によって実行される。一実施形態において、フェッチされた命令は、フェッチ・ユニットのディスパッチ・ユニット３０６に渡される。ディスパッチ・ユニット３０６は命令をデコードし、デコードされた命令についての情報を適切なユニット３０７、３０８、３１０に転送する。実行ユニット３０７は、典型的には、命令フェッチ・ユニット３０５からデコードされた算術命令についての情報を受け取り、命令のオペコードに従ってオペランドに関する算術演算を行う。オペランドは、好ましくは、メモリ１０５、アーキテクチャ化レジスタ３０９、又は実行される命令の即値フィールドのいずれかから、実行ユニット３０７に与えられる。実行の結果は、格納された場合には、メモリ１０５、レジスタ３０９、又は他のマシン・ハードウェア（制御レジスタ、ＰＳＷレジスタなどのような）内に格納される。
【００３６】
プロセッサ１０６は、典型的には、命令の機能を実行するための１つ又は複数の実行ユニット３０７、３０８、３１０を有する。図６を参照すると、実行ユニット３０７は、インターフェース論理４０７を介して、アーキテクチャ化された汎用レジスタ３０９、デコード／ディスパッチ・ユニット３０６、ロード・ストア・ユニット３１０、及び他のプロセッサ・ユニット４０１と通信することができる。実行ユニット３０７は、幾つかのレジスタ回路４０３、４０４、４０５を用いて、算術論理演算ユニット（ＡＬＵ）４０２が動作する情報を保持することができる。ＡＬＵは、加算（ａｄｄ）、減算（ｓｕｂｔｒａｃｔ）、乗算（ｍｕｌｔｉｐｌｙ）、及び除算（ｄｉｖｉｄｅ）などの算術演算、並びに、論理積（ａｎｄ）、論理和（ｏｒ）、及び排他的論理和（ｘｏｒ）、ローテート（ｒｏｔａｔｅ）及びシフト（ｓｈｉｆｔ）のような論理関数を実行する。ＡＬＵは、設計に依存する専用の演算をサポートすることが好ましい。他の回路は、例えば条件コード及びリカバリー・サポート論理を含む、他のアーキテクチャ化ファシリティ４０８を提供することができる。典型的には、ＡＬＵ演算の結果は、出力レジスタ回路４０６に保持され、この出力レジスタ回路４０６が、結果を種々の他の処理機能に転送することができる。多数のプロセッサ・ユニットの構成が存在し、本説明は、一実施形態の代表的な理解を与えることのみを意図している。
【００３７】
例えばＡＤＤ命令は、算術及び論理機能を有する実行ユニット３０７で実行され、一方、例えば浮動小数点命令は、特化された浮動小数点能力を有する浮動小数点実行部で実行される。実行ユニットは、オペランドに対してオペコードが定めた関数を行うことにより、命令が特定したオペランドに対して動作することが好ましい。例えば、ＡＤＤ命令は、命令のレジスタ・フィールドによって特定された２つのレジスタ３０９内に見出されるオペランドに対して、実行ユニット３０７により実行することができる。
【００３８】
実行ユニット３０７は、２つのオペランドに対して算術加算を実行し、結果を第３オペランドに格納し、ここで、第３オペランドは、第３のレジスタであってもよく又は２つのソース・レジスタのいずれかであってもよい。実行ユニットは、シフト、ローテート、論理積、論理和、及び排他的論理和のような種々の論理関数、並びに、加算、減算、乗算、除法のいずれかを含む、種々の代数関数を実行することができる算術論理演算ユニット（ＡＬＵ）４０２を使用することが好ましい。スカラー演算のために設計されたＡＬＵ４０２もあり、浮動小数点のために設計されたＡＬＵ４０２もある。データは、アーキテクチャに応じて、ビッグエンディアン（Big Endian）（最下位のバイトが最も高いバイト・アドレスである）、又はリトルエンディアン（Little Endian）（最下位のバイトが最も低いバイト・アドレスである）とすることができる。ＩＢＭ  ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅは、ビッグエンディアンである。符号付きフィールドは、アーキテクチャに応じて、符号及び大きさ、１の補数、又は２の補数とすることができる。２の補数における負の値又は正の値は、ＡＬＵ内で加法しか必要としないため、ＡＬＵが減算能力を設計する必要がないという点で、２の補数は有利である。数値は、通常、省略表現で記述され、１２ビット・フィールドは、４，０９６バイトブロックのアドレスを定め、通常、例えば４Ｋバイト（キロバイト）ブロックのように記述される。
【００３９】
図７を参照すると、分岐命令を実行するための分岐命令情報が、典型的には、分岐ユニット３０８に送られ、この分岐ユニット３０８は、多くの場合、分岐履歴テーブル４３２のような分岐予測アルゴリズムを用いて、他の条件付き演算が完了する前に分岐の結果を予測する。条件付き演算が完了する前に、現行の分岐命令のターゲットがフェッチされ、投機的に実行される。条件付き演算が完了すると、投機的に実行された分岐命令は、条件付き演算の条件及び投機された結果に基づいて、完了されるか又は破棄される。典型的な分岐命令は、条件コードを試験し、条件コードが分岐命令の分岐要件を満たす場合、ターゲット・アドレスに分岐することができ、ターゲット・アドレスは、例えば、命令のレジスタ・フィールド又は即値フィールド内に見出されるものを含む幾つかの数に基づいて計算することができる。分岐ユニット３０８は、複数の入力レジスタ回路４２７、４２８、４２９と、出力レジスタ回路４３０とを有するＡＬＵ４２６を用いることができる。分岐ユニット３０８は、例えば、汎用レジスタ３０９、デコード・ディスパッチ・ユニット３０６、又は他の回路４２５と通信することができる。
【００４０】
例えば、オペレーティング・システムによって開始されるコンテキスト・スイッチ、コンテキスト・スイッチを発生させるプログラム例外又はエラー、コンテキスト・スイッチを発生させるＩ／Ｏ割り込み信号、或いは、（マルチスレッド環境における）複数のプログラムのマルチスレッド活動を含む様々な理由により、命令のグループの実行に割り込みがかけられることがある。コンテキスト・スイッチ動作は、現在実行中のプログラムについての状態情報を保存し、次いで、起動される別のプログラムについての状態情報をロードすることが好ましい。状態情報は、例えば、ハードウェア・レジスタ又はメモリ内に保存することができる。状態情報は、実行される次の命令を指し示すプログラム・カウンタ値と、条件コードと、メモリ変換情報と、アーキテクチャ化されたレジスタの内容とを含むことが好ましい。コンテキスト・スイッチの活動は、ハードウェア回路、アプリケーション・プログラム、オペレーティング・システム・プログラム、又はファームウェア・コード（マイクロ・コード、ピコ・コード、又はライセンス内部コード（ＬＩＣ））単独で又はその組み合わせで実施することができる。
【００４１】
プロセッサは、命令により定義された方法に従ってオペランドにアクセスする。命令は、命令の一部の値を用いて即値オペランドを与えることができ、汎用レジスタ又は専用レジスタ（例えば、浮動小数点レジスタ）のいずれかを明示的に指し示す１つ又は複数のレジスタ・フィールドを与えることができる。命令は、オペコード・フィールドによって、オペランドとして識別されるインプライド・レジスタ（implied register）を用いることができる。命令は、オペランドのためのメモリ位置を用いることができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの長変位ファシリティ（long displacement facility）により例示されるように、オペランドのメモリ位置を、レジスタ、即値フィールド、又はレジスタと即値フィールドの組み合わせによって与えることができ、命令は、基底レジスタ、指標レジスタ、及び即値フィールド（変位フィールド）を定め、これらが、例えば互いに加算されてメモリ内のオペランドのアドレスをもたらす。ここでの位置（location）は、典型的には、特に断りのない限り、メイン・メモリ（主ストレージ）内の記憶位置を意味する。
【００４２】
図８を参照すると、プロセッサは、ロード／ストア・ユニット３１０を用いて、ストレージにアクセスする。ロード／ストア・ユニット３１０は、メモリ３０３内のターゲット・オペランドのアドレスを取得し、オペランドをレジスタ３０９又は別のメモリ３０３の記憶位置にロードすることによってロード操作を行うことができ、或いは、メモリ３０３内のターゲット・オペランドのアドレスを取得し、レジスタ３０９又は別のメモリ３０３の記憶位置から取得したデータをメモリ３０３内のターゲット・オペランドの記憶位置に格納することによって、ストア操作を行うことができる。ロード／ストア・ユニット３１０は、投機的なものであってもよく、命令シーケンスに対してアウト・オブ・オーダー式の順序でメモリにアクセスすることができるが、プログラムに対して、命令がイン・オーダー式に実行されたという外観を維持する必要がある。ロード／ストア・ユニット３１０は、汎用レジスタ３０９、デコード／ディスパッチ・ユニット３０６、キャッシュ／メモリ・インターフェース３０３、又は他の要素４５５と通信することができ、ストレージ・アドレスを計算し、かつ、パイプライン処理を順に行って操作をイン・オーダー式に保持するための、種々のレジスタ回路、ＡＬＵ４５８、及び制御論理４６３を含む。一部の動作は、アウト・オブ・オーダー式とすることができるが、ロード／ストア・ユニットは、アウト・オブ・オーダー式動作が、プログラムに対して、当技術分野において周知のようなイン・オーダー式に実行されたように見えるようにする機能を提供する。
【００４３】
好ましくは、アプリケーション・プログラムが「見ている」アドレスは、仮想アドレスと呼ばれることが多い。仮想アドレスは、「論理アドレス」及び「実効アドレス（effective address）」と呼ばれることもある。これらの仮想アドレスは、これらに限られるものではないが、単に仮想アドレスをオフセット値にプリフィックス付加すること、１つ又は複数の変換テーブルを介して仮想アドレスを変換することを含む、種々の動的アドレス変換（ＤＡＴ）３１２技術の１つによって、物理的メモリ位置にリダイレクトされるという点で仮想のものであり、変換テーブルは、少なくともセグメント・テーブル及びページ・テーブルを単独で又は組み合わせて含むことが好ましく、セグメント・テーブルは、ページ・テーブルを指し示すエントリを有することが好ましい。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅでは、領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、及び随意的なページ・テーブルを含む、変換の階層が提供される。アドレス変換の性能は、仮想アドレスを関連した物理的メモリ位置にマッピングするエントリを含む変換ルックアサイド・バッファ（ＴＬＢ）を用いることにより改善されることが多い。ＤＡＴ３１２が変換テーブルを用いて仮想アドレスを変換したときに、エントリが作成される。次いで、後に仮想アドレスを用いることで、低速の順次変換テーブル・アクセスではなく、高速のＴＬＢのエントリを用いることが可能になる。ＴＬＢの内容は、ＬＲＵ（Least Recently Used）を含む種々の置換アルゴリズムによって管理することができる。
【００４４】
プロセッサがマルチプロセッサ・システムのプロセッサである場合には、各プロセッサは、コヒーレンシのために、Ｉ／Ｏ、キャッシュ、ＴＬＢ、及びメモリといった共有リソースをインターロック状態に保持する責任を負う。キャッシュ・コヒーレンシを保持する際に、一般的には「スヌープ」技術が用いられる。スヌープ環境においては、共有を容易にするために、各キャッシュ・ラインを、共有状態、排他的状態、変更状態、無効状態等のいずれか１つの状態にあるものとしてマーク付けすることができる。
【００４５】
Ｉ／Ｏユニット３０４は、プロセッサに、例えば、テープ、ディスク、プリンタ、ディスプレイ、及びネットワークを含む周辺機器に取り付けるための手段を与える。Ｉ／Ｏユニットは、ソフトウェア・ドライバによってコンピュータ・プログラムに提示されることが多い。ＩＢＭによるｚ／Ｓｅｒｉｅｓのようなメインフレームにおいては、チャネル・アダプタ及びオープン・システム・アダプタが、オペレーティング・システムと周辺機器との間に通信をもたらすメインフレームのＩ／Ｏユニットである。
【００４６】
非特許文献１からの以下の記述は、コンピュータ・システムのアーキテクチャ上の観点を記載する。：
【００４７】
ストレージ：
コンピュータ・システムは、主ストレージ内の情報、並びに、アドレッシング、保護、参照、及び変更の記録を含む。アドレッシングの幾つかの態様は、アドレスの形式、アドレス空間の概念、種々のタイプのアドレス、及び１つのタイプのアドレスを別のタイプのアドレスに変換する方法を含む。主ストレージの一部は、永続的に割り当てられた記憶位置を含む。主ストレージは、システムに、データの直接アドレス指定可能な高速アクセス・ストレージを与える。データ及びプログラムを処理できるようになる前に、（入力装置から）データ及びプログラムの両方を主ストレージにロードしなければならない。
【００４８】
主ストレージは、キャッシュと呼ばれることもある、１つ又は複数のより小さくより高速アクセスのバッファ・ストレージを含むことができる。キャッシュは、典型的には、ＣＰＵ又はＩ／Ｏプロセッサと物理的に関連付けられる。物理的構成及び別個のストレージ媒体を使用することの影響は、性能に対するものを除き、通常、プログラムにより観察することはできない。
【００４９】
命令及びデータ・オペランドについて、別個のキャッシュを保持することができる。キャッシュ内の情報は、キャッシュ・ブロック又はキャッシュ・ライン（又は短縮してライン）と呼ばれる、整数境界（integral boundary）上にある連続したバイト内に保持される。モデルは、キャッシュ・ラインのサイズをバイトで返す、ＥＸＴＲＡＣＴ  ＣＡＣＨＥ  ＡＴＴＲＩＢＵＴＥ命令を提供することができる。モデルはまた、データ又は命令キャッシュへのストレージのプリフェッチ、或いは、キャッシュからのデータの解放に影響を与える、ＰＲＥＦＥＴＣＨ  ＤＡＴＡ及びＰＲＥＦＥＴＣＨ  ＤＡＴＡ  ＲＥＬＡＴＩＶＥ  ＬＯＮＧ命令を提供することができる。
【００５０】
ストレージは、長い水平方向のビットの文字列と考えられる。大部分の操作において、ストレージへのアクセスは、左から右への順序で進む。ビットの文字列は、８ビット単位で分割される。８ビットの単位は１バイトと呼ばれ、全ての情報の形式の基本的な構成要素（building block）である。ストレージ内の各々のバイト位置は、負でない一意の整数により識別され、この整数がそのバイト位置のアドレスであり、即ち、簡単にバイト・アドレスである。隣接するバイト位置は、連続するアドレスを有し、左の０で始まり、左から右への順序で進む。アドレスは、符号なしの２進整数であり、２４ビット、３１ビット、又は６４ビットである
【００５１】
情報は、ストレージとＣＰＵ又はチャネル・サブシステムとの間で、一度に１バイトずつ、又は１バイト・グループずつ伝送される。特に断りのない限り、ストレージ内のバイト・グループは、グループの左端のバイトによりアドレス指定される。グループ内のバイト数は、実行される操作により暗黙に決定されるか、又は明示的に指定される。ＣＰＵ操作に使用される場合、バイト・グループはフィールドと呼ばれる。バイト・グループの中の各々において、ビットは、左から右の順序で番号が付けられる。左端のビットは「上位（high-order）」ビットと呼ばれることがあり、右端ビットは「下位（low-order）」ビットと呼ばれることがある。しかしながら、ビット数は、ストレージ・アドレスではない。バイトだけを、アドレス指定することができる。ストレージ内の１つのバイトを形成する個々のビットに対して操作を行うためには、そのバイト全体にアクセスする必要がある。１バイトの中のビットには、左から右に０から７までの番号が付けられる。１つのアドレスの中のビットには、２４ビット・アドレスの場合は８−３１又は４０−６３の番号を付けることができ、或いは、３１ビット・アドレスの場合は１−３１又は３３−６３の番号を付けることができ、６４ビット・アドレスの場合は０−６３の番号が付けられる。複数バイトから成る他のいずれかの固定長形式の中では、その形式を構成するビットには、０から始まる連続番号が付けられる。エラー検出のため及び好ましくは訂正のために、各バイト又はバイト・グループと共に、１つ又は複数の検査ビットが伝送されることがある。このような検査ビットは、マシンにより自動的に生成されるものであり、プログラムが直接制御することはできない。記憶容量は、バイト数で表わされる。ストレージ・オペランド・フィールドの長さが命令のオペレーション・コードで暗黙的に指定される場合、そのフィールドは固定長を有すると言われ、固定長は、１バイト、２バイト、４バイト、８バイト、又は１６バイトとすることができる。一部の命令では、より長いフィールドが暗黙的に指定されることもある。ストレージ・オペランド・フィールドの長さが暗黙的に指定されず明示的に記述される場合は、そのフィールドは可変長を有すると言われる。可変長オペランドは、１バイトのインクリメントにより変化し得る。情報がストレージ内に置かれるとき、ストレージへの物理パスの幅が格納されるフィールドの長さを上回り得るが、指定されたフィールド内に含まれるバイト位置の内容のみが置き換えられる。
【００５２】
特定の情報単位は、ストレージ内の整数境界上になければならない。そのストレージ・アドレスがバイトでの単位での長さの倍数であるとき、境界は、情報単位に関して整数のものであると言われる。整数境界上にある２バイト、４バイト、８バイト、及び１６バイトのフィールドには、特別な名称が与えられる。ハーフワード（halfword）は、２バイト境界上にある２個の連続したバイトのグループであり、これは、命令の基本的な構成要素である。ワード（word）は、４バイト境界上にある４個の連続したバイトのグループである。ダブルワード（doubleword）は、８バイト境界上にある８個の連続したバイトのグループである。クワドワード（quadword）は、１６バイト境界上にある１６個の連続したバイトのグループである。ストレージ・アドレスが、ハーフワード、ワード、ダブルワード、及びクワドワードを示す場合、そのアドレスの２進表現は、それぞれ、右端の１個、２個、３個、又は４個のビットが０になる。命令は、２バイトの整数境界上になければならない。大部分の命令のストレージ・オペランドは、境界合わせ（boundary alignment）要件をもたない。
【００５３】
命令及びデータ・オペランドに対して別個のキャッシュを実装するモデルにおいては、ストアが、後にフェッチされる命令を変更するかどうかに関係なく、後に命令をフェッチするキャッシュ・ライン内にプログラムが格納する場合には、著しい遅延が生じることがある。
【００５４】
命令：
典型的には、ＣＰＵの動作は、ストレージ内の命令により制御され、これらの命令は、ストレージ・アドレスの昇順に従って左から右へ一度に１つずつ順に実行される。この順次操作は、分岐、ＬＯＡＤ  ＰＳＷ、割り込み、ＳＩＧＮＡＬ  ＰＲＯＣＥＳＳＯＲの指令、又は手作業の介入によって変更され得る。
【００５５】
命令は、２つの主要部分：即ち、
・実行される動作を指定するオペレーション・コード（オペコード）
・随意的に、関与するオペランドの指定、
を含むことが好ましい。
【００５６】
ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの命令形式が、図９−図１４に示される。命令は、単にオペコード５０１を提供することができ、或いは、オペコードと、即値オペランド又はレジスタ若しくはメモリ内のオペランドを探し出すためのレジスタ指定子を含む種々のフィールドとを提供することもできる。オペコードは、１つ又は複数の特定の汎用レジスタ（ＧＰＲ）のような暗黙的リソース（オペランド等）が使用されることをハードウェアに指示することができる。オペランドは、３つのクラス、即ち、レジスタ内に入れられるオペランド、即値オペランド、及びストレージ内のオペランドにグループ化することができる。オペランドは、明示的に指定される場合又は暗黙的に指定される場合がある。レジスタ・オペランドは、汎用レジスタ、浮動小数点レジスタ、アクセス・レジスタ、又は制御レジスタ内に含めることができ、レジスタのタイプは、オペコードにより識別される。オペランドを含むレジスタは、命令の中のＲフィールドと呼ばれる４ビット・フィールド内のレジスタを識別することによって指定される。命令によっては、オペランドは、暗黙的に指定されたレジスタに含められ、このレジスタは、オペコードにより暗黙的に指定される。即値オペランドは、命令の中に含まれるものであり、即値オペランドを含む８ビット、１６ビット、又は３２ビットのフィールドを、Ｉフィールドと呼ぶ。ストレージ内のオペランドの長さは、暗黙的に指定されるか、ビット・マスクによって指定されるか、命令内のＬフィールドと呼ばれる４ビット又は８ビットの長さ指定により指定されるか、又は汎用レジスタの内容により指定され得る。ストレージ内のオペランドのアドレスは、汎用レジスタの内容をアドレスの一部として使用する形式により指定される。これにより、以下の：
１．簡略表記法を使用して完全なアドレスを指定する、
２．汎用レジスタをオペランドとして用いる命令を使用して、アドレス操作を行う、
３．命令ストリームを変更することなく、プログラム手段によりアドレスを変更する、
４．他のプログラムから受け取ったアドレスを直接使用して、データ域の記憶位置に関係なく操作を行う、
ことが可能になる。
【００５７】
ストレージを参照するために使用されるアドレスは、命令のＲフィールドが指すレジスタに含まれているか、又は、それぞれ、命令の中でＢフィールド、Ｘフィールド、及びＤフィールドにより指定されている基底アドレス、指標、及び変位から計算される。ＣＰＵがアクセス・レジスタ・モードにあるとき、Ｂフィールド又はＲフィールドは、アドレスを指定するために使用されるのに加えて、アクセス・レジスタを指定することもできる。命令の実行を記述するために、オペランドは、第１オペランド及び第２オペランド、そして場合によっては第３オペランド及び第４オペランドとして指定されることが好ましい。一般に、１つの命令の実行には２つのオペランドが関与し、実行結果は第１オペランドと置き換わる。
【００５８】
命令の長さは、１個、２個、又は３個のハーフワードとし、ストレージ内でハーフワード境界上に配置する必要がある。命令形式を示す図９−図１４を参照すると、各々の命令は、２５個の基本形式：即ち、Ｅ５０１、Ｉ５０２、ＲＩ５０３、５０４、ＲＩＥ５０５、５５１、５５２、５５３、５５４、ＲＩＬ５０６、５０７、ＲＩＳ５５５、ＲＲ５１０、ＲＲＥ５１１、ＲＲＦ５１２、５１３、５１４、ＲＲＳ、ＲＳ５１６、５１７、ＲＳＩ５２０、ＲＳＬ５２１、ＲＳＹ５２２、５２３、ＲＸ５２４、ＲＸＥ５２５、ＲＸＦ５２６、ＲＸＹ５２７、Ｓ５３０、ＳＩ５３１、ＳＩＬ５５６、ＳＩＹ５３２、ＳＳ５３３、５３４、５３５、５３６、５３７、ＳＳＥ５４１、及びＳＳＦ５４２のいずれかの形をとり、ＲＲＦには３つ、ＲＩ、ＲＩＬ、ＲＳ及びＲＳＹには２つ、ＲＩＥ及びＳＳには５つの変形がある。
【００５９】
形式の名前は、大まかに言うと、その操作に関与するオペランドのクラス、及びフィールドについての何らかの詳細を示す。即ち：
・ＲＩＳは、レジスタ対即値操作及びストレージ操作を示す。
・ＲＲＳは、レジスタ間操作及びストレージ操作を示す。
・ＳＩＬは、１６ビットの即値フィールドを有するストレージ対即値操作を示す。
【００６０】
Ｉ、ＲＲ、ＲＳ、ＲＳＩ、ＲＸ、ＳＩ、及びＳＳ形式では、命令の最初の１バイトが、オペコードを含む。Ｅ、ＲＲＥ、ＲＲＦ、Ｓ、ＳＩＬ、及びＳＳＥ形式では、Ｓ形式の一部の形式では最初の１バイト内にオペコードがあることを除いては、命令の最初の２バイトがオペコードを含む。ＲＩ及びＲＩＬ形式では、命令の最初の１バイト及びビット位置１２−１５内にオペコードがある。ＲＩＥ、ＲＩＳ、ＲＲＳ、ＲＳＬ、ＲＳＹ、ＲＸＥ、ＲＸＦ、ＲＸＹ、及びＳＩＹ形式では、命令の最初の１バイト及び第６バイト内にオペコードがある。オペコードの最初又は唯一のバイトの最初の２ビットは、以下のように、命令の長さと形式を指定する。
【００６１】
ＲＲ、ＲＲＥ、ＲＲＦ、ＲＲＲ、ＲＸ、ＲＸＥ、ＲＸＦ、ＲＸＹ、ＲＳ、ＲＳＹ、ＲＳＩ、ＲＩ、ＲＩＥ、及びＲＩＬ形式では、Ｒ１フィールドが示すレジスタの内容が、第１オペランドと呼ばれる。第１オペランドを含むレジスタは、「第１オペランド位置」と呼ばれ、「レジスタＲ１」と呼ばれることもある。ＲＲ、ＲＲＥ、ＲＲＦ、及びＲＲＲ形式では、Ｒ２フィールドは、第２オペランドを含むレジスタを示し、かつ、Ｒ１と同じレジスタを示すこともある。ＲＲＦ、ＲＸＦ、ＲＳ、ＲＳＹ、ＲＳＩ、及びＲＩＥ形式では、Ｒ３フィールドが使用されるかどうかは、命令によって決まる。ＲＳ及びＲＳＹ形式では、Ｒ３フィールドは、代わりに、マスクを指定するＭ３フィールドである場合もある。Ｒフィールドは、一般命令では汎用レジスタ又はアクセス・レジスタを指し、制御命令では汎用レジスタを指し、浮動小数点命令では浮動小数点レジスタ又は汎用レジスタを指す。汎用レジスタ及び制御レジスタについては、レジスタ・オペランドは、命令に応じて、６４ビット・レジスタのビット位置３２−６３にあるか、又はレジスタ全体を占める。
【００６２】
Ｉ形式では、８ビットの即値データ・フィールド、即ち命令のＩフィールドの内容が、直接オペランドとして使用される。ＳＩ形式では、８ビットの即値データ・フィールド、即ち命令のＩ２フィールドの内容が、直接第２オペランドとして使用される。Ｂ１フィールド及びＤ１フィールドが、第１オペランドを指定し、その長さは１バイトである。ＳＩＹ形式では、Ｄ１フィールドの代わりにＤＨ１フィールド及びＤＬ１フィールドが用いられることを除いて、操作は同じである。命令ＡＤＤ  ＨＡＬＦＷＯＲＤ  ＩＭＭＥＤＩＡＴＥ、ＣＯＭＰＡＲＥ  ＨＡＬＦＷＯＲＤ  ＩＭＭＥＤＩＡＴＥ、ＬＯＡＤ  ＨＡＬＦＷＯＲＤ  ＩＭＭＥＤＩＡＴＥ、及びＭＵＬＴＩＰＬＹ  ＨＡＬＦＷＯＲＤ  ＩＭＭＥＤＩＡＴＥのＲＩ形式では、命令の１６ビットのＩ２フィールドの内容が、直接符号付き２進整数として使用され、Ｒ１フィールドは第１オペランドを指定し、その長さは、命令に応じて、３２ビット又は６４ビットである。命令ＴＥＳＴ  ＵＮＤＥＲ  ＭＡＳＫ（ＴＭＨＨ、ＴＭＨＬ、ＴＭＬＨ、ＴＭＬＬ）については、Ｉ２フィールドの内容はマスクとして使用され、Ｒ１フィールドは、第１オペランドを指定し、その長さは６４ビットである。
【００６３】
命令ＩＮＳＥＲＴ  ＩＭＭＥＤＩＡＴＥ、ＡＮＤ  ＩＭＭＥＤＩＡＴＥ、ＯＲ  ＩＭＭＥＤＩＡＴＥ、及びＬＯＡＤ  ＬＯＧＩＣＡＬ  ＩＭＭＥＤＩＡＴＥについては、Ｉ２フィールドの内容が、符号なし２進整数又は論理値として用いられ、Ｒ１フィールドは、第１オペランドを指定し、その長さは６４ビットである。ＲＩ及びＲＳＩ形式の相対・分岐命令の場合は、１６ビットのＩ２フィールドの内容が、ハーフワードの数を示す符号付き２進整数として使用される。この数値を分岐命令のアドレスに加えたものが、分岐アドレスを示す。ＲＩＬ形式の相対・分岐命令の場合、Ｉ２フィールドは３２ビットであり、同じように使用される。
【００６４】
ＲＩ及びＲＳＩ形式の相対・分岐命令の場合は、１６ビットのＩ２フィールドの内容が、ハーフワードの数を示す符号付き２進整数として使用される。この数値を分岐命令のアドレスに加えたものが、分岐アドレスを示す。ＲＩＬ形式の相対・分岐命令の場合、Ｉ２フィールドは３２ビットであり、同じように使用される。ＲＩＥ形式の命令ＣＯＭＰＡＲＥ  ＩＭＭＥＤＩＡＴＥ  ＡＮＤ  ＢＲＡＮＣＨ  ＲＥＬＡＴＩＶＥ及びＣＯＭＰＡＲＥ  ＬＯＧＩＣＡＬ  ＩＭＭＥＤＩＡＴＥ  ＡＮＤ  ＢＲＡＮＣＨ  ＲＥＬＡＴＩＶＥの場合は、８ビットのＩ２フィールドの内容が、直接第２オペランドとして使用される。ＲＩＥ形式の命令ＣＯＭＰＡＲＥ  ＩＭＭＥＤＩＡＴＥ  ＡＮＤ  ＢＲＡＮＣＨ、ＣＯＭＰＡＲＥ  ＩＭＭＥＤＩＡＴＥ  ＡＮＤ  ＴＲＡＰ、ＣＯＭＰＡＲＥ  ＬＯＧＩＣＡＬ  ＩＭＭＥＤＩＡＴＥ  ＡＮＤ  ＢＲＡＮＣＨ、及びＣＯＭＰＡＲＥ  ＬＯＧＩＣＡＬ  ＩＭＭＥＤＩＡＴＥ  ＡＮＤ  ＴＲＡＰの場合は、１６ビットのＩ２フィールドの内容が、直接第２オペランドとして用いられる。ＲＩＥ形式の命令ＣＯＭＰＡＲＥ  ＡＮＤ  ＢＲＡＮＣＨ  ＲＥＬＡＴＩＶＥ、ＣＯＭＰＡＲＥ  ＩＭＭＥＤＩＡＴＥ  ＡＮＤ  ＢＲＡＮＣＨ  ＲＥＬＡＴＩＶＥ、ＣＯＭＰＡＲＥ  ＬＯＧＩＣＡＬ  ＡＮＤ  ＢＲＡＮＣＨ  ＲＥＬＡＴＩＶＥ、及びＣＯＭＰＡＲＥ  ＬＯＧＩＣＡＬ  ＩＭＭＥＤＩＡＴＥ  ＡＮＤ  ＢＲＡＮＣＨ  ＲＥＬＡＴＩＶＥの場合は、１６ビットのＩ４フィールドの内容が、ハーフワードの数を示す符号付き２進整数として使用され、これが命令のアドレスに加算されて分岐アドレスを形成する。
【００６５】
ＲＩＬ形式の命令ＡＤＤ  ＩＭＭＥＤＩＡＴＥ、ＡＤＤ  ＬＯＧＩＣＡＬ  ＩＭＭＥＤＩＡＴＥ、ＡＤＤ  ＬＯＧＩＣＡＬ  ＷＩＴＨ  ＳＩＧＮＥＤ  ＩＭＭＥＤＩＡＴＥ、ＣＯＭＰＡＲＥ  ＩＭＭＥＤＩＡＴＥ、ＣＯＭＰＡＲＥ  ＬＯＧＩＣＡＬ  ＩＭＭＥＤＩＡＴＥ、ＬＯＡＤ  ＩＭＭＥＤＩＡＴＥ、及びＭＵＬＴＩＰＬＹ  ＳＩＮＧＬＥ  ＩＭＭＥＤＩＡＴＥの場合は、３２ビットのＩ２フィールドの内容が、直接第２オペランドとして用いられる。
【００６６】
ＲＩＳ形式の命令の場合は、８ビットのＩ２フィールドの内容が、直接第２オペランドとして使用される。ＳＩＬ形式では、１６ビットのＩ２フィールドの内容が、直接第２オペランドとして使用される。以下に説明されるように、Ｂ１及びＤ１フィールドが、第１オペランドを指定する。
【００６７】
ＲＳＬ、ＳＩ、ＳＩＬ、ＳＳＥ、及び殆どのＳＳ形式では、Ｂ１フィールドが示す汎用レジスタの内容がＤ１フィールドの内容に加えられ、第１オペランド・アドレスを形成する。ＲＳ、ＲＳＹ、Ｓ、ＳＩＹ、ＳＳ、及びＳＳＥ形式では、Ｂ２フィールドが示す汎用レジスタの内容がＤ２フィールド又はＤＨ２及びＤＬ２フィールドの内容に加えられ、第２オペランド・アドレスを形成する。ＲＸ、ＲＸＥ、ＲＸＦ、及びＲＸＹ形式では、Ｘ２及びＢ２フィールドが示す汎用レジスタの内容がＤ２フィールド又はＤＨ２及びＤＬ２フィールドの内容に加えられ、第２オペランド・アドレスを形成する。ＲＩＳ及びＲＲＳ形式並びに１つのＳＳ形式では、Ｂ４フィールドが示す汎用レジスタの内容がＤ４フィールドの内容に加えられ、第４オペランド・アドレスを形成する。
【００６８】
８ビットの長さのフィールドを１つだけ有するＳＳ形式では、命令ＡＮＤ（ＮＣ）、ＥＸＣＬＵＳＩＶＥ  ＯＲ（ＸＣ）、ＭＯＶＥ（ＭＶＣ）、ＭＯＶＥ  ＮＵＭＥＲＩＣＳ、ＭＯＶＥ  ＺＯＮＥＳ、及びＯＲ（ＯＣ）において、Ｌは、第１オペランド・アドレスが示すバイトの右側に追加するオペランド・バイトの数を指定する。従って、第１オペランドのバイト長は、Ｌの長さコード０−２５５に対応して、１−２５６になる。格納結果は、第１オペランドと置き換わり、アドレスと長さで指定されるフィールドの外部に格納されることは決してない。この形式では、第２オペランドは、第１オペランドと同じ長さを有する。ＥＤＩＴ、ＥＤＩＴ  ＡＮＤ  ＭＡＲＫ、ＰＡＣＫ  ＡＳＣＩＩ、ＰＡＣＫ  ＵＮＩＣＯＤＥ、ＴＲＡＮＳＬＡＴＥ、ＴＲＡＮＳＬＡＴＥ  ＡＮＤ  ＴＥＳＴ、ＵＮＰＡＣＫ  ＡＳＣＩＩ、及びＵＮＰＡＣＫ  ＵＮＩＣＯＤＥに適用される、前述の定義の変形がある。
【００６９】
２つの長さフィールドを有するＳＳ形式及びＲＳＬ形式では、Ｌ１は、第１オペランド・アドレスが示すバイトの右側に追加するオペランド・バイトの数を指定する。従って、第１オペランドのバイト長は、Ｌ１の長さコード０−１５に対応して、１−１６になる。同様に、Ｌ２は、第２オペランド・アドレスが示す記憶位置の右側に追加するオペランド・バイトの数を指定する。結果は第１オペランドと置き換わり、アドレスと長さで指定されるフィールドの外部に格納されることは決してない。第１オペランドが第２オペランドより長い場合は、第２オペランドは、第１オペランドの長さに等しくなるまで左方向に拡張され、その拡張部分には０が入る。この拡張によって、ストレージ内の第２オペランドが変更されることはない。ＭＯＶＥ  ＴＯ  ＰＲＩＭＡＲＹ、ＭＯＶＥ  ＴＯ  ＳＥＣＯＮＤＡＲＹ、及びＭＯＶＥ  ＷＩＴＨ  ＫＥＹ命令により使用される、２つのＲフィールドを有するＳＳ形式では、Ｒ１フィールドが示す汎用レジスタの内容は、３２ビットの符号なしの値であり、これは真の長さと呼ばれる。オペランドの長さは、どちらも、有効長と呼ばれる長さである。有効長は、真の長さ又は２５６の、どちらか小さい方の長さである。命令では、条件コードを設定し、真の長さで指定された総バイト数を移動するためのループをプログラミングしやすくする。ＬＯＡＤ  ＭＵＬＴＩＰＬＥ  ＤＩＳＪＯＩＮＴ命令についての様々なレジスタ及び２つのストレージ・オペランドを指定するため、及び、ＰＥＲＦＯＲＭ  ＬＯＣＫＥＤ  ＯＰＥＲＡＴＩＯＮ命令についての１つ又は２つのレジスタ及び１つ又は２つのストレージ・オペランドを指定するためにも、２つのＲフィールドを有するＳＳ形式が使用される。
【００７０】
Ｂ１、Ｂ２、Ｘ２、又はＢ４フィールドのいずれかが０である場合は、それに対応するアドレス・コンポーネントが存在しないことを示す。存在しないコンポーネントについては、汎用レジスタ０の内容に関係なく、中間合計値を形成する際に０が使用される。変位が０であるということに、特別な意味はない。
【００７１】
現行ＰＳＷのビット３１及び３２は、アドレッシング・モード・ビットである。ビット３１は拡張アドレッシング・モード・ビットであり、ビット３２は基本アドレッシング・モード・ビットである。これらのビットは、アドレス生成により生成される実効アドレスのサイズを制御する。現行ＰＳＷのビット３１及び３２が両方とも０のときは、ＣＰＵは２４ビット・アドレッシング・モードになっており、２４ビットの命令実効アドレス及びオペランド実効アドレスが生成される。現行ＰＳＷのビット３１が０であり、ビット３２が１のときは、ＣＰＵは３１ビット・アドレッシング・モードになっており、３１ビットの命令実効アドレス及びオペランド実効アドレスが生成される。現行ＰＳＷのビット３１及び３２が両方とも１のときは、ＣＰＵは６４ビット・アドレッシング・モードになっており、６４ビットの命令実効アドレス及びオペランド実効アドレスが生成される。ＣＰＵが命令を実行するときには、命令及びオペランドのアドレスの生成が必要とされる。
【００７２】
現行ＰＳＷが示す記憶位置から命令がフェッチされると、命令アドレスがその命令に含まれるバイト数だけ増加され、命令が実行される。次いで、次の順番の命令をフェッチするために新しい命令のアドレス値を使用して、同じステップが繰り返される。２４ビット・アドレッシング・モードでは、命令アドレスは循環し、命令アドレス２２４−２の位置のハーフワードの次には、命令アドレス０の位置のハーフワードが続く。従って、２４ビット・アドレッシング・モードでは、命令アドレスの更新の結果としてＰＳＷビット位置１０４からの繰り上がりが生じる場合、その繰り上がりは失われる。３１ビット又は６４ビットのアドレッシング・モードでは、命令アドレスは同様に循環し、それぞれ、命令アドレス２３１−２の位置又は２６４−２の位置にあるハーフワードの次には、命令アドレス０の位置にあるハーフワードが続く。それぞれＰＳＷビット位置９７又は６４からの繰り上がりは失われる。
【００７３】
ストレージを参照するオペランド・アドレスは、中間値から導き出され、中間値は、命令のＲフィールドで指定されているレジスタに含まれるか、又は、基底アドレス、指標、及び変位の３つの２進数の和として求められる。基底アドレス（Ｂ）は、命令内のＢフィールドと呼ばれる４ビット・フィールドにプログラムで指定された汎用レジスタに含まれている、６４ビットの数値である。基底アドレスは、各々のプログラム及びデータ域を個別にアドレス指定するための手段として使用することができる。基底アドレスは、配列型の計算では配列の位置を示し、レコード型の処理ではレコードを識別することができる。基底アドレスを使用して、ストレージ全体のアドレス指定が行われる。基底アドレスはまた、指標付けにも使用できる。
【００７４】
指標（Ｘ）は、命令内のＸフィールドと呼ばれる４ビット・フィールドにプログラムで指定された汎用レジスタに含まれている、６４ビットの数値である。指標は、ＲＸ、ＲＸＥ、及びＲＸＹ形式の命令により指定されたアドレスの中にのみ含まれている。ＲＸ−、ＲＸＥ−、ＲＸＦ−、及びＲＸＹ−形式の命令では、二重の指標付けが可能である、即ち、指標を使用して、配列の中の要素のアドレスを与えることができる。
【００７５】
変位（Ｄ）は、命令内のＤフィールドと呼ばれるフィールドに含まれている、１２ビット又は２０ビットの数値である。１２ビット変位は符号なしであり、基底アドレスが指定する記憶位置を超えた最大４，０９５バイトまでの相対アドレッシングを提供する。２０ビットの変位は符号付きであり、基底アドレスの位置を超えた最大５２４，２８７バイトまで、又はその前の最大５２４，２８８バイトまでの相対アドレス指定を提供する。配列型の計算では、変位を使用して、１つの要素と関連した多数の項目のうちの１つを指定することができる。レコードの処理では、変位を使用して、レコード内の項目を識別することができる。１２ビットの変位は、特定の形式の命令のビット位置２０−３１にある。幾つかの形式の命令では、第２の１２ビットの変位も命令のビット位置３６−４７にある。
【００７６】
２０ビットの変位は、ＲＳＹ、ＲＸＹ、又はＳＩＹ形式の命令の中だけにある。これらの命令において、Ｄフィールドは、ビット位置２０−３１のＤＬ（低）フィールドと、ビット位置３２−３９のＤＨ（高）フィールドとから成る。長変位ファシリティがインストールされた場合、変位の数値は、ＤＬフィールドの内容の左にＤＨフィールドの内容を追加することにより形成される。長変位ファシリティがインストールされていない場合、変位の数値は、ＤＬフィールドの内容の左に８つの０ビットを追加することにより形成され、ＤＨフィールドの内容は無視される。
【００７７】
中間合計値を形成する際、基底アドレス及び指標は、６４ビットの２進整数として扱われる。１２ビットの変位は、１２ビットの符号なし２進整数として扱われ、左側に５２個の０ビットが追加される。２０ビットの変位は、２０ビットの符号付き２進整数として扱われ、左側に符号ビットと等しいビットが４４個追加される。この３つは、６４ビット２進整数として加算され、オーバーフローは無視される。合計値は常に６４ビットの長さであり、生成アドレスを形成するための中間値として用いられる。中間値のビットには、０−６３の番号が付けられる。Ｂ１、Ｂ２、Ｘ２、又はＢ４フィールドのいずれかが０である場合、それに対応するアドレス・コンポーネントが存在しないことを示す。存在しないコンポーネントについては、汎用レジスタ０の内容に関係なく、中間合計値を形成する際に０が使用される。変位が０であるということに、特別な意味はない。
【００７８】
Ｒフィールドが示す汎用レジスタの内容を使用してストレージ内のオペランドをアドレス指定することが命令の説明により指定されている場合は、そのレジスタの内容が６４ビットの中間値として使用される。
【００７９】
１つの命令で、アドレス計算及びオペランド位置の両方に同じ汎用レジスタを指定することができる。アドレス計算は、もしあれば、操作によりレジスタが変更される前に完了する。個々の命令定義の中で特に断りがない限り、生成されるオペランド・アドレスは、ストレージ内でのオペランドの左端のバイトを指す。
【００８０】
生成されるオペランド・アドレスは常に６４ビットの長さであり、ビットには０−６３の番号が付けられている。生成アドレスが中間値から取得される方法は、現行のアドレッシング・モードによって決まる。２４ビット・アドレッシング・モードでは、中間値のビット０−３９は無視され、生成アドレスのビット０−３９は、０に強制的に設定され、中間値のビット４０−６３が、生成アドレスのビット４０−６３になる。３１ビット・アドレッシング・モードでは、中間値のビット０−３２は無視され、生成アドレスのビット０−３２は０に強制的に設定され、中間値のビット３３−６３が、生成アドレスのビット３３−６３になる。６４ビット・アドレッシング・モードでは、中間値のビット０−６３が、生成アドレスのビット０−６３になる。指標レジスタ及び基底アドレス・レジスタの中では、負の値を使用することができる。３１ビット・アドレッシング・モードでは、これらの値のビット０−３２は無視され、２４ビット・アドレッシング・モードでは、これらの値のビット０−３９は無視される。
【００８１】
分岐命令の場合、分岐が実行されたときに次に実行される命令のアドレスを、分岐アドレスと呼ぶ。命令形式は、分岐命令に応じて、ＲＲ、ＲＲＥ、ＲＸ、ＲＸＹ、ＲＳ、ＲＳＹ、ＲＳＩ、ＲＩ、ＲＩＥ、又はＲＩＬとすることができる。分岐アドレスは、ＲＳ、ＲＳＹ、ＲＸ、及びＲＸＹ形式では、基底アドレスと変位により指定され、ＲＸ及びＲＸＹ形式では、指標により指定される。これらの形式において、中間値の生成は、オペランド・アドレスの中間値の生成と同じ規則に従って行われる。ＲＲ及びＲＲＥ形式では、Ｒ２フィールドが示す汎用レジスタの内容が、分岐アドレス形成の元となる中間値として使用される。汎用レジスタ０を、分岐アドレスを含むものとして指定することはできない。Ｒ２フィールドの値が０である場合は、その命令は分岐なしで実行される。
【００８２】
相対−分岐命令は、ＲＳＩ、ＲＩ、ＲＩＥ、及びＲＩＬ形式のものである。相対−分岐命令のＲＳＩ、ＲＩ、及びＲＩＳ形式では、Ｉ２フィールドの内容は、ハーフワードの数を示す１６ビットの符号付き２進整数として扱われる。ＲＩＬ形式では、Ｉ２フィールドの内容は、ハーフワードの数を示す３２ビットの符号付き２進整数として扱われる。分岐アドレスは、相対−分岐命令のアドレスに、Ｉ２フィールドに指定されているハーフワードの数を加えたものである。
【００８３】
ＲＳＩ、ＲＩ、ＲＩＥ、又はＲＩＬ形式の相対分岐命令の場合の６４ビットの中間値は、２つの加数の和であり、ビット位置０からのオーバーフローは無視される。ＲＳＩ、ＲＩ、又はＲＩＥ形式では、第１の加数は、ＣＯＭＰＡＲＥ  ＡＮＤ  ＢＲＡＮＣＨ  ＲＥＬＡＴＩＶＥ、ＣＯＭＰＡＲＥ  ＩＭＭＥＤＩＡＴＥ  ＡＭＤ  ＢＲＡＮＣＨ  ＲＥＬＡＴＩＶＥ、ＣＯＭＰＡＲＥ  ＬＯＧＩＣＡＬ  ＡＮＤ  ＢＲＡＮＣＨ  ＲＥＬＡＴＩＶＥ、及びＣＯＭＰＡＲＥ  ＬＯＧＩＣＡＬ  ＩＭＭＥＤＩＡＴＥ  ＡＮＤ  ＢＲＡＮＣＨ  ＲＥＬＡＴＩＶＥの場合に、Ｉ４フィールドの内容にＩ２フィールドについて上述したようにビットが追加されているという点を除いて、Ｉ２フィールドの内容の右側に１個の０ビットを付加し、左側にその内容の符号ビットと等しいビットを４７個付加したものである。ＲＩＬ形式では、第１の加数は、Ｉ２フィールドの内容の右側に１個の０ビットを付加し、左側にその内容の符号ビットと等しいビットを３１個付加したものである。第２の加数は、全ての形式において、分岐命令の６４ビット・アドレスである。分岐命令のアドレスは、次の順次命令をアドレス指定するためにアドレスが更新される前のＰＳＷの命令アドレスであるか、又は、ＥＸＥＣＵＴＥ命令が使用される場合は、ＥＸＥＣＵＴＥ命令のターゲットのアドレスである。ＥＸＥＣＵＴＥを２４ビット又は３１ビット・アドレッシング・モードで使用している場合、分岐命令のアドレスは、それぞれ、ターゲット・アドレスの左側に４０個又は３３個の０を付加したものである。
【００８４】
分岐アドレスは常に６４ビットの長さであり、ビットには０−６３の番号が付けられる。分岐アドレスは、現行ＰＳＷのビット６４−１２７と置き換わる。分岐アドレスを中間値から取得する方法は、アドレッシング・モードによって決まる。アドレッシング・モードを変更する分岐命令の場合は、新しいアドレッシング・モードが使用される。２４ビット・アドレッシング・モードでは、中間値のビット０−３９は無視され、分岐アドレスのビット０−３９は０にされ、中間値のビット４０−６３が、分岐アドレスのビット４０−６３になる。３１ビット・アドレッシング・モードでは、中間値のビット０−３２は無視され、分岐アドレスのビット０−３２は０にされ、中間値のビット３３−６３が、分岐アドレスのビット３３−６３になる。６４ビット・アドレッシング・モードでは、中間値のビット０−６３が分岐アドレスのビット０−６３になる。
【００８５】
幾つかの分岐命令では、指定された特定の条件を満たしているかどうかによって、分岐するかどうかが決まる。条件が満たされていない場合は、分岐は行われず、通常の順序で命令が続行され、分岐アドレスは使用されない。分岐が行われる場合は、分岐アドレスのビット０−６３が現行ＰＳＷのビット６４−１２７と置き換わる。分岐アドレスは、分岐操作の一部としてストレージにアクセスするためには使用されない。分岐アドレスが奇数であることが原因で起きる指定例外、及び、分岐位置にある命令のフェッチが原因で起こるアクセス例外は、分岐操作の一部として認識されるのではなく、代わりに、分岐位置にある命令の実行に関連した例外として認識される。
【００８６】
ＢＲＡＮＣＨ  ＡＮＤ  ＳＡＶＥのような分岐命令で、分岐アドレス計算及びオペランド位置の両方に同じ汎用レジスタを指定することができる。分岐アドレス計算が完了してから、操作の残りの部分が実行される。
【００８７】
第４章「制御」で説明したプログラム状況ワード（ＰＳＷ）には、プログラムの適正な実行のために必要な情報が含まれている。ＰＳＷは、命令の順序を制御し、現在実行中のプログラムとの関連におけるＣＰＵの状態を保持及び提示するために使用される。アクティブなＰＳＷ、即ち制御を行っているＰＳＷを、現行ＰＳＷ（current PSW）と呼ぶ。分岐命令は、意思決定、ループ制御、及びサブルーチン・リンケージの機能を実行する。分岐命令は、現行ＰＳＷに新しい命令アドレスを導入することにより、命令の順序に影響を与える。１６ビットのＩ２フィールドを有する相対−分岐命令では、基底レジスタを使用せずに、分岐命令の位置を基準として、プラス６４Ｋ−２バイトまで、又はマイナス６４Ｋバイトまでのオフセット位置に分岐することができる。３２ビットのＩ２フィールドを有する相対−分岐命令では、基底レジスタを使用せずに、分岐命令の位置を基準として、プラス４Ｇ−２バイトまで、又はマイナス４Ｇバイトまでのオフセット位置に分岐することができる。
【００８８】
意思決定のためのファシリティは、ＢＲＡＮＣＨ  ＯＮ  ＣＯＮＤＩＴＩＯＮ、ＢＲＡＮＣＨ  ＲＥＬＡＴＩＶＥ  ＯＮ  ＣＯＮＤＩＴＩＯＮ、及びＢＲＡＮＣＨ  ＲＥＬＡＴＩＶＥ  ＯＮ  ＣＯＮＤＩＴＩＯＮ  ＬＯＮＧ命令により与えられる。これらの命令は、殆どの算術操作、論理操作、及びＩ／Ｏ操作の結果を反映する条件コードを検査する。条件コードは、２ビットから成り、０、１、２、及び３の４通りの条件コード設定が可能である。
【００８９】
各設定の具体的な意味は、条件コードを設定する操作によって決まる。例えば、条件コードは、０である、０以外、第１オペランドが高い、等しい、オーバーフロー、及びサブチャネル使用中などの条件を反映する。一旦設定されると、条件コードは、別の条件コードを設定させる命令により変更されるまで、変わらないままである。
【００９０】
ＢＲＡＮＣＨ  ＯＮ  ＣＯＮＤＩＴＩＯＮ、ＢＲＡＮＣＨ  ＲＥＬＡＴＩＶＥ  ＯＮ  ＣＯＮＤＩＴＩＯＮ、及びＢＲＡＮＣＨ  ＲＥＬＡＴＩＶＥ  ＯＮ  ＣＯＮＤＩＴＩＯＮ  ＬＯＮＧを使用し、アドレスの算術操作及びカウント操作の結果をテストすることにより、ループ制御を行うことができる。特に使用頻度の高い算術とテストの組み合わせに使用する命令として、ＢＲＡＮＣＨ  ＯＮ  ＣＯＵＮＴ、ＢＲＡＮＣＨ  ＯＮ  ＩＮＤＥＸ  ＨＩＧＨ、及びＢＲＡＮＣＨ  ＯＮ  ＩＮＤＥＸ  ＬＯＷ  ＯＲ  ＥＱＵＡＬが提供され、これらの命令と同等の相対・分岐も提供される。これらの分岐は、これらのタスク用に特化されているので、それらの性能が向上する。
【００９１】
アドレッシング・モードの変更が必要ない場合のサブルーチン・リンケージを行う命令には、ＢＲＡＮＣＨ  ＡＮＤ  ＬＩＮＫ及びＢＲＡＮＣＨ  ＡＮＤ  ＳＡＶＥ命令がある。（ＢＲＡＮＣＨ  ＡＮＤ  ＳＡＶＥに関するこの説明は、ＢＲＡＮＣＨ  ＲＥＬＡＴＩＶＥ  ＡＮＤ  ＳＡＶＥ及びＢＲＡＮＣＨ  ＲＥＬＡＴＩＶＥ  ＡＮＤ  ＳＡＶＥ  ＬＯＮＧにも適用される。）これらの命令はどちらも、新しい命令アドレスを導入するだけでなく、戻りアドレスとそれに関連した情報を保存することもできる。分岐命令をターゲットとするＥＸＥＣＵＴＥ命令の場合は、ＥＸＥＣＵＴＥの後に続く命令のアドレスであるが、戻りアドレスは、ストレージ内の分岐命令の後に続く命令アドレスである。
【００９２】
ＢＲＡＮＣＨ  ＡＮＤ  ＬＩＮＫ及びＢＲＡＮＣＨ  ＡＮＤ  ＳＡＶＥのどちらの命令も、Ｒ１フィールドを有する。これらの命令は、それぞれ命令に応じたフィールドを使用して分岐アドレスを形成する。以下のように命令の働きを要約する。：
・２４ビット・アドレッシング・モードでは、どちらの命令も、汎用レジスタＲ１のビット位置４０−６３に戻りアドレスを入れ、そのレジスタのビット０−３１は変わらないままである。ＢＲＡＮＣＨ  ＡＮＤ  ＬＩＮＫは、汎用レジスタＲ１のビット位置３２−３９に、命令長コードと、現行ＰＳＷからの条件コード及びプログラム・マスクを入れる。ＢＲＡＮＣＨ  ＡＮＤ  ＳＡＶＥは、これらのビット位置に０を入れる。
・３１ビット・アドレッシング・モードでは、どちらの命令も、汎用レジスタＲ１のビット位置３３−６３に戻りアドレスを入れ、ビット位置３２に１を入れ、レジスタのビット０−３１は変わらないままである。
・６４ビット・アドレッシング・モードでは、どちらの命令も、汎用レジスタＲ１のビット位置０−６３に戻りアドレスを入れる。
・どのアドレッシング・モードにおいても、どちらの命令も現行アドレッシング・モードの制御下で分岐アドレスを生成する。これらの命令は、分岐アドレスのビット０−６３をＰＳＷのビット位置６４−１２７に入れる。ＲＲ形式では、命令のＲ２フィールドが０であるときは、どちらの命令も分岐を行わない。
【００９３】
２４ビット又は３１ビットのアドレッシング・モードでは、ＢＲＡＮＣＨ  ＡＮＤ  ＳＡＶＥは、基本アドレッシング・モード・ビット、即ちＰＳＷのビット３２を、汎用レジスタＲ１のビット位置３２に入れることが分かる。ＢＲＡＮＣＨ  ＡＮＤ  ＬＩＮＫは、３１ビット・アドレッシング・モードの場合に同じことを行う。命令ＢＲＡＮＣＨ  ＡＮＤ  ＳＡＶＥ  ＡＮＤ  ＳＥＴ  ＭＯＤＥ及びＢＲＡＮＣＨ  ＡＮＤ  ＳＥＴ  ＭＯＤＥは、リンケージ中にアドレッシング・モードの変更が必要な場合に使用するためのものである。これらの命令には、Ｒ１フィールドとＲ２フィールドとがある。以下にこれらの命令の働きを要約する。：
・ＢＲＡＮＣＨ  ＡＮＤ  ＳＡＶＥ  ＡＮＤ  ＳＥＴ  ＭＯＤＥは、汎用レジスタＲ１の内容をＢＲＡＮＣＨ  ＡＮＤ  ＳＡＶＥの場合と同じ設定にする。さらに、この命令は、拡張アドレッシング・モード・ビット、即ちＰＳＷのビット３１を、レジスタのビット位置６３に入れる。
・ＢＲＡＮＣＨ  ＡＮＤ  ＳＥＴ  ＭＯＤＥは、Ｒ１が０以外のときは、以下のことを行う。２４ビット又は３１ビット・モードでは、この命令は、ＰＳＷのビット３２を汎用レジスタＲ１のビット位置３２に入れ、レジスタのビット０−３１及び３３−６３は変更しない。このレジスタが命令アドレスを含む場合、レジスタのビット６３は０でなければならないという点に留意されたい。６４ビット・モードでは、この命令は、ＰＳＷのビット３１（１つ）を汎用レジスタＲ１のビット位置６３に入れ、レジスタのビット０−６２は変更されないままである。
・Ｒ２が０以外のときは、どちらの命令も、以下のように、アドレッシング・モードを設定し、分岐を行う。汎用レジスタＲ２のビット６３が、ＰＳＷのビット位置３１に入れられる。ビット６３が０の場合は、レジスタのビット３２がＰＳＷのビット位置３２に入れられる。ビット６３が１の場合は、ＰＳＷのビット３２は１に設定される。次いで、新しいアドレッシング・モードの制御下で、レジスタの内容から分岐アドレスが生成されるが、レジスタのビット６３は０と見なされる。命令は、分岐アドレスのビット０−６３をＰＳＷのビット位置６４−１２７に入れる。汎用レジスタＲ２のビット６３は変更されないままなので、呼び出し先プログラムに入る時点で１になっていることがある。Ｒ２がＲ１と同じである場合は、指定された汎用レジスタ内の結果は、Ｒ１レジスタについて指定されている結果と同じになる。
【００９４】
割り込み（コンテキスト・スイッチ）：
割り込み機構により、ＣＰＵが、構成の外部、構成の内部、又はＣＰＵ自体の中にある条件の結果として、状態を変化させることが可能になる。優先順位の高い条件に迅速に応答し、条件のタイプを即時認識するのを可能にするために、割り込み条件は、外部割り込み、入力／出力割り込み、マシン・チェック割り込み、プログラム割り込み、再始動割り込み、及び監視プログラム呼び出し割り込みの６つのクラスにグループ化される。
【００９５】
割り込みは、現行ＰＳＷを旧ＰＳＷとして格納し、割り込みの原因を示す情報を格納し、新しいＰＳＷをフェッチすることから成る。処理は、新しいＰＳＷの指定に従って再開する。通常、割り込みが発生したときに格納される旧ＰＳＷには、割り込みが発生しなかったとすれば次に実行されるはずだった命令のアドレスが含まれており、従って、中断されたプログラムの再開が可能である。プログラム割り込み及び監視プログラム呼び出し割り込みの場合、格納された情報は、最後に実行される命令の長さを識別するコードも含んでおり、従って、プログラムが割り込みの原因に対応することが可能である。通常の応答が割り込みを発生させた命令の再実行である或るプログラム条件の場合は、命令アドレスは、最後に実行された命令を直接識別する。
【００９６】
再始動割り込みを除き、ＣＰＵが作動状態にあるときにだけ、割り込みが発生し得る。再始動割り込みは、ＣＰＵが停止状態又は作動状態にあるときにも発生し得る。
【００９７】
いずれのアクセス例外も、その例外が関連している命令の実行の一部として発生する。ＣＰＵが、使用可能でない記憶位置からプリフェッチしようと試みた場合、或いは他の何らかのアクセス例外条件を検出したが、分岐命令又は割り込みが命令シーケンスを変更した結果、当該命令が実行されない場合は、アクセス例外は発生しない。どの命令でも、命令フェッチが原因でアクセス例外が発生することがある。さらに、ストレージ内のオペランドへのアクセスが原因で、命令実行に関連したアクセス例外が発生することがある。例外を発生させずに命令の第１ハーフワードをフェッチできないとき、命令のフェッチを原因とするアクセス例外が示される。命令の第１ハーフワードについてアクセス例外がないときは、命令の最初の２ビットに指定されている命令長に従って、付加的なハーフワードについてアクセス例外が示されることがあるが、命令の第２又は第３のハーフワードにアクセスせずに操作を実行できる場合は、その未使用部分についてアクセス例外が示されるかどうかは、予測不能である。命令フェッチに関するアクセス例外の指示は全ての命令について共通であるので、個々の命令の定義の中ではカバーされない。
【００９８】
個々の命令の説明の中に特に明記されていない限り、オペランド位置へのアクセスに関連した例外には、以下の規則が適用される。フェッチ・タイプ・オペランドの場合は、アクセス例外が必ず示されるのは、操作の完了に必要なオペランド部分についてのみである。フェッチ・タイプのオペランドの中の、操作の完了に必要な部分については、アクセス例外が示されるかどうかは予測不能である。
【００９９】
ストア・タイプのオペランドの場合は、オペランドのアクセス不能部分を使用せずに操作を完了できる場合であっても、オペランド全体についてアクセス例外が発生する。ストア・タイプのオペランドの値が予測不能として定義される状況では、アクセス例外が示されるかどうかは予測不能である。オペランド位置へのアクセスが原因でアクセス例外が発生するたびに、命令の説明の中のプログラム例外のリストに、「アクセス」という語が含められる。また、このエントリには、どのオペランドが例外の発生の原因となり得るか、及び、そのオペランド位置へのフェッチ・アクセス又はストア・アクセスのどちらで例外が発生するかも示される。アクセス例外は、オペランドの、個々の命令について定義されている部分についてのみ発生する。
【０１００】
操作例外は、ＣＰＵが、無効なオペレーション・コードを有する命令を実行しようとした場合に発生する。そのオペレーション・コードは割り当てられていないものであるか、又は、そのオペレーション・コードを有する命令がＣＰＵにインストールされていない可能性がある。操作は抑止される。命令長コードは、１、２、又は３である。操作例外は、１６進数０００１のプログラム割り込みコードにより示される（又は、同時にＰＥＲイベントも示される場合は、１６進数００８１）。
【０１０１】
一部のモデルでは、特殊機能又は特注機能の補助のため、又は、それらの一部として提供されている命令などのように、本明細書では説明されていない命令を提供することがある。従って、本明細書で説明されていないオペレーション・コードにより、必ずしも操作例外が発生するとは限らない。さらに、これらの命令により、操作モードがセットアップされたり、又は、後続の命令の実行に影響を及ぼすような変更がマシンに加えられたりすることもある。このような操作が生じるのを回避するために、本明細書で説明されていないオペレーション・コードを有する命令は、そのオペレーション・コードに関連した特定の機能が求められる場合に限り実行すべきである。
【０１０２】
指定例外（specificationexception）は、以下のいずれかが真であるときに発生する。
１．ＰＳＷの未割り当てのビット位置（即ち、ビット位置０、２−４、２４−３０、又は３３−６３のいずれか）に１が入れられる。これは、早期ＰＳＷ指定例外として扱われる。
２．ＰＳＷのビット位置１２に１が入れられる。これは、早期ＰＳＷ指定例外として扱われる。
３．次のいずれかの理由により、ＰＳＷが無効である：
ａ．ＰＳＷのビット３１が１であり、ビット３２が０である。
ｂ．ＰＳＷのビット３１及び３２が、２４ビット・アドレッシング・モードを示す０であり、ＰＳＷのビット６４−１０３が全て０ではない。
ｃ．ＰＳＷのビット３１が０であり、ビット３２が、３１ビット・アドレッシング・モードを示す１であり、ＰＳＷのビット６４−９６が全て０ではない。これは、早期ＰＳＷ指定例外として扱われる。
４．ＰＳＷが奇数の命令アドレスを含む。
５．こうした整数境界指定を必要とする命令で、オペランド・アドレスが整数境界を示していない。
６．偶数番号のレジスタ指定を必要とする命令のＲフィールドにより、奇数番号の汎用レジスタが指定されている。
７．拡張オペランドに、０、１、４、５、８、９、１２、又は１３以外の浮動小数点レジスタが指定されている。
８．１０進数演算の乗数又は除数が、１５桁の数字と符号を超えている。
９．１０進数の乗算又は除算において、第１オペランド・フィールドの長さが、第２オペランド・フィールドの長さより短いか又はこれと等しい。
１０．ＣＩＰＨＥＲ  ＭＥＳＳＡＧＥ、ＣＩＰＨＥＲ  ＭＥＳＳＡＧＥ  ＷＩＴＨ  ＣＨＡＩＮＩＮＧ、ＣＯＭＰＵＴＥ  ＩＮＴＥＲＭＥＤＩＡＴＥ  ＭＥＳＳＡＧＥ  ＤＩＧＥＳＴ、ＣＯＭＰＵＴＥ  ＬＡＳＴ  ＭＥＳＳＡＧＥ  ＤＩＧＥＳＴ、又はＣＯＭＰＵＴＥ  ＭＥＳＳＡＧＥ  ＡＵＴＨＥＮＴＩＣＡＴＩＯＮ  ＣＯＤＥの実行が試みられ、汎用レジスタ０のビット５７−６３における機能コードは、未割り当ての又はインストールされていない機能コードを含む。
１１．ＣＩＰＨＥＲ  ＭＥＳＳＡＧＥ又はＣＩＰＨＥＲ  ＭＥＳＳＡＧＥ  ＷＩＴＨ  ＣＨＡＩＮＩＮＧの実行が試みられ、Ｒ１又はＲ２フィールドは、奇数番号のレジスタ又は汎用レジスタ０を指示する。
１２．ＣＩＰＨＥＲ  ＭＥＳＳＡＧＥ、ＣＩＰＨＥＲ  ＭＥＳＳＡＧＥ  ＷＩＴＨ  ＣＨＡＩＮＩＮＧ、ＣＯＭＰＵＴＥ  ＩＮＴＥＲＭＥＤＩＡＴＥ  ＭＥＳＳＡＧＥ  ＤＩＧＥＳＴ、又はＣＯＭＰＵＴＥ  ＭＥＳＳＡＧＥ  ＡＵＴＨＥＮＴＩＣＡＴＩＯＮ  ＣＯＤＥの実行が試みられ、第２オペランドの長さは、指定された関数のデータ・ブロックのサイズの倍数ではない。この指定例外条件は、クエリ関数に適用されない。
１３．ＣＯＭＰＡＲＥ  ＡＮＤ  ＦＯＲＭ  ＣＯＤＥＷＯＲＤの実行が試みられ、汎用レジスタ１、２、及び３は最初に偶数値を含んでいない。
３２．ＣＯＭＰＡＲＥ  ＡＮＤ  ＳＷＡＰ  ＡＮＤ  ＳＴＯＲＥの実行が試みられ、かつ、次の条件のいずれかが存在する。：
・機能コードが未割り当ての値を指定する。
・格納特性が未割り当ての値を指定する。
・機能コードは０であり、第１オペランドはワード境界上に指定されない。
・機能コードは１であり、第１オペランドはダブルワード境界上に指定されない。
・第２オペランドは、格納値のサイズに対応する整数境界上に指定されない。
３３．ＣＯＭＰＡＲＥ  ＬＯＧＩＣＡＬ  ＬＯＮＧ  ＵＮＩＣＯＤＥ又はＭＯＶＥ  ＬＯＮＧ  ＵＮＩＣＯＤＥの実行が試みられ、汎用レジスタＲ１＋１又はＲ３＋１のいずれの内容も、偶数のバイト数を指定しない。
３４．ＣＯＭＰＡＲＥ  ＬＯＧＩＣＡＬ  ＳＴＲＩＮＧ、ＭＯＶＥ  ＳＴＲＩＮＧ、又はＳＥＡＲＣＨ  ＳＴＲＩＮＧの実行が試みられ、汎用レジスタ０のビット３２−５５が全て０ではない。
３５．ＣＯＭＰＲＥＳＳＩＯＮ  ＣＡＬＬの実行が試みられ、汎用レジスタ０のビット４８−５１が、値００００及び０１１０−１１１１（２進数）のいずれかを有する。
３６．ＣＯＭＰＵＴＥ  ＩＮＴＥＲＭＥＤＩＡＴＥ  ＭＥＳＳＡＧＥ  ＤＩＧＥＳＴ、ＣＯＭＰＵＴＥ  ＬＡＳＴ  ＭＥＳＳＡＧＥ  ＤＩＧＥＳＴ、又はＣＯＭＰＵＴＥ  ＭＥＳＳＡＧＥ  ＡＵＴＨＥＮＴＩＣＡＴＩＯＮ  ＣＯＤＥの実行が試みられ、次のいずれかが真である。：
・Ｒ２フィールドが、奇数番号のレジスタ又は汎用レジスタ０を指定する。
・汎用レジスタ０のビット５６が０ではない。
３７．ＣＯＮＶＥＲＴ  ＨＦＰ  ＴＯ  ＢＦＰ、ＣＯＮＶＥＲＴ  ＴＯ  ＦＩＸＥＤ（ＢＦＰ又はＨＦＰ）、又はＬＯＡＤ  ＦＰ  ＩＮＴＥＧＥＲ（ＢＦＰ）の実行が試みられ、Ｍ３フィールドが有効な修飾子を指定していない。
３８．ＤＩＶＩＤＥ  ＴＯ  ＩＮＴＥＧＥＲの実行が試みられ、Ｍ４フィールドが有効な修飾子を指定していない。
３９．ＥＸＥＣＵＴＥの実行が試みられ、ターゲット・アドレスが奇数である。
４０．ＥＸＴＲＡＣＴ  ＳＴＡＣＫＥＤ  ＳＴＡＴＥの実行が試みられ、汎用レジスタＲ２のビット位置５６−６３のコードは、ＡＳＮ−ａｎｄ−ＬＸ−ｒｅｕｓｅファシリティがインストールされていない場合に４より大きく、或いは、このファシリティがインストールされている場合には５より大きい。
４１．ＦＩＮＤ  ＬＥＦＴＭＯＳＴ  ＯＮＥの実行が試みられ、Ｒ１フィールドが、奇数番号のレジスタを指定する。
４２．ＩＮＶＡＬＩＤＡＴＥ  ＤＡＴ  ＴＡＢＬＥ  ＥＮＴＲＹの実行が試みられ、汎用レジスタＲ２のビット４４−５１が全て０ではない。
４３．ＬＯＡＤ  ＦＰＣの実行が試みられ、ＦＰＣレジスタ内のサポートされていないビットに対応する第２オペランドの１つ又は複数のビットが１である。
４４．ＬＯＡＤ  ＰＡＧＥ−ＴＡＢＬＥ−ＥＮＴＲＹ  ＡＤＤＲＥＳＳの実行が試みられ、命令のＭ４フィールドが、００００−０１００（２進数）以外のいずれかの値を含む。
４５．ＬＯＡＤ  ＰＳＷの実行が試みられ、第２オペランド・アドレスにおけるダブルワードのビット１２が０である。この例外が発生するかどうかは、モデルによって決まる。
４６．ＭＯＮＩＴＯＲ  ＣＡＬＬの実行が試みられ、命令のビット位置８−１１が０を含まない。
４７．ＭＯＶＥ  ＰＡＧＥの実行が試みられ、汎用レジスタ０のビット位置４８−５１が０を含まないか、又は、レジスタのビット５２と５３が両方とも１である。
４８．ＰＡＣＫ  ＡＳＣＩＩの実行が試みられ、Ｌ２フィールドが３１より大きい。
４９．ＰＡＣＫ  ＵＮＩＣＯＤＥの実行が試みられ、Ｌ２フィールドが６３より大きいか、又は偶数である。
５０．ＰＥＲＦＯＲＭ  ＦＬＯＡＴＩＮＧ  ＰＯＩＮＴ  ＯＰＥＲＡＴＩＯＮの実行が試みられ、汎用レジスタ０のビット３２が０であり、ビット３３−６３の１つ又は複数のフィールドが無効であるか、又はインストールされていない機能を指定する。
５１．ＰＥＲＦＯＲＭ  ＬＯＣＫＥＤ  ＯＰＥＲＡＴＩＯＮの実行が試みられ、次のいずれかが真である。：
・汎用レジスタ０のＴビット、即ちビット５５が０であり、レジスタのビット５６−６３の機能コードが無効である。
・汎用レジスタ０のビット３２−５４が全て０ではない。
・アクセス・レジスタ・モードにおいて、ＡＬＥＴを含むパラメータ・リストを使用させる機能コードについて、Ｒ３フィールドが０である。
５２．ＰＥＲＦＯＲＭ  ＴＩＭＩＮＧ  ＦＡＣＩＬＩＴＹ  ＦＵＮＣＴＩＯＮの実行が試みられ、次のいずれかが真である。：
・汎用レジスタ０のビット５６が０ではない。
・汎用レジスタ０のビット５７−６３が、未割り当ての又はインストールされていない機能コードを指定する。
５３．ＰＲＯＧＲＡＭ  ＴＲＡＮＳＦＥＲ又はＰＲＯＧＲＡＭ  ＴＲＡＮＳＦＥＲ  ＷＩＴＨ  ＩＮＳＴＡＮＣＥの実行が試みられ、次の全てが真である。：
・ＰＳＷの拡張アドレッシング・モード・ビットが０である。
・命令のＲ２フィールドが指定する汎用レジスタ内の基本アドレッシング・モード・ビット、即ちビット３２が０である。
・同じレジスタ内の命令アドレスのビット３３−３９が全て０ではない。
５４．ＲＥＳＵＭＥ  ＰＲＯＧＲＡＭの実行が試みられ、次のいずれかが真である。：
・現行ＰＳＷに入れるために、第２オペランドのＰＳＷフィールドのビット３１、３２、及び６４−１２７は有効ではない。次のいずれかが真である場合、例外が発生する。：
−ビット３１及び３２の両方とも０であり、ビット６３−１０３が全て０ではない。
−ビット３１は０、ビット３２は１であり、ビット６４−９６が全て０ではない。
−ビット３１は１、ビット３２が０である。
−ビット１２７が１である。
・パラメータ・リストのビット０−１２が全て０ではない。
５５．ＳＥＡＲＣＨ  ＳＴＲＩＮＧ  ＵＮＩＣＯＤＥの実行が試みられ、汎用レジスタ０のビット３２−４７が全て０ではない。
５６．ＳＥＴ  ＡＤＤＲＥＳＳ  ＳＰＡＣＥ  ＣＯＮＴＲＯＬ、又はＳＥＴ  ＡＤＤＲＥＳＳ  ＳＰＡＣＥ  ＣＯＮＴＲＯＬ  ＦＡＳＴの実行が試みられ、第２オペランド・アドレスのビット５２及び５３が両方とも０ではない。
５７．ＳＥＴ  ＡＤＤＲＥＳＳＩＮＧ  ＭＯＤＥ（ＳＡＭ２４）の実行が試みられ、ＰＳＷ内の未更新の命令アドレスのビット０−３９、ＰＳＷのビット６４−１０３が、全て０ではない。
５８．ＳＥＴ  ＡＤＤＲＥＳＳＩＮＧ  ＭＯＤＥ（ＳＡＭ３１）の実行が試みられ、ＰＳＷ内の未更新の命令アドレスのビット０−３２、ＰＳＷのビット６４−９６が、全て０ではない。
５９．ＳＥＴ  ＣＬＯＣＫ  ＰＲＯＧＲＡＭＭＡＢＬＥ  ＦＩＥＬＤの実行が試みられ、汎用レジスタ０のビット３２−４７が全て０ではない。
６０．ＳＥＴ  ＦＰＣの実行が試みられ、ＦＰＣレジスタ内のサポートされていないビットに対応する第１オペランドの１つ又は複数のビットが１である。
６１．ＳＴＯＲＥ  ＳＹＳＴＥＭ  ＩＮＦＯＲＭＡＴＩＯＮの実行が試みられ、汎用レジスタ０内の機能コードが有効であり、次のいずれかが真である。：
・汎用レジスタ０のビット３６−５５及び汎用レジスタ１のビット３２−４７が全て０ではない。
・第２オペランド・アドレスが、４Ｋバイト境界上に位置合わせされない。
６２．ＴＲＡＮＳＬＡＴＥ  ＴＷＯ  ＴＯ  ＯＮＥ又はＴＲＡＮＳＬＡＴＥ  ＴＷＯ  ＴＯ  ＴＷＯの実行が試みられ、汎用レジスタＲ１＋１における長さは偶数のバイトを指定していない。
６３．ＵＮＰＡＣＫ  ＡＳＣＩＩの実行が試みられ、Ｌ１フィールドが３１より大きい。
６４．ＵＮＰＡＣＫ  ＵＮＩＣＯＤＥの実行が試みられ、Ｌ１フィールドが６３より大きいか、又は偶数である。
６５．ＵＰＤＡＴＥ  ＴＲＥＥの実行が試みられ、汎用レジスタ４及び５の最初の内容は、２４ビット又は３１ビット・アドレッシング・モードにおいて８の倍数ではないか、又は、６４ビット・アドレッシング・モードにおいて１６の倍数ではない。旧ＰＳＷにより識別される命令の実行は抑止される。しかしながら、早期ＰＳＷ指定例外（原因１−３）の場合は、新ＰＳＷを導入する操作は完了するが、その直後に割り込みが発生する。命令長コード（ＩＬＣ）は１、２、又は３であり、例外を引き起こした命令の長さを示すことが好ましい。命令アドレスが奇数（６〜３３ページの原因４）の場合は、ＩＬＣが１、２、又は３のいずれになるかは予測不能である。早期ＰＳＷ指定例外（原因１−３）のために例外が発生し、ＬＯＡＤ  ＰＳＷ、ＬＯＡＤ  ＰＳＷ  ＥＸＴＥＮＤＥＤ、ＰＲＯＧＲＡＭ  ＲＥＴＵＲＮ、又は割り込みによりその例外が導入された場合は、ＩＬＣは０である。例外がＳＥＴ  ＡＤＤＲＥＳＳＩＮＧ  ＭＯＤＥ（ＳＡＭ２４、ＳＡＭ３１）により導入された場合は、ＩＬＣは１であり、或いは、ＳＥＴ  ＡＤＤＲＥＳＳＩＮＧ  ＭＯＤＥがＥＸＥＣＵＴＥのターゲットであった場合、ＩＬＣは２である。例外が、ＳＥＴ  ＳＹＳＴＥＭ  ＭＡＳＫ又はＳＴＯＲＥ  ＴＨＥＮ  ＯＲ  ＳＹＳＴＥＭ  ＭＡＳＫにより導入された場合、ＩＬＣは２である。
【０１０３】
プログラム割り込みは、プログラムの実行中に起きた例外及びイベントを報告するために使用される。プログラム割り込みにより、旧ＰＳＷが実記憶位置（real location）３３６−３５１に格納され、新ＰＳＷが実記憶位置４６４−４７９からフェッチされる。割り込み原因は、割り込みコードにより識別される。割り込みコードは、実記憶位置１４２−１４３に入れられ、命令長コードは実記憶位置１４１のバイトのビット位置５及び６に入れられ、そのビットの残りは０に設定され、実記憶位置１４０には０が格納される。原因によっては、割り込みの理由を識別する付加的な情報が実記憶位置１４４−１８３に格納される。ＰＥＲ−３ファシリティがインストールされている場合、プログラム割り込み動作の一部として、ブレーキング・イベント・アドレス・レジスタの内容が、実記憶位置２７２−２７９に入れられる。ＰＥＲイベント及び暗号操作例外を除いて、割り込みコードの右端７個のビット位置に入れられたコード値が、割り込みの原因となった条件を示す。一度に１つの条件しか示すことはできない。割り込みコードのビット０−７は、０に設定される。ＰＥＲイベントは、割り込みコードのビット８が１に設定されることにより示される。これが唯一の条件である場合は、ビット０−７及び９−１５も０に設定される。ＰＥＲイベントと同時に別のプログラム割り込み条件も示される場合、ビット８は１に設定され、他の条件と同様にビット０−７及び９−１５が設定される。暗号操作例外は、割り込みコードの０１１９（１６進数）で示されるか、又は、ＰＥＲイベントも示される場合、０１９９（１６進数）で示される。
【０１０４】
対応するマスク・ビットが存在する場合、そのマスク・ビットが１のときだけ、プログラム割り込み起こり可能性がある。ＰＳＷ内のプログラム・マスクは４つの例外を制御し、ＦＰＣレジスタ内のＩＥＥＥマスクはＩＥＥＥ例外を制御し、制御レジスタ０のビット３３は、ＳＥＴ  ＳＹＳＴＥＭ  ＭＡＳＫが特殊操作例外を起こすかどうかを制御し、制御レジスタ８のビット４８−６３は、監視イベントが引き起こす割り込みを制御し、マスクの階層はＰＥＲイベントが引き起こす割り込みを制御する。いずれかの制御マスク・ビットが０であれば、条件は無視され、その条件は保留のまま残されることはない。
【０１０５】
プログラム割り込み用の新ＰＳＷにＰＳＷ形式エラーがあるか、又は、命令フェッチのプロセスにおいて例外が発生した場合、一連のプログラム割り込みが起きることがある。
【０１０６】
プログラム例外として示される条件の幾つかは、チャネル・サブシステムにより発生することもあり、その場合、例外はサブチャネル状況ワード又は拡張状況ワードで示される。
【０１０７】
データ例外が原因でプログラム割り込みが起きたときは、データ例外コード（ＤＸＣ）が記憶位置１４７に格納され、記憶位置１４４−１４６には０が格納される。ＤＸＣは、種々のタイプのデータ例外条件を識別する。ＡＦＰレジスタ（付加的浮動小数点レジスタ）制御ビット、即ち、制御レジスタ０のビット４５が１のとき、浮動小数点制御（ＦＰＣ）レジスタのＤＸＣフィールドにもＤＸＣが入れられる。他のいずれのプログラム例外が報告されても、ＦＰＣレジスタ内のＤＸＣフィールドは変更されないままである。ＤＸＣは、データ例外の具体的な原因を示す８ビットのコードである。
【０１０８】
ＤＸＣ２及び３は、相互排他的であり、いずれの他のＤＸＣよりも優先順位が高い。従って、例えば、ＤＸＣ２（ＢＦＰ命令）は、どのＩＥＥＥ例外よりも優先され、ＤＸＣ３（ＤＦＰ命令）は、どのＩＥＥＥ例外又はシミュレートされたＩＥＥＥ例外よりも優先される。別の例として、ＤＸＣ３（ＤＦＰ命令）及びＤＸＣ１（ＡＦＰレジスタ）の両方についての条件が存在する場合には、ＤＸＣ３が報告される。指定例外及びＡＦＰレジスタ・データ例外の両方が該当する場合は、どちらが報告されるかは予測不能である。
【０１０９】
アドレッシング例外は、ＣＰＵが、構成内で使用可能になっていない主記憶位置を参照しようと試みた場合に発生する。主記憶位置が構成内で使用できないのは、その位置がインストールされていない場合、ストレージ・ユニットが構成内に存在しない場合、又はストレージ・ユニットの電源がオフである場合である。構成内で使用可能でない記憶位置を指定しているアドレスを、無効であると言う。命令のアドレスが無効な場合は、操作は抑止される。同様に、ＥＸＥＣＵＴＥのターゲット命令のアドレスが無効な場合も、操作は抑止される。さらに、テーブル又はテーブル・エントリにアクセスする際にアドレッシング例外が発生した場合は、操作単位が抑止される。この規則が適用されるテーブル及びテーブル・エントリは、ディスパッチ可能単位制御テーブル、１次ＡＳＮ第２テーブル・エントリ、並びにアクセス・リスト、領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、ページ・テーブル、リンケージ・テーブル、リンケージ第１テーブル、リンケージ第２テーブル、エントリ・テーブル、ＡＳＮ第１テーブル、ＡＳＮ第２テーブル、権限テーブル、リンケージ・スタック、及びトレース・テーブル内のエントリである。領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、及びページ・テーブルに対する参照についてアドレッシング例外が生じた場合は、動的アドレス変換の際の暗黙参照の場合も、ＬＯＡＤ  ＰＡＧＥ−ＴＡＢＬＥ−ＥＮＴＲＹ  ＡＤＤＲＥＳＳ、ＬＯＡＤ  ＲＥＡＬ  ＡＤＤＲＥＳＳ、ＳＴＯＲＥ  ＲＥＡＬ  ＡＤＤＲＥＳＳ、及びＴＥＳＴ  ＰＲＯＴＥＣＴＩＯＮの実行と関連した参照の場合も、アドレッシング例外は抑止をもたらす。同様に、ディスパッチ可能単位制御テーブル、１次ＡＳＮ第２テーブル・エントリ、アクセス・リスト、ＡＳＮ第２テーブル、又は権限テーブルへのアクセスについてアドレッシング例外が生じた場合は、暗黙的なアクセス・レジスタ変換の場合も、又は、ＬＯＡＤ  ＰＡＧＥ−ＴＡＢＬＥ−ＥＮＴＲＹ  ＡＤＤＲＥＳＳ、ＬＯＡＤ  ＲＥＡＬ  ＡＤＤＲＥＳＳ、ＳＴＯＲＥ  ＲＥＡＬ  ＡＤＤＲＥＳＳ、ＴＥＳＴ  ＡＣＣＥＳＳ、又はＴＥＳＴ  ＰＲＯＴＥＣＴＩＯＮの一部として行われるアクセス・レジスタ変換の場合も、抑止がもたらされる。実行が抑止される一部の特定の命令を除いて、オペランド・アドレスの変換はできても、そのアドレスが使用不能の位置を示している場合は、操作は終了する。終了の場合は、変更されるのは結果フィールドだけである。この文脈における「結果フィールド」という用語は、条件コード、レジスタ、及びいずれかの記憶位置のうち、命令により変更されるものとして指定されている位置が含まれる。
【０１１０】
上記は、１つのコンピュータ・システムの実施形態の用語及び構造の理解に有用である。実施形態は、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ又はそこで提供される説明に制限されるものではない。実施形態は、ここでの教示を有する他のコンピュータ製造業者の他のコンピュータ・アーキテクチャに有利に適用することが可能である。
【０１１１】
図１７を参照すると、コンピュータ・システムは、オペレーティング・システム（ＯＳ）７０１、及び２つ以上のアプリケーション・プログラム７０２、７０３を実行することができる。ＯＳが、アプリケーションにより使用されるリソースを管理するのを可能にするために、コンテキスト・スイッチが用いられる。一例においては、ＯＳ７０１は、割り込みタイマーを設定し、該割り込みタイマーによって指定された期間だけアプリケーション・プログラムが実行されるのを可能にするように、コンテキスト・スイッチ動作を開始する７０４。コンテキスト・スイッチ動作は、実行すべき次のＯＳ命令を指し示すＯＳのプログラム・カウンタを含む、ＯＳの状態情報を保存する７０５。続いて、コンテキスト・スイッチ動作は、アプリケーション・プログラム＃１  ７０２の状態情報を取得し７０５、アプリケーション・プログラム＃１  ７０２が、アプリケーション・プログラムの取得した現行プログラム・カウンタにおいて、命令の実行を開始するのを可能にする７０６。割り込みタイマーが終了すると、コンテキスト・スイッチの動作を開始し７０４、コンピュータ・システムをＯＳに戻す。
【０１１２】
異なるプロセッサ・アーキテクチャは、汎用レジスタ（general purpose register）と呼ばれることが多い、制限された数の汎用レジスタ（general register、ＧＲ）を提供し、それらは、アーキテクチャ化された命令セットの命令により明示的に（及び／又は、暗黙的に）識別される。ＩＢＭ  ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ及びその前身のアーキテクチャ（１９６４年頃のオリジナルのＳｙｓｔｅｍ３６０に遡ることができる）は、各々の中央演算処理装置（ＣＰＵ）に対して１６個の汎用レジスタ（ＧＲ）を提供する。以下のように、プロセッサ（中央演算処理装置（ＣＰＵ））の命令により、ＧＲを使用することができる。：
・算術又は論理演算のソース・オペランドとして。
・算術又は論理演算のターゲット・オペランドとして。
・メモリ・オペランドのアドレスとして（基底レジスタ、指標レジスタ、又は直接）。
・メモリ・オペランドの長さとして。
・命令との間で機能コード又は他の情報を提供するといった他の使用。
【０１１３】
２０００年にＩＢＭ  ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅメインフレームが導入されるまで、メインフレームの汎用レジスタは、３２ビットで構成されており、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの導入に伴い、汎用レジスタは６４ビットで構成されるようになったが、互換性の理由で、多くのｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ命令は、引き続き３２ビットをサポートしている。
【０１１４】
同様に、例えばＩｎｔｅｌ（登録商標）からのｘ８６のような他のアーキテクチャは、互換モードを提供するので、例えば３２ビット・レジスタを有する現行のマシンは、命令が、３２ビットＧＲの最初の８ビット又は１６ビットだけにアクセスするモードを提供する。
【０１１５】
初期のＩＢＭ  Ｓｙｓｔｅｍ３６０環境においてさえ、アセンブラ・プログラマー及びコンパイラ設計者にとって、１６個のレジスタ（例えば、命令内の４ビット・レジスタ・フィールドにより識別される）は難題であることが分かっていた。中規模サイズのプログラムは、コード及びデータをアドレス指定するために幾つかの基底レジスタを必要とすることがあり、アクティブな変数を保持するのに使用可能なレジスタの数を制限する。制限された数のレジスタに対処するために、特定の技術が使用される。：
・プログラム設計（モジュラー・プログラミングのように単純な）は、基底レジスタの過剰使用を最小限にするのに役立った。
・コンパイラは、レジスタの動的な再割り当てを管理するために、レジスタの「色分け」のような技術を使用している。
・以下を用いて、基底レジスタの使用を減らすことができる。：即ち、
・（命令内に）即値定数を有するよりより新しい算術及び論理命令。
・相対−即値オペランド・アドレスを有するより新しい命令。
・長変位を有するより新しい命令。
【０１１６】
しかしながら、ＣＰＵ内のレジスタの数が収容可能であるよりも多くの生存変数（live variable）及びアドレッシング範囲がある場合、一定のレジスタ圧（register pressure）が残る。
【０１１７】
ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅは、３つのプログラムが選択可能なアドレッシング・モード：即ち、２４ビット、３１ビット、及び６４ビット・アドレッシングを提供する。しかしながら、６４ビット値を必要とせず、６４ビットのメモリ・アドレッシングも利用しないプログラムの場合には、６４ビットのＧＲを有することの利点は限られている。以下の開示は、通常は６４ビット・アドレッシング又は変数を使用しないプログラムに対して６４ビット・レジスタを利用するための技術を説明する。
【０１１８】
本開示においては、レジスタのビット位置に、左から右に昇順で番号が付けられる（ビッグエンディアン）慣例が使用される。６４ビット・レジスタでは、ビット０（左端のビット）が最上位の値（２６３）を表し、ビット６３（右端のビット）が最下位の値（２０）を表す。こうしたレジスタの左端の３２ビット（ビット０−３１）は、上位ワード（high word）と呼ばれ、レジスタの右端の３２ビット（ビット３２−６３）は、下位ワード（low word）と呼ばれ、１ワードは３２ビットである。
【０１１９】
ＩＮＴＥＲＬＯＣＫＥＤ−ＡＣＣＥＳＳファシリティ：
１つの例示的なｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの実施形態においては、単一命令においてインターロック更新により（比較及びスワップ（ｃｏｍｐａｒｅ−ａｎｄ−ｓｗａｐ）タイプの更新を使用するのとは対照的に）、ロード、更新、及びストア操作を行うことを可能にする手段を提供する、ｉｎｔｅｒｌｏｃｋｅｄ−ａｃｃｅｓｓ（インターロック・アクセス）ファシリティを利用することができる。このファシリティはまた、インターロック・フェッチ方式により、２つの別個の記憶位置からのロードを試みる命令を提供する。このファシリティは、以下の命令、
・ＬＯＡＤ  ＡＮＤ  ＡＤＤ
・ＬＯＡＤ  ＡＮＤ  ＡＤＤ  ＬＯＧＩＣＡＬ
・ＬＯＡＤ  ＡＮＤ  ＡＮＤ
・ＬＯＡＤ  ＡＮＤ  ＥＸＣＬＵＳＩＶＥ  ＯＲ
・ＬＯＡＤ  ＡＮＤ  ＯＲ
・ＬＯＡＤ  ＰＡＩＲ  ＤＩＳＪＯＩＮＴ
を提供する。
【０１２０】
ＬＯＡＤ／ＳＴＯＲＥ  ＯＮ  ＣＯＮＤＩＴＩＯＮファシリティ：
１つの例示的なｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの実施形態においては、ｌｏａｄ／ｓｔｏｒｅ−ｏｎ−ｃｏｎｄｉｔｉｏｎ（条件付きロード／ストア）ファシリティは、命令の条件コード・マスク・フィールドがＰＳＷ内の現在の条件コードに合致したときにのみ、選択された操作を実行できる手段を提供することができる。このファシリティは、以下の命令、
・ＬＯＡＤ  ＯＮ  ＣＯＮＤＩＴＩＯＮ
・ＳＴＯＲＥ  ＯＮ  ＣＯＮＤＩＴＩＯＮ
を提供する。
【０１２１】
ＤＩＳＴＩＮＣＴ−ＯＰＥＲＡＮＤＳファシリティ：
１つの例示的なｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの実施形態においては、ｄｉｓｔｉｎｃｔ−ｏｐｅｒａｎｄｓ（独立オペランド）ファシリティは、結果レジスタが、ソース・レジスタのいずれとも異なり得る、代替的な形態の選択された算術命令及び論理命令を提供することができる。このファシリティは、以下の命令、
・ＡＤＤ
・ＡＤＤ  ＩＭＭＥＤＩＡＴＥ
・ＡＤＤ  ＬＯＧＩＣＡＬ
・ＡＤＤ  ＬＯＧＩＣＡＬ  ＷＩＴＨ  ＳＩＧＮＥＤ  ＩＭＭＥＤＩＡＴＥ
・ＡＮＤ
・ＥＸＣＬＵＳＩＶＥ  ＯＲ
・ＯＲ
・ＳＨＩＦＴ  ＬＥＦＴ  ＳＩＮＧＬＥ
・ＳＨＩＦＴ  ＬＥＦＴ  ＳＩＮＧＬＥ  ＬＯＧＩＣＡＬ
・ＳＨＩＦＴ  ＲＩＧＨＴ  ＳＩＮＧＬＥ
・ＳＨＩＦＴ  ＲＩＧＨＴ  ＳＩＮＧＬＥ  ＬＯＧＩＣＡＬ
・ＳＵＢＴＲＡＣＴ
・ＳＵＢＴＲＡＣＴ  ＬＯＧＩＣＡＬ
についての代替的な形態を提供する。
【０１２２】
ＰＯＰＵＬＡＴＩＯＮ−ＣＯＵＮＴファシリティ
１つの例示的なｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの実施形態においては、ｐｏｐｕｌａｔｉｏｎ−ｃｏｕｎｔ（ポピュレーション・カウント）ファシリティは、汎用レジスタの各バイトの１のビット数のカウントを提供するＰＯＰＵＬＡＴＩＯＮ−ＣＯＵＮＴ命令を提供することができる。
【０１２３】
ストレージ・オペランド参照：
特定の特殊な命令の場合、多数のオペランドについてのフェッチ参照が、他のＣＰＵ及びチャネル・プログラムによる特定のアクセスに対して、インターロックされているように見えることがある。そのようなフェッチ参照は、インターロック・フェッチ参照と呼ばれる。インターロック・フェッチ参照と関連したフェッチ・アクセスは、必ずしも連続して行われるとは限らず、インターロック・フェッチ参照のフェッチ・アクセス間に、他のＣＰＵによるストア・アクセスが、インターロック・フェッチ参照と同じ記憶位置において行われないことがある。ＬＯＡＤ  ＰＡＩＲ  ＤＩＳＪＯＩＮＴ命令に対するストレージ・オペランド・フェッチ参照は、インターロック・フェッチ参照とすることができる。インターロック・フェッチにより、ＬＯＡＤ  ＰＡＩＲ  ＤＩＳＪＯＩＮＴが、両方のオペランドをフェッチできるかどうかは、条件コードにより示される。特定の特殊な命令の場合、他のＣＰＵ及びチャネル・プログラムによる特定のアクセスに対して、更新参照がインターロックされることがある。このような更新参照を、インターロック更新参照(interlocked-update reference)と呼ぶ。インターロック更新参照と関連したフェッチ・アクセス及びストア・アクセスは、必ずしも連続して行われるとは限らないが、インターロック更新参照のフェッチ・アクセスとストア・アクセスとの間に、他のＣＰＵ及びチャネル・プログラムによる全てのストア・アクセス、並びに、他のＣＰＵによるインターロック更新参照と関連したフェッチ・アクセス及びストア・アクセスが、同じ記憶位置で行なわれることが防止される。
【０１２４】
マルチプロセッサ・システムはストレージ・オペランド参照をインターロックするための様々な手段を組み入れることができる。一実施形態は、参照中にシステム内のキャッシュ・ラインの排他的所有権を取得するプロセッサを有する。別の実施形態は、例えば、メモリからアクセスされるオペランドがキャッシュ・ライン内にある整数境界上にあることを必要とすることにより、ストレージ・アクセスが同じキャッシュ・ラインに制限されることを必要とする。この場合、１２８バイトのキャッシュ・ラインにおいてアクセスされるいずれの６４ビット（８バイト）オペランドも、これが６４ビット整数境界上にあれば、確実に全体がキャッシュ・ライン内に収まる。
【０１２５】
ブロック並行処理参照：
一部の参照では、ハーフワード（２バイト）、ワード（４バイト）、ダブルワード（８バイト）、又はクワドワード（１６バイト）内の全てのバイト（８ビット）へのアクセスが、他のＣＰＵ及びチャネル・プログラムから見ると、ブロック並行処理（block concurrent）に見えるように指定される。このセクションでは、ハーフワード、ワード、ダブルワード、又はクワドワードを、ブロックと呼ぶ。フェッチ・タイプ参照が、ブロック内での並行処理のように見えるよう指定されている場合、そのブロックに含まれるバイトがフェッチされている間、別のＣＰＵ又はチャネル・プログラムによるそのブロックへのストア・アクセスは許可されない。ストア・タイプ参照が、ブロック内での並行処理のように見えるよう指定されている場合、そのブロック内のバイトがストアされている間、別のＣＰＵ又はチャネル・プログラムによるそのブロックへのアクセス（フェッチ又はストア）は許可されない。
【０１２６】
逐次化（serializing）命令という用語は、１つ又は複数の逐次化機能を実行させる命令を指す。逐次化操作という用語は、命令内の操作の単位、又は割り込みのような逐次化機能を実行させるマシン操作を指す。
【０１２７】
特定オペランドの逐次化
特定の命令は、命令のオペランドに対して、特定オペランドの逐次化（specific-operand-serialization）を行わせることができる。他のＣＰＵ及びチャネル・サブシステムから見ると、特定オペランドの逐次化操作は、概念上前にある全てのストレージ・アクセスが、概念上後にある命令の特定ストレージ・アクセスへのアクセスが行われる前に完了されることから成る。他のＣＰＵ及びチャネル・プログラムから見ると、特定オペランドの逐次化を行わせる命令が完了すると、その命令のストアが完了する。特定オペランドの逐次化は、以下の命令：
・インターロック・アクセス・ファシリティがインストールされており、第１オペランドが、オペランドのサイズに対して整数である境界上に位置合わせされている場合の、第１オペランドに対する、ＡＤＤ  ＩＭＭＥＤＩＡＴＥ（ＡＳＩ、ＡＧＳＩ）及びＡＤＤ  ＬＯＧＩＣＡＬ  ＷＩＴＨ  ＳＩＧＮＥＤ  ＩＭＭＥＤＩＡＴＥ
・第２オペランドに対する、ＬＯＡＤ  ＡＮＤ  ＡＤＤ、ＬＯＡＤ  ＡＮＤ  ＡＤＤ  ＬＯＧＩＣＡＬ、ＬＯＡＤ  ＡＮＤ  ＡＮＤ、ＬＯＡＤ  ＡＮＤ  ＥＸＣＬＵＳＩＶＥ  ＯＲ、ＬＯＡＤ  ＡＮＤ  ＯＲ
の実行によって行われる。
【０１２８】
インターロック更新：
ＩＢＭ  ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ及びその前身のマルチプロセッサ・アーキテクチャ（後のＳｙｓｔｅｍ３６０まで遡る）は、特定の「インターロック更新（ｉｎｔｅｒｌｏｃｋｅｄ−ｕｐｄａｔｅ）」命令を実装している。インターロック更新命令は、命令を実行するＣＰＵが、メモリがフェッチされた時点からこれが再びストアされるまで、そのメモリ位置に対する排他的なアクセスを有することを保証する。これにより、同じ記憶位置にアクセスしようとするマルチ・プロセッサ構成の複数のＣＰＵが、間違った結果を見ないことが保証される。
【０１２９】
第１のインターロック更新命令は、Ｓ／３６０マルチプロセッシング・システムにおいて導入されたＴＥＳＴ  ＡＮＤ  ＳＥＴ（ＴＳ）であった。Ｓｙｓｔｅｍ３７０は、ＣＯＭＰＡＲＥ  ＡＮＤ  ＳＷＡＰ（ＣＳ）及びＣＯＭＰＡＲＥ  ＤＯＵＢＬＥ  ＡＮＤ  ＳＷＡＰ（ＣＤＳ）命令を導入した。ＥＳＡ／３９０は、ＣＯＭＰＡＲＥ  ＡＮＤ  ＳＷＡＰ  ＡＮＤ  ＰＵＲＧＥ（ＣＳＰ）命令（仮想メモリの管理に使用される特化された形態）を付加した。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅは、６４ビットのＣＯＭＰＡＲＥ  ＡＮＤ  ＳＷＡＰ（ＣＳＧ）及びＣＯＭＰＡＲＥ  ＡＮＤ  ＳＷＡＰ  ＡＮＤ  ＰＵＲＧＥ（ＣＳＰＧ）、並びに１２８ビットのＣＯＭＰＡＲＥ  ＤＯＵＢＬＥ  ＡＮＤ  ＳＷＡＰ（ＣＤＳＧ）命令を付加した。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの長変位ファシリティは、ＣＯＭＰＡＲＥ  ＡＮＤ  ＳＷＡＰ（ＣＳＹ）及びＣＯＭＰＡＲＥ  ＤＯＵＢＬＥ  ＡＮＤ  ＳＷＡＰ（ＣＤＳＹ）命令を付加した。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅのｃｏｍｐａｒｅ−ａｎｄ−ｓｗａｐ−ａｎｄ−ｓｔｏｒｅファシリティは、ＣＯＭＰＡＲＥ  ＡＮＤ  ＳＷＡＰ  ＡＮＤ  ＳＴＯＲＥ命令を付加した。ＴＥＳＴ  ＡＮＤ  ＳＥＴ命令についての（ＴＳ）のようなニーモニックは、命令を識別するためにアセンブラ・プログラマーによって使用される。アセンブラ表記法は、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの参考文献において論じられており、本発明の教示には重要でない。
【０１３０】
従来技術のインターロック更新命令を用いて、複雑性及び付加的なＣＰＵサイクルを犠牲にしてではあるが、ロック・プロトコル、メモリ位置に対するインターロック算術及び論理操作その他を含む、より複雑な形態の逐次化されたアクセスを行うことができる。操作のアトミック単位として機能する種々のインターロック更新パラダイムに対する必要性が、引き続き存在する。本明細書における実施形態は、これらのパラダイムのうちの３つに対処する。
【０１３１】
本開示は、インターロック更新技術を実施する２つの新しい命令セット、及び、オペランドが適切に位置合わせされているときにインターロック更新を用いて機能するように定められた既存の第３の命令セットの機能拡張について説明する：
【０１３２】
Ｌｏａｄ  ａｎｄ  Ｐｅｒｆｏｒｍ操作：
この命令グループは、メモリ位置（第２オペランド）から汎用レジスタ（第１オペランド）に値をロードし、汎用レジスタ（第３オペランド）内の値に算術演算又はブール演算を行い、演算の結果を、再びメモリ位置に入れる。第２オペランドのフェッチ及びストアは、他のＣＰＵには、ブロック並行処理のインターロック更新であるように見える。
【０１３３】
Ｌｏａｄ  Ｐａｉｒ  Ｄｉｓｊｏｉｎｔ：
この命令グループは、異なる別個のメモリ位置（第１オペランド及び第２オペランド）からの２つの値を、偶数／奇数対の汎用レジスタ（第３オペランドとして指定される）にロードしようと試みる。インターロック方式で（即ち、値の１つが別のＣＰＵにより変更されることなく）、２つの異なるメモリ位置にアクセスできるかは、条件コードにより示される。
【０１３４】
ＡＤＤ  ［ＬＯＧＩＣＡＬ  ＷＩＴＨ  ＳＩＧＮＥＤ］  ＩＭＭＥＤＩＡＴＥの機能拡張：
従来技術のＳｙｓｔｅｍ  ｚ１０は、命令内の即値定数を使用してメモリ位置への加算を行うために幾つかの命令：即ち、ＡＤＤ  ＩＭＭＥＤＩＡＴＥ（ＡＳＩ、ＡＧＳＩ）及びＡＤＤ  ＬＯＧＩＣＡＬ  ＷＩＴＨ  ＳＩＧＮＥＤ  ＩＭＭＥＤＩＡＴＥ（ＡＬＳＩ、ＡＬＧＳＩ）を導入した。本来の定義では、これらの命令によるメモリ・アクセスは、インターロック更新ではなかった。インターロック更新ファシリティがインストールされており、これらの命令についてのメモリ・オペランドが整数境界上に位置合わせされている場合、オペランドのフェッチ／加算／ストアは、ブロック並行処理のインターロック更新であるように定義される。
【０１３５】
他のアーキテクチャは、この問題に対する代替的な解決策を実装する。例えば、Ｉｎｔｅｌ  Ｐｅｎｔｉｕｍアーキテクチャは、特定の後続の命令についてのインターロック更新に影響を及ぼすロック・プリフィックス（ＬＯＣＫ  ｐｒｅｆｉｘ）命令を定める。しかしながら、ロック・プリフィックス技術は、不必要な複雑性をアーキテクチャに付加する。本明細書に記載される解決策は、プリフィックス命令を必要とせずに、操作のアトミック単位でインターロック更新を行うものである。
【０１３６】
ＩＮＴＥＲＬＯＣＫＥＤ−ＳＴＯＲＡＧＥ−ＡＣＣＥＳＳ命令：
以下は、Ｉｎｔｅｒｌｏｃｋｅｄ−Ｓｔｏｒａｇｅ−Ａｃｃｅｓｓ（インターロック・ストレージ・アクセス）命令の例である。
【０１３７】
ＬＯＡＤ  ＡＮＤ  ＡＤＤ（ＲＳＹ形式）
命令がコンピュータ・システムにより実行されると、第２オペランドが第３オペランドに加算され、和が第２オペランド位置に入れられる。その後、第２オペランドの元の内容（加算前の）は変更されずに第１オペランド位置に入れられる。ＬＡＡオペコードの場合、オペランドは３２ビットの符号付き２進整数として扱われる。ＬＡＡＧオペコードの場合、オペランドは６４ビットの符号付き２進整数として扱われる。ロード目的の第２オペランドのフェッチ、及び第２オペランド位置へのストアは、他のＣＰＵから見ると、ブロック並行処理のインターロック更新参照であるように見える。特定オペランドの逐次化操作が行われる。変位は、２０ビットの符号付き２進整数として扱われる。ＬＡＡの第２オペランドは、ワード境界上に指定されなければならない。ＬＡＡＧの第２オペランドは、ダブルワード境界上に指定されなければならない。そうでない場合には、指定例外が発生する。
結果として得られる条件コード：
０  結果が０であり、オーバーフローは発生しない
１  結果が０より小さく、オーバーフローは発生しない
２  結果が０より大きく、オーバーフローは発生しない
３  オーバーフロー
プログラム例外：
・アクセス例外（フェッチ及びストア、オペランド２）
・固定小数点オーバーフロー例外
・操作例外（インターロック・アクセス・ファシリティがインストールされていない場合）
・指定例外
プログラミング上の注意：
１．Ｒ１及びＲ３フィールドが同じレジスタを指定する場合を除いて、汎用レジスタＲ３は変更されない。
２．ＬＯＡＤ  ＡＮＤ  ＡＤＤ、ＬＯＡＤ  ＡＮＤ  ＡＤＤ  ＬＯＧＩＣＡＬ、ＬＯＡＤ  ＡＮＤ  ＡＮＤ、ＬＯＡＤ  ＡＮＤ  ＥＸＣＬＵＳＩＶＥ  ＯＲ、及びＬＯＡＤ  ＡＮＤ  ＯＲの操作は、以下のように表現することができる。
ｔｅｍｐ←ｏｐｅｒａｎｄ＿２；ｏｐｅｒａｎｄ＿２←ｏｐｅｒａｎｄ＿２  ＯＰ  ｏｐｅｒａｎｄ＿３；ｏｐｅｒａｎｄ＿１←ｔｅｍｐ；ＯＰは、命令によって実行される算術操作又は論理操作を表す。
【０１３８】
ＬＯＡＤ  ＡＮＤ  ＡＤＤ  ＬＯＧＩＣＡＬ（ＲＳＹ形式）
命令がコンピュータ・システムにより実行されると、第２オペランドが第３オペランドに加算され、和が第２オペランド位置に入れられる。その後、第２オペランドの元の内容（加算前の）は変更されずに、第１オペランド位置に入れられる。ＬＡＡＬオペコードの場合、オペランドは３２ビットの符号なし２進整数として扱われる。ＬＡＡＬＧオペコードの場合、オペランドは６４ビットの符号なし２進整数として扱われる。ロードのための第２オペランドのフェッチ、及び第２オペランド位置へのストアは、他のＣＰＵから見ると、ブロック並行処理のインターロック更新参照であるように見える。特定オペランドの逐次化操作が行われる。変位は、２０ビットの符号付き２進整数として扱われる。ＬＡＡＬの第２オペランドは、ワード境界上に指定されなければならない。ＬＡＡＬＧの第２オペランドは、ダブルワード境界上に指定されなければならない。そうでない場合には、指定例外が生じる。
結果として得られる条件コード：
０  結果は０であり、繰り上がりはない
１  結果は０でなく、繰り上がりはない
２  結果は０であり、繰り上がる
３  結果は０でなく、繰り上がる
プログラム例外：
・アクセス例外（フェッチ及びストア、オペランド２）
・操作例外（インターロック・アクセス・ファシリティがインストールされていない場合）
・指定例外
プログラミング上の注意：ＬＯＡＤ  ＡＮＤ  ＡＤＤについてのプログラミング上の注意を参照されたい。
【０１３９】
ＬＯＡＤ  ＡＮＤ  ＡＮＤ（ＲＳＹ形式）
命令がコンピュータ・システムにより実行されると、第２オペランドと第３オペランドの論理積（ＡＮＤ）が、第２オペランド位置に入れられる。その後、第２オペランドの元の内容（論理積演算前の）は変更されずに、第１オペランド位置に入れられる。ＬＡＮオペコードの場合、オペランドは３２ビットである。ＬＡＮＧオペコードの場合、オペランドは６４ビットである。連結子ＡＮＤは、ビット単位でオペランドに適用される。両方のオペランドの対応するビット位置が１を含む場合、結果のビット位置の内容が１に設定され、そうでない場合には、結果ビットが０に設定される。ロード目的の第２オペランドのフェッチ、及び第２オペランド位置へのストアは、他のＣＰＵから見ると、ブロック並行処理のインターロック更新参照であるように見える。特定オペランド逐次化操作が行われる。変位は、２０ビットの符号付き２進整数として扱われる。ＬＡＮの第２オペランドは、ワード境界上に指定されなければならない。ＬＡＮＧの第２オペランドは、ダブルワード境界上に指定されなければならない。そうでない場合には、指定例外が生じる。
結果として得られる条件コード：
０  結果は０である
１  結果は０でない
２  −−
３  −−
プログラム例外：
・アクセス例外（フェッチ及びストア、オペランド２）
・操作例外（インターロック・アクセス・ファシリティがインストールされていない場合）
・指定例外
プログラミング上の注意：ＬＯＡＤ  ＡＮＤ  ＡＤＤについてのプログラミング上の注意を参照されたい。
【０１４０】
ＬＯＡＤ  ＡＮＤ  ＥＸＣＬＵＳＩＶＥ  ＯＲ（ＲＳＹ形式）
命令がコンピュータ・システムにより実行されると、第２オペランドと第３オペランドの排他的論理和（ＥＸＣＬＵＳＩＶＥ  ＯＲ）が、第２オペランド位置に入れられる。その後、第２オペランドの元の内容（排他的論理和演算前の）は変更されずに、第１オペランド位置に入れられる。ＬＡＸオペコードの場合、オペランドは３２ビットである。ＬＡＸＧオペコードの場合、オペランドは６４ビットである。連結子ｅｘｃｌｕｓｉｖｅ  ＯＲは、ビット単位でオペランドに適用される。２つのオペランドの対応するビット位置のビットが異なる場合には、結果のビット位置の内容が１に設定され、そうでない場合には、結果ビットが０に設定される。ロード目的の第２オペランドのフェッチ、及び第２オペランド位置へのストアは、他のＣＰＵから見ると、ブロック並行処理のインターロック更新参照であるように見える。特定オペランドの逐次化操作が行われる。変位は、２０ビットの符号付き２進整数として扱われる。ＬＡＸの第２オペランドは、ワード境界上に指定されなければならない。ＬＡＸＧの第２オペランドは、ダブルワード境界上に指定されなければならない。そうでない場合、指定例外が生じる。
結果として得られる条件コード：
０  結果は０である
１  結果は０でない
２  −−
３  −−
プログラム例外：
・アクセス例外（フェッチ及びストア、オペランド２）
・操作例外（インターロック・アクセス・ファシリティがインストールされていない場合）
・指定例外
プログラミング上の注意：ＬＯＡＤ  ＡＮＤ  ＡＤＤについてのプログラミング上の注意を参照されたい。
【０１４１】
ＬＯＡＤ  ＡＮＤ  ＯＲ（ＲＳＹ形式）
命令がコンピュータ・システムにより実行されると、第２オペランドと第３オペランドの論理和（ＯＲ）が、第２オペランド位置に入れられる。その後、第２オペランドの元の内容（論理和演算前の）は変更されずに、第１オペランド位置に入れられる。ＬＡＯオペコードの場合、オペランドは３２ビットである。ＬＡＯＧオペコードの場合、オペランドは６４ビットである。連結子ＯＲは、ビット単位でオペランドに適用される。一方又は両方のオペランドの対応するビット位置が１を含む場合には、結果のビット位置の内容が１に設定され、そうでない場合には、結果ビットが０に設定される。ロード目的の第２オペランドのフェッチ、及び第２オペランド位置へのストアは、他のＣＰＵから見ると、ブロック並行処理のインターロック更新参照であるように見える。特定オペランドの逐次化操作が行われる。変位は、２０ビットの符号付き２進整数として扱われる。ＬＡＯの第２オペランドは、ワード境界上に指定されなければならない。ＬＡＯＧの第２オペランドは、ダブルワード境界上に指定されなければならない。そうでない場合には、指定例外が生じる。
結果として得られる条件コード：
０  結果は０である
１  結果は０でない
２  −−
３  −−
プログラム例外：
・アクセス例外（フェッチ及びストア、オペランド２）
・操作例外（インターロック・アクセス・ファシリティがインストールされていない場合）
・指定例外
プログラミング上の注意：ＬＯＡＤ  ＡＮＤ  ＡＤＤについてのプログラミング上の注意を参照されたい。
【０１４２】
ＬＯＡＤ  ＰＡＩＲ  ＤＩＳＪＯＩＮＴ（ＳＳＦ形式）
命令がコンピュータ・システムにより実行されると、汎用レジスタＲ３は、偶数／奇数レジスタ対の偶数レジスタを指定する。第１オペランドは変更されずに、第３オペランドの偶数レジスタに入れられ、第２オペランドは変更されずに、第３オペランドの奇数レジスタに入れられる。条件コードは、第１及び第２オペランドが、ブロック並行処理のインターロック・フェッチによってフェッチされたように見えるかどうかを示す。ＬＰＤオペコードの場合、第１及び第２オペランドは、ストレージ内のワードであり、第３オペランドは、汎用レジスタＲ３及びＲ３＋１のビット３２−６３にあり、レジスタのビット０−３１は変更されない。ＬＰＤＧオペコードの場合、第１及び第２オペランドは、ストレージ内のダブルワードであり、第３オペランドは、汎用レジスタＲ３及びＲ３＋１のビット０−６３にある。他のＣＰＵから見ると、第１及び第２オペランドは、ブロック並行処理のインターロック・フェッチによってフェッチされたように見える場合、条件コード０が設定される。第１及び第２オペランドが、ブロック並行処理のインターロック更新によってフェッチされたように見えない場合、条件コード３が設定される。第３オペランドは、条件コードに関係なくロードされる。第１及び第２オペランドの変位は、１２ビットの符号なし２進整数として扱われる。ＬＰＤの第１及び第２オペランドは、ワード境界上に指定されなければならない。ＬＰＤＧの第１及び第２オペランドは、ダブルワード境界上に指定されなければならない。汎用レジスタＲ３は、偶数レジスタを指定しなければならない。そうでない場合には、指定例外が生じる。
結果として得られる条件コード：
０  レジスタ対は、インターロック・フェッチによってロードされる
１  −−
２  −−
３  レジスタ対は、インターロック・フェッチによってはロードされない
プログラム例外：
・アクセス例外（フェッチ、オペランド１及び２）
・操作例外（インターロック・アクセス・ファシリティがインストールされていない場合）
・指定例外
プログラミング上の注意：
１．条件コードの設定は、構成内の他のＣＰＵによるストレージ・アクセスによって決まる。
２．結果として得られる条件コードが３である場合、プログラムは分岐し、ＬＯＡＤ  ＰＡＩＲ  ＤＩＳＪＯＩＮＴ命令を再実行することができる。しかしながら、インターロック・フェッチを得ようとする試みが繰り返し不成功に終わった後、プログラムは、ストレージ・オペランドへのアクセスを逐次化する代替的な手段を使用すべきである。代替的な経路に分岐する前に、プログラムが、ＬＯＡＤ  ＰＡＩＲ  ＤＩＳＪＯＩＮＴを１０回以上再実行しないことが推奨される。
３．プログラムは、決して条件コード０が設定されない状況に適合できなくてはならない。
【０１４３】
ＬＯＡＤ／ＳＴＯＲＥ−ＯＮ−ＣＯＮＤＩＴＩＯＮ命令：
以下は、例示的Ｌｏａｄ／Ｓｔｏre−ｏｎ−ｃｏｎｄｉｔｉｏｎ命令である：
【０１４４】
ＬＯＡＤ  ＯＮ  ＣＯＮＤＩＴＩＯＮ（ＲＲＦ、ＲＳＹ形式）
命令がコンピュータ・システムにより実行されると、条件コードが、Ｍ３により指定された値のうちの１つを有する場合には、第２オペランドは、変更されずに、第１オペランド位置に入れられ、そうでない場合には、第１オペランドは変更されないままである。ＬＯＣ及びＬＲＯＣの場合、第１及び第２オペランドは３２ビットであり、ＬＧＯＣオペコード及びＬＧＲＯＣオペコードの場合、第１及び第２オペランドは６４ビットである。Ｍ３フィールドは、４ビットのマスクとして使用される。４つの条件コード（０、１、２、及び３）は、次のように左から右へ、マスクの４つのビットに対応する。
【０１４５】
現行の条件コードを使用して、対応するマスク・ビットを選択する。条件コードにより選択されたマスク・ビットが１である場合には、ロードが実行される。選択されたマスク・ビットが０である場合には、ロードは実行されない。ＬＯＣ及びＬＧＯＣについての変位は、２０ビットの符号付き２進整数として扱われる。ＬＯＣ及びＬＧＯＣの場合、Ｍ３フィールドにより指定された条件が満たされないとき（即ち、ロード操作が実行されないとき）、第２オペランドについて、アクセス例外が発生するか、又はＰＥＲゼロ・アドレス検出が行われるかは、モデルによって決まる。
条件コード：コードは変更されないままである。
プログラム例外：
・アクセス例外（フェッチ、ＬＯＣ及びＬＧＯＣのオペランド２）
・操作例外（ｌｏａｄ／ｓｔｏｒｅ−ｏｎ−ｃｏｎｄｉｔｉｏｎファシリティがインストールされていない場合）
プログラミング上の注意：
１．Ｍ３フィールドが０を含む場合、命令は、ＮＯＰとして機能する。Ｍ３フィールドが全て１を含み、例外条件が存在しない場合、常にロード操作が実行される。しかしながら、これらは、それぞれＮＯＰ又は条件なしロードを実施する好ましい手段ではない。
２．ＬＯＣ及びＬＧＯＣの場合、Ｍ３フィールドにより指定された条件が満たされないとき、第２オペランドがキャッシュに持ち込まれるかどうかは、モデルによって決まる。
３．ＬＯＡＤ  ＯＮ  ＣＯＮＤＩＴＩＯＮが指標レジスタを提供しない点を除いて、ＬＯＡＤ  ＯＮ  ＣＯＮＤＩＴＩＯＮは、別個のＢＲＡＮＣＨ  ＯＮ  ＣＯＮＤＩＴＩＯＮ命令にＬＯＡＤ命令が続くのと似た機能を提供する。例えば、以下の２つの命令シーケンスは等しい。予測分岐を実施するモデルにおいては、ＣＰＵが分岐条件を成功裏に予測できるとき、ＢＲＡＮＣＨ  ＯＮ  ＣＯＮＤＩＴＩＯＮ命令とＬＯＡＤ命令の組み合わせは、ＬＯＡＤ  ＯＮ  ＣＯＮＤＩＴＩＯＮ命令よりも幾分良好に機能し得る。しかしながら、条件がより不規則であるときのように、ＣＰＵが分岐条件を成功裏に予測できないモデルにおいては、ＬＯＡＤ  ＯＮ  ＣＯＮＤＩＴＩＯＮ命令は、著しい性能の改善をもたらすことができる。
【０１４６】
ＳＴＯＲＥ  ＯＮ  ＣＯＮＤＩＴＩＯＮ（ＲＳＹ形式）
命令がコンピュータ・システムにより実行されると、条件コードが、Ｍ３により指定された値のうちの１つを有する場合には、第１オペランドは変更されずに、第２オペランド位置に入れられ、そうでない場合には、第２オペランドは変更されないままである。ＳＴＯＣオペコードの場合、第１及び第２オペランドは３２ビットであり、ＳＴＧＯＣオペコードの場合、第１及び第２オペランドは６４ビットである。Ｍ３フィールドは、４ビットのマスクとして使用される。４つの条件コード（０、１、２、及び３）は、次のように左から右へ、マスクの４つのビットに対応する。：即ち、現行の条件コードを使用して、対応するマスク・ビットを選択する。条件コードにより選択されたマスク・ビットが１である場合には、ストアが行われる。選択されたマスク・ビットが０である場合には、ストアは行われず、通常の命令の順序に従って次の順次命令に進む。変位は、２０ビットの符号付き２進整数として扱われる。Ｍ３フィールドにより指定された条件が満たされない場合（即ち、ストア操作が実行されない）、第２オペランドについて、次の：即ち、（ａ）アクセス例外が生じる、（ｂ）ＰＥＲストレージ変更イベントが生じる、（ｃ）ＰＥＲゼロ・アドレス検出イベントが生じる、又は（ｄ）変更ビットが設定される、のいずれか又は全てが発生するかどうかは、モデルによって決まる。
条件コード：コードは変更されないままである。
プログラム例外：
・アクセス例外（ストア、オペランド２）
・操作例外（ｌｏａｄ／ｓｔｏｒｅ−ｏｎ−ｃｏｎｄｉｔｉｏｎファシリティがインストールされていない場合）
プログラミング上の注意：
１．Ｍ３フィールドが０を含む場合、命令は、ＮＯＰとして機能する。Ｍ３フィールドが全て１を含み、例外条件が存在しない場合、常にストア操作が実行される。しかしながら、これらは、それぞれＮＯＰ又は条件なしストアを実施する好ましい手段ではない。
２．Ｍ３フィールドにより指定された条件が満たされないとき、第２オペランドがキャッシュに持ち込まれるかどうかは、モデルによって決まる。
３．ＳＴＯＲＥ  ＯＮ  ＣＯＮＤＩＴＩＯＮが指標レジスタを提供しない点を除いて、ＳＴＯＲＥ  ＯＮ  ＣＯＮＤＩＴＩＯＮは、別個のＢＲＡＮＣＨ  ＯＮ  ＣＯＮＤＩＴＩＯＮ命令にＳＴＯＲＥ命令が続くのと似た機能を提供する。例えば、以下の２つの命令シーケンスは等しい。予測分岐を実施するモデルにおいては、ＣＰＵが分岐条件を成功裏に予測できるとき、ＢＲＡＮＣＨ  ＯＮ  ＣＯＮＤＩＴＩＯＮ命令とＳＴＯＲＥ命令の組み合わせは、ＳＴＯＲＥ  ＯＮ  ＣＯＮＤＩＴＩＯＮ命令よりも幾分良好に機能し得る。しかしながら、条件がより不規則であるときのように、ＣＰＵが分岐条件を成功裏に予測できないモデルにおいては、ＳＴＯＲＥ  ＯＮ  ＣＯＮＤＩＴＩＯＮ命令は、著しい性能の改善をもたらすことができる。
【０１４７】
ＤＩＳＴＩＮＣＴ−ＯＰＥＲＡＮＤＳファシリティ命令：
以下は、例示的なＤｉｓｔｉｎｃｔ−ｏｐｅｒａｎｄｓファシリティ命令である：
【０１４８】
ＡＤＤ（ＲＲ、ＲＲＥ、ＲＲＦ、ＲＸ、ＲＸＹ形式）、ＡＤＤ  ＩＭＭＥＤＩＡＴＥ（ＲＩＬ、ＲＩＥ、ＳＩＹ形式）
命令がコンピュータ・システムにより実行されると、ＡＤＤ（Ａ、ＡＧ、ＡＧＦ、ＡＧＦＲ、ＡＧＲ、ＡＲ、及びＡＹオペコード）及びＡＤＤ  ＩＭＭＥＤＩＡＴＥ（ＡＦＩ、ＡＧＦＩ、ＡＧＳＩ、及びＡＳＩオペコード）の場合は、第２オペランドが第１オペランドに加算され、和が第１オペランド位置に入れられる。ＡＤＤ（ＡＧＲＫ及びＡＲＫ）及びＡＤＤ  ＩＭＭＥＤＩＡＴＥ（ＡＧＨＩＫ及びＡＨＩＫオペコード）の場合は、第２オペランドが第３オペランドに加算され、和が第１オペランド位置に入れられる。
【０１４９】
ＡＤＤ（Ａ、ＡＲ、ＡＲＫ、及びＡＹオペコード）及びＡＤＤ  ＩＭＭＥＤＩＡＴＥ（ＡＦＩオペコード）の場合は、オペランドと和は、３２ビットの符号付き２進整数として扱われる。ＡＤＤ（ＡＧ、ＡＧＲ、及びＡＧＲＫオペコード）の場合は、これらは６４ビットの符号付き２進整数として扱われる。
【０１５０】
ＡＤＤ（ＡＧＦＲ、ＡＧＦオペコード）及びＡＤＤ  ＩＭＭＥＤＩＡＴＥ（ＡＧＦＩオペコード）の場合は、第２オペランドは、３２ビットの符号付き２進整数として扱われ、第１オペランドと和は、６４ビットの符号付き２進整数として扱われる。ＡＤＤ  ＩＭＭＥＤＩＡＴＥ（ＡＳＩオペコード）の場合は、第２オペランドは、８ビットの符号付き２進整数として扱われ、第１オペランドと和は、３２ビットの符号付き２進整数として扱われる。ＡＤＤ  ＩＭＭＥＤＩＡＴＥ（ＡＧＳＩオペコード）の場合は、第２オペランドは、８ビットの符号付き２進整数として扱われ、第１オペランドと和は、６４ビットの符号付き２進整数として扱われる。ＡＤＤ  ＩＭＭＥＤＩＡＴＥ（ＡＨＩＫオペコード）の場合、第１及び第３オペランドは、３２ビットの符号付き２進整数として扱われ、第２オペランドは、１６ビットの符号付き２進整数として扱われる。ＡＤＤ  ＩＭＭＥＤＩＡＴＥ（ＡＧＨＩＫオペコード）の場合は、第１及び第３オペランドは、６４ビットの符号付き２進整数として扱われ、第２オペランドは、１６ビットの符号付き２進整数として扱われる。
【０１５１】
オーバーフローが発生すると、符号ビット位置への繰り上がりを許容し、符号ビット位置からの繰り上がりは無視することによって、結果が取得され、条件コード３が設定される。固定小数点オーバーフロー・マスクが１の場合には、固定小数点オーバーフローに関するプログラム割り込みが発生する。
【０１５２】
インターロック・アクセス・ファシリティがインストールされており、ＡＤＤ  ＩＭＭＥＤＩＡＴＥ（ＡＳＩ、ＡＧＳＩ）の第１オペランドが、そのサイズに対応する整数境界上に位置合わせされているとき場合、第１オペランドのフェッチ及びストアは、他のＣＰＵから見るとインターロック更新として実行され、特定オペランドの逐次化操作が実行される。インターロック・アクセス・ファシリティがインストールされていない場合、又はＡＤＤ  ＩＭＭＥＤＩＡＴＥ（ＡＳＩ、ＡＧＳＩ）の第１オペランドが、そのサイズに対応する整数境界上に位置合わせされていない場合、そのオペランドのフェッチ及びストアは、インターロック更新として実行されない。
【０１５３】
Ａの変位は、１２ビットの符号なし２進整数として扱われる。ＡＹ、ＡＧ、ＡＧＦ、ＡＧＳＩ、及びＡＳＩの変位は、２０ビットの符号付き２進整数として扱われる。
結果として得られる条件コード：
０  結果が０であり、オーバーフローは発生しない
１  結果が０より小さく、オーバーフローは発生しない
２  結果が０より大きく、オーバーフローは発生しない
３  オーバーフロー
【０１５４】
プログラム例外：
・アクセス例外（フェッチ及びストア、ＡＧＳＩ及びＡＳＩのオペランド１のみ；フェッチ、Ａ、ＡＹ、ＡＧ、及びＡＧＦのオペランド２のみ）
・固定小数点オーバーフロー例外
・操作例外（ＡＹ、長変位ファシリティがインストールされていない場合；ＡＦＩ及びＡＧＦＩ、ｅｘｔｅｎｄｅｄ  ｉｍｍｅｄｉａｔｅファシリティがインストールされていない場合；ＡＧＳＩ及びＡＳＩ、一般命令拡張ファシリティがインストールされていない場合；ＡＲＫ、ＡＧＲＫ、ＡＨＩＫ及びＡＧＨＩＫ、ｄｉｓｔｉｎｃｔ−ｏｐｅｒａｎｄｓファシリティがインストールされていない場合）
プログラミング上の注意：
１．ＡＤＤ  ＩＭＭＥＤＩＡＴＥ（ＡＧＳＩ及びＡＳＩ）の第１オペランドへのアクセスは、ストレージから第１オペランドをフェッチし、その後、更新された値をストアすることから成る。インターロック・アクセス・ファシリティがインストールされていない場合、又は、第１オペランドが、そのサイズに対応する整数境界上に位置合わせされていない場合、第１オペランドへのフェッチ・アクセス及びストア・アクセスは、必ずしもフェッチ・アクセスの直後にストア・アクセスが行われるとは限らない。このような条件下では、別のＣＰＵ又はチャネル・サブシステムもまたその記憶位置を更新できる可能性がある場合には、ストレージ内の位置を更新するのに、ＡＤＤ  ＩＭＭＥＤＩＡＴＥ（ＡＧＳＩ及びＡＳＩ）を安全に使用することができない。インターロック・アクセス・ファシリティがインストールされており、第１オペランドが、そのサイズに対応する整数境界上に位置合わせされている場合、ブロック並行処理のインターロック更新を使用して、オペランドにアクセスされる。
２．算術演算におけるオーバーフロー条件を無視する特定のプログラミング言語の場合、条件コード３を設定することにより、結果の符号が不明瞭になる。しかしながら、ＡＤＤ  ＩＭＭＥＤＩＡＴＥの場合、分岐マスクを設定する際、Ｉ２フィールドの符号（コード生成の時点で既知である）を使用することができ、これにより、結果の符号が正確に決定される。
【０１５５】
ＡＤＤ  ＬＯＧＩＣＡＬ（ＲＲ、ＲＲＥ、ＲＸ、ＲＸＹ形式）、ＡＤＤ  ＬＯＧＩＣＡＬ  ＩＭＭＥＤＩＡＴＥ（ＲＩＬ形式）
命令がコンピュータ・システムにより実行されると、ＡＤＤ  ＬＯＧＩＣＡＬ（ＡＬ、ＡＬＧ、ＡＬＧＦ、ＡＬＧＦＲ、ＡＬＧＲ、ＡＬＲ、及びＡＬＹオペコード）及びＡＤＤ  ＬＯＧＩＣＡＬ  ＩＭＭＥＤＩＡＴＥ（ＡＬＧＦＩ及びＡＬＦＩオペコード）の場合は、第２オペランドが第１オペランドに加算され、和が第１オペランド位置に入れられる。
【０１５６】
ＡＤＤ  ＬＯＧＩＣＡＬ（ＡＬＧＲＫ及びＡＬＲＫオペコード）の場合は、第２オペランドが第３オペランドに加算され、和が第１オペランド位置に入れられる。ＡＤＤ  ＬＯＧＩＣＡＬ（ＡＬ、ＡＬＲ、ＡＬＲＫ、及びＡＬＹオペコード）及びＡＤＤ  ＬＯＧＩＣＡＬ  ＩＭＭＥＤＩＡＴＥ（ＡＬＦＩオペコード）の場合は、オペランドと和は、３２ビットの符号なし２進整数として扱われる。ＡＤＤ  ＬＯＧＩＣＡＬ（ＡＬＧ、ＡＬＧＲ、及びＡＬＧＲＫオペコード）の場合は、それらは、６４ビットの符号なし２進整数として扱われる。ＡＤＤ  ＬＯＧＩＣＡＬ（ＡＬＧＦＲ、ＡＬＧＦオペコード）及びＡＤＤ  ＬＯＧＩＣＡＬ  ＩＭＭＥＤＩＡＴＥ（ＡＬＧＦＩオペコード）の場合は、第２オペランドは、３２ビットの符号なし２進整数として扱われ、第１オペランドと和は、６４ビットの符号なし２進整数として扱われる。
【０１５７】
ＡＬの変位は、１２ビットの符号なし２進整数として扱われる。ＡＬＹ、ＡＬＧ、及びＡＬＧＦの変位は、２０ビットの符号付き２進整数として扱われる。
結果として得られる条件コード：
０  結果は０であり、繰り上がりはない
１  結果は０でなく、繰り上がりはない
２  結果は０であり、繰り上がる
３  結果は０でなく、繰り上がる
プログラム例外：
・アクセス例外（フェッチ、ＡＬ、ＡＬＹ、ＡＬＧ、及びＡＬＧＦのオペランド２のみ）
・操作例外（ＡＬＹ、長変位ファシリティがインストールされていない場合；ＡＬＦＩ及びＡＬＧＦＩ、ｅｘｔｅｎｄｅｄ  ｉｍｍｅｄｉａｔｅファシリティがインストールされていない場合；ＡＬＲＫ及びＡＬＧＲＫ、ｄｉｓｔｉｎｃｔ−ｏｐｅｒａｎｄｓファシリティがインストールされていない場合）
【０１５８】
ＡＤＤ  ＬＯＧＩＣＡＬ  ＷＩＴＨ  ＳＩＧＮＥＤ  ＩＭＭＥＤＩＡＴＥ（ＳＩＹ、ＲＩＥ形式）
命令がコンピュータ・システムにより実行されると、ＡＬＧＳＩオペコード及びＡＬＳＩオペコードの場合は、第２オペランドが第１オペランドに加算され、和が第１オペランド位置に入れられる。ＡＬＧＨＳＩＫ及びＡＬＨＳＩＫオペコードの場合は、第２オペランドが第３オペランドに加算され、和が第１オペランド位置に入れられる。ＡＬＳＩオペコードの場合は、第１オペランドと和は、３２ビットの符号なし２進整数として扱われる。ＡＬＧＳＩオペコードの場合は、第１オペランドと和は、６４ビットの符号なし２進整数として扱われる。ＡＬＳＩ及びＡＬＧＳＩの両方の場合は、第２オペランドは、８ビットの符号付き２進整数として扱われる。ＡＬＨＳＩＫオペコードの場合は、第１及び第３オペランドは、３２ビットの符号なし２進整数として扱われる。ＡＬＧＨＳＩＫオペコードの場合は、第１及び第３オペランドは、６４ビットの符号なし２進整数として扱われる。ＡＬＧＨＳＩＫ及びＡＬＨＳＩＫの両方の場合、第２オペランドは、１６ビットの符号付き２進整数として扱われる。
【０１５９】
インターロック・アクセス・ファシリティがインストールされており、第１オペランドが、そのサイズに対応する整数境界上に位置合わせされている場合、ブロック並行処理のインターロック更新を用いて、オペランドにアクセスされる。ＡＬＧＳＩ及びＡＬＳＩの場合は、第２オペランドが第１オペランドに加算され、和が第１オペランド位置に入れられる。ＡＬＧＨＳＩＫ及びＡＬＨＳＩＫの場合、第２オペランドが第３オペランドに加算され、和が第１オペランド位置に入れられる。ＡＬＳＩの場合は、第１オペランドと和は、３２ビットの符号なし２進整数として扱われる。ＡＬＧＳＩの場合は、第１オペランドと和は、６４ビットの符号なし２進整数として扱われる。ＡＬＳＩ及びＡＬＧＳＩの両方の場合、第２オペランドは、８ビットの符号付き２進整数として扱われる。ＡＬＨＳＩＫの場合は、第１及び第３オペランドは、３２ビットの符号なし２進整数として扱われる。ＡＬＧＨＳＩＫの場合は、第１及び第３オペランドは、６４ビットの符号なし２進整数として扱われる。ＡＬＧＨＳＩＫ及びＡＬＨＳＩＫの両方の場合、第２オペランドは、１６ビットの符号付き２進整数として扱われる。インターロック・アクセス・ファシリティがインストールされており、第１オペランドが、そのサイズに対応する整数境界上に位置合わせされている場合、第１オペランドのフェッチ及びストアは、他のＣＰＵから見るとインターロック更新として実行され、特定オペランドの逐次化操作が実行される。インターロック・アクセス・ファシリティがインストールされていない場合、又はＡＤＤ  ＬＯＧＩＣＡＬ  ＷＩＴＨ  ＳＩＧＮＥＤ  ＩＭＭＥＤＩＡＴＥ（ＡＬＳＩ、ＡＬＧＳＩ）の第１オペランドが、そのサイズに対応する整数境界上に位置合わせされていない場合、そのオペランドのフェッチ及びストアは、インターロック更新として実行されない。第２オペランドが負の値を含む場合、条件コードは、ＳＵＢＴＲＡＣＴ  ＬＯＧＩＣＡＬ演算が実行されたかのように設定される。第２オペランドが負である場合、条件コード０は決して設定されない。変位は、２０ビットの符号付き２進整数として扱われる。
結果として得られる条件コード：
０  結果は０であり、繰り上がりはない
１  結果は０でなく、繰り上がりはない
２  結果は０であり、繰り上がる
３  結果は０でなく、繰り上がる
【０１６０】
ＡＮＤ（ＲＲ、ＲＲＥ、ＲＲＦ、ＲＸ、ＲＸＹ、ＳＩ、ＳＩＹ、ＳＳ形式）
命令がコンピュータ・システムにより実行されると、Ｎ、ＮＣ、ＮＧ、ＮＧＲ、ＮＩ、ＮＩＹ、ＮＲ、及びＮＹオペコードの場合は、第１オペランドと第２オペランドの論理積（ＡＮＤ）が、第１オペランド位置に入れられる。ＮＧＲＫ及びＮＲＫの場合、第２オペランドと第３オペランドの論理積は、第１オペランド位置に入れられる。連結子ＡＮＤは、ビット単位でオペランドに適用される。両方のオペランドの対応するビット位置が１を含む場合、結果のビット位置の内容が１に設定され、そうでない場合には、結果ビットが０に設定される。ＡＮＤ（ＮＣオペコード）の場合、各々のオペランドは、左から右へと処理される。オペランドがオーバーラップするときは、オペランドが一度に１バイトずつ処理され、各々の結果バイトは、必要なオペランド・バイトをフェッチした直後に格納されるかのように、結果が取得される。ＡＮＤ（ＮＩ及びＮＩＹオペコード）の場合、第１オペランドの長さは１バイトであり、１バイトのみが格納される。ＡＮＤ（Ｎ、ＮＲ、ＮＲＫ、及びＮＹ）の場合、オペランドは３２ビットであり、ＡＮＤ（ＮＧ、ＮＧＲ、及びＮＧＲＫオペコード）の場合、オペランドは６４ビットである。Ｎ、ＮＩ、及びＮＣの両方のオペランドの変位は、１２ビットの符号なし２進整数として扱われる。ＮＹ、ＮＩＹ及びＮＧの変位は、２０ビットの符号付き２進整数として扱われる。
結果として得られる条件コード：
０  結果は０である
１  結果は０でない
２  −−
３  −−
プログラム例外：
・アクセス例外（フェッチ、オペランド２、Ｎ、ＮＹ、ＮＧ及びＮＣ；フェッチ及びストア、オペランド１、ＮＩ、ＮＩＹ及びＮＣ）
・操作例外（ＮＩＹ及びＮＹ、長変位ファシリティがインストールされていない場合；ＮＧＲＫ及びＮＲＫ、ｄｉｓｔｉｎｃｔ  ｏｐｅｒａｎｄｓファシリティがインストールされていない場合）
【０１６１】
ＥＸＣＬＵＳＩＶＥ  ＯＲ（ＲＲ、ＲＲＥ、ＲＲＦ、ＲＸ、ＲＸＹ、ＳＩ、ＳＩＹ、ＳＳ形式）
命令がコンピュータ・システムにより実行されると、Ｘ、ＸＣ、ＸＧ、ＸＧＲ、ＸＩ、ＸＩＹ、ＸＲ、及びＸＹオペコードの場合、第１オペランドと第２オペランドの排他的論理和（ＥＸＣＬＵＳＩＶＥ  ＯＲ）が、第１オペランド位置に入れられる。ＸＧＲＫ及びＸＲＫオペコードの場合、第２オペランドと第３オペランドの排他的論理和が、第１オペランド位置に入れられる。連結子ＥＸＣＬＵＳＩＶＥ  ＯＲは、ビット単位でオペランドに適用される。２つのオペランドの対応するビット位置のビットが異なる場合、結果のビット位置の内容が１に設定され、そうでない場合には、結果ビットが０に設定される。ＥＸＣＬＵＳＩＶＥ  ＯＲ（ＸＣオペコード）の場合、各々のオペランドは、左から右へと処理される。オペランドがオーバーラップするときは、オペランドが一度に１バイトずつ処理され、各々の結果バイトは、必要なオペランド・バイトをフェッチした直後に格納されるかのように、結果が取得される。ＥＸＣＬＵＳＩＶＥ  ＯＲ（ＸＩ、ＸＩＹオペコード）の場合、第１オペランドの長さは１バイトであり、１バイトのみが格納される。ＥＸＣＬＵＳＩＶＥ  ＯＲ（Ｘ、ＸＲ、ＸＲＫ、及びＸＹオペコード）の場合、オペランドは３２ビットであり、ＥＸＣＬＵＳＩＶＥ  ＯＲ（ＸＧ、ＸＧＲ、及びＸＧＲＫオペコード）の場合、オペランドは６４ビットである。Ｘ、ＸＩ、及びＸＣの両オペランドの変位は、１２ビットの符号なし２進整数として扱われる。ＸＹ、ＸＩＹ、及びＸＧの変位は、２０ビットの符号付き２進整数として扱われる。
結果として得られる条件コード：
０  結果は０である
１  結果は０でない
２  −−
３  −−
プログラム例外：
・アクセス例外（フェッチ、オペランド２、Ｘ、ＸＹ、ＸＧ及びＸＣ；フェッチ及びストア、オペランド１、ＸＩ、ＸＩＹ及びＸＣ）
・操作例外（ＸＩＹ及びＸＹ、長変位ファシリティがインストールされていない場合；ＸＧＲＫ及びＸＲＫ、ｄｉｓｔｉｎｃｔ  ｏｐｅｒａｎｄｓファシリティがインストールされていない場合）
プログラミング上の注意：
１．−
２．ＥＸＣＬＵＳＩＶＥ  ＯＲは、ビットを反転するために使用することができ、この操作は、プログラム式２進スイッチのテスト及び設定の際に特に有用である。
３．あるフィールドとそのフィールド自体との排他的論理和は、全て０になる。
４．ＥＸＣＬＵＳＩＶＥ  ＯＲ（ＸＲ又はＸＧＲ）の場合、Ａ  ＥＸＣＬＵＳＩＶＥ−ＯＲ  Ｂ、Ｂ  ＥＸＣＬＵＳＩＶＥ−ＯＲ  Ａ、Ａ  ＥＸＣＬＵＳＩＶＥ−ＯＲ  Ｂというシーケンスの結果、付加的な汎用レジスタを使用することなく、ＡとＢの内容が交換される。
５．ＥＸＣＬＵＳＩＶＥ  ＯＲ（ＸＩ）及びＥＸＣＬＵＳＩＶＥ  ＯＲ（ＸＣ）の第１オペランドへのアクセスは、ストレージから第１オペランドのバイトをフェッチし、その後、更新された値をストアすることから成る。特定のバイトへのこれらのフェッチ・アクセス及びストア・アクセスは、必ずしもフェッチ・アクセスの直後にストア・アクセスが行われるとは限らない。従って、別のＣＰＵ又はチャネル・プログラムもまたその記憶位置を更新できる可能性がある場合には、ストレージ内の記憶位置を更新するのに、ＥＸＣＬＵＳＩＶＥ  ＯＲを安全に使用することはできない。
【０１６２】
ＯＲ（ＲＲ、ＲＲＥ、ＲＲＦ、ＲＸ、ＲＸＹ、ＳＩ、ＳＩＹ、ＳＳ形式）
命令がコンピュータ・システムにより実行されると、Ｏ、ＯＣ、ＯＧ、ＯＧＲ、ＯＩ、ＯＩＹ、ＯＲ、及びＯＹオペコードの場合は、第１オペランドと第２オペランドの論理和（ＯＲ）が、第１オペランド位置に入れられる。ＯＧＲＫ及びＯＲＫの場合、第２オペランドと第３オペランドの論理和が、第１オペランド位置に入れられる。連結子ＯＲは、ビット単位でオペランドに適用される。一方又は両方のオペランドの対応するビット位置が１を含む場合には、結果のビット位置の内容が１に設定され、そうでない場合には、結果ビットが０に設定される。ＯＲ（ＯＣオペコード）の場合、各々のオペランドは、左から右へと処理される。オペランドがオーバーラップするときは、オペランドが一度に１バイトずつ処理され、各々の結果バイトは、必要なオペランド・バイトをフェッチした直後に格納されるかのように、結果が取得される。ＯＲ（ＯＩ、ＯＩＹオペコード）の場合、第１オペランドの長さは１バイトであり、１バイトのみが格納される。ＯＲ（Ｏ、ＯＲ、ＯＲＫ、及びＯＹオペコード）の場合、オペランドは３２ビットであり、ＯＲ（ＯＧ、ＯＧＲ、及びＯＧＲＫオペコード）の場合、オペランドは６４ビットである。Ｏ、ＯＩ、及びＯＣの両オペランドの変位は、１２ビットの符号なし２進整数として扱われる。ＯＹ、ＯＩＹ、及びＯＧの変位は、２０ビットの符号付き２進整数として扱われる。
結果として得られる条件コード：
０  結果は０である
１  結果は０でない
２  −−
３  −−
【０１６３】
ＳＨＩＦＴ  ＬＥＦＴ  ＳＩＮＧＬＥ（ＲＳ、ＲＳＹ形式）
命令がコンピュータ・システムにより実行されると、ＳＬＡオペコードの場合は、符号付き第１オペランドの３１ビットの数値部分が、第２オペランド・アドレスにより指定されるビット数だけ左にシフトされ、結果が第１オペランド位置に入れられる。汎用レジスタＲ１のビット０−３１は、変更されないままである。ＳＬＡＫオペコードの場合は、符号付き第３オペランドの３１ビットの数値部分が、第２オペランド・アドレスにより指定されるビット数だけ左にシフトされ、結果の左側に第３オペランドの符号ビットを付加したものが、第１オペランド位置に入れられる。汎用レジスタＲ１のビット０−３１は、変更されないままであり、汎用レジスタＲ３において第３オペランドは、変更されないままである。ＳＬＡＧオペコードの場合は、符号付き第３オペランドの６３ビットの数値部分が、第２オペランド・アドレスにより指定されるビット数だけ左にシフトされ、結果の左側に第３オペランドの符号ビットを付加したものが、第１オペランド位置に入れられる。汎用レジスタＲ３において第３オペランドは変更されないままである。第２オペランドのアドレスは、データのアドレス指定には使用されず、その右端６ビットは、シフトされるビット位置の数を示す。アドレスの残りの部分は無視される。ＳＬＡオペコードの場合は、第１オペランドは、汎用レジスタＲ１のビット位置３２−６３にある３２ビットの符号付き２進整数として扱われる。第１オペランドの符号は、変更されないままである。このオペランドの３１個の数値ビットの全てが、左シフトに関与する。ＳＬＡＫの場合は、第１及び第３オペランドは、それぞれ、汎用レジスタＲ１及びＲ３のビット位置３２−６３にある３２ビットの符号付き２進整数として扱われる。第１オペランドの符号は、第３オペランドの符号と同じに設定される。第３オペランドの３１個の数値ビットの全てが、左シフトに関与する。ＳＬＡＧの場合は、第１及び第３オペランドは、それぞれ、汎用レジスタＲ１及びＲ３のビット位置０−６３にある６４ビットの符号付き２進整数として扱われる。第１オペランドの符号は、第３オペランドの符号と同じに設定される。第３オペランドの６３個の数値ビットの全てが、左シフトに関与する。ＳＬＡ、ＳＬＡＧ、又はＳＬＡＫの場合、右側の空いたビット位置に、０が与えられる。符号ビットとは異なる１つ又は複数のビットが、ＳＬＡ又はＳＬＡＫの場合は、ビット位置３３から、又はＳＬＡＧの場合はビット位置１から外にシフトされる場合には、オーバーフローが発生し、条件コード３が設定される。固定小数点オーバーフロー・マスク・ビットが１であれば、固定小数点オーバーフローに関するプログラム割り込みが発生する。
結果として得られる条件コード：
０  結果が０であり、オーバーフローは発生しない
１  結果が０より小さく、オーバーフローは発生しない
２  結果が０より大きく、オーバーフローは発生しない
３  オーバーフロー
プログラム例外
・固定小数点オーバーフロー例外
・操作例外（ＳＬＡＫ、ｄｉｓｔｉｎｃｔ−ｏｐｅｒａｎｄｓファシリティがインストールされていない場合）
【０１６４】
ＳＨＩＦＴ  ＬＥＦＴ  ＳＩＮＧＬＥ  ＬＯＧＩＣＡＬ（ＲＳ、ＲＳＹ形式）
命令がコンピュータ・システムにより実行されると、ＳＬＬオペコードの場合は、３２ビットの第１オペランドが、第２オペランド・アドレスにより指定されるビット数だけ左にシフトされ、結果は、第１オペランド位置に入れられる。汎用レジスタＲ１のビット０−３１は、変更されないままである。ＳＬＬＫの場合は、３２ビットの第３オペランドが、第２オペランド・アドレスにより指定されるビット数だけ左にシフトされ、結果は、第１オペランド位置に入れられる。汎用レジスタＲ１のビット０−３１は、変更されないままであり、汎用レジスタＲ３において第３オペランドは変更されないままである。ＳＬＬＧオペコードの場合は、６４ビットの第３オペランドが、第２オペランド・アドレスにより指定されるビット数だけ左にシフトされ、結果は、第１オペランド位置に入れられる。汎用レジスタＲ３において第３オペランドは変更されないままである。第２オペランド・アドレスは、データのアドレス指定には使用されず、その右端６ビットは、シフトされるビット位置の数を示す。アドレスの残りの部分は無視される。ＳＬＬの場合は、第１オペランドは、汎用レジスタＲ１のビット位置３２−６３にある。このオペランドの３２ビットの全てが、左シフトに関与する。ＳＬＬＫの場合は、第１及び第３オペランドは、それぞれ、汎用レジスタＲ１及びＲ３のビット位置３２−６３にある。第３オペランドの３２ビットの全てが、左シフトに関与する。ＳＬＬＧの場合は、第１及び第３オペランドは、それぞれ、汎用レジスタＲ１及びＲ３のビット位置０−６３にある。第３オペランドの６４ビットの全てが、左シフトに関与する。ＳＬＬ、ＳＬＬＧ、又はＳＬＬＫオペコードの場合は、右側の空いたビット位置に０が与えられる。
条件コード：コードは変更されないままである。
プログラム例外：
・操作例外（ＳＬＬＫ、ｄｉｓｔｉｎｃｔ−ｏｐｅｒａｎｄｓファシリティがインストールされていない場合）
【０１６５】
ＳＨＩＦＴ  ＲＩＧＨＴ  ＳＩＮＧＬＥ（ＲＳ、ＲＳＹ形式）
命令がコンピュータ・システムにより実行されると、ＳＲＡオペコードの場合は、符号付き第１オペランドの３１ビットの数値部分が、第２オペランド・アドレスにより指定されるビット数だけ右にシフトされ、結果は、第１オペランド位置に入れられる。汎用レジスタＲ１のビット０−３２は、変更されないままである。ＳＲＡＫオペコードの場合は、符号付き第３オペランドの３１ビットの数値部分が、第２オペランド・アドレスにより指定されるビット数だけ右にシフトされ、結果の左側に第３オペランドの符号ビットを付加したものが、第１オペランド位置に入れられる。汎用レジスタＲ１のビット０−３２は、変更されないままである。ＳＨＩＦＴ  ＲＩＧＨＴ  ＳＩＮＧＬＥ（ＳＲＡＧオペコード）の場合は、符号付き第３オペランドの６３ビットの数値部分が、第２オペランド・アドレスにより指定されるビットの数だけ右にシフトされ、結果の左側に第３オペランドの符号ビットを付加したものが、第１オペランド位置に入れられる。汎用レジスタＲ３において第３オペランドは変更されないままである。第２オペランドのアドレスは、データのアドレス指定には使用されず、その右端６ビットは、シフトされるビット位置の数を示す。アドレスの残りの部分は無視される。ＳＲＡの場合は、第１オペランドは、汎用レジスタＲ１のビット位置３２−６３にある３２ビットの符号付き２進整数として扱われる。第１オペランドの符号は、変更されないままである。このオペランドの３１個の数値ビットの全てが、右シフトに関与する。ＳＲＡＫの場合は、第１及び第３オペランドは、それぞれ、汎用レジスタＲ１及びＲ３のビット位置３２−６３にある３２ビットの符号付き２進整数として扱われる。第１オペランドの符号は、第３オペランドの符号と同じに設定される。第３オペランドの３１個の数値ビットの全てが、右シフトに関与する。ＳＲＡＧの場合は、第１及び第３オペランドは、それぞれ、汎用レジスタＲ１及びＲ３のビット位置０−６３にある６４ビットの符号付き２進整数として扱われる。第１オペランドの符号は、第３オペランドの符号と同じく設定される。第３オペランドの６３個の数値ビットの全てが、右シフトに関与する。ＳＲＡ、ＳＲＡＧ、又はＳＲＡＫの場合は、ビット位置６３から外にシフトされたビットは検査されず、失われる。左側の空いたビット位置に、符号と等しいビットが与えられる。
結果として得られる条件コード：
０  結果は０である
１  結果は０より小さい
２  結果は０より大きい
３  −−
プログラム例外：
・操作例外（ＳＲＡＫ、ｄｉｓｔｉｎｃｔ−ｏｐｅｒａｎｄｓファシリティがインストールされていない場合）
プログラミング上の注意：
１．ビット位置を１つだけ右にシフトすることは、２で割って結果を下向きに丸めることと同じである。偶数の数値を右に１桁シフトした場合は、結果はその数値を２で割るのと同じことである。奇数の数値を右に１桁シフトした場合の結果は、その数の次に小さい数を２で割るのと同じことである。例えば、＋５を右に１ビット位置だけシフトすると、＋２になるが、−５の場合は−３になる。
２．ＳＨＩＦＴ  ＲＩＧＨＴ  ＳＩＮＧＬＥ（ＳＲＡ及びＳＲＡＫ）の場合は、シフト量が３１から６３までの範囲内である場合、数値部分の全体がレジスタから外にシフトされ、初期内容が負であったかどうかによって、−１又は０の結果が残る。ＳＨＩＦＴ  ＲＩＧＨＴ  ＳＩＮＧＬＥ（ＳＲＡＧ）の場合は、シフト量が６３の場合に同じ結果が生じる。
【０１６６】
ＳＨＩＦＴ  ＲＩＧＨＴ  ＳＩＮＧＬＥ  ＬＯＧＩＣＡＬ（ＲＳ、ＲＳＹ形式）
命令がコンピュータ・システムにより実行されると、ＳＲＬオペコードの場合、３２ビットの第１オペランドが、第２オペランド・アドレスにより指定されるビット数だけ右にシフトされ、結果は、第１オペランド位置に入れられる。汎用レジスタＲ１のビット０−３１は、変更されないままである。ＳＲＬＫオペコードの場合は、３２ビットの第３オペランドが、第２オペランド・アドレスにより指定されるビット数だけ右にシフトされ、結果は、第１オペランド位置に入れられる。汎用レジスタＲ１のビット０−３１は、変更されないままであり、汎用レジスタＲ３において第３オペランドは変更されないままである。ＳＲＬＧオペコードの場合は、６４ビットの第３オペランドが、第２オペランド・アドレスにより指定されるビット数だけ右にシフトされ、結果は、第１オペランド位置に入れられる。汎用レジスタＲ３において第３オペランドは変更されないままである。第２オペランド・アドレスは、データのアドレス指定には使用されず、その右端６ビットは、シフトされるビット位置の数を示す。アドレスの残りの部分は無視される。ＳＲＬの場合は、第１オペランドは、汎用レジスタＲ１のビット位置３２−６３にある。このオペランドの３２ビットの全てが、右シフトに関与する。ＳＲＬＫの場合は、第１及び第３オペランドは、それぞれ、汎用レジスタＲ１及びＲ３のビット位置３２−６３にある。第３オペランドの３２ビットの全てが、右シフトに関与する。ＳＲＬＧの場合は、第１及び第３オペランドは、それぞれ、汎用レジスタＲ１及びＲ３のビット位置０−６３にある。第３オペランドの６４ビットの全てが、右シフトに関与する。ＳＲＬ、ＳＲＬＧ、又はＳＲＬＫの場合、ビット位置６３から外にシフトされたビットは検査されず、失われる。左側の空いたビット位置には０が与えられる。
条件コード：コードは変更されないままである。
プログラム例外：
・操作例外（ＳＬＲＫ、ｄｉｓｔｉｎｃｔ−ｏｐｅｒａｎｄｓファシリティがインストールされていない場合）
【０１６７】
ＳＵＢＴＲＡＣＴ（ＲＲ、ＲＲＥ、ＲＲＦ、ＲＸ、ＲＸＹ形式）
命令がコンピュータ・システムにより実行されると、Ｓ、ＳＧ、ＳＧＦ、ＳＧＦＲ、ＳＧＲ、ＳＲ、及びＳＹの場合は、第１オペランドから第２オペランドが減算され、差が第１オペランド位置に入れられる。ＳＧＲＫ及びＳＲＫの場合は、第２オペランドから第３オペランドが減算され、差が第１オペランド位置に入れられる。Ｓ、ＳＲ、ＳＲＫ、及びＳＹの場合は、オペランドと差は、３２ビットの符号付き２進整数として扱われる。ＳＧ、ＳＧＲ、及びＳＧＲＫの場合は、それらは、６４ビットの符号付き２進整数として扱われる。ＳＧＦＲ及びＳＧＦの場合は、第２オペランドは、３２ビットの符号付き２進整数として扱われ、第１オペランドと差は、６４ビットの符号付き２進整数として扱われる。オーバーフローが発生すると、符号ビット位置への繰り上がりを許容し、符号ビット位置からの繰り上がりは無視することによって、結果が取得され、条件コード３が設定される。固定小数点オーバーフロー・マスクが１のときは、固定小数点オーバーフローに関するプログラム割り込みが発生する。Ｓの変位は、１２ビットの符号なし２進整数として扱われる。ＳＹ、ＳＧ、及びＳＧＦの変位は、２０ビットの符号付き２進整数として扱われる。
結果として得られる条件コード：
０  結果が０であり、オーバーフローは発生しない
１  結果が０より小さく、オーバーフローは発生しない
２  結果が０より大きく、オーバーフローは発生しない
３  オーバーフロー
プログラム例外：
・アクセス例外（フェッチ、Ｓ、ＳＹ、ＳＧ、及びＳＧＦのオペランド２のみ）
・固定小数点オーバーフロー例外
・操作例外（ＳＹ、長変位ファシリティがインストールされていない場合；ＳＲＫ、ＳＧＲＫ、ｄｉｓｔｉｎｃｔ−ｏｐｅｒａｎｄｓファシリティがインストールされていない場合）
プログラミング上の注意：
１．ＳＲ及びＳＧＲの場合は、Ｒ１とＲ２が同じレジスタを指定するとき、この減算はそのレジスタの内容を消去することと同じである。
２．最大の負の数値から同じ値を減算すると、結果は０になり、オーバーフローは発生しない。
【０１６８】
ＳＵＢＴＲＡＣＴ  ＬＯＧＩＣＡＬ（ＲＲ、ＲＲＥ、ＲＲＦ、ＲＸ、ＲＸＹ形式）、ＳＵＢＴＲＡＣＴ  ＬＯＧＩＣＡＬ  ＩＭＭＥＤＩＡＴＥ（ＲＩＬ形式）
命令がコンピュータ・システムにより実行されると、ＳＵＢＴＲＡＣＴ  ＬＯＧＩＣＡＬ（ＳＬ、ＳＬＧ、ＳＬＧＦ、ＳＬＧＦＲ、ＳＬＧＲ、ＳＬＲ、ＳＬＹ）及びＳＵＢＴＲＡＣＴ  ＬＯＧＩＣＡＬ  ＩＭＭＥＤＩＡＴＥの場合は、第１オペランドから第２オペランドが減算され、差が第１オペランド位置に入れられる。ＳＵＢＴＲＡＣＴ  ＬＯＧＩＣＡＬ（ＳＬＧＲＫ及びＳＬＲＫ）の場合は、第２オペランドから第３オペランドが減算され、差が第１オペランド位置に入れられる。ＳＵＢＴＲＡＣＴ  ＬＯＧＩＣＡＬ（ＳＬ、ＳＬＲ、ＳＬＲＫ、及びＳＬＹ）及びＳＵＢＴＲＡＣＴ  ＬＯＧＩＣＡＬ  ＩＭＭＥＤＩＡＴＥ（ＳＬＦＩ）の場合は、オペランドと差は、３２ビットの符号なし２進整数として扱われる。ＳＵＢＴＲＡＣＴ  ＬＯＧＩＣＡＬ（ＳＬＧ、ＳＬＧＲ、及びＳＬＧＲＫ）の場合は、それらは、６４ビットの符号なし２進整数として扱われる。ＳＵＢＴＲＡＣＴ  ＬＯＧＩＣＡＬ（ＳＬＧＦＲ，ＳＬＧＦ）及びＳＵＢＴＲＡＣＴＬＯＧＩＣＡＬ  ＩＭＭＥＤＩＡＴＥ（ＳＬＧＦＩ）の場合は、第２オペランドは、３２ビットの符号なし２進整数として扱われ、第１オペランドと差は、６４ビットの符号なし２進整数として扱われる。ＳＬの変位は、１２ビットの符号なし２進整数として扱われる。ＳＬＹ、ＳＬＧ、及びＳＬＧＦの変位は、２０ビットの符号付き２進整数として扱われる。
結果として得られる条件コード
０  −−
１  結果は０でなく、繰り下がりがある
２  結果は０であり、繰り下がりはない
３  結果が０でなく、繰り下がりはない
プログラム例外：
・アクセス例外（フェッチ、ＳＬ、ＳＬＹ、ＳＬＧ、及びＳＬＧＦのオペランド２のみ）
・操作例外（ＳＬＹ、長変位ファシリティがインストールされていない場合；ＳＬＦＩ及びＳＬＧＦＩ、ｅｘｔｅｎｄｅｄ  ｉｍｍｅｄｉａｔｅファシリティがインストールされていない場合；ＳＬＲＫ及びＳＬＧＲＫ、ｄｉｓｔｉｎｃｔ−ｏｐｅｒａｎｄｓファシリティがインストールされていない場合）
プログラミング上の注意：
１．論理減算は、第２オペランドの１の補数と値１とを、第１オペランドに加算することによって行われる。第２オペランドの２の補数の代わりに、１の補数と値１を使用するため、第２オペランドが０のときは繰り上がりが生じる。
２．ＳＵＢＴＲＡＣＴ  ＬＯＧＩＣＡＬがＳＵＢＴＲＡＣＴと異なるのは、条件コードの意味、及びオーバーフローについての割り込みが発生しないという点のみである。
３．差が０のときは、常に、ＳＬＧＲ、ＳＬＧＦＲ、ＳＬＧ、及びＳＬＧＦではビット位置０からの、又は、ＳＬＲ、ＳＬ、及びＳＬＹではビット位置３２からの繰り上がりが生じ、従って、繰り下がりはない。
４．ＳＵＢＴＲＡＣＴ  ＬＯＧＩＣＡＬについての条件コード設定は、繰り上がりの有無を示すものと解釈することもできる。
【０１６９】
ＰＯＰＵＬＡＴＩＯＮ  ＣＯＵＮＴ命令：
以下は、Ｐｏｐｕｌａｔｉｏｎ  Ｃｏｕｎｔ命令の一例である：
【０１７０】
ＰＯＰＵＬＡＴＩＯＮ  ＣＯＵＮＴ（ＲＲＥ形式）
命令がコンピュータ・システムにより実行されると、汎用レジスタＲ２の８バイトの各々の１のビット数のカウントが、汎用レジスタＲ１の対応するバイトに入れられる。汎用レジスタＲ１の各バイトは、０−８の範囲の８ビットの２進整数である。
結果として得られる条件コード：
０  結果は０である
１  結果は０でない
２  −−
３  −−
プログラム例外：
・操作例外（ｐｏｐｕｌａｔｉｏｎ−ｃｏｕｎｔファシリティがインストールされていない場合）
プログラミング上の注意：
１．条件コードは、汎用レジスタＲ１、Ｒ２の全ての６４ビットに基づいて設定される。汎用レジスタ内の１のビット総数は、以下に示すようにして計算することができる。この例では、汎用レジスタ１５はカウントされたビット数を含み、汎用レジスタ１５内の１のビット総数を含む結果は、汎用レジスタ８に入れられる。（汎用レジスタ９は作業用レジスタとして使用され、完了時の残差値を含む。）
２．ＰＯＰＣＮＴ命令の結果が０になる可能性が高い場合には、プログラムは、分岐命令を挿入して、ＰＯＰＣＮＴによって設定される条件コードに基づいた加算及びシフト操作を省くことができる。
３．プログラミング上の注意２に示されたものと同様の技術を使用して、第２オペランドのワード、ハーフワード、又は非連続なバイトの１のビット総数を求めることができる。
【０１７１】
一実施形態においては、図１５及び図１６を参照すると、インターロックされたメモリ・オペランドを含む算術／論理命令６０８が実行され、この算術／論理命令は、オペコード・フィールド（ＯＰ）と、第１のレジスタ内の第１オペランドを指定する第１のレジスタ・フィールド（Ｒ１）と、メモリ内の第２オペランドの位置を指定する第２レジスタを指定する第２レジスタ・フィールと（Ｂ２）と、第３のレジスタを指定する第３のレジスタ・フィールド（Ｒ３）とを含み、算術／論理命令の実行は：プロセッサにより、第２のレジスタによって指定されるメモリ内の位置から第２オペランドを取得する６０１ことであって、第２オペランドはある値（一実施形態において、この値は、一時ストアに保存すること６０７ができる）、取得することと、第３のレジスタから第３オペランドを取得すること６０２と、取得した第２オペランド及び取得した第３オペランドに基づいて、オペコードが定義した算術演算又は論理演算を行って、結果を生成する６０３ことと、生成した結果をメモリ内の位置に格納する６０４ことと、取得した第２オペランドの値（一例として、一時ストアに保存しておいた取得した第２オペランドの値）を第１のレジスタに保存すること６０５とを含み、この値は、命令の実行により変更されない。
【０１７２】
一実施形態においては、条件コードが保存され６０６、条件コードは、結果が０であること、又は結果が０でないことを示す。
【０１７３】
一実施形態においては、オペコードが定義した算術演算６５２は、算術又は論理加算（ＡＤＤ）であり、オペコードが定義した論理演算は、論理積（ＡＮＤ）、排他的論理和（ＥＸＣＬＵＳＩＶＥ−ＯＲ）、又は論理和（ＯＲ）のうちのいずれか１つであり、実行は、論理演算の結果が負であることに応答して、結果が負であることを示す条件コードを保存することと、論理演算の結果が正であることに応答して、結果が正であることを示す条件コードを保存することと、論理演算の結果がオーバーフローであることに応答して、結果がオーバーフローであることを示す条件コードを保存することとを含む。
【０１７４】
一実施形態においては、オペコードによりオペランドのサイズが指定され、１つ又は複数の第１のオペコードは、３２ビットのオペランドを指定し、１つ又は複数の第２のオペコードは、６４ビットのオペランドを指定する。
【０１７５】
一実施形態においては、算術／論理命令６０８は、２つの別個のオペコード・フィールド（ＯＰ、ＯＰ）、第１の変位フィールド（ＤＨ２）及び第２の変位フィールド（ＤＬ２）から成るオペコードをさらに含み、メモリ内の位置は、第２のレジスタの内容を符号付き変位値に加算することによって決定され、符号付き変位値は、第２の変位フィールドに連結された第１の変位フィールドの符号拡張された値を含む。
【０１７６】
一実施形態においては、実行は、オペコードが第１のオペコードであり、第２オペランドが３２ビット境界上にないことに応答して、指定例外を発生させること６５１と、オペコードが第２のオペコードであり、第２オペランドが６４ビット境界上にないことに応答して、指定例外を発生させることとをさらに含む。
【０１７７】
一実施形態においては、プロセッサは、マルチプロセッサ・システム内のプロセッサであり、実行はさらに、第２オペランドを取得することとが、第２オペランドを取得することと、結果をメモリ内の第２の位置に格納することとの間に、マルチプロセッサ・システムの他のプロセッサがメモリ内の位置にアクセスできないようにすることと、生成された結果の格納時に、マルチプロセッサ・システムの他のプロセッサがメモリ内の位置にアクセスするのを可能にすることを含む。
【０１７８】
本発明の好ましい実施形態がここに示され、説明されたが、本発明は、ここで開示される精密な構成に限定されるものではないこと、及び、添付の特許請求の範囲に定められる本発明の範囲内にある全ての変更及び修正に対する権利が保持されることを理解すべきである。
【符号の説明】
【０１７９】
６０８：算術／論理命令
７０１：オペレーティング・システム（ＯＳ）
７０２、７０３：アプリケーション・プログラム
ＯＰ：オペコード
Ｒ１：第１のレジスタ・フィールド
Ｂ２：第２のレジスタ・フィールド
Ｒ３：第３のレジスタ・フィールド
ＤＨ２：第１の変位フィールド
ＤＬ２：第２の変位フィールド
【図１】
2012009021.tif 000003
【図２】
2012009021.tif 000004
【図３】
2012009021.tif 000005
【図４】
2012009021.tif 000006
【図５】
2012009021.tif 000007
【図６】
2012009021.tif 000008
【図７】
2012009021.tif 000009
【図８】
2012009021.tif 000010
【図９】
2012009021.tif 000011
【図１０】
2012009021.tif 000012
【図１１】
2012009021.tif 000013
【図１２】
2012009021.tif 000014
【図１３】
2012009021.tif 000015
【図１４】
2012009021.tif 000016
【図１５】
2012009021.tif 000017
【図１６】
2012009021.tif 000018
【図１７】
2012009021.tif 000019
【手続補正書】
【提出日】平成23年9月15日(2011.9.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
インターロックされたメモリ・オペランドを有する算術／論理命令を実行するためにコンピュータに実装される方法であって、前記算術／論理命令は、オペコード・フィールドと、第１のレジスタ内の第１オペランドを指定する第１のレジスタ・フィールドと、メモリ内の第２オペランドの位置を指定する第２のレジスタを指定する第２のレジスタ・フィールドと、第３のレジスタ内の第３オペランドを指定する第３のレジスタ・フィールドとを含み、前記算術／論理命令の前記実行は、
プロセッサにより、前記第２のレジスタによって指定されるメモリ内の位置からある値から成る第２オペランドを取得することと、
前記第３のレジスタから第３オペランドを取得することと、
前記取得した第２オペランド及び前記取得した第３オペランドに基づいて、オペコードが定義した算術演算又はオペコードが定義した論理演算を行って、結果を生成することと、
前記生成した結果を、前記メモリ内の前記第２のレジスタによって指定された位置に格納することと、
前記取得した第２オペランドの前記値を前記第１のレジスタに保存することと、
を含む方法。
【請求項２】
前記結果が０であること、又は前記結果が０でないことを示す条件コードを保存することをさらに含む、請求項１に記載の方法。
【請求項３】
前記オペコードが定義した算術演算は、算術加算又は論理加算であり、前記オペコードが定義した論理演算は、論理積、排他的論理和、又は論理和のうちのいずれか１つであり、
前記算術演算の前記結果が負であることに応答して、前記結果が負であることを示す前記条件コードを保存することと、
前記算術演算の前記結果が正であることに応答して、前記結果が正であることを示す前記条件コードを保存することと、
前記算術演算の前記結果がオーバーフローであることに応答して、前記結果がオーバーフローであることを示す前記条件コードを保存することと、
をさらに含む、請求項１に記載の方法。
【請求項４】
前記オペコードによってオペランドのサイズが指定され、１つ又は複数の第１のオペコードは３２ビット・オペランドを指定し、１つ又は複数の第２のオペコードは６４ビット・オペランドを指定する、請求項１に記載の方法。
【請求項５】
前記オペコードは、２つの別個のオペコード・フィールドからなり、前記算術／論理命令は、第１の変位フィールド、及び第２の変位フィールドをさらに含み、前記メモリ内の位置は、前記第２のレジスタの内容を符号付き変位値に加算することによって決定され、前記符号付き変位値は、前記第２の変位フィールドに連結された前記第１の変位フィールドの符号拡張された値を含む、請求項１に記載の方法。
【請求項６】
前記オペコードが第１のオペコードであり、前記第２オペランドが３２ビット境界上にないことに応答して、指定例外を発生させることと、
前記オペコードが第２のオペコードであり、前記第２オペランドが６４ビット境界上にないことに応答して、指定例外を発生させることと、
をさらに含む、請求項１に記載の方法。
【請求項７】
前記プロセッサは、マルチプロセッサ・システム内のプロセッサであり、前記第２オペランドを取得し、結果を格納するまでの間に、前記マルチプロセッサ・システムの他のプロセッサが前記メモリ内の位置にアクセスできないようにすることと、
前記生成された結果の格納時に、前記マルチプロセッサ・システムの他のプロセッサが前記メモリ内の位置にアクセスするのを可能にすることと、
をさらに含む、請求項１に記載の方法。
【請求項８】
インターロックされたメモリ・オペランドを有する算術／論理命令を実行するためのコンピュータ・プログラムであって、前記算術／論理命令は、オペコード・フィールドと、
第１のレジスタ内の第１オペランドを指定する第１のレジスタ・フィールドと、メモリ内の第２オペランドの位置を指定する第２のレジスタを指定する第２のレジスタ・フィールドと、第３のレジスタ内の第３オペランドを指定する第３のレジスタ・フィールドとを含み、前記コンピュータ・プログラムは、プロセッサに、
前記第２のレジスタによって指定されるメモリ内の位置からある値から成る第２オペランドを取得することと、
前記第３のレジスタから第３オペランドを取得することと、
前記取得した第２オペランド及び前記取得した第３オペランドに基づいて、オペコードが定義した算術演算又はオペコードが定義した論理演算を行って、結果を生成することと、
前記生成した結果を、前記メモリ内の前記第２のレジスタによって指定された位置に格納することと、
前記取得した第２オペランドの前記値を前記第１のレジスタに保存することと、
を実行させる、コンピュータ・プログラム。
【請求項９】
前記結果が０であること、又は前記結果が０でないことを示す条件コードを保存することをさらに実行させる、請求項８に記載のコンピュータ・プログラム。
【請求項１０】
前記オペコードが定義した算術演算は、算術加算又は論理加算であり、前記オペコードが定義した論理演算は、論理積、排他的論理和、又は論理和のうちのいずれか１つであり、
前記算術演算の前記結果が負であることに応答して、前記結果が負であることを示す前記条件コードを保存することと、
前記算術演算の前記結果が正であることに応答して、前記結果が正であることを示す前記条件コードを保存することと、
前記算術演算の前記結果がオーバーフローであることに応答して、前記結果がオーバーフローであることを示す前記条件コードを保存することと、
をさらに実行させる、請求項８に記載のコンピュータ・プログラム。
【請求項１１】
前記オペコードによってオペランドのサイズが指定され、１つ又は複数の第１のオペコードは３２ビット・オペランドを指定し、１つ又は複数の第２のオペコードは６４ビット・オペランドを指定する、請求項８に記載のコンピュータ・プログラム。
【請求項１２】
前記算術／論理命令は、前記オペコードは、２つの別個のオペコード・フィールドからなり、前記算術／論理命令は、第１の変位フィールド及び第２の変位フィールドをさらに含み、前記メモリ内の位置は、前記第２のレジスタの内容を符号付き変位値に加算することによって決定され、前記符号付き変位値は、前記第２の変位フィールドに連結された前記第１の変位フィールドの符号拡張された値を含む、請求項８に記載のコンピュータ・プログラム。
【請求項１３】
前記オペコードが第１のオペコードであり、前記第２オペランドが３２ビット境界上にないことに応答して、指定例外を発生させることと、
前記オペコードが第２のオペコードであり、前記第２オペランドが６４ビット境界上にないことに応答して、指定例外を発生させることと、
をさらに実行させる、請求項８に記載のコンピュータ・プログラム。
【請求項１４】
前記プロセッサは、マルチプロセッサ・システム内のプロセッサであり、
前記第２オペランドを取得し、結果を格納するまでの間に、前記マルチプロセッサ・システムの他のプロセッサが前記メモリ内の位置にアクセスできないようにすることと、
前記生成された結果の格納時に、前記マルチプロセッサ・システムの他のプロセッサが前記メモリ内の位置にアクセスするのを可能にすることと、
をさらに含む、請求項８に記載のコンピュータ・プログラム。
【請求項１５】
インターロックされたメモリ・オペランドを有する算術／論理命令を実行するためのコンピュータ・システムであって、前記算術／論理命令は、オペコード・フィールドと、第１のレジスタ内の第１オペランドを指定する第１のレジスタ・フィールドと、メモリ内の第２オペランドの位置を指定する第２のレジスタを指定する第２のレジスタ・フィールドと、第３のレジスタ内の第３オペランドを指定する第３のレジスタ・フィールドとを含み、
メモリと、
前記メモリと通信状態にあるプロセッサであって、メモリから命令をフェッチするための命令フェッチ要素と、フェッチされた命令を実行するための１つ又は複数の実行要素とを含むプロセッサと、
を含む、前記コンピュータ・システムは、
プロセッサにより、前記第２のレジスタによって指定されるメモリ内の位置からある値から成る第２オペランドを取得することと、
前記第３のレジスタから第３オペランドを取得することと、
前記取得した第２オペランド及び前記取得した第３オペランドに基づいて、オペコードが定義した算術演算又はオペコードが定義した論理演算を行って、結果を生成することと、
前記生成した結果を、前記メモリ内の前記第２のレジスタによって指定された位置に格納することと、
前記生成した第２オペランドの前記値を前記第１のレジスタに保存することと、
を含む前記算術／論理命令を実行するための方法を実行するように構成される、コンピュータ・システム。
【請求項１６】
前記算術／論理命令を実行するための方法は、前記結果が０であること、又は前記結果が０でないことを示す条件コードを保存することをさらに含む、請求項１５に記載のコンピュータ・システム。
【請求項１７】
前記オペコードが定義した算術演算は、算術加算又は論理加算であり、前記オペコードが定義した論理演算は、論理積、排他的論理和、又は論理和のうちのいずれか１つであり、
前記算術演算の前記結果が負であることに応答して、前記結果が負であることを示す前記条件コードを保存することと、
前記算術演算の前記結果が正であることに応答して、前記結果が正であることを示す前記条件コードを保存することと、
前記算術演算の前記結果がオーバーフローであることに応答して、前記結果がオーバーフローであることを示す前記条件コードを保存することと、
を前記算術／論理命令を実行するための方法はさらに含む、請求項１５に記載のコンピュータ・システム。
【請求項１８】
前記オペコードによってオペランドのサイズが指定され、１つ又は複数の第１のオペコードは３２ビット・オペランドを指定し、１つ又は複数の第２のオペコードは６４ビット・オペランドを指定する、請求項１５に記載のコンピュータ・システム。
【請求項１９】
前記オペコードは、２つの別個のオペコード・フィールドからなり、前記算術／論理命令は、第１の変位フィールド、及び第２の変位フィールドをさらに含み、前記メモリ内の位置は、前記第２のレジスタの内容を符号付き変位値に加算することによって決定され、前記符号付き変位値は、前記第２の変位フィールドに連結された前記第１の変位フィールドの符号拡張された値を含む、請求項１５に記載のコンピュータ・システム。
【請求項２０】
前記オペコードが第１のオペコードであり、前記第２オペランドが３２ビット境界上にないことに応答して、指定例外を発生させることと、
前記オペコードが第２のオペコードであり、前記第２オペランドが６４ビット境界上にないことに応答して、指定例外を発生させることと、
を前記算術／論理命令を実行するための方法はさらに含む、請求項１５に記載のコンピュータ・システム。
【請求項２１】
前記プロセッサは、マルチプロセッサ・システム内のプロセッサであり、
前記第２オペランドを取得し、結果を格納するまでの間に、前記マルチプロセッサ・システムの他のプロセッサがメモリ内の前記位置にアクセスするのを防止することと、
前記生成された結果の格納時に、前記マルチプロセッサ・システムの他のプロセッサが
メモリ内の前記位置にアクセスするのを可能にすることと、
をさらに含む、請求項１５に記載のコンピュータ・システム。