(57)【要約】【課題】チャネルとなるナノワイアの周囲をゲート電極が取り巻いて形成されているＦＥＴが、より容易に高い精度で製造できるようにする。【解決手段】被覆ナノワイア１０３を配置した基板１２１のゲート電極形成領域の上に、被覆ナノワイア１０３に交差して下部ゲート電極１２２に重なる上部ゲート電極１２４を形成する。上部ゲート電極１２４の形成は、公知のリソグラフィー技術とリフトオフとにより行えばよい。例えば、被覆ナノワイア１０３が下部ゲート電極１２２と交差して配置されている基板１２１の上に、電子ビーム露光により電極形成部に開口を備えるレジストパターンを形成し、この上に、電極材料を堆積する。この後、先に形成してあるレジストパターンを除去すれば、上部ゲート電極１２４が形成できる。【選択図】  図１Ｅ
2012244088.tif 000002
【特許請求の範囲】
【請求項１】
半導体ナノワイアを形成する工程と、
前記半導体ナノワイアの側面を覆う絶縁層を形成して前記絶縁層で被覆された被覆ナノワイアを形成する工程と、
基板の上のゲート電極形成領域の上に下部ゲート電極を形成する工程と、
前記下部ゲート電極の上に前記被覆ナノワイアを交差させて配置する工程と、
前記被覆ナノワイアを配置した前記基板の前記ゲート電極形成領域の上に、前記被覆ナノワイアに交差して前記下部ゲート電極に重なる上部ゲート電極を形成する工程と、
前記被覆ナノワイアの両端部の前記絶縁層を除去する工程と、
前記絶縁層を除去することで露出した前記半導体ナノワイアの両端部にソース電極およびドレイン電極を接続して形成する工程と
を少なくとも備えることを特徴とする電界効果トランジスタの製造方法。
【請求項２】
請求項１記載の電界効果トランジスタの製造方法において、
前記上部ゲート電極は、前記下部ゲート電極との交差領域上の前記被覆ナノワイアの側部周面を被覆する状態に形成することを特徴とする電界効果トランジスタの製造方法。
【請求項３】
請求項１または２記載の電界効果トランジスタの製造方法において、
同一方向に延在する複数の前記ゲート電極形成領域を備え、
複数の前記ゲート電極形成領域の各々に前記下部ゲート電極を形成し、
複数の前記下部ゲート電極に交差して前記被覆ナノワイアを配置し、
前記被覆ナノワイアに交差して複数の前記下部ゲート電極の各々に重なる複数の前記上部ゲート電極を形成する
ことを特徴とする電界効果トランジスタの製造方法。
【請求項４】
基板の上のゲート電極形成領域の上に形成された下部ゲート電極と、
前記下部ゲート電極の上に交差して配置され、前記下部ゲート電極との交差部の側面が絶縁層で被覆された半導体ナノワイアと、
前記半導体ナノワイアを配置した前記基板の前記ゲート電極形成領域の上に、前記半導体ナノワイアに前記絶縁層を介して交差して前記下部ゲート電極に重なる状態に形成された上部ゲート電極と、
前記半導体ナノワイアの両端部に各々接続するソース電極およびドレイン電極と
を少なくとも備えることを特徴とする電界効果トランジスタ。
【請求項５】
請求項４記載の電界効果トランジスタにおいて、
前記上部ゲート電極は、前記下部ゲート電極との交差領域上の前記半導体ナノワイアの側部周面を前記絶縁層を介して被覆する状態に形成されていることを特徴とする電界効果トランジスタ。
【請求項６】
請求項４または５記載の電界効果トランジスタにおいて、
同一方向に延在する複数の前記ゲート電極形成領域を備え、
複数の前記ゲート電極形成領域の各々に形成されて前記被覆ナノワイアに交差する複数の前記下部ゲート電極と、
前記被覆ナノワイアに交差して複数の前記下部ゲート電極の各々に重なって形成された複数の前記上部ゲート電極と
を備えることを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ナノワイアを用いた電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
結晶成長によってボトムアップ的に得られる、高品質な半導体ナノワイアを１次元伝導チャネルとして用いる電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）が、次世代デバイスとして有望視されている。基板とナノワイアが平行な横型ＦＥＴの場合、絶縁膜で覆われた導電性基板全体をゲート電極とするＦＥＴ、および、ナノワイアの上に絶縁膜を介してゲート電極を配置したＦＥＴが作製されている。ただし、これらは、主に片側のみからゲート電界が作用するため、ゲート特性を最適化するのは難しい。
【０００３】
これに対して、ナノワイアを覆う絶縁膜を介し、ナノワイアの周囲を取り巻いて設けたゲートを用いたＦＥＴが提案されている（非特許文献１および非特許文献２参照）。このＦＥＴは、「ｗｒａｐ−ａｒｏｕｎｄ  ｇａｔｅ」，「ｓｕｒｒｏｕｎｄ  ｇａｔｅ」，「ｇａｔｅ−ａｌｌ−ａｒｏｕｎｄ」などと呼ばれており、縦型のＦＥＴデバイス（非特許文献１参照）および横型ＦＥＴデバイス（非特許文献２参照）が作製されている。これらのデバイスによれば、ショートチャネル効果（short channel effect）を抑制し、Ｓ値（subthreshold slope）やＯＮ／ＯＦＦ比などの特性が改善できるものとされている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】T. Tanaka et al. , "Vertical Surrounding Gate Transistors Using Single InAs Nanowires Grown on Si Substrates", Applied Physics Express, vol.3, 025003, 2010.
【非特許文献２】L. Zhang et al. , "Parallel Core-Shell Metal-Dielectric-Semiconductor Germanium Nanowires for High-Current Surround-Gate Field-Effect Transistors", NANO LETTERS, vol.6, no.12, pp.2785-2789, 2006.
【非特許文献３】S.A.Dayeh et al. , "III-V Nanowire Growth Mechanism: V/III Ratio and Temperature Effects",NANO LETTERS, vol.7, no.8, pp.2486-2490, 2007.
【非特許文献４】S.Dhara et al. , "Magnetotransport properties of individual InAs nanowires", PHYSICAL REVIEW B, vol.79, 121311R, 2009.
【非特許文献５】A.Bringer et al. , "Spin precession and modulation in ballistic cylindrical nanowires due to the Rashba effect",PHYSICAL REVIEW B, vol.83, 115305, 2011.
【非特許文献６】A. E. Hansen et al. , "Spin relaxation in InAs nanowires studied by tunable weak antilocalization", PHYSICAL REVIEW B, vol.71, 205328, 2005.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したＦＥＴは、製造が容易ではないという問題がある。まず、非特許文献１に示されたナノワイアを立てた状態で用いる縦型のＧＡＡ（gate-all-around）ＦＥＴでは、まず、ゲート電極を形成しから、絶縁膜でナノワイア全体を基板ごと埋め込む。次に、エッチングによって、ゲート電極は露出させずにナノワイア上部のみを露出させ、この露出部に蒸着法などにより金属を堆積してドレイン電極を形成している。このように、素子を作製する際の工程が複雑である。
【０００６】
また、量子ドットをナノワイア中に形成するために必要となる複数のゲート電極を単一のナノワイア上に形成しようとすると、上下のゲート電極間の絶縁を保ちつつ上述したプロセスを複数回繰り返し、最終的には横方向へ配線をとりだすことになる。このようなプロセスは、容易ではない。
【０００７】
また、非特許文献２に示された横型ＧＡＡＦＥＴの作製では、まず、ナノワイア全体を絶縁膜（Ａｌ2Ｏ3）ならびに単一のゲート電極（Ａｌ）で覆い、これを別の基板に転写する。次に、別の基板に転写した状態で、上面からのウェットエッチングによって一部のゲート電極を除去してゲート電極の幅（ゲート長）を所定の寸法とする。また、基板に転写した状態で、上面からのウェットエッチングにより、ソース・ドレイン領域となる部分のＡｌとＡｌ2Ｏ3とを除去し、除去により露出したナノワイアの部分にＴｉなどの金属を堆積してソース・ドレイン電極を形成している。
【０００８】
この方法では、基板から見てナノワイアの上面と下面ではウェットエッチングの量が異なるため、ナノワイア全周にわたって誤差１０ｎｍ程度で均一なゲート長を実現することは不可能であり、量子ドット形成に必要な数１０ｎｍ幅の複数のゲート電極を精度よく形成することは困難である。
【０００９】
本発明は、以上のような問題点を解消するためになされたものであり、チャネルとなるナノワイアの周囲をゲート電極が取り巻いて形成されているＦＥＴが、より容易に高い精度で製造できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る電界効果トランジスタの製造方法は、半導体ナノワイアを形成する工程と、半導体ナノワイアの側面を覆う絶縁層を形成して絶縁層で被覆された被覆ナノワイアを形成する工程と、基板の上のゲート電極形成領域の上に下部ゲート電極を形成する工程と、下部ゲート電極の上に被覆ナノワイアを交差させて配置する工程と、被覆ナノワイアを配置した基板のゲート電極形成領域の上に、被覆ナノワイアに交差して下部ゲート電極に重なる上部ゲート電極を形成する工程と、被覆ナノワイアの両端部の絶縁層を除去する工程と、絶縁層を除去することで露出した半導体ナノワイアの両端部にソース電極およびドレイン電極を接続して形成する工程とを少なくとも備える。
【００１１】
上記電界効果トランジスタの製造方法において、上部ゲート電極は、下部ゲート電極との交差領域上の被覆ナノワイアの側部周面を被覆する状態に形成するとよい。また、同一方向に延在する複数のゲート電極形成領域を備え、複数のゲート電極形成領域の各々に下部ゲート電極を形成し、複数の下部ゲート電極に交差して被覆ナノワイアを配置し、被覆ナノワイアに交差して複数の下部ゲート電極の各々に重なる複数の上部ゲート電極を形成するようにしてもよい。
【００１２】
また、本発明に係る電界効果トランジスタは、基板の上のゲート電極形成領域の上に形成された下部ゲート電極と、下部ゲート電極の上に交差して配置され、下部ゲート電極との交差部の側面が絶縁層で被覆された半導体ナノワイアと、半導体ナノワイアを配置した基板のゲート電極形成領域の上に、半導体ナノワイアに絶縁層を介して交差して下部ゲート電極に重なる状態に形成された上部ゲート電極と、半導体ナノワイアの両端部に各々接続するソース電極およびドレイン電極とを少なくとも備える。
【００１３】
上記電界効果トランジスタにおいて、上部ゲート電極は、下部ゲート電極との交差領域上の半導体ナノワイアの側部周面を、絶縁層を介して被覆する状態に形成されているとよい。また、同一方向に延在する複数のゲート電極形成領域を備え、複数のゲート電極形成領域の各々に形成されて被覆ナノワイアに交差する複数の下部ゲート電極と、被覆ナノワイアに交差して複数の下部ゲート電極の各々に重なって形成された複数の上部ゲート電極とを備えるようにしてもよい。
【発明の効果】
【００１４】
以上説明したように、本発明によれば、被覆ナノワイアに交差して下部ゲート電極に重なる上部ゲート電極を形成するようにしたので、チャネルとなるナノワイアの周囲をゲート電極が取り巻いて形成されているＦＥＴが、より容易に高い精度で製造できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１５】
【図１Ａ】図１Ａは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｃ】図１Ｃは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｄ】図１Ｄは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｅ】図１Ｅは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｆ】図１Ｆは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｇ】図１Ｇは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｈ】図１Ｈは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図２】図２は、本発明の実施の形態における電界効果トランジスタを走査型電子顕微鏡で観察した結果を示す写真である。
【図３】図３は、本発明の実施の形態における他の電界効果トランジスタの構成を示す斜視図である。
【図４】図４は、本発明の実施の形態における他の電界効果トランジスタを走査型電子顕微鏡で観察した結果を示す写真である。
【図５】図５は、量子井戸構造のバンドギャップエネルギーの状態を示す斜視図である。
【図６】図６は、位相のコヒーレンスは保たれているが、散乱体としての複数の不純物６０１が存在して伝導中に多数回の散乱をうける「diffusive」な系の構成を示す構成図である。
【図７】図７は、ＩｎＡｓからなる半導体ナノワイアを用いたＦＥＴの特性を示す特性図である。
【図８】図８は、ＩｎＡｓからなる半導体ナノワイアを用いたＦＥＴの動作原理を説明する説明図である。
【図９】図９は、ＩｎＡｓからなる半導体ナノワイアを用いたＦＥＴの構成を示す斜視図である。
【図１０】図１０は、ゲート電圧を変化させたときの磁場とソース・ドレイン間コンダクタンスとの関係（ａ）、およびゲート電圧の印加により誘起した電場Ｅindに対するスピン軌道長（縦軸）の変化（ｂ）を示す特性図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図を参照して説明する。図１Ａ〜図１Ｈは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。図１Ａ，図１Ｃ，図１Ｄ，図１Ｅ，図１Ｇ，図１Ｈは、斜視図であり、図１Ｂ，図１Ｆは、一部断面図である。
【００１７】
まず、図１Ａに示すように、半導体ナノワイア１０１を形成する。例えば、ＩｎＡｓからなる成長基板１５１の上に、径が数１０ｎｍのＡｕなどの金属微粒子触媒（不図示）を配置し、ここに、トリメチルインジウム（ＴＭＩｎ）およびアルシン（ＡｓＨ3）を供給し、ＶＬＳ（Vapor-liquid-solid）法などを用いることで、ＩｎＡｓからなる半導体ナノワイア１０１が形成できる（非特許文献３参照）。また、金属微粒子触媒を使用することなく、パタニングした酸化膜を用いて選択成長を行うなど、別の手法を用いて半導体ナノワイアを形成してもよい（非特許文献１参照）。
【００１８】
次に、図１Ｂに示すように、半導体ナノワイア１０１の側面（周面）を覆う絶縁層１０２を形成して絶縁層１０２で被覆された被覆ナノワイア１０３を形成する。例えば、前述したように、成長基板１５１にＩｎＡｓからなる半導体ナノワイア１０１が形成されている状態で、原子層堆積（Atomic Layer Deposition:ＡＬＤ）法を用い、ゲート特性の向上に適した高誘電率を有するＡｌ2Ｏ3、ＨｆＯ2などの絶縁層１０２を、半導体ナノワイア１０１を覆って形成すればよい。
【００１９】
よく知られているように、ＡＬＤ法は、原料となる有機化合物の１分子層を形成対象の表面に吸着させることによる成膜方法であり、均一な厚さの層を三次元形状の表面に形成することが可能である。このＡＬＤ法によれば、半導体ナノワイア１０１のすべての側面に絶縁層１０２を形成することが容易である。なお、ＡＬＤ法に限るものではなく、スパッタ法を用いることで、半導体ナノワイア１０１の側面を覆う状態に絶縁層１０２を形成することも可能である。
【００２０】
次に、図１Ｃに示すように、基板１２１の上のゲート電極形成領域の上に下部ゲート電極１２２を形成する。下部ゲート電極１２２は、一方向に延在する短冊状に形成すればよい。図１Ｃでは、下部ゲート電極１２２とともに、下部ゲート電極１２２に接続する端子１２３を同時に形成した状態を示している。基板１２１は、例えば、表面に酸化シリコンなどの絶縁膜が形成されたシリコン基板を用いればよい。基板１２１は、必ずしも導電性を備えている必要はない。
【００２１】
下部ゲート電極１２２の形成は、公知のリソグラフィー技術とリフトオフとにより行えばよい。例えば、基板１２１の上に、電子ビーム露光により電極形成部に開口を備えるレジストパターンを形成し、この上に、層厚１０ｎｍ程度にＴｉ層およびＡｕ層を堆積する。この後、先に形成してあるレジストパターンを除去すれば、下部ゲート電極１２２，端子１２３が形成できる。ここで、ゲート電極形成領域との相対的な位置関係が既知の合わせマーク（不図示）を、基板１２１に形成しておき、この合わせマークを基準とし、基板１２１の平面上で設計された箇所（ゲート電極形成領域）に、上述したレジストパターンを形成すればよい。このようにすることで、ゲート電極形成領域に合わせて下部ゲート電極１２２が形成できる。これは、リソグラフィー技術の露光において、一般に用いられている方法である。
【００２２】
次に、図１Ｄに示すように、下部ゲート電極１２２の上に被覆ナノワイア１０３を交差させて配置する。例えば、被覆ナノワイア１０３が形成されている成長基板１５１を、下部ゲート電極１２２が形成されている基板１２１に押し付けることで、成長基板１５１上の被覆ナノワイア１０３を、基板１２１に転写することで、被覆ナノワイア１０３を基板１２１の上に配置すればよい。また、複数の被覆ナノワイア１０３を成長基板１５１より分離し、これらをアルコールなどの溶媒中に入れ、ここに超音波を印加することで分散させた分散液を作製し、この分散液を基板１２１に滴下し、溶媒を蒸発させることで、被覆ナノワイア１０３を基板１２１の上に配置してもよい。このように基板１２１の上に配置した複数の被覆ナノワイア１０３のいずれかが、下部ゲート電極１２２の上に交差して配置されるようになる。なお、図１Ｄでは、基板１２１の上の他の領域に配置されているナノワイアについては省略して図示していない。
【００２３】
次に、図１Ｅに示すように、被覆ナノワイア１０３を配置した基板１２１のゲート電極形成領域の上に、被覆ナノワイア１０３に交差して下部ゲート電極１２２に重なる上部ゲート電極１２４を形成する。下部ゲート電極１２２および上部ゲート電極１２４に対して被覆ナノワイア１０３が交差する交差領域では、半導体ナノワイア１０１の側部周面が絶縁層１０２で覆われている。従って、下部ゲート電極１２２および上部ゲート電極１２４は、絶縁層１０２を介して半導体ナノワイア１０１と交差していることになる。
【００２４】
上部ゲート電極１２４の形成は、公知のリソグラフィー技術とリフトオフとにより行えばよい。例えば、被覆ナノワイア１０３が下部ゲート電極１２２と交差して配置されている基板１２１の上に、電子ビーム露光により電極形成部に開口を備えるレジストパターンを形成し、この上に、電極材料を堆積する。この後、先に形成してあるレジストパターンを除去すれば、上部ゲート電極１２４が形成できる。
【００２５】
上述した上部ゲート電極１２４の形成においても、基板１２１に形成されている前述した合わせマークを基準とし、基板１２１の平面上で設計された箇所（ゲート電極形成領域）に、上述したレジストパターンを形成すればよい。このようにすることで、ゲート電極形成領域に既に形成されている下部ゲート電極１２２に合わせて上部ゲート電極１２４が形成できる。このような合わせマークを用いた位置合わせは、一般に、ずれ量が１０ｎｍ以下の高精度に行うことができる。
【００２６】
ここで、上述した電極材料の堆積を、複数の方向から蒸着することで、図１Ｆの断面図に示すように、下部ゲート電極１２２との交差領域上の被覆ナノワイア１０３の側部周面を、上部ゲート電極１２４で被覆する状態に形成できる。ここで、「上部ゲート電極１２４が、下部ゲート電極１２２との交差領域上の被覆ナノワイア１０３の側部周面を被覆する状態」とは、交差領域において、下部ゲート電極１２２との接触領域以外の被覆ナノワイア１０３の側部周面を、上部ゲート電極１２４で覆っている状態である。例えば、上記電極材料の蒸着において、被覆ナノワイア１０３の径と同程度の厚さに、電極材料を被覆ナノワイア１０３の側面方向の２方向から、基板１２１の平面に対して斜めに蒸着すればよい。なお、以上の電極形成工程は、複数のゲート電極について同時に行うことも容易である。
【００２７】
次に、図１Ｇに示すように、被覆ナノワイア１０３の両端部の絶縁層１０２を除去し、半導体ナノワイア１０１を露出させる。露出させる領域以外を覆うレジストパターンを基板１２１の上に形成し、この状態で、被覆ナノワイア１０３の両端部の絶縁層１０２をエッチング除去すればよい。例えば、アルカリ性のエッチング液を用いることで、Ａｌ2Ｏ3からなる絶縁層１０２を選択的にエッチングできる。また、アルゴンイオンスパッタリングなどのドライエッチングにより絶縁層１０２を除去してもよい。
【００２８】
次に、図１Ｈに示すように、絶縁層１０２を除去することで露出した半導体ナノワイア１０１の両端部にソース電極１２５およびドレイン電極１２６を接続（オーミックコンタクト）して形成する。例えば、上述した一部の絶縁層１０２の除去に用いたレジストパターンを除去せずに、この上より金属材料を蒸着し、この後、レジストパターンをリフトオフすれば、ソース電極１２５およびドレインで極１２６が形成できる。
【００２９】
以上の製造過程により、図１Ｈに示すように、下部ゲート電極１２２および上部ゲート電極１２４よりなる単一のゲート電極を半導体ナノワイア１０１に対してＧＡＡ構造とした横型のＦＥＴが得られる。図２は、このＦＥＴを走査型電子顕微鏡で観察した結果を示す写真である。
【００３０】
このＦＥＴは、基板１２１の上のゲート電極形成領域の上に形成された下部ゲート電極１２２と、下部ゲート電極１２２の上に交差して配置され、下部ゲート電極１２２との交差部の側面が絶縁層１０２で被覆された半導体ナノワイア１０１と、半導体ナノワイア１０１を配置した基板１２１のゲート電極形成領域の上に、半導体ナノワイア１０１に絶縁層１０２を介して交差して下部ゲート電極１２２に重なる状態に形成された上部ゲート電極１２４と、半導体ナノワイア１０１の両端部に各々接続するソース電極１２５およびドレイン電極１２６とを備える。また、本実施の形態では、上部ゲート電極１２４は、下部ゲート電極１２２との交差領域上の半導体ナノワイア１０１の側部周面を、絶縁層１０２を介して被覆する状態に形成されている。
【００３１】
このＦＥＴでは、ソース・ドレイン電極間に一定のドレイン電圧を印加してドレイン電流を流しておき、ゲート電極にゲート電圧を印加することにより、ドレイン電流を変調するＦＥＴ動作が可能となる。ゲート電極をＧＡＡ構造にしているいため、ドレイン電流が０に近づくピンチオフ領域近傍で、ゲート電圧の変化に対して急峻にドレイン電流が変化する。
【００３２】
上述した実施の形態によれば、下部ゲート電極１２２および上部ゲート電極１２４を重ねて１つのゲート電極としているので、例えば、上部ゲート電極１２４を、下部ゲート電極１２２との交差領域上の被覆ナノワイア１０３の側部周面を被覆する状態に形成すれば、ゲート電極をＧＡＡ構造とすることが容易である。また、下部ゲート電極１２２および上部ゲート電極１２４は、よく知られたリソグラフィー技術などのパターニング技術により、数ｎｍの位置合わせ精度および寸法精度で容易に作製可能である。このように、本実施の形態によれば、チャネルとなるナノワイアの周囲をゲート電極が取り巻いて形成されているＦＥＴが、より容易に高い精度で製造できるようになる。
【００３３】
なお、ゲート電極は１つに限るものではなく、被覆ナノワイアに対し、複数の下部ゲート電極および上部ゲート電極の組を形成し、複数のゲート電極を備えるようにしてもよい。例えば、図３に示すように、被覆ナノワイア１０３に交差する下部ゲート電極１２２ａ，下部ゲート電極１２２ｂ，上部ゲート電極１２４ａ，および上部ゲート電極１２４ｂを形成すればよい。
【００３４】
このようにすることで、下部ゲート電極１２２ａおよび上部ゲート電極１２４ａとからなるゲート電極と、下部ゲート電極１２２ｂおよび上部ゲート電極１２４ｂからなるゲート電極とが、被覆ナノワイア１０３に交差して形成できる。この場合、２本のゲート電極をバイアスすることにより、２つのゲート電極で挟まれた領域の半導体ナノワイアに、量子ドットを形成することができる。
【００３５】
ゲート電極は２つに限らず、図４に示すように、５つのゲート電極を備えるようにしてもよい。図４は、５つのゲート電極を被覆ナノワイア（半導体ナノワイア）に交差させたＧＡＡ構造のＦＥＴを走査型電子顕微鏡で観察した結果を示す写真である。図４において、各ゲート電極のパターン幅（ゲート長）は、４０ｎｍであり、各ゲート電極の間隔は８０ｎｍとしている。複数のゲート電極を用いることで、複数の量子ドットを用いた多機能デバイスの実現も可能となる。
【００３６】
以上に説明したように、本発明によれば、ゲート特性の優れたたＧＡＡ構造の横型ナノワイアＦＥＴを実現できる。また、ゲート電極の数には上限がないため、量子ドットを用いたより高機能なデバイスも実現可能である。
【００３７】
以下、ナノワイアを用いたＦＥＴなどのスピントロニクスデバイスについて説明する。このスピントロニクスデバイスでは、固体中のスピン軌道相互作用をゲート電極の電場（電界）により変調することで、ソース・ドレイン間のコンダクタンスを制御している。固体中のスピン軌道相互作用は、結晶構造の非対称性(bulk inversion asymmetry)や量子井戸などの人工構造における非対称性(structural inversion asymmetry)に由来する相対論的効果で、後者をラシュバ効果と呼ぶ。スピン軌道相互作用は、ＩｎＡｓなどの狭バンドギャップ半導体で大きな値を持つ。
【００３８】
ラシュバ効果は電子の運動方向と電場に垂直な有効磁場を発生し、電子のスピンを回転させる。この大きさを外部からゲート電圧などで変調できる。例えば、図５の斜視図でバンドギャップエネルギーの状態を示す量子井戸構造の場合、２つの障壁層５０２，５０４に挟まれた井戸層５０３に形成される２次元電子ガス５０５の電子スピンの状態を、ゲート電極５０１に印加するゲート電圧により変調できる。このため、ラッシュバ効果は、スピントランジスタなどのスピントロニクスデバイスへの応用が期待されている。
【００３９】
ここで、弱反局在として現れるスピン軌道相互作用について簡単に説明する。図６に示すように、位相のコヒーレンスは保たれているが、散乱体としての複数の不純物６０１が存在し、伝導中に電子が多数回の散乱をうける「diffusive」な系においては、互いに時間反転対称性を有する時計周りの軌道（点線）と反時計回りの軌道（実線）が原点で量子干渉する。なお、図６において、太い矢印は、電子スピンの状態を示している。このため、一般に、磁気伝導度は０磁場で極小値をとる（弱局在）。ところが、スピン軌道相互作用の強い系においては、磁気伝導度は、逆に極大値をとる（弱反局在）。
【００４０】
ゲート電圧でラシュバ効果を変調すると、上述した両者の間で移り変わり、また、より弱反局在ピークが強くなる。例えば、ＩｎＡｓからなる半導体ナノワイアを用いたＦＥＴでは、図７の（ａ）および（ｂ）に示すように、ゲート電圧の違いにより、磁場（横軸）に対するコンダクタンス（縦軸）の関係が変化する（非特許文献４参照）。
【００４１】
例えば、ＩｎＡｓは伝導帯が表面近傍で下に曲がって電子がたまっている。このような伝導帯端の状態（内部電場Ｅ）をゲート電圧で変えると（図８）、ラシュバ効果が変調される。上述したラッシュバ効果の変調は、ＧＡＡ構造とすることで、より効率的に行えるようになる。例えば、図９の（ａ）に示すように、ＩｎＡｓからなる半導体ナノワイア８０１に対し、一方の側に平板状のゲート電極８０２を設ける場合、半導体ナノワイア８０１のゲート電極８０２の側の下面とこれより離れる上面とで、逆向きに内部電場が変調される。これに対し、図９の（ｂ）に示すように、半導体ナノワイア８１１の側面を取り巻くようにゲート電極８１２を設けることで、半導体ナノワイア８１１の側面全域で内部電荷が増大するようになり、より効率的となる（非特許文献５参照）。
【００４２】
前述した図１Ｈを用いて説明した本実施の形態における電界効果トランジスタにおいて、ゲート電圧を変化させたときの磁場とソース・ドレイン間コンダクタンスとの関係は、図１０の（ａ）に示すように変化する。また、図１０の（ｂ）に丸で示すように、ゲート電圧の印加により誘起した電場Ｅindに対してスピン軌道長（縦軸）が変化する。図１０の（ｂ）における点線は、図９の（ａ）を用いて説明した形態のＦＥＴの場合を示しており（非特許文献６参照）、これに対し、丸で示すＧＡＡ構造のＦＥＴでは、誘起された電場に対してより急速に、スピン軌道長が短くなり、スピン軌道相互作用が強くなっていることがわかる。このように、ＧＡＡ構造とすることで、より効率の高いラッシュバ効果が実現でき、スピントロニクスデバイスヘの応用が期待できる。
【００４３】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、ゲート電極の形成において、蒸着法に限るものではなく、スパッタ法により電極材料を堆積するようにしてもよい。また、下部ゲート電極と上部ゲート電極とは、同じ材料から構成してもよく、異なる材料から構成してもよい。また、上述した実施の形態では、半導体ナノワイアとしてＩｎＡｓを用いるようにしたが、これに限るものではない。上述した高効率なラッシュバ効果による変調は、ナノワイアおよびＧＡＡ構造とした形状に起因するものであり、他の半導体を用いるようにしても同様である。
【符号の説明】
【００４４】
１０１…半導体ナノワイア、１０２…絶縁層、１０３…被覆ナノワイア、１２１…基板、１２２…下部ゲート電極、１２３…端子、１２４…上部ゲート電極、１２５…ソース電極、１２６…ドレイン電極、１５１…成長基板。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図３】
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【図７】
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【図８】
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【図１０】
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【図２】
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【図４】
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【図５】
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【図６】
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【図９】
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