(57)【要約】【課題】残像が抑制され、画素の微細化が可能なグローバル電子シャッタを有するＭＯＳ型の固体撮像素子を提供する。【解決手段】２次元状に配列された複数の画素部１００を備える固体撮像素子であって、画素部１００は、半導体基板１と、入射光を光電変換して信号電荷に変換するＰＤ３と、ＰＤ３の隣に形成されるＳＤ４と、ＳＤ４の隣に形成されるＦＤ５と、ＦＤ５の隣に形成されるリセットドレイン９と、ＰＤ３とＳＤ４との間に形成され、信号電荷をＰＤ３からＳＤ４に転送する第１の転送ゲート６と、ＳＤ４とＦＤ５との間に形成され、信号電荷をＳＤ４からＦＤ５に転送する第２の転送ゲート７と、ＦＤ５とリセットドレイン９との間に形成され、ＦＤ５の電荷を排出する第１のリセットゲート８とを備え、ＳＤ４は、第２のリセットゲート１３を備えたリセットトランジスタのソースに接続されている。【選択図】図１
2012009697.tif 000002
【特許請求の範囲】
【請求項１】
２次元状に配列された複数の画素部を備える固体撮像素子であって、
前記画素部は、
半導体基板と、
前記半導体基板に形成され、入射光を光電変換して信号電荷に変換するフォトダイオードと、
前記半導体基板内であって、前記フォトダイオードの隣に形成されるストレージダイオードと、
前記半導体基板内であって、前記ストレージダイオードの隣に形成されるフローティングディフュージョンと、
前記半導体基板内であって、前記フローティングディフュージョンの隣に形成されるリセットドレインと、
前記半導体基板上であって、前記フォトダイオードと前記ストレージダイオードとの間に形成され、前記信号電荷を前記フォトダイオードから前記ストレージダイオードに転送する第１の転送ゲートと、
前記半導体基板上であって、前記ストレージダイオードと前記フローティングディフュージョンとの間に形成され、前記信号電荷を前記ストレージダイオードから前記フローティングディフュージョンに転送する第２の転送ゲートと、
前記半導体基板上であって、前記フローティングディフュージョンと前記リセットドレインとの間に形成され、前記フローティングディフュージョンの電荷を排出する第１のリセットゲートとを備え、
前記ストレージダイオードは、第２のリセットゲートを備えたリセットトランジスタのソースに接続されている
固体撮像素子。
【請求項２】
さらに、
前記フォトダイオードは、Ｎ型の不純物拡散層から構成され、前記ストレージダイオードは、前記半導体基板表面側にＰ型の不純物拡散層が形成されており、
前記ストレージダイオードにおいて、コンタクトプラグと接触する領域以外の前記ストレージダイオードの半導体基板表面は、前記Ｐ型の不純物拡散層で覆われている
請求項１に記載の固体撮像素子。
【請求項３】
さらに、
前記ストレージダイオードと前記リセットトランジスタのソースとを接続するための配線と、
前記ストレージダイオードと前記配線とを接続するコンタクトプラグとを備え、
前記配線は遮光性の材料で形成され、前記ストレージダイオードの上面領域を覆うように前記ストレージダイオードの上方に形成されている
請求項１に記載の固体撮像素子。
【請求項４】
前記ストレージダイオードの前記半導体基板における表面は、前記コンタクトプラグと接続する領域以外において、絶縁膜が形成されている
請求項２または３に記載の固体撮像素子。
【請求項５】
前記リセットトランジスタのドレインは、前記リセットドレインと電気的に接続されている
請求項１〜３のいずれか１項に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関し、特に電子シャッタ機能を有するＭＯＳ型固体撮像素子に関する。
【背景技術】
【０００２】
固体撮像素子には、ＣＣＤ型イメージセンサとＭＯＳ型イメージセンサとがある。一般的に、ＣＣＤ型イメージセンサは、受光部（フォトダイオード）の信号電荷を完全転送して外部に読み出すことが可能であり、原理的に感度に優れるものの駆動電圧が高く消費電力が大きい。一方、ＭＯＳ型イメージセンサは、駆動電圧が低く低消費電力化に優れるだけでなく、汎用のＣＭＯＳプロセスで製造可能なため、機能回路のオンチップ化が容易である。しかし、ＭＯＳ型イメージセンサは、信号ラインの寄生容量に起因するｋＴＣ雑音が大きくＣＣＤイメージセンサに対し感度で劣る。そのため、これまで、多画素化を背景に微細画素での高感度を要求される例えばＤＳＣ（Ｄｉｇｉｔａｌ  Ｓｔｉｌｌ  Ｃａｍｅｒａ）においては感度の良さからＣＣＤイメージセンサが主流となっている。一方、ＭＯＳ型イメージセンサは、低消費電力が強く要求される例えば携帯電話において主流となっていた。
【０００３】
しかし、近年、ＭＯＳ型イメージセンサにおいて、画素に増幅素子を設ける構造（ＡＰＳ：Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）を用いることにより、感度の面でもＣＣＤイメージセンサと遜色ないレベルになってきた。また、一括読み出し方式のＣＣＤイメージセンサに対し、ＭＯＳ型イメージセンサでは、逐次読み出し方式のために原理的に困難であったグローバル電子シャッタ機能も、画素内に一時蓄積用のメモリを設ける構造を用いることにより、対応可能になってきた（例えば非特許文献１参照）。
【０００４】
ＭＯＳ型イメージセンサにおけるグローバル電子シャッタの一例を図７に示す。図７（ａ）は、従来のグローバル電子シャッタ付きＭＯＳ型イメージセンサの画素部９００の断面構造を示す図であり、画素部９００は、電子シャッタ機能を有する単位画素である。図７（ｂ）は、図７（ａ）に示す画素部９００の動作ポテンシャルの概略を示す図である。また、図８は、図７（ａ）に示す従来のグローバル電子シャッタ付きＭＯＳ型イメージセンサの画素の平面概略図である。なお、図７（ａ）と同一の構成要素には、同一の番号を用いている。
【０００５】
ここで、画素部９００は、Ｐ型の半導体基板１０１と、Ｐ型ウェル１０２と、ＰＤ１０３と、ＳＤ１０４と、ＦＤ１０５とを備える。また、この画素部９００は、第１の転送ゲート１０６（図中、ＧＳPとも記載）と、第２の転送ゲート１０７（図中、ＴＸPとも記載）と、第３の転送ゲート１１３（図中ＧＲPとも記載）と、リセットゲート１０８（図中、ＲPFDとも記載）と、増幅器１１０と、ＯＦＤ（ｏｖｅｒｆｌｏｗ  ｄｒａｉｎ）１１１とを備える。
【０００６】
ＰＤ１０３は、光電変換をするための埋め込み型のフォトダイオード（ＰｈｏｔｏＤｉｏｄｅ）である。ここで、ＰＤ１０３は、図８に示すように、スリット形状に形成されている。ＳＤ１０４は、ＰＤ１０３の一括リセット後に受光され、一斉読み出しされた（グローバル電子シャッタ時の）信号電荷の一時蓄積用の埋め込み型のストレージダイオード（ＳｔｏｒａｇｅＤｉｏｄｅ）である。また、ＳＤ１０４は、ＰＤ１０３と同一の不純物プロファイルで形成されている。ＦＤ１０５は、ＳＤ１０４に隣接して形成されているＰＮ接合ダイオードのＮ型領域であり、電気的に浮遊状態になっているフローティングディフュージョン（ＦＤ）である。ＦＤ１０５は、信号電荷がＳＤ１０４から転送されてくると、Ｎ型領域（すなわちＦＤ）のもっているキャパシタンスに従ってその信号電荷を電圧に変換する。第１の転送ゲート１０６（ＧＳP）は、ＰＤ１０３の信号電荷を、ＳＤ１０４に転送するための転送ゲートである。第２の転送ゲート１０７（ＴＸP）は、ＳＤ１０４の信号電荷をＦＤ１０５に転送するための転送ゲートである。リセットゲート１０８（ＲPFD）は、ＦＤ１０５をリセットするリセットゲートである。ここで、リセットゲート１０８のドレイン電圧１０９をＶRと呼ぶ。増幅器１１０は、ＦＤ１０５のポテンシャル変化を増幅して外部に読み出す。ＯＦＤ１１１は、ＰＤ１０３の信号電荷を一括リセットして掃き出すためのオーバーフロードレインである。ここで、ＯＦＤ１１１のリセット電圧１１２をＶDDと呼ぶ。第３の転送ゲート１１３（ＧＲP）は、ＰＤ１０３の信号電荷をＯＦＤ１１１に転送するための転送ゲートである。以上のように、画素部９００は構成されている。
【０００７】
なお、ＰＤ１０３は、上述したように、スリット形状に形成されており、そのスリット形状の効果によりＰＤ１０３のポテンシャルが基板側（低い方）に引き込まれる。それにより、図７（ｂ）に示すように、同一の不純物プロファイルで形成されたＰＤ１０３と、ＳＤ１０４との間にビルトインポテンシャル差であるＶDが発生している。ここで、ビルトインポテンシャルとは、Ｐ型およびＮ型領域のキャリア密度の差によるキャリアの拡散を抑制するための電位である。
【０００８】
次に、図７（ｂ）を用いて、以上のように構成された画素部９００における従来のグローバル電子シャッタ動作について説明する。
【０００９】
まず、入射光によりＰＤ１０３に信号電荷が蓄積される。次いで、ＰＤ１０３に蓄積された信号電荷を、第３の転送ゲート１１３（ＧＲP）を全画素一斉にＯＮし、ＯＦＤ１１１に掃き出すことにより、全画素のＰＤ１０３を一括リセットする（Ｓ１：ＰＤリセット）。
【００１０】
次に、リセットで空になったＰＤ１０３に所定の時間（シャッター時間）、入射光により信号電荷を蓄積する。次いで、ＰＤ１０３に蓄積された信号電荷を、第１の転送ゲートＧＳPを全画素一斉にＯＮし、ＳＤ１０４に転送することにより、全画素のＰＤ１０３の一括読み出しを行う（Ｓ２：第１転送）。
【００１１】
次に、Ｓ２において転送されたＳＤ１０４の信号電荷を、ＭＯＳ型イメージセンサの通常の読出し方式（逐次読み出し方式）のサイクルに従って、第２の転送ゲートＴＸPを介してＦＤ１０５に転送する（Ｓ３：第２転送）。そして、ＦＤ１０５に接続された増幅器１１０を介して、ＦＤ１０５の信号電荷に応じたポテンシャル変化（すなわち電圧）を外部に読み出す。
【００１２】
以上のように、画素部９００では、ＯＦＤ１１１によりＰＤ１０３を全画素一括リセットし、所定の時間（シャッター時間）信号電荷を蓄積した後、ＰＤ１０３を全画素一括で読み出し、ＳＤ１０４に一時蓄積し、ＳＤ１０４からＦＤ１０５を介して逐次外部に読み出すことで、従来のグローバル電子シャッタを実現している。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】Ｋ．  Ｙａｓｕｔｏｍｉ  ｅｔ  ａｌ．，  “Ｔｗｏ−Ｓｔａｇｅ  Ｃｈａｒｇｅ  Ｔｒａｎｓｆｅｒ  Ｐｉｘｅｌ  Ｕｓｉｎｇ  Ｐｉｎｎｅｄ  Ｄｉｏｄｅｓ  ｆｏｒ  Ｌｏｗ−Ｎｏｉｓｅ  Ｇｌｏｂａｌ  Ｓｈｕｔｔｅｒ  Ｉｍａｇｉｎｇ”，  ２００９  Ｉｎｔｌ．  Ｉｍａｇｅ    Ｓｅｎｓｏｒ    Ｗｏｒｋｓｈｏｐ，  ｓｅｓｓｉｏｎ１１．
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記従来のグローバル電子シャッタでは、ＰＤ１０３からＳＤ１０４に信号電荷が転送される際のポテンシャル差は、ビルトインポテンシャル差ＶDのみとなる。このため、従来の構成では、ＰＤ１０３とＳＤ１０４との間の信号電荷の転送は不十分となり、ＰＤ１０３に信号電荷が残り、残像が発生してしまうという課題がある。
【００１５】
また、全画素のフォトダイオードを一括リセットするために、ＯＦＤ１１１及び第３の転送ゲート１１３（ＧＲP）は、画素毎に必要となる。このため、画素に占める受光部の割合（開口率）が小さくなり、画素の微細化に不利となるという課題がある。
【００１６】
上記課題に鑑み、本発明は、残像が抑制され、画素の微細化が可能なグローバル電子シャッタを有するＭＯＳ型の固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記の課題を解決するために、本発明の一態様に係る固体撮像素子は、２次元状に配列された複数の画素部を備える固体撮像素子であって、前記画素部は、半導体基板と、前記半導体基板に形成され、入射光を光電変換して信号電荷に変換するフォトダイオードと、前記半導体基板内であって、前記フォトダイオードの隣に形成されるストレージダイオードと、前記半導体基板内であって、前記ストレージダイオードの隣に形成されるフローティングディフュージョンと、前記半導体基板内であって、前記フローティングディフュージョンの隣に形成されるリセットドレインと、前記半導体基板上であって、前記フォトダイオードと前記ストレージダイオードとの間に形成され、前記信号電荷を前記フォトダイオードから前記ストレージダイオードに転送する第１の転送ゲートと、前記半導体基板上であって、前記ストレージダイオードと前記フローティングディフュージョンとの間に形成され、前記信号電荷を前記ストレージダイオードから前記フローティングディフュージョンに転送する第２の転送ゲートと、前記半導体基板上であって、前記フローティングディフュージョンと前記リセットドレインとの間に形成され、前記フローティングディフュージョンの電荷を排出する第１のリセットゲートとを備え、前記ストレージダイオードは、第２のリセットゲートを備えたリセットトランジスタのソースに接続されていることを特徴とする。
【００１８】
本態様によれば、  第１の転送ゲート及び第２のリセットゲートを同時にオン状態にしてフォトダイオードの信号電荷を全画素一括リセットし、次に、所定の蓄積時間を経過した後、再び第1の転送ゲートをオン状態にして全画素のフォトダイオードの信号電荷をストレージダイオードに転送し、一時蓄積する。これにより、グローバル電子シャッタが実現できる。この時、ストレージダイオードのリセット電位を十分な大きさに設定することが可能なため、フォトダイオードからストレージダイオードに信号電荷を転送する際にフォトダイオードとストレージダイオードとの間に十分な電位差を発生させることができる。これにより、良好な信号電荷の転送を実現でき、フォトダイオードの信号電荷の不十分な転送に起因する残像を解決することができる。
【００１９】
また、フォトダイオードの信号電荷を任意の蓄積時間後に強制的に一括リセットするための電子シャッタ機能を、オーバーフロードレインを画素平面内に新たに形成することなく実現できるため、オーバーフロードレインの単位画素平面内に占める構成領域を省略することが可能となり、画素の微細化に寄与することができる。
【００２０】
また、さらに、前記フォトダイオードは、Ｎ型の不純物拡散層から構成され、前記ストレージダイオードは、前記半導体基板表面側にＰ型の不純物拡散層が形成されており、前記ストレージダイオードにおいて、コンタクトプラグと接触する領域以外の前記ストレージダイオードの半導体基板表面は、前記Ｐ型の不純物拡散層で覆われていることが好ましい。
【００２１】
これにより、ストレージダイオードにおいて、コンタクトプラグと接触する領域以外のＳｉ基板界面をＰ＋層で覆う埋め込みダイオード構造とすることで、信号電荷をストレージダイオードに一時蓄積している間の暗電流の発生を抑制することができる。
【００２２】
また、さらに、前記ストレージダイオードと前記リセットトランジスタのソースとを接続するための配線と、前記ストレージダイオードと前記配線とを接続するコンタクトプラグとを備え、前記配線は遮光性の材料で形成され、前記ストレージダイオードの上面領域を覆うように前記ストレージダイオードの上方に形成されていてもよい。
【００２３】
これにより、ストレージダイオードの上部領域が、第２のリセットトランジスタとストレージダイオードとの接続のための配線で覆われているため、ストレージダイオードでの信号電荷の一時蓄積期間中の光入射を遮光できる。このため、ストレージダイオードにおいて、本来の信号電荷に偽信号電荷が混入するのを防止することができる。
【００２４】
また、前記ストレージダイオードの前記半導体基板における表面は、前記コンタクトプラグと接続する領域以外において、絶縁膜が形成されていてもよい。
【００２５】
また、前記リセットトランジスタのドレインは、前記リセットドレインと電気的に接続されていてもよい。
【００２６】
これにより、リセットドレインの形成領域を低減できるので、画素の微細化に寄与することができる。
【発明の効果】
【００２７】
本発明の固体撮像素子によれば、フォトダイオードの信号電荷をストレージダイオードへ転送するための第１の転送ゲートと、ストレージダイオードの信号電荷をリセットする第２のトランジスタとを全画素同時に電圧駆動することにより、フォトダイオードの信号電荷を一括リセットすることが可能である。さらに、リセットトランジスタのドレイン電圧となるストレージダイオードのリセット電位を、十分な大きさに設定することが可能である。このため、フォトダイオードからストレージダイオードへの信号電荷転送にあたり転送ゲートをＯＮにした時に、フォトダイオードとストレージダイオードとの間に十分な電位差が発生するので、良好な信号電荷の転送を行うことができる。これにより、信号電荷をフォトダイオードに残すことなくストレージダイオードに転送できるため、残像を抑制することができる。
【００２８】
また、フォトダイオードの信号電荷を任意の蓄積時間後に、強制的に一括リセットするための電子シャッタ機能を、オーバーフロードレインを単位画素平面内に新たに形成することなく実現できる。よって、オーバーフロードレインの単位画素平面に占める構成領域を省略することが可能となり、画素の微細化に寄与することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１に係る固体撮像素子の画素部の要部断面図である。
【図２】本発明の実施の形態１に係る固体撮像素子の画素部の平面構造概略図である。
【図３】本発明の実施の形態１における固体撮像素子のグローバル電子シャッタ動作の概略を示すタイミングチャートである。
【図４Ａ】ｔ＝ｔ１において、全ての画素部１００のＰＤ３を一括リセットした時の一の画素部１００の動作ポテンシャルを示す図である。
【図４Ｂ】ｔ＝ｔ２において、全ての画素部１００のＰＤ３の信号電荷をＳＤ４に一括転送した時の一の画素部１００の動作ポテンシャルを示す図である。
【図４Ｃ】ｔ＝ｔ３において、ＦＤ５をリセットした時の一の画素部１００の動作ポテンシャルを示す図である。
【図４Ｄ】ｔ＝ｔ４において、逐次読み出しによりｎ行のＳＤ４の信号電荷をＦＤ５に転送する時の一の画素部１００の動作ポテンシャルを示す図である。
【図４Ｅ】ｔ＝ｔ５において、（ｎ＋１）行のＦＤ５をリセットした時の一の画素部１００の動作ポテンシャルを示す図である。
【図５】本発明の実施の形態２における固体撮像素子の画素部の要部断面図である。
【図６】本発明の実施の形態２における固体撮像素子の画素部の平面構造概略図である。
【図７】（ａ）は、従来のグローバル電子シャッタ付き画素を有するＭＯＳ型イメージセンサの画素の断面構造図である。（ｂ）は、従来のグローバル電子シャッタ付き画素を有するＭＯＳ型イメージセンサの画素における動作ポテンシャルの概略図である。
【図８】従来のグローバル電子シャッタ付き画素を有するＭＯＳ型イメージセンサの画素の平面概略図である。
【発明を実施するための形態】
【００３０】
（実施の形態１）
以下、本発明に係る固体撮像素子の一例として、グローバル電子シャッタ機能付き画素を有するＭＯＳ型固体撮像素子を説明する。図1は、本発明の実施の形態１に係る固体撮像素子の画素部の要部断面図である。図２は、本発明の実施の形態１に係る固体撮像素子の画素部の平面構造概略図である。なお、図１及び図２では、同一の構成要素には、同一の符号を用いている。また、図１は、図２のＡ−Ａ’断面に相当する。
【００３１】
画素部１００は、２次元状に配列され、固体撮像素子を構成する。画素部１００は、図１に示すように、半導体基板１と、半導体基板１中に形成されるＰ型ウェル２、ＰＤ３、ＳＤ４及びＦＤ５と、増幅器１０と、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）３０と、ゲート酸化膜３１と、ゲート電極３５、コンタクトプラグ５１、層間絶縁膜５２とを備える。また、画素部１００は、第１の転送ゲート６（以下、ＧＳとも呼ぶ）と、第２の転送ゲート７（以下、ＴＸとも呼ぶ）と、第１のリセットゲート８（以下、ＲＳとも呼ぶ）とを備える。また、ストレージダイオード（ＳＤ）４はコンタクトプラグ５１を介して第２のリセットゲート１３（以下、ＧＲとも呼ぶ）と接続する。また、この画素部１００は、図２に示すように、さらに拡散層コンタクト３３と、ゲートコンタクト３４とを備える。
【００３２】
半導体基板１は、Ｐ型のＳｉ基板である。
【００３３】
ＰＤ３は、半導体基板１の表面領域に形成され、入射光を光電変換して信号電荷に変換するための埋め込み型のフォトダイオードである。具体的には、ＰＤ３は、Ｐ型ウェル２内に形成されたＮ型の拡散層と、Ｎ型の拡散層上すなわちＰ型ウェル２中で半導体基板１の界面側に形成されたＰ＋型の不純物層であるＰ＋層３２とで構成される。
【００３４】
ＳＤ４は、ＰＤ３の一括リセット後に受光され、一斉読み出しされた（グローバル電子シャッタ時の）信号電荷を一時蓄積するための埋め込み型のストレージダイオードである。ＳＤ４は、半導体基板１の表面領域におけるＰＤ３の隣（図中右隣）に形成される。具体的には、Ｐ型ウェル２内に形成されたＮ型の拡散層と、Ｎ型の拡散層上すなわちＰ型ウェル２中で半導体基板１の界面側に形成されたＰ＋型の不純物層であるＰ＋層４２とで構成され、コンタクトプラグ５１と接触する領域以外のストレージダイオードのＳｉ基板界面はＰ＋層４２で覆われている。
【００３５】
ＦＤ５は、Ｎ型の拡散層により形成されているフローティングディフュージョンである。ＦＤ５は、半導体基板１の表面領域におけるＳＤ４の隣（図中右隣）に形成されている。具体的には、ＦＤ５は、Ｐ型ウェル２内に形成されたＮ型の拡散層によりＳＤ４に隣接して形成されているＰＮ接合ダイオードのＮ型領域である。ＦＤ５は、信号電荷がＳＤ４から転送されてくると、Ｎ型の拡散層のもっているキャパシタンスに従ってその信号電荷を電圧に変換する。
【００３６】
第１の転送ゲート６（ＧＳ）は、例えばＰｏｌｙ−Ｓｉより形成され、ＰＤ３の信号電荷をＳＤ４に転送するための転送ゲートである。第１の転送ゲート６（ＧＳ）は、ＰＤ３とＳＤ４との間に、ゲート酸化膜３１を介して半導体基板１上方に形成されている。そして、第１の転送ゲート６（ＧＳ）は、ＯＮされた場合すなわちハイレベルの全画素一括転送パルスが印加された場合に、ＰＤ３の信号電荷をＳＤ４に転送する。ここで、全画素一括転送パルスは、図１に示す画素部１００単体ではなく、固体撮像素子を構成する全画素に対応する全ての画素部１００に対して一括に印加される。
【００３７】
第２の転送ゲート７（ＴＸ）は、ＳＤ４とＦＤ５との間のゲート酸化膜３１上にＰｏｌｙ−Ｓｉより形成された転送ゲートである。第２の転送ゲートＴＸは、例えば、ＦＤ５とソース電極が電気的に接続するトランジスタにより構成され、ＳＤ４の信号電荷をＦＤ５に転送する。第２の転送ゲート７（ＴＸ）は、ＯＮされた場合すなわちハイレベルのパルス（リセットゲートパルス）が印加された場合に、ＳＤ４の信号電荷をＦＤ５に転送する。ここで、このパルスは、画素部１００毎に印加される。
【００３８】
第１のリセットゲート８（ＲＳ）は、ＦＤ５の電荷をリセットする第１のリセットトランジスタの第１のリセットゲートであり、例えば、ＦＤ５の上であってＰｏｌｙ−Ｓｉより形成される。また、上記第１のリセットトランジスタのドレインは、ＦＤ５の電荷の排出先であるリセットドレイン９と接続されている。図２において、第１のリセットゲート８（ＲＳ）がゲートコンタクト３４を介してＯＮにされた場合、ＦＤ５の電荷が第１のリセットゲート８（ＲＳ）及び拡散層コンタクト３３を介してリセットドレイン９へと排出される。リセットドレイン９のドレイン電圧を以下ＶDD（９）と呼ぶ。
【００３９】
また、増幅器１０は、例えば、ＦＤ５に隣接して形成されたソースフォロワの増幅トランジスタである。増幅器１０のゲート電極１０ａはＦＤ５の表面と接続されており、ドレイン電極は、ＶDD（９）に接続されており、ソース電極１０ｂからＦＤ５のポテンシャル変化を増幅して外部に読み出す。
【００４０】
第２のリセットゲート１３（ＧＲ）は、ＳＤ４の電荷をリセットする第２のリセットトランジスタの第２のリセットゲートであり、例えば、Ｐｏｌｙ−Ｓｉより形成される。第２のリセットトランジスタは、画素部１００ごとに形成されておらず、全ての画素部１００または複数の画素部１００に共通して１つ設けられている。図２に記載されたソース電極１３ａは、第２のリセットトランジスタのソース電極が分岐されて各画素部１００に配置されたものであり、ＳＤ４に接続されている。また、上記第２のリセットトランジスタのドレイン電極は、ＳＤ４の電荷の排出先であるリセットドレイン１４と接続されている。リセットドレイン１４のドレイン電圧を以下ＶDD（１４）と呼ぶ。
【００４１】
なお、リセットドレイン９とリセットドレイン１４とは電気的に接続されていてもよい。
【００４２】
以上のように、画素部１００は構成される。
【００４３】
なお、画素部１００は、さらに、オンチップカラーフィルタやオンチップマイクロレンズ等を形成するが、ここでの主眼でないため説明を省略する。
【００４４】
次に、以上のように構成された画素部１００すなわちグローバル電子シャッタ機能付き画素を有するＭＯＳ型固体撮像素子の動作を説明する。
【００４５】
図３は、本発明の実施の形態１における固体撮像素子のグローバル電子シャッタ動作の概略を示すタイミングチャートである。
【００４６】
図３（ａ）は、第２のリセットトランジスタの第２のリセットゲート１３（ＧＲ）に印加される全画素一括リセットパルスＧＲを示している。具体的には、図３（ａ）に示すリセットゲートパルスＧＲがハイレベルのとき、第２のリセットゲート１３（ＧＲ）に、リセットゲートパルスが印加され、第２のリセットゲート１３（ＧＲ）がＯＮしていることを示している。一方、図３（ａ）に示すリセットゲートパルスＧＲがローレベルのとき、第２のリセットゲート１３（ＧＲ）には、リセットゲートパルスは印加されず第２のリセットゲート１３（ＧＲ）がＯＦＦしていることを示している。つまり、第２のリセットゲート１３（ＧＲ）は、リセットゲートパルスが印加されると、ＳＤ４内の不要電荷をリセットし、リセット後の電位は、第２のリセットゲート１３（ＧＲ）を有する第２のリセットトランジスタのドレイン電圧ＶDD（１４）となる。
【００４７】
また、図３（ｂ）は、第１の転送ゲート６（ＧＳ）に印加される全画素一括転送パルスＧＳを示している。具体的には、図３（ｂ）に示すパルスＧＳがハイレベルのとき、第１の転送ゲート６（ＧＳ）には、全画素一括転送パルスが印加され、第１の転送ゲート６（ＧＳ）がＯＮしていることを示している。一方、図３（ｂ）に示すパルスＧＳがローレベルのとき、第１の転送ゲート６（ＧＳ）には、全画素一括転送パルスは印加されず、第１の転送ゲート６（ＧＳ）がＯＦＦしていることを示している。つまり、第１の転送ゲート６（ＧＳ）は、全画素一括転送パルスが印加されると、ＰＤ３に蓄積されている信号電荷を全画素一斉にＳＤ４に転送させる。
【００４８】
第２のリセットゲート１３（ＧＲ）と第１の転送ゲート６（ＧＳ）とを同時にＯＮすることで、ＰＤ３の信号電荷を一斉にリセットさせる。次に、所定の蓄積時間後に第１の転送ゲート６（ＧＳ）をＯＮし、全画素のＰＤ３の信号電荷を一斉にＳＤ４に転送させる。
【００４９】
また、図３（ｃ）は、ｎ行に配置された画素部１００の有するＦＤ５に接続される第１のリセットゲート８（ＲＳn）に印加されるリセットゲートパルスＲＳnを示している。ここで、ｎ行のＦＤ５とは、固体撮像素子を構成する複数の画素部１００のうちｎ行目の画素部１００におけるＦＤ５を意味し、ＲＳnは、n行に配置されたＦＤ５のリセットゲートパルスを意味する。具体的には、図３（ｃ）に示すリセットゲートパルスＲＳnがハイレベルのとき、第１のリセットゲート８（ＲＳn）すなわち第１のリセットゲート８（ＲＳn）を構成するトランジスタのゲート電極に、リセットゲートパルスが印加され、第１のリセットゲート８（ＲＳn）がＯＮしていることを示している。一方、図３（ｃ）に示すリセットゲートパルスＲＳnがローレベルのとき、第１のリセットゲート８（ＲＳn）には、リセットゲートパルスは印加されず第１のリセットゲート８（ＲＳn）がＯＦＦしていることを示している。つまり、第１のリセットゲート８（ＲＳn）は、ハイレベルのとき、ＦＤ５内の不要電荷をリセットし、リセット後の電位は、第１のリセットゲート８（ＲＳn）を構成するトランジスタのドレイン電圧ＶDDとなる。
【００５０】
図３（ｄ）は、ｎ行の画素部１００における第２の転送ゲート７（ＴＸn）に、印加される転送ゲートパルスを示している。ここで、ＴＸnは、ＲＳnが印加されるn行においてＳＤ４からＦＤ５に信号電荷を転送する第２の転送ゲート７に印加される転送ゲートパルスを意味する。具体的には、図３（ｄ）に示す転送ゲートパルスＴＸnがハイレベルのとき、第２の転送ゲート７（ＴＸn）に、転送パルスが印加され、第２の転送ゲート７（ＴＸn）がＯＮしていることを示している。一方、図３（ｄ）に示す転送ゲートパルスＴＸnがローレベルのとき、第２の転送ゲート７（ＴＸn）には、転送パルスは印加されず第２の転送ゲート７（ＴＸn）がＯＦＦしていることを示している。つまり、第２の転送ゲート７（ＴＸn）は、転送パルスが印加されると、ｎ行の画素部１００におけるＳＤ４に蓄積されている信号電荷をＦＤ５に転送する。
【００５１】
図３（ｅ）および図３（ｆ）は、（ｎ＋１）行の画素部１００における第１のリセットゲート８（ＲＳn+1）のリセットゲートパルスと、第２の転送ゲート７（ＴＸn+1）の転送ゲートパルスとについて示す図であり、図３（ｃ）および図３（ｄ）で説明したとおりであるので、説明を省略する。
【００５２】
ここで、上述したＧＲ及びＧＳは、全画素に一斉に印加されるパルスで、これ以外のＲＳn、ＴＸnパルスは逐次読み出し動作に従う各行単位に印加されるパルスである。
【００５３】
また、図３において、ｔ＝ｔ１’からｔ＝ｔ２’までの時間が蓄積時間であり、ｔ＝ｔ１’からｔ＝ｔ３’までの時間が１フレーム時間である。
【００５４】
次に、図４Ａ〜図４Ｅを用いて、本実施の形態における固体撮像素子のグローバル電子シャッタ動作を説明する。
【００５５】
まず、全ての画素部１００のＰＤ３を一括リセットする。
【００５６】
図４Ａは、ｔ＝ｔ１において、全ての画素部１００のＰＤ３を一括リセットした時の一の画素部１００の動作ポテンシャルを示す図である。具体的には、図３のタイミングチャートにおいて、ｔ＝ｔ1のタイミングで、ＧＲ及びＧＳが同時にハイレベルとなっており、全ての画素部１００の第２のリセットゲート１３（ＧＲ）及び第１の転送ゲート６（ＧＳ）がＯＮとなっている。これにより、全ての画素部１００のＰＤ３の信号電荷が、一斉に、第１の転送ゲート６（ＧＳ）及び第２のリセットゲート１３（ＧＲ）を介して、外部に掃き出される（リセットされる）。ここで、第２の転送ゲート７（ＴＸ）は、ＯＦＦである。すなわち、第２の転送ゲート７（ＴＸ）は、ポテンシャルが低いため信号電荷の転送を阻む障壁となり、信号電荷を転送しない。上記動作により、グローバル電子シャッタの読み出し（蓄積時間の開始）が開始される。
【００５７】
ここで、リセットドレイン１４のドレイン電圧以下ＶDD（１４）を十分な大きさに設定しておくことが好ましい。これにより、次の段階でＰＤ３からＳＤ４に信号電荷を転送するため第１の転送ゲート６（ＧＳ）をＯＮした時に、ＰＤ３とＳＤ４との間に十分な電位差が発生するので良好な信号電荷の転送を行うことが可能となる。
【００５８】
次に、全ての画素部１００のＰＤ３に信号電荷を蓄積させる。
【００５９】
図４Ｂは、ｔ＝ｔ２において、全ての画素部１００のＰＤ３の信号電荷をＳＤ４に一括転送した時の一の画素部１００の動作ポテンシャルを示す図である。具体的には、図３のタイミングチャートにおいて、ｔ＝ｔ２のタイミングで、ＧＳがハイレベルとなっており、全ての画素部１００の第１の転送ゲート６（ＧＳ）がＯＮとなっている。これにより、全ての画素部１００のＰＤ３の信号電荷が一斉に、ＳＤ４に転送され、一時蓄積される。上記動作により、グローバル電子シャッタの読み出しが終了（蓄積時間の終了）する。また、ＧＲがＯＦＦになった直後のｔ＝ｔ１’から、ＧＳがＯＮになった直後のｔ＝ｔ２’までの蓄積時間が電子シャッタ時間となり、任意の時間に設定することができる。
【００６０】
なお、前述したように、ｔ＝ｔ１の段階で、ＳＤ４のリセット電位は、十分な大きさ（例えば、ドレイン電圧ＶDD（１４））に設定されていることにより、ＰＤ３からＳＤ４に信号電荷を転送するため第１の転送ゲート６（ＧＳ）をＯＮした時に、ＰＤ３とＳＤ４との間に十分な電位差が発生するので、良好な信号電荷の転送を行うことが可能となる。
【００６１】
次に、ＳＤ４に転送された信号電荷を、ＦＤ５を介して外部に読み出す前段階として、ＦＤ５をリセットする。
【００６２】
図４Ｃは、ｔ＝ｔ３において、ＦＤ５をリセットした時の一の画素部１００の動作ポテンシャルを示す図である。具体的には、図３のタイミングチャートにおいて、ｔ＝ｔ３のタイミングで、ＧＳ及びＧＲはローレベルで、ＲＳnはハイレベル、ＴＸnはローレベルとなっており、ｎ行の第１のリセットゲート８（ＲＳn）がＯＮとなっている。これによりｎ行のＦＤ５内の不要電荷はリセットされ、リセット後の電位はドレイン電圧ＶDD（９）となる。
【００６３】
次に、ＳＤ４に転送された信号電荷を、ＦＤ５を介して行ごとに逐次読み出しをする。
【００６４】
図４Ｄは、ｔ＝ｔ４において、逐次読み出しによりｎ行のＳＤ４の信号電荷をＦＤ５に転送する時の一の画素部１００の動作ポテンシャルを示す図である。具体的には、図３のタイミングチャートにおいて、ｔ＝ｔ４のタイミングで、ＧＳ及びＧＲはローレベルで、ＴＸnはハイレベル、また、ＲＳnはローレベルとなっており、第２の転送ゲート７（ＴＸn）がＯＮとなっている。これにより、ＴＸnが印加される行のＳＤ４の電子シャッタ後の信号電荷が、ＦＤ５に転送される。ここで、ＦＤ５に転送された信号電荷の量に応じて、ＦＤ５の電位がＶDD（９）から変化する。この電位変化をソースフォロワよりなる増幅器１０を介して映像信号として外部に読み出す。上記動作により、電子シャッタによりＰＤ３に蓄積された信号電荷を全画素一斉にＳＤ４に転送し蓄積された信号電荷を、逐次読み出しでＦＤ５を介して外部に読み出すことが可能となる。
【００６５】
次に、上述したｎ行における読み出し動作を、（ｎ＋１）行にて実行する。
【００６６】
図４Ｅは、ｔ＝ｔ５において、（ｎ＋１）行のＦＤ５をリセットした時の一の画素部１００の動作ポテンシャルを示す図である。具体的には、図３のタイミングチャートにおいて、ｔ＝ｔ５のタイミングで、ＧＳ及びＧＲはローレベルで、ＲＳn+1はハイレベル、ＴＸn+1はローレベルとなっており、（ｎ＋１）行の第１のリセットゲート８（ＲＳn+1）がＯＮとなっている。これにより、（ｎ＋１）行のＦＤ５内の不要電荷はリセットされ、リセット後の電位はドレイン電圧ＶDD（９）となる。
【００６７】
このように、図４Ｃ〜図４Ｅの逐次読み出しの駆動のサイクルを、全行の画素部１００について読み出すまで繰り返すことで、電子シャッタ動作により任意の蓄積時間で撮像した画像の読み出しを終了する。
【００６８】
次に、以上のように構成された画素部１００の製造方法について説明する。
【００６９】
まず、Ｐ型の半導体基板１に、Ｂのイオン注入によりＰ型ウェル２を形成する。
【００７０】
次に、トランジスタや拡散層の素子を分離するＳＴＩ３０を形成する。具体的には、半導体基板１をエッチングすることで分離領域となる溝を形成し、形成した溝の内を絶縁膜で埋める。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）で平坦化することにより、ＳＴＩ３０を形成する。
【００７１】
次に、Ｐ型の半導体基板１に、ＰやＡｓをイオン注入することにより、ＰＤ３とＳＤ４を同時に形成する。ここで、Ｓｉから構成される半導体基板１の界面の欠陥に起因した暗電流を抑制するため、ＢのイオンをＰＤ３およびＳＤ４の表面に注入することによりＰＤ３およびＳＤ４のＮ型層上にＰ＋層３２及びＰ＋層４２を形成する。このようにＰＤ３およびＳＤ４を、埋め込みダイオード構造として形成する。
【００７２】
次に、熱酸化、又はプラズマ酸化等により、各転送ゲート（第１の転送ゲート６（ＧＳ）及び第２の転送ゲート７（ＴＸ）のゲート酸化膜となるゲート酸化膜３１、ならびに、第１のリセットゲート８のゲート酸化膜を形成する。
【００７３】
次に、熱ＣＶＤ又はプラズマＣＶＤ等により、Ｐｏｌｙ−Ｓｉ膜を堆積し、その後一般的なフォトリソグラフィ技術によって所定のレジストパターンを形成する。そして、Ｐｏｌｙ−Ｓｉ膜を選択的にエッチングすることにより、Ｐｏｌｙ−Ｓｉ膜で構成される各転送ゲートのゲート電極３５及び第１のリセットゲート８のゲート電極等を形成する。
【００７４】
次に、各転送ゲートやリセットトランジスタのソースやドレインにもなるＦＤ５となる領域にＰやＡｓをイオン注入する。その後熱処理して、所定の不純物濃度のＦＤ５を形成する。
【００７５】
次に、ＣＶＤ酸化膜やプラズマ酸化膜により層間絶縁膜５２を形成する。
【００７６】
次に、一般的なフォトリソグラフィ技術によってコンタクト形成のレジストパターンを形成し、その後、層間絶縁膜５２を選択的にエッチングし、ＳＤ４上に拡散層コンタクト３３を開口する。
【００７７】
次に、拡散層コンタクト３３の開口を通してＰやＡｓをイオン注入して、コンタクト開口部のＳｉ基板界面をＮ型に形成する。
【００７８】
次に、ＣＶＤ、又はスパッタによりＷを堆積し、その後ＣＭＰで平坦化して、コンタクトプラグ５１を形成する。
【００７９】
以上より、コンタクトプラグ５１と接触する領域以外のストレージダイオードのＳｉ基板界面はＰ＋層４２で覆われている埋め込み型のストレージダイオードが形成される。
【００８０】
なお、この後、Ｃｕ配線やＡＬ配線で多層配線を形成し、その上に有機材料からなるオンチップカラーフィルタやオンチップマイクロレンズを形成して、画素部１００は製造されるが、ここでは詳しい説明は省略する。
【００８１】
以上、本実施の形態によれば、残像を抑制し、オーバーフロードレインの単位画素平面に占める構成領域が省略されたグローバル電子シャッタを有するＭＯＳ型の固体撮像素子を実現することができる。具体的には、固体撮像素子を構成する画素部１００において、ＳＤ４の信号電荷をリセットする第２のリセットトランジスタがＳＤ４に接続されており、まず、第１の転送ゲート６（ＧＳ）及び第２のリセットゲート１３（ＧＲ）を全画素（全ての画素部１００）一斉にＯＮしてＰＤ３の信号電荷を一括リセットする（蓄積時間の開始）。次に、所定の蓄積時間を経過した後、第1の転送ゲート６（ＧＳ）を全画素一斉にＯＮしてＰＤ３の信号電荷をＳＤ４に転送し、一時蓄積する（蓄積時間の終了）。このようにして、固体撮像素子は、グローバル電子シャッタを実現できる。ここで、ＳＤ４のリセット電位を十分な大きさ（例えば、ドレイン電圧ＶDD）に設定することが可能なため、ＰＤ３からＳＤ４に信号電荷を転送する際にＰＤ３とＳＤ４との間に十分な電位差を発生させることができる。これにより、良好な信号電荷の転送を実現でき、ＰＤ３の信号電荷の不十分な転送に起因する残像を解決することができる。
【００８２】
また、ＰＤ３の信号電荷を任意の蓄積時間後に強制的に一括リセットするための電子シャッタ機能を、オーバーフロードレインを単位画素平面内に新たに形成することなく実現できるため、オーバーフロードレインの単位画素平面積に占める構成領域を省略することが可能となり、画素の微細化に寄与することができる。
【００８３】
また、ストレージダイオード（ＳＤ）４において、コンタクトプラグ５１と接触する領域以外のＳｉ基板界面をＰ＋層で覆う埋め込みダイオード構造とすることで、信号電荷をストレージダイオードに一時蓄積している間の暗電流の発生を抑制することができる。
【００８４】
（実施の形態２）
実施の形態２に係るＭＯＳ型固体撮像素子は、ストレージダイオード領域が配線材料で覆われている構造のグローバル電子シャッタ機能付き画素を有する。
【００８５】
以下、本発明に係る固体撮像素子の別の一例として、グローバル電子シャッタ機能付き画素を有するＭＯＳ型固体撮像素子を説明する。
【００８６】
図５は、本発明の実施の形態２における固体撮像素子の画素部の要部断面図である。また、図６は、本発明の実施の形態２における固体撮像素子の画素部の平面構造概略図である。また、図５は、図６のＡ−Ａ‘断面に相当する。なお、図１及び図２と同一の構成要素には、同一の番号を用いており、説明を省略する。
【００８７】
画素部２００は、２次元状に配列されて固体撮像素子を構成する。画素部２００は、図５に示すように、Ｐ型の半導体基板１と、半導体基板１中に形成されるＰ型ウェル２と、ＰＤ３と、ＳＤ４と、ＦＤ５と、増幅器１０と、ＳＴＩ３０と、ゲート酸化膜３１と、ゲート電極３５と、層間絶縁膜５２と、配線電極５３とを備える。また、画素部２００は、第１の転送ゲート６（ＧＳ）と、第２の転送ゲート７（ＴＸ）と、第１のリセットゲート８（ＲＳ）とを備える。また、この画素部２００は、図６に示すように、さらに拡散層コンタクト３３と、ゲートコンタクト３４とを備える。
【００８８】
図５及び図６に示す画素部２００は、実施の形態１に係る画素部１００に対して、ＳＤ４が配線電極５３で覆われている点で構成が異なる。
【００８９】
配線電極５３は、ＳＤ４の上部領域を覆っている。
【００９０】
第２のリセットゲート１３（ＧＲ）は、ＳＤ４の電荷をリセットする第２のリセットトランジスタの第２のリセットゲートである。第２のリセットトランジスタは、画素部２００ごとに形成されておらず、全ての画素部２００または複数の画素部２００に共通して１つ設けられている。図６に記載されたソース電極１３ａは、第２のリセットトランジスタのソース電極が分岐されて各画素部２００に配置されたものであり、配線電極５３に接続されている。ＳＤ４は、コンタクトプラグ５１を介して、配線電極５３に接続されている。また、上記第２のリセットトランジスタのドレインは、ＳＤ４の電荷の排出先であるリセットドレイン１４と接続されている。リセットドレイン１４のドレイン電圧を以下ＶDD（１４）と呼ぶ。
【００９１】
なお、リセットドレイン９とリセットドレイン１４とは電気的に接続されていてもよい。
【００９２】
また、画素部２００は、さらに、オンチップカラーフィルタやオンチップマイクロレンズ等を形成するが、ここでの主眼でないため説明を省略する。
【００９３】
以上のように構成された画素部２００すなわちグローバル電子シャッタ機能付き画素を有するＭＯＳ型固体撮像素子の動作は、実施の形態１に記載された画素部１００を有するＭＯＳ型固体撮像素子の動作と同じであるので、説明を省略する。
【００９４】
次に、以上のように構成された画素部２００の製造方法について説明する。各転送ゲートのゲート電極３５及びリセットトランジスタのゲート電極を形成する工程、及び、各転送ゲートやリセットトランジスタのソースやドレインにもなるＦＤ５となる領域にＰやＡｓをイオン注入し後熱処理して、所定の不純物濃度のＦＤ５を形成する工程、及び層間絶縁膜５２やコンタクトプラグ５１を形成する工程までは、実施の形態１に係る画素部１００の製造工程と同じであるため、説明を省略する。
【００９５】
次に、ＣｕやＡｌの金属の堆積を行い、一般的なフォトリソグラフィ技術や選択的なエッチング、及びダマシン法で配線層を形成するが、その際、ＳＤ４の上部領域を配線電極５３で覆うように形成する。
【００９６】
上記工程以降の製造方法も、実施の形態１に係る画素部１００の製造工程と同じであるため、説明を省略する。
【００９７】
以上、本実施の形態によれば、残像を抑制し、オーバーフロードレインの単位画素平面に占める構成領域が省略されたグローバル電子シャッタを有するＭＯＳ型の固体撮像素子を実現することができる。具体的には、固体撮像素子を構成する画素部２００において、ＳＤ４の信号電荷をリセットする第２のリセットトランジスタがＳＤ４に接続されており、まず、第１の転送ゲート６（ＧＳ）及び第２のリセットゲート１３（ＧＲ）を全画素（全ての画素部２００）一斉にＯＮしてＰＤ３の信号電荷を一括リセットする（蓄積時間の開始）。次に、所定の蓄積時間を経過した後、第1の転送ゲート６（ＧＳ）を全画素一斉にＯＮしてＰＤ３の信号電荷をＳＤ４に転送し、一時蓄積する（蓄積時間の終了）。このようにして、固体撮像素子は、グローバル電子シャッタを実現できる。ここで、ＳＤ４のリセット電位を十分な大きさ（例えば、ドレイン電圧ＶDD）に設定することが可能なため、ＰＤ３からＳＤ４に信号電荷を転送する際にＰＤ３とＳＤ４との間に十分な電位差を発生させることができる。これにより、良好な信号電荷の転送を実現でき、ＰＤ３の信号電荷の不十分な転送に起因する残像を解決することができる。
【００９８】
また、ＰＤ３の信号電荷を任意の蓄積時間後に強制的に一括リセットするための電子シャッタ機能を、オーバーフロードレインを単位画素平面内に新たに形成することなく実現できるため、オーバーフロードレインの単位画素平面積に占める構成領域を省略することが可能となり、画素の微細化に寄与することができる。
【００９９】
さらに、本実施の形態によれば、ＳＤ４の上部領域が、第２のリセットトランジスタとＳＤ４との接続のための配線電極５３で覆われているため、ＳＤ４での信号電荷の一時蓄積期間中の光入射を遮光できる。このため、ＳＤ４において、本来の信号電荷に偽信号電荷が混入するのを防止することができる。
【０１００】
以上、本発明の固体撮像素子について、実施の形態１及び２に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態１及び２に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【産業上の利用可能性】
【０１０１】
本発明は、固体撮像素子に利用でき、特に、電子シャッタ機能を有するＭＯＳ型固体撮像素子に利用することができる。
【符号の説明】
【０１０２】
１、１０１    半導体基板
２、１０２    Ｐ型ウェル
３、１０３    ＰＤ
４、１０４    ＳＤ
５、１０５    ＦＤ
６、１０６    第１の転送ゲート
７、１０７    第２の転送ゲート
８    第１のリセットゲート
９、１４    リセットドレイン
１０、１１０    増幅器
１０ａ、３５    ゲート電極
１０ｂ、１３ａ    ソース電極
１３    第２のリセットゲート
３０    ＳＴＩ
３１    ゲート酸化膜
３２、４２    Ｐ＋層
３３    拡散層コンタクト
３４    ゲートコンタクト
５１    コンタクトプラグ
５２    層間絶縁膜
５３    配線電極
１００、２００、９００    画素部
１０８    リセットゲート
１０９  ドレイン電圧（ＶR）
１１１    ＯＦＤ
１１２  リセット電圧（ＶDD）
１１３    第３の転送ゲート
【図１】
2012009697.tif 000003
【図２】
2012009697.tif 000004
【図３】
2012009697.tif 000005
【図４Ａ】
2012009697.tif 000006
【図４Ｂ】
2012009697.tif 000007
【図４Ｃ】
2012009697.tif 000008
【図４Ｄ】
2012009697.tif 000009
【図４Ｅ】
2012009697.tif 000010
【図５】
2012009697.tif 000011
【図６】
2012009697.tif 000012
【図７】
2012009697.tif 000013
【図８】
2012009697.tif 000014