(57)【要約】【課題】高速に、かつ高精度で動作する比較器及びＡＤＣ等を構築すること。【解決手段】従来の比較器は、比較器に入力される２つの入力電圧の差が小さいほど、安定した比較結果を得るまでに時間がかかり、また、２値の出力しか得られない。安定した比較結果が得られるまでの状態を、通常メタステーブル状態と呼んでいる。本発明は、このメタステーブル状態を積極的に利用する。すなわち、メタステーブル状態を検出することで、ハイとロウの中間レベルの判定を合わせて行える。これによって、３値以上を出力する比較器が容易に実現できる。本発明の比較器は、比較器の数を減少させることができると同時に、通常では判定が終了していない状態で比較動作を終了させることが可能になるため、速度向上にも役立ち、高速、高精度のＡＤＣ（アナログデジタル変換器）等の機器に応用できる。【選択図】図４
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【特許請求の範囲】
【請求項１】
クロック信号に同期して第１の入力信号及び第２の入力信号を比較する比較器であって、当該比較器の内部状態として、ハイレベル状態と、ロウレベル状態と、前記ハイレベル状態及び前記ロウレベル状態の中間のＮ（Ｎは自然数）個のレベルを表すＮ個のミドルレベル状態とを持ち、
当該比較器は、
前記第１の入力信号及び前記第２の入力信号が入力され、前記第１の入力信号及び前記第２の入力信号に対応しかつ増幅された第１の差動増幅信号及び第２の差動増幅信号を出力する差動増幅回路部であって、前記クロック信号の第１のクロックタイミングで動作を開始し前記クロック信号の第２のクロックタイミングで動作を終了する、差動増幅回路部と、
前記第１の差動増幅信号及び前記第２の差動増幅信号に基づいて動作し、前記第１の差動増幅信号及び前記第２の差動増幅信号を比較した値を第１の比較値としてラッチし出力する第１のラッチ部と、
前記第１の差動増幅信号及び前記第２の差動増幅信号に基づいて動作し、前記第１の差動増幅信号及び前記第２の差動増幅信号を比較した値を遅延させたＮ個の値を第３のクロックタイミングでラッチし第２のＮ個の比較値として出力する、Ｎ個のラッチ回路を含む第２のラッチ部と、
を有し、
前記第１の比較値と前記第２のＮ個の比較値とに基づいて、前記ハイレベル状態と前記ロウレベル状態と前記Ｎ個のミドルレベル状態とが決定される、
比較器。
【請求項２】
前記第３のＮ個のクロックタイミングは、直列に接続されたＮ個の遅延可変部のＮ個の遅延時間に基づいて決定され、前記Ｎ個の遅延可変部の各々の出力は、対応する前記Ｎ個のラッチ回路の各々の入力に接続される、請求項１記載の比較器。
【請求項３】
前記第１のクロックタイミグと前記第２のクロックタイミングとの間の時間を変更することによって、前記差動増幅回路の動作時間を制御する、
請求項１又は２記載の比較器。
【請求項４】
前記差動増幅回路の負荷容量を変更することによって、前記差動増幅回路の動作速度を制御する、
請求項１乃至３のうちいずれか１項記載の比較器。
【請求項５】
前記差動増幅回路のバイアス条件を変更することによって、前記差動増幅回路の動作速度を制御する、請求項１乃至４のうちいずれか１項記載の比較器。
【請求項６】
前記Ｎ個の遅延時間、前記第３のクロックタイミング、前記動作時間、前記負荷容量、及び前記バイアス条件のうち少なくとも１つを変更することによって、前記Ｎ個のミドルレベル出力が出力されるための前記第１の入力信号及び前記第２の入力信号との差の電圧範囲を、予め定められた範囲に調整する制御部を含む、請求項５記載の比較器。
【請求項７】
前記Ｎが１であって、
前記ミドルレベル状態と前記ロウレベル状態との論理和を比較結果としてのロウレベル出力とし前記ハイレベル状態を比較結果としてのハイレベル出力とする第１の処理と、前記ミドルレベル状態と前記ハイレベル状態との論理和を比較結果としてのハイレベル出力とし前記ロウレベル状態を比較結果としてのロウレベル出力とする第２の処理とのうち、何れか一方の処理を行う、
請求項１乃至６のうちいずれか１項記載の比較器。
【請求項８】
前記第１の処理において、前記出力がハイレベル出力に切り替わった場合、前記第２の処理を実行し、前記第２の処理において、前記出力がロウレベルに切り替わった場合、前記第１の処理を実行する、請求項７記載の比較器。
【請求項９】
請求項１乃至８のうちいずれか１項記載の比較器を用いた、アナログデジタル変換器。
【請求項１０】
前記アナログデジタル変換器が、逐次比較型アナログデジタル変換器、フラッシュ型アナログデジタル変換器、及びパイプライン型アナログデジタル変換器のうち、いずれか一つである、請求項９記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較器及びこれを有するＡＤ変換器に関する。
【背景技術】
【０００２】
従来から、アナログデジタル（ＡＤ：Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ）変換器等（以下「ＡＤＣ」と言う。）に用いられる種々の比較器（コンパレータ）が開発され、提案されている。特許文献１は、比較器の判定時間を改善するために、比較器を２段構成としてメタステーブル状態（未判定状態）である時間を短縮し高速化する技術を開示している。また、特許文献２は、異なる比較値を持つ２つのコンパレータを有し、この２つのコンパレータのうち、先に出力したコンパレータの判定信号を採用する技術を開示している。
【０００３】
これらの従来技術からも明らかなように、一般に、比較器は、比較すべき信号が入力されてから、信頼できる比較結果が出力されるまでに、精度に応じた一定の遅延時間を要する。現在においては、ＡＤ変換器等、高速で動作することが必要とされる多くの機器に比較器が用いられているため、比較器の動作速度の改善が望まれている。
【０００４】
ここで、図１を参照し、従来のクロック同期型比較器１００の動作について説明する。（クロック同期型比較器とは、クロック信号がハイ（ロウ）のときに比較動作を行い、ロウ（ハイ）のときはハイ、もしくはロウのうちどちらかの初期値にリセットが掛かる比較器のことを指す。）比較器１００は、入力端子ｃｌｋ及びＶｉｎ及びＶｉｐを有し、出力端子Ｃ＋及びＣ−を有する。ｃｌｋがロウのときはリセットが掛かり、比較器１００は初期状態に移行し、それと同時に直前の比較結果を保持する。ｃｌｋがハイになると比較動作を開始しＶｉｎとＶｉｐの極性を判定する。例えば、Ｖｉｎの電圧がＶｉｐの電圧よりも低ければ、出力端子Ｃ＋は、ハイレベルの信号が出力される。また、Ｖｉｎの電圧がＶｉｐの電圧よりも高ければ、出力端子Ｃ＋には、ロウレベルの信号が出力される。なお、出力端子Ｃ−は、出力端子Ｃ＋の反転した信号が出力される。
【０００５】
ｃｌｋがハイになると入力信号Ｖｉｎ及びＶｉｐは、差動増幅回路１１０に入力され、対応する出力信号ｃｐ及びｃｎが出力される。ｃｐ及びｃｎは、それぞれＮＯＴ回路１２１及び１２２を介して、それぞれデジタル信号ＩＰ及びＩＮとなる。信号ＩＰ及びＩＮは、たすきがけに接続されたＮＯＲ回路１３１及び１３２で構成されるＳＲ（Ｓｅｔ  Ｒｅｓｅｔ）ラッチ回路でラッチされる。このラッチされた信号が、比較器１００の出力信号Ｃ＋及びＣ−として取り出され、ｃｌｋがロウの間は直前の比較結果を保持する。なお、本明細書では、Ｖｉｎを負極入力、Ｖｉｐを正極入力として扱うのでＶｉｎ＜Ｖｉｐで比較器出力がハイレベルを出力しているが、この逆であってもよい。
【０００６】
図２は、図１における差動増幅回路１１０の具体的回路の一例を示した図である。ＶＤＤは電源ライン、ＧＮＤはグランドを示す。図２に示されるように、トランジスタ２１０乃至２２０が接続されており、クロック信号ｃｌｋの立ち上がりのタイミングで動作を開始し、立ち下がりのタイミングでリセットされる。トランジスタ２１０、２１１、２１８及び２１９のそれぞれのゲート端子には、クロック信号が入力され、ロウになると差動増幅回路をリセットする。トランジスタ２２０のゲート端子にもクロック信号が入力されており、クロックの立ち上がりタイミングで差動増幅回路１１０が動作を開始する。本実施例の場合、トランジスタ２１０、２１１、２１８及び２１９はｐＭＯＳトランジスタであり、トランジスタ２２０はｎＭＯＳトランジスタである。したがって、同じクロック信号が入力された場合でも、トランジスタ２１０、２１１、２１８及び２１９とトランジスタ２２０のオン／オフ動作は、逆になっている。すなわち、ｃｌｋがロウ（Ｌ）のとき、ｎＭＯＳトランジスタ２２０はオフとなり差動増幅回路１１０の動作は停止し、また、このとき、トランジスタ２１０、２１１、２１８及び２１９はオンとなり、差動増幅回路１１０はリセットされる。ｃｌｋがハイ（Ｈ）のときは、トランジスタ２１０、２１１、２１８及び２１９はオフとなり、差動増幅回路１１０はリセット状態が解除されて入力信号を受け付けるようになり、また、このとき、ｎＭＯＳトランジスタ２２０はオンとなり差動増幅回路１１０が動作を開始する。
【０００７】
トランジスタ２１７及び２１６のゲート端子には、それぞれ入力信号Ｖｉｎ及びＶｉｐが入力される。トランジスタ２１２乃至２１５によって、入力信号Ｖｉｎ及びＶｉｐが差動増幅され、ｃｐ及びｃｎとして出力される。
【０００８】
なお、この動作は、一例であり、クロック信号入力に同期する比較器（前述のクロック同期型比較器）であれば、本発明を適用することが出来る。
【０００９】
図３（ａ）乃至（ｃ）は、図２における差動増幅回路１１０の出力ｃｐ及びｃｎの挙動を示した図である。また、図３（ｄ）乃至（ｆ）は、それぞれ対応するクロック信号ｃｌｋの波形を示している。
【００１０】
図３（ａ）は、入力信号ＶｉｎとＶｉｐとの差の絶対値｜ΔＶｉｎ｜が比較的大きい場合における出力ｃｐ及びｃｎの挙動を示している。出力ｃｐ及びｃｎは、クロック信号（ｄ）の立ち上がり時点では、直前のリセット動作により共にＶＤＤに接続されているため、同じ値を示しているが、次第に差が増幅され、クロック信号（ｄ）の立ち下がり時においては、比較結果を出力するのに十分大きな差が発生している。このようにｃｐとｃｎの差が十分大きい場合には、図１に示したラッチ回路１３１で、信頼できる比較結果が出力されることになる。
【００１１】
図３（ｂ）は、入力信号ＶｉｎとＶｉｐとの差の絶対値｜ΔＶｉｎ｜が、図３（ａ）と比較して小さい場合における出力ｃｐ及びｃｎの挙動を示している。この場合には、出力ｃｐ及びｃｎの電圧差が十分な値まで増幅されるのに必要な時間が、図３（ａ）の場合に比べて相対的に長くなる。したがって、クロック（ｅ）の立ち下がり時点においても、出力ｃｐ及びｃｎの差が小さいため、後段のラッチ回路１３１に比較結果を反映できず、前回の判定結果がそのまま用いられる。このため、比較器１００が誤った判定結果を出力することが比較的高い確率で発生してしまうことになる。
【００１２】
図３（ｃ）は、図３（ｂ）における誤動作を回避するために、クロック信号（ｆ）を遅くするか、クロックのデューティー比を長くすることによって、比較時間を長く設定した例を示している。この場合には、クロック信号（ｆ）の立ち下がり時において、出力ｃｐとｃｎとの電圧差が十分大きくなっているため、後段のラッチ回路１３１の書き換えが正常に行われ誤動作の発生を防止できる。
【００１３】
このように、図３に示す例から理解できるように、入力信号ＶｉｎとＶｉｐとの差の絶対値｜ΔＶｉｎ｜が小さい場合には、比較器における比較結果が得られる時間が長くかかることになる。このことを、別の言葉で言い換えれば、比較結果が未判定である状態が長くなると言うことである。この比較が未判定である状態を、メタステーブル状態と呼ぶ。
【００１４】
このような、比較時間の増大を避けるために、特許文献１では、比較器を、直列に接続した第１段目比較回路部と第２段目比較回路部の２段構成としている。第１段目比較回路部は、第１のクロックタイミングで動作し、入力信号のレベルと基準レベルとの比較判定結果に応じて、ハイレベルまたはロウレベルの出力電圧を比較出力として出力すると共に、比較判定が終わっていない間は、増幅途中の信号をそのまま出力し第２段目の比較回路部へと入力する。第２段目比較回路部は、第１のクロックタイミングより遅れた第２のクロックタイミングで動作し、第１段目比較回路部の比較出力を、中間レベルの出力電圧とは異なる値の比較用電圧と比較し、その比較判定結果に応じて比較出力を出力すると共に、その判定結果の比較出力を自己保持するようにしている。
【００１５】
また、特許文献２では、比較器回路は，入力信号と第１の比較値とを比較し判定結果を有する第１の判定信号を生成する第１の差動増幅回路部と，入力信号と，第１の比較値と異なる第２の比較値とを比較し判定結果を有する第２の判定信号を生成する第２の差動増幅回路部とを有する。そして、第１及び第２の判定信号のうちいずれが先に生成されたかを検出し，先に生成された信号を選択して判定信号として出力する出力選択回路部とを有する。
【００１６】
また、非特許文献１には、比較器を用いたＡＤＣの技術が開示されている。この非特許文献１では、比較器において、入力信号の判定が終了し比較結果が得られたという信号を利用した非同期のＡＤ変換技術が開示されている。上述のように、入力信号の差の絶対値である｜ΔＶｉｎ｜の大きさによって、比較器における比較動作時間が異なるため、判定が終了したという信号を用いて、入力信号に応じた適切な比較時間をそれぞれの比較動作に割り振ることにより、１回のＡＤ変換に掛かる比較時間の合計を削減しつつ比較結果の信頼性を向上させている。
【００１７】
しかしながら、上述の特許文献１及び特許文献２に開示されている技術は、比較に要する時間を短縮するために、比較器を複数設けなければならず、比較器全体の回路構成が複雑化している。
【００１８】
また、非特許文献１に開示される技術においては、比較器の判定にかかる時間の短縮は、あくまでもＡＤＣにおける比較の判定時間の平均値の短縮であり、ＡＤ変換において複数回必要となる複数の比較動作の各々の時間を短縮するものではない。また、判定時間が長時間になる場合には、一定の値を超えた時点で比較の打ち切りをすることも必要となってくる。比較を打ち切った場合、このときの出力結果は前回の比較結果をそのまま用いることとなり、ＡＤ変換そのものの出力精度の低下を招く場合もある。
【００１９】
したがって、高速で動作する高精度な比較器を実現することが望まれている。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２０１０−２８８１１１号公報
【特許文献２】特開２０１０−４５５７９号公報
【非特許文献】
【００２１】
【非特許文献１】Ｓｈｕｏ−Ｗｅｉ  Ｍｉｃｈａｅｌ  Ｃｈｅｎ  ａｎｄ  Ｒｏｈｅｒｔ  Ｗ．  Ｂｒｏｄｅｒｓｅｎ  “Ａ  ６−ｂｉｔ  ６００−ＭＳ／ｓ  ５．３−ｍＷ  Ａｓｙｎｃｈｒｏｎｏｕｓ  ＡＤＣ  ｉｎ  ０．１３μｍ  ＣＭＯＳ”，  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．  ４１，  ＮＯ．１２，  ＤＥＣＥＭＢＥＲ  ２００６
【発明の概要】
【発明が解決しようとする課題】
【００２２】
本発明は、上述の従来技術の課題を解決することを目的とする。すなわち、本願発明は、高速で動作する高精度な比較器を実現することを目的とする。また、この比較器を利用して、高速に、かつ高精度で動作するＡＤＣ等の応用機器を実現することを目的とする。なお、本発明の課題は、上記の点に限定されるものではない。
【課題を解決するための手段】
【００２３】
一実施例の比較器は、クロック信号に同期して第１の入力信号（Ｖｉｎ）及び第２の入力信号（Ｖｉｐ）を比較する比較器（４００）であって、当該比較器の内部状態として、ハイレベル状態と（Ｚ１）、ロウレベル状態と（Ｚ５）、前記ハイレベル状態及び前記ロウレベル状態の中間のＮ（Ｎは自然数）個のレベル（Ｚ２乃至Ｚ４）を表すＮ個のミドルレベル状態とを持ち、当該比較器（４００）は、前記第１の入力信号（Ｖｉｎ）及び前記第２の入力信号（Ｖｉｐ）が入力され、前記第１の入力信号（Ｖｉｎ）及び前記第２の入力信号（Ｖｉｐ）に対応しかつ増幅された第１の差動増幅信号（ＩＰ）及び第２の差動増幅信号（ＩＮ）を出力する差動増幅回路部（１１０、１２１、１２２）であって、前記クロック信号の第１のクロックタイミング（ｃｌｋ１の立ち上がり）で動作を開始し前記クロック信号の第２のクロックタイミング（ｃｌｋ１の立ち下がり）で動作を終了する、差動増幅回路部（１１０、１２１、１２２）と、前記第１の差動増幅信号（ＩＰ）及び前記第２の差動増幅信号（ＩＮ）に基づいて動作し、前記第１の差動増幅信号（ＩＰ）及び前記第２の差動増幅信号（ＩＮ）を比較した値を第１の比較値（Ｃ）としてラッチし出力する第１のラッチ部（Ｌａｔｃｈ）と、前記第１の差動増幅信号（ＩＰ）及び前記第２の差動増幅信号（ＩＮ）に基づいて動作し、前記第１の差動増幅信号（ＩＰ）及び前記第２の差動増幅信号（ＩＮ）を比較した値（４１７）を遅延させたＮ個の値（遅延可変部４１３、１７１３、１７１４の出力）を第３のクロックタイミング（ｃｌｋ２の立ち上がり）でラッチし第２のＮ個の比較値（Ｍｏｕｔ、Ｍ１、Ｍ２）として出力する、Ｎ個のラッチ回路（４１５、１７１５、１７１６）を含む第２のラッチ部（１ｂｉｔＴＤＣ，２ｂｉｔＴＤＣ）と、を有し、前記第１の比較値（Ｃ）と前記第２のＮ個の比較値（Ｍｏｕｔ、Ｍ１、Ｍ２）とに基づいて、前記ハイレベル状態と前記ロウレベル状態と前記Ｎ個のミドルレベル状態とが決定される、比較器（４００、１７００）によって提供される。なお、上記の「遅延」は、遅延量＝０（例えば、実施例における遅延可変部４１３が存在しない場合等）を含む点に留意すべきである。
【００２４】
また、本発明は、本発明の比較器を用いたＡＤＣによって提供される。なお、上記の括弧書きの記載は、以下で詳述する本発明の一実施例を参考までに付記したものであって、本発明を限定するものではない。
【００２５】
また、本発明の比較器の応用分野は、ＡＤＣに限られない。
【発明の効果】
【００２６】
本発明により、高速で高精度の比較器が実現できる。また、本発明の比較器を用いた機器（例えばＡＤＣ）についても、高速で高精度のものが実現できる。なお、本願発明の効果は、この記載に限定されるものではない。
【図面の簡単な説明】
【００２７】
【図１】従来技術の比較器を示す図である。
【図２】従来技術の比較器における差動増幅回路を示す図である。
【図３】従来技術の比較器における差動増幅回路の応答の挙動を示す図である。
【図４】本発明の比較器の一実施例を示す図である。
【図５】ミドルレベルを出力する３値出力比較器をキャリブレートする方法を示した図である。
【図６】遅延量を変化させる例として、容量負荷遅延回路を示す図である。
【図７】基準電圧の設定と差動増幅回路の速度との関係を示す図である。
【図８】比較器内部に可変型負荷容量を設けた例を示した図である。
【図９】比較器のオフセット値を補正する実施例を説明する図である。
【図１０】オフセット調整を自動的に行うためのフィードバック制御を行う手法を示す図である。
【図１１】ミドルレベルを用いてヒステリシスコンパレータを実現する例を示した図である。
【図１２】ヒステリシスコンパレータを実装した実施例を示す図である。
【図１３】本発明の比較器を採用した逐次比較型ＡＤＣの一実施例を示した図である。
【図１４】２ステップの逐次型ＡＤＣの状態変化の例を示す図である。
【図１５】本発明の比較器を用いたフラッシュ型ＡＤＣを示す図である。
【図１６】本発明の比較器を用いたパイプライン型ＡＤＣを示す図である。
【図１７】出力が３値を超える比較器の一実施例を示す図である。
【図１８】出力が３値を超える比較器の一実施例における動作を示す図である。
【発明を実施するための形態】
【００２８】
図４は、本発明の比較器４００の一実施例を示す図である。一実施例の比較器４００は、大きく２つの部分に分かれている。すなわち、比較器４００は、入力信号Ｖｉｎ及びＶｉｐ及びクロック信号ｃｌｋ１を入力端子として持ち、比較出力Ｃを出力する比較部１００と、比較部１００の信号ＩＰ及び信号ＩＮ及びクロック信号ｃｌｋ２によって動作し、信号ＩＰ及び信号ＩＮの状態をメタステーブル出力（Ｍｏｕｔ）として出力するメタステーブル検知部４１０とを有する。なお、ｃｌｋ１とｃｌｋ２とは、同期していることを前提としているが、異なるクロックタイミングが利用されてもよい。このため、ｃｌｋ１とｃｌｋ２として、別の標記を用いている点に留意すべきである。
【００２９】
比較部１００の構成は、図１に示す構成と同様であってもよい。
【００３０】
メタステーブル検知部４１０の構成は以下の通りである。判定検知部４１１は、比較部１００の信号ＩＰおよびＩＮを入力とするエクスクルーシブＮＯＲ回路で構成される。なお、当業者であれば、このエクスクルーシブNＯＲを用いた回路は、回路構成次第でＥＸＯＲ，ＮＯＲ，ＮＡＮＤなどでも代用可能であることが理解できるであろう。判定検知部４１１の出力４１７は、遅延可変部４１３に入力される。遅延可変部４１３の出力４１８は、ラッチ４１５に入力される。ラッチ４１５は、クロック信号ｃｌｋ２をクロック入力端子に入力する。したがって、ラッチ４１５は、クロック信号ｃｌｋ２の立ち上がりのタイミングで、遅延可変部４１３の信号をラッチし、メタステーブル出力（Ｍｏｕｔ）として出力する。
【００３１】
図４（ｂ）は、説明を単純化するために、図４（ａ）に示された実施例の遅延可変部４１３の直前の信号４１７の状態を含む真理値表を示している。すなわち、信号ＩＰ及びＩＮが共にＬの場合、又は共にＨの場合には、差動増幅回路１１０の出力ｃｐ及びｃｎが近い値のままの状態であると判断される。この場合には判定検知部４１１の出力４１７がいずれの状態においてもＨ（“１”）となる。また、信号ＩＰ及びＩＮが、それぞれＬ及びＨの場合、または、それぞれＨ及びＬの場合には、信号４１７は、Ｌ（“０”）となる。この状態においては、差動増幅回路１１０の出力ｃｐ及びｃｎの電圧差が十分大きくなった時期の状態を表しており、比較出力Ｃは、入力信号Ｖｉｎ及びＶｉｐの比較結果を、正しく反映している状態と判断することができる。
【実施例】
【００３２】
図５は、図４に示した実施例において、比較器の出力としてメタステーブル出力（Ｍｏｕｔ）を利用して、比較器の出力としてＨ及びＬに加えて、その中間の値Ｍを出力する３値出力比較器をキャリブレートする方法を示した実施例である。
【００３３】
図５において、（ａ）は理想的な比較器の動作状態を示している。すなわち、比較器に入力される電圧差に応じて、Ｈ又はＬの２値を出力するものである。
【００３４】
これに対して、図５（ｂ）に示すように、現実の比較器は、判定する極性が切り替わる付近の入力電圧（オフセットがない場合であれば電圧差ゼロ付近）の場合では、比較器の出力が安定しない領域が存在する。これをＭ５０１として示す。このような不安定な入力領域が発生する理由は、既に図３を用いて説明したとおりである。すなわち、入力電圧差が小さい場合に、差動増幅回路の出力ｃｐ及びｃｎの電圧差が十分増幅されるまでに長時間を要するため、比較時間の終了時点で、正確な比較結果が得られないメタステーブル状態が継続しているためである。
【００３５】
このメタステーブル状態は、図４における信号４１７として取り出すことができる。そして、遅延可変部４１３を介してクロック信号ｃｌｋ２の立ち上がり時に、信号４１７の遅延した信号をラッチ４１５でラッチし、これをメタステーブル出力（Ｍｏｕｔ）として取り出す。遅延可変部４１３とラッチ４１５とで、１ｂｉｔＴＤＣ（Ｔｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）が構成される。このメタステーブル出力（Ｍｏｕｔ）がＨ（“１”）として取り出される場合、メタステーブル状態を示しているため、比較出力Ｃのロウレベル（Ｌ）とハイレベル（Ｈ）との中間の値、すなわちミドルレベル（Ｍ）として比較器４００の出力に採用すればよい。
【００３６】
そして、遅延可変部４１３の遅延量を増加させれば、より早い時期の信号４１７の値がラッチ４１５においてラッチされメタステーブル出力（Ｍｏｕｔ）として出力される。このことは、メタステーブル出力（Ｍｏｕｔ）がメタステーブル状態を示す入力範囲が広くなることを意味する。したがって、遅延量を増加させることにより、図５（ｄ）に示すように、ミドルレベルの取り得る範囲を増加させることとなる。
【００３７】
以上のことは、遅延可変部４１３の遅延量を調節することにより、入力電圧差に対するミドルレベルの出力範囲を比較器動作を変えることなく調整できることを意味する。遅延量を調整して、入力範囲内で入力電圧差が均等に分布する入力信号を与えた場合に、例えば、その出力が１／３の確率（割合）でミドルレベルとなるようにすれば、入力電圧差に対して、比較器の出力、Ｈ、Ｍ、Ｌを１／３ずつ均等に出力することができる。この状態を図５（ｃ）に示す。このように、遅延量を操作することによって、図５（ｃ）の状態（好きな状態）に比較器をキャリブレートすることが容易にできることが理解される。これによって、Ｈ、Ｍ、Ｌの３値を出力する比較器が実現できる。あるいは、ｃｌｋ２のｃｌｋ１に対する遅延時間を減少させることによっても、ミドルレベルの取り得る範囲は増加する。すなわち、当業者であれば、ｃｌｋ２のｃｌｋ１に対する遅延時間を減少させることは、遅延量を増加させることと同様の作用をもたらすことが理解されよう。
【００３８】
したがって、遅延可変部４１３の遅延量はゼロであってもよい（すなわち遅延可変部４１３は無くてもよい）。
【００３９】
なお、上述の説明においては、ミドルレベルＭが出力される割合を、遅延可変部４１３の遅延量を調節する（又は、ｃｌｋ２のｃｌｋ１に対する遅延時間を調節する）ことによって行う実施例を説明した。これに加えて、ミドルレベルＭが出力される割合を増加させるには、遅延量を増加させる場合も含め、以下の手法が存在する。
（あ）メタステーブル検出回路部内部の遅延可変部４１３の遅延量Δｔを増加させる（又は、ｃｌｋ２のｃｌｋ１に対する遅延時間を減少させる）
（い）比較時間を短くする
（う）比較器の動作速度を遅くする
なお、上記（あ）乃至（う）の手法は、全ての実施例に対して、択一的に又は組み合わせて利用できるものあり、特定の実施例に限定して用いられるものではない点に留意すべきである。以下、これらの手法について説明する。
【００４０】
［（あ）メタステーブル検出回路部内部の遅延可変部４１３の遅延量Δｔを増加させる（又は、ｃｌｋ２のｃｌｋ１に対する遅延時間を減少させる）］
この点は、既に説明した。したがって、ここでは、遅延量の変化の手法について補足的に説明する。
【００４１】
図６に、遅延量を変化させる例として、可変容量負荷遅延回路を示す。ＮＯＴ回路６０１と６０２とを直列に接続し、その接続点に可変容量素子６０３を接続し、その他端をグランドなどの固定電位に接続する。可変容量素子６０３の容量を変化させることにより、ＮＯＴ回路６０１と６０２との接続回路の動作速度を調節することができる。したがって、可変容量素子６０３の容量を変化させることにより、端子ＡとＢとの間の信号遅延量を変化させることができる。他の方法としては、ＮＯＴ回路を２個接続した遅延素子を１単位として、複数単位の遅延素子を直列に接続し、セレクタを使用することで、直列に接続される遅延素子の数を変化させてもよい（図示せず）。その他の可変型の遅延素子を適宜用いることができる。
【００４２】
［（い）比較時間を短くする］
次に、比較時間を変化させることにより、図５におけるミドルレベルＭの割合を変化させる手法について説明する。この手法は、図３に述べた原理を利用する。すなわち、図３（ｃ）に示すように比較時間を長くすることにより、微小な入力電圧差ΔＶｉｎに対しても、比較判定動作は正常に終了し、比較器の比較結果として、Ｌ又はＨを得ることが可能である。このことは、比較時間を短くすれば、入力信号に対して、メタステーブル出力信号（Ｍｏｕｔ）がメタステーブル状態を示す入力範囲が広くなることを意味する。したがって、比較時間を調節することによって、図５におけるミドルレベルの割合を調節してもよい。なお、比較時間は、クロック周波数を変更するか、クロックｃｌｋ１のデューティー比を変更することにより調節することができる。特に、クロックｃｌｋ１のデューティー比を変更する場合は、全体の動作速度を変えることなくミドルレベルの幅を調節出来る。これらの比較時間の変更は、クロック回路を適宜調節することにより行うことができる（図示せず）。
【００４３】
［（う）比較器の動作速度を遅くする］
比較器の動作速度を遅くすることにより、図５におけるミドルレベルＭの割合を変化させる手法について説明する。この手法も、図３に述べた原理を利用しており、比較器の動作速度を遅くすることにより、等価的に比較時間を短くすることに相当している。これを用いてミドルレベルの幅を制御してもよい。なお、比較器の動作速度を遅くするには比較器のバイアス条件を変化させることや、負荷素子を増加させることで実現することができる。この点につき、下記（う−１）及び（う−２）で説明する。
【００４４】
［（う−１）バイアス条件を変化させる］
バイアス条件とは、差動増幅回路にかける直流成分の電圧に関する条件である。比較器が計測する入力電圧１と入力電圧２の極性が切り替わる電圧レベルを差動増幅回路の基準電圧と定義すると、基準電圧を変化させることによって、差動増幅回路内のトランジスタに流れる電流を変えることができ、差動増幅回路の動作速度を制御することができる。なお、基準電圧は、差動増幅回路の前段の回路で調整することの方が一般的であるが、比較器側（差動増幅回路の直前）にて基準電圧を変更してもよい。
【００４５】
図７は、基準電圧の設定と差動増幅回路の速度との関係を示す図である。Ｖｃｍは入力信号の基準電圧を示し、また、Ｖａは、あるタイミングにおける入力信号Ｖｉｎの電圧とＶｉｐの電圧との差の電圧を示している。
【００４６】
図７（ａ１）は、基準電圧Ｖｃｍ１＝２５０ｍＶである場合の入力信号Ｖｉｎの電圧とＶｉｐの電圧を示している。図７（ａ２）は、基準電圧Ｖｃｍ１＝２５０ｍＶである場合の差動増幅回路１１０ａの出力ｃｐ１及びｃｎ１の挙動を示す。
【００４７】
これに対して、図７（ｂ１）は、基準電圧をＶｃｍ２＝２５０ｍＶ＋Δとした場合の入力信号Ｖｉｎの電圧とＶｉｐの電圧を示している。図７（ｂ２）に、この場合の差動増幅回路１１０ｂの出力ｃｐ２及びｃｎ２の挙動を示す。図７（ｂ１）と図７（ｂ２）を対比すると、基準電圧を上げることにより、差動増幅回路の速度が増加することが分かる。差動増幅回路の速度が遅くなれば、図４におけるメタステーブル出力（Ｍｏｕｔ）がメタステーブル状態を示す入力範囲が広くなることになる。したがって、基準電圧を操作することにより、図５におけるミドルレベルＭの割合を変化させてもよい。
【００４８】
なお、基準電圧を制御する手法は、上述のように、差動増幅回路の前段の回路で調節しても良い。あるいは、差動増幅回路の入力のバイアス電圧を制御できるよう、レベルシフタ回路（図示せず）を介して、差動増幅回路の入力に印加しても良い。
【００４９】
なお、差動増幅回路内のトランジスタのウェル電圧を変えることでもトランジスタの動作パラメータが変更されるため、ウェル電圧を変更することによって差動増幅回路の動作を制御してもよい。ウェル電圧を制御する方法については一般的な事柄であるため、ここでは詳細な説明は省略し、図示しない。
【００５０】
［（う−２）比較器内部の負荷容量を増加させる］
比較器内部の負荷容量を調節することによって、図５のミドルレベルの割合を調整することができる。
【００５１】
図８（ａ）は、差動増幅回路１１０の出力ｃｐ及びｃｎに負荷容量８０１及び８０２を付加した例を示している。負荷容量を調節する手法としては、図８（ｂ）に示すように、複数のコンデンサを並列に接続し、複数のスイッチＳＷ１乃至ＳＷ３を操作して、並列に接続されるコンデンサの数を変化させることができる。また、電圧制御容量素子を用いて、（電圧制御容量素子に）与えるバイアス電圧を変化させることによって容量を変動させることができる（図示せず）。その他の可変容量を適宣用いることができる。
【００５２】
比較器内に容量を付加することにより、差動増幅回路１１０の動作速度が変化する。図８（ｃ）は、負荷容量が小さい場合の差動増幅回路１１０の出力ｃｐ及びｃｎの挙動を示す。また、図８（ｄ）に、負荷容量が大きい場合の差動増幅回路１１０の出力ｃｐ及びｃｎの挙動を示す。負荷容量が大きいほど、差動増幅回路の動作が遅くなることが分かる。差動増幅回路の速度が変化すれば、図４におけるメタステーブル出力（Ｍｏｕｔ）がメタステーブル状態を示す確率が変化することになる。したがって、比較器の負荷容量を調節することにより、図５におけるミドルレベルＭの割合を変化させてもよい。
【００５３】
［比較器のオフセット調整の実施例］
以下、ミドルレベルを用いて、比較器のオフセット量を補正する実施例を説明する。
【００５４】
図９（ａ）は、理想的な比較器の特性を示しており、入力信号の極性を境にＨ又はＬの出力が得られている。これに対して、現実の比較器は、図９（ｂ）に示すように、一定のオフセット（ｏｆｆｓｅｔ）を持ち、極性変動する電圧が（Ｈ又は）Ｌ側にずれている（この例の場合、Ｌ側にずれているが、Ｈ側にずれている場合も同様である）。この例の場合、ミドルレベルを調節し、ミドルレベルの上限値が、ちょうど中心のレベルに来るよう、ミドルレベル調節を行う（図９（ｃ）及び（ｄ））。図９の真理値表に示すように、比較器の出力ＣがＬであるか又はメタステーブル出力（Ｍｏｕｔ）の出力がＨ（“１”）である場合、真理値表にしたがって、新たな信号Ｌを出力させる。そして、比較器の出力ＣがＨであり、かつメタステーブル出力（Ｍｏｕｔ）の出力がＬ（“０”）である場合、真理値表にしたがって、新たな信号Ｈを出力させる。このような真理値表を実現する論理回路を比較器の出力Ｃ及びメタステーブル出力（Ｍｏｕｔ）に結合することにより、図９（ｅ）に示すようなキャリブレートされた比較器出力が得られる。
【００５５】
上記のようなミドルレベルを設定するには、上述の（あ）乃至（う）のいずれかの手法を用いて実現してもよい。
【００５６】
図１０は、オフセット調整を自動的に行うためのフィードバック制御の手法を示す図である。制御ブロック１０６０は、図９の真理値表９０１を実現する論理回路の一例を示し、最終的にオフセット調整された２値の比較出力１０５０を出力する制御ブロックである。また、制御信号１０６５は、遅延量制御信号１０１０、ｃｌｋ２制御信号１０１１、負荷用制御信号１０２０、クロック制御信号１０３０、または基準電圧（バイアス条件）制御信号１０４０のうちの１つ以上の信号として利用してもよい。ミドルレベルを調整する手法については、図５を用いて既に説明したとおりである。制御ブロック１０６０は、図９に示す例の場合には、上述の（あ）乃至（う）の手法を用いて均等に分布する入力信号に対して、出力ＣがＬ、又は、出力ＣがＨでかつ出力ＭｏｕｔがＨ（“１”）である確率が、併せて５０％になるように、フィードバック量を調整すればよい。または、出力信号ＣがＨでかつ出力信号ＭｏｕｔがＬ（“０”）である確率が５０％となるよう、フィードバック量を調整してもよい。
【００５７】
なお、図９におけるオフセットが、逆にＨ側にシフトしている場合にも、上記と同様の考え方に基づいて制御を行えばよい。当業者は、この点を理解できるであろう。
【００５８】
［ヒステリシスコンパレータの実現の実施例］
図１１は、ミドルレベルを用いて、ヒステリシスコンパレータを実現する例を示した図である。図１１（ｃ）に示すように、必要とされるヒステリシスの幅を持つミドルレベル幅を得る。そして、比較器の直前の遷移状態に依存して、ミドルレベルをＨレベルと結合するか、Ｌレベルと結合するかを決定する。これによって、ヒステリシスコンパレータを実現することができる。
【００５９】
図１２は、このヒステリシスコンパレータ１２００を実装した実施例を示す。比較器の出力Ｃ＋がＯＲ回路１２０１の第１の端子に入力され、出力ＭｏｕｔがＯＲ回路１２０１の第２の入力とＮＯＲ回路１２０２の第１の端子に入力される。また、比較器の出力Ｃ−がＮＯＲ回路１２０２の第２の端子に入力される。
【００６０】
ＯＲ回路１２０１の出力は、マルチプレクサ１２１０の第１の端子に入力される。ＮＯＲ回路１２０２の出力は、マルチプレクサ１２１０の第２の端子に入力される。マルチプレクサ回路１２１０の出力は、このヒステリシスコンパレータの出力１２１１となる。この出力１２１１は、ラッチ回路１２３０で、クロックの立ち上がりタイミングでラッチされ、信号１２３１として、マルチプレクサ１２１０のセレクタ端子に入力される。これによって、マルチプレクサは、直前の比較器出力１２１１の遷移を反映し、１２５０及び１２５１に示されるヒステリシスコンパレータの動作が実現される。
【００６１】
［ＡＤＣの実施例］
ＡＤＣには、逐次比較型ＡＤＣ、フラッシュ型ＡＤＣ、パイプライン型ＡＤＣ等、種々の方式が存在する。以下、本発明に係る比較器を用いてこれらのＡＤＣを構築した実施例を示す。なお、本発明の比較器は、本明細書で例示するＡＤＣへの利用に限定されるものではない。
【００６２】
［逐次比較型ＡＤＣ］
図１３は、本発明の比較器を採用した逐次比較型ＡＤＣ１３００の一実施例を示した図である。比較器４００は、図４を用いて説明した本発明の比較器を示す。比較器４００の入力Ｖｉｎには、サンプルホールド回路１３１０が接続されており、アナログ入力を適切なタイミングでサンプリングし、保持した値をＶｉｎに供給する機能を有している。比較器４００の出力Ｃには、出力Ｃの値を順次保持する逐次比較レジスタを含むＳＡＲロジック１３２０が接続されている（Ｓｕｃｃｅｓｓｉｖｅ  Ａｐｐｒｏｘｉｍａｔｉｏｎ  Ｒｅｇｉｓｔｅｒ  ｌｏｇｉｃ）。ＳＡＲロジック１３２０は、順次取り込んだ出力Ｃの値に応じたデジタル信号１３２１を出力し、デジタルアナログ変換器ＤＡＣ１３３０に与える。ＤＡＣ１３３０は、デジタル信号から変換されたアナログ信号１３３１を出力し、比較器４００のＶｉｐに与える。以上の動作を逐次繰り返すことにより。Ｖｉｎに漸近したデジタル値が出力１３２１に現れる。
【００６３】
さらに、比較器４００の出力Ｍｏｕｔは、ミドルレベル制御器１３４０に与えられる。ミドルレベル制御器は、図５に示したミドルレベルの幅を適切な値に制御する機能を果たす。ミドルレベルの幅を調整する手法としては、上述した（あ）乃至（う）の方法が含まれる。ミドルレベル制御器は、上述の（あ）乃至（う）のうちの少なくとも１つを利用することによって、ミドルレベルの幅を制御することができる。なお、上述の（あ）乃至（う）の動作原理とミドルレベルの調整手法については、既に説明した。
【００６４】
ここでは、説明の簡素化のため単相の場合のＳＡＲＡＤＣについて説明しているが、差動構成の場合も同様に適用できる。当業者はこの点について理解できるであろう。ＳＡＲロジックに関しては当業者により種々のものが利用できるため、本明細書では、詳細には説明しない。
【００６５】
図１４は、２ステップの逐次比較型ＡＤＣの状態変化の例を示す図である。
【００６６】
ＡＤ変換を実施するに当たり、アナログ入力がサンプルホールド回路１３１０によりサンプルされホールドされる。この値は、ＡＤ変換が終了するまで入力Ｖｉｎに保持される。通常はビット表記では桁が上がるごとに２倍の重み付けがされるが、ここでは１ビット目（Ｄ０）と２ビット目（Ｄ１）は同じ値で３ビット目（Ｄ２）から値が倍になっていく。つまり、“Ｄ２  Ｄ１  Ｄ０”としたとき、それぞれのビットがハイのときに示す大きさはＤ２＝２×Ｄ１＝２×Ｄ０である。ここで、一番下のビットは固定値であり、上位２ビットを変更することで、ＤＡＣで必要な電圧を生成していく。また、ここでは、後の信号処理における優位性から“０１１”を初期値として用いているが、反転させた信号“１００”を用いてもよい。（共に同じ値を示す。）これは当業者なら理解できるであろう。
【００６７】
まず、ステップ１の動作について図１３及び図１４を参照しながら説明する。図１３において、ＳＡＲロジックには、出力の初期値として“０１１”が設定されている。この値は、１３２１を介してＤＡＣ１３３０に与えられる。ＤＡＣ１３３０は、“０１１”に対応するアナログ電圧を１３３１に出力し、比較器４００の入力Ｖｉｐには、デジタル値“０１１”に対応するアナログ電圧が印加されることになる。このアナログ電圧の値が、図１４において、電圧値１４５０として示されている。図１４のステップ１における比較動作は、比較電圧１４５０を基準として実行されることになる。
【００６８】
以下では、同じ比較器４００の出力Ｃを動作ステップに応じて別個のものとして扱うため、便宜上１ステップ目の比較結果をＣ１、２ステップ目の比較結果をＣ０と呼称する。
【００６９】
比較器４００は、入力Ｖｉｎの電圧と入力Ｖｉｐの電圧との差を処理し、（Ｖｉｐ−Ｖｉｎ）の電圧が１４１１、１４１２、１４１３の範囲にある場合は、それぞれＨ（Ｃ＝“１”かつＭｏｕｔ＝“０”）、Ｍ（Ｍｏｕｔ＝“１”）、Ｌ（Ｃ＝“０”かつＭｏｕｔ＝“０”）を出力する。Ｖｉｎの電圧が１４１２のレベルにあると判断された場合には、ミドルレベルにあるため、Ｍｏｕｔ信号“１”が出力され、切り換え回路１３２３に与えられ、ＳＡＲロジック回路の現在値“０１１” の内最初の２ビット“０１”の末尾にＭｏｕｔの出力“１”を付けくわえ“０１１”としたものがＡＤ出力として取り出される。なお、この場合には、その後のＡＤ変換を行う必要がないため、動作を終了させてもよい。
【００７０】
入力Ｖｉｎが１４１１のレベル（Ｈ）にある場合には、出力Ｃ１はレベルＨをＳＡＲロジック１３２０に入力し、次のステップ２に移行する。ＳＡＲロジックは、レベルＨが入力されたのを受けて、初期値“０１１”の３ビット目（Ｄ２）に現在の比較結果Ｃ１＝“１”を取り込み、その下位ビットである２ビット目（Ｄ１）に“０”を上書きし、内部状態を“１０１”とし、“１０１”をＤＡＣ１３３０に出力する。なお、これは現在のＤＡＣ生成レベル（“０１１”）の半分の値（“０１０”）を加えたことに相当する。このため、比較器４００は、基準電圧が１４６０で示される値で動作するようになる。入力Ｖｉｎの値が、１４２１、１４２２、１４２３の範囲にある場合には、比較器４００は、次の比較動作で、それぞれＨ、Ｍ、Ｌを出力する。この実施例の場合には、ステップ２が最後のステップであるため、入力Ｖｉｎの値が、１４２１、１４２２、１４２３の範囲にある場合に対応して、“１１０”、“１０１”、“１００”を出力する。ＳＡＲロジック内の動作は、Ｍｏｕｔ＝“０”であれば、２ビット目（Ｄ１）に２ステップ目の比較結果Ｃ０を適用し、１ビット目（Ｄ０）に現在のＭｏｕｔの出力“０”を適用する。Ｍｏｕｔ＝“１”であれば、２ビット目（Ｄ１）は現在の値“０”をそのまま用いて、１ビット目（Ｄ０）に現在のＭｏｕｔの出力“１”を適用し、“１０１”をＳＡＲＡＤＣの出力とする。つまり、Ｃ０＝“１”であれば、２ビット目（Ｄ１）に“１”を適用して、１ビット目（Ｄ０）にＭｏｕｔの出力Ｍ＝“０”を適用することにより“１１０”をＳＡＲＡＤＣの出力とする。また、Ｃ０＝“０”であれば、２ビット目に“０”を適用し、末尾にＭｏｕｔの出力Ｍ＝“０”を適用することにより、“１００”をＳＡＲＡＤＣの出力とする。なお、Ｖｉｎが１４２２の範囲にある場合には、Ｍｏｕｔ＝“１”が出力され、ＳＡＲＡＤＣの出力は現在のＤＡＣ生成レベルの上二桁をそのまま用いて、末尾にＭｏｕｔの出力“１”を加えて“１０１”としたものを用いる。
【００７１】
ステップ１において、Ｖｉｎの電圧が１４１３（Ｌ）にある場合も、基準電圧を１４７０として、上記と同様の処理を行えばよい。
【００７２】
このように、初回の比較結果をＣ１、２回目の比較結果をＣ０、Ｍｏｕｔの判定結果をＭとすると、ＳＡＲＡＤＣの出力“Ｄ２  Ｄ１  Ｄ０”は“Ｃ１  Ｃ０  Ｍ”であらわすことができる。また、Ｍｏｕｔ＝“１”となったときにはそのときのＤＡＣの入力信号上２桁の末尾にＭｏｕｔ＝“１”を加えた信号を切り替え回路１３２３を用いてそのまま出力する。
【００７３】
図１４に示すように、以上の処理によって、入力Ｖｉｎは、７つのレベルのデジタル値に変換される。通常の２値出力の比較器を用いて、２ステップの逐次比較型ＡＤＣを構成した場合には、出力は４つのレベルが得られる。したがって、本発明の３レベルの比較器を用いることにより、同様の精度の逐次比較型ＡＤＣを少ない段数で実現することができる。このことは、高速化、省電力化につながる。
【００７４】
切り替え回路は図示しないが、当業者であれば適宜、種々の論理回路を構成することができる。
【００７５】
次に、キャリブレーションについて述べる。最も効果的な範囲で動作させるためにはミドルレベルの幅を適切に設定するためのキャリブレーションが必要である。図１４の斜線で示すように、２ステップの場合には、ＡＤ出力として、“１０１”、“０１１”、“００１”の３つの出力においてミドルレベル出力が用いられる。キャリブレーションの一例としては、“０００”から“１１０”までが均等に分布する入力信号を与え、７つのデジタル出力のうち、“１０１”、“０１１”、“００１”のいずれかが出力される確率を３／７に設定してもよい。もしくは既知の確率分布を持つ入力信号から“１０１”、“０１１”、“００１”が出てくる理想的な確率になるようにキャリブレーションを掛けてもよい。なお、本実施例では、２ステップで説明したが、１以上の整数であるＮステップ動作に対しても同様に適用でき、このとき最も効率的なミドルレベル幅は全領域幅の内、ミドルレベルの占める領域は（２Ｎ−１）／（２Ｎ＋１−１）で表され、ステップ数が増加するほど値は１／２に漸近する。なお、ミドルレベル幅のキャリブレーション方法は、上述の例に限定されるものではない。
【００７６】
また、図１４において、１４２１の幅および１４３３の幅が他のレベルの幅よりも広くなっているが、通常のＡＤＣの利用形態においては、ＡＤＣの入力信号は、ＡＤＣのダイナミックレンジに収まるように設定するため、実際には全ての判定レベルを同じ幅で用いることとなり、ＡＤＣの精度に与える影響は小さい。なお、この点を考慮して、（本発明を用いない場合の）元々のフルレベルに相当する振幅を持つ信号を用いる場合はミドルレベルのキャリブレーションを、上述の３／７ではなく、３／８としてもよい。また、特定の入力信号を生成することが出来ない場合はランダムな信号を用いてＭｏｕｔが“１”となる出現確率を上述に示した（２Ｎ−１）／（２Ｎ＋１−１）に近づくように補正をかけることで、大まかな補正を行っても良い。
【００７７】
［フラッシュ型ＡＤＣ］
図１５は、本発明の比較器４００ａ乃至４００ｄを用いたフラッシュ型ＡＤＣ１５００を示す。各比較器には、計測対象となるアナログ入力Ｖａｎａが比較器の一方の入力端子に接続される。そして、基準となる電圧を作り出すために、抵抗１５２１乃至１５２５を直列に接続し、基準電圧Ｖｒｅｆ＋及びＶｒｅｆ−を両端に接続する。実施例の場合には、入力範囲を０から９００ｍＶとして基準電圧１５０ｍＶ、３５０ｍＶ、５５０ｍＶ、７５０ｍＶの基準電圧が得られる。これらの基準電圧を各比較器の他方の入力端子に接続する。
【００７８】
比較器４００ａ乃至４００ｄの各々は、エンコーダ１５１０に対して、３値の情報を提供する。（＋５０ｍＶ以上、±５０ｍＶ以内、−５０ｍＶ以下）その結果上記４レベルの基準電圧と比較器から０〜１００ｍＶ、１００ｍＶ〜２００ｍＶ、２００ｍＶ〜３００ｍＶ、３００ｍＶ〜４００ｍＶ、４００ｍＶ〜５００ｍＶ、５００ｍＶ〜６００ｍＶ、６００ｍＶ〜７００ｍＶ、７００ｍＶ〜８００ｍＶ、８００ｍＶ〜９００ｍＶの９レベルの判定レベルが得られる。これを通常の比較器で行った場合には８個の基準電圧と比較器が必要となるため、必要数を半分に削減できている。
【００７９】
エンコーダは、入力されたそれぞれの情報から、デジタル値Ｖｄｉｇを出力する。エンコーダは、比較器４００ａ乃至４００ｄの各々の出力をデジタル値に変換できるものであれば、どのようなものでもよい。エンコーダの実装方法については、当業者が適宜に実施しうるものであるため、本明細書では、詳細な説明は省略する。
【００８０】
［パイプライン型ＡＤＣ］
図１６は、本発明の比較器４００を用いたパイプライン型ＡＤＣ１６００を示す。図１６（ａ）が、本発明のパイプライン型ＡＤＣ１６００の全体像である。アナログ入力Ｖｉｎが１．５ビットサブＡＤＣを含むパイプライン回路１６１１に入力される。本実施例では、パイプライン回路１６１１乃至１６１８が直列に接続されている。なお、１．５ビットとは、比較器から得られるデジタル値の取り得る値が３つあるということである。各パイプライン回路の出力は、エンコーダ１６２０に入力され、デジタル出力Ｖｄｉｇとして出力される。エンコーダ１６２０の実装については、当業者により種々のものが利用できるため、本明細書では、詳細には説明しない。
【００８１】
図１６（ｂ）は、パイプライン回路１６１２の更に詳細な構成を示した図である。すなわち、入力信号Ｖｉｎは、サンプルホールド回路１６３１によって、保持される。そして保持された信号１６３７は、１．５ビットＡＤＣ１６３３によりデジタルに変換され、エンコーダ１６２０に入力される。そして、１．５ビットデジタル出力１６３２は、更に１．５ビットＤＡＣに入力され、再びアナログ電圧１６３６に変換される。保持された信号１６３７からアナログ電圧１６３６を減算素子１６３８で減算し、差分電圧１６３９を得る。これを増幅回路１６４０で２倍して、次段のパイプライン回路に送る。このようにして、各段におけるデジタル変換によって生じた誤差を差分値として次段に伝達し、順にＡＤ変換を繰り返すことにより、パイプライン回路の段数に応じた精度で、ＡＤ変換が行える。図１６（ｃ）は、１．５ビットＡＤＣの具体的回路である。図示するように、各パイプライン回路は、本発明の比較器４００を１個使用すればよい。通常の２値の比較器を用いた場合には、比較器が２個及び基準電圧生成回路が別途必要となる（図示せず）。したがって、本発明のパイプライン型ＡＤＣは、比較器の数を飛躍的に減少させること、また、図３に示したように、比較器の動作速度を改善し、高速化させることができる。
【００８２】
［比較結果が３値を超える比較器の実施例］
図１７（ａ）に、５レベルの比較出力が得られる比較器１７００の一実施例を示す。図１７の実施例は、図４の実施例を拡張したものであるため、図４と重複する構成要素の説明は省略する。図１７（ａ）のメタステーブル検知部１７１０において、判定検知部４１１の出力４１７は、２ｂｉｔＴＤＣに入力される。２ｂｉｔＴＤＣの構成を以下に示す。信号４１７は、まず遅延可変部１７１３に入力される。遅延可変部１７１３の出力は、ラッチ１７１５に入力されると共に、遅延可変部１７１４に入力される。遅延可変部１７１４の出力は、ラッチ１７１６に入力される。ラッチ１７１５及びラッチ１７１６は、クロック信号ｃｌｋ２の立ち上がりタイミングで、それぞれの入力信号をラッチし、それぞれ、Ｍ１及びＭ２として出力する。  図１７（ｂ）に、２つのクロック信号ｃｌｋ１及びｃｌｋ２のタイミングチャートを示す。比較部１００は、ｃｌｋ１の立ち上がりタイミングｔ１で動作を開始し、ｃｌｋ１の立ち下がりタイミングｔ２で動作を終了する。ラッチ１７１５及びラッチ１７１６は、クロック信号ｃｌｋ２の立ち上がりタイミングであるｔ３でラッチ動作を行う。ここで、可変遅延部１７１３の遅延量をτ１３、可変遅延部１７１４の遅延量をτ１４とする。ラッチ１７１５の出力Ｍ１は、ｔ３からτ１３だけ時間的に前の時刻ｔＭ１における信号４１７の状態を表していることになる。そして、ラッチ１７１６の出力Ｍ２は、ｔ３からτ１３＋τ１４だけ時間的に前の時刻ｔＭ２における信号４１７の状態を表していることになる。
【００８３】
図１８（ａ）に、比較出力Ｃ、Ｍ１、Ｍ２の状態および、比較器１７００の出力の関係を示す。また、図１８（ｂ）に、タイミングｔ３において比較器１７００の内部状態から出力として、Ｚ１乃至Ｚ５を出力するための真理値表を示す。図１８（ａ）において、（ａ１）は、比較出力Ｃの出力を示している。（ａ２）は、Ｍ１の出力を示している。（ａ３）は、Ｍ２の出力を示している。（ａ４）は、比較器１７００としての出力Ｚ１乃至Ｚ５を示している。この出力Ｚ１乃至Ｚ５を得るための真理値表を図１８（ｂ）に示す。この真理値表におけるＺ１乃至Ｚ５を得るための論理回路（図示せず）を用いることによって、Ｚ１乃至Ｚ５を得ることができる。なお、論理回路は図示しないが、当業者であれば適宜、真理値表を実現する種々の論理回路を構成することができる。
【００８４】
なお、図１８の実施例では、Ｚ３は、Ｍ１の出力をそのまま用いているが、Ｍ１の出力とＣの出力とを用いて、Ｚ３を更に２つの状態に分けることも可能である。この場合には、最終的に６レベルの比較出力を得ることが可能である。
【００８５】
加えて、図１７における２ｂｉｔＴＤＣを３ビット以上に拡張すれば、更に多くのレベルの比較器が構成できる。この拡張の方法については、詳細に説明しないが、図１７及び１８を参照することにより、当業者であれば、適宜構成できる点に留意すべきである。  また、上述した比較結果が３値を超える比較器の実施例は、他の実施例と適宜組み合わせて実施できることは言うまでもない。
【００８６】
以上、本発明の実施例について説明したが、請求項に係る本発明の技術的範囲は、本明細書の実施例に限定されるものではない。加えて、本発明は、その均等物をも包含するものであることは言うまでもない。また、各実施例は、それぞれ排他的なものではなく、各実施例の構成要素は、他の実施例の構成要素と置き換えてもよく、あるいは、他の実施例に追加してもよい。
【符号の説明】
【００８７】
１１０  差動増幅回路
４００  比較器
４１０  メタステーブル検知部
【図１】
2012244521.tif 000003
【図２】
2012244521.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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