(57)【要約】【課題】配線上に配列されて形成されている複数のビアの少なくとも一部が冗長ビアでも、目ズレによる複数の冗長ビアの全滅を防止できる半導体装置を提供する。【解決手段】半導体装置は、線形の配線４上に配列されて形成されている複数のビア５(５ａ-５ｃ)を有し、複数のビア５の少なくとも一部が冗長ビア５として形成されており、ビア５の少なくとも一部が配線４の中心線から変位した位置に形成されている。従って、フォトレジストパターニング時に配線４とビア５に目ズレが発生した場合でも、少なくとも冗長ビア５の一つは目ズレの影響が少なく形成できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
線形の配線と前記配線上に配列されて形成されている複数のビアとを有し、
複数の前記ビアの少なくとも一部が冗長ビアとして形成されており、
前記ビアの少なくとも一部が前記配線の中心線から変位した位置に形成されている半導体装置。
【請求項２】
前記冗長ビアが変位した位置に形成されている請求項１に記載の半導体装置。
【請求項３】
隣接する前記ビアごとに中心点と前記配線の中心線との間隔と方向との少なくとも一方が相違している請求項１または２に記載の半導体装置。
【請求項４】
複数の前記ビアの少なくとも一部の変位のズレ幅が相違する請求項１ないし３の何れか一項に記載の半導体装置。
【請求項５】
前記冗長ビアの直径が前記配線の線幅以下である請求項１ないし４の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、線形の配線上に複数の冗長ビアが形成されている半導体装置に関する。
【背景技術】
【０００２】
半導体デバイスの微細化に伴い、上下配線をつなぐビア径は配線幅と同じ幅のボーダレスビアが主流となっている。この場合、下層配線とビアで目ズレが発生すると、ビアは配線を踏み外すことになる。
【０００３】
踏み外した部分はビアエッチング時に下に配線がないためエッチングが止まらず、通常のビアよりも深くエッチングされ、微小溝ができる。その部分は埋め込み不良や下層配線との高抵抗合金層が発生しやすく、抵抗大による歩留り低下の原因となっている。従って、配線から踏み外さないビアの形成が確保できることが望ましい。
【０００４】
図１２に従来の上下配線とそれを接続するビアのレイアウト図を示す。同一配線上に複数のビア（冗長ビア）がある場合、配線幅とビア径は同一寸法でボーダレスビアとなっており、ビア５ａ，５ｂ，５ｃは、配線幅の中心１とビア５ａ，５ｂ，５ｃの中心線２が同一直線上に位置するように配置されている。
【０００５】
図１３〜図１８は、この配置で正常にビア５が形成できた場合の断面図を示す。基板上（図示せず）に絶縁膜６を成膜し、下層配線４をエッチング加工またはダマシン（埋め込み）により形成し層間絶縁膜７を成膜する（図１３）。
【０００６】
層間絶縁膜７にフォトレジスト８を塗布し、フォトリソグラフィー技術によりフォトレジスト８を開口する（図１４）。ドライエッチング、フォトレジスト剥離によりビアホールをあけ（図１５）、スパッタやＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)によりバリアメタル９を形成する（図１６）。
【０００７】
ＣＶＤやメッキによりビア５ａ，５ｂ，５ｃをメタルで十分に埋め込む（図１７）。ビア５ａ，５ｂ，５ｃ内以外の不要なメタルをエッチバックやＣＭＰ(Chemical Mechanical Polishing)で除去後、上層配線３を形成する（図１８）。
【０００８】
なお、ホトリソの合わせズレが発生する場合でも、配線とコンタクトホール又はスルーホールとの接触面積の減少を少なくして、高密度化を図り得る多層配線が形成される半導体装置の提案もある。
【０００９】
その技術は、多層配線が形成される半導体装置において、上層メタル配線と下地素子又は下層メタル配線との電気的導通をとる際に、コンタクトホール又はスルーホールに設けられる埋め込み金属の径を上層メタル配線の径よりも大きく取るようにしたものである(特許文献１)。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平０８−３０６７７４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１４で示したフォトリソグラフィー技術では、フォトレジスト８を開口する際には少なからず目ズレが発生し、配線の中心線１とビア５の中心線２，２′のズレが生じた状態でビアが開口されることになる。
【００１２】
この場合、冗長ビアは配線中心と同一直線上に全て配置されているため、全てのビアが下層配線から同一方向にずれることになる。図１９に目ズレが発生した場合の上層配線３を除いた平面図を示す。
【００１３】
また、図２０に図１４で目ズレが発生したときのフォトリソグラフィー技術でフォトレジストを開口した時点の断面図を示す。この状態でドライエッチング、フォトレジスト剥離を行うと図２１のように目ズレによる踏み外し部Ａは下層配線４が無いため深くエッチングされ、溝ができる。
【００１４】
踏み外し部の溝はアスペクト比が高い場合、エッチング時の生成物であるデポが取りきれず、デポ残りＢが生じたり、バリアメタル９が底面、側壁にはほとんどつかず、うまく形成できなかったりする（図２２）。
【００１５】
このままビアをメタル１０で埋め込んだ場合、図２３のようにビア内にボイドＣが生じたり、図２４のようにバリアメタル９が無い部分で下層配線４とメタル１０との高抵抗合金層Ｄが生じたりする。
【００１６】
これらは、次工程以降の上層配線形成時にもそのまま残り、最終的に図２５，図２６のようになる。このようなビアは想定よりも非常に高抵抗なため、同一方向に目ズレた冗長ビアの全てが同様に高抵抗になる可能性が高く、製品動作に異常をきたし歩留りが低下する。
【００１７】
また、特許文献１に記載の技術では、その図２に示すように(図示せず)、スルーホールの目ズレ対策として、スルーホールを配線幅より大きくすることを開示している。スルーホールを配線幅より大きくすることは上層配線に対しては有効であるが、下層配線に対しては弊害がある。
【００１８】
つまり、スルーホールが下層配線から踏み外す(はみ出す)場合、はみ出した部分の悪影響によりビアが高抵抗になる懸念がある。このように単純にスルーホールを大きくした場合、全てのスルーホールが下層配線からはみ出してしまうため、全てのスルーホールが高抵抗になり全滅する懸念がある。
【課題を解決するための手段】
【００１９】
本発明の半導体装置は、線形の配線と配線上に配列されて形成されている複数のビアとを有し、複数のビアの少なくとも一部が冗長ビアとして形成されており、ビアの少なくとも一部が配線の中心線から変位した位置に形成されている。
【００２０】
従って、本発明の半導体装置では、フォトレジストパターニング時に配線とビアに目ズレが発生した場合でも、少なくとも冗長ビアの一つは目ズレの影響が少なく形成できる。
【発明の効果】
【００２１】
本発明の半導体装置では、フォトレジストパターニング時に配線とビアに目ズレが発生した場合でも、少なくとも冗長ビアの一つは目ズレの影響が少なく形成できるので、複数のビアが全滅することを防止できる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態の半導体装置の配線とビアとの位置関係を示し、(ａ)は模式的な平面図、（ｂ）は縦断側面図、である。
【図２】半導体装置でビアの配置に目ズレが発生しなかった場合の上層配線を除いた状態を示す平面図である。
【図３】図２の状態でフォトリソグラフィー技術によりフォトレジストを層間絶縁膜まで開口した状態を示す断面図である。
【図４】図３の状態から層間絶縁膜をエッチングしてフォトレジストの剥離まで進んだ状態を示す断面図である。
【図５】半導体装置でビアの配置にＹ＋方向に目ズレが発生した場合の上層配線を除いた状態を示す平面図である。
【図６】図５の状態でフォトリソグラフィー技術によりフォトレジストを開口した状態を示す断面図である。
【図７】図６の状態から層間絶縁膜のエッチングおよびフォトレジストの剥離まで進んだ状態を示す断面図である。
【図８】半導体装置でビアの配置にＹ−方向に目ズレが発生した場合の上層配線を除いた状態の平面図である。
【図９】図８の状態でフォトリソグラフィー技術によりフォトレジストを層間絶縁膜まで開口した状態を示す断面図である。
【図１０】図９の状態から層間絶縁膜のエッチングおよびフォトレジストの剥離まで進んだ状態を示す断面図である。
【図１１】実施の第二の形態の半導体装置の配線とビアとの位置関係を示す模式的な平面図である。
【図１２】一従来例の半導体装置の配線とビアとの位置関係を示す模式的な平面図である。
【図１３】絶縁膜上に下層配線を形成して層間絶縁膜を成膜した状態を示す断面図である。
【図１４】図１３の状態から層間絶縁膜にフォトレジストを塗布してフォトリソグラフィー技術により開口させた状態を示す断面図である。
【図１５】図１４の状態からドライエッチングおよびフォトレジストの剥離によりビアホールをあけた状態を示す断面図である。
【図１６】図１５の状態からバリアメタルを形成した状態を示す断面図である。
【図１７】図１６の状態からビアをメタルで埋め込んだ状態を示す断面図である。
【図１８】ビア内以外の不要なメタルを除去後に上層配線を形成した状態を示す断面図である。
【図１９】半導体装置に目ズレが発生した場合の上層配線を除いた状態を示す平面図である。
【図２０】図１４の半導体装置に目ズレが発生したときのフォトリソグラフィー技術でフォトレジストを開口した状態を示す断面図である。
【図２１】下層配線が無いため目ズレによる踏み外し部が深くエッチングされて溝ができた状態を示す断面図である。
【図２２】エッチング時の生成物であるデポが取りきれず、デポ残りが生じたり、バリアメタルが底面、側壁にほとんどつかず、うまく形成できなかったりした状態を示す断面図である。
【図２３】図２２の状態からビアをメタルで埋め込んでビア内にボイドが生じた状態を示す断面図である。
【図２４】図２２の状態からバリアメタルが無い部分で下層配線とメタルとの高抵抗合金層が生じた状態を示す断面図である。
【図２５】図２３の状態から上層配線等が形成された状態を示す断面図である。
【図２６】図２４の状態から上層配線等が形成された状態を示す断面図である。
【発明を実施するための形態】
【００２３】
本発明の実施の一形態を図１ないし図７を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称および符号を使用して詳細な説明は省略する。
【００２４】
本実施の形態の半導体装置では、線形の配線４と、配線４上に配列されて形成されている複数のビア５ａ〜５ｃと、を有し、複数のビア５ａ〜５ｃの少なくとも一部が冗長ビア５ａ〜５ｃとして形成されており、ビア５ａ〜５ｃの少なくとも一部が配線３の中心線から変位した位置に形成されている。
【００２５】
なお、本実施の形態の半導体装置では、例えば、隣接する冗長ビア５ａ〜５ｃごとに中心点と配線４の中心線１との間隔と方向との少なくとも一方が相違している。なお、冗長ビア５の直径は配線４の線幅と同一以下である。
【００２６】
図１(ａ)は本発明によるビアの配置を示したレイアウト図、（ｂ）は中心線１による縦断側面図、である。なお、図示を簡単とするためにバリアメタル９は省略している。上下配線３，４の配置は従来と同様なのに対し、冗長ビア５は、その中心線２，２′を配線３の中心線１からＹ方向に数ｎｍ〜数十ｎｍずらして配置する。
【００２７】
このとき、ずれの無いビア５ａ、Ｙ−方向にずらしたビア５ｂ、Ｙ＋方向にずらしたビア５ｃのようにＹ方向−／＋両方向にずらして配置することで、フォトリソグラフィー時に−／＋いずれの目ズレが発生した場合でも、どれかのビア５は目ズレの影響が少なくパターニングすることが可能となる。また、本実施の形態の半導体装置では、配線幅および配線ピッチの変更は必要ないため、チップ面積の増大無しに、従来の課題を解消することができる。
【００２８】
なお、図２は本実施の形態の半導体装置で、ビア５の配置で目ズレが発生しなかった場合の上層配線３を除いた平面図である。また、図３は図２の状態でフォトリソグラフィー技術によりフォトレジスト８を層間絶縁膜７まで開口した時の断面図である。
【００２９】
図４は、このまま層間絶縁膜７をエッチングし、フォトレジスト８の剥離まで進んだ断面図である。目ズレが無いため、絶縁膜６に形成されているビア５ｂ、５ｃは、下層配線４から踏み外し、高抵抗ビアになる恐れがあるが、ビア５ａは踏み外していないため正常なビア５を形成できる。
【００３０】
図５は本実施の形態の半導体装置のビア５の配置でＹ＋方向に目ズレた場合の上層配線３を除いた平面図である。また、図６は図５の状態でフォトリソグラフィー技術によりフォトレジスト８を開口した時の断面図である。図７はこのまま絶縁膜６のエッチングおよびフォトレジスト８の剥離まで進んだ断面図である。
【００３１】
図８は本形態の半導体装置のビア５の配置でＹ−方向に目ズレた場合の上層配線３を除いた平面図である。また、図９は図８の状態でフォトリソグラフィー技術によりフォトレジスト８を層間絶縁膜７まで開口した時の断面図である。
【００３２】
図１０は、このまま層間絶縁膜７のエッチング、フォトレジスト８の剥離まで進んだ断面図である。Ｙ−方向に目ズレているため従来であれば全てのビア５が踏み外すところであるが、あらかじめＹ＋方向にずらして配置していたビア５ｃはＹ＋方向の目ズレにより下層配線４に対するズレが少なくなり踏み外しが少ないビアが形成できる。
【００３３】
以上のように、本実施の形態の半導体装置では、ビア５の形成時のフォトレジストパターニングの際に−／＋いずれの目ズレが発生した場合でも、どれかのビア５は目ズレの影響が少なくパターニングすることが可能となり、下層配線４から踏み外しの少ない正常なビア５を形成することができる。
【００３４】
詳細には、Ｙ＋方向に目ズレているため従来であれば全てのビアが踏み外すところであるが、あらかじめＹ−方向にずらして配置していたビア５ｂはＹ＋方向の目ズレにより下層配線に対するズレが少なくなり踏み外しが少ないビアが形成できる。
【００３５】
図１２の従来技術では、配線と冗長ビアが全て同一中心線上に配置されていた。しかし、本実施の形態の半導体装置では、図１(ａ)に示すように、例えば、ビア５の配置を配線３の同一中心線上から互い違いにずらして配置する。
【００３６】
これにより、フォトレジストパターニング時に配線３とビア５に目ズレが発生した場合でも、少なくとも冗長ビア５の一つは目ズレの影響が少なく形成できるので、複数のビア５ａ〜５ｃが全滅することを防止できる。
【００３７】
なお、ビア５の配置時のズレ幅は一定に固定化するのではなく、冗長ビア５の数に応じて、ズレ幅を個々に変えて配置してもよい。例えば、図１１に本発明の実施の第二の形態として例示する半導体装置では、ビア５の数が多く、五個並んだレイアウトとなっている。
【００３８】
この場合、Ｙ−／＋方向にそれぞれ数ｎｍ、数十ｎｍと二段階のズレ幅で配置することで、何れかのビア５が下層配線から踏み外さずに正常に形成できる率が増す。
【００３９】
なお、本発明は本実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、上記形態では配線が単純な直線状に形成されている場合のみ例示した。
【００４０】
しかし、配線が途中から直角などに曲折されていてもよく、曲線状に形成されていてもよい(ともに図示せず)。また、上述した実施の形態では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【００４１】
１    中心線
２，２´    中心線
３    上層配線
４    下層配線
５(５ａ-５ｃ)    (冗長)ビア
６    絶縁膜
７    層間絶縁膜
８    フォトレジスト
９    バリアメタル
１０    メタル
Ａ    踏み外し部
Ｂ    デポ残り
Ｃ    ボイド
Ｄ    高抵抗合金層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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