(57)【要約】【課題】  パストランジスタ間の空間確保が可能な不揮発性メモリ装置を提供する【解決手段】  不揮発性メモリ装置１００が備える行デコーダ１２０は、パストランジスタ部１２３＿Ｌ、１２３＿Ｒを含む。パストランジスタ部１２３＿Ｌ、１２３＿Ｒは、メモリブロック１１０の左右に配列される。ブロック選択信号ＢＬＫＷＬ１によって共通ゲートを形成するパストランジスタ端Ｐａｓｓ  ＴＲ  ０とパストランジスタ端Ｐａｓｓ  ＴＲ  ８とは、選択的に活性化される第１駆動信号ラインＳＩ１及び第２駆動信号ラインＳＩ２によって独立して駆動される。互に異なるブロック選択信号ＢＬＫＷＬによって駆動されるパストランジスタは、１つの活性領域の上に形成され得る。これにより、１つの活性領域の上に２つのパストランジスタを形成する場合、パストランジスタ部１２３＿Ｌ、１２３＿Ｒのチャンネル方向の大きさを減らすことができる。【選択図】  図３
2012221552.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリブロックと、
ブロック選択信号に応答して複数の駆動信号を前記複数のメモリブロックの中で選択されたメモリブロックへ伝達するパストランジスタ端と、
を備え、
前記パストランジスタ端は、１つのアクティブ領域に形成された１つの共通ドレーンと２つのソースとを含む高電圧トランジスタを含み、前記共通ドレーンへ伝達される前記複数の駆動信号のいずれか１つは、前記２つのソースを通じて互に異なるメモリブロックへ伝達されることを特徴とする不揮発性メモリ装置。
【請求項２】
前記複数の駆動信号は、前記選択されたメモリブロックのワードラインへ提供されるワードライン電圧、ストリング選択信号、及び接地選択信号の少なくとも１つを備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記高電圧トランジスタは、
前記アクティブ領域上に形成される第１ゲートラインと、
前記アクティブ領域上に前記第１ゲートラインと平行に形成され、前記第１ゲートラインとは電気的に分離されている第２ゲートラインと、
を備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記第１ゲートライン及び前記第２ゲートライン上に形成され、前記第１ゲートライン及び前記第２ゲートラインと直交する方向に前記複数の駆動信号のいずれか１つを伝達する駆動信号ラインをさらに備えることを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記駆動信号ラインは、
第１駆動信号を伝達する第１信号ラインと、
前記第１駆動信号とは電気的に分離されている第２駆動信号を伝達する第２信号ラインと、
を備え、
前記共通ドレーンに前記第１信号ライン及び前記第２信号ラインのいずれか１つが電気的に連結されることを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記２つのソースの一方と第１メモリブロックとを連結する第１配線と、
前記２つのソースの他方と第２メモリブロックとを連結する第２配線と、
をさらに備えることを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項７】
駆動信号ライン、前記第１配線及び前記第２配線は、メタルラインに形成されることを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記ブロック選択信号に応答して他の複数の駆動信号を選択された前記メモリブロックへ伝達する他のパストランジスタ端を備え、
前記他のパストランジスタ端は、１つのアクティブ領域に１つのドレーンと１つのソースとで構成される他の高電圧トランジスタを備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項９】
前記他のパストランジスタ端が選択するメモリブロックの隣接メモリブロックは、前記他のパストランジスタ端に連結される駆動信号ラインとは電気的に分離された他の駆動信号ラインから駆動信号が提供されることを特徴とする請求項８に記載の不揮発性メモリ装置。
【請求項１０】
第１メモリブロックと、
第２メモリブロックと、
ブロック選択信号に応答して前記第１メモリブロックと前記第２メモリブロックとのいずれか１つへ選択的にワードライン電圧を伝達する２つのパストランジスタと、
を備え、
前記２つのパストランジスタは、
１つのアクティブ領域上に互に平行に形成される第１ゲートライン及び第２ゲートラインと、
前記第１ゲートラインと前記第２ゲートラインとの間に形成され、前記ワードライン電圧が受信される共通ドレーンと、
第１ブロック選択信号に応答して前記共通ドレーンに入力された前記ワードライン電圧を前記第１メモリブロックに出力する第１ソースと、
第２ブロック選択信号に応答して前記共通ドレーンに入力された前記ワードライン電圧を前記第２メモリブロックへ出力する第２ソースと、
を備えることを特徴とする不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、具体的に不揮発性メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）はシリコン（Ｓｉ、ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅ、Ｇｅｒｍａｎｉｕｍ）、ガリウムヒ素（ＧａＡｓ、ｇａｌｌｉｕｍ  ａｒｓｅｎｉｄｅ）、リン化インジウム（ＩｎＰ、ｉｎｄｉｕｍ  ｐｈｏｓｐｉｄｅ）等のような半導体を利用して具現される記憶装置である。半導体メモリ装置は大きく揮発性メモリ装置（Ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）と不揮発性メモリ装置（Ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）とに区分される。
【０００３】
揮発性メモリ装置は電源供給が遮断されれば、格納されているデータが消滅されるメモリ装置である。揮発性メモリ装置にはＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）等がある。不揮発性メモリ装置は電源供給が遮断されても格納されているデータを維持するメモリ装置である。不揮発性メモリ装置にはＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、フラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  ＲＡＭ、登録商標）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ、登録商標）等がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許公開第１０−２００９−０１０８４５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、パストランジスタ間の空間確保が可能な不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の不揮発性メモリ装置は、複数のメモリブロック、及びブロック選択信号に応答して複数の駆動信号を複数のメモリブロックの中で選択されたメモリブロックへ伝達するパストランジスタ端を含み、パストランジスタ端は、１つのアクティブ領域に１つのドレーンと２つのソースとを包含するように形成される高電圧トランジスタを含み、共通ドレーンへ伝達される複数の駆動信号のいずれか１つは２つのソースを通じて互に異なるメモリブロックへ伝達される。
【０００７】
また、本発明の不揮発性メモリ装置は、第１メモリブロックと第２メモリブロック、及びブロック選択信号に応答して第１メモリブロックと第２メモリブロックとのいずれか１つへ選択的にワードライン電圧を伝達する２つのパストランジスタを含み、２つのパストランジスタは、１つのアクティブ領域の上部に平行に形成される第１ゲートライン及び第２ゲートライン、第１ゲートラインと第２ゲートラインとの間に形成され、ワードライン電圧を受信されるドレーン、第１ブロック選択信号に応答してドレーンに入力されたワードライン電圧を第１メモリブロックに出力する第１ソース、及び第２ブロック選択信号に応答してドレーンに入力されたワードライン電圧を第２メモリブロックに出力する第２ソースを含む。
【０００８】
また、本発明の不揮発性メモリ装置は、複数のメモリブロックを含むセルアレイ、複数のメモリブロックの各々に対応し、ブロック選択信号に応答して選択されたメモリブロックに複数のメモリブロックに駆動信号を伝達するパストランジスタ端、ブロックアドレスに応答してブロック選択信号をパストランジスタ端へ提供する高電圧デコーダ、及び選択されたメモリブロックへ駆動信号を伝達し、選択されたメモリブロックの位置にしたがって第１駆動信号ライン又は第２駆動信号ラインの中でいずれか１つを経由して駆動信号を伝達する駆動信号デコーダを含み、パストランジスタ端は１つのドレーンと２つのソースとが１つのアクティブ領域に形成された高電圧トランジスタを含む。
【発明の効果】
【０００９】
本発明の不揮発性メモリ装置は、ワードライン電圧を伝達するパストランジスタの面積を減少させ得るので、パストランジスタらの間の空間の確保が可能である。そして、本発明の不揮発性メモリ装置は、チップ面積の縮小の際にもパストランジスタ間の干渉を減少させ得る。したがって、本発明の実施形態によれば、工程の微細化に柔軟に対処できるパストランジスタのレイアウト構造が提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態による不揮発性メモリ装置のブロック図である。
【図２】図１のメモリセルアレイを示すブロック図である。
【図３】図１の行デコーダの構成を概略的に示すブロック図である。
【図４】図３の一部分を示す図面である。
【図５】図４の一側に位置するパストランジスタのレイアウト構造を示す図面である。
【図６】図５の切断線（Ｉ−ＩＩ）に沿う断面を示す断面図である。
【図７】図４の他側に位置するパストランジスタのレイアウト構造を示す図面である。
【図８】図３のその他の部分を示す図面である。
【図９】図８の一側に位置するパストランジスタのレイアウト構造を示す図面である。
【図１０】図８の他側に位置するパストランジスタのレイアウト構造を示す図面である。
【図１１】本発明の長所を簡略に示す図面である。
【図１２】メモリセルアレイの一実施形態を示す図面である。
【図１３】メモリセルアレイの他の実施形態を示す図面である。
【図１４】本発明の実施形態によるソリッドステートドライブを示すブロック図である。
【図１５】本発明の実施形態によるメモリシステムを示すブロック図である。
【図１６】本発明の実施形態によるメモリカードを示すブロック図である。
【図１７】本発明の実施形態によるコンピューティングシステムを示すブロック図である。
【発明を実施するための形態】
【００１１】
以下で、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、図面を参照して説明する。同一な構成要素は同一な参照番号を利用して引用される。類似な構成要素は類似な参照番号を利用して引用される。
【００１２】
図１は本発明の実施形態による不揮発性メモリ装置１００を示すブロック図である。図１を参照すれば、不揮発性メモリ装置１００はセルアレイ１１０、行デコーダ１２０、ページバッファ１３０、入出力バッファ１４０、制御ロジック１５０、及び電圧発生器１６０を含む。
【００１３】
セルアレイ１１０は複数のワードラインＷＬ又は複数の選択ラインＳＳＬ、ＧＳＬを通じて行デコーダ１２０に連結される。セルアレイ１１０は複数のビットラインＢＬを通じてページバッファ１３０に連結される。セルアレイ１１０は複数のＮＡＮＤ形セルストリング（ＮＡＮＤ  Ｃｅｌｌ  Ｓｔｒｉｎｇｓ）を含む。各々のセルストリングは垂直又は水平方向にチャンネルを形成できる。セルアレイ１１０には複数のワードラインが垂直方向に積層され得る。各々のワードラインはセルストリングに含まれるメモリセルの制御ゲートを構成する。この場合、メモリセルのチャンネルは垂直方向に（例えば、セルストリングと平行になるように）形成され得る。
【００１４】
セルアレイ１１０は複数のメモリブロックＭＢ０〜ＭＢｎ−１（ｎは自然数）を含む。複数のメモリブロックＭＢ０〜ＭＢｎ−１の各々は消去単位に該当され得る。複数のメモリブロックは複数のセルストリング（Ｃｅｌｌ  Ｓｔｒｉｎｇ）から構成される。セルストリング（Ｃｅｌｌ  Ｓｔｒｉｎｇ）は直列に連結されるメモリセルの単位である。いずれか１つのセルストリングに含まれるメモリセルは同一な選択トランジスタによって選択される。
【００１５】
行デコーダ１２０は行アドレス（Ｒｏｗ  Ａｄｄｒｅｓｓ）に応答してセルアレイ１１０のメモリブロックの中でいずれか１つを選択することができる。そして、行デコーダ１２０は選択されたメモリブロックのワードラインの中でいずれか１つを選択することができる。行デコーダ１２０は選択されたメモリブロックのワードラインや、選択ラインＳＳＬ、ＧＳＬへ電圧発生器１６０からの電圧を伝達する。特に、選択されたメモリブロックのワードラインへは高電圧が提供されなければならない。したがって、高電圧を伝達するために行デコーダ１２０は高電圧トランジスタから構成されるパストランジスタを含む。
【００１６】
本発明の行デコーダ１２０は上述したパストランジスタの配列構造及びレイアウト構造を再構成して占有面積を縮小できる。そして、互に異なるブロックワードラインＢＬＫＷＬに連結されるパストランジスタ間の間隔確保を容易にしてブロックワードラインＢＬＫＷＬ又はパストランジスタの間の干渉を遮断することができる。
【００１７】
ページバッファ１３０は動作モードにしたがって書込みドライバー又は感知増幅器として動作する。プログラム動作の時、ページバッファ１３０はセルストリングが垂直構造に形成されるセルアレイ１１０のビットラインにプログラムされるデータに対応する電圧を伝達する。読出し動作の時、ページバッファ１３０は選択されたメモリセルに格納されたデータをビットラインを通じて感知して入出力バッファ１４０へ伝達する。
【００１８】
入出力バッファ１４０は受信されるデータをページバッファ１３０へ伝達するか、或いはページバッファ１３０から提供されるデータを外部へ出力する。入出力バッファ１４０は入力されるアドレス又は命令語を制御ロジック１５０や行デコーダ１２０へ伝達する。
【００１９】
制御ロジック１５０は入出力バッファ１４０から伝達される命令語に応答してプログラム、読出し、及び消去動作等を実行するための制御動作を遂行する。制御ロジック１５０は読出し動作の時、選択読出し電圧Ｖｒｄと非選択読出し電圧Ｖｒｅａｄ、及び選択ライン電圧ＶＳＳＬ、ＶＧＳＬを生成するように電圧発生器１７０を制御する。また、制御ロジック１５０はビットラインＢＬを通じてデータを感知するようにページバッファ１３０を制御する。
【００２０】
電圧発生器１６０は制御ロジック１５０の制御にしたがって各々のワードラインへ供給される多様な種類のワードライン電圧と、メモリセルが形成されたバルク（例えば、ウェル領域）へ供給される電圧を発生する。各々のワードラインへ供給されるワードライン電圧としてはプログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、選択及び非選択読出し電圧Ｖｒｄ、Ｖｒｅａｄ等がある。電圧発生器１６０は読出し動作及びプログラム動作の時に選択ラインＳＳＬ、ＧＳＬへ提供される選択ライン電圧ＶＳＳＬ、ＶＧＳＬを生成することができる。
【００２１】
上述した不揮発性メモリ装置１００の行デコーダ１２０によれば、高電圧で印加されるブロック選択信号ＢＬＫＷＬｓの間の干渉を遮断することができる。そして、本発明の行デコーダ１２０構造によれば、ブロック選択信号ＢＬＫＷＬｓによって駆動されるパストランジスタの占有面積を減らし得る。
【００２２】
図２は、図１のセルアレイ１１０をさらに具体的に示すブロック図である。図２を参照すれば、セルアレイ１１０は複数のメモリブロック１１１、１１２、１１３を含む。メモリブロックの各々は複数のＮＡＮＤセルストリング（ＮＡＮＤ  Ｃｅｌｌ  Ｓｔｒｉｎｇｓ）を包含できる。１つのＮＡＮＤセルストリングはビットラインＢＬ、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、複数のワードラインＷＬ、及び共通ソースラインＣＳＬに連結される。即ち、各メモリブロックは複数のビットラインＢＬ、複数のストリング選択ラインＳＳＬ、複数の接地選択ラインＧＳＬ、複数のワードラインＷＬ、及び共通ソースラインＣＳＬに連結される。
【００２３】
各々のメモリブロック１１１、１１２、１１３は、選択ラインＳＳＬ、ＧＳＬと複数のワードラインＷＬ０〜ＷＬ６３とに連結される。選択ラインＳＳＬ、ＧＳＬへは選択信号ＳＳ、ＧＳが伝達される。ストリング選択ラインＳＳＬへはストリング選択信号ＳＳが伝達される。そして、ストリング選択信号ＳＳのレベルによってストリング選択トランジスタＳＳＴがターンオンされるか、或いはターンオフされる。接地選択ラインＧＳＬへは接地選択信号ＧＳが伝達される。接地選択信号ＧＳのレベルによって接地選択トランジスタＧＳＴがスイッチングされる。
【００２４】
ワードラインＷＬ０〜ＷＬ６３には電圧発生器１６０で生成されたワードライン電圧ＶＷＬが伝達される。ワードライン電圧ＶＷＬにはプログラム電圧Ｖｐｇｍ、非選択読出し電圧Ｖｒｅａｄ、読出し電圧Ｖｒｄ、パス電圧Ｖｐａｓｓ、及び検証電圧Ｖｆｙ等が包含され得る。非選択読出し電圧Ｖｒｅａｄは読出し動作の時非選択されたワードラインへ提供される電圧を意味する。読出し電圧Ｖｒｄは読出し動作の時、選択されたワードラインへ提供される電圧を意味する。
【００２５】
プログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、又は非選択読出し電圧Ｖｒｅａｄ等は相対的に高電圧に該当する。したがって、先に説明した行デコーダ１２０には高電圧を伝達できるスイッチング素子を具備するようになる。即ち、行デコーダ１２０には高電圧を耐えられるパストランジスタ端（Ｐａｓｓ  Ｔｒａｎｓｉｓｔｏｒ  Ａｒｒａｙ）が包含される。
【００２６】
パストランジスタを構成する高電圧トランジスタのチャンネルは高電圧を耐えられるように、即ち、ソース及びドレーンの間のパンチスルを防止するように、低電圧トランジスタのチャンネルより長く形成されなければならない。また、高電圧トランジスタのゲート酸化膜は高電圧に耐えられるように、即ち、ゲートとドレーン／ソースの間の高い電位差を耐えられるように、低電圧トランジスタのゲート酸化膜より厚く形成されなければならない。言い換えれば、高電圧トランジスタは低電圧トランジスタよりさらに広いチップ面積を必要とする。
【００２７】
このような理由で、工程微細化を通じてメモリセルのサイズが減少されても、相対的に高電圧を提供するためのパストランジスタのサイズ縮小は容易でない実情がある。本発明は、パストランジスタのレイアウト変化を通じてパストランジスタの間の空間確保が可能し、究極的にはパストランジスタの占有面積を減らすことができる技術を提供する。
【００２８】
図３は本発明の実施形態による行デコーダ１２０をさらに具体的に示すブロック図である。図３を参照すれば、行デコーダ１２０は例示的に１６つのメモリブロックＭＢ０〜ＭＢ１５を駆動するための構造に図示された。行デコーダ１２０は、ＳＩデコーダ１２１、ブロックデコーダ部１２２＿Ｌ、１２２＿Ｒ、及びパストランジスタ部１２３＿Ｌ、１２３＿Ｒを含む。
【００２９】
ＳＩデコーダ１２１は入力されるブロックアドレスがメモリブロックＭＢ０乃至メモリブロックＭＢ７に対応する場合、第１駆動信号ラインＳＩ１へ選択信号及びワードライン電圧（以下、「駆動信号」という）を出力する。反面、ＳＩデコーダ１２１は入力されるブロックアドレスがメモリブロックＭＢ８乃至メモリブロックＭＢ１５に対応する場合、第２駆動信号ラインＳＩ２へ選択信号及びワードライン電圧を出力する。
【００３０】
ブロックデコーダ部１２２＿Ｌ、１２２＿Ｒは、図示しないブロックアドレスに応答して複数のブロック選択信号ＢＬＫＷＬ１〜ＢＬＫＷＬ８の中でいずれか１つを活性化する。活性化されたブロック選択信号によってパストランジスタ部１２３＿Ｌ、１２３＿Ｒに含まれるいずれか１つのパストランジスタ端が活性化される。ブロックデコーダ部１２２＿Ｌ、１２２＿Ｒはメモリブロックの左側に位置する第１ブロックデコーダ部１２２＿Ｌとメモリブロックのブロック位置する第２ブロックデコーダ部１２２＿Ｒとを含む。
【００３１】
第１ブロックデコーダ部１２２＿Ｌは、メモリブロック１１０の左側に位置する第１パストランジスタ部１２３＿Ｌを制御する。第１ブロックデコーダ部１２２＿Ｌは第１乃至第４高電圧デコーダ１２２＿１〜１２２＿４を含む。第１高電圧デコーダ１２２＿１はブロックアドレスに応答してブロック選択信号ＢＬＫＷＬ１を活性化する。ブロック選択信号ＢＬＫＷＬ１は互に離隔されたパストランジスタ端（Ｐａｓｓ  ＴＲ  ０）とパストランジスタ端（Ｐａｓｓ  ＴＲ  ８）とへ同時に伝達される。即ち、パストランジスタ端（Ｐａｓｓ  ＴＲ  ０）とパストランジスタ端（Ｐａｓｓ  ＴＲ  ８）とに含まれる複数の高電圧トランジスタは第１高電圧デコーダ１２２＿１によって制御される。
【００３２】
第２高電圧デコーダ１２２＿２はブロックアドレスに応答してブロック選択信号ＢＬＫＷＬ２を活性化する。ブロック選択信号ＢＬＫＷＬ２は互に離隔されたパストランジスタ端（Ｐａｓｓ  ＴＲ  ３）とパストランジスタ端（Ｐａｓｓ  ＴＲ  １１）とへ同時に伝達される。即ち、パストランジスタ端（Ｐａｓｓ  ＴＲ  ３）とパストランジスタ端（Ｐａｓｓ  ＴＲ  １１）に含まれる複数の高電圧トランジスタは第２高電圧デコーダ１２２＿２によって制御される。
【００３３】
第３高電圧デコーダ１２２＿３は、ブロックアドレスに応答してブロック選択信号ＢＬＫＷＬ３を活性化する。ブロック選択信号ＢＬＫＷＬ３は互に離隔されたパストランジスタ端（Ｐａｓｓ  ＴＲ  ４）とパストランジスタ端（Ｐａｓｓ  ＴＲ  １２）とへ同時に伝達される。即ち、パストランジスタ端（Ｐａｓｓ  ＴＲ  ４）とパストランジスタ端（Ｐａｓｓ  ＴＲ  １２）に含まれる複数の高電圧トランジスタは第３高電圧デコーダ１２２＿３によって制御される。
【００３４】
第４高電圧デコーダ１２２＿４は、ブロックアドレスに応答してブロック選択信号ＢＬＫＷＬ４を活性化する。ブロック選択信号ＢＬＫＷＬ４は互に離隔されたパストランジスタ端（Ｐａｓｓ  ＴＲ  ７）とパストランジスタ端（Ｐａｓｓ  ＴＲ  １５）とへ同時に伝達される。即ち、パストランジスタ端（Ｐａｓｓ  ＴＲ  ７）とパストランジスタ端（Ｐａｓｓ  ＴＲ  １５）に含まれる複数の高電圧トランジスタは第４高電圧デコーダ１２２＿４によって制御される。
【００３５】
第２ブロックデコーダ部１２２＿Ｒは、メモリブロック１１０の右側に位置する第２パストランジスタ部１２３＿Ｒを制御する。第２ブロックデコーダ部１２２＿Ｒは第５乃至第８高電圧デコーダ１２２＿５〜１２２＿８を含む。第５高電圧デコーダ１２２＿５はブロックアドレスに応答してブロック選択信号ＢＬＫＷＬ５を活性化する。ブロック選択信号ＢＬＫＷＬ５は互に離隔されたパストランジスタ端（Ｐａｓｓ  ＴＲ  １）とパストランジスタ端（Ｐａｓｓ  ＴＲ  ９とへ同時に伝達される。即ち、パストランジスタ端（Ｐａｓｓ  ＴＲ  １）とパストランジスタ端（Ｐａｓｓ  ＴＲ  ９）に含まれる複数の高電圧トランジスタは第５高電圧デコーダ１２２＿５によって制御される。
【００３６】
第６高電圧デコーダ１２２＿６は、ブロックアドレスに応答してブロック選択信号ＢＬＫＷＬ６を活性化する。ブロック選択信号ＢＬＫＷＬ６は互に離隔されたパストランジスタ端（Ｐａｓｓ  ＴＲ  ２）とパストランジスタ端（Ｐａｓｓ  ＴＲ  １０）とへ同時に伝達される。即ち、パストランジスタ端（Ｐａｓｓ  ＴＲ  ２）とパストランジスタ端（Ｐａｓｓ  ＴＲ  １０）に含まれる複数の高電圧トランジスタのゲートは第６高電圧デコーダ１２２＿６によって共有される。
【００３７】
第７高電圧デコーダ１２２＿７は、ブロックアドレスに応答してブロック選択信号ＢＬＫＷＬ７を活性化する。ブロック選択信号ＢＬＫＷＬ７は、互に離隔されたパストランジスタ端（Ｐａｓｓ  ＴＲ  ５）とパストランジスタ端（Ｐａｓｓ  ＴＲ  １３）とへ同時に伝達される。即ち、パストランジスタ端（Ｐａｓｓ  ＴＲ  ５）とパストランジスタ端（Ｐａｓｓ  ＴＲ  １３）に含まれる複数の高電圧トランジスタのゲートは第７高電圧デコーダ１２２＿７によって共有される。
【００３８】
第８高電圧デコーダ１２２＿８は、ブロックアドレスに応答してブロック選択信号ＢＬＫＷＬ８を活性化する。ブロック選択信号ＢＬＫＷＬ８は互に離隔されたパストランジスタ端（Ｐａｓｓ  ＴＲ  ６）とパストランジスタ端（Ｐａｓｓ  ＴＲ  １４）とへ同時に伝達される。即ち、パストランジスタ端（Ｐａｓｓ  ＴＲ  ６）とパストランジスタ端（Ｐａｓｓ  ＴＲ  １４）に含まれる複数の高電圧トランジスタのゲートは第８高電圧デコーダ１２２＿８によって共有される。
【００３９】
パストランジスタ部１２３＿Ｌ、１２３＿Ｒは、メモリブロック１１０の左側及び右側に配列される。メモリブロック１１０の左側に形成される第１パストランジスタ部１２３＿Ｌは第１駆動信号ラインＳＩ１を共有するパストランジスタ端（Ｐａｓｓ  ＴＲ  ０、Ｐａｓｓ  ＴＲ  ３、Ｐａｓｓ  ＴＲ  ４、Ｐａｓｓ  ＴＲ  ７）を含む。そして、第１パストランジスタ部１２３＿Ｌは第２駆動信号ラインＳＩ２を共有するパストランジスタ端（Ｐａｓｓ  ＴＲ  ８、Ｐａｓｓ  ＴＲ  １１、Ｐａｓｓ  ＴＲ  １２、Ｐａｓｓ  ＴＲ  １５）を含む。
【００４０】
ブロック選択信号ＢＬＫＷＬ１によって共通ゲートを形成するパストランジスタ端（Ｐａｓｓ  ＴＲ  ０）とパストランジスタ端（Ｐａｓｓ  ＴＲ  ８）とは選択的に活性化される第１駆動信号ラインＳＩ１及び第２駆動信号ラインＳＩ２によって独立的に駆動され得る。即ち、ブロック選択信号ＢＬＫＷＬ１が活性化され、第１駆動信号ラインＳＩ１が活性化されれば、パストランジスタ端（Ｐａｓｓ  ＴＲ  ０）は第１駆動信号ラインＳＩ１へ提供される駆動信号をメモリブロックＭＢ０へ伝達する。第１駆動信号ラインＳＩ１と駆動信号ラインＳＩ２とは互に排他的に活性化又は非活性化される。したがって、ブロック選択信号ＢＬＫＷＬ１が共有されても、メモリブロックＭＢ０、ＭＢ８の中でいずれか１つのみが選択され得る。このようなブロック選択構造は第２パストランジスタ部１２３＿Ｒにも同様に適用され得る。
【００４１】
上述した構造のパストランジスタ部１２３＿Ｌ、１２３＿Ｒによれば、互に異なるブロック選択信号ＢＬＫＷＬによって駆動されるパストランジスタが１つの活性領域の上に形成され得る。したがって、１つの活性領域の上に２つのパストランジスタを形成する場合、パストランジスタ部１２３＿Ｌ、１２３＿Ｒのチャンネル方向の大きさを減らし得る。チャンネル方向の大きさを減らすことによって、複数のブロック選択信号ＢＬＫＷＬｓの相互間の距離の確保も可能である。
【００４２】
図４は、図３のメモリブロックＭＢ０〜ＭＢ３を選択するための第１乃至第２駆動ラインＳＩ１、ＳＩ２及びパストランジスタ端の連結関係を示す回路図である。図４を参照すれば、複数のパストランジスタ端２１０、２２０、２３０、２４０によって第１駆動信号ＳＩ１はメモリブロックＭＢ０〜ＭＢ３へ伝達され得る。より詳細に説明すれば、次の通りである。
【００４３】
メモリブロックＭＢ０を選択する場合、ブロック選択ラインＢＬＫＷＬ１が活性化される。そうすると、パストランジスタ端２１０に含まれる全てのパストランジスタがターンオンされる。この時、第１駆動信号ラインＳＩ１を通じて伝達される駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３がメモリブロックＭＢ０へ伝達される。駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３はメモリブロックＭＢ０の各選択トランジスタＳＳＴ、ＧＳＴとメモリセルのゲートとへ提供される。
【００４４】
メモリブロックＭＢ３を選択する場合、ブロック選択ラインＢＬＫＷＬ２が活性化される。そうすると、パストランジスタ端２２０に含まれる全てのパストランジスタがターンオンされる。この時、第１駆動信号ラインＳＩ１を通じて伝達される駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３がメモリブロックＭＢ３へ伝達される。駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３はメモリブロックＭＢ０の各選択トランジスタＳＳＴ、ＧＳＴとメモリセルのゲートとへ提供される。
【００４５】
メモリブロックＭＢ１を選択する場合、ブロック選択ラインＢＬＫＷＬ５が活性化される。そうすると、メモリブロックＭＢ０、ＭＢ１の右側に位置するパストランジスタ端２３０の全てのパストランジスタがターンオンされる。この時、第１駆動信号ラインＳＩ１を通じて伝達される駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３がメモリブロックＭＢ１へ伝達される。駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３はメモリブロックＭＢ１の各選択トランジスタＳＳＴ、ＧＳＴとメモリセルのゲートとへ提供される。
【００４６】
メモリブロックＭＢ２を選択する場合、ブロック選択ラインＢＬＫＷＬ６が活性化される。そうすると、メモリブロックＭＢ２、ＭＢ３の右側に位置するパストランジスタ端２４０に含まれる全てのパストランジスタがターンオンされる。この時、第１駆動信号ラインＳＩ１を通じて伝達される駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３がメモリブロックＭＢ２へ伝達される。駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３はメモリブロックＭＢ２の各選択トランジスタＳＳＴ、ＧＳＴとメモリセルのゲートとへ提供される。
【００４７】
ここで、パストランジスタ端２１０、２２０は、メモリブロックＭＢ０、ＭＢ１の左側に、パストランジスタ端２３０、２４０はメモリブロックＭＢ２、ＭＢ３の右側に形成される。パストランジスタが占有するチップ面積はメモリブロックが占有する面積に比べて相対的に大きい。したがって、相対的に少ない面積を占有するメモリブロックの各々に対するパストランジスタ端を提供するためにメモリブロックの両側に形成することは不可避である。
【００４８】
本発明のパストランジスタ端２１０、２２０、２３０、２４０は１つの活性領域に互に異なるメモリブロックに対応する少なくとも２つのパストランジスタを形成できる。したがって、パストランジスタを形成するために要求されるチャンネルの長さを相対的に減らし得る。このような技術的な特徴は後述する図面で詳細に説明される。
【００４９】
図５は、図４のパストランジスタ端２１０、２２０のレイアウトパターンを示す図面である。図５を参照すれば、メモリブロックＭＢ０とメモリブロックＭＢ１との左側にはメモリブロックＭＢ０を選択するためのパストランジスタ端２１０が形成される。また、メモリブロックＭＢ２とメモリブロックＭＢ３との左側にはメモリブロックＭＢ３を選択するためのパストランジスタ端２２０が形成される。
【００５０】
パストランジスタ端２１０は、２つのメモリブロックＭＢ０、ＭＢ１の左側の高電圧領域に形成される。パストランジスタ端２１０は位置にしたがって２つのグループのパストランジスタ２１０ａ、２１０ｂで構成される。即ち、ｙ−方向の下側に位置するパストランジスタ２１０ａと、ｙ−方向の上側に位置するパストランジスタ２１０ｂとで構成され得る。ｙ−方向の下側に位置するパストランジスタ２１０ａは第１駆動信号ラインＳＩ１へ伝達される接地選択信号ＧＳとワードライン駆動信号Ｓ０〜Ｓ３１をメモリブロックＭＢ０へ伝達する。ｙ−方向の上側に位置するパストランジスタ２１０ｂは第１駆動信号ラインＳＩ１へ伝達されるストリング選択信号ＳＳとワードライン駆動信号Ｓ３２〜Ｓ６３とをメモリブロックＭＢ０へ伝達する。
【００５１】
パストランジスタ端２１０においてｙ−方向の下側に位置する複数のパストランジスタ２１０ａは、位置の問題のために１つのアクティブ領域に１つの高電圧トランジスタを形成される。しかし、ｙ−方向の上側に位置するパストランジスタ２１０ｂはパストランジスタ２１０ａと異なる形態に形成される。即ち、ｙ−方向の上側に位置するパストランジスタ２１０ｂの各々は１つのアクティブ領域に形成された２つの高電圧トランジスタの中でいずれか１つである。
【００５２】
パストランジスタ２１０ａの各々は、１つのアクティブ領域に１つの高電圧トランジスタで形成される。パストランジスタ２１０ａは１つのアクティブ領域に１つのドレーンＤ及び１つのソースＳを有するように形成される。接地選択信号ＧＳとワードライン駆動信号Ｓ０〜Ｓ３１とをメモリブロックＭＢ０へ伝達する高電圧トランジスタ２１０ａを形成するためにはｘ−方向に順次的に形成される複数のアクティブ領域ＡＣＴ１０〜ＡＣＴ１３が形成される。そして、複数のアクティブ領域ＡＣＴ１０〜ＡＣＴ１３の上部にｘ−方向に１つのゲートライン２１１ａが形成される。そして、ゲートライン２１１ａの上部にはメタルラインに形成される駆動信号ラインＳＩ１、ＳＩ２がｙ−方向に形成される。
【００５３】
アクティブ領域ＡＣＴ１０のドレーン端Ｄには、第１駆動信号ラインＳＩ１の接地選択ライン（ＧＳ  ｌｉｎｅ）がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ１０のソース端Ｓには接地選択信号ＧＳをメモリブロックＭＢ０へ伝達するためのその他のメタルラインが接続される。このようにして、接地選択信号ＧＳを伝達する高電圧トランジスタが構成される。
【００５４】
アクティブ領域ＡＣＴ１１のドレーン端Ｄには、第１駆動信号ラインＳＩ１の駆動信号（Ｓ０  ｌｉｎｅ）がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ１１のソース端Ｓには駆動信号Ｓ０をメモリブロックＭＢ０へ伝達するためのその他のメタルラインが接続される。このようにして、駆動信号Ｓ０を伝達する高電圧トランジスタが構成される。
【００５５】
アクティブ領域ＡＣＴ１２のドレーン端Ｄには、第１駆動信号ラインＳＩ１に含まれる駆動信号ライン（Ｓ１  ｌｉｎｅ）がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ１２のソース端Ｓには駆動信号Ｓ１をメモリブロックＭＢ０へ伝達するためのその他のメタルラインが接続される。このようにして、駆動信号Ｓ１を伝達する高電圧トランジスタが構成される。
【００５６】
そして、パストランジスタ２１０ａの中で最も左側に形成されるアクティブ領域ＡＣＴ１３のドレーン端Ｄには第１駆動信号ラインＳＩ１の駆動信号ライン（Ｓ３１  ｌｉｎｅ）がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ１３のソース端Ｓには駆動信号Ｓ３１をメモリブロックＭＢ０へ伝達するためのその他のメタルラインが接続される。このようにして、駆動信号Ｓ３１を伝達する高電圧トランジスタが構成される。以上の連結関係はパストランジスタ端２１０ａに含まれる残りのパストランジスタにも同様に適用される。
【００５７】
反面、パストランジスタ２１０ｂの各々は１つのアクティブ領域に形成される２つの高電圧トランジスタの中で１つへ提供される。即ち、１つのアクティブ領域に１つのドレーンＤ及び２つのソースＳを含む形式に高電圧トランジスタが形成され得る。各々のアクティブ領域ＡＣＴ２０〜ＡＣＴ２３にはメモリブロックＭＢ０へストリング選択信号ＳＳとワードライン駆動信号Ｓ３２〜Ｓ６３とを伝達するための高電圧トランジスタが形成され得る。また、各々のアクティブ領域ＡＣＴ２０〜ＡＣＴ２３にはメモリブロックＭＢ３へストリング選択信号ＳＳとワードライン駆動信号Ｓ３２〜Ｓ６３とを伝達するための高電圧トランジスタが包含され得る。
【００５８】
アクティブ領域ＡＣＴ２０の上部には、パストランジスタ２１０ｂの共通ゲートライン２１１ｂとパストランジスタ２２０ａの共通ゲートライン２２１ａとがｘ−方向に平行に形成される。そして、共通ゲートライン２１１ｂ、２２１ａの上部には第１駆動信号ラインＳＩ１及び第２駆動信号ラインＳＩ２がｙ−方向に平行に形成される。アクティブ領域ＡＣＴ２０の中心部に対応するドレーン端Ｄには第１駆動信号ラインＳＩ１のストリング選択ライン（ＳＳ  ｌｉｎｅ）がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ２０の下側ソース端Ｓにはストリング選択信号ＳＳをメモリブロックＭＢ０へ伝達するためのその他のメタルラインが接続される。アクティブ領域ＡＣＴ２０の上側ソース端Ｓにはストリング選択信号ＳＳをメモリブロックＭＢ３へ伝達するためのその他のメタルラインが接続される。このようにして、１つのアクティブ領域ＡＣＴ２０の上部にストリング選択信号ＳＳを伝達する２つのパストランジスタが形成される。
【００５９】
アクティブ領域ＡＣＴ２１の上部にはパストランジスタ２１０ｂの共通ゲートライン２１１ｂとパストランジスタ２２０ａの共通ゲートライン２２１ａとがｘ−方向に平行に形成される。そして、共通ゲートライン２１１ｂ、２２１ａの上部には第１駆動信号ラインＳＩ１及び第２駆動信号ラインＳＩ２がｙ−方向に平行に形成される。アクティブ領域ＡＣＴ２１の中心部に対応するドレーン端Ｄには第１駆動信号ラインＳＩ１の駆動信号ライン（Ｓ６３  ｌｉｎｅ）がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ２１の下側ソース端Ｓには駆動信号Ｓ６３をメモリブロックＭＢ０へ伝達するためのその他のメタルラインが接続される。アクティブ領域ＡＣＴ２１の上側ソース端Ｓには駆動信号Ｓ６３をメモリブロックＭＢ３へ伝達するためのその他のメタルラインが接続される。このようにして、１つのアクティブ領域ＡＣＴ２１に駆動信号Ｓ６３を各々の他のメモリブロックＭＢ０、ＭＢ３へ伝達する２つのパストランジスタが形成される。
【００６０】
アクティブ領域ＡＣＴ２２の上部には、パストランジスタ２１０ｂの共通ゲートライン２１１ｂとパストランジスタ２２０ａの共通ゲートライン２２１ａとがｘ−方向に平行に形成される。そして、共通ゲートライン２１１ｂ、２２１ａの上部には第１駆動信号ラインＳＩ１及び第２駆動信号ラインＳＩ２がｙ−方向に平行に形成される。アクティブ領域ＡＣＴ２２の中心部に対応するドレーン端Ｄには第１駆動信号ラインＳＩ１の駆動信号ライン（Ｓ６２  ｌｉｎｅ）がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ２２の下側ソース端Ｓには駆動信号Ｓ６２をメモリブロックＭＢ０へ伝達するためのその他のメタルラインが接続される。アクティブ領域ＡＣＴ２２の上側ソース端Ｓには駆動信号Ｓ６２をメモリブロックＭＢ３へ伝達するためのその他のメタルラインが接続される。このようにして、１つのアクティブ領域ＡＣＴ２２に駆動信号Ｓ６２を各々の他のメモリブロックＭＢ０、ＭＢ３へ伝達する２つのパストランジスタが形成される。
【００６１】
最も左側のアクティブ領域ＡＣＴ２３の中心部に対応するドレーン端Ｄには第１駆動信号ラインＳＩ１の駆動信号ライン（Ｓ３２  ｌｉｎｅ）がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ２３の下側ソース端Ｓには駆動信号Ｓ３２をメモリブロックＭＢ０へ伝達するためのその他のメタルラインが接続される。アクティブ領域ＡＣＴ２３の上側ソース端Ｓには駆動信号Ｓ３２をメモリブロックＭＢ３へ伝達するためのその他のメタルラインが接続される。このようにして、１つのアクティブ領域ＡＣＴ２３に駆動信号Ｓ３２を各々の他のメモリブロックＭＢ０、ＭＢ３へ伝達する２つのパストランジスタが形成され得る。
【００６２】
上述した方式に２つのメモリブロックに対応する幅Ｄに１つのパストランジスタ端２１０が形成され得る。このとき、図示しないが、ゲートライン２１１ａ、２１１ｂはブロック選択信号ＢＬＫＷＬ１を同様に提供されるように電気的に連結されなければならない。もし、ブロック選択信号ＢＬＫＷＬ１が活性化されれば、アクティブ領域にチャンネルが形成され、パストランジスタ２１０ａ、２１０ｂはターンオンされる。
【００６３】
さらに、パストランジスタ端２２０を構成するパストランジスタ２２０ｂの各々は１つのアクティブ領域に形成される２つの高電圧トランジスタの中で１つに提供される。即ち、１つのアクティブ領域に１つのドレーンＤ及び２つのソースＳを含む形式に高電圧トランジスタが形成され得る。各々のアクティブ領域ＡＣＴ３０〜ＡＣＴ３３にはメモリブロックＭＢ３へ接地選択信号ＧＳとワードライン駆動信号Ｓ０〜Ｓ３１とを伝達するための高電圧トランジスタが形成され得る。また、各々のアクティブ領域ＡＣＴ３０〜ＡＣＴ３３にはメモリブロックＭＢ４へ接地選択信号ＧＳとワードライン駆動信号Ｓ０〜Ｓ３１を伝達するための高電圧トランジスタが形成され得る。
【００６４】
アクティブ領域ＡＣＴ３０の上部には、パストランジスタ２２０ｂの共通ゲートライン２２１ｂとパストランジスタ２３０ａの共通ゲートライン２３１ａとがｘ−方向に平行に形成される。そして、共通ゲートライン２２１ｂ、２３１ａの上部には第１駆動信号ラインＳＩ１及び第２駆動信号ラインＳＩ２がｙ−方向に平行に形成される。アクティブ領域ＡＣＴ３０の中心部に対応するドレーン端Ｄには第１駆動信号ラインＳＩ１の接地選択ライン（ＧＳ  ｌｉｎｅ）がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ３０の下側ソース端Ｓには接地選択信号ＧＳをメモリブロックＭＢ３へ伝達するためのその他のメタルラインが接続される。アクティブ領域ＡＣＴ３０の上側ソース端Ｓには接地選択信号ＧＳをメモリブロックＭＢ４へ伝達するためのその他のメタルラインが接続される。このようにして、１つのアクティブ領域ＡＣＴ３０の上部に接地選択信号ＧＳを伝達する２つのパストランジスタが形成される。
【００６５】
アクティブ領域ＡＣＴ３１〜ＡＣＴ３３の各々にも伝達する駆動信号は異なるが、アクティブ領域ＡＣＴ３０に形成される２つの高電圧トランジスタと同一な方式に２つのトランジスタが形成される。上述した方式に２つのメモリブロックに対応する幅に１つのパストランジスタ端２２０が形成され得る。このとき、図示しないが、ゲートライン２２１ａ、２２１ｂはブロック選択信号ＢＬＫＷＬ２を同様に提供されるように電気的に連結されなければならない。もし、ブロック選択信号ＢＬＫＷＬ２が活性化されれば、アクティブ領域にチャンネルが形成され、高電圧トランジスタはターンオンされる。
【００６６】
以上で述べたように、１つのアクティブ領域に少なくとも２つの高電圧トランジスタが形成できることを説明した。したがって、少ない数のアクティブ領域にも充分な高電圧トランジスタを形成できることが分かる。したがって、アクティブ領域間の距離を確保でき、ブロック選択信号の相互間の距離も確保できることを分かれる。また、メモリブロックのサイズが縮小されても、高電圧トランジスタのサイズを減らし得るので、デザインルールの変更に対してさらに柔軟なパストランジスタレイアウトを提供できる。
【００６７】
図６は図５の切断線（Ｉ−ＩＩ）に沿う切断面を示す断面図である。図６を参照すれば、メタル層に提供される駆動信号ライン（Ｓ１  ｌｉｎｅ）をｙ−方向に切断して図示された形態の断面が示される。
【００６８】
高電圧トランジスタを形成するために、基板（Ｐ−ＳＵＢ）の上にディープＮ−ウェル（ＤＮ−ＷＥＬＬ）が形成される。そして、ディープＮ−ウェル（ＤＮ−ＷＥＬＬ）の上部にＰ−ウェルＰ−ＷＥＬＬが形成される。Ｐ−ウェル（Ｐ−ＷＥＬＬ）にＮ形ドーパントによって活性層が形成される。活性層の上部にはパストランジスタのゲートに対応するゲートライン２１１ａ、２１１ｂ、２２１ａ、２２１ｂが形成される。そして、メタルライン（Ｍｅｔａｌ  ２）で構成される第１駆動信号ライン（Ｓ１  ｌｉｎｅ）と活性層ＡＣＴ１２とを連結するためのコンタクトプラグＣＴ１が形成される。アクティブ領域ＡＣＴ１２のソース側にはメモリブロックＭＢ０へ駆動信号Ｓ１を伝達するための他の層のメタルライン（例えば、メタル０）とのコンタクトプラグＣＴ１１とが形成され得る。ゲートライン２１１ｂへ提供されるブロック選択信号ＢＬＫＷＬ１のレベルによってパストランジスタはターンオンされるか、或いはターンオフされる。
【００６９】
反面、駆動信号ラインＳ６２と活性層ＡＣＴ２２とを連結するためのコンタクトプラグＣＴ２が形成される。アクティブ領域ＡＣＴ２２のソース側にはメモリブロックＭＢ０へ駆動信号Ｓ６２を伝達するための他の層のメタルライン（例えば、Ｍｅｔａｌ  ０）とのコンタクトプラグＣＴ２１とが形成され得る。アクティブ領域ＡＣＴ２２のその他のソース側にはメモリブロックＭＢ３へ駆動信号Ｓ６２を伝達するための他の層のメタルライン（例えば、Ｍｅｔａｌ  ０）とのコンタクトプラグＣＴ２２とが形成され得る。
【００７０】
メタルラインに形成される駆動信号ライン（Ｓ１  ｌｉｎｅ）と活性層ＡＣＴ３２とを連結するためのコンタクトプラグＣＴ３が形成される。アクティブ領域ＡＣＴ３２のソース側にはメモリブロックＭＢ３へ駆動信号Ｓ１を伝達するための他の層のメタルライン（例えば、Ｍｅｔａｌ  ０）とのコンタクトプラグＣＴ３１が形成され得る。アクティブ領域ＡＣＴ３２の他側には図示しないが、メモリブロックＭＢ４へ駆動信号Ｓ１を伝達するための他の層のメタルライン（例えば、Ｍｅｔａｌ  ０）とのコンタクトプラグが形成される。
【００７１】
以上で述べたように、アクティブ領域ＡＣＴ３２は１つの活性層を通じて２つの高電圧トランジスタが構成できることを示す。したがって、本発明のレイアウト構造によれば、高電圧トランジスタを形成するためのアクティブ領域の空間の確保に有利である。
図７は図４のパストランジスタ端２３０、２４０のレイアウトパターンを示す図面である。図７を参照すれば、メモリブロックＭＢ０とメモリブロックＭＢ１との右側にはメモリブロックＭＢ１を選択するためのパストランジスタ端２３０が形成される。また、メモリブロックＭＢ２とメモリブロックＭＢ３との右側にはメモリブロックＭＢ２を選択するためのパストランジスタ端２４０が形成される。
【００７２】
パストランジスタ端２３０は、２つのメモリブロックＭＢ０、ＭＢ１の右側の高電圧領域に形成される。パストランジスタ端２３０は位置にしたがって２つのグループのパストランジスタで構成される。即ち、ｙ−方向の下側に位置するパストランジスタ２３０ａと、ｙ−方向の上側に位置するパストランジスタ２３０ｂとで構成され得る。ｙ−方向の下側に位置するパストランジスタ２３０ａは第１駆動信号ラインＳＩ１へ伝達されるストリング選択信号ＳＳとワードライン駆動信号Ｓ３２〜Ｓ６３とをメモリブロックＭＢ１へ伝達する。ｙ−方向の上側に位置するパストランジスタ２３０ｂは第１駆動信号ラインＳＩ１へ伝達される接地選択信号ＧＳとワードライン駆動信号Ｓ０〜Ｓ３１とをメモリブロックＭＢ１へ伝達する。
【００７３】
パストランジスタ端２３０で、ｙ−方向の下側に位置するパストランジスタ２３０ａは位置の問題のために、１つのアクティブ領域に１つの高電圧トランジスタを形成される。しかし、ｙ−方向の上側に位置する高電圧トランジスタ２３０ｂは形成方法で差異がある。即ち、ｙ−方向の上側に位置する高電圧トランジスタ２３０ｂは各々１つのアクティブ領域に形成された２つの高電圧トランジスタの中で１つである。
【００７４】
ストリング選択信号ＳＳとワードライン駆動信号Ｓ３２〜Ｓ６３とをメモリブロックＭＢ１へ伝達する高電圧トランジスタ２３０ａを形成するためにはｘ−方向に順次的に形成される複数のアクティブ領域ＡＣＴ１５〜ＡＣＴ１８が形成される。そして、複数のアクティブ領域ＡＣＴ１５〜ＡＣＴ１８の上部にｘ−方向に１つのゲートライン２３１ａが形成される。そして、ゲートラインの上部にはメタルラインに形成される駆動信号ラインＳＩ１、ＳＩ２がｙ−方向に形成される。ここで、駆動信号ラインＳＩ２は高電圧トランジスタ２３０ａ、２３０ｂ、２４０ａ、２４０ｂとは電気的に分離されているので、それ以上の説明は省略する。
【００７５】
アクティブ領域ＡＣＴ１５のドレーン端Ｄには、第１駆動信号ラインＳＩ１のストリング選択ライン（ＧＳ  ｌｉｎｅ）がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ１５のソース端Ｓにはストリング選択信号ＳＳをメモリブロックＭＢ１へ伝達するためのその他のメタルラインが接続される。このようにして、ストリング選択信号ＳＳを伝達する１つの高電圧トランジスタが構成される。
【００７６】
アクティブ領域ＡＣＴ１６のドレーン端Ｄには、第１駆動信号ラインＳＩ１の駆動信号ラインＳ６３がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ１６のソース端Ｓには駆動信号Ｓ６３をメモリブロックＭＢ１へ伝達するためのその他の層のメタルラインが接続される。
【００７７】
アクティブ領域ＡＣＴ１７、ＡＣＴ１８及び高電圧トランジスタ２３０ａに含まれる高電圧トランジスタは上述した方式に１つのアクティブ領域に１つのドレーンＤ、１つのソースＳを有するように形成される。このような形成方式はｙ−方向の下側にそれ以上の高電圧トランジスタが形成されない場合に該当する。さらに、１つのアクティブ領域に１つのドレーンＤ、１つのソースＳを有する高電圧トランジスタの構造は駆動信号ラインＳＩ１、ＳＩ２の転換が行われる領域でも適用される。このような例は後述する図８乃至図１０で詳細に説明される。
【００７８】
メモリブロックＭＢ１へ提供される駆動信号の半分ＧＳ、Ｓ０〜Ｓ３１を提供するための高電圧トランジスタ２３０ｂは次のように構成される。メモリブロックＭＢ１、ＭＢ２の右側パストランジスタ領域に、ｘ−方向に複数のアクティブ領域ＡＣＴ２５〜ＡＣＴ２８が形成される。アクティブ領域ＡＣＴ２５〜ＡＣＴ２８の数はメモリブロックＭＢ１へ伝達される駆動信号ＧＳ、Ｓ０〜Ｓ３１の数に対応する。そして、複数のアクティブ領域ＡＣＴ２５〜ＡＣＴ２８の上部にｘ−方向に２つのゲートライン２３１ｂ、２４１ａが形成される。そして、ゲートラインの上部にはメタルライン（例えば、Ｍｅｔａｌ  ２）で形成される駆動信号ラインＳＩ１、ＳＩ２がｙ−方向に形成される。ここで、ゲートライン２３１ｂはメモリブロックＭＢ１へ接地選択信号ＧＳとワードライン駆動信号Ｓ０〜Ｓ３１とを伝達するための高電圧トランジスタ２３０ｂを構成する。そして、ゲートライン２４１ａはメモリブロックＭＢ２へ接地選択信号ＧＳとワードライン駆動信号Ｓ０〜Ｓ３１とを伝達するための高電圧トランジスタ２４０ａを構成する。
【００７９】
アクティブ領域ＡＣＴ２５の中心部に対応するドレーンＤ側には第１駆動信号ラインＳＩ１の接地選択ラインＧＳがコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ２５のソースＳには各々接地選択信号ＧＳをメモリブロックＭＢ０及びメモリブロックＭＢ１へ伝達するためのその他のメタルライン（例えば、Ｍｅｔａｌ  ０又はＭｅｔａｌ  １）が接続される。このようにして、接地選択信号ＧＳをメモリブロックＭＢ１及びメモリブロックＭＢ２へ伝達する高電圧トランジスタが構成される。
【００８０】
アクティブ領域ＡＣＴ２６のドレーンＤ側には第１駆動信号ラインＳＩ１の駆動信号ライン（Ｓ０  ｌｉｎｅ）がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ２６のソースＳには各々の駆動信号Ｓ０をメモリブロックＭＢ１及びメモリブロックＭＢ２へ伝達するためのその他のメタルライン（例えば、Ｍｅｔａｌ  ０又はＭｅｔａｌ  １）が接続される。このようにして、駆動信号Ｓ０をメモリブロックＭＢ１及びメモリブロックＭＢ２へ伝達する高電圧トランジスタが構成される。
【００８１】
アクティブ領域ＡＣＴ２７、ＡＣＴ２８及び高電圧トランジスタ２３０ｂ、２４０ａに含まれる高電圧トランジスタは上述した方式に１つのアクティブ領域に１つのドレーンＤと２つのソースＳを有するように形成される。このような高電圧トランジスタの形成方式は境界領域の内部に形成される同一な駆動信号ライン（例えば、ＳＩ１）に連結されるパストランジスタの構成方式である。
【００８２】
同様に、詳細に図示しないが、パストランジスタ端２５０も先に説明された方法と同一な方式に形成され得る。上述した方式に２つのメモリブロックに対応する幅Ｄに１つのパストランジスタ端２３０が形成され得る。この時、図示しないが、ゲートライン２３１ａ、２３１ｂはブロック選択信号ＢＬＫＷＬ５を同様に提供されるように電気的に連結されなければならない。もし、ブロック選択信号ＢＬＫＷＬ５が活性化されれば、アクティブ領域にチャンネルが形成され、パストランジスタ２３０ａ、２３０ｂはターンオンされる。また、ゲートライン２４１ａ、２４１ｂはブロック選択信号ＢＬＫＷＬ６を同様に提供されるように電気的に連結されなければならない。もし、ブロック選択信号ＢＬＫＷＬ６が活性化されれば、アクティブ領域にチャンネルが形成され、パストランジスタ２４０ａ、２４０ｂはターンオンされる
【００８３】
以上で述べたように、１つのアクティブ領域に少なくとも２つの高電圧トランジスタが形成できることが説明された。したがって、少ない数のアクティブ領域にも充分な高電圧トランジスタを形成できることが分かれる。したがって、複数のアクティブ領域の間の距離を確保でき、ブロック選択信号の相互間の距離も確保できることが分かれる。また、メモリブロックのサイズが縮小されても、高電圧トランジスタのサイズを減らし得るので、デザインルールの変更に対してさらに柔軟なパストランジスタレイアウトを提供できる。
【００８４】
図８は、図３のメモリブロックＭＢ６〜ＭＢ９を選択するための第１乃至第２駆動ラインＳＩ１、ＳＩ２及びパストランジスタ端の連結関係を示す回路図である。図８を参照すれば、パストランジスタ端３１０、３２０、３３０、３４０によって第１駆動信号ＳＩ１及び第２駆動信号ＳＩ２はメモリブロックＭＢ６、ＭＢ７、ＭＢ８、ＭＢ９へ伝達され得る。より詳細に説明すれば、次の通りである。
【００８５】
メモリブロックＭＢ６を選択する場合、ブロック選択ラインＢＬＫＷＬ６が活性化される。そうすると、パストランジスタ端３３０に含まれる全てのパストランジスタがターンオンされる。この時、第１駆動信号ラインＳＩ１を通じて伝達される駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３が接点３７０によってメモリブロックＭＢ６へ伝達される。駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３はメモリブロックＭＢ６の各選択トランジスタＳＳＴ、ＧＳＴとメモリセルのゲートに提供される。
【００８６】
メモリブロックＭＢ７を選択する場合、ブロック選択ラインＢＬＫＷＬ７が活性化される。そうすると、パストランジスタ端３１０に含まれる全てのパストランジスタがターンオンされる。この時、第１駆動信号ラインＳＩ１を通じて伝達される駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３が接点３５０によってメモリブロックＭＢ７へ伝達される。駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３はメモリブロックＭＢ７の各選択トランジスタＳＳＴ、ＧＳＴとメモリセルのゲートとへ提供される。
【００８７】
メモリブロックＭＢ８を選択する場合、ブロック選択ラインＢＬＫＷＬ８が活性化される。そうすると、パストランジスタ端３２０に含まれる全てのパストランジスタがターンオンされる。この時、第２駆動信号ラインＳＩ２を通じて伝達される駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３が接点３６０によってメモリブロックＭＢ８へ伝達される。駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３はメモリブロックＭＢ８の各選択トランジスタＳＳＴ、ＧＳＴとメモリセルのゲートとへ提供される。
【００８８】
メモリブロックＭＢ９を選択する場合、ブロック選択ラインＢＬＫＷＬ９が活性化される。そうすると、パストランジスタ端３４０に含まれる全てのパストランジスタがターンオンされる。この時、第２駆動信号ラインＳＩ２を通じて伝達される駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３が接点３８０によってメモリブロックＭＢ９へ伝達される。駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３はメモリブロックＭＢ９の各選択トランジスタＳＳＴ、ＧＳＴとメモリセルのゲートとへ提供される。
【００８９】
ここで、パストランジスタ端３１０、３２０はメモリブロックの左側に、パストランジスタ端３３０、３４０はメモリブロックの右側に形成される。パストランジスタが占有するチップ面積はメモリブロックが占有する面積に比べて相対的に大きい。したがって、相対的に少ない面積を占有するメモリブロックの各々に対するパストランジスタ端を提供するためにメモリブロックの両側に形成することが不可避である。
【００９０】
特に、上述したパストランジスタ端３１０、３３０は第１駆動信号ラインＳＩ１の駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３を各々対応するメモリブロックＭＢ６、ＭＢ７へ伝達する。そして、パストランジスタ端３２０、３４０は第２駆動信号ラインＳＩ２の駆動信号ＧＳ、ＳＳ、Ｓ０〜Ｓ６３を各々対応するメモリブロックＭＢ８、ＭＢ９へ伝達する。このような駆動信号ラインが転換される境界領域に対応するパストランジスタ端３１０、３２０は１つのアクティブ領域に１つのソースＳと１つのドレーンＤとで形成される高電圧トランジスタを含む。
【００９１】
図９は、図８のパストランジスタ端３１０、３２０のレイアウトパターンを示す図面である。図９を参照すれば、メモリブロックＭＢ６とメモリブロックＭＢ７の左側にはメモリブロックＭＢ７を選択するためのパストランジスタ端３１０が形成される。また、メモリブロックＭＢ８とメモリブロックＭＢ９の左側にはメモリブロックＭＢ８を選択するためのパストランジスタ端３２０が形成される。
【００９２】
パストランジスタ端３１０は、２つのメモリブロックＭＢ６、ＭＢ７の左側の高電圧領域に形成される。パストランジスタ端３１０は位置にしたがって２つのグループのパストランジスタ３１０ａ、３１０ｂで構成される。即ち、ｙ−方向の下側に位置するパストランジスタ３１０ａと、ｙ−方向の上側に位置するパストランジスタ３１０ｂとで構成され得る。ｙ−方向の下側に位置するパストランジスタ３１０ａは第１駆動信号ラインＳＩ１へ伝達されるストリング選択信号ＳＳとワードライン駆動信号Ｓ３２〜Ｓ６３とをメモリブロックＭＢ７へ伝達する。
【００９３】
パストランジスタ３１０ａは、１つのアクティブ領域に１つのドレーンＤ及び２つのソースＳを有するように形成される。即ち、各々のアクティブ領域ＡＣＴ４１、ＡＣＴ４２、ＡＣＴ４３、ＡＣＴ４４にはメモリブロックＭＢ７へストリング選択信号ＳＳとワードライン駆動信号Ｓ３２〜Ｓ６３とを伝達するためのパストランジスタ３１０ａが形成され得る。また、各々のアクティブ領域ＡＣＴ４１、ＡＣＴ４２、ＡＣＴ４３、ＡＣＴ４４には図示しないが、メモリブロックＭＢ５へストリング選択信号ＳＳとワードライン駆動信号Ｓ３２〜Ｓ６３とを伝達するためのパストランジスタが包含され得る。
【００９４】
反面、高電圧トランジスタ３１０ｂは１つのアクティブ領域に１つのトランジスタで形成される。接地選択信号ＧＳとワードライン駆動信号Ｓ０〜Ｓ３１とをメモリブロックＭＢ７へ伝達する高電圧トランジスタ３１０ｂを形成するためにはｘ−方向に順次的に形成される複数のアクティブ領域ＡＣＴ５１〜ＡＣＴ５４が形成される。そして、複数のアクティブ領域ＡＣＴ５１〜ＡＣＴ５４の上部にｘ−方向に１つのゲートライン３１１ｂが形成される。そして、ゲートライン３１１ｂの上部にはメタルラインで形成される駆動信号ラインＳＩ１、ＳＩ２がｙ−方向に形成される。
【００９５】
アクティブ領域ＡＣＴ５１のドレーン端Ｄには、第１駆動信号ラインＳＩ１の駆動信号ラインＳ３１がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ５１のソース端Ｓには駆動信号Ｓ３１をメモリブロックＭＢ７へ伝達するためのその他のメタルラインが接続される。このようにして、駆動信号Ｓ３１を伝達する１つの高電圧トランジスタが構成される。
【００９６】
アクティブ領域ＡＣＴ５２のドレーン端Ｄには、第１駆動信号ラインＳＩ１の駆動信号ラインＳ１がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ５２のソース端Ｓには駆動信号Ｓ１をメモリブロックＭＢ７へ伝達するためのその他の層のメタルラインが接続される。
【００９７】
アクティブ領域ＡＣＴ５３、ＡＣＴ５４及び高電圧トランジスタ３１０ａに含まれる高電圧トランジスタは上述した方式に１つのアクティブ領域に１つのドレーン、１つのソースを有するように形成される。このような高電圧トランジスタ３１０ａの形成方法は上側に位置する高電圧トランジスタ３２０ｂが第２駆動信号ラインＳＩ２に連結されるためである。
【００９８】
パストランジスタ端３２０は、第２駆動信号ラインＳＩ２をメモリブロックＭＢ８に連結する。特に、高電圧トランジスタ３２０ａは１つのアクティブ領域に１つの高電圧トランジスタで形成される。接地選択信号ＧＳとワードライン駆動信号Ｓ０〜Ｓ３１とをメモリブロックＭＢ８へ伝達する高電圧トランジスタ３２０ａを形成するためにはｘ−方向に順次的に形成される複数のアクティブ領域ＡＣＴ６１〜ＡＣＴ６４が形成される。そして、複数のアクティブ領域ＡＣＴ６１〜ＡＣＴ６４の上部にｘ−方向に１つのゲートライン３２１ａが形成される。そして、ゲートラインの上部にはメタルライン、例えば、Ｍｅｔａｌ  ２で形成される駆動信号ラインＳＩ１、ＳＩ２がｙ−方向に形成される。
【００９９】
アクティブ領域ＡＣＴ６１のドレーン端Ｄには、第２駆動信号ラインＳＩ２の駆動信号ラインＳ３１がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ６１のソース端Ｓには駆動信号Ｓ３１をメモリブロックＭＢ８へ伝達するためのその他のメタルライン（例えば、Ｍｅｔａｌ  ０やＭｅｔａｌ  １）が接続される。このようにして、駆動信号Ｓ３１を伝達する１つの高電圧トランジスタが構成される。
【０１００】
アクティブ領域ＡＣＴ６２の一端（ドレーン端）には、第２駆動信号ラインＳＩ２の駆動信号ラインＳ１がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ６２の他端（ソース端）には駆動信号Ｓ１をメモリブロックＭＢ８へ伝達するためのその他の層のメタルラインが接続される。
【０１０１】
アクティブ領域ＡＣＴ６３、ＡＣＴ６４及び高電圧トランジスタ３２０ａに含まれる高電圧トランジスタは、上述した方式に１つのアクティブ領域に１つのドレーン、１つのソースを有するように形成される。このような高電圧トランジスタ３２０ａの形成方法は下側に位置する高電圧トランジスタ３１０ｂが第１駆動信号ラインＳＩ１に連結されるためである。
【０１０２】
パストランジスタ端３２０ｂは、ｙ−方向の上側に位置するパストランジスタ３２０ｂを含む。ｙ−方向の上側に位置するパストランジスタ３２０ｂは第２駆動信号ラインＳＩ２へ伝達されるストリング選択信号ＳＳとワードライン駆動信号Ｓ３２〜Ｓ６３とをメモリブロックＭＢ８へ伝達する。パストランジスタ３２０ｂは１つのアクティブ領域に１つのドレーンＤ及び２つのソースＳを有するように形成される。即ち、各々のアクティブ領域ＡＣＴ７１、ＡＣＴ７２、ＡＣＴ７３、ＡＣＴ７４にはメモリブロックＭＢ８へストリング選択信号ＳＳとワードライン駆動信号Ｓ３２〜Ｓ６３とを伝達するためのパストランジスタ３２０ｂが形成され得る。また、各々のアクティブ領域ＡＣＴ７１、ＡＣＴ７２、ＡＣＴ７３、ＡＣＴ７４には図示しないが、メモリブロックＭＢ１１へストリング選択信号ＳＳとワードライン駆動信号Ｓ３２〜Ｓ６３とを伝達するための高電圧トランジスタが包含され得る。
【０１０３】
以上で述べたように、駆動信号ラインＳＩ１、ＳＩ２の転換が行われる境界領域に形成される高電圧トランジスタ３１０ｂ、３２０ａは１つのアクティブ領域に１つのトランジスタで形成される。反面、境界領域の以外に形成される大部分の高電圧トランジスタは１つのアクティブ領域に２つのトランジスタで形成され得る。したがって、複数のアクティブ領域の間の距離を確保するために高電圧トランジスタの集積化障害は大きく改善され得る。
【０１０４】
図１０は、図８のパストランジスタ端３３０、３４０のレイアウトパターンを示す図面である。図１０を参照すれば、メモリブロックＭＢ６とメモリブロックＭＢ７との右側にはメモリブロックＭＢ６を選択するためのパストランジスタ端３２０が形成される。また、メモリブロックＭＢ８とメモリブロックＭＢ９との右側にはメモリブロックＭＢ９を選択するためのパストランジスタ端３４０が形成される。
【０１０５】
パストランジスタ端３３０は、２つのメモリブロックＭＢ６、ＭＢ７の右側の高電圧領域に形成される。パストランジスタ端３３０は位置にしたがって２つのグループの高電圧トランジスタで構成される。即ち、ｙ−方向の下側に位置する高電圧トランジスタ３３０ａと、ｙ−方向の上側に位置する高電圧トランジスタ３３０ｂとで構成され得る。ｙ−方向の下側に位置する高電圧トランジスタ３３０ａは第１駆動信号ラインＳＩ１へ伝達される接地選択信号ＧＳとワードライン駆動信号Ｓ０〜Ｓ３１とをメモリブロックＭＢ６へ伝達する。
【０１０６】
高電圧トランジスタ３３０ａは、１つのアクティブ領域に１つのドレーンＤ及び２つのソースＳを有するように形成される。即ち、各々のアクティブ領域ＡＣＴ４５、ＡＣＴ４６、ＡＣＴ４７、ＡＣＴ４８にはメモリブロックＭＢ６へ接地選択信号ＧＳとワードライン駆動信号Ｓ０〜Ｓ３１とを伝達するための高電圧トランジスタ３３０ａが形成され得る。また、各々のアクティブ領域ＡＣＴ４５、ＡＣＴ４６、ＡＣＴ４７、ＡＣＴ４８には図示しないが、メモリブロックＭＢ５に接地選択信号ＧＳとワードライン駆動信号Ｓ０〜Ｓ３１とを伝達するための高電圧トランジスタが包含され得る。
【０１０７】
反面、高電圧トランジスタ３３０ｂは、１つのアクティブ領域に１つの高電圧トランジスタが形成される。ストリング選択信号ＳＳとワードライン駆動信号Ｓ３２〜Ｓ６３とをメモリブロックＭＢ６へ伝達する高電圧トランジスタ３３０ｂを形成するためにはｘ−方向に順次的に形成される複数のアクティブ領域ＡＣＴ５５〜ＡＣＴ５８が形成される。そして、複数のアクティブ領域ＡＣＴ５５〜ＡＣＴ５８の上部にｘ−方向に１つのゲートライン３３１ｂが形成される。そして、ゲートラインの上部にはメタルラインに形成される駆動信号ラインＳＩ１、ＳＩ２がｙ−方向に形成される。
【０１０８】
アクティブ領域ＡＣＴ５５のドレーン端Ｄには、第１駆動信号ラインＳＩ１のストリング選択信号ライン（ＳＳ  ｌｉｎｅ）がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ５５のソース端Ｓにはストリング選択信号ＳＳをメモリブロックＭＢ６へ伝達するためのその他のメタルラインが接続される。このようにして、ストリング選択信号ＳＳを伝達する１つの高電圧トランジスタが構成される。
【０１０９】
アクティブ領域ＡＣＴ５６のドレーン端Ｄには第１駆動信号ラインＳＩ１の駆動信号ラインＳ６３がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ５６のソース端Ｓには駆動信号Ｓ６３をメモリブロックＭＢ６へ伝達するためのその他の層のメタルラインが接続される。
【０１１０】
アクティブ領域ＡＣＴ５７、ＡＣＴ５７及び高電圧トランジスタ３３０ｂに含まれる高電圧トランジスタは上述した方式に１つのアクティブ領域に１つのドレーン、１つのソースを有するように形成される。このような高電圧トランジスタ３３０ｂの形成方法は上側に位置する高電圧トランジスタ３４０ａが第２駆動信号ラインＳＩ２に連結されるためである。
【０１１１】
パストランジスタ端３４０は、第２駆動信号ラインＳＩ２をメモリブロックＭＢ９に連結する。特に、高電圧トランジスタ３４０ａは１つのアクティブ領域に１つのトランジスタで形成される。ストリング選択信号ＳＳとワードライン駆動信号Ｓ３２〜Ｓ６３をメモリブロックＭＢ９へ伝達する高電圧トランジスタ３４０ａを形成するためにはｘ−方向に順次的に形成される複数のアクティブ領域ＡＣＴ６５〜ＡＣＴ６８が形成される。そして、複数のアクティブ領域ＡＣＴ６５〜ＡＣＴ６８の上部にｘ−方向に１つのゲートライン３４１ａが形成される。そして、ゲートラインの上部にはメタルラインに形成される駆動信号ラインＳＩ１、ＳＩ２がｙ−方向に形成される。
【０１１２】
アクティブ領域ＡＣＴ６５のドレーン端Ｄには、第２駆動信号ラインＳＩ２のストリング選択ラインＳＳがコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ６５のソース端Ｓにはストリング選択信号ＳＳをメモリブロックＭＢ９へ伝達するためのその他のメタルラインが接続される。このようにして、ストリング選択信号ＳＳを伝達する１つの高電圧トランジスタが構成される。
【０１１３】
アクティブ領域ＡＣＴ６６のドレーン端Ｄには、第２駆動信号ラインＳＩ２の駆動信号ラインＳ６３がコンタクトプラグによって連結される。そして、アクティブ領域ＡＣＴ６６のソース端Ｓには駆動信号Ｓ６３をメモリブロックＭＢ９へ伝達するためのその他の層のメタルラインが接続される。
【０１１４】
アクティブ領域ＡＣＴ６７、ＡＣＴ６８及び高電圧トランジスタ３４０ａに含まれる高電圧トランジスタは、上述した方式に１つのアクティブ領域に１つのドレーン及び１つのソースを有するように形成される。このような高電圧トランジスタ３４０ａの形成方法は下側に位置する高電圧トランジスタ３３０ｂが第１駆動信号ラインＳＩ１に連結されるためである。
【０１１５】
ｙ−方向の上側に位置する高電圧トランジスタ３４０ｂは、第２駆動信号ラインＳＩ２へ伝達される接地選択信号ＧＳとワードライン駆動信号Ｓ０〜Ｓ３１とをメモリブロックＭＢ９へ伝達する。高電圧トランジスタ３４０ｂは１つのアクティブ領域に１つのドレーンＤ及び２つのソースＳを有するように形成される。即ち、各々のアクティブ領域ＡＣＴ７５〜ＡＣＴ７８にはメモリブロックＭＢ９へ接地選択信号ＧＳとワードライン駆動信号Ｓ０〜Ｓ３１とを伝達するための高電圧トランジスタ３４０ｂが形成され得る。また、各々のアクティブ領域ＡＣＴ７５〜ＡＣＴ７８には図示しないが、メモリブロックＭＢ１０へ接地選択信号ＧＳとワードライン駆動信号Ｓ０〜Ｓ３１とを伝達するための高電圧トランジスタが包含され得る。
【０１１６】
以上で述べたように、駆動信号ラインＳＩ１、ＳＩ２の転換が行われる境界領域に形成される高電圧トランジスタ３３０ｂ、３４０ａは１つのアクティブ領域に１つのトランジスタで形成される。反面、境界領域の以外に形成される大部分の高電圧トランジスタは１つのアクティブ領域に２つのトランジスタに形成され得る。したがって、複数のアクティブ領域の間の距離を確保するために高電圧トランジスタの集積化障害は大きく改善され得る。
【０１１７】
図１１は本発明の長所を簡略に示す図面である。図１１（ａ）には本発明のレイアウトを適用するパストランジスタ４００が示している。図１１（ｂ）には１つのアクティブ領域に１つの高電圧トランジスタで形成されるパストランジスタ５００が示している。ここで、第１駆動信号ラインＳＩ１課題駆動信号ラインＳＩ２は各々の１つのメタルラインで図示された。しかしこれは説明を簡単にする表現のみであり、第１駆動信号ラインＳＩ１と駆動信号ラインＳＩ２とは各々の２つのメタルラインで構成され得る。
【０１１８】
本発明の実施形態によるパストランジスタ４００によると、ｙ−方向に同一な面積にさらに多い高電圧トランジスタが形成され得る。なぜならば、アクティブ領域４２１、４３１、４４１の各々には２つの高電圧トランジスタが形成され得るためである。但し、境界領域に形成される高電圧トランジスタ、例えば、高電圧トランジスタ４１０、４５０、４６０は、各々１つのアクティブ領域に１つの高電圧トランジスタが形成される。しかし、残りの領域に位置する高電圧トランジスタ４２０、４３０、４４０を形成するためには各々１つのアクティブ領域に２つのトランジスタが形成され得る。しかし、１つのアクティブ領域に１つのトランジスタが形成される図１１（ｂ）の場合では相対的にｙ−方向への空間活用が効率的でないことを分かれる。
【０１１９】
本発明の実施形態によれば、境界領域に形成されるパストランジスタ４１０は１つの高電圧トランジスタを形成するためのｙ−方向空間が（Ｄ１＋Ｄ２）であることを分かれる。ここで、Ｄ１はアクティブ領域に対応するｙ−方向距離がであり、Ｄ２はトランジスタらの間の距離を意味する。勿論、このような占有空間は高電圧トランジスタ５１０にも同様に適用される。即ち、Ｄ１とＤ１′は同様に設定され得る。
【０１２０】
反面、本発明の実施形態によれば、２つの高電圧トランジスタ４２０のアクティブ領域のｙ−方向幅はＤ３に対応する。しかし、互に異なる活性領域に各々形成される２つの高電圧トランジスタ５２０、５３０がｙ−方向に占める幅はＤ３′であるので、相対的に著しい広い。結局、８つのパストランジスタ端を構成する場合、本発明の実施形態によれば、ｙ−方向にＷ１の幅が所要される。反面、１つのアクティブ領域に１つの高電圧トランジスタを形成する場合、ｙ−方向にＷ２の幅が所要される。
【０１２１】
したがって、本発明のレイアウト方式にパストランジスタ端を構成する場合、少ない面積でより多いパストランジスタを形成できる。また、工程微細化にしたがってメモリブロックのサイズが減少されても、本発明の実施形態を適用すれば、容易にパストランジスタを形成できる。
【０１２２】
図１２は、本発明の一実施形態によるメモリセルアレイの構造を示す図面である。図１２にはスタックフラッシュ構造のセルアレイ１１０＿１が例示的に示している。図１２を参照すれば、本発明にしたがうフラッシュメモリ装置は立体的に配列されたメモリセルを具備することができる。メモリセルは、ＭＯＳトランジスタを形成するための半導体基板に使用される積層された複数の半導体層で形成され得る。
【０１２３】
例示的な実施形態において、第１半導体層１０’は、単結晶シリコンウエハーであり得り、第２半導体層２０’は第１半導体層１０’（即ち、ウエハー）をシード層として使用するエピタキシァル工程を通じて形成された単結晶シリコンエピタキシァル層であり得る。一実施形態において、半導体層１０’、２０’の各々は実質的に同一な構造を有するセルアレイを具備でき、メモリセルは多層のセルアレイ１１０＿１を構成することができる。
【０１２４】
半導体層１０’、２０’の各々は、広く公知された素子分離膜パターン１５によって限定される、活性領域を具備することができる。活性領域は一方向に沿って互に平行に形成され得る。素子分離膜パターン１５は、シリコン酸化膜を含む絶縁性物質で作られ、活性領域を電気的に分離させ得る。
【０１２５】
半導体層１０’、２０’の各々の上部には、活性領域を横切る、一対の選択ライン（ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅｓ）ＧＳＬ、ＳＳＬ及びＭ個のワードラインＷＬから構成されたゲート構造体が配置され得る。ゲート構造体の一側にはソースプラグ５０’が配置され、ゲート構造体の他側にはビットラインプラグ４０’が配置され得る。ビットラインプラグ４０’は、ワードラインＷＬを横切る、Ｎ個のビットラインＢＬに各々接続され得る。この時、ビットラインＢＬは最上部半導体層、例えば、図１３で第２半導体層２０’の上部でワードラインＷＬを横切るように形成され得る。ビットラインＢＬの数Ｎは１より大きい整数であり、望ましくは８の倍数の中で１つであり得る。
【０１２６】
ワードラインＷＬは選択ラインＧＳＬ、ＳＳＬの間に配置され、一ゲート構造体を構成するワードラインＷＬの数Ｍは１より大きい整数である。望ましくは、整数Ｍは８の倍数の中の１つであり得る。選択ラインＧＳＬ、ＳＳＬの中での１つは共通ソースラインＣＳＬとメモリセルの電気的連結を制御する接地選択ライン（Ｇｒｏｕｎｄ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ、ＧＳＬ）として使用され得る。そして、選択ラインの中での他の１つはビットラインとメモリセルの電気的連結を制御するストリング選択ライン（Ｓｔｒｉｎｇ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ、ＳＳＬ）として使用され得る。
【０１２７】
選択ライン及びワードラインの間の活性領域内には不純物領域が形成され得る。この時、接地選択ラインＧＳＬの一側に形成される不純物領域１１Ｓ、２１Ｓは、共通ソースラインＣＳＬによって連結されるソース電極として使用され、ストリング選択ラインＳＳＬの一側に形成される不純物領域１１Ｄ、２１Ｄはビットラインプラグ４０’を通じてビットラインＢＬに連結されるドレーン電極として使用され得る。また、ワードラインＷＬの両側に形成される不純物領域１１Ｉ、２１Ｉは、メモリセルを直列に連結させる内部不純物領域に使用され得る。
【０１２８】
ソースプラグ５０’は第１及び第２半導体層１０’、２０’に形成されてソース電極として使用される不純物領域１１Ｓ、２１Ｓ（以下、第１及び第２ソース領域）を半導体層１０’、２０’に電気的に連結させ得る。その結果、第１及び第２ソース領域１１Ｓ、２１Ｓが半導体層１０’、２０’と等電位（ｅｑｕｉｐｏｔｅｎｔｉａｌ）を構成される。このような電気的に連結するために、ソースプラグ５０’は第２半導体層２０’及び第２ソース領域２１Ｓを貫通して第１ソース領域１１Ｓに連結され得る。この時、ソースプラグ５０’は第２半導体層２０’及び第２ソース領域２１Ｓの内壁に直接接触され得る。
【０１２９】
図１３は、本発明の他の実施形態によるメモリセルアレイの構造を示す図面である。図１３には３次元フラッシュ構造のセルアレイ１１０＿２が例示的に示している。図１３を参照すれば、本発明のフラッシュメモリのセルアレイ１１０＿２は、電気的に分離された複数のワードライン平面（Ｗｏｒｄ  ｌｉｎｅ  ｐｌａｔｅｓ：ＷＬ＿ＰＴ）と、複数のワードライン平面を横切って配列された複数の活性柱ＰＬ（又は活性領域）を包含できる。そして、半導体基板はウェル領域Ｗｅｌｌ及びソース領域Ｓを包含できる。ソース領域Ｓはウェル領域Ｗｅｌｌと異なる導電形を有するように形成され得る。例えば、ウェル領域Ｗｅｌｌはｐ−形シリコンで構成され、ソース領域Ｓはｎ−形シリコンで構成され得る。例示的な実施形態において、ウェル領域Ｗｅｌｌは、ウェル領域Ｗｅｌｌと異なる導電形を有する少なくとも１つのその他の図示しないウェル領域によって囲まれることによって、ポケットウェル構造（ｐｏｃｋｅｔ  ｗｅｌｌ  ｓｔｒｕｃｔｕｒｅ）又は３重ウェル構造（ｔｒｉｐｌｅ  ｗｅｌｌ  ｓｔｒｕｃｔｕｒｅ）を構成することもできる。
【０１３０】
各々のワードライン平面ＷＬ＿ＰＴは、等電位（ｅｑｕｉｐｏｔｅｎｔｉａｌ）を有するように共面（ｃｏｐｌａｎａｒ）の上で電気的に連結された複数の局所ワードラインＬＷＬとして構成され得る。ワードライン平面ＷＬ＿ＰＴの各々は図示しない層間絶縁膜として電気的に分離され得る。ワードライン平面ＷＬ＿ＰＴの各々はワードラインコンタクトＷＬ＿ＣＴを通じて電気的に分離された全域ワードライン（ｇｌｏｂａｌｗｏｒｄ  ｌｉｎｅ；ＧＷＬ）の各々に連結され得る。ワードラインコンタクトＷＬ＿ＣＴはメモリセルアレイ又はアレイブロックの縁に形成でき、ワードライン平面ＷＬ＿ＰＴの広さ及びワードラインコンタクトＷＬ＿ＣＴが配置された位置等は多様な形態に構成され得る。
各々の活性柱ＰＬはウェル領域Ｗｅｌｌに隣接する本体部Ｂと、上部選択ライン（ｕｐｐｅｒ  ｓｅｌｅｃｔｉｏｎ  ｌｏｎｅ；ＵＳＬｉ）（ｉはＮより小さいか、或いは同じ整数）に隣接するドレーン領域Ｄとを包含できる。本体部Ｂはウェル領域Ｗｅｌｌと同一な導電形に構成され、ドレーン領域Ｄはウェル領域Ｗｅｌｌと異なる導電形で構成され得る。複数の活性柱ＰＬは複数のワードライン平面ＷＬ＿ＰＴを貫通する方向の長軸を有することができる。複数のワードライン平面ＷＬ＿ＰＴと複数の活性柱ＰＬとの間の交点は３次元的に分布され得る。即ち、３次元メモリのメモリセルＭＣの各々は３次元的に分布された交点によって形成され得る。ワードライン平面ＷＬ＿ＰＴと活性柱ＰＬとの間にはゲート絶縁膜ＧＩが配置され得る。例示的な実施形態において、ゲート絶縁膜ＧＩは多層膜であり、例えばＯＮＯの積層であり得る。ゲート絶縁膜の一部膜は情報を格納するための薄膜（即ち、電荷格納膜又は電荷格納層）として使用され得る。
【０１３１】
活性柱ＰＬの一端はウェル領域Ｗｅｌｌに共通的に連結され、これらの他端は複数のビットラインＢＬに連結され得る。１つのビットラインＢＬには複数個（例えば、Ｎつ）の活性柱ＰＬが連結され得る。したがって、１つのビットラインＢＬには複数個（例えば、Ｎつ）のセルストリングＣＳＴＲが連結され得る。そして、１つの活性柱ＰＬには１つのセルストリングＣＳＴＲが構成され得る。１つのセルストリングＣＳＴＲには複数のワードライン平面ＷＬ＿ＰＴに形成された複数のメモリセルＭＣｓが包含され得る。１つのメモリセルＭＣは１つの活性柱ＰＬと１つの局所ワードラインＬＷＬ又はワードライン平面ＷＬ＿ＰＴによって定義され得る。
【０１３２】
各々のメモリセルＭＣをプログラムし、プログラムされたデータを読み出すためには１つのセルストリングＣＳＴＲ（即ち、１つの活性柱ＰＬ）を独立的に選択しなければならない。これのために、ビットラインＢＬと最上位ワードライン平面ＷＬ＿ＰＴとの間には、複数の上部選択ラインＵＳＬｉが配置され得る。上部選択ラインＵＳＬｉはビットラインＢＬと交差するように配置され得る。ビットラインＢＬは所定のプラグを通じてドレーン領域Ｄに電気的に連結され得り、ドレーン領域Ｄに直接接触されることもできる。
【０１３３】
複数のビットラインＢＬと複数の上部選択ラインＵＳＬｉとの交差領域には対応される活性柱ＰＬと対応されるビットラインＢＬとの間の電気的連結を制御する複数の上部選択トランジスタ（ｕｐｐｅｒ  ｓｅｌｅｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）が形成され得る。各々の上部選択トランジスタのゲート電極（ｕｐｐｅｒ  ｓｅｌｅｃｔｉｏｎ  ｇａｔｅ；ＵＳＧｉ）は対応される上部選択ラインＵＳＬｉに各々接続され得る。その結果、１つの活性柱ＰＬ（即ち、１つのセルストリングＣＳＴＲ）は１つのビットラインＢＬと１つの上部選択ラインＵＳＬｉとによって独立的にされるようになる。
【０１３４】
図１３に示されたように、ウェル領域Ｗｅｌｌ内にはビットラインＢＬへ／からの電荷経路を形成するソース領域Ｓが形成され得る。ソース領域Ｓは共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ；ＣＳＬ）に電気的に連結され得る。共通ソースラインＣＳＬとソース領域Ｓとの間にはワードライン平面ＷＬ＿ＰＴを貫通するソースコンタクトプラグＳ＿ＣＴが介在され得る。共通ソースラインＣＳＬはソースコンタクトプラグＳ＿ＣＴを通じてビットラインＢＬの上部に配置でき、金属性物質として形成され得る。しかし、これは共通ソースラインＣＳＬの一構成例に該当することであって、共通ソースラインＣＳＬは多様な形態に構成できる。
【０１３５】
ビットラインＢＬへ／からの電荷経路を制御するために、ウェル領域Ｗｅｌｌと最下位ワードライン平面ＷＬ＿ＰＴとの間には、活性柱ＰＬとウェル領域Ｗｅｌｌとの間の電気的連結を制御する複数の下部選択ライン（ｌｏｗｅｒ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅｓ；ＬＳＬ）が配置され得る。例示的な実施形態において、複数の下部選択ラインＬＳＬは電気的に等電位を有する下部選択平面（ｌｏｗｅｒ  ｓｅｌｅｃｔｉｏｎ  ｐｌａｔｅ；ＬＳ＿ＰＴ）を構成することができる。各々の下部選択ラインＬＳＬは対応される下部選択トランジスタ（ｌｏｗｅｒ  ｓｅｌｅｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）のゲート電極（ｌｏｗｅｒ  ｓｅｌｅｃｔｉｏｎ  ｇａｔｅ；ＬＳＧｉ）へ各々印加されて、対応される活性柱ＰＬとウェル領域Ｗｅｌｌとの間の電気的連結を制御することができる。以上で説明された３次元構造のフラッシュメモリやはり先に説明された本発明の電圧発生方法が適用され得り、本発明で発生された負のワードライン電圧及び正のワードライン電圧は図１４に図示されたフラッシュメモリのワードライン平面へ印加され得る。
図１４は本発明の実施形態によるソリッドステートディスクＳＳＤシステムを示すブロック図である。図１３を参照すれば、ＳＳＤシステム１０００はホスト１１００とＳＳＤ１２００とを含む。ＳＳＤ１２００はＳＳＤコントローラ１２１０、バッファメモリ１２２０、及び不揮発性メモリ装置１２３０を含む。
【０１３６】
ＳＳＤコントローラ１２１０は、ホスト１１００とＳＳＤ１２００との物理的連結を提供する。即ち、ＳＳＤコントローラ１２１０はホスト１１００のバスフォーマット（Ｂｕｓ  ｆｏｒｍａｔ）に対応してＳＳＤ１２００とのインターフェイシングを提供する。特に、ＳＳＤコントローラ１２１０はホスト１１００から提供される命令語をデコーディングする。デコーディングされた結果にしたがって、ＳＳＤコントローラコントローラ１２１０は不揮発性メモリ装置１２３０をアクセスする。ホスト１１００のバスフォーマット（Ｂｕｓ  ｆｏｒｍａｔ）にＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）、ＳＣＳＩ（Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ  ｅｘｐｒｅｓｓ、ＡＴＡ、ＰＡＴＡ（Ｐａｒａｌｌｅｌ  ＡＴＡ）、ＳＡＴＡ（Ｓｅｒｉａｌ  ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ  Ａｔｔａｃｈｅｄ  ＳＣＳＩ）等が包含され得る。
【０１３７】
バッファメモリ１２２０には、ホスト１１００から提供される書込みデータ又は不揮発性メモリ装置１２３０から読み出されたデータが一時的に格納される。ホスト１１００の読出し要請の時に不揮発性メモリ装置１２３０に存在するデータがキャッシュされている場合には、バッファメモリ１２２０はキャッシュされたデータを直接ホスト１１００へ提供するキャッシュ機能を支援する。一般的に、ホスト１１００のバスフォーマット（例えば、ＳＡＴＡ又はＳＡＳ）によるデータ伝送速度はＳＳＤ１２００のメモリチャンネルの伝送速度より著しく速い。即ち、ホスト１１００のインターフェイス速度が著しく速い場合、大容量のバッファメモリ１２２０を提供することによって、速度差異によって発生するパフォーマンスの低下を最小化できる。
【０１３８】
バッファメモリ１２２０は大容量の補助記憶装置として使用されるＳＳＤ１２００で充分なバッファリングを提供するために同期式ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）で提供され得る。しかし、バッファメモリ１２２０がここの開示に制限されないことはこの分野の通常的な知識を習得した者に明確である。
【０１３９】
不揮発性メモリ装置１２３０は、ＳＳＤ１２００の格納媒体として提供される。例えば、不揮発性メモリ装置１２３０は大容量の格納能力を有するＮＡＮＤフラッシュメモリ（ＮＡＮＤ−ｔｙｐｅ  Ｆｌａｓｈ  ｍｅｍｏｒｙ）として提供され得る。不揮発性メモリ装置１２３０は本発明の実施形態による行デコーダ構造を包含できる。即ち、１つのアクティブ領域に２つの高電圧トランジスタが形成されるように行デコーダのレイアウトが構成され得る。この場合、高集積及び高信頼度を有する不揮発性メモリ装置の構成が可能する。
【０１４０】
不揮発性メモリ装置１２３０は複数のメモリ装置で構成され得る。この場合、各々のメモリ装置はチャンネル単位にＳＳＤコントローラ１２１０と連結される。格納媒体として不揮発性メモリ装置１２３０がＮＡＮＤフラッシュメモリを例として説明されたが、その他の不揮発性メモリ装置で構成され得る。例えば、格納媒体としてＰＲＡＭ（登録商標）、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ（登録商標）、ＮＯＲフラッシュメモリ等が使用でき、異種のメモリ装置が混用されるメモリシステムも適用され得る。そして、格納媒体として揮発性メモリ装置装置（例えば、ＤＲＡＭ）が包含されることもあり得る。
【０１４１】
図１５は本発明にしたがうメモリシステム２０００を簡略に示すブロック図である。図１５を参照すれば、本発明にしたがうメモリシステム２０００は不揮発性メモリ装置２２００とメモリコントローラ２１００とを含む。
【０１４２】
メモリコントローラ２１００は、不揮発性メモリ装置２２００を制御するように構成される。不揮発性メモリ装置２２００とメモリコントローラ２１００との結合によってメモリカードへ提供され得る。ＳＲＡＭ２１１０はプロセシングユニット２１２０の動作メモリとして使用される。ホストインターフェイス２１３０はメモリシステム２０００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック２１４０は不揮発性メモリ装置２２００から読出されたデータに含まれるエラーを検出及び訂正する。メモリンターフェイス２１５０は本発明の不揮発性メモリ装置２２００とインターフェイシングする。プロセシングユニット２１２０はメモリコントローラ２１００のデータを交換するための諸般制御動作を遂行する。たとえ図面には図示しないが、本発明にしたがうメモリシステム２０００はホスト（Ｈｏｓｔ）とのインターフェイシングのためのコードデータを格納する図示しないＲＯＭ等がさらに提供され得ることはこの分野の通常的な知識を習得した者に明確である。
【０１４３】
不揮発性メモリ装置２２００は、複数のフラッシュメモリチップで構成されるマルチ−チップパッケージとして提供されることもあり得る。不揮発性メモリ装置２２００は本発明の実施形態による行デコーダ構造を包含できる。即ち、１つのアクティブ領域に２つの高電圧トランジスタが形成されるように行デコーダのレイアウトが構成され得る。この場合、高集積及び高信頼度を有する不揮発性メモリ装置の構成が可能である。
【０１４４】
以上の本発明のメモリシステム２０００はエラーの発生確率が低い高信頼性の格納媒体として提供され得る。この場合、メモリコントローラ２１００はＵＳＢ、ＭＭＣ、ＰＣＩ−Ｅ、ＳＡＳ、ＳＡＴＡ、ＰＡＴＡ、ＳＣＳＩ、ＥＳＤＩ、及びＩＤＥ等のような多様なインターフェイスプロトコルの中で１つを通じて外部、例えば、ホストと通信するように構成される。
【０１４５】
図１６は、本発明の他の実施形態によるデータ格納装置３０００を例示的に示すブロック図である。図１６を参照すれば、本発明にしたがうデータ格納装置３０００はフラッシュメモリ３１００とフラッシュコントローラ３２００とを包含できる。フラッシュコントローラ３２００はデータ格納装置３０００外部から受信された制御信号に基づいてフラッシュメモリ３１００を制御することができる。
【０１４６】
また、フラッシュメモリ３１００の構成は、図１に示されたフラッシュメモリ１００と実質的に同様に構成され得る。フラッシュメモリ３１００は本発明の実施形態による行デコーダ構造を包含できる。即ち、１つのアクティブ領域に２つの高電圧トランジスタが形成されるように行デコーダのレイアウトが構成され得る。この場合、高集積及び高信頼度を有するフラッシュメモリ３１００の構成が可能である。本発明のフラッシュメモリ３１００はアレイが多層に積層されたスタックフラッシュ構造、ソース−ドレーンがないフラッシュ構造、ピン−タイプフラッシュ構造、及び３次元フラッシュ構造の中でいずれか１つで構成され得る。
【０１４７】
本発明のデータ格納装置３０００は、メモリカード装置、ＳＳＤ装置、マルチメディアカード装置、ＳＤ装置、メモリスティック装置、ハードディスクドライブ装置、ハイブリッドドライブ装置、又は汎用直列バスフラッシュ装置を構成することができる。例えば、本発明のデータ格納装置３０００はデジタル、カメラ、個人コンピューター等のような使用者装置を使用するための産業標準を満足するカードを構成することができる。
【０１４８】
図１７には、フラッシュメモリ装置４１２０を含むコンピューティングシステム４０００が概略的に示されている。本発明にしたがうコンピューティングシステム４０００はシステムバス４６００に電気的に連結されたマイクロプロセッサー４２００、ＲＡＭ４３００、使用者インターフェイス４４００、ベースバンドチップセット（Ｂａｓｅｂａｎｄ  ｃｈｉｐｓｅｔ）のようなモデム４５００及びメモリシステム４１００を含む。
【０１４９】
本発明にしたがうコンピューティングシステム４０００がモバイル装置である場合、コンピューティングシステム４０００の動作電圧を供給するための図示しないバッテリーが追加的に提供される。たとえ図面には図示しないが、本発明にしたがうコンピューティングシステム４０００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭ、等がさらに提供され得ることはが分野の通常的な知識を習得した者に明確である。メモリシステム４１００は、例えば、データを格納するのに不揮発性メモリを使用するＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ／Ｄｉｓｋ）を構成することができる。又は、メモリシステム３１００は、フュージョンフラッシュメモリ（例えば、ｏｎｅ  ＮＡＮＤフラッシュメモリ）として提供され得る。
【０１５０】
ここで、メモリシステム４１００はメモリコントローラ４１１０とフラッシュメモリ４１２０とを含む。フラッシュメモリ４１２０は本発明の実施形態による行デコーダ構造を包含できる。即ち、１つのアクティブ領域に２つの高電圧トランジスタが形成されるように行デコーダのレイアウトが構成され得る。
【０１５１】
本発明にしたがう不揮発性メモリ装置及び／又はメモリコントローラは多様な形態のパッケージを利用して実装され得る。例えば、本発明にしたがうフラッシュメモリ装置及び／又はメモリコントローラはＰｏＰ（Ｐａｃｋａｇｅｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）、等のようなパッケージを利用して実装され得る。
【０１５２】
以上のように図面と明細書で実施形態が開示された。ここで特定な用語が使用されたが、これは単なる本発明を説明するための目的で使用されたことであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたことではない。したがって、本技術分野の通常の知識を有する者であれば、これから多様な変形及び均等な他実施形態が可能である点を理解できる。したがって、本発明の真の技術的保護範囲は添付された特許請求の範囲の技術的思想によって定まれなければならない。
【符号の説明】
【０１５３】
１１０・・・セルアレイ、
１２０・・・行デコーダ、
１３０・・・ページバッファ、
１４０・・・入出力回路、
１５０・・・制御ロジック、
１６０・・・電圧発生器、
１２００・・・ＳＳＤ、
１２１０・・・ＳＳＤコントローラ、
１２２０・・・バッファメモリ、
１２３０・・・不揮発性メモリ装置、
２１００・・・メモリコントローラ、
２１１０・・・ＳＲＡＭ、
２１２０・・・プロセシングユニット、
２１３０・・・ホストインターフェイス、
２１４０・・・エラー訂正ブロック、
２１４０・・・メモリンターフェイス、
２２００・・・不揮発性メモリ装置、
３０００・・・コンピューティングシステム、
３１００・・・メモリシステム、
３１１０・・・メモリコントローラ、
３１２０・・・フラッシュメモリ装置、
３２００・・・中央処理装置、
３３００・・・ＲＡＭ、
３４００・・・ユーザーインターフェイス、
３５００・・・モデム、
３６００・・・システムバス。
【図１】
2012221552.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2012221552.tif 000008
【図７】
2012221552.tif 000009
【図８】
2012221552.tif 000010
【図９】
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【図１０】
2012221552.tif 000012
【図１１】
2012221552.tif 000013
【図１２】
2012221552.tif 000014
【図１３】
2012221552.tif 000015
【図１４】
2012221552.tif 000016
【図１５】
2012221552.tif 000017
【図１６】
2012221552.tif 000018
【図１７】
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