(57)【要約】【課題】  バーズビークの増大を抑制し、小型で信頼性の高い半導体装置及びその製造方法を提供する。【解決手段】  そこで本発明の半導体装置の製造方法は、半導体基板と前記半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、ウェル内および第１導電型の活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴの製造方法であって、活性領域のうち、素子領域を除く領域を不活性化し、不活性化領域（絶縁性領域１４）を形成する工程を含み、不活性化領域を形成する工程が、活性領域に対し、所定間隔を隔てて所定幅の小トレンチを形成する工程と、小トレンチを囲む領域の活性領域３を酸化し、小トレンチＴｓが酸化膜で覆われるとともに、隣接する小トレンチまで酸化膜が到達するように酸化する工程を含む。【選択図】  図４
2012009672.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と前記半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、
前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、前記ウェル内および前記第１導電型の前記活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴの製造方法であって
前記活性領域のうち、素子領域を除く領域を不活性化し、不活性化領域を形成する工程を含み、
前記不活性化領域を形成する工程が、
前記活性領域に対し、所定間隔を隔てて所定幅の小トレンチを形成する工程と、
前記小トレンチを囲む領域の前記活性領域を酸化し、前記小トレンチが酸化膜で覆われるとともに、隣接する小トレンチまで前記酸化膜が到達するように酸化する工程を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記小トレンチを形成する工程は、前記活性領域を貫通し、絶縁膜に到達するようにレンチを形成する工程を含む半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法であって、
前記小トレンチの間隔と前記小トレンチ幅の比が９：１１である半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法であって、
前記酸化する工程に先立ち、
前記小トレンチ内壁に不純物を添加する工程を含む半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記不純物を添加する工程は、リンをイオン注入する工程である半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法であって、
前記熱酸化する工程に先立ち、前記小トレンチ内壁にポリシリコン層を堆積する工程を含む半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記ポリシリコン層を堆積する工程は、不純物を含むポリシリコン層を堆積する工程である半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体装置の製造方法であって、
前記不活性化領域を形成する工程は、ドレインパッド領域に相当する領域である半導体装置の製造方法。
【請求項９】
請求項１乃至８のいずれか１項に記載の製造方法で製造された半導体装置であって、
前記不活性領域の周縁が前記基板表面に対して垂直であることを特徴とする半導体層装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体リレー用ＭＯＳＦＥＴ、特に高周波用途のＭＯＳＦＥＴに関するものである。
【背景技術】
【０００２】
高周波用半導体リレーにおいて、ＳＯＩ構造のＬＤＭＯＳＦＥＴが用いられており、高速化を求めて、種々の方法が提案されている。
ところで、ＳＯＩ構造のＬＤＭＯＳＦＥＴの寄生容量は、図９に示すようにゲート・ドレイン間容量Ｃdg、ゲート・ソース間容量Ｃgs、ドレイン・ソース間容量Ｃds、ドレイン・基板間容量Ｃdsub、ソース・基板間容量Ｃssubがある。これは、図１０に示すように、各端子間に容量が形成されているためである。ＳＯＩ構造型のＬＤＭＯＳＦＥＴの出力容量Ｃossは、図１１に示すように、Ｃoss＝Ｃds＋Ｃdg＋Ｃdsubである。ここで、Ｃdgはゲート・ドレイン間容量であり、通常の縦型ＭＯＳＦＥＴとＳＯＩ構造型のＬＤＭＯＳＦＥＴは同一レベルである。また、Ｃdsは接合容量であり、埋め込み絶縁膜２の存在により、ｐ型ウェル領域４の、ｎ+型ドレイン領域６側の側面の面積の大きさが限定されるＳＯＩ構造は、通常の縦型ＭＯＳＦＥＴと比較して桁違いにＣdsが低くなる。
従って、ＳＯＩ構造型のＬＤＭＯＳＦＥＴは、出力容量Ｃossが低減され、同素子が高速動作と低消費電力に優れているとして注目されるに至っている。出力容量Ｃossは、同素子の高速動作と低消費電力に影響し、小さいほど良い。このＣossにおいて、Ｃdsubが占める割合は少なくなく、素子特性に影響を与えている。
【０００３】
ところが、ＳＯＩ構造型のＬＤＭＯＳＦＥＴにあっては、縦型ＭＯＳＦＥＴには存在しないＣdsub成分を有している。もっとも、縦型ＭＯＳＦＥＴと比較したとき、Ｃdsの低減分に比べてＣdsubの新規付加分は極めて小さいので、両者の出力容量Ｃossを比較するとき、Ｃdsubの新規付加分は問題にならないほど小さい値である。
【０００４】
しかしながら、ＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、Ｃossの絶対値が小さくなったことにより、ＣdsubはＣossのおよそ半分程度の割合を占める場合もあり、Ｃdsubの大きさが無視できない。
このように、ＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、Ｃossの絶対値が小さくなったことにより、ＣdsubはＣossのおよそ半分程度の割合を占める場合もあり、Ｃdsubの大きさが無視できない。このため、Ｃdsubの低減が課題となっており、種々の改善がなされているが、さらなる高速化にむけて、特に容量Ｃdsubの低減が求められている。そこでＣdsubの低減をはかるためには、埋め込み絶縁膜に到達するまで活性領域を酸化すべく、深い領域まで活性領域を酸化する必要がある。
【０００５】
特に、高周波用半導体リレーには出力端子間容量の低減が求められる。従来の高周波用半導体リレーに用いられるＳＯＩ構造型のＬＤＭＯＳＦＥＴを図１０に示した。図１０に示す、ＳＯＩ構造型のＬＤＭＯＳＦＥＴの出力容量Ｃｏｓｓは、図９に示すように、ドレイン・ソース間容量Ｃｄｓとゲート・ドレイン間容量Ｃｇｄとドレイン・基板間容量Ｃｄｓｕｂを足したものである。出力容量Ｃｏｓｓの値は小さいほど高周波用途に適している。その中でＣｄｓｕｂを低減する対策のひとつとして、ＬＤＭＯＳＦＥＴの活性領域をＬＯＣＯＳ法により、絶縁膜に到達するまで全酸化する方法がある。図１０のＬＤＭＯＳＦＥＴなどにおいて、活性領域を酸化するための方法を図１２（ａ）〜（ｃ）を用いて説明する。
【０００６】
まず図１２（ａ）に示すように支持基板を構成する半導体基板１としてのシリコン基板上に絶縁膜２を介して活性領域３を形成したＳＯＩ基板を構成する。そしてこの半導体層からなる活性領域３表面に薄い酸化膜１１を形成し、次に窒化シリコン膜１２を形成する。その後レジストパターン１３を形成する。
次に図１２（ｂ）に示すようにレジストパターン１３をマスクにして窒化シリコン膜１２をエッチングする。
次に図１２（ｃ）に示すようにレジストパターン１３を除去し、熱酸化を行うことにより、支持基板上の絶縁膜２に達するまで活性領域３を酸化する。この活性領域３を酸化する際、活性領域３の外側にも酸化シリコン膜からなる絶縁性領域１４は拡がる。この時の酸化シリコン膜の形成される割合は、図中に示すように元の活性領域３表面から活性領域３の内側に約４５％、活性領域３の外側に約５５％である。活性領域３を完全に酸化した後、窒化シリコン膜１２および薄い酸化シリコン膜１１をエッチングにより除去する。
【０００７】
従来のＬＯＣＯＳ法によりドレインパッド形成領域となる電極下の活性領域を全酸化する方法では、活性領域を半導体基板１上の絶縁膜２に到達するまで酸化しなければならない。このため、活性領域の膜厚に応じて長時間酸化を行う必要がある。また酸化時間を少しでも短くするためには、できるだけ高温で熱酸化を行う必要がある。しかしながら、高温で長時間にわたる酸化を行うと欠陥の増大を招いたり、図１２（ｃ）に示すように外側に形成された酸化膜と非酸化領域との界面にバーズビークと呼ばれる領域が形成され、酸化膜の増大などの問題を招くことになる。このようなバーズビークの増大は絶縁領域の冗長を招くことになり、素子領域の増大を招くことになる。
そこで素子領域の増大を招くことなく、ＳＯＩ基板の活性領域を絶縁膜に到達するまで酸化する方法が望まれている。
【０００８】
単に、深い領域まで活性領域を酸化して絶縁化する方法として、種々の方法が提案されている。例えば横型ＭＯＳＦＥＴにおいては、絶縁物で埋め込まれたトレンチ構造を採用することにより、高耐圧と低オン抵抗とを両立させ得ることが知られている。例えば特許文献１では、このトレンチ構造を形成するに際し、ウェハの処理工程における反りを低減するために、複数のストライプ状矩形トレンチを形成し、この間のシリコン基板を酸化する方法を提案している。この方法では、ストライプ状矩形トレンチ間のシリコン基板がすべて酸化されるようにし、残るトレンチ内に絶縁膜を充填している。
特許文献１においては、ＳＯＩ構造におけるような、貼り合わせ基板において高温下に長時間さらすことによる劣化などの問題はない。また、バーズビークによる素子面積の増大の恐れもない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−２２８８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
このように、ＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、Ｃossの絶対値が小さくなったことにより、ＣdsubはＣossのおよそ半分程度の割合を占める場合もあり、Ｃdsubの大きさが無視できない。このため、Ｃdsubの低減が課題となっており、種々の改善がなされているが、さらなる高速化にむけて、活性領域の深さ全体にわたって絶縁化し、特にドレイン領域下の容量Ｃdsubを低減することが求められている。従来より、マスクパターンから露呈する活性領域を選択的に酸化するＬＯＣＯＳ法が用いられている。しかしながらこの方法は、深い領域まで選択的に酸化しようとすると、バーズビークと称する側方への突出部が形成され、専有面積の増大を招くという問題があった。
これに対し、ＳＯＩ構造の支持基板上の絶縁膜に到達するまで活性領域を効率よく酸化し、バーズビークを防止するための方法が強く求められていた。
本発明は、前記実情に鑑みて成されたものであり、その目的とするところは、バーズビークの増大を抑制し、小型で信頼性の高い半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
そこで本発明の半導体装置の製造方法は、半導体基板と前記半導体基板上に絶縁膜を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、ウェル内および第１導電型の前記活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴの製造方法であって、活性領域のうち、素子領域を除く領域を不活性化し、不活性化領域を形成する工程を含み、不活性化領域を形成する工程が、活性領域に対し、所定間隔を隔てて所定幅の小トレンチを形成する工程と、小トレンチを囲む領域の活性領域を酸化し、小トレンチが酸化膜で覆われるとともに、隣接する小トレンチまで酸化膜が到達するように酸化する工程を含むことを特徴とする。
【００１２】
また本発明は、上記半導体装置の製造方法であって、小トレンチを形成する工程は、活性領域を貫通し、絶縁膜に到達するようにレンチを形成する工程を含むことを特徴とする。
【００１３】
また本発明は、上記半導体装置の製造方法であって、小トレンチの間隔と前記小トレンチ幅の比が９：１１であることを特徴とする。
【００１４】
また本発明は、上記半導体装置の製造方法であって、酸化する工程に先立ち、小トレンチ内壁に不純物を添加する工程を含むことを特徴とする。
【００１５】
また本発明は、上記半導体装置の製造方法であって、不純物を添加する工程は、リンをイオン注入する工程であることを特徴とする。
【００１６】
また本発明は、上記半導体装置の製造方法であって、熱酸化する工程に先立ち、小トレンチ内壁にポリシリコン層を堆積する工程を含むことを特徴とする。
【００１７】
また本発明は、上記半導体装置の製造方法であって、ポリシリコン層を堆積する工程は、不純物を含むポリシリコン層を堆積する工程であることを特徴とする。
【００１８】
また本発明は、上記半導体装置の製造方法であって、不活性化領域を形成する工程は、ドレインパッド領域に相当する領域であることを特徴とする。
【００１９】
また本発明は、上記半導体装置の製造方法であって、不活性領域の周縁が基板表面に対して垂直であることを特徴とする。
【発明の効果】
【００２０】
以上説明してきたように、本発明の方法によれば、全酸化に要する時間は活性領域の膜厚に依存することなく、各トレンチ幅と各トレンチ間隔の長さで決定することができる、従って、各トレンチ幅と各トレンチ間隔との長さを調整することで酸化に要する時間を短縮することができる。これにより、欠陥の発生やバーズビークの増加を抑制することができる。
また、本発明の方法で形成された半導体装置は、バーズビークの増加を抑制することができるため、不活性領域の周縁が基板表面に対して垂直となるようにすることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１に係る半導体装置の概略構成を示す断面図
【図２】本発明の実施の形態１に係る半導体装置の上面図
【図３】本発明の実施の形態１に係る半導体装置の要部拡大断面図
【図４】本発明の実施の形態１に係る半導体装置の製造工程図
【図５】本発明の実施の形態１に係る半導体装置の製造方法の説明図
【図６】本発明の実施の形態２に係る半導体装置の製造工程図
【図７】本発明の実施の形態３に係る半導体装置の製造工程図
【図８】本発明の実施の形態４に係る半導体装置の製造工程図
【図９】通例の半導体装置の等価回路構成を示す図
【図１０】通例の半導体装置の概略構成を示す断面図
【図１１】通例の半導体装置の等価回路構成を示す図
【図１２】従来例の半導体装置の製造工程図
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態に係る半導体装置の製造方法について、図面を参照しつつ詳細に説明する。
【００２３】
（実施の形態１）
図１および２は、本発明の実施の形態１に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略断面図および上面説明図である。図３は要部拡大断面図である。図４（ａ）乃至（ｃ）は、本発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図である。
なお、以下に示す実施の形態においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型がｐ型、第２導電型がｎ型である場合にも適用可能である。
【００２４】
ここで図１は図２のＡ−Ａ断面図である。本実施の形態に係るＬＤＭＯＳＦＥＴは、図４（ａ）乃至（ｃ）に示すように、ｎ＋型ドレイン領域６のドレインパッド形成領域９ｐの活性領域３（ＳＯＩ基板の第１導電型の半導体層を構成するｎ型シリコン層）に対し、所定間隔Ｌを隔てて所定幅Ｗの小トレンチＴｓを形成する工程と、この小トレンチＴｓを囲む領域の活性領域を酸化し、小トレンチＴｓが酸化膜すなわち酸化シリコン膜１４ｓで覆われるとともに、隣接する小トレンチＴｓまで酸化シリコン膜１４ｓが到達するように酸化する工程を含み、短時間で埋め込み絶縁膜に到達する不活性領域となる絶縁性領域１４の形成を可能にし、ｎ型シリコン層からなる活性領域３の表面に対してほぼ垂直な側面をもつ酸化シリコン層からなる絶縁性領域１４を形成したことを特徴とする。すなわち、この構造では、ワイヤボンディングのためのドレインパッド形成領域９ｐ下を不活性領域とすることでの容量を低減し、全体としての寄生容量を低減するものである。
【００２５】
すなわち本発明では、支持基板を構成する半導体基板１としてのシリコン基板と、前記シリコン基板上に埋め込み絶縁膜２を介して形成された第１導電型の半導体層としてのｎ型シリコン層（活性領域３）とを有するＳＯＩ基板と、この活性領域３内に、第２導電型の半導体層としてｐ＋型シリコン層からなるソース・ドレイン領域５，６を形成した横型ＭＯＳＦＥＴにおいて、ｎ+型ドレイン領域６に接続され、ドレインパッド形成領域９ｐ下となる領域に、内壁がｎ型シリコン層からなる活性領域３表面に対して垂直な酸化シリコン膜からなる絶縁性領域１４を形成したことを特徴とする。
ここでは、ｎ型シリコン層からなる活性領域３内に第２導電型ウェル領域であるｐ型ウェル領域４と、高濃度第１導電型のドレイン領域であるｎ+型ドレイン領域６とが離間して形成され、高濃度第１導電型のソース領域であるｎ+型ソース領域５がｐ型ウェル領域４内に形成されている。このとき、ｐ型ウェル領域４は、埋め込み絶縁膜２に達する深さまで形成されており、ｐ型ウェル領域４内には、高濃度第２導電型のボディコンタクト領域であるｐ+型ボディコンタクト領域７が形成されている。８はソース電極、９はドレイン電極、１０はゲート電極である。８ｐはソースパッド形成領域、９ｐはドレインパッド形成領域、１０ｐはゲートパッド形成領域である。ここでゲート電極１０は蛇行するように形成したが、これはゲート幅を増大すべく形成したもので、直線でもよいことはいうまでもない。
【００２６】
また、ｎ+型ドレイン領域６と電気的に接続されるようにドレイン電極９が形成され、ｐ型ウェル領域及びｎ+型ソース領域５と電気的に接続されるようにソース電極８が形成され、ｎ型シリコン層からなる活性領域３表面の、ｎ+型ドレイン領域６とｎ+型ソース領域５との間に介在するｐ型ウェル領域４上には、ゲート酸化膜を介して導電性を有するポリシリコンより成るゲート電極が形成されている。ここで、ｎ型シリコン層からなる活性領域３は、ドリフト領域を形成している。
【００２７】
この構成においては、半導体装置を形成する活性領域のドレインパッド形成領域９ｐ下の少なくとも一部を、ＳＯＩ基板の絶縁膜に到達するように形成された絶縁性領域で構成している。
ここで、このｎ+型ドレイン領域６と半導体基板（Sｕｂ）１との間に発生する寄生容量（Ｃdsub）は次式で表される。Ｃdsub’ = Ｃdsub1 + Ｃdsub2となる。
Ｃdsub’= Ｃdsub1＋Ｃdsub2 ＜ Ｃdsub
Ｃdsub  : 従来のドレイン領域・基板間の寄生容量
Ｃdsub’ : 絶縁性領域を形成した後のドレイン領域・基板間の寄生容量
Ｃdsub1：ドレイン活性領域−基板間の寄生容量
Ｃdsub2：ドレインパッド領域−基板間の寄生容量
この構成によれば、絶縁性領域が形成されることによってドレインパッド領域と基板間との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。
すなわち、ｎ+型ドレイン領域６に接続されるドレインパッド形成領域９ｐは絶縁性領域となっており、この絶縁性領域１４上にドレインパッドが形成されている。また、ボンディングパッド下には活性領域がないため、他の活性領域（ｎ型シリコン層）３とは電気的には分離されている（ＤＣ電圧をかけても電流は流れない）。
このようにして絶縁性領域１４が形成されることによって、ドレイン電極と基板との間に発生する寄生容量、特にドレインパッド領域下の容量Ｃdsub１は小さくなり、これによりトータルの寄生容量を小さくすることができる。
【００２８】
次に、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程について説明する。
図４は、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程の一部を示す概略断面図である。
【００２９】
本実施の形態では、支持基板を構成する半導体基板１としてのシリコン基板と、この表面に形成された酸化シリコン膜からなる埋め込み絶縁膜２と、さらにこの埋め込み絶縁膜２の表面に形成されたｎ型シリコン層からなる活性領域３を形成してなるＳＯＩ基板を用意する。ここではｎ型シリコン層からなる活性領域３の膜厚は１μｍとした。そして、図４（ａ）に示すように、このｎ型シリコン層からなる活性領域３に対し薄い酸化シリコン膜１１と窒化シリコン膜１２とを順次積層し、さらに間隔（Ｗ）を隔てて幅（Ｌ）のストライプ状パターンからなるレジストパターン１３を形成する。ここでレジストパターン１３の間隔は小トレンチの幅に相当し、レジストパターン１３の幅は小トレンチの間隔に相当する。
そして、図４（ｂ）に示すように、異方性エッチングを施すことで、埋め込み絶縁膜２に到達する小トレンチＴｓを形成する。
【００３０】
そして、図４（ｃ）に示すように、レジストパターン１３を除去し、熱酸化を行い、小トレンチＴｓの内壁および外壁に酸化シリコン膜１４ｓを形成し、隣接するトレンチＴｓに到達するとともに小トレンチ内部を完全に酸化するようにする。そして幅１００μｍの酸化シリコン膜からなる絶縁性領域１４を形成する。ここでは１１００℃１０分の水蒸気酸化を行った。そして最後に、窒化シリコン膜１２および表面の薄い酸化シリコン膜１１をエッチング除去する。
このようにして図１乃至３に示したＬＤＭＯＳＦＥＴが形成される。
【００３１】
ここで小トレンチの間隔Ｌと小トレンチの幅Ｗの比は、図５に説明図を示すように、Ｌ：Ｗ＝９：１１とするのが望ましい。
この構成により、酸化して酸化シリコン膜を形成する際、表面より内部に約４５％、表面より外側に約５５％形成されるため、ＬとＷの間隔をこの比になるように設定することで酸化シリコン膜が到達するのと最短の時間で全酸化できる。
比較のために、従来のように、同じ膜厚の活性領域を表面から埋め込み絶縁膜に到達するまで酸化した場合、５００分程度の時間がかかり、バーズビークが形成された。
このことからも、きわめて短時間で作業性よく、断面垂直な酸化シリコン膜を形成することが可能となる。
【００３２】
以上説明してきたように、本実施の形態の方法によれば、全酸化に要する時間は活性領域の膜厚に依存することなく、各小トレンチ幅Ｗと各小トレンチ間隔Ｌで決定することができる、従って、各トレンチ幅と各トレンチ間隔との長さを調整することで酸化に要する時間を短縮することができる。これにより、欠陥の発生やバーズビークの増加を抑制することができる。
またこの方法によれば活性領域を貫通し埋め込み絶縁膜に到達するまで小トレンチを形成しているため、確実に深さ全体にわたって活性領域を不活性化することが可能となる。
また、本発明の方法で形成された半導体装置は、バーズビークの増加を抑制することができるため、不活性領域の周縁が基板表面に対して垂直となるようにすることができ、小型化が可能となる。
【００３３】
また、ＳＯＩ構造型のＬＤＭＯＳＦＥＴをインバーター等に応用するためには、その耐圧を実用的な３０Ｖ以上に設定する必要がある。
【００３４】
なお、本実施の形態においては、埋め込み絶縁膜２として酸化シリコン膜を用いたが、窒化アルミニウム（ＡｌＮ）または、酸化シリコン膜よりも誘電率が低く、かつ、熱伝導率が高い材料を用いるようにすれば、さらにドレイン・基板間容量Ｃdsubを低減できるとともに、オン抵抗とドレイン電流によってドリフト領域内に発生する熱を効率良く半導体基板１（シリコン基板）側に逃がして発熱を抑制することができ、熱破壊を防止することができる。
【００３５】
また、ドリフト領域すなわち活性領域をＳｉに比べて移動度が高く、熱伝導度が高く、高電界強度を有するＳｉＣまたは、同様の特性を有し、Ｓｉよりも広いバンドギャップを有する材料により形成すれば、オン抵抗がさらに低くなり、耐圧が高くなるとともに、ドリフト領域内で発生する熱を効率良く半導体基板（シリコン基板）側に逃がして発熱を抑制することができ、熱破壊を防止することができる。
【００３６】
（実施の形態２）
次に本発明の実施の形態２について説明する。
図６（ａ）乃至（ｄ）は本発明の実施の形態２のＬＤＭＯＳＦＥＴの製造工程を示す断面図である。
本実施の形態では、図６（ｂ）に示すように、酸化に先立ち、小トレンチ内壁にリンＰをイオン注入し、不純物を添加した後に、水蒸気酸化を行うようにしたことを特徴とするものである。他の工程については前記実施の形態１と同様である。
すなわち、本実施の形態では、支持基板を構成する半導体基板１としてのシリコン基板と、この表面に形成された酸化シリコン膜からなる埋め込み絶縁膜２と、さらにこの埋め込み絶縁膜２の表面に形成されたｎ型シリコン層からなる活性領域３を形成してなるＳＯＩ基板を用意する。ここではｎ型シリコン層の膜厚は１μｍとした。そして、図６（ａ）に示すように、このｎ型シリコン層に対し薄い酸化シリコン膜１１と窒化シリコン膜１２とを順次積層し、さらに間隔（Ｗ）を隔てて幅（Ｌ）のストライプ状パターンからなるレジストパターン１３を形成する。ここでもレジストパターン１３の間隔は小トレンチの幅に相当し、レジストパターン１３の幅は小トレンチの間隔に相当する。
そして、図６（ｂ）に示すように、異方性エッチングを施すことで、埋め込み絶縁膜２に到達する小トレンチＴｓを形成する。
【００３７】
そして、図６（ｃ）に示すように、レジストパターン１３を除去し、リンイオンを１０１３ａｔｏｍｓ／ｃｍ２〜１０１６ａｔｏｍｓ／ｃｍ２程度ドープする。そして図６（ｄ）に示すように、熱酸化を行い、小トレンチＴｓの内壁および外壁に酸化シリコン膜１４ｓを形成し、隣接するトレンチＴｓに到達するとともに小トレンチ内部を完全に酸化するようにする。そして幅１００μｍの酸化シリコン膜からなる絶縁性領域１４を形成する。ここでは１１００℃、８分の水蒸気酸化を行った。そして最後に、窒化シリコン膜１２および表面の薄い酸化シリコン膜１１をエッチング除去する。
このようにして、さらに短時間で埋め込み絶縁膜に到達するように酸化シリコン膜からなる絶縁性領域１４を形成することが出来る。
このようにリンなどの不純物イオンを、酸化に先立ち注入しておくことにより、酸化速度が増加し、効率よく酸化することが出来る。またシリコンのダングリングボンドを増加させることにより、酸化速度を増大することが出来るものと考えられる。またリンはゲッタリング効果があるため、素子耐性を高める  ことが出来る。
【００３８】
この構成によれば、断面垂直のトレンチを構成しているため、バーズビークの形成が絶縁性領域１４である酸化シリコン膜の幅を増大することなく形成可能である。このため、このようにして占有面積の増大を防止し、小型のＬＤＭＯＳＦＥＴを形成することが可能となる。
【００３９】
（実施の形態３）
次に本発明の実施の形態３について説明する。
図７（ａ）乃至（ｄ）は本発明の実施の形態３のＬＤＭＯＳＦＥＴの製造工程を示す工程断面図である。
前記実施の形態２では、小トレンチＴｓ内壁にイオン注入を行い酸化速度の増大をはかるようにしたが、本実施の形態では、小トレンチＴｓ形成後、小トレンチＴｓ内壁に多結晶シリコン膜を成膜し、この多結晶シリコン膜を酸化するようにしたものである。
【００４０】
本実施の形態では、実施の形態１および２と同様、支持基板を構成する半導体基板１としてのシリコン基板と、この表面に形成された酸化シリコン膜からなる埋め込み絶縁膜２と、さらにこの埋め込み絶縁膜２の表面に形成されたｎ型シリコン層からなる活性領域３を形成してなるＳＯＩ基板を用意する。ここではｎ型シリコン層の膜厚は１μｍとした。そして、図７（ａ）に示すように、このｎ型シリコン層に対し薄い酸化シリコン膜１１と窒化シリコン膜１２とを順次積層し、さらに間隔（Ｗ）を隔てて幅（Ｌ）のストライプ状パターンからなるレジストパターン１３を形成する。ここでもレジストパターン１３の間隔は小トレンチの幅に相当し、レジストパターン１３の幅は小トレンチの間隔に相当する。
そして、図７（ｂ）に示すように、異方性エッチングを施すことで、埋め込み絶縁膜２に到達する小トレンチＴｓを形成する。
【００４１】
そして、図７（ｃ）に示すように、レジストパターン１３を除去し、トレンチ内壁にＣＶＤ法により、多結晶シリコン膜１５を形成する。
そして図７（ｄ）に示すように、この多結晶シリコン膜１５から熱酸化を行い、小トレンチＴｓの内壁に形成された多結晶シリコン膜１５からｎ型シリコン層からなる活性領域３を酸化し、小トレンチＴｓの内壁および外壁に酸化シリコン膜１４ｓを形成し、隣接するトレンチＴｓに到達するとともに小トレンチ内部を完全に酸化するようにする。そして幅１００μｍの酸化シリコン膜からなる絶縁性領域１４を形成する。ここでは１１００℃６分の水蒸気酸化を行った。そして最後に、窒化シリコン膜１２および表面の薄い酸化シリコン膜１１をエッチング除去する。
この方法によれば、酸化速度の速い多結晶シリコンを導入することで酸化時間の短縮を図ることができる。また多結晶シリコンの酸化により形成された酸化シリコン膜の方が単結晶シリコンの酸化により形成された酸化シリコン膜より応力が小さいことから、各酸化領域が接合する際、応力を緩和することができる。
この構成により、大幅なチップ面積の低減を図ることができる。
【００４２】
他の構成については前記実施の形態１と同様である。
この構成によれば、断面垂直のトレンチを構成しているため、絶縁性領域１４が小さい。このため、占有面積の増大を防止し、小型のＬＤＭＯＳＦＥＴを形成することが可能となる。
【００４３】
（実施の形態４）
次に本発明の実施の形態４について説明する。
図８（ａ）乃至（ｄ）は発明の実施の形態４のＬＤＭＯＳＦＥＴを示す断面図である。
前記実施の形態では、多結晶シリコン膜１５を形成し、この酸化により酸化シリコン膜１４を形成するようにしたが、本実施の形態では、多結晶シリコン膜をリンドープの多結晶シリコン膜１５ｐで構成したことを特徴とする。本実施の形態では、ドープト多結晶シリコン膜は、成膜時に同時に形成する。
この場合は図８（ｃ）に示すように、多結晶シリコン膜１５に対し、イオン注入を行いリンドープの多結晶シリコン膜１５ｐを形成する。
そして図８（ｄ）に示すように、このリンドープの多結晶シリコン膜１５ｐから熱酸化を行い、小トレンチＴｓの内壁に形成されたリンドープの多結晶シリコン膜１５ｐからｎ型シリコン層からなる活性領域３を熱酸化し、小トレンチＴｓの内壁および外壁に酸化シリコン膜１４ｓを形成し、隣接するトレンチＴｓに到達するとともに小トレンチ内部を完全に酸化するようにする。そして幅１００μｍの酸化シリコン膜からなる絶縁性領域１４を形成する。ここでは１１００℃、６分の水蒸気酸化を行った。そして最後に、窒化シリコン膜１２および表面の薄い酸化シリコン膜１１をエッチング除去する。
他の工程については前記実施の形態３と同様であるため、ここでは説明を省略する。
この方法によっても、さらに効率よく酸化を行うことができ、短時間で信頼性の高い絶縁性領域をもつＬＤＭＯＳＦＥＴを形成することが可能となる。
なお、不純物を含有するガスを用いてＣＶＤ法によりリンドープの多結晶シリコン膜１５ｐを形成するようにしてもよい。
なお、図面上、小トレンチの幅と小トレンチの間隔との比は必ずしも、寸法比通りとなっていない。
【符号の説明】
【００４４】
１  半導体基板
２  埋め込み絶縁膜
４  ｐ型ウェル領域
５  ｎ＋型ソース領域
６  ｎ＋型ドレイン領域
７  ｐ＋型ボディコンタクト領域
８  ソース電極
９  ドレイン電極
１０  ゲート電極
１１  酸化シリコン膜
１２  窒化シリコン膜
１３  レジストパターン
１４  絶縁性領域
１５  多結晶シリコン膜
１５ｐ  ドープト多結晶シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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