(57)【要約】【課題】ワード選択スピードを向上することができ、また動作電流の低減を図ることが可能な半導体記憶装置を提供することである。【解決手段】本発明かかる半導体記憶装置は、メインワードデコーダ１と、サブワードドライバ２_１〜２_４と、両端にサブワードドライバ２_１、２_２がそれぞれ設けられると共に、複数のサブワード線を含む第１のメモリセルアレイ３_１と、メインワードデコーダ１から最も離れた位置に配置され、サブワードドライバ２_３、２_４がメインワードデコーダ１に近い側のみに配置された第２のメモリセルアレイ３_２と、を備える。メインワード線４およびプリデコード線５は、メインワードデコーダ１から第２のメモリセルアレイ３_２のサブワードドライバ２_４まで延びるように配置されている。【選択図】図１
2012238361.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に設けられたメインワード線およびプリデコード線に、メインワード信号およびプリデコード信号をそれぞれ供給するメインワードデコーダと、
前記プリデコード信号に応じて、前記メインワード線に対して前記第１の方向と平行に複数設けられたサブワード線のうちの１つのサブワード線を特定する複数のサブワードドライバと、
前記第１の方向における両端に前記サブワードドライバがそれぞれ配置されると共に、前記複数のサブワード線を含み、当該複数のサブワード線により選択される複数のメモリセルを備える第１のメモリセルアレイと、
前記メインワードデコーダから最も離れた位置に配置され、前記サブワードドライバが前記第１の方向における両端のうち前記メインワードデコーダに近い側のみに配置され、且つ前記複数のサブワード線を含み、当該複数のサブワード線により選択される複数のメモリセルを備える第２のメモリセルアレイと、を備える
半導体記憶装置。
【請求項２】
前記メインワード線は、前記メインワードデコーダから、前記第２のメモリセルアレイに最も隣接して配置されたサブワードドライバまで延びるように配置されている、請求項１に記載の半導体記憶装置。
【請求項３】
前記プリデコード線の少なくとも一部は、前記メインワードデコーダから、前記第２のメモリセルアレイに最も隣接して配置されたサブワードドライバまで延びるように配置されている、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置は、
前記第２のメモリセルアレイの前記メインワードデコーダに近い側に配置された第１のサブワードドライバと、
当該第１のサブワードドライバと前記第２のメモリセルアレイとの間に配置された第２のサブワードドライバと、を備え、
前記第１のサブワードドライバは、前記複数のサブワード線のうちの奇数番目のサブワード線を駆動するサブワードドライバ回路を備え、
前記第２のサブワードドライバは、前記複数のサブワード線のうちの偶数番目のサブワード線を駆動するサブワードドライバ回路を備える、
請求項１乃至３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置は、
前記第２のメモリセルアレイの前記メインワードデコーダに近い側に配置された第１のサブワードドライバと、
当該第１のサブワードドライバと前記第２のメモリセルアレイとの間に配置された第２のサブワードドライバと、を備え、
前記第１のサブワードドライバは、前記複数のサブワード線のうちの偶数番目のサブワード線を駆動するサブワードドライバ回路を備え、
前記第２のサブワードドライバは、前記複数のサブワード線のうちの奇数番目のサブワード線を駆動するサブワードドライバ回路を備える、
請求項１乃至３のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置は、前記第１のメモリセルアレイと当該第１のメモリセルアレイの両端に設けられたサブワードドライバとの組み合わせを少なくとも１つ備え、
前記メインワード線および前記プリデコード線は、前記第１のメモリセルアレイおよび当該第１のメモリセルアレイの両端に設けられたサブワードドライバの上を前記第１の方向に通過するように設けられている、
請求項１乃至５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記サブワードドライバは、前記メインワード線、前記プリデコード線、および前記サブワード線に接続されたサブワードドライバ回路を含み、
前記サブワードドライバ回路は、前記プリデコード線に供給される前記プリデコード信号に応じて、前記複数のサブワード線のうちの１つのサブワード線を特定する、
請求項１乃至６のいずれか一項に記載の半導体記憶装置。
【請求項８】
前記第１のメモリセルアレイの両端に配置された前記サブワードドライバがそれぞれ備えるサブワードドライバ回路は、それぞれ千鳥状に配置されている、請求項７に記載の半導体記憶装置。
【請求項９】
前記メインワード線は、前記第２のメモリセルアレイに最も隣接して配置されたサブワードドライバが備えるサブワードドライバ回路の上を通過しないように配置されている、請求項７または８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に階層ワード線方式を用いた半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の一つであるＤＲＡＭでは、ワード線自身の製造歩留まりを向上させ、配線遅延を低減するために階層ワード線方式が実用化されてきている。
【０００３】
この階層ワード線方式は、ワード線を多分割にしてサブワード線とし、１組の行デコーダとワードドライバとを複数のサブワード線で共有することにより、金属配線（メインワード線、プリデコード線）の繰り返しピッチ（幅＋スペース）をメモリセルのワード線ピッチよりも緩和し、金属配線の製造歩留まりを高めるものである。
【０００４】
特許文献１には、階層ワード線方式を用いた半導体記憶装置に関する技術が開示されている。以下、図７および図８を用いて特許文献１に開示されている技術について説明する。
【０００５】
図７は、特許文献１に開示されている階層ワード線方式でのワード線構造を示す図である。図７に示すワード線構造は、メインローデコーダ領域１１、メインワードドライバ領域１２、メモリセルサブアレー１５、センスアンプ領域１６、サブワードドライバ領域１７、および交差領域１８を備える。メインワード線ＭＷＢ（ＢはＭＷ（真：Ｔｒｕｅ）の反転（バー）表記、以後同様）とプリデコード線ＦＸＢは金属配線層（たとえばアルミニウム層）、サブワード線ＳＷはポリシリコンまたはポリサイド層で構成されている。サブワード線ＳＷはメモリセルのトランジスタを駆動するので、サブワード線ＳＷの繰り返しピッチはメモリセルの繰り返しピッチと等しく微細である。
【０００６】
サブワード線ＳＷを作る工程はメモリセルの容量を作る工程の前なので、微細なパターンの加工も可能である。図７においては、メモリセルサブアレー１５が２５６本のサブワード線ＳＷからなるとき、メインワード線ＭＷＢが３２本、プリデコード線ＦＸＢが８本であり、サブワードドライバで論理動作を行い、２５６本のサブワード線ＳＷから１本を選択する。金属配線層はメインワード線ＭＷＢが３２本、プリデコード線ＦＸＢが８本で済むので、その繰り返しピッチはメモリセルの繰り返しピッチに比べて２５６／（３２＋８）＝６．４倍に緩和される。サブワード線ＳＷはメモリセルサブアレー１５の両側のサブワードドライバから交互に出力される。
【０００７】
また、センスアンプ領域１６とサブワードドライバ領域１７の交差領域１８にはＦＸドライバが置かれている。ＦＸドライバは、プリデコード線ＦＸＢからの信号を入力し、プリデコード線ＦＸに生成した信号を出力し、サブワードドライバに当該信号を供給する。この交差領域１８にはセンスアンプ群の制御回路（スイッチＭＯＳトランジスタなど）も置かれる。図７において、Ｍは金属配線層を示しており、メタル２層Ｍ２、メタル３層Ｍ３で表し、また後述の図８に示すＦＧはＭＯＳトランジスタのゲート層を表している。
【０００８】
図８（ａ）は、特許文献１に開示されているサブワードドライバ回路の構成を示す図であり、図８（ｂ）は当該サブワードドライバ回路の動作波形を示す図である。１つのサブワードドライバ回路は、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の３個のトランジスタを備える。図８（ｂ）の動作波形図において、ＶＰＰとはワード線の選択電圧となるチップ内昇圧電圧である。
【０００９】
メインワード線ＭＷＢがＬｏｗ、プリデコード線ＦＸＢがＬｏｗ、プリデコード線ＦＸがＨｉｇｈのとき、サブワード線ＳＷはＨｉｇｈレベル（ＶＰＰ）の選択状態となる。ＮＭＯＳトランジスタＭＮ２が必要な理由はメインワード線が選択、プリデコード線が非選択（ＭＷＢがＬｏｗ、ＦＸＢがＨｉｇｈ、ＦＸがＬｏｗ）のとき、サブワード線ＳＷをＶＳＳレベル（０Ｖ）に固定するためである。このＮＭＯＳトランジスタＭＮ２がないと、この入力状態ではサブワード線ＳＷはＰＭＯＳトランジスタＭＰ１のスレッショルド電圧Ｖｔｈ以下には下げられず、また信号間の誘導雑音によって非選択であるにもかかわらず容易に電位が浮き上がってしまい、メモリセルトランジスタにリーク電流が流れ、メモリセル情報が破壊される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平１０−３０８０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図９は、階層ワード線方式の半導体記憶装置のレイアウトを示す図であり、図７に示した半導体記憶装置の構成に対応している。図９に示す半導体記憶装置は、メインワードデコーダ１０１、サブワードドライバ１０２、メモリセルアレイ１０３、メインワード線１０４、プリデコード線１０５、およびサブワード線１０６を備える。なお、メインワード線１０４、プリデコード線１０５、およびサブワード線１０６上にある黒丸は、各構成要素とこれらの線との接続点を示している（以下同様である）。
【００１２】
メインワード線１０４は、メインワードデコーダ１０１から図面右端のサブワードドライバ１０２までを、各サブワードドライバ１０２および各メモリセルアレイ１０３上を通過するように延びている。同様に、プリデコード線１０５は、メインワードデコーダ１０１から図面右端のサブワードドライバ１０２までを、各サブワードドライバ１０２および各メモリセルアレイ１０３上を通過するように延びている。各サブワード線１０６は、各サブワードドライバ１０２からメモリセルアレイ１０３へ延びている。メインワード線１０４、プリデコード線１０５、およびサブワード線１０６は、互いに平行に延びている。
【００１３】
サブワードドライバ１０２は、メモリセルアレイ１０３上を通過するメインワード線１０４からの信号とプリデコード線１０５からの信号に基づき活性化するサブワード線１０６を選択する。例えば、サブワードドライバ１０２が１２８本のサブワード線を駆動する場合、メインワード線１０４は１６本、プリデコード線１０５は８本となる。
【００１４】
また、図９に示すように、２つのサブワードドライバ１０２はそれぞれ、メモリセルアレイ１０３の両端に配置されている。例えば、図１０に示すようにサブワードドライバ１０２'が４つのサブワードドライバ回路１０７を備えるとする。そして、サブワードドライバ回路１個当たりサブワード線１０５の４本分のピッチが必要な場合、サブワードドライバを並列に４個並べる必要がある。この場合、サブワードドライバ１０７の上を貫通するメインワード線１０４と同じ配線層のローカル配線１０８が必要になるが、ローカル配線１０８のピッチが狭いため、メインワード線１０４とプリデコード線１０５の配線領域を取ることができない。そのため、階層ワード線方式を採用する場合、図１１に示すように、メモリアレイ領域１０３の左右両端にサブワードドライバ１０２を配置する千鳥構成をとることにより、ローカル配線１０８のピッチを緩和することができる。このようにして、メインワード線１０４とプリデコード線１０５の配線領域を確保している。
【００１５】
しかしながら、図９に示した階層ワード線方式の半導体記憶装置では、メインワード線１０４とプリデコード線１０５をメインワードデコーダ１０１から最も遠いサブワードドライバ１０２（つまり、図面右端のサブワードドライバ１０２）まで延ばす必要がある。よって、メインワード線１０４とプリデコード線１０５の物理的な配線長が長くなってしまい、千鳥構成を取らない場合に対してワード選択スピードが遅くなり、また動作電流も大きくなるという問題がある。
【課題を解決するための手段】
【００１６】
本発明かかる半導体記憶装置は、第１の方向に設けられたメインワード線およびプリデコード線に、メインワード信号およびプリデコード信号をそれぞれ供給するメインワードデコーダと、前記プリデコード信号に応じて、前記メインワード線に対して前記第１の方向と平行に複数設けられたサブワード線のうちの１つのサブワード線を特定する複数のサブワードドライバと、前記第１の方向における両端に前記サブワードドライバがそれぞれ配置されると共に、前記複数のサブワード線を含み、当該複数のサブワード線により選択される複数のメモリセルを備える第１のメモリセルアレイと、前記メインワードデコーダから最も離れた位置に配置され、前記サブワードドライバが前記第１の方向における両端のうち前記メインワードデコーダに近い側のみに配置され、且つ前記複数のサブワード線を含み、当該複数のサブワード線により選択される複数のメモリセルを備える第２のメモリセルアレイと、を備える。
【００１７】
本発明かかる半導体記憶装置では、メインワードデコーダから最も離れた位置に配置された第２のメモリセルアレイの両端のうちメインワードデコーダに近い側のみにサブワードドライバが配置されている。よって、第２のメモリセルアレイの上をメインワード線およびプリデコード線が通過しないような構成とすることができるので、メインワード線およびプリデコード線を短くすることができる。これにより、ワード選択スピードを向上することができ、また動作電流の低減を図ることが可能な半導体記憶装置を提供することができる。
【発明の効果】
【００１８】
本発明により、ワード選択スピードを向上することができ、また動作電流の低減を図ることが可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態にかかる半導体記憶装置を示す図である。
【図２】実施の形態にかかる半導体記憶装置を示す図である。
【図３】実施の形態にかかる半導体記憶装置の具体例を示す図である。
【図４】実施の形態にかかる半導体記憶装置が備えるサブワードドライバ回路の一例を示す図である。
【図５】図４に示したサブワードドライバ回路の動作を説明するための図である。
【図６】実施の形態にかかる半導体記憶装置の具体例を示す図である。
【図７】特許文献１に開示されている技術を説明するための図である。
【図８】特許文献１に開示されている技術を説明するための図である。
【図９】本発明の課題を説明するための図である。
【図１０】本発明の課題を説明するための図である。
【図１１】本発明の課題を説明するための図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本実施の形態にかかる半導体記憶装置を示す図である。図１に示すように、本実施の形態にかかる半導体記憶装置は、メインワードデコーダ１、サブワードドライバ２_１〜２_４、メモリセルアレイ３_１、３_２、メインワード線４、プリデコード線５、およびサブワード線６_１、６_２、７_１、７_２を備える。
【００２１】
メインワードデコーダ１は、第１の方向（紙面左右方向）に設けられたメインワード線４およびプリデコード線５に、メインワード信号およびプリデコード信号をそれぞれ供給する。
【００２２】
サブワードドライバ２_１〜２_４は、プリデコード線５から供給されるプリデコード信号に応じて、１つのメインワード線４に対して複数設けられたサブワード線のうちの１つのサブワード線を特定する。例えば、メモリセルアレイ３_１が１本のメインワード線４に対して８本のサブワード線を備える場合、プリデコード線５から供給されるプリデコード信号に基づいて、８本のサブワード線の中からメインワード信号を供給するサブワード線を１本選択する。各サブワードドライバ２_１〜２_４は複数のサブワードドライバ回路を備える。各サブワードドライバ回路は、メインワード線４、プリデコード線５、およびサブワード線に接続されている。
【００２３】
メモリセルアレイ（第１のメモリセルアレイ）３_１は、第１の方向における両端にサブワードドライバ２_１、２_２がそれぞれ設けられている。メモリセルアレイ３_１は、複数のサブワード線６_１、６_２を含み、当該複数のサブワード線６_１、６_２により選択される複数のメモリセルを備える。サブワードドライバ２_１はメモリセルアレイ３_１の図面左側から右側へサブワード線６_１を介してメインワード信号を供給する。また、サブワードドライバ２_２はメモリセルアレイ３_１の図面右側から左側へサブワード線６_２を介してメインワード信号を供給する。
【００２４】
図１１で説明したように、メモリセルアレイ３_１の左右両端に配置されたサブワードドライバ２_１、２_２の各サブワードドライバ回路を千鳥構成とすることで、各サブワードドライバ回路と各サブワード線とを結ぶローカル配線のピッチを緩和することができる。これにより、メインワード線４とプリデコード線５の配線領域を確保することができる。なお、メモリセルアレイ３_１、サブワードドライバ２_１、およびサブワードドライバ２_２で構成される回路を第１のメモリ回路３１とも記載する。
【００２５】
メモリセルアレイ（第２のメモリセルアレイ）３_２は、メインワードデコーダ１から最も離れた位置に配置されている。また、メモリセルアレイ３_２のサブワードドライバ２_３、２_４は、メモリセルアレイ３_２の第１の方向における両端のうちメインワードデコーダ１に近い側のみに配置されている。メモリセルアレイ３_２は、複数のサブワード線７_１、７_２を含み、当該複数のサブワード線７_１、７_２により選択される複数のメモリセルを備える。
【００２６】
サブワードドライバ２_３はメモリセルアレイ３_２の図面左側から右側へサブワード線７_１を介してメインワード信号を供給する。また、サブワードドライバ２_４はメモリセルアレイ３_２の図面左側から右側へサブワード線７_２を介してメインワード信号を供給する。なお、メモリセルアレイ３_２、サブワードドライバ２_３、およびサブワードドライバ２_４で構成される回路を第２のメモリ回路３２とも記載する。
【００２７】
図１に示すように、メインワード線４は、メインワードデコーダ１からサブワードドライバ２_４まで、サブワードドライバ２_１、メモリセルアレイ３_１、サブワードドライバ２_２、およびサブワードドライバ２_３の上を通過するように延びている。同様に、プリデコード線５は、メインワードデコーダ１からサブワードドライバ２_４まで、サブワードドライバ２_１、メモリセルアレイ３_１、サブワードドライバ２_２、およびサブワードドライバ２_３の上を通過するように延びている。すなわち、メインワード線４およびプリデコード線５は、メインワードデコーダ１から、メモリセルアレイ３_２に最も隣接して配置されたサブワードドライバ２_４まで延びるように配置されている。
【００２８】
このとき、メモリセルアレイ３_２のメインワードデコーダ１に近い側に配置されたサブワードドライバ２_３、２_４だけは、図１０に示したサブワードドライバ１０２'のような構成とすることができる。これは、メモリセルアレイ３_２の右側にサブワードドライバが存在しないため、メインワード線４はサブワードドライバ回路上を通過する必要がなく（図１０参照）、よって上層配線領域をサブワードドライバ回路上を通過するローカル配線の用途に使用することができるからである。
【００２９】
よって、図１に示した半導体記憶装置ではメモリセルアレイ３_２の上をメインワード線４およびプリデコード線５が通過しないような構成としているので、図９に示した従来の半導体記憶装置と比較して、メインワード線４およびプリデコード線５を短くすることができる。よって、本実施の形態にかかる発明により、ワード選択スピードを向上することができ、また動作電流の低減を図ることが可能な半導体記憶装置を提供することができる。
【００３０】
図１に示した本実施の形態にかかる半導体記憶装置では、メインワード線４およびプリデコード線５の配線長は、例えば図９に示した従来の半導体記憶装置の場合と比較して、約１／２になる。これにより、ワード選択スピードの遅延の原因となっていた、メインワード線のＣＲ積を１／４にすることができる。また、ワード選択スピードを大きく改善することができる。更に、配線容量Ｃを１／２にすることができるので、動作電流も大きく低減することができる。
【００３１】
なお、本実施の形態にかかる半導体記憶装置では、図２に示すようにメインワードデコーダ１と第２のメモリ回路３２との間に、第１のメモリ回路３１と同様の構成の回路を複数設けてもよい。第１のメモリ回路３１の数は任意に決定することができる。
【００３２】
次に、本実施の形態にかかる半導体記憶装置の具体例について、図３〜図６を用いて説明する。図３は、本実施の形態にかかる半導体記憶装置の具体例を示す図であり、第１のメモリ回路３１の詳細を説明するための図である。図３に示す第１のメモリ回路３１は、メモリセルアレイ３_１の両端にサブワードドライバ２_１およびサブワードドライバ２_２が設けられている。なお、図３に示す例では、１本のメインワード線ＭＷＢ０に対して８本のサブワード線ＳＷ０〜ＳＷ７を備えるものとする。また、プリデコード線５は８本（ＦＸＢ０〜ＦＸＢ７）備えるものとする。
【００３３】
また、図３に示した例は半導体記憶装置の一部であり、半導体記憶装置の規模に応じて、メモリセルアレイ、サブワードドライバ、メインワード線、サブワード線、およびプリデコード線を適宜増やすことができる。また、図３に示す例では、メモリセルアレイに配置されているビット線を省略している。
【００３４】
図３に示すサブワードドライバ２_１は、４つのサブワードドライバ回路８_１、８_３、８_５、８_７を備える。サブワードドライバ回路８_１、８_３、８_５、８_７はそれぞれ、配線（不図示）を介してメインワード線ＭＷＢ０に接続されている。同様に、サブワードドライバ２_２は、４つのサブワードドライバ回路８_２、８_４、８_６、８_８を備える。サブワードドライバ回路８_２、８_４、８_６、８_８はそれぞれ、配線（不図示）を介してメインワード線ＭＷＢ０と接続されている。
【００３５】
ここで、メインワード線ＭＷＢ０は、実際には、サブワードドライバ２_１の４つのサブワードドライバ回路８_１、８_３、８_５、８_７の上、およびサブワードドライバ２_２の４つのサブワードドライバ回路８_２、８_４、８_６、８_８の上を通過している。この時、サブワードドライバ２_１の４つのサブワードドライバ回路８_１、８_３、８_５、８_７とサブワードドライバ２_２の４つのサブワードドライバ回路８_２、８_４、８_６、８_８はそれぞれ千鳥状に配置されている。よって、サブワードドライバ２_１、２_２の上を貫通するメインワード線ＭＷＢ０と同じ配線層のローカル配線の配線ピッチを緩和することができる。したがって、メインワード線ＭＷＢ０はサブワードドライバ２_１、２_２の各サブワードドライバ回路８_１〜８_８の上を通過することができる。
【００３６】
サブワードドライバ２_１は、ＦＸドライバ９_１、９_３、９_５、９_７を備える。ＦＸドライバ９_１、９_３、９_５、９_７はそれぞれ、プリデコード線ＦＸＢ０、ＦＸＢ２、ＦＸＢ４、ＦＸＢ６から信号を入力し、当該信号を反転させた信号をそれぞれＦＸ０、ＦＸ２、ＦＸ４、ＦＸ６として出力する。
【００３７】
サブワードドライバ回路８_１は、メインワード線ＭＷＢ０、プリデコード線ＦＸＢ０、ＦＸドライバ９_１の出力ＦＸ０、およびサブワード線ＳＷ０と接続されている。サブワードドライバ回路８_３は、メインワード線ＭＷＢ０、プリデコード線ＦＸＢ２、ＦＸドライバ９_３の出力ＦＸ２、およびサブワード線ＳＷ２と接続されている。サブワードドライバ回路８_５は、メインワード線ＭＷＢ０、プリデコード線ＦＸＢ４、ＦＸドライバ９_５の出力ＦＸ４、およびサブワード線ＳＷ４と接続されている。サブワードドライバ回路８_７は、メインワード線ＭＷＢ０、プリデコード線ＦＸＢ６、ＦＸドライバ９_７の出力ＦＸ６、およびサブワード線ＳＷ６と接続されている。
【００３８】
同様に、サブワードドライバ２_２は、ＦＸドライバ９_２、９_４、９_６、９_８を備える。ＦＸドライバ９_２、９_４、９_６、９_８はそれぞれ、プリデコード線ＦＸＢ１、ＦＸＢ３、ＦＸＢ５、ＦＸＢ７から信号を入力し、当該信号を反転させた信号をそれぞれＦＸ１、ＦＸ３、ＦＸ５、ＦＸ７として出力する。
【００３９】
サブワードドライバ回路８_２は、メインワード線ＭＷＢ０、プリデコード線ＦＸＢ１、ＦＸドライバ９_２の出力ＦＸ１、およびサブワード線ＳＷ１と接続されている。サブワードドライバ回路８_４は、メインワード線ＭＷＢ０、プリデコード線ＦＸＢ３、ＦＸドライバ９_４の出力ＦＸ３、およびサブワード線ＳＷ３と接続されている。サブワードドライバ回路８_６は、メインワード線ＭＷＢ０、プリデコード線ＦＸＢ５、ＦＸドライバ９_６の出力ＦＸ５、およびサブワード線ＳＷ５と接続されている。サブワードドライバ回路８_８は、メインワード線ＭＷＢ０、プリデコード線ＦＸＢ７、ＦＸドライバ９_８の出力ＦＸ７、およびサブワード線ＳＷ７と接続されている。
【００４０】
そして、サブワードドライバ回路８_１〜８_８は、プリデコード線５（つまり、ＦＸＢ０〜ＦＸ７）からの信号に応じて、サブワード線ＳＷ０〜ＳＷ７のうちの一つのサブワード線を選択し、当該サブワード線を活性化させる。つまり、選択されたサブワード線にメインワード信号ＭＷＢ０が供給される。
【００４１】
図４は、サブワードドライバ回路８_１〜８_８の一例を示す図である。図４では代表としてサブワードドライバ回路８_１の回路図を示している。サブワードドライバ回路８_１は、ＰＭＯＳトランジスタＭＰ１１、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２を備える。ＰＭＯＳトランジスタＭＰ１１のゲートはメインワード線ＭＷＢ０に、ソースはＦＸドライバ９_１の出力ＦＸ０に、ドレインはサブワード線ＳＷ０に接続されている。ＮＭＯＳトランジスタＭＮ１１のゲートはメインワード線ＭＷＢ０に、ソースは接地電位（ＧＮＤ）に、ドレインはサブワード線ＳＷ０に接続されている。ＮＭＯＳトランジスタＭＮ１２のゲートはプリデコード線ＦＸＢ０に、ソースは接地電位（ＧＮＤ）に、ドレインはサブワード線ＳＷ０に接続されている。
【００４２】
図５に、図４に示したサブワードドライバ回路８_１の動作波形を示す。ここでＶＰＰとはワード線の選択電圧となるチップ内昇圧電圧である。図５に示すように、メインワード線ＭＷＢ０がＨｉｇｈ、プリデコード線ＦＸＢ０がＨｉｇｈ、ＦＸドライバ９_１の出力ＦＸ０がＬｏｗのとき、サブワード線ＳＷ０はＬｏｗレベルの非選択状態となる。一方、図５に示すように、メインワード線ＭＷＢ０がＬｏｗ、プリデコード線ＦＸＢ０がＬｏｗ、ＦＸドライバ９_１の出力ＦＸ０がＨｉｇｈのとき、サブワード線ＳＷ０はＨｉｇｈレベル（ＶＰＰ）の選択状態となる。
【００４３】
ここで、ＮＭＯＳトランジスタＭＮ１２が必要な理由はメインワード線ＭＷＢ０が選択、プリデコード線ＦＸＢ０が非選択（つまり、ＭＷＢ０がＬｏｗ、ＦＸＢ０がＨｉｇｈ、ＦＸ０がＬｏｗ）のとき、サブワード線ＳＷ０をＶＳＳレベル（０Ｖ）に固定するためである。このＮＭＯＳトランジスタＭＮ１２がないと、この入力状態ではサブワード線ＳＷ０はＰＭＯＳトランジスタＭＰ１１のスレッショルド電圧Ｖｔｈ以下には下げられず、また信号間の誘導雑音によって非選択であるにもかかわらず容易に電位が浮き上がってしまい、メモリセルトランジスタにリーク電流が流れ、メモリセル情報が破壊される。
【００４４】
図４、図５では、代表としてサブワードドライバ回路８_１の回路図と動作波形を示したが、他のサブワードドライバ回路８_２〜８_８についても同様である。また、この時、メインワード線４およびプリデコード線５は、サブワードドライバ２_１、メモリセルアレイ３_１、およびサブワードドライバ２_２の上を通過している。
【００４５】
次に、第２のメモリ回路３２の具体例について説明する。図６は、本実施の形態にかかる半導体記憶装置の具体例を示す図であり、第２のメモリ回路３２の詳細を説明するための図である。図６に示す第２のメモリ回路３２は、メモリセルアレイ３_２のメインワードデコーダ１に近い側に、サブワードドライバ（第１のサブワードドライバ）２_３とサブワードドライバ（第２のサブワードドライバ）２_４とを備える。なお、図６に示す例においても図３で示した例と同様に、１本のメインワード線ＭＷＢ０に対して８本のサブワード線ＳＷ１０〜ＳＷ１７を備えるものとする。また、プリデコード線５は８本（ＦＸＢ０〜ＦＸＢ７）備えるものとする。
【００４６】
また、図６に示した例は半導体記憶装置の一部であり、半導体記憶装置の規模に応じて、メモリセルアレイ、サブワードドライバ、メインワード線、サブワード線、およびプリデコード線を適宜増やすことができる。また、図６に示す例では、メモリセルアレイに配置されているビット線を省略している。
【００４７】
図６に示すサブワードドライバ２_３は、４つのサブワードドライバ回路２８_１、２８_３、２８_５、２８_７を備える。サブワードドライバ回路２８_１、２８_３、２８_５、２８_７はそれぞれ、配線（不図示）を介してメインワード線ＭＷＢ０に接続されている。同様に、サブワードドライバ２_４は、４つのサブワードドライバ回路２８_２、２８_４、２８_６、２８_８を備える。サブワードドライバ回路２８_２、２８_４、２８_６、２８_８はそれぞれ、配線（不図示）を介してメインワード線ＭＷＢ０と接続されている。
【００４８】
ここで、メインワード線ＭＷＢ０は、実際には、サブワードドライバ２_３の４つのサブワードドライバ回路２８_１、２８_３、２８_５、２８_７の上を通過し、サブワードドライバ２_２の上で終了している。つまり、メモリセルアレイ３_２の右側にサブワードドライバが存在しないため、メインワード線ＭＷＢ０はサブワードドライバ２_４の上を通過する必要がない。このため、上層配線領域３１において、メインワード線ＭＷＢ０と同じ配線層のローカル配線の配線ピッチを狭くすることができる。
【００４９】
サブワードドライバ２_３は、ＦＸドライバ２９_１、２９_３、２９_５、２９_７を備える。ＦＸドライバ２９_１、２９_３、２９_５、２９_７はそれぞれ、プリデコード線ＦＸＢ０、ＦＸＢ２、ＦＸＢ４、ＦＸＢ６から信号を入力し、当該信号を反転させた信号をそれぞれＦＸ０、ＦＸ２、ＦＸ４、ＦＸ６として出力する。
【００５０】
サブワードドライバ回路２８_１は、メインワード線ＭＷＢ０、プリデコード線ＦＸＢ０、ＦＸドライバ２９_１の出力ＦＸ０、およびサブワード線ＳＷ１０と接続されている。サブワードドライバ回路２８_３は、メインワード線ＭＷＢ０、プリデコード線ＦＸＢ２、ＦＸドライバ２９_３の出力ＦＸ２、およびサブワード線ＳＷ１２と接続されている。サブワードドライバ回路２８_５は、メインワード線ＭＷＢ０、プリデコード線ＦＸＢ４、ＦＸドライバ２９_５の出力ＦＸ４、およびサブワード線ＳＷ１４と接続されている。サブワードドライバ回路２８_７は、メインワード線ＭＷＢ０、プリデコード線ＦＸＢ６、ＦＸドライバ２９_７の出力ＦＸ６、およびサブワード線ＳＷ１６と接続されている。
【００５１】
同様に、サブワードドライバ２_４は、ＦＸドライバ２９_２、２９_４、２９_６、２９_８を備える。ＦＸドライバ２９_２、２９_４、２９_６、２９_８はそれぞれ、プリデコード線ＦＸＢ１、ＦＸＢ３、ＦＸＢ５、ＦＸＢ７から信号を入力し、当該信号を反転させた信号をそれぞれＦＸ１、ＦＸ３、ＦＸ５、ＦＸ７として出力する。
【００５２】
サブワードドライバ回路２８_２は、メインワード線ＭＷＢ０、プリデコード線ＦＸＢ１、ＦＸドライバ２９_２の出力ＦＸ１、およびサブワード線ＳＷ１１と接続されている。サブワードドライバ回路２８_４は、メインワード線ＭＷＢ０、プリデコード線ＦＸＢ３、ＦＸドライバ２９_４の出力ＦＸ３、およびサブワード線ＳＷ１３と接続されている。サブワードドライバ回路２８_６は、メインワード線ＭＷＢ０、プリデコード線ＦＸＢ５、ＦＸドライバ２９_６の出力ＦＸ５、およびサブワード線ＳＷ１５と接続されている。サブワードドライバ回路２８_８は、メインワード線ＭＷＢ０、プリデコード線ＦＸＢ７、ＦＸドライバ２９_８の出力ＦＸ７、およびサブワード線ＳＷ１７と接続されている。
【００５３】
そして、サブワードドライバ回路２８_１〜２８_８は、プリデコード線５（つまり、ＦＸＢ０〜ＦＸ７）からの信号に応じて、サブワード線ＳＷ１０〜ＳＷ１７のうちの一つのサブワード線を選択し、当該サブワード線を活性化させる。つまり、選択されたサブワード線にメインワード信号ＭＷＢ０が供給される。なお、サブワードドライバ回路２８_１〜２８_８についても、図４に示したサブワードドライバ回路と同様の回路を用いることができる。
【００５４】
また、図６に示した第２のメモリ回路３２では、プリデコード線５の一部（ＦＸＢ１、ＦＸＢ３、ＦＸＢ５、ＦＸＢ７）は、サブワードドライバ２_４まで延びるように配置されている。つまり、プリデコード線５の一部は、メモリセルアレイ３_２に最も隣接して配置されたサブワードドライバ２_４まで延びるように配置されている。
【００５５】
また、上記では、サブワードドライバ２_３が、複数のサブワード線ＳＷ１０〜ＳＷ１７のうちの奇数番目のサブワード線ＳＷ１０、ＳＷ１２、ＳＷ１４、ＳＷ１６を駆動し、サブワードドライバ２_４が、複数のサブワード線ＳＷ１０〜ＳＷ１７のうちの偶数番目のサブワード線ＳＷ１１、ＳＷ１３、ＳＷ１５、ＳＷ１７を駆動する場合を例として説明した。しかし、サブワードドライバ２_３が、複数のサブワード線ＳＷ１０〜ＳＷ１７のうちの偶数番目のサブワード線ＳＷ１１、ＳＷ１３、ＳＷ１５、ＳＷ１７を駆動し、サブワードドライバ２_４が、複数のサブワード線ＳＷ１０〜ＳＷ１７のうちの奇数番目のサブワード線ＳＷ１０、ＳＷ１２、ＳＷ１４、ＳＷ１６を駆動するように構成してもよい。
【００５６】
以上で説明したように、本実施の形態にかかる半導体記憶装置では、メモリセルアレイ３_２の上をメインワード線４およびプリデコード線５が通過しないような構成としているので、図９に示した従来の半導体記憶装置と比較して、メインワード線４およびプリデコード線５を短くすることができる。よって、本実施の形態にかかる発明により、ワード選択スピードを向上することができ、また動作電流の低減を図ることが可能な半導体記憶装置を提供することができる。
【００５７】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００５８】
１  メインワードデコーダ
２_１〜２_４  サブワードドライバ
３_１  第１のメモリセルアレイ
３_２  第２のメモリセルアレイ
４  メインワード線
５  プリデコード線
６_１、６_２  サブワード線
７_１、７_２  サブワード線
８_１〜８_８、２８_１〜２８_８  サブワードドライバ回路
９_１〜９_８、２９_１〜２９_８  ＦＸドライバ
【図１】
2012238361.tif 000003
【図２】
2012238361.tif 000004
【図３】
2012238361.tif 000005
【図４】
2012238361.tif 000006
【図５】
2012238361.tif 000007
【図６】
2012238361.tif 000008
【図７】
2012238361.tif 000009
【図８】
2012238361.tif 000010
【図９】
2012238361.tif 000011
【図１０】
2012238361.tif 000012
【図１１】
2012238361.tif 000013