(57)【要約】【課題】動作モード切り換え時におけるノイズを抑制する。【解決手段】差動入力バッファ１は、動作モードを通常状態又は省電力状態のいずれかに切り換える電源回路ＭＮ１，ＭＮ２と、ソースフォロア回路を構成する半導体素子ＭＰ１，ＭＰ３及びＭＰ２，ＭＰ４のそれぞれの寄生容量の合計である第１の寄生容量に対応する第２の寄生容量を有する半導体素子ＭＰ７，ＭＰ８により構成されるダミー回路とを有し、動作モードの切り換え時に第１の寄生容量に起因して発生する電流の流通方向と、動作モードの切り換え時に第２の寄生容量に起因して発生する電流の流通方向とが共通の配線において相反する構成を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力差動対を構成する２つのソースフォロア回路と、
前記ソースフォロア回路への電源供給を制御することにより、動作モードを通常状態又は省電力状態のいずれかに切り換える電源回路と、
前記ソースフォロア回路を構成する半導体素子の寄生容量の合計である第１の寄生容量に対応する第２の寄生容量を有する半導体素子により構成されるダミー回路と、
前記動作モードの切り換えに対応して前記ダミー回路への電源供給を制御する第２の電源回路と、
を備え、
前記動作モードの切り換え時に前記第１の寄生容量に起因して発生する電流の流通方向と、当該動作モードの切り換え時に前記第２の寄生容量に起因して発生する電流の流通方向とが、共通の配線において相反する、
差動入力バッファ。
【請求項２】
２つの入力信号のうち一方に入力信号の入力端子が、前記ソースフォロア回路を構成する４つのトランジスタのうち２つのトランジスタのゲートと、前記ダミー回路を構成する２つのトランジスタのうち一方のトランジスタのゲートとに接続し、
前記第１の寄生容量は、前記ソースフォロア回路の２つのトランジスタのゲート−ソース間及びゲート−ドレイン間の各寄生容量の合計であり、
前記第２の寄生容量は、前記ダミー回路の一方のトランジスタのゲート−ソース間及びゲート−ドレイン間の寄生容量である、
請求項１に記載の差動入力バッファ。
【請求項３】
２つの入力信号のうち一方に入力信号の入力端子が、前記ソースフォロア回路を構成する４つのトランジスタのうち２つのトランジスタのゲートと、前記ダミー回路を構成する２つのキャパシタンスのうち一方のキャパシタンスとに接続し、
前記第１の寄生容量は、前記ソースフォロア回路の２つのトランジスタのゲート−ソース間及びゲート−ドレイン間の各寄生容量の合計であり、
前記第２の寄生容量は、前記ダミー回路の一方のキャパシタンスの容量である、
請求項１に記載の差動入力バッファ。
【請求項４】
前記第２の電源回路は、前記電源回路を制御する制御信号の論理反転信号により制御される、
請求項１〜３のいずれか１項に記載の差動入力バッファ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動入力バッファに関し、特に動作モードを通常状態と省電力状態とで切り換える時に発生する信号ノイズを防止するための技術に関する。
【背景技術】
【０００２】
特許文献１において、入力した差動信号の信号レベルを変化させて次段回路に出力する回路として、２つのソースフォロア回路を用いる構成が開示されている。図９は、当該従来回路の構成を示している。同図中、Ｓ及びＳバーは差動入力信号であり、ＳＮ及びＳＮバーは差動出力信号であり、ＴＮ１〜４はＮ型トランジスタである。Ｓ及びＳＮバーに差動対の信号が入力されると、ＴＮ１〜４の各トランジスタサイズに応じてレベルシフトされたＳＮ及びＳＮバーが出力される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平３−８５８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のようなソースフォロア回路を用いた差動入力バッファは、動作中常に電力を消費する。そこで、回路の動作が不要な時には、動作モードをソースフォロア回路等への電源供給を停止又は削減させる省電力状態に切り換えることが望まれる。図１０は、このような動作モードの切り換えを可能にするための回路構成を例示している。この回路１０１は、差動入力にＰ型トランジスタＭＰ１，ＭＰ２を用いるものである。このような構成の場合、ＭＰ１，ＭＰ２とＧＮＤとの間にＮ型トランジスタＭＮ１，ＭＮ２を接続し、これらＭＮ１，ＭＮ２のゲート電圧を制御信号ＰＤＢにより制御することにより、動作モードを通常状態と省電力状態とで切り換えることができる。
【０００５】
図１１は、省電力状態における上記回路１０１の動作波形を示している。ＰＤＢがＬレベルの時、ＭＮ１，ＭＮ２はＯＦＦとなり、省電力状態となる。この時、ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４のソース、ドレイン電圧は、ほぼＶＤＤと同じ電圧となり、出力信号ＯＴ，ＯＢもほぼＶＤＤとなる。ＰＤＢがＨレベルの時、ＭＮ１、ＭＮ２はＯＮとなり、通常状態となる。この時、ＭＰ１，ＭＰ２のソース電圧、ドレイン電圧及びＭＰ３，ＭＰ４のドレイン電圧は、入力信号ＩＴ，ＩＢに応じて変化し、ＯＴ，ＯＢはＩＴ，ＩＢをレベルシフトした電圧となる。
【０００６】
しかしながら、上記回路１０１においては、動作モードを切り換える際に、ＩＴ，ＩＢの入力端子にノイズが発生するという問題がある。
【０００７】
上記問題の理由は次の通りである。ここではＩＴの入力端子について説明する。省電力モード時には、上記のように、ＭＰ１，ＭＰ４のソース、ドレイン電圧はほぼＶＤＤと同値となっている。この状態から、ＰＤＢがＨレベルになると、ＭＰ１，ＭＰ４のドレイン電圧は、ＶＤＤから所望の電圧に変化する。
【０００８】
この時、ＭＰ１，ＭＰ４からＩＴの入力端子に向けて、ＭＰ１，ＭＰ４のゲート−ドレイン間又はゲート−ソース間の寄生容量に起因する電流が流れ、ＩＴの電圧が下がる。この電圧の変動がノイズとなる。その後、寄生容量への充電が完了すれば、ＩＴの電圧は正常に戻る。
【０００９】
通常状態から省電力状態に切り換える時には、ＰＤＢはＨレベルからＬレベルとなり、ＭＰ１，ＭＰ４のドレイン電圧は所望の電圧からほぼＶＤＤに変化する。この時、ＩＴの入力端子からＭＰ１，ＭＰ４に向けて、上記寄生容量に起因する電流が流れ、ＩＴの電圧が上がる。その後、寄生容量の放電が完了すれば、ＩＴの電圧は正常に戻る。また、ＩＢの入力端子についても、ＭＰ２，ＭＰ３との間で上記ＩＴと同様の電流・電圧変化が生ずる。
【００１０】
このような入力端子のノイズは様々な不具合を引き起こす可能性を有するものであり、その抑制が望まれる。
【課題を解決するための手段】
【００１１】
本発明の一態様は、入力差動対を構成する２つのソースフォロア回路と、前記ソースフォロア回路への電源供給を制御することにより、動作モードを通常状態又は省電力状態のいずれかに切り換える電源回路と、前記ソースフォロア回路を構成する半導体素子の寄生容量の合計である第１の寄生容量に対応する第２の寄生容量を有する半導体素子により構成されるダミー回路と、前記動作モードの切り換えに対応して前記ダミー回路への電源供給を制御する第２の電源回路とを備え、前記動作モードの切り換え時に前記第１の寄生容量に起因して発生する電流の流通方向と、当該動作モードの切り換え時に前記第２の寄生容量に起因して発生する電流の流通方向とが、共通の配線において相反する差動入力バッファである。
【００１２】
これにより、動作モードの切り換え時において、ソースフォロア回路を構成する半導体素子の寄生容量に起因するノイズ電流が発生しても、このノイズ電流とほぼ同電流量で且つ相反する方向へ流れる電流がダミー回路から発生し、ノイズ電流は相殺される。
【発明の効果】
【００１３】
本発明によれば、動作モードを通常状態と省電力状態とで切り換える機能を有すると共に、動作モード切り換え時にノイズが発生しない差動入力バッファを提供することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係る差動入力バッファの構成を示す図である。
【図２】実施の形態１に係る差動入力バッファの動作波形を示す図である。
【図３】実施の形態１に係る差動入力バッファにおいて省電力状態から通常状態へ切り換わる時に発生する電流の流れの一部を示す図である。
【図４】実施の形態１に係る差動入力バッファにおいて通常状態から省電力状態へ切り換わる時に発生する電流の流れの一部を示す図である。
【図５】実施の形態１に係る差動入力バッファにおけるＰＤＢの変化と発生する電流の変化との関係を示す図である。
【図６】本発明の実施の形態２に係る差動入力バッファの構成を示す図である。
【図７】実施の形態２に係る差動入力バッファにおいて省電力状態から通常状態へ切り換わる時に発生する電流の流れの一部を示す図である。
【図８】実施の形態２に係る差動入力バッファにおいて通常状態から省電力状態へ切り換わる時に発生する電流の流れの一部を示す図である。
【図９】従来の回路構成を示す図である。
【図１０】動作モードの切り換えを可能にするための回路構成を例示する図である。
【図１１】省電力状態における図１０に示す回路の動作波形を示す図である。
【発明を実施するための形態】
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に係る差動入力バッファ１の構成を示している。差動入力バッファ１は、バッファ部２と、ダミー部３とを有する。
【００１６】
バッファ部２は、Ｐ型トランジスタＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４及びＮ型トランジスタＭＮ１，ＭＮ２を有する。ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４は、ソースフォロワ回路を２個構成する。ＭＮ１，ＭＮ２は、電源回路を構成する。電源回路の作用により、差動入力バッファ１の動作モードが通常状態又は省電力状態のいずれかに切り換えられる。
【００１７】
非反転入力信号ＩＴは、ＭＰ１，ＭＰ４のゲートに入力する。反転入力信号ＩＢは、ＭＰ２，ＭＰ３のゲートに入力する。上記動作状態を切り換えるためのパワーダウン信号ＰＤＢは、ＭＮ１，ＭＮ２のゲートに入力する。ＭＮ１，ＭＮ２のソースは、ＧＮＤに接続し、ＭＮ１，ＭＮ２のドレインは、それぞれＭＰ１，ＭＰ２のドレインに接続している。ＭＰ１，ＭＰ２のソースは、それぞれＭＰ３，ＭＰ４のドレインに接続しており、これらの接続点からそれぞれ出力信号ＯＴ，ＯＢが出力する。ＭＰ３，ＭＰ４のソースは、ＶＤＤに接続している。
【００１８】
ダミー部３は、Ｐ型トランジスタＭＰ６，ＭＰ７，ＭＰ８，ＭＰ９及びＮ型トランジスタＭＮ３，ＭＮ４を有する。ＭＰ７，ＭＰ８は、上記電源回路により動作状態が切り換えられる時にＩＴ，ＩＢの入力端子に発生するノイズ電流を相殺する電流を発生させるためのダミー回路を構成する。ＭＰ６，ＭＰ９，ＭＮ３，ＭＮ４は、上記動作状態の切り換えに応じてＭＰ７，ＭＰ８のソース、ドレイン電圧を制御するための第２の電源回路を構成する。
【００１９】
ＰＤＢの反転信号であるＰＤは、ＭＮ３，ＭＮ４のゲート及びＭＰ６，ＭＰ９のゲートに入力する。ＭＮ３，ＭＮ４のソースは、ＧＮＤに接続している。ＭＮ３，ＭＮ４のドレインは、それぞれＭＰ７，ＭＰ８のドレインに接続しており、これらの接続点をノード２０，２１と称する。ＭＰ７，ＭＰ８のソースは、それぞれＭＰ６，ＭＰ９のドレインに接続している。ＭＰ６，ＭＰ９のソースは、ＶＤＤに接続している。ＩＴは、ＭＰ７のゲートに入力し、ＩＢは、ＭＰ８のゲートに入力する。
【００２０】
図２は、差動入力バッファ１の動作波形である。ＰＤ＝１，ＰＤＢ＝０の時、省電力状態となる。ＰＤＢ＝０の時、ＭＮ１，ＭＮ２はそのゲート電圧がＧＮＤレベルとなりＯＦＦとなり、ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４のソース、ドレイン電圧は、ほぼＶＤＤレベルとなる。
【００２１】
この時、ダミー部３において、ＭＰ６，ＭＰ９はそのゲート電圧がＶＤＤレベルとなってＯＦＦとなり、ＭＮ３，ＭＮ４はＯＮとなる。そのため、ＭＰ７，ＭＰ８のソース、ドレイン電圧は、ほぼＧＮＤレベルとなる。
【００２２】
ＰＤＢ＝１の時、省電力状態が解除され通常状態となる。この時、ＭＮ１，ＭＮ２は、そのゲート電圧がＶＤＤレベルとなってＯＮとなる。そのため、ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４のそれぞれのソース、ドレイン電圧は、ＩＴ，ＩＢの入力電圧に応じて変動し、この変動に応じてＯＴ，ＯＢが変動する。
【００２３】
この時、ダミー部３において、ＭＰ６，ＭＰ９，ＭＮ３，ＭＮ４はそのゲート電圧がＧＮＤレベルとなり、ＭＰ３，ＭＰ９はＯＮとなり、ＭＮ３，ＭＮ４はＯＦＦとなる。そのため、ＭＰ７，ＭＰ８のソース、ドレイン電圧は、ほぼＶＤＤレベルとなる。
【００２４】
図３は、差動入力バッファ１において省電力状態から通常状態へ切り換わる時に発生する電流の流れの一部を示している。図５は、差動入力バッファ１におけるＰＤＢの変化と発生する電流の変化との関係を示している。ＰＤＢが０から１へ変化した時、ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４のソース、ドレイン電圧は、ＶＤＤレベルから、ＩＴ，ＩＢのレベルに合わせたレベル（動作電圧レベル）に変化する。
【００２５】
この時、図３に示すように、バッファ部２内のＭＰ４からＩＴの入力端子に向けて、ＭＰ４のゲート−ドレイン間又はゲート−ソース間にある寄生容量に起因する電流Ａ１が流れる。また、ＭＰ１からＩＴの入力端子に向けて、ＭＰ１のゲート−ドレイン間又はゲート−ソース間にある寄生容量に起因する電流Ａ２が流れる。更に、ＩＴの入力端子からダミー部３内のＭＰ７に向けて、ＭＰ７のゲート−ドレイン間又はゲート−ソース間の寄生容量に起因する電流Ａ３が流れる。また、図示しないが、これらと同様の電流が、ＩＢの入力端子、ＭＰ２、ＭＰ３、及びＭＰ８の間で発生する。すなわち、図５に示すように、ＰＤＢが０から１に変化する時、ＩＴの入力端子にはＭＰ１，ＭＰ４の各寄生容量に起因する電流Ａ１，Ａ２がプラス方向（図中上向き）に発生し、ＭＰ７の寄生容量に起因する電流Ａ３がマイナス方向（図中下向き）に発生する。
【００２６】
ここで、本実施の形態に係る差動入力バッファ１においては、ＭＰ１，ＭＰ４の各寄生容量の合計（第１の寄生容量）と、ＭＰ７の寄生容量（第２の寄生容量）とがほぼ同値となるように設計されている。そのため、｜Ａ１＋Ａ２｜≒｜Ａ３｜の関係が成り立ち、これらの電流Ａ１，Ａ２，Ａ３は相殺される。また、同様の電流相殺作用がＩＢの入力端子においても発生する。これにより、省電力状態から通常状態へ切り換わる時にＩＴ，ＩＢの入力端子にノイズが発生することを防止することができる。
【００２７】
図４は、差動入力バッファ１において通常状態から省電力状態へ切り換わる時に発生する電流の流れの一部を示している。ＰＤＢが１から０へ変化した時、ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４のソース、ドレイン電圧は、動作電圧レベルからＶＤＤレベルに変化する。
【００２８】
この時、図４に示すように、ＩＴの入力端子からバッファ部２内のＭＰ４に向けて、ＭＰ４のゲート−ドレイン間又はゲート−ソース間にある寄生容量に起因する電流Ａ４が流れる。また、ＩＴの入力端子からＭＰ１に向けて、ＭＰ１のゲート−ドレイン間又はゲート−ソース間にある寄生容量に起因する電流Ａ５が流れる。更に、ダミー部３内のＭＰ７からＩＴの入力端子に向けて、ＭＰ７のゲート−ドレイン間又はゲート−ソース間の寄生容量に起因する電流Ａ６が流れる。また、図示しないが、これらと同様の電流が、ＩＢの入力端子、ＭＰ２、ＭＰ３、及びＭＰ８の間で発生する。
【００２９】
この場合にも、上記図３の場合と同様に、｜Ａ４＋Ａ５｜≒｜Ａ６｜の関係が成り立ち、これらの電流Ａ４，Ａ５，Ａ６は相殺される。また、同様の電流相殺作用がＩＢの入力端子においても発生する。これにより、省電力状態から通常状態へ切り換わる時にもＩＴ，ＩＢの入力端子にノイズが発生することを防止することができる。
【００３０】
実施の形態２
図６は、本発明の実施の形態２に係る差動入力バッファ５１の構成を示している。差動入力バッファ５１においては、上記実施の形態１に係る差動入力バッファ１のＭＰ７が削除され、ＭＮ３のドレインとＭＰ６のドレインとが接続され、この接続点とＩＴの入力端子との間にキャパシタンスＣ０が直列に接続されている。また、差動入力バッファ１のＭＰ８が削除され、ＭＮ４のドレインとＭＰ９のドレインとが接続され、この接続点とＩＢの入力端子との間にキャパシタンスＣ１が直列に接続されている。
【００３１】
ＭＰ１，ＭＰ４の各寄生容量の合計は、Ｃ０の容量とほぼ同一である。また、ＭＰ２，ＭＰ３の各寄生容量の合計は、Ｃ１の容量とほぼ同一である。
【００３２】
上記構成の差動入力バッファ５１において、省電力状態（ＰＤ＝１，ＰＤＢ＝０）の時には、ダミー部３のＭＰ６，ＭＰ９はＯＦＦ、ＭＮ３，ＭＮ４はＯＮとなり、ノード２０，２１はＧＮＤレベルとなる。一方、通常状態（ＰＤ＝０，ＰＤＢ＝１）の時には、ＭＰ６，ＭＰ９はＯＮ、ＭＮ３，ＭＮ４はＯＦＦとなり、ノード２０，２１はＶＤＤレベルとなる。
【００３３】
図７は、差動入力バッファ５１において省電力状態から通常状態へ切り換わる時に発生する電流の流れの一部を示している。ＰＤＢが０から１へ変化した時、上記実施の形態１と同様に、ＭＰ４からＩＴの入力端子に向けて、ＭＰ４の寄生容量に起因する電流Ａ７が流れる。また、ＭＰ１からＩＴの入力端子に向けて、ＭＰ１の寄生容量に起因する電流Ａ８が流れる。更に、ＩＴの入力端子からＣ０へ向けて、Ｃ０の容量に応じた電流Ａ９が流れる。また、図示しないが、これらと同様の電流が、ＩＢの入力端子、ＭＰ２，ＭＰ３、及びＣ１の間で発生する。この場合にも、上記実施の形態１と同様に、これらの電流Ａ７，Ａ８及び電流Ａ９は相殺される。また、ＩＢの入力端子においても同様である。
【００３４】
図８は、差動入力バッファ５１において通常状態から省電力状態へ切り換わる時に発生する電流の流れの一部を示している。ＰＤＢが１から０へ変化した時、上記実施の形態１と同様に、ＩＴの入力端子からＭＰ４に向けて電流Ａ１０が流れる。また、ＩＴの入力端子からＭＰ１に向けて電流Ａ１１が流れる。更に、Ｃ０からＩＴの入力端子に向けて電流Ａ１２が流れる。また、図示しないが、これらと同様の電流が、ＩＢの入力端子、ＭＰ２，ＭＰ３、及びＣ１の間で発生する。この場合にも、上記実施の形態１と同様に、これらの電流Ａ１０，Ａ１１及び電流Ａ１２が相殺される。また、ＩＢの入力端子においても同様である。
【００３５】
このように、本実施の形態に係る差動入力バッファ５１においても、上記実施の形態１に係る差動入力バッファ１と同様のノイズ抑制効果を得ることができる。
【００３６】
尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。
【符号の説明】
【００３７】
１，５１  入力差動バッファ
２  バッファ部
３  ダミー部
ＭＰ１，ＭＰ３  ソースフォロア回路
ＭＰ２，ＭＰ４  ソースフォロア回路
ＭＮ１，ＭＮ２  電源回路
ＭＰ７，ＭＰ８  ダミー回路
ＭＰ６，ＭＰ９，ＭＮ３，ＭＮ４  第２の電源回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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