(57)【要約】【課題】データの入出力用端子のうち、一部の端子にテスト用ピンを接続することで、全ての入出力用回路の検査を可能にした半導体装置を提供する。【解決手段】複数の外部端子と、複数のメモリセルを含むメモリセルアレイと、複数の外部端子のそれぞれに対応して、外部端子とメモリセルアレイとの間に並列に設けられた入力回路および出力回路と、検査対象の外部端子に対応して設けられた入力回路に所定のメモリセルから出力回路および外部端子を介してデータが入力されると、データに基づく信号を、検査対象の外部端子とは異なる所定の外部端子に出力する検出部とを有する。【選択図】図２
2012014771.tif 000002
【特許請求の範囲】
【請求項１】
複数の外部端子と、
複数のメモリセルを含むメモリセルアレイと、
前記複数の外部端子のそれぞれに対応して、該外部端子および前記メモリセルアレイの間に設けられ、該メモリセルアレイに含まれる所定のメモリセルに記録されたデータを読み出して該外部端子に出力する出力回路と、
前記複数の外部端子のそれぞれに対応して、該外部端子および前記メモリセルアレイの間に設けられ、該外部端子から入力されるデータを前記メモリセルアレイに出力する入力回路と、
前記複数の外部端子のうち、検査対象の外部端子に対応して設けられた前記入力回路に前記所定のメモリセルから前記出力回路および該外部端子を介して前記データが入力されると、該データに基づく信号を、複数の外部端子のうち、前記検査対象の外部端子とは異なる所定の外部端子に出力する検出部と、
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記検出部は、
複数の前記入力回路のそれぞれに対応して設けられ、該入力回路の出力端子に接続され、該入力回路から入力されるデータに基づいて前記信号を出力する検出回路と、
複数の前記検出回路のそれぞれの出力端子と接続され、前記検出回路から出力された前記信号を伝送するための共通信号線と、
複数の前記出力回路のうち、いずれか１つの出力回路および前記共通信号線と接続され、該共通信号線を介して入力される前記信号を該出力回路を介して前記所定の外部端子に出力する切替回路と、
を有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記切替回路は、前記メモリセルアレイと接続され、入力される第１の制御信号に対応して、前記共通信号線を介して入力される前記信号または前記所定のメモリセルに記録されたデータを、前記出力回路を介して前記所定の外部端子に出力することを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１の制御信号を前記切替回路に所定のタイミングで送信するとともに、前記複数の検出回路に前記信号を出力させるための第２の制御信号を所定の時間間隔で該複数の検出回路のそれぞれに順に送信するテストモード回路をさらに有することを特徴とする半導体装置。
【請求項５】
請求項２から４のいずれか１項記載の半導体装置において、
前記検出部が動作しないとき、前記共通信号線を接地電位に接続する安定化回路をさらに有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルを有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置のデータ入出力用端子について、開放（オープン）および短絡（ショート）などの異常をチェックする方法として、バウンダリスキャンという技術が知られている（特許文献１参照）。バウンダリスキャンによるチェック方法の一例を簡単に説明する。
【０００３】
バウンダリスキャンによるテストの対象となる半導体装置には、各データ入出力用端子と内部回路との間にレジスタが予め設けられており、これらのレジスタは直列に接続されている。
【０００４】
全てのデータ入出力用端子のそれぞれにテスト用ピンを割り当てた治工具を準備し、全てのデータ入出力用端子にテスト用ピンを割り当てる。続いて、予め決められた信号を外部からテスト用ピンを介してデータ入出力用端子に入力すると、入力された信号がレジスタに格納される。その後、直列に接続された複数のレジスタのそれぞれに格納された信号を順に読み出し、レジスタから読み出された信号と外部から入力された信号の２つの信号をデータ入出力用端子毎に比較する。比較の結果、２つの信号が一致するデータ入出力用端子は正常であり、２つの信号が一致しないデータ入出力用端子は正常ではないと判定される。
【０００５】
このようにして、バウンダリスキャンにより、半導体装置の全てのデータ入出力用端子について、入出力回路の検査が行われる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−１１０３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、全てのデータ入出力用端子の入出力回路を検査するには、全てのデータ入出力用端子のそれぞれにテスト用ピンを割り当てた治工具を準備する必要がある。このような治工具を多く準備できないため、同測数を増やすことができず、検査効率が低下し、検査にかかるコストが高くなってしまう。例えば、モバイル機器用の半導体装置では、現在、全てのデータ入出力用端子毎にデータ入出力の機能を試験するために、Ｐ／Ｗ（Probing / Wafer）の１工程において、同測数の少ないプローブカードで試験を行わざるを得ない。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、
複数の外部端子と、
複数のメモリセルを含むメモリセルアレイと、
前記複数の外部端子のそれぞれに対応して、該外部端子および前記メモリセルアレイの間に設けられ、該メモリセルアレイに含まれる所定のメモリセルに記録されたデータを読み出して該外部端子に出力する出力回路と、
前記複数の外部端子のそれぞれに対応して、該外部端子および前記メモリセルアレイの間に設けられ、該外部端子から入力されるデータを前記メモリセルアレイに出力する入力回路と、
前記複数の外部端子のうち、検査対象の外部端子に対応して設けられた前記入力回路に前記所定のメモリセルから前記出力回路および該外部端子を介して前記データが入力されると、該データに基づく信号を、複数の外部端子のうち、前記検査対象の外部端子とは異なる所定の外部端子に出力する検出部と、
を有する。
【０００９】
本発明によれば、決められたデータを所定のメモリセルに予め記録しておき、検査対象の外部端子に接続された出力回路にメモリセルアレイからデータを読み出すと、読み出されたデータがその外部端子を介して入力回路に伝送され、そのデータに基づく信号が所定の外部端子に出力される。そのため、検査対象の外部端子にテスト用ピンを接続しなくても、所定のメモリセルに記録したデータと所定の外部端子から出力される信号との信号レベルを比較することで、検査対象の外部端子に接続された入力回路および出力回路に異常があるか否かを検出することが可能となる。
【発明の効果】
【００１０】
本発明によれば、全てのデータ入出力用端子のうち、一部の端子にしかテスト用ピンを接続させていなくても、全てのデータ入出力用端子の入出力回路を検査することができる。そのため、特別な治工具を必要とせず、同測数を増やすことができ、検査効率が向上する。
【図面の簡単な説明】
【００１１】
【図１】本実施形態の半導体装置の一構成例を示すブロック図である。
【図２】図１に示したデータ入出力部の一構成例を示すブロック図である。
【図３】図２に示した検出回路の一構成例を示す回路図である。
【図４】図２に示した切替回路の一構成例を示す回路図である。
【図５】ＴＤＱＢＵＳに対する安定化回路の一構成例を示す回路図である。
【図６】図２に示したバッファ回路の一構成例を示す回路図である。
【図７】本実施形態の検査方法における各部の出力の信号レベルを示す表である。
【図８】本実施形態の半導体装置の通常の使用時における各部の出力の信号レベルを示す表である。
【発明を実施するための形態】
【００１２】
本実施形態の半導体装置の構成を説明する。図１は本実施形態の半導体装置の一構成例を示すブロック図である。
【００１３】
図１に示すように、半導体装置１０は、複数のメモリセルを含むメモリセルアレイ１１と、ロウデコーダ１２と、カラムデコーダ１４と、センスアンプ１３と、データ入出力部１５と、信号およびデータを入出力するための外部端子とを有する。外部端子には、アドレス信号を入力するためのアドレス入力用パッドＡｐａdと、コマンドを入力するためのコマンド入力用パッドＣｐａｄと、データを入出力するためのデータ入出力用パッドＤＱｐａｄとがある。
【００１４】
なお、図１に示す半導体装置１０をデータの入出力が３２ビットのメモリデバイスとし、以下では、データ入出力用パッドＤＱｐａｄに含まれる３２個のパッドをＤＱ００〜ＤＱ３１と表記する。
【００１５】
また、外部端子として、上述のパッドの他に、内部回路に外部から電源電圧（ＶＤＤ）を供給するための電源電圧供給用パッド、内部回路に外部から接地電位（ＶＳＳ）を供給するための接地電位供給用パッドなどが設けられているが図に示すことを省略している。
【００１６】
次に、図１に示したデータ入出力部１５の構成を詳しく説明する。図２は図１に示したデータ入出力部の一構成例を示すブロック図である。
【００１７】
図２では、センスアンプ１３およびカラムデコーダ１４を図に示すことを省略している。また、パッドＤＱ００〜ＤＱ３１のうち、パッドＤＱ００、ＤＱ１０およびＤＱ１５のみを図に示し、他のデータ入出力用パッドを図に示すことを省略している。
【００１８】
データ入出力部１５には、パッドＤＱ００〜ＤＱ３１のそれぞれに対応して、データを入出力するための回路である入出力回路が設けられている。パッドＤＱ００に対応する入出力回路として、データＩ／Ｏ制御回路ＣＯＮ００と、出力回路ＯＵＴ００と、バッファ回路Ｔｒ００と、入力初段回路ＩＮ００とが設けられている。本実施形態では、入力初段回路ＩＮ００はインバータ回路である。パッドＤＱ０１〜ＤＱ３１のそれぞれについても、パッドＤＱ００と同様に入出力回路が設けられているが、図２では、パッドＤＱ００、ＤＱ１０、ＤＱ１５に関する入出力回路を図に示している。
【００１９】
上記入出力回路のうち、入力初段回路ＩＮ００は入力回路に属し、出力回路ＯＵＴ００およびバッファ回路Ｔｒ００は出力回路に属し、データＩ／Ｏ制御回路ＣＯＮ００は入力回路と出力回路の両方に属するが、本実施形態の検査方法では出力回路に属する。
【００２０】
また、本実施形態では、データ入出力用パッドＤＱｐａｄに接続される入出力回路の異常ならびに信号線のオープンおよびショートなどの異常を検出するための検出部３０と、テストの際、検出部３０を有効にするためのテストモード回路３１とがデータ入出力部１５に設けられている。
【００２１】
検出部３０には、パッドＤＱ００〜ＤＱ３１のそれぞれに対応して検出回路が設けられている。図２では、パッドＤＱ００に対応する検出回路ＴＤＱ００と、パッドＤＱ１０に対応する検出回路ＴＤＱ１０と、パッドＤＱ１５に対応する検出回路ＴＤＱ１５とを図に示しており、他のデータ入出力用パッドに関する検出回路を図に示すことを省略している。
【００２２】
パッドＤＱ００〜ＤＱ１５の検出回路ＴＤＱ００〜ＴＤＱ１５のそれぞれの出力端子は各検出回路の検出結果を出力するための共通信号線に接続されている。以下では、この共通信号線をＴＤＱＢＵＳと表記する。パッドＤＱ１６〜ＤＱ３１の検出回路（不図示）のそれぞれの出力端子は、他のＴＤＱＢＵＳ（不図示）に接続されている。検出回路ＴＤＱ００〜ＴＤＱ３１には、パッドＤＱｉ（ｉは００〜３１のいずれかの整数）に対応して、パッドＤＱｉに接続された入出力回路および信号線の異常を検出するテストモードを実行するための制御信号であるＴＤＱＣＨＫ＿ｉがテストモード回路３１から入力される。
【００２３】
さらに、図２に示すように、パッドＤＱ１０には、検出回路ＴＤＱ１０の他に切替回路３３が設けられている。切替回路３３は、データＩ／Ｏ制御回路ＣＯＮ１０の出力端子およびＴＤＱＢＵＳと接続されている。また、切替回路３３には、切替回路３３の出力を切り替えるための制御信号であるＴＤＱＣＨＫがテストモード回路３１から入力される。切替回路３３は、ＴＤＱＢＵＳから入力される信号およびデータＩ／Ｏ制御回路ＣＯＮ１０から入力される信号のうち、ＴＤＱＣＨＫにしたがって、出力回路ＯＵＴ１０に出力する信号を切り替える。図に示さないが、パッドＤＱ２６についても切替回路３３と同様な回路が設けられている。
【００２４】
テストモード回路３１は、パッドＤＱｉに対応するＴＤＱＣＨＫ＿ｉとＴＤＱＣＨＫとを生成する。テストモード回路３１は、テストの実行を指示する旨のコマンドであるテスト開始コマンドがコマンド入力用パッドＣｐａｄを介して外部から入力されると、ＴＤＱＣＨＫおよびＴＤＱＣＨＫ＿００〜３１のそれぞれを予め決められたタイミングおよび信号レベルで出力する。なお、テストモード回路３１は、半導体装置１０内であれば、データ入出力部１５以外の場所に設けられていてもよい。
【００２５】
次に、図２に示した検出部３０に含まれる検出回路の構成を説明する。
【００２６】
パッドＤＱ００〜ＤＱ３１のそれぞれに対応して設けられる検出回路は同様な構成であるため、ここでは、パッドＤＱ００に対応する検出回路ＴＤＱ００の構成を説明する。図３は図２に示した検出回路の一構成例を示す回路図である。
【００２７】
図３に示すように、検出回路ＴＤＱ００は、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下では、Ｎｃｈ−Ｔｒと表記する）４１と、ＰチャネルＭＯＳトランジスタ（以下では、Ｐｃｈ−Ｔｒと表記する）４２と、論理ゲート４４、４５と、インバータ４３とを有する。本実施形態では、論理ゲート４４はＮＯＲゲートであり、論理ゲート４５はＮＡＮＤゲートである。
【００２８】
論理ゲート４４の２つの入力端子のうち、一方の入力端子はインバータ４３の出力端子と接続され、他方の入力端子は入力初段回路ＩＮ００の出力端子に接続されている。インバータ４３を介してＴＤＱＣＨＫ＿００が論理ゲート４４に入力される。論理ゲート４４の出力端子はＮｃｈ−Ｔｒ４１のゲート電極に接続されている。
【００２９】
論理ゲート４５の２つの入力端子のうち、一方の入力端子にはＴＤＱＣＨＫ＿００が入力され、他方の入力端子は入力初段回路ＩＮ００の出力端子に接続されている。論理ゲート４５の出力端子はＰｃｈ−Ｔｒ４２のゲート電極に接続されている。
【００３０】
Ｐｃｈ−Ｔｒ４２のドレイン電極にＶＤＤが供給され、Ｐｃｈ−Ｔｒ４２のソース電極はＮｃｈ−Ｔｒ４１のドレイン電極と接続されている。Ｎｃｈ−Ｔｒ４１のソース電極はＶＳＳに接続されている。Ｐｃｈ−Ｔｒ４２のソース電極とＮｃｈ−Ｔｒ４１のドレイン電極の接続点がＴＤＱＢＵＳに接続されている。
【００３１】
次に、図２に示した切替回路３３の構成を説明する。図４は図２に示した切替回路の一構成例を示す回路図である。
【００３２】
図４に示すように、切替回路３３は、インバータ３６〜３９と、論理ゲート３４、３５とを有する。本実施形態では、論理ゲート３４、３５はトランスファゲートである。
【００３３】
論理ゲート３４の入力端子はインバータ３７に接続され、論理ゲート３５の入力端子はインバータ３９の出力端子に接続されている。インバータ３７にはＴＤＱＢＵＳが入力される。インバータ３９の入力端子にはインバータ３８の出力端子が接続されている。インバータ３８の入力端子にはデータＩ／Ｏ制御回路ＣＯＮ１０の出力端子が接続されている。
【００３４】
論理ゲート３４、３５の出力端子は出力回路ＯＵＴ１０の入力端子に接続されている。インバータ３９は、メモリセルアレイ１１から読み出されたデータがインバータゲート３８で反転されるのを元に戻す役目を果たす。
【００３５】
ＴＤＱＣＨＫの信号レベルがＨｉｇｈ（以下では、単に「Ｈ」と表記する）の場合、論理ゲート３５がオフになり、論理ゲート３４がオンになるため、ＴＤＱＢＵＳで伝送される信号の反転信号が出力回路ＯＵＴ１０に入力される。その反対に、ＴＤＱＣＨＫの信号レベルがＬｏｗ（以下では、単に「Ｌ」と表記する）の場合、論理ゲート３４がオフになり、論理ゲート３５がオンになるため、データＩ／Ｏ制御回路ＣＯＮ１０から出力される信号が出力回路ＯＵＴ１０に入力される。
【００３６】
このようにして、切替回路３３は、ＴＤＱＣＨＫの信号レベルがＨの場合、パッドＤＱ００〜ＤＱ１５のうちのいずれかの検出回路から入力される信号の反転信号を出力回路ＯＵＴ１０に出力し、ＴＤＱＣＨＫの信号レベルがＬの場合、データＩ／Ｏ制御回路ＣＯＮ１０を介してメモリセルから読み出される信号を出力回路ＯＵＴ１０に出力する。
【００３７】
これと同様にして、パッドＤＱ２６に対応して設けられた切替回路３３が、パッドＤＱ１６〜ＤＱ３１のうちのいずれかの検出回路から入力される信号の反転信号を出力回路ＯＵＴ２６に出力するか、データＩ／Ｏ制御回路ＣＯＮ２６を介してメモリセルから読み出される信号を出力回路ＯＵＴ２６に出力する。
【００３８】
次に、本実施形態の半導体装置が、テストモード以外に相当する通常使用時にＴＤＱＢＵＳにノイズが乗らないようにする場合の一例を説明する。図５はＴＤＱＢＵＳに対する安定化回路の一構成例を示す回路図である。
【００３９】
図５に示すように、安定化回路５１は、Ｎｃｈ−Ｔｒ５２と、論理ゲート５３とを有する。論理ゲート５３にＴＤＱＣＨＫ＿００〜ＴＤＱＣＨＫ＿１５が入力され、論理ゲート５３の出力端子はＮｃｈ−Ｔｒ５２のゲート電極に接続されている。Ｎｃｈ−Ｔｒ５２のソース電極はＶＳＳに接続され、ドレイン電極はＴＤＱＢＵＳに接続されている。本実施形態では、論理ゲート５３はＮＯＲゲートである。
【００４０】
ＴＤＱＣＨＫ＿００〜ＴＤＱＣＨＫ＿１５のうち、いずれか１つの信号レベルがＨである場合、論理ゲート５３はＬレベルの信号を出力する。この場合、Ｎｃｈ−Ｔｒ５２はオフになり、ＴＤＱＢＵＳがＶＳＳから開放され、ＴＤＱＢＵＳが有効になる。一方、ＴＤＱＣＨＫ＿００〜ＴＤＱＣＨＫ＿１５のうち、どの信号もＬレベルである場合、論理ゲート５３はＨレベルの信号を出力する。この場合、Ｎｃｈ−Ｔｒ５２はオンになり、ＴＤＱＢＵＳの電位がＶＳＳに固定される。
【００４１】
なお、本実施形態の半導体装置に、図５に示す安定化回路を必ずしも設ける必要はない。また、図５では、論理ゲート５３の入力数が１６の場合を示しているが、入力数を３または４ずつに分け、論理ゲート５３と同等の論理を構築してもよい。ここでは、パッドＤＱ００〜ＤＱ１５の場合のＴＤＱＢＵＳに対する安定化回路を説明したが、パッドＤＱ１６〜ＤＱ３１についてのＴＤＱＢＵＳに、図５に示した安定化回路を設けてもよい。
【００４２】
次に、図２に示したデータ入出力部１５に含まれるバッファ回路の構成の一例を説明する。各バッファ回路は同様な構成であるため、ここでは、パッドＤＱ００に対応するバッファ回路Ｔｒ００の構成について説明する。
【００４３】
図６は図２に示したバッファ回路の一構成例を示す回路図である。
【００４４】
図６に示すように、バッファ回路Ｔｒ００は、Ｐｃｈ−Ｔｒ６１およびＮｃｈ−Ｔｒ６２を有する。Ｐｃｈ−Ｔｒ６１のドレイン電極は、データ入出力用の電源電圧であるＶＤＤＱが供給され、ソース電極はＮｃｈ−Ｔｒ６２のドレイン電極に接続されている。Ｎｃｈ−Ｔｒ６２のソース電極はＶＳＳに接続されている。Ｐｃｈ−Ｔｒ６１およびＮｃｈ−Ｔｒ６２のそれぞれのゲート電極が出力回路ＯＵＴ００に接続されている。Ｐｃｈ−Ｔｒ６１のソース電極とＮｃｈ−Ｔｒ６２のドレイン電極の接続点がパッドＤＱ００に接続されている。出力回路ＯＵＴ００は、データＩ／Ｏ制御回路ＣＯＮ００から入力される信号の反転信号をＰｃｈ−Ｔｒ６１およびＮｃｈ−Ｔｒ６２のゲート電極に出力する。
【００４５】
図６に示す回路により、データＩ／Ｏ制御回路ＣＯＮ００から出力回路ＯＵＴ００に入力される信号がＨレベルの場合、バッファ回路Ｔｒ００でＶＤＤＱの電位まで引き上げられたＨレベルの信号がパッドＤＱ００に入力される。
【００４６】
なお、パッドＤＱ００〜ＤＱ３１を介して入力されるデータの信号レベルとメモリセルアレイ１１に記録されるデータの信号レベルが一致するように、データＩ／Ｏ制御回路ＣＯＮ００〜３１にはインバータ回路（不図示）が設けられている。
【００４７】
次に、本実施形態の半導体装置において、パッドＤＱ００〜ＤＱ３１のそれぞれにおける入出力回路および信号線の検査方法を説明する。パッドＤＱ００〜ＤＱ１５とパッドＤＱ１６〜ＤＱ３１の検査方法は同様であるため、ここでは、パッドＤＱ００〜ＤＱ１５の検査方法について説明する。
【００４８】
操作者が、予め、検査のためのテスト用ピンを複数備えたプローブカードとテスタとを信号線で接続し、テスト用プログラムをテスタにインストールしておく。そして、プローブカードのテスト用ピンを半導体装置１０のパッドに接触させる。その際、テスト用ピンをパッドＤＱ１０に接触させるが、パッドＤＱ００〜ＤＱ０９、ＤＱ１１〜ＤＱ１５にはテスト用ピンを接触させる必要はない。その他のアドレス入力用パッドＡｐａｄ、コマンド入力用パッドＣｐａｄ、ＶＤＤパッドおよびＶＳＳパッドにもテスト用ピンを接触させる。その後、操作者がテスタにテスト用プログラムを実行させることで、以下のように検査が行われる。
【００４９】
入出力回路および信号線の検査を実行する前に、テスタは、メモリセルアレイ１１に含まれる複数のメモリセルのうち、いずれかのメモリセルにテスト用のデータを予め記録し、テスト開始コマンドをテストモード回路３１に送信する。テスト用のデータを記録するメモリセルを、以下では、テスト用セルと称する。テスト用セルに記録されるデータの信号レベルは、ＨまたはＬのいずれでもよい。
【００５０】
図７は本実施形態の検査方法における各部の出力の信号レベルを示す表である。
【００５１】
パッドＤＱ００〜ＤＱ０９、ＤＱ１１〜ＤＱ１５の入出力回路および信号線を検査する場合、テストモード回路３１は、テスト開始コマンドをテスタから受信すると、信号レベルがＨのＴＤＱＣＨＫを切替回路３３に送信する。これにより、図４に示した切替回路３３は、ＴＤＱＢＵＳで伝送される信号を出力回路ＯＵＴ１０に出力可能な状態になる。
【００５２】
パッドＤＱ００〜ＤＱ０９、ＤＱ１１〜ＤＱ１５のパッドのうち、パッドＤＱ００の検査方法を説明する。
【００５３】
テスト用セルに記録されたデータをパッドＤＱ００に出力させるために、テスト用セルを指定するためのアドレス信号がアドレス入力用パッドＡｐａｄにテスタから入力され、テスト用セルのデータを読み出すためのコマンドである読み出しコマンドがコマンド入力用パッドＣｐａｄにテスタから入力される。これらのアドレス信号とコマンドが入力されると、半導体装置１０は通常のＲｅａｄ動作を実行する。ここでは、予めテスト用セルに記録されたデータの信号レベルがＨであるものとする。テストモード回路３１は、テスタからのアドレス信号およびコマンドの入力に合わせて、信号レベルをＨにしたＴＤＱＣＨＫ＿００を検出回路ＴＤＱ００に送信する。
【００５４】
図２に示すように、テスト用セルから読み出されたデータはデータＩ／Ｏ制御回路ＣＯＮ００、出力回路ＯＵＴ００およびバッファ回路Ｔｒ００を経由してパッドＤＱ００に伝送される。さらに、読み出されたデータは、パッドＤＱ００から入力初段回路ＩＮ００を介して検出回路ＴＤＱ００に入力される。図７の表を見てわかるように、入力初段回路ＩＮ００から検出回路ＴＤＱ００に入力される信号はＬとなる。
【００５５】
ＴＤＱＣＨＫ＿００の信号レベルがＨであることから、図３を参照すると、論理ゲート４４には、インバータ４３を介してＬレベルの信号が入力され、入力初段回路ＩＮ００からＬレベルの信号が入力される。論理ゲート４４はＨの信号を出力し、Ｎｃｈ−Ｔｒ４１がオンになる。一方、論理ゲート４５には、信号レベルがＨのＴＤＱＣＨＫ＿００が入力され、入力初段回路ＩＮ００からＬの信号が入力される。論理ゲート４５はＨの信号を出力し、Ｐｃｈ−Ｔｒ４２はオフになる。その結果、図７に示すように、検出回路ＴＤＱ００でＬレベルの信号が生成され、検出回路ＴＤＱ００からＴＤＱＢＵＳにＬレベルの信号が出力される。
【００５６】
図４に示した切替回路３３にＴＤＱＢＵＳを介してＬの信号が入力されると、切替回路３３では、論理ゲート３４からＨの信号が出力回路ＯＵＴ１０に出力される。その後、図６を参照して説明したように、パッドＤＱ１０にＨレベルの信号が出力される。
【００５７】
一方、テスト用セルに予め記録したデータの信号レベルがＬの場合、図７の表に示すように、パッドＤＱ１０にはＬレベルの信号が出力される。テスト用セルに記録したデータとパッドＤＱ１０に出力される信号のレベルが一致すれば、パッドＤＱ００の入出力回路および信号線が正常であることがわかる。その反対に、テスト用セルに記録したデータとパッドＤＱ１０に出力される信号のレベルが一致しなければ、パッドＤＱ００の入出力回路および信号線が正常でないことがわかる。
【００５８】
パッドＤＱ０１〜ＤＱ０９、ＤＱ１１〜ＤＱ１５については、各パッドに対応して、データを読み出すためのアドレス信号および読み出しコマンドのテスタからの入力に合わせて、テストモード回路３１が検出回路ＴＤＱ０１〜ＴＤＱ０９、ＴＤＱ１１〜ＴＤＱ１５のそれぞれに、信号レベルがＨのＴＤＱＣＨＫ＿０１〜０９、ＴＤＱＣＨＫ＿１１〜１５のそれぞれを所定の時間間隔で順に送信する。これにより、パッドＤＱ００と同様に、パッドＤＱ０１〜ＤＱ０９、ＤＱ１１〜ＤＱ１５の各パッドの入出力回路の検査が行われる。
【００５９】
所定の時間間隔とは、１つのデータ入出力用パッドの入出力回路および信号線にかかる検査時間である。検査時間は、パッドＤＱ００の場合、テストモード回路３１が、ＴＤＱＣＨＫ＿００（信号レベルがＨ）を送信したときから、検査結果を示す信号がＴＤＱＢＵＳを介してパッドＤＱ１０に出力されるまでの時間である。実際には、テスタが検査結果を記録するなど、テスタでの処理時間を考慮して、１つのパッドの検査時間にテスタでの処理時間をプラスした時間を、所定の時間間隔にすることが望ましい。
【００６０】
続いて、パッドＤＱ１０の入出力回路および信号線の検査方法を説明する。
【００６１】
テストモード回路３１は、パッドＤＱ０１〜ＤＱ０９、ＤＱ１１〜ＤＱ１５についての検査が終了すると、ＴＤＱＣＨＫの信号レベルをＬにして切替回路３３に送信する。これにより、図４に示した切替回路３３は、テスト用セルからデータＩ／Ｏ制御回路ＣＯＮ１０を介して読み出されるデータを出力回路ＯＵＴ１０に出力可能な状態になる。テスト用セルに記録されたデータをパッドＤＱ１０に出力させるためのアドレス信号および読み出しコマンドがテスタから入力されると、その入力に合わせて、テストモード回路３１は、信号レベルをＨにしたＴＤＱＣＨＫ＿１０を検出回路ＴＤＱ１０に送信する。アドレス信号と読み出しコマンドがテスタから入力されることで、半導体装置１０が通常のＲｅａｄ動作を実行する。
【００６２】
図２に示すように、テスト用セルから読み出されたデータはデータＩ／Ｏ制御回路ＣＯＮ１０、切替回路３３、出力回路ＯＵＴ１０およびバッファ回路Ｔｒ１０を経由してパッドＤＱ１０に伝送される。さらに、読み出されたデータは、パッドＤＱ１０から入力初段回路ＩＮ１０を介して検出回路ＴＤＱ１０に入力される。
【００６３】
ＴＤＱＣＨＫ＿１０の信号レベルがＨであることから、図３および図７を参照すると、検出回路ＴＤＱ１０は、テスト用セルに記録されたデータがＨレベルの信号である場合、Ｌレベルの信号をＴＤＱＢＵＳに出力し、テスト用セルに記録されたデータがＬレベルの信号である場合、Ｈレベルの信号をＴＤＱＢＵＳに出力する。テストモード回路３１は、検出回路ＴＤＱ１０が信号をＴＤＱＢＵＳに出力するタイミングに合わせて、信号レベルがＨのＴＤＱＣＨＫを検出回路ＴＤＱ１０に送信する。これにより、図４に示した切替回路３３は、ＴＤＱＢＵＳに伝送される信号を出力回路ＯＵＴ１０に出力可能な状態になる。
【００６４】
ＴＤＱＢＵＳで伝送される信号が図４に示した切替回路３３に入力され、その反転信号が出力回路ＯＵＴ１０を介してパッドＤＱ１０に出力される。パッドＤＱ１０の場合、テスト用ピンでパッドＤＱ１０の電位を測定することで、ＴＤＱＣＨＫの信号レベルがＬの状態とＨの状態とで、次のような２通りの検査結果を取得することが可能となる。
【００６５】
ＴＤＱＣＨＫの信号レベルがＬの状態では、パッドＤＱ１０に接触しているテスト用ピンには、テスト用セルから読み出したデータがそのままパッドＤＱ１０に出力される。そのため、ＴＤＱＣＨＫの信号レベルがＬのときのパッドＤＱ１０の電位を調べることで、メモリセルアレイ１１からデータＩ／Ｏ制御回路ＣＯＮ１０、切替回路３３、出力回路ＯＵＴ１０およびバッファ回路Ｔｒ１０を介してパッドＤＱ１０までの信号経路に異常があるか否かを検査することが可能となる。
【００６６】
また、ＴＤＱＣＨＫの信号レベルがＨの状態では、パッドＤＱ１０に接触しているテスト用ピンの電位を調べることで、メモリセルアレイ１１からパッドＤＱを経由して入力初段回路ＩＮ１０までの信号経路に異常があるか否かを検査することが可能となる。これらの信号経路に異常があるか否かの判定は、パッドＤＱ００で説明した判定方法と同様であるため、ここでは詳細な説明を省略する。
【００６７】
パッドＤＱ１０に関しては、上記２通りの検査結果を組み合わせることで、データ入出力回路のどこかに異常があると判定された場合、メモリセルアレイ１１からパッドＤＱ１０にデータを出力する経路とパッドＤＱ１０からメモリセルアレイ１１にデータを入力する経路のどちらに異常があるのかを判定することが可能となる。
【００６８】
パッドＤＱ１６〜ＤＱ３１の検査についても、上述したパッドＤＱ００〜ＤＱ１５と同様にして行う。このようにして、データ入出力用パッドの全ての入出力回路と信号線を検査することが可能となる。
【００６９】
なお、パッドＤＱ１０については、２通りの検査方法を説明したが、ＴＤＱＣＨＫの信号レベルがＬの状態で、通常のＲｅａｄ動作を実行することで、データ出力側の信号経路だけを検査してもよい。この場合、パッドＤＱ１０の検査の際、ＴＤＱＣＨＫの信号レベルの切り替えを行う必要がないので、検査の時間を短縮することが可能となる。
【００７０】
また、テスタとテストモード回路３１との信号、コマンドおよびテスト結果などの送受信のタイミングについては、本実施形態はその一例であり、上述の場合に限られない。
【００７１】
上述したように、本実施形態では、決められたデータを所定のメモリセルに予め記録しておき、検査対象となるパッドＤＱｉに接続された出力回路にメモリセルアレイ１１からデータを読み出し、読み出したデータをそのパッドＤＱｉを介して入力回路に伝送し、そのデータに基づく信号を検出回路および共通信号線を経由して切替回路に伝送することで、切替回路に接続された所定のパッド（パッドＤＱ１０またはパッドＤＱ２６）にその信号の電位が出力される。そのため、検査対象のパッドＤＱｉにテスト用ピンを接続しなくても、所定のメモリセルに記録したデータと所定のパッドから出力される信号との信号レベルを比較することで、検査対象のパッドＤＱｉに接続された入力回路および出力回路に異常があるか否かを検出することが可能となる。
【００７２】
本実施形態によれば、全てのデータ入出力用端子のうち、一部の端子にしかテスト用ピンを接続させていなくても、全てのデータ入出力用端子の入出力回路を検査することができるため、特別な治工具を必要とせず、同測数を増やすことができ、検査効率が向上する。その結果、検査にかかるコストを低減できる。また、出力回路側の異常も検出できる。
【００７３】
次に、本実施形態の半導体装置の通常使用時において、ＴＤＱＢＵＳの電位がデータの入出力動作に問題を起こさないことを説明する。図８は本実施形態の半導体装置の通常の使用時における各部の出力の信号レベルを示す表である。
【００７４】
テストモード回路３１で生成されるＴＤＱＣＨＫの信号レベルはＬである。これにより、図４に示した切替回路３３は、メモリセルアレイ１１からデータＩ／Ｏ制御回路ＣＯＮ１０を介して読み出されるデータを出力回路ＯＵＴ１０に出力可能な状態を維持する。
【００７５】
テストモード回路３１で生成されるＴＤＱＣＨＫ＿００〜３１の信号レベルは全てＬである。この場合、図８に示すように、入力初段回路ＩＮ００〜ＩＮ３１の出力の信号レベルがＬおよびＨのいずれであっても、図３に示した検出回路ＴＤＱ００〜ＴＤＱ３１の論理ゲート４５の出力がＨとなり、論理ゲート４４の出力がＬとなる。その結果、Ｎｃｈ−Ｔｒ４１およびＰｃｈ−Ｔｒ４２のいずれもオンしないため、ＴＤＱＢＵＳの電位は不定となり、ＴＤＱＢＵＳの電位がデータの入出力動作に及ぼす影響は小さい。さらに、図５に示した安定化回路５１を用いれば、ＴＤＱＢＵＳの電位がＶＳＳに固定されるため、ＴＤＱＢＵＳの電位の変動を防ぐことができる。
【００７６】
なお、本実施形態では、半導体装置の外部端子がパッドの場合で説明したが、外部端子は、パッドの場合に限らず、半導体装置をパッケージ化した後の半導体パッケージにおけるリードや半田ボールであってもよい。
【００７７】
また、パッドＤＱｉの入出力回路の検査方法で、パッドＤＱ００〜ＤＱ１５の検査結果をパッドＤＱ１０に出力し、パッドＤＱ１６〜ＤＱ３１の検査結果をパッドＤＱ２６に出力し、３２個の検査結果を２つのパッドＤＱ１０、ＤＱ２６に分けて出力するようにしたが、１つのパッドに出力するようにしてもよい。この場合、データ入出力用パッドに接触させるテスト用ピンの数が１本で済む。一方、上述の実施形態のように、３２個の検査結果を２つのパッドＤＱ１０、ＤＱ２６に分けて出力すると、データ入出力用パッドに接触させるテスト用ピンが２本必要になるが、３２個のパッドを同時に２個ずつ検査することが可能となり、検査効率が向上するという利点がある。
【符号の説明】
【００７８】
１０    半導体装置
１１    メモリセルアレイ
１５    データ入出力部
３０    検出部
３３    切替回路
ＴＤＱ００〜ＴＤＱ１５    検出回路
ＴＤＱＢＵＳ    共通信号線
【図１】
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【図２】
2012014771.tif 000004
【図３】
2012014771.tif 000005
【図４】
2012014771.tif 000006
【図５】
2012014771.tif 000007
【図６】
2012014771.tif 000008
【図７】
2012014771.tif 000009
【図８】
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