(57)【要約】【課題】  小変更で、様々なドライバ波形生成仕様に適応可能な、半導体試験装置におけるドライバ波形生成回路を提供する。【解決手段】  並列処理プロセッサ１６は、波形生成プログラムメモリ１５に予めプログラムされた内容に従い、選択されるオンザフライ入力データポート１１をアクセスして複数のテストデータを取り込み、続いて選択されるマルチポートレシスタ群１３及びマルチポートメモリ群１４に記憶された各設定データに基づき、ドライブデータ生成に必要なテストレートの数だけ並列に演算処理を行い、結果生成される複数のドライブデータを、続いて選択される複数のオンザフライ出力データポート１２をアクセスして同時に出力する。【選択図】図１
2012078240.tif 000002
【特許請求の範囲】
【請求項１】
試験装置本体から出力されるテストデータに基づき、被試験装置に印加するドライブ信号を生成する、半導体試験装置におけるドライバ波形生成回路であって、
テストレート毎に前記テストデータが入力される、プログラムによりアクセス可能な複数のオンザフライ入力データポートと、
ドライバ波形生成仕様に基づき決まる設定データが予め記憶される、プログラムによりアクセス可能なマルチポートレジスタ群及びマルチポートメモリ群と、
前記ドライバ波形生成仕様に基づき前記ドライブ信号の出力タイミングを生成するドライブデータを出力する、プログラムによりアクセス可能な複数のオンザフライ出力データポートと、
予め波形生成プログラムメモリにプログラムされ記憶された内容に従い、選択される前記オンザフライ入力データポートをアクセスして複数のテストデータを取り込み、続いて選択される前記マルチポートレシスタ群及びマルチポートメモリ群に記憶された各設定データに基づき、前記ドライブデータ生成に必要なテストレートの数だけ並列に演算処理を行い、前記演算処理の結果生成される複数のドライブデータを、続いて選択される複数のオンザフライ出力データポートをアクセスして同時に出力する並列処理プロセッサと、
を備えたことを特徴とする半導体試験装置におけるドライバ波形生成回路。
【請求項２】
前記ドライブデータに基づきクロックに同期したタイミングエッジの波形立ち上げ及び立ち下げ制御信号を生成するタイミング生成回路と、
前記波形立ち上げ及び立ち下げ制御信号に基づき前記ドライバ波形生成仕様に基づくドライバ波形を生成して前記被試験装置に出力する波形生成回路と、
前記タイミング生成回路と前記波形生成回路との間に介挿され、レジスタ設定によりプログラマブルに信号接続を可変とする配線マトリクス回路と、
を備えたことを特徴とする請求項１記載の半導体試験装置におけるドライバ波形生成回路。
【請求項３】
前記マルチポートレジスタ群及びマルチポートメモリ群に、前記並列処理プロセッサによらず外部から前記設定データを書き込むアクセスポートと、
前記オンザフライ入力データポートに外部から前記オンザフライ入力データを書き込む高速入力インタフェースと、
を備えたことを特徴とする請求項１又は２記載の半導体試験装置におけるドライバ波形生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置本体から出力されるテストデータに基づき、被試験装置に印加するドライブ信号を生成する、半導体試験装置におけるドライバ波形生成回路に関する。
【背景技術】
【０００２】
従来、メモリやＬＳＩ（Large Scale Integration）等の被試験デバイス（以下、ＤＵＴという）に対してテストパターン信号を入力し、このテストパターン信号に応じて出力される信号と期待値とを比校して被試験デバイスが正常に動作するか否かを検査する半導体試験装置が知られている（特許文献１及び特許文献２）。
【０００３】
上述した半導体試験装置は、テストパターンデータやタイミングデータを生成する試験装置本体と、テストパターンデータやタイミングデータから得られるテスト信号をＤＵＴに与えるドライバ波形生成回路とからなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−８２９４２号公報
【特許文献２】特開２０１０−５４２２７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ドライバ波形生成回路の構成例を、図７、図８に示す。図７、図８において、実線枠内に示される各回路ブロックは、テストピン毎に設けられる回路であり、枠外に示される回路ブロックは、全ピン共通の回路ブロックである。図７は、ドライバ波形生成仕様Ａ（以下、単に仕様Ａという）に適応したドライバ波形生成回路１００、図８は、ドライバ波形生成仕様Ｂ（以下、単に仕様Ｂという）に適応したドライバ波形生成回路である。尚、仕様Ｂは、仕様Ａと比較して、レートマーカ1回の印加につき２倍の量に相当するリアルタイム制御アドレス（リアルタイム制御アドレスＡ及びＢ）、パターンデータ（パターンデータ１Ａ、１Ｂ、２Ａ、２Ｂ）が入力される。従って、仕様Ｂは仕様Ａに比べて複雑なドライバ波形の生成を可能にしている。このように、仕様Ｂで用いられる各データのビット幅やフォーマットは、全て仕様Ａとは異なる。
【０００６】
ところで、図７、図８の回路構成例の何れも、パターンデータ、タイミングデータ等、類似するデータに基づきドライバ波形出力を生成するが、回路構成は異なっている。例えば、データ切替えブロック（図７の１０１と図８の２０１）、フォーマットデコードブロック（図７の１０２と図８の２０２）等、一見同じに見える回路ブロックであっても、実際に入力されるデータのフォーマット、ビット幅の相違により異なる動作を行う。これは、仕様Ａ、仕様Ｂで要求されるドライバ波形生成の機能差、およびそのために生じる入力データの差異による。
【０００７】
ドライバ波形生成回路の仕様は、図７、図８にそれぞれ示す、仕様Ａ、仕様Ｂ以外に、搭載される半導体試験装置の仕様毎に多数存在する。これに対し、従来、ドライバ波形生成といった基本要求仕様に大差は無いにも拘わらず、回路を再利用することは出来ず、要求仕様毎にドライバ波形生成回路をハードワイヤドで組み直す必要があった。このため、相当の開発工期を要し、無駄な開発コストを浪費していた。
【０００８】
そこで、本発明は上記問題点に鑑みなされたものであって、小変更で、様々なドライバ波形生成仕様に適応可能な、半導体試験装置におけるドライバ波形生成回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の半導体試験装置におけるドライバ波形生成回路は、試験装置本体から出力されるテストデータに基づき、被試験装置に印加するドライブ信号を生成する、半導体試験装置におけるドライバ波形生成回路であって、テストレート毎に前記テストデータが入力される、プログラムによりアクセス可能な複数のオンザフライ入力データポートと、ドライバ波形生成仕様に基づき決まる設定データが予め記憶される、プログラムによりアクセス可能なマルチポートレジスタ群及びマルチポートメモリ群と、前記ドライバ波形生成仕様に基づき前記ドライブ信号の出力タイミングを生成するドライブデータを出力する、プログラムによりアクセス可能な複数のオンザフライ出力データポートと、予め波形生成プログラムメモリにプログラムされ記憶された内容に従い、選択される前記オンザフライ入力データポートをアクセスして複数のテストデータを取り込み、続いて選択される前記マルチポートレシスタ群及びマルチポートメモリ群に記憶された各設定データに基づき、前記ドライブデータ生成に必要なテストレートの数だけ並列に演算処理を行い、前記演算処理の結果生成される複数のドライブデータを、続いて選択される複数のオンザフライ出力データポートをアクセスして同時に出力する並列処理プロセッサと、を備えたことを特徴とする。
【００１０】
本発明によれば、並列処理プロセッサは、予めプログラムされた内容に従い、選択されるオンザフライ入力データポートをアクセスして複数のテストデータを取り込み、続いて選択されるマルチポートレシスタ群及びマルチポートメモリ群に記憶された各設定データに基づき、ドライブデータ生成に必要なテストレートの数だけ並列に演算処理を行い、結果生成される複数のドライブデータを、続いて選択される複数のオンザフライ出力データポートをアクセスして同時に出力する。このように、オンザフライ入力データポート、オンザフライ出力データポート、マルチポートレジスタ群及びメモリ群のそれぞれをプログラマブルとして並列処理プロセッサからアクセス可能とし、予めプログラムされる内容を変更することで、様々なドライバ波形生成仕様に適応可能なドライバ波形生成回路を提供できる。従って、再利用性が高く、柔軟性拡張性の高いドライバ波形生成回路を提供できることから、個々の要求仕様に対する開発後期の短縮が図れ、開発コストの低減化が可能になる。
【００１１】
上記発明において、前記ドライブデータに基づきクロックに同期したタイミングエッジの波形立ち上げ及び立ち下げ制御信号を生成するタイミング生成回路と、前記波形立ち上げ及び立ち下げ制御信号に基づき前記ドライバ波形生成仕様に基づくドライバ波形を生成して前記被試験装置に出力する波形生成回路と、前記タイミング生成回路と前記波形生成回路との間に介挿され、レジスタ設定によりプログラマブルに信号接続を可変とする配線マトリクス回路と、を備えたことを特徴とする。本発明によれば、タイミング生成回路と波形生成回路との間に介挿される、レジスタ設定によりプログラマブルに信号接続を可変とする配線マトリクス回路により、アナログ系のタイミング生成回路と波形生成回路も含めてプログラマブルに波形生成仕様に適応させることで、ドライバ波形生成回路全体を再利用することが可能になる。
【００１２】
上記発明において、前記マルチポートレジスタ群及びメモリ群に前記並列処理プロセッサによらず外部から前記設定データを書き込むアクセスポートと、前記オンザフライ入力データポートに外部から前記オンザフライ入力データを書き込む高速入力インタフェースと、を備えたことを特徴とする。本発明によれば、ドライバ波形生成回路に、外部からデータ設定が可能なアクセスポートと高速入力インタフェースを内蔵させることで、ドライバ波形生成回路全体を１チップ構成の半導体集積回路で構成することができる。
【発明の効果】
【００１３】
本発明によれば、小変更で、様々なドライバ波形生成仕様に適応可能な、半導体試験装置におけるドライバ波形生成回路を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係る半導体試験装置におけるドライバ波形生成回路の内部構成を示すブロック図である。
【図２】本発明の実施の形態１に係る半導体試験装置におけるドライバ波形生成回路の動作を示すタイミングチャートである。
【図３】本発明の実施の形態１に係る半導体試験装置におけるドライバ波形生成回路の仕様Ａの実装例を示すブロック図である。
【図４】本発明の実施の形態１に係る半導体試験装置におけるドライバ波形生成回路の仕様Ｂの実装例を示すブロック図である。
【図５】本発明の実施の形態２に係る半導体試験装置におけるドライバ波形生成回路の内部構成を示すブロック図である。
【図６】本発明の実施の形態３に係る半導体試験装置におけるドライバ波形生成回路の内部構成を示すブロック図である。
【図７】仕様Ａに適応する従来の半導体試験装置におけるドライバ波形生成回路の内部構成を示すブロック図である。
【図８】仕様Ｂに適応する従来の半導体試験装置におけるドライバ波形生成回路の内部構成を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照して、本発明を実施するための形態（以下、実施形態）について詳細に説明する。なお、実施形態の説明の全体を通して同じ要素には同じ番号を付している。
【００１６】
（実施形態１）
図１は、本実施形態１に係る半導体試験装置におけるドライバ波形生成回路の内部構成を示すブロック図である。図１に示されるように、本実施形態１に係るドライバ波形生成回路１０は、デジタル回路部１０Ａと、アナログ回路部１０Ｂとにより構成される。
【００１７】
デジタル回路部１０Ａは、オンザフライ入力データポート１１と、オンザフライ出力データポート１２と、マルチポートレジスタ群１３と、マルチポートメモリ群１４と、波形生成プログラムメモリ１５と、並列処理プロセッサ１６と、デジタルタイミング生成回路１７と、により構成される。
【００１８】
オンザフライ入力データポート１１は、テストレート毎にテストデータが入力され、並列処理プロセッサ１６によりアクセスされる。オンザフライ出力データポート１２は、ドライバ波形生成仕様に基づきドライブ信号の出力タイミングを生成するドライブデータを出力するもので、並列処理プロセッサ１６によりアクセスされる。マルチポートレジスタ群１３及びマルチポートメモリ群１４は、ドライバ波形生成仕様に基づき決まる設定データが予め記憶され、並列処理プロセッ１６によりアクセスされる。
【００１９】
並列処理プロセッサ１６は、波形生成プログラムメモリ１５に予めプログラムされ記憶された内容に従い、選択されるオンザフライ入力データポート１１をアクセスして複数のテストデータを取り込み、続いて選択されるマルチポートレシスタ群１３及びマルチポートメモリ群１４に記憶された設定データに基づき、ドライブデータ生成に必要なテストレートの数だけ並列に演算処理を行い、演算処理の結果生成される複数のドライブデータを、続いて選択される複数のオンザフライ出力データポート１２をアクセスして同時に出力する。
【００２０】
図２に、並列処理プロセッサ１６の動作イメージがタイミングチャートで示されている。図２に示されるように、パターンデータ等のオンザフライ入力データは、テストレート毎にオンザフライ入力ポート１１に入力されるのに対し、オンザフライ出力データは、複数のテストレート期間をかけて生成される。即ち、レイテンシが存在する。このため、並列処理プロセッサ１６は、オンザフライ出力データ生成に必要なテストレートの数だけ並列動作を行う。
【００２１】
具体的に、並列処理プロセッサ１６は、テストレート１〜８毎、選択されたオンザフライ入力データを得、マルチポートレシスタ群１３、及びマルチポートメモリ群１４に記憶された設定データに基づき、レート端数累算データとタイミング設定データとを加算して中間タイミングデータを生成し、最終的にオンザフライ出力データを生成し、選択されたオンザフライ出力データポート１２に出力する動作を、例えば、４段パイブライン（レイテンシ４）で処理する。尚、波形生成プログラムメモリ１５は、並列処理プロセッサ１６の最大並列動作可能数だけポートを有しており、上記したパイプライン処理を実行するために複数命令の同時フェッチを可能とする。
【００２２】
デジタルタイミング生成回路１７は、オンザフライ出力データポート１２から出力されるドライブデータに基づき、クロック同期で生成可能な精度のタイミング生成をおこなう。具体的に、タイミングエッジ出力イネーブル信号印加してから実タイミングデータ中の上位ビットに基づく時間だけ待機後、実テイミングデータの下位ビットの情報、並びに極性信号を、後述するアナログタイミング信号生成回路２１に出力する。
【００２３】
アナログ回路部１０Ｂは、アナログタイミング生成回路２１と、波形生成回路２２と、により構成される。アナログタイミング生成回路２１は、タイミングエッジ毎に存在し、クロックの周期より高精度のタイミング生成を行う。具体的に、デジタルタイミング生成回路１７から出力される信号に基づきクロックに同期したタイミングエッジの波形立ち上げ、及び立ち下げ制御信号を生成して波形生成回路２２に出力する。波形生成回路２２は、波形立ち上げ、及び立ち下げ制御信号に基づきドライバ波形生成仕様に基づくドライバ波形を生成して不図示のＤＵＴに出力する。
【００２４】
図３に、本実施形態１に係るドライバ波形生成回路１０への仕様Ａの実装例が、図４に、本実施形態に係るドライバ波形生成回路１０への仕様Ｂの実装例が示されている。ここでいう仕様Ａ、仕様Ｂは、図７、図８の従来例で説明した仕様Ａ、仕様Ｂに準じるものとし、図３、図４共に、図１に示す回路と同じ番号が付されたブロックは、図１に示す回路ブロックのそれと同じ名称、機能を有するものとする。
【００２５】
図３、図４において、波形生成プログラムメモリ１５に供給されるクロックは、回路を動作させるクロック信号であり、ドライバ波形生成回路１０のデジタル回路部１０Ａを構成する全ての回路ブロックは、このクロック同期で動作する。レートマーカは、オンザフライ入力データポート１１に入力される各パターンデータのイネーブル信号である。又、アナログ回路部１０Ｂ（波形生成回路２２）によるドライバ波形出力のイネーブル信号でもある。
【００２６】
オンザフライ入力データポート１１に入力されるオンザフライ入力データである複数のパターンデータは、ドライバ波形生成動作中に、レートマーカをイネーブル信号として、テストレート毎に入力される任意の信号である。図３では２本、図４では４本とするが、本数、ビット幅は任意であり、考えうるドライバ波形出力の仕様を全て満たす本数、ビット幅を持つものとする。尚、リアルタイム制御アドレスもオンザフライ入力データに相当する。図３では１本、図４では２本のリアルタイム制御アドレスが例示されている。尚、「リアルタイム制御アドレス」とは、レート端数累算データ、タイミングメモリ、フォーマットメモリを制御する信号である。
【００２７】
マルチポートレジスタ群１３には、ドライバ波形生成動作に入る前に設定される各種設定データが記憶される。ここでは、１０個のレジスタを割り当てているが、レジスタの個数、構成ビット幅は任意である。考えうるドライバ波形出力の仕様を全て満たせるレジスタ個数、ビット幅を持つものとする。並列処理プロセッサ１６からは、マルチポートレジスタ群１３を構成する複数のレジスタへの同時リードが発生するため、アクセスボートを複数もち、各ポートからは別々のレジスタに並列にリード出来るものとする。
【００２８】
マルチポートレジスタ群１３を構成する各レジスタに対しアドレス番号が割り振られており、並列処理プロセッサ１６は、アドレス指定により各レジスタの値をリードできる。各種設定データとして、例えば、仕様Ａにおけるデータ切替えモード、パターン発生モード、スキュー調整データ等が該当する。ここで、データ切り替えモードとは、パターンデータを選択するデータ、パターン発生モードとは、ノーマルモード／ダブルエッジモード等の切り替えデータ、スキュー調整データとは、物理タイミングエッジのタイミング補正データのそれぞれをいう。
【００２９】
マルチポートメモリ群１４には、ドライバ波形生成動作に入る前に設定される各種設定データが記憶される。ここでは、ＲＡＭを８個割り当てる例を示しているが、メモリの個数、サイズ、ビット幅は任意である。考えうるドライバ波形出力の仕様をすべて満たせるメモリ容量を持つものとする。並列処理プロセッサ１６からは、複数メモリ/アドレスへの同時リードが発生するため、マルチポートメモリ群１４は、アクセスポートを複数持ち、各アクセスポートからは、別々のメモリ/アドレスに並列リードが出来るものとする。
【００３０】
マルチポートメモリ群１４を構成する全てのＲＡＭにアドレスが割り振られており、並列処理プロセッサ１６は、アドレス指定によりメモリの区切りに関係なく、任意のＲＡＭに格納された値をリードできる。各種設定データとして、例えば、仕様Ａにおけるタイミングメモリの内容、フォーマットメモリの内容等が該当する。ここで、タイミングメモリの内容とは、波形のＨｉｇｈ／Ｌｏｗレベルの切り替わりタイミングを規定する論理タイミングエッジのタイミング設定データのことであり、フォーマットメモリの内容とは、ＲＺ（Return to Zero）、ＮＲＺ（Non-Return to Zero）等の波形フォーマットを指定するフォーマット選択データのことである。
【００３１】
オンザフライ入力データポート１１は、入力されるパターンデータのそれぞれに対してアドレスを割り振り、並列処理プロセッサ１６がアドレス指定により任意のデータを取り込めるようにしている。複数のオンザフライ入力データの同時取り込みが可能なように、並列処理プロセッサ１６に接続するポートを複数持つ。ここでは、ポートは６個としてあるが、数/ビット幅ともに任意とする。
【００３２】
並列処理プロセッサ１６は、波形生成プログラムメモリ１５に格納された波形生成プログラムに従い、オンザフライ入力データポート１１、マルチポートレジスタ群１３、マルチポートメモリ群１４のそれぞれから読み出されたデータに基づき、オンザフライ出力データポート１２を介してデジタルタイミング生成回路１７を駆動する信号/データ(以降、オンザフライ出力データと称す)を生成出力する。オンザフライ出力データの例として、例えば、実タイミングデータとタイミングエッジ出力イネーブル信号、極性信号（立ち上がりか立下りを示す信号）などが相当する。
【００３３】
パターンデータ等のオンザフライ入力データは、テストレート毎にオンザフライ入力ポート１１に入力されるのに対し、オンザフライ出力データは、複数のテストレート期間をかけて生成される。すなわちレイテンシが存在する。このため、並列処理プロセッサ１６は、オンザフライ出力データ生成に必要なテストレートの数だけ、並列動作が可能な構成とする。並列処理プロセッサ１６の動作イメージについては、図２のタイミングチャートを使用して説明したため、重複を回避する意味で説明を省略する。
【００３４】
並列処理プロセッサ１６は、更に、オンザフライ入力データポート１１、マルチポートレジスタ群１３、マルチポートメモリ群１４から、複数本のデータを同時に取り込むために、アドレス指定/データ取り込みを行う入力ポートを複数持ち全てを並列処理する。又、複数のデジタルタイミング生成回路１７に対して、オンザフライ出力データを生成できるように、アドレス指定/データ出力を行う出力ポートを複数持ち、全てを並列処理する。
【００３５】
オンザフライ出力データポート１２は、複数のデジタルタイミング生成回路１７に対してアドレスを割り振り、並列処理プロセッサ１６が、アドレス指定により任意のデジタルタイミング生成回路１７に対してオンザフライ出力データを出力できるように、又、複数のオンザフライ出力データの同時出力が可能なように、並列処理プロセッサ１６に接続するポートを複数持つ。ここでは、４８個のポートを持つものとしているが、数/ビット幅ともに任意である。
【００３６】
尚、アナログタイミング生成回路２１は、クロック周期より高精度のタイミング生成を行う。アナログタイミング生成回路２１が何個のデジタルタイミング生成回路１７からの入力で駆動されるかはドライバ波形生成仕様による。波形生成回路２２は、全タイミングエッジの波形立ち上げ/立ち下げ制御信号を統合し、不図示のＤＵＴにドライバ波形を生成出力する。波形生成回路２２が何個のアナログタイミング生成回路２１からの入力で駆動されるかは、ドライバ波形生成仕様による。
【００３７】
ここで、図３と図４に示したドライバ波形生成回路１０の実装例の比較説明を行う。実装上の違いは、マルチポートレジスタ群１３のレジスタ本数、マルチポートメモリ群１４のメモリ量、オンザフライ入力データポート１１のポート数、オンザフライ出力データポート１２のポート数、デジタルタイミング生成回路１７の個数にある。ドライバ波形生成回路１０が有するこれらコンポーネントが、これらについて考えうるドライバ波形出力の仕様を全て満たせる相当の数量を持てば、仕様Ａ、仕様Ｂが同じドライバ波形生成回路１０のデジタル回路部１０Ａに実装できることが分かる。即ち、アナログ回路部１０Ｂ、及び波形生成プログラムの内容を除くドライバ波形生成回路１０は、様々なドライバ波形出力の仕様に対して再利用可能であることを意味する。
【００３８】
（実施形態１の効果）
このため本実施形態１に係る半導体試験装置におけるドライバ波形生成回路１０によれば、各ドライバ波形出力の仕様に対して構成検討/ブロック分割を必要としない。又、アナログタイミング生成回路２１、波形生成回路２２等アナログ回路１０Ｂを除く、ドライバ波形生成回路１０のデジタル回路部１０Ａの回路ブロック設計/ブロック単本検証を必要としない。これらにより、ドライバ波形生成回路１０の開発期間を大幅に短縮することができる。又、ドライバ波形出力の仕様の実現方法が、ハードワイヤードからソフトウエア（波形生成プログラム）に置き換わることで、ドライバ波形出力の仕様変更に柔軟に対応することができる。
【００３９】
尚、上記した本実施形態１に係る半導体試験装置におけるドライバ波形生成回路１０によれば、マルチポートレジスタ群１３のレジスタ本数/ビット幅、マルチポートメモリ群１４のメモリ数/容量/ビット幅、オンザフライ入力データポート１１のポート数/ビット幅、オンザフライ出力ポート１２のポート数/ビット幅、デジタルタイミング生成回路１７の個数は、考えうるドライバ波形出力の仕様を全て満たせる数量としたが、ＨＤＬ（ハードウエア記述言語）と論理合成を用いて設計を行った場合、これら数値がカスタマイズ可能となるようにＨＤＬ記述を行うことで、回路の再利用性を維持しつつ、回路実装面積を縮小することが出来る。
【００４０】
又、マルチポートレジスタ群１３におけるレジスタ、マルチポートメモリ群１４内のメモリへ値を設定する方法は任意であり、例えば、外部接続されるアクセスポートを介して並列処理プロセッサ１６を介さずに値を直接設定する方法が考えられる。勿論、変列処理プロセッサ１６が値を設定しても良く、この場合、各レジスタ/メモリに値を書き込む機能、及びプログラムを用意することが必要である。
【００４１】
又、波形生成プログラムメモリ１５としてＲＯＭ又はＲＡＭのいずれも利用でき、波形生成プログラムの実装が可能である。波形生成プログラムをＲＡＭに実装すれば、外部から波形生成プログラムの書き換えを可能にすることが出来、この場合、一層、柔軟性・拡張性が増す。又、タイミングエッジ発生のエラー検出を、プログラムにより行うことも可能であり、この場合、ハードウェアによる複雑なアリゴリズム実装を回避できる。
【００４２】
尚、本実施形態１に係る半導体試験装置におけるドライバ波形生成回路１０では、ＤＵＴへのドライバ波形生成出力についてのみ例示したが、同様に、データストローブ生成出力とすることも可能である。
【００４３】
（実施形態２）
上述した実施形態１では、アナログ回路部１０Ｂを構成するアナログタイミング生成回路２１と、波形生成回路２２については再利用可能な箇所から除外していた。このアナログ回路部１０Ｂについても考えうるドライバ波形出力の仕様をすべて満たせる構成とすれば、一層、柔軟性、拡張性が増す。
【００４４】
図５に、本実施形態２に係る半導体試験装置におけるドライバ波形生成回路１０の構成を示す。図１に示す実施形態１との構成上の差異は、配線マトリクス回路２３、２４と、配線マトリクス設定レジスタ２５とを付加し、配線マトリクス設定レジスタ２５の出力により配線マトリクス回路２３、２４の動作が制御されることにある。配線マトリクス設定レジスタ２５には、信号接続を、並列処理プロセッサ１６又は外付けのポートを介して定義することにより、接続をプログラマブル変更可能な構成としている。
【００４５】
（実施形態２の効果）
上述した実施形態２に係る半導体試験装置におけるドライバ波形生成回路１０によれば、レジスタ設定によりプログラマブルに信号接続を可変とすることにより、アナログ回路部１０Ｂのアナログタイミング生成回路２１と波形生成回路２２も含めてプログラマブルに波形生成仕様に適応させ、ドライバ波形生成回路全体を再利用することが可能になる。
【００４６】
（実施形態３）
図６は、本実施形態３に係る半導体試験装置におけるドライバ波形生成回路１０の構成を示すブロック図である。実施形態２のドライバ波形生成回路１０との構成上の差異は、実施形態２のドライバ波形生成回路１０が有するコンポーネントに、アクセスポート３１と、高速データ入力インタフェース３２とを付加したことにより、ドライバ波形生成回路１０を１チップ（ドライバ波形生成チップ５０）で構築したことにある。
【００４７】
アクセスポート３１は、マルチポートレジスタ群１３を構成するレジスタ、マルチポートメモリ群１４を構成するＲＡＭ、波形生成プログラムメモリ１５、配列マトリクス設定レジスタ２５へのリードライトを行うインタフェースである。又、高速データ入力インタフェース３２は、オンザフライ入力データポート１１にオンザフライ入力データをチップ外部から入力するためのインタフェースであり、例えば、ＳｅｒＤｅｓ（Serialize／Deserialize）が該当する。このため、ドライバ波形生成チップ５０は、波形生成に必要な全ての設定はアクセスポート３１から行い、波形生成に必要な全ての入力データは高速データ入力インタフェース３２から行う。
【００４８】
（実施形態３の効果）
実施形態３に係る半導体試験装置におけるドライバ波形生成回路１０によれば、マルチポートレジスタ群１３及びマルチポートメモリ群１４に、並列処理プロセッサによらず外部から設定データを書き込むアクセスポート３１と、オンザフライ入力データポート１１に外部からオンザフライ入力データを書き込む入力インタフェース３２とを付加することにより、ドライバ波形生成回路に、外部からデータ設定が可能なアクセスポートと入力インタフェースを内蔵させることができ、このことにより、ドライバ波形生成回路１０全体を１チップ構成の半導体集積回路（ドライバ波形生成チップ５０）で構築できる。このことは、唯１個のドライバ波形生成チップ５０があらゆる半導体試験装置に使用できる。これはチップのレイアウト、試作／評価といった設計以外の工程も最初のドライバ波形生成チップ５０の一度の開発で済むことを意味し、大幅な開発期間の短縮となる。
【００４９】
尚、ドライバ波形生成チップ５０を搭載する半導体試験装置は、ドライバ波形生成の仕様をソフトウェア(波形生成プログラム)により実現していることにより、ドライバ波形生成の仕様も柔軟に変更できる。これにより、例えば、複雑なドライブ波形の印加が必要なＤＵＴの検査時には、複雑な波形フォーマットを含むドライバ波形生成の仕様を実現する波形生成プログラムを使用し、テストプログラム、パターンデータ側の開発効率を向上させることが可能である。一方、単純な波形の印加で済むＤＵＴの検査時には、機能を限定したドライバ波形生成の仕様を少ないステップ数の波形生成プログラムで実現することが出来、この場合、ドライバ波形生成チップ５０、更には半導体試験装置全体の電力消費を抑えることができる。
【００５０】
以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されないことは言うまでもない。上記実施形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。またその様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００５１】
１０    ドライバ波形生成回路
１０Ａ  デジタル回路部
１０Ｂ  アナログ回路部
１１    オンザフライ入力データポート
１２    オンザフライ出力データポート
１３    マルチポートレジスタ群
１４    マルチポートメモリ群
１５    波形生成プログラムメモリ
１６    並列処理プロセッサ
１７    デジタルタイミング生成回路
２１    アナログタイミング生成回路
２２    波形生成回路
２３、２４  配線マトリクス回路
２５    配線マトリクス設定レジスタ
３１    アクセスポート
３２    高速データ入力インタフェース
５０    ドライバ波形生成チップ
【図１】
2012078240.tif 000003
【図２】
2012078240.tif 000004
【図３】
2012078240.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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