(57)【要約】【課題】非対称構造のソースおよびドレイン領域を有するＭＯＳトランジスタを容易に形成する。これにより、高性能の半導体装置を容易に製造する。【解決手段】第１のマスク層の互いに対向する両側面上に、２つの第２のマスク層を形成する。導電層上の、第１及び第２のマスク層が形成されていない部分の上に、第３のマスク層を形成する。第２及び第３のマスク層をマスクに用いて、導電層に対して異方性エッチングを行った後、不純物を注入することによって、１つの第１不純物拡散層を形成する。第２のマスク層をマスクに用いて異方性エッチングを行い第２のマスク層の下に、２つのゲート電極を形成する。第１不純物拡散層と共にゲート電極を挟む半導体基板の２つの領域に不純物を注入することによって、２つの第２不純物拡散層を形成する。【選択図】図１３
2012043861.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に順に、ゲート絶縁膜及び導電層を設ける工程と、
前記導電層上に、１つの第１のマスク層を形成する工程と、
前記第１のマスク層の互いに対向する両側面上に、２つの第２のマスク層を形成する工程と、
前記導電層上の、前記第１及び第２のマスク層が形成されていない部分を覆うように、第３のマスク層を形成する工程と、
前記第１のマスク層を除去する工程と、
前記第２及び第３のマスク層をマスクに用いて、前記導電層に対して異方性エッチングを行い、２つの前記第２のマスク層の間に位置する前記導電層を除去する工程と、
２つの前記第２のマスク層の間に位置する前記半導体基板の部分に不純物を注入することによって、１つの第１不純物拡散層を形成する工程と、
前記第３のマスク層を除去する工程と、
前記２つの第２のマスク層をマスクに用いて、前記導電層に対して異方性エッチングを行い前記第２のマスク層の下に、２つのゲート電極を形成する工程と、
前記第１不純物拡散層と対向して前記第１不純物拡散層と共に前記ゲート電極を挟む前記半導体基板の２つの領域に不純物を注入することによって、２つの第２不純物拡散層を形成する工程と、
を有する、２つのＭＯＳトランジスタを備えた半導体装置の製造方法。
【請求項２】
素子分離領域で区画された半導体領域を有する半導体基板上に順に、ゲート絶縁膜及び導電層を設ける工程と、
前記半導体領域上に位置する導電層上に、１つの第１のマスク層を形成する工程と、
前記第１のマスク層の互いに対向する両側面上に、２つの第２のマスク層を形成する工程と、
前記半導体領域上に位置する導電層の、前記第１及び第２のマスク層が形成されていない部分を覆うように、第３のマスク層を形成する工程と、
前記第１のマスク層を除去する工程と、
前記第２及び第３のマスク層をマスクに用いて、前記導電層に対して異方性エッチングを行い、２つの前記第２のマスク層の間に位置する前記導電層を除去する工程と、
２つの前記第２のマスク層の間に位置する前記半導体領域の部分に不純物を注入することによって、１つの第１不純物拡散層を形成する工程と、
前記第３のマスク層を除去する工程と、
前記２つの第２のマスク層をマスクに用いて、前記導電層に対して異方性エッチングを行い前記第２のマスク層の下に、２つのゲート電極を形成する工程と、
前記第１不純物拡散層と対向して前記第１不純物拡散層と共に前記ゲート電極を挟む前記半導体領域内の２つの領域に不純物を注入することによって、２つの第２不純物拡散層を形成する工程と、
を有する、２つのＭＯＳトランジスタを備えた半導体装置の製造方法。
【請求項３】
前記第３のマスク層を除去する工程と、前記２つのゲート電極を形成する工程の間に、更に、
前記第１不純物拡散層上に第４のマスク層を設ける工程を有し、
前記第２不純物拡散層を形成する工程において、
前記第２及び第４のマスク層をマスクに用いて、前記不純物を注入することによって前記２つの第２不純物拡散層を形成する、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第４のマスク層はフォトレジスト膜である、請求項３に記載の半導体装置の製造方法。
【請求項５】
素子分離領域で区画された半導体領域を有する半導体基板上に順に、ゲート絶縁膜及び導電層を設ける工程と、
前記半導体領域の上方に位置する前記導電層の一部を除去する工程と、
前記導電層で覆われていない前記半導体領域の一部内に不純物を注入することによって、１つの第１不純物拡散層を形成する工程と、
前記半導体領域の上方において、互いに対向して前記第１不純物拡散層を挟んだ前記導電層の２つの領域が残存するようにエッチングを行い、２つのゲート電極を形成する工程と、
前記半導体領域内において、前記第１不純物拡散層と対向して第１不純物拡散層と共に前記ゲート電極を挟む２つの領域に不純物を注入することによって、２つの第２不純物拡散層を形成する工程と、
を有する、２つのＭＯＳトランジスタを備えた半導体装置の製造方法。
【請求項６】
前記第２不純物拡散層を形成する工程において、
前記第１不純物拡散層を覆うマスクが無い状態で不純物を注入することにより前記第２不純物拡散層を形成すると共に、前記第１不純物拡散層中の不純物濃度を増加させる、請求項１又は２に記載の半導体装置の製造方法。
【請求項７】
前記第２不純物拡散層を形成する工程の後に更に、
前記ゲート電極の互いに対向する両側面上に、前記第１及び第２不純物拡散層の一部に接するようにサイドウォール絶縁膜を形成する工程と、
前記半導体基板内の前記第２のマスク層及びサイドウォール絶縁膜を挟んだ両側に不純物を注入することにより、３つの第３不純物拡散層を形成する工程と、
を有する、請求項１〜４及び６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１のマスク層は酸化シリコン膜である、請求項１〜４、６及び７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記第２のマスク層は窒化シリコン膜である、請求項１〜４及び６〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第３のマスク層はフォトレジスト膜である、請求項１〜４及び６〜９の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高性能化のため、ＭＯＳトランジスタのソースおよびドレイン領域を非対称構造に形成する技術が知られている（特許文献１、２）。非対称構造とは、ソースおよびドレイン領域の一方について、他方とは異なる不純物濃度に形成したり、ＬＤＤ領域の形成条件をソースおよびドレイン領域の双方で互いに異なるように形成したものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−３５３７９２号公報
【特許文献２】特開平７−３２１３２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような非対称構造のソースおよびドレイン領域を有するＭＯＳトランジスタの従来の製造方法を図１６に、断面模式図で示す。半導体基板５１に素子分離領域５２を設け、ＭＯＳトランジスタの活性領域を区画する。半導体基板５１上には、ゲート絶縁膜５３を介して、ゲート電極５４を配置する。
【０００５】
図１６には、一般的なＤＲＡＭのメモリセルのように、２つのＭＯＳトランジスタがソースおよびドレイン領域の一方を共有するように配置されている場合を例として示した。各ＭＯＳトランジスタのソースおよびドレイン形成領域の一方を覆うように、フォトレジスト膜７０を用いてマスクを形成する。この状態でイオン注入を行うことで、ソースおよびドレイン形成領域の一方にのみ、所定の濃度の不純物拡散層６０を形成することができる。
【０００６】
近年、半導体装置の微細化が進んだことにより、ＭＯＳトランジスタのゲート長も縮小が行われている。このため、図１６において、ゲート電極の中央付近にフォトレジスト膜７０の端部が来るようにアライメントを制御することが困難となっている。フォトレジスト膜７０を露光によってパターニングする際に、ゲート電極５４に対するアライメントずれ（位置ずれ）が生じた場合を図１７に示す。
【０００７】
図１７では、ゲート電極５４に対してフォトレジスト膜７０で形成したマスクが図面上で左側にシフトして形成されている。この状態でイオン注入を行うと、不純物拡散層が所定の領域全体に導入されない状態（６０ａ）や、不純物を導入しない予定の領域に不純物拡散層が形成された状態（６０ｂ）が生じてしまう。このため、ＭＯＳトランジスタが所定の電気特性を備えておらず、正常に動作する半導体装置を形成することが困難であった。
【課題を解決するための手段】
【０００８】
一実施形態は、
半導体基板上に順に、ゲート絶縁膜及び導電層を設ける工程と、
前記導電層上に、１つの第１のマスク層を形成する工程と、
前記第１のマスク層の互いに対向する両側面上に、２つの第２のマスク層を形成する工程と、
前記導電層上の、前記第１及び第２のマスク層が形成されていない部分を覆うように、第３のマスク層を形成する工程と、
前記第１のマスク層を除去する工程と、
前記第２及び第３のマスク層をマスクに用いて、前記導電層に対して異方性エッチングを行い、２つの前記第２のマスク層の間に位置する前記導電層を除去する工程と、
２つの前記第２のマスク層の間に位置する前記半導体基板の部分に不純物を注入することによって、１つの第１不純物拡散層を形成する工程と、
前記第３のマスク層を除去する工程と、
前記２つの第２のマスク層をマスクに用いて、前記導電層に対して異方性エッチングを行い前記第２のマスク層の下に、２つのゲート電極を形成する工程と、
前記第１不純物拡散層と対向して前記第１不純物拡散層と共に前記ゲート電極を挟む前記半導体基板の２つの領域に不純物を注入することによって、２つの第２不純物拡散層を形成する工程と、
を有する、２つのＭＯＳトランジスタを備えた半導体装置の製造方法に関する。
【０００９】
他の実施形態は、
素子分離領域で区画された半導体領域を有する半導体基板上に順に、ゲート絶縁膜及び導電層を設ける工程と、
前記半導体領域上に位置する導電層上に、１つの第１のマスク層を形成する工程と、
前記第１のマスク層の互いに対向する両側面上に、２つの第２のマスク層を形成する工程と、
前記半導体領域上に位置する導電層の、前記第１及び第２のマスク層が形成されていない部分を覆うように、第３のマスク層を形成する工程と、
前記第１のマスク層を除去する工程と、
前記第２及び第３のマスク層をマスクに用いて、前記導電層に対して異方性エッチングを行い、２つの前記第２のマスク層の間に位置する前記導電層を除去する工程と、
２つの前記第２のマスク層の間に位置する前記半導体領域の部分に不純物を注入することによって、１つの第１不純物拡散層を形成する工程と、
前記第３のマスク層を除去する工程と、
前記２つの第２のマスク層をマスクに用いて、前記導電層に対して異方性エッチングを行い前記第２のマスク層の下に、２つのゲート電極を形成する工程と、
前記第１不純物拡散層と対向して前記第１不純物拡散層と共に前記ゲート電極を挟む前記半導体領域内の２つの領域に不純物を注入することによって、２つの第２不純物拡散層を形成する工程と、
を有する、２つのＭＯＳトランジスタを備えた半導体装置の製造方法に関する。
【００１０】
他の実施形態は、
素子分離領域で区画された半導体領域を有する半導体基板上に順に、ゲート絶縁膜及び導電層を設ける工程と、
前記半導体領域の上方に位置する前記導電層の一部を除去する工程と、
前記導電層で覆われていない前記半導体領域の一部内に不純物を注入することによって、１つの第１不純物拡散層を形成する工程と、
前記半導体領域の上方において、互いに対向して前記第１不純物拡散層を挟んだ前記導電層の２つの領域が残存するようにエッチングを行い、２つのゲート電極を形成する工程と、
前記半導体領域内において、前記第１不純物拡散層と対向して第１不純物拡散層と共に前記ゲート電極を挟む２つの領域に不純物を注入することによって、２つの第２不純物拡散層を形成する工程と、
を有する、２つのＭＯＳトランジスタを備えた半導体装置の製造方法に関する。
【発明の効果】
【００１１】
微細化したＭＯＳトランジスタにおいて、非対称構造のソースおよびドレイン領域を容易に形成できる。これにより、高性能の半導体装置を容易に製造できる。
【図面の簡単な説明】
【００１２】
【図１】第１実施例の一工程を説明する図である。
【図２】第１実施例の一工程を説明する図である。
【図３】第１実施例の一工程を説明する図である。
【図４】第１実施例の一工程を説明する図である。
【図５】第１実施例の一工程を説明する図である。
【図６】第１実施例の一工程を説明する図である。
【図７】第１実施例の一工程を説明する図である。
【図８】第１実施例の一工程を説明する図である。
【図９】第１実施例の一工程を説明する図である。
【図１０】第１実施例の一工程を説明する図である。
【図１１】第１実施例の一工程を説明する図である。
【図１２】第１実施例の一工程を説明する図である。
【図１３】第１実施例の一工程を説明する図である。
【図１４】第３実施例の一工程を説明する図である。
【図１５】第３実施例の一工程を説明する図である。
【図１６】関連する半導体装置の製造方法の一例の一工程を説明する図である。
【図１７】関連する半導体装置の製造方法の一例の一工程を説明する図である。
【図１８】第２実施例の一工程を説明する図である。
【図１９】第２実施例の一工程を説明する図である。
【発明を実施するための形態】
【００１３】
（第１実施例）
図１〜図１３は本実施例の半導体装置の製造方法を説明する断面模式図である。一例として、Ｎチャネル型のＭＯＳトランジスタを形成する場合について説明する。
【００１４】
図１に示すように、Ｐ型のシリコンからなる半導体基板１に、ＳＴＩ法を用いて酸化シリコン（ＳｉＯ2）等の絶縁膜を埋め込んで、素子分離領域２を形成する。素子分離領域２によって、ＭＯＳトランジスタの活性領域となる半導体領域が区画される。
【００１５】
本実施例では、一般的なＤＲＡＭのメモリセルのように、２つのＭＯＳトランジスタがソースおよびドレイン領域の一方を共有するように配置されている場合を例として説明する。
【００１６】
図２に示すように、半導体基板１上にゲート絶縁膜として用いる絶縁膜３、ゲート電極用の導電膜４、酸化シリコンを用いた犠牲絶縁膜５を順次、形成する。絶縁膜３としては、熱酸化法で形成した酸化シリコン膜や、ＣＶＤ法で形成した酸化ハフニウム膜（ＨｆＯ2）等を例示できる。導電膜４としては、リン等の不純物を含有した多結晶シリコン膜（Ｐｏｌｙ−Ｓｉ）、チタン（Ｔｉ）やタングステン（Ｗ）等の高融点金属膜および、それらの積層膜等を例示できる。犠牲絶縁膜５用の酸化シリコンは、プラズマＣＶＤ法により形成できる。
【００１７】
図３に示すように、フォトリソグラフィ技術で形成したマスク（図示せず）を用いて犠牲絶縁膜５のドライエッチングを行う（ドライエッチング後の犠牲絶縁膜５は、第１のマスク層に相当する）。犠牲絶縁膜５は、後述のように、側面部分に形成するマスク絶縁膜をマスクとして用いてゲート電極用の導電膜４のエッチングを行うので、ゲート電極の形成領域に対応したパターンとなるように配置される。犠牲絶縁膜５の除去された領域では、導電膜４が露出する。
【００１８】
図４に示すように、窒化シリコン膜（Ｓｉ3Ｎ4）の堆積とエッチバックを行うことで、残存している犠牲絶縁膜５の側面に、サイドウォール状のマスク絶縁膜６（第２のマスク層に相当する）を形成する。マスク絶縁膜６の膜厚によって、ゲート電極の寸法（ゲート長）が決定されるので、適切な膜厚となるように設定する。
【００１９】
図５に示すように、第１フォトレジスト膜７の塗布を行い、アンダー条件での露光を行うことで、犠牲絶縁膜５とマスク絶縁膜６によって形成されている凸部間の領域（スペース部）に第１フォトレジスト膜７を残存させる（残存した第１フォトレジスト膜７は、第３のマスク層に相当する）。
【００２０】
図６に示すように、希釈したフッ酸（ＨＦ）を用いた湿式エッチングにより、犠牲絶縁膜５を除去して、開口５ａを形成する。開口５ａの底部では、導電膜４が露出する。
【００２１】
図７に示すように、マスク絶縁膜６及び第１フォトレジスト膜７をマスクとしたドライエッチングを行い、開口５ａの底部に位置する導電膜４を除去する。図７においては、導電膜４の除去に際して絶縁膜３も除去された場合を示したが、導電膜４のみを除去して絶縁膜３が残存するようにドライエッチングを制御して実施してもよい。
【００２２】
図８に示すように、イオン注入によりＮ型不純物を導入し、開口５ａの底部に第１不純物拡散層１０を形成する。イオン注入の条件として、不純物としてリンを用い、エネルギー１０〜２０ＫｅＶ、ドーズ量５×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2で導入する場合を例示できる。開口５ａの底部に絶縁膜３が残存している場合には、絶縁膜３を貫通させて不純物を半導体基板１に導入する。イオン注入後に第１フォトレジスト膜７は除去する。
【００２３】
図９に示すように、第２フォトレジスト膜８の塗布を行い、アンダー条件での露光を行うことで、開口５ａ内にのみ第２フォトレジスト膜８を残存させる（残存した第２フォトレジスト膜８は、第４のマスク層に相当する）。
【００２４】
図１０に示すように、マスク絶縁膜６及び第２フォトレジスト膜８をマスクとしたドライエッチングを行い、マスク絶縁膜６の下方に位置する導電膜４以外は除去する。残存した導電膜４及び絶縁膜３はそれぞれ、ＭＯＳトランジスタのゲート電極及びゲート絶縁膜として機能する。図１０においては、導電膜４の除去に際して絶縁膜３も除去された場合を示したが、導電膜４のみを除去して絶縁膜３が残存するようにドライエッチングを制御して実施してもよい。この場合には残存した導電膜４の直下に位置する絶縁膜３がゲート絶縁膜として機能する。
【００２５】
図１１に示すように、イオン注入にて半導体基板１の露出している領域（第１不純物拡散層と対向して、第１不純物拡散層と共にゲート電極を挟む半導体領域内の領域）にＮ型不純物を導入し、第２不純物拡散層１１を形成する。イオン注入の条件として、不純物としてリンを用い、エネルギー１０〜２０ＫｅＶ、ドーズ量５×１０12〜４×１０13ａｔｏｍｓ／ｃｍ2で導入する場合を例示できる。半導体基板１上に絶縁膜３が残存している場合には、絶縁膜３を貫通させて不純物を半導体基板１に導入する。イオン注入後に第２フォトレジスト膜８を除去する。第１不純物拡散層１０および第２不純物拡散層１１は、ＭＯＳトランジスタのソース及びドレイン領域として機能する。第１不純物拡散層１０は、２つのＭＯＳトランジスタの間で共有されている。なお、ゲート電極４は島状に形成した犠牲絶縁膜５の側面に沿ってリング状に形成されるので、隣接ゲート電極間の短絡を防止するために、図示していない領域において、フォトレジスト膜をマスクとして用い、不要部分をエッチングにて削除する。
【００２６】
図１２に示すように、ＣＶＤ法で窒化シリコン膜を堆積し、エッチバックを行うことで、ゲート電極４の側面を覆うサイドウォール絶縁膜１２を形成する。
【００２７】
図１３に示すように、酸化シリコン等でゲート電極４上を覆う層間絶縁膜１５を形成する。第１不純物拡散層１０に接続する第１コンタクトプラグ２０ａおよび、第２不純物拡散層１１に接続する第２コンタクトプラグ２０ｂを形成する。コンタクトプラグ２０ａ、２０ｂの材料としては、リンを含有した多結晶シリコンやタングステン等を例示できる。コンタクトプラグ２０ａ、２０ｂは同時に形成することができる。コンタクトプラグ２０ａ、２０ｂに接続する配線層等を形成すれば半導体装置が完成する。ＤＲＡＭのメモリセルとして用いる場合には、コンタクトプラグ２０ａにビット配線を接続し、コンタクトプラグ２０ｂにキャパシタを接続すればよい。
【００２８】
（第２実施例）
本実施例は、第１実施例の変形例であり、第１不純物拡散層の形成のために２回、不純物を導入する点が、第１実施例とは異なる。
【００２９】
図１〜７の工程までは、第１実施例と同様の工程を実施する。次に、図８の工程において、所定の濃度（例えばドーズ量５×１０12〜４×１０13ａｔｏｍｓ／ｃｍ2）の第１不純物拡散層１０を形成する。図９、図１０の工程を第１実施例と同様に実施する。
【００３０】
図１０の工程の後に、図１８に示すように、第２フォトレジスト膜８を除去する。
【００３１】
図１９に示すように、不純物のイオン注入を行い、第２不純物拡散層１１を形成する。これにより、第１不純物拡散層には、第２不純物拡散層１１に導入された不純物が追加で導入されるため、第２不純物拡散層１１よりも高濃度の第１不純物拡散層１０ａが形成される。
【００３２】
後の工程は第１実施例と同様に実施することで、半導体装置を完成させる。
【００３３】
（第３実施例）
本実施例は、第１実施例の変形例であり、第３不純物拡散層を形成する点が、第１実施例とは異なる。
【００３４】
図１１の工程までは第１実施例と同様の工程を実施する。図１４に示すように、第２フォトレジスト膜８を除去する。
【００３５】
図１５に示すように、ゲート電極４の側面を覆うサイドウォール絶縁膜１２を形成した後、さらにＮ型不純物のイオン注入を行い、高濃度の第３不純物拡散層１６を形成する。この場合には、先に形成した第１および第２不純物拡散層１０、１１のゲート電極およびサイドウォール絶縁膜１２の下に位置する部分が非対称のＬＤＤ領域として機能し、第３不純物拡散層１６がＳＤ領域として機能する。この第１、第２および第３不純物拡散層１０、１１及び１６が、ソースおよびドレイン領域となる。
【００３６】
さらに、先に形成した第１および第２不純物拡散層１０、１１のうちいずれか一方のイオン注入を実施しないことで、ＬＤＤ領域をソースおよびドレイン領域の一方にのみ有する構造も形成することができる。
【００３７】
（各実施例の変形例）
以上の各実施例ではＮチャネル型のＭＯＳトランジスタの場合について説明したが、ソース及びドレイン領域用のイオン注入で導入する不純物の導電型を変更することで、Ｐチャネル型のＭＯＳトランジスタも同様にして形成できる。具体的には、ソース及びドレイン領域をＰ型の不純物で形成すればよい。Ｐ型の半導体基板を用いる場合には、Ｐチャネル型のＭＯＳトランジスタを形成する領域には、あらかじめＮ型ウェルを形成しておく。
【００３８】
また、ＤＲＡＭ以外のメモリセルや、単体のＭＯＳトランジスタの場合においても、図４に示したようなサイドウォール状のマスク絶縁膜６を適用して形成可能なレイアウトの場合には、本発明を適用できる。
【符号の説明】
【００３９】
１、５１  半導体基板
２、５２  素子分離領域
３、５３  ゲート絶縁膜
４  導電膜
５  犠牲酸化膜
５ａ  開口
６  マスク絶縁膜
７  第１フォトレジスト膜
８  第２フォトレジスト膜
１０  第１不純物拡散層
１１  第２不純物拡散層
１２  サイドウォール絶縁膜
１５  層間絶縁膜
１６  第３不純物拡散層
２０ａ  第１コンタクトプラグ
２０ｂ  第２コンタクトプラグ
５４  ゲート電極
６０  不純物拡散層
７０  フォトレジスト膜
【図１】
2012043861.tif 000003
【図２】
2012043861.tif 000004
【図３】
2012043861.tif 000005
【図４】
2012043861.tif 000006
【図５】
2012043861.tif 000007
【図６】
2012043861.tif 000008
【図７】
2012043861.tif 000009
【図８】
2012043861.tif 000010
【図９】
2012043861.tif 000011
【図１０】
2012043861.tif 000012
【図１１】
2012043861.tif 000013
【図１２】
2012043861.tif 000014
【図１３】
2012043861.tif 000015
【図１４】
2012043861.tif 000016
【図１５】
2012043861.tif 000017
【図１６】
2012043861.tif 000018
【図１７】
2012043861.tif 000019
【図１８】
2012043861.tif 000020
【図１９】
2012043861.tif 000021