(57)【要約】【課題】ＮＡＮＤ型フラッシュメモリにおいて、容量結合による影響を抑制して隣接メモリセル干渉による影響を減少し、記憶容量を上げつつ書き込みスピードを向上させることを目的とする。【解決手段】複数のワード線１３０と、複数のビット線１４０と、２以上の記憶状態数を持つ複数のメモリセルトランジスタ１１２を有する複数のメモリセルアレイ１００とを有し、前記メモリセルトランジスタ１１２が記憶する記憶状態数はワード線方向及びビット線方向に隣接するメモリセルトランジスタ１１２同士で異なっており、偶数ビット線１４０及び奇数ビット線１４０ごとでページ単位で書き込まれ、書き込み時に書き込みがされていないビット線１４０の電位を所定の電位に制御することを特徴とする不揮発性半導体記憶装置。【選択図】図１０
2012043530.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
２以上の記憶状態数を持つ電気的に書き換え可能な複数のメモリセルトランジスタを有する複数のメモリセルアレイとを有する不揮発性半導体記憶装置であって、
前記メモリセルトランジスタが記憶する記憶状態数はワード線方向及びビット線方向に隣接するメモリセルトランジスタ同士で異なっており、
偶数ビット線及び奇数ビット線ごとでページ単位で書き込まれ、
書き込み時に書き込みがされていないビット線の電位を所定の電位に制御することを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数のワード線と、
複数のビット線と、
２以上の記憶状態数を持つ電気的に書き換え可能な複数のメモリセルトランジスタを有する複数のメモリセルアレイと、
前記複数のビット線に接続されて前記複数のメモリセルトランジスタから読み出された信号を増幅して出力する複数のセンスアンプとを有する不揮発性半導体記憶装置であって、
前記メモリセルトランジスタは、第１のアドレスと、ワード線方向に隣接する２個のメモリセルトランジスタに共通して割り当てられる第２のアドレスを有し、
前記複数のセンスアンプは、入出力されるデータをラッチして前記第２のアドレスに基づいて前記入出力されるデータを所定の信号に変換する演算機能を有し、
前記メモリセルトランジスタが記憶する記憶状態数はワード線方向及びビット線方向に隣接するメモリセルトランジスタ同士で異なっており、
前記第２のアドレスに基づいて偶数ビット線及び奇数ビット線ごとでページ単位で書き込まれ、
書き込み時に書き込みがされていないビット線の電位を所定の電位に制御することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに関し、特にＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリにおいてビットあたりの単価を下げるため、また、記憶容量を増やすために、一つのメモリセルに複数ビットデータを記憶させる、いわゆる２値以上の情報量フラッシュメモリが開発されている。１つのメモリセルに２ビットデータを記憶させる場合、そのメモリセルの閾値分布は、４値のデータに対応して４つ存在することになる。
【０００３】
かかるＮＡＮＤ型フラッシュメモリを含めて、一般にメモリセルの閾値分布の形状は電源電圧の低下や製造ばらつきを考慮して、幅が狭くシャープであることが望まれ、そのために書き込み電圧Ｖｐｇｍのステップアップ幅を狭くすることが行われる。ところが、一方でメモリセルにおいては隣接セルの容量結合に起因する隣接セル干渉によって閾値分布は広がる。そして、この影響は微細化に伴って顕著になってきている。
【０００４】
また、書き込み電圧Ｖｐｇｍのステップアップ幅を狭くして書き込むことで、前記閾値分布の広がりは抑制することができるが、ステップアップ幅を狭くすると書き込み電圧Ｖｐｇｍ印加回数が増加し、書き込み時間を長くしてしまい、書き込みスピードの低下に繋がる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開2005‐267687号公報
【特許文献２】特開2005‐267821号公報
【特許文献３】特開2004‐152405号公報
【特許文献４】特開2004‐327865号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ＮＡＮＤ型フラッシュメモリにおいて、容量結合による影響を抑制して隣接メモリセル干渉による影響を減少し、記憶容量を上げつつ書き込みスピードを向上させることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に係る不揮発性半導体記憶装置は、複数のワード線と、複数のビット線と、２以上の記憶状態数を持つ電気的に書き換え可能な複数のメモリセルトランジスタを有する複数のメモリセルアレイとを有する不揮発性半導体記憶装置であって、前記メモリセルトランジスタが記憶する記憶状態数はワード線方向及びビット線方向に隣接するメモリセルトランジスタ同士で異なっており、偶数ビット線及び奇数ビット線ごとでページ単位で書き込まれ、書き込み時に書き込みがされていないビット線の電位を所定の電位に制御することを特徴とする。
【発明の効果】
【０００８】
本発明によって、ＮＡＮＤ型フラッシュメモリにおいて、容量結合による影響を抑制して隣接メモリセル干渉による影響を減少し、記憶容量を上げつつ書き込みスピードを向上させることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第1の実施形態に係る不揮発性半導体記憶装置の概略構成図である。
【図２】本発明の第1の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成図である。
【図３】本発明の第1の実施形態に係る不揮発性半導体記憶装置のメモリセルブロック内の概略構成図である。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置のＮＡＮＤセルのレイアウトの模式図である。
【図５】図３に示したメモリセルブロックＢＬＯＣＫｉにおける書き込み時の電位関係を示す図である。
【図６】４値データと閾値電位との関係を示す図である。
【図７】本発明の一実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスを示す図である。
【図８】ＮＡＮＤ型セルの容量結合の影響を示す閾値分布の模式図である。
【図９】本発明の第１の実施形態に係る不揮発性半導体記憶装置のＮＡＮＤ型セルの容量結合の影響を示す模式図である。
【図１０】本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルへの２値データ及び４値データの取り扱い割り当ての模式図である。
【図１１】本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルへの２値データ及び８値データの取り扱い割り当ての模式図である。
【図１２】本発明の第３の実施形態に係る不揮発性半導体記憶装置のメモリセルへの４値データ及び８値データの取り扱い割り当ての模式図である。
【図１３】本発明の第４の実施形態に係る不揮発性半導体記憶装置のメモリセルへの２値データ、４値データおよび８値データの取り扱い割り当ての模式図である。
【図１４】本発明の第５の実施形態に係る不揮発性半導体記憶装置のメモリセルへの２値データ及び５値データの取り扱い割り当ての模式図である。
【図１５】本発明の第５の実施形態に係る不揮発性半導体記憶装置のメモリセルへの２値データ及び６値データの取り扱い割り当ての模式図である。
【図１６】本発明の第５の実施形態に係る不揮発性半導体記憶装置のメモリセルへの２値データ及び７値データの取り扱い割り当ての模式図である。
【図１７】本発明の第６の実施形態に係る不揮発性半導体記憶装置のメモリセルへの３値データ及び６値データの取り扱い割り当ての模式図である。
【図１８】本発明の第６の実施形態に係る不揮発性半導体記憶装置のメモリセルへの５値データ及び７値データの取り扱い割り当ての模式図である。
【図１９】本発明の第７の実施形態に係る不揮発性半導体記憶装置のメモリセルへの２値データ及び５値データの取り扱い割り当ての模式図である。
【図２０】本発明の第８の実施形態に係る不揮発性半導体記憶装置のメモリセルへの２値データ及び５値データの取り扱い割り当ての第２の模式図である。
【図２１】本発明の第８の実施形態に係る不揮発性半導体記憶装置のメモリセルへの３値データ及び６値データの取り扱い割り当ての模式図である。
【図２２】本発明の第９の実施形態に係る不揮発性半導体記憶装置のメモリセルへの２値データ、３値データ、４値データ及び６値データの取り扱い割り当ての模式図である。
【図２３】本発明の第９の実施形態に係る不揮発性半導体記憶装置のメモリセルへの２値データ、３値データ、６値データ及び８値データの取り扱い割り当ての模式図である。
【図２４】本発明の第９の実施形態に係る不揮発性半導体記憶装置のメモリセルへの２値データ、４値データ、６値データ及び８値データの取り扱い割り当ての模式図である。
【図２５】本発明の第１０の実施形態に係る２トランジスタ型セルを備えるフラッシュメモリの概略構成図である。
【発明を実施するための形態】
【００１０】
以下、本発明の第１の実施形態に係る不揮発性半導体記憶装置について、ＮＡＮＤ型フラッシュメモリを例にとりながら、図面を参照しながら詳細に説明する。なお、実施形態においては、本発明の不揮発性半導体記憶装置の例を示しており、本発明の不揮発性半導体記憶装置は、それら実施形態に限定されるわけではない。
【００１１】
フラッシュメモリは、メモリセルのフローティングゲート電極内に蓄えられる電荷の量を変えることによりその閾値を変え、データを記憶する。例えば、メモリセルの閾値が負のときを「１」データ、正のときを「０」データに対応させる。
【００１２】
近年、ビット単価を下げるため、或いは記憶容量を増やすために、一つのメモリセルに複数ビットデータを記憶させる、いわゆる多値フラッシュメモリが開発されている。１つのメモリセルに２ビットデータを記憶させる場合、そのメモリセルの閾値分布は、４値のデータに対応して４つ存在することになる。
【００１３】
かかるＮＡＮＤ型フラッシュメモリにおいては、メモリセルの閾値分布は、２値以上の情報量データを書き込むために、書き込む情報量に応じた閾値分布を所定の電位範囲に入れ込む必要がある。即ち、複数の閾値分布を読み出し電位Ｖｒｅａｄ（ＮＡＮＤセル内の非選択セルのゲート電圧をいい、例えば５Ｖ。）と０Ｖの間に入れ込まなくてはならない。従って、ＮＡＮＤ型フラッシュメモリにおいては、幅が狭くシャープである閾値分布とするために、書き込み電位Ｖｐｇｍのステップアップ幅を狭くすることが必要になる。ここでメモリセルのフローティングゲート（ＦＧ）は、ビット線（ＢＬ）方向、ワード線（ＷＬ）方向及び斜め方向の隣接セルのフローティングゲートと容量結合している。従って、２値以上の情報量データを記憶するためにメモリセルの閾値分布を幅が狭くシャープにしようとしても、一方で容量結合の影響によりメモリセルの閾値分布が広がってしまうため、所望の幅が狭くシャープな閾値分布の実現はなかなか困難である。かかる容量結合の影響は、微細化に伴ってますます顕著になり、また、特にビット線（ＢＬ）方向及びワード線（ＷＬ）方向の容量は大きいため、この影響が顕著である。
【００１４】
従って、今後更なる微細化と大容量化を同時に実現するためにメモリセルに２値以上の情報量データを記憶させる場合、容量結合の影響を抑制して隣接メモリセルの干渉を減少し、集積度を上げつつ書き込みスピードを向上させることが必要になる。本発明の一実施形態に係る不揮発性半導体記憶装置は、かかる容量結合の影響を抑制して隣接メモリセルの干渉を減少し、集積度を上げつつ書き込みスピードを向上させることができる。
【００１５】
図1に、本発明の不揮発性半導体記憶装置の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの概略構成図を示す。図1に示す不揮発性半導体記憶装置１０は、複数の電気的に書き換え可能なメモリセルＭＣ１１１がマトリクス状に配置されたメモリセルアレイ１００、ロウデコーダ２０、カラムデコーダ３０、センスアンプ４０、入出力バッファー５０、アドレスバッファー６０、電圧生成回路７０、パワーオンリセット回路８０、制御回路９０、ラッチ回路２００を有している。また、更にステートマシン、コマンド・インターフェース、選択回路等を備えているが、図1においては図示を省略している。本実施形態に係る不揮発性半導体記憶装置１０は、外部Ｉ/Ｏパッド２１０とデータ及び制御信号（コマンド）の送受信を行う。
【００１６】
本発明の第１の実施形態に係る不揮発性半導体記憶装置１０においては、外部Ｉ／Ｏパッド２１０から、データ及び制御信号がデータ入出力バッファー５０を通してコマンド・インターフェイス及びカラムデコーダ３０に入力される。ステートマシンは、制御信号及びデータに基づき、カラムデコーダ３０、ロウデコーダ２０を制御する。ステートマシンは、カラムデコーダ３０及びロウデコーダ２０に対してメモリセルアレイ１００のメモリセルＭＣ１１１に対するアクセス情報を出力する。ロウデコーダ２０は、前記アクセス情報及びデータに基づき、選択回路を制御し、メモリセルＭＣ１１１をアクティブにする。カラムデコーダ３０は、センスアンプ４０とデータバス間に設けられ、選択されたアドレスのセンスアンプ４０のラッチから８ビット或いは１６ビット単位のデータを読み出しデータバスに転送し、データ入出力バッファー５０を通して外部I／Oパッド２１０へ出力される。また、書き込み時には、センスアンプ４０のラッチにデータをロードする。メモリセルアレイ１００の各ビット線１４０に接続されたセンスアンプ４０は、読出しデータや書込みデータを記憶するラッチ機能を有し、ページ読出し時にビット線１４０の電位をセンス増幅して読出しデータをラッチする。書き込み時には外部から入力された書込みデータをラッチし、ビット線１４０に書き込みデータをロードする。
【００１７】
ここで、メモリセルアレイの構成を図２に示す。図２に示すとおり、本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１００は、合計ｍ個のブロック（ＢＬＯＣＫ０、ＢＬＯＣＫ１、ＢＬＯＣＫ２、・・・、ＢＬＯＣＫｉ、・・・、ＢＬＯＣＫｍ）に分割されている。ここでは、「ブロック」とはデータ消去の最小単位である。
【００１８】
また、本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１００は、データを格納する通常のメモリセル領域１１０の他に、タイマ調整や各種電圧調整のためのトリミングデータ等、電源投入後に読み出す必要のある各種データ（ヒューズデータ）及びメモリセルアレイ１１０に存在する不良セルを他の冗長用セルに置き換えるための置換アドレスデータを格納するＲＯＭ領域１２０を有している。
【００１９】
前記ＲＯＭ領域１２０に格納されているヒューズデータは、センスアンプ４０及びカラムデコーダ３０を介してラッチ回路２００に送られ、保持される。このＲＯＭ領域１２０に格納されているヒューズデータを読み出してラッチ回路２００にセットする動作をＲＯＭリード動作という。
【００２０】
また、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれ、図３に代表的に示すブロックＢＬＯＣＫｉのように、６個のＮＡＮＤ列０〜５で構成される。図３は、本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルブロックＢＬＯＣＫｉの構成図である。ここで、ＮＡＮＤ列とは、メモリセルＭＣを直列に接続し両端を選択ゲートトランジスタＳＴで挟んだ構成を指す。
【００２１】
本実施形態では、各ＮＡＮＤ列は５個のメモリセルＭＣ０〜ＭＣ４（１１１）が直列に接続されて構成され、その一端はドレイン側選択ゲート線ＳＧＤ１５０に接続された選択ゲートトランジスタＳＴ０（１１３）を介してビット線ＢＬ１４０（ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５）に、他端はソース側選択ゲート線ＳＧＳ１５０に接続された選択ゲートトランジスタＳＴ１（１１３）を介して共通ソース線ＣＥＬＳＲＣ１６０に接続されている。各々のメモリセルＭＣ１１１の制御ゲートは、ワード線ＷＬ１３０（ＷＬ０〜ＷＬ４）に接続されている。図３においては、例としてワード線が５本の場合を示しているが、これに限定されるわけではない。
【００２２】
ここで、１本のワード線ＷＬ１３０に接続される前記６個のメモリセルＭＣ１１１は、各メモリセルＭＣ１１１が電子注入量に応じた複数ビットのデータ（多値ビットデータ）を記憶する。これら６個のメモリセルＭＣ１１１が「ページ」という単位を構成する。
【００２３】
また、本実施形態では、メモリセルアレイを構成するブロックの数をｍ個とし、且つ１つのブロックが、５個のメモリセルＭＣでなるＮＡＮＤ列を６個含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロックの数、メモリセルＭＣの数及びＮＡＮＤ列の数を変更すればよい。また、本実施形態においては、１つのＮＡＮＤ列が１つのビット線ＢＬに接続されたＮＡＮＤ型フラッシュメモリの例について説明しているが、本発明のＮＡＮＤ型フラッシュメモリを、複数のＮＡＮＤ列が１つのビット線ＢＬに接続されていてもよい。
【００２４】
図４は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のＮＡＮＤセルのレイアウトを模式的に示す図である。各ＮＡＮＤ列は、ビット線コンタクトを中心に線対称の向きで配置される。選択ゲート線ＳＧＤ１５０ｂ、ＳＧＳ１５０aは、読み出し時のアクセスに関わる重要な配線なので、配線メタル層（図示せず）によってシャントされている。また、前記配線メタル層（図示せず）によってシャントするのは、選択ゲート線ＳＧＤ１５０は高抵抗であるため、低抵抗の配線層と電気的に接続することで、抵抗を下げるためである。ドレイン側選択ゲート線ＳＧＤ１５０ｂは、シャント線の抵抗をできるだけ小さくする関係で十分な面積がないため隣のＮＡＮＤ列ユニットと共通配線としてある。メモリセルＭＣのチャネルを形成する拡散層１１４は、図４に向かって縦方向に直線で並び、選択ゲート線ＳＧＤ１５０ｂで挟まれた領域で拡散層−Ｍ０間コンタクト（以下、ＣＢコンタクト１１５という。）によりＭ０と接続され、更に拡散層と同じ縦方向に直線で走るビット線のＭ１とＭ０−Ｍ１間コンタクト（以下、Ｖ１レイヤーという。）により接続される（図示せず）。一方、選択ゲート線ＳＧＳ１５０ａで囲まれた領域ではＣＢコンタクト１１５によりＭ０と接続され、図４に向かって横方向に共通接続されたＭ０レイヤー１１６のセルソース線によってセルアレイ領域のソース線に接続される。
【００２５】
ロウデコーダ２０は、デコードされたアドレス信号に基づき、選択回路を制御し、メモリセルＭＣ１１１をアクティブにする。
【００２６】
カラムデコーダ３０は、センスアンプ４０とデータバス間に設けられ、選択されたアドレスのセンスアンプ４０のラッチから８ビット或いは１６ビット単位のデータを読み出しデータバスに転送し、データ入出力バッファー５０を通して外部I／Oパッド２１０へ出力される。
【００２７】
センスアンプ４０は、読出しデータや書込みデータを記憶するラッチ機能を有し、ページ読出し時にビット線１４０の電位をセンス増幅して読出しデータをラッチし、外部から入力された書込みデータをラッチし、書込み時にビット線１４０に書き込みデータをロードする。
【００２８】
アドレスバッファー６０は外部から入力されたアドレス情報をエンコードし、ロウデコーダ２０やカラムデコーダ３０においてデコードされてアクセスすべきワード線１３０、ビット線１４０を選択する。
【００２９】
電圧生成回路７０は制御回路９０からのモード信号、電圧生成タイミング制御信号及び電圧レベル設定信号を受けて、外部から供給された電源電圧ＶＣＣを用いて参照用の基準電圧Ｖｒｅｆやプログラム電圧Ｖｐｇｍ等の種々のモードに必要な内部電圧を生成し、ロウデコーダ２０、センスアンプ４０等のその電圧を必要とする回路に出力する。
【００３０】
パワーオンリセット回路８０は電源が投入されたことを検知して、制御回路のレジスタをリセットして初期化動作を行うための信号を出力する。前記パワーオンリセット回路８０は、電源が投入されて電源電圧が所定の電圧レベルに達するまでの間はＬｏｗレベルとなり、所定の電圧レベルに達した後はＨｉｇｈレベルとなるパワーオンリセット信号を発生し、制御回路９０に出力する。
【００３１】
制御回路９０は外部から入力されたコマンドを受けて、読み出し動作、書き込み動作、消去動作等のモード信号を生成するとともに、モードごとに必要な電圧を生成するためのタイミング制御信号、電圧の設定レベルを格納しているレジスタにしたがって電圧設定信号、アドレス制御信号、メモリセルへのアクセス制御信号を出力する。
【００３２】
また、前記制御回路９０は、パワーオンリセット信号に基づいて、図１中のアドレスバッファー６０、カラムデコーダ３０、ロウデコーダ２０、センスアンプ４０、ラッチ回路２００及び電圧生成回路７０それぞれを初期化するための制御信号を出力する。
【００３３】
即ち、前記制御回路９０は、前記の初期化するための制御信号を出力する初期化制御回路９１と、ＲＯＭリード動作を制御するための制御信号を出力するＲＯＭリード制御回路９２を持つ。
【００３４】
パワーオンリセット回路８０と制御回路９０の動作は、概略以下の動作となる。即ち、電源電圧ＶＣＣが立ち上がり、その値がパワーオン検知レベルに達すると、パワーオンリセット信号が出力され、ＲＯＭリード制御回路９２からＲＯＭリード動作を制御するための制御信号が出力されてＲＯＭリード動作が起動される。
【００３５】
かかる構成による本発明の一実施形態に係る不揮発性半導体記憶装置の、書き込み、読み出しの動作について説明する。本発明の一実施形態に係る不揮発性半導体記憶装置においては、メモリセルＭＣ１１１に２値以上の情報量データが書き込まれるため、一般的な不揮発性半導体記憶装置の、書き込み読み出し動作と異なる点がある。従って、前提として一般的な不揮発性半導体記憶装置の、書き込み読み出し動作について説明する。
【００３６】
図５は、図３に示したメモリセルブロックＢＬＯＣＫｉにおける書き込み時の電位関係を示す図である。図５において、ワード線ＷＬ２の偶数（Ｅｖｅｎ）ビット線に接続されたメモリセルＭＣ１１１に書き込みする場合を例に説明する。ＮＡＮＤ型フラッシュメモリにおける書き込みは、書き込みたいメモリセルＭＣ１１１、即ち「０」データのメモリセルＭＣ１１１のビット線１４０に０Ｖ、書き込みたくないメモリセルＭＣ１１１、即ち「１」データのメモリセルＭＣのビット線及びドレイン側選択ゲート線ＳＧＤ１５０にはＶＤＤ、ソース側選択ゲート線ＳＧＳ１５０には０Ｖを印加する。従って、本例においては、ビット線ＢＬ０、ＢＬ２及びＢＬ４（１４０）に０Ｖ、ビット線ＢＬ１、ＢＬ３及びＢＬ５にＶＤＤが印加される。また、ドレイン側選択ゲート線ＳＧＤ１５０ｂにＶＤＤが印加され、ソース側選択ゲート線ＳＧＳ１５０ａに０Ｖが印加される。
【００３７】
前記電圧の印加により、選択ＮＡＮＤ列内のチャネルは、書き込みたいチャネルは０Ｖ、書き込みたくないチャネルの電位は（ＶＤＤ−Ｖｔｈ＿ＳＧＤ）となる。
【００３８】
その後、選択ワード線ＷＬ２（１３０）に書き込み電圧Ｖｐｇｍ（約２０Ｖ）、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３乃至ＷＬ５（１３０）には中間電圧Ｖｐａｓｓ（約１０Ｖ）が印加される。このときＮＡＮＤ列内のチャネル電位はワード線１３０との容量結合により持ち上げられる。
【００３９】
ＶＤＤが印加されているビット線ＢＬ１、ＢＬ３及びＢＬ５（１４０）はチャネル電位が（ＶＤＤ−Ｖｔｈ）よりも高くなるとドレイン側選択ゲート線ＳＧＤ１５０ｂがカットオフするため、ワード線とセルチャネルの容量比で決まる電圧Ｖｂｓｔまでブーストされる。
【００４０】
一方、ビット線から０Ｖが印加されているビット線ＢＬ０、ＢＬ２およびＢＬ４に接続されたＮＡＮＤ列は、ドレイン側選択ゲート線ＳＧＤ１５０ｂがカットオフしないため、チャネル電位には０Ｖが印加され続ける。これによりビット線ＢＬ０、ＢＬ２及びＢＬ４の０Ｖが印加されたＮＡＮＤ列のメモリセルチャネルは０Ｖ、ＶＤＤが印加されたＮＡＮＤ列のメモリセルチャネルはＶｂｓｔとなり、０ＶのメモリセルＭＣはトンネル電流による書き込みが行われ、一方ＶｂｓｔのメモリセルＭＣは書き込まれないという状態が実現する。
【００４１】
上述の動作により、ビット線ＢＬ０、ＢＬ２及びＢＬ４(１４０)のＥｖｅｎ側のワード線ＷＬ２（１３０）に対するページ書き込みが実現できる。ビット線ＢＬ１、ＢＬ３及びＢＬ５(１４０)は読み出しノイズ防止のためのシールド線の役目を果たしており、Ｅｖｅｎ側書き込み時は、Ｏｄｄ側のビット線ＢＬ１、ＢＬ３及びＢＬ５（１４０）は全てＶＤＤとなっており書き込まない状態（ＡＬＬ１）となっている。Ｅｖｅｎ側の書き込みが終了すると、Ｏｄｄ側の書き込み（具体的にはビット線ＢＬ１、ＢＬ３及びＢＬ５（１４０）に書き込みデータを印加し、ビット線ＢＬ０、ＢＬ２及びＢＬ４（１４０）にＶＤＤを印加する。）を行う。
【００４２】
続いて１チップ内のメモリセルＭＣに対して、２値以上の情報量データが書き込まれる場合の、書き込み読み出し動作について説明する。ここではメモリセルＭＣに４値データ（２ビットデータ）が書き込まれる場合を例として説明する。
【００４３】
１つのメモリセルには、４値データ（２ビットデータ）が記憶される。本発明の一実施形態では、書き込みデータを「０（書き込む）」と「１（書き込まない）」とし、４値データを前記書き込みデータの組合せ「１１」、「１０」、「０１」、「００」とする。４値データ（２ビットデータ）のうちの１ビットはＬｏｗｅｒ  Ｐａｇｅデータとして、また、他の１ビットはＵｐｐｅｒ  Ｐａｇｅデータとして、同一のメモリセルに記憶される。
【００４４】
４値データ（「１１」、「１０」、「０１」、「００」）とメモリセルの閾値電圧との関係は、図６に示す関係になる。図６において、Ｌｏｗｅｒ  Ｐａｇｅデータは白抜きの四角で示し、Ｕｐｐｅｒ  Ｐａｇｅデータは、白抜きの丸で示している。
【００４５】
４値データの書き込み、読み出しを制御する場合、消去状態とする負の閾値電圧を一つ割り当て、書き込み、読み出し状態とする正の閾値電圧を３つ割り当てる。正の閾値電圧は、通常０Ｖ〜５Ｖの間で割り当てられ、相互にマージンをとりつつ、一般的には一定の割合を持ってステップアップされる。ここでは例として、書き込み状態「１０」に対して０Ｖ、「００」に対して１Ｖ、「０１」に対して２Ｖを割り当てる。
【００４６】
また、図６において、Ｖｃｇｖ１０はデータ「１０」のベリファイリードに用いるリード電位であり、一定のマージン（例えば０．４Ｖ）を持って設定される。Ｖｃｇｖ０１はデータ「０１」のベリファイリードに用いるリード電位（例えば、１．４Ｖ）であり、Ｖｃｇｖ００はデータ「００」のベリファイリードに用いるリード電位（例えば、２．４Ｖ）である。Ｖｒｅａｄは、非選択のワード線に与える転送電位である。
【００４７】
図６において、Ｅ状態「１１」は、消去状態である。消去状態では、Ｌｏｗｅｒ  Ｐａｇｅデータの値及びＵｐｐｅｒ  Ｐａｇｅデータの値が、共に「１」となっている。消去状態のメモリセルは、負の閾値電圧Ｖｔｈを有する。
【００４８】
同様に、図６においてＡ状態「１０」、Ｂ状態「０１」、Ｃ状態「００」は、書き込み状態である。書き込み状態のメモリセルは、正の閾値電圧Ｖｔｈを有する。また、書き込み状態のうちＡ状態「１０」は、最も低い閾値電圧を有し、Ｃ状態「００」は、最も高い閾値電圧を有し、Ｂ状態「０１」状態は、Ａ状態「１０」とＣ状態「００」の中間位の閾値電圧を有する。
【００４９】
４値データはＬｏｗｅｒ  ＰａｇｅデータとＵｐｐｅｒ  Ｐａｇｅデータとからなり、２回の書き込み動作によりメモリセルＭＣに書き込まれる。書き込み方としては何通りもあるが、説明を単純化するためにＥ状態からＥ又はＡ状態に、また、Ｅ状態をＢ状態に或いはＡ状態をＣ状態に順番に書くものとする。この場合、前者の書き込み（ＥからＥ又はＡ）を「Ｌｏｗｅｒ  Ｐａｇｅ書き込み」といい、後者の書き込み（ＥからＢ或いはＡからＣ）を「Ｕｐｐｅｒ  Ｐａｇｅ書き込み」という。
【００５０】
まず、Ｌｏｗｅｒ  Ｐａｇｅデータの書き込みが行われる。ここでは説明上当初全てのメモリセルは消去状態、即ちＥ状態「１１」にあるものとする。Ｌｏｗｅｒ  Ｐａｇｅデータの書き込みを行うと、メモリセルＭＣの閾値電圧Ｖｔｈの分布は、ライトデータ（Ｌｏｗｅｒ  Ｐａｇｅデータ）の値「１」又は「０」に応じて、２つに分けられる。
【００５１】
即ち、Ｌｏｗｅｒ  Ｐａｇｅデータが「１」の場合には、ビット線を「Ｈ」にすることで（ワード線は書き込み電位Ｖｐｇｍ）、メモリセルＭＣのトンネル酸化膜に高電界がかからないようにし、メモリセルＭＣの閾値電圧Ｖｔｈの上昇を防止する。その結果、メモリセルＭＣは消去状態（Ｅ状態「１１」）を維持する（Ｌｏｗｅｒ  Ｐａｇｅデータ「１」の書き込み）。
【００５２】
一方、Ｌｏｗｅｒ  Ｐａｇｅデータが「０」の場合には、ビット線を「Ｌ」にすることで（ワード線は書き込み電位Ｖｐｇｍ）、メモリセルＭＣのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Ｖｔｈを所定量だけ上昇させる。その結果、メモリセルは書き込み状態（Ａ状態「１０」）に変化する（Ｌｏｗｅｒ  Ｐａｇｅデータ「０」の書き込み）。この後、Ｕｐｐｅｒ  Ｐａｇｅデータの書き込みが行われる。
【００５３】
Ｕｐｐｅｒ  Ｐａｇｅデータが「１」の場合には、ビット線を「Ｈ」にすることで（ワード線は書き込み電位）、メモリセルＭＣのトンネル酸化膜に高電界がかからないようにし、メモリセルＭＣの閾値電圧Ｖｔｈの上昇を防止する。その結果、Ｌｏｗｅｒ  Ｐａｇｅデータが「１」であるＥ状態「１１」（消去状態）のメモリセルＭＣはＥ状態「１１」をそのまま維持する（Ｕｐｐｅｒ  Ｐａｇｅデータ「１」の書き込み）。また、Ｌｏｗｅｒ  Ｐａｇｅデータが「０」であるＡ状態「１０」のメモリセルＭＣはＡ状態「１０」をそのまま維持する（Ｕｐｐｅｒ  Ｐａｇｅデータ「１」の書き込み）。
【００５４】
一方、Ｕｐｐｅｒ  Ｐａｇｅデータが「０」の場合には、ビット線を「Ｌ」にすることで、メモリセルＭＣのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルＭＣの閾値電圧Ｖｔｈを所定量だけ上昇させる。その結果、Ｌｏｗｅｒ  Ｐａｇｅデータが「１」であるＥ状態「１１」（消去状態）のメモリセルはＢ状態「０１」に変化する（Ｕｐｐｅｒ  Ｐａｇｅデータ「０」の書き込み）。また、Ｌｏｗｅｒ  Ｐａｇｅデータが「０」であるＡ状態「１０」のメモリセルはＣ状態「００」に変化する（Ｕｐｐｅｒ  Ｐａｇｅデータ「０」の書き込み）。
【００５５】
このように、２回の書き込み動作により、メモリセルの閾値電圧Ｖｔｈの分布は、４つ（「１１」、「１０」、「０１」、「００」）に分けられる。本例では、Ｕｐｐｅｒ  Ｐａｇｅデータが「０」のとき、Ｅ状態「１１」のメモリセルは、Ｂ状態「０１」に変化し、Ａ状態「１０」のメモリセルは、Ｃ状態「００」に変化する。
【００５６】
メモリセルＭＣとデータの関係は、メモリセルＭＣの閾値電圧がＶｃｇｒ１０未満であれば、メモリセルＭＣのデータは「１１」であり、メモリセルＭＣの閾値電圧がＶｃｇｒ１０を超え、Ｖｃｇｒ０１を下回る場合には、メモリセルＭＣのデータは「１０」であり、メモリセルＭＣの閾値電圧がＶｃｇｒ０１を超え、Ｖｃｇｒ００を下回る場合には、メモリセルＭＣのデータは「０１」であり、メモリセルＭＣの閾値電圧がＶｃｇｒ００を超える場合には、メモリセルＭＣのデータは「００」となる。
【００５７】
Ｌｏｗｅｒ  Ｐａｇｅデータの通常の読み出しは、例えば、２回の読み出し動作（「ＲＥＡＤ００」、「ＲＥＡＤ１０」）により実現できる。ＲＥＡＤ００は、リード電位としてＶｃｇｒ００（例えば、２Ｖ）を用いた読み出し動作のことであり、ＲＥＡＤ１０は、リード電位としてＶｃｇｒ１０（例えば、０Ｖ）を用いた読み出し動作のことである。また、Ｕｐｐｅｒ  Ｐａｇｅデータの読み出しは、例えば、１回の読み出し動作（ＲＥＡＤ「０１」）により実現できる。ＲＥＡＤ０１は、リード電位としてＶｃｇｒ０１（例えば、１Ｖ）を用いた読み出し動作のことである。
【００５８】
更に、２値以上の情報量データの書き込み、消去及び読み出しの動作について、書き込み、読み出し時に、ワード線ＷＬ２及び偶数番目のビット線ＢＬ０、ＢＬ２、ＢＬ４が選択される場合について説明する。
【００５９】
表１及び表２は、消去、書き込み、読み出し、及び、書き込みベリファイにおけるフラッシュメモリ内の各部の電位を示している。表１及び表２においては、ＢＬｅは偶数番目のビット線、ＢＬｏは奇数番目のビット線、ＳＧＤはドレイン側（ビット線側）セレクトゲートトランジスタのセレクトゲート線、ＳＧＳはソース側（ソース線側）セレクトゲートトランジスタのセレクトゲート線、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４はワード線、Ｃ−ｓｏｕｒｃｅはソース線、Ｃ−ｐ−ｗｅｌｌはメモリセルが形成されるウェル（セルｐウェル）をそれぞれ表している。
【００６０】
【表１】
2012043530.tif 000003
【００６１】
【表２】
2012043530.tif 000004
【００６２】
初期状態では、メモリセルは、「１１」状態になっている。また、消去動作において、セルｐウェルＣ−ｐ−ｗｅｌｌを２０Ｖ、選択されたブロック内の全てのワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３を０Ｖにすることで、その選択されたブロック内のメモリセルでは、フローティングゲートから電子が放出され、「１１」状態になる。
【００６３】
消去動作時、非選択ブロック内のワード線、全てのビット線及びコントロールゲート線並びにソース線は、フローティング状態 (ｆｌｏａｔｉｎｇ)にされる。このため、これらの導電線の電位はセルｐウェルＣ−ｐ−ｗｅｌｌとの容量結合により、２０Ｖ近辺まで上昇している。
【００６４】
書き込みは、選択されたワード線ＷＬ２に、書き込み電位Ｖｐｇｍとして、１４Ｖ〜２０Ｖを与えることにより行われる。選択されたビット線ＢＬｅは、０Ｖに設定されるため、これら選択されたワード線ＷＬ２及び選択されたビット線ＢＬｅに接続される選択されたメモリセルでは、フローティングゲート電極内に電子が注入され、閾値が高速に上昇する（第１段階書き込み）。
【００６５】
選択されたメモリセルの閾値が目標値の近くまで上昇したら、その選択されたメモリセルの閾値を目標値近傍に留めるため、閾値の上昇速度を抑えるべく、選択されたビット線ＢＬｅを０．４Ｖ程度まで上げる（第２段階書き込み）。
【００６６】
非選択メモリセルに対しては、その閾値の上昇を禁止するため、ビット線ＢＬｅを電源電位（例えば、約３Ｖ）Ｖｄｄにする（書き込み禁止）。
【００６７】
読み出しは、選択されたワード線ＷＬ２に、読み出し電位として、０Ｖ、１Ｖ、又は、２Ｖを与えることにより行われる。
【００６８】
この時、選択されたメモリセルの閾値が読み出し電位よりも低いと、ビット線ＢＬｅとコモンソース線Ｃ−ｓｏｕｒｃｅが短絡され、ビット線ＢＬｅの電位は、低レベル「Ｌ」になる。これに対し、選択されたメモリセルの閾値が読み出し電位を越えていると、ビット線ＢＬｅとコモンソース線Ｃ−ｓｏｕｒｃｅは、非導通であるため、ビット線ＢＬｅの電位は、高レベル「Ｈ」になる。
【００６９】
メモリセルが、「１１」状態にあるか、又は、「１０」状態、「０１」状態若しくは「００」状態にあるかは、読み出し電位を０Ｖに設定することによって判断できる（１０読み出し）。また、メモリセルが、「１１」状態若しくは「１０」状態にあるか、又は、「０１」状態若しくは「００」状態にあるかは、読み出し電位を１Ｖに設定することによって判断できる（０１読み出し）。さらに、メモリセルが、「１１」状態、「１０」状態若しくは「０１」状態にあるか、又は、「００」状態にあるかは、読み出し電位を２Ｖに設定することによって判断できる（００読み出し）。
【００７０】
「１０」状態のメモリセルの閾値分布の下限は、例えば、１０読み出しの読み出し電位０Ｖに対して０．４Ｖ以上の読み出しマージンを持たせるため、０．４Ｖ以上の値、本例では、０．４Ｖに設定される。「１０」状態の全てのメモリセルの閾値が０．４Ｖ以上であるか否かは、１０書き込みベリファイにより検証する。そして、閾値が０．４Ｖに達したメモリセルに対しては、その後、書き込み禁止にして閾値の上昇を禁止する。
【００７１】
同様に、「０１」状態のメモリセルの閾値分布の下限は、例えば、０１読み出しの読み出し電位１Ｖに対して０．４Ｖ以上の読み出しマージンを持たせるため、１．４Ｖ以上の値、本例では、１．４Ｖに設定される。「０１」状態の全てのメモリセルの閾値が１．４Ｖ以上であるか否かは、０１書き込みベリファイにより検証する。そして、閾値が１．４Ｖに達したメモリセルに対しては、その後、書き込み禁止にして閾値の上昇を禁止する。
【００７２】
また、「００」状態のメモリセルの閾値分布の下限は、例えば、００読み出しの読み出し電位２Ｖに対して０．４Ｖ以上の読み出しマージンを持たせるため、２．４Ｖ以上の値、本例では、２．４Ｖに設定される。「００」状態の全てのメモリセルの閾値が２．４Ｖ以上であるか否かは、００書き込みベリファイにより検証する。そして、閾値が２．４Ｖに達したメモリセルに対しては、その後、書き込み禁止にして閾値の上昇を禁止する。
【００７３】
書き込みベリファイは、選択されたワード線ＷＬ２に、ベリファイ電位として、Ｖｃｇｖ１０（＝０．４Ｖ）、Ｖｃｇｖ０１（＝１．４Ｖ）、Ｖｃｇｖ００（＝２．４Ｖ）を与えることにより行う。
【００７４】
ここで、閾値分布の幅を狭小にするには、２段階の書き込みベリファイを行うことが有効である。２段階の書き込みベリファイとは、ベリファイ電位を正規の値とそれよりも低い値の２種類用意し、この２種類のベリファイ電位を用いて、書き込みベリファイを実行するベリファイのことである。
【００７５】
例えば、１０書き込みベリファイでは、まず、選択されたワード線ＷＬ２に、ベリファイ電位Ｖｃｇｖ１０として、０．２Ｖを与え、１０第１段階書き込みベリファイを行う。そして、１０第１段階書き込みベリファイが完了したメモリセルについては、この後、個別に、ベリファイ電位Ｖｃｇｖ１０として、０．４Ｖを与え、１０第２段階書き込みベリファイを行う。
【００７６】
同様に、０１書き込みベリファイでは、ベリファイ電位Ｖｃｇｖ０１として、１．２Ｖ（０１第１段階書き込みベリファイ）及び１．４Ｖ（０１第２段階書き込みベリファイ）を用い、００書き込みベリファイでは、ベリファイ電位Ｖｃｇｖ００として、２．２Ｖ（００第１段階書き込みベリファイ）及び２．４Ｖ（００第２段階書き込みベリファイ）を用いる。
【００７７】
メモリセルの閾値がベリファイ電位に達していない場合には、ビット線ＢＬｅとコモンソース線Ｃ−ｓｏｕｒｃｅとが短絡するため、ビット線ＢＬｅの電位は、低レベル「Ｌ」になる。メモリセルの閾値がベリファイ電位を越えると、ビット線ＢＬｅとコモンソース線Ｃ−ｓｏｕｒｃｅとが非導通になるため、ビット線ＢＬｅの電位は、高レベル「Ｈ」になる。
【００７８】
多値フラッシュメモリでは、１つのメモリセルにｎ（ｎは複数）ビット又は２ｎ値のデータを記憶させる。従って、メモリセルの閾値分布としては、急峻かつ狭小であることが望まれる。このような急峻かつ狭小な閾値分布を得るため、本発明の第１の実施形態に係る半導体記憶装置においては、以下のような書き込み及び閾値の制御方法がとられている。
【００７９】
書き込み電位Ｖｐｇｍは、初期値から一定の割合Ｄｖｐｇｍ（例えば、０．２Ｖ）でステップアップされる。書き込み電位Ｖｐｇｍは、パルス信号（書き込みパルス）としてメモリセルに印加され、パルス信号がメモリセルに与えられる度に、その高さ（書き込み電位Ｖｐｇｍ）が上昇していく。
【００８０】
書き込みの対象となるメモリセルに接続されるビット線に０Ｖを与えると、数個のパルス信号が与えられた後、そのメモリセルの閾値は、書き込み電位Ｖｐｇｍの上昇率と同じ上昇率（０．２Ｖ／パルス）で上昇していく。
【００８１】
パルス信号を用いて書き込みを実行した後に書き込みベリファイが行われる。書き込みベリファイでは、閾値が書き込みベリファイ電位に達したメモリセルについては、それに接続されるビット線の電位がＶｄｄ（電源電位）に設定される。つまり、メモリセルごとに、書き込みが完了したか否かが検証され、書き込みが完了したメモリセルについては、個別に、書き込み禁止状態に設定される。このような書き込み及び閾値の制御方法によれば、閾値分布の幅は、１パルス当りの閾値の上昇率と同じ程度、即ち、０．２Ｖに抑えることができる。
【００８２】
前記書き込みを一連のシーケンスとして表すと図７のようになる。図７は、本発明の一実施形態に係る不揮発性半導体記憶装置の書き込みシーケンスを示す図である。また、図８はＮＡＮＤ型セルの容量結合の影響を示す閾値分布の模式図である。書き込み方としては何通りもあるが、説明を単純化するためにＥ状態からＥ又はＡ状態に、また、Ｅ状態をＢ状態に或いはＡ状態をＣ状態に順番に書くものとする。この場合、前者の書き込み（ＥからＥ又はＡ）を「ＬｏｗｅｒＰａｇｅ書き込み」といい、後者の書き込み（ＥからＢ或いはＡからＣ）を「ＵｐｐｅｒＰａｇｅ書き込み」という。
【００８３】
まず書き込むか（０データ）書き込まないか（１データ）の書き込みデータをＥｖｅｎ側ビット線ＢＬ０、ＢＬ２及びＢＬ４に印加する。２ビット多値の場合、状態としては図８に示すように４通りのＶｔｈ分布の状態がある。
【００８４】
まず、書き込みのために、Ｅｖｅｎのビット線ＢＬ０、ＢＬ２及びＢＬ４（１４０）を選択する。前記Ｅｖｅｎのビット線ＢＬ０、ＢＬ２及びＢＬ４（１４０）に書き込み電圧０Ｖ又は非書き込み電圧ＶＤＤを印加する。その後ＬｏｗｅｒＰａｇｅ書き込みを行い、次いでＵｐｐｅｒＰａｇｅ書き込みを行う。
【００８５】
続いて、Ｏｄｄのビット線ＢＬ１、ＢＬ３及びＢＬ５（１４０）を選択する。前記Ｏｄｄのビット線ＢＬ１、ＢＬ３及びＢＬ５（１４０）に書き込み電圧０Ｖ又は非書き込み電圧ＶＤＤを印加して、その後ＬｏｗｅｒＰａｇｅ書き込みを行い、次いでＵｐｐｅｒＰａｇｅ書き込みを行うという一連のシーケンスとなる。
【００８６】
２ビット多値書き込みの場合は、上述の書き込みシーケンスとなるが、ここで問題となるのが隣接セルの容量結合の影響である。図９は、ＮＡＮＤ型セルの容量結合の影響を示す模式図である。
【００８７】
メモリセルＭＣ１１１のフローティングゲート（ＦＧ）は、ビット線方向、ワード線方向、斜め方向の隣接メモリセルＭＣ１１１のフローティングゲートと容量結合している。図９に示すメモリセルＭＣ２-２のフローティングゲートは、隣接メモリセルＭＣ１-１、ＭＣ１-２、ＭＣ１-３、ＭＣ２-１、ＭＣ２-３、ＭＣ３-１、ＭＣ３-２及びＭＣ３-３と容量結合している。しかし、特にビット線方向の前記隣接メモリセルＭＣ２-１、ＭＣ２-３及びワード線方向の前記隣接メモリセルＭＣ１-２、ＭＣ３-２との容量結合は、斜め方向の前記隣接メモリセルＭＣ１-１、ＭＣ１-３、ＭＣ３-１、ＭＣ３-３との容量結合よりも大きいので、その影響は大きくなる。一方、斜め方向のメモリセルＭＣ１-１、ＭＣ１-３、ＭＣ３-１及びＭＣ３-３とも容量結合しているが、その影響は小さい。
【００８８】
図７に示す一連の書き込みシーケンスを想定した場合、前記容量結合の影響は、図８に示すような形で現れる。図８では、Ｅｖｅｎビット線ＢＬ０、ＢＬ２、ＢＬ４に接続されたメモリセルＭＣ（以下、ＥｖｅｎメモリセルＭＣという。）を例にとり、隣接するＯｄｄビット線ＢＬ１、ＢＬ３、ＢＬ５に接続されたメモリセルＭＣ（以下、ＯｄｄメモリセルＭＣという。）を書き込んだ場合、及び更に隣接するＥｖｅｎメモリセルＭＣに書き込まれた場合について、閾値の分布を示した模式図である。説明をわかり易くするために、図９のメモリセルＭＣ２-２を例にとって説明する。
【００８９】
まず、Ｅｖｅｎビット線ＢＬ０、ＢＬ２、ＢＬ４が選択され、書き込み電圧が印加される。このとき、メモリセルＭＣ２-２の閾値分布は、図８の上段の状態となる。次に、Ｏｄｄビット線ＢＬ１、ＢＬ３、ＢＬ５が選択され、書き込まれた状態になると、メモリセルＭＣ２-２は隣接するメモリセルＭＣ１-２及びＭＣ３-２と容量結合しているため、メモリセルＭＣ２-２の閾値分布は、図８の中段に示す状態となる。ＯｄｄメモリセルＭＣとの容量結合の影響によって、閾値分布が広がることとなる。
【００９０】
更に、ワード線ＷＬ３が選択され、同じＥｖｅｎビット線ＢＬ２に接続されたメモリセルＭＣ２-３が書き込まれた場合、該メモリセルＭＣ２-３とも容量結合しているため、メモリセルＭＣ２-２の閾値分布は、図８の下段に示すように、ＯｄｄメモリセルＭＣへの書き込みによって広がった閾値分布が更に広がることとなる。
【００９１】
即ち、隣接メモリセルＭＣが書き込まれることによって、フローティングゲートＦＧの電荷量の変動による影響により読み出し時のＯｄｄメモリセルＭＣの閾値が変動して見えるからである。この影響は、隣接セルに書き込まれた閾値に依存するので、厳密には図のように一律閾値分布が広がるわけではないが、隣接メモリセルＭＣが書き込まれた場合には、元のメモリセルの閾値分布に比して必ず分布幅は広がるのである。
【００９２】
従って、多値で記憶するメモリにおいては一つのメモリセルに複数の値を書き込むことから、書き込み回数が相乗的に増加するため、できるだけ閾値分布を狭くしてＤａｔａ  Ｒｅｔｅｎｔｉｏｎ（データ保持特性）やＲｅａｄ  Ｄｉｓｔｕｒｂ（読み出し電圧印加によるストレス変動）等の信頼性におけるメモリセルＭＣ変動のマージンを取っているにも関わらず、隣接メモリセルＭＣの容量結合によって閾値分布が広がってしまい、微細化によって信頼性に対するマージンが減少してしまうことが発生するようになってきている。
【００９３】
前記閾値分布の広がりは、書き込み電圧のステップ幅を小さくして書き込みすることで抑制できる。しかし、単純にステップ幅を小さくした場合、書き込み電圧印加回数が増加して全体の書き込み時間を長くしてしまい、書き込みスピードの低下に繋がり現実的ではない。従って、書き込みスピードの低下を抑えながら、一方でかかる閾値分布の広がりを抑制することが、多値化を推進する上で重要な技術的課題となっているのである。
【００９４】
本発明は、メモリセルＭＣへの書き込み読み出し時に、それぞれのメモリセルＭＣを、メモリセルＭＣのアドレスを基に、情報量の少ないデータを記憶するメモリセルＭＣと前記データよりも大きな情報量を記憶するメモリセルＭＣとに割り当て動作させることにより、容量結合の大きいビット線方向とワード線方向の隣接メモリセルからの容量結合による影響を抑制することを特徴とする。
【００９５】
図１０は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルＭＣ割り当ての模式図である。本実施形態においては、それぞれのメモリセルＭＣを、２値データを記憶するメモリセルＭＣと４値データを記憶するメモリセルＭＣとに割り当てる例である。本実施形態においては、ビット線方向及びワード線方向に隣接するそれぞれのメモリセルＭＣが、異なる情報量のデータを記憶するように所謂チェッカーフラッグ状に割り当てられることを特徴とする。
【００９６】
即ち、ある特定のメモリセルＭＣが２値データを記憶するように割り当てられた場合、該メモリセルＭＣに対して同一ビット線上で両側に隣接するメモリセルＭＣ及び該メモリセルＭＣに対して同一ワード線上で両側に隣接するメモリセルＭＣは４値データを記憶するように割り当てられる。
【００９７】
この割り当ては、メモリセルのアドレスによって決定され、本発明の第１の実施形態においては、ビット線１４０を偶数（Ｅｖｅｎ）ビット線１４０と奇数（Ｏｄｄ）ビット線に区分し、ワード線１３０についても同様に偶数（Ｅｖｅｎ）ワード線１３０と奇数（Ｏｄｄ）ワード線１３０に区分して、ビット線１４０とワード線１３０の組合せがＥｖｅｎ−Ｅｖｅｎ、Ｏｄｄ−ＯｄｄのメモリセルＭＣを第一のメモリセル群とし、他のメモリセルＭＣを第２のメモリセル群として区分する。そして、本発明の第１の実施形態に係る不揮発性半導体記憶装置においては容量結合の影響を抑制するために、メモリセルＭＣへの書き込みがＥｖｅｎビット線１４０からはじめられるため、前記第１のメモリセル群は、それぞれのメモリセルＭＣが情報量の少ないデータである２値データを記憶するように割り当てられ、前記第２のメモリセル群は、それぞれのメモリセルＭＣが４値データを記憶するように割り当てられる。
【００９８】
具体的に図１０において、第１のメモリセル群に含まれるメモリセルＭＣ２-２が２値データを取り使うように割り当てられた場合、同一ビット線ＢＬ２（１４０）上で隣接するメモリセルＭＣ２-１、ＭＣ２-３、及び同一ワード線ＷＬ２（１３０）上で隣接するメモリセルＭＣ１-２、ＭＣ３-２は全て４値データを記憶するように割り当てられる。同様に、メモリセルＭＣ３-２について見ると、該メモリセルＭＣは４値データを記憶するように割り当てられているが、隣接するメモリセルＭＣ３-１、ＭＣ３-３、ＭＣ２-２及びＭＣ４-２は、全て２値データを記憶するように割り当てられる。
【００９９】
この割り当ては、上述したようにメモリセルＭＣのアドレスによって決定され、図１に示したメモリセルアレイ１００のＲＯＭ領域１２０にヒューズデータとして格納される。かかるヒューズデータをＲＯＭ領域に格納するものを、ＲＯＭヒューズという。前記ヒューズデータは、ＲＯＭリード動作によって、ＲＯＭ領域１２０から読み出され、ラッチ回路２００にセットされる。従って、本発明の第１の実施形態においては、セットされるヒューズデータによって、全てのメモリセルＭＣを２値データを記憶するメモリセルＭＣ（以下、かかる取り扱いとする動作モードを２値セルモードといい、かかる取り扱いが割り当てがされたメモリセルＭＣを、２値セルという。）としたり、４値データを記憶するメモリセルＭＣ（以下、かかる取り扱いとする動作モードを４値セルモードといい、かかる取り扱いが割り当てがされたメモリセルＭＣを、４値セルという。）とすることもできる。動作モード切替えで、２値セルモード、４値セルモード及び２値＆４値チェッカーフラッグ状混在モードで使用することができる。
【０１００】
なお、本実施形態においては、前記ＲＯＭヒューズによって、メモリ全体のメモリセルＭＣにデータを割り当てるが、パワーオンリセット回路８０内に、２個のヒューズ回路を設け、それぞれのアドレスに応じてヒューズデータをプログラムし、パワーオン直後にこのヒューズデータを読み出して遅延回路８２に供給するようにしても良い。また、外部入力によって制御されるようにしても良い。
【０１０１】
本発明の第１の実施形態における書き込みシーケンスについて、図１０を基に詳細に説明する。書き込みはＥｖｅｎビット線ＢＬ０、ＢＬ２、ＢＬ４（１４０）から書き込まれる。まず、ワード線ＷＬ０（１３０）を選択する。次に、Ｅｖｅｎビット線ＢＬ０、ＢＬ２、ＢＬ４（１４０）を選択して、ページ書き込みを行う。この場合ワード線ＷＬ０（１３０）に接続され、かつ、前記ビット線に接続されているメモリセルＭＣ０-０、ＭＣ２-０、ＭＣ４-０は、全て２値データを記憶するように設定されているため、２値データの書き込みが行われる。
【０１０２】
前記の書き込みが終了すると、今度はＯｄｄビット線ＢＬ１、ＢＬ３、ＢＬ５（１４０）を選択して、ページ書き込みが行われる。この場合ワード線ＷＬ０（１３０）に接続され、かつ、前記ビット線に接続されているメモリセルＭＣ１-０、ＭＣ３-０、ＭＣ５-０は、全て４値データを記憶するメモリセルＭＣとされているため、４値データの書き込みが行われ、まず、Ｌｏｗｅｒページ書き込みが行われた後、続いてＵｐｐｅｒパージ書き込みが行われる。
【０１０３】
前記書き込みにおいては、Ｏｄｄ側のビット線（１４０）に接続されたメモリセルＭＣへの書き込みによる容量結合の影響が、隣接するＥｖｅｎ側のビット線（１４０）に接続されたメモリセルＭＣに及ぶ。しかし、隣接するメモリセルＭＣ０-０、ＭＣ２-０及びＭＣ４-０はすでに２値データ書き込みが行われているので、変動に対するマージンは吸収することができる。
【０１０４】
続いて、ワード線ＷＬ１に接続されたメモリセルＭＣに対する書き込みが行われる。ワード線ＷＬ１を選択したうえで、Ｅｖｅｎビット線ＢＬ０、ＢＬ２、ＢＬ４（１４０）を選択し、書き込みを行う。この場合ワード線ＷＬ１に接続され、かつ、前記ビット線に接続されているメモリセルＭＣ０-１、ＭＣ２-１、ＭＣ４-１は、４値データを記憶するメモリセルＭＣとされているため、４値データの書き込みが行われる。
【０１０５】
前記書き込みにおいても、ビット線１４０に沿って隣接するメモリセルＭＣ０-０、ＭＣ２-０及びＭＣ４-０に容量結合の影響が及ぶが、該メモリセルＭＣ０-０、ＭＣ２-０及びＭＣ４-０は既に２値データが書き込まれており、変動を吸収することができる。
【０１０６】
更に、Ｏｄｄビット線ＢＬ１、ＢＬ３、ＢＬ５（１４０）が選択され書き込みがなされる。この時ワード線ＷＬ１（１３０）に接続され、前記ビット線に接続されているメモリセルＭＣ１-１、ＭＣ３-１及びＭＣ５-１は、２値データを記憶するメモリセルとされているため、２値データの書き込みが行われる。
【０１０７】
前記書き込みにおいても、選択されているＯｄｄビット線ＢＬ１、ＢＬ３及びＢＬ５（１４０）に沿って隣接する、ワード線ＷＬ０（１３０）に接続するメモリセルＭＣ１-０、ＭＣ３-０及びＭＣ５-０は、容量結合の影響で変動することになるが、該メモリセルＭＣ１-０、ＭＣ３-０及びＭＣ５-０は既に４値データが書き込まれており、また、メモリセルＭＣ１-１、ＭＣ３-１及びＭＣ５-１に対する書き込みは２値データであるため変動が少なく、容量結合の影響は小さい。
【０１０８】
上述のとおり、４値セルに対して、容量結合の大きいワード線方向及びビット線方向に隣接するメモリセルＭＣを２値セルとする（即ち、該メモリセルＭＣに２値データを記憶するように割り当てる。）ことで、４値セルについて容量結合による変動影響を抑制することができる。一方、４値セルから２値セルに対する影響は、２値セルが閾値分布に対してマージンがあることから、その影響を吸収することができる。また、２値セルの書き込み時には、非選択ワード線の読み出し電圧を４値セルのときに比べて低く設定することができるため、Ｒｅａｄ  Ｄｉｓｔｕｒｂ（読み出し電圧印加によるストレス変動）を抑えることができる。本発明の一実施形態においては、２値以上の情報量データを記憶するメモリセルに対する隣接メモリセルの容量結合による閾値分布の広がりを抑制し、隣接メモリセルの干渉による影響を減少することができる。
【０１０９】
また、本発明の第１の実施形態においては、動作モード切替えによって、メモリセルＭＣの記憶するデータを２値データと４値データのチェッカーフラッグ状混在モード（２値アンド４値混在モード）とすることができるため、２値セルの書き込み時においては、書き込み回数は少ないので４値セルにとって書き込み時のストレスが削減されることになる。また、メモリセルＭＣの半分が２値セルであるので、メモリ全体としての書き込みスピードを早くすることができる。
【０１１０】
更に、前記動作モード切り替えによって、書き込みスピードが要求される場合には、メモリ全体を２値セルモードとして、高速書き込み可能メモリとして使用することができ、一方、書き込みスピードよりも大容量が要求される場合には、動作モード切替えによってメモリ全体を４値セルモードとして大容量を記憶可能なメモリとして使用することもできる。更に、書き込みスピードと大容量のいずれもが要求される場合には、動作モード切替えによって２値＆４値混在モードとして使用することで、前記要求に応えることが可能となる。同一のメモリで、様々なユーザーの要求に対応が可能となるため、生産ラインの効率化を図ることができるため、生産コストの削減が可能となり、メモリチップコスト削減が可能となる。
【０１１１】
本発明の第１の実施形態においては、前述のとおり２値＆４値モードは書き込みパフォーマンスを上げつつ書き込みや読み出しのストレスを軽減する動作モードとなるので、信頼性が高く、４値セルの場合に対して信頼性が厳しくなった場合に信頼性やパフォーマンスを重視するハイエンドなマーケットに対して同じチップで実現できる意味において非常に効果がある。
【実施例１】
【０１１２】
本発明の第２の実施形態に係る不揮発性半導体記憶装置においては、メモリセルＭＣの記憶するデータを２値データと８値データのチェッカーフラッグ状に割り当てることを特徴とする。
【０１１３】
メモリチップの高集積化により、記憶容量を増大させるには、従来以上に微細化することが必要になるが、一方で、一つのメモリセルに多数のデータ（２値以上の情報量データ）を記憶させることで記憶容量を増大させることが可能である。この場合、書き込み、読み出しに多数の異なる閾値が必要となり、閾値分布を狭小とし、ステップアップ幅も狭小とする必要がある。しかし、閾値分布を狭小とした場合、隣接メモリセルとの容量結合の影響は一層大きくなり、また、２値以上の情報量データを記憶する場合書き込み電圧を負荷する回数が増大するため、書き込み速度が低下する。
【０１１４】
従って、メモリセルＭＣの記憶するデータを、メモリチップ全体として同一の２値以上の情報量データ（例えば８値データ）とした場合、閾値分布が狭小であるため、ワード線方向及びビット線方向に隣接するメモリセルＭＣとの容量結合の影響が非常に大きくなる。本発明の第２の実施形態に係る不揮発性半導体記憶装置においては、８値データをメモリセルに記憶する場合であっても、ワード線方向及びビット線方向に隣接するメモリセルＭＣとの容量結合を抑制できる。
【０１１５】
図１１は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の、メモリセルの割り当ての模式図である。図１１において、ある特定のメモリセルＭＣが２値以上の情報量データ（ここでは８値データ）を記憶するように割り当てられた場合、該メモリセルＭＣに対して同一ビット線上で両側に隣接するメモリセルＭＣ及び該メモリセルＭＣに対して同一ワード線上で両側に隣接するメモリセルＭＣは、前記２値以上の情報量データ（８値データ）よりも情報量の少ないデータ（ここでは２値）を記憶するように割り当てられる。
【０１１６】
具体的に図１１においてメモリセルＭＣ２-２が２値データを取り使うように割り当てられた場合、同一ビット線ＢＬ２（１４０）上で隣接するメモリセルＭＣ２-１、ＭＣ２-３、及び同一ワード線ＷＬ２（１３０）上で隣接するメモリセルＭＣ１-２、ＭＣ３-２は全て８値データを記憶するように割り当てられる。同様に、メモリセルＭＣ３-２について見ると、該メモリセルＭＣは８値データを記憶するように割り当てられているが、隣接するメモリセルＭＣ３-１、ＭＣ３-３、ＭＣ２-２及びＭＣ４-２は、全て２値データを記憶するように割り当てられる。    
【０１１７】
前記割り当ては、本発明の第１の実施形態と同様に、メモリセルのアドレスに基づいて事前に割り当てられ、ヒューズデータとしてＲＯＭヒューズに格納され、ＲＯＭリード動作によって、ＲＯＭ領域から読み出され、ラッチ回路にセットされる。勿論、本発明の第１の実施形態と同様に、パワーオンリセット回路内にヒューズ回路を設ける方法によっても可能である。また、外部入力によって動作モードを切替える設定とすることも可能である。
【０１１８】
８値データの書き込み、読み出しを制御する場合、消去状態とする負の閾値電圧を一つ割り当て、書き込み、読み出し状態とする正の閾値電圧を７つ割り当てる。正の閾値電圧について、０Ｖから同一幅でステップアップしながら０Ｖ〜５Ｖの間で設定され、ベリファイリードに用いるリード電位についての設定も、上述の第１の実施形態と同様である。
【０１１９】
また、閾値分布の幅を狭小にするため、２段階の書き込みベリファイが行われる点も、第１の実施形態と同様である。
【０１２０】
書き込みは、ワード線ＷＬ０（１３０）から順番に行われ、該ワード線ＷＬ０（１３０）に接続されるＥｖｅｎビット線１４０が選択されて書き込みされ、続いてＯｄｄビット線１４０が選択されて書き込みされる。かかる書き込みもヒューズデータによって制御される。この点は上述した本発明の第１の実施形態と同様である。
【０１２１】
以上のようなメモリセルＭＣに対する記憶する情報量の割り当て及び書き込み手順の制御によって、ワード線方向及びビット線方向に隣接するメモリセルＭＣが、記憶するデータが異なるように割り当てられた本発明の第２の実施形態に係る不揮発性半導体記憶装置においては、書き込み時に隣接するメモリセルＭＣが異なるデータを記憶するように設定されているため、ワード線方向及びビット線方向に隣接するメモリセルＭＣとの容量結合の影響を抑制できる。この点は、第１の実施形態と同様である。
【０１２２】
即ち、２値以上の情報量データ（この場合８値データ）を記憶するメモリセルＭＣに対して、ワード線方向及びビット線方向に隣接するメモリセルＭＣは、該２値以上の情報量データよりも情報量の少ないデータを記憶するように割り当てられる。その上で、メモリセルＭＣへの書き込みも、同一ワード線に接続する情報量の少ないデータを記憶するメモリセルＭＣにデータが書き込まれた後、同一ワード線に接続する２値以上の情報量データを記憶するメモリセルＭＣにデータが書き込まれるように制御される。この書き込み制御は、ＲＯＭヒューズに格納されたヒューズデータによって行われ、例えばＥｖｅｎビット線が書き込みされている場合、Ｏｄｄビット線は書き込み禁止状態となってシールド線の役割を果たす。この結果、データの書き込み手順の制御と相俟って、２値以上の情報量データを記憶するメモリセルＭＣについて、ワード線方向及びビット線方向に隣接するメモリセルＭＣとの容量結合の影響を最小限に抑制できる。一方、情報量の少ないデータを記憶するメモリセルＭＣは、先に書き込みがされるため、容量結合の影響を吸収できる。従って、メモリ全体として容量結合の影響を抑制できる。なお、本実施例ではメモリセルＭＣへの書き込みについて情報量の少ないデータを記憶するメモリセルＭＣから書き込むように制御しているが、必ずしもこれに限定されるわけではない。ワード線方向及びビット線方向に隣接するメモリセルＭＣが、異なる情報量のデータを記憶するように割り当てられビット線ごとに書き込みされれば同様の効果が得られる。
【０１２３】
また、メモリ全体で２値以上の情報量データ（ここでは、８値データ）を記憶する場合、閾値のステップアップ幅を狭小とすることにより、書き込み電圧印加回数は飛躍的に増大し書き込みスピードは遅くなる。この点、本発明の第３の実施形態に係る不揮発性半導体記憶装置においては、メモリセル全体の約半数を前記２値以上の情報量データより少ない情報量のデータを記憶することとしているため書き込み電圧印加回数を減少することができ、記憶容量は減少するものの、書き込みスピードの低下を一定限度抑制できる。
【０１２４】
また、情報量の少ないデータを書き込む場合（ここでは、２値データ）には、非選択ワード線の読み出し電圧を情報量の多いデータ（ここでは、８値データ）を書き込む場合よりも低く設定できるため、Ｒｅａｄ  Ｄｉｓｔｕｒｂを抑えることができる。従って、全てのメモリセルＭＣが２値以上の情報量データを記憶することとする場合に比して、信頼性を高く維持できる。
【０１２５】
更に、本発明の第２の実施形態に係る不揮発性半導体記憶装置においては、同一のメモリについて、ヒューズのデータによって動作モードを切替えることで、２値以上の情報量データ記憶メモリ、前記２値以上の情報量データより情報量の少ないデータを記憶するメモリ、及び２値以上の情報量データと前記２値以上の情報量データより少ない情報量のデータという異なる情報量の複数のデータを記憶することができるメモリとして使用できる。従って、使用目的に合わせて、記憶容量を重視する場合は２値以上の情報量データ記憶メモリとし、一方、一定の書き込みスピードを要求する場合には異なる情報量のデータを記憶するメモリとし、更に信頼性を重視する場合には前記２値以上の情報量データより少ない情報量のデータを記憶するメモリとして使用することができる。多種類のメモリを使い分ける必要がなく、大量に製造することができるため、製造コスト削減ひいては販売価格の引き下げが可能となり、また大量生産による安定的な製品供給が可能となるため高品質維持が可能となる。
【実施例２】
【０１２６】
メモリセルＭＣに２値以上の情報量データを記憶する場合、書き込み電圧のステップアップ幅を小さくすることで閾値分布の狭小化を図って、複数個の閾値分布を非選択読み出し電圧とＶＳＳの間に入れ込む。従って、隣接メモリセルＭＣとの容量結合による影響は、複数個の閾値分布を入れ込むことによる閾値電圧の高電圧化によって大きくなる。つまり、メモリセルＭＣに記憶する情報量データが多ければ多いほど閾値電圧が高くなるので容量結合による影響も大きくなる。
【０１２７】
本発明の一実施形態に係る不揮発性半導体記憶装置においては、ワード線方向及びビット線方向に隣接するメモリセルＭＣの記憶するデータを異なる情報量のデータを記憶するように割り当て制御するため、電位制御技術の高度化に伴って信頼性の高い２値以上の情報量データ記憶メモリを提供できる。
【０１２８】
本発明の第３の実施形態に係る不揮発性半導体記憶装置においては、メモリセルＭＣの記憶するデータを４値データと８値データのチェッカーフラッグ状に割り当てることを特徴とする。
【０１２９】
図１２は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の、メモリセルの割り当ての模式図である。図１２において、ある特定のメモリセルＭＣが２値以上の情報量データ（ここでは８値データ）を記憶するように割り当てられた場合、該メモリセルＭＣに対して同一ビット線上で両側に隣接するメモリセルＭＣ及び該メモリセルＭＣに対して同一ワード線上で両側に隣接するメモリセルＭＣは、前記２値以上の情報量データ（８値データ）よりも情報量の少ないデータ（ここでは４値）を記憶するように割り当てられる。
【０１３０】
前記割り当ては、メモリセルのアドレスに基づいて事前に割り当てられ、ヒューズデータとしてＲＯＭヒューズに格納され、ＲＯＭリード動作によって、ＲＯＭ領域から読み出され、ラッチ回路にセットされる。勿論、本発明の第１の実施形態と同様に、パワーオンリセット回路内にヒューズ回路を設ける方法によっても可能である。また、外部入力によって動作モードを切替える設定とすることも可能である。これは上述の本発明の第１の実施形態乃至第２の実施形態と同様である。
【０１３１】
具体的に図１２においてメモリセルＭＣ２-２が４値データを取り使うように割り当てられた場合、同一ビット線ＢＬ２（１４０）上で隣接するメモリセルＭＣ２-１、ＭＣ２-３、及び同一ワード線ＷＬ２（１３０）上で隣接するメモリセルＭＣ１-２、ＭＣ３-２は全て８値データを記憶するように割り当てられる。同様に、メモリセルＭＣ３-２について見ると、該メモリセルＭＣは８値データを記憶するように割り当てられているが、隣接するメモリセルＭＣ３-１、ＭＣ３-３、ＭＣ２-２及びＭＣ４-２は、全て４値データを記憶するように割り当てられる。
【０１３２】
書き込みは、ワード線ＷＬ０（１３０）から順番に行われ、該ワード線ＷＬ０（１３０）に接続されるＥｖｅｎビット線１４０が選択されて書き込みされ、続いてＯｄｄビット線１４０が選択されて書き込みされる。かかる書き込みもヒューズデータによって制御される。この点は上述した本発明の第１の実施形態と同様である。
【０１３３】
以上のような割り当て及び書き込みが行われることにより、本発明の第３の実施形態に係る不揮発性半導体記憶装置は、隣接メモリセルＭＣとの容量結合を抑制できる効果が得られる。また、書き込みスピードの低下を一定限度抑制でき、また、Ｒｅａｄ  Ｄｉｓｔｕｒｂを抑制し、信頼性を高く維持できる効果が得られる点は、第１の実施形態と同様である。更に、動作モードの切替えによって、一つのメモリを使用目的に合わせて記憶するデータの情報量を切替えて使用できる効果、及び製造コスト削減ひいては販売価格の引き下げが可能で、安定的な製品供給が可能となるため高品質が維持できる効果も、上述の第１の実施形態と同様に得られる。
【実施例３】
【０１３４】
本発明の第４の実施形態に係る不揮発性半導体記憶装置においては、メモリセルＭＣの記憶するデータとして２値データと４値データと８値データの３種類のデータを割り当てることを特徴とする。
【０１３５】
メモリセルＭＣに２値以上の情報量データを記憶する場合、２段階書き込みベリファイによって閾値分布のステップアップ幅を狭小にするとともに、メモリ内の電位の制御により高度の技術が必要になる。特に隣接メモリセルＭＣとの容量結合による影響は、閾値分布のステップアップ幅が狭小になるにつれて大きくなる。
【０１３６】
本発明の一実施形態に係る不揮発性半導体記憶装置においては、ワード線方向及びビット線方向に隣接するメモリセルＭＣの記憶するデータを、異なるデータを記憶するように割り当て制御するため、電位制御技術の高度化に伴って信頼性の高い２値以上の情報量データ記憶メモリを提供できる。
【０１３７】
２値以上の情報量技術が進展し、電位制御技術の信頼性が増した場合、メモリセルＭＣに記憶するデータは２種類のデータに限られない。３種のデータを記憶することができれば、一定の信頼性を保持しつつ、より高容量化、高集積化を実現することができる。本発明の第４の実施形態に係る不揮発性半導体記憶装置は、隣接メモリセルＭＣの容量結合による影響を抑制しつつ、メモリセルＭＣに３種類の２値以上の情報量データを記憶することができることを特徴とする。
【０１３８】
図１３は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の、メモリセルの割り当ての模式図である。異なる情報量の３種類のデータをα、β、γ（α＜β＜γ）とした場合、メモリの半数のメモリセルＭＣを、一番情報量の少ないデータαを記憶するように割り当て、残りのメモリセルＭＣに、データβ、データγを記憶するように割り当てる。割り当ての方法は、ビット線１４０及びワード線１３０によって決定されるメモリセルＭＣのアドレスに基づき、Ｅｖｅｎビット線１４０かつＥｖｅｎワード線１３０及びＯｄｄビット線１４０かつＯｄｄワード線１３０に接続するメモリセルＭＣを、データαを記憶するメモリセルＭＣとして割り当てる。続いて、Ｅｖｅｎビット線１４０かつＯｄｄワード線１３０に接続するメモリセルＭＣを、データβを記憶するメモリセルＭＣとし、Ｏｄｄビット線１４０かつＥｖｅｎワード線１３０に接続するメモリセルを、データγを記憶するメモリセルＭＣとする。データβ及びデータγを記憶するメモリセルの割り当ては、上記の反対の割り当てとしても良い    
【０１３９】
具体的に図１３においてＥｖｅｎビット線１４０かつＥｖｅｎワード線１３０に位置するメモリセルＭＣは、２値データを記憶するメモリセルＭＣとして割り当てられるため、メモリセルＭＣ２-２は２値データを取り使うように割り当てられる。次に、同一Ｅｖｅｎビット線ＢＬ２（１４０）上で隣接するメモリセルＭＣ２-１、ＭＣ２-３は、中間位のデータ４値データを記憶するように割り当てられる。そして、同一Ｅｖｅｎワード線ＷＬ２（１３０）上で隣接するＯｄｄビット線ＢＬ１、ＢＬ３（１４０）に接続するメモリセルＭＣ１-２、ＭＣ３-２は全て８値データを記憶するように割り当てられる。
【０１４０】
前記割り当ては、本発明の第１の実施形態乃至第３の実施形態と同様に、メモリセルのアドレスに基づいて事前に割り当てられ、ヒューズデータとしてＲＯＭヒューズに格納され、ＲＯＭリード動作によって、ＲＯＭ領域から読み出され、ラッチ回路にセットされる。勿論、本発明の第１の実施形態と同様に、パワーオンリセット回路内にヒューズ回路を設ける方法によっても可能である。また、外部入力によって動作モードを切替える設定とすることも可能である。
【０１４１】
かかる割り当てが行われた不揮発性半導体記憶装置において書き込みがされる場合の、隣接メモリセルとの容量結合に起因する隣接メモリセル干渉について説明する。具体的に、図１３のメモリセルＭＣ２‐２を例にとって説明する。メモリセルＭＣ２‐は、２値データを記憶するように割り当てられている。書き込みは、ワード線ＷＬ０（１３０）に接続するメモリセルＭＣから順に行われ、メモリセルＭＣ２‐２に書き込むために、ワード線ＷＬ２（１３０）にＶｐｐが印加される。その状態で、Ｅｖｅｎビット線ＢＬ０、ＢＬ２及びＢＬ４に０Ｖ又はＶＢＢが印加される。これによって、ワード線ＷＬ２に接続され、かつ、ＶＢＢが印加されているビット線ＢＬ０、ＢＬ２及びＢＬ４に接続されているメモリセルＭＣでは、フローティングゲートに電子が注入され、前記メモリセルＭＣ２‐２でも書き込みが行われる。
【０１４２】
このとき、前記メモリセルＭＣは全てＥｖｅｎワード線（１３０）及びＥｖｅｎビット線（１４０）に接続しているメモリセルＭＣであるため、２値データの書き込みが行われる。この場合、同一ワード線ＷＬ２で隣接するメモリセルＭＣ１‐２、ＭＣ３‐２及び同一ビット線ＢＬ２上で隣接するＭＣ２‐１、ＭＣ２‐３で容量結合の影響が生じる。しかし、メモリセルＭＣ２‐２は２値データが書き込まれるため、閾値分布の幅が広く、前記影響に起因する隣接メモリセル干渉の影響が小さい。また、ワード線ＷＬ１に接続するメモリセルＭＣ２‐１は、既にデータの書き込み（この場合４値データ書き込み）がされており、影響を吸収できる。
【０１４３】
続いてこの状態で、Ｏｄｄビット線ＢＬ０、ＢＬ２及びＢＬ４（１４０）に０Ｖ又はＶＢＢが印加される。これによって、前記メモリセルＭＣ２‐２に同一ワード線ＷＬ２上で隣接するメモリセルＭＣ１‐２、ＭＣ３‐２に書き込みが行われる。前記隣接するメモリセルＭＣは、８値データを記憶するメモリセルＭＣであるため、８値データを書き込むために細かくステップアップしながら電位が印加される。従って、メモリセルＭＣ２‐２については、隣接メモリセル干渉の影響が生じるが、既に２値データが書き込まれているため、閾値分布の幅が広く、影響を吸収することができる。また、既に４値データが書き込まれたメモリセルＭＣ、例えばメモリセルＭＣ２‐１は、８値データが書き込まれたメモリセルＭＣとは、同一ワード線１３０上になく、また、同一ビット線１４０上にもないため、影響が極めて少ない。
【０１４４】
更にこの後、ワード線ＷＬ３が選択されてＶｐｐが印加され、同様の手順でＥｖｅｎビット線ＢＬ０、ＢＬ２及びＢＬ４が選択されＶＢＢが印加される。すると前記メモリセルＭＣ２‐２に同一ビット線ＢＬ２上で隣接するメモリセルＭＣ２‐３に、４値データが書き込まれ、容量結合に起因する隣接メモリセル干渉がメモリセルＭＣ２‐２にも及ぶ。しかし、前記メモリセルＭＣ２‐２は、既に２値データが書き込まれているため、閾値分布の幅が広く影響を吸収することができる。また、既に８値データが書き込まれたメモリセルＭＣ、例えばメモリセルＭＣ１‐２は、前記のメモリセルＭＣ２‐３とは、ビット線１４０及びワード線１３０を異にするため、容量結合の影響が生じない。
【０１４５】
上述のように、本発明の第４の実施形態に係る不揮発性半導体記憶装置は、隣接するメモリセルＭＣが異なるデータを記憶するように割り当てられ、書き込み時において、情報量の少ないデータを記憶するメモリセルＭＣから書き込みされるため、隣接メモリセルＭＣとの容量結合を抑制できる。なお、本実施例ではメモリセルＭＣへの書き込みについて情報量の少ないデータを記憶するメモリセルＭＣから書き込むように制御しているが、必ずしもこれに限定されるわけではない。ワード線方向及びビット線方向に隣接するメモリセルＭＣが、異なる情報量のデータを記憶するように割り当てられビット線ごとに書き込みされれば同様の効果が得られる。
【０１４６】
また、メモリ全体の半数のメモリセルＭＣを、２値データを記憶するメモリセルとしているため、メモリ全体のメモリセルＭＣが２値以上の情報量データを記憶する場合に比して、書き込み電位の印加回数がメモリ全体として少なくなる結果、書き込みスピードの低下を一定限度抑制できる効果、及び、Ｒｅａｄ  Ｄｉｓｔｕｒｂを抑制し信頼性を高く維持できる効果が確保できる。
【０１４７】
更に、一つのメモリを、使用目的に合わせて記憶するデータの情報量を切替えて使用でき、またその結果として製造コスト削減ひいては販売価格の引き下げが可能で、安定的な製品供給が可能となるため高品質が維持できる効果は、上述の第１の実施形態乃至第３の実施形態と同様である。
【実施例４】
【０１４８】
上述のとおり、本発明の一実施形態における不揮発性半導体記憶装置においては、動作モード切替えによって、メモリセルＭＣの記憶するデータを２値データと２値以上の情報量データのチェッカーフラッグ状混在モード（２値アンド２値以上の情報量データ混在モード）とすることができる。
【０１４９】
ここで、２値以上の情報量データとしては、従来２値（１ビット）、４値（２ビット）、８値（３ビット）という２の乗数の数値が考えられていた。しかし、特に、８値（３ビット）データ以上の急峻で幅の狭い閾値分布を使用する場合、容量結合に起因する隣接メモリセル干渉の影響が大きいため、制御が容易ではない。そこで、仮想ページセル・アーキテクチャーの採用によって、同じワード線上の２個のメモリセルをペアとして（従って、前記２個のメモリセルは、同じワード線上で隣接するビット線に接続されるメモリセル同士がペアとなる。）、このペアのメモリセルに異なる３つのページアドレス（仮想ページアドレス）を割り当てることにより、３個の仮想記憶セルの役割を果たさせることで、前記２個のペアのメモリセルＭＣに、２値の３メモリセル分、２値×２値×２値＝８値データを記憶させることが提案されている。
【０１５０】
この提案は、メモリ全体の容量増大を目的としている。しかし、かかる方法によっても、２値以上の情報量データ書き込みを行う場合には、ビット線方向及びワード線方向に隣接するメモリセルＭＣとの容量結合に起因する隣接メモリセル干渉の影響が生じる。
【０１５１】
本発明の第５の実施形態に係る不揮発性半導体記憶装置においては、ワード線方向及びビット線方向に隣接するメモリセルＭＣの記憶するデータを、異なる情報量のデータを記憶するように割り当て制御するため、容量結合に起因する隣接メモリセル干渉を抑制しながら、かつ、メモリ全体の記憶容量を増大させることができる。
【０１５２】
具体的に図１４を基に説明する。図１４は、本発明の第５の実施形態に係る不揮発性半導体記憶装置の、メモリセルの割り当ての模式図である。図１４において、ある特定のメモリセルＭＣが２値以上の情報量データ（ここでは５値データ）を記憶するように割り当てられた場合、該メモリセルＭＣに対して同一ビット線上で両側に隣接するメモリセルＭＣ及び該メモリセルＭＣに対して同一ワード線上で両側に隣接するメモリセルＭＣは、前記２値以上の情報量データ（５値データ）よりも情報量の少ないデータ（２値データ）を記憶するように割り当てられる。
【０１５３】
前記割り当ては、本発明の第１の実施形態乃至第４の実施形態と同様に、メモリセルのアドレスに基づいて事前に割り当てられ、ヒューズデータとしてＲＯＭヒューズに格納され、ＲＯＭリード動作によって、ＲＯＭ領域から読み出され、ラッチ回路にセットされる。
【０１５４】
具体的には、図１４において、Ｅｖｅｎワード線１３０かつＥｖｅｎビット線１４０に位置するメモリセルＭＣと、Ｏｄｄワード線１３０かつＯｄｄビット線１４０に位置するメモリセルＭＣが２値データを記憶するメモリセルＭＣとして割り当てられる。一方残りのメモリセルＭＣ、即ちＥｖｅｎワード線１３０かつＯｄｄビット線１４０に位置するメモリセルＭＣと、Ｏｄｄワード線１３０かつＥｖｅｎビット線１４０に位置するメモリセルＭＣは、５値データを記憶するメモリセルＭＣして割り当てられる。
【０１５５】
割り当てがされたメモリセルＭＣは、同一ワード線１３０上で隣接する、異なる値のデータを記憶するメモリセルＭＣ同士がペアとして、恰も一つのメモリセルＭＣ（以下、仮想メモリセルという。）のように取り扱われる。図１４において、メモリセルＭＣ２‐２とＭＣ３‐２がペアとして取り扱われる。
【０１５６】
このペアのメモリセルＭＣには、実際のアドレスとは別に、仮想ページアドレスが割り当てられる。例えば、前記ペアのメモリセルＭＣ２‐２とＭＣ３‐２には、仮想ページアドレスｍが割り当てられる。この仮想ページアドレスの割り当ては、メモリセルＭＣが記憶するデータを割り当てるのと同様であり、上述した第１の実施形態乃至第３の実施形態と同様に、図１に示したメモリセルアレイ１００内のＲＯＭ領域１２０にヒューズデータとして格納される。
【０１５７】
前記仮想ページアドレスが割り当てられることにより、仮想メモリセルに多ビットデータを記憶することができる。即ち、メモリセルＭＣ２‐２は２値データを記憶するように割り当てられ、ＭＣ３‐２は５値データを記憶するように割り当てられているが、仮想メモリセルとして取り扱うことにより、前記メモリセルＭＣ２‐２を仮想メモリセルの第１データページ、ＭＣ３‐２を仮想メモリセルの第２データページとして取り扱うことができる。その上で、第１データページには、後述するセンスアンプで演算処理される入力データの第１データが記憶され、第２データページには入力データの第２データが記憶される。従って、２値×５値=１０値＞８値（３ビット）のデータを記憶することができる。この結果、隣接メモリセル干渉を抑制しながら、メモリ全体を、４値データを記憶することとした場合と同様の容量を確保することができる。  
【０１５８】
仮想メモリセルは、ビット線１４０方向に隣接する異なる値を記憶するメモリセル同士で設定することも可能である。しかし、第１の実施形態で説明したとおり、Ｌｏｗｅｒページ書き込み及びＵｐｐｅｒページ書き込みにおいて、ビット線１４０は、例えば、Ｅｖｅｎビット線ＢＬ０、ＢＬ２、ＢＬ４が書き込まれている時には、Ｏｄｄビット線ＢＬ１、ＢＬ３、ＢＬ５が全てＶＤＤとなって書き込まない状態（ＡＬＬ１）となり、読み出しノイズ防止のためのシールド線の役割を果たすことができる。よって、ワード線１３０方向に隣接するメモリセル同士でペアを設定する。
【０１５９】
仮想メモリセルに対する書き込みは、該仮想メモリセルに接続された、ＥｖｅｎとＯｄｄの２本のビット線１４０を制御することで行われる。図１０のメモリセルＭＣ２‐２とＭＣ３‐２の仮想メモリセルにおいては、Ｅｖｅｎビット線ＢＬ２（１４０）とＯｄｄビット線ＢＬ３（１４０）を制御し、第１データ書き込みでＭＣ２‐２に書き込み、第２データ書き込みでＭＣ３‐２に書き込む。
【０１６０】
ここで、本発明の第５の実施形態に係る不揮発性半導体記憶装置においては、メモリセルＭＣに対して、２値データと５値データを記憶するように割り当てているが、通常５値データは使用しない。これは、半導体記憶装置が「０」「１」の２進法によってデータを記憶するためである。しかし、閾値分布の制御を考えたとき、８値データをメモリセルＭＣに書き込む場合、一つの負の閾値電位と、一般的に０Ｖ〜５Ｖの間でマージンを取りながら設定される７つの正の閾値電位が必要になる。この場合、閾値は、急峻で幅が狭くなるように制御されるが、例えば隣接メモリセル干渉等の影響で図8に示したように閾値分布の幅が広がるため、隣接する閾値とのマージンの幅が狭いほど制御が困難になる。従って、8値データの取り扱いが安定的にできない場合が想定される。
【０１６１】
このような場合に、２つのメモリセルＭＣをペアで取り扱って第１データページと第２データページに区分し、一つの仮想メモリセルとして取り扱った隣接する２個のメモリセルＭＣに書き込むことで、５値データの取り扱いが可能となる。この場合、５値データを書き込み、消去するためには、一つの負の閾値と、４つの正の閾値が必要になるが、一般的な０Ｖ〜５Ｖの間で所定にマージンを取りつつ４つの閾値を設定することは、同じ電位間で７つの閾値を設定することに比して容易である。一方ペアのメモリセルＭＣの片方に対しては、書き込み消去に２値データを使用するため、何ら問題はない。
【０１６２】
上述のように入出力されるデータを、第１データと第２データに区分して書き込み、読み出しするため、本発明の第５の実施形態に係る不揮発性半導体記憶装置は、図１に示したセンスアンプ４０内にデータをラッチし、演算する機能を有する。
【０１６３】
センスアンプ４０は、読み出し動作時にメモリセルＭＣに記憶されたデータの「１」、「０」を判定して増幅して入出力バッファー５０を経由して外部に出力し、また、書き込み時には入出力バッファー５０を介して書き込みデータが前記センスアンプ４０に入力され記憶される。したがって、このセンスアンプ４０に、正規のアドレスと仮想ページセルアドレスとを対応させて入出力データを演算する機能を持たせるのである。
【０１６４】
図１４のメモリセルＭＣ２‐２とＭＣ３‐２を例に、アドレスに対応した入出力データの演算について一例を説明する。仮想メモリセルで３ビットのデータを記憶する場合、記憶するデータは、「０００」「００１」「０１０」「０１１」「１００」「１０１」「１１０」「１１１」の８種類である。外部からの入力は、仮想ページアドレスｍを指定して入力される。
【０１６５】
この入力されたデータは、図１のセンスアンプ４０において、例えば百の位の数値が、仮想メモリセルの第１データとして割り当てられ、残りの下２桁の数値が、仮想メモリセルの第２データとして割り当てられる。そしてこの割り当てられたデータは、第１データが正規のメモリセルＭＣ２‐２のアドレスに対する２値データとして、例えば、百の位の「０」が２値の「０」、百の位の「１」が２値の「１」に割り当てられる。一方第２データが正規のメモリセルＭＣ３‐２のアドレスに対する５値データとして演算される。ただし、８値データを、２値×５値＝１０値データに換算するため、該１０値データのうちの２つには８値データは割り当てられない。従って、例えば、前記残りの下２桁の数字「００」が５値の「０」、同様に「０１」が「１」、「１０」が「２」、「１１」が「３」と割り当てられる。この割り当てによれば、８値データの「０１０」は、仮想メモリセルの「０２」となる。
【０１６６】
この「０２」のデータの書き込みは、仮想メモリセルへの第１データ書き込みでメモリセルＭＣ２‐２に「０」、第２データ書き込みでメモリセル３‐２に「２」を書き込むことにより行われる。
【０１６７】
読み出しは、同様に仮想メモリセルの第１データとしてメモリセルＭＣ２‐２から「０」を、仮想メモリセルの第２データとしてメモリセルＭＣ３‐２から「２」を読み出してセンスアンプ４０でラッチした上で、センスアンプ４０で逆の演算をおこなって、外部に対して仮想メモリセルの「０１０」のデータとして出力する。
【０１６８】
書き込みは、第１データ書き込み、第２データ書き込みが順に行われるが、第１データが書き込まれるメモリセルＭＣ２‐２は２値データを記憶するように割り当てられているため、第２データが書き込まれるＭＣ３‐２に対して、容量結合に起因する隣接メモリセル干渉の影響が及ぶが、２値書き込みであるため、また、ビット線ＢＬ３（１４０）がシールド線の役割を果たすため、その影響は少ない。また、第２データが書き込まれるメモリセルＭＣ３‐２は５値データの書き込みが行われるため隣接するメモリセルＭＣ２‐２に影響が生じるが、該メモリセルＭＣ２‐２は既に閾値分布の幅が広い２値データが書きこまれており、かつ、ビット線ＢＬ２（１４０）がシールド線の役割を果たしているため、影響を吸収することができる。
【０１６９】
上述のとおり、本発明の第５の実施形態に係る不揮発性半導体記憶装置においては、隣接するメモリセルが異なる情報量のデータを記憶するように割り当て、少ない情報量のデータを記憶するメモリセルＭＣから書き込むように制御するため、容量結合に起因する閾値分布の幅の広がりを抑制し、ビット線がシールド線の役割を果たすことと相俟って、隣接メモリセル干渉を抑制することができる。また、かかる構成でメモリセルＭＣを配置することによって、同一ワード線上に隣接する２個のメモリセルを一つの仮想メモリセルとして捉えてデータを記憶することで、多ビットデータを記憶することが可能となり、メモリ全体の容量を増大することができる。なお、本実施例ではメモリセルＭＣへの書き込みについて情報量の少ないデータを記憶するメモリセルＭＣから書き込むように制御しているが、必ずしもこれに限定されるわけではない。ワード線方向及びビット線方向に隣接するメモリセルＭＣが、異なる情報量のデータを記憶するように割り当てられビット線ごとに書き込みされれば同様の効果が得られる。
【０１７０】
また、本発明の第５の実施形態に係る不揮発性半導体記憶装置は、メモリセルに対して、記憶するデータをヒューズデータによって割り当てるため、メモリ全体を、目的に合わせて同一の情報量のデータを記憶するように割り当てることも、異なる情報量のデータを記憶するように割り当てることもできる。従って、一つのメモリを、使用目的に合わせて記憶するデータの情報量を切替えて使用でき、またその結果として製造コスト削減ひいては販売価格の引き下げが可能で、安定的な製品供給が可能となるため高品質が維持できる効果は、上述の第１の実施形態乃至第４の実施形態と同様である。
【０１７１】
なお、本発明の第５の実施形態に係る不揮発性半導体記憶装置によれば、容量結合に起因する隣接メモリセル干渉を抑制することができるため、５値データ以上の、例えば６値データや、７値データを記憶することも可能である。
【０１７２】
この場合、当然に閾値分布の制御が５値データに対して困難になるが、正の閾値の電位を設定する範囲として一般的に使用している０Ｖ〜５Ｖの範囲を拡大して対応することも可能であり、例えば０Ｖ〜６Ｖの範囲で設定する取り扱いにした場合、５値から６値乃至７値へ正の閾値を一つ又は二つ増やすことは、困難ではない。図１５、図１６は、それぞれメモリセルの記憶するデータを、２値と６値、２値と７値とした場合の本発明の第５の実施形態に係る不揮発性半導体記憶装置のメモリセルの割り当ての模式図である。閾値分布の制御技術の向上に対応して、本発明の一実施形態によれば、かかるメモリセルへの割り当てが可能となる。
【実施例５】
【０１７３】
本発明の一実施形態においては、上述の第５の実施形態で述べたとおり、隣接するメモリセルＭＣに対して、異なる情報量のデータを記憶するように割り当て、同一ワード線上の２個の異なる情報量のデータを記憶するメモリセルＭＣをペアとして一つの仮想メモリセルとして記憶することによって、隣接メモリセル干渉を抑制し、かつ、メモリ全体の容量増大を図ることができる。
【０１７４】
本発明の第６の実施形態に係る不揮発性半導体記憶装置は、隣接するメモリセルＭＣが、３値データを記憶するメモリセルＭＣと６値データを記憶するメモリセルＭＣに割り当てられることを特徴とする。
【０１７５】
図１７は、本発明の第６の実施形態に係る不揮発性半導体記憶装置の、メモリセルの割り当ての模式図である。図１７において、Ｅｖｅｎワード線１３０かつＥｖｅｎビット線１４０に位置するメモリセルＭＣと、Ｏｄｄワード線１３０かつＯｄｄビット線１４０に位置するメモリセルＭＣが３値データを記憶するメモリセルＭＣとして割り当てられる。一方残りのメモリセルＭＣ、即ちＥｖｅｎワード線１３０かつＯｄｄビット線１４０に位置するメモリセルＭＣと、Ｏｄｄワード線１３０かつＥｖｅｎビット線１４０に位置するメモリセルＭＣは、６値データを記憶するメモリセルＭＣして割り当てられる。割り当ての方法は、ＲＯＭヒューズに格納されたヒューズデータによって行われる点は、上述した第１の実施形態乃至第５の実施形態と同様である。勿論、本発明の第１の実施形態と同様に、パワーオンリセット回路内にヒューズ回路を設ける方法によっても可能である。また、外部入力によって動作モードを切替える設定とすることも可能である。
【０１７６】
割り当てがされたメモリセルＭＣは、同一ワード線１３０上で隣接する異なる値のデータを記憶するメモリセルＭＣ同士がペアとして、仮想メモリセルとして取り扱われる。また、この仮想メモリセルに仮想ページアドレスが割り当てられる。この割り当ては、上述した本発明の第５の実施形態と同様である。
【０１７７】
更に、本発明の第６の実施形態に係る不揮発性半導体記憶装置は、センスアンプ内にデータをラッチし、演算する機能を有する。この点は、上述した第５の実施形態と同様である。
【０１７８】
そして、仮想メモリセルに対して第１データ書き込み及び第２データ書き込みで、３値データと６値データをセンスアンプでラッチして演算しながら書き込み読み出しを行う点は、上述した第５の実施形態と同様である。
【０１７９】
特徴的には、記憶するデータとして、３値データと６値データを使用する点である。閾値分布の制御は、微細な技術を伴い、８値データのため閾値分布を安定的に制御できない場合でも、一つの負の閾値電位と５つの正の閾値電位をコントロールできる場合、本発明によって同一ワード線上で隣接する２個の異なる情報量のデータを記憶するメモリセルの一つに６値データを記憶するように割り当てることができる。また、既に４値データの閾値分布を安定的に制御できる場合、３値データ、即ち負の閾値が一つと正の閾値が２つで書き込み消去される閾値の制御は、何ら困難ではない。
【０１８０】
このデータ取り扱いの割り当てによれば、ペアのメモリセルＭＣで、３値×６値＝１８値＞１６値＝２４（４ビット）のデータを記憶することができ、２値×８値の割り当てをした場合の８値データのための閾値分布を安定的に制御できない場合でも、メモリ全体で計算すれば、全てのメモリセルＭＣが８値データを記憶するのと同等の容量を確保できる。従って、より現実的に大容量化が可能となる。
【０１８１】
なお、本発明の第６の実施形態に係る不揮発性半導体記憶装置によれば、隣接するメモリセルＭＣが、異なる情報量のデータを記憶するように割り当てられ、情報量の少ないデータを記憶するメモリセルＭＣから書き込みされることにより、書き込みされないメモリセルＭＣが接続するビット線がシールド線の役割を果たすため、容量結合に起因する隣接メモリセル干渉を抑制することができるため、５値データ以上の、例えば６値データや、７値データを記憶することも可能である。なお、本実施例ではメモリセルＭＣへの書き込みについて情報量の少ないデータを記憶するメモリセルＭＣから書き込むように制御しているが、必ずしもこれに限定されるわけではない。ワード線方向及びビット線方向に隣接するメモリセルＭＣが、異なる情報量のデータを記憶するように割り当てられビット線ごとに書き込みされれば同様の効果が得られる。
【０１８２】
従って、仮想メモリセルを形成する隣接する２個のメモリセルＭＣの記憶するデータを、５値データと７値データとした場合、前記ペアのメモリセルＭＣで、５値×７値＝３５値＞３２値＝２５（５ビット）のデータを記憶することができる。
【０１８３】
図１８は、本発明の第６の実施形態に係る不揮発性半導体記憶装置の、５値データと７値データを記憶する場合のメモリセルの割り当ての模式図である。４値データと８値データを記憶する場合で８値データの閾値分布の制御が困難な場合、また、８値データの閾値分布の制御はできるが隣接メモリセル干渉による閾値の幅の広がりの抑制が困難な場合、本発明の第６の実施形態によれば、隣接メモリセル干渉を抑制できるため、前記メモリセルの配置によって対応が可能である。本発明の第６の実施形態によれば、容量結合に起因する隣接メモリセル干渉を抑制しながら、このようなメモリセルの割り当てが可能となり、メモリ全体で、５ビット×メモリセル数×１／２の容量を記憶することができる。
【実施例６】
【０１８４】
本発明の一実施形態においては、上述したように、ビット線方向及びワード線方向に隣接するメモリセルＭＣに、異なる情報量のデータを記憶するように割り当てるが、更に、書き込みスピードを要求される場合には、ワード線上に隣接する３個のメモリセル（トリオメモリセル）のうち、２個の連続するメモリセルに対して、異なる情報量のデータのうち少ない情報量のデータを記憶するように割り当てることで、書き込みスピードの向上を図ることができる。
【０１８５】
図１９は、本発明の第７の実施形態に係る不揮発性半導体記憶装置の、メモリセル割り当ての模式図である。図１９においては、メモリセルＭＣの記憶するデータとして、２値データと５値データの場合を示している。
【０１８６】
メモリセルＭＣの記憶するデータの割り当ては、同一ワード線上で隣接する３個のメモリセルＭＣのうち、連続する２個のメモリセルＭＣを仮想メモリセルＡとして仮想ページセルアドレスを一つ割り当て、３個のメモリセルＭＣのうち残る一つのメモリセルＭＣを仮想メモリセルＢとして仮想ページセルアドレスを一つ割り当てる。図１９においては、例えば、メモリセルＭＣ０‐２、ＭＣ１‐２及びＭＣ２‐２でトリオメモリセルを構成し、メモリセルＭＣ０‐２とＭＣ１‐２で仮想メモリセルＡを構成し、例えば、仮想ページセルアドレスａを割り当てる。一方前記トリオメモリセルのうち残ったメモリセルＭＣ２‐２で仮想メモリセルＢを構成し、仮想ページアドレスｂを割り当てる。
【０１８７】
前記トリオメモリセルと同一ビット線上に位置し、かつ隣接するワード線に接続する３個の隣接するメモリセルによって、同様の方法でトリオメモリセルを構成するが、このとき、仮想ページセルアドレスｂが割り当てられたメモリセルＭＣに対して、同一ビット線上で隣接するメモリセルＭＣには、必ず２個のメモリセルＭＣで構成する仮想メモリセルＡが位置するように配置され、仮想ページアドレスａが割り当てられるようにする。図１９において、前記メモリセルＭＣ０‐２、ＭＣ１‐２及びＭＣ２‐２に隣接するワード線上に位置するメモリセルＭＣ０‐１、ＭＣ１‐１及びＭＣ２‐１とＭＣ０‐３、ＭＣ１‐３及びＭＣ２‐３においては、メモリセルＭＣ０‐１とＭＣ０‐３は単独で仮想メモリセルＢとして取り扱われ、仮想ページセルアドレスｂが割り当てられる。一方、ＭＣ１‐１とＭＣ２‐１で仮想メモリセルＡを構成し、ＭＣ１‐３とＭＣ２‐３で仮想メモリセルＡを構成して、それぞれに対して仮想ページセルアドレスａが割り当てられる。そして仮想ページセルアドレスａが割り当てられたメモリセルＭＣに対しては２値データを記憶するように割り当て、一方、仮想ページセルアドレスｂが割り当てられたメモリセルＭＣに対しては５値データを記憶するように割り当てる。
【０１８８】
前記割り当ては、本発明の第１の実施形態乃至第６の実施形態と同様に、メモリセルのアドレスに基づいて事前に割り当てられ、ヒューズデータとしてＲＯＭヒューズに格納され、ＲＯＭリード動作によって、ＲＯＭ領域から読み出され、ラッチ回路にセットされる。勿論、本発明の第１の実施形態と同様に、パワーオンリセット回路内にヒューズ回路を設ける方法によっても可能である。また、外部入力によって動作モードを切替える設定とすることも可能である。
【０１８９】
この仮想メモリセルＡ及びＢに対する書き込みは、仮想ページセルアドレスで制御される。恰も仮想メモリセルＡに接続するビット線がＥｖｅｎビット線であるかのように制御され、一方仮想メモリセルＢに接続するビット線がＯｄｄビット線であるかのように制御される。そして仮想ページアドレスａの仮想メモリセルＡに対する書き込みは、第１データ書き込みと第２データ書き込みが行われるように設定される。第１データ書き込み及び第２データ書き込みの制御方法は、上述した本発明の第５の実施形態及び第６の実施形態と同様である。
【０１９０】
図１９において、メモリセルＭＣ０‐２とＭＣ１‐２に対する書き込みが、仮想ページセルアドレスａに基づいて行われ、メモリセルＭＣ０‐２に対する第１データ書き込みが行われた後、メモリセルＭＣ１‐２に対する書き込みが第２データ書き込みによって書き込みされる。図１９においては、前記２個のメモリセルＭＣは２値データ書き込みが行われる。
【０１９１】
一方、メモリセルＭＣ２‐２に対しては、仮想ページセルアドレスに基づいて書き込みが行われるが、該メモリセルＭＣは５値データ書き込みなので、例えば０．２Ｖ刻みにステップアップされた電圧が印加される。
【０１９２】
従って、前記書き込みの際に、容量結合に起因する隣接メモリセル干渉が、該メモリセルＭＣ２‐２に同一ワード線ＷＬ２（１３０）上で隣接するメモリセルＭＣ１‐２及びＭＣ３‐２は、既に２値書き込みが行われているため、影響を吸収することができる。また、同一ビット線ＢＬ２（１４０）上で隣接するメモリセルＭＣ２‐１は、既に２値書き込みがされており、影響を吸収できる。一方、同一ビット線ＢＬ２（１４０）上で、メモリセルＭＣ２‐２を挟んでＭＣ２‐１と反対側に位置するＭＣ２‐３は、次にワード線ＷＬ３（１３０）が選択されて、２値データが書き込みされるため隣接メモリセル干渉が生じても影響がない。
【０１９３】
一方５値データが書き込まれたメモリセルＭＣ２‐２については、続いて、ビット線ＢＬ２上で隣接するメモリセルＭＣ２‐３が書き込まれる場合に、隣接メモリセル干渉が生じるが、該メモリセルＭＣ２‐３は２値データ書き込みであるため、影響が少ない。
【０１９４】
かかる書き込みの制御は、本発明の第５及び第６の実施形態と同様にセンスアンプでラッチされ制御される。従って、本発明の第７の実施形態に係る不揮発性半導体記憶装置は、センスアンプに正規のアドレスと仮想ページセルアドレスとを対応させて入出力データを演算する機能を有することを特徴とする。
【０１９５】
上述したように、本発明の第７の実施形態に係る不揮発性半導体記憶装置においては、隣接メモリセル干渉の影響を抑制しながら、メモリ全体の２／３のメモリセルＭＣを２値データを記憶するメモリセルとして記憶するため、書き込みスピードの低下を抑制することができる。
【０１９６】
また、本発明の第７の実施形態に係る不揮発性半導体記憶装置は、メモリセルに対して、記憶するデータをヒューズデータによって割り当てるため、メモリ全体を、目的に合わせて同一の情報量のデータを記憶するように割り当てることも、異なる情報量のデータを記憶するように割り当てることもできる。従って、一つのメモリを、使用目的に合わせて記憶するデータの情報量を切替えて使用でき、またその結果として製造コスト削減ひいては販売価格の引き下げが可能で、安定的な製品供給が可能となるため高品質が維持できる効果は、上述の第１の実施形態乃至第６の実施形態と同様である。
【０１９７】
なお、本発明の第７の実施形態によれば、図示は省略するが、記憶するデータを２値データと６値データ、２値データと８値データ等にして、メモリ全体の容量を確保しながら、書き込みスピードの低下を抑制することも可能である。
【実施例７】
【０１９８】
上述した本発明の第７の実施形態を発展されれば、書き込みスピードの低下を抑制しながら、更にメモリ全体の容量増大を図ることができる。本発明の第８の実施形態に係る不揮発性半導体記憶装置においては、書き込みスピード低下を抑制しながら、メモリ全体の容量を大幅に増大することができる。
【０１９９】
図２０は、メモリセルの記憶するデータを２値データと５値データとした場合の、本発明の第８の実施形態に係る不揮発性半導体記憶装置のメモリセルの割り当ての模式図である。図２０において、メモリセルＭＣの配置は、図１９と同様である。
【０２００】
しかし、仮想メモリセルの設定方法が、図１９に示した本発明の第７の実施形態と異なる。即ち、本発明の第７の実施形態においては、同一ワード線上で隣接する３個のメモリセルＭＣでトリオメモリセルを形成し、２値データを記憶する連続するメモリセルＭＣを一つの仮想メモリセルとし、一方残る一つの５値データを記憶するメモリセルＭＣをもう一つの仮想メモリセルと設定している。また、それぞれに対して仮想ページセルアドレスを設定している。本発明第８の実施形態においては、トリオメモリセルの形成は同様に行うが、仮想メモリセルの設定が異なる。
【０２０１】
本発明の第８の実施形態においては、連続する２値データを記憶するメモリセルＭＣを一つの仮想メモリセルとするのではなく、２値データを記憶するメモリセル一つを、一つの仮想メモリセルとし、一方、残りの２値データを記憶するメモリセルＭＣと同一ワード線上で隣接する５値データを取り扱いメモリセルＭＣとで、もう一つの仮想メモリセルを構成する。それぞれに仮想メモリセルに仮想ページセルアドレスを割り当てるのは、本発明の第７の実施形態と同様である。また、本発明の第８の実施形態においては、ワード線１３０をＥｖｅｎワード線１３０とＯｄｄワード線１３０に区分し、２値データを記憶するメモリセルＭＣと５値を記憶するメモリセルＭＣとで構成される仮想メモリセル内での前記２値データメモリセルと５値データメモリセルの配列を逆配列としていることに特徴がある。例えば、Ｅｖｅｎワード線１３においては、仮想メモリセル内の２値データを記憶するメモリセルＭＣをＯｄｄビット線１４０側に配置した場合、Ｏｄｄワード線においては、仮想メモリセル内の２値データを記憶するメモリセルＭＣはＥｖｅｎビット線１４０側に配置され、Ｏｄｄビット線１４０側には５値データを記憶するメモリセルＭＣが配置される。
【０２０２】
図２０においては、例えば、Ｅｖｅｎワード線１３０に位置するメモリセルＭＣ０‐２、ＭＣ１‐２及びＭＣ２‐２でトリオメモリセルを構成し、メモリセルＭＣ０‐２で仮想メモリセルＡを構成し、例えば、仮想ページセルアドレスａを割り当てる。一方前記トリオメモリセルのうち残ったメモリセルＭＣ１‐２とＭＣ２‐２で仮想メモリセルＢを構成し、例えば、仮想ページアドレスｂを割り当てる。仮想メモリセルＢ内においては、Ｏｄｄビット線ＢＬ１（１４０）に接続されたメモリセルＭＣ１‐２が２値データを、Ｅｖｅｎビット線ＢＬ２（１４０）に接続するメモリセルＭＣ２‐２が５値データを記憶するように割り当てられる。一方、隣接するＯｄｄワード線ＷＬ３に位置するメモリセルＭＣ０‐３、ＭＣ１‐３、ＭＣ２‐３でトリオメモリセルが構成され、メモリセルＭＣ０‐３とＭＣ１‐３で仮想メモリセルＢを構成し、仮想メモリセルＢ内においては、Ｅｖｅｎビット線ＢＬ０（１４０）に位置するＭＣ０‐３が５値データ、Ｏｄｄビット線ＢＬ１（１４０）に位置するＭＣ１‐３が２値データを記憶するように割り当てられる。
【０２０３】
前記割り当ては、本発明の第１の実施形態乃至第６の実施形態と同様に、メモリセルのアドレスに基づいて事前に割り当てられ、ヒューズデータとしてＲＯＭヒューズに格納され、ＲＯＭリード動作によって、ＲＯＭ領域から読み出され、ラッチ回路にセットされる。勿論、本発明の第１の実施形態と同様に、パワーオンリセット回路内にヒューズ回路を設ける方法によっても可能である。また、外部入力によって動作モードを切替える設定とすることも可能である。
【０２０４】
仮想メモリセルへの書き込みは、本発明の第７の実施形態と同様に、仮想ページセルアドレスで制御される。恰も仮想メモリセルＡに接続するビット線がＥｖｅｎビット線であるかのように制御され、一方仮想メモリセルＢに接続するビット線がＯｄｄビット線であるかのように制御される。そして仮想ページアドレスｂの仮想メモリセルＢに対する書き込みは、第１データ書き込みと第２データ書き込みが行われるように設定される。第１データ書き込み及び第２データ書き込みの制御方法は、上述した本発明の第５の実施形態乃至第７の実施形態と同様である。
【０２０５】
但し、本発明の第８の実施形態においては、更に、仮想メモリセルＢに対する書き込みについては、ワード線１３０をＥｖｅｎワード線１３０とＯｄｄワード線１３０に分けて制御される。即ち、Ｅｖｅｎワード線ＷＬ０、ＷＬ２、ＷＬ４（１３０）に接続する仮想ページセルアドレスｂが割り当てられた仮想メモリセルＢへの書き込みに際しては、例えばＯｄｄビット線ＢＬ１、ＢＬ３、ＢＬ５側から第１データ書き込みを行い、一方Ｏｄｄワード線ＷＬ１、ＷＬ３、ＷＬ５（１３０）に接続する仮想ページセルアドレスｂが割り当てられた仮想メモリセルＢへの書き込みに際しては、例えばＥｖｅｎビット線ＢＬ０、ＢＬ２、ＢＬ４側から第１データ書き込みが行われるように制御する。これは、２値データと５値データを記憶する２個のメモリセルＭＣで構成される仮想メモリセルに対する書き込みにおいて、必ず２値データを記憶するメモリセル側から書き込みを行うためである。
【０２０６】
かかる制御は、センスアンプにデータをラッチし、演算機能を持たせることで
可能であり、従って、本発明の第８の実施形態に係る不揮発性半導体記憶装置においては、センスアンプにデータラッチ機能及び演算機能を有する。この点は、本発明の第５の実施形態乃至第７の実施形態と同様である。
【０２０７】
かかる構成によって、本発明の第８の実施形態においては、仮想メモリセル一つが２値データ（１ビット）を記憶し、一方他の仮想メモリセルが２値×５値＝１０値＞８値＝２３（３ビット）データを記憶できる。従って、メモリ全体で容量の増大が可能である。
【０２０８】
また、本発明の第８の実施形態においては、図２１に示すように、３値データと６値デートとを記憶するようにすることも可能であり、この場合、仮想メモリセルＢにおいては、ペアのメモリセルで３値×６値＝１８値＞１６値＝２４（４ビット）データが記憶できるため、メモリ全体の記憶容量を増大させることができる。
【０２０９】
本発明の第８の実施形態係る不揮発性半導体記憶装置においては、隣接メモリセル干渉を抑制して、閾値分布の幅が広がることを抑制できる。また、書き込みスピードの低下を抑制しつつ、メモリ全体の記憶容量を増大させることができる。更に、一つのメモリを、使用目的に合わせて記憶するデータの情報量を切替えて使用でき、またその結果として製造コスト削減ひいては販売価格の引き下げが可能で、安定的な製品供給が可能となるため高品質が維持できる。
【実施例８】
【０２１０】
本発明の一実施形態においては、上述のとおり、隣接メモリセルＭＣに異なる情報量のデータを記憶するように割り当て、書き込みを、同一ワード線上で隣接する情報量のデータを記憶するメモリセルＭＣから行うように制御することで、容量結合に起因する隣接メモリセル干渉を抑制しながらメモリ全体の容量を増大させることが可能である。本発明の一実施形態によれば、隣接メモリセル干渉を抑制しながら、更にメモリ全体の記憶する容量を増大させることができる。
【０２１１】
図２２は、本発明の第９の実施形態に係る不揮発性半導体記憶装置の、メモリセルＭＣの割り当てを示す模式図である。本発明の第９の実施形態においては、隣接する２本のビット線及び隣接する２本のワード線に接続する４個のメモリセルで４つの異なる情報量のデータを記憶することを特徴とする。図１８においては、メモリセルＭＣ記憶するデータは、２値、３値、４値、６値データである。
【０２１２】
メモリセルＭＣに対する取り扱いデータの割り当ては、メモリセルＭＣのアドレスに基づいて設定され、ヒューズデータとしてＲＯＭヒューズに格納され、ＲＯＭリード動作によって、ＲＯＭ領域から読み出され、ラッチ回路にセットされる。本発明の第９の実施形態においては、同一ワード線上で隣接する２個のメモリセルでペアが構成され、それぞれのメモリセルＭＣが異なる情報量のデータを記憶するように割り当てられる。そして、更に、該ペアのメモリセルと隣接するワード線上で、かつ、該ペアのメモリセルＭＣと同一ビット線上で隣接する同一ワード線上の２個のメモリセルＭＣでペアを設定し、前記ペアのメモリセルと異なるデータを記憶するようにそれぞれのメモリセルＭＣに割り当てる。
【０２１３】
具体的には、図２２において、Ｅｖｅｎワード線ＷＬ０、ＷＬ２、ＷＬ４（１３０）上で隣接する２個のメモリセルＭＣでペアを形成し、隣接するＯｄｄワード線ＷＬ１、ＷＬ３、ＷＬ５（１３０）上で、かつ、同一ビット線上で前記ペアのメモリセルＭＣの各々と隣接する、２個のメモリセルＭＣでペアを形成する。図２２において、Ｅｖｅｎワード線ＷＬ０（１３０）上で隣接するメモリセルＭＣ０‐０とＭＣ１‐０でペアを構成し、前記ワード線ＷＬ０（１３０）に隣接するＯｄｄワード線ＷＬ１（１３０）上で、かつ前記ペアのメモリセルＭＣと同一ビット線上で隣接するメモリセルＭＣ０‐１とＭＣ１‐１でペアを形成する。その上で、前記４つのメモリセルＭＣに対して、２値、３値、４値、６値データを記憶するように割り当てる。
【０２１４】
データの割り当てに際しては、同一ワード線上で隣接するメモリセルＭＣの記憶するデータの情報量が近似する値とならないように、４つの情報量のデータのうち１番小さな数値のデータと２番目に大きな数値のデータとを組合せ、
３番目に大きな数値のデータと１番大きな数値のデータを組み合わせる。そして、１番大きな数値のデータと、２番目に大きな数値のデータとを記憶するメモリセルＭＣが異なるビット線上に位置するように配置する。具体的には、図１８において、同一ワード線ＷＬ０（１３０）上で隣接するメモリセルＭＣ０‐０とＭＣ１‐０でペアを構成し、隣接するワード線ＷＬ１（１３０）に位置し、前記メモリセルＭＣ０‐０とＭＣ１‐０に同一ビット線上で隣接するメモリセルＭＣ０‐１とＭＣ１‐１でペアを形成する。その上で、メモリセルＭＣ０‐０に３値データを、メモリセルＭＣ１‐０に６値データを割り当てる。前記メモリセルＭＣ１‐０が接続されたビット線ＢＬ１と異なるビット線上に位置するメモリセルＭＣに対して２番目に大きなデータを記憶するように割り当てるため、ビット線ＢＬ０に位置するメモリセルＭＣ０‐１に、２番目に大きな４値データを記憶するように割り当てる。従って必然的に、メモリセルＭＣ１‐１は２値データを記憶するように割り当てられる。なお、本割り当ては一例であり、この割り当てに限定されるわけではない。
【０２１５】
書き込みは、通常のＥｖｅｎビット線に接続するメモリセルＭＣから行い、続いてＯｄｄビット線に接続するメモリセルＭＣに書き込む。本発明の第９の実施形態においては、Ｅｖｅｎワード線ＷＬ０、ＷＬ２、ＷＬ４（１３０）に書き込む場合と、Ｏｄｄワード線ＷＬ１、ＷＬ３、ＷＬ５（１３０）場合で、Ｅｖｅｎビット線ＢＬ０、ＢＬ２、ＢＬ４（１４０）に接続するメモリセルＭＣへの書き込みと、Ｏｄｄビット線ＢＬ１、ＢＬ３、ＢＬ５（１４０）に接続するメモリセルＭＣへの書き込みとの順番を制御することを特徴とする。即ち、図２２においては、Ｅｖｅｎワード線ＷＬ０、ＷＬ２、ＷＬ４に書き込む場合は、まずＥｖｅｎビット線ＢＬ０、ＢＬ２、ＢＬ４（１４０）から書き込み、続いてＯｄｄビット線ＢＬ１、ＢＬ３、ＢＬ５（１４０）を書き込む。一方、Ｏｄｄワード線ＷＬ１、ＷＬ３、ＷＬ５に書き込む場合は、まずＯｄｄビット線ＢＬ１、ＢＬ３、ＢＬ５（１４０）から書き込み、続いてＥｖｅｎビット線ＢＬ０、ＢＬ２、ＢＬ４（１４０）を書き込む。
【０２１６】
かかる書き込み制御は、容量結合に起因する隣接メモリセル干渉を抑制するために、隣接メモリセルＭＣ間において、情報量の少ないデータを記憶するメモリセルＭＣから書き込みを行うためである。従って、メモリセルＭＣへの取り扱いデータの割り当てに対応して、情報量の少ないデータを記憶するメモリセルＭＣから書き込むように変更設定される。この制御は、ヒューズデータとしてＲＯＭヒューズに格納し、ＲＯＭリード動作によってＲＯＭ領域から読み出され、ラッチ回路にセットされる。勿論、本発明の第１の実施形態と同様に、パワーオンリセット回路内にヒューズ回路を設ける方法によっても可能である。また、外部入力によって動作モードを切替える設定とすることも可能である。なお、本実施例ではメモリセルＭＣへの書き込みについて情報量の少ないデータを記憶するメモリセルＭＣから書き込むように制御しているが、必ずしもこれに限定されるわけではない。
【０２１７】
かかる配置と、書き込み制御によって、本発明の第９の実施形態に係る不揮発性半導体記憶装置においては、隣接メモリセル干渉を抑制して、閾値分布の幅が広がることを抑制できる。また、書き込みスピードの低下を抑制しつつ、メモリ全体の記憶容量を増大させることができる。更に、一つのメモリを、使用目的に合わせて記憶するデータの情報量を切替えて使用でき、またその結果として製造コスト削減ひいては販売価格の引き下げが可能で、安定的な製品供給が可能となるため高品質が維持できる。
【０２１８】
なお、記憶するデータは、２値、３値、４値、６値データに限られず、図２３、図２４に示すように、２値、３値、６値、８値データの組合せ及び３値、４値、６値、８値データの組合せも可能であり、また、他の数値データを組み合わせることも可能である。その場合の効果は、上述した効果と同様である。
【実施例９】
【０２１９】
本発明の第１０の実施形態においては、２トランジスタ型セルを備えるフラッシュメモリのメモリセルＭＣの記憶するデータを２値データと４値データを割り当てることを特徴とする。
【０２２０】
近年、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えた２トランジスタ型セルを備えるフラッシュメモリが提案されている。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備え、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有しビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。
【０２２１】
かかる２トランジスタ型セルを備えるフラッシュメモリは、一つのメモリセルの面積が大きくなるため、記憶容量を確保するためには２値以上の情報量データ記憶が必要となる。しかし、２値以上の情報量データを記憶する場合、隣接するメモリセルの容量結合の影響によって、隣接メモリセル干渉が生じることは、ＮＡＮＤ型フラッシュメモリと同様である。本発明の一実施形態においては、動作モード切替えによって、メモリセルＭＣの記憶するデータを２値データと２値以上の情報量データのチェッカーフラッグ状混在モード（２値アンド２値以上の情報量混在モード）とすることができ、隣接メモリセルの容量結合の影響を抑制できるため、２トランジスタ型セルを備えるフレッシュメモリにおいても有効である。本発明の第１３の実施形態に係る不揮発性半導体記憶装置は、メモリセルＭＣの記憶するデータとして２値データと４値データを割り当てる２トランジスタ型セルを備えるフラッシュメモリであることを特徴とする。
【０２２２】
図２５は、本発明の第１０の実施形態に係る２トランジスタ型セルを備えるフラッシュメモリの概略構成図である。メモリセルアレイは、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣ０‐０〜ＭＣｍ‐ｎを有しているが、図２５においては説明上メモリセルＭＣ０‐０〜ＭＣ５‐５を図示している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。
【０２２３】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ５のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴのゲートは、セレクトゲート線ＳＧ０〜ＳＧ５のいずれかに接続されている。また、同一列にあるメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ビット線ＢＬ０〜ＢＬ５のいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースはソース線ＣＥＬＳＲＣ１６０に共通接続される。
【０２２４】
かかる２トランジスタ型セルを備えるフラッシュメモリにおけるデータの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで「０」データ、「１」データを書き分ける。電子のフローティングゲートへの注入は、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）  ｔｕｎｎｅｌｉｎｇによって行われる。
【０２２５】
まず、図２５において、Ｉ／Ｏ端子（図示せず）から書き込みデータ（「１」、「０」）が入力される。そして、前記書き込みデータが、ビット線毎に設けられたラッチ回路（図示せず）のそれぞれに入力される。ラッチ回路に「１」データが格納されると、ビット線には０Ｖが与えられ、逆に「０」データが格納されると、ビット線にはＶＢＢ（−６Ｖ）が与えられる。
【０２２６】
第１ロウデコーダ（図示せず）が、ワード線ＷＬ０〜ＷＬ５のいずれかを選択し、選択ワード線にＶｐｐ（例えば１０Ｖ）を印加する。第２ロウデコーダ（図示せず）は、セレクトゲート線ＳＧ０〜ＳＧ５にＶＢＢ（−６Ｖ）を印加する。またメモリセルの基板もＶＢＢ（−６Ｖ）とする。従って、全ての選択トランジスタＳＴはオフ状態となる。従って、選択トランジスタＳＴとソース線ＣＥＬＳＲＣ１６０とは電気的に分離される。
【０２２７】
上記の結果、「１」データまたは「０」データに対応する電位が、ビット線ＢＬ０〜ＢＬ５を介してメモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶｐｐ（１０Ｖ）が印加され、「１」データを書き込むべきメモリセルトランジスタＭＴのドレイン領域には０Ｖが印加され、「０」データを書き込むべきメモリセルトランジスタＭＴのドレイン領域にはＶＢＢ（−６Ｖ）が印加される。従って、「１」データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１０Ｖ）が十分ではないので、フローティングゲートに電子は注入されず、メモリセルトランジスタＭＴは負の閾値を保持する。他方、「０」データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１６Ｖ）が大きいため、フローティングゲートに電子がＦＮ ｔｕｎｎｅｌｉｎｇによって注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する。
【０２２８】
データの読み出しは、いずれかのワード線に接続された複数のメモリセルから一括して読み出す事ができる。図２５において、第２ロウデコーダ（図示せず）が、セレクトゲート線ＳＧ０〜ＳＧ５のいずれかを選択する。選択セレクトゲート線には、「Ｈ」レベル（例えばＶｃｃ）が与えられる。非選択セレクトゲート線は全て「Ｌ」レベル（例えば０Ｖ）である。従って、選択セレクトゲート線に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。この結果、選択メモリセル内の選択トランジスタＳＴは、ソース線ＣＥＬＳＲＣ１６０と電気的に接続される。また第１ロウデコーダ（図示せず）は、全てのワード線ＷＬ０〜ＷＬ５を「Ｌ」レベル（０Ｖ）とする。また、ソース線ドライバ（図示せず）は、ソース線ＣＥＬＳＲＣ１６０の電位を０Ｖとする。
【０２２９】
続いて、ビット線ＢＬ０〜ＢＬ５のそれぞれに、例えば１Ｖ程度の電圧が与えられる。すると、「１」データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルＭＣでは、ビット線からメモリセルトランジスタＭＴ及び選択トランジスタＳＴの電流経路を介して、ソース線ＣＥＬＳＲＣ１６０に向かって電流が流れる。他方、「０」データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、ビット線からソース線ＣＥＬＳＲＣ１６０に向かって電流は流れない。以上の結果、ビット線ＢＬ０〜ＢＬ５の電位が変化し、その変化量をセンスアンプ（図示せず）が増幅することによって読み出し動作が行われる。
【０２３０】
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。図２５において、第１ロウデコーダ（図示せず）は、全てのワード線ＷＬ０〜ＷＬ５の電位をＶＢＢ（−６Ｖ）とする。また、半導体基板（ウェル領域）の電位はＶｐｐ（１０Ｖ）とされる。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ  ｔｕｎｎｅｌｉｎｇによって半導体基板に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
【０２３１】
上述のような動作によって、書き込み、読み出し、消去が行われる２トランジスタ型セルを備えるフラッシュメモリにおいても、２値以上の情報量データを書き込む場合、閾値分布の幅を狭小にするため、書き込み電位Ｖｐｇｍは、初期値から２値書き込みより小さい一定の割合Ｄｖｐｇｍでステップアップされる。書き込み電位Ｖｐｇｍは、パルス信号（書き込みパルス）としてメモリセルに印加され、パルス信号がメモリセルに与えられる度に、その高さ（書き込み電位Ｖｐｇｍ）が上昇していく。従って、隣接メモリセルＭＣの容量結合の影響を受けることになる。
【０２３２】
本発明の第１０の実施形態に係る２トランジスタ型セルを備えるフラッシュメモリは、隣接するメモリセルＭＣが異なるデータ（２値データと４値データ）を記憶するように割り当てられる。図２５において、ある特定のメモリセルＭＣが２値以上の情報量データ（ここでは４値データ）を記憶するように割り当てられた場合、該メモリセルＭＣに対して同一ビット線上で両側に隣接するメモリセルＭＣ及び該メモリセルＭＣに対して同一ワード線上で両側に隣接するメモリセルＭＣは、前記２値以上の情報量データ（４値データ）よりも情報量の少ないデータ（ここでは２値）を記憶するように割り当てられる。メモリセルＭＣに割り当てるデータを、メモリセルＭＣのアドレスに基づいて割り当てる方法は、上述の第１の実施形態と同様である。
【０２３３】
具体的に図２５において、メモリセルＭＣ２‐２が２値データを取り使うように割り当てられた場合、同一ビット線ＢＬ２（１４０）上で隣接するメモリセルＭＣ２‐１、ＭＣ２‐３、及び同一ワード線ＷＬ２（１３０）上で隣接するメモリセルＭＣ１‐２、ＭＣ３‐２は全て４値データを記憶するように割り当てられる。同様に、メモリセルＭＣ３‐２について見ると、該メモリセルＭＣは４値データを記憶するように割り当てられているが、隣接するメモリセルＭＣ３‐１、ＭＣ３‐３、ＭＣ２‐２及びＭＣ４‐２は、全て２値データを記憶するように割り当てられる。
【０２３４】
ここで、例えば図２５のメモリセルＭＣ２‐２にデータが書き込まれる場合の隣接メモリセルとの容量結合について説明する。図２５において、メモリセルＭＣ２‐２は、２値データを記憶するように割り当てられている。
【０２３５】
まず、ワード線ＷＬ２（１３０）が第１ロウデコーダ（図示せず）によって選択され、Ｖｐｐが印加される。その他のワード線ＷＬ０、ＷＬ１、ＷＬ３乃至ＷＬ５は０Ｖである。また全てのセレクトゲート線ＳＧ０〜ＳＧ５はＶＢＢ（−６Ｖ）である。その状態で、Ｅｖｅｎビット線ＢＬ０、ＢＬ２、ＢＬ４の各々に、０ＶまたはＶＢＢが印加される。すると、ワード線ＷＬ２に接続され、且つＶＢＢが印加されているビット線に接続されているメモリセルＭＣ０‐２、ＭＣ２‐２、ＭＣ４‐２では、フローティングゲートへ電子が注入される。
【０２３６】
他方、ワード線ＷＬ０、ＷＬ１、ＷＬ３乃至ＷＬ５に接続されているメモリセルＭＣでは、ワード線ＷＬ０、ＷＬ１、ＷＬ３乃至ＷＬ５の電位が０Ｖであるので、ビット線ＢＬ０乃至ＢＬ５の電位に関わらず、フローティングゲートへの電子の注入は行われない。従って、ビット線方向でメモリセルＭＣ２‐２に隣接するメモリセルＭＣ２‐１及びＭＣ２‐３では書き込みは行われない。ここでメモリセルＭＣ２-１及びＭＣ２−３は、隣接するメモリセルＭＣ２‐２に書き込み電圧が印加されてＭＣ２−２の閾値が変化することと容量結合によって影響を受ける。ところが、メモリセルＭＣ２‐２は２値データの書き込みであるため閾値を高くする必要がなくメモリセルＭＣ２−２の閾値変化は小さい。従って、メモリセルＭＣ２‐１及びＭＣ２‐３の容量結合による隣接メモリセル干渉の影響は少ない。
【０２３７】
次に、Ｏｄｄビット線ＢＬ１、ＢＬ３、ＢＬ５が選択され、０ＶまたはＶＢＢが印加される。すると、ワード線ＷＬ２に接続され、且つＶＢＢが印加されているビット線に接続されているメモリセルＭＣ１‐２、ＭＣ３‐２、ＭＣ５‐２では、フローティングゲートへ電子が注入され、書き込まれる。前記メモリセルＭＣ１‐２、ＭＣ３‐２、ＭＣ５‐２は、４値データを記憶するように割り当てられているため、該メモリセルＭＣには、細かくステップアップされる電圧が印加される。従って、例えばメモリセルＭＣ３‐２にビット線方向で隣接するメモリセルＭＣ３‐１、ＭＣ３‐３及びワード線方向で隣接するメモリセルＭＣ２‐２、ＭＣ４‐２に容量結合による隣接セル干渉の影響が及ぶことになる。
【０２３８】
しかし、メモリセルＭＣ３‐１、及びメモリセルＭＣ２‐２、ＭＣ４‐２は既に２値データの書き込みがされているため、かかる隣接セル干渉の影響を吸収することができる。また、メモリセルＭＣ３‐３については、まだデータの書き込みがされていないため、隣接セル干渉の影響を受けるが、この後ワード線ＷＬ３（１３０）が選択されて、改めて該メモリセルについて２値データの書き込みがされることとなるため影響はない。
【０２３９】
上述のように、２値以上の情報量データを記憶するメモリセルＭＣに対して、ワード線方向及びビット線方向で前記メモリセルＭＣに隣接するメモリセルＭＣを情報量の少ないデータを記憶するように割り当て、かつ、メモリセルＭＣへの書き込みを、ワード線ごとに、前記ワード線に接続するＥｖｅｎ（偶数）ビット線に接続するメモリセルＭＣに書き込み、続いてＯｄｄ（奇数）ビット線に接続するメモリセルＭＣに書き込むように制御することにより、ワード線方向及びビット線方向に隣接するメモリセルＭＣとの容量結合の影響を最小限に抑制できる。一方、情報量の少ないデータを記憶するメモリセルＭＣは、先にデータ書き込みがされるため、容量結合の影響を吸収できる。従って、メモリ全体として容量結合の影響を抑制できる。なお、本実施例ではメモリセルＭＣへの書き込みについて情報量の少ないデータを記憶するメモリセルＭＣから書き込むように制御しているが、必ずしもこれに限定されるわけではない。
【０２４０】
また、メモリセルＭＣの半数が、４値データより書き込み回数の少ない２値データを記憶することから、メモリ全体の書き込みスピード低下を一定限度抑制できる効果がある。更に、２値データの取り扱い時に非選択ワード線の読み出し電圧を４値セルのときに比べて低く設定することができるため、Ｒｅａｄ  Ｄｉｓｔｕｒｂを抑制し、信頼性を高く維持できる効果がある。これらの効果は、ＮＡＮＤ型フラッシュメモリにおける効果と同様である。
【０２４１】
また、本発明の第１０の実施形態に係る２トランジスタ型セルを備えるフラッシュメモリにおいては、一つのメモリセルに記憶するデータを、メモリセルＭＣのアドレスに基づくヒューズデータによる動作モード切替でおこなうため、簡易に行うことができ、使用目的に合わせて記憶するデータの情報量を切替えて使用できる効果がある。かかる効果は、更に、製造コスト削減ひいては販売価格の引き下げが可能で、安定的な製品供給が可能となるため高品質が維持できる効果をももたらす。これらの効果も、ＮＡＮＤ型フラッシュメモリにおける効果と同様である。
【０２４２】
なお、本発明の第１０の実施形態においては、記憶するデータを２値データと４値データとしているが、これに限定されるわけではなく、例えば３値データと６値データ、４値データと８値データ又は他の組合せであっても良い。同一ビット線上及び同一ワード線上で隣接するメモリセルＭＣが異なる情報量のデータを記憶するように割り当て、書き込みを制御することにより、同様の効果を得ることができる。
【符号の説明】
【０２４３】
１０：不揮発性半導体記憶装置
１００:メモリセルアレイ
１１０:メモリセル領域
１１１:メモリセルＭＣ
１１２:メモリセルトランジスタＭＴ
１１３:選択トランジスタＳＴ
１２０:ＲＯＭ領域
１３０:ワード線
１４０:ビット線
１５０:選択ゲート線
１５０ａ:ソース側選択ゲート線（ＳＧＳ）
１５０ｂ:ドレイン側選択ゲート線（ＳＧＤ）
１６０:ソース線（ＣＥＬＳＲＣ）
２０：ロウデコーダ
３０：カラムデコーダ
４０：センスアンプ
５０：入出力バッファー
６０：アドレスバッファー
７０：電圧生成回路
８０：パワーオンリセット回路
８１：パワーオンレベル感知回路
８２：遅延回路
９０：制御回路
９１：初期化制御回路
９２：ＲＯＭリード制御回路
２００:ラッチ回路
２１０:外部Ｉ/Ｏパッド
【図１】
2012043530.tif 000005
【図２】
2012043530.tif 000006
【図３】
2012043530.tif 000007
【図４】
2012043530.tif 000008
【図５】
2012043530.tif 000009
【図６】
2012043530.tif 000010
【図７】
2012043530.tif 000011
【図８】
2012043530.tif 000012
【図９】
2012043530.tif 000013
【図１０】
2012043530.tif 000014
【図１１】
2012043530.tif 000015
【図１２】
2012043530.tif 000016
【図１３】
2012043530.tif 000017
【図１４】
2012043530.tif 000018
【図１５】
2012043530.tif 000019
【図１６】
2012043530.tif 000020
【図１７】
2012043530.tif 000021
【図１８】
2012043530.tif 000022
【図１９】
2012043530.tif 000023
【図２０】
2012043530.tif 000024
【図２１】
2012043530.tif 000025
【図２２】
2012043530.tif 000026
【図２３】
2012043530.tif 000027
【図２４】
2012043530.tif 000028
【図２５】
2012043530.tif 000029
【手続補正書】
【提出日】平成23年11月21日(2011.11.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
２以上の記憶状態数を持つ電気的に書き換え可能な複数のメモリセルトランジスタを有するメモリセルアレイと、
前記複数のビット線に接続されて前記複数のメモリセルトランジスタから読み出された信号を増幅して出力する複数のセンスアンプと、を有する不揮発性半導体記憶装置であって、
前記メモリセルトランジスタは、それぞれのメモリセルトランジスタごとに割り当てられる第１のアドレスと、ｍ番目のワード線とｎ番目のビット線（ｍ、ｎは、いずれも１以上の整数）とに位置する所定のメモリセルトランジスタ及び前記所定のメモリセルトランジスタと同一ワード線上で隣接するｎ＋１番目のメモリセルトランジスタに共通して割り当てられる第２のアドレスを有し、
前記複数のセンスアンプは、入出力されるデータをラッチして前記第２のアドレスに基づいて前記入出力されるデータを所定の信号に変換する演算機能を有し、
前記メモリセルトランジスタが記憶する記憶状態数はｍ番目のワード線とｎ番目のビット線（ｍ、ｎは、いずれも１以上の整数）とに位置する所定のメモリセルトランジスタと、前記所定のメモリセルトランジスタと同一ワード線上に位置するｎ−４番目及びｎ＋４番目のメモリセルトランジスタが同じであり、前記所定のメモリセルトランジスタと、前記所定のメモリセルトランジスタと同一ワード線上で隣接するｎ−１番目及びｎ＋１番目のメモリセルトランジスタ及び前記所定のメモリセルトランジスタと同一ビット線に接続されてワード線に直交する方向で隣接するｍ−１番目及びｍ＋１番目のメモリセルトランジスタとで異なり、
前記第２のアドレスが割り当てられた前記２個のメモリセルトランジスタの記憶状態数の合計は２ｋ値（ｋは、３以上の整数）であり、かつ、前記所定のメモリセルトランジスタと、前記所定のメモリセルトランジスタと同一ビット線に接続されてワード線に直交する方向で隣接するメモリセルトランジスタとの記憶状態数の合計も２ｋ値（ｋは、３以上の整数）であることを特徴とする不揮発性半導体記憶装置。
【手続補正書】
【提出日】平成23年12月29日(2011.12.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のワード線及び前記第１のワード線に隣接する第２のワード線を含む複数のワード線と、
第１のビット線及び前記第１のビット線に隣接する第２のビット線を含む複数のビット線と、
２以上の記憶状態数を持つ電気的に書き換え可能な複数のメモリセルトランジスタを有するメモリセルアレイとを有する不揮発性半導体記憶装置であって、
書き込み時に、
前記第１のワード線に接続する複数のメモリセルトランジスタにおいて、前記第１のビット線に接続するメモリセルトランジスタは第１の記憶状態数で書きこまれ、前記第２のビット線に接続するメモリセルトランジスタは第２の記憶状態数で書きこまれ、
前記第２のワード線に接続する複数のメモリセルトランジスタにおいて、前記第１のビット線に接続するメモリセルトランジスタは前記第２の記憶状態数で書きこまれ、前記第２のビット線に接続するメモリセルトランジスタは前記第１の記憶状態数で書き込まれることを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数のワード線と、
複数のビット線と、
２以上の記憶状態数を持つ電気的に書き換え可能な複数のメモリセルトランジスタを有するメモリセルアレイとを有する不揮発性半導体記憶装置であって、
書き込み時に、
偶数番目のワード線に接続する複数のメモリセルトランジスタにおいて、偶数番目のビット線に接続する複数のメモリセルトランジスタは第１の記憶状態数で書き込まれ、奇数番目のビット線に接続する複数のメモリセルトランジスタは第２の記憶状態数で書き込まれ、
奇数番目のワード線に接続する複数のメモリセルトランジスタにおいて、偶数番目のビット線に接続する複数のメモリセルトランジスタは前記第２の記憶状態数で書き込まれ、奇数番目のビット線に接続する複数のメモリセルトランジスタは前記第１の記憶状態数で書き込まれることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第１の記憶状態数は２値であり、前記第２の記憶状態数は多値であることを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
複数のワード線と、
複数のビット線と、
２以上の記憶状態数を持つ電気的に書き換え可能な複数のメモリセルトランジスタを有するメモリセルアレイと、
前記複数のビット線に接続されて前記複数のメモリセルトランジスタから読み出された信号を増幅して出力する複数のセンスアンプとを有する不揮発性半導体記憶装置であって、
前記メモリセルトランジスタは、それぞれのメモリセルトランジスタごとに割り当てられる第１のアドレスと、ｍ番目のワード線とｎ番目のビット線（ｍ、ｎは、いずれも１以上の整数）とに位置する所定のメモリセルトランジスタ及び前記所定のメモリセルトランジスタと同一ワード線上で隣接するｎ＋１番目のビット線に位置するメモリセルトランジスタに共通して割り当てられる第２のアドレスを有し、
前記複数のセンスアンプは、入出力されるデータをラッチして前記第２のアドレスに基づいて前記入出力されるデータを所定の信号に変換する演算機能を有し、
前記メモリセルトランジスタが記憶する記憶状態数はｍ番目のワード線とｎ番目のビット線（ｍ、ｎは、いずれも１以上の整数）とに位置する所定のメモリセルトランジスタと、前記所定のメモリセルトランジスタと同一ワード線上に位置しｎ−４番目及びｎ＋４番目のビット線に位置するメモリセルトランジスタが同じであり、前記所定のメモリセルトランジスタと、前記所定のメモリセルトランジスタと同一ワード線上で隣接しｎ−１番目及びｎ＋１番目のビット線に位置するメモリセルトランジスタ及び前記所定のメモリセルトランジスタと同一ビット線に接続されてワード線に直交する方向で隣接するｍ−１番目及びｍ＋１番目のワード線に位置するメモリセルトランジスタとで異なり、
前記第２のアドレスが割り当てられた前記２個のメモリセルトランジスタの記憶状態数の合計は２ｋ値（ｋは、３以上の整数）であり、かつ、前記所定のメモリセルトランジスタと、前記所定のメモリセルトランジスタと同一ビット線に接続されてワード線に直交する方向で隣接するメモリセルトランジスタとの記憶状態数の合計も２ｋ値（ｋは、３以上の整数）であることを特徴とする不揮発性半導体記憶装置。