(57)【要約】【課題】製造工程中に生じる静電気に起因する不良を防止しつつ、簡便なプロセスで製造可能であり、かつ、薄膜トランジスタ特性を維持しつつ検査に適した薄膜トランジスタアレイ基板を提供する。【解決手段】本発明に係る薄膜トランジスタアレイ基板は、ゲート配線１及びソース配線２の少なくとも一方と、抵抗体４を介して電気的に接続されるショートリング配線３を備える。抵抗体４は、ソース配線２及びショートリング配線３と同一の層からなり、ショートリング配線３と一体的に形成されたメタル膜１３と、メタル膜１３の直下に形成された第２半導体膜１２と、その直下に形成された第１半導体膜１１の積層体からなる。抵抗体４の平面視上の形状は、少なくとも一部の領域において第１半導体膜１１の幅Ｗ１に比して第２半導体膜１２及び前記メタル膜１３の幅Ｗ２を小さくし、抵抗体４の抵抗値は、メタル膜１３の形状により調整する。【選択図】図６
2012014098.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板と、
前記絶縁性基板上に配置された複数のゲート配線と、
前記ゲート配線を覆うように形成された第１絶縁膜と、
前記第１絶縁膜を介して、前記ゲート配線と交差するように配置された複数のソース配線と、
前記ゲート配線と前記ソース配線の交差部に形成された薄膜トランジスタと、
前記ゲート配線及び前記ソース配線の少なくとも一方と、これに対応して設けられた抵抗体を介して電気的に接続されるショートリング配線とを備え、
前記抵抗体は、前記ソース配線及び前記ショートリング配線と同一の層からなり、前記ショートリング配線と一体的に形成されたメタル膜と、当該メタル膜の直下に形成され、前記薄膜トランジスタのオーミック低抵抗膜として機能する層と同一層である第２半導体膜と、当該第２半導体膜の直下に形成され、前記薄膜トランジスタの能動膜として機能する層と同一層である第１半導体膜の積層体からなり、
前記抵抗体の平面視上の形状は、少なくとも一部の領域において前記第１半導体膜の幅Ｗ１に比して、前記第２半導体膜及び前記メタル膜の幅Ｗ２を小さくし、
前記抵抗体の抵抗値を前記メタル膜の形状を調整することにより所望の値に設定する薄膜トランジスタアレイ基板。
【請求項２】
前記ゲート配線及び前記ソース配線それぞれが、前記ショートリング配線に接続されていることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項３】
前記抵抗体の前記第２半導体膜、及び前記メタル膜は、当該抵抗体の前記第１半導体膜の幅方向の中央部に形成されていることを特徴とする請求項１又は２に記載の薄膜トランジスタアレイ基板。
【請求項４】
前記ショートリング配線は、前記第１絶縁膜上に形成されており、前記抵抗体のメタル膜と段差構造が形成されていることを特徴とする請求項１〜３のいずれか１項に記載の薄膜トランジスタアレイ基板。
【請求項５】
前記ショートリング配線は、前記第１半導体膜及び前記第２半導体膜の積層体上に形成されており、前記抵抗体のメタル膜と略同一の高さに一体的に形成されていることを特徴とする請求項１〜３のいずれか１項に記載の薄膜トランジスタアレイ基板。
【請求項６】
薄膜トランジスタアレイ基板を備える表示装置であって、
前記薄膜トランジスタアレイ基板として、請求項１〜５のいずれか１項に記載の薄膜トランジスタアレイ基板を用いる表示装置。
【請求項７】
バックチャネルエッチ構造を有する薄膜トランジスタと、
ソース配線、及びゲート配線の少なくとも一方と、これに対応して設けられた抵抗体を介して接続されたショートリング配線を具備する薄膜トランジスタアレイ基板の製造方法であって、
前記薄膜トランジスタは、ゲート電極を第１導電膜により形成し、前記ゲート電極上に第１絶縁膜を介して第１半導体膜、第２半導体膜が順に形成された半導体層を形成し、前記半導体層上に前記ゲート電極の少なくとも一部と対向配置されるように、ソース電極、及びドレイン電極を第２導電膜により形成し、
前記ショートリング配線は、前記第２導電膜により形成し、
前記抵抗体は、前記第１半導体膜、前記第２半導体膜、前記第２導電膜の積層構造となるように、前記薄膜トランジスタとそれぞれ同一の工程で形成し、かつ、前記抵抗体の平面視上の形状は、少なくとも一部の領域において前記第１半導体膜の幅Ｗ１に比して、前記第２半導体膜及び前記メタル膜の幅Ｗ２を小さくなるようにし、さらに前記抵抗体の抵抗値が所望の値となるように、前記メタル膜の形状を調整する薄膜トランジスタアレイ基板の製造方法。
【請求項８】
前記第１半導体膜、前記第２半導体膜、及び前記第２導電膜を連続して成膜し、その上層に段差構造を有するレジスト膜の第１パターンを形成し、
前記第１パターンを用いて、前記第１半導体膜、前記第２半導体膜、及び前記第２導電膜のパターンを形成し、
次いで、前記第１パターンの膜厚の薄い部分を除去して第２パターンを形成し、
前記第２パターンを用いて、前記第２導電膜及び前記第２半導体膜のパターンを形成することを特徴とする請求項７に記載の薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイ基板、及びその製造方法に関する。また、前述の薄膜トランジスタアレイ基板を搭載した表示装置に関する。
【背景技術】
【０００２】
マトリクス型の表示装置は、通常、２枚の対向する基板間に液晶やＥＬ（エレクトロルミネセンス）等の電気光学素子を挟持した構成からなる。そして、この電気光学素子に電圧や電流を選択的に印加することにより表示制御が行われる。２枚の基板のうちの少なくとも一方は、スイッチング素子として機能する薄膜トランジスタ（Thin Film Transistor （TFT））を有するアレイ基板（以下、「ＴＦＴアレイ基板」と称する）であり、ＴＦＴに信号を与えるためのソース配線及びゲート配線がアレイ状に設置されている。
【０００３】
ＴＦＴアレイ基板は、絶縁性基板等を用いているので、製造工程中に生じる静電気によって、素子破壊が生じる場合がある。例えば、ソース配線とゲート配線との相互間に生じる静電気によって、絶縁破壊短絡などが発生する場合がある。
【０００４】
この問題を克服するために、ＴＦＴアレイ基板上の周辺部に低抵抗のショートリング配線を設置する方法が知られている。ショートリング配線とゲート配線を、クロム、アルミニウムなどの金属からなる低抵抗体を介して導通するように接続させる。ショートリング配線とソース配線においても同様の構成とする。これにより、ソース配線とゲート配線を、ショートリング配線を介して同電位とする。
【０００５】
しかしながら、この方法においては、ＴＦＴアレイ基板上に配線パターンやスイッチング素子等を形成した後で動作チェックを行う際に、ソース配線とゲート配線の相互間の短絡検査をはじめとする各種検査を精度良く行うことが困難であるという問題があった。これは、ショートリング配線を介してソース配線とゲート配線を短絡させ、故意に同電位にしているためである。
【０００６】
そこで、これらを解決する技術として、ショートリング配線とゲート配線、ショートリング配線とソース配線の少なくとも一方を、半導体層からなる抵抗体を介して接続する方法が開示されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１６３２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＴＦＴアレイ基板は、前述したとおり、製造後に各種検査を実施する。そこで、抵抗体の抵抗値が各種検査に適した値となっていることが理想的である。しかしながら、上記特許文献１においては、ＴＦＴ特性を維持しつつ抵抗体の抵抗値を所望の値に調整することが難しかった。
【０００９】
本発明は、上記背景に鑑みてなされたものであり、その目的とするところは、製造工程中に生じる静電気に起因する不良を防止しつつ、簡便なプロセスで製造可能であり、かつ、薄膜トランジスタ特性を維持しつつ製造後の検査に適した薄膜トランジスタアレイ基板、及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る薄膜トランジスタアレイ基板は、絶縁性基板と、前記絶縁性基板上に配置された複数のゲート配線と、前記ゲート配線を覆うように形成された第１絶縁膜と、前記第１絶縁膜を介して、前記ゲート配線と交差するように配置された複数のソース配線と、前記ゲート配線と前記ソース配線の交差部に形成された薄膜トランジスタと、前記ゲート配線及び前記ソース配線の少なくとも一方と、これに対応して設けられた抵抗体を介して電気的に接続されるショートリング配線とを備える。前記抵抗体は、前記ソース配線及び前記ショートリング配線と同一の層からなり、前記ショートリング配線と一体的に形成されたメタル膜と、当該メタル膜の直下に形成され、前記薄膜トランジスタのオーミック低抵抗膜として機能する層と同一層である第２半導体膜と、当該第２半導体膜の直下に形成され、前記薄膜トランジスタの能動膜として機能する層と同一層である第１半導体膜の積層体からなり、前記抵抗体の平面視上の形状は、少なくとも一部の領域において前記第１半導体膜の幅Ｗ１に比して、前記第２半導体膜及び前記メタル膜の幅Ｗ２を小さくし、前記抵抗体の抵抗値を前記メタル膜の形状を調整することにより所望の値に設定する。
【００１１】
本発明に係る表示装置は、薄膜トランジスタアレイ基板を備える表示装置であって、前記薄膜トランジスタアレイ基板として、上記態様の薄膜トランジスタアレイ基板を用いるものである。
【００１２】
本発明に係る薄膜トランジスタアレイ基板の製造方法は、バックチャネルエッチ構造を有する薄膜トランジスタと、ソース配線、及びゲート配線の少なくとも一方と、これに対応して設けられた抵抗体を介して接続されたショートリング配線を具備する薄膜トランジスタアレイ基板の製造方法であって、前記薄膜トランジスタは、ゲート電極を第１導電膜により形成し、前記ゲート電極上に第１絶縁膜を介して第１半導体膜、第２半導体膜が順に形成された半導体層を形成し、前記半導体層上に前記ゲート電極の少なくとも一部と対向配置されるように、ソース電極、及びドレイン電極を第２導電膜により形成し、前記ショートリング配線は、前記第２導電膜により形成し、前記抵抗体は、前記第１半導体膜、前記第２半導体膜、前記第２導電膜の積層構造となるように、前記薄膜トランジスタとそれぞれ同一の工程で形成し、かつ、前記抵抗体の平面視上の形状は、少なくとも一部の領域において前記第１半導体膜の幅Ｗ１に比して、前記第２半導体膜及び前記メタル膜の幅Ｗ２を小さくなるようにし、さらに前記抵抗体の抵抗値が所望の値となるように、前記メタル膜の形状を調整するものである。
【発明の効果】
【００１３】
本発明によれば、製造工程中に生じる静電気に起因する不良を防止しつつ、簡便なプロセスで製造可能であり、かつ、薄膜トランジスタ特性を維持しつつ検査に適した薄膜トランジスタアレイ基板及びその製造方法を提供することができるという優れた効果を有する。
【図面の簡単な説明】
【００１４】
【図１】実施形態１に係るＴＦＴアレイ基板の構成の一部を示す模式的平面図。
【図２】実施形態１に係るＴＦＴアレイ基板の表示領域の主要部の模式的平面図。
【図３】実施形態１に係るＴＦＴアレイ基板のゲート端子周辺の主要部の模式的平面図。
【図４】実施形態１に係るＴＦＴアレイ基板のソース端子周辺の主要部の模式的平面図。
【図５】図２のＶ−Ｖ切断部断面図。
【図６】図３のＶＩ−ＶＩ切断部断面図。
【図７】図４のＶＩＩ−ＶＩＩ切断部断面図。
【図８】図３のＶＩＩＩ−ＶＩＩＩ切断部断面図。
【図９Ａ】図２のＶ−Ｖ切断部断面図の位置における製造工程断面図。
【図９Ｂ】図２のＶ−Ｖ切断部断面図の位置における製造工程断面図。
【図９Ｃ】図２のＶ−Ｖ切断部断面図の位置における製造工程断面図。
【図９Ｄ】図２のＶ−Ｖ切断部断面図の位置における製造工程断面図。
【図９Ｅ】図２のＶ−Ｖ切断部断面図の位置における製造工程断面図。
【図９Ｆ】図２のＶ−Ｖ切断部断面図の位置における製造工程断面図。
【図１０Ａ】図３のＶＩ−ＶＩ切断部断面図の位置における製造工程断面図。
【図１０Ｂ】図３のＶＩ−ＶＩ切断部断面図の位置における製造工程断面図。
【図１０Ｃ】図３のＶＩ−ＶＩ切断部断面図の位置における製造工程断面図。
【図１０Ｄ】図３のＶＩ−ＶＩ切断部断面図の位置における製造工程断面図。
【図１０Ｅ】図３のＶＩ−ＶＩ切断部断面図の位置における製造工程断面図。
【図１０Ｆ】図３のＶＩ−ＶＩ切断部断面図の位置における製造工程断面図。
【図１１Ａ】図４のＶＩＩ−ＶＩＩ切断部断面図の位置における製造工程断面図。
【図１１Ｂ】図４のＶＩＩ−ＶＩＩ切断部断面図の位置における製造工程断面図。
【図１１Ｃ】図４のＶＩＩ−ＶＩＩ切断部断面図の位置における製造工程断面図。
【図１１Ｄ】図４のＶＩＩ−ＶＩＩ切断部断面図の位置における製造工程断面図。
【図１１Ｅ】図４のＶＩＩ−ＶＩＩ切断部断面図の位置における製造工程断面図。
【図１１Ｆ】図４のＶＩＩ−ＶＩＩ切断部断面図の位置における製造工程断面図。
【図１２Ａ】図３のＶＩＩＩ−ＶＩＩＩ切断部断面図の位置における製造工程断面図。
【図１２Ｂ】図３のＶＩＩＩ−ＶＩＩＩ切断部断面図の位置における製造工程断面図。
【図１２Ｃ】図３のＶＩＩＩ−ＶＩＩＩ切断部断面図の位置における製造工程断面図。
【図１２Ｄ】図３のＶＩＩＩ−ＶＩＩＩ切断部断面図の位置における製造工程断面図。
【図１２Ｅ】図３のＶＩＩＩ−ＶＩＩＩ切断部断面図の位置における製造工程断面図。
【図１２Ｆ】図３のＶＩＩＩ−ＶＩＩＩ切断部断面図の位置における製造工程断面図。
【図１３】実施形態１に係るゲート端子近傍のレジストのパターンの一例を示す模式的平面図。
【図１４】実施形態２に係るＴＦＴアレイ基板の図２のＶ−Ｖ切断線の位置に相当する模式的断面図。
【図１５】実施形態２に係るＴＦＴアレイ基板の図３のＶＩ−ＶＩ切断線の位置に相当する模式的断面図。
【図１６】実施形態２に係るＴＦＴアレイ基板の図４のＶＩＩ−ＶＩＩ切断線の位置に相当する模式的断面図。
【図１７】実施形態２に係るＴＦＴアレイ基板の図３のＶＩＩＩ−ＶＩＩＩ切断線の位置に相当する模式的断面図。
【図１８Ａ】図１４の模式的断面図の位置における製造工程断面図。
【図１８Ｂ】図１４の模式的断面図の位置における製造工程断面図。
【図１８Ｃ】図１４の模式的断面図の位置における製造工程断面図。
【図１８Ｄ】図１４の模式的断面図の位置における製造工程断面図。
【図１８Ｅ】図１４の模式的断面図の位置における製造工程断面図。
【図１８Ｆ】図１４の模式的断面図の位置における製造工程断面図。
【図１９Ａ】図１５の模式的断面の位置における製造工程断面図。
【図１９Ｂ】図１５の模式的断面の位置における製造工程断面図。
【図１９Ｃ】図１５の模式的断面の位置における製造工程断面図。
【図１９Ｄ】図１５の模式的断面の位置における製造工程断面図。
【図１９Ｅ】図１５の模式的断面の位置における製造工程断面図。
【図１９Ｆ】図１５の模式的断面の位置における製造工程断面図。
【図２０Ａ】図１６の模式的断面図の位置における製造工程断面図。
【図２０Ｂ】図１６の模式的断面図の位置における製造工程断面図。
【図２０Ｃ】図１６の模式的断面図の位置における製造工程断面図。
【図２０Ｄ】図１６の模式的断面図の位置における製造工程断面図。
【図２０Ｅ】図１６の模式的断面図の位置における製造工程断面図。
【図２１Ａ】図１７の模式的断面図の位置における製造工程断面図。
【図２１Ｂ】図１７の模式的断面図の位置における製造工程断面図。
【図２１Ｃ】図１７の模式的断面図の位置における製造工程断面図。
【図２１Ｄ】図１７の模式的断面図の位置における製造工程断面図。
【図２２】実施形態１に係るゲート端子近傍のレジストのパターンの一例を示す模式的平面図。
【発明を実施するための形態】
【００１５】
以下、本発明を適用した実施形態の一例について説明する。本発明に係る表示装置は、薄膜トランジスタアレイ基板（以下、「ＴＦＴアレイ基板」と云う）が搭載された、液晶表示装置、有機ＥＬ表示装置等の各種フラットパネルディスプレイ等の表示装置全般に適用可能である。以下の実施形態においては、透過型の液晶表示装置を例にとり説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。
【００１６】
［実施形態１］
図１に、本実施形態１に係るＴＦＴアレイ基板の模式的部分拡大平面図を示す。透過性を有する絶縁性基板（不図示）上において、ゲート配線１は、図１中の横方向に延在し、縦方向に複数並設されている。一方、ソース配線２は、ゲート配線１と第１絶縁膜（不図示）を介して交差するように、図１中の縦方向に延在し、横方向に複数並設されている。複数のゲート配線１と複数のソース配線２は、ほぼ直交するようにマトリクスを形成し、隣接するゲート配線１及びソース配線２とで囲まれた領域が画素となる。従って、画素は、マトリクス状に配列される。複数の画素が形成されている領域が表示領域５０となる。そして、表示領域５０の外側に区画された領域が額縁領域５１となる。
【００１７】
各ゲート配線１は、額縁領域５１に配設されたゲート端子２０まで延設されている。同様に、各ソース配線２は、額縁領域５１に配設されたソース端子３０まで延設されている。ゲート端子２０及びソース端子３０は、それぞれ、抵抗体４を介してショートリング配線３と電気的に接続されている。なお、各ゲート配線１及び各ソース配線２は、表示パネルとして組み立て後に、図１のＡ−Ａラインに沿って切断処理されることにより互いに電気的に分断される。
【００１８】
図２に、本実施形態１に係るＴＦＴアレイ基板の表示領域５０の要部の部分拡大平面図を示す。また、図３に、額縁領域５１のゲート端子２０周辺の要部の部分拡大平面図を、図４に、額縁領域５１のソース端子３０周辺の要部の部分拡大平面図を示す。なお、図２〜図４において、絶縁性基板、第１絶縁膜、第２絶縁膜、及び配向膜等は、説明の便宜上、図示を省略する。
【００１９】
隣接するゲート配線１の間には、保持容量配線７がゲート配線１と平行に形成されている（図２参照）。保持容量配線７は、第１絶縁膜（不図示）の上層に形成される画素電極６と対向配置され、画素電極６との間で保持容量を形成する。
【００２０】
ゲート端子２０は、ゲート端子パッド２１を介してＩＣチップ（不図示）や、ＦＰＣ（Flexible Printed Circuit）などの配線基板（不図示）に接続されている。同様に、ソース端子３０は、ソース端子パッド３１を介して配線基板（不図示）に接続されている。
【００２１】
外部からの各種信号は、配線基板（不図示）を介してゲート駆動回路（不図示）、ソース駆動回路（不図示）に供給される。ゲート駆動回路は、外部からの制御信号に基づいて映像のゲート信号（走査信号）をゲート配線１に供給する。このゲート信号によって、ゲート配線１が順次選択されることになる。ソース駆動回路は、外部からの制御信号や表示データに基づいた表示信号（映像信号）をソース配線２に供給する。これにより、表示データに応じた表示電圧が各画素に供給される。
【００２２】
各画素のゲート配線１とソース配線２の交差点付近に、少なくとも１つの信号伝達用のＴＦＴ１５が設けられている。ゲート電極（不図示）は、ゲート配線１に、ソース電極９は、ソース配線２に接続されている。ゲート電極に電圧を印加すると、ソース配線２から電流が流れるようになる。これにより、ソース配線２から、ドレイン電極１０に接続された画素電極６に表示電圧が印加される。
【００２３】
図５に図２のＶ−Ｖ切断部断面図を、図６に図３のＶＩ−ＶＩ切断部断面図を示す。また、図７に図４のＶＩＩ-ＶＩＩ切断部断面図を、図８に図３のＶＩＩＩ−ＶＩＩＩ切断部断面図を示す。なお、図３のＶＩＩＩ−ＶＩＩＩ切断線と、図４のＶＩＩＩ−ＶＩＩＩ切断線は同様の構成となっている。従って、図８は、図４のＶＩＩＩ−ＶＩＩＩ切断部断面図でもある。
【００２４】
ＴＦＴ１５は、図５に示すように、逆スタガ型であり、チャネルエッチにより製造されたものである。ＴＦＴ１５近傍の絶縁性基板４０上には、画素電極６、保持容量配線７、ゲート電極８、ソース電極９、ドレイン電極１０、第１半導体膜１１、第２半導体膜１２、ＴＦＴ１５、第１絶縁膜４１、第２絶縁膜４２等が形成されている。第１半導体膜１１は半導体能動膜として機能し、第２半導体膜はオーミック低抵抗膜として機能する。
【００２５】
ゲート端子２０近傍には、図６に示すように、絶縁性基板４０上にショートリング配線３、抵抗体４、ショートリング接続配線５、ゲート端子２０、ゲート端子パッド２１、接続用配線パターン２２、第１絶縁膜４１、第２絶縁膜４２が配設されている。抵抗体４は、第１半導体膜１１、第２半導体膜１２及びメタル膜１３の積層体よりなる。抵抗体４は、第１絶縁膜４１上に形成されている。ショートリング配線３及びショートリング接続配線５も同様に第１絶縁膜４１上に形成されている。また、抵抗体４のメタル膜１３は、ショートリング配線３及びショートリング接続配線５と同一の層の第２導電膜からなり、これらは一体的に形成されている。従って、ショートリング配線３及びショートリング接続配線５と、抵抗体４のメタル膜１３は段差構造となっている。
【００２６】
ソース端子３０近傍には、図７に示すように、絶縁性基板４０上にショートリング配線３、抵抗体４、ソース端子３０、ソース端子パッド３１、第１絶縁膜４１、第２絶縁膜４２が配設されている。抵抗体４は、ゲート端子２０近傍の抵抗体４と同様に、第１半導体膜１１、第２半導体膜１２及びメタル膜１３の積層体よりなる。抵抗体４は、第１絶縁膜４１上に形成されている。ショートリング配線３及びソース端子３０も同様に第１絶縁膜４１上に形成されている。また、抵抗体４のメタル膜１３は、ショートリング配線３及びソース端子３０と同一層の第２導電膜からなり、これらは一体的に形成されている。従って、ショートリング配線３及びソース端子３０と、抵抗体４のメタル膜１３は段差構造となっている。
【００２７】
抵抗体４が配設されている近傍には、図８に示すように、絶縁性基板４０上に抵抗体４の他、第１絶縁膜４１、第２絶縁膜４２が形成されている。ゲート端子２０近傍の抵抗体４を構成する第２半導体膜１２及びメタル膜１３の幅Ｗ２は、平面視上、ショートリング配線３とショートリング接続配線５の幅よりも幅細に形成されている（図３、図８参照）。換言すると、ショートリング配線３及びショートリング接続配線５と同一層であって、これらを接続する幅細の部分が抵抗体４のメタル膜１３である。
【００２８】
同様に、ソース端子３０近傍の抵抗体４の第２半導体膜１２及びメタル膜１３の幅Ｗ２は、ショートリング配線３及びソース端子３０の配線幅よりも幅細に形成されている（図４、図８参照）。換言すると、ショートリング配線３及びソース端子３０と同一層であって、これらを接続する幅細の部分が抵抗体４のメタル膜１３である。
【００２９】
抵抗体４は、図８に示すように、第１半導体膜１１の横方向（図８中のＸ方向）の幅Ｗ１に比して、第２半導体膜１２及びメタル膜１３の横方向の幅Ｗ２が小さくなるように構成されている。
【００３０】
幅Ｗ１は、本実施形態１においては、ショートリング配線３、ゲート端子２０及びソース端子３０の幅と同一とした。これにより、パターン形状が複雑化することを防止し、歩留まりを向上させることができる。なお、幅Ｗ１の値は、目的に応じて任意に設定可能であり、ショートリング配線３、ゲート端子２０及びソース端子３０の幅と異なるものであってもよい。
【００３１】
抵抗体４の抵抗値は、抵抗体４の長さＬ、及びメタル膜１３の幅Ｗ２により決定される。従って、幅Ｗ２及び長さＬは、設定したい抵抗体４の抵抗値に応じて決定する。換言すると、本実施形態１に係る抵抗体４の抵抗値は、メタル膜１３の形状（実施形態１においては幅Ｗ２、長さＬ）を調整することにより、所望の値に設定することができる。抵抗体４の抵抗値は、目的等に応じて適宜設定可能である。ゲート配線１やソース配線２等の検査等を考慮すると、抵抗体４の抵抗値は、概ね数１０ｋΩ〜数百ｋΩであることが好ましい。
【００３２】
抵抗体４の長さＬ、第１半導体膜１１の幅Ｗ１、第２半導体膜１２及びメタル膜１３の幅Ｗ２は、用いる材料や目的に応じて変動し得るものであり、本発明の趣旨に合致する限り、特に限定されない。好適な一例として、例えば、メタル膜１３の材料としてＣｒを用い，抵抗体４の長さＬを１０ｍｍ、幅Ｗ１を１０μｍ、幅Ｗ２を０．５μｍとする例を挙げることができる。
【００３３】
なお、抵抗体４の第１半導体膜１１の幅Ｗ１は、本実施形態１においては、ＴＦＴアレイ基板１００内において共通の幅に設定しているが、ゲート配線１とソース配線２において異なる値に設定してもよい。また、複数のゲート配線１、又は／及び複数のソース配線２それぞれにおいて、独立に設定することも可能である。抵抗体４の第２半導体膜１２及びメタル膜１３の幅Ｗ２についても同様である。また、抵抗体４の長さＬについても、本実施形態１においては、ＴＦＴアレイ基板１００内において共通の長さに設定しているが、複数のゲート配線１、又は／及び複数のソース配線２それぞれにおいて、独立に設定することも可能である。
【００３４】
また、抵抗体４の第２半導体膜１２及びメタル膜１３は、第１半導体膜１１の略中央部に幅細に設ける構成について述べたが、上記位置形状に限定されず、本発明の趣旨を逸脱しない範囲で種々の変形が可能である。また、抵抗体４の第２半導体膜１２及びメタル膜１３の幅を抵抗体４の全領域に亘ってＷ２とする例について述べたが、適宜幅を変更可能である。例えば、抵抗体４の両端の幅をＷ１とし、非両端部を幅Ｗ２としてもよい。但し、メタル膜の剥離によって、ソース配線同士やゲート配線同士が短絡するという問題等を防止するために、抵抗体４の切断領域は、幅細とすることが好ましい。また、抵抗体４の第２半導体膜１２及びメタル膜１３は、幅細の矩形形状である例を説明したが、例えば、曲線状としたり、複数の幅を有する構造としたりしてもよい。
【００３５】
絶縁性基板４０としては、ガラス基板、石英基板、プラスチック等の透過性を有する基板を用いる。ゲート電極８は、絶縁性基板４０上に形成され、ゲート配線１、保持容量配線７、ゲート端子２０等と同一の第１導電膜により形成されている。
【００３６】
第１絶縁膜４１は、ゲート電極８等を覆うように、その上層に形成されている。第１半導体膜１１及び第２半導体膜１２は、第１絶縁膜４１の上に形成され、第１絶縁膜４１を介してゲート電極８の少なくとも一部と対向配置されている。
【００３７】
第２半導体膜１２は、その下層に第１半導体膜１１が形成され、ＴＦＴ１５領域においてその上層にソース電極９及びドレイン電極１０が形成されている。ソース電極９の下層に位置する半導体層の領域がソース領域、ドレイン電極１０の下層に位置する半導体層の領域がドレイン領域となる。そして、ソース電極９及びドレイン電極１０が形成されていないＴＦＴ１５領域の半導体層の領域がチャネル領域となる。換言すると、チャネル領域は、ソース領域とドレイン領域に挟まれた領域に配置されている。チャネル領域は、バックチャネルエッチにより第２半導体膜１２が除去されている。
【００３８】
ソース電極９及びドレイン電極１０は、第１絶縁膜４１、第１半導体膜１１、第２半導体膜１２を介して、少なくともゲート電極１２の一部と対向配置されている。すなわち、ＴＦＴ１５として動作するために、薄膜トランジスタ領域がゲート電極８上に存在してゲート電極８に電圧を印加した時の電界の影響を受けやすい状態となっている。
【００３９】
第２絶縁膜４２は、ソース電極９、ドレイン電極１０、第１半導体膜１１、第１絶縁膜４１を覆うように形成されている（図５参照）。第２絶縁膜４２上には、画素電極６（図５参照）、ゲート端子パッド２１及び接続用配線パターン２２（図６参照）、ソース端子パッド３１（図７参照）等が形成されている。
【００４０】
第１コンタクトホールＣＨ１は、ドレイン電極１０と画素電極６を接続するように第２絶縁膜４２に形成された貫通孔である。また、第２コンタクトホールＣＨ２は、ゲート端子２０とゲート端子パッド２１を接続するように、第１絶縁膜４１及び第２絶縁膜４２に設けられた貫通孔である。第３コンタクトホールＣＨ３は、ゲート端子２０と接続用配線パターン２２を接続するように、第１絶縁膜４１及び第２絶縁膜４２に設けられた貫通孔である。また、第４コンタクトホールＣＨ４は、ショートリング接続配線５と接続用配線パターン２２を接続するように、第２絶縁膜４２に設けられた貫通孔であり、第５コンタクトホールＣＨ５は、ソース端子３０とソース端子パッド３１を接続するように第２絶縁膜４２に設けられた貫通孔である。なお、ＴＦＴアレイ基板１００の内側表面には、配向膜（不図示）が形成されている。
【００４１】
以上のように構成されたＴＦＴアレイ基板１００は、不図示の対向基板と貼り合わされる。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、絶縁性基板、遮光膜、カラー表示用のカラーフィルタ、対向電極、配向膜等が形成されている。なお、対向電極は、ＴＦＴアレイ基板１００側に配置される場合もある。
【００４２】
ＴＦＴアレイ基板１００と対向基板とは、一定の間隙（セルギャップ）を介して貼り合わされ、この間隙に液晶が挟持されている。また、ＴＦＴアレイ基板１００と対向基板との外側主面には、偏光板や位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。本実施形態１に係る液晶表示装置は、以上のような概略構成となっている。
【００４３】
次に、本実施形態１に係る液晶表示装置の動作について説明する。画素電極６と対向電極（不図示）との間の電界によって液晶が駆動される。基板間の液晶の配向方向が変化することにより、液晶層を通過する光の偏光状態が変化する。偏光板を通過して直線偏光となった光は、液晶層によって偏光状態が変化する。そして、その偏光状態によって、対向基板側の偏光板を通過する光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。
【００４４】
次に、ＴＦＴアレイ基板１００の製造方法の一例について説明する。図９Ａ〜図９Ｆは、図５の製造工程断面図であり、図１０Ａ〜図１０Ｆは図６の製造工程断面図である。また、図１１Ａ〜図１１Ｆは図７の製造工程断面図であり、図１２Ａ〜図１２Ｆは、図８の製造工程断面図である。本実施形態１においては、５回のフォトリソグラフィープロセスを実施する例について説明する。
【００４５】
はじめに、絶縁性基板４０上に、第１導電膜を成膜する。その後、第１回目のフォトリソグラフィープロセスを施し、第１導電膜をパターニングする。これにより、保持容量配線７及びゲート電極８（図９Ａ参照）、ゲート端子２０（図１０Ａ参照）、ゲート配線１（図２参照）が形成される。
【００４６】
第１導電膜の材料は、特に限定されないが、電気的抵抗の低いＡｌ、Ｍｏまたはこれらを主成分とする合金が好ましい材料として挙げられる。第１導電膜の成膜は、スパッタリング法などにより行うことができる。好適な具体例としては、公知のＡｒガスを用いたスパッタ法により、絶縁性基板４０上にＡｌ膜等を２００ｎｍの厚さで成膜し、次いで、公知のＡｒガスにＮ２ガスを加えたガスを用いた反応性スパッタリング法により、窒素（Ｎ）原子を添加したＡｌＮ合金を５０ｎｍの厚さで成膜する。その後、第１回目のフォトリソグラフィープロセスにより、第１導電膜上にレジストを形成し、パターニングする。その後、公知のリン酸＋硝酸を含むエッチング液を用いてエッチング処理を施し、レジストパターンを除去する。これにより、保持容量配線７、ゲート電極８及びゲート端子２０等が形成される。
【００４７】
次いで、保持容量配線７、ゲート電極８及びゲート端子２０等を覆うように、第１絶縁膜４１を形成する。さらに、第１絶縁膜４１上に第１半導体膜１１と、第２半導体膜１２とを、この順に成膜する。その後、第２回目のフォトリソグラフィープロセスにより、第１半導体膜１１と第２半導体膜１２を所定の連続した形状にパターニングする（図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ参照）。第１半導体膜１１及び第２半導体膜１２は、少なくともＴＦＴ１５を構成する半導体層、及び抵抗体４等が形成される領域に所定の形状のパターンとなるように形成される。
【００４８】
第１絶縁膜４１、第１半導体膜１１及び第２半導体膜１２の材料や成膜方法は、特に限定されないが、好適な例として、以下の例を挙げることができる。すなわち、第１絶縁膜４１として、窒化シリコン（ＳｉＮ）膜を化学的気相成膜（ＣＶＤ）法により４００ｎｍ成膜する。次いで、第１半導体膜１１としてアモルファスシリコン膜を１５０ｎｍ成膜する。また、第２半導体膜１２としてリン（Ｐ）をドープしたｎ＋アモルファスシリコン膜を３０ｎｍ成膜する。これらを成膜後、所定の形状のレジストをマスクとして、公知の弗素系ガスを用いたドライエッチングを施す。ドライエッチング処理により、第１半導体膜１１と第２半導体膜１２の所定の箇所をエッチングする。その後、レジストを除去する。
【００４９】
次に、パターン形成された第１半導体膜１１、第２半導体膜１２を覆うように、第２導電膜１４を成膜する。その後、第３回目のフォトリソグラフィープロセスにより、レジストパターン６１、６２、６３、６４を形成する（図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ参照）。
【００５０】
ＴＦＴ１５周辺に形成されたレジストパターン６１は、ソース電極９、ドレイン電極１０、及びソース配線２を形成するためのパターンである（図９Ｃ参照）。レジストパターン６１には、ＴＦＴ１５の半導体活性層となるチャネル部を形成するための開口部ＯＰ１が形成されている（図９Ｃ参照）。なお、開口部ＯＰ１は完全な抜きパターンとなっている。
【００５１】
ゲート端子２０周辺に形成されたレジストパターン６２は、第２導電膜１４によるショートリング配線３、ショートリング接続配線５、メタル膜１３を形成するためのパターンである（図１０Ｃ参照）。同様に、ソース端子３０周辺に形成されたレジストパターン６３は、ショートリング配線３、メタル膜１３、ソース端子３０を形成するためのパターンである（図１１Ｃ参照）。
【００５２】
図１３に、レジストパターン６２の模式的平面図を示す。図１３において、レジストパターン６２は、中央が細くパターニングされている。この幅細のパターンが、抵抗体４の第２半導体膜１２及びメタル膜１３を形成するためのパターンである。レジストパターン６３の抵抗体４部分のパターンも図１３と同様となる。
【００５３】
第２導電膜１４の材料は、特に限定されないが、好ましい例としてはＣｒ、Ｍｏ又はこれらを主成分とする合金膜が挙げられる。これらの材料を用いることにより、電気的比抵抗値を低くすることが可能となる。また、第２半導体膜１２との良好な電気的コンタクト特性を示し、さらには、画素電極６との良好な電気的コンタクト特性を実現することができる。
【００５４】
第２導電膜１４の成膜やパターン形成方法は、例えば、公知のＡｒガスを用いたスパッタリング法により、第２半導体膜１２上にＣｒ膜等を３００ｎｍの厚さで成膜する。次に、ノボラック樹脂系のポジ型レジストをスピンコート法により、最大部の膜厚が約１．６μｍになるように塗布形成する。その後、レジストパターン６１〜６４を形成するために、露光を行う。その後、公知の硝酸第２セリウムアンモニア＋過塩素酸を含むエッチング液とレジストパターン６１〜６４を用いて、第２導電膜１４をエッチングする。さらに、塩酸＋六フッ化硫黄（ＳＦ６）ガスを用いたドライエッチング法により、第２半導体膜１２と、第１半導体膜１１の上層部とをエッチングする（図９Ｄ、図１０Ｄ、図１２Ｄ参照）。
【００５５】
その後、レジストパターン６１〜６４を除去する（図９Ｅ、図１０Ｅ、図１１Ｅ、図１２Ｅ参照）。これにより、ＴＦＴ１５領域ではソース電極９、ドレイン電極１０が形成される。また、ゲート端子２０周辺近傍においては、ショートリング配線３、抵抗体４、ショートリング接続配線５が形成される。さらに、ソース端子３０周辺においては、ショートリング配線３、抵抗体４、ソース端子３０が形成される。ソース配線２等もこの工程により形成される。ショートリング配線３とショートリング接続配線５は、図１０Ｅに示すように、抵抗体４で接続されている。また、図１１Ｅに示すように、ソース端子３０とショートリング配線３は、抵抗体４により接続される。
【００５６】
次に、第２絶縁膜４２をパッシベーション膜として成膜する。その後、第４回目フォトリソグラフィープロセスにより、第２絶縁膜４２をパターニングする。この工程において、ドレイン電極１０まで貫通するコンタクトホールＣＨ１（図９Ｆ参照）と、ゲート端子２０まで貫通するコンタクトホールＣＨ２、ＣＨ３（図１０Ｆ参照）と、ショートリング接続配線５まで貫通するコンタクトホールＣＨ４（図１０Ｆ参照）と、ソース端子３０まで貫通するコンタクトホールＣＨ５（図１１Ｆ参照）とを同時に形成する。
【００５７】
第２絶縁膜４２の好適なプロセスとして、以下の例が挙げられる。すなわち、化学的気相成膜（ＣＶＤ）法を用いて、窒化シリコン膜を３０ｎｍの厚さで成膜し、所定の形状のレジストパターンを第２絶縁膜４２上に形成する。その後、公知の弗素系ガスによりドライエッチング法を第２絶縁膜４２に施し、レジストを除去する。
【００５８】
次に、透明導電膜を成膜する。その後、第５回目のフォトリソグラフィープロセスを施し、透明導電膜をパターニングする。これにより、コンタクトホールＣＨ１を介して下層のドレイン電極１０と電気的に接続する画素電極６が形成される（図５参照）。また、コンタクトホールＣＨ２を介して下層のゲート端子２０と電気的に接続するゲート端子パッド２１が形成される（図６参照）。
【００５９】
さらに、コンタクトホールＣＨ３を介して下層のゲート端子２０と電気的に接続すると伴に、コンタクトホールＣＨ４を介して下層のショートリング接続配線５と電気的に接続する接続用配線パターン２２が形成される（図６参照）。また、コンタクトホールＣＨ５を介して下層のソース端子３０と電気的に接続するソース端子パッド３１を形成する（図７参照）。
【００６０】
透明導電膜の材料及びプロセスは、特に限定されないが、好適な一例として以下の例が挙げられる。すなわち、好適な材料としては、酸化インジウム（Ｉｎ２Ｏ３）と酸化スズ（ＳｎＯ２）とを混合したＩＴＯ膜が挙げられる。透明導電膜の成膜は、例えば、公知のＡｒガスを用いたスパッタリング法により、１００ｎｍの厚さで成膜し、所定のパターンのレジストを透明導電膜上に形成した後、公知の塩酸＋硝酸を含むエッチング液を用いて、透明導電膜をエッチングする。その後、レジスト除去することにより、画素電極６、ゲート端子パッド２１、接続用配線パターン２２を得る。
【００６１】
以上の工程等を経て、本実施形態に係るＴＦＴアレイ基板１００が完成する。上記構成により、ゲート配線１とショートリング配線３は、ゲート端子２０、接続用配線パターン２２、ショートリング接続配線５、抵抗体４を介して電気的に接続される。また、ソース配線２とショートリング配線３は、ソース端子３０、抵抗体４を介して電気的に接続される。
【００６２】
本実施形態１に係るＴＦＴアレイ基板１００によれば、ゲート配線１とショートリング配線３は、抵抗体４を介して接続されている。ソース配線２とショートリング配線３についても同様に、抵抗体４を介して接続されている。従って、製造工程中に生じる静電気に起因するＴＦＴアレイ基板の不良を防止することができる。
【００６３】
上記特許文献１においては、抵抗体として半導体膜のみを用いていたので、抵抗値を所望の値に設定することが難しかった。抵抗値を調整する方法として、半導体膜の表面をシリサイド化する方法も考えられる。しかしながら、シリサイド層は、基板面内のＴＦＴにおいても形成されるため、チャネル部の半導体層をエッチング処理する際にシリサイド層がエッチング阻害層となり、トランジスタの特性異常による表示不良等を招来する恐れがある。
【００６４】
一方、本実施形態１に係る抵抗体４の抵抗値は、抵抗体の長さＬ、メタル膜１３の幅Ｗ２を調整することにより、所望の値に適宜設計可能なようになっている。このため、構造を複雑化せずに、所望の抵抗値を容易に得ることが可能となる。ゲート配線１やソース配線２の各電気検査に必要な抵抗値を、メタル膜の形状を調整することにより所望の値に調整することができるので、各電気検査を精度高く実施することができる
【００６５】
また、抵抗体４の構造が簡素であるため、構造の複雑性から生じる、ＴＦＴアレイ基板の各電気検査における誤判定を防止することができる。また、ゲート配線やソース配線に係る各電気検査に必要な抵抗値を確保できる。よって、正確に電気検査を行うことができる。
【００６６】
本実施形態１においては、抵抗体４を切断処理する際に、下層の第１半導体膜１１及び第２半導体膜１２と共にメタル膜１３を剥離させることで、剥離したメタル膜が隣接する配線に接触することを防止することができる。これにより、剥離したメタル膜が、ゲート配線１同士、若しくはソース配線２同士を短絡させたりするという不具合を効果的に防止することができる。しかも、メタル膜１３を幅細にしているので、切断面におけるメタル膜１３の露出面を削減することができる。これにより、金属膜の剥がれが万が一生じた場合でも、剥がれる金属を微量とすることで、隣接する配線に接触しにくくし、短絡の発生を効果的に抑制することが可能となる。
【００６７】
また、抵抗体４のメタル膜１３が、万一断線した場合であっても、下層の第１半導体膜１１及び第２半導体膜１２により、静電気による素子破壊を防止することができる。さらに、抵抗体４を段差構造としているので、第２絶縁膜４２のカバレッジ性を向上させることが可能となる。このため、抵抗体４の腐食などの不良を効果的に防止することができる。
【００６８】
また、抵抗体４は、第１半導体膜１１、第２半導体膜及びメタル膜１３により構成しており、ＴＦＴ１５を構成するそれぞれの膜と同一工程により形成することができるので、抵抗体４の形成のための新たなプロセスを追加する必要がない。従って、製造工程中に生じる静電気に起因する不良を防止しつつ、簡便なプロセスで製造可能であり、かつ、ＴＦＴ特性を維持しつつ検査に適した薄膜トランジスタアレイ基板を提供することができる。
【００６９】
［実施形態２］
次に、上記実施形態とは異なるＴＦＴアレイ基板の一例について図１４〜図２２を参照しつつ説明する。なお、以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。
【００７０】
本実施形態２に係るＴＦＴアレイ基板１００は、以下の点を除く基本的な構造は、上記実施形態１と同様である。すなわち、上記実施形態１に係る抵抗体４を構成するメタル膜１３と、ショートリング配線３及びショートリング接続配線５とは段差構造により一体的に形成されていたが、本実施形態２に係る抵抗体４を構成するメタル膜と、ショートリング配線、及びショートリング接続配線は、段差構造なしに一体的に形成されている点において相違する。
【００７１】
また、上記実施形態１においては、ショートリング配線３及びショートリング接続配線５の下層は第１絶縁膜４１であったのに対し、本実施形態２においては、ショートリング配線３及びショートリング接続配線５の下層には、第２半導体膜及び第１半導体膜が配設されている点において相違する。換言すると、本実施形態２においては、第２導電膜の下層には、平面視上の形状が同一の第２半導体膜及び第１半導体膜が積層されている。また、本実施形態２においては、４回のフォトリソグラフィイープロセスでＴＦＴアレイ基板を製造する。
【００７２】
本実施形態２に係るＴＦＴアレイ基板について、図１４に図２のＶ−Ｖ切断線の位置に相当する断面図を、図１５に図３のＶＩ−ＶＩ切断線の位置に相当する断面図を示す。また、図１６に図４のＶＩＩ-ＶＩＩ切断線の位置に相当する断面図を、図１７に図３のＶＩＩＩ−ＶＩＩＩ切断線の位置に相当する断面図を示す。
【００７３】
本実施形態２に係るＴＦＴ１５ａ及びその周辺の構造は、上記実施形態１と同様に逆スタガ型となっている。基本的な構造は、同様であるが、ソース電極９、ドレイン電極１０を構成する第２導電膜１４の下層には、平面視上、これと同一形状の第２半導体膜１２ａ、第１半導体膜１１ａが第２導電膜１４側からこの順に設けられている。チャネルエッチの構造は、上記実施形態１と同様である。
【００７４】
ゲート端子２０近傍には、図１５に示すように、絶縁性基板４０上にショートリング配線３ａ、抵抗体４、ショートリング接続配線５ａ、第１半導体膜１１ａ、第２半導体膜１２ａ、ゲート端子２０、ゲート端子パッド２１、接続用配線パターン２２、第１絶縁膜４１、第２絶縁膜４２が配設されている。
【００７５】
ショートリング配線３ａは、上記実施形態１と異なり、下層に第２半導体膜１２ａ、第１半導体膜１１ａが、ショートリング配線３ａ側からこの順に配設されている。ショートリング接続配線５ａについても同様に、下層に第２半導体膜１２ａ、第１半導体膜１１ａが、ショートリング接続配線５ａ側からこの順に配設されている。すなわち、抵抗体４のメタル膜１３、ショートリング配線３ａ及びショートリング接続配線５ａが、段差構造を設けずに一体的に形成され、これらの下層に第１半導体層１１ａと第２半導体層１２ａが配設されている。
【００７６】
ソース端子３０近傍には、図１６に示すように、絶縁性基板４０上にショートリング配線３ａ、抵抗体４、第１半導体膜１１ａ、第２半導体膜１２ａ、ソース端子３０ａ、ソース端子パッド３１、第１絶縁膜４１、第２絶縁膜４２が配設されている。
【００７７】
ショートリング配線３ａは、上記実施形態１と異なり、下層に第２半導体膜１２ａ、第１半導体膜１１ａが、ショートリング配線３ａ側からこの順に配設されている。ソース端子３０ａについても同様に、下層に第２半導体膜１２ａ、第１半導体膜１１ａが、ソース端子３０ａ側からこの順に配設されている。すなわち、抵抗体４のメタル膜１３、ショートリング配線３ａ及びソース端子３０ａが、段差構造を設けずに一体的に形成され、これらの下層に第１半導体層１１ａと第２半導体層１２ａが配設されている。
【００７８】
抵抗体４の構成は、上記実施形態１と同様である。すなわち、ゲート端子２０近傍の抵抗体４を構成する第２半導体膜１２ａ及びメタル膜１３の幅Ｗ２は、平面視上、ショートリング配線３ａとショートリング接続配線５ａよりも幅細に形成されている。同様に、ソース端子３０ａ近傍の抵抗体４の第２半導体膜１２ａ及びメタル膜１３の幅Ｗ２は、ショートリング配線３ａ及びソース端子３０ａの配線幅よりも幅細に形成されている。抵抗体４の第１半導体膜１１ａの幅Ｗ１は、ショートリング配線３ａとショートリング接続配線５ａ、及びショートリング配線３ａ及びソース端子３０ａと同様である。なお、抵抗体４の第１半導体膜１１ａの幅Ｗ１は、必ずしもこれらと一致している必要はなく、適宜設定可能である。
【００７９】
次に、本実施形態２に係るＴＦＴアレイ基板の製造方法の一例について説明する。図１８Ａ〜図１８Ｆは、図１４の製造工程断面図であり、図１９Ａ〜図１９Ｆは、図１５の製造工程断面図である。また、図２０Ａ〜２０Ｅは、図１６の製造工程断面図であり、図２１Ａ〜図２１Ｄは、図１７の製造工程断面図である。
【００８０】
はじめに、実施形態１と同様の方法により、透明絶縁性基板４０上に、第１回目のフォトリソグラフィープロセスにて、ゲート電極８、ゲート端子２０等を形成する。次に、ゲート電極８、保持容量配線７及びゲート端子２０を覆うように、第１絶縁膜４１を形成する。さらに、第１絶縁膜４１上に第１半導体膜１１ａ、不純物をドープしたオーミックコンタクト膜である第２半導体膜１２ａ、第２導電膜１４をこの順に成膜する。
【００８１】
その後、第２回目のフォトリソグラフィープロセスにより、第２導電膜１４上に、所定の形状のレジストパターン７１〜７４（第１パターン）を形成する（図１８Ａ、図１９Ａ、図２０Ａ、図２１Ａ参照）。ＴＦＴ１５ａ周辺に形成されたレジストパターン７１は、ソース電極９、ドレイン電極１０、第１半導体膜１１、第２半導体膜等を形成するためのパターンである。レジストパターン７１には、ＴＦＴ１５ａの半導体活性層となるチャネル部を形成するために段差構造を有するパターンとなっている（図１８Ｃ参照）。レジストパターン７１の薄膜部７５がチャネル部を形成するための領域である。
【００８２】
ゲート端子２０周辺に形成されたレジストパターン７２は、第２導電膜１４によるショートリング配線３ａ、ショートリング接続配線５ａ、メタル膜１３を形成するためのパターンである（図１９Ａ参照）。抵抗体４の第２半導体膜１２ａ及びメタル膜１３を形成するための薄膜部７６が形成されている。同様に、ソース端子３０ａ周辺に形成されたレジストパターン７３は、ショートリング配線３ａ、メタル膜１３、ソース端子３０ａを形成するためのパターンである（図２０Ｃ参照）。レジストパターン７３には、抵抗体４の第２半導体膜１２ａ及びメタル膜１３を形成するための薄膜部７７部が形成されている。
【００８３】
図２２に、レジストパターン７２及びその近傍の模式的平面図を示す。図２２において、レジストパターン７２は、抵抗体４の上部において中央の両端部が薄膜部７６を有する段差構造パターンとなっている。薄膜部７６が、抵抗体４の第２半導体膜１２ａ及びメタル膜１３を除去して、第１半導体膜１１ａを露出させる領域である。レジストパターン７３の抵抗体４における薄膜部７７のパターンも図２２と同様となる。
【００８４】
第１絶縁膜４１、第１半導体膜１１及び第２半導体膜１２の材料や成膜方法は、特に限定されないが、好適な例として、以下の例を挙げることができる。すなわち、第１絶縁膜４１として、窒化シリコン（ＳｉＮ）膜を化学的気相成膜（ＣＶＤ）法により４００ｎｍ成膜する。次いで、第１半導体膜１１としてアモルファスシリコン膜を１５０ｎｍ成膜する。また、第２半導体膜１２としてリン（Ｐ）をドープしたｎ＋アモルファスシリコン膜を３０ｎｍ成膜する。次に、公知のＡｒガスを用いたスパッタリング法により、第２半導体膜１２上に第２導電膜４２として、Ｃｒ膜等を３００ｎｍの厚さで成膜する。第２導電膜１４の材料は、特に限定されないが、好ましい例としては、上記実施形態１と同様の材料が挙げられる。
【００８５】
次に、ノボラック樹脂系のポジ型レジストをスピンコート法により、最大部の膜厚が約１．６μｍになるように塗布形成する。その後、レジストパターン７１〜７４を形成するために、グレートーンマスクを用いて露光を行う。ここで、グレートーンマスクは、薄膜部７５〜７７が形成されるレジスト位置の透過量が６０％になるようなマスクである。グレートーンマスクは、スリット形状のパターンから生じる光回折現象を利用することで、露光に用いる波長領域（通常３５０ｎｍ〜４５０ｎｍ）の光の透過量を上記所定量程度に減じることができる。
【００８６】
なお、グレートーンマスクを用いた一括露光において、薄膜部７５〜７７に対応するマスク位置の透過量は各々任意に設定できる。なお、この透過光量は、１００％未満のものであれば上記６０％で無くてもよい。また、グレートーンマスクに代えて、ハーフトーンマスクを用いた一括露光によってレジストパターン７１〜７４を形成してもよい。
【００８７】
次に、公知の硝酸第２セリウムアンモニア＋過塩素酸を含むエッチング液を用いて、第２導電膜１４をエッチングする。さらに塩酸＋六フッ化硫黄ガスを用いたドライエッチング法により、第２半導体膜１２ａと第１半導体膜１１ａの上層とをエッチングする。なお、各エッチング処理は、レジストパターン７１〜７４をマスクとして利用する。各エッチング処理により、第１半導体膜１１ａ、第２半導体膜１２ａのパターンが形成される（図１８Ｂ、１９Ｂ参照）。
【００８８】
次に、酸素プラズマを用いて、レジストパターン７１〜７４をアッシングする。これにより、薄膜部７５〜７７のレジストを除去する。つまり、アッシング処理により、開口部ＯＰ２（図１８Ｃ参照）を有するレジストパターン８１を形成する。また、抵抗体４のサイドに相当する部分に、開口部ＯＰ３（図１９Ｃ参照）を有するレジストパターン８２、抵抗体４の再度に相当する部分に開口部ＯＰ４（図２０Ｂ参照）を有するレジストパターン８３を形成する。
【００８９】
次に、再び公知の硝酸第２セリウムアンモニア＋過塩素酸を含むエッチング液を用いて、レジストパターン８１〜８４(第２パターン)の開口部ＯＰ２〜ＯＰ４から露出している第２導電膜１４をエッチングする。これに続いて、塩酸＋六フッ化硫黄ガスを用いたドライエッチング法により、開口部ＯＰ２〜ＯＰ４から露出している、第２半導体膜１２ａと第１半導体膜１１ａの一部とをエッチングする（図１８Ｄ、図１９Ｄ、図２０Ｃ、図２１Ｂ参照）。
【００９０】
その後、レジストパターン８１〜８４を除去する（図１８Ｅ，図１９Ｅ，図２０Ｄ，図２１Ｃ参照）。これにより、ＴＦＴ１５ａ周辺には、ソース電極９、ドレイン電極１０が形成される。また、ゲート端子２０周辺には、ショートリング配線３ａとショートリング接続配線５ａが形成される。また、ソース端子３０周辺には、ショートリング配線３とソース端子３０が形成される。
【００９１】
次に、第２絶縁膜４２をパッシベーション膜として成膜する。その後、第３回目フォトリソグラフィープロセスにより、第２絶縁膜４２をパターニングし、コンタクトホールＣＨ１〜ＣＨ５(図１８Ｆ、図１９Ｆ，図２０Ｅ参照)を形成する。
【００９２】
次に、透明導電膜を成膜する。その後、第４回目のフォトリソグラフィープロセスを施し、当該透明導電膜をパターニングする。これにより、画素電極６、ゲート端子パッド２１、ソース端子パッド３１等が形成される。好適な具体例は、上記実施形態１と同様である。
【００９３】
以上の工程等を経て、本実施形態２に係る薄膜トランジスタ基板が完成する。
【００９４】
本実施形態２に係るＴＦＴアレイ基板によれば、抵抗体４を設けているので、上記実施形態１と同様の効果を得ることができる。さらに、上記実施形態１に比して、レジストマスク枚数が１枚少ないプロセスで、実施形態１と同一の効果を有するＴＦＴアレイ基板を製造することができる。その結果、製造プロセスの簡便化をより効果的に実現することができる。また、第２導電膜１４ａに段差構造を設けていないので、第２導電膜１４ａ自体の段切れ等を効果的に抑制することが可能となる。
【符号の説明】
【００９５】
１      ゲート配線
２      ソース配線
３      ショートリング配線
４      抵抗体
５      ショートリング接続配線
６      画素電極
７      保持容量配線
８      ゲート電極
９      ソース電極
１０    ドレイン電極
１１    第１半導体膜
１２    第２半導体膜
１３    メタル膜
１４    第２導電膜
１５    ＴＦＴ（薄膜トランジスタ）
２０    ゲート端子
２１    ゲート端子パッド
２２    接続用配線パターン
３０    ソース端子
３１    ソース端子パッド
４０    絶縁性基板
４１    第１絶縁膜
４２    第２絶縁膜
５０    表示領域
５１    額縁領域
６１〜６４，６１〜６６、７１〜７４、８１〜８４    レジストパターン
７５〜７７    薄膜部
ＣＨ１〜ＣＨ５    コンタクトホール
ＯＰ１〜ＯＰ４    開口部
１００    ＴＦＴアレイ基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１８Ｅ】
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【図１８Ｆ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図１９Ｄ】
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【図１９Ｅ】
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【図１９Ｆ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２０Ｅ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２１Ｄ】
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【図２２】
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