(57)【要約】      （修正有）【課題】半導体チップ積層後に、チップごとにクラックの有無検出可能な半導体装置の提供。【解決手段】積層半導体装置において、半導体チップ２１〜２４は、基板１０とこの表裏面の対向する位置に形成した対のテスト端子と配線６１を備える。これらは、一対の（表側）第１のテスト端子６２１ｈ、（裏側）第１のテスト端子６２１ｔ及び複数対の（表側）第２のテスト端子６２２〜６２５ｈ、（裏側）第２のテスト端子６２２〜６２５ｔで、貫通電極ＴＳＶＴ１が（表側）第１のテスト端子と（裏側）第１のテスト端子を接続し、貫通電極ＴＳＶＴ２〜５が対の（表側）第２のテスト端子と（裏側）第２のテスト端子同士を接続し、配線は、一端が第１のテスト端子と、他端が第２のテスト端子の一つに接続され、基板の外周に沿って延びる。また異なる半導体チップの上下に隣接する第２のテスト端子同士も接続する。【選択図】図３
2012243910.tif 000002
【特許請求の範囲】
【請求項１】
互いに積層された複数の半導体チップを含む半導体装置であって、該複数の半導体チップはそれぞれが、
基板と、
該基板の表側とその裏側の対向する位置にそれぞれ形成された１対の第１のテスト端子及び複数対の第２のテスト端子と、
一端が該第１のテスト端子に接続され、他端が該第２のテスト端子のうちの１つに接続され、該基板の外周縁に沿って延伸された配線と、
を備え、
該１対の第１のテスト端子同士が貫通電極で接続され、
該複数対の第２のテスト端子は、該表側及び該裏側において対向する位置にある端子とは異なる位置にある端子同士が互いに貫通電極で接続されており、そして
該積層された複数の半導体チップの該第１のテスト端子は互いに共通に接続され、
該積層された複数の半導体チップのうち、隣接する半導体チップの隣接面にある該複数の第２のテスト端子が、半導体チップの隣接面にある該第２のテスト端子のうちの１つに接続されることを特徴とする、半導体装置。
【請求項２】
前記表側と裏側の第２のテスト端子は、列状又は環状に配置されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記表側に形成された第２の各テスト端子は、前記裏側の対向する位置に形成された前記第２のテスト端子から１つ又は２以上隣の第２のテスト端子にそれぞれ規則的に接続されていることを特徴とする、請求項１又は２に記載の半導体装置。
【請求項４】
前記積層された複数の半導体チップは、いずれも前記基板の表側と裏側にそれぞれ形成された第２のテスト端子同士の前記貫通電極による接続構成が同じである、請求項１〜３のいずれか一に記載の半導体装置。
【請求項５】
前記半導体チップは組立て用の１以上のサポートバンプを含み、該サポートバンプを前記第１のテスト端子及び第２のテスト端子のうちの少なくとも１つとして用いることを特徴とする、請求項１〜４のいずれか一に記載の半導体装置。
【請求項６】
前記組立て用サポートバンプに接続するパッドをさらに設けたことを特徴とする、請求項５に記載の半導体装置。
【請求項７】
前記半導体チップはセレクタと第３のテスト端子をさらに含み、該セレクタは前記第２のテスト端子同士を接続する複数の前記貫通電極とそれぞれ接続されているとともに、該貫通電極のいずれかを選択して該貫通電極からの信号を該第３のテスト端子に出力することを特徴とする、請求項１〜６のいずれか一に記載の半導体装置。
【請求項８】
基板上にクラックチェック用の配線を備えた半導体チップであって、該半導体チップは、
該基板の表側とその裏側の対向する位置にそれぞれ形成された１対の第１のテスト端子及び複数対の第２のテスト端子を備え、
該クラックチェック用の配線は、該基板の外周縁に沿って延伸されており、その一端が該第１のテスト端子に接続され、他端が該第２のテスト端子のうちの１つに接続され、
該１対の第１のテスト端子同士が貫通電極で接続され、
該複数対の第２のテスト端子は、該表側及び該裏側において対向する位置にある端子とは異なる位置にある端子同士が互いに貫通電極で接続されている、ことを特徴とする半導体チップ。
【請求項９】
前記表側と裏側の第２のテスト端子は、列状又は環状に配置されていることを特徴とする、請求項８に記載の半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップのクラックのチェックテスト構造を有する半導体装置及びそのチェックテスト構造に関する。
【背景技術】
【０００２】
半導体装置の製造にあたり、切断時、マウント時、加熱時における応力等によって、半導体チップにクラックが発生することがある。このようなクラックの発生を検知する方法として、例えば特開平０６−２４４２５４号公報（特許文献１）に開示された構造を用いる例がある。これは、チップの周辺に導電体を設け、この導電体の抵抗を測定することにより、クラックの有無を検知するものである。
【０００３】
また、特開２００９−５４８６２号公報（特許文献２）には、半導体チップの全外周縁に沿ってクラック検知用の配線と複数の電極パッドを配置し、この配線の両端にそれぞれ複数の電極パッドから選択されて接続された電極パッドの間の抵抗値の変動を検出することで半導体チップにクラックが生じているかどうかを検知する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０６−２４４２５４号公報
【特許文献２】特開２００９−５４８６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１及び２に記載のクラック検出方法では、複数の半導体チップを互いに積層した積層型半導体装置のそれぞれの半導体チップのクラックの検出については、何ら考慮されていない。特許文献２に記載されている半導体チップを複数積層した場合、積層後の積層型半導体装置では、クラック検出用のパッドが共通に接続される。このため、積層型半導体装置のいずれかのチップにクラックが生じていることは確認できたとしても、クラックが生じている半導体チップを特定することはできないという問題があった。
【０００６】
例えば、特許文献１に記載の構造を積層型半導体装置に用いた場合、図９（Ｂ）に示すクラックチェック用導電体７０を形成した半導体チップを積層しても、図９（Ａ）に示す最も外側（slice０）の半導体チップのクラックチェックをすることはできても、内側（slice１〜３）の半導体チップのクラックチェックをすることができなかった。
【課題を解決するための手段】
【０００７】
第１の視点において、本発明に係る半導体装置は、互いに積層された複数の半導体チップを含む半導体装置であって、該複数の半導体チップはそれぞれが、基板と、該基板の表側とその裏側の対向する位置にそれぞれ形成された１対の第１のテスト端子及び複数対の第２のテスト端子と、一端が該第１のテスト端子に接続され、他端が該第２のテスト端子のうちの１つに接続され、該基板の外周縁に沿って延伸された配線と、を備える。また該１対の第１のテスト端子同士が貫通電極で接続され、該複数対の第２のテスト端子は、該表側及び該裏側において対向する位置にある端子とは異なる位置にある端子同士が互いに貫通電極で接続されている。そして該積層された複数の半導体チップの該第１のテスト端子は互いに共通に接続され、該積層された複数の半導体チップのうち、隣接する半導体チップの隣接面にある該複数の第２のテスト端子が、半導体チップの隣接面にある該第２のテスト端子のうちの１つに接続される。
【０００８】
第２の視点において、本発明に係る半導体チップは、基板上にクラックチェック用の配線を備えた半導体チップであって、該半導体チップは、該基板の表側とその裏側の対向する位置にそれぞれ形成された１対の第１のテスト端子及び複数対の第２のテスト端子を備えている。また該クラックチェック用の配線は、該基板の外周縁に沿って延伸されており、その一端が該第１のテスト端子に接続され、他端が該第２のテスト端子のうちの１つに接続されている。さらに該１対の第１のテスト端子同士が貫通電極で接続され、該複数対の第２のテスト端子は、該表側及び該裏側において対向する位置にある端子とは異なる位置にある端子同士が互いに貫通電極で接続されている。
【発明の効果】
【０００９】
上記の構成の半導体チップを積層した上記構成の積層型半導体装置は、積層後でもそれぞれの半導体チップごとにクラックの発生有無を検出することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例１のクラックテスト構造を有する半導体チップを積層した半導体装置の断面図及び平面図である。
【図２】本発明の実施例１に係る半導体装置の回路のブロック図である。
【図３】実施例１の積層型半導体装置の詳細な断面図である。
【図４】実施例１に示す半導体装置において、各層の半導体チップのクラックチェックの方法を図示したものである。
【図５】本発明に係る半導体装置の変形実施例である。
【図６】図５に示す実施例のさらなる変形例である。
【図７】本発明の実施例２に係る半導体装置の断面図である。
【図８】本発明の実施例２に係る半導体装置の回路のブロック図である。
【図９】従来技術の半導体装置のクラックチェックの問題点を説明する図である。
【図１０】メモリデバイスを積層したメモリシステム構造である（関連技術）。
【発明を実施するための形態】
【００１１】
第１及び第２の視点において、前記表側と裏側の第２のテスト端子は、列状又は環状に配置されていることが好ましい。
【００１２】
また、第１の視点において、前記表側に形成された第２の各テスト端子は、前記裏側の対向する位置に形成された前記第２のテスト端子から１つ又は２以上隣の第２のテスト端子にそれぞれ規則的に接続されていることが好ましい。なお、本発明において「規則的に」という意味は、すべてのテスト端子を同じ個数ずつ同じ方向にずらして接続するという意味である。
【００１３】
また、前記積層された複数の半導体チップは、いずれも前記基板の表側と裏側にそれぞれ形成された第２のテスト端子同士の前記貫通電極による接続構成が同じであることが好ましい。
【００１４】
また、前記半導体チップは組立て用の１以上のサポートバンプを含み、該サポートバンプを前記第１のテスト端子及び第２のテスト端子のうちの少なくとも１つとして用いることが好ましい。また、組立て用サポートバンプに接続するパッドをさらに設けることが好ましい。
【００１５】
前記半導体チップはセレクタと第３のテスト端子をさらに含み、該セレクタは前記第２のテスト端子同士を接続する複数の前記貫通電極とそれぞれ接続されているとともに、該貫通電極のいずれかを選択して該貫通電極からの信号を該第３のテスト端子に出力することが好ましい。
【実施例】
【００１６】
（実施例１）
本発明は、各半導体チップの両面に形成した複数のテスト端子を、１組は対向するテスト端子同士を接続し、他のテスト端子組は対向するテスト端子同士ではなく、規則的にずらして接続することにその特徴がある。そして、特に同じテスト端子の接続構造を有する複数の半導体チップを複数積層することが好ましい。
【００１７】
このように構成することで、積層したあとでもそれぞれの半導体チップごとにクラックの発生の有無を検知することができる。以下にその具体的な実施例を、図面を参照して説明する。
【００１８】
例えば、図１０に示すようなメモリシステム構造（関連技術）を想定する。これはメモリデバイス２１〜２４、メモリコントローラ３０、インターポーザ４０を積層した構造である。これらはＴＳＶ（through-silicon via、貫通電極）を介して互いに接続されている。このメモリデバイス２１〜２４の積層構造に本発明を適用する場合の実施例について説明する。
【００１９】
図１は、図１０に示すように半導体チップを４層積層した半導体装置において、本発明の実施例１のクラックテスト構造を有する半導体チップを適用した半導体装置２５の断面図及び平面図である。図１（Ｂ）は図１（Ａ）の矢印方向から見た平面図であり、図１（Ａ）は図１（Ｂ）のＡ−Ａ’断面図である。本実施例では、まず始めにメモリデバイス（半導体チップ）２１〜２４のチップ積層体を形成し、このチップ積層体をメモリコントローラ（図示せず）、インターポーザ（図示せず）に積層して積層型半導体装置を製造する。ただし、本発明は、メモリデバイスの積層体のみではなく、メモリデバイス以外のその他のデバイス（ロジック等）を含むチップ積層体にも適用できる。
【００２０】
図２は、図１に示す実施例１の回路ブロック図である。内部回路１５には、メモリセルを備えるメモリセルアレイ１１、リードライト制御回路１２等が含まれる。リードライト制御回路１２は、メモリセルアレイ１１に対するデータの書き込み動作及びメモリセルアレイ１１からのデータの読み出し動作を制御する回路である。内部回路１５に含まれる各回路は、複数の信号用端子２０ａ，ｂ，ｃ，ｄのうちの対応するものに接続される。信号用端子２０ａ，ｂ，ｃ，ｄはそれぞれ対応する貫通電極ＴＳＶに接続されており、内部回路１５に含まれる各回路は、貫通電極ＴＳＶを介してメモリコントローラと信号のやり取りを行う。
【００２１】
信号用端子２０ａ〜２０ｄには、クロック端子、コマンド端子、アドレス端子、及び、データ端子が含まれる。クロック端子は、外部から供給されるクロック信号ｃｌｋを受け取り、コマンド端子は、外部から供給されるコマンド信号ｃｍｄを受け取り、アドレス端子は、外部から供給されるアドレス信号ａｄｄを受け取る。また、データ端子は、リード動作時にはリードライト制御回路１２から供給されるデータｄａｔａを受け取り外部に出力し、ライト動作時には外部から供給されるデータｄａｔａを受け取りリードライト制御回路１２に供給する。リードライト制御回路１２は、クロック信号ｃｌｋ、コマンド信号ｃｍｄ、アドレス信号ａｄｄに応じてメモリセルアレイ１１のリード動作及びライト動作を制御する。
【００２２】
図２では、（表側）第１のテスト端子６２１ｈと（表側）第２のテスト端子６２２ｈ−６２５ｈとが半導体チップ２１の外周上に配置されるように記載したが、これは、単に半導体チップ２１の電気的接続を明確に示すためである。好ましくは、（表側）テスト端子６２１ｈと（表側）テスト端子６２２ｈ−６２５ｈとは、クラックチェック用の配線６１が外周縁に沿って配置される部分が多くなるように、図１（Ｂ）のように配置される。
【００２３】
図１（Ｂ）に示すように、内部回路１５を含む半導体チップ（メモリデバイス）２１の表側には、半導体チップの外周縁に沿って半導体チップ上に形成されたクラックチェック用の配線６１が配設されている。例えば、半導体チップにクラックが発生して配線６１が断線した場合には、配線６１の配線抵抗が著しく大きくなる。配線６１のこの抵抗値の増加は、テスト端子６２を介して測定することができる。
【００２４】
この配線６１の一端はテスト端子６２１ｈ（第１のテスト端子）に接続され、他端はテスト端子６２５ｈ（第２のテスト端子のうちの１つ）に接続している。なお、この接続関係は、半導体チップ２１〜２４のいずれにおいても同一である。つまり、半導体チップ２１〜２４を、配線６１と複数の表側テスト端子との接続を互いに異ならせた複数のメモリチップとして製造する必要はない。
【００２５】
図１（Ｂ）に示すように、半導体チップ２１は、クラックテスト用の（表側）テスト端子６２ｈ（６２１ｈ〜６２５ｈ）が５つ、図の左からこの順に形成されている。そして反対側の面（裏側）にも、（表側）テスト端子６２ｈ（６２１ｈ〜６２５ｈ）に対応して、即ち基板を挟んで対向する位置にクラックテスト用の５つの（裏側）テスト端子６２ｔ（６２１ｔ〜６２５ｔ）（図示せず）が形成されている。これらのうち、表側テスト端子６２１ｈ、裏側テスト端子６２１ｔを第１のテスト端子（対で接続される端子）ともいい、表側テスト端子６２２ｈ〜６２５ｈと裏側テスト端子６２２ｔ〜６２５ｔを第２の端子（対となる位置に形成されているが、対で接続されるわけではない端子）ともいう。
【００２６】
第１のテスト端子対である表側テスト端子６２１ｈと裏側テスト端子６２１ｔとは、テスト用貫通電極ＴＳＶＴ１を用いて電気的に接続されている。一方、第２のテスト端子の１つである表側テスト端子６２２ｈは、自身と対向して設けられた裏側テスト端子６２２ｔではなく、裏側テスト端子６２５ｔと貫通電極ＴＳＶＴ２を介して接続される。また、表側テスト端子６２３ｈは裏側テスト端子６２２ｔと、表側テスト端子６２４ｈは裏側テスト端子６２３ｔと、表側テスト端子６２５ｈは裏側テスト端子６２４ｔと、それぞれ対応する貫通電極ＴＳＶＴ３〜５を介して接続される。即ち、各表側テスト端子は、１つ隣の端子に対応する裏側の端子と接続される。これは、後述するように、メモリデバイス２１〜２４を積層したときに、それぞれのメモリデバイスの貫通電極ＴＳＶＴ２〜５が螺旋状に（上方向つまり次段に進むと水平位置も変わるように）接続されるようにするためである。
【００２７】
図３は、図１の積層型半導体装置の詳細な断面図であり、図３（Ａ）は１つの半導体チップ（２１〜２４で共通）の断面図、図３（Ｂ）は、図３（Ａ）の半導体チップ２１〜２４を４つ積層した半導体装置の断面図である。なお、便宜上図３（Ａ）と上下方向が逆になっている。つまり、半導体チップがフェイスダウンで積層されている例を示しているが、本発明は、半導体チップをフェイスアップで積層したものにも適用できる。半導体チップの基板１０は、半導体基板と多層配線構造を含むデバイス層とを備える。
【００２８】
配線６１は、実際には、メモリチップの平面の外周縁（図１（Ｂ）参照）に沿って配線しているため、断面図には現れないが、電気的な接続を示すために、図３（Ｂ）には破線で表示している。
【００２９】
半導体チップ２１〜２４の表側テスト端子６２１ｈは、次段（下側）のチップの裏側テスト端子６２１ｔを介して共通に接続される。図面最下の半導体チップ２１の表側テスト端子は、次段のチップがないためオープンとなっている。
【００３０】
半導体チップ２１〜２４の表側テスト端子６２２ｈは、貫通電極ＴＳＶＴ２〜５を介して、端子を１つずつずらして接続されている。具体的には、例として、図面最上の半導体チップ２４の表側テスト端子６２５ｈは、半導体チップ２３の裏側テスト端子６２５ｔ、半導体チップ２３の表側テスト端子６２２ｈ、半導体チップ２２の裏側テスト端子６２２ｔ、半導体チップ２２の表側テスト端子６２３ｈ、半導体チップ２１の裏側テスト端子６２３ｔを介して、半導体チップ２１の表側テスト端子６２４ｈに電気的に接続される。同様に、半導体チップ２３の表側テスト端子６２５ｈは半導体チップ２１の表側テスト端子６２３ｈと、半導体チップ２２の表側テスト端子６２５ｈは半導体チップ２１の表側テスト端子６２２ｈとそれぞれ電気的に接続される。
【００３１】
配線６１の電気的な接続関係に着目して上記構造を見ると、半導体チップ２１〜２４の配線６１の一端（表側テスト端子６２１ｈに接続されている側の端）は、半導体チップ２１の表側テスト端子６２１ｈに共通に接続されている。一方、他端（表側テスト端子６２５ｈに接続されている側の端）は、半導体チップ２１の表側テスト端子６２２ｈ−６２５ｈのうちの対応する１つに接続されている。具体的には、半導体チップ２１の配線６１の他端は半導体チップ２１の表側テスト端子６２５ｈに、半導体チップ２２の配線６１の他端は半導体チップ２１の表側テスト端子６２２ｈに、半導体チップ２３の配線６１の他端は半導体チップ２１の表側テスト端子６２３ｈに、半導体チップ２４の配線６１の他端は半導体チップ２１の表側テスト端子６２４ｈに、それぞれ電気的に接続されている。
【００３２】
上記構成とすることにより、半導体チップ２１の表側テスト端子６２１ｈと、半導体チップ２１の表側テスト端子６２２ｈ−６２５ｈのいずれか１つのテスト端子との間の抵抗値を測定することで、積層後の状態でも半導体チップ２１−２４毎のクラックの有無の検査、つまり、積層後の状態でいずれかの半導体チップのメモリチップにクラックが生じていた場合、どのチップにクラックが生じているかの特定、を行うことができる。
【００３３】
図４は、図１に示す半導体装置において、各層の半導体チップのクラックチェックの方法を図示したものである。図４（Ａ）は半導体チップ２１のクラックチェックを、図４（Ｂ）は半導体チップ２４のクラックチェックを示す。半導体チップ２１のクラックチェックをする場合は、テスト端子６２１と６２５の間の抵抗を測定すればよく、半導体チップ２４のクラックチェックをする場合は、テスト端子６２１と６２４の間の抵抗を測定すればよい。このようにして、積層後においても、各半導体チップのクラックチェックを個別に行うことができる。
【００３４】
本実施例では、表側テスト端子グループ（６２１ｈ〜６２５ｈ）及びそれと対向する位置にある裏側テスト端子グループ（６２１ｔ〜６２５ｔ）はそれぞれ直線的に、即ち列状に配置されているので、表側テスト端子６２２ｈは反対面（裏側）には隣の位置にテスト端子がないので反対面の他端にある裏側テスト端子６２５ｔと接続されている。しかし例えばこれらのテスト端子を環状に配置することも可能である（図示せず）。その場合、両面のテスト端子はすべてそれぞれ１つずつずらして反対面のテスト端子に接続することができる。そのような半導体チップを積層すると、各半導体チップの貫通電極ＴＳＶＴ２〜５が全体としてスパイラル状に配線が接続されることになる。
【００３５】
また、本実施例では、１つ隣の反対面のテスト端子と規則的に接続したが、２つあるいはそれ以上隣のテスト端子とそれぞれ規則的に接続しても同じく本発明の効果を奏する場合がある。しかし構造が複雑化する等のデメリットがあるので、最も簡易な１つ隣の対向テスト端子に接続することが好ましい。
【００３６】
図５は、本発明に係る半導体装置の変形実施例である。図５に示すように、組み立て用のサポート用のバンプ４５を設けている半導体装置がある。この組立て用サポートバンプ４５をクラックチェック用の第１の端子として割り当てる。センターのバンプはＢａｌｌアサインが規定されており、テストで用いることが困難な場合が多い。それに対し、サポートＢａｌｌは電気特性は保証する必要がないため、テスト用としてクラックチェックに使用できる利点がある。
【００３７】
図６は、図５に示す実施例のさらなる変形例である。図６に示すように、組立て用サポートバンプ４５の間にパッド４６を設け、バンプと接続することで、パッド４６からもテスト実施できるようにする。サポートバンプ４５にコンタクトが困難な場合、及びサポートバンプ４５へのコンタクトで組立てへの影響がある場合、テスト時にサポートバンプ４５へコンタクトができない。そのような場合、パッド４６へコンタクトすることでクラックチェックが可能となる。
【００３８】
（実施例２）
図７は、本発明の実施例２に係る半導体装置の断面図である。各々の半導体チップ（メモリデバイス）２１〜２４にセレクタ５５と、チップ内を貫通電極で接続された第３のテスト端子６２６ｈ、ｔ（表、裏）を搭載し、搭載されたセレクタ５５は、自身が搭載された半導体チップのモードレジスタ４７からの出力信号に応じて、複数の入力信号のいずれを出力するかを切り替える。即ち、セレクタ５５の出力は、モードレジスタセットコマンドでモードレジスタ４７の設定を変更することで行うことが可能である。
【００３９】
図８は、実施例２に係る半導体装置の回路ブロック図である。信号用端子２０ａ−ｄには、クロック端子、コマンド端子、アドレス端子、及び、データ端子が含まれる。クロック端子は、外部から供給されるクロック信号ｃｌｋを受け取り、コマンド端子は、外部から供給されるコマンド信号ｃｍｄを受け取り、アドレス端子は、外部から供給されるアドレス信号ａｄｄを受け取る。また、データ端子は、リード動作時にはリードライト制御回路１２から供給されるデータｄａｔａを受け取り外部に出力し、ライト動作時には外部から供給されるデータｄａｔａを受け取りリードライト制御回路１２に供給する。リードライト制御回路１２は、クロック信号ｃｌｋ、コマンド信号ｃｍｄ、アドレス信号ａｄｄに応じてメモリセルアレイ１１のリード動作及びライト動作を制御する。
【００４０】
図８では、（表側）第１のテスト端子６２１ｈと（表側）第２のテスト端子６２２ｈ−６２５ｈとが半導体チップ２１の外周上に配置されるように記載したが、これは、単に半導体チップ２１の電気的接続を明確に示すためである。好ましくは、（表側）第１のテスト端子６２１ｈと（表側）第２のテスト端子６２２ｈ−６２５ｈとは、クラックチェック用の配線６１が外周縁に沿って配置される部分が多くなるように、図１（Ｂ）のように配置される。
【００４１】
テスト出力制御回路４７は、例えば、モードレジスタであり、コマンド信号ｃｍｄ、アドレス信号ａｄｄに応じてセレクタ５５の出力を切り替えるテスト出力制御信号を生成し、セレクタ５５に供給する。セレクタ５５は、テスト出力制御信号に応じて、（表側）第２のテスト端子６２２ｈ−６２５ｈのいずれか１つと（表側）第３のテスト端子６２６ｈとを電気的に接続する。
【００４２】
メモリデバイス２１〜２４とメモリコントローラとを積層したメモリシステムにおいて、図７の６２１ｈは、グランド端子として使用し、図７の第３のテスト端子である６２６ｈを通常動作時に使用する端子のうちの１つにセレクタ５５を介して接続する構成とすることができる。このように構成すると、メモリシステムとして、外部端子（ＳＢ）を増加させることなく、各々のチップのクラックを検出できるようになる。即ち、６２６ｈと６２１ｈとの間のリーク電流で各々のチップのクラックを検出することができる。
【００４３】
以上、本発明を上記実施形態に即して説明したが、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４４】
１０  基板
１１  メモリセルアレイ
１２  リードライト制御回路
１５  内部回路
２０ａ〜ｄ  信号用端子
２１〜２４  半導体チップ（メモリデバイス）
２５  半導体装置
４５  サポートバンプ
４６  パッド
４７  テスト出力制御回路（モードレジスタ）
５５  セレクタ
６１  （クラックチェック用）配線
６２１ｈ  （表側）第１のテスト端子
６２１ｔ  （裏側）第１のテスト端子
６２２ｈ、６２３ｈ、６２４ｈ、６２５ｈ  （表側）第２のテスト端子
６２２ｔ、６２３ｔ、６２４ｔ、６２５ｔ  （裏側）第２のテスト端子
６２６（ｈ、ｔ）  第３のテスト端子（表、裏）
ＴＳＶ  貫通電極
ＴＳＶＴ１〜５  テスト用貫通電極
【図１】
2012243910.tif 000003
【図２】
2012243910.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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