(57)【要約】【課題】データ保持回路において、シリアル通信ポートを１つ追加しても、回路規模の大幅増加を招くことなく、所定の情報を記憶ブロックの特定アドレスに高いビットレートで転送更新可能にする。【解決手段】第２のシリアルポートとして、第２のシリアル・パラレル変換ブロック７と第２の書き込み制御ブロック８とが配置される。前記第２の書き込み制御ブロック８は、記憶ブロック４の予め定めた特定アドレスｘにのみ接続されていて、リアルタイム性が要求される所定の情報を前記記憶ブロック４の特定アドレスｘにのみ書き込む。従って、前記所定の情報を連続的に書き込んで更新する際には、アドレス情報が不要となり、その分、高速に前記所定の情報を高ビットレートで書き込み、更新できると共に、第２のシリアルポートでは第１のシリアルポートに必要なアドレス制御ブロック２が不要となる。【選択図】図１
2012009092.tif 000002
【特許請求の範囲】
【請求項１】
入力されたシリアルデータをパラレルデータに変換する第１のシリアル・パラレル変換ブロックと、
記憶ブロックと、
前記記憶ブロックのアクセスされるアドレスを指定するアドレス制御ブロックと、
書き込み命令が与えられた際に、前記第１のシリアル・パラレル変換ブロックのパラレルデータを前記記憶ブロックの前記アドレス制御ブロックが指定したアドレスへ書き込む第１の書き込み制御ブロックと、
読み出し命令が与えられた際に、前記記憶ブロックの前記アドレス制御ブロックが指定したアドレスからパラレルデータを読み出す第１の読み出し制御ブロックと、
前記第１の読み出し制御ブロックから読み出されたパラレルデータをシリアルデータに変換して出力する第１のパラレル・シリアル変換ブロックとを備えると共に、
前記第１のシリアル・パラレル変換ブロックとは独立した第２のシリアル・パラレル変換ブロックと、
書き込み命令が与えられた際に、前記第２のシリアル・パラレル変換ブロックからのパラレルデータを前記記憶ブロックの特定アドレスに書き込む第２の書き込み制御ブロックとを備えた
ことを特徴とするデータ保持回路。
【請求項２】
前記請求項１記載のデータ保持回路において、
前記第１の書き込み制御ブロック又は前記第１の読み出し制御ブロックと前記第２の書き込み制御ブロックとから、前記記憶ブロックの同じアドレスに同時にアクセス要求があった場合に、前記第２の書き込み制御ブロックからのデータ書き込みを優先させる調停ブロックを有する
ことを特徴とするデータ保持回路。
【請求項３】
入力されたシリアルデータをパラレルデータに変換する第１のシリアル・パラレル変換ブロックと、
記憶ブロックと、
前記記憶ブロックのアクセスされるアドレスを指定するアドレス制御ブロックと、
書き込み命令が与えられた際に、前記第１のシリアル・パラレル変換ブロックのパラレルデータを前記記憶ブロックの前記アドレス制御ブロックが指定したアドレスへ書き込む第１の書き込み制御ブロックと、
読み出し命令が与えられた際に、前記記憶ブロックの前記アドレス制御ブロックが指定したアドレスからパラレルデータを読み出す第１の読み出し制御ブロックと、
前記第１の読み出し制御ブロックから読み出されたパラレルデータをシリアルデータに変換して出力する第１のパラレル・シリアル変換ブロックとを備えると共に、
読み出し命令が与えられた際に、前記記憶ブロックの特定アドレスからパラレルデータを読み出す第２の読み出し制御ブロックと、
前記第２の読み出し制御ブロックから読み出されたパラレルデータをシリアルデータに変換して出力する第２のパラレル・シリアル変換ブロックとを備えた
ことを特徴とするデータ保持回路。
【請求項４】
前記請求項３記載のデータ保持回路において、
前記第１の書き込み制御ブロック又は前記第１の読み出し制御ブロックと前記第２の読み出し制御ブロックとから、前記記憶ブロックの同じアドレスに同時にアクセス要求があった場合に、前記第２の読み出し制御ブロックからのデータ読み出しを優先させる調停ブロックを有する
ことを特徴とするデータ保持回路。
【請求項５】
入力されたシリアルデータをパラレルデータに変換する第１のシリアル・パラレル変換ブロックと、
記憶ブロックと、
前記記憶ブロックのアクセスされるアドレスを指定するアドレス制御ブロックと、
書き込み命令が与えられた際に、前記第１のシリアル・パラレル変換ブロックのパラレルデータを前記記憶ブロックの前記アドレス制御ブロックが指定したアドレスへ書き込む第１の書き込み制御ブロックと、
読み出し命令が与えられた際に、前記記憶ブロックの前記アドレス制御ブロックが指定したアドレスからパラレルデータを読み出す第１の読み出し制御ブロックと、
前記第１の読み出し制御ブロックから読み出されたパラレルデータをシリアルデータに変換して出力する第１のパラレル・シリアル変換ブロックとを備えると共に、
前記第１のシリアル・パラレル変換ブロックとは独立した第２のシリアル・パラレル変換ブロックと、
書き込み命令が与えられた際に、前記第２のシリアル・パラレル変換ブロックからのパラレルデータを前記記憶ブロックの第１の特定アドレスに書き込む第２の書き込み制御ブロックと、
読み出し命令が与えられた際に、前記記憶ブロックの第２の特定アドレスからパラレルデータを読み出す第２の読み出し制御ブロックと、
前記第２の読み出し制御ブロックから読み出されたパラレルデータをシリアルデータに変換して出力する第２のパラレル・シリアル変換ブロックとを備えた
ことを特徴とするデータ保持回路。
【請求項６】
前記請求項５記載のデータ保持回路において、
前記第１の書き込み制御ブロック又は前記第１の読み出し制御ブロックと、前記第２の書き込み制御ブロック又は前記第２の読み出し制御ブロックとから、前記記憶ブロックの同じアドレスに同時にアクセス要求があった場合に、前記第２の書き込み制御ブロック又は前記第２の読み出し制御ブロックからのアクセスを優先させる調停ブロックを有する
ことを特徴とするデータ保持回路。
【請求項７】
前記請求項１、２、５及び６の何れか１項に記載のデータ保持回路において、
前記第１の書き込み制御ブロック及びアドレス制御ブロックは、
前記記憶ブロックの特定アドレス又は第１の特定アドレスに対して、パラレルデータを書き込み可能である
ことを特徴とするデータ保持回路。
【請求項８】
前記請求項３〜６の何れか１項に記載のデータ保持回路において、
前記第１の読み出し制御ブロック及びアドレス制御ブロックは、
前記記憶ブロックの特定アドレス又は第２の特定アドレスに保持されたパラレルデータを読み出し可能である
ことを特徴とするデータ保持回路。
【請求項９】
前記請求項１、２及び５〜８の何れか１項に記載のデータ保持回路を備えた手振れ補正機能付きカメラであって、
前記記憶ブロックの特定アドレス又は第１の特定アドレスに書き込まれるパラレルデータは、手振れ補正の目標レンズ位置情報である
ことを特徴とする手振れ補正機能付きカメラ。
【請求項１０】
前記請求項３〜８の何れか１項に記載のデータ保持回路を備えた手振れ補正機能付きカメラであって、
前記記憶ブロックの特定アドレス又は第２の特定アドレスに出力されているパラレルデータは、現在レンズ位置情報である
ことを特徴とする手振れ補正機能付きカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばカメラなどに使用される光学式手振れ補正用デバイスのシリアル通信を用いたデータ保持回路に関するものである。
【背景技術】
【０００２】
デジタルカメラなどで使用されている手振れ補正機能は、手振れセンサーで読み取った手振れの情報を補正するようにレンズを移動させることにより、画像のブレを防止している。その際、移動させるレンズの目標位置情報をシリアル通信により制御デバイスに転送している。近年、手振れ補正の精度を向上させるために、より高いビットレートでデータを転送することが求められているが、１ポートのみのシリアル転送では技術的に困難になりつつあるため、特許文献１に記載されているようなデュアルポートメモリを使用することも検討されている。この特許文献１に示されているデュアルポートメモリによると、ポート１及びポート２の両アドレスデコーダは、存在しているメモリの全アドレスに対してアクセスできるように設計される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６２−２２３８９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、手振れ補正機能に含まれる複数の機能のうち、目標レンズ位置のように高いビットレートを必要とする機能は、レジスタの特定のアドレスに偏っているものである。このため、単にシリアル通信ポートを１つ追加して、この追加通信ポートからもメモリの全アドレスにアクセス可能にする構成では、前記目標レンズ位置情報を特定アドレスに高いビットレートで転送更新して行くことが可能であるものの、メモリの他のアドレスに対しては利用効率が低く、また、メモリの全アドレスに対してアクセス可能なようにアドレス制御ブロックを追加する必要が生じて、シリアル転送効率や回路規模の大幅増加といった点で無駄が多いという問題がある。
【課題を解決するための手段】
【０００５】
本発明は前記問題を解決するものであり、その目的は、データ保持回路において、シリアル通信ポートを１つ追加するが、この追加するシリアル通信ポートでは、メモリの特定アドレスにのみアクセス可能に構成し、これにより、回路規模の大幅増加を招くことなく、例えば目標レンズ位置情報などをメモリの特定アドレスに高いビットレートで転送更新可能にすることにある。
【０００６】
具体的に、請求項１記載の発明のデータ保持回路は、入力されたシリアルデータをパラレルデータに変換する第１のシリアル・パラレル変換ブロックと、記憶ブロックと、前記記憶ブロックのアクセスされるアドレスを指定するアドレス制御ブロックと、書き込み命令が与えられた際に、前記第１のシリアル・パラレル変換ブロックのパラレルデータを前記記憶ブロックの前記アドレス制御ブロックが指定したアドレスへ書き込む第１の書き込み制御ブロックと、読み出し命令が与えられた際に、前記記憶ブロックの前記アドレス制御ブロックが指定したアドレスからパラレルデータを読み出す第１の読み出し制御ブロックと、前記第１の読み出し制御ブロックから読み出されたパラレルデータをシリアルデータに変換して出力する第１のパラレル・シリアル変換ブロックとを備えると共に、前記第１のシリアル・パラレル変換ブロックとは独立した第２のシリアル・パラレル変換ブロックと、書き込み命令が与えられた際に、前記第２のシリアル・パラレル変換ブロックからのパラレルデータを前記記憶ブロックの特定アドレスに書き込む第２の書き込み制御ブロックとを備えたことを特徴とする。
【０００７】
請求項２記載の発明は、前記請求項１記載のデータ保持回路において、前記第１の書き込み制御ブロック又は前記第１の読み出し制御ブロックと前記第２の書き込み制御ブロックとから、前記記憶ブロックの同じアドレスに同時にアクセス要求があった場合に、前記第２の書き込み制御ブロックからのデータ書き込みを優先させる調停ブロックを有することを特徴とする。
【０００８】
請求項３記載の発明のデータ保持回路は、入力されたシリアルデータをパラレルデータに変換する第１のシリアル・パラレル変換ブロックと、記憶ブロックと、前記記憶ブロックのアクセスされるアドレスを指定するアドレス制御ブロックと、書き込み命令が与えられた際に、前記第１のシリアル・パラレル変換ブロックのパラレルデータを前記記憶ブロックの前記アドレス制御ブロックが指定したアドレスへ書き込む第１の書き込み制御ブロックと、読み出し命令が与えられた際に、前記記憶ブロックの前記アドレス制御ブロックが指定したアドレスからパラレルデータを読み出す第１の読み出し制御ブロックと、前記第１の読み出し制御ブロックから読み出されたパラレルデータをシリアルデータに変換して出力する第１のパラレル・シリアル変換ブロックとを備えると共に、読み出し命令が与えられた際に、前記記憶ブロックの特定アドレスからパラレルデータを読み出す第２の読み出し制御ブロックと、前記第２の読み出し制御ブロックから読み出されたパラレルデータをシリアルデータに変換して出力する第２のパラレル・シリアル変換ブロックとを備えたことを特徴とする。
【０００９】
請求項４記載の発明は、前記請求項３記載のデータ保持回路において、前記第１の書き込み制御ブロック又は前記第１の読み出し制御ブロックと前記第２の読み出し制御ブロックとから、前記記憶ブロックの同じアドレスに同時にアクセス要求があった場合に、前記第２の読み出し制御ブロックからのデータ読み出しを優先させる調停ブロックを有することを特徴とする。
【００１０】
請求項５記載の発明のデータ保持回路は、入力されたシリアルデータをパラレルデータに変換する第１のシリアル・パラレル変換ブロックと、記憶ブロックと、前記記憶ブロックのアクセスされるアドレスを指定するアドレス制御ブロックと、書き込み命令が与えられた際に、前記第１のシリアル・パラレル変換ブロックのパラレルデータを前記記憶ブロックの前記アドレス制御ブロックが指定したアドレスへ書き込む第１の書き込み制御ブロックと、読み出し命令が与えられた際に、前記記憶ブロックの前記アドレス制御ブロックが指定したアドレスからパラレルデータを読み出す第１の読み出し制御ブロックと、前記第１の読み出し制御ブロックから読み出されたパラレルデータをシリアルデータに変換して出力する第１のパラレル・シリアル変換ブロックとを備えると共に、前記第１のシリアル・パラレル変換ブロックとは独立した第２のシリアル・パラレル変換ブロックと、書き込み命令が与えられた際に、前記第２のシリアル・パラレル変換ブロックからのパラレルデータを前記記憶ブロックの第１の特定アドレスに書き込む第２の書き込み制御ブロックと、読み出し命令が与えられた際に、前記記憶ブロックの第２の特定アドレスからパラレルデータを読み出す第２の読み出し制御ブロックと、前記第２の読み出し制御ブロックから読み出されたパラレルデータをシリアルデータに変換して出力する第２のパラレル・シリアル変換ブロックとを備えたことを特徴とする。
【００１１】
請求項６記載の発明は、前記請求項５記載のデータ保持回路において、前記第１の書き込み制御ブロック又は前記第１の読み出し制御ブロックと、前記第２の書き込み制御ブロック又は前記第２の読み出し制御ブロックとから、前記記憶ブロックの同じアドレスに同時にアクセス要求があった場合に、前記第２の書き込み制御ブロック又は前記第２の読み出し制御ブロックからのアクセスを優先させる調停ブロックを有することを特徴とする。
【００１２】
請求項７記載の発明は、前記請求項１、２、５及び６の何れか１項に記載のデータ保持回路において、前記第１の書き込み制御ブロック及びアドレス制御ブロックは、前記記憶ブロックの特定アドレス又は第１の特定アドレスに対して、パラレルデータを書き込み可能であることを特徴とする。
【００１３】
請求項８記載の発明は、前記請求項３〜６の何れか１項に記載のデータ保持回路において、前記第１の読み出し制御ブロック及びアドレス制御ブロックは、前記記憶ブロックの特定アドレス又は第２の特定アドレスに保持されたパラレルデータを読み出し可能であることを特徴とする。
【００１４】
請求項９記載の発明の手振れ補正機能付きカメラは、前記請求項１、２及び５〜８の何れか１項に記載のデータ保持回路を備えた手振れ補正機能付きカメラであって、前記記憶ブロックの特定アドレス又は第１の特定アドレスに書き込まれるパラレルデータは、手振れ補正の目標レンズ位置情報であることを特徴とする。
【００１５】
請求項１０記載の発明の手振れ補正機能付きカメラは、前記請求項３〜８の何れか１項に記載のデータ保持回路を備えた手振れ補正機能付きカメラであって、前記記憶ブロックの特定アドレス又は第２の特定アドレスに出力されているパラレルデータは、現在レンズ位置情報であることを特徴とする。
【００１６】
以上により、請求項１〜１０記載の発明のデータ保持回路では、追加する第２のポートでは、情報を記憶ブロックの特定アドレスに対してのみ書き込み又は読み出しするので、記憶ブロックの全アドレスに対してアクセスする構成で必要となるアドレス制御ブロックが不要になり、回路規模を縮小できる。
【００１７】
また、情報の書き込み又は読み出しに際しては、常に特定アドレスに対して行うので、アドレス情報が不要となり、その分、１回当りのデータ書き込み又は読み出しに必要な情報（ビット数）を少なく制限できて、短時間で高速に多くの情報の転送、更新が可能である。
【発明の効果】
【００１８】
以上説明したように、請求項１〜１０記載の発明のデータ保持回路によれば、メモリの全アドレスにアクセス可能なポートと、メモリの特定アドレスにのみアクセス可能なポートとを有する構成としたので、回路規模を抑えつつ、高ビットレートで更新すべき情報を高速に保持更新することが可能である。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態１のデータ保持回路を示すブロック図である。
【図２】本発明の実施形態２のデータ保持回路を示すブロック図である。
【図３】本発明の実施形態３のデータ保持回路を示すブロック図である。
【図４】本発明の実施形態４のデータ保持回路を示すブロック図である。
【図５】本発明の実施形態５のデータ保持回路を示すブロック図である。
【図６】本発明の実施形態６のデータ保持回路を示すブロック図である。
【図７】本発明の実施形態１において第１のシリアル端子からのデータ書き込み時における各種信号波形図である。
【図８】同第１のシリアル端子からのデータ読み出し時における各種信号波形図である。
【図９】同実施形態１において第２のシリアル端子からのデータ書き込み時における各種信号波形図である。
【図１０】本発明の実施形態３において第２のシリアル端子からのデータ書き込み時における各種信号波形図である。
【図１１】本発明の実施形態５において第２のシリアル端子からのデータ書き込み時における各種信号波形図である。
【図１２】本発明の実施形態５において第２のシリアル端子からのデータ読み出し時における各種信号波形図である。
【発明を実施するための形態】
【００２０】
（実施形態１）
図１は本発明の実施形態１のデータ保持回路を示し、手振れ補正機能付きカメラに搭載されるデータ保持回路を示す。
【００２１】
同図において、１は第１のシリアル入力のイネーブル信号ＷＥＮ１及び、クロック信号ＷＣＫ１、データ信号ＷＤＴ１が入力される第１のシリアル・パラレル変換ブロックである。前記データ信号ＷＤＴ１には、アドレスデータ１００と、書き込み・読み出し指定情報と、書き込みデータとが含まれる。この第１のシリアル・パラレル変換ブロック１は、前記データ信号ＷＤＴ１からアドレスデータ１００を取り出して出力すると共に、前記データ信号ＷＤＴ１に含まれる書き込み・読み出し指定情報に基づいて書き込み指定時に書き込み制御信号１０２を出力する一方、読み出し指定時に読み出し制御信号１０５を出力し、更に、前記データ信号ＷＤＴ１に含まれるシリアル書き込みデータをパラレル書き込みデータ信号１０１に変換する。
【００２２】
また、４はデータを記憶する記憶ブロック、２は前記第１のシリアル・パラレル変換ブロック１からのアドレスデータ１００を受けて、記憶ブロック４のどのアドレスにアクセスを行うかを指定するアドレス指定信号１０４を出力するアドレス制御ブロックである。３は前記第１のシリアル・パラレル変換ブロック１からのパラレルデータ１０１及び書き込み制御信号１０２を受けて前記記憶ブロック４へのパラレルデータ１０１の書き込み動作を行う第１の書き込み制御ブロックである。前記記憶ブロック４は、前記アドレス制御ブロック２からのアドレス指定信号１０４及び書き込み制御ブロック３からの書き込みパラレルデータ１０３を受けて、この書き込みパラレルデータ１０３をアドレス指定信号１０４が指定する記憶ブロック４のアドレスに記憶する。
【００２３】
更に、図１において、５は前記第１のシリアル・パラレル変換ブロック１からの読み出し制御信号１０５を受けて、前記記憶ブロック４からデータ１０６をシリアルに読み出し、この読み出したデータ１０６を読み出し信号１０７として出力する読み出し制御ブロック（第１の読み出し制御ブロック）、６はシリアルイネーブル信号ＷＥＮ１、クロック信号ＷＣＫ１及び読み出し制御ブロック５からのパラレル読み出し信号１０７を受けてパラレル・シリアル変換を行い、出力信号ＲＤＴ１として出力するパラレル・シリアル変換ブロック（第１のパラレル・シリアル変換ブロック）である。
【００２４】
そして、図１において、７は第２のシリアル入力のイネーブル信号ＷＥＮ２及び、クロック信号ＷＣＫ２、データ信号ＷＤＴ２が入力される第２のシリアル・パラレル変換ブロックである。前記データ信号ＷＤＴ２は、シリアルデータのみで構成され、前記データ信号ＷＤＴ１のようにアドレス信号や書き込み・読み出し指定情報は含まれない。前記第２のシリアル・パラレル変換ブロック７は、データ信号ＷＤＴ２をパラレルデータ１０８に変換して出力すると共に、イネーブル信号ＷＥＮ１に基づいて書き込み制御信号１０９を出力する。
【００２５】
８は前記第２のシリアル・パラレル変換ブロック７からのデータ信号１０８及び書き込み制御信号１０９を受けて、前記受けたデータ信号１０８を書き込みデータ１１０として記憶ブロック４に出力し、書き込み動作を行う第２の書き込み制御ブロックである。
【００２６】
前記第１の書き込み制御ブロック３は、記憶ブロック４の全てのアドレスに対して接続されており、記憶ブロック４はアドレス制御ブロック２のアドレス指定信号１０４が指定したアドレスに対して前記書き込み制御ブロック３からの書き込みデータ１０３を保持する。例えば、記憶ブロック４のアドレス０にデータを書き込むと、手振れ補正機能におけるＤＡＣ（DA Converter）の値が反映され、アドレス１ではＰＷＭ出力のＤｕｔｙ値が、アドレスｎではパワーマネジメント値が各々設定され、各アドレスに対して特定の機能が割り当てられている。
【００２７】
これに対し、第２の書き込み制御ブロック８は、所定の特定アドレスｘのみにしか接続されていない。このため、第２の書き込み制御ブロック８からの書き込みデータは記憶ブロック４の前記特定アドレスｘのみに保持される。この特定アドレスｘには、例えばカメラの手振れ補正の目標レンズ位置が設定される。従って、前記データ信号ＷＤＴ２には、データ信号ＷＤＴ１に含まれるようなアドレス信号が不要である。
【００２８】
以下、本実施形態のデータ保持回路の動作について具体的に説明する。
【００２９】
通常、シリアル転送によりデータを書き込む場合、第１のシリアル・パラレル変換ブロック１に入力すべき第１のシリアル入力に対して、図７に示す通り、３種の信号ＷＥＮ１、ＷＣＫ１、ＷＤＴ１を入力する。この例の場合、データ信号ＷＤＴ１は、最初にアドレス情報（８ビットのアドレスＡ０〜Ａ７）を、次に、書き込み・読み出し指定情報ＲＷを、最後に書き込みデータ（８ビットのデータＤ０〜Ｄ７）が並んで構成される。図７では、アドレス情報、書き込みデータ共にＭＳＢファースト（Most Significant Byte First）としている。書き込み・読み出し指定情報ＲＷはＬレベル（書き込み指定）としている。
【００３０】
入力されたシリアル信号ＷＤＴ１は第１のシリアル・パラレル変換ブロック１でパラレルデータに変換され、アドレス情報（Ａ０〜Ａ７）はアドレスデータ１００としてアドレス制御ブロック２に入力される。アドレス制御回路２は、前記アドレスデータ１００の値をデコードし、アドレス指定信号１０４を出力する。また、書き込みデータ（Ｄ０〜Ｄ７）は第１の書き込み制御ブロック３に入力される。第１の書き込み制御ブロック３は、書き込み制御信号１０２がアクティブならば、データ信号１０１を書き込みデータ１０３として記憶ブロック４へ出力する。記憶ブロック４は、前記アドレス指定信号１０４と書き込みデータ１０３とを受けて、該当するアドレスにデータを格納する。このとき、記憶ブロック４に存在する全てのアドレスに対して自由にデータ書き込みが可能である。
【００３１】
一方、データを読み出す場合には、図８に示す通り、信号ＷＥＮ１、ＷＣＫ１、ＷＤＴ１が第１のシリアル・パラレル変換ブロック１に入力される。この信号の入力形式は前記書き込み時を同じであるが、書き込み・読み出し指定情報をＨレベル（読み出し指定）にしている。入力されたシリアル信号は、シリアル・パラレル変換ブロック１でパラレルデータに変換され、アドレス情報（Ａ０〜Ａ７）はアドレスデータ１００としてアドレス制御ブロック２に入力される。アドレス制御回路２は、アドレスデータ１００の値をデコードし、アドレス指定信号１０４を出力する。また、読み出し制御ブロック５は、読み出し制御信号１０５がアクティブならば、読み出しデータ（Ｄ０〜Ｄ７）より成るパラレル読み出し信号１０６を読み出し信号１０７としてパラレル・シリアル変換ブロック６へ出力する。このパラレル・シリアル変換ブロック６は、クロック信号ＷＣＫ１に同期してシリアル信号に変換し、出力信号（Ｄ０〜Ｄ７）ＲＤＴ１を出力する。このとき、記憶ブロック４に存在する全てのアドレスに対して自由にデータ読み出しが可能である。
【００３２】
また、第２のシリアル入力によりデータを書き込む場合には、図９に示すような信号ＷＥＮ２、ＷＣＫ２、ＷＤＴ２を第２のシリアル・パラレル変換ブロック７に入力する。図９の例示では、入力データＷＤＴ２としては、記憶ブロック４への書き込みデータ（Ｄ０〜Ｄ７）のみであり、アドレス情報及び書き込み・読み出し指定情報は含まない。書き込みデータ（Ｄ０〜Ｄ７）はＭＳＢファーストで入力される。第２のシリアル・パラレル変換ブロック７は、入力されたシリアル信号をパラレルデータに変換し、データ信号１０８と書き込み制御信号１０９とを出力する。第２の書き込み制御ブロック８は、書き込み制御信号１０９がアクティブになったタイミングで書き込みデータ（Ｄ０〜Ｄ７）１１０を出力し、記憶ブロック４の予め決められた特定アドレスｘに対してこの書き込みデータ（Ｄ０〜Ｄ７）１１０を書き込む。
【００３３】
以上により、デジタルカメラで用いられている手振れ補正機能のように、リアルタイムで連続して高速に目標レンズ位置情報を更新するような機能を実現する場合には、第２のシリアル端子から目標レンズ位置情報を入力し、一方、目標レンズ位置情報以外の例えば動画などの音声ゲインやカメラの絞りの開き具合などの制御情報を第１のシリアル端子より入力することにより、リアルタイムで連続的に目標レンズ位置情報を高ビットレートで更新しつつ、手振れ補正機能を良好に発揮することができる。
【００３４】
また、第２のシリアル入力は、アドレス情報及び書き込み・読み出し指定情報を省略できるので、１回当たりの書き込みを少ないビット数で行うことが可能となり、短時間により多くのデータ転送が可能となる。
【００３５】
更に、第１の書き込み制御ブロック３及びアドレス制御ブロック２を用いて、第１のシリアル端子からも第２のシリアル端子がアクセスする特定アドレスｘに対してアクセスが可能であるので、高性能な手振れ補正が不要な製品に対しても、この技術を使用したＬＳＩの第２のシリアル入力端子をアクティブではない状態に固定しておけば、ＬＳＩ間の配線を削減することができ、実装面積の削減が可能という柔軟性も持ち合わせている。
【００３６】
（実施形態２）
次に、本発明の第２の実施形態を説明する。
【００３７】
図２は本発明の実施形態２のデータ保持回路を示し、手振れ補正機能付きカメラに搭載されるデータ保持回路である。
【００３８】
同図において、１〜８、及び１００〜１０９、ＷＥＮ１、ＷＣＫ１、ＷＤＴ１、ＲＤＴ１、ＷＥＮ２、ＷＣＫ２、ＷＤＴ２については実施形態１と同じであるので、それ等の説明を省略する。
【００３９】
図２において、追加された構成は、調停ブロック９である。この調停ブロック９は、第１シリアル・パラレル変換ブロック１からの書き込み制御信号１０２及び読み出し制御信号１０５と、第２シリアル・パラレル変換ブロック７からの書き込み制御信号１０９とを受けて、第１のシリアル端子からの入力と第２のシリアル端子からの入力とが同時に記憶ブロック４の同じアドレスをアクセスしようとした際に、第２のシリアル端子の入力のアクセスを優先する。この調停ブロック９は、調停済みの書き込み制御信号１０２’、１０９’、及び読み出し制御信号１０５’を各々第１及び第２の書き込み制御ブロック３、８及び読み出し制御ブロック５へ出力する。
【００４０】
以下、本実施形態のデータ保持回路の動作について説明する。
【００４１】
基本的な動作については実施形態１と同じであるので、その詳細な説明を省略する。第１のシリアル端子からの入力と第２のシリアル端子からの入力とが同時に記憶ブロック４の特定アドレスｘに対してアクセスを行おうとした際には、調停ブロック９は、第２のシリアル端子からの要求を優先するように調停を行う。これにより、第２のシリアル端子からリアルタイム性を要するアクセスが優先され、システムの安定性を確保する。また、同時にアクセスされることによるデータ破壊の可能性をなくすことができる。
【００４２】
従って、本実施形態では、実施形態１の効果に加えて、調停ブロック９により、同時アクセスによるデータの破壊の可能性をなくすことができるので、システムが安定動作に動作する。
【００４３】
（実施形態３）
図３は本発明の実施形態３のデータ保持回路を示し、手振れ補正機能付きカメラに搭載されるデータ保持回路である。
【００４４】
図３において、１〜６及び１００〜１０７、ＷＥＮ１、ＷＣＫ１、ＷＤＴ１、ＲＤＴ１、ＷＥＮ２、ＷＣＫ２については、実施形態１と同じであるので、それ等の説明を省略する。
【００４５】
図３において、１０は第２のシリアル端子のイネーブル信号ＷＥＮ２を元に記憶ブロック４からパラレル読み出しデータ１１１を読み出し、読み出し信号１１２として第２のパラレル・シリアル変換ブロック１１に出力する第２の読み出し制御ブロックである。第２のパラレル・シリアル変換ブロック１１は、第２のシリアル入力のクロック信号ＷＣＫ２に同期して、パラレル読み出し信号１１２をシリアル変換して、シリアルデータＲＤＴ２を出力する。
【００４６】
ここで、第１の読み出し制御ブロック５は、記憶ブロック４の全てのアドレスに対して接続され、記憶ブロック４は、アドレス制御ブロック２から出力される指定アドレスに保持しているデータを出力し、この出力データは第１の読み出し制御ブロック５に入力される。
【００４７】
これに対し、第２の読み出し制御ブロック１０は、記憶ブロック４の特定アドレスｙのみにしか接続されていない。この関係上、第２の読み出し制御ブロック１０は、記憶ブロック４の前記特定アドレスｙからのみデータを読み出すことができる。
【００４８】
以下、本実施形態のデータ保持回路の動作について説明する。
【００４９】
ブロック１〜６及び信号１００〜１０７、ＷＥＮ１、ＷＣＫ１、ＷＤＴ１、ＲＤＴ１については、実施形態１と同じであるので、それ等の説明を省略する。
【００５０】
第２のシリアル端子の入力信号ＷＥＮ２、ＷＣＫ２、出力信号ＷＤＴ２の信号波形を図１０に示す。同図の例示では、記憶ブロック４からデータを読み出すためのアドレス情報及び書き込み・読み出し制御情報は含まれない。読み出しデータ（Ｄ０〜Ｄ７）はＭＳＢファーストで出力される。
【００５１】
イネーブル信号ＷＥＮ２がＨレベルになると、読み出し制御ブロック１０は、記憶ブロック４の予め決められた特定アドレスｙの読み出しデータ１１１を読み出す。この読み出しデータ１１１は、例えば手振れ補正機能を有するカメラでは、記憶ブロックｙに出力、表現されている現在カメラ位置データである。第２のシリアル・パラレル変換ブロック１１は、第２の読み出し制御ブロック１０の出力である読み出し信号１１２をシリアルデータに変換し、クロック信号ＷＣＫ２に同期して読み出しデータＲＤＴ２として出力する。
【００５２】
これにより、デジタルカメラで用いられている手振れ補正機能のように、手振れセンサーからの信号をＡＤ変換して記憶ブロック４の特定アドレスｙに出力し、その結果を現在レンズ位置情報としてリアルタイムで連続して高速に読み出す機能を実現する場合、第２のシリアル端子から手振れセンサーの出力値を記憶ブロック４の特定アドレスｙから読み出すと共に、それ以外の制御情報を第１のシリアル端子より入力することにより、リアルタイムで連続的に手振れセンサーの出力情報を取得更新しながら、手振れ補正機能を良好に発揮することができる。
【００５３】
また、第２のシリアル端子の信号はアドレス情報及び書き込み・読み出し指定情報を省略できるので、１回当たりの読み出しを少ないビット数で行うことが可能となり、短時間により多くのデータ転送が可能となる。
【００５４】
更に、第１のシリアル端子からも第２のシリアル端子がアクセスするアドレスｙに対してアクセスが可能であるので、高性能な手振れ補正が不要な製品に対しても、この技術を使用したＬＳＩの第２のシリアル端子をアクティブではない状態に固定しておけば、ＬＳＩ間の配線を削減することができ、実装面積の削減が可能という柔軟性も持ち合わせている。
【００５５】
（実施形態４）
続いて、本発明の実施形態４を説明する。
【００５６】
図４は本発明の実施形態４のデータ保持回路を示し、手振れ補正機能付きカメラに搭載されるデータ保持回路である。
【００５７】
同図において、１〜６、１０、１１及び１００〜１０９、１１１、１１２、ＷＥＮ１、ＷＣＫ１、ＷＤＴ１、ＲＤＴ１、ＷＥＮ２、ＷＣＫ２、ＲＤＴ２については、実施形態３と同じであるので、それ等の説明を省略する。
【００５８】
図４で追加した構成は、調停ブロック１２である。この調停ブロック１２は、第１のシリアル・パラレル変換ブロック１からの書き込み制御信号１０２及び読み出し制御信号１０５と、第２のシリアル端子のイネーブル信号ＷＥＮ２とを受けて、第１のシリアル端子からの信号と第２のシリアル端子からの信号とが同時に同じアドレスｙをアクセスしようとした際に、第２のシリアル端子のアクセスを優先する。この調停ブロック１２は、調停済みの書き込み制御信号１０２’及び読み出し制御信号１０５’と、信号ＷＥＮ２ａとを各々書き込み制御ブロック３及び第１の読み出し制御ブロック５と、第２の読み出し制御ブロック１０へ出力する。
【００５９】
以下、本実施形態のデータ保持回路の動作について説明する。
【００６０】
基本的な動作については実施形態３と同じであるので、その説明を省略する。第１のシリアル端子からの入力と第２のシリアル端子からの入力とが同時に記憶ブロック４のアドレスｙに対してアクセスを行おうとした際には、調停ブロック１２は、第２のシリアル端子からの要求を優先するように調停を行う。これにより、第２のシリアル端子からリアルタイム性を要するアクセスが優先されるので、システムの安定性が確保される。また、同時にアクセスされることに起因するデータ破壊の可能性をなくすことが可能となる。
【００６１】
従って、本実施形態では、実施形態３の効果に加えて、調停ブロック１２により、同時アクセスによるデータの破壊の可能性をなくすことができるので、システムが安定動作に動作する。
【００６２】
（実施形態５）
図５は本発明の実施形態５のデータ保持回路を示し、手振れ補正機能付きカメラに搭載されるデータ保持回路である。
【００６３】
同図の１〜８、１０、１１及び１００〜１１０、ＷＥＮ１、ＷＣＫ１、ＷＤＴ１、ＲＤＴ１については、実施形態１と同じであるので、それ等の説明を省略する。また、同図の１０、１１及び１１１、１１２も実施形態３と同じであるので、それ等の説明を省略する。
【００６４】
図５のデータ保持回路は、図１と図３の両データ保持回路を組合せた構成を持つ。同図において、第２のシリアル・パラレル変換ブロック７は、第２のシリアル端子のデータ信号ＷＤＴ２に含まれる書き込み・読み出し指定情報が読み出し指定であった際に、読み出し制御信号１１３を出力して、第２の読み出し制御ブロック１０に対して記憶ブロック４からデータを読み出すように指令する。
【００６５】
第２の読み出し制御ブロック１０により記憶ブロック４から読み出されたパラレルデータは、第２のパラレル・シリアル変換ブロック１１においてシリアル信号に変換された後、クロックＷＣＫ２に同期して読み出しデータＲＤＴ２として出力される。但し、本実施形態では、第２のシリアル端子にも書き込みと読み出しの両機能が備わっている。このため、図１１及び図１２に示すように、データ信号ＷＤＴ２’の最初の位置に書き込み・読み出し指定情報ＲＷが含められる。この指定情報ＲＷを参照して、記憶ブロック４の予め決められた特定アドレス（第１の特定アドレス）ｘへのデータ書き込み、及び特定アドレス（第２の特定アドレス）ｙからのデータ読み出しが行われる。
【００６６】
従って、本実施形態では、デジタルカメラで用いられている手振れ補正機能のように、手振れセンサーからの出力を現在レンズ位置情報信号としてＡＤ変換して記憶ブロック４の特定アドレスｙに出力し、その特定アドレスｙの現在レンズ位置情報を第２のシリアル端子の信号入力によって読み出し、その後、その読み出したデータを別途ＣＰＵなどで演算し、その演算結果を目標レンズ位置情報として第２のシリアル端子から記録ブロック４の特定アドレスｘに書き込むといった一連の動作を高速でリアルタイムに行うことができる。
【００６７】
また、手振れセンサーの出力値の読み出しと目標レンズ位置情報の書き込み以外の制御情報を第１のシリアル端子より入出力することにより、リアルタイムで連続的に手振れ補正を実現することができる。
【００６８】
更に、第２のシリアル端子からの信号入力はアドレス情報を省略できるので、１回当たりの書き込み・読み出しを少ないビット数で行うことが可能となり、短時間により多くのデータ転送が可能となる。
【００６９】
加えて、第１のシリアル端子からも第２のシリアル端子がアクセスする特定アドレスｘ及びｙに対してアクセスが可能であるので、高性能な手振れ補正が不要な製品に対しても、この技術を使用したＬＳＩの第２のシリアル入力端子をアクティブではない状態に固定しておけば、ＬＳＩ間の配線を削減することができ、実装面積の削減が可能という柔軟性も持ち合わせている。
【００７０】
（実施形態６）
続いて、本発明の実施形態６を説明する。
【００７１】
図６は本発明の実施形態６のデータ保持回路を示し、手振れ補正機能付きカメラに搭載されるデータ保持回路である。
【００７２】
同図の１〜８、１０、１１及び１００〜１１３、ＷＥＮ１、ＷＣＫ１、ＷＤＴ１、ＲＤＴ１、ＷＥＮ２、ＷＣＫ２、ＲＤＴ２については、実施形態５と同じであるので、その説明を省略する。
【００７３】
図６において、追加した構成は調停ブロック１３である。この調停ブロック１３は、第１のシリアル・パラレル変換ブロック１からの書き込み制御信号１０２及び読み出し制御信号１０５と、第２のシリアル・パラレル変換ブロック７からの書き込み制御信号１０９及び読み出し制御信号１１３とを受けて、第１のシリアル端子からの信号と第２のシリアル端子からの信号とが同時に記憶ブロック４の同じ特定アドレスｘ又はｙをアクセスしようとした際に、第２のシリアル端子からのアクセスを優先する。調停ブロック１３は、調停済みの書き込み制御信号１０２’、１０９’及び読み出し制御信号１０５’、１１３’を各々第１の書き込み制御ブロック３及び第２の書き込み制御ブロック８並びに第１の読み出し制御ブロック５及び第２の読み出し制御ブロック１０へ出力する。
【００７４】
以下、本実施形態のデータ保持回路の動作について説明する。
【００７５】
基本的な動作については実施形態５と同じであるので、その説明を省略する。第１のシリアル端子からの信号と第２のシリアル端子からの信号とが同時に同じ特定アドレスｘ又はｙに対してアクセスを行おうとした際には、調停ブロック１３は、第２のシリアル端子からの要求を優先するように調停を行う。これにより、第２のシリアル端子からのリアルタイム性を要するアクセスが優先されて、システムの安定性が確保されする。また、同時にアクセスされることに起因するデータ破壊の可能性をなくすことが可能となる。
【００７６】
従って、本実施形態では、実施形態５の効果に加えて、調停ブロック１３により、同時アクセスによるデータの破壊の可能性をなくすことができるので、システムが安定動作に動作する。
【産業上の利用可能性】
【００７７】
以上説明したように、本発明は、メモリの全てのアドレスにアクセス可能なポートと、メモリの特定アドレスにのみアクセス可能なポートとを有する構成としたので、回路規模を抑えつつ、高ビットレートで更新すべき情報を高速に保持更新するデータ保持回路として有用であり、特に、目標レンズ位置情報や現在レンズ位置情報を更新保持する手振れ補正機能を有するカメラに好適である。
【符号の説明】
【００７８】
１              第１のシリアル・パラレル変換ブロック
２              アドレス制御ブロック
３              第１の書き込み制御ブロック
４              記憶ブロック
５              読み出し制御ブロック（第１の読み出し制御ブロック）
６              パラレル・シリアル変換ブロック
（第１のパラレル・シリアル変換ブロック）
７              第２のシリアル・パラレル変換ブロック
８              第２の書き込み制御ブロック
９、１２、１３       調停ブロック
１０             第２の読み出し制御ブロック
１１             第２のパラレル・シリアル変換ブロック
１００            アドレスデータ
ｘ              特定アドレス（第１の特定アドレス）
ｙ              特定アドレス（第２の特定アドレス）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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