(57)【要約】【課題】本発明は、メニーコアプロセッサを用いた高性能かつ小型で少消費電力の画像形成装置及びプロセッサ制御方法に関する。【解決手段】デジタル複写装置１は、画像形成を行うのに必要な複数の異なる機能を実行する多数のＣＰＵコアを搭載するメニーコアプロセッサ１１のＣＰＵコアを、それぞれ適宜の数のＣＰＵコアからなる機能コアブロックに分割し、各機能コアブロックに対して該機能を割り当て、該各コアブロックに、他の機能に割り当てられているコアブロックの機能動作から独立して、それぞれ割り当てられている該機能の処理を実行させる。【選択図】          図１
2012150700.tif 000002
【特許請求の範囲】
【請求項１】
複数の異なる機能を備え、該機能を多数のプロセッサコアを搭載するプロセッサによって実行動作させて少なくとも画像形成を行う画像形成装置であって、
前記プロセッサは、
前記プロセッサコアが、それぞれ適宜の数のプロセッサコアからなるコアブロックに分割され、該各コアブロックに対して前記機能が割り当てられていて、該各コアブロックが、他の機能に割り当てられているコアブロックの機能動作から独立して、それぞれ割り当てられている該機能の処理を実行することを特徴とする画像形成装置。
【請求項２】
前記コアブロックは、
該コアブロックに割り当てられている前記機能の内容に応じて、該コアブロックに属する前記プロセッサコアの数が設定されていることを特徴とする請求項１記載の画像形成装置。
【請求項３】
前記画像形成装置は、
前記機能の実行に必要なプログラムを各機能毎に記憶するプログラム記憶手段と、
前記コアブロック毎に、該コアブロックに割り当てる前記機能に対応する前記プログラムの前記プログラム記憶手段での記憶先を設定する機能設定手段と、
を備えていることを特徴とする請求項１または請求項２記載の画像形成装置。
【請求項４】
前記プロセッサは、
複数のメモリコントローラを搭載し、該メモリコントローラを使用する前記コアブロックが予め決定されていることを特徴とする請求項１から請求項４のいずれかに記載の画像形成装置。
【請求項５】
複数の異なる機能を備え、該機能を多数のプロセッサコアを搭載するプロセッサによって実行動作させ少なくとも画像形成を行う画像形成装置におけるプロセッサ制御方法であって、
前記プロセッサコアを、それぞれ適宜の数のプロセッサコアからなるコアブロックに分割するプロセッサコア分割処理ステップと、
前記各コアブロックに対して前記機能を割り当てて、該各コアブロックに、他の機能に割り当てられているコアブロックの機能動作から独立して、それぞれ割り当てられている該機能の処理を実行させる実行処理ステップと、
を有することを特徴とするプロセッサ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置及びプロセッサ制御方法に関し、詳細には、メニーコアプロセッサを用いた高性能かつ小型で少消費電力の画像形成装置及びプロセッサ制御方法に関する。
【背景技術】
【０００２】
近年、複合装置、複写装置、プリンタ装置等の画像処理装置においても、多機能化、高機能化、高速化されるのに伴って、処理能力の低いＣＰＵ（Central Processing Unit ）では、要求される全ての処理を要求される時間内に処理することが困難となり、画像処理を専用に行うプロセッサや特定の処理（アプリケーション）用のプロセッサを追加して必要な処理性能を確保する画像形成装置が出現している。すなわち、従来、画像形成装置においては、画像形成装置全体の制御を行うコントローラＣＰＵ以外に、制御対象のユニット（操作ユニット、エンジンユニット、画処理ユニット等）毎に、ＣＰＵを持たせて、ユニット毎に制御ソフトウェアを実行してユニットの処理を行わせるとともに、全体の処理をコントローラＣＰＵで行うようになってきており、これらの各ユニットの制御ソフトウェアは、それぞれ別々に開発が行われているのが一般的となってきている。
【０００３】
すなわち、従来の高機能な画像形成装置は、例えば、図８に複写装置１００を示すように、コントローラボード１０１、操作パネル１０２、アクセラレータ１０３、エンジンボード１０４、スキャナ１０５及びプロッタ１０６等を備えている。
【０００４】
コントローラボード１０１は、チップセット構成のＣＰＵ１１１、ＣＰＵ１１１のワークメモリであるＲＡＭ（Random Access Memory）１１２、プログラムやシステムデータ等を格納するＲＯＭ（Read Only Memory）１１３、プログラムや画像データ等を記憶するハードディスク（ＨＤＤ）１１４及び省エネルギー制御、Ｉ／Ｆ等の処理を行うコントローラ（ＣＴＬ）ＡＳＩＣ（Application Specific Integrated Circuit）１１５等を搭載しており、ＣＰＵ１１１が、ＲＯＭ１１３やハードディスク１１４内のプログラムに基づいてプロッタ１０６、スキャナ１０５図示しないＦＡＸ、ネットワーク等のデータ処理を含めた全体的な制御を行う。
【０００５】
操作パネル１０２は、ＣＰＵ１２１、ハードキーである操作キー１２２及びタッチパネル付きＬＣＤ（Liquid Crystal Display）１２３等を備えており、操作キー１２２のインターフェイス処理、ＬＣＤ１２３へのデータ表示処理、タッチパネルコントロール処理、キーマトリックスコントロール処理等の処理をＣＰＵ１２１が行う。
【０００６】
アクセラレータ１０３は、ＣＰＵ１３１を備えており、コントローラのＣＰＵ１１１のみでは処理が遅くなるか他の処理に影響のでる特定の高負荷処理、例えば、ＯＣＲ（Optical Character Reader：光学式文字読取装置）やスキャンデータのＰＤＦ（Portable Document Format）化、ＪＰＥＧ（Joint Picture Engineering Group）符号化等の処理を、コントローラボード１０１のＣＰＵ１１１に代わって実行する。このアクセラレータ１０３は、ＣＰＵ１１１の代わりに、ＤＳＰ（Digital Signal Processor:デジタルシグナルプロセッサ）を搭載していることもある。
【０００７】
エンジンボード１０４は、ＣＰＵ１４１、ＲＡＭ１４２、ＲＯＭ１４３、画像処理ＡＳＩＣ１４４及び書き込み処理ＡＳＩＣ１４５等を搭載しており、ＣＰＵ１４１が、ＲＯＭ１４３内のプログラムに基づいてＲＡＭ１４２をワークメモリとして利用して、スキャナ１０５からのスキャンデータの画像処理、プロッタ１０６への書き込みデータの画像処理を画像処理ＡＳＩＣ１４４で行わせるとともに、プリンタ１０６の書き込み制御を、書き込み処理ＡＳＩＣ１４５を利用して行う。このエンジンボード１０４の取り扱うデータは、スキャンデータ、撮像用データ等の大容量の非圧縮データであるため、高速処理用のＡＳＩＣ１４４、１４５で処理する。
【０００８】
ところが、上述のような従来の複写装置１００は、図９に示すように、コントローラボード１０１にＣＰＵ１１１及びチップセット１１１ａを搭載しているとともに、各ユニット１０２、１０３、１０４にＣＰＵ１２１、１３１、１４１を搭載して処理を行っているため、デバイス数が多くなって、電源プレーンが増加し、実装面積が増加して大型化するとともに、複写装置１００の総合的な消費電力が増加するという問題があった。
【０００９】
また、コンピュータにおいては、１つのプロセッサにＣＰＵコアを複数持ち、複数のコアでプログラムの実行単位であるスレッドを並列処理することで、コンピュータ全体のスループット（処理性能）を向上させる技術が既に知られているが、このようなマルチコアシステムにおいては、ＯＳ（Operating System）がスレッドを各ＣＰＵコアに割り当てるスケジューリング等の管理を行う。
【００１０】
そして、従来、マルチコアプロセッサを用いて複数の画像データに対して、所定の画像処理を並列して実行する技術が提案されている（特許文献１参照）。
【００１１】
また、従来、複数のＣＰＵコア、メモリ及び出力インターフェイスが共通のバスを介して接続されているマルチコアシステムにおいて、スケジューラによってスレッドを各ＣＰＵコアに割り当て、第１のＣＰＵコアによるスレッドの実行に伴ってメモリにアクセス中であると、第２のＣＰＵコアによるスレッドの実行前に、アイドル状態を第２のＣＰＵコアに割り当て、１つのマルチコアＣＰＵで複数の処理を行うとともに、マルチスレッド処理でのバス占有におけるオーバーヘッドを抑制する技術が提案されている（特許文献２参照）。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記公報記載の従来技術にあっては、消費電力の増加の問題を解決することができず、また、画像形成装置にエンジンのように高度な画像処理をリアルタイムに実行する必要のある処理に対して適用することができない。
【００１３】
すなわち、特許文献１記載の従来技術にあっては、マルチコアプロセッサを用いて複数の画像データに対して、所定の画像処理を並列して実行しているため、画像形成装置のように複数の機能ユニットを処理する場合には、機能ユニット毎にＣＰＵを搭載する必要があり、デバイス数の増加に伴って実装面積が増加して大型化するとともに、画像形成装置の総合的な消費電力が増加するという問題については解決することができない。
【００１４】
また、特許文献２記載の従来技術にあっては、コンピュータにおけるマルチコアシステムと同様に、ソフトウェア上のスケジューラによってプログラムの実行単位であるスレッドを各ＣＰＵコアに割り当てている。したがって、マルチコアで動作させるためには、動作させるソフトウェアが、ＯＳのマルチスレッド機能に対応している必要があり、また、ＣＰＵコア、メモリ等のリソースもＯＳに管理されるため、画像形成装置のエンジンのように高度な画像処理をリアルタイムに実行する必要のあるシステムには不向きである。
【００１５】
そこで、本発明は、複数のプロセッサコアを搭載するプロセッサを用いて、要求される機能処理性能を満たしつつ複数の異なる機能処理を集約して実行し、小型化することができるとともに、消費電力を削減することのできる画像形成装置及びプロセッサ制御方法を提供することを目的としている。
【課題を解決するための手段】
【００１６】
本発明は、上記目的を達成するために、少なくとも画像形成を行うのに必要な複数の異なる機能を実行する多数のプロセッサコアを搭載するプロセッサの該プロセッサコアを、それぞれ適宜の数のプロセッサコアからなるコアブロックに分割し、該各コアブロックに対して該機能を割り当て、該各コアブロックに、他の機能に割り当てられているコアブロックの機能動作から独立して、それぞれ割り当てられている該機能の処理を実行させることを特徴としている。
【００１７】
また、本発明は、前記コアブロックが、該コアブロックに割り当てられている前記機能の内容に応じて、該コアブロックに属する前記プロセッサコアの数が設定されていることを特徴としていてもよい。
【００１８】
さらに、本発明は、前記機能の実行に必要なプログラムを各機能毎にプログラム記憶手段に記憶し、前記コアブロック毎に、該コアブロックに割り当てる前記機能に対応する前記プログラムの前記プログラム記憶手段での記憶先が設定されていることを特徴としてもよい。
【００１９】
また、本発明は、前記プロセッサが、複数のメモリコントローラを搭載し、該メモリコントローラを使用する前記コアブロックが予め決定されていることを特徴としてもよい。
【発明の効果】
【００２０】
本発明によれば、複数のプロセッサコアを搭載するプロセッサを用いて、要求される機能処理性能を満たしつつ複数の異なる機能処理を集約して、小型化することができるとともに、消費電力を削減することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施例を適用したデジタル複写装置の要部ブロック構成図。
【図２】メニーコアプロセッサのＣＰＵコア構成を示す図。
【図３】メニーコアプロセッサの電源プレーンを示す図。
【図４】メニーコアプロセッサにおけるＣＰＵコアの機能割り当て例の説明図。
【図５】メニーコアプロセッサにおけるＣＰＵコアの他の機能割り当て例の説明図。
【図６】メニーコアプロセッサにおけるデジタル複写装置の備えている機能に合わせたＣＰＵコアの機能割り当て例の説明図。
【図７】メニーコアプロセッサに機能専用メモリコントローラを設けた例の説明図。
【図８】従来の複写装置の要部ブロック構成図。
【図９】図８の複写装置におけるＣＰＵへの電源プレーンを示す図。
【発明を実施するための形態】
【００２２】
以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるので、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明によって不当に限定されるものではなく、また、本実施の形態で説明される構成の全てが本発明の必須の構成要件ではない。
【実施例１】
【００２３】
図１〜図７は、本発明の画像形成装置及びプロセッサ制御方法の一実施例を示す図であり、図１は、本発明の画像形成装置及びプロセッサ制御方法の一実施例を適用したデジタル複写装置１の要部ブロック構成図である。
【００２４】
図１において、デジタル複写装置（画像形成装置）１は、メインボード２、操作パネル３、スキャナ４及びプロッタ５を備えており、各部がバスで接続されている。
【００２５】
メインボード２は、メニーコアプロセッサ（Many Core Processor）１１、ＲＡＭ１２、ＲＯＭ１３、ハードディスク（ＨＤＤ）１４、コントローラＡＳＩＣ（ＣＴＬ  ＡＳＩＣ）１５、画像処理ＡＳＩＣ１６及び書き込み処理ＡＳＩＣ１７等を搭載しており、操作パネル３は、ハードキーである操作キー２１及びタッチパネル付きＬＣＤ２２等を備えている。
【００２６】
スキャナ４は、例えば、ＣＣＤ(Charge Coupled Device）を利用したラインイメージセンサやＣＭＯＳ（Complementary Metal Oxide Semiconductor ）を用いたイメージセンサ等が用いられており、一般にＡＤＦを備えている。ＡＤＦには、複数枚の原稿がセットされ、ＡＤＦは、セットされた原稿を１枚ずつスキャナ５の原稿読取位置に送給する。スキャナ４は、ＡＤＦから搬送されてきた原稿を走査し、原稿の画像を所定の解像度で読み取ってメインボード２に出力する。
【００２７】
プロッタ５は、例えば、電子写真式記録装置、あるいは、インク噴射式記録装置等が用いられており、プロッタ５は、１種類あるいは複数種類の所定の記録紙サイズのカット記録紙またはロール紙がセット可能な給紙部を備えている。プロッタ５は、給紙部から搬送されてくる用紙に、メインボード２から送られてくる画像データに基づいて、画像を記録出力する。
【００２８】
操作表示部３は、ハードキーである操作キー１１及びタッチパネル付きＬＣＤ１２等を備えており、メインボード２のメニーコアプロセッサ１１によって、操作キー１１の操作内容の取得処理、ＬＣＤ１２への表示データの表示処理、ＬＣＤ１２のタッチパネルに対応する機能ボタンの表示処理、タッチパネルのタッチ操作の検出処理等が行われる。
【００２９】
メニーコアプロセッサ１１は、図２に示すように、１つのプロセッサに、多数（本実施例では、３６個）のＣＰＵコア（プロセッサコア）Ｃｏ１〜Ｃｏ３６を搭載しており、メニーコアプロセッサ１１には、複数のＣＰＵコアＣｏ１〜Ｃｏ３６を駆動させるのに必要な電源が、図示しないデジタル複写装置１の電源供給部から、図３に示すような電源プレーンとして供給される。
【００３０】
図１に戻って、ＲＡＭ１２は、メニーコアプロセッサ１１のワークメモリとして利用され、ＲＯＭ１３は、ＯＳ、デジタル複写装置１の基本プログラム、本発明のメニーコアプロセッサ１１を用いた画像形成制御プログラム及び必要なシステムデータ等を格納している。
【００３１】
コントローラＡＳＩＣ１５は、スキャナ４やハードディスク１４等との間の画像データの転送制御、メニーコアプロセッサ１１の制御下で、ハードディスク１４の駆動制御、スキャナ４の駆動制御を行うとともに、省エネルギー制御を行う。
【００３２】
画像処理ＡＳＩＣ１６は、メニーコアプロセッサ１１の制御下で、画像データに対する各種画像処理、例えば、スキャナ４で読み取られた画像データ等の入力画像データに対して、プロッタ５で印刷出力するのに適した画像データへの画像処理、ネットワークを介したデータ転送に適した画像データへの画像処理、ハードディスク１４へのデータ蓄積に適した画像処理等の画像処理を実行して、一旦ＲＡＭ１２に蓄積し、その後、書き込み処理ＡＳＩＣ１７、ネットワークインターフェイス、あるいは、ハードディスク１４等に出力する。
【００３３】
書き込み処理ＡＳＩＣ１７は、画像処理ＡＳＩＣ１６の処理した画像データをプロッタ５に適したデータにデータ処理してプロッタ５に出力するとともに、メニーコアプロセッサ１１の制御下で、プロッタ５の動作を制御して、画像データに基づいて用紙に画像を記録出力させる。
【００３４】
そして、メニーコアプロセッサ４は、図４に示すように、３６個のＣＰＵコアＣｏ１〜Ｃｏ３６が９個ずつ４つの機能コアブロック（コアブロック）に分割されて、各機能コアブロックには、ＯＳ（Operating System）機能Ｓｏ、画像処理機能Ｓｇ、エンジン制御機能Ｓｅ及び操作制御機能Ｓｓが割り当てられている。
【００３５】
メニーコアプロセッサ１１は、そのＯＳ機能Ｓｏに割り当てられたＣＰＵコアＣｏ１〜Ｃｏ３、Ｃｏ７〜Ｃｏ９、Ｃｏ１３〜Ｃｏ１５からなるＯＳ機能コアブロックＳｏＣｏが、ＲＯＭ１３内のＯＳ及び各プログラムに基づいて、メニーコアプロセッサ１１の他の機能Ｓｇ、Ｓｅ、Ｓｓに割り当てられたＣＰＵコアＣｏ４〜Ｃｏ６、Ｃｏ１０〜Ｃｏ１２、Ｃｏ１６〜Ｃｏ１８からなる画像処理機能コアブロックＳｇＣｏ、ＣＰＵコアＣｏ１９〜Ｃｏ２１、Ｃｏ２５〜Ｃｏ２７、Ｃｏ３１〜Ｃｏ３３からなるエンジン制御機能コアブロックＳｅＣｏ、ＣＰＵコアＣｏ２２〜Ｃｏ２４、Ｃｏ２８〜Ｃｏ３０、Ｃｏ３４〜Ｃｏ３６からなる操作制御機能コアブロックＳｓＣｏの処理を制御するとともに、デジタル複写装置１の各部を制御して、デジタル複写装置１としての処理を実行する。メニーコアプロセッサ１１は、これらの各機能コアブロックＳｏＣｏ、ＳｇＣｏ、ＳｅＣｏ、ＳｓＣｏが最初から各機能コアブロックＳｏＣｏ、ＳｇＣｏ、ＳｅＣｏ、ＳｓＣｏをその機能特定に割り当てられていて、各機能コアブロックＳｏＣｏ、ＳｇＣｏ、ＳｅＣｏ、ＳｓＣｏが、ＲＯＭ１３やハードディスク１４内の該機能コアブロックＳｏＣｏ、ＳｇＣｏ、ＳｅＣｏ、ＳｓＣｏ用に格納されているプログラムに基づいて、あたかも別のＣＰＵであるかのように動作する。そして、メニーコアプロセッサ１１は、ＣＰＵコアＣｏ１〜Ｃｏ３６を分割して機能コアブロックＳｏＣｏ、ＳｇＣｏ、ＳｅＣｏ、ＳｓＣｏに割り当てるのを、メニーコアプロセッサ１１の製造段階で行ってもよいし、機能割り当てメモリ、例えば、ＲＯＭ１３に機能割り当てプログラムを格納して、該機能割り当てプログラムに基づいてＣＰＵコアＣｏ１〜Ｃｏ３６のうち特定のＣＰＵコアを予め設定された機能割り付け手段として設定し、該特定のＣＰＵコアが、メニーコアプロセッサ１１の各ＣＰＵコアＣｏ１〜Ｃｏ３６のコアブロックへの分割と、分割したコアブロックへの機能割り付けを行ってもよい。
【００３６】
そして、画像処理機能コアブロックＳｇＣｏは、画像処理ＡＳＩＣ１６の動作を制御して、画像処理を実行させ、エンジン制御機能コアブロックＳｅＣｏは、書き込み処理ＡＳＩＣ１７の動作を制御して、プロッタ５の動作制御を実行させる。操作制御機能コアブロックＳｓＣｏは、操作パネル３の動作を制御して、キー操作取得処理、表示データの表示処理及びタッチ検出処理等の操作制御処理を実行させる。
【００３７】
次に、本実施例の作用について説明する。本実施例のデジタル複写装置１は、多くの機能を制御するＣＰＵを、１つのメニーコアプロセッサ１１に搭載されている複数のＣＰＵコアＣｏ１〜Ｃｏ３６に割り当てて、要求される機能処理を要求される時間内に実行するとともに、小型で消費電力を削減する。
【００３８】
すなわち、デジタル複写装置１は、１つのメインボード２に、操作パネル３、スキャナ４及びプロッタ５等が接続され、メインボード２に、メニーコアプロセッサ１１、ＲＡＭ１２、ＲＯＭ１３、ハードディスク１４及びコントローラＡＳＩＣ１５が搭載されているとともに、従来の画像形成装置においては、メインボード２とは異なるユニットであるエンジンボードに搭載されていた画像処理ＡＳＩＣ１６及び書き込み処理ＡＳＩＣ１７がメインボード２に搭載されている。
【００３９】
そして、メニーコアプロセッサ１１は、図２に示したように、３６個のＣＰＵコアＣｏ１〜Ｃｏ３６を搭載しており、ＣＰＵコアＣｏ１〜Ｃｏ３６は、ＯＳ機能コアブロックＳｏＣｏ、画像処理機能コアブロックＳｇＣｏ、エンジン制御機能コアブロックＳｅＣｏ及び操作制御機能コアブロックＳｓＣｏの４つの機能コアブロックに予め分割されて、ＯＳ機能コアブロックＳｏＣｏには、ＯＳ機能Ｓｏが、画像処理機能コアブロックＳｇＣｏには、画像処理機能Ｓｇが、エンジン制御機能コアブロックＳｅＣｏには、エンジン制御機能Ｓｅが、操作制御機能コアブロックＳｓＣｏには、操作制御機能Ｓｓが、それぞれ割り当てられている。
【００４０】
そして、ＯＳ機能コアブロックＳｏＣｏは、ＲＯＭ１３内のＯＳ及び各プログラムに基づいて、メニーコアプロセッサ１１の他の機能Ｓｇ、Ｓｅ、Ｓｓに割り当てられた機能コアブロックＳｇＣｏ、ＳｅＣｏ、ＳｓＣｏの処理を制御するとともに、デジタル複写装置１の各部を制御して、デジタル複写装置１としての処理を実行する。また、画像処理機能コアブロックＳｇＣｏは、画像処理ＡＳＩＣ１６の動作を制御して、画像処理を実行させ、エンジン制御機能コアブロックＳｅＣｏは、書き込み処理ＡＳＩＣ１７の動作を制御して、プロッタ５の動作制御を実行させる。操作制御機能コアブロックＳｓＣｏは、操作パネル３の動作を制御して、キー操作取得処理、表示データの表示処理及びタッチ検出処理等の操作制御処理を実行させる。すなわち、メニーコアプロセッサ１１は、マルチスレッドのＯＳをプロセッサ上で動かして、そのＯＳの管理の下で、各機能（スレッド）を動的にコアに割り当てるようなマルチスレッドではなく、最初から各ＣＰＵコアＣｏ１〜Ｃｏ３６をその機能特定に割り当てることで、ＯＳ機能コアブロックＳｏＣｏ、画像処理機能コアブロックＳｇＣｏ、エンジン制御機能コアブロックＳｅＣｏ及び操作制御機能コアブロックＳｓＣｏが、あたかも別のＣＰＵのように動作する。
【００４１】
そして、メニーコアプロセッサ１１は、近年、作製プロセスの微細化の進歩に伴って、従来、各ユニットに設けられていたＣＰＵのパッケージサイズと同等のサイズで、多数のＣＰＵコアＣｏ１〜Ｃｏ３６を１つのプロセッサに搭載しており、デバイスの統合、削減を行って、大幅な小型化を行うことができる。
【００４２】
また、メニーコアプロセッサ１１には、図３に示したような電源プレーンによって電源電力が供給され、従来のように、複数のＣＰＵに電源電力を供給する配線を削減することができる。すなわち、従来、図９に示したように、各ＣＰＵ１１１、１１１ａ、１２１、１４毎に別々の電源系統を多数用意し、さらには各ボードでそれら電源の投入シーケンスを考慮した回路設計を行う必要があったが、本実施例のデジタル複写装置１は、図３に示したように、従来複数のユニットにそれぞれＣＰＵを設けていたのを、メニーコアプロセッサ１１に集約しているため、メニーコアプロセッサ１１のための電源系統に１本化して、電源電力を供給する配線を削減することができる。
【００４３】
さらに、デジタル複写装置１は、従来、同程度のクロック周波数で動作するＣＰＵ１１１、１２１、１４１を複数搭載していたのに対して、１つのメニーコアプロセッサ１１を用いているため、処理能力当たりの消費電力を削減することができ、また、デバイスの集約化、電源系統の集約化及びこれら集約化による電源回路（レギュレータ回路等）の削減により、デジタル複写装置１全体の消費電力を削減することができる。
【００４４】
このように、本実施例のデジタル複写装置１は、少なくとも画像形成を行うのに必要な複数の異なる機能（ＯＳ機能Ｓｏ、画像処理機能Ｓｇ、エンジン制御機能Ｓｅ、操作制御機能Ｓｓ等）を実行する多数のＣＰＵコア（プロセッサコア）Ｃｏ１〜Ｃｏ３６を搭載するメニーコアプロセッサ１１の該ＣＰＵコアＣｏ１〜Ｃｏ３６を、それぞれ適宜の数のＣＰＵコアＣｏ１〜Ｃｏ３６からなる機能コアブロック（コアブロック）ＳｏＣｏ、ＳｇＣｏ、ＳｅＣｏ、ＳｓＣｏに分割し、該各機能コアブロックＳｏＣｏ、ＳｇＣｏ、ＳｅＣｏ、ＳｓＣｏに対して該機能Ｓｏ、Ｓｇ、Ｓｅ、Ｓｓを割り当て、該各機能コアブロックＳｏＣｏ、ＳｇＣｏ、ＳｅＣｏ、ＳｓＣｏに、他の機能Ｓｏ、Ｓｇ、Ｓｅ、Ｓｓに割り当てられている機能コアブロックＳｏＣｏ、ＳｇＣｏ、ＳｅＣｏ、ＳｓＣｏの機能動作から独立して、それぞれ割り当てられている該機能Ｓｏ、Ｓｇ、Ｓｅ、Ｓｓの処理を実行させている。
【００４５】
したがって、複数のＣＰＵコアＣｏ１〜Ｃｏ３６を搭載するメニーコアプロセッサ１１を用いて、要求される機能処理性能を満たしつつ複数の異なる機能処理を１つのメニーコアプロセッサ１１に集約して、デジタル複写装置１を小型化することができるとともに、消費電力を削減することができる。すなわち、従来、コントローラ、エンジン、操作パネル等の機能毎に別々のユニットに設けられていたＣＰＵを、各ユニットに設けられていたＣＰＵのパッケージサイズと同等のサイズで、１つのメニーコアプロセッサ１１に集約することができ、デバイスの統合、削減を行って、大幅な小型化を行うことができるとともに、処理能力当たりの消費電力を削減することができ、また、デバイスの集約化、電源系統の集約化及びこれら集約化による電源回路（レギュレータ回路等）の削減により、デジタル複写装置１全体の消費電力を削減することができる。
【００４６】
また、メニーコアプロセッサ１１は、マルチスレッドのＯＳをプロセッサ上で動かして、そのＯＳの管理の下で、各機能（スレッド）を動的にコアに割り当てるようなマルチスレッドではなく、最初から各ＣＰＵコアＣｏ１〜Ｃｏ３６をその機能特定に割り当てることで、ＯＳ機能コアブロックＳｏＣｏ、画像処理機能コアブロックＳｇＣｏ、エンジン制御機能コアブロックＳｅＣｏ及び操作制御機能コアブロックＳｓＣｏが、あたかも別のＣＰＵのように動作している。
【００４７】
したがって、各機能を実行するためのプログラムを、別々に開発することができ、開発効率を向上させることができる。
【００４８】
さらに、本実施例のデジタル複写装置１は、各機能Ｓｏ、Ｓｇ、Ｓｅ、Ｓｓの実行に必要なプログラムを各機能毎にＲＯＭ（プログラム記憶手段）１３に記憶し、機能コアブロックＳｏＣｏ、ＳｇＣｏ、ＳｅＣｏ、ＳｓＣｏ毎に、該機能コアブロックＳｏＣｏ、ＳｇＣｏ、ＳｅＣｏ、ＳｓＣｏに割り当てる機能Ｓｏ、Ｓｇ、Ｓｅ、Ｓｓに対応するプログラムのＲＯＭ１３での記憶先を、例えば、ＲＯＭ１３の予め設定されているメモリ領域に設定されていて、このメモリ領域を、メニーコアプロセッサ１１の特定のＣＰＵコアＣｏ１〜Ｃｏ３６（例えば、各機能コアブロックＳｏＣｏ、ＳｇＣｏ、ＳｅＣｏ、ＳｓＣｏの先頭のＣＰＵコアＣｏ１、Ｃｏ４、Ｃｏ１９、Ｃｏ２２等）が読み取ってプログラム設定して、各機能コアブロックＳｏＣｏ、ＳｇＣｏ、ＳｅＣｏ、ＳｓＣｏが、対応するプログラムを読み取って実行するようにしてもよい。
【００４９】
このようにすると、起動時にいわゆるＢＩＯＳ等を用いたハードウェアの初期設定を行って機能Ｓｏ、Ｓｇ、Ｓｅ、Ｓｓを割り当てる機能コアブロックＳｏＣｏ、ＳｇＣｏ、ＳｅＣｏ、ＳｓＣｏを決定する処理を省くことができるとともに、デジタル複写装置１の機種の仕様に適した機能割り当てを適切に行うことができる。
【００５０】
なお、図４においては、メニーコアプロセッサ１１の３６個のＣＰＵコアＣｏ１〜Ｃｏ３６を、４つの機能コアブロックＳｏＣｏ、ＳｇＣｏ、ＳｅＣｏ、ＳｓＣｏに等分に分割して、各機能コアブロックＳｏＣｏ、ＳｇＣｏ、ＳｅＣｏ、ＳｓＣｏにそれぞれ、ＯＳ機能Ｓｏ、画像処理機能Ｓｇ、エンジン制御機能Ｓｅ及び操作制御機能Ｓｓを割り当てているが、ＣＰＵコアＣｏ１〜Ｃｏ３６の分割は、等分に分割する場合に限るものではなく、例えば、図５に示すように、高負荷の機能処理に、多くのＣＰＵコアＣｏ１〜Ｃｏ３６を割り当て、低負荷の機能処理に、少ないまたは１つのＣＰＵコアＣｏ１〜Ｃｏ３６を割り当ててもよい。
【００５１】
図５の場合、より多くの処理能力を必要とする画像処理機能Ｓｇに、メニーコアプロセッサ１１に搭載されているＣＰＵコアＣｏ１〜Ｃｏ３６の半分の１８個のＣＰＵコアＣｏ４〜Ｃｏ６、Ｃｏ１０〜Ｃｏ１２、Ｃｏ１６〜Ｃｏ１８、Ｃｏ２２〜Ｃｏ２４、Ｃｏ２８〜Ｃｏ３０、Ｃｏ３４〜Ｃｏ３６を割り当て、少ない処理能力で処理可能な操作制御機能コアブロックＳｓＣｏ及びエンジン制御機能コアブロックＳｅＣｏには、それぞれ３個のＣＰＵコアＣｏ１９〜Ｃｏ２１とＣＰＵコアＣｏ３１〜Ｃｏ３３を割り当てている。また、ＯＳ機能Ｓｏには、図４と同様の９個のＣＰＵコアＣｏ１〜Ｃｏ３、Ｃｏ７〜Ｃｏ９、Ｃｏ１３〜Ｃｏ１５を割り当てている。
【００５２】
すなわち、エンジン制御機能Ｓｅは、大容量のデータを扱うが、画像処理そのものは画像処理ＡＳＩＣ１６及び書き込み処理ＡＳＩＣ１７というハードエンジンで処理するため、メニーコアプロセッサ１１に大きな処理性能を要求することがない、また、操作制御機能Ｃｓは、比較的高負荷となる処理であっても、タッチパネル付きのＬＣＤ２２のレンダリング処理程度であって、この場合にも、デジタル複写装置１に用いられるＬＣＤ２２は、高解像度ではなく、また、Ｆｌａｓｈを実行動作させる程度であるため、少ないＣＰＵコアＣｏ１〜Ｃｏ３６数（図６では、ＣＰＵコアＣｏ１９〜Ｃｏ２１）を割り当てている。デジタル複写装置１のＬＣＤ２２が、モノクロのドットマトリクスＬＣＤであるときには、非常に軽い処理性能で十分であるため、例えば、１つのＣＰＵコアを割り当ててもよい。
【００５３】
このようにすると、機種毎に各機能を実行するためのＣＰＵコアＣｏ１〜Ｃｏ３６の数を変えて、処理能力の配分を最適化することができ、全体としてのスループットを最適化することができる。
【００５４】
また、デジタル複写装置１は、機種毎に搭載する機能が変化するため、搭載する機能に応じて、メニーコアプロセッサ１１のＣＰＵコアＣｏ１〜Ｃｏ３６の機能への割り当てを変化させてもよい。
【００５５】
すなわち、図７に示すように、デジタル複写装置１が、ファクシミリ（ＦＡＸ）機能Ｓｆを搭載している場合、図６に示したメニーコアプロセッサ１１の機能割り当てに対して、画像処理機能Ｓｇに割り当てているＣＰＵコアＣｏ４〜Ｃｏ６、Ｃｏ１０〜Ｃｏ１２、Ｃｏ１６〜Ｃｏ１８、Ｃｏ２２〜Ｃｏ２４、Ｃｏ２８〜Ｃｏ３０、Ｃｏ３４〜Ｃｏ３６のうち、ファクシミリ機能Ｓｆに対するファクシミリ機能コアブロックＳｆＣｏとして、ＣＰＵコアＣｏ２８〜Ｃｏ３０を割り当て、第２ＯＳ機能に対するＣＰＵコアＳｏ２Ｃｏとして、ＣＰＵコアＣｏ３４〜Ｃｏ３６を割り当てもよい。
【００５６】
なお、第２ＯＳ機能Ｓｏ２は、例えば、デジタル複写装置１がコンビニエンスストア等に設置されるときに、操作パネル３のＬＣＤ２２上で実行させるアプリケーションのカスタマイズ性を確保するために、Windows（登録商標）等の汎用のＯＳを第２ＯＳとして搭載して、この第２ＯＳ機能Ｓｏ２の実行用のＣＰＵコアＳｏ２Ｃｏとして、ＣＰＵコアＣｏ３４〜Ｃｏ３６を割り当てている。
【００５７】
このようにすると、デジタル複写装置１の機種の仕様や機能によってメニーコアプロセッサ１１の複数のＣＰＵコアＣｏ１〜Ｃｏ３６に割り当てる処理機能を変更したり、各処理機能に割り当てるコア数を変更することで、１つのメニーコアプロセッサ１１を用いて多数の機種に対応させることができ、ボードの共通化を図ることができる。
【００５８】
さらに、デジタル複写装置１は、メニーコアプロセッサ１１のＣＰＵコアＣｏ１〜Ｃｏ３６を割り当てる機能のうち、メモリコントローラを占有使用して機能処理を実行する機能に割り当てられたＣＰＵコアＣｏ１〜Ｃｏ３６に対して、専用のメモリコントローラを設け、その他の機能に割り当てられたＣＰＵコアＣｏ１〜Ｃｏ３６に対しては、共通のメモリコントローラを設けてもよい。例えば、図５に示したメニーコアプロセッサ１１の機能構成の場合、図７に示すように、メニーコアプロセッサ１１において、画像処理機能Ｓｇに割り当てられた画像処理機能コアブロックＳｇＣｏに対しては、専用のメモリコントローラＧＭＣを、エンジン制御機能Ｓｅに割り当てられたエンジン制御機能コアブロックＳｅＣｏに対しては、専用のメモリコントローラＥＭＣをそれぞれ設け、その他のＯＳ機能Ｓｏに割り当てられたＯＳ機能コアブロックＳｏＣｏ、操作制御機能Ｃｓに割り当てられた操作制御機能コアブロックＳｓＣｏに対しては、共通メモリコントローラＣＭＣを設けている。また、図７のメインボード２は、画像処理機能コアブロックＳｇＣｏに専用のメモリコントローラＧＭＣに対して、画像処理専用メモリＧＭが、エンジン制御機能コアブロックＳｅＣｏに専用のメモリコントローラＥＭＣに対して、エンジン専用メモリＥＭが、共通のメモリコントローラＥＭＣに対して、共通メモリＣＭが、それぞれ設けられている。
【００５９】
すなわち、メニーコアプロセッサ１１が搭載する３６個のＣＰＵコアＣｏ１〜Ｃｏ３６に割り当てられるＯＳ機能Ｓｏ、画像処理機能Ｓｇ、エンジン制御機能Ｓｅ及び操作制御機能Ｓｓのうち、大容量のデータを扱うエンジン制御機能Ｓｅ及び画像処理機能Ｓｇは、その機能が時間的な制約があるため、メモリコントローラを占有使用するが、ある機能がメモリコントローラを占有すると、他の機能と競合してオーバーヘッドが発生するおそれがある。一方、時間的な制約がエンジン制御機能Ｓｅ及び画像処理機能Ｓｇに比較して少ないＯＳ機能Ｓｏや操作制御機能Ｃｓ等は、他の機能とメモリコントローラを共有で使用してもオーバーヘッドが発生するおそれが少ない。
【００６０】
そこで、図７に示したように、画像処理機能Ｓｇ用の画像処理機能コアブロックＳｇＣｏに対して、専用のメモリコントローラＧＭＣを、エンジン制御機能Ｓｅ用のエンジン制御機能コアブロックＳｅＣｏに対して、専用のメモリコントローラＥＭＣを、その他のＯＳ機能Ｓｏ用のＯＳ機能コアブロックＳｏＣｏ、操作制御機能Ｃｓ用の操作制御機能コアブロックＳｓＣｏに対して、共通メモリコントローラＣＭＣを設け、また、画像処理機能コアブロックＳｇＣｏ専用のメモリコントローラＧＭＣに対して、画像処理専用メモリＧＭを、エンジン制御機能コアブロックＳｅＣｏ専用のメモリコントローラＥＭＣに対して、エンジン専用メモリＥＭを、共通のメモリコントローラＥＭＣに対して、共通メモリＣＭを、設けると、メモリコントローラＧＭＣ、ＥＭＣ、ＣＭＣの持っているデータ転送帯域を全て使用することができるだけでなく、他の機能からそのメモリコントローラＧＭＣ、ＥＭＣ、ＣＭＣへアクセスされることがなくなるため、他の機能によるメモリ破壊等のリスクを避けることができる。
【００６１】
また、大容量の連続したメモリ領域を必要とする画処理機能Ｓｇに対して、画像処理専用メモリＧＭを設け、エンジン制御機能Ｓｅに対して、エンジン専用メモリＥＭを設けているため、ＯＳ機能Ｓｏによるメモリ管理を行ことによる連続したメモリ領域が確保しづらくなるという問題を解決することができ、処理効率を向上させることができる。
【００６２】
以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記実施例で説明したものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６３】
本発明は、複数の機能を実行するプリンタ装置、複写装置、複合装置等の画像形成装置に利用することができる。
【符号の説明】
【００６４】
１  デジタル複写装置
２  メインボード
３  操作パネル
４  スキャナ
５  プロッタ
１１  メニーコアプロセッサ
１２  ＲＡＭ
１３  ＲＯＭ
１４  ハードディスク（ＨＤＤ）
１５  コントローラＡＳＩＣ（ＣＴＬ  ＡＳＩＣ）
１６  画像処理ＡＳＩＣ
１７  書き込み処理ＡＳＩＣ
２１  操作キー
２２  タッチパネル付きＬＣＤ
Ｃｏ１〜Ｃｏ３６  ＣＰＵコア
Ｓｏ  ＯＳ機能
Ｓｇ  画像処理機能
Ｓｅ  エンジン制御機能
Ｓｓ  操作制御機能
Ｓｆ  ファクシミリ機能
ＳｏＣｏ  ＯＳ機能コアブロック
ＳｇＣｏ  画像処理機能コアブロック
ＳｅＣｏ  エンジン制御機能コアブロック
ＳｓＣｏ  操作制御機能コアブロック
ＳｆＣｏ  ファクシミリ機能コアブロック
ＧＭＣ  画像処理専用メモリコントローラ
ＥＭＣ  エンジン専用メモリコントローラ
ＣＭＣ  共通メモリコントローラ
ＧＭ  画像処理専用メモリ
ＥＭ  エンジン専用メモリ
ＣＭ  共通メモリ
【先行技術文献】
【特許文献】
【００６５】
【特許文献１】特開２０１０−７３２１０号公報
【特許文献２】特開２０１０−１１３４１４号広報
【図１】
2012150700.tif 000003
【図２】
2012150700.tif 000004
【図３】
2012150700.tif 000005
【図４】
2012150700.tif 000006
【図５】
2012150700.tif 000007
【図６】
2012150700.tif 000008
【図７】
2012150700.tif 000009
【図８】
2012150700.tif 000010
【図９】
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