(57)【要約】【課題】電源の瞬断および過渡状態での急激な電圧変動を起こさずに電源電圧を切り替えできる半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、電源スイッチと、降圧型の第１のレギュレータと、を備える。前記半導体装置は、入力端子に供給された外部電源電圧に基づいて内部電源電圧を出力端子から出力する。前記電源スイッチは、一端が前記入力端子に接続され、他端が前記出力端子に接続されている。前記第１のレギュレータは、前記電源スイッチの前記一端に接続された電源端子と、前記電源スイッチの前記他端に接続された電圧出力端子と、を有し、前記電源端子の電圧に基づいて前記電圧出力端子の電圧を目標電圧に近づくように制御する。前記目標電圧は、前記電源端子の電圧以上の第１電圧又は前記電源端子の電圧より低い第２電圧に切り替えられる。【選択図】図１
2012243022.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に供給された外部電源電圧に基づいて内部電源電圧を出力端子から出力する半導体装置であって、
一端が前記入力端子に接続され、他端が前記出力端子に接続され、オンまたはオフに制御される電源スイッチと、
前記電源スイッチの前記一端に接続された電源端子と、前記電源スイッチの前記他端に接続された電圧出力端子と、を有し、前記電源端子の電圧に基づいて前記電圧出力端子の電圧を目標電圧に近づくように制御して、前記目標電圧は前記電源端子の電圧以上の第１電圧又は前記電源端子の電圧より低い第２電圧に切り替えられる、降圧型の第１のレギュレータと、を備え、
前記電源スイッチがオンに制御されると共に前記第１のレギュレータの前記目標電圧が前記第１電圧に設定された後、前記電源スイッチがオフに制御され、前記電源スイッチがオフに制御された時点以降に前記第１のレギュレータの前記目標電圧が前記第２電圧に設定される
ことを特徴とする半導体装置。
【請求項２】
前記第１のレギュレータは、
一端が前記電源端子に接続され、他端が前記電圧出力端子に接続されたＭＯＳトランジスタと、
一端が前記ＭＯＳトランジスタの前記他端に接続された第１の抵抗と、
一端が前記第１の抵抗の他端に接続され、他端が接地された第２の抵抗と、
第１の入力端子に基準電圧が供給され、第２の入力端子が前記第１の抵抗の前記他端に接続され、出力端子が前記ＭＯＳトランジスタのゲートに接続された増幅器と、を有し、
前記増幅器は、前記第２の入力端子の電圧が前記基準電圧に近づくように前記ＭＯＳトランジスタの前記ゲートの電圧を制御し、
前記目標電圧は、前記第１の抵抗と前記第２の抵抗と前記基準電圧とによって決定される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記入力端子と前記電源スイッチの前記一端との間に接続され、前記外部電源電圧を降圧して、降圧された電圧を前記電源スイッチの前記一端および前記第１のレギュレータの前記電源端子に供給する第２のレギュレータをさらに備える
ことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
入力端子に供給された外部電源電圧に基づいて、出力端子から出力される内部電源電圧を目標電圧に近づくように制御する半導体装置であって、
ソースが前記入力端子に接続され、ドレインが前記出力端子に接続されたＰ型ＭＯＳトランジスタと、
一端が前記Ｐ型ＭＯＳトランジスタの前記ドレインに接続された第１の抵抗と、
一端が前記第１の抵抗の他端に接続され、他端が接地された第２の抵抗と、
反転入力端子に基準電圧が供給され、非反転入力端子が前記第１の抵抗の前記他端に接続され、出力端子が前記Ｐ型ＭＯＳトランジスタのゲートに接続された増幅器と、
一端が前記Ｐ型ＭＯＳトランジスタの前記ゲートに接続され、他端が接地されたスイッチと、を備え、
前記目標電圧は、前記第１の抵抗と前記第２の抵抗と前記基準電圧とによって決定されると共に、前記外部電源電圧以上の第１電圧又は前記外部電源電圧より低い第２電圧に切り替えられ、
前記目標電圧が前記第１電圧である時、前記スイッチはオンに制御され、
前記目標電圧が前記第２電圧である時、前記スイッチはオフに制御される
ことを特徴とする半導体装置。
【請求項５】
メモリと、
前記内部電源電圧を前記メモリに供給する請求項１から請求項４の何れかに記載の半導体装置と、を備える
ことを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びこれを備えたメモリシステムに関する。
【背景技術】
【０００２】
低消費電力化技術として、メモリシステムのスタンバイ時または低速動作時に電源電圧を低くする技術が知られている。しかし、この技術では、電源電圧を供給する外部電源が複数必要となる問題がある。また、電源電圧の切替えにはスイッチが使用されるが、スイッチ制御の配慮が十分でない場合、電源の瞬断や過渡状態での急激な電圧変動が起こる可能性がある。メモリシステムにおいて、電源の瞬断や急激な電圧変動により発生するメモリデータの破壊は致命的な問題となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−２５０６６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、電源の瞬断および過渡状態での急激な電圧変動を起こさずに電源電圧を切り替えできる半導体装置及びこれを備えたメモリシステムを提供することにある。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、電源スイッチと、降圧型の第１のレギュレータと、を備える。前記半導体装置は、入力端子に供給された外部電源電圧に基づいて内部電源電圧を出力端子から出力する。前記電源スイッチは、一端が前記入力端子に接続され、他端が前記出力端子に接続されている。前記第１のレギュレータは、前記電源スイッチの前記一端に接続された電源端子と、前記電源スイッチの前記他端に接続された電圧出力端子と、を有し、前記電源端子の電圧に基づいて前記電圧出力端子の電圧を目標電圧に近づくように制御する。前記目標電圧は前記電源端子の電圧以上の第１電圧又は前記電源端子の電圧より低い第２電圧に切り替えられる。前記電源スイッチがオンに制御されると共に前記第１のレギュレータの前記目標電圧が前記第１電圧に設定された後、前記電源スイッチがオフに制御され、前記電源スイッチがオフに制御された時点以降に前記第１のレギュレータの前記目標電圧が前記第２電圧に設定される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の構成を示す回路図である。
【図２】第１の実施形態に係る半導体装置の内部電源電圧の立下り動作を示す波形図である。
【図３】第１の実施形態に係る半導体装置の内部電源電圧の立ち上がり動作を示す波形図である。
【図４】第１の実施形態の変形例に係る半導体装置の構成を示す回路図である。
【図５】第１の実施形態の変形例に係る半導体装置の内部電源電圧の立下り動作を示す波形図である。
【図６】第２の実施形態に係る半導体装置の構成を示す回路図である。
【図７】第３の実施形態に係る半導体装置の構成を示す回路図である。
【図８】第３の実施形態に係る半導体装置の動作を示す波形図である。
【図９】第４の実施形態に係るメモリシステムの構成を示すブロック図である。
【図１０】比較例に係る半導体装置の構成を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置（電源供給システム）１０の構成を示す回路図である。図１に示すように、半導体装置１０は、電源スイッチ１１と、第１のレギュレータ１２と、を備える。
【０００９】
半導体装置１０は、外部電源Ｐ１から入力端子ＩＮに供給された外部電源電圧ＶＤＤに基づいて、外部電源電圧ＶＤＤ以下の内部電源電圧Ｖｏｕｔを出力端子ＯＵＴから出力する。内部電源電圧Ｖｏｕｔは、内部回路１３を動作させるための電源電圧として内部回路１３に供給される。内部回路１３は、消費電流が大きい通常動作状態と、消費電流が小さいスタンバイ状態又は低速動作状態との何れかに切り替えられる。
【００１０】
電源スイッチ１１は、一端が入力端子ＩＮに接続され、他端が出力端子ＯＵＴに接続され、制御信号Ａによってオンまたはオフに制御される。本実施形態では、電源スイッチ１１は、制御信号Ａがハイレベルの時にオフに制御され、制御信号Ａがローレベルの時にオンに制御される。電源スイッチ１１は、通常動作状態にある内部回路１３への電源供給に用いられるため、大きな電流が流せるように低オン抵抗が要求される。そのため、電源スイッチ１１として、例えば、サイズが大きいＭＯＳトランジスタが用いられる。
【００１１】
第１のレギュレータ１２は、電源スイッチ１１の一端に接続された電源端子Ｔ１と、電源スイッチ１１の他端に接続された電圧出力端子Ｔ２と、を有する。第１のレギュレータ１２は、降圧型のレギュレータであり、電源端子Ｔ１の外部電源電圧ＶＤＤに基づいて電圧出力端子Ｔ２の内部電源電圧Ｖｏｕｔを目標電圧に近づくように制御する。目標電圧は、制御信号Ｂによって、外部電源電圧ＶＤＤ以上の第１電圧又は外部電源電圧ＶＤＤより低い第２電圧Ｖｒｅｇに切り替えられる。
【００１２】
第１のレギュレータ１２は、Ｐ型ＭＯＳトランジスタ（パワートランジスタ）ＰＭ１と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、増幅器ＯＰ１と、を有する。
【００１３】
Ｐ型ＭＯＳトランジスタＰＭ１は、ソース（一端）Ｓが電源端子Ｔ１に接続され、ドレイン（他端）Ｄが電圧出力端子Ｔ２に接続されている。
【００１４】
第１の抵抗Ｒ１は、一端がＰ型ＭＯＳトランジスタＰＭ１のドレインＤに接続されている。第２の抵抗Ｒ２は、一端が第１の抵抗Ｒ１の他端に接続され、他端が接地電位ＶＳＳ（０Ｖ）に接地されている。第２の抵抗Ｒ２は、制御信号Ｂによって高抵抗値または低抵抗値に切り替えられる可変抵抗である。本実施形態では、第２の抵抗Ｒ２は、制御信号Ｂがハイレベルの時に高抵抗値になり、制御信号Ｂがローレベルの時に低抵抗値になる。
【００１５】
増幅器ＯＰ１は、反転入力端子（第１の入力端子）に基準電圧源１４からの基準電圧Ｖｒｅｆが供給され、非反転入力端子（第２の入力端子）が第１の抵抗Ｒ１の他端に接続され、出力端子がＰ型ＭＯＳトランジスタＰＭ１のゲートＧに接続されている。また、増幅器ＯＰ１は、電源端子Ｔ１の外部電源電圧ＶＤＤを電源電圧として動作する。
【００１６】
増幅器ＯＰ１は、非反転入力端子の電圧が基準電圧Ｖｒｅｆに近づくようにＰ型ＭＯＳトランジスタＰＭ１のゲートＧの電圧ＶＧｐを制御する。これにより、内部電源電圧Ｖｏｕｔは目標電圧に近づくように制御される。
【００１７】
目標電圧は、第１の抵抗Ｒ１と第２の抵抗Ｒ２と基準電圧Ｖｒｅｆとによって決定され、（Ｒ１／Ｒ２＋１）Ｖｒｅｆと表すことができる。ここでは、第１の抵抗Ｒ１の抵抗値をＲ１として、第２の抵抗Ｒ２の抵抗値をＲ２としている。第２の抵抗Ｒ２が低抵抗値に設定された時、目標電圧は外部電源電圧ＶＤＤ以上の第１電圧に設定され、第２の抵抗Ｒ２が高抵抗値に設定された時、目標電圧は外部電源電圧ＶＤＤより低い第２電圧Ｖｒｅｇに設定されるように、第１の抵抗Ｒ１と第２の抵抗Ｒ２と基準電圧Ｖｒｅｆとが設定されている。
【００１８】
目標電圧が外部電源電圧ＶＤＤより高い第１電圧に設定された場合、Ｐ型ＭＯＳトランジスタＰＭ１がオンし続けることにより、第１のレギュレータ１２は外部電源電圧ＶＤＤを出力する。
【００１９】
第１のレギュレータ１２は、スタンバイ状態又は低速動作状態にある内部回路１３に電流を供給できる能力を有していれば良い。そのため、Ｐ型ＭＯＳトランジスタＰＭ１のサイズは小さく、且つ、第１のレギュレータ１２は低消費電力である。
【００２０】
次に、半導体装置１０の動作を説明する。図２は、第１の実施形態に係る半導体装置１０の内部電源電圧Ｖｏｕｔの立下り動作を示す波形図である。
【００２１】
（期間Ｉ：時刻ｔ１より前）
内部回路１３は通常動作状態にある。また、制御信号Ａと制御信号Ｂはローレベル（Ｌ）である。従って、電源スイッチ１１はオンであるため、外部電源電圧ＶＤＤが電源スイッチ１１を介して内部電源電圧Ｖｏｕｔとして出力される。
【００２２】
また、第１のレギュレータ１２において、第２の抵抗Ｒ２が低抵抗値に設定されているので、目標電圧は外部電源電圧ＶＤＤより高い第１電圧である。しかし、第１のレギュレータ１２は、電源端子Ｔ１に供給されている外部電源電圧ＶＤＤより高い電圧を出力することはできない。つまり、このときの内部電源電圧Ｖｏｕｔは目標電圧に達していないため、第１の抵抗Ｒ１と第２の抵抗Ｒ２との間の電圧は基準電圧Ｖｒｅｆより低い。よって、増幅器ＯＰ１の出力電圧（Ｐ型ＭＯＳトランジスタＰＭ１のゲートの電圧）ＶＧｐは、図２に示すように０Ｖに固定される。従って、Ｐ型ＭＯＳトランジスタＰＭ１はオン状態を維持するため、外部電源電圧ＶＤＤがＰ型ＭＯＳトランジスタＰＭ１を介して内部電源電圧Ｖｏｕｔとして出力される。
【００２３】
つまり、内部回路１３に供給される内部電源電圧Ｖｏｕｔは、電源スイッチ１１と第１のレギュレータ１２の両方の動作により外部電源電圧ＶＤＤとなる。前述のように、電流は、主にＰ型ＭＯＳトランジスタＰＭ１よりオン抵抗が低い電源スイッチ１１を介して内部回路１３に供給される。
【００２４】
（期間ＩＩ：時刻ｔ１以降、時刻ｔ２より前）
次に、時刻ｔ１において、内部回路１３がスタンバイ状態又は低速動作状態に移行すると共に、制御信号Ａはハイレベル（Ｈ）になる。制御信号Ｂはローレベルを保つ。従って、電源スイッチ１１はオフする。また、第１のレギュレータ１２は、期間Ｉと同様に第２の抵抗Ｒ２が低抵抗値に設定されているので、外部電源電圧ＶＤＤを内部電源電圧Ｖｏｕｔとして出力する。
【００２５】
即ち、内部電源電圧Ｖｏｕｔは、第１のレギュレータ１２の動作により外部電源電圧ＶＤＤとなる。
【００２６】
ここで、電源スイッチ１１がオフする時刻ｔ１においても、増幅器ＯＰ１の出力電圧ＶＧｐは帰還動作によって０Ｖに固定されているので、Ｐ型ＭＯＳトランジスタＰＭ１はオンしている。つまり、第１のレギュレータ１２は帰還動作を行って内部電源電圧Ｖｏｕｔを制御している。従って、電源スイッチ１１がオフした時に、何らかの原因で内部回路１３が大きな電流を引き込んだ場合であっても、瞬時にＰ型ＭＯＳトランジスタＰＭ１を介して内部回路１３に電流を供給できるので、内部電源電圧Ｖｏｕｔが急激に低下する恐れが無い。
【００２７】
（期間ＩＩＩ：時刻ｔ２以降）
次に、時刻ｔ２において、制御信号Ｂはハイレベルに変化する。一方、制御信号Ａはハイレベルを保つ。従って、電源スイッチ１１はオフを保持する。また、第１のレギュレータ１２は、時刻ｔ２において第２の抵抗Ｒ２が高抵抗値に切り替わるので、目標電圧は第２電圧Ｖｒｅｇになる。従って、増幅器ＯＰ１の出力電圧ＶＧｐが０Ｖから上昇して電圧Ｖｘｐに制御されると共に、内部電源電圧Ｖｏｕｔは第２電圧Ｖｒｅｇに制御される。
【００２８】
即ち、内部電源電圧Ｖｏｕｔは、第１のレギュレータ１２の動作により第２電圧Ｖｒｅｇとなる。
【００２９】
この時、第１のレギュレータ１２の第１の抵抗Ｒ１及び第２の抵抗Ｒ２と、負荷となる内部回路１３の容量との時定数により、内部電源電圧Ｖｏｕｔを外部電源電圧ＶＤＤから第２電圧Ｖｒｅｇへと緩やかに下降させることができる（立下り時間ｔｆ）。従って、過渡状態での大きな電圧変動を抑えることが可能となる。
【００３０】
なお、この期間ＩＩＩでも、内部回路１３はスタンバイ状態又は低速動作状態にある。
【００３１】
このように、目標電圧（つまり出力電圧）の設定を変更可能な第１のレギュレータ１２と電源スイッチ１１とにより、上記期間ＩＩの制御が可能となり、電源が瞬断することなく内部電源電圧Ｖｏｕｔの切替えが実現できる。
【００３２】
図３は、第１の実施形態に係る半導体装置１０の内部電源電圧Ｖｏｕｔの立ち上がり動作を示す波形図である。
【００３３】
（期間ＩＩＩ：時刻ｔ３より前）
半導体装置１０は図２の期間ＩＩＩと同一の動作を行うため、説明を省略する。
【００３４】
（期間ＩＶ：時刻ｔ３以降）
時刻ｔ３において、内部回路１３が通常動作状態に移行すると共に、制御信号Ａと制御信号Ｂは同時にローレベル（Ｌ）に変化する。従って、時刻ｔ３において、電源スイッチ１１がオンすると同時に第１のレギュレータ１２の目標電圧が第１電圧になる。これにより、内部電源電圧Ｖｏｕｔは、電源スイッチ１１と第１のレギュレータ１２の両方の動作により外部電源電圧ＶＤＤとなる。
【００３５】
スタンバイ状態又は低速動作状態から通常動作状態への移行は短時間であることが要求されることが多い。そこで、第１のレギュレータ１２の目標電圧の設定変更と同時に電源スイッチ１１もオンさせることで、短時間で内部電源電圧Ｖｏｕｔを立ち上げることができる。つまり、内部電源電圧Ｖｏｕｔの立ち上がり時間ｔｒは立下り時間ｔｆより短い。
【００３６】
なお、図２を参照して、内部電源電圧Ｖｏｕｔの立下り時に制御信号Ａがローレベルからハイレベルに変化した後、制御信号Ｂがローレベルからハイレベルに変化する一例について説明したが、制御信号Ａと制御信号Ｂが同時にローレベルからハイレベルに変化しても良い。つまり、電源スイッチ１１がオンに制御されると共に第１のレギュレータ１２の目標電圧が第１電圧に設定された後、電源スイッチ１１がオフに制御され、電源スイッチ１１がオフに制御された時点以降に第１のレギュレータ１２の目標電圧が第２電圧Ｖｒｅｇに設定されれば良い。
【００３７】
また、図３を参照して、内部電源電圧Ｖｏｕｔの立ち上がり時に制御信号Ａと制御信号Ｂが同時にハイレベルからローレベルに変化する一例について説明したが、制御信号Ａが制御信号Ｂより先にハイレベルからローレベルに変化しても良い。但し、同時に変化することが好ましい。
【００３８】
以上で説明したように、本実施形態によれば、内部電源電圧Ｖｏｕｔを高くする時には、オンにした電源スイッチ１１を介して外部電源電圧ＶＤＤを内部電源電圧Ｖｏｕｔとして出力すると共に、第１のレギュレータ１２の目標電圧を外部電源電圧ＶＤＤ以上に設定して、第１のレギュレータ１２も外部電源電圧ＶＤＤを出力するようにしている。また、内部電源電圧Ｖｏｕｔを低くする時には、電源スイッチ１１をオフにして、その時点以降に目標電圧を第２電圧Ｖｒｅｇに設定して、第１のレギュレータ１２が第２電圧Ｖｒｅｇを出力するようにしている。これにより、内部電源電圧Ｖｏｕｔに拘らず、常に第１のレギュレータ１２は帰還動作を行って内部電源電圧Ｖｏｕｔを制御しているので、電源の瞬断および過渡状態での急激な電圧変動を起こさずに内部電源電圧Ｖｏｕｔを切り替えでき、半導体装置１０が用いられるシステムを低消費電力化できる。
【００３９】
（第１の実施形態の変形例）
第１の実施形態の第１のレギュレータ１２におけるＰ型ＭＯＳトランジスタＰＭ１に代えて、Ｎ型ＭＯＳトランジスタＮＭ１を用いてもよい。
【００４０】
図４は、第１の実施形態の変形例に係る半導体装置１０ａの構成を示す回路図である。図４に示すように、半導体装置１０ａは、第１のレギュレータ１２ａの構成が図１の第１の実施形態と異なる。
【００４１】
第１のレギュレータ１２ａは、Ｎ型ＭＯＳトランジスタＮＭ１と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、増幅器ＯＰ１と、を有する。
【００４２】
Ｎ型ＭＯＳトランジスタＮＭ１は、ドレイン（一端）Ｄが電源端子Ｔ１に接続され、ソース（他端）Ｓが電圧出力端子Ｔ２に接続されている。第１の抵抗Ｒ１は、一端がＮ型ＭＯＳトランジスタＮＭ１のソースＳに接続されている。第２の抵抗Ｒ２は、一端が第１の抵抗Ｒ１の他端に接続され、他端が接地電位ＶＳＳに接地されている。第２の抵抗Ｒ２は、制御信号Ｂによって高抵抗値または低抵抗値に切り替えられる可変抵抗である。 
増幅器ＯＰ１は、非反転入力端子（第１の入力端子）に基準電圧Ｖｒｅｆが供給され、反転入力端子（第２の入力端子）が第１の抵抗Ｒ１の他端に接続され、出力端子がＮ型ＭＯＳトランジスタＮＭ１のゲートＧに接続されている。増幅器ＯＰ１は、反転入力端子の電圧が基準電圧Ｖｒｅｆに近づくようにＮ型ＭＯＳトランジスタＮＭ１のゲートＧの電圧ＶＧｎを制御する。
【００４３】
その他の回路構成は、図１の第１の実施形態と同一であるため、同一の要素に同一の符号を付して説明を省略する。
【００４４】
次に、半導体装置１０ａの動作を、主に第１の実施形態と異なる点について説明する。図５は、第１の実施形態の変形例に係る半導体装置１０ａの内部電源電圧Ｖｏｕｔの立下り動作を示す波形図である。
【００４５】
（期間Ｉ）
期間Ｉでは、電源スイッチ１１がオンしているので内部電源電圧Ｖｏｕｔは外部電源電圧ＶＤＤになっている。そのため、Ｎ型ＭＯＳトランジスタＮＭ１のソースＳの電圧も外部電源電圧ＶＤＤとなっている。このときの内部電源電圧Ｖｏｕｔは目標電圧に達していないため、第１の抵抗Ｒ１と第２の抵抗Ｒ２との間の電圧は基準電圧Ｖｒｅｆより低い。よって、増幅器ＯＰ１の出力電圧（Ｎ型ＭＯＳトランジスタＮＭ１のゲートＧの電圧）ＶＧｎは、図５に示すように外部電源電圧ＶＤＤに固定される。従って、Ｎ型ＭＯＳトランジスタＮＭ１はオフしている。つまり、内部回路１３に供給される内部電源電圧Ｖｏｕｔは、電源スイッチ１１の動作により外部電源電圧ＶＤＤとなる。
【００４６】
（期間ＩＩ）
時刻ｔ１において制御信号Ａがハイレベルになり、電源スイッチ１１がオフすると、内部電源電圧Ｖｏｕｔ（Ｎ型ＭＯＳトランジスタＮＭ１のソースＳの電圧）が低下して、Ｎ型ＭＯＳトランジスタＮＭ１がオンする。このとき、期間Ｉと同様に、目標電圧は第１電圧であるため、Ｎ型ＭＯＳトランジスタＮＭ１のゲートＧの電圧ＶＧｎは外部電源電圧ＶＤＤに制御されている。これにより、内部電源電圧Ｖｏｕｔは、（外部電源電圧ＶＤＤ）−（Ｎ型ＭＯＳトランジスタＮＭ１のゲート・ソース間電圧ＶＧＳ）になる。
【００４７】
ここで、電源スイッチ１１がオフする時刻ｔ１において、増幅器ＯＰ１の出力電圧ＶＧｎは帰還動作によってＶＤＤに固定されているので、内部電源電圧Ｖｏｕｔが低下すると、瞬時にＮ型ＭＯＳトランジスタＮＭ１はオンする。従って、電源スイッチ１１がオフした時に、何らかの原因で内部回路１３が大きな電流を引き込んだ場合であっても、瞬時にＮ型ＭＯＳトランジスタＮＭ１を介して内部回路１３に電流を供給できるので、内部電源電圧Ｖｏｕｔが急激に低下する恐れが無い。
【００４８】
（期間ＩＩＩ）
時刻ｔ２において制御信号Ｂがハイレベルになり、第２の抵抗Ｒ２が高抵抗値に切り替わるので、目標電圧は第２電圧Ｖｒｅｇになる。従って、増幅器ＯＰ１の出力電圧ＶＧｎがＶＤＤから下降して電圧Ｖｘｎに制御されると共に、内部電源電圧Ｖｏｕｔは第２電圧Ｖｒｅｇに制御される。即ち、内部電源電圧Ｖｏｕｔは、第１のレギュレータ１２ａの動作により第２電圧Ｖｒｅｇとなる。
【００４９】
この変形例によっても、第１の実施形態と同様に、電源の瞬断および過渡状態での急激な電圧変動を起こさずに内部電源電圧Ｖｏｕｔを切り替えでき、半導体装置１０が用いられるシステムを低消費電力化できる。
【００５０】
（第２の実施形態）
第２の実施形態は、第２のレギュレータ１５をさらに備える点が、第１の実施形態と異なる。
【００５１】
図６は、第２の実施形態に係る半導体装置１０ｂの構成を示す回路図である。半導体装置１０ｂは、図１の半導体装置１０に、さらに第２のレギュレータ１５を備える。
【００５２】
第２のレギュレータ１５は、入力端子ＩＮと電源スイッチ１１の一端との間に接続されている。第２のレギュレータ１５は、外部電源電圧ＶＤＤを降圧して、降圧された電圧Ｖｒｅｇ１を電源スイッチ１１の一端および第１のレギュレータ１２の電源端子Ｔ１に供給する。その他の回路構成は、図1の第１の実施形態と同一であるため、同一の要素に同一の符号を付して説明を省略する。
【００５３】
本実施形態では、制御信号Ｂによって第２の抵抗Ｒ２が低抵抗値に切り替えられることにより、目標電圧は電源端子Ｔ１の電圧Ｖｒｅｇ１以上の第１電圧に設定され、制御信号Ｂによって第２の抵抗Ｒ２が高抵抗値に切り替えられることにより、目標電圧は電源端子Ｔ１の電圧Ｖｒｅｇ１より低い第２電圧Ｖｒｅｇ２に設定される。
【００５４】
これにより、制御信号Ａと制御信号Ｂがローレベルの時、内部電源電圧Ｖｏｕｔは、電源スイッチ１１と第１のレギュレータ１２の両方の動作により電圧Ｖｒｅｇ１となる。
【００５５】
制御信号Ａがハイレベルであり、制御信号Ｂがローレベルの時、内部電源電圧Ｖｏｕｔは、第１のレギュレータ１２の動作により電圧Ｖｒｅｇ１となる。
【００５６】
制御信号Ａと制御信号Ｂがハイレベルの時、内部電源電圧Ｖｏｕｔは、第１のレギュレータ１２の動作により第２電圧Ｖｒｅｇ２となる。
【００５７】
このように、本実施形態によれば、外部電源電圧ＶＤＤより低い電圧Ｖｒｅｇ１を第１のレギュレータ１２の電源端子Ｔ１に供給するようにしているので、増幅器ＯＰ１の出力電圧ＶＧｐの可変範囲（０Ｖから電圧Ｖｒｅｇ１）が第１の実施形態より狭くなる。従って、内部電源電圧Ｖｏｕｔの立下がり動作時に急激な電圧変動をより確実に抑えることができる。
【００５８】
また、第１の実施形態と同様の効果も得られる。
【００５９】
（第３の実施形態）
第３の実施形態は、電源スイッチ１１を備えない点が、第１の実施形態と異なる。
【００６０】
図７は、第３の実施形態に係る半導体装置１０ｃの構成を示す回路図である。半導体装置１０ｃは、Ｐ型ＭＯＳトランジスタＰＭ２と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、増幅器ＯＰ１と、Ｎ型ＭＯＳトランジスタ（スイッチ）ＮＭ２と、を備える。
【００６１】
半導体装置１０ｃは、外部電源Ｐ１から入力端子ＩＮに供給された外部電源電圧ＶＤＤに基づいて、外部電源電圧ＶＤＤ以下の内部電源電圧Ｖｏｕｔを出力端子ＯＵＴから出力する。
【００６２】
Ｐ型ＭＯＳトランジスタＰＭ２は、ソースＳが入力端子ＩＮに接続され、ドレインＤが出力端子ＯＵＴに接続されている。第１の抵抗Ｒ１は、一端がＰ型ＭＯＳトランジスタＰＭ２のドレインＤに接続されている。第２の抵抗Ｒ２は、一端が第１の抵抗Ｒ１の他端に接続され、他端が接地されている。第２の抵抗Ｒ２は、制御信号Ｃによって高抵抗値または低抵抗値に切り替えられる可変抵抗である。本実施形態では、第２の抵抗Ｒ２は、制御信号Ｃがローレベルの時に高抵抗値になり、制御信号Ｃがハイレベルの時に低抵抗値になる。
【００６３】
増幅器ＯＰ１は、反転入力端子に基準電圧Ｖｒｅｆが供給され、非反転入力端子が第１の抵抗Ｒ１の他端に接続され、出力端子がＰ型ＭＯＳトランジスタＰＭ２のゲートＧに接続されている。Ｎ型ＭＯＳトランジスタＮＭ２は、ドレイン（一端）がＰ型ＭＯＳトランジスタＰＭ２のゲートＧに接続され、ソース（他端）が接地され、ゲートに制御信号Ｃが供給される。
【００６４】
このような構成により、半導体装置１０ｃは、内部電源電圧Ｖｏｕｔを目標電圧に近づくように制御する。目標電圧は、第１の抵抗Ｒ１と第２の抵抗Ｒ２と基準電圧Ｖｒｅｆとによって決定され、（Ｒ１／Ｒ２＋１）Ｖｒｅｆと表すことができる。ここでも、第１の抵抗Ｒ１の抵抗値をＲ１として、第２の抵抗Ｒ２の抵抗値をＲ２としている。目標電圧は、制御信号Ｃにより、外部電源電圧ＶＤＤ以上の第１電圧又は外部電源電圧ＶＤＤより低い第２電圧Ｖｒｅｇに切り替えられる。第２の抵抗Ｒ２が低抵抗値に設定された時、目標電圧は第１電圧に設定され、第２の抵抗Ｒ２が高抵抗値に設定された時、目標電圧は第２電圧Ｖｒｅｇに設定されるように、第１の抵抗Ｒ１と第２の抵抗Ｒ２と基準電圧Ｖｒｅｆとが設定されている。
【００６５】
制御信号Ｃにより、目標電圧が第１電圧である時、Ｎ型ＭＯＳトランジスタＮＭ２はオンに制御され、目標電圧が第２電圧Ｖｒｅｇである時、Ｎ型ＭＯＳトランジスタＮＭ２はオフに制御される。
【００６６】
図８は、第３の実施形態に係る半導体装置１０ｃの動作を示す波形図である。
【００６７】
時刻ｔ１ａ以前では、制御信号Ｃはハイレベルになっている。よって、Ｎ型ＭＯＳトランジスタＮＭ２はオンしているので、Ｐ型ＭＯＳトランジスタＰＭ２のゲートＧの電圧は０Ｖになっている。これにより、Ｐ型ＭＯＳトランジスタＰＭ２はオンするので、内部電源電圧Ｖｏｕｔとして外部電源電圧ＶＤＤが出力される。
【００６８】
また、第２の抵抗Ｒ２は低抵抗値に設定されているので、目標電圧は外部電源電圧ＶＤＤより高い第１電圧である。このとき、第１の抵抗Ｒ１と第２の抵抗Ｒ２との間の電圧は基準電圧Ｖｒｅｆより低いので、増幅器ＯＰ１は０Ｖを出力する。
【００６９】
次に、時刻ｔ１ａにおいて、制御信号Ｃはハイレベルからローレベルになる。これにより、Ｎ型ＭＯＳトランジスタＮＭ２はオフになる。また、第２の抵抗Ｒ２は高抵抗値に設定されるので、目標電圧は第２電圧Ｖｒｅｇになる。従って、内部電源電圧Ｖｏｕｔは第２電圧Ｖｒｅｇに制御される。
【００７０】
この時、第１の抵抗Ｒ１及び第２の抵抗Ｒ２と、負荷となる内部回路１３の容量との時定数により、内部電源電圧Ｖｏｕｔを外部電源電圧ＶＤＤから第２電圧Ｖｒｅｇへと緩やかに下降させることができる（立下り時間ｔｆ）。従って、過渡状態での大きな電圧変動を抑えることが可能となる。
【００７１】
次に、時刻ｔ２ａにおいて、制御信号Ｃはローレベルからハイレベルになる。これにより、時刻ｔ１ａ以前と同様に、Ｎ型ＭＯＳトランジスタＮＭ２はオンになる。また、第２の抵抗Ｒ２は低抵抗値に設定されるので、目標電圧は第１電圧になる。従って、内部電源電圧Ｖｏｕｔとして外部電源電圧ＶＤＤが出力される。
【００７２】
以上で説明したように、本実施形態によれば、第１の実施形態の電源スイッチ１１とＰ型ＭＯＳトランジスタＰＭ１を、Ｐ型ＭＯＳトランジスタＰＭ２に置き換えるようにしたので、半導体装置１０ｃのサイズを第１の実施形態の半導体装置１０より縮小できる。
【００７３】
また、第１の実施形態と同様の効果も得られる。
【００７４】
（第４の実施形態）
第４の実施形態は、第１の実施形態の半導体装置１０を用いたシステムの一例に関する。
【００７５】
図９は、本発明の第４の実施形態に係るメモリシステム１００の構成を示すブロック図である。図９に示すように、メモリシステム１００は、第１の実施形態の半導体装置（電源供給システム）１０と、高速回路２０と、低速回路３０と、ＳＲＡＭ（メモリ）４０と、を備える。
【００７６】
メモリシステム１００は、例えば、ＮＡＮＤ型フラッシュメモリ（図示せず）を制御するメモリコントローラである。メモリシステム１００は、通常動作状態又はスタンバイ状態に切り替えられる。
【００７７】
外部電源Ｐ１は、外部電源電圧ＶＤＤを半導体装置１０及び高速回路２０に供給する。
【００７８】
高速回路２０は、例えば、ＣＰＵや論理回路であり、ＮＡＮＤ型フラッシュメモリを制御する。高速回路２０は、スタンバイ状態では動作を停止する。
【００７９】
半導体装置１０は、外部電源電圧ＶＤＤに基づいて内部電源電圧Ｖｏｕｔを出力する。内部電源電圧Ｖｏｕｔは、低速回路３０及びＳＲＡＭ４０を動作させるための電源電圧として低速回路３０及びＳＲＡＭ４０に供給される。半導体装置１０は、通常動作状態では、内部電源電圧Ｖｏｕｔとして外部電源電圧ＶＤＤを出力して、スタンバイ状態では、内部電源電圧Ｖｏｕｔとして外部電源電圧ＶＤＤより低い第２電圧Ｖｒｅｇを出力する。
【００８０】
低速回路３０は、例えば、論理回路であり、高速回路２０より低速に動作する。低速回路３０は、ＳＲＡＭ４０やＮＡＮＤ型フラッシュメモリを制御する。
【００８１】
ＳＲＡＭ４０は、例えば、ＮＡＮＤ型フラッシュメモリから読み出した情報を一時的に記憶する。また、ＳＲＡＭ４０は、外部から入力された信号（データ）を一時的に記憶して、ＮＡＮＤ型フラッシュメモリに転送する。さらに、ＳＲＡＭ４０は、メモリシステム１００の設定データを記憶する。ＳＲＡＭ４０は、通常動作状態では高速に動作する必要があり、スタンバイ状態では記憶しているデータを保持し続ける必要がある。
【００８２】
前述のように、第１の実施形態の半導体装置１０によれば、電源の瞬断および過渡状態での急激な電圧変動を起こさずに、内部電源電圧Ｖｏｕｔを外部電源電圧ＶＤＤ又は第２電圧Ｖｒｅｇに切り替えできる。従って、ＳＲＡＭ４０に記憶されたデータの破壊を起こさずに、メモリシステム１００を低消費電力化できる。
【００８３】
また、内部電源電圧Ｖｏｕｔを第２電圧Ｖｒｅｇに切り替えることにより、スタンバイ状態でのＳＲＡＭ４０のリーク電流を低減できる。
【００８４】
なお、第１の実施形態の半導体装置１０の代わりに、他の実施形態の半導体装置１０ａ，１０ｂ，１０ｃを用いても、同様の効果が得られる。
【００８５】
（他の変形例）
上記各実施形態では、制御信号Ｂによって第２の抵抗Ｒ２を高抵抗値又は低抵抗値に切り替え、これにより目標電圧を切り替える一例について説明したが、制御信号Ｂによって基準電圧Ｖｒｅｆを切り替え、これにより目標電圧を切り替えても良い。また、制御信号Ｂによって第１の抵抗Ｒ１を高抵抗値又は低抵抗値に切り替えてもよい。
【００８６】
また、第１の実施形態の変形例を、第２の実施形態に適用しても良い。また、第２の実施形態と第３の実施形態を組み合わせても良い。
【００８７】
さらに、半導体装置１０，１０ａ，１０ｂ，１０ｃをメモリシステム１００以外のシステムに適用しても良い。
【００８８】
以上で説明した各実施形態の半導体装置によれば、電源の瞬断および過渡状態での急激な電圧変動を起こさずに内部電源電圧Ｖｏｕｔを切り替えできる。
【００８９】
（比較例）
以下に、発明者が知得する比較例について説明する。
【００９０】
図１０は、比較例に係る電源供給システムの構成を示すブロック図である。図１０（ａ）に示す電源供給システムは、２つの外部電源Ｐ１１，Ｐ１２と、２つの電源スイッチ１１１，１１２と、を備える。電源スイッチ１１１がオンの時、外部電源Ｐ１１からの電源電圧ＶＤＤ１が、内部電源電圧Ｖｏｕｔとして内部回路１３に供給される。電源スイッチ１１２がオンの時、外部電源Ｐ１２からの電源電圧ＶＤＤ２（＜ＶＤＤ１）が、内部電源電圧Ｖｏｕｔとして内部回路１３に供給される。
【００９１】
図１０（ｂ）に示す電源供給システムは、外部電源Ｐ１と、２つのレギュレータ１２１，１２２と、２つの電源スイッチ１１１，１１２と、を備える。電源スイッチ１１１がオンの時、外部電源Ｐ１からの電源電圧ＶＤＤを調整した電圧Ｖｒｅｇ１（＜ＶＤＤ）が、内部電源電圧Ｖｏｕｔとして内部回路１３に供給される。電源スイッチ１１２がオンの時、外部電源Ｐ１からの電源電圧ＶＤＤを調整した電圧Ｖｒｅｇ２（＜Ｖｒｅｇ１）が、内部電源電圧Ｖｏｕｔとして内部回路１３に供給される。
【００９２】
図１０（ａ）、（ｂ）に示した比較例の電源供給システムでは、電源スイッチ１１１，１１２が同時にオフする瞬間に電源の瞬断が起こる。また、電源スイッチ１１１，１１２が同時にオフしないように制御した場合であっても、図１０（ｂ）に示した比較例の電源供給システムでは、内部電源電圧Ｖｏｕｔが電圧Ｖｒｅｇ１である状態で電源スイッチ１１１がオフすると共に電源スイッチ１１２がオンすると、内部電源電圧Ｖｏｕｔが電圧Ｖｒｅｇ２未満に低下するまでは、レギュレータ１２２は内部電源電圧Ｖｏｕｔを上昇させる帰還動作を行わない。従って、この時に内部回路１３が引き込む電流が大きくなると、内部電源電圧Ｖｏｕｔが電圧Ｖｒｅｇ２未満に低下してからレギュレータ１２２が内部電源電圧Ｖｏｕｔを上昇させる帰還動作を開始するまでの間に、内部電源電圧Ｖｏｕｔの急激な低下が生じる可能性がある。
【００９３】
即ち、これら比較例の構成では、以上で説明した実施形態の構成と異なり、電源の瞬断および過渡状態での急激な電圧変動が生じる可能性がある。
【００９４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００９５】
１０，１０ａ，１０ｂ，１０ｃ  半導体装置（電源供給システム）
１１  電源スイッチ
１２，１２ａ  第１のレギュレータ
１５  第２のレギュレータ
ＰＭ１，ＰＭ２  Ｐ型ＭＯＳトランジスタ
ＮＭ１  Ｎ型ＭＯＳトランジスタ
ＮＭ２  Ｎ型ＭＯＳトランジスタ（スイッチ）
Ｒ１  第１の抵抗
Ｒ２  第２の抵抗
ＯＰ１  増幅器
２０  高速回路
３０  低速回路
４０  ＳＲＡＭ（メモリ）
１００  メモリシステム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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