(57)【要約】【課題】高耐圧回路の素子破壊を防止する際、半導体チップ面積の増大を軽減する。【解決手段】半導体集積回路ＩＣは、高電源電圧で動作する高耐圧回路１００、２００と低電源電圧で動作する低耐圧回路３００、４００を内蔵する。入力信号Ａに応答して、高耐圧回路の第１素子５と第２素子３はオン状態とオフ状態に、低耐圧回路の第３素子７と第４素子８はオフ状態とオン状態に制御される。この状態において、高電源電圧供給端子に所定レベルのサージ電圧が供給される。この状態で、初期サージ電流が第１素子５と第２素子３の容量を介して低耐圧回路の出力端子Ｙに流入する。出力端子Ｙの電圧降下は、高耐圧回路の第２素子３のターンオン電圧に設定される。第２素子３はオフ状態からオン状態に制御されて、サージ電圧のエネルギーを吸収するサージ吸収電流が第１素子５と第２素子３に流入する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路は、高電源電圧で動作可能とされた高耐圧回路と、前記高電源電圧よりも電圧レベルの低い低電源電圧で動作可能とされた低耐圧回路とを内蔵して、
前記高耐圧回路は、第１トランジスタと第２トランジスタとを含み、前記第１トランジスタの出力電流経路と前記第２トランジスタの出力電流経路とは前記高電源電圧と他の電源との間に直列接続され、
前記低耐圧回路は、第３トランジスタと第４トランジスタとを含み、前記第３トランジスタの出力電流経路と前記第４トランジスタの出力電流経路とは前記低電源電圧と前記他の電源との間に直列接続され、
前記低耐圧回路の前記第３トランジスタの制御入力と前記第４トランジスタの制御入力とは入力信号に応答可能とされ、前記第３トランジスタの前記出力電流経路と前記第４トランジスタの前記出力電流経路とが接続された出力端子に前記高耐圧回路の前記第２トランジスタの制御入力が接続され、
所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第３トランジスタと前記第４トランジスタとはそれぞれオフ状態とオン状態とに制御可能とされて、前記高耐圧回路の前記第１トランジスタと前記第２トランジスタとはそれぞれオン状態とオフ状態とに制御可能とされ、
前記所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第３トランジスタと前記第４トランジスタとがそれぞれ前記オフ状態と前記オン状態とに制御され前記高耐圧回路の前記第１トランジスタと前記第２トランジスタとがそれぞれ前記オン状態と前記オフ状態とに制御された状態において、前記高電源電圧を供給する高電源電圧供給端子に所定レベルのサージ電圧が供給可能とされ、
前記状態における前記高電源電圧供給端子への前記所定レベルの前記サージ電圧の供給に応答して、初期サージ電流が前記高電源電圧供給端子から前記オン状態の前記第１トランジスタの前記出力電流経路と前記第２トランジスタの出力端子と前記制御入力との間の容量とを介して前記低耐圧回路の前記出力端子に流入可能とされ、
前記初期サージ電流の前記低耐圧回路の前記出力端子への流入に応答して前記低耐圧回路の前記出力端子と前記他の電源との間に生成される電圧降下は、前記高耐圧回路の前記第２トランジスタの前記制御入力と共通端子との間のターンオン電圧に少なくとも設定されており、
前記低耐圧回路の前記出力端子に生成される前記電圧降下に応答して、前記高耐圧回路の前記第２トランジスタは前記オフ状態からオン状態に制御されて、前記サージ電圧のエネルギーを吸収するサージ吸収電流が前記高電源電圧供給端子から前記オン状態の前記第１トランジスタの前記出力電流経路と前記オン状態の前記第２トランジスタの前記出力電流経路とを介して前記他の電源に流入可能とされた
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記低耐圧回路の前記出力端子と前記第４トランジスタの出力端子との間には、電圧降下回路が接続された
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記低耐圧回路は、遅延回路と第１インバータとを更に含み、
前記電圧降下回路はスイッチトランジスタと電圧降下素子を含み、前記スイッチトランジスタの出力電流経路と前記電圧降下素子とは前記低耐圧回路の前記出力端子と前記第４トランジスタの出力端子との間に並列接続され、
前記電圧降下回路の前記スイッチトランジスタの制御入力は、前記遅延回路と前記第１インバータの直列経路を介して前記入力信号に応答可能とされた
ことを特徴とする半導体集積回路。
【請求項４】
請求項１において、
前記高耐圧回路は、大振幅駆動出力回路とレベルシフト回路とを含み、
前記高耐圧回路の前記大振幅駆動出力回路は、前記半導体集積回路の出力端子を前記高電源電圧にプルアップするプルアップ出力トランジスタと、前記半導体集積回路の前記出力端子を前記他の電源にプルダウンするプルダウン出力トランジスタとを含み、
前記レベルシフト回路は、前記高電源電圧に接続された第１と第２のプルアップ・トランジスタと、前記他の電源に接続された第１と第２のプルダウン・トランジスタとを含み、
前記第１のプルアップ・トランジスタの出力電流経路と前記第１のプルダウン・トランジスタの出力電流経路とは、前記高電源電圧と前記他の電源との間に直列接続され、
前記第２のプルアップ・トランジスタの出力電流経路と前記第２のプルダウン・トランジスタの出力電流経路とは、前記高電源電圧と前記他の電源との間に直列接続され、
前記第１のプルダウン・トランジスタと前記第２のプルダウン・トランジスタとは、前記入力信号に応答して相補的に動作するものであり、
前記第１のプルアップ・トランジスタの制御入力は、前記第２のプルアップ・トランジスタの出力電極と前記第２のプルダウン・トランジスタの出力電極と前記プルアップ出力トランジスタの制御入力とに接続され、
前記第２のプルアップ・トランジスタの制御入力は、前記第１のプルアップ・トランジスタの出力電極と前記第１のプルダウン・トランジスタの出力電極とに接続された
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
記所定の電圧レベルの前記入力信号に応答した前記状態において、前記第１のプルダウン・トランジスタと前記第２のプルダウン・トランジスタとは、オフ状態とオン状態とにそれぞれ制御可能とされて、前記第１のプルアップ・トランジスタと前記第２のプルアップ・トランジスタとは、オン状態とオフ状態とにそれぞれ制御可能とされる
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記サージ吸収電流を流入する前記第１トランジスタと前記第２トランジスタとは、それぞれ、前記第１のプルアップ・トランジスタと前記第１のプルダウン・トランジスタとである
ことを特徴とする半導体集積回路。
【請求項７】
請求項５において、
前記サージ吸収電流を流入する前記第１トランジスタと前記第２トランジスタとは、それぞれ、前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとである
ことを特徴とする半導体集積回路。
【請求項８】
請求項５において、
前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとのいずれか一方は、絶縁ゲートバイポーラトランジスタである
ことを特徴とする半導体集積回路。
【請求項９】
請求項５において、
半導体チップの中央部分には前記低耐圧回路が多数配置され、前記半導体チップの前記中央部分の左側と右側には前記高耐圧回路が多数配置された
ことを特徴とする半導体集積回路。
【請求項１０】
請求項９において、
前記半導体集積回路は、プラズマディスプレイパネルの走査線を駆動するスキャンドライバであり、
前記高耐圧回路の前記大振幅駆動出力回路の前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとは、前記プラズマディスプレイパネルの前記走査線を駆動可能とされた
ことを特徴とする半導体集積回路。
【請求項１１】
高電源電圧で動作可能とされた高耐圧回路と、前記高電源電圧よりも電圧レベルの低い低電源電圧で動作可能とされた低耐圧回路とを内蔵する半導体集積回路の動作方法であって、
前記高耐圧回路は、第１トランジスタと第２トランジスタとを含み、前記第１トランジスタの出力電流経路と前記第２トランジスタの出力電流経路とは前記高電源電圧と他の電源との間に直列接続され、
前記低耐圧回路は、第３トランジスタと第４トランジスタとを含み、前記第３トランジスタの出力電流経路と前記第４トランジスタの出力電流経路とは前記低電源電圧と前記他の電源との間に直列接続され、
前記低耐圧回路の前記第３トランジスタの制御入力と前記第４トランジスタの制御入力とは入力信号に応答可能とされ、前記第３トランジスタの前記出力電流経路と前記第４トランジスタの前記出力電流経路とが接続された出力端子に前記高耐圧回路の前記第２トランジスタの制御入力が接続され、
所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第３トランジスタと前記第４トランジスタとはそれぞれオフ状態とオン状態とに制御されて、前記高耐圧回路の前記第１トランジスタと前記第２トランジスタとはそれぞれオン状態とオフ状態とに制御され、
前記所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第３トランジスタと前記第４トランジスタとがそれぞれ前記オフ状態と前記オン状態とに制御され前記高耐圧回路の前記第１トランジスタと前記第２トランジスタとがそれぞれ前記オン状態と前記オフ状態とに制御された状態において、前記高電源電圧を供給する高電源電圧供給端子に所定レベルのサージ電圧が供給可能とされ、
前記状態における前記高電源電圧供給端子への前記所定レベルの前記サージ電圧の供給に応答して、初期サージ電流が前記高電源電圧供給端子から前記オン状態の前記第１トランジスタの前記出力電流経路と前記第２トランジスタの出力端子と前記制御入力との間の容量とを介して前記低耐圧回路の前記出力端子に流入して、
前記初期サージ電流の前記低耐圧回路の前記出力端子への流入に応答して前記低耐圧回路の前記出力端子と前記他の電源との間に生成される電圧降下は、前記高耐圧回路の前記第２トランジスタの前記制御入力と共通端子との間のターンオン電圧に少なくとも設定されており、
前記低耐圧回路の前記出力端子に生成される前記電圧降下に応答して、前記高耐圧回路の前記第２トランジスタは前記オフ状態からオン状態に制御されて、前記サージ電圧のエネルギーを吸収するサージ吸収電流が前記高電源電圧供給端子から前記オン状態の前記第１トランジスタの前記出力電流経路と前記オン状態の前記第２トランジスタの前記出力電流経路とを介して前記他の電源に流入する
ことを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１において、
前記低耐圧回路の前記出力端子と前記第４トランジスタの出力端子との間には、電圧降下回路が接続された
ことを特徴とする半導体集積回路の動作方法。
【請求項１３】
請求項１２において、
前記低耐圧回路は、遅延回路と第１インバータとを更に含み、
前記電圧降下回路はスイッチトランジスタと電圧降下素子を含み、前記スイッチトランジスタの出力電流経路と前記電圧降下素子とは前記低耐圧回路の前記出力端子と前記第４トランジスタの出力端子との間に並列接続され、
前記電圧降下回路の前記スイッチトランジスタの制御入力は、前記遅延回路と前記第１インバータの直列経路を介して前記入力信号に応答する
ことを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１１において、
前記高耐圧回路は、大振幅駆動出力回路とレベルシフト回路とを含み、
前記高耐圧回路の前記大振幅駆動出力回路は、前記半導体集積回路の出力端子を前記高電源電圧にプルアップするプルアップ出力トランジスタと、前記半導体集積回路の前記出力端子を前記他の電源にプルダウンするプルダウン出力トランジスタとを含み、
前記レベルシフト回路は、前記高電源電圧に接続された第１と第２のプルアップ・トランジスタと、前記他の電源に接続された第１と第２のプルダウン・トランジスタとを含み、
前記第１のプルアップ・トランジスタの出力電流経路と前記第１のプルダウン・トランジスタの出力電流経路とは、前記高電源電圧と前記他の電源との間に直列接続され、
前記第２のプルアップ・トランジスタの出力電流経路と前記第２のプルダウン・トランジスタの出力電流経路とは、前記高電源電圧と前記他の電源との間に直列接続され、
前記第１のプルダウン・トランジスタと前記第２のプルダウン・トランジスタとは、前記入力信号に応答して相補的に動作するものであり、
前記第１のプルアップ・トランジスタの制御入力は、前記第２のプルアップ・トランジスタの出力電極と前記第２のプルダウン・トランジスタの出力電極と前記プルアップ出力トランジスタの制御入力とに接続され、
前記第２のプルアップ・トランジスタの制御入力は、前記第１のプルアップ・トランジスタの出力電極と前記第１のプルダウン・トランジスタの出力電極とに接続された
ことを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
記所定の電圧レベルの前記入力信号に応答した前記状態において、前記第１のプルダウン・トランジスタと前記第２のプルダウン・トランジスタとは、オフ状態とオン状態とにそれぞれ制御され、前記第１のプルアップ・トランジスタと前記第２のプルアップ・トランジスタとは、オン状態とオフ状態とにそれぞれ制御される
ことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１５において、
前記サージ吸収電流を流入する前記第１トランジスタと前記第２トランジスタとは、それぞれ、前記第１のプルアップ・トランジスタと前記第１のプルダウン・トランジスタとである
ことを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１５において、
前記サージ吸収電流を流入する前記第１トランジスタと前記第２トランジスタとは、それぞれ、前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとである
ことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１５において、
前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとのいずれか一方は、絶縁ゲートバイポーラトランジスタである
ことを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１５において、
半導体チップの中央部分には前記低耐圧回路が多数配置され、前記半導体チップの前記中央部分の左側と右側には前記高耐圧回路が多数配置された
ことを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１９において、
前記半導体集積回路は、プラズマディスプレイパネルの走査線を駆動するスキャンドライバであり、
前記高耐圧回路の前記大振幅駆動出力回路の前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとは、前記プラズマディスプレイパネルの前記走査線を駆動する
ことを特徴とする半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧回路と低耐圧回路とを内蔵する半導体集積回路およびその動作方法に関し、特に高耐圧回路の素子破壊を防止する際に、半導体チップ面積の増大を軽減するのに有効な技術に関するものである。
【背景技術】
【０００２】
プラズマディスプレイパネル(ＰＤＰ)は、ブラウン管と比較すると画面の大型化が容易である一方、液晶ディスプレイ(ＬＣＤ)と比較すると視野角が広いことから、大画面ディスプレイパネルの高精細化のために近年、急速に普及している。
【０００３】
プラズマディスプレイパネル(ＰＤＰ)はアドレスドライバＩＣとスキャンドライバＩＣの２種類の半導体集積回路によって駆動される。この２種類の半導体集積回路は、１００Ｖから２００Ｖの耐圧を有する出力回路を６４個から９６個まで内蔵するものである。更に、スキャンドライバＩＣは高耐圧特性だけではなく２００ｍＡから４００ｍＡまでの大電流駆動能力が必要とされるので、スキャンドライバＩＣの出力回路は電流駆動能力の大きな出力素子を内蔵する必要がある。
【０００４】
下記特許文献１には、プラズマディスプレイパネル(ＰＤＰ)の複数のＸ電極と複数のＹ電極と複数のアドレス電極とを駆動する方法が記載されている。プラズマディスプレイパネル(ＰＤＰ)では、複数のＸ電極と複数のＹ電極とは互いに平行に配置され、複数のアドレス電極はＸ電極およびＹ電極と交差するように配置される。リセット期間では、Ｘ電極は負電圧に維持され、Ｙ電極に正電圧から徐々に増加するランプ電圧を印加して、アドレス電極にゼロボルトを印加して、全ての表示セルを均一に初期化する。アドレス期間では、Ｘ電極は正電圧に維持され、Ｙ電極に１ライン毎に順次大きな負電圧を印加(走査)して、選択する表示セルのアドレス電極に正のアドレス電圧を印加(走査)することで、選択する表示セルにはＹ電極とアドレス電極との間の電圧によって放電が発生する。サステイン期間では、アドレス電極にはゼロボルトを印加して、Ｘ電極とＹ電極には正のサステイン電圧と負のサステイン電圧が交互に印加され、アドレス期間で選択された表示セルが放電発光を繰り返すものである。
【０００５】
更に下記特許文献１には、プラズマディスプレイパネル(ＰＤＰ)のアドレス電極を駆動するアドレスドライバが、プルアップ出力トランジスタと、プルダウン出力トランジスタと、レベルシフト回路によって構成されることも記載されている。プルアップ出力トランジスタは電源電圧とアドレス電極との間に接続され、プルダウン出力トランジスタはアドレス電極と接地電圧との間に接続され、プルアップ出力トランジスタの制御入力端子に接続されたレベルシフト回路は、電源電圧側にラッチ回路形式で接続された２個のｐチャネルＭＯＳＦＥＴと、接地電圧側に差動回路形式で接続された２個のｎチャネルＭＯＳＦＥＴとによって構成されている。
【０００６】
更に、下記特許文献２には、プラズマディスプレイパネルに配置された走査線を駆動するためのスキャンドライバの負荷駆動回路が、プルアップ出力トランジスタと、プルダウン出力トランジスタと、レベルシフト回路によって構成されることも記載されている。プルアップ出力トランジスタは第１電源と出力端子との間に接続され、プルダウン出力トランジスタは出力端子と第２電源との間に接続され、プルアップ出力トランジスタの制御入力端子に接続されたレベルシフト回路は、第１電源側にラッチ回路形式で接続された２個のｐチャネルＭＯＳＦＥＴと、第２電源側に差動回路形式で接続された２個のｎチャネルＭＯＳＦＥＴとによって構成されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１０７６９７号  公報
【特許文献２】特開２００９−８９３４９号  公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者等は本発明に先立って、プラズマディスプレイパネル(ＰＤＰ)上に配置された走査線を駆動するためのスキャンドライバと呼ばれる半導体集積回路の開発に従事した。
【０００９】
図７は、本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ＩＣの構成を示す図である。
【００１０】
図７に示したスキャンドライバとして構成された半導体集積回路ＩＣは、外部から供給される高電源電圧ＶDDHで動作する高耐圧回路としての大振幅駆動出力回路１００とレベルシフト回路２００と、外部から供給される低電源電圧ＶDDで動作する低耐圧回路としての２個の小振幅駆動回路３００、４００を含んでいる。尚、低電源電圧ＶDDは略５ボルトであり、高電源電圧ＶDDHは１００ボルト以上である。
【００１１】
図７に示すように、高耐圧回路としての大振幅駆動出力回路１００においては、プルアップ出力トランジスタとしての高耐圧ＮチャネルＭＯＳトランジスタ１のドレイン・ソース電流経路は高電源電圧ＶDDHと出力端子ＯＵＴの間に接続されて、プルダウン出力トランジスタとしての高耐圧絶縁ゲートバイポーラトランジスタ(以下、ＩＧＢＴと言う)２のコレクタ・エミッタ電流経路は出力端子ＯＵＴと他の電源ＧＮＤとの間に接続されている。尚、ＩＧＢＴ２は、その入力部とその出力部とはＮチャネルＭＯＳトランジスタとＮＰＮバイポーラトランジスタによってそれぞれ構成されているので、制御ゲート入力での高い入力インピーダンスとコレクタ・エミッタ電流経路での大電流駆動能力とを持つものである。
【００１２】
高耐圧回路としてのレベルシフト回路２００は、高電源電圧ＶDDHにラッチ回路形式で接続された２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６と、他の電源ＧＮＤに差動回路形式で接続された２個の高耐圧NチャネルＭＯＳトランジスタ２３、２４とによって構成されている。すなわち、２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６のソースは高電源電圧ＶDDHに接続され、高耐圧ＰチャネルＭＯＳトランジスタ５のゲートは高耐圧ＰチャネルＭＯＳトランジスタ６のドレインと高耐圧ＮチャネルＭＯＳトランジスタ２３のドレインとに接続され、高耐圧ＰチャネルＭＯＳトランジスタ６のゲートは高耐圧ＰチャネルＭＯＳトランジスタ５のドレインと高耐圧ＮチャネルＭＯＳトランジスタ２３のドレインとに接続されている。２個の高耐圧ＮチャネルＭＯＳトランジスタ２３、２４のソースは他の電源ＧＮＤに接続されて、高耐圧ＮチャネルＭＯＳトランジスタ２３の制御ゲートは低耐圧回路としての小振幅駆動回路３００の出力信号によって駆動され、高耐圧ＮチャネルＭＯＳトランジスタ２４の制御ゲートは低耐圧回路としての小振幅駆動回路４００の出力信号によって駆動される。
【００１３】
低耐圧回路としての小振幅駆動回路３００は、電圧振幅が略５ボルトの小振幅信号Ａに応答するＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳトランジスタ８によって構成されている。電圧振幅が略５ボルトの小振幅信号ＡはＰチャネルＭＯＳトランジスタ７のゲートとＮチャネルＭＯＳトランジスタ８のゲートとに供給され、ＰチャネルＭＯＳトランジスタ７のソースは略５ボルトの低電源電圧ＶDDに接続され、ＮチャネルＭＯＳトランジスタ８のソースは他の電源ＧＮＤに接続されている。ＰチャネルＭＯＳトランジスタ７のドレインとＮチャネルＭＯＳトランジスタ８のドレインとは小振幅駆動回路３００の出力端子Ｙに接続されて、小振幅駆動回路３００の出力端子Ｙの略５ボルトの電圧振幅の小振幅出力信号によって高耐圧回路としてのレベルシフト回路２００の高耐圧NチャネルＭＯＳトランジスタ２３の制御ゲートが駆動される。
【００１４】
低耐圧回路としての小振幅駆動回路４００は、小振幅駆動回路３００と全く同様に、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタによって構成されている。電圧振幅が略５ボルトの小振幅信号Ａは低耐圧回路としての小振幅駆動ＣＭＯＳインバータ９の入力端子に供給され、小振幅駆動ＣＭＯＳインバータ９の出力端子の略５ボルトの電圧振幅の小振幅出力信号Ａ´によって低耐圧回路としての小振幅駆動回路４００の入力端子が駆動される。小振幅駆動回路４００の出力端子Ｙ´の略５ボルトの電圧振幅の小振幅出力信号によって、高耐圧回路としてのレベルシフト回路２００の高耐圧NチャネルＭＯＳトランジスタ２４の制御ゲートが駆動される。
【００１５】
一方、電圧振幅が略５ボルトの小振幅信号Ｂが、高耐圧回路の大振幅駆動出力回路１００のプルダウン出力トランジスタとしての高耐圧ＩＧＢＴ２の制御ゲートに供給される。
【００１６】
図７に示したスキャンドライバの半導体集積回路ＩＣがプラズマディスプレイパネル(ＰＤＰ)の走査線を駆動する通常駆動動作について、以下に説明する。
【００１７】
小振幅信号Ａと小振幅信号Ｂとがハイレベルの期間では、小振幅駆動回路３００ではＰチャネルＭＯＳトランジスタ７はオフ状態、ＮチャネルＭＯＳトランジスタ８はオン状態となり、レベルシフト回路２００では高耐圧NチャネルＭＯＳトランジスタ２３はオフ状態、高耐圧NチャネルＭＯＳトランジスタ２４はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオフ状態となり、大振幅駆動出力回路１００では高耐圧ＮチャネルＭＯＳトランジスタ１はオフ状態、ＩＧＢＴ２はオン状態となるので、大振幅駆動出力回路１００の出力端子ＯＵＴは他の電源ＧＮＤの電圧レベルに設定される。
【００１８】
小振幅信号Ａと小振幅信号Ｂとがローレベルの期間では、小振幅駆動回路３００ではＰチャネルＭＯＳトランジスタ７はオン状態、ＮチャネルＭＯＳトランジスタ８はオフ状態となり、レベルシフト回路２００では高耐圧NチャネルＭＯＳトランジスタ２３はオン状態、高耐圧NチャネルＭＯＳトランジスタ２４はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオン状態となり、大振幅駆動出力回路１００では高耐圧ＮチャネルＭＯＳトランジスタ１はオン状態、ＩＧＢＴ２はオフ状態となるので、大振幅駆動出力回路１００の出力端子ＯＵＴは高電源電圧ＶDDHの電圧レベルに設定される。
【００１９】
一方、図７に示したスキャンドライバとしての半導体集積回路ＩＣには、種々の原因によって極めて高い電圧レベルを有するサージ電圧が、高電源電圧ＶDDHを供給するための高電源電圧供給端子に供給される。
【００２０】
例えば、図７に示したスキャンドライバの半導体集積回路ＩＣがプラズマディスプレイパネル(ＰＤＰ)の走査線を駆動する通常駆動動作期間中に極めて高い電圧レベルを有するサージ電圧が高電源電圧供給端子に供給された場合を想定する。
【００２１】
小振幅信号Ａと小振幅信号Ｂとがハイレベルの期間にサージ電圧が高電源電圧供給端子に供給された場合には、オフ状態の高耐圧NチャネルＭＯＳトランジスタ２３のドレイン・ソース間と、オフ状態の高耐圧ＰチャネルＭＯＳトランジスタ６のソース・ドレイン間と、オフ状態の高耐圧ＮチャネルＭＯＳトランジスタ１のドレイン・ソース間とに、極めて高い電圧レベルを有するサージ電圧がそれぞれ印加される。その結果、オフ状態のこれらの素子は、ブレークダウンして素子破壊される危険性がある。
【００２２】
小振幅信号Ａと小振幅信号Ｂとがローレベルの期間にサージ電圧が高電源電圧供給端子に供給された場合には、オフ状態の高耐圧NチャネルＭＯＳトランジスタ２４のドレイン・ソース間と、オフ状態の高耐圧ＰチャネルＭＯＳトランジスタ５のソース・ドレイン間と、オフ状態のＩＧＢＴ２のコレクタ・エミッタ間とに極めて高い電圧レベルを有するサージ電圧がそれぞれ印加される。従って、この場合にもオフ状態のこれらの素子は、ブレークダウンして素子破壊される危険性がある。
【００２３】
従って、本発明に先立って本発明者等は、高電源電圧ＶDDHを供給するための高電源電圧供給端子に供給されるサージ電圧によって図７に示したスキャンドライバの半導体集積回路ＩＣのレベルシフト回路２００と大振幅駆動出力回路１００の素子破壊を防止するために、種々の検討を行ったものである。
【００２４】
図８は、図７に示すスキャンドライバの半導体集積回路ＩＣのレベルシフト回路２００と大振幅駆動出力回路１００の素子破壊を防止するための保護回路５００の構成を示す図である。
【００２５】
図８に示したように、保護回路５００は、高電源電圧ＶDDHを供給するための高電源電圧供給端子と他の電源電圧ＧＮＤとの間に並列接続された複数の逆方向ダイオードＤ１、Ｄ２、Ｄ３…ＤＮを含んでいる。従って、極めて高い電圧レベルを有するサージ電圧が印加された場合、複数の逆方向ダイオードＤ１、Ｄ２、Ｄ３…ＤＮにより増加した高電源電圧供給端子と他の電源電圧GNDとの間の寄生容量がサージ電圧のエネルギーを吸収することにより、サージ電圧の上昇を抑えるので、サージ電圧によってレベルシフト回路２００と大振幅駆動出力回路１００とが素子破壊されることを防止することが可能となる。
【００２６】
しかし、極めて高い電圧レベルを有するサージ電圧が図７に示すスキャンドライバの半導体集積回路ＩＣに印加されていない場合においても、スキャンドライバの半導体集積回路ＩＣの通常動作期間において１００ボルト以上の高電源電圧ＶDDHが高電源電圧供給端子と他の電源電圧ＧＮＤとの間に印加される。
【００２７】
従って、通常動作期間の略１００ボルト以上の高電源電圧ＶDDHによって保護回路５００の複数の逆方向ダイオードＤ１、Ｄ２、Ｄ３…ＤＮが素子破壊されないように、これらのダイオードを高耐圧にする必要がある。そのためには、複数の逆方向ダイオードＤ１、Ｄ２、Ｄ３…ＤＮに高耐圧ダイオードを使用するか、または複数の逆方向ダイオードＤ１、Ｄ２、Ｄ３…ＤＮの各ダイオードを直列接続ダイオードによって構成する必要がある。いずれの場合にも、保護回路５００の半導体チップの占有面積が増大して、スキャンドライバの半導体集積回路ＩＣのコストが増加すると言う問題が明らかとされた。
【００２８】
すなわち、保護回路５００はサージ電圧のエネルギーを保護回路５００により増加した寄生容量により吸収して、サージ電圧の上昇を抑えることによって、保護されるべき回路の素子破壊を防止するものである。その結果、保護回路５００の保護能力を十分なものとするためには、複数の逆方向ダイオードＤ１、Ｄ２、Ｄ３…ＤＮの並列接続個数が極めて大きなものとなり、やはり保護回路５００の半導体チップの占有面積が増大するものである。
【００２９】
図９は、図７に示すスキャンドライバの半導体集積回路ＩＣのレベルシフト回路２００と大振幅駆動出力回路１００の素子破壊を防止するための他の保護回路６００の構成を示す図である。
【００３０】
図９に示したように、他の保護回路６００は、高電源電圧ＶDDHを供給するための高電源電圧供給端子と他の電源電圧ＧＮＤとの間に直列接続された複数のツェナーダイオードＺＤ１、ＺＤ２、ＺＤ３…ＺＤＮと、ツェナーダイオードＺＤ１と並列接続された抵抗Ｒと、抵抗Ｒの両端子間の電圧がゲート・ソース間に供給される保護ＮチャネルＭＯＳトランジスタＱを含んでいる。
【００３１】
従って、極めて高い電圧レベルを有するサージ電圧に応答して複数のツェナーダイオードＺＤ１、ＺＤ２、ＺＤ３…ＺＤＮの直列経路に電流が流れて、最下部のツェナーダイオードＺＤ１と並列接続された抵抗Ｒの両端子間の電圧降下によって保護ＮチャネルＭＯＳトランジスタＱがオン状態となる。その結果、保護ＮチャネルＭＯＳトランジスタＱがサージ電圧のエネルギーを吸収して、サージ電圧によってレベルシフト回路２００と大振幅駆動出力回路１００とが素子破壊されることを防止することが可能となる。しかし、極めて高い電圧レベルを有するサージ電圧が図７に示すスキャンドライバの半導体集積回路に印加されていない場合においても、スキャンドライバの半導体集積回路の通常動作期間において１００ボルト以上の高電源電圧ＶDDHが高電源電圧供給端子と他の電源電圧ＧＮＤとの間に印加される。従って、通常動作期間の略１００ボルト以上の高電源電圧ＶDDHによって保護回路６００の保護NチャネルMOSトランジスタQが破壊されないように、高耐圧のトランジスタを使用する必要があり、また、保護回路６００の保護能力を十分なものとするためには保護ＮチャネルＭＯＳトランジスタＱのサージ電流の吸収能力を増大する必要があるので、保護ＮチャネルＭＯＳトランジスタＱの素子サイズが極めて大きなものとなり、やはり保護回路６００の半導体チップの占有面積が増大するものである。
【００３２】
また図７に示すスキャンドライバの半導体集積回路ＩＣがプラズマディスプレイパネル(ＰＤＰ)上に配置された走査線を駆動するため、サステイン期間では他の電源ＧＮＤは正のサステイン電圧と負のサステイン電圧の電圧レベルに設定される。
【００３３】
従って、極めて高い電圧レベルを有するサージ電圧が図７に示すスキャンドライバの半導体集積回路ＩＣに印加されていない場合においても図９に示す他の保護回路６００では、サステイン期間に他の電源ＧＮＤが正のサステイン電圧から負のサステイン電圧の電圧レベルに変化する動作に応答して、保護ＮチャネルＭＯＳトランジスタＱがオン状態となると言う誤動作が発生すると問題が明らかとされた。
【００３４】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００３５】
従って、本発明の目的とするところは、高耐圧回路と低耐圧回路とを内蔵する半導体集積回路において、高耐圧回路の素子破壊を防止する際に、半導体チップ面積の増大を軽減することにある。
【００３６】
また、本発明の他の目的とするところは、高耐圧回路の素子破壊を防止する際に、誤動作を防止することにある。
【００３７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３８】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００３９】
すなわち、本発明の代表的な実施の形態の半導体集積回路(ＩＣ)は、高電源電圧(ＶDDH)で動作する高耐圧回路(１００、２００)と、前記高電源電圧よりも電圧レベルの低い低電源電圧(ＶDD)で動作する低耐圧回路(３００、４００)とを内蔵する。
【００４０】
前記高耐圧回路は、第１トランジスタ(５)と第２トランジスタ(３)とを含み、前記第１トランジスタの出力電流経路と前記第２トランジスタの出力電流経路とは前記高電源電圧と他の電源(ＧＮＤ)との間に直列接続される。
【００４１】
前記低耐圧回路は、第３トランジスタ(７)と第４トランジスタ(８)とを含み、前記第３トランジスタの出力電流経路と前記第４トランジスタの出力電流経路とは前記低電源電圧と前記他の電源(ＧＮＤ)との間に直列接続される。
【００４２】
前記低耐圧回路の前記第３トランジスタの制御入力と前記第４トランジスタの制御入力とは入力信号(Ａ)に応答して、前記第３トランジスタの前記出力電流経路と前記第４トランジスタの前記出力電流経路とが接続された出力端子(Ｙ)に前記高耐圧回路の前記第２トランジスタの制御入力が接続される。
【００４３】
所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第３トランジスタと前記第４トランジスタとはそれぞれオフ状態とオン状態とに制御され、前記高耐圧回路の前記第１トランジスタと前記第２トランジスタとはそれぞれオン状態とオフ状態とに制御される。
【００４４】
前記所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第３トランジスタと前記第４トランジスタとがそれぞれ前記オフ状態と前記オン状態とに制御され前記高耐圧回路の前記第１トランジスタと前記第２トランジスタとがそれぞれ前記オン状態と前記オフ状態とに制御された状態において、前記高電源電圧を供給する高電源電圧供給端子に所定レベルのサージ電圧が供給可能とされる。
【００４５】
前記状態における前記高電源電圧供給端子への前記所定レベルの前記サージ電圧の供給に応答して、初期サージ電流が前記高電源電圧供給端子から前記オン状態の前記第１トランジスタの前記出力電流経路と前記第２トランジスタの出力端子と前記制御入力との間の容量とを介して前記低耐圧回路の前記出力端子に流入される。
【００４６】
前記初期サージ電流の前記低耐圧回路の前記出力端子への流入に応答して前記低耐圧回路の前記出力端子と前記他の電源との間に生成される電圧降下は、前記高耐圧回路の前記第２トランジスタの前記制御入力と共通端子との間のターンオン電圧に少なくとも設定されている。
【００４７】
前記低耐圧回路の前記出力端子に生成される前記電圧降下に応答して、前記高耐圧回路の前記第２トランジスタは前記オフ状態からオン状態に制御されて、前記サージ電圧のエネルギーを吸収するサージ吸収電流が前記高電源電圧供給端子から前記オン状態の前記第１トランジスタの前記出力電流経路と前記オン状態の前記第２トランジスタの前記出力電流経路を介して前記他の電源に流入されることを特徴とするものである(図１参照)。
【発明の効果】
【００４８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４９】
すなわち、本発明によれば、高耐圧回路の素子破壊を防止する際に、半導体チップ面積の増大を軽減することができる。
【図面の簡単な説明】
【００５０】
【図１】図１は、本発明の実施の形態１によるスキャンドライバとして構成された半導体集積回路ＩＣの構成を示す図である。
【図２】図２は、本発明の実施の形態２によるスキャンドライバとして構成された他の半導体集積回路ＩＣの構成を示す図である。
【図３】図３は、本発明の実施の形態３によるスキャンドライバとして構成された更に他の半導体集積回路ＩＣの構成を示す図である。
【図４】図４は、本発明の実施の形態４によるスキャンドライバとして構成された別の半導体集積回路ＩＣの構成を示す図である。
【図５】図５は、本発明の実施の形態５によるスキャンドライバとして構成された更に別の半導体集積回路ＩＣの構成を示す図である。
【図６】図６は、本発明の実施の形態６によるスキャンドライバ半導体集積回路ＩＣの構成を示す図である。
【図７】図７は、本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ＩＣの構成を示す図である。
【図８】図８は、図７に示すスキャンドライバの半導体集積回路ＩＣのレベルシフト回路２００と大振幅駆動出力回路１００の素子破壊を防止するための保護回路５００の構成を示す図である。
【図９】図９は、図７に示すスキャンドライバの半導体集積回路ＩＣのレベルシフト回路２００と大振幅駆動出力回路１００の素子破壊を防止するための他の保護回路６００の構成を示す図である。
【発明を実施するための形態】
【００５１】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００５２】
〔１〕本発明の代表的な実施の形態による半導体集積回路(ＩＣ)は、高電源電圧(ＶDDH)で動作可能とされた高耐圧回路(１００、２００)と、前記高電源電圧よりも電圧レベルの低い低電源電圧(ＶDD)で動作可能とされた低耐圧回路(３００、４００)とを内蔵する。
【００５３】
前記高耐圧回路は、第１トランジスタ(５)と第２トランジスタ(３)とを含み、前記第１トランジスタの出力電流経路と前記第２トランジスタの出力電流経路とは前記高電源電圧と他の電源(ＧＮＤ)との間に直列接続される。
【００５４】
前記低耐圧回路は、第３トランジスタ(７)と第４トランジスタ(８)とを含み、前記第３トランジスタの出力電流経路と前記第４トランジスタの出力電流経路とは前記低電源電圧と前記他の電源(ＧＮＤ)との間に直列接続される。
【００５５】
前記低耐圧回路の前記第３トランジスタの制御入力と前記第４トランジスタの制御入力とは入力信号(Ａ)に応答可能とされ、前記第３トランジスタの前記出力電流経路と前記第４トランジスタの前記出力電流経路とが接続された出力端子(Ｙ)に前記高耐圧回路の前記第２トランジスタの制御入力が接続される。
【００５６】
所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第３トランジスタと前記第４トランジスタとはそれぞれオフ状態とオン状態とに制御可能とされて、前記高耐圧回路の前記第１トランジスタと前記第２トランジスタとはそれぞれオン状態とオフ状態とに制御可能とされる。
【００５７】
前記所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第３トランジスタと前記第４トランジスタとがそれぞれ前記オフ状態と前記オン状態とに制御され前記高耐圧回路の前記第１トランジスタと前記第２トランジスタとがそれぞれ前記オン状態と前記オフ状態とに制御された状態において、前記高電源電圧を供給する高電源電圧供給端子に所定レベルのサージ電圧が供給可能とされる。
【００５８】
前記状態における前記高電源電圧供給端子への前記所定レベルの前記サージ電圧の供給に応答して、初期サージ電流が前記高電源電圧供給端子から前記オン状態の前記第１トランジスタの前記出力電流経路と前記第２トランジスタの出力端子と前記制御入力との間の容量とを介して前記低耐圧回路の前記出力端子に流入可能とされる。
【００５９】
前記初期サージ電流の前記低耐圧回路の前記出力端子への流入に応答して前記低耐圧回路の前記出力端子と前記他の電源との間に生成される電圧降下は、前記高耐圧回路の前記第２トランジスタの前記制御入力と共通端子との間のターンオン電圧に少なくとも設定されている。
【００６０】
前記低耐圧回路の前記出力端子に生成される前記電圧降下に応答して、前記高耐圧回路の前記第２トランジスタは前記オフ状態からオン状態に制御されて、前記サージ電圧のエネルギーを吸収するサージ吸収電流が前記高電源電圧供給端子から前記オン状態の前記第１トランジスタの前記出力電流経路と前記オン状態の前記第２トランジスタの前記出力電流経路とを介して前記他の電源に流入可能とされたことを特徴とするものである(図１参照)。
【００６１】
前記実施の形態によれば、高耐圧回路の素子破壊を防止する際に、半導体チップの面積の増大を軽減することができる。
【００６２】
好適な実施の形態では、前記低耐圧回路の前記出力端子と前記第４トランジスタの出力端子との間には、電圧降下回路(１０)が接続されたことを特徴とするものである(図１参照)。
【００６３】
他の好適な実施の形態では、前記低耐圧回路は、遅延回路(１５)と第１インバータ(１６)とを更に含む。
【００６４】
前記電圧降下回路はスイッチトランジスタ(１１)と電圧降下素子(１２)を含み、前記スイッチトランジスタの出力電流経路と前記電圧降下素子とは前記低耐圧回路の前記出力端子と前記第４トランジスタの出力端子との間に並列接続される。
【００６５】
前記電圧降下回路の前記スイッチトランジスタの制御入力は、前記遅延回路と前記第１インバータの直列経路を介して前記入力信号に応答可能とされたことを特徴とするものである(図２参照)。
【００６６】
更に他の好適な実施の形態では、前記高耐圧回路は、大振幅駆動出力回路(１００)とレベルシフト回路(２００)とを含む。
【００６７】
前記高耐圧回路の前記大振幅駆動出力回路は、前記半導体集積回路の出力端子(ＯＵＴ)を前記高電源電圧にプルアップするプルアップ出力トランジスタ(１)と、前記半導体集積回路の前記出力端子を前記他の電源にプルダウンするプルダウン出力トランジスタ(２)とを含む。
【００６８】
前記レベルシフト回路は、前記高電源電圧に接続された第１と第２のプルアップ・トランジスタ(５、６)と、前記他の電源に接続された第１と第２のプルダウン・トランジスタ(３、４)とを含む。
【００６９】
前記第１のプルアップ・トランジスタの出力電流経路と前記第１のプルダウン・トランジスタの出力電流経路とは、前記高電源電圧と前記他の電源との間に直列接続される。
【００７０】
前記第２のプルアップ・トランジスタの出力電流経路と前記第２のプルダウン・トランジスタの出力電流経路とは、前記高電源電圧と前記他の電源との間に直列接続される。
【００７１】
前記第１のプルダウン・トランジスタと前記第２のプルダウン・トランジスタとは、前記入力信号に応答して相補的に動作するものである。
【００７２】
前記第１のプルアップ・トランジスタの制御入力は、前記第２のプルアップ・トランジスタの出力電極と前記第２のプルダウン・トランジスタの出力電極と前記プルアップ出力トランジスタの制御入力とに接続される。
【００７３】
前記第２のプルアップ・トランジスタの制御入力は、前記第１のプルアップ・トランジスタの出力電極と前記第１のプルダウン・トランジスタの出力電極とに接続されたことを特徴とするものである(図１、図２、図３、図４、図５参照)。
【００７４】
より好適な実施の形態では、前記所定の電圧レベルの前記入力信号に応答した前記状態において、前記第１のプルダウン・トランジスタと前記第２のプルダウン・トランジスタとは、オフ状態とオン状態とにそれぞれ制御可能とされて、前記第１のプルアップ・トランジスタと前記第２のプルアップ・トランジスタとは、オン状態とオフ状態とにそれぞれ制御可能とされることを特徴とするものである(図１、図２参照)。
【００７５】
他のより好適な実施の形態では、前記サージ吸収電流を流入する前記第１トランジスタと前記第２トランジスタとは、それぞれ、前記第１のプルアップ・トランジスタと前記第１のプルダウン・トランジスタとであることを特徴とするものである(図１、図２参照)。
【００７６】
更に他のより好適な実施の形態では、前記サージ吸収電流を流入する前記第１トランジスタと前記第２トランジスタとは、それぞれ、前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとであることを特徴とするものである(図３、図４、図５参照)。
【００７７】
別のより好適な実施の形態では、前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとのいずれか一方は、絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ)であることを特徴とするものである(図１、図２、図３、図４、図５参照)。
【００７８】
具体的な実施の形態では、半導体チップの中央部分には前記低耐圧回路(３００、４００)が多数配置され、前記半導体チップの前記中央部分の左側と右側には前記高耐圧回路(１００、２００)が多数配置されたことを特徴とするものである(図６参照)。
【００７９】
最も具体的な実施の形態では、前記半導体集積回路は、プラズマディスプレイパネル(ＰＤＰ)の走査線を駆動するスキャンドライバである。
【００８０】
前記高耐圧回路の前記大振幅駆動出力回路の前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとは、前記プラズマディスプレイパネルの前記走査線を駆動可能とされたことを特徴とするものである(図１、図２、図３、図４、図５、図６参照)。
【００８１】
〔２〕本発明の別の観点の代表的な実施の形態は、高電源電圧(ＶDDH)で動作可能とされた高耐圧回路(１００、２００)と、前記高電源電圧よりも電圧レベルの低い低電源電圧(ＶDD)で動作可能とされた低耐圧回路(３００、４００)とを内蔵する半導体集積回路(ＩＣ)の動作方法である。
【００８２】
前記高耐圧回路は、第１トランジスタ(５)と第２トランジスタ(３)とを含み、前記第１トランジスタの出力電流経路と前記第２トランジスタの出力電流経路とは前記高電源電圧と他の電源(ＧＮＤ)との間に直列接続される。
【００８３】
前記低耐圧回路は、第３トランジスタ(７)と第４トランジスタ(８)とを含み、前記第３トランジスタの出力電流経路と前記第４トランジスタの出力電流経路とは前記低電源電圧と前記他の電源(ＧＮＤ)との間に直列接続される。
【００８４】
前記低耐圧回路の前記第３トランジスタの制御入力と前記第４トランジスタの制御入力とは入力信号(Ａ)に応答可能とされ、前記第３トランジスタの前記出力電流経路と前記第４トランジスタの前記出力電流経路とが接続された出力端子(Ｙ)に前記高耐圧回路の前記第２トランジスタの制御入力が接続される。
【００８５】
所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第３トランジスタと前記第４トランジスタとはそれぞれオフ状態とオン状態とに制御可能とされて、前記高耐圧回路の前記第１トランジスタと前記第２トランジスタとはそれぞれオン状態とオフ状態とに制御される。
【００８６】
前記所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第３トランジスタと前記第４トランジスタとがそれぞれ前記オフ状態と前記オン状態とに制御され前記高耐圧回路の前記第１トランジスタと前記第２トランジスタとがそれぞれ前記オン状態と前記オフ状態とに制御された状態において、前記高電源電圧を供給する高電源電圧供給端子に所定レベルのサージ電圧が供給可能とされる。
【００８７】
前記状態における前記高電源電圧供給端子への前記所定レベルの前記サージ電圧の供給に応答して、初期サージ電流が前記高電源電圧供給端子から前記オン状態の前記第１トランジスタの前記出力電流経路と前記第２トランジスタの出力端子と前記制御入力との間の容量とを介して前記低耐圧回路の前記出力端子に流入される。
【００８８】
前記初期サージ電流の前記低耐圧回路の前記出力端子への流入に応答して前記低耐圧回路の前記出力端子と前記他の電源との間に生成される電圧降下は、前記高耐圧回路の前記第２トランジスタの前記制御入力と共通端子との間のターンオン電圧に少なくとも設定されている。
【００８９】
前記低耐圧回路の前記出力端子に生成される前記電圧降下に応答して、前記高耐圧回路の前記第２トランジスタは前記オフ状態からオン状態に制御されて、前記サージ電圧のエネルギーを吸収するサージ吸収電流が前記高電源電圧供給端子から前記オン状態の前記第１トランジスタの前記出力電流経路と前記オン状態の前記第２トランジスタの前記出力電流経路とを介して前記他の電源に流入されることを特徴とするものである(図１参照)。
【００９０】
前記実施の形態によれば、高耐圧回路の素子破壊を防止する際に、半導体チップの面積の増大を軽減することができる。
【００９１】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００９２】
［実施の形態１］
《半導体集積回路の構成》
図１は、本発明の実施の形態１によるスキャンドライバとして構成された半導体集積回路ＩＣの構成を示す図である。
【００９３】
《高電源電圧、低電源電圧および高耐圧回路、低耐圧回路》
図７に示した本発明に先立って本発明者等によって検討されたスキャンドライバとしての半導体集積回路ＩＣと同様に、図１に示す本発明の実施の形態１によるスキャンドライバとして構成された半導体集積回路ＩＣも、外部から供給される高電源電圧ＶDDHで動作する高耐圧回路としての大振幅駆動出力回路１００とレベルシフト回路２００と、外部から供給される低電源電圧ＶDDで動作する低耐圧回路としての２個の小振幅駆動回路３００、４００とを含んでいる。尚、低電源電圧ＶDDは略５ボルトであり、高電源電圧ＶDDHは１００ボルト以上である。
【００９４】
《高耐圧回路の大振幅駆動出力回路》
図７と同様に、図１に示した本発明の実施の形態１の高耐圧回路として構成された大振幅駆動出力回路１００では、プルアップ出力トランジスタとしての高耐圧ＮチャネルＭＯＳトランジスタ１のドレイン・ソース電流経路は高電源電圧ＶDDHと出力端子ＯＵＴの間に接続され、プルダウン出力トランジスタとしての高耐圧ＩＧＢＴ２のコレクタ・エミッタ電流経路は出力端子ＯＵＴと他の電源ＧＮＤの間に接続されている。
【００９５】
《高耐圧回路のレベルシフト回路》
図１に示した本発明の実施の形態１の高耐圧回路として構成されたレベルシフト回路２００では、図７とは異なり、高耐圧NチャネルＭＯＳトランジスタ２３、２４をＩＧＢＴ３、４に置換している。すなわち、レベルシフト回路２００は、高電源電圧ＶDDHにラッチ回路形式で接続された２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６と、他の電源ＧＮＤに差動回路形式で接続された２個のＩＧＢＴ３、４によって構成されている。すなわち、２個の高耐圧ＰチャネルＭＯＳトランジスタ５、６のソースは高電源電圧ＶDDHに接続され、高耐圧ＰチャネルＭＯＳトランジスタ５のゲートは高耐圧ＰチャネルＭＯＳトランジスタ６のドレインとＩＧＢＴ４のコレクタとに接続され、高耐圧ＰチャネルＭＯＳトランジスタ６のゲートは高耐圧ＰチャネルＭＯＳトランジスタ５のドレインとＩＧＢＴ３のコレクタとに接続されている。２個のＩＧＢＴ３、４のエミッタは他の電源ＧＮＤに接続されて、ＩＧＢＴ３の制御ゲートは低耐圧回路としての小振幅駆動回路３００の出力信号によって駆動され、ＩＧＢＴ４の制御ゲートは低耐圧回路としての小振幅駆動回路４００の出力信号によって駆動される。
【００９６】
《低耐圧回路の小振幅駆動回路》
図７と同様に、図１に示した本発明の実施の形態１の低耐圧回路として構成された小振幅駆動回路３００は、電圧振幅が略５ボルトの小振幅信号Ａに応答するＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳトランジスタ８によって構成されている。しかし、図７と異なり、図１に示した本発明の実施の形態１の低耐圧回路としての小振幅駆動回路３００は、小振幅駆動回路３００の出力端子Ｙと他の電源ＧＮＤとの間に接続された電圧降下回路１０を更に含んでいる。
【００９７】
図７と同様に、図１に示した本発明の実施の形態１の低耐圧回路として構成された小振幅駆動回路３００では、電圧振幅が略５ボルトの小振幅信号ＡはＰチャネルＭＯＳトランジスタ７のゲートとＮチャネルＭＯＳトランジスタ８のゲートとに供給され、ＰチャネルＭＯＳトランジスタ７のソースは略５ボルトの低電源電圧ＶDDに接続され、ＮチャネルＭＯＳトランジスタ８のソースは他の電源ＧＮＤに接続される。ＰチャネルＭＯＳトランジスタ７のドレインは小振幅駆動回路３００の出力端子Ｙに接続され、ＮチャネルＭＯＳトランジスタ８のドレインは電圧降下回路１０を介して小振幅駆動回路３００の出力端子Ｙに接続されて、小振幅駆動回路３００の出力端子Ｙの略５ボルトの電圧振幅の小振幅出力信号によって高耐圧回路としてのレベルシフト回路２００のＩＧＢＴ３の制御ゲートが駆動される。
【００９８】
図１に示した本発明の実施の形態１の低耐圧回路として構成された小振幅駆動回路４００は、図１に示した本発明の実施の形態１の小振幅駆動回路３００と全く同様に、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタと電圧降下回路によって構成されている。電圧振幅が略５ボルトの小振幅信号Ａは低耐圧回路としての小振幅駆動ＣＭＯＳインバータ９の入力端子に供給され、小振幅駆動ＣＭＯＳインバータ９の出力端子の略５ボルトの電圧振幅の小振幅出力信号Ａ´によって低耐圧回路として構成された小振幅駆動回路４００の入力端子が駆動される。小振幅駆動回路４００の出力端子Ｙ´の略５ボルトの電圧振幅の小振幅出力信号によって、高耐圧回路としてのレベルシフト回路２００のＩＧＢＴ４の制御ゲートが駆動される。
【００９９】
一方、図７と同様に、図１に示す本発明の実施の形態１によるスキャンドライバとして構成された半導体集積回路ＩＣにおいても、電圧振幅が略５ボルトの小振幅信号Ｂが高耐圧回路の大振幅駆動出力回路１００のプルダウン出力トランジスタとしての高耐圧ＩＧＢＴ２の制御ゲートに供給される。
【０１００】
《スキャンドライバによるＰＤＰの通常駆動動作》
図１に示した本発明の実施の形態１によるスキャンドライバとして構成された半導体集積回路ＩＣがプラズマディスプレイパネル(ＰＤＰ)の走査線を駆動する通常駆動動作について、以下に説明する。
【０１０１】
図１のスキャンドライバにおいて、小振幅信号Ａと小振幅信号Ｂとがハイレベルの期間では、小振幅駆動回路３００ではＰチャネルＭＯＳトランジスタ７はオフ状態、ＮチャネルＭＯＳトランジスタ８はオン状態となり、レベルシフト回路２００ではＩＧＢＴ３はオフ状態、ＩＧＢＴ４はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオフ状態となって、大振幅駆動出力回路１００では高耐圧ＮチャネルＭＯＳトランジスタ１はオフ状態、ＩＧＢＴ２はオン状態となるので、大振幅駆動出力回路１００の出力端子ＯＵＴは他の電源ＧＮＤの電圧レベルに設定される。
【０１０２】
図１のスキャンドライバにおいて、小振幅信号Ａと小振幅信号Ｂとがローレベルの期間では、小振幅駆動回路３００ではＰチャネルＭＯＳトランジスタ７はオン状態、ＮチャネルＭＯＳトランジスタ８はオフ状態となり、レベルシフト回路２００ではＩＧＢＴ３はオン状態、ＩＧＢＴ４はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオン状態となって、大振幅駆動出力回路１００では高耐圧ＮチャネルＭＯＳトランジスタ１はオン状態、ＩＧＢＴ２はオフ状態となるので、大振幅駆動出力回路１００の出力端子ＯＵＴは高電源電圧ＶDDHの電圧レベルに設定される。
【０１０３】
一方、図７と同様に、図１に示した本発明の実施の形態１によるスキャンドライバとして構成された半導体集積回路ＩＣには、種々の原因によって極めて高い電圧レベルを有するサージ電圧が、高電源電圧ＶDDHを供給するための高電源電圧供給端子に供給される。
【０１０４】
《サージ電圧に対する保護動作》
例えば、図１に示す本発明の実施の形態１によるスキャンドライバの半導体集積回路ＩＣがプラズマディスプレイパネル(ＰＤＰ)の走査線を駆動する通常駆動動作期間中に、極めて高い電圧レベルを有するサージ電圧が高電源電圧供給端子に供給された場合を想定する。
【０１０５】
図１のスキャンドライバにおいて、小振幅信号Ａと小振幅信号Ｂとがハイレベルの期間にサージ電圧が高電源電圧供給端子に供給された場合には、オフ状態のＩＧＢＴ３のコレクタ・エミッタ間と、オフ状態の高耐圧ＰチャネルＭＯＳトランジスタ６のソース・ドレイン間と、オフ状態の高耐圧ＮチャネルＭＯＳトランジスタ１のドレイン・ソース間とに、極めて高い電圧レベルを有するサージ電圧がそれぞれ印加される。その結果、オフ状態のこれらの素子は、ブレークダウンして素子破壊される危険性がある。
【０１０６】
図１に示す本発明の実施の形態１によるスキャンドライバとして構成された半導体集積回路ＩＣにおいては、高耐圧回路として構成された大振幅駆動出力回路１００とレベルシフト回路２００との内部素子を素子破壊から保護すべきサージ電圧の下限電圧の電圧レベルが設定される。高電源電圧ＶDDHを供給するための高電源電圧供給端子にこの下限電圧の電圧レベルを有するサージ電圧が種々の原因により供給されると想定する。その場合には、このサージ電圧に応答して、最初のサージ電流が、高電源電圧ＶDDHを供給するための高電源電圧供給端子からオン状態の高耐圧ＰチャネルＭＯＳトランジスタ５のソース・ドレイン間電流経路とオフ状態のＩＧＢＴ３のコレクタ・制御ゲート間の寄生容量Ｃ１とを介して、小振幅駆動回路３００の電圧降下回路１０とオン状態のＮチャネルＭＯＳトランジスタ８のドレイン・ソース間電流経路に流入する。この最初のサージ電流の電流値は、オフ状態のＩＧＢＴ３のコレクタ・制御ゲート間の寄生容量Ｃ１の容量値と高電源電圧供給端子と他の電源ＧＮＤとの間に印加されるサージ電圧のピーク電圧とによって支配的に決定される。この電流値を有する最初のサージ電流が小振幅駆動回路３００の電圧降下回路１０とオン状態のＮチャネルＭＯＳトランジスタ８とに流入することで、電圧降下回路１０とＮチャネルＭＯＳトランジスタ８にそれぞれ電圧降下が発生する。小振幅駆動回路３００の電圧降下回路１０の電圧降下とＮチャネルＭＯＳトランジスタ８の電圧降下との合計が高耐圧回路のレベルシフト回路２００のＩＧＢＴ３の制御ゲート・エミッタ間ターンオン電圧と一致するように、電圧降下回路１０の抵抗値等とＮチャネルＭＯＳトランジスタ８のオン抵抗値とが設定される。この電圧降下回路１０は、例えばポリシリコン抵抗、またはＰＮ接合ダイオードまたはゲートとドレインが短絡されたＭＯＳダイオード等の電圧降下素子によって構成されることが可能である。
【０１０７】
従って、この最初のサージ電流の小振幅駆動回路３００の電圧降下回路１０とＮチャネルＭＯＳトランジスタ８への流入に応答して、高耐圧回路のレベルシフト回路２００のＩＧＢＴ３がオフ状態からオン状態に変化する。従って、レベルシフト回路２００の高耐圧ＰチャネルＭＯＳトランジスタ５とＩＧＢＴ３を介して高電源電圧供給端子から他の電源ＧＮＤへサージ吸収電流が流れて、供給されたサージ電圧のエネルギーがサージ吸収電流によって吸収され、高耐圧回路として構成された大振幅駆動出力回路１００とレベルシフト回路２００の内部素子を素子破壊から保護することが可能となる。
【０１０８】
最初のサージ電流により小振幅駆動回路３００の電圧降下回路１０とＮチャネルＭＯＳトランジスタ８へ供給される電荷量は、ＩＧＢＴ３のコレクタ・制御ゲート間の寄生容量Ｃ１の容量値と高電源電圧供給端子と他の電源ＧＮＤとの間に印加されるサージ電圧のピーク電圧とによって支配的に決定されるものである。時間経過とともに、小振幅駆動回路３００の電圧降下回路１０の電圧降下とＮチャネルＭＯＳトランジスタ８の電圧降下の合計が高耐圧回路のレベルシフト回路２００のＩＧＢＴ３の制御ゲート・エミッタ間ターンオン電圧よりも低くなるので、ＩＧＢＴ３はオン状態からオフ状態に変化する。従って、スキャンドライバの半導体集積回路ＩＣは、サージ電圧に対する保護動作からＰＤＰの通常駆動動作に自動的に復帰するものである。
【０１０９】
図１のスキャンドライバにおいて、小振幅信号Ａと小振幅信号Ｂとがローレベルの期間にサージ電圧が高電源電圧供給端子に供給された場合には、オフ状態のＩＧＢＴ４のコレクタ・エミッタ間と、オフ状態の高耐圧ＰチャネルＭＯＳトランジスタ５のソース・ドレイン間と、オフ状態のＩＧＢＴ２のコレクタ・エミッタ間とに極めて高い電圧レベルを有するサージ電圧がそれぞれ印加される。従って、この場合にもオフ状態のこれらの素子は、ブレークダウンして素子破壊される危険性がある。
【０１１０】
図１に示す本発明の実施の形態１によるスキャンドライバとして構成された半導体集積回路ＩＣにおいては、サージ電圧に応答して、最初のサージ電流が、高電源電圧ＶDDHを供給するための高電源電圧供給端子からオン状態の高耐圧ＰチャネルＭＯＳトランジスタ６のソース・ドレイン間電流経路とオフ状態のＩＧＢＴ４のコレクタ・制御ゲート間の寄生容量Ｃ２を介して、小振幅駆動回路４００に流入する。この最初のサージ電流が小振幅駆動回路４００に流入して、小振幅駆動回路４００に電圧降下が発生する。小振幅駆動回路３００の電圧降下が高耐圧回路のレベルシフト回路２００のＩＧＢＴ３の制御ゲート・エミッタ間ターンオン電圧と一致するように、小振幅駆動回路４００の種々の内部回路の素子定数が設定される。
【０１１１】
従って、この最初のサージ電流の小振幅駆動回路４００への流入に応答して、高耐圧回路のレベルシフト回路２００のＩＧＢＴ４がオフ状態からオン状態に変化する。従って、レベルシフト回路２００の高耐圧ＰチャネルＭＯＳトランジスタ６とＩＧＢＴ４とを介して、高電源電圧供給端子から他の電源ＧＮＤへサージ吸収電流が流れて、供給されたサージ電圧のエネルギーがサージ吸収電流によって吸収され、高耐圧回路として構成された大振幅駆動出力回路１００とレベルシフト回路２００の内部素子を素子破壊から保護することが可能となる。
【０１１２】
最初のサージ電流により小振幅駆動回路４００の電圧降下回路とＮチャネルＭＯＳトランジスタへ供給される電荷量は、ＩＧＢＴ４のコレクタ・制御ゲート間の寄生容量Ｃ２の容量値と高電源電圧供給端子と他の電源ＧＮＤとの間に印加されるサージ電圧のピーク電圧によって支配的に決定されるものである。時間経過とともに、小振幅駆動回路４００の電圧降下が高耐圧回路のレベルシフト回路２００のＩＧＢＴ４の制御ゲート・エミッタ間のターンオン電圧よりも低くなるので、ＩＧＢＴ４はオン状態からオフ状態に変化する。従って、スキャンドライバの半導体集積回路ＩＣは、サージ電圧に対する保護動作からＰＤＰの通常駆動動作に自動的に復帰するものである。
【０１１３】
以上のように、図１を使用して説明した本発明の実施の形態１によるスキャンドライバとして構成された半導体集積回路ＩＣによれば、高耐圧回路として構成されたレベルシフト回路２００それ自体が高耐圧回路として構成された大振幅駆動出力回路１００とレベルシフト回路２００の内部素子を素子破壊から保護する保護回路として動作するものである。従って、図１の本発明の実施の形態１によるスキャンドライバとして構成された半導体集積回路ＩＣによれば、図８に示した保護回路５００や図９に示した他の保護回路６００を使用する必要が無くなるので、半導体チップ面積の増大を軽減することが可能となる。また更に、図１の本発明の実施の形態１によるスキャンドライバとして構成された半導体集積回路ＩＣによれば、高耐圧回路の素子破壊を防止する際に、誤動作を防止することが可能となる。
【０１１４】
［実施の形態２］
《他の半導体集積回路の構成》
図２は、本発明の実施の形態２によるスキャンドライバとして構成された他の半導体集積回路ＩＣの構成を示す図である。
【０１１５】
図２に示す本発明の実施の形態２によるスキャンドライバとして構成された他の半導体集積回路ＩＣが図１に示した本発明の実施の形態１によるスキャンドライバとして構成された半導体集積回路ＩＣと相違するのは、下記の点である。
【０１１６】
すなわち、図２に示した本発明の実施の形態２によるスキャンドライバとして構成された他の半導体集積回路ＩＣでは、小振幅駆動回路３００の電圧降下回路１０はスイッチ素子としてのＮチャネルＭＯＳトランジスタ１１と電圧降下素子としてのＰＮ接合ダイオード１２の並列接続によって構成されている。更に、小振幅駆動回路３００は、ＰチャネルＭＯＳトランジスタ７のゲートとＮチャネルＭＯＳトランジスタ１１のゲートとの間に直列接続された遅延回路１５とＣＭＯＳインバータ１６とを含んでいる。更に図２に示した本発明の実施の形態２によるスキャンドライバとして構成された他の半導体集積回路ＩＣでは、小振幅駆動回路４００は上述した小振幅駆動回路３００と全く同様に構成される。
【０１１７】
《遅延回路とＣＭＯＳインバータ１６の効果》
従って、図２に示す本発明の実施の形態２によるスキャンドライバとして構成された他の半導体集積回路ＩＣによれば、小振幅信号Ａと小振幅信号Ｂとがローレベルからハイレベルに変化した際に遅延回路１５の遅延時間の間は電圧降下回路１０で電圧降下素子としてのＰＮ接合ダイオード１２の並列接続された低オン抵抗のスイッチ素子としてのＮチャネルＭＯＳトランジスタ１１はオン状態に制御される。その結果、遅延回路１５の遅延時間の間に、高耐圧回路のレベルシフト回路２００のＩＧＢＴ３の制御ゲートの正電荷は小振幅駆動回路３００のＮチャネルＭＯＳトランジスタ１１とＮチャネルＭＯＳトランジスタ８とを介して他の電源ＧＮＤに高速放電されることが可能となる。従って、高耐圧回路のレベルシフト回路２００のＩＧＢＴ３のオン状態からオフ状態へのスイッチング速度を、高速化することが可能となる。
【０１１８】
一方、小振幅信号Ａと小振幅信号Ｂとがローレベルからハイレベルに変化して遅延回路１５の遅延時間の経過後では、電圧降下回路１０で電圧降下素子としてのＰＮ接合ダイオード１２の並列接続されたスイッチ素子としてのＮチャネルＭＯＳトランジスタ１１はオン状態からオフ状態に切り換え制御される。従って、電圧降下回路１０は比較的高いインピーダンスに制御されるので、最初のサージ電流の小振幅駆動回路３００への流入に応答して電圧降下回路１０に比較的大きな電圧降下が発生する。その結果、最初のサージ電流に応答して、高耐圧回路のレベルシフト回路２００のＩＧＢＴ３がオフ状態からオン状態に高速で変化する。従って、オフ状態のスイッチ素子としてのＮチャネルＭＯＳトランジスタ１１を含む電圧降下回路１０を使用することによって、高耐圧回路として構成された大振幅駆動出力回路１００とレベルシフト回路２００の内部素子を素子破壊から高速で保護することが可能となる。
【０１１９】
更に、図２に示した本発明の実施の形態２によるスキャンドライバとして構成された他の半導体集積回路ＩＣの小振幅駆動回路３００では、整流素子のＰＮ接合ダイオード１３がＰチャネルＭＯＳトランジスタ７のドレインと小振幅駆動回路３００の出力端子Ｙとの間に接続され、電圧クランプ素子のツェナーダイオード１４がレベルシフト回路２００のＩＧＢＴ３の制御ゲートとエミッタとの間に並列に接続されている。
【０１２０】
小振幅駆動回路３００に供給される低電源電圧ＶDDが略ゼロボルトであるような場合に、オフ状態のＩＧＢＴ３のコレクタ・制御ゲート間の寄生容量Ｃ１を介して供給される最初のサージ電流が、小振幅駆動回路３００のＰチャネルＭＯＳトランジスタ７の寄生ダイオードを経由して略ゼロボルトの低電源電圧ＶDDに流入する可能性がある。すなわち、小振幅駆動回路３００に含まれるＰチャネルＭＯＳトランジスタ７のＮ型ウェルとＰ型ソースとの間は短絡されているので、Ｐ型ドレインとのＰ型ソースとの間には寄生ＰＮ接合ダイオードが形成されている。ＰチャネルＭＯＳトランジスタ７のドレインと小振幅駆動回路３００の出力端子Ｙとの間に接続された整流素子としてのＰＮ接合ダイオード１３は、最初のサージ電流が小振幅駆動回路３００のＰチャネルＭＯＳトランジスタ７の寄生ダイオードを経由して低電源電圧ＶDDに流入するのを防止する機能を有する。
【０１２１】
また、オフ状態のＩＧＢＴ３のコレクタ・制御ゲート間の寄生容量Ｃ１を介して供給される最初のサージ電流に応答してレベルシフト回路２００のＩＧＢＴ３の制御ゲートの電圧が異常に上昇して、ＩＧＢＴ３の制御ゲートが素子破壊される危険性がある。レベルシフト回路２００のＩＧＢＴ３の制御ゲートとエミッタとの間に並列に接続された電圧クランプ素子としてのツェナーダイオード１４は、ＩＧＢＴ３の制御ゲートの電圧の異常な上昇をクランプしてＩＧＢＴ３の制御ゲートの素子破壊を防止する機能を有する。
【０１２２】
更に図２に示した本発明の実施の形態２によるスキャンドライバとして構成された他の半導体集積回路ＩＣでは、小振幅駆動回路３００と全く同様に構成された小振幅駆動回路４００でも上述した小振幅駆動回路３００と全く同様の効果を達成することが可能となる。
【０１２３】
［実施の形態３］
《更に他の半導体集積回路の構成》
図３は、本発明の実施の形態３によるスキャンドライバとして構成された更に他の半導体集積回路ＩＣの構成を示す図である。
【０１２４】
図３に示す本発明の実施の形態３によるスキャンドライバとして構成された更に他の半導体集積回路ＩＣが図２に示した本発明の実施の形態２によるスキャンドライバとして構成された半導体集積回路ＩＣと相違するのは、下記の点である。
【０１２５】
すなわち、図３に示した本発明の実施の形態３によるスキャンドライバとして構成された半導体集積回路ＩＣでは、図２に示した本発明の実施の形態２と全く同様に構成された小振幅駆動回路３００の出力端子Ｙは、高耐圧回路のレベルシフト回路２００を駆動するのではなく、大振幅駆動出力回路１００のプルダウン出力トランジスタとしての高耐圧ＩＧＢＴ２の制御ゲートを駆動するものである。
【０１２６】
更に、図３に示した本発明の実施の形態３によるスキャンドライバとして構成された半導体集積回路ＩＣでは、プルアップ出力トランジスタとしての高耐圧ＮチャネルＭＯＳトランジスタ１のゲートを駆動するレベルシフト回路２００のＩＧＢＴ３の制御ゲートには電圧振幅が略５ボルトの小振幅信号Ａが供給される。レベルシフト回路２００は低電源電圧ＶDDで動作する低耐圧回路としての小振幅ＣＭＯＳインバータ１７を含み、電圧振幅が略５ボルトの小振幅信号Ａが小振幅ＣＭＯＳインバータ１７の入力端子に供給されて、小振幅ＣＭＯＳインバータ１７の出力端子はレベルシフト回路２００のＩＧＢＴ４の制御ゲートに接続されている。
【０１２７】
《スキャンドライバによるＰＤＰの通常駆動動作》
図３に示した本発明の実施の形態３によるスキャンドライバとして構成された半導体集積回路ＩＣがプラズマディスプレイパネル(ＰＤＰ)の走査線を駆動する通常駆動動作について、以下に説明する。
【０１２８】
図３のスキャンドライバにおいて、小振幅信号Ａと小振幅信号Ｃとがローレベルの期間では、レベルシフト回路２００ではＩＧＢＴ３はオフ状態、ＩＧＢＴ４はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオン状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオフ状態となり、小振幅駆動回路３００ではＰチャネルＭＯＳトランジスタ７はオン状態、ＮチャネルＭＯＳトランジスタ８はオフ状態となり、大振幅駆動出力回路１００では高耐圧ＮチャネルＭＯＳトランジスタ１はオフ状態、ＩＧＢＴ２はオン状態となるので、大振幅駆動出力回路１００の出力端子ＯＵＴは他の電源ＧＮＤの電圧レベルに設定される。
【０１２９】
図３のスキャンドライバにおいて、小振幅信号Ａと小振幅信号Ｃとがハイレベルの期間では、レベルシフト回路２００ではＩＧＢＴ３はオン状態、ＩＧＢＴ４はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオン状態となり、小振幅駆動回路３００ではＰチャネルＭＯＳトランジスタ７はオフ状態、ＮチャネルＭＯＳトランジスタ８はオン状態となり、大振幅駆動出力回路１００では高耐圧ＮチャネルＭＯＳトランジスタ１はオン状態、ＩＧＢＴ２はオフ状態となるので、大振幅駆動出力回路１００の出力端子ＯＵＴは高電源電圧ＶDDHの電圧レベルに設定される。
【０１３０】
一方、図７と同様に、図１に示した本発明の実施の形態１によるスキャンドライバとして構成された半導体集積回路ＩＣには、種々の原因によって極めて高い電圧レベルを有するサージ電圧が、高電源電圧ＶDDHを供給するための高電源電圧供給端子に供給される。
【０１３１】
《サージ電圧に対する保護動作》
例えば、図３に示す本発明の実施の形態３によるスキャンドライバの半導体集積回路ＩＣがプラズマディスプレイパネル(ＰＤＰ)の走査線を駆動する通常駆動動作期間中に、極めて高い電圧レベルを有するサージ電圧が高電源電圧供給端子に供給された場合を想定する。その際には、小振幅信号Ａと小振幅信号Ｃとがハイレベルの期間であり、小振幅駆動回路３００ではＰチャネルＭＯＳトランジスタ７はオフ状態、ＮチャネルＭＯＳトランジスタ８はオン状態となり、レベルシフト回路２００ではＩＧＢＴ３はオン状態、ＩＧＢＴ４はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ５はオフ状態、高耐圧ＰチャネルＭＯＳトランジスタ６はオン状態となり、大振幅駆動出力回路１００では高耐圧ＮチャネルＭＯＳトランジスタ１はオン状態、ＩＧＢＴ２はオフ状態となっているものである。
【０１３２】
この状態において、極めて高い電圧レベルを有するサージ電圧が高電源電圧供給端子に供給された場合を想定する。
【０１３３】
その場合には、オフ状態のＩＧＢＴ４のコレクタ・エミッタ間と、オフ状態の高耐圧ＰチャネルＭＯＳトランジスタ５のソース・ドレイン間と、オフ状態のＩＧＢＴ２のコレクタ・エミッタ間とに、それぞれ極めて高い電圧レベルを有するサージ電圧が印加される。従って、オフ状態のこれらの素子は、ブレークダウンして素子破壊される危険性がある。
【０１３４】
図３に示す本発明の実施の形態３によるスキャンドライバとして構成された半導体集積回路ＩＣにおいても、高耐圧回路として構成された大振幅駆動出力回路１００とレベルシフト回路２００との内部素子を素子破壊から保護すべきサージ電圧の下限電圧の電圧レベルが設定される。高電源電圧ＶDDHを供給するための高電源電圧供給端子にこの下限電圧の電圧レベルを有するサージ電圧が種々の原因により供給されると想定する。その場合には、このサージ電圧に応答して、最初のサージ電流が、高電源電圧ＶDDHを供給するための高電源電圧供給端子からオン状態の高耐圧ＮチャネルＭＯＳトランジスタ１のドレイン・ソース間電流経路とオフ状態のＩＧＢＴ２のコレクタ・制御ゲート間の寄生容量Ｃ３とを介して、小振幅駆動回路３００の電圧降下回路１０とオン状態のＮチャネルＭＯＳトランジスタ８のドレイン・ソース間電流経路に流入する。この最初のサージ電流の電流値は、オフ状態のＩＧＢＴ２のコレクタ・制御ゲート間の寄生容量Ｃ３の容量値と高電源電圧供給端子と他の電源ＧＮＤとの間に印加されるサージ電圧のピーク電圧によって支配的に決定される。この電流値を有する最初のサージ電流が小振幅駆動回路３００の電圧降下回路１０とオン状態のＮチャネルＭＯＳトランジスタ８とに流入することで、電圧降下回路１０とＮチャネルＭＯＳトランジスタ８にそれぞれ電圧降下が発生する。小振幅駆動回路３００の電圧降下回路１０の電圧降下とＮチャネルＭＯＳトランジスタ８の電圧降下との合計が高耐圧回路の大振幅駆動出力回路１００のＩＧＢＴ２の制御ゲート・エミッタ間ターンオン電圧と一致するように、電圧降下回路１０での電圧降下が設定される。
【０１３５】
従って、この最初のサージ電流の小振幅駆動回路３００の電圧降下回路１０とＮチャネルＭＯＳトランジスタ８への流入に応答して、高耐圧回路の大振幅駆動出力回路１００のＩＧＢＴ２が、オフ状態からオン状態に変化する。その結果、大振幅駆動出力回路１００の高耐圧ＮチャネルＭＯＳトランジスタ１とＩＧＢＴ２とを介して、高電源電圧供給端子から他の電源ＧＮＤへサージ吸収電流が流れて、供給されたサージ電圧のエネルギーがサージ吸収電流によって吸収され、高耐圧回路として構成された大振幅駆動出力回路１００とレベルシフト回路２００の内部素子を素子破壊から保護することが可能となる。
【０１３６】
最初のサージ電流により小振幅回路３００の電圧降下回路１０とＮチャネルＭＯＳトランジスタ８へ供給される電荷量は、ＩＧＢＴ２のコレクタ・制御ゲート間の寄生容量Ｃ３の容量値と高電源電圧供給端子と他の電源ＧＮＤとの間に印加されるサージ電圧のピーク電圧とによって支配的に決定されるものである。時間経過とともに、小振幅駆動回路３００の電圧降下回路１０の電圧降下とＮチャネルＭＯＳトランジスタ８の電圧降下の合計が高耐圧回路の大振幅駆動出力回路１００のＩＧＢＴ２の制御ゲート・エミッタ間ターンオン電圧よりも低くなるので、ＩＧＢＴ２はオン状態からオフ状態に変化する。従って、スキャンドライバの半導体集積回路ＩＣは、サージ電圧に対する保護動作からＰＤＰの通常駆動動作に自動的に復帰するものである。
【０１３７】
また、図３に示した本発明の実施の形態３によるスキャンドライバとして構成された半導体集積回路ＩＣは、大振幅駆動出力回路１００とレベルシフト回路２００と小振幅駆動回路３００とを単位としてＰＤＰの走査線を駆動する多数の走査線駆動回路を含んでいる。
【０１３８】
従って、多数の走査線駆動回路の略半数の回路では小振幅信号Ａがハイレベルの期間となっており、この略半数の回路は大振幅駆動出力回路１００とレベルシフト回路２００との内部素子を素子破壊から保護する保護回路として動作することが可能となるものである。
【０１３９】
以上のように、図３を使用して説明した本発明の実施の形態３によるスキャンドライバとして構成された半導体集積回路ＩＣによれば、高耐圧回路として構成された大振幅駆動出力回路１００それ自体が高耐圧回路として構成された大振幅駆動出力回路１００とレベルシフト回路２００の内部素子を素子破壊から保護する保護回路として動作するものである。従って、図３の本発明の実施の形態３によるスキャンドライバとして構成された半導体集積回路ＩＣによれば、図８に示した保護回路５００や図９に示した他の保護回路６００を使用する必要が無くなるので、半導体チップ面積の増大を軽減することが可能となる。また更に、図３の本発明の実施の形態３によるスキャンドライバとして構成された半導体集積回路ＩＣによれば、高耐圧回路の素子破壊を防止する際に、誤動作を防止することが可能となる。
【０１４０】
［実施の形態４］
《別の半導体集積回路の構成》
図４は、本発明の実施の形態４によるスキャンドライバとして構成された別の半導体集積回路ＩＣの構成を示す図である。
【０１４１】
図４に示す本発明の実施の形態４によるスキャンドライバとして構成された別の半導体集積回路ＩＣが図３に示した本発明の実施の形態３によるスキャンドライバとして構成された半導体集積回路ＩＣと相違するのは、下記の点である。
【０１４２】
すなわち、図４に示した本発明の実施の形態４によるスキャンドライバとして構成された半導体集積回路ＩＣでは、図３の小振幅駆動回路３００のＰチャネルＭＯＳトランジスタ７は、図４の小振幅駆動回路３００のNチャネルＭＯＳトランジスタ１８に置換されている。またこの置換によって、図４の小振幅駆動回路３００のNチャネルＭＯＳトランジスタ１８のゲートには、低耐圧回路としての小振幅駆動ＣＭＯＳインバータ２０を介して小振幅信号Ｃが伝達される。
【０１４３】
また、図４に示した本発明の実施の形態４によるスキャンドライバとして構成された半導体集積回路ＩＣでは、小振幅駆動回路３００に供給される低電源電圧ＶDDが略ゼロボルトであるような場合に、オフ状態のＩＧＢＴ２のコレクタ・制御ゲート間の寄生容量Ｃ３を介して供給される最初のサージ電流が、小振幅駆動回路３００のNチャネルＭＯＳトランジスタ１８の寄生ダイオードを経由して略ゼロボルトである低電源電圧ＶDDに流入することが防止される。すなわち、小振幅駆動回路３００に含まれるNチャネルＭＯＳトランジスタ１８のＰ型ウェル(他の電源ＧＮＤに接続)とＮ型ソースとの間の寄生ＰＮ接合ダイオードは、最初のサージ電流が低電源電圧ＶDDに流入するのを防止する機能を有するものである。
【０１４４】
更に、図４に示した本発明の実施の形態４によるスキャンドライバとして構成された半導体集積回路ＩＣでは、図３の大振幅駆動出力回路１００のＩＧＢＴ２の制御ゲートとエミッタの間に並列に接続された電圧クランプ素子としてのツェナーダイオード１４は、３個のＰＮ接合ダイオード１９に置換されている。この３個のＰＮ接合ダイオード１９は、大振幅駆動出力回路１００のＩＧＢＴ２の制御ゲートと低電源電圧ＶDDとの間に順方向に接続されている。従って、３個のＰＮ接合ダイオード１９は、ＩＧＢＴ３の制御ゲートの電圧の異常な上昇をクランプしてＩＧＢＴ２の制御ゲートの素子破壊を防止する機能を有する。
【０１４５】
［実施の形態５］
《更に別の半導体集積回路の構成》
図５は、本発明の実施の形態５によるスキャンドライバとして構成された更に別の半導体集積回路ＩＣの構成を示す図である。
【０１４６】
図５に示す本発明の実施の形態５によるスキャンドライバとして構成された別の半導体集積回路ＩＣが図３に示した本発明の実施の形態３によるスキャンドライバとして構成された半導体集積回路ＩＣと相違するのは、下記の点である。
【０１４７】
すなわち、図５に示した本発明の実施の形態５によるスキャンドライバとして構成された半導体集積回路ＩＣでは、小振幅駆動回路３００の電圧降下回路１０は十分高いオン抵抗に設定されたＮチャネルＭＯＳトランジスタ８によって構成されている。
【０１４８】
また、図５に示した本発明の実施の形態５によるスキャンドライバとして構成された半導体集積回路ＩＣでは、小振幅駆動回路３００は、十分に低いオン抵抗に設定されたＮチャネルＭＯＳトランジスタ２１とパルス生成回路(ＰＧ)２２とを含んでいる。このパルス生成回路２２は、小振幅信号Ｃのローレベルからハイレベルへの変化に応答して、所定のパルス幅の期間にハイレベルのワンショットパルス出力信号を生成する。
【０１４９】
従って、小振幅信号Ｃのローレベルからハイレベルの変化に応答してパルス生成回路２２から生成されるハイレベルのワンショットパルス出力信号の所定のパルス幅の期間では、ＮチャネルＭＯＳトランジスタ２１はオン状態に制御される。その結果、その間に、大振幅駆動出力回路１００のＩＧＢＴ２の制御ゲートの正電荷は小振幅駆動回路３００のＮチャネルＭＯＳトランジスタ２１を介して他の電源ＧＮＤに高速放電されることが可能となる。従って、大振幅駆動出力回路１００のＩＧＢＴ２のオン状態からオフ状態へのスイッチング速度を、高速化することが可能となる。
【０１５０】
［実施の形態６］
《スキャンドライバ半導体集積回路の構成》
図６は、本発明の実施の形態６によるスキャンドライバ半導体集積回路ＩＣの構成を示す図である。
【０１５１】
図６に示すように本発明の実施の形態６によるスキャンドライバ半導体集積回路ＩＣでは、半導体チップの左右には高耐圧回路としての多数のレベルシフト回路２００と多数の大振幅駆動出力回路１００とが配置されている。また、半導体チップの中央のＴ字形状の部分には、低耐圧回路としての多数の小振幅駆動回路３００、４００が配置されている。
【０１５２】
図６に示すように、半導体チップの右辺と左辺には、多数の大振幅駆動出力回路１００の多数の出力端子ＯＵＴが配置される。また半導体チップの右上コーナーと右下コーナーと左上コーナーと左下コーナーとには、高電源電圧ＶDDHを供給するための高電源電圧供給端子としての電極パッドがそれぞれ配置される。
【０１５３】
更に図６に示したように、半導体チップの上辺には、低耐圧回路としての多数の小振幅駆動回路３００、４００にクロック信号ＣＬＫと低電源電圧ＶDDと複数の入力信号ＤINとを供給するための複数の電極パッドが配置されている。また、半導体チップの下辺には、他の電源ＧＮＤを供給するための複数の電極パッドが配置されている。
【０１５４】
図６に示した本発明の実施の形態６によるスキャンドライバ半導体集積回路ＩＣに内蔵された高耐圧回路としての大振幅駆動出力回路１００とレベルシフト回路２００と低耐圧回路としての小振幅駆動回路３００、４００とには、上述した本発明の実施の形態１乃至本発明の実施の形態５のいずれかにおいて説明した回路が採用されることが可能となるものである。
【０１５５】
以上のように、図６を使用して説明した本発明の実施の形態６によるスキャンドライバとして構成された半導体集積回路ＩＣによれば、高耐圧回路として構成された大振幅駆動出力回路１００とレベルシフト回路２００とのいずれかがそれ自体が高耐圧回路の大振幅駆動出力回路１００とレベルシフト回路２００の内部素子を素子破壊から保護する保護回路として動作する。その結果、図６の本発明の実施の形態６によるスキャンドライバとして構成された半導体集積回路ＩＣによれば、図８に示した保護回路５００や図９に示した他の保護回路６００を使用する必要が無くなるので、半導体チップ面積の増大を軽減することが可能となる。更に、図６の本発明の実施の形態６によるスキャンドライバとして構成された半導体集積回路ＩＣによれば、高耐圧回路の素子破壊を防止する際に、誤動作を防止することが可能となる。
【０１５６】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１５７】
例えば、大振幅駆動出力回路１００のプルアップ出力トランジスタの高耐圧ＮチャネルＭＯＳトランジスタ１は、高耐圧ＩＧＢＴや高耐圧バイポーラトランジスタ等の他の素子に置換されることが可能である。また、大振幅駆動出力回路１００のプルダウン出力トランジスタの高耐圧ＩＧＢＴ２は、高耐圧ＭＯＳトランジスタや高耐圧バイポーラトランジスタ等の他の素子に置換されることが可能である。
【０１５８】
更に高耐圧回路のレベルシフト回路２００の高耐圧ＩＧＢＴ３、４も、同様に高耐圧ＭＯＳトランジスタや高耐圧バイポーラトランジスタ等の他の素子に置換されることが可能である。
【０１５９】
また更に、上述した本発明の実施の形態１乃至本発明の実施の形態６のいずれかによるスキャンドライバとして構成された半導体集積回路ＩＣでは、図８に示す保護回路５００やその他の保護回路を若干使用することでサージ電圧のエネルギー吸収能力を増加することも可能である。
【０１６０】
また、本発明による高耐圧回路と低耐圧回路とを内蔵する半導体集積回路は、ＰＤＰの走査線を駆動するスキャンドライバだけではなく、ＰＤＰのアドレス電極を駆動するアドレスドライバ等にも適用することが可能であり、更に自動車のエンジン制御等の高耐圧半導体集積回路等にも適用可能することが可能である。
【符号の説明】
【０１６１】
ＩＣ…半導体集積回路
１００…大振幅駆動出力回路
２００…レベルシフト回路
３００、４００…小振幅駆動回路
ＶDDH…高電源電圧
ＶDD…低電源電圧
ＧＮＤ…他の電源
１…プルアップ出力トランジスタの高耐圧ＮチャネルＭＯＳトランジスタ
２…プルダウン出力トランジスタの高耐圧ＩＧＢＴ
３、４…高耐圧ＩＧＢＴ
５、６…高耐圧ＰチャネルＭＯＳトランジスタ
７…ＰチャネルＭＯＳトランジスタ
８…ＮチャネルＭＯＳトランジスタ
９…小振幅駆動ＣＭＯＳインバータ
１０…電圧降下回路
１１…スイッチ素子のＮチャネルＭＯＳトランジスタ
１２…電圧降下素子のＰＮ接合ダイオード
１３…整流素子のＰＮ接合ダイオード
１４…電圧クランプ素子のツェナーダイオード
１５…遅延回路
１６、１７…ＣＭＯＳインバータ
１８…NチャネルＭＯＳトランジスタ
１９…ＰＮ接合ダイオード
２０…ＣＭＯＳインバータ
２１…ＮチャネルＭＯＳトランジスタ
２２…パルス生成回路
２３、２４…高耐圧ＮチャネルＭＯＳトランジスタ
【図１】
2012244222.tif 000003
【図２】
2012244222.tif 000004
【図３】
2012244222.tif 000005
【図４】
2012244222.tif 000006
【図５】
2012244222.tif 000007
【図６】
2012244222.tif 000008
【図７】
2012244222.tif 000009
【図８】
2012244222.tif 000010
【図９】
2012244222.tif 000011
【手続補正書】
【提出日】平成23年6月10日(2011.6.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体集積回路は、高電源電圧で動作可能とされた高耐圧回路と、前記高電源電圧よりも電圧レベルの低い低電源電圧で動作可能とされた低耐圧回路とを内蔵して、
前記高耐圧回路は、第１トランジスタと第２トランジスタとを含み、前記第１トランジスタの出力電流経路と前記第２トランジスタの出力電流経路とは前記高電源電圧と他の電源との間に直列接続され、
前記低耐圧回路は、第３トランジスタと第４トランジスタとを含み、前記第３トランジスタの出力電流経路と前記第４トランジスタの出力電流経路とは前記低電源電圧と前記他の電源との間に直列接続され、
前記低耐圧回路の前記第３トランジスタの制御入力と前記第４トランジスタの制御入力とは入力信号に応答可能とされ、前記第３トランジスタの前記出力電流経路と前記第４トランジスタの前記出力電流経路とが接続された出力端子に前記高耐圧回路の前記第２トランジスタの制御入力が接続され、
所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第３トランジスタと前記第４トランジスタとはそれぞれオフ状態とオン状態とに制御可能とされて、前記高耐圧回路の前記第１トランジスタと前記第２トランジスタとはそれぞれオン状態とオフ状態とに制御可能とされ、
前記所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第３トランジスタと前記第４トランジスタとがそれぞれ前記オフ状態と前記オン状態とに制御され前記高耐圧回路の前記第１トランジスタと前記第２トランジスタとがそれぞれ前記オン状態と前記オフ状態とに制御された状態において、前記高電源電圧を供給する高電源電圧供給端子に所定レベルのサージ電圧が供給可能とされ、
前記状態における前記高電源電圧供給端子への前記所定レベルの前記サージ電圧の供給に応答して、初期サージ電流が前記高電源電圧供給端子から前記オン状態の前記第１トランジスタの前記出力電流経路と前記第２トランジスタの出力端子と前記制御入力との間の容量とを介して前記低耐圧回路の前記出力端子に流入可能とされ、
前記初期サージ電流の前記低耐圧回路の前記出力端子への流入に応答して前記低耐圧回路の前記出力端子と前記他の電源との間に生成される電圧降下は、前記高耐圧回路の前記第２トランジスタの前記制御入力と共通端子との間のターンオン電圧に少なくとも設定されており、
前記低耐圧回路の前記出力端子に生成される前記電圧降下に応答して、前記高耐圧回路の前記第２トランジスタは前記オフ状態からオン状態に制御されて、前記サージ電圧のエネルギーを吸収するサージ吸収電流が前記高電源電圧供給端子から前記オン状態の前記第１トランジスタの前記出力電流経路と前記オン状態の前記第２トランジスタの前記出力電流経路とを介して前記他の電源に流入可能とされた
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記低耐圧回路の前記出力端子と前記第４トランジスタの出力端子との間には、電圧降下回路が接続された
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記低耐圧回路は、遅延回路と第１インバータとを更に含み、
前記電圧降下回路はスイッチトランジスタと電圧降下素子を含み、前記スイッチトランジスタの出力電流経路と前記電圧降下素子とは前記低耐圧回路の前記出力端子と前記第４トランジスタの出力端子との間に並列接続され、
前記電圧降下回路の前記スイッチトランジスタの制御入力は、前記遅延回路と前記第１インバータの直列経路を介して前記入力信号に応答可能とされた
ことを特徴とする半導体集積回路。
【請求項４】
請求項１において、
前記高耐圧回路は、大振幅駆動出力回路とレベルシフト回路とを含み、
前記高耐圧回路の前記大振幅駆動出力回路は、前記半導体集積回路の出力端子を前記高電源電圧にプルアップするプルアップ出力トランジスタと、前記半導体集積回路の前記出力端子を前記他の電源にプルダウンするプルダウン出力トランジスタとを含み、
前記レベルシフト回路は、前記高電源電圧に接続された第１と第２のプルアップ・トランジスタと、前記他の電源に接続された第１と第２のプルダウン・トランジスタとを含み、
前記第１のプルアップ・トランジスタの出力電流経路と前記第１のプルダウン・トランジスタの出力電流経路とは、前記高電源電圧と前記他の電源との間に直列接続され、
前記第２のプルアップ・トランジスタの出力電流経路と前記第２のプルダウン・トランジスタの出力電流経路とは、前記高電源電圧と前記他の電源との間に直列接続され、
前記第１のプルダウン・トランジスタと前記第２のプルダウン・トランジスタとは、前記入力信号に応答して相補的に動作するものであり、
前記第１のプルアップ・トランジスタの制御入力は、前記第２のプルアップ・トランジスタの出力電極と前記第２のプルダウン・トランジスタの出力電極と前記プルアップ出力トランジスタの制御入力とに接続され、
前記第２のプルアップ・トランジスタの制御入力は、前記第１のプルアップ・トランジスタの出力電極と前記第１のプルダウン・トランジスタの出力電極とに接続された
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
記所定の電圧レベルの前記入力信号に応答した前記状態において、前記第１のプルダウン・トランジスタと前記第２のプルダウン・トランジスタとは、オフ状態とオン状態とにそれぞれ制御可能とされて、前記第１のプルアップ・トランジスタと前記第２のプルアップ・トランジスタとは、オン状態とオフ状態とにそれぞれ制御可能とされる
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記サージ吸収電流を流入する前記第１トランジスタと前記第２トランジスタとは、それぞれ、前記第１のプルアップ・トランジスタと前記第１のプルダウン・トランジスタとである
ことを特徴とする半導体集積回路。
【請求項７】
請求項５において、
前記サージ吸収電流を流入する前記第１トランジスタと前記第２トランジスタとは、それぞれ、前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとである
ことを特徴とする半導体集積回路。
【請求項８】
請求項５において、
前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとのいずれか一方は、絶縁ゲートバイポーラトランジスタである
ことを特徴とする半導体集積回路。
【請求項９】
請求項５において、
半導体チップの中央部分には前記低耐圧回路が多数配置され、前記半導体チップの前記中央部分の左側と右側には前記高耐圧回路が多数配置された
ことを特徴とする半導体集積回路。
【請求項１０】
請求項９において、
前記半導体集積回路は、プラズマディスプレイパネルの走査線を駆動するスキャンドライバであり、
前記高耐圧回路の前記大振幅駆動出力回路の前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとは、前記プラズマディスプレイパネルの前記走査線を駆動可能とされた
ことを特徴とする半導体集積回路。
【請求項１１】
高電源電圧で動作可能とされた高耐圧回路と、前記高電源電圧よりも電圧レベルの低い低電源電圧で動作可能とされた低耐圧回路とを内蔵する半導体集積回路の動作方法であって、
前記高耐圧回路は、第１トランジスタと第２トランジスタとを含み、前記第１トランジスタの出力電流経路と前記第２トランジスタの出力電流経路とは前記高電源電圧と他の電源との間に直列接続され、
前記低耐圧回路は、第３トランジスタと第４トランジスタとを含み、前記第３トランジスタの出力電流経路と前記第４トランジスタの出力電流経路とは前記低電源電圧と前記他の電源との間に直列接続され、
前記低耐圧回路の前記第３トランジスタの制御入力と前記第４トランジスタの制御入力とは入力信号に応答可能とされ、前記第３トランジスタの前記出力電流経路と前記第４トランジスタの前記出力電流経路とが接続された出力端子に前記高耐圧回路の前記第２トランジスタの制御入力が接続され、
所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第３トランジスタと前記第４トランジスタとはそれぞれオフ状態とオン状態とに制御されて、前記高耐圧回路の前記第１トランジスタと前記第２トランジスタとはそれぞれオン状態とオフ状態とに制御され、
前記所定の電圧レベルの前記入力信号に応答して、前記低耐圧回路の前記第３トランジスタと前記第４トランジスタとがそれぞれ前記オフ状態と前記オン状態とに制御され前記高耐圧回路の前記第１トランジスタと前記第２トランジスタとがそれぞれ前記オン状態と前記オフ状態とに制御された状態において、前記高電源電圧を供給する高電源電圧供給端子に所定レベルのサージ電圧が供給可能とされ、
前記状態における前記高電源電圧供給端子への前記所定レベルの前記サージ電圧の供給に応答して、初期サージ電流が前記高電源電圧供給端子から前記オン状態の前記第１トランジスタの前記出力電流経路と前記第２トランジスタの出力端子と前記制御入力との間の容量とを介して前記低耐圧回路の前記出力端子に流入して、
前記初期サージ電流の前記低耐圧回路の前記出力端子への流入に応答して前記低耐圧回路の前記出力端子と前記他の電源との間に生成される電圧降下は、前記高耐圧回路の前記第２トランジスタの前記制御入力と共通端子との間のターンオン電圧に少なくとも設定されており、
前記低耐圧回路の前記出力端子に生成される前記電圧降下に応答して、前記高耐圧回路の前記第２トランジスタは前記オフ状態からオン状態に制御されて、前記サージ電圧のエネルギーを吸収するサージ吸収電流が前記高電源電圧供給端子から前記オン状態の前記第１トランジスタの前記出力電流経路と前記オン状態の前記第２トランジスタの前記出力電流経路とを介して前記他の電源に流入する
ことを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１において、
前記低耐圧回路の前記出力端子と前記第４トランジスタの出力端子との間には、電圧降下回路が接続された
ことを特徴とする半導体集積回路の動作方法。
【請求項１３】
請求項１２において、
前記低耐圧回路は、遅延回路と第１インバータとを更に含み、
前記電圧降下回路はスイッチトランジスタと電圧降下素子を含み、前記スイッチトランジスタの出力電流経路と前記電圧降下素子とは前記低耐圧回路の前記出力端子と前記第４トランジスタの出力端子との間に並列接続され、
前記電圧降下回路の前記スイッチトランジスタの制御入力は、前記遅延回路と前記第１インバータの直列経路を介して前記入力信号に応答する
ことを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１１において、
前記高耐圧回路は、大振幅駆動出力回路とレベルシフト回路とを含み、
前記高耐圧回路の前記大振幅駆動出力回路は、前記半導体集積回路の出力端子を前記高電源電圧にプルアップするプルアップ出力トランジスタと、前記半導体集積回路の前記出力端子を前記他の電源にプルダウンするプルダウン出力トランジスタとを含み、
前記レベルシフト回路は、前記高電源電圧に接続された第１と第２のプルアップ・トランジスタと、前記他の電源に接続された第１と第２のプルダウン・トランジスタとを含み、
前記第１のプルアップ・トランジスタの出力電流経路と前記第１のプルダウン・トランジスタの出力電流経路とは、前記高電源電圧と前記他の電源との間に直列接続され、
前記第２のプルアップ・トランジスタの出力電流経路と前記第２のプルダウン・トランジスタの出力電流経路とは、前記高電源電圧と前記他の電源との間に直列接続され、
前記第１のプルダウン・トランジスタと前記第２のプルダウン・トランジスタとは、前記入力信号に応答して相補的に動作するものであり、
前記第１のプルアップ・トランジスタの制御入力は、前記第２のプルアップ・トランジスタの出力電極と前記第２のプルダウン・トランジスタの出力電極と前記プルアップ出力トランジスタの制御入力とに接続され、
前記第２のプルアップ・トランジスタの制御入力は、前記第１のプルアップ・トランジスタの出力電極と前記第１のプルダウン・トランジスタの出力電極とに接続された
ことを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
記所定の電圧レベルの前記入力信号に応答した前記状態において、前記第１のプルダウン・トランジスタと前記第２のプルダウン・トランジスタとは、オフ状態とオン状態とにそれぞれ制御され、前記第１のプルアップ・トランジスタと前記第２のプルアップ・トランジスタとは、オン状態とオフ状態とにそれぞれ制御される
ことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１５において、
前記サージ吸収電流を流入する前記第１トランジスタと前記第２トランジスタとは、それぞれ、前記第１のプルアップ・トランジスタと前記第１のプルダウン・トランジスタとである
ことを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１５において、
前記サージ吸収電流を流入する前記第１トランジスタと前記第２トランジスタとは、それぞれ、前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとである
ことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１５において、
前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとのいずれか一方は、絶縁ゲートバイポーラトランジスタである
ことを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１５において、
半導体チップの中央部分には前記低耐圧回路が多数配置され、前記半導体チップの前記中央部分の左側と右側には前記高耐圧回路が多数配置された
ことを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１９において、
前記半導体集積回路は、プラズマディスプレイパネルの走査線を駆動するスキャンドライバであり、
前記高耐圧回路の前記大振幅駆動出力回路の前記プルアップ出力トランジスタと前記プルダウン出力トランジスタとは、前記プラズマディスプレイパネルの前記走査線を駆動する
ことを特徴とする半導体集積回路の動作方法。
【請求項２１】
請求項４において、
前記低耐圧回路は、前記入力信号の反転信号である出力信号を生成する第１低耐圧回路と、前記入力信号の非反転信号である出力信号を生成する第２低耐圧回路とを含み、
前記レベルシフト回路の前記第１のプルダウン・トランジスタの制御入力と前記第２のプルダウン・トランジスタの制御入力とは、前記第１低耐圧回路から生成される前記出力信号と前記第２低耐圧回路から生成される前記出力信号とによってそれぞれ駆動されることを
ことを特徴とする半導体集積回路。
【請求項２２】
請求項１４において、
前記低耐圧回路は、前記入力信号の反転信号である出力信号を生成する第１低耐圧回路と、前記入力信号の非反転信号である出力信号を生成する第２低耐圧回路とを含み、
前記レベルシフト回路の前記第１のプルダウン・トランジスタの制御入力と前記第２のプルダウン・トランジスタの制御入力とは、前記第１低耐圧回路から生成される前記出力信号と前記第２低耐圧回路から生成される前記出力信号とによってそれぞれ駆動されることを
ことを特徴とする半導体集積回路の動作方法。