(57)【要約】【課題】正確な抵抗値を有する抵抗素子を備える半導体装置を提供する。【解決手段】半導体装置は、半導体基板と、前記半導体基板上に配置された第１導電体と、第１方向における前記第１導電体の両端の上面に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第１接続領域を介して前記第１導電体に接続する第２導電体とを備える第１抵抗素子３−１と、前記半導体基板上に配置された第３導電体と、前記第１方向における前記第３導電体の両端の上面に形成された前記ゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第２接続領域を介して前記第３導電体に接続する第４導電体とを備える第２抵抗素子３−２とを具備し、前記第１方向に沿った前記第２接続領域の長さは、前記第１接続領域の長さよりも長い（ＬＥＩ２＞ＬＥＩ１）。【選択図】図１
2012009509.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に配置された第１導電体と、第１方向における前記第１導電体の両端の上面に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第１接続領域を介して前記第１導電体に接続する第２導電体とを備える第１抵抗素子と、
前記半導体基板上に配置された第３導電体と、前記第１方向における前記第３導電体の両端の上面に形成された前記ゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第２接続領域を介して前記第３導電体に接続する第４導電体とを備える第２抵抗素子とを具備し、
前記第１方向に沿った前記第２接続領域の長さは、前記第１接続領域の長さよりも長いこと
を特徴とする半導体装置。
【請求項２】
前記第１方向において、前記第２接続領域間の長さは前記第１接続領域間の長さよりも短いこと
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１方向と交差する第２方向における前記第１導電体と前記第２導電体の長さは共通であること
を特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
複数のメモリセルが配置されるメモリセルアレイを更に具備し、
前記第１導電体及び前記第２導電体は前記メモリセルの電荷蓄積層と同じ材料から構成されていること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１，第２抵抗素子は前記第２方向に同じ間隔で配置されていること
を特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。
【背景技術】
【０００２】
不揮発性半導体メモリとして、例えば、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が知られている。ＥＥＰＲＯＭのメモリセルは通常、半導体基板に電荷蓄積層と制御ゲートとが積層された積層ゲートを備えたＭＩＳＦＥＴ構造を有する。
【０００３】
ＥＥＰＲＯＭでは、動作を制御するための周辺回路を構成する抵抗素子やＭＯＳトランジスタを、メモリセルと同様の構成とする手法が用いられる場合がある（例えば特許文献１参照）。例えば、抵抗素子においては、メモリセルの電荷蓄積層となる導電層が抵抗領域（ＦＧ poly）として使用され、抵抗領域を挟むように配置される２つの積層ゲート構造が電極部として使用される。
【０００４】
このような抵抗素子において、抵抗素子の抵抗値を決定する際には、例えば、抵抗領域（ＦＧ poly）の直列接続、または、並列接続する個数を変えることで抵抗値の大小を変化させる。また、抵抗素子の抵抗バラつきに関しても、抵抗領域の抵抗値のバラつきにより、近似的に決定される。
【０００５】
より具体的に、抵抗素子の構造は、抵抗体を挟むように配置される２つの積層ゲート構造においてゲート間絶縁膜が除去された接続領域（ＥＩ抵抗部分）が電気的に直列に接続される。
【０００６】
しかしながら、例えば、近年の半導体装置の更なる微細化の進行に伴うシュリンクや、素子の膜厚等の影響により、抵抗素子の抵抗領域（main部分）に対して、上記接続領域（ＥＩ抵抗部分）の抵抗値や抵抗バラつきが無視できない場合が増大している。そのため、接続領域（ＥＩ抵抗部分）の抵抗値および抵抗バラつきを考慮すべき場合が多くなる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−０７３８１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
正確な抵抗値を有する抵抗素子を備えた半導体装置を提供する。
【課題を解決するための手段】
【０００９】
実施形態の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に配置された第１導電体と、第１方向における前記第１導電体の両端の上面に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第１接続領域を介して前記第１導電体に接続する第２導電体とを備える第１抵抗素子と、前記半導体基板上に配置された第３導電体と、前記第１方向における前記第３導電体の両端の上面に形成された前記ゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第２接続領域を介して前記第３導電体に接続する第４導電体とを備える第２抵抗素子とを具備し、前記第１方向に沿った前記第２接続領域の長さは、前記第１接続領域の長さよりも長い。
【図面の簡単な説明】
【００１０】
【図１】概要に係る半導体装置の平面構成を示す平面図。
【図２】（ａ）は図１中のＡ−Ａ´線に沿って矢印の方向から見た断面図、（ｂ）は図１中のＢ−Ｂ´線に沿って矢印の方向から見た断面図。
【図３】変形例１に係る半導体装置の平面構成を示す平面図。
【図４】ＥＩ抵抗部分の抵抗値とＦＧ抵抗部分の全部の抵抗値との関係を示す図。
【図５】第１の実施形態に係るＮＡＮＤ型フラッシュメモリの構成の一部を示すブロック図。
【図６】第１の実施形態に係るメモリセルアレイの平面構成を示す平面図。
【図７】図６中のＸ１−Ｘ１´線に沿って矢印の方向から見た断面図。
【図８】図６中のＹ１−Ｙ１´線に沿って矢印の方向から見た断面図。
【図９】図５中のＺ１−Ｚ１´線に沿って矢印の方向から見た断面図。
【図１０】第１の実施形態に係る抵抗素子の単位配置パターンを示す平面図。
【図１１】図１０中のＣ−Ｃ´線に沿って矢印の方向から見た断面図。
【図１２】（ａ）は図１０中の第２方向から見た第１抵抗素子の断面図、（ｂ）は図１１中の第２方向から見た第２抵抗素子の断面図。
【発明を実施するための形態】
【００１１】
［概要］  
まず、図１および図２を用い、本例に係る半導体装置の概要について説明する。
【００１２】
＜構成例＞
図１は、この概要に係る半導体装置の構成例を示す平面図である。図２（ａ）（ｂ）はそれぞれ、図１中のＡ−Ａ´線およびＢ−Ｂ´線に沿って矢印の方向から見た断面図である。
【００１３】
この概要の例では、正確な抵抗値を有する抵抗素子を備えた半導体装置を提案する。  
図１および図２に示すように、第１抵抗素子形成領域３−Ａと第２抵抗素子形成領域３−Ｂが配置されている。それぞれの領域の半導体基板１０の表面内には、第２方向に沿ったストライプ形状の素子領域ＡＡが、複数形成されている。そして素子領域ＡＡの周囲には、素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩは、半導体基板１０の表面内に形成された溝と、この溝内部を埋め込む絶縁膜とによって形成される。
【００１４】
ここで、それぞれの領域において、素子領域ＡＡ上に第１抵抗素子３−１と第２抵抗素子３−２が形成されている。図１においてはそれぞれ３つの第１抵抗素子３−１と第２抵抗素子３−２が第１方向に所定の間隔をおいて配置されている。ここで、第２方向は第１及び第２抵抗素子３−１、３−２が伸びる方向、すなわち第１及び第２抵抗素子３−１、３−２に電流が流れる方向である。
【００１５】
それぞれの素子領域ＡＡ上には、ゲート絶縁膜１３を介在して多結晶シリコン層１４が形成されている。また多結晶シリコン層１４上には、ゲート間絶縁膜１５を介在して多結晶シリコン層１６、１７及びシリサイド層１８が順次形成されている。ここで、第１抵抗素子における多結晶シリコン層１４を第１導電体１４−１とし、第２抵抗素子における多結晶シリコン層１４を第１導電体１４−２と称する場合がある。
【００１６】
前述のように、各素子領域ＡＡ内において、上記ゲート間絶縁膜１５、多結晶シリコン層１６、１７及びシリサイド層１８は、第２方向に沿って３つの領域に分割されている（図１参照）。例えば、第１抵抗素子３−１において、領域Ａ１−１とＡ２−１との間、及び領域Ａ２−１とＡ３−１との間においては、多結晶シリコン層１６、１７及びシリサイド層１８が除去されることで、溝が形成されている。同様に、第２抵抗素子３−２において、領域Ａ１−２とＡ２−２との間、及び領域Ａ２−２とＡ３−２との間においては、多結晶シリコン層１６、１７及びシリサイド層１８が除去されることで、溝が形成されている。また図２において、素子分離領域ＳＴＩの上面は、多結晶シリコン層１４の表面よりも高い位置まで形成されているが、素子分離領域ＳＴＩの上面は、多結晶シリコン層１４の表面よりも低い位置に形成されていてもよい。
【００１７】
領域Ａ１−１、Ａ３−１には、第１接続部ＥＩ１が形成されている。第１接続部ＥＩ１においては、ゲート間絶縁膜１５及び多結晶シリコン層１６の一部が除去されることにより開口部が形成され、これにより多結晶シリコン層１４と多結晶シリコン層１７とが接続されている。同様に領域Ａ１−２、Ａ３−２には、第２接続部ＥＩ２が形成されている。第２接続部ＥＩ２においても、ゲート間絶縁膜１５及び多結晶シリコン層１６の一部が除去されることにより開口部が形成され、これにより多結晶シリコン層１４と多結晶シリコン層１７とが接続されている。ここで、第２方向に沿った上記第２接続領域の長さＬＥＩ２は、前記第１接続領域の長さＬＥＩ１よりも長い（ＬＥＩ２＞ＬＥＩ１）。また、第１方向に沿った上記第１接続領域の幅ＷＥＩ２は、前記第１接続領域の幅ＷＥＩ１とほぼ同じ長さである（ＷＥＩ２≒ＷＥＩ１）。
【００１８】
そして、上記抵抗素子３−１，３−２を被覆するようにして、半導体基板１０上に層間絶縁膜２０が形成されている。層間絶縁膜２０中には、領域Ａ１−１、Ａ３−１におけるシリサイド層１８に達するコンタクトプラグＣＰ１が形成され、領域Ａ１−２、Ａ３−２におけるシリサイド層１８に達するコンタクトプラグＣＰ２が形成される。層間絶縁膜２０上には、金属配線層３１、３２が形成される。金属配線層３１は、領域Ａ３−１、Ａ３−２におけるコンタクトプラグＣＰ１、ＣＰ２に接続され、金属配線層３２は領域Ａ１−１、Ａ１−２におけるコンタクトプラグＣＰ１、ＣＰ２に接続される。
【００１９】
上記構成において、多結晶シリコン層１４が抵抗素子において実質的に抵抗として機能する領域を、それぞれ第１抵抗領域ＬＦＧ１、第２抵抗領域ＬＦＧ２と称する。すなわち、第１抵抗領域ＬＦＧ１は、第２方向において、領域Ａ１−１における領域Ａ２−１側の第１接続領域ＥＩ１の端部から領域Ａ３−１における領域Ａ２−１側の第１接続領域ＥＩ１の端部間の領域である。同様に、第２抵抗領域ＬＦＧ２は、第２方向において、領域Ａ１−２における領域Ａ２−２側の第２接続領域ＥＩ２の端部から領域Ａ３−２における領域Ａ２−２側の第２接続領域ＥＩ２の端部間の領域である。
【００２０】
また、領域Ａ１−１、Ａ１−２、Ａ３−１及びＡ３−２における多結晶シリコン層１６、１７及びシリサイド層１８が、抵抗素子における電極として機能する。また、多結晶シリコン層１４、１６、１７及びシリサイド層１８は導電体層であれば良いが、後述するメモリセルアレイと同一の材料によって形成されても良い。
【００２１】
すなわち、本実施形態に係る半導体装置の構成の一例は、第１導電体１４−１と、上記第１導電体１４−１の両端の上面に形成されたゲート間絶縁膜１５と、ゲート間絶縁膜１５が除去された上記第１接続領域ＥＩ１を介して上記第１導電体１４−１に接続する第２導電体１７とを備える第１抵抗素子３−１と、第２導電体１４−２と、上記第２導電体１４−２の両端の上面に形成されたゲート間絶縁膜１５と、ゲート間絶縁膜１５が除去された上記第２接続領域ＥＩ２を介して上記第２導電体１４−２に接続する第３導電体１７とを備える第２抵抗素子３−２とを具備し、第２方向に沿った上記第２接続領域の長さＬＥＩ２は、前記第１接続領域の長さＬＥＩ１よりも長い（ＬＥＩ２＞ＬＥＩ１）こと、である。  尚、本例では、抵抗領域に電流が流れる方向（第２方向）に沿った第１，第２抵抗素子３−１，３−２の第１，第２抵抗領域ＬＦＧ１、ＬＦＧ２の長さは、共通（同じ）である（ＬＦＧmain１＝ＬＦＧmain２）。また、第１，第２抵抗素子３−１，３−２の抵抗素子の配置方向（第１方向）における長さも同じである。
【００２２】
＜作用効果＞  
上記によれば、少なくとも下記（１）に示す作用効果が得られる。
【００２３】
（１）正確な抵抗値を有する抵抗素子を提供することができる点で有利である。
【００２４】
上記のように、本例に係る半導体装置は、上記第２接続領域の長さＬＥＩ２が第１接続領域の長さＬＥＩ１よりも長い（ＬＥＩ２＞ＬＥＩ１）。また、第１，第２抵抗素子３−１，３−２の抵抗素子の配置方向（第１方向）における長さは同じである。換言すれば、第２接続領域の長さＬＥＩ２を第１接続領域の長さＬＥＩ１よりも、抵抗素子の長さ方向に伸ばしている。すなわち、半導体装置は２種類以上のＥＩ抵抗部分のパターンが存在する抵抗素子を有している。
【００２５】
また、第２接続領域ＥＩ２の面積は、第１接続領域ＥＩ１の面積より大きいといえる。ここで、接続領域の面積が小さくなるほど、抵抗値のバラツキが大きくなる傾向にある。すなわち、第２抵抗素子３−２の抵抗値のバラツキは、第１抵抗素子３−１の抵抗値のバラツキよりも小さい。
【００２６】
一方、接続領域の面積は第１抵抗素子３−１の方が第２抵抗素子３−２よりも小さい。その結果、抵抗素子全体としてみると、第１抵抗素子３−１の素子面積は第２抵抗素子３−２の素子面積よりも小さくなる。
【００２７】
上記構成によれば、抵抗値のバラツキが小さいことを求められる回路（例えば、半導体装置の基準電圧を決定する回路）には、第２抵抗素子３−２を用い安定して回路動作を行う一方、抵抗バラツキが大きくても問題ない回路には、第１抵抗素子３−１を用い素子面積を小さくすることができる。そのため、必要とされる抵抗値のバラツキに応じて、抵抗素子を選択することができる点で有利である。
【００２８】
［変形例１（抵抗値の小さな抵抗素子を適用する場合）］  
次に、図３および図４用い、変形例１に係る半導体装置について説明する。本変形例１は、抵抗値の小さな抵抗素子（ここでは、第２抵抗素子３−２）を更に適用する場合の関する一例である。図３は、変形例１に係る半導体装置の構成例を示す平面図である。この説明において、上記概要と重複する部分の詳細な説明を省略する。
【００２９】
＜構成例＞  
図３に示すように、本例では、第１，第２抵抗素子３−１，３−２の抵抗方向（第２方向）に沿った第２抵抗領域の長さＬＦＧmain２は、第１抵抗領域の長さＬＦＧmain１よりも短い（ＬＦＧmain２＜ＬＦＧmain１）点で、上記概要に係る半導体装置と相違する。
【００３０】
このように、抵抗領域１４−２の長さがより短い第２抵抗素子３−２は、第１抵抗素子３−１よりも抵抗値が小さな抵抗素子として利用される。さらに、第２抵抗素子３−２の第２接続領域の長さＬＥＩ２が第１接続領域の長さＬＥＩ１よりも長い（ＬＥＩ２＞ＬＥＩ１）構成については、上記と同様である。
【００３１】
＜ＥＩ抵抗部分の抵抗値とＦＧ抵抗部分の抵抗値との関係＞
次に、図４を用い、抵抗素子の接続領域（ＥＩ抵抗部）のみの抵抗値と、抵抗素子の（Total）の抵抗値との関係について説明する。縦軸が抵抗素子の抵抗値であり、横軸がＥＩ抵抗部の抵抗値である。図４は複数の抵抗素子を測定した結果をプロットしたものであり、点線は、各プロットを概挿したものである。
【００３２】
図示するように、ＥＩ抵抗部の抵抗値の上昇により抵抗領域の抵抗値も上昇していることから、第１，第２接続領域ＥＩ１，ＥＩ２の抵抗値（ＥＩ  Ｒｃ［Ω］）と、第１，第２抵抗領域１４−１，１４−２の全部（Total）の抵抗値（ＦＧ  Ｒ［Ω］）とは、比例関係となっていることが言える。
【００３３】
このことからも、本変形例１のように、第２抵抗領域１４−２が小さいため抵抗値が小さな第２抵抗素子３−２の場合には、第２接続領域ＥＩ２の抵抗値が、第２抵抗領域１４−２の抵抗値に与える影響が、第１抵抗素子３−１に比べ大きくなってしまうことが分かる。換言すると、第２抵抗領域１４−２が小さいため抵抗値が小さな第２抵抗素子３−２の場合には、第２接続領域ＥＩ２の抵抗値が、全体に対してより大きく見えてくるため、無視できない値となってくるのである。
【００３４】
その結果、抵抗値が小さな抵抗素子においては、その接続領域の抵抗値や抵抗バラつきの影響により、抵抗素子Totalの抵抗値を考慮する必要が生じる。ここで、ＥＩ抵抗部の抵抗値はシュリンクなどにより接続領域が小さくなると抵抗バラツキが大きくなる傾向がある。例えば、抵抗素子の第１方向に沿った長さをシュリンクする場合、接続領域の第１方向に沿った長さも短くなる。その結果、第２方向において、抵抗領域の長さを短くすることにより小さな抵抗値を有する抵抗素子を作る場合、抵抗素子の抵抗値のバラツキが大きくなってしまう。そのため、小さな抵抗を有する抵抗素子を作るために、大きな抵抗値を有する抵抗素子を並列に配置して抵抗バラつき抑制する必要が生じる。その結果、半導体チップ（chip）の面積を小さくすることができない。
【００３５】
そこで、本変形例１に係る半導体装置では、抵抗素子の抵抗方向に沿った第２抵抗領域の長さＬＦＧmain２が第１抵抗領域の長さＬＦＧmain１よりも短い（ＬＦＧmain２＜ＬＦＧmain２）第２抵抗領域１４−２を有するため、抵抗値が小さな第２抵抗素子３−２が配置される場合においても、抵抗素子の抵抗方向に沿った第２接続領域ＬＥＩ２の長さは第１接続領域ＬＥＩ１の長さよりも長い（ＬＥＩ２＞ＬＥＩ１）。換言すると、抵抗領域の抵抗値の小さな第２抵抗素子３−２を使用する場合において、第２接続領域ＥＩ２を抵抗素子の長さ方向に伸ばすことで接触面積を大きくする構成である。
【００３６】
尚、本例でも、上記と同様に、第１，第２抵抗素子３−１，３−２間において、第１，第２抵抗領域１４−１，１４−２の幅は共通（同じ）であり、第１，第２接続領域ＬＥＩ１，ＬＥＩ２の幅および本数（１本）は共通（同じ）である。
【００３７】
＜作用効果＞  
上記のように、本変形例１に係る半導体装置によれば、少なくとも上記（１）と同様の効果が得られる。さらに、少なくとも下記（２）に示す効果が得られる。
【００３８】
（２）抵抗バラつきの影響を低減でき、占有面積の増大を防止することができる。
【００３９】
上記のように、抵抗値の小さな第２抵抗素子３−２を適用する場合において、抵抗素子の抵抗方向に、第２接続領域ＥＩ２が第１接続領域ＥＩ１よりも長い（ＬＥＩ２＞ＬＥＩ１）構成によって、第２抵抗素子３−２における第２接続領域ＥＩ２の接触面積を、第２抵抗領域１４−２に対して大きくし、第２抵抗素子３−２における第２接続領域ＥＩ２の第２抵抗領域１４−２に対する抵抗値の影響を低減することができる。
【００４０】
そのため、上記図４に示したように、第２方向における第２抵抗領域１４−２が小さい第２抵抗素子３−２の場合には、第２方向における第２接続領域ＥＩ２を大きくすることにより、第２接続領域ＥＩ２の抵抗値の全体に対する影響を低減することができる。
【００４１】
その結果、抵抗値が小さな抵抗素子３−２が適用される場合であっても、その接続領域１４−２の抵抗値や抵抗バラつきの影響を低減でき、抵抗素子３−２のTotalの抵抗値を別設計する必要性がないことに加え、抵抗バラつき抑制のため抵抗素子３−２を並列に配置する必要性等がない。その結果、半導体チップ（chip）の面積増大を防止することができる点で有利である。
【００４２】
また、抵抗値の高い抵抗素子３−１においては、抵抗素子３−１の抵抗値における接続抵抗の影響は小さい。そのため、第２方向における第１接続領域ＥＩ１の長さを長くする必要はない。その結果、半導体チップ（chip）の面積増大を防止することができる。
【００４３】
以下、上記第１，第２抵抗素子３−１，３−２が適用されるより具体的な実施形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意されたい。
【００４４】
［第１の実施形態（ＮＡＮＤ型フラッシュメモリ）］  
図５乃至図１２を用い、第１の実施形態に係る半導体装置について説明する。本例では、ＮＡＮＤ型フラッシュメモリを一例に挙げる。この説明において、上記説明と重複する部分の詳細な説明を省略する。
【００４５】
＜１．構成例＞
１−１．全体構成例
まず、図５を用い、第１の実施形態に係る半導体装置の全体構成例について説明する。図５は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリの構成の一部を示すブロック図である。
【００４６】
図示するように、ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２及び周辺回路３を備えている。まず、メモリセルアレイ２の構成について説明する。
【００４７】
１−２．メモリセルアレイ
メモリセルアレイ２は、複数のＮＡＮＤセルを有している。図５では１行のＮＡＮＤセルのみを示している。ＮＡＮＤセルの各々は、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７と、２つの選択トランジスタＳＴ１、ＳＴ２とを含んでいる。以下では説明の簡潔化のために、メモリセルトランジスタＭＴ０〜ＭＴ７を区別しない場合には、単にメモリセルトランジスタＭＴと呼ぶ。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。選択トランジスタＳＴ１、ＳＴ２もメモリセルトランジスタＭＴと同様に、積層ゲート構造を備えている。但し選択トランジスタＳＴ１、ＳＴ２においては、一部領域においてゲート間絶縁膜が除去されることで、積層ゲート構造の下層ゲートと上層ゲートとが電気的に接続されている。
【００４８】
同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ７のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。また、図５では図示を省略しているが、ＮＡＮＤセルはワード線ＷＬ０〜ＷＬ７に直交する方向にも複数配置され、同一列にある選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｎ（ｎは自然数）のいずれかに共通接続される。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１及びビット線ＢＬ０〜ＢＬｎを、互いに区別しない場合には単にワード線ＷＬ及びビット線ＢＬと呼ぶ。選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセルを選択出来るのであればいずれか一方のみが設けられていても良い。
【００４９】
上記構成において、同一のワード線ＷＬに接続されたメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位は１ページと呼ばれる。更に複数のＮＡＮＤセルは一括してデータが消去され、この単位はブロックと呼ばれる。ブロックは、例えば同一行にある複数のＮＡＮＤセルの集合、すなわち同一のワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳに接続されたＮＡＮＤセルの集合によって形成される。
【００５０】
１−３．メモリセルアレイの平面構成  
次に、図６を用い、上記構成のメモリセルアレイ２の平面構成について説明する。
【００５１】
図示するようにメモリセルアレイ２は、データを保持するＮＡＮＤセルが形成されたセル領域と、選択トランジスタＳＴ１、ＳＴ２のゲートと後述するシャント（shunt）配線とが接続されるシャント領域とを備えている。セル領域とシャント領域は、半導体基板面内の第１方向に沿って、交互に配置されている。
【００５２】
セル領域及びシャント領域における半導体基板１０中には、第１方向に直交する第２方向に沿ったストライプ形状の素子領域ＡＡが、複数設けられている。隣接する素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。
【００５３】
半導体基板１０上には、セル領域及びシャント領域における複数の素子領域ＡＡを跨ぐようにして、第１方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳが形成されている。セル領域において、ワード線ＷＬと素子領域ＡＡとが交差する領域には、電荷蓄積層（浮遊ゲートＦＧ）が設けられている。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線とセレクトゲート線との間の素子領域ＡＡ中には、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。シャント領域においても、セル領域と同様の構成が設けられるが、シャント領域における本構成は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２として機能するものでは無い。
【００５４】
隣接するセレクトゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そして、このドレイン領域上にはコンタクトプラグＣＰが形成される。コンタクトプラグＣＰは、第２方向に沿ったストライプ形状のビット線ＢＬ（図示せず）に接続される。また、隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そして、このソース領域上にはコンタクトプラグＣＰが形成される。コンタクトプラグＣＰは、図示せぬソース線ＳＬ（図示せず）に接続される。
【００５５】
また、セレクトゲート線ＳＧＤ、ＳＧＳには接続領域ＥＩ（Etching Inter-poly）が設けられている。接続領域ＥＩは、選択トランジスタＳＴ１、ＳＴ２の積層ゲート構造において、ゲート間絶縁膜が除去された領域であり、接続領域ＥＩを介して下層ゲートと上層ゲートとが接続される。接続領域ＥＩは、長手方向が第１方向に沿った例えば矩形の形状を有している。
【００５６】
シャント領域において、セレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ接続されるコンタクトプラグＣＰが設けられている。シャント領域においても接続領域ＥＩが連続して設けられているので、コンタクトプラグＣＰはセレクトゲート線ＳＧＤ、ＳＧＳの接続領域ＥＩ上に設けられることになる。そしてコンタクトプラグＣＰは、それぞれ図示せぬシャント配線に接続される。シャント配線は、ロウデコーダから与えられるロウ方向の選択信号を伝送するための配線であり、選択トランジスタＳＴ１、ＳＴ２の積層ゲート構造よりも低抵抗の配線層で形成される。このシャント配線により伝送された選択信号を、シャント領域において選択トランジスタＳＴ１、ＳＴ２の積層ゲート構造に与えることで、高速な選択動作が可能となる。
【００５７】
１−４．メモリセルアレイの断面構成  
次に、図７乃至図９を用い、上記構成のＮＡＮＤセルの断面構成について説明する。図７乃至図９はそれぞれ、図６におけるＸ１−Ｘ１’線（第１方向）、Ｙ１−Ｙ１’線（第２方向）及びＺ１−Ｚ１’線（第２方向：接続領域上のコンタクトプラグ）に沿った断面図である。
【００５８】
図示するように、ｐ型半導体基板１０の表面領域内にはｎ型ウェル領域１１が形成され、ｎ型ウェル領域１１の表面領域内にはｐ型ウェル領域１２が形成されている。また、ｎ型ウェル領域１２の表面内には、第２方向に沿ったストライプ形状の素子分離領域ＳＴＩが、複数形成されている。素子分離領域ＳＴＩは、ウェル領域１２内に形成された溝と、この溝内部を埋め込む絶縁膜とによって形成される。そして、隣接する素子分離領域ＳＴＩ間の領域が、素子領域ＡＡとなる。
【００５９】
素子領域ＡＡとなるウェル領域１２上にはゲート絶縁膜１３が形成され、ゲート絶縁膜１３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜１３上に形成された多結晶シリコン層１４、多結晶シリコン層１４上に形成されたゲート間絶縁膜１５、並びにゲート間絶縁膜１５上に形成された多結晶シリコン層１６、１７及びシリサイド層１８を有している。ゲート間絶縁膜１５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造、またはチタニウム酸化膜、アルミニウム酸化膜、ハフニウム酸化膜、とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。またメモリセルトランジスタＭＴのゲート絶縁膜１３は、トンネル絶縁膜として機能するものである。
【００６０】
メモリセルトランジスタＭＴにおいては、多結晶シリコン層１４は第１方向においてメモリセルトランジスタＭＴ毎に分離され、電荷蓄積層（例えば浮遊ゲートＦＧ）として機能する。他方、多結晶シリコン層１６、１７及びシリサイド層１８は、第１方向で隣接するもの同士で共通接続されており、制御ゲート（ワード線ＷＬ）として機能する。すなわち、多結晶シリコン層１６、１７及びシリサイド層１８は、素子分離領域ＳＴＩをまたいで、複数の素子領域ＡＡ上にわたって延びるように形成されている。なお、素子分離領域ＳＴＩの上面は、多結晶シリコン層１４の上面より低くなるように形成されている。そしてゲート間絶縁膜１５は、多結晶シリコン層１４において、素子分離領域ＳＴＩの表面から突出した領域の側面上にも形成されている。
【００６１】
選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層１６、１７及びシリサイド層１８はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層１６、１７及びシリサイド層１８が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお選択トランジスタＳＴ１、ＳＴ２においては、ゲート間絶縁膜１５及び多結晶シリコン層１６の一部が除去されることにより形成された開口部を有する接続領域ＥＩが形成されている。この接続領域ＥＩを介して、多結晶シリコン層１４と、多結晶シリコン層１６、１７とが、接続される。
【００６２】
シャント部のセレクトゲート線ＳＧＤ、ＳＧＳにおいては、選択トランジスタＳＴ１、ＳＴ２と同様の構造をしているが、接続領域ＥＩ上のシリサイド層１８にコンタクトプラグＣＰがそれぞれ接続されている点が異なる。
【００６３】
ゲート電極間に位置するウェル領域１２の表面内には、ｎ型不純物拡散層１９が形成されている。不純物拡散層１９は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層１９、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。
【００６４】
そして半導体基板１０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２０が形成されている。層間絶縁膜２０中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１９に達するコンタクトプラグＣＰが形成されている。そして層間絶縁膜２０上には、コンタクトプラグＣＰに接続される金属配線層２２が形成されている。金属配線層２２はソース線ＳＬとして機能する。また層間絶縁膜２０中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１９に達するコンタクトプラグＣＰが形成されている。そして層間絶縁膜２０上に、コンタクトプラグＣＰに接続される金属配線層２１が形成されている。更に層間絶縁膜２０中には、それぞれが選択トランジスタＳＴ１、ＳＴ２のゲート電極（シリサイド層１８）に達するコンタクトプラグＣＰが形成されている。そして層間絶縁膜２０上に、それぞれコンタクトプラグＣＰと接続される金属配線層２５、２６が形成されている。
【００６５】
層間絶縁膜２０上には、金属配線層２１、２２、２５、２６を被覆するようにして、層間絶縁膜２３が形成されている。層間絶縁膜２３中には、金属配線層２１に達するコンタクトプラグＣＰ６が形成されている。層間絶縁膜２３上には、複数のコンタクトプラグＣＰ６に共通に接続され、第２方向に沿ったストライプ形状の金属配線層２９が形成されている。金属配線層２９は、素子領域ＡＡの直上に位置するように、層間絶縁膜２３上に形成される。金属配線層２９はビット線ＢＬとして機能するものであり、コンタクトプラグＣＰ及び金属配線層２１は、図６におけるコンタクトプラグＣＰに相当する。
【００６６】
１−５．周辺回路について  
次に、周辺回路３について説明する。周辺回路３は、外部から与えられる命令に従って、メモリセルアレイ２との間でのデータの授受を行い、また電圧を与える。周辺回路３は、例えばロウデコーダ、センスアンプ、電圧発生回路、及びシーケンサ等を含む。
【００６７】
ロウデコーダは、データの書き込み動作時、読み出し動作時、及び消去時において、外部から与えられるロウアドレスＲＡに基づいて、対応するブロックに接続されたセレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬに電圧を印加する。前述のように、セレクトゲート線ＳＧＤ、ＳＧＳに与えるべき電圧は、シャント配線２５、２６によっても伝送される。
【００６８】
またセンスアンプは、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。この際センスアンプは、ビット線ＢＬに流れる電流をセンスする、またはビット線ＢＬの電圧をセンスすることにより、読み出しデータを判別する。またデータの書き込み時には、ビット線ＢＬに書き込みデータを転送する。
【００６９】
電圧発生回路は、例えばデータの書き込み時において、ワード線ＷＬに印加すべき電圧を発生する。電圧発生回路は、電圧を降圧するための抵抗素子や、逆に昇圧するためのチャージポンプ回路を備えている。
【００７０】
シーケンサは、データの書き込み動作、読み出し動作、及び消去動作時において、必要な動作シーケンスを実行して、上記ロウデコーダ、センスアンプ、及び電圧発生回路の動作を制御する。
【００７１】
以下では、周辺回路３に含まれる抵抗素子の構成について説明する。本抵抗素子は、例えば上記した降圧用の抵抗素子として使用出来る。勿論、その用途はこれに限定されるものでは無く、周辺回路３において広く使用出来るものである。
【００７２】
１−６−１．抵抗素子の平面構成  
次に、図１０を用い、抵抗素子の平面構成について説明する。図６は抵抗素子の平面図である。本抵抗素子は、上記説明したＮＡＮＤ型フラッシュメモリのメモリセルアレイと同一の半導体基板１０上に形成される。  図１０では、第１の実施形態に係る抵抗素子の単位配置パターンが示される。本例係る抵抗素子の単位配置パターンは、第１抵抗素子３−１Ａ，３−１Ｂ、第２抵抗素子３−２，およびダミーパターンＤＰ１〜ＤＰ４を一単位とする。
【００７３】
第１，第２抵抗素子３−１Ａ，３−１Ｂ，３−２は、上記変形例１と同様の平面構成である。さらに、コンタクトＣＰにそれぞれ上層配線が電気的に接続され、本例に係る所望な抵抗値が取り出される。本例では、３本の第１抵抗素子３−１Ａおよび６本の第１抵抗素子３−１Ｂの間に、３本の第２抵抗素子３−２が配置される。
【００７４】
ダミーパターンＤＰ１〜ＤＰ４は、ダミーとして使用されるため、コンタクト配線および接続領域が形成されない等のほか、断面構造は実質的に第１，第２抵抗素子３−１，３−２と同様である。本例では、３本のダミーパターンＤＰ１，ＤＰ４が、抵抗素子の単位配置パターンの外周にそれぞれ配置される。１本のダミーパターンＤＰ２が、第１抵抗素子３−１Ａと第２抵抗素子３−２との間に配置される。１本のダミーパターンＤＰ３が、第１抵抗素子３−１Ｂと第２抵抗素子３−２との間に配置される。
【００７５】
また、第１，第２抵抗素子３−１Ａ，３−１Ｂ，３−２は周期性をもって配置されている。すなわち、第１，第２抵抗素子３−１Ａ，３−１Ｂ，３−２の第１方向における長さはほぼ等しい。また、第１，第２抵抗素子３−１Ａ，３−１Ｂ，３−２は第１方向においてほぼ等間隔に配置されている。
【００７６】
＜取得される抵抗値に関して＞
３本の第１抵抗素子３−１Ａに関しては、入力側および出力側のそれぞれのコンタクトが上層配線により電気的に接続されることによって、直接抵抗が形成される。そのため、本例の場合、入力側（In(1)H）から出力側（out(1)H）へ流される電流は、３本の第１抵抗素子３−１Ａの直列接続されることにより形成される高抵抗素子（１）の中を通ることになる。
【００７７】
６本の第１抵抗素子３−１Ｂに関しては、入力側および出力側のそれぞれのコンタクトが上層配線により２本×２および１本×２だけ電気的に接続されることによって、３本および１本の直接抵抗が形成される。そのため、本例の場合、入力側（In(1)M）から出力側（out(2)H）,（out(1)M）へ流される電流は、３本の第１抵抗素子３−１Ｂの直列接続されることにより形成される高抵抗素子（２）および１本の第１抵抗素子３−１Ｂの中抵抗素子（１）の中を通ることになる。同様に、入力側（In(2)M）から出力側（out(3)H）,（out(2)M）へ流される電流は、３本の第１抵抗素子３−１Ｂの直列接続されることにより形成される高抵抗素子（３）および１本の第１抵抗素子３−１Ｂの中抵抗素子（２）の中を通ることになる。
【００７８】
３本の第２抵抗素子３−２に関しては、上層配線により電気的に接続されることによって、１本の直接抵抗がそれぞれ形成される。そのため、本例の場合、入力側（In(1)L）〜（In(3)L）から出力側（out(1)L）〜（out(3)L）へ流される電流は、１本の第２抵抗素子３−２により形成された低抵抗素子（１）〜（３）の中をそれぞれ通ることになる。
【００７９】
尚、本例の接続関係は、一例であり、勿論、抵抗素子の数や、各々の抵抗素子の抵抗値、およびダミーパターンＤＰの配置は、必要に応じて変形可能である。例えば、第１抵抗素子３−１Ａと第２抵抗素子３−２がダミーパターンを介さずに直接隣接するような配置になっていても良い。
【００８０】
１−６−２．抵抗素子の断面構成  
次に、図１１、図１２を用い、上記構成の抵抗素子の断面構成について説明する。図１１は、図１０中のＣ−Ｃ´線に沿って矢印の方向（第１方向）から見た断面図である。図１２（ａ）（ｂ）は、上記図２と同様の方向（第２方向）における断面図である。
【００８１】
図示するように、それぞれの素子領域ＡＡ上には、ゲート絶縁膜１３を介在して多結晶シリコン層１４が形成されている。また多結晶シリコン層１４上には、ゲート間絶縁膜１５を介在して多結晶シリコン層１６、１７及びシリサイド層１８が順次形成されている。ここで、第１抵抗素子における多結晶シリコン層１４を第１導電体１４−１とし、第２抵抗素子における多結晶シリコン層１４を第１導電体１４−２と称する場合がある。
【００８２】
前述のように、各素子領域ＡＡ内において、上記ゲート間絶縁膜１５、多結晶シリコン層１６、１７及びシリサイド層１８は、第２方向に沿って３つの領域に分割されている。例えば、第１抵抗素子３−１において、領域Ａ１−１とＡ２−１との間、及び領域Ａ２−１とＡ３−１との間においては、多結晶シリコン層１６、１７及びシリサイド層１８が除去されることで、溝が形成されている。同様に、第２抵抗素子において、領域Ａ１−２とＡ２−２との間、及び領域Ａ２−２とＡ３−２との間においては、多結晶シリコン層１６、１７及びシリサイド層１８が除去されることで、溝が形成されている。また図２において、素子分離領域ＳＴＩの上面は、多結晶シリコン層１４の表面よりも高い位置まで形成されているが、素子分離領域ＳＴＩの上面は、多結晶シリコン層１４の表面よりも低い位置に形成されていてもよい。
【００８３】
第１及び第２導電体１４−１、１４−２は多結晶シリコン層１４と同時に形成される。また、第１及び第２抵抗素子３−１、３−２におけるゲート間絶縁膜１５を介在して多結晶シリコン層１６、１７及びシリサイド層１８は、メモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴ１、ＳＴ２の多結晶シリコン層１６、１７及びシリサイド層１８と同時に形成される。
【００８４】
領域Ａ１−１、Ａ３−１には、第１接続部ＥＩ１が形成されている。第１接続部ＥＩ１においては、ゲート間絶縁膜１５及び多結晶シリコン層１６の一部が除去されることにより開口部が形成され、これにより多結晶シリコン層１４と多結晶シリコン層１７とが接続されている。同様に領域Ａ１−２、Ａ３−２には、第２接続部ＥＩ２が形成されている。
【００８５】
これら第１及び第２接続部ＥＩ１、ＥＩ２はセレクトゲート線ＳＧＤ、ＳＧＳの接続領域ＥＩと同時に形成することができる。その結果、工程を簡略化することができる。
【００８６】
第２接続部ＥＩ２においても、ゲート間絶縁膜１５及び多結晶シリコン層１６の一部が除去されることにより開口部が形成され、これにより多結晶シリコン層１４と多結晶シリコン層１７とが接続されている。ここで、第２方向に沿った上記第２接続領域の長さＬＥＩ２は、前記第１接続領域の長さＬＥＩ１よりも長い（ＬＥＩ２＞ＬＥＩ１）。また、第１方向に沿った上記第１接続領域の幅ＷＥＩ２は、前記第１接続領域の幅ＷＥＩ１とほぼ同じ長さである（ＷＥＩ２≒ＷＥＩ１）ことは上記と同様である。
【００８７】
そして、上記抵抗素子３−１Ａ，３−２を被覆するようにして、半導体基板１０上に層間絶縁膜２０が形成されている。層間絶縁膜２０中には、領域Ａ１−１、Ａ３−１におけるシリサイド層１８に達するコンタクトプラグＣＰ１が形成され、領域Ａ１−２、Ａ３−２におけるシリサイド層１８に達するコンタクトプラグＣＰ２が形成される。層間絶縁膜２０上には、金属配線層３１、３２が形成される。金属配線層３１は、領域Ａ３−１、Ａ３−２におけるコンタクトプラグＣＰ１、ＣＰ２に接続され、金属配線層３２は領域Ａ１−１、Ａ１−２におけるコンタクトプラグＣＰ１、ＣＰ２に接続される。
【００８８】
上記構成において、多結晶シリコン層１４が抵抗素子において実質的に抵抗として機能する領域を、それぞれ第１抵抗領域ＬＦＧ１、第２抵抗領域ＬＦＧ２と称する。すなわち、第１抵抗領域ＬＦＧ１は、第２方向において、領域Ａ１−１における領域Ａ２−１側の第１接続領域ＥＩ１の端部から領域Ａ３−１における領域Ａ２−１側の第１接続領域ＥＩ１の端部間の領域である。同様に、第２抵抗領域ＬＦＧ２は、第２方向において、領域Ａ１−２における領域Ａ２−２側の第２接続領域ＥＩ２の端部から領域Ａ３−２における領域Ａ２−２側の第２接続領域ＥＩ２の端部間の領域である。
【００８９】
また、領域Ａ１−１、Ａ１−２、Ａ３−１及びＡ３−２における多結晶シリコン層１６、１７及びシリサイド層１８が、抵抗素子における電極として機能する。また、多結晶シリコン層１４、１６、１７及びシリサイド層１８は導電体層であれば良く、上記メモリセルアレイと同一の材料によって形成される。
【００９０】
上記のように、第１，第２抵抗素子３−１Ａ，３−１Ｂ，３−２が、抵抗素子の配置方向に、第２接続領域ＥＩ２が第１接続領域ＥＩ１よりも長く（ＬＥＩ２＞ＬＥＩ１）、第２抵抗領域の長さＬＦＧmain２は、第１抵抗領域の長さＬＦＧmain１よりも短い（ＬＦＧmain２＜ＬＦＧmain１）点は、上記と同様である。また、第１，第２抵抗素子３−１Ａ，３−１Ｂ，３−２間において、第１，第２抵抗領域１４−１，１４−２の幅は共通（同じ）であり、第１，第２接続領域ＬＥＩ１，ＬＥＩ２の幅および本数（１本）は共通（同じ）である。
【００９１】
尚、多結晶シリコン層１４−１、１４−２、１６、１７及びシリサイド層１８は導電体層であれば良いが、メモリセルアレイと同一の材料によって一体として形成される。
【００９２】
＜２．作用効果＞  
第１の実施形態に係る半導体装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、本例に挙げた、例えば、ＮＡＮＤ型フラッシュメモリ等のように、必要に応じて、適用可能である。
【００９３】
例えば、３本の第１抵抗素子３−１Ａに関しては、入力側および出力側のそれぞれのコンタクトが上層配線により電気的に接続されることによって、直接抵抗が形成される。そのため、本例の場合、入力側（In(1)H）から出力側（out(1)H）へ流される電流は、３本の第１抵抗素子３−１Ａの直列接続された高抵抗素子（１）の中を通ることになる。
【００９４】
６本の第１抵抗素子３−１Ｂに関しては、入力側および出力側のそれぞれのコンタクトが上層配線により２本×２および１本×２だけ電気的に接続されることによって、３本および１本の直接抵抗が形成される。そのため、本例の場合、入力側（In(1)M）から出力側（out(2)H）,（out(1)M）へ流される電流は、３本の第１抵抗素子３−１Ｂの直列接続された高抵抗素子（２）および１本の第１抵抗素子３−１Ｂの中抵抗素子（１）の中を通ることになる。同様に、入力側（In(2)M）から出力側（out(3)H）,（out(2)M）へ流される電流は、３本の第１抵抗素子３−１Ｂの直列接続された高抵抗素子（３）および１本の第１抵抗素子３−１Ｂの中抵抗素子（２）の中を通ることになる。
【００９５】
３本の第２抵抗素子３−２に関しては、上層配線により電気的に接続されることによって、１本の直接抵抗がそれぞれ形成される。そのため、本例の場合、入力側（In(1)L）〜（In(3)L）から出力側（out(1)L）〜（out(3)L）へ流される電流は、１本の第２抵抗素子３−２の低抵抗素子（１）〜（３）の中をそれぞれ通ることになる。
【００９６】
また、ＮＡＮＤ型フラッシュメモリは、微細化によるメモリセルトランジスタＭＴのシュリンクおよび大容量化がより進行している。すなわち、電荷蓄積層の高さを低くする、電荷蓄積層の不純物（半導体基板がＰ形の場合Ｎ形の不純物）の不純物濃度を高くする方向に進んでいる。そのため、ＮＡＮＤ型フラッシュメモリの微細化により抵抗素子の抵抗値のバラツキは大きくなる傾向がある。その結果、上記（１）および（２）の効果がより顕著であると言える。
【００９７】
第１，第２抵抗素子３−１Ａ，３−１Ｂ，３−２は第１方向において周期性をもって配置されている。すなわち、第１，第２抵抗素子３−１Ａ，３−１Ｂ，３−２の第１方向における長さはほぼ等しい。また、第１，第２抵抗素子３−１Ａ，３−１Ｂ，３−２は第１方向においてほぼ等間隔に配置されている。
【００９８】
すなわち、第２抵抗素子３−２の抵抗値を下げるために、第１方向における第２導電体１４−２の長さを大きくすることは、第１，第２抵抗素子３−１Ａ，３−１Ｂ，３−２の周期性を崩すことになり好ましくない。
【００９９】
一方、第１抵抗素子３−１Ａ，３−１Ｂは抵抗値を高くするために、第１方向における長さを短くする必要がある。その結果、第２抵抗素子３−２の第１方向における長さが短くなり、第２方向における長さを短くすることにより抵抗値を下げる必要がある。この理由から、第１方向における第２抵抗素子３−２の接続領域の長さも大きくすることはできない。
【０１００】
ここで、本実施形態によれば、第２方向において、第２抵抗素子３−２接続領域の長さを伸ばすことにより、抵抗素子３−２の接続領域１４−２の抵抗値や抵抗バラつきの影響を低減できる。また、抵抗バラつき抑制のため抵抗素子３−２を並列に配置する必要性等がないことによって半導体チップ（chip）の面積増大を防止することができる点で有利である。
【０１０１】
また、抵抗値の高い抵抗素子３−１においては、抵抗素子３−１の抵抗値における接続抵抗の影響は小さい。そのため、第２方向における第１接続領域ＥＩ１の長さを長くする必要はない。その結果、半導体チップ（chip）の面積増大を防止することができる。また、第２方向における第２抵抗素子３−２の長さは、第２方向における第１抵抗素子３−１の長さよりも短い。よって、第１方向における抵抗素子の単位配置パターンの長さは、第１抵抗素子３−１に律速される。すなわち、第１方向において、第１抵抗素子３−１を小さくすることで、抵抗素子の単位配置パターンの面積を縮小することができる。
【０１０２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０３】
３−１…第１抵抗素子、３−２…第２抵抗素子、ＥＩ１…第１接続領域、ＥＩ２…第２接続領域、１４−１…第１抵抗領域、１４−２…第２抵抗領域、ＬＥＩ１…第１接続領域の長さ、ＬＥＩ２…第２接続領域の長さ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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