(57)【要約】【課題】転送元情報処理回路からメモリに転送されたデータを制御部が読み込んだときに、情報処理データの一部が足りない無効データを取得する回数を低減する。【解決手段】情報処理装置１は、転送元情報処理回路１２から転送先情報処理回路１３まで情報処理データを引き渡す場合に、データを取得順に出力するＦＩＦＯ処理部６７を介して情報処理データをメモリ７０に一旦記憶させる装置であって、転送元情報処理回路が出力した情報処理データがＦＩＦＯ処理部に到達した後、ＦＩＦＯ処理部にステータスデータを出力し、さらに割込信号を発生する割込処理部１１と、ＦＩＦＯ処理部とメモリとの間でデータのＤＭＡ転送を行うＤＭＡ機能部２０２と、割込信号を受信してからステータスデータがメモリに記憶されているかを否かを判定し、記憶されているときにＤＭＡ機能部に、メモリからＦＩＦＯ処理部まで情報処理データをＤＭＡ転送させる制御部２０１とを備える。【選択図】図１
2012221138.tif 000002
【特許請求の範囲】
【請求項１】
転送元情報処理回路から転送先情報処理回路まで情報処理データを引き渡す場合に、データを取得順に出力するＦＩＦＯ処理部を介して前記情報処理データをメモリに一旦記憶させる情報処理装置であって、
前記転送元情報処理回路が出力した前記情報処理データが前記ＦＩＦＯ処理部に到達した後、前記ＦＩＦＯ処理部にステータスデータを出力し、さらに割込信号を発生する割込処理部と、
前記ＦＩＦＯ処理部と前記メモリとの間でデータのＤＭＡ転送を行うＤＭＡ機能部と、
前記割込信号を受信してから、前記ステータスデータが前記メモリに記憶されているかを否かを判定し、記憶されているときに、前記ＤＭＡ機能部に、前記メモリから前記ＦＩＦＯ処理部まで前記情報処理データをＤＭＡ転送させる制御部と
を備えることを特徴とする情報処理装置。
【請求項２】
前記割込処理部は、前記ステータスデータを前記ＦＩＦＯ処理部に出力した後、前記メモリに記憶されている前記ステータスデータを、前記ＤＭＡ機能部に前記ＦＩＦＯ処理部まで転送させるリード転送要求データを前記ＦＩＦＯ処理部に出力し、その後、前記ＦＩＦＯ処理部に転送されたリードデータと、前記前記ＦＩＦＯ処理部に出力した前記ステータスデータとを比較して、一致したときに、前記制御部に前記割込信号を出力することを特徴とする請求項１に記載された情報処理装置。
【請求項３】
前記制御部は、前記ＤＭＡ機能部に、前記メモリから前記ＦＩＦＯ処理部まで前記情報処理データをＤＭＡ転送させた後、前記メモリに記憶された前記ステータスデータを削除することを特徴とする請求項１または請求項２に記載された情報処理装置。
【請求項４】
前記制御部は、前記ステータスデータが前記メモリに記憶されているときに、前記メモリに記憶されている情報処理データを加工することを特徴とする請求項１ないし請求項３のいずれか一項に記載された情報処理装置。
【請求項５】
請求項１ないし請求項４のいずれか一項に記載された情報処理装置と、
前記情報処理データに基づき媒体に画像を形成する画像形成部と
を備えることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＭＡ（Direct Memory Access）機能を備えた情報処理装置に関し、特に、ＦＩＦＯ（First In First Out）メモリを介してデータを転送する情報処理装置およびこれを用いた画像形成装置に関する。
【背景技術】
【０００２】
特許文献１のバースト・データ転送処理装置が備えるＤＭＡ制御回路は、ＦＩＦＯメモリに読み出したデータを転送し、データ転送終了後にデータ転送終了信号を出力する機能を有している。ＦＩＦＯメモリは、そのメモリ領域が空になると、メモリ空信号を出力する機能を有している。
そして、割込信号発生回路は、ＤＭＡ制御回路からのデータ転送終了信号がＯＮ、かつＦＩＦＯメモリのメモリ空信号がＯＮの時に、割込信号をプロセッサに出力する。これにより、プロセッサは、データ転送が終了したことを認識できる。そして、プロセッサは、メモリからデータを取得する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−２８０９３号公報（〔0002〕〜〔0009〕,図２）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１のバースト・データ転送処理装置（情報処理装置）では、ＤＭＡ制御回路（転送元情報処理回路）が転送したデータ（情報処理データ）の大きさや通信環境などの影響により、情報処理データのすべてがメモリに記憶されるまでに時間がかかってしまい、プロセッサ（制御部）が割込信号を受信した時点ではまだ、転送した情報処理データのすべてがメモリに記憶されていない場合があった。このとき、制御部は、割込信号を受信したことにより、情報処理データの転送が終了したと認識しているため、メモリから情報処理データを取得する。このようにして、制御部は、情報処理データの一部が足りない無効データを取得してしまうという問題点がある。
【０００５】
本発明は、以上のような問題を解決するためになされたものであり、転送元情報処理回路からメモリに転送されたデータを制御部が読み込んだときに、情報処理データの一部が足りない無効データを取得する回数を低減する情報処理装置および画像形成装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、第１の発明は、転送元情報処理回路から転送先情報処理回路まで情報処理データを引き渡す場合に、データを取得順に出力するＦＩＦＯ処理部を介して前記情報処理データをメモリに一旦記憶させる情報処理装置であって、前記転送元情報処理回路が出力した前記情報処理データが前記ＦＩＦＯ処理部に到達した後、前記ＦＩＦＯ処理部にステータスデータを出力し、さらに割込信号を発生する割込処理部と、前記ＦＩＦＯ処理部と前記メモリとの間でデータのＤＭＡ転送を行うＤＭＡ機能部と、前記割込信号を受信してから、前記ステータスデータが前記メモリに記憶されているかを否かを判定し、記憶されているときに、前記ＤＭＡ機能部に、前記メモリから前記ＦＩＦＯ処理部まで前記情報処理データをＤＭＡ転送させる制御部とを備える。
【０００７】
かかる構成によれば、制御部は、転送元情報処理回路から出力された情報処理データのすべてがメモリに記憶されたことを、ステータスデータが記憶されていることで確認できる。
【０００８】
第２の発明は、画像形成装置が、請求項１ないし請求項４のいずれか一項に記載された情報処理装置と、前記情報処理データに基づき媒体に画像を形成する画像形成部とを備える。
【発明の効果】
【０００９】
本発明によれば、転送元情報処理回路からメモリに記憶された情報処理データを制御部がＦＩＦＯ処理部に取得させるときに、ＦＩＦＯ処理部が無効データを取得する回数を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る画像処理装置を備える画像形成装置のブロック図である。
【図２】第１の実施形態に係るＣＰＵ割込処理回路の構成と、そのＣＰＵ割込処理回路に係る画像処理装置の一部の構成を示すブロック図である。
【図３】第１の実施形態に係る画像処理装置の中間データ読み出し動作のタイムチャートである。
【図４】第２の実施形態に係るＣＰＵ割込処理回路の構成と、そのＣＰＵ割込処理回路に係る画像処理装置の一部の構成を示すブロック図である。
【図５】第２の実施形態に係る画像処理装置の中間データ読み出し動作のタイムチャートである。
【図６】従来の画像処理装置の転送データ読み出し動作のタイムチャートである。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明の実施の形態（以下、「本実施形態」と称する）につき詳細に説明する。なお、各図は、本発明について概略的に示してあるに過ぎない。よって、本発明は、図示例のみに限定されるものではない。また、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。
【００１２】
［画像形成装置の構成］
図１は、第１の実施形態に係る画像処理装置を含む画像形成装置のブロック図である。この図１に示すように、画像形成装置１００は、情報処理装置としての画像処理装置１と、モータ２ａやセンサ２ｂなどで構成される機構部２と、機構部２を制御する機構制御ＡＳＩＣ３と、画像形成部４と、通信接続部５とを備える。
【００１３】
画像処理装置１は、通信接続部５が受信した印刷ジョブから画像データを取得して、その画像データを画像形成部４によって画像形成することが可能なデータ形式に変換して印刷データを生成し、画像形成部４に出力する。詳細は後記する。ここで、画像処理装置１は、画像データを印刷データに変換する際に、画像データを中間データに一旦変換し、そして、中間データを印刷データに変換するものである。
【００１４】
（機構部２）
機構部２は、画像形成装置１００が備えるモータ２ａやセンサ２ｂなどの駆動部であり、後記する機構制御ＡＳＩＣ３によって制御される。例えば、モータ２ａは、図示を省略した定着器、感光ドラム、転写ローラ、用紙搬送ローラを動作させるモータである。また、センサ２ｂは、用紙の通過を検知するセンサや用紙の形状を検出するセンサなどである。
【００１５】
（機構制御ＡＳＩＣ３）
機構制御ＡＳＩＣ３は、機構部２を制御する制御部であり、例えば、モータ２ａを制御して用紙搬送を実行させ、センサ２ｂから得られた用紙位置情報を取得する。
ここで、機構制御ＡＳＩＣ３は、画像処理装置１（後記する画像処理ＡＳＩＣ１０）と信号線Ｌｍを介して接続され、画像形成部４とも信号線Ｌｐを介して接続される。これにより、機構制御ＡＳＩＣ３は、取得した用紙位置情報に基づいて、印刷データの出力を依頼するタイミング信号を生成し、画像処理装置１（画像処理ＡＳＩＣ１０）および画像形成部４に出力する。
また、機構制御ＡＳＩＣ３は、後記するメッセージ処理回路１４とメッセージバス３１（太線で示す）を介して接続され、例えば、メッセージ処理回路１４から用紙搬送開始メッセージを受信したときに、モータ２ａを制御して用紙搬送を実行させる。
【００１６】
（画像形成部４）
画像形成部４は、画像処理装置１から取得した印刷データに基づいて、紙などの媒体に画像を形成する機構部である。この画像形成部４は信号線Ｌｐを介して機構制御ＡＳＩＣ３からタイミング信号を受け取り、また印刷データバス４１（太線で示す）を介して画像処理ＡＳＩＣ１０から印刷データを受け取る。
例えば、画像形成部４は、媒体に画像を形成する際に、４色（Cyan, Mazenda, Yellow, Black）のインクを用いて、ＣＭＹＫカラーモデル（以下、ＣＭＹＫとする）で色を表現する。このときの印刷データは、ＣＭＹＫで表現可能なＣＩＥＬａｂ表色系の色情報［Ｌ*，ａ*，ｂ*］であり、中間データは、ＸＹＺ表色系である。そして、画像データは、色データ［Ｒ，Ｇ，Ｂ］である。
【００１７】
（通信接続部５）
通信接続部５は、ＬＡＮ（Local Area Network）などのネットワークＮと接続されており、その先には、ＰＣ（Personal Computer）などのコンピュータ（不図示）が接続される。このコンピュータから画像データを含む印刷ジョブが送信される。この印刷ジョブには、画像データに基づく画像を紙などの記録媒体に印刷させる指示が含まれている。
【００１８】
（画像処理装置１）
次に、画像処理装置１が備える各構成部について説明する。画像処理装置１は、情報処理部としての画像処理ＡＳＩＣ１０と、制御部としてのＣＰＵ２０と、記憶部としてのメモリ７０とで構成される。画像処理ＡＳＩＣ１０は、ＣＰＵ割込処理回路１１と、第１の画像処理回路１２と、第２の画像処理回路１３と、メッセージ処理回路１４と、印刷データ出力回路１５と、ＦＩＦＯ処理部６７としてのＦＩＦＯメモリ１６およびＰＣＩＥ接続処理回路１７と、データ転送バス１８と、ＰＣＩＥバス１９とからなる。
ＣＰＵ割込処理回路１１と、第１の画像処理回路１２と、第２の画像処理回路１３と、メッセージ処理回路１４と、印刷データ出力回路１５とが、それぞれデータ転送バス１８を介して、ＦＩＦＯメモリ１６と互いにデータの送受信が可能に接続される。そして、これらは、それぞれがＦＩＦＯメモリ１６にデータを出力した順番で、ＦＩＦＯメモリ１６にデータが蓄積（入力）される程度の距離に配設されているものとする。
また、ＰＣＩＥバス１９は、ＰＣＩＥ接続処理回路１７とＣＰＵ２０とを通信可能に接続する。
【００１９】
ここで、いわゆるＤＭＡコントローラは、ＦＩＦＯメモリ１６と、ＰＣＩＥ接続処理回路１７と、データ転送バス１８と、ＰＣＩＥバス１９とから構成される。
このＰＣＩＥ接続処理回路１７とＣＰＵ２０とは、高速なデータ転送を実現するために、ＰＣＩ−ＳＩＧ（Peripheral Component Interconnect - Special Interest Group）によって規格化されたＰＣＩ  Ｅｘｐｒｅｓｓ（以下、「ＰＣＩＥ」と称する）バス１９で接続される。
【００２０】
（ＰＣＩＥ接続処理回路１７）
ＰＣＩＥ接続処理回路１７は、自身が備えるＰＣＩＥバスブリッジ（不図示）を介してＰＣＩＥバス１９と接続され、そのＰＣＩＥバス１９はＣＰＵ２０側に備えられたＰＣＩＥバスブリッジ２３（図３）を介してＣＰＵ２０と接続する。
【００２１】
（ＦＩＦＯメモリ１６）
ＦＩＦＯメモリ１６は、データ転送バス１８とＰＣＩＥ接続処理回路１７との間に配置され、データを入力順に蓄積し、入力順にデータが取得される記憶部である。これにより、データ転送バス１８を介してＦＩＦＯメモリ１６に蓄積された（入力した）データが、入力順でＰＣＩＥ接続処理回路１７に取得される。このＦＩＦＯメモリ１６に一旦データを蓄積することによってＰＣＩＥ接続処理回路１７とデータ転送バス１８との間の速度差を吸収する機能を持つ。
ここで、ＦＩＦＯメモリ１６は、入力側と出力側とで動作周波数が異なり、データを非同期で記憶することができる。
【００２２】
（メモリ７０）
メモリ７０は、データを記憶する記憶部であり、メモリバス７１を介して、ＣＰＵ２０とデータの送受信可能に接続される。メモリ７０は、例えば、ＲＡＭ（Random Access Memory）、ＨＤＤ（Hard Disc Drive）などで構成される。
【００２３】
（ＣＰＵ２０）
ＣＰＵ２０は、ＣＰＵ割込処理回路１１と、メモリ７０と、ＰＣＩＥ接続処理回路１７と接続される。
ＣＰＵ２０は、信号線Ｌｓと接続する信号線インターフェース（信号線ＩＦ）２１（図３）と接続され、ＣＰＵ２０は、信号線ＩＦ２１および信号線Ｌｓを介してＣＰＵ割込処理回路１１と接続される。
また、ＣＰＵ２０は、メモリインタフェース（メモリＩＦ）２２（図３）と接続し、ＣＰＵ２０は、メモリＩＦ２２およびメモリバス２３を介してメモリ７０と接続する。
さらに、ＣＰＵ２０は、ＰＣＩＥバスブリッジ２３（図３）と接続し、そのＰＣＩＥバスブリッジ２３およびＰＣＩＥバス１９を介してＰＣＩＥ接続処理回路１７と接続する。
【００２４】
また、ＣＰＵ２０は、制御部２０１と、ＤＭＡ機能部２０２とを備える。
ここで、制御部２０１は、画像処理装置１が備える各構成部を制御する。この制御部２０１は、不図示のＲＯＭ（Read Only Memory）などに格納されたプログラムを読み出して実行し、画像処理装置１が機能するように、画像処理装置１が備える各構成部を制御する。
【００２５】
ＤＭＡ機能部２０２は、制御部２０１に処理させることなく、メモリ７０にアクセスすることができ、ＦＩＦＯメモリ１６とメモリ７０との間でデータを転送する。例えば、データをメモリ７０に記憶させたり、データをメモリ７０から読み出すことができる。また、データをメモリ７０から削除することもできる。ここで、ＣＰＵ２０とメモリ７０とを接続するメモリＩＦ２２はＤＭＡ機能を仲介するものである。
そして、制御部２０１は、ＤＭＡ機能部２０２がメモリ７０に記憶された中間データや画像データを読み出した後で、ＤＭＡ機能部２０２にメモリ７０のステータスデータを削除させる。
【００２６】
制御部２０１は、通信接続部５を介して、ネットワークＮから印刷ジョブを取得すると、その印刷ジョブを一旦メモリ７０に記憶させる。この印刷ジョブには画像データが含まれている。
【００２７】
制御部２０１は、後記する画像処理ＡＳＩＣ１０（ＣＰＵ割込処理回路１１）からＣＰＵ割込信号を受信したとき、割込制御を行って、不図示の記憶部から所定の監視プログラム（割込プログラム）を取得して、メモリ７０の監視処理を実行する。この監視処理はメモリ７０の記憶領域を読み込んで、メモリ７０にステータスデータが記憶されたか否かを判定するものである。この制御部２０１は、メモリ７０にステータスデータが記憶されていることが確認できるまで、この監視処理を所定のタイミングで繰り返し実行する。
【００２８】
制御部２０１は、ステータスデータのヘッダに含まれる情報を読み取って、そのステータスデータが、第１ステータスデータなのか、または、第２ステータスデータなのかを判定する。ここで、第１ステータスデータであれば、ＤＭＡ機能部２０２は、メモリ７０に記憶された中間データを、画像処理ＡＳＩＣ１０（ＰＣＩＥ接続処理回路１７）に転送する。一方、第２ステータスデータであれば、ＤＭＡ機能部２０２は、メモリ７０に記憶された印刷データを、画像処理ＡＳＩＣ１０（ＰＣＩＥ接続処理回路１７）に転送する。第１ステータスデータおよび第２ステータスデータについては、詳細を後記する。
【００２９】
（画像処理ＡＳＩＣ１０）
画像処理ＡＳＩＣ１０は、画像データを印刷データに変換する画像処理を行う構成部である。この画像処理ＡＳＩＣ１０は、第１の画像処理回路１２および第２の画像処理回路１３と、ＦＩＦＯ処理部６７としてのＰＣＩＥ接続処理回路１７およびＦＩＦＯメモリ１６と、割込処理部としてのＣＰＵ割込処理回路１１と、印刷データ出力回路１５と、メッセージ処理回路１４とを備える。ＣＰＵ割込処理回路１１は、第１の画像処理回路１２とは信号線Ｌ１を介して、第２の画像処理回路１３とは信号線Ｌ２を介して接続される。
【００３０】
この画像処理ＡＳＩＣ１０は、画像データを印刷データに変換するまでに、第１の画像処理回路１２が画像データを中間データに変換する画像処理を行い、第２の画像処理回路１３が中間データを印刷データに変換する画像処理を行うものとする。ここで、画像データを中間データに変換する際には、第１の画像処理回路１２が転送元の情報処理回路であり、第２の画像処理回路１３が転送先の情報処理回路である。また、中間データを印刷データに変換する際には、第２の画像処理回路１３が転送元の情報処理回路であり、印刷データ出力回路１５が転送先の情報処理回路である。
【００３１】
（第１の画像処理回路１２）
第１の画像処理回路１２は、不図示の制御部により制御されて、画像データを中間データに変換する画像処理機能を実現する。この不図示の制御部は、ＣＰＵ２０の制御部２０１であってもよい。
第１の画像処理回路１２は、メモリ７０から画像データを取得し、その画像データに所定の処理を行い、中間データに変換する。この画像データは、メモリ７０に記憶された画像データを印刷するというプログラムを実行中のＣＰＵ２０（制御部２０１）が、画像処理装置１の各構成部を制御して、メモリ７０から取得してきたものである。
第１の画像処理回路１２は、中間データをメモリ７０に記憶させるために、ＦＩＦＯメモリ１６に中間データを出力する。そして、中間データを出力したことを契機にＤＭＡ完了信号を生成して、信号線Ｌ１を介してＣＰＵ割込処理回路１１に送信する。
【００３２】
（第２の画像処理回路１３）
第２の画像処理回路１３は、不図示の制御部により制御されて、中間データを印刷データに変換する画像処理機能を実現する。この不図示の制御部は、ＣＰＵ２０の制御部２０１であってもよい。
第２の画像処理回路１３は、メモリ７０に記憶された中間データを、ＦＩＦＯメモリ１６を介して取得し、その中間データに所定の処理を行い、印刷データに変換する。
第２の画像処理回路１３は、印刷データをメモリ７０に記憶させるために、ＦＩＦＯメモリ１６に印刷データを出力する。そして、印刷データを出力したことを契機にＤＭＡ完了信号を生成して、信号線Ｌ２を介してＣＰＵ割込処理回路１１に送信する。
【００３３】
（ＣＰＵ割込処理回路１１）
ＣＰＵ割込処理回路１１は、第１の画像処理回路１２または第２の画像処理回路１３からＤＭＡ完了割込信号を受け取ると、ステータスデータを生成する。このステータスデータをメモリ７０に記憶させるために、ＦＩＦＯメモリ１６にステータスデータを出力する。ステータスデータを出力後、ＣＰＵ割込処理回路１１は、ＣＰＵ割込信号を生成し、信号線Ｌｓを介してＣＰＵ２０に出力する。このＣＰＵ割込信号は、例えば、ＯＮまたはＯＦＦを示す１ビットの信号である。
【００３４】
本実施形態において、ＣＰＵ割込処理回路１１は、第１の画像処理回路１２からＤＭＡ完了割込信号を受け取ると、第１ステータスデータを生成してＦＩＦＯメモリ１６に出力する。これにより、第１ステータスデータがメモリ７０に記憶される。また、ＣＰＵ割込処理回路１１は、第２の画像処理回路１３からＤＭＡ完了割込信号を受け取ると、第２ステータスデータを生成してＦＩＦＯメモリ１６に出力する。これにより、第２ステータスデータがメモリ７０に記憶される。
ＣＰＵ割込処理回路１１は、第１ステータスデータを生成するときに、当該ステータスデータが第１ステータスデータであることを示す情報をヘッダに含める。同様に、第２ステータスデータには、第２ステータスデータであることを示す情報をヘッダに含める。
ここで、第１ステータスデータは、第１の画像処理回路１２が中間データをＦＩＦＯメモリ１６に出力済であることを示すデータであり、第２ステータスデータは、第２の画像処理回路１３が印刷データをＦＩＦＯメモリ１６に出力済であることを示すデータである。
【００３５】
＜第１の実施形態＞
図２を用いて、第１の実施形態に係るＣＰＵ割込処理回路について説明する。
ＣＰＵ割込処理回路１１は、ＣＰＵ割込信号を出力するリクエスト処理部５０１と、ステータスデータを出力するライトＤＭＡ制御部５０２とを備える。ライトＤＭＡ制御部５０２は、データ転送バス１８を介してＦＩＦＯメモリ１６とデータの送受信が可能なように接続される。リクエスト処理部５０１は、ＣＰＵ２０と信号線Ｌｓを介して接続されるとともに、第１の画像処理回路１２とは信号線Ｌ１を介して、第２の画像処理回路１３とは信号線Ｌ２を介して接続される。
【００３６】
リクエスト処理部５０１は、信号線Ｌ１を介して第１の画像処理回路１２からＤＭＡ完了割込信号を取得すると、ライトＤＭＡ制御部５０２に第１リクエストを出力する。第１リクエストを取得したライトＤＭＡ制御部５０２は、第１ステータスデータを生成する。そして、ライトＤＭＡ制御部５０２は、データ転送バス１８を介してＦＩＦＯメモリ１６に第１ステータスデータを出力する。
ライトＤＭＡ制御部５０２は、第１ステータスデータを出力後、リクエスト処理部５０１に第１ステータスデータを出力したことを示す出力完了信号を出力する。リクエスト処理部５０１は、出力完了信号を取得すると、ＣＰＵ割込信号を生成し、信号線Ｌｓを介してＣＰＵ２０に出力する。
【００３７】
同様に、リクエスト処理部５０１は、信号線Ｌ２を介して第２の画像処理回路１３からＤＭＡ完了割込信号を受け取ると、ライトＤＭＡ制御部５０２に第２リクエストを出力する。第２リクエストを取得したライトＤＭＡ制御部５０２は、第２ステータスデータを生成する。そして、ライトＤＭＡ制御部５０２は、データ転送バス１８を介してＦＩＦＯメモリ１６に第２ステータスデータを出力する。
ライトＤＭＡ制御部５０２は、第２ステータスデータを出力後、リクエスト処理部５０１に第１ステータスデータを出力したことを示す出力完了信号を出力する。リクエスト処理部５０１は、出力完了信号を取得すると、ＣＰＵ割込信号を生成し、信号線Ｌｓを介してＣＰＵ２０に出力する。
以上で、第１の実施形態に係るＣＰＵ割込処理回路について説明を終了する。
【００３８】
再び図１に戻る。
（印刷データ出力回路１５）
印刷データ出力回路１５は、不図示の制御部により制御されて、印刷データを画像形成部４に送信する機能を実現する。この不図示の制御部は、ＣＰＵ２０の制御部２０１であってもよい。
印刷データ出力回路１５は、メモリ７０に記憶された印刷データを、ＦＩＦＯメモリ１６を介して取得する。そして、データ転送バス１８を介して印刷データ取得メッセージをメッセージ処理回路１４に出力する。その後、印刷データ出力回路１５は、機構制御ＡＳＩＣ３から信号線Ｌｍを介してタイミング信号を受信したときに、画像形成部４に印刷データバス４１を介して印刷データを送信する。
【００３９】
（メッセージ処理回路１４）
メッセージ処理回路１４は、不図示の制御部により制御されて、機構制御ＡＳＩＣ３に用紙搬送開始メッセージを出力する機能を実現する。この不図示の制御部は、ＣＰＵ２０の制御部２０１であってもよい。
メッセージ処理回路１４は、印刷データ出力回路１５から印刷データ取得メッセージを取得して、用紙搬送開始メッセージを生成する。そして、メッセージ処理回路１４は、機構制御ＡＳＩＣ３にメッセージバス３１を介して用紙搬送開始メッセージを出力する。
【００４０】
＜動作概要＞
以上の構成を備える画像処理装置１が行う処理動作について説明する。
画像処理ＡＳＩＣ１０は、ＣＰＵ２０（制御部２０１）に制御されて、印刷ジョブに含まれる１ページ分の画像データを印刷データに変換する処理を開始する。
メモリ７０から１ページ分の画像データを取得した画像処理ＡＳＩＣ１０は、取得した画像データに対して所定の画像処理を行い、ＣＰＵ２０のＤＭＡ機能部２０２はメモリ７０に画像処理後のデータを記憶させる。以上の一連の動作を、画像データから印刷データに変換するために必要な処理回数分繰り返す。
そして、画像処理ＡＳＩＣ１０は、１ページ分の画像データを印刷データに変換すると、機構制御ＡＳＩＣ３に対して用紙搬送開始メッセージを出力し、機構制御ＡＳＩＣ３からのタイミング信号に合わせて印刷データを画像形成部４へ印刷データバス４１を通じて出力する。以上の一連の動作を印刷ジョブとして指定されたページ数と同じ回数繰り返す。
【００４１】
＜動作＞
図３を用いて、第１の実施形態に係る画像処理装置の中間データ読み出し動作について説明する。図３において、紙面の上方から下方に向けて時間が経過する。
まず、第１の画像処理回路１２は、中間データをメモリ７０に記憶させるために、中間データをＦＩＦＯメモリ１６に出力する（ステップＳ１０１ａ）。これにより、ＦＩＦＯメモリ１６には、中間データが先頭に蓄積される。
次に、第１の画像処理回路１２は、ＤＭＡ完了信号を生成して、信号線Ｌ１を介してＣＰＵ割込処理回路１１に送信する（ステップＳ１０２）。これにより、ＣＰＵ割込処理回路１１は、ＤＭＡ完了信号を受信する。
【００４２】
ＣＰＵ割込処理回路１１は、ＤＭＡ完了信号を受信したことにより、第１ステータスデータを生成し、その第１ステータスデータをＦＩＦＯメモリ１６に出力する（ステップＳ１０３ａ）。これにより、ＦＩＦＯメモリ１６には、中間データの後に第１ステータスデータが蓄積される。
【００４３】
次に、ＣＰＵ割込処理回路１１は、ＣＰＵ割込信号を生成し、信号線Ｌｓを介してＣＰＵ２０に出力する（ステップＳ１０４）。ＣＰＵ２０は、このＣＰＵ割込信号を信号線ＩＦ２１を介して受信し、ＣＰＵ２０（制御部２０１）は、所定の監視プログラムを起動して、メモリ７０の監視処理を実行する（ステップＳ１０５ａ）。この監視処理は、メモリ７０の記憶領域を読み込んで、第１ステータスデータが記憶されたか否かを判定する。ここで、ＣＰＵ２０（制御部２０１）は、第１ステータスデータがメモリ７０に記憶されたことを確認するまで、所定のタイミングで監視処理を実行する。
【００４４】
ＣＰＵ２０のＤＭＡ機能部２０２は、ＦＩＦＯメモリ１６の先頭に蓄積された中間データを取得し、その中間データをメモリ７０に出力する（ステップＳ１０１ｂ）。これにより、ＣＰＵ２０（制御部２０１）の処理能力を低減することなく、メモリ７０に中間データが記憶される。ここで、図３の斜線は、メモリ７０に、時刻ｔ1に中間データが記憶され始め、時刻ｔ2に中間データのすべてが記憶されたことを示している。このとき、ＦＩＦＯメモリ１６には、中間データの次に蓄積された第１ステータスデータが先頭に位置している。
【００４５】
ステップＳ１０１ｂの後、ＣＰＵ２０のＤＭＡ機能部２０２は、ＦＩＦＯメモリ１６の先頭に蓄積された第１ステータスデータを取得し、その第１ステータスデータをメモリ７０に出力する（ステップＳ１０３ｂ）。これにより、ＣＰＵ２０（制御部２０１）の処理能力を低減することなく、メモリ７０に第１ステータスデータが記憶される。そして、時刻ｔ2に第１ステータスデータがメモリ７０に記憶される。
【００４６】
その後（時刻ｔ2より後）、ＣＰＵ２０（制御部２０１）は、次の監視処理を実行するタイミングで、メモリ７０に第１ステータスデータが記憶されているか否かを確認する（ステップＳ１０５ｂ）。メモリ７０に第１ステータスデータが記憶されていれば、ＣＰＵ２０（制御部２０１）は、ＤＭＡ機能部２０２に中間データの取得を促す（ステップＳ１０６）。そして、ＣＰＵ２０のＤＭＡ機能部２０２は、メモリ７０から中間データを取得し、ＦＩＦＯメモリ１６に出力する（ステップＳ１０７）。それから、ＣＰＵ２０（制御部２０１）は、メモリ７０に記憶された第１ステータスデータを削除する（ステップＳ１０８）。
その後、第２の画像処理回路１３は、ＦＩＦＯメモリ１６を介して中間データを取得し、所定のプログラムを実行して中間データから印刷データに変換する。
【００４７】
以下に示す処理は、ステップＳ１０１ａ〜ステップＳ１０８と同様の処理であるため簡単に説明する。
第２の画像処理回路１３は、印刷データをメモリ７０に記憶させるために、印刷データをＦＩＦＯメモリ１６に出力する（ステップＳ１０１ａ参照）。次に、第２の画像処理回路１３は、ＤＭＡ完了信号をＣＰＵ割込処理回路１１に送信する（ステップＳ１０２参照）。ＤＭＡ完了信号を受信したＣＰＵ割込処理回路１１は、第２ステータスデータを生成し、その第２ステータスデータをＦＩＦＯメモリ１６に出力する（ステップＳ１０３ａ参照）。これにより、ＦＩＦＯメモリ１６には、印刷データの後に第２ステータスデータが蓄積される。
次に、ＣＰＵ割込処理回路１１は、ＣＰＵ割込信号を生成し、ＣＰＵ２０に出力する（ステップＳ１０４参照）。ＣＰＵ割込信号を受信したＣＰＵ２０（制御部２０１）は、所定の監視プログラムを起動して、メモリ７０の監視処理を実行する（ステップＳ１０５ａ参照）。
【００４８】
ＣＰＵ２０のＤＭＡ機能部２０２は、ＦＩＦＯメモリ１６の先頭に蓄積された印刷データを取得し、その印刷データをメモリ７０に出力する（ステップＳ１０１ｂ参照）。さらに、ＣＰＵ２０のＤＭＡ機能部２０２は、ＦＩＦＯメモリ１６の先頭に蓄積された第２ステータスデータを取得し、その第２ステータスデータをメモリ７０に出力する（ステップＳ１０３ｂ参照）。
【００４９】
ＣＰＵ２０（制御部２０１）は、所定のタイミングで監視処理を実行し、メモリ７０に第２ステータスデータが記憶されているか否かを確認する（ステップＳ１０５ｂ参照）。メモリ７０に第２ステータスデータが記憶されていれば、ＣＰＵ２０（制御部２０１）は、ＤＭＡ機能部２０２に中間データの取得を促す（ステップＳ１０６参照）。そして、ＣＰＵ２０のＤＭＡ機能部２０２は、メモリ７０から印刷データを取得し、ＦＩＦＯメモリ１６に出力する（ステップＳ１０７参照）。それから、ＣＰＵ２０（制御部２０１）は、メモリ７０に記憶された第２ステータスデータを削除する（ステップＳ１０８参照）。
【００５０】
その後、印刷データ出力回路１５は、ＦＩＦＯメモリ１６を介して印刷データを取得し、所定のプログラムを実行して、機構制御ＡＳＩＣ３からタイミング信号を受信したときに、画像形成部４に印刷データを出力する。
【００５１】
＜第２の実施形態＞
図４を用いて、第２の実施形態に係るＣＰＵ割込処理回路について説明する。
第２の実施形態に係る画像処理装置１Ａは、図４に示すように、第１の実施形態に係る画像処理装置１のＣＰＵ割込処理回路１１（図２）の代わりに、ＣＰＵ割込処理回路１１Ａを備える点と、ＦＩＦＯメモリ１６（図２）の代わりに、ＦＩＦＯメモリ１６Ａを備える点と、ＰＣＩＥ接続処理回路１７（図２）の代わりに、ＰＣＩＥ接続処理回路１７Ａを備える点とが、異なっている。他の構成は同様なので、説明を便宜的に省略する。
【００５２】
ＣＰＵ割込処理回路１１Ａは、ＣＰＵ割込信号を出力するリクエスト処理部６０１と、ステータスデータを出力するライトＤＭＡ制御部６０２と、ＦＩＦＯメモリ１６Ａにリード転送要求を行うリードＤＭＡ制御部６０３とを備える。ライトＤＭＡ制御部６０２およびリードＤＭＡ制御部６０３は、データ転送バス１８を介してＦＩＦＯメモリ１６Ａとデータの送受信が可能なように接続される。リクエスト処理部５０１は、ＣＰＵ２０と信号線Ｌｓを介して接続されるとともに、第１の画像処理回路１２とは信号線Ｌ１を介して、第２の画像処理回路１３とは信号線Ｌ２を介して接続される。
【００５３】
第２の実施形態に係る画像処理装置１Ａは、ＣＰＵ割込処理回路１１ＡにリードＤＭＡ制御部６０３を備えて、第１の実施形態に係る画像処理装置１ＡのＣＰＵ２０（制御部２０１）が行う監視処理（図３のステップＳ１０５ａ）を、リードＤＭＡ制御部６０３が行うものである。
【００５４】
（リクエスト処理部６０１）
リクエスト処理部６０１は、信号線Ｌ１を介して第１の画像処理回路１２からＤＭＡ完了割込信号を取得すると、ライトＤＭＡ制御部６０２に第１リクエストを出力する。
リクエスト処理部６０１は、ライトＤＭＡ制御部６０２から出力完了信号を取得すると、リードＤＭＡ制御部６０３に第１回収リクエストを出力する。
リクエスト処理部６０１は、リードＤＭＡ制御部６０３から出力完了信号を取得すると、ＣＰＵ割込信号を生成し、信号線Ｌｓを介してＣＰＵ２０に出力する。
【００５５】
（ライトＤＭＡ制御部６０２）
ライトＤＭＡ制御部６０２は、リクエスト処理部６０１から第１リクエストを取得したことを契機に、第１ステータスデータを生成する。そして、ライトＤＭＡ制御部６０２は、データ転送バス１８を介してＦＩＦＯメモリ１６Ａに第１ステータスデータを出力する。第１ステータスデータを出力後、ライトＤＭＡ制御部６０２は、リクエスト処理部６０１に第１ステータスデータを出力したことを示す出力完了信号を出力する。また、ライトＤＭＡ制御部６０２は、出力した第１ステータスデータをリードＤＭＡ制御部６０３にも出力する。
【００５６】
（リードＤＭＡ制御部６０３）
リードＤＭＡ制御部６０３は、リクエスト処理部６０１から第１回収リクエストを取得したことを契機に、メモリ７０に記憶されたデータの転送要求（リード転送要求）を、ＤＭＡコントローラであるＦＩＦＯメモリ１６ＡおよびＰＣＩＥ接続処理回路１７Ａに行う。
リードＤＭＡ制御部６０３は、ＦＩＦＯメモリ１６Ａから取得したデータと、ライトＤＭＡ制御部６０２が出力したステータスデータとを比較する。ここで、ＦＩＦＯメモリ１６Ａから取得したデータが、ステータスデータと一致している場合は、リクエスト処理部６０１に出力完了信号を出力する。一方、一致していない場合は、リードＤＭＡ制御部６０３は、再度ＦＩＦＯメモリ１６ＡおよびＰＣＩＥ接続処理回路１７Ａにリード転送要求を行う。
【００５７】
以上のように処理を行うことにより、リードＤＭＡ制御部６０３は、リード転送要求によりメモリ７０から転送されたデータと、ライトＤＭＡ制御部６０２がＦＩＦＯメモリ１６Ａに出力した第１ステータスデータとで比較する。このように、リードＤＭＡ制御部６０３は、第１の実施形態に係る画像処理装置１ＡのＣＰＵ２０（制御部２０１）が行う監視処理（図３のステップＳ１０５ａ）を行うものである。
【００５８】
（ＦＩＦＯメモリ１６Ａ）
ＦＩＦＯメモリ１６Ａは、第１の実施形態に係る画像処理装置１が備えるＦＩＦＯメモリ１６（図２参照）と同様の機能を備える。
さらに、ＦＩＦＯメモリ１６Ａは、内部に蓄積されたデータをすべて出力して、データが空になってから（つまり、蓄積された第１ステータスデータを出力してから）、リードＤＭＡ制御部６０３からのリード転送要求を受け付けて処理を実行する。まず、ＦＩＦＯメモリ１６Ａは、データ転送バス１８を介して入力されるデータをＰＣＩＥ接続処理回路１７Ａに出力するように設定されていたスイッチを切り替えて、ＰＣＩＥ接続処理回路１７Ａから入力されるデータをデータ転送バス１８側に出力する設定にする。これにより、ＦＩＦＯメモリ１６Ａは、ＰＣＩＥ接続処理回路１７Ａから取得したデータをデータ転送バス１８に出力する。
【００５９】
（ＰＣＩＥ接続処理回路１７Ａ）
ＤＭＡコントローラであるＰＣＩＥ接続処理回路１７Ａは、第１の実施形態に係る画像処理装置１が備えるＰＣＩＥ接続処理回路１７（図２参照）と同様の機能を備える。
さらに、ＰＣＩＥ接続処理回路１７Ａは、ＦＩＦＯメモリ１６Ａからデータが出力されなくなってから（ＦＩＦＯメモリ１６Ａの内部に蓄積されたデータがすべて出力されてから）、ＣＰＵ２０（制御部２０１）のＤＭＡ機能部２０２がメモリ７０からデータの取得を開始する。このとき取得したデータの宛先をリードＤＭＡ制御部６０３にして、ＦＩＦＯメモリ１６Ａに出力する。
【００６０】
当該構成を備えることにより、第２の実施形態に係る画像処理装置１Ａは、第１の実施形態に係る画像処理装置１よりも、以下の効果を得ることができる。
第１の実施形態に係る画像処理装置１が備えるＣＰＵ２０（制御部２０１）は、ＣＰＵ割込信号を受信してから、メモリ７０のデータを定期的に読み込んでいる。つまり、２回以上読み込むことがある。
これに対して、第２の実施形態に係る画像処理装置１Ａが備えるＣＰＵ２０（制御部２０１）は、リクエスト処理部６０１とライトＤＭＡ制御部６０２とリードＤＭＡ制御部６０３とにより、ステータスデータが確実に記憶されてから、メモリ７０を読み込むため、この読み込む処理は１回だけでよい。
したがって、第２の実施形態に係る画像処理装置１Ａは、第１の実施形態に係る画像処理装置１よりも、ＣＰＵ２０（制御部２０１）が行う処理をさらに低減させることができる。
【００６１】
＜動作＞
図５を用いて、第２の実施形態に係る画像処理装置の中間データ読み出し動作について説明する。図５おいて、紙面の上方から下方に向けて時間が経過する。
まず、第１の画像処理回路１２は、中間データをメモリ７０に記憶させるために、中間データをＦＩＦＯメモリ１６Ａに出力する（ステップＳ２０１ａ）。これにより、ＦＩＦＯメモリ１６Ａには、中間データが先頭に蓄積される。
次に、第１の画像処理回路１２は、ＤＭＡ完了信号を生成して、信号線Ｌ１を介してＣＰＵ割込処理回路１１Ａに送信する（ステップＳ２０２）。これにより、ＣＰＵ割込処理回路１１Ａは、ＤＭＡ完了信号を受信する。
【００６２】
ＣＰＵ割込処理回路１１Ａは、ＤＭＡ完了信号を受信したことにより、第１ステータスデータを生成し、その第１ステータスデータをＦＩＦＯメモリ１６Ａに出力する（ステップＳ２０３ａ）。これにより、ＦＩＦＯメモリ１６Ａには、中間データの後に第１ステータスデータが蓄積される。ここまでは、第１の実施形態に係る画像処理装置１における、図３のステップＳ１０１ａ，Ｓ１０２，Ｓ１０３ａと同じである。
【００６３】
次に、ＣＰＵ割込処理回路１１Ａは、ＤＭＡコントローラであるＰＣＩＥ接続処理回路１７ＡおよびＦＩＦＯメモリ１６Ａにリード転送要求を行う（ステップＳ２０４ａ）。これにより、ＰＣＩＥ接続処理回路１７ＡおよびＦＩＦＯメモリ１６Ａは、ＦＩＦＯメモリ１６Ａの内部に蓄積されたデータがすべて出力されて、空になるまで待機する。つまり、内部に蓄積された中間データおよび第１ステータスデータがＣＰＵ２０（制御部２０１）のＤＭＡ機能部２０２により出力されてから、ＰＣＩＥ接続処理回路１７ＡおよびＦＩＦＯメモリ１６Ａはリード転送要求に対応する処理を実行する。
【００６４】
その後、第１の実施形態に係る画像処理装置１で説明したステップＳ１０１ｂと同様に処理が行われて、メモリ７０に中間データが記憶される（ステップＳ２０１ｂ）。また、第１ステータスデータもステップＳ１０３ｂと同様に処理が行われて、メモリ７０に第１ステータスデータが記憶される（ステップＳ２０３ｂ）。
ＣＰＵ２０（制御部２０１）のＤＭＡ機能部２０２によりＦＩＦＯメモリ１６Ａから第１ステータスデータが取得された（ステップＳ２０３ｂ）後、ＦＩＦＯメモリ１６Ａの内部にデータが蓄積されていない（空となった）タイミングで、ＤＭＡコントローラであるＰＣＩＥ接続処理回路１７ＡおよびＦＩＦＯメモリ１６Ａは、ステップＳ２０４ａでＣＰＵ割込処理回路１１Ａから要求されたリード転送要求に対応する処理を実行し、ＤＭＡ機能部２０２はメモリ７０からデータを取得し、ＦＩＦＯメモリ１６Ａに出力する（ステップＳ２０５ａ）。この処理により、ＦＩＦＯメモリ１６Ａは、ＰＣＩＥ接続処理回路１７Ａから入力されるデータをデータ転送バス１８側に出力する設定に変更される。
これにより、ＤＭＡ機能部２０２はメモリ７０からリードデータを取得して、ＦＩＦＯメモリ１６Ａに出力する。そして、ＣＰＵ割込処理回路１１Ａは、ＦＩＦＯメモリ１６Ａからリードデータを取得することができる（ステップＳ２０５ｂ）。
【００６５】
ＣＰＵ割込処理回路１１Ａは、取得したリードデータと、ステップＳ２０４ａで出力した第１ステータスデータとを比較する（ステップＳ２０６）。
ここで、リードデータと第１ステータスデータとが一致している場合（ステップＳ２０６，Ｙｅｓ）、ＣＰＵ割込処理回路１１ＡはＣＰＵ割込信号を生成し、信号線Ｌｓを介してＣＰＵ２０に出力する（ステップＳ２０７）。
【００６６】
一方、一致していない場合（ステップＳ２０６，Ｎｏ）、ＣＰＵ割込処理回路１１Ａは、ステップＳ２０４ａの処理を再度行い、ＦＩＦＯメモリ１６Ａにリード転送要求を出力する。このステップＳ２０６の処理は、ステップＳ２０５ｂで取得したリードデータと、ステップＳ２０４ａで出力した第１ステータスデータとが一致するまで繰り返される。
【００６７】
ステップＳ２０７の処理後、ＣＰＵ２０は、このＣＰＵ割込信号を信号線ＩＦ２１を介して受信し、ＣＰＵ２０（制御部２０１）は、所定のプログラムを起動して、メモリ７０の監視処理を実行する（ステップＳ２０８）。これにより、ＣＰＵ２０（制御部２０１）は、メモリ７０の記憶領域を読み込んで、第１ステータスデータが記憶されたか否かを判定する。
【００６８】
ＣＰＵ２０（制御部２０１）は、ＤＭＡ機能部２０２に中間データの取得を促す（ステップＳ２０９）。そして、ＣＰＵ２０のＤＭＡ機能部２０２は、メモリ７０から中間データを取得し、ＦＩＦＯメモリ１６Ａに出力する（ステップＳ２１０）。それから、ＣＰＵ２０（制御部２０１）は、メモリ７０に記憶された第１ステータスデータを削除する（ステップＳ２１１）。
その後、第２の画像処理回路１３は、ＦＩＦＯメモリ１６Ａを介して中間データを取得し、所定のプログラムを実行して中間データから印刷データに変換する。これ以降、印刷データ読み出し動作として、ステップＳ２０１〜ステップＳ２１１と同様の処理が行われるため説明を省略する。
【００６９】
（従来技術との比較）
次に、図６を参照して、従来技術と比較する。
特許文献１に記載されたバースト・データ転送処理装置（情報処理装置）が備えるＤＭＡ制御回路１００４は、ＦＩＦＯメモリ１００５へ読み出したデータ（転送データＳｉｇ１０４ａ）を転送し（ステップＳ１００１ａ）、データ転送終了後にデータ転送終了信号Ｓｉｇ１０４ｂを出力する（ステップＳ１００２）。ＦＩＦＯメモリ１００５は、そのメモリ領域が空になると、メモリ空信号Ｓｉｇ１０５を出力する（ステップＳ１００３）。そして、割込信号発生回路１００６は、ＤＭＡ制御回路１００４からのデータ転送終了信号Ｓｉｇ１０４ｂを受信済み（ＯＮ）、かつＦＩＦＯメモリ１００５のメモリ空信号Ｓｉｇ１０５を受信済み（ＯＮ）の時に、割込信号Ｓｉｇ１０６をプロセッサ１００２へ供給する（ステップＳ１００４）。これにより、プロセッサ１００２は、データ転送が終了したことを認識できる。
【００７０】
ここで、特許文献１に記載された情報処理装置では、ＣＰＵ（プロセッサ１００２）が割込信号Ｓｉｇ１０６を受信したものの、転送したデータの大きさや通信環境などの影響により、メモリ１００３にまだ、転送したデータのすべてが記憶されていない場合があった（図６において、ｔ1が記憶の開始、ｔ２が記憶の終了を示し、ｔ２のときに転送データＳｉｇ１０４ａのすべてが記憶される）。このとき、ＣＰＵは割込信号Ｓｉｇ１０６を受信したことにより、データの転送が終了したことを認識しているため、ＣＰＵがメモリ１００３からデータ（転送したデータ）を取得する（ステップＳ１００５）。このように、特許文献１に記載された情報処理装置によれば、ＣＰＵは、データの一部が足りない無効データを取得してしまう（ステップＳ１００６）という問題点がある。
【００７１】
本発明の第１の実施形態に係る画像処理装置１および第２の実施形態に係る画像処理装置１Ａによれば、ＣＰＵ２０は、ＦＩＦＯメモリ１６（１６Ａ）を介することで転送データ（中間データ、印刷データ）よりも後にメモリ７０に記憶されるステータスデータ（第１ステータスデータ、第２ステータスデータ）が、メモリ７０に記憶されているか否かを確認する（ステップＳ１０５ａ、Ｓ１０５ｂ，図３）。つまり、ステータスデータのすべてがメモリ７０に記憶されていなくても、ステータスデータの一部がメモリ７０に記憶されていれば、すでにメモリ７０には転送データのすべてが記憶されているとこととなる。そのため、ＣＰＵ２０は、メモリ７０から無効データを取得することがない。
【００７２】
本発明は、前記した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲で種々の変更や変形を行うことができる。
【００７３】
第１の実施形態および第２の実施形態において、画像形成装置１００がネットワークプリンタに内蔵された例として、ＣＰＵ２０は、ネットワークＮと接続する通信接続部５を介して画像データを取得するとした。ここで、画像形成装置１００は、スキャナ機能を有して、所定の位置に載置された原稿の一面を読み取って画像データを生成する画像データ生成部を備え、ＣＰＵ２０は、その画像データ生成部から画像データを取得しても構わない。
【００７４】
第１の実施形態および第２の実施形態において、ＣＰＵ２０は、メモリ７０の監視処理を行って、メモリ７０に第１ステータスデータが記憶されていた場合に、ＣＰＵ２０は、ＤＭＡ機能部２０２に中間データの取得を促す（図３のステップＳ１０６、図５のステップＳ２０９）。そして、ＣＰＵ２０のＤＭＡ機能部２０２がメモリ７０から中間データ（または印刷データ）を取得する。
また、ステップＳ１０５ｂの処理にて、メモリ７０に第１ステータスデータが記憶されていれば、ＣＰＵ２０（制御部２０１）は、ステップＳ１０６の処理を行う前に、中間データに対して所定の処理を行ってもよい。この所定の処理は、例えば、中間データの送信先である第２の画像処理回路１３が中間データを印刷データに変換する際の処理速度の向上を図って、データを加えたり、データを変更するなどの処理（加工処理）である。
また、転送元の情報処理回路から転送先の情報処理回路に転送されるデータは、中間データや印刷データでなくても構わない。例えば、第１の画像処理回路１２（図１）が画像処理したときの数値データを転送しても構わない。他に、転送元の情報処理回路からＣＰＵ２０（制御部２０１）が所定の処理を実行するために必要な数値データを出力してもよい。これにより、ＣＰＵ２０（制御部２０１）がメモリ７０から数値データを取得して、ＣＰＵ２０（制御部２０１）が実行するプログラムにおいて、その数値データを用いて、次のステップの処理を実行するようにしてもよい。
【符号の説明】
【００７５】
１，１Ａ  画像処理装置
２      機構部
２ａ    モータ
２ｂ    センサ
３      機構制御ＡＳＩＣ
４      画像形成部
５      通信接続部
１０    画像処理ＡＳＩＣ
１１，１１Ａ  ＣＰＵ割込処理回路
１２    第1の画像処理回路
１３    第２の画像処理回路
１４    メッセージ処理回路
１５    印刷データ出力回路
１６，１６Ａ  ＦＩＦＯメモリ
１７，１７Ａ    ＰＣＩＥ接続処理回路
１８    データ転送バス
１９    ＰＣＩＥバス
２０    ＣＰＵ
２１    信号線ＩＦ
２２    メモリＩＦ
２３    ＰＣＩＥバスブリッジ
３１    メッセージバス
４１    印刷データバス
７０    メモリ
７１    メモリバス
１００  画像形成装置
２０１    制御部
２０２    ＤＭＡ機能部
５０１，６０１  リクエスト処理部
５０２，６０２  ライトＤＭＡ制御部
６０１  リクエスト処理部
Ｌ１，Ｌ２，Ｌｓ，Ｌｍ，Ｌｐ  信号線
Ｎ      ネットワーク
【図１】
2012221138.tif 000003
【図２】
2012221138.tif 000004
【図３】
2012221138.tif 000005
【図４】
2012221138.tif 000006
【図５】
2012221138.tif 000007
【図６】
2012221138.tif 000008