(57)【要約】【課題】ソース線へのデータ書き込み期間を確保して、ＩＣチップの使用数を削減する。【解決手段】ｎ個の映像データ（例えば、ＲＧＢの３つの映像データ）が１つの入力端子に順次入力される。入力端子にはそれぞれ、３つのスイッチ、３つの第１メモリ素子、３つの転送用スイッチ、３つの第２メモリ素子および３つのバッファが並列に接続されている。３つのスイッチは異なるタイミングでオン状態になり、ＲＧＢの映像データはそれぞれ３つの第１メモリ素子に蓄積される。第ｍ−１行のゲート線選択期間では、第１メモリ素子には第ｍ行の映像データが書き込まれる。そして、第ｍ行のゲート線選択期間で３つの転送用スイッチがオン状態なると、第１メモリ素子で保持されている第ｍ行の映像データが第２メモリ素子に転送され、保持される。そして、第２メモリ素子に保持されている映像データはバッファを介してソース線に出力される。【選択図】図２
2012256012.tif 000002
【特許請求の範囲】
【請求項１】
ｎ個（ｎは３以上の整数）の映像データでなる信号が入力される入力端子を有し、前記信号を前記ｎ個の映像データに分割する第１機能回路と、
ｎ個の第１メモリ素子およびｎ個の第２メモリ素子を有し、前記第１機能回路で分割された前記ｎ個の映像データが前記ｎ個の第１メモリ素子に入力され、前記ｎ個の第１メモリ素子に保持された前記映像データを同じタイミングで前記ｎ個の第２メモリ素子に転送する第２機能回路と、
前記ｎ個の第２メモリ素子に保持されている前記映像データをｎ本のソース線に書き込む第３機能回路と、
を有する表示装置。
【請求項２】
ｎ個（ｎは３以上の整数）の映像データでなる信号が入力される入力端子を有し、前記信号を前記ｎ個の映像データに分割する第１機能回路と、
ｎ個の第１メモリ素子およびｎ個の第２メモリ素子を有し、前記第１機能回路で分割された前記ｎ個の映像データが前記ｎ個の第１メモリ素子に入力され、前記ｎ個の第１メモリ素子に保持された前記映像データを同じタイミングで前記ｎ個の第２メモリ素子に転送する第２機能回路と、
前記ｎ個の第２メモリ素子に保持されている前記映像データをｎ本のソース線に書き込む第３機能回路と、
画素領域と、
を有し、
前記第１乃至第３機能回路は、前記画素領域と同じ基板上に一体的に形成されている表示装置。
【請求項３】
請求項２において、
前記画素領域および前記第１乃至第３機能回路は、チャネル形成領域が酸化物半導体層でなるトランジスタを有する表示装置。
【請求項４】
請求項２または３において、
前記第１機能回路の前記入力端子に前記ｎ個の映像データを出力する第４機能回路を有し、
前記第４機能回路は前記基板に実装されたＩＣチップに形成されている表示装置。
【請求項５】
１つの入力端子と、
前記１つの入力端子に並列に接続された異なる信号によりオン、オフが制御されるｎ個のスイッチと、
互いに異なる前記ｎ個のスイッチに接続されたｎ個の第１メモリ素子と、
互いに異なる前記ｎ個の第１メモリ素子の出力に接続されたｎ個の転送用スイッチと、
互いに異なる前記ｎ個の転送用スイッチの出力に接続され、同じ信号によりオン、オフが制御されるｎ個の第２メモリ素子と、
互いに異なる前記ｎ個の第２メモリ素子の出力に接続されたｎ個のバッファと、
互いに異なる前記ｎ個のバッファの出力に接続されたｎ本のソース線と、
を有する表示装置。
【請求項６】
ソース線の入力に接続されたバッファと、
前記バッファの入力に接続された第２メモリ素子と、
転送用スイッチを介して、前記第２メモリ素子の入力に接続された第１メモリ素子と、
前記第１メモリ素子の入力に接続されたスイッチと、
ｎ個（ｎは３以上の整数）の前記スイッチが並列に接続された入力端子と、
を有し、
前記入力端子に接続されている前記ｎ個の転送用スイッチは同じ信号によりオン、オフが制御され、前記ｎ個のスイッチは異なる信号によりオン、オフが制御される表示装置。
【請求項７】
請求項５または６において、
前記スイッチ、前記第１および第２メモリ素子、前記転送用スイッチならびに前記バッファが、前記ソース線が形成されている基板に形成されている表示装置。
【請求項８】
請求項５乃至７のいずれか１項において、
前記スイッチ、前記転送用スイッチ、および前記バッファのトランジスタは、チャネル形成領域が酸化物半導体でなるトランジスタで形成されている表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置やＥＬ表示装置等の表示装置に関する。
【背景技術】
【０００２】
液晶表示装置やＥＬ表示装置等の表示装置において、ソース線およびゲート線を駆動するドライバ回路を設ける方法には、２つの方法がある。１つは画素とドライバ回路を同一基板に一体的に設ける方法である。もう１つは、ドライバ回路の一部または全部の機能をＩＣチップに集積し、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）またはＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）等により、このＩＣチップを画素が設けられた基板に実装する方法である。大多数の中型以上（１０インチ以上）の表示装置には、ドライバＩＣチップが実装されている。これは、中型・大型の表示装置では、ドライバ回路に適用できるほど移動度が高くないアモルファスシリコントランジスタが画素に用いられているからである。
【０００３】
ドライバＩＣチップのピンの数は一般的に３００乃至５００本程度であるので、ドライバＩＣチップの数は、表示装置の解像度によって決まる。解像度がＱＶＧＡ（３２０×２４０）のカラー表示装置であれば、ソース線の数は３２０×３（ＲＧＢ）＝９６０であり、ゲート線の数は２４０であるので、１つのゲートドライバＩＣチップと、３つのソースドライバＩＣチップが用いられる。
【０００４】
図１１は、ソースドライバＩＣチップが用いられた従来の表示装置（ＲＧＢカラー表示、解像度ＱＶＧＡ）の構成の一例を示すブロック図である。図１１に示すように、表示装置６００は、画素領域６１０、ゲートドライバ回路６２０を有する。表示装置６００の例では、ゲートドライバ回路６２０は外付け構造ではなく内蔵構造であり、画素領域６１０と共に基板６０１上に一体的に形成されている。ソースドライバ回路は、３つの外付けソースドライバＩＣチップ６３１−６３３でなる。
【０００５】
解像度を落とさずに、ドライバＩＣチップの数を削減するには、ドライバＩＣチップのピンに接続される入力端子の数を減らすことが求められる。例えば、画素領域と同じ基板上にソース線ごとにスイッチを設けることで、入力端子数を減らすことができる。図１３に、このような表示装置の構成例を示す。
【０００６】
図１３の表示装置６５０も、表示装置６００と同様、カラー表示はＲＧＢ方式であり解像度はＱＶＧＡである。表示装置６５０は、ソースドライバ回路として１つの外付けソースドライバＩＣチップ６５１と、基板６０１に内蔵されたアナログスイッチアレイ６５２を有する。アナログスイッチアレイ６５２は、ソースドライバＩＣチップ６５１の映像データが出力されるピンと同じ数のスイッチ回路６６０を有する。解像度がＱＶＧＡであれば、３２０個のスイッチ回路６６０がアナログスイッチアレイ６５２に設けられる。図１４にスイッチ回路６６０の構成の一例を示す。
【０００７】
スイッチ回路６６０は、ソースドライバＩＣチップ６５１の出力と接続される入力端子６６１と、入力端子６６１に接続された３つのトランジスタ６７１−６７３を有する。トランジスタ６７１−６７３の出力端子６８１−６８３には、それぞれ異なるソース線が接続される。トランジスタ６７１−６７３はスイッチ素子として機能し、ゲートから入力される選択信号（ＳＬＣ−Ｒ、ＳＬＣ−Ｇ、ＳＬＣ−Ｂ）によりオン・オフが制御される。図１３の表示装置６５０をＥＬ表示装置に適用することで、時分割駆動（時間諧調表示）を行うことができる（時分割駆動については、例えば特許文献１を参照）。
【０００８】
しかしながら、図１３の表示装置６５０ではソースドライバＩＣチップ６５１の数を１つにしたため、図１１の表示装置６００よりもソース線に映像データを書き込む期間が短くなる。このことを、図１２、図１５を用いて説明する。図１２は、表示装置６００の動作方法を示すフローチャート図であり、図１５は、表示装置６５０の駆動方法を示すフローチャート図である。
【０００９】
図１２、図１５において、Ｇ１−Ｇ２４０は２４０本のゲート線を示す。Ｓ１Ｒ、Ｓ１Ｇ、Ｓ１Ｂ、Ｓ２Ｒ、．．．Ｓ３２０Ｂは、３２０×３本のソース線を示す。Ｓ２Ｒとは、赤色の映像データが入力される２番目のソース線を表している。
【００１０】
図１２に示すように、表示装置６００のゲート線Ｇ１、Ｇ２、Ｇ３、．．．Ｇ２４０は順次選択される。ゲート線選択期間に、各ソース線Ｓ１Ｒ、Ｓ１Ｇ、Ｓ１Ｂ、Ｓ２Ｒ、．．．Ｓ３２０Ｂに、選択された行に対応する映像データが入力される。図１２では、代表的にｎ番目のゲート線Ｇｎが選択されている期間のソース線Ｓ１Ｒ、Ｓ１Ｇ、Ｓ１Ｂ、Ｓ２Ｒ、．．．Ｓ３２０Ｂへの入力信号を示している。
【００１１】
次に、図１５を用いて表示装置６５０の駆動方法を説明する。表示装置６５０も、ゲート線Ｇ１、Ｇ２、Ｇ３、．．．Ｇ２４０は順次選択されるが、表示装置６５０では、ソースドライバＩＣチップ６５１の１つの端子から、ＲＧＢの３つの映像データが出力される。
【００１２】
ゲート線Ｇｎの選択期間において選択信号ＳＬＣ−Ｒが入力されると、図１４のスイッチ回路６６０のトランジスタ６７１がオンになり、ソースドライバＩＣチップ６５１から出力された赤色（Ｒ）の映像データがソース線（Ｓ１Ｒ、Ｓ２Ｒ、．．．Ｓ３２０Ｒ）に出力される。次に、選択信号ＳＬＣ−Ｒがロウになり、選択信号ＳＬＣ−Ｇがハイになるため、トランジスタ６７１、６７３はオフになり、トランジスタ６７２はオンになるので、緑色（Ｇ）の映像データがソース線（Ｓ１Ｇ、Ｓ２Ｇ、．．．Ｓ３２０Ｇ）に出力される。次に、選択信号ＳＬＣ−Ｇがロウになり、選択信号ＳＬＣ−Ｂがハイになり、青色（Ｂ）の映像データがソース線（Ｓ１Ｂ、Ｓ２Ｂ、．．．Ｓ３２０Ｂ）に出力される。このようにして、表示装置６５０では、ドライバＩＣチップ６５１の１つの出力端子から出力される３つの映像データは３本のソース線に分配される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００１−００５４２６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述したように、図１３の表示装置６５０では、ソースドライバ回路にアナログスイッチアレイを設けることで、外付けのＩＣチップの数を削減できるという利点があるが、一方でソース線に映像データを書き込む期間が短くなるという問題を生ずる。例えば、表示装置６５０では、図１５に示すように、Ｒの映像データを書き込む期間を１とすると、Ｇは２／３、Ｂは１／３に短縮されている。駆動速度が１倍速（１秒間当たり６０フレーム表示）であれば、図１５の駆動方式は表示品位に大きな影響を与えない。
【００１５】
近年、表示装置の表示品位を向上するために駆動速度を２倍以上（倍速駆動とも呼ばれる）にすることが行われている。また、３次元（３Ｄ）表示の表示装置を実現するには、右目用と左目用の画像を交互に表示する必要があるため、２倍速駆動または４倍速駆動で表示装置を動作させることが求められる。
【００１６】
従って、複数の映像データをＩＣチップの１つの端子から出力させる図１５のような駆動方式で倍速駆動を行うと、ソース線への書き込み期間が不足する問題が顕在化する。例えば、図１５の駆動方式で４倍速駆動を行うと、Ｂの映像データをソース線に書き込む期間は、１倍速駆動の書き込み期間を基準にすると、１２（＝４×３）分の１になってしまう。画素の応答速度に対して書き込み期間が不足すると、画素が応答できなくなり、表示装置として機能しなくなる。
【００１７】
従って、３Ｄ表示や高品位表示等のために倍速駆動で表示装置を動作させ、かつソース線に映像データを書き込む期間を確保するためには、図１１の表示装置６００のようにソースドライバＩＣチップの１つの出力端子からは１種類の映像データを出力する構成を採用することになる。このように、倍速駆動と外付けＩＣチップの使用数の削減を両立することは非常に困難である。
【００１８】
そこで、本出願は、倍速駆動と外付けＩＣチップの使用数の削減との両立を容易にする表示装置を提供することを目的の１つとする。
【課題を解決するための手段】
【００１９】
本出願で開示される発明の一形態は、ｎ個（ｎは３以上の整数）の映像データでなる信号が入力される入力端子を有し、入力端子に入力された信号をｎ個の映像データに分割する第１機能回路と、第１機能回路で分割されたｎ個の映像データが入力されるｎ個の第１メモリ素子と、ｎ個の第２メモリ素子を有し、ｎ個の第１メモリ素子に蓄積された映像データを同じタイミングでｎ個の第２メモリ素子に転送する第２機能回路と、ｎ個の第２メモリ素子に蓄積された映像データを互いに異なるｎ本のソース線に出力する第３機能回路とを有する表示装置である。
【００２０】
上記形態において、第１乃至第３機能回路を表示装置の画素領域と同じ基板に一体的に形成することができる。また、画素領域ならびに第１乃至第３機能回路のトランジスタとして、チャネル形成領域が酸化物半導体層でなるトランジスタを用いることができる。また、ＩＣチップで、第１機能回路にｎ個の映像データを出力する第４の機能回路を設けることができる。
【００２１】
本出願で開示される発明の他の一形態は、１つの入力端子と、前記１つの入力端子に並列に接続されたｎ個のスイッチと、互いに異なるｎ個のスイッチに接続されたｎ個の第１メモリ素子と、互いに異なるｎ個の第１メモリ素子の出力に接続されたｎ個の転送用スイッチと、互いに異なるｎ個の転送用スイッチの出力に接続されたｎ個の第２メモリ素子と、互いに異なるｎ個の第２メモリ素子の出力に接続されたｎ個のバッファと、互いに異なるｎ個のバッファの出力に接続されたｎ本のソース線とを有する表示装置である。
【００２２】
本出願で開示される発明の他の一形態は、ソース線の入力に接続されたバッファと、バッファの入力に接続された第２メモリ素子と、転送用スイッチを介して第２メモリ素子の入力に接続された第１メモリ素子と、第１メモリ素子の入力に接続されたスイッチと、ｎ個（ｎは３以上の整数）のスイッチが並列に接続された入力端子とを有する表示装置である。
【００２３】
上記２つの形態において、共通の入力端子に接続されているｎ個のスイッチは異なる信号によりオン、オフが制御され、ｎ個の転送用スイッチは、同じ信号によりオン、オフが制御される。
【００２４】
また、これらの形態に係る表示装置おいて、スイッチ、第１および第２メモリ素子、転送用スイッチならびにバッファをソース線が形成されている基板に形成することができる。また、スイッチ、転送用スイッチ、およびバッファにトランジスタを用いた場合、これらのトランジスタは、チャネル形成領域を酸化物半導体で形成することが好ましい。
【００２５】
ここで、本明細書におけるトランジスタのソース、ドレインの記載で留意する点を説明する。トランジスタは、ゲート、ソースおよびドレインでなる３つの端子を有する素子である。トランジスタを含む回路では、当該トランジスタの極性、電流の方向、電位の大きさによって、トランジスタの「ソース」と「ドレイン」が入れ替わることがある。このため本出願においては、トランジスタの説明は、「ソース」と「ドレイン」の用語を入れ替えて、読み替えることができる。また、本出願では、トランジスタの３つの端子のうちソースまたはドレインとして機能する２つの端子を第１端子、第２端子と記載する。すなわちトランジスタの第１端子および第２端子は、一方がソースとして機能した場合、他方がドレインとして機能するような端子のことをいう。
【発明の効果】
【００２６】
１つの入力端子から複数の映像データを入力する構成であっても、複数の映像データを分割する機能と、第１および第２メモリ素子と、第１メモリ素子から第２メモリ素子へデータを転送する機能を備えることで、１つの入力端子から入力される順序によらず、複数の映像データのソース線への書き込み期間を同じにすることができる。従って、ソース線へのデータ書き込み期間の確保が容易になり、倍速駆動と外付けＩＣチップの使用数の削減を両立することが容易になる。
【図面の簡単な説明】
【００２７】
【図１】表示装置の構成の一例を示すブロック図。
【図２】ソースドライバ回路の構成の一例を示す回路図。
【図３】図２の回路に適用されるアナログバッファの構成の一例を示す回路図。
【図４】表示装置の動作方法の一例を示すフローチャート図。
【図５】ＥＬ表示装置の画素構造の一例を示す回路図。
【図６】液晶表示装置の画素構造の一例を示す回路図。
【図７】Ａ−Ｄ：表示装置のトランジスタの構成の一例を示す断面図。
【図８】Ａ、Ｂ：表示装置のトランジスタの構成の一例を示す断面図。
【図９】Ａ−Ｅ：図１の表示装置のトランジスタに適用される酸化物半導体層の作製方法の一例を示す断面図。
【図１０】Ａ−Ｄ：表示部を備えた電子機器の構成の一例を示す図。
【図１１】ソースドライバＩＣチップが用いられた従来の表示装置の一例を示すブロック図。
【図１２】図１１の表示装置の駆動方法の一例を示すフローチャート図。
【図１３】ソースドライバＩＣチップが用いられた従来の表示装置の一例を示すブロック図。
【図１４】図１３のソースドライバ回路のアナログスイッチアレイの構成の一例を示す回路図。
【図１５】図１３の表示装置の駆動方法の一例を示すフローチャート図。
【図１６】Ａ−Ｅ：酸化物半導体の結晶構造を説明する図。
【図１７】Ａ−Ｃ：酸化物半導体の結晶構造を説明する図。
【図１８】Ａ−Ｃ：酸化物半導体の結晶構造を説明する図。
【図１９】計算によって得られた移動度のゲート電圧依存性を説明するグラフ。
【図２０】Ａ−Ｃ：計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明するグラフ。
【図２１】Ａ−Ｃ：計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明するグラフ。
【図２２】Ａ−Ｃ：計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明するグラフ。
【図２３】Ａ、Ｂ：計算に用いたトランジスタの断面構造を説明する図。
【図２４】Ａ−Ｃ：本発明の一態様に係るトランジスタの特性を示すグラフ。
【図２５】Ａ、Ｂ：本発明の一態様に係るトランジスタの特性を示すグラフ。
【図２６】Ａ、Ｂ：本発明の一態様に係るトランジスタの特性を示すグラフ。
【図２７】本発明の一態様に係るトランジスタのＸＲＤスペクトル。
【図２８】本発明の一態様に係るトランジスタの特性を示すグラフ。
【図２９】本発明の一態様に係るトランジスタの特性を示すグラフ。
【図３０】Ａ、Ｂ：本発明の一態様に係るトランジスタの特性を示すグラフ。
【図３１】Ａ、Ｂ：本発明の一態様に係るトランジスタの構造を説明する図。
【図３２】Ａ、Ｂ：本発明の一態様に係るトランジスタの構造を説明する図。
【図３３】Ａ、Ｂ：酸化物半導体の結晶構造を説明する図。
【発明を実施するための形態】
【００２８】
（実施の形態１）
図１−図６を用いて、本実施の形態の表示装置を説明する。
【００２９】
図１は、本実施の形態の表示装置の構成の一例を示すブロック図である。図１に示す表示装置１００は、映像が表示される画素領域１１０と、ゲートドライバ回路１２０、ソースドライバ回路１３０を有する。画素領域１１０には、複数の画素１１１、複数のゲート線１１２、および複数のソース線１１３が形成されている。ソースドライバ回路１３０は、ソースドライバＩＣチップ１３１、アナログスイッチアレイ１３２、アナログメモリアレイ１３３、およびアナログバッファ回路１３４を有する。
【００３０】
表示装置１００は２枚の基板１０１、基板１０２を有し、基板１０１には、画素領域１１０のトランジスタと共に、ゲートドライバ回路１２０、アナログスイッチアレイ１３２、アナログメモリアレイ１３３、およびアナログバッファ回路１３４が形成されている。
【００３１】
基板１０２は基板１０１に対向して設けられている。ソースドライバＩＣチップ１３１は、基板１０１の基板１０２と重なっていない領域にＣＯＧで実装されている。もちろん、ソースドライバＩＣチップ１３１の実装方法はＣＯＧ以外の方法でもよい。ソースドライバ回路１３０を構成するソースドライバＩＣチップ１３１以外の回路は、画素領域１１０と一体的に基板１０１上に形成することが可能である。つまり、画素領域１１０を基板１０１に作製する工程で、アナログスイッチアレイ１３２、アナログメモリアレイ１３３、およびアナログバッファ回路１３４を基板１０１上に形成することができる。
【００３２】
また、ゲートドライバ回路１２０は、ＩＣチップを基板１０１に実装して設けることができる。
【００３３】
図２は、アナログスイッチアレイ１３２、アナログメモリアレイ１３３、およびアナログバッファ回路１３４の構成の一例を示す回路図である。
【００３４】
アナログスイッチアレイ１３２は、ソースドライバＩＣチップ１３１の１つの出力端子につき、１つの入力端子２１０を有する。図２では、２つの入力端子２１０を示している。アナログスイッチアレイ１３２には、１つの入力端子２１０に対して、３つのトランジスタ２２１−２２３が接続されている。これらのトランジスタ２２１−２２３はスイッチとして機能する。
【００３５】
アナログスイッチアレイ１３２において、１つの入力端子２１０に接続されるアナログスイッチの数は、入力端子２１０から入力される映像データの数によって決まる。あるいは、ソースドライバＩＣチップ１３１の１つの出力端子から出力される映像データが最終的に入力されるソース線の数で、１つの入力端子２１０に接続されるスイッチの数が決まる。
【００３６】
本実施の形態では、表示装置１００ではＲＧＢの３原色の映像データでカラー表示を行い、ソースドライバＩＣチップ１３１の１つの出力端子からは、ＲＧＢ３種類の映像データが出力される例を示す。そこで、図２に示すように、アナログスイッチアレイ１３２において、１つの入力端子２１０に３つのアナログスイッチ（トランジスタ２２１−２２３）が並列に接続されている。
【００３７】
また、カラー表示の方法としては、例えば、ＲＧＢＷ（赤、緑、青、白）、ＲＧＢＹ（赤、緑、青、黄）等４色の映像信号でカラー表示を行う場合には、４つのアナログスイッチ（トランジスタ）を入力端子２１０ごとに設ければよい。
【００３８】
図２に示すように、トランジスタ２２１−２２３のゲートは、異なるサンプリング信号線１５１−１５３に接続されている。サンプリング信号線１５１−１５３には、異なるタイミングでトランジスタ２２１−２２３をオンにするためのサンプリング信号ＳＭＰ−Ｒ、ＳＭＰ−Ｇ、ＳＭＰ−Ｂが入力される。
【００３９】
また、トランジスタ２２１−２２３の第１端子は共通の入力端子２１０に接続され、同第２端子はアナログメモリアレイ１３３に設けられている別々の第１メモリ素子に接続されている。
【００４０】
アナログメモリアレイ１３３には、アナログスイッチアレイ１３２の１つの出力に対して、２つのメモリ素子（第１メモリ素子、第２メモリ素子）と１つのスイッチが設けられている。よって、１つの入力端子２１０に対して、入力端子２１０から入力される映像データの数と同数の素子を備える。つまり、アナログメモリアレイ１３３は、１つの入力端子２１０に対して、３つの第１メモリ素子（容量２３１−２３３）、３つの転送用スイッチ（転送用トランジスタ２４１−２４３）、３つの第２メモリ素子（容量２５１−２５３）を備える。図２の例では、第１および第２メモリ素子を容量で構成し、転送用スイッチをトランジスタで構成している。
【００４１】
図２に示すように、転送用トランジスタ２４１−２４３の第１端子には、異なるアナログスイッチ（トランジスタ２２１−２２３）が接続されている。容量２３１−２３３の一方の端子は転送用トランジスタ２４１−２４３の第１端子に接続され、容量２５１−２５３の一方の端子は転送用トランジスタ２４１−２４３の第２端子に接続されている。容量２３１−２３３、２５１−２５３の他方の端子は、それぞれ、接地電位等の定電位が供給される。また、転送用トランジスタ２４１−２４３のゲートには、転送用信号ＴＲが入力される転送信号線１６１が接続されている。
【００４２】
アナログバッファ回路１３４には、アナログメモリアレイ１３３の１つの出力に対して、１つのバッファが設けられている。つまり、１つの入力端子２１０に対して、３つのバッファが設けられている。
【００４３】
図２においては、転送用トランジスタ２４１−２４３の第２端子に、それぞれ、アナログバッファ２６１−２６３が設けられている。各アナログバッファ２６１―２６３の出力端子２７１−２７３は、画素領域１１０に形成された互いに異なる３本のソース線１１３に接続されている。出力端子２７１−２７３からは、Ｒ、Ｇ、Ｂの映像データが出力される。
【００４４】
図３にアナログバッファ２６１―２６３の具体的な構成の一例を示す。図３に示すように、アナログバッファ２６１―２６３の一例として、ソースフォロワ回路を挙げることができる。ソースフォロワ回路は、例えば、２つのトランジスタ２８１、２８２、入力端子２８３、出力端子２８４、およびバイアス端子２８５を有する。もちろん、アナログバッファ２６１―２６３は、ソースフォロワ回路には限定されるものではない。
【００４５】
次に、図４のタイミングチャートを用いて、アナログスイッチアレイ１３２、アナログメモリアレイ１３３およびアナログバッファ回路１３４の動作を説明する。図４には、図２の回路（１３２−１３４）のタイミングチャートの一例として、画素領域１１０の解像度がＱＶＧＡの場合のタイミングチャートを示す。画素領域１１０には、行方向に２４０本のゲート線１１２が２４０本設けられ、列方向に３２０×３（ＲＧＢ）＝９６０本のソース線１１３が設けられている。
【００４６】
ここでは、２４０本のゲート線１１２を区別するため１番目のゲート線１１２を『ゲート線Ｇ１』と表している。また、ソース線１１３については、配置と入力される映像信号の色の違いを示すため、『ソース線Ｓ１Ｒ』等と示す。『ソース線Ｓ１Ｒ』とは赤の映像データ（以下、Ｒデータと呼ぶ。緑、青の映像データも同様に表記する。）が入力される１番目のソース線１１３を表している。
【００４７】
図４には、ゲート信号線（Ｇ１、Ｇ２、．．．Ｇ２４０）に入力される選択信号のタイミングチャート、ゲート信号線Ｇｍ−１、Ｇｍの選択期間での図２の回路（１３２−１３４）のタイミングチャートが示されている。また、『ｍ−１』、『ｍ』は、ｍ−１行目、ｍ行目の画素１１１に入力される映像データであることを示している。
【００４８】
本実施の形態では、ソースドライバＩＣチップ１３１の１つの出力端子から３つの映像データを１つのデータとして出力する。この結果、ソース線１１３の本数に対して、ソースドライバＩＣチップ１３１の出力端子の数（ピン数）を１／３にすることができる。つまり、ソース線１１３ごとにソースドライバＩＣチップのピンを接続する場合よりも、ソースドライバＩＣチップ１３１の数を１／３にすることができる。
【００４９】
ソースドライバＩＣチップ１３１は、ＲＧＢの３種類の映像データを１つの信号として出力する。この信号は、アナログスイッチアレイ１３２の入力端子２１０に入力される。図４に示すように、ゲート信号線Ｇｍ−１の選択期間に、ｍ行目の画素１１１に入力されるＲデータ、Ｇデータ、およびＢデータが入力端子２１０に順次入力される。アナログスイッチアレイ１３２の全ての入力端子２１０に、対応するソース線１１３のｍ行目の映像データが入力される。
【００５０】
同選択期間に、サンプリング信号線１５１−１５３には、それぞれ、サンプリング信号ＳＭＰ−Ｒ、ＳＭＰ−Ｇ、およびＳＭＰ−Ｂが入力され、アナログスイッチアレイ１３２の各トランジスタ２２１−２２３が順次オンになる。入力端子２１０から入力されたデータはアナログスイッチ（トランジスタ２２１−２２３）によりｍ行目のＲデータ、ＧデータおよびＢデータの３つのデータにサンプリングされ、容量２３１−２３３へと出力される。図４にアナログスイッチ（トランジスタ２２１−２２３）の出力データを示す。ゲート線Ｇｍ−１の選択期間では、次行（ｍ行目）の映像データが、アナログメモリアレイ１３３の容量２３１−２３３にサンプリングされる。
【００５１】
ゲート線Ｇｍの選択期間で、転送信号線１６１に転送用信号ＴＲが入力され、転送用トランジスタ２４１−２４３が全てオンになるので、容量２３１−２３３に蓄積されていたｍ行目のデータが容量２５１−２５３に同じタイミングで転送され、蓄積される。容量２５１−２５３で保持されているｍ行目の映像データは、アナログバッファ２６１−２６３を介して、出力端子２７１−２７３に接続されている各ソース線１１３に書き込まれる。
【００５２】
このように、ゲート線Ｇｍの選択期間では、ソース線Ｓ１Ｒ、Ｓ１Ｇ、．．．Ｓ３２０Ｂにｍ行目の映像データが入力される。また、この選択期間に容量２３１−２３３にｍ＋１行目の映像データが蓄積される。そして、ゲート線Ｇｍ＋１の選択期間で、容量２３１−２３３で保持されていた映像データがソース線Ｓ１Ｒ、Ｓ１Ｇ、．．．Ｓ３２０Ｂに書き込まれる。以上述べたように、ゲート線（Ｇ１、Ｇ２、．．．Ｇ２４０）が順次選択されることで、１つの画像が画素領域１１０に表示される。
【００５３】
本実施の形態でも図１５の駆動方式と同様に、ＲＧＢの順序で映像データが共通の入力端子２１０から入力されるが、本実施の形態では、ＲＧＢの３つの映像データをソース線に同じタイミングで書きこむことができるため、Ｒデータ、ＧデータおよびＢデータのソース線１１３への書き込み期間を等しくすることができる。また、その期間をゲート線選択期間と同じ長さにすることもできる。
【００５４】
上述したように、アナログスイッチアレイ１３２は、入力端子２１０から入力されたデータをｎ個（ｎは３以上の整数、図４はｎ＝３の例を示している。）の映像データに分割してサンプリングするための機能回路である。異なる信号（サンプリング信号ＳＭＰ−Ｒ、ＳＭＰ−Ｇ、ＳＭＰ−Ｂ）によりｎ個のスイッチ（トランジスタ２２１−２２３）のオン・オフが制御され、ｎ個の映像データは並列にアナログメモリアレイ１３３に入力され、ｎ個の第１メモリ素子に保持される。
【００５５】
アナログメモリアレイ１３３は、ｎ個の転送用スイッチ（転送用トランジスタ２４１−２４３）のオン・オフに連動して、ｎ個の第１メモリ素子（容量２３１−２３３）に蓄積された映像データを互いに異なるｎ個の第２メモリ素子（容量２５１−２５３）に同じタイミングで転送する機能を備えた機能回路である。
【００５６】
ｎ個の転送用スイッチ（転送用トランジスタ２４１−２４３）は同じ信号（転送用信号ＴＲ）によりオン、オフが制御される。また、ｎ個の第２メモリ素子に蓄積された映像データはそれぞれ並列にアナログバッファ回路１３４に出力される。アナログバッファ回路１３４では、入力されたｎ個の映像データをバッファし、ｎ本のソース線１１３に書き込む。
【００５７】
図４に示すように、本実施の形態では、各ソース線１１３にデータを書き込む期間は、ゲート線１１２の選択期間とほぼ同じ期間とすることができる。また、ＲＧＢの各映像データは入力端子２１０に入力されるタイミングが異なるが、Ｒデータ、ＧデータおよびＢデータをソース線１１３に書き込む期間を同じにすることができる。つまり、ソースドライバＩＣチップ１３１の出力端子数（ピンの数）をソース線１１３の数よりも削減したのにもかかわらず、ソース線１１３にデータを書き込むために十分な期間を確保することが可能になる。
【００５８】
次に、図４のタイミングチャートに従って、画素１１１の動作を説明する。ここでは、表示装置１００をＥＬ表示装置に適用した場合を説明する。図５にＥＬ表示装置のための画素領域１１０の構成例を示す。
【００５９】
図５に示すように、画素領域１１０は複数の画素１１１を有し、画素１１１に対応して、行方向に配置された複数のゲート線１１２、ならびに列方向に配置された複数のソース線１１３および電位供給線１１４が設けられている。各ソース線１１３には、対応する列のアナログバッファ２６１―２６３の出力が接続されている（図２参照）。１つの画素１１１には、選択トランジスタ３０１、駆動トランジスタ３０２、保持容量３０３、およびＥＬ素子３０４が設けられている。
【００６０】
選択トランジスタ３０１はゲートがゲート線１１２に接続され、第１端子および第２端子の一方がソース線１１３に接続され、他方が駆動トランジスタ３０２のゲートに接続されている。駆動トランジスタ３０２は、第１端子および第２端子の一方が電位供給線１１４に接続され、他方がＥＬ素子３０４の一方の電極に接続されている。保持容量３０３は、一方の電極が駆動トランジスタ３０２のゲートに接続され、他方の電極が電位供給線１１４に接続されている。ＥＬ素子３０４は、一方の電極が駆動トランジスタ３０２のソースに接続され、他方の電極が画素領域１１０に設けられた定電位電源３０６に接続されている。ＥＬ素子３０４は、陽極および陰極の２つの電極と、これら電極に挟まれたＥＬ層を有する。
【００６１】
次に図４のフローチャートに従って図５の画素１１１の動作を説明する。ゲート線Ｇｍ−１の選択期間においては、ｍ−１行目の画素１１１の選択トランジスタ３０１が選択され、オンになる。ソース線Ｓ１Ｒ、Ｓ１Ｇ、．．．Ｓ３２０Ｂからｍ−１行目の映像データが、ｍ−１行目の画素１１１の駆動トランジスタ３０２のゲート、および保持容量３０３に書き込まれる。駆動トランジスタ３０２のゲートの電位値に応じた電流がＥＬ素子３０４に供給され、ＥＬ素子３０４は電流値に応じた輝度で発光する。これにより、ｍ−１行目の画素は、ソースドライバＩＣチップ１３１から出力された映像データに従った諧調を表示する。次に、ゲート線Ｇｍの選択期間では、ｍ−１行目の選択トランジスタ３０１はオフになり、ｍ行目の選択トランジスタがオンになり、ｍ行目の画素１１１に映像データが書き込まれる。以上を繰り返すことで、各行の画素１１１にソースドライバＩＣチップ１３１から出力された映像データが書き込まれる。
【００６２】
ここでは、表示装置１００の一例としてＥＬ表示装置を説明したが、液晶表示装置にも、本実施の形態を適用することができる。図６に液晶表示装置のための画素１１１の構成例を示す。図６の画素１１１を有する液晶表示装置にも、本実施の形態を適用することができる。
【００６３】
図６に示すように、１つの画素１１１には、選択トランジスタ３２１、保持容量３２３および液晶素子３２４が設けられている。液晶素子３２４は画素電極、対向電極および液晶材料を有する。液晶材料は基板１０１と基板１０２の間に存在する。画素電極は選択トランジスタ３２１に接続される。対向電極と保持容量３２３の一方の電極は定電位電源３２６に接続される。液晶表示装置の場合もＥＬ表示装置と同様、選択トランジスタ３２１が選択されオン状態の期間に、ソース線１１３から液晶素子３２４に映像データが書き込まれ、画素１１１で所定の諧調で表示が行われる。
【００６４】
以上述べたように、本実施の形態では、各ソース線Ｓ１Ｒ、Ｓ１Ｇ、．．．Ｓ３２０Ｂにデータを書き込む期間は、ゲート線１１２の選択期間とほぼ同じ期間とすることができる。つまり、ソースドライバＩＣチップ１３１の出力端子数をソース線１１３の数よりも削減したのにもかかわらず、各ソース線Ｓ１Ｒ、Ｓ１Ｇ、．．．Ｓ３２０Ｂにデータを書き込むために十分な期間を確保することができる。
【００６５】
従って、本実施の形態を適用することで、ソースドライバＩＣチップの使用数の削減によるコスト削減と、倍速駆動のための画素の応答時間確保との両立が実現できる。例えば、３Ｄ表示が可能な表示装置や、倍速駆動により表示品位に優れた表示装置を安価に提供することが可能になる。
【００６６】
（実施の形態２）
本実施の形態では、表示装置１００に用いられるトランジスタについて説明する。
【００６７】
表示装置１００において、画素領域１１０のトランジスタと共に、少なくとも、アナログスイッチアレイ１３２、アナログメモリアレイ１３３、アナログバッファ回路１３４が基板１０１に一体的に形成されることが好ましい。ゲートドライバ回路１２０も基板１０１に一体的に形成されることはより好ましい。この場合、これら回路（１３２−１３４、１２０）を構成するトランジスタは、微結晶シリコン、多結晶シリコン、単結晶シリコン等の第１４族元素でなる結晶性半導体、または酸化物半導体でチャネル形成領域が形成されているトランジスタが好ましい。また、画素１１１のトランジスタもこれら回路と同じ構成のトランジスタを適用すればよい。
【００６８】
スイッチとして用いられているアナログスイッチアレイ１３２のトランジスタ２２１−２２３、ならびにアナログメモリアレイ１３３の転送用トランジスタ２４１−２４３は、電荷が漏洩しないことが望ましいので、チャネル形成領域を酸化物半導体で形成するとよい。それは、第１４族でなる半導体と比較して酸化物半導体を用いたトランジスタはオフ電流が少なく、電荷の漏洩を防止することができるからである。
【００６９】
また、ガラス基板、石英基板およびシリコンウエハ等をベース基板に用いたＳＯＩ半導体基板を用いることで、単結晶シリコンでなる半導体層を有するトランジスタを作製することができる。
【００７０】
本実施の形態では、図７Ａ−図７Ｄ、図８Ａおよび図８Ｂを用いて、表示装置１００に適用されるトランジスタの構造の一例として、酸化物半導体でなるチャネル形成領域を有するトランジスタの構成の一例を説明する。
【００７１】
図７Ａ−図７Ｄ、図８Ａおよび図８Ｂは、トランジスタの断面および積層構造を説明する図である。図７Ａ−図７Ｃのトランジスタ７１０、７２０、７３０は、ボトムゲート構造のトランジスタの一例であり、逆スタガ型トランジスタともいう。図７Ｄ、図８Ａおよび図８Ｂのトランジスタ７４０、７５０、７６０は、トップゲート構造のトランジスタの一例である。
【００７２】
図７Ａに示すように、トランジスタ７１０は、基板７００の上に設けられた導電層７１１と、導電層７１１の上に設けられた絶縁層７１２と、絶縁層７１２を挟んで導電層７１１の上に設けられた酸化物半導体層７１３と、酸化物半導体層７１３の一部の上に設けられた導電層７１５および導電層７１６とを有する。トランジスタ７１０には、酸化物半導体層７１３の他の一部（導電層７１５および導電層７１６が設けられていない部分）に接する酸化物絶縁層７１７と、酸化物絶縁層７１７の上に保護絶縁層７１９が設けられている。酸化物絶縁層７１７には、例えば、酸化シリコン層等の酸化物絶縁層を用いることができる。
【００７３】
図７Ｂのトランジスタ７２０は、チャネル保護型（チャネルストップ型ともいう。）トランジスタである。トランジスタ７２０は、基板７００の上に設けられた導電層７２１と、導電層７２１の上に設けられた絶縁層７２２と、絶縁層７２２を挟んで導電層７２１の上に設けられた酸化物半導体層７２３と、絶縁層７２２および酸化物半導体層７２３を挟んで導電層７２１の上に設けられた絶縁層７２７と、酸化物半導体層７２３の一部の上および絶縁層７２７の一部の上に設けられた導電層７２５および導電層７２６とを有する。トランジスタ７２０には、保護絶縁層７２９を設けることができる。
【００７４】
トランジスタ７２０において、酸化物半導体層７２３の一部または全てが導電層７２１と重なる構造にすると、酸化物半導体層７２３への光の入射を抑えることができる。絶縁層７２７は、トランジスタのチャネル形成層を保護する層（チャネル保護層ともいう。）としての機能を有する。
【００７５】
図７Ｃに示すように、トランジスタ７３０は、基板７００の上に設けられた導電層７３１と、導電層７３１の上に設けられた絶縁層７３２と、絶縁層７３２の一部の上に設けられた導電層７３５および導電層７３６と、絶縁層７３２、導電層７３５および導電層７３６を挟んで導電層７３１の上に設けられた酸化物半導体層７３３とを有する。トランジスタ７３０には、酸化物半導体層７３３の上面および側面と接する酸化物絶縁層７３７と、および酸化物絶縁層７３７の上に設けられた保護絶縁層７３９とを設けることができる。酸化物絶縁層７３７には、例えば、酸化シリコン層等の酸化物絶縁層を用いることができる。酸化物半導体層７３３の一部または全てが導電層７３１と重なる構造にすると、酸化物半導体層７３３への光の入射を抑えることができる。
【００７６】
図７Ｄに示すように、トランジスタ７４０は、絶縁層７４７を挟んで基板７００の上に設けられた酸化物半導体層７４３と、酸化物半導体層７４３の一部の上にそれぞれ設けられた導電層７４５および導電層７４６と、酸化物半導体層７４３、導電層７４５および導電層７４６の上に設けられた絶縁層７４２と、絶縁層７４２を挟んで酸化物半導体層７４３の上に設けられた導電層７４１とを有する。
【００７７】
絶縁層７４７は、基板７００からの不純物元素の拡散を防止するトランジスタ７４０の下地層としての機能を有する。絶縁層７４７には、例えば、窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、および酸化窒化アルミニウム層から選ばれた層を１層または複数積層させて用いる。または、絶縁層７４７には、前述の層と、遮光性を有する層とを積層させて用いる。または、絶縁層７４７には、遮光性を有する層を用いる。絶縁層７４７に少なくとも遮光性の層を少なくとも１つ形成することで、酸化物半導体層７４３への光の入射を抑えることができる。
【００７８】
なお、トランジスタ７１０、７２０、７３０にも、トランジスタ７４０と同様に、基板７００と導電層（７１１、７２１、７３１）との間にそれぞれ絶縁層７４７（下地層）を設けてもよい。
【００７９】
各トランジスタ７１０、７２０、７３０および７４０が形成される基板７００は、例えば、ガラス基板（バリウムホウケイ酸ガラス基板やアルミノホウケイ酸ガラス基板等）、絶縁体でなる基板（セラミック基板、石英基板、サファイア基板等）、結晶化ガラス基板、プラスチック基板、または、半導体基板（シリコン基板等）を用いることができる。
【００８０】
各導電層（７１１、７２１、７３１、７４１）の一部は、トランジスタ（７１０、７２０、７３０、７４０）のゲートとして機能する。これらの導電層（７１１、７２１、７３１、７４１）には、一例として、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、およびスカンジウム等の金属材料の層、または、当該金属材料を主成分とする合金材料の層を用いる。
【００８１】
絶縁層（７１２、７２２、７３２、７４２）は、トランジスタ（７１０、７２０、７３０、７４０）のゲート絶縁層としての機能する部分を有する。これらの絶縁層（７１２、７２２、７３２、７４２）は、例えば、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、または、酸化アルミニウムガリウム層から選ばれた１層または複数積層した層で形成される。
【００８２】
絶縁層（７１２、７２２、７３２、７４２）の酸化物半導体層（７１３、７２３、７３３、７４３）と接する部分は、ゲート絶縁層としての機能を有するため、この部分は少なくとも酸素を含む絶縁層で形成されることが好ましい。当該酸素を含む絶縁層が、化学量論的組成比より酸素が多い領域（酸素過剰領域とも表記する）で形成されることがより好ましい。
【００８３】
ゲート絶縁層が酸素過剰領域であることにより、酸化物半導体層（７１３、７２３、７３３、７４３）からゲート絶縁層への酸素の移動を防ぐことができる。また、ゲート絶縁層の酸素過剰領域から酸化物半導体層（７１３、７２３、７３３、７４３）への酸素の供給を行うこともできる。よって、酸化物半導体層（７１３、７２３、７３３、７４３）を、十分な量の酸素を含有する層とすることができる。
【００８４】
また、絶縁層（７１２、７２２、７３２、７４２）は、水素や水等の不純物を混入させない方法を用いて成膜することが好ましい。酸化物半導体層（７１３、７２３、７３３、７４３）に接する絶縁層に水素や水等の不純物が含まれると、酸化物半導体層（７１３、７２３、７３３、７４３）への水素や水等の不純物の侵入や、水素や水等の不純物による酸化物半導体層（７１３、７２３、７３３、７４３）中の酸素の引き抜き等によって、酸化物半導体層（７１３、７２３、７３３、７４３）が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがあるからである。絶縁層（７１２、７２２、７３２、７４２）の形成は、例えば、水素や水等の不純物が除去された高純度ガスをスパッタガスに用いたスパッタリング法で行うとよい。
【００８５】
また、絶縁層（７１２、７２２、７３２、７４２）には、酸素を供給する処理を行うことが好ましい。酸素を供給する処理としては、酸素雰囲気における熱処理、酸素ドープ処理等がある。また電界で加速した酸素イオンを絶縁層（７１２、７２２、７３２、７４２）に照射して、酸素を添加してもよい。なお、本明細書において、酸素ドープ処理とは、酸素をバルクに添加することをいい、当該バルクの用語は、酸素を膜表面のみでなく膜内部に添加することを明確にする趣旨で用いられている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。
【００８６】
例えば、絶縁層（７１２、７２２、７３２、７４２）の少なくとも１層に酸化アルミニウムガリウム層を用いた場合、酸素ドープ処理等の酸素を供給する処理を行うことにより、ＧａｘＡｌ２−ｘＯ３＋α（０＜ｘ＜２、０＜α＜１）とすることができる。
【００８７】
または、スパッタリング法を用いて絶縁層（７１２、７２２、７３２、７４２）を形成する際に、酸素ガス、または、不活性気体（例えば、アルゴン等の希ガス、または、窒素）と酸素との混合ガスを導入することで、絶縁層（７１２、７２２、７３２、７４２）に酸素過剰領域を形成することができる。
【００８８】
絶縁層（７１２、７２２、７３２、７４２）に対して酸素を供給する処理を行うことにより、ゲート絶縁層として好適な、化学量論的組成比より酸素が多い領域が形成される。このような領域の存在により、酸化物半導体層（７１３、７２３、７３３、７４３）に酸素が供給され、酸化物半導体層（７１３、７２３、７３３、７４３）中または絶縁層（７１２、７２２、７３２、７４２）との界面の酸素不足欠陥を低減することができる。
【００８９】
酸化物半導体層（７１３、７２３、７３３、７４３）には、チャネル形成領域が存在する。酸化物半導体層（７１３、７２３、７３３、７４３）に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００９０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００９１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００９２】
Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、かつ、電界効果移動度が高い特徴を有している。また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体材料を用いたトランジスタは、Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体材料を用いたトランジスタよりも電界効果移動度を三倍以上にすることができ、かつ、しきい値電圧を正にしやすい特徴を有している。これらの半導体材料は、本発明の一態様における半導体装置を構成するトランジスタに用いることのできる好適な材料の一つである。
【００９３】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００９４】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００９５】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００９６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を軽減することにより移動度を上げることができる。
【００９７】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物のｒだけ近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００９８】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００９９】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１００】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１０１】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式（１）にて定義される。
【０１０２】
【数１】
2012256012.tif 000003
【０１０３】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１０４】
また、酸化物半導体層（７１３、７２３、７３３、７４３）を、Ｉｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、Ｚｎ−Ｏ系金属酸化物等で形成することができる。また、上記金属酸化物にＳｉＯ２を含ませた酸化物半導体で酸化物半導体層（７１３、７２３、７３３、７４３）を形成することもできる。
【０１０５】
また、酸化物半導体層（７１３、７２３、７３３、７４３）を、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される酸化物半導体で形成することができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ、およびＣｏから選ばれた一つまたは複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、ＧａおよびＣｏ等が挙げられる。
【０１０６】
また、酸化物半導体が結晶性を有する場合として、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
【０１０７】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０１０８】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１０９】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０１１０】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１１１】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０１１２】
ＣＡＡＣに含まれる結晶構造の一例について図１６Ａ乃至図１８Ｃを用いて詳細に説明する。なお、特に断りがない限り、図１６Ａ乃至図１６Ｅでは、上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１６Ａ−Ｅにおいて、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１１３】
図１６Ａに、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯと呼ぶ。）と、を有する酸化物半導体の結晶構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１６Ａの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１６Ａの上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１６Ａに示す小グループは電荷が０である。
【０１１４】
図１６Ｂに、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１６Ｂの上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１６Ｂに示す構造をとりうる。図１６Ｂに示す小グループは電荷が０である。
【０１１５】
図１６Ｃに、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１６Ｃの上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１６Ｃの上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１６Ｃに示す小グループは電荷が０である。
【０１１６】
図１６Ｄに、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１６Ｄの上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１６Ｄに示す小グループは電荷が＋１となる。
【０１１７】
図１６Ｅに、２個のＺｎを含む小グループを示す。図１６Ｅの上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１６Ｅに示す小グループは電荷が−１となる。
【０１１８】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１１９】
ここで、これらの小グループ同士が結合する規則について説明する。図１６Ａに示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１２０】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、この他にも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１２１】
図１７Ａに、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１７Ｂに、３つの中グループで構成される大グループを示す。なお、図１７Ｃは、図１７Ｂの層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１２２】
図１７Ａにおいては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１７Ａにおいて、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１７Ａにおいて、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１２３】
図１７Ａにおいて、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１２４】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１６Ｅに示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１２５】
具体的には、図１７Ｂに示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１２６】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
【０１２７】
例えば、図１８Ａに、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０１２８】
図１８Ａにおいて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１２９】
図１８Ｂに３つの中グループで構成される大グループを示す。なお、図１８Ｃは、図１８Ｂの層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１３０】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１３１】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１８Ａに示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１３２】
具体的には、図１８Ｂに示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０１３３】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図３３Ａに示す結晶構造を取りうる。なお、図３３Ａに示す結晶構造において、図１６Ｂで説明したように、ＧａおよびＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１３４】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図３３Ｂに示す結晶構造を取りうる。なお、図３３Ｂに示す結晶構造において、図１６Ｂで説明したように、ＧａおよびＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１３５】
導電層（７１５、７１６、７２５、７２６、７３５、７３６、７４５、７４６）は、トランジスタの第１端子または第２端子を構成し、ソースまたはドレインとしての機能を有する。導電層（７１５、７１６、７２５、７２６、７３５、７３６、７４５、７４６）は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、もしくは、タングステン等の金属材料の層、および、これらの金属材料を主成分とする合金材料の層を１層または複数積層した層で形成することができる。
【０１３６】
例えば、導電層（７１５、７１６、７２５、７２６、７３５、７３６、７４５、７４６）として、アルミニウムおよび銅等の金属材料の層と、チタン、モリブデン、およびタングステン等の高融点金属材料層とを積層して形成する。または、複数の高融点金属材料の層の間にアルミニウムおよび銅等の金属材料の層を形成する。また、導電層（７１５、７１６、７２５、７２６、７３５、７３６、７４５、７４６）としてアルミニウム層を用いる場合は、耐熱性を向上させるため、ヒロックやウィスカーの発生を防止する元素（シリコン、ネオジム、スカンジウム等）を添加するとよい。
【０１３７】
また、導電層（７１５、７１６、７２５、７２６、７３５、７３６、７４５、７４６）として、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム−酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２）、もしくは、酸化インジウム−酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）等の金属酸化物の層、または、これらの金属酸化物に酸化シリコンを含ませた金属酸化物層を形成することもできる。
【０１３８】
ボトムゲート型のトランジスタ（７１０、７２０、７３０）の保護絶縁層（７１９、７２９、７３９）には、例えば、窒化シリコン層、窒化アルミニウム層、窒化酸化シリコン層、および窒化酸化アルミニウム層等の無機絶縁層を用いることができる。
【０１３９】
トップゲート型のトランジスタ７４０において、酸化物半導体層７４３と導電層７４５との間、および酸化物半導体層７４３と導電層７４６との間に、ソース領域およびドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。ソース領域およびドレイン領域として機能する酸化物導電層を設けることで、ソース領域およびドレイン領域の低抵抗化を図ることができ、トランジスタを高速動作することができる。また、トランジスタの耐圧を向上することができる。このような酸化物導電層が設けられたトランジスタの構成の一例を図８Ａおよび図８Ｂに示す。
【０１４０】
図８Ａに示すように、トランジスタ７５０には、酸化物半導体層７４３と導電層７４５および導電層７４６との間に、ソース領域およびドレイン領域として機能する酸化物導電層７８２および酸化物導電層７８４が形成されている。
【０１４１】
酸化物導電層７８２および酸化物導電層７８４の形成は次のように行うことができる。酸化物半導体膜と酸化物導電膜とを積層し、この積層膜を同じフォトマスクを用いてエッチングする。このエッチングにより酸化物半導体膜からは島状に酸化物半導体層７４３が形成され、酸化物半導体層７４３上に島状に酸化物導電膜が形成される。次に導電層７４５、７４６を形成する。次に、導電層７４５、７４６をマスクとして、島状の酸化物導電膜をエッチングする。このエッチングにより酸化物導電層７８２および酸化物導電層７８４が形成される。
【０１４２】
図８Ｂに示すように、トランジスタ７６０には、酸化物半導体層７４３と導電層７４５および導電層７４６との間に、ソース領域およびドレイン領域として機能する酸化物導電層７９２および酸化物導電層７９４が形成されている。これら酸化物導電層７９２、７９４の形成は次のように行うことができる。酸化物半導体層７４３上に酸化物導電膜を形成し、その上に金属導電膜を形成する。次に、同じフォトリソグラフィ工程によって形成されたフォトマスクにより酸化物導電膜および金属導電膜をエッチングする。その結果、酸化物導電膜から酸化物導電層７９２および酸化物導電層７９４が形成され、金属導電膜から導電層７４５および導電層７４６が形成される。
【０１４３】
なお、トランジスタ７５０、７６０の作製において、酸化物導電層（７８２、７８４、７９２、７９４）のエッチング処理で、酸化物半導体層７４３が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
【０１４４】
酸化物導電層（７８２、７８４、７９２、７９４）を構成する酸化物導電膜の形成には、スパッタリング法や真空蒸着法（電子ビーム蒸着法等）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、酸化珪素を含むインジウム錫酸化物等を適用することができる。また、上記材料に酸化珪素を含ませてもよい。
【０１４５】
本実施の形態は、他の実施の形態および他の実施例と適宜組み合わせて実施することが可能である。
【０１４６】
（実施の形態３）
図９Ａ−図９Ｅを用いて、表示装置１００のトランジスタの半導体層として酸化物半導体層を形成する方法の一例を説明する。ここでは、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造の半導体層の形成方法を説明する。
【０１４７】
基板８００上に絶縁層８０１を形成する（図９Ａ参照）。本実施の形態では、絶縁層８０１として、ＰＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。絶縁層８０１として、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、および窒化酸化シリコン膜等から選ばれた膜を一層またはこれらを積層して形成することができる。
【０１４８】
次に、絶縁層８０１上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜８０３を形成する。第１の酸化物半導体膜８０３の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。また、雰囲気は、酸素および／またはアルゴン雰囲気とする。
【０１４９】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲット間の距離１６０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷの条件下で、膜厚５ｎｍの第１の酸化物半導体膜８０３を成膜する（図９Ａ参照）。
【０１５０】
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、ＩＴＺＯと呼ぶことができる。Ｉｎ−Ｓｎ−Ｚｎ系酸化物用ターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いた。このようなＩＴＺＯを酸化物半導体として用いても良い。
【０１５１】
次いで、第１の酸化物半導体膜８０３に第１の加熱処理を行う。第１の熱処理は、窒素、または乾燥空気の雰囲気で行い、処理温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層８０４が形成される（図９Ｂ参照）。
【０１５２】
加熱温度によるが、第１の加熱処理によって、第１の酸化物半導体膜８０３の表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、ｃ軸配向した結晶が得られる。これは、第１の加熱処理によって、亜鉛と酸素が第１の酸化物半導体膜８０３表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。第１の加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
【０１５３】
第１の加熱処理によって、絶縁層８０１（酸化物絶縁層）中の酸素を第１の酸化物半導体膜８０３との界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、酸素欠損が低減された第１の結晶性酸化物半導体層８０４を得ることができる。従って、下地絶縁層として用いられる絶縁層８０１は、膜中（バルク中）、第１の酸化物半導体膜８０３と絶縁層８０１との界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。
【０１５４】
次いで、第１の結晶性酸化物半導体層８０４上に１０ｎｍよりも厚い第２の酸化物半導体膜８０５を形成する。第２の酸化物半導体膜８０５の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。それは、基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層８０４の表面上に接して堆積される酸化物半導体にプリカーサの整列が起きやすくなり、第２の酸化物半導体膜８０５において原子の配列に秩序性を持たせることができるからである。
【０１５５】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷの条件下で、膜厚２５ｎｍの第２の酸化物半導体膜８０５を成膜する。雰囲気は酸素および／またはアルゴンとすることができる（図９Ｃ参照）。
【０１５６】
次いで、基板８００を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の酸化物半導体膜８０５に対して第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって、第１の結晶性酸化物半導体層８０４を核として、第２の酸化物半導体膜８０５において、膜厚方向、すなわち底部から内部に結晶成長が進行し、第２の結晶性酸化物半導体層８０６が形成される（図９Ｄ参照）。また、第２の加熱処理を行うことにより、第２の結晶性酸化物半導体層８０６の高密度化と、欠陥の低減ができる。
【０１５７】
なお、図９Ｄでは、説明の都合のため、第１の結晶性酸化物半導体層８０４と第２の結晶性酸化物半導体層８０６を異なるハッチングで表記しているが、第１の結晶性酸化物半導体層８０４と第２の結晶性酸化物半導体層８０６との積層物に明確な界面が存在しているのではない。
【０１５８】
本実施の形態では、絶縁層８０１の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層８０１の形成から第２の加熱処理までの工程は、水素および水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気等）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
【０１５９】
次いで、第１の結晶性酸化物半導体層８０４および第２の結晶性酸化物半導体層８０６からなる層を加工して酸化物半導体層８０８を形成する（図９Ｅ参照）。
【０１６０】
例えば、所望の形状のマスクを第２の結晶性酸化物半導体層８０６に形成した後、第１の結晶性酸化物半導体層８０４および第２の結晶性酸化物半導体層８０６をエッチングすることで、酸化物半導体層８０８を形成することができる。上述のマスクは、フォトリソグラフィ等の方法を用いて形成することができる。または、インクジェット法等の方法を用いてマスクを形成してもよい。エッチングは、ドライエッチングでもウェットエッチングでもよく、両者を組み合わせてもよい。
【０１６１】
なお、本実施の形態では、酸化物半導体層８０８を基板８００上に絶縁層８０１を介して形成する例を示したが、トランジスタの構成によって、基板８００と酸化物半導体層８０８との間に必要に応じて他の層を形成する。例えば、図７Ａ−図７Ｃに示すようなボトムゲート型のトランジスタ（７１０、７２０、７３０）を形成する場合には、ゲート電極層、ゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層８０８を形成する。
【０１６２】
また、本実施の形態では、第１の結晶性酸化物半導体層８０４および第２の結晶性酸化物半導体層８０６がｃ軸配向していることが特徴の一つである。第１の結晶性酸化物半導体層８０４および第２の結晶性酸化物半導体層８０６は、単結晶構造ではなく、非晶質構造でもない構造であり、ｃ軸配向を有した結晶（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ；  ＣＡＡＣとも呼ぶ）である。なお、第１の結晶性酸化物半導体層８０４および第２の結晶性酸化物半導体層８０６は、一部に結晶粒界を有している。
【０１６３】
ＣＡＡＣを得るには酸化物半導体膜（８０３、８０５）の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、酸化物半導体膜（８０３、８０５）形成時の基板８００の加熱温度を１００℃乃至５００℃とすればよい。好適な温度は２００℃乃至４００℃であり、２５０℃〜３００℃がより好適である。また、成膜時の基板加熱温度よりも高い温度で酸化物半導体膜（８０３、８０５）を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
【０１６４】
第１の結晶性酸化物半導体層８０４および第２の結晶性酸化物半導体層８０６は、少なくともＺｎを有する酸化物材料であり、四元系金属酸化物であるＩｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料や、Ｚｎ−Ｏ系の材料等がある。Ｉｎ−Ｓｉ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｂ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｂ−Ｚｎ−Ｏ系の材料を用いてもよい。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を含む酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０１６５】
酸化物半導体層８０８をトランジスタのチャネル形成領域に用いることで、安定した電気的特性を有し、かつ、信頼性の高いトランジスタを実現できる。なお、酸化物半導体層８０８は、第１の結晶性酸化物半導体層８０４と第２の結晶性酸化物半導体層８０６との２層構造に限定されず、結晶性酸化物半導体膜の形成と加熱処理を繰り返し、結晶性酸化物半導体層を３層以上積層してもよい。
【０１６６】
本実施の形態は、他の実施の形態および他の実施例に記載した構成と適宜組み合わせて実施することが可能である。
【０１６７】
（実施の形態４）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０１６８】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式（２）で表現できる。
【０１６９】
【数２】
2012256012.tif 000004
【０１７０】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式（３）で表される。
【０１７１】
【数３】
2012256012.tif 000005
【０１７２】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、以下の式（４）で表される。
【０１７３】
【数４】
2012256012.tif 000006
【０１７４】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上記式（４）の両辺をＶｇで割り、更に両辺の対数を取ると、以下の式（５）が得られる。
【０１７５】
【数５】
2012256012.tif 000007
式（５）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０１７６】
このようにして求めた欠陥密度等をもとに式（２）および式（３）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０１７７】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ１は、以下の式（６）で表される。
【０１７８】
【数６】
2012256012.tif 000008
【０１７９】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（６）の第２項が増加するため、移動度μ１は低下することがわかる。
【０１８０】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１９に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０１８１】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０１８２】
図１９で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０１８３】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２０−図２２Ｃに示す。なお、計算に用いたトランジスタの断面構造Ａを図２３Ａおよび図２３Ｂに示す。図２３Ａおよび図２３Ｂに示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１０３０ａおよび半導体領域１０３０ｃを有する。半導体領域１０３０ａおよび半導体領域１０３０ｃの抵抗率は２×１０−３Ωｃｍとする。
【０１８４】
図２３Ａに示すトランジスタは、下地絶縁層１０１０と、下地絶縁層１０１０に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１０２０の上に形成される。トランジスタは半導体領域１０３０ａ、半導体領域１０３０ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１０３０ｂと、ゲート１０５０を有する。ゲート１０５０の幅を３３ｎｍとする。
【０１８５】
ゲート１０５０と半導体領域１０３０ｂの間には、ゲート絶縁層１０４０を有し、また、ゲート１０５０の両側面には側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂ、ゲート１０５０の上部には、ゲート１０５０と他の配線との短絡を防止するための絶縁物１０７０を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１０３０ａおよび半導体領域１０３０ｃに接して、ソース１０８０ａおよびドレイン１０８０ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０１８６】
図２３Ｂに示すトランジスタは、下地絶縁層１０１０と、酸化アルミニウムよりなる埋め込み絶縁物１０２０の上に形成され、半導体領域１０３０ａ、半導体領域１０３０ｃと、それらに挟まれた真性の半導体領域１０３０ｂと、幅３３ｎｍのゲート１０５０とゲート絶縁層１０４０と側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂと絶縁物１０７０とソース１０８０ａおよびドレイン１０８０ｂを有する点で図２３Ａに示すトランジスタと同じである。
【０１８７】
図２３Ａに示すトランジスタと図２３Ｂに示すトランジスタの相違点は、側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂの下の半導体領域の導電型である。図２３Ａに示すトランジスタでは、側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１０３０ａおよび半導体領域１０３０ｃであるが、図２３Ｂに示すトランジスタでは、真性の半導体領域１０３０ｂである。すなわち、図２３Ｂに示す半導体層において、半導体領域１０３０ａ（半導体領域１０３０ｃ）とゲート１０５０がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１０６０ａ（側壁絶縁物１０６０ｂ）の幅と同じである。
【０１８８】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図２０Ａ−図２０Ｃは、図２３Ａに示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０１８９】
図２０Ａはゲート絶縁層の厚さを１５ｎｍとしたものであり、図２０Ｂは１０ｎｍとしたものであり、図２０Ｃは５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０１９０】
図２１Ａ−図２１Ｃは、図２３Ｂに示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２１Ａはゲート絶縁層の厚さを１５ｎｍとしたものであり、図２１Ｂは１０ｎｍとしたものであり、図２１Ｃは５ｎｍとしたものである。
【０１９１】
また、図２２Ａ−図２２Ｃは、図２３Ｂに示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２２Ａはゲート絶縁層の厚さを１５ｎｍとしたものであり、図２２Ｂは１０ｎｍとしたものであり、図２２Ｃは５ｎｍとしたものである。
【０１９２】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０１９３】
なお、移動度μのピークは、図２０Ａ−図２０Ｃでは８０ｃｍ２／Ｖｓ程度であるが、図２１Ａ−図２１Ｃでは６０ｃｍ２／Ｖｓ程度、図２２Ａ−図２２Ｃでは４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０１９４】
また、Ｉｎ、ＳｎおよびＺｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０１９５】
Ｉｎ、ＳｎおよびＺｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０１９６】
例えば、図２４Ａ−図２４Ｃは、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。図２４Ａ−図２４Ｃのグラフにおいて、横軸はゲート電圧Ｖｇであり、第１縦軸はドレイン電流Ｉｄ、第２縦軸は電界効果移動度μＦＥである。
【０１９７】
図２４Ａは基板を意図的に加熱せずにスパッタリング法でＩｎ、ＳｎおよびＺｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、ＳｎおよびＺｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２４Ｂは基板を２００℃に加熱してＩｎ、ＳｎおよびＺｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示し、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０１９８】
電界効果移動度は、Ｉｎ、ＳｎおよびＺｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２４Ｃは、Ｉｎ、ＳｎおよびＺｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０１９９】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０２００】
Ｉｎ、ＳｎおよびＺｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時にまたはその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２０１】
基板を意図的に加熱して成膜することおよび／または成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、ＳｎおよびＺｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２４Ａと図２４Ｂの対比からも確認することができる。
【０２０２】
なお、しきい値電圧はＩｎ、ＳｎおよびＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２０３】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜する、或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０２０４】
また、意図的に基板を加熱した成膜および／または成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、しきい値電圧の変動がそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０２０５】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０２０６】
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。なお、Ｖｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０２０７】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０２０８】
試料１のプラスＢＴ試験の結果を図２５Ａに、マイナスＢＴ試験の結果を図２５Ｂに示す。また、試料２のプラスＢＴ試験の結果を図２６Ａに、マイナスＢＴ試験の結果を図２６Ｂに示す。
【０２０９】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０２１０】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０２１１】
酸化物半導体中および積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０２１２】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０２１３】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０２１４】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０２１５】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０２１６】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０２１７】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０２１８】
図２７に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０２１９】
このように、Ｉｎ、ＳｎおよびＺｎを主成分とする酸化物半導体は成膜時に基板を意図的に加熱することおよび／または成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０２２０】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０２２１】
具体的には、図２８を示す。図２８は、トランジスタのチャネル幅１μｍあたりのオフ電流と測定時の基板温度Ｔ（絶対温度）の逆数との関係を示すグラフである。ここでは、簡単のため測定時の基板温度Ｔの逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。図２８に示すように、オフ電流を基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には、オフ電流を１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０２２２】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、ＳｎおよびＺｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０２２３】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂが用いられたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０２２４】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度が−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃の条件で測定を行った。ここで、トランジスタにおいて、ゲート電極と一対の電極とが重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０２２５】
図２９に、Ｉｄ（実線）および電界効果移動度μＦＥ（点線）のＶｇ依存性を示す。また、図３０Ａに基板温度としきい値電圧の関係を示し、図３０Ｂに基板温度と電界効果移動度の関係を示す。
【０２２６】
図３０Ａより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０２２７】
また、図３０Ｂより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０２２８】
上記のようなＩｎ、ＳｎおよびＺｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０２２９】
本実施の形態は、他の実施の形態および他の実施例に記載した構成と適宜組み合わせて実施することが可能である。
【０２３０】
（実施の形態５）
表示装置１００は、様々な電子機器（遊技機も含む）の表示部に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用等のモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、ならびにパチンコ機、スロットマシーン等の商用ゲーム機等が挙げられる。以下、図１０Ａ−図１０Ｄを用いて、表示部を有する電子機器を説明する。
【０２３１】
図１０Ａに、電子書籍の一例を示す。電子書籍９００は、筐体９０９および筐体９０１の２つの筐体で構成されている。筐体９０９および筐体９０１は、蝶番９０４により一体になっており、開閉動作を行うことができる。このような構成により、書籍のような動作を行うことが可能となる。
【０２３２】
筐体９０９には表示部９０２が組み込まれ、筐体９０１には表示部９０３が組み込まれている。また、筐体９０９には、電源入力端子９０５、操作キー９０６、スピーカ９０７等の操作部が設けられている。電子書籍９００は、表示部９０２および表示部９０３で１つの映像を表示する表示モードと、異なる映像を表示する表示モードを切り替えることができる。
【０２３３】
図１０Ｂに、デジタルフォトフレームの一例を示す。デジタルフォトフレーム９１０は、筐体９１１に表示部９１２が組み込まれている。表示部９１２は、静止画および動画像が表示される。
【０２３４】
図１０Ｃに、表示装置１００を用いたテレビジョン装置の一例を示す。テレビジョン装置９２０は、筐体９２１に表示部９２２が組み込まれおり、スタンド９２３により筐体９２１が支持されている。
【０２３５】
図１０Ｄに、表示装置１００を用いた携帯型情報端末機器の一例を示す。携帯型情報端末機器９３０は、筐体９３１に組み込まれた表示部９３２の他、操作ボタン９３３、操作ボタン９３７、外部接続ポート９３４、スピーカ９３５、およびマイク９３６等を備えている。表示部９３２がタッチパネルになっており、指等の接触により、表示部９３２の表示内容を操作することができる。さらに、携帯型情報端末機器９３０は、携帯電話の機能を備えている。電話の発信、メールの作成等は、表示部９３２を指等で接触することにより行うことができる。
【０２３６】
本実施の形態は、他の実施の形態および他の実施例と適宜組み合わせて実施することが可能である。
【実施例１】
【０２３７】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図３１ＡおよびＢを用いて説明する。
【０２３８】
図３１ＡおよびＢは、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図３１Ａにトランジスタの上面図を示す。また、図３１Ｂに図３１Ａの一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０２３９】
図３１Ｂに示すトランジスタは、基板２１００と、基板２１００上に設けられた下地絶縁層２１０２と、下地絶縁層２１０２の周辺に設けられた保護絶縁膜２１０４と、下地絶縁層２１０２および保護絶縁膜２１０４上に設けられた高抵抗領域２１０６ａおよび低抵抗領域２１０６ｂを有する酸化物半導体膜２１０６と、酸化物半導体膜２１０６上に設けられたゲート絶縁層２１０８と、ゲート絶縁層２１０８を介して酸化物半導体膜２１０６と重畳して設けられたゲート電極２１１０と、ゲート電極２１１０の側面と接して設けられた側壁絶縁膜２１１２と、少なくとも低抵抗領域２１０６ｂと接して設けられた一対の電極２１１４と、少なくとも酸化物半導体膜２１０６、ゲート電極２１１０および一対の電極２１１４を覆って設けられた層間絶縁膜２１１６と、層間絶縁膜２１１６に設けられた開口部を介して少なくとも一対の電極２１１４の一方と接続して設けられた配線２１１８と、を有する。
【０２４０】
なお、図示しないが、層間絶縁膜２１１６および配線２１１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜２１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【実施例２】
【０２４１】
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
【０２４２】
図３２ＡおよびＢは、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図３２Ａはトランジスタの上面図である。また、図３２Ｂは図３２Ａの一点鎖線Ａ−Ｂに対応する断面図である。
【０２４３】
図３２Ｂに示すトランジスタは、基板６０００と、基板６０００上に設けられた下地絶縁層６０２０と、下地絶縁層６０２０上に設けられた酸化物半導体膜６０６０と、酸化物半導体膜６０６０と接する一対の電極６１４０と、酸化物半導体膜６０６０および一対の電極６１４０上に設けられたゲート絶縁層６０８０と、ゲート絶縁層６０８０を介して酸化物半導体膜６０６０と重畳して設けられたゲート電極６１００と、ゲート絶縁層６０８０およびゲート電極６１００を覆って設けられた層間絶縁膜６１６０と、層間絶縁膜６１６０に設けられた開口部を介して一対の電極６１４０と接続する配線６１８０と、層間絶縁膜６１６０および配線６１８０を覆って設けられた保護膜６２００と、を有する。
【０２４４】
基板６０００としてはガラス基板を、下地絶縁層６０２０としては酸化シリコン膜を、酸化物半導体膜６０６０としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４０としてはタングステン膜を、ゲート絶縁層６０８０としては酸化シリコン膜を、ゲート電極６１００としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６０としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８０としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２００としてはポリイミド膜を、それぞれ用いた。
【０２４５】
なお、図３２Ａに示す構造のトランジスタにおいて、ゲート電極６１００と一対の電極６１４０との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６０に対する一対の電極６１４０のはみ出しをｄＷと呼ぶ。
【符号の説明】
【０２４６】
１００    表示装置
１０１    基板
１０２    基板
１１０    画素領域
１１１    画素
１１２    ゲート線
１１３    ソース線
１１４    電位供給線
１２０    ゲートドライバ回路
１３０    ソースドライバ回路
１３１    ソースドライバＩＣチップ
１３２    アナログスイッチアレイ
１３３    アナログメモリアレイ
１３４    アナログバッファ回路
１５１−１５３    サンプリング信号線
１６１    転送信号線
２１０    入力端子
２２１−２２３    トランジスタ
２３１−２３３    容量
２４１−２４３    転送用トランジスタ
２５１−２５３    容量
２６１−２６３    アナログバッファ
２７１−２７３      出力端子
２８１、２８２    トランジスタ
２８３    入力端子
２８４    出力端子
２８５    バイアス端子
３０１    選択トランジスタ
３０２    駆動トランジスタ
３０３    保持容量
３０４    ＥＬ素子
３０６    定電位電源
３２１    選択トランジスタ
３２３    保持容量
３２４    液晶素子
３２６    定電位電源
６００    表示装置
６０１    基板
６１０    画素領域
６２０    ゲートドライバ回路
６３１−６３３    ソースドライバＩＣチップ
６５０    表示装置
６５１    ソースドライバＩＣチップ
６５２    アナログスイッチアレイ
６６０    スイッチ回路
６６１    入力端子
６７１−６７３    トランジスタ
６８１−６８３    出力端子
７００    基板
７１０    トランジスタ
７１１    導電層
７１２    絶縁層
７１３    酸化物半導体層
７１５    導電層
７１６    導電層
７１７    酸化物絶縁層
７１９    保護絶縁層
７２０    トランジスタ
７２１    導電層
７２２    絶縁層
７２３    酸化物半導体層
７２５    導電層
７２６    導電層
７２７    絶縁層
７２９    保護絶縁層
７３０    トランジスタ
７３１    導電層
７３２    絶縁層
７３３    酸化物半導体層
７３５    導電層
７３６    導電層
７３７    酸化物絶縁層
７３９    保護絶縁層
７４０    トランジスタ
７４１    導電層
７４２    絶縁層
７４３    酸化物半導体層
７４５    導電層
７４６    導電層
７４７    絶縁層
７５０    トランジスタ
７６０    トランジスタ
７８２    酸化物導電層
７８４    酸化物導電層
７９２    酸化物導電層
７９４    酸化物導電層
８００    基板
８０１    絶縁層
８０３    第１の酸化物半導体膜
８０４    第１の結晶性酸化物半導体層
８０５    第２の酸化物半導体膜
８０６    第２の結晶性酸化物半導体層
８０８    酸化物半導体層
９００    電子書籍
９０１    筐体
９０２    表示部
９０３    表示部
９０４    蝶番
９０５    電源入力端子
９０６    操作キー
９０７    スピーカ
９０９    筐体
９１０    デジタルフォトフレーム
９１１    筐体
９１２    表示部
９２０    テレビジョン装置
９２１    筐体
９２２    表示部
９２３    スタンド
９３０    携帯型情報端末機器
９３１    筐体
９３２    表示部
９３３    操作ボタン
９３４    外部接続ポート
９３５    スピーカ
９３６    マイク
９３７    操作ボタン
１０１０    下地絶縁層
１０２０    埋め込み絶縁物
１０３０ａ    半導体領域
１０３０ｂ    半導体領域
１０３０ｃ    半導体領域
１０４０    ゲート絶縁層
１０５０    ゲート
１０６０ａ    側壁絶縁物
１０６０ｂ    側壁絶縁物
１０７０    絶縁物
１０８０ａ    ソース
１０８０ｂ    ドレイン
２１００    基板
２１０２    下地絶縁層
２１０４    保護絶縁膜
２１０６    酸化物半導体膜
２１０６ａ    高抵抗領域
２１０６ｂ    低抵抗領域
２１０８    ゲート絶縁層
２１１０    ゲート電極
２１１２    側壁絶縁膜
２１１４    電極
２１１６    層間絶縁膜
２１１８    配線
６０００    基板
６０２０    下地絶縁層
６０６０    酸化物半導体膜
６０８０    ゲート絶縁層
６１００    ゲート電極
６１４０    電極
６１６０    層間絶縁膜
６１８０    配線
６２００    保護膜
【図１】
2012256012.tif 000009
【図２】
2012256012.tif 000010
【図３】
2012256012.tif 000011
【図４】
2012256012.tif 000012
【図５】
2012256012.tif 000013
【図６】
2012256012.tif 000014
【図７】
2012256012.tif 000015
【図８】
2012256012.tif 000016
【図９】
2012256012.tif 000017
【図１０】
2012256012.tif 000018
【図１１】
2012256012.tif 000019
【図１２】
2012256012.tif 000020
【図１３】
2012256012.tif 000021
【図１４】
2012256012.tif 000022
【図１５】
2012256012.tif 000023
【図１６】
2012256012.tif 000024
【図１９】
2012256012.tif 000025
【図２０】
2012256012.tif 000026
【図２１】
2012256012.tif 000027
【図２２】
2012256012.tif 000028
【図２３】
2012256012.tif 000029
【図２４】
2012256012.tif 000030
【図２５】
2012256012.tif 000031
【図２６】
2012256012.tif 000032
【図２７】
2012256012.tif 000033
【図２８】
2012256012.tif 000034
【図２９】
2012256012.tif 000035
【図３０】
2012256012.tif 000036
【図３１】
2012256012.tif 000037
【図３２】
2012256012.tif 000038
【図１７】
2012256012.tif 000039
【図１８】
2012256012.tif 000040
【図３３】
2012256012.tif 000041