(57)【要約】【課題】半導体記憶装置の面積を縮小する技術を提供する。【解決手段】高抵抗付加型ラッチ回路（１２）と、その高抵抗付加型ラッチ回路（１２）に保持されるデータの読み出しと書込みとを制御する選択回路（１３）とを具備する半導体記憶装置（１１）を構成する。その高抵抗付加型ラッチ回路（１２）は、第１駆動トランジスタ（２２）と、第２駆動トランジスタ（２４）と、第１抵抗（１２１）と、第２抵抗（１２３）とを備えることが好ましい。また、その選択回路（１３）は、第１選択トランジスタ（３１）と、第２選択トランジスタ（３２）とを備えることが好ましい。ここにおいて、その第１抵抗（１２１）と第２抵抗（１２３）とは、サイドウォール状の導電性材料（２１）（２３）で形成されるものである。【選択図】図３
2012043997.tif 000002
【特許請求の範囲】
【請求項１】
高抵抗付加型ラッチ回路と、
前記高抵抗付加型ラッチ回路に保持されるデータの読み出しと書込みとを制御する選択回路と
を具備し、
前記高抵抗付加型ラッチ回路は、
第１ゲート電極と第１電源端とを有する第１駆動トランジスタと、
第２ゲート電極と第２電源端とを有する第２駆動トランジスタと、
前記第１電源端と電源線との間に配置される第１抵抗と、
前記第２電源端と前記電源線との間に配置される第２抵抗と、
前記第１ゲート電極と前記第２電源端とを接続する第１導電部材と、
前記第２ゲート電極と前記第１電源端とを接続する第２導電部材と
を備え、
前記選択回路は、
第１選択ゲート電極を有し、素子分離を挟んで前記第２駆動トランジスタの隣に配置される第１選択トランジスタと、
第２選択ゲート電極を有し、前記素子分離を挟んで前記第１駆動トランジスタの隣に配置される第２選択トランジスタと
を備え、
前記第１抵抗は、
前記第１選択ゲート電極の側方から前記素子分離を跨いで前記第２ゲート電極の側方まで延伸するサイドウォール状の導電性材料で形成され、
前記第２抵抗は、
前記第２選択ゲート電極の側方から前記素子分離を跨いで前記第１ゲート電極の側方まで延伸するサイドウォール状の導電性材料で形成される
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記第１導電部材は、
前記第１選択ゲート電極の、前記第１抵抗が配置される側方の反対の側方から、前記素子分離を跨いで、前記第２ゲート電極の側方まで延伸するサイドウォール状の導電性材料で形成され、
前記第２導電部材は、
前記第２選択ゲート電極の、前記第２抵抗が配置される側方と反対の側方から、前記素子分離を跨いで、前記第１ゲート電極の側方まで延伸するサイドウォール状の導電性材料で形成される
半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記第１抵抗は、
前記第１電源端に接続されている前記第２導電部材と前記電源線との間に配置され、
前記第２抵抗は、
前記第２電源端に接続されている前記第１導電部材と前記電源線との間に配置される
半導体記憶装置。
【請求項４】
請求項３に記載に半導体記憶装置において、
前記第１駆動トランジスタは、
前記第１ゲート電極を覆い、前記第１導電部材に接続される第１高融点導電材料を備え、
前記第１高融点導電材料は、
前記第１抵抗と前記第１導電部材とを接続し、
前記第１導電部材は、
前記第２電源端である第２拡散領域と前記第１ゲート電極とを、前記第１高融点導電材料を介して接続し、
前記第２駆動トランジスタと、
前記第２ゲート電極を覆い、前記第２導電部材に接続される第２高融点導電材料を備え、
前記第２高融点導電材料は、
前記第２抵抗と前記第２導電部材とを接続し、
前記第２導電部材は、
前記第１電源端である第１拡散領域と前記第２ゲート電極とを、前記第２高融点導電材料を介して接続する
半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
前記第１電源端は、
前記第１拡散領域の上に形成された第３高融点導電材料を含み、
前記第３高融点導電材料は、
前記第１拡散領域と前記第２導電部材との各々に接触し、
前記第２電源端は、
前記第２拡散領域の上に形成された第４高融点導電材料を含み、
前記第４高融点導電材料は、
前記第２拡散領域と前記第１導電部材との各々に接触する
半導体記憶装置。
【請求項６】
請求項１から５の何れか１項に記載の半導体記憶装置おいて、
前記第１抵抗と前記第２抵抗の少なくとも一方は、
前記第１導電部材または前記第２導電部材を構成する材料より高抵抗のポリシリコンで形成され、
前記第１項融点導電材料、前記第２項融点導電材料、前記第３項融点導電材料、および前記第４項融点導電材料の少なくとも１つは、シリサイドで形成される
半導体記憶装置。
【請求項７】
（ａ）ゲート絶縁膜を介して基板の上に形成されるゲート電極用導電性材料を設けるステップと、
（ｂ）前記ゲート電極用導電性材料の第１側面を覆うサイドウォール形状の第１導電部材と、前記第１側面に平行な第２側面を覆うサイドウォール形状の第２導電部材とを設けるステップと、
（ｃ）前記第１導電部材を前記第２導電部材よりも低抵抗にするステップ
を具備する
半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、及び半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
情報処理技術の進歩に対応し、面積の増大を抑制しつつ、記憶容量の大きい半導体記憶装置が要求されてきている。そのような半導体記憶装置に関する技術が知られている（例えば、特許文献１参照）。特許文献１には、ＳＲＡＭの上下配線層間のコンタクトにおけるレイアウトマージンを不要にして、メモリセルの縮小化を図るとともに、ビット線における配線容量を低減して高速動作を可能にする技術が記載されている。
【０００３】
特許文献１に記載の技術では、一対の駆動トランジスタＱｄ１、Ｑｄ２及び転送トランジスタＱｔ１、Ｑｔ２と、高抵抗負荷Ｒ１、Ｒ２と、一対のビット線ＢＬ１、ＢＬ２と、ＶＣＣ配線及びＧＮＤ配線とでＳＲＡＭが構成されている。各トランジスタのゲート電極、及びワード線が第１層に形成されている。また、高抵抗負荷（Ｒ１，Ｒ２）が第２層に形成されている。また、ＶＣＣ配線及びＧＮＤ配線が第３層に形成されている。そして、ビット線（ＢＬ１，ＢＬ２）が第４層に形成されている。
【０００４】
従来のＳＲＡＭにおいては、高抵抗負荷（Ｒ１，Ｒ２）を、駆動トランジスタＱｄ１、Ｑｄ２及び転送トランジスタＱｔ１、Ｑｔ２とは別のレイヤに設けることにより、セル面積の縮小化を図っている。この高抵抗負荷（Ｒ１，Ｒ２）のパターニングは、フォトリソグラフィーによって行われている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−００３９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術では、この高抵抗負荷（Ｒ１，Ｒ２）のパターニングを、フォトリソグラフィーによって行っている。半導体記憶装置に対するさらなる微細化が要求されたとき、特許文献１に記載の技術では、高抵抗負荷（Ｒ１，Ｒ２）のパターニングが困難となる場合がある。
【０００７】
特許文献１に記載のＳＲＡＭセルにおいて、高抵抗負荷（Ｒ１，Ｒ２）は、層間膜に設けられたコンタクトホールを導電体材料で埋めることによって形成される。半導体記憶装置の微細化に対応する高抵抗負荷（Ｒ１，Ｒ２）を形成するためには、製造時のコンタクトホールの断面積を縮小させることが求められる。コンタクトホールの断面積は、そのパターン形成に用いられるフォトリソグラフィーの精度や限界値で決定する。そのため、フォトリソグラフィーの限界を超えるコンタクトホールの形成が非常に困難なものとなる。
【０００８】
また、コンタクトホールの断面積を縮小することなく、高抵抗負荷（Ｒ１，Ｒ２）の抵抗値を上げようとする場合、高抵抗負荷（Ｒ１，Ｒ２）の高さを高くすることが求められる。高さの高い高抵抗負荷（Ｒ１，Ｒ２）の形成には、層間絶縁膜の膜厚を厚くし、コンタクトホールの深さを深くする必要が生じる。この場合、コンタクトホールのアスペクト比が増大してしまう。本発明が解決しようとする課題は、半導体記憶装置の面積を縮小する技術を提供することにある。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
上記の課題を解決するために、高抵抗付加型ラッチ回路（１２）と、その高抵抗付加型ラッチ回路（１２）に保持されるデータの読み出しと書込みとを制御する選択回路（１３）とを具備する半導体記憶装置（１１）を構成する。その高抵抗付加型ラッチ回路（１２）は、第１駆動トランジスタ（２２）と、第２駆動トランジスタ（２４）と、第１抵抗（１２１）と、第２抵抗（１２３）とを備えることが好ましい。また、その選択回路（１３）は、第１選択トランジスタ（３１）と、第２選択トランジスタ（３２）とを備えることが好ましい。ここにおいて、その第１抵抗（１２１）と第２抵抗（１２３）とは、サイドウォール状の導電性材料（２１）（２３）で形成されるものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、半導体記憶装置の面積を縮小する技術を提供することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本実施形態の半導体チップ１の構成を例示するブロック図である。
【図２】図２は、ＳＲＡＭセル１１の等価回路の構成を例示する回路図である。
【図３】図３は、ＳＲＡＭセル１１の構成を例示するレイアウト図である。
【図４】図４は、ＳＲＡＭ領域５のレイアウト構成を例示する平面図である。
【図５】図５は、本実施形態のＳＲＡＭセル１１の、断面の構成を例示する断面図である。
【図６】図６は、本実施形態のＳＲＡＭセル１１の、断面の構成を例示する断面図である。
【図７】図７は、本実施形態のＳＲＡＭセル１１の、断面の構成を例示する断面図である。
【図８】図８は、本実施形態のＳＲＡＭセル１１の、断面の構成を例示する断面図である。
【図９】図９は、本実施形態のＳＲＡＭセル１１の、断面の構成を例示する断面図である。
【図１０】図１０は、本実施形態のＳＲＡＭセル１１の、断面の構成を例示する断面図である。
【図１１】図１１は、ＳＲＡＭセル１１の製造における、第１工程の半導体構造物の構成を例示する平面図である。
【図１２Ａ】図１２Ａは、ＳＲＡＭセル１１の製造における、第２工程の半導体構造物の構成を例示する平面図である。
【図１２Ｂ】図１２Ｂは、第２工程の半導体構造物のＡ−Ｂ断面を例示する断面図である。
【図１３Ａ】図１３Ａは、ＳＲＡＭセル１１の製造における、第３工程の半導体構造物の構成を例示する平面図である。
【図１３Ｂ】図１３Ｂは、第３工程の半導体構造物のＡ−Ｂ断面を例示する断面図である。
【図１３Ｃ】図１３Ｃは、第３工程の半導体構造物のＣ−Ｄ断面を例示する断面図である。
【図１４Ａ】図１４Ａは、ＳＲＡＭセル１１の製造における、第４工程の半導体構造物の構成を例示する平面図である。
【図１４Ｂ】図１４Ｂは、第４工程の半導体構造物のＡ−Ｂ断面を例示する断面図である。
【図１４Ｃ】図１４Ｃは、第４工程の半導体構造物のＣ−Ｄ断面を例示する断面図である。
【図１４Ｄ】図１４Ｄは、第４工程の半導体構造物のＥ−Ｆ断面を例示する断面図である。
【図１５Ａ】図１５Ａは、ＳＲＡＭセル１１の製造における、第５工程の半導体構造物の構成を例示する平面図である。
【図１５Ｂ】図１５Ｂは、第５工程の半導体構造物のＡ−Ｂ断面を例示する断面図である。
【図１５Ｃ】図１５Ｃは、第５工程の半導体構造物のＣ−Ｄ断面を例示する断面図である。
【図１５Ｄ】図１５Ｄは、第５工程の半導体構造物のＥ−Ｆ断面を例示する断面図である。
【図１６Ａ】図１６Ａは、ＳＲＡＭセル１１の製造における、第６工程の半導体構造物の構成を例示する平面図である。
【図１６Ｂ】図１６Ｂは、第６工程の半導体構造物のＡ−Ｂ断面を例示する断面図である。
【図１７Ａ】図１７Ａは、ＳＲＡＭセル１１の製造における、第７工程の半導体構造物の構成を例示する平面図である。
【図１７Ｂ】図１７Ｂは、第７工程の半導体構造物のＡ−Ｂ断面を例示する断面図である。
【図１７Ｃ】図１７Ｃは、第７工程の半導体構造物のＣ−Ｄ断面を例示する断面図である。
【図１８Ａ】図１８Ａは、ＳＲＡＭセル１１の製造における、第８工程の半導体構造物の構成を例示する平面図である。
【図１８Ｂ】図１８Ｂは、第８工程の半導体構造物のＡ−Ｂ断面を例示する断面図である。
【図１８Ｃ】図１８Ｃは、第８工程の半導体構造物のＣ−Ｄ断面を例示する断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図１は、本実施形態の記憶装置２を搭載することが可能な半導体チップ１の構成を例示するブロック図である。半導体チップ１は、記憶装置２と、演算処理装置３と、周辺機能４とを備えている。その記憶装置２は、ＳＲＡＭ領域５と不揮発性メモリ領域６とを含んでいる。ＳＲＡＭ領域５には、複数のメモリセル（以下、ＳＲＡＭセル１１と記載する）がアレイ状に配置されている。
【００１４】
図２は、ＳＲＡＭ領域５に含まれるＳＲＡＭセル１１の等価回路の構成を例示する回路図である。ＳＲＡＭセル１１は、ラッチ回路１２と、選択回路１３とを含んでいる。ラッチ回路１２は、電源線１７と接地線１８との間に配置されている。第１抵抗１２１と、第１駆動トランジスタ２２と、第２抵抗１２３と第２駆動トランジスタ２４とを含んでいる。第１抵抗１２１は、電源線１７と第１ノード１２７との間に配置されている。第１駆動トランジスタ２２は、第１ノード１２７と第１駆動トランジスタ２２との間に配置されている。第２抵抗１２３は、電源線１７と第２ノード１２８との間に配置されている。第２駆動トランジスタ２４は、第２ノード１２８と接地線１８との間に配置されている。
【００１５】
また、第１駆動トランジスタ２２のゲートは、第１信号線１２５を介して第２ノード１２８に接続されている。同様に、第２駆動トランジスタ２４のゲートは、第２信号線１２６を介して第１ノード１２７に接続されている。
【００１６】
選択回路１３は、第１選択トランジスタ３１と、第２選択トランジスタ３２とを含んでいる。第１選択トランジスタ３１は、第１ディジット線１４と第１ノード１２７との間に配置されている。第１選択トランジスタ３１のゲートは、ワード線１６に接続されている。第２選択トランジスタ３２は、ワード線１６と第２ノード１２８と間に配置されている。第２選択トランジスタ３２のゲートは、ワード線１６に接続されている。
【００１７】
図３は、ＳＲＡＭセル１１の構成を例示するレイアウト図である。なお、図３に例示するレイアウト図には、本願発明の理解を容易にするために、層間絶縁膜やサイドウォール絶縁膜などの記載が省略されている箇所がある。ＳＲＡＭセル１１は、ラッチ回路１２と選択回路１３とを含んでいる。上述のように、ラッチ回路１２は、第１駆動トランジスタ２２と、第２駆動トランジスタ２４とを備え、選択回路１３は、第１選択トランジスタ３１と第２選択トランジスタ３２とを備えている。また、ＳＲＡＭセル１１は、第１抵抗用ポリシリコン２１と、第２抵抗用ポリシリコン２３と、第１信号線ポリシリコン２５と、第２信号線ポリシリコン２６と、第１シリサイド２７と、第２シリサイド２８とを含んでいる。
【００１８】
第１抵抗用ポリシリコン２１は、第１抵抗１２１に対応している。第２抵抗用ポリシリコン２３は、第２抵抗１２３に対応している。第１信号線ポリシリコン２５は、第１信号線１２５に対応している。第２信号線ポリシリコン２６は、第２信号線１２６に対応している。第１シリサイド２７は、第１ノード１２７に対応している。第２シリサイド２８は、第２ノード１２８に対応している。
【００１９】
図３を参照すると、本実施形態のＳＲＡＭセル１１においては、第１選択トランジスタ３１と第１駆動トランジスタ２２は、素子分離が延伸する方向に隣り合うように配置されている。その第１選択トランジスタ３１と第１駆動トランジスタ２２は、第１シリサイド２７の下に設けられた拡散層を共有している。また、第１駆動トランジスタ２２は、素子分離を介して第２選択トランジスタ３２の隣に配置されている。ＳＲＡＭセル１１において、第２選択トランジスタ３２と第２駆動トランジスタ２４とは、素子分離が延伸する方向に隣り合うように配置されている。その第２選択トランジスタ３２と第２駆動トランジスタ２４は、第２シリサイド２８の下に設けられた拡散層を共有している。そして、その第２駆動トランジスタ２４は、素子分離を介して第１選択トランジスタ３１の隣に配置されている。
【００２０】
第１抵抗用ポリシリコン２１は、第１選択トランジスタ３１のゲート電極の側方に形成されている。第１抵抗用ポリシリコン２１は、素子分離が延伸する方向とは直角な方向に沿って形成されている。その第１抵抗用ポリシリコン２１は、素子分離の上を通って、第２駆動トランジスタ２４のゲート電極の側方まで形成されている。本実施形態のＳＲＡＭセル１１において、第１抵抗用ポリシリコン２１は、高抵抗のポリシリコンで形成されていることが好ましい。
【００２１】
第２信号線ポリシリコン２６は、第１選択トランジスタ３１のゲート電極の、第１抵抗用ポリシリコン２１と反対側の側方に形成されている。その第２信号線ポリシリコン２６は、素子分離が延伸する方向とは直角な方向に沿って形成されている。その第２信号線ポリシリコン２６は、素子分離の上を通って、第２駆動トランジスタ２４のゲート電極の側方まで形成されている。その第２信号線ポリシリコン２６は、第２駆動トランジスタ２４のゲート電極の、第１抵抗用ポリシリコン２１の反対側の側方に配置されている。本実施形態のＳＲＡＭセル１１において、第２信号線ポリシリコン２６は、低抵抗のポリシリコンで形成されていることが好ましい。
【００２２】
第１信号線ポリシリコン２５は、第２信号線ポリシリコン２６に対向する位置に設けられている。その第１信号線ポリシリコン２５は、第２選択トランジスタ３２のゲート電極の側方に形成されている。第１信号線ポリシリコン２５は、素子分離が延伸する方向とは直角な方向に沿って形成されている。その第１信号線ポリシリコン２５は、素子分離の上を通って、第１駆動トランジスタ２２のゲート電極の側方まで形成されている。本実施形態のＳＲＡＭセル１１において、第１信号線ポリシリコン２５は、低抵抗のポリシリコンで形成されていることが好ましい。
【００２３】
第２抵抗用ポリシリコン２３は、第１駆動トランジスタ２２のゲート電極の、第１信号線ポリシリコン２５と反対側の側方に形成されている。その第２抵抗用ポリシリコン２３は、素子分離が延伸する方向とは直角な方向に沿って形成されている。その第２抵抗用ポリシリコン２３は、素子分離の上を通って、第２選択トランジスタ３２のゲート電極の側方まで形成されている。その第２抵抗用ポリシリコン２３は、第２選択トランジスタ３２のゲート電極の、第１信号線ポリシリコン２５の反対側の側方に配置されている。本実施形態のＳＲＡＭセル１１において、第２抵抗用ポリシリコン２３は、高抵抗のポリシリコンで形成されていることが好ましい。
【００２４】
図４は、本実施形態のＳＲＡＭセル１１を備えるＳＲＡＭ領域５のレイアウト構成を例示する平面図である。図４の平面図は、本願発明の理解を容易にするために、層間絶縁膜、Ｄｉｇｉｔ線、Ｗｏｒｄ線などを省略して記載している。本実施形態のＳＲＡＭ領域５には、複数のＳＲＡＭセル１１がアレイ状に配置されている。複数のＳＲＡＭセル１１の各々は、メモリコントローラやＣＰＵからの命令に応答して、データの保持と供給とを実行している。複数のＳＲＡＭセル１１の各々は、素子分離領域６４や、ＰＮ接合などで分離されている。
【００２５】
図５は、本実施形態における、ＳＲＡＭセル１１の断面の構成を例示する断面図である。図５は、上述の図４の平面図における、Ａ−Ｂ間の断面を例示している。そのＡ−Ｂ断面図に示されているように、ＳＲＡＭセル１１は、基板（ウェル）４１の上に形成された第１選択トランジスタ３１を備えている。また、ＳＲＡＭセル１１は、その基板（ウェル）４１の上に形成された第１駆動トランジスタ２２を備えている。第１選択トランジスタ３１と第１駆動トランジスタ２２とは、隣り合う位置に配置されている。第１選択トランジスタ３１と第１駆動トランジスタ２２との各々は、層間絶縁膜６３で覆われている。
【００２６】
図５に示されているように、第１選択トランジスタ３１は、第１拡散層４２と、第２拡散層４３と、第１選択トランジスタゲート電極４４とを備えている。第１選択トランジスタゲート電極４４の上部には、シリサイド４５が形成されている。第１拡散層４２と第２拡散層４３との間には、チャネル領域が設けられている。そのチャネル領域と第１選択トランジスタゲート電極４４との間には、ゲート絶縁膜４６が形成されている。また、第１拡散層４２は、第１拡散層シリサイド５１を介して、接続コンタクト５２に接続されている。
【００２７】
第１選択トランジスタゲート電極４４の隣には、絶縁膜４７を介して第１抵抗用ポリシリコン２１が形成されている。また、反対側の隣には、絶縁膜４８を介して第２信号線ポリシリコン２６が形成されている。絶縁膜４７は、その第１抵抗用ポリシリコン２１の側面と下面とに接するように形成されている。第１抵抗用ポリシリコン２１の上面と他の側面は、サイドウォール絶縁膜４９で覆われている。絶縁膜４８は、その第２信号線ポリシリコン２６の側面と下面とに接するように形成されている。第２信号線ポリシリコン２６の上面と他の側面の一部分は、サイドウォール絶縁膜５０で覆われている。
【００２８】
第２拡散層４３の上には、第１シリサイド２７が形成されている。その第１シリサイド２７は、第２拡散層４３の上に設けられたシリサイドであり、第２信号線ポリシリコン２６の側面に接触するように形成されている。そのため、第１シリサイド２７は、第２拡散層４３と、第２信号線ポリシリコン２６とを電気的に接続している。
【００２９】
第１駆動トランジスタ２２は、第２拡散層４３と、第３拡散層５３と、駆動トランジスタゲート電極５４とを備えている。第２拡散層４３は、第１抵抗用ポリシリコン２１と第１選択トランジスタ３１とで共用される。第３拡散層５３と第２拡散層４３との間には、チャネル領域が設けられている。そのチャネル領域と駆動トランジスタゲート電極５４との間には、ゲート絶縁膜５６が形成され、駆動トランジスタゲート電極５４は、そのゲート絶縁膜５６を介して基板（ウェル）４１の上に形成されている。第３拡散層５３は、第３拡散層シリサイド６１を介して接続コンタクト６２に接続されている。
【００３０】
駆動トランジスタゲート電極５４の隣には、絶縁膜５７を介して第１信号線ポリシリコン２５が形成されている。また、反対側の隣には、絶縁膜５８を介して第２抵抗用ポリシリコン２３が形成されている。絶縁膜５７は、その第１信号線ポリシリコン２５の側面と下面とに接するように形成されている。また、第１信号線ポリシリコン２５の、絶縁膜５７の反対の側面には、サイドウォール絶縁膜５９が形成されている。絶縁膜５８は、その第２抵抗用ポリシリコン２３の側面と下面とに接するように形成されている。また、第２抵抗用ポリシリコン２３の、絶縁膜５８の反対の側面は、サイドウォール絶縁膜６０で覆われている。
【００３１】
図５を参照すると、第１駆動トランジスタ２２の駆動トランジスタゲート電極５４の上には、シリサイド５５が形成されている。そのシリサイド５５は、第１信号線ポリシリコン２５と第２抵抗用ポリシリコン２３との上にも形成されている。換言すると、第１信号線ポリシリコン２５の上部は、シリサイド５５で覆われており、第２抵抗用ポリシリコン２３の上部は、シリサイド５５で覆われている。さらに、そのシリサイド５５は、絶縁膜５７と絶縁膜５８の上にも形成されている。これによって、シリサイド５５は、第２信号線ポリシリコン２６と、第２抵抗用ポリシリコン２３と、駆動トランジスタゲート電極５４とを電気的に接続している。
【００３２】
図６は、本実施形態のＳＲＡＭセル１１の断面の構成を例示する断面図である。図６は、上述の図４の平面図における、Ｃ−Ｄ間の断面を例示している。その断面図に示されているように、素子分離領域６４の上には、第１抵抗用ポリシリコン２１と、第２信号線ポリシリコン２６と、第１信号線ポリシリコン２５と、第２抵抗用ポリシリコン２３とが、設けられている。また、第１抵抗用ポリシリコン２１と第２信号線ポリシリコン２６との間の第１選択トランジスタゲート電極４４は除去され、層間絶縁膜６３によって絶縁されている。同様に、第１信号線ポリシリコン２５と第２抵抗用ポリシリコン２３との間の駆動トランジスタゲート電極５４は除去され、層間絶縁膜６３によって絶縁されている。
【００３３】
図６を参照すると、Ｃ−Ｄ断面において、サイドウォール絶縁膜５０は、第２信号線ポリシリコン２６の上面と側面とを覆っている。また、サイドウォール絶縁膜５９は、第１信号線ポリシリコン２５の上面と側面とを覆っている。さらに、サイドウォール絶縁膜６０は、第２抵抗用ポリシリコン２３の上面と側面とを覆っている。これによって、第１抵抗用ポリシリコン２１、第２信号線ポリシリコン２６、第１信号線ポリシリコン２５、および第２抵抗用ポリシリコン２３は、素子分離領域６４を介して隣り合う素子を適切に接続することが可能となる。
【００３４】
図７は、本実施形態のＳＲＡＭセル１１の断面の構成を例示する断面図である。図７は、上述の図４の平面図における、Ｅ−Ｆ間の断面を例示している。Ｅ−Ｆ断面に示されているように、ＳＲＡＭセル１１は、第１抵抗用ポリシリコン２１と電源線（図示されず）とを接続する接続コンタクト６８を備えている。接続コンタクト６８は、引き出し電極シリサイド８０を介して第１抵抗用ポリシリコン２１に接続されている。また、素子分離領域６４の上まで形成される第１選択トランジスタゲート電極４４は、シリサイド４５を介して接続コンタクト６７に接続されている。
【００３５】
図８は、本実施形態のＳＲＡＭセル１１の断面の構成を例示する断面図である。図８は、上述の図４の平面図における、Ｇ−Ｈ間の断面を例示している。図８に示されているように、ＳＲＡＭセル１１において、第１駆動トランジスタ２２と第２選択トランジスタ３２とが、素子分離領域６４を挟んで隣り合うように配置されている。
【００３６】
第２選択トランジスタ３２は、第２選択トランジスタゲート電極６５を備えている。第２選択トランジスタゲート電極６５は、第２選択トランジスタゲート絶縁膜６９を介して基板（ウェル）４１のチャネル領域の上に形成されている。また、第２選択トランジスタゲート電極６５の上には、第２選択トランジスタゲートシリサイド６６が形成されている。第２選択トランジスタゲート電極６５は、その第２選択トランジスタゲートシリサイド６６を介して接続コンタクトから供給されるゲート電圧を受ける。
【００３７】
図９は、本実施形態のＳＲＡＭセル１１の断面の構成を例示する断面図である。図９は、上述の図４の平面図における、Ｉ−Ｊ間の断面を例示している。図９に示されているように、第２抵抗用ポリシリコン２３は、第１駆動トランジスタ２２と第２選択トランジスタ３２とを接続するように一体的に形成されている。また、第１駆動トランジスタ２２のシリサイド５５は、第２抵抗用ポリシリコン２３に接続されている。
【００３８】
図１０は、本実施形態のＳＲＡＭセル１１の断面の構成を例示する断面図である。図１０は、上述の図４の平面図における、Ｋ−Ｌ間の断面を例示している。図１０に示されているように、第１信号線ポリシリコン２５は、第１駆動トランジスタ２２と第２選択トランジスタ３２とを接続するように一体的に形成されている。また、第１駆動トランジスタ２２のシリサイド５５は、第１信号線ポリシリコン２５に接続されている。
【００３９】
以下に、本実施形態のＳＲＡＭセル１１を形成するための製造工程について説明を行う。図１１は、ＳＲＡＭセル１１の製造における、第１工程の半導体構造物の構成を例示する平面図である。図１１を参照すると、その第１工程において、基板（ウェル）４１に、所定の間隔でトレンチを形成する。そのトレンチを絶縁材料で埋めて、一定の方向に延伸する素子分離領域６４を形成する。
【００４０】
図１２Ａは、ＳＲＡＭセル１１を形成するための第２工程の半導体構造物の構成を例示する平面図である。その第２工程において、基板（ウェル）４１と素子分離領域６４とを覆う絶縁膜とポリシリコン膜を形成する。そのポリシリコン膜の上に、ゲート電極に対応するレジストパターンを形成し、そのレジストパターンをマスクに、その絶縁膜とポリシリコン膜をエッチングする。それによって、素子分離領域６４が延伸する方向と直角な方向に、ゲート電極用第１ポリシリコン３３とゲート電極用第２ポリシリコン３４を形成する。その後、露出している基板（ウェル）４１に不純物を注入する。
【００４１】
図１２Ｂは、上述の平面図に示された半導体構造物を、一点鎖線Ａ−Ｂに示される位置で切断した場合の断面を例示する断面図である。Ａ−Ｂ断面における半導体構造物は、第２工程において、ゲート絶縁膜４６の上にゲート電極用第１ポリシリコン３３が形成され、ゲート絶縁膜５６の上に、第１選択トランジスタゲート電極４４が形成される。また、その第２工程において、第１拡散層４２と、第２拡散層４３と、第３拡散層５３とが形成される。
【００４２】
図１３Ａは、ＳＲＡＭセル１１を形成するための第３工程の半導体構造物の構成を例示する平面図である。その第３工程において、半導体構造物を全体的に覆う絶縁膜７１を形成した後、その絶縁膜７１の上に、ポリシリコン膜７２を形成する。さらに、後の工程で引き出し電極（裏打ち配線）となる箇所に、保護膜７３を形成する。なお、本実施形態において、ポリシリコン膜７２は、一定以上の電気抵抗を有するような材料であることが好ましい。
【００４３】
図１３Ｂは、上述の平面図に示された半導体構造物のＡ−Ｂ断面を例示する断面図である。図１３Ｂに示されているように、その第３工程において、後の工程でトンネル絶縁膜となる絶縁膜７１を、全体的に形成する。そして、その絶縁膜７１の上に、後の工程で、第１抵抗用ポリシリコン２１、第２抵抗用ポリシリコン２３、第１信号線ポリシリコン２５、および第２信号線ポリシリコン２６となるポリシリコン膜７２を形成する。
【００４４】
図１３Ｃは、上述の平面図に示された半導体構造物のＣ−Ｄ断面を例示する断面図である。図１３Ｃに示されているように、その第３工程において、後の工程で引き出し電極（裏打ち配線）となる箇所（例えば駆動トランジスタゲート電極５４の側方など）に、ポリシリコン膜７２を保護する保護膜７３を形成する。
【００４５】
図１４Ａは、ＳＲＡＭセル１１を形成するための第４工程の半導体構造物の構成を例示する平面図である。その第４工程において、ポリシリコン膜７２をエッチバックして、第１抵抗用ポリシリコン２１、第２信号線ポリシリコン２６、第１信号線ポリシリコン２５および第２抵抗用ポリシリコン２３となるサイドウォール形状のポリシリコン膜を形成する。その後、第１抵抗用ポリシリコン２１と第２抵抗用ポリシリコン２３となるポリシリコン膜に、所定の不純物を注入して、高抵抗のポリシリコン膜である第１抵抗用ポリシリコン２１、第２抵抗用ポリシリコン２３を形成する。
【００４６】
その後、第１信号線ポリシリコン２５と第２信号線ポリシリコン２６となるポリシリコン膜に、さらに、多くの不純物を注入して、低抵抗のポリシリコン膜である第１信号線ポリシリコン２５、第２信号線ポリシリコン２６を形成する。これによって、第１抵抗用ポリシリコン２１、第２信号線ポリシリコン２６、第１信号線ポリシリコン２５、および第２抵抗用ポリシリコン２３を形成する。その後、露出している絶縁膜７１を除去し、絶縁膜４７、絶縁膜４８、絶縁膜５７および絶縁膜５８を形成する。また、その第４工程において、ポリシリコン膜７２を保護していた保護膜７３を除去する。
【００４７】
図１４Ｂは、上述の平面図に示された半導体構造物のＡ−Ｂ断面を例示する断面図である。図１４Ｂに示されているように、その第４工程において、半導体構造物を全体的に覆っていたポリシリコン膜７２をエッチバックして、サイドウォール形状のポリシリコンを形成する。そのポリシリコン膜のうちの、第１抵抗用ポリシリコン２１、第２抵抗用ポリシリコン２３に対応するポリシリコン膜を、アンドープの状態とするか、若しくは、所定の不純物を注入することで、サイドウォール形状の高抵抗のポリシリコン膜を形成する。その後、第１信号線ポリシリコン２５と第２信号線ポリシリコン２６となるポリシリコン膜を、第１抵抗用ポリシリコン２１と第２抵抗用ポリシリコン２３より低抵抗となるように、不純物を注入する。それによって、低抵抗のポサイドウォール形状のリシリコン膜を形成する。その後、露出している絶縁膜７１を除去する。
【００４８】
図１４Ｃは、上述の平面図に示された半導体構造物のＣ−Ｄ断面を例示する断面図である。図１４Ｃに示されているように、その第４工程において、引き出し電極（裏打ち配線）となる箇所の第２抵抗用ポリシリコン２３を維持しつつ、エッチバックを行う。その後、保護膜７３を除去する。
【００４９】
図１４Ｄは、上述の平面図に示された半導体構造物のＥ−Ｆ断面を例示する断面図である。Ｅ−Ｆ断面図に示されているように、その第４工程において、素子分離領域６４の上に、引き出し電極（裏打ち配線）となる引き出し電極用ポリシリコン２３ａが形成される。
【００５０】
図１５Ａは、ＳＲＡＭセル１１を形成するための第５工程の半導体構造物の構成を例示する平面図である。その第５工程において、半導体構造物を全体的に覆う絶縁膜を形成した後、その絶縁膜をエッチバックする。それによって、絶縁膜７４と、絶縁膜７５と、絶縁膜７６と、絶縁膜７７とを形成する。絶縁膜７４は、第１抵抗用ポリシリコン２１を覆うように形成される。絶縁膜７５は、第２信号線ポリシリコン２６を覆うように形成される。絶縁膜７６は、第１信号線ポリシリコン２５を覆うように形成される。絶縁膜７７は、第２抵抗用ポリシリコン２３を覆うように形成される。
【００５１】
図１５Ｂは、上述の平面図に示された半導体構造物のＡ−Ｂ断面を例示する断面図である。図１５Ｂに示されているように、その第５工程において、サイドウォール形状に形成されていたポリシリコン膜（第１抵抗用ポリシリコン２１、第２信号線ポリシリコン２６、第１信号線ポリシリコン２５および第２抵抗用ポリシリコン２３）は、それぞれが絶縁膜（絶縁膜７４、絶縁膜７５、絶縁膜７６、および絶縁膜７７）で覆われる。
【００５２】
図１５Ｃは、上述の平面図に示された半導体構造物のＣ−Ｄ断面を例示する断面図である。図１５Ｃに示されているように、第５工程において、素子分離領域６４の上に設けられた引き出し電極用ポリシリコン２３ａは、その一部分が絶縁膜７７に覆われ、他の部分が露出する。
【００５３】
図１５Ｄは、上述の平面図に示された半導体構造物のＥ−Ｆ断面を例示する断面図である。図１５Ｄに示されているように、第５工程において、素子分離領域６４の上に設けられた引き出し電極用ポリシリコン２３ａの側面に、絶縁膜７７によるサイドウォール絶縁膜が形成される。
【００５４】
図１６Ａは、ＳＲＡＭセル１１を形成するための第６工程の半導体構造物の構成を例示する平面図である。その第６工程において、ポリシリコン膜を覆っていた絶縁膜を選択的に除去する。絶縁膜が除去された領域には、後の工程でシリサイドが形成される。
【００５５】
図１６Ａに示されているように、その第６工程では、第１駆動トランジスタ２２と、第２駆動トランジスタ２４と、第１選択トランジスタ３１と、第２選択トランジスタ３２とのそれぞれにおいて、シリサイドが形成される領域を特定する。そして、その領域を覆っている絶縁膜を、選択的に除去する。領域８１において、絶縁膜７５を部分的に除去して第２信号線ポリシリコン２６の側面を露出する。領域８２において、絶縁膜７６を部分的に除去して、第１信号線ポリシリコン２５の上部と絶縁膜５７の上部とを露出する。また、その領域８２において、絶縁膜７７を部分的に除去して、第２抵抗用ポリシリコン２３の上部と絶縁膜５８の上部とを露出する。
【００５６】
領域８３において、絶縁膜７６を部分的に除去して第１信号線ポリシリコン２５の側面を露出する。領域８４において、絶縁膜７５を部分的に除去して、第２信号線ポリシリコン２６の上部と、絶縁膜４８の上部とを露出する。また、その領域８４において、絶縁膜７５を部分的に除去して、第１抵抗用ポリシリコン２１の上部と、絶縁膜４７の上部とを露出する。
【００５７】
図１６Ｂは、上述の平面図に示された半導体構造物のＡ−Ｂ断面を例示する断面図である。図１６Ｂに示されているように、その第６工程において、第２信号線ポリシリコン２６の側面の一部が露出する。また、第２抵抗用ポリシリコン２３と第１信号線ポリシリコン２５の上部が部分的に露出する。さらに、第２抵抗用ポリシリコン２３とゲート電極用第２ポリシリコン３４との間の絶縁膜５８が露出し、第１信号線ポリシリコン２５とゲート電極用第２ポリシリコン３４との間の絶縁膜５８が露出する。
【００５８】
図１７Ａは、ＳＲＡＭセル１１を形成するための第７工程の半導体構造物の構成を例示する平面図である。その第７工程において、ポリシリコンが露出している部分に、シリサイドを形成する。図１７Ａに示されているように、その第７工程では、第１拡散層シリサイド５１と、第３拡散層シリサイド６１と、第１シリサイド２７と、シリサイド７８と、シリサイド７９と、引き出し電極シリサイド８０が形成される。
【００５９】
シリサイド７８は、絶縁膜４７と絶縁膜４８の上を覆い、かつ、第１抵抗用ポリシリコン２１と第２信号線ポリシリコン２６とゲート電極用第１ポリシリコン３３とを電気的に接続する。シリサイド７９は、絶縁膜５７と絶縁膜５８の上を覆い、かつ、第２抵抗用ポリシリコン２３と第１信号線ポリシリコン２５とゲート電極用第２ポリシリコン３４とを電気的に接続する。第１シリサイド２７は、第２拡散層４３と第２信号線ポリシリコン２６を電気的に接続する。
【００６０】
図１７Ｂは、上述の平面図に示された半導体構造物のＡ−Ｂ断面を例示する断面図である。図１７Ｂに示されているように、その第７工程において、第１拡散層４２の上に第１拡散層シリサイド５１が形成され、第３拡散層５３の上に第３拡散層シリサイド６１が形成される。また、第１シリサイド２７は、第２拡散層４３の表面と、第２信号線ポリシリコン２６の側面とを接続する。シリサイド７８は、ゲート電極用第１ポリシリコン３３の上に形成される。シリサイド７９は、第２抵抗用ポリシリコン２３と、第１信号線ポリシリコン２５と、ゲート電極用第２ポリシリコン３４とを接続するように形成される。
【００６１】
図１７Ｃは、上述の平面図に示された半導体構造物のＣ−Ｄ断面を例示する断面図である。図１７Ｃに示されているように、その第７工程において、引き出し電極用ポリシリコン２３ａの位置に引き出し電極シリサイド８０が形成される。
【００６２】
図１８Ａは、ＳＲＡＭセル１１を形成するための第８工程の半導体構造物の構成を例示する平面図である。その第８工程において、連続的の形成されていた材料に対し、素子分離領域６４の上の部分を、所定の範囲で除去する。それによって、隣り合うＳＲＡＭセル１１同士を分離する。図１８Ａに示されているように、領域８５、領域８６、領域８７および領域８８において、素子分離領域６４が露出するまでエッチングを行う。
【００６３】
図１８Ｂは、上述の平面図に示された半導体構造物のＡ−Ｂ断面を例示する断面図である。図１８Ｂに示されているように、その第８工程において、絶縁膜７５、絶縁膜７６、絶縁膜７７、およびシリサイド７９の一部が除去される。また、領域８８において、絶縁膜７４、絶縁膜７５、絶縁膜７６およびシリサイド７８の一部が除去される。その工程によって、サイドウォール絶縁膜４９、サイドウォール絶縁膜５０、サイドウォール絶縁膜５９およびサイドウォール絶縁膜６０が形成される。
【００６４】
そして、その絶縁膜７５の下の第２信号線ポリシリコン２６の一部が除去され、隣のセルの第２信号線ポリシリコン２６と分離される。また、絶縁膜７６の下の第１信号線ポリシリコン２５が除去され、隣のセルの第１信号線ポリシリコン２５と分離される。また、絶縁膜７７の下の第２抵抗用ポリシリコン２３が除去され、隣のセルの第２抵抗用ポリシリコン２３と分離される。
【００６５】
また、領域８５において、ゲート電極用第２ポリシリコン３４が除去され、隣のセルのゲート電極用第２ポリシリコン３４と分離される。そして、領域８６において、ゲート電極用第２ポリシリコン３４が除去される。同様に、領域８７において、ゲート電極用第１ポリシリコン３３が除去され、領域８８において、ゲート電極用第１ポリシリコン３３除去される。この工程によって、ラッチ回路１２と選択回路１３とが形成される。
【００６６】
図１８Ｃは、上述の平面図に示された半導体構造物のＣ−Ｄ断面を例示する断面図である。図１８Ｃに示されているように、その第８工程において、引き出し電極以外の部分が除去され、素子分離領域６４の表面が露出する。この工程によって、隣り合うＳＲＡＭセル１１同士が独立に設けられる。
【００６７】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００６８】
１…半導体チップ
２…記憶装置
３…演算処理装置
４…周辺機能
５…ＳＲＡＭ領域
６…不揮発性メモリ領域
１１…ＳＲＡＭセル
１２…ラッチ回路
１３…選択回路
１４…第１ディジット線
１５…第２ディジット線
１６…ワード線
１７…電源線
１８…接地線
２１…第１抵抗用ポリシリコン
２２…第１駆動トランジスタ
２３…第２抵抗用ポリシリコン
２３ａ…引き出し電極用ポリシリコン
２４…第２駆動トランジスタ
２５…第１信号線ポリシリコン
２６…第２信号線ポリシリコン
２７…第１シリサイド
２８…第２シリサイド
３１…第１選択トランジスタ
３２…第２選択トランジスタ
３３…ゲート電極用第１ポリシリコン
３４…ゲート電極用第２ポリシリコン
４１…基板（ウェル）
４２…第１拡散層
４２ａ…第１拡散層
４３…第２拡散層
４４…第１選択トランジスタゲート電極
４５…シリサイド
４６…ゲート絶縁膜
４７…絶縁膜
４８…絶縁膜
４９…サイドウォール絶縁膜
５０…サイドウォール絶縁膜
５１…第１拡散層シリサイド
５２…接続コンタクト
５３…第３拡散層
５４…駆動トランジスタゲート電極
５５…シリサイド
５６…ゲート絶縁膜
５７…絶縁膜
５８…絶縁膜
５９…サイドウォール絶縁膜
６０…サイドウォール絶縁膜
６１…第３拡散層シリサイド
６２…接続コンタクト
６３…層間絶縁膜
６４…素子分離領域
６５…第２選択トランジスタゲート電極
６６…第２選択トランジスタゲートシリサイド
６７…接続コンタクト
６８…接続コンタクト
６９…第２選択トランジスタゲート絶縁膜
７１…絶縁膜
７２…ポリシリコン膜
７３…保護膜
７４…絶縁膜
７５…絶縁膜
７６…絶縁膜
７７…絶縁膜
７８…シリサイド
７９…シリサイド
８０…引き出し電極シリサイド
８１…領域
８２…領域
８３…領域
８４…領域
８５…領域
８６…領域
８７…領域
８８…領域
１２１…第１抵抗
１２３…第２抵抗
１２５…第１信号線
１２６…第２信号線
１２７…第１ノード
１２８…第２ノード
【図１】
2012043997.tif 000003
【図２】
2012043997.tif 000004
【図３】
2012043997.tif 000005
【図４】
2012043997.tif 000006
【図５】
2012043997.tif 000007
【図６】
2012043997.tif 000008
【図７】
2012043997.tif 000009
【図８】
2012043997.tif 000010
【図９】
2012043997.tif 000011
【図１０】
2012043997.tif 000012
【図１１】
2012043997.tif 000013
【図１２Ａ】
2012043997.tif 000014
【図１２Ｂ】
2012043997.tif 000015
【図１３Ａ】
2012043997.tif 000016
【図１３Ｂ】
2012043997.tif 000017
【図１３Ｃ】
2012043997.tif 000018
【図１４Ａ】
2012043997.tif 000019
【図１４Ｂ】
2012043997.tif 000020
【図１４Ｃ】
2012043997.tif 000021
【図１４Ｄ】
2012043997.tif 000022
【図１５Ａ】
2012043997.tif 000023
【図１５Ｂ】
2012043997.tif 000024
【図１５Ｃ】
2012043997.tif 000025
【図１５Ｄ】
2012043997.tif 000026
【図１６Ａ】
2012043997.tif 000027
【図１６Ｂ】
2012043997.tif 000028
【図１７Ａ】
2012043997.tif 000029
【図１７Ｂ】
2012043997.tif 000030
【図１７Ｃ】
2012043997.tif 000031
【図１８Ａ】
2012043997.tif 000032
【図１８Ｂ】
2012043997.tif 000033
【図１８Ｃ】
2012043997.tif 000034