(57)【要約】【課題】ランプ信号を用いることなくＤＡ変換を行う構造とすることでランプ信号の波形の変形による表示画像の不具合を解消する。【解決手段】１Ｈ内において、表示する映像信号の画素値と一定周期のクロックを計数するカウンタのカウンタ値とを比較し、画素値とカウンタ値とが一致した時に、データ線ＶＤjの電位がそれまでのａからｂに変化する。蓄積ゲートＧSは、ゲート線ＡＧiの電圧が、電位ａよりも低い電位ｃから電位よりも高い電位ｄに変化した時に、ＶＤjから一定量の電荷を転送されて蓄積する。転送ゲートＧTは、ゲート線ＴＧiの電圧が、電位ｃよりも低い電位ｅから電位ｃよりも高い電位ｆに変化した時に、上記の蓄積電荷を保持容量ＣSに転送して保持させる。データ線ＶＤjの電位がｂに変化するまで、上記の蓄積と転送の動作を巡回的に繰り返し、その繰り返し回数に応じた電荷量を保持容量ＣSに保持する。【選択図】図３
2012083677.tif 000002
【特許請求の範囲】
【請求項１】
３本のゲート線を一組とする複数組のゲート線と複数本のデータ線とがそれぞれ交差する交差部に設けられた画素を構成しており、
対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、
前記画素電極に一端が接続された保持容量と、
前記３本のゲート線のうち第１のゲート線を介して印加される第１のゲート電圧が、前記データ線の所定の電位よりも低い第１の電位から前記所定の電位よりも高い第２の電位に変化した時に、前記データ線から一定量の電荷を転送して蓄積する蓄積ゲートと、
前記３本のゲート線のうち第２のゲート線を介して印加される第２のゲート電圧が、前記第１の電位よりも低い第３の電位から前記第１の電位よりも高い第４の電位に変化した時に、前記蓄積ゲートに蓄積された前記電荷を前記保持容量に転送して保持させる転送ゲートと、
前記３本のゲート線のうち第３のゲート線を介して印加されるゲート電圧により、１水平走査期間の始めに前記保持容量の電荷をリセットするトランジスタと
を備えることを特徴とする液晶表示素子。
【請求項２】
前記蓄積ゲートは、
基板上に形成された第１の拡散層と、前記基板上に前記第１の拡散層に隣接して前記第１の拡散層よりも不純物濃度が低く形成された第２の拡散層と、前記第１及び第２の拡散層の上方に絶縁膜を介して形成され、かつ、前記第１のゲート線に接続された第１のゲート電極とよりなり、
前記転送ゲートは、
前記基板上に前記第１の拡散層に隣接して前記第２の拡散層よりも不純物濃度が低く形成された第３の拡散層と、前記第３の拡散層の上方に絶縁膜を介して形成され、かつ、前記第２のゲート線に接続された第２のゲート電極とよりなる
ことを特徴とする請求項１記載の液晶表示素子。
【請求項３】
３本のゲート線を一組とする複数組のゲート線と複数本のデータ線とがそれぞれ交差する交差部に設けられた画素を構成しており、
対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、
前記画素電極に一端が接続された保持容量と、
前記３本のゲート線のうち第１のゲート線を介して印加される第１のゲート電圧が、前記データ線の所定の電位よりも低い第１の電位から前記所定の電位よりも高い第２の電位に変化した時に、前記データ線から一定量の電荷を転送して蓄積する蓄積ゲートと、
前記３本のゲート線のうち第２のゲート線を介して印加される第２のゲート電圧が、前記第１の電位よりも低い第３の電位から前記第１の電位よりも高い第４の電位に変化した時に、前記蓄積ゲートに蓄積された前記電荷を前記保持容量に転送して保持させる転送ゲートと、
前記３本のゲート線のうち第３のゲート線を介して印加されるゲート電圧により、１水平走査期間の始めに前記保持容量の電荷をリセットするトランジスタと
を備える液晶表示素子に対して、
前記保持容量の電荷のリセット後に、表示する映像信号の画素値と一定周期のクロックを計数するカウンタのカウンタ値とを比較し、前記画素値と前記カウンタ値とが一致した時に、前記第２の電位よりも高い電位の一致パルスを前記データ線へ出力する一致パルス出力ステップと、
前記第１のゲート電圧を前記クロックに同期して前記第１の電位及び前記第２の電位に交互に変化させると共に、前記第１のゲート電圧が前記第１の電位に変化した直後に前記第４の電位に変化するように、前記第２のゲート電圧を前記クロックに同期して前記第３の電位及び前記第４の電位に交互に変化させるゲート電圧発生ステップと
を含み、前記データ線の電位が前記所定の電位から前記一致パルスの電位に変化するまで、前記蓄積ゲートによる一定量の電荷の蓄積と前記転送ゲートによる前記電荷の前記保持容量への転送とを巡回的に繰り返し、その繰り返し回数に応じた電荷量を前記保持容量に保持することを特徴とする液晶表示素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示素子及びその駆動方法に係り、特にデジタル映像信号をアナログ映像信号に変換して液晶素子により表示するアクティブマトリクス型の液晶表示素子及びその駆動方法に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon）型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置は、透明電極（共通電極）、液晶層、マトリクス状に配置された反射電極（画素電極）、及びシリコン基板上に液晶駆動回路が形成された液晶表示素子などが重なった構造を有している。
【０００３】
従来の液晶表示装置では、複数本のデータ線（列信号線）と複数本のゲート線（行走査線）との各交差部にそれぞれ設けられた画素が、ゲート線を介して入力される行走査信号により選択される。この液晶表示装置では、外部から入力される表示されるべきデジタル映像信号を、内部のＤＡ変換回路によりデジタル・アナログ変換（ＤＡ変換）して得たアナログの映像信号電圧を、データ線と選択された画素内にある垂直方向の画素選択トランジスタとを経由して保持容量に書き込んだ後、液晶素子の画素電極に印加する。
【０００４】
液晶素子は、互いに対向して設けられた画素電極と共通電極との間に液晶層が挟持された構造であり、共通電極には固定電位が印加される。これにより、液晶表示装置は、画素電極を上記のような映像の画素値に対応したアナログ映像信号電圧に応じて駆動することにより、液晶層の光透過率を制御し、映像として表示する。
【０００５】
上記のＤＡ変換回路を備えた液晶表示装置として、例えばランプ信号を用いてデジタル映像信号を画素単位でアナログ映像信号に変換して液晶素子を駆動する液晶表示装置が知られている（例えば、特許文献１参照）。
【０００６】
この特許文献１記載の従来の液晶表示装置では、黒レベルから白レベルまでの全階調のレベルが１水平走査期間（１Ｈ）周期で単調的に変化する傾斜波信号であるランプ信号を複数（水平方向の画素数と同じ数）設けられたビデオスイッチに共通に供給すると共に、そのランプ信号に同期したクロックでカウンタをカウントアップすることで、ランプ信号の階調値に応じたカウント値を出力させる。なお、上記の複数のビデオスイッチは水平走査期間の開始毎に一斉にオンとされる。そして、このカウント値とラインバッファにラッチされているデジタル映像信号の水平方向の画素値とを、水平方向の画素数と同じ数設けられたコンパレータにより画素単位で比較し、カウント値が上記のラインバッファにラッチされた画素値と同じ値となったコンパレータから一致パルスを出力させて、その画素に対応するビデオスイッチをオフとし、このときのランプ信号の電圧をオフとされたビデオスイッチにデータ線を介して接続された画素に供給することでアナログ映像信号への変換が行われる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭６４-８６１９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の従来の液晶表示装置は、水平走査期間の始めに全てのビデオスイッチをオンとしてから、デジタル映像信号の画素値に応じたランプ信号の電圧をビデオスイッチをオフとしてサンプルホールドし、画素に供給する構成であるため、デジタル映像信号の絵柄によって複数のビデオスイッチが同時にオフとなったり、オフとなるタイミングが異なるため、ランプ信号に対する負荷状態が大きく変化することがある。
【０００９】
例えば、ランプ信号が黒レベルから白レベルまで漸次増加する波形であり、デジタル映像信号が黒又は黒に近い階調の画素が多い場合、ランプ信号の立ち上がりの初期に多数のビデオスイッチが同時にオフとなってしまう。ビデオスイッチがオフとなった場合、ランプ信号をビデオスイッチに供給するためのランプ信号線とデータ線とが切断されてしまう。ビデオスイッチがオンの場合はデータ線がランプ信号線の負荷として作用しているため、上記のような多数のビデオスイッチが同時にオフとなることで上記の切断が生じると、ランプ信号線側から見た負荷容量が大幅に小さくなり、そうでない場合に対してランプ信号の立ち上がりが早くなるような波形の変形を生じる。このように立ち上がりが早くなるようなランプ信号波形の変形が生じた場合は、変形が生じない場合よりも画面が明るくなってしまうという不具合が発生したり、表示画像に所謂ストリーキングと称されるノイズが発生し、画質を劣化させる。
【００１０】
本発明は以上の点に鑑みなされたもので、ランプ信号を用いることなくＤＡ変換を行う構造とすることでランプ信号の波形の変形による表示画像の不具合を解消し得る液晶表示素子及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するため、本発明の液晶表示素子は、３本のゲート線を一組とする複数組のゲート線と複数本のデータ線とがそれぞれ交差する交差部に設けられた画素を構成しており、対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、画素電極に一端が接続された保持容量と、３本のゲート線のうち第１のゲート線を介して印加される第１のゲート電圧が、データ線の所定の電位よりも低い第１の電位から所定の電位よりも高い第２の電位に変化した時に、データ線から一定量の電荷を転送して蓄積する蓄積ゲートと、３本のゲート線のうち第２のゲート線を介して印加される第２のゲート電圧が、第１の電位よりも低い第３の電位から第１の電位よりも高い第４の電位に変化した時に、蓄積ゲートに蓄積された電荷を保持容量に転送して保持させる転送ゲートと、３本のゲート線のうち第３のゲート線を介して印加されるゲート電圧により、１水平走査期間の始めに保持容量の電荷をリセットするトランジスタとを備えることを特徴とする。
【００１２】
また、上記の目的を達成するため、本発明の液晶表示素子は、蓄積ゲートは、基板上に形成された第１の拡散層と、基板上に第１の拡散層に隣接して第１の拡散層よりも不純物濃度が低く形成された第２の拡散層と、第１及び第２の拡散層の上方に絶縁膜を介して形成され、かつ、第１のゲート線に接続された第１のゲート電極とよりなり、
転送ゲートは、基板上に第１の拡散層に隣接して第２の拡散層よりも不純物濃度が低く形成された第３の拡散層と、第３の拡散層の上方に絶縁膜を介して形成され、かつ、第２のゲート線に接続された第２のゲート電極とよりなることを特徴とする。
【００１３】
また、上記の目的を達成するため、本発明の液晶表示素子の駆動方法は、３本のゲート線を一組とする複数組のゲート線と複数本のデータ線とがそれぞれ交差する交差部に設けられた画素を構成しており、対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、画素電極に一端が接続された保持容量と、３本のゲート線のうち第１のゲート線を介して印加される第１のゲート電圧が、データ線の所定の電位よりも低い第１の電位から所定の電位よりも高い第２の電位に変化した時に、データ線から一定量の電荷を転送して蓄積する蓄積ゲートと、３本のゲート線のうち第２のゲート線を介して印加される第２のゲート電圧が、第１の電位よりも低い第３の電位から第１の電位よりも高い第４の電位に変化した時に、蓄積ゲートに蓄積された電荷を保持容量に転送して保持させる転送ゲートと、３本のゲート線のうち第３のゲート線を介して印加されるゲート電圧により、１水平走査期間の始めに保持容量の電荷をリセットするトランジスタとを備える液晶表示素子に対して、
保持容量の電荷のリセット後に、表示する映像信号の画素値と一定周期のクロックを計数するカウンタのカウンタ値とを比較し、画素値とカウンタ値とが一致した時に、第２の電位よりも高い電位の一致パルスをデータ線へ出力する一致パルス出力ステップと、第１のゲート電圧をクロックに同期して第１の電位及び第２の電位に交互に変化させると共に、第１のゲート電圧が第１の電位に変化した直後に第４の電位に変化するように、第２のゲート電圧をクロックに同期して第３の電位及び第４の電位に交互に変化させるゲート電圧発生ステップとを含み、データ線の電位が所定の電位から一致パルスの電位に変化するまで、蓄積ゲートによる一定量の電荷の蓄積と転送ゲートによる電荷の保持容量への転送とを巡回的に繰り返し、その繰り返し回数に応じた電荷量を保持容量に保持することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、同じ行の各画素において、画素単位で画素値とカウンタ値とが一致するまで、蓄積ゲートによる一定量の電荷の蓄積と転送ゲートによる電荷の保持容量への転送とを巡回的に繰り返し、その繰り返し回数に応じた電荷量を保持容量に保持するようにしたため、他の列のデータ線の電位変動など周囲の影響を受け難く、安定したＤＡ変換が可能となり、その結果表示品質を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の液晶表示素子を備えた液晶表示装置の一実施の形態の全体構成図である。
【図２】図１中のＨドライバの一実施の形態のブロック図である。
【図３】本発明の液晶表示素子の一実施の形態の等価回路図である。
【図４】本発明の液晶表示素子の一実施の形態の構造断面図である。
【図５】図１の動作説明用タイミングチャートである。
【図６】図４の各部のポテンシャルの変化の一例を示す図である。
【発明を実施するための形態】
【００１６】
以下、図面を用いて本発明の実施の形態について詳細に説明する。
【００１７】
図１は、本発明になる液晶表示素子を備えた液晶表示装置の一実施の形態の全体構成図を示す。同図において、液晶表示装置１０は、水平駆動回路であるＨドライバ１１と、ｎ本（ｎは２以上の自然数）の列信号線（データ線）ＶＤ1〜ＶＤnと、３本のゲート線ＡＧ、ＴＧ、ＲＳＴを一組とするｍ組（ｍは２以上の自然数）のゲート線（ＡＧ1〜ＡＧm、ＴＧ1〜ＴＧm、ＲＳＴ1〜ＲＳＴm）とがそれぞれ交差する交差部にそれぞれ設けられたｎ・ｍ個の画素１２11〜１２mnと、垂直駆動回路である垂直シフトレジスタ回路１３とから構成されている。また、接続線ＶＲは、全部の画素１２11〜１２mnに共通に接続されている。垂直シフトレジスタ回路１３は、ｍ組のゲート線（ＡＧ1〜ＡＧm、ＴＧ1〜ＴＧm、ＲＳＴ1〜ＲＳＴm）にそれぞれ第１〜第３のゲート信号を、トランスファクロックＴＣＫに同期して出力する。
【００１８】
図２は、図１中のＨドライバ１１の一例のブロック図を示す。同図に示すように、Ｈドライバ１１は、各々水平方向の画素数と同じ数であるｎ個ずつ、画素単位に設けられた、水平シフトレジスタ（以下、ＨＳＲ）１１１1〜１１１n、ラッチ１１２1〜１１２n、コンパレータ１１３1〜１１３n、Ｄ型フリップフロップ（以下、ＤＦＦ）１１５1〜１１５n、及びセレクタ１１６1〜１１６nと、ｎ個のコンパレータ１１３1〜１１３nに共通にカウント値を供給する単一のカウンタ１１４とより構成されている。
【００１９】
ＨＳＲ１１１1〜１１１nは、表示すべきデジタル映像信号（画像データ）であるＤＡＴＡがシリアルに供給されて１ライン分のｎ画素の画素値をシフトして一時保持する。ラッチ１１２1〜１１２nは、ＨＳＲ１１１1〜１１１nから出力される１ライン分のｎ画素の各画素値（ここでは１０ビット）をラッチする。コンパレータ１１３1〜１１３nは、ラッチ１１２1〜１１２nから別々に供給される画素値と、カウンタ１１４から共通に供給されるカウント値とを画素単位で比較し、両者が一致した時一致パルスを出力する。
【００２０】
カウンタ１１４は、画像データＤＡＴＡと同期して入力されるカウンタクロックＣＣＫをカウントして得たカウント値を、コンパレータ１１３1〜１１３nのそれぞれに供給する。なお、カウンタ１１４は、１水平走査期間（１Ｈ）毎に一巡するカウント値を生成する。また、このカウント値は、最小階調の黒レベルから最大階調の白レベルまで単調的に変化する階調値を示す。
【００２１】
ＤＦＦ１１５1〜１１５nは、コンパレータ１１３1〜１１３nのうち、カウンタ１１４から供給されるカウント値が、ラッチ１１２1〜１１２nから供給される画素値に一致するコンパレータから供給される所定論理値（例えば“Ｈ”）の一致パルスをラッチし、ラッチした値をセレクタへ出力する。なお、ＤＦＦ１１５1〜１１５nは、スタートパルスＨＳＴにより各水平走査期間の始めにクリアされる。
【００２２】
セレクタ１１６1〜１１６nは、ＤＦＦ１１５1〜１１５nのうち対応して設けられたＤＦＦから初期状態の論理値（例えば“Ｌ”）が入力されるときは、データ線ＶＤ1〜ＶＤnのうち対応して設けられたデータ線へ第１の電圧ａを出力し、対応して設けられたＤＦＦから一致パルスの所定論理値（例えば“Ｈ”）が入力されるときは、対応して設けられたデータ線へ第２の電圧ｂを出力する。従って、データ線ＶＤ1〜ＶＤnには、各水平走査期間の始めでそれぞれ第１の電圧ａが一斉に出力され、その後画像データの画素値に対応したタイミングで、その画素に対応したデータ線に第２の電圧ｂが画素単位で出力される。
【００２３】
次に、本実施の形態の画素について説明する。
【００２４】
図１中の画素１２11〜１２mnは、それぞれ同一構成で、本発明の液晶表示素子により構成されている。図３は、図１のｉ行目（ｉ＝1,2,・・・,m）、ｊ列目(j=1,2,・・・,n)の画素１２ijを構成する本発明の液晶表示素子の一実施の形態の等価回路図を示す。図３において、画素１２ijは、ＮチャネルＭＯＳ型電界効果トランジスタにより構成されたリセットトランジスタＱRと、保持容量Ｃsと、転送ゲートＧTと、蓄積ゲートＧsと、液晶素子ＬＣとから構成されている。
【００２５】
液晶素子ＬＣは、離間対向して設けられた画素電極ＰＥと共通電極ＣＥとの間に液晶層ＬＣＭが挟持された公知の構造である。共通電極ＣＥは共通電圧Ｖcomが印加される。リセットトランジスタＱRは、ドレインが接続線ＶＲに接続され、ソースが画素電極ＰＥと保持容量Ｃsと転送ゲートＧTとの共通接続点に接続され、ゲートがゲート線ＲＳＴiに接続されている。また、転送ゲートＧTはゲート線ＴＧiに接続されている。また、蓄積ゲートＧsは、データ線ＶＤjとゲート線ＡＧiにそれぞれ接続されると共に、転送ゲートＧTを介して保持容量Ｃsに接続されている。
【００２６】
図４は、画素１２ijを構成する本発明の液晶表示素子の一実施の形態の構造断面図を示す。同図中、図３と同一構成部分には同一符号を付し、その説明を省略する。図４において、蓄積ゲートＧsは、ｐ型の基板２０上に隣接して設けられたｎ型拡散層２２及び２３と、それらの拡散層２２及び２３の上方に絶縁膜（図示せず）を介して設けられたポリシリコン製のゲート電極２７とより構成される。この蓄積ゲートＧSは、拡散層２２の不純物濃度（イオン注入量）ｎ２を、拡散層２３の不純物濃度（イオン注入量）ｎ３より大きくすることで、電子を蓄積するための電位差を設けている。ゲート電極２７は、ゲート線ＡＧiに接続されている。
【００２７】
また、転送ゲートＧTは、基板２０上に設けられたｎ型拡散層２１と、その拡散層２１の上方に絶縁膜（図示せず）を介して設けられたポリシリコン製のゲート電極２８とより構成される。ゲート電極２８は、ゲート線ＴＧiに接続されている。拡散層２１は、保持容量Ｃsに接続されるｎ型拡散層２６と、上記ｎ型拡散層２２との間に形成されている。転送ゲートＧTは、蓄積ゲートＧsよりも低い電圧に設定する必要があるので、拡散層２１の不純物濃度（イオン注入量）ｎ１を、蓄積ゲートＧsの拡散層２２の不純物濃度（イオン注入量）ｎ２より小さくしている。
【００２８】
また、蓄積ゲートＧsのゲート電極２７と転送ゲートＧTのゲート電極２８とは、蓄積ゲートＧsと転送ゲートＧTの間のスペースを広げないように、公知の２層ポリシリコンプロセスにより製造されている。ここでは、ゲート電極２７を下層の第１ポリシリコン、ゲート電極２８を上層の第２ポリシリコンとしている。
【００２９】
リセットトランジスタＱRは、基板２０上に設けられたｎ型拡散層２５及び２６と、それらの拡散層２５及び２６の上方に絶縁膜（図示せず）を介して設けられたポリシリコン製のゲート電極２９とより構成される。ゲート電極２９は、ゲート線ＲＳＴiに接続されている。また、拡散層２５は接続線ＶＲに接続されている。リセットトランジスタＱRは、ＣＭＯＳプロセスで用いられる一般的なトランジスタ製造方法により製造される。なお、基板２０上のｎ型拡散層２３の外側に隣接して設けられてデータ線ＶＤjに接続されるｎ型拡散層２４と、上記のｎ型拡散層２５及び２６の不純物濃度（イオン注入量）は、前述した不純物濃度（イオン注入量）ｎ１〜ｎ３よりもはるかに大に設定されている。
【００３０】
次に、図１〜図３に示した本実施の形態の動作について、図５のタイミングチャート及び図６のポテンシャル図を併せ参照して説明する。ここでは、代表して画素１２ijの動作について説明する。
【００３１】
まず、垂直シフトレジスタ回路１３からゲート線ＲＳＴiに、時刻Ｔ１から１Ｈよりも極めて短い所定期間の間、図５（Ｄ）に示すようにハイレベルのリセット信号が出力される。これにより、リセットトランジスタＱRがその期間オン状態とされ、接続線ＶＲの電圧ＶRがリセットトランジスタＱRのドレイン、ソースを通して保持容量ＣSに印加され、保持容量ＣSを接続線ＶＲの電圧にリセットする。また、カウンタ１１４が図５（Ａ）に示すように、水平クロックＨＣＫのカウントを開始する。
【００３２】
上記のリセットに続いて、図２のＤＦＦ１１５1〜１１５nは、スタートパルスＨＳＴが入力されてクリアされ、Ｈドライバ１１内のセレクタ１１６iからデータ線ＶＤjへ図５（Ｆ）に示すように、時刻Ｔ２以降出力される電位ａの電圧を選択させる。このとき、垂直シフトレジスタ回路１３からゲート線ＡＧiへ出力されるゲート信号の電位は図５（Ｂ）に示すように低電位ｃであり、また、垂直シフトレジスタ回路１３からゲート線ＴＧiへ出力されるゲート信号の電位は同図（Ｃ）に示すように低電位ｅである。
【００３３】
これにより、画素１２ijは、図６（Ａ）に示すように、ゲート線ＡＧiから供給されるゲート信号による蓄積ゲートＧSの電位ｃがデータ線ＶＤjの電位ａよりも高く、また、ゲート線ＴＧiから供給されるゲート信号による転送ゲートＧTの電位ｅが蓄積ゲートＧSの電位ｃよりも高い状態となり、電子の移動は生じていない。なお、蓄積ゲートＧSは図４に示したように、拡散層２２の不純物濃度（イオン注入量）ｎ２が、拡散層２３の不純物濃度（イオン注入量）ｎ３より大きくされ、拡散層２３の部分が拡散層２２の部分よりも電位が高い電圧凹部（段差部）を有している。
【００３４】
続いて、垂直シフトレジスタ回路１３からゲート線ＡＧiへ出力されるゲート信号の電位は図５（Ｂ）に示すように低電位ｃから高電位ｄへ変化した後、再び低電位ｃに戻る。低電位ｃから高電位ｄへ変化した時、垂直シフトレジスタ回路１３からゲート線ＴＧiへ出力されるゲート信号の電圧は図５（Ｃ）に示すように低電位ｅのままであり、データ線ＶＤjの電圧も電位ａのままである。
【００３５】
これにより、上記のゲート線ＡＧiのゲート信号の電位が低電位ｃから高電位ｄへ変化した時に、蓄積ゲートＧSの電位ｄがデータ線ＶＤjの電位ａよりも高くなるため、図６（Ｂ）に３１で模式的に示すように、データ線ＶＤjから蓄積ゲートＧSの電圧凹部に電子が移動する。続いて、ゲート線ＡＧiのゲート信号の電位が高電位ｄから低電位ｃへ戻ると、図６（Ｂ）に３１'で模式的に示すように、蓄積ゲートＧSの電圧凹部に電子が残る。この時、転送ゲートＧTの電位は待機状態の電位ｅのままであり、蓄積ゲートＧSの電位ｃより低い電位なので余った電子はデータ線ＶＤjに戻る。
【００３６】
ゲート線ＡＧiへ出力されるゲート信号の電圧が図５（Ｂ）に示すように高電位ｄから低電位ｃへ戻った直後に、垂直シフトレジスタ回路１３からゲート線ＴＧiへ出力されるゲート信号の電圧は図５（Ｃ）に示すように低電位ｅから高電位ｆに変化する。すると、転送ゲートＧTの電位ｆが蓄積ゲートＧSの電位ｃよりも高くなるため、図６（Ｃ）に矢印３２で模式的に示すように、蓄積ゲートＧSの電圧凹部に蓄えられていた電子が転送ゲートＧTを通して保持容量ＣSへ移動する。この時移動する電子の電荷量をＱとすると、保持容量ＣSの電圧は、この電子の移動で電圧ＶRから電圧｛ＶR−（Ｑ／ＣS）｝へ変化する。ただし、この数式中ＣSは保持容量ＣSの容量値である。
【００３７】
続いて、ゲート線ＴＧiへ出力されるゲート信号の電圧は図５（Ｃ）に示すように高電位ｆから低電位ｅに戻る。また、ゲート線ＡＧiへ出力されるゲート信号の電圧が図５（Ｂ）に示すように低電位ｃから高電位ｄへ変化する。ゲート線ＡＧi及びＴＧiへ出力されるゲート信号は、トランスファクロックＴＣＫに同期している。
【００３８】
以下、上記と同様の動作が、ゲート線ＡＧi及びＴＧiへ出力されるゲート信号の電位変化に同期して変化するカウンタ１１４のカウンタ値が、コンパレータ１１３iにおいて１ラインのｉ番目の１０ビットの画素値と一致して、図５（Ｅ）に示すように一致パルスが出力される時刻Ｔ３まで巡回的に繰り返される。一致パルスが出力されると、その値をラッチするＤＦＦ１１５ｉからの出力信号により、セレクタ１１６iがデータ線ＶＤjへ図５（Ｆ）に示すように、時刻Ｔ３で電位ｂの電圧を選択出力する。
【００３９】
上記の電位ｂは、図６（Ｄ）に模式的に示すように、蓄積ゲートＧSの電位ｄよりも高いため、時刻Ｔ３以降電子の移動は生じない。従って、ｉ番目の列の保持容量ＣSの電位は時刻Ｔ３以降、次にリセットされるまでの間変化せず、図６（Ｄ）に模式的に示す値に保持される。なお、画素値が１０ビットの場合、カウンタ１１４は１０ビットのカウント値を出力するため、カウント値が１０進数で「１０２４」になった時点で停止して、ＤＡ変換動作が終了する。
【００４０】
保持容量ＣSの電圧は、１回の電子転送動作で前述したように「−（Ｑ／ＣS）」だけ変化する。従って、画素値が１０ビットの場合、保持容量ＣSの電圧は、最大１０２４回の転送動作が行われる結果、最も変動した場合、「−（Ｑ／ＣS）×１０２４」だけ変化する。１ラインの各列の画素の各保持容量ＣSの電圧は、１Ｈ期間の電子転送動作の回数で決められ、その回数は、画素値によって決定される。
【００４１】
なお、上記の蓄積ゲートＧSの電位をｃ→ｄ→ｃ(待機状態)と１サイクル変化させた時に電圧凹部に蓄積される電子数Ｑを６５０個、保持容量ＣSの容量値を３０ｆＦとすると、１回の電子転送動作で保持容量ＣSの電圧は３.５ｍＶ変化する。従って、画素値が１０ビットの場合、保持容量ＣSの電圧は、最大で３.６Ｖ（＝３.５ｍＶ×１０２４）変化する。この値は液晶素子ＬＣを変調するには充分な値である。また、蓄積ゲートＧSで６５０個の電子を運ぶことは特に問題なく実施できる。
【００４２】
このように、本実施の形態の液晶表示素子によれば、１回の電子転送動作で転送される電子数は、蓄積ゲートＧS内の電位差によって決められ、データ線ＶＤ1〜ＶＤnの電圧変動などの外因の影響を受けない。従って、本実施の形態の液晶表示素子によれば、他の列の画素値の影響を受けて表示電圧が変わったりすることがなく、従来の液晶表示装置で問題となっていたランプ信号の波形変形によって画素の保持電圧が変わってしまい、表示画像中にストリーキングが発生するような問題が発生せず、表示画質を改善することができる。
【００４３】
なお、本発明は上記の実施の形態に限定されるものではなく、例えば画素は図４の断面構成に限定されるものではなく、ｐ型とｎ型とを変更してもよい。
【符号の説明】
【００４４】
１０  液晶表示装置
１１  Ｈドライバ
１２11〜１２mn  画素
１３  垂直シフトレジスタ回路
２０  基板
２１〜２６  ｎ型拡散層
２７  蓄積ゲート電極
２８  転送ゲート電極
２９  リセットゲート電極
１１１1〜１１１n  水平シフトレジスタ（ＨＳＲ）
１１２1〜１１２n  ラッチ
１１３1〜１１３n  コンパレータ
１１４  カウンタ
１１５1〜１１５n  Ｄ型フリップフロップ（ＤＦＦ）
１１６1〜１１６n  セレクタ
Ｇs  蓄積ゲート
ＧT  転送ゲート
ＱR  リセットトランジスタ
Ｃs  保持容量
ＶＲ  接続線
ＶＤ1〜ＶＤn  データ線 
ＡＧ1〜ＡＧn、ＴＧ1〜ＴＧn、ＲＳＴ1〜ＲＳＴn  ゲート線
【図１】
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【図２】
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【図５】
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【図６】
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【図３】
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【図４】
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