(57)【要約】【課題】サブワード線駆動回路を正確に不良検出する技術を提供する。【解決手段】サブワード選択線を介して供給されるサブワード選択信号を受けるサブワード線駆動回路のテスト方法において、改良されたＦＸＴ出力回路とＦＸＢ出力回路により、Ｈｉ−Ｚ信号とＨｉ信号をサブワード線駆動回路に供給する技術を含む。【選択図】図３
2012243375.tif 000002
【特許請求の範囲】
【請求項１】
サブワード選択信号の供給線と基準電位の間に直列に接続されたＰチャネル型トランジスタ及び第１Ｎチャネル型トランジスタと、前記Ｐチャネル型トランジスタと第１Ｎチャネル型トランジスタの間の接続部に接続された第２Ｎチャネル型トランジスタとを有するサブワード線駆動回路と、
第１のサブワード選択信号を前記サブワード線駆動回路に供給する第１の出力回路と、
前記第１のサブワード選択信号とは異なる第２のサブワード選択信号を前記サブワード線駆動回路に供給する第２の出力回路と、を備え、
前記サブワード線駆動回路のサブワード線を活性化させた状態で、前記第１の出力回路は前記サブワード線駆動回路のＰチャネル型トランジスタのソースにＨｉ−Ｚ信号を供給し、前記第２の出力回路は前記サブワード線駆動回路の第２Ｎチャネル型トランジスタのゲートにＨｉ信号を供給することを特徴とする半導体記憶装置。
【請求項２】
前記第１の出力回路は、外部から入力されたアドレス信号に基づくサブデコーダ回路からのサブデコーダ信号を受け、第１のサブワード選択信号を出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２の出力回路は、外部から入力されたアドレス信号に基づくサブデコーダ回路からのサブデコーダ信号を受け、第２のサブワード選択信号を出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
サブワード線駆動回路のサブワード線を活性化させた状態で、サブワード選択信号の供給線と基準電位の間に直列に接続されたＰチャネル型トランジスタ及び第１Ｎチャネル型トランジスタにおけるＰチャネル型トランジスタのソースから第１のサブワード選択信号としてＨｉ−Ｚ信号を供給し、前記Ｐチャネル型トランジスタと第１Ｎチャネル型トランジスタの間の接続部に接続される第２Ｎチャネル型トランジスタのゲートから前記第１のサブワード選択信号とは異なる第２のサブワード選択信号としてＨｉ信号を供給することを特徴とするサブワード線駆動回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置とそのテスト方法に関し、特にサブワード線駆動回路及びそのオープン不良の検出テスト方法に関する。
【背景技術】
【０００２】
半導体記憶装置の一例としてのダイナミック型ＲＡＭ（以下、ＤＲＡＭという）分野では、記憶容量の増加、プロセスの微細化が進んでおり、回路構成は複雑さを増している。このため、製造時や設計時に不良が組み込まれてしまうことがあり、様々な不良はテスト工程でスクリーニングされている。
【０００３】
特許文献１は、複数のメモリーセルＭＣからなる複数のメモリーアレーＡＲＹが配置されたメモリーブロックを開示する。各メモリーアレーＡＲＹの周囲にはセンスアンプ列ＳＡＡ、サブワードドライバ列ＳＷＤＡ、クロスエリアＸＰが配置される。またブロックの外周ではセンスアンプ列と平行に列デコーダＹＤＥＣ、メインアンプ列ＭＡＡが配置され、サブワードドライバ列と平行に行デコーダＸＤＥＣ、アレー制御回路ＡＣＣが配置される。このメモリーブロックにおいて、サブワードドライバ列ＳＷＤＡを構成する各サブワードドライバは、ＮチャネルＭＯＳトランジスタ２個とＰチャネルＭＯＳトランジスタ１個で構成されている。
【０００４】
通常、このような半導体記憶装置において、サブワード線駆動回路（サブワードドライバ）は次のように動作する。図５（ａ）、（ｂ）を参照するに、サブワード線駆動回路に外部からＡＣＴ（活性化）命令が入力されると、このとき入力される信号に同期して適切な時間後にメインワード線ＭＷＬの電位が下がり、サブワード線ＳＷＬを上げる準備をする。このとき、メインワード線ＭＷＬを受けるＰＭＯＳはオン、ＮＭＯＳはオフされる。そして、サブワード選択信号ＦＸによってどのサブワード線ＳＷＬを上げるかが選択される。それによって、サブワード線ＳＷＬがＨｉ状態に活性化される。また、ＰＲＥ（非活性化）の状態では、メインワード線ＭＷＬは電位が上がる。このとき、ＰＭＯＳはオフ、ＮＭＯＳはオンされる。したがって、サブワード線ＳＷＬは、Ｌｏ状態を維持するようになる。このように、サブワード選択信号ＦＸが正しく機能している場合には、上記のような動作が期待できる。
【０００５】
一方、サブワード選択信号ＦＸＢを受けるＮＭＯＳのソースがＶＳＳと正しく接続されていない場合、図６（ａ）、（ｂ）に示すように、次のような不具合が発生する。図６では、下線で囲ったサブワード線ＳＷＬ１に対応するＮＭＯＳが導通できていない例を説明する。
【０００６】
まず、サブワード線ＳＷＬ１とサブワード線ＳＷＬ２は近い場所を通る配線のため、サブワード線ＳＷＬ２がＡＣＴ−ＰＲＥを繰り返すとサブワード線ＳＷＬ１に電荷が誘導される。本来は、破線で囲った箇所が開きサブワード線ＳＷＬ１に誘導された電荷は抜けていくはずである。しかし、図６（ｂ）に示すように、当該箇所に不具合がある場合には、穏やかに電荷が溜まっていき、やがてサブワード線ＳＷＬ１がＡＣＴ時の電位まで到達してしまう。
【０００７】
上記観点から、次のようなサブワード線駆動回路の不良を検出するためのテスト方法が行われている。つまり、図７（ａ）の現状のテスト方法では、不良ワード線ＷＬへ論理値“１”を書き込み、次に隣接ワード線へ論理値“０”の書き込みを繰り返し行い、不良ワード線ＷＬのデータが論理値“１”から“０”へ反転するか否か確認する。上記データが論理値“１”から“０”へ反転した場合には、不良ワード線ＷＬが浮きディスターブワード線と不良ワード線ＷＬが同時に論理値“０”の書き込みをされたと考えられる。このように、図７（ｂ）に示す囲い部分のＨｉ−Ｌｏを繰り返すことで、不良ワード線ＷＬの電位が浮いてくる。
【０００８】
上記のようなサブワード線駆動回路の不良を検出するためのテスト方法では、隣接サブワード線ＳＷＬをＨｉ−Ｌｏに繰り返し遷移させることで、引き抜きの出来ない箇所を不良とみなしている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−６３６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述のテスト方法では、直接不良箇所の不良確認ができないという問題があった。サブワード線ＳＷＬのオープン不良が発生した際、ウェハテストで検出することが非常に困難であり、テストモードで検出可能な状態を作り出す必要があった。
【００１１】
ところで、本発明者らの研究によれば、サブワード選択信号ＦＸのＴｒｕｅとＢａｒを独立して制御することで、直接不良箇所の確認ができるのではないかとの見地に達し、サブワード線駆動回路に供給するサブワード選択信号ＦＸＴ、ＦＴＢに着目してテスト方法の改良を重ねた。
【００１２】
ここで、図８を参照しつつ、サブワード選択信号ＦＸを供給する従来のサブワード選択信号発生回路１００について説明する。サブワード選択信号発生回路１００は、ＦＸＴ信号出力回路１０１とＦＸＢ信号出力回路１０２を備えている。ＦＸＴ信号出力回路１０１は、ＰＭＯＳＱ４、ＰＭＯＳＱ５、ＮＭＯＳＱ６、ＮＭＯＳＱ７、ＰＭＯＳＱ８、ＮＭＯＳＱ９、ＰＭＯＳＱ１０、ＮＭＯＳＱ１１から構成される。ＰＭＯＳＱ４、Ｑ８、Ｑ１０はソースに昇圧電位Ｖｐｐを受け、ＰＭＯＳＱ５のソースはＰＭＯＳＱ４のドレインに接続する。ＰＭＯＳＱ５、Ｑ８、Ｑ１０のドレインはＮＭＯＳＱ６、Ｑ９、Ｑ１１のドレインと接続する。ＮＭＯＳＱ６、Ｑ７、Ｑ９、Ｑ１１はソースに負電位Ｖｋｋを受ける。ＰＭＯＳＱ４、Ｑ５とＮＭＯＳＱ５、Ｑ６のゲートは前段からの信号を受ける。ＰＭＯＳＱ８とＮＭＯＳＱ９のゲートは、ＰＭＯＳＱ５とＮＭＯＳＱ６間のノードと接続する。ＰＭＯＳＱ１０とＮＭＯＳＱ１１は、ＰＭＯＳＱ８とＮＭＯＳＱ９間のノードに接続する。
【００１３】
また、ＦＸＢ信号出力回路１０２において、ＰＭＯＳＱ１２は、ソースに昇圧電位Ｖｐｐ、ゲートに前段からの信号を受け、ドレインはＮＭＯＳＱ１３のドレインと接続する。ＮＭＯＳＱ１３はソースに負電位Ｖｋｋ、ゲートに前段からの信号を受け、ドレインはＰＭＯＳＱ１２のドレインと接続する。また、ＰＭＯＳＱ１４は、ソースに昇圧電位Ｖｐｐを受け、ゲートはＰＭＯＳＱ１２とＮＭＯＳＱ１３間のノード、ドレインはＮＭＯＳＱ１５のドレインと接続する。ＮＭＯＳＱ１５はソースに負電位Ｖｋｋ、ゲートはＰＭＯＳＱ１２とＮＭＯＳＱ１３間のノード、ドレインはＰＭＯＳＱ１４のドレインと接続する。
【００１４】
サブワード線駆動回路にサブワード選択信号ＦＸＴ、ＦＸＢを供給する上記サブワード選択信号発生回路１００においては、サブワード選択信号ＦＸＴとＦＸＢは連動しており、サブワード選択信号ＦＸＢがＨｉの場合はその反転信号であるサブワード選択信号ＦＸＴがＬｏとなる。
【００１５】
また、予めサブワード線ＳＷＬに電位を与えた状態で、入力を与えてサブワード線ＳＷＬの電位が下がるか否か判別したいが、現状ではＰｒｅ命令を入れるまでサブワード選択信号ＦＸは反転せず、Ｐｒｅ命令が入るとメインワード線信号ＭＷＬＢが上がってしまい都合が悪かった。
【００１６】
本発明者らは、上記従来技術の欠点を解消して正確な不良検出をすることを目的として鋭意研究を重ねた結果、サブワード選択信号ＦＸＴの出力最終段にＨｉ−Ｚ（ＨｉでもＬｏでも無い状態）を出力し、さらにサブワード選択信号ＦＸＢの出力最終段にＨｉを出力することにより注目箇所の不良を正確に検出できることを発見し、この知見に基づく発明を完成するに至った。
【００１７】
本発明は、サブワード線駆動回路の不良箇所を直接確認できる技術を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上述の課題に鑑み、本発明の一態様は、サブワード選択信号の供給線と基準電位の間に直列に接続されたＰチャネル型トランジスタ及び第１Ｎチャネル型トランジスタと、上記Ｐチャネル型トランジスタと第１Ｎチャネル型トランジスタの間の接続部に接続された第２Ｎチャネル型トランジスタとを有するサブワード線駆動回路と、第１のサブワード選択信号を上記サブワード線駆動回路に供給する第１の出力回路と、上記第１のサブワード選択信号とは異なる第２のサブワード選択信号を上記サブワード線駆動回路に供給する第２の出力回路と、を備え、上記サブワード線駆動回路のサブワード線を活性化させた状態で、上記第１の出力回路は上記サブワード線駆動回路のＰチャネル型トランジスタのソースにＨｉ−Ｚ信号を供給し、上記第２の出力回路は上記サブワード線駆動回路の第２Ｎチャネル型トランジスタのゲートにＨｉ信号を供給する半導体記憶装置に関する。
【００１９】
本発明の他の態様は、サブワード線駆動回路のサブワード線を活性化させた状態で、サブワード選択信号の供給線と基準電位の間に直列に接続されたＰチャネル型トランジスタ及び第１Ｎチャネル型トランジスタにおけるＰチャネル型トランジスタのソースから第１のサブワード選択信号としてＨｉ−Ｚ信号を供給し、上記Ｐチャネル型トランジスタと第１Ｎチャネル型トランジスタの間の接続部に接続される第２Ｎチャネル型トランジスタのゲートから上記第１のサブワード選択信号とは異なる第２のサブワード選択信号としてＨｉ信号を供給するサブワード線駆動回路の試験方法に関する。
【発明の効果】
【００２０】
本発明によれば、正確な不良検出により、適切な救済が行えるようになるため、製品歩留の向上が期待できる。
【００２１】
また、チップの全体特性を向上させることができるだけでなく、コスト削減にも有効である。
【００２２】
本発明の更なる利点及び実施形態を、記述と図面を用いて下記に詳細に説明する。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態によるメモリセルアレイの概略図を示す。
【図２】本発明の実施形態によるサブワード線駆動回路の構成を示す図である。
【図３】本発明の実施形態によるサブワード線駆動回路の動作を示す図である。
【図４】本発明の実施形態によるテストコマンドを入力するための回路図を示す。
【図５】サブワード線駆動回路の動作イメージを示す図である。
【図６】サブワード線駆動回路の動作イメージを示す図である。
【図７】従来の不良検出方法を説明するための概略図を示す。
【図８】従来のテストコマンドを入力するための回路図を示す。
【発明を実施するための形態】
【００２４】
以下、本発明の好ましい実施形態に従う半導体記憶装置及びそのテスト方法について、添付図面を参照しつつ詳しく説明する。但し、以下に説明する実施形態によって本発明の技術的範囲は何ら限定解釈されることはない。
【００２５】
図示はしないが、ＤＲＡＭは周知のように、メモリセルアレイ、センスアンプ、Ｘデコーダ、Ｙデコーダ、制御信号用のアドレスバッファ、コマンドバッファ、データ回路等から構成される。ＤＲＡＭの読み出し動作は、Ｘデコーダによりメモリセルのワード線が活性化され、メモリセルのデータはセンスアンプにより増幅される。Ｙデコーダで選択されたセンスアンプのデータがデータ回路から読み出される。書き込み動作は、メモリセルのワード線が活性化され、外部からのデータがデータ回路にラッチされる。データはＹデコーダで選択されたセンスアンプを経由してセルに書き込まれる。
【００２６】
初めに、図１は、本発明の実施形態によるメモリセルアレイの概略図である。同図に示すように、メモリセルアレイにはメモリセル群と、メモリセル周辺にセンスアンプとサブワード線駆動回路ＳＷＤとが配置されている。このうち、センスアンプはカラム方向に配列された列選択線及びビット線に接続できる位置に配置されており、サブワード線駆動回路ＳＷＤはロウ方向に配列されたメインワード線とサブワード線と接続できる位置に配置されている。また、サブワード線駆動回路ＳＷＤはサブデコーダ回路（不図示）からサブワード選択信号発生回路を介して延びるサブワード選択線ＦＸにも接続されている。
【００２７】
図１に記載のメモリセルアレイにおいて、任意のメモリセルに書き込むには、メインワード線ＭＷＬとサブワード選択線ＳＷＬを活性化させてサブワード線ＳＷＬに電位を与える必要がある。
【００２８】
図２は、本発明の実施形態によるサブワード線駆動回路１０の状態を示す図である。図２に示すように、ＤＲＡＭにおけるサブワード線駆動回路１０は、サブワード選択信号の供給線と負電位Ｖｋｋの間に直列に接続されたＰＭＯＳＱ１及びＮＭＯＳＱ２と、ＰＭＯＳＱ１とＮＭＯＳＱ２の接続ノードに接続されたＮＭＯＳＱ３とから構成される。ＰＭＯＳＱ１は、ソースにサブワード選択信号ＦＸＴ、ゲートにメインワード線信号ＭＷＬＢを受け、ドレインはＮＭＯＳＱ２のドレインと接続する。ＮＭＯＳＱ２はソースに負電位Ｖｋｋ、ゲートにメインワード線信号ＭＷＬＢを受け、ドレインはＰＭＯＳＱ１のドレインと接続する。メインワード線信号ＭＷＬＢは、メインワードデコーダからの出力信号である。ＮＭＯＳＱ３は、ソースに負電位Ｖｋｋ、ゲートにサブワード選択信号ＦＸＢを受け、ドレインがサブワード線ＳＷＬと接続する。
【００２９】
通常、メインワード線信号ＭＷＬＢが「Ｌｏ」の選択レベルの際は、ＰＭＯＳＱ１がオン、ＮＭＯＳＱ２がオフされる。このとき、オン状態のＰＭＯＳＱ１を介してサブワード選択信号ＦＸＴの「Ｈｉ」がサブワード線ＳＷＬに伝えられて選択状態にする。メインワード線信号ＭＷＬＢが「Ｈｉ」の非選択レベルの際は、ＰＭＯＳＱ１がオフ、ＮＭＯＳＱ２がオンされる。これにより、サブワード選択信号ＦＸのＨｉレベル/Ｌｏレベルに無関係にサブワード線ＳＷＬは「Ｌｏ」の非選択レベルに固定される。
【００３０】
本発明の実施形態において、図３に示すように、サブワード線駆動回路１０をテストする際には、次のように動作させる。
【００３１】
まず、テストしたいサブワード線ＳＷＬに接続されるメモリセルに論理値“０”を書き込む。次に、サブワード線ＳＷＬの電位をＨｉ状態にして、ＡＣＴコマンドを入力する。そして、サブワード線駆動回路に対して、ＦＸＴ出力回路２１からＨｉ−Ｚ、ＦＸＢ出力回路２２からＨｉのテストコマンドを入力する。その際、引き抜き用のトランジスタに不良が無い場合には、サブワード線ＳＷＬの電位は引き抜かれＬｏ状態になる。一方、引き抜き用のトランジスタに不良が有る場合には、サブワード線ＳＷＬの電位はＨｉ状態のままである。
【００３２】
続いて、書き込みコマンドを入力して論理値“１”を書き込む。上記良品の場合には、サブワード線ＳＷＬの電位がＬｏ状態であるため、メモリセルに論理値“１”は書き込まれない。つまりデータは論理理“０”のままとなる。また、上記不良の場合には、サブワード線ＳＷＬの電位がＨｉ状態のままであるため論理値“１”が書き込まれることになる。その結果、リードで注目箇所のデータを読み出して、読み出されたデータが論理値“０”であれば良品、論理値“１”であれば不良となる。
【００３３】
このように、本発明の実施形態による不良検出方法では、不良のあるサブワード線ＳＷＬの電位が引き抜かれていない回路には書き込めてしまうため、サブワード線駆動回路１０の不良を直接検出可能となる。
【００３４】
図４は、本発明の実施形態によるテストコマンドを入力するためのサブワード選択信号発生回路２０の構成を示す。図示されるように、サブワード選択信号発生回路２０は、ＦＸＴ出力回路２１とＦＸＢ出力回路２２を備える。本発明の実施形態では、従来の回路部に加えて、新たに新規追加部を設けることにより、所望のサブワード選択信号ＦＸＴ、ＦＸＢを出力して、サブワード線駆動回路のテストができるように構成されている。
【００３５】
より詳細には、ＦＸＴ出力回路２１は従来の回路構成に加えて、ソースに動作電源電圧として昇圧電位Ｖｐｐ、ゲートに前段からの信号を受け、ドレインはＮＭＯＳＱ１３のドレインと接続するＰＭＯＳＱ１６と、ソースに負電位Ｖｋｋ、ゲートに前段からの信号を受け、ドレインはＰＭＯＳＱ１２のドレインと接続するＮＭＯＳＱ１７と、ソースに昇圧電位Ｖｐｐ、ゲートに前段からの信号を受け、ドレインはＰＭＯＳＱ１０のソースと接続するＰＭＯＳＱ１８と、ソースに負電位Ｖｋｋを受け、ゲートはＰＭＯＳＱ１６とＮＭＯＳＱ１７間のノード、ドレインはＮＭＯＳＱ１１のソースと接続するＮＭＯＳＱ１９とを含む。上述の説明において、前段からの信号とはサブデコーダ回路からのサブデコーダ信号をいう。
【００３６】
また、ＦＸＢ出力回路２２は、従来の構成からＰＭＯＳＱ１３とＮＭＯＳＱ１４を削除し、新たにＰＭＯＳＱ１２とＮＭＯＳＱ１３間のノード及びＰＭＯＳＱ１６とＮＭＯＳＱ１７間のノードに接続し、サブワード選択信号ＦＸＢを出力するＮＡＮＤゲートを含む。
【００３７】
上記構成により、ＦＸＴ出力回路２１とＦＸＢ出力回路２２は、前段の出力する信号に応じてそれぞれ独立したＨｉとＨｉ−Ｚのサブワード選択信号ＦＸＢとＦＸＴを生成する。
【００３８】
ＡＣＴ期間中において、「Ｌｏ」のメインワード線信号ＭＷＬＢをサブワード線駆動回路１０に供給して、ＰＭＯＳＱ１をオン、ＮＭＯＳＱ２をオフにする。サブワード選択信号ＦＸＴの電位をＨｉ−Ｚ状態とし、サブワード線駆動回路１０のＰＭＯＳＱ１のソースに供給する。サブワード選択信号ＦＸＢとしては、「Ｈｉ」を出力し、サブワード線駆動回路１０のＮＭＯＳＱ３をオンさせる。これにより、異常がなければサブワード線ＳＷＬの電位が引き抜かれるため、セルに書き込みはできない。サブワード線ＳＷＬの電位が引き抜かれていない回路には、書き込めてしまう為不良検出が可能となる。
【００３９】
以上の説明では、一例としてＤＲＡＭを想定したが、本発明はフラッシュメモリ、ＰＲＡＭ、ＲＲＲＡＭ、ＦｅＲＡＭなどのＤＲＡＭ以外の半導体記憶装置にも適用することができる。
【符号の説明】
【００４０】
１０  サブワード線駆動回路
２０  サブワード選択信号発生回路
２１  ＦＸＴ出力回路
２２  ＦＸＢ出力回路
１００  サブワード選択信号発生回路
１０１  ＦＸＴ出力回路
１０２  ＦＸＢ出力回路
ＭＷＬ  メインワード線
ＳＷＬ  サブワード線
ＦＸＴ、ＦＸＢ  サブワード選択信号
ＭＷＬＢ  メインワード線信号
Ｑ１〜１９  ＭＯＳＦＥＴ
【図１】
2012243375.tif 000003
【図２】
2012243375.tif 000004
【図３】
2012243375.tif 000005
【図４】
2012243375.tif 000006
【図５】
2012243375.tif 000007
【図６】
2012243375.tif 000008
【図７】
2012243375.tif 000009
【図８】
2012243375.tif 000010