(57)【要約】【課題】電気的に１回限りの書き込みが行われる記憶素子への誤書き込みを抑制する。【解決手段】入力部１１は、電気的に１回限りの書き込みが行われる記憶素子（電気ヒューズ素子２）への書き込みを指示する複数パルスの書き込み信号を入力し、書き込み制御部１２は、入力された書き込み信号のパルス数が所定数に達するまで、電気ヒューズ素子２への書き込みを無効状態にすることで、書き込み信号の信号線にノイズやグリッジのような連続性の少ないパルスがのっても、これらのパルスにより直ちに書き込みトランジスタ３がオンすることが抑制される。【選択図】図１
2012238355.tif 000002
【特許請求の範囲】
【請求項１】
電気的に１回限りの書き込みが行われる記憶素子への書き込みを指示する複数パルスの書き込み信号を入力する入力部と、
入力された前記書き込み信号のパルス数が所定数に達するまで、前記記憶素子への書き込みを無効状態にする書き込み制御部と、
を有することを特徴とする書き込み制御回路。
【請求項２】
前記記憶素子は、制御信号に応じて書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタに接続されており、
前記書き込み制御部は、第１のパルス幅の書き込み信号を所定数入力すると、前記第１のパルス幅よりも広い第２のパルス幅の信号を出力する分周回路群を有し、前記第２のパルス幅の信号に基づく前記制御信号にて、前記書き込みトランジスタをオンさせ、書き込みを有効状態にすることを特徴とする請求項１に記載の書き込み制御回路。
【請求項３】
最後の書き込み信号のパルスが入力されてから、所定時間後に前記分周回路群の信号値を初期化させるリセット信号を生成する信号生成回路を有することを特徴とする請求項２に記載の書き込み制御回路。
【請求項４】
前記第２のパルス幅の信号の最初のエッジを基に、前記書き込みトランジスタに供給する所定のパルス幅の制御信号を生成するパルス生成回路を有することを特徴とする請求項２または３に記載の書き込み制御回路。
【請求項５】
前記記憶素子は、制御信号に応じて書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタに接続されており、
前記入力部は、前記書き込み信号のパルス数を計数する計数回路を有し、
前記書き込み制御部は、前記計数回路での計数結果が所定数に達すると、入力される前記書き込み信号に基づく前記制御信号にて、前記書き込みトランジスタをオンさせ、書き込みを有効状態にすることを特徴とする請求項１に記載の書き込み制御回路。
【請求項６】
最後の書き込み信号のパルスが入力されてから、所定時間後に前記計数回路を初期化させるリセット信号を生成する信号生成回路を有することを特徴とする請求項５に記載の書き込み制御回路。
【請求項７】
前記計数結果が所定数に達すると、前記書き込み信号のパルスの最初のエッジを基に、前記書き込みトランジスタに供給する所定のパルス幅の制御信号を生成するパルス生成回路を有することを特徴とする請求項５または６に記載の書き込み制御回路。
【請求項８】
電気的に１回限りの書き込みが行われる記憶素子と、
前記記憶素子に接続され、制御信号に応じて、書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタと、
前記記憶素子への書き込みを指示する複数パルスの書き込み信号を入力する入力部と、
入力された前記書き込み信号のパルス数が所定数に達するまで、前記書き込みトランジスタをオフさせ、前記記憶素子への書き込みを無効状態にする書き込み制御部と、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に１回限りの書き込みが行われる記憶素子に対する書き込みを制御する書き込み制御回路及び半導体装置に関する。
【背景技術】
【０００２】
近年、ＲＡＭ（Random Access Memory）回路などにおいて、不良ビットを救済するための冗長処理や、各チップを識別するための識別番号などに、電気ヒューズ素子を使用することが増えてきている。
【０００３】
電気ヒューズ素子は、電気的に１回限りの書き込みが行われる記憶素子（以下ＯＴＰ（One Time Programming）素子という）の一つである。電気ヒューズ素子は、所定の書き込み電圧が印加される端子と、書き込みトランジスタに接続されている。所定の書き込み電圧が印加され、ＷＥ（Write Enable）信号のような一定のパルス幅の書き込みを指示する信号（以下書き込み信号という）により、書き込みトランジスタがオン状態となると電気ヒューズ素子に電流が流れる。この電流により電気ヒューズ素子が切断されて、書き込み状態となる。
【０００４】
このように、電気的に書き込みを行うＯＴＰ素子では、書き込み信号により、ＯＴＰ素子に接続された書き込みトランジスタをオンまたはオフすることによって、書き込みが制御されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４０３４１３５号公報
【特許文献２】特開２００９−１５７９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、書き込み信号にノイズやグリッジなどがのると、ＯＴＰ素子に意図しない電流が流れる状況となり、誤書き込みが発生する問題があった。
その場合、所望のパルスで意図して書き込まれたものと異なり、ＯＴＰ素子を流れた電流量がつかめず、書き込み品質が不明確となる。そうすると、意図しない書き込み信号で書き込まれたＯＴＰ素子は、長期信頼性を評価したサンプルと書き込み条件が異なるため、書き込み品質が長期信頼性の保証レベルにあるのか判断がつかず、不良品に位置づけられることとなる。
【課題を解決するための手段】
【０００７】
発明の一観点によれば、電気的に１回限りの書き込みが行われる記憶素子への書き込みを指示する複数パルスの書き込み信号を入力する入力部と、入力された前記書き込み信号のパルス数が所定数に達するまで、前記記憶素子への書き込みを無効状態にする書き込み制御部と、を備えた書き込み制御回路が提供される。
【０００８】
また、発明の他の一観点によれば、電気的に１回限りの書き込みが行われる記憶素子と、前記記憶素子に接続され、制御信号に応じて、書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタと、前記記憶素子への書き込みを指示する複数パルスの書き込み信号を入力する入力部と、入力された前記書き込み信号のパルス数が所定数に達するまで、前記書き込みトランジスタをオフさせ、前記記憶素子への書き込みを無効状態にする書き込み制御部と、を備えた半導体装置が提供される。
【発明の効果】
【０００９】
開示の書き込み制御回路及び半導体装置によれば、電気的に１回限りの書き込みが行われる記憶素子への誤書き込みを抑制できる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
【図２】第２の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
【図３】分周回路群の一例を示す図である。
【図４】２段の分周回路を備えた分周回路群の例を示す図である。
【図５】２段の分周回路を備えた分周回路群を適用した半導体装置の動作例を示すタイミングチャートである。
【図６】４段の分周回路を備えた分周回路群の例を示す図である。
【図７】４段の分周回路を備えた分周回路群を適用した半導体装置の動作例を示すタイミングチャートである。
【図８】４段の分周回路を備えた分周回路群の他の例を示す図である。
【図９】図８に示した４段の分周回路を備えた他の分周回路群を適用した半導体装置の動作例を示すタイミングチャートである。
【図１０】パルス生成回路を有した書き込み制御回路の一例を示す図である。
【図１１】パルス生成回路の動作例を示すタイミングチャートである。
【図１２】フリップフロップのリセット機能を有した書き込み制御部の一例を示す図である。
【図１３】信号生成回路の一例を示す図である。
【図１４】信号生成回路の動作例を示すタイミングチャートである。
【図１５】フリップフロップのリセット機能を有した書き込み制御部の動作例を示すタイミングチャートである。
【図１６】フリップフロップのリセット機能を有した書き込み制御部の他の例を示す図である。
【図１７】図１６の信号生成回路の一例を示す図である。
【図１８】図１７に示された信号生成回路の動作例を示すタイミングチャートである。
【図１９】第３の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
【図２０】カウンタの一例を示す図である。
【図２１】第３の実施の形態の半導体装置の動作例を示すタイミングチャートである。
【図２２】カウンタを用いた半導体装置及び書き込み制御回路の他の例を示す図である。
【図２３】図２２に示した書き込み制御回路の動作例を示すタイミングチャートである。
【図２４】パルス生成回路を有した書き込み制御回路及び半導体装置の一例を示す図である。
【図２５】カウンタのリセット機能を有した書き込み制御回路の例を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態を、図面を参照して説明する。
なお、以下では電気的に書き込みを行うＯＴＰ素子の例として電気ヒューズ素子を用いた例を示すが、これに限定されず、たとえば、トランジスタのゲート酸化膜に高電圧を印加して電気的に破壊することで書き込み状態となるＯＴＰ素子などを用いてもよい。
【００１２】
（第１の実施の形態）
図１は、第１の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
半導体装置１は、電気ヒューズ素子２、書き込みトランジスタ３、書き込み制御回路１０を有している。また、書き込み制御回路１０は、入力部１１、書き込み制御部１２を有している。
【００１３】
電気ヒューズ素子２と書き込みトランジスタ３は、たとえば、図示しないテスタ回路から書き込み電圧が印加される端子ＶＢと、接地電位（基準電位）である接地端子ＶＳＳ間に接続されている。
【００１４】
電気ヒューズ素子２としては、ポリシリコン層上に形成されたシリサイド層を利用したものや、メタルヒューズなどが用いられる。電気ヒューズ素子２の抵抗値が２００Ωで、１０ｍＡの電流が流れると切断される場合、書き込み電圧として、たとえば、２．４Ｖが印加される。
【００１５】
書き込みトランジスタ３は、書き込み制御部１２からの制御信号を受け、電気ヒューズ素子２へ電流を流すか否かを制御する。書き込みトランジスタ３は、図１の例では、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）（以下ｎＭＯＳと略す）としている。
【００１６】
図１に示す例では、電気ヒューズ素子２の一方の端子は、書き込み電圧が印加される端子ＶＢに接続され、他方の端子は、書き込みトランジスタ３の一方の入出力端子（ドレイン）に接続されている。書き込みトランジスタ３の他方の入出力端子（ソース）は、接地端子ＶＳＳに接続されており、制御端子（ゲート）には、書き込み制御部１２からの制御信号が入力される。
【００１７】
書き込み制御回路１０において、入力部１１は、端子ＷＥを介して、図示しないテスタ回路から、書き込み信号（たとえば、ＷＥ信号）を入力する。入力部１１は、たとえば、バッファ回路を有している。また、入力部１１は、書き込み信号を電源電圧の電位レベルから、書き込み電圧の電位レベルに昇圧するレベルシフタを備えていてもよい。
【００１８】
書き込み制御部１２は、たとえば、分周回路群または計数回路（以下カウンタと呼ぶ）を有し、入力部１１に入力された書き込み信号のパルス数が所定数に達するまで、電気ヒューズ素子２への書き込みを無効状態にする。書き込み制御部１２の例については後述する。
【００１９】
以下、半導体装置１の動作を説明する。
書き込みを行う際、端子ＶＢに、電源電圧（たとえば、１．２Ｖ程度）に対して比較的高い電位レベル（たとえば、２．４Ｖ程度）の書き込み電圧が印加される。そして、一定のパルス幅の複数パルスの書き込み信号が所定の間隔で、端子ＷＥを介して、入力部１１に入力される。
【００２０】
書き込み制御部１２は、入力部１１に入力された書き込み信号のパルス数が所定数に達するまで、書き込みトランジスタ３のゲートを、Ｌ（Low）レベルの電位に固定させておき、電気ヒューズ素子２への書き込みを無効状態にしておく。書き込み信号のパルス数が所定数に達すると、書き込み制御部１２は、書き込みトランジスタ３の制御端子に、Ｈ（High）レベルの一定のパルス幅の制御信号を入力し、書き込みトランジスタ３をオンさせる。これにより、制御信号がＨレベルのパルス幅の期間、書き込み電圧による電流が電気ヒューズ素子２に流れ、切断が行われ、電気ヒューズ素子２は書き込み状態となる。
【００２１】
書き込み信号のパルス数が所定数に達するまで、書き込みを無効状態にすることで、書き込み信号の信号線にノイズやグリッジのような連続性の少ないパルスがのっても、これらのパルスにより直ちに書き込みトランジスタ３がオンすることが抑制される。したがって、電気ヒューズ素子２への誤書き込みが抑制される。
【００２２】
以下、第２、第３の実施の形態として書き込み制御回路の例をより詳細に説明する。
（第２の実施の形態）
図２は、第２の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
【００２３】
第１の実施の形態の半導体装置１と同様の要素については、同一符号を付し説明を省略する。
第２の実施の形態の半導体装置１ａにおいて、書き込み制御回路１０ａは、入力部１１ａ、書き込み制御部１２ａを有している。
【００２４】
入力部１１ａは、バッファ回路２１，２２、レベルシフタ２３，２４を有している。
バッファ回路２１，２２は、電源電圧が印加される端子ＶＤＤと、接地端子ＶＳＳに接続されている。レベルシフタ２３，２４は、端子ＶＤＤと接地端子ＶＳＳに接続されるとともに、書き込み電圧が印加される端子ＶＢに接続されている。
【００２５】
入力部１１ａにおいて、端子ＷＥを介してバッファ回路２１に入力される書き込み信号は、レベルシフタ２３によって、電源電圧（たとえば、１．２Ｖ程度）の信号レベルから、書き込み電圧の信号レベル（たとえば、２．４Ｖ程度）に昇圧される。比較的高い書き込み電圧が印加される書き込みトランジスタ３や、書き込み制御部１２ａ内の図示しないトランジスタには、厚いゲート酸化膜（たとえば、８ｎｍ程度）が用いられるため、それらのトランジスタを十分オンさせるために上記のような昇圧が行われる。
【００２６】
端子ＲＳＴを介してバッファ回路２２に入力されるリセット信号も同様に、レベルシフタ２４によって昇圧される。
リセット信号は、書き込み電圧の印加時に、半導体装置１ａ内の図示しないリセット信号生成部で生成されるものを用いてもよいが、書き込み電圧と同様に、テスタから入力するようにしてもよい。
【００２７】
書き込み制御部１２ａは、分周回路群２５、抵抗２７、コンデンサ２８、ＡＮＤ回路２６を有している。
分周回路群２５は、複数段の分周回路（フリップフロップまたはラッチ回路など）を有し、レベルシフタ２３で昇圧された書き込み信号のパルス数が所定数に達すると、分周された書き込み信号を出力する。分周された書き込み信号は、端子ＷＥから入力された書き込み信号よりも広いパルス幅をもつ。分周回路群２５の各分周回路は、レベルシフタ２４で昇圧されたリセット信号によりリセットされる。なお、分周回路群２５は、端子ＶＢと接地端子ＶＳＳに接続されている。
【００２８】
抵抗２７の一端は端子ＶＢに接続され、他端は、コンデンサ２８の一端に接続されている。コンデンサ２８の他端は接地端子ＶＳＳ間に接続されている。ＡＮＤ回路２６の一方の入力端子は、抵抗２７とコンデンサ２８間のノードに接続され、他方の入力端子は、分周回路群２５の出力端子に接続されている。ＡＮＤ回路２６の出力端子は、書き込みトランジスタ３の制御端子に接続されている。
【００２９】
抵抗２７、コンデンサ２８、ＡＮＤ回路２６は、書き込み電圧の投入時に、リセット信号で内部回路が安定化するまで、書き込みトランジスタ３の制御端子の電位レベルをＬレベルに固定し、分周回路群２５からの信号を伝搬しないように制御している。制御端子の電位レベルをＬレベルに固定しておく期間は、抵抗２７とコンデンサ２８による時定数と、ＡＮＤ回路２６内の図示しないトランジスタの閾値電圧に応じて決まる。
【００３０】
図３は、分周回路群の一例を示す図である。
分周回路群２５は、たとえば、それぞれ１つのフリップフロップＦＦ１，…，ＦＦ（ｎ−１），ＦＦｎを備えたｎ段の分周回路２５−１，…，２５−（ｎ−１），２５−ｎを有する。なお、図３では、ｎ＝３以上の場合について示されているが、ｎ＝２であってもよい。
【００３１】
分周回路２５−１のフリップフロップＦＦ１のクロック端子Ｃは、レベルシフタ２３の出力端子と接続されている。分周回路２５−１の出力は、フリップフロップＦＦ１の出力端子Ｑから取り出される。後段のフリップフロップのクロック端子Ｃは、前段のフリップフロップの出力端子Ｑ、または反転出力端子／Ｑに接続されている。たとえば、図３の例では、分周回路２５−ｎのフリップフロップＦＦｎのクロック端子Ｃは、前段の分周回路２５−（ｎ−１）のフリップフロップＦＦ（ｎ−１）の反転出力端子／Ｑに接続されている。また、各分周回路２５−１〜２５−ｎのフリップフロップＦＦ１〜２５−ｎのデータ端子Ｄと反転出力端子／Ｑは接続されており、リセット端子Ｒは、レベルシフタ２４の出力端子と接続されている。
【００３２】
以下、第２の実施の形態の半導体装置１ａの動作を説明する。
通常の書き込みを行う際、端子ＶＢに、電源電圧（たとえば、１．２Ｖ程度）に対して比較的高い電位レベル（たとえば、２．４Ｖ程度）の書き込み電圧が印加される。書き込み電圧の投入時の始めの一定期間、ＲＳＴ端子を介して、たとえば、Ｈレベルのリセット信号が入力部１１ａに入力される。リセット信号は、バッファ回路２２及びレベルシフタ２４で処理された後、分周回路群２５のフリップフロップＦＦ１〜ＦＦｎのリセット端子Ｒに入力される。これにより、分周回路群２５のフリップフロップＦＦ１〜ＦＦｎは初期化され、最後段の分周回路２５−ｎのフリップフロップＦＦｎの出力端子Ｑの信号レベルはＬレベルとなる。そのため、ＡＮＤ回路２６の出力信号はＬレベルとなり、書き込みトランジスタ３は、オフ状態となる。
【００３３】
一定のパルス幅の複数パルスの書き込み信号が所定の間隔で、端子ＷＥを介して入力部１１ａに入力されると、書き込み信号は、バッファ回路２１及びレベルシフタ２３で処理される。処理された書き込み信号は、分周回路群２５の初段の分周回路２５−１のフリップフロップＦＦ１のクロック端子Ｃに入力される。
【００３４】
その後、フリップフロップＦＦ１のクロック端子Ｃに、書き込み信号のパルスが入力されるたびに、分周回路群２５において前段のフリップフロップで保持されたデータ、または信号レベルが反転されたデータが後段のフリップフロップに取り込まれていく。
【００３５】
初段のフリップフロップＦＦ１に、所定数のパルス数の書き込み信号が入力されると、分周回路群２５の最後段の分周回路２５−ｎのフリップフロップＦＦｎの出力端子Ｑの信号レベルはＨレベルになる。このとき、抵抗２７とコンデンサ２８間のノードの信号レベルがＨレベルになっていると、ＡＮＤ回路２６はＨレベルの制御信号を出力し、書き込みトランジスタ３はオン状態となる。これにより、電気ヒューズ素子２に、端子ＶＢに印加される書き込み電圧による電流が流れ、切断が開始される。
【００３６】
その後、書き込み信号のパルスが、さらに所定数、入力部１１ａで処理されて分周回路群２５に入力されると、最後段の分周回路２５−ｎのフリップフロップＦＦｎの出力端子Ｑの信号レベルはＬレベルになる。これにより、ＡＮＤ回路２６が出力する制御信号はＬレベルとなり、書き込みトランジスタ３はオフする。そのため、電気ヒューズ素子２への電流の供給が遮断される。
【００３７】
すなわち、書き込み制御部１２ａは、分周回路群２５によって、書き込み信号のパルス幅よりも広いパルス幅の信号を出力し、そのパルス幅の期間、書き込みトランジスタ３をオンさせる。書き込み信号のパルス幅は、初段のフリップフロップＦＦを動作可能にする程度以上の幅であり、たとえば、数十ｐｓ以上のものが適用される。分周回路群２５が出力する信号のパルス幅は、たとえば、数ｍｓ程度とする。
【００３８】
以下、分周回路群２５が、２段の分周回路を備える場合と４段の分周回路を備える場合を例にして、さらに、半導体装置１ａの動作を詳細に説明する。
図４は、２段の分周回路を備えた分周回路群の例を示す図である。
【００３９】
分周回路群２５ａは、２つの分周回路２５ａ−１，２５ａ−２を備えている。
分周回路２５ａ−１のフリップフロップＦＦ１のクロック端子Ｃ１は、レベルシフタ２３の出力端子に接続されている。分周回路２５ａ−２のフリップフロップＦＦ２は、前段の分周回路２５ａ−１のフリップフロップＦＦ１の反転出力端子／Ｑ１を、自身のクロック端子Ｃ２に接続している。また、出力端子Ｑ２は、ＡＮＤ回路２６の入力端子Ａ２に接続されている。
【００４０】
なお、フリップフロップＦＦ１，ＦＦ２において、データ端子Ｄ１，Ｄ２と反転出力端子／Ｑ２は接続されており、リセット端子Ｒ１，Ｒ２は、レベルシフタ２４の出力端子に接続されている。
【００４１】
図５は、２段の分周回路を備えた分周回路群を適用した半導体装置の動作例を示すタイミングチャートである。
図５では、入力部１１ａで処理されたリセット信号と、図４に示した分周回路２５ａ−１，２５ａ−２の各フリップフロップＦＦ１，ＦＦ２の各端子における信号と、ＡＮＤ回路２６の各端子における信号の変化が示されている。
【００４２】
なお、ＡＮＤ回路２６の入力端子Ａ１については、２種類図示されている。このうち下側が抵抗２７とコンデンサ２８間のノードの電位の変化を示し、上側は、その電位がＡＮＤ回路２６内のトランジスタの閾値電圧Ｖｔｈ以下の場合をＬレベル、閾値電圧Ｖｔｈを超える場合をＨレベルとした場合について示している。
【００４３】
また、図中の黒塗りの領域は、信号が不定の期間を示している。書き込み電圧については図示を省略しているが、端子ＶＢに印加されているものとする。
フリップフロップＦＦ１，ＦＦ２のリセット端子Ｒ１，Ｒ２に、Ｈレベルのリセット信号が入力されると、出力端子Ｑ１，Ｑ２の信号レベルはＬレベルとなり、反転出力端子／Ｑ１，／Ｑ２の信号レベルはＨレベルとなる（タイミングｔ１）。なお、反転出力端子／Ｑ２については図示を省略している。
【００４４】
反転出力端子／Ｑ１，／Ｑ２は、データ端子Ｄ１，Ｄ２に接続されているので、データ端子Ｄ１，Ｄ２の信号レベルはＨレベルとなる（タイミングｔ２）。
入力端子Ａ１の信号レベルは、書き込み電圧が投入されてから、ＡＮＤ回路２６内のトランジスタの閾値電圧Ｖｔｈと、抵抗２７とコンデンサ２８による時定数に基づいた期間が経過すると、Ｈレベルになる（タイミングｔ３）。
【００４５】
リセット信号がＬレベルになった後、書き込み信号が入力され、クロック端子Ｃ１の信号レベルがＨレベルになると（タイミングｔ４）、データ端子Ｄ１の信号レベルがＨレベルであるので、出力端子Ｑ１の信号レベルはＨレベルに変わる。このときフリップフロップＦＦ１の反転出力端子／Ｑ１の信号レベルはＬレベルに変わるので、データ端子Ｄ１及びフリップフロップＦＦ２のクロック端子Ｃ２の信号レベルもＬレベルとなる。
【００４６】
書き込み信号の次のパルスが入力され、フリップフロップＦＦ１のクロック端子Ｃ１の信号レベルがＨレベルになると（タイミングｔ５）、データ端子Ｄ１の信号レベルがＬレベルであるので、出力端子Ｑ１の信号レベルはＬレベルに変わる。このときフリップフロップＦＦ１の反転出力端子／Ｑ１の信号レベルはＨレベルに変わるので、データ端子Ｄ１及びフリップフロップＦＦ２のクロック端子Ｃ２の信号レベルもＨレベルとなる。
【００４７】
フリップフロップＦＦ２のクロック端子Ｃ２の信号レベルがＨレベルになると、データ端子Ｄ２の信号レベルがＨレベルであるので、出力端子Ｑ２の信号レベルはＨレベルに変わる（タイミングｔ６）。このときフリップフロップＦＦ２の反転出力端子／Ｑ２の信号レベルはＬレベルに変わるので、データ端子Ｄ２の信号レベルもＬレベルとなる。
【００４８】
上記のように、分周回路群２５ａの出力である分周回路２５ａ−２のフリップフロップＦＦ２の出力端子Ｑ２の信号レベルがＨレベルになると、ＡＮＤ回路２６の入力端子Ａ２の信号レベルがＨレベルとなる。このときＡＮＤ回路２６の入力端子Ａ１の信号レベルもＨレベルであるので、ＡＮＤ回路２６の出力端子Ｘの信号レベルは、Ｈレベルになる（タイミングｔ７）。これにより、書き込みトランジスタ３がオンし、電気ヒューズ素子２に端子ＶＢに印加された書き込み電圧に応じた電流が流れ始める。
【００４９】
書き込み信号として、さらに２つのパルスが入力され、初段のフリップフロップＦＦ１のクロック端子Ｃ１の信号レベルがＨレベルになると（タイミングｔ８）、データ端子Ｄ１の信号レベルがＬレベルであるので、出力端子Ｑ１の信号レベルはＬレベルに変わる。このときフリップフロップＦＦ１の反転出力端子／Ｑ１の信号レベルはＨレベルに変わるので、データ端子Ｄ１及びフリップフロップＦＦ２のクロック端子Ｃ２の信号レベルもＨレベルとなる。このとき、フリップフロップＦＦ２のデータ端子Ｄ２の信号レベルはＬレベルであるので、出力端子Ｑ２の信号レベルはＬレベルに変わる（タイミングｔ９）。出力端子Ｑ２の信号レベルがＬレベルに変わると、反転出力端子／Ｑ２の信号レベルがＨレベルに変わるので、データ端子Ｄ２の信号レベルもＨレベルとなる。
【００５０】
分周回路２５ａ−２のフリップフロップＦＦ２の出力端子Ｑ２の信号レベルがＬレベルになると、ＡＮＤ回路２６の入力端子Ａ２の信号レベルがＬレベルとなる。したがって、ＡＮＤ回路２６の出力端子Ｘの信号レベルは、Ｌレベルになる（タイミングｔ１０）。これにより、書き込みトランジスタ３はオフし、電気ヒューズ素子２への電流の供給が遮断される。したがって、本例では、タイミングｔ７〜ｔ１０の期間が、書き込みトランジスタ３がオンする期間となる。
【００５１】
以上のような２段の分周回路２５ａ−１，２５ａ−２を用いた場合、書き込み信号のパルス数が２つになると、最後段の分周回路２５ａ−２のフリップフロップＦＦ２の出力端子Ｑ２の信号レベルがＨレベルとなり、書き込みが有効状態となる。そのため、タイミングｔ４〜ｔ５間にある斜線部で示された１つの書き込み信号のパルスが入力されただけでは、分周回路群２５ａからはパルスが発生されず、書き込みは無効状態のままとなる。
【００５２】
図６は、４段の分周回路を備えた分周回路群の例を示す図である。
分周回路群２５ｂは、４つの分周回路２５ｂ−１，２５ｂ−２，２５ｂ−３，２５ｂ−４を備えている。
【００５３】
各分周回路２５ｂ−１〜２５ｂ−４は、フリップフロップＦＦ１〜ＦＦ４を有している。各フリップフロップＦＦ１〜ＦＦ４は、クロック端子Ｃ１，Ｃ２，Ｃ３，Ｃ４、データ端子Ｄ１，Ｄ２，Ｄ３，Ｄ４、出力端子Ｑ１，Ｑ２，Ｑ３，Ｑ４、反転出力端子／Ｑ１，／Ｑ２，／Ｑ３，／Ｑ４、リセット端子Ｒ１，Ｒ２，Ｒ３，Ｒ４を有している。
【００５４】
分周回路２５ｂ−２〜２５ｂ−４のフリップフロップＦＦ２〜ＦＦ４は、それぞれ前段の分周回路２５ｂ−１〜２５ｂ−３のフリップフロップＦＦ１〜ＦＦ３の反転出力端子／Ｑ１，／Ｑ２，／Ｑ３を、自身のクロック端子Ｃ２，Ｃ３，Ｃ４に接続している。
【００５５】
図７は、４段の分周回路を備えた分周回路群を適用した半導体装置の動作例を示すタイミングチャートである。
図７では、入力部１１ａで処理されたリセット信号と、図６に示した分周回路２５ｂ−１〜２５ｂ−４の各フリップフロップＦＦ１〜ＦＦ４の各端子における信号と、ＡＮＤ回路２６の各端子における信号の変化が示されている。
【００５６】
各分周回路２５ｂ−１〜２５ｂ−４の動作は、２段の場合とほぼ同様であるが、４段にすることによって、分周回路群２５ｂからＨレベルの信号が出力されるのに要する書き込み信号のパルス数が増加する。
【００５７】
図７の例では、書き込み信号のＨレベルの８つのパルスが入力されると（タイミングｔ１２）、分周回路群２５ｂの最後段のフリップフロップＦＦ４の出力端子Ｑ４の信号レベルがＨレベルに立ち上がる（タイミングｔ１３）。そして、ＡＮＤ回路２６の出力端子Ｘの信号レベルがＨレベルになる（タイミングｔ１４）。
【００５８】
すなわち、最初の書き込み信号のパルスが入力されるタイミングｔ１１から、タイミングｔ１２までの期間で、斜線部で示された７つの書き込み信号のパルスが入力されただけでは、分周回路群２５ｂからはパルスが発生されず、書き込みは無効状態のままである。
【００５９】
そのため、これら７つの書き込み信号のパルスの何れかが、ノイズまたはグリッジによるものであっても、そのパルスによって直ちに書き込みトランジスタ３がオンして電気ヒューズ素子２に電流が流れることはない。つまり、分周回路の段数を増やすことで、ノイズやグリッジにより電気ヒューズ素子２に電流が流れてしまうことを、さらに抑制できる。
【００６０】
なお、図７では図示を省略しているが、タイミングｔ１２で入力された書き込み信号のパルスの後、さらに８つのパルスが入力されると、ＡＮＤ回路２６の出力端子Ｘの信号レベルがＬレベルになる。出力端子Ｘの信号レベルがＨレベルになるタイミングから、Ｌレベルになるタイミングまでが、出力端子Ｘから出力される書き込みトランジスタ３の制御信号のパルス幅となり、書き込みトランジスタ３をオンさせる期間となる。
【００６１】
分周回路の段数を増やすことで、ノイズによりパルス数が多少変わっても、書き込みトランジスタ３をオンさせる制御信号のパルス幅の変動が少なくなり、安定した書き込みが可能になる。
【００６２】
ところで、図６の分周回路群２５ｂでは、初段以外全ての分周回路２５ｂ−２〜２５ｂ−４のフリップフロップＦＦ２〜ＦＦ４のクロック端子Ｃ２〜Ｃ４には、前段のフリップフロップＦＦ１〜ＦＦ３の反転出力端子／Ｑ１〜／Ｑ３が接続されている。しかし、このような構成に限定されない。
【００６３】
図８は、４段の分周回路を備えた分周回路群の他の例を示す図である。
分周回路群２５ｃは、４つの分周回路２５ｃ−１，２５ｃ−２，２５ｃ−３，２５ｃ−４を備えている。図６に示した分周回路群２５ｂと異なり、最後段の分周回路２５ｃ−４のフリップフロップＦＦ４だけ、クロック端子Ｃ４に前段のフリップフロップＦＦ３の反転出力端子／Ｑ３が接続されている。他の分周回路２５ｃ−２，２５ｃ−３のフリップフロップＦＦ２，ＦＦ３のクロック端子Ｃ２，Ｃ３には、それぞれ、前段のフリップフロップＦＦ１，ＦＦ２の出力端子Ｑ１，Ｑ２が接続されている。
【００６４】
図９は、図８に示した４段の分周回路を備えた他の分周回路群を適用した半導体装置の動作例を示すタイミングチャートである。
図９では、入力部１１ａで処理されたリセット信号と、図８に示した分周回路２５ｃ−１〜２５ｃ−４の各フリップフロップＦＦ１〜ＦＦ４の各端子における信号と、ＡＮＤ回路２６の各端子における信号の変化が示されている。
【００６５】
フリップフロップＦＦ２，ＦＦ３のクロック端子Ｃ２，Ｃ３に、前段のフリップフロップＦＦ１，ＦＦ２の出力端子Ｑ１，Ｑ２を接続したことで、出力端子Ｑ２，Ｑ３の信号レベルがＨレベルになるタイミングが早まる（タイミングｔ１６，ｔ１７）。したがって、分周回路群２５ｃの出力（フリップフロップＦＦ４の出力端子Ｑ４の信号レベル）がＨレベルになるタイミングも早まる（タイミングｔ１９）。
【００６６】
この場合、最初の書き込み信号のパルスが入力されるタイミングｔ１５から、５つ目のパルスが入力されるタイミングｔ１８までの期間の、斜線部で示された４つのパルスが入力されただけでは、分周回路群２５ｂからはパルスが発生されない。
【００６７】
このように、分周回路群において、段数のほかに、後段のフリップフロップのクロック端子に、前段のフリップフロップの出力端子を接続するか、反転出力端子を接続するかでも、書き込みトランジスタ３をオンするのに要する書き込み信号のパルス数が変わる。
【００６８】
ｎ段の分周回路群において、全ての後段のフリップフロップのクロック端子に、前段のフリップフロップの反転出力端子を接続した場合、書き込みトランジスタ３にＨレベルのパルスが伝達されるまでに要するパルス数Ｎ１は、Ｎ１＝２(n-1)となる。よって、２(n-1)−１が無効としうるパルス数となる。
【００６９】
たとえば、図６で示した４段の分周回路群２５ｂでは、Ｎ１＝２(4-1)＝８となり、無効としうるパルス数は、２(4-1)−１＝８−１＝７となり、図７の斜線部で示した７つのパルスが無効としうるパルスとなる。
【００７０】
一方、最後段の後段のフリップフロップのクロック端子にだけ、前段のフリップフロップの反転出力端子を接続した場合、書き込みトランジスタ３にＨレベルのパルスが伝達されるまでに要するパルス数Ｎ２は、Ｎ２＝２(n-2)＋１となる。ここで、ｎ≧３である（ｎ＝２の場合は、上記のＮ１＝２(n-1)の式で求まる）。よって、２(n-2)が無効としうるパルス数となる。
【００７１】
たとえば、図８で示した４段の分周回路群２５ｃでは、Ｎ２＝２(4-2)＋１＝５となり、無効としうるパルス数は、２(4-2)＝４となり、図９の斜線部で示した４つのパルスが無効としうるパルスとなる。
【００７２】
上記のような、無効としうるパルスを得るために、分周回路群において、少なくとも１段の分周回路では、クロック端子に、前段のフリップフロップの反転出力端子を接続すればよい。
【００７３】
以上のように、第２の実施の半導体装置１ａでは、分周回路群２５により、書き込み信号のパルス数が所定数に達するまで、書き込みトランジスタ３にＨレベルのパルスが伝達されないようにして、書き込みを無効状態にしている。これにより、書き込み信号の信号線にノイズやグリッジのような連続性の少ないパルスがのっても、これらのパルスにより直ちに書き込みトランジスタ３がオンすることが抑制される。したがって、電気ヒューズ素子２への誤書き込みが抑制される。
【００７４】
ところで、前述の分周回路群２５から出力されるＨレベルのパルスのパルス幅は、分周回路の段数などによって決まるが、書き込み信号の信号線にノイズなどによる意図しないパルスがのると変動する。そのため、分周回路群２５と書き込みトランジスタ３間に、分周回路群２５の出力信号の最初のエッジを検出すると所定のパルス幅の制御信号を生成する回路を設けることで、安定したパルス幅の制御信号を書き込みトランジスタ３に供給することができる。
【００７５】
図１０は、パルス生成回路を有した書き込み制御回路の一例を示す図である。
図２に示した半導体装置１ａと同様の要素については同一符号を付している。
図１０の半導体装置１ｂにおいて、書き込み制御回路１０ｂの書き込み制御部１２ｂは、分周回路群２５とＡＮＤ回路２６の間に、パルス生成回路３０を備えている。
【００７６】
パルス生成回路３０は、たとえば、チョッパー回路であり、ＡＮＤ回路３１と、インバータ回路３２−１，３２−２，…，３２−ｍを有している。図１０では３つ以上のインバータ回路３２−１〜３２−ｍの例を示しているが、ｍは１以上の奇数である。
【００７７】
なお、パルス生成回路３０は、書き込み電圧が印加される端子ＶＢと、接地端子ＶＳＳに接続されている。
図１１は、パルス生成回路の動作例を示すタイミングチャートである。
【００７８】
図１１では、分周回路群２５からの出力信号（ＡＮＤ回路３１の一方の入力端子への入力信号）と、インバータ回路３２−ｍから出力信号（ＡＮＤ回路３１の他方の入力端子への入力信号）と、ＡＮＤ回路３１からの出力信号の変化が示されている。
【００７９】
分周回路群２５からの出力信号がＬレベルの状態では、インバータ回路３２−ｍの出力信号はＨレベルとなっている。分周回路群２５からの出力信号がＬからＨレベルに変化するタイミングｔ２１では、インバータ回路３２−１〜３２−ｍによる遅延時間のため、インバータ回路３２−ｍの出力はＨレベルのままである。そのため、ＡＮＤ回路３１の出力信号は、Ｈレベルとなる。
【００８０】
インバータ回路３２−１〜３２−ｍによる遅延時間が経過して、インバータ回路３２−ｍの出力信号がＬレベルに変化すると（タイミングｔ２２）、ＡＮＤ回路３１の出力信号はＬレベルに変わる。
【００８１】
分周回路群２５の出力信号のパルスは、タイミングｔ２３で信号レベルがＬレベルに変化するまでとなるが、パルス生成回路３０を用いることで、タイミングｔ２１〜ｔ２２のパルス幅をもつパルスに整形され、ＡＮＤ回路２６に供給される。
【００８２】
分周回路群２５から出力されるパルスのパルス幅（タイミングｔ２１〜ｔ２３）は、書き込み信号の信号線にノイズがのると、変動する可能性がある。しかし、上記のようなパルス生成回路３０を設け、分周回路群２５の出力信号の変化からパルスを生成することで、安定したパルス幅の信号を書き込みトランジスタ３に供給することができる。これにより、電気ヒューズ素子２において、一定の電流量での安定した書き込みが可能になる。
【００８３】
なお、上記のパルス生成回路３０は、簡単な例を示したものであり、他の回路によって実現するようにしてもよい。
ところで、分周回路群２５内のフリップフロップＦＦ１〜ＦＦｎには、ノイズやグリッジによるパルスが保持されることもあるので、所定期間ごとにリセットすることが望ましい。
【００８４】
図１２は、フリップフロップのリセット機能を有した書き込み制御部の一例を示す図である。
図２に示した半導体装置１ａ、図３に示した分周回路群２５と同様の要素については同一符号を付している。
【００８５】
書き込み制御部１２ｃは、分周回路群２５、ＡＮＤ回路２６、抵抗２７、コンデンサ２８の他に、信号生成回路３５とＯＲ回路３６を有している。
信号生成回路３５は、レベルシフタ２３の出力端子に接続されており、昇圧された最後の書き込み信号のパルスが入力されてから、所定期間後に分周回路群２５の信号値を初期化させるリセット信号を生成して出力する。
【００８６】
ＯＲ回路３６は、一方の入力端子をレベルシフタ２４に接続し、他方の入力端子を信号生成回路３５の出力端子に接続し、出力端子を分周回路２５−１〜２５−ｎのフリップフロップＦＦ１〜ＦＦｎのリセット端子Ｒに接続している。
【００８７】
レベルシフタ２４からＨレベルのリセット信号が入力されるか、信号生成回路３５で生成されたＨレベルのリセット信号が入力されると、ＯＲ回路３６は、何れかのリセット信号を、フリップフロップＦＦ１〜ＦＦｎのリセット端子Ｒに供給する。
【００８８】
図１３は、信号生成回路の一例を示す図である。
信号生成回路３５は、インバータ回路４０，４１、チョッパー回路４２、コンデンサ４３を有している。
【００８９】
インバータ回路４０は、ｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳと略す）４０ａと、ｎＭＯＳ４０ｂによるＣＭＯＳ（Complementary MOS）を備えている。インバータ回路４１もｐＭＯＳ４１ａと、ｎＭＯＳ４１ｂを有しており、同様の回路になっている。
【００９０】
インバータ回路４０において、ｐＭＯＳ４０ａは、ｎＭＯＳ４０ｂの電流駆動能力よりも大きいものが用いられる。
チョッパー回路４２は、ＡＮＤ回路４２ａ、インバータ回路４２ｂ１，４２ｂ２，…，４２ｂｍを有している。ｍは１以上の奇数である。ＡＮＤ回路４２ａの一方の入力端子にはインバータ回路４１の出力端子が接続され、他方の入力端子には、インバータ回路４２ｂｍの出力端子が接続されている。
【００９１】
インバータ回路４０，４１とチョッパー回路４２は、端子ＶＢと接地端子ＶＳＳに接続されている。
コンデンサ４３の一端は、インバータ回路４０とインバータ回路４１との間のノードに接続され、他端は接地端子ＶＳＳに接続されている。
【００９２】
図１４は、信号生成回路の動作例を示すタイミングチャートである。
図１４では、レベルシフタ２３から出力される書き込み信号と、図１３の信号生成回路３５において、コンデンサ４３の電圧、インバータ回路４１の出力信号、インバータ回路４２ｂｍの出力信号、ＡＮＤ回路４２ａの出力信号の変化が示されている。
【００９３】
書き込み信号のパルスが立ち上がると（タイミングｔ２５）、コンデンサ４３の電圧は、ｐＭＯＳ４０ａの電流駆動能力が大きいため早期に立ち上がる。これにより、インバータ回路４１の出力信号がＬレベルとなる。また、チョッパー回路４２内では、インバータ回路４２ｂ１〜４２ｂｍにより、インバータ回路４１の出力信号が遅延及び反転されて、最後段のインバータ回路４２ｂｍの出力信号がＨレベルに反転する（タイミングｔ２６）。
【００９４】
ｎＭＯＳ４０ｂの電流駆動能力が小さいため、コンデンサ４３の電圧は、下降するのに時間を要し、書き込み信号のパルスが連続して入力されている場合には、インバータ回路４１がＬレベルと判定する閾値電圧Ｖｔｈまで下がらない。
【００９５】
書き込み信号のパルスが停止して、所定の時間（ｐＭＯＳ４０ａとｎＭＯＳ４０ｂの電流駆動能力と、コンデンサ４３の容量で事前に設定可能）が経過すると（タイミングｔ２７）、コンデンサ４３の電圧は閾値電圧Ｖｔｈ以下となる。そのため、インバータ回路４１の出力信号はＨレベルに反転する。このとき、インバータ回路４２ｂｍの出力信号はＨレベルのままなので、ＡＮＤ回路４２ａの出力信号はＨレベルに反転する。インバータ回路４２ｂ１〜４２ｂｍによる遅延時間が経過した後、インバータ回路４２ｂｍの出力信号がＬレベルに立ち下がると（タイミングｔ２８）、ＡＮＤ回路４２ａの出力信号もＬレベルに立ち下がる。このＡＮＤ回路４２ａの出力信号がＬレベルに立ち下がるまでのＨレベルのパルスが、リセット信号となる。
【００９６】
その後、再び書き込み信号のパルスが入力されると（タイミングｔ２９）、コンデンサ４３の電圧が立ち上がり、以下同様の動作が行われる。
図１５は、フリップフロップのリセット機能を有した書き込み制御部の動作例を示すタイミングチャートである。
【００９７】
図１５では、図１２に示したような書き込み制御部１２ｃにおいて、ｎ＝３の場合の分周回路群２５を用い、最後段のフリップフロップのクロック端子のみに前段のフリップフロップの反転出力端子を接続した回路の各部の信号の例が示されている。
【００９８】
リセット信号は、３段の各フリップフロップのリセット端子に入力される信号を示している。また、Ｄ１、Ｃ１、Ｑ１は初段のフリップフロップのデータ端子、クロック端子、出力端子を示し、Ｄ２、Ｃ２、Ｑ２は、次段のフリップフロップのデータ端子、クロック端子、出力端子を示している。Ｄ３、Ｃ３、Ｑ３は、最後段のフリップフロップのデータ端子、クロック端子、出力端子を示している。図１５では、これらの各端子における信号の変化が示されている。
【００９９】
クロック端子Ｃ１における信号は、レベルシフタ２３から出力された書き込み信号を示している。この書き込み信号のパルスの入力が停止され（タイミングｔ３０）、所定時間経過すると、図１４に示された動作により信号生成回路３５からＨレベルの信号が出力される。これにより、ＯＲ回路３６を介して、Ｈレベルのリセット信号が、各フリップフロップのリセット端子に入力される（タイミングｔ３１）。Ｈレベルのリセット信号が各フリップフロップのリセット端子に入力されることによって、各段のフリップフロップの出力端子Ｑ１，Ｑ２，Ｑ３における信号はＬレベルとなり、初期化される。
【０１００】
図１５の例では、出力端子Ｑ３からＨレベルの信号が出力され、電気ヒューズ素子２への書き込みが行われた後に、分周回路群２５の信号値を初期化するようにしている。
このような書き込み制御部１２ｃを用いることで、たとえば、書き込みが行われる前に、ノイズによるパルスが分周回路群２５内のフリップフロップＦＦ１〜ＦＦｎに保持されてしまっていても、所定時間後に初期化できる。そのため、その後に正常な書き込み信号によるパルスが入力された場合に、意図しないパルス数で書き込みが発生することを抑制でき、安定な書き込みを行うことが可能になる。
【０１０１】
図１６は、フリップフロップのリセット機能を有した書き込み制御部の他の例を示す図である。
図１２に示した書き込み制御部１２ｃと同様の要素については同一符号を付している。
【０１０２】
図１６に示す書き込み制御部１２ｄにおいて、信号生成回路３５ａは、レベルシフタ２３で昇圧された書き込み信号、レベルシフタ２４で昇圧されたリセット信号の他、端子ＣＫから入力され、レベルシフタ４５で昇圧されたクロック信号を入力する。クロック信号は、たとえば、半導体装置１ａ，１ｂ内の図示しないクロック生成部から供給されるシステムクロックである。また、テスタから供給されるクロック信号を用いてもよい。
【０１０３】
信号生成回路３５ａは、クロック信号をカウントし、昇圧された書き込み信号のパルスまたはリセット信号が所定期間入力されないと、新たにリセット信号を生成して出力する。
【０１０４】
図１７は、図１６の信号生成回路の一例を示す図である。
信号生成回路３５ａは、フリップフロップＦＦａ，ＦＦｂ，ＦＦｃ、ＯＲ回路５０、ＥｘＯＲ回路５１，５２、ＡＮＤ回路５３，５４を有している。
【０１０５】
フリップフロップＦＦａの反転出力端子／Ｑａは、データ端子Ｄａに接続されている。フリップフロップＦＦａの出力端子Ｑａは、ＥｘＯＲ回路５１の一方の入力端子、ＡＮＤ回路５３の一方の入力端子及びＡＮＤ回路５４の第１の入力端子に接続されている。ＥｘＯＲ回路５１の他方の入力端子は、フリップフロップＦＦｂの出力端子Ｑｂに接続されており、ＥｘＯＲ回路５１の出力端子はフリップフロップＦＦｂのデータ端子Ｄｂに接続されている。
【０１０６】
フリップフロップＦＦｂの出力端子Ｑｂは、さらにＡＮＤ回路５３の他方の入力端子と、ＡＮＤ回路５４の第２の入力端子に接続されている。ＡＮＤ回路５３の出力端子はＥｘＯＲ回路５２の一方の入力端子に接続されている。ＥｘＯＲ回路５２の他方の入力端子は、フリップフロップＦＦｃの出力端子Ｑｃに接続されており、ＥｘＯＲ回路５２の出力端子はフリップフロップＦＦｃのデータ端子Ｄｃに接続されている。フリップフロップＦＦｃの出力端子Ｑｃは、さらにＡＮＤ回路５４の第３の入力端子に接続されている。
【０１０７】
ＡＮＤ回路５４の出力端子は、ＯＲ回路３６の一方の入力端子に接続されている。
なお、フリップフロップＦＦｂ，ＦＦｃの反転出力端子／Ｑｂ，／Ｑｃは開放されている。また、フリップフロップＦＦａ，ＦＦｂ，ＦＦｃのクロック端子Ｃａ，Ｃｂ，ＣｃはＯＲ回路５０の出力端子に接続されている。
【０１０８】
ＯＲ回路５０は、レベルシフタ２３で昇圧された書き込み信号と、レベルシフタ２４で昇圧されたリセット信号のＯＲ論理を出力する。
上記の信号生成回路３５ａの要素のうち、フリップフロップＦＦａ，ＦＦｂ，ＦＦｃ、ＥｘＯＲ回路５１，５２、ＡＮＤ回路５３によって、同期式３ビット８進カウンタの機能が実現される。
【０１０９】
図１８は、図１７に示された信号生成回路の動作例を示すタイミングチャートである。
図１８では、レベルシフタ２３，２４，４５によって昇圧された書き込み信号、リセット信号、クロック信号と、フリップフロップＦＦａ，ＦＦｂ，ＦＦｃの各端子の信号と、信号生成回路３５ａの出力信号の変化が示されている。
【０１１０】
Ｈレベルのリセット信号により信号生成回路３５ａの各部の状態が確定し、リセット信号がＬレベルとなった後、クロック信号の投入が開始される（タイミングｔ４０）。このとき、フリップフロップＦＦａにおいて、データ端子Ｄａの信号レベルはＨレベルであるから、出力端子Ｑａの信号レベルがＨレベルに立ち上がる。フリップフロップＦＦｂ，ＦＦｃの出力端子Ｑｂ，Ｑｃの信号レベルはＬレベルのままである。このときの状態は、Ｈレベルの信号レベルを“１”、Ｌレベルの信号レベルを“０”とし、出力端子Ｑａの信号レベルを最下位ビット、出力端子Ｑｃの信号レベルを最上位ビットとすると、“００１”という２進数のカウント値で表される。
【０１１１】
書き込み信号がＨレベルに立ち上がると（タイミングｔ４１）、ＯＲ回路５０の出力端子の信号レベルがＨレベルになるので、フリップフロップＦＦａ，ＦＦｂ，ＦＦｃはリセットされる。これにより、フリップフロップＦＦａの出力端子Ｑａの信号レベルがＬレベルになる。つまり、カウント値は“０００”に戻る。
【０１１２】
書き込み信号がＬレベルになり、クロック信号が立ち上がると（タイミングｔ４２）、再び出力端子Ｑａの信号レベルがＨレベルに立ち上がる。つまりカウント値は“００１”となる。このときＥｘＯＲ回路５１の出力信号がＨレベルになるので、次のクロック信号の立ち上がり（タイミングｔ４３）に同期して、フリップフロップＦＦｂの出力端子Ｑｂの信号レベルがＨレベルに立ち上がる。また、フリップフロップＦＦａの出力端子Ｑａの信号レベルがＬレベルに立ち下がる。これにより、カウント値は、“０１０”となる。
【０１１３】
再び、書き込み信号がＨレベルに立ち上がると（タイミングｔ４４）、フリップフロップＦＦａ，ＦＦｂ，ＦＦｃはリセットされ、フリップフロップＦＦｂの出力端子Ｑｂの信号レベルがＬレベルになり、カウント値は“０００”に戻る。
【０１１４】
書き込み信号がＬレベルになり、クロック信号が立ち上がると（タイミングｔ４５）、再びカウント動作が開始され、クロック信号の立ち上がりに同期して、“００１”、“０１０”、“０１１”、“１００”、“１０１”、“１１０”とカウント値が増加する。
【０１１５】
カウント値が“１１１”、すなわち、フリップフロップＦＦａ，ＦＦｂ，ＦＦｃの出力端子Ｑａ，Ｑｂ，Ｑｃの信号レベルが、Ｈレベルとなると（タイミングｔ４６）、ＡＮＤ回路５４の出力信号はＨレベルとなる。ＡＮＤ回路５４の出力信号が、信号生成回路３５ａの出力信号となるので、図１８に示すように信号生成回路３５ａの出力信号は、Ｈレベルとなる。
【０１１６】
次にクロック信号が立ち上がると（タイミングｔ４７）、出力端子Ｑａ，Ｑｂ，ＱｃがＬレベルに初期化され、ＡＮＤ回路５４の出力がＬレベルとなる。これにより信号生成回路３５ａの出力信号はＬレベルとなる。
【０１１７】
信号生成回路３５ａから出力されるＨレベルの出力信号は、ＯＲ回路３６を介して図１６に示した各フリップフロップＦＦ１〜ＦＦｎに供給され、これらをリセットする。
以上のような、信号生成回路３５ａを用いることで、たとえば、書き込みが行われる前に、ノイズによるパルスが分周回路群２５内のフリップフロップＦＦ１〜ＦＦｎに保持されてしまっていても、所定時間後に初期化できる。そのため、その後に正常な書き込み信号によるパルスが入力された場合に、意図しないパルス数で書き込みが発生することを抑制でき、安定な書き込みを行うことが可能になる。
【０１１８】
また、信号生成回路３５ａは、クロック信号をカウントして、所定のカウント数（図１７の例では、２進数で“１１１”）になったら、フリップフロップＦＦ１〜ＦＦｎをリセットするようにしている。クロック信号は、一定の周期を有しているので、書き込み信号の信号線にのる最後のパルスの立ち下がりから、リセット信号を出力するまでの時間を、より正確に設定できる。
【０１１９】
なお、上記では、同期式３ビット８進カウンタの機能を有した信号生成回路３５ａにより、カウント値が“１１１”になった場合に、Ｈレベルのリセット信号を出力するようにしているが、これに限定されない。クロック信号の周期と、正常な書き込み信号のパルスの周期の組み合わせに応じて、フリップフロップの段数を増やすなど適宜回路を変更して、書き込み信号の信号線にのる最後のパルスの立ち下がりから、リセット信号を出力するまでの時間を調整してもよい。
【０１２０】
なお、図１２、図１６に示した書き込み制御部１２ｃ，１２ｄにおいて、図１０に示したパルス生成回路３０を設けるようにしてもよい。
以上、説明してきた第２の実施の形態では、分周回路としてフリップフロップを用いた場合を例にしたが、これに限定されず、クロック端子に入力される信号に同期して、データ端子の信号をラッチし、トグル動作しうる回路であればよい。
【０１２１】
（第３の実施の形態）
図１９は、第３の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
【０１２２】
第１の実施の形態の半導体装置１と同様の要素については、同一符号を付し説明を省略する。
第３の実施の形態の半導体装置６０において、書き込み制御回路６１は、カウンタ６２ａ、インバータ回路６２ｂを備えた入力部６２と、タイミング調整回路６３ａ、ＡＮＤ回路６３ｂを備えた書き込み制御部６３と、レベルシフタ６４を有している。
【０１２３】
カウンタ６２ａは、端子ＷＥから入力される書き込み信号のパルス数をカウントし、そのカウント値の少なくとも一部（たとえば、最上位ビット）を、書き込み制御部６３に供給する。このカウンタ６２ａから出力される信号が、所定のカウント値まで書き込み信号を無効にする制御信号となる。カウンタ６２ａにおけるカウント値は、端子ＲＳＴから入力されるリセット信号によりリセットされる。
【０１２４】
なお、第３の実施の形態の書き込み制御回路６１に供給される書き込み信号のパルス幅は、第２の実施の形態で用いるものより、広いものが用いられる。
インバータ回路６２ｂは、端子ＲＳＴから入力されるリセット信号の信号レベルを反転して、書き込み制御部６３に供給する。
【０１２５】
タイミング調整回路６３ａは、たとえば、偶数段のインバータ回路を有し、端子ＷＥから入力される書き込み信号を遅延させて、ＡＮＤ回路６３ｂに入力されるタイミングを調整する。なお、特にタイミング調整を行わなくてもよい場合は、タイミング調整回路６３ａはなくてもよい。
【０１２６】
ＡＮＤ回路６３ｂは、タイミング調整回路６３ａを介した書き込み信号と、カウンタ６２ａからの制御信号と、インバータ回路６２ｂで信号レベルが反転されたリセット信号とを入力し、これらのＡＮＤ論理の結果を出力する。
【０１２７】
なお、図示を省略しているが、入力部６２と書き込み制御部６３の各部は、端子ＶＤＤと接地端子ＶＳＳに接続され、電源電圧が供給される。
レベルシフタ６４は、ＡＮＤ回路６３ｂの出力信号を、電源電圧の電位レベルから、書き込み電圧の電位レベルに昇圧する。
【０１２８】
図２０は、カウンタの一例を示す図である。
図２０に示すカウンタ６２ａは、同期式３ビット８進カウンタの機能を有するものであり、フリップフロップＦＦｄ，ＦＦｅ，ＦＦｆ、ＥｘＯＲ回路７０，７１、ＡＮＤ回路７２を有している。
【０１２９】
フリップフロップＦＦｄ，ＦＦｅ，ＦＦｆのクロック端子Ｃｄ，Ｃｅ，Ｃｆは、端子ＷＥと接続されており、書き込み信号が入力される。
フリップフロップＦＦｄの反転出力端子／Ｑｄは、データ端子Ｄｄに接続されている。フリップフロップＦＦｄの出力端子Ｑｄは、ＥｘＯＲ回路７０の一方の入力端子、ＡＮＤ回路７２の一方の入力端子に接続されている。ＥｘＯＲ回路７０の他方の入力端子は、フリップフロップＦＦｅの出力端子Ｑｅに接続されており、ＥｘＯＲ回路７０の出力端子はフリップフロップＦＦｅのデータ端子Ｄｅに接続されている。
【０１３０】
フリップフロップＦＦｅの出力端子Ｑｅは、さらにＡＮＤ回路７２の他方の入力端子に接続されている。ＡＮＤ回路７２の出力端子はＥｘＯＲ回路７１の一方の入力端子に接続されている。ＥｘＯＲ回路７１の他方の入力端子は、フリップフロップＦＦｆの出力端子Ｑｆに接続されており、ＥｘＯＲ回路７１の出力端子はフリップフロップＦＦｆのデータ端子Ｄｆに接続されている。フリップフロップＦＦｆの出力端子Ｑｆは、図１９に示した書き込み制御部６３のＡＮＤ回路６３ｂの入力端子の１つに接続されている。
【０１３１】
なお、フリップフロップＦＦｅ，ＦＦｆの反転出力端子／Ｑｅ，／Ｑｆは開放されている。
また、各フリップフロップＦＦｄ，ＦＦｅ，ＦＦｆのリセット端子Ｒｄ，Ｒｅ，Ｒｆは端子ＲＳＴに接続されている。
【０１３２】
図２１は、第３の実施の形態の半導体装置の動作例を示すタイミングチャートである。
図２１では、カウンタ６２ａとして、図２０に示したような同期式３ビット８進カウンタを用いた場合の各部の信号の変化が示されている。
【０１３３】
上から、リセット信号、書き込み信号、フリップフロップＦＦｄのデータ端子Ｄｄ及び出力端子Ｑｄ、フリップフロップＦＦｅ，ＦＦｆの出力端子Ｑｅ，Ｑｆの変化の一例が示されている。さらに、タイミング調整後の書き込み信号、カウンタ６２ａから出力される制御信号、インバータ回路６２ｂによって信号レベルが反転されたリセット信号、書き込み制御部６３の出力信号の変化の一例が示されている。
【０１３４】
図２１の例では、Ｈレベルのリセット信号によりカウンタ６２ａの各部の状態が確定し、リセット信号がＬレベルとなった後、書き込み信号の投入が開始されている（タイミングｔ５０）。このタイミングｔ５０では、フリップフロップＦＦｄにおいて、データ端子Ｄｄの信号レベルはＨレベルであるから、出力端子Ｑｄの信号レベルがＨレベルに立ち上がる。フリップフロップＦＦｅ，ＦＦｆの出力端子Ｑｅ，Ｑｆの信号レベルはＬレベルのままである。
【０１３５】
このとき、Ｈレベルを“１”、Ｌレベルを“０”とし、出力端子Ｑｄの信号レベルを最下位ビット、出力端子Ｑｆの信号レベルを最上位ビットとすると、カウント値は“００１”となる。
【０１３６】
また、このときＥｘＯＲ回路７０の出力がＨレベルになるので、次の書き込み信号の立ち上がり（タイミングｔ５１）に同期して、フリップフロップＦＦｅの出力端子Ｑｅの信号レベルがＨレベルに立ち上がる。また、フリップフロップＦＦｄの出力端子Ｑｄの信号レベルがＬレベルに立ち下がる。これにより、カウント値は、“０１０”となる。
【０１３７】
次の書き込み信号の立ち上がり（タイミングｔ５２）では、フリップフロップＦＦｄのデータ端子Ｄｄの信号レベルはＨレベルであるから、出力端子Ｑｄの信号レベルがＨレベルに立ち上がる。これにより、カウント値は、“０１１”となる。
【０１３８】
上記のように出力端子Ｑｄ，Ｑｅの信号レベルがともにＨレベルになると、ＡＮＤ回路７２の出力はＨレベルとなり、ＥｘＯＲ回路７１の出力はＨレベルとなる。これにより、フリップフロップＦＦｆの出力端子Ｑｆの信号レベルは、次の書き込み信号の立ち上がり（タイミングｔ５３）に同期して、Ｈレベルに立ち上がる。このとき、フリップフロップＦＦｄ，ＦＦｅの出力端子Ｑｄ，Ｑｅの信号レベルは、Ｌレベルとなるので、カウント値は、“１００”となる。
【０１３９】
その後も、書き込み信号の立ち上がりに応じて、カウント動作が進み、カウント値は“１０１”、“１１０”、“１１１”と変化する。カウント値の最上位ビットが“１”である期間では、出力端子Ｑｆから、Ｈレベルの制御信号がＡＮＤ回路６３ｂに入力される。
【０１４０】
このとき、リセット信号（反転信号）の信号レベルはＨレベルであるので、ＡＮＤ回路６３ｂは、タイミング調整後の書き込み信号を出力するようになる。つまり、書き込み信号を有効にする。
【０１４１】
なお、書き込み信号のパルスの途中で、制御信号が立ち上がって中途半端なパルスが出力されないように、ＡＮＤ回路６３ｂに入力される書き込み信号は、遅延時間ｔｄだけ、タイミング調整回路６３ａにより遅延されている。
【０１４２】
ＡＮＤ回路６３ｂから出力される書き込み信号は、レベルシフタ６４で、書き込み電圧の電位レベルに変換され、書き込みトランジスタ３のゲートに入力される。そして、書き込み信号がＨレベルのときに、書き込みトランジスタ３がオンし、電気ヒューズ素子２に書き込み電圧による電流が流れ、書き込みが行われる。
【０１４３】
カウント値が“１１１”の状態で、次の書き込み信号のパルスが立ち上がると（タイミングｔ５４）、フリップフロップＦＦｄ，ＦＦｅ，ＦＦｆの出力端子Ｑｄ，Ｑｅ，Ｑｆの信号レベルはＬレベルに初期化される。これにより、制御信号もＬレベルに立ち下がり、ＡＮＤ回路６３ｂの出力信号はＬレベルに固定される。つまり、書き込み信号は、再び無効化状態になり、書き込みトランジスタ３はオフし、電気ヒューズ素子２への書き込みが終了する。
【０１４４】
なお、図２１の例では、その後もカウント動作が行われ、タイミングｔ５５において再び、制御信号がＨレベルになり、書き込み制御部６３から、タイミング調整後の書き込み信号が出力されている。この書き込み信号は、たとえば、図示しない別の電気ヒューズ素子に接続された書き込みトランジスタに供給され、その電気ヒューズ素子への書き込みが行われる。
【０１４５】
上記のように、連続して所定数の書き込み信号のパルスが入力されるまでは、書き込み信号が書き込みトランジスタ３に伝達されないようにしたことで、ノイズやグリッチなどの連続性の少ないパルスが、書き込みトランジスタ３に伝達されることを抑制できる。これにより、書き込みトランジスタ３が意図しないパルスによりオンして、誤書き込みが発生することを抑制できる。
【０１４６】
なお、上記では、カウンタ６２ａとして、同期式３ビット８進カウンタを用いた場合を例にして説明したが、これに限定されず、フリップフロップの段数を変更するなどして、書き込み信号を有効とするまでの、パルス数を適宜変更するようにしてもよい。
【０１４７】
たとえば、カウンタ値に応じて、書き込み信号の書き込みトランジスタ３への伝達を制御する回路として、以下のような書き込み制御回路を適用することも可能である。
図２２は、カウンタを用いた半導体装置及び書き込み制御回路の他の例を示す図である。
【０１４８】
図２に示した第２の実施の形態の半導体装置１ａと同様の要素については、同一符号を付し説明を省略する。
半導体装置８０において、書き込み制御回路８１は、レベルシフタ２３で昇圧された書き込み信号をカウントするカウンタ８２と、ＮＡＮＤ回路８３と、インバータ回路８４を有している。
【０１４９】
カウンタ８２は、フリップフロップＦＦｇ，ＦＦｈ、インバータ回路８２ａ，８２ｂ、ＮＡＮＤ回路８２ｃを有している。
インバータ回路８２ａの入力端子は、レベルシフタ２３の出力端子に接続されている。
【０１５０】
フリップフロップＦＦｇのクロック端子Ｃｇは、インバータ回路８２ａの出力端子に接続されている。フリップフロップＦＦｇのデータ端子Ｄｇは、ＮＡＮＤ回路８２ｃの出力端子に接続されており、フリップフロップＦＦｇの出力端子Ｑｇは、ＮＡＮＤ回路８２ｃの一方の入力端子に接続されている。ＮＡＮＤ回路８２ｃの他方の入力端子は、フリップフロップＦＦｈのデータ端子Ｄｈ及び、インバータ回路８２ｂの出力端子に接続されている。ＮＡＮＤ回路８２ｃの出力端子はフリップフロップＦＦｈのクロック端子Ｃｈに接続されている。フリップフロップＦＦｈの出力端子Ｑｈは、インバータ回路８２ｂの入力端子に接続されるとともに、ＮＡＮＤ回路８３の一方の入力端子に接続されている。また、各フリップフロップＦＦｇ，ＦＦｈのリセット端子Ｒｇ，Ｒｈは、レベルシフタ２４の出力端子に接続されている。
【０１５１】
ＮＡＮＤ回路８３の他方の入力端子は、バッファ回路２１の出力端子に接続されており、バッファ処理された書き込み信号が入力される。ＮＡＮＤ回路８３の出力端子はインバータ回路８４の入力端子に接続され、インバータ回路８４の出力端子は、書き込みトランジスタ３のゲートに接続されている。
【０１５２】
なお、各要素への電源線の接続関係については一部のみ示し、他は図示を省略しているが、バッファ回路２１，２２については、端子ＶＤＤから電源電圧が供給されている。また、カウンタ８２の各要素と、ＮＡＮＤ回路８３、インバータ回路８４については、端子ＶＢから書き込み電圧が供給される。
【０１５３】
図２３は、図２２に示した書き込み制御回路の動作例を示すタイミングチャートである。
上から、書き込み信号、フリップフロップＦＦｇの出力端子Ｑｇ、フリップフロップＦＦｈのクロック端子Ｃｈ、出力端子Ｑｈ、データ端子Ｄｈ、書き込み制御回路８１から出力される書き込みトランジスタ３の制御信号の変化の一例が示されている。
【０１５４】
図２３の例では、書き込み電圧の投入時に、書き込み信号がＨレベルになっていた場合について示されている。なお、書き込み電圧の投入時には、リセット信号により、フリップフロップＦＦｇ，ＦＦｈの出力端子Ｑｇ，Ｑｈの信号レベルは、Ｌレベルに初期化されるものとする。そのため、書き込み信号がＨレベルになっていても、ＮＡＮＤ回路８３の出力信号はＨレベルのままであるので、インバータ回路８４から出力される書き込みトランジスタ３の制御信号はＬレベルのままである。
【０１５５】
書き込み信号がＬレベルに立ち下がると（タイミングｔ６０）、インバータ回路８２ａで反転された信号はＨレベルに立ち上がる。このときＮＡＮＤ回路８２ｃの出力信号はＨレベルであり、図２３に示すように、フリップフロップＦＦｈのクロック端子Ｃｈの信号レベルはＨレベルとなっているので、フリップフロップＦＦｇの出力端子Ｑｇの信号レベルは、Ｈレベルに変化する。
【０１５６】
これにより、ＮＡＮＤ回路８２ｃの出力信号はＬレベルに変化するが、フリップフロップＦＦｈの出力端子Ｑｈの信号レベルは、Ｌレベルのままであり、書き込みトランジスタ３の制御信号もＬレベルのままである。すなわち、書き込み信号が無効化されている。
【０１５７】
次に、書き込み信号がＬレベルに立ち下がるタイミングｔ６１では、フリップフロップＦＦｇの出力端子Ｑｇの信号レベルはＬレベルになり、それによって、フリップフロップＦＦｈのクロック端子Ｃｈの信号レベルがＨレベルに立ち上がる。このとき、フリップフロップＦＦｈのデータ端子Ｄｈの信号レベルは、Ｈレベルであるので、フリップフロップＦＦｈの出力端子Ｑｈの信号レベルはＨレベルに立ち上がる（タイミングｔ６２）。
【０１５８】
フリップフロップＦＦｈの出力端子Ｑｈの信号レベルがＨレベルの状態では、ＮＡＮＤ回路８３は、書き込み信号の信号レベルに応じた値を出力するようになる。つまり、書き込み信号を有効化する。
【０１５９】
これによって、書き込み信号のＨレベルのパルスがＮＡＮＤ回路８３に入力されると（タイミングｔ６３）、インバータ回路８４は、そのパルスを書き込みトランジスタ３の制御信号として出力し、書き込みトランジスタ３をオンさせる。
【０１６０】
以上のような書き込み制御回路８１では、書き込み電圧投入後の最初の書き込み信号のパルスは無視し、複数回のパルスが入力された場合に、書き込みトランジスタ３をオンさせるようにしている。これにより、たとえば、書き込み電圧投入時に、書き込み信号にノイズやグリッジなどによるパルスが書き込み信号の信号線にのっても、そのパルスが書き込みトランジスタ３に伝達されることを抑制できる。そのため、書き込みトランジスタ３が意図しないパルスによりオンして、誤書き込みが発生することを抑制できる。
【０１６１】
なお、上記の図１９、図２２で示した半導体装置６０，８０では、書き込み信号のパルスが所定数になった場合に、入力された書き込み信号が、ほぼ同様な波形、パルス幅にて書き込みトランジスタ３に伝搬される。伝搬される書き込み信号のパルス幅などのばらつきを抑えるために、半導体装置６０，８０において、図１０に示したようなパルス生成回路３０を設けてもよい。
【０１６２】
図２４は、パルス生成回路を有した書き込み制御回路及び半導体装置の一例を示す図である。
図２４では、図１９に示した書き込み制御回路６１ａに対して、パルス生成回路６５を設けた例が示されている。図１９に示した半導体装置６０と同一の要素について同一符号を付している。
【０１６３】
半導体装置６０ａの書き込み制御回路６１ａは、ＡＮＤ回路６３ｂの出力端子とレベルシフタ６４の入力端子の間にパルス生成回路６５を接続している。
パルス生成回路６５は、書き込み信号のパルス数のカウント値が所定数に達したときに、書き込み制御部６３を介して入力される書き込み信号のパルスの最初のエッジを基に、書き込みトランジスタ３に供給する所定のパルス幅の制御信号を生成する。
【０１６４】
パルス生成回路６５は、たとえば、図１０に示したパルス生成回路３０と同様の回路により実現可能である。
上記のような半導体装置６０ａ及び書き込み制御回路６１ａにより、書き込み信号のパルス幅などのばらつきの抑制やタイミング調整が可能となり、安定したパルス幅の制御信号を書き込みトランジスタ３に供給することができる。これにより、電気ヒューズ素子２において、一定の電流量での安定した書き込みが可能になる。
【０１６５】
なお、パルス生成回路３０は、レベルシフタ６４と、書き込みトランジスタ３のゲートとの間に設けるようにしてもよい。
また、図２２に示した書き込み制御回路８１において、インバータ回路８４の出力端子と、書き込みトランジスタ３のゲートとの間にパルス生成回路６５を設けるようにしてもよい。
【０１６６】
また、図１９、図２２で示した半導体装置６０，８０において、図１２または図１６に示した信号生成回路３５，３５ａとＯＲ回路３６を設けて、書き込み制御回路６１，８１のカウンタ６２ａ，８２を、所定時間ごとにリセットできるようにしてもよい。
【０１６７】
図２５は、カウンタのリセット機能を有した書き込み制御回路の例を示す図である。
図２５では、図２０に示したようなカウンタ６２ａをリセット（初期化）するための回路を設けた例が示されている。
【０１６８】
書き込み制御回路６１ｃは、信号生成回路９１とＯＲ回路９２を有している。信号生成回路９１は、端子ＷＥから入力される書き込み信号、端子ＲＳＴから入力されるリセット信号の他、端子ＣＫから入力されるクロック信号を入力する。クロック信号は、たとえば、半導体装置内の図示しないクロック生成部から供給されるシステムクロックである。また、テスタから供給されるクロック信号を用いてもよい。
【０１６９】
信号生成回路９１は、クロック信号をカウントし、昇圧された書き込み信号のパルスまたはリセット信号が所定期間入力されないと、新たにリセット信号を生成して出力する。  ＯＲ回路９２は、一方の入力端子を端子ＲＳＴに接続し、他方の入力端子を信号生成回路９１の出力端子に接続し、出力端子をカウンタ６２ａのフリップフロップＦＦｄ，ＦＦｅ，ＦＦｆのリセット端子Ｒｄ，Ｒｅ，Ｒｆに接続している。
【０１７０】
端子ＲＳＴからＨレベルのリセット信号が入力されるか、信号生成回路９１で生成されたＨレベルのリセット信号が入力されると、ＯＲ回路９２は、何れかのリセット信号を、フリップフロップＦＦｄ，ＦＦｅ，ＦＦｆのリセット端子Ｒｄ，Ｒｅ，Ｒｆに供給する。これによりフリップフロップＦＦｄ，ＦＦｅ，ＦＦｆの出力端子Ｑｄ，Ｑｅ，Ｑｆの信号レベルはＬレベルになり、カウンタ６２ａを初期化できる。
【０１７１】
信号生成回路９１は、図１７に示したような信号生成回路３５ａと同様な回路により実現可能である。
上記のようなリセット機能を可能とする回路を設けることにより、ノイズやグリッジなどで誤動作した動作環境を所定時間ごとに初期レベルに戻すことができ、意図した書き込み動作環境が維持される。そのため、その後に正常な書き込み信号によるパルスが入力された場合に、意図しないパルス数で書き込みが発生することを抑制でき、安定な書き込みを行うことが可能になる。
【０１７２】
なお、上記では、図１６、図１７に示したようなリセット機能を実現する回路を適用した場合について説明したが、図１２、図１３に示したリセット機能を実現する回路を適用することも可能である。
【０１７３】
また、図２２に示したような半導体装置８０及び書き込み制御回路８１に、上記のようなリセット機能を実現する回路を設けてもよい。
また、図２４に示したようなパルス生成回路６５を、さらに組み合わせてもよい。
【０１７４】
以上のように、各実施の形態において説明した内容は適宜組み合わせることが可能である。
以上、実施の形態に基づき、本発明の書き込み制御回路及び半導体装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【０１７５】
たとえば、電気ヒューズ素子を複数設けてもよい。その場合、各電気ヒューズ素子と書き込みトランジスタに対して共通の書き込み制御回路を設け、切り替え回路などにより、書き込み制御回路の出力信号を、書き込みを行う電気ヒューズ素子に接続された書き込みトランジスタに供給するようにすればよい。また、複数の電気ヒューズ素子と書き込みトランジスタの組に対して、それぞれ書き込み制御回路を設けるようにしてもよい。
【０１７６】
また、書き込みトランジスタ３などは、ｐＭＯＳとしてもよい。その場合は、適宜回路構成が変更される。また、ＭＯＳＦＥＴの代わりに、バイポーラトランジスタを用いてもよい。
【０１７７】
また、上記では、フリップフロップにおいて、クロック端子に入力される信号の立ち上がりエッジに同期してラッチ動作を行うものとして説明したが、立ち下りエッジに同期してラッチ動作を行うフリップフロップを適用してもよい。その場合、適宜回路構成が変更される。
【０１７８】
以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。
（付記１）  電気的に１回限りの書き込みが行われる記憶素子への書き込みを指示する複数パルスの書き込み信号を入力する入力部と、
入力された前記書き込み信号のパルス数が所定数に達するまで、前記記憶素子への書き込みを無効状態にする書き込み制御部と、
を有することを特徴とする書き込み制御回路。
【０１７９】
（付記２）  前記記憶素子は、制御信号に応じて書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタに接続されており、
前記書き込み制御部は、第１のパルス幅の書き込み信号を所定数入力すると、前記第１のパルス幅よりも広い第２のパルス幅の信号を出力する分周回路群を有し、前記第２のパルス幅の信号に基づく前記制御信号にて、前記書き込みトランジスタをオンさせ、書き込みを有効状態にすることを特徴とする付記１に記載の書き込み制御回路。
【０１８０】
（付記３）  前記分周回路群の少なくとも１つの分周回路は、前段の分周回路の反転出力端子をクロック端子に接続していることを特徴とする付記２に記載の書き込み制御回路。
【０１８１】
（付記４）  最後の書き込み信号のパルスが入力されてから、所定時間後に前記分周回路群の信号値を初期化させるリセット信号を生成する信号生成回路を有することを特徴とする付記２または３に記載の書き込み制御回路。
【０１８２】
（付記５）  前記第２のパルス幅の信号の最初のエッジを基に、前記書き込みトランジスタに供給する所定のパルス幅の制御信号を生成するパルス生成回路を有することを特徴とする付記２乃至４の何れか１つに記載の書き込み制御回路。
【０１８３】
（付記６）  前記記憶素子は、制御信号に応じて書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタに接続されており、
前記入力部は、前記書き込み信号のパルス数を計数する計数回路を有し、
前記書き込み制御部は、前記計数回路での計数結果が所定数に達すると、入力される前記書き込み信号に基づく前記制御信号にて、前記書き込みトランジスタをオンさせ、書き込みを有効状態にすることを特徴とする付記１に記載の書き込み制御回路。
【０１８４】
（付記７）  最後の書き込み信号のパルスが入力されてから、所定時間後に前記計数回路を初期化させるリセット信号を生成する信号生成回路を有することを特徴とする付記６に記載の書き込み制御回路。
【０１８５】
（付記８）  前記計数結果が所定数に達すると、前記書き込み信号のパルスの最初のエッジを基に、前記書き込みトランジスタに供給する所定のパルス幅の制御信号を生成するパルス生成回路を有することを特徴とする付記６または７に記載の書き込み制御回路。
【０１８６】
（付記９）  前記信号生成回路は、一定の周期のクロック信号を入力し、前記クロック信号のパルス数を計数し、計数値が所定値に達すると、前記リセット信号を出力することを特徴とする付記４または７に記載の書き込み制御回路。
【０１８７】
（付記１０）  電気的に１回限りの書き込みが行われる記憶素子と、
前記記憶素子に接続され、制御信号に応じて、書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタと、
前記記憶素子への書き込みを指示する複数パルスの書き込み信号を入力する入力部と、
入力された前記書き込み信号のパルス数が所定数に達するまで、前記書き込みトランジスタをオフさせ、前記記憶素子への書き込みを無効状態にする書き込み制御部と、
を有することを特徴とする半導体装置。
【符号の説明】
【０１８８】
１  半導体装置
２  電気ヒューズ素子
３  書き込みトランジスタ
１０  書き込み制御回路
１１  入力部
１２  書き込み制御部
ＶＢ，ＷＥ  端子
ＶＳＳ  接地端子
【図１】
2012238355.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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