(57)【要約】【課題】メモリセルからデータを読み出す際にメモリセルの保持しているデータの破壊を抑制する。【解決手段】半導体記憶装置は、複数のメモリセルが行列状に配列されたメモリセルアレイと、前記複数のメモリセルの行方向に接続された複数のワード線と、前記複数のメモリセルの列方向に接続された複数のビット線と、前記複数のワード線を多重選択する行選択部とを備え、前記複数のビット線のそれぞれに接続されたメモリセルの数をＮｃｅｌｌとし、前記行選択部により多重選択されるワード線の本数の単位をＮＷＬとし、前記ビット線の静電容量をＮｃｅｌｌで割った値をＣｂｌとし、電源電圧をＶＤＤとし、前記複数のメモリセルのそれぞれの動作周波数をＴｃｙｃとし、前記複数のビット線のそれぞれを介して読み出される電流の目標値をＩｃｅｌｌとするとき、Ｎｃｅｌｌ／ＮＷＬ≦（４×Ｃｂｌ×ＶＤＤ）／（Ｉｃｅｌｌ×Ｔｃｙｃ）を満たす。【選択図】図１
2012014805.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが行列状に配列されたメモリセルアレイと、
前記複数のメモリセルの行方向に接続された複数のワード線と、
前記複数のメモリセルの列方向に接続された複数のビット線と、
前記複数のワード線を多重選択する行選択部と、
を備え、
前記複数のビット線のそれぞれに接続されたメモリセルの数をＮｃｅｌｌとし、前記行選択部により多重選択されるワード線の本数の単位をＮＷＬとし、前記ビット線の静電容量をＮｃｅｌｌで割った値をＣｂｌとし、電源電圧をＶＤＤとし、前記複数のメモリセルのそれぞれの動作周波数をＴｃｙｃとし、前記複数のビット線のそれぞれを介して読み出される電流の目標値をＩｃｅｌｌとするとき、
Ｎｃｅｌｌ／ＮＷＬ≦（４×Ｃｂｌ×ＶＤＤ）／（Ｉｃｅｌｌ×Ｔｃｙｃ）
を満たす
ことを特徴とする半導体記憶装置。
【請求項２】
複数のサブアレイを有する半導体記憶装置であって、
前記複数のサブアレイのそれぞれは、
複数のメモリセルが行列状に配列されたメモリセルアレイと、
前記複数のメモリセルの行方向に接続された複数のワード線と、
前記複数のメモリセルの列方向に接続された複数のビット線と、
前記複数のワード線を多重選択する行選択部と、
を備え、
前記複数のビット線のそれぞれに接続されたメモリセルの数をＮｃｅｌｌとし、前記行選択部により多重選択されるワード線の本数の単位をＮＷＬとし、前記ビット線の静電容量をＮｃｅｌｌで割った値をＣｂｌとし、電源電圧をＶＤＤとし、前記複数のメモリセルのそれぞれの動作周波数をＴｃｙｃとし、前記複数のビット線のそれぞれを介して読み出される電流の目標値をＩｃｅｌｌとするとき、
Ｎｃｅｌｌ／ＮＷＬ≦（４×Ｃｂｌ×ＶＤＤ）／（Ｉｃｅｌｌ×Ｔｃｙｃ）
を満たす
ことを特徴とする半導体記憶装置。
【請求項３】
前記半導体記憶装置は、
Ｎｃｅｌｌ／ＮＷＬ≦６４
を満たす
ことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記行選択部により多重選択されるＮＷＬ本のワード線のそれぞれへ電源電圧ＶＤＤより高い電圧を供給する供給部をさらに備えた
ことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項５】
前記行選択部は、予め設定された冗長アドレス信号を受け、多重選択すべきワード線のアドレス信号のうちに前記冗長アドレス信号に一致したアドレス信号があるか否かを判断し、前記一致したアドレス信号がある場合、多重選択すべきワード線のうち前記一致したアドレス信号に対応するワード線を非選択にする
ことを特徴とする請求項１又は２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
最近の半導体では低電圧動作による低消費電力化が進められている。ＳＲＡＭをはじめとする半導体記憶装置においては、この低電圧動作によって、メモリセルから読み出される電流のレベルが著しく劣化する傾向にある。
【０００３】
それに対して、特許文献１には、キャッシュ用ＳＲＡＭにおいて、各メモリセルを低電圧動作させる場合に、ロウデコーダが、２本のワード線を同時に選択して駆動することが記載されている。これにより、メモリセルからの読み出し電流を２倍にすることができるとされている。
【０００４】
特許文献１に記載のキャッシュ用ＳＲＡＭでは、低電圧化によるＳＮＭ（Ｓｔａｔｉｃ  Ｎｏｉｓｅ  Ｍａｒｇｉｎ）の劣化を回避するため、選択した２本のワード線のレベルをそれぞれ下げて駆動している。また、特許文献１には、キャッシュ用ＳＲＡＭが、大容量のＳＲＡＭであることが記載されている。この場合、メモリセルからデータを読み出している間に、そのメモリセルの保持しているデータが破壊される可能性がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−４７１９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、メモリセルからデータを読み出す際におけるメモリセルの保持しているデータの破壊を抑制できる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、複数のメモリセルが行列状に配列されたメモリセルアレイと、前記複数のメモリセルの行方向に接続された複数のワード線と、前記複数のメモリセルの列方向に接続された複数のビット線と、前記複数のワード線を多重選択する行選択部とを備え、前記複数のビット線のそれぞれに接続されたメモリセルの数をＮｃｅｌｌとし、前記行選択部により多重選択されるワード線の本数の単位をＮＷＬとし、前記ビット線の静電容量をＮｃｅｌｌで割った値をＣｂｌとし、電源電圧をＶＤＤとし、前記複数のメモリセルのそれぞれの動作周波数をＴｃｙｃとし、前記複数のビット線のそれぞれを介して読み出される電流の目標値をＩｃｅｌｌとするとき、Ｎｃｅｌｌ／ＮＷＬ≦（４×Ｃｂｌ×ＶＤＤ）／（Ｉｃｅｌｌ×Ｔｃｙｃ）を満たすことを特徴とする半導体記憶装置が提供される。
【０００８】
本願発明の他の一態様によれば、複数のサブアレイを有する半導体記憶装置であって、前記複数のサブアレイのそれぞれは、複数のメモリセルが行列状に配列されたメモリセルアレイと、前記複数のメモリセルの行方向に接続された複数のワード線と、前記複数のメモリセルの列方向に接続された複数のビット線と、前記複数のワード線を多重選択する行選択部とを備え、前記複数のビット線のそれぞれに接続されたメモリセルの数をＮｃｅｌｌとし、前記行選択部により多重選択されるワード線の本数の単位をＮＷＬとし、前記ビット線の静電容量をＮｃｅｌｌで割った値をＣｂｌとし、電源電圧をＶＤＤとし、前記複数のメモリセルのそれぞれの動作周波数をＴｃｙｃとし、前記複数のビット線のそれぞれを介して読み出される電流の目標値をＩｃｅｌｌとするとき、Ｎｃｅｌｌ／ＮＷＬ≦（４×Ｃｂｌ×ＶＤＤ）／（Ｉｃｅｌｌ×Ｔｃｙｃ）を満たすことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００９】
本発明の半導体記憶装置によれば、メモリセルからデータを読み出す際にメモリセルの保持しているデータの破壊を抑制できる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態にかかる半導体記憶装置の構成と動作モードとを示す図。
【図２】第１の実施の形態におけるメモリセルの構成を示す図。
【図３】第１の実施の形態による効果を示す図。
【図４】第１の実施の形態による効果を示す図。
【図５】第１の実施の形態による効果を示す図。
【図６】シミュレーション結果を示す図。
【図７】第２の実施の形態にかかる半導体記憶装置の構成を示す図。
【図８】第３の実施の形態にかかる半導体記憶装置の構成の一部と動作モードとを示す図。
【図９】第３の実施の形態における供給部の構成を示す図。
【図１０】第３の実施の形態における昇圧回路の構成を示す図。
【図１１】第４の実施の形態における行選択部の構成を示す図。
【図１２】第４の実施の形態におけるＲＤ判定回路の構成を示す図。
【図１３】比較例における行選択部の構成を示す図。
【図１４】第５の実施の形態における行選択部の構成を示す図。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、本発明の実施の形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【００１２】
（第１の実施の形態）
第１の実施の形態にかかる半導体記憶装置１について、図１を用いて説明する。
半導体記憶装置１は、例えばＳＲＡＭである。図１（ａ）の半導体記憶装置１は、メモリセルアレイＭＡ、複数のワード線ＷＬ１〜ＷＬｐ、複数のビット線ＢＬ１〜ＢＬｑ、複数の反転ビット線ＢＬＢ１〜ＢＬＢｑ、コントローラ（制御部）３０、行デコーダ（行選択部）１１、トランジスタＭ１、複数の駆動アンプＡＭ１〜ＡＭｐ、及び列選択ブロック（列選択部）２０を備える。
【００１３】
メモリセルアレイＭＡは、複数のメモリセルＭＣがｐ×ｑ行列状に配列されている。なお、ｐ、ｑはそれぞれ、１より大きな正の整数である。
複数のワード線ＷＬは、行単位で複数のメモリセルＭＣに接続されている。
【００１４】
複数のビット線ＢＬは、列単位で複数のメモリセルＭＣに接続されている。複数の反転ビット線ＢＬＢは、列単位で複数のメモリセルＭＣに接続されている。複数の反転ビット線ＢＬＢのそれぞれは、対応するビット線ＢＬに対して論理的に反転された信号が伝達される。すなわち、複数組のビット線対（ＢＬ１，ＢＬＢ１）〜（ＢＬｑ，ＢＬＢｑ）は、列単位で複数のメモリセルＭＣに接続されている。以下では、複数の反転ビット線ＢＬＢについては、複数のビット線ＢＬと同様であるので、その説明を省略する。
【００１５】
コントローラ３０には、外部から、低電圧動作を指示する信号ＬＯＷＶ、アドレス信号ＡＤＤ及び制御信号ＣＮＴが供給される。コントローラ３０は、これらの信号に応じて第１のモードと第２のモードとを切り替え、切り替えたモードに応じて行デコーダ１１、列デコーダ２１、及びトランジスタＭ１を動作させる。ここで、第１のモードは、例えばメモリセルを高速で動作させるための高速動作モードであり、第２のモードは、例えばメモリセルを低電圧で動作させるための低電圧動作モードである。
【００１６】
例えば、コントローラ３０は、信号ＬＯＷＶがノンアクティブレベルである場合、第１のモード（図１（ｂ）に示すＭｏｄｅ「１」）を示す制御信号ＭＯＤＥを生成し、信号ＬＯＷＶがアクティブレベルである場合、第２のモード（Ｍｏｄｅ「２」）を示す制御信号ＭＯＤＥを生成して出力する。また、コントローラ３０は、第２のモードにおける電源電圧ＶＤＤが、第１のモードにおける電源電圧ＶＤＤより低くなるように、電源電圧ＶＤＤのレベルを制御する。また、コントローラ３０は、第２のモードにおけるメモリセルの動作周波数ｆが、第１のモードにおけるメモリセルの動作周波数ｆより低速になるように、行デコーダ１１、列デコーダ２１、トランジスタＭ１等へ供給する制御信号の周波数を制御する。なお、電源電圧ＶＤＤのレベルの制御と制御信号の周波数の制御とは、外部の制御回路から行なってもよい。
【００１７】
行デコーダ１１は、コントローラ３０から出力された制御信号ＭＯＤＥや所定の制御信号を受ける。行デコーダ１１は、第１のモードにおいて複数のワード線ＷＬから１本単位でワード線を選択し、第２のモードにおいて複数のワード線ＷＬからＮＷＬ本単位でワード線を多重選択する。
【００１８】
トランジスタＭ１は、制御信号ＭＯＤＥが第１のモードを示す場合、オン状態となり、制御信号ＭＯＤＥが第２のモードを示す場合、オフ状態となる。トランジスタＭ１は、例えばＰＭＯＳトランジスタであり、第１のモードの場合にオンし、電源電圧ＶＤＤを駆動電圧ＶＷＬとして複数の駆動アンプＡＭへ出力する。また、トランジスタＭ１は、第２のモードの場合にオフし、負荷素子Ｌ１〜Ｌｐにより電源電圧ＶＤＤより低い電圧ＶＤＤ−ΔＶを駆動電圧ＶＷＬとして複数の駆動アンプＡＭへ出力する。負荷素子Ｌ１〜Ｌｐはそれぞれ、例えばダイオード接続されたＰＭＯＳトランジスタである。
【００１９】
複数の駆動アンプＡＭは、第１のモードにおいて、電源電圧ＶＤＤに略等しい電圧を駆動電圧ＶＷＬとして（すなわち、アクティブレベルの制御信号として）選択行（１本）のワード線へ供給する。また、複数の駆動アンプＡＭは、第２のモードにおいて、電源電圧より低い電圧（ＶＤＤ−ΔＶ）を駆動電圧ＶＷＬとして、選択されたＮＷＬ本のワード線へ供給する。
【００２０】
列選択ブロック２０は、複数列のビット線ＢＬからアクセスすべきビット線を選択する。列選択ブロック２０は、例えば、ｎ個の列デコーダ２１−１〜２１−ｎとｎ個のセンスアンプ２２−１〜２２−ｎとを含む。ｎ個の列デコーダ２１−１〜２１−ｎは、複数のビット線ＢＬのうちｎ本のビット線を並行して選択し、行デコーダ１１により選択されたメモリセルからｎ個のデータをｎ個のセンスアンプ２２へ並行して読み出す。ｎ個のセンスアンプ２２は、データを増幅して読み出しデータＤ１〜Ｄｎとして出力する。
【００２１】
また、ｎ個の列デコーダ２１は、書き込むべきデータをｎビット単位で受けて、ｎ本のビット線を並行して選択し、行デコーダ１１により選択されたメモリセルへデータを書き込む。なお、ｎは、１より大きくｑの約数となる数である。
【００２２】
次に、メモリセルの構成について図２を用いて説明する。メモリセルＭＣは、負荷トランジスタＴ３、Ｔ５、駆動トランジスタＴ４、Ｔ６及び転送トランジスタＴ１、Ｔ２を有する６トランジスタ型のＳＲＡＭセルである。負荷トランジスタＴ３と駆動トランジスタＴ４とはインバータＩＮＶ１を構成し、負荷トランジスタＴ５と駆動トランジスタＴ６とはインバータＩＮＶ２を構成する。インバータＩＮＶ１の出力端子はインバータＩＮＶ２の入力端子に接続され、インバータＩＮＶ２の出力端子はインバータＩＮＶ１の入力端子に接続されている。インバータＩＮＶ１とインバータＩＮＶ２は、フリップフロップを構成する。
【００２３】
フリップフロップの記憶ノードｎｔとビット線ＢＬとの間には、転送トランジスタＴ１が接続されている。フリップフロップの反転記憶ノードｎｃと反転ビット線ＢＬＢとの間には、転送トランジスタＴ２が接続されている。転送トランジスタＴ１、Ｔ２はそれぞれ、ワード線ＷＬにアクティブレベルの制御信号が供給された際にオンすることにより、記憶ノードｎｔ、ｎｃに保持されたデータをビット線ＢＬ及び反転ビット線ＢＬＢへ転送する。これにより、メモリセルＭＣにより保持されたデータがビット線ＢＬ及び反転ビット線ＢＬＢを介して列デコーダ２１へ読み出される。
【００２４】
次に、第２のモードにおける行デコーダ１１の動作について説明する。
行デコーダ１１は、第２のモードにおいて複数のワード線ＷＬからＮＷＬ本単位でワード線を多重選択する。このとき、行デコーダ１１は、次の数式１を満たすように、ＮＷＬを決定する。
Ｎｃｅｌｌ／ＮＷＬ≦（４×Ｃｂｌ×ＶＤＤ）／（Ｉｃｅｌｌ×Ｔｃｙｃ）・・・数式１
【００２５】
数式１において、Ｎｃｅｌｌは、複数のビット線ＢＬのそれぞれに接続されたメモリセルの数を表し、図１の構成の場合、Ｎｃｅｌｌ＝ｐである。Ｃｂｌは、ビット線ＢＬの静電容量（例えば、ビット線ＢＬの静電容量を複数のビット線ＢＬの間で平均した値）をＮｃｅｌｌで割った値を表す。ＶＤＤは、電源電圧である。Ｔｃｙｃは、複数のメモリセルＭＣのそれぞれの動作周波数を表す。Ｉｃｅｌｌは、複数のビット線ＢＬのそれぞれを介して読み出される電流の目標値を表す。なお、多重選択すべきワード線の本数ＮＷｌは、複数のビット線ＢＬのそれぞれに接続されたメモリセルの数より小さくなるので、
Ｎｃｅｌｌ／ＮＷＬ≧１・・・数式２
が成り立つのは明らかである。
上記の数式１に、実際の回路設計に用いられる所定の値を代入すると、例えば、
Ｎｃｅｌｌ／ＮＷＬ≦６４・・・数式３
が得られる。
【００２６】
次に、数式１を満たすように構成することにより、メモリセルからデータを読み出す際におけるメモリセルの保持しているデータの破壊の特性がどのように改善するかについて、図３を用いて説明する。
図３は、Ｎｃｅｌｌ＝１２８、ＶＤＤ＝０．５（Ｖ）としたときに、ＮＷＬを１、２、４、８と変えた場合に、条件１及び条件２について評価した結果（Ｚ値（Ｄｉｓｔｕｒｂ））を示す。図３では、縦軸がＺ値（Ｄｉｓｔｕｒｂ）の値を示し、横軸がＮＷＬを示す。
【００２７】
「Ｄｉｓｔｕｒｂ」とは、データを読み出す際におけるメモリセルの保持しているデータの破壊であり、例えばメモリセルがＳＲＡＭセルである場合、メモリセルからデータを読み出す際にメモリセルの保持しているデータが論理的に反転してしまうことである。
Ｚ値は、統計学における評価対象の出現確率（不良率）を示す指標である。Ｄｉｓｔｕｒｂの発生確率が高い（低い）ほど、Ｚ値（Ｄｉｓｔｕｒｂ）の値は小さくなる（大きくなる）。
【００２８】
条件１は、読み出されたＮＷＬ個のメモリセルのデータについて、全てのデータの有するレベルが基準レベルを満す場合に、Ｄｉｓｔｕｒｂが発生していない適正なデータとして扱い、または、そのうちに基準レベルに満たないデータが含まれる場合に、Ｄｉｓｔｕｒｂが発生した不良データとして扱う。
ここで、基準レベルとは、Ｈレベル又はＬレベルと判断する際の基準となる電圧レベルのことを指している。
例えば、電源電圧ＶＤＤが０．５Ｖであり、全てのデータがＨレベルになるべき場合、基準レベルを０．３５Ｖに設定すると、０．３５Ｖ以上のデータが基準レベルを満たすデータとなり、０．３５Ｖ未満のデータが基準レベルを満たさないデータとなる。例えば、０．４Ｖのデータが基準レベルを満たすデータとなり、０．３Ｖのデータが基準レベルに満たないデータとなる。
あるいは、例えば、電源電圧ＶＤＤが０．５Ｖであり、全てのデータがＬレベルになるべき場合、基準レベルを０．２５Ｖに設定すると、０．２５Ｖ以下のデータが基準レベルを満たすデータとなり、０．２５Ｖを超えるデータが基準レベルを満たさないデータとなる。例えば、０．２Ｖのデータが基準レベルを満たすデータとなり、０．３Ｖのデータが基準レベルに満たないデータとなる。
すなわち、少なくとも１個のメモリセルのデータのレベルが基準レベルに満たない場合には、ＮＷＬ個のメモリセルのデータは不良データとして扱う。
【００２９】
条件２は、読み出されたＮＷＬ個のメモリセルのデータについて、そのうちに基準レベルに満たないデータが（ＮＷＬ／２）−１個以下含まれる場合、ＮＷＬ個のメモリセルのデータを適正なデータとして扱い、または、そのうちに基準レベルに満たないデータが（ＮＷＬ／２）−１個より多く含まれる場合、ＮＷＬ個のメモリセルのデータを不良データとして扱う。すなわち、条件２は、（ＮＷＬ／２）−１個以下の基準レベルに満たないデータを救済する。
例えば、４本のワード線を多重選択した場合、基準レベルに満たないデータを１個より多く（２個以上）のメモリセルについて含むと判断されると、４個のデータが不良データとして扱う。
【００３０】
ここで、図３に示すように、ＮＷＬを１から２へ増やすと、条件１及び条件２のいずれの条件においても、Ｚ値（Ｄｉｓｔｕｒｂ）の値が若干低下しＤｉｓｔｕｒｂの発生確率が高くなっていることが分かる。すなわち、ＮＷＬ＝１、２はいずれも、数式１を満たさない。
【００３１】
一方、ＮＷＬを４、または８とすると、条件１及び条件２のいずれにおいても、Ｚ値（Ｄｉｓｔｕｒｂ）の値が向上しＤｉｓｔｕｒｂの発生確率が低くなっていることが分かる。ＮＷＬ＝４、８はいずれも、数式１を満たす。すなわち、数式１を満たすように構成することにより、Ｄｉｓｔｕｒｂの特性が改善されることが確認された。
【００３２】
数式１を満たすように構成することにより、（ＮＷＬ／２）−１個以下の基準レベルに満たないデータ（フェイルビット）を救済することでＺ値（Ｗｒｉｔｅ）の値が顕著に増加することが分かる。なお、数式１を満たさない場合には、このような顕著な効果が得られないことが確認されている。すなわち、数式１を満たすように構成し、基準レベルに満たないデータ（フェイルビット）を救済することにより、メモリセルへの書き込みのＺ値が顕著に改善することが確認された。
【００３３】
次に、数式１を満たすように構成することにより、メモリセルからの読み出し電流のばらつきがどのように改善するかについて、図４を用いて説明する。
図４は、Ｎｃｅｌｌ＝１２８、ＶＤＤ＝０．５（Ｖ）としたときに、ＮＷＬを１、１６とした場合に、各メモリセルからの読み出し電流値の分布を示す。図４では、縦軸が度数を示し、横軸が読み出し電流値のレベルを示す。
図４に示すように、ＮＷＬを１６にすると、読み出し電流値の分布がシャープになっていることが分かる。ＮＷＬ＝１は数式１を満たさないが、ＮＷＬ＝１６は数式１を満たす。すなわち、数式１を満たすように構成することにより、読み出し電流値のばらつきが改善することが確認された。
【００３４】
次に、数式１を満たすように構成することにより、メモリセルへの書き込みのＺ値がどのように改善するかについて、図５を用いて説明する。
図５は、Ｎｃｅｌｌ＝１２８、ＮＷＬ＝８としたときに、電源電圧ＶＤＤの値を０．５〜０．８（Ｖ）と変えた場合に、条件３〜６について評価した結果（Ｚ値（Ｗｒｉｔｅ））を示す。図５では、縦軸がＺ値（Ｗｒｉｔｅ）の値を示し、横軸が電源電圧ＶＤＤの値を示す。なお、Ｎｃｅｌｌ＝１２８、ＮＷＬ＝８としたとき、ＶＤＤ＝０．５〜０．８（Ｖ）はいずれも、数式１を満たす。
【００３５】
条件３は、読み出されたＮＷＬ個のメモリセルのデータについて、全てのデータのレベルが基準レベルを満す場合に、ＮＷＬ個のメモリセルのデータをＤｉｓｔｕｒｂが発生していない適正なデータとして扱い、そのうちに基準レベルに満たないデータが含まれる場合に、ＮＷＬ個のメモリセルのデータをＤｉｓｔｕｒｂが発生した不良データとして扱う。
【００３６】
条件４は、読み出されたＮＷＬ個のメモリセルのデータについて、そのうちに基準レベルに満たないデータが１個以下含まれる場合、ＮＷＬ個のメモリセルのデータを適正なデータとして扱い、そのうちに基準レベルに満たないデータが２個以上含まれる場合、ＮＷＬ個のメモリセルのデータを不良データとして扱う。すなわち、条件４は、１個以下の基準レベルに満たないデータを救済する。
【００３７】
条件５は、読み出されたＮＷＬ個のメモリセルのデータについて、そのうちに基準レベルに満たないデータが２個以下含まれる場合、ＮＷＬ個のメモリセルのデータを適正なデータとして扱い、そのうちに基準レベルに満たないデータが３個以上含まれる場合、ＮＷＬ個のメモリセルのデータを不良データとして扱う。すなわち、条件５は、２個以下の基準レベルに満たないデータを救済する。
【００３８】
条件６は、読み出されたＮＷＬ個のメモリセルのデータについて、そのうちに基準レベルに満たないデータが３個以下含まれる場合、ＮＷＬ個のメモリセルのデータを適正なデータとして扱い、そのうちに基準レベルに満たないデータが４個以上含まれる場合、ＮＷＬ個のメモリセルのデータを不良データとして扱う。すなわち、条件６は、３個以下の基準レベルに満たないデータを救済する。
【００３９】
数式１を満たすように構成することにより、図５に示すように、基準レベルに満たないデータの救済数の増加に応じてＺ値（Ｗｒｉｔｅ）の値が顕著に増加することが分かる。なお、数式１を満たさない場合には、このような顕著な効果が得られないことが確認されている。すなわち、数式１を満たすように構成し、基準レベルに満たないデータ（フェイルビット）を救済することにより、メモリセルへの書き込みのＺ値が顕著に改善することが確認された。
【００４０】
ここで、第２のモードにおいて、数式１を満たさないように、行デコーダ１１が複数のワード線ＷＬから例えば２本単位でワード線を多重選択する場合について考える。この場合、２つのメモリセルにおける２つのトランジスタが低電圧で動作して各ビット線を充電するため、その充電に時間が長くかかる傾向にある（図３参照）。これにより、例えば、メモリセルからの読み出しデータの電圧レベルは、図６（ｂ）に示すように変化すると考えられる。図６（ｂ）は、数式１を満たさないＮｃｅｌｌ＝５１２、ＮＷＬ＝２について、データの読み出し期間（ワード線ＷＬがＨレベルの期間）におけるメモリセルからの読み出しデータの電圧レベルのシミュレーションを行なった結果である。図６（ｂ）に示すように、メモリセルからデータの読み出し期間に、そのメモリセルの保持しているデータが破壊される可能性がある。
【００４１】
それに対して、第１の実施の形態では、第２のモードにおいて、数式１を満たすように、行デコーダ１１が複数のワード線ＷＬから例えば８本単位でワード線を多重選択する。この場合、８つのメモリセルにおける８つのトランジスタが動作して各ビット線を充電するため、低電圧で動作していても、ビット線を高速に充電することができる。これにより、例えば、メモリセルからの読み出しデータの電圧レベルは、図６（ａ）に示すように変化すると考えられる。図６（ａ）は、数式１を満たすＮｃｅｌｌ＝１６、ＮＷＬ＝２について、データの読み出し期間におけるメモリセルからの読み出しデータの電圧レベルのシミュレーションを行なった結果である。数式１を満たすＮｃｅｌｌ＝５１２、ＮＷＬ＝８についても、同様のシミュレーション結果になると考えられる。すなわち、メモリセルからデータの読み出し期間において、そのメモリセルの保持しているデータの破壊が発生する前に、ビット線のレベルを確定させることができる（図６（ａ）と同様の動作波形で動作させることができる）。この結果、メモリセルからデータを読み出す際におけるメモリセルの保持しているデータの破壊を抑制できる。
【００４２】
また、ＮｒをＮＷＬ／２より小さい正の整数とする。このとき、読み出されたＮＷＬ個のメモリセルのデータは、基準レベルに満たないデータをＮｒ個以下のメモリセルについて含む場合、適正なデータとして扱う。また、読み出されたＮＷＬ個のメモリセルのデータは、基準レベルに満たないデータをＮｒ個より多くのメモリセルについて含む場合、不良データとして扱う。これにより、Ｚ値（Ｄｉｓｔｕｒｂ）およびＺ値（Ｗｒｉｔｅ）が顕著に改善する。
【００４３】
また、第２のモードにおいて、ＮＷＬ個のメモリセルからデータが読み出される場合、各ビット線を介して伝達されるメモリセルの読み出し電流をＮＷＬ倍に大きくすることができるので、メモリセルを低電圧動作させても十分な読み出し電流を得ることができる。なお、１ビットの記憶にＮＷＬ個のメモリセルを使用することになるため、記憶容量は１／ＮＷＬとなるが、各メモリセルが第２のモードで動作する場合は第１のモードで動作する場合ほど大きな記憶容量を必要としないので、記憶容量が縮小しても大きな問題にはならない。
【００４４】
なお、半導体記憶装置１は、ＤＲＡＭやＦｅＲＡＭであってもよい。これらの場合、半導体記憶装置１は、複数の反転ビット線ＢＬＢが省略された構成であってもよい。
【００４５】
（第２の実施の形態）
次に、第２の実施の形態にかかる半導体記憶装置１００について、図７を用いて説明する。半導体記憶装置１００は、例えば第１の実施の形態の半導体記憶装置１と同様の構成を有するサブアレイＳＡを複数段（図７では、ｋ段）有する。以下では、第１の実施の形態と異なる点を中心に説明する。なお、ｋは、１より大きな正の整数である。
【００４６】
半導体記憶装置１００は、複数のサブアレイＳＡ１〜ＳＡｋ、複数のグローバルビット線ＧＢＬ１〜ＧＢＬｎ、グローバルセンスアンプ（ＧＳＡ）４０−１〜４０−ｎを備える。ここで、メモリセルアレイＭＡを複数のサブアレイＳＡ１〜ＳＡｋについて集めたものをグローバルメモリセルアレイＧＭＡとし、行デコーダ１１を複数のサブアレイＳＡ１〜ＳＡｋについて集めたものを行選択部１１０とし、列選択ブロック２０を複数のサブアレイＳＡ１〜ＳＡｋについて集めたものを列選択部１２０とする。
【００４７】
行選択部１１０における各行デコーダ１１は、第１の実施の形態における行デコーダ１１と同様である。すなわち、第１のモードにおいて複数のワード線ＷＬ１〜ＷＬｐから１本単位でワード線を選択し、第２のモードにおいて複数のワード線ＷＬ１〜ＷＬｐからＮＷＬ本単位でワード線を多重選択する動作が、サブアレイＳＡごとに行われる。例えば、第２のモードにおいて、行デコーダ１１は、複数のワード線（複数の第１のワード線）ＷＬ１〜ＷＬｐからＮＷＬ本単位でワード線を多重選択する。すなわち、第１のモードと第２のモードとの間の切り替えは、サブアレイＳＡごとに行われる。
【００４８】
列選択部１２０における各列選択ブロック２０は、第１の実施の形態における列選択ブロック２０と同様である。すなわち、複数列のビット線からアクセス（読み出し又は書き込み）すべきビット線を選択する動作は、サブアレイＳＡごとに行われる。例えば、サブアレイＳＡごとに、行デコーダ１１により多重選択されたメモリセルは、複数のビット線ＢＬ１〜ＢＬｑを介してデータが読み出される、又は書き込まれる。
【００４９】
サブアレイＳＡごとに読み出されたデータは、対応するグローバルビット線ＧＢＬを介して、対応するグローバルセンスアンプ４０で増幅され、出力データＧＤ１〜ＧＤｎとして出力される。
【００５０】
次に、サブアレイに関連した構成と第２のモードにおける行デコーダの動作について説明する。メモリセルアレイＭＡ１００は、列方向にｋ個のサブアレイＳＡに分割されている。例えば、メモリセルアレイＭＡ１００の各列のメモリセル数が５１２個であり、ｋ＝３２である場合、１つのサブアレイＳＡの各列のメモリセル数は１６個になる。この場合、ビット線に接続されたメモリセル数がＮｃｅｌｌ＝１６になるので、行デコーダ１１は、多重選択すべきワード線の本数を例えばＮＷＬ＝２にしても、数式１を満たすようにすることができる。すなわち、第２の実施の形態では、グローバルメモリセルアレイＧＭＡ内を複数のサブアレイＳＡ用に分割する（すなわち、複数のメモリセルアレイＭＡに分割する）ことにより、１本のビット線に接続されているメモリセル数を制限している。
【００５１】
ここで、仮に、グローバルメモリセルアレイＧＭＡ内が複数のサブアレイＳＡ用に分割されていない場合について考える。そして、行デコーダ１１は、第２のモードにおいて、数式１を満たさないように、２本単位でワード線を多重選択するとする。この場合、２つのメモリセルにおける２つのトランジスタが低電圧で動作して各ビット線を充電するため、その充電に時間が（多重選択しない場合と同様に）長くかかる傾向にある。これにより、メモリセルからの読み出しデータの電圧レベルは、図６（ｂ）に示すように変化すると考えられ、メモリセルからデータの読み出し期間において、そのメモリセルの保持しているデータが破壊される可能性がある。
【００５２】
それに対して、第２の実施の形態では、グローバルメモリセルアレイＧＭＡ内が、列方向に複数（例えば、ｋ個）のサブアレイＳＡ用に（複数のメモリセルアレイＭＡへと）分割されている。すなわち、１本のビット線に接続されているメモリセル数を例えば１／ｋに（例えばＮｃｅｌｌ＝１６に）制限している。各行デコーダは、多重選択すべきワード線の本数を例えばＮＷＬ＝２に決定しても、数式１を満たすようにすることができる。このため、メモリセルアレイＭＡ１００がサブアレイＳＡ用に分割されていない場合に比べて、各ビット線の容量を低減できるので、２つのメモリセルのトランジスタが低電圧で動作しても、ビット線を高速に充電することができる。これにより、メモリセルからの読み出しデータの電圧レベルは、図６（ａ）に示すように変化すると考えられる。すなわち、ビット線容量が十分小さいため、ビット線のレベルが急峻にＨレベルからＬレベルに下がる。これにより、メモリセルからデータの読み出し期間において、そのメモリセルの保持しているデータの破壊が発生する前に、ビット線のレベルを確定させることができる。この結果、メモリセルからデータを読み出す際におけるメモリセルの保持しているデータの破壊を抑制できる。
【００５３】
また、列方向に配列された複数個のメモリセルアレイＭＡの集合としてグローバルメモリセルアレイＧＭＡを構成しているので、グローバルメモリセルアレイＧＭＡの記憶容量を容易に大きなものとすることができる。グローバルメモリセルアレイＧＭＡの記憶容量を大きくしながら、メモリセルからデータを読み出す際におけるメモリセルの保持しているデータの破壊を抑制できる。
【００５４】
（第３の実施の形態）
次に、第３の実施の形態にかかる半導体記憶装置２００について、図８を用いて説明する。以下では、第２の実施の形態と異なる点を中心に説明する。
【００５５】
半導体記憶装置２００は、トランジスタＭ１の代わりに生成回路（供給部）を備える。生成回路２５０は、モードに応じて複数のワード線ＷＬに供給すべき駆動電圧ＶＷＬを切り替える。すなわち、生成回路２５０は、第１のモードにおいて選択される１本のワード線へ電源電圧ＶＤＤを供給し、第２のモードにおいて多重選択されるＮＷＬ本のワード線へ電源電圧ＶＤＤより高い電圧を供給する。
【００５６】
図９は、生成回路の構成図である。生成回路２５０は、電源ノード２５１、昇圧回路２５２、及び切り替え部２５３を有する。電源ノード２５１は、電源電圧ＶＤＤに接続されている。昇圧回路２５２は、電源電圧ＶＤＤより高い電圧を生成する。
【００５７】
切り替え部２５３には、コントローラ３０からの制御信号が入力される。切り替え部２５３は、制御信号が第１のモードを示す場合、電源ノード２５１からの電源電圧ＶＤＤを出力し、制御信号が第２のモードを示す場合、昇圧回路２５２から受けたＶＤＤより高い電圧を出力するように切り替える。
【００５８】
図１０は、昇圧回路の構成図である。図１０（ａ）の昇圧回路２５２は、電源ノード（第２の電源ノード）２５２ａ、信号ライン２５２ｂ、スイッチ２５２ｃ、及び差動増幅器（比較制御部）２５２ｄを有する。電源ノード２５２ａは、電源電圧ＶＤＤより高い電圧ＶＣＳを外部から受ける。信号ライン２５２ｂは、電圧ＶＣＳを切り替え部２５３へ出力するためのラインである。
【００５９】
スイッチ２５２ｃは、オンすることにより、電源ノード２５２ａと信号ライン２５２ｂとを接続する。スイッチ２５２ｃは、例えば、ソースが電源ノード２５２ａに接続され、ドレインが信号ライン２５２ｂに接続され、ゲートが差動増幅器２５２ｄの出力端子に接続されたＰＭＯＳトランジスタである。スイッチ２５２ｃは、差動増幅器２５２ｄの出力信号に基づきオン／オフする。
【００６０】
差動増幅器２５２ｄは、信号ライン２５２ｂのレベルＶＷＬと参照信号ＶＲＥＦＭのレベルとを比較する。そして、差動増幅器２５２ｄは、比較結果が等しい場合に、スイッチ２５２ｃをオンさせる。これにより、信号ライン２５２ｂは、電圧ＶＣＳを安定したレベルで切り替え部２５３へ出力することができる。
【００６１】
差動増幅器２５２ｄは、例えば、図１０（ｂ）に示すように、電流源ＣＳ、負荷トランジスタＴ１１〜Ｔ１７、入力トランジスタＴ１８〜Ｔ２１、トランジスタＴ２２、Ｔ２３を有する。トランジスタＴ１６、Ｔ１７及びＴ２３と、他のトランジスタとは、反対の導電型のトランジスタである。例えば、トランジスタＴ１６、Ｔ１７及びＴ２３はＰＭＯＳトランジスタであり、他のトランジスタはＮＭＯＳトランジスタである。
【００６２】
差動増幅器２５２ｄは、トランジスタＴ１１〜Ｔ２１が信号ライン２５２ｂのレベルＶＷＬと参照信号ＶＲＥＦＭのレベルとの差動増幅を行い、差動信号を出力ノードＯＴからトランジスタＴ２３とスイッチ２５２ｃとへそれぞれ出力する。トランジスタＴ２３は、受けた信号をトランジスタＴ２２経由で負荷トランジスタＴ１５へフィードバックする。このように、差動増幅器２５２ｄは、内部的にフィードバックをかけながら差動増幅動作を行うので、安定した差動増幅動作を行うことができる。
【００６３】
以上のように、第３の実施の形態では、第２のモードにおいて、ワード線の駆動電源ＶＷＬを電源電圧ＶＤＤより高い電圧とする。第１の実施の形態では第２のモード（メモリセルの低電圧動作時）においてＶＷＬ＜ＶＤＤとしていたが、そもそも、第１の実施の形態では数式１を満たすようにＮＷＬを増やしているので、メモリセルからデータを読み出すための十分な駆動能力が確保されており、ワード線ＷＬの駆動電圧ＶＷＬを電源電圧ＶＤＤより高くしてもデータの読み出し期間にビット線のレベルを確定させる余裕がある。同様に、第２の実施の形態では数式１を満たすようにＮｃｅｌｌを制限しているので、各ビット線の静電容量が十分小さくなっており、ワード線ＷＬの駆動電圧ＶＷＬを電源電圧ＶＤＤより高くしてもデータの読み出し期間にビット線のレベルを確定させる余裕がある。そこで、第３の実施の形態では、ワード線ＷＬの駆動電圧ＶＷＬを電源電圧ＶＤＤより大きな値にしている。すなわち、メモリセルのデータが読み出し時にＤｉｓｔｕｒｂが発生しにくいので、Ｄｉｓｔｕｒｂが発生しない範囲でＶＷＬをＶＤＤより高くすることにより、メモリセルへのデータの書き込み時にワード線の電圧レベルを高くすることが出来るため、書き込み不良を低減できる。すなわち、メモリセルからデータを読み出す際におけるメモリセルの保持しているデータの破壊を抑制しながら、書き込み特性も向上させることが出来る。
【００６４】
（第４の実施の形態）
次に、第４の実施の形態にかかる半導体記憶装置について、図１１を用いて説明する。以下では、第２の実施の形態と異なる点を中心に説明する。
第４の実施の形態にかかる半導体記憶装置は、行選択部３１０に、不良メモリセルに接続されたワード線を冗長救済するためのＲＤ判定回路３１２を含む。ＲＤ判定回路３１２は、複数のサブアレイＳＡの行デコーダ１１に共通に設けられている。
【００６５】
行デコーダ１１は、制御信号ＭＯＤＥが第２のモードの場合、多重選択をイネーブルするための制御信号ＭＷＬＥを生成する。また、行デコーダ１１は、ワード線の冗長救済をイネーブルするための制御信号ＲＤＥを生成する。さらに、行デコーダ１１は、多重選択すべきワード線のアドレス信号を生成する。行デコーダ１１は、例えば、ＮＷＬ＝４（２ビットで表現可能）のワード線ＷＬを多重選択する場合は、アドレス信号ＡＤＤ［４：１］を生成する。以下では、１つのサブアレイにおいて、アドレス信号ＡＤＤ［４：１］中のＮＷＬ＝４本のワード線ＷＬ１〜ＷＬ４を多重選択する場合について例示的に説明する。なお、アドレス信号のビット数は４ビットに限定されず、多重選択するワード線の本数はＮＷＬ＝４に限定されない。
【００６６】
行デコーダ１１は、例えばインバータ１３１、１３２、ＯＲゲート１２１〜１２４、ＮＡＮＤゲート１１１〜１１４、及びインバータ１５１〜１５４を有し、ＲＤｏｕｔ［４：１］の全ビットがハイレベルであれば、制御信号ＭＷＬＥがハイレベルの場合（第２のモードの場合）に４ビットのハイレベルの信号が生成され、制御信号ＭＷＬＥがロウレベルの場合（第１のモードの場合）にアドレス信号ＡＤＤ［１］、ＡＤＤ［２］で指定された１ビットがハイレベルで残りの３ビットがロウレベルの信号が生成される。ＮＡＮＤゲート１１１〜１１４には、ＲＤ判定回路３１２からＲＤｏｕｔ［４：１］が入力される。ＲＤ判定回路３１２は、ＮＡＮＤゲート１１１〜１１４の入力側で、インバータ１３１、１３２及びＯＲゲート１２１〜１２４と並列に接続されている。
【００６７】
さらに、ロジック回路１６１は、アドレス信号ＡＤＤ［３］、ＡＤＤ［４］が入力され、ワード線ＷＬ１〜ＷＬ４のうちの少なくとも１本を選択すべき期間にハイレベルの信号を生成する。例えば、ロジック回路１６１は、アドレス信号ＡＤＤ［３］、ＡＤＤ［４］がいずれもロウレベルの場合にハイレベルの信号を生成し、アドレス信号ＡＤＤ［３］、ＡＤＤ［４］の少なくとも一方がハイレベルの場合にロウレベルの信号を生成する。
【００６８】
ＮＡＮＤゲート１７１〜１７４は、対応するインバータ１５１〜１５４の出力とロジック回路１６１の出力とを演算して、その演算結果をインバータ１８１〜１８４で反転し制御信号として出力する。
【００６９】
ＲＤ判定回路３１２は、外部から複数のサブアレイＳＡの各々に対応する予め設定された冗長アドレス信号ＲＡＤＤ［４：１］が入力される。ここで、冗長アドレス信号ＲＡＤＤ［４：１］は、予め行われた試験により、サブアレイＳＡにおける複数のメモリセルのうち不良と特定されたメモリセルが接続されたワード線のアドレスを示す信号である。なお、複数の冗長アドレス信号ＲＡＤＤ［４：１］は、例えば半導体記憶装置の周辺回路領域におけるフューズ回路（図示せず）におけるＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に不揮発の情報として記憶されている。
【００７０】
また、ＲＤ判定回路３１２には、選択すべきワード線のアドレス信号ＡＤＤ［４：１］が入力される。ＲＤ判定回路３１２は、ワード線のアドレス信号ＡＤＤ［４：１］のうち冗長アドレス信号ＲＡＤＤ［４：１］に一致したアドレス信号があるか否かを判断する。ＲＤ判定回路３１２は、制御信号ＲＤＥがアクティブレベルであり、かつ、冗長アドレス信号ＲＡＤＤ［４：１］に一致したアドレス信号があった場合、一致した冗長アドレス信号に対応したワード線を非選択にするための信号ＲＤｏｕｔ［４：１］を行デコーダ１１に出力する。この場合、ＲＤｏｕｔ［４：１］は、例えば非選択にするワード線に対応したビットがロウレベルになっており、他のビットがいずれもハイレベルになっている。一方、ＲＤ判定回路３１２は、制御信号ＲＤＥがノンアクティブレベルである、又は、冗長アドレス信号ＲＡＤＤ［４：１］に一致したアドレス信号がなかった場合、そのまま信号ＲＤｏｕｔ［４：１］を行デコーダ１１に出力する。この場合、ＲＤｏｕｔ［４：１］は、いずれもハイレベルになっている。
【００７１】
行デコーダ１１は、第２のモードにおいて、ＲＤ判定回路３１２から出力された信号ＲＤｏｕｔ［４：１］に応じて、ワード線を多重選択する。例えば、ＮＡＮＤゲート１１１〜１１４は、非選択のワード線ＷＬ１に対応したビットＲＤｏｕｔ［１］がロウレベル、他のビットがハイレベルであるＲＤｏｕｔ［４：１］が入力された場合、インバータ１５１〜１５４を介してＮＡＮＤゲート１７１へロウレベルの信号を出力し、他のＮＡＮＤゲート１７２〜１７４へハイレベルの信号を出力する。ＮＡＮＤゲート１７１及びインバータ１８１により、ワード線ＷＬ１へロウレベルの信号が出力され、ワード線ＷＬ１は非選択状態となる。一方、ワード線ＷＬ２〜ＷＬ４へハイレベルの信号が出力され、ワード線ＷＬ２〜ＷＬ４は多重選択される。このように、行選択部３１０は、選択すべきワード線のアドレス信号のうち冗長アドレス信号ＲＡＤＤ［４：１］に一致したアドレス信号がある場合、選択すべきＮＷＬ本のワード線のうちその一致したアドレス信号に対応したワード線を非選択にする。
【００７２】
図１２は、第４の実施の形態におけるＲＤ判定回路の構成図である。ＲＤ判定回路３１２は、複数の行デコーダ１１に共通に設けられ、複数のサブアレイＳＡに対応した構成を有している。ＲＤ判定回路３１２は、アドレス比較部３１３、アドレス選択部３１４、及びデコード部３１５を有する。
【００７３】
アドレス比較部３１３は、選択すべきワード線のアドレス信号ＲＡＤＤ［４：１］と複数の冗長アドレス信号ＲＡＤＤ［４：１］とを比較し、比較結果を出力する。アドレス比較部３１３は、例えば複数のサブアレイＳＡに対応した複数のアドレス比較器３１６を有する。各アドレス比較器３１６は、選択すべきワード線のアドレス信号ＡＤＤ［４：１］と、対応する各サブアレイＳＡ用の冗長アドレス信号ＲＡＤＤ［４：１］とを比較し、各比較結果ｒｈｉｔを出力する。
【００７４】
なお、特定のサブアレイについて第１のモードではなく第２のモードでの比較結果を出力させたい場合、例えばアドレス比較部３１３の出力ノード３１３ａとアドレス比較器３１６の出力端子との間に、制御信号ＭＷＬＥとの論理積を演算するＡＮＤゲート３１７を接続しても良い。
【００７５】
アドレス比較部３１３は、選択すべきワード線のアドレス信号ＡＤＤ［４：１］のうち、冗長アドレス信号ＲＡＤＤ［４：１］に一致したアドレス信号がある場合、ハイレベルを出力し、一致したアドレス信号がない場合、ロウレベルを出力する。
【００７６】
アドレス選択部３１４は、比較結果ｒｈｉｔに基づいて、複数の冗長アドレス信号ＲＡＤＤ［４：１］から対応する冗長アドレス信号をデコード部３１５へ出力する。例えば、アドレス選択部３１４は、ＮＷＬ本のワード線を表現可能なビット数に対応した個数のセレクタ３１８、３１９を有する。
【００７７】
セレクタ３１８、３１９は、例えばサブアレイＳＡ１用の冗長アドレス信号ＲＡＤＤ［４：１］＿１に一致したアドレス信号がある場合、その一致したアドレス信号に対応した冗長アドレス信号ＲＡＤＤ［１］＿１、ＲＡＤＤ［２］＿１をデコード部３１５へ出力する。
【００７８】
デコード部３１５は、制御信号ＲＤＥがアクティブレベル、かつ、一致したアドレス信号がある場合、アドレス選択部３１４からの冗長アドレス信号をデコードする。一方、デコード部３１５は、制御信号ＲＤＥがノンアクティブレベル、又は、一致したアドレス信号がない場合、アドレス選択部３１４からの冗長アドレス信号をデコードせずに出力する。
【００７９】
デコード部３１５は、例えばインバータ３２５、３２６、及びＮＡＮＤゲート３２１〜３２４を有し、制御信号ＣＳがハイレベルであれば、アドレス選択部３１４からの冗長アドレス信号で指定された１ビットがロウレベルで残りの３ビットがハイレベルの信号が生成される。
【００８０】
ＯＲゲート３２８及びＡＮＤゲート３２７により、制御信号ＣＳが生成される。ＯＲゲート３２８及びＡＮＤゲート３２７は、制御信号ＲＤＥがアクティブレベル、かつ、一致したアドレス信号がある場合、例えばハイレベルの制御信号ＣＳを各ＮＡＮＤゲート３２１〜３２４へ出力する。これにより、ＮＡＮＤゲート３２１〜３２４は、冗長アドレス信号で指定された１ビットがロウレベルで残りの３ビットがハイレベルの信号ＲＤｏｕｔ［４：１］を対応する行デコーダ１１へ出力する。
【００８１】
あるいは、ＯＲゲート３２８及びＡＮＤゲート３２７は、制御信号ＲＤＥがノンアクティブレベル、又は、一致したアドレス信号がない場合、例えばロウレベルの制御信号ＣＳを各ＮＡＮＤゲート３２１〜３２４へ出力する。これにより、ＮＡＮＤゲート３２１〜３２４は、全ビットがハイレベルの信号ＲＤｏｕｔ［４：１］を対応する行デコーダ１１へ出力する。
【００８２】
ここで、仮に、行選択部３１０内の構成として、図１３（ｃ）に示す回路を採用した場合について考える。図１３（ｃ）に示す回路は、ワード線の多重選択をしながらワード線の冗長救済も行うことを目的として、図１３（ａ）に示す回路と図１３（ｂ）に示す回路とを単純に組み合わせた場合に得られる回路である。図１３（ａ）に示す回路は、ワード線を多重選択する機能を有していない回路であって、不良メモリセルに接続されたワード線を冗長ワード線に置換することにより冗長救済する置換型の回路である。図１３（ｂ）に示す回路は、ワード線を冗長救済する機能を有していない回路であって、多重選択するための回路である。図１３（ｃ）に示す回路では、比較結果ｒｈｉｔを論理反転した信号との間で論理積をとる２つのＡＮＤゲート９２１、９２２がＮＡＮＤゲート１１１〜１１４とＯＲゲート１２１、１２２との間に直列に接続されたものに相当する構成になる。この構成では、選択すべき複数のワード線ＷＬのうち第１のモードに不良でなく、第２のモードに不良となるメモリセルに接続されたワード線が存在する場合に、第２のモードにおいて、複数のワード線ＷＬを全て冗長ワード線ＳＷＬで置換することになってしまう。これにより、第２のモードにおいて、不良メモリセルに接続されたワード線だけでなく、不良メモリセルに接続されていない他のワード線まで置換してしまうため、必要な冗長ワード線数（及び必要な冗長メモリセル数）が増大する傾向にあり、冗長救済における面積効率が低下する可能性がある。
【００８３】
図１１に示すように、第４の実施の形態では、比較結果ｒｈｉｔに応じた信号ＲＤｏｕｔ［４：１］を、ＮＡＮＤゲート１１１〜１１４とＯＲゲート１２１、１２２との間のＡＮＤゲート９２１、９２２ではなく、ＮＡＮＤゲート１１１〜１１４へ直接入力している。すなわち、ＮＡＮＤゲート１１１〜１１４の入力側において、比較結果ｒｈｉｔを反映させるための構成（アドレス比較器９１２、インバータ９１３、及びＡＮＤゲート９２１、９２２）がＮＡＮＤゲート１１１〜１１４とＯＲゲート１２１、１２２とを結ぶラインに直列に挿入された構成ではなく、比較結果ｒｈｉｔを反映させるための構成（ＲＤ判定回路３１２）がＮＡＮＤゲート１１１〜１１４とＯＲゲート１２１、１２２とを結ぶラインに対して並列に接続された構成となっている。このような図１１に示す回路では、第２のモードにおいて、選択すべきワード線のアドレス信号のうち、冗長アドレス信号に一致したアドレス信号があるか否かをＲＤ判定回路３１２が判断する。一致したアドレス信号がある場合、その一致したアドレス信号に対応したワード線を非選択にするための信号ＲＤｏｕｔ［４：１］をＲＤ判定回路３１２は対応する行デコーダ１１へ出力する。行デコーダ１１は、信号ＲＤｏｕｔ［４：１］に応じて、対応するワード線を非選択にし、残りのワード線を選択する。これにより、選択すべき複数のワード線ＷＬのうち第２のモードで不良となるメモリセルに接続されたワード線が存在する場合に、各メモリセルを第２のモードで動作させながら、冗長ワード線を設けることなく不良メモリセルに接続されたワード線の冗長救済を行うことができる。また、冗長救済における面積効率を向上できる。
【００８４】
（第５の実施の形態）
次に、第５の実施の形態にかかる半導体記憶装置について、図１４を用いて説明する。以下では、第４の実施の形態と異なる点を中心に説明する。
第５の実施の形態にかかる半導体記憶装置は、複数のメモリセルアレイＭＡから成るグローバルメモリセルアレイＧＭＡ、冗長メモリセルアレイ（図示せず）、冗長ワード線ＳＷＬ、及び行選択部４１０を備える。冗長メモリセルアレイは、例えばサブアレイＳＡにおける一部の行（少なくとも１行）に対応した冗長ワード線ＳＷＬに複数の冗長メモリセルが配列されている。
【００８５】
行選択部４１０は、選択すべきワード線のアドレス信号のうち、冗長アドレス信号ＲＡＤＤ［４：１］に一致したアドレス信号がある場合、ＮＷＬ本のワード線のうちその一致したアドレス信号に対応したワード線を非選択にするとともに、非選択にしたワード線に代えて冗長ワード線ＳＷＬを選択する。
行選択部４１０は、複数のサブアレイＳＡの行デコーダ４１１及び複数のサブアレイＳＡについて共通化されたＲＤ判定回路４１２を含む。ＲＤ判定回路４１２は、ＲＤ判定回路３１２と同様の内部構成を有するが、比較結果ｒｈｉｔをさらに行デコーダ４１１へ出力する。
【００８６】
各行デコーダ４１１はさらに、例えばインバータ４３１、４３２、４３４及びＮＡＮＤゲート４３３を有する。比較結果ｒｈｉｔは、インバータ４３１、４３２を介してＮＡＮＤゲート４３３に入力される。ＮＡＮＤゲート４３３及びインバータ４３４は、入力された信号ｒｈｉｔがハイレベルである場合、冗長ワード線ＳＷＬを選択する。すなわち、冗長アドレス信号ＲＡＤＤ［４：１］に一致したアドレス信号がある場合に、冗長ワード線ＳＷＬが選択される。一方、ＮＡＮＤゲート４３３及びインバータ４３４は、信号ｒｈｉｔがロウレベルである場合、冗長ワード線ＳＷＬを選択しない。
【００８７】
これにより、選択すべき複数のワード線ＷＬのうち第１及び第２のモードの両方で不良となるメモリセルが存在する場合に、各メモリセルを第１のモードで動作させた場合にも、不良メモリセルに接続されたワード線の冗長救済を行うことができる。あるいは、複数のワード線ＷＬのうち第１のモードで不良となり第２のモードで不良とならないメモリセルが存在する場合に、各メモリセルを第１のモードで動作させながら、不良メモリセルに接続されたワード線の冗長救済を行うことができる。このように、モードの違いによる不良メモリセルもモードごとに選択して救済可能である。
【００８８】
また、冗長ワード線ＳＷＬは、サブアレイＳＡにおける一部の行に対応した本数（少なくとも１本）で設ければよい。また、冗長メモリセルは、サブアレイＳＡにおける一部の行に対応したメモリセルとなっている。これにより、図１３（ｃ）に示す構成に比べて、必要な冗長ワード線数（及び必要な冗長メモリセル数）を低減でき、冗長救済における面積効率を向上できる。
【００８９】
さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、以上のように表わしかつ記述した特定の詳細および代表的な実施形態に限定されるものではない。したがって、添付のクレームおよびその均等物によって定義される総括的な発明の概念の精神または範囲から逸脱することなく、様々な変更が可能である。
【符号の説明】
【００９０】
１、１００、２００、３００、４００  半導体記憶装置、  １１０、３１０、４１０  行選択部、  １１、４１１−１  行デコーダ、  ２０  列選択ブロック、  ３０  コントローラ、  １２０  列選択部、  ２５０  生成回路、  ２５１  電源ノード、  ２５２  昇圧回路、  ２５２ａ  電源ノード、  ２５２ｂ  信号ライン、  ２５２ｃ  スイッチ、  ２５２ｄ  差動増幅器、  ２５３  切り替え部、  ３１２、４１２  ＲＤ判定回路、  ３１３  アドレス比較部、  ３１４  アドレス選択部、  ３１５  デコード部、  ９１２  アドレス比較器、  ９１３  インバータ、  ９２１、９２２  ＡＮＤゲート、  ＢＬ１〜ＢＬｑ  ビット線、  ＢＬＢ１〜ＢＬＢｑ  反転ビット線、  ＧＭＡ  グローバルメモリセルアレイ、  ＭＡ  メモリセルアレイ、  ＭＣ（１，１）〜ＭＣ（ｐ，ｑ）  メモリセル、  ＳＡ１〜ＳＡｋ  サブアレイ、  ＷＬ１〜ＷＬｐ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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