(57)【要約】【課題】異なるクロックドメインに属する回路間でデータの授受がある回路において、半導体集積回路のスキャンパスを用いてクロストークの影響を考慮した遅延試験を行うことができる。【解決手段】第１回路群は、第１のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１２、Ｆ１４）を備え、信号の伝達遅延を測定する第１データパス（１０２）を含む。第２回路群は、第２のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１１、Ｆ１３、Ｆ１５）を備え、第１データパス（１０２）に対してクロストークにより影響を与える第２データパス（１０１）を含む。第３データパスは、第１回路群・第２回路群間でデータを授受する。クロック切り換え回路（Ｍ１０）は、制御信号に応答して、第２回路群に供給される第２クロック信号（ＣＫ２）を、第１回路群に供給される第１クロック信号（ＣＫ１）に替えて第２回路群に供給する。【選択図】図４
2012098223.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロックドメインに属する複数のスキャンフリップフロップを備える第１回路群と、前記第１回路群は信号の伝達遅延を測定する第１データパスを含み、
第２のクロックドメインに属する複数のスキャンフリップフロップを備える第２回路群と、前記第２回路群は前記第１データパスに対してクロストークにより影響を与える第２データパスを含み、
前記第１回路群と前記第２回路群との間でデータを授受する第３データパスと、
クロストーク試験の期間を示す制御信号に応答して、前記第２回路群に供給される第２クロック信号を、前記第１回路群に供給される第１クロック信号に替えて前記第２回路群に供給するクロック切り換え回路と
を具備する
スキャンテスト回路。
【請求項２】
第１のクロックドメインに属する複数のスキャンフリップフロップを備える第１回路群を示す回路データに基づいて、信号の伝達遅延を測定する第１データパスを抽出するステップと、
第２のクロックドメインに属する複数のスキャンフリップフロップを備える第２回路群を示す回路データに基づいて、前記第１データパスに隣接してクロストークにより影響を与える第２データパスを抽出するステップと、
前記第１回路群と前記第２回路群との間でデータを授受する第３データパスの有無を検出するステップと、
前記第３データパスが検出されたとき、クロストーク試験の期間を示す制御信号に応答して、前記第２回路群に供給される第２クロック信号を、前記第１回路群に供給される第１クロック信号に替えて前記第２回路群に供給するクロック切り換え回路を示す回路データを追加するステップと
を具備する。
テスト回路生成方法。
【請求項３】
請求項１に記載のスキャンテスト回路の遅延試験のためのテストパタンを生成するテストパタン生成方法であって、
前記切り換え回路に入力される制御信号をスキャンテストの期間に応じて印加するパタンを生成するステップと、
前記スキャンテストのスキャンシフト動作中に、スキャンアウト端子から出力されるデータのうち、遅延測定パスに接続されるスキャンフリップフロップ以外の全てのスキャンフリップフロップから出力されるデータの期待値をマスクするデータを生成するステップと
を有するテストパタン生成方法。
【請求項４】
第１のクロックドメインに属する複数のスキャンフリップフロップを備える第１回路群を示す回路データに基づいて、信号の伝達遅延を測定する第１データパスを抽出する測定パス抽出部と、
第２のクロックドメインに属する複数のスキャンフリップフロップを備える第２回路群を示す回路データに基づいて、前記第１データパスに隣接してクロストークにより影響を与える第２データパスを抽出するアグレッサパス抽出部と、
前記第１回路群と前記第２回路群との間でデータを授受する第３データパスの有無を判定する判定部と、
前記第３データパスが検出されたとき、クロストーク試験の期間を示す制御信号に応答して、前記第２回路群に供給される第２クロック信号を、前記第１回路群に供給される第１クロック信号に替えて前記第２回路群に供給するクロック切り換え回路を示す回路データを追加する回路データ生成部と
を具備する
テスト回路生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のスキャンテスト回路、テスト回路生成方法、テストパタン生成方法に関する。
【背景技術】
【０００２】
近年、電子機器の高速化、低消費電力化、小型化など様々な高性能化の要望を受けて、半導体集積回路の高速化、微細化が進められている。しかし、微細化による配線領域の縮小により配線間隔が狭くなり、隣接する配線間の寄生容量を介して隣接する配線同士が影響を受ける確率が高まっている。また、高速化によって、同じ寄生容量でも隣接する配線同士の影響を受ける度合いが大きくなっている。このような隣接する配線同士の影響が大きくなるに伴い、半導体集積回路のスキャンパスを用いた遅延試験において、配線のクロストークによる影響をテストする必要性が高まっている。
【０００３】
特開２００２−２５７９０３号公報には、半導体集積回路のスキャンパスを用いた遅延試験において、クロストークの影響を測定可能とするパタンを自動生成する方法、装置が開示されている。遅延測定したいデータパス（遅延測定パス）に対して、クロストークによる影響を与えるデータパス（アグレッサパス）のパタンが生成され、クロストークの影響を測定可能とする。
【０００４】
図１は、そのクロストークの影響を試験するテストパタンの生成方法を示すフローチャートである。図２に示される回路を対象のテスト回路としてテストパタンの生成方法を説明する。テスト回路は、クロック信号ＣＫ１に同期して動作するスキャンフリップフロップＦ１１、Ｆ１３、クロック信号ＣＫ２に同期して動作するスキャンフリップフロップＦ１２、Ｆ１４を備える。スキャンフリップフロップＦ１１の出力は、組み合せ回路Ｌ１１を介してアグレッサパス１０１に接続され、さらに組み合せ回路Ｌ１３を介してスキャンフリップフロップＦ１３に入力される。スキャンフリップフロップＦ１２の出力は、組み合せ回路Ｌ１２を介して遅延測定パス１０２に接続され、さらに組み合せ回路Ｌ１４を介してスキャンフリップフロップＦ１４に入力される。このような半導体集積回路のレイアウトを示すデータがレイアウトデータ４０１に格納されている。
【０００５】
テストパタンの生成において、まず、半導体集積回路のレイアウトデータ４０１に基づいて、遅延測定パス１０２の近傍配線が抽出される（ステップＳ４１）。抽出された近傍配線の情報は、クロストーク情報４０２として蓄積される。
【０００６】
また、半導体集積回路の静的タイミング解析（ＳＴＡ：Ｓｔａｔｉｃ  Ｔｉｍｉｎｇ  Ａｎａｌｙｓｉｓ）が行われ（ステップＳ４２）、静的タイミング解析によるパス情報４０３が生成される。パス情報４０３と上記クロストーク情報４０２とを参照してノード情報が抽出される（ステップＳ４３）。ここでは、遅延測定パス１０２に関するノード情報として、スキャンフリップフロップＦ１２、Ｆ１４、および、組み合せ回路Ｌ１２、Ｌ１４のノード情報が抽出される。アグレッサパス１０１に関するノード情報として、スキャンフリップフロップＦ１１、Ｆ１３、および、組み合せ回路Ｌ１１、Ｌ１３のノード情報が抽出される。これらのノード情報は、パス情報４０５として蓄積される。
【０００７】
半導体集積回路の回路情報（回路素子とその接続情報）４０４とパス情報４０５とに基づいて、遅延試験用のテストパタンが、自動テストパタン生成装置（ＡＴＰＧ：Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）によって生成される（ステップＳ４４）。ここでは、遅延測定パス１０２にはスキャンフリップフロップＦ１２が信号を出力するため、スキャンフリップフロップＦ１２から出力される測定用パタンが生成される。アグレッサパス１０１にはスキャンフリップフロップＦ１１が信号を出力し、遅延測定パス１０２にクロストークによる影響を与える。したがって、スキャンフリップフロップＦ１１から出力されるアグレッサ用パタンが生成される。測定用パタンとアグレッサ用パタンとは、遅延試験パタン４０６に格納される。このように生成された遅延試験パタン４０６を用いて半導体集積回路の遅延試験が行われ、クロストークの影響を考慮した遅延試験が可能となる。
【０００８】
図２に示される回路において、スキャンフリップフロップＦ１１、Ｆ１３、組み合せ回路Ｌ１１、Ｌ１３はクロック信号ＣＫ１のクロックドメインに属し、スキャンフリップフロップＦ１２、Ｆ１４、組み合せ回路Ｌ１２、Ｌ１４はクロック信号ＣＫ２のクロックドメインに属する。ここで、遅延試験において、組み合せ回路の演算のもとになるデータを出力するクロックをラウンチクロック、テスト結果である組み合せ回路の演算結果をフリップフロップに取り込むためのクロックをキャプチャークロックと称する。ラウンチクロックおよびキャプチャークロックは、クロックドメイン毎に印加される。したがって、クロック信号ＣＫ１とクロック信号ＣＫ２とが同じクロックドメインに属していれば上述の手順で生成された遅延試験パタンで試験することができる。
【０００９】
ここで、図５に示されるように、図２に示される回路に、スキャンフリップフロップＦ１５、組み合せ回路Ｌ１５、Ｌ１６、パス１０３が加わった回路を考える。スキャンフリップフロップＦ１４の出力が組み合せ回路Ｌ１５、パス１０３、組み合せ回路Ｌ１６を介してスキャンフリップフロップＦ１５に入力される。クロック信号ＣＫ１とクロック信号ＣＫ２とが異なるクロックドメインに属する場合、それぞれのクロックドメイン間でデータの授受があることになる。
【００１０】
すなわち、遅延測定パス１０２に接続されるスキャンフリップフロップＦ１２、Ｆ１４にはクロック信号ＣＫ２が入力され、アグレッサパス１０１に接続されるスキャンフリップフロップＦ１１、Ｆ１３にはクロック信号ＣＫ１が入力される。データパス１０３は、クロック信号ＣＫ２のクロックドメインのスキャンフリップフロップＦ１４の出力Ｑと、クロック信号ＣＫ１のクロックドメインのスキャンフリップフロップＦ１５の入力Ｄとを接続する。クロック信号ＣＫ１及びクロック信号ＣＫ２のそれぞれのクロックドメイン間のデータを授受するパスは、データパス１０３である。
【００１１】
クロック信号ＣＫ１とクロック信号ＣＫ２とが非同期の関係にある場合、スキャンフリップフロップＦ１４の出力ＱからスキャンフリップフロップＦ１５の入力Ｄまでのデータパス１０３はタイミング設計がなされていないため、遅延試験においてタイミング違反による期待値不一致が発生する可能性が高い。したがって、遅延測定パス１０２に接続されるスキャンフリップフロップＦ１２、Ｆ１４に対するラウンチクロック、キャプチャークロックと、アグレッサパス１０１に接続されるスキャンフリップフロップＦ１１、Ｆ１３に対するラウンチクロック、キャプチャークロックとを別時刻に印加し、タイミング違反を回避する。すなわち、図３に示されるように、遅延測定パス１０２に接続されるスキャンフリップフロップＦ１２、Ｆ１４に対して、ラウンチクロックは、ラウンチ・キャプチャー動作期間Ｔ２において（図３（ａ））、時刻ｔ２１に印加され、キャプチャークロックは時刻ｔ２２に印加される（図３（ｂ））。また、アグレッサパス１０１に接続されるスキャンフリップフロップＦ１１、Ｆ１３に対して、ラウンチクロックは、ラウンチ・キャプチャー動作期間Ｔ４において（図３（ａ））、時刻ｔ２３に印加され、キャプチャークロックは時刻ｔ２４に印加される（図３（ｃ））。
【００１２】
（１）遅延測定パスに接続されるスキャンフリップフロップのクロックとアグレッサパスに接続されるスキャンフリップフロップのクロックが異なるクロックドメインに接続され、（２）遅延測定パスに接続されるスキャンフリップフロップのクロックドメインとアグレッサパスに接続されるスキャンフリップフロップのクロックドメインとの間にデータのやり取りを行うパスが存在する、という２条件がそろう場合、遅延試験における無用なエラーを回避するためにラウンチクロックおよびキャプチャークロックは、それぞれのクロックドメインに同時に印加されない。そのため、遅延測定パスに対して、アグレッサパスのデータを遷移させることができず、クロストークの影響を考慮した遅延試験が出来ない。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００２−２５７９０３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明は、異なるクロックドメインに属する回路間でデータの授受がある回路において、半導体集積回路のスキャンパスを用いてクロストークの影響を考慮した遅延試験を行うことができるスキャンテスト回路、テスト回路生成方法およびテストパタン生成方法を提供する。
【課題を解決するための手段】
【００１５】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
本発明の観点では、スキャンテスト回路は、第１回路群と、第１回路群と異なるクロックドメインに属する第２回路群と、第１回路群と第２回路群との間でデータを授受する第３データパス（１０３）と、クロック切り換え回路（Ｍ１０）とを具備する。第１回路群は、第１のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１２、Ｆ１４）を備え、信号の伝達遅延を測定する第１データパス（１０２）を含む。第２回路群は、第２のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１１、Ｆ１３、Ｆ１５）を備え、第１データパス（１０２）に対してクロストークにより影響を与える第２データパス（１０１）を含む。クロック切り換え回路（Ｍ１０）は、クロストーク試験の期間を示す制御信号（ＣＲＳＴＭ）に応答して、第２回路群に供給される第２クロック信号（ＣＫ２）を、第１回路群に供給される第１クロック信号（ＣＫ１）に替えて第２回路群に供給する。
【００１７】
本発明の他の観点では、テスト回路生成方法は、第１のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１２、Ｆ１４）を備える第１回路群を示す回路データに基づいて、信号の伝達遅延を測定する第１データパス（１０２）を抽出するステップと、第２のクロックドメインに属する複数のスキャンフリップフロップ（Ｆ１１、Ｆ１３、Ｆ１５）を備える第２回路群を示す回路データに基づいて、第１データパス（１０２）に隣接してクロストークにより影響を与える第２データパス（アグレッサパス１０１）を抽出するステップと、第１回路群と第２回路群との間でデータを授受する第３データパス（１０３）の有無を検出するステップと、第３データパス（１０３）が検出されたとき、クロストーク試験の期間を示す制御信号（ＣＲＳＴＭ）に応答して、第２回路群に供給される第２クロック信号（ＣＫ１）を、第１回路群に供給される第１クロック信号（ＣＫ２）に替えて第２回路群に供給するクロック切り換え回路（Ｍ１０）を回路データに追加するステップとを具備する。
【００１８】
また、本発明の他の観点では、テストパタン生成方法は、上記記載のスキャンテスト回路の遅延試験のためのテストパタンを生成するテストパタン生成方法であり、切り換え回路（Ｍ１０）に入力される制御信号（ＣＲＳＴＭ）をスキャンテストの期間に応じて印加するパタンを生成するステップと、スキャンテストのスキャンシフト動作中に、スキャンアウト端子から出力されるデータのうち、遅延測定パスに接続されるスキャンフリップフロップ以外の全てのスキャンフリップフロップから出力されるデータの期待値をマスクするデータを生成するステップとを有する。
【発明の効果】
【００１９】
本発明によれば、異なるクロックドメインに属する回路間でデータの授受がある回路において、半導体集積回路のスキャンパスを用いてクロストークの影響を考慮した遅延試験を行うことができるスキャンテスト回路、テスト回路生成方法およびテストパタン生成方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】従来の遅延試験のパタンを自動生成する方法を示すフローチャートである。
【図２】遅延試験のパタンを自動生成する方法を説明するための回路を示す図である。
【図３】従来の遅延試験のクロック信号のタイミングを説明する図である。
【図４】本発明の実施の形態に係るクロストークの影響を試験するスキャンテスト回路およびテストパタンの生成方法を示すフローチャートである。
【図５】本発明の実施の形態に係るスキャンテスト回路およびテストパタンを自動生成する方法を説明するための回路を示す図である。
【図６】本発明により生成されるスキャンテスト回路の結果を説明する図である。
【図７】本発明の実施の形態に係る遅延試験のクロック信号のタイミングを説明する図である。
【図８】本発明の実施の形態に係るスキャンテスト回路およびテストパタン生成システムの構成を示す図である。
【発明を実施するための形態】
【００２１】
図面を参照して本発明の実施の形態を説明する。
【００２２】
図４は、本発明の実施の形態に係るスキャンテスト回路の生成方法、テストパタンの生成方法を説明するフローチャートである。まず、クロストークの影響を試験するテスト回路が生成され（ステップＳ１００）、生成されたクロストークの影響を試験するテスト回路におけるテストパタンが生成される（ステップＳ２００）。
【００２３】
ここでは、図５に示される回路例を参照して、スキャンテスト回路の生成方法、テストパタンの生成方法を説明する。図５に示されるテスト回路は、クロックドメインを異にするクロック信号ＣＫ１、クロック信号ＣＫ２を入力し、クロック信号ＣＫ１に同期して動作するスキャンフリップフロップＦ１１、Ｆ１３、Ｆ１５、クロック信号ＣＫ２に同期して動作するスキャンフリップフロップＦ１２、Ｆ１４を備える。スキャンフリップフロップＦ１１の出力は、組み合せ回路Ｌ１１を介してアグレッサパス１０１に接続され、さらに組み合せ回路Ｌ１３を介してスキャンフリップフロップＦ１３に入力される。スキャンフリップフロップＦ１２の出力は、組み合せ回路Ｌ１２を介して遅延測定パス１０２に接続され、さらに組み合せ回路Ｌ１４を介してスキャンフリップフロップＦ１４に入力される。スキャンフリップフロップＦ１４の出力は、組み合せ回路Ｌ１５、データパス１０３、組み合せ回路Ｌ１６を介してスキャンフリップフロップＦ１５に入力される。このような半導体集積回路のレイアウトを示すデータがレイアウトデータ２０１に格納されている。
【００２４】
図５に示されるテスト回路をもとにして、クロストークの影響を試験するテスト回路が生成され、生成された回路を試験するためのテストパタンが生成される。その生成方法は以下のようになる。
【００２５】
（ステップＳ２１）
ステップＳ２１では、半導体集積回路のレイアウトデータ２０１に基づいて、遅延測定パスに対してクロストークの影響を及ぼす近傍配線が抽出される。抽出された近傍配線の情報は、クロストーク情報２０２として出力される。図５に示される回路の場合、遅延測定パス１０２に対する近傍配線であるアグレッサパス１０１が抽出され、その配線情報がクロストーク情報２０２に格納される。
【００２６】
（ステップＳ２２）
ステップＳ２２では、半導体集積回路の静的タイミング解析（ＳＴＡ：Ｓｔａｔｉｃ  Ｔｉｍｉｎｇ  Ａｎａｌｙｓｉｓ）が行われる。静的タイミング解析では、パス情報２０３が生成される。
【００２７】
（ステップＳ２３）
ステップＳ２３では、静的タイミング解析（ステップＳ２２）において生成されたパス情報２０３と、近傍配線抽出処理（ステップＳ２１）において生成されたクロストーク情報２０２とを参照して、遅延測定パスのノード情報とアグレッサパスのノード情報を含むパス情報２０５が生成される。図５に示される回路では、遅延測定パス１０２に関するノード情報として、スキャンフリップフロップＦ１２、Ｆ１４、および、組み合せ回路Ｌ１２、Ｌ１４のノード情報が抽出される。また、遅延測定パス１０２の延長にあるデータパス１０３に関するノード情報として、スキャンフリップフロップＦ１４、Ｆ１５、および、組み合せ回路Ｌ１５、Ｌ１６のノード情報が抽出される。アグレッサパス１０１に関するノード情報として、スキャンフリップフロップＦ１１、Ｆ１３、および、組み合せ回路Ｌ１１、Ｌ１３のノード情報が抽出される。これらのノード情報は、パス情報２０５として蓄積される。
【００２８】
（ステップＳ２４）
ステップＳ２４では、パス情報２０５を参照して、遅延測定パスに接続されるスキャンフリップフロップのクロックとアグレッサパスに接続されるスキャンフロップフロップのクロックとが、異なるクロックであるか否かの判定がなされる。異なるクロックではないと判定されると、回路挿入は不要であり、テストパタンの生成を行うステップＳ２８へ進む。異なるクロックであると判定されると、ステップＳ２５へ進む。図５に示される回路の場合、遅延測定パス１０２に接続されるスキャンフリップフロップＦ１２、Ｆ１４はクロック信号ＣＫ２に同期し、アグレッサパス１０１に接続されるスキャンフリップフロップＦ１１、Ｆ１３はクロック信号ＣＫ１に同期している。クロック信号ＣＫ１、ＣＫ２はそれぞれ異なるクロックドメインに属しているため、ステップＳ２５へ進む。
【００２９】
（ステップＳ２５）
ステップＳ２５では、遅延測定パスに接続されるスキャンフリップフロップのクロックドメインと、アグレッサパスに接続されるスキャンフリップフロップのクロックドメインとの間にデータを授受するパスが存在するか否かの判定が行われる。データの授受を行うパスが存在しないと判定されると、ステップＳ２８へ進み、データの授受を行うパスが存在すると判定されると、ステップＳ２６へ進むとともに、ステップＳ２７に進みテストパタン生成（ステップＳ２８）のための処理が実行される。図５に示される回路では、クロック信号ＣＫ２に同期するスキャンフリップフロップＦ１４の出力が、データパス１０３を介してクロック信号ＣＫ１に同期するスキャンフリップフロップＦ１３に接続されるため、データの授受を行うパスが存在するとして、ステップＳ２６、Ｓ２７へ進む。
【００３０】
（ステップＳ２６）
ステップＳ２６では、アグレッサパスに接続されるスキャンフリップフロップのクロックを遅延測定パスに接続されるスキャンフリップフロップのクロックに切り替える回路が挿入される変更が、テスト回路に対して加えられる。すなわち、パス情報２０５を参照し、回路情報（回路素子とその接続情報）２０４に基づいて、クロック切り換え用のマルチプレクサがアグレッサパスに接続されるスキャンフリップフロップのクロックラインに挿入されるように、テスト回路の変更された回路情報２０６が生成される。図５に示される回路の場合、図６に示されるように、クロック切り替え回路（マルチプレクサ）Ｍ１０が、スキャンフリップフロップＦ１１のクロック入力端子と、テスト回路へのクロック信号ＣＫ１の入力端子との間に挿入される。ここで、クロック切り替え回路（マルチプレクサ）Ｍ１０の挿入位置は、スキャンフリップフロップＦ１５のクロック入力端子と、テスト回路のクロック信号ＣＫ１の入力端子との間であっても良い。このようにして、回路情報２０６として、図６に示されるように、クロストークの影響を試験するテスト回路が生成される。
【００３１】
（ステップＳ２７）
ステップＳ２７では、パス情報２０５を参照して、スキャンフリップフロップから出力されるデータの期待値をマスクする期待値マスク情報２０７を生成する。期待値マスク情報２０７によって、スキャンシフト動作中にスキャンアウト端子から出力されるデータのうち、遅延測定パスに接続されるスキャンフリップフロップ以外の全てのスキャンフリップフロップから出力されるデータの期待値がマスクされる。
【００３２】
（ステップＳ２８）
半導体集積回路の回路情報２０６と期待値マスク情報２０７とに基づいて、遅延試験パタン２０８が遅延試験用の自動テストパタン生成装置（ＡＴＰＧ：Ａｕｔｏｍａｔｉｃ  Ｔｅｓt  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）により生成される。遅延試験パタン２０８は、遅延測定パスに対して、遅延測定用の信号を遅延測定パスの入力側のスキャンフリップフロップから出力するパタンを含む。また、遅延試験パタン２０８は、アグレッサパスに対して、遅延測定パスにクロストークによる影響を与える信号をアグレッサパスの入力側のスキャンフリップフロップから出力するパタンを含み、且つ遅延測定パス以外の期待値がマスクされたパタンである。このようにして、遅延試験パタン２０８として図６に示されるテスト回路を用いたクロストークの影響を試験するテストパタンが生成される。
【００３３】
図６は、上記ステップＳ２６において生成される回路すなわちテスト回路生成方法によりクロストークの影響を試験するテスト回路として生成された結果の回路を示す図である。このテスト回路は、スキャンフリップフロップＦ１１〜Ｆ１５と、組み合せ回路Ｌ１１〜Ｌ１６と、クロック切り替え回路Ｍ１０と、アグレッサパス１０１、遅延測定パス１０２、データパス１０３とを具備する。図５に示される回路と比べて図６に示される回路ではクロック切り替え回路としてマルチプレクサＭ１０が追加され、マルチプレクサＭ１０の出力を制御するクロストークテストモード信号ＣＲＳＴＭが入力される。
【００３４】
遅延測定パス１０２は、スキャンフリップフロップＦ１２のデータ出力が組み合わせ回路Ｌ１２から出力されるパスであり、組み合わせ回路Ｌ１４を介してスキャンフリップフロップＦ１４に接続されている。アグレッサパス１０１は、スキャンフリップフロップＦ１１のデータ出力が組み合わせ回路Ｌ１１から出力されるパスであり、組み合わせ回路Ｌ１３を介してスキャンフリップフロップＦ１３に接続されている。データパス１０３は、スキャンフリップフロップＦ１４のデータ出力が組み合わせ回路Ｌ１５から出力されるパスであり、組み合わせ回路Ｌ１６を介してスキャンフリップフロップＦ１５に接続されている。
【００３５】
マルチプレクサＭ１０は、クロック信号ＣＫ１とクロック信号ＣＫ２とを切り替えるクロック切り替え回路である。マルチプレクサＭ１０は、制御信号としてクロストークテストモード信号ＣＲＳＴＭを入力し、クロストークテストモード信号ＣＲＳＴＭがロウレベルの場合にクロック信号ＣＫ１を選択して出力し、ハイレベルの場合にクロック信号ＣＫ２を選択して出力する。選択されたクロックは、アグレッサパスに接続されるスキャンフロップフロップＦ１１、Ｆ１３、Ｆ１５にクロック信号として供給される。
【００３６】
スキャンフリップフロップＦ１２、Ｆ１４にはクロック信号ＣＫ２が供給されている。すなわち、遅延測定パス１０２に接続されるスキャンフリップフロップのクロックドメイン（クロック信号ＣＫ２）と、アグレッサパス１０１に接続されるスキャンフリップフロップのクロックドメイン（クロック信号ＣＫ１）とは、異なるクロックドメインである。
【００３７】
図７に示されるように、クロストークの影響を考慮した遅延試験を実施する場合にのみクロストークテストモード信号ＣＲＳＴＭがハイレベルになり（図７（ｄ））、スキャンフリップフロップＦ１１、Ｆ１３、Ｆ１５に接続されるクロックはクロック信号ＣＫ２に切り替わる（図７（ｃ）（ｅ））。このとき、スキャンフリップフロップＦ１２、Ｆ１４およびスキャンフリップフロップＦ１１、Ｆ１３、Ｆ１５が全て同じクロック信号ＣＫ２で動作する。したがって、遅延測定パス１０２に関連するフリップフロップに対するクロック印加と同じ時刻にアグレッサパス１０１に関連するフリップフロップに対してラウンチクロックおよびキャプチャークロックを印加することができる。すなわち、遅延測定パス１０２に対して、アグレッサパス１０１のデータを遷移させることが可能となり、クロストークの影響を考慮した遅延試験が可能となる。なお、クロストークテストモード信号ＣＲＳＴＭがロウレベルのとき（図７（ｄ））、図５に示されるタイミングと同じように、スキャンフリップフロップＦ１１、Ｆ１３、Ｆ１５には、クロック信号ＣＫ１が印加され（図７（ｂ））、スキャンフリップフロップＦ１２、Ｆ１４にはクロック信号ＣＫ２が印加され、クロストークに影響されない部分の遅延試験が行われる。
【００３８】
上述のように、テスト回路およびテストパタンが生成されるが、これは、コンピュータシステムによって実現される。図８に示されるように、本実施の形態に係るスキャンテスト回路の生成方法およびテストパタンの生成方法を実施するためのコンピュータシステムは、サーバ３００とネットワーク３０５とコンピュータ装置３０６とを備える。
【００３９】
サーバ３００は、通信部３０１、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を含む処理部３０２、記録媒体３０３、入出力インターフェースである入出力部３０４を備える。コンピュータ装置３０６は、通信部３０７、記録媒体３０８、ＣＰＵを含む処理部３０９、入出力インターフェースである入出力部３１０を備える。ネットワーク３０５は、コンピュータ装置３０６とサーバ３００との間を接続する。例えば、ネットワーク３０５は、移動体通信網や、専用線網や、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）といった有線通信や無線通信を含めた各種のネットワーク、あるいはこれらのネットワークが相互に接続されたネットワークである。
【００４０】
記録媒体３０３は、本実施の形態におけるスキャンテスト回路およびテストパタンの生成を実現するための実行プログラムや、レイアウトデータ、クロストーク情報、パス情報、回路情報等のデータを記憶する。記録媒体３０３は、ハードディスクやＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等の記憶装置を含む。処理部３０２は、記録媒体３０３に記憶された実行プログラムを読み込んで実行し、サーバ３００の機能を実現する。なお、各実行プログラムやデータは、サーバ３００の管理者により、キーボードやマウス等の入力機器、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）等の出力機器を含む入出力部３０４を介して外部から記録媒体３０３へ格納されたり、表示されたりする。また、サーバ３００は、通信部３０１によってネットワーク３０５を介してコンピュータ装置３０６へ実行プログラムやデータを提供することが可能である。
【００４１】
コンピュータ装置３０６は、本実施の形態におけるスキャンテスト回路およびテストパタンの生成を実現するためのプログラムを実行する。コンピュータ装置３０６は、例えば、パーソナルコンピュータに例示される一般的な汎用コンピュータである。コンピュータ装置３０６は、通信部３０７を備え、ネットワーク３０５を介してサーバ３００と通信が可能である。コンピュータ装置３０６は、ネットワーク３０５を介してサーバ３００へ接続し、テスト回路を示すデータおよびテストパタンの生成を実現するための実行プログラムを取得し、記憶部３０８へ記憶する。コンピュータ装置３０６は、ＣＰＵを含む処理部３０９を備える。処理部３０９は、記憶部３０８に記憶される実行プログラムを読み込んで実行し、所定の機能を実現する。なお、コンピュータ装置３０６は、コンピュータ装置３０６の使用者との入出力インターフェースである入出力部３１０を備える。入出力部３１０は、キーボードやマウス等の入力機器、ＬＣＤ等の出力機器を含む。コンピュータ装置３０６は、上述の構成により、サーバ３００から実行プログラムを取得して実行し、テスト回路およびテストパタンを生成する機能を実現する。
【００４２】
ここで、本実施の形態におけるスキャンテスト回路およびテストパタンの生成を実現するための実行プログラムは、サーバ３００の記録媒体３０３に記憶される形態には限定されない。実行プログラムは、例えば、ＣＤ（Ｃｏｍｐａｃｔ  Ｄｉｓｋ）やフラッシュメモリを搭載したＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）メモリといった持ち運び可能な記憶媒体に記録されてもよい。この場合、実行プログラムは、これらの持ち運び可能な記憶媒体からコンピュータ装置３０６が備えるＣＤドライブやＵＳＢポート等を介して導入される。
【００４３】
上述のように、本発明に係るスキャンテスト回路は、複数のスキャンフリップフロップを具備し、異なるクロックで動作する複数のクロックドメインを有する半導体集積回路のスキャンテスト回路である。このスキャンテスト回路では、第１のクロックドメインのスキャンフリップフロップ間のデータパス（遅延測定パス）と、第２のクロックドメインのスキャンフリップフロップ間のデータパス（アグレッサパス）との間に生じるクロストークによる影響がテストされる。遅延測定パスに接続されるスキャンフリップフロップのクロックと、アグレッサパスに接続されるスキャンフリップフロップのクロックとが異なるクロックドメインに接続されている。且つ、遅延測定パスに接続されるスキャンフリップフロップのクロックドメインとアグレッサパスに接続されるスキャンフリップフロップのクロックドメインとの間にデータを授受するパスが存在する。スキャンテスト回路には、アグレッサパスに接続されるスキャンフリップフロップのクロックを遅延測定パスに接続されるスキャンフリップフロップのクロックに切り替える回路が挿入される。これにより、アグレッサパスに接続されるスキャンフリップフロップのクロックを遅延測定パスに接続されるスキャンフリップフロップのクロックと同じクロックに切り替え、遅延測定パスおよびアグレッサパスを同じクロックドメインに属するようにする。したがって、遅延測定パスに接続されるスキャンフリップフロップと、アグレッサパスに接続されるスキャンフリップフロップとに対して、ラウンチクロックおよびキャプチャークロックを同時に印加することができる。遅延測定パスに対して、アグレッサパスのデータを遷移させることが可能となり、クロストークの影響を考慮した遅延試験が可能となる。
【００４４】
また、本発明に係るテスト回路を生成する方法は、複数のスキャンフリップフロップを具備し、異なるクロックで動作する複数のクロックドメインを有する半導体集積回路のテスト回路生成方法である。そして第一のクロックドメインのスキャンフリップフロップ間のデータパス（遅延測定パス）と、第二のクロックドメインのスキャンフリップフロップ間のデータパス（アグレッサパス）との間に生じるクロストークによる影響を試験するためのテスト回路生成方法である。（１）遅延測定パスに接続されるスキャンフリップフロップのクロックとアグレッサパスに接続されるスキャンフリップフロップのクロックが異なるクロックであるかを判定する工程と、（２）判定した遅延測定パスに接続されるスキャンフリップフロップのクロックドメインとアグレッサパスに接続されるスキャンフリップフロップのクロックドメインとの間にデータのやり取りを行うパスが存在するかを判定する工程と、（３）アグレッサパスに接続されるスキャンフリップフロップのクロックを遅延測定パスに接続されるスキャンフリップフロップのクロックに切り替える回路をアグレッサパスに接続されるスキャンフリップフロップのクロックラインに挿入する工程とを有する。これらの工程を実施することにより本発明に係るテスト回路を生成することが可能となる。
【００４５】
また、本発明に係るテストパタンを生成する方法は、上記工程により生成されたテスト回路を用いて、第一のクロックドメインのスキャンフリップフロップ間のデータパス（遅延測定パス）と、第二のクロックドメインのスキャンフリップフロップ間のデータパス（アグレッサパス）との間に生じるクロストークによる影響を試験するためのテストパタン生成方法である。スキャンシフト動作中にスキャンアウト端子から出力されるデータのうち、遅延測定パスに接続されるスキャンフリップフロップ以外の全てのスキャンフリップフロップから出力されるデータの期待値をマスクする情報を生成する工程を有することにより、アグレッサパスに接続されるスキャンフリップフロップのクロックを遅延測定パスに接続されるスキャンフリップフロップのクロックと同じクロックに切り替えたことによる期待値不一致を防止するテストパタンの生成が可能となる。
【００４６】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００４７】
２０１、４０１  半導体集積回路のレイアウトデータ
２０２、４０２  半導体集積回路のクロストーク情報
２０３、２０５、４０３、４０５  半導体集積回路のパス情報
２０４、２０６、４０４  半導体集積回路の回路情報
２０７  期待値マスク情報
２０８、４０６  遅延試験パタン
Ｆ１１、Ｆ１２、Ｆ１３、Ｆ１４、Ｆ１５  スキャンフリップフロップ
Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４、Ｌ１５、Ｌ１６  組み合わせ回路
１０１  アグレッサパス
１０２  遅延測定パス
１０３  データパス
Ｍ１０  クロック切り替え回路（マルチプレクサ）
ＣＫ１、ＣＫ２  クロック入力端子
ＣＲＳＴＭ  クロストークテストモード信号入力端子
Ｔ１、Ｔ３  スキャンテスト時のシフト動作期間
Ｔ２、Ｔ４  ラウンチ・キャプチャー動作期間
ｔ２１、ｔ２３  スキャンテスト時のラウンチ動作時刻
ｔ２２、ｔ２４  スキャンテスト時のキャプチャー動作時刻
３００  サーバ
３０１  通信部
３０２、３０９  ＣＰＵ
３０３、３０８  記録媒体
３０４、３１０  入出力部
３０５  ネットワーク
３０６  コンピュータ装置
３０７  通信部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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