(57)【要約】【課題】書き込み可能回数を増加させることを可能にする、記憶装置を提供する。【解決手段】磁性体の磁化状態により情報を記憶する記憶層と、この記憶層に対してトンネル絶縁層を介して配置された、磁化の向きが固定された磁化固定層とを含み、記憶層及び磁化固定層の積層方向に書き込み電流を流すことにより、記憶層の磁化の向きが変化して、記憶層に情報が記憶される記憶素子２と、この記憶素子２がアレイ状に配置されて構成され、かつ、複数のセルブロック５ａ，５ｂに分割され、セルブロック５ａ，５ｂ毎に記憶素子２の記憶層の熱安定性が異なる値を持つ、セルアレイ５とを含む記憶装置を構成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
磁性体の磁化状態により情報を記憶する記憶層と、前記記憶層に対してトンネル絶縁層を介して配置された、磁化の向きが固定された磁化固定層とを含み、前記記憶層及び前記磁化固定層の積層方向に流す書き込み電流が印加されると、前記記憶層の磁化の向きが変化して、前記記憶層に前記情報を記憶する記憶素子と、
前記記憶素子がアレイ状に配置されて構成され、かつ、複数のセルブロックに分割され、前記セルブロック毎に前記記憶素子の前記記憶層の熱安定性が異なる値を持つ、セルアレイとを含む
記憶装置。
【請求項２】
前記セルアレイは、前記記憶層の飽和磁化が前記セルブロック毎に異なることによって、前記記憶層の熱安定性が各々の前記セルブロック毎に異なる値を持つ、請求項１記載の記憶装置。
【請求項３】
前記セルアレイは、前記記憶層の磁気異方性定数が前記セルブロック毎に異なることによって、前記記憶層の熱安定性が各々の前記セルブロック毎に異なる値を持つ、請求項１記載の記憶装置。
【請求項４】
複数の前記セルブロックの少なくとも１つがエラー訂正機能を備える、請求項１〜３のいずれか１項に記載の記憶装置。
【請求項５】
複数の前記セルブロックのうち１つのセルブロックに保存された情報の一部もしくは全部を、別のセルブロックに転送する機能を有する、請求項１〜４のいずれか１項に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピントルク磁化反転によって記憶素子に情報の記録が行われる、記憶装置（メモリ）に係わる。
【背景技術】
【０００２】
モバイル端末から大容量サーバに至るまで、各種情報機器の飛躍的な発展に伴い、これを構成するメモリやロジック等の素子においても、高集積化、高速化、低消費電力化等、さらなる高性能化が追求されている。
【０００３】
特に、半導体不揮発性メモリの進歩は著しく、大容量ファイルメモリとしてのフラッシュメモリは、ハードディスクドライブを駆逐する勢いで普及が進んでいる。
一方、コードストレージ用、さらにはワーキングメモリへの展開を睨み、現在一般に用いられているＮＯＲフラッシュメモリ、ＤＲＡＭ等を置き換えるべく、半導体不揮発性メモリの開発が進められている。例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＣＲＡＭ（相変化ＲＡＭ）等が挙げられる。これらのうち、一部は既に実用化されている。
【０００４】
これらの不揮発性メモリの中でも、ＭＲＡＭは、磁性体の磁化方向によりデータ記憶を行うために、高速の書き換え、かつ、ほぼ無限（１０１５回以上）の書き換えが可能であり、既に産業オートメーションや航空機等の分野で使用されている。
【０００５】
ＭＲＡＭは、その高速動作と信頼性から、今後、コードストレージやワーキングメモリへの展開が期待されている。
しかしながら、ＭＲＡＭは、低消費電力化や大容量化に課題を有している。
これは、ＭＲＡＭの記録原理、即ち、配線から発生する電流磁界によって磁化を反転させる、という方式に起因する本質的な課題である。
【０００６】
上述の問題を解決するための一つの方法として、電流磁界によらない記録（即ち、磁化反転）方式が検討されており、中でもスピントルク磁化反転に関する研究は活発である（例えば、特許文献１及び特許文献２を参照）。
スピントルク磁化反転の記憶素子は、ＭＲＡＭと同じく、ＭＴＪ（Magnetic Tunnel Junction）により構成されている。
ＭＴＪは、ある方向に磁化が固定された磁性層（以下、磁化固定層と呼ぶ。）と、磁化が固定されない磁性層（以下、記憶層と呼ぶ。）とを備え、磁化固定層と記憶層との間にトンネル絶縁層を設けることで、トンネル接合を形成している。
そして、磁化固定層の磁化の向きと記憶層の磁化の向きの相対角度によって、ＭＴＪの抵抗が変化する、いわゆるトンネル磁気抵抗効果を用いて、“０”／“１”の読み出しを行う。
【０００７】
一方、書き込みは、磁化固定層を通過するスピン偏極電子が、記憶層に進入する際に、その磁性層にトルクを与えることを利用したもので、ある閾値以上の電流を流せば、記憶層の磁化の向きが反転する。
書き込みに際し、“０”／“１”の選択は、記憶素子に流す電流の極性を変えることにより行う。
【０００８】
記憶層の磁化を反転させるための電流の絶対値は、０．１μｍ程度のスケールの記憶素子で、１ｍＡ以下である。
しかも、この電流値は、記憶素子の体積に比例して減少するため、スケーリングが可能である。
さらにまた、ＭＲＡＭで必要であった記録用電流磁界を発生させるためのワード線が不要であるため、セル構造が単純になるという利点もある。
【０００９】
以下、スピントルク磁化反転を利用したＭＲＡＭを、ＳＴ−ＭＲＡＭ（Spin Torque - Magnetic Random Access Memory）と呼ぶことにする。
高速かつ書換え回数がほぼ無限大である、というＭＲＡＭの利点を保ったまま、低消費電力化や大容量化を可能とする不揮発メモリとして、ＳＴ−ＭＲＡＭに大きな期待が寄せられている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第５６９５８６４号明細書
【特許文献２】特開２００３−１７７８２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、ＳＴ−ＭＲＡＭにおいては、記憶素子に情報を書き込むために、記憶素子の積層方向に書き込み電圧を印加する。通常、この書き込み電圧は０．５Ｖから１．５Ｖ程度である。
【００１２】
しかし、この書き込み電圧の大きさは、トンネル絶縁層の静電破壊電圧に比べて無視できる大きさではない。
即ち、書き込みが繰り返し行われることで、トンネル絶縁層が電界ストレスを長時間受けると、トンネル絶縁層が静電破壊する場合がある。静電破壊する確率は、書き込み電圧が大きくなるほど増加する傾向にある。
静電破壊した記憶素子は、記憶素子自体の抵抗が著しく減少してしまい、もはやトンネル磁気抵抗効果は生じず、抵抗変化から情報を読み出すことが不可能になる。さらに、静電破壊した素子には、新たに情報を書き込むことができない。
【００１３】
また、ＳＴ−ＭＲＡＭにおいては、記憶した情報の保持特性は、記憶層の熱安定性に依存している。記憶層が大きな熱安定性を持てば、それだけ長く情報を保持しておくことができる。
ただし、スピントルク磁化反転の理論によれば、熱安定性と書き込み電圧とは、比例の関係にある。従って、保持特性を向上しようとすれば、同時に書き込み電圧も増加するので、トンネル絶縁層の静電破壊を助長することになる。
【００１４】
このように、記憶素子の静電破壊は、ＳＴ−ＭＲＡＭの書き込み可能回数を制限する要因となっており、書き込み可能回数が無限大であるＭＲＡＭの利点が損なわれていることになる。
【００１５】
本発明はこのような状況に鑑みてなされたものであり、記憶素子を破壊しない書き込み方法を用いることにより、書き込み可能回数を増加させることを可能にする記憶装置を提供するものである。
【課題を解決するための手段】
【００１６】
本発明の記憶装置は、記憶素子と、この記憶素子がアレイ状に配置されて構成されたセルアレイとを含む。
記憶素子は、磁性体の磁化状態により情報を記憶する記憶層と、この記憶層に対してトンネル絶縁層を介して配置された、磁化の向きが固定された磁化固定層とを含む。そして、記憶素子は、記憶層及び磁化固定層の積層方向に書き込み電流を流すことにより、記憶層の磁化の向きが変化して、記憶層に情報が記憶される。
また、セルアレイは、複数のセルブロックに分割され、セルブロック毎に記憶素子の記憶層の熱安定性が異なる値を持つ。
【００１７】
上述の本発明の記憶装置の構成によれば、セルアレイが複数のセルブロックに分割され、セルブロック毎に記憶素子の記憶層の熱安定性が異なる値を持つ。
これにより、記憶層の熱安定性が小さいセルブロックでは、書き込み電流を小さくすることができるので、書き込み電流を小さくして書き込み可能回数を多くすることが可能になる。また、記憶層の熱安定性が大きいセルブロックでは、記録の保持時間を長くすることが可能になる。
【発明の効果】
【００１８】
上述の本発明によれば、記憶層の熱安定性が小さいセルブロックでは、書き込み可能回数を多くすることが可能になる。
また、記憶層の熱安定性が大きいセルブロックでは、記録の保持時間を長くすることが可能になる。
従って、本発明により、書き込み可能回数が多く、かつ、記憶した情報を長時間保持することができる記憶装置を実現することができる。
【図面の簡単な説明】
【００１９】
【図１】従来のＳＴ−ＭＲＡＭの内部構成例を示す機能ブロック図である。
【図２】ＳＴ−ＭＲＡＭの記憶素子及び選択用ＭＯＳトランジスタの模式化した断面図である。
【図３】本発明の記憶装置の実施の形態の内部構成を示す機能ブロック図である。
【図４】セルアレイをセルブロックに分割する方法の他の形態を示す図である。
【図５】セルアレイを２つのセルブロックに分割した場合の動作の概念図である。
【図６】書き込み電圧と書き込み可能回数との関係を示す図である。
【図７】Ａ〜Ｃ  各エラー訂正ビット数の条件での、熱安定性の指標とデバイスエラー率との関係を示す図である。
【図８】Ａ〜Ｃ  熱安定性が異なるセルブロックを形成する第１の方法を説明する図である。
【図９】Ｄ〜Ｆ  熱安定性が異なるセルブロックを形成する第１の方法を説明する図である。
【図１０】Ｇ〜Ｉ  熱安定性が異なるセルブロックを形成する第１の方法を説明する図である。
【図１１】Ａ〜Ｃ  熱安定性が異なるセルブロックを形成する第２の方法を説明する図である。
【図１２】Ｄ〜Ｆ  熱安定性が異なるセルブロックを形成する第２の方法を説明する図である。
【図１３】Ａ、Ｂ  熱安定性が異なるセルブロックを形成する第３の方法を説明する図である。
【発明を実施するための形態】
【００２０】
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．本発明の記憶装置の基本構成
２．記憶装置の動作原理
３．本発明の記憶装置の実施の形態
４．記憶装置のエラー率について
５．誤り訂正符号（ＥＣＣ）について
６．計算例
７．熱安定性の指標Δを変化させる方法
８．熱安定性の指標Δが異なる複数のセルブロックを形成する方法
【００２１】
＜１．本発明の記憶装置の基本構成＞
本発明の記憶装置は、ＳＴ−ＲＡＭのような記憶装置において、書き込み可能回数を多くすることを目的とする。
本願の発明者等が種々の検討を行った結果、セルアレイを複数のセルブロックに分割して、セルブロック毎に記憶素子の記憶層の熱安定性の指標Δを異なる値にすることによって、書き込み可能回数を大きくできることを見出した。
【００２２】
本発明の記憶装置は、記憶素子と、この記憶素子がアレイ状に配置されて構成されたセルアレイとを含む。
本発明の記憶装置を構成する記憶素子は、磁性体の磁化状態により情報を記憶する記憶層と、記憶層に対してトンネルバリア層を介して配置され、磁化の向きが固定された磁化固定層とを有する。
そして、記憶層及び磁化固定層の積層方向に書き込み電流を流すことによって、記憶層の磁化の向きが変化して、記憶層に情報が記憶される。
記憶素子はアレイ状に配置されてセルアレイを構成する。さらに、セルアレイは複数のセルブロックに分割されている。
【００２３】
さらに、各々のセルブロックに含まれる各記憶素子の記憶層は、セルブロック毎の固有の熱安定性を持ち、他のセルブロックに含まれる記憶素子の記憶層の熱安定性とは異なる。
また、各々のセルブロックは、メモリ動作に必要な周辺回路を備えており、それぞれ独立したメモリとして動作する。
【００２４】
本発明の記憶装置の具体的な構成の一形態としては、例えば、セルブロックを２つ用意する。そして、熱安定性の大きい方のセルブロックを、メインメモリとして用いて、熱安定性の小さい方のセルブロックを、メインメモリに対するキャッシュメモリとして用いる。
【００２５】
公知のキャッシュ技術を用いることにより、多くの読み出し／書き込み動作がキャッシュメモリに対して行われる。
熱安定性の小さい方のセルブロックをキャッシュメモリに使用することにより、同時に、キャッシュメモリの書き込み電圧も小さくなる。即ち、書き込み可能回数が増加する。
そして、公知のキャッシュ技術で提案されているように、キャッシュメモリに空き領域がなくなった場合のみ、情報をメインメモリに書き戻すようにすれば、メインメモリに対する書き込み回数が減少する。
また、熱安定性の大きい方のセルブロックをメインメモリに使用することにより、メインメモリの記憶素子の記憶層が大きな熱安定性を有しているので、情報を長時間保持することができる。
【００２６】
＜２．記憶装置の動作原理＞
次に、本発明の実施の形態について説明する前に、従来のＳＴ−ＭＲＡＭの構成を用いて、本発明に関わる記憶装置の動作原理を説明する。
本発明の記憶装置に対応する従来のＳＴ−ＭＲＡＭの一例の機能ブロック図を、図１に示す。
図１に示すメモリブロック１は、セルアレイ５と、このセルアレイ５の各メモリセルを駆動するための電圧等を供給するための回路部品とを含んで構成されている。
【００２７】
セルアレイ５は、メモリセルを構成し、情報を記憶する記憶素子２が、アレイ状に配置されていることにより、構成されている。
セルアレイ５の各記憶素子２は、選択用ＭＯＳトランジスタ３を通じて、セルアレイ５上を上下に延びる、一対のビット線１２（ＢＬ）及びソース線１３（ＳＬ）に接続されており、“０”又は“１”の１ビットの情報を記憶する。
一方、選択用ＭＯＳトランジスタ３のゲートは、セルアレイ５上を左右に延びる、ワード線１４（ＷＬ）に接続されている。
【００２８】
ところで、図１には４ロー×４カラムの構成としたセルアレイ５を示したが、実際には、多数のロー及びカラムを配置して、より大きいセルアレイを構成することができる。
例えば、５１２ロー×５１２カラムの構成とすることができる。この構成では、ワード線１４、ビット線１２及びソース線１３は、それぞれ５１２本となる。
【００２９】
各ワード線１４の左端は、セルアレイ５の左に配置されたローデコーダ６に接続され、右端は開放されている。
各ビット線１２及び各ソース線１３の上下端は、セルアレイ５の上下に配置されたカラムスイッチ７に接続されている。
セルアレイ５を５１２ロー×５１２カラムの構成とした場合、アドレスは１８ビットとなるが、上位９ビットをローアドレスに、下位９ビットをカラムアドレスに割り当てる。ローアドレスはローデコーダ６に入力され、カラムアドレスは上下のカラムスイッチ７に入力される。
【００３０】
また、メモリブロック１は、ソース線１３に書き込み電圧を加えるＳＬライトドライバ８と、ビット線１２に書き込み電圧を加えるＢＬライトドライバ９を備え、これらのライドドライバは、共に記憶素子２に情報を書き込む、書き込み部として機能する。
また、メモリブロック１は、ソース線１３に接続され、記憶素子２から読み出し電流を流すために必要なセンス電圧が入力されるセンスアンプ１０を備える。１個の記憶素子２は、１ビットの情報を記憶しており、センスアンプ１０には、所定の大きさのリファレンス電圧が入力される。センスアンプ１０は、センス電圧とリファレンス電圧を比べることで、記憶素子２に書き込まれた情報を読み出す。
本実施の形態のメモリブロック１において、このセンスアンプ１０は、記憶素子２から情報を読み出す、読み出し部として機能する。
【００３１】
書き込み部が記憶ブロックに情報を書き込むための書き込み電圧と、センスアンプ１０に供給されるリファレンス電圧は、電圧制御部１１によって制御される。
【００３２】
（記憶素子の構成）
次に、図１のセルアレイ５の各メモリセルの記憶素子２の構成について説明する。
図１の記憶素子２及び選択用ＭＯＳトランジスタ３（以下、両者を合わせて「メモリセル」と称する場合がある。）の模式化した断面図を、図２に示す。
【００３３】
まず、図２のうち、記憶素子２の部分の構成を説明する。
強磁性層２２及び強磁性層２４は、非磁性層２３を介して配置されていることにより、反強磁性結合している。
さらに、下層側の強磁性層２２は、反強磁性層２１と接して配置されており、これらの層間に働く交換相互作用によって、強い一方向の磁気異方性を有する。
そして、これらの層２１，２２，２３，２４により、磁化の向きが固定された磁化固定層１５が構成される。即ち、磁化固定層１５は、非磁性層を介して積層される複数層（本例では、２層）の強磁性層２２，２４から成る。
強磁性層２６は、その磁化Ｍ１の向きが比較的容易に回転するように構成されており、この強磁性層２６によって記憶層（磁化自由層）１６が構成される。記憶層１６は、磁性体の磁化状態により情報を記憶する。
磁化固定層１５の強磁性層２４と強磁性層２６との間、即ち磁化固定層１５と記憶層１６との間には、トンネル絶縁層２５が形成されている。このトンネル絶縁層２５は、上下の強磁性層２６及び２４の磁気的結合を切ると共に、トンネル電流を流す役割を担う。これにより、磁性層の磁化の向きが固定された磁化固定層１５と、トンネル絶縁層２５と、磁化の向きを変化させることが可能な記憶層１６とにより、ＴＭＲ（トンネル磁気抵抗効果）素子が構成されている。
そして、上述の各層２１〜２６と、下地膜２０及びトップコート層２７により、ＴＭＲ素子から成る記憶素子２が構成されている。
【００３４】
記憶素子２は、積層方向に流す書き込み電流が印加されると、記憶層１６の磁化Ｍ１の向きが変化して、記憶層１６に対して情報を記憶することができる。
【００３５】
記憶素子２を構成する各層の材料には、それぞれ以下に挙げる材料を使用することができる。
反強磁性層２１の材料としては、例えば、ＰｔＭｎを用いることができる。
磁化固定層１５の強磁性層２２，２４の材料としては、ＣｏＦｅ等の強磁性材料を用いることができる。
非磁性層２３の材料としては、例えば、Ｒｕ，Ｔａ，Ｃｒ，Ｃｕ等を用いることができる。
トンネル絶縁層２５の材料としては、例えば、ＭｇＯを用いることができる。
記憶層１６の強磁性層２６の材料としては、ＣｏＦｅＢ等の強磁性材料を用いることができる。また、強磁性材料に、非磁性元素や非磁性材料を添加することもできる。この添加する非磁性元素や非磁性材料としては、例えば、Ｒｕ，Ｔａ，Ｃｒ，Ｃｕ，ＭｇＯ等を用いることができる。
【００３６】
そして、定常状態において、非磁性層２３を介した強い反強磁性結合により、強磁性層２２の磁化Ｍ１１と強磁性層２４の磁化Ｍ１２は、ほぼ完全な反平行状態にある。
通常、強磁性層２２と強磁性層２４とは、磁気モーメントがほぼ等しい構成とされるため、磁極磁界の漏洩成分は無視できるくらい小さい。
【００３７】
トンネル絶縁層２５を挟む、記憶層１６の強磁性層２６の磁化Ｍ１の向きと、磁化固定層１５の強磁性層２４の磁化Ｍ１２の向きが、平行状態にあるか反平行状態にあるかによって、これらの層２４，２５，２６から成るＴＭＲ素子の抵抗値が変化する。
即ち、２つの磁化Ｍ１，Ｍ１２が平行状態では抵抗値が低くなり、反平行状態では抵抗値が高くなる。
ＴＭＲ素子の抵抗値が変化すると、記憶素子２全体の抵抗値も変化する。このことを利用して、記憶素子２に情報を書き込んだり、情報を読み出したりすることができる。例えば、抵抗値が低い状態を“０”情報に割り当て、抵抗値が高い状態を“１”情報に割り当てることにより、２値（１ビット）の情報を書き込むことができる。
【００３８】
なお、磁化固定層１５のうち記憶層１６側の強磁性層２４は、記憶した情報を読み出す際に、記憶層１６の磁化Ｍ１の向きの基準となり参照される強磁性層であるため、「参照層」とも称される。
【００３９】
また、図２では、強磁性層２２，２４，２６の各磁化Ｍ１、Ｍ１１、Ｍ１２が、積層された各層の面内にあり、いわゆる「面内磁化型」であるが、積層面に垂直な方向を向く、いわゆる「垂直磁化型」の構成とすることもできる。このとき、各磁性層の材料としては、垂直磁化膜を形成する磁性材料を用いる。
このような磁性材料としては、例えば、ＴｅＰｔ，ＣｏＰｔ，ＦｅＰｔ，ＴｂＦｅＣｏ，ＧｄＦｅＣｏ，ＣｏＰｄ，ＣｏＦｅＣｒ，ＭｎＢｉ，ＭｎＧａ，ＰｔＭｎＳｂ，Ｃｏ−Ｃｒ系材料等が挙げられる。また、これらの材料以外の、垂直磁化膜を形成する磁性材料を使用することが可能である。
【００４０】
次に、記憶素子２に電気的に接続された、選択用ＭＯＳトランジスタ３やビット線１２等の配線は、以下に説明する構成となっている。
シリコン基板３０中に選択用ＭＯＳトランジスタ３が形成され、この選択用ＭＯＳトランジスタ３の一方の拡散層３３上に接続プラグ１７が形成されている。
この接続プラグ１７上に、記憶素子２の下地膜２０が接続されている。
選択用ＭＯＳトランジスタ３のもう一方の拡散層３２は、不図示の接続プラグを介して、ソース線１３に接続されている。
選択用ＭＯＳトランジスタ３のゲート３１は、不図示の接続プラグを介して、ワード線１４に接続されている。
記憶素子２のトップコート層２７は、その上のビット線１２に接続されている。
【００４１】
メモリセルの情報を書き換えたり、メモリセルに書き込まれた情報を読み出したりするためには、記憶素子２内に、スピン注入電流Ｉｚを流す必要がある。
このスピン注入電流Ｉｚは、拡散層３３、記憶素子２及びビット線１２を通過する。
一方、スピン注入電流Ｉｚの極性を変えると、記憶素子２を流れるスピン注入電流Ｉｚを、上向きから下向きに、或いは下向きから上向きに、変えることができる。
これにより、記憶層１６の磁化Ｍ１の向きを変化させて、メモリセルの情報を書き換えることができる。
【００４２】
（情報の書き込み動作）
次に、書き込み部が行う、情報の書き込み動作の一形態について説明する。
ローデコーダ６は、ローアドレスに応じて、セルアレイ５全体のワード線（例えば、５１２本）のうちの１本のワード線１４の電圧を電源電圧に設定し、ワード線１４に接続されている選択用ＭＯＳトランジスタ３をＯＮ状態にする。
上側のカラムスイッチ７は、カラムアドレスに応じて、セルアレイ５全体のソース線（例えば、５１２本）のうちの１本のソース線１３を、ＳＬライトドライバ８に接続する。
下側のカラムスイッチ７は、カラムアドレスに応じて、セルアレイ５全体のビット線（例えば、５１２本）のうちの１本のビット線１２を、ＢＬライトドライバ９に接続する。
ＳＬライトドライバ８は、データ入力が“１”のとき、書き込み電圧を出力し、データ入力が“０”のとき、ＧＮＤを出力する。
反対に、ＢＬライトドライバ９は、データ入力が“０”のとき、書き込み電圧を出力し、データ入力が“１”のとき、ＧＮＤを出力する。
このようにすると、データ入力に応じて電流の向きが変わることによって、選択された記憶素子２に、“０”或いは“１”の情報の書き込み動作が行える。
【００４３】
なお、書き込み部による書き込み動作は、上述した動作の一形態に限定されるものではなく、その他の形態も可能である。
【００４４】
（情報の読み出し動作）
次に、センスアンプ１０が行う、情報の読み出し動作の一形態について説明する。
ワード線１４の選択は、情報の書き込み時と同じである。
上側のカラムスイッチ７は、カラムアドレスに応じて、セルアレイ５全体のビット線（例えば、５１２本）のうちの１本のビット線１２を、ＳＬライトドライバ８に接続する。
下側のカラムスイッチ７は、カラムアドレスに応じて、セルアレイ５全体のソース線（例えば、５１２本）のうちの１本のソース線１３を、センスアンプ１０に接続する。
ＳＬライトドライバ８は、常にＧＮＤを出力する。
このようにして、センスアンプ１０から選択された記憶素子２に、一定の読み出し電流を流す。
【００４５】
ここで、記憶素子２の状態が“１”、即ち高抵抗状態の場合に、読み出し電流を流すために必要なセンス電圧をＶ１とする。同様に、記憶素子２の状態が“０”、即ち低抵抗状態の場合に、読み出し電流を流すために必要なセンス電圧をＶ０とする。
このとき、記憶素子２の抵抗の大小関係より、Ｖ１＞Ｖ０となる。そこで、Ｖ１よりも小さく、Ｖ０よりも大きいリファレンス電圧を、センスアンプ１０に入力する。
センスアンプ１０は、センス電圧とリファレンス電圧を比較する。ここで、「センス電圧＞リファレンス電圧」となる場合は、記憶素子２は、“１”が記憶された状態であり、「センス電圧＜リファレンス電圧」となる場合は、記憶素子２は、“０”が記憶された状態であると、判断できる。即ち、情報の読み出し動作が行える。
【００４６】
なお、読み出し動作は、上述した動作の一形態に限定されるものではなく、その他の形態も可能である。
【００４７】
＜３．本発明の記憶装置の実施の形態＞
続いて、本発明の記憶装置の実施の形態について説明する。
本発明の記憶装置の実施の形態においては、特に、記憶素子２がアレイ状に配置されたセルアレイ５が、複数のブロック（以下、セルブロックと呼ぶ）に分割された構成とする。さらに、このセルブロック毎に、記憶素子２の記憶層１６が異なった熱安定性を持つ構成とする。
この熱安定性の違いは、記憶層１６を構成する強磁性層２６の飽和磁化をセルブロック毎に変化させることで実現してもよいし、強磁性層２６の磁気異方性定数をセルブロック毎に変化させることで実現してもよい。さらには、これらの変化の両方を組み合わせてもよい。
【００４８】
強磁性層の飽和磁化を変化させるには、強磁性層の組成を変化させれば良い。例えば、強磁性層の磁性材料に非磁性材料を添加して、飽和磁化を下げることができる。
強磁性層の磁気異方性定数を変化させるには、例えば、磁気異方性の異なる磁性材料をそれぞれ使用することが考えられる。
【００４９】
本発明の記憶装置の実施の形態の内部構成を示す機能ブロック図を、図３に示す。
本実施の形態では、図３に示すように、メモリブロック１００の中に１つのセルアレイ５を持ち、セルアレイ５内に２つのセルブロック５ａ，５ｂを持つ。
そして、図中左のセルブロック５ａに含まれる記憶素子２の記録層１６の熱安定性は、右のセルブロック５ｂに含まれる記憶素子２の記録層１６の熱安定性とは異なる。
【００５０】
そして、図３の構成において、書き込みは、セルブロック５ａ，５ｂ毎に別の回路で行う。
即ち、ＳＬライトドライバ８ａとＢＬライトドライバ９ａが、セルブロック５ａに書き込み電圧を供給し、ＳＬライトドライバ８ｂとＢＬライトドライバ９ｂが、セルブロック５ｂに書き込み電圧を供給する。それぞれの書き込み電圧は、電圧制御部１１から独立に与えられる。
【００５１】
なお、ＳＬライトドライバやＢＬライトドライバを、複数のセルブロックで共有する構成とすることもできる。この場合、書き込むセルブロックが変わるごとに、電圧制御部１１から与える書き込み電圧を変化させる。ただし、書き込み電圧が安定するまで一定の時間がかかるため、書き込み時間が増加するという欠点を有する。
【００５２】
セルアレイをセルブロックに分割する方法の他の形態を、図４に示す。
図４に示す形態では、２つのメモリブロック１ａ，１ｂを持ち、それぞれのメモリブロック１ａ，１ｂ中にあるセルアレイ全体を一つのセルブロックとしている。即ち、メモリブロック１ａはセルブロック５ａを持ち、メモリブロック１ｂはセルブロック５ｂを持つ。この場合も、セルブロック５ａに含まれる記憶素子２の記録層１６の熱安定性は、セルブロック５ｂに含まれる記憶素子２の記録層１６の熱安定性とは異なる。
なお、図示していないが、ローデコーダ６、カラムスイッチ７等、図１に示されているセルアレイ５以外の構成要素は、図４のメモリブロック１ａとメモリブロック１ｂのそれぞれに含まれる。
【００５３】
図３に示した形態では、セルアレイ５全体を同一ウェハ上に形成する。
一方、図４に示した形態では、それぞれのメモリブロック１ａ，１ｂは、同一のウェハ上に形成することも、別々のウェハ上に形成することも、いずれも可能である。
【００５４】
次に、上述したようにセルアレイ５を複数のセルブロック５ａ，５ｂに分割した記憶装置の動作について説明する。
２つのセルブロックに分割した場合の動作の概念図を、図５に示す。
セルブロックとその周辺に配置されるローデコーダ６、カラムスイッチ７等、図１に示されているセルアレイ５以外の構成要素によって、セルブロック単位でメモリとして動作することが可能である。
ここでは、図５に示すそれぞれのセルブロックを、メインメモリ５２とキャッシュメモリ５３と呼ぶことにする。
メインメモリ５２は、一つのアドレスに対して一つのデータを持つ。
一方、キャッシュメモリ５３は、一つのアドレスに対してタグ、データ、状態ビットを持つ。
このような構成にすることで、一般に広く使われているディスクキャッシュ、或いは、ページキャッシュといった技術を用いることができる。
【００５５】
以下、この技術を用いた動作方法を簡単に説明する。
メモリ外部との接続や、メインメモリ及びキャッシュメモリの制御は、メモリ制御部５１が行う。
あるアドレスにアクセスがあった場合、メモリ制御部５１は、まず、キャッシュメモリ５３にこのアドレスのデータが存在するか、確認する。この確認においては、要求されたアドレスの一部とキャッシュメモリ５３に記録されているタグとを比較する。
要求されたアドレスの一部と一致したタグがキャッシュメモリ５３にあれば、キャッシュメモリ５３を用いて、当該データ５５の読み出し／書き込みを行う。
キャッシュメモリ５３にデータが存在しなかった場合、メインメモリ５４の当該データ５４をメインメモリ５２からキャッシュメモリ５３に転送する。この際に、キャッシュメモリ５３の空き領域に転送するが、キャッシュメモリ５３に空き領域がない場合は、すでにキャッシュメモリ５３上にあるデータを一つ選んで、メインメモリ５２に転送することで、空き領域を作る。
この際、キャッシュメモリ５３上でデータの更新がなされていない場合には、キャッシュメモリ５３上のデータとメインメモリ５２上のデータは同じであるから、転送は不要となる。データの更新の有無は、キャッシュメモリ５３上の状態ビットで識別する。
このようなキャッシュ技術が有用である理由は、いわゆるアクセスの局所性による。即ち、今アクセスのあったデータ及びその近傍アドレスのデータには、近い将来再度アクセスのある可能性が高くなる、というものである。
通常のキャッシュ技術においては、アクセス時間（レイテンシー）が短いメモリをキャッシュメモリに用いることで、頻繁なアクセスをなるべくキャッシュメモリ上で処理し、レイテンシーは遅いが容量の大きいメインメモリの欠点を補う。
【００５６】
本実施の形態の記憶装置においては、熱安定性が異なる記憶素子によってそれぞれ構成されたセルブロックを、メインメモリとキャッシュメモリに用いる点が、従来のキャッシュメモリの使用法とは異なる。
【００５７】
キャッシュメモリとメインメモリを比べた場合に、次の２点が異なる。
第一に、書き込み回数に違いがある。キャッシュメモリでは、書き込み要求がある度に書き込み動作が行われるのに対し、メインメモリでは、キャッシュメモリに空き領域がなくなった場合に、キャッシュメモリからメインメモリにデータを転送する時しか書き込まれない。
第二に、保持時間に違いがある。不揮発メモリの場合、メインメモリは、典型的には１０年間の保持が必要となるが、キャッシュメモリは、その性質上、長い保持時間は必要ない。なお、ある程度の時間、例えば１秒間、キャッシュメモリ上で経過したら、同じデータをキャッシュメモリに上書きすることによって、保持時間の最大長を設定することもできる。
【００５８】
＜４．記憶装置のエラー率について＞
次に、上述したキャッシュ技術をＳＴ−ＭＲＡＭで用いることの利点を、スピントランスファ現象の理論を用いて説明する。
まず、ＳＴ−ＭＲＡＭでのエラー率について説明する。
ＳＴ−ＭＲＡＭでのエラー率には、様々な要因のエラー率があるが、ここでは、記憶素子２に対する書き込み時の破壊エラー率と、データ保持時の保持エラー率についてのみ説明する。
【００５９】
（書き込み時の破壊エラー率）
初めに、書き込み時の破壊エラー率について説明する。
書き込み電圧の印加によって、記憶素子２のトンネル絶縁層２５には電界ストレスが働く。度重なるストレスは、ついにはトンネル絶縁層２５を静電破壊に至らせる。
【００６０】
トンネル絶縁層２５の静電破壊は、以下に説明されるようにモデル化される。
書き込み部が、ある書き込み電圧で記憶素子２に対して繰り返し電圧印加を行った場合を考える。
書き込み電圧をｘ回印加するまでに、記憶素子２が破壊する確率ｒｂｄは、次式で表される。
ｒｂｄ＝１−ｅｘｐ（−（ｘ／μ）β）…式（１）
式（１）は、ワイブル分布を表す。βは分布の形状を表し、ＳＴ−ＭＲＡＭで用いる記憶素子２の場合、１〜２程度の範囲にある。μは平均書き込み可能回数であり、書き込み電圧に依存する。
平均書き込み可能回数μの書き込み電圧依存性は、いわゆるパワーローモデルで記述でき、次式で表される。
μ＝ｘ１・Ｖ−ｂ  …式（２）
ここで、ｘ１は書き込み電圧が１Ｖのときの平均書き込み可能回数、ｂは電圧依存性を決めるパラメータである。
通常、ｘ１は１０４から１０１０程度の範囲にあり、ｂは４０〜６０程度の範囲にある。
式（２）から分かるように、書き込み電圧が大きくなるほど、μの値が小さくなるために、破壊確率（＝破壊エラー率）は大きくなる。よって、記憶素子２の破壊エラー率を下げるためには、小さな書き込み電圧で書き込みを行うことが望ましい。
【００６１】
（保持エラー率）
次に、保持エラー率について説明する。
不揮発メモリにおいて、書き込まれた状態は、電源を切っても保持されなければならない。
一般的に、動作保証温度（例えば、８５℃）で、１０年間の情報保持が求められる。
【００６２】
ＳＴ−ＭＲＡＭにおいては、熱揺らぎによる磁化反転が原因で、書き込まれた状態が意図せずに変わってしまう、保持エラー現象が起こる。
熱揺らぎによる磁化反転の発生頻度は、熱安定性の指標Δを用いて記述される。この熱安定性の指標Δは、次の式（３ａ）及び式（３ｂ）で表される。
【００６３】
【数１】
2012014787.tif 000003
【００６４】
式（３ａ）は面内磁化型、式（３ｂ）は垂直磁化型に、それぞれ対応する。ここで、Ｋｕは記憶層の磁気異方性定数、Ｖは記憶層の体積、Ｍｓは記憶層の飽和磁化、（Ｎｘ，Ｎｙ，Ｎｚ）は記憶層の反磁界係数、μ０は真空の透磁率、ｋＢはボルツマン定数、Ｔは絶対温度である。反磁界係数の添え字（ｘ，ｙ，ｚ）は、３次元空間の方向を示しており、（ｘ，ｙ）が積層面内方向、ｚが積層面に垂直な方向である。
熱安定性の指標Δは、記憶層１６の磁化のＭ１を反転させるために必要なエネルギー（以下、エネルギー障壁と呼ぶ。）と熱エネルギーとの比であり、この値が大きいほど、保持特性に優れていることになる。
【００６５】
面内磁化型においては、磁気異方性定数は一般に無視できるほど小さく、式（３ａ）の第二項が、熱安定性の指標Δを支配的に決定する。ここで、（ｙ方向の長さ）＜（ｘ方向の長さ）とすると、０以上の熱安定性の指標Δを確保するためには、Ｎｙ＞Ｎｘとする必要がある。このためには、記憶層の（ｘ，ｙ）の膜面内方向の形状を楕円形や長方形とするとよい。
このようにして得られるエネルギー障壁は、形状磁気異方性エネルギーと呼ばれる。形状磁気異方性エネルギーは、飽和磁化Ｍｓの２乗に比例する。
【００６６】
一方、垂直磁化型においては、０以上の熱安定性の指標Δを確保するために、ある程度大きな磁気異方性定数が必要である。これには、結晶磁気異方性エネルギーと呼ばれる、磁性層の結晶構造に由来するエネルギーを用いる。
式（３ｂ）の第二項は、反磁界項と呼ばれ、熱安定性の指標Δを減少させる方向に働く。また、垂直磁化型では形状異方性エネルギーを利用する必要はないために、記憶層の（ｘ，ｙ）面内の形状は、円形や正方形とされることが多い。このときＮｙ＝Ｎｘとなる。
【００６７】
熱安定性の指標Δの大きさを決める主な項目は、磁気異方性エネルギーである。
面内磁化型では、素子形状に起因する形状磁気異方性を、垂直磁化型では、結晶構造に起因する結晶磁気異方性を、それぞれ用いる。
なお、形状異方性を用いる面内磁化型においては、熱安定性の指標Δは、記憶層１６の磁化Ｍ１の飽和磁化Ｍｓの２乗に比例する。
【００６８】
ある熱安定性の指標Δが与えられれば、保持エラー率を計算することができる。
時間ｔ[ｎｓ]の間に熱揺らぎによる磁化反転が起こる確率ｒｒｅｔは、
ｒｒｅｔ＝１−ｅｘｐ（−ｔ・ｅｘｐ（―Δ））…式（４）
と書ける。通常、ｒｒｅｔは１より非常に小さい数であるから、
ｒｒｅｔ＝ｔ・ｅｘｐ（―Δ）…式（５）
と、近似できる。
【００６９】
次に、熱安定性の指標Δと書き込み電圧には密接な関係があることを説明する。
スピントランスファ現象には、磁化が反転するために必要な最低限の閾値電流Ｉｃ０が存在する。
スピントランスファの理論が示すところによれば、この閾値電流Ｉｃ０と熱安定性の指標Δとの間には、次の式（６ａ）及び式（６ｂ）に示す、比例の関係がある。
【００７０】
【数２】
2012014787.tif 000004
【００７１】
ここで、式（６ａ）は面内磁化型に対応し、式（６ｂ）は垂直磁化型に対応する。各式中、ｅは電子の電荷、バー付きのｈは換算プランク定数、αはダンピング定数、ηはスピン注入効率、Ｎｘ，Ｎｙ，Ｎｚは、記憶層１６の反磁界係数である。
【００７２】
記憶素子２の抵抗をＲとすると、最低限の書き込み電圧はＶｃ０＝Ｒ・Ｉｃ０となる。
即ち、書き込み電圧と熱安定性の指標Δとは比例の関係にあり、保持特性を向上させるために熱安定性の指標Δを大きくすると、必要な書き込み電圧も大きくなってしまうという副作用が生ずる。
【００７３】
以上のように、ＳＴ−ＭＲＡＭにおいては、保持エラー率と破壊エラー率とが、書き込み電圧に対して反対の依存性を持っており、両者がトレードオフの関係にあることが分かる。
【００７４】
そこで、本実施の形態の記憶装置のように、セルアレイ５を複数のセルブロック５ａ，５ｂに分割し、セルブロック５ａ，５ｂ毎に、記憶素子２の記憶層１６の熱安定性の指標Δを異なった値にすることによって、書き込み可能回数を多くすることが可能になる。
即ち、２つのセルブロック５ａ，５ｂのうち、記憶素子２の記憶層１６の熱安定性の指標Δの値が小さい一方のセルブロックでは、書き込み電圧を小さくしても記録が可能になるので、書き込み電圧を小さくして書き込み可能回数を多くする。記憶素子２の記憶層１６の熱安定性の指標Δの値が大きい他方のセルブロックでは、記録が書き換えられにくくなり、記録の保持時間を長くすることができる。
【００７５】
即ち、上述の本実施の形態の記憶装置の構成によれば、セルアレイ５を複数のセルブロック５ａ，５ｂに分割して、セルブロック５ａ，５ｂ毎に、記憶素子２の記憶層１６の熱安定性の指標Δが異なる値となっている。
これにより、記憶層の熱安定性が小さいセルブロックでは、書き込み電流を小さくすることができるので、書き込み電流を小さくして書き込み可能回数を多くすることが可能になる。また、記憶層の熱安定性が大きいセルブロックでは、記録の保持時間を長くすることが可能になる。
従って、書き込み可能回数が多く、かつ、記憶した情報を長時間保持することができる記憶装置を実現することが可能になる。
【００７６】
＜５．誤り訂正符号（ＥＣＣ）について＞
上述した実施の形態の記憶装置を含む、本発明の記憶装置において、さらに、誤り訂正符号を用いることができる。
誤り訂正符号とは、情報ビットと共に、パリティビットを記憶することであり、ビットエラーが発生しても、パリティビットを用いてエラーを検出して、エラーを訂正することができるようにしたものである。
本発明の記憶装置においては、例えば、前述した保持エラーを検出し、訂正するために、ＥＣＣを用いることができる。そして、記憶素子の記憶層の熱安定性が異なる複数のセルブロックうち、少なくとも１つのセルブロックにＥＣＣを用いる。
【００７７】
次に、このようにＥＣＣを用いた場合に、保持エラー率がどのように変化するかを説明する。
ここで、Ｎをメモリ容量、ｎをＥＣＣの符号ビット数、ｋをＥＣＣの情報ビット数、ｓをエラー訂正ビット数、ｂ＝Ｎ／ｋをブロック数とする。
１つの符号ブロックの時間ｔ[ｎｓ]の間の保持エラー率をＲｂとする。Ｒｂは、同時に（ｓ＋１）ビット以上が保持エラーを起こす確率だから、
Ｒｂ＝ｎＣｓ＋１（ｒｒｅｔ）ｓ＋１＋ｎＣｓ＋２（ｒｒｅｔ）ｓ＋２＋…  …式（７）
となる。ただし、ｒｒｅｔは１よりも非常に小さいから、式（７）は、
Ｒｂ＝ｎＣｓ＋１（ｒｒｅｔ）ｓ＋１  …式（８）
と近似できる。ここで、ｎＣｍはｎ個の中からｍ個を選ぶ場合の数、２項係数である。
【００７８】
次に、メモリ全体の保持エラー率を考える。
メモリ全体としては１０年の記録の保持が要求されるとする。１０年の保持エラー率Ｒｄ（以下、デバイスエラー率と呼ぶ）は、
Ｒｄ＝ｎＣｓ＋１（Ｎ／ｋ）（ｔ１０／ｔ）（ｒｒｅｔ）ｓ＋１  …式（９）
と書ける。ここで、ｒｒｅｔが１よりも非常に小さいとして近似式を用いた。また、ｔ１０＝１０年＝３．２×１０１７ｎｓ、ｔは書き込みの間隔である。式（５）で表されるｒｒｅｔを代入すると、
Ｒｄ＝ｎＣｓ＋１（Ｎ／ｋ）（ｔ１０・ｔｓ）（ｅｘｐ（―（ｓ＋１）Δ））…式（１０）
となる。ＥＣＣを用いない場合、ｎ＝ｋ、ｓ＝０であるから、
Ｒｄ＝Ｎ・ｔ１０・ｅｘｐ（―Δ）…式（１１）
となる。これは、単一ビットの１０年保持エラー率のＮビット分に相当する。
【００７９】
ＥＣＣを用いない場合には、式（１１）より、デバイスエラー率が書き込みの間隔ｔに依存しないことがわかる。
一方、ＥＣＣを用いる場合には、式（１０）のｔｓの項の存在によって、書き込みの間隔ｔが短くなるほど、デバイスエラー率が減少することがわかる。
【００８０】
＜６．計算例＞
以下、上述のエラー率をもとに、ＳＴ−ＭＲＡＭの書き込み可能回数と熱安定性の指標について、具体的な計算例を示す。
【００８１】
まず、書き込み可能回数について述べる。
書き込み電圧と書き込み可能回数との関係を、図６に示す。
なお、書き込み可能回数は、破壊エラー率が１／（メモリ容量）と等しくなる書き込み回数とした。即ち、ここでの書き込み可能回数は、あるメモリ容量の中で最も破壊しやすいビットが壊れるまでの書き込み回数である。ｘ１は２×１０８、ｂは５０、βは１、メモリ容量Ｎは６４Ｍｂｉｔとした。
図６において、３．２×１０１６回は、１ビットに対して１０ｎｓサイクルの書き込みを１０年間連続して行った場合の書き込み回数である。これ以上の書き込み回数であれば、デバイス動作期間において、事実上無限回の書き込みができることになる。このときの書き込み電圧は４８０ｍＶである。これ以上の書き込み電圧では、書き込み可能回数は有限となる。
【００８２】
図６を見てわかるように、書き込み可能回数の書き込み電圧依存性は急峻であり、書き込み電圧が７００ｍＶのときには、書き込み可能回数が１．７×１０８回まで減少してしまう。
【００８３】
次に、熱安定性の指標について述べる。
熱安定性の指標とデバイスエラー率の関係を、図７Ａ〜図７Ｃに示す。図７ＡはＥＣＣを用いないときを示し、図７Ｂはエラー訂正可能ビット数が１のときを示し、図７Ｃはエラー訂正可能ビット数が２のときを示している。ＥＣＣにはＢＣＨ符号を用いた。また、書き込み間隔を１μｓ、１ｓ（１秒）、１０ｙ（１０年）とふった。なお、各図の線の横に添えた数字は、デバイスエラー率が１０−４のときの熱安定性の指標Δの値を示している。
【００８４】
先に説明したように、ＥＣＣがないときは、デバイスエラー率は書き込み間隔に依存しない。仮に、デバイスエラー率１０−４が要求されているとき、図７Ａより、必要な熱安定性の指標Δは、７０となる。
一方、ＥＣＣがあるときには、図７Ｂ及び図７Ｃからわかるように、エラー訂正可能ビット数が大きいほど、また、書き込み間隔が小さいほど、必要なΔが小さくなる。
【００８５】
前述したように、キャッシュメモリにおける保持時間は短い。そうすると、キャッシュメモリにＥＣＣを導入することで、熱安定性の指標Δが小さくても、デバイスエラー率が保たれる。熱安定性の指標Δが小さいと、書き込み電圧も小さくなるから、キャッシュメモリの破壊エラー率も減少することが分かる。
【００８６】
具体的な熱安定性の指標Δと書き込み電圧との関係を得るために、マクロスピンモデルによる計算を行った。ここでは、記憶素子を面内磁化型として、記憶素子の平面形状は楕円形とした。メインメモリは、ＥＣＣなしとした。キャッシュメモリは、エラー訂正可能ビット数が１のキャッシュメモリ１と、エラー訂正可能ビット数が２のキャッシュメモリ２で、それぞれ計算した。いずれのキャッシュメモリも保持時間を１ｓとした。計算結果を、表１に示す。
【００８７】
【表１】
2012014787.tif 000005
【００８８】
図７に示した結果から、キャッシュメモリ１とキャッシュメモリ２に必要な熱安定性の指標Δは、４５と３８である。
このように熱安定性の指標Δを変化させるために、ここでは、記憶層１６の強磁性層２６の飽和磁化Ｍｓを変化させた。なお、実際に強磁性層の飽和磁化Ｍｓを下げるには、例えば、強磁性層に非磁性の元素を添加すればよい。
ダンピング定数０．０２、スピン注入効率０．７という典型的な値を使った場合、反転電圧Ｖｃ０は、表１に示すように、メインメモリで５３６ｍＶ、キャッシュメモリ１で３４５ｍＶ、キャッシュメモリ２で２９１ｍＶとなった。
ただし、この反転電圧Ｖｃ０は、反転するための最低限の電圧であり、素子毎のばらつき等を考慮すると、この値よりも大きな電圧で書き込みを行うことが望ましい。
【００８９】
本出願人が先に出願した、特願２００９−１４９９０２において、Ｖｃ０の１．３５倍で書き込みを行うことが説明されている。表１では、このことを踏襲して、反転電圧Ｖｃ０の１．３５倍を書き込み電圧Ｖｃとしている。
書き込み電圧Ｖｃは、メインメモリで７２４ｍＶ、キャッシュメモリ１で４６６ｍＶ、キャッシュメモリ２で３９３ｍＶとなった。
そして、これらの書き込み電圧での書き込み可能回数は、図６から読み解くと、メインメモリで３．３×１０７回、キャッシュメモリ１で１．３×１０１７回、キャッシュメモリ２で６．５×１０２０回となった。
【００９０】
このように、キャッシュメモリ上では、事実上無限回数の書き込みが可能である。
メインメモリの書き込み可能回数は、１０７回台と少なく見えるが、デバイスの動作期間１０年を考慮すると、以下のことが言える。
即ち、書き込み動作を１０ｎｓサイクルで１０年行うと、先に述べたように３．２×１０１６回となる。ここで、６４Ｍｂｉｔを１６Ｉ／Ｏで書くとし、さらにウェアレベリング技術を用いてビット当たりの書き込み回数を平滑化すると、１０年間でビット当たりの書き込み回数は７．５×１０９回となる。
メインメモリに対する書き込みは、キャッシュメモリからの転送時のみであることを考慮すると、メインメモリの書き込み可能回数は必要以上に大きくする必要はない。
【００９１】
以上のようにＳＴ−ＭＲＡＭにおいて、メインメモリとキャッシュメモリを持つ構成にし、キャッシュメモリの熱安定性を小さくすると同時にＥＣＣを導入することで、事実上無限大の書き込みが可能なメモリを構成することができる。
【００９２】
＜７．熱安定性の指標Δを変化させる方法＞
次に、本発明の記憶装置において、記憶素子の記憶層の熱安定性の指標Δを変化させる方法について説明する。
面内磁化型においては、主に飽和磁化が熱安定性の指標Δを決定するので、必要な熱安定性の指標Δを得るために、飽和磁化を調整する方法が考えられる。
記憶層の材料としてよく用いられるＣｏＦｅＢを例にとると、それぞれの組成を変えることで、飽和磁化を変化させることができる。
また、組成は一定として、非磁性元素を添加し、その添加量を変えることで飽和磁化を変化させることもできる。
一例として、試料振動型磁力計（ＶＳＭ；Vibrating Sample Magnetometer）を用いて測定を行った結果を、表２に示す。
【００９３】
【表２】
2012014787.tif 000006
【００９４】
ＣｏＦｅＢ単層の場合、飽和磁化は１１７２ｅｍｕ／ｃｃであった。そこに、Ｔａ，ＭｇＯを添加することで、３２４〜７３６ｅｍｕ／ｃｃに変化した。添加量を調整することで、さらに細かく飽和磁化を変化させることができる。ここで、「非磁性元素の添加」は、ＣｏＦｅＢ層を複数の層に分割し、各々のＣｏＦｅＢ層の間に非磁性元素の層を挿入する方法により行った。表２に記載の各層の数値は、積層した層の総膜厚である。
なお、母体となる磁性材料は、ＣｏＦｅＢに限らず、ＣｏＦｅ，ＮｉＦｅ等を用いてもよいし、非磁性元素は、Ｔａ，ＭｇＯに限らず、Ｒｕ，Ｚｒ，Ｍｇ等を用いてもよい。
【００９５】
飽和磁化のほかに、記憶層の積層膜厚を変えることによっても、熱安定性の指標Δを変化させることができる。なぜなら、膜厚を変えることによって、記憶層の体積が変化するからである。
【００９６】
また、式（３ａ）より、記憶層の形状を変化させることも考えられるが、記憶層の形状は、式（６ａ）に示すようにＩｃ０にも影響する。
このことについて、具体的な計算例を示す。表１のメインメモリで用いた磁性層パラメータを使って、記憶層の形状のみを変えて、キャッシュメモリ１に相当するΔ＝４５を得ることを考える。素子抵抗を一定に保つために面積一定の条件を課すと、元の形状が７０ｎｍ×２１０ｎｍであったものが、８５ｎｍ×１７３ｎｍとなる。このとき、Ｉｃ０は５０１μＡとなり、キャッシュメモリ１の３３２μＡに及ばない。
このように、記憶層の形状を変化させて熱安定性の指標Δを減少させる方法は、望ましくない。
【００９７】
垂直磁化型において、熱安定性の指標Δは、磁気異方性定数と飽和磁化の両方で決まる。そして、面内磁化型と同じように、記憶層の磁性材料の種類、組成、非磁性元素の添加、膜厚等で所望の値を得るように調整することができる。
【００９８】
＜８．熱安定性の指標Δが異なる複数のセルブロックを形成する方法＞
次に、本発明の記憶装置において、記憶素子の記憶層の熱安定性の指標Δが異なる、複数のセルブロックを形成する方法について、以下に３つの具体的な方法を説明する。
【００９９】
（第１の方法）
まず、第１の方法を説明する。
第１の方法の製造プロセスの流れ図を、図８Ａ〜図１０Ｉに示す。
【０１００】
図８Ａにおいて、接続プラグ１７ａはセルブロック５ａに、接続プラグ１７ｂはセルブロック５ｂに、それぞれ属するものとする。
次に、これら接続プラグ１７ａ，１７ｂ上に接続して、記憶素子の元になる磁性多層膜６１をスパッタリング等の成膜方法を用いて成膜する。
続いて、図８Ｂに示すように、スピンコート法等を用いて、フォトレジスト膜６２を塗布する。
次に、図８Ｃに示すように、フォトリソグラフィの手法を用いて、フォトレジスト膜６２を記憶素子の形状にパターニングして、接続プラグ１７ａ上にレジストマスク６３を形成する。
次に、イオンミリングや反応性イオンエッチング（ＲＩＥ）等のエッチング手法を用いて、磁性多層膜６１をエッチングする。このとき、図９Ｄに示すように、レジストマスク６３下の磁性多層膜はレジストマスクに保護されてエッチングされずに、記憶素子２ａとなる。
【０１０１】
次に、レジストマスク６３を有機溶剤等で剥離する。
その後、図９Ｅに示すように、全体を覆うように層間絶縁膜６４を成膜する。
続いて、層間絶縁膜６４をエッチングして、図９Ｆに示すように、記憶素子２ａを覆うように、絶縁マスク６５を形成する。
【０１０２】
さらに、記憶素子２ａを形成したのと同様の方法を用いて、磁性多層膜６１とは記憶層が異なる構成の磁性多層膜の成膜と、レジストパターニングと、エッチングと、レジスト剥離とを、順次行う。これにより、図１０Ｇに示すように、記憶素子２ｂを接続プラグ１７ｂ上に形成する。
次に、図１０Ｈに示すように、全体を覆うように、層間絶縁膜６６を成膜する。
次に、化学機械研磨（ＣＭＰ）法等の研磨手法を用いて、図１０Ｉに示すように、表面を研磨して平坦化する。
このようにして、記憶層の構成が異なることにより、熱安定性の指標Δが異なる記憶素子２ａ，２ｂを、それぞれ形成することができる。
【０１０３】
（第２の方法）
次に、第２の方法を説明する。
第２の方法の製造プロセスの流れ図を、図１１Ａ〜図１２Ｇに示す。
【０１０４】
まず、図８Ａ〜図８Ｂに示したプロセスと同様のプロセスを行う。
その後、フォトリソグラフィの手法を用いて、フォトレジスト膜６２を記憶素子の形状にパターニングする。これにより、図１１Ａに示すように、接続プラグ１７ａ上にレジストマスク６３ａを、接続プラグ１７ｂ上にレジストマスク６３ｂを、それぞれ形成する。なお、図１１Ａでは、磁性多層膜の符号を図８Ｂとは変えて、磁性多層膜６７としている。
【０１０５】
次に、イオンミリングやＲＩＥ等のエッチング手法を用いて、磁性多層膜６７をエッチングする。このとき、図１１Ｂに示すように、レジストマスク６３ａ及び６３ｂ下の磁性多層膜６７は、レジストマスク６３ａ，６３ｂに保護されてエッチングされずに、記憶素子２ａ及び磁性多層体６８となる。
次に、レジストマスク６３ａ及び６３ｂを有機溶剤等で剥離した後に、全体を覆うように層間絶縁膜６９を成膜し、さらに、図１１Ｃに示すように、ＣＭＰ法等の研磨手法を用いて、表面を研磨して、平坦化する。
【０１０６】
続いて、スピンコート法等を用いて、フォトレジスト膜を塗布した後、フォトリソグラフィの手法を用いて、フォトレジスト膜をパターニングして、図１２Ｄに示すように、磁性多層体６８の周辺が開口するように加工して、レジストマスク７０を形成する。このとき、記憶素子２ａの上はレジストマスク７０で完全に覆われるようにする。
次に、図１２Ｅに示すように、イオンミリングやＲＩＥ等のエッチング手法を用いて、レジストマスク７０で覆われていない領域をエッチングする。このとき、磁性多層体６８を構成するトップコート層の全部と記憶層の一部がエッチングされるように、エッチング深さを調整する。磁性多層体６８のうち、エッチング後に残った部分が、記録素子２ｂとなる。これにより、記憶素子２ｂは、記憶層の厚さが、記憶素子２ａよりも薄くなる。
最後に、図１２Ｆに示すように、レジストマスク７０を有機溶剤等で剥離する。
このようにして、記憶層の厚さが異なることにより飽和磁化が異なり、熱安定性の指標Δが異なる記憶素子２ａ，２ｂを、それぞれ形成することができる。
【０１０７】
（第３の方法）
次に、第３の方法を説明する。
第３の方法の製造プロセスの流れ図を、図１３Ａ〜図１３Ｂに示す。
【０１０８】
まず、図１２Ｄまで、第２の方法と同じプロセスを行う。
次に、図１３Ａに示すように、酸素プラズマ等のプラズマ７１を照射して、レジストマスク７０で覆われていない、磁性多層体６８の一部を変質層７２に変化させる。
このとき、酸素が磁性多層体６８の一部に取り込まれることによって、記憶層の飽和磁化が低下する、或いは、記憶層の実効的な膜厚が減少する。変質層７２が磁性多層体６８を構成するトップコート層の全部と記録層の一部に及ぶように、プラズマ照射の強さや時間を調整する。
最後に、図１３Ｂに示すように、レジストマスク７０を有機溶剤等で剥離する。
このようにして、変質層７２の有無により飽和磁化が異なり、熱安定性の指標Δが異なる記憶素子２ａ，２ｂを、それぞれ形成することができる。
【０１０９】
以上説明した３つの方法により、記憶層の熱安定性の異なる２種類の記憶素子を作製することができる。
【０１１０】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【０１１１】
１，１ａ，１ｂ，１００  メモリブロック、２，２ａ，２ｂ  記憶素子、３  選択用ＭＯＳトランジスタ、５  セルアレイ、５ａ，５ｂ  セルブロック、６  ローデコーダ、７  カラムスイッチ、８，８ａ，８ｂ  ＳＬライトドライバ、９，９ａ，９ｂ  ＢＬライトドライバ、１０  センスアンプ、１１  電圧制御部、１２  ビット線、１３  センス線、１４  ワード線、１５  磁化固定層、１６  記憶層、１７，１７ａ，１７ｂ  接続プラグ、２０  下地膜、２１  反強磁性層、２２，２４，２６  強磁性層、２３  非磁性層、２５  トンネル絶縁層、２７  トップコート層、３１  ゲート、３２，３３  拡散層、５１  メモリ制御部、５２  メインメモリ、５３  キャッシュメモリ、６１，６７  磁性多層膜、６２  フォトレジスト膜、６３，６３ａ，６３ｂ，７０  レジストマスク、６４，６６，６９  層間絶縁膜、６５  絶縁マスク、６８  磁性多層体、７１  プラズマ、７２  変質層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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