(57)【要約】【課題】フローティングボディにデータを記憶するメモリセルを備えた半導体装置において、トリガ素子となる能動素子を設けなくともメモリセルの導通、非導通状態を確実に制御する。【解決手段】ビット線ＢＬと、ワード線ＷＬと、第１の端子がビット線に接続され、第２の端子がワード線に接続されたメモリセル６６と、メモリセルに対するデータの書込み時に、書込みデータの如何に係わらず、ビット線とワード線を選択し、メモリセルを導通させた後、ビット線の電圧レベルを書込みデータに応じた電圧レベルに設定し、メモリセルにデータを書込む制御回路を備える。【選択図】図１
2012256390.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と、
ワード線と、
第１の端子が前記ビット線に接続され、第２の端子が前記ワード線に接続されたメモリセルと、
前記メモリセルに対するデータの書込み時に、書込みデータの如何に係わらず、前記ビット線とワード線を選択し、前記メモリセルを導通させた後、前記ビット線の電圧レベルを書込みデータに応じた電圧レベルに設定し、前記メモリセルにデータを書込む制御回路を備えることを特徴とする半導体装置。
【請求項２】
前記メモリセルは、
基準電位に接続された第３の端子と、
一端が前記第２の端子に接続された容量素子と、
前記容量素子の他端に接続され、データ保持時にフローティング状態となるフローティングボディーを有し、前記第２の端子から前記容量素子を介して前記フローティングボディーに与える電圧変化量により前記第１の端子と前記第３の端子との間の電流の流れを制御することができるスイッチ素子と、
を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記メモリセルは、
基準電位に接続された第３の端子と、
一端が前記第２の端子に接続された容量素子と、
前記第１の端子に接続されたアノードと、前記第３の端子に接続されたカソードと、前記容量素子の他端に接続されたゲートと、を有するサイリスタ素子と、
を備えることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記メモリセルは、
基準電位に接続された第３の端子と、
一端が前記第２の端子に接続された容量素子と、
前記第１の端子に接続されたコレクタと、前記第３の端子に接続されたエミッタと、前記容量素子の他端に接続されたベースと、を有するバイポーラトランジスタと、
を備えることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記メモリセルに対するデータの書込み時における前記メモリセルを導通させる前記ワード線の活性化は、前記活性化の初期においてその後前記ワード線に与えられる電圧レベルよりも高い電圧が与えられることを特徴とする請求項１乃至４いずれか１項記載の半導体装置。
【請求項６】
前記メモリセルへのデータ書込み時に、
前記ビット線の電圧レベルを非選択レベルの第１のビット線電圧から選択レベルの第２のビット線電圧に設定する第１の制御と、
前記ビット線について前記第２のビット線電圧を維持したまま、前記ワード線の電圧をワード線スタンバイ電圧からワード線ライト電圧に設定し、前記メモリセルを導通させる第２の制御と、
前記ビット線の電圧レベルを書込みデータに応じて、前記選択レベルの第２のビット線電圧を維持するか、又は、前記非選択レベルの第１のビット線電圧に設定する第３の制御と、
前記第３の制御の後に、前記ワード線の電圧を前記ワード線ライト電圧と前記ワード線スタンバイ電圧との中間レベルの電圧であるワード線プリチャージ電圧に設定する第４の制御と、
前記ビット線の電圧レベルが前記選択レベルの第２のビット線電圧を維持している場合には、前記ワード線プリチャージ電圧を維持したまま、前記ビット線の電圧レベルを前記非選択レベルの第１のビット線電圧に設定する第５の制御と、
前記ワード線の電圧を前記ワード線プリチャージ電圧から前記ワード線スタンバイ電圧に設定する第６の制御と、
を行うことを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第２の制御において、前記メモリセルを導通させる際に、前記ワード線に前記ワード線ライト電圧を超えるワード線オーバーシュート電圧を与え、前記メモリセルを導通させてから前記ワード線ライト電圧に設定することを特徴とする請求項６記載の半導体装置。
【請求項８】
前記メモリセルに書込むデータを一時保存するとともに前記メモリセルから前記ビット線を介して読出したデータを増幅して外部へ出力するフリップフロップと、
前記ビット線と前記フリップフロップとを接続する書込み用接続スイッチと、
非選択レベルの第１のビット線電圧又は選択レベルの第２のビット線電圧を出力するビット線ドライブ電源線と、
前記ビット線ドライブ電源線と前記ビット線とを接続するビット線ドライブスイッチと、
を有するセンスアンプをさらに備え、
前記センスアンプは、書込み時に前記ビット線ドライブ電源に前記第２のビット線電圧を出力し、前記書込み用接続スイッチを非導通に、かつ、前記ビット線ドライブスイッチを導通に制御し、前記フリップフロップに保持されているデータの如何に係わらず、前記ビット線にビット線ドライブ電源線に出力されている選択レベルの第２のビット線電圧を前記ビット線ドライブスイッチを介して出力して前記メモリセルを導通させ、その後で、前記ビット線ドライブスイッチを非導通に、かつ、前記書込み用接続スイッチを導通に制御し、前記フリップフロップに保持されているデータに基いて前記書込み用接続スイッチを介して前記ビット線を駆動し、前記フリップフロップに保持されているデータを前記メモリセルに書込むことを特徴とする請求項１乃至７いずれか１項記載の半導体装置。
【請求項９】
前記メモリセルに対するデータの読出し時に、前記書込み時とは異なる選択レベルの電圧を前記ビット線に与えて前記メモリセルのデータを読出すことを特徴とする請求項３記載の半導体装置。
【請求項１０】
前記メモリセルに対するデータの読出し時に、前記書込み時にビット線に与える電圧を超える電圧を前記ビット線に与えて前記メモリセルのデータを読出すことを特徴とする請求項３又は９に記載の半導体装置。
【請求項１１】
複数のビット線と、
前記複数のビット線に交差する方向に設けられた複数のワード線と、
前記複数のビット線と複数のワード線との交点に対応してマトリクス状に配置され、其々、第１の端子が前記複数のビット線のうち対応するビット線に接続され、第２の端子が前記複数のワード線のうち対応するワード線に接続された複数のメモリセルと、
前記各メモリセルに対するデータの書込み時に、書込みデータの如何に係わらず、前記対応するビット線と前記対応するワード線を選択し、前記メモリセルを導通させた後、前記対応するビット線の電圧レベルを書込みデータに応じた電圧レベルに設定し、当該メモリセルにデータを書込む制御回路を備えることを特徴とする半導体装置。
【請求項１２】
前記複数のメモリセルは、
基準電位に接続された第３の端子と、
一端が前記第２の端子に接続された容量素子と、
前記第１の端子に接続されたアノードと、前記第３の端子に接続されたカソードと、前記容量素子の他端に接続されたゲートと、を有するサイリスタ素子と、
を其々備えることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記複数のメモリセルは、
基準電位に接続された第３の端子と、
一端が前記第２の端子に接続された容量素子と、
前記第１の端子に接続されたコレクタと、前記第３の端子に接続されたエミッタと、前記容量素子の他端に接続されたベースと、を有するバイポーラトランジスタと、
を其々備えることを特徴とする請求項１１記載の半導体装置。
【請求項１４】
前記複数のワード線の中からワード線を選択し選択されたワード線に対応する複数のメモリセルへのデータ書込み時に、
前記複数のビット線の電圧レベルを非選択レベルの第１のビット線電圧から選択レベルの第２のビット線電圧に設定する第１の制御と、
前記複数のビット線について前記第２のビット線電圧を維持したまま、前記選択されたワード線の電圧をワード線スタンバイ電圧からワード線ライト電圧に設定し、対応する複数のメモリセルを導通させる第２の制御と、
前記複数のビット線の電圧レベルを其々各ビットへの書込みデータに応じて、前記選択レベルの第２のビット線電圧を維持するか、又は、前記非選択レベルの第１のビット線電圧に設定する第３の制御と、
前記第３の制御の後で、前記選択されたワード線の電圧を前記ワード線ライト電圧と前記ワード線スタンバイ電圧との中間レベルの電圧であるワード線プリチャージ電圧に設定する第４の制御と、
前記複数のビット線の内、電圧レベルが前記選択レベルの第２のビット線電圧を維持しているビット線がある場合には、前記選択されたワード線の電圧について前記ワード線プリチャージ電圧を維持したまま、当該ビット線の電圧レベルを前記非選択レベルの第１のビット線電圧に設定する第５の制御と、
前記選択されたワード線の電圧を前記ワード線プリチャージ電圧から前記ワード線スタンバイ電圧に設定する第６の制御と、
を行うことを特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記第２の制御において、前記複数のメモリセルを導通させる際に、前記ワード線に前記ワード線ライト電圧を超えるワード線オーバーシュート電圧を与え、前記複数のメモリセルを導通させてから前記ワード線ライト電圧に設定することを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記複数のワード線に其々対応して設けられ、外部から指定されたロウアドレスに基づいて対応するワード線を其々駆動する複数のワード線ドライバと、
前記複数のビット線に其々接続され、読出し時には対応するビット線の信号を増幅し、書込み時には前記対応するビット線を駆動する複数のセンスアンプと、
をさらに備え、
予め前記複数のワード線ドライバは、其々対応するワード線をワード線スタンバイ電圧に設定し、
外部からシステムクロックに同期してアクティブコマンドが与えられ前記ロウアドレスが指定された場合、前記複数のワード線ドライバのうち、前記ロウアドレスの値に基づくワード線を駆動するワード線ドライバは、対応するワード線をワード線リード電圧に設定して対応する複数のメモリセルからデータを読出して其々対応する複数のセンスアンプにデータを一時保存し、
前記アクティブコマンドが与えられてから、プリチャージコマンドが与えられて前記複数のセンスアンプに一時保存されているデータを対応するメモリセルに書込む動作を行うまでの間に、リードコマンドが与えられて前記複数のセンスアンプのうち、与えられたカラムアドレスに対応するセンスアンプに前記一時保存されたデータを外部へ出力する動作と、ライトコマンドが与えられて前記複数のセンスアンプのうち、与えられたカラムアドレスに対応するセンスアンプに前記一時保存されたデータを前記ライトデータにより更新する動作との間、前記対応するワード線ドライバは、前記アクティブコマンドにより前記ワード線リード電圧に設定されたワード線の電圧を維持することを特徴とする請求項１１乃至１５いずれか１項記載の半導体装置。
【請求項１７】
前記複数のビット線の非選択レベルの電圧である第１のビット線電圧又は選択レベルの電圧である第２のビット線電圧を供給するビット線ドライブ電源線と、
前記ビット線ドライブ電源線と前記複数のビット線とを其々接続する複数のビット線ドライブスイッチと、
をさらに備え、
前記アクティブコマンドの実行により前記ビット線ドライブ電源線から前記複数のビット線ドライブスイッチを介して前記第２のビット線電圧を前記複数のビット線に与えて対応する複数のメモリセルからデータを読出し、その後前記プリチャージコマンドの実行によりメモリセルへ書込み動作を行うまで前記リードコマンド、前記ライトコマンドの実行中、前記ビット線ドライブ電源線の電圧は、前記第２のビット線電圧を維持することを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記複数のビット線の非選択レベルの電圧である第１のビット線電圧又は選択レベルの電圧である第２のビット線電圧を供給するビット線ドライブ電源線と、
前記ビット線ドライブ電源線と前記複数のビット線とを其々接続する複数のビット線ドライブスイッチと、
を備え、
複数のワード線から順次特定のワード線をワード線リード電圧に設定し当該ワード線に接続されているメモリセルのデータを其々対応するビット線を介して対応するセンスアンプに読出しを行い、センスアンプにより増幅されたデータを当該メモリセルに書き戻しを行うリフレッシュ動作において、
前記特定のワード線の電圧について、前記読出しによりワード線リード電圧に設定した後、書き戻し時に前記ワード線ライト電圧、又は前記ワード線オーバーシュート電圧に設定するまでの間、前記ワード線リード電圧を維持し、
前記ビット線ドライブ電源線は、前記読出し時に出力電圧を前記第２のビット線電圧に設定した後、前記リフレッシュ書込みによりメモリセルへの書込みを行うまで前記第２のビット線電圧を維持することを特徴とする請求項１１乃至１７いずれか１項記載の半導体装置。
【請求項１９】
前記各メモリセルに対するデータの読出し時に、前記書込み時に各ビット線に与える電圧とは異なる電圧を前記各ビット線に与えて前記各メモリセルのデータを読出すことを特徴とする請求項１２記載の半導体装置。
【請求項２０】
前記複数のビット線の非選択レベルの電圧である第１のビット線電圧、読出し時の選択レベルの第２のビット線電圧、書込み時の選択レベルの第３のビット線電圧のうち、いずれかの電圧を供給するビット線ドライブ電源線と、
前記ビット線ドライブ電源線と前記複数のビット線とを其々接続する複数のビット線ドライブスイッチと、
を備え、
前記ビット線ドライブ電源線は、アクティブコマンドの実行により前記複数のビット線ドライブスイッチを介して前記第２のビット線電圧を各ビット線に供給してメモリセルからデータを読出し、その後のリードコマンド、ライトコマンドの実行中は、前記ビット線ドライブ電源線の電圧は前記第２のビット線電圧を維持し、プリチャージコマンドの実行により前記ビット線ドライブ電源線は、前記複数のビット線ドライブスイッチを介して前記第３のビット線電圧を前記複数のビット線に供給し、メモリセルへの書込みを行うことを特徴とする請求項１９記載の半導体装置。
【請求項２１】
リフレッシュ動作時に、前記第２のビット線電圧とは異なる第４の読出し時の選択レベルのビット線電圧を用いて各メモリセルからデータを読み出し、センスアンプによって増幅したデータを前記第３のビット線電圧とは異なる第５の書込み時の選択レベルのビット線電圧を用いて各メモリセルに書き戻すことを特徴とする請求項２０記載の半導体装置。
【請求項２２】
ビット線と、
ワード線と、
第１の端子が前記ビット線に接続され、第２の端子が前記ワード線に接続されたメモリセルと、
前記メモリセルに対するデータの書込み時に、書き込みデータが第１及び第２のデータいずれの場合においても第１の期間内において前記ビット線を第１の電圧レベルとし、前記メモリセルを導通させることを特徴とする半導体装置。
【請求項２３】
前記メモリセルは、
基準電位に接続された第３の端子と、
一端が前記第２の端子に接続された容量素子と、
前記容量素子の他端に接続され、データ保持時にフローティング状態となるフローティングボディーを有し、前記第２の端子から前記容量素子を介して前記フローティングボディーに与える電圧変化量により前記第１の端子と前記第３の端子との間の電流を制御するスイッチ素子と、
を備えることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記メモリセルは、
基準電位に接続された第３の端子と、
一端が前記第２の端子に接続された容量素子と、
前記第１の端子に接続されたアノードと、前記第３の端子に接続されたカソードと、前記容量素子の他端に接続されたゲートと、を有するサイリスタ素子と、
を備えることを特徴とする請求項２２に記載の半導体装置。
【請求項２５】
前記書き込みデータが前記第１のデータの時に、前記第１の期間後の第２の期間内に前記ビット線の電圧レベルは前記第１のデータに対応する第２の電圧レベルとされ、前記書き込みデータが前記第２のデータの時に、前記第２の期間内に前記ビット線の電圧レベルは前記第２のデータに対応する第３の電圧レベルとされ、前記第２及び第３の電圧レベルは互いに異なることを特徴とする請求項２２乃至２４のいずれか一項に記載の半導体装置。
【請求項２６】
前記第２の電圧レベルは前記第３の電圧レベルよりも高いことを特徴とする請求項２５に記載の半導体装置。
【請求項２７】
前記第１の電圧レベルは前記第２の電圧レベルと実質的に等しいことを特徴とする請求項２５に記載の半導体装置。
【請求項２８】
前記ワード線は、前記第１の期間前において非選択状態であり、前記第１の期間において選択状態にされるものであって、前記第１の期間内の最初の期間に与えられる第４の電圧レベルは、続く期間に与えられる第５の電圧レベルよりも高いことを特徴とする請求項２５乃至２７のいずれか一項に記載の半導体装置。
【請求項２９】
前記書き込みデータの読出し時には、前記第２の電圧レベルよりも高い第６の電圧レベルで前記ビット線を充電することを特徴とする請求項２５に記載の半導体装置。
【請求項３０】
前記ビット線と接続されたセンスアンプを更に備え、前記読出し時において前記センスアンプは、充電された前記第６の電圧レベルからリファレンスレベルよりも低いレベルに前記ビット線の電位が変化したときに前記書き込みデータが前記第１のデータであることを判定し、前記リファレンスレベルよりも高いレベルに前記ビット線の電位が変化したときに前記書き込みデータが前記第２のデータであることを判定することを特徴とする請求項２９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、フローティング状態となる半導体領域であるフローティングボディに電荷を蓄積するサイリスタメモリやＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）メモリに関する。
【背景技術】
【０００２】
メインメモリとして現在主流のＤＲＡＭに代わるメモリとして、フローティングのボディー節点に電荷を蓄積することで情報を記憶する方式のメモリ、例えばサイリスタメモリや、ＦＢＣメモリが提案されている。非特許文献１には、サイリスタメモリが、特許文献１にはＦＢＣメモリが記載されている。
【０００３】
図２３（ａ）は、非特許文献１に記載されているような一般的なサイリスタメモリのメモリセルの等価回路図である。節点ＦＢをサブストレートとするＮＭＯＳトランジスタＭ１があり、そのドレインの節点ＦＮにはＰ型半導体領域が接続されている。このことでＰＮＰバイポーラトランジスタＱ２、寄生ＮＰＮバイポーラトランジスタＱ１が構成され、サイリスタ構造になっている。節点ＦＮのＮ型領域がベースとなるＰＮＰバイポーラトランジスタＱ２のエミッタはビット線ＢＬ（アノード）に接続され、ＮＭＯＳトランジスタＭ１のゲートはワード線ＷＬに接続され、ＮＭＯＳトランジスタＭ１のソースはＶＳＳ（カソード）に接続される。非選択時の節点ＦＢはフローティングであり、ＮＭＯＳトランジスタＭ１のゲートと節点ＦＢの間のゲート容量に電荷を蓄えることでメモリ動作する。
【０００４】
図２３（ｂ）は、特許文献１に記載されているような一般的なＦＢＣメモリのセルの等価回路図である。節点ＦＢをサブストレートとするＮＭＯＳトランジスタＭ１があり、寄生ＮＰＮバイポーラトランジスタＱ１が構成されている。ＮＭＯＳトランジスタＭ１のドレインはビット線ＢＬ（ドレイン）に接続され、ＮＭＯＳトランジスタＭ１のゲートはワード線ＷＬに接続され、ＮＭＯＳトランジスタＭ１のソースはＶＳＳ（ソース）に接続される。非選択時の節点ＦＢはフローティングであり、ＮＭＯＳトランジスタＭ１のゲートと節点ＦＢの間のゲート容量に電荷を蓄えることでメモリ動作する。
【０００５】
図２４は、従来のサイリスタメモリセルの動作波形図である。図２４の横軸は時間ｔであり、縦軸は電圧Ｖである。ビット線の波形をデータ１はＢＬ「１」（実線）で、データ０はＢＬ「０」（破線）で示す。また、フローティングボディの電圧をデータ１はＦＢ「１」（実線）で、データ０はＦＢ「０」（点線）で示す。タイミングＴ１〜Ｔ４でメモリセルに書込みを行った後、タイミングＴ５〜Ｔ８で読出しを行っている。メモリセルに書込みを行う場合、書込みデータによって、データ１を書込む場合は、ビット線をハイレベルのＶＢＬに設定し、データ０を書込む場合は、ビット線をロウレベルのＶＳＳに保持したまま、ワード線の電圧をワード線スタンバイ電圧ＶＷＬＳからワード線ライト電圧ＶＷＬＷまで立ち上げて書込みを行う。
【０００６】
メモリセルからデータを読出す場合は、ビット線をハイレベルのＶＢＬに設定し、ワード線の電圧をワード線スタンバイ電圧ＶＷＬＳからワード線リード電圧ＶＷＬＲまで立ち上げてメモリセルからデータを読出す。ワード線リード電圧ＶＷＬＲは、ワード線ライト電圧ＶＷＬＷより低い負の電圧である。メモリセルがデータ１を保持していてフローティングボディの電圧がＦＢ「１」であるときに、ワード線をワード線リード電圧ＶＷＬＲまで立ち上げると、メモリセルのサイリスタが導通化し、ビット線に電流が流れるが、フローティングボディの電圧がＦＢ「０」である場合には、メモリセルのサイリスタが導通せずにビット線には、電流が流れない。その違いによりメモリセルが記憶しているデータについてビット線を介して読出すことができる。なお、非特許文献１の図４には、図２４と同様の動作波形図が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１７６３３１号公報
【非特許文献】
【０００８】
【非特許文献１】Ｓ．Ｓｌｅｓａｚｅｃｋ  ｅｔ  ａｌ．，“Ｖｅｒｔｉｃａｌ  Ｃａｐａｃｉｔｏｒ-ｌｅｓｓ  Ｔｈｙｒｉｓｔｏｒ  Ｃｅｌｌ  ｆｏｒ  ３０ｎｍ  Ｓｔａｎｄ−ａｌｏｎｅ  ＤＲＡＭ”，２００９  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  Ｐ２３２−Ｐ２３３
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は、本発明によって与えられたものである。上記特許文献１、非特許文献１は、いずれもＭＯＳトランジスタのゲートとボディー節点ＦＢ間のゲート容量に電荷を蓄積することで情報を記憶している。ＭＯＳトランジスタは、フローティングボディに電荷を蓄積するメモリセルにおいて、サイリスタやバイポーラトランジスタのトリガ素子として機能しているが、ＭＯＳトランジスタを用いることで以下のような問題点を含んでいる。
【００１０】
非特許文献１にも記載されているようにＭＯＳトランジスタはＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）電流が存在し、特にフローティングボディを制御するゲートには、非選択時に負の大きな電圧を印加する必要がありＧＩＤＬ電流が大きくなる。このリーク電流によりデータ保持期間のリフレッシュ特性が悪化する。一般的にはＧＩＤＬがセルリーク電流の要因の中で最大であると考えられている。
【００１１】
また、ＭＯＳトランジスタのＶｔ値などの特性を適正にするようイオン注入条件を決める必要があるため、各ＰＮ接合部のリーク電流はその接合リークを最小にするプロファイルに調整することができない。さらに、メモリセルにＭＯＳトランジスタを用いる場合に面積を大きくしないためには、非特許文献１にも記載されているようにサイリスタ、バイポーラトランジスタを半導体基板上に設けた柱状や壁状の領域に縦型に形成し、その側壁にゲート（ワード線）を設けることも考えられるが、ワード線の加工が困難となり微細化が難しい。
【００１２】
上記観点からは、特許文献１や非特許文献１に開示されているフローティングボディを有するメモリセルでは、ＭＯＳトランジスタを設けることは好ましくないが、トリガ素子となるＭＯＳトランジスタを設けないと、メモリセルの導通、非導通状態を確実に制御することが困難になると考えられていた。
【課題を解決するための手段】
【００１３】
本発明の第１の視点によれば、ビット線と、ワード線と、第１の端子が前記ビット線に接続され、第２の端子が前記ワード線に接続されたメモリセルと、前記メモリセルに対するデータの書込み時に、書込みデータの如何に係わらず、前記ビット線とワード線を選択し、前記メモリセルを導通させた後、前記ビット線の電圧レベルを書込みデータに応じた電圧レベルに設定し、前記メモリセルにデータを書込む制御回路を備える半導体装置が提供される。
【００１４】
本発明の第２の視点によれば、複数のビット線と、前記複数のビット線に交差する方向に設けられた複数のワード線と、前記複数のビット線と複数のワード線との交点に対応してマトリクス状に配置され、其々、第１の端子が前記複数のビット線のうち対応するビット線に接続され、第２の端子が前記複数のワード線のうち対応するワード線に接続された複数のメモリセルと、前記各メモリセルに対するデータの書込み時に、書込みデータの如何に係わらず、前記対応するビット線と前記対応するワード線を選択し、前記メモリセルを導通させた後、前記対応するビット線の電圧レベルを書込みデータに応じた電圧レベルに設定し、当該メモリセルにデータを書込む制御回路を備える半導体装置が提供される。
【００１５】
本発明の第３の視点によれば、ビット線と、ワード線と、第１の端子が前記ビット線に接続され、第２の端子が前記ワード線に接続されたメモリセルと、前記メモリセルに対するデータの書込み時に、書き込みデータが第１及び第２のデータいずれの場合においても第１の期間内において前記メモリセルを導通させることを特徴とする半導体装置が提供される。
【発明の効果】
【００１６】
本発明の各視点によれば、メモリセルに対するデータの書込み時に、書込みデータの如何に係わらず、ビット線とワード線を選択し、メモリセルを導通させた後、ビット線の電圧レベルを書込みデータに応じた電圧レベルに設定し、メモリセルにデータを書込む制御回路を備えているので、トリガ素子となる能動素子を設けなくともメモリセルの導通、非導通状態を確実に制御することが可能になる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態におけるセンスアンプ周辺の回路図である。
【図２】第１の実施形態による半導体装置全体のブロック図である。
【図３】第１の実施形態によるメモリセル領域周辺の回路配置図である。
【図４】（ａ）第１の実施形態によるメモリセル（サイリスタメモリ）の回路図と、（ｂ）その簡略化した回路図記号である。
【図５】メモリセルのフローティングボディ・ＶＳＳ間の一般的なダイオード特性を示すグラフである。
【図６】第１の実施形態によるメモリセル領域の平面図である。
【図７】第１の実施形態によるメモリセル領域のＡ−Ａ断面図である。
【図８】第１の実施形態におけるメモリセル書込み波形図である。
【図９】第１の実施形態におけるメモリセル読出し波形図である。
【図１０】第２の実施形態によるメモリセル（ＦＢＣメモリ）の回路図である。
【図１１】第２の実施形態におけるメモリセル領域のＡ−Ａ断面図である。
【図１２】第３の実施形態による半導体装置全体のブロック図である。
【図１３】第３の実施形態におけるメモリセル書込み波形図である。
【図１４】第４の実施形態によるＤＲＡＭ仕様に互換性を持たせた場合のメモリセルアクセス動作波形図である。
【図１５】第５の実施形態によるメモリセルのリフレッシュ動作波形図である。
【図１６】第６の実施形態による半導体装置全体のブロック図である。
【図１７】第６の実施形態におけるセンスアンプ周辺の回路図である。
【図１８】第６の実施形態においてサイリスタが導通状態のときの電圧対電流特性を示す図である。
【図１９】第６の実施形態におけるメモリセル書込み波形図である。
【図２０】第６の実施形態におけるメモリセル読出し波形図である。
【図２１】第７の実施形態によるＤＲＡＭ仕様に互換性を持たせた場合のメモリセルアクセス動作波形図である。
【図２２】第８の実施形態によるメモリセルのリフレッシュ動作波形図である。
【図２３】従来の（ａ）サイリスタメモリセルの回路図と、（ｂ）ＦＢＣメモリセルの回路図である。
【図２４】従来のサイリスタメモリセルの動作波形図である。
【図２５】未公開の先行開発技術におけるメモリセル書込み波形図である。
【発明を実施するための形態】
【００１８】
本発明の各実施形態についての詳細な説明に入る前に本発明の実施形態の概要について説明しておく。なお、概要の説明において引用した図面及び説明に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１９】
たとえば、図１、図２、図３、図４、図８、図１０に一例を示すように、本発明の一実施形態の半導体装置（３０）は、ビット線（ＢＬ）と、ワード線（ＷＬ）と、第１の端子がビット線に接続され、第２の端子がワード線に接続されたメモリセル（６６、６６Ａ）と、メモリセルに対するデータの書込み時に、書込みデータの如何に係わらず、ビット線とワード線を選択し、メモリセルを導通させた後、ビット線の電圧レベルを書込みデータに応じた電圧レベルに設定し、メモリセルにデータを書込む制御回路（４２、４３）を備える。
【００２０】
上記実施形態によれば、メモリセルへの書込み時に、必ずメモリセルを導通させるので、それ以前のフローティングボディに保持されている電荷量をその時点でリセットし、新たな書込みデータに基づいた電圧レベルをフローティングボディに記憶させることができる。
【００２１】
なお、本明細書において、文脈から特に異なった意味に解釈すべき場合を除き、「セルＨｉｇｈ」とは、ハイレベルとなるデータを保持しているメモリセルを指し、「セルＬｏｗ」とは、ロウレベルとなるデータを保持しているメモリセルを指す。
【００２２】
また、本明細書において、「セルＨｉｇｈのセル書込み波形」とは、メモリセルへハイレベルのデータを書込むときの波形であり、「セルＬｏｗのセル書込み波形」とは、メモリセルへロウレベルのデータを書込むときの波形である。
【００２３】
本明細書において、「セルＨｉｇｈのセル読出し波形」とは、ハイレベルであるデータが格納されているメモリセルからデータを読出すときの波形であり、「セルＬｏｗのセル読出し波形」とは、ロウレベルであるデータが格納されているメモリセルからデータを読出すときの波形である。
【００２４】
本明細書において、『ＢＬ「Ｈ」』とは、メモリセルに対してハイレベルであるデータを書込むか、メモリセルからハイレベルであるデータを読出すときのビット線ＢＬを指す。
【００２５】
本明細書において、『ＢＬ「Ｌ」』とは、メモリセルに対してロウレベルであるデータを書込むか、メモリセルからロウレベルであるデータを読出すときのビット線ＢＬを指す。
【００２６】
本明細書において、『ＦＢ「Ｈ」』とは、メモリセルがハイレベルのデータを保持している場合のフローティングボディＦＢ（ＦＢ節点）のことを指し、『ＦＢ「Ｌ」』とは、メモリセルがロウレベルのデータを保持している場合のＦＢ節点のことを指す。メモリセルがサイリスタメモリである場合のＦＢ節点については、図４（ａ）に一例が記載され、メモリセルがＦＢＣメモリである場合のＦＢ節点は、図１０に一例が記載されている。
【００２７】
以下、より具体的な実施の形態について、図面を参照して詳しく説明する。
【００２８】
［第１の実施形態］
図２は、第１の実施形態による半導体装置全体のブロック図である。第１の実施形態による半導体装置は、内部にメモリセルアレイ４１を備え、外部からクロックに同期して与えられたコマンド信号（／ＲＡＳ、／ＣＡＳ、／ＷＥ等）とアドレス信号ＡＤＤに基づいて、データ入出力端子ＤＱからメモリセルアレイ４１にデータをリードライトすることができる半導体装置３０である。
【００２９】
アドレス入力回路３１は、アドレス入力端子ＡＤＤからアドレスを入力する。アドレスラッチ回路３２は、アドレス入力回路３１が入力したアドレス信号をクロックに同期してラッチする。コマンド入力回路３３は、外部から与えられる／ＲＡＳ、／ＣＡＳ、／ＷＥなどのコマンド信号を入力する。なお、信号名の冒頭に付した／は、アクティブロウである信号を示す。コマンドデコード回路３４は、コマンド入力回路３３が入力したコマンド信号をデコードし、半導体装置３０内の各部の動作を制御する。タイミングジェネレータ３６は、コマンドデコード回路３４のデコード結果に基づいて、半導体装置３０内の各種回路の動作タイミング信号を生成する。クロック入力回路３５は、外部からクロック信号ＣＫ、／ＣＫを入力する。ＤＬＬ回路３７は、外部と同期して高速にデータの入出力が行えるように外部から与えられたクロックに同期したクロック信号を生成する。モードレジスタ３８は、外部からコマンドによって設定可能なレジスタであり、モードレジスタ３８に設定される値によって内部の動作を制御する。
【００３０】
カラムデコーダ３９は、アドレス信号のうち、カラムアドレスをデコードし、メモリセルアレイの複数のビット線（図２では図示省略）の中からアクセスするメモリセルのビット線を選択する。リフレッシュ制御回路４０は、リフレッシュを行うロウアドレスを指定する。メモリセルアレイ４１は、カラムデコーダ３９によって選択される複数のビット線（図示せず）とロウデコーダ４２によって選択される複数のワード線（図示せず）が交差する方向に配線されており、この交点に対応して複数のメモリセル（図示せず）がマトリクス状に配置されている。このメモリセルアレイ４１内部の構成については、後で詳しく説明する。ロウデコーダ４２は、ロウアドレスをデコーダし、メモリセルアレイ４１のワード線を選択する。ＳＡ制御回路４３は、メモリセルアレイ４１の内部に含まれるセンスアンプ（図示せず）の動作を制御する。
【００３１】
ＦＩＦＯ回路４４は、リードコマンド実行時には、メモリセルアレイ４１から並列に読出した複数のビットのデータをシリアルデータに変換してデータ入出力回路４５へ出力する。また、ライトコマンド実行時には、ＤＱ端子からデータ入出力回路４５を介してシリアルに入力したデータを並列データに変換してメモリセルアレイ４１へ書込みデータとして送る。データ入出力回路４５は、ＦＩＦＯ回路４４と外部データ入出力端子であるＤＱ端子との間でデータの入出力を行う。なお、ＦＩＦＯ回路４４とデータ入出力回路４５には、ＤＬＬ回路３７からクロックが供給されており、外部の装置との間でクロックに同期して高速にデータの入出力が行えるように制御している。内部電源発生回路４６は、外部電源端子ＶＤＤ、ＶＳＳから供給される電源を使って、内部の動作に必要な電源を生成する。内部電源発生回路４６が生成する電源のうち、主なものを説明しておく。ＶＡＲＹは、ＳＡ制御回路４３へ供給され、ビット線のハイレベルを駆動する電源である。ワード線ライト電圧ＶＷＬＷ、ワード線リード電圧ＶＷＬＲ、ワード線プリチャージ電圧ＶＷＬＰ、ワード線スタンバイ電圧ＶＷＬＳは、それぞれ、ロウデコーダ４２に供給され、ワード線を駆動する電源となる電圧である。
【００３２】
図３は、第１の実施形態によるメモリセル領域周辺の回路配置図である。図３には、図２におけるメモリセルアレイ４１内の破線で示す領域６０の内部の回路配置を示している。図２のメモリセルアレイ４１の内部には、図３に示すセル領域６１がマトリクス状に多数配置されており、図３は、そのマトリクス状に多数配置されたセル領域６１の内、一つのセル領域６１−１とその周辺の回路配置を示す。セル領域６１−１の上下には、それぞれサブワードドライバＳＷＤを配置する領域であるＳＷＤ領域６２−１、６２−２が設けられている。ＳＷＤ領域６２−１、６２−２に設けられたサブワードドライバＳＷＤからは、（サブ）ワード線ＷＬが交互にセル領域６１−１へ配線されている。また、ＳＷＤ領域６２−１に設けられたサブワードドライバＳＷＤが駆動するワード線ＷＬは、ＳＷＤ領域６２−１を介してセル領域６１−１と隣接する別のセル領域６１−２へも配線されている。同様に、ＳＷＤ領域６２−２のサブワードドライバＳＷＤが駆動するワード線ＷＬは、セル領域６１−３へも配線されている。
【００３３】
セル領域６１−１の左右には、それぞれセンスアンプＳＡを配置する領域であるＳＡ領域６３−１、６３−２が設けられている。ＳＡ領域６３−１、６３−２に設けられたセンスアンプＳＡからは、ビット線ＢＬが交互にセル領域６１−１へ配線されている。また、ＳＡ領域６３−１に設けられたセンスアンプＳＡからは、ＳＡ領域６３−１を介してセル領域６１−１と隣接する別のセル領域６１−４にも別のビット線が配線されている。同様に、ＳＡ領域６３−２のセンスアンプＳＡからは、セル領域６１−５にも別のビット線ＢＬＡが配線されている。セル領域６１−１の内部には、各ビット線ＢＬと各ワード線ＷＬとの交点に対応して複数のメモリセル６６がマトリクス状に配置されている。
【００３４】
図３における１個のメモリセル６６の内部の回路を図４（ａ）に示す。図４（ａ）において、ビット線ＢＬと電源ノードであるＶＳＳとの間には、アノードがビット線ＢＬに、カソードが電源ノードＶＳＳに接続されたサイリスタが設けられている。サイリスタは、エミッタがカソードに、ベースがフローティングボディＦＢに、コレクタが寄生抵抗ｒ１を介して領域ＦＮに接続されたＮＰＮトランジスタＱ１と、エミッタが寄生抵抗ｒ３を介してアノードに、ベースが領域ＦＮに、コレクタが寄生抵抗ｒ２を介してフローティングボディＦＢに接続されたＰＮＰトランジスタＱ２を備えている。また、フローティングボディＦＢとワード線ＷＬとの間には、キャパシタＣ１が設けられている。なお、図４（ｂ）には、図１、図３等に使用しているメモリセル６６の簡略化した回路図記号を示す。すなわち、図４のメモリセル６６は、１個のサイリスタと１個のキャパシタＣ１を含んでいるが、ＭＯＳトランジスタは含まれていない。
【００３５】
図５は、メモリセル６６のフローティングボディＦＢ・ＶＳＳ間（図４（ａ）のトランジスタＱ１のベースエミッタ間）のＰＮダイオードの順方向特性を示すグラフである。図５（ａ）（ｂ）の横軸Ｖ（ＦＢ）は、共に、フローティングボティＦＢのＶＳＳに対する電圧である。図５（ａ）では、縦軸の電流値をリニア表示し、図５（ｂ）では、縦軸の電流値を指数表示している。図５に示すとおり、フローティングボディＦＢ・ＶＳＳ間のＰＮダイオードの順方向に流れる電流値は、Ｖ（ＦＢ）、すなわち順方向電圧に指数関数的に依存する。図５に示す例では、ダイオードの順方向電圧がＶＢＩ（ビルトインポテンシャルの電圧）では、１０ｎＡの電流が流れる。
【００３６】
図６は、第１の実施形態におけるメモリセル領域の一例を示す平面図である。図６に図示する平面は、図３に符号６９の破線で示す領域内の平面図である。また、図６のＡ−Ａ断面を矢印の方から見た断面図を図７に示す。図７において、Ｐ型半導体基板１の主表面にＮ型カソード２とＰ−ボディー３の拡散層４がその順番に積層して設けられている。拡散層４の表面からはＳＴＩ（シャロートレンチアイソレーション）６がくさび状に設けられ、Ｎ型カソード２にまで達している。各メモリセル間はこのＳＴＩ６によって区画されている。また、各ＳＴＩ６の底面にはＰ型半導体基板１とＮ型カソード２に接して埋め込みメタル５が設けられている。Ｎ型カソード２は、埋め込みメタル５を通して電気的に接続され各メモリセル共通の電源ノードとなっている。ＳＴＩによって仕切られたメモリセル毎のＰ−ボディー３の表面の中央には拡散層４の表面からリセス７がくさび状に設けられている。メモリセル毎にリセス７により二つに分けられたＰ−ボディー３の片側の表面には、Ｎ型拡散層８とＰ型拡散層であるＰ型アノード９がその順番に積層されている。
【００３７】
Ｐ型アノード９を含む拡散層４の表面には層間膜１０が設けられ全面を覆っている。Ｐ型アノード９の表面の層間膜１０にはビット線コンタクト１１が設けられ、Ｐ型アノード９はビット線コンタクト１１を介して層間膜１０の上層に設けられたビット線１２に接続されている。ビット線１２の側面と上面は窒化膜であるサイドウォール１３により覆われている。また、リセス７によってＮ型拡散層８、Ｐ型アノード９と隔てて設けられたＰ−ボディー３のもう片側の表面には層間膜１０を貫通して容量コンタクト１４が設けられ、ビット線１２より上層に設けられたキャパシタの下部電極１５へと接続されている。さらに下部電極１５の上層には容量膜１６を挟んでワード線１７がメモリセル構造の最上層の配線層として設けられている。
【００３８】
メモリセルは、Ｐ型アノード９、Ｎ型拡散層８、Ｐ−ボディー３、Ｎ型カソード２からなるサイリスタのＰ型アノード９がビット線コンタクト１１を介してビット線１２に接続され、サイリスタのＮ型カソード２は電源ノードとなる。また、Ｎ型カソード２及び、または埋め込みメタル５は図示しない外部電源端子ＶＳＳに接続されている。さらに、サイリスタのＰ−ボディー３は容量コンタクト１４を介して（下部）電極１５、容量膜１６、ワード線１７からなるキャパシタを介してワード線１７に接続されている。さらに、リセス７を設け、リセス７によって、容量コンタクト１４へ接続されたＰ−ボディー３から分離された領域にＰ型アノード９及びＮ型拡散層８を形成している。
【００３９】
図６、図７に図示するとおり、メモリセルには寄生トランジスタを含めてＭＯＳトランジスタを用いていない。従って、ＧＩＤＬ電流等メモリセルにＭＯＳトランジスタを用いることにより生じる問題は発生しない。さらに、キャパシタは容量コンタクト１４を介してメモリ素子であるサイリスタと電気的に接続されているが、キャパシタとメモリ素子であるサイリスタはそれぞれ独立して設けられている。したがって、メモリ素子の各半導体領域の不純物濃度等を最適化してもそれがキャパシタの特性に影響を与えることはない。また、キャパシタの容量は、メモリ素子の特性に影響を与えることなく必要にして十分な容量を設けることができる。
【００４０】
なお、非特許文献１にも記述されているようにＭＯＳトランジスタの寄生容量をセル容量とした図２３（ａ）の従来のサイリスタメモリの場合、３０ｎｍプロセス以下で、ボディー節点ＦＢ（ＮＭＯＳトランジスタのバックバイアス）とゲートとの間のセル容量値は、１０ａＦ（アトファラッド：１Ｅ−１８）から５０ａＦ程度であり、非常に小さい。将来プロセスが微細化すると、ボディー節点ＦＢとゲートとの間の面積が小さくなり、更にセル容量が小さくなる。このため微小なセルリーク電流があるとすぐにリフレッシュ特性が悪化する。ちなみにＤＲＡＭのセル容量は２５ｆＦ（フェムトファラッド：１Ｅ−１５）程度で、このＮＭＯＳトランジスタの寄生容量よりも約３桁大きい。
【００４１】
ホールや電子などのキャリアの電荷は０．１６ａＣ（アトクーロン）であるので、例えばセル容量が１６ａＦの場合は、キャリア１個のリークでボディー節点ＦＢのレベルが１０ｍＶも変動する。書込み動作後のボディー節点ＦＢのレベルに対し、０．５Ｖ以上変動すると読出し不良になると仮定すると、わずか５０個のキャリアのリークで読出し不良やリフレッシュの不良が発生する。５０個程度の少ないキャリアがリークする時間は確率的な揺らぎで、毎回大きく変動する。５０個では１σ（シグマ：標準偏差）は約１４％の揺らぎに相当し、この値はリークする時間の揺らぎにほぼ一致する。この揺らぎの確率はポアソン分布で正確に計算できる。従って、リフレッシュの不再現性が著しく発生し、リフレッシュ不良ビットのリダンダンシ救済や、選別が困難である。この問題を対策するにはセル容量を大きくして、リフレッシュの不良に至るキャリアのリーク個数を多くするしかない。発明者の計算ではそのキャリアの個数が約１０００個以上必要と見積もっている。すなわち、セル容量は約０．３２ｆＦ（＝０．１６ａＣ×１０００個／０．５Ｖ）以上必要である。
【００４２】
図７に示すデバイス構造例では、コンケーブ型（電極１５が王冠型でその内側が容量）のキャパシタ構造とした例であるが、ＤＲＡＭのキャパシタのプロセス工程と同じプロセス工程で作成できる。ＤＲＡＭのキャパシタ構造には各種の構造があり、どんな構造でも適用可能である。一般的にＤＲＡＭではセルリーク電流値と必要なリフレッシュ特性との積にて、約２０ｆＦ以上の容量が必要とされており、そのセル容量確保のため近年微細化が困難になっている。一方本発明の半導体記憶装置ではセルリーク電流値は上記のように大幅に改善できるため、ＤＲＡＭと同値のリフレッシュ特性の場合、セル容量を小さくしても良い。もしセルリーク電流をＤＲＡＭよりも２桁以上削減できた場合は、上述したように０．３２ｆＦ程度まで許容可能である。
【００４３】
また、キャパシタの容量値そのものはＤＲＡＭと比べると原理的に小さくすることが可能である。すなわち、セルデータの読出し時には、ワード線とビット線の選択によりメモリ素子であるサイリスタが能動素子として動作しビット線を駆動する。従って、単にメモリセルの容量についてスイッチを介して読出すに過ぎないＤＲＡＭと比較すれば、原理的に容量を小さくすることが可能である。また、メモリ素子は単に３つのＰＮ接合を備えていればよく、ＭＯＳトランジスタの様に半導体基板の表面を用いなくとも能動素子として機能させることが可能であるので、メモリ素子を図７に示すように半導体基板に対して縦型に設けることによりセル面積の縮小化が容易である。
【００４４】
（サイリスタメモリセルの動作原理）
図４（ａ）の回路図を参照し、サイリスタメモリのセルの動作原理の概要を説明する。ＦＢ節点の電圧をセルキャパシタの容量を介して低い電圧から上昇させて行った場合に、ＦＢ節点（Ｐ型領域）とカソードＶＳＳ（Ｎ型領域）との間の電圧が、そのＰＮ接合のビルトインポテンシャルＶＢＩの電圧付近まで達すると、ＦＢ節点からカソードＶＳＳへダイオードの順方向電流が流れ始める。この電流はＮＰＮバイポーラトランジスタＱ１のベースエミッタ間電流と等価である。
【００４５】
ビット線ＢＬ（アノード）が十分高い電圧のときにＦＢ節点の電圧をセルキャパシタの容量を介して上昇させていくと、電圧ＶＢＩ付近まで達した時に、ＮＰＮバイポーラトランジスタＱ１が弱くオンして節点ＦＮが低いレベルに低下して行き、それによりＰＮＰバイポーラトランジスタＱ２がオンしてＦＢ節点を更に高い電圧まで持ち上げる。その結果ＮＰＮバイポーラトランジスタＱ１がより強くオンして 、サイリスタメモリセルのアノードＢＬとカソードＶＳＳが導通状態になる。
【００４６】
サイリスタメモリのセルが一度導通状態になると、ビット線ＢＬ（アノード）に十分高い電圧が印加されている限り、セルキャパシタの容量を介してＦＢ節点にカップリング電圧を与えても導通状態を保持する。
【００４７】
サイリスタメモリのセルの非導通化は、アノードＢＬとカソードＶＳＳ電位差を電圧ＶＢＩ以下の小さな電位差にすることによって行われる。ビット線ＢＬを電圧ＶＢＩ以下にすると、ＦＢ節点はＰＮ接合のリーク電流により電圧ＶＢＩ以下まで下がって行く。その結果ＮＰＮバイポーラトランジスタＱ１がオフするため、サイリスタメモリのセルのアノードＢＬとカソードＶＳＳが非導通状態になる。
【００４８】
ビット線ＢＬ（アノード）が電圧ＶＢＩ以下の十分低い電圧のときにＦＢ節点の電圧を上昇させてもＮＰＮバイポーラトランジスタＱ１及びＰＮＰバイポーラトランジスタＱ２はオフした状態を保つため、サイリスタメモリセルのアノードＢＬとカソードＶＳＳは常に導通することはない。
【００４９】
図１は、第１の実施形態におけるセンスアンプＳＡ及びその周辺回路の回路図である。センスアンプＳＡにはセル領域からビット線ＢＬが接続され、隣接する別のセル領域Ａからはビット線ＢＬＡが接続されている。Ｎ型トランジスタＮ１のソースドレインの一方はビット線ＢＬに接続され、ソースドレインの他方はビット線ドライブ電源信号ＶＢＬＰに接続されている。また、ゲートはビット線ドライブ制御信号ＢＬＤＩＳに接続されている。ビット線ドライブ電源信号ＶＢＬＰは、ＳＡ制御回路４３（図２参照）に含まれるビット線ドライブ電源回路５５から出力される電源信号である。ビット線ドライブ電源回路５５は、タイミングジェネレータ３６が出力する制御信号ＶＢＬＰＣにより、電源ＶＡＲＹ又は電源ＶＳＳをビット線ドライブ電源信号ＶＢＬＰとして出力する。また、Ｎ型トランジスタＮ１と同様にビット線ＢＬＡにはＮ型トランジスタＮ１Ａが設けられている。Ｎ型トランジスタＮ１、Ｎ１Ａは、それぞれ、ビット線ＢＬ、ＢＬＡの電圧をセンスアンプＳＡが保持するデータに係わらず、電源ＶＡＲＹ又は電源ＶＳＳに固定する。
【００５０】
ビット線ＢＬには、Ｎ型トランジスタＮ２のソースドレインの一方が接続され、ソースドレインの他方には反転センスアンプビット線ＢＬＳＡＢが、ゲートには制御信号ＴＧＲが接続されている。制御信号ＴＧＲは、ビット線ＢＬのデータの読出し動作時に活性化されハイレベルとなる信号で、読出し動作時にＮ型トランジスタＮ２を介してビット線ＢＬは反転センスアンプビット線ＢＬＳＡＢに接続される。同様に、ビット線ＢＬＡと反転センスアンプビット線ＢＬＳＡＢとの間にはＮ型トランジスタＮ２Ａが設けられ、Ｎ型トランジスタＮ２Ａのゲートには制御信号ＴＧＲＡが接続されている。
【００５１】
また、ビット線ＢＬには、Ｎ型トランジスタＮ３のソースドレインの一方が接続され、ソースドレインの他方には非反転センスアンプビット線ＢＬＳＡＴが、ゲートには制御信号ＴＧＷが接続されている。制御信号ＴＧＷは、書込み動作時にビット線ＢＬをセンスアンプＳＡのデータに基づいて駆動するときに活性化されハイレベルとなる信号で、書込み動作時にＮ型トランジスタＮ３を介してビット線ＢＬは非反転センスアンプビット線ＢＬＳＡＴに接続される。同様に、ビット線ＢＬＡと非反転センスアンプビット線ＢＬＳＡＴとの間にはＮ型トランジスタＮ３Ａが設けられ、Ｎ型トランジスタＮ３Ａのゲートには制御信号ＴＧＷＡが接続されている。
【００５２】
反転センスアンプビット線ＢＬＳＡＢと非反転センスアンプビット線ＢＬＳＡＴとの間にはフリップフロップＦ．Ｆ．が設けられ、反転センスアンプビット線ＢＬＳＡＢと非反転センスアンプビット線ＢＬＳＡＴとの電位差を増幅する。フリップフロップＦ．Ｆ．はＰ型トランジスタＰ３、Ｐ４及びＮ型トランジスタＮ４、Ｎ５を備えている。また、フリップフロップＦ．Ｆ．にはＰ型トランジスタの電源としてＳＡＰが、Ｎ型トランジスタの電源としてＳＡＮが接続されている。電源ＳＡＰとＳＡＮはフリップフロップＦ．Ｆ．の動作が必要なときにだけ活性化する。活性化するときの電源ＳＡＰは電源ＶＡＲＹと同電位であり、電源ＳＡＮは電源ＶＳＳと同電位である。この電源ＳＡＰとＳＡＮの電圧、及び電源ＶＡＲＹの電圧によりビット線ＢＬの最大振幅が決まる。不活性のときの電源ＳＡＰは電源ＶＳＳと同電位であり、電源ＳＡＮは電源ＶＡＲＹと同電位である。
【００５３】
Ｎ型トランジスタＮ６は、反転センスアンプビット線ＢＬＳＡＢと反転ＩＯ線ＩＯＢとを接続するスイッチであり、Ｎ型トランジスタＮ７は、非反転センスアンプビット線ＢＬＳＡＴと非反転ＩＯ線ＩＯＴとを接続するスイッチである。Ｎ型トランジスタＮ６とＮ７は共にカラム選択信号ＹＳにより導通非導通が制御される。メモリセルアレイの外部からデータを書込むときや、メモリセルアレイのデータを外部に読出すときは、このＮ型トランジスタＮ６とＮ７を介してセンスアンプＳＡの反転センスアンプビット線ＢＬＳＡＢと反転ＩＯ線ＩＯＢ及び非反転センスアンプビット線ＢＬＳＡＴと非反転ＩＯ線ＩＯＴが接続され、リードライトデータの入出力を行う。
【００５４】
Ｐ型トランジスタＰ２が非反転センスアンプビット線ＢＬＳＡＴとビット線判定基準電源ＶＢＬＲＥＦとの間に接続されている。Ｐ型トランジスタＰ２のゲートには制御信号ＡＣＴＢが接続されている。制御信号ＡＣＴＢは読出し動作時に活性化してロウレベルになる。
【００５５】
なお、Ｎ型トランジスタＮ１、Ｎ２、Ｎ３、Ｎ１Ａ、Ｎ２Ａ、Ｎ３Ａには、周囲の他のトランジスタより高耐圧の厚膜トランジスタが用いられる。なお、上記Ｎ型トランジスタ、Ｐ型トランジスタには、好ましくは、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタを用いることができる。
【００５６】
（第１の実施形態の動作：メモリセルへの書込み動作）
次に第１の実施形態の動作について説明する。図８は第１の実施形態のメモリセル書込み波形図である。図１と図８を参照してメモリセル６６への書込み動作から説明する。
【００５７】
図８においてタイミングＴＷ１まではスタンバイ状態、すなわちビット線、ワード線が共に非選択の状態である。この状態では、ビット線ドライブ電源信号ＶＢＬＰがＶＳＳレベル、ビット線ドライブ制御信号ＢＬＤＩＳがハイレベル、制御信号ＴＧＲ、ＴＧＷがいずれもロウレベルとなり、ビット線ＢＬはセンスアンプＳＡの非反転センスアンプビット線ＢＬＳＡＴ、反転センスアンプビット線ＢＬＳＡＢから切り離されてロウレベル（ＶＳＳ）に固定される。また、センスアンプＳＡのフリップフロップＦ．Ｆ．のＰ型トランジスタの電源ＳＡＰにＶＡＲＹ電圧が、Ｎ型トランジスタの電源ＳＡＮにはＶＳＳ電圧が供給されフリップフロップＦ．Ｆ．が活性化されており、制御信号ＡＣＴＢは非活性化レベルのハイレベルである。この状態では、フリップフロップＦ．Ｆ．は予めＩＯ線ＩＯＴ、ＩＯＢから入力した書込みデータを保持している。従ってこのときの非反転センスアンプビット線ＢＬＳＡＴの電圧は、書込みデータがハイレベルである場合は電圧ＶＡＲＹと同電位、書込みデータがロウレベルである場合は電圧ＶＳＳと同電位である。
【００５８】
また、ワード線は非選択レベルのワード線スタンバイ電圧ＶＷＬＳに固定されている。このとき、メモリ素子（サイリスタ）のＦＢ節点（図４（ａ）参照。図７のＰ−ボディー３に相当）はメモリセルが保持しているデータの論理レベルによりＶＨまたはＶＬの電位にある。ＶＨはＶＬより高い電位にあるが、電圧ＶＢＩより低い電位である。
【００５９】
タイミングＴＷ１になるとビット線ドライブ電源回路５５はビット線ドライブ電源信号ＶＢＬＰを電圧ＶＳＳから電圧ＶＡＲＹに立ち上げる。ビット線ドライブ制御信号ＢＬＤＩＳはハイレベルを維持しているので、ビット線ＢＬの電圧も電圧ＶＳＳから電圧ＶＡＲＹに立ち上がる。この段階では、ビット線ＢＬの電圧がハイレベルのＶＡＲＹまで上昇しても、ワード線ＷＬの電圧がスタンバイ電圧ＶＷＬＳを維持しているので、ＦＢ節点の電圧はタイミングＴＷ１以前の電圧を維持したままであり、メモリ素子は動作することはない。
【００６０】
次にタイミングＴＷ２になるとサブワードドライバＳＷＤはワード線ＷＬの電圧をワード線ライト電圧ＶＷＬＷまで上昇させる。これに伴いセルキャパシタの容量を介してＦＢ節点の電圧は、これまでメモリセルに保持していたデータがハイレベルＶＨの場合は電圧ＶＢＩ以上まで、データがロウレベルＶＬの場合は電圧ＶＢＩ付近まで、上昇する。
【００６１】
センスアンプＳＡのフリップフロップＦ．Ｆ．に保持されている書込みデータに係わらず、ビット線ＢＬがハイレベル（ＶＡＲＹ）に駆動されているので、サイリスタが導通状態になる。サイリスタが導通状態になるとビット線ＢＬの電圧は、Ｎ型トランジスタＮ１のオン抵抗及びビット線ＢＬの抵抗分だけ若干低下する。またメモリセル６６のＦＢ節点（図４（ａ）参照）は、ＰＮＰバイポーラトランジスタＱ２のオン抵抗や、ＦＢ節点とＶＳＳ（カソード）との間のＰＮ接合ダイオードの特性（図５参照）、及び寄生抵抗ｒ１、ｒ２、ｒ３などとの比で決まる電圧ＶＯＮのレベルになる。
【００６２】
タイミングＴＷ４で、ビット線ドライブ制御信号ＢＬＤＩＳをハイレベルからロウレベルに立ち下げ、制御信号ＴＧＷをロウレベルからハイレベルに立ち上げる。このことでビット線ＢＬは非反転センスアンプビット線ＢＬＳＡＴと接続され、メモリセル６６にハイレベルを書込む場合のビット線電圧ＢＬ「Ｈ」は電圧ＶＡＲＹが供給され続け、メモリセル６６のサイリスタの導通状態が保持される。一方、メモリセルにロウレベルを書込む場合のビット線電圧ＢＬ「Ｌ」は電圧ＶＳＳの供給に切換わり、メモリセル６６のサイリスタが非導通化し、メモリセルのＦＢ節点の電圧ＦＢ「Ｌ」は、ＦＢ節点（Ｐ型領域）とカソードＶＳＳ（Ｎ型領域）との間のＰＮ接合により電圧ＶＢＩまで高速にレベルが低下する。
【００６３】
なお、ビット線ドライブ電源信号ＶＢＬＰの電圧レベルは、タイミングＴＷ４以降、再びビット線ドライブ制御信号ＢＬＤＩＳをハイレベルに立ち上げるタイミングＴＷ６までの間に電圧ＶＳＳまで立ち下げておく。
【００６４】
タイミングＴＷ５になると、サブワード線ドライバＳＷＤはビット線の電圧をワード線ライト電圧ＶＷＬＷとワード線スタンバイ電圧ＶＷＬＳとの中間電圧であるワード線プリチャージ電圧ＶＷＬＰまで引き下げる。メモリセルにハイレベルを書込む場合はビット線がハイレベル（ＶＡＲＹ）を維持しており、メモリ素子であるサイリスタが導通状態であるので、ワード線の電圧がワード線プリチャージ電圧ＶＷＬＰまで下がってもＦＢ節点の電圧は電圧ＶＯＮを維持する。
【００６５】
一方、メモリセルに書込むデータがロウレベルであり、ビット線ＢＬの電圧がタイミングＴＷ４で電圧ＶＳＳまで立下がっている場合は、サイリスタはすでに非導通の状態となっているのでワード線の電圧の低下につれて、セルキャパシタの容量を介してＦＢ節点の電圧は電圧ＶＢＩよりさらに低い電圧へと低下する。
【００６６】
タイミングＴＷ６では、制御信号ＴＧＷが立ち下がり、ビット線ＢＬが非反転センスアンプビット線ＢＬＳＡＴから切り離されると共に、ビット線ドライブ制御信号ＢＬＤＩＳが立ち上がりビット線ＢＬの電圧はビット線ドライブ電源信号ＶＢＬＰの電圧レベルである電圧ＶＳＳに固定される。また、センスアンプＳＡのフリップフロップＦ．Ｆ．の電源ＳＡＰをロウレベルに、ＳＡＮをハイレベルにして、フリップフロップＦ．Ｆ．を不活性化する。したがってタイミングＴＷ６以降では非反転センスアンプビット線ＢＬＳＡＴはフローティング状態となる。
【００６７】
メモリセルへの書込みデータがハイレベルであった場合には、ビット線ＢＬの電圧がＶＳＳへ低下する事に伴って、サイリスタであるメモリ素子の導通状態は終了し、ＦＢ節点のレベルも電圧ＶＢＩまで高速に低下する。一方、メモリセルへの書込みデータがロウレベルであった場合は、ビット線ＢＬの電圧はロウレベル（ＶＳＳ）を維持するのでメモリセルの状態に変化は起きない。
【００６８】
タイミングＴＷ７ではワード線ＷＬの電圧をワード線プリチャージ電圧ＶＷＬＰからワード線スタンバイ電圧ＶＷＬＳまで引き下げる。メモリ素子であるサイリスタは非導通状態となっているので、セルキャパシタの容量を介してＦＢ節点の電圧も低下する。メモリセルへの書込みデータがハイレベルであった場合には電圧ＶＨまで低下し、書込みデータがロウレベルであった場合にはさらに低い電圧ＶＬまで低下する。このＶＨとＶＬとの電位差がメモリセルに書きこまれたデータとしてＦＢ節点に保持される。
【００６９】
上記の説明から理解できるように、書込み動作ではビット線ＢＬの電圧がＶＳＳへ低下する事に伴ってメモリ素子が非導通化した後、ＦＢ節点はセルキャパシタの容量を介してワード線ＷＬの電圧変化量のカップリングを受けるため、書込み動作後のＦＢ節点の電圧は、書込みデータがハイレベル、ロウレベルの時にそれぞれ、
ＶＨ＝ＶＢＩ−ΔＶＰ    （式１)
ＶＬ＝ＶＢＩ−ΔＶＷ    （式２）
である。ΔＶＰは、ワード線プリチャージ電圧ＶＷＬＰとワード線スタンバイ電圧ＶＷＬＳとの差電位であり、またΔＶＷは、ワード線ライト電圧ＶＷＬＷとワード線スタンバイ電圧ＶＷＬＳとの差電位である。
【００７０】
厳密に言えば、書込みの各タイミング設定によって書込み後のＦＢ節点レベルは（式１）、（式２）から若干異なる場合もある。例えば、上記書込みタイミングにおいて、タイミングＴＷ４からタイミングＴＷ５までの期間を短く設定していればメモリセルにロウレベルを書込んだ場合のＦＢ「Ｌ」の電位はほぼ正確にＶＬレベルとなるが、タイミングＴＷ４からタイミングＴＷ５までの期間を長く設定するとタイミングＴＷ５の直前のＦＢ「Ｌ」レベルが図５に示した特性に従って電圧ＶＢＩよりも低くなるので、その分、書込み動作後のＦＢ「Ｌ」レベルが（式２）よりも低くなる。本明細書において、ＶＨ、ＶＬのレベルはそれぞれ（式１）、（式２）の計算式の値と定義する。
【００７１】
また、ビルトインポテンシャル電圧ＶＢＩには温度依存性があり、低温側で電圧ＶＢＩは高くなり、高温側で電圧ＶＢＩは低くなるという特性を持っている。これに伴って、電圧ＶＨ、ＶＬも低温側で高くなり、高温側で低くなる。
【００７２】
（メモリセルの読出し動作）
図９は第１の実施形態のメモリセル読出し波形図である。図１と図９を参照してメモリセルへの読出し動作について説明する。タイミングＴＲ１まではスタンバイ状態、すなわちビット線、ワード線が共に非選択の状態である。この状態では、ビット線ドライブ電源信号ＶＢＬＰがＶＳＳレベル、ビット線ドライブ制御信号ＢＬＤＩＳがハイレベル、制御信号ＴＧＲ、ＴＧＷがいずれもロウレベルとなり、ビット線ＢＬはセンスアンプＳＡの非反転センスアンプビット線ＢＬＳＡＴ、反転センスアンプビット線ＢＬＳＡＢから切り離されてトランジスタＮ１によりロウレベル（ＶＳＳ）に固定される。また、センスアンプＳＡのフリップフロップＦ．Ｆ．のＰ型トランジスタの電源ＳＡＰはロウレベル、Ｎ型トランジスタの電源ＳＡＮはハイレベルで、フリップフロップＦ．Ｆ．は不活性の状態であり、非反転センスアンプビット線ＢＬＳＡＴ、反転センスアンプビット線ＢＬＳＡＢはいずれもフローティングの状態である。なお、制御信号ＡＣＴＢも非活性化レベルのハイレベルである。また、メモリセルのＦＢ節点はメモリセルが保持しているデータによってＶＨまたはＶＬ電圧にあるものとする。
【００７３】
タイミングＴＲ１になるとビット線ドライブ電源回路５５はビット線ドライブ電源信号ＶＢＬＰを電圧ＶＳＳから電圧ＶＡＲＹに立ち上げる。ビット線ドライブ制御信号ＢＬＤＩＳはハイレベルを維持しているので、ビット線ＢＬは、ビット線ドライブ電源信号ＶＢＬＰが出力する電圧により、電圧ＶＳＳから電圧ＶＡＲＹに立ち上がる。同時に、制御信号ＴＧＲがハイレベルとなり活性化して反転センスアンプビット線ＢＬＳＡＢは、ビット線ＢＬと接続されるので、反転センスアンプビット線ＢＬＳＡＢの電圧も電圧ＶＡＲＹまで上昇する。また、制御信号ＡＣＴＢがロウレベルに立ち下がり活性化するので、非反転センスアンプビット線ＢＬＳＡＴの電圧は、ビット線リファレンス電圧ＶＢＬＲＥＦに等しくなる。
【００７４】
タイミングＴＲ２では、サブワードドライバＳＷＤがワード線ＷＬの電圧をワード線リード電圧ＶＷＬＲまで上昇させる。ワード線リード電圧ＶＷＬＲは、ワード線ライト電圧ＶＷＬＷより低くワード線プリチャージ電圧ＶＷＬＰより高い電圧である。タイミングＴＲ２でワード線の電圧がワード線リード電圧ＶＷＬＲまで立ち上がることによってメモリセルのキャパシタの容量を介してＦＢ節点の電圧も引き上げられる。メモリセルがハイレベルを保持しておりＦＢ節点の電圧がＶＨレベルにあった場合は、ワード線の立ち上げによってＦＢ節点の電圧はメモリ素子（サイリスタ）が導通状態になる電圧ＶＢＩまで上昇し、メモリ素子は導通状態になる。一方、メモリセルがロウレベルを保持しておりＦＢ節点の電圧がＶＬレベルにあった場合は、ワード線の立ち上げによってＦＢ節点の電圧は上昇するもののメモリ素子（サイリスタ）が導通状態になる電圧ＶＢＩまでは上昇しない。従ってメモリ素子は導通状態にならない。
【００７５】
タイミングＴＲ３ではビット線ドライブ制御信号ＢＬＤＩＳをロウレベルに立ち下げ、ビット線ＢＬを電圧ＶＡＲＹに固定していた状態から開放する。反転センスアンプビット線ＢＬＳＡＢはＮ型トランジスタＮ２を介してビット線ＢＬに接続されているのでメモリセルのメモリ素子（サイリスタ）が導通している場合はビット線ＢＬ、反転センスアンプビット線ＢＬＳＡＢの電圧は徐々に低下していく。一方、メモリ素子（サイリスタ）が導通していない場合は電流が流れるルートがないのでビット線ＢＬ、反転センスアンプビット線ＢＬＳＡＢの電圧は電圧ＶＡＲＹを保持する。なお、非反転センスアンプビット線ＢＬＳＡＴはＰ型トランジスタＰ２を介してビット線リファレンス電圧ＶＢＬＲＥＦを維持する。また、ビット線ドライブ電源信号ＶＢＬＰの電圧レベルは、タイミングＴＲ３以降、再びビット線ドライブ制御信号ＢＬＤＩＳをハイレベルに立ち上げるタイミングＴＲ７までの間に電圧ＶＡＲＹから電圧ＶＳＳに立ち下げておく。
【００７６】
タイミングＴＲ４では制御信号ＴＧＲをロウレベルに立ち下げ、ビット線ＢＬと反転センスアンプビット線ＢＬＳＡＢとの接続を切り離す。同時に読出し制御信号ＡＣＴＢをハイレベルに立ち上げ、非反転センスアンプビット線ＢＬＳＡＴをビット線リファレンス電圧ＶＢＬＲＥＦから切り離す。
【００７７】
続くタイミングＴＲ５ではセンスアンプＳＡのフリップフロップＦ．Ｆ．のＰ型トランジスタの電源ＳＡＰをハイレベル（ＶＡＲＹ）に、Ｎ型トランジスタの電源ＳＡＮをロウレベル（ＶＳＳ）に設定し、フリップフロップＦ．Ｆ．を活性化してフリップフロップＦ．Ｆ．により非反転センスアンプビット線ＢＬＳＡＴと反転センスアンプビット線ＢＬＳＡＢとの電位差の増幅を開始する。ここで、メモリセルがハイレベルを保持していてワード線の立ち上げによってメモリ素子が導通した場合には、反転センスアンプビット線ＢＬＳＡＢの電圧が基準電圧ＶＢＬＲＥＦ以下の電圧まで低下しているので、非反転センスアンプビット線ＢＬＳＡＴがハイレベルに、反転センスアンプビット線ＢＬＳＡＢがロウレベルに増幅される。一方、メモリセルがロウレベルを保持していてワード線の立ち上げによってもメモリ素子が導通しない場合には反転センスアンプビット線ＢＬＳＡＢの電圧は電圧ＶＡＲＹを保持しているので、非反転センスアンプビット線ＢＬＳＡＴがロウレベルに、反転センスアンプビット線ＢＬＳＡＢがハイレベルに増幅される。
【００７８】
タイミングＴＲ６では、サブワードドライバＳＷＤはワード線の電圧をワード線リード電圧ＶＷＬＲからワード線プリチャージ電圧ＶＷＬＰまで引き下げる。メモリセルがハイレベルを保持していた場合はビット線ＢＬの電圧は徐々に低下しつつあるもののまだメモリ素子（サイリスタ）は導通しておりＰＮＰトランジスタＱ２（図４（ａ）参照）がオンしているのでＦＢ節点の電圧はビルトインポテンシャル電圧ＶＢＩ以上の電圧を維持する。一方、メモリセルがロウレベルを保持していた場合はメモリ素子（サイリスタ）は導通していないのでメモリセルのキャパシタによる容量を介してワード線の電圧低下につれてＦＢ節点の電圧も低下する。
【００７９】
タイミングＴＲ７では、ビット線ドライブ制御信号ＢＬＤＩＳを立ち上げ、ビット線ＢＬの電圧をロウレベル（ＶＳＳ）に固定する。メモリセルがハイレベルを保持していた場合、メモリ素子（サイリスタ）は非導通状態となり、ＦＢ節点のレベルは電圧ＶＢＩまで高速に低下する。一方、メモリセルがロウレベルを保持していた場合にはメモリ素子は非導通状態を維持するのでＦＢ節点の電圧は変化しない。
【００８０】
タイミングＴＲ８ではサブワードドライバＳＷＤはワード線の電圧をワード線プリチャージ電圧ＶＷＬＰからワード線スタンバイ電圧ＶＷＬＳまで引き下げる。メモリ素子（サイリスタ）は非導通状態となっているので、セルキャパシタの容量を介してＦＢ節点の電圧も低下する。メモリセルへの書込みデータがハイレベルであった場合には（式１）の電圧、すなわち電圧ＶＨまで低下し、書込みデータがロウレベルであった場合にはタイミングＴＲ１より以前の電圧である電圧ＶＬまで低下する。すなわち、読出し動作前のメモリセルのデータは読出し動作を行っても保持されている。
【００８１】
（第１の実施形態による効果）
第１の実施形態による半導体装置では、メモリセルに対するデータの書込み時において、書込みデータがハイレベルであるかロウレベルであるか否かによらず、必ず、メモリセルを導通させてから、書込みデータに基づく書込みを行っている。この動作により、書込み以前にＦＢ節点に保持されていたデータの論理レベルに係わらず、書込み動作後のＦＢ節点の電圧レベルを書込みデータに基づく、安定した電圧レベルに設定することができる。
【００８２】
第１の実施形態による書込みデータの如何に関わらず、必ず、メモリセルを導通させてから、書込みデータに基づく書込みを行うことによる効果を説明するため、ここで本願発明者らが、本願発明以前に検討した先行開発技術である参考例について説明する。この参考例は、少なくとも本願発明の出願以前には未公開である。
【００８３】
この参考例では、メモリセルの構造は図６、図７に示す第１の実施形態と同一である。また、周辺の回路構成も第１の実施形態とほぼ同様な回路を用いることが出来るが、メモリセルへのデータ書込みにおいて、書込みデータの如何に関わらず、必ずメモリセルを導通させてから、書込みデータに基づく書込みを行う制御を行っていない。
【００８４】
図２５は、この参考例の書込み動作波形図である。この参考例では、図２５に示すとおり、書込みの最初のタイミングＴＷ１１において、ビット線ドライブ制御信号ＢＬＤＩＳを立ち下げてビット線ＢＬをＶＳＳに固定されていた状態を解除すると同時に制御信号ＴＧＷを立ち上げて、センスアンプ回路ＳＡのフリップフロップＦ．Ｆ．が保持している書込みデータによりビット線ＢＬを駆動している。従って、メモリセルにハイレベルを書込む場合は、ビット線ＢＬの電圧は、電圧ＶＡＲＹまで上昇するが、メモリセルにロウレベルを書込む場合は、ビット線の電圧は、電圧ＶＳＳを維持したままである。
【００８５】
図２５のサイクル１のタイミングＴＷ１１〜ＴＷ７１では、ロウレベルを保持していたメモリセルにハイレベルを書込むサイクルであり、ビット線ＢＬ、ワード線ＷＬ、ＦＢ節点の電位は、図８に示す第１の実施形態におけるメモリセルにハイレベルを書込む場合のタイミングＴＷ１〜ＴＷ７におけるビット線ＢＬ、ワード線ＷＬ、ＦＢ節点の電位と同一である。
【００８６】
次に、図２５のサイクル２のタイミングＴＷ１２〜ＴＷ７２では、ハイレベルを保持していたメモリセルにロウレベルを書込んでいる。このタイミングＴＷ１２〜ＴＷ７２と図８に示す第１の実施形態におけるメモリセルにロウレベルを書込む場合のタイミングＴＷ１〜ＴＷ７と比較すると、タイミングＴＷ１２では、ビット線ＢＬにハイレベルを印加しておらず、メモリセルを導通させる制御を行っていない。サイクル２の書込みサイクル期間中ビット線ＢＬはロウレベルを維持している。この場合、タイミングＴＷ２２でワード線の電圧をＶＷＬＷまで引き上げると、ＦＢ節点の電圧は電圧ＶＢＩを超える電圧レベルとなるが、メモリセルのＮＰＮトランジスタＱ１のベースエミッタ間の寄生ＰＮタイオードの順方向リーク電流により、ＦＢ節点のレベルは電圧ＶＢＩまで高速に低下する。図５（ａ）（ｂ）を用いて説明したように、ダイオードに流れる電流は順方向のバイアス電圧に指数関数的に依存し、順方向バイアス電圧がＶＢＩレベルを超えると急激に大きな電流が流れる。従って、サイリスタが非導通状態の時にＦＢ節点が電圧ＶＢＩを超えていると、ＦＢ節点の電圧は高速に電圧ＶＢＩ付近まで低下することになる。
【００８７】
オーダー的には、図４（ａ）において、Ｃ１の容量値が５ｆＦ、ダイオード電流が１０ｎＡの場合、５ｎｓで１０ｍＶの電圧低下である。
（１０ｎＡ×５ｎｓ/５ｆＦ＝１０ｍＶ）
【００８８】
順方向バイアスがＶＢＩレベル以下だと寄生ＰＮタイオードに流れる電流は急激に小さな電流値になるが、電流が完全にゼロになるわけではないので、サイリスタが非導通状態の時に長い時間放置するとＦＢ節点はＶＢＩレベルよりも次第に低いレベルに低下していく。もし極めて長い時間放置するとＦＢ節点はＶＳＳレベル近くまで低下することになる。
【００８９】
図２５のサイクル２において、タイミングＴＷ２２でＦＢ節点のレベルが電圧ＶＢＩまで高速に低下した後、タイミングＴＷ５２の直前では、ＦＢ節点はＶＢＩレベルよりもΔＶＤ１だけ低いレベルになっている。タイミングＴＷ５２及びタイミングＴＷ７２でワード線ＷＬを合計ΔＶＷの電圧幅で低下させる制御を行うため、ロウレベル書込み後のＦＢ「Ｌ」のレベルは正確には、ＶＢＩ−ΔＶＷ−ΔＶＤ１（＝ＶＬ−ΔＶＤ１）である。
【００９０】
サイクル３で再度メモリセルにロウレベルの書込みを行っているが、タイミングＴＷ２３でワード線ＷＬをワード線スタンバイ電圧ＶＷＬＳからワード線ライト電圧ＶＷＬＷに上げる制御を行った時、ＦＢ節点の電圧はＶＢＩ−ΔＶＤ１レベルとなる。そしてタイミングＴＷ２３からタイミングＴＷ５３の期間にＦＢ節点のレベルは更に低下し、タイミングＴＷ５３ではＶＢＬ−ΔＶＤ２まで低下する。従ってサイクル３直後のＦＢ節点のレベルはＶＬ−ΔＶＤ２であり、サイクル２直後の電圧よりも低い電圧となる（ＶＬ−ΔＶＤ２＜ＶＬ−ΔＶＤ１）。
【００９１】
サイクル３後さらにセルＬｏｗ書込みを複数回行うとし、その時セル書込み動作後のＦＢ節点レベルは更に低下していく。サイクル４の直前では、ＦＢ節点レベルはＶＬ−ΔＶＤＮまで低下している（ＶＬ−ΔＶＤＮ＜ＶＬ−ΔＶＤ２）。
【００９２】
サイクル４ではロウレベルを保持しているメモリセルのデータをハイレベルに書き換える動作を行っている。タイミングＴＷ１４でビット線ＢＬ「Ｈ」をＶＡＲＹまで上げた後、タイミングＴＷ２４でワード線ＷＬをワード線スタンバイ電圧ＶＷＬＳからワード線ライト電圧ＶＷＬＷに上げる制御を行っている。タイミングＴＷ２４直後のＦＢ節点のレベルはＶＢＩ−ΔＶＤＮであり、ＮＰＮバイポーラトランジスタＱ１のオン能力が非常に低く、サイリスタが導通化するまで長い時間が必要になる。この例ではサイリスタが導通化するのはタイミングＴＷ５４直前となっている。タイミングＴＷ５４でワード線ＷＬはワード線ライト電圧ＶＷＬＷからワード線プリチャージ電圧ＶＷＬＰに下げる制御を行うが、この時この波形例ではサイリスタが導通しているのでセルＨｉｇｈに書換えることができている。
【００９３】
しかし、もしタイミングＴＷ５４のときにまだサイリスタが導通化していなければセルＨｉｇｈを書込めない、という不良が発生する。
【００９４】
タイミングＴＷ５４でサイリスタが導通化するか、しないかは、ΔＶＤＮのレベルすなわち直前の連続セルＬｏｗ書込みサイクル回数や、ＮＰＮバイポーラトランジスタＱ１の増幅率特性などに依存するが、いずれにせよ、図４（ａ）のサイリスタメモリにて図２５に示すようなセル書込み動作波形でワード線ＷＬ、ビット線ＢＬの制御を行うと、メモリセルに対して連続してロウレベル書込みを行うと、メモリセルに対して次にハイレベルを書込む場合のハイレベル書込みマージンが小さくなるという未解決の課題が残っていた。
【００９５】
なお、図２３（ａ）、（ｂ）に記載するような従来のトリガ素子となるＮＭＯＳトランジスタＭ１を持つ、サイリスタメモリ及びＦＢＣメモリでは、ワード線ライト電圧ＶＷＬＷをＭ１のＶＴ以上の電圧に設定すれば図２５のサイクル４のセルＬｏｗをセルＨｉｇｈに書き換える動作において、ＮＰＮバイポーラトランジスタＱ１に代わり、ＮＭＯＳトランジスタＭ１がタイミングＴＷ２４の瞬間、確実にオンできるので、上記のような課題は生じない。上記未解決であった課題は、能動素子としてトリガ素子を設けない（ＭＯＳトランジスタを用いない）メモリセルを用いる場合の固有の課題であった。
【００９６】
上記第１の実施形態では、書込みデータの如何に係わらず、メモリセルを導通させた後、ビット線の電圧レベルを書込みデータに応じた電圧レベルに設定して書込むことにより、連続してロウレベル書込みを行っても、書込み後のＦＢ節点のレベルにΔＶＤ１〜ΔＶＤＮの電圧低下の発生を無くすことができ、またタイミングＴＷ４からＴＷ５までの期間を適切な短い時間に設定することでセルロウレベル書込み後のＦＢ節点のレベルをほぼ正確に（式２）の安定した電圧レベルにできるので、上記課題を解決することができる。
【００９７】
［第２の実施形態］
上記第１の実施形態では、メモリセルがサイリスタメモリである場合について、説明したが、フローティングボディにデータを記憶するメモリセルであれば、ＦＢＣメモリなどの他のタイプのメモリセルにも適用することができる。第２の実施形態は、メモリセルがＦＢＣメモリである場合の実施形態である。図１０に第２の実施形態のＦＢＣメモリのメモリセルの回路図を示す。第１の実施形態のメモリセルの回路図である図４（ａ）と比較すると、図１０では、バイポーラトランジスタＱ１のコレクタがビット線ＢＬに接続され、エミッタが電圧ＶＳＳに接地され、ベースがＦＢ節点となり、容量Ｃ１の一端に接続されている。容量Ｃ１の他端がワード線ＷＬに接続されているのは、第１の実施形態と同様である。
【００９８】
また、図１１に第２の実施形態のメモリセルの断面図を示す。図７に示す第１の実施形態のサイリスタメモリ６６のメモリセルの断面図と比較すると、Ｎ型拡散層８とビット線コンタクト（Ｐ型ポリシリコン）１１との間にＰ型アノード（Ｐ型拡散層）９が設けられておらず、Ｎ型拡散層８とビット線コンタクト（Ｐ型ポリシリコン）１１が直接接続されている点が異なるだけである。
【００９９】
また、メモリセル周辺の回路及び動作タイミングは第１の実施形態と実質同一の回路構成で、かつ、同一の動作タイミングで動作させることができるので、詳細な説明は省略する。メモリセルがＦＢＣメモリであっても第１の実施形態と同一の効果が得られる。
【０１００】
［第３の実施形態］
（第３の実施形態の構成）
図１２は、第３の実施形態による半導体装置３０Ａ全体のブロック図である。図１２において、図２に示す第１の実施形態による半導体装置３０のブロック図と構成がほぼ同一である部分については同一の符号を付し、重複する説明は省略する。図１２では、内部電源発生回路４６Ａは、ワード線ライト電圧ＶＷＬＷ、ワード線リード電圧ＶＷＬＲ、ワード線プリチャージ電圧ＶＷＬＰ、ワード線スタンバイ電圧ＶＷＬＳに加えて、ワード線オーバーシュート電圧ＶＷＬＨをロウデコーダ４２Ａに供給している。ロウデコーダ４２Ａは、ワード線ライト電圧ＶＷＬＷ、ワード線リード電圧ＶＷＬＲ、ワード線プリチャージ電圧ＶＷＬＰ、ワード線スタンバイ電圧ＶＷＬＳに加えて、ワード線オーバーシュート電圧ＶＷＬＨを用いてワード線ＷＬを駆動する。
【０１０１】
また、タイミングジェネレータ３６Ａは、メモリセルに対する書込み動作時にワード線ＷＬにワード線オーバーシュート電圧ＶＷＬＨを印加するタイミング信号を生成する機能が第１の実施形態のタイミングジェネレータ３６に付加されている。それ以外の構成については、第１の実施形態のブロック図である図２と同一である。また、センスアンプＳＡ等のメモリセル周辺の詳細な回路構成についても、ワード線ドライバＳＷＤがワード線オーバーシュート電圧ＶＷＬＨをさらに用いてワード線ＷＬを駆動する点を除いて、第１の実施形態と同一の回路を用いることができる。
【０１０２】
（第３の実施形態の動作）
図１３は、第３の実施形態におけるメモリセル書込み波形図である。図１３において、図８に示す第１の実施形態のメモリセル書込み波形図と異なる点についてのみ説明を行い、図８に示す第１の実施形態と動作波形が変わらない部分については、重複する説明を省略する。
【０１０３】
図１３において、タイミングＴＷ２以前の動作タイミングについては、図８と同一である。タイミングＴＷ２で、ワード線ＷＬをワード線スタンバイ電圧ＶＷＬＳからワード線オーバーシュート電圧ＶＷＬＨに引き上げる制御を行う。ワード線オーバーシュート電圧ＶＷＬＨは、ワード線ライト電圧ＶＷＬＷよりもΔＶＨの電圧だけ高いレベルである。この時メモリセルにハイレベルを書込む場合、ロウレベルを書込む場合共にキャパシタＣ１のカップリングでＦＢ節点の電圧が上昇する。
【０１０４】
特にタイミングＴＷ１より以前にメモリセルがロウレベルを保持していた場合、すなわちＦＢ節点がＶＬレベルであった場合でも、ＦＢ節点はタイミングＴＷ２でＶＢＩレベルよりもΔＶＨの電圧分高いレベルまで上昇するだけのカップリングを受け、高速にサイリスタが導通化する。
【０１０５】
タイミングＴＷ３で、ワード線ＷＬをワード線オーバーシュート電圧ＶＷＬＨからワード線ライト電圧ＶＷＬＷに下げる制御を行う。タイミングＴＷ４以降は図８に示す第１の実施形態におけるメモリセル書込み波形図と同じである。
【０１０６】
（第３の実施形態の効果）
第３の実施形態では、第１の実施形態と同様に、メモリセルにロウレベルの書込みを行う場合であってもセルをタイミングＴＷ２からタイミングＴＷ４の期間導通させることに加え、タイミングＴＷ２でワード線をオーバーシュートさせるので、メモリセルにロウレベルが書込まれていた場合であっても、タイミングＴＷ２で高速に導通化させることができる。このことで、ロウレベルを保持しているメモリセルについてデータをハイレベルに書き換える動作のマージンを非常に大きく拡大することができる。
【０１０７】
なお、メモリセルへのデータ書込みそのものは、ワード線オーバーシュート電圧ＶＷＬＨからワード線ライト電圧に電圧を下げてから書込みを行っているので、書込み後にメモリセルのＦＢ節点に保持される電圧ＶＨ、ＶＬは、第１の実施形態と同様に、（式１）、（式２）であり、何ら変わることはない。なお、第３の実施形態は、第２の実施形態のＦＢＣメモリに適用しても同等の効果が得られる。
【０１０８】
［第４の実施形態］
第４の実施形態は、メモリセルに対して書込みを行う際にワード線にオーバーシュート電圧を印加する第３の実施形態において、ＤＤＲＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）等の従来のＤＲＡＭと互換性のある動作をさせる場合に、消費電力を少なくする実施形態である。図１４は、第４の実施形態によるＤＲＡＭ仕様に互換性を持たせた場合のメモリセルアクセス動作波形図である。
【０１０９】
図１４では、外部から入力されたＡＣＴコマンドに応答して、指定されたロウアドレスによりワード線ＷＬを選択し、そのワード線ＷＬにより選択されるメモリセルからセンスアンプＳＡのフリップフロップＦ．Ｆ．にデータを読出す。その後、ＲＥＡＤコマンドが入力された場合には、ＡＣＴコマンドによりセンスアンプＳＡのフリップフロップＦ．Ｆ．まで読出されたデータを指定されたカラムアドレスに基づいて外部に出力する。また、ＷＲＩＴＥコマンドが入力された場合には、外部から入力されたデータにより指定されたカラムアドレスのセンスアンプＳＡのフリップフロップＦ．Ｆ．に保持されているデータを更新する。この段階では、センスアンプＳＡのフリップフロップＦ．Ｆ．に保持されているデータを更新するだけであり、メモリセルのデータそのものの更新は、ＰＲＥコマンド実行時に行う。ＰＲＥコマンド実行時には、センスアンプのフリップフロップＦ．Ｆ．に保持されているデータによりＡＣＴコマンドにより選択されていたロウアドレスに対応するメモリセルへデータを書込む。この間、ＡＣＴコマンドが入力されてからのメモリセル読出し動作においてタイミングＴＲ５でセンスを行った後、ＲＥＡＤコマンド、ＷＲＩＴＥコマンドが入力されている期間も含め、ＡＣＴコマンドにより選択されたワード線ＷＬはワード線リード電圧ＶＷＬＲのまま維持する。また、ビット線ＢＬはフローティングにしておく。また、ＡＣＴコマンド実行時からＰＲＥコマンド実行時まで、ビット線ドライブ電源信号ＶＢＬＰは、電圧ＶＡＲＹのまま固定しておく。
【０１１０】
ＰＲＥコマンドが入力されてからのセル書込み動作では、タイミングＴＷ１でビット線ＢＬをフローティング状態から電圧ＶＡＲＹにドライブした後、タイミングＴＷ２でワード線ＷＬの電圧をＡＣＴコマンドにより選択されていたワード線についてワード線リード電圧ＶＷＬＲからワード線オーバーシュート電圧ＶＷＬＨに設定する。その後の動作は第３の実施形態の動作の図１３のタイミングＴＷ３以降の制御と全く同様に、ビット線ＢＬの電圧をＶＳＳ、選択されていたワード線ＷＬの電圧をワード線スタンバイ電圧ＶＷＬＳへ戻す。
【０１１１】
この波形の例では、ＡＣＴコマンドによりメモリセルからロウレベルを読出し、ＷＲＩＴＥコマンドでセンスアンプのフリップフロップＦ．Ｆ．のデータを反転し、ＰＲＥコマンドでハイレベルをメモリセルに書込む場合のビット線ＢＬ、ＦＢ節点の波形を実線で記載しており、メモリセルからハイレベルを読出し、ＷＲＩＴＥコマンドでセンスアンプのフリップフロップＦ．Ｆ．のデータを反転し、ＰＲＥコマンドでロウレベルをメモリセルに書込む場合のビット線ＢＬの波形を点線で記載している。
【０１１２】
図１４の波形の例は、低温での動作を想定しており、ビルトインポテンシャルＶＢＩが図９などの他の波形図よりも高い電圧となっている例であり、それに伴い、電圧ＶＨ及び電圧ＶＬも他の波形図よりも高い電圧になっている。このためタイミングＴＲ２でワード線をワード線スタンバイ電圧ＶＷＬＳからワード線リード電圧ＶＷＬＲに上げた時のＦＢ「Ｌ」は、ＶＳＳよりもΔＶＤＰだけ高い電圧になっており、ＦＢ節点とＶＳＳ（カソード）（図４（ａ）参照）間のＰＮダイオードには順方向電圧がかかる。ＡＣＴからＰＲＥの期間が極めて長い場合、ＦＢ「Ｌ」はＰＮダイオードの順方向電流によりほぼＶＳＳレベルまで低下する。すなわち、その期間のＦＢ「Ｌ」の電圧低下レベルはΔＶＤＰである。
【０１１３】
この状態で、仮にＰＲＥコマンド入力後のタイミングＴＷ２でワード線ＷＬをワード線リード電圧ＶＷＬＲからワード線ライト電圧ＶＷＬＷまでしか上げなかったとすると、その時のＦＢ節点のレベルはＶＢＩ−ΔＶＤＰであり、メモリ素子（サイリスタ）を確実に導通化させるには不十分なレベルである。一方、第４の実施形態では図１４のタイミングＴＷ２でワード線ＷＬをワード線ライト電圧ＶＷＬＷよりもΔＶＨの電圧分高いワード線オーバーシュート電圧ＶＷＬＨまで上げている。この時、ΔＶＨ＞ΔＶＤＰとなるようにΔＶＨの電圧を設定していればＦＢ節点のレベルはＶＢＩよりも高いレベルまで上昇するようカップリングを受けるので、十分大きなマージンを持ってメモリ素子（サイリスタ）を確実に導通化することができる。
【０１１４】
（第４の実施形態の効果）
第４の実施形態では、ビット線ドライブ電源信号ＶＢＬＰは、ＡＣＴコマンド入力後に電圧ＶＡＲＹに設定してから次にＰＲＥコマンドが入力されるまで電圧ＶＡＲＹに維持し、また、ビット線ＢＬの電圧は、ＡＣＴコマンド入力後に電圧ＶＡＲＹまで上げた後はビット線ドライブ制御信号ＢＬＤＩＳを立ち下げてフローティング状態を次にＰＲＥコマンドが入力されるまで維持している。また、ワード線ＷＬは、ＡＣＴコマンド入力後にワード線リード電圧ＶＷＬＲに設定してから次にＰＲＥコマンドが入力されるまでワード線リード電圧ＶＷＬＲを維持している。これらの制御により、単純に、外部から入力されたＡＣＴコマンドに応答して図９で示した読出し動作を行い、ＰＲＥコマンドが入力されてから図１３で示した書込み動作を行う方式に対して、ビット線ドライブ電源信号ＶＢＬＰの動作回数、及びワード線ＷＬ、ビット線ＢＬの充放電回数を減らすことができ、消費電流を削減することができる。また、タイミングＴＷ２でワード線ＷＬをワード線オーバーシュート電圧ＶＷＬＨまで上げることで、低温の動作でも十分な書換え動作のマージンを確保することができる。
【０１１５】
［第５の実施形態］
第５の実施形態は、メモリセルへの書込み時にワード線ＷＬにワード線オーバーシュート電圧を印加する第３の実施形態において、リフレッシュ時の消費電力を低減する制御を行う実施形態である。図１５は、第５の実施形態によるメモリセルのリフレッシュ動作波形図である。図１５では、タイミングＴＲ０で外部からＲＥＦ（リフレッシュ）コマンドが与えられた後、リフレッシュ制御回路４０（図１２参照）の指定するロウアドレスに基づいて指定されたワード線ＷＬに接続されているメモリセルからデータをセンスアンプＳＡのＦ．Ｆ．に読出す（セル読出しサイクル）。その後直ぐに、センスアンプＳＡのＦ．Ｆ．により増幅されたデータをメモリセルに書き戻す（セル書込みサイクル）。
【０１１６】
図１５に示すとおり、第５の実施形態では、リフレッシュ動作にて、セル読出しサイクルにおいて、ビット線ドライブ電源信号ＶＢＬＰは、電圧ＶＡＲＹに設定した後、セル書込みサイクルにおいて書込みを始めるまで、電圧ＶＡＲＹを維持している。また、ワード線ＷＬは、セル読出しサイクルにおいて、ワード線リード電圧ＶＷＬＲに設定した後、セル書込みサイクルにおいて、ワード線オーバーシュート電圧ＶＷＬＨを印加するまでワード線リード電圧ＶＷＬＲを維持している。さらに、ビット線ＢＬは、セル読出しサイクルにおいて、フローティングに設定した後、セル書込みサイクルにおいて、電圧ＶＡＲＹを印加するまで、フローティング状態を維持している。
【０１１７】
（第５の実施形態の効果）
リフレッシュ動作において、単純に、図９で示した読出し動作を行い、続けて図１３で示した書込み動作を行う方式に対して、上記の制御により、第５の実施形態では、リフレッシュ時のビット線ドライブ電源信号ＶＢＬＰの動作回数、及びワード線ＷＬ、ビット線ＢＬの充放電回数を減らすことができ、リフレッシュ動作での消費電流を削減することができる。
【０１１８】
［第６の実施形態］
図１６は、第６の実施形態による半導体装置３０Ｂ全体のブロック図である。図１６において、図２に示す第１の実施形態による半導体装置３０のブロック図と構成がほぼ同一である部分については同一の符号を付し、重複する説明は省略する。図１６では、内部電源発生回路４６Ｂは、ＶＡＲＹＲ、ＶＡＲＹＷと２通りの電源をセンスアンプ制御回路４３Ｂに供給している。センスアンプ制御回路４３Ｂは、リード動作時には、ＶＡＲＹＲをセンスアンプ回路ＳＡに電源として供給し、ライト動作時には、ＶＡＲＹＷをセンスアンプ回路ＳＡに電源として供給する。センスアンプ回路ＳＡは、ビット線ＢＬを駆動し、ビット線ＢＬは、メモリセルの電源となるので、センスアンプ回路ＳＡの電源電圧を変えることより、読出し動作時と書込み動作時のメモリセルに対する電源電圧を最適化することができる。また、内部電源発生回路４６Ｂは、ワード線ライト電圧ＶＷＬＷ、ワード線リード電圧ＶＷＬＲ、ワード線プリチャージ電圧ＶＷＬＰ、ワード線スタンバイ電圧ＶＷＬＳに加えて、ワード線オーバーシュート電圧ＶＷＬＨをロウデコーダ４２Ｂに供給している。ロウデコーダ４２Ｂは、ワード線ライト電圧ＶＷＬＷ、ワード線リード電圧ＶＷＬＲ、ワード線プリチャージ電圧ＶＷＬＰ、ワード線スタンバイ電圧ＶＷＬＳに加えて、ワード線オーバーシュート電圧ＶＷＬＨを用いてワード線ＷＬを駆動する。
【０１１９】
また、タイミングジェネレータ３６Ｂは、メモリセルに対する書込み動作時にワード線ＷＬにワード線オーバーシュート電圧ＶＷＬＨを印加するタイミング信号を生成する機能が第１の実施形態のタイミングジェネレータ３６に付加されている。また、タイミングジェネレータ３６Ｂは、書込み動作時と読出し動作時にそれぞれ異なる電圧でビット線を駆動するようにＳＡ制御回路４３Ｂを制御する機能も付加されている。それ以外の構成については、第１の実施形態のブロック図である図２と同一である。なお、図１６のメモリセルアレイ４１に含まれるメモリセルは、第１の実施形態で説明したサイリスタメモリセル６６（図４参照）であるとする。
【０１２０】
図１７は、第６の実施形態におけるセンスアンプ周辺の回路図である。図１７において、図１に示す第１の実施形態におけるセンスアンプ周辺の回路図と構成がほぼ同一である部分については同一の符号を付し、重複する説明は省略する。図１７において、ビット線ドライブ電源信号ＶＢＬＰは、ＳＡ制御回路４３Ｂ（図１６参照）に含まれるビット線ドライブ電源回路５５Ｂから出力される電源信号である。ビット線ドライブ電源回路５５Ｂは、タイミングジェネレータ３６Ｂが出力する制御信号ＶＢＬＰＣ１、ＶＢＬＰＣ２により、電源ＶＡＲＹＲ、電源ＶＡＲＹＷ、電源ＶＳＳの中から選択した電源信号をビット線ドライブ電源信号ＶＢＬＰとして出力する。ビット線ドライブ電源信号ＶＢＬＰＡもビット線ドライブ電源信号ＶＢＬＰと同様な電源信号の選択を行うが、図１７では、図示を省略している。また、フリップフロップＦ．Ｆ．の電源信号ＳＡＰ等も書込み時と読出し時で異なる電源電圧が供給されるが、図１７では図示を省略している。
【０１２１】
図１８は、第６の実施形態においてメモリセル６６（図４（ａ）参照）のサイリスタが導通しているときの電圧対電流特性を示す図である。この図の横軸はアノード・カソード間電圧Ｖであり、縦軸は電流値Ｉである。この特性は一般的なサイリスタ素子が導通している時の特性と同じである。
【０１２２】
図１８において、アノード・カソード間電圧Ｖが電圧ＶＡよりも高い場合、電流はほぼ、（Ｖ−ＶＡ）／Ｒの特性になる。Ｒは寄生抵抗ｒ１〜ｒ３（図４（ａ）参照）などによるサイリスタの内部抵抗である。
【０１２３】
アノード・カソード間電圧Ｖが電圧ＶＡと電圧ＶＢの間の場合、ＮＰＮバイポーラトランジスタＱ１及び、ＰＮＰバイポーラトランジスタＱ２は導通しているが、非常に小さい電流しか流せない。この時サイリスタの電流Ｉは電圧Ｖに指数関数的に依存する。
【０１２４】
なおアノード・カソード間電圧Ｖが電圧ＶＢよりも低くなると、ＮＰＮバイポーラトランジスタＱ１及びＰＮＰバイポーラトランジスタＱ２のベースエミッタ間バイアスが小さいため増幅率ｈＦＥが１以下になり、その結果サイリスタは非導通になってしまい電流Ｉが流れなくなる。
【０１２５】
また、第６の実施形態では、メモリセル６６に対する読出し動作時と書込み動作時のビット線に印加する電圧を変える。図１８に示す通り、メモリセルの動作状態において、ビット線ＢＬに電圧ＶＡＲＹＷを与えるとメモリセル６６のサイリスタには、電流ＩＷが流れ、ビット線ＢＬに電圧ＶＡＲＹＲを与えるとメモリセル６６のサイリスタには、電流ＩＲが流れる。
【０１２６】
（第６の実施形態の動作）
図１９は、第６の実施形態におけるメモリセル書込み波形図である。図１９において、図８に示す第１の実施形態のメモリセル書込み波形図と異なる点についてのみ説明を行い、図８に示す第１の実施形態と動作波形が変わらない部分については、重複する説明を省略する。
【０１２７】
図１７、図１９を参照し、第６の実施形態におけるメモリセル書込み動作について説明する。タイミングＴＷ１より前に、ビット線ドライブ制御信号ＢＬＤＩＳをハイレベル、ビット線ドライブ電源信号ＶＢＬＰを電圧ＶＳＳにしておく。またフリップフロップＦ．Ｆ．の電源は、ＳＡＰをＶＡＲＹＲに、ＳＡＮをＶＳＳにしておく。このことでＮ型トランジスタＮ１が導通し、ビット線ＢＬは電圧ＶＳＳが供給される。またＳＡ回路のフリップフロップＦ．Ｆ．は活性化されている。なお、フリップフロップＦ．Ｆ．にはあらかじめセル書込みデータをラッチしておくものとする。
【０１２８】
タイミングＴＷ１で、ビット線ドライブ電源信号ＶＢＬＰを電圧ＶＳＳから電圧ＶＡＲＹＷに変化させる制御を行う。また電源ＳＡＰを電圧ＶＡＲＹＲから電圧ＶＡＲＹＷに変化させる制御を行う。このことでＮ型トランジスタＮ１をとおしてセルＨｉｇｈを書込むメモリセルに対応するビット線ＢＬ「Ｈ」及び、セルＬｏｗを書込むセルに対応するビット線ＢＬ「Ｌ」がＶＳＳからＶＡＲＹＷにドライブされる。
【０１２９】
タイミングＴＷ２で、ワード線ＷＬをワード線スタンバイ電圧ＶＷＬＳからワード線オーバーシュート電圧ＶＷＬＨに上げる制御を行う。この時セルＨｉｇｈ書込み及びセルＬｏｗ書込み共にキャパシタＣ１のカップリングでＦＢ節点の電圧が上昇する。ＦＢ「Ｈ」及びＦＢ「Ｌ」はＶＢＩ以上まで上昇するので、サイリスタが導通化し、ＦＢ「Ｈ」及びＦＢ「Ｌ」はＶＯＮＷレベルになる。この時ビット線ＢＬの電圧はＶＡＲＹＷなのでセルの電流はＩＷの小さな電流値に抑えられている。
【０１３０】
タイミングＴＷ３で、ワード線ＷＬをワード線オーバーシュート電圧ＶＷＬＨからワード線ライト電圧ＶＷＬＷに下げる制御を行う。
【０１３１】
タイミングＴＷ４で、ビット線ドライブ制御信号ＢＬＤＩＳをハイレベルからロウレベルに立ち下げ、制御信号ＴＧＷをロウレベルからハイレベルに立ち上げる制御を行う。このことでビット線ＢＬは非反転センスアンプビット線ＢＬＳＡＴと接続され、セルＨｉｇｈを書込むセルに対応するビット線ＢＬ「Ｈ」はＶＡＲＹＷが供給され続けサイリスタの導通状態が保持されて電流ＩＷを流し続ける。一方セルＬｏｗ書込を書込むセルに対応するビット線ＢＬ「Ｌ」はＶＳＳの供給に切換わり、サイリスタが非導通化し、ＦＢ「Ｌ」は、電圧ＶＢＩまで高速にレベルが低下する。なお、タイミングＴＷ４以降でタイミングＴＷ６より前の期間にビット線ドライブ電源信号ＶＢＬＰをＶＡＲＹＷからＶＳＳに変化させる制御を行っておく。
【０１３２】
タイミングＴＷ５で、ワード線ＷＬをワード線ライト電圧ＶＷＬＷからワード線プリチャージ電圧ＶＷＬＰに下げる制御を行う。
【０１３３】
タイミングＴＷ６で、制御信号ＴＧＷを立ち下げると共に、ビット線ドライブ制御信号ＢＬＤＩＳを立ち上げ、電源ＳＡＰをＶＡＲＹＷからＶＳＳに、電源ＳＡＮをＶＳＳからＶＡＲＹＲに切り替える制御を行う。
【０１３４】
タイミングＴＷ７でワード線ＷＬをワード線プリチャージ電圧ＶＷＬＰからワード線スタンバイ電圧ＶＷＬＳに切り替える制御をおこない書込み動作を終了させる。
【０１３５】
上記書込み動作において、セル書込み時のセル電流ＩＷに関し、以下の条件を満たす必要がある。
【０１３６】
タイミングＴＷ３、タイミングＴＷ５にてワード線ＷＬを下げる動作を行うが、タイミングＴＷ３ではセルＨｉｇｈ及びセルＬｏｗを書込むセル、タイミングＴＷ５ではセルＨｉｇｈを書込むセルは、導通状態を継続する必要がある。すなわちワード線ＷＬを下げている期間でもＦＢ節点はほぼＶＯＮＷレベルを保ち続ける必要がある。
【０１３７】
例として、ワード線ＷＬの引き落としの電圧変化速度を−０．５Ｖ／１０ｎｓ、容量Ｃ１（図４（ａ）参照）の値を５ｆＦ、とした時、容量Ｃ１をとおしてＦＢ節点に流れ込む電流値は、
−０．２５ｕＡ（＝５ｆＦ×（−０．５Ｖ／１０ｎｓ））
となる。従ってＦＢ節点をほぼＶＯＮＷレベルを保ち続けるためにはＰＮＰバイポーラトランジスタＱ２のコレクタ電流（寄生抵抗ｒ２に流れる電流。図４（ａ）参照）はおおよそ＋０．２５ｕＡ以上あれば良い。バイポーラ電流の一般的な式において、コレクタ電流供給能力＝エミッタ電流×ｈＦＥ／（ｈＦＥ＋１）と表されるが、図４（ａ）に示す構造のＰＮＰバイポーラトランジスタＱ２の電流増幅率ｈＦＥは常識的に数倍以上の値の特性になるので、ＰＮＰバイポーラトランジスタＱ２のコレクタ電流供給能力は、ＰＮＰバイポーラトランジスタＱ２のエミッタ電流、すなわちサイリスタの電流ＩＷとおおよそ等しい。従って、セル書込み時のセル電流ＩＷは、おおよそ０．２５ｕＡ以上あれば良いということになり、その電流値以上になるようＶＡＲＹＷの電圧を設定すればよい。
【０１３８】
図２０は、第６の実施形態におけるメモリセル読出し波形図である。図２０において、図９に示す第１の実施形態のメモリセル読出し波形図と異なる点についてのみ説明を行い、図９に示す第１の実施形態と動作波形が変わらない部分については、重複する説明を省略する。
【０１３９】
図１７、図２０を参照して第６の実施形態のメモリセル読出し動作について説明する。タイミングＴＲ１より前に、ビット線ドライブ制御信号ＢＬＤＩＳをハイレベル、ビット線ドライブ電源信号ＶＢＬＰを電圧ＶＳＳに設定し、電源ＳＡＮはＶＡＲＹＲレベルにしておく。この状態では、Ｎ型トランジスタＮ１が導通しておりビット線ＢＬには電圧ＶＳＳが供給されている。
【０１４０】
タイミングＴＲ１で、ビット線ドライブ電源信号ＶＢＬＰを電圧ＶＳＳから電圧ＶＡＲＹＲに変化させ、また制御信号ＴＧＲをロウレベルからハイレベルに立ち上げ、読出し制御信号ＡＣＴＢをハイレベルからロウレベルに立ち下げる制御を行う。このことでＮ型トランジスタＮ１を通してビット線ＢＬ「Ｈ」、ＢＬ「Ｌ」共に電圧ＶＳＳから電圧ＶＡＲＹＲにドライブされる。また、反転センスアンプビット線ＢＬＳＡＢはＮ型トランジスタＮ２を通してビット線ＢＬと電気的に接続され、非反転センスアンプビット線ＢＬＳＡＴにはＰ型トランジスタＰ２を通してビット線リファレンス電圧ＶＢＬＲＥＦが供給される。
【０１４１】
タイミングＴＲ２でワード線ＷＬをワード線スタンバイ電圧ＶＷＬＳからワード線リード電圧ＶＷＬＲに上げる制御を行う。この時キャパシタＣ１のカップリングでＦＢ節点の電圧が上昇する。セルＨｉｇｈのＦＢ「Ｈ」はビルトインポテンシャルＶＢＩレベルを超えメモリ素子が導通化する。一方セルＬｏｗのＦＢ「Ｌ」はビルトインポテンシャルＶＢＩレベルまで達さず、非導通状態のままである。
【０１４２】
タイミングＴＲ３で、ビット線ドライブ制御信号ＢＬＤＩＳをハイレベルからロウレベルに立ち下げる制御を行う。このことでＮ型トランジスタＮ１が非導通となり、ビット線ＢＬへの電圧ＶＡＲＹＲの供給が停止される。タイミングＴＲ３以降サイリスタが導通していれば、すなわちセルＨｉｇｈであったならば、図１８の電圧Ｖと電流Ｉの特性に従い、ビット線ＢＬのレベルが低下していく。この時電圧ＶＡＲＹＲは高い電圧なのでセルの電流値ＩＲは大きく、ビット線ＢＬのレベル低下速度は高速である。一方サイリスタが非導通状態になっていれば、すなわちセルＬｏｗであったならば、ビット線からメモリセルへは電流が流れないので、ビット線ＢＬの電圧はほぼＶＡＲＹＲを維持する。また、ビット線ドライブ電源信号ＶＢＬＰの電圧レベルは、タイミングＴＲ３からタイミングＴＲ７までの間に電圧ＶＡＲＹＲから電圧ＶＳＳに立ち下げておく。
【０１４３】
タイミングＴＲ４で制御信号ＴＧＲをハイレベルからロウレベルに立ち下げ、読出し制御信号ＡＣＴＢをロウレベルからハイレベルに立ち上げる制御を行う。
【０１４４】
タイミングＴＲ５では、電源ＳＡＮを電圧ＶＡＲＹＲから電圧ＶＳＳに変更し、電源ＳＡＰを電圧ＶＳＳからＶＡＲＹＲに変える制御を行う。以降の動作は、図９に示す読出し動作と電圧ＶＡＲＹが電圧ＶＡＲＹＲに変わっていることを除いて特に変わることはない。
【０１４５】
このようにセル読出し時のビット線ＢＬ電圧ＶＡＲＹＲは、セル書込み時のビット線ＢＬ電圧ＶＡＲＹＷと比較して高い電圧なので、セルＨｉｇｈであったセルに対応するビット線ＢＬ「Ｈ」は高速に電圧が低下していくので、タイミングＴＲ３からタイミングＴＲ４のウエイト期間を短くすることができ、高速にセル読出しを行うことができる。
【０１４６】
（第６の実施形態の効果）
第６の実施形態では、セル書込み時とセル読出し時にビット線ＢＬに印加する電圧を変えることにより、それぞれ、書込み時及び読出し時の動作を最適化することができる。特にメモリセルがサイリスタメモリである場合には、セル書込み時のビット線電圧ＶＡＲＹＷをセル読出し時のビット線電圧ＶＡＲＹＲより低い電圧とすることにより、書込み時の電力を低減し、読出し時の動作を高速にすることができる。
【０１４７】
なお、書込みデータがハイレベル、及びロウレベルでのセル書込み動作後のＦＢ節点の電圧ＶＨ、及びＶＬは、それぞれ（式１）、（式２）の電圧であり、セル書込み時のビット線電圧ＶＡＲＹＷの電圧の影響をほとんど受けない。同様にセル読出し動作後のＦＢ節点のレベルもビット線電圧ＶＡＲＹＲの電圧の影響をほとんど受けない。
【０１４８】
［第７の実施形態］
第７の実施形態は、メモリセルに対して書込みと読出し時にそれぞれ最適なビット線電圧を印加する第６の実施形態において、ＤＤＲＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）等の従来のＤＲＡＭと互換性のある動作をさせる場合に、消費電力を少なくする実施形態である。図２１は、第７の実施形態によるＤＲＡＭ仕様に互換性を持たせた場合のメモリセルアクセス動作波形図である。
【０１４９】
図２１では、外部から入力されたＡＣＴコマンドに応答して、指定されたロウアドレスによりワード線ＷＬを選択し、そのワード線ＷＬにより選択されるメモリセルからセンスアンプＳＡのフリップフロップＦ．Ｆ．にデータを読出す。その後、ＲＥＡＤコマンドが入力された場合には、ＡＣＴコマンドによりセンスアンプＳＡのフリップフロップＦ．Ｆ．まで読出されたデータを指定されたカラムアドレスに基づいて外部に出力する。また、ＷＲＩＴＥコマンドが入力された場合には、外部から入力されたデータにより指定されたカラムアドレスのセンスアンプＳＡのフリップフロップＦ．Ｆ．に保持されているデータを更新する。この段階では、センスアンプＳＡのフリップフロップＦ．Ｆ．に保持されているデータを更新するだけであり、メモリセルのデータそのものの更新は、その後のＰＲＥコマンド実行時に行う。
【０１５０】
ＰＲＥコマンド実行時には、センスアンプＳＡのフリップフロップＦ．Ｆ．に保持されているデータによりＡＣＴコマンドにより選択されていたロウアドレスに対応するメモリセルへデータを書込む。この間、ＡＣＴコマンドが入力されてからのメモリセル読出し動作においてタイミングＴＲ５でセンスを行った後、ＲＥＡＤコマンド、ＷＲＩＴＥコマンドが入力されている期間も含め、ＡＣＴコマンドにより選択されたワード線ＷＬはワード線リード電圧ＶＷＬＲのまま維持する。また、ビット線ＢＬはフローティングにしておく。また、ＡＣＴコマンド実行時からＰＲＥコマンド実行時まで、ビット線ドライブ電源信号ＶＢＬＰは、電圧ＶＡＲＹＲのまま固定しておく。
【０１５１】
ＰＲＥコマンドが入力されてからのセル書込み動作では、タイミングＴＷ１でビット線ＢＬをフローティング状態から電圧ＶＡＲＹＷにドライブした後、タイミングＴＷ２でワード線ＷＬの電圧をＡＣＴコマンドにより選択されていたワード線についてワード線リード電圧ＶＷＬＲからワード線オーバーシュート電圧ＶＷＬＨに設定する。その後の動作は第３の実施形態の動作の図１３のタイミングＴＷ３以降の制御と同様に、ビット線ＢＬの電圧をＶＳＳ、選択されていたワード線ＷＬの電圧をワード線スタンバイ電圧ＶＷＬＳへ戻す。
【０１５２】
（第７の実施形態の効果）
第７の実施形態では、ＡＣＴコマンドが入力されたときのメモリセルからセンスアンプＳＡのＦ．Ｆ．へのデータの読出し時にビット線の電圧を高い電圧ＶＡＲＹＲに設定しているので高速にメモリセルからデータを読出すことができる。また、ＰＲＥコマンドが入力されたときのセンスアンプＳＡのＦ．Ｆ．からメモリセルへのデータ書込み時に低いビット線電圧ＶＡＲＹＷを用いることにより、書込み電力を低減することができる。
【０１５３】
さらに、ビット線ドライブ電源信号ＶＢＬＰは、ＡＣＴコマンド入力後に電圧ＶＡＲＹＲに設定してから次にＰＲＥコマンドが入力されるまで電圧ＶＡＲＹＲに維持し、また、ビット線ＢＬの電圧は、ＡＣＴコマンド入力後に電圧ＶＡＲＹＲまで上げ後はビット線ドライブ制御信号ＢＬＤＩＳを立ち下げてフローティング状態を次にＰＲＥコマンドが入力されるまで維持している。また、ワード線ＷＬは、ＡＣＴコマンド入力後にワード線リード電圧ＶＷＬＲに設定してから次にＰＲＥコマンドが入力されるまでワード線リード電圧ＶＷＬＲを維持している。さらに、センスアンプ回路ＳＡのフリップフロップＦ．Ｆ．のＰ型トランジスタの電源ＳＡＰは、ＡＣＴコマンドが入力された後のＴＲ５からＰＲＥコマンドが入力されてメモリセルへの書き戻しが終了するまで、電圧ＶＡＲＹＲを保持している。これらの制御により、単純に、外部から入力されたＡＣＴコマンドに応答して図２０で示した読出し動作を行い、ＰＲＥコマンドが入力されてから図１９で示した書込み動作を行う方式に対して、ビット線ドライブ電源信号ＶＢＬＰの動作回数、及びワード線ＷＬ、ビット線ＢＬの充放電回数を減らすことができ、消費電流を削減することができる。
【０１５４】
［第８の実施形態］
第８の実施形態は、メモリセルに対して書込みと読出し時にそれぞれ最適なビット線電圧を印加する第６の実施形態において、リフレッシュ時の消費電力を低減する制御を行う実施形態である。図２２は、第８の実施形態によるメモリセルのリフレッシュ動作波形図である。図２２では、タイミングＴＲ０で外部からＲＥＦ（リフレッシュ）コマンドが与えられた後、リフレッシュ制御回路４０（図１６参照）の指定するロウアドレスに基づいて指定されたワード線ＷＬに接続されているメモリセルからデータをセンスアンプＳＡのＦ．Ｆ．に読出す（セル読出しサイクル）。その後直ぐに、センスアンプＳＡのＦ．Ｆ．により増幅されたデータをメモリセルに書き戻す（セル書込みサイクル）。
【０１５５】
図２２に示すとおり、第８の実施形態では、リフレッシュ動作にて、セル読出しサイクルにおいて、ビット線ドライブ電源信号ＶＢＬＰは、電圧ＶＡＲＹＲに設定した後、セル書込みサイクルにおいて書込みを始めるまで、電圧ＶＡＲＹＲを維持している。同様にセンスアンプ回路ＳＡのフリップフロップＦ．Ｆ．のＰ型トランジスタの電源であるＳＡＰも電圧ＶＡＲＹＲを保持している。また、セル書込みサイクルでは、ビット線ドライブ電源信号ＶＢＬＰの電圧、ＳＡＰの電圧を共にＶＡＲＹＷまで下げて書込みを行っている。
【０１５６】
また、ワード線ＷＬは、セル読出しサイクルにおいて、ワード線リード電圧ＶＷＬＲに設定した後、セル書込みサイクルにおいて、ワード線オーバーシュート電圧ＶＷＬＨを印加するまでワード線リード電圧ＶＷＬＲを維持している。さらに、ビット線ＢＬは、セル読出しサイクルにおいて、フローティングに設定した後、セル書込みサイクルにおいて、電圧ＶＡＲＹＷを印加するまで、フローティング状態を維持している。
【０１５７】
（第８の実施形態の効果）
上記の制御により、第８の実施形態では、単純に、外部から入力されたＡＣＴコマンドに応答して図２０で示した読出し動作を行い、ＰＲＥコマンドが入力されてから図１９で示した書込み動作を行う方式に対して、リフレッシュ時のビット線ドライブ電源信号ＶＢＬＰの動作回数、及びワード線ＷＬ、ビット線ＢＬの充放電回数を減らすことができ、リフレッシュ動作での消費電流を削減ですることができる。
【０１５８】
さらに、リフレッシュの仕様の速度に合わせて、リフレッシュ動作時のセル読出しサイクルと、セル書込みサイクルでビット線に印加する電圧を、第６または、第７の実施形態（ＡＣＴコマンドによる読出しサイクル、ＰＲＥコマンドによる書込みサイクル）での電圧とは別にそれぞれ最適化した電圧に設定することによって、リフレッシュ動作での消費電流をさらに削減することができる。
【０１５９】
なお、本発明においてさらに下記の形態が可能である。
［形態１］
一端がワード線に接続された容量素子と、アノードがビット線にカソードが基準電位にゲートが前記容量素子の他端に接続されたサイリスタと、を有するメモリセルを備え、
前記メモリセルに対するデータの読出し時に、前記メモリセルに対するデータの書込み時とは異なる選択レベルの電圧を前記ビット線に与えて前記メモリセルのデータを読出すことを特徴とする半導体装置。
【０１６０】
［形態２］
一端がワード線に接続された容量素子と、アノードがビット線にカソードが基準電位にゲートが前記容量素子の他端に接続されたサイリスタと、を有するメモリセルを備え、
前記メモリセルに対するデータの読出し時に、前記メモリセルに対するデータの書込み時にビット線に与える電圧を超える電圧を前記ビット線に与えて前記メモリセルのデータを読出すことを特徴とする半導体装置。
【０１６１】
［形態３］
前記メモリセルに対するデータの書込み時にビット線に与える電圧は、ワード線の引き下げに伴って前記容量素子から前記ゲートに流れこむ電流以上の電流が前記ビット線から前記サイリスタを介してゲートに供給できるような電圧であり、前記読出し時にはそれ以上の電圧をビット線に与えることを特徴とする形態１又は２記載の半導体装置。
【０１６２】
［形態４］
複数のワード線と、
前記ワード線と交差する方向に配線された複数のビット線と、
前記複数のビット線と複数のワード線との交点に対応してマトリクス状に配置され、其々、一端が前記複数のワード線のうち対応するワード線に接続された容量素子と、前記複数のビット線のうち対応するビット線に接続されたアノードと基準電位に接続されたカソードと前記容量素子の他端に接続されたゲートとを有するサイリスタ素子と、を有する複数のメモリセルと、
を備え、
前記複数のメモリセルに対するデータの読出し時に、読出し対象とする前記各メモリセルに対するデータの書込み時とは異なる選択レベルの電圧を前記複数のビット線に与えて前記各メモリセルのデータを読出すことを特徴とする半導体装置。
【０１６３】
［形態５］
前記複数のワード線に其々対応して設けられ、外部から指定されたロウアドレスに基づいて対応するワード線を其々駆動する複数のワード線ドライバと、
前記複数のビット線に其々接続され、フリップフロップ回路を備え、読出し時にはメモリセルから読出した対応するビット線の信号を増幅して前記フリップフロップ回路にデータを一時保存し、書込み時には前記フリップフロップ回路に一時保存するデータに基づいて対応するビット線を駆動する複数のセンスアンプ回路と、
をさらに備え、
外部からシステムクロックに同期してアクティブコマンドが与えられ前記ロウアドレスが指定された場合、前記複数のビット線を前記読出し動作に伴う第１の電圧値に設定するとともに、前記複数のセンスアンプ回路に其々含まれるフリップフロップ回路の電源電圧として前記第１の電圧値に設定し、前記複数のワード線のうち、前記ロウアドレスにより指定されるワード線を選択して前記複数のメモリセルのうち、対応する複数のメモリセルからデータを読出して対応する複数のフリップフロップ回路にデータを一時保存し、
前記アクティブコマンドが与えられてから次にプリチャージコマンドが与えられるまでの間、前記複数のフリップフロップ回路の電源電圧は、前記第１の電圧値を維持し、この間にリードコマンドが与えられた場合には、前記複数のフリップフロップ回路のうち、カラムアドレスにより指定されるフリップフロップ回路に一時保存されているデータを外部に出力し、ライトコマンドが与えられる場合には、前記複数のフリップフロップ回路のうち、カラムアドレスにより指定されるフリップフロップ回路に一時保存されているデータ
を外部から入力したデータにより更新し、
前記プリチャージコマンドが与えられたときには、前記複数のフリップフロップの電源電圧値を前記書込み動作に伴う第２の電圧値に変更し、ビット線を第２の電圧値に駆動して、前記複数のフリップフロップに一時保存されているデータを前記対応する複数のメモリセルに書込むことを特徴とする形態４記載の半導体装置。
【０１６４】
［形態６］
リフレッシュ動作において、前記複数のビット線をリフレッシュの読出し動作に伴う第３の電圧値に設定するとともに、前記複数のセンスアンプ回路に其々含まれるフリップフロップ回路の電源電圧として前記第３の電圧値に設定し、前記複数のワード線のうち、リフレッシュ制御回路の指示するリフレッシュアドレスにより指定されるワード線を選択して前記複数のメモリセルのうち、対応する複数のメモリセルからデータを読出して対応する複数のフリップフロップ回路にデータを一時保存し、
次に、前記複数のフリップフロップの電源電圧値をリフレッシュの書込み動作に伴う第４の電圧値に変更し、ビット線を第４の電圧値に駆動して、前記複数のフリップフロップに一時保存されているデータを前記対応する複数のメモリセルに書込むことを特徴とする形態５記載の半導体装置。
【０１６５】
［形態７］
一端がワード線に接続された容量素子と、アノードがビット線にカソードが基準電位にゲートが前記容量素子の他端に接続されたサイリスタと、を有するメモリセルと、
前記メモリセルに対して読出し時に前記サイリスタが非導通となるレベルのデータを書込む際に、前記サイリスタを導通させてから、前記非導通となるデータを書込む制御回路と、
を備えることを特徴とする半導体装置。
【０１６６】
［形態８］
一端がワード線に接続された容量素子と、
第１の端子がビット線に、第２の端子が基準電位に接続され、データ保持時にフローティング状態となるフローティングボティが前記容量素子の他端に接続されたスイッチ素子と、を有するメモリセルと、
前記メモリセルに対して読出し時に前記スイッチ素子が非導通となるレベルのデータを書込む際に、前記スイッチ素子を導通させてから、前記非導通となるデータを書込む制御回路と、
を備えることを特徴とする半導体装置。
【０１６７】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１６８】
１：Ｐ型半導体基板
２：Ｎ型カソード
３：Ｐ−ボディー（ＦＢ）
４：拡散層
５：埋め込みメタル
６：ＳＴＩ
７：リセス
８：Ｎ型拡散層
９：Ｐ型アノード（Ｐ型拡散層）
１０：層間膜（酸化膜）
１１：ビット線コンタクト（Ｐ型ポリシリコン）
１２：ビット線（金属層）
１３：サイドウォール（窒化膜）
１４：容量コンタクト
１５：電極
１６：容量膜
１７：ワード線
３０、３０Ａ、３０Ｂ：半導体装置
３１：アドレス入力回路
３２：アドレスラッチ回路
３３：コマンド入力回路
３４：コマンドデコード回路
３５：クロック入力回路
３６、３６Ａ、３６Ｂ：タイミングジェネレータ
３７：ＤＬＬ回路
３８：モードレジスタ
３９：カラムデコーダ
４０：リフレッシュ制御回路
４１：メモリセルアレイ
４２、４２Ａ、４２Ｂ：ロウデコーダ
４３、４３Ｂ：ＳＡ制御回路
４４：ＦＩＦＯ回路
４５：データ入出力回路
４６、４６Ａ、４６Ｂ：内部電源発生回路
５５、５５Ｂ：ビット線ドライブ電源回路
６０：図３に拡大図を示す領域
６１−１〜６１−５：セル領域
６２−１、６２−２：サブワードドライバ領域
６３−１、６３−２：センスアンプ領域
６６、６６Ａ：メモリセル
６９：図６に拡大図を示す領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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