(57)【要約】【課題】複数のタイミングで半導体チップの電気特性を高精度に評価することができ、スクライブ領域の総メタル量を低減することが可能な半導体ウエハを提供する。【解決手段】半導体ウエハ１は、複数の配線層が積層され、平面視において複数の半導体チップ領域Ｃと、複数の半導体チップ領域Ｃを分離するスクライブ領域Ｓとを有し、スクライブ領域Ｓに配置された電気特性評価用のモニタ素子１０と、スクライブ領域Ｓに配置され、モニタ素子１０と接続され、複数の配線層のうちいずれかの配線層に形成された第１の電極パッド２０と、半導体チップ領域Ｃに配置され、第１の電極パッド２０と接続され、第１の電極パッド２０が形成された配線層よりも上層に形成された第２の電極パッド４０を備えている。【選択図】図３
2012238745.tif 000002
【特許請求の範囲】
【請求項１】
複数の配線層が積層され、平面視において複数の半導体チップ領域と、前記複数の半導体チップ領域を分離するスクライブ領域とを有する半導体ウエハであって、
前記スクライブ領域に配置された電気特性評価用のモニタ素子と、
前記スクライブ領域に配置され、前記モニタ素子と接続され、前記複数の配線層のうちいずれかの配線層に形成された第１の電極パッドと、
前記半導体チップ領域に配置され、前記第１の電極パッドと接続され、前記第１の電極パッドが形成された前記配線層よりも上層に形成された第２の電極パッドを備えた半導体ウエハ。
【請求項２】
前記第１の電極パッドの直上にメタルが形成されていない請求項１に記載の半導体ウエハ。
【請求項３】
前記スクライブ領域の前記第１の電極パッドの形成領域とは異なる領域に、前記複数の配線層を有し、総平面積が前記第１の電極パッドの総平面積より小さいダミー配線構造を有する請求項１又は２に記載の半導体ウエハ。
【請求項４】
前記第１の電極パッドが前記複数の配線層の最下層の配線層に形成された請求項１〜３のいずれかに記載の半導体ウエハ。
【請求項５】
前記第２の電極パッドが前記複数の配線層の最上層の配線層に形成された請求項１〜４のいずれかに記載の半導体ウエハ。
【請求項６】
前記第２の電極パッドは、前記半導体チップの周縁部に形成されたシールリングより外側に形成された請求項１〜５のいずれかに記載の半導体ウエハ。
【請求項７】
前記第２の電極パッドは、前記半導体チップの周縁部に形成されたシールリングより内側に形成され、前記第１の電極パッドと前記第２の電極パッドとが前記シールリングより下層の導電層を介して導通された請求項１〜５のいずれかに記載の半導体ウエハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハに関するものである。
【背景技術】
【０００２】
少なくとも１つの半導体素子を備えた半導体チップの製造においては、１個の半導体ウエハ上に複数の半導体チップが一括形成され、その後のダイシング工程で個々の半導体チップに分割することがなされる。
【０００３】
半導体ウエハの製造過程において、半導体素子の素子特性等の半導体チップの電気特性をモニタリングし、不良を一速く検出するために、半導体ウエハには、半導体チップの電気特性を評価する少なくとも１つのモニタ素子（モニタパターン）と、このモニタ素子に導通され、モニタ素子の動作検査を行うためのモニタ素子用電極パッドとが形成される。モニタ素子用電極パッドにプローブを接触させて、半導体チップの電気特性の検査がなされる。
従来、チップサイズ縮小に伴って、最終製品に不要なモニタ素子とモニタ素子用電極パッドは、半導体ウエハのスクライブ領域（ダイシング領域）に形成される。
特許文献１、３−５には、モニタ素子とモニタ素子用電極パッドとの少なくとも一方を、スクライブ領域に配置する技術が開示されている。
【０００４】
特許文献１には、スクライブ領域内にモニタ素子を配置し、半導体チップ領域内に電極パッドを配置した半導体ウエハが記載されている（特許文献１の図１）。
【０００５】
特許文献３には、スクライブ領域内にモニタ素子を配置し、電極パッドを半導体チップ内に形成した半導体ウエハが記載されている（特許文献３の図１（ｃ））。
【０００６】
特許文献４には、
半導体素子からなる内部回路および内部回路の検査に用いる検査回路が集積して形成されたＬＳＩチップと、ＬＳＩチップ周辺のスクライブ領域上に形成され、評価素子と電極端子が形成されたスクライブＴＥＧとを備え、
スクライブＴＥＧ内の電極端子のうちの少なくとも一つは、スクライブＴＥＧ内の評価素子およびＬＳＩチップ内の検査回路と電気的に接続された半導体ウエハが記載されている（特許文献４の図２）。
【０００７】
特許文献５には、
半導体素子からなる内部回路が集積して形成されたＬＳＩチップと、
ＬＳＩチップ周辺のスクライブ領域上に形成され、評価素子と電極端子が形成されたスクライブＴＥＧとを備え、
スクライブＴＥＧの評価素子の少なくとも一つとスクライブＴＥＧの電極端子とが、それぞれスクライブ領域内の異なる領域に分離して形成された半導体ウエハが記載されている（特許文献５の図１、図２）。
【０００８】
関連技術として、特許文献２には、半導体チップにクラック等の損傷が発生したかを検出するためのモニタ素子を、半導体チップ内であってガードリングの外側領域に設ける半導体ウエハが開示されている（特許文献２の図１）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開2010-087354号公報
【特許文献２】特開2010-056428号公報
【特許文献３】特開2008-060094号公報
【特許文献４】特許第4105180号公報
【特許文献５】特許第4112573号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
発明者が鋭意検討した結果、次に示す課題を見出した。以下の説明は、発明者の検討結果に基づくものである。
図８は発明者が作成した課題を説明するための図である。図中、符号Ｃは半導体チップ領域、符号Ｓはスクライブ領域、符号Ｍはメタル（配線又は電極パッド）、符号Ｖはビアホールをそれぞれ示している。図８では、半導体チップ領域Ｃ内の複数のメタルと複数のメタル間を絶縁する層間絶縁膜と層間絶縁膜に形成されたビアホールとにより構成される配線構造の図示を省略してある。
【００１１】
図８における半導体ウエハ１０１では、スクライブ領域Ｓにモニタ素子１１０が形成され、複数の配線層の最下層メタルＭＢにモニタ素子１１０に導通された第１の電極パッド１２０が形成されている。この第１の電極パッド１２０は、半導体チップ領域Ｃに複数の配線層を形成する前に半導体素子の素子特性等の半導体チップ領域Ｃの電気特性を検出するためのものである。
第１の電極パッド１２０上には、ビアホールＶとメタルＭとが交互に複数接続され、最上層メタルＭＴに第２の電極パッド１４０が形成されている。最下層の配線層が形成された時点で、モニタ素子１１０に接続された第１の電極パッド１２０に通電して、プロセスが正常であるかをモニタ素子１１０の特性から判断する。そして、複数の配線層の形成が完了したところで、モニタ素子１１０に接続された第２の電極パッド１４０に通電して、プロセスが正常であるかをモニタ素子１１０の特性から判断する。このように早い段階で特性が正常であるかを判断できるので、プロセスコストを削減できる。
ここで、次のような課題が発生することが発明者により明らかとなった。第１の電極パッド１２０に通電するためにプローブを接触させた場合、第１の電極パッド１２０の表面にプロービングの跡が形成される。このとき、この第１の電極パッド１２０の上に形成されるビアホールＶ及びメタルＭと、第１の電極パッド１２０との間に電気的な接触性に影響を与える恐れがある。そのため、第２の電極パッド１４０を用いる検査の精度が低下してしまう恐れがある。
特許文献１−５には、このような課題についての認識がなく、またそれに対する解決手段についても開示されていない。
【課題を解決するための手段】
【００１２】
本発明の半導体ウエハは、
複数の配線層が積層され、平面視において複数の半導体チップ領域と、前記複数の半導体チップ領域を分離するスクライブ領域とを有する半導体ウエハであって、
前記スクライブ領域に配置された電気特性評価用のモニタ素子と、
前記スクライブ領域に配置され、前記モニタ素子と接続され、前記複数の配線層のうちいずれかの配線層に形成された第１の電極パッドと、前記半導体チップ領域に配置され、前記第１の電極パッドと接続され、前記第１の電極パッドが形成された前記配線層よりも上層に形成された第２の電極パッドを備えたものである。
【００１３】
本発明の半導体ウエハにおいては、第１の電極パッドとそれより上層にある第２の電極パッドの平面位置を異ならせているので、第１の電極パッドを用いた製造初期の検査後に第１の電極パッド上にプロービング跡が残ったとしても、このプロービング跡が第２の電極パッドを用いた製造後期の検査時に影響を与えることなく、高精度に検査を実施することができる。
【発明の効果】
【００１４】
本発明によれば、半導体ウエハの製造過程において複数のタイミングで半導体チップの電気特性を高精度に評価することができる半導体ウエハを提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る一実施形態の半導体ウエハの全体平面図である。
【図２】本発明に係る一実施形態の半導体ウエハの部分拡大平面図である。
【図３】本発明に係る一実施形態の半導体ウエハの要部斜視図である。
【図４】本発明に係る一実施形態の半導体ウエハのシールリングの形成パターン例を示す要部斜視図である。
【図５】本発明に係る一実施形態の半導体ウエハのシールリングのその他の形成パターン例を示す要部斜視図である。
【図６】図５に示す構造の要部断面図の例である。
【図７】図５に示す構造の要部断面図のその他の例である。
【図８】課題を説明するための要部斜視図である。
【発明を実施するための形態】
【００１６】
「一実施形態」
図面を参照して、本発明に係る一実施形態の半導体ウエハの構成について説明する。図１は本実施形態の半導体ウエハの全体平面図であり、図２は部分拡大平面図である。図３〜図５は本実施形態の半導体ウエハの要部斜視図であり、図６及び図７は要部断面図である。
図面上は視認しやすくするため、各部材の縮尺や位置は適宜、実際のものとは異ならせて簡略化してある。また、一部の構成要素の図示を省略してある。
上記図中、符号Ｃは半導体チップ領域、符号Ｓはスクライブ領域、符号Ｍはメタル（配線又は電極パッド）、符号Ｉは層間絶縁膜、符号Ｖはビアホールを示している。上記図では、半導体チップ領域Ｃ内に形成され、複数のメタルＭと複数のメタルＭ間を絶縁する層間絶縁膜Ｉと層間絶縁膜Ｉ内に形成されたビアホールＶとにより構成される配線構造の図示を省略してある。
【００１７】
図１に示すように、本実施形態の半導体ウエハ１は、平面視矩形状の半導体チップ領域Ｃがマトリクス状に複数形成されたものである。隣接する半導体チップ領域Ｃ間がスクライブ領域Ｓとなっている。半導体チップ領域Ｃの数や配置等は適宜設計される。
【００１８】
半導体ウエハ１上には複数の配線層が積層されている。配線層はダマシンプロセスを用いたＣＭＰ（chemical Mechanical Polishing）工程により形成することができる。複数の配線層は、半導体チップ領域Ｃとスクライブ領域Ｓとに形成される。スクライブ領域Ｓにおいて、複数の配線層のうち一部の配線層は除去されていてもよい。
半導体ウエハ１において、複数の配線層には、配線（メタルＭ）及び層間絶縁膜Ｉからなる配線層の他、層間絶縁膜Ｉ及び層間絶縁膜Ｖに埋め込まれたビアホールＶとからなるビア層を含むものとする。半導体チップ領域Ｃ内においては通常、配線層とビア層とが交互に積層されている。
【００１９】
層間絶縁膜の組成は特に制限なく、酸化シリコン、ＳｉＯＣ、 ＳｉＯＣＨ、ＭＳＱ、ＨＳＱ、ＭＨＳＱ、ポーラスＳｉ、あるいはＳｉＬＫ等のＬｏｗ-Ｋ材料が挙げられる。近接するメタル間にはＳｉＮ等のバリア膜が形成されていてもよい。メタルＭの組成は特に制限されず、Ａｌ及び／又はＣｕを含む材料が好ましい。
半導体チップ領域Ｃには、トランジスタ等の半導体素子（図示略）が形成されている。
【００２０】
図３に示すように、半導体ウエハ１には、半導体ウエハ１の製造過程において半導体素子の素子特性等を評価するための少なくとも１つのモニタ素子（モニタパターン）１０と、このモニタ素子１０に導通され、複数の配線層のうちいずれかの配線層に形成され、モニタ素子１０の特性検査を行うための複数の第１の電極パッド２０と、各々の第１の電極パッド２０に接続され、第１の電極パッド２０が形成された配線層よりも上層に形成された複数の第２の電極パッド４０とが形成されている。
【００２１】
第１の電極パッド２０は、半導体チップ領域Ｃの複数の配線層を形成する前（半導体ウエハ製造初期）に半導体チップ領域Ｃの電気特性を評価するためのものである。最下層メタルＭＢ（第１層メタル）によって第１の電極パッド２０を形成することが好ましい。
第２の電極パッド４０は、半導体チップ領域Ｃの複数の配線層を形成した後（半導体ウエハ製造後期）、半導体チップ領域Ｃの電気特性を評価するためのものである。最上層メタルＭＴによって第１の電極パッド２０を形成することが好ましい。
製造初期では、モニタ素子１０に導通された複数の第１の電極パッド２０のそれぞれにプローブを接触させて、モニタ素子の特性が評価される。また、複数の配線層形成後の製造後期では、複数の第２の電極パッド４０のそれぞれにプローブを接触させて、モニタ素子の特性が評価される。製造初期における特性評価の結果、異常であると判断された場合は、異常ウエハとしてそのロットの製造を止めるか、または前工程に戻るための再工事プロセスを行った後、再度同じプロセスを行うか、不良解析を行うか、を判断する。製造初期の特性評価で異常が見られなかったウエハは、次工程に進め、製造後期で再度特性評価を行うことになる。
【００２２】
モニタ素子としては特に制限されず、トランジスタ、抵抗体、ビアチェーン、及びメタル間リークチェックパターンなどが例示される。
図３に示す例では、モニタ素子１０は半導体チップ領域Ｃの半導体素子の素子特性を評価するためのトランジスタであり、半導体ウエハの表層に形成される。この上に層間絶縁膜が覆うように形成される。この上に最下層メタルＭＢを有する最下層の配線層が形成される。
図示する例では、第１の電極パッド２０は最下層メタルＭＢに形成されている。第１の電極パッド２０の直上には配線Ｍ及びビアホールＶが形成されていない。第１の電極パッド２０の直上には層間絶縁膜Iのみが形成される。ただし、第１の電極パッド２０の直上の層間絶縁膜は部分的または全て除去しても構わない。
半導体チップ領域Ｃの周縁部には、最上層メタルＭＴに第２の電極パッド４０が形成されている。図３では最上層メタルＭＴに第２の電極パッド４０を形成しているが、第１の電極パッド２０の形成された配線層より上層であればよく、必ずしも最上層メタルＭＢでなくてもよい。
【００２３】
本実施形態において、第１の電極パッド２０とモニタ素子１０とは、スクライブ領域Ｓ内に形成された、第１の電極パッド２０から引き出された配線１１及び配線１１とそれより下層のモニタ素子１０とを接続するコンタクト１２とを介して導通されている。
また、第１の電極パッド２０から半導体チップ領域Ｃ内に延びて引き出された配線２１が形成され、この配線２１が半導体チップ領域Ｃ内に最下層メタルＭＢによって形成された配線３０に接続されている。
最下層メタルＭＢに形成された配線３０と最上層メタルＭＴに形成された第２の電極パッド４０とは複数のメタルＭとこれらの間に形成された複数のビアホールＶとを介して導通されている。
【００２４】
モニタ素子１０は、半導体素子の素子特性を評価するものの他、ビアホールＶとメタルＭとの間の電気抵抗、及び半導体層の活性化領域とコンタクト１２との間の電気抵抗、ポリシリコン等の抵抗体の抵抗値、近接メタル間のリークチェック、及びキャパシタのリークチェックのうちいずれかを評価するものでもよい。
半導体ウエハ１は検査対象の異なる複数種のモニタ素子１０を備えることができる。
図３に示す例では、モニタ素子１０が半導体素子の素子特性を評価するものであり、半導体層表層に形成されているが、モニタ素子１０がいずれの層に形成されるかは検査対象による。
【００２５】
図３に示す例では、第１の電極パッド２０が最下層メタルＭＢに形成され、第２の電極パッド４０が最上層メタルＭＴに形成されているが、第１の電極パッド２０より第２の電極パッド４０が上層であれば、これらはいずれの層に形成されてもよい。第２の電極パッド４０は、最上層メタルＭＴの直上に形成されてもよい（後記図６及び図７に示す例を参照）。
電極パッド２０、４０がいずれの層に形成されても、第１の電極パッド２０が形成された時点で第１の電極パッド２０を用いた検査を行い、第２の電極パッド４０が形成された時点で第２の電極パッド４０を用いた検査を行うことができる。
【００２６】
図４に示すように、半導体チップ領域Ｃの周縁部には、半導体チップ領域Ｃ内に水分等が侵入することを防止するために、シールリング５０が形成されていてもよい。
図６及び図７に示すように、シールリング５０は複数のメタルＭと複数のビアホールＶとが接続された構造を有している。
【００２７】
図４に示すように、第２の電極パッド４０を含む配線構造Ｘは、シールリング５０より外側に形成することができる。
図５に示すように、第２の電極パッド４０は、半導体チップ領域Ｃの周縁部に形成されたシールリング５０より内側に形成し、第１の電極パッド２０と第２の電極パッド４０とをシールリング５０より下層のポリシリコン層又は半導体層に形成される拡散層を介して導通する構成としてもよい。
図５中、シールリング５０の形成位置を破線で示してある。
【００２８】
図５に示す構造の要部断面例を図６及び図７に示す。これら図中の配線層数は図１〜図３とは異ならせて、少なく図示してある。
これらの例では、第２の電極パッド４０は、最上層メタルＭＴではなく、最上層メタルＭＴの直上に形成されている。
【００２９】
図中、符号６１は半導体基板、符号６２は素子分離領域、符号６３はウェル領域、符号６４は拡散層（活性層）、符号６５はポリシリコンからなるゲート電極、符号６６はパッシベーション膜、符号Ｉは層間絶縁膜である。
例えば、図６に示すように、第１の電極パッド２０と第２の電極パッド４０を含む配線構造Ｘとを、シールリング５０より下層にある半導体素子６０の拡散層（活性層）６４を介して導通することができる。あるいは、図７に示すように、第１の電極パッド２０と第２の電極パッド４０を含む配線構造Ｘとを、シールリング５０より下層にある半導体素子６０のポリシリコンからなるゲート電極６５を介して導通することができる。
【００３０】
第１の電極パッド２０と第２の電極パッド４０を含む配線構造Ｘとをシールリング５０より下層にある導電層を介して接続する構成では、ダイシング工程における配線欠片の飛散及びその半導体チップ領域Ｃへの影響を低減することができ、好ましい。
【００３１】
「背景技術」の項に挙げた特許文献４では、シールリングの最上層を部分的に切断しているため、シールリングのシール性が低下して、水分等が半導体チップ領域Ｃ内に侵入する恐れがある。
図５〜図７に示す例では、シールリング５０を部分的に除去していないため、シールリングのシール性を低下させる恐れがない。
【００３２】
上記例では、第１の電極パッド２０と第２の電極パッド４０を含む配線構造Ｘとをシールリング５０より下層にある導電層である拡散層６４又はポリシリコンからなるゲート電極６５を介して導通する構成について説明したが、これらはシールリング５０より下層にある任意の導電層を介して導通することができる。
【００３３】
本実施形態の半導体ウエハ１においては、第１の電極パッド２０とそれより上層にある第２の電極パッド４０とを設けているので、例えば半導体ウエハ１の製造初期と製造後期のように、異なるタイミングで複数回検査を実施することができる。
本実施形態の半導体ウエハ１においては、第１の電極パッド２０とそれより上層にある第２の電極パッド４０の平面視における位置を異ならせているので、第１の電極パッド２０を用いた検査後に第１の電極パッド２０上にプロービング跡が残ったとしても、このプロービング跡が第２の電極パッド４０を用いた検査時に影響を与えることなく、高精度に検査を実施することができる。
【００３４】
本実施形態では、第１の電極パッド２０とそれより上層にある第２の電極パッド４０の平面位置を異ならせているので、第１の電極パッド２０の直上に配線構造を形成する必要がない。したがって、スクライブ領域Ｓのメタル総量を低減することができる。その結果、ウエハ製造後のダイシング工程においてダイシングブレードにメタルが付着して、半導体ウエハ１にダメージを与えることが抑制される。
【００３５】
本実施形態の半導体ウエハ１においては、図２に示すように、必要に応じて、スクライブ領域Ｓの第１の電極パッド２０の形成領域とは異なる領域に、半導体チップ領域Ｃの配線構造と同じ配線構造を有し、総平面積が第１の電極パッド２０の総平面積より小さいダミー配線構造Ｄを設けることができる。
かかる構成では、ダミー配線構造Ｄによってスクライブ領域ＳにおけるＣＭＰ時の表面平坦性が確保でき、半導体チップ領域Ｃ内の配線構造を良好に形成することができる。ここで、ダミー配線構造Ｄは、複数のダミー配線がビアホールで互いに接続された構造としてもよいし、複数のダミー配線がビアホールで接続されていない構造とすることもできる。ダミー配線は、半導体チップ領域Ｃ内の配線と接続されない。
モニタ素子用の電極パッド２０は、プローブを接触するために、ある程度の平面積は必要である。ダミー配線構造Ｄには電極パッドが含まれないので、ダミー複層配線構造Ｄの総平面積は第１の電極パッド２０の総平面積より小さくすることができる。したがって、本実施形態の構成では、スクライブ領域Ｓにダミー配線構造Ｄを設けても、スクライブ領域Ｓに電極パッドとその直上の配線構造とを設ける従来構成よりもスクライブ領域Ｓの総メタル量を低減することができる。
【００３６】
以上説明したように、本実施形態によれば、半導体ウエハ１の製造過程において複数のタイミングで半導体チップ領域Ｃの電気特性を高精度に評価することができ、かつ、スクライブ領域Ｓの総メタル量を低減することができ、高歩留まりで半導体チップ領域Ｃを製造することが可能な半導体ウエハ１を提供することができる。
【００３７】
「比較例」
図８に示す比較例と、上記本発明に係る実施形態との相違点について説明する。
図８に示す比較例では、製造初期の段階で検査に用いる第１の電極パッド１２０を用いてモニタ素子１１０の特性を確認後、複数の配線層を形成した後に、第２の電極パッド１４０を用いてモニタ素子１１０の特性を確認する場合、第１の電極パッド１１０と第２の電極パッド１４０とは、両者を電気的に接続するために複数のビアホールＶ及び複数のメタルＭが接続される。そのため、スクライブ領域Ｓに第１の電極パッド１２０を配置した場合、図８に示すように、スクライブ領域Ｓにおけるメタル総量が増加してしまう。
このスクライブ領域Ｓにおけるメタル総量の増加は、半導体チップ領域Ｃの個片化の際に、チッピングを引き起こしてしまう。半導体チップ領域Ｃは、通常スクライブ領域Ｓをダイシングブレードにより切断することで、各半導体チップ領域Ｃに分割する。この時、スクライブ領域Ｓにおけるメタル総量が多いとダイシングブレードに目づまりが発生し、半導体ウエハ１０１に応力が加わり、チッピングが発生する。
上記本発明に係る実施形態では、第２の電極パッド１４０は、スクライブ領域Ｓではなく、半導体チップ領域Ｃに配置している。そのため、半導体チップ領域Ｃがチッピングするのを抑制することができる。
特に、配線層の形成プロセスがＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を用いるダマシンプロセスの場合、ＣＭＰ工程における配線層の平坦性を確保するため、図８における第１の電極パッド１２０と第２の電極パッド１４０との間のメタルＭも第１の電極パッド１２０と同程度の面積とする必要がある。第１の電極パッド１２０と第２の電極パッド１４０との間のメタルＭは、第１の電極パッド１２０と第２の電極パッド１４０とが電気的に接続できる程度の大きさよりも大きくする必要がある。そのため、図８の構成では、スクライブ領域Ｓにおけるメタル総量が多くなりやすい。上記本発明に係る実施形態においては、配線層がダマシンプロセスで形成される場合にはより図８と比べチッピングを抑制することができ、好ましい。
【００３８】
「設計変更」
本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更可能である。
【符号の説明】
【００３９】
１  半導体ウエハ
１０  モニタ素子
２０  第１の電極パッド
４０  第２の電極パッド
５０  シールリング
６０  半導体素子
６２  素子分離領域
６４  拡散層
６５  ゲート電極
Ｃ  半導体チップ
Ｓ  スクライブ領域
Ｍ  メタル
ＭＢ  最下層メタル
ＭＴ  最上層メタル
Ｉ  絶縁膜
Ｖ  ビアホール
Ｘ  配線構造
Ｄ  ダミー配線構造
【図１】
2012238745.tif 000003
【図２】
2012238745.tif 000004
【図３】
2012238745.tif 000005
【図４】
2012238745.tif 000006
【図５】
2012238745.tif 000007
【図６】
2012238745.tif 000008
【図７】
2012238745.tif 000009
【図８】
2012238745.tif 000010