(57)【要約】【課題】画素回路のグループによってデータ信号を記憶する特性が異なる表示装置において、その特性による表示のばらつきを抑えた表示装置を提供すること。【解決手段】表示装置は、それぞれ画素回路を含む複数の画素グループと、それぞれ前記画素グループのいずれかに含まれる画素回路に接続される複数の走査線と、パルス信号を含むクロック信号を供給するクロック信号供給回路と、前記パルス信号を前記複数の走査線に予め定められた順序に従い選択的に通すシフトレジスタ回路と、前記画素回路に接続され、走査される前記画素グループに含まれる画素回路にデータ信号を供給するデータ信号線と、を含む。前記複数の走査線の一部に供給されるパルス信号は、他の前記走査線に供給されるパルス信号より期間が長い、あるいは画素回路に含まれるトランジスタによりデータ信号を通させる。【選択図】図５
2012150215.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ画素回路を含む複数の画素グループと、
それぞれ前記複数の画素グループのいずれかに対応して設けられ、当該画素グループに含まれる画素回路に接続される複数の走査線と、
前記複数の画素グループのそれぞれを走査する期間に当該画素グループを走査する電位となるパルス信号を含むクロック信号を供給するクロック信号供給回路と、
前記パルス信号を前記複数の走査線に予め定められた順序に従い選択的に通すシフトレジスタ回路と、
前記複数の画素グループのそれぞれに含まれる画素回路に接続され、走査される前記画素グループに含まれる画素回路にデータ信号を供給するデータ信号線と、
を含み、
前記クロック信号供給回路は、前記複数の走査線の一部に供給されるパルス信号の期間が、他の前記走査線に供給されるパルス信号の期間より長くなるよう前記クロック信号を供給する、
ことを特徴とする表示装置。
【請求項２】
前記クロック信号供給回路は、前記走査される画素グループに含まれる画素回路に供給されるデータ信号の極性が、前記走査される画素グループの１つ前に走査対象となる前記画素グループに含まれる前記画素回路に供給されるデータ信号の極性と異なる場合に、前記２つのデータ信号の極性が異ならない場合より前記走査される画素グループに供給するパルス信号の期間が長くなるように前記クロック信号を供給する、
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
クロック信号供給回路からのクロック信号を前記シフトレジスタに回路に供給する複数のクロック信号線をさらに含み、
前記クロック信号供給回路は前記パルス信号を１番目の前記クロック信号線から順に前記複数のクロック信号線に供給することを繰返し、
前記データ信号線は、前記クロック信号線の数の１を除く約数のうちいずれかの数の画素グループが選択されるごとに極性が変化するデータ信号を供給する、
ことを特徴とする請求項２に記載の表示装置。
【請求項４】
前記シフトレジスタ回路は、それぞれ前記複数の走査線のいずれかに前記クロック信号供給回路からのパルス信号を通す複数の単体回路をさらに含み、
前記単体回路は、前記パルス信号を通す走査線の順位を前記クロック信号線の数で割った余りに対応するクロック信号線と当該走査線との間に設けられる第１のトランジスタと、
前記単体回路がパルス信号を通す前記走査線より所定数前の順番の前記走査線に出力されるパルス信号を前記第１のトランジスタのゲート電極に供給するダイオード接続された第２のトランジスタと、
前記第２のトランジスタが供給するパルス信号の電位により生じる電位差を記憶し、前記電位差がリセットされるまで前記第１のトランジスタをオンする容量と、
前記単体回路がパルス信号を通す前記走査線より所定数後の順番の前記走査線に出力されるパルス信号に基づいて前記容量が記憶する電位差をリセットする第３のトランジスタ、
を含み、
供給されるパルス信号が走査電位となる期間が長い単体回路に含まれる前記第２のトランジスタのソース電極およびドレイン電極の幅は、他の単体回路に含まれる前記第２のトランジスタのソース電極およびドレイン電極の幅より狭い、
ことを特徴とする請求項３に記載の表示装置。
【請求項５】
それぞれ複数の画素回路を含む複数の画素グループと、
それぞれ前記複数の画素グループのいずれかに対応して設けられ、当該画素グループに含まれる画素回路に接続される複数の走査線と、
前記複数の画素グループのそれぞれに含まれる画素回路に接続されデータ信号を供給するデータ信号線と、
前記複数の画素グループのそれぞれを走査するパルス信号を含むクロック信号を供給するクロック信号供給回路と、
前記パルス信号を予め定められた順で前記複数の走査線に選択的に通すシフトレジスタ回路と、を含み、
前記各画素回路は、当該画素回路に接続される前記走査線から前記パルス信号が供給されると前記データ信号を通す画素トランジスタを含み、
前記クロック信号供給回路は、前記複数の画素グループの一部に含まれる画素回路に含まれる画素トランジスタがデータ信号を通す際の通しやすさが、他の画素グループに含まれる画素回路に含まれる画素トランジスタがデータ信号を通す際の通しやすさより大きくなるようにパルス信号を供給する、
ことを特徴とする表示装置。
【請求項６】
前記各画素回路に含まれる画素トランジスタはｎチャネル型のトランジスタであり、
前記クロック信号供給回路は、前記複数の画素グループの一部に含まれる画素回路に供給するパルス信号の最大電位が、他の画素グループに含まれる画素回路に供給するパルス信号の最大電位より大きくなるようにパルス信号を供給する、
ことを特徴とする請求項５に記載の表示装置。
【請求項７】
前記各画素回路に含まれる画素トランジスタはｐチャネル型のトランジスタであり、
前記クロック信号供給回路は、前記複数の画素グループの一部に含まれる画素回路に供給するパルス信号の最小電位が、他の画素グループに含まれる画素回路に供給するパルス信号の最小電位より小さくなるようにパルス信号を供給する、
ことを特徴とする請求項５に記載の表示装置。
【請求項８】
前記クロック信号供給回路は、前記複数の画素グループの一部および前記他の画素グループが走査される期間の終わりの所定の期間に、所定の電位となるパルス信号を供給する、
ことを特徴とする請求項６または７に記載の表示装置。
【請求項９】
前記クロック信号供給回路は、前記走査される画素グループに含まれる画素回路に供給されるデータ信号の極性が、前記走査される画素グループの１つ前の順序の走査対象となる前記画素グループに含まれる前記画素回路に供給されるデータ信号の極性と異なる場合に、前記走査される画素グループに含まれる画素トランジスタがデータ信号を通す際の通しやすさが、前記２つのデータ信号の極性が異ならない場合より大きくなるように前記クロック信号を供給する、
ことを特徴とする請求項８に記載の表示装置。
【請求項１０】
クロック信号供給回路からのクロック信号を前記シフトレジスタに回路に供給する複数のクロック信号線をさらに含み、
前記クロック信号供給回路は前記パルス信号を１番目の前記クロック信号線から順に前記複数のクロック信号線に供給することを繰返し、
前記データ信号線は、前記クロック信号線の数の約数のうち１を除くいずれかの数の画素グループが選択されるごとに極性が変化するデータ信号を供給する、
ことを特徴とする請求項９に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複数の画素回路を含む表示装置に関する。
【背景技術】
【０００２】
例えば液晶表示装置のように、それぞれがトランジスタを含む複数の画素回路を含む表示装置がある。例えば、複数の画素回路がマトリクス状に並んでいる表示装置では、列ごとにデータ信号線が配置されており、行ごとに画素回路が走査される。走査される画素回路が表示すべき階調を示すデータ信号はそのデータ信号線から入力され、画素回路はそのデータ信号を記憶する。画素回路の行を選択する信号はシフトレジスタ回路から出力される。
【０００３】
ここで、行などの要因によって画素回路がデータ信号を記憶する特性が異なってしまう場合がある。以下では液晶表示装置における例について説明する。液晶表示装置では、残像などを防止するために、液晶に印加する電圧の極性を一定時間ごとに変化させる。その際、Ｎ行を走査するごとにデータ信号線に入力するデータ信号の極性を変化させるＮライン反転と呼ばれる方法を用いることがある。一方、データ信号線に生じる寄生容量などにより、液晶に印加される電圧がデータ信号の電位まで変化するのには時間がかかることが知られている。データ信号の電位変化が大きいと、液晶に印加される電圧が充分に変化することが難しくなる。上述のＮライン反転では、極性が変化する場合のデータ信号の電位の変化が、極性が変化しない場合のデータ信号の電位の変化より大きくなるため、前の行から極性が変化する行と、極性が変化しない行との間で液晶に印加される電圧に差が生じ、表示する輝度にムラが生じる。
【０００４】
特許文献１には、シフトレジスタにダミーの行を作成し、ダミーの行が走査する操作を用いて上述の問題に対応する表示装置が開示されている。特許文献２には、ドライバＩＣ内に構築された一般的なシフトレジスタを用いて、行を走査する時間を変化させて上述の問題に対応する液晶表示装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３９５４２号公報
【特許文献２】特開２００２−２８７７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
シフトレジスタの一形態として、例えば画素回路の行のような画素回路のグループを走査する期間に、その走査される画素回路に向けて外部から供給されるパルス信号を通すシフトレジスタ回路がある。このシフトレジスタ回路は、例えば表示装置のガラス基板に形成される。そうすると、トランジスタの特性のばらつきに伴う波形の劣化を簡易な構成で抑えられるからである。このようなシフトレジスタ回路を用いた表示装置では、画素回路のグループによってデータ信号を記憶する特性が異なる場合に輝度のムラが生じていた。
【０００７】
本発明は上記課題を鑑みてなされたものであって、その目的は、画素回路のグループによってデータ信号を記憶する特性が異なる表示装置において、本構成を用いない場合より簡易な構成でその変化に対応できる表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。
【０００９】
（１）それぞれ画素回路を含む複数の画素グループと、それぞれ前記複数の画素グループのいずれかに対応して設けられ、当該画素グループに含まれる画素回路に接続される複数の走査線と、前記複数の画素グループのそれぞれを走査する期間に当該画素グループを走査する電位となるパルス信号を含むクロック信号を供給するクロック信号供給回路と、前記パルス信号を前記複数の走査線に予め定められた順序に従い選択的に通すシフトレジスタ回路と、前記複数の画素グループのそれぞれに含まれる画素回路に接続され、走査される前記画素グループに含まれる画素回路にデータ信号を供給するデータ信号線と、を含み、前記クロック信号供給回路は、前記複数の走査線の一部に供給されるパルス信号の期間が、他の前記走査線に供給されるパルス信号の期間より長くなるよう前記クロック信号を供給する、ことを特徴とする表示装置。
【００１０】
（２）（１）において、前記クロック信号供給回路は、前記走査される画素グループに含まれる画素回路に供給されるデータ信号の極性が、前記走査される画素グループの１つ前に走査対象となる前記画素グループに含まれる前記画素回路に供給されるデータ信号の極性と異なる場合に、前記２つのデータ信号の極性が異ならない場合より前記走査される画素グループに供給するパルス信号の期間が長くなるように前記クロック信号を供給する、ことを特徴とする表示装置。
【００１１】
（３）（２）において、クロック信号供給回路からのクロック信号を前記シフトレジスタに回路に供給する複数のクロック信号線をさらに含み、前記クロック信号供給回路は前記パルス信号を１番目の前記クロック信号線から順に前記複数のクロック信号線に供給することを繰返し、前記データ信号線は、前記クロック信号線の数の１を除く約数のうちいずれかの数の画素グループが選択されるごとに極性が変化するデータ信号を供給する、ことを特徴とする表示装置。
【００１２】
（４）（３）において、前記シフトレジスタ回路は、それぞれ前記複数の走査線のいずれかに前記クロック信号供給回路からのパルス信号を通す複数の単体回路をさらに含み、前記単体回路は、前記パルス信号を通す走査線の順位を前記クロック信号線の数で割った余りに対応するクロック信号線と当該走査線との間に設けられる第１のトランジスタと、前記単体回路がパルス信号を通す前記走査線より所定数前の順番の前記走査線に出力されるパルス信号を前記第１のトランジスタのゲート電極に供給するダイオード接続された第２のトランジスタと、前記第２のトランジスタが供給するパルス信号の電位により生じる電位差を記憶し、前記電位差がリセットされるまで前記第１のトランジスタをオンする容量と、前記単体回路がパルス信号を通す前記走査線より所定数後の順番の前記走査線に出力されるパルス信号に基づいて前記容量が記憶する電位差をリセットする第３のトランジスタ、を含み、供給されるパルス信号が走査電位となる期間が長い単体回路に含まれる前記第２のトランジスタのソース電極およびドレイン電極の幅は、他の単体回路に含まれる前記第２のトランジスタのソース電極およびドレイン電極の幅より狭い、ことを特徴とする表示装置。
【００１３】
（５）それぞれ複数の画素回路を含む複数の画素グループと、それぞれ前記複数の画素グループのいずれかに対応して設けられ、当該画素グループに含まれる画素回路に接続される複数の走査線と、前記複数の画素グループのそれぞれに含まれる画素回路に接続されデータ信号を供給するデータ信号線と、前記複数の画素グループのそれぞれを走査するパルス信号を含むクロック信号を供給するクロック信号供給回路と、前記パルス信号を予め定められた順で前記複数の走査線に選択的に通すシフトレジスタ回路と、を含み、前記各画素回路は、当該画素回路に接続される前記走査線から前記パルス信号が供給されると前記データ信号を通す画素トランジスタを含み、前記クロック信号供給回路は、前記複数の画素グループの一部に含まれる画素回路に含まれる画素トランジスタがデータ信号を通す際の通しやすさが、他の画素グループに含まれる画素回路に含まれる画素トランジスタがデータ信号を通す際の通しやすさより大きくなるようにパルス信号を供給する、ことを特徴とする表示装置。
【００１４】
（６）（５）において、前記各画素回路に含まれる画素トランジスタはｎチャネル型のトランジスタであり、前記クロック信号供給回路は、前記複数の画素グループの一部に含まれる画素回路に供給するパルス信号の最大電位が、他の画素グループに含まれる画素回路に供給するパルス信号の最大電位より大きくなるようにパルス信号を供給する、ことを特徴とする表示装置。
【００１５】
（７）（５）において、前記各画素回路に含まれる画素トランジスタはｐチャネル型のトランジスタであり、前記クロック信号供給回路は、前記複数の画素グループの一部に含まれる画素回路に供給するパルス信号の最小電位が、他の画素グループに含まれる画素回路に供給するパルス信号の最小電位より小さくなるようにパルス信号を供給する、ことを特徴とする表示装置。
【００１６】
（８）（６）または（７）において、前記クロック信号供給回路は、前記複数の画素グループの一部および前記他の画素グループが走査される期間の終わりの所定の期間に、所定の電位となるパルス信号を供給する、ことを特徴とする表示装置。
【００１７】
（９）（８）において、前記クロック信号供給回路は、前記走査される画素グループに含まれる画素回路に供給されるデータ信号の極性が、前記走査される画素グループの１つ前の順序の走査対象となる前記画素グループに含まれる前記画素回路に供給されるデータ信号の極性と異なる場合に、前記走査される画素グループに含まれる画素トランジスタがデータ信号を通す際の通しやすさが、前記２つのデータ信号の極性が異ならない場合より大きくなるように前記クロック信号を供給する、ことを特徴とする表示装置。
【００１８】
（１０）（９）において、クロック信号供給回路からのクロック信号を前記シフトレジスタに回路に供給する複数のクロック信号線をさらに含み、前記クロック信号供給回路は前記パルス信号を１番目の前記クロック信号線から順に前記複数のクロック信号線に供給することを繰返し、前記データ信号線は、前記クロック信号線の数の約数のうち１を除くいずれかの数の画素グループが選択されるごとに極性が変化するデータ信号を供給する、ことを特徴とする表示装置。
【発明の効果】
【００１９】
本発明によれば、表示装置は、画素回路のグループによってデータ信号を記憶する特性が異なっていても、本構成を用いない場合より簡易な構成でその変化に対応できる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態にかかる液晶表示装置の構成の一例を示す回路図である。
【図２】右側のシフトレジスタ回路の構成の一例を示す図である。
【図３】基本回路の構成の一例を示す回路図である。
【図４】Ｎドット反転およびＮライン反転における各画素回路に供給されるデータ信号の極性の一例を示す図である。
【図５】第１の実施形態において制御回路が供給する信号の一例を示す波形図である。
【図６】第１の実施形態においてシフトレジスタ回路に供給されるクロック信号、ノードＮＤ１およびノードＮＤ２の電位、および出力されるパルス信号の一例を示す波形図である。
【図７】第２の実施形態において制御回路が供給する信号の一例を示す波形図である。
【図８】第２の実施形態においてシフトレジスタ回路に供給されるクロック信号、ノードＮＤ１およびノードＮＤ２の電位、および出力されるパルス信号の一例を示す波形図である。
【図９】画素回路に生じる寄生容量の例を示す図である。
【発明を実施するための形態】
【００２１】
以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。以下では、表示装置の一種である液晶表示装置における実施形態について説明する。
【００２２】
［第１の実施形態］
本発明の第１の実施形態にかかる液晶表示装置は、物理的には、アレイ基板と、アレイ基板に対向する対向基板と、ドライバ集積回路とを含む。対向基板とアレイ基板との間には液晶が封入されており、アレイ基板上の対向基板と重ならない部分にはドライバ集積回路が配置されている。図１は、本発明の第１の実施形態にかかる液晶表示装置の構成の一例を示す回路図である。本図に示す回路は、物理的にはアレイ基板とドライバ集積回路とに設けられている。
【００２３】
液晶表示装置は、アレイ基板上の表示領域ＤＡ内にＮ行Ｍ列のマトリクス状に設けられた複数の画素回路ＰＸと、それぞれが画素回路ＰＸのいずれかの行に対応して設けられる複数のゲート信号線ＧＬ（走査線）と、それぞれが画素回路ＰＸのいずれかの列に対応して設けられる複数のデータ信号線ＤＬと、各画素回路ＰＸに接続されるコモン線ＣＬと、シフトレジスタ回路ＧＤＬ，ＧＤＲと、制御回路ＤＲＶと、を含む。物理的には、制御回路ＤＲＶはドライバ集積回路に設けられ、画素回路ＰＸ、データ信号線ＤＬ、ゲート信号線ＧＬ、コモン線ＣＬおよびシフトレジスタ回路ＧＤＬ，ＧＤＲはアレイ基板上に設けられる。ゲート信号線ＧＬは画素回路ＰＸの行ごとに設けられ、その数は後述のダミーのものを除くとＮ本である。データ信号線ＤＬは画素回路ＰＸの列ごとに設けられ、その数はＭ本である。各画素回路ＰＸは、その画素回路ＰＸが属する画素回路ＰＸの列に対応するデータ信号線ＤＬと、その画素回路ＰＸが属する画素回路ＰＸの行に対応するゲート信号線ＧＬと、に接続されている。以下では、画素回路ＰＸの各行を、画素行ＰＬと呼ぶ。画素行ＰＬは画素回路ＰＸのグループ（画素グループ）でもある。また、本図の上から数えてｉ番目の画素行ＰＬをＰＬｉと記し、ｉ番目の画素行ＰＬｉに含まれる画素回路ＰＸに接続されるゲート信号線ＧＬをＧＬ（ｉ＋４）と記す。なお、ＧＬ１〜ＧＬ４，ＧＬ（Ｎ＋５）〜ＧＬ（Ｎ＋８）は図示しないダミーのゲート信号線ＧＬを示す。なお、Ｍは正の整数であり、Ｎは２の倍数となる正の整数である。Ｎが２の倍数であるのはシフトレジスタ回路ＧＤＬ，ＧＤＲが２つであるためである。例えば液晶表示領域の解像度が６４０行×４８０列のカラー表示で、赤、青、緑を表示する画素回路ＰＸが列方向に並ぶのであれば、Ｎは６４０、Ｍは４８０×３となる。
【００２４】
各画素回路ＰＸは、画素トランジスタＴＲＰと、画素容量ＣＰとを含む。画素容量ＣＰは主に、コモン線ＣＬの一部であるコモン電極と、そのコモン電極から液晶を挟んで存在する画素電極ＰＴとの間に生じる。画素トランジスタＴＲＰはｎチャネル型の薄膜トランジスタである。画素トランジスタＴＲＰのソース電極は画素容量ＣＰの一端でもある画素電極ＰＴに接続され、画素トランジスタＴＲＰのドレイン電極はその画素回路ＰＸに接続されるデータ信号線ＤＬに接続される。ここで、薄膜トランジスタのソース電極とドレイン電極との間には極性がなく、ソース電極であるかドレイン電極であるかは一方に供給される電位が他方に供給される電位より高いか低いかによって定まる便宜的な名称である。よって、ソース電極とドレイン電極が接続される先は反対であってもよい。
【００２５】
制御回路ＤＲＶはクロック信号供給回路を含む。クロック信号供給回路は、８本のクロック信号線Ｖ１〜Ｖ８にクロック信号を供給する。ここで、クロック信号は、画素トランジスタＴＲＰをオンする電位であって、画素行ＰＬを走査する電位からなるパルス信号を含んでいる。そのパルス信号は、複数の画素行ＰＬのそれぞれを走査する期間にその画素行ＰＬに含まれる画素回路ＰＸに向けて供給される。図１の例では画素トランジスタＴＲＰはｎチャネル型であるので、画素トランジスタＴＲＰをオンする電位はオンしない電位より高くなる。クロック信号供給回路はパルス信号を１番目のクロック信号線Ｖ１から順に供給し、最後のクロック信号線Ｖ８にパルス信号を供給すると、再び１番目のクロック信号線Ｖ１からパルス信号を供給することを繰返す。なお、クロック信号線は８本でなくてもよく、４本以上であればよい。また、クロック信号供給回路はあるフレームにおける画素回路ＰＸへのデータ信号ＤＡＴの供給が終わってから次のフレームにおける画素回路ＰＸへのデータ信号ＤＡＴの供給が始まるまでの間のうち所定の期間に、スタート信号線ＶＳＴ，ＶＳＴ２にスタート信号を供給する。また、制御回路ＤＲＶは複数のデータ信号線ＤＬに接続され、制御回路ＤＲＶはデータ信号線ＤＬのそれぞれに各画素回路ＰＸが表示すべき階調を示すデータ信号ＤＡＴを供給する。
【００２６】
シフトレジスタ回路ＧＤＬは表示領域ＤＡの左側に設けられ、シフトレジスタ回路ＧＤＲは表示領域ＤＡの右側に設けられる。右側のシフトレジスタ回路ＧＤＲは上から数えて奇数番目のゲート信号線ＧＬに接続され、左側のシフトレジスタ回路ＧＤＬは上から数えて偶数番目のゲート信号線ＧＬに接続される。図２は、右側のシフトレジスタ回路ＧＤＲの構成の一例を示す図である。シフトレジスタ回路ＧＤＬ，ＧＤＲは、それぞれ（Ｎ／２＋２）個の単体回路ＢＣを有する。各単体回路ＢＣは５つの入力端と１つの出力端を有する。シフトレジスタ回路ＧＤＲに含まれる単体回路ＢＣの出力端はそれぞれゲート信号線ＧＬ１，ＧＬ３，ＧＬ５，・・・，ＧＬ（Ｎ＋３）、ＧＬ（Ｎ＋５）、ＧＬ（Ｎ＋７）に接続され、接続されるゲート信号線ＧＬに信号を出力する。また、シフトレジスタ回路ＧＤＲには、スタート信号線ＶＳＴ、クロック信号線Ｖ１，Ｖ３，Ｖ５，Ｖ７、基準電位供給線ＶＧＰＬのそれぞれから信号が供給されている。基準電位供給線ＶＧＰＬは、各単体回路ＢＣの５番目の入力端に基準となる電位を供給する。図示しないが、シフトレジスタ回路ＧＤＬに含まれる単体回路ＢＣの出力端はそれぞれゲート信号線ＧＬ２，ＧＬ４，ＧＬ６，・・・，ＧＬ（Ｎ＋４）、ＧＬ（Ｎ＋６）、ＧＬ（Ｎ＋８）に接続され、接続されるゲート信号線ＧＬに信号を出力する。シフトレジスタ回路ＧＤＬには、スタート信号線ＶＳＴ２、クロック信号線Ｖ２，Ｖ４，Ｖ６，Ｖ８、基準電位供給線ＶＧＰＬのそれぞれから信号が供給されている。なお、ゲート信号線ＧＬｙ（ｙは１からＮ＋８の整数）に信号を出力する単体回路ＢＣをＢＣｙと記す。
【００２７】
図２などに示す単体回路ＢＣの入出力端は、ゲート信号線ＧＬｙに接続されるものをＧｙと示す。出力端がｎ番目のゲート信号線ＧＬｎ（ｎは１からＮ＋８の間の整数）に接続される単体回路ＢＣｎの入力端の１番目から４番目には、それぞれ、２つ前のゲート信号線ＧＬ（ｎ−２）の信号と、４つ後のゲート信号線ＧＬ（ｎ＋４）の信号と、互いに異なる２本のクロック信号線とが接続される。ただし、ｎが３未満の場合は２つ前のゲート信号線ＧＬの代わりにスタート信号線ＶＳＴまたはスタート信号線ＶＳＴ２と接続される。ｎが（Ｎ＋４）を超える場合、単体回路ＢＣｎは４つ後のゲート信号線ＧＬの代わりにスタート信号線ＶＳＴまたはスタート信号線ＶＳＴ２に接続される。互いに異なる２本のクロック信号線は、ｎをクロック信号線の数で割った余りにより定まる。ｎをクロック信号線の数で割った余りが１から７であればそれぞれ１から７を、０であれば８を返す関数をＦ（ｎ）と定義すると、ｎ番目の単体回路ＢＣｎの２つの入力端は、それぞれＦ（ｎ）番目のクロック信号線と、Ｆ（ｎ＋４）番目のクロック信号線とに接続されている。ここで、単体回路ＢＣｎがスタート信号線ＶＳＴに接続されるかスタート信号線ＶＳＴ２に接続されるかは、その単体回路ＢＣｎがシフトレジスタ回路ＧＤＲに含まれるかシフトレジスタ回路ＧＤＬに含まれるかによって決まる。シフトレジスタ回路ＧＤＲに含まれる単体回路ＢＣｎはスタート信号線ＶＳＴに接続され、シフトレジスタ回路ＧＤＬに含まれる単体回路ＢＣｎはスタート信号線ＶＳＴ２に接続される。結果として、シフトレジスタ回路ＧＤＬあるいはシフトレジスタ回路ＧＤＲには、全体の半分の数のクロック信号線が接続される。なお、図２の単体回路の記載のＶｙはＦ（ｙ）番目のクロック信号線が接続される入力端を示す。
【００２８】
図３はｎ番目の単体回路ＢＣｎの構成の一例を示す回路図である。各単体回路ＢＣは、トランジスタＴ１〜Ｔ７およびＴ９と、容量Ｃ１，Ｃ３と、を含む。トランジスタＴ１〜Ｔ７およびＴ９はｎチャネル型の薄膜トランジスタである。トランジスタＴ５のドレイン電極はＦ（ｎ）番目のクロック信号線に接続される入力端Ｖｎに接続され、トランジスタＴ５のソース電極はゲート信号線ＧＬｎに接続される出力端Ｇｎに接続される。容量Ｃ１の一端はトランジスタＴ５のゲート電極に、他端はトランジスタＴ５のソース電極に接続される。容量Ｃ１はその両端に生じる電位差を記憶し、ゲート信号線ＧＬｎにパルス信号を出力する前後にトランジスタＴ５をオンするとともに、パルス信号の電位が供給される際にトランジスタＴ５のゲート電極にブートストラップ電圧を印加し、波形のゆがみを抑える。ここで、トランジスタＴ５のゲート電極のあるノードをノードＮＤ１とする。
【００２９】
トランジスタＴ１は、ゲート電極とドレイン電極が接続された（いわゆるダイオード接続の）トランジスタであり、そのゲート電極とドレイン電極は、２つ前の単体回路ＢＣ（ｎ−２）の出力が入力される入力端Ｇ（ｎ−２）に接続され、トランジスタＴ１のソース電極はトランジスタＴ５のゲート電極に接続される。トランジスタＴ１は入力端Ｇ（ｎ−２）からのパルス信号を通すが、パルス信号が供給されない場合に容量Ｃ１の電荷の流出を防ぐ働きをする。トランジスタＴ２，Ｔ９のドレイン電極はトランジスタＴ５のゲート電極に接続され、トランジスタＴ２，Ｔ９のソース電極は基準電位供給線ＶＧＰＬに接続される。トランジスタＴ９のゲート電極には４つ後の単体回路ＢＣ（ｎ＋４）の出力が入力される入力端Ｇ（ｎ＋４）に接続される。トランジスタＴ３は、ダイオード接続のトランジスタであり、そのゲート電極とドレイン電極は、Ｆ（ｎ＋４）番目のクロック信号線に接続される入力端Ｖ（ｎ＋４）に接続され、トランジスタＴ３のソース電極はトランジスタＴ２のゲート電極に接続される。トランジスタＴ２のゲート電極のノードをノードＮＤ２と呼ぶ。また、トランジスタＴ３のソース電極はトランジスタＴ６のゲート電極にも接続されている。トランジスタＴ６のドレイン電極は出力端Ｇｎに接続され、ソース電極は基準電位供給線ＶＧＰＬに接続される。トランジスタＴ３のソース電極には、容量Ｃ３の一端、トランジスタＴ７のドレイン電極、トランジスタＴ４のドレイン電極が接続される。また、容量Ｃ３の他端、トランジスタＴ７のソース電極、トランジスタＴ４のソース電極は基準電位供給線ＶＧＰＬに接続される。トランジスタＴ７のゲート電極は入力端Ｇ（ｎ−２）に接続され、トランジスタＴ４のゲート電極はトランジスタＴ５のゲート電極に接続される。なお、単体回路ＢＣ１，ＢＣ２，ＢＣ（Ｎ＋５）〜ＢＣ（Ｎ＋８）については、一部の入力端はゲート信号線ＧＬの代わりにスタート信号線ＶＳＴまたはスタート信号線ＶＳＴ２が接続される。
【００３０】
以下では本実施形態におけるシフトレジスタ回路および液晶表示装置の動作について説明する。本実施形態の例では、ドット反転およびライン反転の駆動方法を用いる。図４は、ドット反転およびライン反転における各画素回路に供給されるデータ信号ＤＡＴの極性の一例を示す図である。ライン反転は画素回路ＰＸをＡ行駆動するごとに、画素回路ＰＸに供給されるデータ信号ＤＡＴの極性を反転させることをいい、ドット反転はＢ列ごとに画素回路に供給されるデータ信号ＤＡＴの極性を反転させることをいう。図４の例ではＡは８、Ｂは１としている。ここで、仮にあるゲート信号線ＧＬにパルス信号を供給した場合、そのゲート信号線ＧＬに接続される画素回路ＰＸに含まれる画素トランジスタＴＲＰがオンされ、画素トランジスタＴＲＰはデータ信号線ＤＬからのデータ信号ＤＡＴを画素容量ＣＰに向けて通す。これはデータ信号ＤＡＴの供給対象としてそのゲート信号線ＧＬに対応する画素行ＰＬが走査されることを示す。この液晶表示装置ではそれぞれの画素行ＰＬに含まれる画素回路ＰＸにデータ信号ＤＡＴを供給することで各画素回路ＰＸの画素容量ＣＰに表示階調を示す電位差を記憶させる。以下この電位差を記憶させることを画素回路ＰＸへのデータ信号ＤＡＴの書込みと呼ぶ。
【００３１】
このような液晶表示装置ではドット反転はＢ本ごとにデータ信号線ＤＬに供給するデータ信号ＤＡＴの極性を変化させることで実現される。ライン反転はデータ信号ＤＡＴを書込む画素回路ＰＸの行をＡ行走査するごとにデータ信号線ＤＬに供給するデータ信号ＤＡＴの極性を反転させることで実現される。図４の例では、（ｋ−１）番目のゲート信号線ＧＬ（ｋ−１）に対応する画素行ＰＬを走査した後で（ｋは７以上Ｎ＋２以下かつＡの倍数＋５である整数）、ゲート信号線ＧＬｋに対応する画素行ＰＬを走査する際にデータ信号ＤＡＴの極性が反転する。つまり、走査される画素行ＰＬに含まれる画素回路ＰＸに供給されるデータ信号ＤＡＴの極性が、その画素行ＰＬの１つ前に走査対象となる画素行ＰＬに含まれる画素回路ＰＸに供給されるデータ信号ＤＡＴの極性と異なっている。なお、ゲート信号線ＧＬ（ｋ＋Ｃ）に対応する画素行ＰＬ（Ｃは０以上（Ａ−１）未満の整数）を走査した後でゲート信号線ＧＬ（ｋ＋Ｃ＋１）に対応する画素行ＰＬを走査するとデータ信号ＤＡＴの極性は反転しない。
【００３２】
図５は第１の実施形態において制御回路ＤＲＶが供給する信号の一例を示す波形図である。図５は、上から順に、スタート信号線ＶＳＴの電位、スタート信号線ＶＳＴ２の電位、単体回路ＢＣの入力端Ｖｋ，Ｖ（ｋ＋１），Ｖ（ｋ＋２），Ｖ（ｋ＋７）に向けクロック信号線を介して供給されるクロック信号の電位、データ信号線ＤＬに供給されるデータ信号ＤＡＴの電位を示している。また、並んで延びる破線の間隔が１水平期間（１Ｈ）である。ここではスタート信号線ＶＳＴにパルス信号を供給し終わってから次にスタート信号線ＶＳＴにパルス信号を供給し終わるまでを１フレーム期間（１ＦＬＭ）としている。パルス信号は、画素行ＰＬを走査する期間におけるその画素行ＰＬに含まれる画素回路ＰＸに含まれる画素トランジスタＴＲＰをオンする電位（走査電位）からなり、図５の例では画素トランジスタＴＲＰがｎチャネル型であるので基準電位より高い電位となっている。クロック信号供給回路は、各フレーム期間内でクロック信号線Ｖ１からＶ８に順にパルス信号を供給することを繰り返している。
【００３３】
ここで、入力端Ｖｋに対してあるクロック信号線が出力するパルス信号の期間は、他の入力端Ｖ（ｋ＋１）等に対して他のクロック信号線が出力するパルス信号の期間より長い。図５の例では、入力端Ｖｋに対するパルス信号の期間が３Ｈ、他の入力端Ｖ（ｋ＋１）等に対するパルス信号の期間が２Ｈとなっている。ここで、入力端Ｖｙに供給されるパルス信号は入力端Ｖ（ｙ−１）に供給されるパルス信号とは先頭の１水平期間重なり合い、入力端Ｖ（ｙ＋１）に供給されるパルス信号とは終わりの１水平期間重なり合う。そして、入力端Ｖ（ｙ−１）に供給するパルス信号の終わりの時点から入力端Ｖｙに供給するパルス信号の終わりの時点までの期間に、制御回路ＤＲＶはデータ信号線ＤＬを介してそのパルス信号により走査される画素回路ＰＸに対するデータ信号ＤＡＴを供給する。
【００３４】
これらの信号による図３に示す単体回路ＢＣｎの動作を説明する。図６は、第１の実施形態においてシフトレジスタ回路ＧＤＲ，ＧＤＬに供給されるクロック信号、ノードＮＤ１およびノードＮＤ２の電位、および出力されるパルス信号の一例を示す波形図である。以下ではｎが３以上（Ｎ＋４）未満の場合について説明する。フレーム期間のはじめには、ｎ番目の単体回路ＢＣｎのノードＮＤ１の電位は基準電位供給線ＶＧＰＬが供給する基準電位、つまりトランジスタＴ４，Ｔ５をオフする電位（以下ローという）である。ノードＮＤ２の電位は基準電位より高い電位であり、トランジスタＴ２，Ｔ６をオンする電位（以下ハイという）である。この状態では、ノードＮＤ１、出力端Ｇｎ、およびゲート信号線ＧＬｎには基準電位供給線ＶＧＰＬから基準電位が供給され、単体回路ＢＣｎは入力端Ｖｎからのパルス信号をゲート信号線ＧＬｎに向かって通さない。次に２段前の単体回路ＢＣ（ｎ−２）の出力により入力端Ｇ（ｎ−２）がハイになると、トランジスタＴ７がオンしノードＮＤ２がローになりトランジスタＴ２，Ｔ６がオフされる。またトランジスタＴ１を介して電位が供給されノードＮＤ１がハイになり、トランジスタＴ５およびトランジスタＴ４がオンされる。容量Ｃ１はノードＮＤ１とトランジスタＴ５のソース電極との電位差を記憶し、入力端Ｇ（ｎ−２）がローになってもノードＮＤ１の電位は保たれる。次にＦ（ｋ）番目のクロック信号線から入力端Ｖｋを介してパルス信号が供給されると、単体回路ＢＣｎはそのパルス信号を出力端Ｇｎを介してゲート信号線ＧＬｎに向けて通す。ここで、パルス信号を通す間はノードＮＤ１の電位は容量Ｃ１によりパルス信号の分だけさらに高くなる。この状態ではゲート信号線ＧＬｎに接続される画素行ＰＬが走査される。
【００３５】
次に４段後の単体回路ＢＣ（ｎ＋４）の出力により出力端Ｇ（ｎ＋４）がハイになると、トランジスタＴ９がオンになり、トランジスタＴ９は容量Ｃ１が蓄積した電荷および記憶した電位差をリセットし、ノードＮＤ１がローになる。それによりトランジスタＴ５やトランジスタＴ４がオフになる。またほぼ同じタイミングで入力端Ｖ（ｎ＋４）からのパルス信号がトランジスタＴ３を介してノードＮＤ２に供給されてノードＮＤ２がハイになる。また容量Ｃ３は基準電位供給線ＶＧＰＬとノードＮＤ２との電位差を記憶し、それ以後はノードＮＤ２の電位が保たれる。またトランジスタＴ２，Ｔ６がオンされ、ノードＮＤ１およびゲート信号線ＧＬｎの電位はローのまま保たれる。
【００３６】
図５や図６の例では、データ信号線ＤＬに供給されるデータ信号ＤＡＴは、ゲート線ＧＬｎに対するパルス信号の先頭の１水平期間はゲート線ＧＬ（ｎ−１）に接続される画素回路ＰＸに、終わりの１水平期間はゲート線ＧＬ（ｎ＋１）に接続される画素回路ＰＸにも供給される。ゲート線ＧＬｎに接続される画素回路ＰＸに対するデータ信号ＤＡＴはパルス信号の先頭の１水平期間を除いた期間に供給される。画素回路ＰＸに含まれる画素容量ＣＰが記憶する電位差はその画素回路ＰＸに含まれる画素トランジスタＴＲＰがオンからオフに切り替わる時点のデータ信号ＤＡＴに、より依存するためである。よって、ゲート信号線ＧＬｋに対してデータ信号ＤＡＴが供給される期間ｔａは２Ｈであり、ゲート信号線ＧＬ（ｋ＋１）等に対してデータ信号ＤＡＴが供給される期間ｔｂは１Ｈとなる。よって、一部のゲート信号線ＧＬに供給されるパルス信号の期間は他のゲート信号線ＧＬに供給されるパルス信号の期間より長くなる。また、シフトレジスタ回路ＧＤＬ，ＧＤＲは、あるフレーム期間においてクロック信号線から供給されるパルス信号を複数のゲート信号線ＧＬに予め定められた順でゲート信号線ＧＬに通す回路であり、パルス信号を通すゲート信号線ＧＬはパルス信号の順番で決まるので、パルス信号の長さを変化させるだけで画素回路ＰＸを走査する期間を変化させることができる。
【００３７】
ここで、上述の例ではライン反転を行う行数Ａと、クロック信号線の数とが一致しているが、ライン反転を行う行数Ａはクロック信号線の数の１を除く約数のうちいずれかであってもよい。そうすれば、他のクロック信号線より長いパルス信号を供給するクロック信号線が固定されるため、クロック信号供給回路の構成が簡略化される。また上述のように長いパルス信号が短いパルス信号の２倍の期間であると、１水平期間は本発明を適用しない場合の１水平期間の（Ａ−１）／Ａ倍の期間となる。
【００３８】
また、図３に示す単体回路について、長いパルス信号を供給する単体回路ＢＣは、他の単体回路ＢＣに比べて、パルス信号を通さない状態から通す状態に変化する速度が多少遅くても画質への影響が少ない。そこで、長いパルス信号を供給する単体回路ＢＣにおけるトランジスタＴ１のドレインおよびソース電極の電極幅をＷｔ１ｌ、他の単体回路ＢＣにおけるトランジスタＴ１のドレインおよびソース電極の電極幅をＷｔ１ｓとすると、電極幅Ｗｔ１ｌおよび電極幅Ｗｔ１ｓがＷｔ１ｓ＞Ｗｔ１ｌの関係を持つようにしてもよい。
【００３９】
上述の例において、画素行ＰＬの数Ｎが８００であり、フレームの駆動周波数が６０Ｈｚ、さらに帰線期間が１６Ｈである場合の画素容量への書込み状況について説明する。表１に本発明を適用した場合にデータ信号線ＤＬに印加する電圧と、画素容量ＣＰが記憶した電圧との差分について示す。
【００４０】
【表１】
2012150215.tif 000003
【００４１】
ここで時定数は画素トランジスタＴＲＰの容量とオン抵抗により定まり、書込み率はデータ信号線ＤＬに印加した電圧と画素容量ＣＰが記憶した電圧との比率であり、差分電圧はデータ信号線ＤＬに印加した電圧と画素容量ＣＰが記憶した電圧との差である。またｓは０以上１００以下の整数である。なお、Ｗｔ１ｓは３００μｍ、Ｗｔ１ｌは２００μｍである。一方、本発明を適用しない場合は表２に示すようになる。
【００４２】
【表２】
2012150215.tif 000004
【００４３】
上述の表からわかるように、本発明を適用すると（ｓＡ＋１）番目の画素行ＰＬとそれ以外の画素行ＰＬとでの差分電圧の違いが大幅に減少し、極性反転に伴う輝度むらが低減される。
【００４４】
なお、上述の画素トランジスタＴＲＰはｐチャネル型であってもよい。ゲート信号線ＧＬに供給するパルス信号のハイとローを交換すれば同じ効果が得られるからであり、そのようにクロック信号供給回路やシフトレジスタ回路ＧＤＲ，ＧＤＬを構成すればよいからである。
【００４５】
［第２の実施形態］
以下では本発明の第２の実施形態にかかる液晶表示装置ついて説明する。第１の実施形態との主な相違点はクロック信号供給回路が供給するパルス信号の期間ではなく最大または最小電位を変化させる点である。以下では主にその相違点について説明する。
【００４６】
図７は、第２の実施形態において制御回路が供給する信号の一例を示す波形図である。図７は、第１の実施形態における図５に対応する図である。図７に示すパルス信号が画素行ＰＬを走査する期間は、どのパルス信号でも一定である。しかし、一部のパルス信号の最大電位が他のパルス信号の最大電位より大きくなっている、図７の例ではＦ（ｋ）番目のクロック信号線が供給するパルス信号の最大電位が、他のクロック信号線が供給するパルス信号の最大電位より大きくなっている。
【００４７】
図８は、第２の実施形態においてシフトレジスタ回路ＧＤＲ，ＧＤＬに供給されるクロック信号、ノードＮＤ１およびノードＮＤ２の電位、および出力されるパルス信号の一例を示す波形図である。Ｆ（ｋ）番目のクロック信号線が供給するパルス信号の最大電位が大きくなると、ゲート信号線ＧＬｋに接続される画素回路ＰＸに供給されるパルス信号の最大電位も大きくなる。このパルス信号は、他のクロック信号線から供給されるパルス信号に比べて、その画素回路ＰＸに含まれる画素トランジスタＴＲＰがデータ信号ＤＡＴを通す際の通しやすさがより大きい。
【００４８】
最大電位の大きいパルス信号については、そうでないパルス信号に比べて常に電位が高いとは限らない。少なくともそのパルス信号の期間（画素行ＰＬが走査される期間）の終わりの一定の期間（図８の例ではパルス信号の期間の１割）には、どちらの種類のパルス信号も同じ電位としてよい。図９は、画素回路ＰＸに生じる寄生容量Ｃｇｓの例を示す図である。実際の画素回路ＰＸでは、画素容量ＣＰの画素電極ＰＴ側とゲート信号線ＧＬとの間には寄生容量Ｃｇｓが生じている。この寄生容量Ｃｇｓがあるため、ゲート信号線ＧＬの電位の変化に応じて、画素容量ＣＰが記憶する電位差も変化する。パルス信号の終わりの一定の期間はパルス信号の電位を同じにすることで、ゲート信号線ＧＬの最大電位の違いによる表示階調の変化が抑えられる。なお、図７および図８の例ではパルス信号のはじめの１水平期間には、どちらの種類のパルス信号も同じ電位としている。
【００４９】
上述の例において、画素行ＰＬの数Ｎが８００であり、フレームの駆動周波数が６０Ｈｚ、さらに帰線期間が１６Ｈである場合の画素容量への書込み状況について説明する。表３に本発明を適用した場合にデータ信号線ＤＬに印加する電圧と、画素容量ＣＰが記憶した電圧との差分について示す。
【００５０】
【表３】
2012150215.tif 000005
【００５１】
ここで時定数は画素トランジスタＴＲＰの容量とオン抵抗により定まり、書込み率はデータ信号線ＤＬに印加した電圧と画素容量ＣＰが記憶した電圧との比率であり、差分電圧はデータ信号線ＤＬに印加した電圧と画素容量ＣＰが記憶した電圧との差である。またｓは０以上１００以下の整数である。なお、Ｗｔ１ｓとＷｔ１ｌは同じである。一方、本発明を適用しない場合は表４に示すようになる。
【００５２】
【表４】
2012150215.tif 000006
【００５３】
上述の表からわかるように、本発明を適用すると（ｓＡ＋１）番目の画素行ＰＬとそれ以外の画素行ＰＬとでの差分電圧の違いが大幅に減少し、極性反転に伴う輝度むらが低減される。
【００５４】
なお、上述の画素トランジスタＴＲＰはｐチャネル型であってもよい。ゲート信号線ＧＬに供給するパルス信号のハイとローを交換すれば同じ効果が得られるからであり、この場合は一部の画素行ＰＬに含まれる画素回路ＰＸに供給されるパルス信号の最小電位が他の画素行ＰＬに含まれる画素回路ＰＸに供給されるパルス信号の最小電位より小さくすればよい。そしてそのようにクロック信号供給回路やシフトレジスタ回路ＧＤＲ，ＧＤＬを構成することもできる。
【００５５】
実施形態１および２の例における液晶表示装置はＩＰＳ方式の液晶表示装置であり、コモン線ＣＬは物理的にはアレイ基板上に設けられる。しかし、ＴＮ方式などの液晶表示装置であっても適用できる。物理的にコモン線に相当する電極を対向基板に設ける点が異なるのみであり、ゲート信号線ＧＬの制御方法に違いはないからである。
【符号の説明】
【００５６】
ＣＬ  コモン線、ＤＡ  表示領域、ＤＬ  データ信号線、ＤＲＶ  制御回路、ＧＤＬ，ＧＤＲ  シフトレジスタ回路、ＧＬ  ゲート信号線、ＰＬ  画素行、ＰＸ  画素回路、ＣＰ  画素容量、ＰＴ  画素電極、ＴＲＰ  画素トランジスタ、ＢＣ  単体回路、Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ６，Ｖ７，Ｖ８  クロック信号線、ＶＳＴ，ＶＳＴ２  スタート信号線、ＶＧＰＬ  基準電位供給線、ＮＤ１，ＮＤ２  ノード、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ９  トランジスタ、Ｃ１，Ｃ３  容量、ＤＡＴ  データ信号、Ｃｇｓ  寄生容量。
【図１】
2012150215.tif 000007
【図２】
2012150215.tif 000008
【図３】
2012150215.tif 000009
【図４】
2012150215.tif 000010
【図５】
2012150215.tif 000011
【図６】
2012150215.tif 000012
【図７】
2012150215.tif 000013
【図８】
2012150215.tif 000014
【図９】
2012150215.tif 000015