(57)【要約】      （修正有）【課題】半導体基板内又は基板上に形成された構造内の埋込ボイドを検出するための方法を提供する。【解決手段】構造を形成するための少なくとも１つの処理ステップを実施する工程と、基板の質量Ｍ１を測定する工程と、熱処理を実施する工程と、基板の質量Ｍ２を測定する工程と、前記実施した熱処理の前後で測定した基板の質量の差を計算する工程と、前記質量の差を所定値と比較することにより、前記構造内の埋込ボイドの存在を推測する工程とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板内又は基板上に形成された構造に存在する埋込ボイドを検出するための方法であって、
前記構造を形成するための、少なくとも１つの処理ステップＰ１を実施する工程と、
基板の質量Ｍ１を測定する工程と、
熱処理を実施する工程と、
基板の質量Ｍ２を測定する工程と、
前記実施した熱処理の前後で測定した基板の質量の差を計算する工程と、
前記質量の差を所定値と比較することにより、前記構造内の埋込ボイドの存在を推測する工程とを含む方法。
【請求項２】
前記基板の質量Ｍ１を測定する工程は、前記熱処理工程を実施する直前に実施し、
及び／又は、前記基板の質量Ｍ２を測定する工程は、前記熱処理工程を実施した直後に実施する、請求項１に記載の方法。
【請求項３】
前記構造を形成するための前記少なくとも１つの処理ステップＰ１を実施する前記工程は、基板の質量Ｍ１を測定する工程の後であって熱処理を実施する工程の前に実施し、
前記少なくとも１つの処理ステップＰ１は、予測可能な量の材料を基板に付加し、又は基板から除去する工程である、請求項１に記載の方法。
【請求項４】
前記基板の質量Ｍ１を測定する工程は、前記少なくとも１つの処理ステップＰ１を実施する直前に実施し、
及び／又は、前記熱処理工程は、前記少なくとも１つの処理ステップＰ１を実施した直後に実施し、
及び／又は、前記基板の質量Ｍ２を測定する工程は、前記熱処理工程を実施した直後に実施する、請求項３に記載の方法。
【請求項５】
前記構造は、前記基板に形成された少なくとも１つの凹部を有し、
前記少なくとも１つの処理ステップＰ１は、前記少なくとも１つの凹部を材料で充填する工程である、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
前記少なくとも１つの凹部は、ビア及び／又はトレンチである、請求項５に記載の方法。
【請求項７】
前記少なくとも１つの凹部は、１：１〜１：１００の間のアスペクト比を有する、請求項５又は６に記載の方法。
【請求項８】
前記少なくとも１つの凹部の材料による充填は、電気めっき、無電解めっき、有機金属化学気相成長法、化学気相成長法又は物理気相成長法によって実施する、請求項５〜７のいずれか１項に記載の方法。
【請求項９】
前記少なくとも１つの凹部は、電気めっき又は無電解めっきによって導電性材料で充填する、請求項５〜８のいずれか１項に記載の方法。
【請求項１０】
前記熱処理を実施する工程は、前記少なくとも１つの凹部を導電性材料で充填するために実施する、請求項５〜９のいずれか１項に記載の方法。
【請求項１１】
前記導電性材料は、銅又はタングステンであり、より好ましくは銅である請求項９又は１０に記載の方法。
【請求項１２】
前記熱処理は、１２０℃以上４３０℃以下の温度で実施する、請求項１〜１１のいずれか１項に記載の方法。
【請求項１３】
前記熱処理は、４３０℃で少なくとも２０分間実施する、請求項１〜１２のいずれか１項に記載の方法。
【請求項１４】
前記基板は、シリコン、シリコンカーバイド、ゲルマニウム、ガラス、石英、ＩＩＩ−Ｖ族半導体材料、又はこれらの混合物の任意の組合せ、から成る群から選択される、請求項１〜１３のいずれか１項に記載の方法。
【請求項１５】
前記少なくとも１つの凹部は、スルーシリコンビアである、請求項５〜１４のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板内又は基板上に形成された構造に存在する埋込ボイドを検出するための方法に関する。
【０００２】
具体的には、本発明は、材料で充填され、シリコンウエハ等の半導体基板内に形成された凹部（又は、ビア及び／若しくはトレンチ）に存在する埋込ボイドを検出するための方法に関する。
【０００３】
該方法は、例えば三次元集積回路（３Ｄ−ＩＣ、即ち２つ以上の能動電気素子層が垂直方向にも水平方向にも内部に集積されているチップ）を製造する際、或いは集積回路のパッケージ中に実施可能である。
【背景技術】
【０００４】
集積回路（ＩＣ）は、金属線を使用して種々の回路素子を一緒に接続する。これらの線は、相互接続構造と呼ばれている。
【０００５】
高密度の回路素子及び接続が要求されるため、数レベルの金属レベルを使用する必要がある。
【０００６】
各レベルは、金属線のプレーナ構造を含有し、絶縁体、例えば二酸化ケイ素の層が互いのレベルを分離するために使用される。
【０００７】
層を互いに相互接続し、電流が層の間を流れるのを可能にする必要がある。これらの相互接続部はビアと呼ばれる。
【０００８】
ビアは、絶縁体内に形成された小さいホールに位置する。これらのホールは、金属で充填され、異なるレベルの金属線間に相互接続を形成する。
【０００９】
ビアの一種として、例えばシリコン基板（又はウエハ）を貫通するようエッチングされ、別のウエハに相互接続したスルーシリコンビア（ＴＳＶ）がある。ＴＳＶは、集積回路の三次元スタック（又はチップ）において有用であり、外部のワイヤボンディングの使用を避けられる。
【００１０】
残念ながら、プロセスパラメータ、例えば所定圧力、電流、化学組成、若しくは例えばめっき液の添加物量、及び／又はビアが金属で充填される間の温度からの偏差、の変化は、ビア内部の埋込ボイド（前記ビア内で金属に完全に包囲された）の形成につながる可能性がある。
【００１１】
さらに、埋込ボイドは、これらの凹部を材料で充填している間に、基板（又はウエハ）内又は基板上のトレンチ及びコンタクト構造のような他の凹部領域（又は凹部）にも生じる可能性がある。
【００１２】
埋込ボイドは、将来的に、製造されるデバイスの性能を下げることを含む、集積回路の故障が発生し易い位置である。
【００１３】
それゆえ、現在、半導体基板内又は基板上に形成されるボイドフリー構造の発展に注目が集まっている。
【００１４】
しかしながら、当業者に知られた公知の非破壊欠陥検査方法、例えば光学顕微鏡又は走査型電子顕微鏡（ＳＥＭ）表面検査により埋込ボイドを検出することは、事実上不可能である。
【００１５】
埋込ボイドを発見し、評価するのに一般に利用可能な既知の方法、例えば断面生成(cross-sectioning)と連動したＳＥＭ若しくは透過型電子顕微鏡（ＴＥＭ）（即ち、断面ＴＥＭ又はＳＥＭ）又は集束イオンビームを用いたＳＥＭ若しくはＴＥＭは、破壊的である、試験中の基板（ウエハ）の少なくとも局所的な破壊を必要とする、時間がかかる、高価である、といった欠点を有する。
【００１６】
例えば、ウエハの埋込ボイドを検出するためのＳＥＭ断面生成方法を実施する際に、試料ウエハが破壊され、或いは集束イオンビームを使用して材料が切り取られ、ビアの側面が曝される。ＳＥＭは、ビアを画像化することができる。この方法は、破壊的で遅い（それゆえ故障の事後分析に限定される）という欠点を有する。
【００１７】
断面ＴＥＭはまた、埋込ボイドを発見し評価するための方法であるが、これもまた、破壊的な方法であるという欠点を有する。
【００１８】
Ｘ線トモグラフィ（ＸＲＴ）のような非破壊的方法も、埋込ボイドを発見し評価するために実施することができるが、この方法は、小さい試料に対してのみ機能し、基板（又はウエハ）全体には機能しないという欠点を有する。
【００１９】
さらに、ＸＲＴを用いた測定時間は、数時間、例えば単一のスルーシリコンビアの場合、１２時間より長い可能性がある。
【００２０】
このように、これらの方法は、半導体基板内又は基板上に形成された構造に存在する埋込ボイドのインラインモニタリングに適していない。
【００２１】
それゆえ、半導体基板内又は基板上に形成された構造に存在する埋込ボイドの存在（又は不存在）の検出は、困難な課題である。
【発明の概要】
【発明が解決しようとする課題】
【００２２】
本発明は、先行技術の欠点を生じない、半導体基板内又は基板上に形成された構造に存在する埋込ボイドを検出するための、進んだ代替の方法を提供することを課題とする。
【００２３】
特に、本発明は、前記構造に存在する埋込ボイドを検出するための、迅速で、インラインの、低コストの方法を提供することを課題とする。
【００２４】
本発明の別の目的は、前記構造に存在する埋込ボイドを検出するための非破壊的な方法を提示することである。
【課題を解決するための手段】
【００２５】
本発明は、半導体基板内又は基板上に形成された構造に存在する埋込ボイドを検出するために特に好都合な、先行技術の欠点を生じない方法を提供する。
【００２６】
本発明は、先行技術の方法に比べて、迅速で、インラインの、低コストの方法である点で有利である。
【００２７】
本発明の方法は、当業者に知られたプロセスと比較した場合に、非破壊的な方法であるという利点を提供する。
【００２８】
さらに、本発明の方法は、化学機械的処理（又は、化学機械的研磨、或いはＣＭＰ）工程のような、予測不可能な量の材料を基板に付加し、又は基板から除去する処理工程から独立しているという利点を提供する。
【００２９】
本発明の方法は、先行技術の方法に比べて、デバイス基板上（テスト基板上でない）で実施可能である点で有利である。該方法の結果、（半導体）基板全体（又は基板の全部分）に渡って存在するボイドの測定器が得られる。
【００３０】
本発明の方法は、前記（半導体）基板（又はウエハ）内又は基板上に構造を形成するためのプロセスフロー中のさまざまな段階で実施可能であるという利点を提供する。
【００３１】
本発明は、半導体基板内又は基板上に形成された構造に存在する埋込ボイドを検出するための方法であって、
前記構造を形成するための、少なくとも１つの（第１）処理ステップＰ１を実施する工程と、
基板の質量Ｍ１を測定する工程と、
熱処理を実施する工程（又は加熱工程）と、
基板の質量Ｍ２を測定する工程と、
前記実施した熱処理の前後で測定した基板の質量の（つまり、測定した基板の質量Ｍ１と測定した基板の質量Ｍ２との間の）差を計算する工程と、
前記質量の差を所定値と比較することにより、前記構造内の埋込ボイドの存在を推測する工程とを含む（又はこれらの工程から成る）方法を提供する。
【００３２】
本発明において、用語「埋込ボイド」(embedded void)は、前記構造の材料に完全に包囲された構造（半導体基板内又は基板上に形成された）に存在するボイドである。
【００３３】
本発明において、前記熱処理を実施する前に測定した（基板の質量を測定する第１工程を実施することによって）基板の質量を、Ｍ１（又は第１測定質量）と表す。
【００３４】
本発明において、前記熱処理を実施した後に測定した（基板の質量を測定する第２工程を実施することによって）基板の質量を、Ｍ２（又は第２測定質量）と表す。
【００３５】
本発明において、「前記実施した熱処理の前後で測定した基板の質量の差」は、前記実施した熱処理前に測定した基板の質量Ｍ１から、前記実施した熱処理後に測定した基板の質量Ｍ２を引いた絶対値を指す（前記Ｍ１とＭ２との間の差の絶対値を｜Ｍ１−Ｍ２｜と表す。）
【００３６】
本発明の方法において、前記構造を形成するための前記少なくとも１つの処理ステップＰ１は、（凹状）構造（又はビア、又はトレンチ）を材料（特定の実施形態では、導電性材料）で充填する工程が可能である。前記構造を形成することは、構造を充填する工程の前に、前記構造をパターニングし、バリア材料及び／又は（Ｃｕ）シード材料の薄層を前記パターニングした構造上にコンフォーマル堆積する工程をさらに含む。
【００３７】
本発明の好ましい方法では、前記基板の質量Ｍ１を測定する工程は、前記熱処理工程（又は加熱工程）を実施する直前に（即ち、中間の工程無しに）実施し、及び／又は、前記基板の質量Ｍ２を測定する工程は、前記熱処理工程（又は加熱工程）を実施した直後に（即ち、中間の工程無しに）実施する。
【００３８】
本発明において、「直前に」及び「直後に」という表現によって、２つの対応する処理工程の間に、他の更なる処理工程を実施しないと考えることを意味している。
【００３９】
より好ましくは、前記基板の質量Ｍ１を測定する工程は、前記熱処理工程（又は加熱工程）を実施する直前に（即ち、中間の工程無しに）実施し、前記基板の質量Ｍ２を測定する工程は、前記熱処理工程（又は加熱工程）を実施した直後に（即ち、中間の工程無しに）実施する。
【００４０】
特に、前記基板の質量Ｍ１を測定する工程と、前記熱処理工程（又は加熱工程）との間に、いかなる中間の工程をも実施しない。
【００４１】
特に、前記熱処理工程（加熱工程）する工程の実施と、前記基板の質量Ｍ２を測定する工程の実施との間に、いかなる中間の工程をも実施しない。
【００４２】
或いは、本発明の方法は、前記基板の質量Ｍ１を測定する工程と、前記熱処理を実施する工程との間に、及び／又は前記熱処理を実施する工程と、前記基板の質量Ｍ２を測定する工程との間に、前記構造を形成するための少なくとも１つの（第２）処理ステップＰ２をさらに含む。これは、前記少なくとも１つの処理ステップＰ２が、（ある量の）材料を基板に付加し、又は基板から除去する工程でない場合に限られる。
【００４３】
特に、前記構造を形成するための、前記少なくとも１つの処理ステップＰ２は、ウエハハンドリング（例えばウエハソート）の工程、又は、非破壊的及び／若しくはインライン測定（例えばシート抵抗を測定する）が可能である。
【００４４】
本発明の特定の実施形態では、前記構造を形成するための前記少なくとも１つの処理ステップＰ１を実施する前記工程を、前記基板の質量Ｍ１を測定する工程の後であって熱処理を実施する工程の前に実施する。これは、前記少なくとも１つの処理ステップＰ１が、予測不可能な量の材料を基板に付加し、又は基板から除去する工程でない場合に限られる。
【００４５】
予測不可能な量の材料を基板に付加し、又は基板から除去する処理ステップは、当業者には明らかであろう。
【００４６】
特に、前記（除かれた）基板から予測不可能な量の材料を除去する少なくとも１つの処理ステップＰ１は、化学機械的処理（又は、化学機械的研磨、或いはＣＭＰ）工程、又はウェットエッチング若しくは洗浄、研磨又はダイシングの工程である。
【００４７】
特に、前記（除かれた）基板に予測不可能な量の材料を付加する少なくとも１つの処理ステップＰ１は、処理条件（例えば供給される前駆体の量、温度、圧力）に依存する堆積速度、及び／又は堆積時間が既知でないか制御不可能であるような任意の堆積工程である。
【００４８】
特に、本発明の方法で、前記構造を形成するための前記少なくとも１つの（第１）処理ステップＰ１を実施する前記工程は、基板の質量Ｍ１を測定する工程の後、熱処理を実施する工程の前に実施し、前記少なくとも１つの処理ステップＰ１は、予測可能な量の材料を基板に付加し、又は基板から除去する工程である。
【００４９】
本発明の方法に使用するための、予測可能な量の材料を基板に付加し、又は基板から除去する工程の好適な処理は、当業者には明らかであろう。
【００５０】
本発明において、予測可能な量の材料を基板に付加し、又は基板から除去する処理ステップでは、処理条件（例えば供給される前駆体の量、温度、圧力）に依存する堆積速度若しくは除去速度、及び前記処理ステップの間隔を知ることによって、前記予測可能な材料の量を推測することができる。
【００５１】
より好ましくは、本発明の方法で基板に予測可能な量の材料を付加する処理ステップは、当業者に知られており、さらに好ましくは、前記処理ステップは、めっき工程又は物理気相成長（ＰＶＤ）工程、又はＣＶＤ蒸着工程である。
【００５２】
より好ましくは、予想可能な量の材料を基板から除去する前記処理ステップは、当業者に知られており、さらに好ましくは、前記処理ステップは、既知の処理条件（又は既知のエッチング速度）下でタイミングをとったドライエッチング工程又は選択的ドライエッチング工程である。
【００５３】
本発明の別の実施形態では、前記基板の質量Ｍ１を測定する工程を、前記少なくとも１つの処理ステップＰ１を実施する直前に（即ち、中間の工程無しに）実施し、及び／又は、前記熱処理工程を、前記少なくとも１つの処理ステップＰ１を実施した直後に（即ち、中間の工程無しに）実施し、及び／又は、前記基板の質量Ｍ２を測定する工程を、前記熱処理工程を実施した直後（即ち、中間の工程無しに）実施する。
【００５４】
特に、前記基板の質量Ｍ１を測定する工程は、前記少なくとも１つの処理ステップＰ１を実施する直前に（即ち、中間の工程無しに）実施し、及び／又は、前記熱処理工程は、前記少なくとも１つの処理ステップＰ１を実施した直後に（即ち、中間の工程無しに）実施し、及び／又は、前記基板の質量Ｍ２を測定する工程は、前記熱処理工程を実施した直後に（即ち、中間の工程無しに）実施する。
【００５５】
特に、前記基板の質量Ｍ１を測定する工程の実施と、前記少なくとも１つの処理ステップＰ１の実施との間に、中間の工程を実施しない。
【００５６】
特に、前記少なくとも１つの処理ステップＰ１の実施と、前記熱処理工程（又は加熱工程）の実施との間に、中間の工程を実施しない。
【００５７】
特に、前記熱処理工程（又は加熱工程）の実施と前記基板の質量Ｍ２を測定する工程の実施との間に、中間の工程を実施しない。
【００５８】
或いは、本発明の方法は、前記基板の質量Ｍ１を測定する工程の前に、前記構造を形成するための少なくとも１つの処理ステップＰ２をさらに含む。
【００５９】
特に、前記構造を形成するための少なくとも１つの処理ステップＰ２は、前記構造をパターニングし、バリア材料及び／又は（Ｃｕ）シード材料の薄層を、前記パターニングした構造上にコンフォーマルに堆積する（前記（凹状）構造を満たす工程の前に）工程、ウエハハンドリング工程、（非破壊）インライン測定工程が可能である。
【００６０】
本発明の方法はさらに、前記基板の質量Ｍ１を測定する工程と前記少なくとも１つの処理ステップＰ１との間に、及び／又は、前記少なくとも１つの処理ステップＰ１と前記熱処理を実施する工程との間に、及び／又は、前記熱処理を実施する工程と前記基板の質量Ｍ２を測定する工程との間に、前記構造を形成するための少なくとも１つの処理ステップＰ２をさらに含むことができる。これは、前記少なくとも１つの処理ステップＰ２が、（ある量の）材料を基板に付加し、又は基板から除去する工程でない場合に限られる。
【００６１】
前記構造を形成するための少なくとも１つの処理ステップＰ２は、ウエハハンドリング工程、又は非破壊的及び／若しくはインライン測定工程が可能である。
【００６２】
好ましくは、本発明による方法で、前記構造は、前記基板内に形成された少なくとも１つの凹部（又は凹状領域、又は凹状構造）を有し、少なくとも１つの処理ステップＰ１は、前記少なくとも１つの凹部を（ある量の）材料で充填する工程（又は、前記少なくとも１つの凹部内に（ある量の）材料を堆積し若しくは付加する工程）である。
【００６３】
代替の実施形態では、前記材料は、ＭＯＣＶＤによって蒸着した材料、例えば誘電体材料、特に高誘電率誘電体材料（シリコン酸化膜の誘電率より大きい誘電率を有する）である。
【００６４】
より好ましくは、本発明の方法で、前記構造は、複数の凹部（又は凹状領域）を有する。
【００６５】
より好ましくは、本発明による方法で、前記少なくとも１つの凹部（凹状領域）は、パターニングプロセス（即ち、リソグラフィ及びエッチングプロセス）によって前記基板に形成される。
【００６６】
より好ましくは、前記少なくとも１つの凹部は、ビア及び／又はトレンチである。
【００６７】
特に、前記少なくとも１つの凹部は、例えばダマシンプロセスにおけるビア及びトレンチである。
【００６８】
より好ましくは、前記少なくとも１つの凹部は、１：１〜１：１００の間の（高）アスペクト比（又は幅対高さの比）を有する。
【００６９】
本発明において、凹部（又はビア、又はトレンチ）の「高アスペクト比」は、前記凹部（又はビア、又はトレンチ）の高さ（の値）が、その幅（の値）と同じ又はそれ以上であることを指す。
【００７０】
より好ましくは、前記少なくとも１つの凹部を（ある量の）材料で充填することは、電気めっき、無電解めっき、有機金属化学気相成長法（ＭＯＣＶＤ）、化学気相成長法（ＣＶＤ）又は物理気相成長法（ＰＶＤ）によって実施する。
【００７１】
より好ましくは、前記少なくとも１つの凹部は、電気めっき又は無電解めっきによって、（ある量の）導電性材料で充填する（（複数の）導電性構造を形成するように、又は形成するために）。
【００７２】
特に、前記構造は、（複数の）導電性構造を備える（又は該構造から成る）。
【００７３】
より好ましくは、本発明の方法で、前記熱処理（又は加熱工程）は、前記めっき工程中に、前記半導体基板内又は基板上に形成された前記構造に存在するボイドから、めっき液（例えば、硫酸含有液）を追い出し、蒸発させるために実施する。
【００７４】
本発明の方法で、前記熱処理（又は加熱工程）は、基板全体を（非選択的に）加熱することによって、又は基板を局所的に（若しくは選択的に）加熱若しくはアニールすることによって（例えば、レーザアニールを実施する際に基板を操作することによって）実施することができる。
【００７５】
特に、前記熱処理（又は加熱工程）は、熱アニール、又はレーザアニールである。
【００７６】
より好ましくは、前記熱処理を実施する工程（又は加熱工程）は、前記導電性材料をアニールするために（前記（複数の）導電性構造を形成するために）実施する。
【００７７】
特に、前記熱処理（又は加熱工程）は、導電性材料の粒径を調整するために実施する。
【００７８】
さらに好ましくは、前記ある量の導電性材料は、銅（Ｃｕ）又はタングステン（Ｗ）である。
【００７９】
有利には、前記導電性材料は銅（Ｃｕ）である。
【００８０】
より好ましくは、前記熱処理（又は加熱工程）の温度及び時間は、前記少なくとも１つの凹部のアスペクト比を増加させるに伴って増加させる。
【００８１】
特に、前記熱処理（又は加熱工程）の温度及び時間は、前記めっき工程中に、前記半導体基板内又は基板上に形成された前記構造に存在するボイドから、めっき液を蒸発させるために充分な温度及び時間である。
【００８２】
好ましくは、本発明の方法で、前記熱処理は、（約）１２０℃〜（約）４３０℃の範囲内の温度で実施する。
【００８３】
好ましくは、本発明の方法で、前記熱処理は、（約）４３０℃で少なくとも（約）２０分間実施する。
【００８４】
本発明において、「半導体基板」は、半導体基板自体、又は（半導体）基板上に形成された半導体層を指す。
【００８５】
好ましくは、本発明の方法で、前記（半導体）基板（又は前記（半導体）基板上に形成された前記半導体層）は、シリコン、シリコンカーバイド、ゲルマニウム、ガラス、石英、ＩＩＩ−Ｖ族半導体材料、又はこれらの混合物の任意の組合せ、から成る群から選択する。
【００８６】
より好ましくは、前記基板はシリコン（又はシリコンウエハ）である。
【００８７】
より好ましくは、本発明の方法で、前記少なくとも１つの凹部はスルーシリコンビア（ＴＳＶ）である。
【００８８】
好ましくは、本発明の方法は、三次元集積回路を製造する間に、又はパッケージ中に実施する。
【００８９】
特に、本発明の方法は、（半導体）基板（又はウエハ）内又は基板上に形成された構造に存在する埋込ボイドの非破壊的検出のために実施し、前記基板の更なる処理を避ける
（妨害する）。
【００９０】
特に、本発明の方法は、欠陥のある集積回路（又はチップ）が、埋込ボイドを有する構造を備えた（半導体）基板（又はウエハ）上に形成されるのを妨げるために実施する。
【００９１】
本発明の方法で、前記構造内の埋込ボイドの存在は、前記実施した熱処理（又は加熱工程）前後の基板で計算した質量の差を所定の閾値と比較することにより推測する。
【００９２】
本発明において、前記所定の（閾）値は、埋込ボイドに起因する（前記基板内のビア及び／又はトレンチでの）最大許容(acceptable)重量損失（埋込ボイドの全体積に対応する質量、又は重量損失の閾値）に相当する重量の（閾）値を指す。
【００９３】
埋込ボイドの全体積は、充填材料（例えば銅）の重量損失及び密度を知ることによって計算可能である。
【００９４】
埋込ボイドすべてが特定の直径（例えばＴＳＶの直径）及び高さを有すると仮定すると、前記特定の直径及び前記特定の高さを有する埋込ボイドの最大（許容）数において、重量損失の閾値を変更可能である。換言すると、前記所定の（閾）値は、埋込ボイドの最大（許容）数に対応する。埋込ボイドの最大（許容）数は、関係するアプリケーション及び技術ノードによる変化を考慮した。
【００９５】
本発明の方法で、前記所定の重量損失の（閾）値（（半導体）基板内又は基板上に形成された構造に存在する埋込ボイドの最大許容数に対応する）は、当業者に明らかとなるであろう。
【００９６】
本発明において、埋込ボイドの許容数（又は値）（（半導体）基板内又は基板上に形成された構造に存在する）は、埋込ボイドの前記最大（許容）数（又は値）未満又はそれに等しい値を指す。
【００９７】
埋込ボイドの許容数は、製造される（前記構造から）デバイス（又は集積回路、又はチップ）の電気的性能を損なうことがない（又はリスクを最小化する）前記構造を形成する（又は終端化する）ための処理ステップを再開する決定の誘因となる。
【００９８】
本発明において、重量損失の最低閾値は、計測による測定ノイズレベルよりも大きい。
【００９９】
本発明において、許容される（又は、好適な）（半導体）基板は、前記（半導体）基板内又は基板上に形成された構造に存在する許容数の埋込ボイドを有する（半導体）基板を指す。
【０１００】
許容できる（又は好適な）（半導体）基板は、許容される閾値未満のボイドを含む構造で生じる重量損失を有する基板に対応する。許容される閾値は、前記ウエハ上に製造されるデバイスの種類及びウエハ上のデバイスの数に依存して、ウエハレベルで規定される。異なるデバイスの仕様は、アプリケーション、材料又は技術ノードに応じて変化してもよい。
【０１０１】
好ましくは、本発明の方法で、前記質量の差を所定の（閾）値と比較する前記工程、前記（半導体）基板内又は基板上に形成される前記構造に許容数の埋込ボイドが存在すると推測する前記工程を実施した後、少なくとも１つの（第３）処理ステップＰ３（前記構造を形成するための）を実施する。
【０１０２】
より好ましくは、前記少なくとも１つの処理ステップＰ３は、化学機械的処理（又は、化学機械的研磨、或いはＣＭＰ）工程である。例えば誘電体堆積のような更なる工程が可能であるが、前記工程は「前記構造を形成するための工程」の一部ではない。
【図面の簡単な説明】
【０１０３】
【図１】本発明の好ましい方法に係る方法の処理工程のシーケンスを概略的に説明するフローチャートを示す。
【図２】前記ビア又はトレンチ内にボイドを有しない基板（又はウエハ）の質量の差（ｄ１７／ｄ１８／ｄ１９）よりも大きい、ボイドを有する基板（又はウエハ）の質量の差（ｄ２２／ｄ２３／ｄ２４）を示している。
【図３】本発明の別の好ましい方法に係る方法の処理工程のシーケンスを概略的に説明するフローチャートを示す。
【図４】本発明で使用する重量天秤の感度を表すフローチャートを示す。特に、図４は、ボイドを検出するのに必要なＴＳＶの数の最小値対前記ボイドの高さを表す。図４から、１００マイクログラムの重量天秤の感度について、ある高さ（ｘ軸に表示している）を有する等価な数のボイドを検出可能なことを導くことができる。推測は、ボイドの直径がＴＳＶの直径に等しいこと、及びボイドが空洞であることを仮定して、５×５０ミクロンの幅対高さの比を有するＴＳＶに対して行う。
【発明を実施するための形態】
【０１０４】
出願人は、先行技術の欠点を生じない、半導体基板内又は基板上に形成された構造に存在する埋込ボイドを検出するための進んだ代替の方法を開発することを試みてきた。
【０１０５】
特に、前記構造に存在する埋込ボイドを検出するための、迅速で、インラインの、低コストの方法を提供することが望まれていた。
【０１０６】
本発明の枠組みでは、前記構造に存在する埋込ボイドを検出するための、非破壊的な方法を提供することも望まれていた。
【０１０７】
さらに、化学機械的処理（又は、化学機械的研磨、或いはＣＭＰ）工程のような、予測不可能な量の材料を基板に付加し、又は基板から除去する処理工程から独立した、埋込ボイドを検出するための方法を提供することが望まれている。
【０１０８】
本発明において、本発明による方法が、上記のように制限された技術的な要求を充分に満たすことがわかったことは驚くべきことであった。
【０１０９】
さらに、本発明の方法は、同じ（又は全部、又は全体）（半導体）基板（又はウエハ）上で実施することができる。
【０１１０】
本発明の方法はまた、前記（半導体）基板（又はウエハ）内又は基板上に構造を形成するためのプロセスフローのどの段階でも実施することができるという利点を提供する。
【０１１１】
本発明によれば、半導体基板内又は基板上に形成された構造に存在する埋込ボイドを検出するための方法であって、
前記構造を形成するための、少なくとも１つの処理ステップＰ１を実施する工程と、
基板の質量Ｍ１を測定する工程と、
熱処理を実施する工程と、
基板の質量Ｍ２を測定する工程と、
前記実施した熱処理の前後で測定した基板の質量の（つまり、測定した基板の質量Ｍ１と測定した基板の質量Ｍ２との間の）差を計算する工程と、
前記質量の差を所定値と比較することにより、前記構造内の埋込ボイドの存在を推測する工程とを含む（又はこれらの工程から成る）方法が提供される。
【０１１２】
本発明による方法は、半導体基板内又は基板上に構造を形成するための少なくとも１つの処理ステップを実施する第１工程を含む。
【０１１３】
本発明において、前記構造を形成するための任意の処理ステップＰ１を実施可能である。本明細書で使用するための好適な処理ステップＰ１は、当業者によって容易に特定可能である。
【０１１４】
本発明の好ましい方法では、前記構造を形成するための好適な処理ステップＰ１は、（凹状）構造（又はビア、又はトレンチ）を充填する（特定の実施形態では、導電性材料で）工程である。Ｐ１はさらに、前記構造をパターニングし、バリア材料及び／又は（Ｃｕ）シード材料の薄層を前記パターンニングした構造上にコンフォーマル堆積する工程をさらに含んでもよい（該構造を充填する工程の前に）。
【０１１５】
本発明による好ましい方法では、前記構造は、前記基板に（先に）形成された少なくとも１つの凹部を有し（又は該凹部から成り）、少なくとも１つの処理ステップＰ１は、前記少なくとも１つの凹部を材料で充填する工程（又は、前記少なくとも１つの凹部に材料を堆積する工程）である。
【０１１６】
代替の実施形態では、前記材料は、堆積した高誘電率（誘電体）材料又は酸化物等である。
【０１１７】
本発明による好ましい方法では、前記構造は複数の凹部を有する。
【０１１８】
本発明による好ましい方法では、前記少なくとも１つの凹部は、パターニングプロセスによって先に前記構造内に形成されている。
【０１１９】
より好ましくは、前記少なくとも１つの凹部は、ビア及び／又はトレンチである。
【０１２０】
さらに好ましくは、前記少なくとも１つの凹部は、スルーシリコンビア（ＴＳＶ）である。
【０１２１】
より好ましくは、前記少なくとも１つの凹部は、１：１〜１：１００の間の（高）アスペクト比を有する。
【０１２２】
本発明による好ましい方法では、前記少なくとも１つの凹部の材料による充填は、電気めっき、無電解めっき、有機金属化学気相成長法（ＭＯＣＶＤ）、化学気相成長法（ＣＶＤ）又は物理気相成長法（ＰＶＤ）によって実施する。
【０１２３】
より好ましくは、前記少なくとも１つの凹部は、電気めっき又は無電解めっきによって導電性材料で充填する。前記少なくとも１つの凹部を導電性材料で充填する前記工程を実施する場合、（複数の）導電性構造が形成される。
【０１２４】
本発明の方法において、前記少なくとも１つの凹部を充填するのに任意の導電性材料を使用可能である。本明細書で使用する好適な導電性材料は、当業者によって容易に特定可能である。
【０１２５】
本発明に好ましい方法では、好適な導電性材料は、銅（Ｃｕ）又はタングステン（Ｗ）である。
【０１２６】
より好ましくは、前記導電性材料は、銅（Ｃｕ）である。
【０１２７】
本発明の方法において、半導体製造に適合した任意の基板を使用することができる。本明細書で使用する場合の好適な基板は、当業者によって容易に特定可能である。
【０１２８】
本発明の好ましい方法では、好適な基板は、シリコン、シリコンカーバイド、ゲルマニウム、ガラス、石英、ＩＩＩ−Ｖ族半導体材料、又はこれらの混合物の任意の組合せである。
【０１２９】
より好ましくは、本明細書で使用する基板は、シリコンである。
【０１３０】
したがって、好ましい方法では、基板は、シリコンウエハである。
【０１３１】
本発明の方法は、基板の質量Ｍ１を測定する（前記熱処理を実施する前に）第２工程を含む。
【０１３２】
本発明の方法では、半導体製造で使用するのに適した任意の技術（或いは質量測定ルールや重量天秤を使用して）を使用して、基板の質量測定を実施する。
【０１３３】
本発明の方法は、熱処理を実施する第３工程をさらに含む。
【０１３４】
本発明の好ましい方法では、前記熱処理は、熱アニール、又はレーザアニールである。
【０１３５】
好ましくは、前記熱処理は、基板全体を（非選択的に）加熱することによって実施する。
【０１３６】
或いは、熱処理は、基板の一部を加熱又はアニールすることによって、局所的に（又は選択的に）施される。レーザアニールを実施する場合、レーザは基板を走査する。
【０１３７】
本発明の好ましい方法では、前記熱処理を実施する工程は、前記少なくとも１つの凹部を導電性材料で充填するために実施する。前記少なくとも１つの凹部を導電性材料で充填するために前記熱処理工程を実施する場合、（複数の）導電性構造が形成される。
【０１３８】
より好ましくは、前記熱処理は、導電性材料の粒径を調整するために実施する。
【０１３９】
より好ましくは、本発明の方法で、前記熱処理は、前記めっき工程中に、前記半導体基板内又は基板上に形成された前記構造に存在するボイドから、めっき液を追い出し、蒸発させるために実施する。
【０１４０】
本発明の好ましい方法では、前記熱処理（又は加熱工程）の温度及び時間は、前記少なくとも１つの凹部のアスペクト比を増加させるに伴って増加する。
【０１４１】
好ましくは、本発明の方法で、前記熱処理は、１２０℃以上４３０℃以下の温度で実施する。
【０１４２】
好ましくは、本発明の方法で、前記熱処理は、４３０℃で少なくとも２０分間実施する。
【０１４３】
本発明の方法は、基板の質量Ｍ２を測定する（前記熱処理を実施した後）次の（又は第４）工程を含む。
【０１４４】
本発明の好ましい方法では、前記基板の質量Ｍ１を測定する工程は、前記熱処理工程を実施する直前に実施し、及び／又は、前記基板の質量Ｍ２を測定する工程は、前記熱処理工程を実施した直後に実施する。
【０１４５】
或いは、本発明の好ましい方法は、前記基板の質量Ｍ１を測定する工程と、前記熱処理を実施する工程との間に、及び／又は前記熱処理を実施する工程と、前記基板の質量Ｍ２を測定する工程との間に、前記構造を形成するための少なくとも１つの処理ステップＰ２をさらに含む。これは、前記少なくとも１つの処理ステップＰ２が、材料を基板に付加し、又は基板から除去する工程でない場合に限られる。
【０１４６】
前記本発明の好ましい方法では、前記構造を形成するための好適な処理ステップＰ２は、ウエハハンドリング（例えば、ウエハソート）の工程、又は、非破壊的及び／若しくはインライン測定（例えば、シート抵抗を測定する）が可能である。
【０１４７】
本発明の別の好ましい方法では、前記構造を形成するための少なくとも１つの処理ステップＰ１を実施する前記工程は、前記基板の質量Ｍ１を測定する工程の後であって熱処理を実施する工程の前に実施し、前記少なくとも１つの処理ステップＰ１は、予測可能な量の材料を基板に付加し、又は基板から除去する工程である。
【０１４８】
前記本発明の好ましい方法では、予測可能な量の材料を基板に付加する、前記構造を形成するための好適な処理ステップＰ１は、めっき工程又はＣＶＤ蒸着工程である。
【０１４９】
前記本発明の好ましい方法では、予想可能な量の材料を基板から除去する、前記構造を形成するための好適な処理ステップＰ１は、既知の処理条件（又は既知のエッチング速度）下でタイミングをとったドライエッチング工程又は選択的ドライエッチング工程である。
【０１５０】
前記好ましい方法では、前記基板の質量Ｍ１を測定する工程は、前記少なくとも１つの処理ステップＰ１を実施する直前に実施し、及び／又は、前記熱処理工程は、前記少なくとも１つの処理ステップＰ１を実施した直後に実施し、及び／又は、前記基板の質量Ｍ２を測定する工程は、前記熱処理工程を実施した直後実施する。
【０１５１】
本発明の方法は、前記実施した熱処理前後で測定した基板の質量の差（つまり、測定した基板の質量Ｍ１と測定した基板の質量Ｍ２との間の）質量の差を計算する工程をさらに含む。
【０１５２】
最後に、本発明の方法では、好ましくは、前記質量の差を所定値と比較することにより、前記構造内の埋込ボイドの存在を推測する（第６）工程を実施する。
【０１５３】
図１は、本発明の好ましい方法に係る方法の処理工程のシーケンスを概略的に説明するフローチャートを示す。
【０１５４】
具体的には、図１は、半導体基板内のビア又はトレンチに存在する埋込ボイドを検出するための方法を説明しており、前記方法は、前記基板内に前記ビア又はトレンチを形成するための任意の処理ステップの実施、例えば前記ビア若しくはトレンチのエッチング又はバリア層の形成で開始する。これらの工程に続いて、ビア又はトレンチを導電性材料（例えば銅）で電気めっきによって充填する工程を実施する。前記ビア又はトレンチでのめっき中に形成されたボイドは、めっき液（例えば、めっき浴からの硫酸）を含有し、又はこれで充填する。ビア又はトレンチを導電性材料で充填した後、基板の質量Ｍ１を測定する工程を実施する。Ｍ１はウエハ重量の測定値であり、前記ウエハは、めっき液を含有するボイドを有する、導電性材料で充填したビア又はトレンチを備える。質量Ｍ１を測定する前記工程に続いて、熱処理工程を実施して基板を加熱する。前記熱処理工程は、前記ビア又はトレンチ内から、前記めっき液を追い出し、蒸発させるために実施する。前記熱処理工程は、前記ボイドから、前記めっき液を蒸発させるために充分な温度及び時間で実施する。好ましくは、前記熱処理は、１２０℃以上４３０℃以下の温度で、より好ましくは、４３０℃で少なくとも２０分間実施する。次に、基板を加熱する工程の後、基板の質量Ｍ２を測定する工程を実施する。熱処理工程中に、（埋込）ボイドからめっき液が追い出され蒸発するので、（基板のビア又はトレンチに存在する）（埋込）ボイドを有する加熱された基板（又はウエハ）は、熱処理工程を実施する前の基板の重量に比べて軽くなる。前記質量Ｍ２を測定する工程に続いて、前記実施した熱処理前後の基板の質量の差｜Ｍ１−Ｍ２｜（つまり、測定した基板の質量Ｍ１と測定した基板の質量Ｍ２との差）を計算する。質量の差（又は、前記基板のビア若しくはトレンチ内に埋込ボイドを有する基板（又はウエハ）についての重量損失）は、ウエハに存在するボイドの全体積に対応する。ボイドの全体積は、ウエハ上の一定体積のボイドに相当する数に変換可能である。図２に示すように、前記ビア又はトレンチ内にボイドを有する基板（又はウエハ）の前記質量の差は、ボイド無しの基板（又はウエハ）の質量の差よりも大きい。前記質量の差｜Ｍ１−Ｍ２｜は、前記基板の前記ビア又はトレンチ内の（埋込）ボイドの全質量に等しい。さらに、前記ビア又はトレンチ内の（埋込）ボイドの前記全質量は、前記ボイドの体積に比例する。次に、前記質量の差を所定の（閾）値Ｍｖと比較する工程を実施する。基板（したがって、許容できる基板である）内又は基板上に形成されたビア又はトレンチに存在する埋込ボイドの最大許容数Ｍｖは、当業者に明らかとなるであろう。｜Ｍ１−Ｍ２｜がＭｖより小さい場合、基板を許容でき、集積回路を形成（又は終端化、又は製造）するための更なる処理ステップを実施することが推測される。一方、｜Ｍ１−Ｍ２｜がＭｖより大きい場合、基板を許容できないことが推測される。そして、基板を廃棄し、集積回路を形成（又は製造）するための処理を更には実施しないこととなる。図１に示すような方法は、ボイドを測定する工程の後に実施する、予測不可能な量の材料を基板に付加し、又は基板から除去する処理工程、例えば化学機械的処理（又は、化学機械的研磨、或いはＣＭＰ）工程から独立している。さらに、前記方法はまた、２つの測定（Ｍ１及びＭ２の）の間に実施される、予測可能な量の材料を基板に付加し、又は基板から除去する処理工程、例えばめっき工程から独立している。
【０１５５】
図３は、本発明の別の好ましい方法による処理工程のシーケンスを概略的に説明するフローチャートを示す。
【０１５６】
特に、図３は、半導体基板内のビア又はトレンチに存在するボイドを検出するための方法を示しており、前記方法は、前記ビア又はトレンチを前記基板に形成する、例えば前記ビア若しくはトレンチをエッチングする、又は、前記バリア層を形成する処理ステップを実施することから開始する。これらの工程に続いて、基板の質量Ｍ１を測定する工程を実施し、その後、電気めっき工程によって前記ビア又はトレンチを導電性材料（例えばＣｕ）で充填する。次に、ビア又はトレンチを導電性材料で充填した後、熱処理工程を実施し、基板を加熱する。熱処理後、基板の質量Ｍ２を測定する工程を実施する。前記基板の質量Ｍ２を測定する工程に続いて、前記実施した熱処理前後で測定した基板の質量の（つまり、測定した基板の質量Ｍ１と測定した基板の質量Ｍ２との間の）差｜Ｍ１−Ｍ２｜を計算する。前記質量の差｜Ｍ１−Ｍ２｜は、実際にはめっきした導電性材料（例えばＣｕ）の実際の全質量Ｍａに等しい。前記ビア又はトレンチを充填する前記工程は、基板に予測可能な量の材料を付加する処理工程であるため、理論的にめっきしたＣｕの全質量Ｍｃもまた計算可能である。質量の差｜Ｍｃ−Ｍａ｜を所定の（閾）値Ｍｖと比較する工程を実施する。基板（したがって許容できる基板）内又は基板上に形成されたビア又はトレンチに存在する埋込ボイドの最大許容数Ｍｖは、当業者に明らかとなるであろう。｜Ｍｃ−Ｍａ｜がＭｖより小さい場合、基板を許容でき、集積回路を形成（又は終端化、又は製造）するための更なる処理工程を実施することが推測される。一方、｜Ｍｃ−Ｍａ｜がＭｖより大きい場合、基板を許容できないことが推測される。そして、基板を廃棄し、集積回路を形成（又は製造）するための処理を更には実施しないこととなる。図３に示すような方法は、ボイドを測定する工程の後に実施する、予測不可能な量の材料を基板に付加し、又は基板から除去する処理工程、例えば化学機械的処理（又は、化学機械的研磨、或いはＣＭＰ）工程から独立している。
【０１５７】
（実施例）
図２に示す測定を、直径３００ｍｍのＳｉウエハに実施した。ＴＳＶ（又は凹状領域、又はパターニング構造）を５×５０μｍの幅×高さ比（１：１０のアスペクト比）で形成した。まず、Ｔａ／ＴａＮ及び銅（Ｃｕ）シード層を備えたバリア層を、パターニング構造（又はＴＳＶ）上（又は内）に堆積した。次に、パターニング構造（又はＴＳＶ）をめっきによって銅で充填した。めっき液は、体積４０Ｌの浴及び電流密度３ｍＡ／ｃｍ２の場合、０．９５ＭＣｕＳＯ４．５Ｈ２Ｏ、３３ｍｌ／Ｌ  Ｍ  Ｈ２ＳＯ４及び５０ｐｐｍのＣｌを含む。さらに、めっき液は、促進剤（２ｍｌ／Ｌ）及び抑制剤（５ｍｌ／Ｌ）のような添加物を含む。めっき工程は、４０分間実施した。試料は４３０℃で２０分間、アルゴン環境でアニールした。アニール前後のウエハ質量をMetryx（登録商標）社の質量測定装置（又は重量天秤）を使用して測定した。図２を参照すると、ｄ１７、ｄ１９、ｄ２０の試料は、ボイドを全く有さず、又は少数のボイドを含むＴＳＶを有するウエハである。ｙ軸上の質量の差（アニール前後の）は、約２００μｇ未満である。ｄ２２、ｄ２３、ｄ２４試料は、多数のボイドを含むＴＳＶを有するウエハである。ｙ軸上の質量の差（アニール前後の）は、約２００μｇより大きい。質量の差についての閾値内の許容できるボイドの数を変更することによって、予め指定した数を超える数のボイドを有するウエハ（基板）を不良品として廃棄又はマークすることができる。単純化しているが、これは本発明の方法の実例である。閾値の定義は、初期較正手順で測定したボイドを有する／有しない試料の数を増加させ、測定プロセスの誤差範囲を考慮に入れることにより精度を上げることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【外国語明細書】
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