(57)【要約】【課題】  デフォーカスの発生を防止して歩留りを向上させる。【解決手段】  半導体基板３４の表面に第１の薄膜２１Ａを形成し、半導体基板３４の裏面に第２の薄膜２１Ｂを形成し、第１の薄膜２１Ａ上に保護膜２０Ｅを形成し、第２の薄膜２１Ｂの少なくとも一部を、保護膜２０Ｅを使用してＣＭＰによって除去する。【選択図】  図４
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【特許請求の範囲】
【請求項１】
半導体基板の表面に第１の薄膜を形成し、
前記半導体基板の裏面に第２の薄膜を形成し、
前記第１の薄膜上に保護膜を形成し、
前記第２の薄膜の少なくとも一部を、前記保護膜を使用してＣＭＰによって除去することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の薄膜の少なくとも一部には、異物が含まれていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記保護膜の除去後に、前記第１の薄膜上にレジストマスクを形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記異物は、前記レジストマスクのパターン寸法に異常をもたらすことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記保護膜は、前記ＣＭＰの際に前記半導体基板の表面における金属汚染を防止するために形成されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記保護膜は、前記ＣＭＰ後に除去されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記保護膜は有機膜であることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記レジストマスクを使用して、前記第１の薄膜にホールパターンを形成することを特徴とする請求項３〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１の薄膜と前記第２の薄膜が同じ工程で形成されることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
半導体基板の表面に第１の薄膜を形成し、
前記半導体基板の裏面に第２の薄膜を形成し、
前記第１の薄膜上に第１のフォトレジストを形成し、
前記第１のフォトレジストに第１のホールパターンを形成し、
前記第１のホールパターンの寸法を測定して、前記第１のホールパターンの寸法の良否を判定し、
前記第１のホールパターンの寸法が不良と判定された場合、前記第１のフォトレジストを除去して、前記第１の薄膜上に保護膜を形成し、
前記第２の薄膜の少なくとも一部を、前記保護膜を使用してＣＭＰによって除去し、
前記ＣＭＰ後に前記保護膜を除去し、
前記第１の薄膜上に第２のフォトレジストを形成し、
前記第２のフォトレジストに第２のホールパターンを形成することを特徴とする半導体装置の製造方法。
【請求項１１】
前記第２の薄膜の少なくとも一部には、異物が含まれていることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記異物は、前記第１のホールパターンのパターン寸法に異常をもたらすことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記保護膜は、前記ＣＭＰの際に前記半導体基板の表面における金属汚染を防止するために形成されることを特徴とする請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記保護膜は有機膜であることを特徴とする請求項１０〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記第１の薄膜と前記第２の薄膜が同じ工程で形成されることを特徴とする請求項１０〜１４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を使用した半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造工程では、半導体基板（ウェハ）の表面における被加工膜に対して、フォトリソグラフィによって形成したレジストマスクを用いてエッチングを行い、所望のパターンを得ている。
【０００３】
このような半導体デバイスの製造では、レジストマスクの残渣やエッチングの生成物などが異物（パーティクル）となって、ウェハ上へ残留することになる。これらの異物がウェハの表面に存在すると、後続工程において新たなエッチングマスクとなって、パターンの形状異常や剥がれなどの不良を引き起こすので、歩留低下の原因となる。
【０００４】
これに対して、ウェハの裏面に存在する異物は、エッチングマスクとはなり得ないので、パターンの形成に直接的な悪影響を与えることはない。しかしながら、ウェハ裏面における異物は、ウェハを製造装置の加工ステージに固定する際にウェハを局所的に凸形状とさせて、ウェハと加工ステージ間に不要な隙間を生じさせるため、加工ステージ表面からのウェハ高さを局所的に増加させてしまうことになる。
【０００５】
このように高さが局所的に異なるウェハは、リソグラフィ工程において、露光フォーカスがずれて（以降、デフォーカスと称する）、レジストマスクのパターン寸法に異常をもたらすので、最終的に被加工膜におけるパターンの寸法がばらついてしまうことになる。このようなレジストマスクのパターン寸法異常は、ウェハの裏面に存在する異物に対して、その異物を通る法線上における表面部分だけに限定されるのではなく、その表面の周辺部にも影響が及ぶので、ウェハ表面に存在する異物よりも歩留への影響が大きくなる。
【０００６】
以上のように、異物は様々な不具合の原因となり、その発生を抑制することが困難であるので、一般的に薬液を用いたウェット洗浄で除去している。
【０００７】
ここで、ウェハの裏面に存在する異物を除去する技術として、例えば、特開２００９−１６５１５号公報（特許文献１）、特開平５−２３４８７０号公報（特許文献２）、特開平８−１２４８９２号公報（特許文献３）がある。ここで、特許文献１は、ウェハ裏面をウェットエッチングするものである。また、特許文献２は、ウェハ裏面を洗浄するものである。また、特許文献３は、ウェハ裏面の異物を粘着材層を用いて除去するものである。
【０００８】
しかし、上記従来技術では、ウェハの裏面に存在する異物を完全には除去できずに残留異物が生じてしまう。この結果、半導体デバイスの高集積化に伴って、残留異物が製品歩留に大きな影響を与えるようになってきている。特に、膜中に存在している異物は、ウェット洗浄によって除去できないので、ウェハ裏面の膜中異物によるデフォーカスを回避することができないという問題がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１６５１５号公報
【特許文献２】特開平５−２３４８７０号公報
【特許文献３】特開平８−１２４８９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、上記従来技術の問題点を解決するものであり、その目的は、デフォーカスの発生を防止して歩留りを向上させることが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る半導体装置の製造方法は、
半導体基板の表面に第１の薄膜を形成し、
前記半導体基板の裏面に第２の薄膜を形成し、
前記第１の薄膜上に保護膜を形成し、
前記第２の薄膜の少なくとも一部を、前記保護膜を使用してＣＭＰによって除去することを特徴とする。
【００１２】
本発明の他の態様に係る半導体装置の製造方法は、
半導体基板の表面に第１の薄膜を形成し、
前記半導体基板の裏面に第２の薄膜を形成し、
前記第１の薄膜上に第１のフォトレジストを形成し、
前記第１のフォトレジストに第１のホールパターンを形成し、
前記第１のホールパターンの寸法を測定して、前記第１のホールパターンの寸法の良否を判定し、
前記第１のホールパターンの寸法が不良と判定された場合、前記第１のフォトレジストを除去して、前記第１の薄膜上に保護膜を形成し、
前記第２の薄膜の少なくとも一部を、前記保護膜を使用してＣＭＰによって除去し、
前記ＣＭＰ後に前記保護膜を除去し、
前記第１の薄膜上に第２のフォトレジストを形成し、
前記第２のフォトレジストに第２のホールパターンを形成することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、半導体装置の裏面の膜中に存在する異物によるデフォーカスの発生を防止することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態に係る半導体装置の構成を示す略断面図であり、（ａ）は周辺回路部とセル端部を示しており、（ｂ）はセル中央部を示している。
【図２】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図５】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図６】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図７】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図８】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図９】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１０】本発明の実施の形態に係る半導体装置の製造方法を示すフローチャートである。
【図１１】ＣＭＰ装置の主要構成を示しており、（ａ）は平面図、（ｂ）断面図である。
【発明を実施するための形態】
【００１５】
本発明の好ましい実施の形態について図面を参照して詳細に説明する。
【００１６】
最初に、図１を参照して、本発明の実施の形態に係る半導体装置（半導体デバイス）の構成について説明する。
【００１７】
図１は、本発明の好ましい実施形態による半導体デバイス１００の一例であるＤＲＡＭ（Dynamic Random Access Memory）の構造を示す略断面図で、（ａ）は周辺回路部とセル端部を示しており、（ｂ）はセル中央部を示している。なお、セル端部とセル中央部を合わせて、セル部と称することがある。
【００１８】
セル部と周辺回路部において、本実施形態によるＤＲＡＭは、半導体基板１（以降、シリコン基板１と表記）に、プレーナ型ＭＯＳトランジスタが設けられている。プレーナ型ＭＯＳトランジスタは、シリコン基板１に設けられた素子分離領域となるＳＴＩ（Shallow Trench Isolation）２に囲まれた活性領域３内に位置しており、シリコン基板１の表面に設けられたゲート絶縁膜４と、ゲート絶縁膜４を覆うように設けられたゲート電極５と、ゲート絶縁膜４の下部周辺に設けられたソース／ドレインとなる拡散層８で構成されている。さらに、ゲート電極５は、その上面部と側面部がそれぞれ絶縁膜６とサイドウォール絶縁膜７で覆われている。なお、拡散層８は、ゲート絶縁膜４の真下の領域ではなく、ゲート絶縁膜４が形成されていないシリコン基板１に位置している。
【００１９】
図１（ｂ）の活性領域３では、説明の便宜上２個のＭＯＳトランジスタを記載しているが、実際には、数千〜数十万個のＭＯＳトランジスタが配置されているものである。拡散層８は、第１の層間絶縁膜９によって覆われたシリコン基板１の上部に位置しており、シリコン基板１における不純物とは反対の導電型を有するように設けられている。
【００２０】
セル部において、拡散層８に接続している第１のコンタクトプラグ１０は、第１の層間絶縁膜９を貫通するように設けられて、隣接したプレーナ型ＭＯＳトランジスタのサイドウォール絶縁膜７の間に位置している。ここで、拡散層８ａに接続されている第１のコンタクトプラグ１０ａは、第２の層間絶縁膜１１を貫通するように設けられた第２のコンタクトプラグ１２と接続しており、拡散層８ｂに接続されている第１のコンタクトプラグ１０ｂは、第２の層間絶縁膜１１と第３の層間絶縁膜１６を貫通するように設けられた第３のコンタクトプラグ１７と接続されている。
【００２１】
また、第２の層間絶縁膜１１上には、ビットラインとなる第１の配線１３が絶縁膜１４とサイドウォール絶縁膜１５で覆われて位置しており、第２のコンタクトプラグ１２と接続されている。第３の層間絶縁膜１６上には、後述するシリンダ型のキャパシタ２５と第３のコンタクトプラグ１７とのアライメントマージンを確保するためのコンタクトパッド１８が設けられており、その下方に位置している第３のコンタクトプラグ１７と接続されている。
【００２２】
コンタクトパッド１８上では、下部電極２２と容量膜２３と上部電極２４で構成されたシリンダ型のキャパシタ２５が、第４の層間絶縁膜２０と第３の層間絶縁膜１６を保護するカバー膜１９を貫通するように設けられたシリンダホール２５Ａの内側に位置しており、下部電極２２とコンタクトパッド１８が接続している。
【００２３】
さらに、シリンダ型のキャパシタ２５の側面部は、シリンダ型のキャパシタ２５の倒壊を防止するために配置された梁２１に接続されて、隣接したシリンダ型のキャパシタ２５が相互に支持する構造となっている。シリンダ型のキャパシタ２５上では、セル端部の上部電極２４に接続した第４のコンタクトプラグ２７が、上部電極２４を覆う第５の層間絶縁膜２６中に設けられており、第５の層間絶縁膜２６上に位置している第２の配線２８と接続されている。
【００２４】
周辺回路部においては、拡散層８に接続している第５のコンタクトプラグ２９が、第１の層間絶縁膜９と第２の層間絶縁膜１１を貫通するように設けられている。また、第２の層間絶縁膜１１上には、第３の配線３０が絶縁膜３１とサイドウォール絶縁膜３２で覆われて位置しており、第５のコンタクトプラグ２９と接続されている。第３の配線３０上は、カバー膜１９で覆われており、さらにカバー膜１９上には第４の層間絶縁膜２０と第５の層間絶縁膜２６が設けられており、第６のコンタクトプラグ３３が夫々を貫通するように配置されて、第２の配線２８と第３の配線３０を接続している。
【００２５】
シリコン基板１の裏面には、ゲート電極５やサイドウォール絶縁膜７などと同じ膜で構成された薄膜３４が設けられている。
【００２６】
以上のような構造を有するＤＲＡＭにおいて、本発明による半導体デバイス１００の製造方法は、主にフォトリソグラフィ工程で用いられるものである。
【００２７】
次に、その一例として、コンタクトパッド１８上にシリンダ型キャパシタ２５を形成する「型枠」となるシリンダホール２５Ａを形成する方法について、図２乃至図９を参照しながら説明する。
【００２８】
各図において、（ａ）は周辺回路部とセル端部、（ｂ）はセル中央部であり、上段が平面図、下段が平面図におけるＡＡ部の断面図である。また、（ａ）（ｂ）の平面図は、各々の製造工程に応じた表面の構成要素を示しており、表面より下方における主な構成要素は、配置された位置を破線で示している。
【００２９】
図２に示すように、シリコン基板１に、シリコン酸化膜（SiO2）やシリコン窒化膜（SiN）で構成された素子分離領域となるＳＴＩ２によって、活性領域３を形成する。
【００３０】
次に、シリコン基板１上へ、熱酸化法によるシリコン酸化膜であるゲート絶縁膜４と、熱ＣＶＤ[Chemical Vapor Deposition]法によるポリシリコンやＣＶＤ法によるタングステン（Ｗ）であるゲート電極５と、プラズマＣＶＤ法によるシリコン窒化膜である絶縁膜６を順次成膜する。
【００３１】
次に、絶縁膜６をマスクとしたエッチングを行って、プレーナ型ＭＯＳトランジスタを形成し、その側面部を熱ＣＶＤ法によるシリコン窒化膜であるサイドウォール絶縁膜７で覆う。
【００３２】
次に、トランジスタ周辺のシリコン基板１に、イオン注入法によって拡散層８を形成し、さらにトランジスタを埋め込むように、塗布絶縁材料であるＳＯＤ（Spin On Dielectrics）を用いて、第１の層間絶縁膜９を形成し、ＣＭＰ（Chemical Mechanical Polishing）で、第１の層間絶縁膜９の平坦化を行う。さらに、第１の層間絶縁膜９上へフォトレジストを塗布し、フォトリソグラフィによって、所望の拡散層８上に所望の形状の開孔（ホール）パターンを形成する。
【００３３】
次に、ホールパターンをマスクにしてドライエッチングを行うことで、第1のホール（図示せず）を形成する。
【００３４】
次に、熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるタングステン等の導電膜を用いて、第１のホールを埋め込んでから、ＣＭＰ処理を行い、第１の層間絶縁膜９上で余剰となった導電膜を除去して、第１のコンタクトプラグ１０を形成する。このとき、第１のコンタクトプラグ１０は、拡散層８と接続している。
【００３５】
第１の層間絶縁膜９上に、プラズマＣＶＤ法によるシリコン酸化膜で第２の層間絶縁膜１１を成膜する。さらに前記と同様に、第２の層間絶縁膜１１へフォトリソグラフィとドライエッチングと導電膜成膜とＣＭＰ処理を行って、タングステン等の導電膜で埋め込まれたセル部における第２のコンタクトプラグ１２と、周辺回路部における第５のコンタクトプラグ２９を形成する。
【００３６】
ここで、第２のコンタクトプラグ１２は、第１のコンタクトプラグ１０と接続しており、第５のコンタクトプラグ２９は、拡散層８と接続している。また第２の層間絶縁膜１１上にスパッタ法によるＷとプラズマＣＶＤ法によるシリコン窒化膜を成膜し、フォトリソグラフィとドライエッチングにより分離（パターニング）して、セル部において絶縁膜１４が積層された第１の配線１３と、周辺回路部において絶縁膜３１が積層された第３の配線３０を形成する。
【００３７】
このとき第１の配線は、第２のコンタクトプラグ１２と接続しており、第３の配線３０は第５のコンタクトプラグ２９と接続している。第１の配線１３の側面部を熱ＣＶＤ法によるシリコン窒化膜などのサイドウォール絶縁膜１５で覆うと同時に、第３の配線３０の側面部をサイドウォール絶縁膜３２で覆い、ＳＯＤである第３の層間絶縁膜１６で夫々の配線を埋め込んでから、ＣＭＰで第３の層間絶縁膜１６の平坦化を行う。
【００３８】
次に、第３の層間絶縁膜１６上へフォトレジストを塗布して、所望の第１のコンタクトプラグ１０上のフォトレジストへフォトリソグラフィによってホールパターンを形成し、さらにドライエッチングを行うことで、第２のホール（図示せず）を形成する。次に熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるタングステン等の導電膜を用いて第２のホールを埋め込んでから、ＣＭＰ処理を行い、第３の層間絶縁膜１６上で余剰となった導電膜を除去して、第３のコンタクトプラグ１７を形成する。
【００３９】
ここで、第３のコンタクトプラグ１７は、第１のコンタクトプラグ１０と接続している。第３の層間絶縁膜１６上に不純物を導入した熱ＣＶＤ法によるポリシリコンやＣＶＤ法によるＷなどの導電膜を成膜してから、既存のフォトリソグラフィとドライエッチングによって、導電膜をパターニングして、コンタクトパッド１８を形成する。
【００４０】
シリコン基板１の裏面には、薄膜３４が形成されている。これは、シリコン基板１の裏面に意図して成膜しているのではなく、熱酸化法や熱ＣＶＤ法では、絶縁膜（酸化膜）をシリコン基板１の表面へ成膜させると、それと同時にシリコン基板１の裏面にも成膜されてしまうためである。従って、シリコン基板１の裏面には、前述した通り、ゲート絶縁膜４と同時に形成されるシリコン酸化膜やゲート電極５と同時に形成されるポリシリコンなどが形成されている。
【００４１】
また、当該工程の前に発生してシリコン基板１の裏面上に付着していた異物３５は、熱酸化法や熱ＣＶＤ法による絶縁膜で徐々に覆われて、最終的には薄膜３４で埋め込まれることになる。ここで、異物３５が存在していた場所には、高さＨの凸部３６が形成される。なお、異物３５ａと３５ｂのように埋め込み深さが異なる場合、凸部３６の高さＨは、より浅く埋め込まれている異物３５ｂによる凸部３６の高さＨ２が、深く埋め込まれた異物３５ａによる凸部３６の高さＨ１よりも大きく（Ｈ２＞Ｈ１）なるが、ここでは説明の都合上、高さＨは変わらないものとする。
【００４２】
次に、図３に示すように、第３の層間絶縁膜１６上には、ウェットエッチングの保護膜として、熱ＣＶＤ法でシリコン窒化膜であるカバー膜１９を成膜する。
【００４３】
次に、カバー膜１９上に、プラズマＣＶＤ法によるシリコン酸化膜である第４の層間絶縁膜２０を形成する。次に、第１の薄膜となる熱ＣＶＤ法によるシリコン窒化膜の梁２１Ａを形成する。このとき、シリコン基板１の裏面にも、梁２１Ａと同時に、第２の薄膜となる熱ＣＶＤ法によるシリコン窒化膜の梁２１Ｂが形成されており、凸部３６も凸部３６Ａとして梁２１Ｂに形成されている。
【００４４】
さらに、梁２１Ａ上に、プラズマＣＶＤ法によってカーボン膜であるハードマスク２０Ａとシリコン酸化膜である中間マスク２０Ｂを形成する。
【００４５】
次に、フォトリソグラフィによって、中間マスク２０Ｂ上へ塗布したフォトレジスト２０Ｃにおける所望のコンタクトパッド１８上で、ホールパターン２０Ｄを形成する。このとき、ホールパターン２０Ｄの底面部には、中間マスク２０Ｂの一部が露出している。
【００４６】
ここで、ホールパターン２０Ｄの開口径は、通常の開口径Ｘ1乃至Ｘ５よりも大きいＸ６乃至Ｘ１０となっている。これは、薄膜３４の厚さが、凸部３６Ａの高さＨだけ局所的に増加した結果、デフォーカスが生じて、ホールパターン２０Ｄの開口径Ｘ６乃至Ｘ１０が拡大したものである。
【００４７】
しかし、本実施の形態のように、ホールパターン２０Ｄの密集領域における開口径の拡大が、隣接した２箇所以上で発生しているのではなく、独立した１箇所だけが散在して生じている場合は、薄膜３４における異物３５が原因ではない。これは、異物３５が原因であるならば、高さが局所的に増加したとしても、開口径の拡大箇所が１箇所に留まることはなく、影響がその周辺領域まで及ぶためであり、その結果、隣接した２箇所以上で開口径が拡大することになる。
【００４８】
次に、図４に示すように、フォトレジスト２０Ｃを硫酸(H2SO4)と過酸化水素(H2O2)の混合薬液を用いたウェット洗浄やアッシングで除去することで、中間マスク２０Ｂを完全に露出させる。
【００４９】
次に、中間マスク２０Ｂ上に、保護膜となる有機膜のフォトレジスト２０Ｅを塗布してから、露光マスク(レチクル)を用いないで、全面露光を行う。ここで、露光マスクを用いないのは、フォトレジスト２０Ｅをレジストマスクとして用いるのではなく、その下地となっている中間マスク２０Ｂを完全に覆った保護膜として用いるためである。
【００５０】
従って、フォトレジスト２０Ｅは、露光部分が硬化するネガ型とするのが望ましく、露光後に現像を行う。さらにベーク処理を行えばなお良い。これは、フォトレジスト２０Ｅを硬化させるとともに、表面を乾燥させておくためであり、後述するＣＭＰ処理時において、ウェハの全面に接触して加圧するメンブレンの剥離が容易になるので、ウェハの交換効率を向上させる効果を奏する。
【００５１】
次に、図５に示すように、シリコン基板１の裏面をＣＭＰ処理することで、シリコン基板１の裏面における梁２１Ｂの全てと薄膜３４の少なくとも一部を除去する。ここでは、異物３５が薄膜３４に埋め込まれているので、薄膜３４が単層であれば、全ての薄膜３４を除去することで、異物３５を除去することができる。
【００５２】
薄膜３４が多層であれば、露出している最表層だけを除去することで、最表層に含まれる異物３５を除去することができる。なお、薄膜３４が多層であって、しかも最表層よりも深い層に異物３５が含まれていたとしても、最表層を除去した際に、残留した薄膜３４の表面は平坦化されて、凸部３６Ａは消滅するので、薄膜３４の厚さが局所的に増加することもなく、デフォーカスも生じることはない。ここでは、薄膜３４が多層であった場合を示しており、残留した薄膜３４を薄膜３４Ａと称する。
【００５３】
なお、多層である場合に、露出している最表層ではなく、薄膜３４の適宜の膜厚を除去してもかまわらい。この場合、除去した薄膜３４に異物３５が含まれていなくても、残留した薄膜３４Ａは平坦化されているので、最表層だけを除去した場合と同様に、デフォーカスが生じることはない。
【００５４】
次に、図６に示すように、保護膜となっていたフォトレジスト２０Ｅを硫酸と過酸化水素の混合薬液を用いたウェット洗浄やアッシングで除去することで、中間マスク２０Ｂを露出させる。
【００５５】
次に、フォトリソグラフィによって、中間マスク２０Ｂ上へ塗布したフォトレジスト２０Ｆにおける所望のコンタクトパッド１８上で、ホールパターン２０Ｇを形成する。このとき薄膜３４Ａは、薄膜３４よりも薄くなっているが、フォトリソグラフィの焦点は、露光処理毎に合わせ込むので、デフォーカスが生じることは無く、特に問題は生じない。従って、ホールパターン２０Ｇの開口径は、ホールパターン２０Ｄの通常の開口径Ｘ１乃至Ｘ５と同等となる。なお、ホールパターン２０Ｇの底面部には、中間マスク２０Ｂの一部が露出している。
【００５６】
次に、図７に示すように、フォトレジスト２０Ｆをレジストマスクとして、ホールパターン２０Ｇの底面を構成する中間マスク２０Ｂをドライエッチングして、中間マスク２０Ｂにホールパターン（図示せず）を形成する。
【００５７】
次に、中間マスク２０Ｂをエッチングマスクとして、図示していないホールパターンの底面を構成するハードマスク２０Ａをドライエッチングして、ハードマスク２０Ａにホールパターン２０Ｇの開口径と同じ大きさのホールパターン２０Ｈを形成する。このとき、中間マスク２０Ｂ上のフォトレジスト２０Ｆは、ドライエッチングで除去されており、ホールパターン２０Ｈの底面部には、梁２１Ａの一部が露出している。
【００５８】
次に、図８に示すように、ハードマスク２０Ａをエッチングマスクとして、ホールパターン２０Ｈの底面を構成する梁２１Ａと第４の層間絶縁膜２０をドライエッチングして、ホールパターン２０Ｈの開口径と同じ大きさのホールパターン２０Ｊを形成する。このとき、中間マスク２０Ｂはドライエッチングで除去されており、ホールパターン２０Ｊの底面部には、コンタクトパッド１８の一部が露出している。また梁２１Ａは、ホールパターン２０Ｊで開口された梁２１となって、第４の層間膜上に残留している。
【００５９】
次に、図９に示すように、アッシング処理によって、ホールパターン２０Ｊの上面に残留しているハードマスク２０Ａを除去すると、シリンダ型キャパシタ２５を形成する「型枠」となるシリンダホール２５Ａが、梁２１と第４の層間絶縁膜２０を貫通した状態で完成し、その底面部には、後続工程で形成する下部電極２２と接続するコンタクトパッド１８の一部が露出している。
【００６０】
次に、図１０を参照して、本発明の実施の形態に係る半導体装置の製造方法について説明する。なお、半導体デバイスの構成要素を示す符号は、図１乃至図９と共通である。
【００６１】
このフローチャートでは、主として４つの工程フローを示しており、第１の工程１００はレジストマスクとなるホールパターン２０Ｄの形成工程であり、第２の工程２００は形成したホールパターン２０Ｄの判定結果による処置工程であり、第３の工程３００はレジストマスクとなるホールパターン２０Ｇの形成工程であり、第４の工程４００はシリンダホール２５Ａの形成工程である。
【００６２】
第１の工程１００では、コンタクトパッド１８上に、カバー膜１９と第４の層間絶縁膜２０、梁２１Ａ、ハードマスク２０Ａ、中間マスク２０Ｂを順次成膜（工程１）してから、フォトレジスト２０Ｃの塗布（工程２）と現像を行い、ホールパターン２０Ｄを形成（工程３）する。
【００６３】
次に、ホールパターン２０Ｄにおけるパターン寸法を測定（工程４）し、ホールパターン２０Ｄの良否判定（工程５）を行う。ここでの良否判定は、ホールパターン２０Ｄの良否を３通りに区分して、後続工程で夫々の区分に応じた処置がなされる。
【００６４】
第１の区分である良品と判定された場合は、第２と第３の工程２００、３００はスキップして、第４の工程４００に移行する。第２の区分であるパターン寸法の不良が集中せずに散在している場合と、第３の区分であるパターン寸法の不良が１箇所でも集中している場合は、第２の工程に移行する。
【００６５】
第２の工程２００において、第２の区分と判定されたウェハは、ホールパターン２０Ｄを中間マスク２０Ｂから剥離し、ホールパターン２０Ｄの残渣有無の外観検査（工程１８）を行って、中間マスク２０Ｂを露出させる。また、第３の区分と判定されたウェハは、まずホールパターン２０Ｄを剥離（工程６）する。
【００６６】
次に、新たなフォトレジスト２０Ｅを塗布してから、現像（工程７）を行い、フォトレジスト２０Ｅを硬化させて流動性を無くす。
【００６７】
次に、ＣＭＰによって、梁２１Ｂと薄膜３４の少なくとも一部を除去（工程８）してから、フォトレジスト２０Ｅを剥離（工程９）し、さらに外観検査（工程１０）を行って中間マスク２０Ｂ上におけるフォトレジスト２０Ｅの残渣有無を確認する。
【００６８】
なお、ＣＭＰによるウェハ裏面の処理方法の詳細については、図１１を用いて後述する。このように第３の区分と判定されたウェハでは、不良原因である異物３５を含んだ梁２１Ａと薄膜３４の少なくとも一部を除去して、異物３５に起因した凸部３６Ａの平坦化を行う。
【００６９】
第３の工程３００では、第１の工程１００と同様に、中間マスク２０Ｂ上において、フォトレジスト２０Ｆの塗布（工程１１）と現像を行い、ホールパターン２０Ｇを形成（工程１２）する。
【００７０】
次に、ホールパターン２０Ｇにおけるパターン寸法を測定（工程１３）し、ホールパターン２０Ｇの良否判定（工程１４）を行う。ここで、不良と判定されたウェハは、製造フローから迂回し、ホールパターン２０Ｇを剥離して、ホールパターン２０Ｇの残渣有無の外観検査（工程１９）を行ってから、再度製造工程に戻って、フォトレジスト２０Ｆの塗布（工程１１）から製造が再開される。
【００７１】
第４の工程４００では、工程５と工程１４で良品と判定されたウェハについて、夫々のホールパターン２０Ｄと２０Ｇを使用して、シリンダホール２５Ａを形成（工程１５）する。
【００７２】
次に、シリンダホール２５Ａにおけるパターン寸法を測定（工程１６）し、シリンダホール２５Ａの良否判定（工程１７）を行う。この良否判定で不良となったウェハは、再生困難であるので、廃棄処分される。
【００７３】
次に、図１１を参照して、ＣＭＰによるウェハ裏面の処理方法の詳細について説明する。ここで、図１１は、ＣＭＰ装置の主要構成を示しており、（ａ）は平面図、（ｂ）断面図である。
【００７４】
図１１に示す通り、ウェハ４１は研磨ヘッド４０におけるリテーナリング４２の内側でチャッキングされて、プラテン４８に接着されている研磨パッド４４上に搬送される。
【００７５】
次に、ドレッサー４７で表面切削されて自転している研磨パッド４４上へ、スラリ供給管４６からスラリを供給し、さらに自転させた研磨ヘッド４０を降下させて、リテーナリング４２を研磨パッド４４に接触させる。
【００７６】
次に、研磨ヘッド４０内のメンブレン４３で隔てられた気室内をエア加圧することで、ネオプレンゴム製のメンブレン４３が膨らんで、ウェハ４１の全面へ加重する。この時、周辺加圧部４５からウェハ４１の周辺部へ局所加圧を行うことによって、ウェハ４１の周辺部における研磨レートを調整し、研磨均一性の向上を図ることができる。
【００７７】
このように、ウェハ４１をＣＭＰ処理する際には、ウェハ４１の裏面がメンブレン４３と接触して加圧されることになり、特にウェハ４１の周辺部では中央部よりも高加圧となる。通常の研磨においては、ウェハの裏面に半導体デバイスは形成されていないため、メンテナンス効率を考慮して、メンブレン４３から転写されるウェハ裏面の金属汚染の許容値を表面よりも１桁高くしている。
【００７８】
本発明の実施の形態では、ウェハの裏面を研磨するので、半導体デバイスが形成されているウェハ表面が、メンブレンと接触することになる。このため、ウェハ表面における金属汚染を防止するために、本発明では有機膜であるフォトレジストを塗布して保護している。この方法によれば、金属汚染が生じてもＣＭＰ後にフォトレジストを除去することによって、ウェハ表面の金属汚染を防止することができる。
【００７９】
以上説明したように、本実施形態における半導体デバイスの製造方法によれば、シリコン基板の裏面において、異物が埋め込まれた薄膜の少なくとも一部をＣＭＰによって除去することにより、異物によって隆起された凸部を平坦にすることができる。その結果、凸部におけるシリコン基板の局所的な高さの増加が解消されて、デフォーカスが生じなくなるので、フォトリソグラフィによるレジストマスクの開口寸法バラツキを低減させることができる。
【００８０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００８１】
１  導体基板
２  ＳＴＩ
３  活性領域
４  ゲート絶縁膜
５  ゲート電極
６  絶縁膜
７  サイドウォール絶縁膜
８  拡散層
９  第１の層間絶縁膜
１０  第１のコンタクトプラグ
１１  第２の層間絶縁膜１１
１２  第２のコンタクトプラグ
１３  第１の配線
１４  絶縁膜
１５  サイドウォール絶縁膜
１６  第３の層間絶縁膜
１７  第３のコンタクトプラグ
１８  コンタクトパッド
１９  カバー膜
２０  第４の層間絶縁膜
２１  梁
２２  下部電極
２３  容量膜
２４  上部電極
２５  シリンダ型のキャパシタ
２６  第５の層間絶縁膜
２７  第４のコンタクトプラグ
２８  第２の配線
２９  第５のコンタクトプラグ
３０  第３の配線
３１  絶縁膜
３２  サイドウォール絶縁膜
３３  第６のコンタクトプラグ
３４  薄膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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