(57)【要約】【課題】動作速度の低下を抑制しつつ、消費電力を低減する。【解決手段】第１の半導体領域の上に絶縁領域を有し、且つ絶縁領域の上に第２の半導体領域を有する基板に設けられた第１の電界効果トランジスタと、基板の上に設けられた絶縁層と、絶縁層の一平面に設けられ、酸化物半導体層を含む第２の電界効果トランジスタと、第２の電界効果トランジスタのソース及びドレインと同一工程により形成され、第１の電界効果トランジスタの閾値電圧を制御するための電圧が供給される制御端子と、を備える。【選択図】図１
2012256834.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体領域の上に絶縁領域を有し且つ前記絶縁領域の上に第２の半導体領域を有する基板に設けられた第１の電界効果トランジスタと、
前記基板の上に設けられた絶縁層と、
前記絶縁層の一平面に設けられ、酸化物半導体層を含む第２の電界効果トランジスタと、
前記第２の電界効果トランジスタのソース及びドレインと同一工程により形成され、前記第１の電界効果トランジスタの閾値電圧を制御するための電圧が供給される制御端子と、を備える半導体装置。
【請求項２】
第１の半導体領域の上に絶縁領域を有し且つ前記絶縁領域の上に不純物領域が形成された第２の半導体領域を有する基板に設けられ、ソース領域及びドレイン領域が前記不純物領域と逆の導電型である第１の電界効果トランジスタと、
前記基板の上に設けられた絶縁層と、
前記絶縁層の一平面に設けられ、酸化物半導体層を含む第２の電界効果トランジスタと、
前記第２の電界効果トランジスタのソース及びドレインと同一工程により形成され、前記絶縁層を貫通する開口部を介して前記不純物領域に電気的に接続された制御端子と、を備える半導体装置。
【請求項３】
第１の半導体領域の上に絶縁領域を有し且つ前記絶縁領域の上に不純物領域が形成された第２の半導体領域を有する基板に設けられ、ソース領域及びドレイン領域が前記不純物領域と逆の導電型である第１の電界効果トランジスタと、
前記基板の上に設けられた絶縁層と、
前記絶縁層の一平面に設けられ、酸化物半導体層を含み、チャネル形成領域が前記絶縁層を介して前記不純物領域に重畳し、前記第１の電界効果トランジスタと同じ導電型である第２の電界効果トランジスタと、
前記第２の電界効果トランジスタのソース及びドレインと同一工程により形成され、前記絶縁層を貫通する開口部を介して前記不純物領域に電気的に接続された制御端子と、を備える半導体装置。
【請求項４】
不純物領域が形成された第１の半導体領域の上に絶縁領域を有し且つ前記絶縁領域の上に不純物領域が形成された第２の半導体領域を有する基板に設けられ、チャネル形成領域が前記不純物領域に重畳する第１の電界効果トランジスタと、
前記基板の上に設けられた絶縁層と、
前記絶縁層の一平面に設けられ、酸化物半導体層を含む第２の電界効果トランジスタと、
前記第２の電界効果トランジスタのソース及びドレインと同一工程により形成され、前記絶縁層を貫通する開口部を介して前記不純物領域に電気的に接続された制御端子と、を備える半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載の半導体装置において、
バスインターフェースと、
制御装置と、
前記制御装置により制御され、演算処理におけるデータを一時的に保持するキャッシュメモリと、
Ｎ個（Ｎは３以上の自然数）のレジスタと、
前記レジスタから読み込んだ命令信号を翻訳し、翻訳した命令信号を前記制御装置に出力する命令デコーダと、
前記制御装置により制御され、演算処理を行う演算論理ユニットと、を具備し、
前記レジスタは、複数の単位記憶装置を備え、
前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタは、前記単位記憶装置に設けられ、
前記第２の電界効果トランジスタのソース及びドレインの一方には、データ信号が入力される半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。
【背景技術】
【０００２】
近年、情報化社会がますます発展し、例えばパーソナルコンピュータ又は携帯電話などに対して、高速化、大容量化、小型化、又は軽量化などの要求が高まっている。このため、例えば大規模集積回路（ＬＳＩ：Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎともいう）や中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔともいう）などの半導体装置において、高集積化、動作速度の高速化、低消費電力化が求められている。
【０００３】
半導体装置の消費電力は、動作状態の場合に生じる消費電力と、停止状態の場合に生じる消費電力（以下、待機電力と呼ぶ）の和におおよそ等しい。
【０００４】
待機電力は、静的な待機電力と、動的な待機電力に分類できる。静的な待機電力は、例えば半導体装置内のトランジスタの電極間に電圧が印加されていない状態、すなわち、ゲートとソースの間の電圧がほぼ０Ｖの状態において、ソースとドレインの間、ゲートとソースの間、ゲートとドレインの間にリーク電流が生じることで消費される電力である。また、動的な待機電力は、待機状態の回路にクロック信号などの各種信号の電圧や、電源電圧が供給され続けることにより消費される電力である。
【０００５】
半導体装置の動作速度の高速化のために、微細加工技術が開発されているが、微細加工が進むと、トランジスタのチャネル長は短く、ゲート絶縁層などに代表される各種の絶縁層は薄くなる。そのため、トランジスタのリーク電流は増えつつあり、動的な待機電力は増加の傾向にある。微細加工以外で半導体装置の動作速度の高速化する方法として、第１の半導体領域の上に絶縁領域を有し且つ前記絶縁領域の上に第２の半導体領域を有する基板（ＳＯＩ基板ともいう）を用いてトランジスタを形成する方法が挙げられる（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−２９１２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
微細加工が進んでその集積度が高まるほど待機電力が増大する。よって、さらなる消費電力の低減を図るためには、待機電力の低減が重要となる。
【０００８】
また、ＳＯＩ基板を用いたトランジスタでは、絶縁領域下の第１の半導体領域がゲートとなり、トランジスタの閾値電圧がシフトする、いわゆるバックゲート効果が生じる。そのため、トランジスタのゲートとソースの間に印加される電圧が０Ｖであってもトランジスタのソース及びドレインの間に流れる電流量が増え、半導体装置の消費電力が増大してしまう可能性がある。
【０００９】
本発明の一態様では、動作速度の低下を抑制しつつ、消費電力を低減することを課題の一つとする。
【課題を解決するための手段】
【００１０】
本発明の一態様では、ＳＯＩ基板に設けられた電界効果トランジスタと酸化物半導体層を用いたオフ電流の低い電界効果トランジスタの積層を用いて半導体装置を構成することにより、動作速度を向上させつつ消費電力の低減を図る。
【００１１】
また、本発明の一態様では、ＳＯＩ基板に設けられた電界効果トランジスタの閾値電圧を制御するための制御端子を設けることにより、ＳＯＩ基板に設けられた電界効果トランジスタの閾値電圧を制御し、消費電力の低減を図る。このとき、上記制御端子を、上記酸化物半導体層を用いた電界効果トランジスタのソース及びドレインと同一工程により形成することにより工程数の増加を抑制する。
【００１２】
また、上記制御端子は、例えばＳＯＩ基板の第２の半導体領域に形成された不純物領域に電気的に接続される。上記不純物領域は、ＳＯＩ基板に設けられた電界効果トランジスタのソース領域及びドレイン領域と逆の導電型となり、制御端子を介して入力された電圧に応じてチャネル形成領域に印加される電圧が制御される。また、このとき、上記不純物領域を、酸化物半導体層を用いた電界効果トランジスタのチャネル形成領域に重畳させることにより、酸化物半導体層を用いた電界効果トランジスタの閾値電圧を制御する端子（例えばバックゲート）として機能させることもできる。これにより、ＳＯＩ基板に設けられた電界効果トランジスタ及び酸化物半導体層を用いた電界効果トランジスタの両方の閾値電圧を同じ制御電圧により制御することができ、さらなる消費電力の低下を図る。
【００１３】
また、上記制御端子は、例えばＳＯＩ基板の第１の半導体領域に形成された不純物領域に電気的に接続されてもよい。上記不純物領域は、絶縁領域を介してＳＯＩ基板に設けられた電界効果トランジスタのチャネル形成領域に重畳するため、制御端子を介して入力された電圧に応じてチャネル形成領域に印加される電圧が制御される。
【００１４】
また、本発明の一態様は、バスインターフェースと、制御装置と、キャッシュメモリと、Ｎ個（Ｎは３以上の自然数）のレジスタと、命令デコーダと、演算論理ユニットと、を具備する半導体装置である。このとき、上記ＳＯＩ基板に設けられた電界効果トランジスタ及び酸化物半導体層を用いた電界効果トランジスタは、レジスタ内の単位記憶装置に設けられ、酸化物半導体層を用いた電界効果トランジスタのソース及びドレインの一方には、データ信号が入力される。
【発明の効果】
【００１５】
本発明の一態様により、動作速度の低下を抑制しつつ、且つトランジスタがオフ状態のときにソース及びドレインの間に流れる電流を低減することができるため、消費電力を低減することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１における半導体装置の構造例を説明するための図。
【図２】実施の形態１における半導体装置の作製方法例を説明するための図。
【図３】実施の形態１における半導体装置の作製方法例を説明するための図。
【図４】実施の形態１における半導体装置の作製方法例を説明するための図。
【図５】実施の形態１における半導体装置の作製方法例を説明するための図。
【図６】実施の形態１における半導体装置の作製方法例を説明するための図。
【図７】実施の形態２における半導体装置の構造例を説明するための図。
【図８】実施の形態３における半導体装置の構造例を説明するための図。
【図９】実施の形態４における演算処理装置の例を説明するための図。
【図１０】単位記憶装置の構成例を示す図。
【図１１】単位記憶装置の構成例を示す図。
【図１２】実施の形態８における電子機器の例を説明するための模式図。
【図１３】酸化物材料の構造を説明する図。
【図１４】酸化物材料の構造を説明する図。
【図１５】酸化物材料の構造を説明する図。
【図１６】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１７】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１８】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１９】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２０】計算に用いたトランジスタの断面構造を説明する図。
【図２１】トランジスタの特性を示す図。
【図２２】トランジスタの特性を示す図。
【図２３】トランジスタの特性を示す図。
【図２４】トランジスタの特性を示す図。
【図２５】トランジスタの特性を示す図。
【図２６】酸化物材料のＸＲＤスペクトルを示す図。
【図２７】トランジスタの特性を示す図。
【図２８】半導体装置の平面図及び断面図。
【図２９】半導体装置の平面図及び断面図。
【発明を実施するための形態】
【００１７】
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定されない。
【００１８】
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。
【００１９】
また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素の数は、序数の数に限定されない。
【００２０】
また、図面は、便宜のために実際の寸法と異なる構成要素を含む場合がある。
【００２１】
（実施の形態１）
本実施の形態では、ＳＯＩ基板に設けられたトランジスタと酸化物半導体層を用いたトランジスタと、を備える半導体装置の例について説明する。
【００２２】
本実施の形態における半導体装置の構造例について図１を用いて説明する。図１（Ａ）は上面模式図であり、図１（Ｂ）は、図１（Ａ）の線分Ａ１−Ｂ１における断面模式図であり、図１（Ｃ）は、図１（Ａ）の線分Ｃ１−Ｄ１における断面模式図である。
【００２３】
図１（Ａ）乃至図１（Ｃ）に示す半導体装置は、半導体層１０１と、絶縁層１０２と、半導体層１０３と、絶縁層１０４と、導電層１０５と、絶縁層１０６と、半導体層１０７と、導電層１０８ａ乃至導電層１０８ｅと、絶縁層１０９と、導電層１１０と、を含む構造である。上記構造により、トランジスタ１００ａ及びトランジスタ１００ｂが構成される。
【００２４】
なお、半導体装置において、トランジスタとしては、例えば電界効果トランジスタを用いることができる。
【００２５】
また、トランジスタとしては、トランジスタの構造や動作条件などによって、トランジスタのソースとドレインが互いに入れ替わることがある。
【００２６】
また、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。
【００２７】
また、２つ以上の構成要素が電気的に接続される期間が存在するのであれば、該２つ以上の構成要素は、電気的に接続されるといえる。
【００２８】
トランジスタ１００ａは、例えばシリコンなどの単結晶半導体層を用いたトランジスタである。トランジスタ１００ａは、例えば半導体装置内の論理回路のトランジスタとして用いられる。
【００２９】
トランジスタ１００ｂは、従来のシリコンなどの半導体層を用いたトランジスタよりオフ電流の低い酸化物半導体層を用いたトランジスタである。酸化物半導体層は、シリコンよりバンドギャップが高く、真性（Ｉ型ともいう）、又は実質的に真性である半導体層であり、上記酸化物半導体層を含むトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０−１８Ａ）以下、さらには好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下である。トランジスタ１００ｂは、例えば記憶回路のトランジスタとして用いられる。トランジスタ１００ｂのソース又はドレインに電気的に接続された他の回路又は素子との接続箇所にデータを入力し、その後トランジスタ１００ｂをオフ状態にすることにより、長期間データを保持することができる。ただし、これに限定されず、論理回路などにもトランジスタ１００ｂを用いることができる。
【００３０】
半導体層１０１は、ＳＯＩ基板における第１の半導体領域となる。半導体層１０１は、例えば半導体基板などで構成される。半導体基板としては、例えばシリコン基板などを用いることができる。
【００３１】
絶縁層１０２は、半導体層１０１の上に設けられる。
【００３２】
絶縁層１０２は、ＳＯＩ基板における絶縁領域となる。絶縁層１０２としては、例えば酸化シリコンなどの材料の層を用いることができる。
【００３３】
半導体層１０３は、絶縁層１０２の上に設けられる。
【００３４】
半導体層１０３は、領域１０３＿ａ、領域１０３＿ｂ１、領域１０３＿ｂ２、及び領域１０３＿ｃを有する。
【００３５】
領域１０３＿ａは、領域１０３＿ｂ１及び領域１０３＿ｂ２の間の領域である。領域１０３＿ａは、チャネルが形成される領域（チャネル形成領域ともいう）である。
【００３６】
領域１０３＿ｂ１及び領域１０３＿ｂ２は、互いに離間する。また、領域１０３＿ｂ１は、トランジスタ１００ａのソース領域及びドレイン領域の一方となる領域であり、領域１０３＿ｂ２は、トランジスタ１００ａのソース領域及びドレイン領域の他方となる領域である。領域１０３＿ｂ１及び領域１０３＿ｂ２は、Ｎ型又はＰ型の導電型を付与する不純物元素を含む。Ｎ型又はＰ型の導電型を付与する不純物元素としては、例えばリン又はボロンなどを用いることができる。
【００３７】
さらに、領域１０３＿ｃは、チャネルが形成される領域１０３＿ａに接し、領域１０３＿ｂ１及び領域１０３＿ｂ２とは逆の導電型を付与する不純物元素を含む。このとき、領域１０３＿ｃは、領域１０３＿ｂ１及び領域１０３＿ｂ２と逆の導電型になる。よって、領域１０３＿ｃを介して領域１０３＿ａに電圧が与えられる。また、領域１０３＿ｃに添加する上記不純物元素の濃度を領域１０３＿ａに添加する不純物元素の濃度より高くすることにより、領域１０３＿ａとの接触抵抗を小さくすることができる。
【００３８】
半導体層１０３は、ＳＯＩ基板における第２の半導体領域の少なくとも一部となる。なお、半導体層１０３の代わりに絶縁領域に囲まれた半導体領域を用いてトランジスタ１００ａを構成することもできる。
【００３９】
半導体層１０３としては、例えば単結晶半導体層を用いることができ、例えば単結晶シリコンなどの材料の層を用いることができる。
【００４０】
絶縁層１０４は、半導体層１０３の一平面に設けられる。
【００４１】
絶縁層１０４としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層１０４に適用可能な材料の積層により絶縁層１０４を構成することもできる。
【００４２】
絶縁層１０４は、トランジスタ１００ａにおけるゲート絶縁層としての機能を有する。
【００４３】
導電層１０５は、絶縁層１０４を介して半導体層１０３の一部の上（領域１０３＿ａ）に重畳する。
【００４４】
導電層１０５としては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層１０５に適用可能な材料の積層により、導電層１０５を構成することもできる。
【００４５】
導電層１０５は、トランジスタ１００ａのゲートとしての機能を有する。
【００４６】
絶縁層１０６は、絶縁層１０４及び導電層１０５の上に設けられる。
【００４７】
絶縁層１０６としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層１０６に適用可能な材料の積層により絶縁層１０６を構成することもできる。
【００４８】
絶縁層１０６は、平坦化層としての機能を有する。
【００４９】
半導体層１０７は、絶縁層１０６の一平面に設けられる。
【００５０】
半導体層１０７は、領域１０７＿ａを有する。また、図１では、半導体層１０７に領域１０７＿ｂ１及び領域１０７＿ｂ２を設けているが必ずしも設けなくてもよい。
【００５１】
領域１０７＿ａは、領域１０７＿ｂ１及び領域１０７＿ｂ２の間の領域である。領域１０７＿ａは、トランジスタ１００ｂのチャネル形成領域である。
【００５２】
領域１０７＿ｂ１及び領域１０７＿ｂ２は、互いに離間し、ドーパントとなる元素を含む。ドーパントとしては、例えば元素周期表における１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）の一つ又は複数を用いることができる。ドーパントが添加され、ソース領域又はドレイン領域としての機能を有する領域を設けることにより、トランジスタの面積が小さい場合であっても、トランジスタのソース又はドレインと、トランジスタのチャネル形成領域との間の抵抗値を小さくすることができる。よって、半導体装置の回路面積を小さくすることができる。
【００５３】
半導体層１０７としては、例えば四元系金属酸化物、三元系金属酸化物、二元系金属酸化物、又は単元系金属酸化物などを含む酸化物半導体層を用いることができる。
【００５４】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）或いは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００５５】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種或いは複数種を有してもよい。
【００５６】
四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
【００５７】
三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
【００５８】
二元系金属酸化物としては、例えばＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｏ系金属酸化物、又はＩｎ−Ｇａ−Ｏ系金属酸化物などを用いることができる。
【００５９】
なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物とは、ＩｎとＧａとＺｎを主成分として有する金属酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００６０】
Ｉｎ−Ｚｎ−Ｏ系金属酸化物を用いる場合、例えば、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ−Ｏ系金属酸化物の半導体層を形成することができる。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｐ：Ｑ：Ｒのとき、Ｒ＞１．５Ｐ＋Ｑとする。Ｉｎの量を多くすることにより、トランジスタの移動度を向上させることができる。
【００６１】
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物に用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、又はＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５などとなる酸化物ターゲットを用いる。
【００６２】
また、半導体層１０７としては、例えばＩｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、又はＺｎ−Ｏ系金属酸化物の層などを用いることもできる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、窒素を含んでいてもよい。
【００６３】
また、半導体層１０７としては、ＩｎＬＯ３（ＺｎＯ）ｌ（ｌは０より大きい数、且つ、ｌは整数でない）で表記される材料の層を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｌのＬは、Ｇａ、Ｆｅ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎは０より大きい数、且つ、ｎは整数）で表記される材料の層を用いることもできる。
【００６４】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）或いはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物やその組成の近傍の酸化物を用いることができる。或いは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）或いはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物やその組成の近傍の酸化物を用いるとよい。
【００６５】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつきなど）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度などを適切なものとすることが好ましい。
【００６６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００６７】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物のｒだけ近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００６８】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００６９】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００７０】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００７１】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００７２】
【数１】
2012256834.tif 000003
【００７３】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。なお、測定面とは、全測定データの示す面であり、三つのパラメータ（ｘ，ｙ，ｚ）から成り立っており、ｚ＝ｆ（ｘ，ｙ）で表される。なお、ｘの（及びｙ）の範囲は０乃至ｘＭＡＸ（及びｙＭＡＸ）であり、ｚの範囲はｚＭＩＮ乃至ｚＭＡＸである。
【００７４】
また、半導体層１０７の少なくともチャネルが形成される領域は、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に垂直な方向から見て金属原子が層状に配列した相、又はｃ軸方向に垂直な方向から見て金属原子と酸素原子が層状に配列した相を有してもよい。上記相を形成することによりトランジスタの光による劣化を抑制することができる。なお、上記相を有する材料をｃ軸配向結晶、又はＣＡＡＣ：ｃ  ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌともいう。
【００７５】
導電層１０８ａは、絶縁層１０４及び絶縁層１０６を貫通して設けられた第１の開口部を介して領域１０３＿ｂ１に電気的に接続される。
【００７６】
導電層１０８ａは、トランジスタ１００ａのソース及びドレインの一方としての機能を有する。
【００７７】
導電層１０８ｂは、絶縁層１０４及び絶縁層１０６を貫通して設けられた第２の開口部を介して領域１０３＿ｂ２に電気的に接続される。
【００７８】
導電層１０８ｂは、トランジスタ１００ａのソース及びドレインの他方としての機能を有する。
【００７９】
導電層１０８ｃは、絶縁層１０４及び絶縁層１０６を貫通して設けられた第３の開口部を介して領域１０３＿ｃに電気的に接続される。
【００８０】
導電層１０８ｃは、トランジスタ１００ａの領域１０３＿ａに与えられる電圧を制御するための制御端子としての機能を有する。
【００８１】
導電層１０８ｄは、半導体層１０７に電気的に接続される。
【００８２】
導電層１０８ｄは、トランジスタ１００ｂのソース及びドレインの一方としての機能を有する。
【００８３】
導電層１０８ｅは、半導体層１０７に電気的に接続される。
【００８４】
導電層１０８ｅは、トランジスタ１００ｂのソース及びドレインの他方としての機能を有する。
【００８５】
なお、図１では、導電層１０８ｄ及び導電層１０８ｅが半導体層１０７の上に設けられているが、これに限定されず、導電層１０８ｄ及び導電層１０８ｅの上に半導体層１０７を設けてもよい。
【００８６】
また、導電層１０８ｃは、導電層１０８ｄ及び導電層１０８ｅと同一の工程により形成される。また、導電層１０８ａ及び導電層１０８ｂを、導電層１０８ｃ乃至導電層１０８ｅと同一工程により形成してもよい。導電層１０８ａ乃至導電層１０８ｅとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。合金材料の層としては、例えばＣｕ−Ｍｇ−Ａｌ合金材料の層を用いることができる。
【００８７】
また、導電層１０８ａ乃至導電層１０８ｅとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層１０８ａ乃至導電層１０８ｅに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【００８８】
また、導電層１０８ａ乃至導電層１０８ｅに適用可能な材料の積層により、導電層１０８ａ乃至導電層１０８ｅを構成することもできる。例えば、Ｃｕ−Ｍｇ−Ａｌ合金材料の層の上に銅の層が設けられた積層により、導電層１０８ａ乃至導電層１０８ｅを構成することにより、導電層１０８ａ乃至導電層１０８ｅに接する他の層との密着性を高めることができる。
【００８９】
絶縁層１０９は、絶縁層１０６、半導体層１０７、及び導電層１０８ａ乃至導電層１０８ｅの上に設けられる。
【００９０】
絶縁層１０９としては、例えば酸化シリコン層を用いることができる。また、酸化シリコン層と他の層との積層により絶縁層１０９を構成してもよい。
【００９１】
導電層１１０は、絶縁層１０９を介して半導体層１０７に重畳する。
【００９２】
導電層１１０としては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。
【００９３】
図１に示す半導体装置では、制御端子である導電層１０８ｃを介して制御電圧を与える。すると、領域１０３＿ａの電圧を制御電圧に応じた値に制御することができる。例えば、トランジスタ１００ａがＰ型トランジスタの場合、制御電圧の値を高くしていくとトランジスタ１００ａの閾値電圧は、負の方向にシフトする。このため、半導体層１０１によりトランジスタ１００ａの閾値電圧が変動してしまう場合であっても、導電層１０８ｃを介して制御電圧を入力し、領域１０３＿ａの電圧を制御し、トランジスタ１００ａの閾値電圧を制御してトランジスタ１００ａがオフ状態のときにソース及びドレインの間に流れる電流量を少なくすることができる。なお、トランジスタ１００ａの閾値電圧は、例えばトランジスタ１００ａがエンハンスメント型のトランジスタとなる値に制御されることが好ましい。
【００９４】
なお、トランジスタ１００ａ及びトランジスタ１００ｂが同じ導電型の場合、領域１０３＿ｃをトランジスタ１００ｂのチャネル形成領域に重畳させ、トランジスタ１００ａ及びトランジスタ１００ｂの閾値電圧を共通の制御電圧により制御してもよい。これにより、信号の数を減らすことができるため、配線数を減らすことができる。
【００９５】
また、ＳＯＩ基板にトランジスタ１００ａとは別の導電型のトランジスタを設けてもよい。このとき、上記トランジスタ１００ａとは別の導電型のトランジスタを、トランジスタ１００ａと不純物領域の導電型が異なる以外は同じ構造にすることができる。よって、作製工程数の増加を抑制しつつＳＯＩ基板に互いに異なる導電型のトランジスタを設けることができる。
【００９６】
以上が、本実施の形態における半導体装置の例の説明である。
【００９７】
本実施の形態における半導体装置の例では、ＳＯＩ基板に設けられた電界効果トランジスタと酸化物半導体層を用いた電界効果トランジスタとを用いる。これにより、動作速度を向上させつつ、且つ不要な電流を少なくすることにより消費電力を低減することができる。
【００９８】
また、本実施の形態における半導体装置の例では、ＳＯＩ基板に設けられた電界効果トランジスタの閾値電圧を制御するための制御端子を設け、ＳＯＩ基板に設けられた電界効果トランジスタの閾値電圧を制御する。これにより、例えばオフ状態のときのＳＯＩ基板に設けられた電界効果トランジスタのソース及びドレインの間に流れる電流量を少なくすることができるため、半導体装置の消費電力を小さくすることができる。また、ＳＯＩ基板に設けられたＮ型トランジスタ毎又はＰ型トランジスタ毎に上記構造にしてそれぞれのトランジスタの閾値電圧を制御することもできる。
【００９９】
また、本実施の形態における半導体装置の例では、上記制御端子としての機能を有する導電層を、酸化物半導体層を用いた電界効果トランジスタのソース又はドレインと同一工程により形成することができる。よって、製造工程数の増加を抑制することができる。
【０１００】
さらに、本実施の形態における半導体装置の作製方法例として図１に示す半導体装置の作製方法例について図２乃至図６を用いて説明する。図２乃至図６は、図１に示す半導体装置の作製方法例を示す断面図である。
【０１０１】
まず、図２（Ａ−１）及び図２（Ａ−２）に示すように、半導体層１０１を準備し、半導体層１０１の一平面に絶縁層１０２を形成し、絶縁層１０２を介して半導体層１０１の一平面に半導体層１０３を形成する。なお、予め半導体層１０１の上に酸化絶縁層又は窒化絶縁層を形成してもよい。
【０１０２】
ここで、半導体層１０１、絶縁層１０２、及び半導体層１０３を含むＳＯＩ基板の形成例について以下に説明する。
【０１０３】
例えば、半導体層１０１として第１の半導体基板と、上面に絶縁層１０２を形成した第２の半導体基板を準備する。なお、第１の半導体基板に予めＮ型又はＰ型の導電型を付与する不純物元素を添加しておいてもよい。
【０１０４】
例えば、熱酸化法、ＣＶＤ法、又はスパッタリング法などにより、酸化物絶縁膜を形成することにより、酸化物絶縁層を形成することができる。例えば、熱酸化法における熱酸化処理により上記第２の半導体基板の上に酸化シリコン膜を形成することにより酸化物絶縁層を形成することができる。
【０１０５】
さらに、上記第２の半導体基板に電界で加速されたイオンでなるイオンビームを注入し、上記第２の半導体基板の表面から一定の深さの領域に、脆化領域を形成する。なお、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などを調節することにより上記脆化領域の深さを調節する。
【０１０６】
例えば、イオンドーピング装置又はイオン注入装置を用いて上記第２の半導体基板にイオンを注入することができる。
【０１０７】
また、照射するイオンとしては、例えば水素又はヘリウムの一つ又は複数を用いることができる。例えば、イオンドーピング装置を用いて水素イオンを照射する場合、照射するイオンにおいて、Ｈ３＋の比率を高くすることにより、イオン照射の効率を高めることができる。具体的には、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋の割合が５０％以上（より好ましくは８０％以上）となるようにすることが好ましい。
【０１０８】
さらに、第２の半導体基板に設けられた絶縁層を介して第１の半導体基板と第２の半導体基板を貼り合わせる。なお、第１の半導体基板にも絶縁層を設けた場合には、第２の半導体基板に設けられた絶縁層及び第１の半導体基板に設けられた絶縁層を介して第１の半導体基板及び第２の半導体基板を貼り合わせる。このとき、第１の半導体基板及び第２の半導体基板の間に設けられた絶縁層が絶縁層１０２となる。
【０１０９】
さらに、加熱処理を行い、脆化領域を劈開面として第２の半導体基板を分離する。これにより、絶縁層１０２の上に半導体層１０３を形成することができる。
【０１１０】
なお、半導体層１０３の表面にレーザ光を照射することにより、半導体層１０３の表面の平坦性を向上させることができる。
【０１１１】
なお、これに限定されず、例えばスマートカット法又はＳＩＭＯＸ法などを用いてＳＯＩ基板を形成することもできる。
【０１１２】
次に、図２（Ｂ−１）及び図２（Ｂ−２）に示すように、半導体層１０３の一部をエッチングする。
【０１１３】
例えば、フォトリソグラフィ工程により層又は膜の一部の上にレジストマスクを形成し、レジストマスクを用いて層又は膜をエッチングすることにより、層を形成することができる。なお、この場合、層の形成後にレジストマスクを除去する。
【０１１４】
また、透過率の異なる複数の領域を有する露光マスク（多階調マスクともいう）を用いてレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領域を有するレジストマスクを形成することができ、半導体装置の作製に使用するレジストマスクの数を低減することができる。
【０１１５】
次に、図２（Ｃ−１）及び図２（Ｃ−２）に示すように、半導体層１０３の一平面に絶縁層１０４を形成する。
【０１１６】
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層１０４に適用可能な材料の膜を形成することにより絶縁層１０４を形成することができる。また、絶縁層１０４に適用可能な材料の膜を積層させることにより絶縁層１０４を形成することもできる。
【０１１７】
なお、半導体層１０３を形成後、半導体層１０３にＮ型又はＰ型の導電型を付与する不純物元素を添加してもよい。例えば、絶縁層１０４を形成した後に半導体層１０３の一部に上記不純物元素を添加してもよい。上記不純物元素を半導体層１０３に添加することにより、半導体層１０３を用いて作製されるトランジスタの閾値電圧の制御が容易になる。
【０１１８】
次に、図３（Ａ−１）及び図３（Ａ−２）に示すように、絶縁層１０４を介して半導体層１０３の上に第１の導電膜を形成し、第１の導電膜の一部をエッチングすることにより導電層１０５を形成する。
【０１１９】
例えば、スパッタリング法を用いて導電層１０５に適用可能な材料の膜を形成することにより第１の導電膜を形成することができる。また、第１の導電膜に適用可能な材料の膜を積層させ、第１の導電膜を形成することもできる。
【０１２０】
次に、図３（Ｂ−１）及び図３（Ｂ−２）に示すように、導電層１０５及びレジストマスクをマスクとしてＰ型及びＮ型の一方の導電型を付与する不純物元素を添加することにより、領域１０３＿ｂ１及び領域１０３＿ｂ２を形成し、別の第１の導電膜を用いて作製された導電層又はレジストマスクをマスクとしてＰ型及びＮ型の他方の導電型を付与する不純物元素を添加することにより、領域１０３＿ｃを形成する。このとき、絶縁層１０４を介して導電層１０５に重畳する半導体層１０３の部分において、領域１０３＿ｂ１及び領域１０３＿ｂ２の間の領域が領域１０３＿ａとなる。
【０１２１】
次に、図３（Ｃ−１）及び図３（Ｃ−２）に示すように、絶縁層１０４及び導電層１０５の上に第３の絶縁膜を形成することにより絶縁層１０６を形成する。
【０１２２】
例えば、絶縁層１０４及び導電層１０５の上に酸化窒化シリコン膜を形成し、該酸化窒化シリコン膜の上に窒化酸化シリコン膜を形成し、該窒化酸化シリコン膜の上に酸化シリコン膜を形成することにより、絶縁層１０６を形成することができる。
【０１２３】
次に、図４（Ａ−１）及び図４（Ａ−２）に示すように、絶縁層１０６の上に酸化物半導体膜を形成し、該酸化物半導体膜の一部をエッチングすることにより、半導体層１０７を形成する。
【０１２４】
ここでは、半導体層１０７の一例として、ＣＡＡＣである酸化物半導体層の形成方法例について以下に説明する。
【０１２５】
半導体層１０７の形成方法例において、１回以上の加熱処理を行う工程、及び半導体膜の一部を除去する工程の一つ又は複数を含ませてもよい。このとき、該半導体膜の一部を除去する工程の順番は、半導体膜の形成後から導電層１１０の形成前までであれば特に限定されない。また、加熱処理を行う工程の順番は半導体膜の形成後であれば特に限定されない。
【０１２６】
例えば、スパッタリング法を用いて半導体層１０７に適用可能な材料の膜を形成することにより半導体膜を形成する。このとき、半導体膜が形成される被素子形成層の温度を１００℃以上５００℃以下、好ましくは２００℃以上３５０℃以下にする。半導体膜が形成される被素子形成層の温度を高くすることにより、上記半導体膜において、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に垂直な方向から見て金属原子が層状に配列した相、又はｃ軸方向に垂直な方向から見て金属原子と酸素原子が層状に配列した相を形成することができる。
【０１２７】
加熱処理を行う工程としては、例えば４００℃以上７５０℃以下、又は４００℃以上基板の歪み点未満の温度で加熱処理（加熱処理Ａともいう）を行う。なお、半導体膜を形成した後であれば、加熱処理Ａを行うタイミングは特に限定されない。
【０１２８】
加熱処理Ａにより、半導体層１０７における結晶性を高めることができる。
【０１２９】
なお、加熱処理Ａを行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０１３０】
また、加熱処理Ａを行った後、加熱処理Ａを行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体膜又は半導体層１０７に酸素が供給され、半導体膜又は半導体層１０７中の酸素欠乏に起因する欠陥を低減することができる。
【０１３１】
次に、図４（Ｂ−１）及び図４（Ｂ−２）に示すように、例えば絶縁層１０４及び絶縁層１０６の一部をエッチングすることにより、絶縁層１０４及び絶縁層１０６を貫通する開口部１１１ａ乃至開口部１１１ｃを形成する。
【０１３２】
次に、図５（Ａ−１）及び図５（Ａ−２）に示すように、絶縁層１０６及び半導体層１０７の上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることにより、導電層１０８ａ乃至導電層１０８ｅを形成する。
【０１３３】
例えば、スパッタリング法を用いて導電層１０８ａ乃至導電層１０８ｅに適用可能な材料の膜を形成することにより第２の導電膜を形成することができる。また、第２の導電膜に適用可能な材料の膜を積層させ、第２の導電膜を形成することもできる。
【０１３４】
次に、図５（Ｂ−１）及び図５（Ｂ−２）に示すように、絶縁層１０６、半導体層１０７、及び導電層１０８ａ乃至導電層１０８ｅの上に、半導体層１０７に接するように第４の絶縁膜を形成することにより絶縁層１０９を形成する。
【０１３５】
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層１０９に適用可能な材料の膜を形成することにより第４の絶縁膜を形成することができる。また、第４の絶縁膜に適用可能な材料の膜を積層させることにより第４の絶縁膜を形成することもできる。また、高密度プラズマＣＶＤ法（例えばμ波（例えば、周波数２．４５ＧＨｚのμ波）を用いた高密度プラズマＣＶＤ法）を用いて絶縁層１０９に適用可能な材料の膜を形成することにより、絶縁層１０９を緻密にすることができ、絶縁層１０９の絶縁耐圧を向上させることができる。
【０１３６】
次に、図６（Ａ−１）及び図６（Ａ−２）に示すように、絶縁層１０９の上に第３の導電膜を形成し、第３の導電膜の一部をエッチングすることにより、導電層１１０を形成する。
【０１３７】
例えば、スパッタリング法を用いて導電層１１０に適用可能な材料の膜を形成することにより第３の導電膜を形成することができる。また、第３の導電膜に適用可能な材料の膜を積層させ、第３の導電膜を形成することもできる。
【０１３８】
なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減することができる。
【０１３９】
なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室にて加熱処理（加熱処理Ｂともいう）を行ってもよい。加熱処理Ｂを行うことにより、水素、水分などの不純物を脱離することができる。
【０１４０】
また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０１４１】
また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボポンプを用いて成膜室内の残留水分を除去することもできる。
【０１４２】
さらに、絶縁層１０９を形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で、加熱処理（加熱処理Ｃともいう）を行ってもよい。このとき、例えば２００℃以上４００℃以下、好ましくは２５０℃以上３５０℃以下で加熱処理Ｃを行うことができる。
【０１４３】
次に、図６（Ｂ−１）及び図６（Ｂ−２）に示すように、導電層１１０が形成される側から半導体層１０７にドーパントを添加することにより、絶縁層１０９を介して自己整合で領域１０７＿ｂ１及び領域１０７＿ｂ２を形成する。これにより、直接半導体層にドーパントを添加する場合と比較して、半導体層１０７のオーバーエッチングを防ぎ、半導体層１０７への過剰なダメージを軽減することができ、半導体層１０７と絶縁層１０９の界面も清浄に保つこともできる。よって、トランジスタの特性及び信頼性を高めることができる。このとき、領域１０７＿ｂ１及び領域１０７＿ｂ２の間が領域１０７＿ａとなる。
【０１４４】
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
【０１４５】
なお、半導体層１０７にドーパントを添加した後に加熱処理を行ってもよい。
【０１４６】
以上が図１に示すトランジスタの作製方法例の説明である。
【０１４７】
本実施の形態における半導体装置の作製方法例では、一つの導電膜の一部をエッチングすることにより、上記制御端子としての機能を有する導電層を第２の電界効果トランジスタのソース又はドレインとしての機能を有する導電層と同一工程により形成することができる。よって、製造工程数の増加を抑制することができる。
【０１４８】
（実施の形態２）
本実施の形態では、上記実施の形態１と異なる構造の半導体装置の例について説明する。なお、実施の形態１に示す半導体装置と同様の部分については、実施の形態１に示す半導体装置の説明を適宜援用する。
【０１４９】
本実施の形態における半導体装置の構造例について図７を用いて説明する。図７（Ａ）は上面模式図であり、図７（Ｂ）は、図７（Ａ）の線分Ａ２−Ｂ２における断面模式図であり、図７（Ｃ）は、図７（Ａ）の線分Ｃ２−Ｄ２における断面模式図である。
【０１５０】
図７（Ａ）乃至図７（Ｃ）に示す半導体装置は、半導体層２０１と、絶縁層２０２と、半導体層２０３ａ及び半導体層２０３ｂと、絶縁層２０４と、導電層２０５ａ及び導電層２０５ｂと、絶縁層２０６と、半導体層２０７と、導電層２０８ａ乃至導電層２０８ｈと、絶縁層２０９と、導電層２１０と、を含む構造である。上記構造により、トランジスタ２００ａ、トランジスタ２００ｂ、及びトランジスタ２００ｃが構成される。
【０１５１】
トランジスタ２００ａは、例えばシリコンなどの単結晶半導体層を用いたトランジスタである。トランジスタ２００ａは、例えば半導体装置内の論理回路のトランジスタとして用いられる。
【０１５２】
トランジスタ２００ｂは、例えばシリコンなどの単結晶半導体層を用いたトランジスタであり、トランジスタ２００ａとは異なる導電型のトランジスタである。トランジスタ２００ｂは、例えば半導体装置内の論理回路のトランジスタとして用いられる。
【０１５３】
ただし、これに限定されず、トランジスタ２００ａ又はトランジスタ２００ｂを省略してもよい。
【０１５４】
トランジスタ２００ｃは、従来のシリコンなどの半導体層を用いたトランジスタよりオフ電流の低い酸化物半導体層を用いたトランジスタであり、トランジスタ２００ｃとしては、トランジスタ１００ｂに適用可能なトランジスタを用いることができる。トランジスタ２００ｃのソース又はドレインに電気的に接続された他の回路又は素子との接続箇所にデータを入力し、その後トランジスタ２００ｃをオフ状態にすることにより、長期間データを保持することができる。ただし、これに限定されず、論理回路などにもトランジスタ２００ｃを用いることができる。
【０１５５】
半導体層２０１は、ＳＯＩ基板における第１の半導体領域になる。半導体層２０１は、Ｎ型及びＰ型の一方の導電型を付与する不純物元素が添加された領域２０１＿ａと、領域２０１＿ａと逆の導電型を付与する不純物元素が添加された領域２０１＿ｂと、を含む。例えば、半導体層２０１と半導体層２０３ａ及び半導体層２０３ｂを含む半導体層とを貼り合わせる前に半導体層２０１の一部にＮ型の導電型を付与する不純物元素又はＰ型の導電型を付与する不純物元素を選択的に添加することにより領域２０１＿ａ及び領域２０１＿ｂを形成することができる。
【０１５６】
半導体層２０１としては、例えば図１における半導体層１０１に適用可能な材料を用いることができる。
【０１５７】
絶縁層２０２は、半導体層２０１の上に設けられる。
【０１５８】
絶縁層２０２は、ＳＯＩ基板における絶縁領域となる。絶縁層２０２としては、例えば図１における絶縁層１０２に適用可能な材料の層を用いることができ、絶縁層１０２と同様の作製方法により絶縁層２０２を形成することができる。
【０１５９】
半導体層２０３ａは、絶縁層２０２を介して領域２０１＿ａに重畳し、半導体層２０３ｂは、絶縁層２０２を介して領域２０１＿ｂに重畳する。
【０１６０】
また、半導体層２０３ａは、領域２０３ａ＿ａ、領域２０３ａ＿ｂ１、及び領域２０３ａ＿ｂ２を有する。また、半導体層２０３ｂは、領域２０３ｂ＿ａ、領域２０３ｂ＿ｂ１、及び領域２０３ｂ＿ｂ２を有する。
【０１６１】
領域２０３ａ＿ａは、領域２０３ａ＿ｂ１及び領域２０３ａ＿ｂ２の間の領域であり、領域２０３ｂ＿ａは、領域２０３ｂ＿ｂ１及び領域２０３ｂ＿ｂ２の間の領域である。領域２０３ａ＿ａ及び領域２０３ｂ＿ａは、チャネル形成領域である。
【０１６２】
領域２０３ａ＿ｂ１及び領域２０３ａ＿ｂ２は、互いに離間し、領域２０３ｂ＿ｂ１及び領域２０３ｂ＿ｂ２は互いに離間する。また、領域２０３ａ＿ｂ１は、トランジスタ２００ａのソース領域及びドレイン領域の一方となる領域であり、領域２０３ａ＿ｂ２は、トランジスタ２００ａのソース領域及びドレイン領域の他方となる領域であり、領域２０３ｂ＿ｂ１は、トランジスタ２００ｂのソース領域及びドレイン領域の一方となる領域であり、領域２０３ｂ＿ｂ２は、トランジスタ２００ｂのソース領域及びドレイン領域の他方となる領域である。領域２０３ａ＿ｂ１及び領域２０３ａ＿ｂ２は、Ｎ型及びＰ型の一方の導電型を付与する不純物元素を含み、領域２０３ｂ＿ｂ１及び領域２０３ｂ＿ｂ２は、領域２０３ａ＿ｂ１及び領域２０３ａ＿ｂ２とは逆の導電型を付与する不純物元素を含む。
【０１６３】
半導体層２０３ａ及び半導体層２０３ｂは、ＳＯＩ基板における第２の半導体領域の少なくとも一部となる。なお、半導体層２０３ａ及び半導体層２０３ｂの代わりに絶縁領域に囲まれたある半導体領域を用いてトランジスタ２００ａを構成し、絶縁領域に囲まれた別の半導体領域を用いてトランジスタ２００ｂを構成することもできる。
【０１６４】
半導体層２０３ａ及び半導体層２０３ｂとしては、例えば図１における半導体層１０３に適用可能な材料の層を用いることができ、一つの半導体膜を用いて半導体層１０３と同様の作製方法により半導体層２０３ａ及び半導体層２０３ｂを形成することができる。
【０１６５】
絶縁層２０４は、半導体層２０３ａ及び半導体層２０３ｂの一平面に設けられる。
【０１６６】
絶縁層２０４としては、例えば図１における絶縁層１０４に適用可能な材料の層を用いることができ、絶縁層１０４と同様の作製方法により絶縁層２０４を形成することができる。
【０１６７】
絶縁層２０４は、トランジスタ２００ａ及びトランジスタ２００ｂにおけるゲート絶縁層としての機能を有する。
【０１６８】
導電層２０５ａは、絶縁層２０４を介して半導体層２０３ａの一部の上（領域２０３ａ＿ａ）に重畳し、導電層２０５ｂは、絶縁層２０４を介して半導体層２０３ｂの一部の上（領域２０３ｂ＿ａ）に重畳する。
【０１６９】
導電層２０５ａ及び導電層２０５ｂとしては、例えば図１における導電層１０５に適用可能な材料の層を用いることができ、例えば一つの導電膜を用いて導電層１０５と同様の作製方法により導電層２０５ａ及び導電層２０５ｂを形成することができる。
【０１７０】
導電層２０５ａは、トランジスタ２００ａのゲートとしての機能を有し、導電層２０５ｂは、トランジスタ２００ｂのゲートとしての機能を有する。
【０１７１】
絶縁層２０６は、絶縁層２０４、導電層２０５ａ、及び導電層２０５ｂの上に設けられる。
【０１７２】
絶縁層２０６としては、例えば図１における絶縁層１０６に適用可能な材料の層を用いることができ、絶縁層１０６と同様の作製方法により絶縁層２０６を形成することができる。
【０１７３】
絶縁層２０６は、平坦化層としての機能を有する。
【０１７４】
半導体層２０７は、絶縁層２０６の一平面に設けられる。
【０１７５】
半導体層２０７は、領域２０７＿ａを有する。また、図１では、半導体層２０７に領域２０７＿ｂ１及び領域２０７＿ｂ２を設けているが必ずしも設けなくてもよい。
【０１７６】
領域２０７＿ａは、領域２０７＿ｂ１及び領域２０７＿ｂ２の間の領域である。領域２０７＿ａは、トランジスタ２００ｃのチャネル形成領域である。
【０１７７】
領域２０７＿ｂ１及び領域２０７＿ｂ２は、互いに離間し、ドーパントとなる元素を含む。
【０１７８】
半導体層２０７としては、例えば図１に示す半導体層１０７に適用可能な材料の層を用いることができ、半導体層１０７と同様の作製方法により半導体層２０７を形成することができる。
【０１７９】
導電層２０８ａは、絶縁層２０４及び絶縁層２０６を貫通して設けられた第１の開口部を介して領域２０３ａ＿ｂ１に電気的に接続される。
【０１８０】
導電層２０８ａは、トランジスタ２００ａのソース及びドレインの一方としての機能を有する。
【０１８１】
導電層２０８ｂは、絶縁層２０４及び絶縁層２０６を貫通して設けられた第２の開口部を介して領域２０３ａ＿ｂ２に電気的に接続される。
【０１８２】
導電層２０８ｂは、トランジスタ２００ａのソース及びドレインの他方としての機能を有する。
【０１８３】
導電層２０８ｃは、絶縁層２０２、絶縁層２０４、及び絶縁層２０６を貫通して設けられた第３の開口部を介して領域２０１＿ａに電気的に接続される。
【０１８４】
導電層２０８ｃは、領域２０１＿ａに与えられる電圧を制御するための制御端子としての機能を有する。
【０１８５】
導電層２０８ｄは、絶縁層２０４及び絶縁層２０６を貫通して設けられた第４の開口部を介して領域２０３ｂ＿ｂ１に電気的に接続される。
【０１８６】
導電層２０８ｄは、トランジスタ２００ｂのソース及びドレインの一方としての機能を有する。
【０１８７】
導電層２０８ｅは、絶縁層２０４及び絶縁層２０６を貫通して設けられた第５の開口部を介して領域２０３ｂ＿ｂ２に電気的に接続される。
【０１８８】
導電層２０８ｅは、トランジスタ２００ｂのソース及びドレインの他方としての機能を有する。
【０１８９】
導電層２０８ｆは、絶縁層２０２、絶縁層２０４、及び絶縁層２０６を貫通して設けられた第６の開口部を介して領域２０１＿ｂに電気的に接続される。
【０１９０】
導電層２０８ｆは、領域２０１＿ｂに与えられる電圧を制御するための制御端子としての機能を有する。
【０１９１】
導電層２０８ｇは、半導体層２０７に電気的に接続される。
【０１９２】
導電層２０８ｇは、トランジスタ２００ｃのソース及びドレインの一方としての機能を有する。
【０１９３】
導電層２０８ｈは、半導体層２０７に電気的に接続される。
【０１９４】
導電層２０８ｈは、トランジスタ２００ｃのソース及びドレインの他方としての機能を有する。
【０１９５】
なお、図７では、導電層２０８ｇ及び導電層２０８ｈが半導体層２０７の上に設けられているが、これに限定されず、導電層２０８ｇ及び導電層２０８ｈの上に半導体層２０７を設けてもよい。
【０１９６】
また、導電層２０８ｃ及び導電層２０８ｆは、導電層２０８ｇ及び導電層２０８ｈと同一の工程により形成される。また、導電層２０８ａ及び導電層２０８ｂ、並びに導電層２０８ｄ及び導電層２０８ｅを、導電層２０８ｃ、導電層２０８ｆ、導電層２０８ｇ、及び導電層２０８ｈと同一工程により形成してもよい。導電層２０８ａ乃至導電層２０８ｈとしては、例えば図１における導電層１０８ａ乃至導電層１０８ｅに適用可能な材料の層を用いることができ、一つの導電膜を用いて導電層１０８ａ乃至導電層１０８ｅと同様の方法により導電層２０８ａ乃至導電層２０８ｈを形成することができる。
【０１９７】
絶縁層２０９は、絶縁層２０６、半導体層２０７、及び導電層２０８ａ乃至導電層２０８ｈの上に設けられる。
【０１９８】
絶縁層２０９としては、例えば図１における絶縁層１０９に適用可能な材料の層を用いることができ、絶縁層１０９と同様の作製方法により絶縁層２０９を形成することができる。
【０１９９】
導電層２１０は、絶縁層２０９を介して半導体層２０７に重畳する。
【０２００】
導電層２１０としては、例えば図１における導電層１１０に適用可能な材料の層を用いることができ、導電層１１０と同様の作製方法により導電層２１０を形成することができる。
【０２０１】
図７に示す半導体装置では、導電層２０８ｃを介して第１の制御電圧を与えると、領域２０１＿ａの電圧を第１の制御電圧に応じた値に制御することができ、半導体層２０３ａに与えられる電圧を制御することができる。また、導電層２０８ｆを介して第２の制御電圧を与えると、領域２０１＿ｂの電圧を第２の制御電圧に応じた値に制御することができ、半導体層２０３ｂに与えられる電圧を制御することができる。例えば、トランジスタ２００ａがＰ型トランジスタの場合、第１の制御電圧の値を高くしていくとトランジスタ２００ａの閾値電圧は、負の方向にシフトする。また、トランジスタ２００ｂがＮ型トランジスタの場合、第２の制御電圧の値を低くしていくとトランジスタ２００ｂの閾値電圧は、正の方向にシフトする。このため、半導体層２０１によりトランジスタ２００ａ及びトランジスタ２００ｂの閾値電圧が変動してしまう場合であっても、領域２０３ａ＿ａ及び領域２０３ｂ＿ａの電圧を制御してトランジスタ２００ａ及びトランジスタ２００ｂの閾値電圧を制御してトランジスタ２００ａ及びトランジスタ２００ｂがオフ状態のときのソース及びドレインの間に流れる電流量を少なくすることができる。例えば、トランジスタ２００ａ及びトランジスタ２００ｂの閾値電圧は、それぞれエンハンスメント型のトランジスタとなる値が好ましい。
【０２０２】
以上が、本実施の形態における半導体装置の例の説明である。
【０２０３】
本実施の形態における半導体装置の例では、ＳＯＩ基板に設けられた電界効果トランジスタと酸化物半導体層を用いた電界効果トランジスタとを用いる。これにより、動作速度を向上させつつ、且つ不要な電流を少なくすることにより消費電力を低減することができる。
【０２０４】
また、本実施の形態における半導体装置の例では、ＳＯＩ基板に設けられた電界効果トランジスタの閾値電圧を制御するための制御端子を設け、ＳＯＩ基板に設けられた電界効果トランジスタの閾値電圧を制御する。これにより、例えばオフ状態のときのＳＯＩ基板に設けられた電界効果トランジスタのソース及びドレインの間に流れる電流量を少なくすることができるため、半導体装置の消費電力を小さくすることができる。また、ＳＯＩ基板に設けられたＮ型トランジスタ毎又はＰ型トランジスタ毎に上記構造にしてそれぞれのトランジスタの閾値電圧を制御することもできる。
【０２０５】
また、本実施の形態における半導体装置の例では、上記制御端子としての機能を有する導電層を、酸化物半導体層を用いた電界効果トランジスタのソース又はドレインと同一工程により形成することができる。よって、製造工程数の増加を抑制することができる。
【０２０６】
（実施の形態３）
本実施の形態では、上記実施の形態１及び実施の形態２と異なる構造の半導体装置の例について説明する。なお、実施の形態１及び実施の形態２に示す半導体装置と同様の部分については、実施の形態１及び実施の形態２に示す半導体装置の説明を適宜援用する。
【０２０７】
本実施の形態における半導体装置の構造例について図８を用いて説明する。図８（Ａ）は上面模式図であり、図８（Ｂ）は、図８（Ａ）の線分Ａ３−Ｂ３における断面模式図であり、図８（Ｃ）は、図８（Ａ）の線分Ｃ３−Ｄ３における断面模式図であり、図８（Ｄ）は、図８（Ａ）の線分Ｅ３−Ｆ３における断面模式図である。
【０２０８】
図８（Ａ）乃至図８（Ｄ）に示す半導体装置は、半導体層３０１と、絶縁層３０２と、半導体層３０３と、絶縁層３０４と、導電層３０５と、絶縁層３０６と、半導体層３０７と、導電層３０８ａ乃至導電層３０８ｄと、絶縁層３０９と、導電層３１０ａと、導電層３１０ｂと、を含む構造である。上記構造により、トランジスタ３００ａ及びトランジスタ３００ｂが構成される。
【０２０９】
トランジスタ３００ａは、例えばシリコンなどの単結晶半導体層を用いたトランジスタである。トランジスタ３００ａは、例えば様々な論理回路のトランジスタとして用いられ、例えば記憶回路における出力トランジスタとしてトランジスタ３００ａを用いることもできる。
【０２１０】
ただし、これに限定されず、例えば図７に示すように、トランジスタ３００ａとは別に単結晶半導体層を含むトランジスタを設けてもよい。
【０２１１】
トランジスタ３００ｂは、従来のシリコンなどの半導体層を用いたトランジスタよりオフ電流の低い酸化物半導体層を用いたトランジスタであり、トランジスタ３００ｂとしては、トランジスタ１００ｂに適用可能なトランジスタを用いることができる。このとき、トランジスタ３００ｂは、トランジスタ３００ａと同じ導電型である。例えば記憶回路のトランジスタとしてトランジスタ３００ｂを用いることができる。トランジスタ３００ｂのソース又はドレインに電気的に接続された他の回路又は素子との接続箇所にデータを入力し、その後トランジスタ３００ｂをオフ状態にすることにより、長期間データを保持することができる。ただし、これに限定されず、論理回路などにもトランジスタ３００ｂを用いることができる。
【０２１２】
半導体層３０１は、ＳＯＩ基板における第１の半導体領域となる。なお、図８では、半導体層３０１は、Ｎ型又はＰ型の導電型を付与する不純物元素が添加された領域３０１＿ａを含む。例えば、半導体層３０１と半導体層３０３を含む半導体層とを貼り合わせる前に半導体層３０１の一部に不純物元素を添加することにより領域３０１＿ａを形成することができる。なお、互いに異なる極性の単結晶半導体層を用いたトランジスタを設ける場合には、互いに導電型が異なる不純物元素が添加された複数の不純物領域を設けてもよい。なお、領域３０１＿ａを省略することができる。
【０２１３】
半導体層３０１としては、例えば図１における半導体層１０１に適用可能な材料を用いることができる。
【０２１４】
絶縁層３０２は、半導体層３０１の上に設けられる。
【０２１５】
絶縁層３０２は、ＳＯＩ基板における絶縁領域となる。絶縁層３０２としては、例えば図１における絶縁層１０２に適用可能な材料の層を用いることができ、絶縁層１０２と同様の作製方法により絶縁層３０２を形成することができる。
【０２１６】
半導体層３０３は、絶縁層３０２を介して領域３０１＿ａに重畳する。
【０２１７】
また、半導体層３０３は、領域３０３＿ａ、領域３０３＿ｂ１、領域３０３＿ｂ２、及び領域３０３＿ｃを有する。
【０２１８】
領域３０３＿ａは、領域３０３＿ｂ１及び領域３０３＿ｂ２の間の領域である。領域３０３＿ａは、チャネル形成領域である。
【０２１９】
領域３０３＿ｂ１及び領域３０３＿ｂ２は、互いに離間する。また、領域３０３＿ｂ１は、トランジスタ３００ａのソース領域及びドレイン領域の一方となる領域であり、領域３０３＿ｂ２は、トランジスタ３００ａのソース領域及びドレイン領域の他方となる領域である。領域３０３＿ｂ１及び領域３０３＿ｂ２は、Ｎ型又はＰ型の導電型を付与する不純物元素を含む。
【０２２０】
さらに、領域３０３＿ｃは、チャネルが形成される領域３０３＿ａに接し、領域３０３＿ｂ１及び領域３０３＿ｂ２とは逆の導電型を付与する不純物元素を含む。このとき、領域３０３＿ｃは、領域３０３＿ｂ１及び領域３０３＿ｂ２と逆の導電型になる。よって、領域３０３＿ｃを介して領域３０３＿ａに電圧が与えられる。また、領域３０３＿ｃに添加する上記不純物元素の濃度を領域３０３＿ａに添加する不純物元素の濃度より高くすることにより、領域３０３＿ａとの接触抵抗を小さくすることができる。
【０２２１】
半導体層３０３は、ＳＯＩ基板における第２の半導体領域の少なくとも一部となる。なお、半導体層３０３の代わりに絶縁領域に囲まれた半導体領域を用いてトランジスタ３００ａを構成することもできる。
【０２２２】
半導体層３０３としては、例えば図１における半導体層１０３に適用可能な材料の層を用いることができ、一つの半導体膜を用いて半導体層１０３と同様の作製方法により半導体層３０３を形成することができる。
【０２２３】
絶縁層３０４は、半導体層３０３の一平面に設けられる。
【０２２４】
絶縁層３０４としては、例えば図１における絶縁層１０４に適用可能な材料の層を用いることができ、絶縁層１０４と同様の作製方法により絶縁層３０４を形成することができる。
【０２２５】
絶縁層３０４は、トランジスタ３００ａにおけるゲート絶縁層としての機能を有する。
【０２２６】
導電層３０５は、絶縁層３０４を介して半導体層３０３の一部の上（領域３０３＿ａ）に重畳する。
【０２２７】
導電層３０５としては、例えば図１における導電層１０５に適用可能な材料の層を用いることができ、例えば一つの導電膜を用いて導電層１０５と同様の作製方法により導電層３０５を形成することができる。
【０２２８】
導電層３０５は、トランジスタ３００ａのゲートとしての機能を有する。
【０２２９】
絶縁層３０６は、絶縁層３０４及び導電層３０５の上に設けられる。
【０２３０】
絶縁層３０６としては、例えば図１における絶縁層１０６に適用可能な材料の層を用いることができ、絶縁層１０６と同様の作製方法により絶縁層３０６を形成することができる。
【０２３１】
絶縁層３０６は、平坦化層としての機能を有する。
【０２３２】
半導体層３０７は、絶縁層３０６の一平面に設けられる。
【０２３３】
半導体層３０７は、領域３０７＿ａを有する。また、図８では、半導体層３０７に領域３０７＿ｂ１及び領域３０７＿ｂ２を設けているが必ずしも設けなくてもよい。
【０２３４】
領域３０７＿ａは、領域３０７＿ｂ１及び領域３０７＿ｂ２の間の領域である。領域３０７＿ａは、絶縁層３０４及び絶縁層３０６を介して領域３０３＿ｃに重畳する。領域３０７＿ａは、トランジスタ３００ｂのチャネル形成領域である。
【０２３５】
領域３０７＿ｂ１及び領域３０７＿ｂ２は、互いに離間し、ドーパントとなる元素を含む。
【０２３６】
半導体層３０７としては、例えば図１に示す半導体層１０７に適用可能な材料の層を用いることができ、半導体層１０７と同様の作製方法により半導体層３０７を形成することができる。
【０２３７】
導電層３０８ａは、導電層３０５に接し、半導体層３０７に電気的に接続される。例えば、絶縁層３０６を形成した後に化学研磨処理などを用いて導電層３０５の表面を露出させてから導電層３０８ａを形成することにより、導電層３０８ａが導電層３０５に接する構造を形成することができる。
【０２３８】
なお、図８では、導電層３０８ａが導電層３０５に接しているが、必ずしもこれに限定されない。導電層３０８ａが導電層３０５に接する構造にすることにより、絶縁層の開口部を介して導電層３０８ａが導電層３０５に電気的に接続される場合と比較してコンタクト面積を大きくすることができるため、コンタクト抵抗を低減することができる。
【０２３９】
導電層３０８ａは、トランジスタ３００ｂのソース及びドレインの一方としての機能を有する。
【０２４０】
導電層３０８ｂは、半導体層３０７に電気的に接続される。
【０２４１】
導電層３０８ｂは、トランジスタ３００ｂのソース及びドレインの他方としての機能を有する。
【０２４２】
なお、図８では、導電層３０８ａ及び導電層３０８ｂが半導体層３０７の上に設けられているが、これに限定されず、導電層３０８ａ及び導電層３０８ｂの上に半導体層３０７を設けてもよい。
【０２４３】
導電層３０８ｃは、絶縁層３０２、絶縁層３０４、及び絶縁層３０６を貫通して設けられた第１の開口部を介して領域３０１＿ａに電気的に接続される。
【０２４４】
導電層３０８ｃは、領域３０１＿ａに与えられる電圧を制御するための制御端子としての機能を有する。
【０２４５】
導電層３０８ｄは、絶縁層３０４及び絶縁層３０６を貫通して設けられた第２の開口部を介して領域３０３＿ｃに電気的に接続される。
【０２４６】
導電層３０８ｄは、領域３０３＿ｃに与えられる電圧を制御するための第２の制御端子としての機能を有する。
【０２４７】
なお、導電層３０８ｃ及び導電層３０８ｄは、導電層３０８ａ及び導電層３０８ｂと同一の工程により形成される。導電層３０８ａ乃至導電層３０８ｄとしては、例えば図１における導電層１０８ａ乃至導電層１０８ｅに適用可能な材料の層を用いることができ、一つの導電膜を用いて導電層１０８ａ乃至導電層１０８ｅと同様の方法により導電層３０８ａ乃至導電層３０８ｄを形成することができる。
【０２４８】
さらに、領域３０１＿ａを設けない場合には、導電層３０８ｃを省略することができる。
【０２４９】
絶縁層３０９は、絶縁層３０６、半導体層３０７、及び導電層３０８ａ乃至導電層３０８ｄの上に設けられる。
【０２５０】
絶縁層３０９としては、例えば図１における絶縁層１０９に適用可能な材料の層を用いることができ、絶縁層１０９と同様の作製方法により絶縁層３０９を形成することができる。
【０２５１】
導電層３１０ａは、絶縁層３０９を介して導電層３０８ａに重畳する。導電層３１０ａは、容量素子の容量電極としての機能を有する。
【０２５２】
なお、導電層３０８ａ、絶縁層３０９、及び導電層３１０ａにより容量素子を構成することができる。なお、必ずしも容量素子を設けなくてもよい。
【０２５３】
導電層３１０ｂは、絶縁層３０９を介して領域３０７＿ａに重畳する。導電層３１０ｂは、トランジスタ３００ｂのゲートとしての機能を有する。
【０２５４】
導電層３１０ａ及び導電層３１０ｂとしては、例えば図１における導電層１１０に適用可能な材料の層を用いることができ、導電層１１０と同様の作製方法により導電層３１０ａ及び導電層３１０ｂを形成することができる。
【０２５５】
図８に示す半導体装置では、第１の制御端子である導電層３０８ｃを介して第１の制御電圧を与えると、導電層３０８ｃに電気的に接続された領域３０１＿ａの電圧を第１の制御電圧に応じた値に制御することができる。また、導電層３０８ｄを介して第２の制御電圧を与えると、領域３０３＿ａの電圧を第２の制御電圧に応じた値に制御することができる。このとき、第１の制御電圧と第２の制御電圧は同じ値であることが好ましい。また、導電層３０８ｄを介して第２の制御電圧を与えると、半導体層３０７の電圧を制御することもでき、領域３０３＿ａに与えられる電圧及び半導体層３０７の電圧の両方を制御することができる。例えば、トランジスタ３００ａ及びトランジスタ３００ｂがＮ型トランジスタの場合、第１の制御電圧及び第２の制御電圧の値を低くしていくとトランジスタ３００ａ及びトランジスタ３００ｂの閾値電圧は、正の方向にシフトする。このため、トランジスタ３００ａの閾値電圧及びトランジスタ３００ｂの閾値電圧が変動してしまう場合であっても、領域３０３＿ａ及び領域３０７＿ａに与えられる電圧を制御し、トランジスタ３００ａの閾値電圧及びトランジスタ３００ｂの閾値電圧を制御してトランジスタ３００ａ及びトランジスタ３００ｂがオフ状態のときのソース及びドレインの間に流れる電流量を少なくすることができる。トランジスタ３００ａの閾値電圧及びトランジスタ３００ｂの閾値電圧は、それぞれエンハンスメント型のトランジスタとなる値が好ましい。
【０２５６】
なお、図７と同じように、ＳＯＩ基板にトランジスタ３００ａとは別の導電型のトランジスタを設けてもよい。このとき上記トランジスタ３００ａとは別の導電型のトランジスタを、トランジスタ３００ａと不純物領域の導電型が異なる以外は同じ構造にすることができる。よって、作製工程数の増加を抑制しつつＳＯＩ基板に互いに異なる導電型のトランジスタを設けることができる。
【０２５７】
以上が、本実施の形態における半導体装置の例の説明である。
【０２５８】
本実施の形態における半導体装置の例では、ＳＯＩ基板に設けられた電界効果トランジスタと酸化物半導体層を用いた電界効果トランジスタとを用いる。これにより、動作速度を向上させつつ、且つ不要な電流を少なくすることにより消費電力を低減することができる。
【０２５９】
また、本実施の形態における半導体装置の例では、ＳＯＩ基板に設けられた電界効果トランジスタの閾値電圧を制御するための制御端子を設け、ＳＯＩ基板に設けられた電界効果トランジスタの閾値電圧を制御する。これにより、例えばオフ状態のときのＳＯＩ基板に設けられた電界効果トランジスタのソース及びドレインの間に流れる電流量を少なくすることができるため、半導体装置の消費電力を小さくすることができる。また、ＳＯＩ基板に設けられたＮ型トランジスタ毎又はＰ型トランジスタ毎に上記構造にしてそれぞれのトランジスタの閾値電圧を制御することもできる。
【０２６０】
また、本実施の形態における半導体装置の例では、ＳＯＩ基板に形成された不純物領域が酸化物半導体層を用いた電界効果トランジスタのゲートとして機能する構成である。これにより、共通の制御電圧により第１の電界効果トランジスタ及び第２の電界効果トランジスタの閾値電圧を制御することができるため、配線数を少なくすることができ、半導体装置の回路面積を小さくすることができる。
【０２６１】
また、本実施の形態における半導体装置の例では、上記制御端子としての機能を有する導電層を第２の電界効果トランジスタのソース又はドレインと同一工程により形成することができる。よって、製造工程数の増加を抑制することができる。
【０２６２】
（実施の形態４）
本実施の形態では、半導体装置の一例として演算処理装置の例について説明する。
【０２６３】
本実施の形態における演算処理装置の構成例について図９を用いて説明する。図９は、本実施の形態における演算処理装置の構成例を説明するための図である。
【０２６４】
図９に示す演算処理装置は、バスインターフェース（ＩＦともいう）５０１と、制御装置（ＣＴＬともいう）５０２と、キャッシュメモリ（ＣＡＣＨともいう）５０３と、Ｎ個（Ｎは３以上の自然数）のレジスタ（ＲＥＧともいう）５０４（レジスタ５０４＿１乃至レジスタ５０４＿Ｎ）と、命令デコーダ（ＩＤＣＤともいう）５０５と、演算論理ユニット（ＡＬＵともいう）５０６と、を具備する。
【０２６５】
バスインターフェース５０１は、外部との信号のやりとり、及び演算処理装置内の各回路との信号のやりとりなどを行う機能を有する。
【０２６６】
制御装置５０２は、演算処理装置内の各回路の動作を制御する機能を有する。
【０２６７】
キャッシュメモリ５０３は、制御装置５０２により制御され、演算処理装置における動作時のデータを一時的に保持する機能を有する。なお、演算処理装置にキャッシュメモリ５０３を複数設けてもよい。
【０２６８】
Ｎ個のレジスタ５０４は、制御装置５０２により制御され、演算処理に用いられるデータを記憶する機能を有する。例えばあるレジスタ５０４を演算論理ユニット５０６用のレジスタとし、別のレジスタ５０４を命令デコーダ５０５用のレジスタとしてもよい。
【０２６９】
例えば、上記実施の形態における半導体装置におけるＳＯＩ基板に設けられた電界効果トランジスタ及び酸化物半導体層を用いた電界効果トランジスタが設けられた単位記憶装置を複数用いてＮ個のレジスタ５０４を構成することができる。
【０２７０】
命令デコーダ５０５は、読み込んだ命令信号を翻訳する機能を有する。翻訳された命令信号は、制御装置５０２に入力され、制御装置５０２は命令信号に応じた制御信号を演算論理ユニット５０６に出力する。
【０２７１】
演算論理ユニット５０６は、制御装置５０２により制御され、入力された命令信号に応じて演算処理を行う機能を有する。
【０２７２】
さらに、単位記憶装置の例として２つの単位記憶装置の例について図１０及び図１１を用いて説明する。
【０２７３】
まず、一つ目の単位記憶装置の構成例について図１０（Ａ）を用いて説明する。
【０２７４】
図１０（Ａ）に示す単位記憶装置は、アナログスイッチ６１１と、ＮＯＴゲート（インバータともいう）６１２と、トランジスタ６１３と、容量素子６１４と、ＮＯＴゲート６１５と、ＮＡＮＤゲート６１６と、クロックドインバータ６１７と、アナログスイッチ６１８と、ＮＯＴゲート６１９と、クロックドＮＡＮＤゲート６２０と、ＮＯＴゲート６２１と、を備える。
【０２７５】
アナログスイッチ６１１のデータ入力端子には、データ信号Ｄが入力され、アナログスイッチ６１１の第１の信号入力端子には、クロック信号ＣＬＫが入力され、アナログスイッチ６１１の第２の信号入力端子には、クロック信号ＣＬＫの反転信号が入力される。
【０２７６】
ＮＯＴゲート６１２のデータ入力端子には、クロック信号ＣＬＫが入力される。
【０２７７】
トランジスタ６１３のソース及びドレインの一方は、アナログスイッチ６１１のデータ出力端子に電気的に接続され、トランジスタ６１３のゲートには、クロック信号ＣＬＫが入力される。トランジスタ６１３のソース及びドレインの一方には、アナログスイッチ６１１の出力信号が入力される。トランジスタ６１３としては、例えば上記実施の形態における酸化物半導体層を用いたトランジスタを用いることができ、例えば図１におけるトランジスタ１００ｂ、図７におけるトランジスタ２００ｃ、又は図８におけるトランジスタ３００ｂを適用することができる。
【０２７８】
容量素子６１４の第１の容量電極は、トランジスタ６１３のソース及びドレインの他方に電気的に接続され、容量素子６１４の第２の容量電極には、低電源電圧Ｖｓｓが入力される。
【０２７９】
ＮＯＴゲート６１５のデータ入力端子は、トランジスタ６１３のソース及びドレインの他方に電気的に接続される。
【０２８０】
ＮＡＮＤゲート６１６の第１のデータ入力端子は、ＮＯＴゲート６１５のデータ出力端子に電気的に接続され、ＮＡＮＤゲート６１６の第２のデータ入力端子には、リセット信号ＲＳＴが入力される。
【０２８１】
クロックドインバータ６１７のデータ入力端子は、ＮＡＮＤゲート６１６のデータ出力端子に電気的に接続され、クロックドインバータ６１７の第１の信号入力端子には、クロック信号ＣＬＫの反転信号が入力され、クロックドインバータ６１７の第２の信号入力端子には、クロック信号ＣＬＫが入力され、クロックドインバータ６１７のデータ出力端子は、ＮＯＴゲート６１５のデータ出力端子に電気的に接続される。
【０２８２】
アナログスイッチ６１８のデータ入力端子は、ＮＡＮＤゲート６１６のデータ出力端子に電気的に接続され、アナログスイッチ６１８の第１の信号入力端子には、クロック信号ＣＬＫの反転信号が入力され、アナログスイッチ６１８の第２の信号入力端子には、クロック信号ＣＬＫが入力される。
【０２８３】
ＮＯＴゲート６１９のデータ入力端子は、アナログスイッチ６１８のデータ出力端子に電気的に接続される。
【０２８４】
クロックドＮＡＮＤゲート６２０の第１のデータ入力端子は、ＮＯＴゲート６１９のデータ出力端子に電気的に接続され、クロックドＮＡＮＤゲート６２０の第２のデータ入力端子には、リセット信号ＲＳＴが入力され、クロックドＮＡＮＤゲート６２０の第１の信号入力端子には、クロック信号ＣＬＫが入力され、クロックドＮＡＮＤゲート６２０の第２の信号入力端子には、クロック信号ＣＬＫの反転信号が入力され、クロックドＮＡＮＤゲート６２０のデータ出力端子は、アナログスイッチ６１８のデータ出力端子に電気的に接続される。クロックドＮＡＮＤゲート６２０は、例えばＮＡＮＤゲートとアナログスイッチを用いて構成される。
【０２８５】
ＮＯＴゲート６２１のデータ入力端子は、ＮＯＴゲート６１９のデータ出力端子及びクロックドＮＡＮＤゲート６２０の第１のデータ入力端子に電気的に接続される。ＮＯＴゲート６２１は、データ出力端子からデータ信号Ｑを出力する。
【０２８６】
また、アナログスイッチ６１１、ＮＯＴゲート６１２、ＮＯＴゲート６１５、ラッチ回路６５１、アナログスイッチ６１８、ラッチ回路６５２、及びＮＯＴゲート６２１の一つ又は複数は、例えば上記実施の形態におけるＳＯＩ基板に設けられた電界効果トランジスタを用いて構成され、例えば、図１に示すトランジスタ１００ａ、図７に示すトランジスタ２００ａ及びトランジスタ２００ｂ、又は図８に示すトランジスタ３００ａなどを用いることができる。
【０２８７】
次に、図１０（Ａ）に示す単位記憶装置の動作例について、１０（Ｂ）を用いて説明する。図１０（Ｂ）は、図１０（Ａ）に示す順序回路の動作例を説明するためのタイミングチャートである。
【０２８８】
図１０（Ａ）に示す単位記憶装置では、期間６９１において、電源電圧Ｖｐ、クロック信号ＣＬＫ、及びリセット信号ＲＳＴが単位記憶装置に供給される。このとき、リセット信号をハイレベルにする。
【０２８９】
クロック信号ＣＬＫがハイレベルのとき、アナログスイッチ６１１及びトランジスタ６１３がオン状態になり、アナログスイッチ６１８がオフ状態になる。このとき、容量素子６１４の第１の容量電極の電圧がデータ信号Ｄの電圧と同等の値になる。よって、データ信号Ｄのデータが単位記憶装置に書き込まれる。
【０２９０】
また、クロック信号ＣＬＫがローレベルのとき、アナログスイッチ６１１及びトランジスタ６１３がオフ状態になり、アナログスイッチ６１８がオン状態になる。このとき、信号Ｑの電圧が単位記憶装置に書き込まれていたデータ信号Ｄのデータの電圧となり、書き込まれていたデータ信号Ｄのデータが単位記憶装置から出力される。
【０２９１】
さらに、単位記憶装置の動作を停止させたい場合、期間６９２に示すように、クロック信号ＣＬＫ及びリセット信号ＲＳＴの供給を停止させ、その後電源電圧Ｖｐの供給を停止させる。このとき、クロック信号ＣＬＫの供給を停止させるタイミングをリセット信号ＲＳＴの供給を停止させるタイミングと異ならせてもよい。
【０２９２】
このとき、アナログスイッチ６１１、ＮＯＴゲート６１２、トランジスタ６１３、ラッチ回路６５１、アナログスイッチ６１８、ラッチ回路６５２、及びＮＯＴゲート６２１の動作が停止するが、トランジスタ６１３のオフ電流が低いため、容量素子６１４の第１の容量電極の電圧は、単位記憶装置の動作を停止させる前の期間におけるデータ信号Ｄの電圧に一定期間維持される。
【０２９３】
さらに、単位記憶装置の動作を再開させたい場合、期間６９３に示すように、まず電源電圧Ｖｐの供給を再開し、その後リセット信号ＲＳＴの供給を再開させ、その後クロック信号ＣＬＫの供給を再開させる。
【０２９４】
このとき、アナログスイッチ６１１、ＮＯＴゲート６１２、トランジスタ６１３、ラッチ回路６５１、アナログスイッチ６１８、ラッチ回路６５２、及びＮＯＴゲート６２１の動作が再開し、クロック信号ＣＬＫがローレベルのとき、信号Ｑの電圧が単位記憶装置に書き込まれていたデータ信号Ｄのデータの電圧となり、書き込まれていたデータ信号Ｄのデータが単位記憶装置から出力される。よって、単位記憶装置の状態を、単位記憶装置の動作を停止させる前に戻すことができる。
【０２９５】
以上が図１０（Ａ）に示す単位記憶装置の動作例の説明である。
【０２９６】
さらに、単位記憶装置の他の例について図１１を用いて説明する。
【０２９７】
図１１（Ａ）に示す単位記憶装置には、データ信号ＩＮ７１が入力される。また、図１１（Ａ）に示す単位記憶装置は、データ信号ＯＵＴ７２を出力する。さらに、図１１（Ａ）に示す単位記憶装置は、トランジスタ７０１と、トランジスタ７０２と、記憶回路７０３と、容量素子７０４と、ＮＯＴゲート７０５と、切り替え回路（ＳＷともいう）７０６と、記憶回路（ＭＥＭともいう）７０７と、を備える。
【０２９８】
トランジスタ７０１のソース及びドレインの一方には、電圧Ｖ１が入力され、トランジスタ７０１のゲートには、信号Ｓ５３が入力される。
【０２９９】
トランジスタ７０２は、トランジスタ７０１と異なる導電型のトランジスタであり、トランジスタ７０２のソース及びドレインの一方がトランジスタ７０１のソース及びドレインの他方に電気的に接続され、トランジスタ７０２のゲートには、信号Ｓ５３が入力される。
【０３００】
記憶回路７０３は、トランジスタ７５１と、トランジスタ７５２と、容量素子７５３と、を備える。
【０３０１】
トランジスタ７５１のソース及びドレインの一方には、データ信号ＩＮ７１が入力され、トランジスタ７５１のゲートには、信号Ｓ５４が入力される。
【０３０２】
トランジスタ７５１としては、例えば上記実施の形態における酸化物半導体層を用いたトランジスタを用いることができ、図１におけるトランジスタ１００ｂ、図７におけるトランジスタ２００ｃ、図８におけるトランジスタ３００ｂを適用することができる。
【０３０３】
トランジスタ７５２のゲートは、トランジスタ７５１のソース及びドレインの他方に電気的に接続され、トランジスタ７５２のソース及びドレインの一方は、トランジスタ７０２のソース及びドレインの他方に電気的に接続され、トランジスタ７５２のソース及びドレインの他方には、電圧Ｖ２が入力される。
【０３０４】
トランジスタ７５２としては、例えば上記実施の形態におけるＳＯＩ基板に設けられた電界効果トランジスタを用いることができ、例えば、図１におけるトランジスタ１００ａ、図７におけるトランジスタ２００ａ又はトランジスタ２００ｂ、及び図８におけるトランジスタ３００ａを用いることができる。
【０３０５】
容量素子７５３の第１の容量電極は、トランジスタ７５１のソース及びドレインの他方に電気的に接続され、容量素子７５３の第２の容量電極には、電圧Ｖ２が入力される。容量素子７５３としては、図８に示す容量素子を用いることができる。なお、必ずしも容量素子７５３を設けなくてもよい。
【０３０６】
なお、図１１では、電圧Ｖ１及び電圧Ｖ２の差が電源電圧Ｖｐとなる。
【０３０７】
容量素子７０４の第１の容量電極は、トランジスタ７０１のソース及びドレインの他方に電気的に接続され、容量素子７０４の第２の容量電極には、電圧Ｖ２が入力される。
【０３０８】
ＮＯＴゲート７０５のデータ入力端子は、トランジスタ７０１のソース及びドレインの他方に電気的に接続される。
【０３０９】
切り替え回路７０６には、信号Ｓ５１、データ信号ＩＮ７１、及びＮＯＴゲート７０５の出力信号（データ信号Ｄ７１ともいう）が入力される。切り替え回路７０６は、信号Ｓ５１に従ってデータ信号ＩＮ７１又はデータ信号Ｄ７１に応じた値であるデータ信号Ｄ７２を出力する機能を有する。
【０３１０】
切り替え回路７０６は、例えば少なくとも２つのアナログスイッチを用いて構成され、例えば２つのアナログスイッチの一方がオン状態のとき、２つのアナログスイッチの他方をオフ状態にすることにより、データ信号Ｄ７２のデータをデータ信号ＩＮ７１又はデータ信号Ｄ７１に応じた値に切り替えることができる。
【０３１１】
記憶回路７０７には、切り替え回路７０６からデータ信号Ｄ７２が入力される。記憶回路７０７は、入力される信号に応じて値が設定される信号Ｓ５２を出力する。信号Ｓ５２がデータ信号ＯＵＴ７２となる。
【０３１２】
記憶回路７０７は、例えば単結晶半導体層を含むトランジスタを用いたフリップフロップにより構成される。
【０３１３】
また、トランジスタ７０１、トランジスタ７０２、ＮＯＴゲート７０５、切り替え回路７０６、及び記憶回路７０７は、例えば上記実施の形態におけるＳＯＩ基板に設けられたトランジスタを用いて構成され、例えば図１に示すトランジスタ１００ａ、図７に示すトランジスタ２００ａ及びトランジスタ２００ｂ、又は図８に示すトランジスタ３００ａなどを用いることができる。
【０３１４】
次に、図１１（Ａ）に示す単位記憶装置の動作例について、図１１（Ｂ）及び図１１（Ｃ）を用いて説明する。図１１（Ｂ）及び図１１（Ｃ）は、図１１（Ａ）に示す順序回路の動作例を説明するためのタイミングチャートである。
【０３１５】
図１１（Ａ）に示す単位記憶装置では、電源電圧Ｖｐが供給されている間、データ信号Ｄ７２は、信号Ｓ５１をローレベルにして切り替え回路７０６によりデータ信号ＩＮ７１に応じた値になり、データ信号ＩＮ７１に応じた値のデータ信号Ｄ７２のデータが記憶回路７０７に記憶される。
【０３１６】
さらに、単位記憶装置の動作を停止させたい場合、図１１（Ｂ）に示すように、まず信号Ｓ５１をローレベルにし、信号Ｓ５４のパルスをトランジスタ７５１のゲートに入力する。
【０３１７】
このとき、トランジスタ７５１がオン状態になり、容量素子７５３の第１の容量電極の電圧が記憶回路７０７に記憶されていたデータの電圧と同等の値になる。その後信号Ｓ５４のパルスの入力が終わるとトランジスタ７５１がオフ状態になる。このとき、トランジスタ７５１のオフ電流が低いため、容量素子７５３の第１の容量電極の電圧は、一定期間維持される。その後、単位記憶装置への電源電圧Ｖｐの供給を停止する。
【０３１８】
さらに、単位記憶装置の動作を再開させたい場合、図１１（Ｃ）に示すように、まず電源電圧Ｖｐの供給を再開し、その後信号Ｓ５３をローレベルにする。このとき信号Ｓ５１及び信号Ｓ５４はローレベルにする。
【０３１９】
このとき、トランジスタ７０１がオン状態になり、トランジスタ７０２がオフ状態になり、容量素子７０４の第１の容量電極の電圧が電圧Ｖ１と同等の値になる。
【０３２０】
その後、信号Ｓ５３をハイレベルにする。このとき、トランジスタ７０１がオフ状態になり、トランジスタ７０２がオン状態になり、容量素子７０４の第１の容量電極の電圧は、トランジスタ７５２のソース及びドレインの間に流れる電流に応じて変化する。トランジスタ７５２のソース及びドレインの間に流れる電流は、トランジスタ７５２のゲートの電圧、つまり、容量素子の第１の容量電極に記憶された記憶回路７０３から入力されるデータに応じて決まるため、トランジスタ７０２がオン状態になることにより、容量素子７０４の第１の容量電極の電圧を、データ信号ＩＮ７１に応じた値にすることができる。
【０３２１】
その後、信号Ｓ５３をハイレベルにしたまま、信号Ｓ５１をハイレベルにする。
【０３２２】
このとき、切り替え回路７０６によりデータ信号Ｄ７２が、信号Ｄ７１に応じた値（記憶回路７０３に書き込まれていたデータに応じた値）となり、データ信号Ｄ７１に応じた値である信号Ｄ７２が記憶回路７０７に入力される。よって、記憶回路７０７の状態を、単位記憶装置の動作を停止させる前に戻すことができる。
【０３２３】
以上が図１１（Ａ）に示す単位記憶装置の動作例の説明である。
【０３２４】
上記単位記憶装置を用いてレジスタを構成した本実施の形態の演算処理装置は、電源電圧の供給を停止した場合であっても、電源電圧の供給を停止する直前の内部データの一部を保持することができ、電源電圧の供給を再開したときに演算処理装置の状態を電源電圧の供給を停止する直前の状態に戻すことができる。よって、電源電圧の供給を選択的に停止して消費電力を低減させた場合であっても、電源電圧の供給を再開してから通常動作を開始するまでの時間を短くすることができる。
【０３２５】
（実施の形態５）
本実施の形態では、ＣＡＡＣについて説明する。
【０３２６】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０３２７】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。又は、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０３２８】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０３２９】
このようなＣＡＡＣの例として、膜状に形成され、膜表面又は支持する基板面に垂直な方向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると金属原子又は金属原子及び酸素原子（又は窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０３３０】
ＣＡＡＣに含まれる結晶構造の一例について図１３乃至図１５を用いて詳細に説明する。なお、特に断りがない限り、図１３乃至図１５は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。
【０３３１】
図１３（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、該金属原子に近接の酸素原子のみ示した構造を小グループと呼ぶ。図１３（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１３（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図１３（Ａ）に示す小グループは電荷が０である。
【０３３２】
図１３（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１３（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１３（Ｂ）に示す構造をとりうる。図１３（Ｂ）に示す小グループは電荷が０である。
【０３３３】
図１３（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１３（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。また、図１３（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１３（Ｃ）に示す小グループは電荷が０である。
【０３３４】
図１３（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１３（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１３（Ｄ）に示す小グループは電荷が＋１となる。
【０３３５】
図１３（Ｅ）に、２個のＺｎを含む小グループを示す。図１３（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１３（Ｅ）に示す小グループは電荷が−１となる。
【０３３６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０３３７】
ここで、これらの小グループ同士が結合する規則について説明する。図１３（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（Ｉｎ又はＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（Ｇａ又はＩｎ）又は４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０３３８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０３３９】
図１４（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１４（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０３４０】
図１４（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１４（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１４（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０３４１】
図１４（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０３４２】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｓｎ（５配位又は６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１３（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０３４３】
具体的には、図１４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０又は自然数。）とする組成式で表すことができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０３４４】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系金属酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物や、Ｉｎ−Ｇａ−Ｏ系金属酸化物、一元系金属の酸化物であるＩｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、Ｚｎ−Ｏ系金属酸化物などを用いた場合も同様である。
【０３４５】
例えば、図１５（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０３４６】
図１５（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０３４７】
図１５（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１５（Ｃ）は、図１５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０３４８】
ここで、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０３４９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１５（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０３５０】
（実施の形態６）
本実施の形態では、トランジスタの電界効果移動度に関して説明する。
【０３５１】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、様々な理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０３５２】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界など）が存在すると仮定すると、以下の式で表現できる。
【０３５３】
【数２】
2012256834.tif 000004
【０３５４】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
【０３５５】
【数３】
2012256834.tif 000005
【０３５６】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式となる。
【０３５７】
【数４】
2012256834.tif 000006
【０３５８】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、さらに両辺の対数を取ると、以下のようになる。
【０３５９】
【数５】
2012256834.tif 000007
【０３６０】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０３６１】
このようにして求めた欠陥密度などをもとに数２及び数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０３６２】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、チャネルとゲート絶縁層との界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
【０３６３】
【数６】
2012256834.tif 000008
【０３６４】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。Ｂ及びＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
【０３６５】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１６に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０３６６】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０３６７】
図１６で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０３６８】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１７乃至図１９に示す。なお、計算に用いたトランジスタの断面構造を図２０に示す。図２０に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域２１０３ａ及び半導体領域２１０３ｃを有する。半導体領域２１０３ａ及び半導体領域２１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０３６９】
図２０（Ａ）に示すトランジスタは、下地絶縁層２１０１と、下地絶縁層２１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物２１０２の上に形成される。トランジスタは半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域２１０３ｂと、ゲート２１０５を有する。ゲート２１０５の幅を３３ｎｍとする。
【０３７０】
ゲート２１０５と半導体領域２１０３ｂの間には、ゲート絶縁層２１０４を有し、また、ゲート２１０５の両側面には側壁絶縁物２１０６ａ及び側壁絶縁物２１０６ｂ、ゲート２１０５の上部には、ゲート２１０５と他の配線との短絡を防止するための絶縁物２１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域２１０３ａ及び半導体領域２１０３ｃに接して、ソース２１０８ａ及びドレイン２１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０３７１】
図２０（Ｂ）に示すトランジスタは、下地絶縁層２１０１と、酸化アルミニウムよりなる埋め込み絶縁物２１０２の上に形成され、半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれた真性の半導体領域２１０３ｂと、幅３３ｎｍのゲート２１０５とゲート絶縁層２１０４と側壁絶縁物２１０６ａ及び側壁絶縁物２１０６ｂと絶縁物２１０７とソース２１０８ａ及びドレイン２１０８ｂを有する点で図２０（Ａ）に示すトランジスタと同じである。
【０３７２】
図２０（Ａ）に示すトランジスタと図２０（Ｂ）に示すトランジスタの相違点は、側壁絶縁物２１０６ａ及び側壁絶縁物２１０６ｂの下の半導体領域の導電型である。図２０（Ａ）に示すトランジスタでは、側壁絶縁物２１０６ａ及び側壁絶縁物２１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域２１０３ａ及び半導体領域２１０３ｃであるが、図２０（Ｂ）に示すトランジスタでは、真性の半導体領域２１０３ｂである。すなわち、半導体領域２１０３ａ（半導体領域２１０３ｃ）とゲート２１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物２１０６ａ（側壁絶縁物２１０６ｂ）の幅と同じである。
【０３７３】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図１７は、図２０（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３７４】
図１７（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１７（Ｂ）は１０ｎｍとしたものであり、図１７（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、１０μＡを超えることが示された。
【０３７５】
図１８は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１８（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍとしたものである。
【０３７６】
また、図１９は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１９（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１９（Ｂ）は１０ｎｍとしたものであり、図１９（Ｃ）は５ｎｍとしたものである。
【０３７７】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０３７８】
なお、移動度μのピークは、図１７では８０ｃｍ２／Ｖｓ程度であるが、図１８では６０ｃｍ２／Ｖｓ程度、図１９では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０３７９】
（実施の形態７）
本実施の形態では、酸化物半導体としてＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体を用いたトランジスタについて説明する。
【０３８０】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０３８１】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０３８２】
例えば、図２１（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０３８３】
図２１（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２１（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０３８４】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２１（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０３８５】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０３８６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０３８７】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２１（Ａ）と図２１（Ｂ）の対比からも確認することができる。
【０３８８】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０３８９】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３９０】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０３９１】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０３９２】
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０３９３】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０３９４】
試料１のプラスＢＴ試験の結果を図２２（Ａ）に、マイナスＢＴ試験の結果を図２２（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２３（Ａ）に、マイナスＢＴ試験の結果を図２３（Ｂ）に示す。
【０３９５】
試料１のプラスＢＴ試験及びマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖ及び−０．４２Ｖであった。また、試料２のプラスＢＴ試験及びマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖ及び０．７６Ｖであった。
試料１及び試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０３９６】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、又は減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０３９７】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪みなどを与えることなく酸化物半導体中に含ませることができる。
【０３９８】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３９９】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０４００】
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。
【０４０１】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０４０２】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０４０３】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０４０４】
図２６に試料Ａ及び試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍及び３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０４０５】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０４０６】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０４０７】
図２７に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０４０８】
具体的には、図２７に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０４０９】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０４１０】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０４１１】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃及び１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０４１２】
図２４に、Ｉｄ（実線）及び電界効果移動度（点線）のＶｇ依存性を示す。また、図２５（Ａ）に基板温度としきい値電圧の関係を、図２５（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０４１３】
図２５（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０４１４】
また、図２５（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０４１５】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０４１６】
以下に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について説明する。
【０４１７】
図２８は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図及び断面図である。図２８（Ａ）にトランジスタの上面図を示す。また、図２８（Ｂ）に図２８（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０４１８】
図２８（Ｂ）に示すトランジスタは、基板１２００と、基板１２００上に設けられた下地絶縁層１２０２と、下地絶縁層１２０２の周辺に設けられた保護絶縁膜１２０４と、下地絶縁層１２０２及び保護絶縁膜１２０４上に設けられた高抵抗領域１２０６ａ及び低抵抗領域１２０６ｂを有する酸化物半導体膜１２０６と、酸化物半導体膜１２０６上に設けられたゲート絶縁層１２０８と、ゲート絶縁層１２０８を介して酸化物半導体膜１２０６と重畳して設けられたゲート電極１２１０と、ゲート電極１２１０の側面と接して設けられた側壁絶縁膜１２１２と、少なくとも低抵抗領域１２０６ｂと接して設けられた一対の電極１２１４と、少なくとも酸化物半導体膜１２０６、ゲート電極１２１０及び一対の電極１２１４を覆って設けられた層間絶縁膜１２１６と、層間絶縁膜１２１６に設けられた開口部を介して少なくとも一対の電極１２１４の一方と接続して設けられた配線１２１８と、を有する。
【０４１９】
なお、図示しないが、層間絶縁膜１２１６及び配線１２１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜１２１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０４２０】
また、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
【０４２１】
図２９は、トランジスタの構造を示す上面図及び断面図である。図２９（Ａ）はトランジスタの上面図である。また、図２９（Ｂ）は図２９（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０４２２】
図２９（Ｂ）に示すトランジスタは、基板１６００と、基板１６００上に設けられた下地絶縁層１６０２と、下地絶縁層１６０２上に設けられた酸化物半導体膜１６０６と、酸化物半導体膜１６０６と接する一対の電極１６１４と、酸化物半導体膜１６０６及び一対の電極１６１４上に設けられたゲート絶縁層１６０８と、ゲート絶縁層１６０８を介して酸化物半導体膜１６０６と重畳して設けられたゲート電極１６１０と、ゲート絶縁層１６０８及びゲート電極１６１０を覆って設けられた層間絶縁膜１６１６と、層間絶縁膜１６１６に設けられた開口部を介して一対の電極１６１４と接続する配線１６１８と、層間絶縁膜１６１６及び配線１６１８を覆って設けられた保護膜１６２０と、を有する。
【０４２３】
基板１６００としてはガラス基板を、下地絶縁層１６０２としては酸化シリコン膜を、酸化物半導体膜１６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極１６１４としてはタングステン膜を、ゲート絶縁層１６０８としては酸化シリコン膜を、ゲート電極１６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜１６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線１６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜１６２０としてはポリイミド膜を、それぞれ用いた。
【０４２４】
なお、図２９（Ａ）に示す構造のトランジスタにおいて、ゲート電極１６１０と一対の電極１６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜１６０６に対する一対の電極１６１４のはみ出しをｄＷと呼ぶ。
【０４２５】
（実施の形態８）
本実施の形態では、上記実施の形態における半導体装置を備えた電子機器の例について説明する。
【０４２６】
本実施の形態の電子機器の構成例について、図１２（Ａ）乃至図１２（Ｄ）を用いて説明する。
【０４２７】
図１２（Ａ）に示す電子機器は、携帯型情報端末の例である。図１２（Ａ）に示す情報端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備する。
【０４２８】
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、及び図１２（Ａ）に示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０４２９】
図１２（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。
【０４３０】
図１２（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０４３１】
図１２（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図１２（Ｂ）に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ及び筐体１００４を接続する軸部１００６と、を具備する。
【０４３２】
また、図１２（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることができる。
【０４３３】
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接続させるための接続端子、及び図１２（Ｂ）に示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０４３４】
また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部１００５を必ずしも設けなくてもよく、表示部１００５の代わりに、入力装置であるキーボードを設けてもよい。
【０４３５】
図１２（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、を備える。なお、図１２（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０４３６】
図１２（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０４３７】
図１２（Ｃ）に示す電子機器は、設置型情報端末の例である。図１２（Ｃ）に示す設置型情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具備する。
【０４３８】
なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもできる。
【０４３９】
また、図１２（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、を備える。なお、図１２（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０４４０】
さらに、図１２（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
【０４４１】
図１２（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
【０４４２】
図１２（Ｄ）に示す電子機器はは、設置型情報端末の例である。図１２（Ｄ）に示す設置型情報端末は、筐体１００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、筐体１００１ｄを支持する支持台を設けてもよい。
【０４４３】
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、及び図１２（Ｄ）に示す設置型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０４４４】
また、図１２（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、を備えてもよい。なお、図１２（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０４４５】
図１２（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。
【０４４６】
上記実施の形態の半導体装置は、例えば電子機器のＣＰＵとして用いられ、例えば図１２（Ａ）乃至図１２（Ｄ）に示す電子機器のＣＰＵとして用いられる。
【０４４７】
図１２を用いて説明したように、本実施の形態の電子機器の一例は、上記実施の形態における半導体装置が用いられたＣＰＵを具備する構成である。
【０４４８】
上記構成にすることにより、電源を供給しない場合であっても電子機器内の情報を一定期間保持することができるため、電源を供給してから通常動作を開始するまでの時間が速くなり、また、消費電力を低減することができる。
【符号の説明】
【０４４９】
１００ａ    トランジスタ
１００ｂ    トランジスタ
１０１    半導体層
１０２    絶縁層
１０３    半導体層
１０３＿ａ    領域
１０３＿ｂ１    領域
１０３＿ｂ２    領域
１０３＿ｃ    領域
１０４    絶縁層
１０５    導電層
１０６    絶縁層
１０７    半導体層
１０７＿ａ    領域
１０７＿ｂ１    領域
１０７＿ｂ２    領域
１０８ａ    導電層
１０８ｂ    導電層
１０８ｃ    導電層
１０８ｄ    導電層
１０８ｅ    導電層
１０９    絶縁層
１１０    導電層
１１１ａ    開口部
１１１ｂ    開口部
１１１ｃ    開口部
２００ａ    トランジスタ
２００ｂ    トランジスタ
２００ｃ    トランジスタ
２０１    半導体層
２０１＿ａ    領域
２０１＿ｂ    領域
２０２    絶縁層
２０３ａ    半導体層
２０３ａ＿ａ    領域
２０３ａ＿ｂ１    領域
２０３ａ＿ｂ２    領域
２０３ｂ    半導体層
２０３ｂ＿ａ    領域
２０３ｂ＿ｂ１    領域
２０３ｂ＿ｂ２    領域
２０４    絶縁層
２０５ａ    導電層
２０５ｂ    導電層
２０６    絶縁層
２０７    半導体層
２０７＿ａ    領域
２０７＿ｂ１    領域
２０７＿ｂ２    領域
２０８ａ    導電層
２０８ｂ    導電層
２０８ｃ    導電層
２０８ｄ    導電層
２０８ｅ    導電層
２０８ｆ    導電層
２０８ｇ    導電層
２０８ｈ    導電層
２０９    絶縁層
２１０    導電層
３００ａ    トランジスタ
３００ｂ    トランジスタ
３０１    半導体層
３０１＿ａ    領域
３０２    絶縁層
３０３    半導体層
３０３＿ａ    領域
３０３＿ｂ１    領域
３０３＿ｂ２    領域
３０３＿ｃ    領域
３０４    絶縁層
３０５    導電層
３０６    絶縁層
３０７    半導体層
３０７＿ａ    領域
３０７＿ｂ１    領域
３０７＿ｂ２    領域
３０８ａ    導電層
３０８ｂ    導電層
３０８ｃ    導電層
３０８ｄ    導電層
３０９    絶縁層
３１０ａ    導電層
３１０ｂ    導電層
５０１    バスインターフェース
５０２    制御装置
５０３    キャッシュメモリ
５０４    レジスタ
５０５    命令デコーダ
５０６    演算論理ユニット
６１１    アナログスイッチ
６１２    ＮＯＴゲート
６１３    トランジスタ
６１４    容量素子
６１５    ＮＯＴゲート
６１６    ＮＡＮＤゲート
６１７    クロックドインバータ
６１８    アナログスイッチ
６１９    ＮＯＴゲート
６２０    クロックドＮＡＮＤゲート
６２１    ＮＯＴゲート
６５１    ラッチ回路
６５２    ラッチ回路
６９１    期間
６９２    期間
６９３    期間
７０１    トランジスタ
７０２    トランジスタ
７０３    記憶回路
７０４    容量素子
７０５    ＮＯＴゲート
７０６    切り替え回路
７０７    記憶回路
７５１    トランジスタ
７５２    トランジスタ
７５３    容量素子
１００１ａ    筐体
１００１ｂ    筐体
１００１ｃ    筐体
１００１ｄ    筐体
１００２ａ    表示部
１００２ｂ    表示部
１００２ｃ    表示部
１００２ｄ    表示部
１００３ａ    側面
１００３ｂ    側面
１００３ｃ    側面
１００３ｄ    側面
１００４    筐体
１００５    表示部
１００６    軸部
１００７    側面
１００８    甲板部
１２００    基板
１２０２    下地絶縁層
１２０４    保護絶縁膜
１２０６    酸化物半導体膜
１２０６ａ    高抵抗領域
１２０６ｂ    低抵抗領域
１２０８    ゲート絶縁層
１２１０    ゲート電極
１２１２    側壁絶縁膜
１２１４    電極
１２１６    層間絶縁膜
１２１８    配線
１６００    基板
１６０２    下地絶縁層
１６０６    酸化物半導体膜
１６０８    ゲート絶縁層
１６１０    ゲート電極
１６１４    電極
１６１６    層間絶縁膜
１６１８    配線
１６２０    保護膜
２１０１    下地絶縁層
２１０２    絶縁物
２１０３ａ    半導体領域
２１０３ｂ    半導体領域
２１０３ｃ    半導体領域
２１０４    ゲート絶縁層
２１０５    ゲート
２１０６ａ    側壁絶縁物
２１０６ｂ    側壁絶縁物
２１０７    絶縁物
２１０８ａ    ソース
２１０８ｂ    ドレイン
【図１】
2012256834.tif 000009
【図２】
2012256834.tif 000010
【図３】
2012256834.tif 000011
【図４】
2012256834.tif 000012
【図５】
2012256834.tif 000013
【図６】
2012256834.tif 000014
【図７】
2012256834.tif 000015
【図８】
2012256834.tif 000016
【図９】
2012256834.tif 000017
【図１０】
2012256834.tif 000018
【図１１】
2012256834.tif 000019
【図１２】
2012256834.tif 000020
【図１３】
2012256834.tif 000021
【図１６】
2012256834.tif 000022
【図１７】
2012256834.tif 000023
【図１８】
2012256834.tif 000024
【図１９】
2012256834.tif 000025
【図２０】
2012256834.tif 000026
【図２１】
2012256834.tif 000027
【図２２】
2012256834.tif 000028
【図２３】
2012256834.tif 000029
【図２４】
2012256834.tif 000030
【図２５】
2012256834.tif 000031
【図２６】
2012256834.tif 000032
【図２７】
2012256834.tif 000033
【図２８】
2012256834.tif 000034
【図２９】
2012256834.tif 000035
【図１４】
2012256834.tif 000036
【図１５】
2012256834.tif 000037