(57)【要約】【課題】２つのクロック信号を切り替えて出力する切替回路において、出力信号のデューティ比を、入力されるクロック信号のデューティ比に保つこと。【解決手段】切替回路１００は、制御信号ＣＯＮＴに応じて、入力信号ＩＮ１，ＩＮ２を切り替えて出力信号ＯＵＴとして出力する。具体的には、制御信号ＣＯＮＴが「Ｌレベル」のときには、クロックドインバーターＸ２が動作し、信号ＩＮ１が信号ＯＵＴとして出力され、制御信号ＣＯＮＴが「Ｈレベル」のときには、クロックドインバーターＸ４が動作し、信号ＩＮ２が信号ＯＵＴとして出力される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ミキサー回路に入力するローカル信号として、第１クロック信号と第２クロック信号とを切り替える切替回路であって、
所与の制御信号に従って前記第１クロック信号を選択して出力する第１のクロックドインバーター回路部と、
前記制御信号に従って前記第２クロック信号を選択して出力する第２のクロックドインバーター回路部と、
を備えた切替回路。
【請求項２】
前記第１及び第２のクロッドインバーター回路部は、信号選択用のＭＯＳトランジスターが、信号増幅用のＭＯＳトランジスターよりも、チャネル長に対するチャネル幅の比が大きいトランジスターで構成されてなる、請求項１に記載の切替回路。
【請求項３】
前記信号選択用のＭＯＳトランジスターの前記比は、前記信号増幅用のＭＯＳトランジスターの前記比の１０倍以上でなる、請求項２に記載の切替回路。
【請求項４】
前記ミキサー回路は、受信信号をダウンコンバージョンするための回路であり、
前記第１クロック信号は、局部発振器により生成された局部発振信号であり、
前記第２クロック信号は、前記局部発振信号に相等する擬似信号である、
請求項１〜３の何れか一項に記載の切替回路。
【請求項５】
ミキサー回路と、
前記ミキサー回路に出力するローカル信号を切り替える請求項１〜４の何れか一項に記載の切替回路と、
を備え、前記ミキサー回路により受信信号をダウンコンバージョンする受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１クロック信号と第２クロック信号を切り替えて出力する切替回路等に関する。
【背景技術】
【０００２】
スーパーへテロダイン方式の無線通信装置では、ミキサーを用いて、高周波信号である受信信号（ＲＦ信号）に、装置内部で生成した局部発振信号（ローカル信号）を乗算（合成）して、中間周波数の信号（ＩＦ信号）に変換（ダウンコンバート）する周波数変換が行われる（例えば、特許文献１参照）。
【０００３】
このような無線通信装置では、例えば製造過程での評価試験の一種として、局部発振信号を生成するＶＣＯ（Voltage Controlled Oscillator）等の発振器を動作させずに、外部から擬似的な局部発振信号であるテスト信号をミキサーに入力することが行われる。このために、発振器（ＶＣＯ等）とミキサーとの間に切替回路を挿入し、この切替回路が、ミキサーに入力する信号として、局部発振信号とテスト信号とを切り替えるように構成する。
【０００４】
図６は、従来の切替回路１００Ａの回路構成の一例を示す図である。図６に示すように、この切替回路１００Ａは入力信号ＩＮ１，ＩＮ２が入力され、制御信号ＣＯＮＴに応じて、入力信号ＩＮ１，ＩＮ２の何れかを切り替えて出力信号ＯＵＴとして出力する。具体的には、制御信号ＣＯＮＴが「Ｌレベル」のときには、入力信号ＩＮ１が出力信号ＯＵＴとして出力され、制御信号ＣＯＮＴが「Ｈレベル」のときには、入力信号ＩＮ２が出力信号ＯＵＴとして出力される。
【０００５】
また、図７は、従来の切替回路１００Ａにおける信号波形である。図７では、横軸を時刻、縦軸を信号レベルとして、上から順に、制御信号ＣＯＮＴ、入力信号ＩＮ１、入力信号ＩＮ２、出力信号ＯＵＴのそれぞれの信号波形を示している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−３４０８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、ミキサーへ入力するローカル信号は、デューティ比が５０％のクロック信号である必要がある。例えば、広く用いられているギルバート・セル型のミキサーでは、差動対を構成するトランジスターをローカル信号のタイミングでスイッチングすることで、ＲＦ信号とローカル信号との乗算（合成）を行っている。このため、ローカル信号のデューティ比が５０％でない場合、差動対を構成するトランジスターのスイッチング間隔が非同一となり、ミキサーの出力信号にスプリアス（不要波）が生じてしまう。
【０００８】
しかし、図６に示した従来の切替回路１００Ａでは、入力信号ＩＮ１，ＩＮ２として、デューティ比が５０％のクロック信号を入力したとしても、出力信号ＯＵＴのデューティ比が５０％とならない。図７の出力信号ＯＵＴは、５０％以上となっている。これは、ＮＡＮＤゲートＸ１１〜Ｘ１３に起因する。
【０００９】
図８は、ＮＡＮＤゲートの回路構成図である。図８によれば、ＮＡＮＤゲートは、ｐ型ＭＯＳＦＥＴであるトランジスターＭ１，Ｍ２と、ｎ型ＭＯＳＦＥＴであるトランジスターＭ３，Ｍ４とを有して構成される。図８に示すように、ＮＡＮＤゲートでは、トランジスターＭ３，Ｍ４が直列接続されているため、バックゲート効果によって閾値が変化し、トランジスターＭ３のオン電圧と、トランジスターＭ４のオン電圧とに差が生じてしまう。このため、出力信号ＸＯＵＴのオン期間Ｔ１０とオフ期間Ｔ２０とが非同一となる。
【００１０】
また、従来の切替回路１００Ａでは、ＮＡＮＤゲートＸ１３の出力信号のロジックレベルと、その後段のインバーターＸ６の入力信号のロジックレベルとのずれが生じる。これは、使用されているＭＯＳＦＥＴの個数の違いによる。すなわち、ＮＡＮＤゲートは、図８に示したように、２つのｎ型ＭＯＳＦＥＴと、２つのｐ型ＭＯＳＦＥＴとを有して構成される。一方、インバーターは、図９に示すように、１つのｎ型ＭＯＳＦＥＴと、１つのｐ型ＭＯＳＦＥＴとを有して構成される。
【００１１】
これらの理由により、従来の切替回路１００Ａの出力信号ＸＯＵＴのデューティ比は、入力信号ＩＮ１，ＩＮ２のデューティ比（この場合、５０％）と同じにはならない。なお、ＮＡＮＤゲートを用いて切替回路１００Ａを構成する例を示したが、ＮＯＲゲートを用いる場合も同様の問題が発生する。
【００１２】
本発明は、上記事情に鑑みてなされたものであり、２つのクロック信号を切り替えて出力する切替回路において、出力信号のデューティ比を、入力されるクロック信号のデューティ比に保つことを目的としている。
【課題を解決するための手段】
【００１３】
上記課題を解決するための第１の形態は、ミキサー回路に入力するローカル信号として、第１クロック信号と第２クロック信号とを切り替える切替回路であって、所与の制御信号に従って前記第１クロック信号を選択して出力する第１のクロックドインバーター回路部と、前記制御信号に従って前記第２クロック信号を選択して出力する第２のクロックドインバーター回路部と、を備えた切替回路である。
【００１４】
この第１の形態によれば、所与の制御信号に従って動作する第１のクロックドインバーター回路部、及び、第２のクロックドインバーター回路部を備えている。第１のクロックドインバーター回路部は、第１のクロック信号を選択して出力し、第２のクロックドインバーター回路部は、第２のクロック信号を選択して出力する。クロックドインバーター回路部は、動作時には、単なるインバーターとして機能する。そのため、例えば、クロック信号のデューティ比が５０％の場合には、出力される信号のデューティ比も５０％になる。
【００１５】
第２の形態として、第１の形態の切替回路であって、前記第１及び第２のクロッドインバーター回路部は、信号選択用のＭＯＳトランジスターが、信号増幅用のＭＯＳトランジスターよりも、チャネル長に対するチャネル幅の比が大きいトランジスターで構成されてなる、切替回路を構成しても良い。
【００１６】
この第２の形態によれば、信号選択用のＭＯＳトランジスターが、信号増幅用のＭＯＳトランジスターよりも、チャネル長に対するチャネル幅の比が大きいトランジスターで構成されてなる。これにより、信号選択用のＭＯＳトランジスターのチャネル幅にばらつきがあったとしても、信号増幅用のＭＯＳトランジスターの遷移時間に影響を与えることがない。
【００１７】
この場合、第３の形態として、前記信号選択用のＭＯＳトランジスターの前記比は、前記信号増幅用のＭＯＳトランジスターの前記比の１０倍以上でなる、ように構成しても良い。
【００１８】
また、第４の形態として、第１〜第３の何れかの形態の切替回路であって、前記ミキサー回路は、受信信号をダウンコンバージョンするための回路であり、前記第１クロック信号は、局部発振器により生成された局部発振信号であり、前記第２クロック信号は、前記局部発振信号に相等する擬似信号である、切替回路を構成しても良い。
【００１９】
更に、第５の形態として、ミキサー回路と、前記ミキサー回路に出力するローカル信号を切り替える請求項１〜４の何れか一項に記載の切替回路と、を備え、前記ミキサー回路により受信信号をダウンコンバージョンする受信回路を構成しても良い。
【図面の簡単な説明】
【００２０】
【図１】実施形態における切替回路の回路構成例。
【図２】切替回路における信号波形例。
【図３】切替回路に対する量産ばらつきの実験結果。
【図４】従来の切替回路に対する量産ばらつきの実験結果。
【図５】切替回路を適用した受信回路のブロック構成図。
【図６】従来の切替回路の回路構成例。
【図７】従来の切替回路における信号波形例。
【図８】ＮＡＮＤゲートの回路構成例。
【図９】インバーターの回路構成例。
【発明を実施するための形態】
【００２１】
［構成］
図１は、本実施形態における切替回路１００の回路構成図である。この信号切替回路１００は、入力信号ＩＮ１，ＩＮ２（第１クロック信号及び第２クロック信号）が入力され、制御信号ＣＯＮＴに応じて、入力信号ＩＮ１，ＩＮ２の何れかを切り替えて出力信号ＯＵＴとして出力する。具体的には、制御信号ＣＯＮＴが「Ｌレベル」のときには、入力信号ＩＮ１が出力信号ＯＵＴとして出力され、制御信号ＣＯＮＴが「Ｈレベル」のときには、入力信号ＩＮ２が出力信号ＯＵＴとして出力される。
【００２２】
この信号切替回路１００はインバーターＸ１，Ｘ３，Ｘ５〜Ｘ８と、クロックドインバーターＸ２，Ｘ４とを備えて構成される。
【００２３】
インバーターＸ１は、入力信号ＩＮ１を反転増幅して出力する。
【００２４】
クロックドインバーターＸ２（第１のクロックドインバーター回路部）は、制御信号としてインバーターＸ８の出力信号が入力され、インバーターＸ１の出力信号を反転増幅して出力する。
【００２５】
また、クロックドインバーターＸ２は、トランジスターＭ１，Ｍ３，Ｍ５，Ｍ７を有して構成される。トランジスターＭ１，Ｍ３は、ｐ型ＭＯＳＦＥＴであり、トランジスターＭ５，Ｍ７は、ｎ型ＭＯＳＦＥＴである。また、トランジスターＭ１，Ｍ３，Ｍ５，Ｍ７は、電源電位Ｖｄｄと接地電位ＧＮＤとの間に直列接続されている。そして、トランジスターＭ１のゲート端子にインバーターＸ７の出力信号が印加され、トランジスターＭ７のゲート端子インバーターＸ８の出力信号が印加される。つまり、トランジスターＭ１，Ｍ７が信号選択用のＭＯＳトランジスターである。また、トランジスターＭ３，Ｍ５それぞれのゲート端子を共通として、インバーターＸ１の出力信号が印加される。つまり、トランジスターＭ３，Ｍ５が、信号増幅用のＭＯＳトランジスターである。
【００２６】
また、トランジスターＭ１のチャネル長Ｌとチャネル幅Ｗとの比「Ｗ／Ｌ」は、トランジスターＭ３の「Ｗ／Ｌ」より大きく構成されている。具体的には、例えば、トランジスターＭ１の「Ｗ／Ｌ」が、トランジスターＭ３の「Ｗ／Ｌ」の１０倍程度に構成されている。これにより、トランジスターＭ１のチャネル長Ｌにばらつきが生じたとしても、トランジスターＭ３の遷移時間に影響は生じない。
【００２７】
また同様に、トランジスターＭ７の「Ｗ／Ｌ」は、トランジスターＭ５の「Ｗ／Ｌ」より大きく構成されている。具体的には、例えば、トランジスターＭ７の「Ｗ／Ｌ」が、トランジスターＭ５の「Ｗ／Ｌ」の１０倍程度に構成されている。これにより、トランジスターＭ７のチャネル長Ｌにばらつきが生じたとしても、トランジスターＭ５の遷移時間に影響は生じない。
【００２８】
なお、トランジスターＭ１，Ｍ７の「Ｗ／Ｌ」を、トランジスターＭ３，Ｍ５の「Ｗ／Ｌ」の１０倍としたが、この限りではない。但し、１０倍以上が好適である。
【００２９】
クロックドインバーターＸ２では、トランジスターＭ１，Ｍ７がともにオンのとき、トランジスターＭ３，Ｍ５がインバーターとして動作し、入力信号であるトランジスターＭ３，Ｍ５の共通ゲート端子への印加電圧（すなわち、インバーターＸ１の出力信号のレベル）を反転増幅して出力する。
【００３０】
つまり、入力電圧が「Ｈレベル」のときには、ｐ型ＭＯＳＦＥＴであるトランジスターＭ３がオフとなり、ｎ型ＭＯＳＦＥＴであるトランジスターＭ５がオンとなって、トランジスターＭ５，Ｍ７を通して、接地電位ＧＮＤ、すなわち「Ｌレベル」を出力する。一方、入力電圧が「Ｌレベル」のときには、逆に、トランジスターＭ５がオフとなり、トランジスターＭ３がオンとなって、トランジスターＭ１，Ｍ３を通して、電源電位Ｖｄｄ、すなわち「Ｈレベル」を出力する。
【００３１】
このように、入力電圧のレベル（Ｈ／Ｌレベル）の変化に応じて、トランジスターＭ３，Ｍ５が交互にオン／オフする。従って、クロックドインバーターＸ２の出力電圧は、入力電圧のデューティ比を保つことができる。
【００３２】
加えて、トランジスターＭ１，Ｍ７それぞれの「Ｗ／Ｌ」は、トランジスターＭ３，Ｍ５それぞれの「Ｗ／Ｌ」より大きく構成されている。このため、トランジスターＭ１，Ｍ７それぞれのチャネル長Ｌにばらつきが生じたとしても、トランジスターＭ３，Ｍ５それぞれの遷移時間への影響を抑えることができる。
【００３３】
インバーターＸ３は、クロックドインバーターＸ２の出力信号を反転増幅して出力する。
【００３４】
クロックドインバーターＸ４（第２のクロックドインバーター回路部）は、制御信号としてインバーターＸ７の出力信号が入力され、インバーターＸ３の出力信号を反転増幅して出力する。
【００３５】
また、クロックドインバーターＸ４は、トランジスターＭ２，Ｍ４，Ｍ６，Ｍ８を有して構成される。トランジスターＭ２，Ｍ４は、ｐ型ＭＯＳＦＥＴであり、トランジスターＭ６，Ｍ８は、ｎ型ＭＯＳＦＥＴである。トランジスターＭ２，Ｍ４，Ｍ６，Ｍ８は、電源電位Ｖｄｄと接地電位ＧＮＤとの間に、直列接続されている。そして、トランジスターＭ２のゲート端子に、インバーターＸ８の出力信号が印加され、トランジスターＭ８のゲート端子に、インバーターＸ７の出力信号が印加される。つまり、トランジスターＭ２，Ｍ８が、信号選択用のＭＯＳトランジスターである。また、トランジスターＭ４，Ｍ６それぞれのゲート端子を共通として、インバーターＸ３の出力信号が印加される。つまり、トランジスターＭ４，Ｍ６が、信号増幅用のＭＯＳトランジスターである。
【００３６】
また、トランジスターＭ２のチャネル長Ｌとチャネル幅Ｗとの比「Ｗ／Ｌ」は、トランジスターＭ４の「Ｗ／Ｌ」より大きく構成され、トランジスターＭ８の「Ｗ／Ｌ」は、トランジスターＭ６の「Ｗ／Ｌ」より大きく（具体的には、１０倍以上）構成されている。これにより、トランジスターＭ２、Ｍ８のチャネル長Ｌにばらつきが生じたとしても、トランジスターＭ４，Ｍ６の遷移時間に影響は生じない。
【００３７】
クロックドインバーターＸ４では、クロックドインバーターＸ２と同様に、トランジスターＭ２，Ｍ８がともにオンのとき、トランジスターＭ４，Ｍ６がインバーターとして動作し、入力電圧となるトランジスターＭ４，Ｍ６の共通ゲート端子への印加電圧（すなわち、トランジスターＸ３の出力信号）を反転増幅して出力する。つまり、入力電圧のレベル（Ｈ／Ｌレベル）の変化に応じて、トランジスターＭ４，Ｍ６が交互にオン／オフする。従って、クロックドインバーターＸ４の出力電圧は、入力電圧のデューティ比を保つことができる。
【００３８】
加えて、トランジスターＭ２，Ｍ８それぞれの「Ｗ／Ｌ」は、トランジスターＭ４，Ｍ６それぞれの「Ｗ／Ｌ」より大きく構成されている。このため、トランジスターＭ２，Ｍ４のチャネル長Ｌにばらつきが生じたとしても、トランジスターＭ４，Ｍ６それぞれの遷移時間への影響を抑えることができる。
【００３９】
インバーターＸ５は、クロックドインバーターＸ４の出力信号を反転増幅して出力する。インバーターＸ６は、インバーターＸ５の出力信号を反転増幅し、出力信号ＯＵＴとして出力する。インバーターＸ７は、インバーターＸ８の出力信号を反転増幅して出力する。インバーターＸ８は、制御信号ＣＯＮＴを反転増幅して出力する。
【００４０】
［動作］
次に、信号波形を参照して、この切替回路１００の動作を説明する。図２は、信号切替回路１００における信号波形を示す図である。図２では、横軸を時刻ｔ、縦軸を信号レベルとして、上から順に、制御信号ＣＯＮＴ、入力信号ＩＮ１、入力信号ＩＮ２、出力信号ＯＵＴのそれぞれの信号波形を示している。
【００４１】
また、制御信号ＣＯＮＴとして「ゼロ（Ｌレベル）」を入力するとともに、入力信号ＩＮ１として、デューティ比が「５０％」のパルス信号（クロック信号）を、入力信号ＩＮ２として「ゼロ（Ｌレベル）」を、それぞれ入力した場合を示している。すなわち、制御信号ＣＯＮＴが「Ｌレベル」であるため、インバーターＸ８の出力信号は「Ｈレベル」となり、次段のインバーターＸ７の出力信号は「Ｌレベル」となる。従って、クロックドインバーターＸ２は「オン」となり、クロックドインバーターＸ４は「オフ」となる。
【００４２】
つまり、入力信号ＩＮ１が、インバーターＸ１、クロックドインバーターＸ２、インバーターＸ５、インバーターＸ６を通って、出力信号ＯＵＴとして出力される。出力信号ＯＵＴのデューティ比は、入力信号ＩＮ１のデューティ比である５０％を保っている。
【００４３】
［実験結果］
図３は、切替回路１００に対する量産ばらつきのシミュレーション結果である。また、比較のため、図４に、従来の切替回路１００Ａ（図６参照）の量産ばらつきに対するシミュレーション結果を示す。何れも、入力信号ＩＮ１，ＩＮ２としてデューティ比が５０％のクロック信号を入力したときの、出力信号ＯＵＴのデューティ比の分布を示したグラフである。また、サンプル数は「１００」であり、各サンプルは、切替回路１００、１００Ａそれぞれを構成する各素子のばらつき（具体的には、トランジスターＭ１〜Ｍ８の「Ｗ／Ｌ」のばらつき）を再現したものである。
【００４４】
図３に示すように、本実施形態の切替回路１００では、デューティ比の平均値が「５０．４３２」、標準偏差σが「１．７０４」となった。一方、図４に示すように、従来の切替回路１００Ａでは、デューティ比の平均値が「５９．４８３」、標準偏差σが「４．５１１」となった。つまり、本実施形態の切替回路１００は、従来の切替回路１００Ａと比較して、デューティ比がほぼ「５０％」となるとともに、デューティ比のばらつきが小さくなっており、ＭＯＳトランジスターの量産ばらつきに対しても、安定した性能を発揮しているといえる。
【００４５】
［適用例］
続いて、本実施形態の切替回路１００の適用例として、測位用衛星の一種であるＧＰＳ（Global Positioning System）衛星から発信されているＧＰＳ衛星信号を受信するＧＰＳ受信回路を説明する。
【００４６】
図５は、切替回路１００を適用したＲＦ受信回路２０のブロック構成図である。図５に示すように、ＲＦ受信回路２０は、ＳＡＷ（Surface Acoustic Wave）フィルタ２１と、ＬＮＡ（Low Noise Amplifier）２２と、ＶＣＯ２３と、切替回路１００と、ミキサー２４（ミキサー回路）と、ＬＰＦ（Low Pass Filter）２５とを備えて構成される。
【００４７】
ＳＡＷフィルタ２１は、バンドパスフィルタであり、ＧＰＳアンテナ１０で受信されたＲＦ信号（受信信号）に対して、所定帯域の信号を通過させ帯域外の周波数成分を遮断する。なお、ＧＰＳアンテナ１０では、ＧＰＳ衛星信号を含むＲＦ信号が受信される。ＬＮＡ２２は、低雑音アンプであり、ＳＡＷフィルタ２１から出力されたＲＦ信号を増幅する。
【００４８】
ＶＣＯ２３は、入力される制御電圧に応じた周波数であり、デューティ比が５０％の局部発振信号を生成する。
【００４９】
切替回路１００には、入力信号ＩＮ１として、ＶＣＯ２３で生成された局部発振信号（クロック信号）が、入力信号ＩＮ２としてテスト信号（クロック信号）が、それぞれ入力される。このテスト信号は、局部発振信号に相等する疑似信号であり、デューティ比が５０％であるとともに、局部発振信号とは周波数が同一或いは異なる信号である。そして、切替回路１００の出力信号ＯＵＴが、ローカル信号Ｌｏとしてミキサー２４に入力される。つまり、ミキサー２４には、デューティ比が５０％のローカル信号Ｌｏが入力される。
【００５０】
ミキサー２４は、ＬＮＡ２２から出力されたＲＦ信号に対して、切替回路１００から出力されたローカル信号Ｌｏを乗算（合成）して、中間周波数の信号（ＩＦ信号）にダウンコンバージョンする。
【００５１】
ＬＰＦ２５は、ミキサー２４から主力されるＩＦ信号に対して、ＲＦ信号とローカル信号Ｌｏとの差の周波数成分を含む所定の低帯域の信号を通過させ、帯域外の周波数成分を遮断する。
【００５２】
［作用・効果］
このように、本実施形態における切替回路１００では、出力信号ＯＵＴのデューティ比が、入力信号のデューティ比に保たれる。
【００５３】
なお、本発明の適用可能な実施形態は、上述の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能なのは勿論である。
【符号の説明】
【００５４】
１００，１００Ａ  切替回路
Ｘ１，Ｘ３，Ｘ５〜Ｘ８  インバーター、Ｘ２，Ｘ４  クロックドインバーター
Ｘ１１〜Ｘ１３  ＮＡＮＤゲート
ＩＮ１，ＩＮ２  入力信号、ＸＯＵＴ  出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2012010220.tif 000008
【図７】
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【図８】
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【図９】
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