(57)【要約】【課題】半導体記憶装置において、面積増大や層数の増大を抑制しつつ、センスタイミング生成不要でデータを精度よく検出する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のメモリブロック２と、ビット線対ＤＬＴ、ＤＬＢと、データ入出力回路３とを具備している。メモリブロック２は、ビット線対ＤＬＴ、ＤＬＢに接続された複数のメモリセル３１を備えている。ビット線対ＤＬＴ、ＤＬＢは、複数のメモリブロック２に共用される。データ入出力回路３は、ビット線対ＤＬＴ、ＤＬＢに接続されている。メモリブロック２は、メモリセル３１の読み出し動作時に、ビット線対ＤＬＴ、ＤＬＢをメモリブロック２ごとに分断し、分断されたビット線対ＤＬＴ、ＤＬＢにおける読み出しデータの電位状態を、データ入出力回路３側の隣のメモリブロック２のビット線対ＤＬＴ、ＤＬＢに反映させる。【選択図】図２
2012043502.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリブロックと、ここで、前記メモリブロックは、前記ビット線対に接続された複数のメモリセルを備え、
前記複数のメモリブロックに共用されるビット線対と、
前記ビット線対に接続されたデータ入出力回路と
を具備し、
前記メモリブロックは、前記メモリセルの読み出し動作時に、
前記ビット線対をメモリブロックごとに分断し、
分断された前記ビット線対における読み出しデータの電位状態を、前記データ入出力回路側の隣のメモリブロックの前記ビット線対に反映させる
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記メモリブロックは、前記複数のメモリセルよりも前記データ入出力回路の側に設けられ、前記ビット線対を分断可能なバンクセル回路を備え、
前記バンクセル回路は、前記読み出し動作時に、
前記ビット線対を前記メモリブロックごとに分断し、
分断された前記ビット線対における前記読み出しデータの電位状態を、前記隣のメモリブロックの前記ビット線対に反映させる
半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記バンクセル回路は、
前記ビット線対を第１電源電位にプリチャージするプリチャージ部と、
前記ビット線対を前記メモリブロックごとに分断するスイッチ部と、
前記第１ビット線に入力を接続された第１インバータと、
前記第２ビット線に入力を接続された第２インバータと、
前記第１インバータ及び前記第２インバータの出力に基づいて、分断された前記隣のメモリブロックの前記第１ビット線又は前記第２ビット線を、前記第１電源電位より低い第２電源電位にするチャージ回路と
を有する
半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
前記読み出し動作時に、
前記スイッチ部は、前記ビット線対を前記メモリブロックごとに分断し、
前記プリチャージ部は、前記ビット線対を前記第１電源電位にプリチャージした後、オフとなり、
前記第１インバータ及び前記第２インバータは、前記ビット線対における前記読み出しデータの電位状態を入力として、それぞれ出力を前記チャージ回路に出力し、
前記チャージ回路は、前記出力に基づいて、前記隣のメモリブロックの前記第１ビット線又は前記第２ビット線を第２電源電位にし、
前記データ入出力回路は、最も下位のメモリブロックの前記第１ビット線及び前記第２ビット線の電位状態に基づいて、前記データを読み出す
半導体記憶装置。
【請求項５】
請求項２乃至４のいずれか一項に記載の半導体記憶装置において、
前記読み出し動作時に、センスアンプを用いないで読み出しを行う
半導体記憶装置。
【請求項６】
請求項２乃至４のいずれか一項に記載の半導体記憶装置において、
前記複数のメモリセルは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルである
半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、
前記バンクセル回路は、前記ＳＲＡＭセルと同じ設計基準を用いたトランジスタで設計される
半導体記憶装置。
【請求項８】
請求項３に記載の半導体記憶装置において、
前記メモリセルの書き込み動作時に、
前記スイッチ部は、前記ビット線対を前記メモリブロックごとに分断し、
前記プリチャージ部は、前記ビット線対を前記第１電源電位にプリチャージした後、オフとなり、
前記スイッチ部は、前記ビット線対の前記メモリブロックごとの分断を停止し、
前記データ入出力回路は、書き込むデータに基づいて、前記第１ビット線及び前記第２ビット線にいずれか一方を高電位、他方を低電位にする
半導体記憶装置。
【請求項９】
半導体記憶装置の動作方法であって、
ここで、前記半導体記憶装置は、
複数のメモリブロックと、
前記複数のメモリブロックに共用されるビット線対と、
前記ビット線対に接続されたデータ入出力回路と
を具備し、
前記メモリブロックは、
前記ビット線対に接続された複数のメモリセルと、
前記複数のメモリセルよりも前記データ入出力回路の側に設けられ、前記ビット線対を分断可能なバンクセル回路とを備え、
前記半導体記憶装置の動作方法は、前記メモリセルの読み出し動作時に、
前記バンクセル回路が、前記ビット線対を前記メモリブロックごとに分断するステップと、
前記バンクセル回路が、分断された前記ビット線対における読み出しデータの電位状態を、前記隣のメモリブロックの前記ビット線対に反映させるステップと
を具備する
半導体記憶装置の動作方法。
【請求項１０】
請求項９に記載の半導体記憶装置の動作方法において、
前記バンクセル回路は、
前記ビット線対を第１電源電位にプリチャージするプリチャージ部と、
前記ビット線対を前記メモリブロックごとに分断するスイッチ部と、
前記第１ビット線に入力を接続された第１インバータと、
前記第２ビット線に入力を接続された第２インバータと、
前記第１インバータ及び前記第２インバータの出力に基づいて、分断された前記隣のメモリブロックの前記第１ビット線又は前記第２ビット線を、前記第１電源電位より低い第２電源電位にするチャージ回路と
を有し、
前記半導体記憶装置の動作方法は、前記読み出し動作時に、
前記分断するステップは、
前記スイッチ部が、前記ビット線対を前記メモリブロックごとに分断するステップと、
前記プリチャージ部は、前記ビット線対を前記第１電源電位にプリチャージした後、オフとなるステップと
を備え、
前記反映するステップは、
前記第１インバータ及び前記第２インバータが、前記ビット線対における前記読み出しデータの電位状態を入力として、それぞれ出力を前記チャージ回路に出力するステップと、
前記チャージ回路は、前記出力に基づいて、前記隣のメモリブロックの前記第１ビット線又は前記第２ビット線を第２電源電位にするステップと、
前記データ入出力回路は、最も下位のメモリブロックの前記第１ビット線及び前記第２ビット線の電位状態に基づいて、前記データを読み出すステップと
を備える
半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にメモリアレイが階層構造を有する半導体記憶装置に関する。
【背景技術】
【０００２】
昨今のトランジスタの微細化・低電圧化に伴い、メモリセル（例示：ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セル）の動作安定性を保つことが困難となってきている。そのような問題のある中で、更なるメモリの大容量化に伴い、１つのビット線に接続されるセルの数が増えることによるビット線容量の増大がメモリセルの安定性に更に影響を及ぼしている。
【０００３】
このような問題を防ぐために、メモリアレイを階層化（バンク化）し、ビット線を分割して、ビット線容量の低減を図る技術が知られている。例えば、特開２００８−１９８２４３号公報（特許文献１）に、階層ビット線方式を用いたＳＲＡＭとしての半導体記憶装置が記載されている。図１は、特許文献１の半導体記憶装置の構成を示すブロック図である。ただし、この図は、特許文献１の図２をそのまま引用したものであり、各符号はこの図のみに有効であり、他の図の符号とは無関係である。この半導体記憶装置は、複数のメモリセルアレイ１２（−１）と、複数のローカルビット線ＬＢＬ、ＢＬＢＬと、複数のローカルセンスアンプＬＳＡと、グローバルビット線ＧＢＬと、グローバルセンスアンプＧＳＡと、複数のダミーセルＤＣ群とを具備する。複数のメモリセルアレイ１２（−１）は、それぞれが複数のメモリセルＭＣを含む。複数のローカルビット線ＬＢＬ、ＢＬＢＬは、複数のメモリセルアレイ１２（−１）にそれぞれ設けられ、かつメモリセルアレイ１２（−１）の列を選択する。複数のローカルセンスアンプＬＳＡは、メモリセルＭＣからローカルビット線ＬＢＬ、ＢＬＢＬを介して転送されるデータを検知する。グローバルビット線ＧＢＬは、複数のメモリセルアレイ１２（−１）に共有され、かつ複数のローカルセンスアンプＬＳＡからデータが転送される。グローバルセンスアンプＧＳＡは、グローバルビット線ＧＢＬのデータを検知する。複数のダミーセルＤＣ群は、複数のローカルセンスアンプＬＳＡに対応して設けられている。ダミーセルＤＣ群を用いてグローバルビット線ＧＢＬの活性化タイミングを制御する。
【０００４】
すなわち、この半導体記憶装置は、複数のメモリセルアレイ１２と、各メモリセルアレイ１２からデータの読み出しを行うローカルセンスアンプＬＳＡと、各ローカルセンスアンプＬＳＡに対してデータの入出力を行うグローバルセンスアンプＧＳＡとを備えている。ビット線を細かく分割してビット線容量を減少させた複数のローカルビット線ＬＢＬ、ＢＬＢＬがそれぞれ複数のローカルセンスアンプＬＳＡに接続されている。このローカルセンスアンプＬＳＡがデータを増幅してグローバルビット線ＧＢＬにデータを送る。グローバルビット線ＧＢＬに接続されているグローバルセンスアンプＧＳＡがデータを確定する。このように、階層ビット線方式は、２段階のビット線／センスアンプによってメモリセルのデータを読み出す方式である。この特許文献１は、それぞれのセンスアンプを活性化するタイミングを、ダミーセルＤＣ、ダミーローカルビット線ＤＬＢＬ、ダミーグローバルビット線ＤＧＢＬ、ダミーワード線ＤＷＬを用いて最適化することを可能にしようとうする提案である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１９８２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の半導体記憶装置では、動作的な点においては、それぞれのセンスアンプＬＳＡ、ＧＳＡを活性化するタイミングを生成するのにダミーセルＤＣ、ダミーローカルビット線ＤＬＢＬ、ダミーグローバルビット線ＤＧＢＬ、ダミーワード線ＤＷＬなどを使用している。しかし、あくまでもダミーとして設けられた構成（セル、ローカルビット線、グローバルビット線、ワード線など）を用いてタイミングの最適化をするだけであり、実際に用いる構成でタイミングを生成しているわけではない。従って、ダミーとして設けられた構成の製造バラツキの影響などで、実際のメモリセルの読み出しにおける活性化のタイミングがずれてしまう可能性がある。そうなると誤センスが生じてしまうおそれがある。
【０００７】
また、構造的な点においては、各ローカルセンスアンプＬＳＡをメモリセルアレイ１２ごとに配置する必要がある。そのため、ローカルセンスアンプの配置によるメモリ領域の面積増大は避けられない。また、更なるメモリの大容量化を目指す場合、メモリ容量が増すにつれてグローバルビット線ＧＢＬが長くなり、ビット線容量が増すことになる。その場合、グローバルセンスアンプＧＳＡのサイズを増大させる必要がある。そのため、グローバルセンスアンプＧＳＡのサイズの増大によるメモリ領域の更なる面積増大は避けられない。
【０００８】
更に、グローバルビット線ＧＢＬを使用することで、ローカル配線を１層多くマクロ内で使用してしまうことになる。その結果、この半導体記憶装置を低層化向けに用いようとすると層数の増加というデメリットが出てきてしまう。面積増大や層数の増大を抑制しつつ、センスタイミング生成不要でデータを精度よく検出することを可能とする技術が望まれている。
【課題を解決するための手段】
【０００９】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明の半導体記憶装置は、複数のメモリブロック（２）と、ビット線対（ＤＬＴ、ＤＬＢ）と、データ入出力回路（３）とを具備している。メモリブロック（２）は、ビット線対（ＤＬＴ、ＤＬＢ）に接続された複数のメモリセル（３１）を備えている。ビット線対（ＤＬＴ、ＤＬＢ）は、複数のメモリブロック（２）に共用される。データ入出力回路（３）は、ビット線対（ＤＬＴ、ＤＬＢ）に接続されている。メモリブロック（２）は、メモリセル（３１）の読み出し動作時に、ビット線対（ＤＬＴ、ＤＬＢ）をメモリブロック（２）ごとに分断し、分断されたビット線対（ＤＬＴ、ＤＬＢ）における読み出しデータの電位状態を、データ入出力回路（３）側の隣のメモリブロック（２）のビット線対（ＤＬＴ、ＤＬＢ）に反映させる。
【００１１】
本発明では、ビット線対（ＤＬＴ、ＤＬＢ）をメモリブロック（２）ごとに分断している。そのため、一つのメモリブロック（２）について考えると、そのメモリブロック（２）に含まれるビット線（ＤＬＴ、ＤＬＢ）のビット線容量を考慮すればよく、他のメモリブロック（２）に含まれるビット線（ＤＬＴ、ＤＬＢ）のビット線容量を考慮する必要が無い。そのため、各メモリブロック（２）での電位状態を容易に短時間で安定化させることができる。
また、本発明では、グローバルビット線を使用せずに、分断されたビット線（例示：ＤＬＴ１、ＤＬＢ１）の電位状態（Ｌｏｗレベル／Ｈｉｇｈレベル）を、データ入出力回路（３）側の隣のメモリブロック（２）のビット線（例示：ＤＬＴ２、ＤＬＢ２）へと連続的に伝搬させて行く。そのため、特に制御することなくビット線（例示：ＤＬＴ１、ＤＬＢ１）に読み出された電位状態（データ）をデータ入出力回路（３）にまで伝搬させることができる。このため、各メモリブロック（２）での活性化タイミングの生成を不要として、データ入出力回路（３）でのデータの読み出しが可能になる。そして、グローバルビット線を用いないため、ローカル配線を少なくすることができる。それにより、低層化向けに用いたとしても、層数が増加するというようなデメリットを生じることはない。
また、本発明では、ビット線対（ＤＬＴ、ＤＬＢ）をメモリブロック（２）ごとに分断しているため、各メモリブロック（２）内でデータ（ビット線の電位状態）を、Ｈｉｇｈレベル又はＬｏｗレベルのいずれかに安定的に確定させることができる。そのため、データ入出力回路（３）は、最も近いビット線（ＤＬＴｎ、ＤＬＢｎ）の電位状態を検出すればよく、データ入出力回路（３）にセスアンプ回路を設ける必要がない。従って、センスアンプ回路を配置しなくてもよくなり面積を削減することができる。
【００１２】
また、本発明の半導体記憶装置の動作方法は、以下のステップを具備している。ここで、半導体記憶装置は、複数のメモリブロック（２）と、複数のメモリブロック（２）に共用されるビット線対（ＤＬＴ、ＤＬＢ）と、ビット線対（ＤＬＴ、ＤＬＢ）に接続されたデータ入出力回路（３）とを具備している。メモリブロック（２）は、ビット線対（ＤＬＴ、ＤＬＢ）に接続された複数のメモリセル（３１）と、複数のメモリセル（３１）よりもデータ入出力回路（３）の側に設けられ、ビット線対（ＤＬＴ、ＤＬＢ）を分断可能なバンクセル回路（３２）とを備えている。
半導体記憶装置の動作方法は、メモリセル（３１）の読み出し動作時に、バンクセル回路（３２）が、ビット線対（ＤＬＴ、ＤＬＢ）をメモリブロック（２）ごとに分断するステップと、バンクセル回路（３２）が、分断されたビット線対（ＤＬＴ、ＤＬＢ）における読み出しデータの電位状態を、隣のメモリブロック（２）のビット線対（ＤＬＴ、ＤＬＢ）に反映させるステップとを具備している。
この場合にも、上記本発明の半導体記憶装置と同様の作用・効果を得ることができる。
【発明の効果】
【００１３】
本発明により、半導体記憶装置において、面積増大や層数の増大を抑制しつつ、センスタイミング生成不要でデータを精度よく検出することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】図１は、特許文献１の半導体記憶装置の構成を示すブロック図である。
【図２】図２は、本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【図３】図３は、図２におけるメモリブロック２の構成の詳細を示すブロック図である。
【図４】図４は、本実施の形態に係る半導体記憶装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態に係る半導体記憶装置に関して、添付図面を参照して説明する。図２は、本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。半導体記憶装置１は、メモリセルアレイが階層構造を有する記憶装置である。ただし、半導体記憶装置１は、メモリ混載型のロジック回路のような半導体集積回路に含まれていても良い。半導体記憶装置１は、複数のメモリブロック２と、データ入出力回路３と、制御回路４と、ロウデコーダ５と、複数のワード線ＷＬと、複数のビット線対ＤＬＴ、ＤＬＢとを具備している。
【００１６】
複数のメモリブロック２は、行列状に配置されている。すなわち、メモリアレイが複数のメモリブロック２に分割され、階層化されて、配置されている。ただし、列方向に並べられた一列分のメモリブロック２において、よりデータ入力回路３に近い側のメモリブロック２を「下位側」のメモリブロック２、データ入力回路３から遠い側のメモリブロック２を「上位側」のメモリブロック２ともいう。メモリブロック２は、メモリセルアレイ１１と、メモリセルアレイ１１よりもデータ入力回路３の側に設けられたバンク回路１２とを備えている。
【００１７】
メモリセルアレイ１１は、行列状に配列された複数のメモリセル３１を有している。複数のメモリセル３１は、Ｘ方向に伸びＹ方向に並んだ複数のワード線ＷＬと、Ｙ方向に伸びＸ方向に並んだ複数のビット線対ＤＬＴ、ＤＬＢとの交点の各々に対応して設けられている。バンク回路１２は、Ｘ方向に並んで設けられた複数のバンクセル回路３２を有する。バンクセル回路３２の詳細は後述される。
【００１８】
複数のビット線対ＤＬＴ、ＤＬＢは、Ｙ方向に伸び、Ｘ方向に並んで設けられている。ビット線対ＤＬＴ、ＤＬＢは、Ｙ方向に並んだ複数のメモリブロック２に接続され、共用される。ビット線対ＤＬＴ、ＤＬＢは、ビット線ＤＬＴと、それに相補的なビット線ＤＬＢとの組である。複数のメモリセル３１の列（Ｙ方向）ごとに設けられ、各列の複数のメモリセル３１及びバンクセル回路３２に接続されている。
【００１９】
データ入出力回路３は、選択されたビット線対ＤＬＴ、ＤＬＢの電位状態を読み出しデータとして出力する。複数のビット線対ＤＬＴ、ＤＬＢの一端に接続されている。データ入出力回路３は、セレクタ回路２１を備えている。セレクタ回路２１は、複数のビット線対ＤＬＴ、ＤＬＢから一つのビット線対ＤＬＴ、ＤＬＢを選択する。
【００２０】
複数のワード線ＷＬは、Ｘ方向に伸び、Ｙ方向に並んで設けられている。複数のワード線ＷＬは、メモリセルアレイ１１の行（Ｘ方向）ごとに設けられ、各行の複数のメモリセル３１に接続されている。
【００２１】
ロウデコーダ５は、複数のワード線ＷＬの一端に接続されている。ロウデコーダ５は、複数のワード線ＷＬから一つのワード線ＷＬを選択する。
【００２２】
制御回路４は、ロウデコーダ５やデータ入出力回路３を含む周辺回路を制御する。
【００２３】
本実施の形態では、図に示すようにバンク回路１２（バンクセル回路３２）はメモリブロック２中に配置している。このとき、例えば、メモリセル３１の行数を１６行や３２行などとしてメモリセルアレイ１１を構成する。その場合、メモリセル３１の行数に対応してビット線対ＤＬＴ、ＤＬＢは、１６対や３２対などとなり、バンク回路１２のバンクセル回路３２は、１６個や３２個などとなる。なお、上記説明ではバンク回路１２とメモリセルアレイ１１とは別構成となっているが、バンク回路１２がメモリセルアレイ１１に含まれていてもよい。
【００２４】
図３は、図２におけるメモリブロック２の構成の詳細を示すブロック図である。この図では、Ｘ方向に並んだ複数のビット線対ＤＬＴ、ＤＬＢのうち一対のビット線対ＤＬＴ、ＤＬＢを例示して説明するが、他のビット線対ＤＬＴ、ＤＬＢについても同様である。メモリブロック２は、既述のようにメモリセルアレイ１１と、バンク回路１２とを備えている。
【００２５】
メモリセルアレイ１１は、Ｙ方向に配置された複数のメモリセル３１を有している。
メモリセル３１は、Ｙ方向に伸びるビット線対ＤＬＴ、ＤＬＢと、Ｘ方向に伸びるワード線ＷＬにそれぞれ接続されている。例えば、１行目のメモリセル３１はワード線ＷＬ１に、ｉ行目のメモリセル３１はワード線ＷＬｉにそれぞれ接続されている。メモリセル３１は、データを記憶する。ＳＲＡＭセルに例示される。以下では、ＳＲＡＭセルの場合について説明する。メモリセル３１は、二つのアクセストランジスタと記憶部とを有している。一方のアクセストランジスタは、例えばＮＭＯＳトランジスタであり、ソース／ドレインの一方をビット線ＤＬＴに、他方を記憶部（二つのインバータの入力と出力との接続で表示）の一方の入力に、ゲートをワード線ＷＬ（例えば、１行目のメモリセル３１ならワード線ＷＬ１、ｉ行目のメモリセル３１ならワード線ＷＬｉ）にそれぞれ接続されている。他方のアクセストランジスタは、例えばＮＭＯＳトランジスタであり、ソース／ドレインの一方をビット線ＤＬＢに、他方を記憶部の他方の入力に、ゲートをワード線ＷＬ（例えば、１行目のメモリセル３１ならワード線ＷＬ１、ｉ行目のメモリセル３１ならワード線ＷＬｉ）にそれぞれ接続されている。ただし、本実施の形態のメモリセル３１は、このＳＲＡＭセルに限定されるものではなく、ビット線対の電圧差に基づいてデータを読み出す方式のマルチポートセルなど他の種類のメモリセルやシングルエンド構成のメモリセルに対しても同様に適用可能である。
【００２６】
バンク回路１２は、Ｙ方向にメモリセル３１と並んで設けられたバンクセル回路３２を有している。
バンクセル回路３２は、ビット線対ＤＬＴ、ＤＬＢと、プリチャージ信号ＰＣの供給ラインと、書き込み選択信号ＷＳＥＬの供給ラインとに接続されている。バンクセル回路３２は、ビット線対ＤＬＴ、ＤＬＢにおける電位状態を、データ入出力回路３の側に隣接するメモリブロック２のビット線対ＤＬＴ、ＤＬＢに反映させる。バンクセル回路３２は、プリチャージ部４０と、インバータ４１、４２と、チャージ部４３、スイッチ部４４とを含んでいる。
【００２７】
プリチャージ部４０は、ビット線対ＤＬＴ、ＤＬＢを電源電圧ＶＤＤにプリチャージする。プリチャージ部４０は、ＰＭＯＳトランジスタＰＴ１、ＰＴ２に例示される。ＰＭＯＳトランジスタＰＴ１は、ソースを電源電圧ＶＤＤに、ドレインをビット線ＤＬＴに、ゲートをプリチャージ信号ＰＣの供給ライン接続されている。ＰＭＯＳトランジスタＰＴ２は、ソースを電源電圧ＶＤＤに、ドレインをビット線ＤＬＢに、ゲートをプリチャージ信号ＰＣの供給ライン接続されている。
【００２８】
インバータ４１は、入力をビット線ＤＬＴに接続されている。インバータ４１は、例えば、ソースを電源電圧ＶＤＤに、ゲートをビット線ＤＬＴにそれぞれ接続されたＰＭＯＳトランジスタＰＴ３と、ソースを接地電圧ＶＳＳに、ゲートをビット線ＤＬＴに、ドレインをＰＭＯＳトランジスタＰＴ３のドレインにそれぞれ接続されたＮＭＯＳトランジスタＮＴ３との組に例示される。インバータ４２は、入力をビット線ＤＬＢに接続されている。インバータ４２は、例えば、ソースを電源電圧ＶＤＤに、ゲートをビット線ＤＬＢにそれぞれ接続されたＰＭＯＳトランジスタＰＴ４と、ソースを接地電圧ＶＳＳに、ゲートをビット線ＤＬＢに、ドレインをＰＭＯＳトランジスタＰＴ４のドレインにそれぞれ接続されたＮＭＯＳトランジスタＮＴ４との組に例示される。
【００２９】
チャージ部４３は、インバータ４１、４２の出力に基づいて、ビット線ＤＬＴ、ＤＬＢをＬｏｗ電位にする。チャージ部４３は、ＮＭＯＳトランジスタＮＴ５、ＮＴ１、ＮＴ２の組に例示される。ＮＭＯＳトランジスタＮＴ５は、ソースを接地電圧ＶＳＳに、ゲートをプリチャージ信号ＰＣの供給ラインにそれぞれ接続されている。ＮＭＯＳトランジスタＮＴ１は、ソースをＮＭＯＳトランジスタＮＴ５のドレインに、ゲートをインバータ４１の出力に、ドレインをビット線ＤＬＴにそれぞれ接続されている。ＮＭＯＳトランジスタＮＴ２は、ソースをＮＭＯＳトランジスタＮＴ５のドレインに、ゲートをインバータ４２の出力に、ドレインをビット線ＤＬＢにそれぞれ接続されている。
【００３０】
スイッチ部４４は、書き込み選択信号ＷＳＥＬ（メモリブロック２−１（後述）に供給される書き込み選択信号はＷＳＥＬ１）に基づいてビット線対ＤＬＴ、ＤＬＢを分断する。スイッチ部４４は、トランファーゲートに例示され、この図では、ＮＭＯＳトランジスタＮＴ６、ＮＴ７に例示される。ＮＭＯＳトランジスタＮＴ６は、ゲートを書き込み選択信号ＷＳＥＬの供給ラインに、ソース／ドレインをビット線ＤＬＴの途中に割り込ませるように配置されている。ＮＭＯＳトランジスタＮＴ７は、ゲートを書き込み選択信号ＷＳＥＬの供給ラインに、ソース／ドレインをビット線ＤＬＢの途中に割り込ませるように配置されている。
【００３１】
ただし、この図において、メモリブロック２は、データ入出力回路３から遠い方から順にメモリブロック２−１、メモリブロック２−２、…、メモリブロック２−ｎのように記載している。そして、このうちメモリブロック２−１を例示してその構成を示している。このとき、前述したように、列方向に並んだこれら一列分のメモリブロック２において、メモリブロック２−１の側を「上位側」、メモリブロック２−ｎの側を「下位側」ともいう。また、例えば、メモリブロック２−１に供給される書き込み選択信号はＷＳＥＬ１、メモリブロック２−ｎに供給される書き込み選択信号はＷＳＥＬｎである。ただし、機能的に区別不要の場合には書き込み選択信号はＷＳＥＬのように記載する。また、ビット線対ＤＬＴ、ＤＬＢは、メモリブロック２−１からデータ入出力回路３まで一体的に連なっているが、そのうち、メモリブロック２−１内のものをビット線対ＤＬＴ１、ＤＬＢ１、メモリブロック２−２内のものをビット線対ＤＬＴ２、ＤＬＢ２、…、メモリブロック２−ｎ内のものをビット線対ＤＬＴｎ、ＤＬＢｎのように記載している。
【００３２】
上記のバンクセル回路３２は、４つのＰＭＯＳトランジスタと７つのＮＭＯＳトランジスタから構成されている。このように、バンクセル回路３２の素子数が少なくて済むことで、本実施の形態におけるバンク回路１２は、従来知られているようなバンク回路よりも面積削減が可能である。更に、バンクセル回路３２は、レイアウトにおいて空き空間を有しているので、例えば、ウェルへの電位供給部であるＴＡＰセル（吊りセル）を組み合わせて配置することで、バンク回路１２を導入することによる面積の増大を抑制することができる。
【００３３】
また、バンクセル回路３２は、複数のメモリセル３１が連なるビット線対ＤＬＴ、ＤＬＢの途中に、メモリセル３１と並んで、メモリセル３１に類似した素子構成で配置されている。例えば、図３のバンクセル回路３２はＳＲＡＭセルに類似した素子構成で配置されている。したがって、バンクセル回路３２に流れる電流や印加される電圧は、ＳＲＡＭセルと同程度ということができる。従って、バンクセル回路３２に用いられるＮＭＯＳトランジスタやＰＭＯＳトランジスタのような素子は、ＳＲＡＭセルと同様の設計基準に基づいて設計した素子を用いることができる。すなわち、ＳＲＡＭセルと同様の設計基準に基づいて設計した素子を用いることができる。このように、バンクセル回路３２では、それぞれのトランジスタを、小型で小面積であるＳＲＡＭセル用のトランジスタで構成することができるので、更なる面積削減が可能となる。
【００３４】
また、ビット線対は階層化する必要はなく、グローバルビット線を用いる必要がないため、ローカル配線を少なくすることができる。それにより、低層化向けに用いたとしても、層数が増加するというようなデメリットを生じることはない。
【００３５】
また、後述されるように、読み出し用にセンスアンプ回路を用いる必要がないため、センスアンプ回路の分だけ更に面積削減が可能となる。
【００３６】
次に、本実施の形態に係る半導体記憶装置の動作について説明する。ここでは、メモリブロック２−１〜２−ｎのうち、メモリブロック２−１のｉ番目のメモリセル３１を選択して、読み出し／書き込みを行う場合を例に説明する。
【００３７】
図４は、本実施の形態に係る半導体記憶装置の動作を示すタイミングチャートである。（ａ）はプリチャージ信号ＰＣを示している。（ｂ）は書き込み選択信号ＷＳＥＬを示している。ここでは、メモリブロック２−１を選択する場合であるため、ＷＳＥＬ１〜ＷＳＥＬｎまで全て同じように活性化する必要があり、本図ではまとめて代表して、ＷＳＥＬとして示している。（ｃ）はワード線ＷＬｉの電位を示している。（ｄ１）、（ｄ２）、（ｄ３）、…、（ｄｎ）はそれぞれビット線対ＤＬＴ１、ＤＬＢ１、ビット線対ＤＬＴ２、ＤＬＢ２、ビット線対ＤＬＴ３、ＤＬＢ３、…、ビット線対ＤＬＴｎ、ＤＬＢｎの電位を示している。（ｅ）はデータ入出力回路３の出力信号Ｑを示している。（ｆ）はデータ入出力回路３のデータ信号Ｄを示している。また、ここでは、図３の回路構成においてメモリブロック２−１のｉ行目（ワード線ＷＬｉに接続）のメモリセル３１に対して読み出し又は書き込みが行われる場合を例にして説明する。
【００３８】
（１）プリチャージ動作（〜時刻ｔ１、時刻ｔ５〜ｔ６など）
プリチャージ時には、書き込み選択信号ＷＳＥＬをＬｏｗレベルに、プリチャージ信号ＰＣをＬｏｗレベルにそれぞれ設定する。ワード線ＷＬは非選択である。それにより、スイッチ部４４のＮＭＯＳトランジスタＮＴ６、ＮＴ７がそれぞれＯＦＦになる。その結果、ビット線対ＤＬＴ１、ＤＬＢ１、ビット線対ＤＬＴ２、ＤＬＢ２、ビット線対ＤＬＴ３、ＤＬＢ３、…、ビット線対ＤＬＴｎ、ＤＬＢｎは互いに分断される。更に、プリチャージ部４０のＰＭＯＳトラジスタＰＴ１、ＰＴ２がそれぞれＯＮになる。その結果、ビット線対ＤＬＴ１、ＤＬＢ１、ビット線対ＤＬＴ２、ＤＬＢ２、ビット線対ＤＬＴ３、ＤＬＢ３、…、ビット線対ＤＬＴｎ、ＤＬＢｎはそれぞれＨｉｇｈレベルにプリチャージされる（〜時刻ｔ１）。
【００３９】
（２）読み出し動作（時刻ｔ１〜時刻ｔ５）
読み出し動作時には、まず、プリチャージ信号ＰＣをＨｉｇｈレベルに設定し、プリチャージを完了させる（時刻ｔ１）。その後、書き込み選択信号ＷＳＥＬをＬｏｗレベルに維持したまま、メモリブロック２−１の読み出し対象のメモリセル３１のワード線ＷＬｉをＨｉｇｈレベルする（時刻ｔ２）。それにより、メモリセル３１のアクセストランジスタであるＮＭＯＳトランジスタがＯＮになり、メモリセル３１が開いてデータがビット線対ＤＬＴ１、ＤＬＢ１に読み出される（時刻ｔ３１）。ただし、書き込み選択信号ＷＳＥＬがＬｏｗレベルに設定されているので、スイッチ部４４のＮＭＯＳトランジスタＮＴ６、ＮＴ７はＯＦＦのままであり、ビット線対ＤＬＴ１、ＤＬＢ１、ビット線対ＤＬＴ２、ＤＬＢ２、ビット線対ＤＬＴ３、ＤＬＢ３、…、ビット線対ＤＬＴｎ、ＤＬＢｎが互いに分断されている状態になっている。そのため、メモリセル３１に対するビット線容量（この場合、ビット線対ＤＬＴ１、ＤＬＢ１の容量）は著しく削減される。その結果、ビット線対ＤＬＴ１、ＤＬＢ１の読み出し電位を短時間で安定させることができる。
【００４０】
このとき、例えばビット線ＤＬＴ１が、データ“０”側のビット線としてＬｏｗレベルに引かれた場合（時刻ｔ３１）、ビット線ＤＬＴ１に入力が接続されているインバータ４１の出力がＨｉｇｈレベルとなる。その結果、その出力の出力先のチャージ部４３のＮＭＯＳトランジスタＴＮ１がＯＮとなる。ここで、プリチャージ信号ＰＣがＨｉｇｈレベルのため、チャージ部４３のＮＭＯＳトランジスタＮＴ５もＯＮになっている。そのため、スイッチ部４４のＮＭＯＳトランジスタＮＴ６よりも下位側（メモリブロック２−２側）のビット線ＤＬＴ２は、プリチャージされたＨｉｇｈレベルの状態から、接地電圧ＶＳＳの電位状態すなわち、Ｌｏｗレベルになる（時刻ｔ３２）。すなわち、バンクセル回路３２により、ビット線ＤＬＴ１の電位状態が、ビット線ＤＬＴ２の電位状態に反映される。以下同様にして、最も下位のメモリブロック２−ｎのビット線ＤＬＴｎが、プリチャージされたＨｉｇｈレベルの状態から、Ｌｏｗレベルになる（時刻ｔ３ｎ）。
【００４１】
一方、上記場合において、ビット線ＤＬＢ１はプリチャージされたＨｉｇｈレベルのままに維持される（時刻ｔ３１）。その場合、ビット線ＤＬＢ１に入力が接続されているインバータ４２の出力がＬｏｗレベルとなる。その結果、その出力の出力先のチャージ部４３のＮＭＯＳトランジスタＴＮ２がＯＦＦとなる。そのため、スイッチ部４４のＮＭＯＳトランジスタＮＴ７よりも下位側（メモリブロック２−２側）のビット線ＤＬＢ２は、プリチャージされたＨｉｇｈレベルの状態をそのまま維持する（時刻ｔ３２）。すなわち、バンクセル回路３２により、ビット線ＤＬＢ１の電位状態が、ビット線ＤＬＢ２の電位状態に反映される。以下同様にして、最も下位のメモリブロック２−ｎのビット線ＤＬＢｎが、プリチャージされたＨｉｇｈレベルの状態をそのまま維持する（時刻ｔ３ｎ）。
【００４２】
データ入出力回路３は、セレクタ回路２１を介してビット線ＤＬＴｎ、ＤＬＢｎの電位状態（ビット線ＤＬＴｎがＬｏｗレベル、ビット線ＤＬＢｎがＨｉｇｈレベル）を検出して、そのまま読み出しデータとして出力する（時刻ｔ４）。その後、所定時間の経過後に、プリチャージ信号ＰＣをＬｏｗレベルに設定して、再びプリチャージ状態になる（時刻ｔ５）。すなわち、書き込み選択信号ＷＳＥＬがＬｏｗレベルに、プリチャージ信号ＰＣがＬｏｗレベルにそれぞれ設定される。ワード線ＷＬは全て（ＷＬ１〜ＷＬｉ）非選択である。ここで、所定時間は、メモリブロック２−１〜メモリブロック２−ｎまでの電位状態の伝搬時間に所定のマージンを加えた時間である。この伝搬時間は実験又はシミュレーションにより決定される。例えば、出力信号Ｑの変化からのフィードバック回路により設定することも可能である。この場合、ビット線ＤＬＴｎ、ＤＬＢｎの電位状態をそのままデータ入出力回路３の出力にできるので、データ出力（時刻ｔ４）とプリチャージ状態（時刻ｔ５）とがかぶらないように所定時間を設定するのは容易である。
【００４３】
このように、本実施の形態では、ビット線ＤＬＴ、ＤＬＢをメモリブロック２−ｋ（ｋ＝１〜ｎ）ごとに分断している。そのため、一つのメモリブロック２−ｋについて考えると、そのメモリブロック（２）に含まれるビット線ＤＬＴｋ、ＤＬＢｋのビット線容量を考慮すればよく、他のメモリブロック２−ｊ（ｊ＝１〜ｎ、ｊ≠ｋ）のビット線ＤＬＴｊ、ＤＬＢｊのビット線容量を考慮する必要が無くなる。そのため、メモリブロック２−ｋでの電位状態を容易に短時間で安定化させることができる。
【００４４】
また、グローバルビット線を使用せずに、分断されたビット線（例示：ＤＬＴ１、ＤＬＢ１）の電位状態（Ｌｏｗレベル／Ｈｉｇｈレベル）を、バンクセル回路３２のインバータ４１、４２とスイッチ部４３（のＮＭＯＳトランジスタＮＴ１、ＮＴ２）とを用いて、下位のビット線（例示：ＤＬＴ２、ＤＬＢ２）へと連続的に伝搬させて行く。そのため、特に制御することなくビット線（例示：ＤＬＴ１、ＤＬＢ１）に読み出された電位状態（データ）を最も下位のビット線ＤＬＴｎ、ＤＬＢｎに伝搬させることができる。このため、各メモリブロック２での活性化タイミングの生成を不要として、データ入出力回路３でのデータの読み出しが可能になる。
【００４５】
このとき、読み出し動作時に発生する電流に関して、読み出し対象のメモリセル３１を含むメモリブロック２（例示：メモリブロック２−ｋ、ｋ＞１）より上位のメモリブロック２（例示：メモリブロック２−１〜２−（ｋ−１））のビット線ＤＬＴ、ＤＬＢ（例示：ＤＬＴ１、ＤＬＢ１〜ＤＬＴ（ｋ−１）、ＤＬＢ（ｋ−１））には電位状態の振幅の変動は起こらない。すなわち、その上位のメモリブロック２のビット線ＤＬＴ、ＤＬＢに電流は発生しないので、その分消費電力の削減になる。
【００４６】
また、本実施の形態では、各メモリブロック２内でデータ（ビット線の電位状態）を、Ｈｉｇｈレベル又はＬｏｗレベルのいずれかに確定させている。そのため、データ入出力回路３は、セレクタ回路２１を介して得られる最も下位のメモリブロック２ｎの既にレベルが確定している、ビット線ＤＬＴ、ＤＬＢの電位状態をそのまま検出すればよく、一般的に行われているような、データ入出力回路３にセスアンプ回路を設けてビット線ＤＬＴ、ＤＬＢの小振幅の電位状態を大振幅へセンスする必要がない。従って、小振幅→大振幅への増幅用のセンスアンプ回路を配置しなくてもよくなり面積を削減することができる。
【００４７】
更に、上記の図３を用いた説明ではビット線対ＤＬＴ、ＤＬＢが１列のみの説明を行っていたが、１ビット中に複数列配置されるような構成の場合であっても、セレクタ回路２１でビット線対ＤＬＴ、ＤＬＢを選択しさえすれば、複数列で共有させるようなグローバルセンスアンプは不要である。そのため、同一列以外であればパラレルで動作させることによって、動作を速めることが可能になる。
【００４８】
（３）書き込み動作（時刻ｔ６〜時刻ｔ１０）
書き込み動作時には、プリチャージ信号ＰＣをＨｉｇｈレベルに設定し、プリチャージを完了させる（時刻ｔ６）。その後、書き込み選択信号ＷＳＥＬをＨｉｇｈレベルにして、メモリブロック２−１〜２−ｎのスイッチ部４４のＮＭＯＳトランジスタＮＴ６、ＮＴ７をＯＮにする。それにより、ビット線対ＤＬＴ、ＤＬＢは、通常の分断されていないビット線対ＤＬＴ、ＤＬＢと同じ状態になる。そして、メモリブロック２−１の書き込み対象のメモリセル３１のワード線ＷＬｉをＨｉｇｈレベルする（時刻ｔ７）。そのため、従来通りの方法でデータを書き込むことができる。すなわち、データ入出力回路３にデータが入力されると（時刻ｔ８）、そのデータに対応して、ビット線対ＤＬＴ、ＤＬＢのいずれか一方がＨｉｇｈレベル、他方がＬｏｗレベルになる（時刻ｔ９）。その結果、メモリブロック２−１の書き込み対象のメモリセル３１にアクセストランジスタを介してデータが書込まれる。その後、書き込み選択信号ＷＳＥＬをＬｏｗレベルにし、プリチャージ信号ＰＣをＬｏｗレベルに設定して、再びプリチャージ状態になる（時刻ｔ１０）。
【００４９】
このとき、例えば、ビット線ＤＬＢをＬｏｗレベルにする場合、ビット線が長い場合には、完全なＬｏｗレベルに達するまでにある程度の時間がかかる。その場合、バンクセル回路３２のインバータ４２近傍のビット線ＤＬＢがＬｏｗレベルであるが十分にＬｏｗレベルになりきっていない場合、インバータ４２の入力がＬｏｗレベルとなり、出力がＨｉｇｈレベルとなるので、チャージ部４３のＮＭＯＳトランジスタＮＴ２がＯＮになる。このとき、プリチャージ信号ＰＣはＨｉｇｈレベルであるから、ＮＭＯＳトラジスタＮＴ５もＯＮである。その結果、ＮＭＯＳトランジスタＮＴ２に接続されたビット線ＤＬＢは、接地電圧ＶＳＳに接続され接地されることになる。従って、各メモリブロック２においてビット線ＤＬＢは接地されるため、極めて短時間にＬｏｗレベルに達することができる。これは、ビット線ＤＬＴをＬｏｗレベルにする場合も同様である。
【００５０】
また、ビット線ＤＬＴをＨｉｇｈレベルにする場合、各メモリブロック２においてプリチャージ部４０により個別にプリチャージしているので、メモリブロック２ごとに十分に安定的なＨｉｇｈレベルとすることができる。
【００５１】
また、上記の書き込み動作では、選択するメモリブロックが２−１という最上位にあるメモリブロックを例にしたため、時刻ｔ６〜時刻１０において、全てのメモリブロック２−１〜２−ｎの書き込み選択信号ＷＳＥＬ１〜ＷＳＥＬｎをＨｉｇｈレベルにしている。しかし、このとき、書き込み対象のメモリセル３１を含むメモリブロック２が最上位ではなく、任意の位置にあるメモリブロック２内のメモリセル３１を書き込み選択とする場合、その任意の位置にあるメモリブロック２（例示：メモリブロック２−ｋ、ｋ＞１）より上位のメモリブロック２（例示：メモリブロック２−１〜２−（ｋ−１））の書き込み選択信号ＷＳＥＬ（例示：書き込み選択信号ＷＳＥＬ１〜ＷＳＥＬｋ−１）をＬｏｗレベルにしてもよい。または、一つ上位のメモリブロック２（例示：メモリブロック２−（ｋ−１））の書き込み選択信号ＷＳＥＬ（例示：書き込み選択信号ＷＳＥＬｋ−１）だけをＬｏｗレベルにしてもよい。これらいずれの場合にも、当該上位のメモリブロック２のビット線ＤＬＴ、ＤＬＢ（例示：ＤＬＴ１、ＤＬＢ１〜ＤＬＴ（ｋ−１）、ＤＬＢ（ｋ−１））には電位状態の振幅の変動は起こらない。すなわち、当該上位のメモリブロック２のビット線ＤＬＴ、ＤＬＢに電流は発生しないので、その分消費電力の削減になる。
【００５２】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【００５３】
ＷＬ    ワード線
ＤＬＴ、ＤＬＢ    ビット線（対）
１    半導体記憶装置
２（−１〜ｎ）    メモリブロック
３    データ入出力回路
４    制御回路
５    ロウデコーダ
１１    メモリセルアレイ
１２    バンク回路
２１    セレクタ回路
３１    メモリセル
３２    バンクセル回路
４０    プリチャージ部
４１、４２    インバータ
４３    チャージ部
４４    スイッチ部
【図１】
2012043502.tif 000003
【図２】
2012043502.tif 000004
【図３】
2012043502.tif 000005
【図４】
2012043502.tif 000006