(57)【要約】      （修正有）【課題】基準素子におけるディスターバンスの発生を防止することができる磁気メモリデバイスを提供する。【解決手段】基準セル２８が、基準素子２０を含む。基準素子は、固定磁化層２１、絶縁層２２、自由磁化層２３を含み、自由磁化層の磁化方向は固定磁化層の磁化方向と反平行であり、メモリセル１８の磁気抵抗素子１０が平行状態のときの抵抗値と反平行状態のときの抵抗値との間の抵抗値を有する。基準素子に、基準素子の固定磁化層から自由磁化層に向かう読出電流を流し、磁気抵抗素子の抵抗値と、基準素子の抵抗値との大小関係に依存する物理量を検出することにより、情報の読出しを行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
固定磁化層、絶縁層、自由磁化層が積層され、固定磁化層の磁化方向と自由磁化層の磁化方向とが平行である平行状態と、固定磁化層の磁化方向と自由磁化層の磁化方向とが反平行である反平行状態とを取り得る磁気抵抗素子を、各々が含む複数のメモリセルと、
固定磁化層、絶縁層、自由磁化層が積層され、自由磁化層の磁化方向は固定磁化層の磁化方向と反平行であり、前記メモリセルの磁気抵抗素子が平行状態のときの抵抗値と反平行状態のときの抵抗値との間の抵抗値を有する基準素子を含む基準セルと
を有する磁気メモリデバイスの駆動方法であって、
前記基準素子に、該基準素子の前記固定磁化層から前記自由磁化層に向かう読出電流を流し、前記磁気抵抗素子の抵抗値と、前記基準素子の抵抗値との大小関係に依存する物理量を検出することにより、情報の読出しを行う磁気メモリデバイスの駆動方法。
【請求項２】
さらに、書込時には、前記磁気抵抗素子の前記自由磁化層の磁化方向を、スピントランスファー効果により制御する請求項１に記載の磁気メモリデバイスの駆動方法。
【請求項３】
基板の上に形成された複数のメモリセルであって、前記メモリセルの各々が磁気抵抗素子を含み、前記磁気抵抗素子の各々は、固定磁化層、絶縁層、及び自由磁化層を含み、固定磁化層の磁化方向と自由磁化層の磁化方向とが平行である平行状態と、固定磁化層の磁化方向と自由磁化層の磁化方向とが反平行である反平行状態とを取り得る前記複数のメモリセルと、
前記基板の上に形成された基準セルであって、前記基準セルは、固定磁化層、絶縁層、自由磁化層が積層された基準素子を含み、該基準素子の自由磁化層の磁化方向は固定磁化層の磁化方向と反平行であり、前記基準素子の抵抗値は、前記磁気抵抗素子が平行状態のときの抵抗値より高く、反平行状態のときの抵抗値より低い前記基準セルと、
前記基板の上に形成された駆動回路であって、前記メモリセルのうち選択されたメモリセルの前記磁気抵抗素子に、該磁気抵抗素子の自由磁化層から固定磁化層に向かう読出電流を流し、前記基準素子に、該基準素子の固定磁化層から自由磁化層に向かう読出電流を流し、前記磁気抵抗素子の抵抗と前記基準素子の抵抗との大小関係に依存する物理量を発生する前記駆動回路と
を有する磁気メモリデバイス。
【請求項４】
前記駆動回路は、前記基板の上に形成された複数のワード線、複数のメモリセルビット線、メモリセルソース線、基準セルビット線、基準セルソース線、及び電源線を含み、
前記ワード線の各々は第１の方向に延在し、
前記メモリセルビット線、及び前記基準セルビット線は、前記第１の方向と交差する方向に延在し、
前記メモリセルは、前記ワード線と前記メモリセルビット線との交差箇所に対応して配置され、前記磁気抵抗素子と直列に接続されたメモリセルトランジスタを含み、
前記基準セルは、前記ワード線と前記基準セルビット線との交差箇所に対応して配置され、前記基準素子と直列に接続された基準セルトランジスタを含み、
前記メモリセルトランジスタのゲート、及び前記基準セルトランジスタのゲートが、対応する前記ワード線に接続され、
前記磁気抵抗素子の一方の端子が、対応するメモリセルビット線に接続され、他方の端子が、前記メモリセルトランジスタを介して、対応する前記メモリセルソース線に接続され、
前記基準素子の一方の端子が、前記基準セルビット線に接続され、他方の端子が、前記基準セルトランジスタを介して、前記基準セルソース線に接続され、
前記磁気抵抗素子及び前記基準素子は、固定磁化層、絶縁層、及び自由磁化層の積層順の点で同一の構成を有し、前記磁気抵抗素子の固定磁化層及び自由磁化層のうち下側の磁化層が前記メモリセルトランジスタに接続され、前記基準素子の固定磁化層及び自由磁化層のうち下側の磁化層が前記基準セルトランジスタに接続されている請求項３に記載の磁気メモリデバイス。
【請求項５】
前記駆動回路は、前記基板の上に形成された複数のワード線、複数のメモリセルビット線、メモリセルソース線、基準セルビット線、基準セルソース線、及び電源線を含み、
前記ワード線の各々は第１の方向に延在し、
前記メモリセルビット線、及び前記基準セルビット線は、前記第１の方向と交差する方向に延在し、
前記メモリセルは、前記ワード線と前記メモリセルビット線との交差箇所に対応して配置され、前記磁気抵抗素子と直列に接続されたメモリセルトランジスタを含み、
前記基準セルは、前記ワード線と前記基準セルビット線との交差箇所に対応して配置され、前記基準素子と直列に接続された基準セルトランジスタを含み、
前記メモリセルトランジスタのゲート、及び前記基準セルトランジスタのゲートが、対応する前記ワード線に接続され、
前記磁気抵抗素子の一方の端子は、対応する前記メモリセルビット線に接続され、他方の端子は、前記メモリセルトランジスタを介して前記メモリセルソース線に接続され、
前記基準素子の一方の端子は、前記基準セルビット線に接続され、他方の端子は、前記基準セルトランジスタを介して前記基準セルソース線に接続され、
前記磁気抵抗素子及び前記基準素子は、固定磁化層、絶縁層、及び自由磁化層の積層順の点で同一の構成を有し、前記磁気抵抗素子の下側の磁化層が前記メモリセルトランジスタに接続され、前記基準素子の上側の磁化層が前記基準セルトランジスタに接続されている請求項３に記載の磁気メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗素子を用いた磁気メモリデバイスの駆動方法及び磁気メモリデバイスに関する。
【背景技術】
【０００２】
スピントランスファートルク磁気メモリ（ＳＰＲＡＭ）の各メモリセルの状態を判定する基準素子として、ＭＯＳトランジスタを用いる方法が提案されている。ＭＯＳトランジスタの抵抗が、メモリセルのトンネル磁気抵抗（ＴＭＲ）素子の反平行（高抵抗）状態の抵抗値と、平行（低抵抗）状態の抵抗値との中間の値になるように設定される。
【０００３】
基準素子として、反平行状態のＴＭＲ素子と、平行状態のＴＭＲ素子とを用いる方法が提案されている。この方法では、反平行状態のＴＭＲ素子を流れる電流と、平行状態のＴＭＲ素子を流れる電流との平均値が、メモリセルの状態を判定するための基準電流として用いられる。
【０００４】
基準素子として、平行状態のＴＭＲ素子を用いる方法が提案されている。この方法では、基準素子として用いられるＴＭＲ素子の面積が、メモリセルのＴＭＲ素子の面積より小さい。逆に、基準素子として、反平行状態のＴＭＲ素子を用いる方法が提案されている。この方法では、基準素子として用いられるＴＭＲ素子の面積が、メモリセルのＴＭＲ素子の面積より大きい。これらの構成により、基準素子の抵抗値を、メモリセルの反平行状態の抵抗値と、平行状態の抵抗値との中間の値とすることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２１０３９６号公報
【非特許文献】
【０００６】
【非特許文献１】T. Kawahara et al., “2Mb Spin-Transfer Torque RAM (SPRAM) with Bit-by-Bit Bidirectional Current Write and Parallelizing-Direction Current Read”, ISSCC 2007/SESSION 26/NON-VOLATILE MEMORIES/26.5, pp.480-481, p.617
【非特許文献２】R. Takemura et al., “32-Mb 2T1R SPRAM with localized bi-directional write driver and '1'/'0' dual-array equalized reference cell”, 2009 Symposium on VLSI Circuits Digest of Technical Papers, pp.84-85
【発明の概要】
【発明が解決しようとする課題】
【０００７】
基準素子としてＭＯＳトランジスタを用いる場合には、ＭＯＳトランジスタの抵抗値を所定の値に設定するために、ゲート電圧制御回路が必要である。
【０００８】
メモリセルのＴＭＲ素子に流す読出電流は、通常、ＴＭＲ素子が平行状態になる向き（以下、「平行化方向」という。）、すなわち自由磁化層から固定磁化層に流れる向きに流される。この向きに読出電流を流すことにより、反平行状態になる向き（以下、「反平行化方向」という。）に読出電流を流す場合に比べて、ディスターブ耐性を高くすることができる。基準素子にも、メモリセルのＴＭＲ素子と同一方向の読出電流が流れる。
【０００９】
基準素子に、反平行状態のＴＭＲ素子を用いた場合、反平行状態のＴＭＲ素子にも平行化方向の読出電流が流れることになる。基準素子に流す平行化方向の読出電流は、反平行状態から平行状態に遷移する電流閾値よりも小さくなるように設定される。このため、通常の読出しでは、基準素子が反平行状態から平行状態に遷移してしまうことはない。ところが、基準素子へのアクセス頻度は、メモリセルへのアクセス頻度よりも大幅に高い。アクセス頻度が高いために、基準素子の状態が、反平行状態から平行状態に遷移してしまうこと（ディスターバンスの発生）が懸念される。
【００１０】
以下の実施例では、基準素子におけるディスターバンスの発生を防止することができる磁気メモリデバイスが示される。
【課題を解決するための手段】
【００１１】
本発明の一観点によると、
固定磁化層、絶縁層、自由磁化層が積層され、固定磁化層の磁化方向と自由磁化層の磁化方向とが平行である平行状態と、固定磁化層の磁化方向と自由磁化層の磁化方向とが反平行である反平行状態とを取り得る磁気抵抗素子を、各々が含む複数のメモリセルと、
固定磁化層、絶縁層、自由磁化層が積層され、自由磁化層の磁化方向は固定磁化層の磁化方向と反平行であり、前記メモリセルの磁気抵抗素子が平行状態のときの抵抗値と反平行状態のときの抵抗値との間の抵抗値を有する基準素子を含む基準セルと
を有する磁気メモリデバイスの駆動方法であって、
前記基準素子に、該基準素子の前記固定磁化層から前記自由磁化層に向かう読出電流を流し、前記磁気抵抗素子の抵抗値と、前記基準素子の抵抗値との大小関係に依存する物理量を検出することにより、情報の読出しを行う磁気メモリデバイスの駆動方法が提供される。
【００１２】
本発明の他の観点によると、
基板の上に形成された複数のメモリセルであって、前記メモリセルの各々が磁気抵抗素子を含み、前記磁気抵抗素子の各々は、固定磁化層、絶縁層、及び自由磁化層を含み、固定磁化層の磁化方向と自由磁化層の磁化方向とが平行である平行状態と、固定磁化層の磁化方向と自由磁化層の磁化方向とが反平行である反平行状態とを取り得る前記複数のメモリセルと、
前記基板の上に形成された基準セルであって、前記基準セルは、固定磁化層、絶縁層、自由磁化層が積層された基準素子を含み、該基準素子の自由磁化層の磁化方向は固定磁化層の磁化方向と反平行であり、前記基準素子の抵抗値は、前記磁気抵抗素子が平行状態のときの抵抗値より高く、反平行状態のときの抵抗値より低い前記基準セルと、
前記基板の上に形成された駆動回路であって、前記メモリセルのうち選択されたメモリセルの前記磁気抵抗素子に、該磁気抵抗素子の自由磁化層から固定磁化層に向かう読出電流を流し、前記基準素子に、該基準素子の固定磁化層から自由磁化層に向かう読出電流を流し、前記磁気抵抗素子の抵抗と前記基準素子の抵抗との大小関係に依存する物理量を発生する前記駆動回路と
を有する磁気メモリデバイスが提供される。
【発明の効果】
【００１３】
反平行状態に設定された基準素子に流す読出電流の向きを、固定磁化層から自由磁化層に向かう方向としているため、読み出し時に、基準素子が反平行状態から平行状態に遷移することはない。これにより、基準素子におけるディスターバンスの発生を防止することができる。
【図面の簡単な説明】
【００１４】
【図１】図１Ａは、実施例１による磁気メモリデバイスの概略等価回路図であり、図１Ｂは、ＴＭＲ素子及び基準素子の電流と抵抗との関係を示すグラフである。
【図２】図２は、実施例１による磁気メモリデバイスの等価回路図である。
【図３−１】図３Ａ〜図３Ｃは、実施例１による磁気メモリデバイスの製造途中段階における断面図である。
【図３−２】図３Ｄ〜図３Ｆは、実施例１による磁気メモリデバイスの製造途中段階における断面図である。
【図３−３】図３Ｇ〜図３Ｈは、実施例１による磁気メモリデバイスの製造途中段階における断面図である。
【図４】図４は、実施例２による磁気メモリデバイスの概略等価回路図である。
【図５】図５は、実施例２による磁気メモリデバイスの等価回路図である。
【図６】図６は、実施例３による磁気メモリデバイスの概略等価回路図である。
【図７】図７は、実施例３による磁気メモリデバイスの等価回路図である。
【図８】図８Ａ及び図８Ｂは、それぞれ実施例３による磁気メモリデバイスのメモリセル部分及び基準セル部分の断面図である。
【発明を実施するための形態】
【００１５】
［実施例１］
図１Ａに、実施例１による磁気メモリデバイスの等価回路の概略図を示す。磁気メモリデバイスは、複数のメモリセル及び複数の基準セルを含むが、図１Ａでは、１つのメモリセル１８及び１つの基準セル２８について示されている。
【００１６】
メモリセル１８は、相互に直列接続されたＴＭＲ素子１０とメモリセルトランジスタ１５とを含む。ＴＭＲ素子１０は、トンネル絶縁膜１２を、固定磁化層１１と自由磁化層１３とで挟んだ積層構造を有する。基準セル２８は、相互に直列接続された基準素子２０と基準セルトランジスタ２５とを含む。基準素子２０は、トンネル絶縁膜２２を、固定磁化層２１と自由磁化層２３とで挟んだ積層構造を有する。メモリセル１８の固定磁化層１１がメモリセルトランジスタ１５に接続され、基準セル２８の固定磁化層２１が基準セルトランジスタ２５に接続されている。
【００１７】
メモリセルトランジスタ１５に接続される固定磁化層１１が基板側（下側）に配置され、他方の磁化層である自由磁化層１３が、固定磁化層１１よりも上方に配置される。同様に、基準セル２８においても、固定磁化層２１が基板側（下側）に配置され、自由磁化層２３が、固定磁化層２１よりも上方に配置される。
【００１８】
固定磁化層１１、２１の磁化方向は、外部磁場やスピントランスファー効果の影響を受けず、固定されている。メモリセル１８の自由磁化層１３の磁化方向は、書込電流を流したときのスピントランスファー効果によって、固定磁化層１１の磁化方向に対して、平行または反平行になる。固定磁化層１１の磁化方向と自由磁化層１３の磁化方向とが平行になっている状態を「平行状態」といい、反平行になっている状態を「反平行状態」という。ＴＭＲ素子１０の抵抗は、平行状態のときに相対的に低く、反平行状態のときに相対的に高い。このため、「平行状態」及び「反平行状態」を、それぞれ「低抵抗状態」及び「高抵抗状態」ともいう。
【００１９】
基準素子２０の自由磁化層２３の磁化方向は、固定磁化層２１の磁化方向に対して反平行になるように設定されている。基準素子２０の面積は、ＴＭＲ素子１０の面積よりも大きい。基準素子２０の抵抗値は、ＴＭＲ素子１０の高抵抗状態のときの抵抗値より低く、低抵抗状態のときの抵抗値より高い。
【００２０】
駆動回路３０が、メモリセル１８及び基準セル２８に読出電流Ｉｒｅａｄを流す。メモリセル１８に流す読出電流Ｉｒｅａｄの向きは、自由磁化層１３から固定磁化層１１に向かう方向である。電子は、固定磁化層１１から自由磁化層１３に移動する。基準セル２８に流す読出電流Ｉｒｅａｄの向きは、固定磁化層２１から自由磁化層２３に向かう方向である。電子は、自由磁化層２３から固定磁化層２１に移動する。
【００２１】
ＴＭＲ素子において、自由磁化層から固定磁化層に書込電流を流すと、自由磁化層の磁化方向が固定磁化層の磁化方向と平行になる。逆に、固定磁化層から自由磁化層に書込電流を流すと、自由磁化層の磁化方向が固定磁化層の磁化方向と反平行になる。このため、自由磁化層から固定磁化層に流れる方向を「平行化方向」といい、固定磁化層から自由磁化層に流れる方向を「反平行化方向」ということとする。
【００２２】
駆動回路３０は、のＴＭＲ素子１０の抵抗値と、の基準素子２０の抵抗値との差（大小関係）に依存する物理量、例えば電圧に基づいて、メモリセル１８のＴＭＲ素子１０が平行状態か反平行状態かを判定する。
【００２３】
メモリセル１８への書込時には、平行化方向、または反平行化方向の書込電流を流すことによるスピントランスファー効果を利用して、自由磁化層１３の磁化方向を制御する。
【００２４】
図１Ｂに、ＴＭＲ素子１０及び基準素子２０の電流と抵抗値との関係を示す。横軸は、電流の大きさを表す。横軸の右方向が平行化方向を表し、左方向が反平行化方向を表す。縦軸は、抵抗値を表す。図１Ｂの実線及び破線が、それぞれＴＭＲ素子１０の抵抗及び基準素子２０の抵抗を示す。
【００２５】
反平行状態のＴＭＲ素子１０に、平行化方向の電流を流すと、抵抗値がＲａｐから徐々に低下する。電流が反転閾値Ｉ１まで増加すると、自由磁化層１３の磁化方向が反転して平行状態になる。このため、抵抗値が平行状態の値Ｒｐまで低下する。電流を０にすると、ＴＭＲ素子１０の抵抗は、ほぼ低抵抗Ｒｐのままである。平行状態のＴＭＲ素子１０に、反平行化方向の電流を流し、反転閾値Ｉ３まで増加すると、自由磁化層１３の磁化方向が反転して反平行状態になる。このため、抵抗値が反平行状態の値まで増加する。この状態で電流を０にすると、ＴＭＲ素子１０の抵抗は高抵抗Ｒａｐまで戻る。
【００２６】
基準素子２０の反平行状態のときの抵抗値Ｒｒは、メモリセル１８のＴＭＲ素子１０の反平行状態のときの抵抗値より低い。また、基準素子２０の面積が、メモリセル１８のＴＭＲ素子１０の面積より大きいため、基準素子２０の、反平行状態から平行状態に遷移する反転閾値Ｉ２は、メモリセル１８の反転閾値Ｉ１より大きい。同様に、基準素子２０の、平行状態から反平行状態に遷移する反転閾値Ｉ４は、メモリセル１８の反転閾値Ｉ３より大きい。
【００２７】
ＴＭＲ素子１０が反平行状態のときの読出し時の動作点をＡ、平行状態のときの動作点をＢとする。平行状態のときの動作点Ｂの電流は、反平行状態のときの動作点Ａの電流よりも大きい。動作点Ａの電流と、平行状態に遷移する反転閾値Ｉ１との差Ｍｐが、ディスターバンスに対するマージンとなる。
【００２８】
比較のために、読出電流の方向を反平行化方向とする場合について説明する。平行状態のときの動作点Ｄの反平行化電流は、反平行状態のときの動作点Ｃの反平行化電流よりも大きい。動作点Ｄの電流と、反平行状態に遷移する反転閾値Ｉ３との差Ｍａｐが、ディスターバンスに対するマージンとなる。
【００２９】
読出電流を平行化方向にしたときのディスターバンスに対するマージンＭｐが、読出電流を反平行化方向にしたときのディスターバンスに対するマージンＭａｐより大きい。このため、読出電流の方向を平行化方向にすることが好ましい。
【００３０】
基準素子２０は反平行状態に設定されているため、基準素子２０の読出し時の動作点Ｅは、反平行化方向の高抵抗状態の線上に位置する。反平行状態の基準素子２０に、反平行化方向の読出電流を流すため、読出し時に基準素子２０が平行状態に遷移することはない。
【００３１】
比較のために、メモリセル１８の読出し時と同様に、基準素子２０に平行化方向の読出電流を流す場合について考察する。読出電流の大きさは、基準素子２０が反平行状態から平行状態に遷移する反転閾値Ｉ２よりも小さくなるように設定される。このため、通常は、基準素子２０が平行状態に遷移してしまうことはない。ところが、基準セル２８に対するアクセス頻度は、メモリセル１８の各々に対するアクセス頻度よりはるかに高いため、基準素子２０にディスターバンスが生じることが懸念される。
【００３２】
基準素子２０の読出電流の方向を反平行化方向とすることにより、ディスターバンスの発生を防止することができる。
【００３３】
図２に、実施例１による磁気メモリデバイスの等価回路図を示す。図２の横方向に複数のワード線ＷＬが延在する。複数のメモリセルビット線ＢＬｍ、及び１本の基準セルビット線ＢＬｒが、ワード線ＷＬと交差する方向（図２において縦方向）に延在する。メモリセルビット線ＢＬｍに対応して、メモリセルソース線ＳＬｍが配置されている。基準セルビット線ＢＬｒに対応して、基準セルソース線ＳＬｒが配置されている。
【００３４】
ワード線ＷＬとメモリセルビット線ＢＬｍとの交差箇所に対応して、メモリセル１８が配置されている。メモリセル１８の各々は、相互に直列接続されたＴＭＲ素子１０とメモリセルトランジスタ１５とを含む。ワード線ＷＬと基準セルビット線ＢＬｒとの交差箇所に対応して、基準セル２８が配置されている。基準セル２８は、相互に直列接続された基準素子２０と基準セルトランジスタ２５とを含む。メモリセルトランジスタ１５及び基準セルトランジスタ２５には、例えばＮＭＯＳトランジスタが用いられる。
【００３５】
メモリセルトランジスタ１５のゲート、及び基準セルトランジスタ２５のゲートが、対応するワード線ＷＬに接続されている。ＴＭＲ素子１０とメモリセルトランジスタ１５との直列回路が、対応するメモリセルビット線ＢＬｍと、対応するメモリセルソース線ＳＬｍとを接続している。具体的には、ＴＭＲ素子１０の自由磁化層１３（図１Ａ）側の端子が、対応するメモリセルビット線ＢＬｍに接続され、固定磁化層１１側の端子が、メモリセルトランジスタ１５を介して、対応するメモリセルソース線ＳＬｍに接続されている。
【００３６】
基準素子２０と基準セルトランジスタ２５との直列回路が、対応する基準セルビット線ＢＬｒと、基準セルソース線ＳＬｒとを接続している。具体的には、基準セル２０の自由磁化層２３（図１Ａ）が、基準セルビット線ＢＬｒに接続され、固定磁化層２１が、基準セルトランジスタ２５を介して基準セルソース線ＳＬｒに接続されている。
【００３７】
ＴＭＲ素子１０及び基準素子２０の回路記号に付された矢印は、自由磁化層から固定磁化層を向く。すなわち、矢印の指す方向に流れる電流が、平行化方向の電流である。メモリセルトランジスタ１５の電流端子（ソース及びドレイン）のうち、メモリセルソース線ＳＬｍに接続された端子をソースといい、ＴＭＲ素子１０に接続された端子をドレインということとする。同様に、基準セルトランジスタ２５の電流端子のうち、基準セルソース線ＳＬｒに接続された端子をソースといい、基準素子２０に接続された端子をドレインということとする。
【００３８】
複数のメモリセルビット線ＢＬｍが、それぞれカラムセレクトトランジスタ４０を介して、１つのクランプトランジスタ４２のソースに接続されている。カラムセレクトトランジスタ４０及びクランプトランジスタ４２には、ＮＭＯＳトランジスタが用いられる。クランプトランジスタ４２のドレインが、定電流回路４３を介して電源線６０に接続されている。電源線６０には、電源電圧ＶＤＤが印加されている。定電流回路４３は、ゲートに接地電圧が印加されたＰＭＯＳトランジスタで構成される。
【００３９】
基準セルソース線ＳＬｒが、基準セルセレクトトランジスタ５０を介して、クランプトランジスタ５２のソースに接続されている。クランプトランジスタ５２のドレインが、定電流回路５３を介して電源線６０に接続されている。基準セルセレクトトランジスタ５０及びクランプトランジスタ５２には、ＮＭＯＳトランジスタが用いられる。定電流回路５３は、ゲートに接地電圧が印加されたＰＭＯＳトランジスタで構成される。
【００４０】
定電流回路４３とクランプトランジスタ４２との相互接続点の電圧が、センスアンプ６１の一方の入力端子に入力され、定電流回路５３とクランプトランジスタ５２との相互接続点の電圧が、センスアンプ６１の他方の入力端子に入力される。センスアンプ６１は、一対の入力端子に印加される電圧を比較し、比較結果に応じた電気信号を出力する。
【００４１】
メモリセルソース線制御回路４５が、メモリセルソース線ＳＬｍに印加される電圧を制御する。基準セルビット線制御回路５５が、基準セルビット線ＢＬｒに印加される電圧を制御する。複数のカラムセレクトトランジスタ４０のうち１つをオンにし、他をオフにすることにより、１本のメモリセルビット線ＢＬｍが選択される。
【００４２】
次に、実施例１による磁気メモリデバイスの読出し方法について説明する。図２において、右端のメモリセルビット線ＢＬｍ及び２行目のワード線ＷＬに接続されたメモリセル１８が読み出し対象セルとして選択される場合について説明する。
【００４３】
メモリセルソース線制御回路４５により、メモリセルソース線ＳＬｍに接地電圧を印加し、基準セルビット線制御回路５５により、基準セルビット線ＢＬｒに接地電圧を印加する。クランプトランジスタ４２、５２をオンにする。さらに、右端のメモリセルビット線ＢＬｍに接続されたカラムセレクトトランジスタ４０をオンにすし、基準セルセレクトトランジスタ５０をオンにする。２行目のワード線ＷＬに接続されたメモリセルトランジスタ１５及び基準セルトランジスタ２５をオンにする。
【００４４】
これにより、選択されたメモリセル１８のＴＭＲ素子１０に、平行化方向の読出電流が流れる。同時に、２行目のワード線ＷＬに接続された基準セル２８の基準素子２０に、反平行化方向の読出電流が流れる。センスアンプ６１の一対の入力端子に、選択されたメモリセル１８のＴＭＲ素子１０の抵抗値、及び選択された基準セル２８の基準素子２０の抵抗値に応じた電圧が入力される。センスアンプ６１は、入力された電圧の大小関係を比較し、選択されたメモリセル１８のＴＭＲ素子１０の状態に対応する電気信号を出力する。
【００４５】
メモリセル１８においては、メモリセルビット線ＢＬｍがカラムセレクトトランジスタ４０を介して電源線６０に接続され、基準セル２８においては、基準セルソース線ＳＬｒが、基準セルセレクトトランジスタ５０を介して電源線６０に接続されている。このため、メモリセル１８には、平行化方向の読出電流を流し、基準セル２８には、反平行化方向の読出電流を流すことができる。
【００４６】
図３Ａ〜図３Ｈを参照して、実施例１による磁気メモリデバイスの製造方法について説明する。基準セル２８は、メモリセル１８と同一の工程で形成されるため、図３Ａ〜図３Ｈでは、メモリセル１８の部分の製造方法についてのみ説明する。
【００４７】
図３Ａに示すように、シリコン等の半導体基板７０の表層部に、素子分離絶縁膜７１を形成する。素子分離絶縁膜７１の形成には、例えばシャロートレンチアイソレーション（ＳＴＩ）法を適用することができる。素子分離絶縁膜７１で画定された活性領域に、メモリセルトランジスタ１５を形成する。例えば、１つの活性領域に２つのメモリセルトランジスタ１５が配置される。この２つのメモリセルトランジスタ１５のソースは、１つの不純物拡散領域で形成される。メモリセルトランジスタ１５のゲート電極は、図３Ａの紙面に垂直な方向に延在し、ワード線ＷＬを構成する。
【００４８】
基準セルトランジスタ２５（図２）も、メモリセルトランジスタ１５の形成と同時に形成される。
【００４９】
図３Ｂに示すように、半導体基板７０の上に、例えば酸化シリコンからなる層間絶縁膜７５を堆積させる。層間絶縁膜７５の堆積には、化学気相成長（ＣＶＤ）が適用される。層間絶縁膜７５を堆積させた後、化学機械研磨（ＣＭＰ）により、その表面を平坦化する。
【００５０】
層間絶縁膜７５にビアホールを形成し、このビアホール内にコンタクトプラグ７６を形成する。コンタクトプラグ７６は、ビアホールの側面及び底面を覆うＴｉＮからなるバリアメタル膜と、ビアホール内を埋め尽くすタングステン膜とを含む。層間絶縁膜７５の上に、メモリセルソース線ＳＬｍ及び孤立配線７７を形成する。メモリセルソース線ＳＬｍ及び孤立配線７７には、例えばアルミニウム（Ａｌ）またはＡｌＣｕ合金が用いられる。基準セルソース線ＳＬｒ（図２）も、メモリセルソース線ＳＬｍと同時に形成される。
【００５１】
メモリセルソース線ＳＬｍは、コンタクトプラグ７６を介してメモリセルトランジスタ１５のソースに接続される。孤立配線７７は、コンタクトプラグ７６を介してメモリセルトランジスタ１５のドレインに接続される。
【００５２】
図３Ｃに示すように、層間絶縁膜７５、メモリセルソース線ＳＬｍ、及び孤立配線７７の上に、２層目の層間絶縁膜８０を形成する。層間絶縁膜８０には、例えば酸化シリコンが用いられ、層間絶縁膜８０の成膜には、例えばＣＶＤが適用される。層間絶縁膜８０にビアホールを形成し、このビアホール内にコンタクトプラグ８２を形成する。コンタクトプラグ８２は、ビアホールの側面及び底面を覆うＴｉＮからなるバリアメタル膜と、ビアホール内を埋め尽くすタングステン膜とを含む。
【００５３】
図３Ｄに示すように、層間絶縁膜８０の上に、トンネル磁気抵抗（ＴＭＲ）積層膜８５を形成する。
【００５４】
図３Ｅに、ＴＭＲ積層膜８５の断面図を示す。ＴＭＲ積層膜８５は、例えば基板側から順番に積層された下部電極層９０、反強磁性層９１、固定磁化層９２、トンネル絶縁層９３、自由磁化層９４、第１上部電極層９５、及び第２上部電極層９６を含む。下部電極層９０、反強磁性層９１、固定磁化層９２、トンネル絶縁層９３、自由磁化層９４、第１上部電極層９５、及び第２上部電極層９６には、例えば、それぞれ厚さ１５ｎｍのＴａ膜、厚さ１５ｎｍのＰｔＭｎ膜、厚さ３ｎｍのＣｏＦｅＢ膜、厚さ１ｎｍのＭｇＯ膜、厚さ２ｎｍのＣｏＦｅＢ膜、厚さ１０ｎｍのＲｕ膜、及び厚さ４０ｎｍのＴａ膜が用いられる。これらの膜の形成には、例えばスパッタリングが適用される。
【００５５】
ＴＭＲ積層膜８５を成膜した後、磁場中で熱処理を行い、ＴＭＲ積層膜８５内の磁性膜の磁化方向を揃える。
【００５６】
図３Ｆに示すように、ＴＭＲ積層膜８５（図３Ｄ）をパターニングすることにより、コンタクトプラグ８２の直上にＴＭＲ素子１０を形成する。基準素子２０（図２）も、ＴＭＲ素子１０と同時に形成される。すなわち、ＴＭＲ素子１０と基準素子２０とは、同一の積層構造を有し、平面視における面積が異なる。ＴＭＲ素子１０の下部電極は、コンタクトプラグ８２、孤立配線７７、及びコンタクトプラグ７６を介してメモリセルトランジスタ１５のドレインに接続される。
【００５７】
図３Ｇに示すように、層間絶縁膜８０の上面、及びＴＭＲ素子１０の表面を、保護膜８６で覆う。保護膜８６には、例えば窒化シリコンで形成され、成膜方法として、例えばＣＶＤ、スパッタリング等が適用される。保護膜８６の上に、３層目の層間絶縁膜８７を形成する。層間絶縁膜８７は、例えば酸化シリコンで形成され、成膜方法として、例えばＣＶＤが適用される。
【００５８】
層間絶縁膜８７及び保護膜８６の２層に、ビアホールを形成する。ビアホールの底面には、ＴＭＲ素子１０の上面が露出する。このビアホール内に、コンタクトプラグ８８を形成する。コンタクトプラグ８８は、ビアホールの側面及び底面を覆うＴｉＮからなるバリアメタル膜と、ビアホール内を埋め尽くすタングステン膜とを含む。
【００５９】
図３Ｈに示すように、層間絶縁膜８７の上に、メモリセルビット線ＢＬｍを形成する。メモリセルビット線ＢＬｍには、例えばＡｌ、ＡｌＣｕ合金が用いられる。基準セルビット線ＢＬｒも、メモリセルビット線ＢＬｍと同時に形成される。
【００６０】
メモリセルビット線ＢＬｍは、コンタクトプラグ８８を介してＴＭＲ素子１０の上部電極に接続される。
【００６１】
層間絶縁膜８７及びメモリセルビット線ＢＬｍの上に、４層目の層間絶縁膜８９を形成する。
【００６２】
半導体基板７０には、図２に示したカラムセレクトトランジスタ４０、基準セルセレクトトランジスタ５０、クランプトランジスタ４２、５２、及び定電流回路４３、５３のＰＭＯＳトランジスタ等が形成されている。
【００６３】
［実施例２］
図４に、実施例２による磁気メモリデバイスの等価回路の概略図を示す。磁気メモリデバイスは、複数のメモリセル及び複数の基準セルを含むが、図４では、１つのメモリセル１８及び１つの基準セル２８について示されている。以下、図１Ａに示した実施例１との相違点に着目して説明し、同一の構成については説明を省略する。
【００６４】
実施例１では、固定磁化層１１がメモリセルトランジスタ１５に接続され、固定磁化層２１が基準セルトランジスタ２５に接続されていた。実施例２においては、自由磁化層１３がメモリセルトランジスタ１５に接続され、自由磁化層２３が基準セルトランジスタ２５に接続されている。メモリセルトランジスタ１５に接続される自由磁化層１３が基板側（下側）に配置され、他方の磁化層である固定磁化層１１が、自由磁化層１３よりも上方に配置される。同様に、基準セル２８においても、自由磁化層２３が基板側（下側）に配置され、固定磁化層２１が、自由磁化層２３よりも上方に配置される。
【００６５】
読出電流Ｉｒｅａｄは、実施例１の場合と同様に、メモリセル１８においては自由磁化層１３から固定磁化層１１に向かって（平行化方向に）流れ、基準セル２８においては、固定磁化層２１から自由磁化層２３に向かって（反平行化方向に）流れる。
【００６６】
図５に、実施例２による磁気メモリデバイスの等価回路図を示す。以下、図２に示した実施例１との相違点に着目して説明し、同一の構成については説明を省略する。
【００６７】
実施例１では、図２に示したように、メモリセルビット線ＢＬｍが、カラムセレクトトランジスタ４０等を介して電源線６０に接続されていたが、実施例２では、メモリセルソース線ＳＬｍが、カラムセレクトトランジスタ４０等を介して電源線６０に接続されている。メモリセルビット線ＢＬｍは、メモリセルビット線制御回路４５ａに接続されている。読出し時には、メモリセルビット線ＢＬｍに接地電圧が印加される。このため、選択されたメモリセル１８のＴＭＲ素子１０に、平行化方向の読出電流が流れる。
【００６８】
実施例１では、基準セルソース線ＳＬｒが、基準セルセレクトトランジスタ５０等を介して電源線６０に接続されていたが、実施例２では、基準セルビット線ＢＬｒが、基準セルセレクトトランジスタ５０等を介して電源線６０に接続されている。基準セルソース線ＳＬｒは、基準セルソース線制御回路５５ａに接続されている。読出し時には、基準セルソース線ＳＬｒに接地電圧が印加される。このため、選択された基準セル２８の基準素子２０に、反平行化方向の読出電流が流れる。
【００６９】
実施例２においても、基準素子２０に流れる読出電流が反平行化方向に設定されている。このため、基準素子２０において、読出し時におけるディスターバンスの発生を防止することができる。
【００７０】
［実施例３］
図６に、実施例３による磁気メモリデバイスの等価回路の概略図を示す。磁気メモリデバイスは、複数のメモリセル及び複数の基準セルを含むが、図４では、１つのメモリセル１８及び１つの基準セル２８について示されている。以下、図１Ａに示した実施例１との相違点に着目して説明し、同一の構成については説明を省略する。
【００７１】
実施例１では、基準セル２８において、固定磁化層２１が基準セルトランジスタ２５に接続されていた。実施例３においては、自由磁化層２３が基準セルトランジスタ２５に接続されている。ただし、固定磁化層２１、トンネル絶縁層２２、及び自由磁化層２３の積層順は、実施例１の場合と同一であり、固定磁化層２１が基板側に配置され、自由磁化層２３が固定磁化層２１より上方に配置されている。読出電流Ｉｒｅａｄは、実施例１の場合と同様に、メモリセル１８においては自由磁化層１３から固定磁化層１１に向かって（平行化方向に）流れ、基準セル２８においては、固定磁化層２１から自由磁化層２３に向かって（反平行化方向に）流れる。
【００７２】
図７に、実施例３による磁気メモリデバイスの等価回路図を示す。以下、図２に示した実施例１との相違点に着目して説明し、同一の構成については説明を省略する。
【００７３】
実施例１では、基準セルソース線ＳＬｒが基準セルセレクトトランジスタ５０等を介して電源線に６０に接続され、基準セルビット線ＢＬｒが、基準セルビット線制御回路５５に接続されていた。実施例３においては、基準セルビット線ＢＬｒが、基準セルセレクトトランジスタ５０等を介して電源線に６０に接続され、基準セルソース線ＳＬｒが、基準セルソース線制御回路５５ａに接続されている。
【００７４】
基準セル２８の読出電流は、メモリセル１８の読出電流と同様に、基準セルビット線ＢＬｒから、選択された基準セル２８を経由して、基準セルソース線ＳＬｒに流れる。実施例３では、基準セル２８の固定磁化層２１が基準セルビット線ＢＬｒに接続され、自由磁化層２３が、基準セルトランジスタ２５を介して基準セルソース線ＳＬｒに接続されているため、基準素子２０に流れる読出電流の方向は、実施例１と同様に反平行化方向である。
【００７５】
図８Ａ及び図８Ｂに、実施例３による磁気メモリデバイスの断面図を示す。図８Ａは、メモリセル１８の断面図であり、実施例１の図３Ｈに示した断面図と同一である。図８Ｂは、基準セル２８の断面図である。メモリセル１８のＴＭＲ素子１０、及び基準セル２８の基準素子２０は、共に、図３Ｅに示した実施例１によるＴＭＲ積層膜８５と同一の積層構造を有する。すなわち、基板側に固定磁化層１１、２１が配置され、その上方に自由磁化層１３、２３が配置されている。
【００７６】
基準セルソース線ＳＬｒ及び基準セルビット線ＢＬｒは、それぞれメモリセルソース線ＳＬｍ及びメモリセルビット線ＢＬｍと同一の配線層に配置されている。すなわち、基準セルソース線ＳＬｒは、１層目の層間絶縁膜７５と２層目の層間絶縁膜８０との間に配置され、基準セルビット線ＢＬｒは、３層目の層間絶縁膜８７と４層目の層間絶縁膜８９との間に配置されている。
【００７７】
基準素子２０の上側の磁化層、すなわち自由磁化層２３（図６）が、基準素子２０よりも上に配置された配線１００、及び層間絶縁膜８７、保護膜８６、層間絶縁膜８０、７５内に形成されたコンタクトプラグを介して、基準セルトランジスタ２５のドレインに接続されている。基準セルトランジスタ２５のソースは、層間絶縁膜７５内に形成されたコンタクトプラグ７６を介して、基準セルソース線ＳＬｒに接続されている。
【００７８】
基準素子２０の下側の磁化層、すなわち固定磁化層２１（図６）は、基準素子２０より下に配置された配線１０１、及び層間絶縁膜８０、保護膜８６、層間絶縁膜８７内に形成されたコンタクトプラグを介して、基準セルビット線ＢＬｒに接続されている。
【００７９】
実施例３においても、基準素子２０に反平行化方向の読出電流を流すため、実施例１と同様に、読出し時におけるディスターバンスの発生を防止することができる。
【００８０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００８１】
１０  トンネル磁気抵抗（ＴＭＲ）素子
１１  磁化固定層
１２  トンネル絶縁層
１３  磁化自由層
１５  メモリセルトランジスタ
１８  メモリセル
２０  基準素子
２１  磁化固定層
２２  トンネル絶縁層
２３  磁化自由層
２５  基準セルトランジスタ
２８  基準セル
３０  駆動回路
４０  カラムセレクトトランジスタ
４２  クランプトランジスタ
４３  定電流回路
４５  メモリセルソース線制御回路
４５ａ  メモリセルビット線制御回路
５０  基準セルセレクトトランジスタ
５２  クランプトランジスタ
５３  定電流回路
５５  基準セルビット線制御回路
５５ａ  基準セルソース線制御回路
６０  電源線
６１  センスアンプ
７０  半導体基板
７１  素子分離絶縁膜
７５  層間絶縁膜
７６  コンタクトプラグ
７７  孤立配線
８０  層間絶縁膜
８２  コンタクトプラグ
８５  トンネル磁気抵抗（ＴＭＲ）積層膜
８６  保護膜
８７  層間絶縁膜
８８  コンタクトプラグ
８９  層間絶縁膜
９０  下部電極層
９１  反磁性層
９２  固定磁化層
９３  トンネル絶縁層
９４  自由磁化層
９５  第１上部電極層
９６  第２上部電極層
ＷＬ  ワード線
ＢＬｍ  メモリセルビット線
ＢＬｒ  基準セルビット線
ＳＬｍ  メモリセルソース線
ＳＬｒ  基準セルソース線
【図１】
2012243364.tif 000003
【図２】
2012243364.tif 000004
【図３−１】
2012243364.tif 000005
【図３−２】
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【図３−３】
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【図４】
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【図５】
2012243364.tif 000009
【図６】
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【図７】
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【図８】
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