(57)【要約】【課題】回路設計の検証を高速にすること。【解決手段】回路設計支援装置１は、記憶部１ａと選択部１ｂとトレース部１ｃと制御部１ｄとを有する。記憶部１ａは、回路の回路接続情報２を記憶する。選択部１ｂは、入力端子から入力した信号をクロック信号に基づき保持して出力端子から出力する記憶素子を、回路接続情報２から選択する。トレース部１ｃは、回路接続情報２に基づき、選択した記憶素子の入力端子から論理接続のトレースを、信号の伝搬方向とは逆方向に向かって行う。制御部１ｄは、トレース部１ｃが論理接続のトレースを行うことにより、到達した素子の入力端子数が２以上である場合、トレース部１ｃによるトレースを停止する。【選択図】図１
2012083954.tif 000002
【特許請求の範囲】
【請求項１】
回路の設計支援を行う回路設計支援装置において、
前記回路の回路接続情報を記憶する記憶部と、
入力端子から入力した信号をクロック信号に基づき保持して出力端子から出力する記憶素子を、前記回路接続情報から選択する選択部と、
前記回路接続情報に基づき、論理接続のトレースを、前記選択した記憶素子の入力端子から前記信号の伝搬方向とは逆方向に向かって行うトレース部と、
前記トレース部が論理接続のトレースを行うことにより、到達した素子の入力端子数が２以上である場合、前記トレース部によるトレースを停止する制御部を有することを特徴とする回路設計支援装置。
【請求項２】
前記回路設計支援装置はさらに、
前記回路接続情報から、入力端子数が２以上である素子を除いた縮小回路接続情報を生成する生成部を有し、
前記トレース部は、
前記縮小回路接続情報に基づき、論理接続のトレースを、前記選択した記憶素子の入力端子から前記信号の伝搬方向とは逆方向に向かって行うことを特徴とする請求項１記載の回路設計支援装置。
【請求項３】
前記回路設計支援装置において、
前記制御部は、
前記トレース部が論理接続のトレースを行うことにより、前記選択した記憶素子以外の記憶素子の出力端子に到達した場合、前記トレース部によるトレースを停止することを特徴とする請求項１又は２記載の回路設計支援装置。
【請求項４】
前記回路設計支援装置はさらに、
前記トレース部が論理接続のトレースを行うことにより、バッファ又はインバータの出力端子に到達した場合、前記到達したインバータの個数を計数する計数部と、
前記計数したインバータの個数に基づき、前記トレースした論理接続の整合性を判断する判断部を有することを特徴とする請求項１〜３のいずれか１項に記載の回路設計支援装置。
【請求項５】
前記回路設計支援装置において、
前記判断部は、
前記計数したインバータの個数が奇数である場合、前記トレースした論理接続に誤りがあると判断することを特徴とする請求項４記載の回路設計支援装置。
【請求項６】
回路の回路接続情報を記憶する記憶部を備え、回路の設計支援を行う回路設計支援装置の制御方法において、
前記回路設計支援装置が有する選択部が、入力端子から入力した信号をクロック信号に基づき保持して出力端子から出力する記憶素子を、前記回路接続情報から選択するステップと、
前記回路設計支援装置が有するトレース部が、前記回路接続情報に基づき、論理接続のトレースを、前記選択した記憶素子の入力端子から前記信号の伝搬方向とは逆方向に向かって行うステップと、
前記トレース部が論理接続のトレースを行うことにより、到達した素子の入力端子数が２以上である場合、前記回路設計支援装置が有する制御部が、前記トレース部によるトレースを停止するステップを有することを特徴とする回路設計支援装置の制御方法。
【請求項７】
前記回路設計支援装置の制御方法はさらに、
前記回路設計支援装置が有する生成部が、前記回路接続情報から、入力端子数が２以上である素子を除いた縮小回路接続情報を生成するステップを有し、
前記トレース部は、
前記縮小回路接続情報に基づき、論理接続のトレースを、前記選択した記憶素子の入力端子から前記信号の伝搬方向とは逆方向に向かって行うことを特徴とする請求項６記載の回路設計支援装置の制御方法。
【請求項８】
前記回路設計支援装置の制御方法において、
前記制御部は、
前記トレース部が論理接続のトレースを行うことにより、前記選択した記憶素子以外の記憶素子の出力端子に到達した場合、前記トレース部によるトレースを停止することを特徴とする請求項６又は７記載の回路設計支援装置の制御方法。
【請求項９】
前記回路設計支援装置の制御方法はさらに、
前記回路設計支援装置が有する計数部が、前記トレース部が論理接続のトレースを行うことにより、バッファ又はインバータの出力端子に到達した場合、前記到達したインバータの個数を計数するステップと、
前記回路設計支援装置が有する判断部が、前記計数したインバータの個数に基づき、前記トレースした論理接続の整合性を判断するステップを有することを特徴とする請求項６〜８のいずれか１項に記載の回路設計支援装置の制御方法。
【請求項１０】
前記回路設計支援装置の制御方法において、
前記判断部は、
前記計数したインバータの個数が奇数である場合、前記トレースした論理接続に誤りがあると判断することを特徴とする請求項９記載の回路設計支援装置の制御方法。
【請求項１１】
回路の回路接続情報を記憶する記憶部を備え、回路の設計支援を行う回路設計支援装置の制御プログラムにおいて、
コンピュータに、
入力端子から入力した信号をクロック信号に基づき保持して出力端子から出力する記憶素子を、前記回路接続情報から選択するステップと、
前記回路接続情報に基づき、論理接続のトレースを、前記選択した記憶素子の入力端子から前記信号の伝搬方向とは逆方向に向かって行うステップと、
前記論理接続のトレースを行うことにより、到達した素子の入力端子数が２以上である場合、前記トレースを停止するステップを実行させることを特徴とする回路設計支援装置の制御プログラム。
【請求項１２】
前記回路設計支援装置の制御プログラムはさらに、
前記コンピュータに、
前記回路接続情報から、入力端子数が２以上である素子を除いた縮小回路接続情報を生成するステップを実行させ、
前記トレースを行うステップは、
前記縮小回路接続情報に基づき、論理接続のトレースを、前記選択した記憶素子の入力端子から前記信号の伝搬方向とは逆方向に向かって行うことを特徴とする請求項１１記載の回路設計支援装置の制御プログラム。
【請求項１３】
前記回路設計支援装置の制御プログラムにおいて、
前記トレースを停止するステップは、
前記論理接続のトレースを行うことにより、前記選択した記憶素子以外の記憶素子の出力端子に到達した場合、前記トレースを停止することを特徴とする請求項１１又は１２記載の回路設計支援装置の制御プログラム。
【請求項１４】
前記回路設計支援装置の制御プログラムはさらに、
前記コンピュータに、
前記論理接続のトレースを行うことにより、バッファ又はインバータの出力端子に到達した場合、前記到達したインバータの個数を計数するステップと、
前記計数したインバータの個数に基づき、前記トレースした論理接続の整合性を判断するステップを有することを特徴とする請求項１１〜１３のいずれか１項に記載の回路設計支援装置の制御プログラム。
【請求項１５】
前記回路設計支援装置の制御プログラムにおいて、
前記整合性を判断するステップは、
前記計数したインバータの個数が奇数である場合、前記トレースした論理接続に誤りがあると判断することを特徴とする請求項１４記載の回路設計支援装置の制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路設計支援装置、回路設計支援装置の制御方法および回路設計支援装置の制御プログラムに関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integrated circuit）等の半導体集積回路の設計において、回路における端子間の結線情報（回路接続情報又は論理接続情報）であるネットリストのうち、クロックやリセット等の同期信号が正しく接続されているか否かを検証する方法が知られている。
【０００３】
例えば、フリップフロップやラッチ回路等の同期信号を入力する端子から信号を逆トレース（バックトレース）して、外部入力端子やＰＬＬ（Phase Locked Loop）といった同期信号の供給元や、発信源に到達することで同期化経路の確定を行う同期信号の接続の検証を行う方法が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３１６８４３号公報
【特許文献２】特開２００４−９６８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
検証対象となる半導体集積回路の規模（集積度）は、半導体の微細加工技術の進展に伴い増大している。これに伴いネットリストの容量も増大している。
従って、ネットリストの検証に用いる計算機の処理能力やメモリ容量が不足すると、検証に時間がかかるという問題がある。
【０００６】
本発明はこのような点に鑑みてなされたものであり、回路設計の検証を高速にする回路設計支援装置、回路設計支援装置の制御方法および回路設計支援装置の制御プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、開示の回路設計支援装置が提供される。この回路設計支援装置は、記憶部と選択部とトレース部と制御部とを有する。
記憶部は、回路の回路接続情報を記憶する。
【０００８】
選択部は、入力端子から入力した信号をクロック信号に基づき保持して出力端子から出力する記憶素子を、回路接続情報から選択する。
トレース部は、回路接続情報に基づき、論理接続のトレースを、選択した記憶素子の入力端子から信号の伝搬方向とは逆方向に向かって行う。
【０００９】
制御部は、トレース部が論理接続のトレースを行うことにより、到達した素子の入力端子数が２以上である場合、トレース部によるトレースを停止する。
【発明の効果】
【００１０】
不必要なトレースを省略することにより、回路設計の検証を高速にすることができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態の回路設計支援装置の概要を示す図である。
【図２】第２の実施の形態の回路設計支援装置のハードウェアの一構成例を示す図である。
【図３】回路設計支援装置の機能を示すブロック図である。
【図４】同期信号経路情報生成部のトレース処理を説明する図である。
【図５】第２の実施の形態の回路設計支援装置の各部の処理を示すフローチャートである。
【図６】同期信号経路情報作成部の処理の具体例を説明する図である。
【図７】同期信号経路情報の一例を示す図である。
【図８】第３の実施の形態の回路設計支援装置の機能を示すブロック図である。
【図９】第３の実施の形態の回路設計支援装置の各部の処理を示すフローチャートである。
【図１０】縮小ネットリスト生成処理を示すフローチャートである。
【図１１】縮小ネットリストの生成処理の具体例を説明する図である。
【図１２】同期信号経路情報作成部の処理の具体例を説明する図である。
【発明を実施するための形態】
【００１２】
以下、実施の形態を、図面を参照して詳細に説明する。
まず、実施の形態の回路設計支援装置について説明し、その後、実施の形態をより具体的に説明する。
【００１３】
＜第１の実施の形態＞
図１は、第１の実施の形態の回路設計支援装置の概要を示す図である。
実施の形態の回路設計支援装置（コンピュータ）１は、記憶部１ａと、選択部１ｂと、トレース部１ｃと、制御部１ｄとを有している。
【００１４】
記憶部１ａは、設計対象の回路の回路接続情報（ネットリスト）を記憶する。この回路接続情報は、例えばＡＮＤ回路（論理積回路）等の素子と、素子の端子間の接続を定義する情報である。
【００１５】
図１は、記憶部１ａに記憶されている回路接続情報により具現される回路の一例を図示している。
回路接続情報２は、リセット端子２ａにバッファ２ｂ、２ｃ、２ｄを介してフリップフロップ２ｅが接続される回路の情報を含む。また、回路接続情報２は、リセット端子２ａにＮＡＮＤ回路２ｆ、バッファ２ｇを介してフリップフロップ２ｈが接続される回路の情報を含む。
【００１６】
選択部１ｂは、入力端子から入力した信号をクロック信号に基づき保持して出力端子から出力する記憶素子を、回路接続情報から選択する。この記憶素子としては、例えば、フリップフロップやラッチ回路等が挙げられる。
【００１７】
図１に示す回路接続情報２では、選択部１ｂは、フリップフロップ２ｅ、２ｈを選択する。
トレース部１ｃは、回路接続情報に基づき、論理接続のトレースを、選択した記憶素子の入力端子から信号の伝搬方向とは逆方向に向かって行う。
【００１８】
また、制御部１ｄは、トレース部１ｃが論理接続のトレースを行うことにより、到達した素子の入力端子数が２以上である場合、トレース部１ｃによるトレースを停止する。
図１では、論理接続のトレースを、フリップフロップ２ｅの入力端子から信号の伝搬方向とは逆方向に向かって行う。その結果、バッファ２ｄ、２ｃ、２ｂを経由してリセット端子２ａに到達する。
【００１９】
また、論理接続のトレースを、フリップフロップ２ｈの入力端子から信号の伝搬方向とは逆方向に向かって行う。その結果、バッファ２ｇを経由してＮＡＮＤ回路２ｆに到達する。ＮＡＮＤ回路２ｆは、入力端子数が２であるためトレースを停止する。
【００２０】
回路設計支援装置１によれば、制御部１ｄが、選択した記憶素子の論理接続をトレースすることにより到達した素子の入力端子数が２以上である場合、トレースを停止するようにした。これにより、同期信号を生成する部分の検証が抑制され、回路の同期信号の検証範囲を限定することにより、不必要なトレースを省略することができる。従って、回路設計の検証を高速にすることができる。
【００２１】
なお、選択部１ｂ、トレース部１ｃ、制御部１ｄは、回路設計支援装置１が有するＣＰＵ（Central Processing Unit）が備える機能により実現することができる。また、記憶部１ａは、回路設計支援装置１が有するＲＡＭ（Random Access Memory）やハードディスクドライブ（Hard Disk Drive）等が備えるデータ記憶領域により実現することができる。
【００２２】
以下、実施の形態をより具体的に説明する。
＜第２の実施の形態＞
図２は、第２の実施の形態の回路設計支援装置のハードウェアの一構成例を示す図である。
【００２３】
回路設計支援装置１０は、ＣＰＵ１０１によって装置全体が制御される。ＣＰＵ１０１には、バス１０８を介してＲＡＭ１０２と複数の周辺機器が接続される。
ＲＡＭ１０２は、回路設計支援装置１０の主記憶装置として使用される。ＲＡＭ１０２には、ＣＰＵ１０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１０２には、ＣＰＵ１０１による処理に必要な各種データが格納される。
【００２４】
バス１０８に接続されている周辺機器としては、ハードディスクドライブ１０３、グラフィック処理装置１０４、入力インタフェース１０５、光学ドライブ装置１０６、および通信インタフェース１０７等がある。
【００２５】
ハードディスクドライブ１０３は、内蔵したディスクに対して、磁気的にデータの書き込みおよび読み出しを行う。ハードディスクドライブ１０３は、回路設計支援装置１０の二次記憶装置として使用される。ハードディスクドライブ１０３には、ＯＳのプログラム、アプリケーションプログラム、および各種データが格納される。なお、二次記憶装置としては、フラッシュメモリ等の半導体記憶装置を使用することもできる。
【００２６】
グラフィック処理装置１０４には、モニタ１０４ａが接続されている。グラフィック処理装置１０４は、ＣＰＵ１０１からの命令に従って、ＣＰＵ１０１の処理結果である画像をモニタ１０４ａの画面に表示させる。モニタ１０４ａとしては、ＬＣＤ（Liquid Crystal Display）を用いた液晶表示装置等が挙げられる。
【００２７】
入力インタフェース１０５には、キーボード１０５ａとマウス１０５ｂとが接続されている。入力インタフェース１０５は、キーボード１０５ａやマウス１０５ｂから送られてくる信号をＣＰＵ１０１に送信する。なお、マウス１０５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボール等が挙げられる。
【００２８】
光学ドライブ装置１０６は、レーザ光等を利用して、光ディスク２００に記録されたデータの読み取りを行う。光ディスク２００は、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク２００には、Ｂｌｕ−ｒａｙ（登録商標）、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）等が挙げられる。
【００２９】
通信インタフェース１０７は、ネットワーク５０に接続されている。通信インタフェース１０７は、ネットワーク５０を介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。
【００３０】
以上のようなハードウェア構成によって、本実施の形態に係る回路設計支援装置、回路設計支援装置の制御方法および回路設計支援装置の制御プログラムの機能を実現することができる。このようなハードウェア構成の回路設計支援装置１０内には、以下のような機能が設けられる。
【００３１】
図３は、回路設計支援装置の機能を示すブロック図である。
回路設計支援装置１０は、ネットリスト格納部１１と、同期信号経路情報生成部１２と、同期信号経路情報格納部１３と、同期信号分配判定部１４とを有している。
【００３２】
ネットリスト格納部１１は、設計対象の回路について生成されたネットリスト（回路接続情報）を格納している。
なお、本実施の形態では、ネットリスト格納部１１を回路設計支援装置１０内に配置したが、これに限らず、ネットリスト格納部は回路設計支援装置１０の外部に配置されていてもよい。
【００３３】
同期信号経路情報生成部１２は、ネットリスト格納部１１に格納されているネットリストに基づいて、同期信号経路情報を生成する。
具体的には、同期信号経路情報生成部１２は、検証対象となる全ての同期ユニットについて、同期信号の入力端子をトレースの開始点としてトレース処理を行う。この同期ユニットは、入力端子から入力した信号をクロック信号に基づき保持して出力端子から出力する記憶素子の一例である。すなわち、同期ユニットとは、フリップフロップやラッチ回路のように、クロック信号等の同期信号の変化に同期して入力された値を取り込んで出力の値を変化させる論理素子であると定義する。この同期ユニットには、入力の値が変化したときに出力する値が変化する論理素子、例えばＡＮＤ回路やＯＲ回路は含まれない。また、検証対象となる同期ユニットの決定については、例えば、設計者が選択したり、生成した同期信号を分配する回路における全ての同期ユニットを同期信号経路情報生成部１２が選択したりすることにより、決定することができる。
【００３４】
トレース処理では、同期信号経路情報生成部１２は、論理接続のトレースを、選択した同期ユニットの同期信号の入力端子から信号の伝搬方向とは逆方向に向かって行う。
そして、同期信号経路情報生成部１２は、選択した同期ユニット以外の同期ユニットの出力端子に到達すると、トレース結果を同期信号経路情報として同期信号経路情報格納部１３に格納する。また、同期信号経路情報生成部１２は、トレース中に、２入力以上の非同期ユニットに到達した場合、トレースを停止する。そして、トレースを行ったところまでのトレース結果を同期信号経路情報として同期信号経路情報格納部１３に格納する。なお、非同期ユニットとしては、ＡＮＤ（論理積）回路、ＯＲ（論理和）回路、バッファ、インバータ等が挙げられる。
【００３５】
図４は、同期信号経路情報生成部のトレース処理を説明する図である。
設計対象の回路は、同期信号を生成する部位２１と、生成した同期信号を分配する部位２２とを有している。
【００３６】
同期信号経路情報生成部１２は、トレース中に、選択した同期ユニット以外の同期ユニットの出力端子に到達した場合、トレースを停止することで、部位２１についての検証を行わない。言い換えれば、同期信号経路情報生成部１２は、バッファ（緩衝回路）やインバータ（否定回路）を論理素子とする分配回路を検証の対象とする。これにより、不必要なトレースを省略することにより、同期信号の接続の検証の高速化を図っている。以下、回路内に複数配置されるバッファとインバータを「リピータ」とも言う。
【００３７】
バッファは、受信した信号の極性を維持したまま信号の伝搬を行うため、伝播を行う信号の極性に関して、リピータとして配置されるバッファの個数に留意する必要はない。一方、インバータは、受信した信号の極性を反転して信号の伝搬を行うため、伝搬を行う信号の極性を維持するためには、リピータとして配置されるインバータの個数が偶数であることに留意する必要がある。
【００３８】
ここで、同期信号経路情報生成部１２は、同期信号経路情報それぞれについて、トレース処理時に到達したインバータの個数を計数する。そして、その計数結果を設定した同期信号経路情報を同期信号経路情報格納部１３に格納する。
【００３９】
再び図３に戻って説明する。
同期信号分配判定部１４は、同期信号経路情報に基づいて、同期信号の伝搬及び分配が正しいものであるか否かを判定する。
【００４０】
そして、同期信号分配判定部１４は、同期信号経路情報それぞれに設定されている計数結果に基づいて、同期信号経路情報に含まれる同期信号の伝播経路又は分配経路を通過した信号が、当該同期信号の生成時と同一の信号極性で、同期ユニットの出力端子又は当該同期信号が出力される同期信号出力線に到達しているか否かを判断する。
【００４１】
例えば、当該同期信号が正極性（正論理）（＋）で生成される場合、同期ユニットの出力端子又は同期信号出力線に正極性（正論理）（＋）で到達していれば、同期信号が正しく伝搬又は分配されていると判定する。又、当該同期信号が負極性（負論理）（−）で生成される場合、同期ユニットの出力端子に負極性（負論理）（−）で到達していれば、同期信号が正しく伝搬又は分配されていると判定する。
【００４２】
また、同期信号分配判定部１４は、同期信号判定結果をモニタ１０４ａに表示する。
例えば、同期信号分配判定部１４は、同期信号経路情報により特定されるトレースを行った全ての経路の同期信号が、当該同期信号の生成時と同一の信号極性で、同期ユニットの出力端子又は当該同期信号が出力される同期信号線に到達しているかを確認する。全ての経路の同期信号について、当該同期信号の生成時と同一の信号極性で到達していれば、検証対象の回路の同期信号が正しく接続されている旨をモニタ１０４ａに表示する。また、当該同期信号の生成時と同一の信号極性で到達していない経路の信号が存在すれば、その経路の信号をモニタ１０４ａに表示する。
【００４３】
次に、回路設計支援装置１０の各部の処理を説明する。
図５は、第２の実施の形態の回路設計支援装置の各部の処理を示すフローチャートである。
【００４４】
［ステップＳ１］  同期信号経路情報生成部１２は、ネットリスト格納部１１に格納されているネットリストに基づいて、未選択の検証対象の同期ユニットを１つ選択する。その後、ステップＳ２に遷移する。
【００４５】
［ステップＳ２］  同期信号経路情報生成部１２は、ステップＳ１にて選択した検証対象の同期ユニットについて、当該同期ユニットの同期信号の入力端子から逆方向のトレースを実行する。トレースの実行が終了すると、ステップＳ３に遷移する。
【００４６】
［ステップＳ３］  同期信号経路情報生成部１２は、生成した同期信号経路情報を同期信号経路情報格納部１３に格納する。その後、ステップＳ４に遷移する。
［ステップＳ４］  同期信号経路情報生成部１２は、ネットリスト格納部１１に未選択の同期ユニットが存在するか否かを判断する。未選択の同期ユニットが存在する場合（ステップＳ４のＹｅｓ）、ステップＳ１に遷移する。未選択の同期ユニットが存在しない場合（ステップＳ４のＮｏ）、ステップＳ５に遷移する。
【００４７】
［ステップＳ５］  同期信号分配判定部１４は、同期信号経路情報格納部１３に格納されている同期信号経路情報を１つ選択する。その後、ステップＳ６に遷移する。
［ステップＳ６］  同期信号分配判定部１４は、ステップＳ５にて選択した同期信号経路情報に含まれる同期経路を通過した信号が、当該同期信号の生成時と同一の信号極性で、同期ユニットの出力端子又は当該同期信号が出力される同期信号出力線に到達しているか否かを判断する。同期信号出力線に正極性で到達している場合（ステップＳ６のＹｅｓ）、ステップＳ７に遷移する。同期ユニットの出力端子又は同期信号出力線に、当該同期信号の生成時と同一の信号極性で到達していない場合（ステップＳ６のＮｏ）、ステップＳ９に遷移する。なお、同期信号経路情報に同期信号出力線が存在しない場合もステップＳ９に遷移する。
【００４８】
［ステップＳ７］  同期信号分配判定部１４は、未選択の同期信号経路情報が存在するか否かを判断する。未選択の同期信号経路情報が存在する場合（ステップＳ７のＹｅｓ）、ステップＳ５に遷移する。そして、未選択の同期信号経路情報を１つ選択し、ステップＳ６以下の処理を引き続き行う。未選択の同期信号経路情報が存在しない場合（ステップＳ７のＮｏ）、ステップＳ８に遷移する。
【００４９】
［ステップＳ８］  同期信号分配判定部１４は、ステップＳ５にて選択した同期信号経路情報に含まれる同期経路には同期信号が正しく伝搬又は分配されていると判定する。そして、同期信号分配判定部１４は、判定結果をモニタ１０４ａに表示する。その後、図５の処理を終了する。
【００５０】
［ステップＳ９］  同期信号分配判定部１４は、ステップＳ５にて選択した同期信号経路情報に含まれる同期経路には同期信号が正しく伝搬又は分配されていないと判定する。そして、同期信号分配判定部１４は、判定結果をモニタ１０４ａに表示する。その後、図５の処理を終了する。
【００５１】
以上で、図５に示す処理の説明を終了する。
なお、図５に示す処理では、同期信号が正しく伝搬又は分配されていないと判定した時点で図５の処理を終了したが、これに限らず、全ての同期信号経路情報についてステップＳ６の処理を行った後に判定結果をモニタ１０４ａに表示し、処理を終了するようにしてもよい。
【００５２】
次に、同期信号経路情報生成部１２の処理の具体例を説明する。
図６は、同期信号経路情報作成部の処理の具体例を説明する図である。
図６に示すリセット端子Ｒｓｔから入力される信号は、外部入力端子から入力される信号または図４の部位２１等の同期信号を生成する回路が生成する信号が分配元となる同期信号である。リセット端子Ｒｓｔの出力端子に接続されている配線が、図６における同期信号出力線となる。
【００５３】
図６では、同期信号経路情報生成部１２は、検証対象となる全ての同期ユニットとしてフリップフロップＦＦ１〜ＦＦ９を選択している。
同期信号経路情報生成部１２が、フリップフロップＦＦ１の入力端子であるクリア（ＣＬ）端子からリセット端子Ｒｓｔへ向かう方向に接続をトレースすると、バッファＢｕｆ１、Ｂｕｆ２、Ｂｕｆ３、Ｂｕｆ４を通過してリセット端子Ｒｓｔに到達する。同期信号経路情報生成部１２は、フリップフロップＦＦ１からリセット端子Ｒｓｔに至る経路についての同期信号経路情報を生成する。
【００５４】
同期信号経路情報生成部１２が、フリップフロップＦＦ２の入力端子であるクリア端子からリセット端子Ｒｓｔへ向かう方向に接続をトレースすると、インバータＩｎｖ１、Ｉｎｖ２、バッファＢｕｆ３、Ｂｕｆ４を通過してリセット端子Ｒｓｔに到達する。同期信号経路情報生成部１２は、フリップフロップＦＦ２からリセット端子Ｒｓｔに至る経路についての同期信号経路情報を生成する。
【００５５】
同期信号経路情報生成部１２が、フリップフロップＦＦ３の入力端子であるクリア端子からリセット端子Ｒｓｔへ向かう方向に接続をトレースすると、バッファＢｕｆ５を通過して接地されており、リセット端子Ｒｓｔに到達していない。従って、同期信号経路情報生成部１２は、フリップフロップＦＦ３からＧＮＤに至る経路についての同期信号経路情報を生成する。
【００５６】
同期信号経路情報生成部１２は、フリップフロップＦＦ４の入力端子であるクリア端子からリセット端子Ｒｓｔへ向かう方向に接続をトレースすると、バッファＢｕｆ６、インバータＩｎｖ３、バッファＢｕｆ７、Ｂｕｆ４を通過してリセット端子Ｒｓｔに到達する。同期信号経路情報生成部１２は、フリップフロップＦＦ４からリセット端子Ｒｓｔに至る経路についての同期信号経路情報を生成する。
【００５７】
同期信号経路情報生成部１２が、フリップフロップＦＦ５の入力端子であるクリア端子からリセット端子Ｒｓｔへ向かう方向に接続をトレースすると、バッファＢｕｆ８を通過して、ＮＡＮＤ回路Ｎａｎｄ１に到達する。トレースを行うことにより到達した素子がリピータ以外の論理素子であるＮＡＮＤ回路であるため、同期信号経路情報生成部１２は、トレースを停止する。そして、フリップフロップＦＦ５からＮＡＮＤ回路Ｎａｎｄ１に至る経路についての同期信号経路情報を生成する。
【００５８】
ここで仮にこのＮＡＮＤ回路Ｎａｎｄ１の一方の入力端子がリセット端子Ｒｓｔに接続されていたとしても他の信号が当該ＮＡＮＤ回路Ｎａｎｄ１の他方の入力端子に接続されるため、トレースを停止する。
【００５９】
同期信号経路情報生成部１２が、フリップフロップＦＦ６の入力端子であるクリア端子からリセット端子Ｒｓｔへ向かう方向に接続をトレースすると、バッファＢｕｆ９、インバータＩｎｖ４を通過した後に信号線が途切れている。図６に点線で示すバッファＢｕｆ１０およびバッファＢｕｆ１０からバッファＢｕｆ４に接続される信号線は、ある特定の階層が設計中であるため欠落している等の理由により、配線が欠落している部分である。このように、トレースを行うことにより、配線が欠落した部分に到達した場合、同期信号経路情報生成部１２は、トレースを停止する。そして、フリップフロップＦＦ６からインバータＩｎｖ４に至る経路についての同期信号経路情報を生成する。また、同期信号経路情報生成部１２が、フリップフロップＦＦ７の入力端子であるクリア端子からリセット端子Ｒｓｔへ向かう方向に接続をトレースした場合も、フリップフロップＦＦ６のクリア端子からリセット端子Ｒｓｔへ向かう方向に接続をトレースした場合と同様に、フリップフロップＦＦ７からインバータＩｎｖ６に至る経路についての同期信号経路情報を生成する。
【００６０】
同期信号経路情報生成部１２が、フリップフロップＦＦ８の入力端子であるクリア端子からリセット端子Ｒｓｔへ向かう方向に接続をトレースすると、バッファＢｕｆ１１を通過してフリップフロップＦＦ８の出力端子であるＱ端子に到達する。トレースを行うことにより到達した素子が同期ユニットであるフリップフロップであるため、同期信号経路情報生成部１２は、トレースを停止する。そして、フリップフロップＦＦ８のクロック端子からフリップフロップＦＦ８のＱ端子に至る経路についての同期信号経路情報を生成する。
【００６１】
同期信号経路情報生成部１２が、フリップフロップＦＦ９の入力端子であるクリア端子からリセット端子Ｒｓｔへ向かう方向に接続をトレースすると、バッファＢｕｆ１２を通過してフリップフロップＦＦ１０の出力端子であるＱ端子に到達する。トレースを行うことにより到達した素子が同期ユニットであるフリップフロップであるため、同期信号経路情報生成部１２は、トレースを停止する。そして、フリップフロップＦＦ８のクロック端子からフリップフロップＦＦ１０のＱ端子に至る経路についての同期信号経路情報を生成する。
【００６２】
図７は、同期信号経路情報の一例を示す図である。
図７に示す同期信号経路情報の１行目は、フリップフロップＦＦ１のトレース結果を示している。ここで、ＦＦ１ＣＬは、フリップフロップＦＦ１の入力端子であるクリア端子を示す情報である。また、ＢＵＦ１〜ＢＵＦ４は、それぞれバッファＢｕｆ１〜Ｂｕｆ４を示す情報である。ＲＳＴは、リセット端子Ｒｓｔを示す情報である。そして、ＲＳＴの後の「＃０」または「＃１」は、トレースによりバッファまたはインバータの出力端子に到達する度、到達したインバータの個数を計数した結果に応じて設定される判定用の情報（判定用情報）を示している。具体的には、計数したインバータの個数が偶数である場合、判定用情報「＃０」が設定される。計数したインバータの個数が奇数である場合、判定用情報「＃１」が設定される。
【００６３】
例えば、図７の１行目の同期信号経路情報は、フリップフロップＦＦ１の入力端子であるクリア端子からトレースを行った同期信号経路中に存在するインバータの数は０であるため、判定用情報「＃０」が設定されている。また、４行目の同期信号経路情報は、フリップフロップＦＦ４の入力端子であるクリア端子からトレースを行った同期信号経路中に存在するインバータの数は１であるため、判定用情報「＃１」が設定されている。
【００６４】
同期信号経路情報に、フリップフロップＦＦ１〜ＦＦ９の同期信号の入力端子からの各経路を記憶することにより、同期信号経路情報を設計者が参照することで、どのような経路をたどって同期信号経路がトレースされたのかを容易に確認することができる。
【００６５】
次に、図７の同期信号経路情報を用いて同期信号分配判定部１４の処理の具体例を説明する。
同期信号分配判定部１４は、同期信号が、全てのフリップフロップＦＦ１〜ＦＦ９に対して、当該同期信号の生成時と同一の信号極性で、伝搬又は分配されているか否かを検証する。
【００６６】
具体例では、まず、同期信号分配判定部１４は、１行目の同期信号経路情報を選択する。同期信号分配判定部１４は、１行目の同期信号経路情報には判定用情報「＃０」が設定されているため、同期信号分配判定部１４は、１行目の同期信号経路情報に含まれる同期信号が、同期信号出力線にリセット端子Ｒｓｔから同一の信号極性で到達していると判断し、リセット端子Ｒｓｔから同一の信号極性で信号がフリップフロップＦＦ１に分配されていると判定する。
【００６７】
次に、同期信号分配判定部１４は、２行目の同期信号経路情報を選択する。同期信号分配判定部１４は、２行目の同期信号経路情報には判定用情報「＃０」が設定されているため、同期信号分配判定部１４は、リセット端子Ｒｓｔから同一の信号極性で信号がフリップフロップＦＦ２に分配されていると判定する。
【００６８】
次に、同期信号分配判定部１４は、３行目の同期信号経路情報を選択する。同期信号分配判定部１４は、３行目の同期信号経路情報にＲＳＴが存在しないため、同期信号分配判定部１４は、リセット端子Ｒｓｔからの信号がフリップフロップＦＦ３に分配されていないと判定する。
【００６９】
次に、同期信号分配判定部１４は、４行目の同期信号経路情報を選択する。同期信号分配判定部１４は、４行目の同期信号経路情報には判定用情報「＃１」が設定されているため、同期信号分配判定部１４は、同期信号経路情報に含まれる同期経路が、リセット端子Ｒｓｔから同期信号出力線に異なる信号極性、すなわち信号極性が反転されて到達していると判断し、リセット端子Ｒｓｔから同一極性で信号がフリップフロップＦＦ２に分配されていないと判定する。
【００７０】
次に、同期信号分配判定部１４は、５行目の同期信号経路情報を選択する。同期信号分配判定部１４は、５行目の同期信号経路情報にＲＳＴが存在しないため、同期信号分配判定部１４は、リセット端子Ｒｓｔからの信号がフリップフロップＦＦ５に分配されていないと判定する。
【００７１】
次に、同期信号分配判定部１４は、６行目の同期信号経路情報を選択する。同期信号分配判定部１４は、６行目の同期信号経路情報にＲＳＴが存在しないため、同期信号分配判定部１４は、リセット端子Ｒｓｔからの信号がフリップフロップＦＦ６に分配されていないと判定する。
【００７２】
次に、同期信号分配判定部１４は、７行目の同期信号経路情報を選択する。同期信号分配判定部１４は、７行目の同期信号経路情報にＲＳＴが存在しないため、同期信号分配判定部１４は、リセット端子Ｒｓｔからの信号がフリップフロップＦＦ７に分配されていないと判定する。
【００７３】
次に、同期信号分配判定部１４は、８行目の同期信号経路情報を選択する。同期信号分配判定部１４は、８行目の同期信号経路情報にＲＳＴが存在しないため、同期信号分配判定部１４は、リセット端子Ｒｓｔからの信号がフリップフロップＦＦ８に分配されていないと判定する。
【００７４】
次に、同期信号分配判定部１４は、９行目の同期信号経路情報を選択する。同期信号分配判定部１４は、９行目の同期信号経路情報にＲＳＴが存在しないため、同期信号分配判定部１４は、リセット端子Ｒｓｔからの信号がフリップフロップＦＦ９に分配されていないと判定する。
【００７５】
以上述べたように、回路設計支援装置１０によれば、同期信号経路情報生成部１２がリピータであるバッファやインバータ等の単一入力の論理素子の論理接続をトレースすることにより到達した素子の入力端子数が２以上である場合、トレースを停止するようにした。これにより、同期信号を生成する部分の検証が抑制され、回路の同期信号の検証範囲を限定することができる。このため、不必要なトレースを省略することにより、設計対象の回路の同期信号が正しく接続されているか否かを迅速に検証することができる。
【００７６】
また、同期信号分配判定部１４が、判定結果をモニタ１０４ａに表示するようにした。これにより、設計者が同期信号経路情報格納部１３に格納された同期信号経路情報を調べることで、極性の誤りや矛盾を迅速に発見することができる。
【００７７】
なお、本実施の形態では、同期信号経路情報生成部１２が判定用情報を生成し、同期信号分配判定部が、判定用情報に基づいて同期ユニットの出力端子又は同期信号が出力される同期信号出力線に同一の信号極性で到達しているか否かを判断した。しかし、これに限らず、同期信号分配判定部１４が、判定用情報を生成するようにしてもよい。
【００７８】
＜第３の実施の形態＞
次に、第３の実施の形態の回路設計支援装置を説明する。
図８は、第３の実施の形態の回路設計支援装置の機能を示すブロック図である。
【００７９】
第３の実施の形態の回路設計支援装置１０ａは、回路設計支援装置１０に比べ、縮小ネットリスト生成部１５および縮小ネットリスト格納部１６をさらに有している。また、同期信号経路情報生成部１２とは機能が一部異なる同期信号経路情報生成部１２ａを有している。
【００８０】
縮小ネットリスト生成部１５は、ネットリスト格納部１１に格納されているネットリストから入力端子数が２以上である論理素子を除外した縮小ネットリストを生成する。そして、縮小ネットリスト生成部１５は、生成した縮小ネットリストを縮小ネットリスト格納部１６に格納する。
【００８１】
同期信号経路情報生成部１２ａは、縮小ネットリスト格納部１６に格納されている縮小ネットリストに基づいて、同期信号の経路に関する情報を生成する。
次に、第３の実施の形態の回路設計支援装置１０ａの各部の処理を説明する。
【００８２】
図９は、第３の実施の形態の回路設計支援装置の各部の処理を示すフローチャートである。なお、第２の実施の形態の各部の処理と同一のステップには同一のステップ番号を付して説明する。
【００８３】
［ステップＳ１ａ］  縮小ネットリスト生成部１５は、縮小ネットリストを生成する。なお、縮小ネットリストの生成処理は、後に詳述する。そして、縮小ネットリスト生成部１５は、生成した縮小ネットリストを縮小ネットリスト格納部１６に格納する。その後、ステップＳ１ｂに遷移する。
【００８４】
［ステップＳ１ｂ］  同期信号経路情報生成部１２は、縮小ネットリスト格納部１６に格納されている縮小ネットリストに基づいて、未選択の検証対象の同期ユニットを１つ選択する。その後、ステップＳ２ａに遷移する。
【００８５】
［ステップＳ２ａ］  同期信号経路情報生成部１２は、ステップＳ１ｂにて選択した検証対象の同期ユニットについて、当該同期ユニットの同期信号の入力端子から逆方向のトレースを実行する。トレースの実行が終了すると、ステップＳ３に遷移する。
【００８６】
［ステップＳ３］  同期信号経路情報生成部１２は、生成した同期信号経路情報を同期信号経路情報格納部１３に格納する。その後、ステップＳ４ａに遷移する。
［ステップＳ４ａ］  同期信号経路情報生成部１２は、縮小ネットリスト格納部１６に未選択の同期ユニットが存在するか否かを判断する。未選択の同期ユニットが存在する場合（ステップＳ４ａのＹｅｓ）、ステップＳ１ｂに遷移する。未選択の同期ユニットが存在しない場合（ステップＳ４ａのＮｏ）、ステップＳ５に遷移する。
【００８７】
［ステップＳ５］  同期信号分配判定部１４は、同期信号経路情報格納部１３に格納されている同期信号経路情報を１つ選択する。その後、ステップＳ６に遷移する。
［ステップＳ６］  同期信号分配判定部１４は、ステップＳ５にて選択した同期信号経路情報に含まれる同期経路を通過した信号が、当該同期信号の生成時と同一の信号極性で、同期ユニットの出力端子又は当該同期信号が出力される同期信号出力線に到達しているか否かを判断する。同期信号出力線に正極性で到達している場合（ステップＳ６のＹｅｓ）、ステップＳ７に遷移する。同期ユニットの出力端子又は同期信号出力線に、当該同期信号の生成時と同一の信号極性で到達していない場合（ステップＳ６のＮｏ）、ステップＳ９に遷移する。
【００８８】
［ステップＳ７］  同期信号分配判定部１４は、未選択の同期信号経路情報が存在するか否かを判断する。未選択の同期信号経路情報が存在する場合（ステップＳ７のＹｅｓ）、ステップＳ５に遷移する。そして、未選択の同期信号経路情報を１つ選択し、ステップＳ６以下の処理を引き続き行う。未選択の同期信号経路情報が存在しない場合（ステップＳ７のＮｏ）、ステップＳ８に遷移する。
【００８９】
［ステップＳ８］  同期信号分配判定部１４は、同期信号が正しく伝搬又は分配されていると判定する。そして、同期信号分配判定部１４は、判定結果をモニタ１０４ａに表示する。その後、図９の処理を終了する。
【００９０】
［ステップＳ９］  同期信号分配判定部１４は、同期信号が正しく伝搬又は分配されていないと判定する。そして、同期信号分配判定部１４は、判定結果をモニタ１０４ａに表示する。その後、図９の処理を終了する。
【００９１】
以上で、図９に示す処理の説明を終了する。
次に、ステップＳ１ａの縮小ネットリストの生成処理を説明する。
図１０は、縮小ネットリスト生成処理を示すフローチャートである。
【００９２】
［ステップＳ１１］  縮小ネットリスト生成部１５は、ネットリスト格納部１１に格納されているネットリストから設計単位であるモジュールのネットリストを読み込む。その後、ステップＳ１２に遷移する。
【００９３】
［ステップＳ１２］  縮小ネットリスト生成部１５は、モジュール階層における入出力端子であるモジュールの入出力ポート（例えばｉｎｐｕｔ、ｏｕｔｐｕｔ）の処理を行う。その後、ステップＳ１３に遷移する。
【００９４】
［ステップＳ１３］  縮小ネットリスト生成部１５は、モジュール内の内部配線の属性（例えばｒｅｇ、ｗｉｒｅ）を処理する。その後、ステップＳ１４に遷移する。
［ステップＳ１４］  縮小ネットリスト生成部１５は、論理素子を１つ選択する。その後、ステップＳ１５に遷移する。
【００９５】
［ステップＳ１５］  縮小ネットリスト生成部１５は、ステップＳ１４にて選択した論理素子がバッファ又はインバータ等のリピータか否かを判断する。リピータである場合（ステップＳ１５のＹｅｓ）、ステップＳ１８に遷移する。リピータではない場合（ステップＳ１５のＮｏ）、ステップＳ１６に遷移する。
【００９６】
［ステップＳ１６］  縮小ネットリスト生成部１５は、ステップＳ１４にて選択した論理素子が、トレース開始点の同期ユニットか否かを判断する。ステップＳ１４にて選択した論理素子が、トレース開始点の同期ユニットである場合（ステップＳ１６のＹｅｓ）、ステップＳ１８に遷移する。ステップＳ１４にて選択した論理素子が、トレース開始点の同期ユニットではない場合（ステップＳ１６のＮｏ）、ステップＳ１７に遷移する。
【００９７】
［ステップＳ１７］  縮小ネットリスト生成部１５は、ステップＳ１４にて選択した論理素子をネットリストから除外する。当該論理素子のネットリストからは、当該論理素子に接続される信号線の接続情報をネットリストに残したまま、当該論理素子を特定するインスタンス情報のみがネットリストから除外される。その後、ステップＳ１９に遷移する。
【００９８】
［ステップＳ１８］  縮小ネットリスト生成部１５は、ステップＳ１４にて選択した論理素子をモジュール内の論理素子として縮小ネットリストに登録する。その後、ステップＳ１９に遷移する。
【００９９】
［ステップＳ１９］  縮小ネットリスト生成部１５は、他の論理素子が存在するか否かを判断する。他の論理素子が存在する場合（ステップＳ１９のＹｅｓ）、ステップＳ１４に遷移する。他の論理素子が存在しない場合（ステップＳ１９のＮｏ）、ステップＳ２０に遷移する。
【０１００】
［ステップＳ２０］  縮小ネットリスト生成部１５は、縮小ネットリストを縮小ネットリスト格納部１６に格納する。その後、図１０の処理を終了する。
以上で、図１０に示す処理の説明を終了する。
【０１０１】
次に、第３の実施の形態の回路設計支援装置の処理の具体例を説明する。
図１１は、縮小ネットリストの生成処理の具体例を説明する図である。
図１１に示す回路２０は、ネットリスト格納部１１に格納されているネットリストにより具現される回路の一例を図示している。また、回路２０ａは、縮小ネットリスト格納部１６に格納されている縮小ネットリストにより具現される回路の一例を図示している。
【０１０２】
縮小ネットリストでは、リピータではないＡＮＤ回路Ａｎｄ２１、Ａｎｄ２２、ＮＡＮＤ回路Ｎａｎｄ２１、ＯＲ回路Ｏｒ２１が除外されている。
なお、本実施の形態においては、除外対象の論理素子に接続される信号線の接続情報をネットリストに残したまま、当該除外対象の論理素子を特定するインスタンス情報のみがネットリストから除外されるから、縮小ネットリストには除外された論理素子に接続されていた内部配線情報のうち、どこにも接続が無い配線が残ることとなる。図１１では、ＡＮＤ回路Ａｎｄ２１の入力端子に接続されていた配線Ｌ１や、ＡＮＤ回路Ａｎｄ２２の出力端子に接続されていた配線Ｌ２が縮小ネットリストに残っている。しかし、図１１の例に限らず、この配線Ｌ１や配線Ｌ２を削除するようにしてもよい。
【０１０３】
次に、第３の実施の形態の同期信号経路情報生成部１２ａの処理の具体例を説明する。
図１２は、同期信号経路情報作成部の処理の具体例を説明する図である。
図１２に示す具体例は、図６に示した具体例に加え、縮小ネットリストが作成されることにより、新たに発生する事例を示している。
【０１０４】
同期信号経路情報生成部１２ａが、フリップフロップＦＦ１１の入力端子であるクリア端子からリセット端子Ｒｓｔへ向かう方向に接続をトレースすると、バッファＢｕｆ１３を通過した後に信号線が途切れている。点線で示すＮＡＮＤ回路Ｎａｎｄ２は、縮小ネットリスト作成処理によりネットリストから除外されていることを示している。このように、トレースを行うことにより、配線が欠落した部分に到達した場合、同期信号経路情報生成部１２ａは、トレースを停止し、フリップフロップＦＦ１１からバッファＢｕｆ１３に至る経路についての同期信号経路情報を生成する。
【０１０５】
なお、同期信号分配判定部１４の判定結果は、縮小ネットリストを作成しなかった場合、すなわち、図６のフリップフロップＦＦ５の入力端子であるクリア端子からリセット端子Ｒｓｔへ向かう方向に接続をトレースした場合と同一となる。これは、ネットリストに対してトレースを行う場合でも縮小ネットリストに対してトレースを行う場合でも判定結果が同一となることを示す一例である。
【０１０６】
この第３の実施の形態の回路設計支援装置１０ａによれば、第２の実施の形態の回路設計支援装置１０と同様の効果が得られる。
そして、第３の実施の形態の回路設計支援装置１０ａによれば、メモリに展開する縮小ネットリストの容量は、通常のネットリストよりも小さいので、さらに同期信号経路情報生成部１２の逆方向のトレース処理を高速に実行することができる。
【０１０７】
なお、回路設計支援装置１０、１０ａが行った処理が、複数の装置によって分散処理されるようにしてもよい。例えば、１つの装置が、同期信号経路情報の生成処理までを行って同期信号経路情報を生成しておき、他の装置が、その同期信号経路情報に基づいて、同期信号の分配が正しいものであるか否かを判定するようにしてもよい。
【０１０８】
以上、本発明の回路設計支援装置、回路設計支援装置の制御方法および回路設計支援装置の制御プログラムを、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
【０１０９】
また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
なお、上記の処理機能は、情報処理装置等のコンピュータによって実現することができる。その場合、回路設計支援装置１、１０、１０ａが有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記憶装置、光ディスク、光磁気記録媒体、半導体メモリ等が挙げられる。磁気記憶装置には、ハードディスクドライブ、フレキシブルディスク（ＦＤ）、磁気テープ等が挙げられる。光ディスクには、ＤＶＤ、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ／ＲＷ等が挙げられる。光磁気記録媒体には、ＭＯ（Magneto-Optical disk）等が挙げられる。
【０１１０】
プログラムを流通させる場合には、例えば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭ等の可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。
【０１１１】
プログラムを実行するコンピュータは、例えば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、ネットワークを介して接続されたサーバコンピュータからプログラムが転送されるごとに、逐次、受け取ったプログラムに従った処理を実行することもできる。
【０１１２】
また、上記の処理機能の少なくとも一部を、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＰＬＤ（Programmable Logic Device）等の電子回路で実現することもできる。
【符号の説明】
【０１１３】
１、１０、１０ａ  回路設計支援装置
１ａ  記憶部
１ｂ  選択部
１ｃ  トレース部
１ｄ  制御部
２  回路接続情報
２ａ、Ｒｓｔ  リセット端子
２ｂ、２ｃ、２ｄ、２ｇ、Ｂｕｆ１〜Ｂｕｆ１２、Ｂｕｆ２１、Ｂｕｆ２２  バッファ
２ｅ、２ｈ、ＦＦ１〜ＦＦ１０、ＦＦ２１〜ＦＦ２６  フリップフロップ
２ｆ、Ｎａｎｄ１、Ｎａｎｄ２１  ＮＡＮＤ回路
１１  ネットリスト格納部
１２  同期信号経路情報生成部
１３  同期信号経路情報格納部
１４  同期信号分配判定部
１５  縮小ネットリスト生成部
１６  縮小ネットリスト格納部
Ａｎｄ２１、Ａｎｄ２２  ＡＮＤ回路
Ｉｎｖ１〜Ｉｎｖ６、Ｉｎｖ２１〜Ｉｎｖ２３  インバータ
Ｏｒ２１  ＯＲ回路
【図１】
2012083954.tif 000003
【図２】
2012083954.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012083954.tif 000009
【図８】
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【図９】
2012083954.tif 000011
【図１０】
2012083954.tif 000012
【図１１】
2012083954.tif 000013
【図１２】
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