(57)【要約】【課題】ＦＭ多重信号の処理装置から受信順に正しくブロックのデータを出力する。【解決手段】ＦＭ多重信号を処理して出力する際に、１フレームを構成する複数のパケットのデータを出力するデータ出力期間が、データが周期的に出力されるデータ出力期間と、データが周期的に出力されないデータ非出力期間と、からなる縦方向処理モードを有するものとする。【選択図】図６
2012010198.tif 000002
【特許請求の範囲】
【請求項１】
所定ビット数から構成されるパケット毎に横方向誤り符号訂正が付され、前記横方向誤り符号訂正が付されたパケットを複数組み合わせた単位毎に縦方向誤り符号訂正が付され、前記単位を複数組み合わせたフレームとして時系列に送信されるディジタル信号、を誤り訂正して出力する処理装置であって、
１フレームを構成する複数のパケットのデータを出力するデータ出力期間が、データが周期的に出力されるデータ出力期間と、データが周期的に出力されないデータ非出力期間と、からなる縦方向処理モードを有することを特徴とする処理装置。
【請求項２】
請求項１に記載の処理装置であって、
前記データ出力期間には、前記縦方向誤り符号訂正を用いて誤り訂正されたパケットのデータのみを出力することを特徴とする処理装置。
【請求項３】
請求項１又は２に記載の処理装置であって、
前記横方向誤り符号訂正を用いて当該横方向誤り符号訂正が付されたパケットの横方向誤り符号訂正処理と、前記縦方向誤り符号訂正を用いて当該縦方向誤り符号訂正が付された単位に含まれるパケットの縦方向誤り符号訂正処理と、を行い、横訂正タイミングで前記横方向誤り符号訂正処理が施されたパケットのデータを出力し、縦訂正タイミングで前記縦方向誤り符号訂正処理が施されたパケットのデータを出力する誤り訂正部と、
前記誤り訂正部から出力されるパケットのデータを受けて、前記横方向誤り符号訂正を用いて横方向誤り訂正されたパケットのデータ及び前記縦方向誤り符号訂正を用いて縦方向誤り訂正されたパケットのデータのデコード処理が可能なデコード部と、を備え、
前記誤り訂正部は、前記縦訂正タイミングと前記横訂正タイミングとを示すタイミングフラグ信号を出力し、
前記デコード部は、前記縦方向処理モードにおいて、前記タイミングフラグ信号が前記縦訂正タイミングであることを示すタイミングで前記縦方向誤り符号訂正を用いて縦方向誤り訂正されたパケットのデータのデコード処理を行い、前記タイミングフラグ信号が前記横訂正タイミングであることを示すタイミングでは前記横方向誤り符号訂正を用いて横方向誤り訂正されたパケットのデータのデコード処理を行わないことを特徴とする処理装置。
【請求項４】
請求項３に記載の処理装置であって、
前記デコード部でデコード処理されたパケットのデータを受けて、前記縦方向処理モードにおいて、少なくとも前記タイミングフラグ信号が前記横訂正タイミングであることを示すタイミングでは当該パケットのデータを装置外部へ出力させない処理を行う出力制御部を備えることを特徴とする処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＭ多重信号を処理装置に関する。
【背景技術】
【０００２】
ＦＭ多重放送は音声信号にディジタル信号のデータを重畳して、各種文字情報や図形の情報を含むＦＭ多重信号として送信する。
【０００３】
図１０は、ディジタル信号のフレーム構成を示す。１フレームは２７２ブロックからなり、各ブロックの先頭には１６ビットのＢＩＣ（Block Identification Code）が付加される。ＢＩＣはフレーム同期及びブロック同期の再生に使用される。１ブロックのうち１９０ビットはデータを伝送するビットであり、残りの８２ビットは横方向の誤り符号訂正のためのパリティを伝送するビットである。また、複数のブロック毎を組み合わせた単位毎にパリティブロックが設けられ、パリティブロックは縦方向の誤り符号訂正を行うために用いられる。１フレームを構成する２７２ブロックのうち１９０ブロックはデータを伝送するブロックであり、残りの８２ブロックは縦方向の誤り符号訂正のためのパリティを伝送するパリティブロックである。
【０００４】
図１１は、従来のＦＭ多重信号の処理装置１００の構成を示す図である。受信部１０は、アンテナ、フロントエンド、局部発振回路、検波回路、ＬＭＳＫ（Level-controlled Minimun Shift Keying）復調回路を含んで構成される。受信部１０は、送信されてくるＦＭ多重信号を受信し、ＰＬＬ回路を含む局部発振回路からの局部発振周波数信号に基づいて検波回路において検波処理を行い、ＬＭＳＫ復調回路において上記フレームを構成するパケットを含むディジタル信号が復調される。受信部１０において復調されたディジタル信号は誤り訂正部１２へ出力される。
【０００５】
誤り訂正部１２は、受信部１０から出力されたディジタル信号に対して横方向誤り符号訂正処理及び縦方向誤り符号訂正処理を行う。誤り訂正部１２には、外部から入力される各ブロックのデータに対する処理タイミングを示すブロッククロック信号ＢＣＫの立ち上がりに同期して、受信部１０から１ブロック分のディジタル信号が入力され、当該ブロックに含まれる横方向の誤り符号訂正のためのパリティビットを用いて当該ブロックに含まれるパケットのデータに対して横方向誤り符号訂正が行われる。さらに、各フレームのデータに対する処理タイミングを示すフレームクロック信号ＦＣＫに同期して、前フレームに含まれるパリティブロックを用いて当該フレームに含まれるパケットに対する縦方向の誤り符号訂正処理が行われる。すなわち、縦方向の誤り符号訂正処理は、１フレーム分のディジタル信号に含まれるパケットが揃った後にフレームクロック信号ＦＣＫの立ち上がりに同期して開始され、当該フレームに含まれる各パケットのデータに対して順次行われる。
【０００６】
誤り訂正部１２は、図１２のタイミングチャート及び図１３の出力説明図に示すように、横方向誤り符号訂正処理後に誤り検出されたブロックは飛ばしつつ、誤り検出されなかったブロックは現フレームのデータとして順次出力する。さらに、縦方向誤り符号訂正処理が施された前フレームに含まれるブロックのうち、横方向誤り符号訂正処理後に誤り検出されなかったブロックとして既に出力されたブロックは飛ばしつつ、縦方向誤り符号訂正処理後のブロックを前フレームのデータとして順次出力する。
【０００７】
また、誤り訂正部１２は、ステータス信号ＳＴを出力する。ステータス信号ＳＴは、ブロック同期フラグＢＬＫ、フレーム同期フラグＦＲＭ、訂正エラーフラグＥＲＲ及びパリティブロックフラグＰＲＩを含んで構成される。ブロック同期フラグＢＬＫは、誤り訂正部２０４から現在出力されているブロックがブロック非同期中のブロックであるのか（ＢＬＫ＝０）、ブロック同期中のブロックであるのか（ＢＬＫ＝１）を示すフラグである。フレーム同期フラグＦＲＭは、誤り訂正部２０４から現在出力されているブロックがフレーム非同期中のブロックであるのか（ＦＲＭ＝０）、フレーム同期中のブロックであるのか（ＦＲＭ＝１）を示すフラグである。訂正エラーフラグＥＲＲは、誤り訂正部２０４から現在出力されているブロックがＣＲＣ回路４６にて誤り検出されなかったものであるのか（ＥＲＲ＝０）、誤り検出されたものであるのか（ＥＲＲ＝１）を示すフラグである。パリティブロックフラグＰＲＩは、誤り訂正部２０４から現在出力されているブロックがパリティブロックでなくデータブロックであるのか（ＰＲＩ＝０）、パリティブロックであるか（ＰＲＩ＝１）を示すフラグである。
【０００８】
ステータス処理部１４は、図１４に示すように、アンド素子Ａ１、オア素子Ｂ１〜Ｂ３を含んで構成される。ステータス処理部１４は、ステータス信号ＳＴを受けて、ステータス信号ＳＴに含まれる各フラグの値に基づいてイネーブル信号ＥＮ及びディスエーブル信号ＤＥを生成して出力する。アンド素子Ａ１は、パリティブロックフラグＰＲＩの反転信号及び訂正エラーフラグＥＲＲの反転信号を受けて、パリティブロックフラグＰＲＩ及び訂正エラーフラグＥＲＲの両方が０の場合に１を出力し、その他の場合には０を出力する。アンド素子Ａ１の出力がイネーブル信号ＥＮとなり、イネーブル信号ＥＮはデコード部１６へ出力される。オア素子Ｂ１は、パリティブロックフラグＰＲＩ及び訂正エラーフラグＥＲＲを受けて、パリティブロックフラグＰＲＩ及び訂正エラーフラグＥＲＲのいずかが１の場合に１を出力し、その他の場合には０を出力する。オア素子Ｂ２は、フレーム同期フラグＦＲＭの反転信号及びブロック同期フラグＢＬＫの反転信号を受けて、フレーム同期フラグＦＲＭが１かつブロック同期フラグＢＬＫが１の場合に０を出力し、その他の場合には１を出力する。オア素子Ｂ３は、オア素子Ｄ１の出力及びオア素子Ｄ２の出力のいずれもが０である場合のみ０を出力し、その他の場合に１を出力する。オア素子Ｂ３の出力がディスエーブル信号ＤＥとなり、ディスエーブル信号ＤＥは出力制御部１８へ出力される。
【０００９】
デコード部１６は、誤り訂正部１２から出力される各ブロックのデータを復号化し、出力制御部１８へ出力する。デコード部１６は、ステータス処理部１４からイネーブル信号ＥＮを受けて、イネーブル信号ＥＮが１であるときに入力されるブロックのデータに復号化処理を施し、０であるときに入力されるブロックのデータには復号化処理を施さない。
【００１０】
出力制御部１８は、デコード部１６で復号化されたブロックのデータを処理装置１００の外部へ出力するための制御を行う。出力制御部１８は、ステータス処理部１４からディスエーブル信号ＤＥを受けて、ディスエーブル信号ＤＥが０であるときに入力されるブロックのデータは処理装置１００の外部へ出力し、１であるときに入力されるブロックのデータは処理装置１００の外部へ出力しない。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平８−２０４５８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、従来のＦＭ多重信号の処理装置１００では、図１２及び図１３に示すように、誤り訂正部１２において横方向誤り符号訂正処理が可能であったブロックのデータ（横訂正ＯＫと示す）は横方向誤り符号訂正処理が行われるとブロッククロック信号ＢＣＫの立ち上がりに同期して順次出力される。一方、誤り訂正部１２において横方向誤り符号訂正処理が不可能であったブロックのデータ（横訂正ＮＧと示す）はブロッククロック信号ＢＣＫの立ち上がりに同期して出力されず、次のフレームクロック信号ＦＣＫの立ち上がり後、縦方向誤り符号訂正処理が行われ、縦方向誤り符号訂正処理が可能であったブロックのデータ（縦方向ＯＫと示す）は次のフレームの横方向誤り符号訂正処理が可能であったブロックのデータに混じって出力される。
【００１３】
このとき、図１２及び図１３に示すように、データの出力順は、１フレームを構成するブロックの正しい送信順とは異なる順で行われることになる。そのため、１フレーム分のデータが揃わなければ後処理ができないデータである場合、処理装置１００の後段では、図１５に示すように、横方向誤り符号訂正処理が可能であったブロックのデータをメモリ等にバッファリングしておき、横方向誤り符号訂正処理が不可能であったブロックのデータが縦方向誤り符号訂正処理可能であったブロックのデータとして出力されるまで待ち、データ抜けを埋める処理を行う必要がある。
【課題を解決するための手段】
【００１４】
本発明の１つの態様は、所定ビット数から構成されるパケット毎に横方向誤り符号訂正が付され、前記横方向誤り符号訂正が付されたパケットを複数組み合わせた単位毎に縦方向誤り符号訂正が付され、前記単位を複数組み合わせたフレームとして時系列に送信されるディジタル信号、を誤り訂正して出力する処理装置であって、１フレームを構成する複数のパケットのデータを出力するデータ出力期間が、データが周期的に出力されるデータ出力期間と、データが周期的に出力されないデータ非出力期間と、からなる縦方向処理モードを有することを特徴とする処理装置である。
【００１５】
ここで、前記データ出力期間には、前記縦方向誤り符号訂正を用いて誤り訂正されたパケットのデータのみを出力することが好適である。
【００１６】
また、前記横方向誤り符号訂正を用いて当該横方向誤り符号訂正が付されたパケットの横方向誤り符号訂正処理と、前記縦方向誤り符号訂正を用いて当該縦方向誤り符号訂正が付された単位に含まれるパケットの縦方向誤り符号訂正処理と、を行い、横訂正タイミングで前記横方向誤り符号訂正処理が施されたパケットのデータを出力し、縦訂正タイミングで前記縦方向誤り符号訂正処理が施されたパケットのデータを出力する誤り訂正部と、前記誤り訂正部から出力されるパケットのデータを受けて、前記横方向誤り符号訂正を用いて横方向誤り訂正されたパケットのデータ及び前記縦方向誤り符号訂正を用いて縦方向誤り訂正されたパケットのデータのデコード処理が可能なデコード部と、を備え、前記誤り訂正部は、前記縦訂正タイミングと前記横訂正タイミングとを示すタイミングフラグ信号を出力し、前記デコード部は、前記縦方向処理モードにおいて、前記タイミングフラグ信号が前記縦訂正タイミングであることを示すタイミングで前記縦方向誤り符号訂正を用いて縦方向誤り訂正されたパケットのデータのデコード処理を行い、前記タイミングフラグ信号が前記横訂正タイミングであることを示すタイミングでは前記横方向誤り符号訂正を用いて横方向誤り訂正されたパケットのデータのデコード処理を行わないことが好適である。
【００１７】
また、前記デコード部でデコード処理されたパケットのデータを受けて、前記縦方向処理モードにおいて、少なくとも前記タイミングフラグ信号が前記横訂正タイミングであることを示すタイミングでは当該パケットのデータを装置外部へ出力させない処理を行う出力制御部を備えることが好適である。
【発明の効果】
【００１８】
本発明によれば、ＦＭ多重信号の処理装置から受信順に正しくブロックのデータを出力することができる。これにより、出力されるブロックのデータの並び替え等の処理が不要となり、後段の処理の負荷が軽減される。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態におけるＦＭ多重信号の処理装置の構成を示す図である。
【図２】本発明の実施の形態における受信部の構成を示す図である。
【図３】本発明の実施の形態における誤り訂正部の構成を示す図である。
【図４】本発明の実施の形態における誤り訂正部での処理を示すフローチャートである。
【図５】本発明の実施の形態における誤り訂正部での処理を示すフローチャートである。
【図６】本発明の実施の形態におけるデータ出力を説明するタイミングチャートである。
【図７】本発明の実施の形態におけるデータ出力を説明する出力説明図である。
【図８】本発明の実施の形態におけるステータス信号を示す図である。
【図９】本発明の実施の形態におけるステータス処理部の構成を示す図である。
【図１０】ＦＭ多重信号のデータの構成を示す図である。
【図１１】従来のＦＭ多重信号の処理装置の構成を示す図である。
【図１２】従来のＦＭ多重信号の処理装置におけるデータ出力を説明するタイミングチャートである。
【図１３】従来のＦＭ多重信号の処理装置におけるデータ出力を説明する出力説明図である。
【図１４】従来のＦＭ多重信号の処理装置におけるステータス処理部の構成を示す図である。
【図１５】従来のＦＭ多重信号の処理装置におけるデータ処理方法を説明する図である。
【発明を実施するための形態】
【００２０】
本実施の形態におけるＦＭ多重信号の処理装置２００は、図１に示すように、受信部２０２、誤り訂正部２０４、ステータス処理部２０６、デコード部２０８及び出力制御部２１０を含んで構成される。
【００２１】
受信部２０２は、図２に示すように、アンテナ２０、フロントエンド２２、局部発振回路２６、検波回路２８、マルチプレクサ３０及びＬＭＳＫ（Level-controlled Minimun Shift Keying）復調回路３２を含んで構成される。
【００２２】
ＦＭ多重信号は、アンテナ２０によって受信され、フロントエンド２２に与えられる。そして、フロントエンド２２ではＰＬＬ回路を含む局部発振回路２６からの局部発振周波数信号によってＩＦ信号に変換される。変換されたＩＦ信号は、その後ＩＦ増幅および検波回路２８で検波され、検波信号がマルチプレクサ３０およびＬＭＳＫ復調回路３２に与えられる。マルチプレクサ３０では検波信号に基づいて音声信号が生成される。音声信号は、マルチプレクサ３０を介して左右の音声信号として出力される。ＬＭＳＫ復調回路３２では、フレームを構成するパケットを含むディジタル信号が復調される。
【００２３】
次に、ＬＭＳＫ復調回路３２で復調されたディジタル信号の誤り訂正処理について説明する。図３は、誤り訂正部２０４の構成を示す図である。同期再生部４０は、ＬＭＳＫ復調回路３２から受けたディジタル信号からＢＩＣを検出することによりブロック及びフレームの先頭を検出して同期を確立する。すなわち、外部から入力されるフレームクロック信号に同期させて、ＬＭＳＫ復調回路３２から入力される現フレームの先頭のブロックから横方向誤り符号訂正処理と前フレームの先頭ブロックからの縦方向誤り符号訂正処理とを開始する。
【００２４】
ここで、現フレームとは、誤り訂正部２０４において横方向誤り符号訂正処理が施される対象となっているフレームであり、前フレームとは、現フレームよりも時系列的に前に横方向誤り符号訂正処理が施されたフレームを意味する。例えば、前フレームは、現フレームよりも１フレーム前のフレームとすることが好適である。
【００２５】
ＲＡＭコントローラ４２は、同期再生部４０からディジタル信号を受けると、ＢＩＣに基づいてフレームバッファＲＡＭ４８の書き込み処理及び読み出し処理を制御する。フレームバッファＲＡＭ４８には、ＬＭＳＫ復調回路３２で復調されたディジタル信号、誤り訂正されたディジタル信号等が記憶される。誤り訂正器４４は、フレームバッファＲＡＭ４８から読み出されたディジタル信号に対してパリティコードに従い誤り訂正処理を行う。ＣＲＣ回路４６は、誤り訂正器４４における誤り訂正後のディジタル信号をＣＲＣ（巡回冗長検査）に従い誤り検査を行う。
【００２６】
以下、誤り訂正部２０４における処理について図４及び図５のフローチャートを用いて説明する。
【００２７】
ＬＭＳＫ復調回路３２にて復調されたディジタル信号は、同期再生部４０にてＢＩＣに基づいてブロックの先頭が検出される（ステップＳ１）。ＲＡＭコントローラ４２は、外部からフレームクロック信号ＦＣＫを受け、フレームクロック信号ＦＣＫが立ち上がるタイミングを各フレームの処理開始タイミングとして同期を確立し、フレームバッファＲＡＭ４８にＬＭＳＫ復調回路３２にて復調されたディジタル信号を１ブロックずつ書き込む（ステップＳ２）。また、ＲＡＭコントローラ４２は、外部からブロッククロック信号ＢＣＫを受けて、ブロッククロック信号ＢＣＫが立ち上がるタイミングに同期させてディジタル信号をフレームバッファＲＡＭ４８から１ブロック分読み出して誤り訂正器４４に出力する（ステップＳ４）。
【００２８】
誤り訂正器４４は、フレームバッファＲＡＭ４８からディジタル信号を１ブロックずつ受けて、ブロックに付されている横方向誤り符号（パリティビット）を抽出し、抽出した横方向誤り符号に従って横方向誤り符号訂正処理を行う。横方向誤り符号訂正処理が性状に行われると、その結果がＣＲＣ回路４６へ送られる。ＣＲＣ回路４６は、ブロックに付されているＣＲＣに従って、誤り訂正処理されたパケットのデータの誤り検出処理を行う。誤りが検出されなければ、フレームバッファＲＡＭ４８の読み出しアドレス位置と同じアドレス位置に横方向誤り符号訂正処理後のデータを再度書き込む処理を行う（ステップＳ６〜ステップＳ８）。横方向誤り符号訂正処理において訂正に異常があるとき、またはＣＲＣ回路４６において誤りが検出されたときは、フレームバッファＲＡＭ４８への再書き込みは行われない。このようにして、ブロッククロック信号ＢＣＫの立ち上がりに同期させて、１フレーム分の２７２ブロックについて順次横方向誤り符号訂正処理を施す（ステップＳ３〜ステップＳ８）。
【００２９】
１フレーム分の横方向誤り符号訂正処理が終了した後、縦方向誤り符号訂正処理が行われる（ステップＳ９〜ステップＳ１２）。縦方向誤り符号訂正処理は、横方向誤り符号訂正処理が施されたフレームのデータ、すなわち前フレームのデータに対して行われる。なお、現フレームの横方向誤り符号訂正処理と前フレームの縦方向誤り符号訂正処理とは一部同時に行われてもよい。また、横方向誤り符号訂正処理後にＣＲＣ回路４６において誤り検出がされなかったブロックは縦方向誤り符号訂正処理によって訂正が実質的に行われないブロックとなる。
【００３０】
ＲＡＭコントローラ４２は、フレームクロック信号ＦＣＫが立ち上がると、横方向誤り符号訂正処理がすでに行われた前フレームのディジタル信号をフレームの先頭から１フレーム分２７２ビットを縦方向にフレームバッファＲＡＭ４８から読み出して誤り訂正器４４へ出力する（ステップＳ９）。誤り訂正器４４は、フレームのパリティブロックとして付されたパリティコードに従って、読み出された２７２ビットのデータに対して縦方向誤り符号訂正処理を施す。縦方向誤り符号訂正処理が施されたデータは、フレームバッファＲＡＭ４８の読み出した位置に再書き込まれる（ステップＳ１０、ステップＳ１１）。以後、ブロックの２ビット目以降について１フレーム分の全てのディジタル信号についてステップＳ９からステップＳ１１の処理を実行し、縦方向誤り符号訂正処理を終了する。
【００３１】
なお、縦方向誤り符号訂正処理の対象となるブロックは、１フレームに含まれる２７２ブロックのうち、パリティブロックでない１９０ブロックである。
【００３２】
横方向誤り符号訂正処理又は縦方向誤り符号訂正処理が施されたデータは、ブロッククロック信号ＢＣＫの立ち上がりに同期させて１ブロック毎にデコード部２０８及び、出力制御部２１０を通じて出力される。出力は、モード切替信号ＭＯＤに従って行われる。モード切替信号ＭＯＤは、第１モード（ＭＯＤ＝０：従来モード）と第２モード（ＭＯＤ＝１：縦方向処理モード）とに切り換えられる。
【００３３】
第１モード（ＭＯＤ＝０：従来モード）の場合、横方向誤り符号訂正処理後にＣＲＣ回路４６において誤り検出されたブロックは飛ばしつつ、横方向誤り符号訂正処理後にＣＲＣ回路４６において誤り検出されなかったブロックは現フレームのデータとして順次出力する。さらに、縦方向誤り符号訂正処理が施された前フレームに含まれるブロックのうち、横方向誤り符号訂正処理後にＣＲＣ回路４６において誤り検出されなかったブロックとして既に出力されたブロックは飛ばしつつ、縦方向誤り符号訂正処理後のブロックを前フレームのデータとして順次出力する。
【００３４】
第２モード（ＭＯＤ＝１：縦方向処理モード）の場合、図６のタイミングチャート及び図７の出力説明図に示すように出力が行われる。縦方向誤り符号訂正処理後に結果的に縦方向誤り符号訂正処理の対象となったブロックであるか否かに関わらず、前フレームのデータとして各ブロックのデータを出力する。
【００３５】
このとき、パリティブロック以外の１９０ブロックが出力対象となるブロックとなり、フレームクロック信号ＦＣＫが立ち上がった後、前フレームのブロックに対して縦方向誤り符号訂正処理が行われ、図６に示すように、フレームクロック信号ＦＣＫの立ち上がりから所定の時間経過後にブロッククロック信号ＢＣＫが立ち上がる毎に前フレームに含まれるデータパケットを含むブロックが１ブロック毎に出力される。
【００３６】
これにより、図６及び図７に示すように、１フレームを構成する複数のブロック（パケット）のデータを出力するデータ出力期間が、データが周期的に出力されるデータ出力期間（図６中、第Ｎ−１フレーム分のデータ出力期間と示す）と、データが周期的に出力されないデータ非出力期間（図６中、データ非出力期間と示す）とに分けられる。データ出力期間には、縦方向誤り符号訂正処理が施されたブロックのデータが時系列的に正しい順序で出力される。
【００３７】
また、誤り訂正器４４は、ステータス信号ＳＴを出力する。ステータス信号ＳＴは、図８に示すように、タイミング出力フラグＶＨ、ブロック同期フラグＢＬＫ、フレーム同期フラグＦＲＭ、訂正エラーフラグＥＲＲ及びパリティブロックフラグＰＲＩを含んで構成される。タイミング出力フラグＶＨ、ブロック同期フラグＢＬＫ、フレーム同期フラグＦＲＭ、訂正エラーフラグＥＲＲ及びパリティブロックフラグＰＲＩは、各１ビットのフラグ信号とすることができる。
【００３８】
タイミング出力フラグＶＨは、誤り訂正部２０４から現在出力されているブロックが横方向誤り符号訂正処理のみが施され、縦方向誤り符号訂正処理が施されていないブロックであるのか（ＶＨ＝０）、縦方向誤り符号訂正処理が施されたブロックであるのか（ＶＨ＝１）を示すフラグである。ブロック同期フラグＢＬＫは、誤り訂正部２０４から現在出力されているブロックがブロック非同期中のブロックであるのか（ＢＬＫ＝０）、ブロック同期中のブロックであるのか（ＢＬＫ＝１）を示すフラグである。フレーム同期フラグＦＲＭは、誤り訂正部２０４から現在出力されているブロックがフレーム非同期中のブロックであるのか（ＦＲＭ＝０）、フレーム同期中のブロックであるのか（ＦＲＭ＝１）を示すフラグである。訂正エラーフラグＥＲＲは、誤り訂正部２０４から現在出力されているブロックがＣＲＣ回路４６にて誤り検出されなかったものであるのか（ＥＲＲ＝０）、誤り検出されたものであるのか（ＥＲＲ＝１）を示すフラグである。パリティブロックフラグＰＲＩは、誤り訂正部２０４から現在出力されているブロックがパリティブロックでなくデータブロックであるのか（ＰＲＩ＝０）、パリティブロックであるか（ＰＲＩ＝１）を示すフラグである。
【００３９】
以上のように、誤り訂正部２０４から、横方向誤り符号訂正処理及び縦方向誤り符号訂正処理が施されたブロックのデータが出力される。これらのブロックのデータは、デコード部２０８へ入力される。また、ステータス信号ＳＴは、ステータス処理部２０６へ入力される。
【００４０】
ステータス処理部２０６は、図９に示すように、アンド素子Ｃ１，Ｃ３，Ｄ４、オア素子Ｃ２，Ｄ１，Ｄ２，Ｄ３，Ｄ５を含んで構成される。ステータス処理部２０６は、ステータス信号ＳＴを受けて、ステータス信号ＳＴに含まれる各フラグの値に基づいてイネーブル信号ＥＮ及びディスエーブル信号ＤＥを生成して出力する。アンド素子Ｃ１，Ｃ３及びオア素子Ｃ２はイネーブル信号ＥＮの生成に用いられ、アンド素子Ｄ４及びオア素子Ｄ１，Ｄ２，Ｄ３，Ｄ５はディスエーブル信号ＤＥの生成に用いられる。
【００４１】
アンド素子Ｃ１は、パリティブロックフラグＰＲＩの反転信号及び訂正エラーフラグＥＲＲの反転信号を受けて、パリティブロックフラグＰＲＩ及び訂正エラーフラグＥＲＲの両方が０の場合に１を出力し、その他の場合には０を出力する。すなわち、誤り訂正部２０４から現在出力されているブロックが、パリティブロックでなく、データブロックであり（ＰＲＩ＝０）かつＣＲＣ回路４６にて誤り検出されなかったものである（ＥＲＲ＝０）場合に１を出力し、その他の場合に０を出力する。オア素子Ｃ２は、タイミング出力フラグＶＨ及びモード切替信号ＭＯＤの反転信号を受けて、タイミング出力フラグＶＨが０及びモード切替信号ＭＯＤが１の場合に０を出力し、その他の場合に０を出力する。すなわち、処理のモードが第２モードであり（ＭＯＤ＝１）かつ誤り訂正部２０４から現在出力されているブロックが横方向誤り符号訂正処理のみが施され、縦方向誤り符号訂正処理が施されていないブロックである（ＶＨ＝０）場合に０を出力し、その他の場合に１を出力する。アンド素子Ｃ３は、アンド素子Ｃ１及びオア素子Ｃ２の出力がいずれも１の場合に１を出力し、その他の場合に０を出力する。すなわち、処理のモードが第１モードである（ＭＯＤ＝０）又は誤り訂正部２０４から現在出力されているブロックが縦方向誤り符号訂正処理が施されたブロックである（ＶＨ＝１）のいずれかの条件が成立する場合であって、誤り訂正部２０４から現在出力されているブロックがパリティブロックでなく、データブロックであり（ＰＲＩ＝０）かつＣＲＣ回路４６にて誤り検出されなかったものである（ＥＲＲ＝０）場合にイネーブル信号ＥＮは１となり、その他の場合には０となる。イネーブル信号ＥＮは、デコード部２０８へ出力される。
【００４２】
オア素子Ｄ１は、パリティブロックフラグＰＲＩ及び訂正エラーフラグＥＲＲを受けて、パリティブロックフラグＰＲＩ及び訂正エラーフラグＥＲＲのいずかが１の場合に１を出力し、その他の場合には０を出力する。すなわち、誤り訂正部２０４から現在出力されているブロックが、パリティブロックであり（ＰＲＩ＝１）又はＣＲＣ回路４６にて誤り検出されたものである（ＥＲＲ＝１）場合に１を出力し、その他の場合に０を出力する。オア素子Ｄ２は、フレーム同期フラグＦＲＭの反転信号及びブロック同期フラグＢＬＫの反転信号を受けて、フレーム同期フラグＦＲＭが１かつブロック同期フラグＢＬＫが１の場合に０を出力し、その他の場合には１を出力する。すなわち、誤り訂正部２０４から現在出力されているブロックがフレーム同期しているブロックである（ＦＲＭ＝１）かつブロック同期中のブロックである（ＢＬＫ＝１）の場合のみ０を出力し、その他の場合に１を出力する。オア素子Ｄ３は、オア素子Ｄ１の出力及びオア素子Ｄ２の出力のいずれもが０である場合のみ０を出力し、その他の場合に１を出力する。
【００４３】
一方、アンド素子Ｄ４は、タイミング出力フラグＶＨの反転信号及びモード切替信号ＭＯＤを受けて、タイミング出力フラグＶＨが０及びモード切替信号ＭＯＤが１の場合に１を出力し、その他の場合に０を出力する。すなわち、処理のモードが第２モードであり（ＭＯＤ＝１）かつ誤り訂正部２０４から現在出力されているブロックが横方向誤り符号訂正処理のみが施され、縦方向誤り符号訂正処理が施されていないブロックである（ＶＨ＝０）場合に１を出力し、その他の場合に０を出力する。
【００４４】
オア素子Ｄ５は、オア素子Ｄ３の出力及びアンド素子Ｄ４の出力を受けて、いずれもが０である場合に０を出力し、その他の場合には１を出力する。すなわち、ディスエーブル信号ＤＥは、誤り訂正部２０４から現在出力されているブロックが、パリティブロックである（ＰＲＩ＝１）、ＣＲＣ回路４６にて誤り検出されたものである（ＥＲＲ＝１）、フレーム非同期のブロックである（ＦＲＭ＝０）、ブロック非同期のブロックである（ＢＬＫ＝０）のいずれかの条件が成立する場合に１となる。また、処理のモードが第２モードであり（ＭＯＤ＝１）かつ誤り訂正部２０４から現在出力されているブロックが横方向誤り符号訂正処理のみが施され、縦方向誤り符号訂正処理が施されていないブロックである（ＶＨ＝０）である場合に１となる。ディスエーブル信号ＤＥは、出力制御部２１０へ出力される。
【００４５】
デコード部２０８は、誤り訂正部２０４から出力される各ブロックのデータを復号化し、出力制御部２１０へ出力する。デコード部２０８で行われる復号化処理は、受信部２０２で受信されるＦＭ多重信号の符号化に対応する方式で行われ、一般的な符号化・復号化技術に基づく方法を適用することができる。
【００４６】
デコード部２０８は、ステータス処理部２０６からイネーブル信号ＥＮを受けて、イネーブル信号ＥＮが１であるときに入力されるブロックのデータに復号化処理を施し、０であるときに入力されるブロックのデータには復号化処理を施さない。すなわち、処理のモードが第１モードである（ＭＯＤ＝０）又は誤り訂正部２０４から現在出力されているブロックが縦方向誤り符号訂正処理が施されたブロックである（ＶＨ＝１）のいずれかの条件が成立し、誤り訂正部２０４から現在出力されているブロックがパリティブロックでなく、データブロックであり（ＰＲＩ＝０）かつＣＲＣ回路４６にて誤り検出されなかったものである（ＥＲＲ＝０）ときにデコード部２０８でのデコード処理が行われる。
【００４７】
出力制御部２１０は、デコード部２０８で復号化されたブロックのデータを処理装置２００の外部へ出力するための制御を行う。出力制御部２１０は、ステータス処理部２０６からディスエーブル信号ＤＥを受けて、ディスエーブル信号ＤＥが０であるときに入力されるブロックのデータは処理装置２００の外部へ出力し、１であるときに入力されるブロックのデータは処理装置２００の外部へ出力しない。
【００４８】
すなわち、デコード部２０８から現在出力されているブロックが、パリティブロックである（ＰＲＩ＝１）、ＣＲＣ回路４６にて誤り検出されたものである（ＥＲＲ＝１）、フレーム非同期のブロックである（ＦＲＭ＝０）、ブロック非同期のブロックである（ＢＬＫ＝０）のいずれかの条件が成立する場合には出力制御部２１０は該当するブロックのデータを出力しない。また、処理のモードが第２モードであり（ＭＯＤ＝１）かつデコード部２０８から現在出力されているブロックが横方向誤り符号訂正処理のみが施され、縦方向誤り符号訂正処理が施されていないブロックである（ＶＨ＝０）である場合には出力制御部２１０は該当するブロックのデータを出力しない。
【００４９】
換言すると、処理のモードが第１モード（従来モード）である場合には、デコード部２０８から現在出力されているブロックが、パリティブロックである（ＰＲＩ＝１）、ＣＲＣ回路４６にて誤り検出されたものである（ＥＲＲ＝１）、フレーム非同期のブロックである（ＦＲＭ＝０）、ブロック非同期のブロックである（ＢＬＫ＝０）のいずれの条件も成立しないときには出力制御部２１０は該当するブロックのデータを出力し、いずれかの条件が成立する場合にはブロックのデータを出力しない。
【００５０】
一方、処理のモードが第２モードである場合には、デコード部２０８から現在出力されているブロックが横方向誤り符号訂正処理のみが施され、縦方向誤り符号訂正処理が施されていないブロック（ＶＨ＝０）である場合には、他の条件に関わらず当該ブロックのデータは出力しない。デコード部２０８から現在出力されているブロックが縦方向誤り符号訂正処理が施されたブロック（ＶＨ＝１）である場合には、デコード部２０８から現在出力されているブロックが、パリティブロックである（ＰＲＩ＝１）、ＣＲＣ回路４６にて誤り検出されたものである（ＥＲＲ＝１）、フレーム非同期のブロックである（ＦＲＭ＝０）、ブロック非同期のブロックである（ＢＬＫ＝０）のいずれの条件も成立しないときには出力制御部２１０は該当するブロックのデータを出力し、いずれかの条件が成立する場合にはブロックのデータを出力しない。
【００５１】
以上のように、本実施の形態におけるＦＭ多重信号の処理装置２００は、第２モードに設定されている場合には、縦方向誤り符号訂正処理が施されたブロックのデータのみを処理対象とし、装置外部へ出力する。これによって、従来のように横方向誤り符号訂正処理が失敗したブロックのデータを、後から出力される縦方向誤り符号訂正処理が施されたブロックのデータで補完することなく、時系列的に正しい順序で出力される縦方向誤り符号訂正処理が施されたブロックのデータを用いて処理を行うことができる。
【符号の説明】
【００５２】
１０  受信部、１２  誤り訂正部、１４  ステータス処理部、１６  デコード部、１８  出力制御部、２０  アンテナ、２２  フロントエンド、２６  局部発振回路、２８  検波回路、３０  マルチプレクサ、３２  復調回路、４０  同期再生部、４２  ＲＡＭコントローラ、４４  誤り訂正器、４６  ＣＲＣ回路、４８  フレームバッファＲＡＭ、１００，２００  ＦＭ多重信号処理装置、２０２  受信部、２０４  誤り訂正部、２０６  ステータス処理部、２０８  デコード部、２１０  出力制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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