(57)【要約】【課題】信号速度の遅延を防止することができる半導体装置を提供する。【解決手段】本実施形態の半導体装置は、基板上に成膜された第１の絶縁膜と、配線と、第２の絶縁膜とを持つ。前記配線は、前記第１の絶縁膜に互いに平行に所定間隔で形成されたトレンチを埋め込むように金属で形成される。前記第２の絶縁膜は、前記第１の絶縁膜と前記配線とを覆うように前記第１の絶縁膜よりも誘電率の高い材料で成膜される。前記配線間の領域における前記第２の絶縁膜の下面は、前記配線の上面の周縁を互いに結ぶ面に対して上方へ離隔している。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に成膜された第１の絶縁膜と、
前記第１の絶縁膜に互いに平行に所定間隔で形成されたトレンチを埋め込むように金属で形成された配線と、
前記第１の絶縁膜と前記配線とを覆うように前記第１の絶縁膜よりも誘電率の高い材料で成膜された第２の絶縁膜と、
を備え、
前記配線間の領域における前記第２の絶縁膜の下面は、前記配線の上面の周縁を互いに結ぶ面に対して上方へ離隔し、
前記配線間の領域における前記第２の絶縁膜は、前記配線の長手方向に直交する方向に沿った断面視においてアーチ形状をなし、
前記配線の上面は、中心部分が周縁部分よりも窪んでいる、
半導体装置。
【請求項２】
基板上に成膜された第１の絶縁膜と、
前記第１の絶縁膜に互いに平行に所定間隔で形成されたトレンチを埋め込むように金属で形成された配線と、
前記第１の絶縁膜と前記配線とを覆うように前記第１の絶縁膜よりも誘電率の高い材料で成膜された第２の絶縁膜と、
を備え、
前記配線間の領域における前記第２の絶縁膜の下面は、前記配線の上面の周縁を互いに結ぶ面に対して上方へ離隔している、
半導体装置。
【請求項３】
前記配線間の領域における前記第２の絶縁膜は、前記配線の長手方向に直交する方向に沿った断面視においてアーチ形状をなす、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記配線の上面は、中心部分が周縁部分よりも窪んでいる、
ことを特徴とする請求項２に記載の半導体装置。
【請求項５】
基板上に第１の絶縁膜を成膜する工程と、
前記第１の絶縁膜に互いに平行なトレンチを所定間隔で形成する工程と、
前記トレンチを金属で埋め込み配線を形成する工程と、
前記第１の絶縁膜に対して選択比の高い条件のエッチングにより前記配線を後退させる工程と、
前記第１の絶縁膜よりも誘電率の高い材料を用いて、前記第１の絶縁膜と前記後退した配線とを覆う第２の絶縁膜を成膜する工程と、
を備える半導体装置の製造方法。
【請求項６】
前記配線を形成する工程は、
前記第１の絶縁膜の上面が、前記第２の絶縁膜の下面のうちで最も高いと予定される位置に対応する位置に至るまで、前記トレンチを埋め込んだ金属と前記第１の絶縁膜とを削除する工程を含む、
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、例えば半導体記憶装置のメモリセルの上方に金属材料を用いてビットラインを形成する場合、コンタミネーションを防止するため、ビットラインを覆うようにキャップ材を設けることがある。
【０００３】
しかしながら、該キャップ材が、誘電率の高い材料、例えばシリコンナイトライドで成膜される場合は、ビットラインがシリコンナイトライド膜の高い容量の影響を受けやすくなる。半導体装置の微細化が今後更に進展すると、これに応じて配線信号速度の遅延が顕著になり製品不良が発生するおそれがあり、問題視されてきている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−３２６５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、信号速度の遅延を防止することができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置は、基板上に成膜された第１の絶縁膜と、配線と、第２の絶縁膜とを持つ。前記配線は、前記第１の絶縁膜に互いに平行に所定間隔で形成されたトレンチを埋め込むように金属で形成される。前記第２の絶縁膜は、前記第１の絶縁膜と前記配線とを覆うように前記第１の絶縁膜よりも誘電率の高い材料で成膜される。前記配線間の領域における前記第２の絶縁膜の下面は、前記配線の上面の周縁を互いに結ぶ面に対して上方へ離隔している。
【図面の簡単な説明】
【０００７】
【図１】実施形態１の半導体装置の概略構造を示す平面図。
【図２】図１のＡ−Ａ切断線による断面図。
【図３】実施形態２の半導体装置の断面図。
【図４Ａ】実施形態１の半導体装置の製造方法を説明する断面図。
【図４Ｂ】実施形態１の半導体装置の製造方法を説明する断面図。
【図４Ｃ】実施形態１の半導体装置の製造方法を説明する断面図。
【図４Ｄ】実施形態１の半導体装置の製造方法を説明する断面図。
【図４Ｅ】実施形態１の半導体装置の製造方法を説明する断面図。
【図４Ｆ】実施形態１の半導体装置の製造方法を説明する断面図。
【図５】実施形態２の半導体装置の製造方法を説明する断面図。
【発明を実施するための形態】
【０００８】
以下、実施形態のいくつかについて図面を参照しながら説明する。図面において、同一の部分には同一の参照符号を付してその重複説明は省略する。なお、本明細書において、「下方」という用語は基板に垂直な方向において基板の裏面側を表し、「上方」という用語は、基板に垂直な方向において裏面側とは逆の頂面側を表す。
【０００９】
（１）半導体装置
図１は、実施形態１の半導体装置の概略構造を示す平面図である。図１に示す半導体装置は、基板Ｓ（図２参照）上に成膜された酸化膜３３と、ビットラインＢＬ１と、ビットラインコンタクトＢＣと、を備える。  
ビットラインＢＬ１は、酸化膜３３に互いに平行に所定間隔で形成されたトレンチＴＲ２を、薄い金属膜、例えばチタン（Ｔｉ）膜を介して金属、例えば銅（Ｃｕ）で埋め込むことにより形成される。本実施形態において、ビットラインＢＬは例えば配線に対応し、酸化膜３３は例えば第１の絶縁膜に対応する。  
ビットラインコンタクトＢＣは、ビットラインＢＬ１に接続されるようにビットラインＢＬ１の下方に形成される。本実施形態において、ビットラインＢＬ１の下方には図示しない半導体素子、例えばＭＯＳトランジスタやフラッシュメモリが形成され、ビットラインＢＬ１は該半導体素子に接続される。
【００１０】
図１において、ビットラインＢＬ１の長手方向に直交するＡ−Ａ線に沿った断面図を図２に示す。図２に示すように、本実施形態の半導体装置は、基板Ｓ上に形成された、酸化膜３３およびビットラインＢＬ１を覆うように成膜されたシリコンナイトライド膜４６をさらに備える。シリコンナイトライド膜４６は、ビットラインＢＬ１を組成する金属が拡散してコンタミネーションをもたらすことを防止するためのキャップ層として機能する。なお、図２中、符号３１で示す部材は、後述するとおり、トレンチＴＲ２を形成する際にエッチングストッパ膜として機能するシリコンナイトライド膜である。以下、シリコンナイトライド膜３１を第１のシリコンナイトライド膜、シリコンナイトライド膜４６を第２のシリコンナイトライド膜という。第２のシリコンナイトライド膜４６は、本実施形態において例えば第２の絶縁膜に対応する。なお、図１の平面図において第２のシリコンナイトライド膜４６は省略されている。
【００１１】
本実施形態の半導体装置の特徴は、酸化膜３３が、隣り合うビットラインＢＬ１の間の領域で段差を有するように形成され、この酸化膜３３の形状に応じて第２のシリコンナイトライド膜４７の下面が、隣り合うビットラインＢＬ１の間の領域において、ビットラインＢＬ１の上面の周縁を互いに結ぶ面ＳＦに対して上方へ離隔するようにシリコンナイトライド膜４７が成膜されている点にある。図２の断面形状において、シリコンナイトライド膜４７の下面は、隣り合うビットラインＢＬ１の間の領域においてアーチをなすような形状を有する。
【００１２】
図３は、実施形態２を示す断面図である。実施形態２の略示平面図は、図１と同様であり、図３は、図２の断面図と同様に、図１のＡ−Ａ切断線に対応する断面図である。
【００１３】
実施形態２の半導体装置の特徴点は、ビットラインＢＬ２とシリコンナイトライド膜４７の形状にある。まず、ビットラインＢＬ２は、その上面においてその中心部分が周縁部分よりも窪んでいる。次に、酸化膜３４は、図３の断面図において隣り合うビットラインＢＬの間の領域でほぼ逆Ｖ字の形状をなすように形成され、この形状に応じて第２のシリコンナイトライド膜４７も、隣り合うビットラインＢＬの間の領域においてその下面がほぼ逆Ｖ字の形状をなすように形成されている。
【００１４】
このように、以上述べた第１および第２の実施形態の半導体装置によれば、第２のシリコンナイトライド膜４６，４７の下面が、隣り合うビットラインＢＬ１間，ＢＬ２間の領域で、各ビットラインＢＬ１，ＢＬ２の上面の周縁を互いに結ぶ面ＳＦに対して上方へ離隔するように、誘電率の高いシリコンナイトライド膜４６，４７が成膜されているので、ビットラインＢＬ１，ＢＬ２における信号速度の遅延を防止することが可能になる。これにより、より一層の微細化の進展に対応した高い信頼性を有する半導体装置が提供される。
【００１５】
（２）半導体装置の製造方法
上述した実施形態の半導体装置は、以下に説明する製造方法により実施可能である。
【００１６】
図４Ａ乃至図４Ｆは、実施形態１の半導体装置の製造方法を説明する断面図である。
【００１７】
まず、プラズマＣＶＤ（Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、基板Ｓ上に約２２０ｎｍの厚さでシリコン酸化膜１１を成膜し、光蝕刻技術を用いてフォトレジスト（図示せず）を所望のパタ−ンに加工し、これをマスクとしてリアクティブイオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法でシリコン酸化膜１１を選択的に除去することにより、溝パターンＴＲ１（図４Ａ参照）を形成する。
【００１８】
次いで、Ｏ２プラズマでレジストマスク（図示せず）を除去し、７０℃、５分間のコリン処理で自然酸化膜を除去した後、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、６ｎｍの窒化チタン（ＴｉＮ）膜２１、２５０ｎｍのタングステン（Ｗ）膜２２を順次に成膜し、その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、シリコン酸化膜１１が露出するまで窒化チタン（ＴｉＮ）膜２１とタングステン（Ｗ）膜２２とを除去する。続いて、シリコン酸化膜１１を約１００ｎｍだけ削り込んで平坦化させることにより、図４Ａに示すように、コンタクトプラグＢＣを形成する。
【００１９】
次に、図４Ｂに示すように、プラズマＣＶＤ法で約２０ｎｍの第１のシリコンナイトライド膜３１、８０ｎｍ以上のシリコン酸化膜３３を順次に成膜する。
【００２０】
続いて、フォトレジスト（図示せず）を塗布した後、光蝕刻技術によりフォトレジスト（図示せず）を所望のパタ−ンに加工し、これをマスクとしてＲＩＥ法でシリコン酸化膜３３および第１のシリコンナイトライド膜３１を選択的に除去し、さらに、第１のシリコンナイトライド膜３１をエッチングストッパ膜として使用することによってシリコン酸化膜１１を約５ｎｍだけ削り込むように加工し、その後、Ｏ２プラズマでレジストを除去することにより、図４Ｃに示すように、トレンチＴＲ２を形成する。
【００２１】
次に、７０℃、５分間のコリン処理でビットラインコンタクトＢＣ上の自然酸化膜を除去した後、ＰＶＤ法により８ｎｍのＴｉ膜３５、１５ｎｍのＣｕ膜３７を順次に成膜した後、図４Ｄに示すように、メッキ法によりＣｕ膜３７、Ｔｉ膜３５、および酸化膜３３を覆うように４５０ｎｍのＣｕ膜３９をさらに推積し、水素を含む１５０℃の窒素性雰囲気で３０分間加熱することにより、Ｃｕ膜中での欠陥の発生を抑制する。
【００２２】
次に、図４Ｅに示すように、ＣＭＰ法によりシリコン酸化膜３３が露出するまで、Ｃｕ膜３９，３７、Ｔｉ膜３５を除去する。このときの除去量は、シリコン酸化膜３３の上面の位置が、狙いとする第２のシリコンナイトライド膜４６の下面中でビットラインＢＬ間の最も高い位置（図２の符号ＳＭ参照）に対応するように設定する。
【００２３】
次いで、図４Ｆに示すように、常温または７０℃の塩酸を用い、シリコン酸化膜３３に対する高い選択比でのＷｅｔ法により、Ｃｕ膜３７およびＴｉ膜３５を５分間エッチングして後退させることにより、ビットラインＢＬ１を形成する。この工程により、シリコン酸化膜３３は、前記ビットラインＢＬ１間の領域において、ビットラインＢＬ１の上面の周縁を互いに結ぶ面ＳＦから上方へ隆起する段差を有する形状となる。
【００２４】
その後は、プラズマＣＶＤ法によりシリコン酸化膜３３およびビットラインＢＬを覆うように、約５０ｎｍのシリコンナイトライド膜４６を推積させることにより、図２に示す半導体装置が製造される。
【００２５】
次に、図４Ａ乃至４Ｅに加えて図５を参照しながら、実施形態２の半導体装置の製造方法について説明する。
【００２６】
ビットラインコンタクトＢＣの形成、第１のシリコンナイトライド膜３１の成膜、並びに、シリコン酸化膜３４、Ｔｉ膜３６、Ｃｕ膜３８（図５参照）の各成膜、更なるＣｕ膜の成膜およびＣＭＰ法による除去までの工程は、図４Ａ乃至４Ｅを参照して説明した実施形態１と同様である。
【００２７】
本実施形態の特徴は、Ｃｕ膜３８およびＴｉ膜３６を後退させるために、シリコン酸化膜３４に対して高選択比の条件でＲＩＥ法によりＣｕ膜３８およびＴｉ膜３６をエッチング除去する点にある。その結果、図５に示すように、ビットラインＢＬ２の上面は、その中心部分が周縁部分よりも窪んだ形状となり、ビットラインＢＬ間２の領域におけるシリコン酸化膜３４の段差もより急峻な側面形状となり、断面視においてほぼ逆Ｖ字の形状となる。そして、プラズマＣＶＤ法によりシリコン酸化膜３４、ビットラインＢＬ２を覆うように、約５０ｎｍのシリコンナイトライド膜４７を推積させることにより、図３に示す半導体装置が製造される。
【００２８】
このように、以上述べた第１および第２の実施形態の半導体装置の製造方法によれば、ビットラインＢＬ１，ＢＬ２における信号速度の遅延を防止できる半導体装置を簡易なプロセスで製造することができる。
【００２９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。上述の実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３０】
３３，３４：シリコン酸化膜
４６，４７：第２のシリコンナイトライド膜
ＢＣ：ビットラインコンタクト
ＢＬ１，ＢＬ２：ビットライン
Ｓ：基板
ＳＦ：ビットラインの上面の周縁を互いに結ぶ面
ＳＭ：第２のシリコンナイトライド膜の下面中最も高い位置
ＴＲ１，ＴＲ２：トレンチ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５】
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