(57)【要約】【課題】ソフトウェアによる２次リペア解析なしに、被試験メモリのリペア解析を実行する。【解決手段】被試験メモリのリペア解析を実行するメモリリペア解析装置であって、行毎に不良セル数を記憶する行方向不良数記憶部と、列毎に不良セル数を記憶する列方向不良数記憶部と、行毎に当該行に含まれる不良セルが位置する列の不良セル数の合計を記憶する行方向重み記憶部と、列毎に当該列に含まれる不良セルが位置する行の不良セル数の合計を記憶する列方向重み記憶部と、不良セルを行スペア領域および列スペア領域のいずれにより置換するかを判断する判断部と、を備えるメモリリペア解析装置を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリ領域を行方向に救済する行スペア領域および列方向に救済する列スペア領域を備える被試験メモリのリペア解析を実行するメモリリペア解析装置であって、
行毎に不良セル数を記憶する行方向不良数記憶部と、
列毎に不良セル数を記憶する列方向不良数記憶部と、
行毎に当該行に含まれる不良セルが位置する列の不良セル数の合計を記憶する行方向重み記憶部と、
列毎に当該列に含まれる不良セルが位置する行の不良セル数の合計を記憶する列方向重み記憶部と、
前記行方向不良数記憶部、前記列方向不良数記憶部、前記行方向重み記憶部、および前記列方向重み記憶部に記憶された値に基づいて、不良セルを前記行スペア領域および前記列スペア領域のいずれにより置換するかを判断する判断部と、
を備えるメモリリペア解析装置。
【請求項２】
前記判断部は、前記行方向不良数記憶部および前記列方向不良数記憶部に記憶された不良セル数がより大きな行または列を優先して前記行スペア領域および前記列スペア領域のいずれにより置換するかを判断する請求項１に記載のメモリリペア解析装置。
【請求項３】
前記判断部は、前記行方向不良数記憶部および前記列方向不良数記憶部における不良セル数が同一の複数の行または列のうち、当該行または列に対応して前記行方向重み記憶部および前記列方向重み記憶部に記憶された合計がより小さい行または列を優先して前記行スペア領域および前記列スペア領域のいずれにより置換するかを判断する請求項２に記載のメモリリペア解析装置。
【請求項４】
前記判断部は、前記行方向不良数記憶部および前記列方向不良数記憶部における不良セル数が同一の複数の行または列で、かつ、当該行または列に対応して行方向重み記憶部および列方向重み記憶部に記憶された合計値が同一の場合、以前に行リペア領域に置換すべきとした行の合計と、列リペア領域に置換すべきとした列の合計を比較して、列の合計が多い場合は当該複数の行を、優先して前記行スペア領域に置換すべきと判断する請求項３に記載のメモリリペア解析装置。
【請求項５】
前記判断部は、前記行方向不良数記憶部および前記列方向不良数記憶部における不良セル数が同一の複数の行または列で、かつ、当該行または列に対応して前記行方向重み記憶部および前記列方向重み記憶部に記憶された合計値が同一の場合、１以上の不良数を記憶する前記行方向不良数記憶部の数よりも、１以上の不良数を記憶する前記列方向不良数記憶部の数が大きい場合に当該行を、優先して前記列スペア領域に置換すべきと判断する請求項３に記載のメモリリペア解析装置。
【請求項６】
前記判断部は、前記行スペア領域または前記列スペア領域に置換すべきと判断した行または列の不良セルの情報をクリアし、前記行方向不良数記憶部、前記列方向不良数記憶部、前記行方向重み記憶部、および前記列方向重み記憶部が記憶する値を更新する請求項１から５のいずれか１項に記載のメモリリペア解析装置。
【請求項７】
前記被試験メモリが備える各メモリ領域の不良セルの情報を記憶するフェイルメモリ部と、
前記フェイルメモリ部から一部のメモリ領域の不良セルの情報を読み出して記憶するレジスタマトリクス回路と、
を更に備える請求項１から６のいずれか１項に記載のメモリリペア解析装置。
【請求項８】
内部の回路をプログラミングにより構成可能であり、前記レジスタマトリクス回路および前記判断部がプログラミングにより構成されるプログラムロジックデバイス部を更に備える請求項７に記載のメモリリペア解析装置。
【請求項９】
前記被試験メモリとの間で電気信号を授受して前記被試験メモリを試験する試験部と、
請求項１から８のいずれか１項に記載のメモリリペア解析装置と、
を備えた試験装置。
【請求項１０】
前記試験部は、前記被試験メモリの各メモリ領域の試験を順次実行して、試験結果である不良セルの情報を、メモリ領域毎に複数のフェイルメモリ部を順次切り替えて記憶し、
前記メモリリペア解析装置は、前記複数のフェイルメモリ部に記憶された前記メモリ領域毎の不良セルの情報に基づき、当該メモリ領域のリペア解析を実行する請求項９に記載の試験装置。
【請求項１１】
前記試験部は、前記被試験メモリの偶数番目のメモリ領域の試験を実行して、試験結果である不良セルの情報を、第２のフェイルメモリ部に記憶すると共に、
前記メモリリペア解析装置は、第１のフェイルメモリ部に記憶された奇数番目のメモリ領域の試験結果の情報に基づき、当該メモリ領域のリペア解析を並行して実行する請求項１０に記載の試験装置。
【請求項１２】
前記試験部は、前記被試験メモリの奇数番目のメモリ領域の試験を実行して試験結果を前記第１のフェイルメモリ部に記憶すると共に、
前記メモリリペア解析装置は、前記第２のフェイルメモリ部に記憶された偶数番目のメモリ領域の試験結果の情報に基づき、当該メモリ領域のリペア解析を並行して実行する請求項１１に記載の試験装置。
【請求項１３】
前記メモリリペア解析装置が前記行スペア領域または前記列スペア領域に置換すべきと判断した行または列を、判断した順に置換して救済する救済部を更に備える請求項９から１１のいずれか１項に記載の試験装置。
【請求項１４】
メモリ領域を行方向に救済する行スペア領域および列方向に救済する列スペア領域を備える被試験メモリのメモリリペア解析方法であって、
行毎に不良セル数を算出する行方向不良数の算出段階と、
列毎に不良セル数を算出する列方向不良数の算出段階と、
行毎に当該行に含まれる不良セルが位置する列の不良セル数の合計を算出する行方向重みの算出段階と、
列毎に当該列に含まれる不良セルが位置する行の不良セル数の合計を算出する列方向重みの算出段階と、
前記行方向不良数および前記列方向不良数がより大きな行または列を優先して前記行スペア領域または前記列スペア領域に置換すべきと判断し、
前記行方向不良数および前記列方向不良数がより大きな行または列が同一の場合は、当該行または列に対応する前記行方向重みおよび前記列方向重みの合計がより小さい行または列を優先して前記行スペア領域または前記列スペア領域に置換すべきと判断する判断段階と、
を備えるメモリリペア解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリリペア解析装置、メモリリペア解析方法、および試験装置に関する。
【背景技術】
【０００２】
従来、メモリセルを冗長に有するメモリデバイスが知られている。このようなメモリデバイスは、製造後の試験においてメモリセルの一部に欠陥が発見されると、欠陥セルを冗長メモリセルに置き換えるリペア処理を施して、正常品とすることができる。即ちこのようなメモリデバイスは、リペア処理の後に、当該欠陥セルにアクセスするアドレスが指定されると、欠陥セルの代わりに冗長メモリセルをアクセスするように設定される。従来、試験装置は、このような被試験メモリの試験を実行した後にリペア解析を実行して、試験結果の欠陥の情報に基づき、複数の欠陥セルに対してどのように冗長セルを割り当てるかを決めていた。（例えば、特許文献１参照）。
特許文献１  特開平１１−２１３６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
このようなメモリリペア解析は、比較的単純な処理をハードウェアで１次リペア解析（ラインフェイル解析）として実行して、比較的複雑な処理をソフトウェアによる２次リペア解析（ビットフェイル解析）として実行していたので、１次リペア解析を実行するハードウェアの他にソフトウェアを実行させる高速で高価なＣＰＵが必要であった。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、メモリ領域を行方向に救済する行スペア領域および列方向に救済する列スペア領域を備える被試験メモリのリペア解析を実行するメモリリペア解析装置であって、行毎に不良セル数を記憶する行方向不良数記憶部と、列毎に不良セル数を記憶する列方向不良数記憶部と、行毎に当該行に含まれる不良セルが位置する列の不良セル数の合計を記憶する行方向重み記憶部と、列毎に当該列に含まれる不良セルが位置する行の不良セル数の合計を記憶する列方向重み記憶部と、行方向不良数記憶部、列方向不良数記憶部、行方向重み記憶部、および列方向重み記憶部に記憶された値に基づいて、不良セルを行スペア領域および列スペア領域のいずれにより置換するかを判断する判断部と、を備えるメモリリペア解析装置を提供する。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係る試験装置１００の構成例を、被試験メモリ１０と共に示す。
【図２】本実施形態に係る解析部１３０の構成例を示す。
【図３】本実施形態に係る試験装置１００の動作フローを示す。
【図４Ａ】本実施形態に係る解析部１３０が、被試験メモリ１０の一部のメモリ領域に対して実行するリペア解析の初期状態の一例を示す。
【図４Ｂ】本実施形態に係る解析部１３０が、二つのリペア対象列を決定した一例を示す。
【図４Ｃ】本実施形態に係る解析部１３０が、二つのリペア対象行を決定した一例を示す。
【図５】本実施形態に係る試験装置１００の動作フローの変形例を示す
【図６】本実施形態に係る解析部１３０の変形例を示す。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、本実施形態に係る試験装置１００の構成例を、被試験メモリ１０と共に示す。試験装置１００は、メモリ領域を行方向に救済する行スペア領域および列方向に救済する列スペア領域を備える被試験メモリ１０の試験を実行して不良セルを検出し、当該不良セルの位置情報を得る。ここで、被試験メモリ１０は、行方向および列方向に、物理的または論理的に配列されたメモリセル（メモリマトリクス）を有するメモリデバイスである。
【０００９】
被試験メモリ１０は、試験後の救済処理によって、不良セルを含む行または列のアドレスにアクセスされると、冗長回路内の良品メモリ領域の行または列にアクセスして良品メモリとして動作する。被試験メモリ１０は、冗長回路内の良品メモリ領域に、行方向に配列されたメモリセルと置き換えられる行（ロー）スペア領域と、列方向に配列されたメモリセルと置き換えられる列（コラム）スペア領域とを有する。
【００１０】
被試験メモリ１０は、複数のメモリブロックを有してよく、当該複数のメモリブロックごとに独立に行スペア領域および列スペア領域を有してよい。被試験メモリ１０は、ＤＲＡＭ、ＳＲＡＭ、またはフラッシュメモリ等の半導体メモリでよく、これに代えて、マイクロプロセッサ等のＬＳＩに含まれるメモリであってもよい。
【００１１】
試験装置１００は、不良セルの位置情報に基づいて被試験メモリ１０のリペア解析を実行してリペア対象行またはリペア対象列を決定する。また、試験装置１００は、リペア解析結果に基づき、リペア対象行を行スペア領域に、あるいはリペア対象列を列スペア領域に置換して被試験メモリ１０の救済処理を実行する。試験装置１００は、試験プログラムに応じて、試験およびリペア解析を実行してよい。試験装置１００は、試験部１１０と、フェイルメモリ部１２０と、解析部１３０と、救済部１４０とを備える。
【００１２】
試験部１１０は、冗長回路を含む被試験メモリ１０との間で電気信号を授受して被試験メモリ１０を試験する。試験部１１０は、被試験メモリ１０が複数のメモリ領域を備える場合、当該メモリ領域毎に試験を実行してよい。試験部１１０は、被試験メモリ１０を試験するための試験パターンに基づく試験信号を被試験メモリ１０に入力して、試験信号に応じて被試験メモリ１０が出力する出力信号に基づいて被試験メモリ１０の良否を判定する。試験部１１０は、試験信号発生部１１２と、信号入出力部１１４と、期待値比較部１１６とを有する。
【００１３】
試験信号発生部１１２は、信号入出力部１１４を介して１または複数の被試験メモリ１０に接続されて、被試験メモリ１０へ供給する複数の試験信号を発生する。試験信号発生部１１２は、試験信号に応じて被試験メモリ１０が出力する応答信号の期待値を生成してよい。
【００１４】
信号入出力部１１４は、１以上の被試験メモリ１０に接続され、試験部１１０と被試験メモリ１０との間で電気信号をやり取りする。信号入出力部１１４は、複数の被試験メモリ１０を搭載するパフォーマンスボードであってよい。信号入出力部１１４は、被試験メモリ１０に接続される伝送経路に設けられる複数の切り替えスイッチを含み、被試験メモリ１０および試験部１１０の間を電気的に接続するか切断するかを切り替えてよい。
【００１５】
信号入出力部１１４は、試験すべき被試験メモリ１０と試験部１１０との間を電気的に接続して、試験信号発生部１１２が発生した試験信号を当該被試験メモリ１０に送信する。また、信号入出力部１１４は、試験信号に応じて当該被試験メモリ１０が出力する出力信号を受信する。信号入出力部１１４は、受信した被試験メモリ１０の出力信号を期待値比較部１１６へと送信する。
【００１６】
期待値比較部１１６は、信号入出力部１１４から受信した被試験メモリ１０の出力信号に含まれるデータ値と試験信号発生部１１２が生成する期待値とを比較する。期待値比較部１１６は、比較結果に基づき、被試験メモリ１０の良否を判定する。期待値比較部１１６は、被試験メモリ１０の試験の判定結果および検出した不良セルのアドレス情報等をフェイルメモリ部１２０に記憶する。
【００１７】
フェイルメモリ部１２０は、被試験メモリ１０が備える各メモリ領域の不良セルの情報を記憶する。フェイルメモリ部１２０は、被試験メモリ１０が複数のメモリ領域を備える場合、当該メモリ領域毎に不良セルの情報を記憶してよい。ここで、被試験メモリ１０は、対応する行リペア領域および列リペア領域が設けられた単位で、複数のメモリ領域を備えてよい。
【００１８】
試験部１１０が被試験メモリ１０の複数のメモリ領域を一部ずつ順に試験していく場合、フェイルメモリ部１２０は、１回の試験で試験されるメモリ領域分の不良セル情報を格納する容量以上の記憶領域を持てばよい。また、フェイルメモリ部１２０は、複数の被試験メモリ１０に対応して、試験装置１００内に複数備わってよい。また、複数のフェイルメモリ部１２０は、被試験メモリ１０の複数のメモリ領域毎に備わってよい。
【００１９】
解析部１３０は、フェイルメモリ部１２０に記憶された不良セルの情報に基づき、被試験メモリ１０のリペア解析を実行する。解析部１３０は、試験装置１００内に複数備わってよい。例えば、解析部１３０は、フェイルメモリ部１２０が試験装置１００内に複数備わる場合に、複数のフェイルメモリ部１２０毎に備わる。また、解析部１３０は、複数の被試験メモリ１０に対応して複数備わってもよい。解析部１３０は、バッファ部１２２と、行方向不良数記憶部１３２と、列方向不良数記憶部１３４と、行方向重み記憶部１３６と、列方向重み記憶部１３８と、判断部１５０とを有する。
【００２０】
バッファ部１２２は、被試験メモリ１０の予め定められたメモリ領域のフェイル情報を、フェイルメモリ部１２０から読み出して記憶する。バッファ部１２２は、被試験メモリ１０が対応する行リペア領域および列リペア領域が設けられた単位で複数のメモリ領域を備える場合、当該メモリ領域毎にフェイル情報を読み出して記憶してよい。バッファ部１２２は、フェイルメモリ部１２０に記憶されたメモリセルの位置情報に対応させて、不良セル情報をマッピングしてよい。
【００２１】
行方向不良数記憶部１３２は、バッファ部１２２に記憶された被試験メモリ１０のメモリ領域の行毎に、不良セル数を記憶する。列方向不良数記憶部１３４は、当該メモリ領域の列毎に、不良セル数を記憶する。
【００２２】
行方向重み記憶部１３６は、バッファ部１２２に記憶された被試験メモリ１０のメモリ領域の行毎に、当該行に含まれる不良セルが位置する列の不良セル数の合計を記憶する。ここで、行方向重み記憶部１３６は、当該不良セル数の合計を表す値を記憶してもよい。行方向重み記憶部１３６が記憶する値は、当該行の重みとして判断部１５０が参照してよい。
【００２３】
列方向重み記憶部１３８は、当該メモリ領域の列毎に、当該列に含まれる不良セルが位置する行の不良セル数の合計を記憶する。ここで、列方向重み記憶部１３８は、当該不良セル数の合計を表す値を記憶してもよい。列方向重み記憶部１３８が記憶する値は、当該列の重みとして判断部１５０が参照してよい。
【００２４】
判断部１５０は、行方向不良数記憶部１３２、列方向不良数記憶部１３４、行方向重み記憶部１３６、および列方向重み記憶部１３８に記憶された値に基づいて、不良セルを被試験メモリ１０の行スペア領域および列スペア領域のいずれにより置換するかを判断する。判断部１５０は、行方向不良数記憶部１３２および列方向不良数記憶部１３４に記憶された不良セル数がより大きな行または列を優先して行スペア領域および列スペア領域のいずれにより置換するかを判断する。
【００２５】
行方向不良数記憶部１３２または列方向不良数記憶部１３４に記憶された数が他に比べて大きい行または列は、不良セルの数が他に比べて多い行または列となる。したがって、１つの当該行または列を置換するだけで複数のセルを救済することができるので、判断部１５０は、不良セルを効率的に救済する目的で当該行または列の救済すべき優先準位を他に比べて高くする。
【００２６】
しかしながら、行方向不良数記憶部１３２または列方向不良数記憶部１３４に記憶された数が同数の場合等、判断部１５０は、効率的な救済の順番を判断できない場合がある。そこで判断部１５０は、行方向重み記憶部１３６、および列方向重み記憶部１３８に記憶された値も参照して、不良セルを行スペア領域および列スペア領域のいずれにより置換するかを判断する。
【００２７】
判断部１５０は、行方向不良数記憶部１３２および列方向不良数記憶部１３４における不良セル数が同一の複数の行または列のうち、当該行または列に対応して行方向重み記憶部１３６および列方向重み記憶部１３８に記憶された合計がより小さい行または列を優先して行スペア領域および列スペア領域のいずれにより置換するかを判断する。行方向重み記憶部１３６に記憶された数がより大きい行に含まれる不良セルは、当該不良セルを含む列に、他の不良セルが１つ以上存在している可能性が高い。
【００２８】
即ち、当該列の救済によって、当該不良セルを含む複数の不良セルを救済できる可能性が他の列よりも高いので、判断部１５０は、当該列を優先させて置換する可能性が高いことを意味する。したがって、判断部１５０は、当該列による当該不良セルの救済と重複して当該行を救済しないように、当該行の優先順位を下げる。そして、判断部１５０は、列の救済と同時に、行に含まれる不良セルが救済される確率が他の行よりも低い、行方向重み記憶部１３６に記憶された数がより小さい行の優先準位を上げる。
【００２９】
同様に、列方向重み記憶部１３８に記憶された数がより大きい列に含まれる不良セルは、当該不良セルを含む行に、他の不良セルが１つ以上存在している可能性が高いので、判断部１５０は、当該行を優先させて置換する可能性が高い。したがって、判断部１５０は、当該行による当該不良セルの救済と重複して当該列を救済しないように、当該列の優先順位を下げる。そして、判断部１５０は、行の救済と同時に、列に含まれる不良セルが救済される確率が他の列よりも低い、列方向重み記憶部１３８に記憶された数がより小さい列の優先準位を上げる。
【００３０】
このように、行方向不良数記憶部１３２または列方向不良数記憶部１３４に記憶された数が同数であっても、判断部１５０は、置換する優先順位を判断することができる。
【００３１】
判断部１５０は、行スペア領域または列スペア領域に置換すべきと判断した行または列の不良セルの情報をクリアし、行方向不良数記憶部１３２、列方向不良数記憶部１３４、行方向重み記憶部１３６、および列方向重み記憶部１３８が記憶する値を更新する。このように、判断部１５０は、置換すべき行または列を判断した後に、不良セルの情報をクリアして、置換する不良セルがなくなるまで、置換すべき行または列を繰り返し判断してよい。
【００３２】
判断部１５０は、行方向不良数記憶部１３２および列方向不良数記憶部１３４における不良セル数が同一の複数の行または列で、かつ、当該行または列に対応して行方向重み記憶部１３６および列方向重み記憶部１３８に記憶された合計値が同一の場合、以前に行リペア領域に置換すべきとした行の合計と、列リペア領域に置換すべきとした列の合計を比較して、列の合計が多い場合は当該重みが最小となる複数の行を、優先してリペア対象とする。
【００３３】
これに代えて、判断部１５０は、行方向不良数記憶部１３２および列方向不良数記憶部１３４における不良セル数が同一の複数の行または列で、かつ、当該行または列に対応して行方向重み記憶部１３６および列方向重み記憶部１３８に記憶された合計値が同一の場合、１以上の不良数を記憶する行方向不良数記憶部１３２の数よりも、１以上の不良数を記憶する列方向不良数記憶部１３４の数が大きい場合に当該行を、優先して列スペア領域に置換すべきと判断する。
【００３４】
また、判断部１５０は、行方向不良数記憶部１３２および列方向不良数記憶部１３４における不良セル数が同一の複数の行または列で、かつ、当該行または列に対応して行方向重み記憶部１３６および列方向重み記憶部１３８に記憶された合計値が同一の場合、１以上の不良数を記憶する列方向不良数記憶部１３４の数よりも、１以上の不良数を記憶する行方向不良数記憶部１３２の数が大きい場合に当該列を、優先して列スペア領域に置換すべきと判断する。後に述べるように、これらによって、対応する行方向重み記憶部１３６および列方向重み記憶部１３８に記憶された合計値も同一の行または列が複数ある場合でも、判断部１５０は、置換すべき優先順位を判断することができる。
【００３５】
救済部１４０は、判断部１５０が行スペア領域または列スペア領域に置換すべきと判断した行または列を、判断した順に置換して救済する。救済部１４０は、被試験メモリ１０に備わる冗長回路への切替方法に応じて、置換すべき行または列を行スペア領域または列スペア領域へと置換する。
【００３６】
例えば、被試験メモリ１０が冗長回路への切替方法として論理回路を用いている場合、救済部１４０は、当該論理回路を動作させるプログラムを書き換えて、冗長回路へと切り替える。これに代えて、被試験メモリ１０が冗長回路への切替方法としてレーザビーム等によって熱的に切断する切断用回路を用いている場合、救済部１４０は、対応する切断用回路にレーザビーム等を照射して熱切断してよい。これに代えて、被試験メモリ１０が冗長回路への切替方法として電流を流して溶断するヒューズ回路を用いている場合、救済部１４０は、対応するヒューズ回路に予め定められた電流値の範囲の電流を流して溶断してよい。
【００３７】
以上の本実施例に係る試験装置１００は、被試験メモリ１０の試験と、試験結果に基づく被試験メモリ１０のメモリリペア解析と、メモリリペア解析結果に基づく救済処理と、を実行する。試験装置１００は、被試験メモリ１０の試験が終了してからメモリリペア解析を実行してよく、これに代えて、予め定められた一部のメモリ領域の試験結果がフェイルメモリ部に記憶された後に、当該メモリ領域のメモリリペア解析を実行してもよい。また、試験装置１００は、解析部１３０のメモリリペア解析の実行と共に、救済部１４０の救済処理を実行してもよい。
【００３８】
図２は、本実施形態に係る解析部１３０の構成例を示す。本例において、被試験メモリ１０は、５行５列のメモリセルのマトリクスと、不良メモリセルを行単位で置換する２行分の行スペア領域と、不良メモリセルを列単位で置換する２列分の列スペア領域を有する。バッファ部１２２は、被試験メモリ１０の５行５列のメモリ領域のフェイル情報を、フェイルメモリ部１２０から読み出して記憶する。
【００３９】
一例として、バッファ部１２２は、図中の水平方向を行方向として、垂直方向を列方向とする。即ち例えば、同一の行番号において列番号を１つずつインクリメントする方向が行方向であり、同一の列番号において行番号を１つずつインクリメントする方向が列方向である。図中において、バッファ部１２２は、メモリ領域の不良セルを「１」と示す。
【００４０】
行方向不良数記憶部１３２および行方向重み記憶部１３６は、バッファ部１２２が５行のメモリ領域を有するので、少なくとも５つの記憶領域をそれぞれ有してよい。同様に、列方向不良数記憶部１３４および列方向重み記憶部１３８は、バッファ部１２２が５列のメモリ領域を有するので、少なくとも５つの記憶領域をそれぞれ有してよい。
【００４１】
例えば、行方向不良数記憶部１３２は、１行１列のメモリセルが不良セルなので、１行目の不良数を１として１番目の記憶領域に記憶する。また、行方向不良数記憶部１３２は、２行目の不良数を２として２番目の記憶領域に、３行目から５行目までの不良数を１として３番目から５番目の記憶領域に記憶する。同様に、列方向不良数記憶部１３４は、１列目と３列目の不良数を１として、２列目と５列目の不良数を２として、４列目の不良数を０として記憶する。
【００４２】
行方向重み記憶部１３６は、１行目に含まれる不良セルが１列目に位置して、１列目の不良セル数の合計が１なので、１番目の記憶領域に１を記憶する。また、行方向重み記憶部１３６は、２行目に含まれる不良セルが２列目と５列行目に位置して、２列目の不良セル数である２と、５列目の不良セル数である２の合計が４となるので、２番目の記憶領域に４を記憶する。同様に、行方向重み記憶部１３６は、３番目の記憶領域に２を、４番目の記憶領域に２を、５番目の記憶領域に１を記憶する。
【００４３】
列方向重み記憶部１３８は、１列目に含まれる不良セルが１行目に位置して、１行目の不良セル数の合計が１なので、１番目の記憶領域に１を記憶する。また、列方向重み記憶部１３８は、２列目に含まれる不良セルが２行目と４行目に位置して、２行目の不良セル数である２と、４行目の不良セル数である１の合計が３となるので、２番目の記憶領域に３を記憶する。同様に、列方向重み記憶部１３８は、３番目の記憶領域に１を、４番目の記憶領域に０を、５番目の記憶領域に３を記憶する。
【００４４】
判断部１５０は、行方向重み記憶部１３６、および列方向重み記憶部１３８が記憶した値を参照して、不良セルを行スペア領域および列スペア領域のいずれにより置換するかを判断する。また、判断部１５０は、不良セルを行スペア領域および列スペア領域のいずれにより置換するかを判断した後に、バッファ部１２２の当該不良セルの表示をクリアしてよい。
【００４５】
図３は、本実施形態に係る試験装置１００の動作フローを示す。ここで、試験装置１００は、被試験メモリ１０の試験を終えてからメモリリペア解析を実行する例を説明する。試験部１１０は、被試験メモリ１０の試験を実行する（Ｓ３００）。試験部１１０は、試験結果をフェイルメモリ部１２０に記憶する。
【００４６】
次に、バッファ部１２２は、フェイルメモリ部１２０に記憶された被試験メモリ１０の一部の領域の試験結果の情報を読み出して記憶する（Ｓ３１０）。ここで、図２で説明したように、行方向不良数記憶部１３２は、バッファ部１２２に記憶されたメモリ領域の行毎に、不良セル数を記憶して、列方向不良数記憶部１３４は、当該メモリ領域の列毎に、不良セル数を記憶する。
【００４７】
また、図２で説明したように、行方向重み記憶部１３６は、バッファ部１２２に記憶されたメモリ領域の行毎に、当該行に含まれる不良セルが位置する列の不良セル数の合計を記憶する。同様に、列方向重み記憶部１３８は、当該メモリ領域の列毎に、当該列に含まれる不良セルが位置する行の不良セル数の合計を記憶する。
【００４８】
ここで、行方向重み記憶部１３６および列方向重み記憶部１３８は、行方向不良数記憶部１３２および列方向不良数記憶部１３４がそれぞれ行毎または列毎の不良セル数を記憶した後に、当該記憶した不良セル数に基づいてそれぞれ動作してよい。ここで例えば、バッファ部１２２が、フェイルメモリ部１２０に記憶された情報をメモリセル毎に読み出して記憶する場合を説明する。
【００４９】
バッファ部１２２が１つの不良セル情報をマッピングする毎に、行方向不良数記憶部１３２および列方向不良数記憶部１３４は、対応する行および列の不良セル数を１つインクリメントしてよい。この場合、行方向重み記憶部１３６および列方向重み記憶部１３８は、インクリメントされた行方向不良数記憶部１３２および列方向不良数記憶部１３４の値に基づいて、不良セル数の合計を更新する。
【００５０】
一例として、バッファ部１２２が２行２列の位置に不良セル情報をマッピングした場合、行方向不良数記憶部１３２は２番目の記憶領域に記憶された数値を、列方向不良数記憶部１３４は２番目の記憶領域に記憶された数値をそれぞれ１つインクリメントする。次に、行方向重み記憶部１３６は、２行目の重みとして記憶されている２番目の不良セルの合計を更新する。同様に、列方向重み記憶部１３８は、２列目の重みとして記憶されている２番目の不良セルの合計を更新する。
【００５１】
更に、バッファ部１２２が２行５列の位置に記憶させた場合、行方向不良数記憶部１３２は２番目の記憶領域に記憶された数値を、列方向不良数記憶部１３４は５番目の記憶領域に記憶された数値をそれぞれ１つインクリメントする。次に、行方向重み記憶部１３６は、２行目の重みとして記憶されている２番目の不良セルの合計を更新する。同様に、列方向重み記憶部１３８は、５列目の重みとして記憶されている５番目の不良セルの合計を更新する。
【００５２】
このようにして、バッファ部１２２の不良セル情報のマッピング毎に、行方向不良数記憶部１３２、列方向不良数記憶部１３４、行方向重み記憶部１３６、および列方向重み記憶部１３８は、それぞれが記憶している値をそれぞれ更新させてよい。これによって、例えば、バッファ部１２２が１つの不良セル情報のマッピングを１クロックおきに実行することができる。この場合、行方向不良数記憶部１３２と列方向不良数記憶部１３４は、１クロックおきの同一クロックで更新して、行方向重み記憶部１３６と列方向重み記憶部１３８は、行方向不良数記憶部１３２と列方向不良数記憶部１３４が更新するクロックとは異なる１つおきのクロックで更新してよい。
【００５３】
これに代えて、バッファ部１２２が１つの不良セルのマッピングを１クロック毎に実行することもできる。この場合、行方向不良数記憶部１３２、列方向不良数記憶部１３４、行方向重み記憶部１３６、および列方向重み記憶部１３８は、マッピングのクロックと同一クロックで更新してよい。これに代えて、バッファ部１２２のマッピングが終了してから、行方向不良数記憶部１３２、列方向不良数記憶部１３４、行方向重み記憶部１３６、および列方向重み記憶部１３８の更新が行われてもよい。この場合、バッファ部１２２は、不良セル情報のマッピングを１つずつ実行しなくてもよい。
【００５４】
次に、判断部１５０は、行方向不良数記憶部１３２および列方向不良数記憶部１３４に記憶された不良セル数を参照して、不良セル数が最大となる行または列が１つであるか否かを判別する（Ｓ３２０）。不良セル数が最大となる行または列が１つの場合、判断部１５０は、当該行または列を優先してリペア対象とする（Ｓ３３０）。
【００５５】
不良セル数が最大となる行または列が２つ以上ある場合、判断部１５０は、当該行または列に対応する重みである行方向重み記憶部１３６または列方向重み記憶部１３８に記憶された値を参照する。ここで、判断部１５０は、行方向重み記憶部１３６または列方向重み記憶部１３８に記憶された、不良セル数が最大となる行または列に対応する重みが最小となる行または列が１つであるか否かを判別する（Ｓ３４０）。当該重みが最小となる行または列が１つの場合、判断部１５０は、当該行または列を優先してリペア対象とする（Ｓ３５０）。
【００５６】
当該重みが最小となる行または列が２つ以上ある場合、判断部１５０は、以前にリペア対象とした列の合計と、以前にリペア対象とした行の合計を比較する（Ｓ３６０）。判断部１５０は、以前にリペア対象とした列の合計が多い場合は当該重みが最小となる複数の行を、以前にリペア対象とした行の合計が多い場合は当該重みが最小となる複数の列を、優先してリペア対象とする。これによって、判断部１５０は、リペア対象とする行および列の数のバランスを均一に近づけることができる。
【００５７】
また、これに代えて、１以上の不良数を記憶する行方向不良数記憶部１３２の数と、１以上の不良数を記憶する列方向不良数記憶部１３４の数とを比較する。判断部１５０は、行方向不良数記憶部１３２の数が多い場合に当該列を、列方向不良数記憶部１３４の数が多い場合に当該列を、優先してリペア対象としてよい。即ち、１以上の不良数を記憶する行方向不良数記憶部１３２の数が多い場合は、不良セルが複数の行にわたって分散していることを示すので、判断部１５０は、当該行よりも不良セルの分散が少ない列を選択してリペア対象としてよい。
【００５８】
以上により、判断部１５０がリペア対象とした行または列について、救済部１４０は、被試験メモリ１０の行スペア領域または列スペア領域へと置換する。ここで、救済部１４０は、判断部１５０がリペア対象と判断する毎に、行スペア領域または列スペア領域へと置換してよい。これに代えて、救済部１４０は、予め定められた複数のリペア対象が判断された後に、当該複数のリペア対象を判断部１５０が判断した順に、行スペア領域または列スペア領域へと順次置換してよい。
【００５９】
判断部１５０は、リペア対象とした行または列のバッファ部１２２における不良セルの情報をクリアする（Ｓ３７０）。判断部１５０は、バッファ部１２２においてクリアされていない不良セルがまだ残っていれば、ステップＳ３２０に戻り、次に優先してリペア対象とする行または列を判断する（Ｓ３８０）。判断部１５０は、バッファ部１２２の不良セルが全てクリアされるまで、ステップＳ３２０からステップＳ３８０の手順を繰り返す。判断部１５０は、バッファ部１２２の不良セルが全てクリアされた場合、メモリリペア解析を終了させる。
【００６０】
以上の本実施例の動作フローによって、試験装置１００は、被試験メモリ１０の試験とメモリリペア解析を実行することができる。また、本実施例の試験装置１００は、ハードウェアで実現できる程度の比較的単純な処理でメモリリペア解析を実行することができるので、複雑な処理を実行する高価なＣＰＵ等を省略することができる。
【００６１】
このような動作フローのメモリリペア解析によって、バッファ部１２２、行方向不良数記憶部１３２、列方向不良数記憶部１３４、行方向重み記憶部１３６、および列方向重み記憶部１３８にそれぞれ記憶される値がどのように推移するのかを、図４Ａから図４Ｃを用いて説明する。図４Ａは、本実施形態に係る解析部１３０が、被試験メモリ１０の一部のメモリ領域に対して実行するリペア解析の初期状態の一例を示す。
【００６２】
ここで、バッファ部１２２は、図２で説明したように、フェイルメモリ部１２０から２５個のメモリセルを有するメモリ領域の試験結果を、フェイルメモリ部１２０から読み出して記憶する例を説明する。行方向不良数記憶部１３２、列方向不良数記憶部１３４、行方向重み記憶部１３６、および列方向重み記憶部１３８は、図２と同じ値を、それぞれの初期値としてそれぞれ記憶するので、初期値の算出方法についての説明を省略する。
【００６３】
判断部１５０は、行方向不良数記憶部１３２および列方向不良数記憶部１３４に記憶された不良セル数を参照して、不良セル数が最大となる行または列が、第２行目、第２列目、および第５列目の３つであることを判別する。ここで、不良セル数の最大値は２である。
【００６４】
ここで例えば、第２行目を優先してリペア対象とすると、１行１列、３行５列、４行２列、および５行３列の４つの不良セルが残る。この場合、いずれの行または列を次のリペア対象としても、当該４つの不良セルのうち、２つ以上の不良セルを同時にリペアすることができなくなる。即ち、１つの列または行に対して１つの不良セルだけをリペア対象に含むことになり、リペア対象となる列または行の合計は、最初の第２行目を含めて５つとなる。
【００６５】
しかしながら、被試験メモリ１０に含まれる冗長回路に、当該メモリ領域に対応する行スペア領域または列スペア領域が合計５本も存在しない場合があり、この場合、当該メモリ領域を救済することができない。即ち、行方向または列方向の不良セルの合計値だけからリペア対象を判断しても、効率的なリペア解析を実行できない場合があることがわかる。そこで、本実施例のごとく、判断部１５０は、不良セル数が最大となる行または列が２つ以上ある場合、当該行または列に対応する重みである行方向重み記憶部１３６または列方向重み記憶部１３８に記憶された値に基づいてリペア対象とする行または列を判断する。
【００６６】
判断部１５０は、行方向重み記憶部１３６または列方向重み記憶部１３８に記憶された、不良セル数が最大となる行または列に対応する重みが最小となる行または列が１つであるか否かを判別する。第２行目の重みは４、第２列目の重みは３、第５列目の重みは３なので、判断部１５０は、重みが最小となる行または列として、第２列目および第５列目の２つであると判別する。判断部１５０は、判別した２つの列を、優先してリペア対象とする。
【００６７】
図４Ｂは、本実施形態に係る解析部１３０が、二つのリペア対象列を決定した一例を示す。判断部１５０は、バッファ部１２２におけるリペア対象とした第２列目および第５列目の不良セルの情報をクリアする。即ち、２行２列、２行５列、３行５列、および４行２列の不良セルをクリアする。これに併せて、行方向不良数記憶部１３２、列方向不良数記憶部１３４、行方向重み記憶部１３６、および列方向重み記憶部１３８は、残った１行１列、５行３列の不良セルに基づく情報に更新する。
【００６８】
判断部１５０は、再び、行方向不良数記憶部１３２および列方向不良数記憶部１３４に記憶された不良セル数を参照して、不良セル数が最大となる行または列が、第１行目、第４行目、第１列目、および第３列目の４つであることを判別する。ここで、不良セル数の最大値は１である。
【００６９】
次に、判断部１５０は、行方向重み記憶部１３６または列方向重み記憶部１３８に記憶された、不良セル数が最大となる行または列に対応する重みが最小となる行または列は４つであることを判別する。そこで判断部１５０は、当該重みが最小となる行または列が２つ以上ある場合、以前にリペア対象とした列の合計と、以前にリペア対象とした行の合計を比較する。判断部１５０は、以前にリペア対象とした列の合計が２で、以前にリペア対象とした行の合計の０よりも多いことから、当該重みが最小となる第１行目、第４行目を優先してリペア対象とする。
【００７０】
図４Ｃは、本実施形態に係る解析部１３０が、二つのリペア対象行を決定した一例を示す。判断部１５０は、バッファ部１２２におけるリペア対象とした第１行目および第４行目の不良セルの情報をクリアする。即ち、１行１列および５行３列の不良セルをクリアする。これによって、全ての不良セルがクリアされたので、解析部１３０は当該メモリ領域のリペア解析を終了する。
【００７１】
以上のように、本例において、判断部１５０は、第１行目、第４行目、第２列目、および第５列目の、２つの行および２つの列をリペア対象として、バッファ部１２２に記憶されたメモリ領域を救済させることができる。このように、判断部１５０は、行方向不良数記憶部１３２、列方向不良数記憶部１３４、行方向重み記憶部１３６、および列方向重み記憶部１３８に記憶された値に基づいてリペア解析を実行することで、効率よく不良セルを救済できる。
【００７２】
本実施例において、判断部１５０は、リペア対象とした行または列のバッファ部１２２における不良セルの情報をクリアする例を説明した。これに代えて、判断部１５０は、バッファ部１２２の情報はクリアせずに、行方向不良数記憶部１３２、列方向不良数記憶部１３４、行方向重み記憶部１３６、および列方向重み記憶部１３８における不良セルの情報をクリアしてもよい。
【００７３】
例えば、判断部１５０は、リペア対象とした行または列に含まれる不良セルの個数を、対応する行方向不良数記憶部１３２または列方向不良数記憶部１３４から差し引く。これによって、判断部１５０は、行方向不良数記憶部１３２および列方向不良数記憶部１３４をクリアすることができる。
【００７４】
同様に、判断部１５０は、リペア対象とした行または列に含まれる不良セルに対応した、クリアされる前の列方向不良数記憶部１３４または行方向不良数記憶部１３２に記憶された不良セルの個数を、行方向重み記憶部１３６または列方向重み記憶部１３８から差し引く。これによって、判断部１５０は、行方向重み記憶部１３６および列方向重み記憶部１３８をクリアすることができる。
【００７５】
このように、判断部１５０は、バッファ部１２２の情報をクリアしなくてもリペア解析を実行することができる。この場合、解析部１３０は、不良セルの位置情報を参照する目的でバッファ部１２２を用いているので、バッファ部１２２を省いてよい。即ち、解析部１３０は、不良セルの位置情報を直接フェイルメモリ部１２０にアクセスして参照して、行方向不良数記憶部１３２、列方向不良数記憶部１３４、行方向重み記憶部１３６、および列方向重み記憶部１３８における不良セルの情報を更新してよい。
【００７６】
図５は、本実施形態に係る試験装置１００の動作フローの変形例を示す。本変形例において、試験部１１０は、被試験メモリ１０の各メモリ領域の試験を順次実行して、試験結果である不良セルの情報を、メモリ領域毎に複数のフェイルメモリ部１２０を順次切り替えて記憶し、解析部１３０は、複数のフェイルメモリ部１２０に記憶されたメモリ領域毎の不良セルの情報に基づき、当該メモリ領域のリペア解析を実行する。即ち、試験装置１００は、試験部１１０の試験と、解析部１３０のリペア解析とを、時間的に並行して実行する。
【００７７】
例えば、試験部１１０は、被試験メモリ１０の偶数番目のメモリ領域の試験を実行して、試験結果である不良セルの情報を、第２のフェイルメモリ部に記憶すると共に、解析部１３０は、第１のフェイルメモリ部に記憶された奇数番目のメモリ領域の試験結果の情報に基づき、当該メモリ領域のリペア解析を並行して実行する。また、試験部１１０は、被試験メモリ１０の奇数番目のメモリ領域の試験を実行して試験結果を第１のフェイルメモリ部に記憶すると共に、解析部１３０は、第２のフェイルメモリ部に記憶された偶数番目のメモリ領域の試験結果の情報に基づき、当該メモリ領域のリペア解析を並行して実行する。
【００７８】
試験部１１０は、被試験メモリ１０の一部の領域の試験を実行する（Ｓ５００）。例えば、試験部１１０は、被試験メモリ１０の第１番目の領域を試験する。試験部１１０は、複数のフェイルメモリ部１２０を備え、第１番目の領域の試験結果であるフェイル情報を複数のフェイルメモリ部１２０のうち、第１のフェイルメモリ部に記憶する。次に、バッファ部１２２は、第１のフェイルメモリ部に記憶された第１番目の領域のフェイル情報を読み出して記憶する（Ｓ５１０）。
【００７９】
解析部１３０は、図３のステップＳ３２０からステップＳ３８０と同様の手順を繰り返して、第１番目の領域のリペア解析を実行する（Ｓ５２０）。試験部１１０は、試験が終了するまで、ステップＳ５００からステップＳ５２０の手順を繰り返して被試験メモリ１０の次の奇数番目に当たる領域の試験とリペア解析を実行する（Ｓ５３０）。
【００８０】
その一方で、試験部１１０は、解析部１３０がステップＳ５１０およびステップ５２０でリペア解析を実行している間に、被試験メモリ１０のメモリ領域のうち、第１番目の領域以外の、試験すべき領域の有無を試験プログラム等から判断する（Ｓ５４０）。試験部１１０は、試験すべき第２番目の領域が他にある場合、解析部１３０のリペア解析と並行して、第２番目の領域を試験する（Ｓ５５０）。
【００８１】
試験部１１０は、第２番目の領域のフェイル情報を複数のフェイルメモリ部１２０のうち、第２のフェイルメモリ部に記憶する。次に、バッファ部１２２は、第２のフェイルメモリ部に記憶された第２番目の領域のフェイル情報を読み出して記憶する（Ｓ５６０）。また、解析部１３０は、試験部１１０の第３番目の領域の試験と並行して、第２番目の領域のリペア解析を実行する（Ｓ５７０）。試験部１１０は、試験が終了するまで、ステップＳ５５０からステップＳ５４０の手順を繰り返して被試験メモリ１０の次の偶数番目に当たる領域の試験とリペア解析を実行する（Ｓ５４０）。
【００８２】
このように、試験部１１０の試験と、解析部１３０のリペア解析を並行して実行することで、試験装置１００は、被試験メモリ１０の試験とリペア解析の実行時間を短縮することができる。また、試験装置１００は、奇数番目の試験結果を第１のフェイルメモリ部に上書きして記憶する一方で、偶数番目の試験結果を第２のフェイルメモリ部に上書きして記憶することで、フェイルメモリ部の容量を低減することができる。
【００８３】
図６は、本実施形態に係る解析部１３０の変形例を示す。本変形例は、解析部１３０をハードウェアで実現させる一例を示す。解析部１３０は、レジスタマトリクス回路６００と、第１の加算部６０４と、第２の加算部６０６と、第１の記憶部６１２と、第２の記憶部６１４と、第３の記憶部６１６と、第４の記憶部６１８とを有する。
【００８４】
レジスタマトリクス回路６００は、フェイルメモリ部１２０から一部のメモリ領域の不良セルの情報を読み出して記憶する。レジスタマトリクス回路６００は、複数のレジスタ部６０２を含む。レジスタ部６０２は、フェイルメモリ部１２０から読み出したメモリ領域の行および列で指定されるアドレスの数以上の数がレジスタマトリクス回路６００に含まれてよい。
【００８５】
レジスタ部６０２は、当該メモリ領域の行および列で指定されるアドレスに一対一で対応してレジスタマトリクス回路６００に含まれてよい。即ち、１つのレジスタ部６０２は、当該メモリ領域の１つのメモリセルの情報を記憶してよい。レジスタ部６０２は、フリップフロップ回路であってよい。
【００８６】
第１の加算部６０４は、当該メモリ領域の行毎または列毎に対応するレジスタ部６０２に記憶された不良セルの個数を加算してよい。第２の加算部６０６は、接続された第１の記憶部６１２または第２の記憶部６１４に記憶された数を選択的に加算する。
【００８７】
第１の記憶部６１２は、当該メモリ領域に対応するレジスタ部６０２の行毎に備わり、第１の加算部６０４が行毎に加算した不良セル数を記憶する。第２の記憶部６１４は、当該メモリ領域に対応するレジスタ部６０２の列毎に備わり、第１の加算部６０４が列毎に加算した不良セル数を記憶する。
【００８８】
第３の記憶部６１６は、当該メモリ領域に対応するレジスタ部６０２の行毎に備わり、第２の加算部６０６が当該行に含まれる不良セルが位置する列の不良セル数を加算した結果を記憶する。即ち例えば、当該メモリの第１行に対応する第２の加算部６０６は、第１行に含まれる不良セルが位置する列の不良セル数を加算する。第４の記憶部６１８は、当該メモリ領域に対応するレジスタ部６０２の列毎に備わり、第２の加算部６０６が当該列に含まれる不良セルが位置する行の不良セル数を加算した結果を記憶する。即ち例えば、当該メモリの第１列に対応する第２の加算部６０６は、第１列に含まれる不良セルが位置する行の不良セル数を加算する。
【００８９】
このように、本変形例の解析部１３０は、図１で説明したバッファ部１２２をレジスタマトリクス回路６００へ、行方向不良数記憶部１３２を第１の記憶部６１２へ、列方向不良数記憶部１３４を第２の記憶部６１４へ、行方向重み記憶部１３６を第３の記憶部６１６へ、列方向重み記憶部１３８を第４の記憶部６１８へと、それぞれ対応するハードウェアに置き換えている。これによって、解析部１３０は、ハードウェアによって、メモリリペア解析を実行できることがわかる。
【００９０】
また、解析部１３０は、内部の回路をプログラミングにより構成可能であり、レジスタマトリクス回路６００および判断部１５０がプログラミングにより構成されるプログラムロジックデバイス部を更に備えてもよい。一例として、解析部１３０は、ＦＰＧＡ等の再書き換えができるゲートアレイで形成される。これによって、解析部１３０は、高速かつ設計が容易なハードウェアで実現することができる。
【００９１】
以上の実施例において、試験装置１００は、試験部１１０と、フェイルメモリ部１２０と、解析部１３０と、救済部１４０とを備え、被試験メモリの試験と、リペア解析と、救済処理を実行する例を説明した。これに代えて、解析部１３０は、メモリリペア解析装置であってよい。また、試験装置１００は、試験部１１０と、フェイルメモリ部１２０とを備えてよく、また、救済部１４０は、リペア装置であってよい。ここで、メモリリペア解析装置は、試験装置１００のフェイルメモリ部１２０に記憶された全ての試験結果の情報を読み出して記憶するフェイルメモリ部を更に備えてよい。
【００９２】
これに代えて、解析部１３０と救済部１４０は、メモリリペア解析装置であってよい。この場合も、メモリリペア解析装置は、フェイルメモリ部を更に備えてよい。
【００９３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９４】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００９５】
１０  被試験メモリ、１００  試験装置、１１０  試験部、１１２  試験信号発生部、１１４  信号入出力部、１１６  期待値比較部、１２０  フェイルメモリ部、１２２  バッファ部、１３０  解析部、１３２  行方向不良数記憶部、１３４  列方向不良数記憶部、１３６  行方向重み記憶部、１３８  列方向重み記憶部、１４０  救済部、１５０  判断部、６００  レジスタマトリクス回路、６０２  レジスタ部、６０４  第１の加算部、６０６  第２の加算部、６１２  第１の記憶部、６１４  第２の記憶部、６１６  第３の記憶部、６１８  第４の記憶部
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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