(57)【要約】【課題】従来、複数の入力信号の重み付けを含む加算と、その加算された信号とリファレンス電圧との比較とは、別々の回路で行われていたが、それを一体化することで回路面積及び消費電力の削減を行う。【解決手段】本発明の集積回路において、加算比較回路部は、異なるゲート幅を有する複数のトランジスタから複数の入力信号及びリファレンス信号を入力する。こうすることによって、コンパレータ回路の入力部で重み付け及び加減算を行い、且つリファレンス信号との差信号を生成でき、それを直接比較できる。それにより加算回路とコンパレータ回路を一体化でき、回路規模及び消費電力を削減できる。【選択図】図４
2012010119.tif 000002
【特許請求の範囲】
【請求項１】
複数の差動入力信号にそれぞれに対応する複数の係数を乗じた上で加減算した信号を差動入力電流に変換し、かつ差動リファレンス信号を差動リファレンス電流に変換し、前記差動入力電流および前記差動リファレンス電流の差を出力する入力回路部と、
前記入力回路部の出力電流の正負を判定し、前記判定の結果を出力する比較回路部と、
外部からの制御信号に応じて前記比較回路部の動作を制御する制御回路部と
を具備した
集積回路。
【請求項２】
請求項１に記載の集積回路において、
前記入力回路部は、
前記差動リファレンス信号をゲートに入力して前記差動リファレンス電流を出力するリファレンス用トランジスタ群と、
前記複数の差動入力信号をゲートに入力したうえで加減算を行った前記差動入力電流を出力する複数の入力用トランジスタ群と
を具備し、
前記複数の入力用トランジスタ群のそれぞれのゲート幅は、
前記リファレンス用トランジスタ群のゲート幅に前記複数の係数をそれぞれ乗算することで決定され、
前記比較回路部は、
前記入力回路部の出力電流の正負を判定する比較用トランジスタ群
を具備する
集積回路。
【請求項３】
請求項２に記載の集積回路において、
前記比較回路部の出力をリセットする第１の動作モードと、
前記比較回路部が前記差動入力信号と前記差動リファレンス信号を比較する第２の動作モードと
を有し、
前記第１および前記第２の動作モードは前記制御回路部によって切り替えられる
集積回路。
【請求項４】
請求項３に記載の集積回路において
前記入力回路部の前段に接続されて第１の電圧を供給する第１の電圧供給部と、
前記制御回路部の後段に接続されて第２の電圧を供給する第２の電圧供給部と
をさらに具備する
集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に係り、特に複数のアナログ信号にそれぞれ係数を乗算した上で加減算し、その出力を他の信号と比較する回路を含む集積回路に係る。
【背景技術】
【０００２】
近年、環境問題がクローズアップされている。この観点から、集積回路の消費電力を抑えることがますます重要になってきている。また、製造コストを削減するためにも、集積回路の回路規模を最小限に抑える必要がある。
【０００３】
図１は、一般的な３次ΔΣ変調器の構成例を示す回路図である。図１のΔΣ変調器は、アナログ信号を入力し、それをデジタル信号に変換する機能を有している。図１の回路を実現するに当たっては、積分器１０、積分器２０及び積分器３０の出力のそれぞれに、係数ａ１、ａ２及びａ３を乗じたうえでそれらを加算し、その値を比較器４３で比較する必要がある。従来これを実現するためには図１の４０に示されるように加算器で出力への係数の乗算及び加算を行い、その後段に比較器を接続する構成を用いる必要があった。図２は、図１の３次ΔΣ変調器における加算器の具体的な構成例を示す回路図である。具体的な比較器の構成については後述する。以下従来技術における加算比較器４０の内容について説明する。
【０００４】
図２の加算器回路は、第１〜第２の電源ＶＤＤ、ＧＮＤと、第１〜第３の電圧・電流変換器と、ＣＭＦＢ（Ｃｏｍｍｏｎ  Ｍｏｄｅ  Ｆｅｅｄ  Ｂａｃｋ：同相帰還）回路と、第１〜第２の抵抗Ｒｐ、Ｒｎと、第１〜第６の入力端子ＩＮ１ｐ、ＩＮ１ｎ、ＩＮ２ｐ、ＩＮ２ｎ、ＩＮ３ｐ、ＩＮ３ｎと、第１〜第２の出力端子ＯＵＴｐ１、ＯＵＴｎ１とを具備する。
【０００５】
第１の電圧・電流変換器は、第１〜第３のＭＯＳトランジスタＮ１〜Ｎ３を具備する。第１のＭＯＳトランジスタＮ１は、ＣＭＦＢの出力をゲートから入力し、ソースが第１の電源ＶＤＤに接続され、ドレインがｎｏｄｅ１に接続され、ゲート幅はＷ１１である。第２のＭＯＳトランジスタＮ２は、第１の入力端子ＩＮ１ｐがゲートに接続され、ドレインが第１の出力端子ＯＵＴｎ１に接続され、ソースがｎｏｄｅ１に接続され、ゲート幅はＷ１２である。第３のＭＯＳトランジスタＮ３は、第２の入力端子ＩＮ１ｎがゲートに接続され、ドレインが第２の出力端子ＯＵＴｐ１に接続され、ソースがｎｏｄｅ１に接続され、ゲート幅はＷ１２である。第２の電圧・電流変換器は、第４〜第６のＭＯＳトランジスタＮ４〜Ｎ６を具備する。第４のＭＯＳトランジスタＮ４は、ＣＭＦＢの出力をゲートから入力し、ソースが第１の電源ＶＤＤに接続され、ドレインがｎｏｄｅ２に接続され、ゲート幅はＷ２１である。第５のＭＯＳトランジスタＮ５は、第３の入力端子ＩＮ２ｐがゲートに接続され、ドレインがＯＵＴｎ１に接続され、ソースがｎｏｄｅ２に接続され、ゲート幅はＷ２２である。第６のトランジスタＮ６は、第４の入力端子ＩＮ２ｎがゲートに接続され、ドレインがＯＵＴｐ１に接続され、ソースがｎｏｄｅ２に接続され、ゲート幅はＷ２２である。第３の電圧・電流変換器は、第７〜第９のＭＯＳトランジスタＮ７〜Ｎ９を具備する。第７のＭＯＳトランジスタＮ７は、ＣＭＦＢの出力をゲートから入力し、ソースが第１の電源ＶＤＤに接続され、ドレインがｎｏｄｅ３に接続され、ゲート幅はＷ３１である。第８のトランジスタＮ８は、第５の入力端子ＩＮ３ｐがゲートに接続され、ドレインがＯＵＴｎ１に接続され、ソースがｎｏｄｅ３に接続され、ゲート幅はＷ３２である。第９のＭＯＳトランジスタＮ９は、第６の入力端子ＩＮ３ｎをゲートから入力し、ドレインがＯＵＴｐ１に接続され、ソースがｎｏｄｅ３に接続され、ゲート幅はＷ３２である。
【０００６】
第１の抵抗Ｒｐは、第１の出力端子ＯＵＴｐ１及び第２の電源ＧＮＤの間に接続される。第２の抵抗Ｒｎは、第２の出力端子ＯＵＴｎ１及び第２の電源ＧＮＤの間に接続される。第１の抵抗Ｒｐの抵抗値と第２の抵抗Ｒｎの抵抗値は等しく、その値をＲとする。ＣＭＦＢ回路は第１、第２の出力端子ＯＵＴｐ１、ＯＵＴｎ１のバイアス電圧を適切に保つ働きをする。
【０００７】
前記の加算回路について、Ｎ１〜Ｎ９はｐ型ＭＯＳトランジスタである。第１の電源ＶＤＤは高電位電源であって、第２の電源ＧＮＤは接地電源である。
【０００８】
図２の加算器回路の動作について説明する。ゲート幅Ｗ１１、Ｗ２１及びＷ３１の比をａ１：ａ２：ａ３とする。また、Ｗ１２、Ｗ２２及びＷ３２の比も同じくａ１：ａ２：ａ３とする。すると、第１〜第３の電圧・電流変換器のトランスコンダクタンスは、基準となるトランスコンダクタンスをｇｍ１としてそれぞれａ１×ｇｍ１、ａ２×ｇｍ１、ａ３×ｇｍ１と表すことができる。第１〜第３の電圧・電流変換器に印加される差動電圧信号をそれぞれｖ１＝ｖ１ｐ−ｖ１ｎ、ｖ２＝ｖ２ｐ−ｖ２ｎ、ｖ３＝ｖ３ｐ−ｖ３ｎとする。この時、入力端子ＩＮ１ｐ、ＩＮ１ｎ、ＩＮ２ｐ、ＩＮ２ｎ、ＩＮ３ｐ、ＩＮ３ｎのそれぞれにｖ１ｐ、ｖ１ｎ、ｖ２ｐ、ｖ２ｎ、ｖ３ｐ、ｖ３ｎを入力する。すると、各電圧・電流変換器から、差動電流信号ａ１×ｇｍ１×ｖ１、ａ２×ｇｍ１×ｖ２、ａ３×ｇｍ１×ｖ３が出力される。これらの出力電流は第１〜第２の抵抗Ｒｐ、Ｒｎにより電圧に変換され、第１の出力端子ＯＵＴｐ１からは、差動ポジティブ電圧信号ｏｐ１＝（ａ１×ｖ１ｐ＋ａ２×ｖ２ｐ＋ａ３×ｖ３ｐ）×ｇｍ１×Ｒが、第２の出力端子ＯＵＴｎ１からは差動ネガティブ電圧信号ｏｎ１＝（ａ１×ｖ１ｎ＋ａ２×ｖ２ｎ＋ａ３×ｖ３ｎ）×ｇｍ１×Ｒが、それぞれ出力される。
【０００９】
なお、上記の例では、入力信号が３つである場合について説明したが、入力信号の数は３つに限定されない。入力信号が２つであったり４つ以上であったりした場合は、電圧・電流変換器として動作するトランジスタの組の総数を適宜増減すれば良い。
【００１０】
また、減算を行いたい場合は、電圧・電流変換器が入力する差動電圧信号の極性を逆にすれば良い。例えば、第１の電圧・電流変換器において、Ｎ２のゲートにｖ１ｎを、Ｎ３のゲートにｖ１ｐを、それぞれ入力することで、（−ａ１×ｖ１＋ａ２×ｖ２＋ａ３×ｖ３）×ｇｍ１×Ｒが得られる。
【００１１】
図２の加算器回路の第１、第２の出力端子ＯＵＴｐ１、ＯＵＴｎ１は、後述する図３のコンパレータ回路の第１、第２の入力端子ＩＮｐ、ＩＮｎにそれぞれ接続されて、加算器回路の出力結果である差動信号における２つの信号が比較される。
【００１２】
図３は、非特許文献１（Ｍ．  Ｏｒｔｍａｎｎｓ、  Ｆ．  Ｇｅｒｆｅｒｓ、  “Ｃｏｎｔｉｎｕｏｕｓ−Ｔｉｍｅ  Ｓｉｇｍａ−Ｄｅｌｔａ  Ａ／Ｄ  Ｃｏｎｖｅｒｓｉｏｎ”、  ｐ１９８）に記載された、従来のコンパレータ回路の一例となる回路図である。
【００１３】
図３のコンパレータ回路における構成要素について説明する。図３のコンパレータ回路は、第１〜第２の電源ＶＤＤ、ＧＮＤと、第１〜第１２のＭＯＳトランジスタＭ１〜Ｍ１２と、第１、第２のインバータＩ１、Ｉ２と第１〜第４の入力端子ＩＮｐ、ＩＮｎ、ＩＮｒｅｆｐ、ＩＮｒｅｆｎと、第１〜第２の出力端子ＯＵＴｐ、ＯＵＴｎを具備する。
【００１４】
Ｍ１及びＭ９のゲートにはそれぞれＩＮｒｅｆｎ、ＩＮｒｅｆｐが接続される。Ｍ２及びＭ８のゲートにはそれぞれＩＮｐ、ＩＮｎが接続される。Ｍ１及びＭ９のソースは第１の電源ＶＤＤに接続され、ドレインはｎｏｄｅ１に接続される。Ｍ８及びＭ９のソースは第１の電源ＶＤＤに接続され、ドレインはｎｏｄｅ３に接続される。Ｍ３のゲートはｎｏｄｅ３に接続され、ソースは第１の電源ＶＤＤに接続され、ドレインはｎｏｄｅ１に接続される。Ｍ７のゲートはｎｏｄｅ１に接続され、ソースは第１の電源ＶＤＤに接続され、ドレインはｎｏｄｅ３に接続される。Ｍ４、Ｍ５、Ｍ１０、Ｍ１２のゲートは制御信号φを入力する。Ｍ４のソースはｎｏｄｅ１に接続され、ドレインはｎｏｄｅ２に接続される。Ｍ１０のソースはｎｏｄｅ３に接続され、ドレインはｎｏｄｅ４に接続される。Ｍ５のソースは第２の電源ＧＮＤに接続され、ドレインはｎｏｄｅ２に接続される。Ｍ１２のソースは第２の電源ＧＮＤに接続され、ドレインはｎｏｄｅ４に接続される。Ｍ６のゲートはｎｏｄｅ４に接続され、ソースは第２の電源ＧＮＤに接続され、ドレインはｎｏｄｅ２に接続される。Ｍ１２のゲートはｎｏｄｅ２に接続され、ソースは第２の電源ＧＮＤに接続され、ドレインはｎｏｄｅ４に接続される。第１のインバータＩ１の入力はｎｏｄｅ２に接続され、出力はポジティブ出力端子ＯＵＴｐに接続されている。第２のインバータＩ２の入力はｎｏｄｅ４に接続され、出力はネガティブ出力端子ＯＵＴｎに接続されている。
【００１５】
Ｍ１〜Ｍ４、Ｍ７〜Ｍ１０は、ｐ型ＭＯＳトランジスタである。Ｍ５、Ｍ６、Ｍ１１、Ｍ１２は、ｎ型ＭＯＳトランジスタである。第１の電源ＶＤＤは高電位電源であり、第２の電源ＧＮＤは接地電源である。
【００１６】
図３のコンパレータ回路は、大きく３つの部分に分けて考えることが出来る。まず、Ｍ１〜Ｍ２、Ｍ８〜Ｍ９からなる部分を、入力回路部と呼ぶ。次に、Ｍ３、Ｍ７、Ｍ６、Ｍ１２及びＩ１、Ｉ２からなる部分を、比較回路部と呼ぶ。最後に、Ｍ４、Ｍ５、Ｍ１０、Ｍ１１を制御回路部と呼ぶ。
【００１７】
図３のコンパレータ回路における動作について説明する。図３のコンパレータは二つの動作モードを持ち、どちらの動作モードで動作するかは制御信号φによって選択的に決定する。φ＝Ｈ（Ｈｉｇｈ状態）のとき、コンパレータ回路はリセットモードで動作する。φ＝Ｌ（Ｌｏｗ状態）のとき、コンパレータ回路はコンペアモードで動作する。
【００１８】
φ＝Ｈのリセットモードについて説明する。リセットモードでは、制御回路部のトランジスタＭ５、Ｍ６がＯＮし、Ｍ４、Ｍ１０がＯＦＦする。それにより、ｎｏｄｅ２、ｎｏｄｅ４は第２の電源ＧＮＤと短絡する。したがって、ｎｏｄｅ２、ｎｏｄｅ４の電圧はいずれもＧＮＤに落ち、インバータＩ１、Ｉ２の出力はいずれもＨとなる。一方、Ｍ１〜Ｍ３、Ｍ７〜Ｍ９から流入する電流により、ｎｏｄｅ１、ｎｏｄｅ３は電源電位まで上昇する。
【００１９】
φ＝Ｌのコンペアモードについて説明する。コンペアモードでは、制御回路部のトランジスタＭ５、Ｍ６がＯＦＦし、Ｍ４、Ｍ１０がＯＮする。それにより、ｎｏｄｅ１とｎｏｄｅ２が短絡し、ｎｏｄｅ３とｎｏｄｅ４が短絡する。その結果、Ｍ１〜Ｍ３から、Ｍ４を介して、ｎｏｄｅ２に向けて電流が流れ込む。同様に、Ｍ７〜Ｍ９から、Ｍ１０を介して、ｎｏｄｅ４に向けて電流が流れ込む。これらの電流が流れ込むことにより、ｎｏｄｅ１及びｎｏｄｅ２、またｎｏｄｅ３及びｎｏｄｅ４の電圧は上昇する。
差動入力信号ｖｉｎ（＝ｖｉｎｐ−ｖｉｎｎ）と差動リファレンス信号ｖｒｅｆ（＝ｖｒｅｆｐ−ｖｒｅｆｎ）を比較することを考える。この時、それぞれＩＮｐ、ＩＮｎ、ＩＮｒｅｆｐ、ＩＮｒｅｆｎよりｖｉｎｐ、ｖｉｎｎ、ｖｒｅｆｐ、ｖｒｅｆｎを入力する。Ｍ１、Ｍ２、Ｍ８、Ｍ９のトランスコンダクタンスをｇｍ２とすると、この時Ｍ１、Ｍ２を介してｎｏｄｅ１に出力される小信号電流成分ｉｌはｉｌ＝−（ｖｒｅｆｎ×ｇｍ２＋ｖｉｎｐ×ｇｍ２）＝−ｇｍ２×（ｖｒｅｆｎ＋ｖｉｎｐ）となる。一方、Ｍ８、Ｍ９を介してｎｏｄｅ３に出力される小信号電流成分ｉｒはｉｒ＝−（ｖｒｅｆｐ×ｇｍ２＋ｖｉｎｎ×ｇｍ２）＝−ｇｍ２×（ｖｒｅｆｐ＋ｖｉｎｎ）となる。
【００２０】
差動入力信号ｖｉｎ（＝ｖｉｎｐ−ｖｉｎｎ）の方が差動リファレンス信号ｖｒｅｆ（＝ｖｒｅｆｐ−ｖｒｅｆｎ）より高かった場合を考える。すると、ｖｉｎｐ−ｖｉｎｎ  ＞  ｖｒｅｆｐ−ｖｒｅｆｎ、すなわちｖｒｅｆｎ＋ｖｉｎｐ  ＞  ｖｒｅｆｐ＋ｖｉｎｎとなる。従って、ｉｌ  ＜  ｉｒとなる。即ち、Ｍ４を介してｎｏｄｅ２に流れ込む電流よりも、Ｍ１０を介してｎｏｄｅ４に流れ込む電流の方が多くなる。それにより、ｎｏｄｅ３及びｎｏｄｅ４の電圧の方が、ｎｏｄｅ１及びｎｏｄｅ２の電圧よりも、先に上昇する。その結果、Ｍ３のゲート電圧がＭ７のゲート電圧より上昇するためＭ３に流れる電流はＭ７に流れる電流より減少し、ｎｏｄｅ２に流れ込む電流はｎｏｄｅ４に流れ込む電流より減少する。その一方で、Ｍ６のゲート電圧がＭ１２のゲート電圧より上昇するためＭ６を介してｎｏｄｅ２からＧＮＤに排出される電流はＭ１２を介してｎｏｄｅ４からＧＮＤに排出される電流より増加する。それらの作用により、ｎｏｄｅ２の電圧は急速にＧＮＤのレベルまで落ち、逆にｎｏｄｅ４の電圧はほぼ電圧ＶＤＤのレベルまで上昇する。最終的に、Ｉ１は出力端子ＯＵＴｐからＨを出力し、Ｉ２は出力端子ＯＵＴｎからＬを出力する。
【００２１】
次に、差動入力信号ｖｉｎの方が差動リファレンス信号ｖｒｅｆより低かった場合を考える。すると、ｖｉｎｐ−ｖｉｎｎ  ＜  ｖｒｅｆｐ−ｖｒｅｆｎ、すなわちｖｒｅｆｎ＋ｖｉｎｐ  ＜  ｖｒｅｆｐ＋ｖｉｎｎとなる。この時も同様に考えることができ、最終的に、Ｉ１は出力端子ＯＵＴｐからＬを出力し、Ｉ２は出力端子ＯＵＴｎからＨを出力する。
【００２２】
このように、図３のコンパレータ回路は、差動入力信号ｖｉｎと、差動リファレンス信号ｖｒｅｆとを比較して、その結果を２つの出力端子ＯＵＴｐ及びＯＵＴｎより出力することが出来る。
【００２３】
さらに、図２の加算器回路の後段に、図３のコンパレータ回路を接続することで、複数の信号の和を比較することが出来る。
【先行技術文献】
【非特許文献】
【００２４】
【非特許文献１】Ｍ．  Ｏｒｔｍａｎｎｓ、  Ｆ．  Ｇｅｒｆｅｒｓ、  “Ｃｏｎｔｉｎｕｏｕｓ−Ｔｉｍｅ  Ｓｉｇｍａ−Ｄｅｌｔａ  Ａ／Ｄ  Ｃｏｎｖｅｒｓｉｏｎ”、  ｐ１９８
【発明の概要】
【発明が解決しようとする課題】
【００２５】
上記で説明したように、図１の４０で示される回路を用いることで複数の信号に係数を乗じた上で加減算した信号を比較することが出来る。しかし、従来技術ではそれを実現するために加算器と比較器を別々のブロックとしているため回路規模及び消費電力上無駄がある。
【課題を解決するための手段】
【００２６】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２７】
本発明による集積回路は、入力回路部（Ｍ１’〜Ｍ４’、Ｍ７’〜Ｍ１０’）と、比較回路部（Ｍ５’、Ｍ６’、Ｍ１４’、Ｍ１６’、Ｉ１、Ｉ２）と、制御回路部（Ｍ１１’、Ｍ１２’、Ｍ１３’、Ｍ１５’）とを具備する。ここで、入力回路部（Ｍ１’〜Ｍ４’、Ｍ７’〜Ｍ１０’）は、複数の差動入力信号にそれぞれに対応する複数の係数を乗じた上で複数の差動入力電流に変換し、かつ差動リファレンス信号を差動リファレンス電流に変換し、複数の差動入力電流を加減算したものと差動リファレンス電流の差を出力する。比較回路部（Ｍ５’、Ｍ６’、Ｍ１４’、Ｍ１６’、Ｉ１、Ｉ２）は、入力回路部（Ｍ１’〜Ｍ４’、Ｍ７’〜Ｍ１０’）から出力された電流の正負を判定し、その結果を出力する。制御回路部（Ｍ１１’、Ｍ１２’、Ｍ１３’、Ｍ１５’）は、外部からの制御信号に応じて比較回路部（Ｍ５’、Ｍ６’、Ｍ１４’、Ｍ１６’、Ｉ１、Ｉ２）の動作を制御する。
【発明の効果】
【００２８】
本発明による集積回路を用いることで、加算回路とコンパレータ回路を一体化することができ、回路規模および消費電力を削減することができる。
【図面の簡単な説明】
【００２９】
【図１】図１は、一般的な３次ΔΣ変調器の構成例を示す回路図である。
【図２】図２は、図１の３次ΔΣ変調器における加算器の具体的な構成例を示す回路図である。
【図３】図３は、非特許文献１に記載された、従来のコンパレータ回路の一例となる回路図である。
【図４】図４は、本発明の第１の実施形態による加算比較回路の回路図である。
【図５】図５は、本発明の第２の実施形態による加算比較回路の回路図である。
【発明を実施するための形態】
【００３０】
添付図面を参照して、本発明による集積回路を実施するための形態を以下に説明する。
【００３１】
図１は、一般的な３次ΔΣ変調器の構成例を示す回路図である。本実施形態の集積回路は、例えば図１のようなΔΣ変調器であって、第１〜第３の差動積分器１０、２０、３０と、加算比較回路部４０と、ＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）５０とを具備する。なお、図１の回路図では３段の積分器が用いられているが、これはあくまでも一例であって、積分器の段数を制限するものではない。
【００３２】
ここで、加算比較回路部４０に注目する。機能ごとに分けて考えると、加算比較回路部４０は、加算器回路部４１と、コンパレータ回路部４３と、出力部４４とを具備する。加算器回路部４１は、３つの乗算器ａ１〜ａ３と、加算器４２とを具備する。
【００３３】
（第１の実施形態）
図４は、本発明の第１の実施形態による加算比較回路部の回路図である。本実施形態の加算比較回路部は、第１〜第２の電源ＶＤＤ、ＧＮＤと、第１〜第１６のトランジスタＭ１’〜Ｍ１６’と、第１〜第４のノードｎｏｄｅ１〜ｎｏｄｅ４と、第１、第２のインバータＩ１、Ｉ２と、第１〜第８の入力端子ＩＮ１ｐ、ＩＮ１ｎ、ＩＮ２ｐ、ＩＮ２ｎ、ＩＮ３ｐ、ＩＮ３ｎ、ＩＮｒｅｆｐ、ＩＮｒｅｆｎと、第１〜第２の出力端子ＯＵＴｐ、ＯＵＴｎとを具備する。
【００３４】
Ｍ１’及びＭ１０’のゲートにはそれぞれＩＮｒｅｆｎ、ＩＮｒｅｆｐが接続される。Ｍ４’及びＭ７’のゲートにはそれぞれＩＮ１ｐ、ＩＮ１ｎが接続される。Ｍ３’及びＭ８’のゲートにはそれぞれＩＮ２ｐ、ＩＮ２ｎが接続される。Ｍ２’及びＭ９’のゲートにはそれぞれＩＮ３ｐ、ＩＮ３ｎが接続される。Ｍ１’〜Ｍ４’のソースは第１の電源ＶＤＤに接続され、ドレインはｎｏｄｅ１に接続される。Ｍ７’〜Ｍ１０’のソースは第１の電源ＶＤＤに接続され、ドレインはｎｏｄｅ３に接続される。Ｍ５’のゲートはｎｏｄｅ３に接続され、ソースは第１の電源ＶＤＤに接続され、ドレインはｎｏｄｅ１に接続される。Ｍ６’のゲートはｎｏｄｅ１に接続され、ソースは第１の電源ＶＤＤに接続され、ドレインはｎｏｄｅ３に接続される。Ｍ１１’、Ｍ１２’、Ｍ１３’、Ｍ１５’のゲートは制御信号φを入力する。Ｍ１１’のソースはｎｏｄｅ１に接続され、ドレインはｎｏｄｅ２に接続される。Ｍ１２’のソースはｎｏｄｅ３に接続され、ドレインはｎｏｄｅ４に接続される。Ｍ１３’のソースは第２の電源ＧＮＤに接続され、ドレインはｎｏｄｅ２に接続される。Ｍ１６’のソースは第２の電源ＧＮＤに接続され、ドレインはｎｏｄｅ４に接続される。Ｍ１４’のゲートはｎｏｄｅ４に接続され、ソースは第２の電源ＧＮＤに接続され、ドレインはｎｏｄｅ２に接続される。Ｍ１５’のゲートはｎｏｄｅ２に接続され、ソースは第２の電源ＧＮＤに接続され、ドレインはｎｏｄｅ４に接続される。Ｉ１の入力はｎｏｄｅ２に接続され、出力はポジティブ出力端子ＯＵＴｐに接続されている。Ｉ２の入力はｎｏｄｅ４に接続され、出力はネガティブ出力端子ＯＵＴｎに接続されている。Ｍ１’及びＭ１０’、Ｍ２’及びＭ９’、Ｍ３’及びＭ８’、Ｍ４’及びＭ７’のゲート幅の比は１：ａ１：ａ２：ａ３とする。
【００３５】
Ｍ１’〜Ｍ１２’は、ｐ型ＭＯＳトランジスタである。Ｍ１３’〜Ｍ１６’は、ｎ型ＭＯＳトランジスタである。第１の電源ＶＤＤは高電位電源である。第２の電源ＧＮＤは接地電源である。
【００３６】
本実施形態の加算比較回路部は、大きく３つの部分に分けて考えることが出来る。まず、Ｍ１’〜Ｍ４’、Ｍ７’〜Ｍ１０’からなる部分を、入力回路部と呼ぶ。次に、Ｍ５’、Ｍ６’、Ｍ１４’、Ｍ１６’及びＩ１、Ｉ２からなる部分を、比較回路部と呼ぶ。最後に、Ｍ１１’、Ｍ１２’、Ｍ１３’、Ｍ１５’からなる部分を制御回路部と呼ぶ。
【００３７】
本実施形態の加算比較回路部における動作について説明する。本実施形態の加算比較回路部は二つの動作モードを持ち、加算比較回路部がどちらの動作モードで動作するかは制御信号φによって選択的に決定する。φ＝Ｈ（Ｈｉｇｈ状態）のとき、コンパレータ回路はリセットモードで動作する。φ＝Ｌ（Ｌｏｗ状態）のとき、コンパレータ回路はコンペアモードで動作する。
【００３８】
φ＝Ｈのリセットモードについて説明する。リセットモードでは、制御回路部のトランジスタＭ１３’、Ｍ１５’がＯＮし、Ｍ１１’、Ｍ１２’がＯＦＦする。それにより、ｎｏｄｅ２、ｎｏｄｅ４は第２の電源ＧＮＤと短絡する。したがって、ｎｏｄｅ２、ｎｏｄｅ４の電圧はいずれもＧＮＤ電位に落ち、Ｉ１、Ｉ２の出力はいずれもＨとなる。このとき、比較回路部はリセット状態になる。一方、Ｍ１’〜Ｍ１０’から流入する電流により、ｎｏｄｅ１、ｎｏｄｅ３の電圧はＶＤＤ電位まで上昇する。
【００３９】
φ＝Ｌのコンペアモードについて説明する。コンペアモードでは、制御回路部のトランジスタＭ１３’、Ｍ１５’がＯＦＦし、Ｍ１１’、Ｍ１２’がＯＮする。それにより、ｎｏｄｅ１とｎｏｄｅ２が短絡し、ｎｏｄｅ３とｎｏｄｅ４が短絡する。その結果、Ｍ１’〜Ｍ５’から、Ｍ１１’を介して、ｎｏｄｅ２に向けて電流が流れ込む。同様に、Ｍ６’〜Ｍ１０’から、Ｍ１２’を介して、ｎｏｄｅ４に向けて電流が流れ込む。これらの電流が流れ込むことにより、ｎｏｄｅ１及びｎｏｄｅ２、またｎｏｄｅ３及びｎｏｄｅ４の電圧は上昇する。
【００４０】
差動入力信号ｖ１（＝ｖ１ｐ−ｖ１ｎ）、ｖ２（＝ｖ２ｐ−ｖ２ｎ）、ｖ３（＝ｖ３ｐ−ｖ３ｎ）に係数ａ１、ａ２、ａ３を掛けた和と差動リファレンス信号ｖｒｅｆ（＝ｖｒｅｆｐ−ｖｒｅｆｎ）を比較することを考える。この時、それぞれＩＮ１ｐ、ＩＮ１ｎ、ＩＮ２ｐ、ＩＮ２ｎ、ＩＮ３ｐ、ＩＮ３ｎ、ＩＮｒｅｆｐ、ＩＮｒｅｆｎよりｖ１ｐ、ｖ１ｎ、ｖ２ｐ、ｖ２ｎ、ｖ３ｐ、ｖ３ｎ、ｖｒｅｆｐ、ｖｒｅｆｎを入力する。Ｍ１’、Ｍ１０’のトランスコンダクタンスをｇｍ３とすると、Ｍ１’及びＭ１０’、Ｍ２’及びＭ９’、Ｍ３’及びＭ８’、Ｍ４’及びＭ７’のトランスコンダクタンスはそれぞれｇｍ３、ａ１×ｇｍ３、ａ２×ｇｍ３、ａ３×ｇｍ３となる。この時Ｍ１’、Ｍ２’、Ｍ３’、Ｍ４’を介してｎｏｄｅ１に出力される電流信号成分ｉｌはｉｌ＝−（ｖｒｅｆｎ×ｇｍ３＋ｖ１ｐ×ａ１×ｇｍ３＋ｖ２ｐ×ａ２×ｇｍ３＋ｖ３ｐ×ａ３×ｇｍ３）＝−ｇｍ３×（ｖｒｅｆｎ＋ｖ１ｐ×ａ１＋ｖ２ｐ×ａ２＋ｖ３ｐ×ａ３）となる。一方、Ｍ７’、Ｍ８’、Ｍ９’、Ｍ１０を介してｎｏｄｅ３に出力される電流信号成分ｉｒはｉｒ＝−（ｖｒｅｆｐ×ｇｍ３＋ｖ１ｎ×ａ１×ｇｍ３＋ｖ２ｎ×ａ２×ｇｍ３＋ｖ３ｎ×ａ３×ｇｍ３）＝−ｇｍ３×（ｖｒｅｆｐ＋ｖ１ｎ×ａ１＋ｖ２ｎ×ａ２＋ｖ３ｎ×ａ３）となる。
【００４１】
差動入力信号ｖｉｎ（＝ａ１×（ｖ１ｐ−ｖ１ｎ）＋ａ２×（ｖ２ｐ−ｖ２ｎ）＋ａ３×（ｖ３ｐ−ｖ３ｎ））の方が差動リファレンス信号ｖｒｅｆ（＝ｖｒｅｆｐ−ｖｒｅｆｎ）より高かった場合を考える。すると、ａ１×（ｖ１ｐ−ｖ１ｎ）＋ａ２×（ｖ２ｐ−ｖ２ｎ）＋ａ３×（ｖ３ｐ−ｖ３ｎ）  ＞  ｖｒｅｆｐ−ｖｒｅｆｎ、すなわちｖｒｅｆｎ＋ａ１×ｖ１ｐ＋ａ２×ｖ２ｐ＋ａ３×ｖ３ｐ  ＞  ｖｒｅｆｐ＋ａ１×ｖ１ｎ＋ａ２×ｖ２ｎ＋ａ３×ｖ３ｎとなる。従って、ｉｌ  ＜  ｉｒとなる。それにより、ｎｏｄｅ３及びｎｏｄｅ４の電圧の方が、ｎｏｄｅ１及びｎｏｄｅ２の電圧よりも、先に上昇する。その結果、Ｍ５’に流れる電流はＭ６’に流れる電流より減少し、ｎｏｄｅ２に流れ込む電流はｎｏｄｅ４に流れ込む電流より減少する。その一方で、Ｍ１４’を介してｎｏｄｅ２からＧＮＤに排出される電流はＭ１６’を介してｎｏｄｅ４からＧＮＤに排出される電流より増加する。その結果、ｎｏｄｅ２の電圧は急速にＧＮＤのレベルまで落ち、逆にｎｏｄｅ４の電圧はほぼ電圧ＶＤＤのレベルまで上昇する。最終的に、Ｉ１は出力端子ＯＵＴｐからＨを出力し、Ｉ２は出力端子ＯＵＴｎからＬを出力する。
【００４２】
次に、差動入力信号ｖｉｎの方が差動リファレンス信号ｖｒｅｆより低かった場合を考える。すると、ａ１×（ｖ１ｐ−ｖ１ｎ）＋ａ２×（ｖ２ｐ−ｖ２ｎ）＋ａ３×（ｖ３ｐ−ｖ３ｎ）  ＜  ｖｒｅｆｐ−ｖｒｅｆｎ、すなわちｖｒｅｆｎ＋ａ１×ｖ１ｐ＋ａ２×ｖ２ｐ＋ａ３×ｖ３ｐ  ＜  ｖｒｅｆｐ＋ａ１×ｖ１ｎ＋ａ２×ｖ２ｎ＋ａ３×ｖ３ｎとなる。この時も同様に考えることができ、最終的に、Ｉ１は出力端子ＯＵＴｐからＬを出力し、Ｉ２は出力端子ＯＵＴｎからＨを出力する。
【００４３】
このように、本実施形態の加算比較回路部は、３つの差動入力電圧に係数を掛けて加算した電圧値ａ１×（ｖ１ｐ−ｖ１ｎ）＋ａ２×（ｖ２ｐ−ｖ２ｎ）＋ａ３×（ｖ３ｐ−ｖ３ｎ）と、差動リファレンス電圧ｖｒｅｆｐ−ｖｒｅｆｎとを比較して、その結果を２つの出力端子ＯＵＴｐ及びＯＵＴｎより出力することが出来る。
【００４４】
本実施形態では、差動入力電圧を入力するトランジスタの数が３対になっているが、この数に限定するものではない。必要に応じて、差動入力電圧を入力するトランジスタの数は、２対であっても良いし、４対以上であっても構わない。
【００４５】
また、減算を行いたい場合は、入力回路部に入力する差動電圧信号の極性を逆にすればよい。例えばＭ４’のゲートにｖ１ｎを、Ｍ７’のゲートにｖ１ｐを、それぞれ入力することで、差動入力信号ｖｉｎ＝−ａ１×ｖ１＋ａ２×ｖ２＋ａ３×ｖ３とすることができる。
【００４６】
本実施形態では、Ｍ１１’とＭ１２’がｐ型ＭＯＳトランジスタであるが、代わりにｎ型ＭＯＳトランジスタを用いることもできる。その場合、Ｍ１１’とＭ１２’には、φの論理を反転させた信号を入力する。
【００４７】
本発明の加算比較回路部は、差動入力信号の数に応じた総数のトランジスタを並列に配置する。また、これら差動入力信号を入力するトランジスタのゲート幅のサイズを、対応する差動入力信号にかける重み付け係数に応じて設定する。こうすることで、本発明の加算比較回路部は、従来技術のコンパレータ回路とほぼ同じ規模で済む。すなわち、従来技術の加算回路の分だけ回路規模を削減することが可能となる。
【００４８】
また、追加効果として、入力部のダイナミックレンジが緩和されることから、加算比較回路としての精度の向上も期待できる。また、本発明の加算比較回路部は、従来技術の加算器と違って抵抗を用いないため、加算器に由来する誤差を削減できる。
【００４９】
なお、本発明の加算比較回路部は、必ずしも図１のΔΣ変調器に組み込む必要はなく、どのような集積回路に用いても構わない。また、差動入力電圧の数は３つに限定されず、差動入力電圧の数に応じてトランジスタの総数を変更することは容易である。
【００５０】
（第２の実施形態）
図５は、本発明の第２の実施形態による加算比較回路部の回路図である。本実施形態の加算比較回路部は、第１〜第２の電源ＧＮＤ、ＶＤＤと、第１〜第１２のトランジスタＭ１’〜Ｍ１２’と、第１〜第４のノードｎｏｄｅ１〜ｎｏｄｅ４と、第１、第２のインバータＩ１、Ｉ２と、第１〜第８の入力端子ＩＮ１ｐ、ＩＮ１ｎ、ＩＮ２ｐ、ＩＮ２ｎ、ＩＮ３ｐ、ＩＮ３ｎ、ＩＮｒｅｆｐ、ＩＮｒｅｆｎと、第１〜第２の出力端子ＯＵＴｐ、ＯＵＴｎとを具備する。
【００５１】
Ｍ１’及びＭ１０’のゲートにはそれぞれＩＮｒｅｆｎ、ＩＮｒｅｆｐが接続される。Ｍ４’及びＭ７’のゲートにはそれぞれＩＮ１ｐ、ＩＮ１ｎが接続される。Ｍ３’及びＭ８’のゲートにはそれぞれＩＮ２ｐ、ＩＮ２ｎが接続される。Ｍ２’及びＭ９’のゲートにはそれぞれＩＮ３ｐ、ＩＮ３ｎが接続される。Ｍ１’〜Ｍ４’のソースは第１の電源ＧＮＤに接続され、ドレインはｎｏｄｅ１に接続される。Ｍ７’〜Ｍ１０’のソースは第１の電源ＧＮＤに接続され、ドレインはｎｏｄｅ３に接続される。Ｍ５’のゲートはｎｏｄｅ３に接続され、ソースは第１の電源ＧＮＤに接続され、ドレインはｎｏｄｅ１に接続される。Ｍ６’のゲートはｎｏｄｅ１に接続され、ソースは第１の電源ＧＮＤに接続され、ドレインはｎｏｄｅ３に接続される。Ｍ１１’、Ｍ１２’、Ｍ１３’、Ｍ１５’のゲートは制御信号φを入力する。Ｍ１１’のソースはｎｏｄｅ１に接続され、ドレインはｎｏｄｅ２に接続される。Ｍ１２’のソースはｎｏｄｅ３に接続され、ドレインはｎｏｄｅ４に接続される。Ｍ１３’のソースは第２の電源ＶＤＤに接続され、ドレインはｎｏｄｅ２に接続される。Ｍ１６’のソースは第２の電源ＶＤＤに接続され、ドレインはｎｏｄｅ４に接続される。Ｍ１４’のゲートはｎｏｄｅ４に接続され、ソースは第２の電源ＶＤＤに接続され、ドレインはｎｏｄｅ２に接続される。Ｍ１５’のゲートはｎｏｄｅ２に接続され、ソースは第２の電源ＶＤＤに接続され、ドレインはｎｏｄｅ４に接続される。Ｉ１の入力はｎｏｄｅ２に接続され、出力はポジティブ出力端子ＯＵＴｐに接続されている。Ｉ２の入力はｎｏｄｅ４に接続され、出力はネガティブ出力端子ＯＵＴｎに接続されている。Ｍ１’及びＭ１０’、Ｍ２’及びＭ９’、Ｍ３’及びＭ８’、Ｍ４’及びＭ７’のゲート幅の比は１：ａ１：ａ２：ａ３とする。
【００５２】
Ｍ１’〜Ｍ１２’は、ｎ型ＭＯＳトランジスタである。Ｍ１３’〜Ｍ１６’は、ｐ型ＭＯＳトランジスタである。第１の電源ＧＮＤは接地電源である。第２の電源ＶＤＤは高電位電源である。
【００５３】
本実施形態の加算比較回路部は、大きく３つの部分に分けて考えることが出来る。まず、Ｍ１’〜Ｍ４’、Ｍ７’〜Ｍ１０’からなる部分を、入力回路部と呼ぶ。次に、Ｍ５’、Ｍ６’、Ｍ１４’、Ｍ１６’及びＩ１、Ｉ２からなる部分を、比較回路部と呼ぶ。最後に、Ｍ１１’、Ｍ１２’、Ｍ１３’、Ｍ１５’を制御回路部と呼ぶ。
【００５４】
本実施形態の加算比較回路部における動作について説明する。本実施形態の加算比較回路部は二つの動作モードを持ち、加算比較回路部がどちらの動作モードで動作するかは制御信号φによって選択的に決定する。φ＝Ｌ（Ｌｏｗ状態）のとき、コンパレータ回路はリセットモードで動作する。φ＝Ｈ（Ｈｉｇｈ状態）のとき、コンパレータ回路はコンペアモードで動作する。
【００５５】
φ＝Ｌのリセットモードについて説明する。リセットモードでは、制御回路部のトランジスタＭ１３’、Ｍ１５’がＯＮし、Ｍ１１’、Ｍ１２’がＯＦＦする。それにより、ｎｏｄｅ２、ｎｏｄｅ４は第２の電源ＶＤＤと短絡する。したがって、ｎｏｄｅ２、ｎｏｄｅ４の電圧はいずれもＶＤＤ電位まで上昇し、Ｉ１、Ｉ２の出力はいずれもＬとなる。すなわち、このとき、比較回路部はリセット状態になる。一方、Ｍ１’〜Ｍ１０’から電荷が排出され、ｎｏｄｅ１、ｎｏｄｅ３の電圧はＧＮＤ電位まで下降する。
【００５６】
φ＝Ｈのコンペアモードについて説明する。コンペアモードでは、制御回路部のトランジスタＭ１３’、Ｍ１５’がＯＦＦし、Ｍ１１’、Ｍ１２’がＯＮする。それにより、ｎｏｄｅ１とｎｏｄｅ２が短絡し、ｎｏｄｅ３とｎｏｄｅ４が短絡する。その結果、ｎｏｄｅ２から、Ｍ１１’を介して、Ｍ１’〜Ｍ５’に向けて電流が流れ込む。同様に、ｎｏｄｅ４から、Ｍ１２’を介して、Ｍ６’〜Ｍ１０’に向けて電流が流れ込む。それにより、ｎｏｄｅ２及びｎｏｄｅ４の電圧は下降し、Ｍ１４’及びＭ１６’からも電流が供給される。これらの電流が流れ込むことにより、ｎｏｄｅ１及びｎｏｄｅ２、またｎｏｄｅ３及びｎｏｄｅ４の電圧は上昇する。
【００５７】
差動入力信号ｖ１（＝ｖ１ｐ−ｖ１ｎ）、ｖ２（＝ｖ２ｐ−ｖ２ｎ）、ｖ３（＝ｖ３ｐ−ｖ３ｎ）に係数ａ１、ａ２、ａ３を掛けた和と差動リファレンス信号ｖｒｅｆ（＝ｖｒｅｆｐ−ｖｒｅｆｎ）を比較することを考える。この時、それぞれＩＮ１ｐ、ＩＮ１ｎ、ＩＮ２ｐ、ＩＮ２ｎ、ＩＮ３ｐ、ＩＮ３ｎ、ＩＮｒｅｆｐ、ＩＮｒｅｆｎよりｖ１ｐ、ｖ１ｎ、ｖ２ｐ、ｖ２ｎ、ｖ３ｐ、ｖ３ｎ、ｖｒｅｆｐ、ｖｒｅｆｎを入力する。Ｍ１’及びＭ１０’のトランスコンダクタンスをｇｍ４とすると、Ｍ１’及びＭ１０’、Ｍ２’及びＭ９’、Ｍ３’及びＭ８’、Ｍ４’及びＭ７’のトランスコンダクタンスはそれぞれｇｍ４、ａ１×ｇｍ４、ａ２×ｇｍ４、ａ３×ｇｍ４となる。この時ｎｏｄｅ２からＭ１’、Ｍ２’、Ｍ３’、Ｍ４’に出力される電流信号成分ｉｌはｉｌ＝（ｖｒｅｆｎ×ｇｍ４＋ｖ１ｐ×ａ１×ｇｍ４＋ｖ２ｐ×ａ２×ｇｍ４＋ｖ３ｐ×ａ３×ｇｍ４）＝ｇｍ４×（ｖｒｅｆｎ＋ｖ１ｐ×ａ１＋ｖ２ｐ×ａ２＋ｖ３ｐ×ａ３）となる。一方、ｎｏｄｅ３からＭ７’、Ｍ８’、Ｍ９’、Ｍ１０に出力される小信号電流成分ｉｒはｉｒ＝（ｖｒｅｆｐ×ｇｍ４＋ｖ１ｎ×ａ１×ｇｍ４＋ｖ２ｎ×ａ２×ｇｍ４＋ｖ３ｎ×ａ３×ｇｍ４）＝ｇｍ４×（ｖｒｅｆｐ＋ｖ１ｎ×ａ１＋ｖ２ｎ×ａ２＋ｖ３ｎ×ａ３）となる。
【００５８】
差動入力信号ｖｉｎ（＝ａ１×（ｖ１ｐ−ｖ１ｎ）＋ａ２×（ｖ２ｐ−ｖ２ｎ）＋ａ３×（ｖ３ｐ−ｖ３ｎ））の方が差動リファレンス信号ｖｒｅｆ（＝ｖｒｅｆｐ−ｖｒｅｆｎ）より高かった場合を考える。すると、ａ１×（ｖ１ｐ−ｖ１ｎ）＋ａ２×（ｖ２ｐ−ｖ２ｎ）＋ａ３×（ｖ３ｐ−ｖ３ｎ）  ＞  ｖｒｅｆｐ−ｖｒｅｆｎ、すなわちｖｒｅｆｎ＋ａ１×ｖ１ｐ＋ａ２×ｖ２ｐ＋ａ３×ｖ３ｐ  ＞  ｖｒｅｆｐ＋ａ１×ｖ１ｎ＋ａ２×ｖ２ｎ＋ａ３×ｖ３ｎとなる。従って、ｉｌ  ＞  ｉｒとなる。それにより、ｎｏｄｅ１及びｎｏｄｅ２の電圧の方が、ｎｏｄｅ３及びｎｏｄｅ４の電圧よりも、先に上昇する。その結果、Ｍ５’に流れる電流はＭ６’に流れる電流より減少し、ｎｏｄｅ２から流れ出す電流はｎｏｄｅ３から流れ出す電流より減少する。その一方で、Ｍ１４’を介してＶＤＤからｎｏｄｅ２に流れ込む電流はＭ１６’を介してＶＤＤからｎｏｄｅ４へ流れ込む電流より増加する。その結果、ｎｏｄｅ２の電圧は急速にＶＤＤのレベルまで上昇し、逆にｎｏｄｅ４の電圧はほぼＧＮＤのレベルまで下降する。最終的に、Ｉ１は出力端子ＯＵＴｎからＬを出力し、Ｉ２は出力端子ＯＵＴｐからＨを出力する。
【００５９】
次に、差動入力信号ｖｉｎの方が差動リファレンス信号ｖｒｅｆより低かった場合を考える。すると、ａ１×（ｖ１ｐ−ｖ１ｎ）＋ａ２×（ｖ２ｐ−ｖ２ｎ）＋ａ３×（ｖ３ｐ−ｖ３ｎ）  ＜  ｖｒｅｆｐ−ｖｒｅｆｎ、すなわちｖｒｅｆｎ＋ａ１×ｖ１ｐ＋ａ２×ｖ２ｐ＋ａ３×ｖ３ｐ  ＜  ｖｒｅｆｐ＋ａ１×ｖ１ｎ＋ａ２×ｖ２ｎ＋ａ３×ｖ３ｎとなる。この時も同様に考えることができ、最終的に、Ｉ１は出力端子ＯＵＴｎからＨを出力し、Ｉ２は出力端子ＯＵＴｐからＬを出力する。
【００６０】
このように、本実施形態の加算比較回路部は、３つの差動入力電圧に係数を掛けて加算した電圧値ａ１×（ｖ１ｐ−ｖ１ｎ）＋ａ２×（ｖ２ｐ−ｖ２ｎ）＋ａ３×（ｖ３ｐ−ｖ３ｎ）と、差動リファレンス電圧ｖｒｅｆｐ−ｖｒｅｆｎとを比較して、その結果を２つの出力端子ＯＵＴｐ及びＯＵＴｎより出力することが出来る。
【００６１】
本実施形態では、差動入力電圧を入力するトランジスタの数が３対になっているが、この数に限定するものではない。必要に応じて、差動入力電圧を入力するトランジスタの数は、２対または４対以上であっても構わない。
【００６２】
また、減算を行いたい場合は、入力回路部に入力する差動電圧信号の極性を逆にすればよい。例えばＭ４’のゲートにｖ１ｎを、Ｍ７’のゲートにｖ１ｐを、それぞれ入力することで、差動入力信号ｖｉｎ＝−ａ１×ｖ１＋ａ２×ｖ２＋ａ３×ｖ３とすることができる。
【００６３】
本実施形態では、Ｍ１１’とＭ１２’がｎ型ＭＯＳトランジスタであるが、代わりにｐ型ＭＯＳトランジスタを用いることもできる。その場合、Ｍ１１’とＭ１２’には、φの論理を反転させた信号を入力する。
【００６４】
本発明の加算比較回路部は、差動入力信号の数に応じた総数のトランジスタを並列に配置する。また、これら差動入力信号を入力するトランジスタのゲート幅のサイズを、対応する差動入力信号にかける重み付け係数に応じて設定する。こうすることで、本発明の加算比較回路部は、従来技術のコンパレータ回路とほぼ同じ規模で済む。すなわち、従来技術の加算回路の分だけ回路規模を削減することが可能となる。
【００６５】
また、追加効果として、入力部のダイナミックレンジが緩和されることから、加算比較回路としての精度の向上も期待できる。また、本発明の加算比較回路部は、従来技術の加算器と違って抵抗を用いないため、加算器に由来する誤差を削減できる。
【００６６】
なお、本発明の加算比較回路部は、必ずしも図１のΔΣ変調器に組み込む必要はなく、どのような集積回路に用いても構わない。また、差動入力電圧の数は３つに限定されず、差動入力電圧の数に応じてトランジスタの総数を変更することは容易である。
【符号の説明】
【００６７】
１０、２０、３０  積分器
４０  加算比較回路部
４１  加算器回路部
４２  加算器
４３  コンパレータ回路部
４４  出力部
５０  デジタルアナログコンバータ（ＤＡＣ）
ａ１〜ａ３  乗算器
ＣＭＦＢ  同相帰還回路
ＧＮＤ  グランド
ＶＤＤ  電源
Ｎ１〜Ｎ９  ｐ型ＭＯＳトランジスタ
Ｍ１〜Ｍ４、Ｍ７〜Ｍ１０  ｐ型ＭＯＳトランジスタ
Ｍ５、Ｍ６、Ｍ１１、Ｍ１２  ｎ型ＭＯＳトランジスタ
Ｉ１、Ｉ２  インバータ
Ｍ１’〜Ｍ１６’  ＭＯＳトランジスタ
【図１】
2012010119.tif 000003
【図２】
2012010119.tif 000004
【図３】
2012010119.tif 000005
【図４】
2012010119.tif 000006
【図５】
2012010119.tif 000007