(57)【要約】【課題】補正データを格納する不揮発性記憶素子の有無に応じた設定情報を管理することなく、不揮発性記憶素子を削除可能な補正データ処理装置を得ること。【解決手段】回路ユニット１，２から当該回路ユニット１，２の性能ばらつきを補正する第１の補正データを格納する不揮発性記憶素子１０，２０を削除した場合に、当該回路ユニット１，２の選択時におけるデータ信号線８の論理値をチップセレクト信号線４，５の論理値と同一の論理値とするダイオード１１，２１を備え、制御ユニット３が回路ユニット１，２を選択してから当該回路ユニット１，２に対してクロック信号を出力するまでの所定時間において、データ信号線８の論理値がチップセレクト信号線４，５の論理値と同一の論理値である場合には、該当する回路ユニット１，２の不揮発性記憶素子１０，２０がないものと判定し、補正量をあらかじめ所定値に設定した第２の補正データを適用するようにした。【選択図】図２
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【特許請求の範囲】
【請求項１】
１つあるいは複数の回路ユニットと、前記回路ユニット毎に対応する補正データを適用して前記回路ユニットを制御する制御ユニットとを具備し、前記回路ユニット毎に設けられ、前記制御ユニットが制御対象とする前記回路ユニットを選択するチップセレクト信号線と、前記回路ユニットに共通して設けられ、前記回路ユニットから前記制御ユニットにデータを伝送するデータ信号線とを有する補正データ処理装置において、
前記補正データは、
前記回路ユニットの性能ばらつきを補正する第１の補正データと、前記第１の補正データに代えて、補正量をあらかじめ所定値に設定した第２の補正データとからなり、
前記回路ユニットは、
前記第１の補正データを保持し、前記回路ユニットの選択時に前記データ信号線を介して前記第１の補正データを前記制御ユニットに送信する不揮発性記憶素子を備えるか、あるいは、前記第１の補正データが不要である場合に、前記不揮発性記憶素子に代えて、当該回路ユニットの選択時における前記データ信号線の論理値を前記チップセレクト信号線の論理値と同一の論理値とする論理値伝達手段を備え、
前記制御ユニットは、
前記データ信号線の論理値に基づいて、前記不揮発性記憶素子の有無を判定すると共に、前記不揮発性記憶素子があると判定し、且つ、前記第１の補正データが正常である場合に、前記第１の補正データを適用して前記回路ユニットを制御し、前記不揮発性記憶素子がないと判定した場合に、前記第２の補正データを適用して前記回路ユニットを制御する
ことを特徴とする補正データ処理装置。
【請求項２】
前記制御ユニットは、前記不揮発性記憶素子がないと判定した場合に、前記第２の補正データの補正量を零とすることを特徴とする請求項１に記載の補正データ処理装置。
【請求項３】
前記制御ユニットは、前記不揮発性記憶素子があると判定し、且つ、前記第１の補正データが異常である場合に、前記第２の補正データを適用して前記回路ユニットを制御することを特徴とする請求項１に記載の補正データ処理装置。
【請求項４】
前記制御ユニットは、前記不揮発性記憶素子があると判定し、且つ、前記第１の補正データが異常である場合に、前記第２の補正データの補正量を零とすることを特徴とする請求項３に記載の補正データ処理装置。
【請求項５】
前記制御ユニットは、前記不揮発性記憶素子があると判定し、且つ、前記第１の補正データが異常である場合に、当該回路ユニットの制御を停止することを特徴とする請求項１に記載の補正データ処理装置。
【請求項６】
前記制御ユニットは、
前記データ信号線の論理値と前記チップセレクト信号線の論理値とがあらかじめ設定された所定時間において異なる論理値である場合に、前記不揮発性記憶素子があると判定し、
前記データ信号線の論理値と前記チップセレクト信号線の論理値とが前記所定時間において同一の論理値である場合に、前記不揮発性記憶素子がないと判定する
ことを特徴とする請求項１〜５のいずれか一項に記載の補正データ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の回路ユニットからなる電子機器において、各回路ユニットの制御に適用する補正データの処理を行う補正データ処理装置に関する。
【背景技術】
【０００２】
複数の回路ユニットからなる高精度電子機器においては、機器の特性向上等を目的として、各回路ユニットの性能ばらつきを補正する特性補正用の補正データを格納する不揮発性記憶素子を各回路ユニットに搭載する構成が用いられている。各回路ユニットを制御する制御ユニットにおいては、接続された各回路ユニットの不揮発性記憶素子に格納された補正データを読み取り、各回路ユニットの制御に適用して、各回路ユニット固有の精度補正を実行することにより、製品性能の高精度化や最終検査工程における精度保証検査の簡素化、あるいはサービス修理時の回路ユニット交換による性能ばらつきを減少することができる。
【０００３】
一方、各回路ユニットに不揮発性記憶素子を搭載すると、コストがかかるだけでなく、回路生産工程において不揮発性記憶素子への補正データの書込み工程が必要となる。また、設計改善により回路ユニットの性能ばらつきが改善し、補正データが不要となった場合においても、制御ユニットからの読み取り異常を生じさせないために不揮発性記憶素子を削除できないという課題がある。
【０００４】
なお、補正データの通信時に電源電圧の変動やノイズ等により正常な補正データが取得できない場合でも各回路ユニットの制御を開始可能とする技術として、制御ユニットの起動時に取得した補正データが異常であった場合に、あらかじめ定義したデフォルト値を適用して制御を開始する技術が開示されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１８２６０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記従来技術では、設計改善により補正データが不要となった場合に、補正データを格納する不揮発性記憶素子を削除するためには、あらかじめ回路ユニットの設定情報を保存する機能を制御ユニットにもたせ、設定スイッチや表示機能を活用した条件設定メニューを設けると共に、不揮発性記憶素子の有無に応じてこれらの設定情報を制御ユニットに設定して管理しておく必要がある、という問題があった。
【０００７】
本発明は、上記に鑑みてなされたものであって、補正データを格納する不揮発性記憶素子の有無に応じた設定情報を管理することなく、不揮発性記憶素子を削除可能な補正データ処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するため、本発明にかかる補正データ処理装置は、１つあるいは複数の回路ユニットと、前記回路ユニット毎に対応する補正データを適用して前記回路ユニットを制御する制御ユニットとを具備し、前記回路ユニット毎に設けられ、前記制御ユニットが制御対象とする前記回路ユニットを選択するチップセレクト信号線と、前記回路ユニットに共通して設けられ、前記回路ユニットから前記制御ユニットにデータを伝送するデータ信号線とを有する補正データ処理装置において、前記補正データは、前記回路ユニットの性能ばらつきを補正する第１の補正データと、前記第１の補正データがないか、あるいは異常である場合に当該回路ユニットの制御に適用する第２の補正データとからなり、前記回路ユニットは、前記第１の補正データを保持し、前記回路ユニットの選択時に前記データ信号線を介して前記第１の補正データを前記制御ユニットに送信する不揮発性記憶素子を備えるか、あるいは、前記第１の補正データが不要である場合に、前記不揮発性記憶素子に代えて、当該回路ユニットの選択時における前記データ信号線の論理値を前記チップセレクト信号線の論理値と同一の論理値とする論理値伝達手段を備え、前記制御ユニットは、前記データ信号線の論理値に基づいて、前記不揮発性記憶素子の有無を判定すると共に、前記不揮発性記憶素子があると判定し、且つ、前記第１の補正データが正常である場合に、前記第１の補正データを適用して前記回路ユニットを制御し、前記不揮発性記憶素子がないと判定した場合に、補正量をあらかじめ所定値に設定した前記第２の補正データを適用して前記回路ユニットを制御することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、補正データを格納する不揮発性記憶素子の有無に応じた設定情報を管理することなく、不揮発性記憶素子を削除することができるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態１にかかる補正データ処理装置における不揮発記憶素子の搭載例を示す図である。
【図２】図２は、実施の形態１にかかる補正データ処理装置における不揮発性記憶素子の削除例を示す図である。
【図３】図３は、図１に示す例における各信号のタイミングチャートの一例を示す図である。
【図４】図４は、図２に示す例における各信号のタイミングチャートの一例を示す図である。
【図５】図５は、実施の形態１にかかる補正データ処理装置の処理フローの一例を示す図である。
【図６】図６は、実施の形態２にかかる補正データ処理装置の処理フローの一例を示す図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照し、本発明の実施の形態にかかる補正データ処理装置について説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。
【００１２】
実施の形態１．
図１は、実施の形態１にかかる補正データ処理装置における不揮発記憶素子の搭載例を示す図である。また、図２は、実施の形態１にかかる補正データ処理装置における不揮発性記憶素子の削除例を示す図である。図１および図２に示すように、実施の形態１にかかる補正データ処理装置は、回路ユニット１，２と、各回路ユニット１，２毎の補正データを適用して各回路ユニット１，２を制御する制御ユニット３とを備えている。なお、図１および２に示す例では、回路ユニットを２つ備える例を示しているが、回路ユニットの数はこれに依らず、１つであってもよいし、３つ以上の複数種の回路ユニットを備えるものであってもよい。
【００１３】
図１に示す例では、回路ユニット１は、制御ユニット３が制御する被制御要素４０の性能ばらつきを補正する第１の補正データを格納する不揮発性記憶素子１０を備え、回路ユニット２は、同様に制御ユニット３が制御する被制御要素５０の性能ばらつきを補正する第１の補正データを格納する不揮発性記憶素子２０を備えている。各不揮発性記憶素子１０，２０は、それぞれ、チップセレクト入力端子（ＣＳ）、シリアルクロック入力端子（ＳＫ）、データ入力端子（ＤＩ）、およびデータ出力端子（ＤＯ）を具備している。なお、上述した不揮発性記憶素子１０，２０としては、例えば、ＥＥＰＲＯＭやフラッシュＲＯＭにより構成することができる。
【００１４】
制御ユニット３は、各回路ユニット１，２を制御する際に必要な各補正データを処理するＣＰＵ３０を具備している。ＣＰＵ３０は、制御対象となる回路ユニットを指定するチップセレクト出力端子（ＣＳ０，ＣＳ１）、シリアルクロック出力端子（ＳＫ）、データ出力端子（ＤＯ）、データ入力端子（ＤＩ）、およびアナログデジタル変換入力端子（Ａ／Ｄ）を具備している。
【００１５】
ＣＰＵ３０のＣＳ０端子と不揮発性記憶素子１０のＣＳ端子とがチップセレクト信号線４で接続され、ＣＰＵ３０のＣＳ１端子と不揮発性記憶素子２０のＣＳ端子とがチップセレクト信号線５で接続され、ＣＰＵ３０のＳＫ端子と各不揮発性記憶素子１０，２０のＳＫ端子とがシリアルクロック信号線６で接続され、ＣＰＵ３０のＤＯ端子と各不揮発性記憶素子１０，２０のＤＩ端子とがデータ信号線７で接続され、ＣＰＵ３０のＤＩ端子とＡ／Ｄ端子と各不揮発性記憶素子１０，２０のＤＯ端子とがデータ信号線８で接続されている。
【００１６】
一方、図２に示す例では、回路ユニット２の設計変更等により第１の補正データが不要となった例を示し、図１に示す不揮発性記憶素子２０に代えて、チップセレクト信号線５のアクティブ時におけるデータ信号線８の論理値をチップセレクト信号線５の論理値と同一の論理値とするダイオード（論理値伝達手段）２１を具備している。また、図２に示す例では、回路ユニット１については、図１に示す例と同様に、第１の補正データが格納された不揮発性記憶素子１０を備え、不揮発性記憶素子１０に代わるダイオード１１を備えていない例を示している。
【００１７】
つぎに、実施の形態１にかかる補正データ処理装置の動作について、図１〜図４を参照して説明する。図３は、図１に示す例における各信号のタイミングチャートの一例を示す図である。また、図４は、図２に示す例における各信号のタイミングチャートの一例を示す図である。なお、図３および図４に示す例では、回路ユニット２を制御対象とした例を示している。また、図３および図４に示す例では、ＣＰＵ３０および各不揮発性記憶素子１０，２０の各出力端子がアクティブハイである例を示している。
【００１８】
図３（ａ）は、図１に示すチップセレクト信号線５のタイミングチャートを示し、図３（ｂ）は、図１に示すデータ信号線８のタイミングチャートを示し、図３（ｃ）は、図１に示すシリアルクロック信号線６のタイミングチャートを示している。
【００１９】
図４（ａ）は、図２に示すチップセレクト信号線５のタイミングチャートを示し、図４（ｂ）は、図２に示すデータ信号線８のタイミングチャートを示し、図４（ｃ）は、図２に示すシリアルクロック信号線６のタイミングチャートを示している。なお、図４（ｃ）中に示す点線は、不揮発性記憶素子２０がある場合に出力されるクロック信号を示している。
【００２０】
回路ユニット２に不揮発性記憶素子２０が具備されている場合（図１参照）には、図３に示すように、ＣＰＵ１０は、回路ユニット２を制御対象として時刻Ｔ０にチップセレクト信号線５の論理値を”１”（アクティブ）、つまり、ハイ状態とし、所定のｔ時間後の時刻Ｔ１にシリアルクロック信号線６にクロック信号を出力する（時刻Ｔ１）。
【００２１】
不揮発性記憶素子２０は、ＣＫ端子に入力されたクロック信号をトリガーとして、第１の補正データの送信を開始する。
【００２２】
上述した一連の動作において、チップセレクト信号線５の論理値が”１”（アクティブ）、つまり、ハイ状態となってから（時刻Ｔ０）、シリアルクロック信号線６にクロック信号が出力されるまで（時刻Ｔ１）の期間ｔでは、データ信号線８の論理値は”０” （非アクティブ） 、つまり、ロー状態に保たれる。
【００２３】
一方、回路ユニット２に不揮発性記憶素子２０が具備されていない場合（図２参照）には、図４に示すように、時刻Ｔ０においてチップセレクト信号線５の論理値が”１”（アクティブ）、つまり、ハイ状態となると共に、ダイオード２１を介してデータ信号線８の論理値も”１”、つまり、ハイ状態となる。つまり、チップセレクト信号線５の論理値が”１”（アクティブ）、つまり、ハイ状態となった時点（時刻Ｔ０）以降、チップセレクト信号線５の論理値が”０”、つまり、ロー状態となるまで（時刻Ｔ２）、データ信号線８の論理値は１に保たれる。
【００２４】
上述した期間ｔ（時刻Ｔ０〜時刻Ｔ１）におけるデータ信号線８の論理値を判定することにより、不揮発性記憶素子２０の有無を判別することができる。より詳しくは、期間ｔの範囲内の所定時間におけるデータ信号線８の論理値がチップセレクト信号線５の論理値”１”とは異なる論理値”０”である場合には、不揮発性記憶素子２０があるものと判定することができ、期間ｔの範囲内の所定時間におけるデータ信号線８の論理値がチップセレクト信号線５の論理値”１”と同一の論理値”１”である場合には、不揮発性記憶素子２０がないものと判定することができる。
【００２５】
本実施の形態では、データ信号線８の論理値を判定する論理値判定手段として、ＣＰＵ３０のＡ／Ｄ端子を用いている。このＡ／Ｄ端子に入力されたデータ信号線８のアナログ電圧値をデジタルに変換し、あらかじめ設定した閾値以上となった場合に、データ信号線８の論理値を１と判定する。なお、この論理値判定手段としては、電圧コンパレータを用いることも可能である。
【００２６】
また、本実施の形態では、ＣＰＵ３０および各不揮発性記憶素子１０，２０の各出力端子がアクティブハイである例について説明したが、ＣＰＵ３０および各不揮発性記憶素子１０，２０の各出力端子がアクティブローである場合についても、図２に示すダイオ−ドの向きを逆向きとし、各不揮発性記憶素子１０，２０の有無の判定論理値を反転させることにより、同様の処理を行うことが可能である。
【００２７】
つぎに、実施の形態１にかかる補正データ処理装置の処理フローについて、図５を参照して説明する。図５は、実施の形態１にかかる補正データ処理装置の処理フローの一例を示す図である。なお、図５に示す例では、図３および図４に示す例と同様に、回路ユニット２を制御対象とした例を示している。
【００２８】
ＣＰＵ３０は、制御対象となる回路ユニット（ここでは、回路ユニット２）に対するチップセレクト信号線５の論理値を”１”（アクティブ）とし、不揮発性記憶素子２０がある場合にクロック信号を出力するまでの期間内の所定時間におけるデータ信号線８の論理値が”０”であるか否かを判定する（ステップＳＴ１０１）。
【００２９】
所定時間におけるデータ信号線８の論理値が”１”である場合（ステップＳＴ１０１；Ｎｏ）、ＣＰＵ３０は、不揮発性記憶素子２０がないものと判定し、回路ユニット２の制御に用いる補正データとして、補正量をあらかじめ所定値に設定した基本補正データ（第２の補正データ）を適用するように設定し（ステップＳＴ１０２）、ステップＳＴ１０１の処理に戻る。なお、回路ユニット２の設計変更により性能ばらつきが改善し、第１の補正データが不要となったために不揮発性記憶素子２０を削除したことが明らかである場合には、この基本補正データの補正量を０とすればよい。
【００３０】
所定時間におけるデータ信号線８の論理値が”０”である場合（ステップＳＴ１０１；Ｙｅｓ）、ＣＰＵ３０は、不揮発性記憶素子２０があるものと判定し、クロック信号を出力して、不揮発性記憶素子２０に格納された第１の補正データを読み出す（ステップＳＴ１０３）。
【００３１】
続いて、ＣＰＵ３０は、読み出した第１の補正データが正常であるか否かを判定する（ステップＳＴ１０４）。読み出した第１の補正データが正常であるか否かの判定は、例えば、パリティチェックやチェックサム等の手法により行う。なお、この第１の補正データの判定手法により本発明が限定されるものではない。
【００３２】
読み出した第１の補正データが正常である場合（ステップＳＴ１０４；Ｙｅｓ）、ＣＰＵ３０は、回路ユニット２の制御に用いる補正データとして、第１の補正データを適用するように設定し（ステップＳＴ１０５）、ステップＳＴ１０１の処理に戻る。
【００３３】
第１の補正データが正常でない場合（ステップＳＴ１０４；Ｎｏ）、ＣＰＵ３０は、回路ユニット２の制御に用いる補正データとして、上述した基本補正データ（第２の補正データ）を適用するように設定し（ステップＳＴ１０２）、ステップＳＴ１０１の処理に戻る。なお、不揮発性記憶素子２０があることが明らかである場合には、この基本補正データ（第２の補正データ）の補正量をより安全性を重視した補正量とすればよい。このようにすれば、より安全性を重視した基本補正データ（第２の補正データ）により回路ユニット２の制御を開始して、その後の処理において正常な第１の補正データが得られた場合には、第１の補正データを適用して回路ユニット２の制御を継続することができる。
【００３４】
以上説明したように、実施の形態１の補正データ処理装置によれば、回路ユニットから当該回路ユニットの第１の補正データを格納する不揮発性記憶素子を削除した場合に、チップセレクト信号線のアクティブ時におけるデータ信号線の論理値をチップセレクト信号線の論理値と同一の論理値とするダイオード（論理値伝達手段）を備え、チップセレクト信号線がアクティブとなり制御ユニットの制御対象となる回路ユニットが選択されてから制御ユニットが該当する回路ユニットに対してクロック信号を出力するまでの所定時間において、回路ユニットから制御ユニットへのデータ信号線の論理値がチップセレクト信号線の論理値と同一の論理値である場合には、該当する回路ユニットの不揮発性記憶素子がないものと判定し、当該回路ユニットの制御に用いる補正データとして、補正量をあらかじめ所定値に設定した基本補正データ（第２の補正データ）を適用するようにしたので、不揮発性記憶素子の有無に対応して制御ユニット側で各回路ユニットの設定情報を管理することなく、不揮発性記憶素子を削除することができる。
【００３５】
また、設計改善により回路ユニットの性能ばらつきの改善が可能であり、第１の補正データが不要となることが明らかである場合には、基本補正データ（第２の補正データ）の補正量を０としておくことにより、実際に第１の補正データが不要となった場合に、上述したダイオードの追加と不揮発性記憶素子の削除とを実施するのみで対応することができ、容易にコストの低減を図ることが可能となる。
【００３６】
さらに、不揮発性記憶素子があることが明らかである場合には、基本補正データ（第２の補正データ）の補正量をより安全性を重視した補正量にしておくことにより、不揮発性記憶素子から読み出した第１の補正データが異常である場合には、より安全性を重視した基本補正データ（第２の補正データ）を用いて制御を開始し、その後の処理において正常な第１の補正データが得られた場合には、第１の補正データを適用して回路ユニットの制御を継続することができる。
【００３７】
実施の形態２．
実施の形態２にかかる補正データ処理装置の構成は、実施の形態１にかかる補正データ処理装置と同一であるので、ここでは説明を省略する。
【００３８】
図６は、実施の形態２にかかる補正データ処理装置の処理フローの一例を示す図である。なお、図６に示す例では、実施の形態１において説明した例と同様に、回路ユニット２を制御対象とした例を示している。また、実施の形態１と同一または同等の処理には同一符号を付して、その詳細な説明を省略する。
【００３９】
図６に示すように、ステップＳＴ１０１〜ステップＳＴ１０５の各処理は、実施の形態１において説明した各処理と同一であり、ステップＳＴ１０３において読み出した第１の補正データが正常でない場合（ステップＳＴ１０４；Ｎｏ）に、ステップＳＴ１０２に移行せず、回路ユニット２の制御を停止して（ステップＳＴ１０６）、処理を終了する点が異なる。
【００４０】
このようにすれば、例えば設計開発段階における設計検証時等において、回路ユニット２の制御に不揮発性記憶素子２０に格納された第１の補正データを適用しないと動作に不具合が生じることが明らかな場合に、確実に回路ユニット２の制御を停止することができる。
【００４１】
以上説明したように、実施の形態２の補正データ処理装置によれば、不揮発性記憶素子から読み出した第１の補正データが正常でない場合、回路ユニットの制御を停止して処理を終了するようにしたので、回路ユニットの制御に不揮発性記憶素子に格納された第１の補正データを適用しないと動作に不具合が生じることが明らかな場合に、確実に回路ユニットの制御を停止することができる。
【００４２】
なお、上述した実施の形態では、回路ユニットから当該回路ユニットの第１の補正データを格納する不揮発性記憶素子を削除した場合に、チップセレクト信号線のアクティブ時におけるデータ信号線の論理値をチップセレクト信号線の論理値と同一の論理値とするダイオード（論理値変換手段）を回路ユニットに備える例について説明したが、これに限らず、制御ユニットにダイオードを備える構成であっても同様の効果を得られることは言うまでもない。
【００４３】
また、以上の実施の形態に示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは言うまでもない。
【符号の説明】
【００４４】
１，２  回路ユニット
３  制御ユニット
４，５  チップセレクト信号線
６  シリアルクロック信号線
７，８  データ信号線
１０，２０  不揮発性記憶素子
１１，２１  ダイオード（論理値伝達手段）
３０  ＣＰＵ
４０，５０  被制御要素
【図１】
2012256229.tif 000003
【図２】
2012256229.tif 000004
【図３】
2012256229.tif 000005
【図４】
2012256229.tif 000006
【図５】
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【図６】
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