(57)【要約】【課題】容量素子の直列接続を形成するフィールドプレートにおいて、導電性薄膜の間の層間絶縁膜の厚さを増加させても、容量素子による電圧の分圧を均一にできる高耐圧半導体装置を提供する。【解決手段】本発明の高圧半導体装置は、第1導電型の第1半導体領域と、第1半導体領域と隣接して形成された第2導電型の第2半導体領域と、第2の半導体領域とで第1導電型の第1半導体領域を挟んで形成された、第1導電型の第3半導体領域と、第1半導体領域上に形成された第1絶縁膜上に所定の周期で配列された第1導電膜と、第1導電膜上に形成された第２絶縁膜に、平面視で第1導電膜の離間領域と重なり、かつ当該離間領域の両側に配置されている第1導電膜と一部が重なる位置に周期的に配置されている第2導電膜とを備え、第2導電膜は、第1導電膜の離間領域と対向する領域に第１凸部が設けられている。【選択図】図１
2012238652.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域と平面視にて隣接して形成された第２導電型の第２半導体領域と、
前記第２半導体領域とで前記第１半導体領域を平面視にて挟むように形成された、第１導電型の第３半導体領域と、
前記第１半導体領域上に形成された第１絶縁膜と、
前記第１絶縁膜上に平面視にて所定の離間間隔で配置された複数の第１導電膜と、
前記第１導電膜及び当該第１導電膜の離間した部分における前記第１絶縁膜の上に形成された第２絶縁膜と、
前記第２絶縁膜上において、平面視で前記第１導電膜の離間領域と重なり、かつ当該離間領域の両側に配置されている前記第１導電膜と一部が重なる位置に所定の離間間隔で配置されている複数の第２導電膜と
を備え、
前記第２導電膜は、前記第１導電膜が離間した部分と対向する領域に第１頂部を有し、当該第１頂部が前記第１導電膜が離間した部分に挿入されて形成された凸形状として形成されていることを特徴とする高耐圧半導体装置。
【請求項２】
前記第１導電膜の離間領域における前記第２絶縁膜に設けられたトレンチをさらに備え、
平面視において、前記トレンチ内に前記第２導電膜の前記頂部が挿入されていることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項３】
前記第２導電膜の離間領域と平面視で重なる位置において、前記第１導電膜が前記第２頂部を有する凸形状として形成されていることを特徴とする請求項１または請求項２に記載の高耐圧半導体装置。
【請求項４】
前記第１導電膜の側壁面と、当該側壁面に対向した前記トレンチの側壁面との間における第２絶縁膜の厚さが、平面視で重なる位置における前記第１導電膜と前記第２導電膜との間の前記第２絶縁膜との厚さと同様であることを特徴とする請求項２に記載の高耐圧半導体装置。
【請求項５】
前記第２頂部の頂面における前記第２絶縁膜の厚さと、前記第２頂部の側壁における前記第２絶縁膜の厚さとが同様であることを特徴とする請求項３に記載の高耐圧半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
ＭＯＳ（Metal Oxide Semiconductor）トランジスタなどの高耐圧スイッチング素子の耐圧の安定性を向上させるため、例えば、半導体基板上に絶縁膜を介して複数のフローティング状態のフィールドプレートを形成して半導体表面の電界分布を一定としたり、半導体素子の構造としてＲＥＳＵＲＦ（Reduced-Surface-Field）構造を用いることによって、半導体基板中の空乏化を促進させ、半導体表面の電界分布を一定とすることが行われている。
【０００２】
しかし、高耐圧半導体装置がＯＦＦ状態の場合に、高耐圧半導体装置の端子間に対して高電圧が印加されると、高耐圧半導体装置はその高電圧を端子間において維持することになる。
このＯＦＦ状態の場合に、高耐圧半導体装置の形成された半導体基板表面に局部的な電界集中（電界のピーク）が生じていると、その部分におけるｐ／ｎ接合部の降伏現象や絶縁膜の破壊が発生しやすくなり、高耐圧半導体装置の耐圧が劣化することになる。
例えば、高耐圧半導体装置がＲＥＳＵＲＦ構造を有する図８に示す高耐圧ＭＯＳトランジスタや、図９に示す高耐圧回路における高電圧部とこの高電圧部より電圧の低い低電圧部との間などを絶縁分離する高耐圧分離部などの場合、ｎ型第１電界緩和拡散層１０の両端部における半導体基板表面において、電界のピークが生じやすい。図８は従来の高耐圧ＭＯＳトランジスタの断面構造を示す図である。また、図９は従来の高耐圧分離部の断面構造を示す図である。
【０００３】
図８において、ｐ型基板７は、ｐ型不純物が添加されている半導体基板であり、上部（ｙ方向）にｎ型不純物が添加されたｎ型エピタキシャル層１１が形成されている。
ｎ型エピタキシャル層１１には、表面にｐ型不純物領域が注入されたｐ−型第１電界緩和拡散層１０が形成されている。
ｎ型第２電界緩和拡散層９は、ｐ−型第１電界緩和拡散層１０と平面視で重なる位置に形成されている。また、このｎ型第２電界緩和拡散層９は、ｐ−型第１電界緩和拡散層１０を平面視で包含する範囲に形成されている。
また、ｎ型第２電界緩和拡散層９は、ｎ型不純物がｎ型エピタキシャル層１１より高い濃度で注入され、拡散層の深さがｐ型第１電界緩和拡散層１０より浅く形成されている。
【０００４】
また、ｐ−型第１電界緩和拡散層１０において、ｎ型第２電界緩和拡散層９に平面視で重なる位置にフィールド酸化膜２が厚さａとして形成されている。
ｎ型エピタキシャル層１１には、ｐ−型第１電界緩和拡散層１０の一方の端部のドレイン領域ＤＲにおいて、このｐ−型第１電界緩和拡散層１０と隣接する、ｎ型不純物が注入されたｎ＋＋型ドレインコンタクト用拡散層１４が形成されている。
ｎ＋＋型ドレインコンタクト用拡散層１４表面には、ｎ型ドレインコンタクト用拡散層１４とドレイン電極１３とがコンタクトを取り、オーミック接合されている。
【０００５】
また、ｎ型エピタキシャル層１１には、ゲート領域ＧＴとしてｐ−型第１電界緩和拡散層１０の端部と所定の離間距離を有する離間領域Ｂを介して、ｐ−型チャネル拡散層４が形成されている。
ｎ＋＋型ソースコンタクト用拡散層３は、平面視でｐ−型チャネル拡散層４の表面において、外周がｐ型チャネル拡散層４の外周と所定の距離を有する位置に形成されている。ｎ＋＋型ソースコンタクト用拡散層３は、ｎ型不純物が注入されており、ｎ型第２電界緩和拡散層９より高い不純物濃度で形成されている。このｎ＋＋型ソースコンタクト用拡散層３表面には、ソース電極５が形成され、ｎ＋＋型ソースコンタクト用拡散層３とソース電極５とのコンタクトが取られ、オーミック接合されている。
【０００６】
ｐ−型チャネル拡散層４内において、ｎ＋＋型ソースコンタクト用拡散層３の外周とｐ−型チャネル拡散層４の外周との間の領域は、高耐圧ＭＯＳトランジスタがオンオフ動作する際に小数キャリア（ｎ型高耐圧ＭＯＳゲートの場合、電子）が移動して、電流が流れることになるチャネル領域Ａとなる。
ゲート領域ＧＴにおいて、フィールド酸化膜２の端部、離間領域Ｂ、及びチャネル領域Ａに重なる位置にゲート酸化膜６を介してゲート導電膜８が形成されている。また、このゲート導電膜８には、ゲート電極１７が形成され、ゲート導電膜８とゲート電極１７とのコンタクトが取られ、オーミック接合されている。
【０００７】
また、ｎ型エピタキシャル層１１には、ｐ−型チャネル拡散層４のチャネル領域Ａが形成されている一の端部と対向する他の端部に隣接して、ｐ＋型分離用拡散層１８が形成されている。ｐ＋型分離用拡散層１８は、ｐ型不純物が注入されており、ｐ−型チャネル拡散層４より高い不純物濃度で形成されている。
分離用埋込領域１９は、ｐ＋型分離用拡散層１８の下部において、深さ方向にｎ型エピタキシャル層１１とｐ型基板７との間に形成されている。分離用埋込領域１９は、ｐ型不純物がｐ＋型分離用拡散層１８と同等の濃度で注入されている。図９についても、ゲート導電膜８が形成されていないだけで、図８と同様である。
【０００８】
特許文献１等においては、上述した図８及び図９に示すように、ＲＥＳＵＲＦ構造の隣接する第１導電膜ＦＧＡｎ（ＦＧＡ１、ＦＧＡ２、ＦＧＡ３及びＦＧＡ４）と第２導電膜ＦＧＢｍ（ＦＧＢ１、ＦＧＢ２及びＦＧＢ３）との間に介挿される層間絶縁膜１の厚さを、フィールド酸化膜２より薄く形成している。
これにより、フローティングフィールドプレートとして形成された第１導電膜ＦＧＡｎ及び第２導電膜ＦＧＢｍから構成される直列接続されたコンデンサの各々の容量値を大きくすることができる。この結果、ドレイン電極１３とソース電極５との間にかかる高電圧の分圧による電位の均一化を促進することができる。すなわち、直列に接続されたコンデンサの各々の容量値が大きいため、ドレイン電極１３とソース電極５との間における各フィールドプレートの分圧を均一とし易くなり、高耐圧半導体装置の耐圧の劣化や耐圧特性が不安定となることを抑制している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−２０９９８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述した特許文献１におけるＲＥＳＵＲＦ構造においては、高耐圧半導体装置の耐圧をより高くする場合、第１導電膜ＦＧＡｎと第２導電膜ＦＧＢｍとの間に介挿される層間絶縁膜１の厚さを、より厚くする必要がある。
しかしながら、第１導電膜ＦＧＡｎと第２導電膜ＦＧＢｍとの間に介挿される層間絶縁膜１の厚さを増加させると、フィールドプレートにより形成される直列に接続された容量素子の各々の容量の大きさが減少することになる。
このため、層間絶縁膜１の膜厚のバラツキによる容量の変動が、各容量素子の電圧降下の値に対して影響し、直列されたコンデンサ各々による分圧が不安定となり、各フィールドプレートの分圧を一定にし難くなる。
【００１１】
すなわち、図８及び図９に示す構造の高耐圧半導体装置においては、コンデンサを構成する層間絶縁膜１の耐圧の向上と、各フィールドプレートの分圧を均一化することとがトレードオフの関係となっており、高圧半導体装置としての耐圧の向上を図ることが困難である。
【００１２】
本発明は、このような事情に鑑みてなされたものであり、容量素子の直列接続を形成する第１導電膜と第２導電膜とのフィールドプレートにおいて、隣接する導電性薄膜の間に介挿する絶縁膜の厚さを増加させても、フィールドプレートにより形成される各容量素子の容量の減少を抑制することを可能とし、フィールドプレートにより形成されるコンデンサの分圧を均一に制御することができ、電界のピークを生じさせ難くなり耐圧を向上させる高耐圧半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の高圧半導体装置は、第１導電型の第１半導体領域（例えば、実施形態におけるｎ型エピタキシャル層１１）と、前記第１半導体領域と平面視にて隣接して形成された第２導電型の第２半導体領域（例えば、実施形態におけるｐ−型チャネル拡散層４）と、前記第２半導体領域とで前記第１半導体領域を平面視にて挟むように形成された、第１導電型の第３半導体領域（例えば、実施形態におけるｎ++型ドレインコンタクト用拡散層１４）と、前記第１半導体領域上に形成された第１絶縁膜（例えば、実施形態におけるフィールド酸化膜２）と、前記第１絶縁膜上に平面視にて所定の離間間隔で配置された複数の第１導電膜（例えば、実施形態における第１導電膜ＦＧＡ１、ＦＧＡ２、…）と、前記第１導電膜及び当該第１導電膜の離間した部分における前記第１絶縁膜の上に形成された第２絶縁膜（例えば、実施形態における層間絶縁膜１）と、前記第２絶縁膜上において、平面視で前記第１導電膜の離間領域と重なり、かつ当該離間領域の両側に配置されている前記第１導電膜と一部が重なる位置に所定の離間間隔で配置されている複数の第２導電膜（例えば、実施形態における第２導電膜ＦＧＢ１、ＦＧＢ２、…）とを備え、前記第２導電膜は、前記第１導電膜が離間した部分と対向する領域に第１頂部（例えば、第１の実施形態におけるトレンチ２１内に挿入されている第２導電膜の部分、あるいは第２の実施形態における第１絶縁膜凸部２２により形成される第１導電膜ＦＧＡ１、ＦＧＡ２、…の各々の中央部における凸部が、第１導電膜ＦＧＡ１、ＦＧＡ２、…の離間部に形成する溝部分に挿入されている第２導電膜の部分）を有し、当該第１頂部が前記第１導電膜が離間した部分に挿入されて形成された凸形状として形成されていることを特徴とする。
【００１４】
本発明の高圧半導体装置は、前記第１導電膜の離間領域における前記第２絶縁膜に設けられたトレンチ（例えば、実施形態におけるトレンチ２１）をさらに備え、平面視において、前記トレンチ内に前記第２導電膜の前記頂部が挿入されていることを特徴とする。
【００１５】
本発明の高圧半導体装置は、前記第２導電膜の離間領域と平面視で重なる位置において、前記第１導電膜が前記第２頂部を有する凸形状（例えば、実施形態における第１絶縁膜凸部２２により形成される第１導電膜ＦＧＡ１、ＦＧＡ２、…の各々の中央部における凸部）として形成されていることを特徴とする。
【００１６】
本発明の高圧半導体装置は、前記第１導電膜の側壁面と、当該側壁面に対向した前記トレンチの側壁面との間における第２絶縁膜の厚さ（例えば、実施形態におけるトレンチ２１の側壁における層間絶縁膜１の厚さ）が、平面視で重なる位置における前記第１導電膜と前記第２導電膜との間の前記第２絶縁膜との厚さ（例えば、実施形態におけるｙ方向において第１導電膜ＦＧＡ１、ＦＧＡ２、…の各々と、第２導電膜ＦＧＢ１、ＦＧＢ２、…の各々とが対向する部分の層間絶縁膜１の厚さ）と同様であることを特徴とする。
【００１７】
本発明の高圧半導体装置は、前記第２頂部の頂面における前記第２絶縁膜の厚さ（例えば、第１絶縁膜凸部２２により形成される、第１導電膜ＦＧＡ１、ＦＧＡ２、…の各々の中央部における凸部の頂面における層間絶縁膜１の厚さ）と、前記第２頂部の側壁における前記第２絶縁膜の厚さ（例えば、第１絶縁膜凸部２２により形成される、第１導電膜ＦＧＡ１、ＦＧＡ２、…の各々の中央部における凸部の側壁における層間絶縁膜１の厚さ）とが同様であることを特徴とする。
【発明の効果】
【００１８】
この発明によれば、容量列を形成する第１導電膜および第２導電膜からなるフィールドプレートにおいて、隣接する導電性薄膜の対向面の面積を従来に比較して増加させることができ、隣接する導電性薄膜の間に介挿する絶縁膜の厚さを増加させても、第１導電膜および第２導電膜により形成される容量値の低下を抑制することが可能となり、第１導電膜および第２導電膜からなる容量素子による分圧を安定させ、絶縁膜の耐圧の向上によって生じる、高耐圧半導体装置の耐圧特性の不安定化を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】この発明の実施形態による高耐圧半導体装置の平面図を示す図である。
【図２】図１の耐圧半導体装置におけるＡ−Ａ’での断面構造を示す図である。
【図３】図１の耐圧半導体装置におけるＢ−Ｂ’での断面構造を示す図である。
【図４】図１の耐圧半導体装置におけるＡ−Ａ’での断面構造を示す図である。
【図５】図１の耐圧半導体装置におけるＢ−Ｂ’での断面構造を示す図である。
【図６】図１の耐圧半導体装置におけるＡ−Ａ’での断面構造を示す図である。
【図７】図１の耐圧半導体装置におけるＢ−Ｂ’での断面構造を示す図である。
【図８】従来の高耐圧半導体装置におけるＡ−Ａ’での断面構造を示す図である。
【図９】従来の高耐圧半導体装置におけるＢ−Ｂ’での断面構造を示す図である。
【発明を実施するための形態】
【００２０】
＜第１の実施形態＞
以下、図面を参照して、本発明の第１の実施形態について説明する。図１は、この発明の一実施形態による高耐圧半導体装置の平面図である。
図において、高耐圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタ２３と高耐圧回路ブロック２５とがワイヤボンド２４より接続され、これら高耐圧ＭＯＳトランジスタ２３、高耐圧回路ブロック２５及びワイヤボンド２４により、高耐圧半導体装置が構成されている。
以下、この図１において高耐圧半導体装置の平面図におけるＡ−Ａ’における線視断面図である図２と、Ｂ−Ｂ’における線視断面図である図３を用い、本実施形態の高耐圧半導体装置の断面構造を説明する。図２は、Ａ−Ａ’における、第１の実施形態による高耐圧ＭＯＳトランジスタ２３の線視断面図である。また、図４は、、第１の実施形態による高耐圧回路ブロック２５と周辺の低電圧回路領域（高耐圧回路ブロック２５より低い電圧で駆動される回路の領域）とを絶縁分離する高耐圧分離部のＢ−Ｂ’における線視断面図である。
【００２１】
図２において、ｐ型基板７は、ｐ型不純物が添加されている半導体基板であり、上部（ｙ方向）にｎ型不純物が添加されたｎ型エピタキシャル層１１が形成されている。
ｎ型エピタキシャル層１１には、表面にｐ型不純物領域が注入されたｐ−型第１電界緩和拡散層１０が形成されている。
ｎ型第２電界緩和拡散層９は、ｐ−型第１電界緩和拡散層１０と平面視で重なる位置に形成されている。また、このｎ型第２電界緩和拡散層９は、ｐ−型第１電界緩和拡散層１０を平面視で包含する範囲に形成されている。
また、ｎ型第２電界緩和拡散層９は、ｎ型不純物がｎ型エピタキシャル層１１より高い濃度で注入され、拡散層の深さがｐ型第２電界緩和拡散層１０より浅く形成されている。
【００２２】
また、ｐ−型第１電界緩和拡散層１０において、ｎ型第２電界緩和拡散層９に平面視で重なる位置にフィールド酸化膜２が厚さａとして形成されている。
ｎ型エピタキシャル層１１には、ｐ−型第１電界緩和拡散層１０の一方の端部のドレイン領域ＤＲにおいて、このｐ−型第１電界緩和拡散層１０と隣接する、ｎ型不純物が注入されたｎ＋＋型ドレインコンタクト用拡散層１４が形成されている。
ｎ＋＋型ドレインコンタクト用拡散層１４表面には、ｎ型ドレインコンタクト用拡散層１４とドレイン電極１３とがコンタクトを取り、オーミック接合されている。
【００２３】
また、ｎ型エピタキシャル層１１には、ゲート領域ＧＴとしてｐ−型第１電界緩和拡散層１０の端部と所定の離間距離を有する離間領域Ｂを介して、ｐ−型チャネル拡散層４が形成されている。
ｎ＋＋型ソースコンタクト用拡散層３は、平面視でｐ−型チャネル拡散層４の表面において、外周がｐ型チャネル拡散層４の外周と所定の距離を有する位置に形成されている。ｎ＋＋型ソースコンタクト用拡散層３は、ｎ型不純物が注入されており、ｎ型第２電界緩和拡散層９より高い不純物濃度で形成されている。このｎ＋＋型ソースコンタクト用拡散層３表面には、ソース電極５が形成され、ｎ＋＋型ソースコンタクト用拡散層３とソース電極５とのコンタクトが取られ、オーミック接合されている。
【００２４】
ｐ−型チャネル拡散層４内において、ｎ＋＋型ソースコンタクト用拡散層３の外周とｐ−型チャネル拡散層４の外周との間の領域は、高耐圧ＭＯＳトランジスタ２３がオンオフ動作する際に小数キャリア（ｎ型高耐圧ＭＯＳゲートの場合、電子）が移動して、電流が流れることになるチャネル領域Ａとなる。
ゲート領域ＧＴにおいて、フィールド酸化膜２の端部、離間領域Ｂ、及びチャネル領域Ａに重なる位置にゲート酸化膜６を介してゲート導電膜８が形成されている。また、このゲート導電膜８には、ゲート電極１７が形成され、ゲート導電膜８とゲート電極１７とのコンタクトが取られ、オーミック接合されている。
【００２５】
また、ｎ型エピタキシャル層１１には、ｐ−型チャネル拡散層４のチャネル領域Ａが形成している一の端部と対向する他の端部に隣接して、ｐ＋型分離用拡散層１８が形成されている。ｐ＋型分離用拡散層１８は、ｐ型不純物が注入されており、ｐ−型チャネル拡散層４より高い不純物濃度で形成されている。
分離用埋込領域１９は、ｐ＋型分離用拡散層１８の下部において、深さ方向にｎ型エピタキシャル層１１とｐ型基板７との間に形成されている。分離用埋込領域１９は、ｐ型不純物がｐ＋型分離用拡散層１８より高い濃度で注入されている。
【００２６】
次に、フィールド酸化膜２上部の領域であるフローティングフィールドプレート領域ＦＧに形成される、フィールド酸化膜２とｎ型第２電界緩和拡散層９との界面における電界を緩和するコンデンサ列について説明する。
このコンデンサ列は、フィールド酸化膜２の上部に形成される複数のコンデンサが直列に接続されて形成されている。
コンデンサ各々は、フィールド酸化膜２の上部に所定の離間間隔にて配置して形成される第１導電膜ＦＧＡ１、ＦＧＡ２、ＦＧＡ３、ＦＧＡ４と、第２導電膜ＦＧＢ１、ＦＧＢ２、ＦＧＢ４と、第１導電膜と第２導電膜との間に形成されている、厚さｂの層間絶縁膜１とから形成されている。ここで、第１導電膜ＦＧＡ１、ＦＧＡ２、ＦＧＡ３、ＦＧＡ４と、第２導電膜ＦＧＢ１、ＦＧＢ２、ＦＧＢ３とは、フローティングフィールドプレートとして形成されている。
【００２７】
すなわち、フローティングフィールドプレート領域ＦＧには、フィールド酸化膜２上において、ドレイン電極１３の端部からなるフィールドプレートとゲート電極１７の端部からなるフィールドプレートとの間の領域に、所定のピッチで、第１導電膜ＦＧＡｎ（ｎは１以上の整数）、例えば第１導電膜ＦＧＡ１、ＦＧＡ２、ＦＧＡ３、ＦＧＡ４が形成されている。
また、第１導電膜ＦＧＡ１、ＦＧＡ２、ＦＧＡ３、ＦＧＡ４の上には、層間絶縁膜１が形成されている。ここで、層間絶縁膜１の膜厚ｂはフィールド酸化膜２の膜厚ａよりも薄く形成されている。
この層間絶縁膜１上には、離間間隔にて配置された第２導電膜ＦＧＢｍ（ｍは１以上の整数）、例えば、第２導電膜ＦＧＢ１、ＦＧＢ２、ＦＧＢ３が形成されている。
【００２８】
ドレイン電極１３の端部からなるフィールドプレートと、第１導電膜ＦＧＡ４とが層間絶縁膜１を介して対向してなる対向面により、直列に配列されたコンデンサの一方の端部におけるコンデンサ（一端がドレイン電極１３に接続されるコンデンサ）が形成される。
また、ゲート電極１７の端部からなるフィールドプレートと、第１導電膜ＦＧＡ１とが層間絶縁膜１を介して対向してなる対向面により、直列に配列されたコンデンサの他方の端部におけるコンデンサ（一端がゲート電極１７に接続されるコンデンサ）が形成される。
【００２９】
次に、直列に配列されたコンデンサの構成を、第１導電膜ＦＧＡ２、ＦＧＡ３と、第２導電膜ＦＧＢ２とを例として、図２中に示した一部分Ｓの拡大図を参照して説明する。
従来においては、第１導電膜ＦＧＡｎ上に形成された層間絶縁膜１は、第２導電膜ＦＧＢｍを形成する前に平坦化される。そして、第２導電膜ＦＧＢｍは、平坦化された層間絶縁膜１上において、第１導電膜ＦＧＡｎ間の離間領域と、この離間領域の両側に配置された第１導電膜ＦＧＡｎのそれぞれの一部に対し、平面視でオーバーラップ（重なり）部分を有するように形成される。この重なり部分が容量素子となり、直列に接続された容量素子回路が形成され、この容量素子回路により、ドレイン電極１３とゲート電極１７との間に印加された高電圧が分圧され、分圧された電圧によりｎ＋型第２電界緩和拡散層９、ｐ−型第１電界緩和拡散層１０及びｎ型エピタキシャル層１１に電場が生じる。
【００３０】
この結果、高耐圧半導体装置がオフとされ遮断した状態において、ドレイン電極１３とゲート電極１７との間に印加される高電圧を、直列に接続されたコンデンサ回路（容量素子回路）における複数のコンデンサ（容量素子）の各々が分担している。
この分担により、コンデンサそれぞれにより高電圧を分圧するため、第１導電膜ＦＧＡｎの各々の電位が決定される。
この分圧により、フィールドプレート効果により、ゲート領域ＧＴあるいはソース領域ＳＯにおいて、ｎ＋型第２電界緩和拡散層９とフィールド酸化膜２との界面における電界強度が他の領域に対して上昇することを抑制し、高耐圧半導体装置の高耐圧化が図れる。
【００３１】
一方、本実施形態は、図２に示すように、第１導電膜ＦＧＡｎ上にある平坦化された層間絶縁膜１において、隣接する第１導電膜ＦＧＡｎの間、すなわち離間領域における層間絶縁膜１に、フィールド酸化膜２に達するトレンチ２１が形成されている。
そして、層間絶縁膜１に形成されたトレンチ２１の内面とこの層間絶縁膜１上とに、第２導電膜ＦＧＢｍが形成されている。このため、第２導電膜ＦＧＢｍは、下方向に頂部が突き出ている凸形状となっている。
この第２導電膜ＦＧＢｍは、すでに述べたように、層間絶縁膜１に形成されたトレンチ２１内部と、フィールド酸化膜１２の面と平行方向に層間絶縁膜１を介して配置されている。また、第２導電膜ＦＧＢｍは、トレンチ２１の両側に配置された第１導電膜ＦＧＡｎの端部と、平面視でオーバーラップ（重なり）部分を有するように形成されている。
したがって、第２導電膜ＦＧＢｍは、第１導電膜ＦＧＡｎ間における離間部（凹部分）において、一部分がトレンチ２１内に挿入された部分が頂部となり、この頂部が下部（ｙ方向に）となる凸状に形成されている。このため、第１導電膜ＦＧＡｎの離間領域において、この第１導電膜ＦＧＡｎの対向する側面と、凸状に形成された第２導電膜ＦＧＢｍの頂部の側壁とが対向している。
【００３２】
ここで、一部分Ｓにおいて、トレンチ２１の側壁に対向した第１導電膜ＦＧＡ２及びＦＧＡ３の各々の側壁と、第２導電膜ＦＧＢ６のトレンチ２１内に形成されている部分との対向する距離を距離Ｈ１とする。
この距離Ｈ１は、トレンチ２１の側壁に対向した第１導電膜ＦＧＡ２及びＦＧＡ３の側壁と、第２導電膜ＦＧＢ２のトレンチ２１内に形成された凸状の部分の側壁とが対向する部分の層間絶縁膜１の厚さＨ１となる。
【００３３】
また、第１導電膜ＦＧＡ２及びＦＧＡ３の各々の上面（方向ｙ）と、この上面と対向する第２導電膜ＦＧ６の下面のオーバーラップ部分との距離を距離Ｈ２とする。この距離Ｈ２は、第１導電膜ＦＧＡ２及びＦＧＡ３の各々の上面と、第２導電膜ＦＧＢ２の下面とが対向する部分の層間絶縁膜１の厚さＨ２となる。
【００３４】
上記距離Ｈ１と距離Ｈ２とは、第１導電膜ＦＧＡｎと第２導電膜ＦＧＢｍとの間の耐圧を満足するならば、同一でも良いし、異なっていても良い。
しかしながら、層間絶縁膜１の厚さは、第１導電膜ＦＧＡｎと第２導電膜ＦＧＢｍとの間の耐圧を満足させる厚さとして設定される。
そして、第１導電膜ＦＧＡｎと第２導電膜ＦＧＢｍとで形成する容量素子の容量値を最も高くするため、層間絶縁膜１の厚さＨ１と厚さＨ２との各々は、耐圧を満足させる厚さで等しく設定される。
【００３５】
また、図３の高耐圧分離部は、ゲート電極１７及びゲート導電膜８が無く、ゲート酸化膜６の部分まで、フィールド酸化膜２が形成されている以外は、図２の高耐圧ＭＯＳトランジスタ２３と同様な断面構造を有している。
また、図３のゲート領域ＧＴ側での端部のコンデンサは、ソース電極５がフィールド酸化膜２の端部まで延長された部分からなるフィールドプレートと、第１導電膜ＦＧＡ１とが層間絶縁膜１を介して対向してなる対向面により形成されている。
この高耐圧分離部には、図２における高耐圧ＭＯＳトランジスタ２３がオフ状態になっている場合と同様の高電圧が印加されている。この高耐圧分離部のフィールド酸化膜２上に形成されている直列に接続されたコンデンサの分圧の状態は、すでに述べた高耐圧ＭＯＳトランジスタ２３の場合と同様である。
【００３６】
上述した直列に接続されたコンデンサの構造により、本実施形態では、従来例の第１導電膜ＦＧＡｎと第２導電膜ＦＧＢｍとの対向面積に比較して、第１導電膜ＦＧＡｎと第２導電膜ＦＧＢｍとの対向面積は、トレンチ２１内に形成された第１導電膜ＦＧＡｎと、第２導電膜ＦＧＢｍとの対向面積の分増加する。
すなわち、本実施形態においては、トレンチ２１において、第１導電膜ＦＧＡｎの側面と、トレンチ２１内における第２導電膜ＦＧＢｍの側面との対向面により構成される容量素子の容量値が増加することになる。
【００３７】
この結果、本実施形態は、直列に接続させる容量素子各々の容量値を、従来に比較して大きくすることができ、層間絶縁膜１の膜厚のばらつきや、層間絶縁膜１におけるイオンなどの拡散による分極の変動等を抑制し、容量値を容易に均一化することができ、分圧した電位を従来例に比較してより均等化にすることを可能とする。
これにより、本実施形態によれば、層間絶縁膜１の膜厚のばらつきや、イオンの拡散などにより分極の影響により、直列接続されたコンデンサの端部のコンデンサの容量が他のコンデンサに比較して大きくなり、図２の高耐圧ＭＯＳトランジスタ２３におけるドレイン領域ＤＲ及びゲート領域ＧＴ近傍、あるいは図３の高耐圧分離部の両端部などにおいて電場強度のピークが生じることを抑制し、高耐圧半導体装置の耐圧が劣化することを防止することができる。
【００３８】
以下、図２及び図３に示す第１の実施形態の高耐圧半導体装置におけるフローティングフィールドプレートとしての第１導電膜ＦＧＡｎと第２導電膜ＦＧＢｍの製造方法について説明する。ここで、フィールド酸化膜２を形成するまでの工程は省略し、フィールド酸化膜２を形成した以降における第１導電膜ＦＧＡｎと第２導電膜ＦＧＢｍを形成する工程の説明を行う。
フィールド酸化膜２上に、導電体を堆積させる。そして、導電体に対してリソグラフィー工程及びエッチング工程を行うことにより、第１導電膜ＦＧＡｎを形成する。
このとき、第１導電膜ＦＧＡｎの各々は、後述するトレンチ２１のｘ方向の幅と、このトレンチ２１内の第２導電膜ＦＧＢｍとの耐圧を満足させる距離とを加算した間隔で離間して形成される。
【００３９】
次に、第１導電膜ＦＧＡｎが形成された後、この第１導電膜ＦＧＡｎの上と、この第１導電膜ＦＧＡｎが離間した離間領域における露出されたフィールド酸化膜２の上に、層間絶縁膜１を堆積させる。
そして、堆積させた層間絶縁膜１を、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化させる。
【００４０】
そして、平坦化した層間絶縁膜１に対し、第１導電膜ＦＧＡｎの各々が離間している離間領域における層間絶縁膜１に、リソグラフィー工程及びエッチング工程により、トレンチ２１を形成する。
そして、トレンチ２１内部を満たす厚さに、第２導電膜ＦＧＢｍとなる導電体を、トレンチ２１内周を含めて、層間絶縁膜１上に堆積させる。
導電体の堆積後、リソグラフィー工程及びエッチング工程によって、平面視において、第１導電膜ＦＧＡｎが離間している離間領域を含み、離間領域に隣接する第１導電膜ＦＧＡｎの端部それぞれに対し、オーバーラップ部分を有する第２導電膜ＦＧＢｍを形成する。
【００４１】
＜第２の実施形態＞
以下、図面を参照して、本発明の第２の実施形態について説明する。図４は、図１におけるＡ−Ａ’における、第２の実施形態による高耐圧ＭＯＳトランジスタ２３の線視断面図である。また、図５は、、第２の実施形態による高耐圧回路ブロック２５と周辺の定電圧回路領域とにおけるＢ−Ｂ’における高耐圧分離部の線視断面図である。
第２の実施形態は、直列接続されたコンデンサを形成する第１導電膜ＦＧＡｎ及び第２導電膜ＦＧＢｍの構造を除いて、第１の実施形態と同様の構造をしている。第２の実施形態において、第１の実施形態と異なる点のみ以下に説明する。
【００４２】
第１の実施形態と同様に、第１導電膜ＦＧＡ２及びＦＧＡ３と、第２導電膜ＦＧＢ２との一部分Ｓを拡大した図を参照し、第１導電膜ＦＧＡ２及びＦＧＡ３と、第２導電膜ＦＧＢ２とで形成されるコンデンサ（容量素子）について説明する。
【００４３】
本実施形態においても、第１の実施形態と同様に、フィールド酸化膜２上に、第１導電膜ＦＡｎが所定の離間距離により各々離間されて形成されている。
この第１導電膜ＦＡｎとフィールド酸化膜２との間に、第１導電膜ＦＧＡｎの平面視における中央部近傍の直下の領域に、第１絶縁膜凸部２２が設けられている。ここで、第１導電膜ＦＧＡｎは、第１絶縁膜凸部２２が形成された後、この第１絶縁膜凸部２２とオーバーラップし、第１絶縁膜凸部２２の両端部より距離Ｌ１の幅分だけ平面視で大きく、すなわち平面視で第１絶縁膜凸部２２を含む形状に第１導電膜ＦＧＡｎが形成されている。
したがって、この第１絶縁膜凸部２２上部に、第１導電膜ＦＧＡｎがオーバーラップして形成されているため、第１導電膜ＦＧＡｎは、直下に第１絶縁膜凸部２２が存在する位置が頂部となる凸形状となって形成される。第１導電膜ＦＧＡｎは、上方向に頂部が突き出ている凸形状となっている。
【００４４】
これにより、第１導電膜ＦＧＡｎは、自身の端部から中心に向かって所定の距離Ｌ１までの範囲が肩部となり、この肩部から頂部の頂面までの高さがＬ２である凸形状となっている。
そして、第１導電膜ＦＧＡｎを凸部形状に形成した後、層間絶縁膜１を第１導電膜ＦＧＡｎ及び露出されているフィールド酸化膜２上に形成する。この層間絶縁膜１は、後述するように、堆積した全面において同様の厚さで形成されている。
【００４５】
そして、堆積した層間絶縁膜１上に堆積した導電体から構成された第２導電膜ＦＧＢｍが形成されている。
この第２導電膜ＦＧＢｍ、例えば第２導電膜ＦＧＢ２は、層間絶縁膜１を介挿して形成されている第１導電膜ＦＧＡ２及びＦＧＡ３の離間領域と、この離間領域を介して対向している第１導電膜ＦＧＡ２及びＦＧＡ３の一部と、平面視でオーバーラップ（重なり）部分を有するように形成されている。
【００４６】
したがって、第２導電膜ＦＢｍは、両端の一部と、第１導電膜ＦＧＡｎの離間領域を介して対向する部分が肩部となり、また第１導電膜ＦＧＡｎの離間領域の両側に形成された第１導電膜ＦＧＡｎにおける凸部に挟まれた部分が頂部となり、図４に示すように、下部方向に凸部を有する凸形状に形成されている。
ここで、図４において、第１導電膜ＦＧＡ２及びＦＧＡ３に対し、オーバーラップするように、第１導電膜ＦＧＢ２を形成した場合において、第１導電膜ＦＧＡ２及びＦＧＡ３の頂部の頂面と、この頂面と対向する第２導電膜ＦＧＢ６との距離を距離Ｈ５とする。
また、第１導電膜ＦＧＡ２及びＦＧＡ３の凸形状の肩部の面と、この肩部の面と対向する第２導電膜ＦＧＢ２における頂部の頂面との距離を距離Ｈ３とする。
また、第１導電膜ＦＧＡ２及びＦＧＡ３の凸部における頂部の側壁と、この側壁と対向する第２導電膜ＦＧＢ３における頂部の側壁との距離を距離Ｈ４とする。
上述した距離Ｈ３、Ｈ４及びＨ５は、それぞれの距離を示した位置における層間絶縁膜１の厚さｂであり、すべてが等しく形成される。
【００４７】
この構造により、本実施形態は、第１導電膜ＦＧＡｎ及び第２導電膜ＦＧＢｍの各々を、その断面が凸部形状となるように形成したため、従来に比較して、第１導電膜ＦＧＡ２及びＦＧＡ３の凸部における頂部の側壁と、この側壁と対向する第２導電膜ＦＧＢｍとの対向面積の分、第１導電膜ＦＧＡｎと第２導電膜ＦＧＢｍとのオーバーラップにより形成されるコンデンサ（容量素子）の容量値が従来に比較して増加することになる。
この結果、本実施形態は、直列に接続されたコンデンサ各々の容量値を、従来に比較して大きくすることができ、絶縁膜１１０の膜厚のばらつきや、絶縁膜１１０におけるイオンなどの拡散による分極の変動等を抑制し、容量値を容易に均一化することができ、分圧した電位を従来例に比較してより均一化することが可能となる。
これにより、本実施形態によれば、層間絶縁膜１の膜厚のばらつきや、イオンの拡散などにより分極の影響により、直列接続されたコンデンサの端部のコンデンサの容量が他のコンデンサに比較して大きくなり、図４の高耐圧ＭＯＳトランジスタ２３におけるドレイン領域ＤＲ及びゲート領域ＧＴ近傍、あるいは図５の高耐圧分離部の両端部などにおいて電場強度のピークが生じることを抑制し、高耐圧半導体装置の耐圧が劣化することを防止することができる。
【００４８】
以下、図４及び図５に示す第２の実施形態の高耐圧半導体装置におけるフローティングフィールドプレートとしての第１導電膜ＦＧＡｎと第２導電膜ＦＧＢｍの製造方法について説明する。ここで、フィールド酸化膜２を形成するまでの工程は省略し、フィールド酸化膜２を形成した以降における第１導電膜ＦＧＡｎと第２導電膜ＦＧＢｍを形成する工程の説明を行う。
フィールド酸化膜２上部に絶縁体の膜を形成しし、後に第１導電膜ＦＧＡｎの頂部を形成する位置に、リソグラフィー工程及びエッチング工程によって、第１絶縁膜凸部２２を形成する。
【００４９】
次に、第１絶縁膜凸部２２を形成した後、この第１絶縁膜凸部２２上及び露出されたフィールド酸化膜２上に、導電体を堆積させる。
そして、導電体に対してリソグラフィー工程及びエッチング工程を行うことにより、第１導電膜ＦＧＡｎを形成する。
ここで、第１絶縁膜凸部２２が第１導電膜ＦＧＡｎの中央下部に位置するように、当該第１導電膜ＦＧＡｎを、リソグラフィー工程及びエッチング工程によって形成する。このとき、第１導電膜ＦＧＡｎの各々は、耐圧を満足させる距離に離間して形成される。
【００５０】
次に、第１導電膜ＦＧＡｎが形成された後、この第１導電膜ＦＧＡｎの上と、この第１導電膜ＦＧＡｎが離間した離間領域における露出されたフィールド酸化膜２の上に、層間絶縁膜１を堆積させる。
そして、堆積させた層間絶縁膜１を、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化させる。
【００５１】
そして、平坦化した層間絶縁膜１に対し、第１導電膜ＦＧＡｎの各々が離間している離間領域における層間絶縁膜１に、リソグラフィー工程及びエッチング工程により、トレンチ２１を形成する。
そして、トレンチ２１内部を満たす厚さに、第２導電膜ＦＧＢｍとなる導電体を、層間絶縁膜１上に堆積させる。
そして、リソグラフィー工程及びエッチング工程によって、平面視において、第１導電膜ＦＧＡｎが離間している離間領域を含み、離間領域を介して隣接する第１導電体膜ＦＧＡｎの端部それぞれに対し、オーバーラップ部分を有するように、第２導電膜ＦＧＢｍを形成する。
【００５２】
＜第３の実施形態＞
以下、図面を参照して、本発明の第３の実施形態について説明する。図６は、図１におけるＡ−Ａ’における、第３の実施形態による高耐圧ＭＯＳトランジスタ２３の線視断面図である。また、図７は、第３の実施形態による高耐圧回路ブロック２５と周辺の定電圧回路領域とにおけるＢ−Ｂ’における高耐圧分離部の線視断面図である。
第３の実施形態は、直列接続されたコンデンサを形成する第１導電膜ＦＧＡｎ及び第２導電膜ＦＧＢｍの構造を除いて、第１及び第２の実施形態と同様の構造をしている。第２の実施形態において、第１及び第２の実施形態と異なる点のみ以下に説明する。
【００５３】
本実施形態は、直列接続されたコンデンサを形成する第１導電膜ＦＧＡｎ及び第２導電膜ＦＧＢｍが、すでに説明した第１の実施形態と第２の実施形態とを組み合わせた構造となっている。
すなわち、第３の実施形態においては、第２の実施形態と同様に、第１導電膜ＦＧＡｎの断面を凸形状とするため、この第１導電膜ＦＧＡｎの中央近傍の下部に第１絶縁膜凸部２２が形成されている。
また、第３の実施形態においては、第１の実施形態と同様に、第１導電膜ＦＧＡｎの離間領域に堆積されている層間絶縁膜２にトレンチ２１を形成し、このトレンチ２１内を充填し、下部に頂部が形成されるように第２導電膜ＦＧＢｍが設けられている。
【００５４】
図６及び図７に示すように、本実施形態においては、平面視で、凸形状の第１導電膜ＦＧＡ２及びＦＧＡ３の各々における頂部の頂面の一部と、第２導電膜ＦＧＢ３の端部とがオーバーラップするように、第１導電膜ＦＧＡｎ及び第２導電膜ＦＧＢｍが形成されている。
ここで、第１導電膜ＦＧＡ２及びＦＧＡ３における頂部の頂面と、この頂面と層間絶縁膜１を介して対向する第２導電体膜ＦＧＢ２との距離を距離Ｈ５とする。
また、第１導電膜ＦＧＡ２及びＦＧＡ３における凸形状の肩部の面と、この肩部の面と対向する第２導電膜ＦＧＢ２との距離を距離Ｈ３とする。
また、第１導電膜ＦＧＡ２及びＦＧＡ３における頂部の側壁と、この側壁と対向する第２導電膜ＦＧＢ２の頂部の側壁との距離を距離Ｈ４とする。
また、トレンチ２１の側壁に接している第１導電膜ＦＧＡ２及びＦＧＡ３の各々の側壁と、トレンチ２１内の第２導電膜ＦＧＢ２の側壁との距離を距離Ｈ１とする。
この距離Ｈ１、Ｈ３、Ｈ４及びＨ５は、それぞれの距離を示した位置における層間絶縁膜１の厚さであり、すべてが等しく形成されている。
【００５５】
この構造により、本実施形態は、第１導電膜ＦＧＡｎをその断面が凸部形状とし、かつ第１導電膜ＦＧＡｎの各々の離間領域にトレンチ２１を形成したため、従来に比較して、第１導電膜ＦＧＡｎの凸部における頂部の側壁と、この側壁と対向する第２導電膜ＦＧＢｍの一の頂部の側壁との対向面積の分、さらに第１導電膜ＦＧＡｎの側壁とトレンチ２１内の第２導電膜ＦＧＢｍの一の頂部の頂面に形成される他の頂部の側壁との対向面積の分だけ、第１導電膜ＦＧＡｎと第２導電膜ＦＢｍとがオーバーラップして形成するコンデンサ（容量素子）の容量値が従来例に比較して増加することになる。
【００５６】
この結果、本実施形態は、直列に接続させる容量素子各々の容量値を、従来に比較して大きくすることができ、層間絶縁膜１の膜厚のばらつきや、層間絶縁膜１におけるイオンなどの拡散による分極の変動等を抑制し、容量値を容易に均一化することができ、分圧した電位を従来例に比較してより均一化することが可能とする。
これにより、本実施形態によれば、層間絶縁膜１の膜厚のばらつきや、イオンの拡散などにより分極の影響により、直列接続されたコンデンサの端部のコンデンサの容量が他のコンデンサに比較して大きくなり、図２の高耐圧ＭＯＳトランジスタ２３におけるドレイン領域ＤＲ及びゲート領域ＧＴ近傍、あるいは図３の高耐圧分離部の両端部などにおいて電場強度のピークが生じることを抑制し、高耐圧半導体装置の耐圧が劣化することを防止することができる。
【００５７】
以下、図６及び図７に示す第３の実施形態の高耐圧半導体装置におけるフローティングフィールドプレートとしての第１導電膜ＦＧＡｎと第２導電膜ＦＧＢｍの製造方法について説明する。ここで、フィールド酸化膜２を形成するまでの工程は省略し、フィールド酸化膜２を形成した以降における第１導電膜ＦＧＡｎと第２導電膜ＦＧＢｍを形成する工程の説明を行う。
フィールド酸化膜２上部に絶縁体の膜を形成しし、後に第１導電膜ＦＧＡｎの頂部を形成する位置に、リソグラフィー工程及びエッチング工程によって、第１絶縁膜凸部２２を形成する。
【００５８】
次に、第１絶縁膜凸部２２を形成した後、この第１絶縁膜凸部２２上及び露出されたフィールド酸化膜２上に、導電体を堆積させる。
ここで、第１絶縁膜凸部２２が第１導電膜ＦＧＡｎの中央下部に位置するように、当該第１導電膜ＦＧＡｎを、リソグラフィー工程及びエッチング工程によって形成する。このとき、第１導電膜ＦＧＡｎの各々は、耐圧を満足させる距離に離間して形成される。
ここで、第１絶縁膜凸部２２が第１導電膜ＦＧＡｎの中央下部に位置するように、当該第１導電膜ＦＧＡｎを、リソグラフィー工程及びエッチング工程によって形成する。このとき、第１導電膜ＦＧＡｎの各々は、耐圧を満足させる距離に離間して形成される。
【００５９】
次に、第１導電膜ＦＧＡｎが形成された後、この第１導電膜ＦＧＡｎの上と、この第１導電膜ＦＧＡｎが離間した離間領域における露出されたフィールド酸化膜２の上に、層間絶縁膜１を堆積させる。
そして、堆積させた層間絶縁膜１を、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化させる。
そして、平坦化した層間絶縁膜１に対し、第１導電膜ＦＧＡｎの各々が離間している離間領域における層間絶縁膜１に、リソグラフィー工程及びエッチング工程により、トレンチ２１を形成する。
そして、トレンチ２１内部を満たす厚さに、第２導電膜ＦＧＢｍとなる導電体を、層間絶縁膜１上に堆積させる。
そして、リソグラフィー工程及びエッチング工程によって、平面視において、第１導電膜ＦＧＡｎが離間している離間領域を含み、離間領域を介して隣接する第１導電体膜ＦＧＡｎの端部それぞれに対し、オーバーラップ部分を有するように、第２導電膜ＦＧＢｍを形成する。
【００６０】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【００６１】
１…層間絶縁膜
２…フィールド酸化膜
３…ｎ＋＋型ソースコンタクト用拡散層
４…ｐ−型チャネル拡散層
５…ソース電極
６…ゲート酸化膜
７…ｐ型基板  
８…ゲート導電膜
９…ｎ型第２電界緩和拡散層
１０…ｐ−型第１電界緩和拡散層
１１…ｎ型エピタキシャル層
１３…ドレイン電極
１４…ｎ＋＋型ドレインコンタクト用拡散層
１７…ゲート電極
１８…ｐ＋型分離用拡散層
１９…分離用埋込領域
２１…トレンチ
２２…第１絶縁膜凸部
ＦＧＡ１，ＦＧＡ２，ＦＧＡ３，ＦＧＡ４…第１導電膜
ＦＧＢ１，ＦＧＢ２，ＦＧＢ３…第２導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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