(57)【要約】【課題】画素トランジスタにおける欠陥の異常成長を抑制する固体撮像素子を提供する。【解決手段】半導体基板１０１のＰウェル１０２の内部に形成され、入射光を光電変換する受光領域１０３と、Ｐウェル１０２の内部に形成されたウェル領域１０４と、Ｐウェル１０２の内部において、ウェル領域１０４に隣接して形成された素子分離領域１０５と、素子分離領域１０５の上に形成されたダミー素子１０９とを備える。【選択図】図５Ｂ
2012243962.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板または当該半導体基板のウェルの内部に形成され、入射光を光電変換する受光領域と、
前記半導体基板または前記ウェルの内部に形成されたウェル領域と、
前記半導体基板または前記ウェルの内部において、前記ウェル領域に隣接して形成された素子分離領域と、
前記素子分離領域の上に形成されたダミー素子とを備える
固体撮像素子。
【請求項２】
さらに、前記半導体基板の上に形成されたゲート電極を備え、
前記ダミー素子は、前記ゲート電極と同じ材料で形成される
請求項１に記載の固体撮像素子。
【請求項３】
前記素子分離領域は、前記ウェル領域を挟むように形成されており、
前記ダミー素子は、前記ウェル領域が形成される領域に沿って、前記ウェル領域を挟んで対向するように形成される
請求項１に記載の固体撮像素子。
【請求項４】
前記ウェル領域は矩形状であり、
前記ダミー素子は、前記ウェル領域の少なくとも２辺に沿って形成される
請求項３に記載の固体撮像素子。
【請求項５】
前記ダミー素子と前記ゲート電極とは、前記ウェル領域を挟んで対向するように形成される
請求項１〜４のいずれか１項に記載の固体撮像素子。
【請求項６】
前記ダミー素子の少なくとも一部は、ゲート電極と接続される
請求項１〜５のいずれか１項に記載の固体撮像素子。
【請求項７】
前記ダミー素子の熱膨張係数は、前記素子分離領域を構成する材料の熱膨張係数よりも大きい
請求項１〜６のいずれか１項に記載の固体撮像素子。
【請求項８】
請求項１〜７のいずれか１項に記載の固体撮像素子によって単位画素が構成され、
前記単位画素は、２次元状に複数個配列される
固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関するものであり、特に、画素トランジスタに発生する欠陥の異常成長を抑制するための固体撮像素子の二次元配置及び断面構造に関する。
【背景技術】
【０００２】
ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサは高速及び高感度などの優れた特徴があり、近年のデジタルカメラにはＭＯＳ型イメージセンサを搭載するものが増えてきている。
【０００３】
ＭＯＳ型イメージセンサは、光照射により電荷を発生し蓄積する受光領域と、この受光領域で発生した電荷を電気信号として読み出す電圧変換領域（周辺領域）とが共通基板上に設けられている。また、受光領域（画素領域）には画素トランジスタが形成され、電圧変換領域（周辺領域）には周辺トランジスタが形成されている。
【０００４】
近年、固体撮像素子の製造工程で生じる様々な欠陥が問題になっており、それを抑制する技術が提案されている。
【０００５】
例えば、特許文献１には、シリサイド層が形成されたトランジスタを有する固体撮像素子において、シリサイド形成用の金属膜からシリコン基板に金属が拡散することによって受光領域に欠陥が生じることを抑制する技術が開示されている。図１３は、特許文献１に開示された従来の固体撮像素子の製造方法を説明するための図である。
【０００６】
図１３（ａ）に示すように、シリコン基板４０１の表面に成膜されたゲート酸化膜４０２の上に形成されたゲート電極４０３の側面を覆って、トランジスタのサイドウォールを形成するためのシリコン酸化膜４０４を全面（画素領域及び周辺領域）に成膜する。その後、減圧ＣＶＤ法によって、エッチング特性の異なる膜としてシリコン窒化膜４０５を全面に成膜する。
【０００７】
次に、図１３（ｂ）に示すように、シリコン窒化膜４０５の全面に対して選択的エッチングを行うことによって、画素領域及び周辺領域の各ゲート電極４０３の側面にサイドウォール４０６を形成する。
【０００８】
次に、図１３（ｃ）に示すように、サイドウォールが形成されたゲート電極４０３を覆って、プラズマ窒化シリコン膜４０７をシリコン基板４０１全面に成膜し、プラズマ窒化シリコン膜４０７上にシリコン窒化膜（ＬＰ−窒化シリコン膜）４０８を成膜する。
【０００９】
次に、図１３（ｄ）に示すように、画素領域をフォトレジスト４０９で覆い、画素領域がフォトレジスト４０９で覆われた状態でドライエッチングを行うことによって、図１３（ｅ）に示すように、周辺領域に成膜されたプラズマ窒化シリコン膜４０７及びＬＰ−窒化シリコン膜４０８をエッチング除去する。
【００１０】
その後、フォトレジスト４０９を除去し、シリコン基板４０１全面にシリサイド形成用の金属膜（不図示）を成膜し、所定の熱処理を施すことによってプラズマ窒化シリコン膜４０７及びＬＰ−窒化シリコン膜４０８が除去された領域がシリサイド化され、図１３（ｆ）に示すように、周辺領域にシリサイド層４１０が形成される。すなわち、周辺トランジスタのゲート電極４０３、ソース領域（不図示）及びドレイン領域（不図示）の表面にシリサイド層４１０が形成される。この時、画素領域にはＬＰ−窒化シリコン膜４０８が存在するため、画素領域はシリサイド化されない。
【００１１】
このように、図１３に示す従来の固体撮像素子の製造方法によれば、ＬＰ−窒化シリコン膜４０８がブロック膜としての機能も有するので、金属膜からシリコン基板４０１側への金属の進入を抑制することができ、シリコン基板４０１への直接的なダメージを抑制できる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特許第４３４５７９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところで、ＭＯＳ型固体撮像素子には様々な欠陥が存在し、この欠陥に起因するリーク電流が問題になっている。
【００１４】
ＭＯＳ型固体撮像素子においては、特に素子分離部とその周辺の導電型領域（ウェル領域）の界面付近に結晶欠陥等が発生する。更に、この結晶欠陥は、熱処理等において異常成長し、ウェル領域の接合を破壊する恐れもある。
【００１５】
画素トランジスタにおいては、そのウェル領域にバイアスが印加されているケースが多く、ウェル領域の接合破壊に至った場合は基板と画素トランジスタ間でリーク電流が生じる可能性がある。このリーク電流が受光領域に流れ込むと、その電荷が本来の信号電荷に加算されることになり、白キズの原因となる。
【００１６】
しかしながら、図１３に示す従来の固体撮像素子の製造方法は、シリサイド化時における金属膜からシリコン基板への金属の進入を抑制することができるものの、画素領域や画素トランジスタ上の結晶欠陥等については考慮されていない。
【００１７】
本発明は、上記の点に鑑み、画素トランジスタにおける欠陥の異常成長を抑制する固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成する為に、本発明に係る固体撮像素子の一態様は、半導体基板または当該半導体基板のウェルの内部に形成され、入射光を光電変換する受光領域と、前記半導体基板または前記ウェルの内部に形成されたウェル領域と、前記半導体基板または前記ウェルの内部において、前記ウェル領域に隣接して形成された素子分離領域と、前記素子分離領域の上に形成されたダミー素子とを備えるものである。
【００１９】
これにより、ダミー素子によってウェル領域に圧縮応力を加えることができるので、ウェル領域における欠陥の成長を抑制することができる。この結果、ウェル領域の接合破壊を抑制することができるので、白キズの原因となるリーク電流を抑制することができる。
【００２０】
さらに、本発明に係る固体撮像素子の一態様において、前記半導体基板の上に形成されたゲート電極を備え、前記ダミー素子は、前記ゲート電極と同じ材料で形成されることが好ましい。
【００２１】
これにより、ゲート電極を形成すると同時にダミー素子を形成することができるので、製造工程を増加させることなく、ダミー素子を形成することができる。
【００２２】
さらに、本発明に係る固体撮像素子の一態様において、前記素子分離領域は、前記ウェル領域を挟むように形成されており、前記ダミー素子は、前記ウェル領域が形成される領域に沿って、前記ウェル領域を挟んで対向するように形成されることが好ましい。
【００２３】
これにより、ウェル領域は２方向からの圧縮応力を受けるので、ウェル領域における欠陥の成長をさらに抑制することができる。
【００２４】
さらに、本発明に係る固体撮像素子の一態様において、前記ウェル領域は矩形状であり、前記ダミー素子は、前記ウェル領域の少なくとも２辺に沿って形成される構成とすることができる。
【００２５】
さらに、本発明に係る固体撮像素子の一態様において、前記ダミー素子と前記ゲート電極とは、前記ウェル領域を挟んで対向するように形成される構成とすることができる。
【００２６】
さらに、本発明に係る固体撮像素子の一態様において、前記ダミー素子の少なくとも一部は、ゲート電極と接続される構成とすることができる。
【００２７】
さらに、本発明に係る固体撮像素子の一態様において、前記ダミー素子の熱膨張係数は、前記素子分離領域を構成する材料の熱膨張係数よりも大きいことが好ましい。
【００２８】
これにより、素子分離領域を利用して、ウェル領域に対して所望の圧縮応力を加えることができる。
【００２９】
また、本発明に係る固体撮像装置の一態様は、上記の固体撮像素子によって単位画素が構成され、前記単位画素は、２次元状に複数個配列されるものである。
【００３０】
このように、本発明に係る固体撮像素子は、カメラ等に用いられる固体撮像装置として実現することができる。
【発明の効果】
【００３１】
本発明に係る固体撮像素子によれば、画素トランジスタを構成するウェル領域に生じる欠陥の異常成長を抑制し、白キズの発生を低減することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態に係るカメラの概略構成を示す図である。
【図２】本発明の実施の形態に係る固体撮像装置の詳細な構成を示す図である。
【図３】本発明の実施の形態に係る固体撮像装置における単位画素の回路構成を示す図である。
【図４】本発明の第１の実施の形態に係る固体撮像素子の平面図である。
【図５Ａ】図４のＡ１−Ａ２線における固体撮像素子の断面図である。
【図５Ｂ】図４のＢ１−Ｂ２線における固体撮像素子の断面図である。
【図６Ａ】比較例に係る固体撮像素子の断面図である。
【図６Ｂ】本発明の第１の実施の形態に係る固体撮像素子の作用を説明するための断面図である。
【図７Ａ】本発明の第１の実施の形態の変形例１に係る固体撮像素子の要部を示す平面図である。
【図７Ｂ】本発明の第１の実施の形態の変形例２に係る固体撮像素子の要部を示す平面図である。
【図８】本発明の第２の実施の形態に係る固体撮像素子の平面図である。
【図９】図８のＡ１−Ａ２線における固体撮像素子の断面図である。
【図１０】本発明の第３の実施の形態に係る固体撮像素子の平面図である。
【図１１Ａ】図１０のＡ１−Ａ２線における固体撮像素子の断面図である。
【図１１Ｂ】図１０のＢ１−Ｂ２線における固体撮像素子の断面図である。
【図１２Ａ】本発明の第３の実施の形態の変形例１に係る固体撮像素子の要部を示す平面図である。
【図１２Ｂ】本発明の第３の実施の形態の変形例２に係る固体撮像素子の要部を示す平面図である。
【図１２Ｃ】本発明の第３の実施の形態の変形例３に係る固体撮像素子の要部を示す平面図である。
【図１３】従来の固体撮像素子の製造方法を説明するための図である。
【発明を実施するための形態】
【００３３】
以下、本発明に係る固体撮像素子、固体撮像装置及びカメラについて、図面を参照しながら説明する。
【００３４】
（カメラ及び固体撮像装置の構成）
まず、本発明の実施の形態に係るカメラについて、図１を用いて説明する。図１は、本発明の実施の形態に係るカメラの概略構成を示す図である。
【００３５】
図１に示すように、本実施の形態に係るカメラは、固体撮像装置１、レンズ２、ＤＳＰ（デジタル信号処理回路）３、画像表示デバイス４及び画像メモリ５から構成される。
【００３６】
このカメラでは、レンズ２を介して外部から光が入射し、入射した光は固体撮像装置１によりデジタル信号に変換されて出力される。そして、出力されたデジタル信号はＤＳＰ３により処理されて映像信号として画像メモリ５に出力されて記録され、また画像表示デバイス４に出力されて画像表示される。
【００３７】
ＤＳＰ３は、固体撮像装置１の出力信号に対してノイズ除去等の処理を行って映像信号を生成する画像処理回路３ａと、固体撮像装置１における画素の走査タイミング及びゲインの制御を行うカメラシステム制御部３ｂとから構成される。ＤＳＰ３は、例えば固体撮像装置１の単位画素内で共有される画素間での特性差に関する補正を行う。
【００３８】
固体撮像装置１は１チップで形成され、固体撮像装置１が形成されたチップとＤＳＰ３が形成されたチップとは別チップとされる。このように、固体撮像装置１の形成工程とＤＳＰ３の形成工程とを分離することにより、撮像部及び処理部の製造工程を分離でき、製造工程を削減して低コスト化を実現できる。また、タイミング制御、ゲイン制御及び画像処理をユーザ毎に自由に設定することが可能となるため、使用の自由度を高くすることができる。
【００３９】
固体撮像装置１は、ＣＭＯＳ型の固体撮像装置であり、画素部（画素アレイ）１０と、垂直走査回路（行走査回路）２０と、通信・タイミング制御部３０と、ＡＤ変換（アナログ／デジタルコンバーター）回路４０と、参照信号生成部５０と、出力Ｉ／Ｆ６０と、カラムアンプ７０とを備える。
【００４０】
次に、本発明の実施の形態に係る固体撮像装置１の構成について、図２を用いて説明する。図２は、本発明の実施の形態に係る固体撮像装置の詳細な構成を示す図である。
【００４１】
図２に示すように、固体撮像装置１において、画素部１０は、複数の単位画素（単位セル）１００が半導体基板に２次元状（行列状）に配列されて構成される。各単位画素１００は、複数の光電変換素子（画素）を含んで構成される。各単位画素１００は、垂直走査回路２０で制御される行選択信号線２０Ｓと、単位画素１００からの電圧信号をＡＤ変換回路４０に伝達する垂直信号線４０Ｖとに接続される。
【００４２】
垂直走査回路２０は、単位画素１００を垂直方向に行単位で走査し、垂直信号線４０Ｖに電圧信号を出力させる単位画素１００の行を選択する。
【００４３】
通信・タイミング制御部３０は、外部端子を介して入力されたマスタークロックＣＬＫ０及びデータＤＡＴＡを受け取り、種々の内部クロックを生成し参照信号生成部５０及び垂直走査回路２０などを制御する。
【００４４】
ＡＤ変換回路４０は、単位画素１００の列に対応して設けられたカラムＡＤ（カラムアナログ／デジタルコンバーター）回路４１を複数有する。カラムＡＤ回路４１は、ＤＡＣ５１で生成される参照電圧ＲＡＭＰを用いて、単位画素１００から出力された信号保持容量８１のアナログの電圧信号をデジタル信号に変換する。カラムＡＤ回路４１は、ノイズレベルをダウンカウントし、信号レベルをアップカウントすることで真の信号レベルＶｓｉｇのみを取り出す構成であり、カラムＡＤ回路４１でデジタル化された信号は、水平信号線４０Ｈを介して出力Ｉ／Ｆ６０に入力される。
【００４５】
参照信号生成部５０は、ＡＤ変換回路４０のカラムＡＤ回路４１にＡＤ変換用の参照電圧ＲＡＭＰを供給するＤＡＣ（デジタル／アナログコンバーター）５１を有する。
【００４６】
カラムアンプ７０、信号保持容量８１及び信号保持スイッチ８２は、単位画素１００の列に対応して設けられている。カラムアンプ７０は単位画素１００から出力された電圧信号を増幅し、信号保持容量８１は信号保持スイッチ８２を介して伝達されてきた増幅された電圧信号を保持する。カラムアンプ７０を設けることで、単位画素１００の電圧信号を増幅することが可能となり、Ｓ／Ｎの改善及びゲインの切り替え等が可能となる。
【００４７】
この構成により、固体撮像装置１は、画素部１０からは、単位画素１００の行ごとに電圧信号が順次出力される。そして、画素部１０に対する１枚分の画像すなわちフレーム画像が、画素部１０全体の電圧信号の集合で示されることとなる。
【００４８】
次に、固体撮像装置１における単位画素１００の構成について、図３を用いて説明する。図３は、本発明の実施の形態に係る固体撮像装置における単位画素の回路構成を示す図である。
【００４９】
図３に示すように、単位画素１００には、それぞれ光電変換素子としてのフォトダイオード１１０と、転送トランジスタ１２０、ＦＤ（フローティングディフュージョン）部１３０、リセットトランジスタ１４０、読み出しトランジスタ１５０及び選択トランジスタ１６０が備えられている。単位画素１００を構成するトランジスタ、すなわち、転送トランジスタ１２０、リセットトランジスタ１４０、読み出しトランジスタ１５０及び選択トランジスタ１６０は、画素トランジスタである。
【００５０】
ここで、行選択信号線２０Ｓは、例えば、転送パルス線ＴＸ、リセットパルス線ＲＳ、選択パルス線ＳＥＬで構成されている。転送パルス線ＴＸは、所定の行の転送トランジスタ１２０を共通に制御するパルス信号（転送パルスφＴＸ）を伝達するための信号線である。リセットパルス線ＲＳは、所定の行のリセットトランジスタ１４０を制御するパルス信号（リセットパルスφＲＳ）を伝達するための信号線である。選択パルス線ＳＥＬは、所定の行の選択トランジスタ１６０を共通に制御するパルス信号（選択パルスφＳＥＬ）を伝達するための信号線である。
【００５１】
以下、本発明係る固体撮像素子について、実施の形態に基づいて説明する。
【００５２】
（第１の実施の形態）
まず、本発明の第１の実施の形態に係る固体撮像素子について、図４、図５Ａ及び図５Ｂを用いて説明する。図４は、本発明の第１の実施の形態に係る固体撮像素子の平面図である。図５Ａは、図４のＡ１−Ａ２線における固体撮像素子の断面図であり、図５Ｂは、図４のＢ１−Ｂ２線における固体撮像素子の断面図である。なお、図４及び図５Ｂでは、ゲート電極が形成される層よりも上の層は図示していない。
【００５３】
図４に示すように、本実施の形態に係る固体撮像素子は、固体撮像装置１の単位画素１００（１画素）を構成するものである。図５Ａに示されるように、単位画素１００を構成するフォトダイオード（光電変換素子）及び画素トランジスタは、第１導電型であるＮ型の半導体基板１０１内のＰウェル１０２内に形成される。半導体基板１０１としては、シリコン基板を用いることができる。また、Ｐウェル１０２は、第１導電型とは逆性の第２導電型であるＰ型の不純物がドープされたＰ型の不純物拡散領域である。
【００５４】
Ｐウェル１０２の内部には、図３に示すフォトダイオード１１０としての受光領域１０３と、各画素トランジスタのソース領域及びドレイン領域が形成されている。
【００５５】
受光領域１０３は、光を受光する受光領域であって、受光した光を光電変換する光電変換領域である。また、受光領域１０３は、光電変換して得られた信号電荷を蓄積する信号蓄積領域としても機能する。本実施の形態において、受光領域１０３は、N型の不純物がドープされたＮ型の不純物拡散領域である。
【００５６】
画素トランジスタを構成するソース領域及びドレイン領域は、不純物がドープされたウェル領域１０４である。本実施の形態において、ウェル領域１０４は、Ｐウェル１０２の内部にＮ型の不純物がドープされたＮ型の不純物拡散領域である。ウェル領域１０４は、図４及び図５Ａに示すように、例えば、読み出しトランジスタ１５０のソース領域１５０Ｓ及びドレイン領域１５０Ｄである。本実施の形態において、ウェル領域１０４は、平面視形状が矩形状の領域である。なお、ウェル領域１０４は、ゲート電極を挟んでソース領域とドレイン領域とに区分されるものであるが、本発明においてソース領域とドレイン領域とを区分する必要は特にないので、本明細書においてはソース領域とドレイン領域とを合わせてウェル領域と記載する。
【００５７】
また、Ｐウェル１０２の内部において、受光領域１０３とウェル領域１０４との間には、半導体基板１０１を掘り込んだＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）やＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  Ｏｎ  Ｓｉｌｉｃｏｎ）等からなる素子分離領域１０５が形成されている。素子分離領域１０５は、隣り合う不純物拡散領域（導電型領域）を分離する領域であって、受光領域１０３とウェル領域１０４との間だけではなく、隣り合う画素トランジスタにおけるソース領域とドレイン領域との間にも形成される。なお、素子分離領域１０５は、図５Ｂに示すように、少なくとも、隣り合う受光領域１０３の間に形成されたウェル領域１０４を挟んで対向するように形成されている。
【００５８】
素子分離領域１０５は、例えば、シリコンからなる半導体基板１０１をドライエッチングすることにより浅い溝を形成し、その後、ＣＶＤ法によってＳｉＯ２膜等の絶縁膜を堆積して溝を完全に埋め込むことで形成することができる。なお、素子分離領域１０５を構成する絶縁膜の材料としては、ＳｉＮ（窒化シリコン）等を用いることもできる。
【００５９】
また、半導体基板１０１の上には、ゲート絶縁膜を介して、各画素トランジスタのゲート電極が形成されている。図５Ａでは、読み出しトランジスタ１５０のゲート電極１５０Ｇ及び転送トランジスタ１２０のゲート電極１２０Ｇが図示されている。本実施の形態において、ゲート電極１５０Ｇ及びゲート電極１２０Ｇは、ポリシリコンによって形成されている。なお、その他の画素トランジスタのゲート電極も、ポリシリコンによって形成されている。
【００６０】
半導体基板１０１の上には、各画素トランジスタのゲート電極等を覆うように層間絶縁膜１０６が形成されている。例えば、層間絶縁膜１０６内には、各種信号線及びコンタクト部が形成されている。
【００６１】
層間絶縁膜１０６の上には、受光領域１０３の上方に位置するように、カラーフィルタ１０７及びマイクロレンズ１０８が形成されている。マイクロレンズ１０８により集光された入射光は、カラーフィルタ１０７によりＲＧＢの各色成分に分離されて受光領域１０３に入射する。
【００６２】
そして、素子分離領域１０５の上には、ゲート絶縁膜１０６Ｇを介してダミー素子１０９が形成されている。ダミー素子１０９は、当該ダミー素子１０９の下の存在する素子分離領域１０５がウェル領域１０４に対して圧縮応力を加えるように構成されている。ダミー素子１０９は、光電変換素子または画素トランジスタとして機能させなくてもよいものであるが、当該固体撮像素子を構成する部材を利用して形成することが好ましい。すなわち、ダミー素子１０９は、光電変換素子または画素トランジスタとして機能させる部材と同じ材料で構成することが好ましく、本実施の形態では、画素トランジスタのゲート電極（例えばゲート電極１５０Ｇ）と同様の材料、すなわち、ポリシリコンで形成されている。
【００６３】
ダミー素子１０９をゲート電極と同じ材料で構成することにより、ゲート電極を形成する工程と同じ工程でダミー素子１０９を形成することができる。すなわち、ゲート電極をパターニングすると同時にダミー素子１０９も形成することができる。なお、この場合、ポリシリコンからなるダミー素子１０９は、画素トランジスタのゲート電極と同じ膜厚となっている。なお、ダミー素子１０９は、後述するように、画素トランジスタとして機能させても構わないが、画素回路や画素レイアウトとして冗長的なものであることが好ましい。
【００６４】
また、本実施の形態におけるダミー素子１０９は、１つの単位画素１００において２つ設けられており、図４及び図５Ｂに示すように、２つのダミー素子１０９は、対向するようにウェル領域１０４の両側に配置されている。また、ダミー素子１０９は、素子分離領域１０５上のウェル領域１０４近傍に形成されており、ウェル領域１０４が形成される領域の周囲に沿って形成されている。本実施の形態において、２つのダミー素子１０９は直線状に形成されており、各ダミー素子１０９の長辺同士が対向するように、かつ、矩形状のウェル領域１０４の対向する２辺に沿って形成されている。
【００６５】
次に、本発明の第１の実施の形態に係る固体撮像素子の効果について、図６Ａ及び図６Ｂを用いて説明する。図６Ａは、比較例に係る固体撮像素子の断面図であり、図６Ｂは、本発明の第１の実施の形態に係る固体撮像素子の作用を説明するための断面図である。なお、図６Ａに示す比較例に係る固体撮像素子は、ダミー素子１０９が形成されていない点で、図６Ｂに示す本実施の形態に係る固体撮像素子と異なる。
【００６６】
図６Ａに示すように、ウェル領域１０４に結晶欠陥（金属層）１０４Ｍが発生している場合、固体撮像素子の製造工程における熱処理によって結晶欠陥１０４Ｍがウェル領域１０４の外側に向かって異常成長する。これにより、ウェル領域１０４の接合破壊が起きてリーク電流が発生し、白キズが生じる。
【００６７】
これに対して、図６Ｂに示すように、ダミー素子１０９が形成されている場合、製造工程における熱処理によって、素子分離領域１０５及びダミー素子１０９は熱膨張を起こすが、各々の熱膨張係数の差に応じて応力が発生する。
【００６８】
この場合、本実施の形態では、素子分離領域１０５の上にダミー素子１０９が設けられているので、素子分離領域１０５においてはシリコン基板表面側への熱膨張が抑制され、素子分離領域１０５から受光領域１０３に向かって、及び、素子分離領域１０５からウェル領域１０４に向かって熱膨張することになる。これにより、熱膨張による応力が、受光領域１０３の内部及びウェル領域１０４の内部に向かって加えられる。
【００６９】
また、ダミー素子１０９は、ウェル領域１０４を挟んで対向するように形成されているので、ウェル領域１０４に着目したときに、ウェル領域１０４は、両側の素子分離領域１０５から向き合う圧縮応力を受けて、ウェル領域１０４の中心に向かう力が働くことになる。この結果、画素トランジスタのウェル領域１０４に欠陥が生じていたとしても、素子分離領域１０５によるウェル領域１０４の両側からの圧縮応力によって、その欠陥の成長を抑制することができる。これにより、ウェル領域１０４は接合破壊には至らず、白キズの原因となるリーク電流を抑制することができる。従って、高画質の画像を得ることができる。
【００７０】
なお、製造工程における熱処理としては、例えば、図１３に示したような、シリサイド層を形成する時の熱処理等がある。すなわち、本実施の形態において、図１３に示すシリサイド化を適用することができる。
【００７１】
また、本実施の形態において、ダミー素子１０９の材料はポリシリコンとしたが、ポリシリコン以外の材料を用いても構わない。例えば、ダミー素子１０９の材料として、アモルファスシリコン、ＳｉＮ等の絶縁材料、または、アルミニウム、銅あるいはタングステン等の金属材料を用いることができる。
【００７２】
また、ダミー素子１０９は、素子分離領域１０５を形成する材料よりも熱膨張係数が大きい材料を用いることが好ましい。これにより、ダミー素子１０９と素子分離領域１０５との熱膨張率差を利用して、ウェル領域１０４に対して所望の圧縮応力を加えることができる。
【００７３】
また、本実施の形態において、ダミー素子１０９と画素トランジスタのゲート電極とは互いに独立して分離形成されているが、これに限らない。図７Ａ及び図７Ｂは、本実施の形態におけるダミー素子の他の二次元の配置例を示す図である。図７Ａ及び図７Ｂに示すように、ダミー素子の少なくとも１辺がゲート電極（例えば、ゲート電極１５０Ｇ）と接続するように構成されていてもよい。すなわち、ダミー素子がゲート電極の一部として構成されていてもよい。
【００７４】
例えば、図７Ａに示すように、２つのダミー素子１０９Ａのそれぞれをゲート電極１５０Ｇに接続させても構わないし、図７Ｂに示すように、２つのダミー素子１０９Ｂのうちのいずれか一方のみを接続させても構わない。なお、図７Ａ及び図７ＢにおけるＢ１−Ｂ２線は、いずれも図４のＢ１−Ｂ２線に対応するものであり、その断面構造は、図５Ｂに示す断面構造と同じである。従って、図７Ａ及び図７Ｂに示す変形例に係る固体撮像素子は、上記の実施の形態と同様の効果を得ることができる。
【００７５】
また、ダミー素子１０９は、ゲート電極の一部としてではなく、信号線の一部として構成してもよい。すなわち、信号線を利用してダミー素子１０９を形成しても良い。例えば、複数のダミー素子１０９の少なくとも１つ、あるいは、複数のダミー素子１０９の中の１つのダミー素子１０９の少なくとも一部を、信号線の一部に接続するように構成することができる。
【００７６】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係る固体撮像素子について、図８及び図９を用いて説明する。図８は、本発明の第２の実施の形態に係る固体撮像素子の平面図である。図９は、図８のＡ１−Ａ２線における固体撮像素子の断面図である。なお、図８及び図９において、図４、図５Ａ及び図５Ｂに示す構成要素と同じ構成要素には同じ符号を付しており、その詳しい説明は簡略化または省略化する。
【００７７】
本発明の第２の実施の形態に係る固体撮像素子において、受光領域１０３、ウェル領域１０４、ゲート電極１５０Ｇ及び素子分離領域１０５の配置構成は、第１の実施の形態と同じである。本実施の形態が第１の実施の形態と異なる点は、素子分離領域１０５上のダミー素子２０９の配置である。
【００７８】
図８及び図９に示すように、本実施の形態では、ダミー素子２０９とゲート電極１５０Ｇとがウェル領域１０４を挟んで対向するように形成されている。また、ダミー素子２０９は、ゲート絶縁膜１０６Ｇを介して素子分離領域１０５上に形成されており、ゲート電極１５０Ｇのゲート幅方向と平行に設けられている。また、本実施の形態において、ダミー素子２０９は、ウェル領域１０４の片側（ドレイン領域側）に配置されている。
【００７９】
このように構成される固体撮像素子は、第１の実施の形態と同様に、製造工程における熱処理によって、素子分離領域１０５及びダミー素子２０９は熱膨張を起こすが、各々の熱膨張係数の差に応じて応力が発生する。
【００８０】
この場合、本実施の形態でも、素子分離領域１０５の上にダミー素子１０９が設けられているので、素子分離領域１０５においてはシリコン基板表面側への熱膨張が抑制され、ウェル領域１０４に向かって熱膨張することになる。これにより、熱膨張による応力が、ウェル領域１０４の内部に向かって加えられる。
【００８１】
これにより、ウェル領域１０４に着目したときに、ウェル領域１０４は素子分離領域１０５から圧縮の応力を受けて、ウェル領域１０４の中心に向かう力が働くことになる。この結果、画素トランジスタのウェル領域１０４に欠陥が生じていたとしても、素子分離領域１０５からの圧縮の応力によって欠陥の成長を抑制することができる。従って、ウェル領域１０４は接合破壊には至らず、白キズの原因となるリーク電流を抑制することができる。従って、高画質の画像を得ることができる。
【００８２】
なお、本実施の形態においても、第１の実施の形態と同様に、ダミー素子２０９の材料は任意であり、ゲート電極１５０Ｇと同じ材料であるポリシリコン、または、アモルファスシリコン、絶縁材料あるいは金属材料等その他の材料を用いることができる。
【００８３】
また、本実施の形態においても、第１の実施の形態と同様に、ダミー素子２０９の熱膨張係数は、素子分離領域１０５を構成する材料の熱膨張係数よりも大きいことが好ましい。
【００８４】
また、本実施の形態においても、ダミー素子２０９の少なくとも一部は、信号線の一部として構成されていてもよい。
【００８５】
（第３の実施の形態）
次に、本発明の第３の実施の形態に係る固体撮像素子について、図１０、図１１Ａ及び図１１Ｂを用いて説明する。図１０は、本発明の第３の実施の形態に係る固体撮像素子の平面図である。また、図１１Ａは、図１０のＡ１−Ａ２線における固体撮像素子の断面図であり、図１１Ｂは、図１０のＢ１−Ｂ２線における固体撮像素子の断面図である。なお、図１０、図１１Ａ及び図１１Ｂにおいて、図４、図５Ａ及び図５Ｂに示す構成要素と同じ構成要素には同じ符号を付しており、その詳しい説明は簡略化または省略化する。
【００８６】
本発明の第３の実施の形態に係る固体撮像素子において、受光領域１０３、ウェル領域１０４、ゲート電極１５０Ｇ及び素子分離領域１０５の配置構成は、第１の実施の形態と同じである。本実施の形態が第１の実施の形態と異なる点は、素子分離領域１０５上のダミー素子３０９の配置である。
【００８７】
図１０、図１１Ａ及び図１１Ｂに示すように、本実施の形態では、第１の実施の形態のように、２つのダミー素子３０９が、対向するようにウェル領域１０４の両側に形成されていることに加えて、第２の実施の形態のように、１つのダミー素子３０９がゲート電極１５０Ｇとウェル領域１０４を挟んで対向するように形成されている。本実施の形態では、３つのダミー素子３０９がウェル領域１０４の３辺に沿って形成されている。すなわち、本実施の形態は、第１の実施の形態におけるダミー素子１０９と第２の実施の形態におけるダミー素子２０９とを合わせた構成である。
【００８８】
本実施の形態に係る固体撮像素子についても、第１の実施の形態と同様に、製造工程における熱処理によって、素子分離領域１０５及びダミー素子３０９は熱膨張を起こすが、各々の熱膨張係数の差に応じて応力が発生する。
【００８９】
この場合、本実施の形態でも、素子分離領域１０５の上にダミー素子３０９が設けられているので、素子分離領域１０５においてはシリコン基板表面側への膨張が抑制され、ウェル領域１０４に向かって熱膨張することになる。これにより、熱膨張による応力が、ウェル領域１０４の内部に向かって加えられる。
【００９０】
また、本実施の形態では、３つのダミー素子３０９が３方向からウェル領域１０４を挟むように形成されているので、ウェル領域１０４に着目したときに、ウェル領域１０４は３方向の素子分離領域１０５からの圧縮応力を受けて、ウェル領域１０４の中心に向かう力が働くことになる。従って、本実施の形態において、ウェル領域１０４は、第１の実施の形態及び第２の実施の形態よりも大きな圧縮応力を受けることになる。この結果、画素トランジスタのウェル領域１０４に欠陥が生じていたとしても、素子分離領域１０５による３方向からの圧縮応力によって、第１の実施の形態及び第２の実施の形態に比べて、一層欠陥の成長を抑制することができる。これにより、ウェル領域１０４が接合破壊に至ることがほとんど発生せず、白キズの原因となるリーク電流を防止することができる。従って、さらに高画質の画像を得ることができる。
【００９１】
なお、本実施の形態においても、第１の実施の形態と同様に、ダミー素子３０９の材料は任意であり、ゲート電極１５０Ｇと同じ材料であるポリシリコン、または、アモルファスシリコン、絶縁材料あるいは金属材料等その他の材料を用いることができる。
【００９２】
また、本実施の形態においても、第１の実施の形態と同様に、ダミー素子３０９の熱膨張係数は、素子分離領域１０５を構成する材料の熱膨張係数よりも大きいことが好ましい。
【００９３】
また、本実施の形態において、ダミー素子３０９とゲート電極１５０Ｇとは互いに独立して分離形成されているが、これに限らない。図１２Ａ、図１２Ｂ及び図１２Ｃは、本実施の形態におけるダミー素子の他の二次元の配置例を示す図である。図１２Ａ〜図１２Ｃに示すように、ダミー素子の少なくとも１辺がゲート電極（例えば、ゲート電極１５０Ｇ）と接続するように形成してもよく、また、ダミー素子の一部同士を接続するように形成してもよい。
【００９４】
例えば、図１２Ａに示すように、図１０に示した３つのダミー素子３０９をお互いに接続して、コの字状の１つのダミー素子３０９Ａとしても構わない。また、図１２Ｂに示すように、図１０に示した３つのダミー素子３０９のうち２つのダミー素子３０９を互いに接続して１つのダミー素子３０９Ｂとするとともに、残りの１つはゲート電極１５０Ｇに接続されたダミー素子３０９Ｂとして構成することもできる。また、図１２Ｃに示すように、図１０に示した３つのダミー素子３０９のうちの１つのみをゲート電極１５０に接続させたダミー素子３０９Ｃとしても構わない。なお、図１２Ａ、図１２Ｂ及び図１２ＣにおけるＡ１−Ａ２線及びＢ１−Ｂ２線は、いずれも図１０のＡ１−Ａ２線及びＢ１−Ｂ２線に対応するものであり、その断面構造は、図１１Ａ及び図１１Ｂに示す断面構造と同じである。従って、図１２Ａ〜図１２Ｃに示す変形例に係る固体撮像素子は、第３の実施の形態と同様の効果を得ることができる。
【００９５】
また、図示しないが、ウェル領域１０４の３辺だけではなく４辺全部に、あるいは、ウェル領域１０４の周囲を隙間なく覆うように、ダミー素子を設けても構わない。これにより、ウェル領域１０４はさらに圧縮応力を受けるので、ウェル領域１０４における欠陥の成長をさらに抑制することができ、白キズの原因となるリーク電流の発生を防止することができる。
【００９６】
また、本実施の形態においても、複数のダミー素子３０９の少なくとも１つ、あるいは、複数のダミー素子３０９の中の１つのダミー素子３０９の少なくとも一部を、信号線の一部に接続するように構成しても良い。
【００９７】
以上、本発明に係る固体撮像素子について実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。
【００９８】
例えば、上記の各実施の形態では、第１導電型をＮ型とし、第２導電型をＰ型としたが、第１導電型をＰ型とし、第２導電型をＮ型としても構わない。
【００９９】
また、上記の各実施の形態では、Ｎ型の半導体基板１０１の内部にＰウェル１０２を形成して、Ｐウェル１０２の内部に、受光領域１０３、ウェル領域１０４及び素子分離領域１０５を形成したが、これに限らない。例えば、半導体基板１０１にＰウェル１０２を形成するのではなく、半導体基板１０１としてＰ型の半導体基板を用いて、このＰ型の半導体基板１０１に、受光領域１０３、ウェル領域１０４及び素子分離領域１０５を形成してもよい。
【０１００】
その他、本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を上記の実施の形態に施したもの、あるいは異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【産業上の利用可能性】
【０１０１】
本発明に係る固体撮像素子は、画像を高画質化することができるので、一眼デジタルカメラやコンパクトデジタルカメラ等の撮像機器等向けのイメージセンサとして広く有用である。
【符号の説明】
【０１０２】
１  固体撮像装置
２  レンズ
３  ＤＳＰ
３ａ  画像処理回路
３ｂ  カメラシステム制御部
４  画像表示デバイス
５  画像メモリ
１０  画素部
２０  垂直走査回路
２０Ｓ  行選択信号線
３０  タイミング制御部
４０  ＡＤ変換回路
４０Ｈ  水平信号線
４０Ｖ  垂直信号線
４１  カラムＡＤ回路
５０  参照信号生成部
５１  ＤＡＣ
６０  出力Ｉ／Ｆ
７０  カラムアンプ
８１  信号保持容量
８２  信号保持スイッチ
１００  単位画素
１０１  半導体基板
１０２  Ｐウェル
１０３  受光領域
１０４  ウェル領域
１０４Ｍ  結晶欠陥
１０５  素子分離領域
１０６  層間絶縁膜
１０６Ｇ  ゲート絶縁膜
１０７  カラーフィルタ
１０８  マイクロレンズ
１０９、１０９Ａ、２０９、３０９、３０９Ａ、３０９Ｂ、３０９Ｃ  ダミー素子
１１０  フォトダイオード
１２０  転送トランジスタ
１２０Ｇ、１５０Ｇ  ゲート電極
１３０  ＦＤ部
１４０  リセットトランジスタ
１５０  読み出しトランジスタ
１５０Ｄ  ドレイン領域
１５０Ｓ  ソース領域
１６０  選択トランジスタ
【図１】
2012243962.tif 000003
【図２】
2012243962.tif 000004
【図３】
2012243962.tif 000005
【図４】
2012243962.tif 000006
【図５Ａ】
2012243962.tif 000007
【図５Ｂ】
2012243962.tif 000008
【図６Ａ】
2012243962.tif 000009
【図６Ｂ】
2012243962.tif 000010
【図７Ａ】
2012243962.tif 000011
【図７Ｂ】
2012243962.tif 000012
【図８】
2012243962.tif 000013
【図９】
2012243962.tif 000014
【図１０】
2012243962.tif 000015
【図１１Ａ】
2012243962.tif 000016
【図１１Ｂ】
2012243962.tif 000017
【図１２Ａ】
2012243962.tif 000018
【図１２Ｂ】
2012243962.tif 000019
【図１２Ｃ】
2012243962.tif 000020
【図１３】
2012243962.tif 000021