(57)【要約】【課題】平面形状の面積が大きい平板状空洞を備えた半導体基板または半導体装置の製造方法を提供することにある。【解決手段】半導体基板１の表面にホール４を複数形成する。この後、減圧下において非酸化性雰囲気のアニール処理を行う。アニール処理により、半導体基板１の表面を半導体の表面マイグレーションを利用して平坦化し、基板内部に平板状空洞６を形成する。このアニール処理の際に、ホール４の開口部が閉じた後に減圧下の状態のまま半導体のソースガスを供給する。【選択図】図１
2012243898.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面からホールを複数形成するホール形成工程と、
前記ホールを形成した前記半導体基板の表面を減圧下において非酸化性雰囲気にてアニール処理により、前記半導体基板の内部に平板状空洞を形成する空洞形成工程と、を備えた半導体基板の製造方法において、
前記平板状空洞形成工程において、前記複数のホールの開口部が閉じた後に前記半導体のソースガスを供給を開始することを特徴とする半導体基板の製造方法。
【請求項２】
半導体基板の表面からホールを複数形成するホール形成工程と、
前記ホールを形成した前記半導体基板の表面を減圧下において非酸化性雰囲気にてアニール処理により、前記半導体基板の内部に平板状空洞を形成する空洞形成工程と、を備えた半導体基板の製造方法において、
前記平板状空洞形成工程において、１つの平板状空洞が形成された後に前記半導体のソースガスを供給を開始することを特徴とする半導体基板の製造方法。
【請求項３】
前記半導体がシリコンであり、前記半導体のソースガスは、ジクロロシラン、もしくはトリクロロシラン、もしくはモノシランであることを特徴とする請求項１または２に記載の半導体基板の製造方法。
【請求項４】
平板状空洞の上のシリコン層の厚さが、前記平板状空洞の平面形状に内接する円の直径の１．７％以上の厚さであることを特徴とする請求項１ないし３のいずれか一項に記載の半導体基板の製造方法。
【請求項５】
前記平板状空洞の平面形状に内接する円の直径が１２０μｍ以上であることを特徴とする請求項４に記載の半導体基板の製造方法。
【請求項６】
請求項１ないし５のいずれか一項に記載の半導体基板の前記平板状空洞の上の半導体領域に半導体素子を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＮ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｎｏｔｈｉｎｇ)構造をもつ半導体基板または半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
図７は、半導体センサ素子のダイアフラム構造の製造工程を示す断面摸式図である。
まず、シリコン基板７１の厚みをバックラップ処理とポリッシュ処理等で３００μｍ程度に薄くする（図７（ａ））。符号７２は、バックラップ処理により除去された箇所を示し、符号７３は、ポリッシュ処理により除去された箇所を示す。次に、図示しない成膜工程とフォトリソグラフィ工程によりシリコン基板の裏面にダイアフラム７５を形成する領域を開口するマスク７４を形成する。つづいて、エッチングによりシリコンを薄膜化しダイアフラム７５を作製する（図７（ｂ））。このダイアフラム７５を例えば、半導体センサ素子に用いる場合には、シリコンの厚みは数１０μｍ程度とし、マスク７４を除去後シリコン基板裏面に、例えば、ガラス基板７６を貼り付けて空洞７７を形成する（図７（ｃ））。この空洞７７は圧力基準室となる。さらに、図示しない抵抗体をダイアフラム７５表面に不純物の拡散などにより形成する。このような半導体センサ素子は、圧力が加わった際のダイアフラム表面に形成した抵抗体のピエゾ効果による抵抗値の変化をとらえることにより圧力を検出することができる。
【０００３】
このような製造方法では、ダイアフラム７５形成時のエッチング量を高精度に制御する必要があり、加工精度の限界などによりダイアフラム７５の小型化が困難である。例えば、半導体センサ素子の感度を確保するためには、ダイアフラム７５の平面形状が円の場合、その面積を直径１ｍｍ程度とする必要があり、低コスト化しにくいといった問題があった。
【０００４】
この問題を解決するものとして、シリコン基板表面に複数のホールを形成し、アニールすることにより平板状空洞を形成する方法がある（特許文献１）。
この工程の概略図を図８に示す。
【０００５】
図８は、ＳＯＮ構造の製造工程を示す断面模式図である。
まず、図８（ａ）に示すように、シリコン基板１の表面にマスク材２をマスクとして複数のホール４を異方性エッチングにて形成する。次に、図８（ｂ）に示すように、この基板表面に、例えば水素雰囲気中で１１５０℃のアニール処理を行うことで、マイグレーション効果により、まず、各ホール４の開口部が閉じ始める。続けてアニール処理を行うと、複数の空洞５が形成され、さらに各空洞５が一体化される。その結果として、図８（ｃ）に示すようにシリコン基板１中に平板状空洞６が存在するＳＯＮ構造が形成される。
【０００６】
この方法により形成された平板状空洞の上のシリコン層７を半導体センサ素子のダイアフラムとして用いることができる。また、このような方法で形成されたダイアフラムは、シリコン基板表面に形成したホールを基に作製するため、高精度に作成することが可能となる。
【０００７】
また、特許文献１の図４２などには、このようなＳＯＮ構造を圧力センサに適用することが記載されている。
また、ＳＯＮ構造をＳｉＣ基板を用いて形成することが特許文献２に記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−１４４２７６号公報
【特許文献２】特開２００３−０９５７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＳＯＮ構造は減圧下でのアニール処理で平板状空洞を形成するため、平板状空洞内は減圧状態にある。
図９は、ＳＯＮ構造の撓みを示す断面摸式図である。
【００１０】
図９に示すように、ＳＯＮ構造が形成された半導体基板を大気下に置くと、平板状空洞６内外の圧力差により、平板状空洞６の上のシリコン層７が撓む。撓み量は平板状空洞の平面形状の面積（平板状空洞を上方からみた場合の面積）とシリコン層７の厚さに依存する。
【００１１】
ＳＯＮ構造の上面の面積、平板状空洞６の厚さ、シリコン層７の厚さは、目的とする半導体装置によって決定される。しかしながら、通常のＲＩＥ法などを用いて作製したホールにより平板状空洞６を作製する場合、平板状空洞６の厚さとシリコン層７の厚さはある範囲でしか形成できない。また、平面形状の面積が大きな平板状空洞６を形成すると十分なシリコン層７の厚さと平板状空洞６の厚さが確保できない。このため、撓みによって平板状空洞６がつぶれてしまう場合がある。
【００１２】
以上より、本発明の課題は、大きな平面形状の平板状空洞を備えた半導体基板または半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記の問題に鑑みて、発明者は鋭意検討した結果、半導体基板表面に複数のホールを形成した後、減圧下において非酸化性雰囲気でアニール処理を行い平板状空洞を形成する際に、半導体のソースガスの供給を行うものとする。
【００１４】
シリコン基板の場合、半導体のソースガスとして、ジクロロシラン、トリクロロシランまたはモノシランを供給することで、シリコンをエピタキシャル成長させることにより補い、平板状空洞を形成する。
【００１５】
平板状空洞の上のシリコン層の厚さが、前記平板状空洞の平面形状に内接する円の直径の１．７％以上の厚さとなるように形成することが望ましい。
図１２は、平板状空洞の平面形状とそれに内接する円を示した図である。
【００１６】
図１２（ａ）は、平板状空洞の平面形状１１１が正方形である場合であり、図１２（ｂ）は、平面形状１１１が長方形である場合であり、図１２（ｃ）は、平面形状１１１が八角形である場合である。
【００１７】
このように、平板状空洞の平面形状１１１は種々の形状を形成することができるが、その場合において、平板状空洞の上のシリコン層の厚さを平面形状１１１に内接する円の直径の１．７％以上とすることが望ましい。
【００１８】
平面形状が直径ｒの円形の平板状空洞における撓み量δとシリコン層の厚さｔは次のような関係式がある（特許文献１）。
δ＝０．０１１ΔＰ×ｒ４／（Ｅ×ｔ３）・・・（１）
ここで、ΔＰはシリコン層に印加されている圧力（Ｎ／μｍ２）、Ｅはヤング率でシリコンの場合０．１３（Ｎ／μｍ２）である。
【００１９】
図１０は、平板状空洞のシリコン層の厚さと撓み量の関係を示す図である。
５０Ｔｏｒｒの減圧下において平板状空洞を形成した場合を示し、平板状空洞の平面形状が円形で直径が１００μｍ、２００μｍ、４００μｍの場合を示している。撓み量は平板状空洞の厚さより小さい必要があるので、この図から必要となるシリコン層の厚さと平板状空洞の厚さが分かる。
【００２０】
そこで、減圧下の非酸化性雰囲気においてアニール処理を行い、シリコンのマイグレーションによりホールの開口部が閉じた後にシリコンソースガスを供給しシリコンをエピタキシャル成長させて、平板状空洞の上のシリコン層の厚さを厚く形成するものである。
【発明の効果】
【００２１】
平面形状の面積が大きな平板状空洞を備えた半導体基板および半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態に係わる半導体基板の形成方法を示す断面模式図である。
【図２】本発明の実施形態に係わる半導体基板の形成方法を示す断面模式図であり、図２（ａ）は図１（ｄ）に続く工程を示す図である。
【図３】平板状空洞の平面形状を示す平面摸式図であり、図３（ａ）のＡ−Ａ´線における断面図が図１（ｃ）である。
【図４】平板状空洞の大きさとシリコン層の厚さの関係を示す図である。
【図５】ＳＯＮ構造の断面摸式図である。
【図６】平板状空洞を備えた半導体センサ素子の断面模式図である。
【図７】半導体センサ素子のダイアフラム構造の製造工程を示す断面摸式図である。
【図８】ＳＯＮ構造の製造工程を示す断面模式図である。
【図９】ＳＯＮ構造の撓みを示す断面摸式図である。
【図１０】平板状空洞のシリコン層の厚さと撓み量の関係を示す図である。
【図１１】空洞が上下に並んだ構造を示す断面図である。
【図１２】平板状空洞の平面形状とそれに内接する円を示した図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して本発明の実施の形態について説明する。
図１〜図３は、本発明の実施形態に係わる半導体基板の形成方法を示す断面模式図である。図３において、図３（ａ）は、平板状空洞の平面形状およびホールの配置を示す平面摸式図であり、図３（ｂ）は、他の平板状空洞の平面形状を模式的に示す図である。図３（ａ）のＡ−Ａ´線における断面図が図１（ｄ）に対応し、Ｓはホール間の最短距離、Ｒはホール半径を示す。
【００２４】
まず、図１（ａ）に示すように、単結晶のシリコン基板１上にマスク材２を形成し、その上にフォトレジストパターン３を形成する。
マスク材２は、ホール形成のための異方性エッチングにおいて、シリコンとの選択比の高い材料が好ましく、例えばシリコン基板１を熱酸化して形成した熱酸化膜を用いる。
【００２５】
次に、図１（ｂ）に示すように、フォトレジストパターン３をマスクとして、異方性エッチング例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、マスク材２にフォトレジストパターン３のパターンを転写する。
【００２６】
次に、図１（ｃ）に示すように、フォトレジストパターン３を灰化して剥離した後、マスク材２をマスクとして異方性エッチング例えばＲＩＥによりシリコン基板１の表面に複数のホール４を２次元的に配列形成する。この際、ホール側壁にはＳｉＯ２系の側壁保護膜１４が生成される。
【００２７】
次に、図１（ｄ）に示すように、ＨＦ系エッチング液等を用いてエッチングをおこない、側壁保護膜１４およびマスク材２を除去する。
次に、減圧下の非酸化性雰囲気、例えば１１５０℃、１０Ｔｏｒｒの１００％水素雰囲気中にてアニール処理を行うことにより、ホール４の形状は、図２（ａ）のようになる。引き続きアニール処理を継続すると、図２（ｂ）に示すように、各ホール４の開口部が閉ざされて空洞５が形成される。空洞５が形成された後、引き続き１１５０℃、１０Ｔｏｒｒの１００％水素雰囲気中にて、シリコンソースガスであるジクロロシラン（ＳｉＨ２Ｃｌ２、トリクロロシラン（ＨＳｉＣｌ３）またはモノシラン（ＳｉＨ４）を供給する。シリコンソースガスを供給することでシリコンがエピタキシャル成長し、平板状空洞６の上のシリコン層７を厚く形成できる。
【００２８】
シリコンソースガスの供給の開始は、図２（ｃ）のように平板状空洞６が形成された後に開始してもよい。
非酸化性雰囲気としては、１００％水素雰囲気、水素と希ガスの混合雰囲気、Ａｒなどの希ガス雰囲気で行うことができる。また、また圧力を１０Ｔｏｒｒとしたが、例えば１０Ｔｏｒｒ〜６０Ｔｏｒｒが望ましい。また、ここではアニール温度を１１５０℃したが、アニール温度はそれよりも低くても良く、１０００℃〜１２００℃が好ましい。
【００２９】
シリコンソースガスとして、ジクロロシランを供給する場合は、１００ｓｃｃｍ〜４００ｓｃｃｍの範囲の流量から適宜選択することができる。トリクロロシランを供給する場合は、１ｓｌｍ〜３ｓｌｍの範囲の流量から適宜選択することができる。また、モノシランを供給することも可能である。
【００３０】
シリコンソースガスの供給を開始するタイミングとしては、ホール４の開口部が閉じた後とすることが望ましい。
また、シリコンソースガスの供給を開始するタイミングとしてアニール処理を開始してホールの開口が閉じる前であってもよい。この場合、シリコンソースガスの供給を停止するタイミングとしては、図２（ｂ）に示すように、ホール４の開口部が閉じるまで供給することが望ましい。しかし、平板状空洞６の平面形状や平面積の大きさによって適宜変えることができる。
【００３１】
また、シリコンソースガスの供給と同時にＰＨ３（フォスヒィン）などを供給することにより平板状空洞６上にｎ型のシリコン層７を形成することができる。また、シリコンソースガスの供給と同時にＢ２Ｈ６（ジボラン)などを供給することにより平板状空洞６上にｐ型のシリコン層７を形成することができる。
【００３２】
ここで、ホールの平面形状、深さ、側壁のテーパー角について、また、ホールの配置の間隔および配置方法について、検討した結果を述べる。
平板状空洞６を形成するためには、平面形状が円形でない四角形などの多角形のホールでも形成できる。平面形状が円形のホールの場合その直径２Ｒは１．２μｍ以下とすることが適切な処理時間とするために有効であることが分かった。直径２Ｒが大きいと、ホールが変形して平板状空洞が形成されるまでの時間が長くなってしまう。１．２μｍより大きい場合、１時間以上のアニール処理時間が必要になった。
【００３３】
また、平板状空洞の形成には、平板状空洞を形成する領域に対するホールを開口する領域の面積、あるいは体積の比率（ホール比率）が大きく影響することが明らかになった。このホール比率が２０％未満の場合、図２（ｂ）のように、各ホールに対する空洞５が形成されるが、空洞同士の間隔Ｓが大きく空洞同士がつながらず平板状空洞６は形成されない。また、ホール比率が６０％以上のときは、各ホールの変形が進展してもホール開口が閉じることができず、平板状空洞６は形成されなかった。また、ホール比率が４５％未満の場合、図２（ｂ）に示すように各ホールに対する空洞５は形成されるが、ホール比率が４５％以上で６０％未満では、各ホール４同士の間隔Ｓが狭くなっており、各ホール４に対応した空洞５が形成される前に空洞同士がくっついてしまい、平板状空洞６の内部に多数のシリコン凸部が形成された構造となった。アニール処理を続けることで平板状空洞６が形成されるが、シリコン凸部に起因する凹凸が残ってしまうことが確認された。
【００３４】
また、平板状空洞６の形成にはホール４のアスペクト比の影響も大きいことが確認された。アスペクト比が３未満の場合、ホール４が変形する際に開口を閉じることができずに、空洞５が形成されなかった。また、アスペクト比が８より大きい場合、ホール４の底部からの変形が進むことで、空洞が上下に並んだ構造が形成され、半導体センサ素子のダイアフラムとして用いるための平板状空洞６は形成されなかった。図１１は、空洞５が上下に並んだ構造のＦＩＢ（Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ）写真である。アスペクト比は８．３であった。
【００３５】
以上では、シリコンからなる基板について記載したが、他の半導体においても適用可能である。例えば、ＳｉＣ基板の場合は、特許文献２に記載のようにホールを形成し、アニール処理の際には、例えば、ＳｉＨ４とプロパン（Ｃ３Ｈ８）を供給すればよい。また、平板状空洞６の上にｎ型の半導体層を形成する場合は、窒素を供給しながらアニールすればよく、平板状空洞６の上にｐ型の半導体層を形成する場合は、ＴＭＡ（トリメチルアルミニウム）を供給すればよい。
【００３６】
[実施例１]
１つの平面形状が正方形で一辺の長さが４００μｍである平板状空洞６を、１つのシリコン基板１（ウエハ）内に２０００個作製した。
【００３７】
まず、図１（ａ）に示すように、単結晶のシリコン基板１を熱酸化し熱酸化膜からなるマスク材２を形成し、その上にフォトレジストパターン３を形成する。
次に、図１（ｂ）に示すように、フォトレジストパターン３をマスクとして、異方性エッチング、例えばＣＦ４、ＣＨＦ３、Ａｒを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、マスク材２にフォトレジストパターン３のパターンを転写する。
【００３８】
次に、図１（ｃ）に示すように、フォトレジストパターン３を灰化して剥離した後、マスク材２をマスクとして、異方性エッチング、例えばＳＦ６、Ｏ２，Ｂｒを用いたＲＩＥによりシリコン基板１の表面に複数のホール４を２次元的に配列形成する。
【００３９】
ここで、ホール半径Ｒは０．４μｍ（２Ｒ＝０．８μｍ）、距離Ｓは０．４μｍ（Ｄ＝１．２μｍ）、深さＴは５μｍとする。
次に、ＨＦにより側壁保護膜１４およびマスク材２を除去した後、エピタキシャル装置にシリコン基板１を入れ、１００％水素雰囲気中で、１１５０℃、１０Ｔｏｒｒの条件にて高温アニールを３０分間行った。このとき、アニール処理開始から５分後にジクロロシランを３００ｓｃｃｍの流量で供給を開始し４１２秒間供給した後、供給を停止した。ジクロロシランの供給は、図２（ｂ）に示すように、各ホール４の開口面が閉ざされて空洞５が形成された後に開始するようにした。
【００４０】
アニール処理後エピタキシャル装置からシリコン基板１を取り出し、劈開断面をＳＥＭ（ｓｃａｎｎｉｎｇ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｅ）により分析したところ、平板状空洞６の上のシリコン層７の厚さは７．５μｍであった。
【００４１】
[実施例２]
ジクロロシランの供給時間を５２５秒間とした以外は実施例１と同様に平板状空洞６を形成した。実施例１と同様にシリコン層７の厚さを測定したところ９．０μｍであった。
【００４２】
[実施例３]
ジクロロシランの供給時間を７５０秒間とした以外は実施例１と同様に平板状空洞６を形成した。実施例１と同様にシリコン層７の厚さを測定したところ１２．０μｍであった。
【００４３】
[実施例４]
ジクロロシランの供給時間を３００秒間とした以外は実施例１と同様に平板状空洞６を形成した。実施例１と同様にシリコン層７の厚さを測定したところ６．０μｍであった。
【００４４】
[比較例１]
アニール処理の際にジクロロシランの供給を行わなかった以外は以外は実施例１と同様に平板状空洞６を形成した。エピタキシャル成長装置から取り出したところ、全ての平板状空洞６がつぶれていた。実施例１と同様にシリコン層７の厚さを測定したところ２．０μｍであった。
【００４５】
[実施例５]
１つの平面形状が正方形で一辺の長さが５００μｍである平板状空洞６を、１つのシリコン基板１（ウエハ）内に２０００個作製した。
【００４６】
ホール半径Ｒは０．４μｍ（２Ｒ＝０．８μｍ）、距離Ｓは０．４μｍ（Ｄ＝１．２μｍ）、深さＴは５μｍとし、１００％水素雰囲気中で、１１５０℃、１０Ｔｏｒｒの条件にて高温アニールを３０分間行った。このとき、アニール処理開始から分後にジクロロシランを３００ｓｃｃｍの流量で供給を開始し５２５秒間供給した後、供給を停止した。実施例１と同様にシリコン層７の厚さを測定したところ９．０μｍであった。
【００４７】
[実施例６]
ジクロロシランの供給時間を４１２秒間とした以外は実施例５と同様に平板状空洞６を形成した。実施例１と同様にシリコン層７の厚さを測定したところ７．５μｍであった。
【００４８】
[実施例７]
ジクロロシランの供給時間を３００秒間とした以外は実施例５と同様に平板状空洞６を形成した。実施例１と同様にシリコン層７の厚さを測定したところ６．０μｍであった。
【００４９】
[比較例２]
アニール処理の際にジクロロシランの供給を行わなかった以外は以外は実施例５と同様に平板状空洞６を形成した。エピタキシャル成長装置から取り出したところ、全ての平板状空洞６がつぶれていた。実施例１と同様にシリコン層７の厚さを測定したところ２．０μｍであった。
【００５０】
[実施例８]
１つの平面形状が正方形で直径が３５０μｍである平板状空洞６を、１つのシリコン基板１（ウエハ）内に２０００個作製した。
【００５１】
ホール半径Ｒは０．４μｍ（２Ｒ＝０．８μｍ）、距離Ｓは０．４μｍ（Ｄ＝１．２μｍ）、深さＴは５μｍとし、１００％水素雰囲気中で、１１５０℃、１０Ｔｏｒｒの条件にて高温アニールを３０分間行った。このとき、アニール処理開始から５分後にジクロロシランを３００ｓｃｃｍの流量で供給を開始し４１２秒間供給した後、供給を停止した。実施例１と同様にシリコン層７の厚さを測定したところ７．５０μｍであった。
【００５２】
[比較例３]
アニール処理の際にジクロロシランの供給を行わなかった以外は以外は実施例８と同様に平板状空洞６を形成した。エピタキシャル成長装置から取り出したところ、全ての平板状空洞６がつぶれていた。実施例１と同様にシリコン層７の厚さを測定したところ２．０μｍであった。
【００５３】
[実施例９]
１つの平面形状が正方形で直径が２６０μｍである平板状空洞６を、１つのシリコン基板１（ウエハ）内に２０００個作製した。
【００５４】
ホール半径Ｒは０．４μｍ（２Ｒ＝０．８μｍ）、距離Ｓは０．４μｍ（Ｄ＝１．２μｍ）、深さＴは５μｍとし、１００％水素雰囲気中で、１１５０℃、１０Ｔｏｒｒの条件にて高温アニールを３０分間行った。このとき、アニール処理開始から５分後にジクロロシランを３００ｓｃｃｍの流量で供給を開始し３００秒間供給した後、供給を停止した。実施例１と同様にシリコン層７の厚さを測定したところ６．０μｍであった。
【００５５】
[比較例４]
アニール処理の際にジクロロシランの供給を行わなかった以外は以外は実施例９と同様に平板状空洞６を形成した。エピタキシャル成長装置から取り出したところ、全ての平板状空洞６がつぶれていた。実施例１と同様にシリコン層７の厚さを測定したところ２．０μｍであった。
【００５６】
[比較例５]
ホール半径Ｒは０．４μｍ（２Ｒ＝０．８μｍ）、距離Ｓは０．４μｍ（Ｄ＝１．２μｍ）、深さＴは５μｍとし、形成する平板状空洞６の平面形状が円形で直径３０μｍとし、１００％水素雰囲気中で、１１５０℃、１０Ｔｏｒｒの条件にて高温アニールを３０分間行った。このとき、ジクロロシランの供給は行わなかった。エピタキシャル成長装置から取り出したところ、平板状空洞６はつぶれていなかった。実施例１と同様にシリコン層７の厚さを測定したところ２．０μｍであった。
【００５７】
図４は、平板状空洞の大きさとシリコン層の厚さの関係を示す図であり、実施例１〜９および比較例１〜５について平板状空洞６の上のシリコン層７のつぶれについて評価した結果を示す。
【００５８】
図５は、ＳＯＮ構造の断面摸式図であり、平板状空洞６を形成した後、エピタキシャル成長装置より取り出し、劈開した面をＳＥＭにより分析したＦＩＢ写真である。図５（ａ）は平板状空洞がつぶれない例を示し、図５（ｂ）は平板状空洞がつぶれた例を示す。
【００５９】
図４中において、○は、図５（ａ）に示すように、エピタキシャル成長装置からシリコン基板１を取り出した際に、シリコン基板１内の全ての平板状空洞６がつぶれていなかったものを示す。また、図４中において、×は、図５（ｂ）に示すように、エピタキシャル成長装置からシリコン基板１を取り出した際に、シリコン基板１内の全ての平板状空洞６がつぶれてしまっていたものを示す。
【００６０】
図４中の直線Ｌ１は、平板状空洞６の平面形状（正方形）の一辺の長さの１．７％の点を結んだものである。このように、一辺の長さの１．７％以上とすることでシリコン層７がつぶれない平板状空洞６を形成することができる。実施例１〜９では、平板状空洞６の平面形状を正方形とした場合を示したが、図１２（ｂ）に示すような、平板状空洞６の平面形状１１１が長方形の場合は、シリコン層７の厚さを、長方形の短辺の長さの１．７％以上の厚さとすることで同様にシリコン層７がつぶれない平板状空洞６を形成することができる。その理由は、つぶれには空洞となっている幅の狭い部分のその値の影響が大きいためである。また、図１２（ｃ）に示すように平板状空洞６の平面形状１１１が八角形の場合においては、内接する円の直径の１．７％以上とすることでつぶれない平板状空洞６を形成することができる。その理由は、やはり、つぶれには空洞となっている幅の狭い部分のその値の影響が大きいためである。図１２（ａ）〜（ｃ）に示すように、いずれの場合においても、内接する円の直径の１．７％以上とすることでつぶれない平板状空洞６を形成することができることがわかる。平板状空洞６の平面形状が略円形の場合は、その直径の１．７％以上とすることでつぶれない平板状空洞６を形成することができる。
【００６１】
このように、シリコン層７の厚さがＬ１よりも厚い場合は、平板状空洞６のつぶれが発生しない。
また、シリコンソースガスを供給しない場合、シリコン層７の厚さは２μｍ程度の厚さは形成できることがわかる。よって、平板状空洞６が平面形状に内接する円の直径が１２０μｍ以上となる場合は、アニール処理の際に、シリコンソースガスを供給する必要があることが分かる。
【００６２】
以上の実施例では、アニール処理開始してから５分後にシリコンソースガスの供給を開始した。これは、図２（ｂ）のようにホール４の開口部が閉じ空洞５が形成された時点でシリコンソースガスを供給するものである。平板状空洞６が形成された後にシリコンソースガスの供給を開始する場合は、アニール処理開始から２０分後に開始するようにすればよい。この場合も同様につぶれが発生しない平板状空洞６を形成することができた。
【００６３】
[実施例１０]
図６は、平板状空洞を備えた半導体センサ素子の模式断面図である。この半導体センサは圧力を応力として感知し電気信号へ変換する素子である。
【００６４】
この半導体センサ素子２０は、ｎ型ウェル領域２１に配置されるｐチャネルＭＯＳＦＥＴ２２、ｐ型ウェル領域２３に配置されるｎチャネルＭＯＳＦＥＴ２４、ｎ型ウェル領域２５に配置されるｎ型の拡散領域からなるゲージ２６、ＬＯＣＯＳ酸化膜２７、層間絶縁膜２８、アルミ配線２９および表面保護膜３０を備えた半導体装置である。実施例２において１０００個形成したシリコン基板１に図５に示した半導体センサ素子２０を形成した。平板状空洞６の上のシリコン層７にクラックが入ったものは無かった。
【００６５】
この例では、半導体装置として、半導体センサ素子について説明したが、平板状空洞６上のシリコン層７にＭＯＳデバイスなどの半導体素子を形成し、平板状空洞６を絶縁分離領域として用いる半導体装置としてもよい。
【符号の説明】
【００６６】
１  シリコン基板
２  マスク材
３  フォトレジストパターン
４  ホール
５  空洞
６  平板状空洞
７  シリコン層
８  変異部
１４  側壁保護膜
２０  半導体センサ素子
２１、２５  ｎ型ウェル領域
２２  ｐチャネルＭＯＳＦＥＴ
２３  ｐ型ウェル領域
２４  ｎチャネルＭＯＳＦＥＴ
２６  ゲージ
２７  ＬＯＣＯＳ酸化膜
２８  層間絶縁膜
２９  アルミ配線
３０  表面保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図５】
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【図１１】
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