(57)【要約】【課題】遅延の大きな簡易な比較器を用いてもインダクタ電流の反転を防止できるようにし、回路面積や消費電力を削減できるようにしたＤＣ−ＤＣコンバータを構成する。【解決手段】主スイッチ素子Ｑ１１、従スイッチ素子Ｑ１２、インダクタＬ１及びキャパシタＣ１は降圧チョッパー回路を構成する。従スイッチ制御信号発生回路６０は、接続点ＳＷの電位を所定のしきい値電位と比較する比較器と、主スイッチ素子Ｑ１１の導通から従スイッチ素子Ｑ１２の導通への切替時から比較器の出力を通過出力するゲート回路と、このゲート回路の出力信号を入力し、主スイッチ素子Ｑ１１の導通から従スイッチ素子Ｑ１２の導通への切替時の接続点ＳＷの電位変化に伴う比較器の遅延時間の間、遷移レベルの入力信号が入力されても出力が遷移レベルに達せず、出力信号の遷移によって前記従スイッチ素子のオフ制御信号を発生させる遅延回路とを備える。【選択図】図２
2012010448.tif 000002
【特許請求の範囲】
【請求項１】
直流電圧が入力される電源入力部と、直流電圧が出力される電源出力部と、主スイッチ素子及び従スイッチ素子による直列回路と、前記主スイッチ素子と前記従スイッチ素子との接続点に一端が接続されたインダクタと、前記電源出力部に接続されたキャパシタと、を備え、前記電源入力部に入力されるＤＣ電圧を変換して前記電源出力部に接続される負荷へＤＣ電圧を供給するＤＣ−ＤＣコンバータにおいて、
前記主スイッチ素子及び前記従スイッチ素子に対して駆動信号を出力するドライブ回路と、前記ドライブ回路に対してパルス信号を出力するパルス生成回路と、軽負荷時に前記インダクタに流れる電流の逆流を防止するための従スイッチ制御信号発生回路とを有し、
前記従スイッチ制御信号発生回路は、前記接続点の電位を所定のしきい値電位と比較する比較器と、前記主スイッチ素子の導通から前記従スイッチ素子の導通への切替時から前記比較器の出力を通過出力するゲート回路と、このゲート回路の出力信号を入力して、少なくとも前記主スイッチ素子の導通から前記従スイッチ素子の導通への切替時の前記接続点の電位変化に伴う前記比較器の遅延時間の間、遷移レベルの入力信号が入力されても後段の回路を遷移させないように前記従スイッチ素子のオフ制御信号を発生させる遅延回路とを備えた、ＤＣ−ＤＣコンバータ。
【請求項２】
前記遅延回路は、その出力レベルが、遷移レベルにある入力信号の入力時間の長さに応じて増加または減少し、出力レベルがリセットできる、請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記遅延回路の出力をラッチして前記従スイッチ素子のオフ制御信号を出力する論理回路を備えた、請求項１又は２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記遅延回路は、キャパシタと、前記ゲート回路の出力信号で制御されて前記キャパシタを放電または充電するスイッチ素子とを含む、請求項３に記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記遅延回路の出力が遷移レベルに達するまでの遅延時間に基づき、その遅延時間以上さかのぼって前記比較器の出力レベルが遷移するように、前記しきい値電位が定められている、請求項１乃至４の何れかに記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記従スイッチ制御信号発生回路は、前記比較器の入力信号の電位をシフトするレベルシフト回路を備えた、請求項１乃至５の何れかに記載のＤＣ−ＤＣコンバータ。
【請求項７】
前記主スイッチ素子及び前記従スイッチ素子が交互にオンオフされる際の前記インダクタに流れる電流のピーク値の下限値が規定されている、請求項１乃至６の何れかに記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主従のスイッチ素子とインダクタを備え、主スイッチ素子と従スイッチ素子とを交互にオンオフすることによって、入力されたＤＣ電圧を所望のＤＣ電圧に変換して出力するＤＣ−ＤＣコンバータに関するものである。
【背景技術】
【０００２】
携帯電子機器等の内部に設けられる電源回路の一つとして、例えば特許文献１，２に示されるような降圧チョッパー回路方式のＤＣ−ＤＣコンバータが知られている。このような降圧チョッパー回路方式のＤＣ−ＤＣコンバータにおいては、軽負荷時にキャパシタからインダクタを通してグランドへ流れる逆電流（以下、「インダクタ電流の反転」という。）を防ぐために、従スイッチをオフするタイミングを比較器により検出するように構成されている。
【０００３】
図１は特許文献１に係る降圧チョッパー型ＤＣ−ＤＣコンバータの回路図である。このＤＣ−ＤＣコンバータは、制御回路１００と出力回路１２０を含む。
【０００４】
出力回路１２０は、インダクタＬ１、キャパシタＣ１を含む。キャパシタＣ１は一端が接地され、他端が出力インダクタＬ１の一端に接続される。インダクタＬ１の他端は、制御回路１００と接続される。キャパシタＣ１に現れる電圧は出力電圧Ｖｏｕｔとして、図外の負荷に出力される。
【０００５】
制御回路１００の入力端子１０２には電池が接続され、入力電圧Ｖｉｎとして電池電圧Ｖｂａｔが入力される。また、スイッチング端子１０４は、インダクタＬ１に接続され、制御回路１００の内部で生成したスイッチング電圧Ｖｓｗを出力する。また、電圧帰還端子１０６には、負荷に印加される出力電圧Ｖｏｕｔが帰還される。
【０００６】
スイッチングトランジスタＭ１は、ＰチャンネルＭＯＳトランジスタであって、ソースは入力端子１０２に接続され、ドレインはスイッチング端子１０４に接続される。スイッチングトランジスタＭ１のバックゲートは入力端子１０２と接続され、バックゲートとドレイン間には、図示しないボディダイオード（寄生ダイオード）が存在する。
【０００７】
同期整流用トランジスタＭ２は、ＮチャンネルＭＯＳトランジスタであって、ソースは接地され、ドレインはスイッチングトランジスタＭ１のドレインおよびスイッチング端子１０４と接続される。また、同期整流用トランジスタＭ２のバックゲートは接地されている。同期整流用トランジスタＭ２のバックゲートとドレイン間には、図示しないボディダイオードが存在する。
【０００８】
軽負荷検出回路４４のコンパレータ４２は、第２ゲート電圧Ｖｇ２と同期した電圧であって、同期整流用トランジスタＭ２がオフすべき期間においてハイレベルとなり、同期整流用トランジスタＭ２がオンすべき期間においてローレベルとなるしきい値電圧Ｖｔｈとスイッチング電圧Ｖｓｗとを比較し、スイッチング電圧Ｖｓｗがしきい値電圧Ｖｔｈを上回るとハイレベルの軽負荷検出信号ＳＩＧ１２を出力する。
【０００９】
ドライバ回路２０は、軽負荷検出回路４４からハイレベルの軽負荷検出信号ＳＩＧ１２が出力されると、第２ゲート電圧Ｖｇ２をローレベルとして同期整流用トランジスタＭ２を強制的にオフさせる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−２０３１５号公報
【特許文献２】特開２００８−２９５１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところが、特許文献１，２のように、軽負荷時のインダクタ電流の反転を防ぐため比較器により従スイッチをオフにするＤＣ−ＤＣコンバータにおいては、次の二つの解決すべき課題［課題Ａ］［課題Ｂ］があった。
【００１２】
［課題Ａ］
回路面積が小さく消費電力も低い簡易な比較器を用いて軽負荷時のインダクタ電流の反転を防ぐことができない。すなわち、どのような構成の比較器であっても、入力信号が変化してからそれに応じて比較結果が変化するまでに遅延時間が生じる。回路面積が小さく消費電力も低い簡易な比較器である程、遅延時間が大きいので、インダクタ電流の反転が適正に防止できない。そのため、比較器の遅延対策が必要になる。遅延対策の方法として次の（ａ）（ｂ）がある。
【００１３】
（ａ）特許文献１に示されているように、従スイッチ制御信号の反転信号を比較器のしきい値電圧に用いる。
【００１４】
（ｂ）特許文献２に示されているように、比較器への入力信号を切替える。
【００１５】
しかし、（ａ）の方法では、従スイッチ制御信号の反転信号をしきい値電圧とするために、比較器のコモンモード入力レンジは０Ｖから電源電圧（Ｖｄｄ）までのフルレンジでなければならず（０Ｖ付近とＶｄｄ付近の両方で比較動作できなければならず）、簡易な比較器を用いることができない。
【００１６】
また（ｂ）の方法では、信号切替えのためのスイッチ回路および切替え用の入力信号生成回路が必要になるため、回路面積が大きくなり消費電力も増える。特にアナログスイッチのトランジスタサイズが大きくなる。
【００１７】
［課題Ｂ］
一般に比較器の後段には、従スイッチをオフするための信号を保持するラッチ回路が必要になるので、このラッチ回路を構成する回路面積が必要であり、ラッチ回路の消費電力が必要になる。
【００１８】
そこで、本発明の目的は、遅延の大きな簡易な比較器を用いてもインダクタ電流の反転を防止できるようにし、回路面積や消費電力を削減できるようにしたＤＣ−ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【００１９】
本発明のＤＣ−ＤＣコンバータは、
直流電圧が入力される電源入力部と、直流電圧が出力される電源出力部と、主スイッチ素子及び従スイッチ素子による直列回路と、前記主スイッチ素子と前記従スイッチ素子との接続点に一端が接続されたインダクタと、前記電源出力部に接続されたキャパシタと、を備え、前記電源入力部に入力されるＤＣ電圧を変換して前記電源出力部に接続される負荷へＤＣ電圧を供給するＤＣ−ＤＣコンバータにおいて、
前記主スイッチ素子及び前記従スイッチ素子に対して駆動信号を出力するドライブ回路と、前記ドライブ回路に対してパルス信号を出力するパルス生成回路と、軽負荷時に前記インダクタに流れる電流の逆流を防止するための従スイッチ制御信号発生回路とを有し、
前記従スイッチ制御信号発生回路は、前記接続点の電位を所定のしきい値電位と比較する比較器と、前記主スイッチの導通から前記従スイッチの導通への切替時から前記比較器の出力を通過出力するゲート回路と、このゲート回路の出力信号を入力して、少なくとも前記主スイッチ素子の導通から前記従スイッチ素子の導通への切替時の前記接続点の電位変化に伴う前記比較器の遅延時間の間、遷移レベルの入力信号が入力されても後段の回路を遷移させないように前記従スイッチ素子のオフ制御信号を発生させる遅延回路とを備えたことを特徴としている。
【００２０】
この構成により、遅延時間の大きな比較器回路を適用でき、回路面積と消費電力を低減できる。
【００２１】
前記遅延回路は、例えばその出力レベルが、遷移レベルにある入力信号の入力時間の長さに応じて増加または減少し、出力レベルがリセットできるものである。
特許文献２では比較器の出力をもとに生成された従スイッチ制御信号の維持にラッチ回路が設けられているが、本構成によれば、比較器出力の遷移した時間が一定時間を超えれば制御信号が保持されるため、ラッチ回路がなくても従スイッチ制御信号を維持することができる。また、接続点の電位がどのように振動しても、その影響も受けない。
【００２２】
前記遅延回路の出力をラッチして前記従スイッチのオフ制御信号を出力する論理回路を備えてもよい。そのことにより、従スイッチのオフ制御信号を確実に保持できる。
【００２３】
前記遅延回路を例えば、キャパシタと、前記ゲート回路の出力信号で制御されて前記キャパシタを放電または充電するスイッチとを含んで構成すれば、遅延回路を小型、省電力に構成できる。
【００２４】
前記しきい値電位は、前記遅延回路の出力が遷移レベルに達するまでの遅延時間に基づき、その遅延時間以上さかのぼって前記比較器の出力レベルが遷移するように定めればよい。
このことにより、インダクタ電流の反転を確実に防ぐことができる。
【００２５】
前記従スイッチ制御信号発生回路は、前記比較器の入力信号の電位をシフトするレベルシフト回路を備えてもよい。
このことにより、比較器の入力電位を正電位にシフトさせられる。すなわち、比較器の入力電位を、比較器の性能のよりよくなるレンジに変えられる。
【００２６】
主スイッチと従スイッチが交互にオンオフされる際の前記インダクタに流れる電流のピーク値の下限値が規定されていてもよい。
このことにより、主スイッチ素子の導通から従スイッチ素子の導通への切替時の接続点の電位変化が規定され（切替前は入力電圧から主スイッチ素子のオン抵抗と上限電流の積だけ降下した電位であり、切替後は電流上限と従スイッチ素子のオン抵抗との積の値（負電位）となる。）、比較器への所要性能が明確になり、本願で意図する動作と作用を確実に得ることができる。
【発明の効果】
【００２７】
本発明によれば、遅延の大きな簡易な比較器を用いてもインダクタ電流の反転を防止でき、回路面積や消費電力を削減したＤＣ−ＤＣコンバータが構成できる。
【図面の簡単な説明】
【００２８】
【図１】図１は特許文献１に係る降圧型スイッチングレギュレータの回路図である。
【図２】図２は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータ３０１の全体の回路図である。
【図３】図３は従スイッチ制御信号発生回路６０の回路図である。
【図４】図４は、コンパレータＣＯＭＰ１の回路図である。
【図５】図５は、図２・図３に示した回路の各部の電圧電流の波形図である。
【図６】図６は図５の要部について時間軸を拡大した図である。
【図７】図７は、別の動作条件における、図２・図３各部の波形図である。
【図８】図８は第２の実施形態に係る従スイッチ制御信号発生回路の回路図である。
【図９】図９は第３の実施形態に係る従スイッチ制御信号発生回路の回路図である。
【図１０】図１０は第４の実施形態に係るＤＣ−ＤＣコンバータ３０４の回路図である。
【図１１】図１１は従スイッチ制御信号発生回路８０の回路図である。
【図１２】図１２は、図１０・図１１に示した回路の各部の電圧電流の波形図である。
【発明を実施するための形態】
【００２９】
《第１の実施形態》
本発明の第１の実施形態に係るＤＣ−ＤＣコンバータについて各図を参照して説明する。
図２は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータ３０１の全体の回路図である。
図２に示すように、このＤＣ−ＤＣコンバータ３０１は、所定の直流電圧が入力される電源入力部ＶＩＮに直列接続された、主スイッチ素子Ｑ１１及び従スイッチ素子Ｑ１２の直列回路と、主スイッチ素子Ｑ１１と従スイッチ素子Ｑ１２との接続点と電源出力部ＶＯＵＴとの間に設けられたインダクタＬ１及びキャパシタＣ１から構成される平滑回路と、を備えて、電源出力部ＶＯＵＴから負荷へ一定の直流電圧で電力を供給する降圧チョッパー型のＤＣ−ＤＣコンバータである。
【００３０】
図２おいて、パルス生成回路５０は、抵抗Ｒ３，Ｒ４、誤差増幅器ＥＡ、基準電圧発生回路ＶＲＥＦ、ランプ波形信号発生回路ＲＡＭＰ、コンパレータＣＯＭＰ２及びＰＷＭ／ＰＦＭ信号発生回路５１で構成されている。誤差増幅器ＥＡは、電源出力部ＶＯＵＴの出力電圧が抵抗Ｒ３，Ｒ４で分圧された電圧と基準電圧発生回路ＶＲＥＦによる基準電圧ＶＲＥＦとの誤差電圧を増幅する。コンパレータＣＯＭＰ２は誤差増幅器ＥＡの出力電圧とランプ波形信号発生回路ＲＡＭＰによるランプ波形信号とを比較し、ＰＷＭ制御信号を出力する。重負荷時においてはＰＷＭ制御信号が発生され、後述する方法により軽負荷においてはＰＦＭ制御信号が発生される。
【００３１】
従スイッチ制御信号発生回路６０は、主スイッチ素子Ｑ１１のゲート信号であるＰＧＡＴＥ信号の反転信号、従スイッチ素子Ｑ１２のゲート信号であるＮＧＡＴＥ信号、及び主スイッチ素子Ｑ１１と従スイッチ素子Ｑ１２との接続点ＳＷの電位を入力し、従スイッチ制御信号ＮＣＴＬを出力する。
【００３２】
ドライブ回路７０は、インバータ（ＮＯＴゲート）ＩＮ１〜ＩＮ６、ＮＯＲゲートＮＯＲ１、インバータＩＮ７〜ＩＮ１２、及びＮＯＲゲートＮＯＲ２，ＮＯＲ３を備えている。
【００３３】
主スイッチ素子Ｑ１１のゲートには、インバータ（ＮＯＴゲート）ＩＮ１〜ＩＮ６及びＮＯＲゲートＮＯＲ１が接続されている。主スイッチ素子Ｑ１１はこれらの論理回路を介してＰＣ信号及びＮＧＡＴＥ信号より生成されるＰＧＡＴＥ信号によって制御される。
【００３４】
また、従スイッチ素子Ｑ１２のゲートには、インバータＩＮ７〜ＩＮ１２及びＮＯＲゲートＮＯＲ２，ＮＯＲ３が接続されている。従スイッチ素子Ｑ１２はこれらの論理回路を介してＰＣ信号及びＰＧＡＴＥ反転信号及びＮＣＴＬ信号より生成されるＮＧＡＴＥ信号によって制御される。
【００３５】
主スイッチ素子Ｑ１１はＰチャンネルＭＯＳ−ＦＥＴであるので、ＰＧＡＴＥ信号がローレベルのときオンする。従スイッチ素子Ｑ１２はＮチャンネルＭＯＳ−ＦＥＴであるので、ＮＧＡＴＥ信号がハイレベルのときオンする。
【００３６】
主スイッチ素子Ｑ１１のオン期間（このとき従スイッチ素子Ｑ１２はオフ）に電源入力部ＶＩＮから電源出力部ＶＯＵＴ方向へ電流が流れる。その後、主スイッチ素子Ｑ１１がオフし、従スイッチ素子Ｑ１２がオンすると、インダクタＬ１の電流は従スイッチ素子Ｑ１２を介して流れる。
【００３７】
図３は前記従スイッチ制御信号発生回路６０の回路図である。
図３に示すように、従スイッチ制御信号発生回路６０は、レベルシフト回路６１、コンパレータ（比較器）ＣＯＭＰ１、ゲート回路６２、遅延回路６３を備えている。
【００３８】
レベルシフト回路６１は、４つのＰチャンネルＭＯＳ−ＦＥＴ  Ｐ１，Ｐ２，Ｐ３，Ｐ４、及び抵抗Ｒ１，Ｒ２によるソースフォロア回路で構成されている。ハイサイドのＭＯＳ−ＦＥＴ  Ｐ１，Ｐ２のゲートにはオンするような一定のＤＣバイアス電圧Ｂが印加される。この構成によって、レベルシフト回路６１は、主スイッチ素子Ｑ１１と従スイッチ素子Ｑ１２との接続点ＳＷの電位をレベルシフトしてコンパレータＣＯＭＰ１の＋入力端子に入力し、また、コンパレータＣＯＭＰ１の−入力端子に入力するしきい値電位Ｖｔを発生する。
【００３９】
コンパレータＣＯＭＰ１は−入力端子のしきい値電位Ｖｔより＋入力端子の電位が高いとき、出力信号ＳＣをハイレベルにする。
【００４０】
ゲート回路６２はＮＡＮＤゲートＮＡ１で構成されている。このゲート回路６２は、コンパレータＣＯＭＰ１の出力信号ＳＣがハイレベルで且つＮＧＡＴＥ信号がハイレベルのとき出力信号ＳＧをローレベルにする。
【００４１】
遅延回路６３は、電流源としてのＰチャンネルＭＯＳ−ＦＥＴ  Ｐ５、スイッチ素子としてのＰチャンネルＭＯＳ−ＦＥＴ  Ｐ６、スイッチ素子としてのＮチャンネルＭＯＳ−ＦＥＴ  Ｎ１、及びキャパシタＣＣを備えている。ゲート回路６２の出力信号ＳＧがローレベルになれば、ＭＯＳ−ＦＥＴ  Ｐ６が導通し、キャパシタＣＣが定電流で充電される。この充電により、キャパシタＣＣの充電電圧が時間経過に伴いリニアに上昇する。
【００４２】
ＰＧＡＴＥＢ信号（ＰＧＡＴＥ反転信号）がハイレベルになれば、ＮチャンネルＭＯＳ−ＦＥＴ  Ｎ１がオンして、キャパシタＣＣの電荷が放電される。
【００４３】
キャパシタＣＣの電圧は従スイッチ制御信号ＮＣＴＬ信号として出力される。遅延回路６３の上記作用により、図２に示したＮＯＲゲートＮＯＲ３が従スイッチ制御信号ＮＣＴＬ信号によって反転するタイミングは、コンパレータＣＯＭＰ１が反転タイミングから一定時間遅延することになる。
【００４４】
図４は、前記コンパレータＣＯＭＰ１の回路図である。コンパレータＣＯＭＰ１は、ＰチャンネルＭＯＳ−ＦＥＴ  Ｐ１１，Ｐ１２，Ｐ１５，Ｐ１７、ＮチャンネルＭＯＳ−ＦＥＴ  Ｎ１３，Ｎ１４，Ｎ１６で構成されている。ここでＭＯＳ−ＦＥＴ  Ｐ１５，Ｐ１７，Ｎ１３，Ｎ１４は定電流源として作用し、ＭＯＳ−ＦＥＴ  Ｐ１１，Ｐ１２は、ＭＯＳ−ＦＥＴ  Ｎ１３，Ｎ１４とともに差動増幅回路として作用する。ＭＯＳ−ＦＥＴ  Ｎ１６は、Ｐ１７とともにバッファ回路として作用する。前記コンパレータＣＯＭＰ１にはこのような簡易な回路で構成された、遅延時間の大きなコンパレータを用いることができる。
【００４５】
図５は、図２・図３に示した回路の各部の電圧電流の波形図である。また、図６は図５の要部について時間軸を拡大した図である。図５・図６に表しているように、主スイッチ素子Ｑ１１のゲート制御信号であるＰＧＡＴＥ信号が、タイミングｔ０でローレベルになれば、主スイッチ素子Ｑ１１が導通して、インダクタ電流Ｉ（Ｌ１）がリニアに上昇する。このとき、ＮＧＡＴＥ信号はローレベルであるので、図３に示したゲート回路６２の出力信号ＳＧはハイレベルとなって、ＰチャンネルＭＯＳ−ＦＥＴ  Ｐ６は遮断状態となる。また、ＰＧＡＴＥ反転信号がハイレベルであるので、ＮチャンネルＭＯＳ−ＦＥＴ  Ｎ１はオン状態であり、キャパシタＣＣの電圧は０である。そのため、ＮＣＴＬ信号はローレベルとなる。
【００４６】
その後、ＮＧＡＴＥ信号がハイレベルになると、従スイッチ素子Ｑ１２が導通してインダクタ電流Ｉ（Ｌ１）がリニアに下降する。このときゲート回路６２の出力はコンパレータＣＯＭＰ１の出力の反転信号を出力する。但し、ＮＧＡＴＥの立ち上がり直後の瞬時はゲート回路６２の出力信号ＳＧが一瞬ローレベルに変化する。これは、コンパレータＣＯＭＰ１の出力電圧V(SC)の立ち下がりに遅延があるためである。すなわち、ＮＧＡＴＥの立ち上がりタイミングより遅れてV(SC)が立ち下がり、この遅延時間分（数ｎｓ程度）だけV(SG)にローレベルの期間が生じる。
【００４７】
ＰＧＡＴＥ反転信号はローレベルであるので、ＮチャンネルＭＯＳ−ＦＥＴ  Ｎ１はオフ状態であり、V(SG)のローレベルの期間にキャパシタＣＣが充電される。遅延回路のキャパシタＣＣと電流源の値は、ＣＯＭＰ１の遅延時間τ１の間の充電では、キャパシタＣＣの端子間電圧がＮＯＲ３の遷移レベルに達しないように設定する。そのため、ｔ１１からｔ１２までの充電時間のＮＣＴＬ信号の電圧上昇では、図２に示したＮＯＲ３が反転（遷移）することはない。
【００４８】
その後、V(SW)の上昇に伴い、タイミングｔ２でコンパレータＣＯＭＰ１が反転するとV(SG)はローレベルになる。そのため、キャパシタＣＣが充電されて、V(NCTL)はリニアに上昇する。V(NCTL)が、ＮＯＲ３の遷移電圧を超えると、ＮＯＲ３が反転する。これによりV(NGATE)は立ち下がり、従スイッチ素子Ｑ１２は遮断される。従スイッチ素子Ｑ１２のオフにより、接続点電位V(SW)は出力電圧に向けて振動する。
【００４９】
V(NCTL)が、ＮＯＲ３の遷移電圧を超えるタイミングｔ３が、インダクタ電流Ｉ（Ｌ１）が０になるタイミングに一致すれば、インダクタ電流の反転が生じない。そのためには、インダクタ電流が０になるタイミングｔ３から所定時間戻ったｔ２でコンパレータＣＯＭＰ１が反転するように、レベルシフト回路６１の回路定数を定めればよい。
【００５０】
V(SW)と比較されるしきい値電圧Ｖｔは非対称なレベルシフト回路６１の作用により実効的に負電圧である。このしきい値電圧Ｖｔは、図６に示しているように、V(NGATE)立下りを基準にして時間（τ２＋τ３）だけ戻ったところのV(SW)に等しい。時間τ３は、コンパレータＣＯＭＰ１の出力の立上り時に生じる遅延時間である。ＣＯＭＰ１の出力V(SC)が速く立上らず、図６のような波形になるのは、この時間τ３が大きいことに起因している。すなわち、入力信号V(SW)がゆっくり変化する分、時間τ３は時間τ１より長くなる。但し、τ１もτ３もコンパレータＣＯＭＰ１の単体特性から見積もれるため、その値に基づいて遅延回路６３や他の回路を設計できる。
【００５１】
例えばレベルシフト回路６１の抵抗Ｒ１とＲ２を、Ｒ１＜Ｒ２なる範囲で適切に定めれば接続点電位V(SW)がＧＮＤより低いレベルにて、つまりインダクタ電流がゼロになる前にＣＯＭＰ１の出力を遷移させられる。非ゼロの電流レベルをＩｔ、出力電圧をＶｏｕｔ、インダクタＬ１のインダクタンスをＬとすれば、ゼロになるまでの残り時間τ４はＬ・Ｉｔ／Ｖｏｕｔとなり、τ４≧τ２となるようレベルシフト回路を設定すれば、電流の逆流は生じない。なお、レベルシフト回路６１を用いない場合も、しきい値電圧を負に設定すれば同様の機能を得られる。
【００５２】
以上のように、遅延の大きな比較器回路を用いても逆流を防ぐことができる。
【００５３】
図７は、別の動作条件における、図２・図３各部の波形図である。図５はインダクタ電流がゼロになるタイミングで従スイッチ素子Ｑ１２をオフする理想的な場合であったが、実際にはわずかに早く従スイッチ素子Ｑ１２をオフしてしまうことがあり得る。この場合、インダクタ電流が完全にゼロになるまでの間、従スイッチ素子Ｑ１２の寄生ダイオードが導通し、V(SW)はその順方向電圧ＶＦだけ低い電位−ＶＦとなる。その後、V(SW)は出力電圧に向けて振動する。このようにコンパレータＣＯＭＰ１の出力はハイレベルになった直後再び短時間だけローレベルになる。コンパレータＣＯＭＰ１の出力が一旦ハイレベルになったことを記憶しようとすれば、そのための回路が必要である。そのため比較器の出力をそのまま従スイッチ制御に用いる構成をとる特許文献１，２でも比較器の出力をラッチするフリップフロップ等のラッチ回路が設けられている。しかし、本発明ではコンパレータＣＯＭＰ１の出力が遷移レベルにある時間に応じて、遅延回路の出力が単調に増加するため、ラッチ回路と同等な機能が遅延回路６３に含まれていることになる。一旦、V(NCTL)が遷移レベルに達した後はＣＯＭＰ１の出力V(SC)によらず，V(NGATE)＝Lが保持され、V(NCTL)も変動しない。したがってラッチ回路は不要である。
【００５４】
このように、従スイッチ素子Ｑ１２が早めにオフされても、インダクタ電流は従スイッチ素子Ｑ１２のボディダイオードを流れるので、損失が僅かに増えるだけである。すなわちこの場合でもインダクタ電流の反転は防止できる。
【００５５】
なお、軽負荷時のインダクタ電流の上限Ｉｐは規定されている。すなわち、主スイッチ素子Ｑ１１の導通開始から接続点ＳＷの電位が所定電圧だけ降下したとき、ＰＷＭ／ＰＦＭ信号発生回路５１の出力が反転するように、ＰＷＭ／ＰＦＭ信号発生回路５１のしきい値が定められている。接続点ＳＷの電圧降下は、主スイッチ素子Ｑ１１のオン抵抗Ｒｏｎ１で表すと、Ｒｏｎ１・Ｉ（Ｌ１）である。前記Ｒｏｎ１は既知であるので、V(SW)よりインダクタに流れ込む電流Ｉ（Ｌ１）を検知できる。V(SW)をパルス生成回路ＰＧＥＮ内に備わる比較器でしきい値電圧と比較することで、インダクタ電流Ｉ（Ｌ１）が所望の上限Ｉｐをとるよう、制御パルスを生成できる。なお、他の主スイッチ電流検知方法やインダクタ電流検知方法など、その他の方法でＩ（Ｌ１）を検知してもよい。パルス生成回路５０はこのような軽負荷時用の制御パルスまたは出力電圧誤差にもとづくＰＷＭパルスの一方を制御パルスＰＣとして出力する。また、軽負荷時にはパルス発生をスキップしてＰＦＭ動作を実現するものである。ＰＦＭ動作は、パルス発生を出力電圧誤差に基づき遅延させることにより実現してもよい。
【００５６】
このようにコンパレータＣＯＭＰ１への所要性能が明確であるので、本発明で意図する動作と作用を確実に得ることができる。
【００５７】
《第２の実施形態》
図８は第２の実施形態に係る従スイッチ制御信号発生回路の回路図である。ＤＣ−ＤＣコンバータの全体の回路図は第１の実施形態で図２に示したとおりである。図８に示す従スイッチ制御信号発生回路は、図３に示した従スイッチ制御信号発生回路６０にフリップフロップＳＲ１を設けたものである。フリップフロップＳＲ１はキャパシタＣＣの充電電圧が遷移レベルに達したときセットされ、ＰＧＡＴＥＢ信号（ＰＧＡＴＥ反転信号）でリセットされる。このフリップフロップＳＲ１の出力がＮＣＴＬ信号である。
このように、キャパシタＣＣの充電電圧が一旦遷移レベルに達したことを記憶するラッチ回路（広義のラッチ回路）を設けてもよい。
【００５８】
《第３の実施形態》
図９は第３の実施形態に係る従スイッチ制御信号発生回路の回路図である。ＤＣ−ＤＣコンバータの全体の回路図は第１の実施形態で図２に示したとおりである。図９に示す従スイッチ制御信号発生回路は、レベルシフト回路６１、コンパレータＣＯＭＰ１、ゲート回路６２、遅延回路６３を備えている。レベルシフト回路６１とコンパレータＣＯＭＰ１の構成は図３に示したものと同じである。ゲート回路６２はＮＡＮＤゲートＮＡ１とインバータＩＮ２１で構成されている。このゲート回路６２は、コンパレータＣＯＭＰ１の出力信号ＳＣがハイレベルで且つＮＧＡＴＥ信号がハイレベルのときハイレベルを出力する。ＭＯＳ−ＦＥＴ  Ｐ１、Ｐ２、Ｎ１のゲートにはオンするような一定のＤＣバイアス電圧ＢＰ、ＢＮが印加される。
【００５９】
遅延回路６３において、主スイッチ制御信号ＰＧＡＴＥ信号がローレベルである間、すなわちスイッチ素子としてのＰチャンネルＭＯＳ−ＦＥＴ  Ｐ５が導通している間、キャパシタＣＣが充電される。従スイッチ素子Ｑ１２に導電が切替り、V(SW)の電位が上昇し、コンパレータＣＯＭＰ１の出力信号が反転すると、スイッチ素子としてのＮチャンネルＭＯＳ−ＦＥＴ  Ｎ２が導通してキャパシタＣＣの電荷を放電する。ＮチャンネルＭＯＳ−ＦＥＴ  Ｎ１は、そのゲートに一定のＤＣバイアス電圧が印加されていて定電流源として作用する。そのため、キャパシタＣＣの電圧はリニアに低下する。このキャパシタＣＣの電圧がインバータＩＮ２２の遷移電圧を超えたとき制御信号ＮＣＴＬ信号はハイレベルとなる。このようにして第１・第２の実施形態と同様のタイミングでＮＣＴＬ信号がハイレベルになるので、第１・第２の実施形態と同様の動作が実現される。
【００６０】
《第４の実施形態》
図１０は第４の実施形態に係るＤＣ−ＤＣコンバータ３０４の回路図である。このＤＣ−ＤＣコンバータ３０４は、所定の直流電圧が入力される電源入力部ＶＩＮ、直流電圧が出力される電源出力部ＶＯＵＴ、主スイッチ素子Ｑ２１及び従スイッチ素子Ｑ２２の直列回路と、主スイッチ素子Ｑ１１と従スイッチ素子Ｑ１２との接続点に第１端が接続され、第２端がＶＩＮに接続されたインダクタＬ１と、電源出力部ＶＯＵＴとグランドとの間に設けられたキャパシタＣ１とを備えて、電源出力部ＶＯＵＴから負荷へ一定の直流電圧で電力を供給する昇圧チョッパー型のＤＣ−ＤＣコンバータである。
【００６１】
パルス生成回路５０は、図２に示した例と同様に、抵抗Ｒ３，Ｒ４、誤差増幅器ＥＡ、基準電圧発生回路ＶＲＥＦ、ランプ波形信号発生回路ＲＡＭＰ、コンパレータＣＯＭＰ２及びＰＷＭ／ＰＦＭ信号発生回路５１で構成されている。
【００６２】
従スイッチ制御信号発生回路８０は、従スイッチ素子Ｑ２２のゲート信号であるＰＧＡＴＥ信号、主スイッチ素子Ｑ２１のゲート信号であるＮＧＡＴＥ信号の反転信号ＮＧＡＴＥＢ信号、及び主スイッチ素子Ｑ２１と従スイッチ素子Ｑ２２との接続点ＳＷの電位を入力し、従スイッチ制御信号ＰＣＴＬを出力する。
【００６３】
ドライブ回路９０はＰＣ信号及びＰＣＴＬ信号に基づいてＰＧＡＴＥ信号及びＮＧＡＴＥ信号を出力する。
【００６４】
図２に示した降圧チョッパー型のＤＣ−ＤＣコンバータとは逆に、主スイッチ素子Ｑ２１がＮチャンネルＭＯＳ−ＦＥＴ、従スイッチ素子Ｑ２２がＰチャンネルＭＯＳ−ＦＥＴである。したがって、ＮＧＡＴＥ信号がハイレベルのとき主スイッチ素子Ｑ２１がオンし、ＰＧＡＴＥ信号がローレベルのとき従スイッチ素子Ｑ２２がオンする。
【００６５】
主スイッチ素子Ｑ２１のオン期間（このとき従スイッチ素子Ｑ２２はオフ）に電源入力部ＶＩＮからインダクタＬ１に電流が流れる。その後、主スイッチ素子Ｑ２１がオフし、従スイッチ素子Ｑ２２がオンすると、インダクタＬ１の電流は従スイッチ素子Ｑ２２を介して電源出力部ＶＯＵＴ方向へ電流が流れる。
【００６６】
図１１は前記従スイッチ制御信号発生回路８０の回路図である。図１１に示すように、従スイッチ制御信号発生回路８０は、レベルシフト回路８１、コンパレータＣＯＭＰ１、ゲート回路８２、遅延回路８３を備えている。
【００６７】
レベルシフト回路８１は、４つのＮチャンネルＭＯＳ−ＦＥＴ  Ｎ１，Ｎ２，Ｎ３，Ｎ４、及び抵抗Ｒ１，Ｒ２によるソースフォロア回路で構成されている。ローサイドのＭＯＳ−ＦＥＴ  Ｎ３，Ｎ４のゲートには一定のＤＣバイアス電圧Ｂが印加される。この構成によって、レベルシフト回路８１は、主スイッチ素子Ｑ２１と従スイッチ素子Ｑ２２との接続点ＳＷの電位をレベルシフトしてコンパレータＣＯＭＰ１の＋入力端子に入力し、また、コンパレータＣＯＭＰ１の−入力端子に入力するしきい値電位を発生する。
【００６８】
コンパレータＣＯＭＰ１は−入力端子のしきい値電位より、＋入力端子の電位が高いとき、出力信号ＳＣをハイレベルにする。
【００６９】
ゲート回路８２はＮＯＲゲートＮＯＲ１で構成されている。このゲート回路８２は、コンパレータＣＯＭＰ１の出力信号ＳＣがローレベルで且つＰＧＡＴＥ信号がローレベルのとき出力信号ＳＧをハイレベルにする。
【００７０】
遅延回路８３は、電流源としてのＮチャンネルＭＯＳ−ＦＥＴ  Ｎ５、スイッチ素子としてのＮチャンネルＭＯＳ−ＦＥＴ  Ｎ６、スイッチ素子としてのＰチャンネルＭＯＳ−ＦＥＴ  Ｐ１、及びキャパシタＣＣを備えている。ゲート回路８２の出力信号ＳＧがハイレベルになれば、ＭＯＳ−ＦＥＴ  Ｎ６が導通し、キャパシタＣＣが定電流で充電される。この充電により、ＰＣＴＬ信号のレベルが時間経過に伴いリニアに下降する。
ＮＧＡＴＥＢ信号（ＮＧＡＴＥ反転信号）がローレベルになれば、ＰチャンネルＭＯＳ−ＦＥＴ  Ｐ１がオンして、キャパシタＣＣの電荷が放電される。
【００７１】
図１２は、図１０・図１１に示した回路の各部の電圧電流の波形図である。図１２に表しているように、主スイッチ素子Ｑ２１のゲート制御信号であるＮＧＡＴＥ信号が、タイミングｔ０でハイレベルになれば、主スイッチ素子Ｑ２１が導通して、インダクタ電流Ｉ（Ｌ１）がリニアに上昇する。このとき、ＰＧＡＴＥ信号はハイレベルであるので、図１１に示したゲート回路８２の出力信号ＳＧはローレベルとなって、ＮチャンネルＭＯＳ−ＦＥＴ  Ｎ６は遮断状態となる。また、ＮＧＡＴＥ反転信号がローレベルであるので、ＰチャンネルＭＯＳ−ＦＥＴ  Ｐ１はオン状態であり、キャパシタＣＣの端子間電圧は０である。そのため、ＰＣＴＬ信号はハイレベルとなる。
【００７２】
その後、ＰＧＡＴＥ信号がローレベルになると、従スイッチ素子Ｑ２２が導通してインダクタ電流Ｉ（Ｌ１）がリニアに下降する。このときゲート回路８２の出力はコンパレータＣＯＭＰ１の出力の反転信号を出力する。但し、ＰＧＡＴＥの立ち下がり直後はゲート回路８２の出力信号ＳＧが一瞬ハイレベルに変化する。これは、コンパレータＣＯＭＰ１の出力電圧V(SC)の立ち下がりに遅延があるためである。すなわち、ＰＧＡＴＥの立ち下がりタイミングｔ１１より遅れてｔ１２でV(SC)が立ち上がり、この遅延時間分（数ｎｓ程度）だけV(SG)にハイレベルの期間が生じる。
【００７３】
ＮＧＡＴＥ反転信号はハイレベルであるので、ＰチャンネルＭＯＳ−ＦＥＴ  Ｐ１はオフ状態であり、V(SG)のハイレベルの期間にキャパシタＣＣが充電される。遅延回路のキャパシタＣＣと電流源の値は、ＣＯＭＰ１の遅延時間τ１の間の充電では、キャパシタＣＣの端子間電圧が遷移レベルに達しないように設定する。そのため、ｔ１１からｔ１２までの充電時間のＰＣＴＬ信号の電圧下降では、このＰＣＴＬ信号を入力するゲート回路が反転（遷移）することはない。
【００７４】
その後、V(SW)の下降に伴い、タイミングｔ２でコンパレータＣＯＭＰ１が反転するとV(SG)はハイレベルになる。そのため、キャパシタＣＣが充電されて、V(PCTL)はリニアに下降する。V(PCTL)が、ＰＣＴＬ信号を入力するゲート回路の遷移電圧を下回ると、そのゲート回路が反転する。これによりV(PGATE)は立ち上がり、従スイッチ素子Ｑ２２は遮断される。
【００７５】
V(PCTL)が、ＰＣＴＬ信号を入力するゲート回路の遷移電圧を下回るタイミングｔ３が、インダクタ電流Ｉ（Ｌ１）が０になるタイミング又はそれより早ければ、インダクタ電流の反転が生じない。そのためには、インダクタ電流が０になるタイミングｔ３から所定時間戻ったｔ２でコンパレータＣＯＭＰ１が反転するように、レベルシフト回路８１の回路定数を定めればよい。
このように昇圧チョッパー型のＤＣ−ＤＣコンバータにおいても本発明は適用できる。
【００７６】
以上に例示したように、本発明によれば、遅延の大きな簡易な比較器を用いてもインダクタ電流の反転を防止でき、回路面積や消費電力を削減したＤＣ−ＤＣコンバータが構成できる。
【符号の説明】
【００７７】
Ｃ１…キャパシタ
ＣＣ…キャパシタ
ＣＯＭＰ１…コンパレータ
ＣＯＭＰ２…コンパレータ
ＥＡ…誤差増幅器
Ｌ１…インダクタ
ＮＣＴＬ…従スイッチ制御信号
ＰＣ…制御パルス
ＰＣＴＬ…従スイッチ制御信号
ＰＧＥＮ…パルス生成回路
Ｑ１１…主スイッチ素子
Ｑ１２…従スイッチ素子
Ｑ２１…主スイッチ素子
Ｑ２２…従スイッチ素子
ＲＡＭＰ…ランプ波形信号発生回路
ＳＲ１…フリップフロップ
ＳＷ…接続点
ＶＩＮ…電源入力部
ＶＯＵＴ…電源出力部
V(SC)…比較器出力
V(SG)…ゲート回路出力
V(SW)…接続点電位
１０…パルス信号生成回路
５０…パルス生成回路
５１…ＰＷＭ／ＰＦＭ信号発生回路
６０…従スイッチ制御信号発生回路
６１…レベルシフト回路
６２…ゲート回路
６３…遅延回路
７０…ドライブ回路
８０…従スイッチ制御信号発生回路
８１…レベルシフト回路
８２…ゲート回路
８３…遅延回路
９０…ドライブ回路
３０１…ＤＣ−ＤＣコンバータ
３０４…ＤＣ−ＤＣコンバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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