(57)【要約】【課題】周辺回路の抵抗素子の抵抗部の厚さに依らずにメモリセルトランジスタの浮遊ゲートの厚さを自由に設定することのできる半導体装置、およびその製造方法を提供すること。【解決手段】基板上の抵抗素子およびスタックド・ゲート型のメモリセルトランジスタを含む半導体装置を提供する。前記抵抗素子は、抵抗として機能しない非導通層、および前記非導通層上に第１の絶縁膜を介して形成された抵抗として機能する導通層を含む。前記メモリセルトランジスタは、第１の浮遊ゲートを含む浮遊ゲートを有する。前記非導通層と前記第１の浮遊ゲートは、同じ材料からなる。【選択図】図２
2012043856.tif 000002
【特許請求の範囲】
【請求項１】
基板上に抵抗として機能しない非導通層、および前記非導通層上に第１の絶縁膜を介して形成された抵抗として機能する導通層を含む抵抗素子と、
前記非導通層と同じ材料からなる浮遊ゲートを有する、前記基板上のスタックド・ゲート型のメモリセルトランジスタと、
を含む半導体装置。
【請求項２】
前記メモリセルトランジスタは、前記浮遊ゲート上に第２の絶縁膜を介して形成された、前記導通層と同じ材料からなり、前記浮遊ゲートと同じパターンを有する上部ゲート電極を含む、
請求項１に記載の半導体装置。
【請求項３】
前記非導通層と同じ材料からなる第１の電極、および前記第１の電極上に形成され、前記第１の電極と電気的に接続され、前記導通層と同じ材料からなる第２の電極を含むゲート電極を有する、前記基板上の周辺回路トランジスタをさらに含む、
請求項１または２に記載の半導体装置。
【請求項４】
基板上に第１の膜、前記第１の膜上の第２の膜、および第２の膜上の第３の膜を形成する工程と、
前記第１の膜を抵抗素子に含まれる抵抗として機能しない非導通層およびスタックド・ゲート型のメモリセルトランジスタの浮遊ゲートに加工し、前記第２の膜を前記非導通層上の第１の絶縁膜および前記浮遊ゲート上の第２の絶縁膜に加工し、前記第３の膜を前記第１の絶縁膜上の前記抵抗素子に含まれる抵抗として機能する導通層および前記第２の絶縁膜上の上部ゲート電極に加工する工程と、
を含む半導体装置の製造方法。
【請求項５】
前記上部ゲート電極を除去する工程をさらに含む、
請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、ＮＡＮＤ型フラッシュメモリのセルトランジスタの浮遊ゲートと、周辺回路の抵抗素子の抵抗部とを同一膜厚、かつ、同一材料の多結晶シリコン膜から形成する技術が知られている。
【０００３】
しかし、このような技術によれば、浮遊ゲートの厚さと抵抗素子の抵抗部の厚さが等しくなるため、浮遊ゲートと制御ゲートのカップリング比を大きくする等の目的で浮遊ゲートの厚さが大きく設定される場合、抵抗素子の抵抗部も厚くなる。
【０００４】
このため、抵抗素子の電気抵抗の低下を防ぐために、抵抗素子のレイアウトの変更、すなわち、抵抗素子の抵抗部の長さを長くする必要がある。その結果、抵抗素子の面積が増加してしまい、回路の微細化の妨げとなるおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３１３３７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の課題は、周辺回路の抵抗素子の抵抗部とメモリセルトランジスタの浮遊ゲートの厚さを独立して設定することのできる半導体装置、およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施の形態は、半導体装置を開示する。前記半導体装置は、基板上の抵抗素子およびスタックド・ゲート型のメモリセルトランジスタを含む。前記抵抗素子は、抵抗として機能しない非導通層、および前記非導通層上に第１の絶縁膜を介して形成された抵抗として機能する導通層を含む。前記メモリセルトランジスタは、第１の浮遊ゲートを含む浮遊ゲートを有する。前記非導通層と前記第１の浮遊ゲートは、同じ材料からなる。
【図面の簡単な説明】
【０００８】
【図１Ａ】第１の実施の形態に係る半導体装置に含まれる不揮発性記憶素子の上面図。
【図１Ｂ】（ａ）、（ｂ）は、それぞれ第１の実施の形態に係る半導体装置に含まれる抵抗素子およびトランジスタの上面図。
【図２】（ａ）〜（ｃ）それぞれ図１Ａの線分ＡＡに沿った不揮発性記憶素子の垂直断面図、図１Ｂ（ａ）の線分ＣＣに沿った抵抗素子の垂直断面図、および図１Ｂ（ｂ）の線分ＥＥに沿ったトランジスタの垂直断面図。
【図３Ａ】図１Ａの線分ＢＢに沿った不揮発性記憶素子の垂直断面図。
【図３Ｂ】図１Ｂ（ａ）の線分ＤＤに沿った抵抗素子の垂直断面図。
【図３Ｃ】図１Ｂ（ｂ）の線分ＦＦに沿ったトランジスタの垂直断面図。
【図４】（ａ）〜（ｃ）は、それぞれ第１の実施の形態に係る半導体装置に含まれる不揮発性記憶素子、抵抗素子、およびトランジスタの製造工程を示す断面図。
【図５】（ａ）〜（ｃ）は、それぞれ第１の実施の形態に係る半導体装置に含まれる不揮発性記憶素子、抵抗素子、およびトランジスタの製造工程を示す断面図。
【図６】（ａ）〜（ｃ）は、それぞれ第１の実施の形態に係る半導体装置に含まれる不揮発性記憶素子、抵抗素子、およびトランジスタの製造工程を示す断面図。
【図７】（ａ）〜（ｃ）は、それぞれ第１の実施の形態に係る半導体装置に含まれる不揮発性記憶素子、抵抗素子、およびトランジスタの製造工程を示す断面図。
【図８】（ａ）〜（ｃ）は、それぞれ第１の実施の形態に係る半導体装置に含まれる不揮発性記憶素子、抵抗素子、およびトランジスタの製造工程を示す断面図。
【図９】（ａ）〜（ｃ）は、それぞれ第１の実施の形態に係る半導体装置に含まれる不揮発性記憶素子、抵抗素子、およびトランジスタの製造工程を示す断面図。
【図１０】（ａ）〜（ｃ）は、それぞれ第１の実施の形態に係る半導体装置に含まれる不揮発性記憶素子、抵抗素子、およびトランジスタの製造工程を示す断面図。
【図１１】（ａ）〜（ｃ）は、それぞれ第１の実施の形態に係る半導体装置に含まれる不揮発性記憶素子、抵抗素子、およびトランジスタの製造工程を示す断面図。
【図１２】（ａ）〜（ｃ）は、それぞれ第１の実施の形態に係る半導体装置に含まれる不揮発性記憶素子、抵抗素子、およびトランジスタの製造工程を示す断面図。
【図１３】（ａ）〜（ｃ）は、それぞれ第１の実施の形態に係る半導体装置に含まれる不揮発性記憶素子、抵抗素子、およびトランジスタの製造工程を示す断面図。
【図１４】（ａ）〜（ｃ）は、それぞれ第２の実施の形態に係る半導体装置に含まれる不揮発性記憶素子、抵抗素子、およびトランジスタの垂直断面図。
【図１５】第２の実施の形態に係る不揮発性記憶素子の垂直断面図。
【図１６】（ａ）〜（ｃ）は、それぞれ第２の実施の形態に係る半導体装置に含まれる不揮発性記憶素子、抵抗素子、およびトランジスタの製造工程を示す断面図。
【発明を実施するための形態】
【０００９】
〔第１の実施の形態〕
（半導体装置の構成）
図１Ａは、第１の実施の形態に係る半導体装置に含まれる不揮発性記憶素子１００の上面図である。図１Ｂ（ａ）、（ｂ）は、それぞれ第１の実施の形態に係る半導体装置に含まれる抵抗素子２００およびトランジスタ３００の上面図である。
【００１０】
また、図２（ａ）〜（ｃ）は、それぞれ図１Ａの線分ＡＡに沿った不揮発性記憶素子１００の垂直断面図、図１Ｂ（ａ）の線分ＣＣに沿った抵抗素子２００の垂直断面図、および図１Ｂ（ｂ）の線分ＥＥに沿ったトランジスタ３００の垂直断面図である。
【００１１】
図３Ａは、図１Ａの線分ＢＢに沿った不揮発性記憶素子１００の垂直断面図である。図３Ｂは、図１Ｂ（ａ）の線分ＤＤに沿った抵抗素子２００の垂直断面図である。図３Ｃは、図１Ｂ（ｂ）の線分ＦＦに沿ったトランジスタ３００の垂直断面図である。
【００１２】
本実施の形態の半導体装置は、半導体基板１上に形成された不揮発性記憶素子１００、抵抗素子２００、およびトランジスタ３００を有する。不揮発性記憶素子１００は、スタックド・ゲート型のセルトランジスタを有するＮＡＮＤ型メモリ素子である。抵抗素子２００およびトランジスタ３００は、それぞれ周辺回路領域に形成される素子である。
【００１３】
半導体基板１上の不揮発性記憶素子１００、抵抗素子２００、およびトランジスタ３００が形成される素子領域は、素子分離絶縁膜２により分離される。また、不揮発性記憶素子１００、抵抗素子２００、およびトランジスタ３００上には絶縁層３が形成される。
【００１４】
不揮発性記憶素子１００は、ソース・ドレイン領域１０１を介して図中のＸ方向に直列接続されたスタックド・ゲート型の複数のメモリセルトランジスタ１１０と、複数のメモリセルトランジスタ１１０の両端にソース・ドレイン領域１０１を介して接続された選択トランジスタ１２０を有する。なお、Ｘ方向をビット線方向と称する場合もある。また、Ｙ方向をワード線方向と称する場合もある。
【００１５】
隣接する二つの選択トランジスタ１２０を接続するソース・ドレイン領域１０１にはコンタクトプラグ１０２が接続される。コンタクトプラグ１０２は、上層のビット線またはソース線（図示しない）に接続される。
【００１６】
メモリセルトランジスタ１１０は、半導体基板１上のトンネル絶縁膜１１１、トンネル絶縁膜１１１上の浮遊ゲート１１２、浮遊ゲート１１２上のＩＦＤ（Inter Floating-Gate Dielectric）膜１１３、ＩＦＤ膜１１３上の上部ゲート電極１１４、上部ゲート電極１１４上のＩＰＤ（Inter Poly-Si Dielectric）膜１１５、およびＩＰＤ膜１１５上の制御ゲート１１６を有する。
【００１７】
図中のＹ方向において、ＩＰＤ膜１１５は隣接するメモリセルトランジスタ１１０間においても連続して形成されている。詳細には、ＩＰＤ膜１１５は、上部ゲート電極１１４の上面から上部ゲート電極１１４の側面、ＩＦＤ膜１１３の側面、浮遊ゲート１１４の上部側面及び素子分離絶縁膜２の上面に連続して形成されている。このように、ＩＰＤ膜１１５が、上部ゲート電極１１４の側面及び浮遊ゲート１１２の上部側面に形成されることにより、いわゆる、カップリング比を大きくすることができる。
【００１８】
トンネル絶縁膜１１１は、ＦＮ（Fowler-Nordheim）トンネル膜として機能する。ＦＮトンネル膜は、ＦＮトンネリングによる電荷の透過が支配的となる厚さを有する絶縁膜である。トンネル絶縁膜１１１の厚さは、例えば、ＥＯＴ（Equivalent Oxide Thickness）換算、即ち、シリコン酸化膜厚換算で、３ｎｍ以上である。好ましくは、トンネル絶縁膜１１１の厚さは書き込み及び消去動作時以外で電荷の透過が起きないように、ＥＴＯ換算で７〜８ｎｍである。
【００１９】
浮遊ゲート１１２は、電荷を蓄積するための電荷蓄積層として機能する。
【００２０】
本実施形態のＩＦＤ膜１１３は、電荷が浮遊ゲート１１２から上部ゲート電極１１４へと通り抜けるのをブロックする電荷ブロック膜として機能する。ＩＦＤ膜１１３の厚さは、例えば、ＥＯＴ換算で、トンネル絶縁膜１１１よりも厚くする方が好ましい。
【００２１】
上部ゲート電極１１４は、浮遊ゲート１１２と同じパターンを有する。浮遊ゲート１１２から上部ゲート電極１１４への電荷の移動はＩＦＤ膜１１３によりブロックされるため、上部ゲート電極１１４には電荷はほとんど蓄積されない。メモリセルトランジスタ１１０の電荷蓄積層としての役割は、主に浮遊ゲート１１２が担う。
【００２２】
ＩＰＤ膜１１５は、浮遊ゲート１１２に注入された電荷が、制御ゲート１１６へと通り抜けるのをブロックする電荷ブロック膜として機能する。
【００２３】
制御ゲート１１６は、Ｙ方向において隣接するメモリセルトランジスタ１１０を共通接続するように形成され、ワード線を構成する。この制御ゲート１１６はメモリセルトランジスタ１１０を制御するための制御電極として機能する。
【００２４】
不揮発性記憶素子１００のデータの書き込みや読み出しを行う際には、アレイ配置されたメモリセルトランジスタ１１０の中から、書き込み対象または読み出し対象となるメモリセルトランジスタ（選択セル）が選択され、選択セルおよび非選択セルにそれぞれ所定の電位が印加される。選択セルへのデータの書き込みの際には、半導体基板１から選択セルの浮遊ゲート１１２に電荷が注入され、蓄積される。
【００２５】
メモリセルトランジスタ１１０においては、浮遊ゲート１１２の上部側面にＩＰＤ膜１１５が接しているため、制御ゲート１１６に電圧を加えることにより、電荷が半導体基板１からトンネル絶縁膜１１１を貫通して浮遊ゲート１１２に蓄積される。また、浮遊ゲート１１２の上にＩＤＦ膜１１３および上部ゲート電極１１４が配置されることにより、浮遊ゲート１１２から制御ゲート１１６への電荷抜けを効果的に抑制することができる。
【００２６】
選択トランジスタ１２０は、半導体基板１上のゲート絶縁膜１２１、ゲート絶縁膜１２１上の下層電極１２２、下層電極１２２上の絶縁膜１２３、絶縁膜１２３上の中層電極１２４、中層電極１２４上の絶縁膜１２５、および絶縁膜１２５上の上層電極１２６を有する。
【００２７】
上層電極１２６、中層電極１２４、および下層電極１２２は、上層電極１２６の接続部１２７を介して電気的に接続され、選択ゲート電極として機能する。なお、接続部１２７の底部は下層電極１２２中に存在する。
【００２８】
抵抗素子２００は、半導体基板１上の絶縁膜２０１、絶縁膜２０１上の非導通層２０２、非導通層２０２上の絶縁膜２０３、絶縁膜２０３上の導通層２０４、導通層２０４上の絶縁膜２０５、および絶縁膜２０５上の電極２０６Ａ、２０６Ｂを有する。また、電極２０６Ａ、２０６Ｂにはそれぞれコンタクトプラグ２０８Ａ、Ｂが接続される。
【００２９】
コンタクトプラグ２０８Ａ、Ｂはそれぞれ上層の配線（図示しない）に接続されており、電流は導通層２０４および電極２０６Ａ、２０６Ｂを介してこれらの配線間を流れる。導通層２０４は抵抗として機能する。電極２０６Ａと導通層２０４は、電極２０６Ａの接続部２０７Ａを介して電気的に接続される。なお、接続部２０７Ａ、２０７Ｂの底部は導電層２０４中に存在する。また、接続部２０７Ａ、２０７Ｂの底部は絶縁膜２０３の上面と接していても良いし、絶縁膜２０３中に存在していても良い。すなわち、接続部２０７Ａ、２０７Ｂが非導通層２０２と直接接していなければ良い。また、接続部２０７Ａ、２０７Ｂの底部は、接続部１２７の底部より高い位置に有ると言える。電極２０６Ｂと導通層２０４は、電極２０６Ｂの接続部２０７Ｂを介して電気的に接続される。一方、非導通層２０２は導通層２０４と絶縁されており、抵抗として機能しない。
【００３０】
トランジスタ３００は、半導体基板１上のゲート絶縁膜３０１、ゲート絶縁膜３０１上の下層電極３０２、下層電極３０２上の絶縁膜３０３、絶縁膜３０３上の中層電極３０４、中層電極３０４上の絶縁膜３０５、絶縁膜３０５上の上層電極３０６、および半導体基板１中のゲート絶縁膜３０１の両側のソース・ドレイン領域３０９を有する。また、上層電極３０６およびソース・ドレイン領域３０９にはコンタクトプラグ３０８Ａ、３０８Ｂがそれぞれ接続される。
【００３１】
上層電極３０６、中層電極３０４、および下層電極３０２は、上層電極３０６の接続部３０７を介して電気的に接続され、ゲート電極として機能する。なお、接続部３０７の底部の位置は、下層電極３０２中に存在する。また、接続部３０７の底部は、接続部１２７の底部とほぼ同じ位置に有ると言える。
【００３２】
半導体基板１は、例えば、Ｓｉ系結晶からなる。
【００３３】
素子分離絶縁膜２は、酸化シリコン等の絶縁材料からなり、例えば、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００３４】
絶縁層３は、酸化シリコン等の絶縁材料からなる。
【００３５】
メモリセルトランジスタ１１０のトンネル絶縁膜１１１、選択トランジスタ１２０のゲート絶縁膜１２１、およびトランジスタ３００のゲート絶縁膜３０１は、同じ材料からなり、ほぼ同じ厚さを有する。なお、図示していないが、不揮発性記憶素子１００はトランジスタ３００よりも駆動電圧の高いトランジスタ（以下、「高耐圧トランジスタ」と称する）を有する場合がある。この高耐圧トランジスタのゲート絶縁膜は、膜厚がトンネル絶縁膜１１１及びゲート絶縁膜１２１の膜厚と異なる場合がある。
【００３６】
抵抗素子２００の絶縁膜２０１は、例えば、シリコン酸化膜である。また、絶縁膜２０１は、抵抗素子２００の導電層２０４に印加される電圧による半導体基板１への電荷の透過を防ぐために十分な厚さを有することが求められるため、トンネル絶縁膜１１１、ゲート絶縁膜１２１、およびゲート絶縁膜３０１よりも厚いことが好ましい。なお、絶縁膜２０１と高耐圧トランジスタのゲート絶縁膜は、同じ材料からなり、ほぼ同じ厚さを有する場合がある。
【００３７】
メモリセルトランジスタ１１０の浮遊ゲート１１２、選択トランジスタ１２０の下層電極１２２、抵抗素子２００の非導通層２０２、およびトランジスタ３００の下層電極３０２は、同時に形成された多結晶シリコン膜等をパターニングすることにより形成され、同じ材料からなり、ほぼ同じ厚さを有する。
【００３８】
メモリセルトランジスタ１１０のＩＦＤ膜１１３、選択トランジスタ１２０の絶縁膜１２３、抵抗素子２００の絶縁膜２０３、およびトランジスタ３００の絶縁膜３０３は、同時に形成されたシリコン酸化膜等をパターニングすることにより形成され、同じ材料からなり、ほぼ同じ厚さを有する。
【００３９】
メモリセルトランジスタ１１０の上部ゲート電極１１４、選択トランジスタ１２０の中層電極１２４、抵抗素子２００の導通層２０４、およびトランジスタ３００の中層電極３０４は、同時に形成された多結晶シリコン膜等をパターニングすることにより形成され、同じ材料からなり、ほぼ同じ厚さを有する。
【００４０】
メモリセルトランジスタ１１０のＩＰＤ膜１１５、選択トランジスタ１２０の絶縁膜１２５、抵抗素子２００の絶縁膜２０５、およびトランジスタ３００の絶縁膜３０５は、同時に形成されたＯＮＯ膜（２層のシリコン酸化膜とその間のシリコン窒化膜からなる積層膜）等をパターニングすることにより形成され、同じ材料からなり、ほぼ同じ厚さを有する。
【００４１】
メモリセルトランジスタ１１０の制御ゲート１１６、選択トランジスタ１２０の上層電極１２６、抵抗素子２００の電極２０６Ａ、２０６Ｂ、およびトランジスタ３００の上層電極３０６は、同時に形成された多結晶シリコン膜等をパターニングすることにより形成され、同じ材料からなり、ほぼ同じ厚さを有する。
【００４２】
コンタクトプラグ１０２、２０８Ａ、２０８Ｂ、３０８Ａ、３０８Ｂは、Ｗ等の導電材料からなる。また、コンタクトプラグ１０２、２０８Ａ、２０８Ｂ、３０８Ａ、３０８Ｂの底面にバリアメタルが形成されていてもよい。
【００４３】
なお、本実施の形態では、メモリセルトランジスタ１１０は上部ゲート電極１１４および浮遊ゲート１１２からなる２層構造の浮遊ゲートを有するが、３層以上の多層構造の浮遊ゲートを有してもよい。メモリセルトランジスタ１１０の浮遊ゲートがＮ層（Ｎは２以上の整数）構造である場合、メモリセルトランジスタ１１０はＮ−１層のＩＦＤ膜を含み、浮遊ゲートとＩＦＤ膜とが交互に積層される。
【００４４】
メモリセルトランジスタ１１０の浮遊ゲートがＮ層構造である場合、抵抗素子２００はＮ−１層の非導通層と、その上の１層の導通層を含む。また、トランジスタ３００は、全ての層が互いに電気的に接続されたＮ層のゲート電極を含む。
【００４５】
以下に、本実施の形態に係る半導体装置の製造方法の一例を示す。
【００４６】
（半導体装置の製造）
図４〜図１３は、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。図４（ａ）〜１３（ａ）は、図２（ａ）の断面に対応する断面を表す。図４（ｂ）〜１３（ｂ）は、図２（ｂ）の断面に対応する断面を表す。図４（ｃ）〜１３（ｃ）は、図２（ｃ）の断面に対応する断面を表す。なお、本製造方法ではメモリセルトランジスタ１１０、選択トランジスタ１２０及びトランジスタ３００がｎ型トランジスタである場合を例に挙げて説明する。
【００４７】
まず、図４（ａ）〜（ｃ）に示すように、ｐ型の半導体基板１上に、膜１０Ａ、１０Ｂ、１１、１２、１３、および犠牲膜１４を形成する。その後、ｐ型の不純物を半導体基板１に注入しｐ形ウェル（図示せず）を形成する。なお、ｐ型ウェルは形成されない場合もある。
【００４８】
膜１０Ａは、半導体基板１上の抵抗素子２００の領域に形成される。膜１０Ｂは、半導体基板１上の不揮発性記憶素子１００およびトランジスタ３００の領域に形成される。膜１０Ａは、後の工程で抵抗素子２００の絶縁膜２０１に加工される膜であり、膜１０Ｂは、メモリセルトランジスタ１１０のトンネル絶縁膜１１１、選択トランジスタ１２０のゲート絶縁膜１２１、およびトランジスタ３００のゲート絶縁膜３０１に加工される膜である。ここで、膜１０Ａを膜１０Ｂよりも厚く形成すれば、抵抗素子２００の導電層２０４に印加した電圧による半導体基板１への電荷の透過を効果的に防止することができる。
【００４９】
膜１０Ａは、例えば、厚さ３５〜４０ｎｍのシリコン酸化膜であり、半導体基板１の表面を酸化することにより形成される。膜１０Ｂは、例えば、厚さ７〜９ｎｍのシリコン酸化膜であり、膜１０Ａの不揮発性記憶素子１００の領域上の部分を選択的に除去した後、その領域の半導体基板１の表面を再び酸化することにより形成される。
【００５０】
膜１１は、例えば、厚さ５０〜８０ｎｍの高濃度のｎ型不純物をドーピングした多結晶シリコン膜であり、膜１０Ａ、１０Ｂ上に形成される。膜１２は、例えば、厚さ１０ｎｍのシリコン酸化膜であり、膜１１上に形成される。膜１３は、例えば、厚さ２０〜４０ｎｍの高濃度のｎ型不純物をドーピングした多結晶シリコン膜であり、膜１２上に形成される。犠牲膜１４は、例えば、厚さ５０〜１００ｎｍのシリコン窒化膜であり、膜１３上に形成される。
【００５１】
次に、図５（ａ）〜（ｃ）に示すように、フォトリソグラフィを用いて犠牲膜１４上にレジストマスク１５を形成する。レジストマスク１５は、不揮発性記憶素子１００、抵抗素子２００、およびトランジスタ３００の素子領域のパターンを有する。なお、犠牲膜１４とレジストマスク１５の間にハードマスクを形成してもよい。
【００５２】
次に、図６（ａ）〜（ｃ）に示すように、レジストマスク１５をエッチングマスクとして用いて膜１３、１２、１１、１０Ａ、１０Ｂ、および半導体基板１をエッチングし、レジストマスク１５のパターンを転写する。これにより、半導体基板１中に素子分離溝５が形成される。エッチングは、ＲＩＥ（Reactive Ion Etching）等により行われる。
【００５３】
次に、図７（ａ）〜（ｃ）に示すように、素子分離溝５中に素子分離絶縁膜２を形成する。素子分離絶縁膜２は、半導体基板１上の全面に酸化シリコン等の絶縁材料を、例えば、ＣＶＤ（Chemical Vapor Deposition）により堆積させた後、犠牲膜１４をストッパとして用いてこの絶縁材料にＣＭＰ（Chemical Mechanical Polishing）を施すことにより形成される。
【００５４】
次に、図８（ａ）〜（ｃ）に示すように、不揮発性記憶素子１００の領域の素子分離絶縁膜２を選択的にエッチングし、上面の高さを下げる。上面の高さは、膜１１の下面の高さよりも１０〜３０ｎｍ高い位置に設定される。一方、抵抗素子２００およびトランジスタ３００の領域において、素子分離絶縁膜２はエッチングされない。すなわち、不揮発性記憶素子１００の領域の素子分離絶縁膜２を選択的にエッチングする際には、抵抗素子２００及びトランジスタ３００の領域をレジスト膜などで覆い、抵抗素子２００及びトランジスタ３００の領域における素子分離絶縁膜２をエッチングしないようにする。
【００５５】
次に、図９（ａ）〜（ｃ）に示すように、過熱したリン酸等を用いて犠牲膜１４を除去する。
【００５６】
次に、図１０（ａ）〜（ｃ）に示すように、半導体基板１上の全面に膜１６、１７を形成する。
【００５７】
膜１６は、例えば、ＯＮＯ膜であり、膜１１、１２、１３の露出した表面を覆うように形成される。その結果、膜１６は膜１３の上面だけでなく、膜１３の上面から膜１３、１２、１１の露出した側面、素子分離絶縁膜１２の上面に連続して形成されることになる。膜１７は、例えば、高濃度のｎ型不純物をドーピングした多結晶シリコン膜であり、膜１６上に形成される。その結果、膜１７は、Ｙ方向において隣接する膜１１、１３間に埋め込まれることになる。すなわち、膜１７は膜１６を介して、膜１１、１３に接しているといえる。
【００５８】
次に、図１１（ａ）〜（ｃ）に示すように、抵抗素子２００の領域の膜１７、１６、１３、およびトランジスタ３００の領域の膜１７、１６、１３、１２、１１をフォトリソグラフィおよびエッチングを用いて加工し、孔１８Ａ、１８Ｂを形成する。
【００５９】
孔１８Ａは電極２０６Ａの接続部２０７Ａを形成するための孔であり、底面の高さは膜１３の下面の高さと上面の高さの間にある。孔１８Ｂは上層電極３０６の接続部３０７を形成するための孔であり、底面の高さは膜１１の下面の高さと上面の高さの間にある。
【００６０】
孔１８Ａと孔１８Ｂは深さが異なるため、例えば、別工程のフォトリソグラフィにより形成される。また、孔１８Ａと孔１８Ｂの開口幅を意図的に変えることにより、エッチングレートの差を利用して深さの異なる孔１８Ａと孔１８Ｂを同時に形成することもできる。その結果、フォトリソグラフィの工程を統一することができ、製造工程を簡略化できる。
【００６１】
なお、図示しないが、孔１８Ａと同じ深さの電極２０６Ｂの接続部２０７Ｂを形成するための孔が孔１８Ａと同時に形成される。また、選択トランジスタ１２０のゲート電極において、孔１８Ｂと同じ深さの上層電極１２６の接続部１２７を形成するための孔が孔１８Ｂと同時に形成される。
【００６２】
次に、図１２（ａ）〜（ｃ）に示すように、膜１７上に、例えば多結晶シリコンを堆積させることにより、孔１８Ａ、１８Ｂ、接続部２０７Ｂのための孔、および接続部１２７のための孔を埋める。
【００６３】
これにより、膜１７の厚さが増すとともに、上層電極１２６の接続部１２７、電極２０６Ａ、２０６Ｂの接続部２０７Ａ、２０７Ｂ、および上層電極３０６の接続部３０７が形成される。
【００６４】
図１３（ａ）は、膜１７、１６、１３、１２、１１、１０にメモリセルトランジスタ１１０の制御ゲート１１６のパターン、および選択トランジスタ１２０のゲートパターンを転写した後の断面図である。
【００６５】
図１３（ｂ）は、膜１７に抵抗素子２００の電極パターンを転写した後の断面図である。
【００６６】
図１３（ｃ）は、膜１７、１６、１３、１２、１１、１０にトランジスタ３００のゲートパターンを転写した後の断面図である。
【００６７】
このゲートパターンを用いて、膜１７は、制御ゲート１１６、上層電極１２６、電極２０６Ａ、２０６Ｂ、および上層電極３０６に加工される。膜１６は、ＩＰＤ膜１１５、絶縁膜１２５、絶縁膜２０５、および絶縁膜３０５に加工される。膜１３は、上部ゲート電極１１４、中層電極１２４、導通層２０４、および中層電極３０４に加工される。膜１２は、ＩＦＤ膜１１３、絶縁膜１２３、絶縁膜２０３、および絶縁膜３０３に加工される。膜１１は、浮遊ゲート１１２、下層電極１２２、非導通層２０２、および下層電極３０２に加工される。膜１０Ａは、絶縁膜２０１に加工される。また、膜１０Ｂは、トンネル絶縁膜１１１、ゲート絶縁膜１２１、およびゲート絶縁膜３０１に加工される。この工程をゲート電極加工工程と称する場合がある。
【００６８】
その後、図１３（ａ）〜（ｃ）の断面には表れないが、不揮発性記憶素子１００の領域およびトランジスタ３００の領域の露出した素子領域にｎ型不純物を注入し、ソース・ドレイン領域１０１およびソース・ドレイン領域３０９をそれぞれ形成する。
【００６９】
その結果、不揮発性記憶素子１００、抵抗素子２００、およびトランジスタ３００が得られる。その後、不揮発性記憶素子１００、抵抗素子２００、およびトランジスタ３００上に絶縁層３を形成し、絶縁層３中にコンタクトプラグ１０２、２０８Ａ、２０８Ｂ、３０８Ａ、３０８Ｂを形成する。
【００７０】
〔第２の実施の形態〕
第２の実施の形態は、上部ゲート電極１１４およびＩＦＤ膜１１３が形成されない点において第１の実施の形態と異なる。
【００７１】
図１４（ａ）〜（ｃ）は、それぞれ第２の実施の形態に係る半導体装置に含まれる不揮発性記憶素子１００、抵抗素子２００、およびトランジスタ３００の垂直断面図である。図１４（ａ）〜（ｃ）は、それぞれ図２（ａ）〜（ｃ）の断面に対応する断面を表す。
【００７２】
また、図１５は、第２の実施の形態に係る不揮発性記憶素子１００の垂直断面図である。図１５は、図３Ａの断面に対応する断面を表す。
【００７３】
図１４（ａ）、１５に示すように、不揮発性記憶素子１００のメモリセルトランジスタ１１０には上部ゲート電極１１４およびＩＦＤ膜１１３が含まれず、ＩＰＤ膜１１５が浮遊ゲート１１２上に直接形成される。すなわち、Ｙ方向において、ＩＰＤ膜１１５は浮遊ゲート１１２の上面から上部側面に連続して形成されている。また、選択トランジスタ１２０には中層電極１２４および絶縁膜１２３が含まれず、絶縁膜１２５が下層電極１２２上に直接形成される。
【００７４】
なお、上部ゲート電極１１４が含まれない場合であっても、浮遊ゲート１１２を厚くすることより浮遊ゲート全体の厚さを増すことができる。この場合も、導通層２０４の厚さは変わらないため、抵抗素子２００の電気抵抗が低下するおそれはない。
【００７５】
以下に、本実施の形態に係る半導体装置の製造方法の一例を示す。
【００７６】
まず、図４〜８に示される不揮発性記憶素子１００の領域の素子分離絶縁膜２の上面の高さを下げるまでの工程を第１の実施の形態と同様に行う。
【００７７】
次に、図１６（ａ）〜（ｃ）に示すように、不揮発性記憶素子１００の領域の犠牲膜１４、および膜１３、１２を除去する。なお、素子分離絶縁膜２、犠牲膜１４、および膜１３、１２を同時にエッチングできる条件を用いて、素子分離絶縁膜２のエッチングと犠牲膜１４、および膜１３、１２の除去を同時に行ってもよい。
【００７８】
その後、抵抗素子２００の領域およびトランジスタ３００の領域の犠牲膜１４を除去し、膜１６を形成する工程以降の工程を第１の実施の形態と同様に行う。
【００７９】
（実施の形態の効果）
第１および第２の実施の形態によれば、メモリセルトランジスタ１１０の浮遊ゲート１１２を厚く形成した場合であっても、抵抗素子２００の抵抗として機能する導通層２０４の厚さが増すことはない。これにより、メモリセルトランジスタ１１０の制御ゲートと浮遊ゲートのカップリング比を増加させるために、浮遊ゲート１１２の膜厚を厚くしても、抵抗素子２００の抵抗値が低くなることはない。その結果、抵抗素子２００の抵抗体の長さを長くする必要が無い。
【００８０】
すなわち、周辺回路の抵抗素子の抵抗部とメモリセルトランジスタの浮遊ゲートの厚さを独立して設定することができる。その結果、抵抗素子の素子面積を大きくすることなく、メモリセルトランジスタ１１０のカップリング比を上げることが可能となる。
【００８１】
また、第２の実施の形態によれば、ＩＰＤ膜１１３が浮遊ゲート１１２の上部側面だけでなく、浮遊ゲート１１２の上面にも形成されている。その結果、さらにカップリング比を向上させることができる。
【００８２】
また、Ｘ方向において、メモリセルトランジスタ１１０のゲート電極の高さを、ＩＦＤ膜１１３及び上部ゲート電極１１４の厚さの和分だけ低くすることができる。その結果、図１３に示すようなゲート電極加工工程において、メモリセルトランジスタ１１０のゲート電極の加工が容易になる。
【００８３】
本発明は、第１および第２の実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、第１および第２の実施の形態においては、ＮＡＮＤ型メモリ素子である不揮発性記憶素子１００が用いられるが、スタックド・ゲート型のセルトランジスタを有する他種の不揮発性記憶素子を用いてもよい。ＮＯＲ型メモリ素子のように、選択トランジスタを有さないメモリ素子を不揮発性記憶素子として用いてもよい。
【００８４】
また、本発明の半導体装置の製造工程における各工程の順序は、第１および第２の実施の形態に示されるものに限定されない。
【符号の説明】
【００８５】
１  半導体基板、  １１、１２、１３  膜、  １００  不揮発性記憶素子、  １１０  メモリセルトランジスタ、  １１２  浮遊ゲート、  １１３  ＩＦＤ膜、  １１４  上部ゲート電極、  ２００  抵抗素子、  ２０２  非導通層、  ２０３  絶縁膜、  ２０４  導通層、  ３００  トランジスタ、  ３０２  下層電極、  ３０４  中層電極
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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