(57)【要約】【課題】フリップフロップにおけるアクティブ領域のレイアウトの凹凸を低減する。【解決手段】半導体チップには、クロック領域ＣＲ１、ラッチ領域ＬＲ１およびバッファ領域ＢＲ１が設けられ、クロック領域ＣＲ１にはアクティブ領域ＡＫ５、ＡＫ６が形成され、ラッチ領域ＬＲ１にはアクティブ領域ＡＫ１、ＡＫ２が形成され、バッファ領域ＢＲ１にはアクティブ領域ＡＫ３、ＡＫ４が形成され、アクティブ領域ＡＫ１〜ＡＫ６の幅をそれぞれにおいて均一の幅として分割されている。【選択図】      図３
2012238744.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に基づいて入力データの取り込みと保持を行うラッチ部と、前記ラッチ部に前記クロック信号を入力するクロック部とを備えるフリップフロップ回路が搭載された半導体集積回路であって、
前記フリップフロップ回路のアクティブ領域の幅を確保しつつ、かつ均一幅となるように、前記アクティブ領域が分割されていることを特徴とする半導体集積回路。
【請求項２】
前記ラッチ部のアクティブ領域と前記クロック部のアクティブ領域とは互いに分割されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記ラッチ部に保持された入力データに基づいて出力データを出力するバッファ部をさらに備え、
前記ラッチ部のアクティブ領域と前記クロック部のアクティブ領域と前記バッファ部のアクティブ領域は互いに分割されていることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記ラッチ部において前記クロック信号が入力されるトランジスタに設けられた第１のゲート電極と、
前記クロック部のトランジスタに設けられ、第１のゲート電極と分割された第２のゲート電極と、
前記第１のゲート電極および前記第２のゲート電極の上層に配置され、前記第１のゲート電極と、前記第２のゲート電極とを接続する配線とを備えることを特徴とする請求項１から３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記ラッチ部は、横方向又は縦方向に互いに隣接配置されていることを特徴とする請求項１から４のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体集積回路に関する。
【背景技術】
【０００２】
従来のフリップフロップのレイアウトでは、ラッチ回路のアクティブ領域やインバータのアクティブ領域が連続して配置されるとともに、同一の信号が入力されるゲート電極は多結晶シリコンを引き回すことにより互いに接続されている。このため、このような引き回しに使用される多結晶シリコンを避けるために、フリップフロップのアクティブ領域のレイアウトに凹凸が発生し、トランジスタの微細化に伴って半導体製造プロセスに起因する特性ばらつきが現れている。
【０００３】
また、アクティブ領域のレイアウトの凹凸は、アクティブ領域およびその上に配置された多結晶シリコンによるストレスを誘発し、フリップフロップのディレイ、セットアップおよびホールドなどのタイミングばらつきを発生させる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２２１０９５号公報
【特許文献２】特開２００４−２４１５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態の目的は、フリップフロップにおけるアクティブ領域のレイアウトの凹凸を低減することが可能な半導体集積回路を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体集積回路によれば、クロック信号に基づいて入力データの取り込みと保持を行うラッチ部と、前記ラッチ部に前記クロック信号を入力するクロック部とを備えるフリップフロップ回路が搭載されている。このフリップフロップ回路において、前記フリップフロップのアクティブ領域の幅がそれぞれ等しくなるように前記アクティブ領域が分割されている。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る半導体集積回路の概略構成を示すブロック図である。
【図２】図２は、図１の半導体集積回路の回路構成を示す図である。
【図３】図３は、図１の半導体集積回路のゲート電極およびアクティブ領域のレイアウト構成を示す平面図である。
【図４】図４は、図３の半導体集積回路のラッチ部に配線を追加した時のレイアウト構成を示す平面図である。
【図５】図５は、図４の半導体集積回路のラッチ部とクロック部とバッファ部との間の配線を追加した時のレイアウト構成を示す平面図である。
【図６】図６は、第２実施形態に係る半導体集積回路のゲート電極およびアクティブ領域のレイアウト構成を示す平面図である。
【図７】図７は、図６の半導体集積回路のラッチ部に配線を追加した時のレイアウト構成を示す平面図である。
【図８】図８は、図７の半導体集積回路のラッチ部とクロック部とバッファ部との間の配線を追加した時のレイアウト構成を示す平面図である。
【図９】図９は、第３実施形態に係る半導体集積回路のゲート電極、アクティブ領域および配線のレイアウト構成を示す平面図である。
【図１０】図１０は、第４実施形態に係る半導体集積回路のゲート電極、アクティブ領域および配線のレイアウト構成を示す平面図である。
【図１１】図１１は、第５実施形態に係る半導体集積回路のゲート電極、アクティブ領域および配線のレイアウト構成を示す平面図である。
【発明を実施するための形態】
【０００８】
以下、実施形態に係る半導体集積回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る半導体集積回路の概略構成を示すブロック図、図２は、図１の半導体集積回路の回路構成を示す図である。
図１において、この半導体集積回路には、クロック信号Ｐ、ＰＮに基づいて入力データＤＡの取り込みと保持を行うラッチ部ＬＢ、ラッチ部ＬＢにクロック信号Ｐ、ＰＮを入力するクロック部ＣＢおよびラッチ部ＬＢに保持された入力データＤＡに基づいて出力データＱを出力するバッファ部ＦＢが設けられている。
【００１０】
ラッチ部ＬＢには、前回取り込まれた入力データＤＡをスレーブ部ＳＢに保持させたまま、今回取り込まれた入力データＤＡを保持するマスター部ＭＢおよびマスター部ＭＢに今回保持された入力データＤＡを取り込んで保持するスレーブ部ＳＢが設けられている。
【００１１】
マスター部ＭＢには、クロックドインバータ１、３およびインバータ２が設けられている。スレーブ部ＳＢには、トランスファーゲート４、クロックドインバータ６およびインバータ５が設けられている。バッファ部ＦＢにはインバータ７が設けられている。クロック部ＣＢにはインバータ８、９が設けられている。
【００１２】
そして、クロックドインバータ１、インバータ２、トランスファーゲート４、インバータ５、７は順次直列に接続されている。インバータ２の入力端子にはクロックドインバータ３の出力端子が接続され、インバータ２の出力端子にはクロックドインバータ３の入力端子が接続されている。インバータ５の入力端子にはクロックドインバータ６の出力端子が接続され、インバータ５の出力端子にはクロックドインバータ６の入力端子が接続されている。
【００１３】
そして、クロックドインバータ１、３、６およびトランスファーゲート４のクロック端子にはクロック信号Ｐ、ＰＮが入力される。また、入力データＤＡはクロックドインバータ１の入力端子に入力され、出力データＱはインバータ７の出力端子から出力される。
【００１４】
インバータ８、９は直列に接続されている。そして、クロック信号ＣＬＫはインバータ８の入力端子に入力され、クロック信号Ｐはインバータ９の出力端子から出力され、クロック信号ＰＮはインバータ８の出力端子から出力される。
【００１５】
そして、クロック信号ＣＬＫがインバータ８にて反転されることでクロック信号ＰＮが生成され、クロック信号ＣＬＫがインバータ８、９にて２回反転されることでクロック信号Ｐが生成される。
【００１６】
そして、クロック信号ＣＬＫがロウレベルになると、クロック信号Ｐはロウレベルになるととともに、クロック信号ＰＮはハイレベルになる。この時、クロックドインバータ１、６はオンするとともに、クロックドインバータ３およびトランスファーゲート４はオフし、入力データＤＡがクロックドインバータ１を介してマスター部ＭＢに取り込まれるととともに、インバータ５の出力がクロックドインバータ６にて反転されてからインバータ５の入力に帰還され、マスター部ＭＢから前回取り込んだ入力データＤＡがスレーブ部ＳＢに保持される。
【００１７】
クロック信号ＣＬＫがハイレベルになると、クロック信号Ｐはハイレベルになるととともに、クロック信号ＰＮはロウレベルになる。この時、クロックドインバータ１、６はオフするとともに、クロックドインバータ３およびトランスファーゲート４はオンし、インバータ２の出力がクロックドインバータ３にて反転されてからインバータ２の入力に帰還され、今回取り込んだ入力データＤＡがマスター部ＭＢに保持されるととともに、トランスファーゲート４を介してスレーブ部ＳＢに取り込まれる。
【００１８】
図２は、図１の半導体集積回路の回路構成を示す図である。
図２において、クロックドインバータ１には、Ｐチャンネル電界効果トランジスタＭＰ１、ＭＰ２およびＮチャンネル電界効果トランジスタＭＮ１、ＭＮ２が設けられている。
インバータ２には、Ｐチャンネル電界効果トランジスタＭＰ３およびＮチャンネル電界効果トランジスタＭＮ３が設けられている。クロックドインバータ３には、Ｐチャンネル電界効果トランジスタＭＰ４、ＭＰ５およびＮチャンネル電界効果トランジスタＭＮ４、ＭＮ５が設けられている。トランスファーゲート４には、Ｐチャンネル電界効果トランジスタＭＰ６およびＮチャンネル電界効果トランジスタＭＮ６が設けられている。インバータ５には、Ｐチャンネル電界効果トランジスタＭＰ７およびＮチャンネル電界効果トランジスタＭＮ７が設けられている。クロックドインバータ６には、Ｐチャンネル電界効果トランジスタＭＰ８、ＭＰ９およびＮチャンネル電界効果トランジスタＭＮ８、ＭＮ９が設けられている。インバータ７には、Ｐチャンネル電界効果トランジスタＭＰ１０およびＮチャンネル電界効果トランジスタＭＮ１０が設けられている。インバータ８には、Ｐチャンネル電界効果トランジスタＭＰ１１およびＮチャンネル電界効果トランジスタＭＮ１１が設けられている。インバータ９には、Ｐチャンネル電界効果トランジスタＭＰ１２およびＮチャンネル電界効果トランジスタＭＮ１２が設けられている。
【００１９】
そして、Ｐチャンネル電界効果トランジスタＭＰ１、ＭＰ２およびＮチャンネル電界効果トランジスタＭＮ１、ＭＮ２は順次直列に接続されている。Ｐチャンネル電界効果トランジスタＭＰ３およびＮチャンネル電界効果トランジスタＭＮ３は直列に接続されている。Ｐチャンネル電界効果トランジスタＭＰ４、ＭＰ５およびＮチャンネル電界効果トランジスタＭＮ４、ＭＮ５は順次直列に接続されている。Ｐチャンネル電界効果トランジスタＭＰ６およびＮチャンネル電界効果トランジスタＭＮ６は並列に接続されている。Ｐチャンネル電界効果トランジスタＭＰ７およびＮチャンネル電界効果トランジスタＭＮ７は直列に接続されている。Ｐチャンネル電界効果トランジスタＭＰ８、ＭＰ９およびＮチャンネル電界効果トランジスタＭＮ８、ＭＮ９は順次直列に接続されている。Ｐチャンネル電界効果トランジスタＭＰ１０およびＮチャンネル電界効果トランジスタＭＮ１０は直列に接続されている。Ｐチャンネル電界効果トランジスタＭＰ１１およびＮチャンネル電界効果トランジスタＭＮ１１は直列に接続されている。Ｐチャンネル電界効果トランジスタＭＰ１２およびＮチャンネル電界効果トランジスタＭＮ１２は直列に接続されている。
【００２０】
また、Ｐチャンネル電界効果トランジスタＭＰ２とＮチャンネル電界効果トランジスタＭＮ１との接続点は、Ｐチャンネル電界効果トランジスタＭＰ３のゲートおよびＮチャンネル電界効果トランジスタＭＮ３のゲートに接続されている。Ｐチャンネル電界効果トランジスタＭＰ３とＮチャンネル電界効果トランジスタＭＮ３との接続点は、Ｐチャンネル電界効果トランジスタＭＰ６とＮチャンネル電界効果トランジスタＭＮ６との一方の接続点に接続されている。Ｐチャンネル電界効果トランジスタＭＰ６とＮチャンネル電界効果トランジスタＭＮ６との他方の接続点は、Ｐチャンネル電界効果トランジスタＭＰ７のゲートおよびＮチャンネル電界効果トランジスタＭＮ７のゲートに接続されている。Ｐチャンネル電界効果トランジスタＭＰ７とＮチャンネル電界効果トランジスタＭＮ７との接続点は、Ｐチャンネル電界効果トランジスタＭＰ１０のゲートおよびＮチャンネル電界効果トランジスタＭＮ１０のゲートに接続されている。
【００２１】
また、Ｐチャンネル電界効果トランジスタＭＰ３とＮチャンネル電界効果トランジスタＭＮ３との接続点は、Ｐチャンネル電界効果トランジスタＭＰ４のゲートおよびＮチャンネル電界効果トランジスタＭＮ５のゲートに接続されている。Ｐチャンネル電界効果トランジスタＭＰ５とＮチャンネル電界効果トランジスタＭＮ４との接続点は、Ｐチャンネル電界効果トランジスタＭＰ３のゲートおよびＮチャンネル電界効果トランジスタＭＮ３のゲートに接続されている。
【００２２】
また、Ｐチャンネル電界効果トランジスタＭＰ７とＮチャンネル電界効果トランジスタＭＮ７との接続点は、Ｐチャンネル電界効果トランジスタＭＰ８のゲートおよびＮチャンネル電界効果トランジスタＭＮ９のゲートに接続されている。Ｐチャンネル電界効果トランジスタＭＰ９とＮチャンネル電界効果トランジスタＭＮ８との接続点は、Ｐチャンネル電界効果トランジスタＭＰ７のゲートおよびＮチャンネル電界効果トランジスタＭＮ７のゲートに接続されている。Ｐチャンネル電界効果トランジスタＭＰ１１とＮチャンネル電界効果トランジスタＭＮ１１との接続点は、Ｐチャンネル電界効果トランジスタＭＰ１２のゲートおよびＮチャンネル電界効果トランジスタＭＮ１２のゲートに接続されている。
【００２３】
そして、入力データＤＡはＰチャンネル電界効果トランジスタＭＰ１のゲートおよびＮチャンネル電界効果トランジスタＭＮ２のゲートに入力される。クロック信号ＣＬＫはＰチャンネル電界効果トランジスタＭＰ１１のゲートおよびＮチャンネル電界効果トランジスタＭＮ１１のゲートに入力される。クロック信号ＣＬＫはＰチャンネル電界効果トランジスタＭＰ１１のゲートおよびＮチャンネル電界効果トランジスタＭＮ１１のゲートに入力される。クロック信号ＰはＰチャンネル電界効果トランジスタＭＰ２、ＭＰ９のゲートおよびＮチャンネル電界効果トランジスタＭＮ４、ＭＮ６のゲートに入力される。クロック信号ＰＮはＰチャンネル電界効果トランジスタＭＰ５、ＭＰ６のゲートおよびＮチャンネル電界効果トランジスタＭＮ１、ＭＮ８のゲートに入力される。
【００２４】
そして、クロック信号ＣＬＫがロウレベルになると、クロック信号Ｐはロウレベルになるととともに、クロック信号ＰＮはハイレベルになる。この時、Ｐチャンネル電界効果トランジスタＭＰ２、ＭＰ９およびＮチャンネル電界効果トランジスタＭＮ１、ＭＮ８がオンすることで、クロックドインバータ１、６はオンするとともに、Ｐチャンネル電界効果トランジスタＭＰ５、ＭＰ６およびＮチャンネル電界効果トランジスタＭＮ４、ＭＮ６がオフすることで、クロックドインバータ３およびトランスファーゲート４はオフする。このため、入力データＤＡがクロックドインバータ１を介してマスター部ＭＢに取り込まれるととともに、インバータ５の出力がクロックドインバータ６にて反転されてからインバータ５の入力に帰還され、マスター部ＭＢから前回取り込んだ入力データＤＡがスレーブ部ＳＢに保持される。
【００２５】
クロック信号ＣＬＫがハイレベルになると、クロック信号Ｐはハイレベルになるととともに、クロック信号ＰＮはロウレベルになる。この時、Ｐチャンネル電界効果トランジスタＭＰ２、ＭＰ９およびＮチャンネル電界効果トランジスタＭＮ１、ＭＮ８がオフすることで、クロックドインバータ１、６はオフするとともに、Ｐチャンネル電界効果トランジスタＭＰ５、ＭＰ６およびＮチャンネル電界効果トランジスタＭＮ４、ＭＮ６がオンすることで、クロックドインバータ３およびトランスファーゲート４はオンする。このため、インバータ２の出力がクロックドインバータ３にて反転されてからインバータ２の入力に帰還され、今回取り込んだ入力データＤＡがマスター部ＭＢに保持されるととともに、トランスファーゲート４を介してスレーブ部ＳＢに取り込まれる。
【００２６】
図３は、図１の半導体集積回路のゲート電極およびアクティブ領域のレイアウト構成を示す平面図、図４は、図３の半導体集積回路のラッチ部に配線を追加した時のレイアウト構成を示す平面図、図５は、図４の半導体集積回路のラッチ部とクロック部とバッファ部との間の配線を追加した時のレイアウト構成を示す平面図である。
図３〜図５において、半導体チップには、クロック領域ＣＲ１、ラッチ領域ＬＲ１およびバッファ領域ＢＲ１が設けられている。クロック領域ＣＲ１には、図２のインバータ８、９が形成されている。ラッチ領域ＬＲ１には、図２のクロックドインバータ１、３、６、トランスファーゲート４およびインバータ２が形成されている。バッファ領域ＢＲ１には、図２のインバータ５、７が形成されている。
【００２７】
すなわち、クロック領域ＣＲ１にはアクティブ領域ＡＫ５、ＡＫ６が形成され、ラッチ領域ＬＲ１にはアクティブ領域ＡＫ１、ＡＫ２が形成され、バッファ領域ＢＲ１にはアクティブ領域ＡＫ３、ＡＫ４が形成されている。そして、アクティブ領域ＡＫ１〜ＡＫ６は素子分離領域ＩＲ１を介して互いに分離されている。ここで、アクティブ領域ＡＫ１〜ＡＫ６は、各アクティブ領域ＡＫ１〜ＡＫ６の幅Ｗ１〜Ｗ６をそれぞれにおいて均一の幅となって、分割されている。なお、ここで言うアクティブ領域とは、拡散層とチャネル領域を言う。この拡散層は、電界効果トランジスタのソースおよびドレインを構成することができる。また、チャネル領域上にゲート電極を配置することで、電界効果トランジスタのゲートを構成することができる。また、各アクティブ領域ＡＫ１〜ＡＫ６の幅Ｗ１〜Ｗ６は、各アクティブ領域ＡＫ１〜ＡＫ６上のゲート幅に対応する。
【００２８】
そして、アクティブ領域ＡＫ１、ＡＫ３、ＡＫ５は横方向に並べて配置され、アクティブ領域ＡＫ２、ＡＫ４、ＡＫ６は横方向に並べて配置されている。アクティブ領域ＡＫ１、ＡＫ２は縦方向に並べて配置され、アクティブ領域ＡＫ３、ＡＫ４は縦方向に並べて配置され、アクティブ領域ＡＫ５、ＡＫ６は縦方向に並べて配置されている。
【００２９】
そして、アクティブ領域ＡＫ１、ＡＫ２を縦方向に横切るようにゲート電極Ｇ１、Ｇ５、Ｇ６、Ｇ１０が互いに並列に配置されている。アクティブ領域ＡＫ１を縦方向に横切るようにゲート電極Ｇ４がゲート電極Ｇ１、Ｇ５間に配置されている。アクティブ領域ＡＫ２を縦方向に横切るようにゲート電極Ｇ２がゲート電極Ｇ１、Ｇ５間に配置されている。ゲート電極Ｇ１、Ｇ４間でアクティブ領域ＡＫ１を縦方向に横切るとともに、ゲート電極Ｇ２、Ｇ５間でアクティブ領域ＡＫ２を縦方向に横切るようにゲート電極Ｇ３が配置されている。アクティブ領域ＡＫ１を縦方向に横切るようにゲート電極Ｇ７がゲート電極Ｇ６、Ｇ１０間に配置されている。アクティブ領域ＡＫ２を縦方向に横切るようにゲート電極Ｇ９がゲート電極Ｇ６、Ｇ１０間に配置されている。ゲート電極Ｇ７、Ｇ１０間でアクティブ領域ＡＫ１を縦方向に横切るとともに、ゲート電極Ｇ６、Ｇ９間でアクティブ領域ＡＫ２を縦方向に横切るようにゲート電極Ｇ８が配置されている。
【００３０】
また、アクティブ領域ＡＫ３、ＡＫ４を縦方向に横切るようにゲート電極Ｇ１１、Ｇ１２が互いに並列に配置されている。アクティブ領域ＡＫ５、ＡＫ６を縦方向に横切るようにゲート電極Ｇ１３、Ｇ１４が互いに並列に配置されている。なお、ゲート電極Ｇ１、Ｇ２、Ｇ４〜Ｇ６、Ｇ８〜Ｇ１４は直線状に構成し、ゲート電極Ｇ３、Ｇ８はクランク状に構成することができる。
【００３１】
そして、アクティブ領域ＡＫ１〜ＡＫ６において、ゲート電極Ｇ１〜Ｇ１４下にはチャネル領域が形成されるとともに、その両側には拡散層が形成されている。なお、アクティブ領域ＡＫ１、ＡＫ３、ＡＫ５はＰ型不純物拡散層、アクティブ領域ＡＫ２、ＡＫ４、ＡＫ６はＮ型不純物拡散層とすることができる。
【００３２】
ここで、アクティブ領域ＡＫ１において、ゲート電極Ｇ１下にはＰチャンネル電界効果トランジスタＭＰ１のチャネル領域が形成され、ゲート電極Ｇ３下にはＰチャンネル電界効果トランジスタＭＰ２のチャネル領域が形成され、ゲート電極Ｇ４下にはＰチャンネル電界効果トランジスタＭＰ５のチャネル領域が形成され、ゲート電極Ｇ５下にはＰチャンネル電界効果トランジスタＭＰ４のチャネル領域が形成され、ゲート電極Ｇ６下にはＰチャンネル電界効果トランジスタＭＰ３のチャネル領域が形成され、ゲート電極Ｇ７下にはＰチャンネル電界効果トランジスタＭＰ６のチャネル領域が形成され、ゲート電極Ｇ８下にはＰチャンネル電界効果トランジスタＭＰ９のチャネル領域が形成され、ゲート電極Ｇ１０下にはＰチャンネル電界効果トランジスタＭＰ８のチャネル領域が形成されている。
【００３３】
アクティブ領域ＡＫ２において、ゲート電極Ｇ１下にはＮチャンネル電界効果トランジスタＭＮ２のチャネル領域が形成され、ゲート電極Ｇ２下にはＮチャンネル電界効果トランジスタＭＮ１のチャネル領域が形成され、ゲート電極Ｇ３下にはＮチャンネル電界効果トランジスタＭＮ４のチャネル領域が形成され、ゲート電極Ｇ５下にはＮチャンネル電界効果トランジスタＭＮ５のチャネル領域が形成され、ゲート電極Ｇ６下にはＮチャンネル電界効果トランジスタＭＮ３のチャネル領域が形成され、ゲート電極Ｇ８下にはＮチャンネル電界効果トランジスタＭＮ６のチャネル領域が形成され、ゲート電極Ｇ９下にはＮチャンネル電界効果トランジスタＭＮ８のチャネル領域が形成され、ゲート電極Ｇ１０下にはＮチャンネル電界効果トランジスタＭＮ９のチャネル領域が形成されている。
【００３４】
アクティブ領域ＡＫ３において、ゲート電極Ｇ１１下にはＰチャンネル電界効果トランジスタＭＰ７のチャネル領域が形成され、ゲート電極Ｇ１２下にはＰチャンネル電界効果トランジスタＭＰ１０のチャネル領域が形成されている。
【００３５】
アクティブ領域ＡＫ４において、ゲート電極Ｇ１１下にはＮチャンネル電界効果トランジスタＭＮ７のチャネル領域が形成され、ゲート電極Ｇ１２下にはＮチャンネル電界効果トランジスタＭＮ１０のチャネル領域が形成されている。
【００３６】
アクティブ領域ＡＫ５において、ゲート電極Ｇ１３下にはＰチャンネル電界効果トランジスタＭＰ１１のチャネル領域が形成され、ゲート電極Ｇ１４下にはＰチャンネル電界効果トランジスタＭＰ１２のチャネル領域が形成されている。
【００３７】
アクティブ領域ＡＫ６において、ゲート電極Ｇ１３下にはＮチャンネル電界効果トランジスタＭＮ１１のチャネル領域が形成され、ゲート電極Ｇ１４下にはＮチャンネル電界効果トランジスタＭＮ１２のチャネル領域が形成されている。
【００３８】
アクティブ領域ＡＫ１〜ＡＫ６を間にして配線Ｈ１、Ｈ２が横方向に並列に配置されている。なお、配線Ｈ１は電源電位ＶＤＤＣを配電し、配線Ｈ２は電源電位ＶＳＳＣを配電することができる。
【００３９】
ゲート電極Ｇ１の左側のアクティブ領域ＡＫ１の拡散層は、配線Ｈ８を介して配線Ｈ１に接続されている。ゲート電極Ｇ１の左側のアクティブ領域ＡＫ２の拡散層は、配線Ｈ９を介して配線Ｈ２に接続されている。ゲート電極Ｇ１は配線Ｈ１０に接続されている。ゲート電極Ｇ３、Ｇ４間のアクティブ領域ＡＫ１の拡散層は、配線Ｈ１１に接続されている。ゲート電極Ｇ３、Ｇ４間のアクティブ領域ＡＫ２の拡散層は、配線Ｈ１７を介してゲート電極Ｇ６に接続されている。配線Ｈ１１は配線Ｈ３０を介して配線Ｈ１７に接続されている。ゲート電極Ｇ５は配線Ｈ１４を介してゲート電極Ｇ６、Ｇ７間のアクティブ領域ＡＫ１の拡散層に接続されている。ゲート電極Ｇ６、Ｇ８間のアクティブ領域ＡＫ２の拡散層は配線Ｈ１９に接続されている。配線Ｈ１４は配線Ｈ３２を介して配線Ｈ１９に接続されている。ゲート電極Ｇ５、Ｇ６間のアクティブ領域ＡＫ１の拡散層は配線Ｈ１３を介して配線Ｈ１に接続されている。ゲート電極Ｇ５、Ｇ６間のアクティブ領域ＡＫ２の拡散層は配線Ｈ１８を介して配線Ｈ２に接続されている。
【００４０】
ゲート電極Ｇ１０の右側のアクティブ領域ＡＫ１の拡散層は、配線Ｈ２３を介して配線Ｈ１に接続されている。ゲート電極Ｇ１０の右側のアクティブ領域ＡＫ２の拡散層は、配線Ｈ２４を介して配線Ｈ２に接続されている。ゲート電極Ｇ１０は配線Ｈ２２に接続されている。ゲート電極Ｇ７、Ｇ８間のアクティブ領域ＡＫ１の拡散層は、配線Ｈ２１を介してゲート電極Ｇ８、Ｇ９間のアクティブ領域ＡＫ２の拡散層に接続されている。
【００４１】
ゲート電極Ｇ２は配線Ｈ１２に接続されている。ゲート電極Ｇ９は配線Ｈ２０に接続されている。ゲート電極Ｇ４は配線Ｈ１５を介してゲート電極Ｇ７に接続されている。配線Ｈ１２は配線Ｈ３１を介して配線Ｈ１５に接続され、配線Ｈ２０は配線Ｈ３３を介して配線Ｈ１５に接続されている。ゲート電極Ｇ３は配線Ｈ１６を介してゲート電極Ｇ８に接続されている。
【００４２】
ゲート電極Ｇ１４は、配線Ｈ３を介してゲート電極Ｇ１３の左側のアクティブ領域ＡＫ５、ＡＫ６の拡散層に接続されている。ゲート電極Ｇ１３は配線Ｈ４に接続されている。ゲート電極Ｇ１３、Ｇ１４間のアクティブ領域ＡＫ５の拡散層は、配線Ｈ５を介して配線Ｈ１に接続されている。ゲート電極Ｇ１３、Ｇ１４間のアクティブ領域ＡＫ６の拡散層は、配線Ｈ６を介して配線Ｈ２に接続されている。ゲート電極Ｇ１４の右側のアクティブ領域ＡＫ５の拡散層は、配線Ｈ７を介してゲート電極Ｇ１４の右側のアクティブ領域ＡＫ６の拡散層に接続されている。
【００４３】
ゲート電極Ｇ１２は、配線Ｈ２５を介してゲート電極Ｇ１１の左側のアクティブ領域ＡＫ３、ＡＫ４の拡散層に接続されている。ゲート電極Ｇ１１は配線Ｈ２８に接続されている。ゲート電極Ｇ１１、Ｇ１２間のアクティブ領域ＡＫ３の拡散層は、配線Ｈ２６を介して配線Ｈ１に接続されている。ゲート電極Ｇ１１、Ｇ１２間のアクティブ領域ＡＫ４の拡散層は、配線Ｈ２７を介して配線Ｈ２に接続されている。ゲート電極Ｇ１２の右側のアクティブ領域ＡＫ３の拡散層は、配線Ｈ２９を介してゲート電極Ｇ１２の右側のアクティブ領域ＡＫ４の拡散層に接続されている。
【００４４】
配線Ｈ７は、配線Ｈ３４を介して配線Ｈ３１に接続されている。配線Ｈ３は、配線Ｈ３５を介して配線Ｈ１２に接続されている。配線Ｈ２５は、配線Ｈ３６を介して配線Ｈ２２に接続されている。配線Ｈ２８は、配線Ｈ３７を介して配線Ｈ２１に接続されている。
【００４５】
なお、ゲート電極Ｇ１〜Ｇ１４は、例えば、多結晶シリコンにて構成することができる。配線Ｈ１〜Ｈ３７は、ＡｌまたはＣｕなどの金属にて構成することができる。また、配線Ｈ１〜Ｈ３７は、ゲート電極Ｇ１〜Ｇ１４の上層に配置することができる。また、配線Ｈ１〜Ｈ３７は、多層配線を用いることができ、例えば、配線Ｈ１〜Ｈ２９は第１層目Ａｌ配線、配線Ｈ３０〜Ｈ３３は第２層目Ａｌ配線、配線Ｈ３４〜Ｈ３７は第３層目Ａｌ配線を用いることができる。
【００４６】
ここで、各アクティブ領域ＡＫ１〜ＡＫ６の幅Ｗ１〜Ｗ６をそれぞれにおいて均一の幅となって、分割することにより、各アクティブ領域ＡＫ１〜ＡＫ６のレイアウトの凹凸をなくすことができ、半導体製造プロセスに起因する特性ばらつきを低減することが可能となるとともに、アクティブ領域ＡＫ１〜ＡＫ６上の多結晶シリコンによるストレスを均一化することができ、フリップフロップ回路のディレイ、セットアップおよびホールドなどのタイミングばらつきを低減することができる。
【００４７】
また、クロック信号ＰＮが印加されるゲート電極Ｇ２、Ｇ４、Ｇ７、Ｇ９、Ｇ１４を互いに分離し、これらのゲート電極Ｇ２、Ｇ４、Ｇ７、Ｇ９、Ｇ１４を配線Ｈ１２、Ｈ１５、Ｈ２０、Ｈ３１、Ｈ３３、Ｈ３４にて互いに接続するとともに、クロック信号Ｐが印加されるゲート電極Ｇ３、Ｇ８を互いに分離し、これらのゲート電極Ｇ３、Ｇ８を配線Ｈ１６にて互いに接続することにより、ゲート電極Ｇ２、Ｇ４、Ｇ７、Ｇ９、Ｇ１４間で多結晶シリコンを引き回したり、ゲート電極Ｇ３、Ｇ８間で多結晶シリコンを引き回したりする必要がなくなる。このため、このような引き回しに使用される多結晶シリコンを避けるようにアクティブ領域ＡＫ１〜ＡＫ６のレイアウトを設計する必要がなくなり、アクティブ領域ＡＫ１〜ＡＫ６の幅の減少を抑制しつつ、各アクティブ領域ＡＫ１〜ＡＫ６の幅Ｗ１〜Ｗ６をそれぞれにおいて均一の幅となって、分割することが可能となる。
【００４８】
そして、上述の各アクティブ領域ＡＫ１〜ＡＫ６の幅Ｗ１〜Ｗ６を最大限まで取ることで、スピードの速いフリップフロップを作成することができ、各アクティブ領域ＡＫ１〜ＡＫ６の幅Ｗ１〜Ｗ６を最小限まで削減することで、リーク電流を抑制した、低消費電力のフリップフロップを作成することができる。
【００４９】
なお、上述した実施形態では、クロックドインバータ１、３、６、トランスファーゲート４およびインバータ２にてアクティブ領域ＡＫ１、ＡＫ２を共有し、インバータ５、７にてアクティブ領域ＡＫ３、ＡＫ４を共有する方法について説明したが、これら６個のアクティブ領域ＡＫ１〜ＡＫ６に分割する方法に限定されることなく、これ以外の分割方法でもよい。例えば、インバータ５、７間でアクティブ領域を分割するようにしてもよいし、クロックドインバータ１、３間でアクティブ領域を分割するようにしてもよいし、トランスファーゲート４とクロックドインバータ６との間でアクティブ領域を分割するようにしてもよい。
【００５０】
（第２実施形態）
図６は、第２実施形態に係る半導体集積回路のゲート電極およびアクティブ領域のレイアウト構成を示す平面図、図７は、図６の半導体集積回路のラッチ部に配線を追加した時のレイアウト構成を示す平面図、図８は、図７の半導体集積回路のラッチ部とクロック部とバッファ部との間の配線を追加した時のレイアウト構成を示す平面図である。
図６において、半導体チップには、クロック領域ＣＲ２、ラッチ領域ＬＲ２、ＬＲ２´およびバッファ領域ＢＲ２が設けられている。クロック領域ＣＲ２には、図２のインバータ８、９が形成されている。ラッチ領域ＬＲ２には、図２のクロックドインバータ１、３が形成されている。ラッチ領域ＬＲ２´には、図２のクロックドインバータ６、トランスファーゲート４およびインバータ２が形成されている。バッファ領域ＢＲ２には、図２のインバータ５、７が形成されている。
【００５１】
すなわち、クロック領域ＣＲ２にはアクティブ領域ＡＫ１５、ＡＫ１６が形成され、ラッチ領域ＬＲ２にはアクティブ領域ＡＫ１１、ＡＫ１２が形成され、ラッチ領域ＬＲ２´にはアクティブ領域ＡＫ１１´、ＡＫ１２´が形成され、バッファ領域ＢＲ２にはアクティブ領域ＡＫ１３、ＡＫ１４が形成されている。そして、アクティブ領域ＡＫ１１〜ＡＫ１６、ＡＫ１１´、ＡＫ１２´は素子分離領域ＩＲ２を介して互いに分離されている。ここで、アクティブ領域ＡＫ１１〜ＡＫ１６、ＡＫ１１´、ＡＫ１２´は幅がそれぞれにおいて均一の幅となって、分割されている。
【００５２】
そして、アクティブ領域ＡＫ１１、ＡＫ１５は横方向に並べて配置され、アクティブ領域ＡＫ１２、ＡＫ１６は横方向に並べて配置され、アクティブ領域ＡＫ１２´、ＡＫ１４は横方向に並べて配置され、アクティブ領域ＡＫ１１´、ＡＫ１３は横方向に並べて配置されている。アクティブ領域ＡＫ１１、ＡＫ１２、ＡＫ１２´、ＡＫ１１´は縦方向に並べて配置され、アクティブ領域ＡＫ１５、ＡＫ１６、ＡＫ１３、ＡＫ１４は縦方向に並べて配置されている。
【００５３】
そして、アクティブ領域ＡＫ１１、ＡＫ１２を縦方向に横切るようにゲート電極Ｇ２１、Ｇ２５が互いに並列に配置されている。アクティブ領域ＡＫ１１´、ＡＫ１２´を縦方向に横切るようにゲート電極Ｇ３０、Ｇ２６が互いに並列に配置されている。アクティブ領域ＡＫ１１を縦方向に横切るようにゲート電極Ｇ２４がゲート電極Ｇ２１、Ｇ２５間に配置されている。アクティブ領域ＡＫ１１´を縦方向に横切るようにゲート電極Ｇ２７がゲート電極Ｇ３０、Ｇ２６間に配置されている。アクティブ領域ＡＫ１２、ＡＫ１２´を縦方向に横切るようにゲート電極Ｇ２２がゲート電極Ｇ２１、Ｇ３０とゲート電極Ｇ２５、Ｇ２６との間に配置されている。ゲート電極Ｇ２１、Ｇ２４間でアクティブ領域ＡＫ１１を縦方向に横切り、ゲート電極Ｇ２２、Ｇ２５間でアクティブ領域ＡＫ１２を縦方向に横切り、ゲート電極Ｇ２２、Ｇ２６間でアクティブ領域ＡＫ１２´を縦方向に横切り、ゲート電極Ｇ３０、Ｇ２７間でアクティブ領域ＡＫ１１´を縦方向に横切るようにゲート電極Ｇ２３が配置されている。
【００５４】
また、アクティブ領域ＡＫ１３、ＡＫ１４を縦方向に横切るようにゲート電極Ｇ３１、Ｇ３２が互いに並列に配置されている。アクティブ領域ＡＫ１５、ＡＫ１６を縦方向に横切るようにゲート電極Ｇ３３、Ｇ３４が互いに並列に配置されている。なお、ゲート電極Ｇ２１、Ｇ２２、Ｇ２４〜Ｇ２７、Ｇ３０〜Ｇ３４は直線状に構成し、ゲート電極Ｇ２３はクランク状に構成することができる。
【００５５】
そして、アクティブ領域ＡＫ１１〜ＡＫ１６、ＡＫ１１´、ＡＫ１２´において、ゲート電極Ｇ２１〜Ｇ２７、Ｇ３０〜Ｇ３４下にはチャネル領域が形成されるとともに、その両側には拡散層が形成されている。なお、アクティブ領域ＡＫ１１、ＡＫ１１´、ＡＫ１３、ＡＫ１５はＰ型不純物拡散層、アクティブ領域ＡＫ１２、ＡＫ１２´、ＡＫ１４、ＡＫ１６はＮ型不純物拡散層とすることができる。
【００５６】
ここで、アクティブ領域ＡＫ１１において、ゲート電極Ｇ２１下にはＰチャンネル電界効果トランジスタＭＰ１のチャネル領域が形成され、ゲート電極Ｇ２３下にはＰチャンネル電界効果トランジスタＭＰ２のチャネル領域が形成され、ゲート電極Ｇ２４下にはＰチャンネル電界効果トランジスタＭＰ５のチャネル領域が形成され、ゲート電極Ｇ２５下にはＰチャンネル電界効果トランジスタＭＰ４のチャネル領域が形成されている。
【００５７】
アクティブ領域ＡＫ１１´において、ゲート電極Ｇ２６下にはＰチャンネル電界効果トランジスタＭＰ３のチャネル領域が形成され、ゲート電極Ｇ２７下にはＰチャンネル電界効果トランジスタＭＰ６のチャネル領域が形成され、ゲート電極Ｇ２３下にはＰチャンネル電界効果トランジスタＭＰ９のチャネル領域が形成され、ゲート電極Ｇ３０下にはＰチャンネル電界効果トランジスタＭＰ８のチャネル領域が形成されている。
【００５８】
アクティブ領域ＡＫ１２において、ゲート電極Ｇ２１下にはＮチャンネル電界効果トランジスタＭＮ２のチャネル領域が形成され、ゲート電極Ｇ２２下にはＮチャンネル電界効果トランジスタＭＮ１のチャネル領域が形成され、ゲート電極Ｇ２３下にはＮチャンネル電界効果トランジスタＭＮ４のチャネル領域が形成され、ゲート電極Ｇ２５下にはＮチャンネル電界効果トランジスタＭＮ５のチャネル領域が形成されている。
【００５９】
アクティブ領域ＡＫ１２´において、ゲート電極Ｇ２６下にはＮチャンネル電界効果トランジスタＭＮ３のチャネル領域が形成され、ゲート電極Ｇ２３下にはＮチャンネル電界効果トランジスタＭＮ６のチャネル領域が形成され、ゲート電極Ｇ２２下にはＮチャンネル電界効果トランジスタＭＮ８のチャネル領域が形成され、ゲート電極Ｇ３０下にはＮチャンネル電界効果トランジスタＭＮ９のチャネル領域が形成されている。
【００６０】
アクティブ領域ＡＫ１３において、ゲート電極Ｇ３１下にはＰチャンネル電界効果トランジスタＭＰ７のチャネル領域が形成され、ゲート電極Ｇ３２下にはＰチャンネル電界効果トランジスタＭＰ１０のチャネル領域が形成されている。
【００６１】
アクティブ領域ＡＫ１４において、ゲート電極Ｇ３１下にはＮチャンネル電界効果トランジスタＭＮ７のチャネル領域が形成され、ゲート電極Ｇ３２下にはＮチャンネル電界効果トランジスタＭＮ１０のチャネル領域が形成されている。
【００６２】
アクティブ領域ＡＫ１５において、ゲート電極Ｇ３３下にはＰチャンネル電界効果トランジスタＭＰ１１のチャネル領域が形成され、ゲート電極Ｇ３４下にはＰチャンネル電界効果トランジスタＭＰ１２のチャネル領域が形成されている。
【００６３】
アクティブ領域ＡＫ１６において、ゲート電極Ｇ３３下にはＮチャンネル電界効果トランジスタＭＮ１１のチャネル領域が形成され、ゲート電極Ｇ３４下にはＮチャンネル電界効果トランジスタＭＮ１２のチャネル領域が形成されている。
【００６４】
アクティブ領域ＡＫ１１〜ＡＫ１６、ＡＫ１１´、ＡＫ１２´を間にして配線Ｈ４１、Ｈ４１´が横方向に並列に配置され、アクティブ領域ＡＫ１２、ＡＫ１６とアクティブ領域ＡＫ１２´、ＡＫ１４との間には配線Ｈ４２が横方向に並列に配置されている。
【００６５】
すなわち、図６に示すように、アクティブ領域ＡＫ１１〜ＡＫ１６、ＡＫ１１´、ＡＫ１２´およびゲート電極Ｇ２１、Ｇ２２、Ｇ２４〜Ｇ２７、Ｇ３０〜Ｇ３４は、配線Ｈ４２に対して線対称になるように配置されている。なお、配線Ｈ４１、Ｈ４１´は電源電位ＶＤＤＣを配電し、配線Ｈ４２は電源電位ＶＳＳＣを配電することができる。
【００６６】
ゲート電極Ｇ２１の左側のアクティブ領域ＡＫ１１の拡散層は、配線Ｈ４８を介して配線Ｈ４１に接続されている。ゲート電極Ｇ２１の左側のアクティブ領域ＡＫ１２の拡散層は、配線Ｈ４９を介して配線Ｈ４２に接続されている。ゲート電極Ｇ２１の右側のアクティブ領域ＡＫ１１の拡散層は、配線Ｈ５３を介して配線Ｈ４１に接続されている。ゲート電極Ｇ２１の右側のアクティブ領域ＡＫ１２の拡散層は、配線Ｈ５７を介して配線Ｈ４２に接続されている。ゲート電極Ｇ２１は配線Ｈ５０に接続されている。ゲート電極Ｇ２２は配線Ｈ５２に接続されている。ゲート電極Ｇ２３は配線Ｈ５１に接続されている。ゲート電極Ｇ２４は配線Ｈ５５に接続されている。ゲート電極Ｇ２５は配線Ｈ５６に接続されている。ゲート電極Ｇ２３、Ｇ２４間のアクティブ領域ＡＫ１１の拡散層は、配線Ｈ５４を介してゲート電極Ｇ２２、Ｇ２３間のアクティブ領域ＡＫ１２の拡散層に接続されている。
【００６７】
ゲート電極Ｇ３０の左側のアクティブ領域ＡＫ１１´の拡散層は、配線Ｈ５９を介して配線Ｈ４１´に接続されている。ゲート電極Ｇ３０の左側のアクティブ領域ＡＫ１２´の拡散層は、配線Ｈ５８を介して配線Ｈ４２に接続されている。ゲート電極Ｇ２６の右側のアクティブ領域ＡＫ１１´の拡散層は、配線Ｈ６６を介して配線Ｈ４１´に接続されている。ゲート電極Ｇ２６の右側のアクティブ領域ＡＫ１２´の拡散層は、配線Ｈ６５を介して配線Ｈ４２に接続されている。ゲート電極Ｇ３０は配線Ｈ６０に接続されている。ゲート電極Ｇ２７は配線Ｈ６３に接続されている。ゲート電極Ｇ２６は配線Ｈ６２に接続されている。ゲート電極Ｇ２３、Ｇ２７間のアクティブ領域ＡＫ１１´の拡散層は、配線Ｈ６１を介してゲート電極Ｇ２２、Ｇ２３間のアクティブ領域ＡＫ１２´の拡散層に接続されている。
【００６８】
配線Ｈ５４は、配線Ｈ７９を介して配線Ｈ６２に接続されている。配線Ｈ５６は、配線Ｈ６４を介してゲート電極Ｇ２７、Ｇ２６間のアクティブ領域ＡＫ１１´の拡散層およびゲート電極Ｇ２３、Ｇ２６間のアクティブ領域ＡＫ１２´の拡散層に接続されている。
【００６９】
ゲート電極Ｇ３４は、配線Ｈ４３を介してゲート電極Ｇ３３の左側のアクティブ領域ＡＫ１５、ＡＫ１６の拡散層に接続されている。ゲート電極Ｇ３３は配線Ｈ４４に接続されている。ゲート電極Ｇ３３、Ｇ３４間のアクティブ領域ＡＫ１５の拡散層は、配線Ｈ４５を介して配線Ｈ４１に接続されている。ゲート電極Ｇ３３、Ｇ３４間のアクティブ領域ＡＫ１６の拡散層は、配線Ｈ４６を介して配線Ｈ４２に接続されている。ゲート電極Ｇ３４の右側のアクティブ領域ＡＫ１５の拡散層は、配線Ｈ４７を介してゲート電極Ｇ３４の右側のアクティブ領域ＡＫ１６の拡散層に接続されている。
【００７０】
ゲート電極Ｇ３２は、配線Ｈ６７を介してゲート電極Ｇ３１の左側のアクティブ領域ＡＫ１３、ＡＫ１４の拡散層に接続されている。ゲート電極Ｇ３１は配線Ｈ６８に接続されている。ゲート電極Ｇ３１、Ｇ３２間のアクティブ領域ＡＫ１３の拡散層は、配線Ｈ７０を介して配線Ｈ４１に接続されている。ゲート電極Ｇ３１、Ｇ３２間のアクティブ領域ＡＫ１４の拡散層は、配線Ｈ６９を介して配線Ｈ４２に接続されている。ゲート電極Ｇ３２の右側のアクティブ領域ＡＫ１３の拡散層は、配線Ｈ７１を介してゲート電極Ｇ３２の右側のアクティブ領域ＡＫ１４の拡散層に接続されている。
【００７１】
配線Ｈ５５は、配線Ｈ７２を介して配線Ｈ７８に接続されている。配線Ｈ７２は、配線Ｈ７８を介して配線Ｈ７４、Ｈ７６に接続されている。配線Ｈ５１は、配線Ｈ７３を介して配線Ｈ４７に接続されている。配線Ｈ５２は、配線Ｈ７４を介して配線Ｈ４３、Ｈ７８に接続されている。配線Ｈ６１は、配線Ｈ７５を介して配線Ｈ６８に接続されている。配線Ｈ６３は、配線Ｈ７６を介して配線Ｈ７８に接続されている。配線Ｈ６０は、配線Ｈ７７を介して配線Ｈ６７に接続されている。
【００７２】
なお、ゲート電極Ｇ２１〜Ｇ２７、Ｇ３０〜Ｇ３４は、例えば、多結晶シリコンにて構成することができる。配線Ｈ４１〜Ｈ７９、Ｈ４１´は、ＡｌまたはＣｕなどの金属にて構成することができる。また、配線Ｈ４１〜Ｈ７９、Ｈ４１´は、ゲート電極Ｇ２１〜Ｇ２７、Ｇ３０〜Ｇ３４の上層に配置することができる。また、配線Ｈ４１〜Ｈ７９、Ｈ４１´は、多層配線を用いることができ、例えば、配線Ｈ４１〜Ｈ６３、Ｈ６５〜Ｈ７１、Ｈ４１´は第１層目Ａｌ配線、配線Ｈ６４、Ｈ７８、Ｈ７９は第２層目Ａｌ配線、配線Ｈ７２〜Ｈ７７は第３層目Ａｌ配線を用いることができる。
【００７３】
ここで、アクティブ領域ＡＫ１１〜ＡＫ１６、ＡＫ１１´、ＡＫ１２´は幅がそれぞれにおいて均一の幅となって、分割することにより、各アクティブ領域ＡＫ１１〜ＡＫ１６、ＡＫ１１´、ＡＫ１２のレイアウトの凹凸をなくすことができ、半導体製造プロセスに起因する特性ばらつきを低減することが可能となるとともに、アクティブ領域ＡＫ１１〜ＡＫ１６、ＡＫ１１´、ＡＫ１２´上の多結晶シリコンによるストレスを均一化することができ、フリップフロップ回路のディレイ、セットアップおよびホールドなどのタイミングばらつきを低減することができる。
【００７４】
また、クロック信号ＰＮが印加されるゲート電極Ｇ２２、Ｇ２４、Ｇ２７、Ｇ３４を互いに分離し、これらのゲート電極Ｇ２２、Ｇ２４、Ｇ２７、Ｇ３４を配線Ｈ５２、Ｈ５５、Ｈ６３、Ｈ７２、Ｈ７４、Ｈ７６、Ｈ７８にて互いに接続することにより、ゲート電極Ｇ２２、Ｇ２４、Ｇ２７、Ｇ３４間で多結晶シリコンを引き回す必要がなくなる。このため、このような引き回しに使用される多結晶シリコンを避けるようにアクティブ領域ＡＫ１１〜ＡＫ１６、ＡＫ１１´、ＡＫ１２´のレイアウトを設計する必要がなくなり、ＡＫ１１〜ＡＫ１６、ＡＫ１１´、ＡＫ１２´の幅の減少を抑制しつつ、アクティブ領域ＡＫ１１〜ＡＫ１６、ＡＫ１１´、ＡＫ１２´の幅をそれぞれにおいて均一の幅となって、分割することが可能となる。
【００７５】
そして、上述の各アクティブ領域ＡＫ１１〜ＡＫ１６、ＡＫ１１´、ＡＫ１２´の幅Ｗ１１〜１６、Ｗ１１´、Ｗ１２´を最大限まで取ることで、スピードの速いフリップフロップを作成することができ、各アクティブ領域ＡＫ１１〜ＡＫ１６、ＡＫ１１´、ＡＫ１２´の幅Ｗ１１〜１６、Ｗ１１´、Ｗ１２´を最小限まで削減することで、リーク電流を抑制した、低消費電力のフリップフロップを作成することができる。
【００７６】
（第３実施形態）
図９は、第３実施形態に係る半導体集積回路のゲート電極、アクティブ領域および配線のレイアウト構成を示す平面図である。
図９において、この半導体集積回路には、フリップフロップ回路ＦＦ１、ＦＦ２が設けられている。なお、フリップフロップ回路ＦＦ１、ＦＦ２は、図５のフリップフロップ回路と同様に構成することができる。ここで、フリップフロップ回路ＦＦ２は、配線Ｈ２に対してフリップフロップ回路ＦＦ１と線対称になるように隣接して配置することができる。
【００７７】
ここで、フリップフロップ回路ＦＦ１、ＦＦ２を隣接して配置することにより、フリップフロップ回路ＦＦ１、ＦＦ２の特性のばらつきの向きを一致させることが可能となり、フリップフロップ回路ＦＦ１、ＦＦ２の設計を容易化することができる。
【００７８】
（第４実施形態）
図１０は、第４実施形態に係る半導体集積回路のゲート電極、アクティブ領域および配線のレイアウト構成を示す平面図である。
図１０において、この半導体集積回路には、フリップフロップ回路ＦＦ３およびラッチ領域ＬＲ３、ＬＲ３´、ＬＲ４、ＬＲ４´が設けられている。なお、フリップフロップ回路ＦＦ３は、図８のフリップフロップ回路と同様に構成することができる。ラッチ領域ＬＲ３、ＬＲ４はラッチ領域ＬＲ２と同様に構成することができる。ラッチ領域ＬＲ３´、ＬＲ４´はラッチ領域ＬＲ２´と同様に構成することができる。
【００７９】
ここで、ラッチ領域ＬＲ３はラッチ領域ＬＲ２に隣接するように配置し、ラッチ領域ＬＲ４はラッチ領域ＬＲ３に隣接するように配置することができる。ラッチ領域ＬＲ３´はラッチ領域ＬＲ２´に隣接するように配置し、ラッチ領域ＬＲ４´はラッチ領域ＬＲ３´に隣接するように配置することができる。また、ラッチ領域ＬＲ３、ＬＲ３´、ＬＲ４、ＬＲ４´に対応するクロック領域およびバッファ領域は、フリップフロップ回路ＦＦ３およびラッチ領域ＬＲ３、ＬＲ３´、ＬＲ４、ＬＲ４´の周辺のスペースに配置することができる。
【００８０】
ここで、ラッチ領域ＬＲ２〜ＬＲ４、ＬＲ２´〜ＬＲ４´を隣接して配置することにより、ラッチ領域ＬＲ２〜ＬＲ４、ＬＲ２´〜ＬＲ４´の特性のばらつきの向きを一致させることが可能となり、ラッチ領域ＬＲ２〜ＬＲ４、ＬＲ２´〜ＬＲ４´の設計を容易化することができる。
【００８１】
（第５実施形態）
図１１は、第５実施形態に係る半導体集積回路のゲート電極、アクティブ領域および配線のレイアウト構成を示す平面図である。
図１１において、この半導体集積回路には、フリップフロップ回路ＦＦ３、ラッチ領域ＬＲ５、ＬＲ５´およびクロック領域ＣＲ３、ＣＲ３´が設けられている。なお、フリップフロップ回路ＦＦ３は、図８のフリップフロップ回路と同様に構成することができる。ラッチ領域ＬＲ５、ＬＲ５´は図４のラッチ領域ＬＲ１と同様に構成することができる。クロック領域ＣＲ３、ＣＲ３´は図４のクロック領域ＣＲ１と同様に構成することができる。
【００８２】
ここで、ラッチ領域ＬＲ５は、配線Ｈ４２に対してラッチ領域ＬＲ５´と線対称になるように隣接して配置することができる。クロック領域ＣＲ３は、配線Ｈ４２に対してクロック領域ＣＲ３´と線対称になるように隣接して配置することができる。ラッチ領域ＬＲ５はラッチ領域ＬＲ２に隣接するように配置し、クロック領域ＣＲ３はラッチ領域ＬＲ５に隣接するように配置することができる。ラッチ領域ＬＲ５´はラッチ領域ＬＲ２´に隣接するように配置し、クロック領域ＣＲ３´はラッチ領域ＬＲ５´に隣接するように配置することができる。また、ラッチ領域ＬＲ５、ＬＲ５´に対応するクロック領域およびバッファ領域は、フリップフロップ回路ＦＦ３、ラッチ領域ＬＲ５、ＬＲ５´およびクロック領域ＣＲ３、ＣＲ３´の周辺のスペースに配置することができる。
【００８３】
ここで、ラッチ領域ＬＲ２、ＬＲ５、ＬＲ２´、ＬＲ５´を隣接して配置することにより、ラッチ領域ＬＲ２、ＬＲ５、ＬＲ２´、ＬＲ５´の特性のばらつきの向きを一致させることが可能となり、ラッチ領域ＬＲ２、ＬＲ５、ＬＲ２´、ＬＲ５´の設計を容易化することができる。
【００８４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８５】
ＬＢ  ラッチ部、ＭＢ  マスター部、ＳＢ  スレーブ部、ＣＢ  クロック部、ＦＢ  バッファ部、１、３、６  クロックドインバータ、２、５、７〜９  インバータ、４  トランスファーゲート、ＭＰ１〜ＭＰ１２  Ｐチャンネル電界効果トランジスタ、ＭＮ１〜ＭＮ１２  Ｎチャンネル電界効果トランジスタ、ＣＲ１〜ＣＲ３、ＣＲ３´  クロック領域、ＬＲ１〜ＬＲ５、ＬＲ３´〜ＬＲ５´  ラッチ領域、ＢＲ１、ＢＲ２  バッファ領域、ＩＲ１、ＩＲ２  素子分離領域、Ｇ１〜Ｇ１４、Ｇ２１〜Ｇ３２  ゲート電極、ＡＫ１〜ＡＫ６、ＡＫ１１〜ＡＫ１６、ＡＫ１１´、ＡＫ１２´  アクティブ領域、Ｈ１〜Ｈ３７、Ｈ４１〜Ｈ７９、Ｈ４１´  配線、ＦＦ１〜ＦＦ３  フリップフロップ回路
【図１】
2012238744.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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