(57)【要約】【課題】データ信号の誤書込を防止することが可能な半導体記憶装置を提供する。【解決手段】このＭＲＡＭのＤＬドライバ６，７では、選択されたディジット線グループＤＬＧに対応するトランジスタ２０を導通させた後、選択されたディジット線ＤＬに対応するサブＤＬドライバ２１の並列接続された４つのトランジスタ２４．１〜２４．４を順次導通させて磁化電流ＩＤＬを流す。したがって、磁化電流ＩＤＬのオーバーシュートが小さくて済む。【選択図】図７
2012014802.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置であって、
複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルと、
それぞれ前記複数行に対応して設けられた複数のディジット線と、
それぞれ前記複数列に対応して設けられた複数のビット線と、
アドレス信号に従って、前記複数のディジット線のうちのいずれかのディジット線と前記複数のビット線のうちのいずれかのビット線を選択するデコーダと、
前記デコーダによって選択されたディジット線に磁化電流を流して、そのディジット線に対応する各メモリセルを活性化させるディジット線ドライバと、
前記デコーダによって選択されたビット線にデータ信号の論理に応じた方向の書込電流を流して、活性化されたメモリセルにデータ信号を書込むビット線ドライバとを備え、
前記複数のディジット線の一方端は、電源電圧を受ける第１のノードに共通接続され、
前記ディジット線ドライバは、
各ディジット線に対応して設けられ、対応のディジット線の他方端と基準電圧を受ける第２のノードとの間に並列接続された複数の第１のトランジスタと、
前記デコーダによって選択されたディジット線に対応する複数の第１のトランジスタを順次導通させる第１の制御回路とを含む、半導体記憶装置。
【請求項２】
前記複数の第１のトランジスタのサイズは互いに異なり、
前記第１の制御回路は、前記デコーダによって選択されたディジット線に対応する複数の第１のトランジスタをサイズが大きいものから順に導通させる、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の制御回路は、各ディジット線に対応して設けられ、前記デコーダによって対応のディジット線が選択されたことに応じて、それぞれ対応の複数の第１のトランジスタに対応する複数の第１の制御信号を所定の時間間隔で順次活性化レベルにする第１の信号発生回路を含み、
前記複数の第１のトランジスタは、それぞれ対応の複数の第１の制御信号が活性化レベルにされたことに応じて導通する、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記ディジット線ドライバは、さらに、一方電極が前記電源電圧を受け、他方電極が前記第１のノードに接続され、書込動作時に導通するスイッチング素子を含む、請求項１から請求項３までのいずれかに記載の半導体記憶装置。
【請求項５】
前記ディジット線ドライバは、さらに、一方電極が前記第２のノードに接続され、他方電極が前記基準電圧を受け、定電流を流す定電流素子を含む、請求項１から請求項４までのいずれかに記載の半導体記憶装置。
【請求項６】
前記ビット線ドライバは、
各ビット線に対応して設けられ、対応のビット線の一方端と第３のノードとの間に並列接続された複数の第２のトランジスタと、
各ビット線に対応して設けられ、対応のビット線の他方端と第４のノードとの間に並列接続された複数の第３のトランジスタと、
第１の論理のデータ信号を書込む場合は、前記第３および前記第４のノードにそれぞれ前記電源電圧および前記基準電圧を与え、第２の論理のデータ信号を書込む場合は、前記第３および前記第４のノードにそれぞれ前記基準電圧および前記電源電圧を与える切換回路と、
前記デコーダによって選択されたビット線に対応する複数の第２のトランジスタを順次導通させるとともに、そのビット線に対応する複数の第３のトランジスタを順次導通させる第２の制御回路とを備える、請求項１から請求項５までのいずれかに記載の半導体記憶装置。
【請求項７】
半導体記憶装置であって、
複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルと、
それぞれ前記複数行に対応して設けられた複数のディジット線と、
それぞれ前記複数列に対応して設けられた複数のビット線と、
アドレス信号に従って、前記複数のディジット線のうちのいずれかのディジット線と前記複数のビット線のうちのいずれかのビット線を選択するデコーダと、
前記デコーダによって選択されたディジット線に磁化電流を流して、そのディジット線に対応する各メモリセルを活性化させるディジット線ドライバと、
前記デコーダによって選択されたビット線にデータ信号の論理に応じた方向の書込電流を流して、活性化されたメモリセルにデータ信号を書込むビット線ドライバとを備え、
前記ビット線ドライバは、
各ビット線に対応して設けられ、対応のビット線の一方端と第１のノードとの間に並列接続された複数の第１のトランジスタと、
各ビット線に対応して設けられ、対応のビット線の他方端と第２のノードとの間に並列接続された複数の第２のトランジスタと、
第１の論理のデータ信号を書込む場合は、前記第１および前記第２のノードにそれぞれ前記電源電圧および前記基準電圧を与え、第２の論理のデータ信号を書込む場合は、前記第１および前記第２のノードにそれぞれ前記基準電圧および前記電源電圧を与える切換回路と、
前記デコーダによって選択されたビット線に対応する複数の第１のトランジスタを順次導通させるとともに、そのビット線に対応する複数の第２のトランジスタを順次導通させる制御回路とを含む、半導体記憶装置。
【請求項８】
前記複数の第１のトランジスタのサイズは互いに異なり、
前記複数の第２のトランジスタのサイズは互いに異なり、
前記制御回路は、前記デコーダによって選択されたビット線に対応する複数の第１のトランジスタをサイズが大きいものから順に導通させるとともに、そのビット線に対応する複数の第２のトランジスタをサイズが大きいものから順に導通させる、請求項７に記載の半導体記憶装置。
【請求項９】
前記制御回路は、
各ビット線に対応して設けられ、前記デコーダによって対応のビット線が選択されたことに応じて、それぞれ対応の複数の第１のトランジスタに対応する複数の第１の制御信号を所定の時間間隔で順次活性化レベルにする第１の信号発生回路と、
各ビット線に対応して設けられ、前記デコーダによって対応のビット線が選択されたことに応じて、それぞれ対応の複数の第２のトランジスタに対応する複数の第２の制御信号を前記所定の時間間隔で順次活性化レベルにする第２の信号発生回路とを含み、
前記複数の第１のトランジスタは、それぞれ対応の複数の第１の制御信号が活性化レベルにされたことに応じて導通し、
前記複数の第２のトランジスタは、それぞれ対応の複数の第２の制御信号が活性化レベルにされたことに応じて導通する、請求項７または請求項８に記載の半導体記憶装置。
【請求項１０】
前記ビット線ドライバは、
さらに、定電流を流す第１の定電流素子と、
前記定電流を流す第２の定電流素子とを含み、
前記切換回路は、
前記電源電圧のラインと前記第１のノードとの間に接続され、前記第１の論理のデータ信号を書込む場合に導通する第１のスイッチング素子と、
前記電源電圧のラインと前記第２のノードとの間に接続され、前記第２の論理のデータ信号を書込む場合に導通する第２のスイッチング素子と、
前記第１のノードと前記基準電圧のラインとの間に前記第１の定電流素子と直列接続され、前記第２の論理のデータ信号を書込む場合に導通する第３のスイッチング素子と、
前記第２のノードと前記基準電圧のラインとの間に前記第１の定電流素子と直列接続され、前記第１の論理のデータ信号を書込む場合に導通する第４のスイッチング素子とを含む、請求項７から請求項９までのいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、特に、磁気的にデータ信号を記憶するメモリセルを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、低消費電力で不揮発的なデータの記憶が可能な半導体記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）が注目されている。ＭＲＡＭは、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のディジット線ＤＬと、それぞれ複数列に対応して設けられた複数のビット線ＢＬとを含む。書込動作時は、選択されたディジット線ＤＬに磁化電流Ｉｍを流して、そのディジット線に対応する各メモリセルＭＣを活性化させるとともに、選択されたビット線ＢＬにデータ信号の論理に応じた方向の書込電流Ｉｗを流して、選択されたディジット線ＤＬとビット線ＢＬの交差部に配置されたメモリセルＭＣにデータ信号を書込む（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１８５７５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来のＭＲＡＭでは、書込動作時に磁化電流Ｉｍおよび書込電流Ｉｗの各々にオーバーシュートが発生し、選択されたディジット線ＤＬおよびビット線ＢＬに対応する各メモリセルＭＣが過剰にディスターブされ、書込特性のマージンが低下してデータ信号の誤書込が発生するという問題があった。
【０００５】
それゆえに、この発明の主たる目的は、データ信号の誤書込を防止することが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係る半導体記憶装置は、複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルと、それぞれ複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線と、アドレス信号に従って、複数のディジット線のうちのいずれかのディジット線と複数のビット線のうちのいずれかのビット線を選択するデコーダと、デコーダによって選択されたディジット線に磁化電流を流して、そのディジット線に対応する各メモリセルを活性化させるディジット線ドライバと、デコーダによって選択されたビット線にデータ信号の論理に応じた方向の書込電流を流して、活性化されたメモリセルにデータ信号を書込むビット線ドライバとを備えたものである。複数のディジット線の一方端は、電源電圧を受ける第１のノードに共通接続される。ディジット線ドライバは、各ディジット線に対応して設けられ、対応のディジット線の他方端と基準電圧を受ける第２のノードとの間に並列接続された複数の第１のトランジスタと、デコーダによって選択されたディジット線に対応する複数の第１のトランジスタを順次導通させる第１の制御回路とを含む。
【０００７】
また、この発明に係る他の半導体記憶装置は、複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルと、それぞれ複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線と、アドレス信号に従って、複数のディジット線のうちのいずれかのディジット線と複数のビット線のうちのいずれかのビット線を選択するデコーダと、デコーダによって選択されたディジット線に磁化電流を流して、そのディジット線に対応する各メモリセルを活性化させるディジット線ドライバと、デコーダによって選択されたビット線にデータ信号の論理に応じた方向の書込電流を流して、活性化されたメモリセルにデータ信号を書込むビット線ドライバとを備えたものである。ビット線ドライバは、各ビット線に対応して設けられ、対応のビット線の一方端と第１のノードとの間に並列接続された複数の第１のトランジスタと、各ビット線に対応して設けられ、対応のビット線の他方端と第２のノードとの間に並列接続された複数の第２のトランジスタと、第１の論理のデータ信号を書込む場合は、第１および第２のノードにそれぞれ電源電圧および基準電圧を与え、第２の論理のデータ信号を書込む場合は、第１および第２のノードにそれぞれ基準電圧および電源電圧を与える切換回路と、デコーダによって選択されたビット線に対応する複数の第１のトランジスタを順次導通させるとともに、そのビット線に対応する複数の第２のトランジスタを順次導通させる制御回路とを含む。
【発明の効果】
【０００８】
この発明に係る半導体記憶装置では、ディジット線ドライバは、各ディジット線に対応して設けられ、対応のディジット線の他方端と基準電圧を受ける第２のノードとの間に並列接続された複数の第１のトランジスタを含み、第１の制御回路は、デコーダによって選択されたディジット線に対応する複数の第１のトランジスタを順次導通させる。したがって、磁化電流のオーバーシュートが発生するのを防止することができ、データ信号の誤書込の発生を防止することができる。
【０００９】
また、この発明に係る他の半導体記憶装置では、ビット線ドライバは、各ビット線に対応して設けられ、対応のビット線の一方端と第１のノードとの間に並列接続された複数の第１のトランジスタと、各ビット線に対応して設けられ、対応のビット線の他方端と第２のノードとの間に並列接続された複数の第２のトランジスタとを含み、制御回路は、デコーダによって選択されたビット線に対応する複数の第１のトランジスタを順次導通させるとともに、そのビット線に対応する複数の第２のトランジスタを順次導通させる。したがって、書込電流のオーバーシュートが発生するのを防止することができ、データ信号の誤書込の発生を防止することができる。
【図面の簡単な説明】
【００１０】
【図１】この発明の一実施の形態によるＭＲＡＭのメモリアレイの構成を示す回路図である。
【図２】図１に示したメモリセルの構成を示す回路図である。
【図３】図２に示したメモリセルのデータ書込方法を説明するための図である。
【図４】図２に示したメモリセルのデータ書込方法を説明するための他の図である。
【図５】図２に示したメモリセルのデータ読出方法を説明するための図である。
【図６】図１〜図５で示したＭＲＡＭのデータ書込に関連する部分を示すブロック図である。
【図７】図６に示したＤＬドライバの構成を示す回路ブロック図である。
【図８】図７に示したサブＤＬドライバの構成を示す回路ブロック図である。
【図９】図８に示した信号発生回路の構成を示す回路ブロック図である。
【図１０】図９に示した遅延回路の構成を示す回路ブロック図である。
【図１１】図９に示した遅延回路の他の構成を示す回路ブロック図である。
【図１２】図７〜１１に示したＤＬドライバの動作を示すタイムチャートである。
【図１３】図６に示したＢＬドライバの構成を示す回路ブロック図である。
【図１４】図１３に示したサブＢＬドライバの構成を示す回路ブロック図である。
【図１５】図１３および図１４に示したＢＬドライバの動作を示すタイムチャートである。
【図１６】図６〜図１５に示したＭＲＡＭの書込動作を示すタイムチャートである。
【図１７】実施の形態の変更例を示す回路ブロック図である。
【図１８】実施の形態の他の変更例を示す回路図である。
【発明を実施するための形態】
【００１１】
図１は、この発明の一実施の形態によるＭＲＡＭのメモリアレイＭＡの構成を示す回路図である。図１において、メモリアレイＭＡは、複数行複数列（たとえば２５６行２５６列）に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数行に対応して設けれた複数のディジット線ＤＬと、それぞれ複数列に対応して設けられた複数のビット線ＢＬとを含む。
【００１２】
各メモリセルＭＣは、図２に示すように、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＡＴＲを含む。トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲは対応のビット線ＢＬと接地電圧ＶＳＳのラインとの間に直列接続され、アクセストランジスタＡＴＲのゲートは対応のワード線ＷＬに接続される。トンネル磁気抵抗素子ＴＭＲは、記憶データの論理に応じて電気抵抗値が変化する素子である。
【００１３】
すなわちトンネル磁気抵抗素子ＴＭＲは、図３に示すように、電極ＥＬとビット線ＢＬの間に積層された固定磁化膜ＦＬ、トンネル絶縁膜ＴＢおよび自由磁化膜ＶＬを含む。固定磁化膜ＦＬおよび自由磁化膜ＶＬの各々は、強磁性体膜で構成されている。固定磁化膜ＦＬの磁化方向は一方方向に固定されている。自由磁化膜ＶＬの磁化方向は、一方方向および他方方向のうちのいずれかの方向に書込まれる。固定磁化膜ＦＬおよび自由磁化膜ＶＬの磁化方向が同一である場合はトンネル磁気抵抗素子ＴＭＲの抵抗値は比較的小さな値になり、両者の磁化方向が逆である場合はトンネル磁気抵抗素子ＴＭＲの電気抵抗値は比較的大きな値になる。トンネル磁気抵抗素子ＴＭＲの２段階の抵抗値は、たとえばデータ信号０，１にそれぞれ対応付けられる。
【００１４】
データ書込時は、図３に示すように、ワード線ＷＬが非選択レベルの「Ｌ」レベルにされてアクセストランジスタＡＴＲが非導通状態にされ、ディジット線ＤＬに磁化電流Ｉｍが流されるとともに、ビット線ＢＬに書込電流Ｉｗが流される。自由磁化膜ＶＬの磁化方向は、磁化電流Ｉｍおよび書込電流Ｉｗの方向の組合せによって決定される。
【００１５】
図４は、データ書込時における磁化電流Ｉｍおよび書込電流Ｉｗの方向と磁界方向との関係を示す図である。図４を参照して、横軸で示される磁界Ｈｘは、ディジット線ＤＬを流れる磁化電流Ｉｍによって生じる磁界Ｈ（ＤＬ）を示している。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れる書込電流Ｉｗによって生じる磁界Ｈ（ＢＬ）を示している。
【００１６】
自由磁化膜ＶＬに記憶される磁界方向は、磁界Ｈ（ＤＬ）とＨ（ＢＬ）の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化膜ＶＬに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ディジット線ＤＬとビット線ＢＬとの両方に電流を流す必要がある。ここでは、ディジット線ＤＬには一方方向の磁化電流Ｉｍを流し、ビット線ＢＬにはデータ信号の論理（０または１）に応じた方向の書込電流Ｉｗを流すものとする。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
データ読出時は、図５に示すように、ワード線ＷＬが選択レベルの「Ｈ」レベルにされてアクセストランジスタＡＴＲが導通し、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを介して接地電圧ＶＳＳのラインに電流Ｉｓが流れる。この電流Ｉｓの値は、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じて変化する。したがって、この電流Ｉｓの値を検知することにより、トンネル磁気抵抗素子ＴＭＲの記憶データを読出すことができる。
【００１８】
図６は、このＭＲＡＭのデータ書込に関連する部分を示すブロック図である。図６において、このＭＲＡＭは、メモリアレイＭＡに加え、アドレスバッファ１、ＩＯバッファ２、書込タイミングコントローラ３、行デコーダ４，５、ＤＬドライバ６，７、列デコーダ８，９、書込データコントローラ１０，１１、およびＢＬドライバ１２，１３を備える。
【００１９】
アドレスバッファ１は、クロック信号ＣＬＫの立ち上がりエッジに同期して外部アドレス信号ＡＤＤ０〜ＡＤＤ１２を取り込み、行アドレス信号ＲＡ０〜ＲＡ７および列アドレス信号ＣＡ０〜ＣＡ３を生成する。ＩＯバッファ２は、クロック信号ＣＬＫの立ち上がりエッジに同期して書込データ信号Ｄ０〜Ｄ１５を取り込み、内部データ信号ＷＤ０〜ＷＤ１５を生成する。
【００２０】
書込タイミングコントローラ３は、クロック信号ＣＬＫの立ち上がりエッジにおいてチップイネーブル信号ＺＣＥおよびライトイネーブル信号ＺＷＥがともに活性化レベルの「Ｌ」レベルにされたことに応じて、ディジット線イネーブル信号ＤＬＥＮおよびビット線イネーブル信号ＢＬＥＮを生成する。
【００２１】
行デコーダ４は、ディジット線イネーブル信号ＤＬＥＮおよび行アドレス信号ＲＡ０，ＲＡ１に基づいて、内部アドレス信号ＳＤＷ０〜ＳＤＷ３を生成する。行デコーダ５は、行アドレス信号ＲＡ２〜ＲＡ７に基づいて、内部アドレス信号ＺＷＢＳ０〜ＺＷＢＳ１５，ＭＤＬ０〜ＭＤＬ６３を生成する。メモリアレイＭＡの２５６本のディジット線ＤＬは、予め１６本ずつグループ化されている。
【００２２】
ＤＬドライバ６は、内部アドレス信号ＺＷＢＳ０〜ＺＷＢＳ１５に従って、１６個のディジット線グループのうちのいずれかのディジット線グループを選択し、選択したディジット線グループに属する１６本のディジット線ＤＬの各々の一方端に電源電圧ＶＤＤを印加する。
【００２３】
ＤＬドライバ７は、内部アドレス信号ＳＤＷ０〜ＳＤＷ３，ＭＤＬ０〜ＭＤＬ６３に従って、２５６本のディジット線ＤＬのうちのいずれかのディジット線ＤＬを選択し、選択したディジット線ＤＬの他方端から接地電圧ＶＳＳのラインに参照電圧ＶＲＥＦＤＬに応じた値の磁化電流Ｉｍを流出させる。また、ＤＬドライバ７は、磁化電流Ｉｍを複数段階で増加させることにより、磁化電流Ｉｍのオーバーシュートを防止する。
【００２４】
また、列デコーダ８，９の各々は、列アドレス信号ＣＡ０〜ＣＡ３に基づいて、ビット線選択信号ＢＬＳ０〜ＢＬＳ１５を生成する。書込データコントローラ１０は、内部データ信号ＷＤ０〜ＷＤ１５およびビット線イネーブル信号ＢＬＥＮに基づいて、書込制御信号ＷＤＰＬ０〜ＷＤＰＬ１５，ＷＤＮＬ０〜ＷＤＮＬ１５を生成する。書込データコントローラ１１は、内部データ信号ＷＤ０〜ＷＤ１５およびビット線イネーブル信号ＢＬＥＮに基づいて、書込制御信号ＷＤＰＲ０〜ＷＤＰＲ１５，ＷＤＮＲ０〜ＷＤＮＲ１５を生成する。メモリアレイＭＡの２５６本のビット線ＢＬは、予め１６本ずつグループ化されている。
【００２５】
ＢＬドライバ１２，１３の各々は、ビット線選択信号ＢＬＳ０〜ＢＬＳ１５に従って、１６個のビット線グループの各々において１６本のビット線ＢＬのうちのいずれかのビット線ＢＬを選択し、合計１６本のビット線ＢＬを選択する。また、ＢＬドライバ１２は、書込制御信号ＷＤＰＬ０〜ＷＤＰＬ１５，ＷＤＮＬ０〜ＷＤＮＬ１５に従って動作し、選択した１６本のビット線ＢＬの各々の一方端に電源電圧ＶＤＤまたは接地電圧ＶＳＳを印加する。また、ＢＬドライバ１３は、書込制御信号ＷＤＰＲ０〜ＷＤＰＲ１５，ＷＤＮＲ０〜ＷＤＮＲ１５に従って動作し、選択した１６本のビット線ＢＬの各々の一方端に接地電圧ＶＳＳまたは電源電圧ＶＤＤを印加する。
【００２６】
このようにしてＢＬドライバ１２，１３は、書込データ信号Ｄ０〜Ｄ１５の論理レベルに応じた方向（極性）の書込電流Ｉｗをそれぞれ選択した１６本のビット線ＢＬに流す。書込電流Ｉｗの値は、参照電圧ＶＲＥＦＢＬに応じた値に設定される。また、ＢＬドライバ１２，１３は、書込電流Ｉｗを複数段階で増加させることにより、書込電流Ｉｗのオーバーシュートを防止する。
【００２７】
図７は、ＤＬドライバ６，７の構成を示す回路図である。図７において、メモリアレイＭＡの２５６本のディジット線ＤＬは、予め１６本ずつ、１６個のディジット線グループＤＬＧ０〜ＤＬＧ１５に分割されている。各ディジット線グループＤＬＧに属する１６本のディジット線ＤＬの一方端は、ノードＮ２０に共通接続されている。各ディジット線ＤＬには、寄生抵抗が存在する。
【００２８】
ＤＬドライバ６は、それぞれ１６個のディジット線グループＤＬＧ０〜ＤＬＧ１５に対応して設けられた１６個のＰチャネルＭＯＳトランジスタ２０を含む。各ＰチャネルＭＯＳトランジスタ２０のソースは電源電圧ＶＤＤを受け、そのドレインは対応するディジット線グループＤＬＧのノードＮ２０に接続されている。１６個のディジット線グループＤＬＧ０〜ＤＬＧ１５に対応する１６個のＰチャネルＭＯＳトランジスタ２０のゲートは、それぞれ内部アドレス信号ＺＷＢＳ０〜ＺＷＢＳ１５を受ける。
【００２９】
ＤＬドライバ７は、それぞれ２５６本のディジット線ＤＬに対応して設けられた２５６個のサブＤＬドライバ２１と、それぞれ１６個のディジット線グループＤＬＧ０〜ＤＬＧ１５に対応して設けられた１６個のＮチャネルＭＯＳトランジスタ２２と、論理回路２３とを含む。
【００３０】
２５６個のサブＤＬドライバ２１は、それぞれディジット線選択信号ＤＬＳ０〜ＤＬＳ２５５によって制御される。各サブＤＬドライバ２１は、対応のディジット線ＤＬの他方端と対応のＮチャネルＭＯＳトランジスタ２２のドレイン（ノードＮ２１）との間に接続され、対応のディジット線選択信号ＤＬＳが活性化レベルの「Ｈ」レベルにされたことに応じて、対応のディジット線ＤＬの他方端と対応のノードＮ２１とを接続する。また、各サブＤＬドライバ２１の電流駆動能力は、複数段階で順次増大する。
【００３１】
ＮチャネルＭＯＳトランジスタ２２は、ノードＮ２１と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは参照電圧ＶＲＥＦＤＬを受ける。ＮチャネルＭＯＳトランジスタ２２は、ノードＮ２１から接地電圧ＶＳＳのラインに、参照電圧ＶＲＥＦＤＬに応じた値の電流を流出させる定電流素子を構成する。
【００３２】
論理回路２３は、内部アドレス信号ＳＤＷ０〜ＳＤＷ３，ＭＤＬ０〜ＭＤＬ６３に従って、２５６個のディジット線選択信号ＤＬＳ０〜ＤＬＳ２５５のうちのいずれかの選択し、選択したディジット線選択信号ＤＬＳを活性化レベルの「Ｈ」レベルにする。
【００３３】
図８は、サブＤＬドライバ２１の構成を示す回路ブロック図である。図８において、サブＤＬドライバ２１は、複数（たとえば、４つ）のＮチャネルＭＯＳトランジスタ２４．１〜２４．４と、信号発生回路２５とを含む。複数のＮチャネルＭＯＳトランジスタ２４．１〜２４．４は、対応のディジット線ＤＬの他方端と対応のノードＮ２１との間に並列接続される。トランジスタ２４．１〜２４．４のゲートは、信号発生回路２５の出力信号φ１〜φ４を受ける。
【００３４】
信号発生回路２５は、対応のディジット線選択信号ＤＬＳが非活性化レベルの「Ｌ」レベルから活性化レベルの「Ｈ」レベルに立ち上げられたことに応じて、制御信号φ１〜φ４を所定の時間間隔で「Ｌ」レベルから「Ｈ」レベルに順次立ち上げる。信号φ１〜φ４が順次「Ｈ」レベルに立ち上げられると、トランジスタ２４．１〜２４．４が順次導通し、サブＤＬドライバ２１の電流駆動能力が４段階で順次増大する。
【００３５】
図９は、信号発生回路２５の構成を例示する回路ブロック図である。図９において、信号発生回路２５は、直列接続された３段の遅延回路３１〜３３と、３つのＡＮＤゲート３４〜３６を含む。ディジット線選択信号ＤＬＳは、そのまま制御信号φ１となる。遅延回路３１は、制御信号φ１を所定時間だけ遅延させる。遅延回路３２は、遅延回路３１で遅延された制御信号φ１をさらに所定時間だけ遅延させる。遅延回路３３は、遅延回路３１，３２で遅延された制御信号φ１をさらに所定時間だけ遅延させる。
【００３６】
ＡＮＤゲート３４は、制御信号φ１と遅延回路３１の出力信号との論理積信号を制御信号φ２として出力する。ＡＮＤゲート３５は、制御信号φ１と遅延回路３２の出力信号との論理積信号を制御信号φ３として出力する。ＡＮＤゲート３６は、制御信号φ１と遅延回路３３の出力信号との論理積信号を制御信号φ４として出力する。
【００３７】
ディジット線選択信号ＤＬＳが「Ｌ」レベルである場合は、制御信号φ１〜φ４はともに「Ｌ」レベルになっている。ディジット線選択信号ＤＬＳが「Ｈ」レベルに立ち上げられると、所定の時間間隔で制御信号φ１〜φ４が「Ｈ」レベルに順次立ち上げられる。ディジット線選択信号ＤＬＳが「Ｌ」レベルに立ち下げられると、制御信号φ１〜φ４はともに「Ｌ」レベルに立ち下げられる。
【００３８】
図１０は、遅延回路３１〜３３の構成を例示する回路図である。図１０において、遅延回路３１〜３３の各々は、入力ノードと出力ノードの間に接続された抵抗素子３７と、出力ノードと接地電圧ＶＳＳのラインとの間に接続されたキャパシタ３８とを含む。入力ノードが「Ｈ」レベル（電源電圧ＶＤＤ）に立ち上げられると、抵抗素子３７を介してキャパシタ３８に電流が流れ、キャパシタ３８の端子間電圧が徐々に上昇し、出力ノードは所定時間後に「Ｈ」レベルになる。遅延時間は、抵抗素子３７の抵抗値とキャパシタ３８の容量値で決まる。
【００３９】
また図１１は、遅延回路３１〜３３の他の構成を例示する回路図である。図１１において、遅延回路３１〜３３の各々は、入力ノードと出力ノードの間に直列接続された偶数段（たとえば、２段）のインバータ３９を含む。遅延時間は、インバータ３９の電流駆動能力、インバータ３９の段数などで決まる。
【００４０】
また、ディジット線選択信号ＤＬＳが一定周期のクロック信号である場合は、信号発生回路２５をＤＬＬ（Deley Locked Loop)回路で構成してもよい。ＤＬＬ回路では、互いに位相がずれた複数のクロック信号が生成されるので、それらの複数のクロック信号を制御信号φ１〜φ４として使用するとよい。
【００４１】
また、サブＤＬドライバ２１にはトランジスタ２４．１〜２４．４のみを設け、信号発生回路２５を論理回路２３内に配置してもよい。
【００４２】
図１２（ａ）〜（ｆ）は、ＤＬドライバ６，７の動作を示すタイムチャートである。ここでは、内部アドレス信号ＳＤＷ０〜ＳＤＷ３，ＭＤＬ０〜ＭＤＬ６３により、ディジット線グループＤＬＧ０に属する１６本のディジット線ＤＬのうちの図７中の左から２番目のディジット線ＤＬが指定されたものとする。
【００４３】
まず、内部アドレス信号ＺＷＢＳ０が活性化レベルの「Ｌ」レベルに立ち下げられ、ディジット線グループＤＬＧ０に対応するＰチャネルＭＯＳトランジスタ２０が導通する。次に時刻ｔ１において、ディジット線選択信号ＤＬＳ１が活性化レベルの「Ｈ」レベルに立ち上げられると、ディジット線選択信号ＤＬＳ１に対応するサブＤＬドライバ２１の信号発生回路２５により、所定の時間間隔で制御信号φ１〜φ４が「Ｌ」レベルから「Ｈ」レベルに順次立ち上げられる（時刻ｔ１〜ｔ４）。
【００４４】
制御信号φ１〜φ４が「Ｌ」レベルから「Ｈ」レベルに順次立ち上げられると、そのサブＤＬドライバ２１のトランジスタ２４．１〜２４．４が順次導通し、そのディジット線ＤＬに磁化電流Ｉｍが流れる。磁化電流Ｉｍは、ステップ状に順次増大する。このとき、サブＤＬドライバ２１の電流駆動能力が複数段階で順次増大されるので、図１２（ｅ）の実線で示すように、磁化電流Ｉｍのオーバーシュートは小さくて済む。
【００４５】
なお、従来は、サブＤＬドライバ２１は大きなサイズの１つのＮチャネルＭＯＳトランジスタのみで構成されていた。このため、選択されたディジット線ＤＬに対応するＮチャネルＭＯＳトランジスタを導通させたとき、ノードＮ２１の寄生容量、すなわち１６個のＮチャネルＭＯＳトランジスタのソース容量とＮチャネルＭＯＳトランジスタ２２のドレイン容量を充電するための大きな電流が過渡的に流れ、図１２（ｅ）の点線で示すように、磁化電流Ｉｍの大きなオーバーシュートが発生していた。
【００４６】
磁化電流Ｉｍの大きなオーバーシュートが発生すると、選択されたディジット線ＤＬに対応する各メモリセルＭＣが過剰なディスターブを受け、書込特性のマージンが減少してしまう。このため、従来は誤書込の発生確率が高いという問題があった。これに対して本願発明では、磁化電流Ｉｍのオーバーシュートは小さいので、書込特性のマージンを高く維持することができ、誤書込の発生確率を低くすることができる。
【００４７】
次に時刻ｔ５において、ディジット線選択信号ＤＬＳ１が非活性化レベルの「Ｌ」レベルに立ち下げられると、制御信号φ１〜φ４がともに「Ｌ」レベルに立ち下げられ、ＮチャネルＭＯＳトランジスタ２４．１〜２４．４が非導通にされて磁化電流Ｉｍが遮断される。また、内部アドレス信号ＺＷＢＳ０が非活性化レベルの「Ｈ」レベルに立ち上げられ、ディジット線グループＤＬＧ０に対応するＰチャネルＭＯＳトランジスタ２０が非導通になる。
【００４８】
なお、トランジスタ２４．１〜２４．４のサイズは同じでもよいが、トランジスタ２４．１〜２４．４のサイズを順次小さくしてもよい。たとえば、トランジスタ２４．１〜２４．４のサイズを８：４：２：１にしておく。オーバーシュートのレベルは、トランジスタ２４．１を導通させたときに最も大きくなり、トランジスタ２４．４を導通させたときに最も小さくなる。したがって、小さなサイズのトランジスタ２４．４を最後に導通させることにより、図１２（ｆ）の実線で示すように、磁化電流Ｉｍのピーク値を低く抑制することができる。
【００４９】
図１３は、ＢＬドライバ１２，１３の構成を示す回路図である。図１３において、メモリアレイＭＡの２５６本のビット線ＢＬは、予め１６本ずつ、１６個のビット線グループＢＬＧ０〜ＢＬＧ１５に分割されている。各ビット線ＢＬには、寄生抵抗が存在する。
【００５０】
ＢＬドライバ１２は、各ビット線グループＢＬＧに対応して設けられたＰチャネルＭＯＳトランジスタ４０およびＮチャネルＭＯＳトランジスタ４１，４２と、それぞれ２５６本のビット線ＢＬに対応して設けられた２５６個のサブＢＬドライバ４３とを含む。
【００５１】
ＰチャネルＭＯＳトランジスタ４０は、電源電圧ＶＤＤのラインとノードＮ４０との間に接続され、そのゲートは書込制御信号ＷＤＰＬ０を受ける。ＮチャネルＭＯＳトランジスタ４１のドレインはノードＮ４０に接続され、そのゲートは書込制御信号ＷＤＮＬ０を受ける。ＮチャネルＭＯＳトランジスタ４２は、ＮチャネルＭＯＳトランジスタ４１のソースと接地電圧ＶＳＳのラインとの間に接続され、そのゲートは参照電圧ＶＲＥＦＢＬを受ける。ＮチャネルＭＯＳトランジスタ４２は、参照電圧ＶＲＥＦＢＬに応じた値の電流を流出させる定電流素子を構成する。
【００５２】
２５６個のサブＢＬドライバ４３は、それぞれビット線選択信号ＢＬＳ０〜ＢＬＳ２５５によって制御される。各サブＢＬドライバ４３は、対応のビット線ＢＬの一方端と対応のノードＮ４０との間に接続され、対応のビット線選択信号ＢＬＳが活性化レベルの「Ｈ」レベルにされたことに応じて、対応のビット線ＢＬの一方端と対応のノードＮ４０とを接続する。また、各サブＢＬドライバ４３の電流駆動能力は、複数段階で順次増大する。ビット線選択信号ＢＬＳ０〜ＢＬＳ２５５は、列アドレス信号ＣＡ０〜ＣＡ３から生成される。
【００５３】
ＢＬドライバ１３は、各ビット線グループＢＬＧに対応して設けられたＰチャネルＭＯＳトランジスタ５０およびＮチャネルＭＯＳトランジスタ５１，５２と、それぞれ２５６本のビット線ＢＬに対応して設けられた２５６個のサブＢＬドライバ５３とを含む。
【００５４】
ＰチャネルＭＯＳトランジスタ５０は、電源電圧ＶＤＤのラインとノードＮ５０との間に接続され、そのゲートは書込制御信号ＷＤＰＲ０を受ける。ＮチャネルＭＯＳトランジスタ５１のドレインはノードＮ５０に接続され、そのゲートは書込制御信号ＷＤＮＲ０を受ける。ＮチャネルＭＯＳトランジスタ５２は、ＮチャネルＭＯＳトランジスタ５１のソースと接地電圧ＶＳＳのラインとの間に接続され、そのゲートは参照電圧ＶＲＥＦＢＬを受ける。ＮチャネルＭＯＳトランジスタ５２は、参照電圧ＶＲＥＦＢＬに応じた値の電流を流出させる定電流素子を構成する。
【００５５】
２５６個のサブＢＬドライバ５３は、それぞれビット線選択信号ＢＬＳ０〜ＢＬＳ２５５によって制御される。各サブＢＬドライバ５３は、対応のビット線ＢＬの他方端と対応のノードＮ５０との間に接続され、対応のビット線選択信号ＢＬＳが活性化レベルの「Ｈ」レベルにされたことに応じて、対応のビット線ＢＬの他方端と対応のノードＮ５０とを接続する。また、各サブＢＬドライバ５３の電流駆動能力は、複数段階で順次増大する。
【００５６】
図１４は、サブＢＬドライバ４３，５３の構成を示す回路ブロック図である。図１４において、サブＢＬドライバ４３は、複数（たとえば、４つ）のＮチャネルＭＯＳトランジスタ４４．１〜４４．４と、信号発生回路４５とを含む。複数のＮチャネルＭＯＳトランジスタ４４．１〜４４．４は、対応のビット線ＢＬの一方端と対応のノードＮ４０との間に並列接続される。トランジスタ４４．１〜４４．４のゲートは、信号発生回路４５の出力信号φ１１〜φ１４を受ける。
【００５７】
信号発生回路４５は、対応のビット線選択信号ＢＬＳが非活性化レベルの「Ｌ」レベルから活性化レベルの「Ｈ」レベルに立ち上げられたことに応じて、制御信号φ１１〜φ１４を所定の時間間隔で「Ｌ」レベルから「Ｈ」レベルに順次立ち上げる。信号φ１１〜φ１４が順次「Ｈ」レベルに立ち上げられると、トランジスタ４４．１〜４４．４が順次導通し、サブＢＬドライバ４３の電流駆動能力が４段階で順次増大する。対応のビット線選択信号ＢＬＳが非活性化レベルの「Ｌ」レベルに立ち下げられると、制御信号φ１１〜φ１４がともに「Ｌ」レベルに立ち下げられ、トランジスタ４４．１〜４４．４が非導通になる。信号発生回路４５の構成は、図８〜図１１で説明した信号発生回路２５と同じである。
【００５８】
サブＢＬドライバ５３は、複数（たとえば、４つ）のＮチャネルＭＯＳトランジスタ５４．１〜５４．４と、信号発生回路５５とを含む。複数のＮチャネルＭＯＳトランジスタ５４．１〜５４．４は、対応のビット線ＢＬの他方端と対応のノードＮ５０との間に並列接続される。トランジスタ５４．１〜５４．４のゲートは、信号発生回路５５の出力信号φ２１〜φ２４を受ける。
【００５９】
信号発生回路５５は、対応のビット線選択信号ＢＬＳが非活性化レベルの「Ｌ」レベルから活性化レベルの「Ｈ」レベルに立ち上げられたことに応じて、制御信号φ２１〜φ２４を所定の時間間隔で「Ｌ」レベルから「Ｈ」レベルに順次立ち上げる。信号φ２１〜φ２４が順次「Ｈ」レベルに立ち上げられると、トランジスタ５４．１〜５４．４が順次導通し、サブＢＬドライバ５３の電流駆動能力が４段階で順次増大する。対応のビット線選択信号ＢＬＳが非活性化レベルの「Ｌ」レベルに立ち下げられると、制御信号φ２１〜φ２４がともに「Ｌ」レベルに立ち下げられ、トランジスタ５４．１〜５４．４が非導通になる。信号発生回路５５の構成は、図８〜図１１で説明した信号発生回路２５と同じである。
【００６０】
次に、図１３および図１４を参照して、ＢＬドライバ１２，１３の動作について説明する。ここでは、ビット線グループＢＬＧ０に属する１６本のビット線ＢＬのうちの図１３中の上から２番目のビット線ＢＬが選択されるものする。また、書込制御信号ＷＤＰＬ０，ＷＤＮＬ０，ＷＤＰＲ０，ＷＤＮＲ０により、そのビット線ＢＬに図１３中の右側から左側に向かって書込電流Ｉｗが流されるものとする。初期状態では、トランジスタ４０，４１，５０，５１およびサブＢＬドライバ４３，５３は非導通状態にされている。
【００６１】
まず、書込制御信号ＷＤＮＬ０が活性化レベルの「Ｈ」レベルに立ち上げられるとともに、書込制御信号ＷＤＰＲ０が活性化レベルの「Ｌ」レベルに立ち下げられ、トランジスタ４１，５０が導通する。次いで、ビット線選択信号ＢＬＳ１が活性化レベルの「Ｈ」レベルにされる。
【００６２】
ビット線選択信号ＢＬＳ１が活性化レベルの「Ｈ」レベルにされると、ビット線選択信号ＢＬＳ１に対応するサブＢＬドライバ４３の信号発生回路４５によって制御信号φ１１〜φ１４が順次「Ｈ」レベルに立ち上げられて、トランジスタ４４．１〜４４．４が順次導通する。同時に、ビット線選択信号ＢＬＳ１に対応するサブＢＬドライバ５３の信号発生回路５５によって制御信号φ２１〜φ２４が順次「Ｈ」レベルに立ち上げられて、トランジスタ５４．１〜５４．４が順次導通する。
【００６３】
これにより、電源電圧ＶＤＤのラインからトランジスタ５０、サブＢＬドライバ５３、ビット線ＢＬ、サブＢＬドライバ４３、およびトランジスタ４１，４２を介して接地電圧ＶＳＳのラインに書込電流Ｉｗが流れる。このとき、サブＢＬドライバ４３，５３の電流駆動能力が複数段階で順次増大するので、書込電流Ｉｗのオーバーシュートは小さくて済む。所定時間経過後、トランジスタ５０，４１およびサブＢＬドライバ５３，４３が非導通にされて書込電流Ｉｗが遮断される。
【００６４】
ビット線ＢＬに図１３中の右側から左側に向けて書込電流Ｉｗを流したことにより、選択されたビット線ＢＬとディジット線ＤＬの交差部のメモリセルＭＣには、たとえばデータ“１”が書き込まれる。そのメモリセルＭＣにデータ“０”を書込む場合は、トランジスタ４１，５０の代わりにトランジスタ４０，５１を導通させ、そのビット線ＢＬに図１３中の左側から右側に向けて書込電流Ｉｗを流せばよい。
【００６５】
図１５（ａ）〜（ｆ）は、ＢＬドライバ１２，１３の動作を示すタイムチャートであるここでは、ビット線グループＢＬＧ０に属する１６本のビット線ＢＬのうちの図１３中の上から２番目のビット線ＢＬが指定されたものとする。
【００６６】
まず、書込制御信号ＷＤＮＬ０が活性化レベルの「Ｈ」レベルに立ち上げられるとともに、書込制御信号ＷＤＰＲ０が活性化レベルの「Ｌ」レベルに立ち下げられ、トランジスタ４１，５０が導通する。次いで、ビット線選択信号ＢＬＳ１が活性化レベルの「Ｈ」レベルにされる。
【００６７】
ビット線選択信号ＢＬＳ１が活性化レベルの「Ｈ」レベルにされると、ビット線選択信号ＢＬＳ１に対応するサブＢＬドライバ４３，５３の信号発生回路４５，５５により、制御信号φ１１とφ２１，φ１２とφ２２，φ１３とφ２３，φ１４とφ２４が所定の時間間隔で「Ｌ」レベルから「Ｈ」レベルに順次立ち上げられる（時刻ｔ１〜ｔ４）。
【００６８】
制御信号φ１１とφ２１，φ１２とφ２２，φ１３とφ２３，φ１４とφ２４が「Ｌ」レベルから「Ｈ」レベルに順次立ち上げられると、それらのサブＤＬドライバ４３，５３のトランジスタ４４．１と５４．１，４４．２と５４．２，４４．３と５４．３，４４．４と５４．４が順次導通し、そのビット線に書込電流Ｉｗが流れる。このとき、サブＢＬドライバ４３，５３の電流駆動能力が複数段階で順次増大されるので、書込電流Ｉｗのオーバーシュートは小さくて済む。
【００６９】
なお、従来は、サブＢＬドライバ４３，５３の各々が大きなサイズの１つのＮチャネルＭＯＳトランジスタのみで構成されていた。このため、選択されたビット線ＢＬに対応するサブＢＬドライバ４３，５３と、トランジスタ４１，５０またはトランジスタ４０，５１とを導通させたとき、ノードＮ４０の寄生容量（すなわちトランジスタ４０〜４２のドレイン容量、１６個のトランジスタのソース／ドレイン容量）、またはノードＮ５０の寄生容量（すなわちトランジスタ５０〜５２のドレイン容量、１６個のトランジスタのソース／ドレイン容量）を充電するための大きな電流が過渡的に流れ、図１５（ｅ）の点線で示すように、書込電流Ｉｗの大きなオーバーシュートが発生していた。
【００７０】
書込電流Ｉｗの大きなオーバーシュートが発生すると、選択されたビット線ＢＬに対応する各メモリセルＭＣが過剰なディスターブを受け、書込特性のマージンが減少してしまう。このため、従来は誤書込の発生確率が高いという問題があった。これに対して本願発明では、書込電流Ｉｗのオーバーシュートは小さいので、書込特性のマージンを高く維持することができ、誤書込の発生確率を低くすることができる。
【００７１】
次に時刻ｔ５において、ビット線選択信号ＢＬＳ１が非活性化レベルの「Ｌ」レベルに立ち下げられると、制御信号φ１１〜φ１４，φ２１〜φ２４がともに「Ｌ」レベルに立ち下げられ、ＮチャネルＭＯＳトランジスタ４４．１〜４４．４，５４．１〜５４．４が非導通にされて書込電流Ｉｗが遮断される。また、書込制御信号ＷＤＮＬ０が非活性化レベルの「Ｌ」レベルに立ち下げられるとともに、書込制御信号ＷＤＰＲ０が非活性化レベルの「Ｈ」レベルに立ち上げられ、トランジスタ４１，５０が非導通になる。
【００７２】
なお、トランジスタ４４．１〜４４．４（および５４．１〜５４．４）のサイズを順次小さくしてもよい。たとえば、トランジスタ４４．１〜４４．４（および５４．１〜５４．４）のサイズを８：４：２：１にしておく。オーバーシュートのレベルは、トランジスタ４４．１（および５４．１）を導通させたときに最も大きくなり、トランジスタ４４．４（および５４．４）を導通させたときに最も小さくなる。したがって、小さなサイズのトランジスタ４４．４（および５４．４）を最後に導通させることにより、図１５（ｆ）に示すように、書込電流Ｉｗのピーク値を低く抑制することができる。
【００７３】
図１６は、このＭＲＡＭの書込動作を示すタイムチャートである。図１３において、クロック信号ＣＬＫの１／１０の周期が１単位時間とされる。時刻ｔ０において、クロック信号ＣＬＫの立ち上がりエッジにおいてチップイネーブル信号ＺＣＥとライトイネーブル信号ＺＷＥが活性化レベルの「Ｌ」レベルにされると、ライトコマンドが認識され、外部アドレス信号ＡＤＤ０〜ＡＤＤ１２と書込データ信号Ｄ０〜Ｄ１５が取り込まれる。時刻ｔ０から１単位時間経過後の時刻ｔ１において、信号ＺＣＥ，ＺＷＥがともに非活性化レベルの「Ｈ」レベルに立ち上げられる。
【００７４】
時刻ｔ０から２．５単位時間経過後の時刻ｔ２において、内部アドレス信号ＺＷＢＳ，ＭＤＬが生成され、選択されたディジット線グループＤＬＧに対応するＮチャネルＭＯＳトランジスタ２０が導通して、１６本のディジット線ＤＬが電源電圧ＶＤＤに充電される。
【００７５】
時刻ｔ２から０．５単位時間経過後の時刻ｔ３において、ディジット線イネーブル信号ＤＬＥＮが活性化レベルの「Ｈ」レベルに立ち上げられ、内部アドレス信号ＳＤＷが生成されて、選択されたディジット線ＤＬに対応するサブＤＬドライバ２１のトランジスタ２４．１〜２４．４が順次導通して、そのディジット線ＤＬに磁化電流Ｉｍが流される。磁化電流Ｉｍのオーバーシュートは、図１２（ｅ）で示したように、小さい。
【００７６】
時刻ｔ３から１単位時間経過後の時刻ｔ４において、ビット線イネーブル信号ＢＬＥＮが活性化レベルの「Ｈ」レベルに立ち上げられ、書込制御信号ＷＤＰ，ＷＤＮが生成されて、選択されたビット線ＢＬに対応するトランジスタ４１，５０または４０，５１が導通する。また、ビット線選択信号ＢＬＳが生成され、各ビット線グループＢＬＧに属する１６本のビット線ＢＬのうちの選択されたビット線ＢＬに対応するサブＢＬドライバ４３，５３のトランジスタ４４．１〜４４．４（および５４．１〜５４．４）が順次し、選択されたビット線ＢＬに書込電流Ｉｗが流される。書込電流Ｉｗのオーバーシュートは、図１５（ｅ）で示したように、小さい。時刻ｔ４から４単位時間の間は、この状態が維持され、選択された１６個のメモリセルＭＣにそれぞれデータ信号Ｄ０〜Ｄ１５が書き込まれる。
【００７７】
時刻ｔ４から４単位時間経過後の時刻ｔ５において、ディジット線イネーブル信号ＤＬＥＮが非活性化レベルの「Ｌ」レベルに立ち下げられ、内部アドレス信号ＳＤＷがリセットされる。これにより、サブＤＬドライバ２１のトランジスタ２４．１〜２４．４が非導通になり、磁化電流Ｉｍが遮断される。
【００７８】
時刻ｔ５から１単位時間経過後の時刻ｔ６において、ビット線イネーブル信号ＢＬＥＮが非活性化レベルの「Ｌ」レベルに立ち下げられ、書込制御信号ＷＤＰ，ＷＤＮがリセットされ、ＢＬドライバ１２，１３のトランジスタ４０，４１，５０，５１が非導通になる。また、時刻ｔ６において、ビット線選択信号ＢＬＳがリセットされてサブＢＬドライバ１２，１３のトランジスタ４４．１〜４４．４，５４．１〜５４．４が非導通になり、書込電流Ｉｗが遮断される。
【００７９】
時刻ｔ６から１単位時間経過後の時刻ｔ７において、内部アドレス信号ＺＷＢＳ，ＭＤＬがリセットされ、ＤＬドライバ６のＰチャネルＭＯＳトランジスタ２０が非導通になる。これにより、書込動作が終了する。
【００８０】
また、図１７は、この実施の形態の変更例を示す図であって、図７と対比される図である。図１７において、この変更例では、ＤＬドライバ６が除去され、ノードＮ２０に電源電圧ＶＤＤが常時印加される。この変更例では、実施の形態と同じ効果が得られる他、ＤＬドライバ６の分だけレイアウト面積が小さくて済む。
【００８１】
また、図１８は、この実施の形態の他の変更例を示す図であって、図１３と対比される図である。図１８において、この変更例では、ＢＬドライバ１２，１３のＮチャネルＭＯＳトランジスタ４２，５２が除去され、ＮチャネルＭＯＳトランジスタ４１，５１のソースが接地電圧ＶＳＳのラインに直接接続されている。また、ＮチャネルＭＯＳトランジスタ４１，５１のサイズ（ゲート長、ゲート幅）は、所定の電流を流すように予め設定されている。
【００８２】
この変更例では、実施の形態と同じ効果が得られる他、ＮチャネルＭＯＳトランジスタ４２，５２と、参照電圧ＶＲＥＦＢＬを発生する回路と、参照電圧ＶＲＥＦＢＬ用の配線が不要となり、それらの分だけレイアウト面積が小さくて済む。
【００８３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８４】
ＭＡ  メモリアレイ、ＭＣ  メモリセル、ＢＬ  ビット線、ＷＬ  ワード線、ＤＬ  ディジット線、ＴＭＲ  トンネル磁気抵抗素子、ＡＴＲ  アクセストランジスタ、ＶＬ  自由磁化膜、ＴＢ  トンネル絶縁膜、ＦＬ  固定磁化膜、１  アドレスバッファ、２  ＩＯバッファ、３  書込タイミングコントローラ、４，５  行デコーダ、６，７  ＤＬドライバ、８，９  列デコーダ、１０，１１  書込データコントローラ、１２，１３  ＢＬドライバ、２０，４０，５０  ＰチャネルＭＯＳトランジスタ、２１  サブＤＬドライバ、２２，２４．１〜２４．４，４１，４２，４４．１〜４４．４，５１，５２，５４．１〜５４．４  ＮチャネルＭＯＳトランジスタ、２３  論理回路、２５，４５，５５  信号発生回路。
【図１】
2012014802.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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