(57)【要約】【課題】新たな要因に起因したクラックの発生を抑制すること。【解決手段】第１のＡｌ配線３１と絶縁膜３３とを含む第１のＡｌ配線層３０と、第２のＡｌ配線４１と絶縁膜４３とを含む第２のＡｌ配線層４０と、複数の第３のＡｌ配線５１と絶縁膜５２とを含む第３のＡｌ配線層５０と、第１のＡｌ配線３１と第２のＡｌ配線４１とを接続する第１のビア３２と、第２のＡｌ配線４１と第３のＡｌ配線５１とを接続する第２のビア４２とを有し、少なくとも一部の第３のＡｌ配線５１は隣り合う第３のＡｌ配線５１同士の間隔Ｂが２．２５μｍ以下である隙間６０を形成しており、平面視で隙間６０の中の少なくとも一部は第１のＡｌ配線３１及び第２のＡｌ配線４１と重ならない領域を有し、隙間６０を形成するように対峙した第３のＡｌ配線５１の対峙方向の配線幅Ｃは１５μｍより大きく、第２のビア４２同士の間隔Ｆは第２のビア４２の径Ｇの３倍以上である半導体装置。【選択図】図１
2012243916.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１のＡｌ配線と絶縁膜とを含む第１のＡｌ配線層と、
複数の第２のＡｌ配線と絶縁膜とを含み、前記第１のＡｌ配線層の上に形成される第２のＡｌ配線層と、
複数の第３のＡｌ配線と絶縁膜とを含み、前記第２のＡｌ配線層の上に形成される第３のＡｌ配線層と、
前記第１のＡｌ配線層に埋め込まれ、前記第１のＡｌ配線と前記第２のＡｌ配線とを接続する複数の第１のビアと、
前記第２のＡｌ配線層に埋め込まれ、前記第２のＡｌ配線と前記第３のＡｌ配線とを接続する複数の第２のビアと、
を有し、
少なくとも一部の前記第３のＡｌ配線は、隣り合う前記第３のＡｌ配線同士の間隔が２．２５μｍ以下である第３の隙間を形成しており、平面視で前記第３の隙間の中の少なくとも一部は前記第１のＡｌ配線及び前記第２のＡｌ配線と重ならない領域を有し、かつ、前記第３の隙間を形成するように対峙した前記第３のＡｌ配線の対峙方向の配線幅は１５μｍより大きく、
前記第２のビア同士の間隔は、前記第２のビアの径の３倍以上である半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
少なくとも一部の前記第１のＡｌ配線及び前記第２のＡｌ配線各々は、隣り合う配線同士の間隔が２．２５μｍ以下である第１の隙間及び第２の隙間各々を形成しており、
前記第１の隙間、前記第２の隙間及び前記第３の隙間が平面視で互いに重なる領域を有し、
前記第１の隙間を形成するように対峙した前記第１のＡｌ配線の対峙方向の配線幅、及び、前記第２の隙間を形成するように対峙した前記第２のＡｌ配線の対峙方向の配線幅は１５μｍより大きい半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１の隙間を形成するように対峙した前記第１のＡｌ配線の対峙方向、前記第２の隙間を形成するように対峙した前記第２のＡｌ配線の対峙方向、及び、前記第３の隙間を形成するように対峙した前記第３のＡｌ配線の対峙方向は平行である半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記第１のビア同士の間隔は、前記第１のビアの径の３倍以上である半導体装置。
【請求項５】
請求項１から４のいずれか１項に記載の半導体装置において、
前記Ａｌ配線は、Ａｌ、ＡｌとＴｉの合金、ＡｌとＴｉＮの合金、または、ＡｌとＴｉとＴｉＮの合金で構成される半導体層装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置において、
前記第１のＡｌ配線層の厚さは１．４μｍ以上１．８２μｍ以下であり、前記第２のＡｌ配線層の厚さは１．４２μｍ以上１．８８μｍ以下である半導体装置。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置において、
前記第１のＡｌ配線層は、基板の直上に形成された層間絶縁層の直上に形成されており、前記層間絶縁層の厚さは０．９μｍ以上１．１μｍ以下である半導体装置。
【請求項８】
基板上に、複数の第１のＡｌ配線と絶縁膜とを含む第１のＡｌ配線層を形成する第１の工程と、
前記第１のＡｌ配線層に、前記第１のＡｌ配線と接続する複数の第１のビアを埋め込む第２の工程と、
前記第１のＡｌ配線層の上に、前記第１のビアと接続する複数の第２のＡｌ配線と、絶縁膜とを含む第２のＡｌ配線層を形成する第３の工程と、
前記第２のＡｌ配線層に、前記第２のＡｌ配線と接続する複数の第２のビアを埋め込む第４の工程と、
前記第２のＡｌ配線層の上に、前記第２のビアと接続する複数の第３のＡｌ配線と、絶縁膜とを含む第３のＡｌ配線層を形成する第５の工程と、
を含み、
前記第４の工程では、前記第２のビア同士の間隔が、前記第２のビアの径の３倍以上となるように、前記第２のビアを埋め込み、
前記第５の工程では、少なくとも一部の前記第３のＡｌ配線が、隣り合う前記第３のＡｌ配線同士の間隔が２．２５μｍ以下である第３の隙間を形成しており、平面視で前記第３の隙間の中の少なくとも一部は前記第１のＡｌ配線及び前記第２のＡｌ配線と重ならない領域を有し、かつ、前記第３の隙間を形成するように対峙した前記第３のＡｌ配線の対峙方向の配線幅は１５μｍより大きくなるように前記第３のＡｌ配線を形成する半導体装置の製造方法。
【請求項９】
複数の第１のＡｌ配線と絶縁膜とを含む第１のＡｌ配線層と、
複数の第２のＡｌ配線と絶縁膜とを含み、前記第１のＡｌ配線層の上に形成される第２のＡｌ配線層と、
複数の第３のＡｌ配線と絶縁膜とを含み、前記第２のＡｌ配線層の上に形成される第３のＡｌ配線層と、
前記第１のＡｌ配線層に埋め込まれ、前記第１のＡｌ配線と前記第２のＡｌ配線とを接続する複数の第１のビアと、
前記第２のＡｌ配線層に埋め込まれ、前記第２のＡｌ配線と前記第３のＡｌ配線とを接続する複数の第２のビアと、
を有する半導体装置のレイアウト方法であって、
少なくとも一部の前記第３のＡｌ配線は、隣り合う前記第３のＡｌ配線同士の間隔が２．２５μｍ以下である第３の隙間を形成しており、平面視で前記第３の隙間の中の少なくとも一部は前記第１のＡｌ配線及び前記第２のＡｌ配線と重ならない領域を有し、かつ、前記第３の隙間を形成するように対峙した前記第３のＡｌ配線の対峙方向の配線幅は１５μｍより大きく、
前記第２のビア同士の間隔は、前記第２のビアの径の３倍以上とする半導体装置のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法、及び、半導体装置のレイアウト方法に関する。
【背景技術】
【０００２】
多層配線構造の半導体装置には、様々な要因に起因してクラックが発生する可能性がある。
【０００３】
特許文献１（特開平１０−３２１６２３号公報）には、各配線層上の層間絶縁膜の平坦性が０．３μｍ以下であるｎ（ｎは３以上の整数）層の多層配線構造を有する半導体装置において、（ｎ−１）層以下のボンディングパッド用の配線パッド部が孤立する配線部分が生じないように所定のスペースを有してパターニングされている半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−３２１６２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置にクラックが発生する要因は様々であるため、特定するのが難しい。特に、複数の要因が混じり合ってクラックを発生させているような場合、これらの要因を特定するのは難しい。
【０００６】
本発明では、クラックを発生させる新たな要因を発見し、当該要因に起因したクラックの発生を抑制する手段を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明によれば、複数の第１のＡｌ配線と絶縁膜とを含む第１のＡｌ配線層と、複数の第２のＡｌ配線と絶縁膜とを含み、前記第１のＡｌ配線層の上に形成される第２のＡｌ配線層と、複数の第３のＡｌ配線と絶縁膜とを含み、前記第２のＡｌ配線層の上に形成される第３のＡｌ配線層と、前記第１のＡｌ配線層に埋め込まれ、前記第１のＡｌ配線と前記第２のＡｌ配線とを接続する複数の第１のビアと、前記第２のＡｌ配線層に埋め込まれ、前記第２のＡｌ配線と第３のＡｌ配線とを接続する複数の第２のビアと、を有し、少なくとも一部の前記第３のＡｌ配線は、隣り合う前記第３のＡｌ配線同士の間隔が２．２５μｍ以下である第３の隙間を形成しており、平面視で前記第３の隙間の中の少なくとも一部は前記第１のＡｌ配線及び前記第２のＡｌ配線と重ならない領域を有し、かつ、前記第３の隙間を形成するように対峙した前記第３のＡｌ配線の対峙方向の配線幅は１５μｍより大きく、前記第２のビア同士の間隔は、前記第２のビアの径の３倍以上である半導体装置が提供される。
【０００８】
また、本発明によれば、基板上に、複数の第１のＡｌ配線と絶縁膜とを含む第１のＡｌ配線層を形成する第１の工程と、前記第１のＡｌ配線層に、前記第１のＡｌ配線と接続する複数の第１のビアを埋め込む第２の工程と、前記第１のＡｌ配線層の上に、前記第１のビアと接続する複数の第２のＡｌ配線と、絶縁膜とを含む第２のＡｌ配線層を形成する第３の工程と、前記第２のＡｌ配線層に、前記第２のＡｌ配線と接続する複数の第２のビアを埋め込む第４の工程と、前記第２のＡｌ配線層の上に、前記第２のビアと接続する複数の第３のＡｌ配線と、絶縁膜とを含む第３のＡｌ配線層を形成する第５の工程と、を含み、前記第４の工程では、前記第２のビア同士の間隔が、前記第２のビアの径の３倍以上となるように、前記第２のビアを埋め込み、前記第５の工程では、少なくとも一部の前記第３のＡｌ配線が、隣り合う前記第３のＡｌ配線同士の間隔が２．２５μｍ以下である第３の隙間を形成しており、平面視で前記第３の隙間の中の少なくとも一部は前記第１のＡｌ配線及び前記第２のＡｌ配線と重ならない領域を有し、かつ、前記第３の隙間を形成するように対峙した前記第３のＡｌ配線の対峙方向の配線幅は１５μｍより大きくなるように前記第３のＡｌ配線を形成する半導体装置の製造方法が提供される。
【０００９】
また、本発明によれば、複数の第１のＡｌ配線と絶縁膜とを含む第１のＡｌ配線層と、複数の第２のＡｌ配線と絶縁膜とを含み、前記第１のＡｌ配線層の上に形成される第２のＡｌ配線層と、複数の第３のＡｌ配線と絶縁膜とを含み、前記第２のＡｌ配線層の上に形成される第３のＡｌ配線層と、前記第１のＡｌ配線層に埋め込まれ、前記第１のＡｌ配線と前記第２のＡｌ配線とを接続する複数の第１のビアと、前記第２のＡｌ配線層に埋め込まれ、前記第２のＡｌ配線と第３のＡｌ配線とを接続する複数の第２のビアと、を有する半導体装置のレイアウト方法であって、少なくとも一部の前記第３のＡｌ配線は、隣り合う前記第３のＡｌ配線同士の間隔が２．２５μｍ以下である第３の隙間を形成しており、平面視で前記第３の隙間の中の少なくとも一部は前記第１のＡｌ配線及び前記第２のＡｌ配線と重ならない領域を有し、かつ、前記第３の隙間を形成するように対峙した前記第３のＡｌ配線の対峙方向の配線幅は１５μｍより大きく、前記第２のビア同士の間隔は、前記第２のビアの径の３倍以上とする半導体装置のレイアウト方法が提供される。
【００１０】
本発明者は、（１）上記第１乃至第３のＡｌ配線層と、上記第１及び第２のビアとを有し、（２）隣り合う第３のＡｌ配線同士の間に、間隔が２．２５μｍ以下である第３の隙間を形成しており、（３）第３の隙間の中の少なくとも一部は、平面視で、第１のＡｌ配線及び第２のＡｌ配線と重ならない領域を有し、（４）第３の隙間を形成するように対峙した第３のＡｌ配線の対峙方向の配線幅は１５μｍより大きい、半導体装置においては、第１乃至第３のＡｌ配線層の中の第３の隙間と平面視で重なる所定の領域に、クラックが発生する可能性があることを見出した。
【００１１】
そして、本発明者は、第２のビアの設計により、当該クラックの発生確率を制御できること、及び、第２のビア同士の間隔を、第２のビアの径の３倍以上とすることで、当該クラックの発生確率を十分に抑制できることを見出した。
【００１２】
すなわち、本発明によれば、設計上、半導体装置が上記（１）乃至（４）の要件を満たしてしまうような場合であっても、第２のビアを適切に設計することで、クラックの発生を抑制することができる。
【発明の効果】
【００１３】
本発明によれば、半導体装置にクラックが発生する不都合を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態の半導体装置の要部を模式的に示した断面図の一例である。
【図２】本実施形態の半導体装置の第１乃至第３のＡｌ配線、及び、第１及び第２のビアの一部を示した斜視図の一例である。
【図３】本実施形態の半導体装置の第１乃至第３のＡｌ配線の平面形状の一例を示す図である。
【図４】本実施形態の半導体装置の第１乃至第３のＡｌ配線の平面形状の一例を示す図である。
【図５】本実施形態の作用効果を説明するための図である。
【図６】本実施形態の作用効果を説明するための図である。
【図７】本実施形態の作用効果を説明するための図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態を図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
図１は、本実施形態の半導体装置の要部を模式的に示した断面図の一例である。図示するように、本実施形態の半導体装置は、第１のＡｌ配線層３０と、第２のＡｌ配線層４０と、第３のＡｌ配線層５０とを有する。
【００１７】
第１のＡｌ配線層３０は、複数の第１のＡｌ配線３１と、第１のＡｌ配線３１を覆う絶縁膜３３とを有する。第２のＡｌ配線層４０は、複数の第２のＡｌ配線４１と、第２のＡｌ配線４１を覆う絶縁膜４３とを有する。第３のＡｌ配線層５０は、複数の第３のＡｌ配線５１と、第３のＡｌ配線５１を覆う絶縁膜５２とを有する。また、第１のＡｌ配線層３０には、第１のＡｌ配線３１と第２のＡｌ配線４１とを接続する複数の第１のビア３２が埋め込まれている。そして、第２のＡｌ配線層４０には、第２のＡｌ配線４１と第３のＡｌ配線５１とを接続する複数の第２のビア４２が埋め込まれている。
【００１８】
ここで、図２に、本実施形態の半導体装置の第１のＡｌ配線３１、第２のＡｌ配線４１、第３のＡｌ配線５１、第１のビア３２及び第２のビア４２の一部を抽出した斜視図の一例を示す。また、図３及び図４に、第１のＡｌ配線３１、第２のＡｌ配線４１及び第３のＡｌ配線５１の平面形状の一例を示す。図３（Ａ）及び図４（Ａ）は、第１のＡｌ配線３１、第２のＡｌ配線４１及び第３のＡｌ配線５１をこの順に積層し、第３のＡｌ配線５１側から見た平面図の一例である。図３（Ｂ）及び図４（Ｂ）は、第１のＡｌ配線３１の平面図の一例である。図３（Ｃ）及び図４（Ｃ）は、第２のＡｌ配線４１の平面図の一例である。
【００１９】
図１、図２、図３（Ａ）及び図４（Ａ）に示すように、少なくとも一部の第３のＡｌ配線５１は、隣り合う第３のＡｌ配線５１同士の間隔（図１のＢ）が２．２５μｍ以下、例えば０．６μｍ以上２．２５μｍ以下である隙間６０を形成している。なお、同様に、少なくとも一部の第２のＡｌ配線４１は、隣り合う第２のＡｌ配線４１同士の間隔（図１のＢ）が２．２５μｍ以下、例えば０．６μｍ以上２．２５μｍ以下である隙間６０を形成してもよい。また、少なくとも一部の第１のＡｌ配線３１は、隣り合う第１のＡｌ配線３１同士の間隔（図１のＡ）が３．０μｍ以下、例えば０．６μｍ以上３．０μｍ以下である隙間６０を形成してもよい。「Ａｌ配線が隣り合った状態」は、分離した２つのＡｌ配線が隣り合うことで形成された状態であってもよいし、または、１つのＡｌ配線が例えばコの字状の折り返しパターン等を有することで形成された状態であってもよい。
【００２０】
以下、第３のＡｌ配線５１間の隙間６０を第３の隙間６０、第２のＡｌ配線４１間の隙間６０を第２の隙間６０、第１のＡｌ配線３１間の隙間６０を第１の隙間６０という。
【００２１】
第３の隙間６０の中の少なくとも一部は、平面視で、第１のＡｌ配線３１及び第２のＡｌ配線４１と重ならない領域を有する。例えば、図１乃至図４に示すように、平面視で、第１の隙間６０、第２の隙間６０及び第３の隙間６０が重なる領域を有する。かかる場合、第１の隙間６０を形成するように対峙した第１のＡｌ配線３１の対峙方向（図１の左右方向、図３（Ｂ）及び図４（Ｂ）の上下方向）、第２の隙間６０を形成するように対峙した第２のＡｌ配線４１の対峙方向（図１の左右方向、図３（Ｃ）及び図４（Ｃ）の上下方向）、及び、第３の隙間６０を形成するように対峙した第３のＡｌ配線５１の対峙方向（図１の左右方向、図３（Ａ）及び図４（Ａ）の上下方向）のすべては平行であってもよい。すなわち、平面視で互いに重なる第１の隙間６０、第２の隙間６０及び第３の隙間６０は、同じ方向に延伸していてもよい。
【００２２】
第３の隙間６０を形成するように対峙した第３のＡｌ配線５１の対峙方向の配線幅（図１のＣ）は１５μｍより大きい。同様に、第２の隙間６０を形成するように対峙した第２のＡｌ配線４１の対峙方向の配線幅（図１のＣ）、及び、第１の隙間６０を形成するように対峙した第１のＡｌ配線３１の対峙方向の配線幅（図１のＣ）は１５μｍより大きくてもよい。
【００２３】
第１のＡｌ配線３１の膜厚（図１のＤ）は例えば０．６μｍ以上０．７２μｍ以下であり、第２のＡｌ配線４１及び第３のＡｌ配線５１の膜厚（図１のＥ）は例えば０．７２μｍ以上０．８８μｍ以下である。
【００２４】
第１のＡｌ配線３１と第２のＡｌ配線４１との間の距離（図１のＩ）は例えば０．８μｍ以上１．１μｍ以下であり、第１のＡｌ配線層３０の膜厚（図１のＤ＋Ｉ）は例えば１．４μｍ以上１．８２μｍ以下である。また、第２のＡｌ配線４１と第３のＡｌ配線５１との間の距離（図１のＪ）は例えば０．７μｍ以上１．０μｍ以下であり、第２のＡｌ配線層４０の膜厚（図１のＥ＋Ｊ）は例えば１．４２μｍ以上１．８８μｍ以下である。
【００２５】
第１のＡｌ配線３１、第２のＡｌ配線４１及び第３のＡｌ配線５１は、Ａｌ、ＡｌとＴｉの合金、ＡｌとＴｉＮの合金、または、ＡｌとＴｉとＴｉＮの合金で構成される。
【００２６】
第３のＡｌ配線５１は、例えば、第３のＡｌ配線５１と同じ層に形成された金属パッドと接続している。また、第１のＡｌ配線３１、第２のＡｌ配線４１及び第３のＡｌ配線５１の中の第１の隙間６０、第２の隙間６０及び第３の隙間６０を形成している部分は、例えば、電源電位又は接地電位を与える配線である。
【００２７】
第２のビア４２同士の間隔（図１のＦ）は、第２のビア４２の径（図１のＧ）の３倍以上である。同様に、第１のビア３２同士の間隔（図１のＦ）は、第１のビア３２の径（図１のＧ）の３倍以上であってもよい。なお、ビア同士の間隔（図１のＦ）とは、ビアの側面間の最短距離のことである。第１のビア３２及び第２のビア４２の径は、例えば０．５４μ以上０．６６μｍ以下である。第１のビア３２及び第２のビア４２は、例えばタングステンで構成される。
【００２８】
図１に示すように、第１のＡｌ配線層３０は、例えば、基板１０の直上に形成された層間絶縁層２０の直上に形成される。層間絶縁層２０には、基板１０の直上に形成されたトランジスタなどのデバイス素子が位置する。図示した例では、基板１０にＬＯＣＯＳ（local oxidation of silicon）やＳＴＩ（shallow trench isolation）などの方法で素子分離１５が形成され、素子分離１５で分離された領域に、ゲート電極１１と、ゲート絶縁膜１６と、サイドウォール１２と、低濃度不純物領域１３と、ソース／ドレイン領域１４とを有するトランジスタが形成されている。このようなデバイス素子は、層間絶縁層２０に埋め込まれたビア（図示せず）を介して、第１のＡｌ配線３１と接続される。
【００２９】
層間絶縁層２０の膜厚（図１のＨ）は、例えば０．９μｍ以上１．１μｍ以下である。基板１０の厚さは、例えば２０μｍ以上６５０μｍ以下である。絶縁膜３３、絶縁膜４３、絶縁膜５２、及び、層間絶縁層２０は、例えば酸化膜である。絶縁膜３３、絶縁膜４３、絶縁膜５２、及び、層間絶縁層２０は、ＣＭＰ（chemical mechanical polishing）技術により表面を平坦化されていてもよい。
【００３０】
次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法は、第１乃至第５の工程を有する。
【００３１】
第１の工程では、基板１０上に、複数の第１のＡｌ配線３１と、第１のＡｌ配線３１を覆う絶縁膜３３とを含む第１のＡｌ配線層３０を形成する。例えば、基板１０の直上には、層間絶縁層２０が形成されている。層間絶縁層２０の中には、例えば基板の直上に形成されたトランジスタなどのデバイス素子が位置し、当該デバイス素子を覆うように絶縁膜が形成されている。そして、層間絶縁層２０の直上に、第１のＡｌ配線層３０を形成する。
【００３２】
第２の工程では、第１のＡｌ配線層３０に、第１のＡｌ配線３１と接続する複数の第１のビア３２を埋め込む。
【００３３】
第３の工程では、第１のＡｌ配線層３０の上に、第１のビア３２と接続する複数の第２のＡｌ配線４１と、第２のＡｌ配線４１を覆う絶縁膜４３とを含む第２のＡｌ配線層４０を形成する。
【００３４】
第４の工程では、第２のＡｌ配線層４０に、第２のＡｌ配線４１と接続する複数の第２のビア４２を埋め込む。なお、第２のビア４２同士の間隔が、第２のビア４２の径の３倍以上となるように、第２のビア４２を埋め込む。
【００３５】
第５の工程では、第２のＡｌ配線層４０の上に、第２のビア４２と接続する複数の第３のＡｌ配線５１と、第３のＡｌ配線５１を覆う絶縁膜５２とを含む第３のＡｌ配線層５０を形成する。なお、以下の要件をすべて満たすように、第３のＡｌ配線５１を形成する。
・ 少なくとも一部の第３のＡｌ配線５１が、隣り合う第３のＡｌ配線５１同士の間隔が２．２５μｍ以下である第３の隙間６０を形成している。
・ 第３の隙間６０の中の少なくとも一部は、平面視で、第１のＡｌ配線３１及び第２のＡｌ配線４１と重ならない領域を有する。
・ 第３の隙間６０を形成するように対峙した第３のＡｌ配線５１の対峙方向の配線幅は、１５μｍより大きい。
【００３６】
このような本実施形態の半導体装置の製造方法は、従来技術を利用して実現することができる。第１のＡｌ配線３１、第２のＡｌ配線４１及び第３のＡｌ配線５１の形成は、例えば、スパッタリング、フォトリソグラフィ、プラズマエッチング等を利用して実現することができる。また、層間絶縁層２０、絶縁膜３３、絶縁膜４３、絶縁膜５２の形成は、例えばＣＶＤ（chemical vapor deposition）、ＣＭＰ等を利用して実現することができる。また、第１のビア３２及び第２のビア４２の形成は、例えばＣＶＤ等を利用して実現することができる。
【００３７】
なお、上記半導体装置の製造方法は、以下に示す本実施形態の半導体装置のレイアウト方法を含んでもよい。
【００３８】
複数の第１のＡｌ配線と絶縁膜とを含む第１のＡｌ配線層と、
複数の第２のＡｌ配線と絶縁膜とを含み、前記第１のＡｌ配線層の上に形成される第２のＡｌ配線層と、
複数の第３のＡｌ配線と絶縁膜とを含み、前記第２のＡｌ配線層の上に形成される第３のＡｌ配線層と、
前記第１のＡｌ配線層に埋め込まれ、前記第１のＡｌ配線と前記第２のＡｌ配線とを接続する複数の第１のビアと、
前記第２のＡｌ配線層に埋め込まれ、前記第２のＡｌ配線と第３のＡｌ配線とを接続する複数の第２のビアと、
を有する半導体装置のレイアウト方法であって、
少なくとも一部の前記第３のＡｌ配線は、隣り合う前記第３のＡｌ配線同士の間隔が２．２５μｍ以下である第３の隙間を形成しており、平面視で前記第３の隙間の中の少なくとも一部は前記第１のＡｌ配線及び前記第２のＡｌ配線と重ならない領域を有し、かつ、前記第３の隙間を形成するように対峙した前記第３のＡｌ配線の対峙方向の配線幅は１５μｍより大きく、
前記第２のビア同士の間隔は、前記第２のビアの径の３倍以上とする半導体装置のレイアウト方法。
【００３９】
次に、本実施形態の作用効果について説明する。
【００４０】
まず、図５に、本実施形態の半導体装置において、「第３の隙間６０を形成するように対峙した第３のＡｌ配線５１の対峙方向の配線幅（図１のＣ）」を、本実施形態の範囲内外の様々な値にした時の、「クラック発生率」の変化を示す。
【００４１】
その他の構成要素は、図１に示す数値範囲内とした。なお、第２のビア４２同士の間隔（図１のＦ）は０．６μｍ、第３の隙間を形成するように隣り合った第３のＡｌ配線５１同士の間隔（図１のＢ）は０．８μｍとした。
【００４２】
図５に示すように、「第３の隙間６０を形成するように対峙した第３のＡｌ配線５１の対峙方向の配線幅（図１のＣ）」が１５μｍより大きくなるとクラック発生の可能性があり、１５μｍ以下になるとクラック発生の可能性が低くなることが分かる。なお、クラックは、半導体装置の製造段階における第３のＡｌ配線５１の一部をエッチングしてパターニングした後に、第１乃至第３の隙間６０が平面視で重なる領域において発生した。
【００４３】
次に、図６に、本実施形態の半導体装置において、「第３の隙間を形成するように隣り合った第３のＡｌ配線５１同士の間隔（図１のＢ）」を、本実施形態の範囲内外の様々な値にした時の、「クラック発生率」の変化を示す。
【００４４】
その他の構成要素は、図１に示す数値範囲内とした。なお、第２のビア４２同士の間隔（図１のＦ）は０．６μｍ、第３の隙間６０を形成するように対峙した第３のＡｌ配線５１の対峙方向の配線幅（図１のＣ）は３００μｍとした。
【００４５】
図６に示すように、「第３の隙間を形成するように隣り合った第３のＡｌ配線５１同士の間隔（図１のＢ）」が２．５μｍより小さい（例えば２．２５μｍより小さい）とクラック発生の可能性があり、２．５μｍ以上だとクラック発生の可能性が低くなることが分かる。なお、クラックは、半導体装置の製造段階における第３のＡｌ配線５１の一部をエッチングしてパターニングした後に、第１乃至第３の隙間６０が平面視で重なる領域において発生した。
【００４６】
次に、図７に、本実施形態の半導体装置において、「第２のビア４２同士の間隔（図１のＦ）」を、本実施形態の範囲内外の様々な値にした時の、「クラック発生率」の変化を示す。
【００４７】
その他の構成要素は、図１に示す数値範囲内とした。なお、第３の隙間を形成するように隣り合った第３のＡｌ配線５１同士の間隔（図１のＢ）は０．８μｍ、第３の隙間６０を形成するように対峙した第３のＡｌ配線５１の対峙方向の配線幅（図１のＣ）は３００μｍ、第２のビア４２の径（図１のＧ）は０．５９μｍとした。
【００４８】
図７に示すように、本実施形態の半導体装置の構成の場合、「第２のビア４２同士の間隔（図１のＦ）」が１．７６μｍより小、すなわち第２のビア４２同士の間隔が第２のビア４２の径（図１のＧ）の３倍より小さいとクラック発生の可能性があり、１．７６μｍ以上、すなわち第２のビア４２同士の間隔（図１のＦ）が第２のビア４２の径（図１のＧ）の３倍以上だと、クラック発生の可能性が低くなることが分かる。同様に、第２のビア４２を設けなかった場合には（図７の「Ｖｉａ無し」）、クラック発生の可能性が低くなることが分かる。なお、クラックは、半導体装置の製造段階における第３のＡｌ配線５１の一部をエッチングしてパターニングした後に、第１乃至第３の隙間６０が平面視で重なる領域において発生した。
【００４９】
上記図５乃至図７に示す結果によれば、（１）第１乃至第３のＡｌ配線層３０乃至５０と、第１及び第２のビア３２及び４２とを有し、（２）第３のＡｌ配線５１が、隣り合う第３のＡｌ配線５１同士の間隔が２．２５μｍ以下である第３の隙間６０を形成しており、（３）第３の隙間６０の中の少なくとも一部は、平面視で、第１のＡｌ配線３１及び第２のＡｌ配線４１と重ならない領域を有し、（４）第３の隙間６０を形成するように対峙した第３のＡｌ配線５１の対峙方向の配線幅は１５μｍより大きい半導体装置においては、半導体装置の製造段階における第３のＡｌ配線５１の一部をエッチングしてパターニングした後に、第１乃至第３の隙間６０が平面視で重なる領域においてクラックが発生する可能性があることが分かる。
【００５０】
そして、図７に示すように、第２のビア４２の設計により、当該クラックの発生確率を制御できること、及び、第２のビア４２同士の間隔を、第２のビアの径の３倍以上とすることで、当該クラックの発生確率を十分に抑制できることが分かる。
【００５１】
すなわち、本実施形態によれば、設計上、半導体装置が上記（１）乃至（４）の要件を満たしてしまうような場合であっても、第２のビア４２の設計により、第１乃至第３の隙間６０が平面視で重なる領域にクラックが発生する確率を抑制することができる。
【００５２】
なお、上記クラック発生のメカニズムは明らかでないが、本発明者は以下のように考えている。
【００５３】
まず、クラックの発生タイミングが、第３のＡｌ配線５１の一部をエッチングしてパターニングした後であることから、第３のＡｌ配線５１の応力が影響していると推定できる。本発明者は、本実施形態の半導体装置の製造工程中の途中段階における基板（ウエハ）のソリ量をトレースした結果、クラック発生前後（第３のＡｌ配線５１をパターニングする前後）において、曲率が変化していることを確認した。具体的には、パターニング前に比べて、パターニング後には、曲率が小さくなっていた。すなわち、基板に引っ張り応力が働いていることを確認した。
【００５４】
また、クラック発生箇所が、配線幅が比較的大きい第３のＡｌ配線５１同士が対峙して形成される隙間であることから、第３のＡｌ配線５１の応力が影響していると推定できる。
【００５５】
なお、本発明者は、「第３の隙間６０を形成するように対峙した第３のＡｌ配線５１の対峙方向の配線幅（図１のＣ）」が１５μｍ以下の場合、第３のＡｌ配線５１の配線長（図１の紙面に垂直方向の長さ、図３（Ａ）の左右方向の長さ）を３０μｍ〜５００μｍの間で変更しても、上記クラックが発生しないことを確認している。すなわち、上記クラックの発生は、配線長にほとんど影響されず、配線幅に依存すると考えられる。
【符号の説明】
【００５６】
１０    基板
１１    ゲート電極
１２    サイドウォール
１３    低濃度不純物領域
１４    ソース／ドレイン領域
１５    素子分離
１６    ゲート絶縁膜
２０    層間絶縁層
３０    第１のＡｌ配線層
３１    第１のＡｌ配線
３２    第１のビア
３３    絶縁膜
４０    第２のＡｌ配線層
４１    第２のＡｌ配線
４２    第２のビア
４３    絶縁膜
５０    第３のＡｌ配線層
５１    第３のＡｌ配線
５２    絶縁膜
６０    隙間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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