(57)【要約】【課題】可変抵抗素子、該可変抵抗素子を含む半導体装置及び該半導体装置の動作方法を提供する。【解決手段】半導体装置の動作方法を開示する。該半導体装置の動作方法は、可変抵抗素子が第１抵抗から第２抵抗にスイッチングされるように、少なくとも１つのリセットパルス電圧を印加することによって、第１データを書き込み、可変抵抗素子が第２抵抗から第１抵抗にスイッチングされるように、少なくとも１つのセットパルス電圧を印加することによって、第２データを書き込み、少なくとも１つのセットパルス電圧の大きさは、少なくとも１つのリセットパルス電圧の大きさより小さく、第２抵抗は、第１抵抗より大きい。【選択図】図１６
2012009124.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の動作方法であって、
可変抵抗素子が第１抵抗から第２抵抗にスイッチングされるように、少なくとも１つのリセットパルス電圧を印加することによって、第１データを書き込む段階と、
前記可変抵抗素子が、前記第２抵抗から前記第１抵抗にスイッチングされるように、少なくとも１つのセットパルス電圧を印加することによって、第２データを書き込む段階と、
を含み、
前記少なくとも１つのセットパルス電圧の大きさは、前記少なくとも１つのリセットパルス電圧の大きさより小さく、
前記第２抵抗は、前記第１抵抗より大きいことを特徴とする半導体装置の動作方法。
【請求項２】
前記少なくとも１つのリセットパルス電圧の大きさは、前記少なくとも１つのセットパルス電圧の大きさの少なくとも２倍以上であることを特徴とする請求項１に記載の半導体装置の動作方法。
【請求項３】
前記少なくとも１つのリセットパルス電圧の極性は、前記少なくとも１つのセットパルス電圧の極性と、互いに反対であることを特徴とする請求項１に記載の半導体装置の動作方法。
【請求項４】
前記少なくとも１つのリセットパルス電圧は、複数のリセットパルス電圧であることを特徴とする請求項１に記載の半導体装置の動作方法。
【請求項５】
前記第２抵抗は、前記第１抵抗の２０倍ないし１００倍以上の抵抗を有することを特徴とする請求項１に記載の半導体装置の動作方法。
【請求項６】
前記第１データを書き込む段階は、前記可変抵抗素子が、前記第２抵抗から第３抵抗にスイッチングされるように、前記少なくとも１つのリセットパルス電圧を印加した後、少なくとも１つの第２リセットパルス電圧を印加する段階をさらに含み、
前記第３抵抗は、前記第２抵抗より大きいことを特徴とする請求項１に記載の半導体装置の動作方法。
【請求項７】
前記少なくとも１つのリセットパルス電圧の極性は、前記少なくとも１つのセットパルス電圧と、前記少なくとも１つの第２リセットパルス電圧との極性と、互いに反対であることを特徴とする請求項６に記載の半導体装置の動作方法。
【請求項８】
前記少なくとも１つのセットパルス電圧の大きさは、前記少なくとも１つの第２リセットパルス電圧の大きさより大きいことを特徴とする請求項６に記載の半導体装置の動作方法。
【請求項９】
前記少なくとも１つのリセットパルス電圧及び前記少なくとも１つの第２リセットパルス電圧のうち少なくとも一つは、複数のパルス電圧であることを特徴とする請求項６に記載の半導体装置の動作方法。
【請求項１０】
前記少なくとも１つのリセットパルス電圧は、複数のリセットパルス電圧であり、前記少なくとも１つの第２リセットパルス電圧は、複数の第２リセットパルス電圧であることを特徴とする請求項６に記載の半導体装置の動作方法。
【請求項１１】
前記第１データを書き込む段階は、前記少なくとも１つの第２リセットパルス電圧を印加した後、１つの第３リセットパルス電圧及び１つの第４リセットパルス電圧を連続して印加する段階をさらに含み、
前記第３リセットパルス電圧は、前記少なくとも１つのリセットパルス電圧と同じ大きさ及び極性を有し、
前記第４リセットパルス電圧は、前記少なくとも１つの第２リセットパルス電圧と同じ大きさ及び極性を有し、
前記少なくとも１つのリセットパルス電圧は、１つのリセットパルス電圧であり、
前記少なくとも１つの第２リセットパルス電圧は、１つの第２リセットパルス電圧であることを特徴とする請求項６に記載の半導体装置の動作方法。
【請求項１２】
前記第３抵抗は、前記第１抵抗の２０倍ないし１，０００倍以上の抵抗を有することを特徴とする請求項６に記載の半導体装置の動作方法。
【請求項１３】
半導体装置の動作方法であって、
可変抵抗素子をリセットさせるために、少なくとも１つの第１リセットパルス電圧及び少なくとも１つの第２リセットパルス電圧を連続して印加することによって、第１データを書き込む段階と、
前記可変抵抗素子をセットさせるために、少なくとも１つのセットパルス電圧を印加することによって、第２データを書き込む段階と、
を含み、
前記少なくとも１つの第１リセットパルス電圧の印加は、前記可変抵抗素子を、第１抵抗状態から第２抵抗状態にスイッチングさせ、
前記少なくとも１つの第２リセットパルス電圧の印加は、前記可変抵抗素子を、前記第２抵抗状態から第３抵抗状態にスイッチングさせ、
前記第３抵抗状態の抵抗は、前記第２抵抗状態の抵抗より大きく、
前記少なくとも１つのセットパルス電圧の印加は、前記可変抵抗素子を、前記第３抵抗状態から前記第１抵抗状態にスイッチングさせ、
前記第２抵抗状態の抵抗は、前記第１抵抗状態の抵抗より大きいことを特徴とする半導体装置の動作方法。
【請求項１４】
前記少なくとも１つの第１リセットパルス電圧の極性は、前記少なくとも１つのセットパルス電圧と、前記少なくとも１つの第２リセットパルス電圧との極性と、互いに反対であることを特徴とする請求項１３に記載の半導体装置の動作方法。
【請求項１５】
前記少なくとも１つの第１リセットパルス電圧の大きさは、前記少なくとも１つのセットパルス電圧の大きさより大きく、前記少なくとも１つの第２リセットパルス電圧の大きさは、前記少なくとも１つのセットパルス電圧の大きさより小さいことを特徴とする請求項１３に記載の半導体装置の動作方法。
【請求項１６】
前記少なくとも１つの第１リセットパルス電圧及び前記少なくとも１つの第２リセットパルス電圧のうち少なくとも一つは、複数のパルス電圧であることを特徴とする請求項１３に記載の半導体装置の動作方法。
【請求項１７】
前記少なくとも１つの第１リセットパルス電圧及び前記少なくとも１つの第２リセットパルス電圧を連続して印加することによって、前記第１データを書き込む段階で、前記少なくとも１つの第１リセットパルスは、前記少なくとも１つの第２リセットパルスより先に印加され、
前記少なくとも１つの第１リセットパルスは、複数の第１リセットパルスであり、
前記少なくとも１つの第２リセットパルスは、複数の第２リセットパルスであることを特徴とする請求項１３に記載の半導体装置の動作方法。
【請求項１８】
前記第１データを書き込む段階は、前記少なくとも１つの第２リセットパルス電圧を印加した後、１つの第３リセットパルス電圧及び１つの第４リセットパルス電圧を連続して印加する段階をさらに含み、
前記第３リセットパルス電圧は、前記少なくとも１つの第１リセットパルス電圧と同じ大きさ及び極性を有し、
前記第４リセットパルス電圧は、前記少なくとも１つの第２リセットパルス電圧と同じ大きさ及び極性を有し、
前記少なくとも１つの第１リセットパルス電圧は、１つの第１リセットパルス電圧であり、
前記少なくとも１つの第２リセットパルス電圧は、１つの第２リセットパルス電圧であり、
前記１つの第２リセットパルス電圧は、前記１つの第１リセットパルス電圧より遅く印加されることを特徴とする請求項１３に記載の半導体装置の動作方法。
【請求項１９】
前記第３抵抗状態の抵抗は、前記第１抵抗状態の抵抗の２０倍ないし１，０００倍以上の抵抗を有することを特徴とする請求項１３に記載の半導体装置の動作方法。
【請求項２０】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配され、第１リセットパルス電圧が印加されれば、第１抵抗から第２抵抗にスイッチングされ、第２リセットパルス電圧が印加されれば、前記第２抵抗から第３抵抗にスイッチングされ、セットパルス電圧が印加されれば、前記第３抵抗から前記第１抵抗にスイッチングされる可変抵抗物質層と、
を含み、
前記第３抵抗は、前記第２抵抗より大きく、
前記第２抵抗は、前記第１抵抗より大きいことを特徴とする可変抵抗素子。
【請求項２１】
前記第１リセットパルス電圧の大きさは、前記セットパルス電圧の大きさの２倍以上であることを特徴とする請求項２０に記載の可変抵抗素子。
【請求項２２】
前記第１リセットパルス電圧の極性は、前記セットパルス電圧及び前記第２リセットパルス電圧の極性と、互いに反対であることを特徴とする請求項２０に記載の可変抵抗素子。
【請求項２３】
前記第１リセットパルス電圧の大きさは、前記セットパルス電圧の大きさより大きく、
前記第２リセットパルス電圧の大きさは、前記セットパルス電圧の大きさより小さいことを特徴とする請求項２０に記載の可変抵抗素子。
【請求項２４】
第１リセットパルス電圧が印加されれば、第１抵抗状態から第２抵抗状態にスイッチングされ、第２リセットパルス電圧が印加されれば、前記第２抵抗状態から第３抵抗状態に変化し、セットパルス電圧が印加されれば、前記第３抵抗状態から前記第１抵抗状態に変化する可変抵抗素子と、
前記可変抵抗素子に直列に連結された選択素子と、
を含み、
前記第３抵抗状態は、前記第２抵抗状態より抵抗が大きく、
前記第２抵抗状態は、前記第１抵抗状態より抵抗が大きいことを特徴とする半導体装置。
【請求項２５】
前記第１リセットパルス電圧の大きさは、前記セットパルス電圧の大きさの２倍以上であることを特徴とする請求項２４に記載の半導体装置。
【請求項２６】
前記第１リセットパルス電圧の極性は、前記セットパルス電圧及び前記第２リセットパルス電圧の極性と、互いに反対であることを特徴とする請求項２４に記載の半導体装置。
【請求項２７】
前記第１リセットパルス電圧の大きさは、前記セットパルス電圧の大きさより大きく、前記第２リセットパルス電圧の大きさは、前記セットパルス電圧の大きさより小さいことを特徴とする請求項２４に記載の半導体装置。
【請求項２８】
前記第１リセットパルス電圧及び第２リセットパルス電圧が連続して印加されれば、第１データが書き込まれ、前記セットパルス電圧が印加されれば、第２データが書き込まれることを特徴とする請求項２４に記載の半導体装置。
【請求項２９】
前記選択素子は、トランジスタ及びダイオードのうち一つであることを特徴とする請求項２４に記載の半導体装置。
【請求項３０】
電子システムの動作方法であって、
請求項１から請求項１２のうちいずれか１項に記載の半導体装置の動作方法を含み、
前記電子システムは、プロセッサ、メモリ部、入出力部及びインターフェース部を含み、
前記メモリ部は、前記半導体装置を含むことを特徴とする電子システムの動作方法。
【請求項３１】
メモリカードの動作方法であって、
請求項１３から請求項１９のうちいずれか１項に記載の半導体装置の動作方法を含み、
前記メモリカードは、コントローラ及びメモリ部を含み、
前記メモリ部は、前記メモリ装置を含むことを特徴とするメモリカードの動作方法。
【請求項３２】
コントローラと、
請求項２０から請求項２３のうちいずれか１項に記載の可変抵抗素子を含むメモリ部と、を含むメモリカード。
【請求項３３】
コントローラと、
請求項２４から請求項２９のうちいずれか１項に記載の半導体装置を含むメモリ部と、を含むメモリカード。
【請求項３４】
プロセッサと、
請求項２４から請求項２９のうちいずれか１項に記載の半導体装置を含むメモリ部と、
入出力装置と、
インターフェース部と、を含む電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の技術的思想は、半導体装置に係り、さらに詳細には、可変抵抗素子、該可変抵抗素子を含む半導体装置及び該半導体装置の動作方法に関する。
【背景技術】
【０００２】
メモリ装置の高容量化及び低電力化の要求によって、不揮発性であると同時に、リフレッシング不要な次世代メモリ装置に係わる研究が進められている。かような次世代メモリ装置は、ＤＲＡＭ（dynamic random access memory）の高集積性、フラッシュメモリの不揮発性、ＳＲＡＭ（static random-access memory）の高速性などを備えることが要求される。現在、脚光を浴びている次世代メモリ装置としては、ＰＲＡＭ（phase change random-access memory）、ＮＦＧＭ（nano floating gate memory）、ＰｏＲＡＭ（polymer random-access memory）、ＭＲＡＭ（magnetic random-access memory）、ＦｅＲＡＭ（ferroelectric random-access memory）、ＲＲＡＭ（登録商標）（resistive random-access memory）などが前述の要求事項に相応する次世代メモリ装置として挙げられている。このうち、ＲＲＡＭ（登録商標）は、不導体物質に十分に高い電圧を加えれば、電流が流れる通路が生成されて抵抗が低くなる現象を利用したものである。このとき、いったん通路が生成されれば、適切な電圧を加えることにより、その通路をなくしたり、あるいは生成させたりすることが可能である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、可変抵抗素子で、高抵抗状態と低抵抗状態との抵抗差を大きくすることにより、可変抵抗素子を含む半導体装置の信頼性を向上させられる可変抵抗素子、該可変抵抗素子を含む半導体装置及び該半導体装置の動作方法を提供するところにある。
【課題を解決するための手段】
【０００４】
前記課題を解決するための本発明の一実施形態による半導体装置の動作方法は、可変抵抗素子が第１抵抗から第２抵抗にスイッチング（switching）されるように、少なくとも１つのリセットパルス電圧を印加することによって、第１データを書き込む段階と、前記可変抵抗素子が前記第２抵抗から前記第１抵抗にスイッチングされるように、少なくとも１つのセットパルス電圧を印加することによって、第２データを書き込む段階と、を含み、前記少なくとも１つのセットパルス電圧の大きさは、前記少なくとも１つのリセットパルス電圧の大きさより小さく、前記第２抵抗は、前記第１抵抗より大きい。
【０００５】
一部実施形態において、前記少なくとも１つのリセットパルス電圧の大きさは、前記少なくとも１つのセットパルス電圧の大きさの少なくとも２倍以上でありうる。
【０００６】
一部実施形態において、前記少なくとも１つのリセットパルス電圧の極性は、前記少なくとも１つのセットパルス電圧の極性と、互いに反対でありうる。
【０００７】
一部実施形態において、前記少なくとも１つのリセットパルス電圧は、複数のリセットパルス電圧でありうる。
【０００８】
一部実施形態において、前記第２抵抗は、前記第１抵抗の２０倍ないし１００倍以上の抵抗を有することができる。
【０００９】
一部実施形態において、前記第１データを書き込む段階は、前記可変抵抗素子が、前記第２抵抗から第３抵抗にスイッチングされるように、前記少なくとも１つのリセットパルス電圧を印加した後、少なくとも１つの第２リセットパルス電圧を印加する段階をさらに含み、前記第３抵抗は、前記第２抵抗より大きいものである。
【００１０】
一部実施形態において、前記少なくとも１つのリセットパルス電圧の極性は、前記少なくとも１つのセットパルス電圧と、前記少なくとも１つの第２リセットパルス電圧との極性と、互いに反対でありうる。
【００１１】
一部実施形態において、前記少なくとも１つのセットパルス電圧の大きさは、前記少なくとも１つの第２リセットパルス電圧の大きさより大きいものである。
【００１２】
一部実施形態において、前記少なくとも１つのリセットパルス電圧及び前記少なくとも１つの第２リセットパルス電圧のうち少なくとも一つは、複数のパルス電圧でありうる。
【００１３】
一部実施形態において、前記少なくとも１つのリセットパルス電圧は、複数のリセットパルス電圧であり、前記少なくとも１つの第２リセットパルス電圧は、複数の第２リセットパルス電圧でありうる。
【００１４】
一部実施形態において、前記第１データを書き込む段階は、前記少なくとも１つの第２リセットパルス電圧を印加した後、１つの第３リセットパルス電圧及び１つの第４リセットパルス電圧を連続して印加する段階をさらに含み、前記第３リセットパルス電圧は、前記少なくとも１つのリセットパルス電圧と同じ大きさ及び極性を有し、前記第４リセットパルス電圧は、前記少なくとも１つの第２リセットパルス電圧と同じ大きさ及び極性を有し、前記少なくとも１つのリセットパルス電圧は、１つのリセットパルス電圧であり、前記少なくとも１つの第２リセットパルス電圧は、１つの第２リセットパルス電圧でありうる。
【００１５】
一部実施形態において、前記第３抵抗は、前記第１抵抗の２０倍ないし１，０００倍以上の抵抗を有することができる。
【００１６】
また、前記課題を解決するための本発明の他の実施形態による半導体装置の動作方法は、可変抵抗素子をリセットさせるために、少なくとも１つの第１リセットパルス電圧及び少なくとも１つの第２リセットパルス電圧を連続して印加することによって、第１データを書き込む段階と、前記可変抵抗素子をセットさせるために、少なくとも１つのセットパルス電圧を印加することによって、第２データを書き込む段階と、を含み、前記少なくとも１つの第１リセットパルス電圧の印加は、前記可変抵抗素子を、第１抵抗状態から第２抵抗状態にスイッチングさせ、前記少なくとも１つの第２リセットパルス電圧の印加は、前記可変抵抗素子を、前記第２抵抗状態から第３抵抗状態にスイッチングさせ、前記第３抵抗状態の抵抗は、前記第２抵抗状態の抵抗より大きく、前記少なくとも１つのセットパルス電圧の印加は、前記可変抵抗素子を、前記第３抵抗状態から前記第１抵抗状態にスイッチングさせ、前記第２抵抗状態の抵抗は、前記第１抵抗状態の抵抗より大きい。
【００１７】
一部実施形態において、前記少なくとも１つの第１リセットパルス電圧の極性は、前記少なくとも１つのセットパルス電圧と、前記少なくとも１つの第２リセットパルス電圧との極性と、互いに反対でありうる。
【００１８】
一部実施形態において、前記少なくとも１つの第１リセットパルス電圧の大きさは、前記少なくとも１つのセットパルス電圧の大きさより大きく、前記少なくとも１つの第２リセットパルス電圧の大きさは、前記少なくとも１つのセットパルス電圧の大きさより小さいものである。
【００１９】
一部実施形態において、前記少なくとも１つの第１リセットパルス電圧及び前記少なくとも１つの第２リセットパルス電圧のうち少なくとも一つは、複数のパルス電圧でありうる。
【００２０】
一部実施形態において、前記少なくとも１つの第１リセットパルス電圧及び前記少なくとも１つの第２リセットパルス電圧を連続して印加することによって、前記第１データを書き込む段階で、前記少なくとも１つの第１リセットパルスは、前記少なくとも１つの第２リセットパルスより先に印加され、前記少なくとも１つの第１リセットパルスは、複数の第１リセットパルスであり、前記少なくとも１つの第２リセットパルスは、複数の第２リセットパルスでありうる。
【００２１】
一部実施形態において、前記第１データを書き込む段階は、前記少なくとも１つの第２リセットパルス電圧を印加した後、１つの第３リセットパルス電圧及び１つの第４リセットパルス電圧を連続して印加する段階をさらに含み、前記第３リセットパルス電圧は、前記少なくとも１つの第１リセットパルス電圧と同じ大きさ及び極性を有し、前記第４リセットパルス電圧は、前記少なくとも１つの第２リセットパルス電圧と同じ大きさ及び極性を有し、前記少なくとも１つの第１リセットパルス電圧は、１つの第１リセットパルス電圧であり、前記少なくとも１つの第２リセットパルス電圧は、１つの第２リセットパルス電圧であり、前記１つの第２リセットパルス電圧は、前記１つの第１リセットパルス電圧より遅く印加されうる。
【００２２】
一部実施形態において、前記第３抵抗状態の抵抗は、前記第１抵抗状態の抵抗の２０倍ないし１，０００倍以上の抵抗を有することができる。
【００２３】
また、前記課題を解決するための本発明の一実施形態による可変抵抗素子は第１電極と、第２電極と、前記第１電極と前記第２電極との間に配され、第１リセットパルス電圧が印加されれば、第１抵抗から第２抵抗にスイッチングされ、第２リセットパルス電圧が印加されれば、前記第２抵抗から第３抵抗にスイッチングされ、セットパルス電圧が印加されれば、前記第３抵抗から前記第１抵抗にスイッチングされる可変抵抗物質層を含み、前記第３抵抗は、前記第２抵抗より大きく、前記第２抵抗は、前記第１抵抗より大きい。
【００２４】
一部実施形態において、前記第１リセットパルス電圧の大きさは、前記セットパルス電圧の大きさの２倍以上でありうる。
【００２５】
一部実施形態において、前記第１リセットパルス電圧の極性は、前記セットパルス電圧及び前記第２リセットパルス電圧の極性と、互いに反対でありうる。
【００２６】
一部実施形態において、前記第１リセットパルス電圧の大きさは、前記セットパルス電圧の大きさより大きく、前記第２リセットパルス電圧の大きさは、前記セットパルス電圧の大きさより小さいものである。
【００２７】
また、前記課題を解決するための本発明の一実施形態による半導体装置は、第１リセットパルス電圧が印加されれば、第１抵抗状態から第２抵抗状態にスイッチングされ、第２リセットパルス電圧が印加されれば、前記第２抵抗状態から第３抵抗状態に変化し、セットパルス電圧が印加されれば、前記第３抵抗状態から前記第１抵抗状態に変化する可変抵抗素子と、前記可変抵抗素子に直列に連結された選択素子を含み、前記第３抵抗状態は、前記第２抵抗状態より抵抗が大きく、前記第２抵抗状態は、前記第１抵抗状態より抵抗が大きい。
【００２８】
一部実施形態において、前記第１リセットパルス電圧の大きさは、前記セットパルス電圧の大きさの２倍以上でありうる。
【００２９】
一部実施形態において、前記第１リセットパルス電圧の極性は、前記セットパルス電圧及び前記第２リセットパルス電圧の極性と、互いに反対でありうる。
【００３０】
一部実施形態において、前記第１リセットパルス電圧の大きさは、前記セットパルス電圧の大きさより大きく、前記第２リセットパルス電圧の大きさは、前記セットパルス電圧の大きさより小さいものである。
【００３１】
一部実施形態において、前記第１リセットパルス電圧及び第２リセットパルス電圧が連続して印加されれば、第１データが書き込まれ、前記セットパルス電圧が印加されれば、第２データが書き込まれる。
【００３２】
一部実施形態において、前記選択素子は、トランジスタ及びダイオードのうち一つでありうる。
【００３３】
また、前記課題を解決するための本発明の一実施形態による電子システムの動作方法は、前述の半導体装置の動作方法を含み、前記電子システムは、プロセッサ、メモリ部、入出力部及びインターフェース部を含み、前記メモリ部は、前記半導体装置を含む。
【００３４】
また、前記課題を解決するための本発明の一実施形態によるメモリカードの動作方法は、前述の半導体装置の動作方法を含み、前記メモリカードは、コントローラ及びメモリ部を含み、前記メモリ部は、前記メモリ装置を含む。
【００３５】
また、前記課題を解決するための本発明の一実施形態によるメモリカードは、コントローラと、前述の可変抵抗素子と、を含む。
【００３６】
また、前記課題を解決するための本発明の一実施形態によるメモリカードは、コントローラと、前述の半導体装置とを含むメモリ部と、を含む。
【００３７】
また、前記課題を解決するための本発明の一実施形態による電子システムは、プロセッサと、前述の半導体装置を含むメモリ部と、入出力装置と、インターフェース部と、を含む。
【発明の効果】
【００３８】
本発明によれば、非対称的なセットパルス電圧とリセットパルス電圧とを利用することによって、可変抵抗素子を含む半導体装置の信頼性を向上させ、これにより、半導体装置のビットエラー率（bit error rate）を低下させることができる。
【００３９】
具体的には、セットパルス電圧の大きさより大きいリセットパルス電圧を可変抵抗素子に印加することによって、高抵抗状態のオフ抵抗と低抵抗状態のオン抵抗との差を大きく増加させることができる。また、第１リセットパルス電圧と第２リセットパルス電圧とを順次に可変抵抗素子に印加することによって、高抵抗状態のオフ抵抗と低抵抗状態のオン抵抗との差をさらに大きく増加させることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態による可変抵抗素子を概略的に示す断面図である。
【図２】図１の可変抵抗素子の理想的な電流・電圧特性を示すグラフである。
【図３】図１の可変抵抗素子の実際的な電流・電圧特性を示すグラフである。
【図４】図１の可変抵抗素子に印加される動作パルスの一例を示すグラフである。
【図５】図４による動作パルスを印加した場合、可変抵抗素子に流れる電流変化を示すグラフである。
【図６】図４による動作パルスを印加した場合、可変抵抗素子の抵抗分布を概略的に示すグラフである。
【図７】図１の可変抵抗素子に印加される動作パルスの他の例を示すグラフである。
【図８】図７による動作パルスを印加した場合、可変抵抗素子に流れる電流変化を示すグラフである。
【図９】図１の可変抵抗素子に印加される動作パルスのさらに他の例を示すグラフである。
【図１０】図９による動作パルスを印加した場合、可変抵抗素子に流れる電流変化を示すグラフである。
【図１１】図９による動作パルスを印加した場合、可変抵抗素子の抵抗を示すグラフである。
【図１２】図９による動作パルスを印加した場合、可変抵抗素子の抵抗分布を概略的に示すグラフである。
【図１３】図１の可変抵抗素子を含む半導体装置の第１例を示す回路図である。
【図１４】図１の可変抵抗素子を含む半導体装置の第２例を示す回路図である。
【図１５】図１４の半導体装置を示す断面図である。
【図１６】本発明の一実施形態による半導体装置の動作方法を示すフローチャートである。
【図１７】本発明の一実施形態によるメモリカードを示す概略図である。
【図１８】本発明の一実施形態による電子システムを概略的に示すブロック図である。
【発明を実施するための形態】
【００４１】
以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示を完全なものにするものであり、当業者に発明の範疇を完全に知らせるために提供されるのである。図面で構成要素は、説明の便宜のために、その大きさが誇張されていることもある。
【００４２】
以下で詳述する本発明の実施形態で利用される用語は、当該技術分野で一般的に知られている意味を有することができる。例えば、少なくとも一つは、最小限一つ、すなわち、一つまたはそれ以上の数を意味し、一つまたは複数とも、同じ意味で使われうる。
【００４３】
図１は、本発明の一実施形態による可変抵抗素子を概略的に示す断面図である。
【００４４】
図１を参照すれば、可変抵抗素子１０は、第１電極１１、可変抵抗物質層１２及び第２電極１３を含み、可変抵抗物質層１２は、第１電極１１と第２電極１３との間に形成されうる。他の実施形態で、可変抵抗素子１０は、第１電極１１上、及び／または可変抵抗物質層１２上に、バッファ層（図示せず）をさらに含むこともできる。
【００４５】
第１電極１１及び第２電極１３は、導電性物質を含むことができるが、例えば、耐酸化性金属膜（oxidation resistant metal layer）またはポリシリコン膜を含むことができる。例えば、耐酸化性金属膜は、イリジウム（Ｉｒ）、白金（Ｐｔ）、イリジウム酸化物（ＩｒＯ）、チタン窒化物（ＴｉＮ）、チタン・アルミニウム窒化物（ＴｉＡｌＮ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）及びルテニウム酸化物（ＲｕＯ）のうち少なくとも一つを含むことができ、耐酸化性金属膜は、例えば、バッファ層（図示せず）を形成した後に適用されうる。本実施形態で、第１電極１１及び第２電極１３は、可変抵抗物質層１２の上下にそれぞれ配されるが、第１電極１１及び第２電極１３の配置は、その用語に限定されるものではない。他の実施形態で、第１電極１１及び第２電極１３は、可変抵抗物質層１２の左右にそれぞれ配されもする。
【００４６】
可変抵抗物質層１２は、ペロブスカイト（perovskite）系酸化物及び／または遷移金属酸化物を含むことができる。例えば、ペロブスカイト系酸化物としては、Ｐｒ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＣａｘＭｎＯ３、ＳｒＺｒＯ３／ＳｒＴｉＯ３、ＣｒＴｉＯ３及び／またはＰｂ（Ｚｒ，Ｔｉ）Ｏ３／Ｚｎ１−ｘＣｄｘＳなどがあり、遷移金属は、ニッケル、ニオビウム、チタン、ジルコニウム、ハフニウム、コバルト、鉄、銅、マンガン、亜鉛及び／またはクロムなどがある。このとき、可変抵抗物質層１２は、第１電極１１と第２電極１３とに印加される電圧差によって抵抗が変化し、これによって、高抵抗状態または低抵抗状態に区分されうる。
【００４７】
従って、可変抵抗素子１０は、可変抵抗物質層１２の抵抗状態によって、データ「０」またはデータ「１」を記憶する不揮発性メモリ素子のような半導体装置として利用されうる。また、可変抵抗素子１０は、論理ゲートに含まれ、ロジック回路にも利用され、このとき、ロジック回路の面積を減らすことができ、これにより、集積度を向上させることができる。
【００４８】
本実施形態で、データ「０」は、高抵抗状態の場合に対応し、データ「１」は、低抵抗状態の場合に対応するものと決定される。このとき、可変抵抗素子１０に、データ「０」を書き込む動作は、消去動作及び／またはリセット（reset）動作ということができ、データ「１」を書き込む動作は、プログラム動作及び／またはセット（set）動作ということができる。しかし、他の実施形態で、データ「１」が高抵抗状態に対応し、データ「０」が低抵抗状態に対応するものであると決定されもする。
【００４９】
図２は、図１の可変抵抗素子の理想的な電流・電圧特性を示すグラフである。
【００５０】
図２を参照すれば、Ｘ軸は、電圧変化を示し、Ｙ軸は、線形（linear）スケールで表現された電流変化を示す。このとき、Ｘ軸に示された電圧は、可変抵抗素子１０の第１電極１１と第２電極１３とに印加される電圧の差であり、具体的には、第１電極１１の電圧を基準とするときの第２電極１３の電圧である。
【００５１】
可変抵抗素子１０は、正の臨界電圧が印加されれば、低抵抗状態から高抵抗状態にスイッチング（switching）され、これにより、可変抵抗素子１０には電流がほとんど流れない。このように、可変抵抗素子１０が低抵抗状態から高抵抗状態にスイッチングされることを「リセット」といい、このときの正の臨界電圧を「リセット電圧Ｖｒｅｓｅｔ」という。一方、可変抵抗素子１０は、負の臨界電圧が印加されれば、高抵抗状態から低抵抗状態にスイッチングされ、これにより、可変抵抗素子１０には、電流が流れうる。このように、可変抵抗素子１０が高抵抗状態から低抵抗状態にスイッチングされることを「セット」といい、このときの負の臨界電圧を「セット電圧Ｖｓｅｔ」という。
【００５２】
ここで、リセット電圧Ｖｒｅｓｅｔとセット電圧Ｖｓｅｔは、互いに反対になる極性を有することができ、このように、リセット電圧Ｖｒｅｓｅｔとセット電圧Ｖｓｅｔとが逆極性になる可変抵抗素子１０を、両極性（bipolar）可変抵抗素子という。本実施形態で、可変抵抗素子１０のリセット電圧Ｖｒｅｓｅｔは正の値を有し、セット電圧Ｖｓｅｔは、負の値を有する。しかし、本発明はこれに限定されるものではなく、他の実施形態で、可変抵抗素子１０の可変抵抗物質層１２に含まれた物質の種類によっては、リセット電圧Ｖｒｅｓｅｔは、負の値を有し、セット電圧Ｖｓｅｔは、正の値を有することもできる。
【００５３】
図３は、図１の可変抵抗素子の実際的な電流・電圧特性を示すグラフである。
【００５４】
図３を参照すれば、Ｘ軸は電圧変化を示し、Ｙ軸はログ（log）スケールで表現された電流変化を示す。このとき、Ｘ軸に示された電圧は、可変抵抗素子１０の第１電極１１と第２電極１３とに印加される電圧の差であり、具体的には、第１電極１１の電圧を基準とするときに、第２電極１３の電圧である。参照符号「３１」は、１００ｍＶ間隔で電圧を変化させ、各電圧の印加時間が第１時間である場合の可変抵抗素子１０の電流変化を示し、参照符号「３２」は、５０ｍＶ間隔で電圧を変化させ、各電圧の印加時間が前記第１時間より長い第２時間である場合の可変抵抗素子１０の電流変化を示す。
【００５５】
まず、参照符号「３１」について述べれば、Ａ領域で電流は、約１／１０に大きく減少し、これによって、可変抵抗素子１０は、低抵抗状態から第１高抵抗状態にスイッチングされうる。ここで、第１高抵抗状態は、低抵抗状態より高い抵抗を有する。このように、可変抵抗素子１０を低抵抗状態から第１高抵抗状態にスイッチングさせる電圧を第１電圧といい、本実施形態で第１電圧は、約２Ｖである。このとき、第１電圧は、リセット電圧であるといえる。
【００５６】
次に、参照符号「３１」について述べれば、Ｂ領域で電流は、大きく増加し、これによって、可変抵抗素子１０は、第１高抵抗状態から低抵抗状態にスイッチングされうる。このように、可変抵抗素子１０を第１高抵抗状態から低抵抗状態にスイッチングさせる電圧を第２電圧といい、本実施形態で第２電圧は、約−１．５Ｖである。このとき、第２電圧は、セット電圧であるといえる。
【００５７】
次に、参照符号「３２」について述べれば、Ｃ領域で電流は、約１／１００に大きく減少し、これによって、可変抵抗素子１０は、第１高抵抗状態から第２高抵抗状態にスイッチングされうる。ここで、第２抵抗状態は、第１抵抗状態より高い抵抗を有する。このように、可変抵抗素子１０を第１高抵抗状態から第２高抵抗状態にスイッチングさせる電圧を第３電圧といい、本実施形態で、第３電圧は、約−０．５Ｖである。
【００５８】
前述の通り、本実施形態によれば、可変抵抗素子１０で高抵抗状態は、第１高抵抗状態または第２高抵抗状態に区分され、これによって、可変抵抗素子１０は、印加される電圧によって、低抵抗状態、第１高抵抗状態または第２高抵抗状態を有する。例えば、第１高抵抗状態は、低抵抗状態に比べて約１０倍以上の抵抗を有し、第２高抵抗状態は、低抵抗状態に比べて約１，０００倍以上の抵抗を有することができる。
【００５９】
図３に図示された可変抵抗素子１０の電流・電圧特性を基にして、可変抵抗素子１０を低抵抗状態から高抵抗状態にスイッチングさせるためのリセットパルス電圧、及び可変抵抗素子１０を高抵抗状態から低抵抗状態にスイッチングさせるためのセットパルス電圧が決定されうる。可変抵抗素子１０にリセットパルス電圧が印加されれば、可変抵抗素子１０には、データ「０」が書き込まれ、可変抵抗素子１０は、データ消去できる。また、可変抵抗素子１０に、セットパルス電圧が印加されれば、可変抵抗素子１０には、データ「１」が書き込まれ、可変抵抗素子１０は、プログラムされうる。
【００６０】
図４は、図１の可変抵抗素子に印加される動作パルスの一例を示すグラフである。
【００６１】
図４を参照すれば、Ｘ軸は、時間を示し、Ｙ軸は、電圧を示す。本例で、セットパルス電圧Ｐｓｅｔは、約−３Ｖであり、リセットパルス電圧Ｐｒｅｓｅｔは、約３Ｖであり、読み取りパルス電圧Ｐｒｅａｄは、約０．５Ｖである。ここで、各パルスのパルス幅は、互いに異なり、例えば、セットパルス電圧Ｐｓｅｔは、約１μｓの間印加され、リセットパルス電圧Ｐｒｅｓｅｔは、約１０μｓの間印加されうる。このように、セットパルス電圧Ｐｓｅｔとリセットパルス電圧Ｐｒｅｓｅｔは、互いに対称的な形状を有し、具体的には、セットパルス電圧Ｐｓｅｔとリセットパルス電圧Ｐｒｅｓｅｔは、同じ大きさを有し（例えば、同じ絶対値の電圧）、互いに異なる極性を有することができる。
【００６２】
セットパルス電圧Ｐｓｅｔは、図３の第２電圧を基にして決定されるが、具体的には、第２電圧の大きさ以上の大きさを有し、第２電圧と同じ極性を有することができる。リセットパルス電圧Ｐｒｅｓｅｔは、図３の第１電圧を基にして決定されるが、具体的には、第１電圧の大きさ以上の大きさを有し、第１電圧と同じ極性を有することができる。
【００６３】
図５は、図４による動作パルスを印加した場合、可変抵抗素子に流れる電流変化を示すグラフである。
【００６４】
図５を参照すれば、Ｘ軸は、スイッチング回数を示し、Ｙ軸は、ログスケールで表現された電流変化を示す。このとき、スイッチングは、可変抵抗素子１０の抵抗変化を意味するが、具体的には、低抵抗状態から高抵抗状態にスイッチングされ、あるいは高抵抗状態から低抵抗状態にスイッチングされることを意味する。
【００６５】
セットパルス電圧Ｐｓｅｔが印加されれば、可変抵抗素子１０は、高抵抗状態から低抵抗状態にスイッチングされるので、データ「１」が書き込まれたと見ることができ、この場合、可変抵抗素子１０に流れる電流は、約１０−４Ａほどである。リセットパルス電圧Ｐｒｅｓｅｔが印加されれば、可変抵抗素子１０は、低抵抗状態から高抵抗状態にスイッチングされるので、データ「０」が書き込まれたと見ることができ、この場合、可変抵抗素子１０に流れる電流は、約１０−５Ａほどである。従って、可変抵抗素子１０にデータ「１」が書き込まれた場合、可変抵抗素子１０の抵抗をオン（on）抵抗といい、データ「０」が書き込まれた場合、可変抵抗素子１０の抵抗をオフ（off）抵抗という場合、オン抵抗とオフ抵抗との比（on/off ratio）は、約１０ほどである。
【００６６】
図６は、図４による動作パルスを印加した場合、可変抵抗素子の抵抗分布を概略的に示すグラフである。
【００６７】
図６を参照すれば、Ｘ軸は、可変抵抗素子１０の抵抗を示し、Ｙ軸は、可変抵抗素子１０の分布を示す。可変抵抗素子１０は、低抵抗状態（６１）または高抵抗状態（６２）を有することができるが、本例で、オン抵抗とオフ抵抗との比は、約１０ほどであり、オン抵抗とオフ抵抗との比が大きくない。従って、データ「０」が書き込まれた可変抵抗素子１０のうち一部の抵抗は、データ「１」が書き込まれた可変抵抗素子１０のうち一部の抵抗と同一になりうる。この場合、可変抵抗素子１０の信頼性が確保されえないので、可変抵抗素子１０は、不揮発性メモリ装置のような半導体装置として利用され難い。
【００６８】
図７は、図１の可変抵抗素子に印加される動作パルスの他の例を示すグラフである。
【００６９】
図７を参照すれば、Ｘ軸は、時間を示し、Ｙ軸は、電圧を示す。本例で、セットパルス電圧Ｐｓｅｔは、約−３Ｖであり、リセットパルス電圧Ｐｒｅｓｅｔは、約６．５Ｖであり、読み取りパルス電圧Ｐｒｅａｄは、約０．５Ｖである。このように、セットパルス電圧Ｐｓｅｔとリセットパルス電圧Ｐｒｅｓｅｔは、互いに非対称的な形状を有し、具体的には、リセットパルス電圧Ｐｒｅｓｅｔの大きさは、セットパルス電圧Ｐｓｅｔの大きさより大きく、リセットパルス電圧Ｐｒｅｓｅｔとセットパルス電圧Ｐｓｅｔは、互いに異なる極性を有することができる。
【００７０】
セットパルス電圧Ｐｓｅｔは、図３に図示された第２電圧を基に決定されるが、具体的には、第２電圧の大きさ以上の大きさを有し、第２電圧と同じ極性を有することができる。リセットパルス電圧Ｐｒｅｓｅｔは、図３に図示された第１電圧を基に決定されるが、具体的には、第１電圧の大きさ以上の大きさを有し、第１電圧と同じ極性を有することができる。
【００７１】
さらに詳細には、リセットパルス電圧Ｐｒｅｓｅｔの大きさは、第１電圧の大きさの２倍以上と決定されうる。これにより、リセットパルス電圧Ｐｒｅｓｅｔの大きさは、セットパルス電圧Ｐｓｅｔの大きさの２倍以上でありうる。このように、リセットパルス電圧Ｐｒｅｓｅｔの大きさを大きく決定することによって、可変抵抗物質層１２で、酸素拡散によって、短時間にリセット現象がなされうるので、可変抵抗素子１０は、さらに早く低抵抗状態から高抵抗状態にスイッチングされうる。
【００７２】
他の実施形態で、リセットパルス電圧Ｐｒｅｓｅｔは、少なくとも２回以上印加され、少なくとも２回以上のリセットパルス電圧Ｐｒｅｓｅｔが印加された後、読み取りパルス電圧Ｐｒｅａｄが印加されうる。さらに他の実施形態で、リセットパルス電圧Ｐｒｅｓｅｔと読み取りパルス電圧Ｐｒｅａｄは、交互に反復して印加されもする。実施形態で、リセットパルス電圧Ｐｒｅｓｅｔ及びセットパルス電圧Ｐｓｅｔは、連続して何回も印加されもする。
【００７３】
図８は、図７による動作パルスを印加した場合、可変抵抗素子に流れる電流変化を示すグラフである。
【００７４】
図８を参照すれば、Ｘ軸は、スイッチング回数を示し、Ｙ軸は、ログスケールで表現された電流を示す。参照符号８１は、低抵抗状態を示し、参照符号８２は、高抵抗状態を示す。低抵抗状態の電流は、高抵抗状態の電流に比べて、約２０倍ないし約１００倍以上でありうる。図５で、低抵抗状態の電流が高抵抗状態の電流に比べて、約１０倍であった点に照らして見るとき、本実施形態による場合、高抵抗状態の抵抗と低抵抗状態の抵抗との差を増大させるので、可変抵抗素子の信頼性を向上させることができる。
【００７５】
図９は、図１の可変抵抗素子に印加される動作パルスのさらに他の例を示すグラフである。
【００７６】
図９を参照すれば、Ｘ軸は、時間を示し、Ｙ軸は、電圧を示す。本例で、セットパルス電圧Ｐｓｅｔは、約−３Ｖであり、第１リセットパルス電圧Ｐｒｅｓｅｔ１は、約６．５Ｖであり、第２リセットパルス電圧Ｐｒｅｓｅｔ２は、約−０．６Ｖであり、読み取りパルス電圧Ｐｒｅａｄは、約０．５Ｖである。このように、リセットパルス電圧は、第１リセットパルス電圧Ｐｒｅｓｅｔ１及び第２リセットパルス電圧Ｐｒｅｓｅｔ２を含み、第１リセットパルス電圧Ｐｒｅｓｅｔ１と第２リセットパルス電圧Ｐｒｅｓｅｔ２は、互いに反対になる極性を有することができる。
【００７７】
このとき、セットパルス電圧Ｐｓｅｔと第１リセットパルス電圧Ｐｒｅｓｅｔ１は、互いに非対称的な形状を有し、具体的には、第１リセットパルス電圧Ｐｒｅｓｅｔ１の大きさは、セットパルス電圧Ｐｓｅｔの大きさより大きく、第１リセットパルス電圧Ｐｒｅｓｅｔ１とセットパルス電圧Ｐｓｅｔは互いに異なる極性を有することができる。さらに、第２リセットパルス電圧Ｐｒｅｓｅｔ２の大きさは、セットパルス電圧Ｐｓｅｔの大きさより小さく、第２リセットパルス電圧Ｐｒｅｓｅｔ２はセットパルス電圧Ｐｓｅｔと同じ極性を有することができる。
【００７８】
セットパルス電圧Ｐｓｅｔは、図３に図示された第２電圧を基に決定されるが、具体的には、第２電圧の大きさ以上の大きさを有し、第２電圧と同じ極性を有することができる。第１リセットパルス電圧Ｐｒｅｓｅｔ１は、図３に図示された第１電圧を基に決定されるが、具体的には、第１電圧の大きさ以上の大きさを有し、第１電圧と同じ極性を有することができる。本実施形態で、第１リセットパルス電圧Ｐｒｅｓｅｔ１の大きさは、第１電圧の大きさの２倍以上と決定されうる。これによって、第１リセットパルス電圧Ｐｒｅｓｅｔ１の大きさは、セットパルス電圧Ｐｓｅｔの大きさの２倍以上でありうる。このように、第１リセットパルス電圧Ｐｒｅｓｅｔ１の大きさを大きく決定することによって、可変抵抗物質層１２で、酸素拡散によって、短時間にリセット現象がなされうるので、可変抵抗素子１０は、さらに早く低抵抗状態から高抵抗状態にスイッチングされうる。
【００７９】
第２リセットパルス電圧Ｐｒｅｓｅｔ２は、図３に図示された第３電圧を基に決定されるが、具体的には、第３電圧の大きさ以上の大きさを有し、第３電圧と同じ極性を有することができる。本実施形態で、第２リセットパルス電圧Ｐｒｅｓｅｔ２の大きさは、第３電圧の大きさと実質的に類似して決定されうる。図３の例で、可変抵抗素子１０は、約−０．５Ｖと約−１．２Ｖとの間で、第２高抵抗状態を有することができるので、第２リセットパルス電圧Ｐｒｅｓｅｔ２は、約−０．５Ｖないし約−１．２Ｖのレベルを有することができる。
【００８０】
他の実施形態で、第２リセットパルス電圧Ｐｒｅｓｅｔ２は、少なくとも２回以上印加され、少なくとも２回以上の第２リセットパルス電圧Ｐｒｅｓｅｔ２が印加された後、読み取りパルス電圧Ｐｒｅａｄが印加されうる。さらに他の実施形態で、第１リセットパルス電圧Ｐｒｅｓｅｔ１は、少なくとも２回以上印加され、少なくとも２回以上の第１リセットパルス電圧Ｐｒｅｓｅｔ１が印加された後、第２リセットパルス電圧Ｐｒｅｓｅｔ２が少なくとも２回以上印加され、少なくとも２回以上の第２リセットパルス電圧Ｐｒｅｓｅｔ２が印加された後、読み取りパルス電圧Ｐｒｅａｄが印加されうる。さらに他の実施形態で、第１リセットパルス電圧Ｐｒｅｓｅｔ１と第２リセットパルス電圧Ｐｒｅｓｅｔ２は、互いに交互に反復して印加されもする。さらに他の実施形態で、リセットパルス電圧Ｐｒｅｓｅｔ及びセットパルス電圧Ｐｓｅｔは連続して何回も印加されもする。
【００８１】
図１０は、図９による動作パルスを印加した場合、可変抵抗素子に流れる電流変化を示すグラフである。
【００８２】
図１０を参照すれば、Ｘ軸は、スイッチング回数を示し、Ｙ軸は、ログスケールで表現された電流を示す。参照符号１０１は、低抵抗状態を示し、参照符号１０２は、高抵抗状態を示す。低抵抗状態の電流は、高抵抗状態の電流に比べて、約２０倍ないし約１，０００倍以上でありうる。図５で、低抵抗状態の電流が高抵抗状態の電流に比べて、約１０倍であり、図８で、低抵抗状態の電流が高抵抗状態の電流に比べて、約１００倍であった点に照らして見るとき、本実施形態による場合、高抵抗状態の抵抗と低抵抗状態の抵抗との差をさらに増大させるので、可変抵抗素子のさらなる信頼性を向上させることができる。
【００８３】
図１１は、図９による動作パルスを印加した場合、可変抵抗素子の抵抗を示すグラフである。
【００８４】
図１１を参照すれば、Ｘ軸は、スイッチング回数を示し、Ｙ軸は、ログスケールで表現された抵抗を示す。参照符号の黒い四角は、低抵抗状態ＬＲを示し、参照符号の黒いひし形は、高抵抗状態ＨＲを示す。高抵抗状態の抵抗は、低抵抗状態の抵抗に比べて、約１，０００倍以上でありうる。さらに、高抵抗状態で、最も低い抵抗であっても、低抵抗状態の抵抗に比べて、約１８．９倍である。従って、図４に図示されているように、セットパルス電圧とリセットパルス電圧とを対称的に印加した場合に比べて、本実施形態によって、セットパルス電圧と第１リセットパルス電圧とを非対称的に印加し、第２リセットパルス電圧をさらに印加することによって、高抵抗状態と低抵抗状態との抵抗差がはるかに大きくなったことが分かる。
【００８５】
図１２は、図９による動作パルスを印加した場合、可変抵抗素子の抵抗分布を概略的に示すグラフである。
【００８６】
図１２を参照すれば、Ｘ軸は、可変抵抗素子１０の抵抗を示し、Ｙ軸は、可変抵抗素子１０の分布を示す。可変抵抗素子１０は、低抵抗状態（１２１）または高抵抗状態（１２２）を有することができるが、本例で、オン抵抗とオフ抵抗との比は、約１，０００ほどである。従って、データ「０」が書き込まれた可変抵抗素子１０のうち一部の抵抗が、データ「１」が書き込まれた可変抵抗素子１０のうち一部の抵抗と同一になる可能性は、ほとんどないことが分かる。この場合、可変抵抗素子１０の信頼性が確保されうるので、可変抵抗素子１０は、不揮発性メモリ装置のような半導体装置として利用され、不揮発性メモリ装置のビットエラー率を低下させることができる。
【００８７】
図１３は、図１の可変抵抗素子を含む半導体装置の第１例を示す回路図である。
【００８８】
図１３を参照すれば、半導体装置は、例えば、不揮発性メモリ装置であり、不揮発性メモリ装置の単位セルＭＣ１は、可変抵抗素子Ｒ及びダイオードＤを含む。ここで、可変抵抗素子Ｒは、図１に図示された可変抵抗素子１０と実質的に同一に具現されうる。可変抵抗素子Ｒの一端は、ビットラインＢＬに連結され、他端は、ダイオードＤに連結される。ダイオードＤは、双方向に動作可能であり、ワードラインＷＬに印加される電圧によって、単位セルＭＣ１に対する選択動作を遂行することができる。
【００８９】
図１４は、図１の可変抵抗素子を含む半導体装置の第２例を示す回路図である。
【００９０】
図１４を参照すれば、半導体装置は、例えば、不揮発性メモリ装置であり、不揮発性メモリ装置の単位セルＭＣ２は、可変抵抗素子Ｒ及びアクセス・トランジスタＴを含む。ここで、可変抵抗素子Ｒは、図１に図示された可変抵抗素子１０と実質的に同一に具現されうる。可変抵抗素子Ｒの一端は、ビットラインＢＬに連結され、他端は、アクセス・トランジスタＴに連結される。アクセス・トランジスタＴは、ワードラインＷＬに連結されるゲート、可変抵抗素子Ｒの他端に連結されるドレイン、及びソースラインＳＬに連結されるソースを有する。このとき、アクセス・トランジスタＴは、ワードラインＷＬに印加される電圧によってオン／オフになり、単位セルＭＣ２に対する選択動作を遂行することができる。
【００９１】
図１５は、図１４の半導体装置を示す断面図である。
【００９２】
図１５を参照すれば、半導体基板１００の所定領域に、素子分離膜１０５が提供されて活性領域を限定する。活性領域内に、互いに離隔されたドレイン領域１１０及びソース領域１１５が提供される。ドレイン領域１１０及びソース領域１１５間の活性領域上には、ゲート絶縁膜１２０が配され、ゲート絶縁膜１２０上には、ゲート電極１２５が配される。このとき、ゲート電極１２５は、延びてワードラインの役割を行い、あるいはワードラインと連結されうる。かようなゲート電極１２５、ドレイン領域１１０及びソース領域１１５は、アクセス・トランジスタＴを構成する。
【００９３】
アクセス・トランジスタＴ上には、第１層間絶縁膜１３０が形成され、第１層間絶縁膜１３０内には、第１コンタクトプラグＣＰ１及び第２コンタクトプラグＣＰ２が形成される。ソース領域１１５は、第１コンタクトプラグＣＰ１によって、ソースライン１３５に連結され、ドレイン領域１１０は、第２コンタクトプラグＣＰ２によって、第１電極１４０に連結されうる。
【００９４】
第１層間絶縁膜１３０上には、第２層間絶縁膜１６０が形成され、第２層間絶縁膜１６０内の一部領域には、第１電極１４０、可変抵抗物質層１４５及び第２電極１５０が順次に形成される。第２電極１５０は、第３コンタクトプラグＣＰ３を介して、ビットライン１７０と連結されうる。かような第１電極１４０、可変抵抗物質層１４５及び第２電極１５０は、可変抵抗素子Ｒを構成し、可変抵抗素子Ｒは、図１の可変抵抗素子１０に対応する。
【００９５】
一実施形態で、可変抵抗素子Ｒに、リセット電圧の大きさ以上のレベルを有する第１リセットパルス電圧が印加される場合には、低抵抗状態から高抵抗状態にスイッチングされてデータ「０」が書き込まれ、セット電圧の大きさ以上のレベルを有するセットパルス電圧が印加される場合には、高抵抗状態から低抵抗状態にスイッチングされてデータ「１」が書き込まれる。このとき、高抵抗状態の抵抗は、低抵抗状態の抵抗の約２０倍ないし約１００倍でありうる。
【００９６】
他の実施形態で、可変抵抗素子Ｒに、第１リセットパルス電圧と第２リセットパルス電圧とが順次に印加される場合には、低抵抗状態から高抵抗状態にスイッチングされてデータ「０」が書き込まれ、セット電圧の大きさ以上のレベルを有するセットパルス電圧が印加される場合には、高抵抗状態から低抵抗状態にスイッチングされてデータ「１」が書き込まれる。ここで、第２リセットパルス電圧は、第１リセットパルス電圧と反対になる極性を有し、セットパルス電圧と同じ極性を有することができ、セットパルス電圧の大きさより小さいものである。このとき、高抵抗状態の抵抗は、低抵抗状態の抵抗の約２０倍ないし約１，０００倍でありうる。
【００９７】
図１６は、本発明の一実施形態による半導体装置の動作方法を示すフローチャートである。
【００９８】
図１６を参照すれば、半導体装置は、例えば、不揮発性メモリ装置であり、不揮発性メモリ装置の動作方法は、図１３及び図１４に図示された不揮発性メモリ装置で、抵抗変化によるプログラム方法／消去方法に対応する。図１３及び図１４に図示された不揮発性メモリ装置は、図１に図示された可変抵抗素子を含むので、図１ないし図１５で詳述した内容は、本実施形態にも適用されうる。
【００９９】
段階１６１０で、データ「１」を書き込むために、可変抵抗素子にセットパルス電圧を印加する。ここで、セットパルス電圧は、セット電圧の大きさ以上であり、セット電圧と同じ極性を有することができる。例えば、セット電圧は、図３に図示された第２電圧でありうる。可変抵抗素子にセットパルス電圧が印加されれば、可変抵抗素子は、高抵抗状態から低抵抗状態にスイッチングされ、これによって、データ「１」が書き込まれ、換言すれば、不揮発性メモリ装置がプログラムされうる。
【０１００】
段階１６２０で、データ「０」を書き込むために、セットパルス電圧より大きい第１リセットパルス電圧を印加する。ここで、第１リセットパルス電圧は、リセット電圧の大きさ以上であり、リセット電圧と同じ極性を有することができる。さらに、第１リセットパルス電圧は、リセット電圧の大きさの２倍以上であり、これによって、第１リセットパルス電圧の大きさは、セットパルス電圧の大きさの２倍以上でありうる。例えば、リセット電圧は、図３に図示された第１電圧でありうる。可変抵抗素子に第１リセットパルス電圧が印加されれば、可変抵抗素子は、低抵抗状態から高抵抗状態にスイッチングされ、これによって、データ「０」が書き込まれ、換言すれば、不揮発性メモリ装置がデータ消去されうる。
【０１０１】
このように、非対称的なセットパルス電圧及び第１リセットパルス電圧を利用することによって、低抵抗状態の抵抗と高抵抗状態との抵抗差を増大させることができ、これによって、可変抵抗素子の信頼性を向上させることができる。
【０１０２】
段階１６３０で、データ「０」を書き込むために、第２リセットパルス電圧を印加する。ここで、第２リセットパルス電圧は、第１リセットパルス電圧と反対になる極性、すなわち、セットパルス電圧と同じ極性を有し、第２リセットパルス電圧の大きさは、セットパルス電圧の大きさより小さいものである。例えば、第２リセットパルス電圧は、図３に図示された第３電圧を基にして決定されうる。可変抵抗素子に第２リセットパルス電圧が印加されれば、可変抵抗素子は、高抵抗状態からさらに抵抗が高い超高抵抗状態にスイッチングされうる。このとき、段階１６３０は、選択的に遂行されうる。
【０１０３】
このように、順次に印加される第１リセットパルス電圧と第２リセットパルス電圧とを利用することによって、低抵抗状態の抵抗と高抵抗状態との抵抗差をさらに増大させ、これによって、可変抵抗素子の信頼性を向上させることができる。しかし、段階１６３０が、選択的に遂行されず、段階１６２０だけが遂行されても、従来の可変抵抗素子に比べて、低抵抗状態の抵抗と高抵抗状態との抵抗差を増大させることができる。
【０１０４】
本実施形態では、抵抗変化素子にリセットパルス電圧が印加される場合には、データ「０」が書き込まれ、抵抗変化素子にセットパルス電圧が印加される場合には、データ「１」が書き込まれる。しかし、他の実施形態では、抵抗変化素子にセットパルス電圧が印加される場合には、データ「０」が書き込まれ、抵抗変化素子にリセットパルス電圧が印加される場合には、データ「１」が書き込まれることも可能である。
【０１０５】
以上、図１３ないし図１６は、本発明の一実施形態による可変抵抗素子を含む半導体装置の一例であり、不揮発性メモリ装置について詳細に説明した。しかし、本発明の一実施形態による可変抵抗素子は、論理ゲートに含まれてロジック回路にも適用され、このとき、ロジック回路の面積を減らし、集積度を向上させることができる。具体的には、本発明の一実施形態による可変抵抗素子は、メモリスタ（memristor）に適用されうる。従って、メモリスタの動作方法、図１６に図示された半導体装置の動作と実質的に類似して具現されうる。ここで、メモリスタとは、電流の方向と量とを記憶し、記憶された電流の方向と量とによって抵抗が変化する特性を有する素子を示す。
【０１０６】
図１７は、本発明の一実施形態によるメモリカードを示す概略図である。
【０１０７】
図１７を参照すれば、メモリカード１７００は、制御器１７１０とメモリ１７２０とを含むが、制御器１７１０とメモリ１７２０は、電気的な信号を交換するように配されうる。例えば、制御器１７１０から命令を送れば、メモリ１７２０は、データを制御器１７１０に伝送できる。メモリ１７２０は、図１ないし図１６に例示された実施形態のうちいずれか一つによる可変抵抗素子を含む不揮発性メモリ装置を含むことができる。
【０１０８】
かようなメモリカード１７００は、多様な種類のカード、例えば、メモリスティック・カード（memory stick card）、スマートメディア・カード（ＳＭ：smart media card）、セキュアデジタル・カード（ＳＤ：secure digital）、ミニ・セキュアデジタル・カード（mini ＳＤ：mini secure digital card）及び／またはマルチメディア・カード（ＭＭＣ：multi media card）のようなメモリ装置に利用されうる。
【０１０９】
図１８は、本発明の一実施形態による電子システムを概略的に示すブロック図である。
【０１１０】
図１８を参照すれば、電子システム１８００は、プロセッサ１８１０、メモリ１８２０、入出力装置１８３０及びインターフェース１８４０を含むことができる。電子システム１８００は、モバイル・システム、または情報を伝送したり伝送されたりするシステムでありうる。前記モバイル・システムは、ＰＤＡ（personal digital assistant）、携帯用コンピュータ（portable computeｒ）、ウェブ・タブレット（web tableｔ）、無線電話（wireless phone）、携帯電話（mobile phone）、デジタル・ミュージック・プレーヤ（digital music player）またはメモリカード（memory card）でありうる。
【０１１１】
プロセッサ１８１０は、プログラムを実行し、電子システム１８００を制御する役割を行うことができる。ここで、プロセッサ１８１０は、例えば、マイクロ・プロセッサ（microprocessor）、デジタル信号処理器（digital signal processor）、マイクロ・コントローラ（microcontroller）、またはこれらと類似した装置でありうる。
【０１１２】
入出力装置１８３０は、電子システム１８００のデータを入力または出力するのに利用されうる。電子システム１８００は、入出力装置１８３０を利用して、外部装置、例えば、パソコンまたはネットワークに連結され、外部装置と互いにデータを交換できる。ここで、入出力装置１８３０は、例えば、キーパッド（keypad）、キーボード（keyboard）または表示装置（display）でありうる。
【０１１３】
メモリ１８２０は、プロセッサ１８１０の動作のためのコード及び／またはデータを保存し、かつ／またはプロセッサ１８１０で処理されたデータを保存することができる。ここで、メモリ１８２０は、図１ないし図１６に例示された実施形態のうちいずれか一つによる可変抵抗素子を含む不揮発性メモリ装置を含むことができる。
【０１１４】
インターフェース１８４０は、電子システム１８００と外部の他の装置とのデータ伝送通路でありうる。プロセッサ１８１０、メモリ１８３０、入出力装置１８３０及びインターフェース１８４０は、バス１８５０を介して互いに通信されうる。
【０１１５】
例えば、電子システム１８００は、携帯電話、ＭＰ３プレーヤ、ナビゲーション（navigation）、携帯用マルチメディア再生機（ＰＭＰ：portable multimedia player）、固状ディスク（ＳＳＤ：solid state drive）及び／または家電製品（household appliances）に利用されうる。
【０１１６】
以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を外れない範囲内で、さまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者であるならば、明白であろう。
【符号の説明】
【０１１７】
１０，Ｒ    可変抵抗素子
１１，１４０    第１電極
１２，１４５    可変抵抗物質層
１３，１５０    第２電極
１００    半導体基板
１０５    素子分離膜
１１０    ドレイン領域
１１５    ソース領域
１２０    ゲート絶縁膜
１２５    ゲート電極
１３０    第１層間絶縁膜
１３５，ＳＬ    ソースライン
１６０    第２層間絶縁膜
１７０，ＢＬ    ビットライン
１７００    メモリカード
１７１０    制御器
１７２０，１８２０    メモリ
１８００    電子システム
１８１０    プロセッサ
１８３０    入出力装置
１８４０    インターフェース
１８５０    バス
Ｄ    ダイオード
Ｔ    アクセス・トランジスタ
ＣＰ１    第１コンタクトプラグ
ＣＰ２    第２コンタクトプラグ
ＣＰ３    第３コンタクトプラグ
ＭＣ１，ＭＣ２    単位セル
ＷＬ    ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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