(57)【要約】【課題】半導体装置において、キャパシタを用いて半導体装置内で信号レベルをシフトさせた場合の帯域、感度の特性劣化を抑制する。【解決手段】半導体装置１は、第１回路５１から第２回路５２までの信号の信号経路８１，８２に対して直列に接続された一対の対向電極１１２，１１３を有し、信号経路８１，８２を伝播する信号のレベルをシフトするキャパシタ５３と、一対の対向電極と重ねて形成されるシールド部５５とを有する。シールド部５５の電位は、信号経路８１，８２を伝播する信号に追従して変化する。【選択図】図６
2012010266.tif 000002
【特許請求の範囲】
【請求項１】
信号を出力する第１回路と、
前記第１回路から前記信号が入力される第２回路と、
前記第１回路から前記第２回路までの前記信号の信号経路に対して直列に接続された一対の対向電極を有し、前記信号経路を伝播する前記信号のレベルをシフトするキャパシタと、
前記一対の対向電極と重ねて形成されるシールド部と
を有し、
前記シールド部は、
前記信号経路を伝播する信号に追従して電位が変化する
半導体装置。
【請求項２】
半導体基板と、
半導体基板に形成された２層の以上の多層の導電層と
を有し、
前記一対の対向電極は、
前記多層の導電層に形成され、
前記シールド部は、
前記一対の対向電極の前記半導体基板側に形成される第１シールド部と、
前記一対の対向電極についての前記半導体基板の反対側に形成される第２シールド部と
を有し、前記第１シールド部および前記第２シールド部により前記一対の対向電極を挟む
請求項１記載の半導体装置。
【請求項３】
前記第１回路から前記キャパシタまでの入力側の信号経路に接続されて前記入力側の信号経路から前記信号が入力される第１トランジスタを有し、前記第１トランジスタに入力される信号に基づいて、前記入力側の信号経路を伝播する前記信号に追従してレベルが変化する制御信号を出力する第１制御信号出力回路を有し、
前記シールド部は、
前記第１制御信号出力回路に接続され、前記第１制御信号出力回路から出力される前記制御信号により、前記信号経路を伝播する信号のレベルに追従して電位が変化する
請求項２記載の半導体装置。
【請求項４】
前記シールド部は、
前記一対の対向電極が形成される前記多層の導電層の少なくとも１層に、前記対向電極から離間して、前記対向電極を囲むように形成される側シールド部を有し、
前記側シールド部は、
前記信号経路を伝播する信号に追従して電位が変化する
請求項２または３記載の半導体装置。
【請求項５】
前記一対の対向電極は、
各々が櫛歯形状に形成され、前記一対の対向電極が形成される前記多層の導電層において、互いの櫛歯部分が交互に並ぶように形成される
請求項２から４のいずれか一項記載の半導体装置。
【請求項６】
前記キャパシタから前記第２回路までの出力側の信号経路に接続されて前記出力側の信号経路から前記信号が入力される第２トランジスタを有し、前記第２トランジスタに入力される信号に基づいて、前記出力側の信号経路を伝播する信号に追従してレベルが変化する制御信号を出力する第２制御信号出力回路を有し、
前記シールド部は、
前記第２制御信号出力回路に接続され、前記第２制御信号出力回路から出力される前記制御信号により、前記信号経路を伝播する信号のレベルに追従して電位が変化する
請求項１または２記載の半導体装置。
【請求項７】
前記第２回路は、
前記信号経路に接続されて前記信号経路から前記信号が入力される第３トランジスタを有し、
前記半導体装置は、
前記第２回路の前記第３トランジスタより出力側の信号線に接続され、当該信号線から入力される信号を増幅する増幅回路を有し、
前記シールド部は、
前記増幅回路に接続され、前記増幅回路により増幅された信号により、前記信号経路を伝播する信号のレベルに追従して電位が変化する
請求項１または２記載の半導体装置。
【請求項８】
前記第２回路は、
前記信号経路に接続されて前記信号経路から前記信号が入力される第４トランジスタを有し、
前記シールド部は、
前記第２回路の前記第４トランジスタより出力側の信号線に接続され、当該信号線から入力される信号により、前記信号経路を伝播する信号のレベルに追従して電位が変化する
請求項１または２記載の半導体装置。
【請求項９】
光電変換部を有し、第１電圧の下で動作することにより、光電変換による電荷に応じた電圧を有する電圧信号を生成するアナログ回路と、
前記アナログ回路に接続され、前記アナログ回路から入力される信号に基づいて、前記信号に対応する出力信号を外へ出力する出力回路と
を有し、
前記出力回路は、
前記第１電圧で動作し、前記アナログ回路から前記電圧信号が入力され、前記電圧信号に対応する第１信号を出力する第１回路と、
前記第１電圧とは異なる第２電圧の下で動作し、前記第１回路から前記第１信号が入力され、前記第１信号に対応する第２信号を出力する第２回路と、
前記第１回路から前記第２回路までの前記第１信号の信号経路に対して直列に接続された一対の対向電極を有し、前記信号経路を伝播する前記信号のレベルをシフトするキャパシタと、
前記一対の対向電極と重ねて形成されるシールド部と
を有し、
前記シールド部は、
前記信号経路を伝播する信号に追従して電位が変化する
固体撮像装置。
【請求項１０】
前記一対の対向電極と重ねて、誘電材料からなるカラーフィルタおよびマイクロレンズの少なくとも一方が形成される
請求項９記載の固体撮像装置。
【請求項１１】
信号を出力する第１回路と、
前記第１回路から前記信号が入力される第２回路と、
前記第１回路から前記第２回路までの前記信号の信号経路に対して直列に接続された一対の対向電極を有し、前記信号経路を伝播する前記信号のレベルをシフトするキャパシタと、
前記一対の対向電極と重ねて形成されるシールド部と
を有し、
前記シールド部は、
前記信号経路を伝播する信号に追従して電位が変化する
電子機器。
【請求項１２】
固体撮像装置と、
前記固体撮像装置に光を導く光学系と
を有し、
前記固体撮像装置は、
光電変換部を有し、第１電圧の下で動作することにより、光電変換による電荷に応じた電圧を有する電圧信号を生成するアナログ回路と、
前記アナログ回路に接続され、前記アナログ回路から入力される信号に基づいて、前記信号に対応する出力信号を外へ出力する出力回路と
を有し、
前記出力回路は、
前記第１電圧で動作し、前記アナログ回路から前記電圧信号が入力され、前記電圧信号に対応する第１信号を出力する第１回路と、
前記第１電圧とは異なる第２電圧の下で動作し、前記第１回路から前記第１信号が入力され、前記第１信号に対応する第２信号を出力する第２回路と、
前記第１回路から前記第２回路までの前記第１信号の信号経路に対して直列に接続された一対の対向電極を有し、前記信号経路を伝播する前記信号のレベルをシフトするキャパシタと、
前記一対の対向電極と重ねて形成されるシールド部と
を有し、
前記シールド部は、
前記信号経路を伝播する信号に追従して電位が変化する
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを用いて信号のレベルをシフトする半導体装置、固体撮像装置、電子機器、および撮像装置に関する。
【背景技術】
【０００２】
ＣＣＤ（Charge Coupled Device）センサ、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサなどの固体撮像装置は、光電変換部を有する。
このため、固体撮像装置は、一般的な半導体装置より高い電源電圧を使用する。
その結果、固体撮像装置に形成され、固体撮像装置からたとえば他の半導体装置へデジタル信号を出力する出力回路も、その高い電源電圧の下で動作する。
【０００３】
そこで、固体撮像装置では、出力回路内で、キャパシタを用いて信号をレベルシフトすることにより、出力回路の一部の回路の電源電圧を下げることが提案されている（特許文献１、２）。
これにより、出力回路の消費電力を減らし、固体撮像装置の全体の消費電力も減らすことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１５２０９０号公報
【特許文献２】特開２００１−０７８０９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体装置では、たとえば配線層の間隔についての半導体製造プロセスによる制約がある。
このため、このようにキャパシタを用いて固体撮像装置内で信号レベルをシフトさせた場合、キャパシタの各対向電極は、たとえば透過させたい信号の帯域に応じて比較的大きい面に形成することになる。
【０００６】
また、固体撮像装置に形成したキャパシタの対向電極の上下および左右の周囲には、他の配線層、半導体基板、カラーフィルタまたはマイクロレンズなどの誘電部材が近接して配置される。
このため、キャパシタの対向電極は、その周囲のたとえば配線層との間に比較的大きな寄生容量を形成する。
【０００７】
その結果、固体撮像装置の出力回路から出力される信号は、固体撮像装置に形成したキャパシタの寄生容量によって減衰される。
これにより、出力回路の実質的な感度が低下する。
また、出力回路から出力可能な信号の帯域は、固体撮像装置に形成したキャパシタの寄生容量によって制限される。
【０００８】
このように固体撮像装置などの半導体装置では、キャパシタを用いて半導体装置内で信号レベルをシフトさせた場合の帯域、感度などの特性劣化を抑制することが求められている。
【課題を解決するための手段】
【０００９】
本発明の第１の観点の半導体装置は、信号を出力する第１回路と、第１回路から信号が入力される第２回路と、第１回路から第２回路までの信号の信号経路に対して直列に接続された一対の対向電極を有し、信号経路を伝播する信号のレベルをシフトするキャパシタと、一対の対向電極と重ねて形成されるシールド部とを有する。シールド部は、信号経路を伝播する信号に追従して電位が変化する。
【００１０】
第１の観点では、キャパシタの一対の対向電極には、シールド部が重ねて形成される。
キャパシタの一対の対向電極は、キャパシタの周囲の配線層との間ではなく、シールド部との間に寄生容量を形成する。
そして、このシールド部の電位は、第１回路から第２回路までの信号経路を伝播する信号に追従して変化する。また、キャパシタの一対の対向電極も、第１回路から第２回路までの信号経路を伝播する信号により変化する。
よって、一対の対向電極とシールド部との電位差は、第１回路から第２回路までの信号経路を伝播する信号のレベルが変化しても、電位差が無い状態または略一定の電位差の状態に保たれる。
一対の対向電極とシールド部との間の寄生容量は、信号経路を伝播する信号により充放電され難くなる。
その結果、第１回路から第２回路までの信号経路を伝播する信号について言えば、一対の対向電極とシールド部との間の寄生容量が実質的に略影響しなくなる。
【００１１】
本発明の第２の観点の固体撮像装置は、光電変換部を有し、第１電圧の下で動作することにより、光電変換による電荷に応じた電圧を有する電圧信号を生成するアナログ回路と、アナログ回路に接続され、アナログ回路から入力される信号に基づいて、当該信号に対応する出力信号を外へ出力する出力回路とを有する。出力回路は、第１電圧で動作し、アナログ回路から電圧信号が入力され、電圧信号に対応する第１信号を出力する第１回路と、第１電圧とは異なる第２電圧の下で動作し、第１回路から第１信号が入力され、第１信号に対応する第２信号を出力する第２回路と、第１回路から第２回路までの第１信号の信号経路に対して直列に接続された一対の対向電極を有し、信号経路を伝播する信号のレベルをシフトするキャパシタと、一対の対向電極と重ねて形成されるシールド部とを有する。シールド部は、信号経路を伝播する信号に追従して電位が変化する。
【００１２】
本発明の第３の観点の電子機器は、信号を出力する第１回路と、第１回路から信号が入力される第２回路と、第１回路から第２回路までの信号の信号経路に対して直列に接続された一対の対向電極を有し、信号経路を伝播する信号のレベルをシフトするキャパシタと、一対の対向電極と重ねて形成されるシールド部とを有する。シールド部は、信号経路を伝播する信号に追従して電位が変化する。
【００１３】
本発明の第４の観点の撮像装置は、固体撮像装置と、固体撮像装置に光を導く光学系とを有する。固体撮像装置は、光電変換部を有し、第１電圧の下で動作することにより、光電変換による電荷に応じた電圧を有する電圧信号を生成するアナログ回路と、アナログ回路に接続され、アナログ回路から入力される信号に基づいて、当該信号に対応する出力信号を外へ出力する出力回路とを有する。出力回路は、第１電圧で動作し、アナログ回路から電圧信号が入力され、電圧信号に対応する第１信号を出力する第１回路と、第１電圧とは異なる第２電圧の下で動作し、第１回路から第１信号が入力され、第１信号に対応する第２信号を出力する第２回路と、第１回路から第２回路までの第１信号の信号経路に対して直列に接続された一対の対向電極を有し、信号経路を伝播する信号のレベルをシフトするキャパシタと、一対の対向電極と重ねて形成されるシールド部とを有する。シールド部は、信号経路を伝播する信号に追従して電位が変化する。
【発明の効果】
【００１４】
本発明によれば、固体撮像装置などの半導体装置において、キャパシタを用いて半導体装置内で信号レベルをシフトさせた場合の帯域、感度などの特性劣化を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、第１実施形態に係る固体撮像装置の概略ブロック図である。
【図２】図２は、図１の出力回路およびその周辺回路の機能レベルの回路図である。
【図３】図３は、図２の機能レベルの回路図における出力回路の説明図である。
【図４】図４は、半導体基板に形成された図２のキャパシタおよび図１の画素アレイ部の断面図である。
【図５】図５は、固体撮像装置にキャパシタを形成した場合に実際に実現される一例の出力回路の説明図である。
【図６】図６は、第１実施形態において実際に形成される出力回路の説明図である。
【図７】図７は、第２実施形態の固体撮像装置における出力回路の説明図である。
【図８】図８は、図７の増幅回路の一例を示す回路図である。
【図９】図９は、第３実施形態の固体撮像装置における出力回路の説明図である。
【図１０】図１０は、第４実施形態の固体撮像装置における出力回路１４の説明図である。
【図１１】図１１は、第５実施形態の固体撮像装置におけるキャパシタの構造の説明図である。
【図１２】図１２は、図１１のキャパシタの１層分の電極形状の模式的な説明図である。
【図１３】図１３は、第６実施形態の固体撮像装置におけるキャパシタの構造の説明図である。
【図１４】図１４は、図１３のキャパシタの対向電極が配置される１層分の電極形状についての模式的な説明図である。
【図１５】図１５は、第７実施形態に係る撮像装置の概略ブロック図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態を図面に関連付けて説明する。
説明は以下の順に行う。
１．第１実施形態（出力回路１４の出力信号によりシールド部５５を制御する固体撮像装置１の例。）
２．第２実施形態（出力回路１４の出力信号を増幅する増幅回路１２１を設けてシールド部５５を制御する固体撮像装置１の例。）
３．第３実施形態（キャパシタ５３の入力側に制御信号出力回路１４を設けてシールド部５５を制御する固体撮像装置１の例。）
４．第４実施形態（キャパシタ５３の出力側に制御信号出力回路１４を設けてシールド部５５を制御する固体撮像装置１の例。）
５．第５実施形態（キャパシタ５３の一対の対向電極１１２，１１３を櫛歯形状に形成した固体撮像装置１の例。）
６．第６実施形態（キャパシタ５３の一対の対向電極１１２，１１３の周囲を、側シールド部１７１，１７２により囲んだ固体撮像装置１の例。）
７．第７実施形態（撮像装置２の例。）
【００１７】
＜１．第１実施形態＞
第１実施形態では、固体撮像装置１の実施形態を説明する。
第１実施形態の固体撮像装置１は、ＣＣＤセンサであり、ＣＣＤセンサの出力回路１４の出力信号をフィードバックして、シールド部５５の電位を制御する例である。
【００１８】
［固体撮像装置１の構成および動作］
図１は、第１実施形態に係る固体撮像装置１の概略ブロック図である。
図１の固体撮像装置１は、例えばＩＳ（インターレーススキャン）−ＩＴ（インターライントランスファ）のＣＣＤセンサである。
図１の固体撮像装置１は、画素アレイ部１１、水平ＣＣＤ１２、電荷検出部１３、出力回路１４、制御回路１５、電源回路１６を有する。
なお、画素アレイ部１１は、半導体基板９１の一面の中央部に形成される。
また、水平ＣＣＤ１２、電荷検出部１３、出力回路１４、制御回路１５、電源回路１６は、画素アレイ部１１の周囲の半導体基板９１の周縁部に並べて形成される。
【００１９】
画素アレイ部１１には、複数のセンサ部（画素）２１が行列状（マトリクス状）に配列される。
センサ部２１は、光電変換素子を有し、入射光をその光量に応じた電荷量の信号電荷に変換する。光電変換素子は、たとえばフォトダイオードである。
【００２０】
複数列のセンサ部２１の間には、垂直ＣＣＤ２２が配置される。
複数の垂直ＣＣＤ２２の各々は、たとえば各列の複数のセンサ部２１に対応する。
センサ部２１と垂直ＣＣＤ２２との間には、読出しゲート部２３が形成される。
【００２１】
水平ＣＣＤ１２は、複数のセンサ部２１の行方向に延在するように、画素アレイ部１１と隣接して形成される。
複数の垂直ＣＣＤ２２の一端は、水平ＣＣＤ１２に接続される。
【００２２】
電荷検出部１３は、水平ＣＣＤ１２の一端に形成される。
電荷検出部１３は、水平ＣＣＤ１２の一端部に、フローティングディフュージョンアンプ３１、リセットドレイン３２、およびこれらの間に位置するリセットゲート３３を有する。
【００２３】
出力回路１４は、電荷検出部１３に接続される。
出力回路１４は、電荷検出部１３から入力される電圧信号のレベルをシフトして出力する。
出力回路１４は、たとえば固体撮像装置１に接続される他の半導体装置の入力電圧範囲の出力信号をレベルシフトにより生成し、出力する。
【００２４】
制御回路１５は、画素アレイ部１１の複数の読出しゲート部２３による電荷読出し動作、複数の垂直ＣＣＤ２２および水平ＣＣＤ１２による電荷転送動作、電荷検出部１３による電荷電圧変換動作を制御する。
制御回路１５は、読出しゲート部２３、垂直ＣＣＤ２２、水平ＣＣＤ１２、電荷検出部１３へパルス信号やクロック信号を出力する。
そして、複数個のセンサ部２１に蓄積された電荷は、読み出しパルス信号ＸＳＧが読出しゲート部２３に印加され、当該読出しゲート部２３のポテンシャルが深くなることによって垂直ＣＣＤ２２に読み出される。
【００２５】
垂直ＣＣＤ２２は例えば４相の垂直転送クロックＶφ１〜Ｖφ４によって転送駆動され、読み出された信号電荷を垂直ブランキング期間の一部にて１走査線（１ライン）に相当する部分ずつ順に垂直転送（ラインシフト）する。
ここで、垂直ＣＣＤ２２において、１相目および３相目の転送電極は、読出しゲート部２３のゲート電極を兼ねている。
このため、たとえば４相の垂直転送クロック信号Ｖφ１〜Ｖφ４のうち、１相目の垂直転送クロック信号Ｖφ１と３相目の垂直転送クロックＶφ３が低レベル、中間レベルおよび高レベルの３値をとるように制御される。
そして、３値目の高レベルのパルスが、読出しゲート部２３に印加される読み出しパルス信号ＸＳＧとして利用される。
【００２６】
複数本の垂直ＣＣＤ２２により転送される電荷は、水平ＣＣＤ１２へ転送される。
水平ＣＣＤ１２には、複数本の垂直ＣＣＤ２２から１ラインに相当する信号電荷が順次転送される。
水平ＣＣＤ１２は、例えば２相の水平転送クロック信号Ｈφ１，Ｈφ２によって転送駆動される。
水平ＣＣＤ１２は、複数本の垂直ＣＣＤ２２からラインシフトされた１ライン分の信号電荷を、水平ブランキング期間後の水平走査期間において順次水平転送する。
【００２７】
水平ＣＣＤ１２により転送される電荷は、電荷検出部１３により電圧信号へ変換される。
電荷検出部１３は、水平ＣＣＤ１２によって水平転送されてきた信号電荷を順次信号電圧に変換して出力する。
なお、電荷検出部１３のリセットドレイン３２には、例えば１５Ｖのリセットドレイン３２電圧ＶＲＤが印加される。
そして、リセットゲート３３にリセットゲートパルス信号φＲＧが印加されると、電荷検出部１３は、フローティングディフュージョン内の電荷をリセットドレイン３２に排出するリセット動作を実行する。
【００２８】
電荷検出部１３により生成された各センサ部２１の電荷に応じた電圧の信号は、出力回路１４へ出力される。
出力回路１４は、入力された電圧をレベルシフトし、固体撮像装置１外へ出力する。
【００２９】
電源回路１６は、固体撮像装置１内で使用する電圧を生成する。
センサ部２１、垂直ＣＣＤ２２、水平ＣＣＤ１２部が光電変換処理や電荷転送処理に高電圧を必要とする。
このため、画素アレイ部１１、水平ＣＣＤ１２、電荷検出部１３、制御回路１５などのアナログ回路１７は、高い電源電圧を必要とする。
これに対して、出力回路１４は、固体撮像装置１に接続される他の半導体装置の入力電圧範囲の出力信号を生成するものであり、一般的な半導体装置と同様の低い電圧で駆動することが可能である。
このため、電源回路１６は、主にアナログ回路１７で使用するアナログ電源電圧と、主に出力回路１４で使用するデジタル電源電圧とを生成する。
また、電源回路１６は、電荷検出部１３のリセットドレイン３２に印加するリセットドレイン３２電圧ＶＲＤを生成する。
なお、電源回路１６は、たとえばアナログ電源電圧を出力する第１電源回路と、デジタル電源電圧を出力する第２電源回路とに分けて形成してもよい。
【００３０】
［出力回路１４およびその周辺回路の回路構成］
図２は、図１の出力回路１４およびその周辺回路の機能レベルの回路図である。
図２には、電荷検出部１３、および出力回路１４の機能レベルの回路が図示されている。
図２の出力回路１４は、２段のソースフォロワ回路の間で、キャパシタ５３により信号レベルをシフトする。
出力回路１４の出力信号は、２段のソースフォロワ回路の出力信号と同相の電位変動をする。
そして、電荷検出部１３から出力回路１４までの電圧信号の信号経路には、レベルシフト用キャパシタ５３が直列に接続されている。
【００３１】
図２の電荷検出部１３は、電荷検出トランジスタ４１、ロークランプ回路４２を有する。
【００３２】
ロークランプ回路４２は、抵抗素子４３およびダイオード４４の並列接続からなる。
電荷検出トランジスタ４１のリセットゲート３３には、ロークランプ回路４２を介してＤＣバイアス電圧ＶＲＧＬが印加される。
これにより、リセットゲート３３の電圧は、ロークランプ回路４２による所定のクランプ電圧以下にクランプされる。
【００３３】
電荷検出トランジスタ４１は、実際には、水平ＣＣＤ１２の一端部に形成されたフローティングディフュージョンアンプ３１、リセットドレイン３２、およびこれらの間に位置するリセットゲート３３により構成されている。
そして、電荷検出トランジスタ４１のドレインは、電源回路１６に接続され、アナログ電源電圧が印加される。ゲートには、リセットゲートパルス信号φＲＧが印加される。ソース（フローティングディフュージョン）は、出力回路１４に接続される。
【００３４】
出力回路１４は、第１ソースフォロワ回路５１、第２ソースフォロワ回路５２による２段のソースフォロワ回路と、キャパシタ５３と、保護ダイオード５４とを有する。
【００３５】
１段目の第１ソースフォロワ回路５１は、第１ドライバＭＯＳトランジスタ６１、第１負荷ＭＯＳトランジスタ６２、第１負荷抵抗素子６３を有する。
第１負荷ＭＯＳトランジスタ６２および第１負荷抵抗素子６３は、所定の電流を第１ドライバＭＯＳトランジスタ６１に与える電流源として機能する。
第１ドライバＭＯＳトランジスタ６１のソースは、第１負荷ＭＯＳトランジスタ６２のソースと、キャパシタ５３とに接続される。ドレインは、電源回路１６に接続され、アナログ電源電圧が印加される。ゲートは、電荷検出トランジスタ４１のソース（フローティングディフュージョン）に接続される。
【００３６】
２段目の第２ソースフォロワ回路５２は、第２ドライバＭＯＳトランジスタ７１、第２負荷ＭＯＳトランジスタ７２、第２負荷抵抗素子７３を有する。
第２負荷ＭＯＳトランジスタ７２および第２負荷抵抗素子７３は、所定の電流を第２ドライバＭＯＳトランジスタ７１に与える電流源として機能する。
第２ドライバＭＯＳトランジスタ７１のソースは、第２負荷ＭＯＳトランジスタ７２のソースに接続される。ドレインは、電源回路１６に接続され、デジタル電源電圧が印加される。ゲートは、キャパシタ５３に接続される。
なお、第２ドライバＭＯＳトランジスタ７１のゲートとドレイン間には、保護ダイオード５４が接続されている。
【００３７】
キャパシタ５３は、第１ソースフォロワ回路５１から第２ソースフォロワ回路５２までの出力信号の経路に直列に接続される。
【００３８】
そして、図２において、電荷検出部１３は、各センサ部２１の電荷に応じた電圧信号を出力する。
電圧信号は、第１ドライバＭＯＳトランジスタ６１に入力する。
第１ドライバＭＯＳトランジスタ６１は、入力電圧に応じてオンオフ動作する。
第１ドライバＭＯＳトランジスタ６１は、電荷検出部１３から出力された電圧信号に追従して変化する電圧信号を生成して出力する。
また、第１ドライバＭＯＳトランジスタ６１が生成した電圧信号は、キャパシタ５３を通じて、第２ドライバＭＯＳトランジスタ７１に入力する。
電圧信号は、キャパシタ５３によりレベルシフトされて、第２ドライバＭＯＳトランジスタ７１に入力する。
第２ドライバＭＯＳトランジスタ７１は、入力電圧に応じてオンオフ動作する。
第２ドライバＭＯＳトランジスタ７１は、キャパシタ５３を通じて第１ドライバＭＯＳトランジスタ６１から出力された電圧に追従して変化する電圧の信号を生成して出力する。
第２ドライバＭＯＳトランジスタ７１は、生成した電圧信号を固体撮像装置１の外へ出力する。
【００３９】
［半導体基板９１に形成したキャパシタ５３についての説明］
図３は、図２の機能レベルの回路図における出力回路１４の説明図である。
図３には、図２の出力回路１４のうち、第１ソースフォロワ回路５１、第２ソースフォロワ回路５２、およびキャパシタ５３を図示している。
【００４０】
第１ソースフォロワ回路５１には、電荷検出部１３から高電圧の電圧信号が入力される。
第１ソースフォロワ回路５１は、電圧信号に追従して電圧レベルが変化する第１信号Ｖ１を生成する。
第１信号Ｖ１は、キャパシタ５３を通じて、第２ソースフォロワ回路５２へ入力される。
第２ソースフォロワ回路５２は、入力される第１信号Ｖ１に追従して電圧レベルが変化する第２信号Ｖ２を生成する。
この第２信号Ｖ２が、各センサ部２１の電荷に応じた電圧信号として、固体撮像装置１から出力される。
【００４１】
そして、機能レベルの回路では、第１ソースフォロワ回路５１から第２ソースフォロワ回路５２までの電圧の出力信号の信号経路には、キャパシタ５３のみが直列に接続されている。
【００４２】
以下、図３において、第１ソースフォロワ回路５１からキャパシタ５３までの信号経路を、入力側信号経路８１とよぶ。
また、キャパシタ５３から第２ソースフォロワ回路５２までの信号経路を、出力側信号経路８２とよぶ。
【００４３】
図４は、半導体基板９１に形成された図２のキャパシタ５３および図１の画素アレイ部１１の断面図である。
【００４４】
図４には、図１の固体撮像装置１の半導体基板９１と、半導体基板９１の一面に多層に形成された積層部９２とが図示されている。
半導体基板９１には、たとえばシリコン基板がある。
画素アレイ部１１において、半導体基板９１には、複数の光電変換部としての複数のセンサ部２１が二次元配列される。各列の複数のセンサ部２１と隣接して、垂直ＣＣＤ２２が形成される。センサ部２１と垂直ＣＣＤ２２との間には、読出しゲート部２３が形成される。また、センサ部２１と隣りの列の垂直ＣＣＤ２２との間には、チャネルストッパが形成される。
また、画素アレイ部１１において、積層部９２は、多層に積層された多層の配線層を有する。多層の配線層の間には、絶縁層が形成される。
具体的には、画素アレイ部１１における半導体基板９１には、ゲート絶縁膜２０２、ゲート電極２０３、層間絶縁膜２０４、金属遮光膜２０５が、その順番に形成される。
また、画素アレイ部１１では、最上部の絶縁層の上に、ＲＧＢの各色フィルタがベイヤー配列されたカラーフィルタ９３と、マイクロレンズ９４とが形成されている。
カラーフィルタ９３、マイクロレンズ９４は、誘電性の材料により形成される。
カラーフィルタ９３およびマイクロレンズ９４は、画素アレイ部１１の各センサ部２１に対応して設けられる。
そして、図４では、外周縁のカラーフィルタ９３およびマイクロレンズ９４は、画素アレイ部１１の周辺に形成される出力回路１４のキャパシタ５３と重なっている。
【００４５】
このようにキャパシタ５３を半導体基板９１の配線層により形成した場合、キャパシタ５３の周囲には、他の回路の配線層、半導体基板９１、カラーフィルタ９３およびマイクロレンズ９４による誘電部材が近接する。
図４では、キャパシタ５３の上に、カラーフィルタ９３およびマイクロレンズ９４が重なっている。
その結果、キャパシタ５３は、その周囲のたとえば配線層、誘電部材との間に、比較的大きな寄生容量を形成する。
【００４６】
図５は、固体撮像装置１にキャパシタ５３を形成した場合に実際に実現される出力回路１４の一例の説明図である。
【００４７】
図５の出力回路１４は、図３の出力回路１４を半導体基板９１に形成した場合に実現される回路である。
図５の出力回路１４は、図３の出力回路１４と対応する。
【００４８】
そして、上述したように、半導体基板９１にキャパシタ５３を形成した場合、そのキャパシタ５３と周辺のたとえば配線層との間に、寄生容量が発生する。
図５の例では、出力回路１４は、キャパシタ５３の寄生容量により、入力側信号経路８１に並列に接続された入力側寄生容量１０１と、出力側信号経路８２に並列に接続された出力側寄生容量１０２とを有する。
なお、これらの寄生容量は、半導体基板９１上に平板として置かれる容量の場合、その容量の対向電極についての上下方向の導電性または誘電性の部分との間に形成される容量が支配的である。
【００４９】
キャパシタ５３の上側の寄生容量として、カラーフィルタ９３やマイクロレンズ９４等の誘電体における分極や固定電荷による容量、またはキャパシタ５３に近接した配線レイヤとの容量が考えられる。
キャパシタ５３の下側の寄生容量としては、半導体基板９１との容量が考えられる。
【００５０】
入力側寄生容量１０１の容量値が大きい場合、出力回路１４の帯域が低下する。
たとえば、初段の第１ドライバＭＯＳトランジスタ６１のｇｍを２００μＳ、駆動周波数を４０ＭＨｚとし、初段のソースフォロワの帯域を十分にとるために８００ＭＨｚに設計する。
この場合、ｆｃ＝（１／２π）×（ｇｍ／Ｃ）より、入力側寄生容量１０１は、およそ４０ｆＦ以下にする必要がある。
【００５１】
出力側寄生容量１０２の容量値が大きい場合、出力回路１４のゲイン、すなわち感度が低下する。
図５の回路図では、容量部分におけるゲインはＣ０／（Ｃ０＋Ｃ２）によって決まる。
Ｃ０は、キャパシタ５３の本来の容量、Ｃ２は出力側寄生容量１０２の容量である。
このため、Ｃ２はＣ０に対して小さいほどゲインが良くなり、例えばゲインを０．９５で設計するためには、寄生容量Ｃ２は、Ｃ０に対して１／２０以下にする必要がある。
【００５２】
固体撮像装置１において、その構造、プロセス、配線のレイアウト等によってその寄生容量の値は変わるが、新たな配線層の追加やレイアウト面積を広くとる等の犠牲を払わずにこれらの寄生容量を低減することは困難である。
【００５３】
このように入力側寄生容量１０１または出力側寄生容量１０２が形成されると、出力回路１４に帯域低下、感度低下などの特性劣化が生じる。
キャパシタ５３によるレベルシフトにより低消費電力化を図れるが、固体撮像装置１から複数の画素信号を高速にシリアル出力する場合において、その出力信号の周波数特性の悪化は、高速化を妨げる一因となる。
近年のメガピクセルの固体撮像装置１では、出力回路１４の周波数特性、ゲインなどの信号特性は重要である。
【００５４】
［第１実施形態における出力回路１４の回路構成およびキャパシタ構造の説明］
そこで、第１実施形態では、半導体基板９１に形成する出力回路１４のキャパシタ５３の構造を工夫する。
【００５５】
図６は、第１実施形態において実際に形成される出力回路１４の説明図である。図６の出力回路１４は、シールド部５５を有する。
なお、図６と同様のキャパシタ構造は、図４にも図示されている。
図６に示すように、第１実施形態のキャパシタ５３は、第１対向電極１１２、第２対向電極１１３を有する。第２対向電極１１３は、第１対向電極１１２の上に重ねて形成される。
また、シールド部５５は、上シールド部１１１、下シールド部１１４を有する。
上シールド部１１１は、対向電極１１２の上に重ねて形成される。
下シールド部１１４は、対向電極１１２の下に重なるように形成される。
【００５６】
第１対向電極１１２および第２対向電極１１３による一対の対向電極は、半導体基板９１に形成される複数の配線層のうちの２層を用いて形成される。
対向電極は、電極間の間隔が半導体プロセスにより律せられるため、キャパシタ５３のたとえば帯域特性に応じたサイズに形成する。
固体撮像装置１では、このような目的に使用できる配線層として、たとえば積層部９２の最上層に形成されて回路の配線に用いるアルミニウム配線層、画素部に用いる遮光タングステン層（金属遮光膜２０５）、シャントメタル層、ゲート電極２０３、転送部に用いるポリシリコン膜がある。
ただし、遮光タングステン層を用いた場合、平板電極としての厚さにムラが発生する可能性がある。
また、アルミニウム配線層を使用する場合、アルミニウム配線層同士の間の層間膜に厚さがあるため、面積が大きくなってしまう可能性がある。
アルミニウム配線層同士の間の層間膜の厚さは、ポリシリコン膜とシャントメタル層との間の絶縁層の厚さ、シャントメタル層と遮光タングステン層との間の絶縁層の厚さと比べて約２倍程度になる。同じ面積での容量は半分になる。
【００５７】
このため、たとえばアルミニウム配線層を上シールド部１１１、シャントメタル層を第１対向電極１１２、ポリシリコン膜を第２対向電極１１３、半導体基板９１のＰウェル内に形成されたＮウェルを下シールド部１１４とすればよい。
これにより、キャパシタ５３およびシールド部５５を形成するために、新たな配線層を追加する必要がない。画素部の構成に必要な層（例えば遮光膜や、シャント配線、転送電極等）を流用できる。
また、レイアウト面積、配線層増加による工程数の増加を抑制できる。
この場合、半導体基板９１との間の容量が懸念されるが、本発明では、後述するように半導体基板９１に下シールド部１１４を形成しており、容量の大きさは問題とならない。
【００５８】
なお、素子分離上問題なければＰウェルを下シールド部１１４ととしてもよい。
第１対向電極１１２および第２対向電極１１３と入出力側との接続関係も逆であってもよい。
出力回路１４は、ソースフォロワ構造でなく、プッシュプル構造であってもよい。
また、出力回路１４は、３段以上の多段構成であってもよい。
【００５９】
上シールド部１１１は、第１対向電極１１２より上側の配線層を用いて形成される。
上シールド部１１１は、第１対向電極１１２より一回り大きいサイズに形成される。
【００６０】
下シールド部１１４は、半導体基板９１に形成したＮ型ウェルにより形成される。
Ｎ型ウェルは、Ｐ型ウェル内に形成される。
下シールド部１１４は、第２対向電極１１３より一回り大きいサイズに形成される。
【００６１】
このように一対の対向電極１１２，１１３を、上シールド部１１１および下シールド部１１４により挟むことにより、一対の対向電極１１２，１１３は、上シールド部１１１および下シールド部１１４との間に支配的な寄生容量を形成する。
一対の対向電極１１２，１１３は、上シールド部１１１および下シールド部１１４との間に支配的な寄生容量を形成し、キャパシタ５３の周囲に近接して存在するたとえば配線層との間に大きな寄生容量を形成しない。
キャパシタ５３の周囲に近接して存在する配線層は、上シールド部１１１および下シールド部１１４との間に寄生容量を形成する。
その結果、図５に示すキャパシタ５３の寄生容量は、上シールド部１１１と第１対向電極１１２との間の寄生容量と、下シールド部１１４と第２対向電極１１３との間の寄生容量とみなすことができる。
【００６２】
そして、第１実施形態では、一対の対向電極１１２，１１３のうち、上側の第１対向電極１１２は、半導体基板９１の配線層により、第１ソースフォロワ回路５１の第１ドライバＭＯＳトランジスタ６１のソースに接続される。
下側の第１対向電極１１２は、半導体基板９１の配線層により、第２ソースフォロワ回路５２の第２ドライバＭＯＳトランジスタ７１のゲートに接続される。
上シールド部１１１および下シールド部１１４は、半導体基板９１の配線層により、第２ドライバＭＯＳトランジスタ７１のソースに接続される。
【００６３】
このように第１実施形態では、キャパシタ５３の一対の対向電極１１２，１１３を挟み込む上シールド部１１１および下シールド部１１４を設け、上シールド部１１１および下シールド部１１４を第２ドライバＭＯＳトランジスタ７１のソースに接続する。
よって、キャパシタ５３は、以下のような動作を実行する。
【００６４】
キャパシタ５３の上側の第１対向電極１１２には、入力側信号経路８１を通じて第１ソースフォロワ回路５１から高電圧の第１信号Ｖ１が入力される。
キャパシタ５３の下側の第２対向電極１１３は、第１対向電極１１２と近接して対向しているため、第１対向電極１１２の電位変動に追従して電位が変動する。
これにより、出力側信号経路８２により第２対向電極１１３に接続された第２ソースフォロワ回路５２の第２ドライバＭＯＳトランジスタ７１のゲートには、入力側信号経路８１から入力された第１信号Ｖ１が入力される。
第２ドライバＭＯＳトランジスタ７１は、この第１信号Ｖ１により駆動される。
第２ドライバＭＯＳトランジスタ７１のソースの電位は、ゲートに入力される第１信号Ｖ１に追従して変化する。
第１信号Ｖ１は、キャパシタ５３を通じて、第１ソースフォロワ回路５１から第２ソースフォロワ回路５２へ伝播する。
【００６５】
また、第２ドライバＭＯＳトランジスタ７１のソースの電位が変動すると、当該ソースに接続された上シールド部１１１および下シールド部１１４の電位も変動する。
上シールド部１１１および下シールド部１１４は、第２ドライバＭＯＳトランジスタ７１のソースの電位に追従して変動する。
このように上シールド部１１１および下シールド部１１４は、第２ドライバＭＯＳトランジスタ７１のソースの電位に追従して変動する。
また、第２ドライバＭＯＳトランジスタ７１のソースの電位は、第１信号Ｖ１に追従して変動する。
よって、上シールド部１１１および下シールド部１１４は、第１信号Ｖ１に追従して変動する。
たとえば第１信号Ｖ１の電圧が上がると、上シールド部１１１および下シールド部１１４の電位も上昇する。
また、第１信号Ｖ１の電圧が下がると、上シールド部１１１および下シールド部１１４の電位も降下する。
【００６６】
上シールド部１１１の電位と第１対向電極１１２の電位とは、第１信号Ｖ１に追従して、第１信号Ｖ１の電圧と同じように変動する。
下シールド部１１４の電位と第２対向電極１１３の電位とは、第１信号Ｖ１に追従して、第１信号Ｖ１の電圧と同じように同じように変動する。
その結果、第１信号Ｖ１の電圧が変化したとしても、上シールド部１１１と第１対向電極１１２との間の寄生容量と、下シールド部１１４と第２対向電極１１３との間の寄生容量とは、充放電されなくなる。
すなわち、第１ソースフォロワ回路５１から第２ソースフォロワ回路５２までの信号経路を伝播する第１信号Ｖ１について言えば、一対の対向電極１１２，１１３とシールド部との間の寄生容量が実質的に影響しなくなる。
図５に示すキャパシタ５３の寄生容量は、第１ソースフォロワ回路５１から第２ソースフォロワ回路５２までの信号経路を伝播する第１信号Ｖ１に影響を与えなくなる。
【００６７】
以上のように、第１実施形態では、第１ソースフォロワ回路５１から第２ソースフォロワ回路５２までの信号経路を伝播する第１信号Ｖ１により、半導体基板９１に形成したキャパシタ５３の寄生容量が充放電されなくなる。
よって、第１実施形態では、第１信号Ｖ１は、固体撮像装置１に形成したキャパシタ５３の寄生容量によって減衰されなくなる。
出力回路１４の実質的な感度は、寄生容量により低下しない。
また、出力回路１４から出力可能な信号の帯域は、固体撮像装置１に形成したキャパシタ５３の寄生容量によって制限されなくなる。
【００６８】
このように第１実施形態では、キャパシタ５３を用いて固体撮像装置１内で信号レベルをシフトさせた場合の帯域、感度などの特性劣化を抑制することができる。
また、第１実施形態では、出力回路１４の出力を上シールド部１１１および下シールド部１１４にフィードバック接続している。
このため、出力回路１４の回路構成は、後述する他の実施形態と比べて最も簡単である。
追加回路が無いため、消費電力の低減効果も高い。
【００６９】
＜２．第２実施形態＞
第２実施形態では、別の固体撮像装置１の実施形態を説明する。
第２実施形態の固体撮像装置１は、ＣＣＤセンサであり、ＣＣＤセンサの出力回路１４の信号を増幅する増幅回路１２１を設けてシールド部５５の電位を制御する例である。
なお、第２実施形態の固体撮像装置１の機能レベルの回路構成は、第１実施形態と同様である。
このため、第２実施形態では、基本的に、説明の便宜上、第１実施形態と同じ符号を使用する。
【００７０】
［第２実施形態における出力回路１４の回路構成およびキャパシタ構造の説明］
図７は、第２実施形態の固体撮像装置１における出力回路１４の説明図である。
図７には、図２の機能レベルの出力回路１４のうち、第１ソースフォロワ回路５１、第２ソースフォロワ回路５２、およびキャパシタ５３が図示されている。
また、図７の出力回路１４は、増幅回路１２１を有する。
【００７１】
キャパシタ５３は、第１対向電極１１２、第２対向電極１１３を有する。
シールド部５５は、上シールド部１１１、下シールド部１１４を有する。
これらの構成要素は、第１実施形態と同じ構造および形状であり、第１実施形態と同じように接続されている。
【００７２】
図８は、図７の増幅回路１２１の一例を示す回路図である。
図８の増幅回路１２１は、差動アンプ回路と、出力段回路とを有する。
【００７３】
差動アンプ回路は、電流源用トランジスタ１２６にソースが共通に接続された一対の差動ＭＯＳトランジスタ１２２，１２３、各差動ＭＯＳトランジスタ１２２，１２３のドレインに接続された一対の差動負荷抵抗素子１２４，１２５を有する。
一方の差動ＭＯＳトランジスタ１２２のゲートから、出力信号が入力される。
【００７４】
出力段回路は、出力ＭＯＳトランジスタ１２７、第１出力抵抗素子１２８、第２出力抵抗素子１２９、第３出力抵抗素子１３０、第４出力抵抗素子１３１を有する。
出力ＭＯＳトランジスタ１２７のゲートは、他方の差動ＭＯＳトランジスタのドレインに接続される。ドレインには、第１出力抵抗素子１２８が接続される。ソースには、第２出力抵抗素子１２９が接続される。
増幅回路１２１は、この出力ＭＯＳトランジスタ１２７のソースから信号を出力する。
【００７５】
また、第３出力抵抗素子１３０および第４出力抵抗素子１３１は直列に接続され、その直列回路が第２出力抵抗素子１２９と並列に接続される。
第３出力抵抗素子１３０と第４出力抵抗素子１３１との接続ノードが他方の差動ＭＯＳトランジスタのゲートに接続される。
これにより、差動アンプ回路には、出力電圧がフィードバックされる。
【００７６】
増幅回路１２１は、第２ソースフォロワ回路５２の出力に接続されている。
増幅回路１２１は、第２ソースフォロワ回路５２から出力される出力信号を増幅する。
ここで、出力回路１４の最終段である第２ソースフォロワ回路５２のゲインをＧとすると、キャパシタ５３の物理的な容量Ｃに対して、回路駆動上の実効的な容量はミラー効果により（１−Ｇ）倍となる。
そこで、増幅回路１２１は、この最終段のゲインの逆数となる増幅率とする。
これにより、最終段および増幅回路１２１によるゲインがほぼ１となり、実効的な容量値はほぼ０になる。
【００７７】
また、増幅回路１２１は、上シールド部１１１および下シールド部１１４に接続される。
増幅回路１２１は、上シールド部１１１および下シールド部１１４へ、増幅した出力信号を出力する。
これにより、第２ソースフォロワ回路５２の出力信号の電圧レベルが変化すると、上シールド部１１１および下シールド部１１４の電位も変動する。
上シールド部１１１および下シールド部１１４は、第２ドライバＭＯＳトランジスタ７１のソースの電位に追従して変動する。
【００７８】
この際、増幅回路１２１は、出力信号を増幅する。
よって、上シールド部１１１および下シールド部１１４は、キャパシタ５３の一対の対向電極１１２，１１３を通じて第１ソースフォロワ回路５１から第２ソースフォロワ回路５２へ伝播する第１信号Ｖ１の電圧レベルと同じ振幅で変動することができる。
その結果、第１信号Ｖ１の電圧が変化したとしても、上シールド部１１１と第１対向電極１１２との間の寄生容量と、下シールド部１１４と第２対向電極１１３との間の寄生容量とは、略全く充放電されなくなる。
【００７９】
よって、第２実施形態では、キャパシタ５３を用いて固体撮像装置１内で信号レベルをシフトさせた場合の帯域、感度などの特性劣化を抑制することができる。
特に、上述したように増幅回路１２１のゲインを調整することにより、寄生容量を略０にすることができる。
【００８０】
また、第２実施形態では、上シールド部１１１および下シールド部１１４は増幅回路１２１に接続され、この増幅回路１２１の一方の差動トランジスタのゲートが第２ソースフォロワ回路５２の出力に接続されている。
よって、第１実施形態のように直接に接続した場合に比べて出力信号の帯域低下が抑えられる。
【００８１】
＜３．第３実施形態＞
第３実施形態では、別の固体撮像装置１の実施形態を説明する。
第３実施形態の固体撮像装置１は、ＣＣＤセンサであり、キャパシタ５３の入力側に制御信号出力回路１４を設けてシールド部５５の電位を制御する例である。
なお、第３実施形態の固体撮像装置１の機能レベルの回路構成は、第１実施形態と同様である。
このため、第３実施形態では、基本的に、説明の便宜上、第１実施形態と同じ符号を使用する。
【００８２】
［第３実施形態における出力回路１４の回路構成およびキャパシタ構造の説明］
図９は、第３実施形態の固体撮像装置１における出力回路１４の説明図である。
図９には、図２の機能レベルの出力回路１４のうち、第１ソースフォロワ回路５１、第２ソースフォロワ回路５２、およびキャパシタ５３が図示されている。
また、図９の出力回路１４は、入力側の制御信号出力回路１４１を有する。
【００８３】
キャパシタ５３は、第１対向電極１１２、第２対向電極１１３を有する。
シールド部５５は、上シールド部１１１、下シールド部１１４を有する。
これらの構成要素は、第１実施形態と同じ構造および形状であり、第１実施形態と同じように接続されている。
【００８４】
入力側の制御信号出力回路１４１は、第３ドライバＭＯＳトランジスタ１４２、第３負荷ＭＯＳトランジスタ１４３、図示していない第３負荷抵抗素子を有する。
入力側の制御信号出力回路１４１は、第２ソースフォロワ回路５２と同じ回路構成を有する。すなわち、入力側の制御信号出力回路１４１は、第２ソースフォロワ回路５２のダミー回路である。
第３負荷ＭＯＳトランジスタ１４３および第３負荷抵抗素子は、所定の電流を第３ドライバＭＯＳトランジスタ１４２に与える電流源として機能する。
第３ドライバＭＯＳトランジスタ１４２のソースは、第３負荷ＭＯＳトランジスタ１４３のソースと、上シールド部１１１および下シールド部１１４とに接続される。ドレインは、電源回路１６に接続され、アナログ電源電圧が印加される。ゲートは、第１ソースフォロワ回路５１からキャパシタ５３までの入力側信号経路８１に接続される。
よって、入力側の制御信号出力回路１４１は、第１ソースフォロワ回路５１から見て、第２ソースフォロワ回路５２およびキャパシタ５３による回路と並列に接続される。
【００８５】
そして、第３ドライバＭＯＳトランジスタ１４２には、第１ドライバＭＯＳトランジスタ６１から第１信号Ｖ１が入力される。
第３ドライバＭＯＳトランジスタ１４２のソースは、第１信号Ｖ１の電圧レベルに追従して電圧レベルが変化する。
これにより、第１ソースフォロワ回路５１からキャパシタ５３へ出力される第１信号Ｖ１の電圧レベルが変化すると、上シールド部１１１および下シールド部１１４の電位も変動する。
上シールド部１１１および下シールド部１１４は、第１ソースフォロワ回路５１から第２ソースフォロワ回路５２へ伝播する第１信号Ｖ１の電圧レベルに追従して変動する。
その結果、第１信号Ｖ１の電圧が変化したとしても、上シールド部１１１と第１対向電極１１２との間の寄生容量と、下シールド部１１４と第２対向電極１１３との間の寄生容量とは、略全く充放電されなくなる。
【００８６】
よって、第３実施形態では、キャパシタ５３を用いて固体撮像装置１内で信号レベルをシフトさせた場合の帯域、感度などの特性劣化を抑制することができる。
第１実施形態のようにクリティカルな特性ではなく、特性を確保しやすい。
また、第３実施形態では、出力回路１４に入力側の制御信号出力回路１４１を追加しているが、第２ソースフォロワ回路５２の電源電圧を下げていることから、全体としての消費電力は低減している。
また、第２実施形態に比べて追加回路の構成が単純であり、面積増加を抑えられる。
また、第３実施形態では、上シールド部１１１および下シールド部１１４は入力側の制御信号出力回路１４１に接続され、この入力側の制御信号出力回路１４１の第３ドライバＭＯＳトランジスタ１４２のゲートが入力側信号経路８１に接続されている。
よって、第１実施形態のように直接に接続した場合に比べて、出力信号の帯域低下が抑えられる。
【００８７】
＜４．第４実施形態＞
第４実施形態では、別の固体撮像装置１の実施形態を説明する。
第４実施形態の固体撮像装置１は、ＣＣＤセンサであり、キャパシタ５３の出力側に制御信号出力回路１４を設けてシールド部５５の電位を制御する例である。
なお、第４実施形態の固体撮像装置１の機能レベルの回路構成は、第１実施形態と同様である。
このため、第４実施形態では、基本的に、説明の便宜上、第１実施形態と同じ符号を使用する。
【００８８】
［第４実施形態における出力回路１４の回路構成およびキャパシタ構造の説明］
図１０は、第４実施形態の固体撮像装置１における出力回路１４の説明図である。
図１０には、図２の機能レベルの出力回路１４のうち、第１ソースフォロワ回路５１、第２ソースフォロワ回路５２、およびキャパシタ５３が図示されている。
また、図１０の出力回路１４は、出力側の制御信号出力回路１５１を有する。
【００８９】
キャパシタ５３は、第１対向電極１１２、第２対向電極１１３を有する。
シールド部５５は、上シールド部１１１、下シールド部１１４を有する。
これらの構成要素は、第１実施形態と同じ構造および形状であり、第１実施形態と同じように接続されている。
【００９０】
出力側の制御信号出力回路１５１は、第４ドライバＭＯＳトランジスタ１５２、第４負荷ＭＯＳトランジスタ１５３、図示していない第４負荷抵抗素子を有する。
出力側の制御信号出力回路１５１は、第２ソースフォロワ回路５２と同じ回路構成を有する。すなわち、出力側の制御信号出力回路１４１は、第２ソースフォロワ回路５２のダミー回路である。
第４負荷ＭＯＳトランジスタ１５３および第４負荷抵抗素子は、所定の電流を第４ドライバＭＯＳトランジスタ１５２に与える電流源として機能する。
第４ドライバＭＯＳトランジスタ１５２のソースは、第４負荷ＭＯＳトランジスタ１５３のソースと、キャパシタ５３の上シールド部１１１および下シールド部１１４とに接続される。ドレインは、電源回路１６に接続され、デジタル電源電圧が印加される。ゲートは、キャパシタ５３から第２ソースフォロワ回路５２までの出力側信号経路８２に接続される。
よって、出力側の制御信号出力回路１５１は、キャパシタ５３から見て、第２ソースフォロワ回路５２と並列に接続される。
【００９１】
そして、第４ドライバＭＯＳトランジスタ１５２には、キャパシタ５３から第１信号Ｖ１が入力される。第４ドライバＭＯＳトランジスタ１５２のソースは、第１信号Ｖ１の電圧レベルに追従して電圧レベルが変化する。
これにより、キャパシタ５３から第２ソースフォロワ回路５２へ出力される第１信号Ｖ１の電圧レベルが変化すると、上シールド部１１１および下シールド部１１４の電位も変動する。
上シールド部１１１および下シールド部１１４は、第１ソースフォロワ回路５１から第２ソースフォロワ回路５２へ伝播する第１信号Ｖ１の電圧レベルに追従して変動する。
その結果、第１信号Ｖ１の電圧が変化したとしても、上シールド部１１１と第１対向電極１１２との間の寄生容量と、下シールド部１１４と第２対向電極１１３との間の寄生容量とは、略全く充放電されなくなる。
【００９２】
よって、第４実施形態では、キャパシタ５３を用いて固体撮像装置１内で信号レベルをシフトさせた場合の帯域、感度などの特性劣化を抑制することができる。
第１実施形態のようにクリティカルな特性ではなく、特性を確保しやすい。
【００９３】
また、第４実施形態では、出力回路１４に入力側の制御信号出力回路１４１を追加しているが、第２ソースフォロワ回路５２の電源電圧を下げていることから、全体としての消費電力は低減している。
また、第２実施形態に比べて追加回路の構成が単純であり、面積増加を抑えられる。
【００９４】
また、第４実施形態では、上シールド部１１１および下シールド部１１４は出力側の制御信号出力回路１５１に接続され、この出力側の制御信号出力回路１５１の第４ドライバＭＯＳトランジスタ１５２のゲートが出力側信号経路８２に接続されている。
よって、第１実施形態のように直接に接続した場合に比べて、出力信号の帯域低下が抑えられる。
【００９５】
なお、第３実施形態の出力回路１４と、第４実施形態の出力回路１４とは、必要とする帯域と、必要とするゲインとのトレードオフに基づいて選択すればよい。
また、制御信号出力回路１４は、図９のようにレベルシフト前の信号線を入力とする位置に設けても良いが、低消費電力の効果を最大限に生かすためには、図１０のようにレベルシフト後の信号線を入力とする位置に設けるのがよい。
【００９６】
＜５．第５実施形態＞
第５実施形態では、別の固体撮像装置１の実施形態を説明する。
第５実施形態の固体撮像装置１は、ＣＣＤセンサであり、キャパシタ５３の対向電極を櫛歯形状に形成した例である。
なお、第５実施形態の固体撮像装置１の機能レベルの回路構成およびキャパシタ５３による出力回路１４は、第１実施形態と同様である。
このため、第５実施形態では、基本的に、説明の便宜上、第１実施形態と同じ符号を使用する。
【００９７】
［第５実施形態における出力回路１４の回路構成およびキャパシタ構造の説明］
図１１は、第５実施形態の固体撮像装置１におけるキャパシタ５３の構造の説明図である。
図１２は、図１１のキャパシタ５３の１層分の電極形状の模式的な説明図である。
【００９８】
図１１に示すように、キャパシタ５３は、第１対向電極１１２、第２対向電極１１３を有する。
シールド部５５は、上シールド部１１１、下シールド部１１４を有する。
これらの構成要素は、第１実施形態と同じ構造および形状であり、第１実施形態と同じように接続されている。
【００９９】
第１対向電極１１２および第２対向電極１１３は、２層の櫛歯形状の電極部１６１を有する。
２層の電極部１６１は、たとえばスルーホールにより電気的に接続される。
【０１００】
各電極部１６１は、図１２に示すように、長方体形状の基底部１６２と、複数の櫛歯部１６３とを有する。
複数の櫛歯部１６３は、当該基底部１６２の一側面から、当該基底部１６２から離間する方向に互いに平行に伸在する。
【０１０１】
また、各層において、第１対向電極１１２の電極部１６１と、第２対向電極１１３の電極部１６１とは、互いの複数の櫛歯部１６３が交互に一列に並ぶ。
また、図１１に示すように、第１対向電極１１２の２層の電極部１６１は、各々の櫛歯部１６３が２層において互い違いの順番となるように配置される。
第２対向電極１１３の２層の電極部１６１についても同様である。
【０１０２】
このように第１対向電極１１２および第２対向電極１１３の各々を２層の櫛歯形状とすることで、互いに対向している電極の表面積が増加する。
よって、各電極を図６のように平面形状に形成する場合より、小さい占有面的により、大きい容量を得ることができる。
【０１０３】
なお、図１１のキャパシタ５３を用いた出力回路１４の動作は、第１実施形態と同じであり説明を省略する。
これにより、第５実施形態では、キャパシタ５３を用いて固体撮像装置１内で信号レベルをシフトさせた場合の帯域、感度の特性劣化を抑制することができる。
また、第５実施形態では、出力回路１４に出力側の制御信号出力回路１５１を追加しているが、第２ソースフォロワ回路５２の電源電圧を下げ、出力側の制御信号出力回路１５１も低電源電圧により駆動していることから、全体としての消費電力は低減している。
【０１０４】
＜６．第６実施形態＞
第６実施形態では、別の固体撮像装置１の実施形態を説明する。
第６実施形態の固体撮像装置１は、ＣＣＤセンサであり、キャパシタ５３がシールド部の他に、側シールド部を有する例である。
なお、第６実施形態の固体撮像装置１の機能レベルの回路構成キャパシタ５３による出力回路１４は、第１実施形態と同様である。
このため、第６実施形態では、基本的に、説明の便宜上、第１実施形態と同じ符号を使用する。
【０１０５】
［第６実施形態における出力回路１４の回路構成およびキャパシタ構造の説明］
図１３は、第６実施形態の固体撮像装置１におけるキャパシタ５３の構造の説明図である。
図１３に示すように、キャパシタ５３は、第１対向電極１１２、第２対向電極１１３を有する。
シールド部５５は、上シールド部１１１、下シールド部１１４を有する。
これらの構成要素は、第１実施形態と同じ構造および形状であり、第１実施形態と同じように接続されている。
また、キャパシタ５３は、第１側シールド部１７１、第２側シールド部１７２を有する。
第１側シールド部１７１および第２側シールド部１７２は、上シールド部１１１および下シールド部１１４とともに、配線層により、第２ドライバＭＯＳトランジスタ７１のソースに接続される。
なお、第１側シールド部１７１と、第２側シールド部１７２とは、スルーホールにより、上シールド部１１１と接続されてもよい。
【０１０６】
図１４は、図１３のキャパシタ５３の対向電極が配置される１層分の電極形状についての模式的な説明図である。
図１４には、第１対向電極１１２および第１側シールド部１７１が図示されている。
第１対向電極１１２は、略四角形の平板形状に形成される。
第１側シールド部１７１は、略四角枠形状に形成される。
第１側シールド部１７１の四角枠内に、第１対向電極１１２が配置される。
なお、第２対向電極１１３および第２側シールド部１７２についても同様である。
【０１０７】
このように第１対向電極１１２の周囲を第１側シールド部１７１により囲むことにより、第１対向電極１１２は、第１側シールド部１７１との間で寄生容量を形成し、同層に形成される他の配線部との間に寄生容量を形成しなくなる。横方向のシールドができる。
同様に、第２対向電極１１３の周囲を第２側シールド部１７２により囲むことにより、第２対向電極１１３は、第２側シールド部１７２との間で寄生容量を形成し、同層に形成される他の配線部との間に寄生容量を形成しなくなる。
その結果、図５に示すキャパシタ５３の寄生容量は、第１対向電極１１２と上シールド部１１１および第１側シールド部１７１との間の寄生容量と、第２対向電極１１３と下シールド部１１４および第２側シールド部１７２との間の寄生容量とみなすことができる。
【０１０８】
また、第１側シールド部１７１および第２側シールド部１７２は、上シールド部１１１および下シールド部１１４とともに、第２ドライバＭＯＳトランジスタ７１のソースに接続される。
よって、第６実施形態では、キャパシタ５３を用いて固体撮像装置１内で信号レベルをシフトさせた場合の帯域、感度などの特性劣化を抑制することができる。
【０１０９】
＜７．第７実施形態＞
第７実施形態では、撮像装置２の実施形態を説明する。
第７実施形態の撮像装置２は、第１実施形態の固体撮像装置１を用いた撮像装置２の例である。なお、撮像装置２には、第２から第６実施形態の固体撮像装置１を用いてもよい。
【０１１０】
［撮像装置２の構成および動作］
図１５は、第７実施形態に係る撮像装置２の概略ブロック図である。
図１５の撮像装置２は、第１実施形態に係る固体撮像装置１と、光学系１８１と、信号処理回路１８２とを有する。
図１５の撮像装置２は、例えば、ビデオカメラ、デジタルスチルカメラ、電子内視鏡用カメラである。
【０１１１】
光学系１８１は、被写体からの像光（入射光）を固体撮像装置１に結像させる。
これにより、固体撮像装置１のセンサ部２１において、入射光は入射光量に応じた信号電荷に変換され、センサ部２１に一定期間当該信号電荷が蓄積される。
【０１１２】
信号処理回路１８２は、固体撮像装置１の出力信号に対して種々の信号処理を施して映像信号として出力する。
【０１１３】
そして、図１４の撮像装置２において、固体撮像装置１は、走査周期毎に、複数のセンサ部２１の画素信号を出力する。
【０１１４】
信号処理回路１８２は、固体撮像装置１から入力される画像の信号を処理する。
信号処理回路１８２は、たとえばＲＧＢのフルカラーの映像信号を出力する。
【０１１５】
なお、上述した各実施形態の構成は、適宜組み合わせることができる。
たとえば図７から図９の一対の対向電極１１２，１１３を、図１１のように櫛歯形状に形成してもよい。
また、図７から図９のキャパシタ５３に、図１３の側シールド部１７１，１７２を設けてもよい。
【０１１６】
以上の各実施形態は、本発明の好適な実施形態の例であるが、本発明は、これに限定されるものではなく、発明の要旨を逸脱しない範囲において種々の変形または変更が可能である。
【０１１７】
たとえば上記実施形態では、キャパシタ５３の一対の対向電極１１２，１１３のうち、上側の第１対向電極１１２がキャパシタ５３の入力側に接続され、下側の第２対向電極１１３がキャパシタ５３の出力側に接続されている。
この他にもたとえば、上側の第１対向電極１１２がキャパシタ５３の出力側に接続され、下側の第２対向電極１１３がキャパシタ５３の入力側に接続されてもよい。
【０１１８】
上記実施形態では、キャパシタ５３の一対の対向電極１１２，１１３の上下各々に、半導体基板９１に形成されたウェルによる下側の下シールド部１１４と、配線層に形成された上側の上シールド部１１１とが配置されている。
この他にもたとえば、下側の下シールド部１１４は、半導体基板９１のウェルにより形成するのではなく、配線層に形成してもよい。
また、上側の上シールド部１１１または下側の下シールド部１１４は、半導体基板９１のウェル、配線層以外にも、半導体基板９１において導電性を有する層として形成される導電層により形成されてもよい。
また、一対の対向電極１１２，１１３の上側のみに上シールド部１１１を配置したり、一対の対向電極１１２，１１３の下側のみに下シールド部１１４を配置したりしてもよい。
【０１１９】
また、シールド部１１１，１１４の大きさ（面積）は、対向電極がシールド部との間に支配的な寄生容量を形成するようにするために、対向電極１１２，１１３と略同じ大きさか、または対向電極１１２，１１３より若干大きく形成するのが望ましい。
ただし、シールド部１１１，１１４は、対向電極より小さくてもよい。
また、シールド部１１１，１１４は、たとえば櫛歯形状などのように、平面以外の形状に形成されてもよい。
これらの場合でも、シールド部１１１，１１４の電位を制御することにより、一対の対向電極１１２，１１３の寄生容量の充放電を抑制することができる。
【０１２０】
上記実施形態では、キャパシタ５３の一対の対向電極１１２，１１３の上下に配置された下側の下シールド部１１４および上側の上シールド１１１部には、同じ制御電圧が印加されている。
この他にもたとえば、下側の下シールド部１１４および上側の上シールド部１１１に、別々の制御電圧を印加してもよい。
たとえば下側の下シールド部１１４については、図９の接続とし、上側の上シールド部１１１については、図７の接続としてもよい。
【０１２１】
そして、たとえば入力側に接続される対向電極（１１２）と重なるシールド部（１１１）を入力側の制御電圧で駆動し、出力側に接続される対向電極（１１３）と重なるシールド部（１１４）を出力側の制御電圧で駆動してもよい。
この場合、キャパシタ５３の前後の第１信号Ｖ１と第２信号Ｖ１との間に波形の歪みが生じたとしても、その波形の歪みにより各々の組の対向電極とシールド部との間の寄生容量が充放電され難くなる。
これらの寄生容量の充放電が、信号に与える影響を好適に抑えることができる。
【０１２２】
上記実施形態では、ＣＣＤセンサとしての固体撮像装置１において高電圧で動作する電荷検出部１３と、低電圧で動作する出力回路１４との間の信号経路に、レベルシフト用のキャパシタ５３を設けている。
この他にもたとえば、レベルシフト用のキャパシタ５３は、ＣＭＯＳセンサにおける画素アレイ部１１から出力回路１４までの間の信号経路に、レベルシフト用のキャパシタ５３を設けてもよい。
また、レベルシフト用のキャパシタ５３は、固体撮像装置１以外の他の半導体装置における任意の第１回路と第２回路との間の信号経路において、信号レベルをシフトするために用いられてもよい。
このような他の半導体装置としては、たとえば、高電圧のアナログ信号と低電圧のデジタル信号とが入出力される半導体装置、システムが１チップ化されたＳＯＣ（System On Chip）用の半導体装置がある。
また、第１ソースフォロワ回路５１と、第２ソースフォロワ回路５２とは同じ電源電圧（たとえばアナログ電源電圧）の下で動作していてもよい。
【０１２３】
上記実施形態では、レベルシフト用のキャパシタ５３を有する固体撮像装置１を撮像装置２に適用している。
撮像装置２には、たとえば監視カメラ、ウェブカメラ、ＤＳＣ（Digital Still Camera）、ビデオカメラ、放送局用カメラがある。
この他にもたとえば、レベルシフト用のキャパシタ５３を有する固体撮像装置１は、電子機器において、カメラ機能を実現するために利用してもよい。
電子機器には、たとえば携帯電話機、ＰＤＡ（Personal Digital Assistance）、携帯ゲーム機、携帯再生機器、電子書籍リーダ、携帯型モニタ、ノート型コンピュータ装置、ナビゲーション機器、家庭用ロボット機器がある。
この他にもたとえばレベルシフト用のキャパシタ５３を有する半導体装置は、撮像装置２の他に、たとえばテレビジョン受信機、液晶モニタ、録画装置、家庭用ゲーム機、家電製品、デスクトップ型コンピュータ装置などの電子機器に利用してもよい。
【符号の説明】
【０１２４】
１…固体撮像装置（半導体装置）、２…撮像装置（電子機器）、１４…出力回路、１７…アナログ回路、２１…センサ部（光電変換部）、５１…第１ソースフォロワ回路（第１回路）、５２…第２ソースフォロワ回路（第２回路）、５３…キャパシタ、５５…シールド部、７１…第２ドライバＭＯＳトランジスタ（第３トランジスタ、第４トランジスタ）、８１…入力側信号経路（信号経路）、８２…出力側信号経路（信号経路）、９１…半導体基板、９２…積層部（多層の導電層）、９３…カラーフィルタ、９４…マイクロレンズ、１１２…第１対向電極、１１３…第２対向電極、１１１…上シールド部（第２シールド部）、１１４…下シールド部（第１シールド部）、１２１…増幅回路、１４１…入力側の制御信号出力回路（第１制御信号出力回路）、１４２…第３ドライバＭＯＳトランジスタ（第１トランジスタ）、１５１…出力側の制御信号出力回路（第２制御信号出力回路）、１５２…第４ドライバＭＯＳトランジスタ（第２トランジスタ）、１６３…櫛歯部（櫛歯部分）、１７２…第１側シールド部（側シールド部）、１７２…第２側シールド部（側シールド部）、１８１…光学系
【図１】
2012010266.tif 000003
【図２】
2012010266.tif 000004
【図３】
2012010266.tif 000005
【図４】
2012010266.tif 000006
【図５】
2012010266.tif 000007
【図６】
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【図７】
2012010266.tif 000009
【図８】
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【図９】
2012010266.tif 000011
【図１０】
2012010266.tif 000012
【図１１】
2012010266.tif 000013
【図１２】
2012010266.tif 000014
【図１３】
2012010266.tif 000015
【図１４】
2012010266.tif 000016
【図１５】
2012010266.tif 000017