(57)【要約】【課題】半導体素子の製造工程を簡略化することができる。【解決手段】半導体発光素子１００の製造方法は、ｎ型基板２０上に電流狭窄層１０を形成する工程と、電流狭窄層１０をエッチングすることにより、電流狭窄層１０からなる電流狭窄部１４を形成するとともに、電流狭窄部１４とは異なる領域に電流狭窄層１０からなるアライメントマーク１２を形成する工程と、を備える。このため、アライメントマークを用いた半導体素子の製造工程を簡略化することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に第１半導体層を形成する工程と、
前記第１半導体層をエッチングすることにより、前記第１半導体層からなる電流狭窄部を形成するとともに、前記電流狭窄部とは異なる領域に前記第１半導体層からなるアライメントマークを形成する工程と、
を備える半導体素子の製造方法。
【請求項２】
請求項１に記載の半導体素子の製造方法において、
前記電流狭窄部および前記アライメントマークを形成する工程の後において、前記電流狭窄部および前記アライメントマークの上に第２半導体層を形成する工程をさらに備える半導体素子の製造方法。
【請求項３】
請求項２に記載の半導体素子の製造方法において、
前記第２半導体層は、前記アライメントマークに対して照射されるアライメントビームを透過する材料によって構成される半導体素子の製造方法。
【請求項４】
請求項２または３に記載の半導体素子の製造方法において、
前記第２半導体層は、表面が平坦である半導体素子の製造方法。
【請求項５】
請求項２ないし４いずれか１項に記載の半導体素子の製造方法において、
前記第１半導体層は、前記第２半導体層と異なる屈折率を有する半導体素子の製造方法。
【請求項６】
請求項２ないし５いずれか１項に記載の半導体素子の製造方法において、
前記第２半導体層を形成する工程の後において、
前記第２半導体層上に第１レジストを塗布する工程と、
前記アライメントマークを用いて、第１レチクルの位置合わせをする工程と、
前記第１レチクルを用いて露光を行い、その後現像することにより、前記第１レジストを選択的に除去する工程と、
前記第１レジストをマスクとしたエッチングにより、前記電流狭窄部を区画する溝を形成する工程と、
を備える半導体素子の製造方法。
【請求項７】
請求項２ないし６いずれか１項に記載の半導体素子の製造方法において、
前記第２半導体層を形成する工程の後において、
前記第２半導体層上に金属膜を形成する工程と、
前記金属膜上に第２レジストを塗布する工程と、
前記アライメントマークを用いて、第２レチクルの位置合わせをする工程と、
前記第２レチクルを用いて露光を行い、その後現像することにより、前記第２レジストを選択的に除去する工程と、
前記第２レジストをマスクとしたエッチングにより前記金属膜をパターニングして、電極を形成する工程と、
を備える半導体素子の製造方法。
【請求項８】
請求項１ないし７いずれか１項に記載の半導体素子の製造方法において、
前記第１半導体層は、ＡｌＮまたはＡｌＧａＮにより構成される半導体素子の製造方法。
【請求項９】
請求項１ないし８いずれか１項に記載の半導体素子の製造方法において、
前記第１半導体層を形成する工程の後であって、かつ前記電流狭窄部および前記アライメントマークを形成する工程の前において、
前記第１半導体層上に第３レジストを塗布する工程と、
前記第３レジストを選択的に除去して、前記第３レジストに、前記電流狭窄部に対応するパターンを形成せずに前記アライメントマークに対応するパターンを形成する工程と、
前記第３レジストの前記アライメントマークに対応するパターンをアライメントマークとして、第３レチクルの位置合わせをする工程と、
前記第３レチクルを用いて露光を行い、その後現像することにより、前記第３レジストを選択的に除去して、前記第３レジストに前記電流狭窄部に対応するパターンを形成する工程と、
を備え、
前記電流狭窄部および前記アライメントマークを形成する工程は、前記第３レジストをマスクとして前記第１半導体層をエッチングすることにより行われる半導体素子の製造方法。
【請求項１０】
請求項１ないし８いずれか１項に記載の半導体素子の製造方法において、
前記第１半導体層を形成する工程の後であって、かつ前記電流狭窄部および前記アライメントマークを形成する工程の前において、
前記第１半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上に第３レジストを塗布する工程と、
前記第３レジストを選択的に除去して、前記第３レジストに、前記電流狭窄部に対応するパターンを形成せずに前記アライメントマークに対応するパターンを形成する工程と、
前記第３レジストの前記アライメントマークに対応するパターンをアライメントマークとして、第３レチクルの位置合わせをする工程と、
前記第３レチクルを用いて露光を行い、その後現像することにより、前記第３レジストを選択的に除去して、前記第３レジストに前記電流狭窄部に対応するパターンを形成する工程と、
前記第３レジストをマスクとしたエッチングにより、前記絶縁膜を選択的に除去する工程と、
を備え、
前記電流狭窄部および前記アライメントマークを形成する工程は、前記絶縁膜をマスクとして前記第１半導体層をエッチングすることにより行われる半導体素子の製造方法。
【請求項１１】
請求項１ないし１０いずれか１項に記載の半導体素子の製造方法において、
前記アライメントマークは、前記第１半導体層のうちエッチング後に残存した部分によって構成される半導体素子の製造方法。
【請求項１２】
請求項１ないし１０いずれか１項に記載の半導体素子の製造方法において、
前記アライメントマークは、前記第１半導体層を除去した部分によって構成される半導体素子の製造方法。
【請求項１３】
請求項１ないし１２いずれか１項に記載の半導体素子の製造方法において、
前記電流狭窄部および前記アライメントマークを形成する工程において、互いに離間した複数の前記電流狭窄部を形成する半導体素子の製造方法。
【請求項１４】
請求項１ないし１３いずれか１項に記載の半導体素子の製造方法において、
前記半導体素子は、窒化物半導体発光素子である半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子の製造に際して、例えばフォトリソグラフィ工程に用いるためのアライメントマークを形成することがある。このアライメントマークを用いて位置合わせをすることにより、正確なフォトリソグラフィを実現することが容易となる。アライメントマークに関する技術としては、例えば特許文献１〜３に記載のものが挙げられる。
【０００３】
特許文献１に記載の技術は、発光ダイオード用エピタキシャルウェハに関するものであり、電流阻止部と基板との間で凹凸を作成することにより、電流阻止部上に成長したエピタキシャル層表面に凹凸を形成するというものである。特許文献２に記載の技術は、ＩｎＰ埋め込み領域およびＩｎＰクラッド層と活性層とのエッチングレート差を利用して、マーク用メサにおける活性層以下の部分を残存させるというものである。特許文献３に記載の技術は、アライメントマーク上を覆う絶縁膜上にキャップ層を設けることで、当該絶縁膜の消滅を抑制するというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１３３５８６号公報
【特許文献２】特開２００９−１１１０８８号公報
【特許文献３】特開２００７−１６５５３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
アライメントマークを形成する場合、半導体素子を製造するための工程に加えて、アライメントマークを形成するための別の工程が必要となる。この場合、半導体素子の製造は煩雑となってしまう。従って、半導体素子の製造工程を簡略化することが求められている。
【課題を解決するための手段】
【０００６】
本発明において開示される発明のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
本発明の一実施形態による半導体素子の製造方法によれば、基板上に第１半導体層を形成する工程と、
前記第１半導体層をエッチングすることにより、前記第１半導体層からなる電流狭窄部を形成するとともに、前記電流狭窄部とは異なる領域に前記第１半導体層からなるアライメントマークを形成する工程と、
を備える。
【０００７】
本発明の一実施形態によれば、半導体層をエッチングすることにより、電流狭窄部を形成するとともに、アライメントマークを形成する。このため、アライメントマークを形成するための別の工程を必要としない。従って、アライメントマークを用いた半導体素子の製造工程を簡略化することができる。
【発明の効果】
【０００８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、半導体素子の製造工程を簡略化することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体素子の製造方法を示す断面図である。
【図２】第１の実施形態に係る半導体素子の製造方法を示す断面図である。
【図３】第１の実施形態に係る半導体素子の製造方法を示す断面図である。
【図４】第１の実施形態に係る半導体素子の製造方法を示す断面図である。
【図５】第１の実施形態に係る半導体素子を示す断面図である。
【図６】第２の実施形態に係る半導体素子の製造方法を示す断面図である。
【図７】第３の実施形態に係る半導体素子の製造方法を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
図１〜図４は、第１の実施形態に係る半導体発光素子１００の製造方法を示す断面図である。また、図５は、第１の実施形態に係る半導体発光素子１００を示す断面図である。本実施形態に係る半導体発光素子１００の製造方法は、ｎ型基板２０上に電流狭窄層１０を形成する工程と、電流狭窄層１０をエッチングすることにより、電流狭窄層１０からなる電流狭窄部１４を形成するとともに、電流狭窄部１４とは異なる領域に電流狭窄層１０からなるアライメントマーク１２を形成する工程と、を備えている。
本実施形態における半導体発光素子１００は、窒化物半導体発光素子である。
【００１２】
本実施形態において、アライメントはＬＳＡ（Ｌａｓｅｒ  Ｓｔｅｐ  Ａｌｉｇｎｍｎｅｔ）方式により行われる。ＬＳＡ方式によるアライメントでは、アライメントビームをアライメントマークに向けて照射し、アライメントマークにより回折または散乱された光を検出することで位置合わせを行う。アライメントマークは、例えば基板上にドット状に配列される。
アライメントビームとしては、例えばＨｅＮｅ（ヘリウム・ネオン）レーザが用いられる。ＨｅＮｅレーザは、６３３ｎｍ程度の波長を有する。
なお、アライメントは、例えばＦＩＡ（Ｆｉｅｌｄ  Ｉｍａｇｅ  Ａｌｉｇｎｍｅｎｔ）方式や、ＬＩＡ（Ｌａｓｅｒ  Ｉｎｔｅｒｆｅｒｏｍｅｔｒｉｃ  Ａｌｉｇｎｍｅｎｔ）方式等により行われてもよい。
【００１３】
次に、半導体発光素子１００の構成を説明する。図５に示すように、半導体発光素子１００は、ｎ型基板２０の一面上に、ｎ型バッファ層２２、ｎ型クラッド層２４、ｎ側光閉じ込め層２６、活性層２８、キャップ層３０、ｐ側光閉じ込め層３２、電流狭窄層１０、ｐ型クラッド層３４、ｐ型コンタクト層３６をこの順に積層してなる。ｎ型基板２０のうち一面とは反対の他面には、ｎ側電極５０が設けられている。また、ｐ型コンタクト層３６上には、ｐ側電極５２が設けられている。
【００１４】
ｎ型基板２０は、例えばＧａＮ基板からなる。ｎ型バッファ層２２は、例えばＧａＮにより構成される。また、ｎ型バッファ層２２の膜厚は、例えば１μｍである。ｎ型クラッド層２４は、例えばＡｌＧａＮにより構成される。また、ｎ型クラッド層２４の膜厚は、例えば２μｍである。ｎ側光閉じ込め層２６は、例えばＧａＮにより構成される。また、ｎ側光閉じ込め層２６の膜厚は、例えば０．１μｍである。
【００１５】
活性層２８は、例えばＩｎＧａＮ井戸層とＩｎＧａＮ障壁層からなる多重量子井戸構造を有する。キャップ層３０は、例えばＡｌＧａＮにより構成される。また、キャップ層３０の膜厚は、例えば１０ｎｍである。ｐ側光閉じ込め層３２は、例えばＧａＮにより構成される。また、ｐ側光閉じ込め層３２の膜厚は、例えば０．１μｍである。
【００１６】
電流狭窄層１０は、電流狭窄部１４を有している。電流狭窄部１４は、例えば平面視でストライプ状に設けられた開口部を有しており、半導体発光素子１００における電流経路を形成する。電流狭窄層１０は、例えばＡｌＮにより構成される。また、電流狭窄層１０は、Ａｌ組成がｐ型クラッド層３４の平均Ａｌ組成より高いＡｌＧａＮによって構成されていてもよい。電流狭窄層１０の膜厚は、例えば０．１μｍである。また、電流狭窄部１４が有する開口部は、例えば１〜２μｍの幅を有している。
【００１７】
ｐ型クラッド層３４は、電流狭窄層１０上および電流狭窄層１０に設けられた開口部上に設けられている。ｐ型クラッド層３４およびｐ型コンタクト層３６は、例えば表面が平坦となるように設けられる。
ｐ型クラッド層３４およびｐ型コンタクト層３６は、アライメントにおいて用いられるアライメントビームに対して透明な材料により構成される。これにより、後述するアライメント工程において、ｐ型クラッド層３４およびｐ型コンタクト層３６によって覆われたアライメントマーク１２を検出することができる。ｐ型クラッド層３４は、例えばＧａＮとＡｌＧａＮからなる１３０周期の超格子構造を有する。この場合、例えばｐ型クラッド層３４のうちＧａＮからなる層は２．５ｎｍの厚さを有し、ｐ型クラッド層３４のうちＡｌＧａＮからなる層は２．５ｎｍの厚さを有する。ｐ型コンタクト層３６は、例えばＧａＮにより構成される。ｐ型コンタクト層３６の膜厚は、例えば０．１μｍである。
【００１８】
ｐ型クラッド層３４およびｐ型コンタクト層３６からなる層の屈折率は、例えば２．５〜２．５４である。また、電流狭窄層１０の屈折率は、例えば２．１〜２．３である。ｐ型クラッド層３４およびｐ型コンタクト層３６からなる層の屈折率と、電流狭窄層１０の屈折率が異なるため、アライメントビームの反射率に差が生ずる。これにより、アライメントビームの回折または散乱が生じ、アライメントマーク１２の検出ができる。
また、電流狭窄層１０の屈折率がｐ型クラッド層３４の屈折率よりも低いため、電流狭窄層１０に設けられた開口部を有する領域の平均的な屈折率は、他の領域の平均的な屈折率と比較して高くなる。これにより、光は開口部を有する領域に集まるように分布する。このように、電流狭窄層１０は、基板表面と水平な面方向における光分布を制御する機能を有することとなる。
【００１９】
半導体発光素子１００において用いられるｎ型不純物は、例えばＳｉである。また、ｐ型不純物は、例えばＭｇである。
【００２０】
次に、本実施形態に係る半導体発光素子１００の製造方法について説明する。
まず、図１（ａ）に示すように、ｎ型基板２０上に、ｎ型バッファ層２２、ｎ型クラッド層２４、ｎ側光閉じ込め層２６、活性層２８、キャップ層３０、ｐ側光閉じ込め層３２、および電流狭窄層１０をこの順に積層する。ｎ型バッファ層２２、ｎ型クラッド層２４、ｎ側光閉じ込め層２６、活性層２８、キャップ層３０、ｐ側光閉じ込め層３２および電流狭窄層１０の形成は、ｎ型基板２０上に各層を順にエピタキシャル成長させることにより行われる。
【００２１】
まず、ｎ型基板２０をＭＯＶＰＥ装置内に投入した後、アンモニアを供給しながらｎ型基板２０を昇温する。次いで、成長温度まで達した時点で、エピタキシャル成長を開始する。そして、エピタキシャル成長終了の後、図１（ａ）に示す積層構造が形成されたｎ型基板２０をＭＯＶＰＥ装置から取り出す。
成長温度は、電流狭窄層１０が２００〜８００℃、活性層２８が８００℃、それ以外の層については１１００℃である。電流狭窄層１０は低温で成長させるため、図１（ａ）に示す状態において、アモルファス状である。
【００２２】
当該エピタキシャル成長工程には、３００ｈＰａの減圧ＭＯＶＰＥ装置を用いる。キャリアガスとしては、水素と窒素の混合ガスを用いる。また、Ｇａ、Ａｌ、Ｉｎのソースとしては、例えばそれぞれトリメチルガリウム、トリメチルアルミニウム、トリメチルインジウムを用いる。ｎ型不純物としては、例えばシランが用いられる。また、ｐ型不純物としては、例えばビスシクロペンタジエニルマグネシウムが用いられる。
【００２３】
次に、電流狭窄層１０上に絶縁膜７０を堆積する。絶縁膜７０は、例えばＳｉＯ２により構成される。次いで、絶縁膜７０上にレジスト６０を塗布する。そして、図１（ｂ）に示すように、フォトリソグラフィによりレジスト６０を選択的に除去して、レジストマーク６２を形成する。このとき、後述する開口部６４は形成されない。レジストマーク６２は、例えばレジスト６０を除去した後に残存した部分によって構成される。
レジストマーク６２は、後述する開口部６４を形成する工程において、アライメントマークとして機能する。このため、レジストマーク６２は、例えばドット状に配列されるように複数形成される。また、レジストマーク６２は、例えば半導体発光素子１００が形成されないアライメントマーク形成領域に設けられる。
【００２４】
レジストマーク６２を形成するためのフォトリソグラフィにおいては、例えばコンタクト露光、またはステッパー露光を用いることができる。これら露光方法については、目的に応じて適宜選択することができる。
【００２５】
次いで、図２（ａ）に示すように、レジスト６０に開口部６４を形成する。開口部６４の形成は、フォトリソグラフィによってレジスト６０を選択的に除去することにより行われる。当該フォトリソグラフィでは、まずレジストマーク６２をアライメントマークとして参照してレチクルの位置合わせをする。そして、レチクルを用いて露光した後、現像することにより、レジスト６０を選択的に除去する。
当該フォトリソグラフィにおいては、例えばコンタクト露光、またはステッパー露光を用いることができ、目的に応じて適宜選択することができる。例えばステッパー露光を用いた場合、１〜２μｍ程度の微細な開口幅を有する開口部６４を寸法精度良く形成することが可能となる。開口部６４は、本実施形態に係る製造方法において形成される複数の半導体発光素子１００ごとに設けられる。
次いで、レジスト６０をマスクとしたエッチングにより、絶縁膜７０を選択的に除去する。
【００２６】
本実施形態では、レジストマーク６２を形成するためのフォトリソグラフィに用いたレジスト６０を、絶縁膜７０のエッチングに用いられるマスクを形成するためのフォトリソグラフィに用いることができる。すなわち、これら異なるフォトリソグラフィにおいて同一のレジスト６０を用いることができる。このため、絶縁膜７０のエッチングに用いられるマスクを形成するためのフォトリソグラフィにおいて、レジストを塗布し直す必要がない。これにより、半導体素子の製造は容易となる。
【００２７】
次いで、レジスト６０および絶縁膜７０をマスクとしたエッチングにより、電流狭窄層１０を選択的に除去する。次いで、レジスト６０および絶縁膜７０を除去して、図２（ｂ）に示す構造が得られる。これにより、図２（ｂ）に示すように、開口部６４に対応して形成された開口部を有する電流狭窄部１４が形成される。また、レジストマーク６２に対応して形成されたアライメントマーク１２が形成される。このように、アライメントマーク１２は、電流狭窄層１０のうちエッチング後に残存した部分によって構成されることとなる。アライメントマーク１２は、電流狭窄部１４とは異なる領域に位置するように形成される。
【００２８】
電流狭窄部１４は、電流狭窄層１０および電流狭窄層１０に形成された開口部からなる。また、電流狭窄部１４は、本実施形態に係る製造方法によって形成される複数の半導体発光素子１００ごとに設けられる。複数の電流狭窄部１４は、例えば互いに連続して設けられている。
【００２９】
アライメントマーク１２は、レジストマーク６２に対応しており、例えばドット状に配列されるように複数設けられる。また、アライメントマーク１２は、例えば半導体発光素子１００が形成されないアライメント形成領域に配置される。さらに、アライメントマーク１２は、図２（ｂ）に示すように、電流狭窄層１０のうちエッチング後に残存した部分によって構成される。
【００３０】
本実施形態によれば、開口部６４を形成するためのフォトリソグラフィに用いるアライメントマークとして形成されたレジストマーク６２を用いてアライメントマーク１２を形成することができる。このため、アライメントマーク１２を形成するためのレジストパターンを新たに設ける必要がない。従って、半導体素子の製造工程を簡略化し、製造コストを下げることができる。
【００３１】
電流狭窄層１０のエッチングでは、例えば燐酸と硫酸の混合液を５０〜２００℃に保持したものを、エッチング液として用いることができる。
電流狭窄層１０をエッチングする工程において、電流狭窄層１０はエッチングが容易なアモルファス状を有している。また、ｐ側光閉じ込め層３２が単結晶のＧａＮからなる場合、電流狭窄層１０の下層に位置するｐ側光閉じ込め層３２のエッチングは困難となる。すなわち、電流狭窄層１０に対するエッチングレートは、ｐ側光閉じ込め層３２に対するエッチングレートよりも大きい。このため、制御性の良好なエッチングを行うことが可能となる。
【００３２】
なお、アライメントマーク１２は、例えばレジストマーク６２以外のレジストパターンに対応して設けられていてもよい。この場合、当該レジストパターンは、例えばレジストマーク６２をアライメントマークとして参照したフォトリソグラフィにより、開口部６４と同時に形成することができる。また、当該レジストパターンは、例えばドット状に配列するように複数設けられる。さらに、当該レジストパターンは、例えば半導体発光素子１００が形成されないアライメントマーク形成領域に設けられる。
【００３３】
次いで、図３（ａ）に示すように、電流狭窄層１０上およびｐ側光閉じ込め層３２上に、ｐ型クラッド層３４およびｐ型コンタクト層３６を順に形成する。これにより、アライメントマーク１２および電流狭窄部１４は、ｐ型クラッド層３４によって埋め込まれることとなる。ｐ型クラッド層３４およびｐ型コンタクト層３６の形成は、電流狭窄層１０およびｐ側光閉じ込め層３２上に、各層を順にエピタキシャル成長させることにより行われる。
【００３４】
まず、図２（ｂ）に示す積層構造が形成されたｎ型基板２０をＭＯＶＰＥ装置内に投入した後、アンモニアを供給しながら当該積層構造を昇温する。この昇温過程により、電流狭窄層１０の単結晶化が進行する。次いで、成長温度まで達した時点で、エピタキシャル成長を開始する。そして、エピタキシャル成長終了の後、図３（ａ）に示す積層構造が形成されたｎ型基板２０をＭＯＶＰＥ装置から取り出す。
なお、当該エピタキシャル成長工程は、ｎ型バッファ層２２、ｎ型クラッド層２４、ｎ側光閉じ込め層２６、活性層２８、キャップ層３０、ｐ側光閉じ込め層３２および電流狭窄層１０を形成させるためのエピタキシャル成長工程と同様の条件により行うことができる。
【００３５】
次いで、図４に示すように、ウェハの状態から半導体発光素子１００を個片化するための溝８０を形成する。溝８０は、例えばｐ型コンタクト層３６、ｐ型クラッド層３４、電流狭窄層１０、ｐ側光閉じ込め層３２、キャップ層３０、活性層２８、ｎ側光閉じ込め層２６を貫通し、ｎ型クラッド層２４まで到達するように形成される。
【００３６】
溝８０は、例えば次のように形成される。まず、図３（ｂ）に示すように、ｐ型コンタクト層３６上に絶縁膜７２およびレジスト６６を順に形成する。絶縁膜７２は、例えばＳｉＯ２により構成される。次いで、フォトリソグラフィにより、レジスト６６を選択的に除去する。当該フォトリソグラフィでは、まずアライメントマーク１２を参照してレチクルの位置合わせを行う。そして、レチクルを用いて露光した後、現像することにより、レジスト６６を選択的に除去する。これにより、溝８０を形成するための開口部６８を有するレジストパターンが形成される。次いで、レジスト６６をマスクとしたエッチングにより、絶縁膜７２を選択的に除去する。次いで絶縁膜７２をマスクとしたエッチングにより、溝８０を形成する。溝８０は、例えば電流狭窄部１４を区画するように設けられる。これにより、図４に示す構造が得られる。
レジスト６６を除去するためのフォトリソグラフィにおいては、例えばコンタクト露光、またはステッパー露光を用いることができ、目的に応じて適宜選択することができる。
その後、絶縁膜７２およびレジスト６６を除去する。
【００３７】
次いで、ｐ型コンタクト層３６上にｐ側電極５２を、ｎ型基板２０の他面上にｎ側電極５０を形成する。
ｐ側電極５２は、例えば次のように形成される。まず、ｐ型コンタクト層３６上に金属膜を形成する。次いで、ｐ型コンタクト層３６上に形成された金属膜上にレジストを形成する。次いで、フォトリソグラフィにより、レジストを選択的に除去する。当該フォトリソグラフィでは、まずアライメントマーク１２を参照してレチクルの位置合わせを行う。そして、レチクルを用いて露光した後、現像することにより、レジストを選択的に除去する。次いで、レジストをマスクとしたエッチングにより、金属膜をパターニングする。
なお、アライメントマーク１２は、溝８０を形成する工程やｐ側電極５２を形成する工程におけるフォトリソグラフィに限らず、他のフォトリソグラフィにおいても同様に参照することができる。
その後、溝８０に沿って、ウェハ状態から、複数の半導体発光素子１００を個片化する。これにより図５に示す半導体発光素子１００が得られる。
【００３８】
次に、本実施形態の作用および効果を説明する。本実施形態に係る半導体発光素子１００の製造方法によれば、電流狭窄層１０をエッチングすることにより、電流狭窄部１４を形成するとともに、アライメントマーク１２を形成する。このため、アライメントマーク１２を形成するための別の工程を必要としない。従って、アライメントマークを用いた半導体発光素子の製造工程を簡略化し、製造コストを下げることができる。
【００３９】
また、アライメントマークがその上層に成長する半導体層によって埋め込まれる場合、特許文献２に記載されるように、アライメントマークを露出させる工程が必要となる。しかし、例えば窒化物半導体からなる半導体素子においては、適切な選択エッチングの手段がなく、アライメントマークを露出させることが困難であった。
これに対し、本実施形態に係る半導体発光素子１００の製造方法によれば、アライメントマーク１２を覆うｐ型クラッド層３４およびｐ型コンタクト層３６は、アライメントにおいて用いられるアライメントビームに対して透明な材料により構成される。このため、ｐ型クラッド層３４によって埋め込まれるアライメントマーク１２を露出させる必要がない。従って、半導体素子の製造工程を簡略化し、製造コストを下げることができる。
【００４０】
また、アライメントマーク１２は、ｐ型クラッド層３４およびｐ型コンタクト層３６によって覆われている。すなわち、アライメントマーク１２は、ｐ型クラッド層３４およびｐ型コンタクト層３６によって保護される。このため、アライメントマーク１２が消失または損傷してしまうことを抑制することができる。
【００４１】
図６は、第２の実施形態に係る半導体発光素子１００の製造方法を示す断面図であって、第１の実施形態における図３（ａ）に対応している。
本実施形態に係る半導体発光素子１００の製造方法において、レジストマーク６２は、レジスト６０を選択的に除去して設けられた開口部によって構成される（図示せず）。従って、図６に示すように、レジストマーク６２に対応して形成されるアライメントマーク１２は、電流狭窄層１０を除去して設けられた開口部１６によって構成される。この点を除いて、本実施形態に係る半導体発光素子１００の製造方法は、第１の実施形態に係る半導体発光素子１００の製造方法と同様の構成を有する。
【００４２】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００４３】
図７は、第３の実施形態に係る半導体発光素子１００の製造方法を示す断面図であり、第１の実施形態における図３（ａ）に対応している。
本実施形態に係る半導体発光素子１００の製造方法において、一の半導体発光素子１００を構成する電流狭窄部１４と、他の半導体発光素子１００を構成する電流狭窄部１４は、互いに離間している。この点を除いて、本実施形態に係る半導体発光素子１００の製造方法は、第１の実施形態に係る半導体発光素子１００の製造方法と同様の構成を有する。
【００４４】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００４５】
また、電流狭窄層１０の面積が大きい場合、電流狭窄層１０上に設けられるｐ型クラッド層３４やｐ型コンタクト層３６の平坦性は悪化する。これは、電流狭窄層１０が設けられていない部分に比べて、電流狭窄層１０上におけるエピタキシャル成長が抑制されることに起因する。
本実施形態によれば、一の半導体発光素子１００を構成する電流狭窄部１４と、他の半導体発光素子１００を構成する電流狭窄部１４は、互いに離間している。すなわち、隣接する電流狭窄部１４の間においてｐ側光閉じ込め層３２が露出するように設けられている。このため、電流狭窄層１０の面積を低減することができる。従って、ｐ型クラッド層３４およびｐ型コンタクト層３６の平坦性を向上させることが可能となる。これにより、半導体発光素子１００の間における特性ばらつきを抑制することができる。
【００４６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４７】
１０  電流狭窄層
１２  アライメントマーク
１４  電流狭窄部
１６  開口部
２０  ｎ型基板
２２  ｎ型バッファ層
２４  ｎ型クラッド層
２６  ｎ側光閉じ込め層
２８  活性層
３０  キャップ層
３２  ｐ側光閉じ込め層
３４  ｐ型クラッド層
３６  ｐ型コンタクト層
５０  ｎ側電極
５２  ｐ側電極
６０  レジスト
６２  レジストマーク
６４  開口部
６６  レジスト
６８  開口部
７０  絶縁膜
７２  絶縁膜
８０  溝
１００  半導体発光素子
【図１】
2012244055.tif 000003
【図２】
2012244055.tif 000004
【図３】
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【図４】
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【図５】
2012244055.tif 000007
【図６】
2012244055.tif 000008
【図７】
2012244055.tif 000009