(57)【要約】【課題】入力されたシリアル信号のジッタが大きい場合であっても、復調エラーの発生を抑制することができるデータリカバリ方法およびデータリカバリ装置を提供すること。【解決手段】入力されたシリアル信号が表すデータを復元するデータリカバリ装置を用いたデータリカバリ方法において、シリアル信号をイコライズするイコライジング工程（Ｓ１）と、イコライジング工程でイコライズされたシリアル信号をオーバーサンプルするオーバーサンプリング工程（Ｓ２）と、オーバーサンプリング工程で得られたオーバーサンプルデータに基づいてイコライジング工程でイコライズされたシリアル信号のパターン長を演算し、演算したパターン長によってイコライズ工程の処理結果を評価する評価工程（Ｓ３）と、評価工程における評価結果に基づいてイコライズ工程のイコライズ量を調整するイコライズ量調整工程（Ｓ４）とを有する。【選択図】図３０
2012244537.tif 000002
【特許請求の範囲】
【請求項１】
入力されたシリアル信号が表すデータを復元するデータリカバリ装置を用いたデータリカバリ方法において、
前記シリアル信号をイコライズするイコライジング工程と、
前記イコライジング工程でイコライズされたシリアル信号をオーバーサンプルするオーバーサンプリング工程と、
前記オーバーサンプリング工程で得られたオーバーサンプルデータに基づいて前記イコライジング工程でイコライズされたシリアル信号のパターン長を演算し、演算したパターン長によって前記イコライズ工程の処理結果を評価する評価工程と、
前記評価工程における評価結果に基づいて前記イコライズ工程のイコライズ量を調整するイコライズ量調整工程と、を有することを特徴とするデータリカバリ方法。
【請求項２】
入力されたシリアル信号が表すデータを復元するデータリカバリ装置を用いたデータリカバリ方法において、
前記シリアル信号をオーバーサンプルするオーバーサンプリング工程と、
前記オーバーサンプリング工程で得られたオーバーサンプルデータをイコライズするイコライジング工程と、
前記イコライジング工程でイコライズされたオーバーサンプルデータのパターン長を演算し、演算したパターン長によって前記イコライズ工程の処理結果を評価する評価工程と、
前記評価工程における評価結果に基づいて前記イコライズ工程のイコライズ量を調整するイコライズ量調整工程と、を有することを特徴とするデータリカバリ方法。
【請求項３】
前記評価工程では、前記シリアル信号が表すデータのパターンのなかで、第１レベルの長パターンに続く第２レベルの短パターンのパターン長を演算し、演算したパターン長によって前記イコライズ工程の処理結果を評価することを特徴とする請求項１または請求項２に記載のデータリカバリ方法。
【請求項４】
前記長パターンは、基準パターンの複数倍のビット数であり、
前記短パターンは、基準パターンと同じビット数であることを特徴とする請求項３に記載のデータリカバリ方法。
【請求項５】
前記長パターンは、基準パターンの５倍以上のビット数であることを特徴とする請求項４に記載のデータリカバリ方法。
【請求項６】
請求項１乃至請求項５の何れかに記載のデータリカバリ方法を有するデータ受信方法。
【請求項７】
入力されたシリアル信号が表すデータを復元するデータリカバリ装置において、
前記シリアル信号をイコライズするイコライジング部と、
前記イコライジング部によってイコライズされたシリアル信号をオーバーサンプルするオーバーサンプリング部と、
前記オーバーサンプリング部によってオーバーサンプルされたオーバーサンプルデータに基づいて前記イコライジング部によってイコライズされたシリアル信号のパターン長を演算し、演算したパターン長によって前記イコライジング部の処理結果を評価する評価部と、
前記評価部による評価結果に基づいて前記イコライジング部のイコライズ量を調整するイコライズ量調整部と、を備えたことを特徴とするデータリカバリ装置。
【請求項８】
入力されたシリアル信号が表すデータを復元するデータリカバリ装置において、
前記シリアル信号をオーバーサンプルするオーバーサンプリング部と、
前記オーバーサンプリング部によってオーバーサンプルされたオーバーサンプルデータをイコライズするイコライジング部と、
前記イコライジング部によってイコライズされたオーバーサンプルデータのパターン長を演算し、演算したパターン長によって前記イコライジング部の処理結果を評価する評価部と、
前記評価部による評価結果に基づいて前記イコライジング部のイコライズ量を調整するイコライズ量調整部と、を備えたことを特徴とするデータリカバリ装置。
【請求項９】
前記評価部は、前記シリアル信号が表すデータのパターンのなかで、第１レベルの長パターンに続く第２レベルの短パターンのパターン長を演算し、演算したパターン長によって前記イコライジング部の処理結果を評価することを特徴とする請求項７または請求項８に記載のデータリカバリ装置。
【請求項１０】
前記長パターンは、基準パターンの複数倍のビット数であり、
前記短パターンは、基準パターンと同じビット数であることを特徴とする請求項９に記載のデータリカバリ装置。
【請求項１１】
前記長パターンは、基準パターンの５倍以上のビット数であることを特徴とする請求項１０に記載のデータリカバリ装置。
【請求項１２】
請求項７乃至請求項１１の何れかに記載のデータリカバリ装置を備えたデータ受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データリカバリ方法およびデータリカバリ装置に関し、特に、入力されたシリアル信号が表すデータを復元するデータリカバリ方法およびデータリカバリ装置に関する。
【背景技術】
【０００２】
近年、機器間、ボード間、チップ間における大容量・高速データ伝送の要求を満たすため、ＵＳＢ（Universal Serial Bus）、Serial ATA(Advanced Technology Attachment)、IEEE1394、1G/10G Ethernet（登録商標）、InfiniBand、RapidIO、Fibre Channel、PCI Expressといった様々な高速インタフェース規格が提唱され、実用に供されているが、高速化・大容量化の傾向は今後ますます強まるものと思われる。
【０００３】
これらのインタフェース規格の多くは、シリアル転送方式が採用されており、予め定められた周波数でデータが伝送される。伝送されるデータには、この周波数のクロックが重畳され（エンベデッドクロック）、データ受信装置は、受信したデータからこのクロックを検出し、検出したクロック信号に基づいて受信データを復元している。
【０００４】
これらの復元動作を行う回路は、クロックデータリカバリ（Clock Data Recovery、以下、単に「ＣＤＲ」という。）回路と呼ばれている。一般に、従来のＣＤＲ回路は、図３２に示すように、ＰＬＬ（Phase Locked Loop）回路３００と、ＰＬＬ回路３００によって再生された再生クロックでデータをラッチするデータＦ／Ｆ（Flip-Flop）３１０とを備えている。
【０００５】
ＰＬＬ回路３００は、入力信号と再生クロックとの位相差を検出する位相差検出回路３０１と、フィルタ３０２と、ＶＣＯ（Voltage Controlled Oscillator）３０３とを有し、ＶＣＯ３０３の発振信号、すなわち、再生クロックの位相が入力信号の位相に同期するように制御される。
【０００６】
一方、高速シリアルデータ伝送において、伝送速度の高速化に伴い伝送路特性の影響が無視できなくなり、シンボル間過干渉（Intersymbol interference、ＩＳＩ）が起こる。例えば、図３３に示すように、送信端から出力された信号の波形（ａ）は、伝送路特性により高周波成分が減衰し、受信端で伝送データの符号間干渉の影響を受けて波形（ｂ）のようになる。
【０００７】
そして、２値化後の信号の波形（ｃ）において、パルス幅ｔ２〜ｔ５のうち、長パルスに続く短パルスのパルス幅が最も短くなる。すなわち、送信端においてｔ１のパルス幅で出力した信号は、受信端でパルス幅がｔ２となり、データの復調時にはジッタとなり、ジッタ量が大きい場合には復調エラーが発生する原因となる。
【０００８】
このような符号間干渉の影響を除去するため、入力信号の高周波帯域に低下した分の利得を与えるイコライザを用いる場合がある。ここで、図３４（ａ）は、シリアル通信における伝送路特性を表している。なお、各特性（ａ）〜（ｃ）において、横軸が角周波数、縦軸がゲイン特性を表している。
【０００９】
図３４（ａ）に示した伝送路特性を有する伝送路を通過してくるシリアル信号は、高周波側でゲインが低下する。このように、ゲインが落ちている周波数帯域がシリアル信号に含まれる場合には、図３３で説明したように符号間干渉が生じるため、データの復調特性に悪影響を与える。
【００１０】
したがって、図３４（ａ）に示した伝送路特性を有する伝送路を通過したシリアル信号に対して、（ｂ）に示す特性を有するイコライザを通過させることにより、伝送路で減衰した高域側の周波数成分を増幅させることができる。
【００１１】
すなわち、（ｂ）に示した特性を有するイコライザにより、（ａ）に示した伝送路特性を有する伝送路で減衰した高域側の周波数成分を回復させることが可能となり、（ａ）に示した伝送路特性と（ｂ）に示したイコライザの特性（以下、「イコライズ特性」という。）とにより、（ｃ）に示すように、受信信号帯域全域でゲインがフラットな特性となる。
【００１２】
図３５に示すイコライザは、差動入力信号（ｒｘｐ，ｒｘｍ）が入力され、差動出力（ｏｐ，ｏｍ）を出力するようになっており、可変抵抗Ｒｘの抵抗値を変更することにより、イコライズ特性を変更することができる構成を有している。
【００１３】
図３６は、図３５に示したイコライザの可変抵抗Ｒｘの抵抗値を変更したときのイコライズ特性を示している。このように、可変抵抗Ｒｘの抵抗値を変更することにより、イコライズ特性を変化させることができる。
【００１４】
また、イコライズ特性は、伝送路が長い場合には、伝送路における信号の減衰量が大きくなるためイコライズ量を大きくする必要があるが、逆に、伝送路が短い場合には、伝送路における信号の減衰量が小さくなるため、イコライズ量を大きくし過ぎた場合には、過補正となり、データの復調特性に悪影響を与えることになる。このため、伝送路特性に応じてイコライズ特性を適応的にすることが望ましい。
【００１５】
このように、イコライズ特性を適応的に変更することによりシンボル間干渉の影響を除去するものとして、例えば、入力信号の遷移が行われる位相位置の情報を複数シンボル分取得して、その位相位置情報のジッタを評価し、検出されるジッタが最小となるようにイコライザのイコライズ量を設定するものが知られている（例えば、特許文献１参照）。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述した従来の技術は、入力信号の遷移位相位置のジッタによってイコライズ量の調整を行うため、ジッタが大きい場合に、イコライズ量を増加させるか、減少させるかを誤り、イコライズ量を誤調整し、復調エラーを発生させてしまうことがあるといった課題があった。
【００１７】
本発明は、このような従来の課題を解決するためになされたもので、入力されたシリアル信号のジッタが大きい場合であっても、復調エラーの発生を抑制することができるデータリカバリ方法およびデータリカバリ装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明のデータリカバリ方法は、入力されたシリアル信号が表すデータを復元するデータリカバリ装置を用いたデータリカバリ方法において、前記シリアル信号をイコライズするイコライジング工程と、前記イコライジング工程でイコライズされたシリアル信号をオーバーサンプルするオーバーサンプリング工程と、前記オーバーサンプリング工程で得られたオーバーサンプルデータに基づいて前記イコライジング工程でイコライズされたシリアル信号のパターン長を演算し、演算したパターン長によって前記イコライズ工程の処理結果を評価する評価工程と、前記評価工程における評価結果に基づいて前記イコライズ工程のイコライズ量を調整するイコライズ量調整工程と、を有する。
【発明の効果】
【００１９】
本発明は、入力されたシリアル信号のジッタが大きい場合であっても、復調エラーの発生を抑制することができるデータリカバリ方法およびデータリカバリ装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施の形態としてのデータリカバリ装置を示すブロック図である。
【図２】本発明の第１の実施の形態としてのデータリカバリ装置を構成するオーバーサンプリング部の各主要信号の信号波形の一例を示すタイミングチャートである。
【図３】本発明の第１の実施の形態としてのデータリカバリ装置を構成するシンボルデータ復元部を示すブロック図である。
【図４】図３に示すシンボルデータ復元部を構成する選択信号生成部を示すブロック図である。
【図５】図４に示す選択信号生成部を構成するエッジ検出回路を示すブロック図である。
【図６】図４に示す選択信号生成部を構成する比較部を示すブロック図である。
【図７】図６に示す比較部を構成する第１位相差検出部の特性を示すグラフである。
【図８】図６に示す比較部を構成する第２位相差検出部の特性を示すグラフである。
【図９】図４に示す選択信号生成部を構成するループフィルタを示すブロック図である。
【図１０】図４に示す選択信号生成部を構成するデジタルＶＣＯを示すブロック図である。
【図１１】図３に示すシンボルデータ復元部を構成するデータ選択部を示すブロック図である。
【図１２】図１１に示すデータ選択部を構成するデータ生成部の入力信号と出力信号の関係を示す図である。
【図１３】図１１に示すデータ選択部を構成するデータ状態信号生成部の入力信号と出力信号の関係を示す図である。
【図１４】図３に示すシンボルデータ復元部を構成するデシリアライザを示すブロック図である。
【図１５】図１４に示すデシリアライザを構成するシフトレジスタを示すブロック図である。
【図１６】図１４に示すデシリアライザを構成するシンボル同期制御部とシンボル変換部とを説明するためのタイミングチャートである。
【図１７】本発明の第１の実施の形態としてのデータリカバリ装置を構成する評価部を示すブロック図である。
【図１８】図１７に示す評価部を構成する短パターン長検出部を示すブロック図である。
【図１９】図１８に示す短パターン長検出部を構成するエッジ有無検出部を示すブロック図である。
【図２０】図１８に示す短パターン長検出部を構成する第１パターン長検出部に格納されたマップを示す概念図である。
【図２１】図１８に示す短パターン長検出部を構成する第２パターン長検出部に格納されたマップを示す概念図である。
【図２２】図１８に示す短パターン長検出部を構成する第３パターン長検出部を示すブロック図である。
【図２３】図１８に示す短パターン長検出部を構成するパターン長積算部を示すブロック図である。
【図２４】図１８に示す短パターン長検出部を構成する長パターン検出部を示すブロック図である。
【図２５】図１８に示す短パターン長検出部を構成する短パターン検出部を示すブロック図である。
【図２６】図１８に示す短パターン長検出部の各部のデータおよび信号波形の第１の例を示すタイミングチャートである。
【図２７】図１８に示す短パターン長検出部の各部のデータおよび信号波形の第２の例を示すタイミングチャートである。
【図２８】本発明の第１の実施の形態としてのデータリカバリ装置を構成するイコライズ量調整部を示すブロック図である。
【図２９】図２８に示すイコライズ量調整部の各部のデータおよび信号波形の例を示すタイミングチャートである。
【図３０】本発明の第１の実施の形態としてのデータリカバリ装置のイコライズ量調整動作を示すフローチャートである。
【図３１】本発明の第２の実施の形態としてのデータリカバリ装置を示すブロック図である。
【図３２】従来のＣＤＲ回路を示すブロック図である。
【図３３】シンボル間過干渉を説明するためのタイミングチャートである。
【図３４】（ａ）は、シリアル通信における伝送路特性を示す概念図であり、（ｂ）は、イコライザの特性を示す概念図であり、（ｃ）は、イコライザを通過した受信信号の特性を示す概念図である。
【図３５】アナログの適応型イコライザを示すブロック図である。
【図３６】図３５に示したイコライザの可変抵抗の抵抗値を変更したときのイコライズ特性を示すグラフである。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、図面を参照して説明する。
（第１の実施形態）
【００２２】
図１に示すように、本発明の第１の形態としてのデータリカバリ装置２０は、データ受信装置等に用いられ、イコライジング部２１と、２値化部２２と、オーバーサンプリング部２３と、多相クロック生成部２４と、シンボルデータ復元部２５と、評価部２６と、イコライズ量調整部２７とを備えている。
【００２３】
イコライジング部２１は、例えば、図３５に示したような適応型イコライザによって構成され、差動信号として入力されたシリアル信号をイコライズするようになっている。ここで、イコライジング部２１のブースト量は、イコライズ量調整部２７によって調整される。２値化部２２は、イコライジング部２１によってイコライズされたシリアル信号を２値化するようになっている。
【００２４】
多相クロック生成部２４は、基準クロックＲｅｆＣＬＫから生成された所定周波数のクロックを所定位相ずつシフトし、ほぼ等間隔の位相差を有する多相クロックを生成するようになっている。本実施形態では、多相クロック生成部２４は、周期ＵＩが定められている転送クロックＢＣＬＫの約１／２の周波数ｆ２を有し、位相差が例えば１／８ＵＩの多相クロックＣＫ０〜ＣＫ１５を生成するものとする。
【００２５】
例えば、データ転送速度が２．５Ｇｂｐｓ(ＵＩが４００ｐｓ)の場合には、多相クロック生成部２４は、周期が８００ｐｓ（周波数が１．２５ＧＨｚ）で位相差が５０ｐｓずつである１６個のクロックを生成する。
【００２６】
なお、多相クロックの周波数ｆ２は、転送クロックＢＣＬＫの周波数の１／２である必要はなく、転送クロックＢＣＬＫの周波数の１／４でもよく、転送クロックＢＣＬＫの周波数と同一でもよい。例えば、多相クロック生成部２４は、周波数ｆ２が転送クロックＢＣＬＫの周波数の１／４の３２個のクロックを多相クロックとして生成するようにしてもよい。
【００２７】
さらに、多相クロック生成部２４によって生成される多相クロックの位相差は、転送クロックＢＣＬＫの周期ＵＩの１／８ＵＩに限定する必要はない。また、本実施形態のデータリカバリ装置２０は、多相クロック生成部２４を含んで構成されているが、多相クロック生成部２４をデータリカバリ装置２０とは別個に構成してもよい。
【００２８】
オーバーサンプリング部２３は、多相クロック生成部２４から供給される多相クロックＣＫ０〜ＣＫ１５により、２値化部２２によって２値化されたシリアル信号が表すデータ（以下、「受信データＤａｔａ」という）を取り込むようになっている。
【００２９】
シンボルデータ復元部２５は、オーバーサンプルデータＯＶＳＤから１０ビットのシンボルデータＳＹＭを復元し、シンボルクロックＳＹＭＣＬＫを生成するもので、データリカバリ機能とデシリアライザ機能とを有する。なお、シンボルデータ復元部２５は、多相クロックのうちの１つのクロック（図ではＣＫ０が例示されている）で動作する。
【００３０】
このように、データリカバリ装置２０に、転送クロックＢＣＬＫの周波数ｆ１よりも低い周波数ｆ２に設定された多相クロックを用いれば、多相クロック生成部２４の発振周波数を下げることができるので、高速化に対応しやすい。
【００３１】
評価部２６は、オーバーサンプリング部２３によってオーバーサンプルされたオーバーサンプルデータＯＶＳＤに基づいてイコライジング部２１によってイコライズされたシリアル信号のパターン長を演算し、演算したパターン長によってイコライジング部２１の処理結果を評価するようになっている。
【００３２】
イコライズ量調整部２７は、評価部２６による評価結果に基づいてイコライジング部２１のイコライズ量を調整するようになっている。
【００３３】
以下、データリカバリ装置２０の各部について、詳細について説明する。
【００３４】
オーバーサンプリング部２３は、１６個のＦ／Ｆ（Ｆ／Ｆ０〜Ｆ／Ｆ１５）からなるＦ／Ｆ回路３０と、入力されたデータを１つのクロック（例えば、ＣＫ０）に同期させて出力する並列化部３１とを備えている。
【００３５】
Ｆ／Ｆ０〜Ｆ／Ｆ１５には、２値化されたシリアル信号がデータ端子にそれぞれ共通に入力され、Ｆ／Ｆ０〜Ｆ／Ｆ１５は、多相クロックＣＫ０〜ＣＫ１５がそれぞれ立上るタイミングで受信データＤａｔａを取り込み、Ｑ０〜Ｑ１５をそれぞれ出力するようになっている。
【００３６】
並列化部３１は、例えば、２段構成のＦ／Ｆを有し、Ｑ０〜Ｑ１５を、一旦出力Ｑ０〜Ｑ７と出力Ｑ８〜Ｑ１５とに分けてラッチした後に、それらを合わせ、出力Ｑ０〜Ｑ１５を、例えば、多相クロックの１つのクロック（ここではＣＫ０とする）に同期させたオーバーサンプルデータＯＶＳＤを出力するようになっている。
【００３７】
図２は、オーバーサンプリング部２３の各主要信号の信号波形の一例を示す図である。図２において、（ａ）は、受信データＤａｔａの波形例、（ｂ）は、転送クロックＢＣＬＫ（実際にはオーバーサンプリング部２３には存在しないが、説明の都合上記載した。）、（ｃ−０）〜（ｃ−１５）は、多相クロックＣＫ０〜ＣＫ１５、（ｄ−０）〜（ｄ−１５）は、多相クロックによりＦ／Ｆ０〜Ｆ／Ｆ１５に取り込まれ、Ｆ／Ｆ０〜Ｆ／Ｆ１５からそれぞれ出力されるデータＱ０〜Ｑ１５、（ｅ−０）、（ｅ−１）は、並列化部３１に一旦取り込まれたデータＱ０〜Ｑ５、データＱ８〜Ｑ１５、（ｆ）は、並列化部３１から出力されるオーバーサンプルデータＯＶＳＤを表している。
【００３８】
（ｃ−０）〜（ｃ−１５）にそれぞれ示す多相クロックＣＫ０〜ＣＫ１５の周期は、（ｂ）に示すデータ転送クロックの周期（ＵＩ）の２倍（２ＵＩ）に設定され、各多相クロックＣＫ０〜ＣＫ１５は、隣接したクロック相互の位相差が等間隔になるように位相がシフトされている。
【００３９】
（ａ）に示す受信データＤａｔａを多相クロックＣＫ０〜ＣＫ１５により取り込んだ各Ｆ／Ｆ０〜Ｆ／Ｆ１５の出力データＱ０〜Ｑ１５は、（ｄ−０）から（ｄ−１５）のようになる。なお、図２において、ビット列の左側はＬＳＢで、時間的に速いサンプル点を表している。
【００４０】
並列化部３１は、一旦、クロックＣＫ０でＱ０〜Ｑ７を取り込み、（ｅ−０）に示すようにＱＱ［０：７］を出力し、クロックＣＫ８でＱ８〜Ｑ１５を取り込み、（ｅ−１）に示すようにＱＱ［８：１５］を出力するようになっている。
【００４１】
そして、並列化部３１は、次のクロックＣＫ０でＱＱ［０：７］及びＱＱ［８：１５］を取り込んで並列同期化し、（ｆ）に示すように、オーバーサンプルデータＯＶＳＤ［０：１５］を出力するようになっている。
【００４２】
このように、並列化部３１が、クロックＣＫ０でＱ０〜Ｑ７を取り込み、クロックＣＫ８でＱ８〜Ｑ１５を取り込んだ後、次のクロックＣＫ０でＱ０〜Ｑ１５を取り込むのは、一度にＱ０〜Ｑ１５を取り込むと、Ｑ１５やＱ１４に対する並列化部３１のセットアップ時間が不足し、それらのデータが正常に取り込まれなくなるためである。
【００４３】
ここで、本実施形態では、並列化部３１におけるデータの取り込みを、上述のように２段階に設定しているが、より安定してデータが取り込めるよう段数をさらに増やしてもよい。
【００４４】
図３に示すように、シンボルデータ復元部２５は、選択信号生成部３２と、データ選択部３３と、デシリアライザ（ＤＥＳ）３４と、コンマ検出部３５とを備え、オーバーサンプルデータＯＶＳＤから１０ビットのシンボルデータＳＹＭを復元するとともに、位相が調整させたシンボルクロックＳＹＭＣＬＫを生成するようになっている。
【００４５】
オーバーサンプルデータＯＶＳＤは、本実施形態においては、転送データ２ビットを８位相のクロックでサンプリングした１６ビット構成のデータである。したがって、シンボルデータ復元部２５は、この１６ビットのオーバーサンプルデータＯＶＳＤから、所定位相のクロックで取り込んだデータ（ビット）を選択して出力すればよい。
【００４６】
ただし、対向する物理層部の出力部から送られるデータに含まれる転送クロックと、サンプリングに用いる多相クロック（クロックＣＫ０〜ＣＫ１５）とが全く同一の周波数（または、多相クロックの周波数が転送クロックの周波数の自然数分の１）であれば、シンボルデータ復元部２５がオーバーサンプルデータＯＶＳＤを取り込む位相は、固定されたままの状態でよい。
【００４７】
しかし、通常は、多相クロックと転送クロックとは、ある範囲内の周波数差を有するので、シンボルデータ復元部２５は、取り込み位相を徐々にずらし、本実施形態の場合には、通常は２個で、時折１個または３個のデータを選択的に出力する必要がある。
【００４８】
例えば、多相クロックと転送クロックとの周波数差が０．１％（１０００ｐｐｍ）であるとすると、転送データ１０００ビットに対して１ビットのずれが生じ、オーバーサンプリングに用いられるクロックＣＫ０の５００サイクルに１回、１個または３個のデータが出力される。
【００４９】
選択信号生成部３２は、オーバーサンプルデータＯＶＳＤのビット取り込み位相を指示する選択信号Ｓｅｌを生成するようになっている。データ選択部３３は、選択信号生成部３２から出力される選択信号Ｓｅｌに従って、オーバーサンプルデータＯＶＳＤから１〜３個の復元データ（ｄ０、ｄ１、ｄ２）を選択的に出力するようになっている。また、データ選択部３３は、復元データの有効部分を示す状態信号Ｓ０、Ｓ１も出力するようになっている。
【００５０】
コンマ検出部３５は、転送データに所定間隔で挿入された特殊符号として、コンマと呼ばれるコンマ符号を検出し、コンマ検出信号Ｄｅｔを出力するようになっている。デシリアライザ３４は、コンマ検出信号Ｄｅｔをもとに、データ選択部３３から供給される１〜３個の復元データ（ｄ０、ｄ１、ｄ２）を１０ビットのシンボルデータＳＹＭにパラレル変換するようになっている。また、デシリアライザ３４は、シンボルクロックＳＹＭＣＬＫの生成も行うようになっている。
【００５１】
図４に示すように、選択信号生成部３２は、エッジ検出回路４０と、デジタルＰＬＬ（以下、「ＤＰＬＬ」という）４１とを備え、多相クロック生成部２４から供給されるクロックＣＫ０を基準にして動作するように構成されている。
【００５２】
エッジ検出回路４０は、各オーバーサンプルデータＯＶＳＤのビット列から立上り及び立下りの両エッジを検出し、検出した両エッジの位置を示すエッジデータｅｄｅｔ［０：１５］を出力するようになっている。
【００５３】
図５に示すように、エッジ検出回路４０は、排他的論理和回路（ＥＸＯＲ）４２ａ〜４２ｐと、Ｆ／Ｆ４３とを有し、オーバーサンプルデータＯＶＳＤ［０：１５］と、オーバーサンプルデータＯＶＳＤ［０：１５］を多相クロックの位相差分遅らせたオーバーサンプルデータとの排他的論理和を演算することによりエッジを検出するようになっている。
【００５４】
なお、エッジ検出回路４０は、ｅｄｅｔ［０］に対しては、オーバーサンプルデータＯＶＳＤ［０］と、Ｆ／Ｆ４３によって１クロック前のＯＶＳＤ［１５］との排他的論理和を演算する演算することによりエッジを検出するようになっている。
【００５５】
図４において、ＤＰＬＬ４１は、比較部５０と、ループフィルタ５１と、デジタルＶＣＯ５２とを備え、入力されたｅｄｅｔ［０：１５］の位相に同期した位相を表す６ビットの位相データＳｔを出力するようになっている。
【００５６】
比較部５０は、エッジデータｅｄｅｔが表すエッジの位相とデジタルＶＣＯ５２が出力する位相データＳｔとを比較し、その位相差データＰＤＤａｔを出力するようになっている。
【００５７】
図６に示すように、比較部５０は、第１位相差検出部６０ａ、６０ｃと、第２位相差検出部６０ｂ、６０ｄと、クリップ回路６１ａ〜６１ｄと、加算回路６２とを備えている。
【００５８】
第１位相差検出部６０ａは、オーバーサンプルデータＯＶＳＤの０ビット目〜３ビット目、第２位相差検出部６０ｂは、オーバーサンプルデータＯＶＳＤの４ビット目〜７ビット目、第１位相差検出部６０ｃは、オーバーサンプルデータＯＶＳＤの８ビット目〜１１ビット目、第２位相差検出部６０ｄは、オーバーサンプルデータＯＶＳＤの１２ビット目〜１５ビット目に対してそれぞれ設けられている。
【００５９】
比較部５０が受信する信号のパルス幅は、各種のジッタの影響により狭まっている可能性があるため、１ＵＩに相当する時間内に複数のデータエッジが存在する場合がある。そのような場合であっても、各位相差検出部６０ａ〜６０ｄが２つ以上のデータエッジを検出しないように、比較部５０は、上述したように構成されている。
【００６０】
本実施形態では、オーバーサンプル時の受信信号の最短のパルス幅が１／２ＵＩ以上であるシステムを仮定し、エッジ検出を１／２ＵＩずつ行うことにしている。実際に使用するシステムの受信信号のパルス幅がさらに狭くなる可能性がある場合には、位相検出単位を更に細かく分けて行うことにより対応することが可能である。
【００６１】
各位相差検出部６０ａ〜６０ｄは、入力されたエッジデータｅｄｅｔの４ビット部分にエッジが存在しない場合には０を、エッジが存在する場合には、第１位相差検出部６０ａ、６０ｃでは図７、第２位相差検出部６０ｂ、６０ｄでは図８に示すようにデジタルＶＣＯ５２から出力される位相データＳｔとの位相差を表す信号を出力するようになっている。
【００６２】
各クリップ回路６１ａ〜６１ｄは、入力データを位相補正用規定値でクリップするようになっている。例えば、±８でクリップする場合には、各クリップ回路６１ａ〜６１ｄは、入力データの値が−８以上８以下のときには入力データをそのまま出力、８を超えるときには８を出力、−８未満のときには−８を出力する。なお、各クリップ回路６１ａ〜６１ｄは、他の値で入力データをクリップする場合も同様である。
【００６３】
加算回路６２は、クリップ回路６１ａ〜６１ｄの出力を加算し、位相差データＰＤＤａｔとして出力するようになっている。以上の構成により、エッジデータｅｄｅｔの各４ビット部分の位相差データをクリップ後に加算した位相差データＰＤＤａｔが、比較部５０から出力される。
【００６４】
図４において、比較部５０から出力された位相差データＰＤＤａｔは、ループフィルタ５１に入力される。ループフィルタ５１は、ＤＰＬＬ４１のループ特性を決定するフィルタであり、比較部５０が出力する位相差データＰＤＤａｔを平滑化したデータＶＣＯＩｎをデジタルＶＣＯ５２に出力するようになっている。ループフィルタ５１の特性を変更することにより、ＤＰＬＬ４１の特性を変更することができる。
【００６５】
図９に示すように、ループフィルタ５１は、乗算器７０、７１、加算器７２、７５、リミット回路７３およびＦ／Ｆ７４を備えている。
【００６６】
乗算器７０、７１は、それぞれ固定倍率ａ、ｂの乗算器であり、入力された位相差データＰＤＤａｔを固定倍するようになっている。乗算器７０、７１の倍率ａ、ｂを図示しないレジスタにより設定できる構成とすることによりＤＰＬＬ４１の特性を変更することが可能となる。
【００６７】
また、加算器７２、リミット回路７３、Ｆ／Ｆ７５は、積算器を構成している。リミット回路７３は、加算器７２にオーバーフローあるいはアンダーフローが発生した時に出力を最大値または最小値に規制するようになっている。
【００６８】
図４において、デジタルＶＣＯ５２は、アナログＰＬＬのＶＣＯに相当し、位相データＳｔを出力するようになっている。本実施形態では、デジタルＶＣＯ５２は、６ビット（６４値）でデータを出力するものする。この場合には、デジタルＶＣＯ５２から出力される位相データＳｔの１ＬＳＢは、１／６４サイクル（１／６４ＵＩ）の位相に相当する。
【００６９】
図１０に示すように、デジタルＶＣＯ５２は、加算器７６およびＦ／Ｆ７７を備えている。加算器７６は、入力データＶＣＯＩｎとＦ／Ｆ７７からのフィードバックデータを加算することにより積算器を構成している。デジタルＶＣＯ５２は、Ｆ／Ｆ７７が保持するビットのうち、上位６ビットをデジタルＶＣＯ５２の位相データＳｔとして出力するようになっている。
【００７０】
この構成により、デジタルＶＣＯ５２は、比較部５０から出力される位相差データＰＤＤａｔがループフィルタ５１で平滑化されたデータを積算していくため、デジタルＶＣＯ５２から出力される位相データＳｔは、位相を表す。
【００７１】
ここで、位相データＳｔのビット数を多くすればするほど、位相データＳｔの１ビットが表す位相が小さくなり、デジタルＶＣＯ５２が位相データＳｔで表現できる位相の精度が上がる。
【００７２】
デジタルＶＣＯ５２から出力される位相データＳｔは、比較部５０に戻され、比較部５０、ループフィルタ５１、デジタルＶＣＯ５２によるフィードバック制御が行われる。このため、ＤＰＬＬ４１から出力される位相データＳｔは、エッジデータｅｄｅｔの位相に追従する。
【００７３】
図３において、データ選択部３３は、選択信号生成部３２から出力されるオーバーサンプルデータＯＶＳＤと、選択信号Ｓｅｌにより復元データｄ０、ｄ１、ｄ２を復元するとともに、復元データの有効部分を示す状態信号Ｓ０、Ｓ１を出力するようになっている。
【００７４】
図１１に示すように、データ選択部３３は、Ｆ／Ｆ８０、データ生成部８１およびデータ状態信号生成部８２を備えている。Ｆ／Ｆ８０は、入力された選択信号Ｓｅｌを１クロック分遅らせた信号ｄＳｅｌを生成するようになっている。
【００７５】
データ生成部８１は、図１２に示すデータ生成部８１の入力信号と出力信号の関係に基づいて、入力されたオーバーサンプルデータＯＶＳＤと選択信号ＳｅｌおよびｄＳＥＬとから復元データｄ０、ｄ１、ｄ２を生成するようになっている。
【００７６】
データ状態信号生成部８２は、図１３に示すデータ状態信号生成部８２の入力信号と出力信号の関係に基づいて、データ生成部８１が出力するデータの有効部分を示す状態信号Ｓ０、Ｓ１を生成するようになっている。
【００７７】
図１４に示すように、デシリアライザ３４は、復元データｄ０、ｄ１、ｄ２が入力されるシフトレジスタ８３と、シンボル変換部８４と、シンボル同期制御部８５とを備えている。
【００７８】
シフトレジスタ８３は、復元データｄ０、ｄ１、ｄ２を状態信号Ｓ０、Ｓ１に従って逐次シフトして保持し、保持した復元データをパラレルデータＰＤａｔａとして出力するようになっている。
【００７９】
図１５に示すように、シフトレジスタ８３は、Ｆ／Ｆ９０（０）〜(１１)と、マルチプレクサ９１（１）〜(１１)とを備えている。なお、図１５において、Ｆ／Ｆ９０（５）より後段のものは図示が省略されている。
【００８０】
Ｆ／Ｆ９０（０）〜(１１)は、縦列接続されてシフトレジスタを構成する。マルチプレクサ９１（１）〜(１１)は、状態信号Ｓ０、Ｓ１に従って、Ｆ／Ｆ９０（０）〜(１１)へ入力させる復元データｄ０、ｄ１、ｄ２をそれぞれ選択する。
【００８１】
各マルチプレクサ９１（１）〜(１１)は、入力された復元データｄ１、ｄ０、ｄ２の３入力のうち、上から３ビットシフト、２ビットシフト、１ビットシフトに対応し、｛Ｓ１、Ｓ０｝＝｛０，１｝のときは１ビットシフトを行うため一番下の入力を、｛Ｓ１，Ｓ０｝＝｛１，１｝のときは３ビットシフトを行うため一番上の入力を、その他のときは２ビットシフトを行うため真中の入力を選択して出力する。
【００８２】
また、Ｆ／Ｆ９０（０）〜(１１)は、出力Ｑ０〜Ｑ１１をパラレルデータＰＤａｔａ［０：１１］として出力する。これにより、１〜３個ずつ復元されるデータがパラレル変換される。
【００８３】
図３において、コンマ検出部３５は、デシリアライザ３４から出力されたパラレルデータＰＤａｔａ中に所定のコンマ符号のパターンが含まれているか否かを検出し、その検出結果を表す検出信号Ｄｅｔと、検出された場合の検出位置信号ＤｅｔＰｏｓ（例えば、検出されたコンマ符号のパターンのＬＳＢのビット数）をデシリアライザ３４に出力するようになっている。
【００８４】
なお、８Ｂ／１０Ｂ変換におけるコンマ符号は、左側をＦＲＢ（First Received Bit）とすると、「００１１１１１０１０」又は「１１０００００１０１」である。ここで、シンボルの区切りを示す属性を有する他の符号として、「００１１１１１００１」や「１１０００００１１０」が検出される場合もある。
【００８５】
例えば、ＰＤａｔａ［１１：０］が「１００１１１１１０１０１」のときは、ＰＤａｔａ［１０：１］がコンマ符号と一致するので、検出信号Ｄｅｔとして「Ｈ」、検出位置信号ＤｅｔＰｏｓとして１がコンマ検出部３５から出力される。
【００８６】
図１６は、図１４に示したシンボル同期制御部８５とシンボル変換部８４とを説明するためのタイミングチャートである。図１６において、ＰＤａｔａ［１１］は、最初に受信されたビット（ＦＲＢ）であり、ＰＤａｔａ［０］は、最後に受信されたビット（ＬＲＢ）である。
【００８７】
また、（ａ）は、クロックＣＫ０、（ｂ）は、ＰＤａｔａ［１１：０］、（ｃ）は、検出信号Ｄｅｔ、（ｄ）は、検出位置信号ＤｅｔＰｏｓ、（ｅ−０）、（ｅ−１）は、状態信号Ｓ０'、Ｓ１'（ここで、Ｓ０'、Ｓ１'は、Ｓ０，Ｓ１をそれぞれ1クロック分遅延させた信号である。）、（ｇ）は、パラレルデータＰＤａｔａを１クロック遅延させたｄＰＤａｔａ、（ｈ）は、シンボルクロックＳＹＭＣＬＫ（ラッチイネーブル信号ＬＥと同一信号）、（ｉ）は、パラレルデータＰＤａｔａのシンボル有効位置を示すシンボル位置信号ＬＥＰｏｓ、（ｊ）は、１０ビットのシンボルデータＳＹＭ信号を表している。
【００８８】
（ｂ）に示すパラレルデータＰＤａｔａ中にコンマ符号のパターンＣＯＭが検出されると（拡大図の下線部）、コンマ検出部３５から（ｃ）に示す検出信号Ｄｅｔと（ｄ）に示す検出位置信号ＤｅｔＰｏｓとが出力される。
【００８９】
シンボル同期制御部８５は、カウンタを内蔵しており、この検出信号Ｄｅｔをスタート信号、検出位置信号ＤｅｔＰｏｓをカウント初期値とし、カウントを開始するようになっている。このカウンタは、デシリアライザ３４に入力される１〜３個の復元データの個数分だけカウントされる。
【００９０】
すなわち、シンボル同期制御部８５は、状態信号Ｓ０'、Ｓ１'に基づいてカウントを行い、カウント値が１０ビット（１シンボル分）貯まる毎に、（ｈ）に示すラッチイネーブル信号ＬＥを出力（ＬＥを「Ｈ」に）し、カウント値を−１０にするようになっている。
【００９１】
また、シンボル同期制御部８５は、パラレルデータＰＤａｔａの有効位置を示す（ｉ）に示すシンボル位置信号ＬＥＰｏｓとしてカウント値を出力するようになっている。なお、状態信号は、各ブロックでの処理時間分（本例では１クロック分）遅延させた（ｅ−１）、（ｅ−２）にそれぞれ示すＳ０'、Ｓ１'を用いてカウントされる。
【００９２】
シンボル同期制御部８５は、｛Ｓ１'，Ｓ０'｝が｛０，１｝のときは、カウントを１進め、｛Ｓ１'，Ｓ０'｝が｛１，１｝のときは、カウントを３進め、その他のときは、カウントを２進めるようになっている。
【００９３】
シンボル変換部８４は、パラレルデータＰＤａｔａを１クロック分遅延させた（ｇ）に示すｄＰＤａｔａから、ラッチイネーブル信号ＬＥが「Ｈ」のときにシンボル位置信号ＬＥＰｏｓにしたがって（ｊ）に示す１０ビットのシンボルデータＳＹＭ［０：９］を取り出すようになっている。
【００９４】
したがって、シンボル位置信号ＬＥＰｏｓが、０、１、２であれば、それぞれ、ｄＰＤａｔａ［９：０］［１０：１］［１１：２］が取り出される。なお、シンボル位置信号ＬＥＰｏｓが３以上であれば、それ以前のクロックでデータが取り出されるので、ここで取り出されるデータは、存在しない。
【００９５】
また、シンボル同期制御部８５からは、ラッチイネーブル信号ＬＥと同一の信号がシンボルクロックＳＹＭＣＬＫとして出力される。このようにすれば、シンボルクロックＳＹＭＣＬＫに同期させて１０ビットのシンボルデータＳＹＭが復元できる。
【００９６】
なお、シンボルクロックＳＹＭＣＬＫの周期は、通常、クロック（ＣＫ０）の５クロック分（転送用クロックの１０クロック分）であるが、送信側と受信側の周波数差により、４クロック分または６クロック分になることがある。この差分は、シンボルデータ復元部２５の後段に設けられるエラスティックバッファで吸収される。
【００９７】
図１において、評価部２６は、シリアル信号が表すデータのパターンのなかで、第１レベルの長パターンに続く第２レベルの短パターンのパターン長を演算し、演算したパターン長によってイコライジング部２１の処理結果を評価するようになっている。本実施形態において、第１レベルが０の場合第２レベルは１であり、第１レベルが１の場合第２レベルは０である。
【００９８】
図１７に示すように、評価部２６は、短パターン長検出部１００と減算器１０１とを備えている。短パターン長検出部１００は、入力されたオーバーサンプルデータＯＶＳＤから第１レベルの長パターンに続く第２レベルの短パターンを検出すると共に、検出した短パターンのパターン長を表す短パターン長信号ｓｄｏｕｔを出力するようになっている。
【００９９】
ここで、長パターンは、基準パターンの複数倍のビット数であるが、本実施形態においては、基準パターンの５倍以上のビット数であり、短パターンは、基準パターンと同じビット数であるものとする。また、以下の説明において、基準パターンの長さを１Ｔと記載する。
【０１００】
イコライジング部２１が効いていない状態では、伝送路特性により５Ｔパターン直後の１Ｔパルスのパルス幅は１Ｔより小さい値となる。その場合、短パターン長検出部１００は、オーバーサンプリングクロック単位でパルス幅を測定した結果（１Ｔ幅でパルス幅は８となるため、０．５Ｔのパルス幅の場合には、４）を出力するようになっている。
【０１０１】
減算器１０１は、短パターン長検出部１００から出力された短パターン長信号ｓｄｏｕｔが表す値でイコライジング部２１の制御目標値を減算し、減算した結果を評価値ｒｅｓとして出力するようになっている。なお、本実施形態において、制御目標値は、８とする。
【０１０２】
図１８に示すように、短パターン長検出部１００は、エッジ検出回路１１０と、エッジ有無検出部１１１と、第１パターン長検出部１１２と、第２パターン長検出部１１３と、第３パターン長検出部１１４と、パターン長積算部１１５と、長パターン検出部１１６と、短パターン検出部１１７と、Ｆ／Ｆ１１８と、セレクタ１１９と、論理積回路１２０とを備えている。
【０１０３】
エッジ検出回路１１０は、図５を用いて説明したエッジ検出回路４０と同一に構成されている。このため、短パターン長検出部１００は、エッジ検出回路１１０を構成要件から除いて、エッジ検出回路４０から出力されたエッジデータｅｄｅｔ［０：１５］が入力されるようにしてもよい。
【０１０４】
エッジ有無検出部１１１は、エッジ検出回路１１０によって検出されたエッジデータｅｄｅｔ［０：１５］に基づいて、オーバーサンプルデータＯＶＳＤ［０：１５］にエッジが含まれているか否かを検出し、検出結果を表す第１エッジ検出信号ｅｅｘｔ１を出力すると共に、オーバーサンプルデータＯＶＳＤ［０：１５］にエッジが２つ含まれているか否かを検出し、検出結果を表す第２エッジ検出信号ｅｅｘｔ２を出力するようになっている。
【０１０５】
第１パターン長検出部１１２は、エッジ検出回路１１０によって検出されたエッジデータｅｄｅｔ［０：１５］に基づいて、オーバーサンプルデータＯＶＳＤ［０：１５］の最下位ビットＯＶＳＤ［０］からエッジまでのパターン長を検出し、検出したパターン長を表す第１パターン長信号ｐｌｄｅｔ１を出力するようになっている。
【０１０６】
第２パターン長検出部１１３は、エッジ検出回路１１０によって検出されたエッジデータｅｄｅｔ［０：１５］に基づいて、オーバーサンプルデータＯＶＳＤ［０：１５］のエッジから最上位ビットＯＶＳＤ［１５］までのパターン長を検出し、検出したパターン長を表す第２パターン長信号ｐｌｄｅｔ２を出力するようになっている。
【０１０７】
第３パターン長検出部１１４は、第２エッジ検出信号ｅｅｘｔ２と、第１パターン長信号ｐｌｄｅｔ１と、第２パターン長信号ｐｌｄｅｔ２とに基づいて、オーバーサンプルデータＯＶＳＤ［０：１５］に含まれる２つのエッジ間のパターン長を検出し、検出したパターン長を表す第３パターン長信号ｐｌｄｅｔ３を出力するようになっている。
【０１０８】
パターン長積算部１１５は、１つのパターンが複数のオーバーサンプルデータＯＶＳＤをまたがる場合に、そのパターン長を積算し、積算値を表すパターン長積算信号ｐｌｉｎｔを出力するようになっている。
【０１０９】
長パターン検出部１１６は、パターン長積算部１１５から出力されたパターン長積算信号ｐｌｉｎｔに基づいて、パターン長積算信号ｐｌｉｎｔが表すパターン長のパターンが長パターンであるか否かを検出し、検出結果を表す長パターン検出信号ｌｄｅｔを出力するようになっている。
【０１１０】
短パターン検出部１１７は、パターン長積算部１１５から出力されたパターン長積算信号ｐｌｉｎｔに基づいて、パターン長積算信号ｐｌｉｎｔが表すパターン長のパターンが短パターンであるか否かを検出し、検出結果を表す短パターン検出信号ｓｐａｔを出力すると共に、検出した短パターンのパターン長を表す短パターン長信号ｓｄｏｕｔを出力するようになっている。
【０１１１】
Ｆ／Ｆ１１８は、長パターン検出部１１６から出力された長パターン検出信号ｌｄｅｔを１クロック分遅延させた信号ｄ＿ｌｄｅｔを出力するようになっている。セレクタ１１９は、第２エッジ検出信号ｅｅｘｔ２に基づいて、長パターン検出信号ｌｄｅｔとｄ＿ｌｄｅｔとの何れか一方を選択するようになっている。
【０１１２】
論理積回路１２０は、短パターン検出部１１７から出力された短パターン検出信号ｓｐａｔと、セレクタ１１９によって選択された、長パターン検出信号ｌｄｅｔまたはｄ＿ｌｄｅｔとの論理積からなる短パターン長検出信号ｓｄｅｔを演算するようになっている。
【０１１３】
以下、短パターン長検出部１００の各部について、詳細について説明する。
【０１１４】
図１９に示すように、エッジ有無検出部１１１は、加算器１３０と、比較器１３１、１３２とを備えている。加算器１３０は、エッジデータｅｄｅｔ［０：１５］を加算するようになっている。
【０１１５】
比較器１３１は、加算器１３０による加算結果が０よりも大きいときに１、それ以外の場合には０をとる第１エッジ検出信号ｅｅｘｔ１を出力するようになっている。また、比較器１３２は、加算器１３０による加算結果が１よりも大きいときに１、それ以外の場合には０をとる第２エッジ検出信号ｅｅｘｔ２を出力するようになっている。
【０１１６】
すなわち、エッジ検出データｅｄｅｔは、エッジ位置に対応するビットが１であるデータであるため、加算器１３０による加算結果は、オーバーサンプリングデータＯＶＳＤに含まれるエッジ数となる。
【０１１７】
このため、比較器１３１からは、オーバーサンプリングデータＯＶＳＤにエッジが含まれているか否かを表す第１エッジ検出信号ｅｅｘｔ１が出力され、比較器１３２からは、オーバーサンプリングデータＯＶＳＤにエッジが２つ以上（実質的には、２つ）含まれているか否かを表す第２エッジ検出信号ｅｅｘｔ２が出力される。
【０１１８】
第１パターン長検出部１１２には、図２０に示すようなマップが予め格納され、エッジ検出データｅｄｅｔの最下位ビットＯＶＳＤ［０］側のエッジにマップ上で対応するパターン長を表す第１パターン長信号ｐｌｄｅｔ１を出力するようになっている。なお、図２０において、各エッジデータｅｄｅｔ［０：１５］は、ｅ［０］、ｅ［１］、・・・ｅ［１５］と表記されている。
【０１１９】
第２パターン長検出部１１３には、図２１に示すようなマップが予め格納され、エッジ検出データｅｄｅｔの最上位ビットＯＶＳＤ［１５］側のエッジにマップ上で対応するパターン長を表す第２パターン長信号ｐｌｄｅｔ２を出力するようになっている。なお、図２１において、各エッジデータｅｄｅｔ［０：１５］は、ｅ［０］、ｅ［１］、・・・ｅ［１５］と表記されている。
【０１２０】
図２２に示すように、第３パターン長検出部１１４は、減算器１４０、１４１と、セレクタ１４２とを備えている。減算器１４０は、第１パターン長検出部１１２から出力された第１パターン長信号ｐｌｄｅｔ１をオーバーサンプリングデータＯＶＳＤのビット数である１６から減算するようになっている。
【０１２１】
減算器１４１は、第２パターン長検出部１１３から出力された第２パターン長信号ｐｌｄｅｔ２を減算器１４０の減算結果から減算するようになっている。セレクタ１４２は、エッジ有無検出部１１１から出力された第２エッジ検出信号ｅｅｘｔ２が０の場合には、０を選択し、第２エッジ検出信号ｅｅｘｔ２が１の場合には、減算器１４１の減算結果を選択するようになっている。
【０１２２】
このように、第３パターン長検出部１１４からは、オーバーサンプルデータＯＶＳＤに２つのエッジが含まれている場合には、そのエッジ間の長さを表し、オーバーサンプルデータＯＶＳＤに２つのエッジが含まれていない場合には、０を表す第３パターン長信号ｐｌｄｅｔ３が出力される。
【０１２３】
図２３に示すように、パターン長積算部１１５は、Ｆ／Ｆ１５０〜１５２と、セレクタ１５３と、加算器１５４とを備えている。Ｆ／Ｆ１５０は、第２パターン長検出部１１３から出力された第２パターン長信号ｐｌｄｅｔ２を１クロック遅延させた信号ｄ＿ｐｌｄｅｔ２を出力するようになっている。
【０１２４】
Ｆ／Ｆ１５１は、エッジ有無検出部１１１から出力された第１エッジ検出信号ｅｅｘｔ１を１クロック遅延させた信号ｄ＿ｅｅｘｔ１を出力するようになっている。Ｆ／Ｆ１５２は、パターン長積算信号ｐｌｉｎｔを１クロック遅延させた信号ｄ＿ｐｌｉｎｔを出力するようになっている。
【０１２５】
セレクタ１５３は、Ｆ／Ｆ１５１から出力された信号ｄ＿ｅｅｘｔ１が０の場合には、Ｆ／Ｆ１５２から出力された信号ｄ＿ｐｌｉｎｔを選択し、信号ｄ＿ｅｅｘｔ１が１の場合には、Ｆ／Ｆ１５０から出力された信号ｄ＿ｐｌｄｅｔ２を選択するようになっている。
【０１２６】
加算器１５４は、第１パターン長検出部１１２から出力された第１パターン長信号ｐｌｄｅｔ１と、セレクタ１５３によって選択された信号ｄ＿ｐｌｉｎｔまたはｄ＿ｐｌｄｅｔ２とを加算するようになっている。
【０１２７】
このように、パターン長積算部１１５からは、１クロック前のオーバーサンプリングデータＯＶＳＤにエッジが存在する場合には、第１パターン長信号ｐｌｄｅｔ１が表すパターン長と１クロック前の第２パターン長信号ｐｌｄｅｔ２が表すパターン長との和を表し、エッジが存在しない場合には、前回の積算値にｐｌｄｅｔ１を加算した値を表すパターン長積算信号ｐｌｉｎｔが出力される。
【０１２８】
図２４に示すように、長パターン検出部１１６は、比較器１５５を備えている。本実施形態においては、１Ｔパターンを８倍にオーバーサンプルし、長パターンとして５Ｔパターンを検出するので、５ＴパターンはオーバーサンプルデータＯＶＳＤで４０ビット連続して同じビット値が続くものを検出することになるが、４Ｔ（３２ビット）と５Ｔ（４０ビット）の中間の値として３６ビットより多くビットが続いたときに５Ｔパターンとして検出することにしている。
【０１２９】
このため、比較器１５５は、パターン長積算部１１５から出力されたパターン長積算信号ｐｌｉｎｔが３６より大きい場合には１を出力し、パターン長積算信号ｐｌｉｎｔが３６より大きくない場合には０をとる長パターン検出信号ｌｄｅｔを出力するようになっている。
【０１３０】
図２５に示すように、短パターン検出部１１７は、セレクタ１５６と、比較器１５７とを備えている。セレクタ１５６は、エッジ有無検出部１１１から出力された第２エッジ検出信号ｅｅｘｔ２が０のときに、パターン長積算部１１５から出力されたパターン長積算信号ｐｌｉｎｔを選択し、第２エッジ検出信号ｅｅｘｔ２が１のときに、第３パターン長検出部１１４から出力された第３パターン長信号ｐｌｄｅｔ３を選択し、選択した信号を短パターン長信号ｓｄｏｕｔとして出力するようになっている。
【０１３１】
本実施形態においては、１Ｔパターンを８倍にオーバーサンプルし、短パターンとして１Ｔパターンを検出するので、１ＴパターンはオーバーサンプルデータＯＶＳＤで８ビット連続して同じビット値が続くものを検出することになるが、１Ｔ（８ビット）と２Ｔ（１６ビット）の中間の値として１２ビットより少ないビットを検出したときに１Ｔパターンとして検出することにしている。
【０１３２】
このため、比較器１５７は、セレクタ１５６によって選択された信号が１２よりも小さい場合には、０をとり、１２よりも小さくない場合には、１をとる短パターン検出信号ｓｐａｔを出力するようになっている。
【０１３３】
以上に説明した短パターン長検出部１００の各部のデータおよび信号波形の例を図２６および図２７に示す。図２６においては、オーバーサンプリングデータＯＶＳＤの５Ｔ後の１Ｔのパターン長がｓｄｏｕｔで６として検出され、短パターン長検出信号ｓｄｅｔが１として出力されている。
【０１３４】
図２７においては、オーバーサンプリングデータＯＶＳＤの５Ｔ後の１Ｔのパターン長が短パターン長信号ｓｄｏｕｔで７として検出され、短パターン長検出信号ｓｄｅｔが１として出力されている。
【０１３５】
図２８に示すように、図１におけるイコライズ量調整部２７は、ディジタルフィルタによって構成され、加算器１６０と、リミット回路１６１と、Ｆ／Ｆ１６２と、シフタ１６３とを備えている。
【０１３６】
加算器１６０は、評価部２６から出力された評価値ｒｅｓと、Ｆ／Ｆ１６２の出力値とを加算するようになっている。本実施形態において、加算器１６０は、８ビットのデータ（−１２８〜１２７）で加算結果を出力するようになっている。
【０１３７】
リミット回路１６１は、加算器１６０から出力された加算結果をあらかじめ定められた上限値および下限値で制限するようになっている。本実施形態において、リミット回路１６１は、加算器１６０から出力された加算結果を７ビットのデータ（０〜１２７）で制限するようになっている。
【０１３８】
Ｆ／Ｆ１６２は、クロックイネーブル付きのフリップフロップによって構成され、Ｄ入力にはリミット回路１６１の出力が接続され、クロックイネーブル端子には短パターン長検出信号ｓｄｅｔが入力される。
【０１３９】
シフタ１６３は、本実施形態においては、右側に４ビットシフトするシフト演算を行うようになっている。したがって、出力値ｆｏｕｔは、Ｆ／Ｆ１６２の出力値を１／１６したものとなり３ビット（０〜７）で出力される。
【０１４０】
ここで、イコライジング部２１を出力値ｆｏｕｔが０でイコライズ量が最も小さくなり、ｆｏｕｔの値が大きくなるに連れてイコライズ量が大きくなるものとすることにより、負帰還がかかり、イコライジング部２１において最適なイコライズ量が自動的に設定される。このように構成されたイコライズ量調整部２７の各部のデータおよび信号波形の第２の例を示すタイミングチャートを図２９に示す。
【０１４１】
以上のように構成されたデータリカバリ装置２０のイコライズ量調整動作について、図３０を参照して説明する。
【０１４２】
まず、入力されたシリアル信号がイコライジング部２１によってイコライズされる（ステップＳ１：イコライジング工程）。イコライズされたシリアル信号は、２値化部２２によって２値化され、オーバーサンプリング部２３によってオーバーサンプルされる（ステップＳ２：オーバーサンプリング工程）。
【０１４３】
次に、オーバーサンプルデータＯＶＳＤに基づいて、シリアル信号のパターン長が評価部２６によって演算され、演算されたパターン長によってイコライジング部２１の処理結果が評価される（ステップＳ３：評価工程）。この評価の結果である評価値ｒｅｓに基づいてイコライジング部２１のイコライズ量がイコライズ量調整部２７によって調整される（ステップＳ４：イコライズ量調整工程）。
【０１４４】
以上に説明したように、本実施形態のデータリカバリ装置２０は、オーバーサンプルデータＯＶＳＤに基づいて、シリアル信号のパターン長を演算し、演算したパターン長によってイコライジング部２１の処理結果を評価し、この評価の結果に基づいてイコライジング部２１のイコライズ量を調整するため、入力されたシリアル信号のジッタが大きい場合であっても、復調エラーの発生を抑制することができる。
【０１４５】
（第２の実施形態）
本発明の第１の実施形態としてのデータリカバリ装置２０は、オーバーサンプリングデータＯＶＳＤに対して、デジタルイコライジングを行う構成としても同様にイコライズ量の設定を行うことが可能である。
【０１４６】
このように構成した本発明の第２の実施形態としてのデータリカバリ装置２００について説明する。図３１に示すように、本発明の第２の実施形態としてのデータリカバリ装置２００は、本発明の第１の実施形態としてのデータリカバリ装置２０に対して、アナログのイコライジング部２１に代えて、オーバーサンプリング部２３に後段にイコライジング部２０１を設けた点が相違する。
【０１４７】
ここで、イコライジング部２０１は、公知のデジタルイコライザによって構成され、イコライジング部２０１のブースト量は、イコライズ量調整部２７によって調整される。このように構成した場合でも、本発明の第１の実施形態としてのデータリカバリ装置２０と同様な効果を得ることができる。
【符号の説明】
【０１４８】
２０、２００  データリカバリ装置
２１、２０１  イコライジング部
２２  ２値化部
２３  オーバーサンプリング部
２４  多相クロック生成部
２５  シンボルデータ復元部
２６  評価部
２７  イコライズ量調整部
３０  Ｆ／Ｆ回路
３１  並列化部
３２  選択信号生成部
３３  データ選択部
３４  デシリアライザ
３５  コンマ検出部
４０、１１０  エッジ検出回路
４１  ＤＰＬＬ
４２ａ〜４２ｐ  排他的論理和回路
４３、７４、７５、７７、８０、９０、１１８、１５０、１５１、１５２、１６２  Ｆ／Ｆ
５０  比較部
５１  ループフィルタ
５２  デジタルＶＣＯ
６０ａ、６０ｃ  第１位相差検出部
６０ｂ、６０ｄ  第２位相差検出部
６１ａ〜６１ｄ  クリップ回路
６２  加算回路
７０、７１  乗算器
７２、７６、１３０、１５４、１６０  加算器
７３、１６１  リミット回路
８１  データ生成部
８２  データ状態信号生成部
８３  シフトレジスタ
８４  シンボル変換部
８５  シンボル同期制御部
９１  マルチプレクサ
１００  短パターン長検出部
１０１、１４０、１４１  減算器
１１１  エッジ有無検出部
１１２  第１パターン長検出部
１１３  第２パターン長検出部
１１４  第３パターン長検出部
１１５  パターン長積算部
１１６  長パターン検出部
１１７  短パターン検出部
１１９、１４２、１５３、１５６  セレクタ
１２０  論理積回路
１３１、１３２、１５５、１５７  比較器
１６３  シフタ
３００  ＰＬＬ回路
３０１  位相差検出回路
３０２  フィルタ
３０３  ＶＣＯ
３１０  データＦ／Ｆ
【先行技術文献】
【特許文献】
【０１４９】
【特許文献１】特表２００９−５０９３７９号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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