(57)【要約】【課題】ＭＲＡＭの下層強誘電体層と上層強誘電体層がショートしているか否かを検査することができる。【解決手段】ＴＥＧ素子１００は、テスト用下層強誘電体層１１２、テスト用トンネル絶縁膜１１４、及びテスト用上層強誘電体層１１６を有している。テスト用下層強誘電体層１１２は、下層強誘電体層４２と同一層に位置し、下層強誘電体層４２と同一材料により形成されており、第１テスト用パッド１２０に接続している。テスト用トンネル絶縁膜１１４は、トンネル絶縁膜４４と同一層に位置し、トンネル絶縁膜４４と同一材料により形成されている。テスト用上層強誘電体層１１６は、上層強誘電体層４６と同一層に位置し、上層強誘電体層４６と同一材料により形成されており、第２テスト用パッド１３０に接続している。【選択図】図１
2012238625.tif 000002
【特許請求の範囲】
【請求項１】
下層強誘電体層、トンネル絶縁膜、及び上層強誘電体層が積層されたＭＲＡＭ素子と、
前記ＭＲＡＭ素子と同一層に形成されたＴＥＧ要素と、
前記ＴＥＧ要素に接続している第１テスト用パッド及び第２テスト用パッドと、
を備え、
前記ＴＥＧ要素は、
前記下層強誘電体層と同一層に位置し、前記下層強誘電体層と同一材料により形成されており、前記第１テスト用パッドに接続しているテスト用下層強誘電体層と、
前記トンネル絶縁膜と同一層に位置し、前記トンネル絶縁膜と同一材料により形成されているテスト用トンネル絶縁膜と、
前記上層強誘電体層と同一層に位置し、前記上層強誘電体層と同一材料により形成されており、前記第２テスト用パッドに接続しているテスト用上層強誘電体層と、
を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ＴＥＧ要素の平面形状は、前記ＭＲＡＭ素子の平面形状と同一である半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
一組の前記第１テスト用パッド及び前記第２テスト用パッドの間に、複数の前記ＴＥＧ要素が接続されている半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
複数の前記ＭＲＡＭ素子を有しており、
前記複数のＴＥＧ要素は、前記複数のＭＲＡＭ素子と同一のレイアウトを有している半導体装置。
【請求項５】
請求項３又は４に記載の半導体装置において、
前記複数のＴＥＧ要素は接続用配線により前記第１テスト用パッド及び前記第２テスト用パッドに接続しており、
前記接続用配線は、
前記下層強誘電体層と同一層に位置していて前記下層強誘電体層と同一材料により形成されており、前記テスト用下層強誘電体層に接続している第１接続用配線層と、
前記上層強誘電体層と同一層に位置していて前記上層強誘電体層と同一材料により形成されており、前記テスト用上層強誘電体層に接続している第２接続用配線層と、
前記トンネル絶縁膜と同一層に位置していて前記トンネル絶縁膜と同一材料により形成されている配線層間絶縁膜と、
を有している半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ＭＲＡＭ素子は、前記下層強誘電体層の下に、導電層を有しており、
前記第１テスト用パッドは、前記導電層と同一層に位置していて前記下層強誘電体層と同一材料により形成されており、
前記第２テスト用パッドは、前記上層強誘電体層と同一層に位置していて前記上層強誘電体層と同一材料により形成されており、
前記複数のテスト要素の外周長の和は、前記第２テスト用パッド及び前記接続用配線の外周長の和よりも大きい半導体装置。
【請求項７】
請求項５又は６に記載の半導体装置において、
前記複数のＴＥＧ要素の少なくとも一部は、前記接続用配線により互いに直列に接続されている半導体装置。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体装置において、
前記ＴＥＧ要素の平面積は、前記第１テスト用パッド及び前記第２テスト用パッドの平面積よりも小さい半導体装置。
【請求項９】
下層強誘電体層、トンネル絶縁膜、及び上層強誘電体層が積層されたＭＲＡＭ素子、前記ＭＲＡＭ素子と同一層に形成されたＴＥＧ要素、並びに、前記ＴＥＧ要素に接続している第１テスト用パッド及び第２テスト用パッドを形成する素子形成工程と、
前記第１テスト用パッドに第１プローブ端子を接触させるとともに前記第２テスト用パッドに第２プローブ端子を接触させ、前記第１テスト用パッドと前記第２テスト用パッドの間の導通の有無を検査する検査工程と、
を備え、
前記ＴＥＧ要素は、
前記下層強誘電体層と同一層に位置し、前記下層強誘電体層と同一材料により形成されており、前記第１テスト用パッドに接続しているテスト用下層強誘電体層と、
前記トンネル絶縁膜と同一層に位置し、前記トンネル絶縁膜と同一材料により形成されているテスト用トンネル絶縁膜と、
前記上層強誘電体層と同一層に位置し、前記上層強誘電体層と同一材料により形成されており、前記第２テスト用パッドに接続しているテスト用上層強誘電体層と、
を有する半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記第２プローブ端子は、接触部の平面積がプローブ軸の断面積よりも大きい半導体装置の製造方法。
【請求項１１】
請求項９又は１０に記載の半導体装置の製造方法において、
前記検査工程の後に、
前記ＭＲＡＭ素子上に少なくとも一つの配線層を形成する工程を有する半導体装置の製造方法。
【請求項１２】
請求項９〜１１のいずれか一項に記載の半導体装置の製造方法において、
前記素子形成工程は、
第１強誘電体層、絶縁膜、及び第２強誘電体層をこの順に積層する工程と、
前記絶縁膜及び前記第２強誘電体層を選択的に除去することにより、前記ＭＲＡＭ素子、前記ＴＥＧ要素、前記第１テスト用パッド、及び前記第２テスト用パッドを形成する工程と、
を有し、
前記検査工程において、前記第１テスト用パッドと前記第２テスト用パッドの間に導通があると判断された場合、前記検査工程の後に、前記除去を再度行う半導体装置の製造方法。
【請求項１３】
請求項９〜１２のいずれか一項に記載の半導体装置の製造方法において、
前記ＴＥＧ要素の平面形状は、前記ＭＲＡＭ素子の平面形状と同一である半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
一組の前記第１テスト用パッド及び前記第２テスト用パッドの間に、複数の前記ＴＥＧ要素が接続されている半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
複数の前記ＭＲＡＭ素子を有しており、
前記複数のＴＥＧ要素は、前記複数のＭＲＡＭ素子と同一のレイアウトを有している半導体装置の製造方法。
【請求項１６】
請求項１４又は１５に記載の半導体装置の製造方法において、
前記複数のＴＥＧ要素は接続用配線により前記第１テスト用パッド及び前記第２テスト用パッドに接続しており、
前記接続用配線は、
前記下層強誘電体層と同一層に位置していて前記下層強誘電体層と同一材料により形成されており、前記テスト用下層強誘電体層に接続している第１接続用配線層と、
前記上層強誘電体層と同一層に位置していて前記上層強誘電体層と同一材料により形成されており、前記テスト用上層強誘電体層に接続している第２接続用配線層と、
前記トンネル絶縁膜と同一層に位置していて前記トンネル絶縁膜と同一材料により形成されている配線層間絶縁膜と、
を有している半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置において、
前記第１テスト用パッドは、前記下層強誘電体層と同一層に位置していて前記下層強誘電体層と同一材料により形成されており、
前記第２テスト用パッドは、前記上層強誘電体層と同一層に位置していて前記上層強誘電体層と同一材料により形成されており、
前記複数のテスト要素の外周長の和は、前記第１テスト用パッド、前記第２テスト用パッド、及び前記接続用配線の外周長の和よりも大きい半導体装置の製造方法。
【請求項１８】
請求項１６又は１７に記載の半導体装置の製造方法において、
前記複数のＴＥＧ要素の少なくとも一部は、前記接続用配線により互いに直列に接続されている半導体装置の製造方法。
【請求項１９】
請求項９〜１８のいずれか一項に記載の半導体装置の製造方法において、
前記ＴＥＧ要素の平面積は、前記第１テスト用パッド及び前記第２テスト用パッドの平面積よりも小さい半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＲＡＭ素子を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
不揮発メモリの一つに、ＭＲＡＭ（Magnetic Random Access Memory）がある。このＭＲＡＭは、磁性体層の磁化方向を変更することにより、情報の書き換えを行うものである。ＭＲＡＭは、２つの強磁性体層を、トンネル絶縁膜を介して積層させた構成を有している。
【０００３】
ＭＲＡＭに関する技術としては、特許文献１に記載のものがある。特許文献１には、ＭＭＲＡＭを構成する２つの強磁性体層が、トンネル絶縁膜の端部を介してショートすることにより、製造歩留まりが下がること、そして、これを解決するために、ＭＲＡＭの側壁を側壁絶縁膜で覆うことが記載されている。
【０００４】
一方、半導体ウェハは、スクライブ領域に沿ってダイシングされることにより、複数の半導体チップに個片化される。スクライブ領域には、半導体装置の評価を行うために、ＴＥＧ（Test Element Group）が配置されている。ＴＥＧに関する技術としては、特許文献
２に記載のものがある。特許文献２は、プローブ針によって電極パッドに過度に負荷が加わり、電極パッドの下の層間絶縁膜に欠陥が発生することを抑制するための技術である。具体的には、スクライブ領域に、被検査用電極パッドと、検査用電極パッドとを設けておく。検査用電極パッドは、被検査用電極パッドの下方に位置する配線に接続している。そして被電極パッドと検査用電極パッドそれぞれにプローブ針を押し当て、これらの間の導通の有無を検査することにより、電極パッドの下の層間絶縁膜に欠陥が発生しているか否かを判断する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３４９６７１号公報
【特許文献２】特開２００６−００５１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者が検討した結果、ＭＲＡＭを構成する２つの強磁性体層が、トンネル絶縁膜の端部を介してショートする原因の一つに、以下の現象があることが分かった。ＭＲＡＭ素子を形成するためには、下側の強誘電体層、トンネル絶縁膜、及び上側の強誘電体層の積層構造をパターニングする必要がある。このパターニングの際、下側の強誘電体層からの副生成物がトンネル絶縁膜の側壁に付着し、この付着物がＭＲＡＭを構成する２つの強磁性体層をショートさせる。
【０００７】
そして本発明者は、この問題を解決するためには、下側の強誘電体層、トンネル絶縁膜、及び上側の強誘電体層の積層構造をパターニングした後に、２つの強磁性体層がショートしているか否かを検査する技術を確立する必要がある、と考えた。
【課題を解決するための手段】
【０００８】
本発明によれば、下層強誘電体層、トンネル絶縁膜、及び上層強誘電体層が積層されたＭＲＡＭ素子と、
前記ＭＲＡＭ素子と同一層に形成されたＴＥＧ要素と、
前記ＴＥＧ要素に接続している第１テスト用パッド及び第２テスト用パッドと、
を備え、
前記ＴＥＧ要素は、
前記下層強誘電体層と同一層に位置し、前記下層強誘電体層と同一材料により形成されており、前記第１テスト用パッドに接続しているテスト用下層強誘電体層と、
前記トンネル絶縁膜と同一層に位置し、前記トンネル絶縁膜と同一材料により形成されているテスト用トンネル絶縁膜と、
前記上層強誘電体層と同一層に位置し、前記上層強誘電体層と同一材料により形成されており、前記第２テスト用パッドに接続しているテスト用上層強誘電体層と、
を有する半導体装置が提供される。
【０００９】
本発明によれば、下層強誘電体層、トンネル絶縁膜、及び上層強誘電体層が積層されたＭＲＡＭ素子、前記ＭＲＡＭ素子と同一層に形成されたＴＥＧ要素、並びに、前記ＴＥＧ要素に接続している第１テスト用パッド及び第２テスト用パッドを形成する素子形成工程と、
前記第１テスト用パッドに第１プローブ端子を接触させるとともに前記第２テスト用パッドに第２プローブ端子を接触させ、前記第１テスト用パッドと前記第２テスト用パッドの間の導通の有無を検査する検査工程と、
を備え、
前記ＴＥＧ要素は、
前記下層強誘電体層と同一層に位置し、前記下層強誘電体層と同一材料により形成されており、前記第１テスト用パッドに接続しているテスト用下層強誘電体層と、
前記トンネル絶縁膜と同一層に位置し、前記トンネル絶縁膜と同一材料により形成されているテスト用トンネル絶縁膜と、
前記上層強誘電体層と同一層に位置し、前記上層強誘電体層と同一材料により形成されており、前記第２テスト用パッドに接続しているテスト用上層強誘電体層と、
を有する半導体装置の製造方法が提供される。
【００１０】
本発明によれば、第１テスト用パッドと第２テスト用パッドの間の導通の有無を検査することにより、テスト用下層強誘電体層とテスト用上層強誘電体層がショートしているか否かを判断することができる。テスト用下層強誘電体層とテスト用上層強誘電体層がショートしている場合、ＭＲＡＭ素子の下層強誘電体層と上層強誘電体層もショートしている可能性が高い。従って、第１テスト用パッドと第２テスト用パッドの間の導通の有無を検査することにより、下層強誘電体層と上層強誘電体層がショートしているか否かを検査することができる。
【発明の効果】
【００１１】
本発明によれば、下層強誘電体層と上層強誘電体層がショートしているか否かを検査することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】ＴＥＧ素子の構成を示す平面図である。
【図３】図２のＡ−Ａ´断面図である。
【図４】ＭＲＡＭ素子の平面レイアウトを示す図である。
【図５】図１に示した半導体装置の製造方法を示すフローチャートである。
【図６】図５のステップＳ１０を説明するための断面図である。
【図７】図５のステップＳ２０を説明するための断面図である。
【図８】図５のステップＳ６０を説明するための平面図である。
【図９】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】第４の実施形態に係るＴＥＧ素子の構成を示す平面図である。
【図１１】図１０のＡ−Ａ´断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ＭＲＡＭ素子４０及びＴＥＧ素子１００を有している。ＴＥＧ素子１００は、ＴＥＧ要素１１０（図２に図示）、第１テスト用パッド１２０（図２に図示）、及び第２テスト用パッド１３０（図２に図示）を備えている。ＭＲＡＭ素子４０は、下層強誘電体層４２、トンネル絶縁膜４４、及び上層強誘電体層４６をこの順に積層させた積層構造を有している。ＴＥＧ要素１１０は、ＭＲＡＭ素子４０と同一層に形成されている。第１テスト用パッド１２０及び第２テスト用パッド１３０は、ＴＥＧ要素１１０に接続している。
【００１５】
ＴＥＧ要素１１０は、テスト用下層強誘電体層１１２、テスト用トンネル絶縁膜１１４、及びテスト用上層強誘電体層１１６を有している。テスト用下層強誘電体層１１２は、下層強誘電体層４２と同一層に位置し、下層強誘電体層４２と同一材料により形成されており、第１テスト用パッド１２０に接続している。テスト用トンネル絶縁膜１１４は、トンネル絶縁膜４４と同一層に位置し、トンネル絶縁膜４４と同一材料により形成されている。テスト用上層強誘電体層１１６は、上層強誘電体層４６と同一層に位置し、上層強誘電体層４６と同一材料により形成されており、第２テスト用パッド１３０に接続している。以下、詳細に説明する。
【００１６】
この半導体装置は、基板１０を用いて形成されている。基板１０は、例えばシリコン基板などの半導体基板である。半導体装置はチップ領域１２及びスクライブ領域１４を有している。ＭＲＡＭ素子４０はチップ領域１２に形成されており、ＴＥＧ素子１００はスクライブ領域１４に形成されている。
【００１７】
チップ領域１２の基板１０には、トランジスタ３０が形成されている。トランジスタ３０が形成されている素子形成領域は、素子分離膜２０によって他の領域から分離されている。トランジスタ３０は、ＭＲＡＭ素子４０への書き込み及び消去を制御しており、ＭＲＡＭ素子４０の非磁性導電層４１を介して下層強誘電体層４２に接続している。本実施形態において、ＭＲＡＭ素子４０は、例えば磁壁移動方式で書込及び消去を行う素子である。ただし、ＭＲＡＭ素子４０は、スピン注入方式で書込及び消去を行う素子であってもよいし、磁気書込型の素子であってもよい。いずれのタイプのＭＲＡＭ素子にも、下層強誘電体層４２、トンネル絶縁膜４４、及び上層強誘電体層４６の積層構造が含まれているため、本実施形態に係る技術を適用することができる。
【００１８】
トランジスタ３０の上には、多層配線層２００が形成されている。本図に示す例では、最下層の絶縁膜２１０にコンタクトが埋め込まれており、その上の絶縁膜２２０に埋め込まれた導体パターンを介して、ＭＲＡＭ素子４０に接続している。ＭＲＡＭ素子４０は、絶縁膜２３０及び絶縁膜２４０に埋め込まれている。下層強誘電体層４２、トンネル絶縁膜４４、及び上層強誘電体層４６の積層体は、絶縁膜２４０に覆われている。そして絶縁膜２４０の上には、配線層２５０，２６０，２７０，２８０が形成されている。各配線層には、配線が形成されている。すなわちＭＲＡＭ素子４０及びＴＥＧ素子１００の上には、回路を形成するためのローカル配線層の少なくとも一部の層、並びに電源ライン及びグラウンドラインを引き回すためのグローバル配線層が形成されている。
【００１９】
なお、ＴＥＧ素子１００は、非磁性導電層１０２を有している。非磁性導電層１０２は、非磁性導電層４１と同一層に位置しており、非磁性導電層４１と同一材料により形成されている。またＭＲＡＭ素子４０とは異なり、トランジスタやダミートランジスタには接続していない。
【００２０】
図２は、ＴＥＧ素子１００の構成を示す平面図である。図３は、図２のＡ−Ａ´断面図である。ＴＥＧ素子１００は、複数のＴＥＧ要素１１０、第１テスト用パッド１２０、第２テスト用パッド１３０、及び接続用配線１４０を有している。ＴＥＧ要素１１０は、ＭＲＡＭ素子４０の平面形状と同一の平面形状を有しており、テスト用下層強誘電体層１１２、テスト用トンネル絶縁膜１１４、及びテスト用上層強誘電体層１１６を積層した積層構造を有している。またＴＥＧ要素１１０は、非磁性導電層１０２を有している。非磁性導電層１０２は、非磁性導電層４１と同一層に位置しており、非磁性導電層４１と同一材料により形成されている。
【００２１】
第１テスト用パッド１２０は、非磁性導電層１０２を有しているが、少なくともテスト用上層強誘電体層１１６は有していない。後述する測定原理上は、非磁性導電層１０２は、テスト用下層強誘電体層１１２及びテスト用トンネル絶縁膜１１４を有していても良い。ただし後述する製造プロセスを考慮すると、第１テスト用パッド１２０は、非磁性導電層１０２により形成されているのが好ましい。
【００２２】
第２テスト用パッド１３０は、非磁性導電層１０２、テスト用下層強誘電体層１１２、テスト用トンネル絶縁膜１１４及びテスト用上層強誘電体層１１６を積層した積層構造を有している。そして第２テスト用パッド１３０とＴＥＧ要素１１０は、接続用配線１４０により接続されている。接続用配線１４０は、非磁性導電層１０２、テスト用下層強誘電体層１１２、テスト用トンネル絶縁膜１１４、及びテスト用上層強誘電体層１１６を積層した積層構造を有している。
【００２３】
すなわちＴＥＧ要素１１０、第２テスト用パッド１３０、及び接続用配線１４０は、一体的に形成されており、テスト用上層強誘電体層１１６によって互いに導通している。ただしテスト用上層強誘電体層１１６とテスト用下層強誘電体層１１２は、テスト用トンネル絶縁膜１１４を介しているため、導通していない。また第１テスト用パッド１２０は、ＴＥＧ要素１１０、第２テスト用パッド１３０、及び接続用配線１４０の非磁性導電層１０２と一体的に形成されている。
【００２４】
また複数のＴＥＧ要素１１０の一部は、一組の第１テスト用パッド１２０と第２テスト用パッド１３０の間で直列に接続されている。これらＴＥＧ要素１１０は、接続用配線１４０により互いに接続されている。そして互いに直列に接続されている複数のＴＥＧ要素１１０からなるＴＥＧ要素群が、第１テスト用パッド１２０と第２テスト用パッド１３０の間で複数並列に接続されている。そして平面視で、ＴＥＧ要素１１０は、隣のＴＥＧ要素郡を構成するＴＥＧ要素１１０に対して、互い違いに配置されている。すなわち複数のＴＥＧ要素１１０は平面視で千鳥状に配置されている。このＴＥＧ要素１１０のレイアウトは、後述するＭＲＡＭ素子４０のレイアウトと同一である。
【００２５】
またＭＲＡＭ素子４０は微細化されている。このため、ＴＥＧ要素１１０は、第１テスト用パッド１２０及び第２テスト用パッド１３０よりも平面積が小さくなっている。ただし、ＴＥＧ素子１００は複数のＴＥＧ要素１１０を有している。このため、ＴＥＧ要素１１０の外周長の和Ｌ１は、第２テスト用パッド１３０及び接続用配線１４０の外周長の和Ｌ２以上になっている。なお、Ｌ１は、Ｌ２の１．５倍以上であるのが好ましい。
【００２６】
図４は、ＭＲＡＭ素子４０の平面レイアウトを示す図である。上記したように、ＭＲＡＭ素子４０は、ＴＥＧ要素１１０と同一の平面形状を有している。またＭＲＡＭ素子４０は、ＴＥＧ要素１１０と同一の平面レイアウトを有しており、また具体的には、ＭＲＡＭ素子４０は千鳥状に配置されている。
【００２７】
図５は、図１に示した半導体装置の製造方法を示すフローチャートである。図６は、図５のステップＳ１０を説明するための断面図である。図７は、図５のステップＳ２０を説明するための断面図である。図８は、図５のステップＳ６０を説明するための平面図である。
【００２８】
まず、ＭＲＡＭ素子４０及びＴＥＧ素子１００まで形成する（ステップＳ１０）。
【００２９】
詳細には、図６（ａ）に示すように、基板１０に素子分離膜２０及びトランジスタ３０を形成する。次いで、素子分離膜２０及びトランジスタ３０上に、絶縁膜２１０、コンタクト、絶縁膜２２０、及び導電パターンを形成する。次いで、絶縁膜２３０、非磁性導電層４１、及び非磁性導電層１０２を形成する。非磁性導電層４１及び非磁性導電層１０２は同一の工程で形成されており、絶縁膜２３０に埋め込まれている。次いで、絶縁膜２３０上に、第１強誘電体層４０２、絶縁膜４０４、及び第２強誘電体層４０６を形成する。
【００３０】
次いで、図６（ｂ）に示すように、第２強誘電体層４０６上にマスクパターン（図示せず）を形成する。次いで、このマスクパターンをマスクとして、第１強誘電体層４０２、絶縁膜４０４、及び第２強誘電体層４０６を選択的に除去する。この除去工程には、例えばイオンを用いた物理的なスパッタリングにより行われる。これにより、ＭＲＡＭ素子４０の下層強誘電体層４２、トンネル絶縁膜４４、及び上層強誘電体層４６、並びにＴＥＧ素子１００のテスト用下層強誘電体層１１２、テスト用トンネル絶縁膜１１４、及びテスト用上層強誘電体層１１６が同一工程で形成される。
【００３１】
図５に戻る。次いで、ＴＥＧ素子１００の第１テスト用パッド１２０と第２テスト用パッド１３０の間が導通しているか否かを検査する（ステップＳ２０）。
【００３２】
具体的には、図７に示すように、第１テスト用パッド１２０に第１プローブ端子３１０を接触させるとともに、第２テスト用パッド１３０に第２プローブ端子３２０を接触させる。そしてこれらの間のリーク電流を測定する。そしてリーク電流が基準値以上である場合、第１強誘電体層４０２を選択的に除去するときの副生成物がテスト用トンネル絶縁膜１１４の側壁に付着し、この付着物がテスト用下層強誘電体層１１２とテスト用上層強誘電体層１１６とをショートさせている、と判断する。
【００３３】
ここで、第２プローブ端子３２０の接触部３２４の下面は平坦になっており、その平面積は、プローブ軸３２２の断面積よりも大きい。このため、第２プローブ端子３２０を第２テスト用パッド１３０に接触させたときに、第２プローブ端子３２０の接触部３２４が第２テスト用パッド１３０に突き刺さって第２テスト用パッド１３０のテスト用下層強誘電体層１１２と導通することを防止できる。
【００３４】
図５に戻る。そして、テスト用下層強誘電体層１１２とテスト用上層強誘電体層１１６とがショートしていると判断する（ステップＳ３０：Ｙｅｓ）と、テスト用下層強誘電体層１１２の除去処理を再度行い、テスト用トンネル絶縁膜１１４の側壁の付着物を除去する（ステップＳ４０）。そして、再度、ＴＥＧ素子１００を用いた検査を行う（ステップＳ２０）。
【００３５】
一方、テスト用下層強誘電体層１１２とテスト用上層強誘電体層１１６とがショートしていると判断する（ステップＳ３０：Ｎｏ）と、多層配線層２００の残りの層（上層配線層）を形成する（ステップＳ５０）。そして、所定の検査を経た後、ダイシングブレード５０を用いてチップ領域１２を相互に分離する（ステップＳ６０）。これにより、半導体チップが個片化される。
【００３６】
具体的には、図８に示すように、ダイシングブレード５０をスクライブ領域１４に沿って移動させる。これにより、スクライブ領域１４の一部が除去される。このとき、ダイシングブレード５０がＴＥＧ素子１００上を通る可能性もあるが、ＴＥＧ素子１００の少なくとも一部は個片化された後の半導体チップに残る。
【００３７】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、ＴＥＧ素子１００の第１テスト用パッド１２０と第２テスト用パッド１３０の間の導通の有無を確認することにより、ＴＥＧ要素１１０のテスト用下層強誘電体層１１２とテスト用上層強誘電体層１１６がショートしているか否かを判断することができる。テスト用下層強誘電体層１１２とテスト用上層強誘電体層１１６がショートしている場合、ＭＲＡＭ素子４０の下層強誘電体層４２と上層強誘電体層４６もショートしている可能性が高い。従って、第１テスト用パッド１２０と第２テスト用パッド１３０の間の導通の有無を検査することにより、下層強誘電体層４２と上層強誘電体層４６がショートしているか否かを検査することができる。
【００３８】
本実施形態では、ＭＲＡＭ素子４０及びＴＥＧ素子１００は、ＤＲＡＭのメモリ素子と同様に、トランジスタ３０のすぐ上の配線層を用いて形成されており、ＭＲＡＭ素子４０及びＴＥＧ素子１００の上に、回路を形成するためのローカル配線層、及び電源ラインを引き回すためのグローバル配線層が形成されている。このような場合、ＭＲＡＭ素子４０は微細化され、下層強誘電体層４２と上層強誘電体層４６がショートする可能性が大きくなる。このため、ＴＥＧ素子１００を用いた検査の効果が大きくなる。
【００３９】
また、本実施形態では、ＴＥＧ要素１１０の平面形状は、ＭＲＡＭ素子４０の平面形状と同一である。従って、ＴＥＧ素子１００を用いた検査の精度が高くなる。本実施形態のように、複数のＴＥＧ要素１１０の平面レイアウトがＭＲＡＭ素子４０のレイアウトと同一である場合、ＴＥＧ素子１００を用いた検査の精度が特に高くなる。なおこの場合、本実施形態のように、少なくとも一部のＴＥＧ要素１１０を互いに直列に接続して要素群を形成し、これら要素群を互いに並列に接続すると、接続用配線１４０の長さを短くすることができる。
【００４０】
また、一組の第１テスト用パッド１２０と第２テスト用パッド１３０の間に、複数のＴＥＧ要素１１０が接続されている。このため、ＴＥＧ要素１１０の外周長の和が大きくなる。このため、いずれかのＭＲＡＭ素子４０において下層強誘電体層４２と上層強誘電体層４６がショートしていた場合、テスト用下層強誘電体層１１２とテスト用上層強誘電体層１１６がショートする確率を高くすることができる。従って、ＴＥＧ素子１００を用いた検査の精度が高くなる。
【００４１】
また本実施形態では、複数のＴＥＧ要素１１０を、接続用配線１４０を用いて第１テスト用パッド１２０及び第２テスト用パッド１３０に接続している。接続用配線１４０、第１テスト用パッド１２０、及び第２テスト用パッド１３０のうち、接続用配線１４０及び第２テスト用パッド１３０はＴＥＧ要素１１０と同一の積層構造を有している。このため、接続用配線１４０及び第２テスト用パッド１３０が存在することにより、ＴＥＧ素子１００を用いた検査の精度が低下する恐れがある。これに対して本実施形態では、ＴＥＧ要素１１０の外周長の和Ｌ１を、第２テスト用パッド１３０及び接続用配線１４０の外周長の和Ｌ２以上にしている。このため、接続用配線１４０及び第２テスト用パッド１３０が存在していても、ＴＥＧ素子１００の検査精度が低下することを抑制できる。この効果は、Ｌ１がＬ２の１．５倍以上であるとき、特に大きくなる。
【００４２】
また、第２プローブ端子３２０の接触部３２４の下面は平坦になっており、その平面積は、プローブ軸３２２の断面積よりも大きい。このため、第２プローブ端子３２０の接触部３２４が第２テスト用パッド１３０に突き刺さって第２テスト用パッド１３０のテスト用下層強誘電体層１１２と導通することを防止できる。
【００４３】
（第２の実施形態）
第２の実施形態に係る半導体装置の製造方法は、第２プローブ端子３２０のプローブ軸３２２が接触部３２４よりも剛性の低い材料により形成されている点を除いて、第１の実施形態に係る半導体装置の製造方法と同様である。
【００４４】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第２プローブ端子３２０のプローブ軸３２２が接触部３２４よりも剛性の低い材料により形成されているため、第２プローブ端子３２０を第２テスト用パッド１３０に接触させたときに、第２プローブ端子３２０を構成しているテスト用トンネル絶縁膜１１４が破壊されてテスト用下層強誘電体層１１２とテスト用上層強誘電体層１１６がショートすることを抑制できる。
【００４５】
（第３の実施形態）
図９は、第３の実施形態に係る半導体装置の製造方法を示す断面図であり、第１の実施形態における図７に対応している。本実施形態に係る半導体装置の製造方法は、第１プローブ端子３１０が第２プローブ端子３２０と同様の構成を有している点を除いて、第１又は第２の実施形態と同様である。
本実施形態によっても、第１の実施形態又は第２の実施形態と同様の効果を得ることができる。
【００４６】
（第４の実施形態）
図１０は、第４の実施形態に係るＴＥＧ素子１００の構成を示す平面図であり、第１の実施形態における図２に対応している。図１１は、図１０のＡ−Ａ´断面図である。本実施形態に係るＴＥＧ素子１００は、互いに直列に接続しているＴＥＧ要素１１０からなる各要素群において、最も第１テスト用パッド１２０の近くに位置しているＴＥＧ要素１１０と第１テスト用パッド１２０とを接続する接続用配線１４０が、テスト用上層強誘電体層１１６、テスト用トンネル絶縁膜１１４、及びテスト用下層強誘電体層１１２を有していない点を除いて、第１の実施形態と同様である。
【００４７】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、接続用配線１４０のうちＴＥＧ要素１１０と同様の積層構造を有している部分を短くすることができるため、ＴＥＧ素子１００による検査の精度を高くすることができる。
【００４８】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えばＴＥＧ素子１００の構成は、上記した実施形態に限定されない。
【符号の説明】
【００４９】
１０ 基板
１２ チップ領域
１４ スクライブ領域
２０ 素子分離膜
３０ トランジスタ
４０ ＭＲＡＭ素子
４１ 非磁性導電層
４２ 下層強誘電体層
４４ トンネル絶縁膜
４６ 上層強誘電体層
５０ ダイシングブレード
１００ ＴＥＧ素子
１０２ 非磁性導電層
１１０ ＴＥＧ要素
１１２ テスト用下層強誘電体層
１１４ テスト用トンネル絶縁膜
１１６ テスト用上層強誘電体層
１２０ 第１テスト用パッド
１３０ 第２テスト用パッド
１４０ 接続用配線
２００ 多層配線層
２１０ 絶縁膜
２２０ 絶縁膜
２３０ 絶縁膜
２４０ 絶縁膜
２８０ 配線層
３１０ 第１プローブ端子
３２０ 第２プローブ端子
３２２ プローブ軸
３２４ 接触部
４０２ 第１強誘電体層
４０４ 絶縁膜
４０６ 第２強誘電体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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