(57)【要約】【課題】チップサイズの大きい、すなわち受光エリアの大きい光学素子を最上層に配置することが可能な積層型光学素子パッケージを提供する。【解決手段】積層型光学素子パッケージは、第一素子１と、第一素子１の上面に搭載された第二素子２と、第一素子１の上面に搭載されたインターポーザー６と、インターポーザー６の上面に搭載された第三素子３と、第三素子３の上面に搭載された第四素子４ａ，４ｂと、第三素子３の上面に搭載されたインターポーザー７と、インターポーザー７の上面に搭載された第五素子５とを含んでいる。第五素子５は、Ｓｉ基板５１と、防塵用のキャップガラス５２と、接合層５３と、発光／受光部５４とを含んでいる。キャップガラス５２は、接合層５３を介して、第五素子５上に固定されている。キャップガラス５２の材質は、第五素子５の光学特性を損なわず、その使用波長に対して優れた透過性を有する必要がある。【選択図】図１
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【特許請求の範囲】
【請求項１】
第一の半導体素子と、
前記半導体素子の主面上に配された基板と、
前記半導体素子の主面と前記基板とにより画定される空隙に配される第二の半導体素子と、
を少なくとも含む積層構造を備え、
前記積層構造の最上段に、光学素子を更に備えていることを特徴とする積層型光学素子パッケージ。
【請求項２】
前記基板は、ガラス基板であることを特徴とする請求項１に記載の積層型光学素子パッケージ。
【請求項３】
前記基板に貫通配線が形成されていることを特徴とする請求項１又は請求項２に記載の積層型光学素子パッケージ。
【請求項４】
前記基板は、前記空隙と外気とを連通させる通気孔を有していることを特徴とする請求項１乃至請求項３のいずれか１項に記載の積層型光学素子パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型光学素子パッケージに関し、特に、イメージセンサーなどの受光デバイスや発光ダイオードのような発光デバイスに応用される積層型光学素子パッケージに関する。
【背景技術】
【０００２】
イメージセンサーなどの受光デバイスや発光ダイオードのような発光デバイスのパッケージにおいては、ガラスなどの透明材料によるキャッピング技術と、デバイス側への貫通配線技術とを複合させることによる中空チップサイズパッケージ構造が提案されている。この構造は、圧力センサー、加速度センサーなどのパッケージにも応用されており、その場合のキャップ基板には透明性の制約がなく、種々の材料が用いられる。また、貫通配線はデバイス裏面で再配線され、はんだ端子を介して基板にフリップチップ実装される。
【０００３】
これらの光学デバイスに対しては、駆動用の集積回路との積層後に実装基板上に実装させる方法が提案されている。積層方法に関し、実装形態としてフリップチップ実装を採用する場合は、各デバイス間を貫通配線で接続する構造が主流となりつつある。また、構造実現のための手法としては、各個素子をウェハレベルパッケージ手法によりパッケージ化した後に、マイクロバンプを介して１つずつ縦方向に積み上げる方法と、積層構造が複雑で再配線レイアウトが困難な場合においては、デバイス間にインターポーザーを挿入する方法とが存在する。
【０００４】
しかしながら、上述の従来の積層構造は、各素子を１つずつ縦方向に積み上げる構造であるため、積層体の高さは、各素子の厚さ以下にすることが困難であった。また、積層する素子の寸法が異なる場合においては、積層順序にも制約があり、大面積の素子から順に積むことが求められていた。従って、接続したい素子間の寸法差が大きい場合においては、間に別の素子を挟む形となり、結果として、結線が複雑化したり、配線が長くなったりするという課題があった。
【０００５】
これらの課題を解決する方法として、まず、実装基板への素子埋め込み構造が提案されたが、この構造では、実装基板の各所に素子を配列するため、実装基板上で多くの面積を占有してしまうことが課題であった。また、実装不良時のリペアが困難であることや、埋め込んだ素子の放熱が困難であることが課題であった。
【０００６】
そこで、次に提案されたのが、基板にキャビティを設け、そのキャビティ内に素子を搭載するという構造である（例えば、特許文献１参照）。
この構造によれば、以下のような効果がある。
まず、異なる寸法の積層が容易になる。これは、それまでの技術では大寸法の素子から順に積層しなければならない、という順序制約があることに対し、上記提案では、小寸法の素子を下層に搭載しても、キャビティを形成した基板を介することで、その上層の素子搭載面積が自在に変更できることによるものである。
【０００７】
次に、素子積層体全体の高さ寸法が低減可能となる。これは、それまでの技術では最上層を除いては縦方向のみの積層しかできなかったことに対し、上記提案では、キャビティを形成した基板を用いることで、小寸法の素子を平面配置した後に、それらの素子をキャビティにより収納した基板上に、より大きな素子を搭載できることによるものである。キャビティを形成した基板を採用することで、積層体の高さの増加はあるものの、上記した小寸法の素子の平面配置による縦方向積層数の低減効果が上回った場合にその効果が発現される。
更に、半導体素子積層構造の構造的な自由度が増す。具体的には、素子寸法に対する積層順序の制約がなくなるため、結線の単純化および配線長の短縮化が可能となる。
【０００８】
しかしながら、特許文献１を初めとして、上述の提案においては、最上層に光学デバイス（光学素子）を配置する構成およびその効果については、何ら開示されていない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１９４５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は上述のような事情から為されたものであり、本発明の目的は、チップサイズの大きい、すなわち受光エリアの大きい光学素子を最上層に配置することが可能な積層型光学素子パッケージを提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の積層型光学素子パッケージは、第一の半導体素子と、前記半導体素子の主面上の配された基板と、前記半導体素子の主面と前記基板とにより画定される空隙に配される第二の半導体素子と、を少なくとも含む積層構造を備え、前記積層構造の最上段に、光学素子を更に備えていることを特徴とする。
好適には、前記基板はガラス基板である。
好適には、前記基板に貫通配線が形成されている。
好適には、前記基板は、前記空隙と外気とを連通させる通気孔を有している。
【発明の効果】
【００１２】
本発明よれば、小サイズの第二の半導体素子の上に、大サイズの光学素子を積層することができる。また、受光エリアが大きな光学素子を利用することができるので、受光性能に優れた積層型光学素子パッケージを提供できる。
また、基板に貫通配線を形成すれば、第一の半導体素子と光学素子とをワイヤ配線を用いることなく接続することができる。
更に、基板に通気孔を設ければ、空隙内の第二の半導体素子から発した熱を、外部に放出できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の積層型光学素子パッケージの一実施形態の断面図。
【図２】通気孔を有するインターポーザーの平面方向断面図。
【図３】本発明の積層型光学素子パッケージの他の実施形態の断面図。
【図４】本発明の積層型光学素子パッケージの更に他の実施形態の断面図。
【図５】本発明の積層型光学素子パッケージの更に他の実施形態の断面図。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の積層型光学素子パッケージの一実施形態の断面図である。同図に示す積層型光学素子パッケージは、第一素子１と、第一素子１の上面に搭載された第二素子２と、第一素子１の上面に搭載されたインターポーザー６と、インターポーザー６の上面に搭載された第三素子３と、第三素子３の上面に搭載された第四素子４ａ，４ｂと、第三素子３の上面に搭載されたインターポーザー７と、インターポーザー７の上面に搭載された第五素子５とを含んでいる。
【００１５】
第一素子１は、シリコン（ケイ素）（Ｓｉ）基板１１と、第一絶縁層１２と、第二絶縁層１３と、第一導体層１４と、第二導体層１５と、第三導体層１６とで構成される。
ここで、Ｓｉ基板１１は、各素子の作製に採用されるものであるが、本発明においては、シリコンデバイスに限定されるものではなく、何らかの化合物半導体からなる基板であってもよい。第一絶縁層１２は、素子表面および再配線を形成するＳｉ基板１１の裏面に形成するものであり、一般的に酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）などが用いられる。しかし、その材質は、本発明の構成の制約にはならない。第二絶縁層１３は、再配線表面の保護層であり、カバーレイ又はオーバーコートなどと称されるものに相当する。樹脂材料を用いることが一般的であるが、第一絶縁層１２と同様、その材質は、本発明の構成の制約にはならない。第一導体層１４は、素子の作製において、配線およびパッドとして形成されるものであり、アルミニウム（Ａｌ）、ケイ化アルミニウム（ＡｌＳｉ）などを用いることが一般的である。第二導体層１５は、第二絶縁層１３の表面に形成する再配線に相当し、材質として銅（Ｃｕ）やニッケル（Ｎｉ）が主に用いられる。第三導体層１６は、一般的にはんだバンプと呼ばれるものに相当し、各素子間や、素子と実装基板間を電気的に接続するために形成される。第一導体層１４、第二導体層１５および第三導体層１６の材質は、同様に、本発明の構成の制約にはならない。
第一素子１は、最下層の素子であり、貫通配線を利用して基板裏面は再配線が形成されている。この再配線は、はんだバンプを介して実装基板との電気的接続に用いられる。
【００１６】
第二素子２は、はんだバンプ９１を介して、第一素子１の表面に搭載されている。この構造により、第一素子１と第二素子２とが電気的に接続される。第二素子２は、第一素子１よりも外径寸法が小さい必要がある。
【００１７】
インターポーザー６は、第一素子１の上面に搭載される第一ガラス基板である。ここでは材質をガラスに限定したが、一般的に用いられているシリコン材質であってもよい。ガラスやシリコン材であれば、第一素子１や第二素子９と同等の線膨張係数であるため、熱変形した際の接合部における応力を低減することができる。ゆえに、インターポーザー６と第一素子１や第二素子９との接合信頼性を確保することができる。また、ガラスなどの絶縁材料を用いる利点は、再配線間の絶縁処理が省略可能な点にある。
【００１８】
インターポーザー６には、キャビティ８１が形成されており、第二素子２がその中に納まる構成となっている。キャビティ８１の平面寸法は、第二素子２の平面寸法以上であることが必要であり、その高さ寸法は、第二素子２の高さ寸法以上であることが必要である。インターポーザー６自体の平面寸法は、第一素子１の平面寸法と同等、もしくはそれ以下であることが好ましいが、それ以上であっても本発明の構成とは関係がない。また、インターポーザー６自体の高さ寸法は、上述のキャビティ８１の高さ寸法の制約の範囲内で、可能な限り薄いことが望ましい。
【００１９】
インターポーザー６は、第一素子１と共に、第二素子２を収納する略密閉空間を形成する。また、必要に応じて窒素を満たしてもよい。しかし、密閉性によりキャビティ８１内と外気との間の気体分子の流通が遅れる。これを避けたい場合には、後述のように、キャビティ８１の外壁とインターポーザー６の外壁との間に通気のための貫通孔を設けてもよい。また、インターポーザー６内のキャビティ８１の外壁に相当する部分には、貫通孔および貫通配線６１が形成され、貫通配線６１は、インターポーザー６の表面で再配線される。貫通配線６１と第一素子１の表面パッドとは位置合わせされ、はんだバンプ９２を介して電気的に接続される。このように、インターポーザー６の機能は、上下方向の電気的接続のみでなく、積層した素子を収納する機能も有している。
【００２０】
第一素子１と同様に貫通再配線が形成された第三素子３が、インターポーザー６の上面に搭載されている。この構造により、第一素子１と第三素子３とは、インターポーザー６を介して電気的に接続されることとなる。第三素子３の構成は、第一素子１と同様である。
【００２１】
第三素子３の上面には、第四素子４ａ，４ｂが搭載されている。第三素子３の寸法に対して十分に小さい素子であれば、一つの素子上に複数の素子を搭載することが可能である。図１に示して実施形態においては、２つの素子を搭載したが、寸法が許す限りは、より多くの素子を搭載することも可能である。
【００２２】
インターポーザー７は、第三素子３の上面に搭載される第二ガラス基板である。但し、インターポーザー６と同様、ガラスには限定されない。
インターポーザー７には、キャビティ８２が形成されており、第四素子４ａ，４ｂがその中に納まる構成となっている。キャビティ８２の平面寸法は、第四素子４ａ，４ｂを合わせた平面寸法以上であることが必要であり、その高さ寸法は、第四素子４ａ，４ｂの高さ寸法以上であることが必要である。インターポーザー７自体の平面寸法は、第三素子３の平面寸法と同等、もしくはそれ以下であることが好ましいが、それ以上であっても本発明の構成とは関係がない。また、インターポーザー７自体の高さ寸法は、上述のキャビティ８２の高さ寸法の制約の範囲内で、可能な限り薄いことが望ましい。
【００２３】
インターポーザー７は、第三素子３と共に、第四素子４ａ，４ｂを収納する略密閉空間を形成する。また、必要に応じて窒素を満たしてもよい。しかし、密閉性によりキャビティ８２内と外気との間の気体分子の流通が遅れる。これを避けたい場合には、キャビティ８２の外壁とインターポーザー７の外壁との間に通気のための貫通孔を設けてもよい。また、インターポーザー７内のキャビティ８２の外壁に相当する部分には、貫通孔および貫通配線７１が形成され、貫通配線７１は、インターポーザー７の表面で再配線される。貫通配線７１と第三素子３の表面パッドとは位置合わせされ、はんだバンプ９３を介して電気的に接続される。このように、インターポーザー７の機能は、上下方向の電気的接続のみでなく、積層した素子を収納する機能も有している。
【００２４】
このように、第四素子４ａ，４ｂをインターポーザー７の内部に形成したキャビティ８２内に収納し、インターポーザー７内に形成した貫通配線７１を用いて第三素子３上からインターポーザー７の表面まで再配線形成した構造を採用している。
従って、本発明のこの実施形態においても、従来と同様、異なる寸法素子の積層の容易化、全体の高さ寸法の低減化、構造的自由度の増加、という効果を得ている。
【００２５】
インターポーザー７の上面に、イメージセンサーたる第五素子５が搭載される。この構造により、第三素子３と第五素子５とが電気的に接続される。第五素子５は、Ｓｉ基板５１と、防塵用のキャップガラス５２と、接合層５３と、発光／受光部５４とを含んでいる。
キャップガラス５２を固定するための接合層５３は、第五素子５上の発光／受光部５４以外の領域に設けられている。この接合層５３としては、イメージセンサーのキャップガラス用には、エポキシ、アクリル、イミドなどの樹脂性の接着材料が用いられる。積層する素子の耐熱温度上限が高い場合には、低融点の金属もしくは合金、ガラスなども使用可能である。なお、採用する材料が、第五素子５の使用波長に対して十分な透過性を有する場合は、接合層５３を第五素子５上の全面に形成することができる。
キャップガラス５２は、接合層５３を介して、第五素子５上に固定されている。キャップガラス５２の材質は、第五素子５の光学特性を損なわず、その使用波長に対して優れた透過性を有する必要がある。従って、採用される第五素子５の使用波長に応じて、選択される。
【００２６】
次に、図１に示した積層型光学素子パッケージの製造方法について説明する。
まず、第一素子１に対して貫通再配線を形成する。第一素子１は、個片でもウェハ状でも構わない。次に、第一素子１上に第二素子２を表面実装する。更に、キャビティ８１形成および貫通配線６１形成済みのインターポーザー６を第一素子１上に表面実装する。その後、貫通再配線を形成した第三素子３をインターポーザー６上に搭載する。続いて、第三素子３表面に第四素子４ａ，４ｂを実装する。その後、キャビティ８２形成および貫通配線７１形成済みのインターポーザー７を第三素子３上に搭載する。最後に、キャップガラス５２が搭載済みであり、貫通再配線が実施済みの第五素子５を、インターポーザー７上に搭載する。このような順序を踏むことで、ビルドアップ型の積層構造を得ることができる。
但し、本発明の積層型光学素子パッケージの構成は、上述の積載順序の制約を受けるものではない。例えば、第一素子１上に第二素子２を表面実装した後、その上層を予め積層しておいたものを、その第二素子２上に搭載するような製造方法でもよい。
【００２７】
図２は、通気孔を有するインターポーザーの平面方向断面図である。
同図においては、インターポーザー６は、キャビティ８１内部と外気とを連通する通気孔６２が設けられている。但し、貫通再配線に支障のない限りにおいてである。このような通気孔６２を設けることで、キャビティ８１の内部に搭載した第二素子２の動作に伴って発生した熱を、速やかに外部へ放出することが可能となる。従って、素子埋め込み基板で問題であった素子の放熱不良を改善することができる。
【００２８】
図３は、本発明の積層型光学素子パッケージの他の実施形態の断面図である。この実施形態においては、第四素子４と第五素子５とが、インターポーザー７内に形成した貫通配線７２を介して電気的に接続されている。この点が図１の実施形態と異なる点であり、他は同一であるので説明を省略する。かかる構成によれば、二素子間の電気接続のみならず、三素子以上の素子間での電気接続が可能となる。
【００２９】
図４は、本発明の積層型光学素子パッケージの更に他の実施形態の断面図である。この実施形態においては、第四素子ごとにキャビティを設けている。すなわち、第四素子４ａは、キャビティ８２ａに収容され、第四素子４ｂは、キャビティ８２ｂに収容されている。この点が図１の実施形態と異なる点であり、他は同一であるので説明を省略する。
【００３０】
図５は、本発明の積層型光学素子パッケージの更に他の実施形態の断面図である。この実施形態においては、積層体最下層にインターポーザー６Ａを敷き、そのインターポーザー６Ａの寸法は、最大寸法を有する素子の寸法よりも大きくしている。
【００３１】
ところで、素子積層数が多くなると、貫通配線により最下層の素子の表面に引き回される端子数も多くなり、最下層素子の面積では全ての端子に対する再配線ができなくなる可能性がある。そこで、構造内上層に搭載した素子からの貫通配線は、素子寸法より大きなインターポーザーの素子寸法外で引き回し、最下層インターポーザーにおいても素子寸法外で端子を形成する（ファンアウトさせる）。このような構造を採用することで、積層体の多端子化に対応可能となる。積層体の平面寸法は、チップサイズよりも大きくなるが、積層体を２つに分割してそれぞれを実装基板上に実装する場合と比較すると、実装面積は節約することができる。
【００３２】
この構造の実現においては、素子からの再配線を素子寸法外に取り出す際に、素子とインターポーザー、もしくは素子と絶縁層との間に空隙もしくは段差が生じる可能性がある。これは構造形成時の位置ずれや、構造形成後の構成材料の熱膨張係数のミスマッチによりもたらされる。かかる状況では空隙上の配線が断線する危険がある。この問題に対しては、配線形成方法としてインクジェットやディスペンスなどの手法を用いることで、かかる危険を最小限に止めることが可能となる。これらの手法を用いる場合の配線材料としては、銅（Ｃｕ）や銀（Ａｇ）が一般的で好適であるが、これに限られることはなく、他の材料でもよい。
【００３３】
以上の説明の通り、本発明の実施形態によれば、インターポーザーを介して半導体チップを積層し、最上段に大きなチップサイズの光学素子を設置した光学素子パッケージを提供できる。
【産業上の利用可能性】
【００３４】
本発明の積層型光学素子パッケージは、イメージセンサーなどの受光デバイスや発光ダイオードのような発光デバイスのパッケージに適用できる。
【符号の説明】
【００３５】
１  第一素子、１１  シリコン基板、１２  第一絶縁層、１３  第二絶縁層、１４  第一導体層、１５  第二導体層、１６  第三導体層、２  第二素子、３  第三素子、４ａ，４ｂ  第四素子、５  第五素子、５１  シリコン基板、５２  キャップガラス、５３  接合層、５４  発光／受光部、６  インターポーザー、６２  通気孔、７  インターポーザー、８１〜８３  キャビティ、９１〜９３  はんだバンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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