(57)【要約】【課題】メモリセルのトランジスタの配置効率が高い不揮発性半導体記憶装置を提供する。【解決手段】このＭＲＡＭでは、各メモリセルＭＣのアクセストランジスタを２つのトランジスタＱＡ，ＱＢに分割し、トランジスタＱＡ，ＱＢのゲートをそれぞれワード線ＷＬＡ，ＷＬＢに接続し、奇数番のメモリブロックＭＢのワード線ＷＬＡ，ＷＬＢを主ワード線ＭＷＬＡに接続し、偶数番のメモリブロックＭＢのワード線ＷＬＡ，ＷＬＢを主ワード線ＭＷＬＢに接続する。したがって、メモリセルＭＣのトランジスタの配置効率を高めることができる。【選択図】図２
2012014810.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置であって、
複数のメモリブロックを備え、
各メモリブロックは、複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数組の第１および第２のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線とを含み、
各メモリセルは、
その第１の電極が対応のビット線に接続され、抵抗値のレベル変化によってデータ信号を記憶する抵抗体記憶素子と、
それらのゲートがそれぞれ対応の第１および第２のワード線に接続され、それらのドレインがともに前記抵抗体記憶素子の第２の電極に接続され、それらのソースがともに基準電圧を受ける第１および第２のトランジスタとを有し、
さらに、それぞれ前記複数行に対応して前記複数のメモリブロックに共通に設けられた複数組の第１および第２の主ワード線を備え、
各第１の主ワード線は各奇数番のメモリブロックの対応の第１および第２のワード線に接続され、各第２の主ワード線は各偶数番のメモリブロックの対応の第１および第２のワード線に接続されている、不揮発性半導体記憶装置。
【請求項２】
ある行の第１および第２の主ワード線はそれぞれ第１および第２のダミー主ワード線として使用され、その行の各メモリセルは第１の論理のデータ信号を記憶した第１のダミーメモリセルと第２の論理のデータ信号を記憶した第２のダミーメモリセルとのうちのいずれか一方のダミーメモリセルとして使用され、
残りの各行の第１および第２の主ワード線はそれぞれ前記第２および第１のダミー主ワード線と対をなし、
さらに、アドレス信号に従って、前記複数組の第１および第２の主ワード線のうちのいずれか１本の主ワード線と、その主ワード線と対をなすダミー主ワード線とを選択するデコーダと、
前記デコーダによって選択されたダミー主ワード線に接続された第１および第２のダミーメモリセルを用いて、前記デコーダによって選択された主ワード線に接続されたメモリセルのデータ信号を読み出す読出回路とを備える、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
同じ組の第１および第２のワード線は、両端同士が接続されてリング状に形成され、
リング状に形成された第１および第２のワード線の両端部が対応の主ワード線に接続されている、請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数組の第１および第２のワード線は半導体基板の表面に形成され、
前記半導体基板の表面には、前記複数組の第１および第２のワード線をマスクとして帯状の不純物領域が各列に対応して形成され、
同じ行の第１および第２のワード線の間の不純物領域は同じメモリセルの第１および第２のトランジスタのドレインとして使用され、
隣接する２つの行の間の不純物領域は、一方の行のメモリセルの第１のトランジスタと他方の行のメモリセルの第２のトランジスタのソースとして使用されている、請求項１から請求項３までのいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は不揮発性半導体記憶装置に関し、特に、抵抗値のレベル変化によってデータ信号を記憶する抵抗体記憶素子を備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、電源電圧が遮断されても記憶データを保持することができ、待機状態時において電源電圧を供給する必要がない。このため、低消費電力であることが要求される携帯機器において広く用いられている。
【０００３】
このような不揮発性半導体記憶装置の１つに、磁気抵抗効果を利用してデータを記憶するＭＲＡＭ（Magnetic Random Access Memory）がある。また、ＭＲＡＭの１つに、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するトンネル磁気抵抗素子を用いたものがある（たとえば、非特許文献１参照）。
【０００４】
このＭＲＡＭは、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数組の第１および第２のワード線と、それぞれ複数列に対応して設けられた複数のビット線とを備える。各メモリセルは、トンネル磁気抵抗素子およびトランジスタを含む。奇数番の列のメモリセルのトンネル磁気抵抗素子の一方電極は対応のビット線に接続され、その他方電極はトランジスタを介して接地され、トランジスタのゲートは第１のワード線に接続される。偶数番の列のメモリセルのトンネル磁気抵抗素子の一方電極は対応のビット線に接続され、その他方電極はトランジスタを介して接地され、トランジスタのゲートは第２のワード線に接続される。
【０００５】
複数行のうちの１つの行の第１および第２のワード線は、それぞれ第１および第２のダミーワード線として使用される。第１および第２のダミーワード線は、それぞれ正規の行の第２および第１のワード線と対をなしている。ダミーワード線に対応する複数のメモリセルの各々は、データ信号「０」を記憶した低抵抗状態の第１のダミーメモリセル、またはデータ信号「１」を記憶した高抵抗状態の第２のダミーメモリセルとして使用される。
【０００６】
読出動作時は、複数組の第１および第２のワード線のいずれかのワード線と、そのワード線と対をなすダミーワード線とが選択され、選択されたダミーワード線に接続された第１および第２のダミーメモリセルを用いて、選択されたワード線に接続されたメモリセルのデータ信号が読み出される。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】2004 Symposium on VLSI Circuits Digest of Technical Papers p.450-453 A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、非特許文献１のＭＲＡＭでは、各行に対応して第１および第２のワード線が設けられ、奇数番の列のトランジスタのゲートは第１のワード線に接続され、偶数番の列のトランジスタのゲートは第２のワード線に接続されていたので、トランジスタの配置効率が低いと言う問題があった。
【０００９】
トランジスタの配置の効率が低いと、トランジスタのゲート幅が減少し、トランジスタのオン抵抗値が増大する。トランジスタのオン抵抗値が増大すると、メモリセルの高抵抗状態時の抵抗値と低抵抗状態時の抵抗値との比が低下し、読出速度、読出マージンなどの読出特性が劣化する。また、書込電流のマージンが低下する。
【００１０】
それゆえに、この発明の主たる目的は、メモリセルのトランジスタの配置効率が高い不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１１】
この発明に係る不揮発性半導体記憶装置は、複数のメモリブロックを備え、各メモリブロックは、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数組の第１および第２のワード線と、それぞれ複数列に対応して設けられた複数のビット線とを含む。各メモリセルは、その第１の電極が対応のビット線に接続され、抵抗値のレベル変化によってデータ信号を記憶する抵抗体記憶素子と、それらのゲートがそれぞれ対応の第１および第２のワード線に接続され、それらのドレインがともに抵抗体記憶素子の第２の電極に接続され、それらのソースがともに基準電圧を受ける第１および第２のトランジスタとを有する。この不揮発性半導体記憶装置は、さらに、それぞれ複数行に対応して複数のメモリブロックに共通に設けられた複数組の第１および第２の主ワード線を備える。各第１の主ワード線は各奇数番のメモリブロックの対応の第１および第２のワード線に接続され、各第２の主ワード線は各偶数番のメモリブロックの対応の第１および第２のワード線に接続される。
【発明の効果】
【００１２】
この発明に係る不揮発性半導体記憶装置では、各メモリセルのトランジスタを第１および第２のトランジスタに分割し、第１および第２のトランジスタのゲートをそれぞれ第１および第２のワード線に接続し、各奇数番のメモリブロックの第１および第２のワード線を第１の主ワード線に接続し、各偶数番のメモリブロックの第１および第２のワード線を第２の主ワード線に接続する。したがって、メモリセルのトランジスタの配置効率を高めることができる。
【図面の簡単な説明】
【００１３】
【図１】この発明の一実施の形態によるＭＲＡＭの構成を示すブロック図である。
【図２】図１に示したメモリアレイの構成を示す図である。
【図３】図１に示したメモリアレイの構成を示す他の図である。
【図４】図２に示したメモリセルの構成を示す回路図である。
【図５】図４に示したメモリセルのデータ書込方法を示す図である。
【図６】図５に示したトンネル磁気抵抗素子の特性を示す図である。
【図７】図４に示したメモリセルのデータ読出方法を示す図である。
【図８】図１に示した書込／読出回路の要部を示す回路ブロック図である。
【図９】図８に示したセンスアンプの構成を示す回路図である。
【図１０】図２に示したメモリアレイのレイアウトを示す図である。
【図１１】図２に示したメモリアレイのレイアウトを示す他の図である。
【図１２】図１１のＡ−Ａ線断面およびＢ−Ｂ線断面を示す図である。
【発明を実施するための形態】
【００１４】
図１は、この発明の一実施の形態によるＭＲＡＭの構成を示すブロック図である。図１において、このＭＲＡＭは、メモリアレイＭＡ、行デコーダ１、列デコーダ２、書込／読出回路３、および制御回路４を備える。
【００１５】
メモリアレイＭＡは、図１および図２に示すように、ｎ＋１個（ただし、ｎは自然数である）のメモリブロックＭＢ０〜ＭＢｎを含む。各メモリブロックＭＢは、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数組のワード線ＷＬＡ，ＷＬＢと、それぞれ複数列に対応して設けられた複数のビット線ＢＬと、それぞれ複数列に対応して設けられた複数のソース線ＳＬとを含む。
【００１６】
また、メモリブロックＭＢ１〜ＭＢ（ｎ−１）は、図３に示すように、それぞれ２つのサブブロックＭＢ１Ｌ，ＭＢＲ；ＭＢ２Ｌ，ＭＢ２Ｒ；…；ＭＢ（ｎ−１）Ｌ，ＭＢ（ｎ−１）Ｒに分割されている。両端のメモリブロックＭＢ０，ＭＢｎは、それぞれ１つのサブブロックＭＢ０Ｒ，ＭＢｎＬを含む。サブブロックＭＢ０Ｒ〜ＭＢｎＬの各々は、４本のビット線ＢＬ（すなわち４つのメモリセル列）を含む。
【００１７】
各メモリセルＭＣは、図４に示すように、トンネル磁気抵抗素子ＴＭＲおよび２つのアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＱＡ，ＱＢを含む。トンネル磁気抵抗素子ＴＭＲは、磁気的にデータ信号を記憶する素子である。トンネル磁気抵抗素子ＴＭＲの第１の電極は、対応のビット線に接続される。トランジスタＱＡ，ＱＢのゲートはそれぞれ対応のワード線ＷＬＡ，ＷＬＢに接続され、それらのドレインはともにトンネル磁気抵抗素子ＴＭＲの第２の電極に接続され、それらのソースはともに対応のソース線ＳＬに接続される。各ソース線ＳＬは、接地電圧（基準電圧）ＶＳＳを受ける。
【００１８】
ワード線ＷＬＡ，ＷＬＢは、対応のメモリセルＭＣのトランジスタＱＡ，ＱＢをオンまたはオフさせるために用いられる。ビット線ＢＬは、対応のメモリセルＭＣのデータ信号の書込および読出に使用される。
【００１９】
図２に戻って、同じメモリブロックＭＢの同じ行のワード線ＷＬＡ，ＷＬＢは、互いに接続されている。複数のメモリブロックＭＢ０〜ＭＢｎは、ワード線ＷＬＡ，ＷＬＢの延在する方向に配列されている。
【００２０】
このＭＲＡＭは、さらに、複数のメモリブロックＭＢ０〜ＭＢｎを縦断するように設けられた複数のディジット線ＤＬおよび複数の主ワード線ＭＷＬＡ，ＭＷＬＢを備える。複数のディジット線ＤＬは、それぞれ複数行に対応して設けられる。各ディジット線ＤＬは、対応の行のメモリセルＭＣのデータ信号の書込に使用される。
【００２１】
複数の主ワード線ＭＷＬＡは、それぞれ複数行に対応して設けられる。各主ワード線ＷＬＡは、複数のメモリブロックＭＢ０〜ＭＢｎのうちの奇数番のメモリブロックＭＢ１，ＭＢ３，…の対応のワード線ＷＬＡ，ＷＬＢに接続される。複数の主ワード線ＭＷＬＢは、それぞれ複数行に対応して設けられる。各主ワード線ＷＬＢは、複数のメモリブロックＭＢ０〜ＭＢｎのうちの偶数番のメモリブロックＭＢ０，ＭＢ２，…の対応のワード線ＷＬＡ，ＷＬＢに接続される。
【００２２】
複数行のうちの１つの行（図２では、上端の行）の主ワード線ＭＷＬＡ，ＭＷＬＢはそれぞれダミー主ワード線ＤＭＷＬＡ，ＤＭＷＬＢとして使用される。また、その行のワード線ＷＬＡ，ＷＬＢはそれぞれダミーワード線ＤＷＬＡ，ＤＷＬＢとして使用され、その行のメモリセルＭＣはダミーメモリセルＤＭＣとして使用される。また、その行のディジット線ＤＬは、ダミーディジット線ＤＤＬとして使用される。
【００２３】
サブブロックＭＢ０Ｒ〜ＭＢｎＬの各々において、４つのダミーメモリセルＤＭＣは予め２つずつグループ化されている。各グループに属する２つのダミーメモリセルＤＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値は、それぞれ高値ＲＨおよび低値ＲＬに設定されている。したがって、それらの２つのダミーメモリセルＤＭＣの並列接続体の抵抗値は、トンネル磁気抵抗素子ＴＭＲの抵抗値の高値ＲＨと低値ＲＬとの平均値となる。これをデータ読出に利用する。
【００２４】
残りの各行の主ワード線ＷＬＡ，ＷＬＢは、それぞれダミー主ワード線ＤＭＷＬＢ，ＤＭＷＬＢと対をなしている。複数の主ワード線ＭＷＬＡ，ＭＷＬＢのうちのいずれか１本の主ワード線ＭＷＬと、その主ワード線ＭＷＬと対をなすダミー主ワード線ＤＭＷＬとが選択され、選択されたダミー主ワード線ＤＭＷＬに接続された選択された４つのダミーメモリセルＤＭＣを用いて、選択された主ワード線ＭＷＬに接続された選択された４つのメモリセルＭＣのデータ信号が読み出される。
【００２５】
図５は、メモリセルＭＣの構成およびデータ書込方法を模式的に示す図である。図５において、トンネル磁気抵抗素子ＴＭＲは、電極ＥＬとビット線ＢＬの間に積層された固定磁化膜ＦＬ、トンネル絶縁膜ＴＢおよび自由磁化膜ＶＬを含む。固定磁化膜ＦＬおよび自由磁化膜ＶＬの各々は、強磁性体膜で構成されている。固定磁化膜ＦＬの磁化方向は一方方向に固定されている。自由磁化膜ＶＬの磁化方向は、一方方向および他方方向のうちのいずれかの方向に書込まれる。固定磁化膜ＦＬおよび自由磁化膜ＶＬの磁化方向が同一である場合はトンネル磁気抵抗素子ＴＭＲの抵抗値は比較的低い値になり、両者の磁化方向が逆である場合はトンネル磁気抵抗素子ＴＭＲの電気抵抗値は比較的高い値になる。トンネル磁気抵抗素子ＴＭＲの２段階の抵抗値は、たとえばデータ０，１にそれぞれ対応付けられる。
【００２６】
データ書込時は、図５に示すように、ワード線ＷＬ（ＷＬＡ，ＷＬＢ）が非選択レベルの「Ｌ」レベルにされてアクセストランジスタＱ（ＱＡ，ＱＢ）が非導通状態にされ、ビット線ＢＬおよびディジット線ＤＬの各々に書込電流が流される。自由磁化膜ＶＬの磁化方向は、ビット線ＢＬおよびディジット線ＤＬに流れる書込電流の方向の組合せによって決定される。
【００２７】
図６は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を示す図である。図６を参照して、横軸で示される磁界Ｈｘは、ディジット線ＤＬを流れるデータ書込電流によって生じる磁界Ｈ（ＤＬ）を示している。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）を示している。
【００２８】
自由磁化膜ＶＬに記憶される磁界方向は、磁界Ｈ（ＤＬ）とＨ（ＢＬ）の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化膜ＶＬに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ディジット線ＤＬとビット線ＢＬとの両方に電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００２９】
データ読出時は、図７に示すように、ワード線ＷＬ（ＷＬＡ，ＷＬＢ）が選択レベルの「Ｈ」レベルにされてアクセストランジスタＱ（ＱＡ，ＱＢ）が導通し、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＱ（ＱＡ，ＱＢ）を介してソース線ＳＬ（接地電圧ＶＳＳのライン）に電流Ｉｓが流れる。この電流Ｉｓの値は、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じて変化する。したがって、この電流Ｉｓの値を検知することにより、トンネル磁気抵抗素子ＴＭＲの記憶データを読み出すことができる。
【００３０】
図１に戻って、行デコーダ１は、行アドレス信号ＲＡに従って、複数行のうちのいずれかの行の主ワード線ＭＷＬおよびディジット線ＤＬと、その主ワード線ＭＷＬと対をなすダミー主ワード線ＤＭＷＬとを選択する。また、行デコーダ１は、データ書込時は、選択したディジット線ＤＬに書込電流を流し、データ読出時は、選択した主ワード線ＭＷＬおよびダミー主ワード線ＤＭＷＬの各々を選択レベルの「Ｈ」レベルに立上げる。列デコーダ２は、列アドレス信号ＣＡに従って、複数のサブブロックＭＢ０Ｒ〜ＭＢｎＬのうちのいずれかのサブブロックを選択する。
【００３１】
書込／読出回路３は、データ書込時は、外部から与えられた書込データ信号Ｄ０〜Ｄ３に従って、列デコーダ２によって選択されたサブブロックに属する４本のビット線ＢＬの各々に書込電流を流し、４個のメモリセルＭＣの各々にデータ信号を書込む。
【００３２】
また、書込／読出回路３は、データ読出時は、行デコーダ１によって選択された主ワード線ＭＷＬに対応し、かつ列デコーダ５によって選択されたサブブロックに属する４本のビット線ＢＬに流れる電流に基づいて、選択された４つのメモリセルＭＣのデータ信号Ｑ０〜Ｑ３を読み出す。そのとき書込／読出回路３は、行デコーダ１によって選択されたダミー主ワード線ＤＭＷＬに対応し、かつ列デコーダ５によって選択されたサブブロックに隣接するサブブロックに属する４本のビット線ＢＬに流れる電流に基づいて、選択されたメモリセルＭＣのデータ信号を読み出すための参照電流を生成する。制御回路７は、外部コマンド信号ＣＭＤに従ってＭＲＡＭ全体を制御する。
【００３３】
図８は、書込／読出回路３のデータ読出に関連する部分を示すブロック図である。図８において、書込／読出回路３は、４つのセンスアンプＳＡ０〜ＳＡ３とプリチャージ回路５を含む。
【００３４】
センスアンプＳＡ０〜ＳＡ４の一方入力ノードは、列選択回路(図示せず)により、行デコーダ１によって選択された主ワード線（たとえばＭＷＬＡ）に対応し、かつ列デコーダ５によって選択されたサブブロック（たとえばＭＢ０Ｒ）に属する４本のビット線（ＢＬ０〜ＢＬ３とする）にそれぞれ接続される。
【００３５】
また、センスアンプＳＡ０〜ＳＡ４の他方入力ノードは、列選択回路(図示せず)により、行デコーダ１によって選択されたダミー主ワード線（この場合はＤＭＷＬＢ）に対応し、かつ列デコーダ５によって選択されたサブブロックＭＢＲに隣接するサブブロック（この場合はＭＢ１Ｌ）に属する４本のビット線（ＤＢＬ０〜ＤＢＬ３とする）にそれぞれ接続される。センスアンプＳＡ０とＳＡ１の他方入力ノードは、互いに接続されている。センスアンプＳＡ２とＳＡ３の他方入力ノードは、互いに接続されている。
【００３６】
センスアンプＳＡ０は、図９に示すように、アンプ１０、ＰチャネルＭＯＳトランジスタ１１〜１７、およびＮチャネルＭＯＳトランジスタ１８〜２４を含む。ＰチャネルＭＯＳトランジスタ１１は、電源電圧ＶＤＤのラインとノードＮ１１との間に接続され、そのゲートはセンスアンプ活性化信号／ＳＥを受ける。トランジスタ１２，１８は、ノードＮ１１と一方入力ノードＮ１との間に直列接続される。トランジスタ１３，１９は、ノードＮ１１と他方入力ノードＮ２との間に直列接続される。トランジスタ１８，１９のゲートは、ともに参照電圧ＶＲを受ける。トランジスタ１８，１９は、それぞれノードＮ１，Ｎ２に一定の電圧を印加する定電圧源を構成する。ノードＮ１，Ｎ２の各々には、参照電圧ＶＲよりもトランジスタ１８，１９のしきい値電圧だけ低い一定の電圧ＶＣが印加される。
【００３７】
トランジスタ１４と２０、トランジスタ１５と２１、トランジスタ１６と２３、トランジスタ１７と２２は、それぞれ電源電圧ＶＤＤのラインとノードＮ２４との間に直列接続される。トランジスタ１２，１４，１６のゲートは、ともにトランジスタ１２のドレインに接続される。トランジスタ１３，１５，１７のゲートは、ともにトランジスタ１３のドレインに接続される。トランジスタ２０，２２のゲートは、ともにトランジスタ２０のドレイン（ノードＮ１４）に接続される。トランジスタ２１，２３のゲートは、ともにトランジスタ２１のドレイン（ノードＮ１５）に接続される。トランジスタ２４は、ノードＮ２４と接地電圧ＶＳＳのラインとの間に接続され、そのゲートはセンスアンプ活性化信号／ＳＥの反転信号ＳＥを受ける。アンプ１０は、ノードＮ１５，Ｎ１４間の電位差を増幅してデータ信号Ｄ０を出力する。
【００３８】
センスアンプＳＡ０の一方入力ノードＮ１と接地電圧ＶＳＳのラインとの間には、選択されたビット線ＢＬ０と選択されたメモリセルＭＣ０が接続されている。メモリセルＭＣ０には、データ信号「０」または「１」が書き込まれている。メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値は、書込データ信号に応じて高値ＲＨまたは低値ＲＬに設定されている。ノードＮ１から接地電圧ＶＳＳのラインに流出する電流Ｉ１は、ＶＣ／ＲＨ＝ＶＣ（１／ＲＨ＋１／ＲＨ）／２またはＶＣ／ＲＬ=ＶＣ（１／ＲＬ＋１／ＲＬ）／２となる。
【００３９】
また、センスアンプＳＡ０の他方入力ノードＮ２と接地電圧ＶＳＳのラインとの間には、選択されたダミービット線ＢＬ０およびダミーメモリセルＤＭＣ０が接続されるとともに、選択されたダミービット線ＢＬ１およびダミーメモリセルＤＭＣ１が接続されている。ダミーメモリセルＤＭＣ０には、データ信号「０」が書き込まれている。ダミーメモリセルＤＭＣ０のトンネル磁気抵抗素子ＴＭＲの抵抗値は低値ＲＬに設定されている。ダミーメモリセルＤＭＣ１には、データ信号「１」が書き込まれている。ダミーメモリセルＤＭＣ１のトンネル磁気抵抗素子ＴＭＲの抵抗値は高値ＲＨに設定されている。ノードＮ２から接地電圧ＶＳＳのラインに流出する電流Ｉ２は、ＶＣ（１／ＲＨ＋１／ＲＬ）／２となる。ここで、電流Ｉ２がＶＣ（１／ＲＨ＋１／ＲＬ）の２分の１となるのは、センスアンプＳＡ１からも同じ値の電流が供給されるからである。
【００４０】
したがって、メモリセルＭＣ０のトンネル磁気抵抗素子ＴＭＲの抵抗値が高値ＲＨに設定されている場合はＩ１＜Ｉ２となり、メモリセルＭＣ０のトンネル磁気抵抗素子ＴＭＲの抵抗値が低値ＲＬに設定されている場合はＩ１＞Ｉ２となる。よって、電流Ｉ１，Ｉ２の大小関係を検出することにより、メモリセルＭＣ０の記憶データを読み出すことができる。
【００４１】
次に、プリチャージ回路５およびセンスアンプＳＡ０の動作について説明する。まず、プリチャージ回路５によって入力ノードＮ１，Ｎ２が電源電圧ＶＤＤに充電される。プリチャージが終了した後、センスアンプ活性化信号／ＳＥが活性化レベルの「Ｌ」レベルに立ち下げられ、トランジスタ１１，２４がオンする。
【００４２】
Ｉ１＜Ｉ２の場合は、トランジスタ１２，１４，２０に流れる電流がトランジスタ１３，１５，２１に流れる電流よりも小さくなり、ノードＮ１４の電圧がノードＮ１５の電圧よりも低くなり、データ信号Ｄ０は「Ｈ」レベル（１）になる。逆に、Ｉ１＞Ｉ２の場合は、トランジスタ１２，１４，２０に流れる電流がトランジスタ１３，１５，２１に流れる電流よりも大きくなり、ノードＮ１４の電圧がノードＮ１５の電圧よりも高くなり、データ信号Ｄ０は「Ｌ」レベル（０）になる。他のセンスアンプＳＡ１〜ＳＡ３の構成および動作は、センスアンプＳＡ０と同じであるので、その説明は繰り返さない。
【００４３】
図１０は、メモリアレイＭＡの要部のレイアウトを示す図である。図１０では、メモリブロックＭＢ１のうちの２つのメモリセル行が示されている。図１１は、図１０の要部の拡大図である。図１１では、図面および説明の簡単化のため、メモリブロックＭＢ１のメモリセル行は１つのメモリセルＭＣのみを含むように図示されている。図１２は、図１１のＡ−Ａ線断面およびＢ−Ｂ線断面を示す図である。
【００４４】
図１０〜図１２を参照して、シリコン基板の表面において、各メモリブロックＭＢの各行に対応してＸ方向に延在するワード線ＷＬＡ，ＷＬＢが所定の間隔で形成される。ワード線ＷＬＡ，ＷＬＢの両端は互いに接続されており、ワード線ＷＬＡ，ＷＬＢはリング状に形成されている。
【００４５】
また、シリコン基板の表面においてワード線ＷＬＡ，ＷＬＢをマスクとして、各メモリブロックＭＢの各列に対応してＹ方向に延在する帯状の不純物領域３１が形成される。各不純物領域３１のうちの同じ行のワード線ＷＬＡ，ＷＬＢの間の領域は、同じメモリセルＭＣのトランジスタＱＡ，ＱＢのドレインＤとして使用される。各不純物領域３１のうちの隣接する２つの行の間の領域において、隣接するワード線ＷＬＡ，ＷＬＢの間の領域は、隣接する２つのメモリセルＭＣのトランジスタＱＡ，ＱＢのソースＳとして使用される。したがって、トランジスタＱＡ，ＱＢを隙間無く配置できるので、トランジスタＱＡ，ＱＢの配置効率が高くなる。
【００４６】
各メモリブロックＭＢの各列に対応して、不純物領域３１の図１０および図１１中の左端の上方に、Ｙ方向に延在するソース線ＳＬが第１メタル配線層を用いて形成される。ソース線ＳＬは、コンタクトホールＣＨを介してトランジスタＱＡ，ＱＢのソースＳに接続される。
【００４７】
各メモリセルＭＣの領域において、トランジスタＱＡ，ＱＢのドレインＤの上方に、Ｙ方向に延在する電極３２が第１メタル配線層を用いて形成される。電極３２は、コンタクトホールＣＨを介してトランジスタＱＡ，ＱＢのドレインＤに接続される。
【００４８】
各メモリブロックＭＢの各行において、ワード線ＷＬＡ，ＷＬＢの端部の上方にＹ方向に延在する電極３３が第１メタル配線層を用いて形成される。奇数番のメモリブロックＭＢ１の電極３３の端部は、図１０および図１１中の上側に突出している。偶数番のメモリブロックＭＢ０，ＭＢ２の電極３３の端部は、図１０および図１１中の下側に突出している。各電極３３は、コンタクトホールＣＨを介して対応のワード線ＷＬＡ，ＷＬＢの端部に接続されている。
【００４９】
複数のメモリブロックＭＢ０〜ＭＢｎに共通に、各行に対応してＸ方向に延在する主ワード線ＭＷＬＡ，ＭＷＬＢが第２メタル配線層を用いて所定の間隔で形成される。主ワード線ＭＷＬＡ，ＭＷＬＢの間隔は、ワード線ＷＬＡ，ＷＬＢの間隔よりも若干大きい。主ワード線ＭＷＬＡは、スルーホールＴＨを介して奇数番のメモリブロックＭＢ１の電極３３の端部に接続されている。主ワード線ＭＷＬＢは、スルーホールＴＨを介して偶数番のメモリブロックＭＢ０，ＭＢ２の電極３３の他方端部に接続されている。
【００５０】
したがって、主ワード線ＭＷＬＡは奇数番のメモリブロックＭＢ１のワード線ＷＬＡ，ＷＬＢの両端に接続され、主ワード線ＭＷＬＡは偶数番のメモリブロックＭＢ０，ＭＢ２のワード線ＷＬＡ，ＷＬＢ両端に接続されている。これにより、ワード線ＷＬＡ，ＷＬＢの抵抗値を低減することができ、読出動作を高速に行なうことができる。
【００５１】
各メモリセルＭＣの領域において、電極３２の上方に、Ｘ方向に延在する電極３４が第２メタル配線層を用いて形成される。各電極３４は、スルーホールＴＨを介して対応の電極３２に接続される。
【００５２】
複数のメモリブロックＭＢ０〜ＭＢｎに共通に、各行に対応してＸ方向に延在するディジット線ＤＬが第３メタル配線層を用いて形成される。ディジット線ＤＬは、隣接する２つの行の間の領域に形成され、図１０および図１１中の上側の行に対応して設けられる。
【００５３】
各メモリセルＭＣの領域において、電極３４の上方に、Ｘ方向に延在する電極３５が第３メタル配線層を用いて形成される。各電極３５は、スルーホールＴＨを介して対応の電極３４に接続される。
【００５４】
各メモリセルＭＣの領域において、電極３５およびディジット線ＤＬの上方に、Ｙ方向に延在する電極ＥＬが第４メタル配線層を用いて形成される。電極ＥＬの一方端部は電極３５の上方に形成され、電極ＥＬの他方端部はディジット線ＤＬの上方に形成されている。各電極ＥＬの一方端部は、スルーホールＴＨを介して対応の電極３５に接続される。各電極ＥＬの他方端部の上にトンネル磁気抵抗素子ＴＭＲが形成される。
【００５５】
各メモリブロックＭＢの各列に対応して、トンネル磁気抵抗素子ＴＭＲの上に、Ｙ方向に延在するビット線ＢＬが第５メタル配線層を用いて形成される。各トンネル磁気抵抗素子ＴＭＲは、電極ＥＬとビット線ＢＬの間に接続される。なお、電極と配線の間などには、絶縁体が充填されている。
【００５６】
以上のように、この実施の形態では、各メモリセルＭＣのアクセストランジスタを２つのトランジスタＱＡ，ＱＢに分割し、トランジスタＱＡ，ＱＢのゲートをそれぞれワード線ＷＬＡ，ＷＬＢに接続する。また、奇数番のメモリブロックＭＢのワード線ＷＬＡ，ＷＬＢを主ワード線ＭＷＬＡに接続し、偶数番のメモリブロックＭＢのワード線ＷＬＡ，ＷＬＢを主ワード線ＭＷＬＢに接続する。したがって、トランジスタＱＡ，ＱＢを隙間無く配置することができ、トランジスタＱＡ，ＱＢの配置効率を高めることができる。
【００５７】
トランジスタＱＡ，ＱＢの配置効率を高めることができれば、トランジスタＱＡ，ＱＢのゲート幅を大きくして、トランジスタＱＡ，ＱＢのオン抵抗値を小さくすることができる。トランジスタＱＡ，ＱＢのオン抵抗値が小さくなると、メモリセルＭＣの高抵抗状態時の抵抗値と低抵抗状態時の抵抗値との比が高くなり、読出速度、読出マージンなどの読出特性が向上する。また、書込電流のマージンが大きくなる。
【００５８】
また、複数のサブブロックのうちの選択されたサブブロックの４つのメモリセルＭＣのデータ信号を、そのサブブロックに隣接するサブブロックの４つのダミーメモリセルＤＭＣを用いて読み出す。このとき、４つのメモリセルＭＣに接続された４本のビット線ＢＬと４つのダミーメモリセルＤＭＣに接続された４本のビット線ＢＬとが平行に配置されており、いわゆる折り返しビット線構成が実現されている。したがって、メモリセルＭＣに接続されたビット線ＢＬとダミーメモリセルＤＭＣに接続されたビット線ＢＬとに発生する同相ノイズをキャンセルすることができ、データを正確に読み出すことができる。
【００５９】
なお、この実施の形態では、主ワード線ＭＷＬＡとＭＷＬＢを同じメタル配線層で形成したが、主ワード線ＭＷＬＡとＭＷＬＢを異なるメタル配線層で形成してもよい。
【００６０】
また、この実施の形態では、本願発明が磁気的にデータ信号を記憶するトンネル磁気抵抗素子ＴＭＲを備えたＭＲＡＭに適用された場合について説明したが、これに限るものではなく、本願発明は抵抗値のレベル変化によってデータ信号を記憶する抵抗体記憶素子を備えた不揮発性半導体記憶装置に適用可能である。そのような不揮発性半導体記憶装置としては、たとえば、相変化に伴う抵抗値のレベル変化によってデータ信号を記憶する相変化素子を備えた相変化メモリがある。
【００６１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６２】
１  行デコーダ、２  列デコーダ、３  書込／読出回路、４  制御回路、ＭＡ  メモリアレイ、ＭＢ  メモリブロック、ＭＢ０Ｒ〜ＭＢｎＬ  サブブロック、ＭＣ  メモリセル、ＷＬＡ，ＷＬＢ  ワード線、ＢＬ  ビット線、ＭＷＬＡ，ＭＷＬＢ  主ワード線、ＤＬ  ディジット線、ＳＬ  ソース線、ＤＭＣ  ダミーメモリセル、ＤＷＬＡ，ＤＷＬＢ  ダミーワード線、ＤＭＷＬＡ，ＤＭＷＬＢ  ダミー主ワード線、ＤＤＬ  ダミーディジット線、ＱＡ，ＱＢ  アクセストランジスタ、ＴＭＲ  トンネル磁気抵抗素子、ＥＬ  電極、ＦＬ  固定磁化膜、ＴＢ  トンネル絶縁膜、ＶＬ  自由磁化膜、５  プリチャージ回路、ＳＡ  センスアンプ、１０  アンプ、１１〜１７  ＰチャネルＭＯＳトランジスタ、１８〜２４  ＮチャネルＭＯＳトランジスタ、３１  不純物領域、３２〜３５  電極、Ｄ  ドレイン、Ｓ  ソース、ＣＨ  コンタクトホール、ＴＨ  スルーホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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