(57)【要約】【課題】半導体記憶装置におけるパラレルテストの実施時には、使用できる端子の制限からメモリセルアレイに書き込むデータに対してビット単位でのデータマスクの実施は不可能であった。【解決手段】半導体記憶装置のパラレルテスト実施時は、ＷＲＩＴＥコマンドの発行に先立ちパラレルテスト専用のコマンドにより書き込みデータを専用のラッチ回路に保持しておく。そのため、ＷＲＩＴＥコマンド実行時にはデータ端子は使用されていない。そこで、パラレルテスト実施時のＷＲＩＴＥコマンド発行と共に書き込みデータに対するデータマスク信号を入力し、そのデータマスク信号を保持するラッチ回路を設ける。【選択図】図１
2012043516.tif 000002
【特許請求の範囲】
【請求項１】
データ端子から入力された書き込みデータを第１の信号に基づいてラッチする第１の保持回路と、
データ端子から入力され、前記書き込みデータの各ビットに対するデータマスク信号を第２の信号に基づいてラッチする第２の保持回路と、
前記第１の保持回路の出力するデータを、前記第２の信号を遅延させた第３の信号に基づきラッチし、メモリセルアレイと接続されたバスにデータ出力をする第３の保持回路と、
前記第２の保持回路の出力するデータを、前記第３の信号に基づきラッチし、メモリセルアレイに接続されたバスにデータマスク信号を出力する第４の保持回路と、
テスト時に、前記第１の保持回路へデータを入力するための第１のコマンドを受け付けると前記第１の信号を発行し、書き込みコマンドを受け付けると前記第２の信号を発行する、コマンド制御部と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記第１の保持回路に対する前記書き込みデータの入力は、前記第１のコマンド発行時のクロック信号と、前記第１のコマンド発行直後のクロック信号により行われる請求項１の半導体記憶装置。
【請求項３】
前記第２の保持回路に対する前記データマスク信号の入力は、書き込みコマンド発行時のクロック信号と、前記書き込みコマンド発行直後のクロック信号により行われる請求項２の半導体記憶装置。
【請求項４】
前記第３の保持回路から、前記書き込みデータをメモリセルアレイにおける最上位ビットを含む上位ビットデータとして出力し、その後、前記書き込みデータをメモリセルアレイにおける最下位ビットを含む下位ビットデータとして出力する請求項１から３いずれか一に記載の半導体記憶装置。
【請求項５】
前記第４の保持回路は、前記第３の保持回路から前記上位ビットデータ及び前記下位ビットデータの出力と同時に、前記上位ビットデータ及び前記下位ビットデータに対するデータマスク信号を出力する請求項４の半導体記憶装置。
【請求項６】
アドレス端子から前記上位ビットデータに対しデータマスクの実施・不実施を定める第４の信号と、アドレス端子から前記下位ビットデータに対しデータマスクの実施・不実施を定める第５の信号と、を生成する請求項４又は５の半導体記憶装置。
【請求項７】
前記第４の信号及び第５の信号は、アドレス端子と、書き込みコマンド発行直後のクロック信号と、から生成する請求項６の半導体記憶装置。
【請求項８】
前記第１の保持回路は前記第２の信号に基づきデータをラッチし、前記第２の保持回路は前記第１の信号に基づきデータをラッチし、前記第３の信号は前記第１の信号を遅延させた信号である、請求項１から７いずれか一に記載の半導体記憶装置。
【請求項９】
外部から、テストモードの実行と、書き込みデータに対するビット毎のデータマスクの実行と、が指示可能な請求項１から８いずれか一に記載の半導体記憶装置。
【請求項１０】
データの保持が可能な第１の保持回路及び第２の保持回路と、
前記第１の保持回路と接続され、メモリセルアレイと接続されたバスにデータの出力が可能な第３の保持回路と、
前記第２の保持回路と接続され、メモリセルアレイと接続されたバスにデータの出力が可能な第４の保持回路と、
を備える半導体記憶装置のテスト方法であって、
テスト時に、第１のコマンドの発行と同期してデータ端子から書き込みデータを入力し、第１の保持回路において前記書き込みデータをラッチする第１の工程と、
書き込みコマンドの発行と同期してデータ端子から前記書き込みデータに対するデータマスク信号を入力し、第２の保持回路において前記データマスク信号をラッチする第２の工程と、
前記第１の保持回路の出力を前記第３の保持回路で、前記第２の保持回路の出力を前記第４の保持回路で、それぞれラッチし、メモリセルアレイに接続されたバスに前記書き込みデータと前記データマスク信号を出力する第３の工程と、  
を含むことを特徴とする半導体記憶装置のテスト方法。
【請求項１１】
前記第３の工程は、前記書き込みデータ及び前記データマスク信号をメモリセルアレイにおける最上位ビットを含む上位ビットデータとして出力する工程と、
前記書き込みデータ及び前記データマスク信号をメモリセルアレイにおける最下位ビットを含む下位ビットデータとして出力する工程と、
を含む請求項１０の半導体記憶装置のテスト方法。
【請求項１２】
さらに、前記第３の工程は、アドレス端子から前記上位ビットデータに対しデータマスクの実施・不実施を定める工程と、
アドレス端子から前記下位ビットデータに対しデータマスクの実施・不実施を定める工程と
を含む請求項１１の半導体記憶装置のテスト方法。
【請求項１３】
前記第１の工程は、前記書き込みデータに代えて、前記データマスク信号を入力し、前記第２の保持回路において前記データマスク信号をラッチし、
前記第２の工程は、前記データマスク信号に代えて、前記書き込みデータを入力し、前記第１の保持回路において前記書き込みデータをラッチする請求項１０から１２いずれか一に記載の半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びそのテスト方法に関する。特に、ビット単位でデータマスクが可能なテストモードを有する半導体記憶装置に関する。
【背景技術】
【０００２】
通常、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）等の半導体記憶装置の量産時には、半導体記憶装置のウェーハソート工程（Ｐ／Ｗ工程）や、高温・高電圧で半導体装置を所定時間動作させ初期不良品を検出するバーンイン工程といった試験が存在する。このような試験工程においては、半導体記憶装置は同時かつ大量に試験されることになる。このように、複数の半導体記憶装置が並列で試験（以後、パラレルテストと呼ぶ）されることから、通常の動作に使用する端子が試験用の端子として使用され、試験時のデータ入力やアドレス指定などが制限されている。
【０００３】
そのため、半導体記憶装置の試験時において、より効率的かつ短時間で試験が実施可能となるよう、様々な技術が開発されてきた。
【０００４】
例えば、特許文献１において、半導体記憶装置の試験時にデータマスク信号を無効とし、複数のメモリセルに同時にデータを書き込むことで、試験時間を短縮する技術が開示されている。
【０００５】
また、特許文献２においては、半導体記憶装置のデータラインにスイッチを設けた上で、動作時と試験時とでスイッチを切り替えることで試験時に必要とする端子数を削減する技術が開示されている。
【０００６】
さらに、特許文献３では、通常動作時のデータマスク信号と、試験時のデータマスク信号と、を切り替え回路により選択することで試験時においても入出力データのマスク機能を検査可能とする技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−００６３９８号公報
【特許文献２】特開２００１−２１００９５号公報
【特許文献３】特開２００２−１１７６９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下の分析は、本発明の観点からなされたものである。
【０００９】
上述のように、半導体記憶装置の量産時に実施される試験は不良品を検出することを主たる目的としているが、全ての不良品が検出できる訳ではない。そのような量産時の試験では検出できなかった不良品を解析した結果、メモリセルへ書き込むデータに対しデータマスク機能を利用することで検出が出来なかった不良品が検出可能であることが発明者らの検討により判明した。同時に、そのような不良品の検出には、ビット単位でデータマスクを指定するような、より厳しい条件でのデータマスクの実施が必要であることが分かった。
【００１０】
一方、パラレルテスト時には、書き込み要求を受けたデータ全体に対しデータマスクを実施するか、実施しないかの選択をするしかなく、書き込みデータに対してビット単位でデータマスクを実施することは不可能であった。
【００１１】
図２は通常動作時の半導体記憶装置にデータを書き込む際の動作を示したものである。図２には、半導体記憶装置に供給される外部クロックＣＬＫ、外部から発行されたコマンドＣＭＤ、データ端子ＤＱ、データマスク信号ＤＭを示している。半導体記憶装置が通常の動作している場合には、データ入力毎にデータマスクコントローラから各ビットに対してデータマスクの実施・不実施を指定することができる。図２の例でいえば、時刻ｔ１の入力データに対してはデータマスク信号がＨレベルであるので、データマスクを行うが、時刻ｔ２においてはデータマスク信号がＬレベルであるので、入力データに対してデータマスクを行わない。
【００１２】
しかし、上述のように半導体記憶装置のパラレルテストを実施する際には、使用できる端子の制限が厳しく、データマスク用の接続端子（ＰＡＤ）が存在しない場合には、データマスクコントローラから出力されるＤＭコントロール信号はＬレベル固定となりデータマスク機能を使用することができない。従って、パラレルテスト時には通常動作時のように、書き込みデータに対してビット単位でデータマスクを実施することはできない。
【００１３】
一方、半導体記憶装置がＳＤＲＡＭであれば、ＭＲＳ（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）を活用し、データマスクをビット単位で指定するテストモードを別途作成することで、書き込みデータに対してビット単位でデータマスクの実施をすることも考えられる。しかし、そのためには、テストモードのエントリを大量に作成しなければならず、半導体記憶装置の試験時間そのものが長くなる原因となってしまう。
【００１４】
以上のとおり、従来技術には、解決すべき問題点が存在する。
【００１５】
本発明の一側面において、パラレルテストにおいてビット単位でデータマスクの指定が可能な半導体記憶装置及びそのテスト方法が、望まれる。
【課題を解決するための手段】
【００１６】
本発明の第１の視点によれば、データ端子から入力された書き込みデータを第１の信号に基づいてラッチする第１の保持回路と、データ端子から入力され、前記書き込みデータの各ビットに対するデータマスク信号を第２の信号に基づいてラッチする第２の保持回路と、前記第１の保持回路の出力するデータを、前記第２の信号を遅延させた第３の信号に基づきラッチし、メモリセルアレイと接続されたバスにデータ出力をする第３の保持回路と、前記第２の保持回路の出力するデータを、前記第３の信号に基づきラッチし、メモリセルアレイに接続されたバスにデータマスク信号を出力する第４の保持回路と、テスト時に、前記第１の保持回路へデータを入力するための第１のコマンドを受け付けると前記第１の信号を発行し、書き込みコマンドを受け付けると前記第２の信号を発行する、コマンド制御部と、を備える半導体記憶装置が提供される。
【００１７】
本発明の第２の視点によれば、データの保持が可能な第１の保持回路及び第２の保持回路と、前記第１の保持回路と接続され、メモリセルアレイと接続されたバスにデータの出力が可能な第３の保持回路と、前記第２の保持回路と接続され、メモリセルアレイと接続されたバスにデータの出力が可能な第４の保持回路と、を備える半導体記憶装置のテスト方法であって、テスト時に、第１のコマンドの発行と同期してデータ端子から書き込みデータを入力し、第１の保持回路において前記書き込みデータをラッチする第１の工程と、書き込みコマンドの発行と同期してデータ端子から前記書き込みデータに対するデータマスク信号を入力し、第２の保持回路において前記データマスク信号をラッチする第２の工程と、前記第１の保持回路の出力を前記第３の保持回路で、前記第２の保持回路の出力を前記第４の保持回路で、それぞれラッチし、メモリセルアレイに接続されたバスに前記書き込みデータと前記データマスク信号を出力する第３の工程と、を含む半導体記憶装置のテスト方法が提供される。
【発明の効果】
【００１８】
本発明の各視点によれば、パラレルテストにおいてビット単位でデータマスクの指定が可能な半導体記憶装置及びそのテスト方法が提供される。
【図面の簡単な説明】
【００１９】
【図１】本発明の概要を説明するための図である。
【図２】通常動作時に半導体記憶装置にデータを書き込む際の動作タイミングを示す図である。
【図３】半導体記憶装置の全体構成を示すブロック図の一例である。
【図４】図３におけるメモリセルアクセス部の内部構成を示すブロック図の一例である。
【図５】図４のアンド回路ＡＮＤ１の構成を示す図である。
【図６】図４のアンド回路ＡＮＤ３の構成を示す図である。
【図７】パラレルテスト時の半導体記憶装置にデータを書き込む際の動作タイミングを示す図である。
【図８】図７に示す動作時にメモリセルアレイに書き込まれるデータを示す図である。
【図９】本発明の第１の実施形態に係る半導体記憶装置のメモリセルアクセス部のブロック図である。
【図１０】図９のアンド回路ＡＮＤ５の構成を示す図である。
【図１１】図９に示す半導体記憶装置のパラレルテスト時の書き込み動作のタイミングを示す図である。
【図１２】図１１に示す動作時にメモリセルアレイに書き込まれるデータ及びデータマスクのデータを示す図である。
【図１３】本発明の第２の実施形態に係る半導体記憶装置のメモリセルアクセス部のブロック図である。
【図１４】本発明の第３の実施形態に係る半導体記憶装置のメモリセルアクセス部のブロック図である。
【図１５】図１４に示す半導体記憶装置のパラレルテスト時の書き込み動作のタイミングを示す図である。
【図１６】図１５に示す動作時のデータ及びデータマスク信号の出力タイミングを示す図である。
【発明を実施するための形態】
【００２０】
はじめに、図１を用いて本発明の概要について説明する。上述のように、半導体記憶装置のパラレルテスト時にはメモリセルアレイに書き込むデータに対してビット単位でデータマスクの実施をすることができなかった。
【００２１】
しかし、パラレルテスト時における、メモリセルアレイに書き込むデータの入力方法は通常動作時の入力方法とは異なり、メモリセルアレイに書き込むデータをＷＲＩＴＥコマンド発行前に予め専用の保持回路（第１の保持回路）に保持する方法を採用する。ＷＲＩＴＥコマンド発行前に専用のラッチ回路にデータを保持するため、パラレルテスト時に使用する専用のコマンド（第１のコマンド）を用意し、第１のコマンドが発行されるとコマンド制御部から第１の信号を発行し、第１の保持回路ではメモリセルアレイに書き込むデータを保持する。
【００２２】
次に、第１の保持回路で保持したデータはＷＲＩＴＥコマンドにより第３の保持回路を介してバス（ＲＷＢｕｓ）に出力される。このように、パラレルテスト時にはＷＲＩＴＥコマンド発行時には既にメモリセルに書き込むデータは第１の保持回路に保持されているため、ＷＲＩＴＥコマンド発行時のデータ端子は使用されていない。
【００２３】
そこで、ＷＲＩＴＥコマンド発行時にメモリセルアレイに書き込むデータに対応したデータマスク信号を第２の保持回路に入力し、ＷＲＩＴＥコマンドの発行に対応してコマンド制御部から第２の信号を発行する。この第２の信号により第２の保持回路ではデータマスク信号を保持し、その後、第２の信号を遅延させた第３の信号により第３の保持回路で保持した書き込みデータと第４の保持回路で保持したデータマスク信号を同時にバス（ＲＷＢｕｓ／ＤＭＢｕｓ）に出力する。このようにして、メモリセルアレイに書き込むデータに対してビット単位でデータマスクの実行が実現される。
【００２４】
次に、パラレルテストを実施する半導体記憶装置の全体の構成を説明する。図３は半導体記憶装置の全体構成を示したブロック図の一例である。図３に示す半導体記憶装置は、クロック発生回路１０、コマンド制御部２０、メモリセルアクセス部３０、メモリセルアレイ４０から構成されている。
【００２５】
クロック発生回路１０は、クロック信号ＣＫを入力とし、コマンド制御部２０やメモリセルアクセス部３０などに内部クロックを供給する。また、外部からクロックイネーブル信号ＣＫＥを受け付けると内部クロックの生成を停止する。
【００２６】
コマンド制御部２０は、半導体記憶装置の外部から入力したコマンド信号ＣＭＤをデコードするコマンドデコーダを有し、外部コマンドに応じた内部コマンド信号を生成する。内部コマンド信号はメモリセルアクセス部３０に対するＲＥＡＤ／ＷＲＩＴＥ等の指示である。
【００２７】
メモリセルアクセス部３０は、外部からデータ及びアドレスを入力され内部コマンド信号に基づいてメモリセルアレイに対するＲＥＡＤ／ＷＲＩＴＥ制御を行う。書き込み動作時には、データ端子ＤＱ０〜ＤＱｎから供給されたデータを所定のメモリセルに書き込む。また、読み出し動作時には、所定のメモリセルに保持されたデータを半導体記憶装置の外部へ出力する制御を行なう。
【００２８】
メモリセルアレイ４０は、複数のワード線と複数のビット線から構成され、これらの交点にそれぞれ配置されたメモリセルを備えている。このメモリセルによりデータの保持を行う。
【００２９】
続いて、メモリセルアクセス部３０について詳細に説明する。メモリセルアクセス部３０においてパラレルテストの実施を実現する。図４が半導体記憶装置のメモリセルアクセス部３０の内部構成の詳細を示したブロック図の一例である。
【００３０】
図４に示すメモリセルアクセス部３０は、シリアル／パラレル変換回路３０１、３２１及び３２２と、ラッチ回路３１１〜３１３と、インバータ回路ＩＮＶ１及びＩＮＶ２と、アンド回路ＡＮＤ１〜ＡＮＤ４と、オア回路ＯＲ１及びＯＲ２から構成されている。
【００３１】
シリアル／パラレル変換回路３０１では、通常動作時に半導体記憶装置の外部から入力されるデータの保持及び切り替えを行う。
【００３２】
シリアル／パラレル変換回路３２１及び３２２は、データ端子ＤＱ０及びＤＱ１から入力されたシリアルデータをパラレルデータに変換する。シリアル／パラレル変換回路３２１及び３２２では、１本のデータ端子ＤＱからの２回のデータ入力があったとき、それぞれのデータを１回で出力する。
【００３３】
なお、×２や、×４の表記は同種のデータが２本又は４本の束となり出力されている事を示す。さらに、アンド回路ＡＮＤ１に代表される各種論理回路は図４では１つの回路のように記載しているが、実際には入出力に応じた回路を有している。例えば、アンド回路ＡＮＤ１は図５のような構成であり、アンド回路ＡＮＤ３は図６のような構成を有する。他の論理回路についても同様である。
【００３４】
ラッチ回路３１１はパラレルテスト時に使用するレジスタの役割を持つ。パラレルテスト時には、ラッチ回路３１１にデータを書き込むための専用コマンド（上述の第１のコマンド）を用意し（以下、ＷＲＷコマンドと呼ぶ）、ＷＲＷコマンドによりデータ端子ＤＱ０及びＤＱ１から入力された書き込みデータをラッチ回路３１１に一時的に保持する。このラッチ回路３１１のクロック端子に接続されたＷＲＷ制御信号（上述の第１の信号）によりメモリセルアレイ４０に書き込むデータをラッチする。
【００３５】
ラッチ回路３１２では、半導体記憶装置の外部から入力され、メモリセルアレイ４０に書き込むデータのラッチをする。ラッチ回路３１２に入力された書き込みデータはコマンド制御部２０から発行されるＷＲＴ制御信号（上述の第２の信号）を契機にラッチされ、バス（ＲＷＢｕｓ）を経由してメモリセルアレイ４０に書き込まれる。
【００３６】
ラッチ回路３１３では、メモリセルアレイ４０に書き込むデータに対するデータマスク信号をラッチする。ラッチ回路３１２と同様に、コマンド制御部２０から発行されるＷＲＴ制御信号に基づきデータのラッチをし、バス（ＤＭＢｕｓ）に出力する。
【００３７】
次に、図４の回路においてパラレルテストを実施する際の動作について説明する。パラレルテストの実施はＴＰＡＲＡ端子に基づき決定する。ＴＰＡＲＡ端子がＨレベルの時にパラレルテストが実施され，ＴＰＡＲＡ端子がＬレベルの時に通常動作となる。
【００３８】
ＴＰＡＲＡ端子はインバータ回路ＩＮＶ１及びＩＮＶ２と、アンド回路ＡＮＤ２及びＡＮＤ３と接続されている。パラレルテスト実施時にはＴＰＡＲＡ端子はＨレベルであるので、インバータ回路ＩＮＶ１の出力はＬレベルとなり、アンド回路ＡＮＤ１の出力は常にＬレベルとなる。従って、パラレルテスト時には、シリアル／パラレル変換回路３０１から出力されるデータはアンド回路ＡＮＤ１により遮断され、出力されることはない。
【００３９】
一方、ＴＰＡＲＡ端子と接続されたアンド回路ＡＮＤ２の入力はＨレベルとなるので、ラッチ回路３１１でラッチされた書き込みデータはアンド回路ＡＮＤ２から出力される。さらに、アンド回路ＡＮＤ１の出力は常にＬレベルであるから、アンド回路ＡＮＤ２のデータはオア回路ＯＲ１を経由してラッチ回路３１２に入力されることになる。以上のように、パラレルテスト時の書き込みデータはラッチ回路３１２に入力される。
【００４０】
また、パラレルテスト時はデータマスクコントローラからＤＭ信号は出力されず、ＴＰＡＲＡ端子がＨレベルであれば、ＴＰＡＲＡ端子と接続されたインバータ回路ＩＮＶ２の出力はＬレベルとなり、アンド回路ＡＮＤ４の一方の入力はＬレベルとなることから、パラレルテスト時はデータマスクコントローラから発行されるＮＤＭ信号は遮断される。
【００４１】
一方、ＴＰＡＲＡ端子がＨレベルであれば、アンド回路ＡＮＤ３に入力されたＰＤＭ信号がそのまま出力されることになり、ＰＤＭ信号はオア回路ＯＲ２を経由してラッチ回路３１３に入力される。ここで、ＰＤＭ信号はパラレルテスト時に、データマスクの実施・不実施を決定する信号である。
【００４２】
次に、パラレルテスト時のコマンド及びデータの入力について説明する。図７は、パラレルテスト時のクロック信号ＣＬＫと、コマンドＣＭＤと、データ端子ＤＱ０及びＤＱ１と、データマスク信号ＤＭの動作を示したタイミングチャートである。
【００４３】
上述のように、パラレルテスト時は通常であれば使える端子が使用できず、データ端子はＤＱ０及びＤＱ１の２端子が使えるのみである。さらに、パラレルテスト時にはアドレスｙ０、ｙ１、ｙ２に対して、２端子のアドレス端子しか使用することができない。そこで、パラレルテスト時は、１クロック毎に２つのデータが設定可能となっており、１クロックでまとめて複数のデータを入力する方法をＡｄｄＳｋｉｐ方式と呼ぶ。図７の例で言えば、クロックＣＬＫの立ち上がり、立ち下がりの両エッジでデータＤＱ０及びＤＱ１がラッチされ、メモリセルに対して４データの書き込みが行われる。
【００４４】
また、アドレス端子が２端子しか使用できない（アドレスｙ０、ｙ１、ｙ２は縮退されている）ので、入力された４データをそれぞれｙ０、ｙ１、ｙ２にどのように対応付けるか定めておく必要がある。そこで、アドレスｙ０〜ｙ２と入力されたデータとの関係を以下のように定めることとする。
【００４５】
図７の時刻ｔ３のクロックの立ち下り時のデータ端子ＤＱ０の出力レベルをアドレス（ｙ０＝０、ｙ１＝０）に対するデータと定める。図７の例では、時刻ｔ３のデータ端子ＤＱ０はＨレベルであるので、アドレス（ｙ０＝０、ｙ１＝０）に対する書き込みデータは１となる。次に、時刻ｔ３時のデータ端子ＤＱ１の出力レベルをアドレス（ｙ０＝０、ｙ１＝１）に対する書き込みデータと定める。時刻ｔ３では、データ端子ＤＱ１はＬレベルであるので、アドレス（ｙ０＝０、ｙ１＝１）に対する書き込みデータは０となる。同様に時刻ｔ４における、データ端子ＤＱ０の出力レベルをアドレス（ｙ０＝１、ｙ１＝０）に対する書き込みデータ、データ端子ＤＱ１の出力レベルをアドレス（ｙ０＝１、ｙ１＝１）に対する書き込みデータと定める。
【００４６】
しかし、これではアドレスｙ２に対するデータが定まらないので、アドレスｙ２のみが異なる場合には、同一のアドレス（ｙ０、ｙ１）のデータを書き込むことと定める。例えば、図７の例では、図８のような８ビットのデータがアドレス（ｙ０、ｙ１、ｙ２）に対して書き込まれる。
【００４７】
但し、実際にはメモリセルアクセス部３０とメモリセルアレイ４０を接続するバスは４ビット幅であるので、８ビットのデータを２回に分けてメモリセルアクセス部３０からメモリセルアレイ４０に対してデータが出力されることになる。次に、上述のように１クロック毎に２つのデータが入力された場合のメモリセルアレイ４０への書き込みデータ出力について説明する。
【００４８】
上述のように、図７の時刻ｔ３と時刻ｔ４において、半導体記憶装置に対して４データの入力がなされる。そして、データ端子ＤＱ０から入力されたデータは、シリアル／パラレル変換回路３２１により、シリアルの信号からパラレルの信号に変換されラッチ回路３１１に入力される。同様に、データ端子ＤＱ１から入力されたデータはシリアル／パラレル変換回路３２２を経由して、ラッチ回路３１１に入力される。次に、時刻ｔ４時に発行されたＷＲＷコマンドをコマンド制御部２０が受け付けると、タイムラグをおいてＷＲＷ制御信号がコマンド制御部２０から発行される。このＷＲＷ制御信号によりラッチ回路３１１で書き込みデータがラッチされる。
【００４９】
その後、時刻ｔ５において発行されるＷＲＩＴＥコマンドを、コマンド制御部２０が受け付けるとＷＲＴ制御信号が発行される。このＷＲＴ制御信号により、ラッチ回路３１１から出力されているデータをラッチ回路３１２はラッチする。このようにして、メモリセルアレイ４０に書き込みすべきデータはＲＷＢｕｓを経由して出力される。同時に、アンド回路ＡＮＤ３から出力されるデータマスク信号も、ＷＲＴ制御信号によりラッチ回路３１３でラッチされ、ＤＭＢｕｓを経由して出力される。
【００５０】
以上のように、パラレルテスト時には８ビットのデータをメモリセルアレイ４０に書き込む。即ち、パラレルテスト時においては、最初に書き込みデータを入力し、それを一時的にラッチ回路３１１にラッチし、まとめて書き込みデータの出力を行う。
【００５１】
なお、通常動作時であれば、上述の通り、ＮＤＭ信号から１クロックでデータマスク信号が４データ分与えられるため、入力されるデータに対してビット毎に任意にデータマスクの実施・不実施が設定できた。しかし、パラレルテスト時においては、ＰＤＭ信号により入力データ全てに対してデータマスクを実施するか否かの選択しか行えない。
【００５２】
［第１の実施形態］
次に、本発明の第１の実施形態について、図９を用いてより詳細に説明する。図９は、本実施形態に係る半導体記憶装置におけるメモリセルアクセス部３０ａの構成を示したブロック図である。図９において図４と同一構成要素には、同一の符号を表し、その説明を省略する。本実施形態に係るメモリセルアクセス部３０ａと図４に係るメモリセルアクセス部３０との違いはＤＭ用ラッチ回路３３と、遅延回路３４を備える点である。
【００５３】
ＤＭ用ラッチ回路３３は、ラッチ回路３３１と、アンド回路ＡＮＤ５から構成されている。アンド回路ＡＮＤ５は、図１０に示すように３入力端子を備えたアンド回路ＡＮＤ５１〜５４から構成されている。各アンド回路ＡＮＤ５１〜５４はＴＰＡＲＡ信号と、ＢＤＭ信号と、シリアル／パラレル変換回路３２１及び３２２の出力がそれぞれ入力されている。アンド回路ＡＮＤ５の出力はラッチ回路３３１に入力される。
【００５４】
ラッチ回路３３１に対してはＷＲＴ制御信号が入力され、４ビット分のデータマスク信号のラッチが可能である。ＤＭ用ラッチ回路３３の出力は、オア回路ＯＲ２に接続され、図４の半導体記憶装置と同様にパラレルテスト時にはＴＰＡＲＡ信号はＨレベルになるので、ＮＤＭ信号は遮断され、ＤＭ用ラッチ回路３３の出力がラッチ回路３１３に入力されることになる。
【００５５】
遅延回路３４はＷＲＴ制御信号がＤＭ用ラッチ回路３３に接続された後、コマンド制御部２０とラッチ回路３１２及び３１３の間に配置されている。
【００５６】
続いて、本実施形態に係る半導体記憶装置の動作について説明する。本実施形態に係る半導体記憶装置もパラレルテスト実施時には、ＴＰＡＲＡ信号をＨレベルに設定する。その際に、ＢＤＭ信号もＨレベルとすると、メモリセルアレイ４０に書き込むデータに対してビット単位でのデータマスクの設定が可能となる。具体的には、ＴＰＡＲＡ信号及びＢＤＭ信号をエントリし、ＷＲＩＴＥコマンドでデータマスク信号を指定するテストモードを作成する。そのため、ビット単位でデータマスクを実施するとしても、余分なクロックの入力を必要とせず、パラレルテスト時の時間が増大するということは無い。
【００５７】
図１１は本実施形態に係る半導体記憶装置に対して、ＷＲＷコマンドとＷＲＩＴＥコマンドの発行し、書き込みデータとデータマスク信号を入力した時のタイミングチャートである。
【００５８】
時刻ｔ６、ｔ７において、ＷＲＷコマンドが発行され、同時にデータ端子ＤＱ０及びＤＱ１から書き込みデータが入力される。書き込みデータは、コマンド制御部２０から発行されるＷＲＷ制御信号によりラッチ回路３１１においてラッチされる。
【００５９】
続いて、時刻ｔ８、ｔ９において、ＷＲＩＴＥコマンドが発行され、同時にデータ端子ＤＱ０及びＤＱ１からデータマスク信号が入力される。その際、ＴＰＡＲＡ信号及びＢＤＭ信号は共にＨレベルであるので、アンド回路ＡＮＤ５の出力はシリアル／パラレル変換回路３２１及び３２２を経由したデータマスク信号となる。このアンド回路ＡＮＤ５から出力されたデータマスク信号は、コマンド制御部２０から発行されるＷＲＴ制御信号によりラッチ回路３３１でラッチされる。
【００６０】
このように、ラッチ回路３１１（上述の第１の保持回路）に対する書き込みデータの入力は、ＷＲＷコマンド（上述の第１のコマンド）発行時のクロック信号と、ＷＲＷコマンド発行直後のクロック信号により行われ、ラッチ回路３３１（上述の第２の保持回路）に対するデータマスク信号の入力は、ＷＲＩＴＥコマンド発行時のクロック信号と、ＷＲＩＴＥコマンド発行直後のクロック信号により行われる事になる。書き込みデータ及びデータマスク信号が入力された後は、コマンド制御部２０からＷＲＷ制御信号（上述の第１の信号）及びＷＲＴ制御信号（上述の第２の信号）が発行され、書き込みデータ及びデータマスク信号のラッチが行われる。
【００６１】
図１１に示す例では、図１２のようにメモリセルアレイ４０に書き込みデータ及びデータマスク信号が入力される。
【００６２】
コマンド制御部２０から発行されたＷＲＴ制御信号は遅延回路３４により遅延してラッチ回路３１２及び３１３に入力される。そのため、ラッチ回路３３１からデータマスク信号が出力された後、メモリセルアレイ４０に書き込むデータがラッチ回路３１２に、データマスク信号がラッチ回路３１３に、それぞれラッチされ、バス（ＲＷＢｕｓ／ＤＭＢｕｓ）に出力される。
【００６３】
その際に、４ビットのバスに対して８ビットのデータを出力する必要があるため、ラッチ回路３１２（上述の第３の保持回路）から、書き込みデータをメモリセルアレイにおける最上位ビットを含む上位ビットデータ（ｙ２＝１）として出力し、その後、最下位ビットを含む下位ビットデータ（ｙ２＝０）として再度出力する。そのため、コマンド制御部２０からは２度、ＷＲＴ制御信号が発行される。また、ラッチ回路３１３（上述の第４の保持回路）で保持するデータマスク信号についても同様に、ＷＲＴ制御信号により書き込みデータと同期して上位ビットデータ用のデータマスク信号、下位ビットデータ用のデータマスク信号として出力される。
【００６４】
このように、パラレルテストにおけるＷＲＩＴＥコマンド発行時には、データ端子ＤＱは使用されてないことを利用し、データマスク信号を入力する。その結果、メモリセルアレイ４０に書き込むデータに対してビット単位でデータマスクの設定が可能になる。書き込みデータに対してビット単位でデータマスクの設定が可能になると、ＭＲＳを使用することなく入力ピンから直接データマスクの制御が可能になりテスト時間を増大させることなく、半導体記憶装置の品質向上に寄与する。また、データマスクをビット単位で指定できるので、最悪条件下で試験の実施が可能になり、不良品の検出精度向上が期待できる。
【００６５】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。図１３に本実施形態に係る半導体記憶装置におけるメモリセルアクセス部３０ｂのブロック図を示す。図１３において図９と同一構成要素には、同一の符号を表し、その説明を省略する。
【００６６】
第１の実施形態に係るメモリセルアクセス部３０ａとの差は、ＤＭ用ラッチ回路３３に対する入力信号をＷＲＴ制御信号からＷＲＷ信号に変更した点である。このような構成とするとことで、第１の実施形態においてはＷＲＷコマンド発行時に書き込みデータをラッチ回路３１１にラッチし、ＷＲＩＴＥコマンド発行時にデータマスク信号をラッチ回路３３１にラッチしていたが、逆に、書き込みデータをＷＲＩＴＥコマンド発行時にラッチ回路３１１にラッチし、データマスク信号をＷＲＷコマンド発行時にラッチ回路３３１にラッチすることになる
【００６７】
その結果、第１の実施形態に係るメモリセルアクセス部３０ａを実現する回路の設計において、信号の配線が困難な場合であっても本実施形態に示す構成とすることで書き込みデータに対してビット単位でデータマスクの設定が可能となる。
【００６８】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。図１４に本実施形態に係る半導体記憶装置におけるメモリセルアクセス部３０ｃのブロック図を示す。図１４において図９と同一構成要素には、同一の符号を表し、その説明を省略する。
【００６９】
第１の実施形態に係るメモリセルアクセス部３０ａとの差は、オア回路ＯＲ３、インバータ回路ＩＮＶ３、アンド回路ＡＮＤ６を有する点である。インバータ回路ＩＮＶ３はＴＰＡＲＡ信号と接続されインバータ回路ＩＮＶ３の出力はオア回路ＯＲ３の入力に接続されている。さらに、オア回路ＯＲ３には、ｙ２ｚ信号とｙ２ｏ信号が接続されている。ｙ２ｚ信号とｙ２ｏ信号については後述する。オア回路ＯＲ３の出力はアンド回路ＡＮＤ６の入力されに接続され、さらにアンド回路ＡＮＤ６の他方の入力はラッチ回路３１３の出力と接続されている。
【００７０】
なお、上述のように、ＡｄｄＳｋｉｐ方式のパラレルテストでは、アドレスは縮退している。そのため、半導体記憶装置のアドレス端子には空きが生じており、別の用途で使用可能である。
【００７１】
具体的にはＷＲＩＴＥコマンド時のＡ０、Ａ１は未使用であるので、これらの端子を用いてｙ２アドレス違いのデータマスクの設定に使用する。本実施形態ではＡ０端子をｙ２ｚ信号の生成に使用し、Ａ１端子をｙ２ｏ信号の生成に使用する。ＷＲＩＴＥコマンドに対するクロックの立ち下りエッジの際に、Ａ０端子がＨレベルであれば、アドレスｙ２＝０に対する書き込みデータに対してデータ端子ＤＱから入力したデータマスク信号に従い、データマスクをする。逆に、Ａ０端子がＬレベルであれば、アドレスｙ２＝０のデータに対するデータマスクは行わない。同様に、Ａ１端子がＨレベルであれば、アドレスｙ２＝１に対する書き込みデータに対してデータマスク信号に従い、データマスクを実行し、Ａ１端子がＬレベルであればデータマスクを行わない。
【００７２】
図１５に本実施形態に係る半導体記憶装置のパラレルテスト実施時の各種信号のタイミングチャートを示す。図１５の出力波形では、時刻ｔ１０において、Ａ０端子がＨレベルであるので、アドレスｙ２＝０の書き込みデータに対してデータマスクを行う。しかし、時刻ｔ１０における、Ａ１端子はＬレベルであるので、アドレスｙ２＝１の書き込みデータに対してのデータマスクは行わない。
【００７３】
図１６は、図１５のようなデータ入力があった場合に実際にバス（ＲＷＢｕｓ／ＤＭＢｕｓ）から出力されるデータを示したものである。図１６から、本実施形態では、アドレスｙ２＝０及びｙ２＝１に対する書き込みデータに対し、それぞれビット単位でデータマスクの設定が可能であることが分かる。
【００７４】
このように、パラレルテスト時には使用していないアドレス端子を用いて、第１の実施形態において説明した上位ビットデータ及び下位ビットデータに対し、データマスクの実施・不実施を定める信号の生成が可能となる。より具体的には、書き込みコマンド発行直後のアドレス端子の入力レベルに応じて生成する。
【００７５】
以上のような構成とすることで、第１及び第２の実施形態と比較してより細かくデータマスクの設定が可能になる。そのため、パラレルテストにより通常の試験では検出困難な不良品であっても検出することが可能になる。
【００７６】
なお、上記の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７７】
１０  クロック発生回路
２０  コマンド制御部
３０、３０ａ、３０ｂ、３０ｃ  メモリセルアクセス部
３３  ＤＭ用ラッチ回路
３４  遅延回路
４０  メモリセルアレイ
３０１、３２１、３２２  シリアル／パラレル変換回路
３１１〜３１３、３３１  ラッチ回路
ＡＮＤ１〜ＡＮＤ６、ＡＮＤ５１〜ＡＮＤ５４  アンド回路
ＩＮＶ１〜ＩＮＶ３  インバータ回路
ＯＲ１〜ＯＲ３  オア回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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