(57)【要約】【課題】電源オフ状態からのシステム起動時間の短縮が可能な電源制御回路を提供する。【解決手段】電源制御回路１０００は、第１の電源電圧ＥＶＤＤが供給され、第２の電源電圧ＶＤＤを生成する内部電源電圧生成回路３００と、第２の電源電圧ＶＤＤと基準値ＶＰＯＣとを比較して、比較結果に基づく第１信号ＰＯＲを出力する内部電源電圧検出回路４００と、第２の電源電圧ＶＤＤが供給される不揮発性記憶装置１００とを具備する。不揮発性記憶装置１００は、第１信号ＰＯＲに基づいて、内部電源電圧検出回路４００に第１トリミングデータＴＣＤＰＯＣを供給し、内部電源電圧検出回路４００は、第１トリミングデータＴＣＤＰＯＣに基づいて、基準値ＶＰＯＣを変更する。【選択図】図３
2012009102.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧が供給され、第２の電源電圧を生成する内部電源電圧生成回路と、
前記第２の電源電圧と基準値とを比較して、比較結果に基づく第１信号を出力する内部電源電圧検出回路と、
前記第２の電源電圧が供給される不揮発性記憶装置と
を具備し、
前記不揮発性記憶装置は、前記内部電源電圧検出回路に、前記第１信号に対応した第１トリミングデータを供給し、
前記内部電源電圧検出回路は、前記第１トリミングデータに基づいて、前記基準値を変更する
電源制御回路。  
【請求項２】
請求項１に記載の電源制御回路において、
前記不揮発性記憶装置は、
複数のメモリセルを有するメモリアレイと、
読み出しワード線電圧を供給する読み出し電圧生成回路と、
参照電圧を供給する参照電圧生成回路と
を備え、
前記メモリアレイは、
前記第２の電源電圧が前記基準値に至るまでの第１期間に選択され、前記第１トリミングデータが格納された第１格納領域と、
前記第１期間以降の第２期間に選択され、前記メモリアレイ用の第２トリミングデータが格納された第２格納領域と、
ユーザ領域と
を有し、
前記読み出し電圧生成回路は、
前記第２期間に使用され、第１読み出し電圧を出力する通常電圧用読み出し電圧生成回路と
前記第１期間に使用され、前記第１読み出し電圧より低い第２読み出し電圧を出力する低電圧用読み出し電圧生成回路と、
を含み、
前記参照電圧生成回路は、
前記第２期間に使用され、第１参照電圧を出力する通常電圧用参照電圧生成回と
前記第１期間に使用され、前記第１参照電圧より低い第２参照電圧を出力する低電圧用参照電圧生成回路と、
を含む
電源制御回路。
【請求項３】
請求項２に記載の電源制御回路において、
前記不揮発性記憶装置は、
前記第１期間には、前記低電圧用読み出し電圧生成回路と前記低電圧用参照電圧生成回路により、初期値から順次格納されている前記第１トリミングデータを前記第１格納領域から読み出し、
前記第２期間には、前記通常電圧用読み出し電圧生成回路と前記通常電圧用参照電圧生成回路により、前記第２トリミングデータを前記第２格納領域から読み出す
電源制御回路。
【請求項４】
請求項３に記載の電源制御回路において、
前記内部電源電圧検出回路は、前記第１トリミングデータの前記初期値に基づいて、前記基準値を最も高い値に設定する
電源制御回路。
【請求項５】
請求項３に記載の電源制御回路において、
前記第１格納領域は、前記複数のメモリセルのうちのいくつかのメモリセルに同じデータを記憶し、
前記第１トリミングデータは、前記いくつかのメモリセルの論理和又は論理積により読み出される
電源制御回路。  
【請求項６】
請求項１乃至５のいずれか一項に記載の電源制御回路を具備する
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源制御回路、及びそれを用いた半導体集積回路に関する。
【背景技術】
【０００２】
家電・民生機器分野では、「エコ家電」など、環境に配慮した製品の開発ラッシュが続いている。その製品用のバッテリーの駆動時間をできるだけ長くしたいという強い要求がある。また、デジタルカメラでは撮影したい瞬間を逃さないように起動時間の高速化への強い要求もある。上記のような機器に使用されるマイクロコンピュータにおいて、電源オフ状態からのシステム起動時間の短縮の要求（必要性）が高まっている。
【０００３】
特開２００７−１９３９３３号公報（特許文献１：対応米国特許ＵＳ７４９５９５５（Ｂ２））は、リファレンス電流がずれた場合でも、リセットシーケンスでトリミングデータを正しく読み出すことが可能な不揮発性半導体記憶装置の技術が記載されている。ただし、リセットシーケンスとはシステム初期動作のことを指し、トリミングデータとは予めウエハテストにて決定された不揮発性メモリのチップごとに最適な特性を実現させるための設定コードのことを指す。  
【０００４】
図１及び図２は、特許文献１の不揮発性半導体記憶装置の構成及び動作を示す図である。ただし、本図は特許文献１の図をそのまま転載したものであり、本図中の符号は図１、図２のみで有効であり、他の図の符号とは無関係である。図１を参照して、不揮発性半導体記憶装置としての不揮発性メモリ１０は、メモリアレイ１、センスアンプ４、トリミングレジスタ６、Ｘデコーダ回路５ａ、Ｙデコーダ回路５ｂ、制御部７、参照電圧生成回路１７及び読み出し電圧生成回路２０を具備する。メモリアレイ１は、複数のワード線ＷＬ、複数のソース線ＳＬ、複数のビット線ＢＬ、及び複数のメモリセルを備える。このメモリセルは、不揮発性メモリセルであり、フラッシュメモリのセルに例示される。メモリアレイ１は、ユーザ領域２及びトリミングデータ格納領域３に分かれている。ユーザ領域２は、ユーザが使用するメモリアレイ領域である。トリミングデータ格納領域３は、各動作モードに対応したトリミングデータのようなリセットシーケンスにおいて読み出されるデータを格納するメモリアレイ領域である。  
【０００５】
制御部７は、メモリ１５を含む。メモリ１５は、トリミングデータ格納領域３のアドレスデータＡＤＤ（ＡＤＤｘ、ＡＤＤｙ）を格納している。メモリ１５は、例えばＲＯＭである。制御部７は、リセットシーケンスにおいて、トリミングデータ読み出し用（リセットシーケンス用）のトリミングデータＴＣＤ及びトリミング読み出し信号Ｒｅａｄ＿Ｔｒｉｍを読み出し電圧生成回路２０へ、アドレスデータＡＤＤｘ及びＡＤＤｙをＸデコーダ回路５ａ及びＹデコーダ回路５ｂへそれぞれ出力する。加えて、制御部７は、トリミングデータ読み出し後、トリミングレジスタ６からトリミングデータを受け取り、新たなトリミングデータＴＣＤを読み出し電圧生成回路２０へ、トリミングデータＴＣＤＲを参照電圧生成回路１７へそれぞれ出力するように設定されている。
【０００６】
参照電圧生成回路１７は、トリミングデータＴＣＤＲに基づいて、参照電圧ＶＲＥＦを生成し、センスアンプ４へ出力する。トリミングデータＴＣＤＲが無いときは、デフォルトの参照電圧ＶＲＥＦを生成して出力する。読み出し電圧生成回路２０は、基準電圧ＶｓとトリミングデータＴＣＤとに基づいて、読み出し電圧Ｖｒｅａｄを生成し、Ｘデコーダ回路５ａへ出力する。トリミングデータＴＣＤが無いときは、デフォルトの読み出し電圧Ｖｒｅａｄを生成して出力する。Ｘデコーダ回路５ａは、アドレスデータＡＤＤｘに基づいて、メモリアレイ１の複数のワード線ＷＬから選択ワード線を選択する。そして、選択ワード線に読み出し電圧Ｖｒｅａｄを印加する。Ｙデコーダ回路５ｂは、アドレスデータＡＤＤｙに基づいて、メモリアレイ１の複数のビット線ＢＬから選択ビット線を選択する。選択ワード線と選択ビット線とにより、複数のメモリセルから選択セルが選択される。メモリセルセンスアンプ４は３２ビット分のセンスアンプ群である。参照電圧ＶＲＥＦにより生成するリファレンス電流ＩＲＥＦと選択セルに印加される電圧により選択ビット線を流れる電流とに基づいて、選択セルに格納されたデータを読み出す。トリミングレジスタ６  はシステム動作中のトリミングデータの退避場所である。
【０００７】
次に、図１、図２を用いて、特許文献１の不揮発性半導体記憶装置の動作を説明する。ただし、図２において、縦軸はメモリセルのオン電流（例えば、Ｉｏｎ１はデータ”０”の場合、Ｉｏｎ２はデータ“１”の場合）を示し、横軸はワード線に印加する電圧（Ｖｒｅａｄ）を示す。
【０００８】
不揮発性半導体記憶装置１０は、ユーザ領域２およびトリミングデータ格納領域３を構成する複数の不揮発性メモリセル１と、複数のワード線ＷＬとを有する。トリミングデータ格納領域３には、読み出し動作の際にワード線ＷＬに印加する読み出し電圧（Ｖｒｅａｄ）を調整するための第１のトリミングデータ（ＴＣＤ）が格納され、トリミングデータ格納領域３に対する読み出し動作をする際に、第１のトリミングデータ（ＴＣＤ）に基づいて調整可能な電圧範囲を超える電圧値に読み出し電圧（Ｖｒｅａｄ）を設定する。図２においてトリミングデータの読み出し動作時に、リファレンス電流（ＩＲＥＦ）がずれてリファレンス電流（ＩＲＥＦ）とセル電流（Ｉｏｎ）との電流値の差（ΔＩｍ１、ΔＩｍ２：マージン）が充分取れなくなる場合、第１読み出し電圧（ワード線電圧：Ｖｒｅａｄ）を通常（Ｖ０）より高くすることで、セル電流（Ｉｏｎ）を増大させて電流値の差（ΔＩｍ１、ΔＩｍ２：マージン）を充分に取れるようにする。それにより、マージン不足による誤読み出しを防止し、トリミングデータを正しく読み出すことができる。  
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１９３９３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、上記特許文献１の技術を電源電圧 検出回路のトリミングに適用した場合、システム起動までの時間が長くなるという問題がある。その問題は、以下の理由により発生する。特許文献１では不揮発性記憶装置の読み出しに使用するリファレンス電流が製造ばらつきにおいてずれた場合でもトリミングデータの読み出しができるように、読み出し時に使用するトリミングデータをメモリセルのワード線電圧が通常よりも高くなるような値に設定し、メモリセル電流とリファレンス電流との差を十分取れるよう工夫している。しかし、特許文献１の技術を使用する場合でも、メモリセル電流とリファレンス電流との差が十分取れないような電源電圧の低い状態でトリミングが必要になる内部電源電圧検出回路に対しては、昇圧回路を用いてトリミングを行う必要がある。すなわち、昇圧回路を使用してメモリセル電流とリファレンス電流との電流値の差が十分取れるようになる電圧まで不揮発性記憶装置の電源電圧を上昇させてからリセットシーケンスを実行する必要がある。そのため、少なくとも電源電圧の昇圧に掛かる時間の分だけ、システム起動までの時間が長くなるという問題が発生する。
【課題を解決するための手段】
【００１１】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
本発明の電源制御回路は、内部電源電圧生成回路（３００）と、内部電源電圧検出回路（４００）と、不揮発性記憶装置（１００）とを具備している。内部電源電圧生成回路（３００）は、第１の電源電圧（ＥＶＤＤ）が供給され、第２の電源電圧（ＶＤＤ）を生成する。内部電源電圧検出回路（４００）は、第２の電源電圧（ＶＤＤ）と基準値（ＶＰＯＣ）とを比較して、比較結果に基づく第１信号（ＰＯＲ）を出力する。不揮発性記憶装置（１００）は、第２の電源電圧（ＶＤＤ）が供給される。不揮発性記憶装置（１００）は、前記内部電源電圧検出回路（４００）に、前記第１信号（ＰＯＲ）に対応した第１トリミングデータ（ＴＣＤＰＯＣ）を供給する。内部電源電圧検出回路（４００）は、第１トリミングデータ（ＴＣＤＰＯＣ）に基づいて、基準値（ＶＰＯＣ）を変更する。  
【００１３】
本発明では、内部電源電圧検出回路（４００）は、第２の電源電圧（ＶＤＤ）と基準値（ＶＰＯＣ）とを比較した結果（第１信号（ＰＯＲ））に応じて、不揮発性記憶装置（１００）に格納された第１トリミングデータ（ＴＣＤＰＯＣ）を取得し、内部電源電圧検出回路（４００）をトリミングする（基準値（ＶＰＯＣ）を変更する）。そのとき、第１信号（ＰＯＲ）が、第２の電源電圧（ＶＤＤ）が低いことを示す場合には（“Ｌ”レベル）、不揮発性記憶装置（１００）から第２の電源電圧（ＶＤＤ）が低い場合に対応した第１トリミングデータ（ＴＣＤＰＯＣ）を取得することができる。それにより、第２の電源電圧（ＶＤＤ）が低い場合でも、昇圧回路を使用することなく内部電源電圧検出回路（４００）のトリミングを行うことができる。その結果、トリミング時に不揮発性記憶装置（１００）の電源電圧の昇圧を行わないため、昇圧にかかる時間が不要となりシステム起動を短縮することができる。
【００１４】
本発明の半導体集積回路は、上記の電源制御回路（１０００）を具備している。
この場合にも、上記本発明の電源制御回路と同様の効果を得ることができる。
【発明の効果】
【００１５】
本発明により、電源オフ状態からのシステム起動時間の短縮が可能な電源制御回路及び半導体集積回路を提供できる。
【図面の簡単な説明】
【００１６】
【図１】図１は、特許文献１の不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】図２は、特許文献１の不揮発性半導体記憶装置の動作を説明するグラフである。
【図３】図３は、本発明の実施の形態に係る電源制御回路の構成例を示すブロック図である。
【図４】図４は、本発明の実施の形態に係る不揮発性記憶装置の構成例を示すブロック図である。
【図５】図５は、本発明の実施の形態に係る電源制御回路の動作を示すタイミングチャートである。
【図６】図６は、本発明の実施例に係る電源検出回路用トリミングデータ格納領域の構成例を模式的に示す回路図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態に係る電源制御回路、及びそれを用いた半導体集積回路に関して、添付図面を参照して説明する。
【００１８】
本実施の形態では、電源制御機能を有する半導体集積回路（例示：マイクロコンピュータ）について説明する。この半導体集積回路は、電源立ち上げ時のような電源電圧が低い状態において電源電圧に応じて出力を初期値からトリミングデータに変化させる不揮発性記憶装置と、不揮発性記憶装置の初期値で検出レベルが最も高くなるように設定される内部電源電圧検出回路とを利用して、電源立上げ中に内部電源電圧検出回路のトリミングを実行することでシステム起動時間の短縮を可能とする。  以下、詳細に説明する。
【００１９】
図３は、本発明の実施の形態に係る電源制御回路の構成例を示すブロック図である。この電源制御回路１０００は、マイクロコンピュータのような半導体集積回路に含まれ、内部電源電圧生成回路３００、内部電源電圧検出回路４００、及び不揮発性記憶装置１００を具備している。内部電源電圧生成回路３００は、外部電源ＥＶＤＤが供給され、内部電源電圧ＶＤＤを生成する。電源電圧検出回路４００は、内部電源電圧生成回路３００により生成される内部電源電圧ＶＤＤを検出する。不揮発性記憶装置１００は、内部電源電圧生成回路３００により生成される内部電源ＶＤＤが供給される。
【００２０】
電源投入時、内部電源電圧生成回路３００は、外部電源ＥＶＤＤの供給の開始により、内部電源電圧ＶＤＤの生成を開始する。電源電圧検出回路４００は、内部電源電圧ＶＤＤが上昇すると、その内部電源電圧ＶＤＤと内部電源検出レベルＶＰＯＣとを比較する。その比較結果に基づいて、電源電圧検出結果リセット信号ＰＯＲ（Ｐｏｗｅｒ  Ｏｎ  Ｒｅｓｅｔ）を生成して、不揮発性記憶装置１００に供給する。不揮発性記憶装置１００は、電源電圧検出結果リセット信号ＰＯＲに基づいて、内部電源電圧検出回路用のトリミングデータＴＣＤｐｏｃを生成し、内部電源検出回路４００に供給する。内部電源検出回路４００は内部の検出レベル生成回路４１０で内部電源検出レベルＶＰＯＣのトリミングを行う。
【００２１】
図４は、本発明の実施の形態に係る不揮発性記憶装置の構成例を示すブロック図である。不揮発性記憶装置１００は、メモリアレイ１０、センスアンプ４０、トリミングレジスタ６０、Ｘデコーダ回路５０ａ、Ｙデコーダ回路５０ｂ、制御部７０、参照電圧生成回路１７０及び読み出し電圧生成回路２００を具備する。
【００２２】
メモリアレイ１０は、複数のワード線ＷＬ、複数のソース線ＳＬ、複数のビット線ＢＬ、及び複数のメモリセルを備える。このメモリセルは、不揮発性メモリセルであり、フラッシュメモリのセルに例示される。メモリアレイ１０は、ユーザ領域２０及びトリミングデータ格納領域３０ａ、及び電源検出回路用トリミングデータ格納領域３０ｂに分かれている。ユーザ領域２０は、ユーザが使用するメモリアレイ領域である。トリミングデータ格納領域３０ａは、各動作モードに対応したトリミングデータのようなリセットシーケンスにおいて読み出すデータを格納するメモリアレイ領域である。電源検出回路用トリミングデータ格納領域３０ｂは、電源検出回路用のトリミングデータを格納する領域であり、低電圧でも読み出しが可能となるように複数セルの論理和または論理積を取った構成をとる。
【００２３】
図６は、本発明の実施例に係る電源検出回路用トリミングデータ格納領域の構成例を模式的に示す回路図である。電源検出回路用トリミングデータ格納領域３０ｂでは、１本のビット線ＢＬに接続される４つのトリミングデータ格納メモリセル３１に同じ値を書き込む。そして、読み出し時に接続されている４本のワード線ＷＬを同時に選択することによってメモリセル電流を４倍に増加させる。内部電源電圧ＶＤＤの上昇に伴い、メモリセル電流が増加していき、４倍になったメモリセル電流とリファレンス電流との差が確保できるようになり、４つのメモリセルの出力は書き込まれている値（ＴＲＩＭ２：後述）に確定する。このようにすることで、内部電源電圧ＶＤＤが規定値よりも低い状態でも、トリミングデータ格納メモリセル３１のデータの読み出しが可能である。
【００２４】
再び図４を参照して、制御部７０は、メモリ１５０を含む。メモリ１５０は、トリミングデータ格納領域３０ａのアドレスデータＡＤＤ（ＡＤＤｘ、ＡＤＤｙ）を格納している。メモリ１５０は、例えばＲＯＭである。制御部７０は、リセットシーケンスにおいて、トリミングデータ読み出し用（リセットシーケンス用）のトリミングデータＴＣＤ及びトリミング読み出し信号Ｒｅａｄ＿Ｔｒｉｍを読み出し電圧生成回路２００へ、アドレスデータＡＤＤｘ及びＡＤＤｙをＸデコーダ回路５０ａ及びＹデコーダ回路５０ｂへ、それぞれ出力する。加えて、トリミングデータ読み出し後、トリミングレジスタ６０からトリミングデータＴＣＤ、ＴＣＤＲを受け取り、新たなトリミングデータＴＣＤを読み出し電圧生成回路２００へ、トリミングデータＴＣＤＲを参照電圧生成回路１７０へ、それぞれ出力する。
【００２５】
参照電圧生成回路１７０は、トリミングデータＴＣＤＲに基づいて、参照電圧ＶＲＥＦを生成し、センスアンプ４０へ出力する。トリミングデータＴＣＤＲが無いときは、デフォルトの参照電圧ＶＲＥＦを生成して出力する。参照電圧生成回路１７０は通常電圧用参照電圧生成回路１７０ａと低電圧用参照電圧生成回路１７０ｂに分けられる。内部電源電圧検出回路３００からのリセット信号ＰＯＲを使用して、どちらの参照電圧生成回路の出力をＶＲＥＦとして使うかを選択する。ただし、通常電圧用参照電圧生成回路１７０ａは通常動作時の参照電圧を出力し、低電圧用参照電圧生成回路１７０ｂは通常動作時の参照電圧よりも低い参照電圧（低電圧用の参照電圧）を出力する。低電圧用参照電圧生成回路１７０ｂは、電源電圧が低く通常電圧用参照電圧生成回路１７０ａでは動作が困難な場合でも、問題なく動作可能なように低電源電圧専用に設けられた回路である。低電圧用参照電圧生成回路１７０ｂを用いる場合、供給される電源電圧は低いため、低電圧用参照電圧生成回路１７０ｂの出力も低い参照電圧となる。例えば、供給される電源電圧をレギューレトせずにそのまま出力する回路に例示される。
【００２６】
読み出し電圧生成回路２００は、基準電圧ＶｓとトリミングデータＴＣＤとに基づいて、読み出し電圧Ｖｒｅａｄを生成し、Ｘデコーダ回路５ａへ出力する。トリミングデータＴＣＤが無いときは、デフォルトの読み出し電圧Ｖｒｅａｄを生成して出力する。読み出し電圧生成回路２００は通常電圧用読み出し電圧生成回路２００ａと低電圧用読み出し電圧生成回路２００ｂに分けられる。内部電源電圧検出回路３００からのリセット信号ＰＯＲを使用してどちらの読み出し電圧生成回路の出力をＶｒｅａｄとして使うかを選択する。ただし、通常電圧用読み出し電圧生成回路２００ａは通常動作時の読み出し電圧を出力し、低電圧用読み出し電圧生成回路２００ｂは通常動作時の読み出し電圧よりも低い読み出し電圧（低電圧用の読み出し電圧）を出力する。低電圧用読み出し電圧生成回路２００ｂは、電源電圧が低く通常電圧用読み出し電圧生成回路２００ａでは動作が困難な場合でも、問題なく動作可能なように低電源電圧専用に設けられた回路である。低電圧用読み出し電圧生成回路２００ｂを用いる場合、供給される電源電圧は低いため、低電圧用読み出し電圧生成回路２００ｂの出力も低い読み出し電圧となる。例えば、供給される電源電圧をレギューレトせずにそのまま出力する回路に例示される。
【００２７】
Ｘデコーダ回路５０ａは、アドレスデータＡＤＤｘに基づいて、メモリアレイ１０の複数のワード線ＷＬから選択ワード線ＷＬを選択する。そして、選択ワード線ＷＬに読み出し電圧Ｖｒｅａｄを印加する。また、内部電源電圧検出回路３００からのリセット信号ＰＯＲを使用して、その信号が“Ｌ”レベルの時（内部電源電圧ＶＤＤが低い時）には、アドレスデータＡＤＤｘによらず、予め設定（格納）された電圧検出回路用トリミングデータ格納領域３０ｂのアドレスを選択する。
【００２８】
Ｙデコーダ回路５０ｂは、アドレスデータＡＤＤｙに基づいて、メモリアレイ１０の複数のビット線ＢＬから選択ビット線ＢＬを選択する。選択ワード線ＷＬと選択ビット線ＢＬとにより、複数のメモリセルから選択セルが選択される。また、内部電源電圧検出回路３００からのリセット信号ＰＯＲを使用して、その信号が“Ｌ”レベルの時（内部電源電圧ＶＤＤが低い時）には、アドレスデータＡＤＤｙによらず、予め設定（格納）された電圧検出回路用トリミングデータ格納領域３０ｂのアドレスを選択する。
【００２９】
メモリセルセンスアンプ４０は３２ビット分のセンスアンプ群である。参照電圧ＶＲＥＦにより生成するリファレンス電流ＩＲＥＦと、選択セルに印加される電圧により選択ビット線ＢＬを流れる電流とに基づいて、選択セルに格納されたデータを読み出す。トリミングレジスタ６０はシステム動作中のトリミングデータの退避場所である。  
【００３０】
次に、図３及び図４を参照して、本発明の実施の形態に係る不揮発性記憶装置１００の動作について説明する。
【００３１】
不揮発性記憶装置１００には内部電源電圧生成回路３００から内部電源ＶＤＤが供給され、内部電源電圧を検出する電源電圧検出回路４００からのリセット信号ＰＯＲによって読み出し電圧生成回路２００、参照電圧生成回路１７０、Ｘデコーダ回路５０ａ、Ｙデコーダ回路５０ｂが制御される。
【００３２】
内部電源ＶＤＤが内部電源電圧検出回路４００の検出レベルＶＰＯＣよりも低い期間では、リセット信号ＰＯＲは“Ｌ”レベルとなる。それにより、読み出し電圧生成回路２００は低電圧用読み出し電圧生成回路２００ｂを選択し、参照電圧生成回路１７０は低電圧用参照電圧生成回路１７０ｂを選択する。低電圧用読み出し電圧生成回路２００ｂは、トリミングデータＴＣＤが無いため、デフォルトの読み出し電圧Ｖｒｅａｄ（低電圧用）を生成してＸデコーダ回路５０ａに出力する。低電圧用参照電圧生成回路１７０ｂは、トリミングデータＴＣＤＲが無いため、デフォルトの参照電圧ＶＲＥＦ（低電圧用）を生成してセンスアンプ４０に出力する。
【００３３】
また、Ｘデコーダ回路５０ａ及びＹデコーダ回路５０ｂは、リセット信号ＰＯＲ（“Ｌ”）に基づいて、予め設定（格納）された電圧検出回路用トリミングデータ格納領域３０ｂ内のメモリセル（トリミングデータ格納メモリセル３１：図６）を選択する。
このとき、（ａ）内部電源電圧ＶＤＤが非常に低い状態では、メモリセル３１に格納された値ではなく、後述されるように電圧検出回路用トリミングデータＴＣＤＰＯＣとして初期値ＴＲＩＭ１が出力される。一方、（ｂ）内部電源電圧ＶＤＤがある程度上昇した状態（規定値より低くても可）では、例えば図６で説明したように、複数のメモリセル３１のメモリセル電流を用いて、電圧検出回路用トリミングデータＴＣＤＰＯＣとして、複数のメモリセル３１に書き込まれている値ＴＲＩＭ２が読み出される。読み出された電圧検出回路用トリミングデータＴＣＤＰＯＣは、電源電圧検出回路４００へ出力される。
内部電源電圧検出回路４００の検出レベル生成回路４１０は、電圧検出回路用トリミングデータＴＣＤＰＯＣに対応したレベルとなるように、検出レベルＶＰＯＣを変更する。
【００３４】
内部電源電圧ＶＤＤが上昇して検出レベルＶＰＯＣよりも高くなると、リセット信号ＰＯＲは“Ｈ”レベルとなる。それにより、読み出し電圧生成回路２００は通常電圧用読み出し電圧生成回路２００ａを選択し、参照電圧生成回路１７０は通常電圧用参照電圧生成回路１７０ａを選択する。その後は、特許文献１の技術を使用したトリミング動作が実行可能となる。
【００３５】
すなわち、例えば、制御部７０は、トリミングデータ読み出し用のトリミングデータＴＣＤ及びトリミング読み出し信号Ｒｅａｄ＿Ｔｒｉｍを通常電圧用読み出し電圧生成回路２００ａへ、トリミングデータ格納領域３０ａのアドレスデータＡＤＤｘ及びＡＤＤｙをＸデコーダ回路５０ａ及びＹデコーダ回路５０ｂへ、それぞれ出力する。通常電圧用読み出し電圧生成回路２００ａは、トリミングデータＴＣＤ（トリミングデータ読み出し用）及びトリミング読み出し信号Ｒｅａｄ＿Ｔｒｉｍに基づいて、読み出し電圧Ｖｒｅａｄ（トリミング用）を生成してＹデコーダ回路５０ｂに出力する。通常電圧用参照電圧生成回路１７０ａは、トリミングデータＴＣＤＲが無いため、デフォルトの参照電圧ＶＲＥＦ（トリミング用）を生成してセンスアンプ４０に出力する。また、Ｘデコーダ回路５０ａ及びＹデコーダ回路５０ｂは、アドレスデータＡＤＤｘ、ＡＤＤｙに応じたトリミングデータ領域３０ａ内のメモリセルを選択する。その結果、トリミングデータ領域３０ａ内のトリミングデータＴＣＤ、ＴＣＤＲがセンスアンプ４０及びトリミングレジスタ６０経由で読み出され、制御部７０へ出力される。その後、同様にして、トリミングデータ格納領域３０ａ及びユーザ領域２０の読み出しが行われる。詳細は、特許文献１に記載のとおりである。
【００３６】
以上のようにして、リセット信号ＰＯＲが“Ｈ”レベルになると特許文献１の技術を使用したトリミングが実行可能となる。
【００３７】
電圧検出回路用トリミングデータ格納領域３０ｂのメモリセル３１には内部電源電圧検出回路４００のトリミングのためのトリミングデータＴＣＤｐｏｃが複数ビット格納されている。電源投入時において、内部電源電圧ＶＤＤが検出レベルＶＰＯＣより低い期間には電圧検出回路用トリミングデータ格納領域３０ｂが選択される。このとき、内部電源電圧ＶＤＤが非常に低い状態ではメモリセル３１のオン・オフ判定電流が微小であるため、メモリセル３１からは最初は初期値（ＴＲＩＭ１）が出力される。低電圧にて“Ｌ”レベル判定が容易な構造の場合、初期値は“Ｌ”レベルの固定値となる。内部電源電圧ＶＤＤの上昇に伴い、“Ｈ”／“Ｌ”判定ができるようになると、出力値はメモリセル３１に本来格納されていたトリミングデータＴＣＤＰＯＣ（ＴＲＩＭ２）となる。それ以降、トリミングデータＴＣＤＰＯＣは、ＴＲＩＭ２で固定された値となる。
【００３８】
図５は、本発明の実施の形態に係る電源制御回路１０００の動作を示すタイミングチャートである。電源が投入されると、外部電源電圧ＥＶＤＤ及び、内部電源電圧ＶＤＤが上昇する。電源電圧検出回路４００からの出力信号ＰＯＲの初期値はリセット状態の“Ｌ”レベルとなる。不揮発性記憶装置１００はリセット信号ＰＯＲ（“Ｌ”レベル）を受信して電圧検出回路用トリミングデータ格納領域３０ｂに格納されているトリミングデータＴＣＤＰＯＣを出力する。内部電源ＶＤＤが上昇中でその電圧が低い期間では、トリミングデータＴＣＤＰＯＣは初期値ＴＲＩＭ１となる。一方、内部電源ＶＤＤがメモリセルの“Ｈ”／“Ｌ”判定ができる電圧まで上昇するとトリミングデータＴＣＤＰＯＣはＴＲＩＭ２となる。
【００３９】
電源電圧検出回路４００の検出レベル生成回路４１０は、不揮発性記憶装置１００から出力されるトリミングデータＴＣＤＰＯＣが初期値ＴＲＩＭ１の期間では、検出レベルＶＰＯＣを最も高いレベルＶＩＮＩに設定する。これにより、初期状態で、電源電圧検出回路４００からの出力信号ＰＯＲを確実に“Ｌ”レベルとすることができる。内部電源電圧ＶＤＤが上昇してトリミングデータの出力が始まると検出レベルＶＰＯＣは下降し、トリミングデータが目標レベルに設定するためのコードであるＴＲＩＭ２に確定すると、それ以降のトリミングデータＴＣＤＰＯＣは目標電圧ＶＴＡＲで固定される。なお、内部電源電圧ＶＤＤがＶＴＡＲを超えた場合（ＰＯＲ：“Ｈ”）、不揮発性記憶装置１００では特許文献１の動作が開始される。
【００４０】
不揮発性記憶装置１００に電源電圧が低い状態でもメモリセルのデータを読み出し可能とする電圧検出回路用トリミングデータ格納領域３０ｂ及び、低電圧用読み出し電圧生成回路２００ｂ、低電圧用参照電圧生成回路１７０ｂを設け、電源電圧検出回路の電圧検出リセット（ＰＯＲ）を使用して、内部電源電圧ＶＤＤが検出レベルよりも低い期間は内部電源電圧ＶＤＤの上昇とともに電圧検出回路用トリミングデータ格納領域３０ｂに格納されたデータを出力させることで、昇圧回路を使用することなく内部電源電圧検出回路４００のトリミングを行うことができる。トリミング時に不揮発性記憶装置１００の電源電圧の昇圧を行わないため、昇圧にかかる時間が不要となりシステム起動を短縮することができる。
【００４１】
電圧検出回路用トリミングデータ格納領域３０ｂは低電圧でも読み出しが可能なように、複数のメモリセル３１の論理和または論理積を取った構成（図示されず）をとる。例えば、図６の場合、４個のメモリセル３１を用い、その論理和（図示されず）を用いている。ただし、その構成をユーザ領域２０のデータ及び、トリミングデータ格納領域３０ａにも適用すると１データを格納するために必要なメモリセルの個数が増加するため、面積増加によるコスト増加が発生する。よって複数のメモリセルの論理和または論理積を取る構成は、電圧検出回路用トリミングデータ格納領域３０ｂのみに限定し、電源電圧検出回路の電圧検出リセット（ＰＯＲ）を使用して、通常の１データ１メモリセル構成のユーザ領域２０及びトリミングデータ格納領域３０ａと切り替えて使用することで不揮発性記憶装置１００のコスト増加を抑える。
【００４２】
不揮発性記憶装置１００から出力されるトリミングデータＴＣＤＰＯＣは内部電源電圧ＶＤＤの上昇とともにその値を初期値ＴＲＩＭ１から格納された値ＴＲＩＭ２に変化させる。トリミングデータＴＣＤＰＯＣの初期値はメモリセルの特性を利用して低電圧時固定値ＴＲＩＭ１となり、その初期値で自身の検出レベルＶＰＯＣをもっとも高くなるよう設定する（ＶＩＮＩ）。また、トリミングデータの確定とともに検出レベルＶＰＯＣを下がる方向に変化させることで目標とする検出レベルＶＴＡＲより低い電圧でシステムが動作開始することを防ぐ。  
【００４３】
本実施の形態によれば以下の効果がもたらされる。まず、電源立ち上げ時のシステム起動時間が短縮できる。その理由は、不揮発性記憶装置の内部電源電圧を昇圧することなく電源電圧検出回路のトリミングを行う為、昇圧にかかる時間が不要になるからである。
【００４４】
また、電源制御回路及び、不揮発性記憶装置の面積削減によるコストダウンを図ることができる。その理由は、電源電圧検出回路のトリミングに昇圧回路が不要であること及び、１データに複数のメモリセルを使用する電圧検出回路用トリミングデータ格納領域を、内部電源電圧検出回路のトリミングに必要とされるデータの格納のみ限定して使用し、電圧検出回路用トリミングデータ以外のデータの格納には１データ１メモリセル構成のユーザ領域やトリミングデータ格納領域を使用すること、である。
【００４５】
また、電圧検出回路トリミング中のシステムの誤動作を防止することができる。その理由は、電源検出回路の検出レベルをトリミングデータ初期値で最も高くなるようにすることで、目標とする検出レベル以下でのＰＯＲ解除することを防止し、システム起動を防ぐためである。
【００４６】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【００４７】
１０  不揮発性メモリ（メモリアレイ）
２０  ユーザ領域
３０ａ  トリミングデータ格納領域
３０ｂ  電圧検出回路用トリミングデータ格納領域
３１  トリミングデータ格納メモリセル（メモリセル）
５０ａ  Ｘデコーダ回路
５０ｂ  Ｙデコーダ回路
４０  センスアンプ
６０  トリミングレジスタ
７０  制御部
１００  不揮発性記憶装置
１５０  メモリ
１７０  参照電圧生成回路
１７０ａ  通常電圧用参照電圧生成回路
１７０ｂ  低電圧用参照電圧生成回路
２００  読み出し電圧生成回路
２００ａ  通常電圧用読み出し電圧生成回路
２００ｂ  低電圧用読み出し電圧生成回路
３００  内部電源電圧生成回路
４００  内部電源電圧検出回路
４１０  検出レベル生成回路
１０００  電源制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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