(57)【要約】【課題】安定した静電気保護機能を有する半導体装置を提供すること。【解決手段】半導体装置は、シリコン柱を有するシリコン基板、シリコン柱の側壁に沿って形成されたゲート電極、ゲート電極とシリコン柱との間に形成されたゲート絶縁膜シリコン柱の上部に形成された上部拡散層、及びシリコン基板において上部拡散層より下方に形成された下部拡散層、を有する縦型ＭＯＳトランジスタと、下部拡散層と電気的に接続されたパッドと、を備える。サージ電圧が印加された際に下部拡散層と基板との間においてブレイクダウンが発生する。【選択図】図１
2012043832.tif 000002
【特許請求の範囲】
【請求項１】
ソース／ドレイン電極として、上部拡散層及び前記上部拡散層より下方に位置する下部拡散層を有する縦型ＭＯＳトランジスタを備え、
サージ電圧が印加された際に、前記下部拡散層と、前記下部拡散層が形成されている半導体基板との間においてブレイクダウンが発生することを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成されたゲート電極、ソース／ドレイン電極の一方として前記ゲート電極の上端側の前記半導体基板に形成された上部拡散層、及び前記ソース／ドレイン電極の他方として前記ゲート電極の下端側の前記半導体基板に形成された下部拡散層
を有する縦型ＭＯＳトランジスタと、
前記下部拡散層と電気的に接続されたパッドと、
を備えることを特徴とする半導体装置。
【請求項３】
シリコン柱を有する半導体基板、
前記シリコン柱の側壁に沿って形成されたゲート電極、
前記ゲート電極と前記シリコン柱との間に形成されたゲート絶縁膜
前記シリコン柱の上部にソース／ドレイン電極の一方として形成された上部拡散層、及び
前記半導体基板において前記上部拡散層より下方に前記ソース／ドレイン電極の他方として形成された下部拡散層、
を有する縦型ＭＯＳトランジスタと、
前記下部拡散層と電気的に接続されたパッドと、
を備え、
サージ電圧が印加された際に、前記下部拡散層と前記半導体基板の間にブレイクダウンが発生して前記サージ電圧の放電が行われることを特徴とする半導体装置。
【請求項４】
外部から信号を入出力するための外部端子をさらに備え、
前記外部端子と前記パッドとが電気的に接続されていることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記ゲート電極の上端の位置は、前記上部拡散層の底面の位置と独立に形成されていることを特徴とする請求項２〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記上部拡散層と電気的に接続された固定電位配線をさらに備えることを特徴とする請求項２〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記縦型ＭＯＳトランジスタとして、ｎチャネル型縦型ＭＯＳトランジスタ及びｐチャネル型縦型ＭＯＳトランジスタを備え、
前記ｎチャネル型縦型ＭＯＳトランジスタの前記上部拡散層は接地電位配線に電気的に接続され、
前記ｐチャネル型縦型ＭＯＳトランジスタの前記上部拡散層は電源電位配線に電気的に接続されていることを特徴とする請求項２〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記ｎチャネル型縦型ＭＯＳトランジスタ及び前記ｐチャネル型縦型ＭＯＳトランジスタは、各々の前記ゲート電極に入力された信号に応答して出力トランジスタとして動作し、前記パッドを介して出力を行うことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記縦型ＭＯＳトランジスタは静電気保護素子として動作し、前記ブレイクダウンによって前記サージ電圧の放電を行うことで前記半導体装置の保護を行うことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
静電気保護素子を別に備え、
前記縦型ＭＯＳトランジスタは、前記静電気保護素子の動作開始に寄与するトリガートランジスタであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１１】
前記半導体基板に素子分離領域を備え、
前記静電気保護素子は、バイポーラトランジスタを有し、
前記バイポーラトランジスタの拡散層の少なくとも１つは、前記縦型ＭＯＳトランジスタの前記下部拡散層と前記素子分離領域を介して水平方向に隣接して配置されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記縦型ＭＯＳトランジスタは静電気保護素子として動作し、
前記縦型ＭＯＳトランジスタが保護する被保護トランジスタをさらに備え、
前記縦型ＭＯＳトランジスタは、前記パッドと被保護トランジスタとの間に配置されていることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項１３】
前記半導体基板は固定電位に接続されていることを特徴とする請求項１〜１２のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型ＭＯＳ（Metal Oxide Semiconductor）トランジスタを有する半導体装置に関する。特に、本発明は、縦型ＭＯＳトランジスタを静電気保護素子に使用した半導体装置に関する。
【背景技術】
【０００２】
半導体装置の微細化及び高集積化に伴い、平面型（横型）ＭＯＳトランジスタに比べて占有面積を縮小可能な縦型ＭＯＳトランジスタを有する半導体装置が提案されている（例えば、特許文献１及び特許文献２参照）。
【０００３】
縦型ＭＯＳトランジスタは、シリコン柱と、シリコン柱を取り囲むようにシリコン柱の側壁に沿って形成されたゲート電極と、シリコン柱の上下に形成されたソース及びドレインと、を備える。縦型ＭＯＳトランジスタにおいては、シリコン柱の側壁がチャネル領域となる。このような縦型トランジスタはＳＧＴ（Surrounding Gate Transistor）と呼ばれている。
【０００４】
また、半導体装置は、通常、静電気放電（ＥＳＤ；Electro Static Discharge）によるサージ電圧から内部回路を保護するためのＥＳＤ保護素子（例えば、特許文献３参照）を有する。例えば、ＥＳＤ保護素子は、外部端子に接続され、そのクランプ動作により、外部端子からのサージ電圧が内部回路に印加しないように機能する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−６５０２４号公報
【特許文献２】特開２００９−８１３８９号公報
【特許文献３】特開２００９−２８３６９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本発明の観点から与えられる。
【０００７】
ＥＳＤ保護素子は、特許文献３に記載のＥＳＤ保護素子のように、ＭＯＳトランジスタを使用して構成することができる。この場合、半導体装置に形成するＭＯＳトランジスタを縦型とする場合には、ＥＳＤ保護素子に使用するＭＯＳトランジスタも縦型とする必要がある。しかしながら、縦型ＭＯＳトランジスタは新規な構造のトランジスタであるため、半導体装置としての最適化が不十分な面があり、縦型ＭＯＳトランジスタでＥＳＤ保護素子を構成した場合に、被保護素子を保護できなかったり、ＥＳＤ保護素子自体が破壊されたりしてしまうことがある。
【０００８】
ＭＯＳトランジスタで構成したＥＳＤ保護素子においては、一般的には、クランプ動作には、ソース・ドレイン電極を構成する不純物拡散層と半導体基板間におけるＰＮ接合のブレイクダウン特性が利用される。したがって、ＥＳＤ保護のためにはブレイクダウン特性を安定化させることが重要である。しかしながら、後述する図１３に示すような半導体装置においては、縦型ＭＯＳトランジスタの製造方法に起因するブレイクダウン電圧のばらつきや低下が生じるため、ブレイクダウン特性の安定化が得られないことがある。
【０００９】
ここで、縦型ＭＯＳトランジスタを有する半導体装置の製造方法の一例について説明する。図１０及び図１１に、縦型ＭＯＳトランジスタを有する半導体装置の製造方法の一例を説明するための概略工程図を示す。図１２に、当該製造方法によって製造した縦型ＭＯＳトランジスタにおける各要素の位置関係を示すための概略投影図を示す。図１０及び図１１は、図１２のXIII−XIII線に沿った概略断面を図示する。
【００１０】
まず、第１導電型（例えばｐ型、以下同じ）の半導体基板９０１に、素子分離領域としてＳＴＩ（Shallow Trench Isolation）絶縁膜９０２をシリコン酸化膜等で形成し、表面を平坦化する（図１０（ａ））。
【００１１】
次に、半導体基板９０１をエッチングして第１シリコン柱９０１ａ及び第２シリコン柱９０１ｂを形成する。エッチングする際、半導体基板９０１において、第１シリコン柱９０１ａ及び第２シリコン柱９０１ｂを形成する領域上には、第１マスク９０３及び第２マスク９０４を順次形成しておく（図１０（ｂ））。第１マスク９０３としては例えばシリコン酸化膜（ＳｉＯ２）を使用することができ、第２マスク９０４としては例えばシリコン窒化膜（Ｓｉ３Ｎ４）を使用することができる。第１シリコン柱９０１ａは、縦型ＭＯＳトランジスタの本体（チャネル部）となる。第２シリコン柱９０１ｂは、縦型ＭＯＳトランジスタのゲート電極に電位を与えるためのコンタクトプラグ（後述）を配置するために使用される。
【００１２】
次に、ヒ素（Ａｓ）等の第２導電型（例えばｎ型、以下同じ）の不純物をイオン注入法等で、第１シリコン柱９０１ａ及び第２シリコン柱９０１ｂ以外の領域に注入して、下部拡散層９０５を形成する。下部拡散層９０５は、ソース電極及びドレイン電極のうちの一方の電極として機能する。次に、熱酸化処理を施し、第１シリコン柱９０１ａ及び第２シリコン柱９０１ｂの側面にゲート絶縁膜９０６となる酸化膜を形成する（図１０（ｃ））。
【００１３】
次に、リン（Ｐ）等の不純物を含有した多結晶シリコン等のゲート電極前駆層９０７Ａを全面に堆積させる（図１０（ｄ））。
【００１４】
次に、第１シリコン柱９０１ａ及び第２シリコン柱９０１ｂの側面にゲート電極前駆層９０７Ａが残存するようにゲート電極前駆層９０７Ａをエッチバックする。これにより、第１シリコン柱９０１ａ及び第２シリコン柱９０１ｂの側面に沿ってゲート電極９０７が形成される（図１０（ｅ））。第１シリコン柱９０１ａと第２シリコン柱９０１ｂとの間隔の設定によって、ゲート電極９０７は、第１シリコン柱９０１ａ及び第２シリコン柱９０１ｂの側面を覆い、電気的に導通する一体のゲート電極として形成することができる。このとき、ＳＴＩ絶縁膜９０２の側壁にもゲート電極前駆層９０７Ａが残存するが、この残存物はトランジスタ動作には影響しない。なお、ＳＴＩ絶縁膜９０２の側壁に残存したゲート電極前駆層９０７Ａは、フローティングのままでもよいし、接地電位に接続してもよい。
【００１５】
次に、シリコン酸化膜等で第１層間絶縁膜９０８を形成し、化学機械研磨法（ＣＭＰ；Chemical Mechanical Polishing）等により第１層間絶縁膜９０８の上面を平坦化する（図１１（ｆ））。
【００１６】
次に、第１層間絶縁膜９０８上に、シリコン酸化膜等で第３マスク９０９を形成する。次に、第１シリコン柱９０１ａの上方の第３マスクに第１開口９０９ａを形成する。次に、第１開口９０９ａを利用して、湿式エッチング等によって第１シリコン柱９０１ａ上の第２マスク９０４を除去する。これにより、第１層間絶縁膜９０８に第２開口９０８ａが形成される（図１１（ｇ））。このとき、第２シリコン柱９０１ｂ上の第２マスク９０４は第３マスク９０９でマスクして除去されないようにしておく。
【００１７】
次に、第２開口９０８ａの内壁に、第４マスク９１０となるサイドウォールを形成する。第４マスク９１０は、例えば、シリコン窒化膜を形成した後にエッチバックすることにより形成することができる。次に、第４マスク９１０をマスクとして、第１シリコン柱９０１ａ上の第１マスク９０３をエッチングして第１シリコン柱９０１ａの上面（シリコン面）を露出させる（図１１（ｈ））。
【００１８】
次に、選択エピタキシャル成長法によって第２開口９０８ａを充填するように半導体層９１１を形成する。次に、ヒ素等の第２導電型の不純物をイオン注入法等で、第１シリコン柱９０１ａの上部に注入して、上部拡散層９１２を形成する（図１１（ｉ））。上部拡散層９１２は、ソース電極及びドレイン電極のうちの他方の電極、すなわち下部拡散層９０５の対極として機能する。
【００１９】
次に、第１層間絶縁膜９０８上に、シリコン酸化膜等で第２層間絶縁膜９１３を形成して、その上面をＣＭＰ法等によって平坦化する。第２層間絶縁膜９１３は、第３マスク９０９をエッチング等で除去してから形成してもよい。次に、下部拡散層９０５、上部拡散層９１２及びゲート電極９０７と電気的に接続される第１〜第３コンタクトプラグ９１４〜９１６を形成する。第３コンタクトプラグ９１６は、第１シリコン柱９０１ａの側面と対向していない第２シリコン柱９０１ｂの側面に配置されることでゲート電極９０７と電気的に接続される。微細化した縦型ＭＯＳトランジスタでは、第１シリコン柱９０１ａの上部に第２コンタクトプラグ９１５と第３コンタクトプラグ９１６の双方を短絡しないように配置することは困難となる。そこで、第２シリコン柱９０１ｂの側面を利用して、ゲート電極９０７を第１シリコン柱９０１ａの側面から離れた位置まで引き出すことによって、第３コンタクトプラグ９１６を第２コンタクトプラグ９１５と短絡しない位置に配置することが可能となる。
【００２０】
以上の工程により、縦型ＭＯＳトランジスタＱｎ９を有する半導体装置９００を製造することができる。
【００２１】
ここで、縦型ＭＯＳトランジスタＱｎ９を有する半導体装置９００を基にして製造方法に起因する問題について説明する。
【００２２】
図１０（ｅ）に示すようにゲート電極９０７はエッチバック処理によって形成される。このため、ゲート電極９０７の上端の位置にばらつきが生じやすい。一方、上部拡散層９１２の位置は、第１シリコン柱９０１ａの上方から不純物を導入して形成するので、ゲート電極９０７の上端位置のばらつきの影響を受けない。すなわち、上部拡散層９１２は、ゲート電極９０７の上端の位置に関係なく独立にシリコン柱の上部に形成される。このため、上部拡散層９１２の底面（下端）とゲート電極９０７の上端との相対位置は不均一になりやすい。したがって、ゲート電極９０７の電界が及ぼす状態が変動し、上部拡散層９１２と半導体基板９０１間のブレイクダウン電圧にもばらつきが発生しやすくなってしまう。
【００２３】
この他にも、第１シリコン柱９０１ａ上の第１マスク９０３をエッチングする際にゲート絶縁膜９０６にダメージを与えてしまったり、半導体層９１１を選択エピタキシャル成長させる際に半導体層９１１が異常成長してしまったりすることによってもブレイクダウン電圧は低下しやすくなってしまう。
【００２４】
ブレイクダウン電圧がばらつけば、ＥＳＤ保護素子の安定した作用は期待できない。また、ブレイクダウン電圧が低下すると、サージ電圧を十分に放電できずに被保護素子の破壊を防止できなかったり、ＥＳＤ保護素子自体が破壊されてしまったりするという問題が生じる。
【００２５】
図１３に、図１０及び図１１に示す製造方法で製造した縦型ＭＯＳトランジスタＱｎ９をパッド及び接地電位配線に接続した半導体装置の概略断面図を示す。図１３は、図１２に示す概略平面図のXIII−XIII線に沿った断面図である。半導体装置９００においては、下部拡散層９０５は、第１コンタクトプラグ９１４を介して接地電位配線９２１に電気的に接続されている。上部拡散層９１２は、半導体層９１１及び第２コンタクトプラグ９１５を介してボンディング用のパッド９２０に電気的に接続されている。ゲート電極９０７は、第３コンタクトプラグ９１６を介して接地電位配線９２１に電気的に接続されている。
【００２６】
半導体装置９００において、パッド９２０にサージ電圧（静電気ストレス）が印加された場合、上部拡散層９１２と半導体基板９０１との間でブレイクダウンが発生する。このとき、ゲート電極９０７の上端と上部拡散層９１２の下端との相対的距離が一定でないと、ブレイクダウン電圧もばらついてしまう。このため、クランプ特性が不安定となり、半導体装置の外部から印加された静電気ストレスを十分に放電することができない。
【課題を解決するための手段】
【００２７】
本発明の第１視点によれば、ソース／ドレイン電極として、上部拡散層及び上部拡散層より下方に位置する下部拡散層を有する縦型ＭＯＳトランジスタを備える半導体装置が提供される。サージ電圧が印加された際に、下部拡散層と、下部拡散層が形成されている半導体基板との間においてブレイクダウンが発生する。
【００２８】
本発明の第２視点によれば、半導体基板と、半導体基板上に形成されたゲート電極、ソース／ドレイン電極の一方としてゲート電極の上端側の半導体基板に形成された上部拡散層、及びソース／ドレイン電極の他方としてゲート電極の下端側の半導体基板に形成された下部拡散層を有する縦型ＭＯＳトランジスタと、下部拡散層と電気的に接続されたパッドと、を備える半導体装置が提供される。
【００２９】
本発明の第３視点によれば、シリコン柱を有する半導体基板、シリコン柱の側壁に沿って形成されたゲート電極、ゲート電極とシリコン柱との間に形成されたゲート絶縁膜シリコン柱の上部にソース／ドレイン電極の一方として形成された上部拡散層、及び半導体基板において上部拡散層より下方にソース／ドレイン電極の他方として形成された下部拡散層、を有する縦型ＭＯＳトランジスタと、下部拡散層と電気的に接続されたパッドと、を備える半導体装置が提供される。サージ電圧が印加された際に、下部拡散層と半導体基板の間にブレイクダウンが発生してサージ電圧の放電が行われる。
【発明の効果】
【００３０】
本発明は、以下の効果のうち少なくとも１つを有する。
【００３１】
本発明においては、ゲート電極との相対的位置関係が均一的な下部拡散層にサージ電圧を印加させる。これにより、本発明によれば、ブレイクダウン電圧を安定化させ、静電保護素子の機能を安定化させることができる。
【００３２】
また、本発明によれば、静電保護素子の耐圧低下を抑制することができ、静電保護素子自体がサージ電圧によって破壊されることを抑制することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態に係る半導体装置の概略断面図。
【図２】図１に示す半導体装置の一例を示す回路図。
【図３】本発明の第２実施形態に係る半導体装置の概略断面図。
【図４】図３に示す半導体装置の一例を示す回路図。
【図５】本発明の第３実施形態に係る半導体装置の概略断面図。
【図６】図５に示す半導体装置の一例を示す回路図。
【図７】本発明の第４実施形態に係る半導体装置の概略断面図。
【図８】図７に示す半導体装置の一例を示す回路図。
【図９】本発明の第５実施形態に係る半導体装置の一例を示す概略断面図。
【図１０】縦型ＭＯＳトランジスタの製造方法を説明するための概略工程図。
【図１１】縦型ＭＯＳトランジスタの製造方法を説明するための概略工程図。
【図１２】縦型ＭＯＳトランジスタの概略平面図。
【図１３】本発明が解決しようとする課題を説明するための縦型ＭＯＳトランジスタの概略断面図。
【発明を実施するための形態】
【００３４】
上記第１〜第３視点の好ましい形態を以下に記載する。
【００３５】
上記第１〜第３視点の好ましい形態によれば、半導体装置は、外部から信号を入出力するための外部端子をさらに備える。外部端子とパッドとは電気的に接続されている。
【００３６】
上記第１〜第３視点の好ましい形態によれば、ゲート電極の上端の位置は、上部拡散層の底面の位置と独立に形成されている。
【００３７】
上記第１〜第３視点の好ましい形態によれば、半導体装置は、上部拡散層と電気的に接続された固定電位配線をさらに備える。
【００３８】
上記第１〜第３視点の好ましい形態によれば、縦型ＭＯＳトランジスタとして、ｎチャネル型縦型ＭＯＳトランジスタ及びｐチャネル型縦型ＭＯＳトランジスタを備える。ｎチャネル型縦型ＭＯＳトランジスタの上部拡散層は接地電位配線に電気的に接続されている。ｐチャネル型縦型ＭＯＳトランジスタの上部拡散層は電源電位配線に電気的に接続されている。
【００３９】
上記第１〜第３視点の好ましい形態によれば、ｎチャネル型縦型ＭＯＳトランジスタ及びｐチャネル型縦型ＭＯＳトランジスタは、各々のゲート電極に入力された信号に応答して出力トランジスタとして動作し、パッドを介して出力を行う。
【００４０】
上記第１〜第３視点の好ましい形態によれば、縦型ＭＯＳトランジスタは静電気保護素子として動作し、ブレイクダウンによってサージ電圧の放電を行うことで半導体装置の保護を行う。
【００４１】
上記第１〜第３視点の好ましい形態によれば、半導体装置は、静電気保護素子を別に備える。縦型ＭＯＳトランジスタは、静電気保護素子の動作開始に寄与するトリガートランジスタである。
【００４２】
上記第１〜第３視点の好ましい形態によれば、半導体装置は、半導体基板に素子分離領域を備える。静電気保護素子は、バイポーラトランジスタを有する。バイポーラトランジスタの拡散層の少なくとも１つは、縦型ＭＯＳトランジスタの下部拡散層と素子分離領域を介して水平方向に隣接して配置されている。
【００４３】
上記第１〜第３視点の好ましい形態によれば、半導体装置は、静電気保護素子としての縦型ＭＯＳトランジスタが保護する被保護トランジスタをさらに備える。縦型ＭＯＳトランジスタは静電気保護素子として動作する。縦型ＭＯＳトランジスタは、パッドと被保護トランジスタとの間に配置されている。
【００４４】
上記第１〜第３視点の好ましい形態によれば、半導体基板は固定電位に接続されている。
【００４５】
本発明の第１実施形態に係る半導体装置について説明する。図１に、本発明の第１実施形態に係る半導体装置の概略断面図を示す。図２に、図１に示す半導体装置１００の回路図の一例を示す。
【００４６】
半導体装置１００は、第１シリコン柱１０１ａ及び第２シリコン柱１０１ｂを有する第１導電型の半導体基板１０１と、ＳＴＩ絶縁膜１０２と、半導体基板１０１に静電気保護素子として形成された縦型ＭＯＳトランジスタＱｎ１と、を備える。図２に示す回路図においては、縦型ＭＯＳトランジスタＱｎ１をｎ型トランジスタとしている。縦型ＭＯＳトランジスタＱｎ１は、パッド１２０に接続された信号用配線１２２と、接地電位配線１２１との間に接続されている。信号用配線１２２は保護抵抗１２３（図１において不図示）を介して内部回路（不図示）に接続されている。
【００４７】
縦型ＭＯＳトランジスタＱｎ１は、第１シリコン柱１０１ａ及び第２シリコン柱１０１ｂの側壁に沿って形成されたゲート電極１０７と、第１シリコン柱１０１ａ及び第２シリコン柱１０１ｂとゲート電極１０７との間に形成されたゲート絶縁膜１０６と、第１シリコン柱１０１ａの上部に形成された第２導電型の上部拡散層１１２と、第１シリコン柱１０１ａ周囲の下部に形成された第２導電型の下部拡散層１０５と、を有する。上部拡散層１１２及び下部拡散層１０５は、ソース電極及びドレイン電極として機能する。ゲート電極１０７の上端はエッチング処理（エッチバック）されており、第１および第２シリコン柱１０１ａ、１０１ｂの側面に沿ってゲート電極１０７が残存するように形成されている。
【００４８】
半導体装置１００は、さらに、下部拡散層１０５に電気的に接続された第１コンタクトプラグ１１４と、半導体層１１１を介して上部拡散層１１２と電気的に接続された第２コンタクトプラグ１１５と、第２シリコン柱１０１ｂの側壁においてゲート電極１０７と電気的に接続された第３コンタクトプラグ１１６と、第１コンタクトプラグ１１４と電気的に接続されたパッド１２０と、第２コンタクトプラグ１１５及び第３コンタクトプラグ１１６と電気的に接続された接地電位配線１２１と、を有する。すなわち、縦型ＭＯＳトランジスタの下部拡散層１０５は、パッド１２０と電気的に接続されている。上部拡散層１１２及びゲート電極１０７は、接地電位配線１２１と電気的に接続されている。これにより、縦型ＭＯＳトランジスタＱｎ１はクランプ素子として機能する。第３コンタクトプラグ１１６は、第１シリコン柱１０１ａの側面と対向しない第２シリコン柱１０１ｂの側面に形成することにより、第２コンタクトプラグとの短絡を防止することができる。なお、パッド１２０は、例えば、半導体装置１００に信号を入出力するために設けられた外部端子と半導体装置内部の回路素子とを電気的に接続するためのワイヤボンディング等に使用する導電体（ボンディングパッド）である。パッドにはワイヤボンディングを用いずに、貫通電極等を介して外部端子と接続する際に配置される導電体も含まれる。
【００４９】
また、半導体装置１００は、半導体基板１０１の電位を固定するための第１導電型の基板拡散層１１７と、基板拡散層１１７と接地電位配線１２１とを電気的に接続する第４コンタクトプラグ１１８と、をさらに有すると好ましい。基板拡散層１１７は、例えばｐ型拡散層として半導体基板１０１に形成され、その外周をＳＴＩ絶縁膜１０２によって区画されている。これにより、縦型ＭＯＳトランジスタＱｎ１の基板電位を接地電位に固定することができる。
【００５０】
半導体装置１００において、外部からパッド１２０を介して印加されたサージ電圧（静電気ストレス）は、縦型ＭＯＳトランジスタＱｎ１を介して接地電位配線１２１へ放電される。これにより、信号用配線１２２が接続された内部回路が、静電気ストレスの印加から保護される。
【００５１】
このとき、ブレイクダウンは、下部拡散層１０５と半導体基板１０１との間で発生する。すなわち、縦型ＭＯＳトランジスタＱｎ１においては、サージ電圧は、上部拡散層１１２と比較して、ゲート電極１０７との相対的位置関係が安定している下部拡散層１０５を経由して放電される。これにより、ブレイクダウン電圧の安定化を図ることができ、静電気保護素子としての機能を安定化させることができる。また、下部拡散層１０５を経由させることにより、静電気保護素子の耐圧低下も抑制できるので、静電気保護素子自体がサージ電圧の印加によって破壊されることも防止することができる。
【００５２】
縦型ＭＯＳトランジスタＱｎ１の放電能力を高めるには、トランジスタ本体である第１シリコン柱１０１ａの平面寸法（例えば幅）ｗ１を大きくすると好ましい。また、第１コンタクトプラグ１１４とゲート電極１０７との間隔ｄ１、及び平面投影上における第２コンタクトプラグ１１５とゲート電極１０７との間隔ｄ２を、内部回路を構成するＭＯＳトランジスタに配置するコンタクトプラグとゲート電極の間隔より大きくとることにより、放電電流によりゲート電極１０７が損傷するのを防止することができる。間隔ｄ１，ｄ２を大きくすれば、放電電流がゲート電極に到達するまでに分散されて、ゲート電極の特定の部位に電流集中することを防止することができるからである。そのため、間隔ｄ１，ｄ２が大きいほど、この効果も大きくなるが、静電気保護素子の占有面積も大きくなるという問題が生じる。このため、第１シリコン柱１０１ａの寸法、間隔ｄ１，ｄ２は、想定される静電気放電の電圧と電流に応じて最適となるように設定することが好ましい。
【００５３】
半導体装置１００は、例えば、図１０及び図１１を用いて説明した縦型ＭＯＳトランジスタの製造方法を利用して製造することができる。基板拡散層１１７は、例えば、下部拡散層１０５と同時にＳＴＩ絶縁膜１０２で区画されたパターンを形成した後に、ホウ素（Ｂ）等のｐ型不純物をイオン注入することによって形成することができる。
【００５４】
図２においては、静電気保護素子としてｎチャネル型ＭＯＳトランジスタの例を示したが、静電気保護素子としてｐチャネル型ＭＯＳトランジスタを使用することもできる。縦型ＭＯＳトランジスタＱｎ１をｐチャネル型にする場合には、下部拡散層１０５をパッド１２０と接続することは図１に示す形態と同様であるが、上部拡散層１１２は電源電位配線（ＶＤＤ）等の固定電位配線に接続するようにする。半導体基板１０１としてｐ型の基板を用いる場合には、ｎ型のウェルを形成して、そのｎ型ウェル領域内にｐチャネル型ＭＯＳトランジスタを配置すればよい。
【００５５】
次に、本発明の第２実施形態に係る半導体装置について説明する。図３に、本発明の第２実施形態に係る半導体装置の概略断面図を示す。図４に、図３に示す半導体装置２００の回路図の一例を示す。半導体装置２００は、出力トランジスタを備える。第２実施形態においては、この出力トランジスタが静電保護素子としても機能している。
【００５６】
半導体装置２００は、第１導電型半導体基板２０１と、半導体基板２０１に形成された第２導電型ウェル２２１と、半導体基板２０１に形成された第２導電型（図４においてはｎチャネル型）第１縦型ＭＯＳトランジスタＱｎ２ａと、ウェル２２１に形成された第１導電型（図４においてはｐチャネル型）第２縦型ＭＯＳトランジスタＱｐ２ｂと、第１縦型ＭＯＳトランジスタＱｎ２ａ及び第２縦型ＭＯＳトランジスタＱｐ２ｂと電気的に接続されたパッド２４０と、第１縦型ＭＯＳトランジスタＱｎ２ａと電気的に接続された接地電位配線２４１と、第２縦型ＭＯＳトランジスタＱｐ２ｂと電気的に接続された電源電位配線２４２と、を備える。ウェル２２１は、半導体基板２０１に、ｎ型の場合にはリン、ｐ型の場合にはホウ素等の不純物をイオン注入法にて注入することによって形成することができる。
【００５７】
第１縦型ＭＯＳトランジスタＱｎ２ａ及び第２縦型ＭＯＳトランジスタＱｐ２ｂの構成及び製造方法は、導電型以外は第１実施形態における縦型ＭＯＳトランジスタと同様である。
【００５８】
第１縦型ＭＯＳトランジスタＱｎ２ａは、第１シリコン柱２０１ａ、第２シリコン柱２０１ｂ、第２導電型第１下部拡散層２０５、第２導電型第１上部拡散層２１２、第１ゲート電極２０７及び第１ゲート絶縁膜２０６を有する。第１下部拡散層２０５は、第１コンタクトプラグ２１４を介してパッド２４０に電気的に接続されている。第１上部拡散層２１２は、第２コンタクトプラグ２１５を介して接地電位配線２４１に電気的に接続されている。第１ゲート電極２０７は、第３コンタクトプラグ２１６を介して内部回路（不図示）に電気的に接続されている。ゲート電極２０７には、第１縦型ＭＯＳトランジスタＱｎ２ａを駆動するための信号が入力される。第１縦型ＭＯＳトランジスタＱｎ２ａは出力トランジスタとして機能する。
【００５９】
第２縦型ＭＯＳトランジスタＱｐ２ｂは、第１シリコン柱２２１ａ、第２シリコン柱２２１ｂ、第１導電型第２下部拡散層２２５、第１導電型第２上部拡散層２３２、第２ゲート電極２２７及び第２ゲート絶縁膜２２６を有する。第２下部拡散層２２５は、第５コンタクトプラグ２３４を介してパッド２４０に電気的に接続されている。第２上部拡散層２３２は、第６コンタクトプラグ２３５を介して電源電位配線２４２に電気的に接続されている。第２ゲート電極２２７は、第７コンタクトプラグ２３６を介して内部回路（不図示）に電気的に接続されている。ゲート電極２２７には、第２縦型ＭＯＳトランジスタＱｐ２ｂを駆動するための信号が入力される。第２縦型ＭＯＳトランジスタＱｐ２ｂは出力トランジスタとして機能する。
【００６０】
また、半導体装置２００は、第１実施形態と同様にして、半導体基板２０１の電位を固定するための第１導電型の第１基板拡散層２１７を有する。第１基板拡散層２１７は第４コンタクトプラグ２１８を介して接地電位配線２４１に電気的に接続されている。これにより、第１縦型ＭＯＳトランジスタＱｎ２ａのチャネル部の電位を固定することができる。
【００６１】
さらに、半導体装置２００は、ウェル２２１の電位を固定するための第２導電型の第２基板拡散層２３７を有する。第２基板拡散層２２７は第８コンタクトプラグ２３８を介して電源電位配線２４２に電気的に接続されている。これにより、ウェル２２１の電位を固定することができる。
【００６２】
半導体装置２００においては、パッド２４０は、第１縦型ＭＯＳトランジスタＱｎ２ａの第１下部拡散層２０５及び第２縦型ＭＯＳトランジスタＱｐ２ｂの第２下部拡散層２２５と電気的に接続されている。これにより、静電気放電時において、下部拡散層２０５，２２５と半導体基板２０１，２２１との間でブレイクダウンを起こすことができる。ブレイクダウン動作によって、第１及び第２縦型ＭＯＳトランジスタＱｎ２ａ、Ｑｐ２ｂは、それぞれ静電保護素子として機能し、いずれのトランジスタにおいてもブレイクダウン電圧のばらつきを抑制することができる。第２実施形態によれば、出力トランジスタを縦型ＭＯＳトランジスタで構成した形態においても、静電気保護素子の機能を安定化させることができる。
【００６３】
次に、本発明の第３実施形態に係る半導体装置について説明する。図５に、本発明の第３実施形態に係る半導体装置の概略断面図を示す。図６に、図５に示す半導体装置３００の回路図の一例を示す。半導体装置３００は、第２導電型（図６においてはｎチャネル型）縦型ＭＯＳトランジスタＱｎ３と、縦型ＭＯＳトランジスタＱｎ３に隣接して形成されたバイポーラトランジスタＱｂ３と、を備える。第３実施形態においては、バイポーラトランジスタＱｂ３が静電保護素子として機能する。縦型ＭＯＳトランジスタＱｎ３は、バイポーラトランジスタＱｂ３の動作開始電圧を下げるトリガートランジスタとして機能する。
【００６４】
縦型ＭＯＳトランジスタＱｎ３は、第１シリコン柱３０１ａ、第２シリコン柱３０１ｂ、第２導電型第１下部拡散層３０５、第２導電型上部拡散層３１２、ゲート電極３０７及びゲート絶縁膜３０６を有する。第１下部拡散層３０５は、第１コンタクトプラグ３１４を介してパッド３３０に電気的に接続されている。上部拡散層３１２は、第２コンタクトプラグ３１５を介して接地電位配線３３１に電気的に接続されている。ゲート電極３０７は、第３コンタクトプラグ３１６を介して接地電位配線３３１に電気的に接続されている。ゲート電極３０７には、第１縦型ＭＯＳトランジスタＱｎ２ａを駆動するための信号が入力される。
【００６５】
また、半導体装置３００は、第１実施形態と同様にして、半導体基板３０１の電位を固定するための第１導電型基板拡散層３１７を有する。基板拡散層３１７は第４コンタクトプラグ３１８を介して接地電位配線３３１に電気的に接続されている。これにより、縦型ＭＯＳトランジスタＱｎ３のチャネル部の電位を固定することができる。
【００６６】
縦型ＭＯＳトランジスタＱｎ３の構成及び製造方法は、第１実施形態における縦型ＭＯＳトランジスタと同様である。
【００６７】
バイポーラトランジスタＱｂ３は、例えば、半導体基板３０１としてｐ型の基板を用いる場合において、縦型ＭＯＳトランジスタＱｎ３の下部拡散層３０５と同じ層（同様の高さ）に形成されたｎ型の第１拡散層３２１及びｎ型の第２拡散層３２２を有するｎｐｎバイポーラトランジスタである。第１拡散層３２１及び第２拡散層３２２は、それぞれ、ＳＴＩ絶縁膜３０２で区画されている。第１拡散層３２１は、ＳＴＩ絶縁膜３０２を介して縦型ＭＯＳトランジスタＱｎ３の下部拡散層３０５に隣接している。第１拡散層３２１は、第５コンタクトプラグ３２３を介してパッド３３０に電気的に接続されている。第２拡散層３２２は、第６コンタクトプラグ３２４を介して接地電位配線３３１に電気的に接続されている。第１拡散層３２１及び第２拡散層３２２は、例えば、下部拡散層３０５と同時にＳＴＩ絶縁膜３０２で区画するように形成した後に、ヒ素（Ａｓ）等のｎ型不純物を半導体基板３０１にイオン注入して形成することができる。
【００６８】
半導体装置３００において、パッド３３０にサージ電圧が印加された場合、まずブレイクダウン電圧の低い下部拡散層３０５においてブレイクダウンが生じる。これにより、半導体基板３０１に電流が流れる。この電流により下部拡散層３０５周囲の基板電位が上昇する。基板電位の上昇によって、バイポーラトランジスタＱｂ３の第１拡散層３２１から半導体基板３０１へも電流が流れ始め、バイポーラトランジスタＱｂ３の動作が開始する。
【００６９】
第１拡散層３２１を、下部拡散層３０５にＳＴＩ絶縁膜３０２を介して水平方向に隣接して、かつ上部拡散層３１２よりも下部拡散層３０５寄り（好ましくは同層）に形成することにより、第１拡散層３２１は、縦型ＭＯＳトランジスタＱｎ３による基板電位上昇の影響を効率よく受けることができる。
【００７０】
縦型ＭＯＳトランジスタＱｎ３をトリガートランジスタとすることにより、バイポーラトランジスタＱｂ３の動作開始電圧を低下させることができる。これにより、保護すべき内部回路のＭＯＳトランジスタにおけるゲート絶縁膜が薄い場合であっても、耐圧電圧よりもブレイクダウン電圧を下げることができる。
【００７１】
本実施形態においても、トリガーとなるブレイクダウンを縦型ＭＯＳトランジスタの下部拡散層において起こすことができる。これにより、静電保護機能を安定化させることができる。また、ブレイクダウン電圧を安定化させることができる。
【００７２】
次に、本発明の第４実施形態に係る半導体装置について説明する。図７に、本発明の第４実施形態に係る半導体装置の概略断面図を示す。図８に、図７に示す半導体装置４００の回路図の一例を示す。半導体装置４００は、縦型ＭＯＳトランジスタＱｎ４（図８においてはｎチャネル型）と、第１バイポーラトランジスタＱｂ４ａ及び第２バイポーラトランジスタＱｂ４ｂを有するサイリスタＴｙ４と、を備える。縦型ＭＯＳトランジスタＱｎ４とサイリスタＴｙ４は隣接して配置されている。第４実施形態においては、サイリスタＴｙ４が静電保護素子として機能する。縦型ＭＯＳトランジスタＱｎ４は、第３実施形態と同様にして、サイリスタの動作開始電圧を下げるトリガートランジスタとして機能する。図８に示す回路図において、ｐｎｐｎ構造を有するサイリスタは、電源供給用のパッドに接続されている。
【００７３】
縦型ＭＯＳトランジスタＱｎ４は、第１シリコン柱４０１ａ、第２シリコン柱４０１ｂ、第２導電型下部拡散層４０５、第２導電型上部拡散層４１２、ゲート電極４０７及びゲート絶縁膜４０６を有する。下部拡散層４０５は、第１コンタクトプラグ４１４を介してパッド４３０に電気的に接続されている。上部拡散層４１２は、第２コンタクトプラグ４１５を介して接地電位配線４３１に電気的に接続されている。ゲート電極４０７は、第３コンタクトプラグ４１６を介して接地電位配線４３１に電気的に接続されている。
【００７４】
また、半導体装置４００は、第１実施形態と同様にして、半導体基板４０１の電位を固定するための第１導電型第１基板拡散層４２１を有する。第１基板拡散層４２１は第４コンタクトプラグ４２５を介して接地電位配線４３１に電気的に接続されている。これにより、縦型ＭＯＳトランジスタＱｎ４のチャネル部の電位を固定することができる。
【００７５】
縦型ＭＯＳトランジスタＱｎ４の構成及び製造方法は、第１実施形態における縦型ＭＯＳトランジスタと同様である。
【００７６】
ｎｐｎ型第１バイポーラトランジスタＱｂ４ａは、ｎ型の第１拡散層４２２、ｐ型の半導体基板４０１、及びｎ型のウェル４２０で構成されている。ｐｎｐ型第２バイポーラトランジスタＱｂ４ｂは、ｐ型の半導体基板４０１、ｎ型のウェル４２０、及びｐ型の第２拡散層４２３で構成されている。第１拡散層４２２は、第５コンタクトプラグ４２６を介して接地電位配線４３１に電気的に接続されている。第２拡散層４２３は、第６コンタクトプラグ４２７を介してパッド４３０に電気的に接続されている。
【００７７】
第１拡散層４２２及び第２拡散層４２３は、半導体基板４０１において、縦型ＭＯＳトランジスタＱｎ４の下部拡散層４０５と同じ層（同様の高さ）に形成されている。
【００７８】
さらに、半導体装置４００は、ウェル４２０の電位を固定するための第２導電型第２基板拡散層４２４を有する。第２基板拡散層４２４は第７コンタクトプラグ４２８を介して所定の電位に電気的に接続されている。これにより、ウェル４２０の電位を固定することができる。
【００７９】
縦型ＭＯＳトランジスタＱｎ４の動作は、第３実施形態と同様である。すなわち、パッド４３０にサージ電圧が印加された場合、まず下部拡散層４０５においてブレイクダウンが生じる。これにより、基板電位が上昇し、サイリスタＴｙ４のクランプ動作が開始される。
【００８０】
本実施形態においても、トリガーとなるブレイクダウンを縦型ＭＯＳトランジスタの下部拡散層において起こすことができる。これにより、静電保護機能を安定化させることができる。また、ブレイクダウン電圧を安定化させることができる。
【００８１】
次に、本発明の第５実施形態に係る半導体装置について説明する。図９に、本発明の第５実施形態に係る半導体装置の回路図の一例を示す。第１実施形態〜第４実施形態においては、半導体装置の外部（帯電した人体や機器）から印加される静電気ストレスに対する静電破壊モデル、すなわちＨＢＭ（Human Body Model）やＭＭ（Machine Model）に対するものであったが、本実施形態は、半導体装置自体が帯電する静電破壊モデルＣＤＭ（Charged Device Model）に対するものである。
【００８２】
本実施形態においては、縦型ＭＯＳトランジスタを静電保護素子として使用しているが、ＣＤＭ対策として複数の縦型ＭＯＳトランジスタを使用している。ＣＤＭ対策としては、パッドからの信号が接続される最初の内部回路素子のゲート・ソース電極間に第２の保護素子を接続することが効果的である。図９に示す形態においては、第１縦型ＭＯＳトランジスタＱｎ５ａは、第１実施形態で説明した静電気保護素子と同じものであり、保護抵抗の先に、最初の内部回路素子に相当するｐチャネル型ＭＯＳトランジスタＱｐ５ｄ（第４ＭＯＳトランジスタ）とｎチャネル型ＭＯＳトランジスタＱｎ５ｅ（第５ＭＯＳトランジスタ）が接続されている。そして、ＣＤＭ対策として、ｎチャネル型の縦型ＭＯＳトランジスタＱｎ５ｂ（第２縦型ＭＯＳトランジスタ）とｎチャネル型の縦型ＭＯＳトランジスタＱｎ５ｃ（第３縦型ＭＯＳトランジスタ）が、それぞれ第４ＭＯＳトランジスタＱｐ５ｄと第５ＭＯＳトランジスタＱｎ５ｅを保護する目的で接続されている。第１縦型ＭＯＳトランジスタＱｎ５ａはｎチャネル型である。このとき、第１〜第３縦型ＭＯＳトランジスタＱｎ５ａ，Ｑｎ５ｂ，Ｑｎ５ｃの下部拡散層をパッド５３０と電気的に接続するようにする。
【００８３】
ｐチャネル型の第４ＭＯＳトランジスタＱｐ５ｄに対しては、帯電した半導体装置５００がパッド５３０から放電する際に第４ＭＯＳトランジスタＱｐ５ｄのゲート電極とソース電極（又は基板）との間に生じる電位差により第４ＭＯＳトランジスタＱｐ５ｄが破壊されないように、ｎチャネル型の第２縦型ＭＯＳトランジスタＱｎ５ｂをパッド５３０と電源電位配線５３２との間に接続している。
【００８４】
ｎチャネル型の第５ＭＯＳトランジスタＱｎ５ｅに対しては、帯電した半導体装置５００がパッド５３０から放電する際に第４ＭＯＳトランジスタＱｐ５ｄのゲート電極とソース電極（又は基板）との間に生じる電位差により第５ＭＯＳトランジスタＱｐ５ｅが破壊されないように、ｎチャネル型第３縦型ＭＯＳトランジスタＱｎ５ｃをパッド５３０と接地電位配線５３１との間に接続している。
【００８５】
ＣＤＭ対策として導入した第２縦型ＭＯＳトランジスタＱｎ５ｂ及び第３縦型ＭＯＳトランジスタＱｎ５ｃにおいても、放電時には大きな電圧が加わることになるので、各縦型ＭＯＳトランジスタの下部拡散層をパッド５３０と電気的に接続することにより、安定したブレイクダウン特性と静電保護機能を維持することができる。
【００８６】
なお、第５実施形態において、上記に示す導電型は一例であり、第２縦型ＭＯＳトランジスタにｐチャネル型の縦型ＭＯＳトランジスタを用いても構わない。その場合も、パッドに接続された入力信号を下部拡散層に接続する事で同様の効果が得られる。
【００８７】
本発明の半導体装置は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。縦型ＭＯＳトランジスタの導電型は、ｎチャネル型、ｐチャネル型のいずれでも、本発明を適用して静電気保護素子を構成することが可能である。
【００８８】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【符号の説明】
【００８９】
１００，２００，３００，４００，５００            半導体装置
１０１ａ，２０１ａ，２２１ａ，３０１ａ，４０１ａ            第１シリコン柱
１０１ｂ，２０１ｂ，２２１ｂ，３０１ｂ，４０１ｂ            第２シリコン柱
１０１，２０１，３０１，４０１          半導体基板
１０２，２０２，３０２，４０２          ＳＴＩ絶縁膜
１０４          第２マスク
１０５,２０５，２２５，３０５，４０５          下部拡散層
１０６，２０６，２２６，３０６，４０６          ゲート絶縁膜
１０７，２０７，２２７，３０７，４０７          ゲート電極
１１１          半導体層
１１２，２１２，２３２，３１２，４１２          上部拡散層
１１７，２１７，２３７，３１７，４２１，４２４          基板拡散層
１１４〜１１６，１１８，２１４〜２１６，２１８，２３４〜２３６，２３８，３１４〜３１６，３１８，３２３，３２４，４１４〜４１６，４２５〜４２８          コンタクトプラグ
１２０，２４０，３３０，４３０，５３０          パッド
１２１，２４１，３３１，４３１，５３１          接地電位配線
１２２          信号用配線
１２３          保護抵抗
２２１，４２０          ウェル
２４２，４３２，５３２          電源電位配線
３２１，３２２，４２２，４２３          拡散層
Ｑｎ１，Ｑｎ２ａ，Ｑｐ２ｂ，Ｑｎ３，Ｑｎ４，Ｑｎ５ａ〜５ｃ          縦型ＭＯＳトランジスタ
Ｑｂ３，Ｑｂ４ａ，Ｑｂ４ｂ          バイポーラトランジスタ
Ｑｎ５ｄ，Ｑｎ５ｅ          ＭＯＳトランジスタ
９００            半導体装置
９０１ａ            第１シリコン柱
９０１ｂ            第２シリコン柱
９０１          半導体基板
９０２          ＳＴＩ絶縁膜
９０３          第１マスク
９０４          第２マスク
９０５          下部拡散層
９０６          ゲート絶縁膜
９０７          ゲート電極
９０７Ａ          ゲート電極前駆層
９０８          第１層間絶縁膜
９０８ａ          第２開口
９０９          第３マスク
９０９ａ          第１開口
９１０            第４マスク
９１１          半導体層
９１２          上部拡散層
９１３          第２層間絶縁膜
９１４〜９１６          コンタクトプラグ
９２０          パッド
９２１          接地電位配線
【図１】
2012043832.tif 000003
【図２】
2012043832.tif 000004
【図３】
2012043832.tif 000005
【図４】
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【図５】
2012043832.tif 000007
【図６】
2012043832.tif 000008
【図７】
2012043832.tif 000009
【図８】
2012043832.tif 000010
【図９】
2012043832.tif 000011
【図１０】
2012043832.tif 000012
【図１１】
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【図１２】
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【図１３】
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