(57)【要約】【課題】検出感度の向上には、画素の検査サイズを小さくしてＳ／Ｎ比を向上させることや、領域別に最適なアルゴリズムを用いて処理する方法が有効である。しかし、処理データ量が増加するため、処理時間増加によるスループットの低下、処理回路の並列化による回路規模増加およびコストが増加する、という課題がある。【解決手段】検査領域の量から処理時間が最短、および回路規模が最小のうち少なくとも１つの条件を満たす処理基板とアルゴリズムとの組み合わせを得る。【選択図】図１
2012150106.tif 000002
【特許請求の範囲】
【請求項１】
基板を検査する検査装置において、
前記基板に光を照明する照明光学系と、
前記基板からの光を検出して結像する検出光学系と、
前記結像された像を検出する検出器と、
前記基板の検査領域別に用意された専用のアルゴリズムを複数種保存する記憶部と、
前記アルゴリズムを使って前記欠陥を検出する複数の処理部と、
前記基板の情報を基に、複数種の検査領域のうち、同一チップ内で一定方向に繰り返し形成された特定領域以外の検査に使用する前記処理部の回路規模が最小となるように前記処理部と前記アルゴリズムとの組み合わせを決定し、前記処理部の他の回路を前記特定領域の検査に割り当てる決定部と、
前記決定部で決定した組み合わせに従って前記処理部に前記アルゴリズムを読み出す読み出し部と、
前記検出器で検出された画像を前記基板の検査領域毎のデータに分割し、対応するアルゴリズムが格納された前記処理部へ各々の前記検査領域のデータを分配する分配部とを備え、
前記記憶部には、前記特定領域の検査について、同一チップ内のもの同士を比較する特定領域用のアルゴリズムが保存してあり、
前記読み出し部は、前記処理部の前記他の回路に前記特定領域用のアルゴリズムをローディングし、
前記特定領域用のアルゴリズムがローディングされた処理部では、前記特定領域用のアルゴリズムに従って、同一チップ内の前記特定領域同士のデータの比較によって当該特定領域の欠陥が検出される
ことを特徴とする検査装置。
【請求項２】
請求項１に記載の検査装置において、
前記特定領域はペリ部であることを特徴とする検査装置。
【請求項３】
請求項２に記載の検査装置において、
前記特定領域用のアルゴリズムがローディングされた処理部では、前記特定領域用のアルゴリズムに従って、同一チップ内で前記検出器のスキャン方向に並ぶペリ部を比較してペリ部の欠陥を抽出することを特徴とする検査装置。
【請求項４】
請求項２に記載の検査装置において、
前記特定領域用のアルゴリズムがローディングされた処理部では、前記特定領域用のアルゴリズムに従って、同一チップ内の隣接ペリ部同士の差画像をとってその平均をチップ単位で出し、各チップの平均を平均してしきい値を算出し、このしきい値を用いてペリ部の欠陥を抽出することを特徴とする検査装置。
【請求項５】
請求項２に記載の検査装置において、
前記特定領域用のアルゴリズムがローディングされた処理部では、前記特定領域用のアルゴリズムに従って、同一チップ内における前記検出器の１スキャン幅内で前記検出器の画素方向に並ぶペリ部を比較してペリ部の欠陥を抽出することを特徴とする検査装置。
【請求項６】
請求項２に記載の検査装置において、
前記特定領域用のアルゴリズムがローディングされた処理部では、前記特定領域用のアルゴリズムに従って、前記検出器の複数回のスキャンで取得された同一チップ内で前記検出器の画素方向に並ぶペリ部を比較してペリ部の欠陥を抽出することを特徴とする検査装置。
【請求項７】
基板を検査する検査装置において、
前記基板に光を照明する照明光学系と、
前記基板からの光を検出して結像する検出光学系と、
前記結像された像を検出する検出器と、
前記検出器で検出された画像を処理して欠陥を検出する画像処理部と、を有し、
前記画像処理部は、
前記基板の領域ごとに対応した複数のアルゴリズムを保存することが可能な記憶部と、
前記アルゴリズムを使って前記欠陥を検出する複数の処理部と、
前記画像を前記領域ごとのデータに分割して、前記領域に対応した前記アルゴリズムが格納された前記処理部へ前記領域ごとのデータを分配する分配部と、を有し、
前記基板のデザインデータから前記処理部と前記アルゴリズムとの組み合わせを決定する決定部と、を有し、さらに
前記画像処理部は、
前記決定部の組み合わせに従って、前記複数のアルゴリズムを読み出すことを特徴とする検査装置。
【請求項８】
請求項７に記載の検査装置において、
前記決定部は、
検査時間が最小となるように前記組み合わせを決定することを特徴とする検査装置。
【請求項９】
請求項７に記載の検査装置において、
前記決定部は、
検査規模が最小となるように前記組み合わせを決定することを特徴とする検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板を検査する検査装置に係り、例えば、半導体の製造工程で使用される半導体ウェハの欠陥を検査する検査装置に関する。
【背景技術】
【０００２】
半導体デバイスの製造は、フロントエンド工程とバックエンド工程に分けられる。フロントエンド工程は、アイソレーション形成、ウェル形成、ゲート形成、ソース／ドレイン形成、層間絶縁膜形成及び平坦化等からなる。バックエンド工程は、コンタクトプラグ形成、層間絶縁膜形成、平坦化、メタル配線形成を繰り返し、最後にパッシベーション膜形成を行う。
【０００３】
上記の製造工程の途中では、ウェハを抜き取り、欠陥検査が行われる。ここで欠陥とは、例えば、ウェハ表面の異物やスクラッチ、パターン欠陥（ショート、オープン、ビア非開口等）である。欠陥検査の目的は、第一に製造装置の状態を管理すること、第二に不良発生工程とその原因を特定することにある。そのため、半導体デバイスの微細化に伴い、欠陥検査装置には高い検出感度が要求されている。
【０００４】
欠陥検査装置では、隣接あるいは近接するチップ間の画像を比較する方法が用いられることが多い。これは、１枚のウェハ上に、同一構造のパターンを有する数百個の半導体デバイス（チップまたはダイと呼ぶ）が作製されることを利用した方法である。特に、暗視野画像を比較する欠陥検査装置は、スループットが高いので、インライン検査に広く使用されている。
【０００５】
欠陥検査装置に関する従来技術としては、以下の文献が挙げられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００５−５１７９０６号公報
【特許文献２】米国特許第７２５１５８６号公報
【特許文献３】特開２０１１−２８４１０号公報
【特許文献４】特開２００８−２８６５８６号公報
【特許文献５】特開２００５−１９５５０４号公報
【特許文献６】特開２０００−１９４８３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体デバイスの微細化に伴い、欠陥検査装置に対して、スループットを維持あるいは向上させつつ検出感度を向上すること、及び装置の低価格化が求められている。
【０００８】
スループットの向上には、画素数の多いセンサや複数のセンサを使うことで光学系の視野（特に長辺サイズ）を十分に大きくすることが有効である。
【０００９】
検出感度の向上には、画素の検査サイズを小さくしてＳ／Ｎ比を向上させることや、コントラストの小さいメモリセル部、複雑なパターンで形成されるロジック部、繰り返しパターンで形成されるペリ部等を、領域別に最適なアルゴリズムを用いて処理する方法が有効である。
【００１０】
しかし、処理データ量が増加するため、処理時間増加によるスループットの低下、処理回路の並列化による回路規模増加、及びコストの増加という課題がある。
【課題を解決するための手段】
【００１１】
本発明は例えば、以下の点を特徴とする。
【００１２】
本発明は、メモリセル部は回路規模小、処理時間小、ロジック部は回路規模大、処理時間大、ペリ部は回路規模中、処理時間中、と領域により回路規模、処理時間共に差があることに着目し、ウェハ内をメモリセル部、ロジック部、ペリ部等検査領域別に分類し、それぞれ最適なアルゴリズムで処理を行うことを特徴とする。
【００１３】
本発明は、検査領域の量から処理時間が最短、及び回路規模が最小のうち少なくとも１つの条件を満たす処理基板とアルゴリズムとの組み合わせを得ることを特徴とする。
【００１４】
本発明は、処理基板とアルゴリズムとの組み合わせを任意に変えることを特徴とする。
【００１５】
本発明は、従来処理の様に全領域を共通のアルゴリズムで処理していた場合に発生していた処理時間の増加、回路規模の増加を抑えることを特徴とする。
【００１６】
本発明は、複数種の検査領域のうち特定の領域の検査を重要視する場合、特定の領域以外の検査領域の検査に用いる回路の規模を抑え、残りの回路を特定の領域の検査に当てることを特徴とする。
【発明の効果】
【００１７】
本発明は例えば、以下の効果を奏する。
（１）高速な検査を行うことができる。
（２）高感度な検査を行うことができる。
（３）付加価値の高い検査を行うことができる。
（４）データ処理回路の増加に伴うコストの増加を抑えることができる。
（５）拡張性の高い画像処理装置を提供できる。
【００１８】
本発明の上記特徴及びその他の特徴は、以下の記載により、更に説明される。
【図面の簡単な説明】
【００１９】
【図１】実施例１に係る欠陥検査装置の概略構成図である。
【図２】実施例１に係る欠陥検査装置による欠陥検査手順を表すフローチャートである。
【図３】実施例２に係る欠陥検査装置の概略構成図である。
【図４】実施例２に係る欠陥検査装置による欠陥検査手順を表すフローチャートである。
【図５】検査対象であるチップの構造の一例を表した図である。
【図６】本発明の実施例３に係る検査装置の概略図である。
【図７】本発明の実施例３に係る欠陥検査装置による欠陥検査手順を表すフローチャートである。
【図８】本発明の実施例３に係る欠陥検査装置によるペリ部の欠陥検査の概念を表す図である。
【図９】ペリ部の従来の欠陥検査の概念を表す図である。
【図１０】本発明の実施例４に係る欠陥検査装置による欠陥検査手順を表すフローチャートである。
【図１１】本発明の実施例４に係る欠陥検査装置によるペリ部の欠陥検査の概念を表す図である。
【図１２】本発明の実施例５に係る欠陥検査装置による欠陥検査手順を表すフローチャートである。
【図１３】本発明の実施例５に係る欠陥検査装置によるペリ部の欠陥検査の概念を表す図である。
【図１４】本発明の実施例６に係る欠陥検査装置による欠陥検査手順を表すフローチャートである。
【図１５】本発明の実施例６に係る欠陥検査装置によるペリ部の欠陥検査の概念を表す図である。
【発明を実施するための形態】
【００２０】
以下、欠陥榛査装置に本発明を適用した場合の実施例を、図面を用いて説明する。
【実施例１】
【００２１】
図１は本実施例１の暗視野欠陥検査装置の概略図である。主要な構成要素は、ウェハ（基板）１０１を搭載するウェハチャック１０２、ウェハをθ回転するθステージ１０３、ウェハを上下移動するＺステージ１０４、ウェハをＹ移動するＹステージ１０５、ウェハをＸ移動するＸステージ１０６、検出光学系１１１、検出器１１２、画像処理部１１３、全体制御部１１４、入出力操作部１１５、照明光学系１１６である。
【００２２】
ウェハ１０１を欠陥検査装置に装填する時、オペレータはウェハ１０１のデザインデータや暗視野画像、明視野画像から取得したウェハ内の領域情報を、入出力操作部１１５に入力する。全体制御部１１４はこの情報を用いて、後述のように最適な画像処理アルゴリズムを選定する他、各部を制御する。なお、デザインデータとは、ウェハ１０１上に形成する回路パターンに関する図面や領域の識別データを含む情報である。
【００２３】
照明光学系１１６を介して、ウェハ１０１に、斜方から光を照明する。ウェハ１０１からの正反射光は検出光学系１１１の開口外に出射するので、本光学系では暗視野像が得られる。
【００２４】
検出光学系１１１を通過した光は、検出器１１２に結像する。検出器１１２は画像センサとA／D変換器によって構成される。検出器１１２のイメージセンサは、例えば時間遅延積分型（ＴＤＩ：Time Delay Integration）センサである。電荷の積分方向とステージの走査方向は、視野の短辺方向と一致する。
【００２５】
検査画像は、デジタル信号に変換され、画像処理部１１３の各処理回路へ転送される。画像処理部１１３には、検査チップと隣接または近接し、同一回路パターンを有するチップで取得した参照画像が記録されている。この検査画像と参照画像に対して、位置合わせ等の処理を行った後、両者の差画像を出力する。この差画像の明るさを予め算出した統計的しきい値と比較し、欠陥の有無を判定している。
【００２６】
ここで、ウェハには、例えば周辺画素とのコントラストの低いメモリセル部や複雑なパターンで形成されるロジック部等があり、これらを専用のアルゴリズムで処理することで感度が向上する。
【００２７】
例えば、メモリセル部では、周辺画像とのコントラストが低いため隣接チップ間での位置合わせ処理が不要である。そこで、自身の周辺の画像情報を用いて明るさのバラツキから欠陥を判定する等簡易なアルゴリズムで欠陥を検出できる。この方法はウェハに同心円状で発生する色むらの影響を受けない利点もある。
【００２８】
ロジック部では、隣接チップの差分値から算出した統計的しきい値を用いた欠陥判定を行うアルゴリズムを用いた欠陥検出を行うことができる。
【００２９】
繰り返しパターンで構成されるペリ部は一次元方向の繰り返し抽出による仲間はずれから欠陥判定するアルゴリズムで欠陥を検出できる。
【００３０】
またウェハ上に構成されている各チップに専用のアルゴリズムで処理しても良い。この方法はウェハの色むらによる影響を受けない利点がある。また隣接するチップの数が少なく、差画像から作成する統計的しきい値の精度が出せない場合に、自チップ内の比較処理で欠陥を検出することもできる。
【００３１】
またウェハに構成されたチップのマトリックス最外周のチップでは、左右どちらかしかチップが存在しないため隣接チップでの比較ができないが、専用のアルゴリズムを用意し、上下方向のチップの画像情報を振り分けて供給することで、チップ比較処理を行うこともできる。
【００３２】
このようにウェハを画素単位でセル部、パターン部、ペリ部等の領域別に分類し、個別の欠陥判定アルゴリズムにより処理する、またはチップ毎に専用のアルゴリズムで処理することで感度の向上を図ることができる。
【００３３】
本実施例１では、全体制御部１１４は、入出力操作部１１５によって入力されたデザインデータに基づいて、検査時間が最小になるような回路構成を決定する。
【００３４】
ここで、回路構成とは、例えば、複数の欠陥検査用の処理基板１−６と（もしくは処理基板と同等の機能を有するもの）、上述したセル部用のアルゴリズム、パターン部用のアルゴリズム、ペリ部用の検査アルゴリズムとの組み合わせの仕方と表現することができる。
【００３５】
そして、欠陥判定部１１７では、全体制御部１１４にて決定された基板とアルゴリズムの組み合わせに基づいて、アルゴリズム保存部１２０からアルゴリズムを読み出し、基板１−６にそれぞれ分配する。
【００３６】
そして、基板１−６では分配されたアルゴリズムを用いてバッファ部１１８から送信されたデータに関して欠陥検査を並列に行う。
【００３７】
より具体的には、検出器１１２で検出された画像は、バッファ部１１８へ送られる。バッファ部１１８へ送られた画像データは、入出力操作部１１５によって入力されたデザインデータに基づいて、領域別（セル部、パターン部及びペリ部）に分割される。
【００３８】
欠陥判定部１１７の基板１−６には、検査に先立ち、アルゴリズム保存部１２０から、検出器１１２で検出された画像を最短時間で検査できるアルゴリズムがそれぞれ読み出されている。
【００３９】
ここで、検査時間は、全体制御部１１４においてデザインデータの情報（例えば、領域の種類、領域毎のデータ量）、基板の情報（例えば、基板の枚数、基板の処理性能（単位時間当たりに処理できるデータ量））等に基づいて決定される。
【００４０】
本実施例１の場合では、基板１−３にはペリ部用アルゴリズム、基板４及び基板５にはパターン用アルゴリズム、基板６にはセル部用アルゴリズムが設定されている。
【００４１】
バッファ部１１８によって、バッファされ、分割されたデータは、領域の種類によってそれぞれ基板１−６に分配される。
【００４２】
基板１−６は分配されたデータの処理（欠陥の検出）を行う。
【００４３】
基板１−６でそれぞれ処理されたデータはマージ部１１９で一旦まとめられた後、に全体制御部１１４に送られる。
【００４４】
検査結果は、入出力操作部１１５に表示される。
【００４５】
このようにすることで、最短の検査時間で欠陥検査を行うことができる。
【００４６】
次に本実施例１のフローチャートについて説明する。
【００４７】
図２は、本実施例のフローチャートを示した図である。以下、図２のフローチャートに沿って本実施例を詳細に説明する。
【００４８】
ステップＳ１では、入出力操作部１１５で入力されたデザインデータを全体制御部１１４へ送信する。
【００４９】
ステップＳ２では、バッファ部１１８でデザインデータから、検出画像を画素サイズ単位で検査領域別に分類する。
【００５０】
ステップＳ３では、デザインデータの各領域のデータ量から、処理時間が最短となる最適な回路構成（基板とアルゴリズムの組み合わせ）を決定する。
【００５１】
ステップＳ４として、選択した回路構成に従い、ＦＰＧＡやＤＳＰにアルゴリズムをローディングする。
【００５２】
ステップＳ５として、ローディングしたアルゴリズムにより欠陥判定し、欠陥を抽出する。
【００５３】
ステップＳ６として、検査結果を入出力操作部１１５に表示する。
【００５４】
なお、本実施例１では、６枚の基板１−６を用いる例を説明したが、本実施例１は基板の枚数は６枚でなくても良い。例えば予め追加の基板を挿入するためのスロットを設けたり、基板を取り外し可能にしたりすれば拡張性の高い画像処理部１１３を構成することもできる。
【００５５】
また、デザインデータの替わりに検出器１１２で実際に得られた暗視野画像、又は別に備える明視野光学系で得られた明視野画像の明るさ分布を用いても良い。
【００５６】
また、本実施例１は検査時間を最小とする例を説明したが、この検査時間は入出力操作部１１５によって作業者が任意に設定できるようにして、全体制御部１１４は作業者の設定に従ってアルゴリズムの分記を決定しても良い。また、このアルゴリズムの分配は、ウェハ単位やウェハの種別毎に変更するようにしても良い。
【実施例２】
【００５７】
次に実施例２について説明する。実施例１は検査時間を最短にする場合について説明したが、本実施例２は、回路規模を最小にして、さらに検査用以外のアルゴリズムを効率的に使用する実施例である。実施例２では、実施例１と異なる部分を主に説明する。
【００５８】
図３は本実施例２の暗視野欠陥検査装置の概略図である。
【００５９】
本実施例２では、全体制御部１１４は、入出力操作部１１５によって入力されたデザインデータに基づいて、回路規模が最小になるような回路構成を決定する。
【００６０】
そして、欠陥判定部１１７では、全体制御部１１４にて決定された基板とアルゴリズムとの組み合わせに基づいて、アルゴリズム保存部１２０からアルゴリズムを読み出し、基板１−３にそれぞれ分配する。
【００６１】
さらに本実施例２では空き領域１２１となった基板４−６に、ペリ部、パターン部、セル部用以外のアルゴリズムをアルゴリズム保存部１２０からローディングする。基板１−３での検査結果は、基板４−６に送信され様々な画像処理が行われる。
【００６２】
そして、基板１−３毎の検査結果、及び基板４−６での画像処理結果はマージ部１１９に送信され、全体制御部１１４を経由して、入出力操作部１１５に表示される。
【００６３】
次に本実施例２のフローチャートについて説明する。
【００６４】
図４は、本実施例２のフローチャートを示した図である。以下、図４のフローチャートに沿って本実施例２を詳細に説明する。
【００６５】
ステップＳ１では、入出力操作部１１５で入力されたデザインデータを全体制御部１１４へ送信する。
【００６６】
ステップＳ２では、バッファ部１１８でデザインデータから、検出画像を画素サイズ単位で検査領域別に分類する。
【００６７】
ステップＳ３では、デザインデータの各領域のデータ量から、回路規模が最小となる最適な回路構成（基板とアルゴリズムの組み合わせ）、及び他の画像処理のための空き領域を決定する。
【００６８】
ステップＳ４として、選択した回路構成に従い、ＦＰＧＡやＤＳＰにアルゴリズムをローディングする。
【００６９】
ステップＳ５として、空き領域に画像処理用のアルゴリズムをローディングする。
【００７０】
ステップＳ６では、ローディングしたアルゴリズムにより欠陥判定し、欠陥を抽出する。
【００７１】
ステップＳ７として、検出画像に対しての画像処理、ステップＳ６の結果についての更なる画像処理のうちの少なくとも１つを行う。
【００７２】
ステップＳ８では入出力操作部１１５に検査結果、画像処理結果を表示する。
【００７３】
本実施例２では、この基板４−６に様々な画像処理アルゴリズムをローディングすることで、より付加価値の高い検査を行うことができる。
【００７４】
本実施例２では、回路規模を最小にする場合について説明したが、回路規模は入出力操作部１１５で作業者が任意に設定できるようにしても良い。
【００７５】
また、基板４−６にローディングする画像処理アルゴリズムはアルゴリズム保存部１２０で複数保存できるし、新たな画像処理アルゴリズムの保存、更新を行うこともできる。このようにすることで拡張性の高い画像処理部１１３を提供することができる。
【００７６】
上述した実施例１、及び２は、半導体ウェハの暗視野欠陥検査装置について説明したが、これに限定されるものではなく、明視野視欠陥検査装置や、半導体以外の液晶装置やマスク装置等、高速で高精度を要求する検奪装置にも適用可能である。
【００７７】
また、上述した画像処理装置１１３を暗視野欠陥検査装置の外に配置して、ネットワークで接続することもできる。
【実施例３】
【００７８】
図５はチップの構造の一例を表した図である。
【００７９】
ペリ部はメモリセルの周辺回路であり、例えばセル数ビット当たりに１つの割合で同一の回路構成で繰り返し形成されている。チップ内のペリ部が全て同じ回路構成というわけでは必ずしもないが、一定の領域内においては一定の方向に繰り返し形成されるものについては同じ回路構成になっているのが通常である。また、パターン部、ペリ部、セル部のうち、パターン部は配線間の隙間が大きく微細な異物によってはショートし難く、セル部は異物が載っていても致命的な問題になり難いのに対し、ペリ部のショートはチップの誤動作を招くため許されない上、配線間の隙間にも余裕がない。その意味では、ペリ部の検査はパターン部やセル部の検査に比べると重要視され得る。
【００８０】
ここで、実施例２によれば回路規模を抑えることができるため、検査の重要度に応じて、例えば検査の重要度が比較的低いパターン部やセル部の検査用の回路規模を抑え、広く空いた他の回路で重要度の高いペリ部を検査することができる。
【００８１】
また、パターン部の検査回路は最も大きな検査規模を要しセル部やペリ部の検査回路としても使用できる（上位互換がある）がセル部やペリ部の検査回路としては必要以上の規模である。そして、一般にパターン部は繰り返し形成された同じ形状の回路ではないので、隣接するもの同士でも形状が一般に異なる。したがって、チップ内の隣接パターン部同士を比較することができず、同一構成の隣接チップの対応箇所のパターン部同士を比較しており、同じ検査回路を使用するペリ部やセル部の検査においても隣接チップの対応するもの同士を比較していたのが現状である。
【００８２】
しかしながら、セル部やペリ部については、隣接チップ同士で比較する必要がなく、むしろ同一チップ内のもの同士を比較することでウェハ１０１の色むらの影響を抑えることができる等のメリットが得られる。また、セル部の場合は一定範囲で見ても形状的特徴に欠け、どの範囲とどの範囲を比較しているのかが判別し難いのに対し、ペリ部の場合は回路単体の構成にある程度の特徴を有しているためマッチングし易く、特にペリ部については同一回路内で比較するのに適している。
【００８３】
本実施例では、重要度に応じて領域によって検査規模を変え、かつ、隣接チップ同士の対応箇所を比較する検査アルゴリズムと同一チップ内の対応箇所を比較する検査アルゴリズムを領域によって使い分ける。以下、本実施例について説明する。
【００８４】
図６は本発明の実施例３に係る検査装置の概略図である。図６において既述した部分と同様の部分には既出図面と同符号を付する。
【００８５】
本実施例に係る検査装置は、検査対象であるウェハ１０１を搭載するウェハチャック１０２と、ウェハをθ回転するθステージ１０３と、ウェハ１０１を上下に移動させるＺステージ１０４と、ウェハ１０１をＹ方向に移動させるＹステージ１０５と、ウェハ１０１をＸ方向に移動させるＸステージ１０６と、ウェハ１０１に光を照明する照明光学系１１６と、ウェハ１０１からの光（散乱光）を検出して結像する検出光学系１１１と、検出光学系１１１によって結像された像を検出する検出器１１２と、検出器１１２で検出された画像を処理して欠陥を検出する画像処理部１１３と、画像処理部１１３を含む検査装置全体を制御する全体制御部１１４と、全体制御部１１４との間で信号を授受し各種入力操作や出力表示を行う入出力操作部１１５とを備えている。
【００８６】
ウェハ１０１を検査装置に装填する時、オペレータはウェハ１０１のデザインデータや暗視野画像、明視野画像から取得したウェハ１０１内の各チップの検査領域の情報を入出力操作部１１５で入力する。全体制御部１１４は、入出力操作部１１５で入力された情報を用いて、最適な画像処理アルゴリズムを選定するとともに（後述）、装置各部を制御する。
【００８７】
なお、デザインデータとは、ウェハ１０１上に形成された回路パターンに関する図面や検査領域の識別データを含む情報である。また、検査領域とは、ペリ部、セル部、パターン部等といったウェハ１０１上の回路パターンの部位をいい、ペリ部、セル部、パターン部等の各部の単一個数単位又は複数個数単位の区分をいう。
【００８８】
照明光学系１１６はその光源から出射した検査光をウェハ１０１に斜方照射するものであり、検出光学系１１１はウェハ１０１からの光（散乱光）を上方検出するものである。具体的には、検出光学系１１１の光軸はウェハ１０１の表面に直交しており、照明光学系１１６の光軸は検出光学系１１１の光軸に対して傾斜していて検出光学系１１１の光軸とウェハ１０１の表面との交点でウェハ１０１の表面と交わっている。したがって、照明光学系１１６からの検査光はウェハ１０１に対して斜めに照射され、ウェハ１０１で反射した正反射光は検出光学系１１１の開口には入射せず、ウェハ１０１からの散乱光の一部が検出光学系１１１の開口に入射し、これによって本光学系では暗視野像が得られる。
【００８９】
検出光学系１１１を通過した光は検出器１１２に結像する。検出器１１２は画像センサとA／D変換器によって構成される。検出器１１２の画像センサは、時間遅延積分型（ＴＤＩ：Time Delay Integration）センサ等である。電荷の積分方向とステージの走査方向は、視野の短辺方向と一致する。
【００９０】
画像センサの検出信号はＡ／Ｄ変換機でデジタル信号に変換され、セル部、パターン部、ペリ部の各領域のデータに分割されて画像処理部１１３に転送される。
【００９１】
画像処理部１１３は、領域毎の欠陥検査用の検査アルゴリズムを保存したアルゴリズム保存部１２０と、複数の検査基板１−６を有する欠陥判定部１１７と、検出器１１２から転送されてきた画像データを一時記憶し領域毎に分割して検査基板１−６に分配するバッファ部１１８と、検査基板１−６で処理されたデータを合成して全体制御部１１４に出力するマージ部１１９とを備えている。
【００９２】
アルゴリズム保存部１２０には、ウェハ１０１の検査領域別に用意された専用のアルゴリズムが複数種保存されており、特に本実施例ではペリ部を特定領域とし、ペリ部用の検査アルゴリズムとして、同一チップ内のもの同士を比較するものが用意されている。セル部及びパターン部の検査アルゴリズムは実施例１，２と同様である。
【００９３】
全体制御装置１１４は、入出力操作部１１５によって入力されたウェハ１０１のデザインデータ等を含む情報を基に、セル部、ペリ部及びパターン部のうち、セル部及びパターン部の検査に使用する回路規模が最小となるように回路構成を決定し（本例では検査基板１，２にそれぞれセル部及びパターン部の検査アルゴリズムを割り当て）、検査基板１−６のうちの残りの回路（本例では検査基板３−６）を全てペリ部の検査に割り当てる。ここで「回路構成」とは、例えば、検査基板１−６（又はこれと同等の機能を有するもの）と前述したセル部用の検査アルゴリズム、パターン部用の検査アルゴリズム、ペリ部用の検査アルゴリズムとの組み合わせをいう。この回路構成は、デザインデータを含むウェハ１０１の情報（例えば、領域の種類、領域毎のデータ量）、検査基板１−６の情報（例えば、検査基板の枚数、検査基板の処理性能）等に基づいて決定される。また、検査アルゴリズムは検査基板単位に限らず、１枚の検査基板に複数の回路が構成されている場合には回路単位でローディングすることも可能である。
【００９４】
欠陥判定部１１７は、全体制御装置１１４で決定した組み合わせに従って検査基板１−６に検査アルゴリズムを、本実施例では、検査基板１にセル部用検査アルゴリズムを、検査基板２にパターン部用検査アルゴリズムを、検査基板３−６にペリ部用検査アルゴリズムをそれぞれ読み出す。
【００９５】
バッファ部１１８は、検出器１１２で検出されたウェハ１０１の画像をセル部、パターン部及びペリ部のデータに分割し、対応するアルゴリズムが格納された検査基板、本例では、セル部のデータを検査基板１に、パターン部のデータを検査基板２に、ペリ部のデータを検査基板３−６に分配する。
【００９６】
検査基板１−６は、それぞれに格納された検査アルゴリズムを使って欠陥を並列に検出する。本実施例の場合、検査基板１では、セル部用検査アルゴリズムを使用して、同一チップ内又は隣接チップ同士でセル部の画像を比較してセル部の欠陥を検査する。検査基板２では、パターン部用検査アルゴリズムを使用して、隣接チップ同士で対応箇所のパターン部の画像を比較してパターン部の欠陥を検査する。検査基板３−６では、ペリ部用検査アルゴリズムを使用して、同一チップ内のペリ部の画像を比較してペリ部の欠陥を検査する。
【００９７】
マージ部１１９は、検査基板１−６でそれぞれ処理されたデータを一旦まとめて全体制御部１１４に送る。全体制御部１１４に入力された情報は、検査結果として入出力操作部１１５に表示される。
【００９８】
なお、本実施例では、６枚の検査基板１−６を用いる場合を例に挙げて説明したが、検査基板は６枚に限られず、７枚以上又は５枚以下とすることもできる。例えば追加の検査基板を挿入するためのスロットを設けたり、検査基板を取り外し可能にしたりすることによって拡張性の高い画像処理部１１３を構成することもできる。また、デザインデータの代わりに検出器１１２で実際に得られた暗視野画像、又は別途備えた明視野光学系で得られた明視野画像の明るさ分布を用いて領域を判別する構成とすることもできる。
【００９９】
図７は本実施例に係る欠陥検査装置による欠陥検査手順を表すフローチャートである。
【０１００】
欠陥検査装置は、まず、入出力操作部１１５で入力されたウェハ１０１内の領域を示すデザインデータ等の情報を全体制御部１１４へ送信する（ステップＳ３１）。続いて、検出器１１２からバッファ部１１８に送られてきたウェハ１０１の画像データを、デザインデータ等を基にして画素単位で検査領域別、すなわちセル部、パターン部及びペリ部に分類する（ステップＳ３２）。また、デザインデータの各領域のデータ量から、全体制御部１１４は、セル部及びパターン部の検査用の回路規模が最小となる回路構成（検査基板とアルゴリズムの組み合わせ）を決定し、残りをペリ部の検査に割り当てる（ステップＳ３３）。本実施例では、前述した通り、全体制御部１１４によって、検査基板１にセル部用検査アルゴリズムが、検査基板２にパターン部用検査アルゴリズムが、検査基板３−６にペリ部用検査アルゴリズムがそれぞれ割り当てられる。
【０１０１】
そして、全体制御部１１４によって決定された回路構成に従って、欠陥判定部１１７は、検査基板１にセル部用検査アルゴリズムを、検査基板２にパターン部用検査アルゴリズムをそれぞれローディングし（ステップＳ３４）、検査基板３−６にペリ部用検査アルゴリズムをローディングする（ステップＳ３５）。検査基板１−６に検査アルゴリズムが読み込まれたら、検査基板１，２では、バッファ部１８０から振り分けられてくる画像データを処理してそれぞれセル部及びパターン部の欠陥を抽出し（ステップＳ３６）、検査基板３−６では、ペリ部用検査アルゴリズムによって同一チップ内のペリ部同士を比較してペリ部の欠陥を抽出する（ステップＳ３７）。ステップＳ３４，Ｓ３６の処理とステップＳ３５，Ｓ３７の処理は並列処理（同時処理）される。その後、検査基板１−６による検査結果は、マージ部１１９で一旦まとめられて全体制御部１１４に送信され、入出力操作部１１５に表示され（ステップＳ３８）、この手順が終了する。
【０１０２】
なお、図７ではステップＳ３２をステップＳ３３の前に実行する場合を例示しているが、ステップＳ３３−Ｓ３５と同時又はステップＳ３３−Ｓ３５の後でステップＳ３２が実行されるようにしても良い。
【０１０３】
図８は本実施例によるペリ部の欠陥検査の概念を表す図である。
【０１０４】
図に示すように、本実施例では、１Ｓｗａｔｈ（検出器の１スキャンの幅）内において同一チップ内でスキャン方向に並ぶペリ部を比較処理し、ペリ部の欠陥を検出する。
【０１０５】
従来は、前述した通り同一構成のチップが複数並んでいることに鑑みて隣接チップ同士でパターン部を比較して検査していたところ、図９に示すように、ペリ部についても、パターン部の検査アルゴリズムと同様に１Ｓｗａｔｈにおける各チップの対応位置のペリ部同士を比較して欠陥を検出していた。しかしペリ部については、同一チップ内に同じ構成の回路が繰り返し形成されているため、図８に示すようにチップ内の同一回路構成のペリ部同士を比較することで欠陥を検出することができる。加えて、本実施例では、セル部やパターン部に比べて重要視されるペリ部の検査用の回路規模を最大限に確保することができるので、信頼性及び妥当性の高い欠陥検査をすることができる。
【０１０６】
また、ウェハの微視的な反り等に起因して部位によって像の見え方が異なる（色むらが生じる）。ウェハの大型化が進めば、この事象はより顕著になり得る。ウェハ上の位置が離れた部位同士を比較する場合、同じ条件で撮像しても像の明るさに差がある場合があり、実際には正常であってもしきい値を超えてしまう場合、或いはその逆の場合が起こり得る。それに対し、本実施例では同一チップ内の例えば隣接ペリ部同士を比較するので、色むらに起因する画像の輝度差が抑えられるため、ウェハの色むらの影響がほとんどなく検査感度の向上が期待できる。
【実施例４】
【０１０７】
図１０は本実施例に係る欠陥検査装置による欠陥検査手順を表すフローチャートである。
【０１０８】
図１０に示したステップＳ４１−Ｓ４８のうち図７と異なるのはペリ部の欠陥検査に関するステップＳ４７であり、他のステップＳ４１−Ｓ４６，Ｓ４８の手順は図７のステップＳ３１−Ｓ３６，Ｓ３８と同様である。
【０１０９】
図１１は本実施例によるペリ部の欠陥検査の概念を表す図である。
【０１１０】
本実施例によるペリ部の検査アルゴリズムは、図８に示した検査アルゴリズムに図９の従来の概念を組み合わせたものである。具体的には、同一チップ内でスキャン方向に並ぶペリ部同士の差画像をとってその平均をチップ単位で出し、各チップの平均を平均してしきい値を算出し、このしきい値を用いてペリ部の欠陥を抽出するものである。この場合、しきい値を算出するのに用いる母数を増やすことができる。Ｓ／Ｎ比は母数の（１／２）乗に比例して向上するため、この方式によれば欠陥検出性能の更なる向上が期待できる。
【実施例５】
【０１１１】
図１２は本実施例に係る欠陥検査装置による欠陥検査手順を表すフローチャートである。
【０１１２】
図１２に示したステップＳ５１−Ｓ５８のうち図７と異なるのはペリ部の欠陥検査に関するステップＳ５７であり、他のステップＳ５１−Ｓ５６，Ｓ５８の手順は図７のステップＳ３１−Ｓ３６，Ｓ３８と同様である。
【０１１３】
図１３は本実施例によるペリ部の欠陥検査の概念を表す図である。
【０１１４】
本実施例によるペリ部の検査アルゴリズムは、同一チップ内における１Ｓｗａｔｈ内で検出器１１２の画素方向（ウェハ１０１の表面内でスキャン方向と直交する方向）に並ぶペリ部を比較処理し、ペリ部の欠陥を検出するものである。例えば１Ｓｗａｔｈがスキャン方向のチップの幅よりも大きい場合には、実施例３に比べて多数の比較処理を行うことができる。また、スキャン方向に比較する場合は２つの比較対象の読み込みに僅かな時間差があるため、先に読み込まれた画像をバッファしておかなければならないのに対し、画素方向の場合は、比較対象が同時に読み込まれるため処理速度の向上も期待される。
【実施例６】
【０１１５】
図１４は本実施例に係る欠陥検査装置による欠陥検査手順を表すフローチャートである。
【０１１６】
図１４に示したステップＳ６１−Ｓ６８のうち図１２と異なるのはペリ部の欠陥検査に関するステップＳ６７であり、他のステップＳ６１−Ｓ６６，Ｓ６８の手順は図１２のステップＳ５１−Ｓ５６，Ｓ５８と同様である。
【０１１７】
図１５は本実施例によるペリ部の欠陥検査の概念を表す図である。
【０１１８】
本実施例によるペリ部の検査アルゴリズムは、検出器１１２の複数回のスキャンで取得された、同一チップ内で前記検出器の画素方向に並ぶペリ部、すなわち複数のＳｗａｔｈのペリ部を比較してペリ部の欠陥を抽出するものである。前の実施例では１Ｓｗａｔｈ内で画素方向に並ぶペリ部を比較したが、本実施例のように１Ｓｗａｔｈ目のペリ部の画像をバッファ部１１８に一時記憶しておけば、画素方向に並ぶ複数Ｓｗａｔｈ分のペリ部を比較することができる。これにより、しきい値画像の母数を増やすことができ、欠陥検出性能の向上が期待できる。
【符号の説明】
【０１１９】
１−６  検査基板
１０１  ウェハ
１０２  ウェハチャック
１０３  θステージ
１０４  Zステージ
１０５  Ｙステージ
１０６  Ｘステージ
１０７  Ｙステージ用リニアスケール
１０８  Ｘステージ用リニアスケール
１０９  ステージコントローラ
１１０  ステージ位置計測部
１１１  検出光学系
１１２  検出器
１１３  画像処理部
１１４  全体制御部
１１５  入出力操作部
１１６  照明光学系
１１７  欠陥判定部
１１８  バッファ部
１１９  マージ部
１２０  アルゴリズム保存部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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