(57)【要約】【課題】ＢＩＳＴ回路を有する半導体集積回路において、長時間を要することなく、被検査回路に対して複数回検査を実行し、かつ、各回の検査結果を個別に認識可能にする。【解決手段】例えばメモリマクロ１のような被検査回路の検査結果を、複数個記憶可能に構成された検査結果格納回路８が設けられている。検査結果格納回路８はＢＩＳＴ制御回路７から出力された信号ＢＩＳＴ＿ＧＯ，ＢＩＳＴ＿ＤＯＮＥを入力とし、モード切替信号ＢＩＳＴ＿ＭＯＤＥが検査モードを示すときは、信号ＢＩＳＴ＿ＧＯが示す検査結果を信号ＢＩＳＴ＿ＤＯＮＥが検査終了を示す毎に格納する。そして、モード切替信号ＢＩＳＴ＿ＭＯＤＥが結果読み出しモードを示すときは、検査結果格納回路８は格納している検査結果を出力する。【選択図】図１
2012032290.tif 000002
【特許請求の範囲】
【請求項１】
被検査回路の検査の実行を制御するものであり、前記被検査回路の検査結果を示す第１の信号と、前記被検査回路の検査終了を示す第２の信号とを出力するＢＩＳＴ(Built-In Self Test)制御回路と、
前記第１および第２の信号と、検査モードまたは結果読み出しモードを示すモード切替信号とを入力とし、検査結果を複数個記憶可能に構成された検査結果格納回路とを備え、
前記検査結果格納回路は、前記モード切替信号が検査モードを示すときは、前記第２の信号が検査終了を示す毎に前記第１の信号が示す検査結果を格納する一方、前記モード切替信号が結果読み出しモードを示すときは、格納している検査結果を出力する
ことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記検査結果格納回路は、複数のクロック同期式ラッチ回路がシリアルに接続されたシフトレジスタを備えている
ことを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記検査結果格納回路は、
前記第１の信号と、第３の信号とを入力とし、前記モード切替信号が、検査モードを示すときは前記第１の信号を選択出力する一方、結果読み出しモードを示すときは前記第３の信号を選択出力する第１のセレクタと、
前記第２の信号と、第４の信号とを入力とし、前記モード切替信号が、検査モードを示すときは前記第２の信号を選択出力する一方、結果読み出しモードを示すときは前記第４の信号を選択出力する第２のセレクタとを備え、
前記第１のセレクタの出力は、前記シフトレジスタの先頭のクロック同期式ラッチ回路のデータ入力に与えられ、前記第２のセレクタの出力は、前記シフトレジスタの各クロック同期式ラッチ回路のクロック入力に与えられる
ことを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、
前記検査結果格納回路は、ロジック回路のスキャンテスト用またはバウンダリスキャンテスト用のスキャンレジスタチェーンによって実現されている
ことを特徴とする半導体集積回路。
【請求項５】
請求項１〜３のうちいずれか１項記載の半導体集積回路において、
前記モード切替信号を生成する転送制御回路を備えた
ことを特徴とする半導体集積回路。
【請求項６】
請求項５記載の半導体集積回路において、
前記転送制御回路は、
前記第２の信号を受け、この第２の信号が検査終了を示す論理レベルになった回数をカウントするカウンタ部と、
前記カウンタ部のカウント値が所定値になったとき、前記モード切替信号を、結果読み出しモードを示す論理レベルに変更するラッチ部とを備えたものである
ことを特徴とする半導体集積回路。
【請求項７】
請求項６記載の半導体集積回路において、
前記転送制御回路は、
前記所定値が外部から設定可能に構成されている
ことを特徴とする半導体集積回路。
【請求項８】
請求項１〜３のうちいずれか１項記載の半導体集積回路において、
前記モード切替信号は、前記半導体集積回路の外部から与えられる
ことを特徴とする半導体集積回路。
【請求項９】
請求項１〜３のうちいずれか１項記載の半導体集積回路において、
前記モード切替信号は、ＴＡＰ（Test Access Port）によって生成された信号である
ことを特徴とする半導体集積回路。
【請求項１０】
請求項１記載の半導体集積回路において、
前記被検査回路は、メモリである
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１記載の半導体集積回路において、
前記被検査回路は、ロジック回路である
ことを特徴とする半導体集積回路。
【請求項１２】
ＢＩＳＴ(Built-In Self Test)制御回路、および、検査結果を複数個記憶可能に構成された検査結果格納回路を備えた半導体集積回路によって、被検査回路の検査を行う方法であって、
モード切替信号によって、前記半導体集積回路を検査モードに設定するステップと、
前記検査モードにおいて、前記ＢＩＳＴ制御回路が、前記被検査回路の検査を行い、この検査結果を前記検査結果格納回路に格納する動作を、複数回繰り返し実行するステップと、
前記モード切替信号によって、前記半導体集積回路を結果読み出しモードに設定するステップと、
前記結果読み出しモードにおいて、前記検査結果格納回路が、格納している複数個の検査結果を、前記半導体集積回路の外部に出力するステップとを備えた
ことを特徴とする被検査回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、自己検査回路（ＢＩＳＴ(Built-In Self Test)回路）を用いてメモリやロジック回路等の被検査回路の検査を行う機能を有する半導体集積回路に関する。
【背景技術】
【０００２】
近年のプロセスの微細化により、ＤＲＡＭ(Dynamic Random Access memory)やＳＲＡＭ(Static Random Access memory)等のメモリにおいて、従来にはなかった様々な不良モードが現れてきている。このために、メモリの品質を維持するために、相応の検査パターンや検査時間が必要になってきている。
【０００３】
特に一部の不良モードにおいては、不良検出に長時間を要するため、この不良モードのスクリーニング検査開発のため長期間に渡る検証が必要になるとともに、検査時間の大幅な増加を招いている。このために、いかに効率的な検証を行い検証期間を短縮するか、そして、リーズナブルな検査時間や検査条件を設定していかに検査コストを低減するかが大きな課題になってきている。
【０００４】
この不良モードの検証においては、多数のメモリを長時間繰り返し動作させ、各メモリがどのくらいの時間で、あるいはどのくらいの頻度でフェイルするか等の情報を得た上で、品質基準や歩留、検査コスト等に鑑み、スクリーニング検査条件を適切に設定する必要がある。
【０００５】
従来、このような不良モードの検証および検査はメモリテスタを用いて行ってきたが、同測数にも限りがあるため、長大な検証時間と検査時間が必要であった。この検証時間と検査時間を削減する手段として、ウエハレベルバーンイン装置を活用し同測数を上げる方法が考えられる。しかし、ウエハレベルバーンイン装置自体は複雑なパターンは生成できないため、この場合には、チップに内蔵する自己検査回路（ＢＩＳＴ回路）による検査が必要になってくる。
【０００６】
しかし、通常ＢＩＳＴ回路は、例えばＤＲＡＭのような検査対象の検査を１回だけ実施し、そのパス／フェイル結果を出力し停止する。このため、ウエハレベルバーンイン装置を活用するためには、ＢＩＳＴ回路を繰り返し動作させ、複数回検査を行うための手法が別途、必要となる。
【０００７】
例えば特許文献１には、ＢＩＳＴ回路による繰り返し検査手法として、ＢＩＳＴ回路の検査終了信号を検知し、ＢＩＳＴの再起動信号をチップ内部で自動的に生成することにより、繰り返し検査を実現する例が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３７８８９８３号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、上述の特許文献１に開示された技術では、一度フェイルが発生すると、その情報が複数回検査が終了するまで保持されるため、何回目の検査でフェイルしたのか、あるいは何回フェイルしたのかといった個別の検査結果が認識できないという課題があった。
【００１０】
また、ウエハレベルバーンイン装置からＢＩＳＴ起動信号を複数回入力し、検査結果をその都度読み出すといった方法も考えられる。ところが、ウエハレベルバーンイン装置はハード的な制約（検査結果を判定するチャンネル数が少ない）により、ウエハレベルの多数チップの検査結果を同時に判定することができないため、チップを切替えながら個別に検査結果を判定する必要がある。このため、１回の検査結果の判定だけでもかなりの時間（チップ数にもよるが数十分程度）を要する。ましてや何千回、何万回と繰り返し検査をするとなると、その判定時間は膨大となり、検証期間や検査時間が長時間に及ぶというデメリットが生じる。
【００１１】
上述した問題は、被検査回路がメモリの場合に限られるものではなく、例えばロジック回路が被検査回路である場合でも、同様の問題が生じる。
【００１２】
前記の問題に鑑み、本発明は、ＢＩＳＴ回路を有する半導体集積回路において、長時間を要することなく、被検査回路に対して複数回検査を実行し、かつ、各回の検査結果を個別に認識可能にすることを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様は、半導体集積回路として、被検査回路の検査の実行を制御するものであり、前記被検査回路の検査結果を示す第１の信号と、前記被検査回路の検査終了を示す第２の信号とを出力するＢＩＳＴ(Built-In Self Test)制御回路と、前記第１および第２の信号と、検査モードまたは結果読み出しモードを示すモード切替信号とを入力とし、検査結果を複数個記憶可能に構成された検査結果格納回路とを備え、前記検査結果格納回路は、前記モード切替信号が検査モードを示すときは、前記第２の信号が検査終了を示す毎に前記第１の信号が示す検査結果を格納する一方、前記モード切替信号が結果読み出しモードを示すときは、格納している検査結果を出力するものである。
【００１４】
この態様によると、半導体集積回路には、被検査回路の検査結果を複数個記憶可能に構成された検査結果格納回路が設けられている。検査結果格納回路は、モード切替信号が検査モードを示すときは、ＢＩＳＴ制御回路から出力された第１の信号が示す検査結果を、ＢＩＳＴ制御回路から出力された第２の信号が検査終了を示す毎に格納する。これにより、検査結果格納回路には、検査モードにおいて複数の検査結果が格納される。そして、モード切替信号が結果読み出しモードを示すときは、検査結果格納回路は格納している検査結果を出力する。すなわち、検査モードにおける複数回検査の終了後、結果読み出しモードにおいて、各検査結果が一度に読み出される。これにより、検査結果の判定時間が大幅に削減できるとともに、個別の検査結果を認識することが可能になる。したがって、効率的に検証が実施できるとともに、適正な検査条件を設定することが可能になる。
【００１５】
また、前記検査結果格納回路は、ロジック回路のスキャンテスト用またはバウンダリスキャンテスト用のスキャンレジスタチェーンによって実現されているのが好ましい。
【００１６】
この構成によると、検査結果格納回路がスキャンレジスタチェーンと兼用されているので、検査結果記憶回路を別途付加する必要がないため、回路面積を削減することができる。
【００１７】
また、前記態様の半導体集積回路は、前記モード切替信号を生成する転送制御回路を備えているのが好ましい。
【００１８】
さらには、前記転送制御回路は、前記第２の信号を受け、この第２の信号が検査終了を示す論理レベルになった回数をカウントするカウンタ部と、前記カウンタ部のカウント値が所定値になったとき、前記モード切替信号を、結果読み出しモードを示す論理レベルに変更するラッチ部とを備えているのが好ましい。
【００１９】
この構成によると、検査モードにおける検査が所定回数に達したときに、モード切替信号の論理レベルを変更することによって、検査結果記憶回路への検査結果の格納を停止することができる。
【００２０】
さらには、前記転送制御回路は、前記所定値が外部から設定可能に構成されているのが好ましい。
【００２１】
この構成によると、検査結果記憶回路に格納され検査結果の個数を外部から任意に設定することができる。
【００２２】
また、本発明の別の態様は、ＢＩＳＴ(Built-In Self Test)制御回路、および、検査結果を複数個記憶可能に構成された検査結果格納回路を備えた半導体集積回路によって、被検査回路の検査を行う方法として、モード切替信号によって、前記半導体集積回路を検査モードに設定するステップと、前記検査モードにおいて、前記ＢＩＳＴ制御回路が、前記被検査回路の検査を行い、この検査結果を前記検査結果格納回路に格納する動作を、複数回繰り返し実行するステップと、前記モード切替信号によって、前記半導体集積回路を結果読み出しモードに設定するステップと、前記結果読み出しモードにおいて、前記検査結果格納回路が、格納している複数個の検査結果を、前記半導体集積回路の外部に出力するステップとを備えたものである。
【００２３】
この態様によると、半導体集積回路には、被検査回路の検査結果を複数個記憶可能に構成された検査結果格納回路が設けられている。モード切替信号によって検査モードに設定されたとき、ＢＩＳＴ制御回路によって、被検査回路の検査が複数回繰り返し行われ、その検査結果が検査結果格納回路に格納される。すなわち、検査結果格納回路には、検査モードにおいて複数の検査結果が格納される。そして、モード切替信号によって結果読み出しモードに設定されたとき、検査結果格納回路は格納している複数個の検査結果を半導体集積回路の外部に出力する。すなわち、検査モードにおける複数回検査の終了後、結果読み出しモードにおいて、各検査結果が一度に読み出される。これにより、検査結果の判定時間が大幅に削減できるとともに、個別の検査結果を認識することが可能になる。したがって、効率的に検証が実施できるとともに、適正な検査条件を設定することが可能になる。
【発明の効果】
【００２４】
本発明によると、被検査回路の検査結果を複数個記憶可能に構成された検査結果格納回路が半導体集積回路に設けられており、検査モードにおける複数回検査の終了後、結果読み出しモードにおいて、検査結果格納回路から複数の検査結果が一度に読み出される。これにより、同時に多数のデバイスを測定できるウエハレベルバーンイン装置を用いて検査を行うことができるので、デバイスの検証期間を大幅に短縮できるとともに、適切な検査条件を設定することができる。
【図面の簡単な説明】
【００２５】
【図１】実施形態１に係る半導体集積回路の概略構成を示すブロック図である。
【図２】実施形態１に係る半導体集積回路による検査方法を示すフローチャートである。
【図３】図１における検査結果格納回路の具体的な構成例を示す回路図である。
【図４】実施形態１に係る半導体集積回路の動作例を示すタイミングチャートである。
【図５】実施形態２に係る半導体集積回路の概略構成を示すブロック図である。
【図６】図５における転送制御回路の具体的な構成例を示す回路図である。
【図７】実施形態２に係る半導体集積回路の動作例を示すタイミングチャートである。
【図８】実施形態３に係る半導体集積回路の概略構成を示すブロック図である。
【図９】図８における検査結果格納回路の具体的な構成例を示す回路図である。
【図１０】図８における転送制御回路の具体的な構成例を示す回路図である。
【図１１】実施形態３に係る半導体集積回路の動作例を示すタイミングチャートである。
【図１２】実施形態４に係る半導体集積回路の概略構成を示すブロック図である。
【図１３】図１２における、検査結果格納回路を含むロジック回路部の具体的な構成例を示す回路図である。
【図１４】実施形態４に係る半導体集積回路の動作例を示すタイミングチャートである。
【図１５】実施形態５に係る半導体集積回路の概略構成を示すブロック図である。
【図１６】実施形態６に係る半導体集積回路の概略構成を示すブロック図である。
【図１７】図１６におけるＴＡＰの構成例を示す図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２７】
（実施形態１）
図１は実施形態１に係るＢＩＳＴ回路を有する半導体集積回路の概略構成を示すブロック図である。図１に示すＢＩＳＴ回路１０は、被検査回路としてのメモリの一例であるメモリマクロ１の検査を行うための回路である。ＢＩＳＴ回路１０において、３はメモリマクロ１に出力する制御信号を生成するシグナルジェネレータ、４はメモリマクロ１に出力するアドレス信号を生成するアドレスジェネレータ、５はメモリマクロ１に出力するデータ信号を生成するデータジェネレータ、６はメモリマクロ１から入力される読出しデータ信号とＢＩＳＴ回路１０で生成される期待値信号とを比較するコンパレータ、７はＢＩＳＴ回路１０の動作を制御し、メモリマクロ１の検査の実行を制御するＢＩＳＴ制御回路、８はメモリマクロ１の検査結果を格納する検査結果格納回路である。検査結果格納回路８は、検査結果を複数個記憶可能に構成されている。
【００２８】
ＢＩＳＴ制御回路７は信号ＢＩＳＴ＿ＧＯ，ＢＩＳＴ＿ＤＯＮＥを出力する。ＢＩＳＴ＿ＧＯはメモリマクロ１の検査結果を示す信号（第１の信号）であり、ＢＩＳＴ＿ＤＯＮＥはメモリマクロ１の検査終了を示す信号（第２の信号）である。信号ＢＩＳＴ＿ＧＯ，ＢＩＳＴ＿ＤＯＮＥはともに、ＢＩＳＴ回路１０の外部に出力されるとともに検査結果格納回路８に入力される。また、ＢＩＳＴ＿ＣＬＫはＢＩＳＴ回路１０のクロック信号、ＢＩＳＴ＿ＥＮはＢＩＳＴ回路１０を起動する信号、ＳＣＬＫは検査結果格納回路８に与えられるクロック信号、ＳＩは検査結果格納回路８に入力されるデータ信号、ＳＯは検査結果格納回路８から出力されるデータ信号である。
【００２９】
ＢＩＳＴ＿ＭＯＤＥはＢＩＳＴ回路１０の動作モードを切り替えるためのモード切替信号である。具体的には、モード切替信号ＢＩＳＴ＿ＭＯＤＥは、メモリマクロ１の検査を複数回繰り返し行う検査モード、または、複数回の検査結果を外部に出力する結果読み出しモードを示す。モード切替信号ＢＩＳＴ＿ＭＯＤＥは検査結果格納回路８に与えられる。検査結果格納回路８は、モード切替信号ＢＩＳＴ＿ＭＯＤＥが検査モードを示しているときは、信号ＢＩＳＴ＿ＤＯＮＥが検査終了を示す毎に信号ＢＩＳＴ＿ＧＯが示す検査結果を格納する一方、モード切替信号ＢＩＳＴ＿ＭＯＤＥが結果読み出しモードを示しているときは、格納している検査結果を出力する。なお本実施形態では、モード切替信号ＢＩＳＴ＿ＭＯＤＥは半導体集積回路の外部から与えられるものとし、半導体集積回路はモード切替信号ＢＩＳＴ＿ＭＯＤＥが与えられる外部端子を備えているものとする。
【００３０】
図２は本実施形態に係る半導体集積回路による検査方法の概略を示すフローチャートである。まず、モード切替信号ＢＩＳＴ＿ＭＯＤＥによって、半導体集積回路を検査モードに設定する（ステップＳ１）。そして検査モードにおいて、ＢＩＳＴ制御回路７が、検査パターンを設定した上でメモリマクロ１の検査を行い、この検査結果を検査結果格納回路８に格納する動作を行う。この動作は、検査モードにおいて繰り返し実行される（ステップＳ２〜Ｓ５）。そして、モード切替信号ＢＩＳＴ＿ＭＯＤＥによって、半導体集積回路を結果読み出しモードに設定し（ステップＳ５）、この結果読み出しモードにおいて、検査結果格納回路８が、格納している検査結果を半導体集積回路の外部に出力する（ステップＳ６）。
【００３１】
以下の説明では、信号ＢＩＳＴ＿ＧＯはその論理レベルによって、メモリマクロ１の検査結果を示すものであり、信号ＢＩＳＴ＿ＤＯＮＥはその論理レベルによって、メモリマクロ１の検査終了を示すものとする。具体的には、信号ＢＩＳＴ＿ＧＯが“Ｈ”レベルのときはパス、“Ｌ”レベルのときはフェイルを示すものとし、信号ＢＩＳＴ＿ＤＯＮＥが“Ｈ”レベルになったとき検査終了を示すものとする。また、モード切替信号ＢＩＳＴ＿ＭＯＤＥはその論理レベルによって動作モードを示すものとし、“Ｌ”レベルのときは検査モードを示し、“Ｈ”レベルのときは結果読み出しモードを示すものとする。なお、信号の論理レベルとそれが意味する情報との関係は、これに限られるものではない。
【００３２】
図３は検査結果格納回路８の具体的な構成例を示す回路図である。なお、図３に示す回路構成は、３個の検査結果を格納可能なものであるが、その他の個数の検査結果を格納可能な構成も図３と同様に実現可能である。
【００３３】
図３において、８１ａ，８１ｂは第１および第２のセレクタ、８２ａ〜８２ｄはＤ−ＦＦ（フリップフロップ）である。Ｄ−ＦＦ８２ａ〜８２ｄはシリアルに接続されており、いわゆる４段からなるシフトレジスタ８２を構成している。なお、Ｄ−ＦＦの代わりに、他のクロック同期式ラッチ回路を用いてシフトレジスタを構成してもよい。
【００３４】
第１のセレクタ８１ａの入力端子Ａ，Ｂには信号ＢＩＳＴ＿ＧＯ，ＳＩがそれぞれ与えられ、Ｓ端子に与えられるモード切替信号ＢＩＳＴ＿ＭＯＤＥに従って、信号ＢＩＳＴ＿ＧＯ，ＳＩのいずれかが出力端子Ｙから出力される信号ＲＤＡＴとして選択される。モード切替信号ＢＩＳＴ＿ＭＯＤＥが“Ｌ”のとき（検査モード）は信号ＢＩＳＴ＿ＧＯが選択出力される一方、“Ｈ”のとき（結果読み出しモード）は第３の信号としての信号ＳＩが選択出力される。同様に、第２のセレクタ８１ｂの入力端子Ａ，Ｂには信号ＢＩＳＴ＿ＤＯＮＥ，ＳＣＬＫがそれぞれ与えられ、Ｓ端子に与えられるモード切替信号ＢＩＳＴ＿ＭＯＤＥに従って、信号ＢＩＳＴ＿ＤＯＮＥ，ＳＣＬＫのいずれかが出力端子Ｙから出力される信号ＲＣＬＫとして選択される。モード切替信号ＢＩＳＴ＿ＭＯＤＥが“Ｌ”のとき（検査モード）は信号ＢＩＳＴ＿ＤＯＮＥが選択出力される一方、“Ｈ”のとき（結果読み出しモード）は第４の信号としての信号ＳＣＬＫが選択出力される。
【００３５】
第１のセレクタ８１ａの出力すなわち信号ＲＤＡＴは、シフトレジスタ８２の先頭のＤ−ＦＦ８２ａのデータ入力に与えられ、第２のセレクタ８１ｂの出力すなわち信号ＲＣＬＫは、シフトレジスタ８２の各Ｄ−ＦＦ８２ａ〜８２ｄのクロック入力に与えられる。Ｄ−ＦＦ８２ａのデータ出力ＱＲ０はＤ−ＦＦ８２ｂのデータ入力に与えられ、Ｄ−ＦＦ８２ｂのデータ出力ＱＲ１はＤ−ＦＦ８２ｃのデータ入力に与えられ、Ｄ−ＦＦ８２ｃのデータ出力ＱＲ２はＤ−ＦＦ８２ｄのデータ入力に与えられる。そして、Ｄ−ＦＦ８２ｄのデータ出力は端子ＳＯから出力される。
【００３６】
すなわち、このシフトレジスタ８２は、クロック信号ＲＣＬＫの立ち上がりエッジに同期して、データ信号ＲＤＡＴをサンプリングし、順次シフトしていく構成である。そして検査モードのときは、信号ＢＩＳＴ＿ＧＯが、シフトレジスタ８２に、信号ＢＩＳＴ＿ＤＯＮＥをクロック信号ＲＣＬＫとして、順次格納される。結果読み出しモードのときは、シフトレジスタ８２に格納された信号が、信号ＳＣＬＫをクロック信号ＲＣＬＫとして、順次出力される。
【００３７】
図４は本実施形態に係る半導体集積回路の動作例を示すタイミングチャートである。まず検査モードにおいて、時刻ｔ０にＢＩＳＴ回路１０が起動し、メモリマクロ１の検査を開始する。このとき、信号ＢＩＳＴ＿ＤＯＮＥは初期値である“Ｌ”である。そして時刻ｔ１において、メモリマクロ１の１回目の検査が終了すると、信号ＢＩＳＴ＿ＤＯＮＥは検査終了を示す“Ｈ”になる。また、ＢＩＳＴ制御回路７はメモリマクロ１から読み出されたデータと期待値データとを逐一比較し、一致したときは「パス」を表す“Ｈ”を、不一致のときは「フェイル」を表す“Ｌ”を、信号ＢＩＳＴ＿ＧＯとして出力する。この信号ＢＩＳＴ＿ＧＯは検査結果格納回路８に格納される。ここで、ＢＩＳＴ制御回路７は、検査中に一旦「フェイル」を検知すると、次のＢＩＳＴ回路１０の起動までは“Ｌ”を固定、すなわちフェイル結果を保持する機能を有している。したがって、信号ＢＩＳＴ＿ＤＯＮＥが“Ｈ”になったときの信号ＢＩＳＴ＿ＧＯをサンプリングしておけば、その回の検査が「パス」だったのか「フェイル」だったのかの情報を残すことができる。
【００３８】
続いて時刻ｔ２において、再びＢＩＳＴ回路１０が起動すると、信号ＢＩＳＴ＿ＤＯＮＥは再び“Ｌ”になり、これとともに信号ＢＩＳＴ＿ＧＯすなわち１回目の検査結果はリセットされ、再び初期値である“Ｈ”になる。このようにして、ＢＩＳＴ回路１０を繰り返し起動し、ｎ回検査を行い、ｎ回分の検査結果を検査結果格納回路８に格納する。
【００３９】
そして、時刻ｔ３において、モード切替信号ＢＩＳＴ＿ＭＯＤＥを“Ｌ”から“Ｈ”に遷移させ、すでに格納したｎ回分の検査結果を読み出す結果読み出しモードに移行する。ここでは、読み出し用のクロック信号ＳＣＬＫを外部からＢＩＳＴ回路１０にｎ回入れることによって、１回目からｎ回目までの検査結果をＳＯ端子から順次シリアルに読み出すことができる。
【００４０】
以上のように本実施形態によると、半導体集積回路に設けた検査結果格納回路８に各回の検査結果を格納し、一連の検査シーケンスが終了した後、検査結果を一度に読み出すことができる。このため、検査結果の判定時間が大幅に削減できるとともに、個別の検査結果が認識可能となる。したがって、例えば、ウエハレベルバーンイン装置を用いた場合等における検査結果読出し時間を大幅に短縮することが可能となる。
【００４１】
（実施形態２）
図５は実施形態２に係るＢＩＳＴ回路を有する半導体集積回路の概略構成を示すブロック図である。図５の構成は図１の構成とほぼ同様であるが、モード切替信号ＢＩＳＴ＿ＭＯＤＥを生成する転送制御回路２１が新たに追加された点が異なっている。すなわち、実施形態１では、モード切替信号ＢＩＳＴ＿ＭＯＤＥは外部から供給されていたのに対して、本実施形態では、転送制御回路２１が信号ＢＩＳＴ＿ＤＯＮＥを受けてモード切替信号ＢＩＳＴ＿ＭＯＤＥを生成する。図５において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００４２】
図６は転送制御回路２１の具体的な構成例を示す回路図である。図６において、９１ａ〜９１ｃはＤ−ＦＦ、９２はＡＮＤ回路、９３はＮＯＲ回路、９４ａ，９４ｂはインバータ回路である。Ｄ−ＦＦ９１ａ，９１ｂによって２ビットのカウンタ部２１ａが構成されており、Ｄ−ＦＦ９１ｃ、ＮＯＲ回路９３、インバータ９４ａ，９４ｂによってラッチ部２１ｂが構成されている。カウンタ回路２１ａが信号ＢＩＳＴ＿ＤＯＮＥの“Ｈ”の数をカウントし、カウンタ値が最大値（ここでは「３」）に達すると、ラッチ部２１ｂがモード切替信号ＢＩＳＴ＿ＭＯＤＥを“Ｌ”から“Ｈ”に遷移させ、保持する。
【００４３】
信号ＢＩＳＴ＿ＤＯＮＥはＤ−ＦＦ９１ａのクロック入力とインバータ回路９４ｂの入力端子に与えられ、Ｄ−ＦＦ９１ａの反転出力はＤ−ＦＦ９１ａのデータ入力とＤ−ＦＦ９１ｂのクロック入力に与えられ、Ｄ−ＦＦ９１ｂの反転出力はＤ−ＦＦ９１ｂのデータ入力に与えられる。Ｄ−ＦＦ９１ａの出力ＱＣ０とＤ−ＦＦ９１ｂの出力ＱＣ１はＡＮＤ回路９２の入力端子にそれぞれ入力される。
【００４４】
ＮＯＲ回路９３は、ＡＮＤ回路９２の出力信号Ａ０とＤ−ＦＦ９１ｃの出力ＱＬ０とを入力とし、信号Ｎ０を出力する。インバータ回路９４ａは、信号Ｎ０を受けて信号Ｉ０を出力する。Ｄ−ＦＦ９１ｃは、データ入力に信号Ｉ０が与えられ、クロック入力にインバータ回路９４ｂの出力信号Ｉ１が与えられ、信号ＱＬ０を出力する。この信号ＱＬ０がモード切替信号ＢＩＳＴ＿ＭＯＤＥとして出力される。
【００４５】
図７は本実施形態に係る半導体集積回路の動作例を示すタイミングチャートである。ここでは、検査結果格納回路８は図３の構成からなるものとし、転送制御回路２１は図６の構成からなるものとする。なお、各Ｄ−ＦＦの出力Ｑの初期値はリセットにより“Ｌ”になっているものとする。
【００４６】
時刻ｔ０において、検査モードが開始している。メモリマクロ１の検査が４回行われており、信号ＢＩＳＴ＿ＤＯＮＥが４回（時刻ｔ４，ｔ８，ｔ１２，ｔ１６）“Ｈ”に遷移している。転送制御回路２１において、カウンタ部２１ａは信号ＢＩＳＴ＿ＤＯＮＥをカウントしており、そのカウンタ出力であるＱＣ０，ＱＣ１は、時刻ｔ０で（Ｌ，Ｌ）、時刻ｔ４で（Ｈ，Ｌ）、時刻ｔ８で（Ｌ，Ｈ）、時刻ｔ１２で（Ｈ，Ｈ）と順次カウントアップしている。時刻ｔ１２において、カウンタ出力ＱＣ０，ＱＣ１を入力とするＡＮＤ回路９２の出力Ａ０は“Ｌ”から“Ｈ”に遷移する。
【００４７】
一方、Ｄ−ＦＦ９１ｃの出力ＱＬ０（モード切替信号ＢＩＳＴ＿ＭＯＤＥ）は、時刻ｔ０における初期値は“Ｌ”であり、ＡＮＤ回路９２の出力Ａ０の初期値は、カウンタ出力ＱＣ０，ＱＣ１の初期値が（Ｌ，Ｌ）であるため“Ｌ”である。したがってＮＯＲ回路９３の出力Ｎ０の初期値は“Ｈ”、インバータ９４ａの出力Ｉ０の初期値は“Ｌ”である。
【００４８】
上述のとおり、時刻ｔ１２まではＡＮＤ回路９２の出力Ａ０は“Ｌ”であるため、モード切替信号ＢＩＳＴ＿ＭＯＤＥは“Ｌ”を保持しているが、カウンタ値が最大値「３」になる時刻ｔ１２においてＡＮＤ回路９２の出力Ａ０が“Ｌ”から“Ｈ”に遷移する。そして時刻ｔ１３において、この“Ｈ”が信号ＢＩＳＴ＿ＤＯＮＥの反転信号Ｉ１の立ち上がりエッジでＤ−ＦＦ９１ｃにラッチされ、モード切替信号ＢＩＳＴ＿ＭＯＤＥは“Ｈ”に遷移する。すると、ＮＯＲ回路９３の入力に“Ｈ”が与えられることになるので、ＡＮＤ回路９２の出力Ａ０の論理レベルにかかわらず、ＮＯＲ回路９３の出力Ｎ０は“Ｌ”になり、その反転信号Ｉ０は“Ｈ”になる。したがって、Ｄ−ＦＦ９１ｃのデータ入力は常に“Ｈ”になるため、その出力であるモード切替信号ＢＩＳＴ＿ＭＯＤＥも“Ｈ”を維持する。
【００４９】
このように、転送制御回路２１は信号信号ＢＩＳＴ＿ＤＯＮＥの“Ｈ”をカウントし、カウント数が最大値（ここでは「３」）になったら、モード切替信号ＢＩＳＴ＿ＭＯＤＥを“Ｈ”にして、その状態を保持する。したがって、時刻ｔ１６以降、ＡＮＤ回路９２の出力Ａ０が再び“Ｌ”になっても、モード切替信号ＢＩＳＴ＿ＭＯＤＥは“Ｈ”を維持する。すなわち、転送制御回路２１の動作によって、検査回数が予め設定した回数になったとき、自動的にモードを切り替えることができる。
【００５０】
時刻ｔ１３までは、モード切替信号ＢＩＳＴ＿ＭＯＤＥは“Ｌ”であるため、検査結果格納回路８において、信号ＲＤＡＴとして信号ＢＩＳＴ＿ＧＯが、信号ＲＣＬＫとして信号ＢＩＳＴ＿ＤＯＮＥが、それぞれ選択される。
【００５１】
図７において、信号ＢＩＳＴ＿ＧＯは、時刻ｔ２で“Ｌ”に遷移しており、１回目の検査で「フェイル」が発生したことを示している。次に時刻ｔ５〜ｔ８では“Ｈ”であり、２回目の検査は「パス」であったことを示している。次に時刻ｔ９〜ｔ１２では時刻ｔ１１で“Ｌ”に遷移しているので、３回目の検査で「フェイル」が発生したことを示している。同様に４回目の検査は「パス」である。このような遷移を示す信号ＲＤＡＴが、クロック信号ＲＣＬＫに従ってシフトレジスタ８２に順次取り込まれる。
【００５２】
時刻ｔ４の信号ＲＣＬＫの立ち上がりエッジではＤ−ＦＦ８２ａの入力（信号ＲＤＡＴ）は“Ｌ”であるため、出力ＱＲ０は“Ｌ”となる。次に時刻ｔ８では信号ＲＤＡＴが“Ｈ”であるため、ＱＲ０は“Ｈ”に遷移する。次に時刻ｔ１２では信号ＲＤＡＴは“Ｌ”であるため出力ＱＲ０は“Ｌ”に遷移する。またＤ−ＦＦ８２ｂは、入力はＤ−ＦＦ８２ａの出力ＱＲ０であるが、時刻ｔ４，ｔ８では“Ｌ”であるため、出力ＱＲ１は“Ｌ”のままであり、時刻ｔ１２でＱＲ０が“Ｈ”であるため、出力ＱＲ１は“Ｈ”に遷移する。Ｄ−ＦＦ８２ｃの出力ＱＲ２は、時刻ｔ４，ｔ８，ｔ１２いずれもＱＲ１が“Ｌ”であるため、“Ｌ”のままである。したがって、ＱＲ２を入力とするＤ−ＦＦ８２ｄの出力ＳＯも“Ｌ”のままである。
【００５３】
したがって、検査が３回終了した時刻ｔ１３において、シフトレジスタ８２の各Ｄ−ＦＦ８２ａ〜８２ｄの出力ＱＲ０，ＱＲ１，ＱＲ２，ＳＯはそれぞれ、“Ｌ”，“Ｈ”，“Ｌ”，“Ｌ”になっている。
【００５４】
次に時刻ｔ１３において、モード切替信号ＢＩＳＴ＿ＭＯＤＥが“Ｈ”になることによって、検査モードから結果読み出しモードに移行する。このときモード切替信号ＢＩＳＴ＿ＭＯＤＥは“Ｈ”であるため、検査結果格納回路８において、信号ＲＤＡＴとして信号ＳＩが、信号ＲＣＬＫとして信号ＳＣＬＫが、それぞれ選択される。
【００５５】
したがって、時刻ｔ２０の信号ＳＣＬＫすなわち信号ＲＣＬＫの立ち上がりエッジにおいて、Ｄ−ＦＦ８２ａの出力ＱＲ０は、入力が信号ＳＩすなわち信号ＲＤＡＴの“Ｌ”であるため、“Ｌ”である。また信号ＳＩは“Ｌ”で固定されているため、時刻ｔ２２，ｔ２４の信号ＲＣＬＫの立ち上がりエッジにおいても、出力ＱＲ０は“Ｌ”のままである。
【００５６】
一方、Ｄ−ＦＦ８２ｂの出力ＱＲ１は、時刻ｔ２０までは上述のとおり“Ｈ”であるが、時刻ｔ２０でＱＲ０の“Ｌ”を取り込み、“Ｌ”に遷移する。以降、ＱＲ０の“Ｌ”を取り込み、ＱＲ１も“Ｌ”を維持する。
【００５７】
また、Ｄ−ＦＦ８２ｃの出力ＱＲ２は、時刻ｔ２０までは上述のとおり“Ｌ”であるが、時刻ｔ２０でＱＲ１の“Ｈ”を取り込み、“Ｈ”に遷移する。時刻ｔ２２でＱＲ１の“Ｌ”を取り込み、以降、ＱＲ２も“Ｌ”を維持する。
【００５８】
また、Ｄ−ＦＦ８２ｄの出力すなわちＳＯは、時刻ｔ２０までは上述のとおり“Ｌ”であるが、時刻ｔ２０でＱＲ２の“Ｌ”を取り込み、“Ｌ”を維持する。時刻ｔ２２でＱＲ２の“Ｈ”を取り込み、ＳＯは“Ｈ”に遷移し、時刻ｔ２４でＱＲ２の“Ｌ”を取り込み、ＳＯは“Ｌ”に遷移する。
【００５９】
このように、検査結果のシリアル読出端子ＳＯには、信号ＳＣＬＫの最初のクロックでは“Ｌ”が、２回目のクロックでは“Ｈ”が、３回目のクロックでは“Ｌ”が出力されている。これにより、検査１回目は「フェイル」、検査２回目は「パス」、検査３回目は「フェイル」となっていたことが分かる。
【００６０】
このように、検査モードにおいて、検査結果格納回路８のシフトレジスタ８２に、検査結果を示す信号ＢＩＳＴ＿ＧＯをデータ入力として、検査終了を示す信号ＢＩＳＴ＿ＤＯＮＥをクロック入力として与えて、複数回の検査の検査結果を格納する。その後、モード切替信号ＢＩＳＴ＿ＭＯＤＥのレベルを変化させることによって、シフトレジスタ８２のデータ入力を信号ＳＩ、クロック入力を信号ＳＣＬＫに切替える。これにより、結果読み出しモードにおいて、一連の複数回検査結果を出力端子ＳＯから一度に読み出すことができる。
【００６１】
（実施形態３）
図８は実施形態３に係るＢＩＳＴ回路を有する半導体集積回路の概略構成を示すブロック図である。図８の構成は図５の構成とほぼ同様であるが、転送制御回路３５の構成が異なっている。すなわち、実施形態２では、転送制御回路２１は、信号ＢＩＳＴ＿ＤＯＮＥが“Ｈ”になった回数をカウントしたカウンタ値と比較する所定値が、固定値（図６では「３」）になっていた。これに対して本実施形態では、転送制御回路３５は、モード切替信号ＢＩＳＴ＿ＭＯＤＥの論理レベルを切り替えるための所定値が、信号ＤＡＴＡによって外部から設定可能に構成されている。また、検査結果格納回路３１は、基本的な構成は実施形態１，２で示した検査結果格納回路８と同様であるが、格納できる検査結果の個数が異なっている。
【００６２】
図９は検査結果格納回路３１の具体的な構成例を示す回路図である。図９において、３３ａ，３３ｂは第１および第２のセレクタ、３４ａ〜３４ｆはＤ−ＦＦである。Ｄ−ＦＦ３４ａ〜３４ｆはシリアルに接続されており、いわゆる６段からなるシフトレジスタ３４を構成している。なお、Ｄ−ＦＦの代わりに、他のクロック同期式ラッチ回路を用いてシフトレジスタを構成してもよい。なお、図３の構成との相違は、シフトレジスタ３４の段数のみであるので、ここではその詳細な説明を省略する。
【００６３】
図１０は転送制御回路３５の具体的な構成例を示す回路図である。図１０において、１９１ａ〜１９１ｇはＤ−ＦＦ、１９２はＡＮＤ回路、１９３はＮＯＲ回路、１９４ａ，１９４ｂはインバータ回路、１９５ａ〜１９５ｃはＥＸＮＯＲ回路である。Ｄ−ＦＦ１９１ａ〜１９１ｃによって３ビットのカウンタ部３５ａが構成されており、Ｄ−ＦＦ１９１ｄ〜１９１ｆによってカウンタ部３５ａのカウント値と比較するための所定値を設定するシフトレジスタ部３５ｂが構成されており、Ｄ−ＦＦ１９１ｇ、ＮＯＲ回路１９３、インバータ１９４ａ，１９４ｂによってラッチ部３５ｃが構成されている。カウンタ回路３５ａが信号ＢＩＳＴ＿ＤＯＮＥの“Ｈ”の数をカウントし、カウンタ値がシフトレジスタ３５ｂに設定された所定値に達すると、ラッチ部３５ｃがモード切替信号ＢＩＳＴ＿ＭＯＤＥを“Ｌ”から“Ｈ”に遷移させ、保持する。
【００６４】
信号ＢＩＳＴ＿ＤＯＮＥはＤ−ＦＦ１９１ａのクロック入力とインバータ回路１９４ｂの入力端子に与えられ、Ｄ−ＦＦ１９１ａの反転出力はＤ−ＦＦ１９１ａのデータ入力とＤ−ＦＦ１９１ｂのクロック入力に与えられ、Ｄ−ＦＦ１９１ｂの反転出力はＤ−ＦＦ１９１ｂのデータ入力とＤ−ＦＦ１９１ｃのクロック入力に与えられ、Ｄ−ＦＦ１９１ｃの反転出力はＤ−ＦＦ１９１ｃのデータ入力に与えられる。このようにＤ−ＦＦ１９１ａ〜１９１ｃによって３ビットのカウンタ部３５ａが構成されている。
【００６５】
一方、信号ＤＡＴＡはＤ−ＦＦ１９１ｄのデータ入力に与えられ、Ｄ−ＦＦ１９１ｄの出力ＱＳ０がＤ−ＦＦ１９１ｅのデータ入力に与えられ、Ｄ−ＦＦ１９１ｅの出力ＱＳ１がＤ−ＦＦ１９１ｆのデータ入力に与えられる。またＤ−ＦＦ１９１ｄ〜１９１ｆのクロック入力にはそれぞれ信号ＳＣＬＫが与えられている。このようにＤ−ＦＦ１９１ｄ〜１９１ｆによって３段のシフトレジスタ部３５ｂが構成されている。
【００６６】
ＥＸＮＯＲ回路１９５ａはＤ−ＦＦ１９１ａの出力ＱＣ０とＤ−ＦＦ１９１ｄの出力ＱＳ０とを入力とし、信号ＥＮ０を出力する。ＥＸＮＯＲ回路１９５ｂはＤ−ＦＦ１９１ｂの出力ＱＣ１とＤ−ＦＦ１９１ｅの出力ＱＳ１とを入力とし、信号ＥＮ１を出力する。ＥＸＮＯＲ回路１９５ｃはＤ−ＦＦ１９１ｃの出力ＱＣ２とＤ−ＦＦ１９１ｆの出力ＱＳ２とを入力とし、信号ＥＮ２を出力する。
【００６７】
ＡＮＤ回路１９２はＥＸＮＯＲ回路１９５ａ〜１９５ｃからそれぞれ出力された信号ＥＮ０〜ＥＮ２を入力とし、信号Ａ０を出力する。
【００６８】
ラッチ部３５ｃにおいて、ＮＯＲ回路１９３はＡＮＤ回路１９２の出力Ａ０とＤ−ＦＦ１９１ｇの出力ＱＬ０とを入力とし、信号Ｎ０を出力する。インバータ回路１９４ａはＮＯＲ回路１９３の出力Ｎ０を入力とし、信号Ｉ０を出力する。Ｄ−ＦＦ１９１ｇは、データ入力にインバータ回路１９４ａの出力Ｉ０が与えられ、クロック入力にインバータ回路１９４ｂの出力Ｉ１が与えられ、信号ＱＬ０を出力する。この信号ＱＬ０はモード切替信号ＢＩＳＴ＿ＭＯＤＥとして転送制御回路３５から出力される。
【００６９】
すなわち、この転送制御回路３５では、Ｄ−ＦＦ１９１ａ〜１９１ｃによって構成されるカウンタ部３５ａによって、信号ＢＩＳＴ＿ＤＯＮＥの“Ｈ”の数がカウントされる。一方、Ｄ−ＦＦ１９１ｄ〜１９１ｆによって構成されるシフトレジスタ部３５ｂには信号ＤＡＴＡが転送される。そして、カウンタ部３５ａの各Ｄ−ＦＦ１９１ａ〜１９１ｃの出力ＱＣ０〜ＱＣ２とシフトレジスタ部３５ｂの各Ｄ−ＦＦ１９１ｄ〜１９１ｆの出力ＱＳ０〜ＱＳ２とを比較し、全て一致したとき、ラッチ部３５ｃがモード切替信号ＢＩＳＴ＿ＭＯＤＥを“Ｌ”から“Ｈ”に遷移させ保持する。
【００７０】
図１１は本実施形態に係る半導体集積回路の動作例を示すタイミングチャートである。ここでは、検査結果格納回路３１は図９の構成からなるものとし、転送制御回路３５は図１０の構成からなるものとする。時刻ｔ０〜ｔ６は、検査結果格納回路３１に何回分の検査結果を転送するかを設定する転送回数設定モード、時刻ｔ６〜ｔ２７は検査モード、時刻ｔ２７〜ｔ４４は結果読み出しモードである。
【００７１】
転送回数設定モードにおいて、転送制御回路３５のシフトレジスタ部３５ｂは、信号ＤＡＴＡとして入力されるデータを信号ＳＣＬＫに従って順次シフトしていく。このシフトレジスタ部３５ｂに設定されるデータによって、検査結果を何回分記憶するかを制御することができる。信号ＤＡＴＡは、時刻ｔ０で“Ｈ”、時刻ｔ２で“Ｌ”、時刻ｔ４で“Ｈ”である。このデータは信号ＳＣＬＫの３個のクロックによって順次シフトレジスタ部３５ｂに取り込まれ、時刻ｔ５において、ＱＳ０〜ＱＳ２は“Ｈ”“Ｌ”“Ｈ”になる。このＱＳ０〜ＱＳ２は３ビットのバイナリデータを表し、１０進法では「５」である。すなわちこの例では、格納する検査結果の個数は「５」に設定される。
【００７２】
検査モードにおいて、転送制御回路３５のカウンタ部３５ａは、信号ＢＩＳＴ＿ＤＯＮＥをカウントする。そのカウンタ出力であるＱＣ０〜ＱＣ２は、検査開始時の時刻ｔ６において“Ｌ”“Ｌ”“Ｌ”で始まり、信号ＢＩＳＴ＿ＤＯＮＥを５回カウントした時刻ｔ２６において、“Ｈ”“Ｌ”“Ｈ”すなわち１０進数の「５」になる。
【００７３】
ＥＸＮＯＲ回路は２つの入力が一致すると“Ｈ”を出力する回路である。すなわち、時刻ｔ２６において、カウンタ部３５ａの出力ＱＣ０〜ＱＣ２とシフトレジスタ部３５ｂの出力ＱＳ０〜ＱＳ２とがともに“Ｈ”“Ｌ”“Ｈ”で一致するため、ＥＸＮＯＲ回路１９５ａ，１９５ｂ，１９５ｃの出力は全て“Ｈ”になる。すると、ＡＮＤ回路１９２の出力Ａ０が“Ｈ”になり、実施形態２でも説明したとおり、この“Ｈ”はラッチ部３５ｃによって保持される。すなわち、モード切替信号ＢＩＳＴ＿ＭＯＤＥは、Ｄ−ＦＦ１９１ｇのクロック入力である信号Ｉ１の立ち上がった時刻ｔ２７以降、“Ｈ”になり、検査読出モードに移行する。ここで、６回目の検査はモード切替信号ＢＩＳＴ＿ＭＯＤＥが“Ｈ”に切り替わった後に行われるため、その検査結果は格納されない。
【００７４】
なお、検査結果の保持および読出し方法については、実施形態２で詳細に説明したのと同様であるので、ここでは説明を省略する。
【００７５】
このように本実施形態によると、転送制御回路３５は、外部から与えられた信号ＤＡＴＡによって、検査結果の格納回数を任意に設定することができる。
【００７６】
（実施形態４）
図１２は実施形態４に係るＢＩＳＴ回路を有する半導体集積回路の概略構成を示すブロック図である。図５の構成と対比すると、検査結果格納回路５０がＢＩＳＴ回路４０の外部に構成されており、かつ、検査結果格納回路５０がロジック回路部４５において、ロジック回路４１，４２のスキャンテスト用のスキャンレジスタチェーンによって実現されている点が異なる。
【００７７】
ここで、スキャンテストとは、テスト容易化手法の一つであり、ロジック回路の故障を検出するものである。具体的には、回路内のフリップフロップをシリアルに接続し、シフトレジスタすなわちスキャンレジスタチェーンを構成する。そして、スキャンレジスタチェーンに外部端子からデータを入力し、そのデータによってロジック回路を動作させ、その動作結果データを再びスキャンレジスタチェーンに取り込み、外部端子から出力させる。出力された動作結果データと期待値データとを比較し、ロジック回路の故障の有無を判定する。
【００７８】
図１２に示すように、検査結果格納回路５０は、図５の検査結果格納回路８と対比すると、その入力として、スキャンイネーブル信号ＳＥ、スキャンモード信号ＳＣＡＮ、およびキャプチャ用のクロックＣＣＬＫが追加されている。
【００７９】
図１３はロジック回路部４５の具体的な構成例を示す回路図である。ただし、図１３では、検査結果格納回路５０の詳細な回路構成は示しているが、ロジック回路４１，４２については詳細な回路構成は省略している。
【００８０】
図１３の検査結果格納回路５０は、ＢＩＳＴ検査動作に関しては、図３の検査格納回路８と同様の機能を有している。ただし、スキャンテスト用としても動作可能なように、次のような相違点を有している。すなわち、第１および第２のセレクタ５２ａ，５２ｂのセレクト入力が、スキャンモード信号ＳＣＡＮとモード切替信号ＢＩＳＴ＿ＭＯＤＥとを入力とするＯＲ回路５１の出力信号を受けている。また、４段のシフトレジスタを構成する各Ｄ−ＦＦ５３ａ〜５３ｄの前段に、ロジック回路４１，４２とデータをやりとりするためのセレクタ５２ｃ〜５２ｆがそれぞれ挿入されている。さらには、Ｄ−ＦＦ５３ｄのクロック入力に、信号ＲＣＬＫまたはキャプチャ用のクロック信号ＣＣＬＫを選択出力するセレクタ５２ｇの出力ＤＣＬＫが与えられている。セレクタ５２ｃ〜５２ｇのＳ入力には信号ＳＥが与えられている。
【００８１】
セレクタ５２ｃのＡ入力にはロジック回路４２の出力信号が与えられ、Ｂ入力にはセレクタ５２ａの出力信号ＲＤＡＴが与えられている。セレクタ５２ｃは、信号ＳＥが“Ｈ”のときは信号ＲＤＡＴを出力し、“Ｌ”のときはロジック回路４２の出力信号を出力する。この出力はＤ−ＦＦ５３ａのデータ入力に与えられる。
【００８２】
セレクタ５２ｄのＡ入力にはロジック回路４２の出力信号が与えられ、Ｂ入力にはＤ−ＦＦ５３ａの出力ＱＲ０が与えられる。セレクタ５２ｄは、信号ＳＥが“Ｈ”のときは出力ＱＲ０を出力し、“Ｌ”のときはロジック回路４２の出力信号を出力する。この出力はＤ−ＦＦ５３ｂのデータ入力に与えられる。
【００８３】
セレクタ５２ｅのＡ入力にはロジック回路４２の出力信号が与えられ、Ｂ入力にはＤ−ＦＦ５３ｂの出力ＱＲ１が与えられる。セレクタ５２ｅは、信号ＳＥが“Ｈ”のときは出力ＱＲ１を出力し、“Ｌ”のときはロジック回路４２からの出力信号を出力する。この出力はＤ−ＦＦ５３ｃのデータ入力に与えられる。
【００８４】
セレクタ５２ｆのＡ入力には、ロジック回路４１のＡＮＤ回路４１ａの出力Ａ１が与えられ、Ｂ入力にはＤ−ＦＦ５３ｃの出力ＱＲ２が与えられる。ＡＮＤ回路４１ａはＤ−ＦＦ５３ａの出力ＱＲ０とＤ−ＦＦ５３ｂの出力ＱＲ１とを入力とする。セレクタ５２ｆは、信号ＳＥが“Ｈ”のときは出力ＱＲ２を出力し、“Ｌ”のときは出力Ａ１を出力する。この出力はＤ−ＦＦ５３ｄのデータ入力に与えられる。
【００８５】
セレクタ５２ｇのＡ入力には信号ＣＣＬＫが与えられ、Ｂ入力には信号ＲＣＬＫが与えられる。セレクタ５２ｇは出力ＤＣＬＫとして、信号ＳＥが“Ｈ”のときは信号ＲＣＬＫを出力し、“Ｌ”のときは信号ＣＣＬＫ信号を出力する。この出力ＤＣＬＫはＤ−ＦＦ５３ｄのクロック入力に与えられる。Ｄ−ＦＦ５３ｄの出力は信号ＳＯとして出力される。
【００８６】
図１４は本実施形態に係る半導体集積回路の動作例を示すタイミングチャートである。図１４では、スキャンテストからＢＩＳＴ回路によるメモリマクロ１の検査への切替の様子が示されている。時刻ｔ０〜ｔ２０はスキャンテストモードであり、この期間はスキャンテストの実施を制御する信号ＳＣＡＮが“Ｈ”になっている。時刻ｔ２０〜ｔ３３は検査モード、時刻ｔ３３〜ｔ４６は結果読み出しモードであり、信号ＳＣＡＮはスキャンテストを無効にする“Ｌ”になっている。
【００８７】
信号ＳＣＡＮが“Ｈ”すなわちスキャンモードのとき、検査結果格納回路５０において、第１のセレクタ５２ａは信号ＳＩを信号ＲＤＡＴとして選択出力し、第２のセレクタ５２ｂは信号ＳＣＬＫを信号ＲＣＬＫとして選択出力する。すなわち、Ｄ−ＦＦ５３ａ〜５３ｄによって構成されるシフトレジスタに信号ＳＩが入力される。
【００８８】
信号ＳＥはスキャンモードにおいてスキャンイン／スキャンアウト動作とキャプチャ動作とを切り替えるための信号である。検査結果格納回路５０は、信号ＳＥが“Ｈ”のときはＳＩ端子からデータをシリアルに入力するスキャンイン動作モード、またはＳＯ端子からデータをシリアルに出力するスキャンアウト動作モードになり、“Ｌ”のときはロジック回路４１，４２からのデータを取り込むキャプチャ動作モードになる。
【００８９】
時刻ｔ０〜ｔ９はスキャンイン動作モードであり、ＳＩ端子からシリアルに入力されるデータ信号“Ｈ”“Ｌ”“Ｈ”“Ｈ”が信号ＳＣＬＫの４つのクロックによってシフトレジスタを構成するＤ−ＦＦ５３ａ〜５３ｄに取り込まれる。スキャンイン動作完了後の時刻ｔ９では、Ｄ−ＦＦ５３ａ〜５３ｄの出力ＱＲ０〜ＱＲ２，ＳＯは順に“Ｈ”“Ｈ”“Ｌ”“Ｈ”にセットされている。
【００９０】
時刻ｔ９〜ｔ１３はキャプチャ動作モードであり、信号ＳＥが“Ｌ”なので、Ｄ−ＦＦ５３ａ〜５３ｄのデータ入力にはロジック回路４１，４２の出力信号が入力される。また、Ｄ−ＦＦ５３ｄのクロック入力には、セレクタ５２ｇによって選択されたキャプチャ用クロック信号ＣＣＬＫが与えられる。なお、ここでは説明を簡単にするため、Ｄ−ＦＦ５３ｄのみ、スキャンテストの被検査回路であるロジック回路４１のＡＮＤ回路４１ａの出力信号Ａ１をキャプチャ用クロック信号ＣＣＬＫに従って取り込むものとしている。
【００９１】
時刻ｔ９において、ＡＮＤ回路４１ａの入力ＱＲ０，ＱＲ１はともに“Ｈ”になっているから、その出力Ａ１の期待値は“Ｈ”である。この出力Ａ１を時刻ｔ１１においてキャプチャ用クロック信号ＣＣＬＫに従ってＤ−ＦＦ５３ｄに取り込む。ここで例えば、被検査回路であるＡＮＤ回路４１ａの入力の一方がＧＮＤレベルとショートする故障があった場合、ＱＲ０，ＱＲ１のレベルに係わらず、出力Ａ１は“Ｌ”になる。したがって、Ｄ−ＦＦ５３ｄにキャプチャされたデータをスキャンアウト動作によってＳＯ端子からシリアルに出力し、期待値と比較することによって、ロジック回路４１に故障があったか否かを検出することができる。ここでは、“Ｈ”“Ｌ”“Ｈ”“Ｈ”という入力データに対し、出力データが同じ“Ｈ”“Ｌ”“Ｈ”“Ｈ”であるときは、ロジック回路４１の故障はなく、例えば“Ｌ”“Ｌ”“Ｈ”“Ｈ”となったときはロジック回路４１に故障があるということになる。
【００９２】
このようにしてスキャンテストを実施した後、時刻ｔ２０以降、信号ＳＣＡＮを“Ｌ”に切り替えて、検査モードおよび結果読み出しモードに移行する。なお、検査モードおよび結果読み出しモードにおける動作は実施形態２で説明したのと同様であるので、ここではその説明を省略する。
【００９３】
このように本実施形態によると、ＢＩＳＴ検査に用いる検査結果格納回路５０が、ロジック回路４１，４２のスキャンテスト用のスキャンレジスタチェーンによって実現されている。すなわち、ロジック回路のスキャンテスト用のためのスキャンレジスタチェーンをＢＩＳＴ検査の検査結果の記憶回路として利用することができるので、複数回の検査結果を格納するための記憶回路を新たに付加する必要がなく、チップ面積の増加を抑えることができ、チップコストの上昇を抑制することができる。
【００９４】
（実施形態５）
図１５は実施形態５に係るＢＩＳＴ回路を有する半導体集積回路の概略構成を示すブロック図である。図１の構成と対比すると、モード切替信号ＢＩＳＴ＿ＭＯＤＥが、バウンダリスキャンのためのＴＡＰ(Test Access Port)１３によって生成されている点が異なっている。その他の構成は実施形態１と同様であるため、ここでは説明を省略する。
【００９５】
図１５において、ＢＩＳＴを起動するための信号ＢＩＳＴ＿ＥＮはＴＡＰ１３からＢＩＳＴ回路１０に与えられる。ＢＩＳＴ制御回路７から出力された信号ＢＩＳＴ＿ＧＯ，ＢＩＳＴ＿ＤＯＮＥはＴＡＰ１３に入力され、ＴＡＰ１３から出力されたモード切替信号ＢＩＳＴ＿ＭＯＤＥがＢＩＳＴ回路１０の検査結果格納回路８に与えられている。
【００９６】
ＴＡＰは、チップ間の接続テストや、チップ自身の端子の状態を調べたり、内部ロジック回路のテストをしたりするためのバウンダリスキャンアーキテクチャを定義したＪＴＡＧ(Joint Test Action Group)規格に関するインターフェースである。ＴＡＰはＩＥＥＥ１１４９．１にて標準化されており、ＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＲＳＴ，ＴＤＯの５本の端子を持ち、テストデータの入出力や制御に用いられる。ＴＤＩ(Test Data Input)はテストデータの入力端子、ＴＤＯ(Test Data Output)はテストデータの出力端子、ＴＭＳ(Test Mode Select)はＪＴＡＧの動作選択端子、ＴＣＫ(Test Clock)はテストクロック端子、ＴＲＳＴ(Test Reset)はＪＴＡＧ機能のリセット端子である。
【００９７】
ＪＴＡＧデバイスは、上述のインターフェースと、ＴＡＰコントローラ、データレジスタ、インストラクションレジスタによって構成されている。ＴＡＰコントローラは被検査回路やＢＩＳＴ等に対する命令やテストデータ、テスト結果等の入出力を行うための回路であり、データレジスタはバウンダリスキャン用のバウンダリスキャンレジスタやバイパスレジスタ、内部データレジスタ等のレジスタ回路であり、インストラクションレジスタは、ＴＡＰコントローラからの命令をデコードし、実行するテストの選択や、アクセスするデータレジスタの選択に使用する回路である。実装する命令の種類や命令コードの割り当ては、デバイスごとに自由に決めることができる。
【００９８】
ＴＤＩ端子からシリアルに入力された命令データをインストラクションレジスタにてデコードし、ＢＩＳＴを制御する信号を出力し、またＢＩＳＴからの検査結果等の信号を受けＴＤＯ端子からシリアルに出力する仕組みである。
【００９９】
実施形態１〜４で説明したモード切替信号ＢＩＳＴ＿ＭＯＤＥの生成については、インストラクションレジスタにおいて、新たにＢＩＳＴ＿ＭＯＤＥ生成用の命令コートを割当てるとともに、ＴＤＩ端子から所望の命令データを入力することによって、ＴＡＰ１３での制御が可能になる。
【０１００】
（実施形態６）
図１６は実施形態６に係るＢＩＳＴ回路を有する半導体集積回路の概略構成を示すブロック図である。本実施形態では、検査結果格納回路がバウンダリスキャンテスト用のスキャンレジスタチェーンによって実現されている。ただし、バウンダリスキャンレジスタとロジック回路のスキャンレジスタとは機能的に違いはないので、図１６のバウンダリスキャンレジスタ６６は実施形態４で説明した検査結果格納回路５０と同様に構成可能であり、ここではその説明を省略する。
【０１０１】
ＴＡＰ６５は信号ＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＲＳＴと、ＢＩＳＴ回路６０から出力される信号ＢＩＳＴ＿ＧＯ，ＢＩＳＴ＿ＤＯＮＥ、モード切替信号ＢＩＳＴ＿ＭＯＤＥと、バウンダリスキャンレジスタ６６の出力信号ＢＳＯとが入力され、信号ＴＤＯ，ＢＩＳＴ＿ＥＮ，ＲＤＡＴ，ＲＣＬＫを出力する。ＢＩＳＴ回路６０はＴＡＰ６５から出力された信号ＢＩＳＴ＿ＥＮ，ＢＩＳＴ＿ＣＬＫが入力され、信号ＢＩＳＴ＿ＧＯ，ＢＩＳＴ＿ＤＯＮＥ、モード切替信号ＢＩＳＴ＿ＭＯＤＥを出力する。バウンダリスキャンレジスタ６６は、ＴＡＰ６５から信号ＲＤＡＴ，ＲＣＬＫが入力され、信号ＢＳＯを出力する。
【０１０２】
図１７はＴＡＰ６５の構成例を示した図である。ＴＡＰ６５は、Ａ入力に信号ＢＩＳＴ＿ＧＯを受けるとともにＢ入力に信号ＴＤＩを受ける第１のセレクタ６７ａと、Ａ入力に信号ＢＩＳＴ＿ＤＯＮＥを受けるとともにＢ入力にインストラクションレジスタ６８から出力される内部クロックＩＣＬＫを受ける第２のセレクタ６７ｂと、インストラクションレジスタ６８と、ＴＡＰコントローラ６９とを備えている。第１および第２のセレクタ６７ａ，６７ｂのＳ入力にはモード切替信号ＢＩＳＴ＿ＭＯＤＥが与えられている。
【０１０３】
第１のセレクタ６７ａは、モード切替信号ＢＩＳＴ＿ＭＯＤＥが“Ｌ”のときは信号ＢＩＳＴ＿ＧＯを信号ＲＤＡＴとして出力し、モード切替信号ＢＩＳＴ＿ＭＯＤＥが“Ｈ”のときは信号ＴＤＩを信号ＲＤＡＴとして出力する。第２のセレクタ６７ｂは、モード切替信号ＢＩＳＴ＿ＭＯＤＥが“Ｌ”のときは信号ＢＩＳＴ＿ＤＯＮＥを信号ＲＣＬＫとして出力し、モード切替信号ＢＩＳＴ＿ＭＯＤＥが“Ｈ”のときは内部クロックＩＣＬＫを信号ＲＣＬＫとして出力する。
【０１０４】
バウンダリスキャンレジスタ６６は、信号ＲＤＡＴと信号ＲＣＬＫを入力とし、格納したデータをＴＤＯ端子から出力する。このため、モード切替信号ＢＩＳＴ＿ＭＯＤＥが“Ｌ”のときは、バウンダリスキャンレジスタ６６に、信号ＢＩＳＴ＿ＧＯすなわちＢＩＳＴ回路６０によるメモリマクロ１の検査結果を複数個格納することができる。そして、モード切替信号ＢＩＳＴ＿ＭＯＤＥが“Ｈ”のときは、信号ＴＣＫによって生成される内部クロックＩＣＬＫを用いて、その複数個の検査結果をＴＤＯ端子から読み出すことができる。
【０１０５】
このように本実施形態によると、ＢＩＳＴ検査に用いる検査格納回路が、バウンダリスキャンテスト用のスキャンレジスタチェーンによって実現されている。すなわち、バウンダリスキャン用のスキャンレジスタチェーンをＢＩＳＴ検査の検査結果の記憶回路として利用することができるので、複数回の検査結果を格納するための記憶回路を新たに付加する必要がなく、チップ面積の増加を抑えることができ、チップコストの上昇を抑制することができる。
【０１０６】
なお、本実施形態では、ＴＡＰ６５の構成として、信号ＢＩＳＴ＿ＧＯ，ＢＩＳＴ＿ＤＯＮＥが信号ＴＤＩ，ＩＣＬＫと切り替えられるものとしたが、これに限定されるものではなく、同等の機能を実現できる構成であればよい。
【０１０７】
なお、上述の各実施形態では、被検査回路がメモリであるものとして説明を行ったが、これに限られるものではなく、例えば、ロジック回路等の他の回路が被検査回路であってもかまわない。
【０１０８】
また、上述の各実施形態において説明した、各信号の論理レベルやクロック数等や、検査結果格納回路の構成例えばシフトレジスタの段数等や、転送制御回路の構成例えばカウンタ部のビット数等はあくまでも一例であり、これらに限定されるものではない。
【産業上の利用可能性】
【０１０９】
本発明は、ＢＩＳＴ回路を有する半導体記憶装置において、例えば、検査条件設定のための検証期間の短縮、および検査時間の短縮や検査条件の適正化を実現する技術として有用である。
【符号の説明】
【０１１０】
１  メモリマクロ（被検査回路）
７  ＢＩＳＴ制御回路
８，３１  検査結果格納回路
１０，２０，３０  ＢＩＳＴ回路
１３，６５  ＴＡＰ
２１，３５  転送制御回路
２１ａ，３５ａ  カウンタ部
２１ｂ，３５ｃ  ラッチ部
３３ａ，８１ａ  第１のセレクタ
３３ｂ，８１ｂ  第２のセレクタ
３４，８２  シフトレジスタ
３４ａ〜３４ｆ，８２ａ〜８２ｄ  Ｄ−ＦＦ（クロック同期式ラッチ回路）
４１，４２  ロジック回路
５０  検査結果格納回路
６６  バウンダリスキャンレジスタ
ＢＩＳＴ＿ＭＯＤＥ  モード切替信号
ＢＩＳＴ＿ＧＯ  信号（第１の信号）
ＢＩＳＴ＿ＤＯＮＥ  信号（第２の信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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