(57)【要約】【課題】高い耐電圧特性、および耐リーク特性を有する配線構造を有する半導体装置およびその製造方法を提供する。【解決手段】半導体素子が設けられた基板と、前記基板上に形成された第１および第２の配線と、前記第１の配線の下面の前記第２の配線側に接続されたビアと、前記ビアを含むビア層絶縁膜と、を有する半導体装置を提供する。前記ビアは、前記第１の配線と前記第２の配線の間の領域である配線間領域下の上端に凹部を有する。前記ビア層絶縁膜は、前記第１および第２の配線の幅方向に前記ビアと隣接する領域を含む溝を前記配線間領域の下に有する。前記配線間領域および前記溝内にはエアギャップが含まれる。【選択図】図１
2012009490.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が設けられた基板と、
前記基板上に形成された第１および第２の配線と、
前記第１の配線の下面の前記第２の配線側に接続され、前記第１の配線と前記第２の配線の間の領域である第１の配線間領域下の上端に第１の凹部を有する第１のビアと、
前記第１および第２の配線の幅方向に前記第１のビアと隣接する領域を含む第１の溝を前記第１の配線間領域の下に有する、前記第１のビアを含むビア層絶縁膜と、
を有し、
前記第１の配線間領域および前記第１の溝内にエアギャップを含む半導体装置。
【請求項２】
前記第１の溝は、前記幅方向に前記第１のビアと隣接しない領域を含む、
請求項１に記載された半導体装置。
【請求項３】
前記第１の配線間領域、前記第１の凹部、および前記第１の溝内に形成され、前記エアギャップを含む絶縁膜をさらに有する、
請求項１または２に記載された半導体装置。
【請求項４】
前記基板上に形成された、前記第１および第２の配線よりも配線間距離が大きい第３および第４の配線と、
前記第３の配線の下面の前記第４の配線側に接続され、前記第３の配線と前記第４の配線の間の領域である第２の配線間領域下の上端に第２の凹部を有する第２のビアと、
をさらに有し、
前記ビア層絶縁膜は、第２のビアを含み、前記第３および第４の配線の幅方向に前記第２のビアと隣接する領域を含む第２の溝を前記第２の配線間領域の下に有する、
前記第２の配線間領域および前記第２の溝内にエアギャップを含まない請求項１〜３のいずれか１つに記載された半導体装置。
【請求項５】
半導体素子が設けられた基板上に、ビアを含むビア層絶縁膜を形成する工程と、
前記ビア層絶縁膜上に金属膜を形成する工程と、
前記金属膜をパターニングして前記ビアに接続される第１の配線、および第２の配線を形成する工程と、
前記第１の配線と前記第２の配線の間の領域である配線間領域下の前記ビアの上端に凹部を形成する工程と、
前記配線間領域の下の前記ビア層絶縁膜の領域に溝を形成する工程と、
前記配線間領域および前記溝内にエアギャップを含むように前記第１および第２の配線の上層に絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置として、配線間にエアギャップが形成された配線構造を有するものが知られている。このような半導体装置によれば、エアギャップにより配線間容量を低減することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１９４２８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の課題は、高い耐電圧特性、および耐リーク特性を有する配線構造を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
実施の形態は、半導体装置を開示する。前記半導体装置は、半導体素子が設けられた基板と、前記基板上に形成された第１および第２の配線と、前記第１の配線の下面の前記第２の配線側に接続されたビアと、前記ビアを含むビア層絶縁膜と、を有する。前記ビアは、前記第１の配線と前記第２の配線の間の領域である配線間領域下の上端に凹部を有する。前記ビア層絶縁膜は、前記第１および第２の配線の幅方向に前記ビアと隣接する領域を含む溝を前記配線間領域の下に有する。前記配線間領域および前記溝内にはエアギャップが含まれる。
【図面の簡単な説明】
【０００６】
【図１】（ａ）、（ｂ）は、第１の実施の形態に係る半導体装置の垂直断面図。
【図２】（ａ）、（ｂ）は、第１の実施の形態に係る半導体装置の水平断面図。
【図３Ａ】（ａ）〜（ｃ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図３Ｂ】（ｄ）〜（ｆ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。
【図４】（ａ）、（ｂ）は、第２の実施の形態に係る半導体装置の製造方法を示す垂直断面図。
【図５Ａ】（ａ）〜（ｃ）は、第３の実施の形態に係る半導体装置の製造方法を示す垂直断面図。
【図５Ｂ】（ｄ）、（ｅ）は、第３の実施の形態に係る半導体装置の製造方法を示す垂直断面図。
【図６】（ａ）、（ｂ）は、第４の実施の形態に係る半導体装置の製造方法を示す垂直断面図。
【図７】（ａ）、（ｂ）は、第５の実施の形態に係る半導体装置の製造方法を示す垂直断面図。
【図８】（ａ）〜（ｃ）は、第６の実施の形態に係る半導体装置の製造方法を示す垂直断面図。
【図９】第７の実施の形態に係る半導体装置の製造方法を示す垂直断面図。
【図１０】第８の実施の形態に係る半導体装置の垂直断面図。
【図１１】第８の実施の形態に係る半導体装置の垂直断面図。
【発明を実施するための形態】
【０００７】
〔第１の実施の形態〕
（半導体装置の構成）
図１（ａ）、（ｂ）は、第１の実施の形態に係る半導体装置１の垂直断面図である。図２（ａ）、（ｂ）は、第１の実施の形態に係る半導体装置１の水平断面図である。
【０００８】
図１（ａ）、（ｂ）の線分Ａ−Ａに沿った半導体装置１の断面が図２（ａ）の断面に相当する。図１（ａ）、（ｂ）の線分Ｂ−Ｂに沿った半導体装置１の断面が図２（ｂ）の断面に相当する。図２（ａ）、（ｂ）の線分Ｃ−Ｃに沿った半導体装置１の断面が図１（ａ）の断面に相当する。また、図２（ａ）、（ｂ）の線分Ｄ−Ｄに沿った半導体装置１の断面が図１（ｂ）の断面に相当する。
【０００９】
半導体装置１は、トランジスタ、キャパシタ等の半導体素子が設けられた半導体基板（図示しない）と、半導体基板上に形成された微細配線構造を有する。図１（ａ）、（ｂ）および図２（ａ）、（ｂ）は、この微細配線構造の一部を示す断面図である。
【００１０】
半導体装置１は、半導体基板上に形成された配線２ａ、２ｂ、２ｃと、配線２ａ、２ｂ、２ｃの下面に接続されたビア３ａ、３ｂ、３ｃと、配線２ａ、２ｂ、２ｃ上に形成されたハードマスク４ａ、４ｂ、４ｃと、ビア３ａ、３ｂ、３ｃを含むビア層絶縁膜５と、エアギャップ８ａ、８ｂを含む上層絶縁膜７とを有する。なお、配線２ａ、２ｂ、２ｃ、ビア３ａ、３ｂ、３ｃ等のレイアウトは図２（ａ）、（ｂ）に示したものに限られない。
【００１１】
配線２ａ、２ｂ、２ｃは、同じ層に形成された配線である。ビア３ａ、３ｂ、３ｃは、配線２ａ、２ｂ、２ｃを下層の導電部材（図示しない）にそれぞれ接続する。下層の導電部材は、例えば、半導体基板上のトランジスタや配線等である。なお、配線２ａ、２ｂ、２ｃの底面に、配線２ａ、２ｂ、２ｃとビア層絶縁膜５の密着性を高める機能を有するＴｉＮ膜、ＷＮ膜等の膜が形成されてもよい。
【００１２】
なお、配線２ａ、２ｂ、２ｃの幅方向（図２（ａ）、（ｂ）の左右方向）の中心は、ビア３ａ、３ｂ、３ｃの中心から配線２ａ、２ｂ、２ｃの幅方向にずれている。このずれは、配線２ａ、２ｂ、２ｃの形成に用いられるリソグラフィの合わせ精度に起因する。ビア３ｂは、上部の配線２ａと配線２ｂの間の領域下の領域（配線２ｂに接しない領域）に凹部１０ａを有する。ビア３ｃは、上部の配線２ｂと配線２ｃの間の領域下の領域（配線２ｃに接しない領域）に凹部１０ｂを有する。
【００１３】
ビア層絶縁膜５は、溝６ａ、６ｂを有する。溝６ａ、６ｂは、配線２ａと配線２ｂの間の領域下の領域、および配線２ｂと配線２ｃの間の領域下の領域にそれぞれ形成される。
【００１４】
溝６ａ、６ｂは、配線２ａ、２ｂ、２ｃの幅方向にビア３ｂ、３ｃと隣接する領域（図１（ａ）参照）、およびその方向にビア３ｂ、３ｃと隣接しない領域（図１（ｂ）参照）を有する。
【００１５】
上層絶縁膜７は、配線２ａ、２ｂ、２ｃの上層に形成される絶縁膜であり、ハードマスク４ａとハードマスク４ｂの間の領域、配線２ａと配線２ｂの間の領域、凹部１０ａ、溝６ａ、ハードマスク４ｂとハードマスク４ｃの間の領域、配線２ｂと配線２ｃの間の領域、凹部１０ｂ、溝６ｂ内に埋め込まれるように形成される。また、上層絶縁膜７は、配線２ａ、２ｂ、２ｃの上面に接続されるビア（図示しない）のビア層絶縁膜として用いられてもよい。
【００１６】
上層絶縁膜７は、エアギャップ８ａ、８ｂを含む。ビア層絶縁膜５が溝６ａ、６ｂを有するため、上層絶縁膜７が埋め込まれる領域が深く、エアギャップ８ａ、８ｂは配線２ａと配線２ｂの間、配線２ｂと配線２ｃの間、配線２ａとビア３ｂの間、および配線２ｂとビア３ｃの間に形成されやすい。
【００１７】
隣接する導電部材間に発生する絶縁破壊および電流のリークは、導電部材間の絶縁膜中を電子がホッピング伝導することにより誘起される現象であるので、導電部材間にエアギャップを形成することにより、絶縁破壊および電流のリークを抑制することができる。また、導電部材間にエアギャップを形成することにより、導電部材間の電界集中を緩和することができるため、絶縁破壊および電流のリークを抑制することができる。さらに、導電部材間にエアギャップを形成することにより、導電部材間の電気容量を低減することができる。このため、本実施の形態によれば、配線２ａと配線２ｂの間、配線２ｂと配線２ｃの間、配線２ａとビア３ｂの間、および配線２ｂとビア３ｃの間の耐電圧特性および耐リーク特性の向上、ならびに電気容量の低減を図ることができる。
【００１８】
また、図１（ａ）および図２（ｂ）に示されるように、エアギャップ８ａ（８ｂ）は、溝６ａ（６ｂ）の配線２ａ、２ｂ、２ｃの幅方向にビア３ｂ（３ｃ）と隣接しない領域内だけでなく、その方向にビア３ｂ（３ｃ）と隣接する領域内にも含まれることが好ましい。これにより、配線構造の耐電圧特性および耐リーク特性をより向上させることができる。
【００１９】
配線２ａ、２ｂ、２ｃは、Ｗ、Ａｌ、Ｃｏ、Ｎｉ、Ｓｉ等の導電性材料からなる。また、ＲＩＥ法により加工することのできる材料であることが好ましい。
【００２０】
ビア３ａ、３ｂ、３ｃは、Ｗ、Ａｌ、Ｓｉ等の導電材料からなる。また、ＣＶＤ法により形成することのできる材料であることが好ましい。ビア３ａ、３ｂ、３ｃの材料は配線２ａ、２ｂ、２ｃの材料と異なっていてもよい。
【００２１】
ハードマスク４ａ、４ｂ、４ｃ、および上層絶縁膜７は、酸化シリコン等の絶縁材料からなる。ビア層絶縁膜５は、ＴＥＯＳ（Tetraethoxysilane）膜等の絶縁膜である。
【００２２】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００２３】
（半導体装置の製造方法）
図３Ａ（ａ）〜（ｃ）、図３Ｂ（ｄ）〜（ｆ）は、第１の実施の形態に係る半導体装置１の製造方法を示す垂直断面図である。
【００２４】
まず、図３Ａ（ａ）に示すように、半導体基板（図示しない）上にビア層絶縁膜５およびビア３ａ、３ｂ、３ｃを形成する。
【００２５】
ＴＥＯＳ膜等のビア層絶縁膜５は、ＣＶＤ（Chemical Vapor Deposition）法により形成される。
【００２６】
リソグラフィによるパターニング、およびＲＩＥ（Reactive Ion Etching）法またはウェット処理によるエッチングによりビア層絶縁膜５にビア３ａ、３ｂ、３ｃのためのビアホールが形成される。ＣＶＤ法によりビアホールを埋めるようにＷ膜等の金属膜を形成した後、ＣＭＰ（Chemical Mechanical Polishing）工程によりビアホール外の金属膜を除去することにより、ビア３ａ、３ｂ、３ｃが得られる。
【００２７】
次に、図３Ａ（ｂ）に示すように、ビア層絶縁膜５上に金属膜１００およびハードマスク１０１を形成する。
【００２８】
Ｗ膜等の金属膜１００は、スパッタ法またはＣＶＤ法により形成される。ただし、ＣＶＤ法を用いた場合、金属膜１００が不純物を取り込みやすいため、スパッタ法を用いることが好ましい。金属膜１００の形成後、金属膜１００の結晶粒径を増大させるため、熱処理を施してもよい。
【００２９】
シリコン酸化膜等のハードマスク１０１は、プラズマＣＶＤ法により形成される。
【００３０】
なお、ビア３ａ、３ｂ、３ｃと金属膜１００を１つの金属膜から同時に形成してもよい。この場合、ビア３ａ、３ｂ、３ｃを形成するためのＣＭＰ工程を省略することができる。
【００３１】
次に、図３Ａ（ｃ）に示すように、ハードマスク４ａ、４ｂ、４ｃおよび配線２ａ、２ｂ、２ｃを形成する。ここで、配線２ａ、２ｂ間の領域および配線２ｂ、２ｃ間の領域をそれぞれ配線間領域９ａおよび配線間領域９ｂとする。
【００３２】
ハードマスク４ａ、４ｂ、４ｃは、リソグラフィおよびＲＩＥ法を用いてハードマスク１０１をパターニングすることにより形成される。
【００３３】
配線２ａ、２ｂ、２ｃは、金属膜１００をパターニングすることにより形成される。このパターニングは、Ｃｌ系の加工ガスを用いたＲＩＥにより、ハードマスク４ａ、４ｂ、４ｃをマスクとして用いて行われる。
【００３４】
さらに、図３Ｂ（ｄ）に示すように、配線２ａ、２ｂ、２ｃの配線間ショートを防止するために、オーバーエッチングを行う。
【００３５】
これにより、ビア３ｂの配線間領域９ａの底に露出した領域、およびビア３ｃの配線間領域９ｂの底に露出した領域がエッチングされ、凹部１０ａ、１０ｂがビア３ｂ、３ｃにそれぞれ形成される。
【００３６】
次に、図３Ｂ（ｅ）に示すように、ビア層絶縁膜５をエッチングし、ビア層絶縁膜５中に溝６ａ、６ｂを形成する。溝６ａ、６ｂは、凹部１０ａ、１０ｂよりも深く形成される。このとき、ハードマスク４ａ、４ｂ、４ｃの上部がエッチングされてもよい。
【００３７】
次に、図３Ｂ（ｆ）に示すように、溝６ａ、６ｂ、凹部１０ａ、１０ｂ、および配線間領域９ａ、９ｂを埋めるように上層絶縁膜７を形成する。
【００３８】
上層絶縁膜７は、エアギャップ８ａ、８ｂを含むように、成膜レートが比較的速く、かつ被覆性の悪い条件でのプラズマＣＶＤ法により形成される。本実施の形態においては、エアギャップ８ａ（８ｂ）の配線２ａ（２ｂ）側の底部の位置が配線２ｂ（２ｃ）側の底部の位置よりも低くなりやすい。
【００３９】
〔第２の実施の形態〕
第２の実施の形態は、配線２ａ、２ｂ、２ｃの側面に酸化を防ぐための酸化防止膜を形成する点において第１の実施の形態と異なる。
【００４０】
図４（ａ）、（ｂ）は、第２の実施の形態に係る半導体装置の製造方法を示す垂直断面図である。
【００４１】
まず、図３Ａ（ａ）〜図３Ｂ（ｅ）に示した溝６ａ、６ｂを形成するまでの工程を第１の実施の形態と同様に行う。
【００４２】
次に、図４（ａ）に示すように、配線２ａ、２ｂ、２ｃの側面を覆うように、半導体基板上の全面に酸化防止膜１１を形成する。酸化防止膜１１は、例えば、窒化シリコン膜であり、ＣＶＤ法により形成される。
【００４３】
酸化防止膜１１を形成することにより、上層絶縁膜７や配線２ａ、２ｂ、２ｃの加工ガスに含まれる酸化剤による配線２ａ、２ｂ、２ｃの酸化を抑えることができる。
【００４４】
なお、ハードマスク４ａ、４ｂ、４ｃの全体または下部も窒化シリコン等の配線２ａ、２ｂ、２ｃの酸化を抑えることができる材料からなることが好ましい。
【００４５】
次に、図４（ｂ）に示すように、溝６ａ、６ｂ、凹部１０ａ、１０ｂ、および配線間領域９ａ、９ｂを埋めるように上層絶縁膜７を形成する。
【００４６】
〔第３の実施の形態〕
第３の実施の形態は、配線２ａ、２ｂ、２ｃの上面および側面に酸化を防ぐための酸化防止膜を形成する点において第１の実施の形態と異なる。
【００４７】
図５Ａ（ａ）〜（ｃ）、図５Ｂ（ｄ）、（ｅ）は、第３の実施の形態に係る半導体装置の製造方法を示す垂直断面図である。
【００４８】
まず、図３Ａ（ａ）に示したビア３ａ、３ｂ、３ｃを形成するまでの工程を第１の実施の形態と同様に行う。
【００４９】
次に、図５Ａ（ａ）に示すように、ビア層絶縁膜５上に金属膜１００、酸化防止膜１０２およびハードマスク１０１を形成する。
【００５０】
酸化防止膜１０２は、安定な酸化皮膜を形成するＡｌ、Ｔｉ等の金属膜であり、２ｎｍ程度の厚さを有する。
【００５１】
次に、図５Ａ（ｂ）に示すように、ハードマスク４ａ、４ｂ、４ｃ、酸化防止膜１２ａ、１２ｂ、１２ｃ、および配線２ａ、２ｂ、２ｃを形成する。
【００５２】
酸化防止膜１２ａ、１２ｂ、１２ｃは、酸化防止膜１０２をパターニングすることにより形成される。このパターニングは、ハードマスク４ａ、４ｂ、４ｃをマスクとして用いて行われる。
【００５３】
次に、図５Ａ（ｃ）に示すように、酸化防止膜１３ａ、１３ｂ、１３ｃを配線２ａ、２ｂ、２ｃの側面にそれぞれ形成する。酸化防止膜１３ａ、１３ｂ、１３ｃは、安定な酸化皮膜を形成するＡｌ、Ｔｉ等の金属膜であり、２ｎｍ程度の厚さを有する。酸化防止膜１３ａ、１３ｂ、１３ｃは、選択ＣＶＤ法により配線２ａ、２ｂ、２ｃの側面に選択的に形成される。
【００５４】
酸化防止膜１２ａ、１２ｂ、１２ｃ、および酸化防止膜１３ａ、１３ｂ、１３ｃを形成することにより、上層絶縁膜７や配線２ａ、２ｂ、２ｃの加工ガスに含まれる酸化剤による配線２ａ、２ｂ、２ｃの酸化を抑えることができる。
【００５５】
次に、図５Ｂ（ｄ）に示すように、第１の実施の形態と同様の工程により凹部１０ａ、１０ｂおよび溝６ａ、６ｂを形成する。
【００５６】
次に、図５Ｂ（ｅ）に示すように、溝６ａ、６ｂ、凹部１０ａ、１０ｂ、および配線間領域９ａ、９ｂを埋めるように上層絶縁膜７を形成する。
【００５７】
〔第４の実施の形態〕
第４の実施の形態は、ビア３ｂ、３ｃの凹部１０ａ、１０ｂ下の領域にラウンド加工を施す点において第１の実施の形態と異なる。
【００５８】
図６（ａ）、（ｂ）は、第４の実施の形態に係る半導体装置の製造方法を示す垂直断面図である。
【００５９】
まず、図３Ａ（ａ）〜図３Ｂ（ｅ）に示した溝６ａ、６ｂを形成するまでの工程を第１の実施の形態と同様に行う。
【００６０】
次に、図６（ａ）に示すように、ビア３ｂ、３ｃの凹部１０ａ、１０ｂ下の領域にエッチングによるラウンド加工を施す。
【００６１】
溝６ａ、６ｂ、および凹部１０ａ、１０ｂ内に露出したビア３ｂ、３ｃがラウンド形状を有することにより、ビア３ｂ、３ｃ周辺における電界集中が緩和し、配線２ａとビア３ｂの間および配線２ｂとビア３ｃの間の耐電圧特性および耐リーク特性が向上する。
【００６２】
次に、図６（ｂ）に示すように、溝６ａ、６ｂ、凹部１０ａ、１０ｂ、および配線間領域９ａ、９ｂを埋めるように上層絶縁膜７を形成する。
【００６３】
〔第５の実施の形態〕
第５の実施の形態は、上層絶縁膜７の形成前にハードマスク４ａ、４ｂ、４ｃを除去する点において第１の実施の形態と異なる。
【００６４】
図７（ａ）、（ｂ）は、第５の実施の形態に係る半導体装置の製造方法を示す垂直断面図である。
【００６５】
まず、図３Ａ（ａ）〜図３Ｂ（ｄ）に示した凹部１０ａ、１０ｂを形成するまでの工程を第１の実施の形態と同様に行う。
【００６６】
次に、図７（ａ）に示すように、ビア層絶縁膜５をエッチングし、ビア層絶縁膜５中に溝６ａ、６ｂを形成する。このとき、溝６ａ、６ｂの形成と同時にハードマスク４ａ、４ｂ、４ｃを除去する。本実施形態においては、ハードマスク４ａ、４ｂ、４ｃはビア層絶縁膜５の材料と同系統の材料（例えば酸化シリコン）からなる。
【００６７】
次に、図７（ｂ）に示すように、溝６ａ、６ｂ、凹部１０ａ、１０ｂ、および配線間領域９ａ、９ｂを埋めるように上層絶縁膜７を形成する。
【００６８】
ハードマスク４ａ、４ｂ、４ｃが残る場合、ハードマスク４ａ、４ｂ、４ｃよび配線２ａ、２ｂ、２ｃが上層絶縁膜７の形成時に発生する膜応力により傾くまたは倒れ、配線間に短絡等が生じるおそれがある。本実施の形態によれば、ハードマスク４ａ、４ｂ、４ｃを除去することにより、上層絶縁膜７の膜応力からの影響が小さくなるため、配線２ａ、２ｂ、２ｃの傾きを抑制することができる。
【００６９】
〔第６の実施の形態〕
第６の実施の形態は、エアギャップ８ａ、８ｂの下部の形状において第１の実施の形態と異なる。
【００７０】
図８（ａ）〜（ｃ）は、第６の実施の形態に係る半導体装置の製造方法を示す垂直断面図である。
【００７１】
まず、図３Ａ（ａ）〜図３Ａ（ｃ）に示した配線２ａ、２ｂ、２ｃを形成するまでの工程を第１の実施の形態と同様に行う。
【００７２】
次に、図８（ａ）に示すように、エッチングによりビア３ｂ、３ｃに凹部１０ａ、１０ｂを形成する。
【００７３】
次に、図８（ｂ）に示すように、ビア層絶縁膜５をエッチングし、ビア層絶縁膜５中に溝６ａ、６ｂを形成する。溝６ａ、６ｂは、凹部１０ａ、１０ｂよりも浅く形成される。
【００７４】
次に、図８（ｃ）に示すように、溝６ａ、６ｂ、凹部１０ａ、１０ｂ、および配線間領域９ａ、９ｂを埋めるように上層絶縁膜７を形成する。本実施の形態においては、エアギャップ８ａ（８ｂ）の配線２ｂ（２ｃ）側の底部の位置が配線２ａ（２ｂ）側の底部の位置よりも低くなりやすい。
【００７５】
〔第７の実施の形態〕
第７の実施の形態は、配線間領域９ａ、９ｂ、溝６ａ、６ｂ、および凹部１０ａ、１０ｂ内に上層絶縁膜７が形成されない、またはほとんど形成されない点において第１の実施の形態と異なる。
【００７６】
図９は、第７の実施の形態に係る半導体装置の製造方法を示す垂直断面図である。
【００７７】
まず、図３Ａ（ａ）〜図３Ｂ（ｅ）に示した溝６ａ、６ｂを形成するまでの工程を第１の実施の形態と同様に行う。
【００７８】
次に、図９に示すように、塗布法により上層絶縁膜７を形成する。スピンコーティングによりハードマスク４ａ、４ｂ、４ｃ上に液体塗布膜を形成し、これに焼結処理を施すことにより上層絶縁膜７を得る。
【００７９】
薬液の濃度、粘度、スピンコーティングの回転数等を調整することにより、配線間領域９ａ、９ｂ、溝６ａ、６ｂ、および凹部１０ａ、１０ｂ内にほとんど埋め込まれないように上層絶縁膜７を形成することができる。これにより、エアギャップ８ａ、８ｂの体積を増加させることができ、配線構造の耐電圧特性および耐リーク特性をより大きくすることができる。
【００８０】
〔第８の実施の形態〕
第８の実施の形態は、微細配線が用いられる領域の配線構造と幅の広い配線が用いられる領域における配線構造を表す。
【００８１】
図１０は、第８の実施の形態に係る半導体装置の垂直断面図である。本実施の形態の半導体装置１は、領域１ａ、１ｂを有する。
【００８２】
領域１ａは、微細配線が用いられる領域であり、第１の実施の形態において示された半導体装置１と同様の配線構造を有する。領域１ａは、例えば、メモリ素子が形成される素子領域等に接続される配線領域である。
【００８３】
領域１ｂは、比較的幅の広い配線が用いられる領域である。領域１ｂは、例えば、メモリ素子の周辺制御回路領域等に接続される配線領域である。
【００８４】
領域１ｂは、半導体基板上に形成された配線１４ａ、１４ｂ、１４ｃと、配線１４ａ、１４ｂ、１４ｃの下面に接続されたビア１５ａ、１５ｂ、１５ｃと、配線１４ａ、１４ｂ、１４ｃ上に形成されたハードマスク１６ａ、１６ｂ、１６ｃを含む。ビア層絶縁膜５および上層絶縁膜７は、領域１ａ、１ｂに共通して形成される。
【００８５】
配線１４ａ、１４ｂ、１４ｃは、配線２ａ、２ｂ、２ｃよりも幅が広い。また、配線１４ａ、１４ｂ間の幅および配線１４ｂ、１４ｃ間の幅は、例えば１００ｎｍ以上であり、配線２ａ、２ｂ間の幅および配線２ｂ、２ｃ間の幅よりも広い。
【００８６】
また、ビア層絶縁膜５の領域１ｂにおける溝１７ａ、１７ｂは、溝６ａ、６ｂと同じ工程において形成され、溝６ａ、６ｂよりも幅が広い。
【００８７】
このため、成膜条件を制御することにより、領域１ｂにおいてエアギャップを含まない、またはほとんど含まないように上層絶縁膜７を形成することができる。なお、領域１ａと領域１ｂの間で上層絶縁膜７の表面に段差が発生することもあるため、ＣＭＰ工程により上層絶縁膜７の上面を平坦化することが好ましい。
【００８８】
また、図１１に示されるように、積層された種類の異なる絶縁膜７ａ、７ｂからなる上層絶縁膜７を用いてもよい。絶縁膜７ａは、被覆性の悪い材料や成膜条件を用いて形成される。絶縁膜７ｂは、被覆性のよい材料や成膜条件を用いて形成される。被覆性の悪い絶縁膜７ａを用いて領域１ａにエアギャップ８ａ、８ｂを形成した後、被覆性のよい絶縁膜７ｂを用いてエアギャップを形成することなく領域１ｂの絶縁膜７ａ上の溝を埋めることができる。エアギャップ８ａ、８ｂの上部は絶縁膜７ａにより塞がれているため、絶縁膜７ｂがエアギャップ８ａ、８ｂに入り込むことはない。
【００８９】
配線間距離が大きく、絶縁破壊やリーク電流の発生のおそれが少ない領域１ｂにおいてエアギャップを形成せず、領域１ａにのみエアギャップを形成することにより、エアギャップによる配線構造の機械的強度の低下を抑えることができる。
【００９０】
（実施の形態の効果）
第１〜８の実施の形態によれば、ビア層絶縁膜５の溝６ａ、６ｂ中にエアギャップ８ａ、８ｂを含む上層絶縁膜７を形成することにより、エアギャップ８ａ、８ｂを効率的に形成し、配線構造の耐電圧特性および耐リーク特性をより向上させ、また、電気容量を低減することができる。
【００９１】
また、配線２ａ、２ｂ、２ｃはダマシン配線ではなく、ＲＩＥ法を用いたパターニングにより形成される配線である。このため、配線２ａ、２ｂ、２ｃは断面が台形のテーパー形状に形成されることが多い。この場合、底面と側面のなす角度が鋭角であるため、絶縁破壊やリーク電流が発生しやすく、耐電圧特性および耐リーク特性を向上させる第１〜８の実施の形態の効果がより重要になる。
【００９２】
〔他の実施の形態〕
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。また、半導体装置の製造工程の順序は、上記実施の形態に示されるものに限定されない。
【符号の説明】
【００９３】
１  半導体装置、  ２ａ、２ｂ、２ｃ  配線、  ３ａ、３ｂ、３ｃ  ビア、  ５  ビア層絶縁膜、  ６ａ、６ｂ  溝、  ７  上層絶縁膜、  ８ａ、８ｂ  エアギャップ、  ９ａ  配線間領域、  １０ａ、１０ｂ  凹部、  １００  金属膜
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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