(57)【要約】【課題】書込・消去特性が高く、動作の信頼性が高い半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた第１電極と、前記第１電極上に設けられた電極間絶縁膜と、前記電極間絶縁膜上に設けられた第２電極と、を備える。前記電極間絶縁膜は、積層絶縁層と、前記積層絶縁層上に設けられ、前記積層絶縁層よりもバリアハイトが低い電荷蓄積層と、前記電荷蓄積層上に設けられ、前記電荷蓄積層よりもバリアハイトが高いブロック絶縁層と、を有する。前記積層絶縁層は、第１絶縁層と、前記第１絶縁層上に設けられ、前記第１絶縁層よりもバリアハイトが低い量子効果層と、前記量子効果層上に設けられ、前記量子効果層よりもバリアハイトが高い第２絶縁層と、を有する。【選択図】図１
2012009700.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた第１電極と、
前記第１電極上に設けられた電極間絶縁膜と、
前記電極間絶縁膜上に設けられた第２電極と、
を備え、
前記電極間絶縁膜は、
積層絶縁層と、
前記積層絶縁層上に設けられ、前記積層絶縁層よりもバリアハイトが低い電荷蓄積層と、
前記電荷蓄積層上に設けられ、前記電荷蓄積層よりもバリアハイトが高いブロック絶縁層と、
を有し、
前記積層絶縁層は、
第１絶縁層と、
前記第１絶縁層上に設けられ、前記第１絶縁層よりもバリアハイトが低い量子効果層と、
前記量子効果層上に設けられ、前記量子効果層よりもバリアハイトが高い第２絶縁層と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記第１絶縁層及び前記第２絶縁層はシリコン酸化物からなり、前記量子効果層はシリコンからなることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記積層絶縁層は、
前記第２絶縁層上に設けられ、前記第２絶縁層よりもバリアハイトが低い他の量子効果層と、
前記他の量子効果層上に設けられ、前記他の量子効果層よりもバリアハイトが高い第３絶縁層と、
をさらに有することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第３絶縁層はシリコン酸化物からなり、前記他の量子効果層はシリコンからなることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記電荷蓄積層は、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物及びランタン酸化物からなる群から選択された１種の材料からなる単一材料層、これらの単一材料層が積層された複合層、若しくは、前記群から選択された２種以上の材料の混晶化合物からなる化合物層、又は前記単一材料層、前記複合層若しくは前記化合物層にシリコンが添加されたシリケート層であることを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記半導体基板の上層部分は、第１方向に延びる複数本のライン状部分に区画されており、
前記第１電極は、前記ライン状部分の直上域に、前記第１方向及び前記第１方向に対して交差する第２方向に沿ってマトリクス状に配列されており、
前記電極間絶縁膜及び前記第２電極は、前記第１電極の直上域をつなぐように前記第２方向に延びていることを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
半導体基板上に、トンネル絶縁膜、第１電極、電極間絶縁膜及び第２電極がこの順に積層された積層体を形成する工程を備え、
前記積層体を形成する工程は、
前記第１電極上に積層絶縁層を形成する工程と、
前記積層絶縁層上に前記積層絶縁層よりもバリアハイトが低い電荷蓄積層を形成する工程と、
前記電荷蓄積層上に前記電荷蓄積層よりもバリアハイトが高いブロック絶縁層を形成する工程と、
を有し、
前記積層絶縁層を形成する工程は、
前記第１電極上に第１絶縁層を形成する工程と、
前記第１絶縁層上に前記第１絶縁層よりもバリアハイトが低い量子効果層を形成する工程と、
前記量子効果層上に前記量子効果層よりもバリアハイトが高い第２絶縁層を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項８】
前記量子効果層を形成する工程は、原料ガスとしてシラン又はジシランを用いた化学気相成長法によってシリコンを堆積させる工程を有することを特徴とする請求項７記載の半導体記憶装置の製造方法。
【請求項９】
前記第１絶縁層を形成する工程は、原子層成長法によってシリコン酸化物を堆積させる工程を有することを特徴とする請求項７または８に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の浮遊ゲート電極型の不揮発性半導体記憶装置においては、メモリセルの微細化に伴い、浮遊ゲート電極に蓄積される電子数が減少する。このため、浮遊ゲート電極に蓄積された電子のうち１個が漏洩することによっても、メモリセルトランジスタの閾値が大きく変動してしまい、動作の信頼性が低下する要因となる。また、隣り合うメモリセル間の距離が縮小することにより、容量結合による干渉が大きくなり、書込時間及び消去時間の増加や誤動作の原因となり、装置の特性を劣化させる要因となっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−３４２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態の目的は、書込・消去特性が高く、動作の信頼性が高い半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた第１電極と、前記第１電極上に設けられた電極間絶縁膜と、前記電極間絶縁膜上に設けられた第２電極と、を備える。前記電極間絶縁膜は、積層絶縁層と、前記積層絶縁層上に設けられ、前記積層絶縁層よりもバリアハイトが低い電荷蓄積層と、前記電荷蓄積層上に設けられ、前記電荷蓄積層よりもバリアハイトが高いブロック絶縁層と、を有する。前記積層絶縁層は、第１絶縁層と、前記第１絶縁層上に設けられ、前記第１絶縁層よりもバリアハイトが低い量子効果層と、前記量子効果層上に設けられ、前記量子効果層よりもバリアハイトが高い第２絶縁層と、を有する。
【０００６】
他の実施形態に係る半導体記憶装置の製造方法は、半導体基板上に、トンネル絶縁膜、第１電極、電極間絶縁膜及び第２電極がこの順に積層された積層体を形成する工程を備える。前記積層体を形成する工程は、前記第１電極上に積層絶縁層を形成する工程と、前記積層絶縁層上に前記積層絶縁層よりもバリアハイトが低い電荷蓄積層を形成する工程と、前記電荷蓄積層上に前記電荷蓄積層よりもバリアハイトが高いブロック絶縁層を形成する工程と、を有する。前記積層絶縁層を形成する工程は、前記第１電極上に第１絶縁層を形成する工程と、前記第１絶縁層上に前記第１絶縁層よりもバリアハイトが低い量子効果層を形成する工程と、前記量子効果層上に前記量子効果層よりもバリアハイトが高い第２絶縁層を形成する工程と、を有する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置を例示する断面図である。
【図２】第１の実施形態に係る半導体記憶装置を例示する断面図である。
【図３】第１の実施形態における電極間絶縁膜を例示する断面図である。
【図４】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図５】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図６】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図７】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図８】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図９】第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１０】（ａ）は第１の実施形態における電極間絶縁膜及びその周辺部分を模式的に例示する図であり、（ｂ）は書込動作時のエネルギーバンド図である。
【図１１】（ａ）は第１の実施形態における電極間絶縁膜及びその周辺部分を模式的に例示する図であり、（ｂ）はデータ保持時のエネルギーバンド図である。
【図１２】横軸に電界強度をとり、縦軸に電流量をとって、ＪＥ特性を例示するグラフ図である。
【図１３】（ａ）及び（ｂ）は、横軸に時間をとり、縦軸に閾値をとって、メモリセルトランジスタの特性を例示するグラフ図であり、（ａ）は書込特性を示し、（ｂ）は消去特性を示す。
【図１４】第２の実施形態に係る半導体記憶装置を例示する断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１及び図２は、本実施形態に係る半導体記憶装置を例示する断面図であり、相互に直交する断面を示しており、
図３は、本実施形態における電極間絶縁膜を例示する断面図である。
【０００９】
先ず、本実施形態の特徴部分を概略的に説明する。
本実施形態に係る半導体記憶装置はＮＡＮＤ型の不揮発性半導体記憶装置である。この装置においては、浮遊ゲート電極と制御ゲート電極との間に設けられた電極間絶縁膜中に、シリコン窒化物からなる電荷蓄積層が設けられている。これにより、浮遊ゲート電極の他に電荷蓄積層にも電荷を蓄積することができる。また、電極間絶縁膜における電荷蓄積層と浮遊ゲート電極に挟まれた部分、すなわち、電子が通過する部分においては、シリコン酸化層中に２層の薄いシリコン層が設けられている。電子に対するシリコン層のバリアハイトはシリコン酸化層のバリアハイトよりも低い。これにより、電極間絶縁膜に強い電界が印加されたときは、シリコン層を中継部分としてより多くのトンネル電流が流れる。このため、書込・消去特性が高い。また、これらのシリコン層は、それぞれ、量子効果を発揮する程度に薄い。これにより、電極間絶縁膜に電界がほとんど印加されていないときは、電子の量子的な閉じ込め効果によりシリコン層の伝導帯の下端が上昇する。このため、電荷蓄積層に蓄積された電荷の保持特性が高い。このように、本実施形態によれば、書込・消去特性が高く、動作の信頼性が高い半導体記憶装置を実現することができる。
【００１０】
以下、本実施形態に係る半導体記憶装置を詳細に説明する。
図１及び図２に示すように、本実施形態に係る半導体記憶装置１においては、半導体基板１０が設けられている。半導体基板１０は、例えば、導電形がｐ形のシリコン基板である。又は、ｎ形のシリコン基板の上層部分にｐ形のウェルが形成されたものであってもよい。半導体基板１０の上層部分の一部には、例えばシリコン酸化物からなり一方向に延びる素子分離絶縁体１１が複数本等間隔に形成されており、半導体基板１０の上層部分は、素子分離絶縁体１１によって、一方向に延びる複数本のアクティブエリア１２に区画されている。素子分離絶縁体１１の上部は、半導体基板１０の上面から突出している。すなわち、素子分離絶縁体１１の上面はアクティブエリア１２の上面よりも上方に位置している。以下、素子分離絶縁体１１及びアクティブエリア１２が延びる方向を、「ビット線方向」といい、素子分離絶縁体１１及びアクティブエリア１２が配列されている方向を「ワード線方向」という。また、半導体基板１０の上面に対して垂直な方向を「上下方向」という。ビット線方向、ワード線方向及び上下方向は、相互に直交している。
【００１１】
アクティブエリア１２の直上域には、例えばシリコン酸化物からなるトンネル絶縁膜１３が設けられている。トンネル絶縁膜１３は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜１３はアクティブエリア１２に接しており、アクティブエリア１２と同様にビット線方向に延びている。
【００１２】
トンネル絶縁膜１３の直上域の一部には、金属からなる浮遊ゲート電極（ＦＧ電極）１４が設けられている。ＦＧ電極１４は、１本のアクティブエリア１２の直上域においてはビット線方向に沿って断続的に設けられており、半導体記憶装置１全体としては、ビット線方向及びワード線方向の双方に沿ってマトリクス状に配列されている。各ＦＧ電極１４の下部は素子分離絶縁体１１間に位置しており、上部は素子分離絶縁体１１の上面から突出している。
【００１３】
素子分離絶縁体１１上及びＦＧ電極１４上には、電極間絶縁膜１５が設けられている。電極間絶縁膜１５は、ＦＧ電極１４の直上域をつなぐようにワード線方向に延びている。ビット線方向から見て、電極間絶縁膜１５の形状は、ＦＧ電極１４の上面が素子分離絶縁体１１の上面から突出していることを反映して、波状に蛇行した形状となっている。電極間絶縁膜１５上には金属からなる制御ゲート電極（ＣＧ電極）１６が設けられている。ＣＧ電極１６も、電極間絶縁膜１５と同様に、ＦＧ電極１４の直上域をつなぐようにワード線方向に延びている。また、ＣＧ電極１６の下面には、電極間絶縁膜１５の形状を反映した凹凸が形成されている。ＦＧ電極１４は、電極間絶縁膜１５により、ＣＧ電極１６から絶縁されている。
【００１４】
そして、ワード線方向に沿って配列された複数個のＦＧ電極１４、これらのＦＧ電極１４の直上域を繋ぐように設けられた各１本の電極間絶縁膜１５及びＣＧ電極１６により、１つの積層体１７が構成されている。積層体１７の形状は、ワード線方向に延びる板状である。トンネル絶縁膜１３上における積層体１７間には、例えばシリコン酸化物からなる層間絶縁膜１８が設けられている。また、アクティブエリア１２における積層体１７の直下域間の部分には、導電形がｎ形のソース・ドレイン領域１９が形成されている。
【００１５】
以下、電極間絶縁膜１５の構成を詳細に説明する。
図３に示すように、電極間絶縁膜１５においては、下側から順に、積層絶縁層２１、電荷蓄積層２２及びブロック絶縁層２３が積層されている。積層絶縁層２１は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。電荷蓄積層２２は、電荷を蓄積する能力がある層であり、例えば、電荷のトラップサイトが多数形成されている層である。電荷蓄積層２２は、比誘電率が７以上の材料によって形成されていることが好ましい。電荷蓄積層２２は、例えば、シリコン窒化物により形成されている。
【００１６】
ブロック絶縁層２３は、電荷蓄積層２２をＣＧ電極１６から絶縁するための層である。ブロック絶縁層２３は、半導体記憶装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない層であり、例えば、シリコン酸化物によって形成されている。電荷蓄積層２２のバンドギャップは、積層絶縁層２１及びブロック絶縁層２３のバンドギャップよりも狭く、従って、電荷蓄積層２２の電子に対するバリアハイトは、積層絶縁層２１及びブロック絶縁層２３の電子に対するバリアハイトよりも低い。
【００１７】
積層絶縁層２１においては、下層側から順に、シリコン酸化層２５、シリコン層２６、シリコン酸化層２７、シリコン層２８及びシリコン酸化層２９が積層されている。シリコン層２６及び２８の結晶構造はアモルファス構造でもよく、多結晶構造でもよい。また、シリコンの微粒子（シリコンドット）が３次元的に集合した構造であってもよい。シリコン層２６及び２８のバンドギャップは、シリコン酸化層２５、２７及び２９のバンドギャップよりも狭く、従って、シリコン層２６及び２８の電子に対するバリアハイトは、シリコン酸化層２５、２７及び２９のバリアハイトよりも低い。シリコン層２６及び２８の厚さは量子効果が発現する程度に薄く、例えば１〜２ｎｍ以下であり、例えば１ｎｍ以下である。シリコン酸化層２５及び２７の厚さは容易にトンネル電流を流す程度に薄く、例えば３ｎｍ以下であり、例えば１ｎｍ以下である。
【００１８】
以下、各層の厚さの一例を挙げる。
電極間絶縁膜１５については、積層絶縁層２１のシリコン酸化層２５の厚さは０．８ｎｍであり、シリコン層２６の厚さは０．５ｎｍであり、シリコン酸化層２７の厚さは０．８ｎｍであり、シリコン層２８の厚さは０．５ｎｍであり、シリコン酸化層２９の厚さは０．８ｎｍである。また、電荷蓄積層２２の厚さは１〜５ｎｍであり、ブロック絶縁層２３の厚さは３〜４ｎｍである。また、トンネル絶縁膜１３の厚さは１〜１５ｎｍであり、ＦＧ電極１４の厚さは１０〜５０ｎｍである。
【００１９】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図４〜図９は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【００２０】
先ず、図４に示すように、少なくとも上層部分がｐ形である半導体基板１０を用意する。次に、半導体基板１０上に、例えばシリコン酸化物を１〜１５ｎｍの厚さに堆積させて、トンネル絶縁膜１３を形成する。なお、この段階では、トンネル絶縁膜１３は分断されておらず、半導体基板１０上に連続的に形成されている。次に、例えばＣＶＤ（chemical vapor deposition：化学気相成長）法により、金属を１０〜５０ｎｍの厚さに堆積させて、浮遊ゲート電極（ＦＧ電極）１４を形成する。ＦＧ電極１４もこの段階ではマトリクス状に分断されておらず、１枚の連続膜として形成されている。
【００２１】
次に、例えばＣＶＤ法により、シリコン窒化物を５０〜２００ｎｍの厚さに堆積させて、シリコン窒化膜４１を形成する。次に、例えばＣＶＤ法により、シリコン酸化物を５０〜４００ｎｍの厚さに堆積させて、シリコン酸化膜４２を形成する。次に、シリコン酸化膜４２上にフォトレジストを塗布してレジスト膜を成膜し、露光描画によりパターニングして、レジストパターン４３を形成する。レジストパターン４３は、ビット線方向に延びるラインアンドスペース状に形成する。
【００２２】
次に、図５に示すように、レジストパターン４３（図４参照）を耐エッチングマスクとしてエッチングを施し、シリコン酸化膜４２をパターニングする。その後、レジストパターン４３を除去する。次に、パターニングされたシリコン酸化膜４２をマスクとしてエッチングを施し、シリコン窒化膜４１、ＦＧ電極１４、トンネル絶縁膜１３及び半導体基板１０の上層部分を選択的に除去する。これにより、シリコン窒化膜４１、ＦＧ電極１４及びトンネル絶縁膜１３がビット線方向に延びる複数本のラインに分断されると共に、半導体基板１０の上層部分にビット線方向に延びる複数本の溝４５が形成される。半導体基板１０の上層部分のうち、溝４５に挟まれた部分がアクティブエリア１２となる。次に、例えば塗布法により、膜厚が２００〜１５００ｎｍのシリコン酸化膜４６を成膜し、溝４５内及び分断されたトンネル絶縁膜１３、ＦＧ電極１４及びシリコン窒化膜４１の相互間を埋め込む。
【００２３】
次に、図６に示すように、シリコン酸化膜４６及びシリコン酸化膜４２（図５参照）に対して、シリコン窒化膜４１をストッパとしたＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施し、上面を平坦化する。このとき、シリコン酸化膜４２（図５参照）もシリコン酸化膜４６の上部と共に除去される。次に、シリコン窒化膜４１との間で選択比がとれる条件でエッチングを行ってシリコン酸化膜４６をエッチバックし、シリコン酸化膜４６の上面をＦＧ電極１４の上面よりも低く、ＦＧ電極１４の下面よりも高い位置まで後退させる。これにより、シリコン酸化膜４６が溝４５内、分断されたトンネル絶縁膜１３の相互間、及びＦＧ電極１４の下部の相互間のみに残留し、素子分離絶縁体１１となる。その後、シリコン窒化膜４１を除去する。
【００２４】
次に、図７に示すように、例えば、原料ガスとしてトリスジメチルアミノシラン及びオゾンを用い、温度を５５０℃としたＡＬＤ（atomic layer deposition：原子層成長）法により、素子分離絶縁体１１上及びＦＧ電極１４上に、シリコン酸化物を０．８ｎｍの厚さに堆積させて、シリコン酸化層２５を形成する。なお、この段階ではシリコン酸化層２５は分断されておらず、素子分離絶縁体１１の上面及びＦＧ電極１４の上面を被覆する１枚の連続層として形成される。
【００２５】
次に、図８に示すように、例えばＣＶＤ法、例えば、原料ガスとしてシランを用い、温度を５００℃としたＬＰ−ＣＶＤ（low pressure chemical vapor deposition：低圧化学気相成長）法により、シリコンを０．５ｎｍの厚さに堆積させる。これにより、シリコン層２６を形成する。次に、上述のシリコン酸化層２５と同様な方法により、シリコン酸化層２７を形成し、シリコン層２６と同様な方法により、シリコン層２８を形成し、シリコン酸化層２５と同様な方法により、シリコン酸化層２９を形成する。これにより、積層絶縁層２１が形成される。なお、シリコン酸化層２５、シリコン層２６、シリコン酸化層２７、シリコン層２８及びシリコン酸化層２９の各層の形成後には、加熱処理又は酸化処理を行ってもよい。このような処理により、膜密度が増加し、欠陥が修復され、未結合手が結合され、不純物が除去されて、各層の品質が向上する。
【００２６】
次に、積層絶縁層２１上に例えばシリコン窒化物を１〜５ｎｍの厚さに堆積させて、電荷蓄積層２２を形成する。次に、電荷蓄積層２２上に例えばシリコン酸化物を３〜４ｎｍの厚さに堆積させて、ブロック絶縁層２３を形成する。これにより、電極間絶縁膜１５が形成される。この段階では電極間絶縁膜１５は分断されておらず、１枚の連続膜として形成される。
【００２７】
次に、図９に示すように、電極間絶縁膜１５上に金属を堆積させて、制御ゲート電極（ＣＧ電極）１６を形成する。ＣＧ電極１６もこの段階では分断されておらず、１枚の連続膜である。次に、ＣＧ電極１６上にレジスト膜を成膜し、露光描画によってパターニングすることにより、レジストパターン４７を形成する。レジストパターン４７は、ワード線方向に延びるラインアンドスペース状のパターンとする。
【００２８】
次に、レジストパターン４７をマスクとしてエッチングを施し、ＣＧ電極１６、電極間絶縁膜１５及びＦＧ電極１４を選択的に除去する。これにより、ＣＧ電極１６、電極間絶縁膜１５及びＦＧ電極１４がビット線方向に沿って分断されて、積層体１７（図２参照）が形成される。この結果、ＣＧ電極１６及び電極間絶縁膜１５は、ワード線方向に延びるライン状の形状となる。また、ＦＧ電極１４は、図５に示す工程において既にビット線方向に延びるライン状に分断されているため、本エッチングにより、ビット線方向及びワード線方向の双方に沿って分断されて、マトリクス状に配列される。
【００２９】
次に、図１及び図２に示すように、積層体１７をマスクとして、半導体基板１０に対してドナーとなる不純物を形成する。これにより、アクティブエリア１２における積層体１７の直下域間の部分に、導電形がｎ形のソース・ドレイン領域１９が形成される。その後、レジストパターン４７（図９参照）が残留していれば、これを除去する。次に、積層体１７間に例えばシリコン酸化物を堆積させて、層間絶縁膜１８を形成する。以後、通常の方法により、層間絶縁膜１８中にコンタクト（図示せず）を形成し、層間絶縁膜１８上に上層配線等（図示せず）を形成する。これにより、半導体記憶装置１が製造される。
【００３０】
次に、本実施形態に係る半導体記憶装置の動作について説明する。
図１０（ａ）は本実施形態における電極間絶縁膜及びその周辺部分を模式的に例示する図であり、（ｂ）は書込動作時のエネルギーバンド図であり、
図１１（ａ）は本実施形態における電極間絶縁膜及びその周辺部分を模式的に例示する図であり、（ｂ）はデータ保持時のエネルギーバンド図である。
半導体記憶装置１においては、アクティブエリア１２とＣＧ電極１６との最近接点毎に、１つのＦＧ電極１４を含むメモリセルトランジスタが構成される。
【００３１】
半導体記憶装置１のメモリセルトランジスタにデータを書き込む場合は、ＣＧ電極１６の電位をアクティブエリア１２の電位よりも高くする。これにより、トンネル絶縁膜１３内にトンネル電流が流れ、アクティブエリア１２からトンネル絶縁膜１３を介してＦＧ電極１４内に電子が注入される。また、積層絶縁層２１内にもトンネル電流が流れ、ＦＧ電極１４から積層絶縁層２１を介して電荷蓄積層２２内に電子が注入される。
【００３２】
このとき、図１０（ａ）及び（ｂ）に示すように、積層絶縁層２１におけるＦＧ電極１４側にはシリコン層２６が設けられているため、シリコン酸化層２５及び２７からなるエネルギー障壁がシリコン層２６によって空間的に分断される。これにより、電子がシリコン層２６を中継地点として、シリコン酸化層２５及び２７の２つのエネルギー障壁をトンネルする。このため、シリコン層２６を設けない場合と比較して、トンネル確率が増大し、トンネル電流が増加する。なお、書込電圧の印加により、シリコン層２８及びシリコン酸化層２９のエネルギーレベルは大きく低下しているため、シリコン層２８及びシリコン酸化層２９は、このトンネル電流にはほとんど影響を及ぼさない。
【００３３】
一方、ブロック絶縁層２３内にはトンネル電流が実質的に流れないため、電荷蓄積層２２からＣＧ電極１６に向けて電子が放出されることはない。この結果、ＦＧ電極１４及び電荷蓄積層２２に電荷が蓄積されて、データが書き込まれる。このように、半導体記憶装置１においては、積層絶縁層２１にシリコン層２６が設けられているため、アクティブエリア１２とＣＧ電極１６との間に書込電圧を印加したときのトンネル電流が大きく、書込特性が良好である。
【００３４】
また、ＦＧ電極１４はトンネル絶縁膜１３と電極間絶縁膜１５に挟まれており、これらの膜は所定の電圧が印加されなければトンネル電流を流さない。また、電荷蓄積層２２は積層絶縁層２１とブロック絶縁層２３とに挟まれており、積層絶縁層２１及びブロック絶縁層２３のバリアハイトは電荷蓄積層２２のバリアハイトよりも高いため、電界が印加されていない状態では、電荷蓄積層２２に電子が閉じ込められる。これにより、アクティブエリア１２とＣＧ電極１６との間に一定以上の電圧を印加しなければ、ＦＧ電極１４及び電荷蓄積層２２内に蓄積された電荷はそのまま保持されて、メモリセルトランジスタに書き込んだデータを保持することができる。
【００３５】
このとき、図１１（ａ）及び（ｂ）に示すように、積層絶縁層２１にはバリアハイトが低いシリコン層２６及び２８が設けられているものの、シリコン層２６及び２８は量子効果を発現する程度に薄いため、電子の量子的な閉じ込め効果により、シリコン層２６及び２８の伝導帯の下端はΔＥだけ上昇する。これにより、積層絶縁層２１のトンネル確率が低下する。このため、シリコン層２６及び２８の存在に起因して、ＦＧ電極１４から電荷蓄積層２２を介してＣＧ電極１６に電子が漏洩しやすくなることを抑制できる。このため、半導体記憶装置１はデータの保持特性も良好である。
【００３６】
更に、メモリセルトランジスタに書き込んだデータを消去する場合は、アクティブエリア１２の電位をＣＧ電極１６の電位よりも高くする。これにより、電荷蓄積層２２に蓄積された電子が積層絶縁層２１を介してＦＧ電極１４に引き抜かれ、ＦＧ電極１４に蓄積された電子がトンネル絶縁膜１３を介してアクティブエリア１２に引き抜かれる。この結果、電荷蓄積層２２及びＦＧ電極１４に蓄積されていた電荷が消滅し、メモリセルトランジスタからデータが消去される。
【００３７】
このとき、上述の書込動作のときと同様に、積層絶縁層２１における電荷蓄積層２２側に設けられたシリコン層２８が電子の中継部分となり、積層絶縁層２１を流れるトンネル電流が増加する。このため、半導体記憶装置１はデータの消去特性が良好である。なお、このとき、消去電圧が印加されることにより、シリコン層２６及びシリコン酸化層２５のエネルギーレベルは大きく低下するため、電荷蓄積層２２からＦＧ電極１４に向けて流れるトンネル電流にはほとんど影響を及ぼさない。
【００３８】
なお、図１０（ａ）及び（ｂ）に示すように、書込動作時及び消去動作時においても、シリコン層２６及び２８の伝導帯の下端は閉じ込め効果によりΔＥだけ上昇するが、書込動作時及び消去動作時においては、シリコン層２６及び２８は電子の中継部分として機能しているため、伝導帯の下端が上昇しても、トンネル電流は実質的に減少しない。
【００３９】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体記憶装置１においては、データを記憶するための電子を、浮遊ゲート電極（ＦＧ電極）１４に加えて、電荷蓄積層２２にも蓄積することができる。これにより、所定の閾値を得るために必要な電子数のうち、ＦＧ電極１４に蓄積させる電子数を減らすことができる。この結果、電子を保持する際に、ＦＧ電極１４に蓄積された電子に起因してトンネル絶縁膜１３に印加される電界を緩和することができ、ＦＧ電極１４からトンネル絶縁膜１３を介してアクティブエリア１２に電子が漏洩することを抑制できる。
【００４０】
なお、電荷蓄積層２２に蓄積された電子がメモリセルトランジスタの閾値に及ぼす影響の大きさは、アクティブエリア１２と電荷蓄積層２２との距離に依存し、距離が小さいほど影響が大きい。このため、ＦＧ電極１４を薄くするほど、閾値に及ぼす影響を大きくすることができる。ＦＧ電極１４の厚さは、隣り合うＦＧ電極１４間の距離以下とすることが好ましい。これにより、各電荷蓄積層２２がその直下のアクティブエリア１２に及ぼす影響を、隣の電荷蓄積層２２が及ぼす影響に対して大きくすることができる。そして、ＦＧ電極１４を薄くすれば、隣り合うＦＧ電極１４間の結合容量が減少するため、半導体記憶装置１を微細化しても、メモリセルトランジスタ間の干渉を抑制することができる。
【００４１】
また、半導体記憶装置１においては、上述の如く、積層絶縁層２１内にシリコン層２６が設けられているため、積層絶縁層２１に書込電圧が印加された場合にトンネル確率が増加する。このため、書込特性が良好である。また、積層絶縁層２１内にシリコン層２８が設けられているため、積層絶縁層２１に消去電圧が印加された場合にトンネル確率が増加する。このため、消去特性が良好である。一方、シリコン層２６及び２８の伝導帯の下端は量子的な閉じ込め効果により上昇するため、電圧が印加されていない場合には、電子のトンネル確率が低下する。このため、シリコン層２６及び２８を形成することによる電子の保持特性の低下を抑えることができる。なお、シリコン層２６及び２８の代わりに電子トラップ層を形成して、トンネル電流を中継することも考えられるが、この場合は、電圧を印加していないときの電荷保持特性が低下してしまう。
【００４２】
なお、シリコン層２６及び２８の厚さが薄い程、量子閉じ込め効果が大きく、ΔＥが大きい。シリコン層２６及び２８の厚さを１０ｎｍ以下とすれば、一定の効果が得られる。また、シリコン層２６及び２８がシリコンドットにより構成されている場合は、各ドットが小さい程、量子閉じ込め効果が大きく、ΔＥが大きい。シリコン層２６及び２８の厚さ及び粒子の粒径は１ｎｍ以下であることがより好ましい。
【００４３】
また、所定の電界が印加されたときに、シリコン層２６及び２８と共に中継エネルギー状態を形成するためには、シリコン酸化層２５及び２９の厚さはある程度薄い必要がある。また、積層絶縁層２１を流れる電流の絶対量を確保するためにも、シリコン酸化層２５及び２９の厚さは薄い方が好ましい。例えば、積層絶縁層２１に印加される電界の強度が１０ＭＶ／ｃｍであるときに、上述のシリコン層を設けることによる効果を得るためには、シリコン酸化層２５及び２９の厚さは３ｎｍ以下とすることが好ましい。
【００４４】
以下、上述の効果を具体的な実験例を挙げて説明する。
図１２は、横軸に電界強度をとり、縦軸に電流量をとって、ＪＥ特性を例示するグラフ図である。
本実験例においては、シリコンからなる半導体基板上にシリコン酸化物（ＳｉＯ２）からなる絶縁膜を形成し、その上に金属電極を形成したＭＩＳ（metal-insulator-semiconductor：金属−絶縁物−半導体）構造のサンプルを４個作製した。そのうち２個のサンプルにおいては、絶縁膜中に量子効果を得られる程度に薄いシリコン層を形成した。残りの２個のサンプルにおいては、絶縁膜中にシリコン層を形成しなかった。そして、これらのサンプルに半導体基板側から電子が注入される方向に電界を印加し、この電界を徐々に強くしていき、半導体基板と金属電極との間に流れる電流量を測定した。
【００４５】
図１２に示すように、電界強度が相対的に弱い領域（低電界領域）においては、電界強度が電流量に及ぼす影響はほぼ同等であった。これに対して、電界強度が相対的に強い領域（高電界領域）においては、シリコン層を形成したサンプルの方が、シリコン層を形成しないサンプルよりもＪＥカーブの立ち上がりが急峻であり、電流量が大きかった。この結果から、低電界領域における電荷の保持特性はサンプル間で同等であり、高電界領域における電子の注入効率はシリコン層を設けたサンプルの方が高いことがわかる。
【００４６】
次に、実際の半導体記憶装置を用いた実験例について説明する。
図１３（ａ）及び（ｂ）は、横軸に時間をとり、縦軸に閾値をとって、メモリセルトランジスタの特性を例示するグラフ図であり、（ａ）は書込特性を示し、（ｂ）は消去特性を示す。
本実験例においては、前述の第１の実施形態において説明した半導体記憶装置を作製し、これを「実施例」とした。また、第１の実施形態に係る半導体記憶装置と比較して、シリコン層２６及び２８を形成していない装置を作製し、これを「比較例」とした。
図１３（ａ）及び（ｂ）に示すように、本実施形態の実施例に係る半導体記憶装置は、比較例に係る半導体記憶装置と比較して、書込特性及び消去特性の双方が高かった。
【００４７】
次に、第２の実施形態について説明する。
図１４は、本実施形態に係る半導体記憶装置を例示する断面図である。
図１４に示すように、本実施形態に係る半導体記憶装置２においては、素子分離絶縁体１１の上面及びＦＧ電極１４の上面が略同一平面を構成している。このため、電極間絶縁膜１５の形状はワード線方向に延びる平坦な帯状であり、電極間絶縁膜１５はＦＧ電極１４の上方のみに配置されている。また、ＣＧ電極１６の下面も平坦である。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。すなわち、本実施形態によっても、前述の第１の実施形態と同様な効果を得ることができる。
【００４８】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００４９】
例えば、前述の各実施形態においては、シリコン酸化層２５、２７及び２９をＡＬＤ法によって形成する例を示したが、本発明はこれに限定されず、例えば、ＬＰ−ＣＶＤ法により、亜酸化窒素（Ｎ２Ｏ）を８００℃程度の温度で反応させてシリコン酸化層を形成してもよい。
【００５０】
また、前述の各実施形態においては、シランを原料ガスとしたＬＰ−ＣＶＤ法によってシリコン層２６及び２８を形成する例を示したが、本発明はこれに限定されず、原料ガスには、無機ソースであるジシラン若しくは塩化珪素、又は、有機ソースである炭化水素物シラン若しくはアミノシラン等を使用してもよい。又は、上述のシラン系ガスに、一酸化窒素（ＮＯ）、二酸化窒素（ＮＯ２）若しくは亜酸化窒素（Ｎ２Ｏ）等の酸化窒素ガス、又は、メタン、エタン若しくはエチレンアセチレン等の炭化水素化ガスを添加してもよい。これにより、これらの添加ガスの反応生成物がシリコンの結晶成長の核となり、シリコン層の結晶粒を微細化することができる。また、シリコンを堆積させた後、還元性雰囲気中でアニールしてもよい。これにより、シリコンが凝集し、シリコンドットを形成することができる。
【００５１】
更に、前述の各実施形態においては、積層絶縁層２１中の下層側及び上層側の２ヶ所にシリコン層２６及び２８を形成する例を示したが、本発明はこれに限定されず、少なくともどちらか１ヶ所にシリコン層を形成すれば、書込特性及び消去特性のうち少なくとも一方を改善することができる。
【００５２】
更にまた、前述の各実施形態においては、電荷蓄積層２２をシリコン窒化物により形成する例を示したが、本発明はこれには限定されない。電荷蓄積層２２は、電荷を捕獲する能力がある層であればよく、例えば、シリコン窒化物、ハフニウム酸化物、ジルコニウム酸化物及びランタン酸化物からなる群から選択された１種の材料からなる単一材料層、これらの単一材料層が積層された複合層、若しくは、この群から選択された２種以上の材料の混晶化合物からなる化合物層、又は上述の単一材料層、複合層若しくは化合物層にシリコンが添加されたシリケート層とすることができる。
【００５３】
更にまた、前述の各実施形態においては、積層絶縁層２１のシリコン層２６及び２８以外の部分、並びにブロック絶縁層２３を、シリコン酸化物により形成する例を示したが、本発明はこれに限定されず、バリアハイトが電荷蓄積層２２よりも高く、電荷トラップが少ない材料であればよい。例えば、アルミニウム酸化物又はマグネシウム酸化物等を用いることができる。
【００５４】
更にまた、電極間絶縁膜１５の最上層及び最下層にシリコン窒化層を形成してもよい。すなわち、電極間絶縁膜１５の層構造を、ＯＮＯ構造ではなくＮＯＮＯＮ構造としてもよい。更にまた、トンネル絶縁膜１３中に薄いシリコン層を形成しても、前述の各実施形態と同様な効果を得ることができる。
【００５５】
以上説明した実施形態によれば、書込・消去特性が高く、動作の信頼性が高い半導体記憶装置及びその製造方法を実現することができる。
【符号の説明】
【００５６】
１、２：半導体記憶装置、１０：半導体基板、１１：素子分離絶縁体、１２：アクティブエリア、１３：トンネル絶縁膜、１４：浮遊ゲート電極（ＦＧ電極）、１５：電極間絶縁膜、１６：制御ゲート電極（ＣＧ電極）、１７：積層体、１８：層間絶縁膜、１９：ソース・ドレイン領域、２１：積層絶縁層、２２：電荷蓄積層、２３：ブロック絶縁層、２５：シリコン酸化層、２６：シリコン層、２７：シリコン酸化層、２８：シリコン層、２９：シリコン酸化層、４１：シリコン窒化膜、４２：シリコン酸化膜、４３：レジストパターン、４５：溝、４６：シリコン酸化膜、４７：レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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