(57)【要約】【課題】半導体ウエハ同士を接合させてなる構造体を提供する。【解決手段】  複数の半導体ウエハを貫通するビアを形成する。ただしウエハを積層する前に各チップを検査し、不良チップが発見された場合は、ビアランドと貫通ビアが電気的に接続することがないように、予め、薬液その他の手段を用いて、ビアランドの一部を除去する。その上で、半導体ウエハ同士を積層する。さらに、貫通ビアを接合面と反対側の面より形成する。ビアランドの一部を除去した結果、貫通ビアと不良チップとは、電気的に接続されていないような構成をとることが可能となる。【選択図】  図１１
2012221998.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体素子ならびにこれに接続される第１の金属層が設けられる第１の表面と、
反対側の第１の裏面と、
この第１の裏面に開口し第１の径を有する第１の孔内に配設され、前記第１の金属層のうち、前記第１の裏面と同じ方向を向いた面と電気的に接続される第１の導体と、
前記第１の表面に露出し、前記第１の金属層と電気的に接続される電極と、を備える第１の基板と、
第２の半導体素子ならびに第１の間隙を有する第２の金属層が設けられ、前記第１の裏面と接合される第２の表面と、
反対側の第２の裏面と、
この第２の裏面に開口し前記第１の間隙より大きい第２の径を有する第２の孔内に配設され、前記第２の金属層のうち、前記第２の裏面と同じ方向を向いた面と電気的に接続される第２の導体と、
前記第１の間隙から第２の表面方向に延伸し前記第１の孔と第２の孔を接続するための第３の孔内に配設され前記第１の導体と第２の導体とを電気的に接続する第３の導体とを備える第２の基板と、
第３の半導体素子ならびに第２の間隙を有する第３の金属層が設けられ、前記第２の裏面と接合される第３の表面と、
反対側の第３の裏面と、
この第３の裏面に開口し前記第２の間隙より大きい第３の径を有する第４の孔内に配設され、前記第３の金属層のうち、前記第３の裏面と同じ方向を向いた面と電気的に接続される第４の導体と、
前記第２の間隙から第３の表面方向に延伸し前記第２の孔と第４の孔を接続するための第５の孔内に配設され前記第４の導体と第２の導体とを電気的に接続する第５の導体とを備える第３の基板とを備え、
前記第１の基板は、前記第１の裏面を研磨することにより薄くされた後に、前記第２の基板と接続され、
前記第２の基板は、前記第２の裏面を研磨することにより薄くされた後に、前記第３の基板と接続され、
その後に前記第３の基板は、前記第３の裏面を研磨することにより薄くされたものである半導体装置。
【請求項２】
前記第１および第３の孔は、連続的に形成されたものであり、
前記第４および第５の孔は、連続的に形成されたものであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の金属層と、前記電極とは一体的に設けられていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１、第２及び第３の基板の厚さは、５０μｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項５】
第１の半導体ウエハの第１の表面に、第１の半導体素子ならびに第１の金属層を形成する工程と、
この第１の半導体ウエハの第１の表面と、第１の基体とを接着する工程と、
接着後に、この第１の半導体ウエハの第１の裏面を研磨する工程と、
研磨後に、この第１の裏面に開口し第１の径を有する第１の孔を設ける工程と、
この第１の孔内に第１の導体を設け、前記第１の金属層とこの第１の導体とを電気的に接続させる工程と、
第２の半導体ウエハの第２の表面に、第２の半導体素子ならびに第１の間隙を有する第２の金属層を形成する工程と、
この第２の半導体ウエハの第２の表面と、前記第１の半導体ウエハの第１の裏面とを接着する工程と、
接着後に、この第２の半導体ウエハの第２の裏面を研磨する工程と、
研磨後に、この第２の裏面に開口し、前記第１の間隙より大きい第２の径を有する第２の孔、ならびに第１の間隙から第２の表面方向に延伸し前記第１の孔と前記第２の孔とを接続するための第３の孔を形成する工程と、
この第２の孔内ならびに第３の孔内にそれぞれ第２の導体ならびに第３の導体を設け、前記第１の導体、第２の金属層、第２の導体および第３の導体を電気的に接続する工程と、
第３の半導体ウエハの第３の表面に、第３の半導体素子ならびに第２の間隙を有する第３の金属層を形成する工程と、
この第３の半導体ウエハの第３の表面と、前記第２の半導体ウエハの第２の裏面とを接着する工程と、
接着後に、この第３の半導体ウエハの第３の裏面を研磨する工程と、
研磨後に、この第３の裏面に開口し、前記第２の間隙より大きい第３の径を有する第４の孔、ならびに第２の間隙から第３の表面方向に延伸し前記第４の孔と前記第２の孔とを接続するための第５の孔を形成する工程と、
この第４の孔内ならびに第５の孔内にそれぞれ第４ならびに第５の導体を設け、前記第２の導体、第３の金属層、第４の導体および第５の導体を電気的に接続する工程と、
その後に、前記第１の基体の少なくとも一部を除去する工程と、
除去後に、少なくとも第１の半導体ウエハ、第２の半導体ウエハおよび第３のウエハが接合された構造体を分割する工程とを備える半導体装置の製造方法。
【請求項６】
前記基体は、透明基板であり、前記除去工程は、この透明基板と前記構造体を分離する工程を含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第１の裏面、第２の裏面および第３の裏面を研磨する各工程は、前記第１の半導体ウエハ、第２の半導体ウエハおよび第３の半導体ウエハをそれぞれ５０μｍ以下まで研磨することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記第１の導体は、前記基体をメッキ電極として、第１の孔内に充填されることを特徴する請求項５記載の半導体装置の製造方法。
【請求項９】
第１の半導体素子と、これに電気的に接続され、第１の間隙を備える第１の金属層とが設けられる第１の表面と、
反対側の第１の裏面と、
この第１の裏面に開口し前記第１の間隙より大きい第２の径を有する第１の孔内に配設され、前記第１の金属層のうち、前記第１の裏面と同じ方向を向いた面と電気的に接続される第１の導体と、
前記第１の間隙から第１の表面方向に延伸し前記第１の孔と接続される第２の孔内に配設され前記第１の導体と電気的に接続される第２の導体と、
前記第１の金属層上に設けられ、前記第２の径より大きい第３の間隙を備える絶縁層とを備える第１の基板と、
この第１の基板の第１の表面と接合される裏面を備え、その反対側の表面に半導体素子が形成される基板であって、この基板を貫通する第３の孔内に、前記第１の導体およびこの半導体素子と電気的に接続される第３の導体を備える基板とを備える半導体装置。
【請求項１０】
第１の半導体素子と、これに電気的に接続され、第１の間隙を備える第１の金属層とが設けられる第１の表面と、
反対側の第１の裏面と、
この第１の裏面に開口し前記第１の間隙より小さい第２の径を有し、この第１の間隙を貫通する第１の孔内に配設される第１の導体と、
この第１の導体と前記第１の金属層間に配設される絶縁体とを備える第１の基板と、
第２の半導体素子と、
これに電気的に接続され、前記第２の径より小さい第２の間隙を備える第２の金属層とが設けられ、前記第１の裏面と接合される第２の表面と、
反対側の第２の裏面と、
この第２の裏面に開口し、前記第２の間隙より大きい第３の径を備える第２の孔内に配設される第２の導体と、
前記第２の間隙から前記第１の裏面方向に延伸し前記第１の孔と接続される第３の孔内に配設され前記第１の導体と第２の導体とを電気的に接続する第３の導体とを備える第２の基板とを備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書の開示は、半導体装置ならびにその製造方法に関する。
【背景技術】
【０００２】
携帯情報端末やストレージデバイス等の小型化の要求に伴い、複数の半導体チップを高密度に実装することの要求が高まっている。そのために、複数の半導体チップを積層する構造案が検討されている。そのような半導体モジュールの一例を図１４に示す。
【０００３】
このような半導体モジュールは、たとえば、半導体ウエハの状態で各半導体チップに対して動作テストを行って良品のチップを選別した後、それらを積層して製造される。図?に示されるように、各チップは、貫通ビアと、チップ上面に形成される接続用パッドと、チップ下面に形成される接続用バンプを備えている。そして、上のチップのバンプを、下のチップのパッドに接続させることで、上下のチップ間を電気的に接続している。
【０００４】
しかしながら、半導体チップ間の接続にバンプを用いると、接続ピッチが大きくなってしまう。また、バンプとパッドを接続する際のハンドリングのために、チップの厚さをある程度確保しなければならない。これら事情は、半導体モジュールを薄型化する際の障害となる。さらに、積層数が増えた場合、積層工程のスループットや接続歩留まりの低下も懸念される。
【０００５】
一方で、半導体ウエハ同士を接合した後にチップ単位に分割して半導体モジュールを製造する方法も考えられる。この場合、ウエハ間の電気的接続のためのバンプを省略できるため、バンプを用いた場合に発生し得る上記諸問題を軽減することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２１９２３６
【特許文献２】国際公開ＷＯ２００６／８０３３７
【特許文献３】特開２０１０−１５７７４１
【特許文献４】特開２０１０−２１２２９７
【特許文献５】特開２０１０−２２５７０１
【特許文献６】特開２０１０−２１９５２６
【非特許文献】
【０００７】
【非特許文献１】Craig Keast, et. al., “Three-Dimensional Integration Technology for Advanced Focal Planes”
【非特許文献２】Craig Keast, et. al.,  “3D Integration for Integrated Circuits and Advanced Focal Planes”, 3D-System Integration Conference,  March 26-27, 2007.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体ウエハ同士を接合した後にチップ単位に分割する方法を用いる場合、良品の半導体チップのみを選別して積層することができないため、動作不良の半導体チップが存在する場合に半導体モジュール全体が不良となる事態を回避するための方策が必要になる。例えば、図１５に示されるように、ビアランドに繋がる全配線に対して、予めトリミング用の領域を設ければ、不良チップが発見された際にはこのトリミング領域にレーザ光を照射しこれら配線を切断することで、モジュール全体が不良となる事態を回避することが可能になる。
【０００９】
しかしながら、切断本数が多くなるにつれて、トリミング領域が増加し、設計の自由度を圧迫するとともに、スループットが低下することが懸念される。また、配線の溶融不足による切断不良、配線金属材料の飛散によるショート不良、切断部の形状制御の困難性に起因する切断安定性の欠如等の問題も生じ得る。特に銅配線の場合、溶融切断の困難性が増すため、これら問題が顕著である。
【００１０】
また、半導体ウエハ同士を接合する場合、ウエハを貫通するビアと、各ウエハに形成される半導体素子との電気的接続や、外部との電気的接続を確保するための効果的な構造や製法も確立されていない。
【００１１】
非特許文献１には、ＳＯＩ基板を積層する際に、ビアを用いて基板間の導通を得る方法が開示されている。具体的には、半導体素子が形成されたウエハ（Ｔｉｅｒ１）の表面（素子形成面）と、半導体素子が形成されたＳＯＩ基板（Ｔｉｅｒ２）の表面（素子形成面）同士をＯｘｉｄｅ−Ｂｏｎｄを用いて接合した後に、Ｔｉｅｒ２の裏面側のＳｉ基板を、エッチング液を用いて除去してＳｉＯ２膜（ＢＯＸ膜）を露出させ、然る後に、ビアを形成して、Ｔｉｅｒ２ならびにＴｉｅｒ１の双方の素子とビアとの導通を得る方法が開示されている。しかしながら、高価なＳＯＩ基板を用いることが前提となっているため、実用範囲が限定される。また、素子形成面同士を接合しているため、接合歩留まりの低下が懸念される。さらに、モジュール（複数の半導体ウエハが積層された構造）を貫通するビアを形成する方法が開示されていない。
【課題を解決するための手段】
【００１２】
本願発明に係る実施例には、第１の半導体素子ならびにこれに接続される第１の金属層が設けられる第１の表面と、反対側の第１の裏面と、この第１の裏面に開口し第１の径を有する第１の孔内に配設され、前記第１の金属層のうち、前記第１の裏面と同じ方向を向いた面と電気的に接続される第１の導体と、前記第１の表面に露出し、前記第１の金属層と電気的に接続される電極と、を備える第１の基板と、第２の半導体素子ならびに第１の間隙を有する第２の金属層が設けられ、前記第１の裏面と接合される第２の表面と、反対側の第２の裏面と、この第２の裏面に開口し前記第１の間隙より大きい第２の径を有する第２の孔内に配設され、前記第２の金属層のうち、前記第２の裏面と同じ方向を向いた面と電気的に接続される第２の導体と、前記第１の間隙から第２の表面方向に延伸し前記第１の孔と第２の孔を接続するための第３の孔内に配設され前記第１の導体と第２の導体とを電気的に接続する第３の導体とを備える第２の基板と、第３の半導体素子ならびに第２の間隙を有する第３の金属層が設けられ、前記第２の裏面と接合される第３の表面と、反対側の第３の裏面と、この第３の裏面に開口し前記第２の間隙より大きい第３の径を有する第４の孔内に配設され、前記第３の金属層のうち、前記第３の裏面と同じ方向を向いた面と電気的に接続される第４の導体と、前記第２の間隙から第３の表面方向に延伸し前記第２の孔と第４の孔を接続するための第５の孔内に配設され前記第４の導体と第２の導体とを電気的に接続する第５の導体とを備える第３の基板とを備え、前記第１の基板は、前記第１の裏面を研磨することにより薄くされた後に、前記第２の基板と接続され、前記第２の基板は、前記第２の裏面を研磨することにより薄くされた後に、前記第３の基板と接続され、その後に前記第３の基板は、前記第３の裏面を研磨することにより薄くされたものである半導体装置が開示される。
【００１３】
また、本願発明に係る実施形態において、第１の半導体ウエハの第１の表面に、第１の半導体素子ならびに第１の金属層を形成する工程と、この第１の半導体ウエハの第１の表面と、第１の基体とを接着する工程と、接着後に、この第１の半導体ウエハの第１の裏面を研磨する工程と、研磨後に、この第１の裏面に開口し第１の径を有する第１の孔を設ける工程と、この第１の孔内に第１の導体を設け、前記第１の金属層とこの第１の導体とを電気的に接続させる工程と、第２の半導体ウエハの第２の表面に、第２の半導体素子ならびに第１の間隙を有する第２の金属層を形成する工程と、この第２の半導体ウエハの第２の表面と、前記第１の半導体ウエハの第１の裏面とを接着する工程と、接着後に、この第２の半導体ウエハの第２の裏面を研磨する工程と、研磨後に、この第２の裏面に開口し、前記第１の間隙より大きい第２の径を有する第２の孔、ならびに第１の間隙から第２の表面方向に延伸し前記第１の孔と前記第２の孔とを接続するための第３の孔を形成する工程と、この第２の孔内ならびに第３の孔内にそれぞれ第２の導体ならびに第３の導体を設け、前記第１の導体、第２の金属層、第２の導体および第３の導体を電気的に接続する工程と、第３の半導体ウエハの第３の表面に、第３の半導体素子ならびに第２の間隙を有する第３の金属層を形成する工程と、この第３の半導体ウエハの第３の表面と、前記第２の半導体ウエハの第２の裏面とを接着する工程と、接着後に、この第３の半導体ウエハの第３の裏面を研磨する工程と、研磨後に、この第３の裏面に開口し、前記第２の間隙より大きい第３の径を有する第４の孔、ならびに第２の間隙から第３の表面方向に延伸し前記第４の孔と前記第２の孔とを接続するための第５の孔を形成する工程と、この第４の孔内ならびに第５の孔内にそれぞれ第４ならびに第５の導体を設け、前記第２の導体、第３の金属層、第４の導体および第５の導体を電気的に接続する工程と、その後に、前記第１の基体の少なくとも一部を除去する工程と、除去後に、少なくとも第１の半導体ウエハ、第２の半導体ウエハおよび第３のウエハが接合された構造体を分割する工程とを備える半導体装置の製造方法が開示される。
【００１４】
また、本願発明に係る実施形態には、第１の半導体素子と、これに電気的に接続され、第１の間隙を備える第１の金属層とが設けられる第１の表面と、反対側の第１の裏面と、この第１の裏面に開口し前記第１の間隙より大きい第２の径を有する第１の孔内に配設され、前記第１の金属層のうち、前記第１の裏面と同じ方向を向いた面と電気的に接続される第１の導体と、前記第１の間隙から第１の表面方向に延伸し前記第１の孔と接続される第２の孔内に配設され前記第１の導体と電気的に接続される第２の導体と、前記第１の金属層上に設けられ、前記第２の径より大きい第３の間隙を備える絶縁層とを備える第１の基板と、この第１の基板の第１の表面と接合される裏面を備え、その反対側の表面に半導体素子が形成される基板であって、この基板を貫通する第３の孔内に、前記第１の導体およびこの半導体素子と電気的に接続される第３の導体を備える基板とを備える半導体装置が開示される。
【００１５】
本願発明における孔は、その径が一定のものに限られない。たとえば、テーパを有する孔であっても良い。ただし本願発明において、所定の大きさ・長さ等との大小関係が規定されている場合は、当該技術分野における当業者により認識され得る程度に、その大小関係が判断され得る構成の孔に本願発明は限定される。また、孔の断面は円形だけに限られないことは言うまでもない。
【００１６】
また、間隙と径との大小関係は、ある断面（基板表面に垂直な面）における金属層の間隙と、その断面における径との大小関係が確保されていれば十分であり、任意の断面において大小関係が確保されている必要はない。たとえば、所定の断面において大小関係が確保されていれば、その垂直断面において、金属層等の間隙が、孔径より大であることを妨げない。
【００１７】
また、基板の表面とは、表面ならびに高さ・深さ方向に広がる表面近傍の領域を含み、基板の表面に素子等が形成されるとは、その表面ならびにその近傍の領域に素子が形成される場合を含んでいる。
【００１８】
また、基板間の接合は、接着層等を介して間接的に接合する場合を含んでいる。
【００１９】
また、孔が連続的に形成されているとは、時間的な連続性を示しており、同一のチャンバ内で、双方の孔が一度にエッチングされる場合（ただしエッチャント成分を変化させることを妨げない）を含む趣旨である。
【００２０】
また、電気的な接続関係については要素同士が直結される必要はなく、間接的に接続される場合を含む。
【００２１】
また、本願発明に係る実施形態には、第１の半導体素子と、これに電気的に接続され、第１の間隙を備える第１の金属層とが設けられる第１の表面と、反対側の第１の裏面と、この第１の裏面に開口し前記第１の間隙より小さい第２の径を有し、この第１の間隙を貫通する第１の孔内に配設される第１の導体と、この第１の導体と前記第１の金属層間に配設される絶縁体とを備える第１の基板と、第２の半導体素子と、これに電気的に接続され、前記第２の径より小さい第２の間隙を備える第２の金属層とが設けられ、前記第１の裏面と接合される第２の表面と、反対側の第２の裏面と、この第２の裏面に開口し、前記第２の間隙より大きい第３の径を備える第２の孔内に配設される第２の導体と、前記第２の間隙から前記第１の裏面方向に延伸し前記第１の孔と接続される第３の孔内に配設され前記第１の導体と第２の導体とを電気的に接続する第３の導体とを備える第２の基板とを備える半導体装置が開示される。すなわち、第１の金属層の間隙をビア等が貫通するように、当該間隙を形成する。その場合、第１の半導体素子に電気的に接続される第１の金属層と、第１の孔内に配設される導体とを直接的に接続させないような構成が可能となる。このため、第１の半導体素子に不良が発生した場合、当該不良素子を含む積層構造を実現することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】図１は、実施形態に係るビアランド周辺の構造の概略平面図。
【図２】図２は、実施形態に係るビアランド周辺の構造の概略断面図。
【図３】図３は、実施形態に係るビアランド除去の概要図。
【図４】図４は、実施形態に係る半導体モジュールの製造過程を示す図。
【図５】図５は、実施形態に係る半導体モジュールの製造過程を示す図。
【図６】図６は、実施形態に係る半導体モジュールの製造過程を示す図。
【図７】図７は、実施形態に係る半導体モジュールの製造過程を示す図。
【図８】図８は、実施形態に係る半導体モジュールの製造過程を示す図。
【図９】図９は、実施形態に係る半導体モジュールの製造過程を示す図。
【図１０】図１０は、実施形態に係る半導体モジュールを示す図。
【図１１】図１１は、実施形態に係る半導体モジュールを積層させた構造体を示す図。
【図１２】図１２は、他の実施形態に係る半導体モジュールを示す図。
【図１３】図１３は、他の実施形態に係るビアランド周辺の構造の概略平面図。
【図１４】図１４は、従来の技術を示す図。
【図１５】図１５は、従来の技術を示す図。
【発明を実施するための形態】
【００２３】
（第１の実施形態）
第１の実施形態に係る半導体装置ならびにその製法について図面を用いて説明する。図１は、本実施の形態に係るビアランドの概略平面図であり、図２はその概略断面図である。図２に示されるように、半導体ウエハ１０上に、絶縁層１２、１４が形成され、絶縁層１２上に、金属（たとえば銅）からなるビアランド１６が形成されている。このビアランド１６は、平面視（半導体ウエハ１０の主面の垂線方向）においてドーナツ状であるため、中央部分において下層の絶縁層１２が露出している。また、ビアランド１６は、端部において金属配線１８と接続されている。この配線１８は、図示しない半導体素子（たとえば半導体メモリであるフラッシュメモリやＤＲＡＭ等）と接続されている。また、図１に示されるように、ビアランド１６の一部（ランド中心から所定距離以下の部分）を露出させるように、ランド中心から所定距離以上の領域に絶縁膜１４が形成されている。ここで、Ａはビアランドの外径を示し、Ｂはビアランドのうち絶縁膜に覆われていない部分の外径（絶縁層開口径）を示し、Ｃはビアランドの内径（ビアランド抜き径）を示している。上記構造では、Ａ＞Ｂ＞Ｃの関係が保たれている。たとえば、Ａは２０μｍ、Ｂは１４μｍ、Ｃは７μｍである。
【００２４】
半導体ウエハ１０上には、複数のチップ（たとえば、３００ｍｍウエハに対し、約７００個超のチップ）が形成され、チップごとに図１及び図２に示されるビアランドの構造が備わっている。そして、半導体ウエハの状態で、プローブカード等の検査装置を用いて、各チップの動作テストを実施する。その結果、不良の半導体チップが特定されるため、ウエハマップという、ウエハ上での不良チップの位置を示す図面データを作成することができる。
【００２５】
次いで、図３に示されるように、不良チップのビアランド１６にエッチング液１８を塗布する。その結果、ビアランド１６の露出部分が除去される。このようにして、不良チップについて、ビアランドの一部が除去された半導体ウエハ１０を得ることができる。
【００２６】
次いで、半導体ウエハ１０は、別の半導体ウエハ０と積層される。このウエハ０には、予めビアランドと等しい数の接続用パッド２が形成されている。そして、ウエハ０の各接続用パッド２が、ウエハ１０の各チップに設けられるビアランド１６の直上に位置されるように位置合わせされた状態で、ウエハ０とウエハ１０は、接合される。ウエハ間の接合は、本実施形態においては、接着剤６が用いられる。しかしながら、接着剤を用いずにウエハ間を直接接合することも可能である。また、半導体ウエハ０もしくはウエハ１０、あるいはその双方に絶縁層などの層を設け、その絶縁層等を介して、ウエハ同士を接合しても良い。たとえば、絶縁層１４ならびにビアランド１６を覆う絶縁層をさらに設けても良い。なお、この時点において、ウエハ０ならびにウエハ１０の厚さは、たとえば、７７５μｍである。
【００２７】
その後、ウエハ０を保持した状態で、半導体ウエハ１０の裏面を、２０μｍの厚さまで、研削と研磨を行う。この時、ウエハ１０はウエハ０と接合されているため、研磨に耐える剛性を確保することが可能となる。研磨後、ウエハ１の裏面（研磨面）には、絶縁層１７が形成される。その様子を図４に示す。
【００２８】
さらに、公知の技術を用いて裏面にレジストパターン（図示せず）を形成した後にドライエッチングを行って、ビアを形成する。ビアは、本実施形態においては、ほぼ円形の断面を有する。また、その中心は、平面視において、ビアランド１６の中心とほぼ一致しており、その断面の内径Ｄ（たとえば１０μｍ）は、Ａ＞Ｄ＞Ｃの関係を持っている（Ａはビアランド１６の外径、Ｂはビアランド１６のうち絶縁膜１４に覆われていない部分の外径（絶縁層開口径）、Ｃはビアランドの内径（ビアランド抜き径））。そのため、ウエハ１０を貫通するビアを形成するためのエッチングの際、裏面からビアランド１６までウエハ（絶縁層１７、１２を含む）がエッチングされた後は、ビアランド１６がマスクとしてエッチングを遮る機能を果たす。ビアランド１６によって遮られていないビアランド１６の間隙部分を介して、引き続きエッチングが施される。接着層６がエッチングされ、ウエハ０の電極パッド２に到達した時点でエッチングは終了する。
【００２９】
このようにして形成されたビア１５は、図５に示されるように、ビアランド１６の位置で段差を有することになるため、ウエハ１０の裏面からビアランド１６までの大径の領域と、ビアランド１６からウエハ０の電極パッド２に到達するまでの小径の領域とを持つ。この際、電極パッド２の一部ならびにビアランド１６の一部は、ウエハ１０を向いた面が露出している。仮に、ビア１５の側面がウエハ１０に対してほぼ垂直となるようにエッチングされた場合、電極パッド２の露出部の径は約７μｍであり、ビアランド１６の露出部の径は約１０μｍ（ただし、内径約７μｍのドーナツ状）である。従って、電極パッド２の露出面積と、ビアランド１６の露出面積は、ほぼ同じとなる。
【００３０】
その後、ビア１５の内壁に絶縁膜１３が成膜される。次いで、図６に示されるようにＲＩＥエッチングが施され、ウエハ１０を向いた面に形成された絶縁膜が除去され、ビアの側壁のみに絶縁膜１３が残存する。
【００３１】
次いで、半導体ウエハ０をメッキ電極として銅メッキが施され、図７に示されるように、ビア１５内に、金属１１（例えば銅）が充填される。ビア１５は、各チップ領域に設けられているため、複数のビア１５が半導体ウエハ０に電気的に並列に接続されてメッキが施される。ウエハ０を電極として用いることで、ボトムアップフィリングを行うことが可能となり、ボイド不良を低減することや、ウエハ内でのビア間のメッキの均一性を向上することが可能になる。また、高アスペクト比のビアであっても、充填性を向上させることが可能になる。
【００３２】
この結果、ビアランド１６のうちウエハ１０の裏面側を向いた面と、ビア内の金属１１とが電気的に接続され、かつ、電極パッド２のうちウエハ１０の裏面側を向いた面と、ビア内の金属１１とが電気的に接続される。さらに、ビアランド１６と電極パッド２の露出面積がほぼ同じであるため、両者とビア内の金属１１との電気的接続をそれぞれ良好に保つことが可能となる。
【００３３】
以下、同様の手順が繰り返される。すなわち、半導体ウエハの各チップ領域に半導体素子ならびにビアランドを形成した後に、不良検査を行い、不良チップについては、図３に示されるように所定の配線を除去する。その後、図８に示されるように、このような半導体ウエハ２０の素子面と、半導体ウエハ１０の裏面（研磨された面）とを接着層を用いて接合した後に、半導体ウエハ２０の裏面を研磨して、ウエハ２０を２０μｍまで薄くする。研磨面に絶縁膜２３を形成した後、ウエハ２０の裏面からエッチングを施してビア２５を形成する。ビア２５の径は、ビアランド２６の間隙よりも大きくなるように形成されており、かつ、ビア２５の中心とビアランド２６の中心が平面視でほぼ同一となるようにビア２５は形成される。このため、ビア２５は、ウエハ２０の裏面からビアランド２６までの大径の部分と、ビアランド２６から、ビア１５内の金属１１に到達するまでの小径の部分とを持つ。エッチングの際、ウエハ１０の裏面とウエハ２０の表面は、接着層を介して接合されているため、ウエア２０のみならず、これら接着層もエッチングされ、ウエハ１０の金属１１を露出するようにエッチングが施される。このようにして、ウエハ２０を貫通するビア２５が形成される。側壁に絶縁膜２３を形成した後、半導体ウエハ０をメッキ電極として、ビア２５内に金属２１を充填させる（図８）。
【００３４】
図９は、ウエハ０、ウエハ１０、ウエハ２０、ウエハ３０、ウエハ４０を積層させた構造体を示している（重複する説明を省略するため、他の図にも示される各要素については、符号ならびに説明を割愛する）。ただし、ウエハ２０については、示されている部分におけるチップが不良チップであったことが検査の結果判明したため、上述したようにエッチング液を用いてビアランドの一部が除去されたうえで、他のウエハと積層されている。このため、ウエハ２０におけるエッチングの際、ビアランドに遮られることなく、ビアの加工が終了している。この結果、ウエハ２０における当該チップと、ビア内の導体とは電気的に接続されていない。
【００３５】
その後、図１０に示されるようにウエハ０の表面側の研削と研磨を行い、接続用パッド２（電極）を露出させる。ウエハ１０から４０が積層された構造体の厚みが８０μｍであるので、ウエハ０の研磨の際にこの構造体を保持もしくは把持することで、ウエハ０を好適に研磨することが可能になる。以上のようにして、構造体の全体を貫通するビアと、これに電気的に接続され、構造体の表面と裏面それぞれに露出する導体部分（接続用パッド２と、ウエハ４０において裏面に露出する導体）を備える構造を製造することができる。
【００３６】
その後、ダイシングやスクライビング等の公知の技術を用いて、このウエハの積層構造体が、各チップ単位に分割される。ウエハ０の上部を研磨して取り除いた結果、積層構造体の厚みは、８０μｍ余であるため、好適に分割することが可能になる。
【００３７】
図１１は、このようにして構成された半導体モジュール１００、２００を、バンプ５０を介して積層させた構造である。図においては、４層の半導体基板が積層されてなる半導体モジュールを２個積層された構造であるが、積層させる基板の数を異ならせるモジュール（たとえば、５層や３層）同士を積層させても良い。たとえば、４層構造の半導体モジュール中に、不良の半導体チップが含まれる場合は、たとえば、５層構造の半導体モジュールと積層させることが可能である。一方で、４層構造からなる半導体モジュール中に、不良の半導体チップが含まれていない場合は、さらに４層構造からなる半導体モジュールと積層させる。このように、不良チップの有無に応じて、積層させる半導体モジュールを異ならせることにより、全体のメモリ容量が一定となるように調整することが可能になる。
【００３８】
図１２は、第２の実施の形態に係る半導体モジュールの概略構成図である。ただし、第１の実施の形態において示された半導体モジュールと同様の機能を満足する要素については、符号ならびに説明を省略する。
【００３９】
一般に、ビア（ならびにその導体）は、信号線、グランド、電源線等のために用いられるが、用途によっては、半導体モジュールの表面に電極を露出させる必要が無い場合もある。その場合、図１２に示される通り、ウエハ１０におけるビアランド５２を、間隙を持たない構成としても良い。そして、このビアランド上に絶縁層５４、５６を形成させる。ここで、ウエハ０に替えて、たとえばガラス等の透明の基体を用意し、それとウエハ１０の表面とを接着層を用いて一旦接合した後、ウエハ１０の裏面を研磨することが可能となる。次いで第１の実施の形態と同様に、複数のウエハを接合した後、熱処理その他の処理を施して、ウエハ１０と当該基体の全体を分離除去する。このようにすれば、ウエハ０のコストを削減することが可能となる。また、ウエハ１０に、ビアと電気的に接続する電極を設けておき、基体を除去した際に、この電極が表面に露出する構成とすることも可能である。
【００４０】
なお、上記実施形態にかかわらず、本発明は種々応用可能である。
【００４１】
たとえば、ウエハの積層数は、４枚に限らず、８枚やそれ以上であっても良い。積層数を増やすことにより、ウエハや基体の分離・除去のハンドリングを容易にすることが可能になる。一方で、ダイシング・スクライビングが困難になる可能性がある。
【００４２】
後にウエハ構造体から分離・剥離される基体は、半導体ウエハやガラスなどの透明基板を含め、種々の材料を用いることが可能である。ただし後の分離・剥離工程において加熱処理を施す場合は、熱膨張・収縮を考慮して材質を選択する必要がある。またガラス等の場合、メッキ電極として用いることが困難である点も留意すべきである。
【００４３】
ビア内への導体の充填は、メッキ以外の方法を用いることも可能である。また、ビア内の全ての空間を導体で充填する必要は無く、たとえばコンフォーマルに導体を配設しても良い。
【００４４】
また、Ａ（ビアランドの外径）＞Ｂ（ビアランドのうち上部絶縁膜に覆われていない部分の外径）＞Ｃ（ビアランドの内径）の関係、ならびに、Ａ＞Ｄ（ビア径）＞Ｃの関係は、特定の断面において保持されていれば良い。たとえば、図１３は、ビアランド５０４が、「コ」の字型（あるいはＵ字型）となっている（上部絶縁膜５０４で覆われているビアランド５０４の輪郭は、点線で描かれている）。このため、図の横方向に平行な断面において、Ａ＞Ｂ＞Ｃの関係は保持されているが、縦方向（上下方向）に平行な断面においては、ビアランド５０４が所定の間隔をおいて設けられていないため、Ａ、Ｂ、Ｃを定義することができない。しかしながら、このような構造であっても、Ｂ＞Ｄ＞Ｃとなるような断面円形のビアを図面中央に設けることとすれば、ビア形成のためのエッチングの際にビアランドがマスクとして機能するため、本発明の目的を達成することができる。同様の考え方に基づけば、ビアランドに替えて、たとえば、所定間隔をおいて平行に形成された配線を用いても本実施形態におけるビアランドと同様の機能を発揮させても良いことが理解される。
【００４５】
さらに、Ａ＞Ｄ＞Ｂとなるようにビアを設けても良い。この場合も、不良チップにおける露出ビアランドの除去のみでは、ビア（内の導体）とビアランドの電気的接続は達成されるものの、ビア形成のためのエッチングの際にビアランドがマスクとして機能する点では本発明の目的を達成することが可能である。なお、貫通ビアの途中に設けられ、ビア内の導体と電気的に接続される点で、本実施形態においては、ビアランドの名称を用いたが、配線その他の金属膜で、同様の機能を満足させることも可能である。
【００４６】
また、ビア等の断面は、円形である場合、導体の充填性を向上することが可能であるが、円形に限られず、矩形その他の断面を持っても良い。また、テーパ状であっても良い。
【００４７】
なお、半導体素子の形成工程等は、ウエハ・基体の接合工程前に実施されても、接合後に実施されても良く、その他各工程は、発明の趣旨に沿って当業者に合理的に認識し得る程度において、自由に順序を変更することが可能である。
【符号の説明】
【００４８】
半導体ウエハ１０、２０、３０、４０、ビア１５、ビアランド１６。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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