(57)【要約】【課題】発振回路の動作状態を短時間で検出する。【解決手段】ＶＤＤの電源端子とＶＳＳの電源端子の間にノードＮ１を共通接続点とするトランジスタＭＰ１，ＭＮ１を直列接続し、ノードＮ２を共通接続点とするトランジスタＭＰ２，ＭＮ２を直列接続する。ノードＮ１，Ｎ２の間に容量Ｃ１を接続する。ノードＮ１，Ｎ２にＮＯＲ１の入力側を接続する。トランジスタＭＰ１，ＭＮ１に直列に電流源Ｉ１を接続し、トランジスタＭＰ２，ＭＮ２に直列に電流Ｉ２を接続する。トランジスタＭＮ１，ＭＮ２のＯＦＦ抵抗をトランジスタＭＰ１，ＭＰ２のＯＦＦ抵抗より小さくする。発振回路の発振クロック信号が第１の論理のとき、トランジスタＭＰ１，ＭＮ２をＯＮさせると共にトランジスタＭＰ２，ＭＮ１をＯＦＦさせ、第２の論理のとき逆にする。【選択図】図１
2012009965.tif 000002
【特許請求の範囲】
【請求項１】
高電位電源端子と低電位電源端子の間に、第１のトランジスタが前記高電位電源端子側となり第２のトランジスタが前記低電位電源端子側となるように、第１のノードを共通接続点として直列接続された前記第１および第２のトランジスタと、前記高電位電源端子と前記低電位電源端子の間に、第３のトランジスタが前記高電位電源端子側となり第４のトランジスタが前記低電位電源端子側となるように、第２のノードを共通接続点として直列接続された前記第３および第４のトランジスタと、前記第１のノードと前記第２のノードとの間に接続された容量と、前記第１のノードと前記第２のノードの電位が入力するゲート回路と、前記第１および第２のトランジスタに直列接続された第１の電流源と、前記第３および第４のトランジスタに直列接続された第２の電流源とを備え、
前記第２および前記第４のトランジスタのＯＦＦ抵抗を前記第１および第３のトランジスタのＯＦＦ抵抗よりも小さな値に設定し、且つ前記ゲート回路に論理和回路又は論理和否定回路を使用し、
発振回路の発振クロック信号が第１の論理のとき、前記第１および第４のトランジスタをＯＮさせると共に前記第２および第３のトランジスタをＯＦＦさせ、第２の論理のとき、前記第１および第４のトランジスタをＯＦＦさせると共に前記第２および第３のトランジスタをＯＮさせるようにしたことを特徴とする発振回路動作状態検出回路。
【請求項２】
高電位電源端子と低電位電源端子の間に、第１のトランジスタが前記高電位電源端子側となり第２のトランジスタが前記低電位電源端子側となるように、第１のノードを共通接続点として直列接続された前記第１および第２のトランジスタと、前記高電位電源端子と前記低電位電源端子の間に、第３のトランジスタが前記高電位電源端子側となり第４のトランジスタが前記低電位電源端子側となるように、第２のノードを共通接続点として直列接続された前記第３および第４のトランジスタと、前記第１のノードと前記第２のノードとの間に接続された容量と、前記第１のノードと前記第２のノードの電位が入力するゲート回路と、前記第１および第２のトランジスタに直列接続された第１の電流源と、前記第３および第４のトランジスタに直列接続された第２の電流源とを備え、
前記第１および前記第３のトランジスタのＯＦＦ抵抗を前記第２および第４のトランジスタのＯＦＦ抵抗よりも小さな値に設定し、且つ前記ゲート回路に論理積回路又は論理積否定回路を使用し、
発振回路の発振クロック信号が第１の論理のとき、前記第１および第４のトランジスタをＯＮさせると共に前記第２および第３のトランジスタをＯＦＦさせ、第２の論理のとき、前記第１および第４のトランジスタをＯＦＦさせると共に前記第２および第３のトランジスタをＯＮさせるようにしたことを特徴とする発振回路動作状態検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路の発振状態を検出する発振回路動作状態検出回路に関する。
【背景技術】
【０００２】
電子機器のクロック信号源として、一般に水晶振動子を用いた発振回路が用いられている。発振回路にて安定なクロック信号が生成されない限りは、電子機器を正常に動作させることができないため、特許文献１に記載のように、発振回路の他に発振状態を監視する付加回路が用いられている。携帯端末などのように、バッテリを電源とする小型の電子機器では、必要なときにのみ電源が投入される間欠動作を実施することにより、低消費電力化が行われる。間欠動作では、頻繁に電源のＯＮ／ＯＦＦが行われるため、電源ＯＮから機器が安定して使用できる状態となるまでの起動時間は、出来るだけ短くする必要がある。
【０００３】
ところで、殆どの電子機器において、電源投入時に最初に起動が必要なのはクロック信号源であり、このために、必要な精度に応じてセラミック振動子や水晶振動子などで構成する様々な発振回路が用いられる。ところが、どのような発振回路においても、電源投入直後は安定な発振出力が得られないため、安定な発振出力が得られるまでの時間（発振起動時間）は、電子機器を待機状態にしておく必要がある。一般に、電子機器の待機状態は、遅延付きのリセット回路や、生成したクロック信号を一定数カウントする方法などで作られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平２−３２４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この場合、発振回路を構成する素子のバラツキ、周囲温度、電源電圧などの環境条件により、発振起動時間が変動しても動作を補償しなければならないため、待機状態は常にワーストケースである最も長い時間に設定される。このため、発振起動時間が比較的短くなる条件下でも、設定時間までは待機状態でいる必要があり、待機状態では動作に寄与しない電力が消費されてしまう。
【０００６】
本発明の目的は、上記問題点を解消した発振回路動作状態検出回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１にかかる発明は、高電位電源端子と低電位電源端子の間に、第１のトランジスタが前記高電位電源端子側となり第２のトランジスタが前記低電位電源端子側となるように、第１のノードを共通接続点として直列接続された前記第１および第２のトランジスタと、前記高電位電源端子と前記低電位電源端子の間に、第３のトランジスタが前記高電位電源端子側となり第４のトランジスタが前記低電位電源端子側となるように、第２のノードを共通接続点として直列接続された前記第３および第４のトランジスタと、前記第１のノードと前記第２のノードとの間に接続された容量と、前記第１のノードと前記第２のノードの電位が入力するゲート回路と、前記第１および第２のトランジスタに直列接続された第１の電流源と、前記第３および第４のトランジスタに直列接続された第２の電流源とを備え、前記第２および前記第４のトランジスタのＯＦＦ抵抗を前記第１および第３のトランジスタのＯＦＦ抵抗よりも小さな値に設定し、且つ前記ゲート回路に論理和回路又は論理和否定回路を使用し、発振回路の発振クロック信号が第１の論理のとき、前記第１および第４のトランジスタをＯＮさせると共に前記第２および第３のトランジスタをＯＦＦさせ、第２の論理のとき、前記第１および第４のトランジスタをＯＦＦさせると共に前記第２および第３のトランジスタをＯＮさせるようにしたことを特徴とする。
請求項２にかかる発明は、高電位電源端子と低電位電源端子の間に、第１のトランジスタが前記高電位電源端子側となり第２のトランジスタが前記低電位電源端子側となるように、第１のノードを共通接続点として直列接続された前記第１および第２のトランジスタと、前記高電位電源端子と前記低電位電源端子の間に、第３のトランジスタが前記高電位電源端子側となり第４のトランジスタが前記低電位電源端子側となるように、第２のノードを共通接続点として直列接続された前記第３および第４のトランジスタと、前記第１のノードと前記第２のノードとの間に接続された容量と、前記第１のノードと前記第２のノードの電位が入力するゲート回路と、前記第１および第２のトランジスタに直列接続された第１の電流源と、前記第３および第４のトランジスタに直列接続された第２の電流源とを備え、前記第１および前記第３のトランジスタのＯＦＦ抵抗を前記第２および第４のトランジスタのＯＦＦ抵抗よりも小さな値に設定し、且つ前記ゲート回路に論理積回路又は論理積否定回路を使用し、発振回路の発振クロック信号が第１の論理のとき、前記第１および第４のトランジスタをＯＮさせると共に前記第２および第３のトランジスタをＯＦＦさせ、第２の論理のとき、前記第１および第４のトランジスタをＯＦＦさせると共に前記第２および第３のトランジスタをＯＮさせるようにしたことを特徴とする。
【発明の効果】
【０００８】
本発明の発振回路動作状態検出回路によれば、実際に発生するクロック信号によって動作させて発振回路の起動検出を行うので、電子機器の起動時に安定なクロック信号が生成されるまでの待機時間を必要最小限に短縮でき、電子機器の低消費電力化を実現できる。また、クロック信号が停止したときには直ちに発振回路の動作状態の検出が行われなくなるので、発振回路の動作停止も検出できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施例の発振回路動作状態検出回路の回路図である。
【図２】本発明の第２の実施例の発振回路動作状態検出回路の回路図である。
【図３】本発明の第３の実施例の発振回路動作状態検出回路の回路図である。
【図４】図１〜図４の発振回路動作状態検出回路の動作波形図である。
【発明を実施するための形態】
【００１０】
＜第１の実施例＞
図１に、本発明の第１の実施例の発振回路動作状態検出回路１０を示す。発振回路動作状態検出回路１０は、電位ＶＤＤの電源端子と電位ＶＳＳの電源端子（接地端子）の間にノードＮ１を共通接続点として直列接続されたＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１と、電位ＶＤＤの電源端子と電位ＶＳＳの電源端子の間にノードＮ２を共通接続点として直列接続されたＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２と、ノードＮ１，Ｎ２の間に接続された容量Ｃ１と、ノードＮ１，Ｎ２の電位が入力する論理和否定回路ＮＯＲ１と、トランジスタＭＰ１，ＭＮ１に直列接続された電流源Ｉ１と、トランジスタＭＰ２，ＭＮ２に直列接続された電流源Ｉ２とを備える。
【００１１】
トランジスタＭＰ１，ＭＮ１のゲートは非反転入力端子ＩＮに接続され、トランジスタＭＰ２，ＭＮ２のゲートは反転入力端子ＩＮＢに接続される。非反転入力端子ＩＮには発振回路（図示せず）の発振クロック信号が、反転入力端子ＩＮＢには同発振回路の発振クロック信号の反転信号が入力する。論理和否定回路ＮＯＲ１は、２つの入力信号が共に入力閾値電圧を超えない場合に出力はハイレベルとなり、入力信号のいずれか一方または双方が入力閾値電圧を超える場合に出力はローレベルとなる。ＯＵＴは発振回路動作状態の検出結果を出力する出力端子ＯＵＴである。電位ＶＳＳ側のトランジスタＭＮ１，ＭＮ２のＯＦＦ抵抗は、電位ＶＤＤ側のトランジスタＭＰ１，ＭＰ２のＯＦＦ抵抗よりも小さな値に設定されている。
【００１２】
さて、図４の時刻ｔ０では、発振回路は停止しており、非反転入力端子ＩＮにハイレベル、反転入力端子ＩＮＢにローレベルの信号が入力されているとすると、トランジスタＭＮ１，ＭＰ２はＯＮ状態、トランジスタＭＰ１，ＭＮ２はＯＦＦ状態となる。この時、電流源Ｉ２からトランジスタＭＰ２を経由して容量Ｃ１へ電荷が充電されてノードＮ２の電位が上昇し、ノードＮ１はトランジスタＭＮ１を経由し、容量Ｃ１の電荷が放電され電位ＶＳＳとなる。よって、ノードＮ２の電位が論理和否定回路ＮＯＲ１の入力閾値電圧を超えるため、出力端子ＯＵＴはローレベルとなる。
【００１３】
一方、発振回路の停止状態で、上記と逆に、非反転入力端子ＩＮにローレベル、反転入力端子ＩＮＢにハイレベルの信号が入力されている場合は、各トランジスタのＯＮ／ＯＦＦ状態が逆転し、電流源Ｉ１からトランジスタＭＰ１を経由して容量Ｃ１へ電荷が充電されてノードＮ１の電位が上昇し、ノードＮ２はトランジスタＭＮ２を経由し、容量Ｃ１の電荷が放電され電位ＶＳＳとなる。よって、ノードＮ１の電位が論理和否定回路ＮＯＲ１の入力閾値電圧を超えるため、出力端子ＯＵＴは同様にローレベルとなる。
【００１４】
以上により、発振回路が停止している場合には、その停止状態の如何にかかわらず、発振回路動作状態検出回路１０の出力端子ＯＵＴは常にローレベルとなる。
【００１５】
次に、図４の時刻ｔ１では、発振回路は発振を開始し、非反転入力端子ＩＮ及び反転入力端子ＩＮＢに、互いに反転した論理のクロック信号が入力される。この時、各ＭＯＳトランジスタのＯＮ／ＯＦＦ状態が交互に入れ替わり、時刻ｔ０で説明した容量Ｃ１への充放電がクロック信号の周期で繰り返される。
【００１６】
トランジスタＭＮ１，ＭＮ２のＯＦＦ抵抗は、トランジスタＭＰ１，ＭＰ２のＯＦＦ抵抗よりも小さな値に設定されているので、容量Ｃ１の充放電が交互に行われる時は、容量Ｃ１への蓄積電荷によるノードＮ１，Ｎ２の平均電位は、トランジスタＭＮ１，ＭＮ２のＯＦＦ抵抗が小さければ小さいほど、共に電位ＶＳＳに限りなく近ずき、論理和否定回路ＮＯＲ１の入力閾値電圧を超えることはなく、発振回路動作状態検出回路１０の出力端子ＯＵＴはハイレベルとなる。なお、電流源Ｉ１，Ｉ２の電流値は、同一が好ましいが、多少の違いはあっても良い。
【００１７】
なお、ノードＮ１，Ｎ２の電位は必ずしも電位ＶＳＳに近づける必要はなく、論理和否定回路ＮＯＲ１の入力閾値電圧よりも低い電圧となるように充放電の時定数を決めれば良い。また、論理和否定回路ＮＯＲ１の代わりに、論理回路ＯＲを用いても良い。
【００１８】
次に、図４の時刻ｔ２では、発振回路は再度停止し、非反転入力端子ＩＮ及び反転入力端子ＩＮＢは、ハイレベル又はローレベルの信号となる。この時も、時刻ｔ０と同様に、ノードＮ１，Ｎ２の一方の電位が上昇し、論理和否定回路ＮＯＲ１の入力闇値電圧を超えるので、発振回路動作状態検出回路１０の出力端子ＯＵＴはローレベルとなり、発振回路が動作停止したことを検出できる。
【００１９】
以上の動作により、発振回路を構成する素子のバラツキ、周囲温度、電源電圧などの環境条件により発振起動時間が変化しても、発振回路の動作状態に連動して確実に発振起動を検出できるため、従来のように待機状態を設定する必要はない。また、発振回路の動作停止状態も検出できる。
【００２０】
＜第２の実施例＞
図２に、本発明における第２の実施例の発振回路動作状態検出回路２０を示す。本実施例は、第１の実施例におけるＰＭＯＳトランジスタＭＰ１，ＭＰ２をＮＭＯＳトランジスタＭＮ３，ＭＮ４に置き換え、それぞれのゲート端子を反転入力端子ＩＮＢ、非反転入力端子ＩＮに接続したものである。この場合は、電位ＶＳＳ側のトランジスタＭＮ１，ＭＮ２のＯＦＦ抵抗を、電位ＶＤＤ側のトランジスタＭＮ３，ＭＮ４のＯＦＦ抵抗よりも小さな値に設定する。
【００２１】
一般に、ＭＯＳトランジスタの閾値電圧は、製造バラツキ、周囲温度、電源電圧などの環境条件によって変化する。また、半導体集積回路において、回路を、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのみで構成した場合には、各ＭＯＳトランジスタの閾値電圧の変化は同一方向で相対的となり、回路動作への影響は少ない。
【００２２】
よって、本実施例の発振回路動作状態検出回路２０は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを混載した第１の実施例の発振回路動作状態検出回路１０と比較して、製造バラツキ、周囲温度、電源電圧などの環境条件に対して、より安定な動作を実現できる。
【００２３】
なお、第２の実施例では、ＮＭＯＳトランジスタのみで構成しているが、ＰＭＯＳトランジスタのみの構成も可能であり、同様な効果が得られる。この場合も、電位ＶＳＳ側のトランジスタのＯＦＦ抵抗を、電位ＶＤＤ側のトランジスタのＯＦＦ抵抗よりも小さな値に設定する。
【００２４】
＜第３の実施例＞
図３に、本発明における第３の実施例の発振回路動作状態検出回路３０を示す。本実施例は、図２に示した第２の実施例において、ノードＮ１，Ｎ２と論理和否定回路ＮＯＲ１の入力側と間に、低域通過フィルタＬＰＦ１，ＬＰＦ２を挿入したものである。
【００２５】
第２の実施形態において、図４の時刻ｔ１から時刻ｔ２の期間、すなわち発振回路からクロック信号が供給されている期間は、ノードＮ１，Ｎ２は容量Ｃ１の充放電に伴う電位変動が生じる。特に図４の時刻ｔ１直後のノードＮ１は、電位変動を伴いながらハイレベルからローレベルへと遷移する。この遷移が論理和否定回路ＮＯＲ１の入力閾値電圧近辺となる時には、電位変動により論理和否定回路ＮＯＲ１の出力論理が振動する場合がある。
【００２６】
そこで、本実施例では、ノードＮ１，Ｎ２と論理和否定回路ＮＯＲ１の間に低域通過フィルタＬＰＦ１，ＬＰＦ２を挿入して、その変動を除去する。これにより、論理和否定回路ＮＯＲ１の入力閾値電圧付近での不安定な動作を回避することができる。
【００２７】
＜第４の実施例＞
なお、第１〜第３の実施例において、電位ＶＤＤ側のトランジスタ（ＭＰ１，ＭＰ２、あるいはＭＮ３，ＭＮ４）のＯＦＦ抵抗を、電位ＶＳＳ側のトランジスタ（ＭＮ１，ＭＮ２）のＯＦＦ抵抗よりも小さな値に設定すれば、容量Ｃ１への蓄積電荷によるノードＮ１，Ｎ２の平均電位は、電位ＶＤＤ側のトランジスタのＯＦＦ抵抗が小さければ小さいほど、共に電位ＶＤＤに限りなく上昇する。この場合には、論理和否定回路ＮＯＲ１の代わりに、論理積（ＡＮＤ）回路あるいは論理積否定（ＮＡＮＤ）回路を用いることで、第１〜第３の実施例と同様に発振回路の動作状態を検出することができる。
【符号の説明】
【００２８】
１０，２０，３０：発振回路動作状態検出回路
Ｉ１，Ｉ２：電流源
ＭＰ１，ＭＰ２：ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ４：ＮＭＯＳトランジスタ
Ｃ１：容量
ＮＯＲ１：論理和否定回路
Ｎ１，Ｎ２：ノード  ＩＮ：非反転入力端子  ＩＮＢ：反転入力端子  ＯＵＴ：出力端子  ＬＰＦ１，ＬＰＦ２：低域通過フィルタ
【図１】
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【図２】
2012009965.tif 000004
【図３】
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【図４】
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