(57)【要約】【課題】意図しない不純物による抵抗精度およびノイズ特性の低下を抑制した半導体抵抗素子を提供する。【解決手段】半導体抵抗素子１００は、Ｎ型拡散層２と、Ｐ型抵抗不純物領域４と、Ｎ型抵抗不純物層５と、Ｐ型高濃度不純物層７と、タングステンプラグコンタクト１２ａ、１２ｂと、Ｎ型高濃度不純物層６と、タングステンプラグコンタクト１２ｃとを備え、Ｎ型抵抗不純物層５の不純物濃度は、Ｐ型抵抗不純物領域４の不純物濃度よりも高くＰ型高濃度不純物層７の不純物濃度よりも低い。【選択図】図１Ｂ
2012009789.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内の表面側に形成された埋め込み不純物領域と、
前記埋め込み不純物領域内の前記半導体基板の表面側の一部に形成された第１導電型を有する抵抗不純物領域と、
前記抵抗不純物領域内の前記半導体基板の表面側の一部に形成された第２導電型を有する抵抗不純物層と、
前記抵抗不純物領域内の前記半導体基板の表面側の他の一部において、前記半導体基板の表面と平行な方向において前記抵抗不純物層と隣接するように形成された、第１導電型を有する第１コンタクト領域と、
前記第１コンタクト領域に接続された第１コンタクト配線と、
前記埋め込み不純物領域内の前記半導体基板の表面側の他の一部に形成された第２導電型を有する第２コンタクト領域と、
前記第２コンタクト領域に接続され、前記埋め込み不純物領域に所定の電位を印加するための第２コンタクト配線とを備え、
前記抵抗不純物層の不純物濃度は、前記抵抗不純物領域の不純物濃度よりも高く前記第１コンタクト領域の不純物濃度よりも低い
半導体抵抗素子。
【請求項２】
前記抵抗不純物層の厚さは、前記半導体基板の表面から前記第１コンタクト領域および前記抵抗不純物領域の境界までの最大距離よりも薄い
請求項１に記載の半導体抵抗素子。
【請求項３】
前記半導体抵抗素子は、さらに、前記抵抗不純物層に接続された第３コンタクト配線を備え、
前記抵抗不純物層は、第３コンタクト配線を介して所定電位に保持される
請求項１または２に記載の半導体抵抗素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板表面に設ける高精度な半導体抵抗素子に関するものである。
【背景技術】
【０００２】
従来、半導体基板内の表面側に不純物を導入して形成される半導体抵抗素子は、半導体集積回路の構成要素として、広く利用されている抵抗素子の一形態である。このような半導体抵抗素子は、拡散抵抗素子とも呼ばれる。
【０００３】
従来用いられている拡散抵抗素子の一例として、シリコン基板に形成された拡散抵抗素子が特許文献１、２に示されている。これらの文献では、分離されたＮ型抵抗不純物層内に、例えばボロンを注入してＰ型の抵抗素子が形成されている。
【０００４】
特許文献１に示されている拡散抵抗素子は、分離にＰＮ接合を用いているなどの違いはあるが、注入で形成された不純物層をそのまま抵抗素子として使用している。拡散抵抗素子の不純物の注入としては、不純物を単独に注入するよりは、生産性の面からＬＳＩ形成に用いられるウエルやソース／ドレインなどの注入と兼ねて形成されることが多い。
【０００５】
また、特許文献２に示されている拡散抵抗素子は、ゲート電極となる半導体膜上に酸化膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で堆積した後、レジストなどをマスクとして半導体層にイオン注入し、後に酸化膜をウエットエッチングで除去して形成されている。
【０００６】
半導体集積回路に使われる抵抗素子としては、上述の拡散抵抗素子以外にもポリシリコンを抵抗としたポリシリコン抵抗素子が知られている。ポリシリコン抵抗素子は拡散抵抗素子に比べて、高シート抵抗が得やすく、電界などによる外乱に強いという特徴を持っている。一方、拡散抵抗素子は単結晶を用いた抵抗であるためノイズが小さく、精度が高いという特徴を持っている。したがって、入出力回路、高精度アナログ回路などに拡散抵抗素子が使われることが多い。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭６０−１８９５０号公報
【特許文献２】特許３５０１２１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体抵抗素子の性能、特にアナログ回路への適用時に半導体抵抗素子に要求される性能として、抵抗値精度（ばらつき）、ノイズ特性が挙げられる。また、微細化されたプロセスでは、高シート抵抗化により拡散抵抗素子の面積を小さくする要望が強い。通常、拡散抵抗素子のサイズと抵抗精度、ノイズ性能はトレードオフの関係にある。
【０００９】
しかしながら、微細化されたプロセスにおいて、特にシート抵抗を増加させるために抵抗素子の不純物濃度を低減させた場合において、上記の拡散抵抗素子構造を使用すると、従来でも発生していた意図せず導入される拡散抵抗素子表面の不純物や欠陥の影響が相対的に大きくなりが、拡散抵抗素子の性能に影響を与えるという課題がある。特に、本来必要とされる抵抗精度やノイズ特性に与える影響が大きく、抵抗精度やノイズ特性が低下するという、無視できない課題が生じる。
【００１０】
意図しない不純物としては、特許文献２に開示されているように、レジスト構成材料であるカーボンが不純物イオン注入の際にノックオンで基板に打ち込まれたり、レジスト中にイオン注入された不純物がアッシング時に基板表面に残留して、アッシング時のエネルギーで基板に打ち込まれたりしていることが知られている。また、プラズマ処理中にプラズマダメージやチャージダメージにより基板表面に欠陥が生成されることが知られている。
【００１１】
上記課題に鑑み、本発明は、意図しない不純物による抵抗精度およびノイズ特性の低下を抑制した半導体抵抗素子を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明の一形態に係る半導体抵抗素子は、半導体基板内の表面側に形成された埋め込み不純物領域と、前記埋め込み不純物領域内の前記半導体基板の表面側の一部に形成された第１導電型を有する抵抗不純物領域と、前記抵抗不純物領域内の前記半導体基板の表面側の一部に形成された第２導電型を有する抵抗不純物層と、前記抵抗不純物領域内の前記半導体基板の表面側の他の一部において、前記半導体基板の表面と平行な方向で前記抵抗不純物層と隣接して形成された、第１導電型を有する第１コンタクト領域と、前記第１コンタクト領域に接続された第１コンタクト配線と、前記埋め込み不純物領域内の前記半導体基板の表面側の他の一部に形成された第２導電型を有する第２コンタクト領域と、前記第２コンタクト領域に接続され、前記埋め込み不純物領域に所定の電位を印加するための第２コンタクト配線とを備え、前記抵抗不純物層の不純物濃度は、前記抵抗不純物領域の不純物濃度よりも高く前記第１コンタクト領域の不純物濃度よりも低い。
【００１３】
この構成によれば、半導体抵抗素子の表面近傍に、その下部の不純物濃度よりも高い逆導電型の抵抗不純物層が形成されることになる。逆導電型の抵抗不純物層により、抵抗ばらつきの原因である基板表面の不純物または欠陥の影響を抑制（相殺）できる。これにより、意図しない不純物による抵抗精度やノイズ特性の低下を抑制することができる。また、抵抗素子の不純物層を狭く（浅く）できるため、シート抵抗値を増加させることができ、デバイス面積縮小を図ることができる。
【００１４】
ここで、前記抵抗不純物層の厚さは、前記半導体基板の表面から前記第１コンタクト領域および前記抵抗不純物領域の境界までの最大距離よりも薄いことが好ましい。
【００１５】
この構成によれば、第１コンタクト領域と抵抗不純物層による空乏層の影響が、第１コンタクト領域の下方に及ばないようになる。その結果、半導体抵抗素子の抵抗ばらつきへの影響を低減できる。
【００１６】
ここで、前記半導体抵抗素子は、さらに、前記抵抗不純物層に接続された第３コンタクト配線を備え、前記抵抗不純物層は、第３コンタクト配線を介して所定電位に保持されることが好ましい。
【００１７】
この構成によれば、第３コンタクト配線で表面不純物層の電位を保持すると配線などからの電界（外乱）を抑制でき、抵抗値ばらつきをさらに低減することができる。
【発明の効果】
【００１８】
本発明によると、意図しない不純物による抵抗精度およびノイズ特性の低下を抑制した半導体抵抗素子を提供することができる。
【図面の簡単な説明】
【００１９】
【図１Ａ】本発明の第１の実施形態に係る半導体抵抗素子の概略平面図である。
【図１Ｂ】図１Ａに示す半導体抵抗素子のＡ−Ａ’線に沿った断面図である。
【図２Ａ】図１Ｂに示す半導体抵抗素子の製造過程を示す断面図である。
【図２Ｂ】図１Ｂに示す半導体抵抗素子の製造過程を示す断面図である。
【図２Ｃ】図１Ｂに示す半導体抵抗素子の製造過程を示す断面図である。
【図２Ｄ】図１Ｂに示す半導体抵抗素子の製造過程を示す断面図である。
【図３Ａ】本発明の第２の実施形態に係る半導体抵抗素子の概略平面図である。
【図３Ｂ】図３Ａに示す半導体抵抗素子のＡ−Ａ’線に沿った断面図である。
【発明を実施するための形態】
【００２０】
（第１の実施形態）
以下、図面を参照しながら、本発明の第１の実施形態について詳細に説明する。なお、本発明について、以下の実施の形態および添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。
【００２１】
本実施形態に係る半導体抵抗素子は、半導体基板内の表面側に形成された埋め込み不純物領域と、埋め込み不純物領域内の半導体基板の表面側の一部に形成された第１導電型を有する抵抗不純物領域と、抵抗不純物領域内の半導体基板の表面側の一部に形成された第２導電型を有する抵抗不純物層と、抵抗不純物領域内の半導体基板の表面側の他の一部において、半導体基板の表面と平行な方向において抵抗不純物層と隣接するように形成された、第１導電型を有する第１コンタクト領域と、第１コンタクト領域に接続された第１コンタクト配線と、埋め込み不純物領域内の半導体基板の表面側の他の一部に形成された第２導電型を有する第２コンタクト領域と、第２コンタクト領域に接続され、埋め込み不純物領域に所定の電位を印加するための第２コンタクト配線とを備え、抵抗不純物層の不純物濃度は、抵抗不純物領域の不純物濃度よりも高く第１コンタクト領域の不純物濃度よりも低い。このような構成により、意図しない不純物による抵抗精度およびノイズ特性の低下を抑制した半導体抵抗素子を提供することができる。
【００２２】
図１Ａは、本発明の第１の実施形態に係る半導体抵抗素子１００の概略平面図、図１Ｂは、本発明の第１の実施形態に係る半導体抵抗素子１００のＡ−Ａ’線に沿った断面図である。また、図２Ａ〜図２Ｄは、本発明の第１の実施形態に係る半導体抵抗素子１００の製造方法を示す工程断面図である。
【００２３】
図１Ａおよび図１Ｂにおいて、半導体抵抗素子１００は、Ｐ型シリコン基板１と、Ｎ型拡散層２と、シャロートレンチ分離（以降、ＳＴＩと記述する）３と、Ｐ型抵抗不純物領域４と、Ｎ型抵抗不純物層５と、Ｎ型高濃度不純物層６と、Ｐ型高濃度不純物層７とを備えている。また、Ｎ型高濃度不純物層６およびＰ型高濃度不純物層７の表面には、シリサイド層９が形成され、寄生抵抗の低減を図っている。また、Ｎ型抵抗不純物層５の表面にシリサイド層が形成されるのを防止するために、Ｎ型抵抗不純物層５の表面には、膜厚約５０ｎｍのシリコン酸化膜からなるシリサイド形成保護酸化膜層８が形成されている。さらに、これらの上には、窒化膜１０と、酸化膜１１と、タングステンプラグコンタクト１２ａ、１２ｂ、１２ｃと、メタル配線１３ａ、１３ｂ、１３ｃとが形成されている。
【００２４】
ここで、Ｐ型シリコン基板１は本発明における半導体基板、Ｎ型拡散層２は埋め込み不純物領域、Ｐ型高濃度不純物層７は第１コンタクト領域、Ｎ型高濃度不純物層６は第２コンタクト領域に相当する。また、タングステンプラグコンタクト１２ａ、１２ｂは第１コンタクト配線、タングステンプラグコンタクト１２ｃは第２コンタクト配線に相当する。
【００２５】
以下、半導体抵抗素子１００の製造工程について説明する。
【００２６】
図２Ａに示すように、（００１）面を主面とするＰ型シリコン基板１の上部の表面に通常の半導体プロセスを用いて深さ約３００ｎｍのＳＴＩ３を形成する。なお、図２Ａでは、Ｐ型シリコン基板１の上部にＮ型拡散層２が形成されているが、ＳＴＩ３の形成時にはＮ型拡散層２はまだ形成されていない。ＳＴＩ３は、溝状のトレンチを形成した後、トレンチ内にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術を用いてシリコン酸化膜を埋め込んで形成する。
【００２７】
その後、Ｐ型シリコン基板１内に、リンをエネルギー１２００ｋｅＶ、ドーズ量３ｅ12ｃｍ-2で注入し、Ｎ型拡散層２を形成する。
【００２８】
次に、拡散抵抗となるＮP型抵抗不純物層４５を作成する領域を開口したレジストパターン（図示せず）を形成した後、ボロンを約４０ｋｅＶのエネルギーで、ドーズ量約５ｅ12ｃｍ-2注入し、拡散抵抗素子となるＰ型抵抗不純物領域４を形成する。
【００２９】
次に、図２Ｂに示すように、同じレジストパターンで砒素をエネルギー約３０ｋｅＶ、ドーズ量約６ｅ12ｃｍ-2で注入し、Ｐ型抵抗不純物領域４内のＰ型シリコン基板１の表面側に深さ約４０ｎｍのＮ型抵抗不純物層５を形成する。レジスト除去後、Ｎ型拡散層２の電位をとるためのＮ型高濃度不純物層６を形成する。レジストパターン（図示せず）を形成後、砒素をエネルギー約５０ｋｅＶ、ドーズ量約４ｅ15ｃｍ-2で注入し、不純物濃度が高いＮ型高濃度不純物層６を形成する。Ｎ型高濃度不純物層６は、Ｎ型拡散層２とタングステンプラグコンタクト１２ｃとの低抵抗コンタクトを実現するための構成である。
【００３０】
次に、図２Ｃに示すように、Ｐ型抵抗不純物領域４のコンタクトを形成するために、ボロンをエネルギー約３ｋｅＶ、４ｅ15ｃｍ-2で注入し、不純物濃度が高いＰ型高濃度不純物層７を形成する。このとき、Ｐ型高濃度不純物層７は、熱処理などにより最終的には深さ約１００ｎｍのＰ型高濃度不純物層７になる。
【００３１】
次に、シリコン酸化膜５０ｎｍを堆積後、Ｎ型抵抗不純物層５の上部のみシリコン酸化膜を残すように加工し、シリサイド形成保護酸化膜層８を形成する。その後、ＲＴＡ技術を用いて約１０００℃の短時間アニールを実施し、不純物を活性化させる。
【００３２】
次に、コバルト（Ｃｏ）を約１０ｎｍおよびＴｉＮを約１３ｎｍスパッタ法を用いて連続で堆積させた後、ＲＴＡ技術を用いて約４５０℃、６０秒の加熱を行い、Ｃｏシリサイド反応を起こさせる。その後、硫酸および過酸化水素水の混合液によりＣｏシリサイド反応が生じていないシリコン酸化膜上の金属Ｃｏを除去する。さらに、ＲＴＡ技術を用いて約７５０℃、３０秒の熱処理を行い安定なＣｏＳｉ2に相変化させ、シリサイド層９を形成する。
【００３３】
次に、デバイス特性安定化のためにＳｉＮからなる窒化膜１０を約３０ｎｍ堆積する。
【００３４】
これ以降は、通常の多層配線技術で容易に形成することが可能である。
【００３５】
図２Ｄに示すように、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）からなる酸化膜１１を約９００ｎｍ堆積し、ＣＭＰ技術を用いて平坦化する。その後、表面を安定化させるために酸化膜１１を約２００ｎｍ堆積する。このとき、酸化膜１１の厚さは、４００ｎｍ程度である。さらに、通常のフォトリソ技術、酸化膜ドライエッチ技術、タングステン（Ｗ）埋め込み技術を用いて、タングステンプラグコンタクト１２ａ、１２ｂ、１２ｃを形成する。その後、Ａｌ−Ｃｕ合金をスパッタし、通常のフォトリソ技術、メタルドライエッチ技術を用いてメタル配線１３ａ、１３ｂ、１３ｃを形成する。
【００３６】
Ｎ型拡散層２には、メタル配線１３ｃを通して例えば１．８Ｖの電位が与えられる。また、Ｐ型抵抗不純物領域４には、例えばメタル配線１３ｂを通してメタル配線１３ｃと同じく１．８Ｖの電位が与えられる。メタル配線１３ｂに与えられる電位は、ＰＮ接合が順方向になって電流が流れないように、メタル配線１３ｃの電位以下でなければならない。したがって、メタル配線１３ａには、メタル配線１３ｂの電位以下の電位を与えて電流を流す（抵抗を作る）ことが必要である。
【００３７】
本実施形態により、約５ｋΩ／ｃｍ2のシート抵抗をもった半導体抵抗素子１００が形成される。仮に、Ｎ型抵抗不純物層５を形成しない場合は、約４ｋΩ／ｃｍ2の半導体抵抗素子が形成されるため、Ｎ型抵抗不純物層５を形成することにより、約２５％のシート抵抗増加効果が得られ、同一の抵抗値を作る場合と比較して約２５％の面積低減が可能である。さらに、砒素をエネルギー約５０ｋｅＶ、ドーズ量約４ｅ15ｃｍ-2で注入したレジストを１００Ｗのバイアスを印加したアッシング設備によりレジストを除去して砒素を基板表面に打ち込んだ場合は、約２０−３０％の抵抗値ばらつきが発生していたのに対し、本実施形態では抵抗値ばらつきが約６％まで低減していることが確認されている。
【００３８】
本実施形態では、図１Ｂに示すようにＰ型高濃度不純物層７と抵抗素子表面のＮ型抵抗不純物層５は接触している。また、Ｎ型抵抗不純物層５の厚さは、Ｐ型シリコン基板１の表面からＰ型高濃度不純物層７およびＮ型抵抗不純物層５の境界までの最大距離よりも薄く形成している。具体的には、Ｐ型高濃度不純物層７の厚さを、Ｐ型シリコン基板１の表面から約１００ｎｍ、Ｎ型抵抗不純物層５の厚さを、Ｐ型シリコン基板１の表面から約４０ｎｍとなるように形成し、Ｐ型高濃度不純物層７の方を深く形成している。これにより、Ｐ型高濃度不純物層７とＮ型抵抗不純物層５による空乏層の影響が、Ｐ型高濃度不純物層７下部に及ばないようになる。その結果、半導体抵抗素子の抵抗ばらつきへの影響を低減できるように構造を考慮している。
【００３９】
また、Ｎ型抵抗不純物層５は拡散プロセス中に導入される余分な不純物および欠陥を相殺できる濃度に設定する必要がある。したがって、汚染または欠陥が多いプロセスでは必然的にＮ型抵抗不純物層５の濃度を増加させる必要がある。一方、Ｎ型抵抗不純物層５の濃度を増加させるとＰ型高濃度不純物層７との接触部での耐圧が低下する。その場合は、耐圧を確保するために、Ｎ型抵抗不純物層５とＰ型高濃度不純物層７のＰＮ接合部が高濃度にならないように濃度勾配をつけるため、Ｎ型抵抗不純物層５の領域をレジストマスクにて制限して注入する方法がある。
【００４０】
本実施形態では、ＣＭＯＳプロセスとの整合性を考慮して、Ｎ型拡散層２をトリプルウエル形成などに用いる条件と同等に設定しているが、半導体抵抗素子１００の耐圧などを考慮して独立して濃度を設定することは当業者にとって簡単である。また、ＮＰＮのバイポーラトランジスタを同一基板上にインテグレーションする場合は、Ｐ型抵抗不純物領域４をＮＰＮトタンジスタのベース層（Ｐ型不純物層）と兼ねることは可能である。また、Ｎ型高濃度不純物層６およびＰ型高濃度不純物層７は、ＣＭＯＳ形成時のソース／ドレイン注入と兼ねることが可能である。
【００４１】
なお、本実施形態では、半導体抵抗素子１００のみを説明したが、他のデバイスとインテグレーションするために抵抗まわりを分離する必要がある。このためには、従来技術であるＰＮ接合分離やディープトレンチ分離などを適用すればよい。
【００４２】
（第２の実施形態）
図３Ａは、第２の実施形態に係る半導体抵抗素子２００の概略平面図、図３Ｂは、図３Ａに示す半導体抵抗素子２００のＡ−Ａ’線に沿った断面図である。第１の実施形態と同様な箇所は、同一の番号を付与している。半導体抵抗素子２００の製造方法については、第１の実施形態で示した半導体抵抗素子１００と同一である。抵抗表面に形成するＮ型抵抗不純物層５の電位をとるために、Ｎ型抵抗不純物層５に接続するように、タングステンプラグコンタクト１２ｄとメタル配線１３ｄが配置されている。ここで、タングステンプラグコンタクト１２ｄは、本発明における第３コンタクト配線に相当する。
【００４３】
ただし、与える電位はＰＮ接合が逆方向で、接合耐圧を考慮した電位に設定する必要がある。そのため、メタル配線１３ｄの電位は、少なくともメタル配線１３ａまたは１３ｂの高い方の電位以上でなければならない。以上の構成により、半導体抵抗素子２００への外乱、例えばメタル配線からの電界、ノイズなど、が、Ｎ型抵抗不純物層５により遮断され、抵抗値が安定することになる。
【００４４】
なお、第２の実施形態におけるメタル配線１３ｄに接続されたタングステンプラグコンタクト１２ｄは、１列しか記載していないが、抵抗サイズ、つまり、Ｎ型抵抗不純物層５の大きさに依存してコンタクト数を増加させてもよい。メタル配線１３ａのように低抵抗なシリサイド層９へのコンタクトではないため、コンタクト数が多いほど外乱防止のシールド効果が高くなり、電位が安定する。これにより、抵抗値ばらつきも低減する効果がある。
【００４５】
なお、本発明は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【００４６】
例えば、上記した実施形態では、半導体の導電型について、抵抗不純物領域をＰ型、抵抗不純物層をＮ型としたが、これに限らずＰ型、Ｎ型いずれを設定してもよい。
【００４７】
また、半導体抵抗素子を形成するときの温度条件、ドーズ条件、層の厚さ等は、上記した実施形態に示した例に限らずその他の条件であってもよい。
【００４８】
また、本発明に係る半導体抵抗素子には、上記実施形態における任意の構成要素を組み合わせて実現される別の実施形態や、実施形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る半導体抵抗素子を備えた各種デバイスなども本発明に含まれる。例えば、本発明に係る半導体抵抗素子を備えた半導体集積回路も本発明に含まれる。
【産業上の利用可能性】
【００４９】
以上説明したように、本発明は、微細プロセスを用いた場合の高精度拡散抵抗の形成に有用であり、特に、半導体集積回路に設けられる半導体抵抗素子として有用である。
【符号の説明】
【００５０】
１  Ｐ型シリコン基板（半導体基板）
２  Ｎ型拡散層（埋め込み不純物領域）
３  シャロートレンチ分離
４  Ｐ型抵抗不純物領域（抵抗不純物領域）
５  Ｎ型抵抗不純物層（抵抗不純物層）
６  Ｎ型高濃度不純物層（第２コンタクト領域）
７  Ｐ型高濃度不純物層（第１コンタクト領域）
８  シリサイド形成保護酸化膜層
９  シリサイド層
１０  窒化膜
１１  酸化膜
１２ａ  タングステンプラグコンタクト（第１コンタクト配線）
１２ｂ  タングステンプラグコンタクト（第１コンタクト配線）
１２ｃ  タングステンプラグコンタクト（第２コンタクト配線）
１２ｄ  タングステンプラグコンタクト（第３コンタクト配線）
１３ａ、１３ｂ、１３ｃ、１３ｄ  メタル配線
１００、２００  半導体抵抗素子
【図１Ａ】
2012009789.tif 000003
【図１Ｂ】
2012009789.tif 000004
【図２Ａ】
2012009789.tif 000005
【図２Ｂ】
2012009789.tif 000006
【図２Ｃ】
2012009789.tif 000007
【図２Ｄ】
2012009789.tif 000008
【図３Ａ】
2012009789.tif 000009
【図３Ｂ】
2012009789.tif 000010