(57)【要約】      （修正有）【課題】構造が複雑な多層配線基板を用いずに、ＩＣとバイパスコンデンサを配線基板の同一面上に実装できるとともに、電磁雑音を低減できるプリント配線基板を実現する。【解決手段】第１面に半導体素子１とバイパスコンデンサ２が実装され、第２面に第１電源配線とＧＮＤパターンが形成されたプリント配線基板であって、半導体素子は、電源ピン１１とＧＮＤピン１２を有し、バイパスコンデンサの第１端子２１は、電源ピンと、第１スルーホール３１を介して第１電源配線５とに接続され、バイパスコンデンサの第２端子２２は、第２スルーホール３２に接続され、半導体素子のＧＮＤピンは、第３スルーホール３３を介してＧＮＤパターン４に接続されており、第２スルーホールを第１電源配線と半導体素子の間に形成することにより、ＧＮＤピンと第２スルーホールとの間に流れる電流が第１電源配線と交差しないように形成した。【選択図】図１
2012238724.tif 000002
【特許請求の範囲】
【請求項１】
第１面に半導体素子とバイパスコンデンサが実装され、第２面に第１電源配線とＧＮＤパターンが形成されたプリント配線基板であって、
前記半導体素子は、電源ピンとＧＮＤピンを有し、
前記プリント配線基板は、さらに、第１面に第１ＧＮＤ配線及び第２ＧＮＤ配線、並びに、第１スルーホール、第２スルーホール及び第３スルーホールを有しており、
前記バイパスコンデンサの第１端子は、前記電源ピンと、前記第１スルーホールを介して前記第１電源配線とに接続され、
前記バイパスコンデンサの第２端子は、前記第２スルーホールに接続され、
前記半導体素子の前記ＧＮＤピンは、第１面上の前記第１ＧＮＤ配線から前記第３スルーホールを介して前記ＧＮＤパターンに接続されており、
前記第２スルーホールを前記第１電源配線と前記半導体素子の間に形成することにより、前記ＧＮＤピンと前記第２スルーホールとの間に流れる電流が前記第１電源配線と交差しないように形成したことを特徴とするプリント配線基板。
【請求項２】
前記半導体素子と前記バイパスコンデンサとの間に形成される電流ループに重ならないように前記第１電源配線が配置されていることを特徴とする請求項１に記載のプリント配線基板。
【請求項３】
前記半導体素子と前記バイパスコンデンサとの間に形成される電流ループが最小となる位置に、前記バイパスコンデンサ、前記第２スルーホール、および前記第３スルーホールが配置されることを特徴とする請求項１に記載のプリント配線基板。
【請求項４】
前記第２スルーホールおよび前記第３スルーホールは、前記バイパスコンデンサの第１端子と前記電源ピンとを接続する第２電源配線と略平行になるように配置されていることを特徴とする請求項１に記載のプリント配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント配線基板に関し、特に給電系電磁雑音を低減するためのバイパスコンデンサの実装構造に関するものである。
【背景技術】
【０００２】
半導体素子の高速、高機能化に伴う、半導体素子に集積されるトランジスタ数の増加や、動作周波数の向上により、半導体素子の給電系端子から放射される放射ノイズやＥＭＩ（Electro-Magnetic Interference：電磁雑音）が増大している。
【０００３】
このため、半導体素子を実装するプリント配線基板は、電源パターンとＧＮＤ（グランド）パターンを広い面積で対向させて大きな容量結合を得るようにしたり、電源端子とＧＮＤ端子の間にバイパスコンデンサを挿入したり、電源線や信号線にローパスフィルタを入れるなどして、このような放射ノイズの対策を行なっている。例えば、バイパスコンデンサを使用した配線基板は、特許文献１や特許文献２に開示されている。
【０００４】
特許文献１は、絶縁基部を介して表面と裏面に印刷回路パターンを形成した２層プリント配線板の表面上に、４方向に配線された複数の印刷パターンに電子回路素子を実装するための印刷回路基板であって、図４に示すように、表面１０１ａに電子回路素子を実装する複数のランド１０２が配設され、表面１０１ａ及び裏面１０１ｂに接地パターン１０３が配設され、裏面１０１ｂに基幹電源パターン１０４が配設され、基幹電源パターン１０４から分岐して複数のランド１０２の一部に接続する、電源分岐パターン１０５が配設され、電源分岐パターン１０５と接地パターン１０３との間に、バイパスコンデンサが配設され、電源分岐パターン１０５は、バイパスコンデンサと電源分岐パターン１０５の接続部１０６を基準として、接続部１０６から電子回路と電源分岐パターン１０５を接続するランド１０２までのインダクタンスより、接続部１０６から電源分岐パターン１０５と基幹電源パターン１０４までのインダクタンスが大きくなるように形成されている。
【０００５】
上記の構成により、理想的なＴ型のローパスフィルタを形成し、電源系の高周波電流のループを小さくすることができ、電源ラインで発生する放射ノイズを小さくすることができる。
【０００６】
また、特許文献２のプリント配線基板は、図５に示すように、プリント配線基板２０１の電源層およびグランド層と接続された電源配線２１０とグランド引き出し配線２１１により半導体装置２０２に給電を行っており、半導体装置２０２の電源端子２０３は、電源配線２１０を経由してバイパスコンデンサ２０７に接続され、バイパスコンデンサ２０７の一端は電源層と接続されるビアホール２０５を介して電源層へ接続され、バイパスコンデンサ２０７の他端は、ビアホール２０６ｂを介してグランド層へ接続されている。また、半導体装置２０２のグランド端子２０４は、グランド引き出し配線２１１を経由してビアホール２０６ａを介してグランド層へ接続されている。
【０００７】
上記構成において、バイパスコンデンサ２０７と電源端子２０３とを接続する電源配線２１０と、グランド層と接続されるビアホール２０６ａおよびビアホール２０６ｂとが同一直線状に配置されることにより、電源電流２０８とグランド電流２０９とが密結合状態で流れるため、給電系の低インピーダンス化と電磁雑音の低減を実現することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３６１０１２７号公報（平成９年２月２５日公開）
【特許文献２】特開２０１０−９８１６２号公報（平成２２年４月３０日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１や特許文献２に開示されている従来のプリント配線基板は下記のような問題があった。
【００１０】
特許文献１は電源系の高周波電流のループを小さくするため、ＩＣの裏側にバイパスコンデンサを実装する構造となっており、基板の表面と裏面にＩＣとバイパスコンデンサを分けて実装する作業の複雑化と、プリント配線基板の厚さが増加する問題があった。
【００１１】
特許文献２は、プリント配線基板２０１として、電源層とグランド層を異なる層構造として多層配線基板を用いることにより、上記の構成を達成するものであり、したがって基板の構造が複雑になるという問題があった。
【００１２】
したがって、本発明は上記の問題に鑑みてなされたものであり、構造が複雑な多層配線基板を用いずに、ＩＣとバイパスコンデンサを配線基板の同一面上に実装できるとともに、電磁雑音を低減できるプリント配線基板を実現することである。
【課題を解決するための手段】
【００１３】
第１面に半導体素子とバイパスコンデンサが実装され、第２面に第１電源配線とＧＮＤパターンが形成されたプリント配線基板であって、半導体素子は、電源ピンとＧＮＤピンを有し、プリント配線基板は、さらに、第１面に第１ＧＮＤ配線及び第２ＧＮＤ配線、並びに、第１スルーホール、第２スルーホール及び第３スルーホールを有しており、バイパスコンデンサの第１端子は、電源ピンと、第１スルーホールを介して第１電源配線とに接続され、バイパスコンデンサの第２端子は、第２スルーホールに接続され、半導体素子のＧＮＤピンは、第１面上の第１ＧＮＤ配線から第３スルーホールを介してＧＮＤパターンに接続されており、第２スルーホールを第１電源配線と半導体素子の間に形成することにより、ＧＮＤピンと第２スルーホールとの間に流れる電流が第１電源配線と交差しないように形成したことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、構造が複雑な多層配線基板を用いずに、ＩＣとバイパスコンデンサを配線基板の同一面上に実装できるとともに、電磁雑音を低減できるプリント配線基板を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態のプリント配線基板であり、（ａ）は表面側を示す平面図であり、（ｂ）は裏面側を示す透視平面図であり、（ｃ）は表面側と裏面側を重ねて示した透視平面図である。
【図２】本発明の一実施形態のプリント配線基板を近傍磁界解析した結果であり、（ａ）は表面側を示す電流分布図であり、（ｂ）は裏面側を示す電流分布図である。
【図３】本発明の一実施形態のプリント配線基板の表面側と裏面側を重ねて示した透視平面図である。
【図４】特許文献１のプリント配線基板であり、（ａ）は表面側を示す平面図であり、（ｂ）は裏面側を示す透視平面図である。
【図５】特許文献２のプリント配線基板の構成を示す平面図である。
【発明を実施するための形態】
【００１６】
以下、図１から図３を参照して本発明の実施例を詳細に説明する。
【実施例１】
【００１７】
図１は、本発明の一実施形態のプリント配線基板であり、（ａ）は表面側を示す平面図であり、（ｂ）は裏面側を示す透視平面図であり、（ｃ）は表面側と裏面側を重ねて示した透視平面図である。すなわち、本発明のプリント配線基板は、絶縁基部の表面と裏面にそれぞれパターンが形成され、多層プリント配線基板よりも構造が簡単な２層プリント配線基板を用いている。
【００１８】
プリント配線基板の第１面とする表面側は、図１（ａ）のように、半導体素子１とバイパスコンデンサ２が実装される実装領域３が設けられており、第２面とする裏面側は、図１（ｂ）のように、第２面の多くの面積を占めるＧＮＤパターン４と、ＧＮＤパターン４と絶縁分離されて第１電源配線５が形成されている。また、実装領域３の周囲は外部からの放射ノイズの混入を防止するため導電性のＧＮＤパターン６で覆われている。
【００１９】
半導体素子１は、周囲に給電用の電源ピン１１とＧＮＤピン１２を含む複数の接続ピンを有しており、電源ピン１１が第２電源配線１３に接続され、ＧＮＤピン１２が第１ＧＮＤ配線１４に接続されている。
【００２０】
バイパスコンデンサ２は、半導体素子１の電源ピン１１の近傍に配置され、バイパスコンデンサ２の第１端子２１が電源ピン１１と第２電源配線１３で接続され、バイパスコンデンサ２の第２端子２２が第２ＧＮＤ配線１５に接続されている。
【００２１】
さらに、プリント配線基板の第１面と第２面は、図１（ｃ）のように、第１面の第２電源配線１３と第２面の第１電源配線５が、バイパスコンデンサ２の第１端子２１の近傍に配置された第１スルーホール３１を介して接続されている。
【００２２】
また、第１面の第２ＧＮＤ配線１５と第２面のＧＮＤパターン４が、基板面内の第１電源配線５と半導体素子１の間に配置された第２スルーホール３２を介して接続され、第１面の第１ＧＮＤ配線１４と第２面のＧＮＤパターン４が、第２スルーホール３２とＧＮＤピン１２の間に配置された第３スルーホール３３を介して接続されている。
【００２３】
上記の構成において、第２スルーホール３２が基板面内の第１電源配線５と半導体素子１の間に配置されることにより、ＧＮＤピン１２と第２スルーホール３２の間に流れるＧＮＤ電流４１の経路が第１電源配線５と交差することなく略直線上に形成されるため、半導体素子１とバイパスコンデンサ２間の電流ループが小さくなり、半導体素子１の給電系から発生する電磁雑音を低減することができる。
【００２４】
また、第１スルーホール３１、第２スルーホール３２、第３スルーホール３３は、上記の範囲内で配置を調整することが可能である。例えば、半導体素子１のＧＮＤピン１２とバイパスコンデンサ２の第２端子２２との間に流れるＧＮＤ電流４１の経路と、半導体素子１の電源ピン１１とバイパスコンデンサ２の第１端子２１との間に流れる電源電流４２の経路とが略平行となるように、第１スルーホール３１、第２スルーホール３２、第３スルーホール３３を配置することにより、ＧＮＤ電流４１と電源電流４２との未結合電流が減少し、給電系インピーダンスを低減させることができる。
【００２５】
図２は、本発明のプリント配線基板を近傍磁界解析した結果であり、図１と同じ部分を示す個所には同じ符号を付記しており、図中で白く見える部分が磁界成分の強い部分を示している。図２（ａ）は基板の表面側を示し、図２（ｂ）は基板の裏面側を示している。
【００２６】
本発明のプリント配線基板は、図２（ａ）に示すように、電源ピン１１とバイパスコンデンサ２との間に流れる電源電流４２と、図２（ｂ）に示すように、グランドパターン４に設けられた第２スルーホール３２と第３スルーホール３３との間に流れるＧＮＤ電流４１が、第１電源配線５を迂回せずに最短経路で流れることが判る。
【実施例２】
【００２７】
図３（ａ）から図３（ｃ）は、実施例２のプリント配線基板の表面側と裏面側を重ねて示した透視平面図である。実施例２のプリント配線基板は、第１スルーホール３１、第２スルーホール３２、第３スルーホール３３、バイパスコンデンサ２の配置を変更したものであり、他の構成については実施例１と同じであるため詳細な説明は省略する。
【００２８】
図３（ａ）は、第１スルーホール３１を第１電源配線５の外側に配置した構成である。図３（ａ）の構成は、第１電源配線５が半導体素子１とバイパスコンデンサ２の間の電流ループに重なるためノイズ抑制の効果は下がるが、第１スルーホール３１と第２スルーホール３２の間に第１電源配線５を収めることができるので、裏面側の回路面積を小さくまとめることができる。
【００２９】
図３（ｂ）は、バイパスコンデンサ２の短手方向の両側に第１スルーホール３１と第２スルーホール３２を配置した構成である。図３（ｂ）の構成は、バイパスコンデンサ２と第２スルーホール３２を半導体素子１に近づけて配置できるため、半導体素子１とバイパスコンデンサ２の間の電流ループを小さくすることができる。また、表面側の実装領域３を小さくすることができるので、プリント配線基板を小型化することができる。
【００３０】
図３（ｃ）は、バイパスコンデンサ２の長手方向の両側に第１スルーホール３１と第２スルーホール３２を配置した構成である。図３（ｃ）の構成は、第１電源配線５を半導体素子１に近づけて配置できるため、裏面側の回路面積や表面側の実装領域３を小さくすることができ、プリント配線基板をさらに小型化することができる。
【００３１】
なお、実施例１や実施例２の他の構成として、半導体素子１のＧＮＤピン１２の位置が電源ピン１１と同じ辺部や、別の上辺部、下辺部に設けられている場合であっても、第３スルーホール３３が第２スルーホール３２とＧＮＤピン１２との間の面内位置に配置されることにより、半導体素子１のＧＮＤピン１２とバイパスコンデンサ２の第２端子２２との間に流れるＧＮＤ電流４１の経路が、第１電源配線５を迂回することなく最短経路となり、半導体素子１とバイパスコンデンサ２の間の電流ループを最小とすることができ、放射ノイズを抑えることができる。
【００３２】
また、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、実施形態に開示された技術的手段を組合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【００３３】
例えば、各実施例において、半導体素子１に対してバイパスコンデンサ２を１個実装する例を示したが、半導体素子１が複数の電源ピン１１を有するときは、各電源ピン１１のそれぞれにバイパスコンデンサ２を配置して本発明を適用することが可能である。
【符号の説明】
【００３４】
１  半導体素子
２  コンデンサ
３  実装領域
４  ＧＮＤパターン（裏面側）
５  第１電源配線
６  ＧＮＤパターン（表面側）
１１  電源ピン
１２  ＧＮＤピン
１３  第２電源配線
１４  第1ＧＮＤ配線
１５  第２ＧＮＤ配線
２１  第１端子
２２  第２端子
３１  第１スルーホール
３２  第２スルーホール
３３  第３スルーホール
４１  ＧＮＤ電流
４２  電源電流
【図１】
2012238724.tif 000003
【図２】
2012238724.tif 000004
【図３】
2012238724.tif 000005
【図４】
2012238724.tif 000006
【図５】
2012238724.tif 000007