(57)【要約】【課題】  シリコン基板を貫通するビアホールの形成時におけるノッチの発生を抑制することができ、製造歩留まり及び信頼性の向上をはかる。【解決手段】  シリコン基板貫通電極を有する半導体装置の製造方法であって、表面側に機能素子と配線層１５が形成され、且つ配線層１５の下層にエッチング停止層１２を有するシリコン基板１０の表面側に支持基板３０を取着した後、基板１０の裏面側を研削して厚みを減少させる。次いで、基板１０の裏面側に、ビアホール用開口及び該開口よりも小径のダミーホール用開口を有するマスクを形成した後、基板１０の裏面側からエッチングすることにより、配線層１５の一部に達するビアホール４２を形成すると共に、基板１０の途中までダミーホール４３を形成する。次いで、ビアホール４２の側面に絶縁膜４４を形成した後、ビアホール４２内に配線材料を形成する。【選択図】      図７
2012256639.tif 000002
【特許請求の範囲】
【請求項１】
表面側に機能素子と配線層が形成され、且つ配線層の下層にエッチング停止層を有するシリコン基板の表面側に支持基板を取着する工程と、
前記支持基板に取着された前記シリコン基板の裏面側を研削して該シリコン基板の厚みを減少させる工程と、
前記厚みが減少された前記基板の裏面側に、前記配線層の一部とコンタクトする貫通電極形成のためのビアホール用の開口と、該開口よりも径の小さいダミーホール用の開口とを有するマスクを形成する工程と、
前記基板の裏面側から前記マスクの開口に露出した部分をエッチングすることにより、前記配線層の一部に達するビアホールを形成すると共に、前記基板の途中までダミーホールを形成する工程と、
前記ビアホールの側面に絶縁膜を形成する工程と、
前記絶縁膜が形成された前記ビアホール内に配線材料を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ビアホール及び前記ダミーホールを形成する工程として、反応ガスを用いた反応性イオンエッチング法で前記シリコン基板をビアホール部分で前記エッチング停止層に達するまで選択エッチングした後、前記反応ガスを変えて前記エッチング停止層を選択エッチングすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記エッチング停止層は、前記基板の表面部に設けたシリコン酸化膜からなるゲート絶縁膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ダミーホールは、前記基板貫通のためのビアホールの開口径の１／２以下の開口径を有することを特徴とする請求項１〜３の何れかに記載の半導体装置の製造方法。
【請求項５】
表面側に機能素子と配線層が形成され、且つ配線層の一部に対向する表面領域にIII族元素のイオン注入領域が形成されたシリコン基板の表面側に支持基板を取着する工程と、
前記支持基板に取着された前記シリコン基板の裏面側を研削して該シリコン基板の厚みを減少させる工程と、
前記厚みが減少された前記シリコン基板を、前記イオン注入領域の一部を含む領域で該基板の裏面側から選択エッチングすることにより、前記配線層の一部とコンタクトする貫通電極形成のためのビアホールを形成する工程と、
前記ビアホールの側面に絶縁膜を形成する工程と、
前記絶縁膜が形成された前記ビアホール内に配線材料を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記イオン注入層を形成するためのイオンとしてＢを用いたことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
表面の少なくとも一部にエッチング停止層が形成されたシリコン基板の表面側に支持基板を取着する工程と、
前記シリコン基板を裏面側から選択エッチングして、前記エッチング停止層に達する第１のホール、及びホールの開口よりも径が小さく前記エッチング停止層に達しない第２のホールを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
表面の少なくとも一部に III族元素のイオン注入層が形成され、該イオン注入層上にエッチング停止層が形成されたシリコン基板の表面側に支持基板を取着する工程と、
前記シリコン基板を裏面側から選択エッチングして、前記エッチング停止層に達するホールを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、シリコン基板貫通電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度の向上をはかるために、シリコン基板貫通電極を用いて配線を形成する３次元実装技術が注目されている。この技術では、表面側に素子を作製したシリコン基板の裏面側を研削した後、基板を裏面側からＲＩＥ（Reactive Ion Etching）でエッチングすることにより、基板を貫通するビアホール（ＴＳＶ：Through Si Via）を形成する。ここで、ＲＩＥに用いる条件は、高いエッチレートを得るために反応性ガスとしてＦの比率が高いものにする。そして、ビアホールの側壁にＣＶＤ（Chemical Vapor Deposition）によって絶縁膜を形成した後、ビアホール内に配線金属を埋め込み形成する。配線金属の形成としては、Ｃｕシード層をスパッタで形成した後に、Ｃｕをメッキする。
【０００３】
しかし、この種の方法にあっては、次のような問題があった。即ち、シリコン基板は研削工程を経ているために厚さのばらつきを有しており、そのバラツキを吸収するために前述のＲＩＥ工程では充分なオーバーエッチングを行う必要がある。このため、シリコン基板の厚さが薄い場所に配置されたビアホールにおいては、過剰なオーバーエッチングによりビアホールの底部にノッチが発生する。
【０００４】
ビアホールの底部にノッチが存在すると、ノッチ部分においてのＣＶＤ絶縁膜、更にはＣｕシード層のカバーレッジが悪くなる。ＣＶＤ絶縁膜のカバーレッジが悪くなると十分な絶縁が確保できなくなり、Ｃｕシード層のカバーレッジが悪くなるとメッキが不十分となり、ボイドや膜剥がれの原因となる。
【０００５】
なお、ビアホール加工のＲＩＥに関するノッチ発生のメカニズムは、エッチングストップ層である絶縁膜にエッチングが到達した時に、ＦやＢｒを代表とするハロゲンガスとＳｉとの反応生成物が減少することによる、不十分な側壁保護が考えられる。ビアホールの底部において十分に側壁保護がなされないと、過剰なオーバーエッチングがかかることになり、ラジカルによりビアホール底部の横方向のエッチングが進み、その結果ノッチが発生すると考えられる。
【０００６】
ＲＩＥ工程においては、ビアホールが確実にシリコン基板を貫通する必要があり、研削後の基板の厚さバラツキを考慮すると、マージン確保のためにもオーバーエッチング量を減らすのは現実的ではない。従って、ビアホール底部のノッチ低減は実現が困難である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２１３５２号公報
【特許文献２】特開２０１０−１１４３５２号公報
【特許文献３】特開２００５−２０３４９６号公報
【特許文献４】特開２００７−２８１２８９号公報
【特許文献５】特開平８−２７４０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
発明が実施しようとする課題は、シリコン基板を貫通するビアホールの形成時におけるノッチの発生を抑制することができ、製造歩留まりの向上に寄与し得る半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
実施形態によれば、シリコン基板貫通電極を有する半導体装置の製造方法であって、表面側に機能素子と配線層が形成され、且つ配線層の下層にエッチング停止層を有するシリコン基板の表面側に支持基板を取着する工程と、前記支持基板に取着された前記シリコン基板の裏面側を研削して該シリコン基板の厚みを減少させる工程と、前記厚みが減少された前記基板の裏面側に、前記配線層の一部とコンタクトする貫通電極形成のためのビアホール用の開口と、該開口よりも径の小さいダミーホール用の開口とを有するマスクを形成する工程と、前記基板の裏面側から前記マスクの開口に露出した部分をエッチングすることにより、前記配線層の一部に達するビアホールを形成すると共に、前記基板の途中までダミーホールを形成する工程と、前記ビアホールの側面に絶縁膜を形成する工程と、前記絶縁膜が形成された前記ビアホール内に配線材料を形成する工程と、を含むことを特徴とする。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】ノッチの発生メカニズムを説明するための断面図。
【図９】ビアホールの径とエッチング深さとの関係を示す特性図。
【図１０】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１３】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１１】
以下、実施の形態について、図面を参照して説明する。
【００１２】
（第１の実施形態）
図１〜図７は、第１の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図２〜図５では、配線層の途中から上層を省略して示している。
【００１３】
まず、図１に示すように、表面側にＭＯＳＦＥＴ等からなる機能素子と配線層が形成されたシリコン基板１０を用い、基板１０の表面側を接着剤２０によりガラス等の支持基板３０に接着する。
【００１４】
ここで、図中の１１は素子分離のためのＳＴＩ（shallow Trench Isolation）領域、１２は熱酸化膜等からなるゲート絶縁膜、１３はポリＳｉ等からなるゲート電極、１４ａ，１４ｂ，１４ｃはシリコン酸化膜等からなる層間絶縁膜、１５ａ，１５ｂ，１５ｃはＣｕやＡｌ等からなる配線層、１６はＴＥＯＳ等の保護絶縁膜、１７はＳｉＮからなる中間絶縁膜、１８はポリイミド等の平坦化用絶縁膜、１９は表面バンプ、８０は接続電極を示している。
【００１５】
ＳＴＩ領域１１はＣＶＤ酸化膜等からなるものである。ゲート電極１３は、基板１０上にゲート絶縁膜１２を介して形成されている。そして、ゲート電極１３を挟んで基板１０の表面部にソース／ドレイン領域（図示せず）を形成することによりＭＯＳＦＥＴが構成されている。
【００１６】
第１配線層１５ａは第１層間絶縁膜１４ａ上に形成され、基板１０内のソース／ドレイン領域に接続されている。そして、ビアホールを形成すべき領域に位置する配線層１５ａが接続電極８０として機能するようになっている。
【００１７】
第２配線層１５ｂは第２層間絶縁膜１４ｂ上に形成され、第１配線層１５ａと接続されている。第３配線層１５ｃは第３層間絶縁膜１４ｃ上に形成され、第２配線層１５ｂと接続されている。第３配線層１５ｃ及び第３層間絶縁膜１４ｃ上には絶縁膜１６，１７，１８が形成されている。そして、絶縁膜１６，１７，１８にコンタクト穴が設けられ、このコンタクト穴を埋め込むようにＣｕ等からなる表面バンプ１９が設けられている。
【００１８】
なお、図には示さないが、配線層１５ａ，１５ｂ，１５ｃは、ＴｉＮ等のバリア層を介して設けるようにしても良い。また、基板１０の表面側に形成する機能素子は、ＣＭＯＳセンサやＣＣＤセンサ等の固体撮像素子を形成したものであっても良いし、半導体メモリを形成したものであっても良い。固体撮像素子の場合、表面バンプを利用することにより基板の裏面側から配線接続することができる。半導体メモリの場合は、ビアホールに形成する基板貫通電極を利用することにより、複数のメモリを積層して記憶容量の増大をはかることができる。
【００１９】
このように、基板表面側に形成する機能素子は何ら限定されるものではなく、各種の素子を用いることができる。さらに、基板表面側の機能素子及び配線層の製造工程も何ら限定されるものではない。
【００２０】
次に、図２に示すように、シリコン基板１０の裏面側を研削して厚さ数十μｍまで薄くする。具体的には、基板１０の裏面をグラインダー等で研削した後に、仕上げのためにＣＭＰで研磨すればよい。
【００２１】
次に、図３に示すように、基板１０の裏面側にＲＩＥのマスクを形成する。具体的には、基板１０の裏面側にレジスト４１を形成した後、リソグラフィ技術により、ビアホール用の開口及び該開口よりも径の小さいダミーホール用の開口を設ける。ビアホール用の開口は、接続電極８０に対応する位置に設ける。このレジスト４１を用いて、ＲＩＥにより基板１０を選択エッチングすることにより、ビアホール４２とダミーホール４３を形成する。このとき、ビアホール部分でゲート絶縁膜１２又は層間絶縁膜１４ａが完全に露出するまでオーバーエッチングする。これは、ビアホール４２を複数個設けるため、ばらつきを考慮してオーバーエッチングが必要となるためである。一方、ダミーホール４３は開口径が小さいのでエッチング速度が遅く、ビアホール４２の部分でオーバーエッチングを行ってもエッチング深さは基板１０の途中までとなる。
【００２２】
ＲＩＥに用いる反応ガスとしては、ゲート絶縁膜１２及び層間絶縁膜１４ａのシリコン酸化膜に対してＳｉの十分な選択比を得るためにＳＦ6 ，Ｏ2 ，ＨＢｒ等の混合ガスを用いればよい。
【００２３】
ここで、ビアホール形成のためのＲＩＥによる問題点を図８（ａ）〜（ｃ）を参照して説明する。
【００２４】
先の反応ガスを用いたエッチングでは、図８（ａ）に示すように、Ｓｉが異方的にエッチングされる。このとき、ＳｉのエッチングによりＳｉＦ4 やＳｉＢｒ4 等が生成され、これら及びその酸化物がエッチング側壁に付着することになる。即ち、エッチングの進行と同時にビアホール４２の側壁に前述の付着物による保護膜５１が形成されることになる。これにより、ビアホール４２の側壁がラジカルによってエッチングされることがなくなり、エッチングが深さ方向のみに進むことになる。
【００２５】
エッチングが進行して、図８（ｂ）に示すようにシリコン酸化膜からなるゲート絶縁膜１２又は層間絶縁膜１４ａに達すると、Ｓｉの消費がなくなるためにＳｉＦ4 やＳｉＢｒ4 等は生成されない。この状態で更にオーバーエッチングを続けると、図８（ｃ）に図８（ｂ）の拡大図を示すように、側壁の保護膜５１が形成されなくなることから、ラジカルによるビアホール底部の横方向のエッチングが進行し、ビアホール４２の底部にノッチ５２が発生する。
【００２６】
このようなノッチ５２が生じると、後述する側壁保護のためのＣＶＤ酸化膜４４やＣｕシード層４６のカバーレッジが悪くなり、十分な絶縁性が確保できなかったり、メッキが不十分になったりする。また、ノッチ５２の部分に膜が形成されずに、いわゆる“す”が発生することもある。
【００２７】
これに対し本実施形態では、ビアホール部分をオーバーエッチングしている間に、ダミーホール部分ではＳｉのエッチングが進行するため、ハロゲン系ガスとＳｉとの反応生成物であるＳｉＦ4 やＳｉＢｒ4 等及びその酸化物が生成され、これがビアホール部分の側壁にも付着することになる。従って、ビアホール４２がゲート絶縁膜１２又は層間絶縁膜１４ａに達した後にエッチングを続けても、ビアホール４２の側壁をラジカルから保護することができ、ノッチ５２の発生を抑制することができる。
【００２８】
Ｓｉのエッチングにおいては、穴径が小さくなるにつれて（アスペクト比が大きくなるにつれて）エッチレートが低減する、いわゆるμローディング効果があるため、ダミーホール４３は本来のビアホール４２よりも穴の開口径が小さく設けられているためエッチレートが低い。前記図３のように、ビアホール４２もダミーホール４３も加工は同時に行われるため、本来のビアホール４２がゲート絶縁膜１２又は層間絶縁膜１４ａに到達しても、穴径の小さなダミーホール４３は、シリコン基板１０を貫通することは無くハロゲン系ガスとシリコンとの反応生成物を供給し続ける。これにより、本来のビアホール４２へもハロゲン系ガスとシリコンとの反応生成物が供給されるため、本来のビアホール４２の底部の側壁は保護され、過剰なオーバーエッチングに対してもノッチの発生が低減される。
【００２９】
図９は、ビアホール４２の径とエッチング深さとの関係を示す特性図である。ＳＦ6 ，Ｏ2 ，ＨＢｒ等の混合ガスを用いたＲＩＥで一定時間エッチングしたときに、径の異なる複数のビアホールの深さがどのように変化しているかを示している。図９から分かるように、ビアホール４２の径が大きくなるに伴いエッチング深さが大きくなっている。
【００３０】
ビアホール４２のオーバーエッチングでもダミーホール４３がゲート絶縁膜１２及び層間絶縁膜１４ａに達しない条件としては、例えば次のように計算すればよい。ビアホール４２としてφ１０μｍ、深さ４０μｍ貫通を想定し、このビアホール４２でオーバーエッチング２０％とすると、ビアホール４２として４０＋８＝４８μｍ分をエッチングする時にダミーホール４３は深さ４０μｍ（Ｓｉ厚さのバラツキ含めると３６μｍ以下）の深さであればよい。このときのダミーホール４３に関するエッチングレートは、３６／４８＝３／４以下となる。
【００３１】
また、ダミーホール４３から供給される生成物の量がエッチングされる体積で決まると仮定すると、本来のビアホール４２の単位時間当たりのエッチング体積の１／１０程度の体積がダミーホール４３においてエッチングされれば、ノッチ抑制に効果があるといえる。従って、ビアホール４２が複数個あってもビアホール４２と同じ数のダミーホール４３を形成する必要はなく、ダミーホール４３は１つ又はビアホール４２よりも少ない個数で十分である。
【００３２】
以上の点を踏まえると、図９から、φ１０μｍをビアホール４２の狙い寸法に選べば、ダミーホール４３の径としてφ４μｍ以下が望ましいことになる。但し、上記の条件は十分すぎるほどの余裕を見たものであり、実際にはダミーホールの径としてφ５μｍ以下が望ましいことになる。即ち、ダミーホール４３の径をビアホールの径の１／２以下にすればよい。
【００３３】
次に、図４に示すように、ビアホール部分の底部に露出したゲート絶縁膜１２及び層間絶縁膜１４ａをエッチングする。このエッチングは、ＲＩＥのための反応ガスを変更すればよい。即ち、シリコン酸化膜のエッチングに際してＳｉに対して十分な選択比が得られる、ＣＦ4 やＣＨＦ3 等を用いればよい。
【００３４】
次に、図５に示すように、レジスト４１を除去し、ＣＶＤによりシリコン酸化膜を形成した後に、エッチバックすることにより、ホール側面に酸化膜４４を残す。このとき、基板１０の裏面にも酸化膜４４が残ることになる。即ち、ＣＶＤで酸化膜を２．５μｍ堆積したときに、ビアホール４２の底部では１μｍ程度となり、底部の酸化膜を除去するためのエッチバックを行うと、ホール側面と共に基板１０の裏面に酸化膜４４が残ることになる。
【００３５】
次に、図６に示すように、基板１０の裏面側にスパッタによりＴｉＮ等のバリア層４６、Ｃｕシード層４７を形成する。続いて、基板１０の裏面側にマスクとしてのレジスト４５を形成した後に、リソグラフィによりビアホール４２を内包する開口を設ける。そして、メッキによりＣｕを形成することにより、基板貫通電極４８を形成する。
【００３６】
次に、図７に示すように、レジスト４５を除去した後にバリア層４６及びＣｕシード層４７を除去することにより、半導体装置が完成することになる。
【００３７】
このように本実施形態によれば、シリコン基板１０を貫通するビアホール４２と共に基板１０を貫通しないダミーホール４３を設けることにより、ビアホール４２の形成時におけるノッチ５２の発生を抑制することができ、製造歩留まりの向上をはかることができる。また、ビアホール形成用のマスクにダミーホール形成用の開口を形成しておくだけでよいので、ダミーホール４３を形成するために工程が増えることもない。
【００３８】
（第２の実施形態）
図１０〜図１４は、第２の実施形態に係わる半導体装置の製造工程を示す断面図である。なお、図１１，１２では、配線層の途中から上層を省略して示している。また、図１〜図７と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３９】
本実施形態が先に説明した第１の実施形態と異なる点は、ダミーホールを形成する代わりに、ビアホールの底部に位置する部分にＢのイオン注入層を形成しておくことにある。
【００４０】
図１０は、表面側にＭＯＳＦＥＴ等からなる機能素子と配線層が形成されたシリコン基板１０の表面側を、接着剤２０により支持基板３０に接着した状態である。第１の実施形態の図１と異なる点は、ビアホール部分の接続電極の下層にＢのイオン注入層６１が形成されている点である。
【００４１】
ここで、Ｂのイオン注入層６１は、例えば図１４（ａ）〜（ｄ）に示す工程により作製される。
【００４２】
まず、図１４（ａ）に示すように、シリコン基板１０の表面上に素子分離領域の開口を有するレジスト７１を形成する。このとき、通常の素子分離とは別に、基板貫通ビアホールを形成すべき領域にも開口を形成する。
【００４３】
次いで、図１４（ｂ）に示すように、レジスト７１をマスクにＲＩＥで基板１０の表面側を選択エッチングすることにより素子分離用溝７２を形成する。
【００４４】
次いで、レジスト７１を一旦除去した後に、図１４（ｃ）に示すように、ビアホールを形成すべき領域上に開口を有するレジスト７３を形成する。実際には、ビアホール形成時の位置ずれ等を考慮して、レジスト７３の開口径をビアホールの径よりも少し大きく設定する。この状態で、Ｂをイオン注入することにより、ビアホールを形成すべき領域にイオン注入領域６１を形成する。このイオン注入領域６１は、後述するＲＩＥ工程において、イオン注入されていないＳｉ基板領域よりもエッチングレートが遅くなる。
【００４５】
次いで、レジスト７３を除去した後に、図１４（ｄ）に示すように、ＣＶＤ酸化膜７４を堆積することにより、素子分離用溝７２を酸化膜７４で埋め込む。そして、表面をエッチバックすることにより、酸化膜７４を素子分離用溝７２内のみに残す。これにより、ＳＴＩ領域１１が形成されることになる。
【００４６】
前記図１０の構造は、このような基板を用いてＭＯＳＦＥＴの形成、各種配線層の形成、表面バンプの形成を行った後に、基板１０の表面側を接着剤２０により支持基板３０に接着したものである。
【００４７】
次に、図１１に示すように、第１の実施形態と同様に、基板１０の裏面を研削して薄くした後に、基板１０の裏面にビアホール用の開口を有するレジスト４１を形成する。続いて、レジスト４１をマスクとしてＲＩＥで基板１０をゲート絶縁膜１２又は層間絶縁膜１４ａに達するまで選択エッチングすることにより、ビアホール４２を形成する。ここで、ビアホール４２は複数個設けるため、ばらつきを考慮してオーバーエッチングが必要となる。また、ＲＩＥに用いる反応ガスとしては、先の実施形態と同様にＳＦ6 ，Ｏ2 ，ＨＢｒ等の混合ガスを用いればよい。
【００４８】
従来方法では、ビアホール４２のオーバーエッチング時にノッチが発生したが、本実施形態ではイオン注入層６１を設けたことにより、このノッチの発生を抑制することができる。即ち、ビアホール４２の底部はイオン注入層６１となっているため、エッチングがイオン注入層６１に達するとエッチング速度が遅くなる。ビアホール底部でエッチング速度が遅くなるので、仮に側壁保護膜が形成されない状態であっても、ラジカルによる横方向のエッチングも極めて少ない。このため、ビアホール底部におけるノッチの発生を抑制することができる。
【００４９】
次に、図１２に示すように、ビアホール部分の底部に露出したゲート絶縁膜１２及び層間絶縁膜１４ａを選択エッチングする。このエッチングは、ＲＩＥの反応ガスＣＦ4 やＣＨＦ3 等に変更すればよい。
【００５０】
次に、図１３に示すように、レジスト４１を除去した後、第１の実施形態と同様に、ビア絶縁のために酸化膜４４を形成し、更にバリア層４６、Ｃｕシード層４７を形成する。続いて、メッキによりＣｕを形成することにより、基板貫通電極４８を形成する。これにより、半導体装置が完成することになる。
【００５１】
このように本実施形態によれば、基板裏面側から開けるビアホール部分の底部にＢのイオン注入層６１を形成しておくことにより、ビアホール４２を形成した際のノッチの発生を抑制することができる。このため、先の第１の実施形態と同様に、製造歩留まりの向上及び信頼性の向上をはかることができる。
【００５２】
また、第２の実施形態における特徴であるイオン注入層を設けることに加え、第１の実施形態と同様にダミーホールを形成することにより、ノッチの発生を更に抑制することも可能となる。
【００５３】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。シリコン基板に形成する機能素子は固体撮像素子や半導体メモリに限るものではなく、ロジック素子であっても良い。この場合、異なる機能素子を搭載したシリコン基板を積層して一体化することにより、小さい面積でロジックシステムを構成することも可能となる。その他にも、基板を貫通するビアホールを必要とするものに適用可能である。
【００５４】
また、実施形態ではバルク基板を用いた例を説明したが、これに限らずＳＯＩ基板を用いたＭＥＭＳ（Micro Electro Mechanical System）の製造に適用することも可能である。ＳＯＩ基板でＭＥＭＳを作製する場合、ＳＯＩ基板の基部にビアホールを形成する工程が必要となり、このときにノッチが発生する場合がある。このような場合も先の実施形態に説明したようなダミーホールやイオン注入層を形成しておくことにより、ノッチの発生を抑制することが可能となる。
【００５５】
第２の実施形態ではイオン注入層としてＢを注入したが、注入イオンは必ずしもＢに限るものではなく、イオン注入していないＳｉに対してエッチング速度が遅くなるものであればよい。具体的には、Ｂの他にＩｎ等の III族元素であれば用いることが可能である。
【００５６】
シリコン基板をエッチングする際のガスはＳＦ6 ，Ｏ2 ，ＨＢｒ等の混合ガスに限るものではなく、例えばＮＦ3，Ｃｌ2 等や添加ガスとして形状制御のためＣＦ4，ＣＨＦ3 等を混合したような条件が考えられる。さらに、エッチングストップ層をエッチングする際のガスはＣＦ4 やＣＨＦ3 に限るものではなく、例えばＣ4Ｆ8 やＣ4Ｆ6 等を用いることができ、更にこれらに添加ガスとしてＣＨ3Ｆ，Ｈｅ，Ａｒ等を混合したような条件が考えられる。
【００５７】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
１０…シリコン基板
１１…ＳＴＩ領域
１２…ゲート絶縁膜
１３…ゲート電極
１４ａ，１４ｂ，１４ｃ…層間絶縁膜
１５ａ，１５ｂ，１５ｃ…配線層
１６…保護絶縁膜
１７…中間絶縁膜
１８…平坦化用絶縁膜
１９…表面バンプ
２０…接着剤
３０…支持基板
４１，４５，７１，７３…レジスト
４２…ビアホール
４３…ダミーホール
４４，７４…ＣＶＤ酸化膜
４６…バリア層
４７…Ｃｕシード層
４８…基板貫通電極
５１…側壁保護膜
５２…ノッチ
６１…イオン注入層
７２…素子分離用溝
８０…接続電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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