(57)【要約】【課題】本発明は、残像を抑制することができるグローバル電子シャッタを有するＭＯＳ型の固体撮像素子を提供することを目的とする。【解決手段】２次元状に配列された複数の画素部１００を備える固体撮像素子であって、画素部１００は、半導体基板１と、半導体基板１に形成され、入射光を光電変換して信号電荷に変換するＰＤ３と、半導体基板１にかつＰＤ３の隣に形成され、信号電荷を一時蓄積するＳＤ４と、半導体基板１にかつＳＤ４の隣に形成されるＦＤ５と、半導体基板１上に、ＰＤ３から信号電荷をＳＤ４に転送する第１の転送ゲート６と、ＳＤ４とＦＤ５との間にかつ半導体基板１上に形成され、ＳＤ４が一時蓄積している信号電荷をＦＤ５に転送する第２の転送ゲート７とを備え、第１の転送ゲート６は、ＰＤ３とＳＤ４との間、及び、ＳＤ４の上方に形成されている。【選択図】図１
2012010293.tif 000002
【特許請求の範囲】
【請求項１】
２次元状に配列された複数の画素部を備える固体撮像素子であって、
前記画素部は、
半導体基板と、
前記半導体基板に形成され、入射光を光電変換して信号電荷に変換するフォトダイオードと、
前記半導体基板にかつ前記フォトダイオードの隣に形成され、信号電荷を一時蓄積するストレージダイオードと、
前記半導体基板にかつ前記ストレージダイオードの隣に形成されるフローティングディフュージョンと、
前記半導体基板上に形成され、前記フォトダイオードから前記信号電荷を前記ストレージダイオードに転送する第１の転送ゲートと、
前記ストレージダイオードと前記フローティングディフュージョンとの間にかつ前記半導体基板上に形成され、前記ストレージダイオードが一時蓄積している前記信号電荷を前記フローティングディフュージョンに転送する第２の転送ゲートとを備え、
前記第１の転送ゲートは、前記フォトダイオードと前記ストレージダイオードとの間、及び、前記ストレージダイオードの上方に、形成されている
固体撮像素子。
【請求項２】
前記第１の転送ゲートは、前記ストレージダイオードの上方で、前記ストレージダイオードの全面を覆うように、形成されている
請求項１に記載の固体撮像素子。
【請求項３】
前記第１の転送ゲートは、前記第２の転送ゲートの上方にまで形成されている
請求項１または２に記載の固体撮像素子。
【請求項４】
前記第１の転送ゲートは、遮光性の材料で形成されている
請求項１〜３のいずれか１項に記載の固体撮像素子。
【請求項５】
さらに、
前記半導体基板にかつ前記フォトダイオードの隣に形成され、前記フォトダイオードの蓄積電荷を掃き出すためのオーバーフロードレインと、
前記フォトダイオードと前記オーバーフロードレインとの間にかつ前記半導体基板上に形成され、前記フォトダイオードから前記蓄積電荷を前記オーバーフロードレインに排出するリセットゲートとを備える
請求項１〜４のいずれか１項に記載の固体撮像素子。
【請求項６】
さらに、
前記半導体基板にかつ前記フォトダイオードの下方に形成され、前記フォトダイオードの蓄積電荷を掃き出すためのオーバーフロードレインを
備える
請求項１〜４のいずれか１項に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関し、特に電子シャッタ機能を有するＭＯＳ型固体撮像素子に関する。
【背景技術】
【０００２】
固体撮像素子には、ＣＣＤイメージセンサとＭＯＳ型イメージセンサとがある。一般的に、ＣＣＤイメージセンサは、受光部（フォトダイオード）の信号電荷を完全転送のままで外部に読み出すことが可能であり、原理的に感度に優れるものの駆動電圧が高く消費電力が大きい。一方、ＭＯＳ型イメージセンサは、駆動電圧が低く低消費電力化に優れるだけでなく、汎用のＣＭＯＳプロセスで製造可能なため、機能回路のオンチップ化が容易である。しかし、ＭＯＳ型イメージセンサは、信号ラインの寄生容量に起因するｋＴＣ雑音が大きくＣＣＤイメージセンサに対し感度で劣る。そのため、これまで、多画素化を背景に微細画素での高感度を要求される例えばＤＳＣ（Ｄｉｇｉｔａｌ  Ｓｔｉｌｌ  Ｃａｍｅｒａ）においては感度の良さからＣＣＤイメージセンサが主流となっている。一方、ＭＯＳ型イメージセンサは、低消費電力が強く要求される例えば携帯電話において主流となっていた。
【０００３】
しかし、近年、ＭＯＳ型イメージセンサにおいて、画素に増幅素子を設ける構造（ＡＰＳ：Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）を用いることにより、感度の面でもＣＣＤイメージセンサと遜色ないレベルになってきた。また、一括読み出し方式のＣＣＤイメージセンサに対し、ＭＯＳ型イメージセンサでは、逐次読み出し方式のために原理的に困難であったグローバル電子シャッタ機能も、画素内に一時蓄積用のメモリを設ける構造を用いることにより、対応可能になってきた（例えば非特許文献１参照）。
【０００４】
ＭＯＳ型イメージセンサにおけるグローバル電子シャッタの一例を図９に示す。図９（ａ）は、従来のグローバル電子シャッタ付きＭＯＳ型イメージセンサの画素部９００の断面構造を示す図であり、画素部９００は、電子シャッタ機能を有する単位画素である。図９（ｂ）は、図９（ａ）に示す画素部９００の動作ポテンシャルの概略を示す図である。また、図１０は、図９（ａ）に示す従来のグローバル電子シャッタ付きＭＯＳ型イメージセンサの画素の平面概略図である。なお、図９（ａ）と同一の構成要素には、同一の番号を用いている。
【０００５】
ここで、画素部９００は、Ｐ型の半導体基板１０１と、Ｐ型ウェル１０２と、ＰＤ１０３と、ＳＤ１０４と、ＦＤ１０５とを備える。また、この画素部９００は、第１の転送ゲート１０６（図中、ＧＳPとも記載）と、第２の転送ゲート１０７（図中、ＴＸPとも記載）と、第３の転送ゲート１１３（図中ＧＲPとも記載）と、リセットゲート１０８（図中、ＲPFDとも記載）と、増幅器１１０と、ＯＦＤ（ｏｖｅｒｆｌｏｗ  ｄｒａｉｎ）１１１とを備える。
【０００６】
ＰＤ１０３は、光電変換をするための埋め込み型のフォトダイオード（ＰｈｏｔｏＤｉｏｄｅ）である。ここで、ＰＤ１０３は、図１０に示すように、スリット形状に形成されている。ＳＤ１０４は、ＰＤ１０３の一括リセット後に受光され、一斉読み出しされた（グローバル電子シャッタ時の）信号電荷の一時蓄積用の埋め込み型のストレージダイオード（ＳｔｏｒａｇｅＤｉｏｄｅ）である。また、ＳＤ１０４は、ＰＤ１０３と同一の不純物プロファイルで形成されている。ＦＤ１０５は、ＳＤ１０４に隣接して形成されているＰＮ接合ダイオードのＮ型領域であり、電気的に浮遊状態になっているフローティングディフュージョン（ＦＤ）である。ＦＤ１０５は、信号電荷がＳＤ１０４から転送されてくると、Ｎ型領域（すなわちＦＤ）のもっているキャパシタンスに従ってその信号電荷を電圧に変換する。第１の転送ゲート１０６（ＧＳP）は、ＰＤ１０３の信号電荷を、ＳＤ１０４に転送するための転送ゲートである。第２の転送ゲート１０７（ＴＸP）は、ＳＤ１０４の信号電荷をＦＤ１０５に転送するための転送ゲートである。リセットゲート１０８（ＲPFD）は、ＦＤ１０５をリセットするリセットゲートである。ここで、リセットゲート１０８のドレイン電圧１０９をＶRと呼ぶ。増幅器１１０は、ＦＤ１０５のポテンシャル変化を増幅して外部に読み出す。ＯＦＤ１１１は、ＰＤ１０３の信号電荷を一括リセットして掃き出すためのオーバーフロードレインである。ここで、ＯＦＤ１１１のドレイン電圧１１２をＶDDと呼ぶ。第３の転送ゲート１１３（ＧＲP）は、ＰＤ１０３の信号電荷をＯＦＤ１１１に転送するための転送ゲートである。以上のように、画素部９００は構成されている。
【０００７】
なお、ＰＤ１０３は、上述したように、スリット形状に形成されており、そのスリット形状の効果によりＰＤ１０３のポテンシャルが基板側（低い方）に引き込まれる。それにより、図９（ｂ）に示すように、同一の不純物プロファイルで形成されたＰＤ１０３と、ＳＤ１０４との間にビルトインポテンシャル差であるＶDが発生している。ここで、ビルトインポテンシャルとは、Ｐ型およびＮ型領域のキャリア密度の差によるキャリアの拡散を抑制するための電位である。
【０００８】
次に、図９（ｂ）を用いて、以上のように構成された画素部９００における従来のグローバル電子シャッタ動作について説明する。
【０００９】
まず、入射光によりＰＤ１０３に信号電荷が蓄積される。次いで、ＰＤ１０３に蓄積された信号電荷を、第３の転送ゲート１１３（ＧＲP）を全画素一斉にＯＮし、ＯＦＤ１１１に掃き出すことにより、全画素のＰＤ１０３を一括リセットする（Ｓ１：ＰＤリセット）。
【００１０】
次に、リセットで空になったＰＤ１０３に所定の時間（シャッター時間）、入射光により信号電荷を蓄積する。次いで、ＰＤ１０３に蓄積された信号電荷を、第１の転送ゲート１０６（ＧＳP）を全画素一斉にＯＮし、ＳＤ１０４に転送することにより、全画素のＰＤ１０３の一括読み出しを行う（Ｓ２：第１転送）。
【００１１】
次に、Ｓ２において転送されたＳＤ１０４の信号電荷を、ＭＯＳ型イメージセンサの通常の読出し方式（逐次読み出し方式）のサイクルに従って、第２の転送ゲート１０７（ＴＸP）を介してＦＤ１０５に転送する（Ｓ３：第２転送）。そして、ＦＤ１０５に接続された増幅器１１０を介して、ＦＤ１０５の信号電荷に応じたポテンシャル変化（すなわち電圧）を外部に読み出す。
【００１２】
以上のように、画素部９００では、ＯＦＤ１１１によりＰＤ１０３を全画素一括リセットし、所定の時間（シャッター時間）信号電荷を蓄積した後、ＰＤ１０３を全画素一括で読み出しし、ＳＤ１０４に一時蓄積し、ＳＤ１０４からＦＤ１０５を介して逐次外部に読み出すことで、従来のグローバル電子シャッタを実現している。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】Ｋ．  Ｙａｓｕｔｏｍｉ  ｅｔ  ａｌ．，  “Ｔｗｏ−Ｓｔａｇｅ  Ｃｈａｒｇｅ  Ｔｒａｎｓｆｅｒ  Ｐｉｘｅｌ  Ｕｓｉｎｇ  Ｐｉｎｎｅｄ  Ｄｉｏｄｅｓ  ｆｏｒ  Ｌｏｗ−Ｎｏｉｓｅ  Ｇｌｏｂａｌ  Ｓｈｕｔｔｅｒ  Ｉｍａｇｉｎｇ”，  ２００９  Ｉｎｔｌ．  Ｉｍａｇｅ    Ｓｅｎｓｏｒ    Ｗｏｒｋｓｈｏｐ，  ｓｅｓｓｉｏｎ１１．
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記従来のグローバル電子シャッタでは、ＰＤ１０３からＳＤ１０４に信号電荷が転送される際のポテンシャル差は、ビルトインポテンシャルＶＤの差のみとなり、ＰＤ１０３とＳＤ１０４と間の信号電荷の転送が十分でない。すなわち、上記従来の構成では、ＰＤ１０３とＳＤ１０４と間の信号電荷の転送が不十分で、ＰＤ１０３に信号電荷が残り、残像を発生してしまうという課題がある。
【００１５】
本発明は、上述の事情を鑑みてなされたもので、残像を抑制することができるグローバル電子シャッタを有するＭＯＳ型の固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明の一形態に係る固体撮像素子は、２次元状に配列された複数の画素部を備える固体撮像素子であって、前記画素部は、半導体基板と、前記半導体基板に形成され、入射光を光電変換して信号電荷に変換するフォトダイオードと、前記半導体基板にかつ前記フォトダイオードの隣に形成され、信号電荷を一時蓄積するストレージダイオードと、前記半導体基板にかつ前記ストレージダイオードの隣に形成されるフローティングディフュージョンと、前記半導体基板上に形成され、前記フォトダイオードから前記信号電荷を前記ストレージダイオードに転送する第１の転送ゲートと、前記ストレージダイオードと前記フローティングディフュージョンとの間にかつ前記半導体基板上に形成され、前記ストレージダイオードが一時蓄積している前記信号電荷を前記フローティングディフュージョンに転送する第２の転送ゲートとを備え、前記第１の転送ゲートは、前記フォトダイオードと前記ストレージダイオードとの間、及び、前記ストレージダイオードの上方に、形成されている。
【００１７】
この構成により、残像を抑制することができるグローバル電子シャッタを有するＭＯＳ型の固体撮像素子を実現できる。具体的には、第１の転送ゲートがストレージダイオード領域を覆っている構成により、全画素部におけるフォトダイオードからストレージダイオードに信号電荷を一斉に転送するために全画素部における転送ゲートをＯＮした時に、フォトダイオードとストレージダイオードとの間に十分な電位差を発生させることができる。それにより、良好な信号電荷の転送すなわちフォトダイオードに信号電荷を残すことなくストレージダイオードに転送することができるので、残像を抑制することができる。
【００１８】
また、前記第１の転送ゲートは、前記ストレージダイオードの上方で、前記ストレージダイオードの全面を覆うように、形成されているとしてもよい。
【００１９】
また、前記第１の転送ゲートは、前記第２の転送ゲートの上方にまで形成されているとしてもよい。
【００２０】
また、前記第１の転送ゲートは、遮光性の材料で形成されているとしてもよい。
【００２１】
この構成により、ストレージダイオード領域を覆っている前記第１の転送ゲートが遮光性の電極材料で形成されているので、一時蓄積期間中の光入射を遮光することができる。それにより、本来の信号電荷に偽信号電荷が混入するのを防止することができる。
【００２２】
また、さらに、前記半導体基板にかつ前記フォトダイオードの隣に形成され、前記フォトダイオードの蓄積電荷を掃き出すためのオーバーフロードレインと、前記フォトダイオードと前記オーバーフロードレインとの間にかつ前記半導体基板上に形成され、前記フォトダイオードから前記蓄積電荷を前記オーバーフロードレインに排出するリセットゲートとを備えるとしてもよい。
【００２３】
また、さらに、前記半導体基板にかつ前記フォトダイオードの下方に形成され、前記フォトダイオードの蓄積電荷を掃き出すためのオーバーフロードレインを備えるとしてもよい。
【００２４】
この構成により、フォトダイオードの信号電荷を任意の蓄積時間後に強制的に排除する前記オーバーフロードレインをフォトダイオードの下部に形成することで、オーバーフロードレイン及び転送ゲートの平面積に占める構成領域を省略することが可能となる。すなわち、この構成により、さらに画素の微細化が可能になるという効果を奏する。
【発明の効果】
【００２５】
本発明によれば、残像を抑制することができるグローバル電子シャッタを有するＭＯＳ型の固体撮像素子を実現できる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１における固体撮像素子の画素部の要部断面構造概略図である。
【図２】本発明の実施の形態１における画素部の平面構造概略図である。
【図３】本発明の実施の形態１における固体撮像素子のグローバル電子シャッタ動作の概略を示すタイミングチャートである。
【図４Ａ】本発明の実施の形態１における固体撮像素子のグローバル電子シャッタ動作を説明するための図である。
【図４Ｂ】本発明の実施の形態１における固体撮像素子のグローバル電子シャッタ動作を説明するための図である。
【図４Ｃ】本発明の実施の形態１における固体撮像素子のグローバル電子シャッタ動作を説明するための図である。
【図４Ｄ】本発明の実施の形態１における固体撮像素子のグローバル電子シャッタ動作を説明するための図である。
【図４Ｅ】本発明の実施の形態１における固体撮像素子のグローバル電子シャッタ動作を説明するための図である。
【図５】本発明の実施の形態２における固体撮像素子の画素の要部断面構造概略図である。
【図６】本発明の実施の形態２における画素部の平面構造概略図である。
【図７】本発明の実施の形態２における固体撮像素子のグローバル電子シャッタ動作のタイミングチャートの概略を示した図である。
【図８Ａ】本発明の実施の形態２における固体撮像素子のグローバル電子シャッタ動作時の画素部の動作ポテンシャルの概略を示した図である。
【図８Ｂ】本発明の実施の形態２における固体撮像素子のグローバル電子シャッタ動作時の画素部の動作ポテンシャルの概略を示した図である。
【図８Ｃ】本発明の実施の形態２における固体撮像素子のグローバル電子シャッター動作時の画素部の動作ポテンシャルの概略を示した図である。
【図８Ｄ】本発明の実施の形態２における固体撮像素子のグローバル電子シャッタ動作時の画素部の動作ポテンシャルの概略を示した図である。
【図８Ｅ】本発明の実施の形態２における固体撮像素子のグローバル電子シャッタ動作時の画素部の動作ポテンシャルの概略を示した図である。
【図９】従来の固体撮像素子の画素の要部断面構造概略図である。
【図１０】は、図９に示す従来の固体撮像素子の画素部の平面構造概略図である。
【発明を実施するための形態】
【００２７】
（実施の形態１）
以下、本発明に係る固体撮像素子の一例として、グローバル電子シャッタ機能付き画素を有するＭＯＳ型固体撮像素子を説明する。図１は、本発明の実施の形態１における固体撮像素子の画素部の要部断面図である。図２は、図１に示す画素部の平面構造概略図である。なお、図１と、同一の構成要素には、同一の符号を用いている。また、図１は、図２のＡ−Ａ’断面に相当する。
【００２８】
画素部１００は、２次元状に配列されて固体撮像素子を構成する。画素部１００は、図１に示すように、半導体基板１と、半導体基板１中に形成されるＰ型ウェル２と、ＰＤ３と、ＳＤ４と、ＦＤ５と、増幅器１０と、ＯＦＤ１１と、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）３０と、ゲート酸化膜３１と、ゲート電極３５とを備える。また、この画素部１００は、第１の転送ゲート６（以下、ＧＳとも呼ぶ）と、第２の転送ゲート７（以下、ＴＸとも呼ぶ）と、第３の転送ゲート１３（以下、ＧＲとも呼ぶ）と、リセットゲート８（以下、ＲＳとも呼ぶ）とを備える。また、この画素部１００は、図２に示すように、さらに拡散層コンタクト３３と、ゲートコンタクト３４とを備える。
【００２９】
半導体基板１は、Ｐ型のＳｉ基板である。
【００３０】
ＰＤ３は、半導体基板１の表面領域に形成され、入射光を光電変換して信号電荷に変換するための埋め込み型のフォトダイオードである。具体的には、ＰＤ３は、Ｐ型ウェル２内に形成されたＮ型の拡散層と、Ｎ型の拡散層上すなわちＰ型ウェル２中で半導体基板１の界面側に形成されたＰ＋型の不純物層であるＰ＋層３２とで構成される。
【００３１】
ＳＤ４は、ＰＤ３の一括リセット後に受光され、一斉読み出しされた（グローバル電子シャッタ時の）信号電荷を一時蓄積するための埋め込み型のストレージダイオードである。ＳＤ４は、半導体基板１の表面領域におけるＰＤ３の隣（図中右隣）に形成される。具体的には、Ｐ型ウェル２内に形成されたＮ型の拡散層と、Ｎ型の拡散層上すなわちＰ型ウェル２中で半導体基板１の界面側に形成されたＰ＋型の不純物層とで構成される。
【００３２】
ＦＤ５は、Ｎ型の拡散層により形成されているフローティングディフュージョンである。ＦＤ５は、半導体基板１の表面領域におけるＳＤ４の隣（図中右隣）に形成されている。具体的には、ＦＤ５は、Ｐ型ウェル２内に形成されたＮ型の拡散層によりＳＤ４に隣接して形成されているＰＮ接合ダイオードのＮ型領域である。ＦＤ５は、信号電荷がＳＤ４から転送されてくると、Ｎ型の拡散層のもっているキャパシタンスに従ってその信号電荷を電圧に変換する。
【００３３】
第１の転送ゲート６（ＧＳ）は、例えばＰｏｌｙ−Ｓｉより形成され、ＰＤ３の信号電荷をＳＤ４に転送するための転送ゲートである。第１の転送ゲート６（ＧＳ）は、ＰＤ３とＳＤ４との間に、かつ、ＳＤ４の領域の一部または全面を覆うように、ゲート酸化膜３１を介して半導体基板１上方に形成されている。なお、第１の転送ゲート６（ＧＳ）を遮光性の金属から構成するのが好ましい。これは、ＳＤ４に信号電荷が一時蓄積されている間にＳＤ４に光が入射することによりＳＤ４に不要電荷が付加されるのを抑制することができるからである。つまり、本来の信号電荷に偽信号電荷が混入すること抑制することができるからである。そして、第１の転送ゲート６（ＧＳ）は、ＯＮされた場合すなわちハイレベルの全画素一括転送パルスが印加された場合に、ＰＤ３の信号電荷をＳＤ４に転送する。ここで、全画素一括転送パルスは、図１に示す画素部１００単体ではなく、固体撮像素子を構成するすべての画素に対応する全画素部１００に対して一括に印加される。
【００３４】
第２の転送ゲート７（ＴＸ）は、ＳＤ４とＦＤ５との間のゲート酸化膜３１上にＰｏｌｙ−Ｓｉより形成された転送ゲートである。第２の転送ゲート７（ＴＸ）は、ＯＮされた場合すなわちハイレベルのパルス（転送パルス）が印加された場合に、ＳＤ４の信号電荷をＦＤ５に転送する。ここで、このパルスは、画素部１００毎に印加される。
【００３５】
リセットゲート８（ＲＳ）は、ＦＤ５とリセットゲート８のドレイン電圧９との間に例えばＰｏｌｙ−Ｓｉより形成され、ＦＤ５の電荷をリセットする（０にする）リセットゲートである。なお、リセットゲート８（ＲＳ）のドレイン電圧９を以下ＶDDと呼ぶ。
【００３６】
増幅器１０は、例えばソースフォロワーで構成されており、ＦＤ５のポテンシャル変化を増幅して外部に読み出す。
【００３７】
ＯＦＤ１１は、半導体基板１におけるＰＤ３の他方の隣（図中左隣）に形成され、ＰＤ３の信号電荷（蓄積電荷）を一括リセットして掃き出すためのオーバーフロードレインである。具体的には、ＯＦＤ１１は、Ｐ型ウェル２内に形成されたＮ型の拡散層より構成される。なお、ＯＦＤ１１のドレイン電圧１２を以下ＶDDと呼ぶ。
【００３８】
第３の転送ゲート１３（ＧＲ）は、例えばＰｏｌｙ−Ｓｉより形成され、ＰＤ３の信号電荷をＯＦＤ１１に転送するための転送ゲートである。
【００３９】
以上のように、画素部１００は構成される。
【００４０】
なお、画素部１００は、さらに、オンチップカラーフィルターやオンチップマイクロレンズ等を形成するが、ここでの主眼でないため説明を省略する。
【００４１】
次に、以上のように構成された画素部１００すなわちグローバル電子シャッタ機能付き画素を有するＭＯＳ型固体撮像素子の動作を説明する。
【００４２】
図３は、本発明の実施の形態１における固体撮像素子のグローバル電子シャッタ動作の概略を示すタイミングチャートである。図４Ａ〜図４Ｅは、本発明の実施の形態１における固体撮像素子のグローバル電子シャッタ動作時の画素部の動作ポテンシャルの概略を示した図である。
【００４３】
図３（ａ）は、第１の転送ゲート６（ＧＳ）に、印加される全画素一括転送パルスを示している。具体的には、図３（ａ）に示すパルスがハイレベルのとき、第１の転送ゲート６（ＧＳ）には、全画素一括転送パルスが印加され、第１の転送ゲート６（ＧＳ）がＯＮしていることを示している。一方、図３（ａ）に示すパルスがローレベルのとき、第１の転送ゲート６（ＧＳ）には、全画素一括転送パルスは印加されず、第１の転送ゲート６（ＧＳ）がＯＦＦしていることを示している。また、第１の転送ゲート６（ＧＳ）は、全画素一括転送パルスが印加されると、ＰＤ３に蓄積されている信号電荷をＳＤ４に転送させる。ここで、全画素一括転送パルスは、全画素部１００のうちの１つの画素部１００が有する第１の転送ゲート６（ＧＳ）に印加されるのではなく、全画素部１００が有する第１の転送ゲート６（ＧＳ）に一斉（一括）に印加される。つまり、全画素部１００第１の転送ゲート６（ＧＳ）は、全画素一括転送パルスが一斉に印加されると、対応するＰＤ３に蓄積されている信号電荷を一斉にＳＤ４に転送する。
【００４４】
図３（ｂ）は、第３の転送ゲート１３（ＧＲ）に、印加される全画素一括リセットパルスを示している。具体的には、図３（ｂ）に示すパルスがハイレベルのとき、第３の転送ゲート１３（ＧＲ）には、全画素一括リセットパルスが印加され、第３の転送ゲート１３（ＧＲ）がＯＮしていることを示している。一方、図３（ｂ）に示すパルスがローレベルのとき、第３の転送ゲート１３（ＧＲ）には、全画素一括リセットパルスは印加されず、第３の転送ゲート１３（ＧＲ）がＯＦＦしていることを示している。また、第３の転送ゲート１３（ＧＲ）は、全画素一括リセットパルスが印加されると、ＰＤ３に蓄積されている信号電荷（蓄積電荷）を一斉にＯＦＤ１１に転送させる。ここで、全画素一括リセットパルスは、全画素部１００のうちの１つの画素部１００が有する第３の転送ゲート１３（ＧＲ）に印加されるのではなく、全画素部１００が有する第３の転送ゲート１３（ＧＲ）に一斉（一括）に印加される。つまり、全画素部１００第３の転送ゲート１３（ＧＲ）は、全画素一括リセットパルスが一斉に印加されると、対応するＰＤ３に蓄積されている信号電荷（蓄積電荷）をＯＦＤ１１に転送する。
【００４５】
図３（ｃ）は、ｎ行の画素部１００のＦＤ５に接続されるリセットゲート８（ＲＳｎ）に、印加されるリセットゲートパルスを示している。ここで、ｎ行の画素部１００のＦＤ５とは、固体撮像素子を構成する複数の画素部１００のうちｎ行目の画素部１００におけるＦＤ５を意味する。具体的には、図３（ｃ）に示すリセットゲートパルスがハイレベルのとき、リセットゲート８（ＲＳｎ）すなわちリセットゲート８（ＲＳｎ）を構成するトランジスタのゲート電極に、リセットゲートパルスが印加され、リセットゲート８（ＲＳｎ）がＯＮしていることを示している。一方、図３（ｃ）に示すリセットゲートパルスがローレベルのとき、リセットゲート８（ＲＳｎ）には、リセットゲートパルスは印加されずリセットゲート８（ＲＳｎ）がＯＦＦしていることを示している。そして、リセットゲート８（ＲＳｎ）は、リセットゲートパルスが印加されると、ＦＤ５内の不要電荷をリセットし、リセット後の電位は、リセットゲート８（ＲＳｎ）を構成するトランジスタのドレイン電圧ＶDDとなる。
【００４６】
図３（ｄ）は、ｎ行の画素部１００における第２の転送ゲート７（ＴＸｎ）に、印加される転送パルスを示している。具体的には、図３（ｄ）に示す転送パルスがハイレベルのとき、第２の転送ゲート７（ＴＸｎ）に、転送パルスが印加され、第２の転送ゲート７（ＴＸｎ）がＯＮしていることを示している。一方、図３（ｃ）に示す転送パルスがローレベルのとき、第２の転送ゲート７（ＴＸｎ）には、転送パルスは印加されず第２の転送ゲート７（ＴＸｎ）がＯＦＦしていることを示している。そして、第２の転送ゲート７（ＴＸｎ）は、転送パルスが印加されると、ｎ行の画素部１００におけるＳＤ４に蓄積されている信号電荷をＦＤ５に転送する。
【００４７】
図３（ｅ）および図３（ｆ）は、ｎ行の次のｎ＋１行の画素部１００におけるリセットゲート８（ＲＳｎ＋１）のリセットゲートパルスと、第２の転送ゲート７（ＴＸｎ＋１）の転送パルスとについて示す図であり、図３（ｄ）および図３（ｆ）で説明したとおりであるので、説明を省略する。
【００４８】
このように、転送パルス（ＴＸｎの転送パルス、ＴＸｎ＋１の転送パルス・・・）とリセットゲートパルス（ＲＳｎのリセットゲートパルス、ＲＳｎ＋１のリセットゲートパルス・・・）とは、逐次読み出し動作に従う各行単位に印加されるパルスである。
【００４９】
次に、図４Ａ〜図４Ｅを用いて、本実施の形態における固体撮像素子のグローバル電子シャッタ動作を説明する。
【００５０】
図４Ａは、全画素部１００のＰＤ３を一括リセットした時の一の画素部１００の動作ポテンシャルを示している。
【００５１】
具体的には、図３のタイミングチャートにおいてｔ＝ｔ１１のタイミングにハイレベルの全画素一括リセットパルスが全画素部１００に印加されている時の一の画素部１００の動作ポテンシャルを示している。図４Ａに示すように、ハイレベルの全画素一括リセットパルスが全画素部１００の第３の転送ゲート１３（ＧＲ）に一斉に印加されることにより、それら第３の転送ゲート１３（ＧＲ）のポテンシャルが高くなり信号電荷の転送を阻む障壁がなくなる、すなわち、第３の転送ゲート１３（ＧＲ）がＯＮする。そして、全画素部１００のＰＤ３の信号電荷が一斉に、ＯＦＤ１１に転送される（掃出される）。ここで、第１の転送ゲート６（ＧＳ）、第２の転送ゲート７（ＴＸ）はＯＦＦ、リセットゲート８（ＲＳ）は、ＯＮである。すなわち、第１の転送ゲート６（ＧＳ）、第２の転送ゲート７（ＴＸ）は、それぞれポテンシャルが低いため信号電荷の転送を阻む障壁となり、信号電荷を転送しない。
【００５２】
このように全画素部１００のＰＤ３を一括リセットすることにより、グローバル電子シャッタの読み出し（蓄積時間の開始）が開始される。なお、より詳細には図３のｔ＝ｔ１１’のタイミングからグローバル電子シャッタの読み出しが開始される。
【００５３】
次に、図４Ｂは、全画素部１００のＰＤ３を一括リセット後にＰＤ３に新たに蓄積された信号電荷を全画素一斉にＳＤ４に一括転送した時の一の画素部１００の動作ポテンシャルを示している。
【００５４】
具体的には、図３のｔ＝ｔ１２のタイミングにハイレベルの全画素一括転送パルスが全画素部１００に印加されている時の一の画素部１００の動作ポテンシャルを示している。図４Ｂに示すように、ハイレベルの全画素一括転送パルスが全画素部１００の第１の転送ゲート６（ＧＳ）に一斉に印加されることにより、それら第１の転送ゲート６（ＧＳ）のポテンシャルが高くなり信号電荷の転送を阻む障壁がなくなる、すなわち、第１の転送ゲート６（ＧＳ）がＯＮする。ここで、第３の転送ゲート１３（ＧＲ）はＯＦＦ、第２の転送ゲート７（ＴＸ（ＴＸｎ、ＴＸｎ＋１、・・・））もＯＦＦである。このように、全画素部１００の第１の転送ゲート６（ＧＳ）がＯＮされることにより、全画素１００のＰＤ３の信号電荷が一斉に、ＳＤ４に転送される。そして、転送された信号電荷はＳＤ４に一時蓄積される。
【００５５】
ここで、上述したように第１の転送ゲート６（ＧＳ）は、ＳＤ４領域を覆うよう形成されているため、全画素一括転送パルスはＳＤ４にも印加される。このため、ハイレベルの全画素一括転送パルスが第１の転送ゲート６（ＧＳ）に印加され、第１の転送ゲート６（ＧＳ）がＯＮとなる時、ＳＤ４下の電位も、その印加電圧分（全画素一括転送パルスのハイレベルの電位分）だけ高くなるため、ＰＤ３とＳＤ４との電位差を十分に大きくすることができる。つまり、ＰＤ３とＳＤ４との間に十分な電位差を発生させることができる。それにより、信号電荷の良好な転送を実現することができる。
【００５６】
このように全画素部１００のＰＤ３に蓄積された信号電荷を一括転送することによりグローバル電子シャッタの読み出しが終了（蓄積時間の終了）する。なお、より詳細には図３のｔ＝ｔ１２’のタイミングでグローバル電子シャッタの読み出しが終了する。つまり、第３の転送ゲート１３（ＧＲ）がＯＦＦになった直後のｔ＝ｔ１１’から第１の転送ゲート６（ＧＳ）がＯＮになった直後のｔ＝ｔ１２’までの蓄積時間が電子シャッタ時間となる。そして、この電子シャッタ時間は、任意の時間に設定することができる。
【００５７】
次に、蓄積されている信号電荷を、逐次読み出しでＦＤ５を介して外部に読み出すが、先だってＦＤ５の不要電荷をリセットする。
【００５８】
図４Ｃは、ｎ行（ここでは、ＴＸｎ、ＲＳｎが印加される行）の画素部１００のＦＤ５をリセットした時のその画素部１００の動作ポテンシャルを示している。具体的には、図４Ｃは、図３のｔ＝ｔ１３のタイミングにおいて、ハイレベルのリセットゲートパルスがｎ行の画素部１００のリセットゲート８（ＲＳｎ）に印加される時のｎ行の画素部１００の動作ポテンシャルを示している。図４Ｃに示すように、ハイレベルのリセットゲートパルスがｎ行の画素部１００のリセットゲート８（ＲＳｎ）に印加されることにより、そのリセットゲート８（ＲＳｎ）のポテンシャルが高くなり信号電荷の転送を阻む障壁がなくなる、すなわち、リセットゲート８（ＲＳｎ）がＯＮする。ここで、第１の転送ゲート６（ＧＳ）、第３の転送ゲート１３（ＧＲ）、第２の転送ゲート７（ＴＸｎ）はＯＦＦである。
【００５９】
そして、リセットゲート８（ＲＳｎ）がＯＮされることにより、ＳＤ４に蓄積されている信号電荷をＦＤ５に転送する前に、ＦＤ５内にある不要電荷を外部に掃き出してＦＤ５内の不要電荷をリセットする。リセット後のＦＤ５の電位はドレイン電圧ＶDDとなる。
【００６０】
次に、ＳＤ４に蓄積された信号電荷をＦＤ５に転送する。
【００６１】
図４Ｄは、逐次読み出しのタイミングに従って、ｎ行の画素部１００のＳＤ４の信号電荷をＦＤ５に転送した時のその画素部１００の動作ポテンシャルを示している。具体的には、図３のｔ＝ｔ１４のタイミングにおいて、ハイレベルの転送パルスが印加される時のｎ行の画素部１００の動作ポテンシャルを示している。図４Ｄに示すように、ハイレベルの転送パルスがｎ行の画素部１００の第２の転送ゲート７（ＴＸｎ）に印加されることにより、その第２の転送ゲート７（ＴＸｎ）のポテンシャルが高くなり信号電荷の転送を阻む障壁がなくなる、すなわち第２の転送ゲート７（ＴＸｎ）がＯＮする。ここで、第１の転送ゲート６（ＧＳ）、第３の転送ゲート１３（ＧＲ）、リセットゲート８（ＲＳｎ）はＯＦＦである。
【００６２】
そして、第２の転送ゲート７（ＴＸｎ）がＯＮされることにより、ｎ行の画素部１００のＳＤ４の電子シャッタ時間に蓄積された信号電荷が、ＦＤ５に転送される。ここで、ＦＤ５は、転送されてきた信号電荷の量に応じて、電位がＶDDから変化する。この電位変化をソースフォロワーよりなる増幅器１０を介して映像信号（画像信号）として外部に読み出す。
【００６３】
このようにして、全画素部１００のＰＤ３を一括リセット後にＰＤ３に新たに蓄積された信号電荷を全画素一斉にＳＤ４に転送し、蓄積されている信号電荷を、逐次読み出しで例えばｎ行の画素部１００のＦＤ５を介して外部に読み出す。
【００６４】
次に、ｎ＋１行の画素部１００におけるＳＤ４に蓄積されている信号電荷の逐次読み出しを行う。それに先だって、ＦＤ５の不要電荷をリセットする。
【００６５】
図４Ｅは、ｎ＋１行（ここでは、ＴＸｎ＋１、ＲＳｎ＋１が印加される行）の画素部１００のＦＤ５をリセットした時のその画素部１００の動作ポテンシャルを示している。具体的には、図３のｔ＝ｔ１５のタイミングにおいて、ハイレベルのリセットゲートパルスがｎ行の画素部１００のリセットゲート８（ＲＳｎ＋１）に印加される時のｎ行の画素部１００の動作ポテンシャルを示している。図４Ｅに示すように、ハイレベルのリセットゲートパルスがｎ行の画素部１００のリセットゲート８（ＲＳｎ＋１）に印加されることにより、そのリセットゲート８（ＲＳｎ＋１）のポテンシャルが高くなり信号電荷の転送を阻む障壁がなくなる、すなわち、リセットゲート８（ＲＳｎ＋１）がＯＮする。ここで、第１の転送ゲート６（ＧＳ）、第３の転送ゲート１３（ＧＲ）、および第２の転送ゲート７（ＴＸｎ＋１）はＯＦＦである。
【００６６】
そして、リセットゲート８（ＲＳｎ＋１）がＯＮされることにより、ＳＤ４に蓄積されている信号電荷をＦＤ５に転送する前に、ＦＤ５内にある不要電荷を外部に掃き出して、ＦＤ５内の不要電荷をリセットする。リセット後のＦＤ５の電位はドレイン電圧ＶDDとなる。次いで、ＳＤ４に蓄積された信号電荷をＦＤ５に転送する。
【００６７】
このように、図４Ｃ及び図４Ｅの逐次読み出しの駆動のサイクルを全ての行の画素部１００について読み出すまで繰り返すことで、電子シャッタ動作で任意の蓄積時間で撮像した画像の読み出しを終了する。
【００６８】
次に、以上のように構成された画素部１００の製造方法について説明する。
【００６９】
まず、Ｐ型の半導体基板１に、Ｂのイオン注入によりＰ型ウェル２を形成する。
【００７０】
次に、トランジスタや拡散層の素子を分離するＳＴＩ３０を形成する。具体的には、半導体基板１をエッチングすることで分離領域となる溝を形成し、形成した溝の内を絶縁膜で埋める。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）で平坦化することにより、ＳＴＩ３０を形成する。
【００７１】
次に、Ｐ型ウェル２に、ＰやＡｓをイオン注入することにより、ＰＤ３とＳＤ４を同時に形成する。ここで、Ｓｉから構成される半導体基板１の界面の欠陥に起因した暗電流を抑制するため、ＢのイオンをＰＤ３およびＳＤ４の表面に注入することによりＰＤ３およびＳＤ４のＮ型層上にＰ＋層３２を形成する。このようにＰＤ３およびＳＤ４を、埋め込みダイオード構造として形成する。
【００７２】
次に、熱酸化又はプラズマ酸化等により、各転送ゲート（第１の転送ゲート６（ＧＳ）、第２の転送ゲート７（ＴＸ）、第３の転送ゲート１３（ＧＲ）やリセットゲート８（ＲＳ）を構成するトランジスタのゲート酸化膜となるゲート酸化膜３１を形成する。
【００７３】
次に、熱ＣＶＤ又はプラズマＣＶＤ等により、Ｐｏｌｙ−Ｓｉ膜を堆積し、その後一般的なフォトリソグラフィ技術によって所定のレジストパターンを形成する。そして、Ｐｏｌｙ−Ｓｉ膜を選択的にエッチングすることにより、各転送ゲートやリセットトランジスタのＰｏｌｙ−Ｓｉ膜で構成されるゲート電極を形成する。
【００７４】
次に、各転送ゲートやリセットトランジスタのソースやドレイン、およびＦＤ５やＯＦＤ１１となる領域にＰやＡｓをイオン注入する。その後熱処理して、所定の不純物濃度のＦＤ５やＯＦＤ１１を形成する。
【００７５】
なお、この後、ＣＶＤ酸化膜より層間絶縁膜やコンタクト層を形成し、Ｃｕ配線やＡＬ配線で多層配線を形成し、その上に有機材料からなるオンチップカラーフィルターやオンチップマイクロレンズを形成して、画素部１００は製造されるが、ここでは詳しい説明は省略する。
【００７６】
以上、本実施の形態によれば、残像を抑制することができるグローバル電子シャッタを有するＭＯＳ型の固体撮像素子を実現することができる。具体的には、固体撮像素子を構成する画素部１００において、まず、第３の転送ゲート１３（ＧＲ）を全画素（全画素部１００）一斉にＯＮして全画素のＰＤ３の信号電荷をＯＦＤ１１に掃き出すことによりリセットする（蓄積時間の開始）。次に、所定の蓄積時間を経過した後、第１の転送ゲート６（ＧＳ）を全画素一斉にＯＮしてＰＤ３の信号電荷をＳＤ４に転送し、一時蓄積する（蓄積時間の終了）。このようにして、固体撮像素子は、グローバル電子シャッタを実現できる。ここで、第１の転送ゲート６（ＧＳ）はＳＤ４領域を覆っているため、全画素一括転送パルスの電圧はＳＤ４にも印加される。そのため、全画素一括転送パルスがハイレベルの時（第１の転送ゲート６（ＧＳ）がＯＮの時）、ＳＤ４下の電位はその全画素一括転送パルスの印加電圧分だけ高くなるため、ＰＤ３とＳＤ４との電位差を十分に大きくすることが可能となる。そのため、信号電荷の良好な転送を実現することができるので、ＰＤ３の信号電荷の不十分な転送に起因する残像を解決することができる。
【００７７】
また、第１の転送ゲート６（ＧＳ）を遮光性のゲート電極にすることにより、ＳＤ４に信号電荷が一時蓄積されている間にＳＤ４に光が入射することによりＳＤ４に不要電荷が付加されるのを抑制する。これにより、本来の信号電荷に偽信号電荷が混入することに起因する画像劣化を解決することができる。
【００７８】
（実施の形態２）
実施の形態１ではＯＦＤ１１は、ＰＤ３と同一の水平面上に形成されていたが、それに限らない。実施の形態２では、ＯＦＤをＰＤ３の下面に形成した場合について説明する。
【００７９】
以下、本発明に係る固体撮像素子の別の一例として、グローバル電子シャッタ機能付き画素を有するＭＯＳ型固体撮像素子を説明する。
【００８０】
図５は、本発明の第２の実施の形態２における固体撮像素子の画素の要部断面図である。図６は、図５に示す画素部の平面構造概略図である。また、図５は、図６のＡ−Ａ’断面に相当する。なお、図１および図２と同一の構成要素には、同一の番号を用いており、説明を省略する。
【００８１】
画素部２００は、２次元状に配列されて固体撮像素子を構成する。画素部２００は、図５に示すように、Ｎ型の半導体基板５１（図中Ｎ−ｓｕｂ）と、半導体基板５１中に形成されるＰ型ウェル２と、ＰＤ３と、ＳＤ４と、ＦＤ５と、増幅器１０と、ＳＴＩ３０と、Ｐ型ウェル中に形成されるＮ＋層５２と、ＶＯＦＤ６１とを備える。また、この画素部２００は、第１の転送ゲート６（ＧＳ）と、第２の転送ゲート７（ＴＸ）と、リセットゲート８(ＲＳ)とを備える。また、この画素部２００は、図６に示すように、さらに拡散層コンタクト３３と、ゲートコンタクト３４とを備える。
【００８２】
図５に示す画素部２００は、実施の形態１に係る画素部１００に対して、Ｐ型の半導体基板１とＯＦＤ１１と第３の転送ゲート１３（ＧＲ）とを備えず、Ｎ型の半導体基板５１とＮ＋層５２とＶＯＦＤ６１とを備える点とで構成が異なる。
【００８３】
ＶＯＦＤ６１は、Ｎ＋層５２、Ｐ型ウェル２およびＰＤ３で形成されるＮＰＮ構造を有し、ＰＤ３の信号電荷を一括リセットして掃き出すための縦型オーバーフロードレインである。そして、ＶＯＦＤ６１は、Ｎ型の半導体基板５１にオーバーフロードレイン電圧ＶOFDを印加することにより、ＰＤ３に蓄積されている信号電荷をＮ型の半導体基板５１に掃き出すことができる。
【００８４】
以上のように、画素部２００では、ＶＯＦＤ６１を、ＰＤ３の下面に縦型に形成したことにより、実施の形態１において水平面上に存在したＯＦＤ１１及び第３の転送ゲート１３（ＧＲ）を備える必要がなくなるので、例えば、ＰＤ３の面積を拡げることができるなど画素部２００の水平領域の有効活用を図ることが可能である。
【００８５】
次に、以上のように構成された画素部２００すなわちグローバル電子シャッタ機能付き画素を有するＭＯＳ型固体撮像素子の動作を説明する。
【００８６】
図７は、本発明の実施の形態２における固体撮像素子のグローバル電子シャッタ動作のタイミングチャートの概略を示した図である。図８Ａ〜図８Ｅは、本発明の実施の形態２における固体撮像素子のグローバル電子シャッタ動作時の画素部の動作ポテンシャルを示した図である。なお、図３および図４Ａ〜図４Ｅと同一の構成要素には、同一の番号を用いている。
【００８７】
図７（ａ）は、第１の転送ゲート６（ＧＳ）に、印加される全画素一括転送パルスを示している。図７（ｃ）は、ｎ行の画素部２００のＦＤ５に接続されるリセットゲート８（ＲＳｎ）に、印加されるリセットゲートパルスを示している。図７（ｄ）は、ｎ行の画素部２００における第２の転送ゲート７（ＴＸｎ）に、印加される転送パルスを示している。図７（ｅ）は、ｎ行の次のｎ＋１行の画素部２００におけるリセットゲート８（ＲＳｎ＋１）に、印加されるリセットゲートパルスを示しており、図７（ｆ）は、第２の転送ゲート７（ＴＸｎ＋１）に印加される転送パルスを示す図である。
【００８８】
そして、図７（ｂ）は、ＶＯＦＤ６１に印加されるオーバーフロードレイン電圧パルスＶOFDを示している。なお、ＶOFDは、実施の形態１の全画素一括リセットパルスに相当する。具体的には、図７（ｂ）に示すＶOFDがハイレベルのとき、Ｎ型の半導体基板５１にＰＤ３の信号電荷を一斉に掃き出す。
【００８９】
次に、図８Ａ〜図８Ｅを用いて、本実施の形態における固体撮像素子のグローバル電子シャッタ動作を説明する。
【００９０】
図８Ａは、全画素部２００のＰＤ３を一括リセットした時の一の画素部２００の動作ポテンシャルを示している。
【００９１】
具体的には、図７のタイミングチャートにおいてｔ＝ｔ２１のタイミングにハイレベルのＶOFDが全画素部２００のＮ型の半導体基板５１に一斉に印加される。言い換えると、ｔ＝ｔ２１のタイミングにハイレベルのＶOFDが全画素部２００のＮ型の半導体基板５１に印加され全画素部２００のＶＯＦＤ６１がＯＮされる。それにより、全画素部２００のＰＤ３の信号電荷が一斉に、Ｎ型の半導体基板５１に掃き出される。
【００９２】
ここで、第１の転送ゲート６（ＧＳ）、第２の転送ゲート７（ＴＸ）はＯＦＦ、リセットゲート８（ＲＳ）は、ＯＮである。すなわち、第１の転送ゲート６（ＧＳ）、第２の転送ゲート７（ＴＸ）は、それぞれポテンシャルが低く信号電荷の転送を阻む障壁となるため、信号電荷を転送しない。また、ＶＯＦＤ６１のＯＮ電位（ＶOFD−H）は、ＰＤ３の信号電荷を全て掃き出す電位に設定される。
【００９３】
これにより、グローバル電子シャッタの読み出し（蓄積時間の開始）が開始される。なお、より詳細には図３のｔ＝ｔ２１’のタイミングからグローバル電子シャッタの読み出しが開始される。
【００９４】
次に、図８Ｂは、全画素部２００のＰＤ３を一括リセット後にＰＤ３に新たに蓄積された信号電荷を全画素一斉にＳＤ４に一括転送した時の一の画素部２００の動作ポテンシャルを示している。
【００９５】
具体的には、図７のｔ＝ｔ２２のタイミングにハイレベルの全画素一括転送パルスが全画素部２００に印加されている時の一の画素部２００の動作ポテンシャルを示している。図８Ｂに示すように、ハイレベルの全画素一括転送パルスが全画素部２００の第１の転送ゲート６（ＧＳ）に一斉に印加されることにより、それら第１の転送ゲート６（ＧＳ）のポテンシャルが高くなり信号電荷の転送を阻む障壁がなくなる、すなわち、第１の転送ゲート６（ＧＳ）がＯＮする。ここで、第１の転送ゲート６（ＧＳ）はＯＮで、ＶＯＦＤ６１はＯＦＦ、第２の転送ゲート７（ＴＸ（ＴＸｎ、ＴＸｎ＋１、・・・））もＯＦＦである。
【００９６】
なお、ＶＯＦＤ６１がＯＦＦすなわちＶOFDがローレベルの時、ＶＯＦＤ６１のＯＦＦ電位（ＶOFD−L）はＰＤ３の飽和信号電荷量が適性になるように設定される。
【００９７】
このように、全画素部２００の第１の転送ゲート６（ＧＳ）がＯＮされることにより、全画素部２００のＰＤ３の信号電荷が一斉に、ＳＤ４に転送される。そして、転送された信号電荷はＳＤ４に一時蓄積される。
【００９８】
ここで、上述したように第１の転送ゲート６（ＧＳ）は、ＳＤ４領域を覆うように形成されているため、全画素一括転送パルスはＳＤ４にも印加される。このため、ハイレベルの全画素一括転送パルスが第１の転送ゲート６（ＧＳ）に印加され、第１の転送ゲート６（ＧＳ）がＯＮとなる時、ＳＤ４下の電位も、その印加電圧分（全画素一括転送パルスのハイレベルの電位分）だけ高くなるため、ＰＤ３とＳＤ４との電位差を十分に大きくすることができる。つまり、ＰＤ３とＳＤ４との間に十分な電位差を発生させることができる。それにより、信号電荷の良好な転送を実現することができる。
【００９９】
このように全画素部２００のＰＤ３に蓄積された信号電荷を一括転送することによりグローバル電子シャッタの読み出しが終了（蓄積時間の終了）する。なお、より詳細には、図７のｔ＝ｔ２１’のタイミングすなわちＶOFDがローレベルになった直後のｔ＝ｔ２１’から第１の転送ゲート６（ＧＳ）がＯＮになった直後のｔ＝ｔ２２’までの蓄積時間が電子シャッタ時間となる。そして、この電子シャッタ時間は、任意の時間に設定することができる。
【０１００】
次に、ＳＤ４に蓄積されている信号電荷を、逐次読み出しでＦＤ５を介して外部に読み出す。それら動作と動作ポテンシャルについては、図８Ｃ〜図８Ｅに示しているが、上述の図４Ｃ〜図４Ｅと同様のため、ここでは説明を省略する。
【０１０１】
このように、図４Ｃ及び図４Ｅの逐次読み出しの駆動のサイクルを全ての行の画素部２００について読み出すまで繰り返すことで、電子シャッタ動作で任意の蓄積時間で撮像した画像の読み出しを終了する。
【０１０２】
次に、以上のように構成された画素部２００の製造方法について説明する。
【０１０３】
まず、Ｎ型の半導体基板５１に、Ｂのイオン注入によりＰ型ウェル２を形成する。
【０１０４】
次に、ＰＤ３の下部にあたる領域に、一般的なフォトリソグラフィ技術で形成したレジストパターンを介して選択的にＰやＡｓをイオン注入して、Ｎ＋層５２を形成する。
【０１０５】
次に、トランジスタや拡散層の素子を分離するＳＴＩ３０を形成する。具体的には、半導体基板５１をエッチングすることで分離領域となる溝を形成し、形成した溝の内を絶縁膜で埋める。そして、ＣＭＰで平坦化することにより、ＳＴＩ３０を形成する。
【０１０６】
次に、Ｐ型ウェル２に、ＰやＡｓのイオン注入により、ＰＤ３とＳＤ４を同時に形成する。ここで、Ｎ＋層５２のＮ型不純物層、Ｐ型ウェル２のＰ型不純物層、ＰＤ３のＮ型不純物層により縦型のＮＰＮ構造を形成することで、ＶＯＦＤ６１が構成される。
【０１０７】
なお、以降の工程は、実施の形態１で説明した製造方法と同じであるため、説明を省略する。
【０１０８】
以上、本実施の形態によれば、残像を抑制することができるグローバル電子シャッタを有するＭＯＳ型の固体撮像素子を実現することができる。具体的には、固体撮像素子を構成する画素部２００において、まず、全画素（全画素部２００）のオーバーフロードレイン電圧パルスＶOFDをハイレベルにして（ＶＯＦＤ６１をＯＮして）Ｎ型の半導体基板５１に印加し、全画素のＰＤ３の信号電荷を一斉にＮ型の半導体基板５１に掃き出すことによりリセットする（蓄積時間の開始）。次に、所定の蓄積時間を経過した後、第１の転送ゲート６（ＧＳ）を全画素一斉にＯＮしてＰＤ３の信号電荷をＳＤ４に転送し、一時蓄積する（蓄積時間の終了）。このようにして、固体撮像素子は、グローバル電子シャッタを実現する。ここで、第１の転送ゲート６（ＧＳ）は、ＳＤ４領域を覆っているため、全画素一括転送パルスの電圧はＳＤ４にも印加される。そのため、全画素一括転送パルスがハイレベルの時（第１の転送ゲート６（ＧＳ）がＯＮの時）、ＳＤ４下の電位はその全画素一括転送パルスの印加電圧分だけ高くなるため、ＰＤ３とＳＤ４との電位差を十分に大きくすることが可能となる。そのため、信号電荷の良好な転送を実現することができるので、ＰＤ３の信号電荷の不十分な転送に起因する残像を解決することができる。
【０１０９】
また、ＶＯＦＤ６１を、ＰＤ３の下面に縦型に形成したことにより、上記の実施の形態１と比べて、水平面上に存在したＯＦＤ１１及び第３の転送ゲートＧＲはなくなり、画素部２００の上面領域の有効活用を図ることが可能となる。それにより、フォトダイオード面積の増大による感度の向上や、画素の微細化を実現できるという効果を奏する。
【０１１０】
以上のように、本発明によれば、残像を抑制することができるグローバル電子シャッタを有するＭＯＳ型の固体撮像素子を実現することができる。
【０１１１】
以上、本発明の固体撮像素子について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【産業上の利用可能性】
【０１１２】
本発明は、固体撮像素子に利用でき、特に、電子シャッタ機能を有するＭＯＳ型固体撮像素子に利用することができる。
【符号の説明】
【０１１３】
１、５１、１０１    半導体基板
２、１０２    Ｐ型ウェル
３、１０３    ＰＤ
４、１０４    ＳＤ
５、１０５    ＦＤ
６、１０６    第１の転送ゲート
７、１０７    第２の転送ゲート
８、１０８    リセットゲート
１０    増幅器
１１、１１１    ＯＦＤ
１３、１１３    第３の転送ゲート
３０    ＳＴＩ
３１    ゲート酸化膜
３２    Ｐ＋層
３３    拡散層コンタクト
３５    ゲート電極
５２    Ｎ＋層
６１    ＶＯＦＤ
１１０  増幅器
【図１】
2012010293.tif 000003
【図２】
2012010293.tif 000004
【図３】
2012010293.tif 000005
【図４Ａ】
2012010293.tif 000006
【図４Ｂ】
2012010293.tif 000007
【図４Ｃ】
2012010293.tif 000008
【図４Ｄ】
2012010293.tif 000009
【図４Ｅ】
2012010293.tif 000010
【図５】
2012010293.tif 000011
【図６】
2012010293.tif 000012
【図７】
2012010293.tif 000013
【図８Ａ】
2012010293.tif 000014
【図８Ｂ】
2012010293.tif 000015
【図８Ｃ】
2012010293.tif 000016
【図８Ｄ】
2012010293.tif 000017
【図８Ｅ】
2012010293.tif 000018
【図９】
2012010293.tif 000019
【図１０】
2012010293.tif 000020