(57)【要約】【課題】小さい入力−出力差分電圧を維持し、既定の応答を提供する半導体装置、回路、そしてＡＣ及びＤＣロードスイッチを提供する。【解決手段】ロードスイッチは、入力端子及び出力端子へ結合された通過素子を含み得る。通過素子は制御端子を含み、制御端子は通過素子の応答を制御し得る。ロードスイッチは第１のループを含み得る。第１のループは制御端子へ結合され、通過素子との高インピーダンスを維持しながら入力端子及び出力端子間の電圧降下を制御するように構成される。ロードスイッチは第２のループを含み得る。第２のループは制御端子へ結合され、既定のフィルタ応答を入力端子から提供するように構成される。既定の応答は、低域通過応答、高域通過応答、又は帯域通過応答であり得る。応答の通過帯域及び／又は阻止帯域は、プログラムされ得る。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力端子及び出力端子へ結合された通過素子であって、該通過素子は制御端子を含み、該制御端子は前記通過素子の利得応答を制御する通過素子と、
前記制御端子へ結合され、前記通過素子との高インピーダンスを維持しながら前記入力端子及び前記出力端子間の電圧降下を制御するように構成された第１のループと、
前記制御端子へ結合され、既定の応答を前記入力端子から提供するように構成された第２のループと
を備えることを特徴とする半導体装置。
【請求項２】
前記既定の応答は、プログラム可能な応答であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記既定の応答は、低域通過応答、高域通過応答、又は帯域通過応答であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記応答は、エッジ周波数を含む通過帯域又は阻止帯域を備え、前記エッジ周波数は抵抗器又はコンデンサを用いてプログラムされることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記応答は、エッジ周波数を含む通過帯域又は阻止帯域を備え、前記エッジ周波数は２進レジスタを用いてプログラムされることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記２進レジスタは、デジタルインタフェースによってプログラムされることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記通過素子は金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、該ＭＯＳＦＥＴはゲート、ソース、及びドレインを含み、前記ゲートは前記制御端子へ接続され、前記ドレインは前記入力端子へ接続され、前記ソースは前記出力端子へ接続されることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記通過素子はＭＯＳＦＥＴであり、該ＭＯＳＦＥＴはゲート、ソース、及びドレインを含み、前記ゲートは前記制御端子へ接続され、前記ドレインは前記出力端子へ接続され、前記ソースは前記入力端子へ接続されることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記ＭＯＳＦＥＴは、飽和領域で動作して高出力インピーダンスを維持するように調整されることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
１つ又は複数の複製ＭＯＳＦＥＴ及び飽和推定回路が、前記第１のループのために出力参照を設定し、ドレイン−ソース電圧降下が、要求される負荷電流について飽和内で制御されるようにすることを特徴とする請求項７に記載の半導体装置。
【請求項１１】
飽和推定回路が、前記第１のループのために出力端子参照電圧を確立し、飽和Ｖｄｓ／Ｉｄｓ特性への三極管の放物線−線形遷移点の近くにある放物線特性内の点にドレイン−ソース電圧降下を維持し、制御ループの利得を上昇させて全体的利得の損失を補償するため前記点での動作から生じる前記全体的利得の損失を決定することを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記プログラム可能な応答はデジタルフィルタによって提供されることを特徴とする請求項２に記載の半導体装置。
【請求項１３】
前記デジタルフィルタは、無限インパルス応答（ＩＩＲ）フィルタ又は有限インパルス応答（ＦＩＲ）フィルタであることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記プログラム可能な応答はアナログフィルタによって提供されることを特徴とする請求項２に記載の半導体装置。
【請求項１５】
前記通過素子は２つの素子を並列に有し、前記２つの素子の入力及び出力は一緒に結合され、前記２つの素子の制御端子は別個のループへ接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項１６】
第１の素子は低周波応答を処理し、第２の素子は高周波応答を処理することを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第１及び第２の素子は、フォロワ構成として構成されたＭＯＳＦＥＴであることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記通過素子は、第２の素子と並列の第１の素子を備え、前記第１及び第２の素子の双方はＭＯＳＦＥＴであり、前記第１の素子はフォロワ構成として構成され、前記第２の素子は反転構成として構成されることを特徴とする請求項１６に記載の半導体装置。
【請求項１９】
前記入力端子は第１のピンへ接続され、前記出力端子は第２のピンへ接続され、グラウンド端子は第３のピンへ接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項２０】
内部回路を動作可能にする第４のピンを更に備えることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
入力端子及び出力端子を有する回路であって、
ゲート、ソース、及びドレインを有するトランジスタにおいて、該トランジスタの前記ドレインは前記入力端子へ結合され、前記ソースは前記出力端子へ結合されるトランジスタと、
既定のＡＣ及びＤＣ応答を有し、反転入力、非反転入力、及び出力を有する利得素子において、該利得素子の前記出力は前記トランジスタの前記ゲートへ結合されている利得素子と、
前記トランジスタに対してサイズをスケールされた２つの複製トランジスタを有する最適降下参照生成回路において、全ての３つの素子は前記ゲート及びソースへ接続されており、前記参照生成回路は前記通過素子を飽和内に維持する最適降下参照生成回路と
を備えることを特徴とする回路。
【請求項２２】
前記複製トランジスタのドレインは、前記通過素子ドレインの入力電圧よりも高い電圧へ結合された２つの別個の電流ミラーへ接続され、
該電流ミラーは、第１の複製デバイスについては負荷の飽和動作、及び第２の複製デバイスについては三極管又は放物線膝部の動作を伴って、前記負荷とは逆に且つ電流／電圧降下特性に適合するように確立され、
維持できない前記２つの複製デバイスの動作点の直前の点であると認識される最適化降下になるように前記通過素子を通過する降下が最適化されるまでか、前記第１の複製デバイスのドレイン上の電圧が前記入力電圧へ到達するまで、ループは、前記トランジスタのソースにおける出力電圧を調整することを特徴とする請求項２１に記載の回路。
【請求項２３】
前記通過素子ドレインの前記入力電圧よりも高い前記電圧は、電荷ポンプ回路を使用して展開されることを特徴とする請求項２２に記載の回路。
【請求項２４】
プログラム可能な阻止帯域又は通過帯域を有し、入力電圧を受け取って出力電圧を提供する低域通過ＡＣ及びＤＣロードスイッチであって、
前記入力電圧よりも低い電圧へ前記出力電圧を調整して、飽和が維持されるようにするループ応答と、
阻止帯域又は通過帯域フィルタ応答を提供するループフィルタにおいて、該ループフィルタは前記プログラム可能な阻止帯域又は通過帯域に基づく係数を有するループフィルタと
を備えることを特徴とするスイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には電力システムに関し、更に具体的には、フィルタリングを提供しながら微小な入力−出力差分電圧を維持するロードスイッチに関する。
【背景技術】
【０００２】
電力消費は、多くの電子システム、特にバッテリにより動作する持ち運び可能デバイスで重要な関心事になってきた。これらのデバイスは、多くの場合、電力を節約するためスイッチング素子を介して接続又は切断される多くのサブシステムを含む。今日、大部分のシステムにおいて、電子デバイスはアナログスイッチ又は低ドロップアウト調整器（ＬＤＯ）を使用している。サブシステムは、これらのスイッチング素子を介してＤＣ／ＤＣコンバータへ接続される。多くの場合、これらのＤＣ／ＤＣコンバータは、負荷線及びバッテリ寿命を最大化しようとする可変出力電圧を含む。
【０００３】
しかしながら、スイッチング素子をＤＣ／ＤＣコンバータへ接続することによって、ノイズが負荷へ導入され、ＲＦコンポーネントを含む下流側コンポーネントと潜在的に干渉する。アナログスイッチの場合、このノイズを減衰するため多くのシステムはＬＣフィルタを利用してきた。アナログスイッチの代わりにＬＤＯが使用され、ＬＤＯフィルタリング応答が十分でない場合には、多くのシステムは、フィルタリング用ＬＤＯに加えて受動フィルタコンポーネントを更に利用する。
【０００４】
アナログスイッチの使用は理想的とは言えない。というのは、受動フィルタコンポーネントを使用しなければならず、これは基板空間を占拠してシステムの全体的コストを上昇させるからである。加えて、フィルタリング素子としてＬＤＯを使用することは、外部コンポーネントを有するか有しないかに関わらず理想的とは言えない。というのは、ＬＤＯは一般的に一定の出力電圧を有し、この電圧は入力を追跡しないからである。典型的には、これによって電圧降下が大きくなり、本質的に、ドロップアウトの直前まで効率は理想よりも低くなる。更に、コンポーネントの増加及びＬＤＯによって一般的に提供される単一順位応答に起因して、上記の解決手段のいずれかを利用して多順位広帯域フィルタ応答を提供することは困難である。
【発明の概要】
【０００５】
この概要は、下記の「本発明の説明」でさらに説明される概念の選択を簡単な形態で紹介するために提供される。この概要は、請求される主題の重要な特徴を同定することを意図されず、また請求される主題の範囲を決定する助けとして使用されることも意図されない。
【０００６】
本発明の１つの態様によれば、半導体装置が提供される。この半導体装置は、入力端子及び出力端子へ結合された通過素子を含む。ここで通過素子は制御端子を含み、制御端子は通過素子の利得応答を制御する。加えて、半導体装置は制御端子へ結合された第１のループを含む。この第１のループは、通過素子との高インピーダンスを維持しながら入力端子と出力端子との間の電圧降下を制御するように構成される。半導体装置は、制御端子へ結合された第２のループを更に含む。この第２のループは、既定の応答を入力端子から提供するように構成される。
【０００７】
本発明の他の態様によれば、入力端子及び出力端子を有する回路が提供される。この回路は、ゲート、ソース、及びドレインを有するトランジスタを含む。トランジスタのドレインは入力端子へ結合され、ソースは出力端子へ結合される。加えて、この回路は、既定のＡＣ及びＤＣの応答を有する利得素子を含む。利得素子は、反転入力、非反転入力、及び出力を有する。ここで、利得素子の出力はトランジスタのゲートへ結合される。回路は、最適降下の参照生成回路を更に含む。この生成回路は、前記トランジスタに対してサイズをスケール（縮小）された２つの複製トランジスタを有する。ここで、３つの素子の全てはゲート及びソースへ接続され、参照電圧は利得素子を介してトランジスタを飽和状態に維持する。
【０００８】
本発明の更に他の態様によれば、プログラム可能な阻止帯域又は通過帯域を有し、入力電圧を受け取って出力電圧を提供する、低域通過のＡＣ及びＤＣのロードスイッチが提供される。このスイッチはループ応答を含み得る。ループ応答は、入力電圧よりも低い電圧へ出力電圧を調整し、飽和状態又は高インピーダンス動作が維持されるようにする。加えて、スイッチはループフィルタを含み得る。このループフィルタは、阻止帯域又は通過帯域ＡＣフィルタ応答を提供する。ここでループフィルタは、プログラム可能な阻止帯域又は通過帯域に基づく係数を有する。
【０００９】
本発明の特徴と考えられる新規な特徴は、添付された特許請求の範囲の中に記述されている。以下の説明において、同様の部品は明細書及び図面を通してそれぞれ同じ数字でマークされている。図面は必ずしも一定の比率で描かれてはおらず、明瞭及び簡潔にするためある一定の図面は誇張又は概略的に示されている。しかしながら、本発明そのもの、本発明の好ましい使用形態、及び本発明の更なる目的及び利点は、添付された図面と関連させて例示的実施形態の下記の詳細な説明を参照することによって、最良に理解されるであろう。
【図面の簡単な説明】
【００１０】
【図１】本発明の１つの態様に従った例示的ロードスイッチが使用される典型的な適用例を示す図である。
【図２】本発明の１つの態様に従ったロードスイッチ内のコンポーネントを例示する例示的回路を示す図である。
【図３】本発明の１つの態様に従ったフィルタ応答「マスク」及びフィルタ伝達特性を示す例示的ボード線図である。
【図４】本発明の１つの態様に従ったロードスイッチへ追加された既存の離散的コンポーネントに共通のＬＣフィルタ応答を示す図である。
【図５】本発明の１つの態様に従った例示的ロードスイッチの振幅及び位相応答を提供するグラフである。
【図６】本発明の１つの態様に従った例示的ロードスイッチの典型的ピン構成を示す図である。
【図７】本発明の１つの態様に従ったドレイン−ソース電圧降下を維持する例示的飽和推定回路を示す図である。
【図８】本発明の１つの態様に従った例示的飽和推定回路のＶｄｓ／Ｉｄｓ特性を示す図である。
【発明を実施するための形態】
【００１１】
本発明の説明
添付された図面と関連づけて下記で記述される説明は、本発明の現在における好ましい実施形態を説明することを意図されるが、本発明を構築及び／又は利用し得る唯一の形態を表現することを意図されない。本説明は、例示された実施形態と関連づけて本発明を構築及び作動させるための機能及びステップのシーケンスを記述している。しかしながら、本発明の趣旨及び範囲の中に包含されることを意図される異なる実施形態によっても、同一又は同等の機能及びシーケンスが達成され得ることを理解すべきである。
【００１２】
概略的に言えば、本発明は電力システムに関し、更に具体的には、離散的フィルタ置換能力を有するロードスイッチに関する。このロードスイッチは、置換される受動フィルタコンポーネントよりも高いオーダーの特性を維持するという更なる利点を有する。１つの例示的実施形態において、ロードスイッチは、入力端子及び出力端子へ結合された通過素子を含む。通過素子は制御端子を含んでよく、この制御端子は通過素子の利得応答を制御する。ロードスイッチは、制御端子へ結合された第１のループを更に含む。第１のループは、通過素子との高インピーダンスを維持しながら入力端子と出力端子との間の電圧降下を制御するように構成される。このループは、共通ソースＭＯＳＦＥＴの構成が使用されるときに、飽和を維持する。加えて、ロードスイッチは、制御端子へ結合された第２のループを含む。第２のループは、既定の応答を入力端子から提供するように構成される。既定の応答は、低域通過応答、高域通過応答、又は帯域通過応答を提供する。応答の通過帯域及び／又は阻止帯域はプログラムされ得る。
【００１３】
制御端子の帯域幅を超える周波数については、１つの実施形態において、外部コンデンサを出力端子へ結合する。外部コンデンサは共振周波数で選択されてよく、主通過素子と外部コンデンサとを横切る寄生抵抗によって形成されたコンデンサ分割器が受動減衰を提供し得る。
【００１４】
他の例示的実施形態において、通過素子は２つの並列素子へ分割される。これらの並列素子は、負荷の大部分を処理する大きいデバイスを回る低帯域幅制御ループ、及びＤＣ／ＤＣノイズリプルを拒絶し、駆動器（ドライバ）によって引き出される電流を最小化する高周波制御ループを有する。この実施形態において、通過素子は並列フォロワの形態で提供されるか、あるいは小さい反転通過素子を有する大きいフォロワの形態で提供され得る。典型的には、この小さい素子は低電圧半導体装置の使用を許容する。というのは、多くの場合、フォロワ構成と同じように、その制御ノードが入力電圧を超えて駆動されることを必要としないからである。
【００１５】
更に他の例示的実施形態では、入力端子と出力端子との間の電圧降下を維持し、通過素子との高インピーダンスを維持するために必要な出力参照電圧を決定するため、制御ループの一部分として飽和検出回路が使用される。回路は、高インピーダンスを確保するため三極管−飽和Ｖｄｓ／Ｉｄｓ特性の放物線状膝部（屈曲部）を超える点にドレイン−ソース電圧降下を維持するか、放物線状膝部の利得損失を補償するために回路がループの利得を押し上げる場合には、飽和の外側へ設定される。
【００１６】
これまでの例示において、コンポーネントは、飽和したまま高インピーダンスを提供するために、半導体通過素子で要求される最小降下を決定するものとして説明された。また、コンポーネントは、出力電圧参照（リファレンス）を制御ループへ提供し得る。この出力電圧参照は、前記飽和を維持するために必要な最小の入力−出力電圧降下を反映し、よって入力電圧を追跡する機能を提供する。コンポーネントは、イネーブル機能、即ちスイッチ能力、及びシングル・オーダーからマルチ・オーダーまでのフィルタ応答を提供し得る。コンポーネントは、阻止又は通過帯域をプログラムするためのある一定のデジタル又はアナログコンポーネントを更に含み得る。
【００１７】
下記で示されるように、ロードスイッチは、電力をサブシステムへ提供しながら高周波のリプル、ノイズ、及びスパイクを除去する。加えて、しばしばスイッチング技術に関連する歪みが除去又は最小化される。下記で提供される設計の考慮によって、電力損失は最小化されて効率が最大化され、エンドユーザのために大型部品を除去しながらバッテリ寿命が延長される。当業者は、下記で詳細に説明されるロードスイッチの利点を了解するであろう。
【００１８】
本明細書ではロードスイッチとして説明されるが、本発明は更にリニアレギュレータ又は電圧調整器、例えば低ドロップアウト調整器（ＬＤＯ）に関連する。ロードスイッチの応用は、非限定的に、携帯電話トランシーバ電力、無線周波（ＲＦ）電力、及び全地球測位システムを含む。
【００１９】
ここで図１を参照すると、ロードスイッチ１００の典型的な適用例１０２が示される。本実施形態において、ロードスイッチ１００はＤＣ／ＤＣコンバータ電力入力１０４へ結合される。ロードスイッチ１００は、一般的に、これまでの回路で一般に配置された個々のラダーフィルタと置換され、低減された設置面積を含む。適用例１０２において、ロードスイッチ１００は入力電圧Ｖｉｎ１０４を受け取り、出力電圧Ｖｏｕｔを負荷１０６へ提供する。コンデンサ、例えばＣ１１０８及びＣ２１１０は高周波電流通路を提供し、前記ロードスイッチ１００を補償するために使用される。
【００２０】
上記で提供された例示的実施形態において、出力電圧Ｖｏｕｔ１０６は被給電回路へ提供される。基準接地点１１２は、入力電圧Ｖｉｎ１０４、出力電圧Ｖｏｕｔ１０６、ロードスイッチ１００、被給電回路、及びコンデンサＣ１１０８とＣ２１１０へ結合される。この適用例１０２と関連づけて幾つかのコンポーネントが説明されたが、多数の他のタイプの適用例１０２が、ロードスイッチ１００を使用する。
【００２１】
上記で１つの適用例１０２が開示されたが、本明細書で説明されるロードスイッチ１００は多くの適用例によって使用され得ることを、当業者は了解するであろう。更に、上記で提供された設計特性は、ロードスイッチ１００の１つの例を提供することを意図され、本明細書で説明される回路へ本発明を限定することを意図されない。
【００２２】
図２は、本発明の１つの態様に従った典型的なロードスイッチ１００の内部コンポーネントを例示する回路を示す。スイッチ１００は、フィルタ応答を提供しながら、出力電圧Ｖｏｕｔ１０６に対する入力電圧Ｖｉｎ１０４の微小な差分を維持する。例示的ロードスイッチ１００の主コンポーネントは、非限定的に、ＡＣ及びＤＣ応答を有する利得素子２０６、前記ＡＣ及びＤＣ利得素子２０６の非反転端子へ接続された参照電圧、及び通過素子２０８である。これらのコンポーネントの各々は、下記で詳細に説明される。それに続いて、これらのコンポーネントの動作が説明される。
【００２３】
ロードスイッチ１００は単独でフィルタ能力を提供しないため、これまでのロードスイッチ１００は受動ラダーフィルタ網と組み合わせられた。しかし、これらの受動ラダーフィルタは更なる空間を占拠し、コスト効率的でなかった。ＡＣ及びＤＣ利得素子２０６は、入力１０４からのリプル及びノイズを減衰する。後で示されるように、ＡＣ及びＤＣ利得素子２０６は固定応答を提供するかプログラムされ得る。一般的に、ＡＣ及びＤＣ利得素子２０６はデジタルフィルタ又はアナログフィルタを含む。デジタルフィルタの１つのタイプは無限インパルス応答（ＩＩＲ）フィルタであり、他のタイプは有限インパルス応答（ＦＩＲ）フィルタである。当業者に知られるように、信号処理用フィルタの多数のタイプが存在し、これらは本明細書の中に組み入れられる。
【００２４】
上に説明したように、ＡＣ及びＤＣ利得素子２０６の例が提供された。この後で明らかになるように、ＡＣ及びＤＣ利得素子２０６は多くの形態となることができ、上記で説明された形態へ限定されることを意図されない。ＡＣ及びＤＣ利得素子２０６は、それ自体、低域通過応答、高域通過応答、又は帯域通過応答を提供し得る。低域通過応答は低周波信号を通過するが、カットオフ周波数よりも高い周波数を有する信号を減衰し得る。高域通過応答は高周波数を通過するが、カットオフ周波数よりも低い周波数を減衰し得る。帯域通過応答はある一定範囲内の周波数を通過するが、範囲外の周波数を拒絶し得る。
【００２５】
本発明によれば、通過帯域及び阻止帯域をプログラムし得る。１つの実施形態では、フィルタのプログラミング端子へ接続された抵抗器又はコンデンサの振幅に整合させて、ループ伝達関数の阻止帯域又は通過帯域エッジ周波数をプログラムし得る。他の実施形態では、２進レジスタの振幅に整合させてループ伝達関数の阻止帯域又は通過帯域エッジ周波数をプログラムし得る。２進レジスタは、デジタルインタフェースによってプログラムされ得る。係数は、最小順位フィルタ伝達関数、及び阻止帯域及び通過帯域における最大平坦又は等リプル（ｅｑｕｉｒｉｐｐｌｅ）要件から選択され得る。
【００２６】
典型的には、ＡＣ及びＤＣ利得素子２０６はコントローラへ結合される。コントローラは、阻止帯域及び通過帯域の選択に基づきループフィルタ係数を計算する。コントローラは、通過帯域及び阻止帯域における最大平坦又は等リプル要件のほかに、直接又はルックアップテーブルの使用を介して、選択に基づく最小順位フィルタ伝達関数を更に選択する。
【００２７】
図２で示されるように、通過素子又はトランジスタ２０８は、ＡＣ及びＤＣ利得素子２０６、具体的にはＡＣ利得素子２０６の出力へ結合される。１つの実施形態において、トランジスタ２０８は、共通ソース構成を有するｎチャネルＭＯＳＦＥＴである。トランジスタ２０８はゲート、ソース、及びドレインを含む。ＭＯＳＦＥＴのゲートは制御端子である。ＭＯＳＦＥＴのドレインは入力電圧Ｖｉｎ１０４へ結合され、ＭＯＳＦＥＴのソースは出力電圧Ｖｏｕｔ１０６へ結合される。ＭＯＳＦＥＴは多くの特徴及び機能を提供するので、ＭＯＳＦＥＴのゲートはＶｄｓ＞Ｖｇｓ−Ｖｔを維持するように調整され得る。ここで、ＶｄｓはＭＯＳＦＥＴのドレインとソース間の電圧を表し、ＶｇｓはＭＯＳＦＥＴのゲートとソース間の電圧を表し、Ｖｔは閾値を表す。１つの実施形態において、ＭＯＳＦＥＴの飽和領域での動作維持を確実にするため、飽和検出回路が使用される。
【００２８】
ロードスイッチ１００の内部の典型的コンポーネントが提供されたが、スイッチ１００の内部には、これより少ないか多いコンポーネントが存在し得ることを当業者は了解するであろう。更に、入力電圧Ｖｉｎ１０４はＡＣ成分を含み得る。
【００２９】
上に説明したように、ロードスイッチ１００は入力電圧Ｖｉｎ１０４と出力電圧Ｖｏｕｔ１０６との間で定電圧を維持する。これは、ＡＣ利得素子２０６の非反転入力に提供される参照電圧、及び負フィードバック構成でＡＣ及びＤＣ利得素子２０６の反転入力へ送り込まれる出力電圧又はスケールされたＶｏｕｔ１０６に依拠する。利得素子２０６はトランジスタ２０８の電圧降下を制御し、出力電圧Ｖｏｕｔ１０６を所望の参照電圧に維持する。ＡＣ及びＤＣ利得素子２０６へ提供されたフィードバックは出力電圧Ｖｏｕｔ１０６を監視することができ、出力電圧Ｖｏｕｔ１０６は負荷へ結合される。負荷は、高インピーダンス、負荷抵抗、又は他のタイプの負荷である。
【００３０】
ＡＣ及びＤＣ利得素子２０６によって、プログラム可能な阻止帯域及び通過帯域を提供しながら、入力電圧Ｖｉｎ１０４及び出力電圧Ｖｏｕｔ１０６の微小差分を維持するロードスイッチ１００の複数の処理が提供される。ＡＣ利得素子２０６は誤差増幅器として働く。図示されるように、トランジスタ２０８を調整する出力はトランジスタ２０８のゲートへ送り込まれる。
【００３１】
図３は、本発明の１つの態様に従ってフィルタされた応答「マスク」及びロードスイッチ１００の伝達特性の例示的ボード線図を示す。図４には、ロードスイッチ１００へ追加される既存の離散的コンポーネントに共通のＬＣフィルタ応答が示される。更に、図５には、例示的ロードスイッチ１００の振幅及び位相応答を提供するグラフが提示される。
【００３２】
ここで図６を参照すると、例示的ロードスイッチ１００の典型的ピン構成が示される。この実施形態におけるロードスイッチ１００のピンの数は相対的に少なく、今日の多くの適用例へ理想的に適合され得る。ピン１は停止（ストップ）を表し、ピン２はグラウンド（ＧＮＤ）を表し、ピン３は入力（ＩＮ）を表し、ピン４は出力（ＯＵＴ）を表し、ピン５はＳＣＬを表し、ピン６はＳＤＡを表す。これらのピンは、通過帯域及び阻止帯域をプログラムするための２配線デジタルバス用端子である。最小の例示的ロードスイッチ１００は、ピン２、ピン３、及びピン４のみを含み得る。
【００３３】
図７で示されるように、飽和測定回路を使用して、ＡＣ利得素子２０６がそのドレイン端子からソース端子へ通過させる出力電圧参照（リファレンス）を決定する。この回路は、飽和を維持するために必要な最小降下を決定することによって、通過素子２０８の飽和への残留を確実にするために使用される。降下は、最小降下を追跡するための参照出力電圧として使用される。出力端子の参照電圧を確立するため、複製の通過素子及び飽和推定回路が使用される。参照電圧は制御ループを介して確立される。制御ループは、ドレイン−ソース電圧降下を、要求される負荷電流の飽和内の点に維持する。
【００３４】
例として、非限定的に、飽和測定回路は、主通過素子２０８に対してスケール（縮小）された２つの複製トランジスタＭ３及びＭ２を含む。ここで全ての３つの素子のソースは、同じ電位Ｖ０へ接続される。複製トランジスタＭ３及びＭ２のドレインは、通過素子２０６のドレイン入力電圧ＶＣＣよりも高い電圧ＶＣＨＡＲＧＥＰＵＭＰへ接続される。電流ミラーは、第１の複製デバイスＭ２によって電流Ｉ＝Ｖ０／ｎＲで駆動され、第２の複製デバイスＭ３によって少し低い電流Ｉ−ΔＩで駆動される。ここで、Ｉ＝Ｖ０／ｎＲのｎは、主通過素子と複製デバイスとの間のスケール因子である。複製トランジスタＭ３の場合、図８で示されるように、ＩからＩ−ΔＩへのＶｄｓの変化に対応する小さい電圧ΔＶ０が、Ｉ−ΔＩ電流源及びＭ３と直列に挿入される。ΔＶ０電圧降下素子の正の側及びＭ２のドレインへ接続された端子を有する増幅器Ａは、所与のＶ０について図８で示されるような動作を強制する。所与のＶ０は、Ｍ２が飽和しているか、Ｍ２及びＭ３が三極管と飽和との間の放物線状膝部にまたがるか、あるいはＭ３が放物線状膝部の上で動作している場合のＶ０である。次いで、第３のループは、例えば、反復ループであって、増幅器Ａが適切な動作点のロックが外れるかＶ１がＶＣＣへ到達するまで、Ｖ０、そしてＶＣＨＡＲＧＥＰＵＭＰへ接続された電流源を、増分（インクリメント）する。増幅器Ａが適切な動作点のロックが外れるかＶ１がＶＣＣへ到達する条件のいずれかが満たされた場合には、ループは、ロック又はＶＣＣ到達前のＶ１動作を提供する最後の既知点へＶ０を減分（ディクリメント）する。
【００３５】
図８は、本発明の１つの態様に従った例示的飽和推定回路のＶｄｓ／Ｉｄｓ特性を示す。示された動作に加えて、飽和測定回路は、通過素子２０６のドレイン−ソース電圧降下を、三極管−飽和Ｖｄｓ／Ｉｄｓ特性の放物線状膝部の点に維持する。ここで、出力インピーダンスは飽和よりも低いが三極管よりも高い。膝部の動作から生じる全体的利得の損失は飽和推定回路によって決定される。そして、飽和推定回路は、例えば増幅器の尾部電流を増加することによって制御ループの利得を上昇させ、全体的ループ利得の損失を補償する。示されているように、曲線はＶｄｓが増加されるときの三極管から飽和への一定Ｖｇｓ特性遷移を示す。三極管特性は、低抵抗特性、及びこれに続いてＭ３とＭ２間の放物線状特性を含む。曲線の右側の平坦部は飽和を表す。
【００３６】
動作において、同様な２つのＭＯＳＦＥＴへ同じゲート−ソース電圧が印加され、１つのＭＯＳＦＥＴがＭ２のドレイン−ソース電圧で作動され、第２のＭＯＳＦＥＴがＭ３のドレイン−ソース電圧で作動されるとき、図８の左側で示されるように、これらのＭＯＳＦＥＴ間の電流差分はΔＩである。Ｍ２が現在の状態でＭ３が作動され、Ｍ２が曲線を更に上昇する場合には、典型的にはΔＩの降下は多くない。図７で提供される回路は、所定の差分（曲線ではＶｄｓの電圧差分ΔＶ０）に対応するように２つのデバイスＭ３及びＭ２の中へ電流を強制する。２つの複製デバイスは、図８で示される曲線上でＭ２及びＭ３と記載される。
【００３７】
ΔＶ０を加えるときのＭ３のＶｄｓは、典型的にはＭ２のＶｄｓと同じである。演算増幅器の形態を有する回路Ａは、Ｍ３のＶｄｓプラスΔＶ０と、Ｍ２のＶｄｓとを同じ電圧に保持する。飽和推定回路は、Ｖ０、そして電流ミラーを増分（インクリメント）する反復ループである。各増分を用いて、説明されたループは新しい「膝部」でロックする。最終的に、高ループ利得に要求されるＭＯＳＦＥＴ２０６の高インピーダンス動作を維持しながら、最小降下を表す飽和内の動作を可能にする出力電圧参照電圧が決定される。
【００３８】
２つの複製デバイスＭ３及びＭ２は、主通過素子２０８よりもはるかに小型に、及びはるかに少ない電流を利用するように、スケール（縮小）され得る。図７で示された実施形態において、複製デバイスＭ３及びＭ２は、主通過素子のｎ分の１である。追加的に、Ｍ３及びＭ２はラムダに従って更にスケールされてよく、飽和するとき、小さい通過幅（ウインドウ）を有する１対の検出器によって、Ｍ３及びＭ２が飽和領域へ上昇したか、三極管領域にあるかを容易に決定し得る。この場合、複製デバイスＭ３及びＭ２は有限出力インピーダンス、例えばＶｄｓの電流差分を飽和において考慮する。
【００３９】
図７の回路は、主通過素子が飽和か飽和近くであることを確保する最適降下を、主通過素子２０６を通過させて発生させる。１つの飽和検出器が示されたが、本発明はそれに限定されない。他の飽和検出器の多くのタイプが存在してよく、本発明は上記で説明された単一の実施形態へ限定されないことを当業者は了解するであろう。
【００４０】
上記で説明された実施形態で起こる主要な限定の１つは、容量性半導体制御素子を高周波で回し得る駆動回路を作り出すことの困難性である。というのは、合理的な負荷電流を処理できるデバイスの場合、デバイスのキャパシタンスが一般的に大きいからである。更に、フォロワの構成は、入力電圧を超える動作を必要とする可能性があり、これは最小入力電圧よりも高い電圧の処理を強制し、バイアス入力又は電荷ポンプ（ｃｈａｒｇｅ  ｐｕｍｐ）のいずれかを必要とする。
【００４１】
駆動器（ドライバ）によって引き出される電流を最小化するため、通過素子２０８は２つの並列素子へ分割され得る。これらの並列素子は、負荷の大部分を処理する大きいデバイスを回る（スルーする）低帯域幅制御ループ、及びＤＣ／ＤＣノイズリプルを拒絶する高周波制御ループを有する。通過素子は並列フォロワであるか、あるいは小さい反転通過素子を有する大きいフォロワであり得る。典型的には、これは低電圧デバイスの使用を可能にする。というのは、フォロワ構成と同じように、制御ノードが入力電圧を超えて駆動されることを必要としないからである。第１の通過素子は、遅いループ及びＤＣコンポーネントを駆動する遅い駆動器を提供し得る。第２の通過素子は小さくすることが可能で、高い帯域幅制御ループへ結合される。小さい通過素子は高周波応答の処理を可能にし、大きい通過素子は低周波応答の処理を可能にする。
【００４２】
これまでの説明は、本明細書で説明された様々な実施形態を当業者が実施し得るように提供された。これらの実施形態への様々な修正は、当業者にとって直ちに明らかであろう。本明細書で規定された一般的原理は、他の実施形態へ適用され得る。従って、特許請求の範囲は、本明細書の中で図示及び説明された実施形態へ限定されることを意図されず、特許請求の範囲の文言と一致する十分な範囲を付与されるべきである。ここで、単数形の素子への参照は、特に指定されない限り、「１つだけ」の意味を意図されているわけではなく、むしろ「１つ又は複数」の意味を意図される。この開示の全体を通して説明された様々な実施形態の素子に対する全ての構造的及び機能的同等物であって、当業者に公知であるか将来公知となるものは、参照によって本明細書の中に明示的に組み入れられ、特許請求の範囲によって包含されることを意図される。更に、本明細書の中の開示は、そのような開示が特許請求の範囲の中に明示的に引用されているか否かに関わらず、公衆への開放を意図されない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
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