(57)【要約】【課題】フリップフロップ回路に供給するクロック配線の配線寿命を延命すること。【解決手段】フリップフロップ回路は、マスタラッチ部とスレーブラッチ部を備え、２系統に分離された第１、第２のクロック信号に同期して動作する。ここで、第１、第２のクロック信号は、両方が非アクティブな期間と、いずれか一方がアクティブな期間を含み、第１、第２のクロック信号が共に非アクティブなときに、マスタラッチ部はデータ入力からのデータを取り込み、スレーブラッチ部はマスタラッチ部からのデータを保持する。一方、第１、第２のクロック信号のいずれか一方がアクティブのときに、マスタラッチ部はデータ入力からのデータを保持し、スレーブラッチ部はマスタラッチ部からのデータを取り込む。２系統に分離された第１、第２のクロック信号は、従来のフリップフロップ回路に供給するクロック信号に対して、周波数が２分の１になるため、クロック配線の活性化率が半減し、配線寿命を延命することが可能になる。【選択図】図１
2012244557.tif 000002
【特許請求の範囲】
【請求項１】
マスタラッチ部とスレーブラッチ部を備えたフリップフロップ回路であって、
前記フリップフロップ回路は、前記フリップフロップ回路に供給される第１、第２のクロック信号に同期して動作し、
前記第１、第２のクロック信号は、両方が非アクティブな期間と、いずれか一方がアクティブになる期間を含み、
前記第１、第２のクロック信号の両方が非アクティブのときに、前記マスタラッチ部はデータ入力からのデータを取り込み、前記スレーブラッチ部は前記マスタラッチ部からのデータを保持すると共にデータ出力に出力し、
前記第１、第２のクロック信号のいずれか一方がアクティブのときに、前記マスタラッチ部は前記データ入力からのデータを保持し、前記スレーブラッチ部は前記マスタラッチ部からのデータを取り込むと共に前記データ出力に出力することを特徴とするフリップフロップ回路。
【請求項２】
前記データ出力は、前記第１、第２のクロック信号の両方が非アクティブな状態から、いずれか一方がアクティブな状態に変化するタイミングの前記入力データを保持することを特徴とする請求項１に記載のフリップフロップ回路。
【請求項３】
前記マスタラッチ部は、第１のたすきがけインバータ回路と、
前記データ入力と前記第１のたすきがけインバータ回路の入力ノードの間に挿入された第１のデータ転送部と、
前記第１のたすきがけインバータ回路の出力ノードから前記入力ノードへ帰還する経路上に挿入された第２のデータ転送部と、を備え、
前記スレーブラッチ部は、第２のたすきがけインバータ回路と、
前記マスタラッチ部の出力と前記第２のたすきがけインバータ回路の入力ノードの間に挿入された第３のデータ転送部と、
前記第２のたすきがけインバータ回路の出力ノードから前記入力ノードへ帰還する経路上に挿入された第４のデータ転送部と、を備え、
前記第１、第２のクロック信号の両方が非アクティブのときに、前記第１のデータ転送部が導通することによって前記マスタラッチ部はデータ入力からのデータを取り込み、前記第４のデータ転送部が導通することによって前記スレーブラッチ部は前記マスタラッチ部からのデータを保持すると共に前記データ出力に出力し、
前記第１、第２のクロック信号のいずれか一方がアクティブのときに、前記第２のデータ転送部が導通することによって前記マスタラッチ部は前記データ入力からのデータを保持し、前記第４のデータ転送部が導通することによって前記スレーブラッチ部は前記マスタラッチ部からのデータを取り込むと共に前記データ出力に出力することを特徴とする請求項１または２に記載のフリップフロップ回路。
【請求項４】
前記第１、第４のデータ転送部は、各々、直列に接続された２つのデータ転送素子から構成され、
前記第２、第３のデータ転送部は、各々、並列に接続された２つのデータ転送素子から構成され、
前記第１、第４のデータ転送部の一方のデータ転送素子と、前記第２、第３のデータ転送部の一方のデータ転送素子は、前記第１のクロック信号により、導通／非導通の状態が逆になるように制御され、
前記第１、第４のデータ転送部の他方のデータ転送素子と、前記第２、第３のデータ転送部の他方のデータ転送素子は、前記第２のクロック信号により、導通／非導通の状態が逆になるように制御されることを特徴とする請求項３に記載のフリップフロップ回路。
【請求項５】
請求項１乃至４のいずれか１項に記載のフリップフロップ回路と、前記第１、第２のクロック信号を生成するクロック生成回路を備えた半導体集積回路であって、
前記第１のクロック信号と前記第２のクロック信号は、同一周波数を有し、
前記第１、第２のクロック信号が共に非アクティブになる期間と、前記第１、第２のクロック信号のどちらか一方がアクティブになる期間を、交互に繰り返すことを特徴とする半導体集積回路。
【請求項６】
前記クロック生成回路は、第１のクロック生成回路と第２のクロック生成回路を備え、
前記第１のクロック生成回路は、前記第１のクロック信号を生成し、
前記第２のクロック生成回路は、前記第１のクロック信号を入力して、前記第１のクロック信号の位相を略１８０度シフトした前記第２のクロック信号を出力することを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
請求項１乃至４のいずれか１項に記載の複数のフリップフロップ回路と、前記クロック生成回路と、を備え、
前記クロック生成回路が生成した第１のクロック信号を、前記複数のフリップフロップ回路に供給する第１のクロックツリーと、
前記クロック生成回路が生成した第２のクロック信号を、前記複数のフリップフロップ回路に供給する第２のクロックツリーと、をさらに備えたことを特徴とする請求項５または６に記載の半導体集積回路。
【請求項８】
前記クロック生成回路の出力端子から前記フリップフロップ回路のクロック入力端子までの複数のクロック配線は、前記第１のクロック信号が伝搬するクロック配線と、前記第２のクロック信号が伝搬するクロック配線とに、分離していることを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップフロップ回路、およびフリップフロップ回路を備えた半導体集積回路に関する。特に、本発明は、フリップフロップ回路に供給するクロック信号の配線寿命を延命するための技術に関する。
【背景技術】
【０００２】
近年、半導体装置の動作速度の高速化に伴い、内部回路のスイッチング回数が増加している。スイッチング回数の増加は内部金属配線の充放電回数の増加に繋がり、活性化率の上昇によるエレクトロマイグレーション（ＥＭ）が発生して、配線寿命を低下させる問題が生じている。内部配線において、クロック経路上の配線を他のデータ経路上の配線と比較した場合、動作率が２倍以上高く、製品全体の配線寿命を決定する要因となっている。そのため、特に、クロック経路上の配線に対して配線寿命を延命する必要性が高まっている。
【０００３】
特許文献１には、信号処理回路がその寿命に到達するまでの時間を予め把握しておき、それに基づいて一定の条件を定めて、信号処理回路が寿命に達する前に切り替えることにより、全体として寿命を延命することを可能にした半導体装置が開示されている。
【０００４】
図８は、特許文献１に開示された従来の半導体装置の構成を示すブロック図である。図８において、ブロック２０２と、ブロック２０２にクロック信号を供給するクロックドライバ２０３の間に、信号処理回路としてクロックツリー２０１ａ及び２０１ｂが、並列に接続されている。クロックツリー２０１ａ、２０１ｂは、同等の構造をしており、クロックドライバ２０３から出力されたクロック信号に対して同等の処理を行ってブロック２０２に出力することができるように構成されている。また、図８にはクロックツリー２０１ａ及び２０１ｂの間に、電源電圧の供給先を選択するスイッチ２００が接続されている。さらに、電源電圧の供給時間を計測する不揮発性の内蔵タイマ２０４が設けられている。
【０００５】
このように構成された半導体装置において、動作開始時には、電源電圧がクロックツリー２０１ａに供給されるようにスイッチ２００が設定される。内蔵タイマ２０４が電源電圧の供給時間の計測を開始する。そして、供給時間が所定値に達すると、内蔵タイマ２０４はその旨の信号をスイッチ２００に出力する。スイッチ２００は、内蔵タイマ２０４から電源供給時間が所定値に到達した旨の信号を受けると、電源電圧がクロックツリー２０１ｂに供給されるように切り替わる。従って、クロックドライバ２０３から出力されるクロック信号の周波数に対するクロックツリー２０１ａ及び２０１ｂの寿命を予め見積もっておき、その寿命から若干のマージンを差し引いた時間を内蔵タイマ２０４がスイッチ２００を切り替えるまでの時間の所定値としておけば、クロックツリー２０１ａが故障する前にクロックツリー２０１ｂに切り替えることで、クロックドライバ２０３及びブロック２０２間のクロック信号の伝達を長期間にわたり安定して行うことが可能になる。例えば、クロックドライバ２０３から出力されるクロック信号の周波数の上昇に伴って、クロックツリー２０１ａ及び２０１ｂの各々の寿命が半減したとしても、半導体装置全体として、周波数の上昇前と同等の寿命を維持することが可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３０５４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本発明により与えられる。
【０００８】
しかしながら、図８に示された従来技術は、クロックツリーを２分割して同一クロックを供給する構成になっている。そのため、１つのクロックドライバ２０３から、各々のクロックツリーに対して、いずれも配線２０６を経由して、クロックが入力される。また、各々のクロックツリーを介してブロック２０２へ供給されるクロックは、いずれも配線２０５を経由して入力される。従って、配線２０５及び配線２０６は、切り替えが不可能なクロック信号の伝搬経路となる。そのため、配線２０５及び配線２０６の活性化率を下げることができないので、配線２０５及び配線２０６の配線寿命は改善されない。よって、配線１０５及び配線１０６が製品全体の寿命を決定する要因となり、製品寿命の延命ができないという問題がある。
【０００９】
半導体集積回路において、図８のブロック２０２として、フリップフロップ回路が使用された場合、従来技術では、フリップフロップ回路のクロック信号入力端子に対して、同一のクロック信号を供給する構成になっているため、フリップフロップ回路に供給するクロック信号のクロック配線の寿命が問題となる。従って、フリップフロップ回路に対するクロック配線の寿命を延命することが望まれている状況にある。
【課題を解決するための手段】
【００１０】
本発明の第１の視点によるフリップフロップ回路は、マスタラッチ部とスレーブラッチ部を備えたフリップフロップ回路であって、前記フリップフロップ回路は、前記フリップフロップ回路に供給される第１、第２のクロック信号に同期して動作し、前記第１、第２のクロック信号は、両方が非アクティブな期間と、いずれか一方がアクティブになる期間を含み、前記第１、第２のクロック信号の両方が非アクティブのときに、前記マスタラッチ部はデータ入力からのデータを取り込み、前記スレーブラッチ部は前記マスタラッチ部からのデータを保持すると共にデータ出力に出力し、前記第１、第２のクロック信号のいずれか一方がアクティブのときに、前記マスタラッチ部は前記データ入力からのデータを保持し、前記スレーブラッチ部は前記マスタラッチ部からのデータを取り込むと共に前記データ出力に出力する。
【発明の効果】
【００１１】
本発明のフリップフロップ回路によれば、フリップフロップ回路に供給するクロック信号を、第１のクロック信号と第２のクロック信号に分離し、各々の周波数を通常のフリップフロップに供給するクロック信号の２分の１にしたクロック信号で動作するようにフリップフロップ回路を構成するようにしたから、クロック配線の寿命を延命することが可能なフリップフロップ回路を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１に係るフリップフロップ回路の回路図である。
【図２】転送ゲートの詳細を示す回路図である。
【図３】本発明の実施例１に係るフリップフロップ回路の波形図である。
【図４】本発明の実施例１に係るフリップフロップ回路及び従来のフリップフロップ回路の波形図である。
【図５】本発明の実施例２に係る半導体装置のクロック構成を示すブロック図である。
【図６】従来のフリップフロップ回路の一例を示す回路図である。
【図７】図６のフリップフロップ回路の波形図である。
【図８】従来の半導体装置を示すブロック図である。
【発明を実施するための形態】
【００１３】
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１４】
本発明による第１の実施形態のフリップフロップ回路１は、図１に示すように、マスタラッチ部２とスレーブラッチ部３を備えたフリップフロップ回路であって、フリップフロップ回路１は、フリップフロップ回路１に供給される第１のクロック信号５０、第２のクロック信号５４に同期して動作し、第１のクロック信号５０、第２のクロック信号５４は、両方が非アクティブな期間と、いずれか一方がアクティブになる期間を含み、第１のクロック信号５０、第２のクロック信号５４の両方が非アクティブのときに、マスタラッチ部２はデータ入力６０からのデータを取り込み、スレーブラッチ部３はマスタラッチ部２からのデータを保持すると共にデータ出力６４に出力し、第１のクロック信号５０、第２のクロック信号５４のいずれか一方がアクティブのときに、マスタラッチ部２はデータ入力６０からのデータを保持し、スレーブラッチ部３はマスタラッチ部２からのデータを取り込むと共にデータ出力６４に出力する。
【００１５】
本発明による第２の実施形態のフリップフロップ回路１は、図１に示すように、マスタラッチ部２とスレーブラッチ部３を備えたフリップフロップ回路であって、フリップフロップ回路１は、フリップフロップ回路１に供給される第１のクロック信号５０、第２のクロック信号５４に同期して動作し、第１のクロック信号５０、第２のクロック信号５４は、両方が非アクティブな期間と、いずれか一方がアクティブになる期間を含み、マスタラッチ部２は、第１のたすきがけインバータ回路４と、データ入力６０と第１のたすきがけインバータ回路の入力ノード６６の間に挿入された第１のデータ転送部１０と、第１のたすきがけインバータ回路の出力ノード６８から入力ノード６６へ帰還する経路上に挿入された第２のデータ転送部１２と、を備え、スレーブラッチ部３は、第２のたすきがけインバータ回路５と、マスタラッチ部の出力６２と第２のたすきがけインバータ回路の入力ノード７２の間に挿入された第３のデータ転送部１４と、第２のたすきがけインバータ回路の出力ノード７４から入力ノード７２へ帰還する経路上に挿入された第４のデータ転送部１６と、を備え、第１のクロック信号５０、第２のクロック信号５４の両方が非アクティブのときに、第１のデータ転送部１０が導通することによってマスタラッチ部２はデータ入力６０からのデータを取り込み、第４のデータ転送部１６が導通することによってスレーブラッチ部３はマスタラッチ部２からのデータを保持すると共にデータ出力６４に出力し、第１のクロック信号５０、第２のクロック信号５４のいずれか一方がアクティブのときに、第２のデータ転送部１２が導通することによってマスタラッチ部２はデータ入力６０からのデータを保持し、第４のデータ転送部１６が導通することによってスレーブラッチ部３はマスタラッチ部２からのデータを取り込むと共にデータ出力６４に出力する。
【００１６】
本発明による第３の実施形態の半導体集積回路は、図５に示すように、フリップフロップ回路（３１２、３１４、３１６；但し、３１２、３１４、３１６は第１の実施形態によるフリップフロップ回路１により構成される）と、第１のクロック信号３２１、第２のクロック信号３２３を生成するクロック生成回路３００を備えた半導体集積回路であって、第１のクロック信号３２１と第２のクロック信号３２３は、同一周波数を有し、第１のクロック信号３２１、第２のクロック信号３２３が共に非アクティブになる期間と、第１のクロック信号３２１、第２のクロック信号３２３のどちらか一方がアクティブになる期間を、交互に繰り返す。
【００１７】
以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００１８】
［実施例１の構成］
図１は、本発明の実施例１に係るフリップフロップ回路１の回路図である。フリップフロップ回路１は、２系統のクロック入力であるクロック信号Ａ（第１のクロック信号）５０、及びクロック信号Ｂ（第２のクロック信号）５４に同期して動作する。フリップフロップ回路１は、クロック信号Ａ５０を受けるクロック入力端子Ａと、クロック信号Ｂ５４を受けるクロック入力端子Ｂを備えている。また、フリップフロップ回路１は、フリップフロップ回路１に供給されるデータ入力６０の入力端子Ｄと、フリップフロップ回路１から出力されるデータ出力６４の出力端子Ｑを有し、マスタラッチ部２、スレーブラッチ部３を備えている。マスタラッチ部２においてマスタラッチが行われ、スレーブラッチ部３においてスレーブラッチが行われることにより、フリップフロップ回路１はマスタスレーブ型のフリップフロップ回路として動作する。
【００１９】
クロック入力端子Ａに供給されたクロック信号Ａ５０は、インバータ４２に入力され、クロック信号Ａを反転した信号５２が生成される。同様に、クロック入力端子Ｂに供給されたクロック信号Ｂ５４は、インバータ４６に入力され、クロック信号Ｂを反転した信号５６が生成される。これらのクロック信号Ａ５０、クロック信号Ｂ５４、クロック信号Ａを反転した信号５２、クロック信号Ｂを反転した信号５６は、転送ゲート（１８、２０、２２、２４、２６、２８、３０、３２）に供給される。
【００２０】
次に、マスタラッチ部２の構成について説明する。マスタラッチ部２において、データ入力６０から入力された信号は、第１のデータ転送部１０を介して、第１のたすきがけインバータ回路４に接続される。第１のデータ転送部１０は、直列に接続された２つの転送ゲート１８、２０より構成される。転送ゲート１８、２０は、クロック信号Ａ５０、クロック信号Ｂ５４により導通／非導通が制御されるデータ転送素子である。
【００２１】
ここで、図２を参照し、転送ゲートの詳細について説明する。図２の（Ａ）は、転送ゲートを示す回路のシンボルである。図２の（Ｂ）は、転送ゲートをＰＭＯＳトランジスタ８８とＮＭＯＳトランジスタ９０を抱き合わせて構成したものである。転送ゲートは、双方向端子８４、８６間を導通／非導通するスイッチとして用いられる。導通の場合、２つの双方向端子８４、８６間で、信号が伝搬する。一方、非導通の場合、２つの双方向端子８４、８６間は、ハイインピーダンス状態になる。ＰＭＯＳトランジスタ８８とＮＭＯＳトランジスタ９０のいずれか一方だけでもスイッチとして機能するが、ドレイン−ソース間のオン抵抗が、通る信号レベルによって大きく変化する問題があるため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを抱き合わせることによって、その問題を解消している。ＰＭＯＳトランジスタ８８のゲートがクロック入力端子８０であり、ＮＭＯＳトランジスタ９０のゲートが反転クロック入力端子８２である。クロック入力端子８０と反転クロック入力端子８２には、互いに論理が反転したクロック信号を供給する。また、ＰＭＯＳトランジスタ８８の基板端子は、電源電圧ＶＤＤに接続し、ＮＭＯＳトランジスタ９０の基板端子は、グランドに接続する。
【００２２】
クロック入力端子８０の信号が「０」、反転クロック入力端子８２の信号が「１」の場合、ＰＭＯＳトランジスタ８８、ＮＭＯＳトランジスタ９０は、共に、オン状態になり、転送ゲートは導通する。一方、クロック入力端子８０の信号が「１」、反転クロック入力端子８２の信号が「０」の場合、ＰＭＯＳトランジスタ８８、ＮＭＯＳトランジスタ９０は、共に、オフ状態になり、転送ゲートは非導通になる。
【００２３】
尚、図１に示すフリップフロップ回路では、データ転送素子として、転送ゲートを使用する場合について例示しているが、それに限定されず、データ転送素子は、クロック信号により導通／非導通を制御することが可能なものであれば、何でもよい。転送ゲート１８、２０だけでなく、図１における他の転送ゲート（２２、２４、２６、２８、３０、３２）についても同様である。
【００２４】
次に、図１に戻って、マスタラッチ部２の構成の説明を続ける。転送ゲート１８のクロック入力端子にはクロック信号Ａ５０が、転送ゲート１８の反転クロック入力端子にはクロック信号Ａを反転した信号５２が、それぞれ供給される。また、転送ゲート２０のクロック入力端子にはクロック信号Ｂ５４が、転送ゲート２０の反転クロック入力端子にはクロック信号Ｂを反転した信号５６が、それぞれ供給される。
【００２５】
第１のたすきがけインバータ回路４は、第１のたすきがけインバータ回路の入力ノード６６と第１のたすきがけインバータ回路の出力ノード６８を有し、入力端子が第１のたすきがけインバータ回路の入力ノード６６に、出力端子が第１のたすきがけインバータ回路の出力ノード６８に接続されるインバータ３４を備える。また、入力端子が第１のたすきがけインバータ回路の出力ノード６８に接続され、出力端子が第２のデータ転送部１２を介して第１のたすきがけインバータ回路の入力ノード６６に接続されるインバータ３６を備える。すなわち、インバータ３６及び第２のデータ転送部１２は、第１のたすきがけインバータ回路の出力ノード６８から第１のたすきがけインバータ回路の入力ノード６６へ帰還する経路上に、直列に挿入される。また、第１のたすきがけインバータ回路４において、第２のデータ転送部１２が導通したとき、２つのインバータ３４、３６は、たすきがけ状に接続され、ラッチ動作を行う。
【００２６】
ここで、第２のデータ転送部１２は、並列に接続された２つの転送ゲート２２、２４より構成される。転送ゲート２２のクロック入力端子にはクロック信号Ａを反転した信号５２が、転送ゲート２２の反転クロック入力端子にはクロック信号Ａ５０が、それぞれ供給される。また、転送ゲート２４のクロック入力端子にはクロック信号Ｂを反転した信号５６が、転送ゲート２４の反転クロック入力端子にはクロック信号Ｂ５４が、それぞれ供給される。
【００２７】
次に、スレーブラッチ部３の構成について説明する。スレーブラッチ部３には、マスタラッチ部の出力６２が入力される。スレーブラッチ部３において、マスタラッチ部の出力６２は第３のデータ転送部１４を介して、第２のたすきがけインバータ回路５に接続される。
【００２８】
ここで、第３のデータ転送部１４は、並列に接続された２つの転送ゲート２６、２８により構成される。転送ゲート２６のクロック入力端子にはクロック信号Ａを反転した信号５２が、転送ゲート２６の反転クロック入力端子にはクロック信号Ａ５０が、それぞれ供給される。また、転送ゲート２８のクロック入力端子にはクロック信号Ｂを反転した信号５６が、転送ゲート２８の反転クロック入力端子にはクロック信号Ｂ５４が、それぞれ供給される。図１からも分かるように、第２のデータ転送部１２と第３のデータ転送部１４は、内部の２つの転送ゲートの接続形態が同じであり、且つ、２つの転送ゲートに供給するクロック信号も同じになっている。
【００２９】
第２のたすきがけインバータ回路５は、第２のたすきがけインバータ回路の入力ノード７２と第２のたすきがけインバータ回路の出力ノード７４を有し、入力端子が第２のたすきがけインバータ回路の入力ノード７２に、出力端子が第２のたすきがけインバータ回路の出力ノード７４に接続されたインバータ３８を備える。また、入力端子が第２のたすきがけインバータ回路の出力ノード７４に接続され、出力端子が第４のデータ転送部１６を介して第２のたすきがけインバータ回路の入力ノード７２に接続されたインバータ４０を備える。すなわち、インバータ４０及び第４のデータ転送部１６は、第２のたすきがけインバータ回路の出力ノード７４から第２のたすきがけインバータ回路の入力ノード７２へ帰還する経路上に、直列に挿入される。また、第２のたすきがけインバータ回路５において、第４のデータ転送部１６が導通したとき、２つのインバータ３８、４０は、たすきがけ状に接続され、ラッチ動作を行う。
【００３０】
ここで、第４のデータ転送部１６は、直列に接続された２つの転送ゲート３０、３２により構成される。転送ゲート３０のクロック入力端子にはクロック信号Ａ５０が、転送ゲート３０の反転クロック入力端子にはクロック信号Ａを反転した信号５２が、それぞれ供給される。また、転送ゲート３２のクロック入力端子にはクロック信号Ｂ５４が、転送ゲート３２の反転クロック入力端子にはクロック信号Ｂを反転した信号５６が、それぞれ供給される。図１からも分かるように、第１のデータ転送部１０、第４のデータ転送部１６は、内部の２つの転送ゲートの接続形態が同じであり、且つ、２つの転送ゲートに供給するクロック信号も同じになっている。
【００３１】
フリップフロップ回路１のデータ出力６４は、スレーブラッチ部３の出力を出力する。また、フリップフロップ回路１は、必要に応じて、データ出力６４の反転信号を第２のたすきがけインバータ回路の入力ノード７２から、出力することもできる。
【００３２】
［実施例１の動作］
次に、実施例１に係るフリップフロップ回路１の動作について、図面を参照しながら、詳細に説明する。まず、フリップフロップ回路１に供給するクロック信号Ａ５０、クロック信号Ｂ５４について、説明する。図４の上から２段目、３段目は、各々、クロック信号Ａ５０、クロック信号Ｂ５４の波形である。これらは、図４の最上段に示す従来のフリップフロップに供給するクロック信号φを、交互に、クロック信号Ａ５０とクロック信号Ｂ５４に振り分けた信号になっている。すなわち、クロック信号Ａ５０、クロック信号Ｂ５４は、従来のフリップフロップに供給するクロック信号φの２分の１の同一周波数を有し、クロック信号Ａ５０、クロック信号Ｂ５４が共に非アクティブ（「０」）になる期間と、どちらか一方がアクティブ（「１」）になる期間を、交互に繰り返している。
【００３３】
次に、クロック信号Ａ５０、クロック信号Ｂ５４と、第１〜第４のデータ転送部（１０、１２、１４、１６）の導通／非導通の関係について、以下に纏めておく。第１のデータ転送部１０と第４のデータ転送部１６は、クロック信号Ａ５０、クロック信号Ｂ５４が共に非アクティブ（「０」）の場合、内部の両方の転送ゲートが導通するので、第１のデータ転送部１０と第４のデータ転送部１６は導通状態になる。また、第１のデータ転送部１０と第４のデータ転送部１６は、クロック信号Ａ５０、クロック信号Ｂ５４のいずれか一方がアクティブ（「１」）の場合、内部のどちらかの転送ゲートが非導通になるので、第１のデータ転送部１０と第４のデータ転送部１６は非導通状態になる。
【００３４】
次に、第２のデータ転送部１２と第３のデータ転送部１４は、クロック信号Ａ５０、クロック信号Ｂ５４が共に非アクティブ（「０」）の場合、内部の両方の転送ゲートが非導通になるので、第２のデータ転送部１２と第３のデータ転送部１４は非導通になる。また、第２のデータ転送部１２と第３のデータ転送部１４は、クロック信号Ａ５０、クロック信号Ｂ５４のいずれか一方がアクティブになる場合、内部のどちらかの転送ゲートが導通するので、第２のデータ転送部１２と第３のデータ転送部１４は導通する。
【００３５】
次に、図３に示す波形図を参照しながら、フリップフロップ回路１の動作を、詳細に説明する。図３は、時刻ｔ１〜ｔ５における各部の波形を示している。まず、図３の最上段は、データ入力６０に供給する信号の一例である。図３の第２、第３段は、各々、クロック信号Ａ５０、クロック信号Ｂ５４の波形であり、各々、図４で示した時刻ｔ１〜ｔ５のクロック信号Ａ、クロック信号Ｂの波形と同じである。
【００３６】
図３に示す第１〜第４のデータ転送部（１０、１２、１４、１６）の出力の波形において、非導通のときには、ハイインピーダンス「Ｈｉ−Ｚ」となることを示している。前述のように、クロック信号Ａ５０、クロック信号Ｂ５４の両方が非アクティブ「０」となる時刻ｔ１〜ｔ２、ｔ３〜ｔ４では、第１のデータ転送部１０と第４のデータ転送部１６は導通し、第２のデータ転送部１２と第３のデータ転送部１４は非導通になる。また、クロック信号Ａ５０、クロック信号Ｂ５４のいずれか一方がアクティブになる時刻ｔ２〜ｔ３、ｔ４〜ｔ５では、第１のデータ転送部１０、第４のデータ転送部１６は非導通になり、第２のデータ転送部１２と第３のデータ転送部１４は導通する。
【００３７】
次に、各時刻におけるフリップフロップ回路１の動作を、説明する。まず、時刻ｔ１〜ｔ２において、マスタラッチ部２の第１のデータ転送部１０は導通するので、第１のたすきがけインバータ回路の入力ノード６６は、データ入力６０の「０」レベルが、取り込まれた状態になる（図３の第１のデータ転送部１０の出力、第１のたすきがけインバータ回路の入力ノード６６のレベルが「Ｌｏ」）。そして、マスタラッチの出力６２のレベルは、インバータ３４を通るので、「１」レベルになる（図３のマスタラッチ部の出力６２のレベルが「Ｈｉ」）。この期間のマスタラッチ部２は、データ入力６０よりデータの取り込みを連続して行っている状態である。一方、第２のデータ転送部１２は非導通になるので、第１のたすきがけインバータ回路の出力ノード６８から第１のたすきがけインバータ回路の入力ノード６６への帰還はかからない状態になっており、ラッチ動作は行われない。
【００３８】
スレーブラッチ部３において、第３のデータ転送部１４は非導通であり、マスタラッチ部２とスレーブラッチ部３は接続が断たれた状態である。一方、第４のデータ転送部１６は導通し、第２のたすきがけインバータ回路の出力ノード７４から第２のたすきがけインバータ回路の入力ノード７２に帰還がかかる状態になり、この期間のスレーブラッチ部３は、時刻ｔ１以前のデータを保持した状態になる（図３の第２のたすきがけインバータ回路の入力ノード７２のレベルが「Ｈｉ」、データ出力Ｑのレベルが「Ｌｏ」）。
【００３９】
次に、時刻ｔ２〜ｔ３において、マスタラッチ部２の第１のデータ転送部１０は非導通になり、且つ、第２のデータ転送部１２は導通する（内部的には、転送ゲート２２のほうが導通し、転送ゲート２４は非導通になる。これらの転送ゲートは並列接続されているので、第２のデータ転送部１２は導通する）ので、第１のたすきがけインバータ回路の出力ノード６８から第１のたすきがけインバータ回路の入力ノード６６に帰還がかかる状態になり、この期間のマスタラッチ部は、以前に取り込んだデータを保持する状態になる。具体的には、時刻ｔ１〜ｔ２ではデータの取り込みが連続して行われていたため、時刻ｔ２のタイミングのデータ入力６０の値が、時刻ｔ２〜ｔ３で保持されることになる（図３の第２のデータ転送部１２の出力、及び第１のたすきがけインバータ回路の入力ノード６６の入力レベルが「Ｌｏ」）。また、このときマスタラッチ部の出力６２のレベルは、インバータ３４により「１」になる（図３のマスタラッチ部の出力６２のレベルが「Ｈｉ」）。
【００４０】
スレーブラッチ部３において、第３のデータ転送部１４は導通する（内部的には、転送ゲート２６のほうが導通し、転送ゲート２８は非導通になる。これらの転送ゲートは並列接続されているので、第３のデータ転送部１４は導通する）ので、この期間のマスタラッチ部の出力６２のデータ「１」が、第３のデータ転送部１４の出力、及び第２のたすきがけインバータ回路の入力ノード７２に取り込まれた状態になる（図３の第３のデータ転送部１４の出力、第２のたすきがけインバータ回路の入力ノード７２のレベルが「Ｈｉ」）。そして、データ出力６２のレベルは、インバータ３８を通るので、「０」レベルになる（図３のデータ出力Ｑのレベルが「Ｌｏ」）。この期間のスレーブラッチ部３は、マスタラッチ部の出力６２よりデータの取り込みを行っている状態である。一方、第４のデータ転送部１６は非導通になるので、第２のたすきがけインバータ回路の出力ノード７４から第２のたすきがけインバータ回路の入力ノード７２への帰還はかからない状態になっており、ラッチ動作は行われない。
【００４１】
次に、時刻ｔ３〜ｔ４における第１〜第４のデータ転送部（１０、１２、１４、１６）の導通／非導通状態は、時刻ｔ１〜ｔ２と同じになるので、時刻ｔ３〜ｔ４では、時刻ｔ１〜ｔ２と同様に動作する。マスタラッチ部２は、データ入力６０よりデータを取り込み続けている状態である。具体的には、この期間のデータ入力６０は「１」であり、「１」を取り込んでいる状態である。一方、スレーブラッチ部３は、時刻ｔ２〜ｔ３でマスタラッチ部２から取り込んだ値を保持している状態である。尚、図３の各部の波形の説明は省略する。
【００４２】
次に、時刻ｔ４〜ｔ５における第１〜第４のデータ転送部（１０、１２、１４、１６）の導通／非導通状態は、時刻ｔ２〜ｔ３と同じになるので、時刻ｔ４〜ｔ５では、時刻ｔ２〜ｔ３と同様に動作する。マスタラッチ部２は、データ入力６０との接続が断たれ、第１のたすきがけインバータ回路の出力ノード６８から第１のたすきがけインバータ回路の入力ノード６６への帰還がかかり、この期間のマスタラッチ部は、以前に取り込んだデータを保持する状態になる。具体的には、時刻ｔ３〜ｔ４ではデータの取り込みが連続して行われていたため、時刻ｔ４のタイミングのデータ入力６０の値が、時刻ｔ４〜ｔ５で保持されることになる。一方、スレーブラッチ部３は、この期間のマスタラッチ部の出力６２が取り込まれる状態になり、取り込まれたデータが、インバータ３８で反転され、データ出力６４に出力される。また、時刻ｔ４〜ｔ５において、第２のデータ転送部１２と第３のデータ転送部１４は導通するが、内部的には、第２のデータ転送部１２では転送ゲート２４のほうが導通し、第３のデータ転送部１４では転送ゲート２８のほうが導通する。
【００４３】
以上に説明したように、実施例１に係るフリップフロップ回路１は動作する。また、データ出力６４は、クロック信号Ａ５０、クロック信号Ｂ５４の両方が、非アクティブな状態から、いずれか一方がアクティブな状態に変化したタイミングの入力データ６０を保持する。すなわち、データ出力６４は、図３の時刻ｔ２、ｔ４のタイミングの入力データ６０を保持するように動作する。
【００４４】
図４は、クロック信号Ａ５０、クロック信号Ｂ５４、フリップフロップ回路１の出力データ６４（出力データＱ）の変化を示している。クロック信号Ａ５０、クロック信号Ｂ５４の立ち上がりエッジの位置（図４のクロック信号Ａ５０、クロック信号Ｂ５４に矢印で示した位置）で、フリップフロップ回路１の出力データ６４は変化する。一方、図４の最上段に示した従来のフリップフロップ回路のクロック信号φで、従来のフリップフロップ回路を動作させた場合も、フリップフロップ回路の出力データ６４（出力データＱ）は、同様に動作する。すなわち、クロック信号Ａ５０、クロック信号Ｂ５４により、実施例１のフリップフロップ回路１を動作させると、従来のフリップフロップ回路を従来のフリップフロップのクロック信号φで動作させる場合と同じ動作を行わせることが可能である。
【００４５】
実施例１に係るフリップフロップ回路１に供給するクロック配線は、転送ゲート１８、２２、２６、３０にはクロック信号Ａ５０を、転送ゲート２０、２４、２８、３２にはクロック信号Ｂ５４を供給することで、クロック配線経路を、２つに完全に分離している。
【００４６】
また、クロック信号Ａ５０、クロック信号Ｂ５４は、従来のフリップフロップのクロック信号（図４のφ）の周波数の２分の１で動作するから、フリップフロップ回路に供給するクロック配線の活性化率を半減することが可能になり、クロック配線の寿命を延命することが可能なフリップフロップ回路を提供することができるという効果が得られる。
【実施例２】
【００４７】
図５は、本発明の実施例２に係る半導体装置のクロック構成を示すブロック図である。実施例２による半導体装置は、クロック信号Ａ（第１のクロック信号）３２１、クロック信号Ｂ（第２のクロック信号）３２３を生成するクロック生成回路３００と、クロック信号Ａ３２１を複数のフリップフロップ回路（３１２、３１４、３１６）に供給する第１のクロックツリー３０６と、クロック信号Ｂ３２３を複数のフリップフロップに供給する第２のクロックツリー３０８と、複数のフリップフロップ回路（３１２、３１４、３１６）を含むブロック３１０と、を備えている。但し、複数のフリップフロップ回路（３１２、３１４、３１６）は、実施例１によるフリップフロップ回路１（図１）の構成を有している。
【００４８】
また、クロック発生回路３００は、内部的には、第１のクロック生成回路３０２と第２のクロック生成回路３０４を有している。第１のクロック生成回路３０２は、クロック信号Ａ３２１を生成する回路である。クロック信号Ａ３２１は、図４に示すように従来のフリップフロップに供給するクロック信号φの２分の１の周波数を有し、デューティ比２５％のクロック信号である。第２のクロック生成回路３０４は、第１のクロック生成回路３０２が生成したクロック信号Ａ３２１を入力して、その位相を１８０度シフトすることにより、クロック信号Ｂ３２３を生成し、出力する。このような構成のクロック発生回路３００により、図４に示すクロック信号Ａ３２１、クロック信号Ｂ３２３を生成することができる。
【００４９】
図５において、第１のクロックツリー３０６の複数の出力信号は、複数のフリップフロップ（３１２、３１４、３１６）の各々のクロック入力端子Ａと接続される。一方、第２のクロックツリー３０８の複数の出力信号は、複数のフリップフロップ（３１２、３１４、３１６）の各々のクロック入力端子Ｂと接続される。図５において、クロック信号Ａ３２１が伝搬するクロック配線は、クロック配線Ａ（３２０、３２４、３２８、３３２）であり、一方、クロック信号Ｂ３２３が伝搬するクロック配線は、クロック配線Ｂ（３２２、３２６、３３０、３３４）である。すなわち、クロック生成回路３００の出力端子（第１のクロック生成回路３０２のＯＵＴ、第２のクロック生成回路３０４のＯＵＴ）から、複数のフリップフロップ（３１２、３１４、３１６）のクロック入力端子Ａ、Ｂまでのクロック配線は、クロック信号Ａ３２１が伝搬するクロック配線Ａ（３２０、３２４、３２８、３３２）と、クロック信号Ｂ３２３が伝搬するクロック配線Ｂ（３２２、３２６、３３０、３３４）に分離している。
【００５０】
また、図５に示す複数のフリップフロップを有する半導体装置においても、フリップフロップに供給するクロック配線の周波数を従来のフリップフロップに供給するクロック信号（図４のφ）の２分の１の周波数にすることができるから、クロック配線の活性化率が半減し、クロック配線の寿命を延命することが可能であるという効果が得られる。
【００５１】
［比較例］
次に、比較例として、従来のフリップフロップ回路１００について説明する。図６は、従来のフリップフロップ回路１００の回路図である。フリップフロップ回路１００は、クロック信号φに同期して動作する。フリップフロップ回路１００はクロック信号φを受けるクロック入力端子と、データ入力１０４（図６のＤ）の入力端子と、データ出力１０６（図６のＱ）の出力端子を有し、マスタラッチ部１０２、スレーブラッチ部１０３を備えている。クロック入力端子に供給されたクロック信号（図６、図４のφ）１３８は、インバータ１３６に入力され、クロック信号を反転した信号１４０が生成される。これらの２つのクロック信号１３８、クロック信号を反転した信号１４０は、転送ゲート（１１２、１１４、１１６、１１８）に供給される。
【００５２】
マスタラッチ部１０２において、データ入力１０４から入力された信号は、転送ゲート１１２を介して第１のたすきがけインバータ回路１０８に接続される。転送ゲート１１２のクロック入力端子にはクロック信号１３８が、転送ゲート１１２の反転クロック入力端子にはクロック信号を反転した信号１４０が、それぞれ供給される。第１のたすきがけインバータ回路１０８は、第１のたすきがけインバータ回路の入力ノード１２８と第１のたすきがけインバータ回路の出力ノード１３０を有し、入力端子が第１のインバータ回路の入力ノード１２８に接続され、出力端子が第１のたすきがけインバータ回路の出力ノード１３０に接続されたインバータ１２０を備える。また、入力端子が第１のインバータ回路の出力ノード１３０に接続され、出力端子が転送ゲート１１４を介して第１のたすきがけインバータ回路の入力ノード１２８に接続されたインバータ１２２を備える。すなわち、インバータ１２２及び転送ゲート１１４は、第１のたすきがけインバータ回路の出力ノード１３０から第１のたすきがけインバータ回路の入力ノード１２８へ帰還する経路上に、直列に挿入される。ここで転送ゲート１１４のクロック入力端子にはクロック信号を反転した信号１４０が、転送ゲート１１４の反転クロック入力端子にはクロック信号１３８が、それぞれ供給される。
【００５３】
スレーブラッチ部１０３には、マスタラッチ部１０２の出力１０５が入力される。スレーブラッチ部１０３において、マスタラッチ部の出力１０５は、転送ゲート１１６を介して、第２のたすきがけインバータ回路１１０に接続される。ここで転送ゲート１１６のクロック入力端子にはクロック信号を反転した信号１４０が、転送ゲート１１６の反転クロック入力端子にはクロック信号１３８が、それぞれ供給される。第２のたすきがけインバータ回路１１０は、第２のたすきがけインバータ回路の入力ノード１３２と第２のたすきがけインバータ回路の出力ノード１３４を有し、入力端子が第２のたすきがけインバータ回路の入力ノード１３２に、出力端子が第２のたすきがけインバータ回路の出力ノード１３４に接続されたインバータ１２４を備える。また、入力端子が第２のインバータ回路の出力ノード１３４に接続され、出力端子が転送ゲート１１８を介して第２のたすきがけインバータ回路の入力ノード１３２に接続されたインバータ１２６を備える。すなわち、インバータ１２６及び転送ゲート１１８は、第２のたすきがけインバータ回路の出力ノード１３４から第１のたすきがけインバータ回路の入力ノード１３２へ帰還する経路上に、直列に挿入される。ここで転送ゲート１１８のクロック入力端子にはクロック信号１３８が、転送ゲート１１８の反転クロック入力端子にはクロック信号を反転した信号１４０が、それぞれ供給される。
【００５４】
次に、図６に示す従来のフリップフロップ回路１００の動作について図面を参照しながら説明する。図７は、フリップフロップ回路１００の動作を示す波形図である。時刻ｔ１〜ｔ２において、マスタラッチ部１０２の転送ゲート１１２は導通するので、第１のたすきがけインバータ回路の入力ノード１２８は、データ入力１０４の「０」レベルが取り込まれた状態となる（図７の転送ゲート１１２の出力、第１のたすきがけインバータ回路の入力ノード１２８のレベルが「Ｌｏ」）。マスタラッチ部の出力１０５のレベルは、インバータ１２０を通るので「１」レベルになる（図７のマスタラッチ部の出力１０５のレベルが「Ｈｉ」）。この期間のマスタラッチ部１０２は、データ入力１０４よりデータの取り込みを連続して行っている状態である。一方、転送ゲート１１４は非導通となり、ラッチ動作は行われない。スレーブ部１０３において、転送ゲート１１６は非導通であり、マスタラッチ部１０２とスレーブラッチ部１０３は接続が断たれた状態である。一方、転送ゲート１１８は導通し、第２のたすきがけインバータ回路１１０は帰還がかかる状態になり、ラッチ動作が行われ、この期間のスレーブラッチ部１０３は、時刻ｔ１以前のデータを保持した状態になる（図７の第２のたすきがけインバータ回路の入力ノード１３２のレベルが「Ｈｉ」、データ出力Ｑのレべルが「Ｌｏ」）。
【００５５】
次に、時刻ｔ２〜ｔ３において、マスタラッチ部１０２の転送ゲート１１２は非導通になり、転送ゲート１１４は導通する。第１のたすきがけインバータ回路１０８で帰還がかかる状態になり、ラッチ動作が行われ、この期間のマスタラッチ部１０２は、以前に取り込んだデータを保持する状態になる。具体的には、時刻ｔ１〜ｔ２ではデータの取り込みが連続して行われていたため、時刻ｔ２のタイミングのデータ入力１０４の値が、時刻ｔ２〜ｔ３で保持されることになる（図７の転送ゲート１１４の出力、及び第１のたすきがけインバータ回路の入力ノード１２８のレベルが「Ｌｏ」）。また、このときマスタラッチ部の出力１０５のレベルは、インバータ１２０により「１」になる（図７のマスタラッチ部の出力１０５のレベルが「Ｈｉ」）。スレーブラッチ部１０３において、転送ゲート１１６は導通するので、この期間のマスタラッチ部の出力１０５のデータ「１」が転送ゲート１１６の出力、及び第２のたすきがけインバータ回路１１０の入力ノード１３２に取り込まれた状態になる（図７の転送ゲート１１６の出力、第２のたすきがけインバータ回路の入力ノード１３２のレベルが「Ｈｉ」）。そして、データ出力１０６のレベルは、インバータ１２４を通るので、「０」レベルになる（図７のデータ出力Ｑのレベルが「Ｌｏ」）。
【００５６】
次に、時刻ｔ３〜ｔ４は、時刻ｔ１〜ｔ２の場合と同じ動作になり、時刻ｔ４〜ｔ５は、時刻ｔ２〜ｔ３の場合と同じ動作となるので説明は省略する。
【００５７】
図７と図３の波形図を比較すれば、両方のデータ出力Ｑのレベルは、同じ結果になることが分かる。前述のように、本発明のフリップフロップ回路では、クロック配線が２つに完全に分離され、クロック信号Ａ（第１のクロック信号）、クロック信号Ｂ（第２のクロック信号）の周波数は、従来のフリップフロップに供給するクロック信号（図４のφ）に対して、２分の１の周波数になり、クロック配線の活性化率が半減する。また、クロック信号Ａ、クロック信号Ｂは、完全に分離されており、特許文献１に記載された従来技術の配線２０５、２０６（図８）のように、分離不可能な配線部分がなくなるから、クロック配線の寿命を延命することが可能になる。
【産業上の利用可能性】
【００５８】
本発明は、製品寿命を確保し、且つ、高速動作を行うことが可能なフリップフロップ回路を内蔵した半導体装置に適用することが可能である。
【００５９】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６０】
１、１００、３１２、３１４、３１６：フリップフロップ回路
２、１０２：マスタラッチ部
３、１０３：スレーブラッチ部
４、１０８：第１のたすきがけインバータ回路
５、１１０：第２のたすきがけインバータ回路
１０：第１のデータ転送部
１２：第２のデータ転送部
１４：第３のデータ転送部
１６：第４のデータ転送部
１８、２０、２２、２４、２６、２８、３０、３２、１１２、１１４、１１６、１１８：転送ゲート（データ転送素子）
３４、３６、３８、４０、４２、４６、１２０、１２２、１２４、１２６、１３６：インバータ
５０、３２１：クロック信号Ａ（第１のクロック信号）
３２０、３２４、３２８、３３２：クロック配線Ａ
５２：クロック信号Ａを反転した信号（第１のクロック信号を反転した信号）
５４、３２３：クロック信号Ｂ（第２のクロック信号）
３２２、３２６、３３０、３３４：クロック配線Ｂ
５６：クロック信号Ｂを反転した信号（第２のクロック信号を反転した信号）
６０、１０４：データ入力
６２、１０５：マスタラッチ部の出力
６４、１０６：データ出力
６６、１２８：第１のたすきがけインバータ回路の入力ノード
６８、１３０：第１のたすきがけインバータ回路の出力ノード
７２、１３２：第２のたすきがけインバータ回路の入力ノード
７４、１３４：第２のたすきがけインバータ回路の出力ノード
８０：クロック入力端子
８２：反転クロック入力端子
８４、８６：双方向端子
８８：ＰＭＯＳトランジスタ
９０：ＮＭＯＳトランジスタ
１３８：クロック信号
１４０：クロック信号を反転した信号
２００：スイッチ
２０１ａ、２０１ｂ：クロックツリー
２０２：ブロック
２０３：クロックドライバ
２０４：内蔵タイマ
２０５、２０６：配線
２０７：電源供給ライン
３００：クロック生成回路
３０２：第１のクロック生成回路
３０４：第２のクロック生成回路
３０６：第１のクロックツリー
３０８：第２のクロックツリー
３１０：ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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