(57)【要約】【課題】設計期間の短縮が可能な半導体集積回路の設計方法を提供する。【解決手段】本実施形態によれば、半導体集積回路の設計方法は、第１配線層、前記第１配線層上に設けられる第２配線層、及び前記第２配線層上に設けられる第３配線層を有する半導体集積回路の設計方法である。この方法は、前記第２配線層に、第１方向に沿って複数のスペア配線を配置し、前記第３配線層に、前記第１方向に直交する第２方向に沿って複数のスペア配線を配置する工程を備える。さらに、この方法は、前記スペア配線の配置後に、前記第１配線層に素子を配置する工程と、前記素子の配置後に、前記第１乃至第３配線層の少なくともいずれか１つに信号配線を配置する工程と、前記スペア配線を用いて、配線の設計変更を行う工程と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１配線層、前記第１配線層上に設けられる第２配線層、及び前記第２配線層上に設けられる第３配線層を有する半導体集積回路の設計方法であって、
前記第２配線層に、第１方向に沿って複数のスペア配線を配置し、前記第３配線層に、前記第１方向に直交する第２方向に沿って複数のスペア配線を配置する工程と、
前記スペア配線の配置後に、前記第１配線層に素子を配置する工程と、
前記素子の配置後に、前記第１乃至第３配線層の少なくともいずれか１つに信号配線を配置する工程と、
前記スペア配線を用いて、配線の設計変更を行う工程と、
を備える半導体集積回路の設計方法。
【請求項２】
前記第２配線層に配置したスペア配線の端部の上方に、前記第３配線層に配置したスペア配線の端部が位置するように、前記スペア配線を配置することを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項３】
前記第２配線層の第１配線トラックに第１スペア配線を配置し、
前記第１配線トラックに隣接する第２配線トラックに、一端が前記第１スペア配線の一端と隣接するように第２スペア配線を配置し、
前記第１配線トラックに、一端が前記第２スペア配線の他端と隣接するように第３スペア配線を配置することを特徴とする請求項１又は２に記載の半導体集積回路の設計方法。
【請求項４】
前記第２配線層において、前記第１方向に沿って第１スペア配線及び第２スペア配線を、所定間隔を空けて同一直線上に配置し、前記第１スペア配線と前記第２スペア配線との間に、前記第２方向に沿って、前記第１スペア配線及び前記第２スペア配線より短い第３スペア配線を配置し、
前記第３配線層において、前記第２方向に沿って第４スペア配線及び第５スペア配線を、所定間隔を空けて同一直線上に配置し、前記第４スペア配線と前記第５スペア配線との間に、前記第１方向に沿って、前記第４スペア配線及び前記第５スペア配線より短い第６スペア配線を配置し、
前記第３スペア配線の一端は前記第４スペア配線の一端の下方に位置し、前記第３スペア配線の他端は前記第５スペア配線の一端の下方に位置し、前記第６スペア配線の一端は前記第１スペア配線の一端の上方に位置し、前記第６スペア配線の他端は前記第２スペア配線の一端の上方に位置することを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項５】
前記第２配線層において、前記第１方向に沿って第１スペア配線及び第２スペア配線を、所定間隔を空けて同一直線上に配置し、
前記第３配線層において、前記第１スペア配線と前記第２スペア配線との間の上方に一端が位置するように第３スペア配線を配置すると共に、前記第３スペア配線の前記一端と前記第２配線層とを接続するビアを配置することを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項６】
前記第１配線層に配置される電源線の上方に位置するように、前記第２配線層において前記スペア配線を配置することを特徴とする請求項１乃至５のいずれかに記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
半導体集積回路の設計の過程では、論理変更等の理由により、配線を設計変更（ECO: Engineering Change Order）する場合がある。従来は、チップ内への基本セルの配置及び信号配線の配置を行った後に、ダミー配線が配置されていた。
【０００３】
しかし、従来の自動配置配線手法は、基本セル及び信号配線の配置を、より効率的に、言い換えれば、無効領域を極力少なくするように行うため、ダミー配線の配線数や配線箇所が限定されていた。そのため、ダミー配線を用いた配線の設計変更に際して複数の配線層に設計変更が生じたり、ダミー配線を用いた配線の設計変更が出来ずに、レイアウト設計を最初からやり直したりする必要があった。マスクの作成後に設計変更が必要となった場合、複数の配線層にわたって設計変更を行うということは、修正マスク枚数の増加をもたらし、コストが増加するという問題があった。また、レイアウト設計を最初からやり直す場合、レイアウト設計に要する時間が長くなり、設計期間の長期化、設計コストの増加等の問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２５２３６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、半導体集積回路の設計期間の短縮が可能な半導体集積回路の設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本実施形態によれば、半導体集積回路の設計方法は、第１配線層、前記第１配線層上に設けられる第２配線層、及び前記第２配線層上に設けられる第３配線層を有する半導体集積回路の設計方法である。この方法は、前記第２配線層に、第１方向に沿って複数のスペア配線を配置し、前記第３配線層に、前記第１方向に直交する第２方向に沿って複数のスペア配線を配置する工程を備える。さらに、この方法は、前記スペア配線の配置後に、前記第１配線層に素子を配置する工程と、前記素子の配置後に、前記第１乃至第３配線層の少なくともいずれか１つに信号配線を配置する工程と、前記スペア配線を用いて、配線の設計変更を行う工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体集積回路の設計装置の概略構成図である。
【図２】第１の実施形態に係る半導体集積回路の設計装置方法を説明するフローチャートである。
【図３】スペア配線の配置例を示す上面図である。
【図４】スペア配線の配置例を示す斜視図である。
【図５】スペア配線を用いた設計変更の一例を示す図である。
【図６】スペア配線を用いた設計変更の一例を示す図である。
【図７】スペア配線を用いた設計変更の一例を示す図である。
【図８】スペア配線を用いた設計変更の一例を示す図である。
【図９】スペア配線を用いた設計変更の一例を示す図である。
【図１０】第２の実施形態に係るスペア配線の配置例を示す図である。
【図１１】第３の実施形態に係るスペア配線の配置例を示す図である。
【図１２】スペア配線を用いた設計変更の一例を示す図である。
【図１３】スペア配線を用いた設計変更の一例を示す図である。
【図１４】第４の実施形態に係るスペア配線の配置例を示す図である。
【図１５】スペア配線を用いた設計変更の一例を示す図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態を図面に基づいて説明する。
【０００９】
（第１の実施形態）図１に本発明の第１の実施形態に係る半導体集積回路の設計装置の概略構成を示す。設計装置は、入出力部１、制御部２、記憶部１０、及び演算部２０を備え、複数の配線層を有する半導体集積回路の設計を行うものである。入出力部１は、データの入出力を行う。制御部２は、入出力部１、記憶部１０、演算部２０間のデータ転送制御を行う。
【００１０】
記憶部１０は、回路情報記憶領域１１、チップ情報記憶領域１２、及び回路図データ記憶領域１３を有する。
【００１１】
回路情報記憶領域１１は、チップに配置されるスタンダードセル（機能ブロック）等の素子情報や、各素子の接続情報（ネットリスト）等の回路設計情報を記憶する。チップ情報記憶領域１２は、素子が配置されるチップのサイズ等の情報を記憶する。回路図データ記憶領域１３は、素子が配置されたチップ情報である回路図データを記憶する。
【００１２】
演算部２０は、配置部２１及び作成部２２を有する。
【００１３】
配置部２１は、回路設計情報及びチップ情報に基づいて、スペア配線（予備配線）、信号配線、及び素子を配置する。スペア配線の配置方法については後述する。
【００１４】
また、配置部２１は、クロック信号を伝送するクロック配線網にクロックバッファを挿入し、ツリー状に負荷バランスを調整してレイアウトするＣＴＳ（Clock Tree Synthesis;クロックツリー合成）を実行する。
【００１５】
また、配置部２１は、スペア配線を用いて、設計変更（ＥＣＯ）に伴う配線の修正（配線のつなぎ変え）を行う。配線の修正方法については後述する。
【００１６】
作成部２２は、配置部２１によるスペア配線、素子、及び信号配線の配置に基づいて、回路図データを作成する。作成部２２は、回路図データを回路図データ記憶領域１３に書き込む。この回路図データに基づいて、各配線層に対応する露光用のマスクが製作される。
【００１７】
次に、本実施形態に係る半導体集積回路の設計方法を、図２に示すフローチャートを用いて説明する。図２は、本実施形態の設計方法を用いた回路設計の一連の設計工程を示すフローチャート図である。
【００１８】
（ステップＳ１０１）配置部２１が、回路設計情報及びチップ情報に基づいて、スペア配線を配置する。スペア配線の配置例を図３及び図４に示す。図３はスペア配線の上面図であり、図４はスペア配線の斜視図である。ここでは、スペア配線を、電源線や素子が配置される第１メタル配線層上の第２メタル配線層と、第２メタル配線層上の第３メタル配線層とに配置する例を示す。
【００１９】
以下の説明では、第１メタル配線層、第２メタル配線層、第３メタル配線層をそれぞれＭ１層、Ｍ２層、Ｍ３層と称する。また、Ｍ２層、Ｍ３層に配置されるスペア配線をそれぞれＭ２スペア配線、Ｍ３スペア配線と称する。なお、図２、図３において、配線層上のスペア配線を図示しているが、スペア配線間には図示しない配線（通常の配線）が配置されている。通常の配線は、Ｍ１層、Ｍ２層、Ｍ３層それぞれにおいて、スペア配線と平行に配置されている。
【００２０】
図３及び図４に示すように、Ｍ２スペア配線２０１〜２０４は、第１の方向（図３における左右方向）に沿って平行に配置される。また、Ｍ３スペア配線３０１〜３０４は、第１の方向に直交する第２の方向（図３における上下方向）に沿って平行に配置される。
【００２１】
まず、Ｍ２スペア配線２０１〜２０４について説明する。
【００２２】
Ｍ２スペア配線２０１は、ほぼ一直線に配置されるＭ２スペア配線２０１ａ、２０１ｂ、２０１ｃを有し、詳しくは、Ｍ２スペア配線２０１ａとＭ２スペア配線２０１ｃが同じ配線トラックに配置され、Ｍ２スペア配線２０１ｂは、Ｍ２スペア配線２０１ａ、２０１ｃが配置される配線トラックに隣接する配線トラックに配置される。Ｍ２スペア配線２０１ａの一端は、Ｍ２スペア配線２０１ｂの一端と隣接する。Ｍ２スペア配線２０１ｂの他端は、Ｍ２スペア配線２０１ｃの一端と隣接する。このように、Ｍ２層のスペア配線は、第１の方向の第１のトラックに不連続に配置されたスペア配線２０１ａ，２０１ｃと、第１のトラックに隣接する第２のトラックに、スペア配線２０１ａ，２０１ｃの不連続箇所に平行に配置されたスペア配線２０１ｂを含む。スペア配線２０１ａの不連続箇所側の一端とスペア配線２０１ｂのスペア配線２０１ａ側の一端とは隣接し、一部、第２の方向に対してオーバーラップするように構成されている。また、スペア配線２０１ｃの不連続箇所側の一端とスペア配線２０１ｂのスペア配線２０１ｃ側の一端とは隣接し、一部、第２の方向に対してオーバーラップするように構成されている。
【００２３】
Ｍ２スペア配線２０２〜２０４は、Ｍ２スペア配線２０１と同様の構成となっている。
【００２４】
Ｍ２スペア配線２０１とＭ２スペア配線２０２との間隔は、例えば、Ｍ１層に設けられる電源線の間隔に基づいて決定される。同様に、Ｍ２スペア配線２０２とＭ２スペア配線２０３との間隔、Ｍ２スペア配線２０３とＭ２スペア配線２０４との間隔も、Ｍ１層に設けられる電源線の間隔に基づいて決定することができる。
【００２５】
次に、Ｍ３スペア配線３０１〜３０４について説明する。
【００２６】
Ｍ３スペア配線３０１とＭ３スペア配線３０２との間隔は、Ｍ２スペア配線２０１ａ、２０２ａ、２０３ａ、２０４ａの長さと同程度となっている。Ｍ３スペア配線３０２とＭ３スペア配線３０３との間隔は、Ｍ２スペア配線２０１ｂ、２０２ｂ、２０３ｂ、２０４ｂの長さと同程度となっている。Ｍ３スペア配線３０３とＭ３スペア配線３０４との間隔は、Ｍ２スペア配線２０１ｃ、２０２ｃ、２０３ｃ、２０４ｃの長さと同程度となっている。
【００２７】
Ｍ３スペア配線３０１は、同じ配線トラックに配置されるＭ３スペア配線３０１ｂ、３０１ｄを有する。Ｍ３スペア配線３０２は、同じ配線トラックに配置されるＭ３スペア配線３０２ａ、３０２ｃ、３０２ｅを有する。Ｍ３スペア配線３０３はＭ３スペア配線３０１と同様の構成であり、Ｍ３スペア配線３０４はＭ３スペア配線３０２と同様の構成である。
【００２８】
Ｍ３スペア配線３０１ｂの一端は、Ｍ２スペア配線２０４ａの一端の上方に位置し、Ｍ３スペア配線３０１ｂの他端は、Ｍ２スペア配線２０３ａの一端の上方に位置する。従って、Ｍ３スペア配線３０１ｂは、Ｍ２スペア配線２０３ａ、２０４ａの各々とビア接続することができる。
【００２９】
Ｍ３スペア配線３０２ｃの一端は、Ｍ２スペア配線２０３ａの他端及びＭ２スペア配線２０３ｂの一端の上方に位置し、Ｍ３スペア配線３０２ｃの他端は、Ｍ２スペア配線２０２ａ、２０２ｂの一端の上方に位置する。従って、Ｍ３スペア配線３０２ｃは、Ｍ２スペア配線２０２ａ、２０２ｂ、２０３ａ、２０３ｂの各々とビア接続することができる。
【００３０】
このように、Ｍ３層のスペア配線は、第２方向の第１のトラックに不連続に配置されたスペア配線３０２ａ，３０２ｃ，３０２ｅを含む。スペア配線３０２ａは、一端が、スペア配線２０４ａとスペア配線２０４ｂのオーバーラップする領域で、スペア配線２０４ａとスペア配線２０４ｂと重なるように配置されている。スペア配線３０２ｃは、一端が、スペア配線２０３ａとスペア配線２０３ｂのオーバーラップする領域で、スペア配線２０３ａとスペア配線２０３ｂと重なるように配置されている。さらに、スペア配線３０２ｃは、他端が、スペア配線２０２ａとスペア配線２０２ｂのオーバーラップする領域で、スペア配線２０２ａとスペア配線２０２ｂと重なるように配置されている。  図３に示すスペア配線は、図３に示す規則性に従い、回路設計を行うチップ全面に配置されている。また、チップ全面に配置せず、チップの一部の領域、例えば、本実施形態の設計方法を適用する領域のみに配置してもよい。
【００３１】
以上のように、ステップＳ１０１においては、Ｍ２層、Ｍ３層の各メタル層において、通常の配線の一部をスペア配線として図３に示すパターンのように確保する。
【００３２】
（ステップＳ１０２）配置部２１が、回路設計情報及びチップ情報に基づいて、Ｍ１層に素子を配置する。この時、仮想的な概略配線の配置を行ってもよい。
【００３３】
（ステップＳ１０３）配置部２１が、ＣＴＳ処理を行う。これにより、クロック配線網が配置される。
【００３４】
（ステップＳ１０４）配置部２１が、データ信号を伝送する信号配線をＭ１層、Ｍ２層、Ｍ３層の少なくともいずれか１つに配置する。これにより、詳細な配線が配置される。
【００３５】
（ステップＳ１０５）作成部２２が、回路図データを作成し、回路図データ記憶領域１３に書き込む。
【００３６】
以上のステップＳ１０１〜ステップＳ１０５の工程により、回路図データの作成が終了する。ステップＳ１０１〜ステップＳ１０５の工程は、例えば、１つの設計ツールを用いて実現される。ステップＳ１０１〜ステップＳ１０５により作成された回路図データに基づき、マスク等の作成が行われる。
【００３７】
（ステップＳ１０６）ステップＳ１０１〜Ｓ１０５の工程により作成された回路図データに基づいて、配線層毎のマスク及びビア用のマスクが製作される。ステップＳ１０１〜Ｓ１０５で用いられた設計ツールと、ステップＳ１０６に用いられる設計／製作ツールは異なり、異なる実施者により実施される。
【００３８】
（ステップＳ１０７）ステップ１０６により製作された配線層のマスク及びビア用のマスクを用いて作成された半導体チップに対し、検証を行い、設計変更の必要性の有無を判定する。設計変更が生じた場合はステップＳ１０８へ進み、設計変更が生じていない場合は処理を終了する。設計変更が生じる場合とは、例えば、タイミング解析を行い、タイミング違反が発生した場合等である。
【００３９】
（ステップＳ１０８）配線のつなぎかえを行う素子が決定される。ここでは、データ信号を出力するソース素子と、ソース素子から出力されたデータ信号が入力されるターゲット素子とが決定される。そして、ソース素子の出力端子を、隣接するスペア配線に接続する。例えば、ソース素子の出力端子を、最も近いスペア配線に接続する。
【００４０】
例えば、図５に示すようにソース素子５１及びターゲット素子５２が決定された場合、図６に示すように、ソース素子５１の出力端子が、配線２１０を介してＭ３スペア配線３０１ｄに接続される。素子の入出力端子はＭ２層に設けられているため、配線２１０はＭ２層に設けられ、ビアを介してＭ３スペア配線３０１ｄに接続される。
【００４１】
（ステップＳ１０９）ターゲット素子の入力端子を、隣接するスペア配線に接続する。例えば、ターゲット素子の入力端子を、最も近いスペア配線に接続する。この時、ターゲット素子の入力端子とスペア配線とを接続する配線は、ステップＳ１０８でソース素子の出力端子とスペア配線とを接続した配線と同じ配線層に設けられる。
【００４２】
例えば、ステップＳ１０８で図６に示すような配線２１０が配置された場合、本ステップでは、図７に示すように、ターゲット素子５２の入力端子とＭ３スペア配線層３０４ａとを接続する配線２１１が配置される。配線２１１は、配線２１０と同じＭ２層に設けられ、ビアを介してＭ３スペア配線層３０４ａに接続される。
【００４３】
なお、ステップＳ１０８とステップＳ１０９とは、工程の順番が逆であってもよい。つまり、ステップＳ１０９を行った後に、ステップＳ１０８を行ってもよい。
【００４４】
（ステップＳ１１０）ソース素子とターゲット素子とを接続する経路（パス）が求められる。例えば、ステップＳ１０８でソース素子の出力端子が接続されたスペア配線３０１ｄと、ステップＳ１０９でターゲット素子の入力端子が接続されたスペア配線３０４ａとを最短ルートでつなぐ経路が求められる。このとき、配線トラックの空き具合も考慮される。
【００４５】
例えば、図７に示す例では、Ｍ３スペア配線３０１ｄ、Ｍ２スペア配線２０２ａ、Ｍ３スペア配線３０２ｃ、Ｍ２スペア配線２０３ｂ、Ｍ３スペア配線３０３ｂ、Ｍ２スペア配線２０４ｃ、Ｍ３スペア配線３０４ａという経路が求められる。
【００４６】
（ステップＳ１１１）ステップＳ１１０で求めた経路を実現するように、ビアを配置する。
【００４７】
例えば、図８に示すように、Ｍ３スペア配線３０１ｄとＭ２スペア配線２０２ａとを接続するビア、Ｍ２スペア配線２０２ａとＭ３スペア配線３０２ｃとを接続するビア、Ｍ３スペア配線３０２ｃとＭ２スペア配線２０３ｂとを接続するビア、Ｍ２スペア配線２０３ｂとＭ３スペア配線３０３ｂとを接続するビア、Ｍ３スペア配線３０３ｂとＭ２スペア配線２０４ｃとを接続するビア、Ｍ２スペア配線２０４ｃとＭ３スペア配線層３０４ａとを接続するビアが配置される。
【００４８】
（ステップＳ１１２）クロストークノイズ違反、タイミング違反が発生する場合は、ステップＳ１１０に戻り、別の経路が求められる。クロストークノイズ違反、タイミング違反が発生しない場合はステップＳ１１３へ進む。
【００４９】
（ステップＳ１１３）作成部２２が、回路図データを修正する。
【００５０】
（ステップＳ１１４）ステップＳ１１３で修正された回路図データに基づいて、マスクが修正される。
【００５１】
上記ステップＳ１０１〜Ｓ１１４において、例えば、ステップＳ１０１〜Ｓ１０５とステップＳ１０７〜Ｓ１１３を一つの設計ツールで実現する。即ち、ステップＳ１０１〜Ｓ１０５の工程において、本実施形態の設計方法を採用する設計ツール（本実施形態の設計ツール）で回路図データを作成した後、別の手段によりマスク製作を行い（ステップＳ１０６）、マスク製作の後に、ステップＳ１０７〜Ｓ１１３本実施形態の設計ツールを用いて設計変更の判断及びスペア配線を用いた設計変更を行う。さらに、ステップＳ１１３において、本実施形態の設計ツールにより修正された回路図データに基づき、別の手段により、マスク修正を行うとする。なお、Ｓ１１４のマスク修正は、本実施形態の設計ツールで実現するとしてもよい。
【００５２】
図５〜図８に示す例からも分かるように、ステップＳ１０８〜ステップＳ１１１では、Ｍ２層の配線と、Ｍ２層とＭ３層とを接続するビアのみ修正を施し、Ｍ３層には修正を施していない。従って、Ｍ３層に対応するマスクは修正する必要がないため、修正マスク枚数を削減し、設計期間を短縮することが可能となる。
【００５３】
また、ステップＳ１０８〜ステップＳ１１１において、Ｍ３層の配線と、Ｍ２層とＭ３層とを接続するビアのみ修正を施し、Ｍ２層には修正を施さいようにしてもよい。例えば、図９に示すように、ソース素子５１の出力端子と、Ｍ２スペア配線２０２ａとを接続する配線３１０と、ターゲット素子５２の入力端子と、Ｍ２スペア配線２０４ｃとを接続する配線３１１を配置する。配線３１０、３１１は共にＭ３層の配線であるため、Ｍ２層に位置するソース素子５１の出力端子、Ｍ２スペア配線２０２ａ、ターゲット素子５２の入力端子、及びＭ２スペア配線２０４ｃとはビアを介して接続される。
【００５４】
そして、図９に示すように、Ｍ２スペア配線２０２ａとＭ３スペア配線３０２ｃとを接続するビア、Ｍ３スペア配線３０２ｃとＭ２スペア配線２０３ｂとを接続するビア、Ｍ２スペア配線２０３ｂとＭ３スペア配線３０３ｂとを接続するビア、Ｍ３スペア配線３０３ｂとＭ２スペア配線２０４ｃとを接続するビアを配置する。Ｍ２層に対応するマスクは修正する必要がないため、修正マスク枚数を削減し、設計期間の短縮が図れる。
【００５５】
また、ステップＳ１０６のマスク製作前に設計変更が生じた場合も、ステップＳ１０８〜ステップＳ１１３と同様の処理を行うことができる。本実施形態では、素子や信号配線の配置前にスペア配線の配置を行っているため、スペア配線は、チップ全体に広範に配置され、様々な機能修正に対応できる汎用性の高いものである。従って、レイアウト設計を最初からやり直すことを避けることができ、設計期間を短縮できる。
【００５６】
このように、本実施形態によれば、半導体集積回路の設計期間を短縮することができる。
【００５７】
（第２の実施形態）本発明の第２の実施形態に係る半導体集積回路の設計方法は、上記第１の実施形態と比較して、スペア配線の配置方法が異なる。本実施形態でのスペア配線の配置方法を、図１０を用いて説明する。図１０において、図３（第１の実施形態によるスペア配線の配置例を示す図）と同一部分には同一符号を付して説明を省略する。
【００５８】
図１０に示すように、本実施形態では、Ｍ２スペア配線２０１〜２０４を、Ｍ１層の電源線１０１〜１０４の上方に位置するように配置する。Ｍ１層において、素子（基本セル）１１１〜１１４は、電源線１０１〜１０４の間に配置される。
【００５９】
素子１１１〜１１４の入出力端子（ピン）１２１ａ、ｂ〜１２４ａ、ｂはＭ２層に設けられるが、Ｍ２スペア配線２０１〜２０４が電源線１０１〜１０４の上方に位置するため、入出力端子（ピン）１２１ａ、１２１ｂ〜１２４ａ、１２４ｂとＭ２スペア配線２０１〜２０４との配線ショートを防止することができる。
【００６０】
このように、本実施形態によれば、Ｍ２スペア配線を電源線の上方に配置することで、素子の入出力端子とスペア配線との配線ショートを防止することができる。
【００６１】
（第３の実施形態）本発明の第３の実施形態に係る半導体集積回路の設計方法は、上記第１の実施形態と比較して、スペア配線の配置方法が異なる。本実施形態でのスペア配線の配置方法を、図１１を用いて説明する。
【００６２】
まず、Ｍ２層のスペア配線について説明する。
【００６３】
図１１に示すように、Ｍ２層には、Ｍ２スペア配線２２１〜２２３が設けられている。Ｍ２スペア配線２２１は、第１の方向（図中左右方向）に沿って平行かつ同じ配線トラック（同一直線上）に配置されたＭ２スペア配線２２１ａ〜２２１ｄと、第１の方向に直交する第２の方向（図中上下方向）に沿って平行なＭ２スペア配線２２１ｅ〜２２１ｇとを有する。Ｍ２スペア配線２２１ｅ〜２２１ｇは、Ｍ２スペア配線２２１ａ〜２２１ｄより短い。
【００６４】
Ｍ２スペア配線２２１ａとＭ２スペア配線２２１ｂとの間にＭ２スペア配線２２１ｅが配置され、Ｍ２スペア配線２２１ｅは、Ｍ２スペア配線２２１ａ及びＭ２スペア配線２２１ｂとは分離している。
【００６５】
また、Ｍ２スペア配線２２１ｂとＭ２スペア配線２２１ｃとの間にＭ２スペア配線２２１ｆが配置され、Ｍ２スペア配線２２１ｆは、Ｍ２スペア配線２２１ｂ及びＭ２スペア配線２２１ｃとは分離している。
【００６６】
また、Ｍ２スペア配線２２１ｃとＭ２スペア配線２２１ｄとの間にＭ２スペア配線２２１ｇが配置され、Ｍ２スペア配線２２１ｇは、Ｍ２スペア配線２２１ｃ及びＭ２スペア配線２２１ｄとは分離している。
【００６７】
Ｍ２スペア配線２２２、２２３は、Ｍ２スペア配線２２１と同様の構成になっている。
【００６８】
続いて、Ｍ３層のスペア配線について説明する。
【００６９】
図１１に示すように、Ｍ３層には、Ｍ３スペア配線３２１〜３２３が設けられている。Ｍ３スペア配線３２１は、第２の方向（図中上下方向）に沿って平行かつ同じ配線トラックに配置されたＭ３スペア配線３２１ａ〜３２１ｄと、第１の方向（図中左右方向）に沿って平行なＭ３スペア配線３２１ｅ〜３２１ｇとを有する。
【００７０】
Ｍ３スペア配線３２１ａとＭ３スペア配線３２１ｂとの間にＭ３スペア配線３２１ｅが配置され、Ｍ３スペア配線３２１ｅは、Ｍ３スペア配線３２１ａ及びＭ３スペア配線３２１ｂとは分離している。
【００７１】
また、Ｍ３スペア配線３２１ｂとＭ３スペア配線３２１ｃとの間にＭ３スペア配線３２１ｆが配置され、Ｍ３スペア配線３２１ｆは、Ｍ３スペア配線３２１ｂ及びＭ３スペア配線３２１ｃとは分離している。
【００７２】
また、Ｍ３スペア配線３２１ｃとＭ３スペア配線３２１ｄとの間にＭ３スペア配線３２１ｇが配置され、Ｍ３スペア配線３２１ｇは、Ｍ３スペア配線３２１ｃ及びＭ３スペア配線３２１ｄとは分離している。
【００７３】
例えば、Ｍ３スペア配線３２１ｇの一端は、Ｍ２スペア配線２２１ａの一端の上方に位置し、Ｍ３スペア配線３２１ｇの他端は、Ｍ２スペア配線２２１ｂの一端の上方に位置する。また、Ｍ３スペア配線３２１ｃの一端の下方にはＭ２スペア配線２２１ｅの一端が位置し、Ｍ３スペア配線３２１ｄの一端の下方にはＭ２スペア配線２２１ｅの他端が位置する。
【００７４】
Ｍ３スペア配線３２２、３２３は、Ｍ３スペア配線３２１と同様の構成になっている。
【００７５】
このようなスペア配線を用いて、設計変更に伴う配線のつなぎかえを行う例を図１２に示す。図１２では、ソース素子５１の出力端子を、ターゲット素子５２の入力端子に接続させる例を示す。
【００７６】
ソース素子５１の出力端子は、Ｍ２層の配線２３１及びビアを介してＭ３スペア配線３２１ｃに接続される。ターゲット素子５２の入力端子は、Ｍ２層の配線２３２及びビアを介してＭ３スペア配線３２３ａに接続される。
【００７７】
Ｍ２スペア配線２２２ｅの一端がＭ３スペア配線３２１ｂにビア接続され、他端がＭ３スペア配線３２１ｃにビア接続される。Ｍ２スペア配線２２３ｅの一端がＭ３スペア配線３２１ｂにビア接続され、中央部がＭ３スペア配線３２１ｅの中央部にビア接続される。Ｍ３スペア配線３２１ｅの一端が、Ｍ２スペア配線２２３ｂにビア接続される。Ｍ３スペア配線３２２ｅの一端がＭ２スペア配線２２３ｂにビア接続され、他端がＭ２スペア配線２２３ｃにビア接続される。Ｍ３スペア配線３２３ｅの一端がＭ２スペア配線２２３ｃにビア接続され、中央部がＭ２スペア配線２２３ｇの中央部にビア接続される。Ｍ２スペア配線２２３ｇの一端は、Ｍ３スペア配線３２３ａにビア接続される。
【００７８】
このように、設計変更に伴う配線のつなぎかえに際し、Ｍ２層の配線と、Ｍ２層とＭ３層とを接続するビアのみ修正が施され、Ｍ３層の配線には修正が不要である。従って、設計変更がマスク製作後であった場合は、修正マスク枚数を減らすことができる。
【００７９】
また、上記第１の実施形態と同様に、素子や信号配線の配置前にスペア配線の配置を行っているため、スペア配線は、チップ全体に広範に配置され、様々な機能修正に対応できる汎用性の高いものである。従って、レイアウト設計を最初からやり直すことを避けることができ、設計期間を短縮することができる。
【００８０】
図１２では、Ｍ２層の配線と、Ｍ２層とＭ３層とを接続するビアのみ修正を施し、Ｍ３層の配線は修正しない例を示したが、図１３に示すように、Ｍ３層の配線と、Ｍ２層とＭ３層とを接続するビアのみ修正を施し、Ｍ２層の配線は修正しないようにしてもよい。
【００８１】
図１１では、第１の方向（図中左右方向）に平行なＭ２スペア配線とＭ３スペア配線（例えばＭ２スペア配線２２１ａ、２２１ｂとＭ３スペア配線３２１ｇ）が重なっておらず、僅かにずれた位置に設けられていたが、重なった位置に設けられていてもよい。すなわち、Ｍ２スペア配線２２１ａ、２２１ｂの直上にＭ３スペア配線３２１ｇの一部が位置するようにしてもよい。同様に、Ｍ２スペア配線２２１ｅの直上に、Ｍ３スペア配線３２１ｃ、３２１ｄの一部が位置するようにしてもよい。
【００８２】
本実施形態と上記第２の実施形態とを組み合わせてもよい。すなわち、Ｍ２スペア配線２２１〜２２３を、Ｍ１層の電源線の上方に配置してもよい。これにより、Ｍ２スペア配線２２１〜２２３と、素子の入出力端子との配線ショートを防止することができる。Ｍ２スペア配線２２１ｅ〜２２１ｇの長さは、電源線の幅より短くすることが好適である。
【００８３】
（第４の実施形態）本発明の第４の実施形態に係る半導体集積回路の設計方法は、上記第１の実施形態と比較して、スペア配線の配置方法が異なる。本実施形態でのスペア配線の配置方法を、図１４を用いて説明する。
【００８４】
図１４に示すように、Ｍ２スペア配線２４１〜２４４は、第１の方向（図中左右方向）に沿って平行に配置される。また、Ｍ３スペア配線３４１〜３４４は、第１の方向に直交する第２の方向（図中上下方向）に沿って平行に配置される。
【００８５】
まず、Ｍ２スペア配線２４１〜２４４について説明する。
【００８６】
Ｍ２スペア配線２４１は、同一直線上に配置される、すなわち同じ配線トラックに配置されるＭ２スペア配線２４１ａ、２４１ｂ、２４１ｃを有する。Ｍ２スペア配線２４１ａ、２４１ｂ、２４１ｃは所定間隔を空けて配置される。Ｍ２スペア配線２４２〜２４４も同様の構成となっている。
【００８７】
Ｍ２スペア配線２４１とＭ２スペア配線２４２との間隔は、例えば、Ｍ１層に設けられる電源線の間隔に基づいて決定される。同様に、Ｍ２スペア配線２４２とＭ２スペア配線２４３との間隔、Ｍ２スペア配線２４３とＭ２スペア配線２４４との間隔も、Ｍ１層に設けられる電源線の間隔に基づいて決定することができる。
【００８８】
次に、Ｍ３スペア配線３４１〜３４４について説明する。
【００８９】
Ｍ３スペア配線３４１とＭ３スペア配線３４２との間隔は、Ｍ２スペア配線２４１ａ、２４２ａ、２４３ａ、２４４ａの長さよりやや長くなっている。Ｍ３スペア配線３４２とＭ３スペア配線３４３との間隔は、Ｍ２スペア配線２４１ｂ、２４２ｂ、２４３ｂ、２４４ｂの長さよりやや長くなっている。Ｍ３スペア配線３４３とＭ３スペア配線３４４との間隔は、Ｍ２スペア配線２４１ｃ、２４２ｃ、２４３ｃ、２４４ｃの長さよりやや長くなっている。
【００９０】
Ｍ３スペア配線３４１は、同じ配線トラックに配置されるＭ３スペア配線３４１ｂ、３４１ｄを有する。Ｍ３スペア配線３４１ｂ、３４１ｄの両端には、Ｍ２層との接続を行うことができるビアが設けられている。
【００９１】
Ｍ３スペア配線３４２は、同じ配線トラックに配置されるＭ３スペア配線３４２ａ、３４２ｃ、３４２ｅを有する。Ｍ３スペア配線３４２ａ、３４２ｃ、３４２ｅの両端には、Ｍ２層との接続を行うことができるビアが設けられている。例えば、Ｍ３スペア配線３４２ｃの一端は、Ｍ２スペア配線２４２ａとＭ２スペア配線２４２ｂとの間の上方に位置し、Ｍ２層との接続を行うことができるビアが設けられている。
【００９２】
Ｍ３スペア配線３４３はＭ３スペア配線３４１と同様の構成であり、Ｍ３スペア配線３４４はＭ３スペア配線３４２と同様の構成である。
【００９３】
このようなスペア配線を用いて、設計変更に伴う配線のつなぎかえを行う例を図１５に示す。図１５では、ソース素子５１の出力端子を、ターゲット素子５２の入力端子に接続させる例を示す。
【００９４】
Ｍ２層の配線２５１を設けて、ソース素子５１の出力端子をＭ２スペア配線２４２ａに接続する。また、Ｍ２層の配線２５２を設けて、ターゲット素子５２の入力端子をＭ２スペア配線２４４ｃに接続する。
【００９５】
Ｍ３スペア配線３４２ｃの一端のビアに接続するようにＭ２スペア配線２４２ａを延ばす。Ｍ３スペア配線３４２ｃの他端のビア及びＭ３スペア配線３４３ｂの一端のビアに接続するように、Ｍ２スペア配線２４３ｂを延ばす。Ｍ３スペア配線３４３ｂの他端のビアに接続するように、Ｍ２スペア配線２４４ｃを延ばす。
【００９６】
このように、Ｍ２層の配線のみ修正することで、ソース素子５１の出力端子とターゲット素子５２の入力端子とを接続することができる。
【００９７】
本実施形態によれば、設計変更に伴う配線のつなぎかえに際し、Ｍ２層の配線のみ修正が施され、Ｍ２層とＭ３層とを接続するビア及びＭ３層の配線には修正が不要である。従って、設計変更がマスク製作後であった場合は、修正マスク枚数を減らすことができる。
【００９８】
また、上記第１の実施形態と同様に、素子や信号配線の配置前にスペア配線の配置を行っているため、スペア配線は、チップ全体に広範に配置され、様々な機能修正に対応できる汎用性の高いものである。従って、レイアウト設計を最初からやり直すことを避けることができ、設計期間を短縮することができる。
【００９９】
本実施形態と上記第２の実施形態とを組み合わせてもよい。すなわち、Ｍ２スペア配線２４１〜２４４を、Ｍ１層の電源線の上方に配置してもよい。これにより、Ｍ２スペア配線２４１〜２４４と、素子の入出力端子との配線ショートを防止することができる。
【０１００】
上記第１〜第４の実施形態では、スペア配線を配置してから、素子の配置を行っていたが、素子の配置後にスペア配線の配置を行ってもよい。この場合、ＢＩＳＴ（built in self-test）回路や検証の終わっていない素子の周辺など、修正される可能性が高い領域にスペア配線を密に配置するなど、スペア配線の配置に疎密をつけることができる。
【０１０１】
なお、第１〜第４の実施の形態の半導体集積回路の設計方法を実現する設計ツールプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供または配布するように構成しても良い。また、設計ツールプログラムを、ＲＯＭ等に予め組み込んで提供するように構成してもよい。また、ソフトウェア開発プログラムを、ＣＤ−ＲＯＭや外付けのメモリデバイスなどに格納して提供するようにしてもよい。
【０１０２】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１０３】
１  入出力部
２  制御部
１０  記憶部
１１  回路情報記憶領域
１２  チップ情報記憶領域
１３  回路図データ記憶領域
２０  演算部
２１  配置部
２２  作成部
【図１】
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【図２】
2012043894.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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