(57)【要約】【課題】ダイナミックレンジの拡大、高速シャッタ、低駆動電圧化を可能にする高画素密度な固体撮像装置を提供する。【解決手段】画素1aは、第２の半導体領域3を共有する少なくとも４つの第１〜第４半導体層5a〜5dを備えている。第１の半導体層5aは、第１の外部回路と電気的に接続された第１の半導体領域2と、第２の半導体領域3によって第1の半導体領域から分離されるとともに、第２の外部回路と電気的に接続された第３の半導体領域4とを有する。第２の半導体層5bには、絶縁膜6a、6bと、第３の外部回路と電気的に接続されたゲート導体電極7a、7bとを有するＭＯＳトランジスタが形成されている。第３の半導体層5cは、第２及び第４の半導体領域3、8a、8bからなるフォトダイオードを有する。第４の半導体領域がゲート、第１の半導体領域及び前記第５の半導体領域の内の一方がドレイン、他方がソースとなる接合トランジスタが形成されている。【選択図】図１Ａ
2012050055.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が画素領域に配列されてなる固体撮像装置であって、
前記各画素は、それぞれ、基板側からこの順で形成され、第２の半導体領域を共有する少なくとも４つの第１〜第４半導体層を備え、
前記第１の半導体層は、前記画素領域の外側に配置された第１の外部回路と電気的に接続される第１の半導体領域と、前記第２の半導体領域によって前記第１の半導体領域から分離されるとともに、前記画素領域の外側に配置された第２の外部回路と電気的に接続される第３の半導体領域と、を有し、
前記第２の半導体領域の外周部に絶縁膜が形成されており、
前記第２の半導体層は、前記絶縁膜の外周に接するとともに、前記画素領域の外側に配置された第３の外部回路と電気的に接続され、ＭＯＳトランジスタのゲートとして機能する導体電極を具備し、
前記第３の半導体層は、前記第２の半導体領域と、前記第２の半導体層の外周部に形成された第４の半導体領域とから形成されるとともに、電磁エネルギー波の照射によって前記画素内に発生した信号電荷を蓄積するダイオードを有し、
前記第４の半導体層は、前記画素領域の外側に配置された第４の外部回路と電気的に接続されるとともに、前記第２の半導体領域に接する第５の半導体領域を有し、
前記第４の半導体領域がゲートとして機能するとともに、前記第１の半導体領域及び前記第５の半導体領域の内の一方がドレインとして機能し、他方がソースとして機能する接合トランジスタが形成され、
前記ソースとドレインとの間を流れるとともに、前記ダイオードに蓄積された信号電荷の量に応じて変化する信号電流を測定することで、当該信号電流に応じた画素信号を読み出す手段と、
前記ＭＯＳトランジスタの前記導体電極に所定の電圧を印加することで、前記ダイオードに蓄積された信号電荷を前記第３の半導体領域に除去する手段と、を具備し、
少なくとも前記第３の半導体層及び前記第４の半導体層により、島状構造が形成されていることを特徴とする固体撮像装置。
【請求項２】
前記第１の半導体領域及び前記第５の半導体領域は、同一の導電型とされるとともに、前記第２の半導体領域は前記第１の半導体領域と同一の導電型又は実質的な真正型であり、前記第３の半導体領域及び前記第４の半導体領域は、前記第１の半導体領域と反対の導電型とされていることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記ダイオードに信号電荷を蓄積する期間において、前記ＭＯＳトランジスタの前記導体電極に時間的に変化する電圧を印加することで、前記信号電荷を前記第１の半導体領域に漏洩させることなく、前記第３の半導体領域に除去する手段を有することを特徴とする請求項１又は２に記載の固体撮像装置。
【請求項４】
前記第１の半導体層の前記基板側に、前記第５の半導体領域と前記第４の外部回路とを電気的に接続する配線が延びる方向に直交する帯状の第５の半導体層が設けられ、
前記第５の半導体層内には、前記第１の半導体領域に接続され、当該第１の半導体領域と同一の導電型の第６の半導体領域と、
前記第２の半導体領域に接続され、前記第２の半導体領域と同一の導電型の第７の半導体領域と、
前記第３の半導体領域に接続され、当該第３の半導体領域と同一の導電型の第８の半導体領域と、が設けられていることを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記第１の半導体層及び前記第２の半導体層が、いずれも、前記第５の半導体層と一体化されて帯状に形成され、
前記第５の半導体層において、前記第６の半導体領域は、前記第１の半導体領域と一体化されるとともに、前記第８の半導体領域は、前記第３の半導体領域と一体化されており、
前記ＭＯＳトランジスタの前記導体電極が、前記第５の半導体層における前記第６の半導体領域が前記第１の半導体領域に一体化される部分側と、前記第５の半導体層における前記第８の半導体領域が前記第３の半導体領域に一体化される部分側とで、互いに電気的に分離していることを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
前記第１の半導体領域に前記第１の外部回路におけるＭＯＳトランジスタが電気的に接続され、該ＭＯＳトランジスタのソース及びドレインが、前記第１の半導体領域と同一の導電型の半導体から形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に、ダイナミックレンジの拡大、高速シャッタ、低駆動電圧化を可能にする高画素密度固体撮像装置に関する。
【背景技術】
【０００２】
現在、ＣＣＤおよびＣＭＯＳ固体撮像装置はビデオカメラ、スティールカメラなどに広く用いられている。そして、固体撮像装置の性能向上、例えば、高解像度化のために画素の高密度化が求められている。また、高速シャッタ、ダイナミックレンジの拡大などの機能向上、低消費電力化のための低駆動電力化が求められている。
【０００３】
以下に、従来例の固体撮像装置の構造、および動作について説明する（例えば、特許文献１）。図１１に示すように、１つの島状半導体２０によって画素が構成されている。この画素では、基板上にｎ＋信号配線層２１が形成されている。また、ｎ＋信号配線層２１に接する島状半導体２０の外周部には、p型半導体層２２、絶縁膜２３ａ、２３ｂ、及びゲート導体電極２４ａ、２４ｂを有するＭＯＳトランジスタが形成されている。ゲート導体電極２４ａ、２４ｂは、島状半導体２０を囲む環帯状とされ、互いに電気的に接続されている。さらに、島状半導体２０の外周部には、このＭＯＳトランジスタに接するように、光照射によって発生する電荷を蓄積するための、p型半導体層２２及びｎ型半導体層２５ａ、２５ｂからなるフォトダイオードが形成されている。また、このフォトダイオードにおけるp型半導体層２２をチャネルとし、フォトダイオード上に形成された画素選択線２７ａ、２７ｂに接するp＋型半導体層２６、ｎ＋信号配線層２１近傍のp型半導体層２２を、それぞれソース、ドレインとして、接合トランジスタが形成されている。
また、ゲート導体電極２４ａ、２４ｂには、リセットゲート端子ＧＲＳＬ、ＧＲＳＲ、p＋型半導体層２６には、画素選択配線端子ＹＬ、ｎ＋信号配線層２１には、信号配線端子ＸＬがそれぞれ電気的に接続されている。
【０００４】
この固体撮像装置の基本動作は、光照射により発生した信号電荷（この場合は自由電子）をp型半導体層２２及びｎ型半導体層２５ａ、２５ｂからなるフォトダイオードに蓄積する「信号電荷蓄積動作」と、ｎ＋信号配線層２１近傍のp型半導体層２２と、画素選択線２７ａ、２７ｂに電気的に接続されたp＋型半導体層２６との間に流れるソース・ドレイン電流を、フォトダイオードに蓄積された信号電荷に応じたフォトダイオード電圧（ゲート電圧）によって増減する接合トランジスタのチャネル幅に応じて変調し、これを信号電流として読み出す「信号電流読み出し動作」と、この信号電流読み出し動作後、フォトダイオードに蓄積されている信号電荷をＭＯＳトランジスタのゲート導体電極２４ａ、２４ｂにオン電圧（正電圧）を印加することで、リセットドレインであるｎ＋信号配線層２１を介して除去する「リセット動作」とからなる。
【０００５】
この画素構造では、ｎ＋信号配線層２１は、接合トランジスタの信号電流読み出し用ドレインの機能と、フォトダイオードに蓄積された信号電荷を、p型半導体層２２、絶縁膜２３ａ、２３ｂ、及びゲート導体電極２４ａ、２４ｂからなるＭＯＳトランジスタを介して除去するためのリセットドレインの機能とを兼ね備えている。
【０００６】
図１２（ａ）に、上記ＭＯＳトランジスタにおいて、リセットゲート端子ＧＲＳＬ、ＧＲＳＲに印加する電圧の波形ΦＲＧ、画素選択配線端子ＹＬに印加する電圧の波形ΦＹＬ、信号配線端子ＸＬに印加する電圧の波形ΦＸＬをそれぞれタイムチャートにして示す。
【０００７】
図１２（ａ）に示すように、信号電流読み出し動作は、信号電流読み出し期間（信号電流読み出しパルスのオン期間）ＴＲＯにおいて、高レベル電圧をＶＨ、低レベル電圧をＶＬとすると、例えばΦＲＧ=ＶＬ、ΦＹＬ=ＶＨ、ΦＸＬ=ＶＬとすることで実行される。フォトダイオードに蓄積されている信号電荷を除去するリセット動作は、信号電流読み出し期間ＴＲＯに続くリセット期間（リセットパルスのオン期間）ＴＲＳにおいて、ΦＲＧ=ＶＨ、ΦＹＬ=ＶＬ、ΦＸＬ=ＶＨとすることで実行される。信号電荷蓄積動作は、リセット期間ＴＲＳに続く信号電荷蓄積期間ＴＳにおいて、ΦＲＧ=ＶＬ、ΦＹＬ=ＶＬ、ΦＸＬ=ＶＬとすることで実行される。静止画像撮影操作は、基本的には１回のリセット動作、１回の信号電荷蓄積動作、１回の信号電流読み出し動作からなる。また、動画像撮影操作は、これらリセット動作、信号電荷蓄積動作、信号電流読み出し動作が各画素ごとに繰り返して行われる。
【０００８】
固体撮像装置の画素領域には、図１１に示した画素が二次元状に複数配列されている。各画素は、その信号配線端子ＸＬ、画素選択配線端子ＹＬが、それぞれ、画素領域の周辺に配置されたＸ方向（水平方向）走査回路、Ｙ方向（垂直方向）走査回路に電気的に接続されている。そして、画素領域では、Ｘ方向走査回路及びＹ方向走査回路によって、順次ＸＹマトリクス上で各画素が走査、選択されて画素信号が読み出される。この画素信号電流読み出しでは、Ｘ方向の１水平画素列が読み出されると、次にこれにＹ方向で隣接する１水平画素列が読み出される。この動作を繰り返すことで画素領域の全画素信号が読み出される。
【０００９】
図１２（ｂ）に、水平画素信号電流読み出し期間ＴＨＲ１、水平画素信号電流読み出し期間ＴＨＲ２、・・・、水平画素信号電流読み出し期間ＴＨＲｎをタイムチャートにして示す。
図１２（ｂ）に示すように、１回の水平画素信号電流読み出し期間ＴＨＲ１に続いて、複数回の水平画素信号電流読み出し期間ＴＨＲ２、・・・、ＴＨＲｎが設定されている。そして、各水平画素信号電流読み出し期間ＴＨＲ１、ＴＨＲ２、・・・、ＴＨＲｎの間には、それぞれ、水平ブランキング期間ＴＨＢ１、ＴＨＢ２、・・・、ＴＨＢｎが設定されている。静止画像を撮像する場合では、期間ＴＨＲ１から期間ＴＨＲｎまでの１フレーム期間で動作が終了するが、動画像撮像を撮像する場合では、この１フレーム期間の動作が複数回繰り返される。
【００１０】
図１２（ｂ）を参照して、１フレーム期間（水平読み出し期間ＴＨＲ１、ＴＨＲ２、・・・、ＴＨＲｎ）では、接合トランジスタによる信号電流読み出し動作が行なわれている。図１１に示す従来例の画素構造の固体撮像装置では、ｎ＋信号配線層２１が信号電流読み出し用ドレインと、フォトダイオードに蓄積されている信号電荷を除去するためのリセットドレインとを兼用している。このため、信号電流読み出し動作と、フォトダイオードに蓄積された信号電荷のリセット動作とは、同時に行うことができない。
また、シャッタ時間の制御は、リセット期間ＴＲＳと、信号電流読み出し期間ＴＲＯとの間の信号電荷読み出し期間である信号電荷蓄積期間ＴＳを変化させることで実行される。
【００１１】
図１１に示す従来例の画素構造の固体撮像装置では、ｎ＋信号配線層２１が接合トランジスタの信号電流読み出し用ドレインと、フォトダイオードに蓄積されている信号電荷を除去するためのリセットドレインとを兼用している。このため、p型半導体層２２、絶縁膜２３ａ、２３ｂ、及びゲート導体電極２４ａ、２４ｂからなるＭＯＳトランジスタでは、信号電荷蓄積期間ＴＳにおいて、フォトダイオードに蓄積された信号電荷がｎ＋信号配線層２１に漏洩しないように、ＭＯＳトランジスタのゲート導体電極２４ａ、２４ｂに低レベル電圧ＶＬが印加されている。このため、図１３に示すように、画素への光照射の照射強度Ｌ（入射光量）に対する電圧出力Ｖｏｕｔの関係を示す光電変換特性は、照射強度Ｌの増加に対して電圧出力Ｖｏｕｔが単調増加し、照射強度Ｌ１で所定のレベル（飽和出力レベルＶｏｕｔ１）で飽和する特性を示す。このような場合、ノイズレベルと飽和出力レベルＶｏｕｔ１の比で表されるダイナミックレンジを拡大するためには、画素を構成する島状半導体の全長を伸長させてフォトダイオードの面積を大きくするか、又は、駆動電圧を高める必要がある。このように島状半導体の全長を伸長させると、島状半導体２０を構成するシリコン柱から深い部位を精度よく加工する必要があるため、固体撮像装置の製造が困難になる。また、駆動電圧を高めると消費電力が増加するので、いずれも望ましくない。
【００１２】
また、図１１に示す固体撮像装置では、ｎ＋信号配線層２１が接合トランジスタの信号電流読み出し用ドレインと、フォトダイオードに蓄積されている信号電荷を除去するためのリセットドレインとを兼用しているため、ｎ＋信号配線層２１を介して、ある信号線に接続されている一の画素で接合トランジスタによる信号電流読み出し動作が実行されているときには、同じ信号線に接続されている他の画素でフォトダイオードに蓄積された信号電荷を除去するリセット動作を実行することができない。このため、リセット期間ＴＲＳと、信号電流読み出し期間ＴＲＯとの間の信号電荷読み出し期間である信号電荷蓄積期間ＴＳを変化させる自由度が低下するので、シャッタ時間の制御性が低下する。ここでは、信号電荷蓄積期間ＴＳが短くなる程、より高速でのシャッタ動作が実現される。
【００１３】
また、図１１に示す固体撮像装置では、接合トランジスタによる信号電流の読み出しは、画素選択配線端子ＹＬを介して、画素選択線２７ａ、２７ｂに電気的に接続されたp＋型半導体層２６に高レベル電圧ＶＨを印加するとともに、信号配線端子ＸＬを介して、信号線に電気的に接続されたｎ＋型信号配線層２１に低レベル電圧ＶＬを印加することで実行される。この場合、チャネルであるp型半導体層２２とｎ＋型信号配線層２１とから形成されるpnダイオードが順方向バイアス状態になる。このため、接合トランジスタを、十分に抵抗の小さい順方向電流条件で動作させるには、画素選択配線端子ＹＬに電気的に接続されたp＋型半導体層２６とn＋型信号配線層２１との間に、ＰＮ接合の順方向抵抗が十分小さくなるために少なくとも０．７Ｖ以上の電圧を印加することが必要になる。これは、該ＰＮ接合を有しない通常の接合トランジスタを動作させるために必要な電圧よりも０．７Ｖ高電圧側での駆動となる。これは、固体撮像装置の低消費電力化を図る上で望ましくない。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】国際公開第２００９／０３４６２３号
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明は、上記した事情を鑑みてなされたものであり、ダイナミックレンジの拡大、高速シャッタ、低駆動電圧化を可能にする高画素密度な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明に係る固体撮像装置は、
複数の画素が画素領域に配列されてなる固体撮像装置であって、
前記各画素は、それぞれ、基板側からこの順で形成され、第２の半導体領域を共有する少なくとも４つの第１〜第４半導体層を備え、
前記第１の半導体層は、前記画素領域の外側に配置された第１の外部回路と電気的に接続される第１の半導体領域と、前記第２の半導体領域によって前記第１の半導体領域から分離されるとともに、前記画素領域の外側に配置された第２の外部回路と電気的に接続される第３の半導体領域と、を有し、
前記第２の半導体領域の外周部に絶縁膜が形成されており、
前記第２の半導体層は、前記絶縁膜の外周に接するとともに、前記画素領域の外側に配置された第３の外部回路と電気的に接続され、ＭＯＳトランジスタのゲートとして機能する導体電極を具備し、
前記第３の半導体層は、前記第２の半導体領域と、前記第２の半導体層の外周部に形成された第４の半導体領域とから形成されるとともに、電磁エネルギー波の照射によって前記画素内に発生した信号電荷を蓄積するダイオードを有し、
前記第４の半導体層は、前記画素領域の外側に配置された第４の外部回路と電気的に接続されるとともに、前記第２の半導体領域に接する第５の半導体領域を有し、
前記第４の半導体領域がゲートとして機能するとともに、前記第１の半導体領域及び前記第５の半導体領域の内の一方がドレインとして機能し、他方がソースとして機能する接合トランジスタが形成され、
前記ソースとドレインとの間を流れるとともに、前記ダイオードに蓄積された信号電荷の量に応じて変化する信号電流を測定することで、当該信号電流に応じた画素信号を読み出す手段と、
前記ＭＯＳトランジスタの前記導体電極に所定の電圧を印加することで、前記ダイオードに蓄積された信号電荷を前記第３の半導体領域に除去する手段と、を具備し、
少なくとも前記第３の半導体層及び前記第４の半導体層により、島状構造が形成されていることを特徴とする。
【００１７】
前記第１の半導体領域及び前記第５の半導体領域は、同一の導電型とされるとともに、前記第２の半導体領域は前記第１の半導体領域と同一の導電型又は実質的な真正型であり、前記第３の半導体領域及び前記第４の半導体領域は、前記第１の半導体領域と反対の導電型とされていることが好ましい。
【００１８】
前記ダイオードに信号電荷を蓄積する期間において、前記ＭＯＳトランジスタの前記導体電極に時間的に変化する電圧を印加することで、前記信号電荷を前記第１の半導体領域に漏洩させることなく、前記第３の半導体領域に除去する手段を有することが好ましい。
【００１９】
前記第１の半導体層の前記基板側に、前記第５の半導体領域と前記第４の外部回路とを電気的に接続する配線が延びる方向に直交する帯状の第５の半導体層が設けられ、
前記第５の半導体層内には、前記第１の半導体領域に接続され、当該第１の半導体領域と同一の導電型の第６の半導体領域と、
前記第２の半導体領域に接続され、前記第２の半導体領域と同一の導電型の第７の半導体領域と、
前記第３の半導体領域に接続され、当該第３の半導体領域と同一の導電型の第８の半導体領域と、が設けられていることが好ましい。
【００２０】
前記第１の半導体層及び前記第２の半導体層が、いずれも、前記第５の半導体層と一体化されて帯状に形成され、
前記第５の半導体層において、前記第６の半導体領域は、前記第１の半導体領域と一体化されるとともに、前記第８の半導体領域は、前記第３の半導体領域と一体化されており、
前記ＭＯＳトランジスタの前記導体電極が、前記第５の半導体層における前記第６の半導体領域が前記第１の半導体領域に一体化される部分側と、前記第５の半導体層における前記第８の半導体領域が前記第３の半導体領域に一体化される部分側とで、互いに電気的に分離していることが好ましい。
【００２１】
前記第１の半導体領域に前記第１の外部回路におけるＭＯＳトランジスタが電気的に接続され、該ＭＯＳトランジスタのソース及びドレインが、前記第１の半導体領域と同一の導電型の半導体から形成されていることが好ましい。
【発明の効果】
【００２２】
本発明によれば、ダイナミックレンジの拡大、高速シャッタ、低駆動電圧化を可能にする高画素密度な固体撮像装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１Ａ】第１の実施形態に係る固体撮像装置における画素の構造を示す模式断面図である。
【図１Ｂ】第１の実施形態の変形例に係る固体撮像装置における画素の構造を示す模式断面図である。
【図１Ｃ】第１の実施形態に係る固体撮像装置の回路構成図の一例である。
【図２】（ａ）は、第２の実施形態に係る固体撮像装置によるダイナミックレンジの拡大動作を説明するための画素構造であり、（ｂ）は、同固体撮像装置によるダイナミックレンジの拡大動作時の印加電圧波形であり、（ｃ）〜（ｆ）は、同固体撮像装置によるダイナミックレンジの拡大動作時の電位分布図である。
【図３】第２の実施形態に係る固体撮像装置におけるダイナミックレンジの拡大動作により得られる照射光強度Ｌと、電圧出力Ｖｏｕｔとの関係を示す図である。
【図４】第３の実施形態に係る固体撮像装置による高速シャッタ動作を説明するための印加電圧波形である。
【図５】第４の実施形態に係る固体撮像装置における画素の構造を示す模式断面図である。
【図６】（ａ）は、第５の実施形態に係る固体撮像装置における画素の構造と同画素に接続される外部回路としてのＭＯＳトランジスタの関係を説明するための図であり、（ｂ）は、同固体撮像装置における画素の構造と同画素に接続される外部回路としてのＭＯＳトランジスタの関係を説明するための図である。
【図７】第６の実施形態に係る固体撮像装置における画素の構造と、同画素に接続される引き出し配線とを示した図である。
【図８】第６の実施形態に係る固体撮像装置において、連続した２つの画素の立体構造を示す模式図である。
【図９】第７の実施形態に係る固体撮像装置における画素の構造と、同画素に接続される引き出し配線とを示した図である。
【図１０】（ａ）は、第７の実施形態に係る固体撮像装置によるダイナミックレンジの拡大動作を説明するための画素構造であり、（ｂ）は、同固体撮像装置によるダイナミックレンジの拡大動作時の電位分布図であり、（ｃ）〜（ｅ）は、同固体撮像装置によるダイナミックレンジの拡大動作時の電位分布図である。
【図１１】従来例の固体撮像装置の画素の構造を示す模式断面図である。
【図１２】（ａ）は、従来例の固体撮像装置における印加電圧の波形を示す図であり、（ｂ）は、従来例の固体撮像装置における水平画素信号電流読み出し期間を示す図である。
【図１３】従来例の固体撮像装置における照射強度Ｌと、電圧出力Ｖｏｕｔとの関係を示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、本発明は、以下に示す実施の形態によって限定されるものではない。
【００２５】
（第１の実施形態）
図１Ａに、本発明の第１の実施形態に係る固体撮像装置における画素１ａの構造を示す。図１Ａに示すように、画素１ａは１つの島状半導体になるように形成されている。
【００２６】
この画素１ａには、基板上に形成された信号配線端子ＸＬに電気的に接続された第１のp＋型半導体領域２と、その第１のp＋型半導体領域２に接するp型半導体領域３と、p型半導体領域３に接し、リセットドレイン端子ＲＤに電気的に接続されたn＋型半導体領域４と、を有する第１の半導体層５ａが形成されている。
【００２７】
第１の半導体層５ａ上には、p型半導体領域３が第１の半導体層５ａ内から拡張するように形成されている。そして、第１の半導体層５ａ上に拡張形成されたp型半導体領域３と、そのp型半導体領域３の外周部を囲むように形成された絶縁膜６ａ、６ｂと、リセットゲート端子ＧＲＳＬ、ＧＲＳＲにそれぞれ電気的に接続されているゲート導体電極７ａ、７ｂとからＭＯＳトランジスタが形成されている。ゲート導体電極７ａ、７ｂは、絶縁膜６ａ、６ｂを囲むようにして、互いに電気的に接続されている。そして、このＭＯＳトランジスタが形成されている第２の半導体層５ｂが、第１の半導体層５ａ上に形成されている。
【００２８】
また、第２の半導体層５ｂ上には、p型半導体領域３が第２の半導体層５ｂ内から更に拡張するように形成されている。そして、第２の半導体層５ｂ上に拡張形成されたp型半導体領域３の外周部にn型半導体領域８ａ、８ｂが形成されている。このn型半導体領域８ａ、８ｂと、第２の半導体層５ｂ上に拡張形成されたp型半導体領域３とからフォトダイオードが形成されている。そして、このフォトダイオードを有する第３の半導体層５ｃが第２の半導体層５ｂ上に形成されている。
【００２９】
さらに、第３の半導体層５ｃ上には、画素選択配線端子ＹＬに電気的に接続された第２のp＋型半導体領域９を有する第４の半導体層５ｄが形成されている。本実施形態では、このように、少なくとも第３の半導体層５ｃと、第４の半導体層５ｄとが島状構造内に形成されている。
なお、第３の半導体層５ｃにおいて、n型半導体領域８ａ、８ｂと絶縁膜６ａ、６ｂとの間には、第２のp＋型半導体領域９に電気的に接続された第３のp＋型半導体領域１０ａ、１０ｂが形成されている。画素１ａは、固体撮像装置の画素領域に２次元状に複数個配列されており、信号配線端子ＸＬ、リセットドレイン端子ＲＤ、リセットゲート端子ＧＲＳＬ、ＧＲＳＲ、画素選択配線端子ＹＬは、画素領域の外部にある駆動用回路（Ｘ方向（水平方向）走査回路、Ｙ方向（垂直方向）走査回路など）、又は、信号電流読み出し回路に電気的に接続されている（図１Ｃ参照）。
【００３０】
ここでは、図１Ａを参照して、画素選択配線端子ＹＬに電気的に接続された第２のp＋型半導体領域９がソースとして機能し、信号配線端子ＸＬに電気的に接続された第１のp＋型半導体領域２がドレインとして機能し、フォトダイオードのn型半導体領域８ａ、８ｂがゲートとして機能する接合トランジスタが形成されている。
【００３１】
そして、固体撮像装置の画素領域への光照射は、信号電荷蓄積期間ＴＳ（図１２（ａ）参照）において、画素選択配線端子ＹＬに電気的に接続された第２のp＋型半導体領域９から光が入射することで行われる。このとき、光電効果により発生した信号電荷（この場合は自由電子）は、n型半導体領域８ａ、８ｂと、第３の半導体層５ｃ内、且つ、第２の半導体層５ｂ上に拡張形成されたp型半導体領域３とからなるフォトダイオードに蓄積される（信号電荷蓄積動作）。この信号電荷蓄積期間ＴＳでは、上記ＭＯＳトランジスタのゲート導体電極７ａ、７ｂに、低レベルのオフ電圧が印加されている。
【００３２】
そして、フォトダイオードに蓄積された信号電荷量に応じて、n型半導体領域８ａ、８ｂに印加されるフォトダイオード電圧（ゲート電圧）が変化する。そして、このフォトダイオード電圧により接合トランジスタのチャネル幅が増減される。そして、上記接合トランジスタの第１のp＋型半導体領域２と第２のp＋型半導体領域９との間（ソース・ドレイン間）に流れる信号電流が変化し、この信号電流が信号配線端子ＸＬから出力回路２０４（図１Ｃ参照）によって画素信号として読み出される（信号電流読み出し動作）。そして、フォトダイオードに蓄積された信号電荷は、ＭＯＳトランジスタのゲート導体電極７ａ、７ｂに高レベルのオン電圧（正電圧）を印加することで、リセットドレインであるn＋型半導体領域４を介して除去される（リセット動作）。
【００３３】
なお、本第１の実施形態において、第３のp＋型半導体領域１０ａ、１０ｂは、n型半導体領域８ａ、８ｂと、第３の半導体層５ｃ内、且つ、第２の半導体層５ｂ上に拡張形成されたp型半導体領域３とからなるフォトダイオードにおいて暗電流発生を低減させるためと、このフォトダイオードに蓄積した信号電荷をリセットドレインであるn＋型半導体領域４に除去するときに発生する残像、ノイズを抑圧するためとを目的として設けられている。
【００３４】
以上説明したように、本第１の実施形態の固体撮像装置においては、接合トランジスタのソース・ドレイン間に流れる信号電流の読み出し（信号電流読み出し動作）は第１のp＋型半導体領域２から行われるとともに、フォトダイオードに蓄積された信号電荷の除去（リセット動作）はn＋型半導体領域４から行われる。これにより、第１のp＋型半導体領域２を介して、或る信号線に電気的に接続された一の画素が信号読み出し動作を実行している期間でも、同じ信号線に第１のp＋型半導体領域２を介して電気的に接続された他の画素でリセット動作を実行することができる。
【００３５】
また、図１１に示す従来例の固体撮像装置では、信号電荷蓄積期間ＴＳ、信号電流読み出し期間ＴＲＯ（図１２（ａ）参照）において、フォトダイオードに蓄積された信号電荷が信号線に電気的に接続されたn＋型信号配線層２１に漏洩しないようにＭＯＳトランジスタのゲート導体電極２４ａ、２４ｂに低レベル電圧ＶＬを印加していた。このため、信号電荷蓄積期間ＴＳでは、ゲート導体電極２４ａ、２４ｂに印加する電圧を時間的に変化させることができなかった。これに対して、第１の実施形態の固体撮像装置では、n＋型半導体領域４が信号線とは異なる配線（リセットドレイン配線）に電気的に接続されているので、信号電荷蓄積期間ＴＳであっても、ゲート導体電極７ａ、７ｂに時間的に変化する高レベル電圧を印加することでリセット動作を行わせることができる。これにより、フォトダイオードに蓄積された信号電荷を第１のp＋型半導体領域２に漏洩させることなく、n＋型半導体領域４に除去することが可能となる。このため、リセット期間ＴＲＳと、信号電流読み出し期間ＴＲＯとの間の信号電荷読み出し期間である信号電荷蓄積期間ＴＳを変化させる自由度が向上するので、シャッタ時間の制御性が向上する。
【００３６】
また、本第１の実施形態の固体撮像装置における接合トランジスタのドレインは、信号配線端子ＸＬを介して信号線に電気的に接続された第１のp＋型半導体領域２であるので、図１１に示す従来例の固体撮像装置のように、信号線に電気的に接続され、p型半導体層２２とn＋型信号配線層２１とから形成されるpnダイオードが存在しない。このため、従来例の固体撮像装置のように、pnダイオードを十分に抵抗の小さい順方向電流条件で動作させるために必要であった０．７Ｖの印加電圧が不要となる。これにより、固体撮像装置において、駆動電圧の低電圧化が実現され、低消費電力化が達成される。
【００３７】
なお、図１Ａに示す固体撮像装置において、p型半導体領域３はp型の導電型である。このp型の導電型のp型半導体領域３に代えて、図１Ｂに示すように、実質的に真正型の半導体からなる真正半導体領域３ｉであってもよい。この真正型の半導体は、不純物が混入しないように作成されるが、実際には不可避的に極微量の不純物を含む。この真正半導体領域３ｉは、固体撮像装置としての機能を阻害しない程度であれば、微量のアクセプタ或いはドナー不純物を含んでいても構わない。図１Ｂに示す構成によれば、n型半導体領域８ａ，８ｂと真正半導体領域３ｉとによってフォトダイオードが構成される。また、第２のp型半導体領域９と第１のp＋型半導体領域２との間に十分な電圧が印加されると、第２のp型半導体領域９の正孔（ホール）は、真正半導体領域３ｉ内に生じた電位勾配によって、第１のp＋型半導体領域２に流れ込む。このようにして、真正半導体領域３ｉは、接合トランジスタのチャネルとしても機能する。
【００３８】
図１Ｃに本第１の実施形態に係る固体撮像装置１００の回路構成例を示す。固体撮像装置１００は、２次元のマトリクス状に配列された複数（４つ）の画素５０ａ〜５０ｄと、垂直方向走査回路２０１と、水平方向走査回路２０２と、リセット回路２０３と、画素選択線ＹＬ１、ＹＬ２と、信号線ＸＬ１、ＸＬ２と、リセット線ＲＳＬと、信号線ＭＯＳトランジスタＴｒ１、Ｔｒ２と、出力回路２０４とを主として備えている。画素５０ａ〜５０ｄは、第１の実施形態の画素１ａと同様な構成を備え、同様に動作するものである。
【００３９】
なお、ここでは、画素５０ａ〜５０ｄが２行２列に配列された場合について示したが、本発明に係る固体撮像装置は、これに限定されず、２行２列以外のｎ行ｍ列（ｎ＞２、ｍ＞２）に拡張できることは勿論である。
【００４０】
図１Ｃに示すように、各画素５０ａ〜５０ｄの第２のp＋型半導体領域９に画素選択信号を入力する垂直方向走査回路２０１が、画素選択線ＹＬ１、ＹＬ２を介して行毎に各画素１０ａ〜１０ｄに電気的に接続されている。また、各画素５０ａ〜５０ｄは、その第１のp＋型半導体領域２が、列毎に信号線ＸＬ１、ＸＬ２を介して出力回路２０４に電気的に接続されているとともに、そのn＋型半導体領域４が切替スイッチＳＷ０を介してリセットドレイン直流電源Ｖｐｇに電気的に接続されている。各信号線ＸＬ１、ＸＬ２に配置された信号線ＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート電極は、該ゲート電極のゲート電極に信号線を選択するための信号線選択信号を入力する水平方向走査回路２０２に電気的に接続されている。また、信号線ＸＬ１、ＸＬ２は、切替スイッチＳＷ１、ＳＷ２に電気的に接続されている。また、リセット動作のためのリセットＭＯＳトランジスタのゲート導体電極７ａ、７ｂは、リセット線ＲＳＬを介して、該ゲート導体電極７ａ、７ｂにリセット信号を入力するリセット回路２０３に電気的に接続されている。本構成を有する垂直方向走査回路２０１及び水平方向走査回路２０２の動作により、各画素５０ａ〜５０ｄの信号電流が逐次出力回路２０４から読み出される（信号電流読み出し動作）とともに、リセット回路２０３の動作、及び、リセットドレイン直流電源Ｖｐｇに電気的に接続された切替スイッチＳＷ０のオン動作によって、フォトダイオードに蓄積されている信号電荷が除去される（リセット動作）。
【００４１】
（第２の実施形態）
以下、図２（ａ）〜図２（ｆ）を参照しながら、本発明の第２の実施形態に係る固体撮像装置によるダイナミックレンジの拡大動作を説明する。本実施形態の固体撮像装置は、第１の実施形態で説明した固体撮像装置と同じ構成を備えるものである。
【００４２】
図２（ａ）に、図１中のＡ−Ｂ−Ｃ―Ｄ線に沿う画素の断面図を示す。図２（ａ）のＢ−Ｃ線は、フォトダイオードのn型半導体領域８ａ、８ｂが、島状に形成された第３の半導体層５ｃの外周部に沿うリング状の形状であることに基づくものである。また、ゲート導体電極７ａとゲート導体電極７ｂとは、島状半導体２０を囲むリング状とされ、互いに電気的に接続されている。
【００４３】
図２（ｂ）に、ゲート導体電極７ａ、７ｂに印加される電圧の波形ΦＲＧを示す。ここで、低レベル電圧をＶＬ、中間レベル電圧をＶＭ、高レベル電圧をＶＨとする。また、光照射により発生した信号電荷をフォトダイオードに蓄積する第１の信号電荷蓄積期間Ｔ１ではΦＲＧ＝ＶＭ、続く第２の信号電荷蓄積期間Ｔ２ではΦＲＧ＝ＶＬとする。なお、この第２の信号電荷蓄積期間Ｔ２の最終段階で接合トランジスタのドレイン・ソース（第１のp＋型半導体領域２・第２のp＋型半導体領域９）間に流れる信号電流を読み出す信号電流読み出し動作が行われる。第１の信号電荷蓄積期間Ｔ１、第２の信号電荷蓄積期間Ｔ２に更に続く信号電荷をフォトダイオードからリセットドレインであるn＋型半導体領域４に除去するリセット期間Ｔ３では、ゲート導体電極７ａ、７ｂにΦＲＧ＝ＶＨがそれぞれ印加される。また、ここでのＴ１、Ｔ２、Ｔ３の各期間においては、信号線に電気的に接続される第１のp＋型半導体領域２は低レベル電圧ＶＬに設定されるとともに、リセットドレインであるn＋型半導体領域４は高レベル電圧ＶＨに設定されている。
【００４４】
図２（ｃ）〜図２（ｆ）に、上記Ｔ１、Ｔ２、Ｔ３の各期間でのＡ−Ｂ−Ｃ−Ｄ線に沿う画素の電位分布を示す。
まず、図２（ｃ）に示すように、第１の信号電荷蓄積期間Ｔ１内における初期期間では、光照射により発生した信号電荷（自由電子）１１ａが、フォトダイオードのn型半導体領域８ａ、８ｂに蓄積される。このとき、ゲート導体電極７ａ、７ｂ下のp型半導体領域３のチャネル電位が中間レベル電位ψＭ（このときのゲート導体電極７ａ、７ｂへの印加電圧＝中間レベル電圧ＶＭ）である。この状態では、フォトダイオードに蓄積される信号電荷１１ａの電荷量は光照射に従って徐々に増加する。
続いて、図２（ｄ）に示すように、光強度が所定の閾値レベルより高くなると、蓄積された信号電荷１１ｂの一部がゲート導体電極７ａ、７ｂ下のp型半導体領域３のチャネル電位が中間レベル電位ψＭを超えるようになり、信号電荷１１ｂの余剰分がリセットドレインであるn＋型半導体領域４に除去される。この状態では、フォトダイオードに蓄積される信号電荷１１ｂの電荷量は、光照射の照射強度Ｌが所定の照射強度Ｌｋよりも高くなっても増加しない（図３参照）。
続いて、図２（ｅ）に示すように、第２の信号電荷蓄積期間Ｔ２では、ゲート導体電極７ａ、７ｂ下のp型半導体領域３のチャネル電位が低レベル電位ψＬ（このときのゲート導体電極７ａ、７ｂへの印加電圧＝低レベル電圧ＶＬ）になることで、チャネル電位の信号電荷に対するポテンシャルが低くなり、蓄積される信号電荷１１ｃはリセットドレインであるn＋型半導体領域４に除去されることなくフォトダイオードに蓄積される。
続いて、図２（ｆ）に示すように、リセット期間Ｔ３では、ゲート導体電極７ａ、７ｂ下のp型半導体領域３のチャネル電位が高レベル電位ψＨ（ゲート導体電極７ａ、７ｂへの印加電圧ＶＨ）になることで、チャネル電位の信号電荷に対するポテンシャルが高くなり、フォトダイオードに蓄積された信号電荷１１ｄ、１２ｅは、リセットドレインであるn＋型半導体領域４に除去される。ここで、図２（ｆ）では、フォトダイオードに蓄積された信号電荷１２ｆはゲート導体電極７ａ下のp型半導体領域３のチャネルにも転送され、リセットドレインであるn＋型半導体領域４には転送されていないようにみえる。しかしながら、ゲート導体電極７ａとゲート導体電極７ｂとは第２の半導体層５ａの外周を囲む環帯状体（リング状体）であり、互いに電気的に接続されているので、実際には、信号電荷１２ｆは、ゲート導体電極７ｂ下のp型半導体領域３のチャネルに転送され、同じくリセットドレインであるn＋型半導体領域４に除去されている。
【００４５】
図３に、図２（ａ）〜図２（ｆ）で説明した動作による、本第２の実施形態の固体撮像装置への光照射の照射強度Ｌと、電圧出力Ｖｏｕｔとの関係を示す。従来例の固体撮像装置では、照射強度Ｌ１までは照射強度Ｌに従って電圧出力Ｖｏｕｔが増加する特性を示していた（図１３参照）。これに対し、本第２の実施形態の固体撮像装置では、照射強度Ｌが照射強度Ｌｋよりも高くなると、図２（ｄ）に示す動作により、フォトダイオードでの蓄積信号電荷の増加が停止するため、照射強度Ｌｋよりも高い照射強度Ｌでの電圧出力Ｖｏｕｔは、照射強度Ｌｋから照射強度Ｌ２までの領域（照射強度Ｌｋ＜照射強度Ｌ１＜照射強度Ｌ２）では、図１１に示す従来例の固体撮像装置よりも低下する。そして、図２（ｅ）を参照して、第２の信号電荷蓄積期間Ｔ２では、従来例の固体撮像装置と同じ飽和レベル（飽和出力レベルＶｏｕｔ１）の電荷量まで信号電荷がフォトダイオードに蓄積される。これにより、照射強度Ｌの飽和レベルは照射強度Ｌ２まで拡大される。これは、信号線に電気的に接続される第１のp＋型半導体領域２が低レベル電圧ＶＬにあり、リセットドレインであるn＋型半導体領域４が高レベル電圧ＶＨ、つまり、第１のp＋型半導体領域２とは異なる電圧に設定されたことにより実現されたものである。またこれにより、図３を参照して、照射強度Ｌｋと照射強度Ｌ２との間の照射強度を有するノイズに対する信号電流読み出し量が低下することになる。この結果、ノイズレベルが同じであると、ダイナミックレンジが拡大する。
【００４６】
（第３の実施形態）
以下、図４を参照しながら、本発明の第３の実施形態に係る固体撮像装置による高速シャッタ動作を説明する。この固体撮像装置は、第１の実施形態で説明した固体撮像装置と同じ構成を備えるものである。
【００４７】
図４に、本第３の実施形態において、ゲート導体電極７ａ、７ｂに印加する電圧の波形ΦＲＧ、画素選択線に電気的に接続された第２のp＋型半導体領域９に印加する電圧の波形ΦＹＬ、信号線に電気的に接続された第１のp＋型半導体領域２の電位の波形ΦＸＬ、リセットドレインであるn＋型半導体領域４に印加される電圧の波形ΦＲＤをそれぞれ示す。各波形ΦＲＧ、ΦＹＬ、ΦＸＬ、ΦＲＤは、第１の信号電流読み出し期間ＴＲＯ１と、これに続く第２の信号電流読み出し期間ＴＲＯ２との間のフレーム期間ＴＦにおける電圧、又は電位波形を示すものである。
【００４８】
ここで、リセット動作は、リセット期間ＴＲＳにおいて、リセットゲート端子ＧＲＳＬ、ＧＲＳＲ（ΦＲＧ）について高レベル電圧ＶＨをパルス波形で印加することで行なわれる。また、図４の場合、リセット期間ＴＲＳにおいて、ΦＹＬ＝ＶＬ、ΦＸＬ＝ＶＬＡ、ΦＲＤ＝ＶＲＤ（＞ＶＬ）に設定されている。ここで、第１のp＋型半導体領域２の電位ＶＬＡは、リセット期間ＴＲＳ、信号電荷蓄積期間ＴＳでは低レベル電圧ＶＬに設定されている。そして、信号電流読み出し期間ＴＲＯ１、ＴＲＯ２では、第１のp＋型半導体領域２は信号線を介して外部出力回路に電気的に接続されているため、低レベル電圧ＶＬに近い低レベル電位となっている。また、リセットドレイン端子ＲＤ（ΦＲＤ）についてはフレーム期間ＴＦを通してＶＲＤ（＞ＶＬ）が印加されている。また、信号電荷蓄積期間ＴＳにおいては、ΦＲＧ＝ＶＬ、ΦＹＬ＝ＶＬ、ΦＸＬ＝ＶＬＡとなっている。
【００４９】
そして、各信号電流読み出し期間ＴＲＯ１、ＴＲＯ２において、ΦＹＬ＝ＶＨとされることにより接合トランジスタによって信号電流が読み出される。ここで本第３の実施形態に係る固体撮像装置によるシャッタ時間は、信号電荷蓄積期間ＴＳに一致する。
本第３の実施形態の固体撮像装置によれば、ある信号線に電気的に接続された一の画素における、接合トランジスタによる信号電流読み出し動作、フォトダイオードに蓄積された信号電荷を除去するリセット動作が、それぞれ、電気的に分離した第１のp＋型半導体領域２、n＋型半導体領域４で行われるため、一の画素におけるリセット動作（リセット期間ＴＲＳ）を、同じ信号線に電気的に接続された他の画素における信号電流読み出し動作に影響されることなく、フレーム期間ＴＦにおいて任意に設定できる。これにより、リセット期間ＴＲＳと信号電流読み出し期間ＴＲＯ２との間の信号電荷蓄積期間ＴＳの設定の自由度、つまり、シャッタ動作の設定の自由度が高められた高速シャッタ動作が実現されるようになる。
【００５０】
（第４の実施形態）
以下、図５を参照しながら、本発明の第４の実施形態に係る固体撮像装置の画素１ｂの構造を示す。図５に示す本実施形態の画素構造は、図１に示す第１の実施形態の画素構造をベースとしたものである。
【００５１】
本第４の実施形態の画素構造は、第１の半導体層５ａが、リセットドレイン端子ＲＤに電気的に接続されたn＋型半導体領域４、p型半導体領域３、信号配線端子ＸＬに電気的に接続されたn＋型半導体領域１２により構成されている点が第１の実施形態の画素構造と異なっている。そして、図５に示す第２の半導体層５ｂ、第３の半導体層５ｃ、第４の半導体層５ｄは、図１の画素構造と同じ構造である。
【００５２】
ここでは、接合トランジスタは、図５を参照して、画素選択配線端子ＹＬに電気的に接続された第２のp＋型半導体領域９をソース、信号線に電気的に接続されたn＋半導体領域１２近傍のp型半導体領域３をドレイン、フォトダイオードのn型半導体領域８ａ、８ｂをゲートとして形成されている。
【００５３】
そして、固体撮像装置の画素領域への光照射は、信号電荷蓄積期間ＴＳ（図４参照）において、画素選択配線端子ＹＬに電気的に接続された第２のp＋型半導体領域９から光が入射することで行われる。このとき、光電効果により発生した信号電荷（この場合は自由電子）は、n型半導体領域８ａ、８ｂと、第２の半導体層５ｂ上に拡張形成されたp型半導体領域３とからなるフォトダイオードに蓄積される（信号電荷蓄積動作）。この信号電荷蓄積期間ＴＳでは、ＭＯＳトランジスタのゲート導体電極７ａ、７ｂに、低レベルのオフ電圧（負電圧）が印加されている。
【００５４】
そして、フォトダイオードに蓄積された信号電荷量に応じて、n型半導体領域８ａ、８ｂに印加されるフォトダイオード電圧（ゲート電圧）が変化する。そして、このフォトダイオード電圧により接合トランジスタのチャネル幅が増減される。そして、上記接合トランジスタのn＋半導体領域１２と第２のp＋型半導体領域９との間（ソース・ドレイン間）に流れる信号電流が変化し、この信号電流が信号配線端子ＸＬから出力回路２０４（図１Ｃ参照）によって電圧出力（画素信号）として読み出される（信号電流読み出し動作）。そして、フォトダイオードに蓄積された信号電荷は、ＭＯＳトランジスタのゲート導体電極７ａ、７ｂに高レベルのオン電圧（正電圧）を印加することで、リセットドレインであるn＋型半導体領域４を介して除去される（リセット動作）。
【００５５】
なお、本第４の実施形態において、第３のp＋型半導体領域１０ａ、１０ｂは、n型半導体領域８ａ、８ｂと、第３の半導体層５ｃ内、且つ、第２の半導体層５ｂ上に拡張形成されたp型半導体領域３とからなるフォトダイオードにおいて暗電流発生を低減させるためと、このフォトダイオードに蓄積した信号電荷をリセットドレインであるn＋型半導体領域４に除去するときに発生する残像やノイズ発生を抑圧するためとを目的として設けられている。
【００５６】
なお、図５に示す本第４実施形態の画素構造では、接合トランジスタによる信号電流の読み出しは、画素選択配線端子ＹＬに電気的に接続された第２のp＋型半導体領域９に高レベル電圧ＶＨを印加するとともに、信号配線端子ＸＬに電気的に接続されたn＋型信号配線層１２を低レベル電圧ＶＬにすることで実行される。このため、接合トランジスタのドレインであるp型半導体領域３と、信号配線端子ＸＬとの間に、n＋型半導体領域２１とp型半導体領域３とから形成され、順方向バイアス状態になるpnダイオードが存在する。このため、信号電流読み出し動作において、上記接合トランジスタを、十分に抵抗の小さい順方向電流条件で動作をさせるには、画素選択配線端子ＹＬに電気的に接続されたp＋型半導体層２６とn＋型信号配線層２１との間に、ＰＮ接合の順方向抵抗を十分小さくするために少なくとも０．７Ｖ以上の電圧を印加することが必要になる。
【００５７】
また、図５に示す本第４実施形態の画素構造では、信号電荷蓄積期間ＴＳにおいて、第１の半導体層５ａ上に拡張形成されたp型半導体領域３と、そのp型半導体領域３の外周部を囲むように形成された絶縁膜６ａ、６ｂと、第３の配線端子ＧＲＳＬ、ＧＲＳＲにそれぞれ電気的に接続されているゲート導体電極７ａ、７ｂとを有するＭＯＳトランジスタのゲート導体電極７ａ、７ｂに印加する電圧を変化させ、フォトダイオードの蓄積信号電荷をn＋型半導体領域４に除去する動作（図２（ｃ）〜図２（ｆ）を参照）を行っても、リセットドレインであるn＋型半導体領域４だけでなく、n＋型半導体領域４と同じ信号線に電気的に接続され、同電位とされたn＋型半導体領域１２にも電荷が漏洩するため、ダイナミックレンジの拡大動作は実現されない。
【００５８】
しかしながら、本第４実施形態では、図５に示す画素構造において、リセット動作においてフォトダイオードに蓄積された信号電荷を除去するためのn＋型半導体領域４と、接合トランジスタによる信号電流読み出し動作のためのn＋型半導体領域１２がp型半導体領域３によって電気的に分離されている。リセット期間ＴＲＳを、同じ信号線に電気的に接続された他の画素における信号電流読み出し動作に影響されることなく、フレーム期間ＴＦにおいて任意に設定できる。このため、高い自由度のシャッタ速度の高速化が実現できる。
【００５９】
（第５の実施形態）
以下、図６を参照しながら、本発明の第５の実施形態に係る固体撮像装置を説明する。
図６（ａ）は、本第５の実施形態を、図１に示す第１の実施形態の画素１ａに適用した例を示し、図６（ｂ）は、本第５の実施形態を、図５に示す第４の実施形態の画素１ｂに適用した例を示すものである。
【００６０】
図６（ａ）に示す固体撮像装置では、信号配線端子ＸＬに電気的に接続された第１のp＋型半導体領域２と、信号線Ｓ１に電気的に接続された外部の走査回路又は処理回路に設けられたＭＯＳトランジスタＭ１のソース又はドレインを構成する半導体領域１３ａ、１３ｂが、第１のp＋型半導体領域２と同一の導電型のp＋型の半導体領域となっている。
【００６１】
この走査回路又は処理回路のＭＯＳトランジスタＭ１は、例えば、信号電流読み出し期間ＴＲＯ１、ＴＲＯ２（図４参照）に同期して、ＭＯＳトランジスタＭ１のゲート端子ＳＧ１にオン電圧を印加することで出力回路に信号電流を取り込むものである。
【００６２】
図６（ｂ）に示す固体撮像装置では、信号配線端子ＸＬに電気的に接続されたn＋型半導体領域１２と、信号線Ｓ２に電気的に接続された走査回路又は処理回路に設けられたＭＯＳトランジスタＭ２のソース又はドレインを構成する半導体領域１４ａ、１４ｂが、n＋型半導体領域４と同一の導電型のn＋型の半導体領域となっている。
【００６３】
本第５の実施形態においては、信号線Ｓ１、Ｓ２に電気的に接続されている画素１ａ、１ｂの半導体領域２、１２の導電型が、それぞれ、共通する信号線Ｓ１、Ｓ２に電気的に接続されている外部の走査回路又は処理回路のＭＯＳトランジスタＭ１、Ｍ２のソース及びドレインを構成する半導体領域１３ａ、１３ｂ、１４ａ、１４ｂと同一の導電型である。これによって、信号線Ｓ１、Ｓ２に電気的に接続されている画素１ａ、１ｂの半導体領域と共通する信号線に電気的に接続されている外部の走査回路又は処理回路のＭＯＳトランジスタのソース又はドレインを構成する半導体領域が電気的に同一の導電型の半導体領域で一体化される。このため、画素と外部回路間において、異なる導電型の半導体領域で一体化する場合に生じる電圧降下が防止され、消費電力の低減が実現される。
【００６４】
（第６の実施形態）
以下、図７及び図８を参照しながら、本発明の第６の実施形態に係る固体撮像装置を説明する。
図７に、図１に示す第１の実施形態の画素１ａと、同画素１ａの各配線端子ＸＬ；ＲＤ；ＧＲＳＬ、ＧＲＳＲ；ＹＬにそれぞれ電気的に接続された信号線ＸＬ１、ＸＬ２；ＲＤ１、ＲＤ２；ＧＲＳ１、ＧＲＳ２；ＹＬ１、ＹＬ２を示す。
【００６５】
図７に示すように、本第６の実施形態の固体撮像装置では、信号線ＸＬ１、ＸＬ２が第１のp＋型半導体領域２の信号配線端子ＸＬに電気的に接続されている。リセットドレイン配線ＲＤ１、ＲＤ２が、リセットドレインであるn＋型半導体領域４のリセットドレイン端子ＲＤ電気的に接続されている。ゲート配線ＧＲＳ１、ＧＲＳ２がＭＯＳトランジスタのゲート導体電極７ａ、７ｂに電気的に接続されたリセットゲート端子ＧＲＳＲ、ＧＲＳＬに電気的に接続されている。画素選択線ＹＬ１、ＹＬ２が第２のp＋型半導体領域９に電気的に接続された画素選択配線端子ＹＬに電気的に接続されている。信号線ＸＬ１、ＸＬ２と画素選択線ＹＬ１、ＹＬ２は、互いに直交しており、信号線ＸＬ１、ＸＬ２とリセットドレイン配線ＲＤ１、ＲＤ２は互いに平行である。信号線ＸＬ１、ＸＬ２と画素選択線ＹＬ１、ＹＬ２は、信号電流読み出し動作において、ＸＹマトリクス上で各画素を走査、選択するために互いに直交させる必要がある。一方、リセットドレイン配線ＲＤ１、ＲＤ２には、信号線ＸＬ１、ＸＬ２との関係において、原理的にそうした制限はなく、平行でなくともよいが、本第６の実施形態では信号線ＸＬ１、ＸＬ２と平行である点に特徴がある。
【００６６】
図７に示すように、本第６の実施形態の画素構造では、第１の半導体層５ａにおいて、電気的に互いに分離した第１のp＋型半導体領域２、n＋型半導体領域４が設けられている。そして、第１のp＋型半導体領域２、n＋型半導体領域４のそれぞれが、分離した信号線ＸＬ１、ＸＬ２、リセットドレイン配線ＲＤ１、ＲＤ２に電気的に接続されるとともに、さらにこれら配線を介して外部回路に引き出されている。このため、信号線ＸＬ１、ＸＬ２とリセットドレイン配線ＲＤ１、ＲＤ２が直交する場合、この直交した多層配線構造を画素に組み込む必要がある。これは固体撮像素子の製造工程を複雑化し、画素密度と性能を低下させる原因となる。しかしながら、本第６の実施形態の画素構造では、上述したように、本第６の実施形態の画素構造では、信号線ＸＬ１、ＸＬ２とリセットドレイン配線ＲＤ１、ＲＤ２とは直交するのでそのような制約はない。
【００６７】
図８に、図７に示す画素１ａと同じ画素構造を有し、互いに隣接する２つの画素１ｃ、１ｄ、信号線、リセットドレイン配線、リセットゲート配線、画素選択線を示す。第１の半導体層５ａ（図７参照）の第１のp＋型半導体領域２ａ、２ｂ、p型半導体領域３ａ、３ｂ、リセットドレインであるn＋型半導体領域４ａ、４ｂに、それぞれ、p＋型半導体領域２ａａ、２ｂｂ、p型半導体領域３ａａ、３ｂｂ、n＋型半導体領域４ａａ、４ｂｂが電気的に接続されている。
【００６８】
そして、各画素１ｃ、１ｄの下方領域において、帯状半導体１５ａがp＋型半導体領域２ａａ、p型半導体領域３ａａ、n＋型半導体領域４ａａによって構成されるとともに、帯状半導体１５ｂがp＋型半導体領域２ｂｂ、p型半導体領域３ｂｂ、n＋型半導体領域４ｂｂによって構成されている。
【００６９】
ここでは、p＋型半導体領域２ａａ、２ｂｂが信号線を構成し、n＋型半導体領域４ａａ、４ｂｂがリセットドレイン配線を構成している。また、各帯状半導体１５ａ、１５ｂ上には、島状構造を有する画素１ｃ、１ｄが形成されている。ＭＯＳトランジスタのゲート電極１６ａ、１６ｂは、p型半導体領域３ａ、３ｂの外周部を囲むように形成されており、このゲート電極１６ａ、１６ｂは、図８で水平（左右）方向に延びるリセットゲート配線１６に電気的に接続され、外部に引き出されている。そして、帯状半導体１５ａ、１５ｂは、リセットゲート配線１６に直交している。
【００７０】
また、第２のp＋型半導体領域９ａ、９ｂは、画素選択配線端子ＹＬ（図５参照）に電気的に接続され、フォトダイオードの外周部の一部又は全てを囲む導体電極１７ａ、１７ｂに電気的に接続されている。そして、導体電極１７ａ、１７ｂは画素選択導体配線１７に電気的に接続され、外部（垂直方向走査回路）に引き出されている。そして、帯状半導体１５ａ、１５ｂは、画素選択導体配線１７に直交している。
【００７１】
これによって、本第６の実施形態の画素構造によれば、信号線であるp＋型半導体領域２ａａ、２ｂｂと、リセットドレイン配線であるn＋型半導体領域４ａａ、４ｂｂは、複雑な多層配線構造を用いることなく、画素の感光領域の垂直方向に沿って互いに平行な状態で外部に引き出される。また、リセットゲート配線１６と画素選択導体配線１７も同様に、複雑な多層配線構造を用いることなく、画素の感光領域の垂直方向に沿って互いに平行な状態で外部に引き出される。
【００７２】
（第７の実施形態）
以下、図９及び図１０（ａ）〜図１０（ｅ）を参照しながら、第７の実施形態に係る固体撮像装置を説明する。
図９に示す画素１ｂの構造は、図５に示す第４の実施形態の画素１ｂの構造と以下に示す点以外はほぼ同じである。
【００７３】
即ち、図５に示す画素構造では、ＭＯＳトランジスタのゲート導体電極７ａ、７ｂが、島状構造とされた第２の半導体層５ｂの外周を囲む一体的に環帯状に形成されているのに対し、図９に示す画素構造では、ゲート導体電極１８ａ、１８ｂが島状構造の左右側面で電気的に分離して形成されている。さらに、ゲート導体電極１８ａがそれぞれリセットゲート配線ＧＲＳＬ１、ＧＲＳＬ２に電気的に接続されるとともに、ゲート導体電極１８ｂがリセットゲート配線ＧＲＳＲ１、ＧＲＳＲ２に電気的に接続されている。ここで、ゲート導体電極１８ｂはリセット動作時にオン電圧（正電圧）を印加するために使用される。
【００７４】
そして、これらリセットゲート配線ＧＲＳＬ１、ＧＲＳＬ２、ＧＲＳＲ１、ＧＲＳＲ２は、信号電流用のn＋型半導体領域１２の信号配線端子ＸＬに電気的に接続された信号線ＸＬ１、ＸＬ２と、リセットドレインであるn＋型半導体領域４のリセットドレイン端子ＲＤに電気的に接続されたリセットドレイン配線ＲＤ１、ＲＤ２と同じ方向に電気的に接続され、外部に取り出されている。ＭＯＳトランジスタの導体電極１８ｂに電気的に接続されるリセットゲート端子ＧＲＳＲにリセットゲート配線ＧＲＳＲ１、ＧＲＳＲ２が電気的に接続されている。第２のp＋型半導体領域９に電気的に接続された画素選択配線端子ＹＬに画素選択線ＹＬ１、ＹＬ２が電気的に接続されている。信号線ＸＬ１、ＸＬ２と画素選択線ＹＬ１、ＹＬ２とは直交するように配線されている。
【００７５】
図９に示すように、信号線ＸＬ１、ＸＬ２と導体電極１８ａに電気的に接続されたリセットゲート配線ＧＲＳＬ１、ＧＲＳＬ２が同じ画素側面側（図９では画素の左側）に形成され、リセットドレイン配線ＲＤ１、ＲＤ２と導体電極１８ｂに電気的に接続されたリセットゲート配線ＧＲＳＲ１、ＧＲＳＲ２が同じ画素側面側（図９では画素の右側）に形成されている。さらに、リセットゲート配線ＧＲＳＬ１、ＧＲＳＬ２、リセットゲート配線ＧＲＳＲ１、ＧＲＳＲ２は、互いに同一方向に延びるように配線されている。図９に示す構成は、図８に示す帯状半導体１５ａ、１５ｂを、画素構造における第１半導体層５ａと第２半導体層５ｂまで延長して、それぞれ、第１半導体層５ａ、第２半導体層５ｂと一体化して帯状に形成することによって実現できる。ここでは、図８を参照して、画素構造の第１半導体層５ａにおいて、帯状半導体１５ａ、１５ｂにおけるp＋型半導体領域２ａａ、２ｂｂが第１のp＋型半導体領域２ａ、２ｂと一体化され、新たに第１のp＋型半導体領域２が形成されるとともに、帯状半導体１５ａ、１５ｂにおけるn＋型半導体領域４ａａ、４ｂｂがn＋型半導体領域４と一体化され、新たにn＋型半導体領域４が形成される。
【００７６】
図１０（ａ）〜図１０（ｅ）に、図９に示す固体撮像装置に、上述したダイナミックレンジ拡大動作を適用したときの画素の電位分布の時間変化を示す。リセットゲートであるゲート導体電極１８ｂには、図２（ｂ）に示す波形ΦＲＧの電圧が印加されている。
【００７７】
図１０（ａ）に、図９中のＡ−Ｂ−Ｃ−Ｄ線に沿う画素の断面図を示す。図１０（ａ）のＢ−Ｃ線は、フォトダイオードのn型半導体領域８ａ、８ｂが、島状に形成された第３の半導体層５ｃの外周部に沿うリング状の形状であることに基づくものである。また、ゲート導体電極１８ａとゲート導体電極１８ｂとは、帯状半導体１５ａ、１５ｂにおけるp＋型半導体領域２ａａ、２ｂｂが第１のp＋型半導体領域２ａ、２ｂと一体化される部分側（第１のp＋型半導体領域２側）と、帯状半導体１５ａ、１５ｂにおけるn＋型半導体領域４ａａ、４ｂｂがn＋型半導体領域４と一体化される部分側（n＋型半導体領域４側）とで、互いに電気的に分離している（図８参照）。
【００７８】
まず、図１０（ｂ）に示すように、第１の信号電荷蓄積期間Ｔ１（図２（ｂ）参照）内における初期期間では、光照射により発生した信号電荷（自由電子）１９ａが、フォトダイオードのn型半導体領域８ａ、８ｂに蓄積される。このとき、ゲート導体電極１８ｂ下のp型半導体領域３のチャネル電位が中間レベル電位ψＭ（このときのゲート導体電極１８ａ、１８ｂへの印加電圧＝中間レベル電圧ＶＭ）であり、ゲート導体電極１８ａ下のp型半導体領域３のチャネル電位が低レベル電位ψＬである。この状態では、フォトダイオードに蓄積される信号電荷１９ｂの電荷量は光照射に従って徐々に増加する。
続いて、図１０（ｃ）に示すように、光強度が所定の閾値レベルより高くなると、蓄積された信号電荷１９ｂの一部がゲート導体電極１８ｂ下のp型半導体領域３のチャネル電位が中間レベル電位ψＭを超えるようになり、余剰な信号電荷１９ｂがリセットドレインであるn＋型半導体領域４に除去される。この状態では、フォトダイオードに蓄積される信号電荷１９ｂの電荷量は、光照射の照射強度Ｌが所定の照射強度Ｌｋよりも高くなっても増加しない（図３参照）。
続いて、図１０（ｄ）に示すように、第２の信号電荷蓄積期間Ｔ２では、リセットゲートであるゲート導体電極１８ｂに、低レベル電圧ＶＬが印加され、ゲート導体電極１８ｂ下のp型半導体領域３のチャネル電位が低レベル電位ψＬになることで、チャネル電位の信号電荷に対するポテンシャルが低くなり、蓄積される信号電荷１９ｃはリセットドレインであるn＋型半導体領域４に除去されることなくフォトダイオードに蓄積される。
続いて、図１０（ｅ）に示すように、リセット期間Ｔ３では、ゲート導体電極１８ｂに、高レベル電圧ＶＨが印加され、ゲート導体電極１８ｂ下のp型半導体領域３のチャネル電位が高レベル電位ψHになることで、チャネル電位の信号電荷に対するポテンシャルが高くなり、フォトダイオードに蓄積されていた信号電荷１９ｄ、１９ｅは、リセットドレインであるn＋型半導体領域４に除去される。
【００７９】
上述したように、図１０（ｂ）〜図１０（ｅ）に示す期間において、信号線に電気的に接続されたn＋型半導体領域１２とフォトダイオードとの間に位置するゲート導体電極１８ａには、低レベル電圧ＶＬが印加されるので、低レベル電圧ＶＬに近い電位になっているn＋型半導体領域１２からフォトダイオードへの自由電子の注入が防止される。
【００８０】
このように、本第７の実施形態の固体撮像素子では、n＋型半導体領域１２からフォトダイオードへの自由電子の注入が防止されるので、信号線にn＋型半導体領域１２が電気的に接続されている画素構造においても、照射強度Ｌｋと照射強度Ｌ２との間の照射強度に対して信号電流読み出し量が低下することになる（図３参照）。この結果、ノイズレベルが同じであると、ダイナミックレンジが拡大するようになる。
【００８１】
なお、上記第１〜第７の実施形態では、１つまたは２つの画素を用いて固体撮像素子の構造及び動作について説明した。しかしこれに限られず、本発明の技術的思想は、複数の画素が１次元または２次元状に配列された固体撮像装置に適用できることは勿論である。
【００８２】
図１に示す第１の実施形態では、第１のp＋型半導体領域２が信号線に電気的に接続され、第２のp＋型半導体領域９が画素選択線に電気的に接続された場合について説明した。しかしこれに限られず、信号電流読み出し動作において画素をＸＹアドレスできれば良いため、第１のp＋型半導体領域２が画素選択線に、第２のp＋型半導体領域９が信号線にそれぞれ電気的に接続されていてもよい。
【００８３】
上記第１〜第７の実施形態では、画素中の半導体領域の導電型は、それぞれ、n型、n＋型、p型、p＋型半導体領域に固定した。しかしこれに限られず、各実施形態において、画素中の各半導体領域の導電型は、上記第１〜第７の実施形態で示された半導体領域に対し、それぞれ反対の導電型を示すp型、p＋型、n型、n＋型の半導体領域としてもよい。
【００８４】
図２（ａ）〜図２（ｆ）に示す第２の実施形態では、フォトダイオードに信号電荷を蓄積する信号電荷蓄積期間Ｔ１において、第１の半導体層５ａ上に拡張形成されたp型半導体領域３、絶縁膜６ａ、６ｂ、及びゲート導体電極７ａ、７ｂとからなるＭＯＳトランジスタのゲート導体電極７ａ、７ｂに印加する電圧を第１の信号電荷蓄積期間Ｔ１で中間レベル電圧ＶＭ、第２の信号電荷蓄積期間Ｔ２では低レベル電圧ＶＬ、リセット期間Ｔ３では高レベル電圧ＶＨを印加した。しかしこれに限られず、ＭＯＳトランジスタのゲート導体電極７ａ、７ｂに印加する電圧は、中間レベル電圧ＶＭを時間的に変化させるようにしてもよい。また、第１の信号電荷蓄積期間Ｔ１、および、第２の信号電荷蓄積期間Ｔ２において、複数のパルス状の電圧を印加することで、照射強度Ｌに対する電圧出力Ｖｏｕｔを制御してもよい。
【００８５】
上記第１〜第７の実施形態では、複数の画素は１次元又は２次元状に配置するとともに、各画素をつなぐ配線は直線状とした。しかしこれに限られず、複数の画素は千鳥状に配置してもよい。
【００８６】
上記第１〜第７の実施形態では、ＭＯＳトランジスタのチャンネルは第２の半導体層５ｂのp型半導体領域３に電界により形成した（エンハンストメント型）。しかしこれに限られず、ＭＯＳトランジスタのチャンネルは、例えば、当該p型半導体領域３にイオン注入などで不純物を注入すること（デプレッション型）によって形成することもできる。
【００８７】
上記第１の実施形態では、画素選択配線端子ＹＬに電気的に接続された第２のp＋型半導体領域９がソースとして機能し、信号配線端子ＸＬに電気的に接続された第１のp＋型半導体領域２がドレインとして機能する接合トランジスタを形成した。これに限られず、接合トランジスタは、画素選択配線端子ＹＬに電気的に接続された第２のp＋型半導体領域９がドレインとして機能し、信号配線端子ＸＬに電気的に接続された第１のp＋型半導体領域２がソースとして機能するようにしてもよい。
【００８８】
上記第１〜第７の実施形態では、光照射により画素内で信号電荷を発生する固体撮像装置について説明した。しかしこれに限られず、本発明の技術的思想は、可視光、紫外線、赤外線、Ｘ線、放射線、電子線などの電磁エネルギー波の照射により画素に信号電荷が発生するものにも適用できる。
【００８９】
上記第１〜第７の実施形態では、少なくとも第３の半導体層５ｃと、第４の半導体層５ｄとを円柱状の島状構造内に形成した。しかしこれに限られず、この島状半導体は、６角形などの多角形、または他の形状であってよい。
【００９０】
上記第１〜第７の実施形態では、信号配線端子ＸＬ、リセットドレイン端子ＲＤ、画素選択配線端子ＹＬ、リセットゲート端子ＧＲＳＲ、ＧＲＳＬをそれぞれ図中に示した。しかしこれに限られず、これら端子は、本発明説明の技術的思想の理解を助けるために設けたものであり、実際の固体撮像素子では、配線又は半導体領域と一体的に形成される。
【００９１】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【符号の説明】
【００９２】
１ａ  画素
２、１２、２ａ、２ｂ、２ａａ、２ｂｂ  p＋型半導体領域（第１のp＋型半導体領域）
３、３ａ、３ｂ、３ａａ、３ｂｂ、２２  p型半導体領域（第２の半導体領域）
３ｉ  真正（ｉ型）半導体領域（第２の半導体領域）
４、４ａ、４ｂ、４ａａ、４ｂｂ  リセットドレインであるn＋型半導体領域
５ａ  第１の半導体層
５ｂ  第２の半導体層
５ｃ  第３の半導体層
５ｄ  第４の半導体層
６ａ、６ｂ、２３ａ、２３ｂ  絶縁膜
７ａ、７ｂ、１３ａ、１３ｂ、１８ａ、１８ｂ、２４ａ、２４ｂ  ゲート導体電極
８ａ、８ｂ、２５ａ、２５ｂ  フォトダイオードにおけるn型半導体領域
９、９ａ、９ｂ  p＋型半導体領域（第２のp＋型半導体領域）
１０ａ、１０ｂ  第２のp＋型半導体領域に電気的に接続されたp＋型半導体領域（第３のp＋型半導体領域）
１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ  信号電荷
１２  信号線に電気的に接続されたn＋型半導体領域
ＸＬ  信号配線端子
ＲＤ  リセットドレイン端子
ＧＲＳＬ１、ＧＲＳＬ２、ＧＲＳＲ１、ＧＲＳＲ２  導体配線
ＧＲＳＲ、ＧＲＳＬ  ＭＯＳトランジスタのリセットゲート端子
ＹＬ  画素選択配線端子
ＸＬ１、ＸＬ２  信号線（配線）
ＲＤ１、ＲＤ２  リセットドレイン配線
ＹＬ１、ＹＬ２  画素選択線（配線）
ＧＲＳ１、ＧＲＳ２、ＧＲＳＲ１、ＧＲＳＲ２  リセットゲート配線
２１  n＋型信号配線層
２６  p＋型半導体層
２７ａ、２７ｂ  画素選択線
２０  島状半導体
【図１Ａ】
2012050055.tif 000003
【図１Ｂ】
2012050055.tif 000004
【図１Ｃ】
2012050055.tif 000005
【図２】
2012050055.tif 000006
【図３】
2012050055.tif 000007
【図４】
2012050055.tif 000008
【図５】
2012050055.tif 000009
【図６】
2012050055.tif 000010
【図７】
2012050055.tif 000011
【図８】
2012050055.tif 000012
【図９】
2012050055.tif 000013
【図１０】
2012050055.tif 000014
【図１１】
2012050055.tif 000015
【図１２】
2012050055.tif 000016
【図１３】
2012050055.tif 000017