(57)【要約】【課題】高精度のＡ／Ｄ変換を実現すること。【解決手段】本発明のＡ／Ｄ変換器では、レジスタ１には初期値としてＤＡＣ２への電源の中間電圧を表すデジタル値が格納され、ＤＡＣ２は、レジスタ１のデジタル値を電圧に変換し、出力電圧として出力する。回路３は、コンパレータ５への電源の中間電圧からアナログ入力電圧を減算して出力電圧を加算した電圧を入力電圧として出力する。メモリ４５には設定電圧（デジタル設定値）、ＤＡＣ２の誤差を含む補正電圧（補正値）が複数分格納されている。回路４４は、メモリ４５を参照して、レジスタ１のデジタル値に対応する補正値を選択補正値として出力する。回路４２は、選択補正値が表す補正電圧をコモン電圧として出力する。コンパレータ５は、入力電圧とコモン電圧とを比較し、その比較結果を出力する。出力制御部６は、比較結果に基づいて次のデジタル値をレジスタ１に格納する処理を実行する。【選択図】図４
2012010072.tif 000002
【特許請求の範囲】
【請求項１】
初期値として第１の中間電圧を表すデジタル値が格納された変換結果レジスタと、
前記変換結果レジスタに格納されたデジタル値を電圧に変換し、出力電圧として出力するＤ／Ａコンバータと、ここで、前記第１の中間電圧は、前記Ｄ／Ａコンバータに供給される第１、２の電源間の中間電圧であり、
入力電圧とコモン電圧とを比較し、その比較結果を出力するコンパレータと、
第２の中間電圧からアナログ入力電圧を減算して前記出力電圧を加算した電圧を前記入力電圧として前記コンパレータに出力する入力電圧出力回路と、ここで、前記第２の中間電圧は、前記コンパレータに供給される第３の電源と前記第２の電源間の中間電圧であり、
設定電圧を表すデジタル設定値と、前記Ｄ／Ａコンバータが前記設定デジタル値を前記設定電圧に変換するときの誤差を含む補正電圧を表す補正値とが予めに複数分格納された補正データ格納メモリと、
前記補正データ格納メモリに格納された前記複数の補正値の中から、前記変換結果レジスタに格納されたデジタル値に対応する補正値を選択補正値として出力する補正値選択回路と、
前記第１、２の電源間に直列接続された抵抗素子により複数の電圧を発生する電圧発生部と、
前記複数の電圧のうちの、前記選択補正値が表す前記補正電圧を選択し、前記コモン電圧として前記コンパレータに出力するコモン電圧出力回路と、
前記コンパレータの比較結果に基づいて次のデジタル値を前記変換結果レジスタに格納する処理を実行し、前記処理をｎ回（ｎは１以上の整数）実行した結果、前記変換結果レジスタに格納されたデジタル値を前記アナログ入力電圧に対するＡ（アナログ）／Ｄ（デジタル）変換結果として出力する出力制御部と
を具備するＡ／Ｄ変換器。
【請求項２】
前記出力制御部は、前記処理として、
前記コンパレータの比較結果として前記入力電圧が前記コモン電圧より大きい場合、前記コモン電圧よりも低い電圧を表すデジタル値を前記変換結果レジスタに格納し、
前記コンパレータの比較結果として前記入力電圧が前記コモン電圧以下である場合、前記コモン電圧よりも高い電圧を表すデジタル値を前記変換結果レジスタに格納する
請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記変換結果レジスタは、ｎビット分の格納領域を有し、前記第１の中間電圧を表す二進数のデジタル値として、１ビット目の格納領域に１が格納され、それ以外の格納領域に０が格納され、
前記Ｄ／Ａコンバータは、前記変換結果レジスタの前記ｎビット分の格納領域に格納されたデジタル値を電圧に変換し、ｊ番目の前記出力電圧（ｊは１≦ｊ≦ｎを満たす整数）として出力し、
前記入力電圧出力部は、前記第２の中間電圧から前記アナログ入力電圧を減算して前記ｊ番目の出力電圧を加算した電圧をｊ番目の前記入力電圧として前記コンパレータに出力し、
前記補正データ格納メモリには、設定電圧を表し、且つ、ｎビット分の二進数のデジタル値である前記デジタル設定値と、前記Ｄ／Ａコンバータが前記ｎビット分の設定デジタル値を前記設定電圧に変換するときの誤差を含む前記補正電圧を表す前記補正値とが２ｎコード分格納され、
前記補正値選択回路は、前記補正データ格納メモリに格納された前記２ｎコード分の補正値の中から、前記変換結果レジスタの前記ｎビット分の格納領域に格納されたデジタル値に対応する補正値を前記選択補正値として出力し、
前記コモン電圧出力回路は、前記複数の電圧のうちの、前記選択補正値が表す前記補正電圧を選択し、ｊ番目の前記コモン電圧として前記コンパレータに出力し、
前記コンパレータは、前記ｊ番目の入力電圧と前記ｊ番目のコモン電圧とを比較し、その比較結果をｊ番目の比較結果として出力し、
前記出力制御部は、
前記ｊ番目の比較結果として、前記ｊ番目の入力電圧が前記ｊ番目のコモン電圧より大きい場合、前記ｊ番目のコモン電圧よりも低い電圧を表す二進数のデジタル値として、前記変換結果レジスタのｊビット目の格納領域に０を格納し、且つ、ｊがｎではない場合、前記変換結果レジスタの（ｊ＋１）ビット目の格納領域に１を格納し、
前記ｊ番目の比較結果として、前記ｊ番目の入力電圧が前記コモン電圧以下である場合、前記ｊ番目のコモン電圧よりも高い電圧を表す二進数のデジタル値として、前記変換結果レジスタの前記ｊビット目の格納領域に１を格納し、且つ、ｊがｎではない場合、前記変換結果レジスタの（ｊ＋１）ビット目の格納領域に１を格納し、
ｊがｎである場合、前記変換結果レジスタの前記ｎビット分の格納領域に格納されたデジタル値を前記アナログ入力電圧に対するＡ／Ｄ変換結果として出力する
請求項２に記載のＡ／Ｄ変換器。
【請求項４】
前記補正データ格納メモリに複数分格納された前記デジタル設定値と前記補正値とを用いて前記Ａ／Ｄ変換器を動作させるモードであるユーザモードが実行される前に、
搭載される半導体集積回路毎に、前記補正値が表す前記補正電圧を予め測定し、前記デジタル設定値と前記補正値とを前記補正データ格納メモリに予めに複数分格納するモードであるテストモードが実行される
請求項１〜３のいずれかに記載のＡ／Ｄ変換器。
【請求項５】
前記テストモードにおいて、
前記変換結果レジスタには、前記複数のデジタル設定値のうちの対象デジタル設定値が格納され、
前記Ｄ／Ａコンバータは、前記変換結果レジスタに格納された前記対象デジタル設定値を電圧に変換し、前記出力電圧として出力し、
前記入力電圧出力回路は、前記アナログ入力電圧を入力し、前記第２の中間電圧から前記アナログ入力電圧を減算して前記出力電圧を加算した電圧を前記入力電圧として前記コンパレータに出力し、
前記コンパレータは、前記入力電圧と前記コモン電圧とを比較し、その比較結果を出力し、
前記コモン電圧出力回路には、前記複数の補正値のうちの対象補正値が与えられ、
前記コモン電圧出力回路は、前記対象補正値が表す前記補正電圧を前記コモン電圧として前記コンパレータに出力し、
前記コンパレータの比較結果として前記入力電圧と前記コモン電圧とが一致したとき、そのときの前記対象デジタル設定値と前記対象補正値とが対応付けられて前記補正データ格納メモリに格納される
請求項４に記載のＡ／Ｄ変換器。
【請求項６】
前記テストモードは、前記半導体集積回路毎に前記デジタル設定値と前記補正値とを前記補正データ格納メモリに予めに２ｎコード分格納するモードであり、
前記テストモードにおいて、
前記変換結果レジスタには、前記２ｎコード分のデジタル設定値のうちの前記対象デジタル設定値が格納され、
前記コモン電圧出力回路には、前記２ｎコード分の補正値のうちの前記対象補正値が与えられる
請求項５に記載のＡ／Ｄ変換器。
【請求項７】
初期値として、Ｄ／Ａコンバータに供給される第１、２の電源間の中間電圧である第１の中間電圧を表すデジタル値を変換結果レジスタに格納する工程と、
前記Ｄ／Ａコンバータが、前記変換結果レジスタに格納されたデジタル値を電圧に変換し、出力電圧として出力する工程と、
コンパレータに供給される第３の電源と前記第２の電源間の中間電圧である第２の中間電圧からアナログ入力電圧を減算して前記出力電圧を加算した電圧を入力電圧として前記コンパレータに出力する工程と、
設定電圧を表すデジタル設定値と、前記Ｄ／Ａコンバータが前記設定デジタル値を前記設定電圧に変換するときの誤差を含む補正電圧を表す補正値とが予めに複数分格納された補正データ格納メモリを参照して、前記複数の補正値の中から、前記変換結果レジスタに格納されたデジタル値に対応する補正値を選択補正値として出力する工程と、
前記第１、２の電源間で生成される複数の電圧のうちの、前記選択補正値が表す前記補正電圧を選択し、コモン電圧として前記コンパレータに出力する工程と、
前記コンパレータが、前記入力電圧と前記コモン電圧とを比較し、その比較結果を出力する工程と、
前記コンパレータの比較結果に基づいて次のデジタル値を前記変換結果レジスタに格納する処理を実行する工程と、
前記処理をｎ回（ｎは１以上の整数）実行した結果、前記変換結果レジスタに格納されたデジタル値を前記アナログ入力電圧に対するＡ（アナログ）／Ｄ（デジタル）変換結果として出力する工程と
を具備するＡ／Ｄ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ（アナログ）／Ｄ（デジタル）変換を行うＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
図１は、従来のＡ／Ｄ変換器として、特開２００８−１０３８１３号公報に記載された技術の構成を示している。
【０００３】
従来のＡ／Ｄ変換器は、コンパレータ１０１と、逐次近似レジスタ１０２と、Ｄ／Ａコンバータ１０３と、オフセット値生成部１０４と、オフセット情報格納レジスタ１０５と、不揮発性記憶部であるオフセット情報格納ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１０７とを具備している。
【０００４】
逐次近似レジスタ１０２は、１０ビット分の格納領域ｂ０〜ｂ９を有している。
【０００５】
コンパレータ１０１には、アナログ入力電圧Ｖ１が与えられる。
【０００６】
オフセット情報格納ＲＯＭ１０７には、図２に示されるように、２ビット分のデジタル値と、アナログ入力電圧Ｖ１の範囲に応じてオフセット補正するためのオフセット調整値とが４パターン格納されている。ここで、４パターンのデジタル値は“００、０１、１０、１１”であり、これに対して、４パターンのオフセット調整値は“＋１、−１、−１、＋１”である。不揮発性記憶部１０７に格納された４パターンのデジタル値“００、０１、１０、１１”、オフセット調整値“＋１、−１、−１、＋１”は、電源起動時に、オフセット情報格納レジスタ１０５に格納される。
【０００７】
Ｄ／Ａコンバータ１０３は、電圧発生部１０３ａと、基準電圧生成部１０３ｂとを具備している。電圧発生部１０３ａは、第１、２の電源間に直列接続された抵抗素子により複数の電圧を発生する。基準電圧生成部１０３ｂは、複数の電圧のうちの中間電圧を１番目の基準電圧Ｖｒｅｆとしてコンパレータ１０１に出力する。
【０００８】
コンパレータ１０１は、アナログ入力電圧Ｖ１とｉ番目（ｉは１≦ｉ≦１０を満たす整数）の基準電圧Ｖｒｅｆとを比較し、その比較結果をｉ番目の比較結果として出力する。ここで、逐次近似レジスタ１０２のｉビット目の格納領域には、ｉ番目の比較結果が、ｉ番目のデジタル値“１”又は“０”として格納される。
【０００９】
オフセット値生成部１０４は、オフセット情報格納レジスタ１０５に格納された４パターンのオフセット調整値“＋１、−１、−１、＋１”の中から、逐次近似レジスタ１０２の１、２ビット目の格納領域ｂ０、ｂ１に格納されたデジタル値に対応するオフセット調整値を選択オフセット調整値として出力する。
【００１０】
基準電圧生成部１０３ｂは、選択オフセット調整値に基づいてオフセット補正しながら、複数の電圧のうちの、逐次近似レジスタ１０２の１〜９ビット分の格納領域ｂ０〜ｂ９に格納されたデジタル値に対する電圧をそれぞれ２〜１０番目の基準電圧Ｖｒｅｆとしてコンパレータ１０１に出力する。
【００１１】
逐次近似レジスタ１０２の１０ビット分の格納領域ｂ０〜ｂ９の全てにデジタル値が格納された場合、そのデジタル値は、アナログ入力電圧Ｖ１に対するＡ／Ｄ変換結果である。
【００１２】
図３は、従来のＡ／Ｄ変換器の変換特性を示している。
【００１３】
従来のＡ／Ｄ変換器では、その変換特性として、アナログ入力電圧Ｖ１に対するＡ／Ｄ変換結果の誤差を補正するために、上述の構成により、アナログ入力電圧Ｖ１の範囲に応じて変換誤差の領域を複数分け、Ｄ／Ａコンバータ１０３の制御を１ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）単位で行っている。
【００１４】
従来のＡ／Ｄ変換器では、この変換特性により、１、２ビット目の格納領域ｂ０、ｂ１に格納されたデジタル値で定められた領域のオフセット調整値をＤ／Ａコンバータ１０３に送り、基準電圧Ｖｒｅｆを調整することにより、精度を向上させている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００８−１０３８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかし、従来のＡ／Ｄ変換器では、上述の構成及び変換特性により、１ＬＳＢ単位の補正しかできない。
【００１７】
また、従来のＡ／Ｄ変換器では、アナログ入力電圧Ｖ１の範囲に応じて変換誤差の領域を分けて、Ａ／Ｄ変換結果の誤差を補正しているため、補正を行う領域の境界でＤＮＬ（Ｄｉｆｆｅｒｅｎｔｉａｌ−Ｎｏｎ  Ｌｉｎｅａｒｉｔｙ；微分非線形性）が悪化してしまう。
【００１８】
このように、従来のＡ／Ｄ変換器では、高精度のＡ／Ｄ変換を実現していない。
【課題を解決するための手段】
【００１９】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
本発明のＡ／Ｄ変換器は、変換結果レジスタ（１）と、Ｄ／Ａコンバータ（２）と、入力電圧出力回路（３；Ｃ３０、ＳＷ３１、ＳＷ３２、ＳＷ３３）と、補正データ格納メモリ（４５）と、補正値選択回路（４４）と、電圧発生部（４１）と、コモン電圧出力回路（４２；４３、Ｃ４０、ＳＷ４１）と、コンパレータ（５）と、出力制御部（６）とを具備している。変換結果レジスタ（１）には、初期値として、Ｄ／Ａコンバータ（２）に供給される第１、２の電源（ＡＶｒｅｆ−ＧＮＤ）間の中間電圧である第１の中間電圧（ＡＶｒｅｆ／２）を表すデジタル値が格納されている。Ｄ／Ａコンバータ（２）は、変換結果レジスタ（１）に格納されたデジタル値を電圧に変換し、出力電圧（Ｖｄｊ）として出力する。入力電圧出力回路（３；Ｃ３０、ＳＷ３１、ＳＷ３２、ＳＷ３３）は、コンパレータ（５）に供給される第３、２の電源（ＡＶｄｄ−ＧＮＤ）間の中間電圧である第２の中間電圧（ＡＶｄｄ／２）からアナログ入力電圧（Ｖａ）を減算して出力電圧（Ｖｄｊ）を加算した電圧（ＡＶｄｄ／２−Ｖａ＋Ｖｄｊ）を入力電圧（Ｖｉｎ）として出力する。補正データ格納メモリ（４５）には、設定電圧を表すデジタル設定値（“００００〜１１１１”）と、Ｄ／Ａコンバータ（２）が設定デジタル値（“００００〜１１１１”）を設定電圧に変換するときの誤差を含む補正電圧（ＡＶｄｄ／２＋Ｖｈｊ）を表す補正値（“１０、１１、０１、…、１１、１０”）とが予めに複数分格納されている。補正値選択回路（４４）は、補正データ格納メモリ（４５）に格納された複数の補正値（“１０、１１、０１、…、１１、１０”）の中から、変換結果レジスタ（１）に格納されたデジタル値に対応する補正値を選択補正値として出力する。電圧発生部（４１）は、第１、２の電源（ＡＶｒｅｆ−ＧＮＤ）間に直列接続された抵抗素子により複数の電圧を発生する。コモン電圧出力回路（４２；４３、Ｃ４０、ＳＷ４１）は、複数の電圧のうちの、選択補正値が表す補正電圧（Ｖｃ＝ＡＶｒｅｆ／２＋Ｖｈｊ）を選択し、コモン電圧（Ｖｃｏｍ＝ＡＶｄｄ／２＋Ｖｈｊ）として出力する。コンパレータ（５）は、入力電圧（Ｖｉｎ）とコモン電圧（Ｖｃｏｍ）とを比較し、その比較結果を出力する。出力制御部（６）は、コンパレータ（５）の比較結果に基づいて次のデジタル値を変換結果レジスタ（１）に格納する処理を実行し、上記処理をｎ回（ｎは１以上の整数）実行した結果、変換結果レジスタ（１）に格納されたデジタル値をアナログ入力電圧（Ｖａ）に対するＡ（アナログ）／Ｄ（デジタル）変換結果として出力する。
【発明の効果】
【００２１】
本発明のＡ／Ｄ変換器によれば、コンパレータ（５）の比較結果をＤ／Ａコンバータ（２）により出力電圧（Ｖｄｊ）に変換し、コンパレータ（５）の入力側にフィードバックすることにより、アナログ入力電圧（Ｖａ）を、Ｄ／Ａコンバータ（２）に供給される第１、２の電源（ＡＶｒｅｆ−ＧＮＤ）間の中間電圧である第１の中間電圧（ＡＶｒｅｆ／２）からバイナリーサーチを行う。この際、Ｄ／Ａコンバータ（２）の誤差を考慮して、コンパレータ（５）のコモン側に供給されるコモン電圧（Ｖｃｏｍ）を変化させることにより、高精度のＡ／Ｄ変換を実現することができる。
【図面の簡単な説明】
【００２２】
【図１】図１は、従来のＡ／Ｄ変換器として、特開２００８−１０３８１３号公報に記載された技術の構成を示している。
【図２】図２は、図１のオフセット情報格納ＲＯＭ１０７に格納された内容を示している。
【図３】図３は、従来のＡ／Ｄ変換器の変換特性を示している。
【図４】図４は、本発明の実施形態によるＡ／Ｄ変換器の構成を示している。
【図５】図５は、図４の補正データ格納ＲＡＭ４５に格納される内容を示している。
【図６】図６は、本発明の実施形態によるＡ／Ｄ変換器の動作原理を示している。
【図７】図７は、本発明の実施形態によるＡ／Ｄ変換器の動作としてユーザモードの動作を説明するための図である。
【発明を実施するための形態】
【００２３】
以下に添付図面を参照して、本発明の実施形態によるＡ／Ｄ変換器について詳細に説明する。
【００２４】
図４は、本発明の実施形態によるＡ／Ｄ変換器の構成を示している。
【００２５】
本発明の実施形態によるＡ／Ｄ変換器は、変換結果レジスタ１と、Ｄ／Ａコンバータ２と、入力電圧出力回路３と、コモン電圧制御回路４と、コンパレータ５と、出力制御部６とを具備している。
【００２６】
変換結果レジスタ１は、ｎビット分（ｎは１以上の整数）の格納領域を有している。例えば、ｎが４である場合、格納領域はｂ３〜ｂ０により表される。変換結果レジスタ１には、初期値として、第１の電源（電源電圧ＡＶｒｅｆ）と第２の電源（接地電圧ＧＮＤ）間の中間電圧である第１の中間電圧ＡＶｒｅｆ／２を表す二進数のデジタル値が格納される。この場合、変換結果レジスタ１には、第１の中間電圧ＡＶｒｅｆ／２を表すデジタル値として、１ビット目の格納領域ｂ３に１が格納され、それ以外の格納領域ｂ２〜ｂ０に０が格納されているものとする（図６のｊ＝１を参照）。
【００２７】
Ｄ／Ａコンバータ２は、変換結果レジスタ１のｎビット分の格納領域ｂ３〜ｂ０に格納されたデジタル値を、“０〜ＡＶｒｅｆ”までの範囲の設定電圧に変換し、ｊ番目の出力電圧Ｖｄｊ（ｊは１≦ｊ≦ｎを満たす整数）として出力する。
【００２８】
入力電圧出力回路３は、アナログ入力電圧Ｖａを入力し、第３の電源（電源電圧ＡＶｄｄ）と第２の電源（接地電圧ＧＮＤ）間の中間電圧である第２の中間電圧ＡＶｄｄ／２からアナログ入力電圧Ｖａを減算してｊ番目の出力電圧Ｖｄｊを加算した電圧ＡＶｄｄ／２−Ｖａ＋Ｖｄｊをｊ番目の入力電圧Ｖｉｎとしてコンパレータ５に出力する。
【００２９】
入力電圧出力回路３は、サンプリングコンデンサＣ３０と、スイッチＳＷ３１、ＳＷ３２、ＳＷ３３とを具備している。ここで、サンプリングコンデンサＣ３０、スイッチＳＷ３１、ＳＷ３２、ＳＷ３３については、動作の説明のときに述べる。
【００３０】
コモン電圧制御回路４は、電圧発生部４１と、コモン電圧出力回路４２と、補正値選択回路４４と、補正データ格納ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）４５とを具備している。
【００３１】
電圧発生部４１は、第１の電源（電源電圧ＡＶｒｅｆ）と第２の電源（接地電圧ＧＮＤ）間に直列接続された抵抗素子により複数の電圧を発生（生成）する。
【００３２】
コモン電圧出力回路４２は、補正電圧選択部４３と、サンプリングコンデンサＣ４０と、スイッチＳＷ４１とを具備している。ここで、サンプリングコンデンサＣ４０、スイッチＳＷ４１については、動作の説明のときに述べる。
【００３３】
補正データ格納ＲＡＭ４５には、設定デジタル値と、補正値とが予めに２ｎコード分格納されている。ここで、２ｎコード分の設定デジタル値は、設定電圧を表し、且つ、ｎビット分の二進数のデジタル値である。例えば、ｎが４である場合、図５に示されるように、２ｎコード分の設定デジタル値は、“００００〜１１１１”により表される。この場合、２ｎコード分の設定デジタル値“００００〜１１１１”が表す設定電圧はそれぞれ“０〜ＡＶｒｅｆ”により表される。２ｎコード分の補正値は、補正電圧Ｖｃを表している。例えば、図５に示されるように、２ｎコード分の補正値は、２ｎコード分の設定デジタル値“００００〜１１１１”に対して、それぞれ“１０、１１、０１、…、１１、１０”により表される。また、２ｎコード分の補正値“１０、１１、０１、…、１１、１０”が表す補正電圧Ｖｃは、ＡＶｒｅｆ／２＋Ｖｈｊにより表される。補正電圧は、Ｄ／Ａコンバータ２が設定デジタル値“００００〜１１１１”を設定電圧“０〜ＡＶｒｅｆ”に変換するときの誤差を含んでいる。
【００３４】
補正値選択回路４４は、補正データ格納ＲＡＭ４５に格納された２ｎコード分の補正値“１０、１１、０１、…、１１、１０”の中から、変換結果レジスタ１のｎビット分の格納領域ｂ３〜ｂ０に格納されたデジタル値に対応する補正値を選択補正値として出力する。
【００３５】
コモン電圧出力回路４２の補正電圧選択部４３は、２ｎコード分の補正値に対応するスイッチ群を備え、複数の電圧のうちの、選択補正値が表す補正電圧Ｖｃ＝ＡＶｒｅｆ／２＋Ｖｈｊを選択する。このとき、コモン電圧出力回路４２は、その補正電圧Ｖｃ＝ＡＶｒｅｆ／２＋Ｖｈｊをｊ番目のコモン電圧Ｖｃｏｍ＝ＡＶｄｄ／２＋Ｖｈｊとしてコンパレータ５に出力する。
【００３６】
コンパレータ５は、ｊ番目の入力電圧Ｖｉｎとｊ番目のコモン電圧Ｖｃｏｍとを比較し、その比較結果をｊ番目の比較結果として出力制御部６に出力する。
【００３７】
出力制御部６は、コンパレータ５の比較結果に基づいて次のデジタル値を変換結果レジスタ１に格納する処理を実行する。その処理を以下に示す。
【００３８】
出力制御部６は、ｊ番目の比較結果として、ｊ番目の入力電圧Ｖｉｎがｊ番目のコモン電圧Ｖｃｏｍより大きい場合、ｊ番目のコモン電圧Ｖｃｏｍよりも低い電圧を表す二進数のデジタル値として、変換結果レジスタ１のｊビット目の格納領域に０を格納する（図６を参照）。このとき、ｊがｎではない場合、出力制御部６は、変換結果レジスタ１の（ｊ＋１）ビット目の格納領域に１を格納する（図６を参照）。
【００３９】
出力制御部６は、ｊ番目の比較結果として、ｊ番目の入力電圧Ｖｉｎがｊ番目のコモン電圧Ｖｃｏｍ以下である場合、ｊ番目のコモン電圧Ｖｃｏｍよりも高い電圧を表す二進数のデジタル値として、変換結果レジスタ１のｊビット目の格納領域に１を格納する（図６を参照）。このとき、ｊがｎではない場合、出力制御部６は、変換結果レジスタ１の（ｊ＋１）ビット目の格納領域に１を格納する（図６を参照）。
【００４０】
出力制御部６は、上述の処理をｎ回実行した結果、即ち、ｊがｎである場合、変換結果レジスタ１のｎビット分の格納領域ｂ３〜ｂ０に格納されたデジタル値をアナログ入力電圧Ｖａに対するＡ（アナログ）／Ｄ（デジタル）変換結果として出力する（図６を参照）。
【００４１】
このように、本発明の実施形態によるＡ／Ｄ変換器によれば、第１の効果として、コンパレータ５の比較結果をＤ／Ａコンバータ２により出力電圧Ｖｄｊに変換し、コンパレータ５の入力側にフィードバックすることにより、アナログ入力電圧Ｖａを、Ｄ／Ａコンバータ２に供給される第１、２の電源（ＡＶｒｅｆ−ＧＮＤ）間の中間電圧である第１の中間電圧ＡＶｒｅｆ／２からバイナリーサーチを行う。この際、Ｄ／Ａコンバータ２の誤差を考慮して、コンパレータ５のコモン側に供給されるコモン電圧Ｖｃｏｍを変化させることにより、高精度のＡ／Ｄ変換を実現することができる。
【００４２】
ここで、本発明では、上述のように、補正データ格納ＲＡＭ４５に格納された２ｎコード分の設定デジタル値“００００〜１１１１”、補正値“１０、１１、０１、…、１１、１０”を用いてＡ／Ｄ変換器を動作させるモードを『ユーザモード』と称する。
【００４３】
搭載される半導体集積回路毎にＤ／Ａコンバータ２の誤差が異なる場合がある。このため、ユーザモードにおいて、固定された補正値ではなく、搭載される半導体集積回路に応じた補正値を用いることが好ましい。即ち、搭載される半導体集積回路毎に、補正値“１０、１１、０１、…、１１、１０”が表す補正電圧を予め測定し、設定デジタル値“００００〜１１１１”と補正値“１０、１１、０１、…、１１、１０”とを補正データ格納ＲＡＭ４５に予めに２ｎコード分格納するモードを実行しておくことが好ましい。本発明では、このモードを『テストモード』と称する。
【００４４】
そのテストモードは、ユーザモードが実行される前に実行される。
【００４５】
テストモードにおいて、変換結果レジスタ１には、２ｎコード分の設定デジタル値“００００〜１１１１”のうちの対象設定デジタル値が格納される。例えば、対象設定デジタル値は、“０１００”であるものとする。
【００４６】
次に、対象設定デジタル値“０１００”に相当するアナログ電圧を高精度のＬＳＩテスタ等を使用して、高精度なアナログ入力電圧Ｖａを入力する。このとき、Ｄ／Ａコンバータ２は、変換結果レジスタ１に格納された対象設定デジタル値“０１００”を電圧に変換し、出力電圧Ｖｄｊとして出力する。
【００４７】
入力電圧出力回路３は、アナログ入力電圧Ｖａを入力し、コンパレータ５に供給される第３、２の電源（ＡＶｄｄ−ＧＮＤ）間の中間電圧である第２の中間電圧ＡＶｄｄ／２からアナログ入力電圧Ｖａを減算して出力電圧Ｖｄｊを加算した電圧ＡＶｄｄ／２−Ｖａ＋Ｖｄｊを入力電圧Ｖｉｎとしてコンパレータ５に出力する。
【００４８】
コンパレータ５は、入力電圧Ｖｉｎとコモン電圧Ｖｃｏｍとを比較し、その比較結果を出力する。
【００４９】
コモン電圧出力回路４２の補正電圧選択部４３には、２ｎコード分の補正値“１０、１１、０１、…、１１、１０”のうちの対象補正値が与えられる。例えば、対象補正値は、“１１”であるものとする。補正電圧選択部４３は、複数の電圧のうちの、対象補正値“１１”が表す補正電圧Ｖｃ＝ＡＶｒｅｆ／２＋Ｖｈｊを選択する。このとき、コモン電圧出力回路４２は、その補正電圧Ｖｃ＝ＡＶｒｅｆ／２＋Ｖｈｊをコモン電圧Ｖｃｏｍ＝ＡＶｄｄ／２＋Ｖｈｊとしてコンパレータ５に出力する。
【００５０】
比較結果として、入力電圧Ｖｉｎとコモン電圧Ｖｃｏｍとが一致したとき、そのときの対象設定デジタル値“０１００”と対象補正値“１１”とが対応付けられて補正データ格納ＲＡＭ４５に格納される。
【００５１】
いま、対象設定デジタル値を“０１００”としてテストモードが実行されたが、２ｎコード分の設定デジタル値“００００〜１１１１”に対してテストモードが実行される。
【００５２】
このように、本発明の実施形態によるＡ／Ｄ変換器によれば、第２の効果として、搭載される半導体集積回路毎にＤ／Ａコンバータ２の誤差が異なる場合があるため、テストモードにおいて、半導体集積回路毎に設定デジタル値“００００〜１１１１”に対してＤ／Ａコンバータ２の誤差を考慮した補正電圧を予め測定して、それを表す補正値“１０、１１、０１、…、１１、１０”を補正データ格納ＲＡＭ４５に予めに複数分格納しておくことにより、ユーザモードにおいて、固定された補正値ではなく、搭載される半導体集積回路に応じた補正値を用いることができ、高精度のＡ／Ｄ変換を実現することができる。
【００５３】
この場合、本発明の実施形態によるＡ／Ｄ変換器では、第２の効果を実現するために、対象補正値を変えながら、即ち、補正電圧を変えながら、入力電圧Ｖｉｎとコモン電圧Ｖｃｏｍとが一致する対象補正値を対象設定デジタル値に対応付けて補正データ格納ＲＡＭ４５に格納しておくことが好ましい。
【００５４】
本発明では、補正データ格納ＲＡＭ４５については、半導体集積回路への電源を切っても、その内容を保持することができ、且つ、テストモード時に書き換え可能であれば、フラッシュメモリ等の不揮発性メモリでもよい。
【００５５】
次に、本発明の実施形態によるＡ／Ｄ変換器の動作について説明する。
【００５６】
ここで、アナログ入力端子と接続ノード間には、入力電圧出力回路３のスイッチＳＷ３２が設けられている。Ｄ／Ａコンバータ２と接続ノード間には、入力電圧出力回路３のスイッチＳＷ３３が設けられている。アナログ入力端子には、アナログ入力電圧Ｖａが供給される。接続ノードとコンパレータ５の入力側の端子間には、入力電圧出力回路３のサンプリングコンデンサＣ３０が設けられている。第２の中間電圧ＡＶｄｄ／２を供給する電源とコンパレータ５の入力側の端子間には、入力電圧出力回路３のスイッチＳＷ３１が設けられている。スイッチＳＷ３１、ＳＷ３２、ＳＷ３３は制御信号に応じてオンする。
【００５７】
また、コモン電圧制御回路４内のコモン電圧出力回路４２の補正電圧選択部４３とコンパレータ５のコモン側の端子間には、コモン電圧出力回路４２のサンプリングコンデンサＣ４０が設けられている。第２の中間電圧ＡＶｄｄ／２を供給する電源とコンパレータ５のコモン側の端子間には、コモン電圧出力回路４２のスイッチＳＷ４１が設けられている。スイッチＳＷ４１は制御信号に応じてオンする。
【００５８】
本発明の実施形態によるＡ／Ｄ変換器は、上述のテストモードとユーザモードとを実行する。
【００５９】
『テストモード』
テストモードは、個々の半導体集積回路に対して実行される。テストモードでは、処理（ａ）、（ｂ）、（ｃ）がこの順で実行される。
【００６０】
ここで、具体例として、設定デジタル値を４ビットとし、補正値を２ビットとし、設定電圧ＡＶｒｅｆを３．２［Ｖ］とし、電源電圧ＡＶｄｄを３．２［Ｖ］とし、サンプリングコンデンサＣ３０、Ｃ４０の静電容量をＣ［Ｆ］とし、アナログ入力電圧Ｖａを０．８［Ｖ］とし、対象設定デジタル値Ｄａを“０１００”（２進数）とした場合について説明する。
【００６１】
また、１ＬＳＢ＝３．２Ｖ／２４＝０．２Ｖであるものとする。この場合、０．８Ｖに対する理想的なデジタル値は４である｛０．８Ｖ／０．２Ｖ＝４（２進数で０１００）｝。
【００６２】
また、Ｄ／Ａコンバータ２に４を与えた場合のＤ／Ａコンバータ２の出力電圧Ｖｄｊを０．８１Ｖ（誤差電圧Ｖｅｒｒ＝＋０．０１Ｖ）とする。
【００６３】
また、コモン電圧制御回路４内の補正電圧選択部４３は、補正値が“１１”である場合に補正電圧として１．６１Ｖを出力し、補正値が“１０”である場合に補正電圧として１．６０Ｖを出力し、補正値が“０１”である場合に補正電圧として１．５９Ｖを出力し、補正値が“００”である場合に補正電圧として１．５８Ｖを出力するものとする。
【００６４】
処理（ａ）
高精度のＬＳＩテスタ等を使用して、高精度なアナログ電圧としてアナログ入力電圧Ｖａ＝０．８Ｖをアナログ入力端子に供給する。
【００６５】
コンパレータ５の入力側において、スイッチＳＷ３１、ＳＷ３２に制御信号を供給する。このとき、スイッチＳＷ３１、ＳＷ３２は制御信号に応じてオンし、サンプリングコンデンサＣ３０の両電極には、アナログ入力電圧Ｖａ＝０．８Ｖと第２の中間電圧ＡＶｄｄ／２＝１．６Ｖとが供給され、サンプリングコンデンサＣ３０には、電荷Ｑｉ＝０．８Ｃが蓄えられる。
【００６６】
一方、コンパレータ５のコモン側において、第１の中間電圧ＡＶｒｅｆ／２を表す補正値を対象補正値として補正電圧選択部４３に与え、スイッチＳＷ４１に制御信号を供給する。このとき、スイッチＳＷ４１は制御信号に応じてオンし、対象補正値が表す第１の中間電圧ＡＶｒｅｆ／２が補正電圧として補正電圧選択部４３から出力され、サンプリングコンデンサＣ４０の両電極には、補正電圧である第１の中間電圧ＡＶｒｅｆ／２＝１．６Ｖと、第２の中間電圧ＡＶｄｄ／２＝１．６Ｖとが供給され、サンプリングコンデンサＣ４０には、電荷Ｑｃ＝０Ｃが蓄えられる。
【００６７】
処理（ｂ）
コンパレータ５の入力側において、スイッチＳＷ３１、ＳＷ３２への制御信号の供給を停止する。このとき、スイッチＳＷ３１、ＳＷ３２はオフし、サンプリングコンデンサＣ３０の電荷Ｑｉ＝０．８Ｃが保持される。コンパレータ５の入力側の端子に供給される入力電圧Ｖｉｎは、第２の中間電圧ＡＶｄｄ／２になる。
【００６８】
次に、アナログ入力電圧Ｖａ＝０．８Ｖを表す理想的なデジタル値として対象設定デジタル値“０１００”を変換結果レジスタ１に格納し、スイッチＳＷ３３に制御信号を供給する。このとき、スイッチＳＷ３３は制御信号に応じてオンし、Ｄ／Ａコンバータ２から出力電圧Ｖｄｊが出力される。
【００６９】
サンプリングコンデンサＣ３０には電荷Ｑｉ＝０．８Ｃが保持されているため、入力電圧Ｖｉｎは、０．８Ｃ＝（Ｖｉｎ−０．８１Ｖ）Ｃより、Ｖｉｎ＝１．６１Ｖとなる。
【００７０】
一方、コンパレータ５のコモン側において、スイッチＳＷ４１への制御信号の供給を停止する。このとき、スイッチＳＷ４１はオフし、サンプリングコンデンサＣ４０の電荷Ｑｃ＝０Ｃが保持される。コンパレータ５のコモン側の端子に供給されるコモン電圧Ｖｃｏｍは、補正電圧である第２の中間電圧ＡＶｄｄ／２＝１．６Ｖの状態を維持している。
【００７１】
処理（ｃ）
次に、入力電圧Ｖｉｎ＝１．６１Ｖを維持した状態で、誤差電圧Ｖｅｒｒを０にするために、補正電圧選択部４３に与える対象補正値を変えて、補正電圧、即ち、コモン電圧Ｖｃｏｍを変化させる。
【００７２】
コンパレータ５から出力される比較結果として、入力電圧Ｖｉｎ＝１．６１Ｖがコモン電圧Ｖｃｏｍ＝１．６１Ｖとなったところで、そのときの対象設定デジタル値“０１００”と対象補正値“１１”とを対応付けて補正データ格納ＲＡＭ４５に格納する。
【００７３】
２４＝１６コード分、処理（ａ）〜（ｃ）を実施する。
【００７４】
『ユーザモード』
ユーザモードは、テストモードの後に実行される。
【００７５】
具体例として、設定デジタル値を４ビットとし、補正値を２ビットとし、設定電圧ＡＶｒｅｆを３．２［Ｖ］とし、電源電圧ＡＶｄｄを３．２［Ｖ］とし、サンプリングコンデンサＣ３０、Ｃ４０の静電容量をＣ［Ｆ］とし、アナログ入力電圧Ｖａを０．８［Ｖ］とした場合について説明する。
【００７６】
また、１ＬＳＢ＝３．２Ｖ／２４＝０．２Ｖであるものとする。この場合、０．８Ｖに対する理想的なデジタル値は４である｛０．８Ｖ／０．２Ｖ＝４（２進数で０１００）｝。
【００７７】
また、Ｄ／Ａコンバータ２に８を与えた場合のＤ／Ａコンバータ２の出力電圧Ｖｄｊを１．５８Ｖ（誤差電圧Ｖｅｒｒ＝−０．０２Ｖ）とする。Ｄ／Ａコンバータ２に４を与えた場合のＤ／Ａコンバータ２の出力電圧Ｖｄｊを０．８１Ｖ（誤差電圧Ｖｅｒｒ＝＋０．０１Ｖ）とする。Ｄ／Ａコンバータ２に５を与えた場合のＤ／Ａコンバータ２の出力電圧Ｖｄｊを１．００Ｖ（誤差電圧Ｖｅｒｒ＝０．００Ｖ）とする。
【００７８】
また、コモン電圧制御回路４内の補正電圧選択部４３は、補正値が“１１”である場合に補正電圧として１．６１Ｖを出力し、補正値が“１０”である場合に補正電圧として１．６０Ｖを出力し、補正値が“０１”である場合に補正電圧として１．５９Ｖを出力し、補正値が“００”である場合に補正電圧として１．５８Ｖを出力するものとする。
【００７９】
また、ユーザモードでは、図７に示されるように、その動作は、「サンプリング期間」と「ホールド期間」とに分かれる。
【００８０】
また、サンプリング期間において、変換結果レジスタ１には、初期値であるデジタル値“１０００”が設定（格納）される。即ち、サンプリング期間において、変換結果レジスタ１のデジタル値が“１０００”にリセットされる。
【００８１】
「サンプリング期間」
サンプリング期間では、処理（Ａ）、（Ｂ）、（Ｃ）がこの順で実行される。
【００８２】
処理（Ａ）
まず、スイッチＳＷ３１、ＳＷ４１に制御信号を供給する。このとき、スイッチＳＷ３１、ＳＷ４１は制御信号に応じてオンし、サンプリングコンデンサＣ３０、Ｃ４０には、第２の中間電圧ＡＶｄｄ／２＝１．６Ｖが供給され、コンパレータ５の入力側の端子に供給される入力電圧Ｖｉｎとコンパレータ５のコモン側の端子に供給されるコモン電圧Ｖｃｏｍとを第２の中間電圧ＡＶｄｄ／２＝１．６Ｖに設定する。
【００８３】
処理（Ｂ）
コンパレータ５の入力側において、スイッチＳＷ３２に制御信号を供給する。このとき、スイッチＳＷ３２は制御信号に応じてオンし、サンプリングコンデンサＣ３０の一電極には、アナログ入力電圧Ｖａと第２の中間電圧ＡＶｄｄ／２とが供給され、電荷Ｑｉ＝（ＡＶｄｄ／２−Ｖａ）＊Ｃ３０＝（１．６Ｖ−０．８Ｖ）＊Ｃ＝０．８Ｃが蓄えられる。
【００８４】
一方、コンパレータ５のコモン側において、変換結果レジスタ１に格納された初期値であるデジタル値“１０００”に対して、補正値“００”が表す補正電圧（第１の中間電圧ＡＶｒｅｆ／２＝１．６Ｖ）がコモン電圧制御回路４から出力され、サンプリングコンデンサＣ４０の他電極には、補正電圧である第２の中間電圧ＡＶｄｄ／２＝１．６Ｖが供給され、サンプリングコンデンサＣ４０には、電荷Ｑｃ＝（ＡＶｄｄ／２−ＡＶｒｅｆ／２）＊Ｃ４０＝０が蓄えられる。
【００８５】
処理（Ｃ）
次に、コンパレータ５の入力側において、スイッチＳＷ３１、ＳＷ３２への制御信号の供給を停止する。このとき、スイッチＳＷ３１、ＳＷ３２はオフし、サンプリングコンデンサＣ３０の電荷Ｑｉ＝０．８Ｃが保持される。
【００８６】
一方、コンパレータ５のコモン側において、スイッチＳＷ４１への制御信号の供給を停止する。このとき、スイッチＳＷ４１はオフし、サンプリングコンデンサＣ４０の電荷Ｑｃが保持される。
【００８７】
以上でサンプリング期間が終了し、次にホールド期間となる。
【００８８】
「ホールド期間」
ホールド期間では、処理（Ｄ）、（Ｅ）、（Ｆ）、…がこの順で実行される。
【００８９】
（１回目のバイナリーサーチ）
処理（Ｄ）
まず、コンパレータ５の入力側において、スイッチＳＷ３３に制御信号を供給する。このとき、スイッチＳＷ３３は制御信号に応じてオンし、変換結果レジスタ１に格納された初期値であるデジタル値“１０００”に対して、Ｄ／Ａコンバータ２から１番目の出力電圧Ｖｄ１＝１．５８Ｖ（誤差電圧Ｖｅｒｒ＝−０．０２Ｖ）が出力される。サンプリングコンデンサＣ３０の他電極には、１番目の出力電圧Ｖｄ１＝１．５８Ｖが供給される。これにより、コンパレータ５の入力側の端子に供給される入力電圧Ｖｉｎは、Ｖｉｎ＝ＡＶｄｄ／２−Ｖａ＋Ｖｄ１＝１．６Ｖ−０．８Ｖ＋１．５８Ｖ＝２．３８Ｖにより表される。
【００９０】
一方、コンパレータ５のコモン側の端子に供給されるコモン電圧Ｖｃｏｍは、補正データ格納ＲＡＭ４５に格納された設定デジタル値“１０００”と補正値“００”とに対して、Ｖｃｏｍ＝Ｖｃ＝ＡＶｄｄ／２＋Ｖｈ１＝１．５８Ｖにより表される。
【００９１】
そこで、コンパレータ５は、１番目の入力電圧Ｖｉｎ＝２．３８Ｖと１番目のコモン電圧Ｖｃｏｍ＝１．５８Ｖとを比較し、その比較結果を１番目の比較結果として出力制御部６に出力する。
【００９２】
出力制御部６は、１番目の比較結果として、１番目の入力電圧Ｖｉｎ＝２．３８Ｖが１番目のコモン電圧Ｖｃｏｍ＝１．５８Ｖより大きいので、１番目のコモン電圧Ｖｃｏｍ＝１．５８Ｖよりも低い電圧を表すデジタル値として、変換結果レジスタ１の１ビット目の格納領域に０を格納し、変換結果レジスタ１の２ビット目の格納領域に１を格納する（図６を参照）。
【００９３】
（２回目のバイナリーサーチ）
処理（Ｅ）
まず、コンパレータ５の入力側において、スイッチＳＷ３３に制御信号を供給する。このとき、スイッチＳＷ３３は制御信号に応じてオンし、変換結果レジスタ１に格納されたデジタル値“０１００”に対して、Ｄ／Ａコンバータ２から２番目の出力電圧Ｖｄ２＝０．８１Ｖ（誤差電圧Ｖｅｒｒ＝＋０．０１Ｖ）が出力される。サンプリングコンデンサＣ３０の他電極には、２番目の出力電圧Ｖｄ２＝０．８１Ｖが供給される。これにより、コンパレータ５の入力側の端子に供給される入力電圧Ｖｉｎは、Ｖｉｎ＝ＡＶｄｄ／２−Ｖａ＋Ｖｄ２＝１．６Ｖ−０．８Ｖ＋０．８１Ｖ＝１．６１Ｖにより表される。
【００９４】
一方、コンパレータ５のコモン側の端子に供給されるコモン電圧Ｖｃｏｍは、補正データ格納ＲＡＭ４５に格納された設定デジタル値“０１００”と補正値“１１”とに対して、Ｖｃｏｍ＝Ｖｃ＝ＡＶｄｄ／２＋Ｖｈ２＝１．６１Ｖにより表される。
【００９５】
そこで、コンパレータ５は、２番目の入力電圧Ｖｉｎ＝１．６１Ｖと２番目のコモン電圧Ｖｃｏｍ＝１．６１Ｖとを比較し、その比較結果を２番目の比較結果として出力制御部６に出力する。
【００９６】
出力制御部６は、２番目の比較結果として、２番目の入力電圧Ｖｉｎ＝１．６１Ｖが２番目のコモン電圧Ｖｃｏｍ＝１．６１Ｖと同じなので、２番目のコモン電圧Ｖｃｏｍよりも高い電圧を表すデジタル値として、変換結果レジスタ１の２ビット目の格納領域に１を格納し、変換結果レジスタ１の３ビット目の格納領域に１を格納する（図６を参照）。Ｖｉｎ＝Ｖｃｏｍの場合は、格納領域に０を格納しても良い。
【００９７】
同様に、処理（Ｆ）では３回目のバイナリーサーチが実施され、処理（Ｇ）として４回目のバイナリーサーチが実施される。その結果、出力制御部６は、変換結果レジスタ１の４ビット分の格納領域ｂ３〜ｂ０に格納されたデジタル値をアナログ入力電圧Ｖａに対するＡ／Ｄ変換結果として出力する。
【００９８】
以上の説明により、本発明の実施形態によるＡ／Ｄ変換器は、以下の効果を実現する。
【００９９】
本発明の実施形態によるＡ／Ｄ変換器によれば、コンパレータ５の比較結果をＤ／Ａコンバータ２により出力電圧Ｖｄｊに変換し、コンパレータ５の入力側にフィードバックすることにより、アナログ入力電圧Ｖａを、Ｄ／Ａコンバータ２に供給される第１、２の電源（ＡＶｒｅｆ−ＧＮＤ）間の中間電圧である第１の中間電圧ＡＶｒｅｆ／２からバイナリーサーチを行う。この際、Ｄ／Ａコンバータ２の誤差を考慮して、コンパレータ５のコモン側に供給されるコモン電圧Ｖｃｏｍを変化させることにより、高精度のＡ／Ｄ変換を実現することができる。
【０１００】
本発明の実施形態によるＡ／Ｄ変換器によれば、搭載される半導体集積回路毎にＤ／Ａコンバータ２の誤差が異なる場合があるため、テストモードにおいて、半導体集積回路毎に設定デジタル値“００００〜１１１１”に対してＤ／Ａコンバータ２の誤差を考慮した補正電圧を予め測定して、それを表す補正値“１０、１１、０１、…、１１、１０”を補正データ格納ＲＡＭ４５に予めに複数分格納しておくことにより、ユーザモードにおいて、固定された補正値ではなく、搭載される半導体集積回路に応じた補正値を用いることができ、高精度のＡ／Ｄ変換を実現することができる。
【０１０１】
本発明の実施形態によるＡ／Ｄ変換器によれば、テストモードにおいて、対象補正値を変えながら、即ち、補正電圧を変えながら、入力電圧Ｖｉｎとコモン電圧Ｖｃｏｍとが一致する対象補正値を対象設定デジタル値に対応付けて補正データ格納ＲＡＭ４５に格納しておくことにより、ユーザモードにおいて、高精度のＡ／Ｄ変換を実現することができる。
【符号の説明】
【０１０２】
１    変換結果レジスタ、
２    Ｄ／Ａコンバータ、
３    入力電圧出力回路、
４    コモン電圧制御回路、
５    コンパレータ、
６    出力制御部、
４１    電圧発生部、
４２    コモン電圧出力回路、
４３    補正電圧選択部、
４４    補正値選択回路、
４５    補正データ格納ＲＡＭ、
Ｃ３０、Ｃ４０    サンプリングコンデンサ、
ＳＷ３１〜ＳＷ３３、ＳＷ４１    スイッチ、
ＡＶｒｅｆ    電源電圧、
ＡＶｒｅｆ    設定電圧、
ＡＶｒｅｆ／２    第１の中間電圧、
ＡＶｄｄ    電源電圧、
ＡＶｄｄ／２    第２の中間電圧、
Ｖａ    アナログ入力電圧、
Ｖｃ    補正電圧、
Ｖｃｏｍ    コモン電圧、
Ｖｄｊ    出力電圧、
Ｖｉｎ    入力電圧、
１０１    コンパレータ、
１０２    逐次近似レジスタ、
１０３    Ｄ／Ａコンバータ、
１０３ａ    電圧発生部、
１０３ｂ    基準電圧生成部、
１０４    オフセット値生成部、
１０５    オフセット情報格納レジスタ、
１０７    オフセット情報格納ＲＯＭ、
Ｖ１    アナログ入力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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