(57)【要約】【課題】転送トランジスタのカットオフ特性を向上する。【解決手段】固体撮像装置は、半導体基板１１と、半導体基板１１に設けられ、かつＮ型領域及びＰ型領域から構成されるフォトダイオード１７と、半導体基板１１に設けられ、かつフォトダイオード１７から転送された電荷を保持する浮遊拡散層２５と、半導体基板１１に設けられ、かつフォトダイオード１７に蓄積された電荷を浮遊拡散層２５に転送する転送トランジスタとを含む。フォトダイオード１７のＮ型領域は、第１の半導体領域１４と、第１の半導体領域１４より浅い第２の半導体領域１５とから構成される。第１の半導体領域１４の端部は、転送トランジスタのゲート電極２０の端部よりも浮遊拡散層２５側に位置し、第２の半導体領域１５の端部は、転送トランジスタのゲート電極２０の端部と略同じ位置である。【選択図】      図５
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられ、かつＮ型領域及びＰ型領域から構成されるフォトダイオードと、
前記半導体基板に設けられ、かつ前記フォトダイオードから転送された電荷を保持する浮遊拡散層と、
前記半導体基板に設けられ、かつ前記フォトダイオードに蓄積された電荷を前記浮遊拡散層に転送する転送トランジスタと、
を具備し、
前記フォトダイオードのＮ型領域は、第１の半導体領域と、前記第１の半導体領域より浅い第２の半導体領域とから構成され、
前記第１の半導体領域の端部は、前記転送トランジスタのゲート電極の端部よりも前記浮遊拡散層側に位置し、
前記第２の半導体領域の端部は、前記転送トランジスタのゲート電極の端部と略同じ位置であることを特徴とする固体撮像装置。
【請求項２】
前記フォトダイオードのＰ型領域の端部は、前記転送トランジスタのゲート電極の端部と略同じ位置であることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第２の半導体領域の不純物濃度のピーク深さは、前記第１の半導体領域の不純物濃度のピーク深さより浅いことを特徴とする請求項１又は２に記載の固体撮像装置。
【請求項４】
前記第２の半導体領域は、前記転送トランジスタのゲート電極をマスクとして、セルフアラインで形成されることを特徴とする請求項１乃至３のいずれかに記載の固体撮像装置。
【請求項５】
フォトダイオードと、前記フォトダイオードに蓄積された電荷を浮遊拡散層に転送する転送トランジスタとを有する固体撮像装置の製造方法であって、
半導体基板にＮ型不純物を導入し、前記半導体基板内に前記フォトダイオードの第１の半導体領域を形成する工程と、
前記半導体基板上に、前記転送トランジスタのゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板内にＮ型不純物を導入し、前記半導体基板内の前記第１の半導体領域より浅い位置に、前記フォトダイオードの第２の半導体領域を形成する工程と、
を具備することを特徴とする固体撮像装置の製造方法。
【請求項６】
前記第２の半導体領域を形成する際の不純物の加速エネルギーは、前記第１の半導体領域を形成する際の不純物の加速エネルギーより低いことを特徴とする請求項５に記載の固体撮像装置の製造方法。
【請求項７】
前記ゲート電極をマスクとして前記半導体基板内にＰ型不純物を導入し、前記半導体基板内の前記第２の半導体領域より浅い位置に、前記フォトダイオードの第３の半導体領域を形成する工程をさらに具備することを特徴とする請求項５又は６に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
固体撮像装置としては、例えばＣＭＯＳイメージセンサが知られている。ＣＭＯＳイメージセンサは、１画素を構成するセルごとにフォトダイオードで検出した画素信号をトランジスタで増幅するものである。ＣＭＯＳイメージセンサでは、二次元に配列された画素を有する撮像部を水平走査又は垂直走査する回路としてダイナミック型シフトレジスタが用いられ、回路の簡素化、小型化及び低消費電力化が図られている。
【０００３】
ＣＭＯＳイメージセンサの小型化に伴い、画素の微細化が進んでいる。画素を微細化した場合にフォトダイオードを構成するＮ型領域とＰ型領域とを転送トランジスタに対して精度良く形成するために、転送トランジスタのゲート電極を形成した後にセルフアラインでイオン注入する方法がある。
【０００４】
フォトダイオードのＮ型領域をゲート電極に対してセルフアラインでイオン注入して形成する際に、不純物イオンを高い加速エネルギー（例えば、１５０ｋｅＶ以上）で半導体基板に打ち込むため、不純物イオンがポリシリコンからなるゲート電極を突き抜けて半導体基板にまで到達してしまう。不純物イオンがゲート電極直下の半導体基板に到達するのを防ぐためには、ゲート電極上にキャップ材を形成して不純物イオンがゲート電極を突き抜けないようにする必要がある。しかしながら、画素周辺部のロジックトランジスタを形成する際にはキャップ材は不要であるため、画素を構成するトランジスタにのみキャップ材が必要となる。これにより、製造工程が複雑になり、ＣＭＯＳイメージセンサのコストが高くなってしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２３９０７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、転送トランジスタのカットオフ特性を向上することが可能な固体撮像装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る固体撮像装置は、半導体基板と、前記半導体基板に設けられ、かつＮ型領域及びＰ型領域から構成されるフォトダイオードと、前記半導体基板に設けられ、かつ前記フォトダイオードから転送された電荷を保持する浮遊拡散層と、前記半導体基板に設けられ、かつ前記フォトダイオードに蓄積された電荷を前記浮遊拡散層に転送する転送トランジスタとを具備する。前記フォトダイオードのＮ型領域は、第１の半導体領域と、前記第１の半導体領域より浅い第２の半導体領域とから構成され、前記第１の半導体領域の端部は、前記転送トランジスタのゲート電極の端部よりも前記浮遊拡散層側に位置し、前記第２の半導体領域の端部は、前記転送トランジスタのゲート電極の端部と略同じ位置である。
【０００８】
実施形態に係る固体撮像装置の製造方法は、フォトダイオードと、前記フォトダイオードに蓄積された電荷を浮遊拡散層に転送する転送トランジスタとを有する固体撮像装置の製造方法であって、半導体基板にＮ型不純物を導入し、前記半導体基板内に前記フォトダイオードの第１の半導体領域を形成する工程と、前記半導体基板上に、前記転送トランジスタのゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内にＮ型不純物を導入し、前記半導体基板内の前記第１の半導体領域より浅い位置に、前記フォトダイオードの第２の半導体領域を形成する工程とを具備する。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係る固体撮像装置の製造工程を示す断面図。
【図２】図１に続く固体撮像装置の製造工程を示す断面図。
【図３】図２に続く固体撮像装置の製造工程を示す断面図。
【図４】図３に続く固体撮像装置の製造工程を示す断面図。
【図５】図４に続く固体撮像装置の製造工程を示す断面図。
【図６】図５に続く固体撮像装置の製造工程を示す断面図。
【図７】図６に続く固体撮像装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
以下に、本実施形態に係る固体撮像装置の製造方法及び構造について説明する。本実施形態の固体撮像装置は、例えばＣＭＯＳイメージセンサによって構成される。
【００１２】
図１は、本実施形態に係る固体撮像装置の製造工程を示す断面図である。まず、半導体基板１１を準備する。半導体基板１１としては、例えば、シリコン（Ｓｉ）からなるＰ型エピタキシャル基板が用いられる。続いて、半導体基板１１に部分的にＰ型不純物を導入し、半導体基板１１の一部の領域（トランジスタ領域）にＰ型ウェル１２を形成する。トランジスタ領域には、画素を構成する複数のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成される。
【００１３】
続いて、図２に示すように、半導体基板１１上に、ＭＯＳＦＥＴ用のゲート絶縁膜１３を形成する。ゲート絶縁膜１３としては、例えば、膜厚４ｎｍ以上のシリコン酸化物が用いられる。
【００１４】
続いて、図３に示すように、半導体基板１１のうち画素を構成するフォトダイオード１７が形成されるフォトダイオード領域のみを露出するように、リソグラフィー工程を用いて、ゲート絶縁膜１３上にレジスト層１４を形成する。このフォトダイオード領域は、Ｐ型ウェル１２の外側に配置される。
【００１５】
続いて、レジスト層１４をマスクとして、半導体基板１１にＮ型不純物をイオン注入し、半導体基板１１内にフォトダイオード１７を構成するＮ型半導体領域１４を形成する。Ｎ型半導体領域１４の形成工程は、高い加速エネルギー（例えば２００ｋｅＶ以上）でイオン注入を行う。Ｎ型半導体領域１４の不純物濃度のピーク深さは、０．２５μｍ程度である。なお、本実施形態でいうピーク深さは、半導体基板１１上面から測定した値である。Ｎ型半導体領域１４の形成工程では、ＭＯＳＦＥＴ用のゲート電極が形成されておらず、ゲート電極をマスクとして用いたセルフアラインで行われない。また、Ｎ型半導体領域１４の形成工程では、フォトダイオード領域以外はレジスト層１４で覆われているので、高い加速エネルギーを用いたイオン注入工程を行うことが可能である。その後、レジスト層１４を除去する。
【００１６】
続いて、図４に示すように、転送トランジスタ用のゲート電極２０、リセットトランジスタ用のゲート電極２１、及び増幅トランジスタ用のゲート電極２２を同時に形成する。ゲート電極２０〜２２としては、例えば、導電性のポリシリコンが用いられる。転送トランジスタは、そのゲートに与えられる転送信号に応じて、フォトダイオード１７に蓄積された電荷（例えば電子）を、後述する浮遊拡散層２５に転送するものである。リセットトランジスタは、そのゲートに与えられるリセット信号に応じて、浮遊拡散層２５の電圧を電源電圧にリセットするものである。増幅トランジスタは、浮遊拡散層２５の電圧を増幅し、この増幅した電圧を信号電圧として信号線（図示せず）に出力するものである。
【００１７】
続いて、図５に示すように、ｐ型ウェル１２（トランジスタ領域）を覆うように、リソグラフィー工程を用いて、ゲート絶縁膜１３及びゲート電極２０〜２２上にレジスト層２３を形成する。なお、フォトダイオード１７を構成するＮ型半導体領域１５をゲート電極２０をマスクとして用いてセルフアラインで形成するために、レジスト層２３は、ゲート電極２０を部分的に覆うように形成される。
【００１８】
続いて、レジスト層２３及びゲート電極２０をマスクとして、半導体基板１１にＮ型不純物をイオン注入し、半導体基板１１内にフォトダイオード１７を構成するＮ型半導体領域１５をセルフアラインで形成する。Ｎ型半導体領域１５の形成工程は、Ｎ型半導体領域１４のイオン注入より低い加速エネルギーであり、かつ不純物イオンがゲート電極２０を突き抜けて半導体基板１１に到達しないような加速エネルギー（例えば５０ｋｅＶ以下）でイオン注入を行う。Ｎ型半導体領域１５のピーク深さは、０．０６μｍ程度である。これにより、Ｎ型半導体領域１５の深さは、Ｎ型半導体領域１４の深さより浅く設定される。換言すると、Ｎ型半導体領域１５のピーク深さは、Ｎ型半導体領域１４のピーク深さより浅く設定される。
【００１９】
続いて、レジスト層２３及びゲート電極２０をマスクとして、半導体基板１１にＰ型不純物をイオン注入し、半導体基板１１内にフォトダイオード１７を構成するＰ型半導体領域（Ｐ型シールド層）１６をセルフアラインで形成する。Ｐ型半導体領域１６は、半導体基板１１の表面領域に形成され、Ｐ型半導体領域１６の深さは、Ｎ型半導体領域１５の深さより浅く設定される。換言すると、Ｐ型半導体領域１６のピーク深さは、Ｎ型半導体領域１５のピーク深さより浅く設定される。このように、フォトダイオード１７は、半導体基板１１の深い側から順に、Ｎ型半導体領域１４、Ｎ型半導体領域１５、及びＰ型半導体領域１６から構成されている。その後、レジスト層２３を除去する。
【００２０】
ここで、前述したように、フォトダイオード１７を構成するＮ型半導体領域１５及びＰ型半導体領域１６は、ゲート電極２０をマスクとして用いたセルフアラインで形成される。このため、Ｎ型半導体領域１５及びＰ型半導体領域１６の端部は、ゲート電極２０の端部と略揃っている。なお、実際の製品では、Ｎ型半導体領域１５及びＰ型半導体領域１６をセルフアラインで形成したとしても、不純物が熱拡散するために、Ｎ型半導体領域１５及びＰ型半導体領域１６の端部は、ゲート電極２０の内側に若干入り込む。一方、Ｎ型半導体領域１４を形成する時点ではゲート電極２０が形成されておらず、Ｎ型半導体領域１４はセルフアラインで形成されない。このため、Ｎ型半導体領域１４の端部は、ゲート電極２０の端部と揃っておらず、例えば、ゲート電極２０の下方に入り込んでいる。また、Ｎ型半導体領域１４の端部は、Ｎ型半導体領域１５及びＰ型半導体領域１６の端部とも揃っていない。
【００２１】
続いて、図６に示すように、フォトダイオード１７を覆うように、リソグラフィー工程を用いて、ゲート絶縁膜１３及びゲート電極２０上にレジスト層２４を形成する。続いて、レジスト層２４をマスクとして、ｐ型ウェル１２内に低濃度のｎ型不純物をセルフアラインでイオン注入する。これにより、ｐ型ウェル１２内かつゲート電極２０及び２１間に浮遊拡散層２５が形成され、また、ｐ型ウェル１２内にＭＯＳＦＥＴ用の低濃度拡散領域２６Ａが形成される。浮遊拡散層２５は、フォトダイオード１７から転送された電荷を一時的に保持する機能を有する。
【００２２】
続いて、フォトダイオード１７及び浮遊拡散層２５を覆うレジスト層（図示せず）を形成する。続いて、図７に示すように、ｐ型ウェル１２内に高濃度のｎ型不純物をセルフアラインでイオン注入する。これにより、ｐ型ウェル１２内にＭＯＳＦＥＴ用の高濃度拡散領域２６Ｂが形成される。拡散領域２６Ａ及び拡散領域２６Ｂは、ＭＯＳＦＥＴのソース／ドレイン領域２６となる。
【００２３】
その後、コンタクト、配線層、及びパッシベーション膜（図示せず）を形成する。最後に、カラーフィルター、及びマイクロレンズ（図示せず）を画素領域に形成して固体撮像装置が完成する。
【００２４】
（効果）
以上詳述したように本実施形態では、フォトダイオード１７は、半導体基板１１の深い側から順に、Ｎ型半導体領域１４、Ｎ型半導体領域１５、及びＰ型半導体領域１６から構成される。そして、Ｎ型半導体領域１４は、ＭＯＳＦＥＴ用のゲート電極２０を形成する前に、レジスト層２３をマスクとして半導体基板１１内に高い加速エネルギー（例えば２００ｋｅＶ以上）でイオン注入して形成される。これにより、Ｎ型半導体領域１４は、半導体基板１１の深い領域に形成されるため、Ｎ型半導体領域１４と浮遊拡散層２５との距離を十分離すことが可能となる。この結果、Ｎ型半導体領域１４と浮遊拡散層２５とが近づきすぎて、転送トランジスタがカットオフできないという問題が解消できる。
【００２５】
なお、Ｎ型半導体領域１４はセルフアラインで形成されないので、Ｎ型半導体領域１４は、転送トランジスタのゲート電極２０の下方まで入り込む、すなわち、Ｎ型半導体領域１４の端部がゲート電極２０の端部よりも浮遊拡散層２５側に位置する可能性がある。しかし、Ｎ型半導体領域１４の深さが十分深いため、Ｎ型半導体領域１４と浮遊拡散層２５とが近づきすぎることはなく、転送トランジスタのカットオフ特性が劣化するのを防ぐことができる。
【００２６】
また、Ｎ型半導体領域１５は、転送トランジスタのゲート電極２０を形成した後に、このゲート電極２０をマスクとして半導体基板１１内に低い加速エネルギー（例えば５０ｋｅＶ以下）でイオン注入して形成される。従って、ポリシリコンからなるゲート電極２０だけでも不純物イオンがゲート電極２０を突き抜けて半導体基板１１まで到達するのを防ぐことができる。このため、ゲート電極２０上に、不純物イオンがゲート電極２０を突き抜けるのを防ぐためのキャップ層を形成する必要がない。これにより、画素周辺部のロジックトランジスタと同様の製造工程にて画素を構成するトランジスタを形成できる。この結果、製造工程が簡略化され、固体撮像装置のコストが高くなるという問題が解消できる。
【００２７】
また、Ｎ型半導体領域１５がセルフアラインで形成されるため、Ｎ型半導体領域１５の端部は、転送トランジスタのゲート電極２０の端部と略同じ位置である。よって、Ｎ型半導体領域１５と浮遊拡散層２５とが近づきすぎることはなく、転送トランジスタのカットオフ特性が劣化するのを防ぐことができる。
【００２８】
また、Ｎ型半導体領域１５及びＰ型半導体領域１６がセルフアラインで形成されるため、画素を微細化した場合でも、フォトダイオード１７を精度良く形成できる。これにより、所望の特性を有する固体撮像装置を実現することができる。
【００２９】
また、本実施形態では、フォトダイオード１７のＮ型領域（Ｎ型半導体領域１４及び１５）の体積を大きくすることができるため、フォトダイオード１７に多くの電荷を蓄積することが可能となる。これにより、画質の良い固体撮像装置を実現することができる。
【００３０】
なお、本実施形態では、固体撮像装置としてＣＭＯＳイメージセンサを例に挙げて説明したが、ＣＣＤイメージセンサなどにも適用することが可能である。
【００３１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３２】
１１…半導体基板、１２…Ｐ型ウェル、１３…ゲート絶縁膜、１４…Ｎ型半導体領域、１５…Ｎ型半導体領域、１６…Ｐ型半導体領域、１７…フォトダイオード、１８，２３，２４…レジスト層、２０〜２２…ゲート電極、２５…浮遊拡散層、２６…ソース／ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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