(57)【要約】【課題】追加プロセスなしに、コモンモード入力電圧が定格電源電圧の任意倍数の電圧でも耐えることができる高耐圧の入力段とすることが可能な増幅回路を提供する。【解決手段】増幅回路の入力段は、入力端子ＩＮ1，ＩＮ2が接続された第１の差動対トランジスタ１０と、Ｎ１ＶＤＤに接続された第１の入力段電流バイアス手段２０と、第１の差動対トランジスタ１０と第１の入力段電流バイアス手段２０に接続された第１の入力段カスコードトランジスタ群３０と、第１の差動対トランジスタ１０に接続された第２の入力段カスコードトランジスタ群４０と、０ＶからＮ１ＶＤＤまで変化するコモンモード入力電圧が入力されたときに、第１の差動対トランジスタ１０、第１の入力段カスコードトランジスタ群３０、第２の入力段カスコードトランジスタ群４０のＶGSとＶGDの絶対値がＶＤＤ以内となるバイアス電圧に調整する入力段バイアス調整回路６０を備えている。【選択図】図１
2012238929.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタにより形成された入力段、出力段および前記入力段と前記出力段とを接続する接続回路を備えた増幅回路であって、
前記入力段は、
２つのＭＯＳトランジスタより成り、２つのゲート端子を一対の入力端子とした第１の差動対トランジスタと、
電位差の絶対値が前記ＭＯＳトランジスタの定格電源電圧（以下、この電圧をＶＤＤと称す。）のＮ１倍（但し、Ｎ１は２以上の整数である。以下、この電圧をＮ１ＶＤＤと称す。）以上の電源電圧を供給する一方の電源線と他方の電源線とのうち、前記一方の電源線に接続された第１の入力段電流バイアス手段と、
前記第１の差動対トランジスタの接続点に一端が接続され、前記第１の入力段電流バイアス手段から他端にバイアス電流が供給される前記第１の差動対トランジスタと同じ伝導極性を有するＮ１−１個のＭＯＳトランジスタがカスコード接続された第１の入力段カスコードトランジスタ群と、
前記第１の差動対トランジスタのそれぞれのＭＯＳトランジスタに前記第１の差動対トランジスタと同じ伝導極性を有するＮ１−１個のＭＯＳトランジスタがカスコード接続された一対の第２の入力段カスコードトランジスタ群と、
前記一対の第２の入力段カスコードトランジスタ群のそれぞれに接続された前記第１の差動対トランジスタと異なる伝導極性を有する一対の出力用ＭＯＳトランジスタと、
前記一対の入力端子に前記他方の電源線を基準として電圧の絶対値が０ＶからＮ１ＶＤＤまでの間で変化するコモンモード入力電圧が入力されたときに、前記第１の差動対トランジスタの接続点の電圧に基づいて、前記第１の差動対トランジスタ、前記第１の入力段カスコードトランジスタ群、前記第２の入力段カスコードトランジスタ群のそれぞれのＭＯＳトランジスタのゲート−ソース間電圧およびゲート−ドレイン間電圧の絶対値がＶＤＤ以内となるように調整する入力段バイアス調整回路とを備えたことを特徴とする増幅回路。
【請求項２】
前記入力段バイアス調整回路は、
前記一対の入力端子に入力されたコモンモード入力電圧の絶対値が前記他方の電源線を基準としてＮ１ＶＤＤであれば、前記第１の入力段カスコードトランジスタ群のそれぞれのＭＯＳトランジスタのゲート電圧の絶対値を（Ｎ１−１）×ＶＤＤとすると共に、前記一対の第２の入力段カスコードトランジスタ群のそれぞれのＭＯＳトランジスタのゲート電圧の絶対値を前記第１の差動対トランジスタ側から順に（Ｎ１−Ｍ１）×ＶＤＤ（但し、Ｍ１は前記第２の入力段カスコードトランジスタ群のそれぞれのＭＯＳトランジスタに付与した番号であり、前記第１の差動対トランジスタ側から前記一対の出力用ＭＯＳトランジスタ側までのＭＯＳトランジスタに対応する１からＮ１−１までの整数である。）とし、前記一対の入力端子に入力されたコモンモード入力電圧が前記他方の電源線を基準として０Ｖであれば、前記第１の入力段カスコードトランジスタ群のそれぞれのＭＯＳトランジスタのゲート電圧の絶対値をＮ１ＶＤＤ側から順に（Ｎ１−Ｍ２）×ＶＤＤ（但し、Ｍ２は前記第１の入力段カスコードトランジスタ群のそれぞれのＭＯＳトランジスタに付与した番号であり、第１のバイアス電流手段側から第１の差動対トランジスタ側までのＭＯＳトランジスタに対応する１からＮ１−１までの整数である。）とすると共に、前記第２の入力段カスコードトランジスタ群の各ＭＯＳトランジスタのゲート電圧を０Ｖとするようにしたことを特徴とする請求項１記載の増幅回路。
【請求項３】
前記入力段バイアス調整回路は、
前記第１の差動対トランジスタのゲート−ソース間電圧に相当する電圧分またはそれ以上の電圧をレベルシフトするレベルシフト手段と、
前記他方の電源線を基準とした前記一方の電源線の電圧の正負に応じて、それぞれ（Ｎ１−１）×ＶＤＤあるいは−（Ｎ１−１）×ＶＤＤの電圧を供給する電源に一端が接続されたＮ１−２個の直列接続された抵抗手段より成る第１の入力段カスコードバイアス用抵抗手段であって、前記第１の入力段カスコードバイアス用抵抗手段の両端と前記第１の入力段カスコードバイアス用抵抗手段の隣り合う各抵抗手段の接続点とが、それぞれ前記第１の入力段カスコードトランジスタ群の隣り合う各ＭＯＳトランジスタのゲートに接続された前記第１の入力段カスコードバイアス用抵抗手段と、
前記レベルシフト手段と共に、前記他方の電源線に接続されたＮ１個の抵抗手段であって、前記他方の電源線側から少なくとも（Ｎ１−１）個の抵抗が直列接続された抵抗手段より成り、前記一対の第２の入力カスコードトランジスタ群の各ＭＯＳトランジスタのゲート端子に、前記Ｎ１個の隣り合う抵抗手段の接続点がそれぞれ接続された第２の入力段カスコードバイアス用抵抗手段と、
前記第１の入力段カスコードバイアス用抵抗手段の他端に接続されていると共に、前記他方の電源線を基準とした前記一方の電源線の電圧の正負に応じて、ＶＤＤあるいは−ＶＤＤの電圧を供給する電源に接続された第１の抵抗手段と、
前記第１の入力段カスコードバイアス用抵抗手段と、前記第１の抵抗手段との接続点に一端が接続され、前記第１の差動対トランジスタの接続点に他端が接続された第２の抵抗手段とを備えたことを特徴とする請求項２に記載の増幅回路。
【請求項４】
請求項３に規定した前記入力段バイアス調整回路に対し、
前記他方の電源線を基準とした電位差の絶対値がＮ１ＶＤＤである前記一方の電源線に接続された第２の入力段電流バイアス手段と、
前記一対の入力端子が接続され、前記第１の差動対トランジスタのＭＯＳトランジスタと同じ伝導極性を有する一対のＭＯＳトランジスタより成り、当該一対のＭＯＳトランジスタのそれぞれのドレイン端子およびソース端子を接続した第２の差動対トランジスタと、
前記第２の差動対トランジスタの一方の接続点に一端が接続され、前記第２の入力段電流バイアス手段から他端にバイアス電流が供給される前記第１の差動対トランジスタのＭＯＳトランジスタと同じ伝導極性を有するＮ１−１個のＭＯＳトランジスタより成り、さらに当該Ｎ１−１個の各ＭＯＳトランジスタの各ゲート端子が、前記第１の入力段カスコードトランジスタ群のＮ１−１個の各ＭＯＳトランジスタの対応するゲート端子と接続された第３の入力段カスコードトランジスタ群と、
前記第２の差動対トランジスタの他方の接続点と前記他方の電源線に接続され、前記第１の差動対トランジスタのＭＯＳトランジスタと同じ伝導極性を有するＮ１−１個のＭＯＳトランジスタより成り、さらに当該Ｎ１−１個の各ＭＯＳトランジスタの各ゲート端子が、前記第２の一対入力段カスコードトランジスタ群のそれぞれＮ１−１個の各ＭＯＳトランジスタの対応するゲート端子と接続された第４の入力段カスコードトランジスタ群と、
を追加し、
バイアス電圧の調整を前記第２の差動対トランジスタの接続点の電圧に基づいて行うことを特徴とする請求項３記載の増幅回路。
【請求項５】
ＭＯＳトランジスタにより形成された前記入力段、前記出力段および前記入力段と前記出力段とを接続する接続回路を備えた増幅回路であって、
前記出力段は、
電位差の絶対値がＭＯＳトランジスタの定格電源電圧ＶＤＤのＮ２倍（但し、Ｎ２は２以上の整数である。以下、この電圧をＮ２ＶＤＤと称す。）の電圧を供給する一方の出力段電源線と他方の出力段電源線とのうち、前記一方の出力段電源線に接続された、１個のＭＯＳトランジスタより成り、前記接続回路により駆動される第１の出力電流源と、
出力端子に一端が接続され、他端が前記第1の出力電流源に接続され、カスコード接続された、前記第１の出力電流源のＭＯＳトランジスタと同じ伝導極性を有するＮ２−１個（但し、Ｎ２は２以上の整数である。）のＭＯＳトランジスタより成る第１の出力段カスコードトランジスタ群と、
前記出力端子に一端が接続され、カスコード接続された、前記第１の出力段カスコードトランジスタ群のＭＯＳトランジスタとは異なる伝導極性を有するＮ２−１個のＭＯＳトランジスタより成る第２の出力段カスコードトランジスタ群と、
前記第２の出力段カスコードトランジスタ群の他端と前記他方の出力段電源線とに接続された、第２の出力段カスコードトランジスタ群のＭＯＳトランジスタと同じ伝導極性を有するＭＯＳトランジスタより成り、前記接続回路により駆動される第２の出力電流源と、
により構成され、
前記他方の出力段電源線を基準とした前記出力端子の電圧の絶対値が０ＶからＮ２ＶＤＤまでの間で変化したときに、前記第１の出力段カスコードトランジスタ群と前記第２の出力段カスコードトランジスタ群を構成するＭＯＳトランジスタのそれぞれのゲート−ソース間電圧およびゲート−ドレイン間電圧の絶対値がＶＤＤ以内となるバイアス電圧に調整する出力段バイアス調整回路とを備え、
前記接続回路は、前記入力段からの信号に応じて、前記第１の出力電流源および前記第２の出力電流源を構成する各ＭＯＳトランジスタのゲート−ソース間電圧の絶対値がＶＤＤより小さくなるように駆動することを特徴とする請求項１から４のいずれかの項に記載の増幅回路。
【請求項６】
前記出力段バイアス調整回路は、
前記他方の出力段電源線を基準とした前記出力端子の電圧の絶対値がＮ２ＶＤＤであれば、前記第１の出力段カスコードトランジスタ群の各ＭＯＳトランジスタのゲート電圧の絶対値を（Ｎ２−１）×ＶＤＤとすると共に、前記第２の出力段カスコードトランジスタ群の各ＭＯＳトランジスタのゲート電圧の絶対値を出力端子側から順に（Ｎ２−Ｍ３）×ＶＤＤ（但し、Ｍ３は出力端子側から第２の出力段電流源側までのＭＯＳトランジスタに対応する１からＮ２−１までの整数）とし、前記他方の出力段電源線を基準とした前記出力端子の電圧が０Ｖであれば、前記第１の出力段カスコードトランジスタ群の各ＭＯＳトランジスタのゲート電圧の絶対値を（Ｎ２−Ｍ４）×ＶＤＤ（但し、Ｍ４は第１の出力電流源側から出力端子側までの各ＭＯＳトランジスタに対応する１からＮ２−１までの整数）とすると共に、前記第２の出力段カスコードトランジスタ群の各ＭＯＳトランジスタのゲート電圧の絶対値をＶＤＤとすることを特徴とする請求項５記載の増幅回路。
【請求項７】
前記出力段バイアス調整回路は、
前記他方の出力段電源線を基準とした前記一方の出力段電源線の電圧の正負に応じて、それぞれ（Ｎ２−１）×ＶＤＤあるいは−（Ｎ２−１）×ＶＤＤの電圧を供給する電源に一端が接続されたＮ２−１個の直列接続された抵抗手段より成る第１の出力段カスコードバイアス用抵抗手段であって、前記第１の出力段カスコードバイアス用抵抗手段の隣り合う各抵抗手段の接続点が前記第１の出力段カスコードトランジスタ群の各ＭＯＳトランジスタのゲート端子に接続された前記第１の出力段カスコードバイアス用抵抗手段と、
前記他方の電源線を基準とした前記一方の出力段電源線の電圧の正負に応じて、それぞれＶＤＤあるいは−ＶＤＤの電圧を供給する電源に接続されたＮ２−１個の直列接続された抵抗手段より成る第２の出力段カスコードバイアス用抵抗手段であって、前記第２の出力段カスコードバイアス用抵抗手段の隣り合う各抵抗手段の接続点が前記第２の出力段カスコードトランジスタ群の隣り合う各ＭＯＳトランジスタのゲート端子に接続された前記第２の出力段カスコードバイアス用抵抗手段と、
前記第１の出力段カスコードバイアス用抵抗手段の他端および前記第２の出力段カスコードバイアス用抵抗手段の他端の接続点と前記出力端子との間に接続された出力抵抗手段とを備えていることを特徴とする請求項５または６記載の増幅回路。
【請求項８】
前記第１の出力電流源には、前記第１の差動対トランジスタの一方のＭＯＳトランジスタの信号電流に略比例して変化する電流を流す機能を持たせ、前記第２の出力電流源には、前記第１の差動対トランジスタの他方のトランジスタの信号電流に略比例して変化する電流を流す機能を持たせるように、前記接続回路を構成したことを特徴とする請求項５から７のいずれかの項に記載の増幅回路。
【請求項９】
前記第１の出力電流源または前記第２の出力電流源の少なくとも一方の電流源には、前記第１の差動対トランジスタの一方のトランジスタと他方のトランジスタの信号電流の差に応じてあるいは当該信号電流の差に略比例して変化する電流を流す機能を持たせるように、前記接続回路を構成したことを特徴とする請求項５から７のいずれかの項に記載の増幅回路。
【請求項１０】
請求項１乃至請求項９に記載された増幅回路において、ＭＯＳトランジスタのドレイン、ゲートおよびソースをそれぞれバイポーラトランジスタのコレクタ、ベースおよびエミッタに置換して、請求項１乃至請求項９に規定された回路接続関係を変更することなくＭＯＳトランジスタをバイポーラトランジスタに置換した増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積化可能な差動入力型の増幅回路に関するものである。
【背景技術】
【０００２】
集積回路の微細化技術の発展により、デバイスの耐圧は低下の一方である。集積回路に用いられる電源電圧の値はデバイス耐圧によって制限される。一般に微細化集積回路では電源電圧はデバイス耐圧以下の値に設定されるが、近年では、電源電圧の低下が著しい。特に、ＣＭＯＳ  ＬＳＩでは、電源電圧であるＶＤＤが、例えば１．８Ｖから更に低下する傾向にある。従来のアナログ・デジタル混載のＬＳＩでは、スケーリング則に沿ってゲート酸化膜の厚みを薄くした通常の低耐圧ＭＯＳトランジスタ以外に、追加プロセスにより同一チップ上にゲート酸化膜の厚みを厚くした中耐圧や高耐圧のアナログ専用ＭＯＳトランジスタを形成するようにして、高耐圧化を図ってきたが、プロセスが複雑化するため製造コストが増大する。従って、追加プロセス無しに高耐圧が実現できるのが望ましい。
【０００３】
ここで、追加プロセスを必要としない従来の増幅回路の一例を図面に基づいて説明する。まず入力段であるが、非特許文献１に記載されたものが知られている。この非特許文献１に記載された増幅回路を図２５に基づいて説明する。
図２５に示す増幅回路の入力段は、バイポーラトランジスタのＬＳＩに使用される回路であるが、以下の説明は、ｎｐｎトランジスタをｎＭＯＳトランジスタに、ｐｎｐトランジスタをｐＭＯＳトランジスタに読みかえれば、ＭＯＳトランジスタについても成り立つ。この回路では２電源Ｖ+とＶ-を使用しており、電源電圧は合わせて２Ｖとなっている。この電源電圧２Ｖは通常のデバイスの耐圧から決まる定格電源電圧（以内）に設定されている。ｎｐｎトランジスタＱ1とｎｐｎトランジスタＱ2とは入力端子がベースに接続された差動対トランジスタである。このｎｐｎトランジスタＱ1，Ｑ2は、電流増幅率βの値が大きいスーパβデバイス（super beta transistor）と称される特殊トランジスタである。このｎｐｎトランジスタＱ1，Ｑ2は通常のｎｐｎトランジスタＱ3，Ｑ4と比較して耐圧が低いため、ｎｐｎトランジスタＱ1，Ｑ2のそれぞれには、直列接続されたダイオードＤ1，Ｄ2と電流源Ｉ1，Ｉ2によりバイアスされたｎｐｎトランジスタＱ3，Ｑ4がカスコード接続されている。
【０００４】
次に、従来の出力段であるが、非特許文献２に記載されたものが知られている。この非特許文献２に記載された増幅回路を図２６に基づいて説明する。なお、本明細書の以下の記述では、表記の簡略化のために、特にことわらない限り、ｐＭＯＳトランジスタをｐトランジスタと表記し、ｎＭＯＳトランジスタをｎトランジスタと表記することとする。
図２６に示す増幅回路の出力段は、高耐圧化を実現するために、デジタル回路のＩ／Ｏバッファ用として知られているダブルカスコード型バッファをプッシュプル構成としたｐトランジスタおよびｎトランジスタＭ13〜Ｍ22に、ＡＢ級動作用のレベルシフタとしてｐトランジスタおよびｎトランジスタＭ9〜Ｍ12と抵抗Ｒ1，Ｒ2とを組み合わせたものである。
【０００５】
図２６に示す非特許文献２に記載の増幅回路の出力段では、電源電圧がＭＯＳトランジスタの定格電源電圧ＶDD（本発明の請求項１で定義したＶＤＤに相当）の２倍の２×ＶDDに設定されている。この電源電圧はＶSSを基準としたものである。プッシュプル構成とした出力回路においては、出力端子と２×ＶDDの電圧を与える電源との間と、出力端子とＶSSとの間に、それぞれ３つのトランジスタが設けられ、増幅用のトランジスタＭ13，Ｍ22を除くと２個ずつ設けられている。集積回路ではトランジスタの数が増えると駆動能力が低下し、それを補うためにトランジスタサイズを大きくして面積を占有してしまうため小型化を阻害する要因となる。
この点については、出力端子とＭＯＳトランジスタの定格電源電圧Ｖdd（本発明の請求項１で定義したＶＤＤに相当）の３倍電圧（３×Ｖdd）との間と、出力端子とグランドとの間に、それぞれ２つのトランジスタが積み上げたスタック数が２個の出力段が、非特許文献３に記載されている（図２７参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】PAUL R.GRAY，PAUL J.HURST，STEPHEN H.LEWIS，ROBERT G. MEYER，「ANALYSIS AND DESIGN OF ANALOG INTEGRATED CIRCUIT」，（米国），第４版，John Wiley & Sons Inc，２００１年，ｐ．４７９−４８０
【非特許文献２】石田光一，アティットタムタカーン，桜井貴康，「１．８ＶＣＯＭＳプロセスによる高耐圧オペアンプ」，電子情報通信学会総合大会講演論文集２００５年，社団法人電子情報通信学会，２００５年３月７日，ｐ．１３
【非特許文献３】Prem Swaroop, Anand J. Vasani,Maysam Ghovanloo、「A High-Voltage Output Driver for Implantable Biomedical Stimulators and I/O Applications」、「Circuits and Systems, 2006.MWSCAS'06. 49th IEEE International Midwest Symposium on」、（米国）、ＩＥＥＥ、２００６年８月６日、ｐ．５６６−５６９
【非特許文献４】Anne-Johan Annema, Govert J. G. M. Geelen, and Peter C. de Jong,「5.5-V I/O in a 2.5-V 0.25μm CMOS Technology」，「IEEE Journal of Solid-State Circuits VOL.36, NO.3, MARCH 2001」、（米国）、ＩＥＥＥ，２００１年３月、ｐ．５２８−５３８
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、図２５に示す非特許文献１に記載の増幅回路の入力段では、追加プロセスを必要としないものの、任意の電圧に耐えられるようにしたものではないため、定格電源電圧の任意の倍数電圧でも耐えることが可能なものが望まれている。
アナログ増幅器として幅広く用いられる増幅回路は、一対の入力端子、つまりプラス入力端子とマイナス入力端子との一対の入力端子を有する差動対入力段、一つの出力端子を有する出力段とから構成される増幅回路で、一対の入力端子に印加された信号成分のうちの差分、つまり差動モード入力電圧を増幅して出力端子に出力する。その際に、増幅回路の性能は一対の入力端子に印加された共通成分、つまりコモンモード入力電圧の影響を受ける。差動モード入力に対する性能を維持できるコモンモード入力電圧の範囲をコモンモード入力電圧範囲という。一般にコモンモード入力電圧が電源電圧に近くなったり、グランド電圧に近くなったりすると、性能が極度に悪化する。コモンモード入力電圧範囲は、グランドから電源電圧の任意の倍数の電圧まで広い範囲であることが望ましい。
【０００８】
また、図２７に示す非特許文献３に記載の出力段では、デジタル回路であるため、デジタル信号が入力されるｐトランジスタＰ１とｎトランジスタＮ１のゲートソース間電圧の絶対値は、０ＶからＶdd（＝ＶＤＤ）まで振幅する。従って、デジタル入力信号が０ＶからＶdd（＝ＶＤＤ）まで急峻に変化する過渡状態では、出力段トランジスタがＯＮしてもドレイン−ソース間電圧が直ちに０Ｖとはならず、ドレイン−ソース間電圧がＶＤＤ以上の電圧となることがあり、ホットキャリアの問題が生じる。
【０００９】
例えば、非特許文献４では、ホットキャリアの問題についての記載があり、以下に説明する。
ＭＯＳトランジスタのプロセスは、ある寿命を境界条件としてデジタル回路で用いられるトランジスタの性能を最大化するように最適化される。目標となる寿命は最悪動作条件下で典型的に５〜１０年の連続動作である。寿命はトランジスタの動作条件に依存する。一つはゲート−ソース間電圧Ｖgs（本明細書の表記では、ＶGS）、ゲート−ドレイン間電圧Ｖgd（本明細書の表記では、ＶGD）（縦方向の電界）にかかわるゲート酸化膜耐圧（ＢＶgs／ＢＶGS，ＢＶgd／ＢＶGD）であり、他の一つは、ドレイン−ソース間電圧Ｖds（本明細書の表記では、ＶDS）（横方向の電界）にかかわるホットキャリア劣化である。Ｖgsが大きく、かつ、Ｖdsが大きい条件下では（例えば、Ｖgs＝Ｖds＝Ｖdd）（Ｖddは本発明の表記では、ＶＤＤに相当）、トランジスタの寿命時間は極端に短くなる（図２８参照）。
【００１０】
つまり、ゲート−ソース間電圧ＶGSが大きな電圧（ＶＤＤ）で駆動されて、トランジスタがＯＮになっていて、なおかつ、ＶDSに大きな電圧（ＶＤＤ）が印加されている条件下で、寿命は最短となる。このような条件は、デジタル論理回路のトランジスタが急峻にＯＦＦからＯＮに切り替わった状態（ＶGSが０からＶＤＤに切り替わった状態）で過渡的に生じる。寿命を長くするには、ＭＯＳトランジスタがこのような条件下で動作するのを可能な限り避けることが望ましい。
【００１１】
従って、非特許文献３に記載の出力段においては、過渡的な状態でも出力トランジスタ（ｐトランジスタＰ２，Ｐ３，ｎトランジスタＮ２，Ｎ３）とそれをドライブするトランジスタ（ｐトランジスタＰ１，ｎトランジスタＮ１）のゲート−ソース間電圧とドレイン−ソース間電圧が同時にＶＤＤに近い電圧またはＶＤＤ以上の高い電圧が印加されないようにするには、更にスタック数を増やす必要がある。
【００１２】
また、増幅回路では一般に出力端子から入力端子にある種の帰還をかけて用いられる。よく用いられる応用例として、非反転型負帰還増幅回路、反転型負帰還増幅回路が知られている。反転型負帰還増幅回路では、入力信号はマイナス入力端子に印加され、入力信号に対してコモンモード入力電圧は変化せず、プラス入力端子の電圧に保持される。一方、非反転型負帰還増幅回路では、入力信号はプラス入力端子に印加され、コモンモード入力電圧は入力信号に応じて変化する。
【００１３】
非特許文献２には、マイナス入力端子Ｉｎ−とプラス入力端子Ｉｎ＋を一対の入力端子とする入力段の電源も定格電源電圧の２倍の２×ＶDD（ＶDDは本発明の請求項１で定義したＶＤＤに相当）に設定されて、それに対応した入力段回路が示されている。しかし、非特許文献２に記載の回路においては、コモンモード入力電圧がＶSS（本発明における他方の電源線の電圧に相当）近くになったり、２倍のＶDD近くになったりすると、耐圧の問題が生じる。非特許文献２に記載の回路を反転型負帰還増幅回路として用いる場合、プラス入力端子の電圧を適当に設定すれば、つまり反転型負帰還増幅回路でコモンモード入力電圧を適当に設定すれば（例えば、２×ＶDDとＶSSの中点電圧など）入力段の回路に耐圧の問題は生じないが、それ以外の応用に対しては、耐圧の問題が解決できない。
【００１４】
このように、上記理由で非特許文献１に記載の入力段回路，非特許文献２に記載の出力段回路、入力段回路を採用することができない。また、出力段では、デジタル信号を出力する非特許文献３の回路においては、非特許文献２の回路より少ないトランジスタ数で実現されているものの、上記問題があるため、非特許文献３の回路を採用することができない。
従って、アナログ信号をドライブする高耐圧の出力段を、少ないトランジスタ数で実現することができる回路が望まれている。
【００１５】
このように様々な課題を有する増幅回路ではあるが、本発明では、入力段の課題を解決するものとする。
【００１６】
そこで本発明は、追加プロセスなしに実現できる汎用性の高い高耐圧アナログ信号増幅回路、特にコモンモード入力電圧が定格電源電圧の任意倍数の電圧でも耐えることができる増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る増幅回路の入力段は、ＭＯＳトランジスタにより形成された入力段、出力段および前記入力段と前記出力段とを接続する接続回路を備えた増幅回路であって、前記入力段は、２つのＭＯＳトランジスタより成り、２つのゲート端子を一対の入力端子とした第１の差動対トランジスタと、電位差の絶対値が前記ＭＯＳトランジスタの定格電源電圧（以下、この電圧をＶＤＤと称す。）のＮ１倍（但し、Ｎ１は２以上の整数である。以下、この電圧をＮ１ＶＤＤと称す。）以上の電源電圧を供給する一方の電源線と他方の電源線とのうち、前記一方の電源線に接続された第１の入力段電流バイアス手段と、前記第１の差動対トランジスタの接続点に一端が接続され、前記第１の入力段電流バイアス手段から他端にバイアス電流が供給される前記第１の差動対トランジスタと同じ伝導極性を有するＮ１−１個のＭＯＳトランジスタがカスコード接続された第１の入力段カスコードトランジスタ群と、前記第１の差動対トランジスタのそれぞれのＭＯＳトランジスタに前記第１の差動対トランジスタと同じ伝導極性を有するＮ１−１個のＭＯＳトランジスタがカスコード接続された一対の第２の入力段カスコードトランジスタ群と、前記一対の第２の入力段カスコードトランジスタ群のそれぞれに接続された前記第１の差動対トランジスタと異なる伝導極性を有する一対の出力用ＭＯＳトランジスタと、前記一対の入力端子に前記他方の電源線を基準として電圧の絶対値が０ＶからＮ１ＶＤＤまでの間で変化するコモンモード入力電圧が入力されたときに、前記第１の差動対トランジスタの接続点の電圧に基づいて、前記第１の差動対トランジスタ、前記第１の入力段カスコードトランジスタ群、前記第２の入力段カスコードトランジスタ群のそれぞれのＭＯＳトランジスタのゲート−ソース間電圧およびゲート−ドレイン間電圧の絶対値がＶＤＤ以内となるように調整する入力段バイアス調整回路とを備えたことを特徴とする。
【００１８】
この増幅回路の入力段によれば、一対の入力端子に前記他方の電源線を基準として０ＶからＮ１ＶＤＤまでの間で変化するコモンモード入力電圧が入力されたときに、入力段バイアス調整回路が第１の差動対トランジスタ、第１の入力段カスコードトランジスタ群、第２の入力段カスコードトランジスタ群のそれぞれのゲート−ソース間電圧およびゲート−ドレイン間電圧の絶対値をＶＤＤ以内、すなわちデバイス耐圧以下、となるようにバイアス電圧を調整するので、第１の差動対トランジスタに流れる信号電流を一対の第２の入力段カスコードトランジスタ群を介して後段への出力信号として出力することができる。
【００１９】
ここで、伝導極性とは、ＭＯＳトランジスタのチャンネルを流れる電流を運ぶ担体（キャリア）の極性の意味で用いており、キャリアが電子であればｎＭＯＳトランジスタ、正孔であればｐＭＯＳトランジスタを指す。つまり、伝導極性が同じとは、一方がｐＭＯＳトランジスタであれば他方もｐＭＯＳトランジスタ、一方がｎＭＯＳトランジスタであれば他方もｎＭＯＳトランジスタということを意味し、タイプが同じであることを意味する。また、伝導極性が異なるとは、一方がｐＭＯＳトランジスタであれば他方はｎＭＯＳトランジスタ、一方がｎＭＯＳトランジスタであれば他方はｐＭＯＳトランジスタということを意味し、タイプが違うことを意味する。
【００２０】
前記入力段バイアス調整回路は、前記一対の入力端子に入力されたコモンモード入力電圧の絶対値が前記他方の電源線を基準としてＮ１ＶＤＤであれば、前記第１の入力段カスコードトランジスタ群のそれぞれのＭＯＳトランジスタのゲート電圧の絶対値を（Ｎ１−１）×ＶＤＤとすると共に、前記一対の第２の入力段カスコードトランジスタ群のそれぞれのＭＯＳトランジスタのゲート電圧の絶対値を前記第１の差動対トランジスタ側から順に（Ｎ１−Ｍ１）×ＶＤＤ（但し、Ｍ１は前記第２の入力段カスコードトランジスタ群のそれぞれのＭＯＳトランジスタに付与した番号であり、前記第１の差動対トランジスタ側から前記一対の出力用ＭＯＳトランジスタ側までのＭＯＳトランジスタに対応する１からＮ１−１までの整数である。）とし、前記一対の入力端子に入力されたコモンモード入力電圧が前記他方の電源線を基準として０Ｖであれば、前記第１の入力段カスコードトランジスタ群のそれぞれのＭＯＳトランジスタのゲート電圧の絶対値をＮ１ＶＤＤ側から順に（Ｎ１−Ｍ２）×ＶＤＤ（但し、Ｍ２は前記第１の入力段カスコードトランジスタ群のそれぞれのＭＯＳトランジスタに付与した番号であり、第１のバイアス電流手段側から第１の差動対トランジスタ側までのＭＯＳトランジスタに対応する１からＮ１−１までの整数である。）とすると共に、前記第２の入力段カスコードトランジスタ群の各ＭＯＳトランジスタのゲート電圧を０Ｖとするのが望ましい。
【００２１】
入力端子に入力されたコモンモード入力電圧の絶対値が他方の電源線を基準としてＮ１ＶＤＤである場合に、または０Ｖのときに、入力段バイアス調整回路を、上記バイアス電圧とするような調整回路とすることで、第１の差動対トランジスタ、第１の入力段カスコードトランジスタ群、第２の入力段カスコードトランジスタ群のそれぞれのゲート−ソース間電圧およびゲート−ドレイン間電圧の絶対値をＶＤＤ以内とすることができる。
【００２２】
前記入力段バイアス調整回路は、前記第１の差動対トランジスタのゲート−ソース間電圧に相当する電圧分またはそれ以上の電圧をレベルシフトするレベルシフト手段と、前記他方の電源線を基準とした前記一方の電源線の電圧の正負に応じて、それぞれ（Ｎ１−１）×ＶＤＤあるいは−（Ｎ１−１）×ＶＤＤの電圧を供給する電源に一端が接続されたＮ１−２個の直列接続された抵抗手段より成る第１の入力段カスコードバイアス用抵抗手段であって、前記第１の入力段カスコードバイアス用抵抗手段の両端と前記第１の入力段カスコードバイアス用抵抗手段の隣り合う各抵抗手段の接続点とが、それぞれ前記第１の入力段カスコードトランジスタ群の隣り合う各ＭＯＳトランジスタのゲートに接続された前記第１の入力段カスコードバイアス用抵抗手段と、前記レベルシフト手段と共に、前記他方の電源線に接続されたＮ１個の抵抗手段であって、前記他方の電源線側から少なくとも（Ｎ１−１）個の抵抗が直列接続された抵抗手段より成り、前記一対の第２の入力カスコードトランジスタ群の各ＭＯＳトランジスタのゲート端子に、前記Ｎ１個の隣り合う抵抗手段の接続点がそれぞれ接続された第２の入力段カスコードバイアス用抵抗手段と、前記第１の入力段カスコードバイアス用抵抗手段の他端に接続されていると共に、前記他方の電源線を基準とした前記一方の電源線の電圧の正負に応じて、ＶＤＤあるいは−ＶＤＤの電圧を供給する電源に接続された第１の抵抗手段と、前記第１の入力段カスコードバイアス用抵抗手段と、前記第１の抵抗手段との接続点に一端が接続され、前記第１の差動対トランジスタの接続点に他端が接続された第２の抵抗手段とを備えるのが望ましい。
【００２３】
入力段バイアス調整回路を、前記ダイオード接続のＭＯＳトランジスタと、前記第１の入力段カスコードバイアス用抵抗手段と、前記第２の入力段カスコードバイアス用抵抗手段と、前記第１の抵抗手段と、前記第２の抵抗手段とにより構成することで、入力端子に入力されたコモンモードの電圧範囲が他方の電源線を基準として０ＶからＮ１ＶＤＤ（または−Ｎ１ＶＤＤ）まで変化しても、前記第１入力段カスコードトランジスタ群と前記第２の入力段カスコードトランジスタ群のゲートへのバイアス電圧を前記のように調整した電圧に制御することができる。
【００２４】
当該入力段バイアス調整回路に対し、前記他方の電源線を基準とした電位差の絶対値がＮ１ＶＤＤである前記一方の電源線に接続された第２の入力段電流バイアス手段と、前記一対の入力端子が接続され、前記第１の差動対トランジスタのＭＯＳトランジスタと同じ伝導極性を有する一対のＭＯＳトランジスタより成り、当該一対のＭＯＳトランジスタのそれぞれのドレイン端子およびソース端子を接続した第２の差動対トランジスタと、前記第２の差動対トランジスタの一方の接続点に一端が接続され、前記第２の入力段電流バイアス手段から他端にバイアス電流が供給される前記第１の差動対トランジスタのＭＯＳトランジスタと同じ伝導極性を有するＮ１−１個のＭＯＳトランジスタより成り、さらに当該Ｎ１−１個の各ＭＯＳトランジスタの各ゲート端子が、前記第１の入力段カスコードトランジスタ群のＮ１−１個の各ＭＯＳトランジスタの対応するゲート端子と接続された第３の入力段カスコードトランジスタ群と、前記第２の差動対トランジスタの他方の接続点と前記他方の電源線に接続され、前記第１の差動対トランジスタのＭＯＳトランジスタと同じ伝導極性を有するＮ１−１個のＭＯＳトランジスタより成り、さらに当該Ｎ１−１個の各ＭＯＳトランジスタの各ゲート端子が、前記第２の一対入力段カスコードトランジスタ群のそれぞれＮ１−１個の各ＭＯＳトランジスタの対応するゲート端子と接続された第４の入力段カスコードトランジスタ群と、を追加し、バイアス電圧の調整を前記第２の差動対トランジスタの接続点の電圧に基づいて行うのが望ましい。そうすることで、出力段へ伝達される信号電流が流れる第１の差動対トランジスタへの影響を排除することができる。
【００２５】
本発明に係る増幅回路の出力段は、ＭＯＳトランジスタにより形成された前記入力段、前記出力段および前記入力段と前記出力段とを接続する接続回路を備えた増幅回路であって、前記出力段は、電位差の絶対値がＭＯＳトランジスタの定格電源電圧ＶＤＤのＮ２倍（但し、Ｎ２は２以上の整数である。以下、この電圧をＮ２ＶＤＤと称す。）の電圧を供給する一方の出力段電源線と他方の出力段電源線とのうち、前記一方の出力段電源線に接続された、１個のＭＯＳトランジスタより成り、前記接続回路により駆動される第１の出力電流源と、出力端子に一端が接続され、他端が前記第1の出力電流源に接続され、カスコード接続された、前記第１の出力電流源のＭＯＳトランジスタと同じ伝導極性を有するＮ２−１個（但し、Ｎ２は２以上の整数である。）のＭＯＳトランジスタより成る第１の出力段カスコードトランジスタ群と、前記出力端子に一端が接続され、カスコード接続された、前記第１の出力段カスコードトランジスタ群のＭＯＳトランジスタとは異なる伝導極性を有するＮ２−１個のＭＯＳトランジスタより成る第２の出力段カスコードトランジスタ群と、前記第２の出力段カスコードトランジスタ群の他端と前記他方の出力段電源線とに接続された、第２の出力段カスコードトランジスタ群のＭＯＳトランジスタと同じ伝導極性を有するＭＯＳトランジスタより成り、前記接続回路により駆動される第２の出力電流源と、により構成され、前記他方の出力段電源線を基準とした前記出力端子の電圧の絶対値が０ＶからＮ２ＶＤＤまでの間で変化したときに、前記第１の出力段カスコードトランジスタ群と前記第２の出力段カスコードトランジスタ群を構成するＭＯＳトランジスタのそれぞれのゲート−ソース間電圧およびゲート−ドレイン間電圧の絶対値がＶＤＤ以内となるバイアス電圧に調整する出力段バイアス調整回路とを備え、前記接続回路は、前記入力段からの信号に応じて、前記第１の出力電流源および前記第２の出力電流源を構成する各ＭＯＳトランジスタのゲート−ソース間電圧の絶対値がＶＤＤより小さくなるように駆動することを特徴とする。
【００２６】
この増幅回路の出力段によれば、他方の出力段電源線を基準として、出力端子から出力される出力電圧の絶対値が０ＶからＮ２ＶＤＤまでの間で変化しても、出力段バイアス調整回路が第１の出力段カスコードトランジスタ群、第２の出力段カスコードトランジスタ群のそれぞれのゲート−ソース間電圧およびゲート−ドレイン間電圧の絶対値がＶＤＤ以内となるようにバイアス電圧を調整し、また接続回路が第１の出力電流源および第２の出力電流源を構成する各ＭＯＳトランジスタのゲート−ソース間電圧の絶対値がＶＤＤより小さくなるように調整するので、出力電圧に対する耐圧を任意倍数の電圧とすることができる。また、第１の出力電流源と第２の出力電流源とは、第１の差動対トランジスタに流れる入力信号の電流に応じて変化する電流を流す電流制御によるものであり、非特許文献３の出力段の回路のように、ゲート−ソース間電圧が０からＶＤＤのまでの電圧制御によるものでないため、ドライブする電流の制御にＶＤＤより十分低いゲート−ソース間電圧で行うことができる。ここで、ＶＤＤより低いゲート−ソース間電圧とは、例えば０．５ＶＤＤ程度またはそれ以下の電圧のことである。従って、ホットキャリアの問題を軽減することができる。
【００２７】
前記出力段バイアス調整回路は、前記他方の出力段電源線を基準とした前記出力端子の電圧の絶対値がＮ２ＶＤＤであれば、前記第１の出力段カスコードトランジスタ群の各ＭＯＳトランジスタのゲート電圧の絶対値を（Ｎ２−１）×ＶＤＤとすると共に、前記第２の出力段カスコードトランジスタ群の各ＭＯＳトランジスタのゲート電圧の絶対値を出力端子側から順に（Ｎ２−Ｍ３）×ＶＤＤ（但し、Ｍ３は出力端子側から第２の出力段電流源側までのＭＯＳトランジスタに対応する１からＮ２−１までの整数）とし、前記他方の出力段電源線を基準とした前記出力端子の電圧が０Ｖであれば、前記第１の出力段カスコードトランジスタ群の各ＭＯＳトランジスタのゲート電圧の絶対値を（Ｎ２−Ｍ４）×ＶＤＤ（但し、Ｍ４は第１の出力電流源側から出力端子側までの各ＭＯＳトランジスタに対応する１からＮ２−１までの整数）とすると共に、前記第２の出力段カスコードトランジスタ群の各ＭＯＳトランジスタのゲート電圧の絶対値をＶＤＤとするのが望ましい。
【００２８】
このようにして、他方の出力段電源線を基準として、出力端子から出力される出力電圧の絶対値が０ＶからＮ２ＶＤＤまでの間で変化しても、出力段バイアス調整回路を、上記バイアス電圧とするような調整回路とすることで、第１の出力段カスコードトランジスタ群、第２の出力段カスコードトランジスタ群のそれぞれのゲート−ソース間電圧およびゲート−ドレイン間電圧の絶対値をＶＤＤ以内とすることができる。
【００２９】
前記出力段バイアス調整回路は、前記他方の出力段電源線を基準とした前記一方の出力段電源線の電圧の正負に応じて、それぞれ（Ｎ２−１）×ＶＤＤあるいは−（Ｎ２−１）×ＶＤＤの電圧を供給する電源に一端が接続されたＮ２−１個の直列接続された抵抗手段より成る第１の出力段カスコードバイアス用抵抗手段であって、前記第１の出力段カスコードバイアス用抵抗手段の隣り合う各抵抗手段の接続点が前記第１の出力段カスコードトランジスタ群の各ＭＯＳトランジスタのゲート端子に接続された前記第１の出力段カスコードバイアス用抵抗手段と、前記他方の電源線を基準とした前記一方の出力段電源線の電圧の正負に応じて、それぞれＶＤＤあるいは−ＶＤＤの電圧を供給する電源に接続されたＮ２−１個の直列接続された抵抗手段より成る第２の出力段カスコードバイアス用抵抗手段であって、前記第２の出力段カスコードバイアス用抵抗手段の隣り合う各抵抗手段の接続点が前記第２の出力段カスコードトランジスタ群の隣り合う各ＭＯＳトランジスタのゲート端子に接続された前記第２の出力段カスコードバイアス用抵抗手段と、前記第１の出力段カスコードバイアス用抵抗手段の他端および前記第２の出力段カスコードバイアス用抵抗手段の他端の接続点と前記出力端子との間に接続された出力抵抗手段とを備えているのが望ましい。
【００３０】
出力段バイアス調整回路を、第１の出力段カスコードバイアス用抵抗手段と、第２の出力段カスコードバイアス用抵抗手段と、出力抵抗手段とにより構成することで、他方の出力段電源線を基準として、出力端子から出力される出力電圧の絶対値が０ＶからＮ２ＶＤＤまでの間で変化しても、第１の出力段カスコードトランジスタ群と第２の出力段カスコードトランジスタ群へのバイアス電圧を調整した電圧に制御することができる。
【００３１】
前記第１の出力電流源には、前記第１の差動対トランジスタの一方のＭＯＳトランジスタの信号電流に略比例して変化する電流を流す機能を持たせ、前記第２の出力電流源には、前記第１の差動対トランジスタの他方のトランジスタの信号電流に略比例して変化する電流を流す機能を持たせるように、前記接続回路を構成することができる。
【００３２】
また、前記第１の出力電流源または前記第２の出力電流源の少なくとも一方の電流源には、前記第１の差動対トランジスタの一方のトランジスタと他方のトランジスタの信号電流の差に応じてあるいは当該信号電流の差に略比例して変化する電流を流す機能を持たせるように、前記接続回路を構成することができる。
【００３３】
上記入力段と上記出力段とを備えた増幅回路は、ＭＯＳトランジスタのドレイン、ゲートおよびソースをそれぞれバイポーラトランジスタのコレクタ、ベースおよびエミッタに置換して、回路接続関係を変更することなくＭＯＳトランジスタをバイポーラトランジスタに置換することができる。
【００３４】
なお、伝導極性について、バイポーラトランジスタの場合では、ベース領域をコレクタに向けて流れる電流を運ぶキャリアの極性を意味しており、それが電子であればｎｐｎトランジスタ、正孔であればｐｎｐトランジスタを意味する。つまり、伝導極性が同じとは、一方がｎｐｎトランジスタであれば他方もｎｐｎトランジスタ、一方がｐｎｐトランジスタであれば他方もｐｎｐトランジスタであり、タイプが同じであることを意味する。また、伝導極性が異なるとは、一方がｎｐｎトランジスタであれば他方はｐｎｐトランジスタ、一方がｐｎｐトランジスタであれば他方はｎｐｎトランジスタということを意味し、タイプが違うことを意味する。
【発明の効果】
【００３５】
本発明は、コモンモード入力電圧が他方の入力段電源線を基準としてその絶対値が０ＶからＮ１ＶＤＤまで変化しても、入力段バイアス調整回路が第１の差動対トランジスタ、第１の入力段カスコードトランジスタ、第２の入力段カスコードトランジスタのそれぞれのゲート−ソース間電圧およびゲート−ドレイン間電圧の絶対値をＶＤＤ以内とすることにより、任意倍数の入力電圧でも耐えることができる高耐圧の入力段とすることが可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態に係る増幅回路の入力段を示す図である。
【図２】図１に示す増幅回路の入力段の入力段バイアス調整回路の基本的な構成を説明するための図である。
【図３】図２に示す入力段の第１の入力段カスコードトランジスタ群・第１の差動対トランジスタ・第２の入力段カスコードトランジスタ群の各ＭＯＳトランジスタのゲート電圧を示す図であり、（Ａ）は他方の入力段電源線を基準として一対の入力端子へのコモンモード入力電圧が０Ｖの場合を示す図、（Ｂ）は同じくＮ１ＶＤＤの場合を示す図である。
【図４】図２に示す入力段のｐトランジスタとｎトランジスタとを置換し、一方の電源線の極性を、他方の電源線を基準として負に反転させた図である。
【図５】図４に示す入力段の第１の入力段カスコードトランジスタ群・第１の差動対トランジスタ・第２の入力段カスコードトランジスタ群の各ＭＯＳトランジスタのゲート電圧を示す図であり、（Ａ）は他方の出力段電源線を基準として入力端子に入力されるコモンモード入力電圧が０Ｖの場合を示す図、（Ｂ）は同じくコモンモード入力電圧が−Ｎ１ＶＤＤの場合を示す図である。
【図６】図２に示す入力段の第１変形例を説明するための図である。
【図７】図６の入力段において、他方の入力段電源線を基準として一対の入力端子へのコモンモード入力電圧が０Ｖから２ＶＤＤの場合（Ｎ１＝２）を示す図である。
【図８】図６の入力段において、他方の入力段電源線を基準として一対の入力端子へのコモンモード入力電圧が０Ｖから３ＶＤＤの場合（Ｎ１＝３）を示す図である。
【図９】図６に示す入力段の第２変形例を説明するための図である。
【図１０】図６に示す入力段の第３変形例を説明するための図である。
【図１１】本発明の実施の形態に係る増幅回路の出力段を示す図である。
【図１２】図１１に示す増幅回路の出力段の出力段バイアス調整回路の基本的な構成を説明するための図である。
【図１３】図１２に示す出力段の第１の出力段カスコードトランジスタ群・第２の出力段カスコードトランジスタ群の各ＭＯＳトランジスタのゲート電圧を示す図であり、（Ａ）は他方の出力段電源線を基準として出力電圧が０Ｖの場合を示す図、（Ｂ）は同じく、出力電圧がＮ２ＶＤＤの場合を示す図である。
【図１４】図１２に示す出力段のｐトランジスタとｎトランジスタとを置換し、一方の電源線の極性を、他方の電源線を基準として負に反転させた図である。
【図１５】図１４に示す出力段の第１の出力段カスコードトランジスタ群・第２の出力段カスコードトランジスタ群の各ＭＯＳトランジスタのゲート電圧を示す図であり、（Ａ）は、他方の出力段電源線を基準として出力電圧が０Ｖの場合を示す図、（Ｂ）は同じく出力電圧が−Ｎ２ＶＤＤの場合を示す図である。
【図１６】図１２に示す出力段のＮ２＝４の場合の第１変形例を説明するための図である。
【図１７】図１２に示す出力段のＮ２＝３の場合の第２変形例を説明するための図である。
【図１８】図１２に示す出力段のＮ２＝３の場合の第３変形例を説明するための図である。
【図１９】本発明の実施の形態に係る増幅回路を示す図である。
【図２０】接続回路として折り返しカスコード回路を用いた増幅回路を示す図である。
【図２１】他の接続回路を用いた増幅回路を示す図である。
【図２２】図９に示す入力段と、図１８に示す出力段と、図１９に示す接続回路とにより構成したシミュレーションのための増幅回路を示す図である。
【図２３】図２２に示す増幅回路を非反転型負帰還増幅回路として動作させたシミュレーションのための各条件を示す一覧表である。
【図２４】シミュレーション結果の直流伝達特性曲線を示すグラフである。
【図２５】従来の増幅回路の入力段を示す図である。
【図２６】従来の増幅回路の入力段と出力段とを説明するため図である。
【図２７】他の従来の増幅回路（デジタルバッファ回路）の出力段（出力回路）を示す図である。
【図２８】ホットキャリア問題を説明するためのグラフである。
【発明を実施するための形態】
【００３７】
本発明の実施の形態に係る増幅回路を図面に基づいて説明する。なお、以下の表記において、ｐトランジスタはｐＭＯＳトランジスタ、ｎトランジスタはｎＭＯＳトランジスタを示している。また、図中、「ｂｉａｓ」は電圧バイアスまたは電流バイアスを示す。
【００３８】
（増幅回路の入力段）
まず、増幅回路の入力段（入力回路）について、図１から図１０に基づいて説明する。入力段の説明においては、定格電源電圧に対して１倍の電圧をＶＤＤ、２倍の電圧を２ＶＤＤ、３倍の電圧を３ＶＤＤ、Ｎ１倍（Ｎ１は２以上の整数）の電圧をＮ１ＶＤＤと称す。
図１に示す増幅回路の入力段は、一方の電源線と他方の電源線とにより供給される電圧と同じ値の電圧Ｎ１ＶＤＤのコモンモード入力電圧を入力できるものであり、一方の電源線を電圧がＮ１ＶＤＤの電源線、他方の電源線をグランド（電圧の基準節点）としたものである。増幅回路の入力段は、ＶＤＤより高い電源電圧を使用しているが、この電圧は外部から供給したり、ＬＳＩ内部に設けたチャージポンプにより昇圧したりすることができる。
【００３９】
この増幅回路の入力段は、一対の入力端子ＩＮ1，ＩＮ2を介して入力電圧（差動モード入力電圧およびコモンモード入力電圧）が入力される第１の差動対トランジスタ１０と、第１の入力段電流バイアス手段２０と、第１の入力段カスコードトランジスタ群３０と、一対の第２の入力段カスコードトランジスタ群４０と、一対の出力用トランジスタ対５０と、入力段バイアス調整回路６０とを備えている。
【００４０】
第１の差動対トランジスタ１０は、ｐトランジスタＭＩ11とｐトランジスタＭＩ12とにより形成され、ソース同士が接続点Ｃ１で接続され、それぞれのゲートに入力端子ＩＮ1，ＩＮ2が接続されている。
第１の入力段電流バイアス手段２０は、ソースが一方の電源線のＮ１ＶＤＤに接続されている。第１の入力段電流バイアス手段２０は、第１の差動対トランジスタ１０に第１の入力段カスコードトランジスタ群３０を介して所定のバイアス電流を供給するもので、第１の差動対トランジスタ１０と同じ伝導極性を有するｐトランジスタＭＣ11により形成されている。この第１の入力段電流バイアス手段２０は、ｐトランジスタＭＣ11と対となるトランジスタを設けることでカレントミラー回路構成とすることができる。
【００４１】
第１の入力段カスコードトランジスタ群３０は、Ｎ１−１個がカスコード接続された第１の差動対トランジスタ１０と同じ伝導極性を有するｐトランジスタＭＩＵＡ1〜ＭＩＵＡ(N1-1)により構成され、一端が第１の差動対トランジスタ１０のそれぞれのｐトランジスタＭＩ11，ＭＩ12の２つのソース端子の接続点Ｃ１に接続され、他端が第１の入力段電流バイアス手段２０のｐトランジスタＭＣ11のドレインに接続されている。
第２の入力段カスコードトランジスタ群４０は、Ｎ１−１個がカスコード接続された第１の差動対トランジスタ１０と同じ伝導極性を有するｐトランジスタＭＩＬＡ1〜ＭＩＬＡ(N1-1)と、ｐトランジスタＭＩＬＢ1〜ＭＩＬＢ(N1-1)により構成され、一端が第１の差動対トランジスタ１０のそれぞれのｐトランジスタＭＩ11，ＭＩ12のドレインに接続され、他端が出力用トランジスタ対５０に接続されている。
【００４２】
出力用トランジスタ対５０は、第１の差動対トランジスタ１０と異なる伝導極性を有するｎトランジスタＭＣ21とｎトランジスタＭＣ31とから構成され、ゲートおよびドレインが出力段への接続回路へ接続され、ソースが他方の電源線であるグランドに接続されている。
【００４３】
入力段バイアス調整回路６０は、入力段におけるバイアスを調整する回路である。入力段バイアス調整回路６０は、第１の入力段カスコードトランジスタ群３０のそれぞれのゲートと、第２の入力段カスコードトランジスタ群４０のそれぞれのゲートに接続されて、コモンモード入力電圧に応じて調整されたバイアス電圧を与えることで、一対の入力端子ＩＮ1，ＩＮ2に０ＶからＮ１ＶＤＤまでの間で変化するコモンモード入力電圧が入力されたときに、第１の差動対トランジスタ１０、第１の入力段カスコードトランジスタ群３０、第２の入力段カスコードトランジスタ群４０のそれぞれのゲート−ソース間電圧（ＶGS）およびゲート−ドレイン間電圧（ＶGD）の絶対値がＶＤＤ以内となるように、第１の入力段カスコードトランジスタ群３０および第２の入力段カスコードトランジスタ群４０のバイアス電圧を調整する機能を備えている。
図１は、一方の電源線の電圧がＮ１ＶＤＤ以上の場合を示しているが、この電圧を−Ｎ１ＶＤＤ以下（絶対値がＮ１ＶＤＤ以上）にして、ＭＯＳトランジスタの伝導極性をｐトランジスタとｎトランジスタとで相互に反転させれば、回路の接続関係を変更することなく同様の動作をさせることができる。
【００４４】
ここで、入力段バイアス調整回路６０は、図２に示すような構成とすることができる。なお、図２において、図１と同じ構成のものは同符号を付して説明を省略する。
入力段バイアス調整回路６０は、レベルシフト手段を構成するｐトランジスタＭＤ1と、第１の入力段カスコードバイアス用抵抗手段６１と、第２の入力段カスコードバイアス用抵抗手段６２と、第１の抵抗手段６３と、第２の抵抗手段６４と、第１の入力段電流バイアス手段２０のｐトランジスタＭＣ11と対となるｐトランジスタＭＣ12とを備えている。
【００４５】
ｐトランジスタＭＤ1は、第１の差動対トランジスタ１０（ｐトランジスタＭＩ11，ＭＩ12）の接続点Ｃ１に接続されたダイオード接続されたトランジスタであり、ｐトランジスタＭＩ11，ＭＩ12のＶGSに相当する電圧分またはそれ以上の電圧をレベルシフトするレベルシフト手段としての働きを担うものである。
第１の入力段カスコードバイアス用抵抗手段６１は、第１の入力段カスコードトランジスタ群３０のバイアス電圧として接続された（Ｎ１−１）×ＶＤＤに一端が接続されていると共に、第１の入力段カスコードトランジスタ群３０の各ゲート間に接続されたＮ１−２個のほぼ同値の直列抵抗（抵抗ＲＩＵ1〜ＲＩＵ(N1-2)）が接続されている。
第２の入力段カスコードバイアス用抵抗手段６２は、ｐトランジスタＭＤ1とグランドとの間にＮ１個のほぼ同値の直列抵抗（抵抗ＲＩＬ1〜ＲＩＬN1）が接続されていると共に、第２の入力段カスコードトランジスタ群４０の各ゲートに直列抵抗の各接続点Ｃ２1〜Ｃ２(N1-1)が接続されている。
【００４６】
第１の抵抗手段６３（抵抗ＲX）は、第１の入力段カスコードバイアス用抵抗手段６１の他端に接続されている共に、ＶＤＤに接続されている。この抵抗ＲXの抵抗値は、第１の入力段カスコードバイアス用抵抗手段６１の合計の抵抗値とほぼ同値（抵抗ＲX＝抵抗ＲＩＵ1＋抵抗ＲＩＵ2＋・・・＋抵抗ＲＩＵ(N1-3)＋抵抗ＲＩＵ(N1-2)）である。
【００４７】
第２の抵抗手段６４（抵抗Ｒ0）は、第１の入力段カスコードバイアス用抵抗手段６１と、第１の抵抗手段６３との接続点Ｃ３に一端が接続され、第１の差動対トランジスタ１０（ｐトランジスタＭＩ11，ＭＩ12）の接続点Ｃ１に他端が接続されている。この抵抗Ｒ0の抵抗値は、第１の入力段カスコードバイアス用抵抗手段６１の各抵抗値とほぼ同値（抵抗Ｒ0＝抵抗ＲＩＵ1＝抵抗ＲＩＵ2＝・・・＝抵抗ＲＩＵ(N1-3)＝抵抗ＲＩＵ(N1-2)）である。第２の抵抗手段６４は、第１の入力段カスコードバイアス用抵抗手段６１と第１の抵抗手段６３と共に、コモンモード入力電圧に応じて調整されたバイアス電圧を発生させる制御手段とも考えることができる。従って、後述するように他の制御手段に置き換えることもできる。また、コモンモード入力電圧に応じて制御されていればそれが必ずしも接続点Ｃ１に接続されている必要はない。
【００４８】
以上のように構成された本発明の実施の形態に係る増幅回路の入力段の動作を図面に基づいて説明する。
入力端子ＩＮ1，ＩＮ2に０Ｖとなるコモンモード入力電圧が入力されたときには、説明を簡単にするために第１の差動対トランジスタ１０のゲートソース間電圧を｜ｐトランジスタＭＩ11，ＭＩ12のＶGS｜≪ＶＤＤとしてＶGSを無視すれば、接続点Ｃ１が略０Ｖとなるため、第１の入力段カスコードバイアス用抵抗手段６１の各抵抗（抵抗ＲＩＵ1〜ＲＩＵ(N1-2)）と第２の抵抗手段６４（抵抗Ｒ0）とは、（Ｎ１−１）×ＶＤＤの電圧が印加された分割抵抗となる。また、そのとき接続点Ｃ３がＶＤＤとなるため、抵抗ＲXからは電流が流れ込まない。従って、各抵抗の電圧降下はそれぞれＶＤＤとなるため、第１の入力段カスコードトランジスタ群３０のｐトランジスタＭＩＵＡ(N1-1)のゲート電圧として（Ｎ１−１）×ＶＤＤ、ｐトランジスタＭＩＵＡ(N1-2)のゲート電圧として（Ｎ１−２）×ＶＤＤ、・・・ｐトランジスタＭＩＵＡ2のゲート電圧として２ＶＤＤ、ｐトランジスタＭＩＵＡ1のゲート電圧としてＶＤＤがバイアスされる（図３（Ａ）参照）。従って、各ｐトランジスタＭＩＵＡ1〜ＭＩＵＡ(N1-1)のＶGSおよびＶGDの絶対値がＶＤＤ以内となる。
【００４９】
また、接続点Ｃ１が０Ｖであり、ｐトランジスタＭＤ1を介した接続点Ｃ４はほぼ０Ｖとなるため、０Ｖとなった接続点Ｃ４とグランドとの間の第２の入力段カスコードバイアス用抵抗手段６２の端子電圧はそれぞれが０Ｖとなる。従って、第２の入力段カスコードトランジスタ群４０のｐトランジスタＭＩＬＡ1〜ＭＩＬＡ(N1-1)のゲート電圧およびｐトランジスタＭＩＬＢ1〜ＭＩＬＢ(N1-1)のゲート電圧は０Ｖとなる（図３（Ａ）参照）。
【００５０】
次に、入力端子ＩＮ1，ＩＮ2にＮ１ＶＤＤとなるコモンモード入力電圧が入力されたときには、接続点Ｃ１が略Ｎ１ＶＤＤとなるため、接続点Ｃ３の電圧は抵抗Ｒ0と抵抗Ｒｘによる電圧分割により（Ｎ１−１）×ＶＤＤとなる。従って、第１の入力段カスコードバイアス用抵抗手段６１の各抵抗（抵抗ＲＩＵ1〜ＲＩＵ(N1-2)）には、全ての端子に同一の（Ｎ１−１）×ＶＤＤの電圧が印加された状態となるため、第１の入力段カスコードトランジスタ群３０のｐトランジスタＭＩＵＡ1〜ＭＩＵＡ(N1-1)の各ゲートには、（Ｎ１−１）×ＶＤＤがバイアスされる（図３（Ｂ）参照）。
【００５１】
また、Ｎ１ＶＤＤとなった接続点Ｃ１から、ｐトランジスタＭＤ1と第２の入力段カスコードバイアス用抵抗手段６２とを介してグランドに電流が流れるが、簡単とするためにｐトランジスタＭＤ1のゲートソース間電圧を｜ｐトランジスタＭＤ1のＶGS｜≪ＶＤＤとしてＶGSを無視すれば、第２の入力段カスコードバイアス用抵抗手段６２の各抵抗（抵抗ＲＩＬ1〜ＲＩＬ(N1-2)）は、Ｎ１ＶＤＤの電圧が印加された分割抵抗となる。従って、各抵抗の電圧降下はＶＤＤとなるため、第２の入力段カスコードトランジスタ群４０のｐトランジスタＭＩＬＡ1，ＭＩＬＢ1のゲート電圧として（Ｎ１−１）×ＶＤＤ、ｐトランジスタＭＩＬＡ2，ＭＩＬＢ2のゲート電圧として（Ｎ１−２）×ＶＤＤ、・・・ｐトランジスタＭＩＬＡ(N1-2)，ＭＩＬＢ(N1-2)のゲート電圧として２ＶＤＤ、ｐトランジスタＭＩＬＡ(N1-1)，ＭＩＬＢ(N1-1)のゲート電圧としてＶＤＤがバイアスされる（図３（Ｂ）参照）。従って、各ｐトランジスタＭＩＬＡ1〜ＭＩＬＡ(N1-1)，ＭＩＬＢ1〜ＭＩＬＢ(N1-1)のＶGSおよびＶGDの絶対値がＶＤＤ以内となる。
以上の動作説明では、説明を簡単とするために第１の差動対トランジスタ１０のゲート−ソース間電圧ＶGSとｐトランジスタＭＤ1のゲート−ソース間電圧ＶGSを無視したが、この影響によるバイアス調整電圧の差は実質的には本発明の効果を損ねるものではない。
また、第１の差動対トランジスタ１０のゲート−ソース間電圧ＶGSとｐトランジスタＭＤ１のゲート−ソース間電圧ＶGSの影響も考慮して抵抗Ｒｏ，Ｒｘ，抵抗ＲIＬ１の値を上記バイアス電圧により近くなるように調整することもできる。
【００５２】
そして、それぞれの第２の入力段カスコードトランジスタ群４０を流れる信号電流は、ｎトランジスタＭＣ21とｎトランジスタＭＣ31とのそれぞれのドレインからソースに流れる。そのうちの少なくとも信号電流成分を次段である出力段に接続される接続回路への出力信号として出力することができる。
【００５３】
このように、入力端子ＩＮ1，ＩＮ2に入力されたコモンモード入力電圧が０ＶからＮ１ＶＤＤまで変化しても、第１の入力段カスコードトランジスタ群３０と第２の入力段カスコードトランジスタ群４０へのバイアス電圧を調整した電圧に制御することができるので、本実施の形態に係る増幅回路の入力段は、コモンモード入力電圧が定格電源電圧の任意倍数の電圧でも耐えることができる。
【００５４】
なお、ダイオード接続されたｐトランジスタＭＤ1と、第２の入力段カスコードバイアス用抵抗手段６２の抵抗ＲIＬ1との接続関係は、必ずしも上記に限定されるものではない。ｐトランジスタＭＤ1と第２の入力段カスコードバイアス用抵抗手段６２の抵抗ＲＩＬ1を入れ替えても回路動作は等価であることは自明である。すなわち、第２の入力段カスコードバイアス用抵抗手段６２は、接続点Ｃ１とグランドの間にｐトランジスタＭＤ1を介して直列接続されたＮ１個の抵抗手段とすることもできる。
【００５５】
図２に示す入力段は、ｐトランジスタとｎトランジスタとを置換すると共に、一方の電源線を−Ｎ１ＶＤＤとし、他方の電源線をグランド（基準節点）として電位（極性）を反転させた図４に示す入力段とすることができる。なお、図４においては、ｐトランジスタとｎトランジスタとの違いはあるが、理解がしやすいように、図２に対応させて符号を記載している。
図４に示す入力段では、入力端子ＩＮ1，ＩＮ2に０Ｖとなるコモンモード入力電圧が入力されたときには、ｎトランジスタＭＩＵＡ(N1-1)のゲート電圧として−（Ｎ１−１）×ＶＤＤ、ｎトランジスタＭＩＵＡ(N1-2)のゲート電圧として−（Ｎ１−２）×ＶＤＤ、・・・ｎトランジスタＭＩＵＡ2のゲート電圧として−２ＶＤＤ、ｎトランジスタＭＩＵＡ1のゲート電圧として−ＶＤＤがバイアスされる。また、ｎトランジスタＭＩＬＡ1〜ＭＩＬＡ(N1-1)のゲート電圧およびｎトランジスタＭＩＬＢ1〜ＭＩＬＢ(N1-1)のゲート電圧は０Ｖとなる（図５（Ａ）参照）。従って、各ｎトランジスタＭＩＵＡ1〜ＭＩＵＡ(N1-1)のＶGSおよびＶGDの絶対値をＶＤＤ以内とすることができる。
入力端子ＩＮ1，ＩＮ2に−Ｎ１ＶＤＤとなるコモンモード入力電圧が入力されたときには、ｎトランジスタＭＩＵＡ1〜ＭＩＵＡ(N1-1)の各ゲートには、−（Ｎ１−１）×ＶＤＤがバイアスされる。また、ｎトランジスタＭＩＬＡ1，ＭＩＬＢ1のゲート電圧として−（Ｎ１−１）×ＶＤＤ、ｎトランジスタＭＩＬＡ2，ＭＩＬＢ2のゲート電圧として−（Ｎ１−２）×ＶＤＤ、・・・ｎトランジスタＭＩＬＡ(N1-2)，ＭＩＬＢ(N1-2)のゲート電圧として−２ＶＤＤ、ｎトランジスタＭＩＬＡ(N1-1)，ＭＩＬＢ(N1-1)のゲート電圧として−ＶＤＤがバイアスされる（図５（Ｂ）参照）。従って、各ｎトランジスタＭＩＬＡ1〜ＭＩＬＡ(N1-1)，ＭＩＬＢ1〜ＭＩＬＢ(N1-1)のＶGSおよびＶGDの絶対値をＶＤＤ以内とすることができる。
【００５６】
（入力段の第１変形例）
図２に示す増幅回路の入力段では、抵抗Ｒ0を第１の差動対トランジスタ１０の接続点Ｃ１に接続していたが、図６に示すように分離することも可能である。
図６に示す増幅回路の入力段には、入力段バイアス調整回路６０ａとして、第１の差動対トランジスタ１０に対応する第２の差動対トランジスタ１１と、第１の入力段電流バイアス手段２０に対応する第２の入力段電流バイアス手段２１と、第１の入力段カスコードトランジスタ群３０に対応する第３の入力段カスコードトランジスタ群３１と、第２の入力段カスコードトランジスタ群４０に対応する第４の入力段カスコードトランジスタ群４１とが含まれている。
【００５７】
第２の差動対トランジスタ１１は、第１の差動対トランジスタ１０と同じ伝導極性を有するｐトランジスタＭＩ21とｐトランジスタＭＩ22とにより形成され、ソース同士が接続点Ｃ５で接続され、ドレイン同士が接続点Ｃ６で接続され、それぞれのゲートに入力端子ＩＮ1，ＩＮ2とが接続されている。
第２の入力段電流バイアス手段２１は、第１の入力段電流バイアス手段２０のｐトランジスタＭＣ11と共に、ｐトランジスタＭＣ12とカレントミラー回路を構成し、第１の差動対トランジスタ１０と同じ伝導極性を有するｐトランジスタＭＣ13により形成されている。
【００５８】
第３の入力段カスコードトランジスタ群３１は、第１の差動対トランジスタ１０と同じ伝導極性を有するｐトランジスタＭＩＵＢ1〜ＭＩＵＢ(N1-1)により形成され、第２の差動対トランジスタ１１のソース同士を接続する接続点Ｃ５に一端が接続されている。
第４の入力段カスコードトランジスタ群４１は、第１の差動対トランジスタ１０と同じ伝導極性を有するｐトランジスタＭＩＬＣ1〜ＭＩＬＣ(N1-1)により形成され、第２の差動対トランジスタ１１のドレイン同士を接続する接続点Ｃ６とグランドとの間に接続されている。
ｐトランジスタＭＣ13は、第１の差動対トランジスタ１０と同じ伝導極性を有するｐトランジスタＭＣ11と同様にソースがＮ１ＶＤＤに接続され、ドレインが第３の入力段カスコードトランジスタ群３１に接続され、ｐトランジスタＭＣ12とカレントミラー回路を構成する。
【００５９】
このように第２の差動対トランジスタ１１を新たに設け、第２の入力段電流バイアス手段２１と、第３の入力段カスコードトランジスタ群３１と、第４の入力段カスコードトランジスタ群４１とを設けることで、図２と同様の動作をさせることができると同時に、出力段に伝送するための信号電流が流れる第１の差動対トランジスタ１０と、第２の入力段カスコードバイアス用抵抗手段６２および第１の入力段カスコードバイアス用抵抗手段６１に流れる電流とを分離することができるので、第１の差動対トランジスタ１０への悪影響を排除することができる。
【００６０】
図６に示す増幅回路の入力段は、一般化した場合を示し、電源電圧をＮ１ＶＤＤとした例であるが、例えば、コモンモード入力電圧を２ＶＤＤ（Ｎ１＝２）とした場合には、図７に示すような回路とすることができる。また、コモンモード入力電圧を３ＶＤＤ（Ｎ１＝３）とした場合には、図８に示すような回路とすることができる。
【００６１】
図７（Ｎ１＝２の入力段）および図８（Ｎ１＝３の入力段）を比較して判るように、コモンモード入力電圧の耐圧を２ＶＤＤとした場合には、第１の入力段カスコードトランジスタ群３０，第３の入力段カスコードトランジスタ群３１がｐトランジスタＭＩＵＡ1，ＭＩＵＢ1が１個ずつとなるため、ｐトランジスタＭＩＵＡ1，ＭＩＵＢ1にはゲート電圧としてＶＤＤをバイアスすればよい。従って、図６に示した第１の入力段カスコードバイアス用抵抗手段６１と第１の抵抗手段６３と、第２の抵抗手段６４とが省略される。
このようにして、コモンモード電圧が定格電源電圧の任意の倍数電圧でも耐える増幅回路の入力段を設計することができる。
【００６２】
（入力段の第２変形例）
図２，図４，図６における一般化した入力段バイアス調整回路６０，６０ａの各抵抗手段（第１の入力段カスコードバイアス用抵抗手段６１，第１の抵抗手段６３，第２の抵抗手段６４）は、以下で説明するように、コモンモード入力電圧により制御されるＭＯＳトランジスタ回路に置換することができる。すなわち、抵抗手段の代わりに、ＭＯＳトランジスタによる可変抵抗手段、スイッチ手段、レベルシフト手段を使用することができる。そのことを図９に基づいて説明する。
図７に示す入力段は、図９に示すような入力段とすることもできる。図９に示す増幅回路の入力段は、定格電源電圧の２倍（ＶＤＤのＮ１倍の電圧をＮ１ＶＤＤと表記したときのＮ１＝２の場合である。）のコモンモード入力電圧を入力可能とするものである。図９においては、一方の電源線の電圧はＮ１（＝２）以上の３ＶＤＤが使用されている。なお、図９においては、図７と同じ構成のものは同符号を付して説明を省略する。
【００６３】
図９に示す入力段の入力段バイアス調整回路６０ｂは、ダイオード接続されたｐトランジスタＭＤ1のゲートとドレインとの接続点Ｃ１０とグランドとの間に、カレントミラー回路構成のｎトランジスタＭＣ61，ＭＣ62のうちの一方のｎトランジスタＭＣ61が接続されてｐトランジスタＭＤ1に電流バイアスを与えている。この接続点Ｃ１０には、第２の入力段カスコードトランジスタ群４０，第４の入力段カスコードトランジスタ群４１のｐトランジスタＭＩＬＡ1，ＭＩＬＢ1，ＭＩＬＣ1のゲートが接続されている。
ダイオード接続されたｐトランジスタＭＤ1のソースは、接続点Ｃ１１を介してｐトランジスタＭＢ1のソースに接続されている。ｐトランジスタＭＢ1のゲートはＶＤＤにバイアスされ、ドレインはグランドに接続されている。
【００６４】
第１の入力段カスコードトランジスタ群３０のｐトランジスタＭＩＵＡ1と、第３の入力段カスコードトランジスタ群３１のｐトランジスタＭＩＵＢ1とは、ＶＤＤに固定バイアスされている。このｐトランジスタＭＩＵＡ1は、ｐトランジスタＭＩＵＡ1と同じ伝導極性のｐトランジスタＭＵＸ1を介在して第１の入力段電流バイアス手段２０のｐトランジスタＭＣ11に接続されている。従って、第１の入力段カスコードトランジスタ群３０のｐトランジスタＭＩＵＡ1には、バイアス電流が第１の入力段電流バイアス手段２０から供給される。
また、このｐトランジスタＭＩＵＢ1はｐトランジスタＭＩＵＢ1と同じ伝導極性のｐトランジスタＭＵＹ1を介在して第２の入力段電流バイアス手段２１のｐトランジスタＭＣ13に接続されている。従って、第３の入力段カスコードトランジスタ群３１のｐトランジスタＭＩＵＢ1には、バイアス電流が第２の入力段電流バイアス手段２１から供給される。
【００６５】
また、第２の差動対トランジスタ１１にダイオード接続のｐトランジスタＭＤ2，ＭＤ3をそれぞれのゲートに接続している。これは、増幅回路をボルテージフォロワ等の非反転型帰還増幅回路に応用した際に、立ち上がりが急峻な矩形波を入力信号として入力したときにレスポンスが遅くなり、出力段から入力段への帰還信号が遅れて到達することによる不具合を解消するためのものである。
【００６６】
次に、図９に示す入力段の動作について図面に基づいて説明する。
図９のｐトランジスタＭＢ1，ｎトランジスタＭＣ61は図７の抵抗ＲＩＬ1，ＲＩＬ2に代わるもので、可変抵抗手段として機能するものである。入力端子ＩＮ1，ＩＮ2に入力されたコモンモード入力電圧が変化すると、第２の差動対トランジスタ１１のｐトランジスタＭＩ21，ＭＩ22のゲートが制御され、コモンモード入力電圧に応じてｐトランジスタＭＢ1のソース（接続点Ｃ１１）、ｐトランジスタＭＤ1を介して、ｎトランジスタＭＣ61のドレインが制御される。
【００６７】
まず、入力端子ＩＮ1，ＩＮ2に、２ＶＤＤを超えないＶＤＤを中心として増減するコモンモード入力電圧が入力されると、第１の差動対トランジスタ１０のｐトランジスタＭＩ11，ＭＩ12のゲートが制御され、接続点Ｃ６，Ｃ１０，Ｃ１１の電圧が増減する。
【００６８】
例えば、コモンモード入力電圧がＶＤＤを超えた場合には、ｐトランジスタＭＢ1のゲートがＶＤＤによりバイアスされているため、第２の差動対トランジスタ１１のｐトランジスタＭＩ21，ＭＩ22はカットオフ状態となり、接続点Ｃ１１の電圧は一定値に保持される。従って、接続点Ｃ１１とダイオード接続されたｐトランジスタＭＤ1を介した接続点Ｃ１０の電圧は、接続点Ｃ１１からｐトランジスタＭＤ1のＶGS分降下した電圧となり、接続点Ｃ１１の電圧は、ｐトランジスタＭＢ1のゲート電圧ＶＤＤからＶGS分高い電圧となる。つまり、接続点Ｃ１０の電圧は、ＶＤＤ＋｜ｐトランジスタＭＢ1のＶGS｜−｜ｐトランジスタＭＤ1のＶGS｜≒ＶＤＤとなる。
【００６９】
接続点Ｃ１０がＶＤＤとなることにより、第１の差動対トランジスタ１０のｐトランジスタＭＩ11，ＭＩ12にカスケード接続されたｐトランジスタＭＩＬＡ1，ＭＩＬＢ1がＶＤＤにバイアスされる。
従って、コモンモード入力電圧がＶＤＤを超えて２ＶＤＤに到達しても、ｐトランジスタＭＩ11，ＭＩ12のＶGS，ＶGDと、ｐトランジスタＭＩ21，ＭＩ22のＶGS，ＶGDとは、その絶対値をＶＤＤ以内とすることができる。
図９に示す入力段で一方の電源線にＮ１ＶＤＤ（＝２）以上の３ＶＤＤを使用しているのはこの効果のためである。
【００７０】
コモンモード入力電圧がＶＤＤのとき、ｐトランジスタＭＩＵＡ1，ＭＩＵＢ1は線形領域で動作している。更に、コモンモード入力電圧が増加して２ＶＤＤとなると、ｐトランジスタＭＵＸ1も線形領域で動作し始める。しかし、ｐトランジスタＭＣ11，ＭＣ13はソースが３ＶＤＤに接続されているため活性領域での作動状態であるので、第１の差動対トランジスタ１０への増幅動作に与える影響はほとんど無視できる。
【００７１】
次に、コモンモード入力電圧がＶＤＤより低くなると、接続点Ｃ１１の電圧が下がり、ｐトランジスタＭＢ1はカットオフとなる。接続点Ｃ１１の電圧が下がると、ｐトランジスタＭＤ1を介してｎトランジスタＭＣ61のドレイン（接続点Ｃ１０）の電圧も下がる。このとき、接続点Ｃ１０の電圧は、（コモンモード入力電圧）＋｜ｐトランジスタＭＩ21のＶGS｜−｜ｐトランジスタＭＤ1のＶGS｜≒（コモンモード入力電圧）となる。従って、コモンモード入力電圧が０Ｖのとき、接続点Ｃ１０の電圧も０Ｖとなり、この電圧が第２の入力段カスコードトランジスタ群４０のゲートにバイアスされる。このとき、ｐトランジスタＭＩＵＡ1とｐトランジスタＭＩＵＢ1のゲートはＶＤＤにバイアスされている。従って、コモンモード入力電圧が０Ｖに到達しても、ｐトランジスタＭＩ11，ＭＩ12のＶGS，ＶGDと、ｐトランジスタＭＩ21，ＭＩ22のＶGS，ＶGDとは、その絶対値をＶＤＤ以内とすることができる。
【００７２】
このように、ｐトランジスタＭＣ11，ＭＣ13をＮ１＝２ＶＤＤより高い電圧である３ＶＤＤに接続し、ｐトランジスタＭＵＸ1，ＭＵＹ1を、第１の入力段カスコードトランジスタ群３０と第３の入力段カスコードトランジスタ群３１とにカスコード接続することで、コモンモード入力電圧が２ＶＤＤのときでもｐトランジスタＭＣ11とｐトランジスタＭＣ13を活性領域に維持できるので、第１の差動対トランジスタ１０への増幅動作に与える影響を排除することができる。従って、入力段Ｘ１の性能を向上させることができる。
コモンモード入力電圧がＶＤＤより小さいときに、差動対トランジスタＭＩ11，ＭＩ12を活性領域で動作させるために、ｐトランジスタＭＤ1のアスペクト比を小さくして｜ＶGS｜を大きく設定し、差動対トランジスタＭＩ11，ＭＩ12の｜ＶDS｜が大きくなるようにするのが望ましい。
【００７３】
以上の説明から明らかなように、図９に示す入力段バイアス調整回路６０ｂのｐトランジスタＭＢ1，ｎトランジスタＭＣ61は、図７に示す入力段バイアス調整回路６０ａの第２の入力段カスコードバイアス用抵抗手段６２に代わるもので、コモンモード入力電圧によって制御される。ｐトランジスタＭＢ1はレベルシフト手段を備えたスイッチ手段またはレベルシフト手段を備えた可変抵抗手段として動作し、また、ｎトランジスタＭＣ61は可変抵抗手段として動作して入力段のバイアスを調整する。
【００７４】
図９に示す入力段では、定格電源電圧の２倍となる２ＶＤＤ（Ｎ１＝２）よりＶＤＤ分ほど高い３ＶＤＤを一方の電源線としているため、第１の入力段カスコードトランジスタ群３０と第１の入力段電流バイアス手段（ｐトランジスタＭＣ11のドレイン）との間、および第３の入力段カスコードトランジスタ群３１と第２の入力段電流バイアス手段（ｐトランジスタＭＣ13のドレイン）との間に、それぞれ同じ伝導極性を有するｐトランジスタＭＵＸ1，ＭＵＹ1を１個ずつカスコード接続している。
そして、入力段の電源電圧が２ＶＤＤより２ＶＤＤだけ高い４ＶＤＤの場合では、同様に、第１の入力段カスコードトランジスタ群３０と第１の入力段電流バイアス手段（ｐトランジスタＭＣ11のドレイン）との間、および第３の入力段カスコードトランジスタ群３１と第２の入力段電流バイアス手段（ｐトランジスタＭＣ13のドレイン）との間に、それぞれ２個のｐトランジスタを接続すればよいし、入力段の電源電圧が２ＶＤＤより３ＶＤＤだけ高い５ＶＤＤの場合ではそれぞれ３個のｐトランジスタを接続すればよいというように、４ＶＤＤ以上でも第１の入力段カスコードトランジスタ群３０および第３の入力段カスコードトランジスタ群３１と伝導極性が同じｐトランジスタをカスコード接続して積み上げて、ｐトランジスタＭＣ11またはＭＣ13に接続すればよい。
つまり、一方の電源線の電源電圧と入力可能とするコモンモード入力電圧との差分からＶＤＤの何倍であるかを算出して、ＶＤＤの倍数分のＭＯＳトランジスタを第１の入力段カスコードトランジスタ群３０と第３の入力段カスコードトランジスタ群３１とのそれぞれにカスコード接続することで、入力可能とするコモンモード入力電圧以上の電源電圧を一方の電源線とすることができる。
【００７５】
図９においては、Ｎ１＝２の場合であるが、更に、Ｎ１が３以上の場合にも同様である。すなわち、例えば、コモンモード入力電圧の最大値がＭＯＳトランジスタの定格電源電圧の３倍となる３ＶＤＤ（Ｎ１＝３）の場合、それよりＶＤＤ分ほど高い４ＶＤＤを一方の電源線として使用し、第１の入力段カスコードトランジスタ群３０と第３の入力段カスコードトランジスタ群３１とに、同じ伝導極性を有するｐトランジスタを１つカスコード接続すればよいし、２ＶＤＤ高い５ＶＤＤの場合は前記ｐトランジスタをそれぞれ２個カスコード接続すればよい。このように、一方の電源線の電源電圧の絶対値を他方の電源線を基準としてＮ１ＶＤＤより大きくするこの手法は、図７、図９の回路に限定されず、本発明に係るすべての入力段に適用することができる。
【００７６】
（入力段の第３変形例）
図８に示す入力段は、図１０に示すような入力段とすることもできる。図１０に示す増幅回路の入力段は、定格電源電圧の３倍（ＶＤＤのＮ１倍の電圧をＮ１ＶＤＤと表記したときのＮ１＝３の場合である。）のコモンモード入力電圧を入力可能とするものである。なお、図１０においては、図８と同じ構成のものは同符号を付して説明を省略する。また、図１０においては、第２の差動対トランジスタ１１に付加された図９に示すダイオード接続のｐトランジスタＭＤ2，ＭＤ3は省略されている。
【００７７】
図１０に示す入力段バイアス調整回路６０ｃは、カレントミラー回路構成のｐトランジスタＭＣ71，ＭＣ72のソースが２ＶＤＤに接続されている。ｐトランジスタＭＣ71のドレインには、ＶＤＤによりゲートがバイアスされたｎトランジスタＭＢ2のドレインが接続されている。ｐトランジスタＭＣ72のドレインには、ＶＤＤにドレインが接続されたｐトランジスタＭＢ3のソースが接続されている。
【００７８】
ｐトランジスタＭＣ72とｐトランジスタＭＢ3との接続点Ｃ１２には、第３の入力段カスコードトランジスタ群３１のｐトランジスタＭＩＵＢ1のゲートと、ｐトランジスタＭＢ4のゲートとが接続されている。また、ｐトランジスタＭＢ4のソースは、ｐトランジスタＭＩＵＢ1のドレインと接続点Ｃ１３で接続されている。
ｐトランジスタＭＢ3のゲートには、ダイオード接続されたｐトランジスタＭＤ1のゲートおよびドレインが接続されていると共に、第２，第４の入力段カスコードトランジスタ群４０，４１のｐトランジスタＭＩＬＡ1〜ＭＩＬＣ1のゲートが、接続点Ｃ１４により接続されている。
【００７９】
ｐトランジスタＭＢ4のドレインには、ゲートがＶＤＤでバイアスされ、ドレインがグランドに接続されたｐトランジスタＭＢ5のソースが接続されている。
接続点Ｃ１４に、ゲートがＶＤＤによりバイアスされたｎトランジスタＭＢ6のドレインが接続されている。ｎトランジスタＭＢ6のソースは、接続点Ｃ１５によりｎトランジスタＭＣ61と共に、ｎトランジスタＭＣ62とカレントミラー回路を構成するｎトランジスタＭＣ63のドレインが接続されている。また、接続点Ｃ１５には、第２，第４の入力段カスコードトランジスタ群４０，４１のｐトランジスタＭＩＬＡ2〜ＭＩＬＣ2のゲートが接続されている。
【００８０】
以上のように構成された入力段の第３変形例の動作を説明する。
図１０のｐトランジスタＭＢ3，ＭＣ72は、図８の第１の抵抗手段（抵抗Ｒｘ）、第１の出力段カスコードバイアス用抵抗手段１１１の抵抗手段ＲＩＵ1に代わるものである。また、図１０のｐトランジスタＭＢ4は図８の抵抗ＲIＬ1に代わり、ｎトランジスタＭＢ6，ＭＣ63は抵抗ＲＩＬ2，ＲＩＬ3に代わるものである。入力端子ＩＮ1，ＩＮ2に入力されたコモンモード入力電圧が変化すると、第２の差動対トランジスタ１１のｐトランジスタＭＩ21，ＭＩ22のゲートが制御され、コモンモード入力電圧に応じてｐトランジスタＭＢ4のソース（接続点Ｃ１３）、ｐトランジスタＭＤ1を介して、ｐトランジスタＭＢ3のゲート、ｎトランジスタＭＢ6のドレイン、ｎトランジスタＭＣ63ソースが制御される。
コモンモード入力電圧が１．５ＶＤＤの値を中心に増減すると、コモンモード入力電圧に応じてｐトランジスタＭＢ4のソース電圧（接続点Ｃ１３）・ドレイン電圧（接続点Ｃ１６）、ｎトランジスタＭＢ6のドレイン電圧（接続点Ｃ１４）・ソース電圧（接続点Ｃ１５）、ｐトランジスタＭＩＬＣ１のソース電圧（接続点Ｃ６）・ドレイン電圧（接続点Ｃ１７）が増減する。
【００８１】
（１）コモンモード入力電圧≧２ＶＤＤ−｜Ｖｔｈｐ｜（但し、Ｖｔｈｐは、ｐトランジスタの閾値電圧を示す。）
まず、コモンモード入力電圧が２ＶＤＤ−｜Ｖｔｈｐ｜以上である場合を説明する。
ｐトランジスタＭＢ3がオフであり、ｐトランジスタＭＣ72はオンであるから接続点１２の電圧は２ＶＤＤ、接続点Ｃ１５の電圧は（ＶＤＤ−ｎトランジスタＭＢ6のＶGS）である。
コモンモード入力電圧が２ＶＤＤを少し超えると、ｐトランジスタＭＢ4のゲートが２ＶＤＤで固定であるので、第２の差動対トランジスタ１１のｐトランジスタＭＩ21，ＭＩ22はオフとなり、接続点Ｃ１３は一定値に保持される。従って、接続点Ｃ１４は、２ＶＤＤ＋｜ｐトランジスタＭＢ4のＶGS｜−｜ｐトランジスタＭＤ1のＶGS｜であることから、ほぼ２ＶＤＤに保持される。
【００８２】
ｐトランジスタＭＩＬＡ1，ＭＩＬＢ1のゲートは、２ＶＤＤに保持されるので、コモンモード入力電圧が２ＶＤＤを超えて３ＶＤＤになっても、第１の差動対トランジスタ１０のｐトランジスタＭＩ11，ＭＩ12のＶGDはＶＤＤ以内に保持される。また、第２の差動対トランジスタ１１のｐトランジスタＭＩ21，ＭＩ22のＶGDも同様にＶＤＤ以内に保持される。
【００８３】
このとき、ｐトランジスタＭＩＵＡ1，ＭＩＵＢ1，ＭＩＵＡ2，ＭＩＵＢ2は線形領域で動作している。しかし、ｐトランジスタＭＣ11が活性領域である限り、第１の差動対トランジスタ１０に与える影響はほとんど無視できる。
更に、コモンモード入力電圧が増大して３ＶＤＤ−｜Ｖｔｈｐ｜に近づくと、ｐトランジスタＭＣ11，ＭＣ13も線形領域に入る。また、ｐトランジスタＭＩ11，ＭＩ12はオフとなり、増幅作用がなくなる。これが増幅作用を保持できるコモンモード入力電圧の上限となる。但し、このコモンモード入力電圧の上限は、本発明の技術を用いたｎＭＯＳ差動対トランジスタを備えた入力段を併用することで、あるいは図１０で説明した手法で、拡大することが可能である。
【００８４】
（２）ＶＤＤ−｜Ｖｔｈｐ｜＜コモンモード入力電圧＜２ＶＤＤ−｜Ｖｔｈｐ｜
コモンモード入力電圧が２ＶＤＤ−｜Ｖｔｈｐ｜から減少すると、ｐトランジスタＭＢ4がオフであるため、接続点Ｃ１３、接続点Ｃ１４の電圧が低下する。更に、ｐトランジスタＭＢ3がオンとなるため接続点Ｃ１２がコモンモード入力電圧に応じて制御される。
ここで、接続点Ｃ１３の電圧は、（コモンモード入力電圧）＋｜ｐトランジスタＭＩ21のＶGS｜となるから、接続点Ｃ１４の電圧は、（コモンモード入力電圧）＋｜ｐトランジスタＭＩ21のＶGS｜−｜ｐトランジスタＭＤ1のＶGS｜となる。従って、接続点Ｃ１２の電圧は、（コモンモード入力電圧）＋｜ｐトランジスタＭＩ21のＶGS｜−｜ｐトランジスタＭＤ1のＶGS｜＋｜ｐトランジスタＭＢ3のＶGS｜となるため、コモンモード入力電圧の電圧低下に伴って、ｐトランジスタＭＩＵＡ1，ＭＩＵＢ1，ＭＢ4，ＭＩＬＡ1〜ＭＩＬＣ1のゲート電圧が制御される。また、図９の回路動作で説明したように、ｐトランジスタＭＤ1のアスペクト比を小さくして｜ＶGS｜を大きく設定し、第１の差動対トランジスタ１０のｐトランジスタＭＩ11，ＭＩ12の｜ＶDS｜が大きくなるようにｐトランジスタＭＩＬＡ1，ＭＩＬＢ1のゲート電圧が制御されることで、第１の差動対トランジスタ１０のｐトランジスタＭＩ11，ＭＩ12が線形領域に入ることを防止する。
【００８５】
（３）コモンモード入力電圧≦ＶＤＤ−｜Ｖｔｈｐ｜
コモンモード入力電圧がＶＤＤ−｜Ｖｔｈｐ｜以下であると、ｐトランジスタＭＢ3のゲート電圧である接続点Ｃ１４の電圧が下がってもｐトランジスタＭＢ3のソース電圧となる接続点Ｃ１２の電圧はＶＤＤ以下に下がることができないため、接続点Ｃ１２の電圧はほぼＶＤＤに固定される。一方、接続点Ｃ１４の電圧は、（コモンモード入力電圧）＋｜ｐトランジスタＭＩ21のＶGS｜−｜ｐトランジスタＭＤ1のＶGS｜となるため、コモンモード入力電圧に応じて更に電圧が低下する。コモンモード入力電圧が更に低下すると、ｎトランジスタＭＢ6が線形領域に入り、接続点Ｃ１５も低下し始める。
【００８６】
これにより、ｐトランジスタＭＩＬＡ1，ＭＩＬＢ1，ＭＩＬＡ2，ＭＩＬＢ2のゲート電圧が減少することで、ｐトランジスタＭＩ11，ＭＩ12の｜ＶDS｜が小さくなることによるｐトランジスタＭＩ11，ＭＩ12の線形領域への移行を防止する。
コモンモード入力電圧が減少するにつれて、接続点Ｃ１の電圧が低下するが、ｐトランジスタＭＩＵＡ1のゲート電圧はＶＤＤに固定され、ｐトランジスタＭＩＵＡ2のゲート電圧は２ＶＤＤに固定されるので、ｐトランジスタＭＩＵＡ1，ＭＩＵＡ2，ＭＣ11のＶGDをＶＤＤ以内に保持することができる。また、同様に、ｐトランジスタＭＩＵＢ1，ＭＩＵＢ2，ＭＣ13のＶGDもＶＤＤ以内に保持することができる。
【００８７】
従って、コモンモード入力電圧が０Ｖから３ＶＤＤまで変動しても、入力段の全てのトランジスタのＶGS，ＶGDの絶対値をＶＤＤ以内に保持することができる。
以上の説明から明らかなように、図１０に示す入力段バイアス調整回路６０ｃのｐトランジスタＭＢ4とｐトランジスタＭＢ5、更にｎトランジスタＭＢ6，ＭＣ63は、図２に示す入力段バイアス調整回路６０の第２の入力段カスコードバイアス用抵抗手段６２に代わるものである。
また、ｐトランジスタＭＢ4，ＭＢ5およびｎトランジスタＭＢ6，ＭＣ63は、コモンモード入力電圧によって制御され、レベルシフト手段を備えたスイッチ手段またはレベルシフト手段を備えた可変抵抗手段または可変抵抗手段として動作し、入力段のバイアスを調整する。また、図１０に示すｐトランジスタＭＣ72は、図２に示す入力段バイアス調整回路６０の第１の入力段カスコードバイアス用抵抗手段６１に代わるものである。更に、図１０に示すｐトランジスタＭＢ3は、図２に示す第１の抵抗手段６３と第２の抵抗手段６４とに代わるものである。
そして、図２の回路では第１の入力段カスコードバイアス用抵抗手段６１と第１の抵抗手段６３からなる回路のバイアス電圧が第２の抵抗手段６４を介してコモンモード入力電圧により制御されるが、図１０の回路では、ｐトランジスタＭＢ3のゲート−ソースを介してコモンモード入力電圧によりｐトランジスタＭＣ72が制御されることになる。このとき、ｐトランジスタＭＣ72は可変抵抗手段またはスイッチ手段として、ｐトランジスタＭＢ3はレベルシフト手段を備えたスイッチ手段またはレベルシフト手段を備えた可変抵抗手段として動作し、入力段のバイアスを調整する。
【００８８】
（増幅回路の出力段）
次に、増幅回路の出力段（出力回路）について、図１１から図１８に基づいて説明する。なお、出力段の説明においては、定格電源電圧ＶＤＤに対して１倍の電圧をＶＤＤ、２倍の電圧を２ＶＤＤ、３倍の電圧を３ＶＤＤ、Ｎ２倍（Ｎ２は２以上の整数）の電圧をＮ２ＶＤＤと称す。
図１１に示す増幅回路の出力段は、コモンモード入力電圧に応じて定格電源電圧のＮ２倍の信号が出力できるものである。増幅回路の出力段は、入力段と同様に、ＶＤＤより高い電源電圧を使用しているが、この電圧は外部から供給したり、ＬＳＩ内部に設けたチャージポンプにより昇圧したりすることができる。
【００８９】
この増幅回路の出力段は、第１の出力電流源７０と、第２の出力電流源８０と、第１の出力段カスコードトランジスタ群９０と、第２の出力段カスコードトランジスタ群１００と、出力段バイアス調整回路１１０とを備えている。
【００９０】
第１の出力段電流源７０は、ｐトランジスタＭＣ41により形成されている。ｐトランジスタＭＣ41は、ソースが一方の出力段電源線であるＮ２ＶＤＤに接続され、図１に示す第１の差動対トランジスタ１０の一方のトランジスタであるｐトランジスタＭＩ11に流れる電流に応じて変化する電流を流す機能を有するものである。
第２の出力段電流源８０は、第２の出力段カスコードトランジスタ群１００のＭＯＳトランジスタと同じ伝導極性を有するｎトランジスタＭＣ51により形成されている。ｎトランジスタＭＣ51は、ソースが他方の出力段電源線であるグランドに接続され、図１に示す、第１の差動対トランジスタ１０の他方のトランジスタであるｐトランジスタＭＩ12に流れる電流に応じて変化する電流を流す機能を有するものである。
【００９１】
第１の出力段カスコードトランジスタ群９０は、出力端子ＯＵＴに一端が接続され、他端が第１の出力段電流源７０（ｐトランジスタＭＣ41）に接続された、第１の出力段電流源７０と同じ伝導極性を有するＮ２−１個のｐトランジスタＭＯＵ1〜ＭＯＵ(N2-1)がカスコード接続されたものである。
第２の出力段カスコードトランジスタ群１００は、出力端子ＯＵＴに一端が接続され、他端が第１の出力段電流源７０に接続された、第１の出力段カスコードトランジスタ群９０と異なる伝導極性を有するＮ２−１個のｎトランジスタＭＯＬ1〜ＭＯＬ(N2-1)がカスコード接続されたものである。
【００９２】
出力段バイアス調整回路１１０は、出力端子ＯＵＴの電圧が０ＶからＮ２ＶＤＤまでの間で変化したときに、第１の出力段カスコードトランジスタ群９０と第２の出力段カスコードトランジスタ群１００とのそれぞれのゲート−ソース間電圧およびゲート−ドレイン間電圧の絶対値がＶＤＤ以内となるようにバイアス電圧を調整するものである。
【００９３】
ここで、出力段バイアス調整回路１１０は、図１２に示すような構成とすることができる。なお、図１２において、図１１と同じ構成のものは同符号を付して説明を省略する。
出力段バイアス調整回路１１０は、第１の出力段カスコードバイアス用抵抗手段１１１と、第２の出力段カスコードバイアス用抵抗手段１１２と、出力抵抗手段１１３とを備えている。
【００９４】
第１の出力段カスコードバイアス用抵抗手段１１１は、（Ｎ２−１）×ＶＤＤの電圧を有する電源に一端が接続されていると共に、第１の出力段カスコードトランジスタ群９０の各ゲートに接続されたＮ２−２個の抵抗ＲＯＵ1〜ＲＯＵ(N2-2)が直列接続されたものである。この各抵抗ＲＯＵ1〜ＲＯＵ(N2-2)は略同じ抵抗値（同値）である。
【００９５】
第２の出力段カスコードバイアス用抵抗手段１１２は、一端がＶＤＤの電圧を有する電源に接続されていると共に、第２の出力段カスコードトランジスタ群１００の各ゲートに接続されたＮ２−２個の抵抗ＲＯＬ1〜ＲＯＬ(N2-2)が直列接続されたものである。この各抵抗ＲＯＬ1〜ＲＯＬ(N2-2)は略同じ抵抗値で、かつ抵抗ＲＯＵ1〜ＲＯＵ(N2-2)とも同じ抵抗値である。
【００９６】
出力抵抗手段１１３（ＲOUT）は、第１の出力段カスコードバイアス用抵抗手段１１１の他端および第２の出力段カスコードバイアス用抵抗手段１１２の他端の接続点Ｃ７と、出力端子ＯＵＴとの間に接続されている。この出力抵抗手段１１３は、第１の出力段カスコードバイアス用抵抗手段１１１および第２の出力段カスコードバイアス用抵抗手段１１２の各抵抗と略同じ抵抗値である。
【００９７】
以上のように構成された本発明の実施の形態に係る増幅回路の出力段の動作を図１２に基づいて説明する。
出力端子ＯＵＴの電圧が０Ｖとなった場合には、第１の出力段カスコードバイアス用抵抗手段１１１の各抵抗ＲＯＵ1〜ＲＯＵ(N2-2)と出力抵抗手段１１３（ＲOUT）とは、（Ｎ２−１）×ＶＤＤの電圧が印加された分割抵抗となる。また、接続点Ｃ７がＶＤＤとなることから、第２の出力段カスコードバイアス用抵抗手段１１２側からは電流が流れ込まない。従って、第１の出力段カスコードバイアス用抵抗手段１１１の各抵抗の電圧降下はＶＤＤとなるため、第１の出力段カスコードトランジスタ群９０のｐトランジスタＭＯＵ(N2-1)のゲート電圧として（Ｎ２−１）×ＶＤＤ、ｐトランジスタＭＯＵ(N2-2)のゲート電圧として（Ｎ２−２）×ＶＤＤ、・・・ｐトランジスタＭＯＵ2のゲート電圧として２ＶＤＤ、ｐトランジスタＭＯＵ1のゲート電圧としてＶＤＤがバイアスされる。従って、各ｐトランジスタＭＯＵ1〜ＭＯＵ(N2-1)のＶGSおよびＶGDの絶対値がＶＤＤ以内となる（図１３（Ａ）参照）。
【００９８】
また、接続点Ｃ７がＶＤＤとなることから、第２の出力段カスコードバイアス用抵抗手段１１２の全ての抵抗の端子電圧はＶＤＤとなるため、第２の出力段カスコードトランジスタ群１００のｎトランジスタＭＯＬ1〜ＭＯＬ(N2-1)のゲート電圧はＶＤＤとなる（図１３（Ａ）参照）。
【００９９】
出力端子ＯＵＴの電圧がＮ２ＶＤＤとなった場合には、接続点Ｃ７の電圧は出力抵抗手段１１３による電圧降下により（Ｎ２−１）×ＶＤＤとなる。従って、第１の出力段カスコードバイアス用抵抗手段１１１の全ての抵抗ＲＯＵ1〜ＲＯＵ(N2-2)の端子電圧は（Ｎ２−１）×ＶＤＤとなるため、第１の出力段カスコードトランジスタ群９０のｐトランジスタＭＯＵ1〜ＭＯＵ(N2-1)の各ゲートには、（Ｎ２−１）×ＶＤＤがバイアスされる。
【０１００】
また、接続点Ｃ７の電圧が（Ｎ２−１）×ＶＤＤであることから、第２の出力段カスコードバイアス用抵抗手段１１２の各抵抗ＲＯＬ1〜ＲＯＬ(N2-2)は、一端に（Ｎ２−１）×ＶＤＤが、他端にＶＤＤが印加された分割抵抗となる。従って、各抵抗の電圧降下はＶＤＤとなるため、第２の出力段カスコードトランジスタ群１００のｎトランジスタＭＯＬ1のゲート電圧として（Ｎ２−１）×ＶＤＤ、ｎトランジスタＭＯＬ2のゲート電圧として（Ｎ２−２）×ＶＤＤ、・・・ｎトランジスタＭＯＬ(N2-2)のゲート電圧として２ＶＤＤ、ｎトランジスタＭＯＬ(N2-1)のゲート電圧としてＶＤＤがバイアスされる。従って、各ｎトランジスタＭＯＬ1〜ＭＯＬ(N2-1)のＶGSおよびＶGDの絶対値がＶＤＤ以内となる（図１３（Ｂ）参照）。
【０１０１】
このように、出力端子ＯＵＴの出力電圧が他方の出力段電源線であるグランドを基準として、その絶対値が０ＶからＮ２ＶＤＤまで変化しても、出力段バイアス調整回路１１０が、第１の出力段カスコードトランジスタ群９０と第２の出力段カスコードトランジスタ群１００へのバイアス電圧を調整した電圧に制御することができるので、本実施の形態に係る増幅回路の出力段は、出力電圧が定格電源電圧ＶＤＤの任意倍数の電圧でも耐えることができる。
【０１０２】
第１の出力段カスコードトランジスタ群９０と、第２の出力段カスコードトランジスタ群１００とを、いずれもＮ２−１個で実現できるため、特許文献２に記載の出力段より、トランジスタを一方の出力段電源線側と他方の出力段電源線（グランド線）側とで２個少なく構成することができる。従って、高耐圧の出力段を少ないトランジスタ数で実現することができるので、トランジスタによる占有面積を小さいものとすることができるため、回路の小型化に寄与する。
【０１０３】
図１２に示す出力段は、ｐトランジスタとｎトランジスタとを置換すると共に、一方の出力段電源線を−Ｎ２ＶＤＤとし、他方の出力段電源線をグランド（基準節点）として電位（極性）を反転させた図１４に示す出力段とすることができる。なお、図１４においては、ｐトランジスタとｎトランジスタとの違いはあるが、理解がしやすいように、図１２に対応させて符号を記載している。
図１４に示す出力段では、出力端子ＯＵＴの電圧が０Ｖとなった場合には、ｎトランジスタＭＯＵ(N2-1)のゲート電圧として−（Ｎ２−１）×ＶＤＤ、ｎトランジスタＭＯＵ(N2-2)のゲート電圧として−（Ｎ２−２）×ＶＤＤ、・・・ｎトランジスタＭＯＵ2のゲート電圧として−２ＶＤＤ、ｎトランジスタＭＯＵ1のゲート電圧として−ＶＤＤがバイアスされる。従って、各ｎトランジスタＭＯＵ1〜ＭＯＵ(N2-1)のＶGSおよびＶGDの絶対値がＶＤＤ以内となる。また、ｐトランジスタＭＯＬ1〜ＭＯＬ(N2-1)のゲート電圧は−ＶＤＤとなる（図１５（Ａ）参照）。
出力端子ＯＵＴの電圧が−Ｎ２ＶＤＤとなった場合には、ｎトランジスタＭＯＵ1〜ＭＯＵ(N2-1)の各ゲートには、−（Ｎ２−１）×ＶＤＤがバイアスされる。また、ｐトランジスタＭＯＬ1のゲート電圧として−（Ｎ２−１）×ＶＤＤ、ｐトランジスタＭＯＬ2のゲート電圧として−（Ｎ２−２）×ＶＤＤ、・・・ｐトランジスタＭＯＬ(N2-2)のゲート電圧として−２ＶＤＤ、ｐトランジスタＭＯＬ(N2-1)のゲート電圧として−ＶＤＤがバイアスされる。従って、各ｐトランジスタＭＯＬ1〜ＭＯＬ(N2-1)のＶGSおよびＶGDの絶対値がＶＤＤ以内となる（図１５（Ｂ）参照）。
【０１０４】
（出力段の第１変形例）
図１２に示す出力段バイアス調整回路１１０は、図１６に示すような出力段バイアス調整回路１１０ａとすることもできる。図１６に示す増幅回路の出力段は、出力電圧範囲を４ＶＤＤとした出力段の一例である（Ｎ２＝４）。なお、図１６においては、図１２と同じ構成のものは同符号を付して説明を省略する。
【０１０５】
図１６に示すように、出力段バイアス調整回路１１０ａは、３ＶＤＤと接続点Ｃ７との間に、第１の出力段カスコードバイアス用抵抗手段１１１（図１２参照）として、直列接続した抵抗ＲＯＵＡ1と抵抗ＲＯＵＡ2と、抵抗ＲＯＵＢ1とが並列接続されている。第１の出力段カスコードトランジスタ群９０のｐトランジスタＭＯＵ1のゲートは接続点Ｃ７に接続されている。ｐトランジスタＭＯＵ2のゲートは、抵抗ＲＯＵＡ1と抵抗ＲＯＵＡ2との接続点Ｃ８に接続されている。ｐトランジスタＭＯＵ3のゲートは、抵抗ＲＯＵＡ2の他の端子、すなわち３ＶＤＤに接続されている。
【０１０６】
また、ＶＤＤと接続点Ｃ７との間に、第２の出力段カスコードバイアス用抵抗手段として、直列接続した抵抗ＲＯＬＡ1および抵抗ＲＯＬＡ2と、抵抗ＲＯＬＢ1とが並列接続されている。第２の出力段カスコードトランジスタ群１００のｎトランジスタＭＯＬ1のゲートは接続点Ｃ７に接続されている。ｎトランジスタＭＯＬ2のゲートは、抵抗ＲＯＬＡ1と抵抗ＲＯＬＡ2との接続点Ｃ９に接続されている。ｎトランジスタＭＯＬ3のゲートは、抵抗ＲＯＬＡ2の他の端子、すなわちＶＤＤに接続されている。
【０１０７】
なお、抵抗値であるが、抵抗ＲOUT＝１／２としたときに、抵抗ＲＯＵＡ1＝抵抗ＲＯＵＡ2＝抵抗ＲＯＬＡ1＝抵抗ＲＯＬＡ2＝１、抵抗ＲＯＵＢ1＝抵抗ＲＯＬＢ1＝２となる比率とする。
抵抗ＲＯＵＡ1,ＲＯＵＡ2,ＲＯＵＢ1の３つの抵抗は、接続点Ｃ８の電圧に注目した等価変換により図１２に示す抵抗ＲＯＵ1〜ＲＯＵ(N2-2)においてＮ２＝４にした場合に容易に変換できる。すなわち、ＲＯＵＢ１を２分割して、その分割点を接続点Ｃ８に接続しても接続点Ｃ８の電圧は不変である。また、同様に、抵抗ＲＯＬＡ1,ＲＯＬＡ2,ＲＯＬＢ1の３つの抵抗は、接続点Ｃ９の電圧に注目した等価変換により図１２に示す抵抗ＲＯＬ1〜ＲＯＬ(N2-2)においてＮ２＝４にした場合に容易に変換できる。従って、図１６に示す出力段バイアス調整回路１１０ａは、図１２に示す出力段バイアス調整回路１１０と実質的に等価であると言える。
【０１０８】
このように、出力段バイアス調整回路１１０ａが構成されているので、出力電圧が４ＶＤＤとなった場合には、接続点Ｃ７，Ｃ８が３ＶＤＤとなることにより、ｐトランジスタＭＯＵ1，ＭＯＵ2，ｎトランジスタＭＯＬ1のゲート電圧として３ＶＤＤがバイアスされる。また、接続点Ｃ９が２ＶＤＤとなることにより、ｎトランジスタＭＯＬ2のゲート電圧として２ＶＤＤがバイアスされる。
【０１０９】
また、出力電圧が０Ｖとなった場合には、接続点Ｃ８が２ＶＤＤとなることで、ｐトランジスタＭＯＵ2のゲート電圧として２ＶＤＤがバイアスされる。また、接続点Ｃ７，Ｃ９がＶＤＤとなることで、ｐトランジスタＭＯＵ1，ｎトランジスタＭＯＬ1，ＭＯＬ2のゲート電圧としてＶＤＤがバイアスされる。従って、出力電圧が０Ｖから４ＶＤＤの間で変動したとしても、各ｐトランジスタＭＯＵ1〜ＭＯＵ3とｎトランジスタＭＯＬ1〜ＭＯＬ3とのＶGSおよびＶGDの絶対値がＶＤＤ以内となる。
【０１１０】
（出力段の第２変形例）
また、図１２に示す出力段バイアス調整回路１１０は、図１７に示すような出力段バイアス調整回路１１０ｂとすることもできる。図１７に示す増幅回路の出力段は、出力電圧範囲を３ＶＤＤとした出力段の一例である（Ｎ２＝３）。なお、図１７においては、図１２と同じ構成のものは同符号を付して説明を省略する。
【０１１１】
図１７に示す増幅回路の出力段は、第１の出力段カスコードバイアス用抵抗手段１１１、第２の出力段カスコードバイアス用抵抗手段１１２（図１２参照）の代わりに、第１の出力段カスコードバイアス用トランジスタ群１１４と、第２の出力段カスコードバイアス用トランジスタ群１１５とを備えたものである。一般的には、第１の出力段カスコードバイアス用トランジスタ群１１４は、第１の出力段カスコードトランジスタ群を構成するＭＯＳトランジスタと異なる伝導極性を有する（Ｎ２−２）個のＭＯＳトランジスタより構成され、第２の出力段カスコードバイアス用トランジスタ群１１５は、第２の出力段カスコードトランジスタ群を構成するＭＯＳトランジスタと異なる伝導極性を有する（Ｎ２−２）個のＭＯＳトランジスタより構成される。従って、図１７の場合は、Ｎ２＝３の場合に相当するので、第１の出力段カスコードバイアス用トランジスタ群１１４は、１個のｎトランジスタＭＵにより構成され、第２の出力段カスコードバイアス用トランジスタ群１１５は、１個のｐトランジスタＭＬにより形成されている。
【０１１２】
ｐトランジスタＭＯＵ２のゲート電圧は２ＶＤＤに固定バイアスされている。また、ｎトランジスタＭＯＬ２のゲート電圧はＶＤＤに固定バイアスされている。
出力電圧が２ＶＤＤより高くなり３ＶＤＤとなった場合、つまり、出力電圧の電圧が、（２ＶＤＤ＋ｎトランジスタＭＵのＶｔｈｎ−｜ｐトランジスタＭＯＵ1のＶGS｜）より大きくなった場合に、ｎトランジスタＭＵがオンとなり、ｐトランジスタＭＯＵ1，ｎトランジスタＭＯＬ1のゲート電圧が２ＶＤＤとなる（但し、Ｖｔｈｎはｎトランジスタの閾値電圧）。
【０１１３】
また、出力電圧がＶＤＤより低くなり０Ｖとなった場合、つまり、出力電圧が、（ＶＤＤ−｜ｐトランジスタＭＬのＶｔｈｐ｜＋ｎトランジスタＭＯＬ1のＶGS）より小さくなった場合に、ｐトランジスタＭＬがオンとなり、ｐトランジスタＭＯＵ1，ｎトランジスタＭＯＬ1のゲート電圧がＶＤＤとなる。つまり、この２つのＭＯＳトランジスタ（ｎトランジスタＭＵ，ｐトランジスタＭＬ）は、ゲートバイアスが変動することにより電流が大きく変動するものであるため、等価的に可変抵抗と同じような機能と考えられる。従って、ｎトランジスタＭＵが第１の出力段カスコードバイアス用抵抗手段として機能し、ｐトランジスタＭＬが第２の出力段カスコードバイアス用抵抗手段として機能する。
これは、出力電圧範囲を３ＶＤＤとしたＮ２＝３のみならず、Ｎ２≧４でも、第１の出力段カスコードトランジスタ群９０のそれぞれのｐトランジスタＭＯＵ1〜ＭＯＵ(N2-1)に対応させてｎトランジスタＭＵと同等のｎトランジスタを設け、また第２の出力段カスコードトランジスタ群１００のそれぞれのｎトランジスタＭＯＬ1〜ＭＯＬ(N2-1)に対応させてｐトランジスタＭＬと同等のｎトランジスタを設けることで成立させることができる。
【０１１４】
従って、出力電圧が０Ｖから３ＶＤＤの間で変動したとしても、各ｐトランジスタＭＯＵ1，ＭＯＵ2とｎトランジスタＭＯＬ1，ＭＯＬ2とのＶGSおよびＶGDの絶対値がＶＤＤ以内となる。
【０１１５】
（出力段の第３変形例）
また、図１２に示す出力段バイアス調整回路１１０は、図１８に示すような出力段バイアス調整回路１１０ｃとすることもできる。図１８に示す増幅回路の出力段は、出力電圧範囲を３ＶＤＤとした出力段の一例である（Ｎ２＝３）。
なお、図１８においては、図１２と同じ構成のものは同符号を付して説明を省略する。また、図１８に示す出力段は、図１２に示す出力段と基本的に動作は同じであるため説明を省略する。
【０１１６】
第１の出力段カスコードバイアス用抵抗手段１１１の抵抗ＲＯＵ1と第２の出力段カスコードバイアス用抵抗手段１１２の抵抗ＲＯＬ1とには、コンデンサＣＵ，ＣＬが並列接続されている。出力段バイアス調整回路１１０ｃにコンデンサＣＵ，ＣＬを設けることで、接続点Ｃ７の電圧の過渡レスポンスを改良することができる。
なお、図１８に示す出力段バイアス調整回路１１０ｃは、出力電圧範囲を３ＶＤＤ（Ｎ２＝３）としたものであるが、Ｎ２≧４の場合でも第１の出力段カスコードバイアス用抵抗手段１１１と第２の出力段カスコードバイアス用抵抗手段１１２とにコンデンサＣＵ，ＣＬを並列接続することで過渡レスポンスを改良することができる。
【０１１７】
（増幅回路）
次に、本実施の形態に係る増幅回路について、図１９に基づいて説明する。なお、図１９においては、図１および図１１と同じ構成のものは同符号を付して説明を省略する。
図１９に示す増幅回路は、ＣＭＯＳによる集積回路としてＬＳＩ内に内蔵することが可能な増幅回路である。
入力段については定格電源電圧のＮ１倍のコモンモード入力電圧を入力可能とし、出力段については定格電源電圧のＮ２倍の出力電圧が出力可能とするものであるが、図１９に示す増幅回路は、Ｎ１＝Ｎ２の回路例であるため、Ｎ１およびＮ２を単にＮと称す。図２０および図２１においても、同様にＮ１＝Ｎ２＝Ｎとする。
【０１１８】
図１９に示す増幅回路は、図１に示す入力段を入力段Ｘ１とすると共に、図１１に示す出力段を出力段Ｘ２とし、この入力段Ｘ１と出力段Ｘ２とを接続回路Ｘ３とにより接続したものである。
この増幅回路例における接続回路Ｘ３には、ｎトランジスタＭＣ22と、入力段のｎトランジスタＭＣ21のドレインとゲートとを接続しその接続点とＭＣ22のゲートとを接続する回路と、ドレインとゲートとを接続したｐトランジスタＭＣ42と、ｐトランジスタＭＣ42のゲートと出力段のｐトランジスタＭＣ41とを接続する接続線と、接続用カスコードトランジスタ群１２０と、入力段の出力用トランジスタ対５０のｎトランジスタＭＣ31のドレインとゲートと接続し、さらにｎトランジスタＭＣ31および出力段のｎトランジスタＭＣ51のゲート同士を接続する接続線と、絶対値がＮＶＤＤの電圧を供給する電源線と、グランド線と、が設けられている。
【０１１９】
ｎトランジスタＭＣ22は、入力段Ｘ１の出力用トランジスタ対５０の一方のトランジスタであるｎトランジスタＭＣ21と共に、第１のカレントミラー回路５１を構成するトランジスタである。
ｐトランジスタＭＣ42は、第１の出力電流源７０であるｐトランジスタＭＣ41と共に、カレントミラー回路を構成するトランジスタである。
接続用カスコードトランジスタ群１２０は、ｐトランジスタＭＣ42とｎトランジスタＭＣ22とを結ぶ経路に、Ｎ−１個がカスコード接続されたｎトランジスタＭＣ22と同じ伝導極性を有するｎトランジスタＭＯ1〜ＭＯ(N-1)により形成されている。
【０１２０】
以上のように構成された増幅回路の動作を説明する。
ｎトランジスタＭＣ22は、入力段Ｘ１のｎトランジスタＭＣ21とカレントミラー回路を構成するため、入力端子ＩＮ1，ＩＮ2に入力される差動モード入力電圧に応じた電流が、ｎトランジスタＭＣ22から、接続用カスコードトランジスタ群１２０を介してｐトランジスタＭＣ42に流れる。ｐトランジスタＭＣ42はｐトランジスタＭＣ41とカレントミラー回路を構成するため、ｎトランジスタＭＣ22に流れる電流に応じた電流がｐトランジスタＭＣ41から出力段Ｘ２の第１の出力段カスコードトランジスタ群９０へ流れる。
【０１２１】
また、入力端子ＩＮ1，ＩＮ2に入力される差動モード入力電圧に応じた電流が、ｎトランジスタＭＣ31に流れると、ｎトランジスタＭＣ31に流れる電流に応じた電流がｎトランジスタＭＣ31とカレントミラー回路を構成するｎトランジスタＭＣ51に流れる。従って、出力段Ｘ２の第２の出力段カスコードトランジスタ群１００へ、ｎトランジスタＭＣ31に流れる電流に応じた電流が流れる。従って、入力端子ＩＮ１，ＩＮ2に入力される差動モード入力電圧に応じた出力を、出力端子ＯＵＴから得ることができる。
【０１２２】
ここで、出力段Ｘ２の第１の出力電流源７０であるｐトランジスタＭＣ41と、接続回路Ｘ３のｐトランジスタＭＣ42とをカレントミラー回路構成としている。従って、第１の出力段カスコードトランジスタ群９０をドライブするｐトランジスタＭＣ41のゲート−ソース間電圧は、入力段の第１の差動対トランジスタ１０に流れる入力信号の電流に応じて比例する電流を流すｐトランジスタＭＣ42のゲート−ソース間電圧により決まる。また、第２の出力電流源８０であるｎトランジスタＭＣ51のゲート−ソース間電圧は、入力段の第１の差動対トランジスタ１０に流れる入力信号の電流に応じて比例する電流を流すｎトランジスタＭＣ31のゲート−ソース間電圧により決まる。よって、第１の出力電流源７０のｐトランジスタＭＣ41，第２の出力電流源８０のｎトランジスタＭＣ51の信号電流を制御するゲート−ソース間電圧の絶対値をＶＤＤより十分小さい電圧に抑制することができる。
本実施の形態では、ｐトランジスタＭＣ41およびｎトランジスタＭＣ51のゲート−ソース間電圧の絶対値がＶＤＤより小さい値、例えば、１／２ＶＤＤ程度かそれ以下となるように設定されている。従って、ｐトランジスタＭＣ41およびｎトランジスタＭＣ51のホットキャリアの問題を軽減することができる。
【０１２３】
（増幅回路の第１変形例）
図１９に示す増幅回路では、第２の入力段カスコードトランジスタ群４０に流れる電流をカレントミラー回路により接続回路Ｘ３を介して出力側Ｘ２へと伝達しているが、折り返しカスコード回路により入力段Ｘ１の信号を出力段Ｘ２へ伝達することも可能である。
その一例を図２０に示す。なお、図２０においては、図１９と同じ構成のものは同符号を付して説明を省略する。
【０１２４】
図２０に示す回路例では、入力段Ｘ１の出力用ＭＯＳトランジスタとして設けられ、第２の入力段カスコードトランジスタ群４０とグランドとの間に接続され、固定バイアスされた一対のｎトランジスタＭＣ21，ＭＣ31と、ｎトランジスタＭＣ21，ＭＣ31のそれぞれのドレインに、ソースが接続されたｎトランジスタＭＲ01，ＭＲ02とが折り返しカスコード回路として設けられている。
そして、ｎトランジスタＭＲ01のドレインとＮＶＤＤの電圧を有する電源に接続されたｐトランジスタＭＣ42との間には、ＶＤＤによりバイアスされたｎトランジスタＭＯ1と、・・・（Ｎ−２）×ＶＤＤの電圧によりバイアスされたｎトランジスタＭＯ(N-2)と、（Ｎ−１）×ＶＤＤの電圧によりバイアスされたｎトランジスタＭＯ(N-1)とが接続用カスコードトランジスタ群１２０として接続されている。
また、ｎトランジスタＭＲ02のドレインには、ＶＤＤに接続されたカレントミラー回路を構成する一方のトランジスタであるｐトランジスタＭＣ81のドレインが接続されている。そして、カレントミラー回路を構成する他方のトランジスタであるｐトランジスタＭＣ82のドレインは、ｎトランジスタＭＣ52のドレインに接続されている。
この回路例における接続回路Ｘ３は、出力段Ｘ２のｐトランジスタＭＣ41とカレントミラー回路を構成するｐトランジスタＭＣ42と、ｎトランジスタＭＯ1〜ＭＯ(N-1)により構成される接続用カスコードトランジスタ群１２０と、ｎトランジスタＭＲ01，ＭＲ02と、カレントミラー回路を構成するｎトランジスタＭＣ81，ＭＣ82と、出力段Ｘ２のｎトランジスタＭＣ51とカレントミラー回路を構成するｎトランジスタＭＣ52と、ｎトランジスタＭＣ21およびｎトランジスタＭＣ31のゲートを接続しその接続点に適切なバイアス電圧を与える回路と、絶対値がＮＶＤＤの電圧を供給する電源線と、グランド線と、により構成されている。
【０１２５】
このような回路構成としても、第１の差動対トランジスタ１０（ｐトランジスタＭＩ11，ＭＩ12）に流れる信号電流を、出力段へ伝達することもできる。
【０１２６】
また、本実施の形態では、第１の出力段電流源７０であるｐトランジスタＭＣ41がｐトランジスタＭＣ42とカレントミラー回路を構成し、第２の出力段電流源８０であるｎトランジスタＭＣ51がｎトランジスタＭＣ52とカレントミラー回路を構成しており、両方の出力段電流源が第１の差動対トランジスタ１０に流れる入力信号電流に応じて比例する電流を流すように構成しているが、一方または他方のいずれかの電流源を一定のバイアス電流を流すように構成してもよい。
【０１２７】
（増幅回路の第２変形例）
また、第１の出力段電流源７０と第２の出力段電流源８０とをカレントミラー回路構成とした接続回路Ｘ３は、図２１に示すように構成することもできる。なお、図２１においては、図２０と同じ構成のものは同符号を付して説明を省略する。
【０１２８】
図２１に示す入力段Ｘ１は、第２の入力段カスコードトランジスタ群４０のｐトランジスタＭＩＬＡ1〜ＭＩＬＡ(N-1)，ＭＩＬＢ1〜ＭＩＬＢ(N-1)に接続された一対の出力用トランジスタ対５０であるｎトランジスタＭＣ21，ＭＣ31をカレントミラー回路構成としている。
接続回路Ｘ３は、第１の出力段電流源７０であるｐトランジスタＭＣ41とカレントミラー回路を構成して一定のバイアス電流を流すｐトランジスタＭＣ42と、ｎトランジスタＭＣ31のドレインおよび第２の出力段電流源８０であるｎトランジスタＭＣ51のゲートを接続する接続線Ｌと、ｎトランジスタＭＣ51のゲート電圧を制限するダイオード接続のｎトランジスタＭＲ03，ＭＲ04と、ｎトランジスタＭＣ21のドレインとゲートを接続し、その接続点とｎトランジスタＭＣ31のゲートとを接続する回路と、絶対値がＮＶＤＤの電圧を供給する電源線と、グランド線と、から構成されている。
【０１２９】
この増幅回路の動作であるが、まず、第１の差動対トランジスタ１０の出力に接続回路を通じてカレントミラー回路構成とした能動負荷（ｎトランジスタＭＣ21，ＭＣ31）が接続されていることで、その出力には、第１の差動対トランジスタ１０の信号電流の差に比例した電流が現れ、信号電流の差に応じて変化する出力電圧が生じる。この出力電圧を接続線ＬによりｎトランジスタＭＣ51のゲートに印加することで信号電流が発生する。この信号電流（ドレイン電流）はｎトランジスタＭＣ51のゲート電圧の２乗に比例する電流となる。
ｎトランジスタＭＣ51のゲート−ソース間に印加させる出力電圧は、ダイオード接続され、接続線Ｌとグランドとの間で直列接続されたダイオード接続されたｎトランジスタＭＲ03，ＭＲ04により決定することができるため、その最大値はＶＤＤより小さい値（例えば、０．５ＶＤＤ以下）に制限することができる。従って、出力段トランジスタのホットキャリアの問題を軽減することができる。
【０１３０】
図２１に示す増幅回路では、第１の出力段電流源７０を一定バイアスを流す電流源、第２の出力段電流源８０を第１の差動対トランジスタ１０のｐトランジスタＭＩ11とｐトランジスタＭＩ12の信号電流の差に応じて変化する電流を流す電流源としたが、反対に第１の出力段電流源７０を第１の差動対トランジスタ１０に流れる信号電流の差に応じて変化する電流を流す電流源、第２の出力段電流源８０を、一定バイアスを流す電流源としてもよい。
【０１３１】
また、これまでの説明では、一方の電源線の電圧を他方の電源線に対してＮＶＤＤ（あるいはＮ１ＶＤＤ、Ｎ２ＶＤＤ）のように正の値とし、他方の電源線をグランド線としてきたが、一方の電源線の電圧を他方の電源線に対して−ＮＶＤＤ（あるいは−Ｎ１ＶＤＤ、−Ｎ２ＶＤＤ）のように負の値として、ＭＯＳトランジスタの伝導極性を全て反転させれば、すなわち、ｐトランジスタをｎトランジスタに、ｎトランジスタをｐトランジスタと反転させれば、本発明技術による回路を構成することが可能である。
【０１３２】
更に、ｐトランジスタとｎトランジスタとは、ＭＯＳトランジスタに限らず、バイポーラトランジスタ（ｐｎｐトランジスタ、ｎｐｎトランジスタ）とすることが可能である。その場合には、ゲートをベースに、ソースをエミッタに、ドレインをコレクタに置き換えて、回路接続関係を変更せずに接続することで実現できる。また、入力段のバイアス電流手段（第１，２の入力電流バイアス手段）はカレントミラー回路でなく、他の抵抗手段に置き換えることもできる。更に、出力段の第１，第２の出力段電流源は入力段差動対トランジスタに流れる信号電流に対して増幅比が１以上のカレントミラー回路としたり、入力段の差動対トランジスタに流れる電流に概ね比例する電流を発生するトランジスタ回路に置き換えたりすることも可能である。更に、入力段バイアス調整回路における各抵抗手段である第１の入力段カスコードバイアス用抵抗手段６１、第２の入力段カスコードバイアス用抵抗手段６２、第１の抵抗手段６３、第２の抵抗手段６４と、出力段バイアス調整回路における各抵抗手段である第１の出力段カスコードバイアス用抵抗手段１１１、第２の出力段カスコードバイアス用抵抗手段１１２と、および出力抵抗手段１１３とは、実質的に抵抗として動作するトランジスタなどの抵抗手段、コモンモード入力電圧あるいは出力電圧により制御されたトランジスタ回路による可変抵抗手段、スイッチ手段、レベルシフトを備えた可変抵抗手段、レベルシフトを備えたスイッチ手段に置き換えたりすることも可能である。
【実施例】
【０１３３】
本発明の実施の形態に係る増幅回路について、入力段Ｘ１として図９に示す回路と、出力段Ｘ２として図１８に示す回路と、接続回路Ｘ３として図１９に示す回路を採用して増幅回路を構成した。そして、この増幅回路の動作を確認するためにシミュレーションを行った。この増幅回路を図２２に示す。
なお、図２２の増幅回路では、Ｎ１＝２（コモンモード入力電圧の範囲が２ＶＤＤ）、Ｎ２＝３（出力振幅が３ＶＤＤ）であるが、出力段で使用している３ＶＤＤの電源を入力段にも効果的に使用することができ、入力段の一方の電源線にもＮ１ＶＤＤ以上の電圧である３ＶＤＤが使用されている。この効果は既に図９に示す入力段の第２変形例で説明した通りである。
【０１３４】
本実施例では、図２２に示す増幅回路を、電圧利得が１．５となるように出力から入力に負帰還を施した非反転型負帰還増幅回路として動作させた。
【０１３５】
シミュレーションの各条件を示す。
（１）プロセス：標準ＣＭＯＳプロセス  ０．１８μｍ
ＭＯＳトランジスタのゲート長１μｍ（ｐトランジスタＭＤ1の４μｍを除く）
（２）各部の条件は図２３参照（なお、Ｌ：ゲート長、Ｗ：ゲート幅、Ｍ：並列数）。
（３）ＶＤＤ＝１．８Ｖ，２ＶＤＤ＝３．６Ｖ，３ＶＤＤ＝５．４Ｖ
（４）抵抗負荷＝無限大、容量負荷＝５ｐＦ
（５）回路シミュレーター：ＨＳＰＩＣＥ（登録商標）
なお、ｐトランジスタＭＣ12とｎトランジスタＭＣ62との電流バイアスは直流５μＡである。
【０１３６】
シミュレーションの結果を図２４に示す。図２４では、非反転型負帰還増幅回路の入力電圧と出力端子ＯＵＴおよび各接続点における電圧との間の直流伝達特性曲線が示されている。
ここで、非反転型負帰還増幅回路ではその入力電圧は増幅回路のコモンモード入力電圧となることに注意する。これよりコモンモード入力電圧の範囲が２ＶＤＤ、出力振幅が３ＶＤＤ、更に、出力端子ＯＵＴおよび各接続点における電圧から、コモンモード入力電圧が０から２ＶＤＤの間で変動しても（利得が１．５倍であるため、入力電圧が２ＶＤＤのとき出力電圧は３ＶＤＤとなる）、常にすべてのトランジスタの｜ＶGS｜、｜ＶGD｜はＶＤＤ以内であることが確認できる。
【産業上の利用可能性】
【０１３７】
本発明は、増幅回路が使用できるものであれば適用が可能である。特に、本発明は、集積化した増幅回路ＬＳＩに好適である。
【符号の説明】
【０１３８】
１０  第１の差動対トランジスタ
１１  第２の差動対トランジスタ
２０  第１の入力段電流バイアス手段
２１  第２の入力段電流バイアス手段
３０  第１の入力段カスコードトランジスタ群
３１  第３の入力段カスコードトランジスタ群
４０  第２の入力段カスコードトランジスタ群
４１  第４の入力段カスコードトランジスタ群
５０  出力用トランジスタ対
５１  第１のカレントミラー回路
５２  第２のカレントミラー回路
６０，６０ａ，６０ｂ，６０ｃ  入力段バイアス調整回路
６１  第１の入力段カスコードバイアス用抵抗手段
６２  第２の入力段カスコードバイアス用抵抗手段
６３  第１の抵抗手段
６４  第２の抵抗手段
７０  第１の出力段電流源
８０  第２の出力段電流源
９０  第１の出力段カスコードトランジスタ群
１００  第２の出力段カスコードトランジスタ群
１１０，１１０ａ，１１０ｂ，１１０ｃ  出力段バイアス調整回路
１１１  第１の出力段カスコードバイアス用抵抗手段
１１２  第２の出力段カスコードバイアス用抵抗手段
１１３  出力抵抗手段
１１４  第１の出力段カスコードバイアス用トランジスタ群
１１５  第２の出力段カスコードバイアス用トランジスタ群
１２０  接続用カスコードトランジスタ群
Ｃ１〜Ｃ１７  接続点
ＩＮ1，ＩＮ2  入力端子
ＭＢ1，ＭＢ3，ＭＢ4，ＭＢ5  ｐトランジスタ（極性を反転した回路では、ｎトランジスタ、以下同様）
ＭＢ2，ＭＢ6  ｎトランジスタ（極性を反転した回路では、ｐトランジスタ、以下同様）
ＭＩ11，ＭＩ12  ｐトランジスタ
ＭＩ21，ＭＩ22  ｐトランジスタ
ＭＩＵＡ1〜ＭＩＵＡ(N1-1)  ｐトランジスタ
ＭＩＵＢ1〜ＭＩＵＢ(N1-1)  ｐトランジスタ
ＭＩＬＡ1〜ＭＩＬＡ(N1-1)  ｐトランジスタ
ＭＩＬＢ1〜ＭＩＬＢ(N1-1)  ｐトランジスタ
ＭＩＬＣ1〜ＭＩＬＣ(N1-1)  ｐトランジスタ
ＭＤ1，ＭＤ2，ＭＤ3  ｐトランジスタ
ＭＣ11，ＭＣ12，ＭＣ13  ｐトランジスタ
ＭＣ21，ＭＣ22  ｎトランジスタ
ＭＣ31  ｎトランジスタ
ＭＣ41，ＭＣ42  ｐトランジスタ
ＭＣ51，ＭＣ52  ｎトランジスタ
ＭＣ61，ＭＣ62，ＭＣ63  ｎトランジスタ
ＭＣ71，ＭＣ72  ｐトランジスタ
ＭＣ81，ＭＣ82  ｎトランジスタ
ＭＬ  ｐトランジスタ
ＭＵ  ｎトランジスタ
ＭＯＵ1〜ＭＯＵ(N2-1)  ｐトランジスタ
ＭＯＬ1〜ＭＯＬ(N2-1)  ｎトランジスタ
ＭＯ1〜ＭＯ(N2-1)  ｎトランジスタ
ＭＲ01，ＭＲ02  ｎトランジスタ
ＭＵＸ1  ｐトランジスタ
ＭＵＹ1  ｐトランジスタ
ＯＵＴ  出力端子
ＲＩＵ1〜ＲＩＵ(N1-2)  抵抗手段
ＲＩＬ1〜ＲＩＬN1  抵抗手段
ＲＯＵ1〜ＲＯＵ(N2-2)  抵抗手段
ＲＯＬ1〜ＲＯＬ(N2-2)  抵抗手段
ＲＯＵＡ1,ＲＯＵＡ2  抵抗手段
ＲＯＵＢ1,ＲＯＵＢ2  抵抗手段
ＲX  抵抗
Ｒ0  抵抗
ＲOUT  抵抗
ＣＵ,ＣＬ  コンデンサ
Ｘ１  入力段
Ｘ２  出力段
Ｘ３  接続回路
Ｌ  接続線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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