(57)【要約】【課題】ＭＲＡＭにおいては、書き込み電流の低減やディスターブ回避を目的に、書き込みに使用する配線を強磁性体膜で覆うクラッド配線構造がよく用いられている。また、高信頼性製品の信頼性確保のためＣｕ配線中に微量のＡｌを添加するＣｕＡｌ配線が広く使用されている。ＭＲＡＭも高信頼性製品に搭載される可能性が高く、信頼性は重要である。しかし、クラッド配線は、もともと配線抵抗が高いＣｕＡｌ配線の配線抵抗を更に上昇させるというデメリットがあるため、両方の技術を同時に使用すると配線抵抗のスペックを満たさなくなる可能性が高い。【解決手段】本願発明は、多層銅埋め込み配線を有する半導体装置において、ＭＲＡＭメモリセルマトリクス領域を構成する複数の銅埋め込みクラッド配線の銅配線膜を比較的純粋な銅で構成し、これらの配線層よりも下層の銅埋め込み非クラッド配線の銅配線膜を、Ａｌを添加したＣｕＡｌ配線膜とするものである。【選択図】図５
2012043977.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面に設けられたＭＩＳＦＥＴ；
（ｃ）前記半導体基板の前記第１の主面および前記ＭＩＳＦＥＴ上を覆う第１の層間絶縁膜；
（ｄ）前記第１の層間絶縁膜よりも上方に設けられた第１の配線層；
（ｅ）前記第１の配線層上に設けられた第２の配線層；
（ｆ）前記第２の配線層上に設けられた第３の配線層、
ここで、前記第１の配線層は以下を含む：
（ｄ１）第２の層間絶縁膜；
（ｄ２）前記第２の層間絶縁膜内に形成された第１の配線溝；
（ｄ３）前記第１の配線溝の側面と底面に形成され、タンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第１のバリアメタル膜；
（ｄ４）前記第１のバリアメタル膜上に前記第１の配線溝を埋め込むように形成され、前記第１のバリアメタル膜とともに第１の配線を構成し、添加元素を含む第１の銅配線膜、
また、前記第２の配線層は以下を含む：
（ｅ１）第３の層間絶縁膜；
（ｅ２）前記第３の層間絶縁膜内に形成された第２の配線溝；
（ｅ３）前記第２の配線溝の側面と底面に形成されたタンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第２のバリアメタル膜；
（ｅ４）前記第２のバリアメタル膜上に形成され、コバルト、ニッケルおよび鉄の内の少なくとも一つを主要な成分の一つとして含む第３のバリアメタル膜；
（ｅ５）前記第３のバリアメタル膜上に前記第２の配線溝を埋め込むように形成され、前記第２及び第３のバリアメタル膜とともに第２の配線を構成し、純銅で構成された第２の銅配線膜、
また、前記第３の配線層は以下を含む：
（ｆ１）磁気記憶素子。
【請求項２】
前記１項の半導体装置において、前記添加元素は、アルミニウム、ゲルマニウム、ガリウム、マンガン、シリコン、チタンおよび錫の少なくともいずれか一つである。
【請求項３】
前記２項の半導体装置において、前記磁気記憶素子は、前記第２の配線に電流が流されることによって、情報が記録される。
【請求項４】
前記３項の半導体装置において、前記第３の配線層は、更に以下を含む：
（ｆ２）その中に前記磁気記憶素子が設けられている第４の層間絶縁膜；
（ｆ３）前記第３の層間絶縁膜内において、前記磁気記憶素子よりも上方に形成され、前記第２の配線溝と直交する方向に延びる第３の配線溝；
（ｆ４）前記第３の配線溝の側面と底面に形成されたタンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第４のバリアメタル膜；
（ｆ５）前記第４のバリアメタル膜上に形成され、コバルト、ニッケルおよび鉄の内の少なくとも一つを主要な成分の一つとして含む第５のバリアメタル膜；
（ｆ６）前記第５のバリアメタル膜上に前記第３の配線溝を埋め込むように形成され、前記第４及び第５のバリアメタル膜とともに第３の配線を構成し、純銅で構成された第３の銅配線膜。
【請求項５】
前記４項の半導体装置において、前記磁気記憶素子は、磁気トンネル接合型の磁気記憶素子である。
【請求項６】
前記５項の半導体装置において、前記第１の配線層および前記第２の配線層は、前記磁気記憶素子がマトリクス状に配置されたメモリセルマトリクス領域の外部である非メモリセルマトリクス領域においても、それぞれ、前記メモリセルマトリクス領域とほぼ同様の構造を有する。
【請求項７】
前記６項の半導体装置において、更に、以下を含む：
（ｇ）前記第３の配線層の更に上層に形成され、前記第１の配線層とほぼ同様の構造を有する第４の配線層。
【請求項８】
前記７項の半導体装置において、更に、以下を含む：
（ｈ）前記第３の配線層の更に上層に形成され、前記添加元素が添加されていない以外、前記第１の配線層とほぼ同様の構造を有する第５の配線層。
【請求項９】
前記１項の半導体装置において、更に、以下を含む：
（ｉ）前記半導体基板を前記第１の主面から前記第２の主面まで貫通し、純銅で構成された銅貫通ビア。
【請求項１０】
以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面に設けられたＭＩＳＦＥＴ；
（ｃ）前記半導体基板の前記第１の主面および前記ＭＩＳＦＥＴ上を覆う第１の層間絶縁膜；
（ｄ）前記第１の層間絶縁膜よりも上方に設けられた第１の配線層；
（ｅ）前記第１の配線層上に設けられた第２の配線層；
（ｆ）前記第２の配線層上に設けられた第３の配線層、
ここで、前記第１の配線層は以下を含む：
（ｄ１）第２の層間絶縁膜；
（ｄ２）前記第２の層間絶縁膜内に形成された第１の配線溝；
（ｄ３）前記第１の配線溝の側面と底面に形成され、タンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第１のバリアメタル膜；
（ｄ４）前記第１のバリアメタル膜上に前記第１の配線溝を埋め込むように形成され、前記第１のバリアメタル膜とともに第１の配線を構成する第１の銅配線膜、
また、前記第２の配線層は以下を含む：
（ｅ１）第３の層間絶縁膜；
（ｅ２）前記第３の層間絶縁膜内に形成された第２の配線溝；
（ｅ３）前記第２の配線溝の側面と底面に形成されたタンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第２のバリアメタル膜；
（ｅ４）前記第２のバリアメタル膜上に形成され、コバルト、ニッケルおよび鉄の内の少なくとも一つを主要な成分の一つとして含む第３のバリアメタル膜；
（ｅ５）前記第３のバリアメタル膜上に前記第２の配線溝を埋め込むように形成され、前記第２及び第３のバリアメタル膜とともに第２の配線を構成する第２の銅配線膜、
また、前記第３の配線層は以下を含む：
（ｆ１）磁気記憶素子、
更に、ここで、前記第１の銅配線膜は、添加元素を含み、その含有量は、前記第２の銅配線膜に含まれる前記添加元素の量よりも高い。
【請求項１１】
前記１０項の半導体装置において、前記添加元素は、アルミニウム、ゲルマニウム、ガリウム、マンガン、シリコン、チタンおよび錫の少なくともいずれか一つである。
【請求項１２】
前記１１項の半導体装置において、前記磁気記憶素子は、前記第２の配線に電流が流されることによって、情報が記録される。
【請求項１３】
前記１２項の半導体装置において、前記第３の配線層は、更に以下を含む：
（ｆ２）その中に前記磁気記憶素子が設けられている第４の層間絶縁膜；
（ｆ３）前記第３の層間絶縁膜内において、前記磁気記憶素子よりも上方に形成され、前記第２の配線溝と直交する方向に延びる第３の配線溝；
（ｆ４）前記第３の配線溝の側面と底面に形成されたタンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第４のバリアメタル膜；
（ｆ５）前記第４のバリアメタル膜上に形成され、コバルト、ニッケルおよび鉄の内の少なくとも一つを主要な成分の一つとして含む第５のバリアメタル膜；
（ｆ６）前記第５のバリアメタル膜上に前記第３の配線溝を埋め込むように形成され、前記第４及び第５のバリアメタル膜とともに第３の配線を構成し、純銅で構成された第３の銅配線膜。
【請求項１４】
前記１３項の半導体装置において、前記磁気記憶素子は、磁気トンネル接合型の磁気記憶素子である。
【請求項１５】
前記１４項の半導体装置において、前記第１の配線層および前記第２の配線層は、前記磁気記憶素子がマトリクス状に配置されたメモリセルマトリクス領域の外部である非メモリセルマトリクス領域においても、それぞれ、前記メモリセルマトリクス領域とほぼ同様の構造を有する。
【請求項１６】
前記１５項の半導体装置において、更に、以下を含む：
（ｇ）前記第３の配線層の更に上層に形成され、前記第１の配線層とほぼ同様の構造を有する第４の配線層。
【請求項１７】
前記１６項の半導体装置において、更に、以下を含む：
（ｈ）前記第３の配線層の更に上層に形成され、前記添加元素が添加されていない以外、前記第１の配線層とほぼ同様の構造を有する第５の配線層。
【請求項１８】
前記１０項の半導体装置において、更に、以下を含む：
（ｉ）前記半導体基板を前記第１の主面から前記第２の主面まで貫通し、純銅で構成された銅貫通ビア。
【請求項１９】
以下の工程を含む半導体装置の製造方法：
（ａ）第１の主面及び第２の主面を有する半導体基板の前記第１の主面にＭＩＳＦＥＴを形成する工程；
（ｂ）前記半導体基板の前記第１の主面および前記ＭＩＳＦＥＴ上を覆うように第１の層間絶縁膜を形成する工程；
（ｃ）前記第１の層間絶縁膜よりも上方に第１の配線層を形成する工程；
（ｄ）前記第１の配線層上に第２の配線層を形成する工程；
（ｅ）前記第２の配線層上に第３の配線層を形成する工程、
ここで、前記第１の配線層は以下を含む：
（ｄ１）第２の層間絶縁膜；
（ｄ２）前記第２の層間絶縁膜内に形成された第１の配線溝；
（ｄ３）前記第１の配線溝の側面と底面に形成され、タンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第１のバリアメタル膜；
（ｄ４）前記第１のバリアメタル膜上に前記第１の配線溝を埋め込むように形成され、前記第１のバリアメタル膜とともに第１の配線を構成し、添加元素を含む第１の銅配線膜、
また、前記第２の配線層は以下を含む：
（ｅ１）第３の層間絶縁膜；
（ｅ２）前記第３の層間絶縁膜内に形成された第２の配線溝；
（ｅ３）前記第２の配線溝の側面と底面に形成されたタンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第２のバリアメタル膜；
（ｅ４）前記第２のバリアメタル膜上に形成され、コバルト、ニッケルおよび鉄の内の少なくとも一つを主要な成分の一つとして含む第３のバリアメタル膜；
（ｅ５）前記第３のバリアメタル膜上に前記第２の配線溝を埋め込むように形成され、前記第２及び第３のバリアメタル膜とともに第２の配線を構成し、純銅で構成された第２の銅配線膜、
また、前記第３の配線層は以下を含む：
（ｆ１）磁気記憶素子。
【請求項２０】
以下の工程を含む半導体装置の製造方法：
（ａ）第１の主面及び第２の主面を有する半導体基板の前記第１の主面にＭＩＳＦＥＴを形成する工程；
（ｂ）前記半導体基板の前記第１の主面および前記ＭＩＳＦＥＴ上を覆うように第１の層間絶縁膜を形成する工程；
（ｃ）前記第１の層間絶縁膜よりも上方に第１の配線層を形成する工程；
（ｄ）前記第１の配線層上に第２の配線層を形成する工程；
（ｅ）前記第２の配線層上に第３の配線層を形成する工程、
ここで、前記第１の配線層は以下を含む：
（ｄ１）第２の層間絶縁膜；
（ｄ２）前記第２の層間絶縁膜内に形成された第１の配線溝；
（ｄ３）前記第１の配線溝の側面と底面に形成され、タンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第１のバリアメタル膜；
（ｄ４）前記第１のバリアメタル膜上に前記第１の配線溝を埋め込むように形成され、前記第１のバリアメタル膜とともに第１の配線を構成する第１の銅配線膜、
また、前記第２の配線層は以下を含む：
（ｅ１）第３の層間絶縁膜；
（ｅ２）前記第３の層間絶縁膜内に形成された第２の配線溝；
（ｅ３）前記第２の配線溝の側面と底面に形成されたタンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第２のバリアメタル膜；
（ｅ４）前記第２のバリアメタル膜上に形成され、コバルト、ニッケルおよび鉄の内の少なくとも一つを主要な成分の一つとして含む第３のバリアメタル膜；
（ｅ５）前記第３のバリアメタル膜上に前記第２の配線溝を埋め込むように形成され、前記第２及び第３のバリアメタル膜とともに第２の配線を構成する第２の銅配線膜、
また、前記第３の配線層は以下を含む：
（ｆ１）磁気記憶素子、
更に、ここで、前記第１の銅配線膜は、添加不純物を含み、その含有量は、前記第２の銅配線膜に含まれる前記添加不純物の量よりも高い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置（または半導体集積回路装置）のデバイス構造、または半導体装置（または半導体集積回路装置）の製造方法におけるメモリ構造および配線技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００４−３６３４１１号公報（特許文献１）または、これに対応する米国特許公開２００５−３０８２１号公報（特許文献２）には、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セル部と周辺回路を有する半導体集積回路装置において、ＭＲＡＭセル部のＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子の下方に近接する書き込みワード線のみにクラッド（Ｃｌａｄ）層を設けることにより、周辺回路における配線層の複雑化を回避する技術が開示されている。
【０００３】
日本特開２００５−２９４７２３号公報（特許文献３）には、ＭＲＡＭセル部と周辺回路を有する半導体集積回路装置において、ＭＲＡＭセル部のＭＴＪ素子の上下に近接する書き込みワード線およびビット線を構成する下層配線のみをクラッド層を有する構造とし、周辺回路では、それよりも上層の配線を用いることにより、周辺回路における配線層の複雑化を回避する技術が開示されている。
【０００４】
日本特開２００８−２０５１１９号公報（特許文献４）または、これに対応する米国特許公開２００８−１９７４９６号公報（特許文献５）には、ＥＭ（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ）対策およびＳＭ（Ｓｔｒｅｓｓ  Ｍｉｇｒａｔｉｏｎ）対策として、アルミニウム等を添加して銅埋め込み配線が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３６３４１１号公報
【特許文献２】米国特許公開２００５−３０８２１号公報
【特許文献３】特開２００５−２９４７２３号公報
【特許文献４】特開２００８−２０５１１９号公報
【特許文献５】米国特許公開２００８−１９７４９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＲＡＭにおいては、書き込み電流の低減や隣接セル等へのディスターブ回避を目的に、書き込みに使用する配線を強磁性体膜で覆う「クラッド（Ｃｌａｄ）配線構造」がよく用いられている。本願の発明者等においても、ＭＲＡＭの性能向上を目的に強磁性体膜であるＮｉＦｅ合金を用いたクラッド配線構造を開発してきた。クラッド配線を用いる配線層は、メモリセル以外の周辺回路等でも使われる可能性があり、ＭＲＡＭの性能向上以外に配線としての抵抗や信頼性という基礎特性を満足する必要がある。このため、クラッド配線構造と通常のＣｕ配線でＥＭ試験を行ったところ、配線ＥＭ、下層細線ビアＥＭでクラッド配線は通常Cu配線より予測寿命が１０倍程度改善されることが明らかとなった。これまで、車載用等の高信頼性製品の信頼性確保のためＣｕ配線中に微量のＡｌを添加するＣｕＡｌ配線が広く使用されている。ＭＲＡＭも車載向けに使用される可能性が高く、信頼性は重要である。
【０００７】
しかし、本願の発明者等が検討したところによって、クラッド配線は、もともと配線抵抗が高いＣｕＡｌ配線の配線抵抗を更に上昇させるというデメリットがあるため、両方の技術を同時に使用すると配線抵抗のスペックを満たさなくなる可能性が高くなることが明らかとなった。
【０００８】
本願発明は、これらの課題を解決するためになされたものである。
【０００９】
本発明の目的は、信頼性の高い半導体装置を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、本願の一つの発明は、多層銅埋め込み配線を有する半導体装置において、ＭＲＡＭメモリセルマトリクス領域を構成する複数の銅埋め込みクラッド配線の銅配線膜を比較的純粋な銅で構成し、これらの配線層よりも下層の銅埋め込み非クラッド配線の銅配線膜を、Ａｌを添加したＣｕＡｌ配線膜とするものである。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、多層銅埋め込み配線を有する半導体装置において、ＭＲＡＭメモリセルマトリクス領域を構成する複数の銅埋め込みクラッド配線の銅配線膜を比較的純粋な銅で構成し、これらの配線層よりも下層の銅埋め込み非クラッド配線の銅配線膜を、Ａｌを添加したＣｕＡｌ配線膜とすることにより、ＥＭ耐性を確保しつつ、過剰な配線抵抗の上昇を回避することができる。
【図面の簡単な説明】
【００１５】
【図１】本願の一実施の形態の半導体装置に対応する半導体チップの上面レイアウト図である。
【図２】図１のメモリセルマトリクス領域３を構成する単位セル５の等価回路図である。
【図３】図１のメモリセルマトリクス領域の一部３ｐを切り出した等価回路レイアウト図である。
【図４】図１の単位メモリセル部５と非メモリセルマトリクス領域の切り出し部４ｃを示すチップ上面拡大図である。
【図５】図４のＸ−Ｘ’断面に対応するデバイス模式断面図である。
【図６】図５の磁気記憶素子周辺断面切り出し部Ｃの拡大詳細断面図である。
【図７】図４のＹ−Ｙ’断面又は図６のＺ−Ｚ’断面に対応するデバイス断面局部拡大図である。
【図８】図５又は図６の磁気記憶素子６（ＭＴＪ）の拡大断面図である。
【図９】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（Ｍ２配線埋め込み用配線溝およびビア形成工程）におけるデバイス断面図である。
【図１０】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（Ｍ２配線埋め込み工程）におけるデバイス断面図である。
【図１１】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（Ｍ３配線埋め込み用配線溝およびビア形成工程）におけるデバイス断面図である。
【図１２】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（Ｍ３配線埋め込み工程）におけるデバイス断面図である。
【図１３】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（タングステンプラグ埋め込みホール形成工程）におけるデバイス断面図である。
【図１４】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（タングステンプラグ埋め込み工程）におけるデバイス断面図である。
【図１５】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（ストラップおよび磁気記憶素子形成工程）におけるデバイス断面図である。
【図１６】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（上部コンタクト電極埋め込みホール形成工程）におけるデバイス断面図である。
【図１７】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（上部コンタクト電極埋め込み工程）におけるデバイス断面図である。
【図１８】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（上Ｍ４配線層の層間絶縁膜形成工程）におけるデバイス断面図である。
【図１９】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（Ｍ４配線埋め込み用配線溝及びビア形成工程）におけるデバイス断面図である。
【図２０】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（Ｍ４配線埋め込み工程）におけるデバイス断面図である。
【図２１】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（キャップバリアメタル膜形成工程）におけるデバイス断面図である。
【図２２】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（キャップバリアメタル膜パターニング工程）におけるデバイス断面図である。
【図２３】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（図２２に続く、その後の工程工程）におけるデバイス断面図である。
【図２４】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のＭ２配線埋め込みプロセス（図９及び図１０）の詳細を説明するための図６に対応するデバイス拡大詳細断面図（埋め込み途中）である。
【図２５】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のＭ３配線埋め込みプロセス（図１１及び図１２）の詳細を説明するための図６に対応するデバイス拡大詳細断面図（埋め込み途中）である。
【図２６】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のメモリセルマトリクス領域の上部コンタクト電極の埋め込みプロセス（図１６及び図１７）の詳細を説明するための図６に対応するデバイス拡大詳細断面図（ＣＭＰ工程）である。
【図２７】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のメモリセルマトリクス領域の上部コンタクト電極の埋め込みプロセス（図１６及び図１７）の詳細を説明するための図６に対応するデバイス拡大詳細断面図（埋め込み途中）である。
【図２８】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のメモリセルマトリクス領域の上部コンタクト電極の埋め込みプロセス（図１６及び図１７）の詳細を説明するための図６に対応するデバイス拡大詳細断面図（ＣＭＰ工程）である。
【図２９】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のＭ４配線埋め込みプロセスからＭ５配線層の層間絶縁膜の形成に至る（図１９及び図２０）の詳細を説明するための図６に対応するデバイス拡大詳細断面図（ＣＭＰ工程）である。
【図３０】本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のＭ４配線埋め込みプロセスからＭ５配線層の層間絶縁膜の形成に至る（図１９及び図２０）の詳細を説明するための図６に対応するデバイス拡大詳細断面図（Ｍ５配線層の層間絶縁膜の形成）である。
【図３１】本願の他の実施の形態の半導体装置であるマルチチップモジュールのパッケージ模式断面図である。
【図３２】図５（図２３）のビットラインと同層の非メモリセルマトリクス領域の配線周辺断面拡大部Ｄに対応するＭ４配線（第３の配線）１４周辺の拡大断面図である。
【発明を実施するための形態】
【００１６】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１７】
１．以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面に設けられたＭＩＳＦＥＴ；
（ｃ）前記半導体基板の前記第１の主面および前記ＭＩＳＦＥＴ上を覆う第１の層間絶縁膜；
（ｄ）前記第１の層間絶縁膜よりも上方に設けられた第１の配線層；
（ｅ）前記第１の配線層上に設けられた第２の配線層；
（ｆ）前記第２の配線層上に設けられた第３の配線層、
ここで、前記第１の配線層は以下を含む：
（ｄ１）第２の層間絶縁膜；
（ｄ２）前記第２の層間絶縁膜内に形成された第１の配線溝；
（ｄ３）前記第１の配線溝の側面と底面に形成され、タンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第１のバリアメタル膜；
（ｄ４）前記第１のバリアメタル膜上に前記第１の配線溝を埋め込むように形成され、前記第１のバリアメタル膜とともに第１の配線を構成し、添加元素を含む第１の銅配線膜、
また、前記第２の配線層は以下を含む：
（ｅ１）第３の層間絶縁膜；
（ｅ２）前記第３の層間絶縁膜内に形成された第２の配線溝；
（ｅ３）前記第２の配線溝の側面と底面に形成されたタンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第２のバリアメタル膜；
（ｅ４）前記第２のバリアメタル膜上に形成され、コバルト、ニッケルおよび鉄の内の少なくとも一つを主要な成分の一つとして含む第３のバリアメタル膜；
（ｅ５）前記第３のバリアメタル膜上に前記第２の配線溝を埋め込むように形成され、前記第２及び第３のバリアメタル膜とともに第２の配線を構成し、純銅で構成された第２の銅配線膜、
また、前記第３の配線層は以下を含む：
（ｆ１）磁気記憶素子。
【００１８】
２．前記１項の半導体装置において、前記添加元素は、アルミニウム、ゲルマニウム、ガリウム、マンガン、シリコン、チタンおよび錫の少なくともいずれか一つである。
【００１９】
３．前記１または２項の半導体装置において、前記磁気記憶素子は、前記第２の配線に電流が流されることによって、情報が記録される。
【００２０】
４．前記１から３項のいずれか一つの半導体装置において、前記第３の配線層は、更に以下を含む：
（ｆ２）その中に前記磁気記憶素子が設けられている第４の層間絶縁膜；
（ｆ３）前記第３の層間絶縁膜内において、前記磁気記憶素子よりも上方に形成され、前記第２の配線溝と直交する方向に延びる第３の配線溝；
（ｆ４）前記第３の配線溝の側面と底面に形成されたタンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第４のバリアメタル膜；
（ｆ５）前記第４のバリアメタル膜上に形成され、コバルト、ニッケルおよび鉄の内の少なくとも一つを主要な成分の一つとして含む第５のバリアメタル膜；
（ｆ６）前記第５のバリアメタル膜上に前記第３の配線溝を埋め込むように形成され、前記第４及び第５のバリアメタル膜とともに第３の配線を構成し、純銅で構成された第３の銅配線膜。
【００２１】
５．前記１から４項のいずれか一つの半導体装置において、前記磁気記憶素子は、磁気トンネル接合型の磁気記憶素子である。
【００２２】
６．前記１から５項のいずれか一つの半導体装置において、前記第１の配線層および前記第２の配線層は、前記磁気記憶素子がマトリクス状に配置されたメモリセルマトリクス領域の外部である非メモリセルマトリクス領域においても、それぞれ、前記メモリセルマトリクス領域とほぼ同様の構造を有する。
【００２３】
７．前記１から６項のいずれか一つの半導体装置において、更に、以下を含む：
（ｇ）前記第３の配線層の更に上層に形成され、前記第１の配線層とほぼ同様の構造を有する第４の配線層。
【００２４】
８．前記１から７項のいずれか一つの半導体装置において、更に、以下を含む：
（ｈ）前記第３の配線層の更に上層に形成され、前記添加元素が添加されていない以外、前記第１の配線層とほぼ同様の構造を有する第５の配線層。
【００２５】
９．前記１から８項のいずれか一つの半導体装置において、更に、以下を含む：
（ｉ）前記半導体基板を前記第１の主面から前記第２の主面まで貫通し、純銅で構成された銅貫通ビア。
【００２６】
１０．以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面に設けられたＭＩＳＦＥＴ；
（ｃ）前記半導体基板の前記第１の主面および前記ＭＩＳＦＥＴ上を覆う第１の層間絶縁膜；
（ｄ）前記第１の層間絶縁膜よりも上方に設けられた第１の配線層；
（ｅ）前記第１の配線層上に設けられた第２の配線層；
（ｆ）前記第２の配線層上に設けられた第３の配線層、
ここで、前記第１の配線層は以下を含む：
（ｄ１）第２の層間絶縁膜；
（ｄ２）前記第２の層間絶縁膜内に形成された第１の配線溝；
（ｄ３）前記第１の配線溝の側面と底面に形成され、タンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第１のバリアメタル膜；
（ｄ４）前記第１のバリアメタル膜上に前記第１の配線溝を埋め込むように形成され、前記第１のバリアメタル膜とともに第１の配線を構成する第１の銅配線膜、
また、前記第２の配線層は以下を含む：
（ｅ１）第３の層間絶縁膜；
（ｅ２）前記第３の層間絶縁膜内に形成された第２の配線溝；
（ｅ３）前記第２の配線溝の側面と底面に形成されたタンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第２のバリアメタル膜；
（ｅ４）前記第２のバリアメタル膜上に形成され、コバルト、ニッケルおよび鉄の内の少なくとも一つを主要な成分の一つとして含む第３のバリアメタル膜；
（ｅ５）前記第３のバリアメタル膜上に前記第２の配線溝を埋め込むように形成され、前記第２及び第３のバリアメタル膜とともに第２の配線を構成する第２の銅配線膜、
また、前記第３の配線層は以下を含む：
（ｆ１）磁気記憶素子、
更に、ここで、前記第１の銅配線膜は、添加不純物を含み、その含有量は、前記第２の銅配線膜に含まれる前記添加不純物の量よりも高い。
【００２７】
１１．前記１０項の半導体装置において、前記添加元素は、アルミニウム、ゲルマニウム、ガリウム、マンガン、シリコン、チタンおよび錫の少なくともいずれか一つである。
【００２８】
１２．前記１０または１１項の半導体装置において、前記磁気記憶素子は、前記第２の配線に電流が流されることによって、情報が記録される。
【００２９】
１３．前記１０から１２項のいずれか一つの半導体装置において、前記第３の配線層は、更に以下を含む：
（ｆ２）その中に前記磁気記憶素子が設けられている第４の層間絶縁膜；
（ｆ３）前記第３の層間絶縁膜内において、前記磁気記憶素子よりも上方に形成され、前記第２の配線溝と直交する方向に延びる第３の配線溝；
（ｆ４）前記第３の配線溝の側面と底面に形成されたタンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第４のバリアメタル膜；
（ｆ５）前記第４のバリアメタル膜上に形成され、コバルト、ニッケルおよび鉄の内の少なくとも一つを主要な成分の一つとして含む第５のバリアメタル膜；
（ｆ６）前記第５のバリアメタル膜上に前記第３の配線溝を埋め込むように形成され、前記第４及び第５のバリアメタル膜とともに第３の配線を構成し、純銅で構成された第３の銅配線膜。
【００３０】
１４．前記１０から１３項のいずれか一つの半導体装置において、前記磁気記憶素子は、磁気トンネル接合型の磁気記憶素子である。
【００３１】
１５．前記１０から１４項のいずれか一つの半導体装置において、前記第１の配線層および前記第２の配線層は、前記磁気記憶素子がマトリクス状に配置されたメモリセルマトリクス領域の外部である非メモリセルマトリクス領域においても、それぞれ、前記メモリセルマトリクス領域とほぼ同様の構造を有する。
【００３２】
１６．前記１０から１５項のいずれか一つの半導体装置において、更に、以下を含む：
（ｇ）前記第３の配線層の更に上層に形成され、前記第１の配線層とほぼ同様の構造を有する第４の配線層。
【００３３】
１７．前記１０から１６項のいずれか一つの半導体装置において、更に、以下を含む：
（ｈ）前記第３の配線層の更に上層に形成され、前記添加元素が添加されていない以外、前記第１の配線層とほぼ同様の構造を有する第５の配線層。
【００３４】
１８．前記１０から１７項のいずれか一つの半導体装置において、更に、以下を含む：
（ｉ）前記半導体基板を前記第１の主面から前記第２の主面まで貫通し、純銅で構成された銅貫通ビア。
【００３５】
１９．以下の工程を含む半導体装置の製造方法：
（ａ）第１の主面及び第２の主面を有する半導体基板の前記第１の主面にＭＩＳＦＥＴを形成する工程；
（ｂ）前記半導体基板の前記第１の主面および前記ＭＩＳＦＥＴ上を覆うように第１の層間絶縁膜を形成する工程；
（ｃ）前記第１の層間絶縁膜よりも上方に第１の配線層を形成する工程；
（ｄ）前記第１の配線層上に第２の配線層を形成する工程；
（ｅ）前記第２の配線層上に第３の配線層を形成する工程、
ここで、前記第１の配線層は以下を含む：
（ｄ１）第２の層間絶縁膜；
（ｄ２）前記第２の層間絶縁膜内に形成された第１の配線溝；
（ｄ３）前記第１の配線溝の側面と底面に形成され、タンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第１のバリアメタル膜；
（ｄ４）前記第１のバリアメタル膜上に前記第１の配線溝を埋め込むように形成され、前記第１のバリアメタル膜とともに第１の配線を構成し、添加元素を含む第１の銅配線膜、
また、前記第２の配線層は以下を含む：
（ｅ１）第３の層間絶縁膜；
（ｅ２）前記第３の層間絶縁膜内に形成された第２の配線溝；
（ｅ３）前記第２の配線溝の側面と底面に形成されたタンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第２のバリアメタル膜；
（ｅ４）前記第２のバリアメタル膜上に形成され、コバルト、ニッケルおよび鉄の内の少なくとも一つを主要な成分の一つとして含む第３のバリアメタル膜；
（ｅ５）前記第３のバリアメタル膜上に前記第２の配線溝を埋め込むように形成され、前記第２及び第３のバリアメタル膜とともに第２の配線を構成し、純銅で構成された第２の銅配線膜、
また、前記第３の配線層は以下を含む：
（ｆ１）磁気記憶素子。
【００３６】
２０．前記１９項の半導体装置の製造方法において、前記添加元素は、アルミニウム、ゲルマニウム、ガリウム、マンガン、シリコン、チタンおよび錫の少なくともいずれか一つである。
【００３７】
２１．前記１９または２０項の半導体装置の製造方法において、前記磁気記憶素子は、前記第２の配線に電流が流されることによって、情報が記録される。
【００３８】
２２．前記１９から２１項のいずれか一つの半導体装置の製造方法において、前記第３の配線層は、更に以下を含む：
（ｆ２）その中に前記磁気記憶素子が設けられている第４の層間絶縁膜；
（ｆ３）前記第３の層間絶縁膜内において、前記磁気記憶素子よりも上方に形成され、前記第２の配線溝と直交する方向に延びる第３の配線溝；
（ｆ４）前記第３の配線溝の側面と底面に形成されたタンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第４のバリアメタル膜；
（ｆ５）前記第４のバリアメタル膜上に形成され、コバルト、ニッケルおよび鉄の内の少なくとも一つを主要な成分の一つとして含む第５のバリアメタル膜；
（ｆ６）前記第５のバリアメタル膜上に前記第３の配線溝を埋め込むように形成され、前記第４及び第５のバリアメタル膜とともに第３の配線を構成し、純銅で構成された第３の銅配線膜。
【００３９】
２３．前記１９から２２項のいずれか一つの半導体装置の製造方法において、前記磁気記憶素子は、磁気トンネル接合型の磁気記憶素子である。
【００４０】
２４．前記１９から２３項のいずれか一つの半導体装置の製造方法において、前記第１の配線層および前記第２の配線層は、前記磁気記憶素子がマトリクス状に配置されたメモリセルマトリクス領域の外部である非メモリセルマトリクス領域においても、それぞれ、前記メモリセルマトリクス領域とほぼ同様の構造を有する。
【００４１】
２５．前記１９から２４項のいずれか一つの半導体装置の製造方法において、前記半導体装置は、更に、以下を含む：
（ｇ）前記第３の配線層の更に上層に形成され、前記第２の配線層とほぼ同様の構造を有する第４の配線層。
【００４２】
２６．前記１９から２５項のいずれか一つの半導体装置の製造方法において、前記半導体装置は、更に、以下を含む：
（ｈ）前記第３の配線層の更に上層に形成され、前記第１の配線層とほぼ同様の構造を有する第５の配線層。
【００４３】
２７．前記１９から２６項のいずれか一つの半導体装置の製造方法において、前記半導体装置は、更に、以下を含む：
（ｉ）前記半導体基板を前記第１の主面から前記第２の主面まで貫通し、純銅で構成された銅貫通ビア。
【００４４】
２８．以下の工程を含む半導体装置の製造方法：
（ａ）第１の主面及び第２の主面を有する半導体基板の前記第１の主面にＭＩＳＦＥＴを形成する工程；
（ｂ）前記半導体基板の前記第１の主面および前記ＭＩＳＦＥＴ上を覆うように第１の層間絶縁膜を形成する工程；
（ｃ）前記第１の層間絶縁膜よりも上方に第１の配線層を形成する工程；
（ｄ）前記第１の配線層上に第２の配線層を形成する工程；
（ｅ）前記第２の配線層上に第３の配線層を形成する工程、
ここで、前記第１の配線層は以下を含む：
（ｄ１）第２の層間絶縁膜；
（ｄ２）前記第２の層間絶縁膜内に形成された第１の配線溝；
（ｄ３）前記第１の配線溝の側面と底面に形成され、タンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第１のバリアメタル膜；
（ｄ４）前記第１のバリアメタル膜上に前記第１の配線溝を埋め込むように形成され、前記第１のバリアメタル膜とともに第１の配線を構成する第１の銅配線膜、
また、前記第２の配線層は以下を含む：
（ｅ１）第３の層間絶縁膜；
（ｅ２）前記第３の層間絶縁膜内に形成された第２の配線溝；
（ｅ３）前記第２の配線溝の側面と底面に形成されたタンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第２のバリアメタル膜；
（ｅ４）前記第２のバリアメタル膜上に形成され、コバルト、ニッケルおよび鉄の内の少なくとも一つを主要な成分の一つとして含む第３のバリアメタル膜；
（ｅ５）前記第３のバリアメタル膜上に前記第２の配線溝を埋め込むように形成され、前記第２及び第３のバリアメタル膜とともに第２の配線を構成する第２の銅配線膜、
また、前記第３の配線層は以下を含む：
（ｆ１）磁気記憶素子、
更に、ここで、前記第１の銅配線膜は、添加不純物を含み、その含有量は、前記第２の銅配線膜に含まれる前記添加不純物の量よりも高い。
【００４５】
２９．前記２８項の半導体装置の製造方法において、前記添加元素は、アルミニウム、ゲルマニウム、ガリウム、マンガン、シリコン、チタンおよび錫の少なくともいずれか一つである。
【００４６】
３０．前記２８または２９項の半導体装置の製造方法において、前記磁気記憶素子は、前記第２の配線に電流が流されることによって、情報が記録される。
【００４７】
３１．前記２８から３０項のいずれか一つの半導体装置の製造方法において、前記第３の配線層は、更に以下を含む：
（ｆ２）その中に前記磁気記憶素子が設けられている第４の層間絶縁膜；
（ｆ３）前記第３の層間絶縁膜内において、前記磁気記憶素子よりも上方に形成され、前記第２の配線溝と直交する方向に延びる第３の配線溝；
（ｆ４）前記第３の配線溝の側面と底面に形成されたタンタル、チタン、ルテニウム、マンガンおよびタングステンの内の少なくとも一つを主要な金属成分の一つとして含む第４のバリアメタル膜；
（ｆ５）前記第４のバリアメタル膜上に形成され、コバルト、ニッケルおよび鉄の内の少なくとも一つを主要な成分の一つとして含む第５のバリアメタル膜；
（ｆ６）前記第５のバリアメタル膜上に前記第３の配線溝を埋め込むように形成され、前記第４及び第５のバリアメタル膜とともに第３の配線を構成し、純銅で構成された第３の銅配線膜。
【００４８】
３２．前記２８から３１項のいずれか一つの半導体装置の製造方法において、前記磁気記憶素子は、磁気トンネル接合型の磁気記憶素子である。
【００４９】
３３．前記２８から３２項のいずれか一つの半導体装置の製造方法において、前記第１の配線層および前記第２の配線層は、前記磁気記憶素子がマトリクス状に配置されたメモリセルマトリクス領域の外部である非メモリセルマトリクス領域においても、それぞれ、前記メモリセルマトリクス領域とほぼ同様の構造を有する。
【００５０】
３４．前記２８から３３項のいずれか一つの半導体装置の製造方法において、前記半導体装置は、更に、以下を含む：
（ｇ）前記第３の配線層の更に上層に形成され、前記第２の配線層とほぼ同様の構造を有する第４の配線層。
【００５１】
３５．前記２８から３４項のいずれか一つの半導体装置の製造方法において、前記半導体装置は、更に、以下を含む：
（ｈ）前記第３の配線層の更に上層に形成され、前記第１の配線層とほぼ同様の構造を有する第５の配線層。
【００５２】
３６．前記２８から３５項のいずれか一つの半導体装置の製造方法において、前記半導体装置は、更に、以下を含む：
（ｉ）前記半導体基板を前記第１の主面から前記第２の主面まで貫通し、純銅で構成された銅貫通ビア。
【００５３】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００５４】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００５５】
今日の半導体装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極（以下の実施の形態ではＭ７配線層）上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクトホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば本願の実施の形態のように、銅６層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまでの微細埋め込み配線）、セミグローバル配線（Ｍ４からＭ５あたりまでの準微細埋め込み配線）等において、特に微細加工が要求される。なお、グローバル配線、パッド層配線等の上層配線は、比較的幅広の配線である。
【００５６】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００５７】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００５８】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００５９】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００６０】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００６１】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００６２】
６．本願が主に対象とするＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  ｍｅｍｏｒｙ）は、ＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）を記憶単位素子（磁気記憶素子）とするものである。ＭＲＡＭの形式は、フィールドライト方式（Ｆｉｅｌｄ−ｗｒｉｔｅ  ｍｏｄｅ）とＳＴＴ（Ｓｐｉｎ−ｔｏｒｑｕｅ−ｔｒａｎｓｆｅｒ）方式に大別される。更に、本願で主に説明するフィールドライト方式の書き込み方法は、アストロイドモード（Ａｓｔｒｏｉｄ−ｍｏｄｅ）とトグルモード（Ｔｏｇｇｌｅ−ｍｏｄｅ）に分類され、以下の実施の形態では、主にアストロイドモードについて具体的に説明する。なお、本願は、トグルモード（書き込み磁場の補強および封じ込め等のため）やＳＴＴ方式（書き込みのための補助的な磁場の補強および封じ込め等のため）にも適用できることは言うまでもない。
【００６３】
以下で説明する磁気記憶素子（ＭＴＪ素子）の構成は、一例であり、各種の変形例が使用できる。ＭＴＪ素子の平面形状については、反磁場が均一になる楕円形（円形を含む）、より正確には楕円薄板状（円形薄板状）のものを説明するが、非対称形状（Ａｓｙｍｍｅｔｒｉｃａｌ  Ｓｈａｐｅ）のものでもよいことは言うまでもない。また、以下の実施の形態では、ＭＴＪ素子のフリー層として単層の強磁性体層を使用したものを明示したが、ＳＡＦ（Ｓｙｎｔｈｅｔｉｃ  Ａｎｔｉｆｅｒｒｏｍａｇｎｅｔｉｃ）やその他の多層構造のものを使用してもよいことは言うまでもない。
【００６４】
更に、ＭＲＡＭには、チップ面積のほとんどを占めるメモリセルマトリクス領域とその周辺のメモリ周辺回路等からなる汎用メモリ（または専用メモリ）と、マイクロプロセッサやその他の論理回路と同一のチップに搭載された埋め込みメモリ（Ｅｍｂｅｄｄｅｄ  Ｍｅｍｏｒｙ）とがある。以下の説明では、主に埋め込みメモリに例をとり具体的に説明するが、本願は、汎用メモリ（または専用メモリ）等にも適用できることは言うまでもない。従って、本願において、「非メモリセルマトリクス領域」というときは、マイクロプロセッサ部、その他の論理回路部、ＭＲＡＭ周辺回路、ＭＲＡＭ以外のメモリセルマトリクス領域、その周辺回路、Ｉ/Ｏ回路部等を含む。
【００６５】
７．本願において、「クラッド配線」というときは、銅配線等の周辺部の一部又は、ほぼ全部を覆う強磁性体薄膜（強磁性バリアメタル膜）を有する配線を言う。これに対して、「非クラッド配線」というときは、このような強磁性バリアメタル膜がない配線を言う。
【００６６】
また、本願において「磁性金属」または「磁性合金」というときは、一般に、自発磁化が現れる転移温度（キュリー温度、反強磁性の場合はネール温度）が常温より十分に高く、常温において強磁性（Ｆｅｒｒｏｍａｇｎｅｔｉｓｍ）を示す金属等を言うが、特にそうでない旨、明示した場合および、原理的にそうでないことが明らかな場合を除き、常温において、フェリ強磁性（Ｆｅｒｒｉｍａｇｎｅｔｉｓｍ）または反強磁性（Ａｎｔｉｆｅｒｒｏｍａｇｎｅｔｉｓｍ）を示す金属等を含む。
【００６７】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００６８】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００６９】
１．本願の一実施の形態の半導体装置の要部構造等の説明（主に図１から図８）
このセクションでは、ＭＲＡＭをマイクロコンピュータチップ、ロジックチップ、その他の信号処理チップに搭載した例（ＭＲＡＭ混載ロジックチップ）を説明するが、メモリ専用チップでもよいことは言うまでもない。
【００７０】
本願では、１３０ｎｍテクノロジノードの製品を例に具体的に説明するが、その他のテクノロジノードの製品にも適用できることは言うまでもない。
【００７１】
図１は本願の一実施の形態の半導体装置に対応する半導体チップの上面レイアウト図である。図２は図１のメモリセルマトリクス領域３を構成する単位セル５の等価回路図である。図３は図１のメモリセルマトリクス領域の一部３ｐを切り出した等価回路レイアウト図である。図４は図１の単位メモリセル部５と非メモリセルマトリクス領域の切り出し部４ｃを示すチップ上面拡大図である。図５は図４のＸ−Ｘ’断面に対応するデバイス模式断面図である。図６は図５の磁気記憶素子周辺断面切り出し部Ｃの拡大詳細断面図である。図７は図４のＹ−Ｙ’断面又は図６のＺ−Ｚ’断面に対応するデバイス断面局部拡大図である。図８は図５又は図６の磁気記憶素子６（ＭＴＪ）の拡大断面図である。図３２は図５（図２３）のビットラインと同層の非メモリセルマトリクス領域の配線周辺断面拡大部Ｄに対応するＭ４配線（第３の配線）１４周辺の拡大断面図である。これらに基づいて、本願の一実施の形態の半導体装置の要部構造等を説明する。
【００７２】
先ず、チップの上面レイアウトを図１に基づいて説明する。図１に示すように、半導体チップ２（２ａ）の上面１ａ（第１の主面すなわち裏面１ｂの反対の面）には、ＭＲＡＭのメモリセルマトリクス領域３が設けられており、その他の領域すなわち非メモリセルマトリクス領域４には、マイクロプロセッサ部、その他の論理回路部、ＭＲＡＭ周辺回路、ＭＲＡＭ以外のメモリセルマトリクス領域、その周辺回路、Ｉ/Ｏ回路部等が設けられている。
【００７３】
次に、図１のＭＲＡＭの単位メモリセル５の部分の拡大回路図を図２に示す。また、図１のＭＲＡＭのメモリセルマトリクス領域の一部３ｐを図３に示す。図２及び図３に示すように、メモリセル５の中心付近には、通常、セルに１個ずつ磁気記憶素子、すなわち、磁気トンネル接合（ＭＴＪ）型記憶素子６が設けられており、その一方の端子と接地ラインＧＬの間には読み出し選択用ＭＩＳＦＥＴ（Ｑｎｍ）が接続されている。磁気トンネル接合型記憶素子６の他方の端子は、ビットラインＢＬに接続されている。読み出し選択用ＭＩＳＦＥＴ（Ｑｎｍ）のゲート電極は、ビットラインＢＬと直交し、接地ラインＧＬと平行に延びる読み出しワードラインＲＷＬに接続されており、磁気トンネル接合型記憶素子６の近傍には、ビットラインＢＬと直交し、接地ラインＧＬおよび読み出しワードラインＲＷＬと平行に延びる書き込みワードラインが延びている。ここで、磁気記憶素子６へのデータの書き込みは、図２及び図６に示す書き込みワードラインＷＷＬすなわちＭ３配線１３（第２の配線）およびビットラインＢＬすなわちＭ４配線１４（第３の配線）に電流を流すことによって、実行される。
【００７４】
次に、図１のメモリセル５および非メモリセルマトリクス領域の切り出し部４ｃの拡大上面図で図４に示す（この平面図においては、簡潔性を確保するために、代表的な要素のみを示す）。図４に示すように、非メモリセルマトリクス領域４（４ｃ）の一部の表面領域には、アルミニウム系ボンディングパッド７が設けられており、これを覆うファイナルパッシベーション膜９には、アルミニウム系ボンディングパッド７に対応して、パッド開口８が設けられている。一方、メモリセル５においては、たとえば、楕円状の磁気トンネル接合型記憶素子６の部分で相互に直交交差するように、ビットラインＢＬと書き込みワードラインＷＷＬが延びている。
【００７５】
次に、図４のＸ−Ｘ’断面（図１のＸ−Ｘ’断面にも、ほぼ対応）を図５に示す。図５に示すように、半導体チップ２（２ａ）の半導体基板部１ｓ（たとえば、Ｐ型シリコン単結晶基板部）の上面側表面領域の非メモリセルマトリクス領域４には、たとえば、Ｎ型ウエル領域１７が設けられており、Ｎ型ウエル領域１７の表面領域には、一般ロジック回路用Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐｃ）を構成するＰ型ソースドレイン領域１９および、これと他の素子を分離するＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）絶縁膜３１が設けられている。Ｐ型シリコン単結晶基板部１ｓの上面側表面領域の非メモリセルマトリクス領域４のＮ型ウエル領域１７が設けられていない部分には、一般ロジック回路用Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎｃ）のＮ型ソースドレイン領域１８および、これと他の素子を分離するＳＴＩ絶縁膜３１が設けられている。Ｐ型シリコン単結晶基板部１ｓ上面側表面領域のメモリセルマトリクス領域３のＮ型ウエル領域１７が設けられていない部分には、読み出し選択用ＭＩＳＦＥＴ（Ｑｎｍ）のＮ型ソースドレイン領域１８および、これと他の素子を分離するＳＴＩ絶縁膜３１が設けられている。読み出し選択用ＭＩＳＦＥＴ（Ｑｎｍ）および、一般ロジック回路用Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎｃ）のＮ型ソースドレイン領域１８の間のＰ型シリコン単結晶基板部１ｓの各上面側表面上には、ゲート絶縁膜２８、ポリシリコンゲート電極３０およびサイドウォール絶縁膜２９が設けられている。同様に、一般ロジック回路用Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐｃ）のＰ型ソースドレイン領域１９の間のＮ型ウエル領域１７の表面上にもゲート絶縁膜２８、ポリシリコンゲート電極３０およびサイドウォール絶縁膜２９が設けられている。ここで、読み出し選択用ＭＩＳＦＥＴ（Ｑｎｍ）のポリシリコンゲート電極３０は、たとえば読み出しワードラインＲＷＬである。なお、一般に、一般ロジック回路用Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐｃ）と一般ロジック回路用Ｎチャネル型ＭＩＳＦＥＴ（Ｑｎｃ）は、ＣＭＯＳまたはＣＭＩＳ単位回路（インバータ、ＮＯＲ，ＮＡＮＤ等）を構成している。
【００７６】
Ｐ型シリコン単結晶基板部１ｓの上面上には、ＭＩＳＦＥＴ（Ｑｎｍ、Ｑｎｃ、Ｑｐｃ）のゲート電極構造（ゲート絶縁膜２８、ポリシリコンゲート電極３０、サイドウォール絶縁膜２９）を覆うように、たとえば、酸化シリコン系の絶縁膜を主要な構成要素とするプリメタル（Ｐｒｅｍｅｔａｌ）層間絶縁膜２０（第１の層間絶縁膜）が形成されており、これを貫通して複数のタングステンプラグ１０が設けられている。
【００７７】
このプリメタル層間絶縁膜２０（第１の層間絶縁膜）上には、Ｍ１配線層４１が設けられており、このＭ１配線層４１は、たとえば、酸化シリコン系の絶縁膜を主要な構成要素とする層間絶縁膜２１（第２の層間絶縁膜）、この中に埋め込まれたＭ１配線１１（Ａｌ添加非クラッド配線）等から構成されている。このＭ１配線１１は、メモリセルマトリクス領域３において、一部は、たとえば接地ラインＧＬとなっている。
【００７８】
このＭ１配線層４１上には、Ｍ２配線層４２（第１の配線層）が設けられており、このＭ２配線層４２は、たとえば、酸化シリコン系の絶縁膜を主要な構成要素とする層間絶縁膜２２（第３の層間絶縁膜）、この中に埋め込まれたＭ２配線１２（Ａｌ添加非クラッド配線）等から構成されている。なお、本実施の形態で使用する各種の酸化シリコン系の層間絶縁膜材料としては、層間絶縁膜２１（第２の層間絶縁膜）、上層酸化シリコン系絶縁膜２２ｂ、上層酸化シリコン系絶縁膜２３ｂ、上層酸化シリコン系絶縁膜２４ｂ等は、たとえばＳｉＯＣ等のＬｏｗ−ｋ絶縁膜を好適なものとして例示することができる。一方、その他のプリメタル層間絶縁膜２０（第１の層間絶縁膜）、上層酸化シリコン系絶縁膜２５ｂ、および、その他の上層の層間絶縁膜については、プラズマＴＥＯＳ系酸化シリコン膜等の通常の酸化シリコン膜等を好適なものとして例示することができる。
【００７９】
このＭ２配線層４２上には、Ｍ３配線層４３（第２の配線層）が設けられており、このＭ３配線層４３は、たとえば、酸化シリコン系の絶縁膜を主要な構成要素とする層間絶縁膜２３（第４の層間絶縁膜）、この中に埋め込まれたＭ３配線１３（Ａｌ非添加クラッド配線）等から構成されている。このＭ３配線１３は、メモリセルマトリクス領域３において、一部は、たとえば書き込みワードラインＷＷＬとなっている。
【００８０】
このＭ３配線層４３上には、Ｍ４配線層４４（第３の配線層）が設けられており、このＭ４配線層４４は、たとえば、酸化シリコン系の絶縁膜を主要な構成要素とする層間絶縁膜２４（第５の層間絶縁膜）、この中に埋め込まれたＭ４配線１４（Ａｌ非添加クラッド配線）等から構成されている。このＭ４配線１４は、メモリセルマトリクス領域３において、少なくとも一部は、たとえばビットラインＢＬとなっている。更に、Ｍ４配線層４４のメモリセルマトリクス領域３においては、Ｍ４配線１４（ビットラインＢＬ）の下に、Ｍ３配線１３との接続を取るためのタングステンプラグ１０、これと磁気記憶素子６を接続するメタルストラップ３２（たとえばＴａＮ引き出し線）、磁気記憶素子６とビットラインＢＬを接続する上部コンタクト電極３３等から構成されたメモリ素子構造体が挿入されている。なお、Ｍ４配線１４（ビットラインＢＬ）上には、キャップバリアメタル膜３４が設けられている（これ自体は、幾何学的な層としては次に説明するＭ５配線層４５に属する）。
【００８１】
このＭ４配線層４４上には、Ｍ５配線層４５（第４の配線層）が設けられており、このＭ５配線層４５は、たとえば、酸化シリコン系の絶縁膜を主要な構成要素とする層間絶縁膜２５、この中に埋め込まれたＭ５配線１５（Ａｌ添加非クラッド配線）等から構成されている。
【００８２】
このＭ５配線層４５上には、Ｍ６配線層４６（第５の配線層）が設けられており、このＭ６配線層４６は、たとえば、酸化シリコン系の絶縁膜を主要な構成要素とする層間絶縁膜２６、この中に埋め込まれたＭ６配線１６（Ａｌ非添加非クラッド配線）等から構成されている。尚、このＭ６配線層４６内に形成されるＭ６配線１６等の配線は、このＭ６配線層４６より下層の配線層に形成される配線よりも最小ピッチが大きく（ここで最小ピッチとは、最小の配線間の層間膜幅と最小の配線の幅の合計値。）、このＭ６配線層４６内に形成される層間絶縁膜２６の厚さも、このＭ６配線層４６より下層の配線層に形成される層間絶縁膜よりも厚いことが好ましい。
【００８３】
このＭ６配線層４６上には、たとえば、酸化シリコン系の絶縁膜を主要な構成要素とするパッド層下の層間絶縁膜２７が形成されており、その中には、タングステンプラグ１０が貫通するように埋め込まれている。
【００８４】
更に、このパッド層下の層間絶縁膜２７上には、アルミニウム系ボンディングパッド７（配線としては、パッド層配線であってもよい）および、それを覆うファイナルパッシベーション膜９が形成されている。このファイナルパッシベーション膜９には、アルミニウム系ボンディングパッド７に対応して、パッド開口８が設けられている。なお、ファイナルパッシベーション膜９は、通常、酸化シリコン系の絶縁膜を主要な構成要素とする絶縁膜であるが、窒化シリコン膜等との積層膜であってもよい。また、このような無機系ファイナルパッシベーション膜９上に、たとえば、ポリイミド膜等から構成された有機系ファイナルパッシベーション膜を積層しても良い。
【００８５】
次に、図５の磁気記憶素子周辺断面切り出し部Ｃの拡大断面図を図６に示す。なお、各層の配線の詳細構造は、メモリセルマトリクス領域３でも非メモリセルマトリクス領域４でも同じであるので、ここでは、メモリセルマトリクス領域３を例に取り説明する。なお、図７に示すように、ビットラインＢＬに対応するＭ４配線（第３の配線）１４は、書き込み磁場等を封じ込める観点から、他の配線層と若干異なる構造をしている。そのため、それと同時に作られる非メモリセルマトリクス領域４のＭ４配線（第３の配線）１４も、それに対応した構造をしている。すなわち、図３２に示すように、ビットラインＢＬのＭ４配線溝の底面の強磁性バリアメタル膜（第５のバリアメタル膜）１４ｃをアルゴンスパッタエッチング等で除去する際に、この部分の配線溝及びビアの底面の強磁性バリアメタル膜１４ｃも除去されるので、配線溝及びビアの各側面のみに、強磁性バリアメタル膜１４ｃがある構造と成る。
【００８６】
図６に示すように（Ｍ４配線１４および、そのキャップバリアメタル膜３４の詳細については、図６のＺ−Ｚ’断面である図７を参照）、Ｍ１配線層４１のＭ１配線（Ａｌ添加非クラッド配線）は、銅系埋め込み配線であり、たとえば、非強磁性窒化金属バリア膜１１ａ（たとえば、窒化タンタル薄膜）、その上層の非強磁性バリアメタル膜１１ｂ（たとえば、タンタル薄膜）、アルミニウムが添加され、比較的厚い銅配線膜１１ｍ等から構成されている。
【００８７】
Ｍ２配線層４２（第１の配線層）の層間絶縁膜２２（第３の層間絶縁膜）は、下層銅拡散バリア絶縁膜２２ａ（たとえば、ＳｉＣＮ膜等の炭化シリコン系の絶縁性銅拡散バリア膜）、上層酸化シリコン系絶縁膜２２ｂ等から構成されている。一方、Ｍ２配線１２（Ａｌ添加非クラッド配線）は、銅系埋め込み配線であり、たとえば、非強磁性窒化金属バリア膜１２ａ（たとえば、窒化タンタル薄膜）、その上層の非強磁性バリアメタル膜１２ｂ（たとえば、タンタル薄膜）すなわち第１のバリアメタル膜、アルミニウムが添加され、比較的厚い銅配線膜１２ｍ等から構成されている。
【００８８】
Ｍ３配線層４３（第２の配線層）の層間絶縁膜２３（第４の層間絶縁膜）は、下層銅拡散バリア絶縁膜２３ａ（たとえば、ＳｉＣＮ膜等の炭化シリコン系の絶縁性銅拡散バリア膜）、上層酸化シリコン系絶縁膜２３ｂ等から構成されている。一方、Ｍ３配線１３（Ａｌ非添加クラッド配線）は、銅系埋め込み配線であり、たとえば、非強磁性窒化金属バリア膜１３ａ（たとえば、窒化タンタル薄膜）、その上層の下層非強磁性バリアメタル膜１３ｂ（たとえば、タンタル薄膜）すなわち第２のバリアメタル膜、強磁性バリアメタル膜（第３のバリアメタル膜）１３ｃ（たとえば、ＮｉＦｅ膜）、上層非強磁性バリアメタル膜１３ｄ（たとえば、タンタル薄膜）、アルミニウムが添加されず（比較的純粋な銅からなる）、比較的厚い銅配線膜１３ｍ等から構成されている。
【００８９】
Ｍ４配線層４４（第３の配線層）の層間絶縁膜２４は、下層銅拡散バリア絶縁膜２４ａ（たとえば、ＳｉＣＮ膜等の炭化シリコン系の絶縁性銅拡散バリア膜）、上層酸化シリコン系絶縁膜２４ｂ等から構成されている。一方、Ｍ４配線１４（Ａｌ非添加クラッド配線）は、銅系埋め込み配線であり、たとえば、非強磁性窒化金属バリア膜１４ａ（たとえば、窒化タンタル薄膜）、その上層の下層非強磁性バリアメタル膜１４ｂ（たとえば、タンタル薄膜）すなわち第４のバリアメタル膜、強磁性バリアメタル膜（第５のバリアメタル膜）１４ｃ（たとえば、ＮｉＦｅ膜）、上層非強磁性バリアメタル膜１４ｄ（たとえば、タンタル薄膜）、アルミニウムが添加されず（比較的純粋な銅からなる）、比較的厚い銅配線膜１４ｍ等から構成されている。ここで、Ｍ４配線１４（第３の配線）とＭ３配線１３（第２の配線）の間には、Ｍ３配線１３との接続を取るためのタングステンプラグ１０、これと磁気記憶素子６を接続するメタルストラップ３２（たとえばＴａＮ引き出し線）、磁気記憶素子６とビットラインＢＬを接続する上部コンタクト電極３３等から構成されたメモリ素子構造体が挿入されている。上部コンタクト電極３３は、平面的には、たとえばパッド状を呈しており、非強磁性窒化金属バリア膜３３ａ（たとえば、窒化タンタル薄膜）、その上の非強磁性バリアメタル膜３３ｂ（たとえば、タンタル薄膜）、アルミニウムが添加されず（比較的純粋な銅からなる）、比較的厚い銅配線膜３３ｍ等から構成されている。磁気記憶素子６は、平面的には、たとえば、楕円板状を呈している。その下のメタルストラップ３２は、細長いリード状を呈しており、パッド状のタングステンプラグ１０等を介して、その下のＭ３配線１３（第２の配線）に接続されている。
【００９０】
キャップバリアメタル膜３４は、たとえば、非強磁性窒化金属バリア膜３４ａ（たとえば、窒化タンタル薄膜）、下層非強磁性バリアメタル膜３４ｂ（たとえば、タンタル薄膜）、強磁性バリアメタル膜３４ｃ（たとえば、ＮｉＦｅ膜）、上層非強磁性バリアメタル膜（たとえば、タンタル薄膜）等から構成されている。
【００９１】
Ｍ５配線層４５（第４の配線層）の層間絶縁膜２５は、下層銅拡散バリア絶縁膜２５ａ（たとえば、ＳｉＣＮ膜等の炭化シリコン系の絶縁性銅拡散バリア膜）、上層酸化シリコン系絶縁膜２５ｂ等から構成されている。
【００９２】
次に、磁気記憶素子６（ＭＴＪ）の一例の詳細積層構造を図８に基づいて説明する。図８に示すように、最下層には下層タンタル膜６ａ、上層ルテニウム膜６ｂ等からなる下部バリア層５５（下部電極）があり、その上にはＭＴＪ部５３があり、その上には下層ルテニウム膜６ｉ、上層タンタル膜６ｊ等からなる上部バリア層５４（上部電極）がある。上部バリア層５４の厚さとしては、たとえば、４０から７０ｎｍ程度を好適な範囲として例示することができる。また、上部バリア層５４の材料（非磁性金属であることが望ましい）としては、タンタルおよびルテニウムの積層のほか、タンタル、窒化タンタル、ルテニウムの単層、および、それらの組み合わせ多層膜等を好適な例として示すことができる。下部バリア層５５の材料（非磁性金属であることが望ましい）としては、タンタルおよびルテニウムの積層のほか、タンタル、窒化タンタル、ルテニウム、チタン、窒化チタン、（非磁性金属）ＮｉＦｅＣｒ合金の単層膜、および、それらの組み合わせた多層膜等を好適な例として示すことができる。下部バリア層５５の厚さとしては、たとえば、２５から４５ｎｍ程度を好適な範囲として例示することができる。
【００９３】
上部電極５４と下部電極５５の間のＭＴＪ部５３は、固定層５２上に順に積層されたトンネル絶縁膜６ｇ、自由層強磁性体膜６ｈ等から構成されている。トンネル絶縁膜６ｇの厚さとしては、たとえば０．６から１．５ｎｍ程度を好適な範囲として例示することができる。また、トンネル絶縁膜６ｇの材料としては、アルミニウム、マグネシウム、ハフニウム等の酸化物の単層膜、および、それらの組み合わせた多層膜等を好適なものとして例示することができる。自由層強磁性体膜６ｈの厚さとしては、たとえば３から９ｎｍ程度を好適な範囲として例示することができる。自由層強磁性体膜６ｈの材料構成としては、軟磁性体に属する強磁性金属又は合金であり、ニッケル、コバルト、鉄等の強磁性金属の単層、及び、これらの合金（たとえばパーマロイ等、具体的には、ＮｉＦｅ，ＮｉＦｅＣｏなど）の単層、並びに、強磁性金属とホウ素、ルテニウム等の非強磁性金属との合金（たとえばＣｏＦｅＢ，ＮｉＦｅＣｏＢなど）の単層、および、これらの複合膜等（非強磁性金属膜を含む多層膜を含む。具体的には、たとえばＣｏＦｅ/ＮｉＦｅ，ＣｏＦｅＢ/Ｒｕ/ＣｏＦｅＢなど）を好適なものとして例示することができる。
【００９４】
固定層５２は、ＳＡＦ（Ｓｙｎｔｈｅｔｉｃ  Ａｎｔｉ−Ｆｅｒｒｏｍａｇｎｅｔｉｃ）部５１、固定層真性反強磁性体膜６ｃ（たとえば、ＰｔＭｎ）等から構成されている。固定層真性反強磁性体膜６ｃの厚さとしては、たとえば１２から２５ｎｍ程度を好適な範囲として例示することができる。また、固定層真性反強磁性体膜６ｃの材料構成としては、ＰｔＭｎのほか、ＩｒＭｎ等を好適な例として示すことができる。
【００９５】
ＳＡＦ部５１（なお、自由層と同様な単層の強磁性材料、すなわち、軟磁性体で構成することもできる。）は、下から順に下層強磁性体膜６ｄ（たとえばＣｏＦｅ）、中間非磁性金属膜６ｅ（たとえばＲｕ等の非磁性金属、厚さは、たとえば、０．６から０．９ｎｍ程度）、上層強磁性体膜６ｆ（たとえばＣｏＦｅＢ）を積層したものである。なお、ＳＡＦ部５１全体としては、磁化がゼロとなるように、下層強磁性体膜６ｄと上層強磁性体膜６ｆの厚さを調整することが望ましい。下層強磁性体膜６ｄの厚さとしては、たとえば１．５から２．５ｎｍ程度を好適な範囲として例示することができる。下層強磁性体膜６ｄの材料構成としては、ＣｏＦｅのほか、強磁性を示すＣｏ，Ｆｅ、Ｂ等の合金（たとえばＣｏＦｅ，ＣｏＦｅＢなど）の単層のほか、これらの積層（たとえばＣｏＦｅ/ＣｏＦｅＢなど）等を好適な例として示すことができる。
【００９６】
上層強磁性体膜６ｆの厚さとしては、たとえば１．５から２．５ｎｍ程度を好適な範囲として例示することができる。上層強磁性体膜６ｆの材料構成としては、強磁性を示すＮｉ，Ｃｏ，Ｆｅ，Ｂの単体または合金（たとえばＦｅ，ＮｉＦｅ，ＮｉＦｅＣｏ，ＣｏＦｅＢ，ＮｉＦｅＣｏＢなど）の単層のほか、これらの積層（たとえばＣｏＦｅ/ＣｏＦｅＢなど）等を好適な例として示すことができる。
【００９７】
２．本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインの説明（主に図９から図２３）
このセクションでは、Ｍ２配線層４２の形成から後の要部プロセスのアウトラインを説明する。なお、本願で、「配線溝」というときは、特にそうでない旨、明示したとき、または、明らかにそうでないときを除き、いわゆる配線埋め込み用トレンチのみでなく、ビアホール等も含むものとする。
【００９８】
図９は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（Ｍ２配線埋め込み用配線溝およびビア形成工程）におけるデバイス断面図である。図１０は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（Ｍ２配線埋め込み工程）におけるデバイス断面図である。図１１は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（Ｍ３配線埋め込み用配線溝およびビア形成工程）におけるデバイス断面図である。図１２は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（Ｍ３配線埋め込み工程）におけるデバイス断面図である。図１３は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（タングステンプラグ埋め込みホール形成工程）におけるデバイス断面図である。図１４は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（タングステンプラグ埋め込み工程）におけるデバイス断面図である。図１５は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（ストラップおよび磁気記憶素子形成工程）におけるデバイス断面図である。図１６は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（上部コンタクト電極埋め込みホール形成工程）におけるデバイス断面図である。図１７は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（上部コンタクト電極埋め込み工程）におけるデバイス断面図である。図１８は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（上Ｍ４配線層の層間絶縁膜形成工程）におけるデバイス断面図である。図１９は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（Ｍ４配線埋め込み用配線溝及びビア形成工程）におけるデバイス断面図である。図２０は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（Ｍ４配線埋め込み工程）におけるデバイス断面図である。図２１は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（キャップバリアメタル膜形成工程）におけるデバイス断面図である。図２２は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（キャップバリアメタル膜パターニング工程）におけるデバイス断面図である。図２３は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明するための図５に対応する製造工程中（図２２に続く、その後の工程工程）におけるデバイス断面図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトラインを説明する。
【００９９】
先ず、図９に示すように、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に、層間絶縁膜２２を成膜する。続いて、たとえばビアファースト（Ｖｉａ  Ｆｉｒｓｔ）法、トレンチファースト（Ｔｒｅｎｃｈ  Ｆｉｒｓｔ）法等により、リソグラフィとドライエッチングにより、Ｍ２配線埋め込み用配線溝１２ｇ（第１の配線溝）を形成する。
【０１００】
次に、図１０に示すように、たとえばＣＶＤ、スパッタリング、メッキ等の成膜処理およびＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等の平坦化処理により、Ｍ２配線埋め込み用配線溝１２ｇにＭ２配線１２（第１の配線）を埋め込む。
【０１０１】
次に、図１１に示すように、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に、層間絶縁膜２３を成膜する。続いて、たとえばビアファースト（Ｖｉａ  Ｆｉｒｓｔ）法、トレンチファースト（Ｔｒｅｎｃｈ  Ｆｉｒｓｔ）法等により、リソグラフィとドライエッチングにより、Ｍ３配線埋め込み用配線溝１３ｇ（第２の配線溝）を形成する。
【０１０２】
次に、図１２に示すように、たとえばＣＶＤ、スパッタリング、メッキ等の成膜処理およびＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等の平坦化処理により、Ｍ３配線埋め込み用配線溝１３ｇにＭ３配線１３（第２の配線）を埋め込む。
【０１０３】
次に、図１３に示すように、たとえばＣＶＤ等により、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に、たとえばＳｉＣＮ等の下層銅拡散バリア絶縁膜２４ａを成膜する。続いて、リソグラフィとドライエッチングにより、タングステンプラグ埋め込みホール１０ｈを形成すする。
【０１０４】
次に、図１４に示すように、たとえばＣＶＤ、スパッタリング等およびＣＭＰ等の平坦化処理により、タングステンプラグ１０を埋め込む。
【０１０５】
次に、図１５に示すように、たとえばＣＶＤ、反応性スパッタリング等により、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に、メタルストラップ用メタル膜３２（たとえばＴａＮ膜）を成膜する。続いて、図８に示すような多層膜を下から順次、たとえばスパッタリング等のＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により堆積し、リソグラフィとドライエッチング（必要があれば、ウエットエッチングを混用してもよい）等により、磁気記憶素子６を形成する。続いて、メタルストラップ用メタル膜３２をリソグラフィとドライエッチング等により、パターニングすることによって、メタルストラップ３２を形成する。
【０１０６】
次に、図１６に示すように、たとえばＣＶＤ等により、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に、（下半部の）層間絶縁膜２４を成膜する。続いて、リソグラフィとドライエッチングにより、上部コンタクト電極埋め込みホール３３ｈを形成する。
【０１０７】
次に、図１７に示すように、上部コンタクト電極３３を埋め込む。
【０１０８】
次に、図１８に示すように、たとえばＣＶＤ等により、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に、（上半部の）層間絶縁膜２４を成膜する。
【０１０９】
次に、図１９に示すように、たとえばビアファースト法、トレンチファースト法等により、リソグラフィとドライエッチングにより、Ｍ４配線埋め込み用配線溝１４ｇ（第３の配線溝）を形成する。
【０１１０】
次に、図２０に示すように、たとえばＣＶＤ、スパッタリング、メッキ等の成膜処理およびＣＭＰ等の平坦化処理により、Ｍ４配線埋め込み用配線溝１４ｇにＭ４配線１４（第３の配線）を埋め込む。
【０１１１】
次に、図２１に示すように、スパッタリング等により、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に、キャップバリアメタル膜３４を成膜する。
【０１１２】
次に、図２２に示すように、キャップバリアメタル膜３４をリソグラフィとドライエッチングにより、パターニングする。
【０１１３】
次に、図２３に示すように、たとえばＣＶＤ等により、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に、層間絶縁膜２５を成膜する。続いて、その中に、先と同様に、Ｍ５配線１５（Ａｌ添加非クラッド配線）を埋め込む。
【０１１４】
続いて、たとえばＣＶＤ等により、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に、層間絶縁膜２６を成膜する。続いて、その中に、先と同様に、Ｍ６配線１６（Ａｌ非添加非クラッド配線）を埋め込む。
【０１１５】
続いて、たとえばＣＶＤ等により、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に、パッド層下の層間絶縁膜２７を成膜する。続いて、その中に、先と同様に、タングステンプラグ１０を埋め込む。
【０１１６】
続いて、たとえばスパッタリング等により、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に、ボンディングパッド用メタル膜７を成膜する。続いて、ボンディングパッド用メタル膜７をリソグラフィとドライエッチング等により、パターニングすることにより、たとえばアルミニウム系ボンディングパッド７を形成する。
【０１１７】
続いて、たとえばＣＶＤ等（ＣＶＤ，塗布など）により、ウエハ１のデバイス面１ａ（第１の主面）のほぼ全面に、ファイナルパッシベーション膜９を成膜する。
【０１１８】
続いて、リソグラフィとドライエッチング等により、ファイナルパッシベーション膜９にパッド開口８を形成する。
【０１１９】
３．本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のＭ２配線埋め込みプロセス（図９及び図１０）等の詳細説明（主に図２４）
このセクションでは、Ｍ２配線層４２（第１の配線層）の構造および形成プロセスの詳細を中心に説明する。Ｍ１配線層４１は、シングルダマシン（Ｓｉｎｇｌｅ  Ｄａｍａｓｃｅｎｅ）構造であり、Ｍ２配線層４２はデュアルダマシン（Ｄｕａｌ  Ｄａｍａｓｃｅｎｅ）という相違はあるものの、それ以外は構造及び製法もほぼ同一であるので、詳細説明は繰り返さない。尚、Ｍ５配線層４５の形成プロセス（図２３）にもほぼ同様に適用できることはいうまでもない。更に、Ｍ６配線層４６の形成プロセス（図２３）であるが、以下に示すプロセスにおいて、銅シード膜がアルミニウム非添加である点を除いてほぼ同様である。
【０１２０】
図２４は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のＭ２配線埋め込みプロセス（図９及び図１０）の詳細を説明するための図６に対応するデバイス拡大詳細断面図（埋め込み途中）である。これに基づいて、本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のＭ２配線埋め込みプロセス（図９及び図１０）の詳細を説明する。
【０１２１】
図２４に示すように、Ｍ１配線層４１（図９）が完成した段階では、層間絶縁膜２１（第２の層間絶縁膜）には、Ｍ１配線１１（Ａｌ添加非クラッド配線）が埋め込まれている。このＭ１配線１１は、たとえば、下層から順に非強磁性窒化金属バリア膜１１ａ（たとえば窒化タンタル薄膜）、非強磁性バリアメタル膜１１ｂ（たとえば窒化タンタル薄膜）、及びアルミニウムが添加された銅配線膜１１ｍ等から構成されている。銅配線膜１１ｍのか端部は、アルミニウムが添加された（アルミニウムソースとして作用する）銅シード膜４８である。
【０１２２】
これに続いて、ウエハ１のデバイス面１ａの層間絶縁膜２１上のほぼ全面に、たとえばプラズマＣＶＤ等により、比較的薄い下層銅拡散バリア絶縁膜２２ａ（たとえば、ＳｉＣＮ膜）を成膜する。続いて、ウエハ１のデバイス面１ａの下層銅拡散バリア絶縁膜２２ａ上のほぼ全面に、たとえばプラズマＣＶＤ等により、（下層銅拡散バリア絶縁膜２２ａと比べて）比較的厚い上層酸化シリコン系絶縁膜２２ｂを成膜する。更に、セクション２で説明したように、配線溝及びビアを形成すると、図９の状態となる。なお、本願で使用する各種の銅拡散バリア絶縁膜としては、ＳｉＣＮ膜のほか、ＳｉＣＯ膜，ＳｉＣ膜等の炭化シリコン系銅拡散バリア絶縁膜のほか、ＳｉＮ膜等の窒化シリコン系銅拡散バリア絶縁膜の単層膜およびこれらの複合膜等も適用できる。
【０１２３】
次に、ウエハ１のデバイス面１ａのほぼ全面に、たとえばスパッタリング等のＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、比較的薄い非強磁性窒化金属バリア膜１２ａ（たとえば窒化タンタル薄膜）を成膜する。続いて、ウエハ１のデバイス面１ａの非強磁性窒化金属バリア膜１２ａ上のほぼ全面に、たとえばスパッタリング等のＰＶＤにより、たとえばタンタル薄膜等の非強磁性バリアメタル膜１２ｂ（第１のバリアメタル膜）を成膜する。続いて、ウエハ１のデバイス面１ａの非強磁性バリアメタル膜１２ｂ上のほぼ全面に、たとえばスパッタリング等のＰＶＤにより、アルミニウムが添加され（シード層形成時のアルミニウム添加量は、たとえば、０．２重量％から５重量％（すなわち２０００ｐｐｍｗから５００００ｐｐｍｗ）を好適な範囲として例示することができる）、比較的薄い銅シード膜４８（アルミニウム添加銅シード膜）を成膜する。更に、ウエハ１のデバイス面１ａの銅シード膜４８上のほぼ全面に、配線溝を埋め込み、ウエハの上面のほぼ全面を覆うように、たとえば電界メッキにより、先の３層の下地膜と比べて比較的厚い銅膜を成膜し、銅シード膜４８（シード部分）と一体と成った銅配線膜１２ｍ（第１の銅配線膜）を成膜する。電界メッキ時の銅膜の純度は、たとえば９９．９９％程度（純銅）で、トータルで数十ｐｐｍｗ（Ｐａｒｔｓ  Ｐｅｒ  Ｍｉｌｌｉｏｎ  Ｗｅｉｇｈｔ）オーダのＳ，Ｏ，Ｃ，Ｃｌ等の不純物を含む。また、このときのアルミニウムの含有量は、この値よりも、一桁以上小さい（すなわち、数ｐｐｍｗ以下）。その後の熱処理（銅メッキ後のアニール等）によって、シード部分のアルミニウムは、銅配線膜１２ｍ全体に拡散する。これにより、シード部分を除く銅配線膜１２ｍ（本体部分）のアルミニウム濃度は、たとえば１ｐｐｍｗから５０ｐｐｍｗ程度となる。次に、ＣＭＰ等により、配線溝外の非強磁性窒化金属バリア膜１２ａ、非強磁性バリアメタル膜１２ｂ、銅配線膜１２ｍ等から成る積層膜を除去すると図１０に示すように、Ｍ２配線１２（第１の配線）の埋め込みが完了する。
【０１２４】
このように、本願の各実施の形態においては、アルミニウム添加銅配線膜（添加元素を含む銅）のアルミニウム含有量は、アルミニウム非添加銅配線膜（純銅）のアルミニウム含有量よりも、高い。
【０１２５】
４．本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のＭ３配線埋め込みプロセス（図１０から図１２）の詳細説明（主に図２５および図２６）
図２５は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のＭ３配線埋め込みプロセス（図１１及び図１２）の詳細を説明するための図６に対応するデバイス拡大詳細断面図（埋め込み途中）である。図２６は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のメモリセルマトリクス領域の上部コンタクト電極の埋め込みプロセス（図１６及び図１７）の詳細を説明するための図６に対応するデバイス拡大詳細断面図（ＣＭＰ工程）である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のＭ３配線埋め込みプロセス（図１０から図１２）の詳細を説明する。
【０１２６】
図２５に示すように、図１０の状態で、ウエハ１のデバイス面１ａの層間絶縁膜２２上のほぼ全面に、たとえばプラズマＣＶＤ等により、比較的薄い下層銅拡散バリア絶縁膜２３ａ（たとえば、ＳｉＣＮ膜）を成膜する。続いて、ウエハ１のデバイス面１ａの下層銅拡散バリア絶縁膜２３ａ上のほぼ全面に、たとえばプラズマＣＶＤ等により、（下層銅拡散バリア絶縁膜２３ａと比べて）比較的厚い上層酸化シリコン系絶縁膜２３ｂを成膜する。更に、セクション２で説明したように、配線溝及びビアを形成すると、図１１の状態となる。
【０１２７】
次に、ウエハ１のデバイス面１ａのほぼ全面に、たとえばスパッタリング等のＰＶＤにより、比較的薄い非強磁性窒化金属バリア膜１３ａ（たとえば窒化タンタル薄膜）を成膜する。続いて、ウエハ１のデバイス面１ａの非強磁性窒化金属バリア膜１３ａ上のほぼ全面に、たとえばスパッタリング等のＰＶＤにより、たとえばタンタル薄膜等の非強磁性バリアメタル膜１３ｂ（第１のバリアメタル膜）を成膜する。続いて、ウエハ１のデバイス面１ａの非強磁性バリアメタル膜１３ｂ上のほぼ全面に、たとえばスパッタリング等のPVDにより、パーマロイ（Ｐｅｒｍａｌｌｏｙ）薄膜、すなわち、強磁性ＮｉＦｅ合金膜等を強磁性バリアメタル膜１３ｃ（第３のバリアメタル膜）として、成膜する。続いて、ウエハ１のデバイス面１ａの強磁性バリアメタル膜１３ｃ上のほぼ全面に、たとえばスパッタリング等のPVDにより、上層非強磁性バリアメタル膜１３ｄ（鉄、銅、ニッケル等の相互拡散バリアメタルであり、たとえばタンタル薄膜）成膜する。続いて、ウエハ１のデバイス面１ａの上層非強磁性バリアメタル膜１３ｄ上のほぼ全面に、たとえばスパッタリング等のＰＶＤにより、アルミニウムが添加されておらず（すなわち、純銅）、比較的薄い銅シード膜４９（アルミニウム非添加銅シード膜）を成膜する。更に、ウエハ１のデバイス面１ａの銅シード膜４９上のほぼ全面に、配線溝を埋め込み、ウエハの上面のほぼ全面を覆うように、たとえば電界メッキにより、先の５層の下地膜と比べて比較的厚い銅膜を成膜し、銅シード膜４９（シード部分）と一体と成った銅配線膜１３ｍ（第２の銅配線膜）を成膜する。
【０１２８】
次に、図２６に示すように、ＣＭＰ等により、配線溝外の非強磁性窒化金属バリア膜１３ａ、非強磁性バリアメタル膜１３ｂ、強磁性バリアメタル膜１３ｃ、上層非強磁性バリアメタル膜１３ｄ、銅配線膜１３ｍ等から成る積層膜を除去すると図１２に示すように、Ｍ３配線１３（第２の配線）の埋め込みが完了する。
【０１２９】
５．本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のメモリセルマトリクス領域の上部コンタクト電極の埋め込みプロセス（図１６及び図１７）の詳細説明（主に図２７および図２８）
図２７は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のメモリセルマトリクス領域の上部コンタクト電極の埋め込みプロセス（図１６及び図１７）の詳細を説明するための図６に対応するデバイス拡大詳細断面図（埋め込み途中）である。図２８は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のメモリセルマトリクス領域の上部コンタクト電極の埋め込みプロセス（図１６及び図１７）の詳細を説明するための図６に対応するデバイス拡大詳細断面図（ＣＭＰ工程）である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のメモリセルマトリクス領域の上部コンタクト電極の埋め込みプロセス（図１６及び図１７）の詳細を説明する。
【０１３０】
図２７に示すように、図１６の状態で、ウエハ１のデバイス面１ａの層間絶縁膜２４上のほぼ全面に、たとえばスパッタリング等のＰＶＤにより、比較的薄い非強磁性窒化金属バリア膜３３ａ（たとえば窒化タンタル薄膜）を成膜する。続いて、ウエハ１のデバイス面１ａの非強磁性窒化金属バリア膜３３ａ上のほぼ全面に、たとえばスパッタリング等のＰＶＤにより、たとえばタンタル薄膜等の非強磁性バリアメタル膜３３ｂを成膜する。
【０１３１】
続いて、ウエハ１のデバイス面１ａのタンタル薄膜等の非強磁性バリアメタル膜３３ｂ上のほぼ全面に、たとえばスパッタリング等のＰＶＤにより、アルミニウムが添加されておらず（すなわち、純銅）、比較的薄い銅シード膜４９（アルミニウム非添加銅シード膜）を成膜する。更に、ウエハ１のデバイス面１ａの銅シード膜４９上のほぼ全面に、配線溝を埋め込み、ウエハの上面のほぼ全面を覆うように、たとえば電界メッキにより、先の３層の下地膜と比べて比較的厚い銅膜を成膜し、銅シード膜４９（シード部分）と一体と成った銅配線膜３３ｍを成膜する。
【０１３２】
次に、図２８に示すように、ＣＭＰ等により、配線溝外の非強磁性窒化金属バリア膜３３ａ、非強磁性バリアメタル膜３３ｂ、銅配線膜３３ｍ等から成る積層膜を除去すると図１７に示すように、上部コンタクト電極３３の埋め込みが完了する。
【０１３３】
６．本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のＭ４配線埋め込みプロセスからＭ５配線層の層間絶縁膜の形成に至る（図１９及び図２０）の詳細説明（主に図２９および図３０、図６及び図７を参照）
図２９は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のＭ４配線埋め込みプロセスからＭ５配線層の層間絶縁膜の形成に至る（図１９及び図２０）の詳細を説明するための図６に対応するデバイス拡大詳細断面図（ＣＭＰ工程）である。図３０は本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のＭ４配線埋め込みプロセスからＭ５配線層の層間絶縁膜の形成に至る（図１９及び図２０）の詳細を説明するための図６に対応するデバイス拡大詳細断面図（Ｍ５配線層の層間絶縁膜の形成）である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法における要部プロセスのアウトライン中のＭ４配線埋め込みプロセスからＭ５配線層の層間絶縁膜の形成に至る（図１９及び図２０）の詳細を説明する。
【０１３４】
図２９に示すように、図１９の状態で、ウエハ１のデバイス面１ａの層間絶縁膜２４上のほぼ全面に、たとえばスパッタリング等のＰＶＤにより、比較的薄い非強磁性窒化金属バリア膜１４ａ（たとえば窒化タンタル薄膜）を成膜する。続いて、ウエハ１のデバイス面１ａの非強磁性窒化金属バリア膜１４ａ上のほぼ全面に、たとえばスパッタリング等のＰＶＤにより、たとえばタンタル薄膜等の非強磁性バリアメタル膜１４ｂ（第４のバリアメタル膜）を成膜する。
【０１３５】
続いて、ウエハ１のデバイス面１ａの非強磁性バリアメタル膜１４ｂ上のほぼ全面に、たとえばスパッタリング等のＰＶＤ等により、パーマロイ（Ｐｅｒｍａｌｌｏｙ）薄膜、すなわち、強磁性ＮｉＦｅ合金膜等を強磁性バリアメタル膜１４ｃ（第５のバリアメタル膜）として、成膜する（図６及び図７を参照）。続いて、配線溝底の強磁性バリアメタル膜１４ｃをスパッタエッチング（たとえば、アルゴンスパッタエッチング）や異方性ドライエッチングを用いて除去する（すなわち、配線溝の側壁の強磁性バリアメタル膜１４ｃを残すように、それ以外の強磁性バリアメタル膜１４ｃを除去する）。続いて、ウエハ１のデバイス面１ａの強磁性バリアメタル膜１４ｃ上のほぼ全面に、たとえばスパッタリング等のＰＶＤ等により、上層非強磁性バリアメタル膜１４ｄ（鉄、銅、ニッケル等の相互拡散バリアメタルであり、たとえばタンタル薄膜）成膜する。続いて、ウエハ１のデバイス面１ａの上層非強磁性バリアメタル膜１４ｄ上のほぼ全面に、たとえばスパッタリング等のＰＶＤにより、アルミニウムが添加されておらず（すなわち、純銅）、比較的薄い銅シード膜４９（アルミニウム非添加銅シード膜）を成膜する。更に、ウエハ１のデバイス面１ａの銅シード膜４９上のほぼ全面に、配線溝を埋め込み、ウエハの上面のほぼ全面を覆うように、たとえば電界メッキにより、先の５層の下地膜と比べて比較的厚い銅膜を成膜し、銅シード膜４９（シード部分）と一体と成った銅配線膜１４ｍ（第３の銅配線膜）を成膜する。
【０１３６】
続いて、ＣＭＰ等により、配線溝外の非強磁性窒化金属バリア膜１４ａ、非強磁性バリアメタル膜１４ｂ、強磁性バリアメタル膜１４ｃ、上層非強磁性バリアメタル膜１４ｄ、銅配線膜１４ｍ等から成る積層膜を除去すると図２０に示すように、Ｍ４配線１４（第３の配線）の埋め込みが完了する。
【０１３７】
次に、図３０及び図２１に示すように、ウエハ１のデバイス面１ａの層間絶縁膜２４上のほぼ全面に、たとえばスパッタリング等のＰＶＤにより、比較的薄い非強磁性窒化金属バリア膜３４ａ（たとえば窒化タンタル薄膜）を成膜する。続いて、ウエハ１のデバイス面１ａの非強磁性窒化金属バリア膜３４ａ上のほぼ全面に、たとえばスパッタリング等のＰＶＤにより、たとえばタンタル薄膜等の非強磁性バリアメタル膜３４ｂを成膜する。続いて、ウエハ１のデバイス面１ａの非強磁性バリアメタル膜３４ｂ上のほぼ全面に、たとえばスパッタリング等のPVDにより、パーマロイ（Ｐｅｒｍａｌｌｏｙ）薄膜、すなわち、強磁性ＮｉＦｅ合金膜等を強磁性バリアメタル膜３４ｃとして、成膜する。続いて、ウエハ１のデバイス面１ａの強磁性バリアメタル膜３４ｃ上のほぼ全面に、たとえばスパッタリング等のPVDにより、上層非強磁性バリアメタル膜３４ｄ（鉄、ニッケル等の拡散バリアメタルであり、たとえばタンタル薄膜）成膜する。
【０１３８】
続いて、図２２に示すように、非強磁性窒化金属バリア膜３４ａ、非強磁性バリアメタル膜３４ｂ、強磁性バリアメタル膜３４ｃ、上層非強磁性バリアメタル膜３４ｄ等から成るキャップバリアメタル膜３４をセクション２で説明したように、パターニングする。
【０１３９】
続いて、図３０及び図２３に示すように、Ｍ４配線層４４（第３の配線層）の上に、セクション２で説明したように、層間絶縁膜２５を構成する下層銅拡散バリア絶縁膜２５ａ（たとえば、ＳｉＣＮ膜）および上層酸化シリコン系絶縁膜２５ｂを順次、たとえば、プラズマＣＶＤ等により成膜する。以後は、セクション２で説明したところと同じである。
【０１４０】
７．バリアメタル膜の変形例の説明
セクション１からセクション６までに説明した例では、バリアメタル膜（主に銅拡散バリア）構成として、タンタル系（Ｔａ/ＴａＮ）複合バリアメタル膜を中心に具体的に説明したが、これらについては、種々の変形が可能である。
（１）タンタル単層の例
たとえば、タンタル系（上層からＴａ/ＴａＮ）複合バリアメタル膜をタンタル系（Ｔａ）単層バリアメタル膜に置き換えると、その分、銅配線部分が厚くなるので、電気抵抗の減少が期待できる。
（２）チタン系バリアの例
また、タンタル系複合バリアメタル膜のタンタル膜をチタン膜に、窒化タンタル膜を窒化チタン膜に置き換えることにより、チタン系（上層からＴｉ/ＴｉＮ）複合バリアメタル膜とすることもできる。また、チタン系（Ｔｉ）単層バリアメタル膜とすると、（１）と同様に、その分、銅配線部分が厚くなるので、電気抵抗の減少が期待できる。また、チタン系バリアの場合は、銅の濡れ性がよく、銅中にチタンが拡散することで、ＥＭ耐性、ＳＭ耐性の向上が期待できる。
（３）ルテニウム単層バリアの例
更に、ルテニウム系（Ｒｕ）単層バリア膜やＲｕＴａ等のルテニウム合金単層またはその他の膜との複合バリア膜でもよい。これらのルテニウム系単層又は複合バリア膜は、銅の濡れ性がよく、ＥＭ耐性、ＳＭ耐性の向上が期待できる。
（４）その他の銅拡散バリア膜材料等
銅拡散バリア膜材料としては、タンタル、チタン、ルテニウム、マンガン、タングステンの内、少なくとも一つを主要な金属成分の一つとして含む単層又は複合膜が有効である。
（５）強磁性バリアメタル膜材料等
強磁性バリアメタル膜１３ｃ、１４ｃ、３４ｃの材料としては、コバルト、ニッケル、鉄等の磁性金属の単体、これらの少なくとも一つを主要な成分の一つとして含む磁性合金等（コバルト、ニッケル、鉄系以外の磁性合金でもよい）の単層膜または、これを主要な膜要素とする複合膜が適用できる。
【０１４１】
８．本願の他の実施の形態の半導体装置であるマルチチップモジュールの説明（主に図３１）
図１に示したＭＲＡＭ部を有する半導体チップ２ａは、単独でそのままで、あるいは、パッケージに収容した状態で回路基板等に実装して、使用することもできるが、図３１に示すように、他のチップ２ｂ，２ｃ（ＭＲＡＭ部を有するチップ又はＭＲＡＭ部を有さないチップ）と積層して、マルチチップモジュールとして、使用することもできる。
【０１４２】
図３１は本願の他の実施の形態の半導体装置であるマルチチップモジュールのパッケージ模式断面図である。
【０１４３】
これに基づいて、本願の他の実施の形態の半導体装置であるマルチチップモジュールを説明する。
【０１４４】
図１に示した半導体チップ２（２ａ）と他の各種半導体チップ２ｂ，２ｃを積層した積層パッケージを図２に示す。図２に示すように、たとえば貫通電極３７を有する配線基板４０上に、貫通電極部３５を有する複数のチップ２ａ，２ｂ，２ｃが、基板間相互接続部３６（たとえば、銅電極/銅錫接合/銅電極等の接合構造）を介して、積層されている。これらの積層体は、必要に応じて、封止レジン３８等により、封止され、その封止体の下端等には、必要に応じて、半田バンプ電極３９等が形成される。
【０１４５】
ここで、各チップ貫通電極３５は、その中心部（貫通ビア電極主要部）が、純銅（これまでに説明したものと同様、電気メッキにより形成される通常の程度の不純物を含む純銅である）で構成されている。これは、チップ貫通電極３５は、ダマシン銅配線等の埋め込み微細配線とことなり、比較的太いビア配線であり、ＥＭ耐性、ＳＭ耐性等に留意する必要がないからである。従って、このような純銅貫通ビア電極によれば、抵抗値の低い貫通ビアを提供することができる。尚、このチップ貫通電極３５は、溝の側壁及び底面に形成されたバリアメタル膜（材料としては、上述したタンタル系（Ｔａ/ＴａＮ）バリアと、７．バリアメタル膜の変形例の説明で説明した（１）〜（４）のものを用いることが可能である。）と、このバリアメタル上に設けられ溝内部を埋め込む上述した純銅により形成される。
【０１４６】
９．各実施の形態等に対する補足的説明及び考察
セクション１から８に説明した具体例は、ファイン層および準ファイン層であるＭ１配線層４１からＭ５配線層４５までの内、クラッド配線であるＭ３配線層４３（第２の配線層）とＭ４配線層４４（第３の配線層）以外を、銅配線膜にアルミニウムを添加したアルミニウム添加非クラッド配線とすることで、ＥＭ耐性、ＳＭ耐性の向上を図るとともに、クラッド構造のおかげで、ＥＭ耐性、ＳＭ耐性が比較的高い（銅と強磁性バリアメタル膜の密着性がよいため）Ｍ３配線層４３とＭ４配線層４４については、アルミニウム非添加クラッド配線とすることで、配線抵抗の上昇を抑えている。これは、クラッド構造は、書き込み電流による磁界を集中させる作用だけでなく、銅の密着性を向上させて、配線の信頼性を向上させる作用も担っているからである。
【０１４７】
なお、比較的幅の広いＭ６配線層４６（場合によっては、Ｍ５配線層４５）は、通常、アルミニウム非添加非クラッド配線とするとすることができる（配線抵抗の上昇防止とプロセスコストの低減に有効）。
【０１４８】
すなわち、前記実施の形態の主要な構成に関して言えば、少なくとも、非常に微細な配線である下層ファイン配線のもっともＥＭ耐性、ＳＭ耐性が問題となる一層の配線層をアルミニウム添加非クラッド配線（より一般的には、元素添加非クラッド配線）とし、これよりも上層のクラッド配線の少なくとも一層の配線層をアルミニウム非添加クラッド配線（より一般的には、元素非添加クラッド配線）とする使い分けを行いことにより、ＭＲＡＭ部の速度低下を回避しつつ、下層配線の信頼性の向上も同時に実現することができる。
【０１４９】
ここで、ＥＭ耐性、ＳＭ耐性等の特性を向上させることのできる添加元素としては、アルミニウムのほか、ゲルマニウム、ガリウム、マンガン、シリコン、チタン、錫等を好適な例として例示することができる。
【０１５０】
１０．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１５１】
例えば、前記実施の形態においては、シリコン単結晶基板の上に集積回路等を形成する例を具体的に説明したが、その他の半導体基板上に形成しても良いことは言うまでもない。また、前記実施の形態においては、ボンディングパッドとして、アルミニウム系のものを例示したが、銅系、チタン系、金系、パラジウム系統のその他の材料系統のパッド層又はパッド配線層を用いたものでもよいことは言うまでもない。また、微細ビア接続配線として、タングステンプラグ（通常、周辺にチタンバリア膜等を伴う）を使用した例を具体的に説明したが、本発明はそれに限定されるものではなく、その他の接続プラグを用いたものでもよいことは言うまでもない。また、前記実施の形態においては、ＭＩＳＦＥＴ構造として、ゲートファースト（Ｇａｔｅ  Ｆｉｒｓｔ）方式の例を具体的に例示したが、本発明はそれに限定されるものではなく、ゲートラスト（Ｇａｔｅ  Ｌａｓｔ）方式にも適用できることは言うまでもない。
【符号の説明】
【０１５２】
１  半導体ウエハ（主に製造工程中の半導体基板）
１ａ  ウエハまたはチップのデバイス面（第１の主面）
１ｂ  ウエハまたはチップの裏面（第２の主面）
１ｓ  ウエハまたはチップの基板部（Ｐ型シリコン単結晶基板部）
２，２ａ  半導体チップ（主にデバイスとしての半導体基板）
２ｂ，２ｃ  その他の半導体チップ
３  メモリセルマトリクス領域
３ｐ  メモリセルマトリクス領域の一部
４  非メモリセルマトリクス領域
４ｃ  非メモリセルマトリクス領域の切り出し部
５  メモリセル
６  磁気記憶素子（ＭＴＪ）
６ａ  ＭＴＪ部の下部電極の下層タンタル膜
６ｂ  ＭＴＪ部の下部電極の上層ルテニウム膜
６ｃ  ＭＴＪ部の固定層真性反強磁性体膜
６ｄ  ＭＴＪ部の固定層ＳＡＦ部下層強磁性体膜
６ｅ  ＭＴＪ部の固定層ＳＡＦ部中間非磁性金属膜
６ｆ  ＭＴＪ部の固定層ＳＡＦ部上層強磁性体膜
６ｇ  ＭＴＪ部のトンネル絶縁膜
６ｈ  ＭＴＪ部の自由層強磁性体膜
６ｉ  ＭＴＪ部のキャップ電極の下層ルテニウム膜
６ｊ  ＭＴＪ部のキャップ電極の上層タンタル膜
７  アルミニウム系ボンディングパッド（またはボンディングパッド用メタル膜）
８  パッド開口
９  ファイナルパッシベーション膜
１０  タングステンプラグ
１０ｈ  タングステンプラグ埋め込みホール
１１  Ｍ１配線（Ａｌ添加非クラッド配線）
１１ａ  Ｍ１配線の非強磁性窒化金属バリア膜
１１ｂ  Ｍ１配線の非強磁性バリアメタル膜
１１ｍ  Ｍ１配線の銅配線膜
１２  Ｍ２配線（第１の配線）
１２ａ  Ｍ２配線の非強磁性窒化金属バリア膜
１２ｂ  Ｍ２配線の非強磁性バリアメタル膜（第１のバリアメタル膜）
１２ｇ  Ｍ２配線埋め込み用配線溝等（第１の配線溝）
１２ｍ  Ｍ２配線の銅配線膜（第１の銅配線膜）
１３  Ｍ３配線（第２の配線）
１３ａ  Ｍ３配線の非強磁性窒化金属バリア膜
１３ｂ  Ｍ３配線の下層非強磁性バリアメタル膜（第２のバリアメタル膜）
１３ｃ  Ｍ３配線の強磁性バリアメタル膜（第３のバリアメタル膜）
１３ｄ  Ｍ３配線の上層非強磁性バリアメタル膜
１３ｇ  Ｍ３配線埋め込み用配線溝等（第２の配線溝）
１３ｍ  Ｍ３配線の銅配線膜（第２の銅配線膜）
１４  Ｍ４配線（第３の配線）
１４ａ  Ｍ４配線の非強磁性窒化金属バリア膜
１４ｂ  Ｍ４配線の下層非強磁性バリアメタル膜（第４のバリアメタル膜）
１４ｃ  Ｍ４配線の強磁性バリアメタル膜（第５のバリアメタル膜）
１４ｄ  Ｍ４配線の上層非強磁性バリアメタル膜
１４ｇ  Ｍ４配線埋め込み用配線溝等（第３の配線溝）
１４ｍ  Ｍ４配線の銅配線膜（第３の銅配線膜）
１５  Ｍ５配線（Ａｌ添加非クラッド配線）
１６  Ｍ６配線（Ａｌ非添加非クラッド配線）
１７  Ｎ型ウエル領域
１８  Ｎ型ソースドレイン領域
１９  Ｐ型ソースドレイン領域
２０  プリメタル層間絶縁膜（第１の層間絶縁膜）
２１  Ｍ１配線層の層間絶縁膜（第２の層間絶縁膜）
２２  Ｍ２配線層の層間絶縁膜（第３の層間絶縁膜）
２２ａ  Ｍ２配線層の層間絶縁膜の下層銅拡散バリア絶縁膜
２２ｂ  Ｍ２配線層の層間絶縁膜の上層酸化シリコン系絶縁膜
２３  Ｍ３配線層の層間絶縁膜（第４の層間絶縁膜）
２３ａ  Ｍ３配線層の層間絶縁膜の下層銅拡散バリア絶縁膜
２３ｂ  Ｍ３配線層の層間絶縁膜の上層酸化シリコン系絶縁膜
２４  Ｍ４配線層の層間絶縁膜
２４ａ  Ｍ４配線層の層間絶縁膜の下層銅拡散バリア絶縁膜
２４ｂ  Ｍ４配線層の層間絶縁膜の上層酸化シリコン系絶縁膜
２５  Ｍ５配線層の層間絶縁膜
２５ａ  Ｍ５配線層の層間絶縁膜の下層銅拡散バリア絶縁膜
２５ｂ  Ｍ５配線層の層間絶縁膜の上層酸化シリコン系絶縁膜
２６  Ｍ６配線層の層間絶縁膜
２７  パッド層下の層間絶縁膜
２８  ゲート絶縁膜
２９  サイドウォール絶縁膜
３０  ゲート電極
３１  ＳＴＩ絶縁膜
３２  メタルストラップまたはメタルストラップ用メタル膜（ＴａＮ引き出し線）
３３  上部コンタクト電極
３３ａ  上部コンタクト電極の非強磁性窒化金属バリア膜
３３ｂ  上部コンタクト電極の非強磁性バリアメタル膜
３３ｈ  上部コンタクト電極埋め込みホール
３３ｍ  上部コンタクト電極の銅電極
３４  キャップバリアメタル膜
３４ａ  キャップバリアメタル膜の非強磁性窒化金属バリア膜
３４ｂ  キャップバリアメタル膜の下層非強磁性バリアメタル膜
３４ｃ  キャップバリアメタル膜の強磁性バリアメタル膜
３４ｄ  キャップバリアメタル膜の上層非強磁性バリアメタル膜
３５  チップ貫通電極（銅貫通ビア）
３６  基板間相互接続部
３７  配線基板貫通ビア
３８  封止レジン
３９  半田バンプ電極
４０  多層配線基板
４１  Ｍ１配線層
４２  Ｍ２配線層（第１の配線層）
４３  Ｍ３配線層（第２の配線層）
４４  Ｍ４配線層（第３の配線層）
４５  Ｍ５配線層（第４の配線層）
４６  Ｍ６配線層（第５の配線層）
４７  マルチチップモジュール
４８  アルミニウム添加銅シード膜（又は銅配線膜の当該部分）
４９  アルミニウム非添加銅シード膜（又は銅配線膜の当該部分）
５１  ＳＡＦ部
５２  固定層
５３  ＭＴＪ部
５４  上部バリア層
５５  下部バリア層
ＢＬ  ビットライン
Ｃ  磁気記憶素子周辺断面切り出し部
Ｄ  ビットラインと同層の非メモリセルマトリクス領域の配線周辺断面拡大部
ＧＬ  接地ライン
Ｑｎｃ  一般ロジック回路用Ｎチャネル型ＭＩＳＦＥＴ
Ｑｎｍ  読み出し選択用ＭＩＳＦＥＴ
Ｑｐｃ  一般ロジック回路用Ｐチャネル型ＭＩＳＦＥＴ
ＲＷＬ  読み出しワードライン
ＷＷＬ  書き込みワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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