(57)【要約】【課題】仕様で求められる記憶容量の信頼性を確保しつつ、記憶容量に応じてコストを調節する。  【解決手段】記憶装置は、メモリセルと、前記メモリセルにデータの書込みまたは読出しを行うデータ入出力回路とをそれぞれ有する複数のメモリブロックと、前記メモリブロックごとに、前記データ入出力回路に前記メモリセルへの試験用データの書込みまたは読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験する試験部と、設定される記憶容量に対応する個数の使用可能な前記メモリブロックへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする第１の制御部とを有するので、仕様で求められる記憶容量の信頼性を確保しつつ、記憶容量に応じて記憶装置のコストを調節できる。【選択図】    図２
2012243331.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、前記メモリセルにデータの書込みまたは読出しを行うデータ入出力回路とをそれぞれ有する複数のメモリブロックと、
前記メモリブロックごとに、前記データ入出力回路に前記メモリセルへの試験用データの書込みまたは読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験する試験部と、
設定される記憶容量に対応する個数の使用可能な前記メモリブロックへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする第１の制御部と、を有する記憶装置。
【請求項２】
請求項１において、
前記試験部は、前記記憶容量に対応する個数の前記メモリブロックを使用可能と判定したときには、未試験の前記メモリブロックに対する試験を行わない記憶装置。
【請求項３】
請求項１または２において、
使用不能と判定された第１のメモリブロックの前記メモリセルを指定するアドレスが入力されると、使用可能と判定された第２のメモリブロックを選択する信号を当該第２のメモリブロックに出力して、前記第１のメモリブロックの代わりに当該第２のメモリブロックで、前記データ入出力回路に前記アドレスに対応する前記メモリセルへのデータの書込みまたは読出しを行わせる第２の制御部をさらに有する記憶装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記メモリブロックごとの試験結果を格納する記憶部を有し、
情報処理装置の要求に応答して前記試験結果を出力する記憶装置。
【請求項５】
メモリセルと、前記メモリセルにデータの書込みまたは読出しを行うデータ入出力回路とをそれぞれ有する複数のメモリブロックを備えた記憶装置に設定される記憶容量を取得する第１の手順と、
前記メモリブロックごとに、前記データ入出力回路に前記メモリセルへの試験用データの書込みまたは読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験する第２の手順と、
設定される記憶容量に対応する個数の使用可能な前記メモリブロックへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする第３の手順とを、前記記憶装置のプロセッサに行わせる記憶装置の試験プログラム。
【請求項６】
メモリセルと、前記メモリセルにデータの書込みまたは読出しを行うデータ入出力回路とをそれぞれ有する複数のメモリブロックごとに、前記データ入出力回路に前記メモリセルへの試験用データの書込みまたは読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験し、
設定される記憶容量に対応する個数の使用可能な前記メモリブロックへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする、
記憶装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置、記憶装置の試験プログラム、及び記憶装置の試験方法に関する。
【背景技術】
【０００２】
半導体記憶装置（以下、単に記憶装置）は、動作の信頼性が要求される。よって、仕様どおりの記憶容量が使用可能か試験が行われる（たとえば、特許文献１、２）。かかる試験工程では、たとえば、記憶装置の個々のメモリセルに対し順次試験用データの書込みと読出しとを行い、書き込んだ試験用データが正確に読み出されたかを判定して、メモリセルが使用可能かまたは使用不能かを試験する。  
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−２９３９２号公報
【特許文献２】特開２００７−４９５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、記憶装置には、信頼性が要求される一方で、低コスト化が要求される。そして、上記のような試験工程が出荷前に行われると、工数を増加させてコスト増の要因となる。
【０００５】
この点、試験工程はメモリセルの数量に依存するところ、仕様で求められる記憶容量分にメモリセルの数量を抑えた記憶装置を製造すれば、試験コストが削減できる。しかしながら、仕様ごとにメモリセルの個数が異なる記憶装置を開発・製造するためのコストは、単一仕様の記憶装置の開発・製造コストより大きくなる。また、記憶装置全体の回路規模は小容量になるに従って、メモリセルの周辺回路の規模に制約されるので、メモリセルの数量を削減したとしても、それに見合った材料コストの低減は困難である。
【０００６】
そこで、上記に鑑みてなされた本発明の目的は、仕様で求められる記憶容量の信頼性を確保しつつ、記憶容量に応じてコストを調節できる記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、一実施形態における記憶装置は、メモリセルと、前記メモリセルにデータの書込みまたは読出しを行うデータ入出力回路とをそれぞれ有する複数のメモリブロックと、前記メモリブロックごとに、前記データ入出力回路に前記メモリセルへの試験用データの書込みまたは読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験する試験部と、設定される記憶容量に対応する個数の使用可能な前記メモリブロックへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする第１の制御部とを有する。
【発明の効果】
【０００８】
以下の実施形態によれば、仕様で求められる記憶容量の信頼性を確保しつつ、記憶容量に応じて記憶装置の試験コストを調節できる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態の記憶装置が適用されるシステムの構成例を示す図である。
【図２】記憶装置の構成例を示す図である。
【図３】メモリブロックの詳細な構成例を示す図である。
【図４】記憶容量と使用可能なメモリブロックごとの電源切替の例を示す図である。
【図５】メモリブロックに対応するアドレスの例を示す図である。
【図６】第２の制御部の構成例を示す図である。
【図７】第２の制御部の動作について説明する図である。
【図８】記憶装置の動作手順を示すフローチャート図である。
【図９】記憶装置の動作手順を示すフローチャート図である。
【図１０】記憶装置の動作手順を示すフローチャート図である。
【図１１】記憶装置の動作手順を示すフローチャート図である。
【図１２】記憶装置の動作手順を示すフローチャート図である。
【図１３】記憶装置の動作手順を示すフローチャート図である。
【図１４】記憶装置の動作手順を示すフローチャート図である。
【図１５】変形例の構成について説明する図である。
【図１６】変形例における動作手順例を説明する図である。
【発明を実施するための形態】
【００１０】
以下、図面にしたがって本発明の実施の形態について説明する。但し、適用される技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１１】
図１は、本実施形態の記憶装置が適用されるシステムの構成例を示す。このシステムは、たとえば、汎用のマイクロコントローラーシステムであり、情報通信端末装置や車載電子機器などの動作を制御する。このマイクロコントローラーシステムでは、ＣＰＵ（Central Processing Unit）２、記憶装置４、ＲＡＭ（Random Access Memory）６、接続ポート７、モード制御部８、割込制御部１０、及びリソース１２が、ＣＰＵバス１６により接続され、相互に各種信号の受け渡しを行う。また、このマイクロコントローラーシステムは、それぞれ電源電圧、グランド電位に接続される電源端子ＶＣＣ、ＶＳＳを有する。電源端子ＶＣＣ、ＶＳＳから各部に、ここでは図示を省略する電源ラインにより、動作に必要な電源が供給される。また、電源端子ＶＣＣ、ＶＳＳには、たとえば外部の試験端末装置８ａから電源電圧、グランド電位が供給される。
【００１２】
記憶装置４は、たとえばフラッシュメモリなどの、書き換え可能な不揮発性の半導体記憶装置である。記憶装置４には、各種データが読み書きされる。たとえば、ＣＰＵ２が、各種制御手順を実行するための制御プログラムを、記憶装置４からＲＡＭ６に読み出す。また、ＣＰＵ２が、制御手順を実行する際、各種設定データやパラメータなどを記憶装置４に書き込む。接続ポート７は、外部機器とのインターフェースであり、接続端子Ｐｒｔ１、Ｐｒｔ２、・・・を介して外部機器と接続される。外部機器は、たとえば外部の試験端末装置８ａ、あるいはスイッチや、ＬＥＤ表示器、モータードライバーなどの入出力装置である。モード制御部８は、接続端子ＭＯＤにより外部の試験端末装置８ａと接続され、信号の受け渡しを行う。割込制御部１０は、他の回路からの各種割込信号を受け取り、ＣＰＵ２に送る。リソース１２は、タイマ回路など周辺回路とのインターフェースを有する。リソース１２は複数備えられてもよい。
【００１３】
モード制御部８は、接続端子ＭＯＤにより接続される外部の試験端末装置８ａから、たとえば動作モードの設定信号を受け取る。動作モードは、たとえば、試験モードや通常モードである。モード制御部８は、動作モードの設定信号を受け取ると、これをＣＰＵ２や記憶装置４に送る。
【００１４】
試験モードは、たとえば、マイクロコントローラーシステム出荷前の試験工程で、記憶装置４で仕様どおりの記憶容量が使用可能かを試験するためのモードである。試験モードでは、仕様で求められる記憶容量を示す信号ＭＣが、試験端末装置８ａから入力される。記憶装置４は、たとえば最大８ＫＢ（キロバイト）の記憶容量を有する。この場合、仕様の記憶容量は、たとえば２ＫＢ、４ＫＢ、６ＫＢ、あるいは８ＫＢである。モード制御部８は、記憶容量を示す信号を記憶装置４に送る。記憶装置４は、試験モードの設定信号ｔＭＤと記憶容量を示す信号ＭＣを受け取ると、記憶容量分のデータの読み書きが可能かを自ら試験する。そして、記憶装置４は、試験結果を示す信号をモード制御部８に送る。試験結果を示す信号は、仕様どおりの記憶容量が使用可能であることを示す合格信号ＯＫや、そうでないことを示す不合格信号ＮＧである。さらに、仕様どおりの記憶容量が使用可能でない場合、たとえば使用可能な記憶容量を示す信号を送ることも可能である。モード制御部８は、これらの信号を受けると、試験端末装置８ａに送る。操作者は、試験端末装置８ａを操作して試験結果を取得し、記憶装置の状態を把握できる。そして、たとえば出荷後の通常モードでは、記憶装置４の使用可能と判定された記憶容量により、データの読み書きが行われる。
【００１５】
図２は、記憶装置４の構成例を示す。記憶装置４は、複数のメモリブロックＭＢ＿１〜ＭＢ＿４を有する。メモリブロックＭＢ＿１〜ＭＢ＿４は、それぞれメモリセルアレイ３６＿１〜３６＿４と、電源が供給されてメモリセルアレイにデータの書込みまたは読出しを行うデータ入出力回路３７＿１〜３７＿４とを有する。以下の説明では、メモリブロックＭＢ＿１〜ＭＢ＿４、メモリセルアレイ３６＿１〜３６＿４、データ入出力回路３７＿１〜３７＿４について、それぞれ個々の区別をなく言及するとき、またはそれぞれを総称するときには、メモリブロックＭＢ＿ｎ、メモリセルアレイ３６＿ｎ、またはデータ入出力回路３７＿ｎという。また、記憶装置４は、メモリブロックＭＢ＿ｎごとにデータ入出力回路３７＿ｎにメモリセルアレイ３６＿ｎへの試験用データの書込みまたは読出しを行わせて、そのメモリブロックが使用可能かまたは使用不能かを試験する試験部２０を有する。また、記憶装置４は、設定される記憶容量に対応する個数の使用可能なメモリブロックＭＢ＿ｎへの電源をオンにし、それ以外のメモリブロックへの電源をオフにする電源制御部２２を有する。
【００１６】
メモリブロックＭＢ＿ｎは、電源制御部２２を介して電源端子ＶＣＣから電源電圧の供給を受ける。また、メモリブロックＭＢ＿ｎは、それぞれ電源端子ＶＳＳからグランド電位の供給を受ける。これにより、メモリブロックＭＢ＿ｎは、データの読み書きに必要な電源が供給される。メモリブロックＭＢ＿ｎでは、たとえば、メモリセルアレイ３６＿ｎは、２ＫＢの記憶容量に対応するメモリセルを有する。ここでは、記憶装置４全体として８ＫＢに対応する、４個のメモリブロックＭＢ＿１〜ＭＢ＿４が示される。ただし、メモリブロックの個数は、これに限られず、任意の個数が可能である。また、メモリブロックＭＢ＿ｎごとのメモリセルの数量が同一でなく、したがって異なる記憶容量であってもよい。メモリブロックＭＢ＿ｎでは、データ入出力回路３７＿ｎが、メモリセルアレイ３６＿ｎの指定されたアドレスにデータの書込みまたは読出しを行う。かかる動作は、試験モード、通常モードに共通の動作であり、メモリブロック選択制御部２６とコントロール回路部２４とにより制御される。
【００１７】
メモリブロック選択制御部２６は、試験部２０と各種信号の受け渡しを行う。また、メモリブロック選択制御部２６は、ＣＰＵバス１６を介してＣＰＵ２と各種信号の受け渡しを行う。たとえば、メモリブロック選択制御部２６は、試験部２０やＣＰＵ２からアドレスＡＤを受け取ると、後に詳述するようにこれを解析し、アドレスＡＤに対応するメモリブロックＭＢ＿ｎをメモリブロックＭＢ＿１〜ＭＢ＿４のなかから選択する。そして、選択したメモリブロックＭＢ＿ｎのデータ入出力回路３７＿ｎに、メモリブロック選択信号ＭＳを送る。また、メモリブロック選択制御部２６は、すべてのメモリブロックＭＢ＿ｎに、アドレスＡＤを送る。また、メモリブロック選択制御部２６は、データの読み書きや消去を指示する制御信号ＣＯＮ１を試験部２０やＣＰＵ２から受け取ると、これをコントロール回路部２４に送る。さらに、データ書込み時には、メモリブロック選択制御部２６は、書込みデータｗＤＴをＣＰＵ２や試験部２０から受け取ると、これをすべてのメモリブロックＭＢ＿ｎに送る。一方、データ読み出し時には、メモリブロック選択制御部２６は、読出しデータｒＤＴがいずれかのメモリブロックＭＢ＿ｎから読み出されると、これをＣＰＵ２や試験部２０に送る。
【００１８】
コントロール回路部２４は、メモリブロック選択制御部２６から制御信号ＣＯＮ１を受け取ると、すべてのメモリブロックＭＢ＿ｎのデータ入出力回路３７＿ｎに制御信号ＣＯＮ２を送る。制御信号ＣＯＮ２は、たとえば、データの読み書きや消去を指示するイネーブル信号を含む。これにより、選択信号ＭＳにより選択されたメモリブロックＭＢ＿ｎでは、データ入出力回路３７＿ｎがメモリセルアレイ３６＿ｎの指定されたアドレスに書込みデータｗＤＴを書き込んだり、読出しデータｒＤＴを読み出したりする。また、コントロール回路部２４は、処理の状態を示す信号ＳＴをメモリブロック選択制御部２６を介し、ＣＰＵ２や試験部２０に送る。
【００１９】
ここで、図３に、メモリブロックＭＢ＿ｎの詳細な構成例を示す。メモリセルアレイ３６＿ｎは、２次元平面状（図面横方向をＸ軸、縦方向をＹ軸とする）に配置された複数のメモリセルを有する。また、メモリセルアレイ３６＿ｎへのデータの書込み・読出しを行うためのデータ入出力回路３７＿ｎは、アドレスバッファ３２、Ｘデコーダ３４、Ｙデコーダ３８、センスアンプ４０、及びデータバッファ４２を有する。そして、メモリブロックＭＢ＿ｎでは、メモリセルアレイ３６＿ｎやデータ入出力回路３７＿ｎが、電源端子ＶＣＣ、ＶＳＳからの電源供給を受ける。そして、データ入出力回路３７＿ｎが、コントロール回路部２４から入力される制御信号ＣＯＮ２に応答して、メモリセルアレイ３６＿ｎへのデータの書込み・読出しを行う。
【００２０】
たとえば、アドレスバッファ３２は、メモリブロック選択信号ＭＳとデータ書込み・読出し用のアドレスＡＤが入力され、アドレスＡＤをＸデコーダ３４とＹデコーダ３８に出力する。Ｘデコーダ３４は、アドレスＡＤをデコードし、Ｘ軸方向においてメモリセルを選択する信号をメモリセルアレイ３６に出力する。Ｙデコーダ３８は、アドレスＡＤをデコードし、Ｙ軸方向においてメモリセルを選択する信号をメモリセルアレイ３６に出力する。データバッファ４２は、書込みデータｗＤＴが入力されると、これをセンスアンプ４０に出力する。センスアンプ４０は書込みデータｗＤＴを増幅して、メモリセルアレイ３６に出力する。そして、選択されたメモリセルに書込みデータｗＤＴが書き込まれる。また、選択されたメモリセルから読み出された読出しデータｒＤＴは、センスアンプ４０に出力される。センスアンプ４０は、読出しデータｒＤＴを増幅してデータバッファ４２に出力する。データバッファ４２は、読出しデータｒＤＴを出力する。
【００２１】
図２に戻る。試験部２０は、ＣＰＵバス１６を介してモード制御部８と各種信号の受け渡しを行う。試験部２０は、モード制御部８から試験モードを設定する設定信号ｔＭＤと記憶容量を示す信号ＭＣを受け取る。すると、試験部２０は、メモリブロックＭＢ＿ｎごとにデータ入出力回路３７＿ｎにメモリセルアレイ３６＿ｎへのデータの書込みや読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験する。このとき、書込みデータｗＤＴ、読出しデータｒＤＴとして、試験用データが用いられる。試験用データは、たとえば、ある特定のパターンなど、公知の手法で任意に生成されるパターンを有するデータである。試験用データは、試験部２０により生成される。あるいは、試験用データは、外部の試験端末装置８ａから入力されるパターンデータであってもよい。試験部２０は、試験を実行し、試験結果を示す合格信号ＯＫまたは不合格信号ＮＧをモード制御部８に送る。試験部２０は、たとえば、ＢＩＳＴ（Built-In Self-Test）回路などのプロセッサである。
【００２２】
試験部２０は、後に詳述する手順により、記憶容量に対応する数のメモリブロックＭＢ＿ｎを使用可能と判定するまで、メモリブロックＭＢ＿１からＭＢ＿４まで順次試験を行う。記憶容量は、たとえば、２ＫＢ、４ＫＢ、６ＫＢ、または８ＫＢである。ここでは、２ＫＢ、４ＫＢ、６ＫＢ、または８ＫＢの記憶容量に対し、１個、２個、３個、または４個のメモリブロックが対応する。試験部２０は、メモリブロックＭＢ＿ｎごとに、メモリセルアレイ３６＿ｎの各メモリセルを指定して、データ入出力回路３７＿ｎに試験用データの読み書きを行わせる。そして、たとえば、メモリセルアレイ３６＿ｎのうち、任意に設定される基準数以上のメモリセルに対し書き込んだ試験データが正常に読み出されたとき、つまりメモリセルの状態が良好のとき、試験部２０は、そのメモリブロックＭＢ＿ｎが使用可能と判定する。かかる場合には、試験部２０は、合格信号ＯＫを出力する。一方、試験データが書き込まれなかったり、試験データが正常に読出されなかったりするメモリセルが存在し、良好なメモリセルの数量が基準数に満たないとき、試験部２０は、そのメモリブロックＭＢ＿ｎが使用不能と判定する。かかる場合には、試験部２０は、不合格信号ＮＧを出力する。また、試験部２０は、試験結果に基づいて、電源制御部２２の動作を制御する。
【００２３】
電源制御部２２は、設定される記憶容量に対応する個数の使用可能と判定されたメモリブロックＭＢ＿ｎへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする。電源制御部２２は、メモリブロックＭＢ＿１〜ＭＢ＿４を、それぞれ電源端子ＶＣＣに接続するスイッチＳＷ＿１〜ＳＷ＿４を有する。電源制御部２２は、試験部２０による試験結果に基づいて、スイッチＳＷ＿１〜ＳＷ＿４をオンまたはオフする。電源制御部２２は、試験部２０による試験結果が書き込まれる電源切替レジスタ２３を有する。試験部２０は、試験結果を示す８ビットの信号を電源切替レジスタ２３に書き込む。ここでは、第１ビットｂ１〜第８ビットｂ８のうち、第５ビットｂ５〜第８ビットｂ８の上位４ビットが、それぞれ、メモリブロックＭＢ＿１〜ＭＢ＿４の使用可能またはそれ以外を示す。なお、使用可能と判定されたメモリブロック以外のメモリブロックには、試験により使用不能と判定されたメモリブロックと、記憶容量に対応する数のメモリブロックが使用可能と判定されたことにより試験が不要となり省略されたメモリブロックとが含まれる。
【００２４】
図４は、設定される記憶容量と、使用可能なメモリブロックと、電源切替レジスタ２３のビット値の例を示す。ここでは、２ＫＢ，４ＫＢ、６ＫＢ、及び８ＫＢの記憶容量にそれぞれ対応して、１個、２個、３個、及び４個のメモリブロックが使用可能と判定された場合が示される。たとえば、記憶容量が２ＫＢのときには、メモリブロックＭＢ＿１〜ＭＢ＿４のうちいずれか１つが使用可能と判定される。記憶容量が４ＫＢのときには、メモリブロックＭＢ＿１〜ＭＢ＿４のうちいずれか２つが使用可能と判定される。記憶容量が６ＫＢのときには、メモリブロックＭＢ＿１〜ＭＢ＿４のうちいずれか３つが使用可能と判定される。また、記憶容量が８ＫＢのときには、メモリブロックＭＢ＿１〜ＭＢ＿４の全てが使用可能と判定される。そして、電源切替レジスタ２３の第８ビットｂ８〜第５ビットｂ５における「１」または「０」は、それぞれ、メモリブロックＭＢ＿１〜ＭＢ＿４の試験結果、つまり使用可能またはそれ以外を示す。
【００２５】
図２に戻ると、電源制御部２２は、上記のような電源切替レジスタ２３に書き込まれるビット値に対応して、スイッチＳＷ＿１〜ＳＷ＿４をオンまたはオフする。具体的には、電源制御部２２は、初期設定でスイッチＳＷ＿１〜ＳＷ＿４をオンにしておき、電源切替レジスタ２３に書き込まれるビットに対応して、スイッチＳＷ＿１、ＳＷ＿２、ＳＷ＿３、またはＳＷ＿４をオフする。よって、たとえば、電源切替レジスタ２３の第８ビットｂ８が「１」のときにはスイッチＳＷ＿１がオンされ、「０」のときにはスイッチＳＷ＿１がオフされる。これにより、メモリブロックＭＢ＿１の電源がオンまたはオフされる。また、第７ビットｂ７が「１」のときにはスイッチＳＷ＿２がオンされ、「０」のときにはスイッチＳＷ＿２がオフされる。これにより、メモリブロックＭＢ＿２の電源がオンまたはオフされる。また、第６ビットｂ６が「１」のときにはスイッチＳＷ＿３がオンされ、「０」のときにはスイッチＳＷ＿３がオフされる。これにより、メモリブロックＭＢ＿３の電源がオンまたはオフされる。そして、第５ビットｂ５が「１」のときにはスイッチＳＷ＿４がオンされ、「０」のときにはスイッチＳＷ＿４がオフされる。これにより、メモリブロックＭＢ＿４の電源がオンまたはオフされる。このようにして、使用可能と判定されたメモリブロックへの電源がオンされ、それ以外のメモリブロックへの電源がオフされる。
【００２６】
このように、使用可能と判定された記憶容量分のメモリブロックの電源がオンされ、それ以外のメモリブロックへの電源がオフされることにより、仕様の記憶容量を確保することができる。それとともに、たとえば記憶容量を上回るメモリブロックの電源がオンされる場合とくらべて、リーク電流を低減することが可能になる。よって、記憶装置４の信頼性および特性が向上する。
【００２７】
メモリブロック選択制御部２６は、上述したように、書込み・読出し用のアドレスＡＤを解析し、メモリブロックＭＢ＿１〜ＭＢ＿４のいずれかを選択して、メモリブロック選択信号ＭＳを出力する。図５は、メモリブロックＭＢ＿１〜ＭＢ＿４に対応するアドレスの例を示す。ここでは、ＣＰＵバス１６が１６ビット幅のアドレスバスを有する場合を例として、１６ビットのアドレスＡＤの例が、１６進表記とともに示される。ここでは、アドレスＡＤの上位５ビット（第１６ビット〜第１２ビット）がメモリブロックＭＢ＿１〜ＭＢ＿４の区分に対応し、下位１１ビット（第１１ビット〜第１ビット）が各メモリブロック内でのアドレスに対応する。
【００２８】
たとえば、上位５ビットが「0000 0」のアドレスＡＤは、メモリブロックＭＢ＿１に対応する。そして、かかるアドレスＡＤの下位１１ビット「000 0000 0000」〜「111 1111 1111」は、メモリブロックＭＢ＿１内のアドレスを示す。また、上位５ビットが「0000 1」のアドレスＡＤは、メモリブロックＭＢ＿２に対応する。そして、かかるアドレスＡＤの下位１１ビット「000 0000 0000」〜「111 1111 1111」は、メモリブロックＭＢ＿２内のアドレスを示す。また、上位５ビットが「0001 0」のアドレスＡＤは、メモリブロックＭＢ＿３に対応する。そして、かかるアドレスＡＤの下位１１ビット「000 0000 0000」〜「111 1111 1111」は、メモリブロックＭＢ＿３内のアドレスを示す。そして、上位５ビットが「0001 1」のアドレスＡＤは、メモリブロックＭＢ＿４に対応する。そして、かかるアドレスＡＤの下位１１ビット「000 0000 0000」〜「111 1111 1111」は、メモリブロックＭＢ＿４内のアドレスを示す。
【００２９】
図６は、メモリブロック選択制御部２６の構成例を示す。メモリブロック選択制御部２６は、メモリブロックＭＢ＿１〜ＭＢ＿４ごとに、対応するメモリブロックがアドレスＡＤにより選択されたかを判定する選択判定部５０＿１〜５０＿４を有する。選択判定部５０＿１〜５０＿４のそれぞれには、ＣＰＵバス１６または試験部２０から、アドレスＡＤの上位５ビット、つまり第１６ビットＢＩ１６〜第１２ビットＢＩ１２が入力される。そして、選択判定部５０＿１〜５０＿４は、それぞれ、自らに対応するメモリブロックを指定するアドレスＡＤが入力されたときには「１」、それ以外のときには「０」を、対応するメモリブロックＭＢ＿１〜ＭＢ＿４に出力するように接続されるＡＮＤ回路を有する。
【００３０】
たとえば、選択判定部５０＿１は、アドレスＡＤの、第１６ビットＢＩ１６〜第１２ビットＢＩ１２が「0、0、0、0、0」のときに「１」を、それ以外のときに「０」をメモリブロックＭＢ＿１へ向けて出力する。また、選択判定部５０＿２は、アドレスＡＤの第１６ビットＢＩ１６〜第１２ビットＢＩ１２が「0、0、0、0、1」のときに「１」を、それ以外のときに「０」をメモリブロックＭＢ＿２へ向けて出力する。また、選択判定部５０＿３は、アドレスＡＤの第１６ビットＢＩ１６〜第１２ビットＢＩ１２が「0、0、0、1、0」のときに「１」を、それ以外のときに「０」をメモリブロックＭＢ＿３へ向けて出力する。そして、選択判定部５０＿４は、アドレスＡＤの第１６ビットＢＩ１６〜第１２ビットＢＩ１２が「0、0、0、1、1」のときに「１」を、それ以外のときに「０」をメモリブロックＭＢ＿４へ向けて出力する。
【００３１】
本実施形態では、メモリブロック選択制御部２６は、選択判定部５０＿１〜５０＿４の出力信号の出力先を、設定される記憶容量と試験部２０による試験結果とに応じて、メモリブロックＭＢ＿１〜ＭＢ＿４のいずれかに切り替える。そして、各出力信号は、切り替えられた出力先に選択信号ＭＳとして出力される。
【００３２】
たとえば、記憶容量が８ＫＢであって全てのメモリブロックが使用可能と判定された場合には、メモリブロック選択制御部２６は、選択判定部５０＿１〜５０＿４の出力信号を、それぞれ、対応するメモリブロックＭＢ＿１〜ＭＢ＿４に出力する。一方、記憶容量が２ＫＢ、４ＫＢ、及び６ＫＢのいずれかの場合には、メモリブロック選択制御部２６は、メモリブロックＭＢ＿１〜ＭＢ＿４の使用可能またはそれ以外の試験結果に応じて、出力先を切り替える。すなわち、メモリブロック選択制御部２６は、使用不能と判定されたメモリブロックに対応するアドレスが入力されると、使用可能と判定されたメモリブロックを選択する選択信号ＭＳをそのメモリブロックに出力する。そうすることで、使用不能なメモリブロックの代わりに使用可能なメモリブロックにおいて、データ入出力回路３７＿ｎがメモリセルアレイ３６＿ｎへのデータの書込みまたは読出しを行う。
【００３３】
たとえば、メモリブロック選択制御部２６は、選択判定部５０＿１〜５０＿４の出力信号が入力されるスイッチ回路部５２と、メモリブロック切替レジスタ５４とを有する。メモリブロック切替レジスタ５４は、メモリブロックＭＢ＿ｎの使用可能またはそれ以外の試験結果を格納する記憶部である。スイッチ回路部５２は、メモリブロック切替レジスタ５４に格納されるビット値に基づいて、選択判定部５０＿１〜５０＿４の出力信号の出力先をメモリブロックＭＢ＿１〜ＭＢ＿４のいずれかに切り替える。メモリブロック切替レジスタ５４には、記憶容量と試験結果に応じたビット値が、試験部２０により書き込まれる。
【００３４】
図７は、メモリブロックＭＢ＿１〜ＭＢ＿４の試験結果、メモリブロック切替レジスタ５４に書き込まれるビット値、及び、選択判定部５０＿１〜５０＿４の出力信号の出力先切替えの例を示す。ここでは、記憶容量が４ＫＢの場合において、メモリブロックＭＢ＿１〜ＭＢ＿４のうちいずれか２個のメモリブロックが使用可能と判定された例が示される。試験部２０は、詳しくは後述する手順により、メモリブロックＭＢ＿１〜ＭＢ＿４のうちいずれか２個のメモリブロックを使用可能と判定するまで、メモリブロックＭＢ＿１〜ＭＢ＿４の順に試験を行う。ここで、全てのメモリブロックの試験を行う前に２個のメモリブロックが使用可能と判定された場合、残りのメモリブロックの試験は省略される。図中、使用可能と判定されたメモリブロックは「○」、使用不能と判定されたメモリブロックは「×」、試験が省略されたメモリブロックには「△」が付される。また、メモリブロック切替レジスタ５４には８ビットが書き込まれ、そのうち下位３ビットにより試験結果が示される。
【００３５】
たとえば、メモリブロックＭＢ＿１、ＭＢ＿２が使用可能（「○」）と判定された場合、メモリブロックＭＢ＿３、ＭＢ＿４の試験は省略される（「△」）。この場合、メモリブロック切替レジスタには「XXXXX000」が格納される。このとき、スイッチ回路部５２は、選択判定部５０＿１、５０＿２の出力信号を、それぞれ、メモリブロックＭＢ＿１、ＭＢ＿２に出力する。よって、出力先は、変更されない（「ＭＢ＿１→ＭＢ＿１、ＭＢ＿２→ＭＢ＿２」）。よって、メモリブロックＭＢ＿１、ＭＢ＿２において書込みまたは読出しされるべきデータは、そのまま、メモリブロックＭＢ＿１、ＭＢ＿２において書込みまたは読出しされる。
【００３６】
また、メモリブロックＭＢ＿１が使用可能（「○」）、メモリブロックＭＢ＿２が使用不能（「×」）、そして、メモリブロックＭＢ＿３が使用可能（「○」）と判定された場合、メモリＭＢ＿４の試験は省略される（「△」）。この場合、メモリブロック切替レジスタには「XXXXX001」が格納される。これにより、スイッチ回路部５２は、選択判定部５０＿１、５０＿２の出力信号の出力先を、メモリブロックＭＢ＿１、ＭＢ＿２からメモリブロックＭＢ＿１、ＭＢ＿３に切り替える（「ＭＢ＿１→ＭＢ＿１、ＭＢ＿２→ＭＢ＿３」）。これにより、選択判定部５０＿１、５０＿２の出力信号が、それぞれ、メモリブロックＭＢ＿１、ＭＢ＿３に出力される。そして、メモリブロックＭＢ＿１において書込みまたは読出しされるべきデータは、そのままメモリブロックＭＢ＿１において書込みまたは読出しされ、一方、メモリブロックＭＢ＿２において書込みまたは読出しされるべきデータは、メモリブロックＭＢ＿３において書込みまたは読出しされる。
【００３７】
また、メモリブロックＭＢ＿１が使用可能（「○」）、メモリブロックＭＢ＿２、ＭＢ＿３が使用不能（「×」）、そして、メモリブロックＭＢ＿４が使用可能（「○」）と判定された場合、メモリブロック切替レジスタには「XXXXX010」が格納される。これにより、スイッチ回路部５２は、選択判定部５０＿１、５０＿２の出力信号の出力先を、メモリブロックＭＢ＿１、ＭＢ＿２からメモリブロックＭＢ＿４に切り替える（「ＭＢ＿１→ＭＢ＿１、ＭＢ＿２→ＭＢ＿４」）。これにより、選択判定部５０＿１、５０＿２の出力信号が、それぞれ、メモリブロックＭＢ＿１、ＭＢ＿４に出力される。そして、メモリブロックＭＢ＿１において書込みまたは読出しされるべきデータは、そのままメモリブロックＭＢ＿１において書込みまたは読出しされ、一方、メモリブロックＭＢ＿２において書込みまたは読出しされるべきデータは、メモリブロックＭＢ＿４において書込みまたは読出しされる。
【００３８】
また、メモリブロックＭＢ＿１が使用不能（「×」）、メモリブロックＭＢ＿２、ＭＢ＿３が使用可能（「○」）と判定された場合、メモリブロックＭＢ＿４の試験は省略される（「△」）。この場合、メモリブロック切替レジスタには「XXXXX011」が格納される。これにより、スイッチ回路部５２は、選択判定部５０＿１、５０＿２の出力信号の出力先を、それぞれ、メモリブロックＭＢ＿１、ＭＢ＿２からメモリブロックＭＢ＿２、ＭＢ＿３に切り替える（「ＭＢ＿１→ＭＢ＿２、ＭＢ＿２→ＭＢ＿３」）。これにより、選択判定部５０＿１、５０＿２の出力信号が、それぞれ、メモリブロックＭＢ＿２、ＭＢ＿３に出力される。そして、メモリブロックＭＢ＿１、ＭＢ＿２において書込みまたは読出しされるべきデータは、それぞれメモリブロックＭＢ＿２、ＭＢ＿３において書込みまたは読出しされる。
【００３９】
また、メモリブロックＭＢ＿１が使用不能（「×」）、メモリブロックＭＢ＿２が使用可能（「○」）、ＭＢ＿３が使用不能（「×」）、そしてメモリブロックＭＢ＿４が使用可能（「○」）と判定された場合、メモリブロック切替レジスタには「XXXXX100」が格納される。これにより、スイッチ回路部５２は、選択判定部５０＿１、５０＿２の出力信号の出力先を、メモリブロックＭＢ＿１、５０＿２からメモリブロックＭＢ＿２、ＭＢ＿４に切り替える（「ＭＢ＿１→ＭＢ＿２、ＭＢ＿２→ＭＢ＿４」）。これにより、選択判定部５０＿１、５０＿２の出力信号が、それぞれ、メモリブロックＭＢ＿２、ＭＢ＿４に出力される。そして、メモリブロックＭＢ＿１、ＭＢ＿２において書込みまたは読出しされるべきデータは、それぞれメモリブロックＭＢ＿２、ＭＢ＿４において書込みまたは読出しされる。
【００４０】
また、メモリブロックＭＢ＿１、ＭＢ＿２が使用不能（「×」）、メモリブロックＭＢ＿３、ＭＢ＿４が使用可能（「○」）と判定された場合、メモリブロック切替レジスタには「XXXXX101」が格納される。これにより、スイッチ回路部５２は、選択判定部５０＿１、５０＿２の出力信号を、それぞれ、メモリブロックＭＢ＿１、ＭＢ＿２からメモリブロックＭＢ＿３、ＭＢ＿４に切り替える（「ＭＢ＿１→ＭＢ＿３、ＭＢ＿２→ＭＢ＿４」）。これにより、選択判定部５０＿１、５０＿２の出力信号が、それぞれ、メモリブロックＭＢ＿３、ＭＢ＿４に出力される。そして、メモリブロックＭＢ＿１、ＭＢ＿２において書込みまたは読出しされるべきデータは、それぞれメモリブロックＭＢ＿３、ＭＢ＿４において書込みまたは読出しされる。
【００４１】
このようにすることで、たとえば記憶容量が４ＫＢの場合、メモリブロックＭＢ＿１、ＭＢ＿２のいずれかまたは両方が使用不能と判定された場合であっても、ＣＰＵ２及び試験部２０は、メモリブロックＭＢ＿１、ＭＢ＿２を指定するアドレスにより、メモリブロックＭＢ＿３、ＭＢ＿４のいずれかまたは両方にデータの読み書きを行うことができる。よって、ＣＰＵ２または試験部２０において、アドレスを変換する処理を省略できる。
【００４２】
たとえば、試験モードでは、試験部２０は、メモリブロックＭＢ＿１、ＭＢ＿２を指定するアドレスのままでメモリブロックＭＢ＿３またはＭＢ＿４の試験を行うことができる。そして、最終的に２個のメモリブロックの使用可能が判定されることで、仕様の記憶容量を確保することができる。また、通常モードでは、ＣＰＵ２は、メモリブロックＭＢ＿１、ＭＢ＿２を指定するアドレスのままでメモリブロックＭＢ＿３またはＭＢ＿４にデータの読み書きを行うことができる。
【００４３】
なお、上述の説明は、記憶容量が４ＫＢの場合において、メモリブロックＭＢ＿１〜ＭＢ＿４のうちいずれか１個のメモリブロックが使用可能と判定された場合にも適用される。たとえば、メモリブロックＭＢ＿１が使用不能のときに、メモリブロックＭＢ＿１を選択する選択信号ＭＳの出力先がメモリブロックＭＢ＿２〜ＭＢ＿４のいずれかに切り替えられる。よって、メモリブロックＭＢ＿１を指定するアドレスにより、メモリブロックＭＢ＿２〜ＭＢ＿４のいずれかにデータの読み書きを行うことができる。
【００４４】
また、上述の説明は、記憶容量が６ＫＢの場合において、メモリブロックＭＢ＿１〜ＭＢ＿４のうちいずれか３個のメモリブロックが使用可能と判定された場合にも適用される。たとえば、メモリブロックＭＢ＿１〜ＭＢ＿３のいずれか１つが使用不能のときに、そのメモリブロックＭＢ＿１〜ＭＢ＿３を選択する選択信号ＭＳの出力先が、メモリブロックＭＢ＿２〜ＭＢ＿４のいずれかに切り替えられる。よって、メモリブロックＭＢ＿１〜ＭＢ＿３を指定するアドレスにより、メモリブロックＭＢ＿１〜ＭＢ＿４のいずれか３個のメモリブロックにデータの読み書きを行うことができる。  
【００４５】
また、記憶装置４では、たとえば、試験部２０がメモリブロック切替レジスタ５４に格納したビット値を読み出し、外部の試験端末装置８ａの要求信号に応答して、試験結果を出力する。試験結果は、たとえば、図７で示したようなメモリブロックＭＢ＿ｎごとの使用可能、使用不能、または試験省略などの状態を有する。そうすることで、試験端末装置８ａの操作者は、記憶装置４の状態を詳細に把握することができる。
【００４６】
図８は、記憶装置４の動作手順を示すフローチャート図である。この動作手順は、試験部２０、メモリブロック選択制御部２６、及び電源制御部２２の動作手順に対応する。この動作手順は、モード制御部２０から試験部２０への、モード設定信号の入力に応答して実行される、ここでは、記憶容量として、４ＫＢ、または８ＫＢが設定される場合の手順例が示される。
【００４７】
試験部２０は、まず、設定されるモードが試験モードか否かを判定する（Ｓ２）。試験部２０は、試験モードでない場合（Ｓ２のＮｏ）、本処理手順を終了する。この場合、通常モードに移行してデータの読み書きが実行される。一方、試験部２０は、試験モードの場合（Ｓ２のＹｅｓ）、設定される記憶容量を判定する（Ｓ４）。
【００４８】
記憶容量が８ＫＢの場合、手順Ｓ５に進む。試験部２０は、全てのメモリブロックＭＢ＿１〜ＭＢ＿４の試験を行う（Ｓ５）。そして、全てのメモリブロックＭＢ＿１〜ＭＢ＿４が使用可能な場合（Ｓ６のＹｅｓ）、試験部２０は、合格信号ＯＫを出力し（Ｓ８）、処理を終了する。この場合、通常モードにて、全てのメモリブロックＭＢ＿１〜ＭＢ＿４に対しデータが読み書きされる。一方、いずれか１つ以上のメモリブロックが使用不能な場合（Ｓ６のＮｏ）、試験部２０は、不合格信号ＮＧを出力し（Ｓ１０）、処理を終了する。この場合、８ＫＢが確保されないことが、試験端末装置８ａにより操作者に通知される。
【００４９】
手順Ｓ４における記憶容量の判定結果が４ＫＢの場合、手順４Ｋ−１に進む。手順４Ｋ−１を示すフローチャート図は、図９〜図１１に示される。
【００５０】
まず図９に示すように、試験部２０は、メモリブロックＭＢ＿１を試験する（Ｓ１２）。そして、メモリブロックＭＢ＿１が使用可能と判定された場合（Ｓ１４のＹｅｓ）、試験部２０は、メモリブロックＭＢ＿２を試験する（Ｓ１６）。そして、メモリブロックＭＢ＿２が使用可能と判定された場合（Ｓ１８のＹｅｓ）、試験部２０の設定により、メモリブロック選択制御部２６は、メモリブロックＭＢ＿１、ＭＢ＿２への選択信号ＭＳの出力先を、メモリブロックＭＢ＿１、ＭＢ＿２のままに設定する（Ｓ２０）。具体的には、試験部２０により、メモリブロック切替レジスタ５４の下位３ビットが、「０００」に設定される。そして、試験部２０の設定により、電源制御部２２は、メモリブロックＭＢ＿１、ＭＢ＿２の電源をオン状態に維持し、メモリブロックＭＢ＿３、ＭＢ＿４の電源をオフにする（Ｓ２２）。具体的には、試験部２０により、電源切替レジスタ２３の上位４ビットが、「１１００」に設定される。そして、試験部２０は、合格信号ＯＫを出力し（Ｓ２４）、処理を終了する。
【００５１】
手順Ｓ１８において、メモリブロックＭＢ＿２が使用不能と判定された場合（Ｓ１８のＮｏ）、図１０に示す手順に進む（Ａ）。試験部２０の設定により、メモリブロック選択制御部２６は、メモリブロックＭＢ＿１、ＭＢ＿２へのメモリブロック選択信号ＭＳの出力先をメモリブロックＭＢ＿１、ＭＢ＿３に切り替える（Ｓ２６）。具体的には、試験部２０により、メモリブロック切替レジスタ５４の下位３ビットが、「００１」に設定される。これにより、試験部２０は、メモリブロックＭＢ＿２を指定するアドレスによりメモリブロックＭＢ＿３にデータの書込みまたは読出しを行うことができる。
【００５２】
次いで、試験部２０は、メモリブロックＭＢ＿３を試験する（Ｓ２８）。メモリブロックＭＢ＿３が使用可能と判定された場合（Ｓ３０のＹｅｓ）、試験部２０の設定により、電源制御部２２は、メモリブロックＭＢ＿１、ＭＢ＿３の電源をオン状態に維持し、メモリブロックＭＢ＿２、４の電源をオフにする（Ｓ２４）。具体的には、試験部２０により、電源切替レジスタ２３の上位４ビットが、「１０１０」に設定される。そして、図９に戻り（Ｂ）、試験部２０は、合格信号ＯＫを出力し（Ｓ２４）、処理を終了する。
【００５３】
図１０の手順Ｓ３０において、メモリブロックＭＢ＿３が使用不能と判定された場合（Ｓ３０のＮｏ）、図１１に示す手順に進む（Ｃ）。試験部２０の設定により、メモリブロック選択制御部２６は、メモリブロックＭＢ＿１、ＭＢ＿２へのメモリブロック選択信号の出力先をメモリブロックＭＢ＿１、ＭＢ＿４に切り替える（Ｓ２６）。具体的には、試験部２０により、メモリブロック切替レジスタ５４の下位３ビットが、「０１０」に設定される。これにより、試験部２０は、メモリブロックＭＢ＿２を指定するアドレスによりメモリブロックＭＢ＿４にデータの書込みまたは読出しを行うことができる。
【００５４】
次いで、試験部２０は、メモリブロックＭＢ＿４を試験する（Ｓ３８）。メモリブロックＭＢ＿４が使用可能と判定された場合（Ｓ４０のＹｅｓ）、試験部２０の設定により、電源制御部２２は、メモリブロックＭＢ＿１、ＭＢ＿４の電源をオン状態に維持し、メモリブロックＭＢ＿２、３の電源をオフにする（Ｓ４４）。具体的には、試験部２０により、電源切替レジスタ２３の上位４ビットが、「１００１」に設定される。そして、図９に戻り（Ｂ）、試験部２０は、合格信号ＯＫを出力し（Ｓ２４）、処理を終了する。一方、手順Ｓ４０において、メモリブロックＭＢ＿４が使用不能と判定された場合（Ｓ４０のＮｏ）、試験部２０は、不合格信号ＮＧを出力し（Ｓ４６）、処理を終了する。
【００５５】
図９において、手順Ｓ１４でメモリブロックＭＢ＿４が使用不能と判定された場合（Ｓ１４のＮｏ）、手順４Ｋ−２に進む。手順４Ｋ−２を示すフローチャート図は、図１２、図１３に示される。
【００５６】
図１２に示すように、試験部２０の設定により、メモリブロック選択制御部２６は、モリブロック選択信号ＭＳの出力先を、メモリブロックＭＢ＿１、ＭＢ＿２から、それぞれメモリブロックＭＢ＿２、ＭＢ＿３に切り替える（Ｓ５１）。具体的には、試験部２０により、メモリブロック切替レジスタ５４の下位３ビットが、「０１１」に設定される。これにより、試験部２０は、メモリブロックＭＢ＿１、ＭＢ＿２をそれぞれ指定するアドレスにより、メモリブロックＭＢ＿２、ＭＢ＿３にそれぞれデータの書込みまたは読出しを行うことができる。
【００５７】
試験部２０は、メモリブロックＭＢ＿２を試験する（Ｓ５２）。そして、メモリブロックＭＢ＿２が使用可能と判定された場合（Ｓ５４のＹｅｓ）、試験部２０は、メモリブロックＭＢ＿３を試験する（Ｓ５６）。そして、メモリブロックＭＢ＿３が使用可能と判定された場合（Ｓ５８のＹｅｓ）、試験部２０の設定により、電源制御部２２は、メモリブロックＭＢ＿２、ＭＢ＿３の電源をオン状態に維持し、メモリブロックＭＢ＿１、４の電源をオフにする（Ｓ６０）。具体的には、試験部２０により、電源切替レジスタ２３の上位４ビットが、「０１１０」に設定される。そして、試験部２０は、合格信号ＯＫを出力し（Ｓ６２）、処理を終了する。
【００５８】
手順Ｓ５８において、メモリブロックＭＢ＿３が使用不能と判定された場合（Ｓ５８のＮｏ）、図１３に示す手順に進む（Ｄ）。試験部２０の設定により、メモリブロック選択制御部２６は、メモリブロックＭＢ＿１、ＭＢ＿２へのメモリブロック選択信号ＭＳの出力先をメモリブロックＭＢ＿２、ＭＢ＿４に切り替える（Ｓ６４）。具体的には、試験部２０により、メモリブロック切替レジスタ５４の下位３ビットが、「１００」に設定される。これにより、試験部２０は、メモリブロックＭＢ＿１、ＭＢ＿２をそれぞれ指定するアドレスにより、メモリブロックＭＢ＿２、ＭＢ＿４にそれぞれデータの書込みまたは読出しを行うことができる。
【００５９】
次いで、試験部２０は、メモリブロックＭＢ＿４を試験する（Ｓ６８）。メモリブロックＭＢ＿４が使用可能と判定された場合（Ｓ７０のＹｅｓ）、試験部２０の設定により、電源制御部２２は、メモリブロックＭＢ＿２、ＭＢ＿４の電源をオン状態に維持し、メモリブロックＭＢ＿１、ＭＢ＿３の電源をオフにする（Ｓ７２）。具体的には、試験部２０により、電源切替レジスタ２３の上位４ビットが、「０１０１」に設定される。そして、図１２に戻り（Ｅ）、試験部２０は、合格信号ＯＫを出力し（Ｓ６２）、処理を終了する。一方、メモリブロックＭＢ＿４が使用不能と判定された場合（Ｓ７０のＮｏ）、試験部２０は、不合格信号ＮＧを出力して（Ｓ７６）処理を終了する。
【００６０】
図１２において、手順Ｓ５４でメモリブロックＭＢ＿２が使用不能と判定された場合（Ｓ５４のＮｏ）、手順４Ｋ−３に進む。手順４Ｋ−３を示すフローチャート図は、図１４に示される。
【００６１】
図１４に示すように、試験部２０の設定により、メモリブロック選択制御部２６は、モリブロック選択信号ＭＳの出力先を、メモリブロックＭＢ＿１、ＭＢ＿２から、それぞれメモリブロックＭＢ＿３、ＭＢ＿４に切り替える（Ｓ８１）。具体的には、試験部２０により、メモリブロック切替レジスタ５４の下位３ビットが、「１０１」に設定される。これにより、試験部２０は、メモリブロックＭＢ＿１、ＭＢ＿２をそれぞれ指定するアドレスにより、メモリブロックＭＢ＿３、ＭＢ＿４にそれぞれデータの書込みまたは読出しを行うことができる。
【００６２】
次いで、試験部２０は、メモリブロックＭＢ＿３を試験する（Ｓ８２）。そして、メモリブロックＭＢ＿３が使用可能と判定された場合（Ｓ８４のＹｅｓ）、試験部２０は、メモリブロックＭＢ＿４を試験する（Ｓ８６）。そして、メモリブロックＭＢ＿４が使用可能と判定された場合（Ｓ８８のＹｅｓ）、試験部２０の設定により、電源制御部２２は、メモリブロックＭＢ＿３、ＭＢ＿４の電源をオン状態に維持し、メモリブロックＭＢ＿１、２の電源をオフにする（Ｓ９２）。具体的には、試験部２０により、電源切替レジスタ２３の上位４ビットが、「００１１」に設定される。そして、試験部２０は、合格信号ＯＫを出力し（Ｓ９４）、処理を終了する。一方、手順Ｓ８４でメモリブロックＭＢ＿３が使用不能と判定されたとき、ならびに、手順Ｓ８８でメモリブロックＭＢ＿４が使用不能と判定されたときには、試験部２０は、不合格信号ＮＧを出力し（Ｓ９６）、処理を終了する。
【００６３】
上述したように、本実施形態によれば、記憶容量分のメモリブロックを試験して使用可能と判定された時点で、未試験のメモリブロックの試験を行わずに、使用可能なメモリブロックの電源をオンにし、それ以外のメモリブロックの電源をオフにするので、記憶容量の信頼性を確保しつつ、不要な試験工程を省略できる。よって、試験工程省略による低コスト化が可能になる。
【００６４】
図１５は、変形例の構成について説明する図である。図１５の構成は、図１の構成と次の点で異なる。試験端末装置８ａは、上述した手順を記憶装置４の試験部２０に実行させるための試験プログラムＰＲＧを内部の記憶媒体に格納する。そして、モード制御部１０は、試験端末装置８ａから試験プログラムＰＲＧを読み取って、ＣＰＵバス１６を介してＲＡＭ６に格納する。あるいは、接続ポート７が接続端子Ｐｒｔ１、Ｐｒｔ２、・・・のいずれかを介して試験プログラムＰＲＧを取得し、ＣＰＵバス１６を介してＲＡＭ６に格納する。そして、記憶装置４の試験部２０は、ＣＰＵ１６バスを介してＲＡＭ６から試験プロブラムＰＲＧを読み取り、メモリブロックＭＢ＿ｎの試験手順を実行する。
【００６５】
図１６は、変形例における動作手順例を説明する図である。図１６の動作手順は、図８で示した手順Ｓ２と手順Ｓ４の間に挿入される手順である。モード制御部８は、試験モードの設定信号を記憶装置４に送ると、試験プログラムＰＲＧを試験端末装置８ａからＲＡＭ６に読み出す（Ｓ１０２）。そして、記憶装置４の試験部２０が、試験プログラムＰＲＧの実行を開始する（Ｓ１０４）。そして、モード制御部８は、試験端末装置８ａから入力される記憶容量を、記憶装置４の試験部２０に入力する（Ｓ１０６）。そして、試験部２０では、図８〜図１４で説明した試験手順を実行する。
【００６６】
以上の実施の形態をまとめると、次の付記のとおりである。
【００６７】
（付記１）
メモリセルと、前記メモリセルにデータの書込みまたは読出しを行うデータ入出力回路とをそれぞれ有する複数のメモリブロックと、
前記メモリブロックごとに、前記データ入出力回路に前記メモリセルへの試験用データの書込みまたは読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験する試験部と、
設定される記憶容量に対応する個数の使用可能な前記メモリブロックへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする第１の制御部と、を有する記憶装置。
【００６８】
（付記２）
付記１において、
前記試験部は、前記記憶容量に対応する個数の前記メモリブロックを使用可能と判定したときには、未試験の前記メモリブロックに対する試験を行わない記憶装置。
【００６９】
（付記３）
付記１または２において、
使用不能と判定された第１のメモリブロックの前記メモリセルを指定するアドレスが入力されると、使用可能と判定された第２のメモリブロックを選択する信号を当該第２のメモリブロックに出力して、前記第１のメモリブロックの代わりに当該第２のメモリブロックで、前記データ入出力回路に前記アドレスに対応する前記メモリセルへのデータの書込みまたは読出しを行わせる第２の制御部をさらに有する記憶装置。
【００７０】
（付記４）
付記１乃至３のいずれかにおいて、
前記メモリブロックごとの試験結果を格納する記憶部を有し、
情報処理装置の要求に応答して前記試験結果を出力する記憶装置。
【００７１】
（付記５）
メモリセルと、前記メモリセルにデータの書込みまたは読出しを行うデータ入出力回路とをそれぞれ有する複数のメモリブロックを備えた記憶装置に設定される記憶容量を取得する第１の手順と、
前記メモリブロックごとに、前記データ入出力回路に前記メモリセルへの試験用データの書込みまたは読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験する第２の手順と、
設定される記憶容量に対応する個数の使用可能な前記メモリブロックへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする第３の手順とを、
前記記憶装置のプロセッサに行わせる記憶装置の試験プログラム。
【００７２】
（付記６）
付記５において、
前記第２の手順では、前記記憶容量に対応する個数の前記メモリブロックが使用可能と判定されたときには、未試験の前記メモリブロックに対する試験を行わない、記憶装置の試験プログラム。
【００７３】
（付記７）
メモリセルと、前記メモリセルにデータの書込みまたは読出しを行うデータ入出力回路とをそれぞれ有する複数のメモリブロックごとに、前記データ入出力回路に前記メモリセルへの試験用データの書込みまたは読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験し、
設定される記憶容量に対応する個数の使用可能な前記メモリブロックへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする、
記憶装置の試験方法。
【００７４】
（付記８）
付記７において、
前記記憶容量に対応する個数の前記メモリブロックを使用可能と判定したときには、未試験の前記メモリブロックに対する試験を行わない、
記憶装置の試験方法。    
【符号の説明】
【００７５】
ＭＢ＿ｎ：メモリブロック、４：記憶装置、２０：試験部、２２：電源制御部、２６：メモリブロック選択制御部、３６＿ｎ：メモリセルアレイ、３７＿ｎ：データ入出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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