(57)【要約】【課題】検証に要する時間をより短縮できる半導体集積回路の配線設計検証方法を提供する。【解決手段】設計仕様（Ｓ７）に基づいてユーザが回路図（Ｓ８）に入力した各配線部の最大許容電流値Ｉmaxと、電流密度Ｊと、配線膜厚ｈとを抽出し、これらに基づいて各配線部の最小配線幅情報Ｗmin（Ｓ１２）を求める。またレイアウトのデータ（Ｓ１）から、各配線部に対応する配線経路の情報を付した配線経路ネットリスト（Ｓ４）と、各配線部について配線幅情報を付した配線幅ネットリスト（Ｓ６）とを作成し、配線経路ネットリストにおける各配線経路について各配線部の最小配線幅情報Ｗminを付したものと、配線幅ネットリストにおいて対応する配線部の配線幅情報とを比較して、各配線部に流れる電流が許容されている電流値以下か否かを検証する（Ｓ１３）。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウトを設計した際に、各配線部に流れる電流が設計仕様上許容されている電流値以下に収まっているか否かを検証する方法であって、
設計仕様に基づいてユーザが回路図に入力した各配線部の最大許容電流値と、電流密度と、配線膜厚とを抽出し、これらに基づいて前記各配線部の最小配線幅情報を求め、
前記レイアウトのデータから、前記各配線部に対応する配線経路の情報を付した配線経路ネットリストと、前記各配線部について配線幅情報を付した配線幅ネットリストとを作成し、
前記配線経路ネットリストにおける各配線経路について、前記各配線部の最小配線幅情報を付したものと、前記配線幅ネットリストにおいて対応する配線部の配線幅情報とを比較することで、各配線部に流れる電流が許容されている電流値以下か否かを検証することを特徴とする半導体集積回路の配線設計検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウトを設計した際に、各配線に流れる電流が設計仕様上許容されている電流値以下に収まっているか否かを検証する方法に関する。
【背景技術】
【０００２】
半導体集積回路において、各回路素子間を接続する配線や配線間を接続するビアホール等に許容値を超える電流が流れると配線等を焼損する虞がある。このため、半導体集積回路のレイアウトを設計した場合には、各配線部に流れる電流が許容値を超えないように設計されているか否かの検証が一般に行われている。このような検証を行うための方法としては、例えば特許文献１，２等に開示がある。図６は、特許文献１，２等の手法により検証を行う場合の処理の流れを示す。回路図（Ｓ２１）に各配線部の配線幅情報（Ｓ２２）を付すか、又はＬＰＥ（Layout Parasitic Extraction）ネットリストから配線幅情報を抽出し、プロセスデータとして得られる電流密度，配線膜厚（Ｓ２３）の情報から、各配線部についての最大許容電流情報（Ｓ２４）を取得する。
【０００３】
それから、各配線部に最大許容電流情報を付すことで最大許容電流値の情報を持つ検出素子を挿入した検証用のネットリスト（Ｓ２５）を作成すると、当該ネットリストを用いて回路動作のシミュレーション（Ｓ２６）を行う。そして、前記シミュレーションの結果より、許容電流値判定（Ｓ２７）、すなわち、各配線部の配線幅が最大許容電流を流せるように設計されているか否かを判定する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２５１０５８号公報
【特許文献２】特開２００６−２１０６６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１，２に開示されている方法は、検証を行うために何れも回路動作のシミュレーションを行うことを前提としているため、検証に時間を要するという問題がある。
本発明は上記事情に鑑みてなされたものであり、その目的は、検証に要する時間をより短縮できる半導体集積回路の配線設計検証方法を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の半導体集積回路の配線設計検証方法によれば、設計仕様に基づいてユーザが回路図に入力した各配線部の最大許容電流値と、電流密度と、配線膜厚とを抽出し、これらに基づいて各配線部の最小配線幅情報を求める。そして、レイアウトのデータから、各配線部に対応する配線経路の情報を付した配線経路ネットリストと、各配線部について配線幅情報を付した配線幅ネットリストとを作成し、配線経路ネットリストにおける各配線経路について各配線部の最小配線幅情報を付したものと、配線幅ネットリストにおいて対応する配線部の配線幅情報とを比較することで、各配線部に流れる電流が許容されている電流値以下か否かを検証する。
【０００７】
すなわち、各配線部の最小配線幅は、設計仕様に基づいた最大許容電流値と、電流密度と、配線膜厚とに基づいて事前に決定される。また、レイアウトデータからは、各配線部に対応して、配線経路の情報を付したネットリストと、配線幅情報を付したネットリストとが作成できる。そして、前者のネットリストで各配線経路につき各配線部の最小配線幅情報を付したものと、後者のネットリストにおける対応する配線部の配線幅情報とを比較すれば、各配線部に流れる電流が許容された電流値以下に収まっているかが検証できる。このような方法によれば、回路動作のシミュレーションを実行することなく、各配線部に付された電流値の情報を比較するだけで検証を短時間で行うことが可能になる。
【図面の簡単な説明】
【０００８】
【図１】一実施例であり、半導体集積回路の配線設計を検証する処理手順を示すフロー図
【図２】（ａ）は回路図の一例、（ｂ）は（ａ）に対応して作成される配線幅情報に置換したネットリストを示す図
【図３】最大許容電流値から最小配線幅を決定する処理を説明する図
【図４】図１に示す処理を概念的に説明する図
【図５】エラーメッセージの出力例を示す図
【図６】従来技術を示す図１相当図
【発明を実施するための形態】
【０００９】
以下、一実施例について図１乃至図５を参照して説明する。図１は、半導体集積回路の配線設計を検証する処理手順を示すフロー図である。尚、図１に示される処理は、パーソナルコンピュータ若しくはエンジニアリングワークステーション（ＥＷＳ）などのソフトウェアにより実現される回路設計ツールやレイアウト設計ツールの機能の一部、若しくは独立したソフトウェアにより実行される。
【００１０】
先ずユーザが、回路図（Ｓ８）に基づいて半導体集積回路（ＬＳＩ）のレイアウト設計を行うことで、レイアウトデータが作成される（Ｓ１）。そのレイアウトデータについて、回路素子間を接続する各配線部に寄生する抵抗素子を抽出して（Ｓ２）ＬＰＥネットリストを作成する（Ｓ３）。続いて、ＬＰＥネットリストから、上記各配線部を配線経路として特定するためのネットリスト（配線経路ネットリスト）を作成する（Ｓ４）。また、ＬＰＥネットリストから、上記各配線部について配線幅を抽出すると（Ｓ５）、各配線部を対応する配線幅情報に置換したネットリスト（配線幅ネットリスト）を作成する（Ｓ６）。
【００１１】
ここで、配線幅ネットリストについて図２を参照して説明する。図２（ａ）は、説明の都合上回路図で示すが、バッファ（回路素子）１の出力端子を配線２（配線部）によりビア３（配線部）に接続し、そのビア３を、配線４（配線部）を介してバッファ５の入力端子に接続する回路である。この回路について、各配線部である配線２，ビア３，配線４のレイアウト情報を配線幅Ｗ１，Ｗ２，Ｗ３に置き換えて、図２（ｂ）に示すようなネットリストを作成する。配線２，４の配線幅Ｗ１，Ｗ３については、レイアウトの設計データをそのまま抽出する。またビア３の配線幅Ｗ２については、例えばビア３の面積を、プロセスデータ（Ｓ１０）より決まる配線膜厚（Ｓ１１）で除すことで得るようにする。
【００１２】
再び、図１を参照する。予め定められている設計仕様（Ｓ７）と、ユーザが設計した回路図（Ｓ８）とから、各配線部について許容される最大電流値Ｉmaxが決定される（Ｓ９）。ここで一例を挙げると、ドライバ（バッファ）の出力特性が電流１Ａで０．１Ｖに定義されている場合、公差マージンを考慮して、ドライバの出力段については電流を例えば３Ａ程度流せるように設定する。また、温度特性を含めた公差が±５０％であれば、電流の最小値は１．５Ａ，最大値は４．５Ａとなる。したがって、当該配線部の配線幅については、電流４．５Ａを流すことができるように設計する必要がある。
【００１３】
また、上述のように、プロセスデータ（Ｓ１０）からは、例えば配線材がアルミニュウム（Ａｌ）であること等から電流密度が決まり、配線設計ルールとしての配線膜厚が決まっている（Ｓ１１）。そして、配線経路特定用のネットリスト（Ｓ４）と、各配線部の最大許容電流値Ｉmaxのデータ（Ｓ９）と、電流密度及び配線膜厚のデータ（Ｓ１１）とから、各配線部について定められる最小配線幅Ｗminが決定される（Ｓ１２）。ここで、図３を参照する。例えば配線２について最大許容電流値Ｉmax１が決まると、最小配線幅Ｗmin１は、電流密度をＪ，配線膜厚をｈとすると、
Ｗmin１＝Ｉmax１／（Ｊ・ｈ）  …（１）
で決定される。それから、最小配線幅情報が付された配線経路特定用ネットリスト（Ｓ１２）と、配線幅ネットリスト（Ｓ６）との対応する配線部を比較することで、各配線部について許容電流値判定を行い（Ｓ１３）、その判定結果を表示する（Ｓ１４）。
【００１４】
ここで、より具体的な例について図４を参照して説明する。図４（ａ）は、４つのＰＮＰトランジスタＴ１〜Ｔ４のエミッタが共通に接続されている回路について、各配線部に最大電流情報を付したものである（Ｓ９）。設計仕様により、各ＰＮＰトランジスタＴ１〜Ｔ４のエミッタに流れる電流はそれぞれ０．１ｍＡ，０．１ｍＡ，０．２ｍＡ，０．２ｍＡに決定されており、各エミッタに電流を供給する配線部の最大電流は０．６ｍＡである。図４（ｂ）は、図４（ａ）に示す回路図に対応するＰＮＰトランジスタＴ１〜Ｔ４のレイアウト（Ｓ１）であるが、各配線部のレイアウトについては、必ずしも上記回路図に示されている通りにはならない。例えば、各エミッタに電流を供給する配線は、ＰＮＰトランジスタＴ４側より接続されている。
【００１５】
図４（ｂ）のレイアウトからは、図４（ｃ）に示すように、配線経路特定用のネットリスト（Ｓ４）が抽出される。抽出されたネットリストの各配線部には、一般に寄生抵抗の抵抗値（例えば５Ω）が付与されているが、本実施例では、上記ネットリストを図４（ａ）に示す最大電流値の情報が付与された回路図データと照合することで、各配線部について最小配線幅情報が付与されたネットリストを生成する（図４（ｄ），Ｓ１２）。尚、図４に示すネットリストは、説明の都合上視覚的に理解し易い形態で表示しており、実際のネットリストそのものではない。
【００１６】
例えば使用するプロセスでは、電流密度が０．４ｍＡ／μｍ２，配線膜厚が０．２５μｍに定められているとすると、各配線部の最小配線幅が図４（ｄ）に示すように求められる。例えば、最大許容電流値が０．１ｍＡであるＰＮＰトランジスタＴ１のエミッタ配線部の最小配線幅をＷmin１とすると、（１）式より
Ｗmin１＝０．１ｍＡ／（０．４ｍＡ／μｍ２×０．２５μｍ）＝１μｍ
となる。また、ＰＮＰトランジスタＴ２，Ｔ３のエミッタ間を接続する配線部の最小配線幅は２μｍに、ＰＮＰトランジスタＴ３，Ｔ４のエミッタ間を接続する配線部の最小配線幅は４μｍになっている。
【００１７】
また、図４（ｂ）のレイアウトからは、図４（ｅ）に示すように、各配線部について実際に設計された配線幅に置換されたネットリストが得られる（Ｓ６）。そして、Ｓ１３では、図４（ｄ）と図４（ｅ）とを、それぞれ対応する配線部について比較することで、後者の配線幅が前者の最小配線幅以上となっているか否かが判定される。図４（ｅ）に示す例では、ＰＮＰトランジスタＴ２，Ｔ３のエミッタ間、ＰＮＰトランジスタＴ３，Ｔ４のエミッタ間をそれぞれ接続する配線部の各配線幅が、最少配線幅２μｍ，４μｍを下回っていると共に、ＰＮＰトランジスタＴ４のエミッタに接続される共通配線部の配線幅が最少配線幅６μｍを下回っていることで、Ｓ１４ではエラー判定が行われる。
【００１８】
図５は、エラーメッセージの具体的な出力例であり、（ａ）は図４（ｅ）相当図、（ｂ）は図４（ｄ）と同じ図である。図５（ａ）では、ＰＮＰトランジスタＴ４のエミッタ側共通配線部の配線幅のみが最少配線幅６μｍを下回っている。この時、例えば図中の囲み部分；配線Ａをディスプレイの画面上でハイライト表示（クロスプロービング）する。尚、図５（ａ）,（ｂ）が同一の画面内に同時表示させても良いし、表示切り替えにより何れか一方を交互に表示させても良い。
【００１９】
以上のように本実施例によれば、設計仕様に基づいてユーザが回路図に入力した各配線部の最大許容電流値Ｉmaxと、電流密度Ｊと、配線膜厚ｈとを抽出し、これらに基づいて各配線部の最小配線幅情報Ｗminを求める。そして、レイアウトのデータから、各配線部に対応する配線経路の情報を付した配線経路ネットリストと、各配線部について配線幅情報を付した配線幅ネットリストとを作成し、配線経路ネットリストにおける各配線経路について各配線部の最小配線幅情報Ｗminを付したものと、配線幅ネットリストにおいて対応する配線部の配線幅情報とを比較して、各配線部に流れる電流が許容されている電流値以下か否かを検証するようにした。したがって、回路動作のシミュレーションを実行することなく、各配線部に付された電流値の情報を比較するだけで検証を短時間で行うことが可能になる。
【００２０】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変型又は拡張が可能である。
エラーメッセージは、音声により出力しても良い。
回路素子は、バッファやＰＮＰトランジスタに限ることなく、その他の能動素子，受動素子でも良い。
抵抗値や、プロセスデータに基づく電流密度や配線膜厚等の具体数値は適宜変更して良い。また、配線材はアルミニュウムに限ることは無い。
配線幅ネットリストについては配線幅情報に置換したものに限らず、少なくとも配線幅情報が付されたネットリストであれば良い。
【符号の説明】
【００２１】
図面中、１はバッファ（回路素子）、２は配線（配線部）、３はビア（配線部）、４は配線（配線部）、５はバッファ（回路素子）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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