(57)【要約】【課題】エッジ信号の発生エラーの原因を短時間且つ容易に解析することができるタイミング信号生成装置、及び当該装置を備える半導体試験装置を提供する。【解決手段】タイミング信号生成装置１は、生成すべきタイミング信号ＴＳのエッジの位置を規定するエッジ信号ＥＧ１，ＥＧ２を規定する複数のタイミングデータを記憶する記憶部１１と、生成すべきタイミング信号ＴＳに応じて記憶部１１から読み出されたタイミングデータの入れ替えを行う入替部１２と、入替部１２から出力されるタイミングデータに基づいてエッジ信号ＥＧ１，ＥＧ２を生成するエッジ信号生成部１５と、エッジ信号生成部１５で生成されるエッジ信号ＥＧ１，ＥＧ２の発生エラーを検出する検出部１６と、検出部１６の検出結果を入替部１２の入れ替え規則に応じて変換する変換部１８とを備える。【選択図】図１
2012117937.tif 000002
【特許請求の範囲】
【請求項１】
生成すべきタイミング信号のエッジの位置を規定するエッジ信号を用いてタイミング信号を生成するタイミング信号生成装置において、
前記エッジ信号を規定する複数のタイミングデータを記憶する記憶部と、
生成すべきタイミング信号に応じて前記記憶部から読み出されたタイミングデータの入れ替えを行う入替部と、
前記入替部から出力されるタイミングデータに基づいて前記エッジ信号を生成するエッジ信号生成部と、
前記エッジ信号生成部で生成されるエッジ信号の発生エラーを検出する検出部と、
前記検出部の検出結果を前記入替部の入れ替え規則に応じて変換する変換部と
を備えることを特徴とするタイミング信号生成装置。
【請求項２】
生成すべきタイミング信号の波形フォーマットを規定するフォーマットデータと経時変化を規定するパターンデータとに応じて、前記入替部に前記タイミングデータの入れ替えを行わせるか否かを制御する入替制御部を備えることを特徴とする請求項１記載のタイミング信号生成装置。
【請求項３】
前記変換部は、前記フォーマットデータ及び前記パターンデータに応じて、前記検出部の検出結果を変換することを特徴とする請求項２記載のタイミング信号生成装置。
【請求項４】
前記記憶部は、前記エッジ信号を規定するタイミングデータを時系列順に記憶する複数のメモリを備えており、
前記エッジ信号生成部は、前記メモリの各々に対応した複数のエッジ信号生成回路を備えており、
前記入替部は、前記複数のメモリのうちの時間的に隣接するタイミングデータを記憶する一対のメモリ毎に設けられ、当該メモリに記憶されたタイミングデータの入れ替えを行う複数の入替回路を備えており、
前記検出部は、前記エッジ信号生成回路の各々に対応して設けられた複数の検出回路を備えている
ことを特徴とする請求項１から請求項３の何れか一項に記載のタイミング信号生成装置。
【請求項５】
前記変換部は、前記入替回路で入れ替えが行われたタイミングデータを用いて前記エッジ信号を生成したエッジ信号生成回路に対応する検出回路の検出結果を入れ替える変換を行うことを特徴とする請求項４記載のタイミング信号生成装置。
【請求項６】
被試験デバイスに試験信号を印加して得られる信号と所定の期待値とを比較してパス／フェイルを判定することにより前記被試験デバイスの試験を行う半導体試験装置において、
前記試験信号を前記被試験デバイスに印加するタイミング及び前記パス／フェイルを判定するタイミングの少なくとも一方を規定するタイミング信号を生成する請求項１から請求項５の何れか一項に記載のタイミング信号生成装置を備えることを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミング信号生成装置及び半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、被試験デバイスに試験信号を印加して得られる信号と所定の期待値とを比較してパス／フェイルを判定することにより被試験デバイスの試験を行うものである。この半導体試験装置には、被試験デバイスに試験信号を印加するタイミング及びパス／フェイルを判定するタイミングを規定するタイミング信号を生成するタイミングジェネレータ（タイミング信号生成装置）が設けられている。このタイミングジェネレータは、信号の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の位置を規定するエッジ信号を用いてタイミング信号を生成する。
【０００３】
タイミングジェネレータで用いられるエッジ信号は、ユーザによって作成された試験プログラム（被試験デバイスの試験を実行するためのプログラム）の内容に応じたものである。このため、試験プログラムに誤りがあった場合には、ユーザが意図しない誤ったエッジ信号が生成される可能性がある。以下の特許文献１，２には、エッジ信号の発生エラーを検出する技術の一例が開示されている。
【０００４】
具体的に、以下の特許文献１には、エッジトリガ信号をタイミングデータ（エッジ信号を規定するデータ）に基づき遅延させてエッジ信号として出力する可変遅延回路に書き込まれるタイミングデータ数と、可変遅延回路からのエッジ信号数との一致／不一致を検出することによってエッジ信号の発生エラーの検出を行う技術が開示されている。また、以下の特許文献２には、タイミングデータの上位ビットの値に応じた時間だけ計数動作を行う複数のダウンカウンタに新たに入力されるタイミングデータの上位ビットの値と、ダウンカウンタの前のカウント値との大小関係に基づいてエッジ信号の発生エラーの検出を行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２３２２６７号公報
【特許文献２】特開２００９−１４５１０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、ユーザが試験プログラムを作成する場合には、被試験デバイスの動作周期に応じた試験周期（試験レート）を基準としてエッジ信号を規定するタイミングデータを設定する。例えば、ある試験レートにおいて１つの立ち上がりエッジと１つの立ち下がりエッジとが順に現れる試験信号を発生させたい場合には、その試験レートの先頭から試験信号の立ち上がりエッジが現れるまでの時間を示すタイミングデータと、その試験レートの先頭から試験信号の立ち下がりエッジが現れるまでの時間を示すタイミングデータとをそれぞれ設定するといった具合である。
【０００７】
ここで、ユーザによって設定されるタイミングデータは、試験レート内におけるエッジ信号を試験レートの先頭から順に規定するデータであって、試験信号のエッジの種類（立ち上がりエッジ又は立ち下がりエッジ）を規定するデータではない。このため、タイミングデータが同じであっても、波形フォーマット（例えば、ＲＺ（Return to Zero）、ＮＲＺ（Non Return to Zero）等）やパターンデータ（試験信号の経時変化を規定するデータ）の値に応じて、各エッジ信号で規定される位置における試験信号のエッジの種類が変わることがある。このため、従来のタイミングジェネレータは、波形フォーマットを規定するフォーマットデータ及びパターンデータに応じてタイミングデータの入れ替えを行ってエッジ信号を生成している。
【０００８】
上述した特許文献１，２に開示された技術は、入れ替えが行われた後のタイミングデータによって生成されるエッジ信号の発生エラーを検出する技術である。このため、エッジ信号の発生エラーがどの試験レートで検出されたかを特定することは可能であるが、エッジ信号の発生エラーの原因がどのタイミングデータであるかを特定するのは困難である。このため、エッジ信号の発生エラーが検出された場合には、その原因を解析するのに長時間を要していたという問題があった。
【０００９】
本発明は上記事情に鑑みてなされたものであり、エッジ信号の発生エラーの原因を短時間且つ容易に解析することができるタイミング信号生成装置、及び当該装置を備える半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明のエッジ信号生成装置は、生成すべきタイミング信号のエッジの位置を規定するエッジ信号（ＥＧ１〜ＥＧ８）を用いてタイミング信号（ＴＳ、ＴＳ１〜ＴＳ４）を生成するタイミング信号生成装置（１、２）において、前記エッジ信号を規定する複数のタイミングデータを記憶する記憶部（１１）と、生成すべきタイミング信号に応じて前記記憶部から読み出されたタイミングデータの入れ替えを行う入替部（１２）と、前記入替部から出力されるタイミングデータに基づいて前記エッジ信号を生成するエッジ信号生成部（１５）と、前記エッジ信号生成部で生成されるエッジ信号の発生エラーを検出する検出部（１６）と、前記検出部の検出結果を前記入替部の入れ替え規則に応じて変換する変換部（１８）とを備えることを特徴としている。
この発明によると、記憶部に記憶されたタイミングデータが生成すべきタイミング信号に応じて入替部で入れ替えられ、エッジ信号の発生エラーを検出する検出部から出力されるエラー信号が上記タイミング信号の入れ替え規則に応じて変換部で変換される。
また、本発明のタイミング信号生成装置は、生成すべきタイミング信号の波形フォーマットを規定するフォーマットデータ（ＦＤ）と経時変化を規定するパターンデータ（ＰＤ）とに応じて、前記入替部に前記タイミングデータの入れ替えを行わせるか否かを制御する入替制御部（１３）を備えることを特徴としている。
また、本発明のタイミング信号生成装置は、前記変換部が、前記フォーマットデータ及び前記パターンデータに応じて、前記検出部の検出結果を変換することを特徴としている。
また、本発明のタイミング信号生成装置は、前記記憶部が、前記エッジ信号を規定するタイミングデータを時系列順に記憶する複数のメモリ（１１ａ〜１１ｆ）を備えており、前記エッジ信号生成部が、前記メモリの各々に対応した複数のエッジ信号生成回路（１５ａ〜１５ｈ）を備えており、前記入替部が、前記複数のメモリのうちの時間的に隣接するタイミングデータを記憶する一対のメモリ毎に設けられ、当該メモリに記憶されたタイミングデータの入れ替えを行う複数の入替回路（１２ａ〜１２ｃ）を備えており、前記検出部が、前記エッジ信号生成回路の各々に対応して設けられた複数の検出回路（１６ａ〜１６ｈ）を備えていることを特徴としている。
また、本発明のタイミング信号生成装置は、前記変換部が、前記入替回路で入れ替えが行われたタイミングデータを用いて前記エッジ信号を生成したエッジ信号生成回路に対応する検出回路の検出結果を入れ替える変換を行うことを特徴としている。
本発明の半導体試験装置は、被試験デバイスに試験信号を印加して得られる信号と所定の期待値とを比較してパス／フェイルを判定することにより前記被試験デバイスの試験を行う半導体試験装置において、前記試験信号を前記被試験デバイスに印加するタイミング及び前記パス／フェイルを判定するタイミングの少なくとも一方を規定するタイミング信号を生成する上記の何れかに記載のタイミング信号生成装置を備えることを特徴としている。
【発明の効果】
【００１１】
本発明によれば、生成すべきタイミング信号に応じて記憶部に記憶されたタイミングデータを変換部で入れ替え、このタイミング信号の入れ替え規則に応じて検出部から出力されるエラー信号を変換部で変換しているため、エッジ信号の発生エラーの原因を短時間且つ容易に解析することができるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態によるタイミング信号生成装置の要部構成を示すブロック図である。
【図２】本発明の第１実施形態におけるフォーマットデコーダの入出力関係を示す図である。
【図３】本発明の第１実施形態における変換回路の入出力関係を示す図である。
【図４】本発明の第２実施形態によるタイミング信号生成装置の要部構成を示すブロック図である。
【図５】本発明の第２実施形態におけるフォーマットデコーダの入出力関係の一例を示す図である。
【図６】本発明の第２実施形態における変換回路の入出力関係の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施形態によるタイミング信号生成装置及び半導体試験装置について詳細に説明する。尚、以下に説明する実施形態では、タイミング信号生成装置が、被試験デバイスの試験を行う半導体試験装置に設けられている態様を例に挙げて説明する。
【００１４】
〔第１実施形態〕
図１は、本発明の第１実施形態によるタイミング信号生成装置の要部構成を示すブロック図である。図１に示す通り、本実施形態のタイミング信号生成装置１は、記憶部１１、入替部１２、入替制御部１３、スキュー調整部１４、エッジ信号生成部１５、検出部１６、タイミング信号生成部１７、及び変換部１８を備えており、外部から入力されるタイミング制御信号Ｃ１並びにパターンデータＰＤ及びフォーマットデータＦＤに基づいてエッジ信号ＥＧ１，ＥＧ２を生成し、このエッジ信号ＥＧ１，ＥＧ２を用いてタイミング信号ＴＳを生成する。
【００１５】
ここで、タイミング制御信号Ｃ１は、記憶部１１に記憶されたタイミングデータ（エッジ信号ＥＧ１，ＥＧ２を規定するデータ）の読み出しを制御する信号である。また、パターンデータＰＤは、生成すべきタイミング信号ＴＳの経時変化を規定するデータであり、フォーマットデータＦＤは、生成すべきタイミング信号ＴＳの波形フォーマットを規定するデータである。尚、波形フォーマットとしては、例えば、ＲＺ（Return to Zero）、Ｒ１（Return to One）、ＮＲＺ（Non Return to Zero）、ＳＢＣ（Surrounded By Complement）等がある。
【００１６】
上記のエッジ信号ＥＧ１，ＥＧ２は、タイミング信号生成装置１で生成すべきタイミング信号ＴＳの立ち上がりエッジの位置及び立ち下がりエッジの位置をそれぞれ規定する信号である。尚、エッジ信号ＥＧ１，ＥＧ２を用いてタイミング信号生成装置１で生成されるタイミング信号ＴＳは、半導体試験装置が被試験デバイス（ＤＵＴ：Device Under Test）に試験信号を印加するタイミングを規定するため、或いは、被試験デバイスに試験信号を印加して得られる信号と所定の期待値とを比較してパス／フェイルを判定するタイミングを規定するために用いられる。
【００１７】
記憶部１１は、エッジ信号ＥＧ１，ＥＧ２を規定するタイミングデータを時系列順に記憶する２つのタイミングメモリ１１ａ，１１ｂ（メモリ）を備えており、外部から入力されるタイミング制御信号Ｃ１に基づいて、タイミングメモリ１１ａ，１１ｂに記憶されたタイミングデータを読み出す。ここで、記憶部１１に設けられたタイミングメモリの数によって、被試験デバイスの動作周期に応じた試験周期（試験レート）内におけるエッジ信号ＥＧ１，ＥＧ２の最大数が規定される。図１に示すタイミング信号生成装置１は、記憶部１１に２つのタイミングメモリ１１ａ，１１ｂが設けられているため、１つの試験レート内においてエッジ信号ＥＧ１，ＥＧ２を１つずつ生成することが可能である。
【００１８】
入替部１２は、生成すべきタイミング信号ＴＳに応じて記憶部１１から読み出されたタイミングデータの入れ替えを行う。具体的に、入替部１２は、タイミングメモリ１１ａ，１１ｂにそれぞれ接続された２つの入力端Ｐ１，Ｐ２と２つの出力端Ｐ３，Ｐ４とを有しており、入替制御部１３の制御の下で入力端Ｐ１，Ｐ２と出力端Ｐ３，Ｐ４との接続関係を入れ替えるマトリクス回路１２ａ（入替回路）を備える。このマトリクス回路１２ａは、入替制御部１３から出力される入替信号Ｓ１が「０」である場合には、入力端Ｐ１と出力端Ｐ３とが接続されて入力端Ｐ２と出力端Ｐ４とが接続される状態にする。これに対し、入替信号Ｓ１が「１」である場合には、入力端Ｐ１と出力端Ｐ４とが接続されて入力端Ｐ２と出力端Ｐ３とが接続される状態にする。
【００１９】
このように入替部１２を設けて記憶部１１から読み出されたタイミングデータの入れ替えを行うのは、記憶部１１のタイミングメモリ１１ａに記憶されたタイミングデータに基づいて、タイミング信号ＴＳの立ち上がりエッジの位置を規定するエッジ信号ＥＧ１を生成することもあれば、立ち下がりエッジの位置を規定するエッジ信号ＥＧ２を生成することもあるからである。同様に、記憶部１１のタイミングメモリ１１ｂに記憶されたタイミングデータに基づいて、エッジ信号ＥＧ１を生成することもあれば、エッジ信号ＥＧ２を生成することもあるからである。
【００２０】
入替制御部１３は、パターンデータＰＤ及びフォーマットデータＦＤに応じて、入替部１２及びエッジ信号生成部１５を制御する。具体的に、入替制御部１３は、パターンデータＰＤ及びフォーマットデータＦＤに基づいて入替信号Ｓ１及びイネーブル信号Ｓ２を生成するフォーマットデコーダ１３ａを備えており、フォーマットデコーダ１３ａで生成される入替信号Ｓ１により記憶部１１から読み出されたタイミングデータの入れ替えを入替部１２に行わせるか否かを制御する。また、フォーマットデコーダ１３ａで生成されるイネーブル信号Ｓ２によりエッジ信号ＥＧ１，ＥＧ２をエッジ信号生成部１５に生成させるか否かを制御する。
【００２１】
図２は、本発明の第１実施形態におけるフォーマットデコーダの入出力関係を示す図である。尚、フォーマットデコーダ１３ａで生成されるイネーブル信号Ｓ２は２ビットの信号であるため、図２では、一方の１ビットの信号（エッジ信号生成回路１５ａに供給される信号）を図中左側に図示し、他方の１ビットの信号（エッジ信号生成回路１５ｂに供給される信号）を図中右側に図示している。イネーブル信号Ｓ２の値が「１」である場合にはエッジ信号の生成が行われ、値が「０」である場合にはエッジ信号の生成は行われない。
【００２２】
フォーマットデコーダ１３ａは、入力されるフォーマットデータＦＤ及びパターンデータＰＤの組み合わせに応じて、図２に示す通り、入替信号Ｓ１及びイネーブル信号Ｓ２を生成する。例えば、フォーマットデータＦＤとして「ＮＲＺ」を示すデータが入力され、パターンデータＰＤとして「０」が入力された場合には、値が「１」である入替信号Ｓ１とエッジ信号生成回路１５ａに供給される１ビットの信号が「０」であり、エッジ信号生成回路１５ｂに供給される１ビットの信号が「１」である２ビットのイネーブル信号Ｓ２とを生成する。尚、このような入替信号Ｓ１及びイネーブル信号Ｓ２が生成された場合には、記憶部１１から読み出されたタイミングデータの入れ替えが入替部１２で行われれ、エッジ信号生成回路１５ｂでのみエッジ信号ＥＧ２の生成が行われる。
【００２３】
スキュー調整部１４は、入替部１２から出力されるタイミングデータのスキュー調整を行う。具体的に、スキュー調整部１４は、マトリクス回路１２ａの出力端Ｐ３，Ｐ４にそれぞれに接続された加算回路１４ａ，１４ｂを備えており、出力端Ｐ３，Ｐ４から出力されるタイミングデータに対してスキュー調整データＤ１，Ｄ２を加算することによって、タイミングデータのスキュー調整を行う。
【００２４】
エッジ信号生成部１５は、記憶部１１に設けられたタイミングメモリ１１ａ，１１ｂの各々に対応した２つのエッジ信号生成回路１５ａ，１５ｂを備えており、スキュー調整部１４から出力されるタイミングデータに基づいてエッジ信号ＥＧ１，ＥＧ２を生成する。具体的に、エッジ信号生成回路１５ａは、入替制御部１３のフォーマットデコーダ１３ａから出力されるイネーブル信号Ｓ２のうちの１ビットの信号（図２中の左側に図示されている信号）が「１」である場合に、加算回路１４ａから出力されるタイミングデータに基づいてエッジ信号ＥＧ１を生成する。エッジ信号生成回路１５ｂは、イネーブル信号Ｓ２のうちの他の１ビットの信号（図２中の右側に図示されている信号）が「１」である場合に、加算回路１４ｂから出力されるタイミングデータに基づいてエッジ信号ＥＧ２を生成する。
【００２５】
検出部１６は、エラー検出回路１６ａ，１６ｂ（検出回路）を備えており、エッジ信号生成部１５で生成されるエッジ信号の発生エラーを検出する。具体的に、エラー検出回路１６ａは、エッジ信号生成回路１５ａに対応して設けられており、エッジ信号生成回路１５ａによるエッジ信号ＥＧ１の発生エラーを検出した場合にエラー信号ｅ１を出力する。エラー検出回路１６ｂは、エッジ信号生成回路１５ｂに対応して設けられており、エッジ信号生成回路１５ｂによるエッジ信号ＥＧ２の発生エラーを検出した場合にエラー信号ｅ２を出力する。
【００２６】
タイミング信号生成部１７は、ＲＳフリップフロップ１７ａを備えており、エッジ信号生成部１５で生成されるエッジ信号ＥＧ１，ＥＧ２を用いてタイミング信号ＴＳを生成する。具体的に、ＲＳフリップフロップ１７ａのＳ（セット）入力端にはエッジ信号生成回路１５ａが接続されており、Ｒ（リセット）入力端にはエッジ信号生成回路１５ｂが接続されている。このため、タイミング信号生成部１７は、エッジ信号ＥＧ１の入力で立ち上がり、エッジ信号ＥＧ２の入力で立ち下がるタイミング信号ＴＳを生成する。
【００２７】
変換部１８は、検出部１６の検出結果を入替部１２の入れ替え規則に応じて変換する。具体的に、変換部１８は、パターンデータＰＤ及びフォーマットデータＦＤに応じて検出部１６から出力されるエラー信号ｅ１，ｅ２を変換してエラー信号Ｅ１，Ｅ２として出力する変換回路１８ａを備える。図３は、本発明の第１実施形態における変換回路の入出力関係を示す図である。
【００２８】
変換回路１８ａは、入力されるフォーマットデータＦＤ及びパターンデータＰＤの組み合わせに応じて、図３に示す通り、エラー検出回路１６ａ，１６ｂから出力されるエラー信号ｅ１，ｅ２をエラー信号Ｅ１，Ｅ２に変換する。例えば、フォーマットデータＦＤとして「ＮＲＺ」を示すデータが入力され、パターンデータＰＤとして「１」が入力された場合には、エラー信号ｅ１をエラー信号Ｅ１として出力するとともにエラー信号ｅ２をエラー信号Ｅ２として出力する。
【００２９】
これに対し、フォーマットデータＦＤとして「ＮＲＺ」を示すデータが入力されている場合であって、パターンデータＰＤとして「０」が入力された場合には、エラー信号ｅ２をエラー信号Ｅ１として出力するとともにエラー信号ｅ２をエラー信号Ｅ１として出力する。つまり、変換回路１８ａは、入替部１２のマトリクス回路１２ａで入れ替えが行われたタイミングデータを用いてエッジ信号ＥＧ１，ＥＧ２を生成したエッジ信号生成回路１５ａ，１５ｂに対応するエラー検出回路１６ａ，１６ｂの検出結果を入れ替える変換を行う。
【００３０】
次に、上記構成におけるタイミング信号生成装置１の動作について説明する。タイミング信号生成装置１の動作は、不図示のコントローラからタイミング制御信号Ｃ１並びにパターンデータＰＤ及びフォーマットデータＦＤが出力されることによって開始される。尚、以下では、ユーザによって作成された試験プログラムに応じたタイミングデータが、半導体試験装置に設けられたコントローラ（図示省略）の制御の下で、記憶部１１に設けられたタイミングメモリ１１ａ，１１ｂに予め記憶されているものとする。
【００３１】
タイミング信号生成装置１の動作が開始されると、まず不図示のコントローラからのタイミング制御信号Ｃ１に基づいて、記憶部１１のタイミングメモリ１１ａ，１１ｂに記憶されたタイミングデータが読み出される。タイミングメモリ１１ａ，１１ｂから読み出されたタイミングデータは、入替部１２に設けられたマトリクス回路１２ａの入力端Ｐ１，Ｐ２にそれぞれ入力される。
【００３２】
また、以上の動作と並行して、不図示のコントローラからのパターンデータＰＤ及びフォーマットデータＦＤに基づいて、入替制御部１３のフォーマットデコーダ１３ａにより図２に示す入出力関係に従った入替信号Ｓ１及びイネーブル信号Ｓ２が生成される。生成された入替信号Ｓ１はマトリクス回路１２ａに入力され、イネーブル信号Ｓ２はエッジ信号生成部１５に設けられたエッジ信号生成回路１５ａ，１５ｂに入力される。
【００３３】
マトリクス回路１２ａの入力端Ｐ１，Ｐ２に入力されたタイミングデータは、フォーマットデコーダ１３ａからの入替信号Ｓ１に応じて、出力端Ｐ３，Ｐ４からそれぞれ出力され、或いは、入れ替えられて出力端Ｐ４，Ｐ３からそれぞれ出力される。マトリクス回路１２ａの出力端Ｐ３，Ｐ４から出力されたタイミングデータは、スキュー調整部１４に入力されて加算回路１４ａ，１４ｂによりスキュー調整データＤ１，Ｄ２が加算された後にエッジ信号生成回路１５ａ，１５ｂにそれぞれ入力される。
【００３４】
エッジ信号生成回路１５ａでは、イネーブル信号Ｓ２のうちの１ビットの信号（図２中の左側に図示されている信号）が「１」である場合に、入力されたタイミングデータに基づいたエッジ信号ＥＧ１が生成される。また、エッジ信号生成回路１５ｂでは、イネーブル信号Ｓ２のうちの他の１ビットの信号（図２中の右側に図示されている信号）が「１」である場合に、入力されたタイミングデータに基づいたエッジ信号ＥＧ２が生成される。
【００３５】
エッジ信号生成回路１５ａ，１５ｂで生成されたエッジ信号ＥＧ１，ＥＧ２は、タイミング信号生成部１７に設けられたＲＳフリップフロップ１７ａのＳ入力端及びＲ入力端にそれぞれ出力される。そして、タイミング信号生成部１７からは、エッジ信号ＥＧ１が入力された時点で立ち上がり、エッジ信号ＥＧ２が入力された時点で立ち下がるタイミング信号ＴＳが生成される。
【００３６】
尚、エッジ信号生成回路１５ａによるエッジ信号ＥＧ１の発生エラーが生じた場合には、エラー検出回路１６ａで検出されてエラー信号ｅ１が出力される。同様に、エッジ信号生成回路１５ｂによるエッジ信号ＥＧ２の発生エラーが生じた場合には、エラー検出回路１６ｂで検出されてエラー信号ｅ２が出力される。これらエッジ信号生成回路１５ａ，１５ｂから出力されたエラー信号ｅ１，ｅ２は、変換部１８に設けられた変換回路１８ａに入力される。
【００３７】
変換回路１８ａに入力されたエラー信号ｅ１，ｅ２は、パターンデータＰＤ及びフォーマットデータＦＤに応じてエラー信号Ｅ１，Ｅ２として出力され、或いは、エラー信号Ｅ２，Ｅ１に変換されて出力される。変換回路１８ａから出力されるエラー信号Ｅ１，Ｅ２は、例えば不図示のコントローラに入力されてエラー発生の原因を解析するために用いられる。
【００３８】
ここで、例えば、「ＲＺ」を示すフォーマットデータＦＤと、値が「１」であるパターンデータＰＤとがタイミング信号生成装置１に入力されたとする。すると、図２に示されているフォーマットデコーダ１３ａの入出力関係から、値が「０」である入替信号Ｓ１とエッジ信号生成回路１５ａ，１５ｂに供給される１ビットの信号が共に「１」である２ビットのイネーブル信号Ｓ２が生成される。このような入替信号Ｓ１及びイネーブル信号Ｓ２が生成されると、マトリクス回路１２ａでの入れ替えが行われないため、タイミングメモリ１１ａに記憶されたタイミングデータに基づいてエッジ信号ＥＧ１が生成されるとともに、タイミングメモリ１１ｂに記憶されたタイミングデータに基づいてエッジ信号ＥＧ２が生成される。
【００３９】
また、図３に示す変換回路１８ａの入出力関係の通り、エラー検出回路１６ａ，１６ｂから出力されるエラー信号ｅ１，ｅ２は、エラー信号Ｅ１，Ｅ２としてそれぞれ出力される。このため、エラー信号Ｅ１が出力された場合には、タイミングメモリ１１ａに記憶されたタイミングデータ（エラー検出回路１６ａに対応するエッジ信号生成回路１５ａで用いられたタイミングデータ）が原因であることが分かり、エラー信号Ｅ２が出力された場合には、タイミングメモリ１１ｂに記憶されたタイミングデータ（エラー検出回路１６ｂに対応するエッジ信号生成回路１５ｂで用いられたタイミングデータ）が原因であることが分かる。
【００４０】
これに対し、例えば、「Ｒ１」を示すフォーマットデータＦＤと、値が「０」であるパターンデータＰＤとがタイミング信号生成装置１に入力されたとする。すると、図２に示されているフォーマットデコーダ１３ａの入出力関係から、値が「１」である入替信号Ｓ１とエッジ信号生成回路１５ａ，１５ｂに供給される１ビットの信号が共に「１」である２ビットのイネーブル信号Ｓ２が生成される。このような入替信号Ｓ１及びイネーブル信号Ｓ２が生成されると、マトリクス回路１２ａでの入れ替えが行われて、タイミングメモリ１１ｂに記憶されたタイミングデータに基づいてエッジ信号ＥＧ１が生成されるとともに、タイミングメモリ１１ａに記憶されたタイミングデータに基づいてエッジ信号ＥＧ２が生成される。
【００４１】
また、図３に示す変換回路１８ａの入出力関係の通り、エラー検出回路１６ａ，１６ｂから出力されるエラー信号ｅ１，ｅ２は、エラー信号Ｅ２，Ｅ１に変換されてそれぞれ出力される。このため、エラー信号Ｅ１が出力された場合には、タイミングメモリ１１ａに記憶されたタイミングデータ（エラー検出回路１６ｂに対応するエッジ信号生成回路１５ｂで用いられたタイミングデータ）が原因であることが分かり、エラー信号Ｅ２が出力された場合には、タイミングメモリ１１ｂに記憶されたタイミングデータ（エラー検出回路１６ａに対応するエッジ信号生成回路１５ａで用いられたタイミングデータ）が原因であることが分かる。
【００４２】
以上の通り、本実施形態では、生成すべきタイミング信号ＴＳに応じてタイミングメモリ１１ａ，１１ｂから読み出されるタイミングデータをマトリクス回路１２ａで入れ替えるとともに、エッジ信号ＥＧ１，ＥＧ２の発生エラーを検出するエラー検出回路１６ａ，１６ｂから出力されるエラー信号ｅ１，ｅ２をマトリクス回路１２ａの入れ替え規則に応じて変換部１８で変換している。このため、タイミングメモリ１１ａ，１１ｂに記憶されたタイミングデータがマトリクス回路１２ａで入れ替えられたか否かに拘わらず、変換回路１８ａから出力されるエラー信号Ｅ１，Ｅ２によって、エラーの原因がタイミングメモリ１１ａに記憶されたタイミングデータであるのか、或いはタイミングメモリ１１ｂに記憶されたタイミングデータであるのかを判別することができる。このため、エッジ信号ＥＧ１，ＥＧ２の発生エラーの原因を短時間且つ容易に解析することができる。
【００４３】
〔第２実施形態〕
図４は、本発明の第２実施形態によるタイミング信号生成装置の要部構成を示すブロック図である。図４に示す通り、本実施形態のタイミング信号生成装置２は、具体的な内部構は相違するものの、図１に示すタイミング信号生成装置１と同様に、記憶部１１、入替部１２、入替制御部１３、スキュー調整部１４、エッジ信号生成部１５、検出部１６、タイミング信号生成部１７、及び変換部１８に区分される。このタイミング信号生成装置２は、外部から入力されるタイミング制御信号Ｃ１並びにパターンデータＰＤ及びフォーマットデータＦＤに基づいてエッジ信号ＥＧ１〜ＥＧ８を生成し、これらエッジ信号ＥＧ１〜ＥＧ８を用いてタイミング信号ＴＳ１〜ＴＳ４を生成する。
【００４４】
タイミング信号ＴＳ１は、例えば半導体試験装置が被試験デバイスに試験信号を印加するタイミングを規定するために用いられる。タイミング信号ＴＳ２は、例えば被試験デバイスに試験信号を印加するドライバ（図示省略）をイネーブルにするか否かのタイミングを規定するために用いられる。タイミング信号ＴＳ３，ＴＳ４は、被試験デバイスのパス／フェイルの判定を行う際に用いられるストローブ信号のタイミング可変範囲（ストローブ・ウィンドウ）を規定するために用いられる。
【００４５】
記憶部１１は、エッジ信号ＥＧ１〜ＥＧ８を規定するタイミングデータを時系列順に記憶する６つのタイミングメモリ１１ａ〜１１ｆを備える。このため、図４に示すタイミング信号生成装置２は、１つの試験レート内において異なるエッジ信号を最大で６つ生成することが可能である。尚、図４に示すタイミング信号生成装置２では、タイミングメモリ１１ｃに記憶されたタイミングデータを用いてエッジ信号ＥＧ３，ＥＧ４とエッジ信号ＥＧ５又はエッジ信号ＥＧ６とを生成しているため、合計で８個のエッジ信号ＥＧ１〜ＥＧ８が生成される。
【００４６】
入替部１２は、記憶部１１に記憶されたタイミングメモリ１１ａ〜１１ｆのうちの時間的に隣接するタイミングデータを記憶する一対のメモリ毎に設けられた３つのマトリクス回路１２ａ〜１２ｃを備える。具体的に、マトリクス回路１２ａはタイミングメモリ１１ａ，１１ｂに対応して設けられ、マトリクス回路１２ｂはタイミングメモリ１１ｃ，１１ｄに対応して設けられ、マトリクス回路１２ｃはタイミングメモリ１１ｅ，１１ｆに対応して設けられる。
【００４７】
入替制御部１３は、フォーマットデコーダ１３ｂを備えており、パターンデータＰＤ及びフォーマットデータＦＤに応じて、入替部１２及びエッジ信号生成部１５を制御する入替信号Ｓ１及びイネーブル信号Ｓ２を出力する。入替信号Ｓ１は、入替部１２に３つのマトリクス回路１２ａ〜１２ｃが設けられているため３ビットの信号であり、イネーブル信号Ｓ２は、エッジ信号生成部１５に８つのエッジ信号生成回路１５ａ〜１５ｈが設けられているため８ビットの信号である。
【００４８】
図５は、本発明の第２実施形態におけるフォーマットデコーダの入出力関係の一例を示す図である。尚、図５では、３ビットの入替信号Ｓ１のうち、マトリクス回路１２ａ〜１２ｃにそれぞれ供給される各１ビットの信号を図中左側から右側に向けて順に図示している。同様に、８ビットのイネーブル信号Ｓ２のうち、エッジ信号生成回路１５ａ〜１５ｈにそれぞれ供給される各１ビットの信号を図中左側から右側に向けて順に図示している。尚、図５中の記号「☆」は、フォーマットデータＦＤとパターンデータＰＤのみでは定まらず、後述するモード設定信号等の他の信号も加味して定まる値であることを意味している。また、図中の記号「Ｘ」は、パターンデータＰＤの値が「０」でも「１」でも良いこと（所謂、don't care）を意味する。
【００４９】
スキュー調整部１４は、８つの加算回路１４ａ〜１４ｈを備えており、スキュー調整データＤ１〜Ｄ８を用いて入替部１２を介したタイミングデータのスキュー調整を行う。加算回路１４ａ，１４ｂはマトリクス回路１２ａの出力端にそれぞれ接続され、加算回路１４ｃ，１４ｄはタイミングメモリ１１ｃに接続されている。また、加算回路１４ｅ，１４ｆはマトリクス回路１２ｂの出力端にそれぞれに接続され、加算回路１４ｇ，１４ｈはマトリクス回路１２ｃの出力端にそれぞれに接続されている。
【００５０】
エッジ信号生成部１５は、８つのエッジ信号生成回路１５ａ〜１５ｈを備えており、スキュー調整部１４から出力されるタイミングデータに基づいてエッジ信号ＥＧ１〜ＥＧ８を生成する。エッジ信号生成回路１５ａ，１５ｂは、タイミングメモリ１１ａ，１１ｂに対応してそれぞれ設けられており、エッジ信号生成回路１５ｃ〜１５ｅはタイミングメモリ１１ｃに対応して設けられている。また、エッジ信号生成回路１５ｆ〜１５ｈは、タイミングメモリ１１ｄ〜１１ｆに対応してそれぞれ設けられている。
【００５１】
検出部１６は、エッジ信号生成回路１５ａ〜１５ｈに対応したエラー検出回路１６ａ〜１６ｈを備える。これらエラー検出回路１６ａ〜１６ｈは、対応するエッジ信号生成回路１５ａ〜１５ｈによるエッジ信号ＥＧ１〜ＥＧ８の発生エラーを検出した場合に、エラー信号ｅ１〜ｅ８をそれぞれ出力する。
【００５２】
タイミング信号生成部１７は、ＲＳフリップフロップ１７ａ，１７ｂ、デマルチプレクサ１７ｃ〜１７ｆ、及びＯＲ（論理和）回路１７ｇ，１７ｈを備えており、エッジ信号ＥＧ１〜ＥＧ８を用いてタイミング信号ＴＳ１〜ＴＳ４を少なくとも１つ生成する。デマルチプレクサ１７ｃ〜１７ｆは、外部から入力されるモード設定信号（図示省略）に応じて、エッジ信号生成回路１５ｅ〜１５ｈから出力されるエッジ信号ＥＧ５〜ＥＧ８を２つの出力端のうちの何れか一方から出力する。
【００５３】
ここで、モード設定信号とは、タイミング信号生成装置２を含めた半導体試験装置の動作モードを設定する信号である。半導体試験装置の動作モードとしては、試験レート内において１つのパルスを発生させるノーマルモード、試験レート内において２つのパルスを発生させるダブルモード、及び試験レート内において３つのパルスを発生させるトリプルモード等がある。
【００５４】
ＯＲ回路１７ｇは、エッジ信号ＥＧ１，ＥＧ３、及び、デマルチプレクサ１７ｃ，１７ｅの一方の出力端から出力されるエッジ信号ＥＧ５，ＥＧ７の論理和を演算してＲＳフリップフロップ１７ａのＳ入力端に出力する。ＯＲ回路１７ｈは、エッジ信号ＥＧ２，ＥＧ４、及び、デマルチプレクサ１７ｄ，１７ｆの一方の出力端から出力されるエッジ信号ＥＧ６，ＥＧ８の論理和を演算してＲＳフリップフロップ１７ａのＲ入力端に出力する。
【００５５】
ＲＳフリップフロップ１７ａは、ＯＲ回路１７ｇの出力に基づいて立ち上がり、ＯＲ回路１７ｈの出力に基づいて立ち下がるタイミング信号ＴＳ１を生成する。ＲＳフリップフロップ１７ｂは、デマルチプレクサ１７ｃの他方の出力端からエッジ信号ＥＧ５が出力された場合に立ち上がり、デマルチプレクサ１７ｄの他方の出力端からエッジ信号ＥＧ６が出力された場合に立ち下がるタイミング信号ＴＳ２を生成する。尚、デマルチプレクサ１７ｅの他方の出力端から出力されるエッジ信号ＥＧ７がタイミング信号ＴＳ３とされ、デマルチプレクサ１７ｆの他方の出力端から出力されるエッジ信号ＥＧ８がタイミング信号ＴＳ４とされる。
【００５６】
変換部１８は、検出部１６に設けられたエラー検出回路１６ａ〜１６ｈから出力されるエラー信号ｅ１〜ｅ８を、パターンデータＰＤ及びフォーマットデータＦＤに応じて変換してエラー信号Ｅ１〜Ｅ６として出力する変換回路１８ｂを備える。図６は、本発明の第２実施形態における変換回路の入出力関係の一例を示す図である。変換回路１８ｂは、入力されるフォーマットデータＦＤ及びパターンデータＰＤの組み合わせに応じて、図６に示す通り、エラー検出回路１６ａ〜１６ｈから出力されるエラー信号ｅ１〜ｅ８をエラー信号Ｅ１〜Ｅ６に変換する。
【００５７】
上記構成におけるタイミング信号生成装置２の基本的な動作は、図１に示すタイミング信号生成装置１と同様である。つまり、生成すべきタイミング信号ＴＳ１〜ＴＳ４に応じてタイミングメモリ１１ａ〜１１ｆから読み出されるタイミングデータがマトリクス回路１２ａ〜１２ｃで入れ替えられ、エッジ信号ＥＧ１〜ＥＧ８の発生エラーを検出するエラー検出回路１６ａ〜１６ｈから出力されるエラー信号ｅ１〜ｅ８がマトリクス回路１２ａ〜１２ｃの入れ替え規則に応じて変換部１８で変換されてエラー信号ＥＧ１〜ＥＧ６として出力される。
【００５８】
このため、タイミングメモリ１１ａ〜１１ｆに記憶されたタイミングデータがマトリクス回路１２ａ〜１２ｃで入れ替えられたか否かに拘わらず、変換回路１８ｂから出力されるエラー信号Ｅ１〜Ｅ６によって、エラーの原因がタイミングメモリ１１ａ〜１１ｆに記憶されたタイミングデータの何れであるのかを判別することができる。このため、エッジ信号ＥＧ１，ＥＧ２の発生エラーの原因を短時間且つ容易に解析することができる。
【００５９】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、エッジ信号生成装置が半導体試験装置に設けられている態様を例に挙げて説明したが、本発明のエッジ信号生成装置は半導体試験装置以外の装置にも設けることが可能である。
【符号の説明】
【００６０】
１，２            タイミング信号生成装置
１１              記憶部
１１ａ〜１１ｆ    タイミングメモリ
１２              入替部
１２ａ〜１２ｃ    マトリクス回路
１３              入替制御部
１５              エッジ信号生成部
１５ａ〜１５ｈ    エッジ信号生成回路
１６              検出部
１６ａ〜１６ｈ    検出回路
１８              変換部
ＥＧ１〜ＥＧ８    エッジ信号
ＦＤ              フォーマットデータ
ＰＤ              パターンデータ
ＴＳ              タイミング信号
ＴＳ１〜ＴＳ４    タイミング信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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