(57)【要約】【課題】回路面積が増大する【解決手段】入力信号を入力する直列接続された複数のリミッティングアンプと、前記入力信号もしくは前記複数のリミッティングアンプの増幅した信号に応じて、それぞれの第１の電流を生成する複数の整流器と、前記第１の電流の第１の総電流に応じて出力電圧信号を生成する第１の抵抗と、前記第１の電流を調整するバイアス電圧信号を出力するバイアス発生回路と、を備え、前記バイアス発生回路は、前記第１の整流器と同様の内部構成を備え、入力する信号に応じてレプリカ電流を生成するレプリカ整流器と、前記レプリカ電流に応じたレプリカ電圧を生成するレプリカ抵抗と、基準電圧と前記レプリカ電圧とを比較し、その比較結果に応じた前記バイアス電圧信号を生成する比較回路と、を有するＲＳＳＩ回路【選択図】図１
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【特許請求の範囲】
【請求項１】
１つのチップ上に形成され、入力信号の信号電力レベルを検出するＲＳＳＩ回路であって、
前記入力信号を入力する、直列接続された複数のリミッティングアンプと、
前記入力信号もしくは前記複数のリミッティングアンプの増幅した信号に応じて、それぞれの第１の電流を生成する複数の整流器と、
前記複数の整流器が生成した第１の電流の総電流である第１の総電流に応じた当該ＲＳＳＩ回路の出力電圧信号を生成する第１の抵抗と、
前記複数の整流器の生成する第１の電流の電流量を調整するバイアス電圧信号を出力するバイアス発生回路と、を備え、
前記バイアス発生回路は、
前記第１の整流器と同様の内部構成を備え、入力する信号に応じてレプリカ電流を生成するレプリカ整流器と、
前記レプリカ整流器が生成した前記レプリカ電流に応じたレプリカ電圧を生成するレプリカ抵抗と、
基準電圧と前記レプリカ電圧とを比較し、その比較結果に応じた前記バイアス電圧信号を生成する比較回路と、を有する
ＲＳＳＩ回路。
【請求項２】
前記バイアス発生回路が、前記レプリカ電流と前記レプリカ抵抗との積が、前記基準電圧と実質的に等しくなるように、前記バイアス電圧信号を生成する
請求項１に記載のＲＳＳＩ回路。
【請求項３】
前記チップ上において、前記第１の抵抗のレイアウトと、前記レプリカ抵抗のレイアウトが、同じレイアウトの抵抗素子により構成される
請求項１もしくは請求項２に記載のＲＳＳＩ回路。
【請求項４】
前記整流器は、前記入力信号もしくはリミッティングアンプの増幅した信号に応じた整流電流を出力する整流部と、前記整流部の出力した整流電流に応じて、出力である第１の電流の電流量が調整される第１の電流源と、を有し、
前記レプリカ整流器は、前記整流器の整流部と同一の構成のレプリカ整流部と、前記レプリカ整流部の出力したレプリカ整流電流に応じて、出力であるレプリカ電流の電流量が調整される第２の電流源と、を有する
請求項１〜請求項３のいずれか１項に記載のＲＳＳＩ回路。
【請求項５】
前記第１の電流源を構成するトランジスタのゲート幅と、前記第２の電流源を構成するトランジスタのゲート幅が異なる
請求項４に記載のＲＳＳＩ回路。
【請求項６】
制御信号に応じて、前記第１の電流源の電流量を切り替えるとともに、その電流量に応じて前記第２の電流源の電流量を切り替える
請求項４に記載のＲＳＳＩ回路。
【請求項７】
前記第１、第２の電流源は、複数の電流源からなり、
前記制御信号に応じて、それら複数の電流源がオン状態となる数が制御されることで出力電流量が切り替えられる
請求項６に記載のＲＳＳＩ回路。
【請求項８】
制御信号に応じて、前記第１の抵抗の抵抗値を切り替えるとともに、その抵抗値に応じて前記レプリカ抵抗の抵抗値を切り替える
請求項４に記載のＲＳＳＩ回路。
【請求項９】
当該ＲＳＳＩ回路の出力電圧信号に応じて、前記制御信号を生成する判定回路を有する
請求項６〜請求項８のいずれか１項に記載のＲＳＳＩ回路。
【請求項１０】
前記レプリカ整流器が入力する信号の信号振幅を調整することで、前記レプリカ整流器が出力する前記レプリカ電流が最大もしくは最小とさせるコモンモード信号発生回路を、更に有する請求項１〜請求項９のいずれか１項に記載のＲＳＳＩ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＳＳＩ（受信信号強度表示）回路に関する。
【背景技術】
【０００２】
非特許文献１に示されるように、一般にＲＳＳＩ（受信信号強度表示）は無線受信信号の電力検出に用いられる。通常、ＲＳＳＩの前段において、無線受信信号はまず低雑音増幅器により信号増幅された後に、ミキサーにより無線周波数からベースバンド周波数へ周波数変換される。また、電力検出信号帯域外の無線受信信号は、同じくＲＳＳＩの前段に設けたフィルタにより除去される。
【０００３】
図３３に、非特許文献１の従来のＲＳＳＩ１の回路構成を示す。図３３に示すように、ＲＳＳＩ１は、リミッティングアンプＬＡＭＰ１１〜ＬＡＭＰ１３と、整流器ＣＯＭ１１〜ＣＯＭ１４と、抵抗Ｒ１１と、バンドギャップリファレンス電流源ＢＧＲ１１とを有する。
【０００４】
リミッティングアンプ（振幅制限増幅器）ＬＡＭＰ１１〜ＬＡＭＰ１３は、ＲＳＳＩ１の入力端子Ｖｉｎと、ノードＮ１３との間に直列に接続される。リミッティングアンプＬＡＭＰ１１〜ＬＡＭＰ１３の出力信号は、それぞれノードＮ１１〜Ｎ１３に出力される。
【０００５】
（全波）整流器ＣＯＭ１１〜ＣＯＭ１４は、それぞれ入力端子Ｖｉｎ、ノードＮ１１〜Ｎ１４に印加される信号の信号振幅に応じた電流Ｉ１〜Ｉ４をノードＮ１４へ出力する。なお、ノードＮ５は、出力端子Ｖｏｕｔと接続される。ここで、便宜上、符号「Ｖｉｎ」「Ｖｏｕｔ」は、それぞれ端子名を示すと同時に、当該ＲＳＳＩ１の入力電圧、出力電圧を示すものとする。
【０００６】
抵抗Ｒ１１は、ノードＮ１４と接地端子ＧＮＤとの間に接続される。抵抗Ｒ１１には、整流器ＣＯＭ１１〜ＣＯＭ１４からの出力された総電流（Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４）が流れる。抵抗Ｒ１１は、この整流器ＣＯＭ１１〜ＣＯＭ１４からの総電流を電圧に変換する電流電圧変換用抵抗である。
【０００７】
このようなＲＳＳＩ１の出力電圧Ｖｏｕｔは、入力電力Ｖｉｎ（入力電圧の二乗）に対して理想的にはログで変化する。つまり、入力電力ｄＢｍに対して、ＲＳＳＩの出力電圧の傾きは一定となる。よって、線形電力検出に比べて、ＲＳＳＩ１は広いダイナミックレンジでの電力検出を可能とする。
【０００８】
但し、このＲＳＳＩ１電力検出の精度は、整流器の（入力電圧に対して出力電流が二乗特性とならない）非理想特性に起因した局所的な変動と、ＰＶＴ（プロセス、電源電圧、温度）ばらつきによる傾きの変動とに起因して劣化する。
【０００９】
前者の変動は、例えば、段数を増やすとともに１段あたりのゲインを低減したリミッティングアンプを用いることで、抑制できる。
【００１０】
一方、後者の変動に関しては、出荷前のテストや組み込んだテスト回路によってＲＳＳＩ１入出力特性の傾きの情報を得ることで、変動の影響を除去できる。具体的には、テスト結果により、入力電力に対する出力電圧の関係を記憶するルックアップテーブルを書き換えてやればよい。しかし、テストコストやテスト回路の面積・電力・時間オーバーヘッドが増える問題がある。このため、ＲＳＳＩ１には高いＰＶＴばらつき特性、つまり、入出力特性が一定の傾きとなることが要求される。このため、従来、ＰＶＴばらつき時にゲイン変動の小さいリミッティングアンプ、出力電流変動の小さい整流器、抵抗値の変動が小さいオフチップ抵抗を用いる。
【００１１】
このようなリミッティングアンプは、例えば、同じ素子の比によりゲインが決定されるような回路構成により実現できる。また、整流器は、バンドギャップレファレンス電流源を基準電流源として用いることで実現できる。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】C.-C. et al., "A 15mW 280MHz 80dB gain CMOS limiting/logarithmic amplifier with active cascade gain-enhancement," in Proc. of European Solid-State Circuits Conference, pp. 311-314, Sept. 2002.
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、非特許文献１に開示されたＲＳＳＩ１には問題がある。その問題点は、Ｒ１１に高精度の（ばらつきの少ない）オフチップ抵抗を必要とすることである。このようなオフチップ抵抗は、部品費用や実装面積を増加させる問題が発生する。
【００１４】
一方、オフチップ抵抗を使用せず、Ｒ１１にＲＳＳＩ１が形成されるＬＳＩ上のオンチップ抵抗を利用した場合、プロセス変動によりばらつきが大きく発生する。このため、ＲＳＳＩの入出力特性の傾きが大きく変動する。この他、ヒューズ等を用いたトリミングにより設計後にオンチップ抵抗のばらつきを補正することは可能であるものの、前述したように、テスト調整のコスト等の問題が発生する。
【００１５】
本発明の目的は、トリミングなしのオンチップ抵抗を用いていながら、プロセスばらつき等による入出力特性の変動が少ない（つまり、ばらつき耐性の高い）ＲＳＳＩ回路を提供することである。
【課題を解決するための手段】
【００１６】
本発明は、１つのチップ上に形成され、入力信号の信号電力レベルを検出するＲＳＳＩ回路であって、前記入力信号を入力する、直列接続された複数のリミッティングアンプと、入力する前記入力信号もしくは前記複数のリミッティングアンプの増幅した信号に応じて、それぞれの第１の電流を生成する複数の整流器と、前記複数の整流器が生成した第１の電流の総電流である第１の総電流に応じた当該ＲＳＳＩ回路の出力電圧信号を生成する第１の抵抗と、前記複数の整流器の生成する第１の電流の電流量を調整するバイアス電圧信号を出力するバイアス発生回路と、を備え、前記バイアス発生回路は、前記第１の整流器と同様の内部構成を備え、入力する信号に応じてレプリカ電流を生成するレプリカ整流器と、前記レプリカ整流器が生成した前記レプリカ電流に応じたレプリカ電圧を生成するレプリカ抵抗と、基準電圧と前記レプリカ電圧とを比較し、その比較結果に応じた前記バイアス電圧信号を生成する比較回路と、を有するＲＳＳＩ回路である。
【発明の効果】
【００１７】
本発明は、オンチップ抵抗を用いながら、製造ばらつき条件下の入出力特性の変動を低減することができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１にかかるＲＳＳＩ回路の構成である。
【図２】実施の形態１にかかるリミッティングアンプの構成である。
【図３】実施の形態１にかかる本体の全波整流器の構成である。
【図４】実施の形態１にかかる全波整流器の入出力特性のグラフである。
【図５】実施の形態１にかかるレプリカバイアス発生回路の構成である。
【図６】実施の形態１にかかるレプリカ全波整流器の構成である。
【図７】実施の形態１にかかるレプリカ抵抗の構成である。
【図８】実施の形態１にかかる基準電圧生成回路の構成である。
【図９】実施の形態１にかかる基準電圧生成回路の構成である。
【図１０】従来のＲＳＳＩ回路の入出力特性のグラフである。
【図１１】実施の形態１にかかるレプリカ全波整流器の入出力特性のグラフである。
【図１２】実施の形態１にかかるＲＳＳＩ回路の入出力特性のグラフである。
【図１３】従来のＲＳＳＩ回路の入出力特性のグラフ（シミュレーション結果）である。
【図１４】実施の形態１にかかるＲＳＳＩ回路の入出力特性のグラフ（シミュレーション結果）である。
【図１５】実施の形態２にかかるＲＳＳＩ回路の構成である。
【図１６】実施の形態２にかかるレプリカバイアス発生回路の構成である。
【図１７】実施の形態２にかかるコモンモード信号発生回路の構成である。
【図１８】実施の形態２にかかるレプリカ全波整流器の入出力特性のグラフである。
【図１９】実施の形態２にかかるＲＳＳＩ回路の入出力特性のグラフである。
【図２０】実施の形態２にかかるＲＳＳＩ回路の入出力特性のグラフである。
【図２１】実施の形態３にかかるＲＳＳＩ回路の構成である。
【図２２】実施の形態３にかかるレプリカバイアス発生回路の構成である。
【図２３】実施の形態３にかかる本体の全波整流器の構成である。
【図２４】実施の形態３にかかるレプリカ全波整流器の構成である。
【図２５】実施の形態３にかかるレプリカ全波整流器の入出力特性のグラフである。
【図２６】実施の形態３にかかるＲＳＳＩ回路の入出力特性のグラフである。
【図２７】実施の形態４にかかるＲＳＳＩ回路の構成である。
【図２８】実施の形態４にかかるレプリカバイアス発生回路の構成である。
【図２９】実施の形態４にかかるレプリカ抵抗の構成である。
【図３０】実施の形態４にかかるＲＳＳＩ回路の入出力特性のグラフである。
【図３１】実施の形態５にかかるＲＳＳＩ回路の構成である。
【図３２】実施の形態５にかかるＲＳＳＩ回路の動作フローチャートである。
【図３３】従来のＲＳＳＩ回路の構成である。
【発明を実施するための形態】
【００１９】
発明の実施の形態１
【００２０】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を１チップ化した半導体集積回路（ＬＳＩ）のＲＳＳＩに適用したものである。図１に本実施の形態にかかるＲＳＳＩ１００のブロック構成を示す。
【００２１】
図１に示すように、ＲＳＳＩ１００は、複数のリミッティングアンプＬＡＭＰ１０１〜ＬＡＭＰ１０ｍと、複数の全波整流器ＣＯＭ１０１〜ＣＯＭ１０ｎと、オンチップ抵抗Ｒ１０１と、レプリカバイアス発生回路１１０と、基準電圧生成回路１２０とを有する。
【００２２】
リミッティングアンプＬＡＭＰ１０１〜ＬＡＭＰ１０ｍ（ｍは正の整数）は、ノードＮ１０１とノードＮ１０ｎ（ｎはｎ＝ｍ＋１）との間に直列接続される。なお、ノードＮ１０１は、当該ＲＳＳＩ１００の入力端子ＶＩＮでもある。また、便宜上、符号「ＶＩＮ」は、当該ＲＳＳＩ１００の入力端子名を示すと同時に、入力電圧（入力信号）を示すものとする。
【００２３】
リミッティングアンプＬＡＭＰ１０１〜ＬＡＭＰ１０ｍの出力信号は、それぞれノードＮ１０２〜Ｎ１０ｎに出力される。また、リミッティングアンプ１段あたりのゲインをＧ（ｄＢ）とする場合、ＲＳＳＩ１００の電力検出範囲（ダイナミックレンジ）はｍ×Ｇ（ｄＢ）となる。一般に、同じダイナミックレンジを得るときに、１段あたりのゲインＧを小さくする、つまり、リミッティングアンプの段数ｍを多くすると電力検出精度が改善する。
【００２４】
また、図１では図面簡略化のため省略しているが、リミッティングアンプ間は差動接続（０°と１８０°信号を用いる）することが好ましい。これは、非差動接続の場合（単相信号を用いる場合）に比べて、雑音等の外乱への耐性が強くなることと、信号振幅を２倍にできることとの理由からである。特に、最近の微細なデジタルＣＭＯＳプロセスを用いてＲＳＳＩを設計する場合、混載するデジタル回路のスイッチング雑音の問題や、電源電圧の低下による信号振幅低減の問題が顕著となるため、差動接続がより好ましい。
【００２５】
一方で、差動回路内のトランジスタ対のしきい値ずれによるＤＣオフセットは、プロセス微細化とともに増加する傾向にあるため、ＤＣオフセットキャンセル回路を設けたほうが良い。ＤＣオフセットキャンセルの方法には、リミッティングアンプ段間でＡＣ結合する方法や、ＤＣオフセット成分を差動回路内のトランジスタ対へフィードバックして除去する方法などがある。
【００２６】
図２に、リミッティングアンプＬＡＭＰ１０１〜ＬＡＭＰ１０ｍの具体的な回路例を示す。なお、リミッティングアンプＬＡＭＰ１０１〜ＬＡＭＰ１０ｍは同様の構成であるため、リミッティングアンプＬＡＭＰ１０１を代表例として、図２に示す。
【００２７】
図２に示すように、リミッティングアンプＬＡＭＰ１０１は、ＮＭＯＳトランジスタＭＮ１１１Ａ、ＭＮ１１１Ｂと、抵抗Ｒ１１１Ａ、Ｒ１１１Ｂと、定電流源ＣＣ１１１Ａ、ＣＣ１１１Ｂと、抵抗Ｒ１１２と、差動入力端子ＩＮ＿Ｐ、ＩＮ＿Ｎと、差動出力端子ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎとを有する。なお、差動入力端子ＩＮ＿Ｐ、ＩＮ＿Ｎには、それぞれ差動入力信号ＩＮ＿Ｐ、ＩＮ＿Ｎが入力されるものとする。
【００２８】
抵抗Ｒ１１１Ａは、電源端子ＶＤＤと出力端子ＯＵＴ＿Ｎとの間に接続される。ＮＭＯＳトランジスタＭＮ１１１Ａは、ドレインが出力端子ＯＵＴ＿Ｎ、ソースがノードＮ１１１Ａに接続される。また、ゲートに差動入力信号ＩＮ＿Ｐが入力される。定電流源ＣＣ１１１Ａは、ノードＮ１１１Ａと接地端子ＧＮＤとの間に接続される。
【００２９】
抵抗Ｒ１１１Ｂは、電源端子ＶＤＤと出力端子ＯＵＴ＿Ｐとの間に接続される。ＮＭＯＳトランジスタＭＮ１１１Ｂは、ドレインが出力端子ＯＵＴ＿Ｐ、ソースがノードＮ１１１Ｂに接続される。また、ゲートに差動入力信号ＩＮ＿Ｎが入力される。定電流源ＣＣ１１１Ｂは、ノードＮ１１１Ｂと接地端子ＧＮＤとの間に接続される。
【００３０】
抵抗Ｒ１１２は、ノードＮ１１１ＡとＮ１１１Ｂとの間に接続される。また、抵抗Ｒ１１１Ａ、Ｒ１１１Ｂの抵抗値をＲ１１１とし、抵抗Ｒ１１２の抵抗値をＲ１１２とすると、リミッティングアンプＬＡＭＰ１０１のゲインＧは、簡単にはＲ１１１／Ｒ１１２としてあらわせる。よって、抵抗Ｒ１１１Ａ、Ｒ１１１ＢもしくはＲ１１２の抵抗値を可変することで、リミッティングアンプのゲインＧを変えられる。但し、高周波電流が流れるＲ１１１Ａ、Ｒ１１１Ｂを可変とするのではなく、低周波電流が流れるＲ１１２を可変したほうが、設計が容易となる利点がある。この回路のゲインはＲ１１１／Ｒ１１２の抵抗比だけで決定されるため、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）ばらつき（以後、ＰＶＴばらつきと称す）耐性が高い。
【００３１】
全波整流器ＣＯＭ１０１〜ＣＯＭ１０ｎそれぞれ入力信号であるノードＮ１０１〜Ｎ１０ｎに印加される信号の信号振幅に応じて電流Ｉ１〜ＩｎをノードＮ１１０へ出力する。なお、ノードＮ１１０は、当該ＲＳＳＩ１００の出力端子ＶＲＳＳＩでもある。また、便宜上、符号「ＶＲＳＳＩ」は、当該ＲＳＳＩ１００の出力端子名を示すと同時に、出力電圧を示すものとする。
【００３２】
ここで、全波整流器ＣＯＭ１０１〜ＣＯＭ１０ｎに、それぞれ差動信号が入力される場合、全波整流器は信号差の絶対値に応じて電流を出力する。例えば、差動信号の信号差の絶対値が小さいときには電流を多く、逆に信号差の絶対値が大きいときには電流を少なく出力する（図４参照）。もちろん、これとは逆の特性になるよう設計しても良い。このとき、ＲＳＳＩ１００の入力電力ＶＩＮに対して出力電圧ＶＲＳＳＩが線形の関係になるようにするには、それぞれの全波整流器の入力電圧の２乗に対して出力電流が比例するように設計することが望ましい。
【００３３】
図３に全波整流器ＣＯＭ１０１〜ＣＯＭ１０ｎの具体的な回路例を示す。なお、全波整流器ＣＯＭ１０１〜ＣＯＭ１０ｎは同様の構成であるため、全波整流器ＣＯＭ１０１を代表例として、図３に示す。図３に示すように、全波整流器ＣＯＭ１０１は、ＰＭＯＳトランジスタＭＰ１２１〜ＭＰ１２４と、ＮＭＯＳトランジスタＭＮ１２１〜ＭＮ１２６と、差動入力端子ＩＮ＿Ｐ、ＩＮ＿Ｎと、出力端子ＯＵＴとを有する。
【００３４】
ＰＭＯＳトランジスタＭＰ１２１は、ソースが電源端子ＶＤＤ、ドレインとゲートがノードＮ１２１に接続される。ＰＭＯＳトランジスタＭＰ１２２は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１２２、ゲートがノードＮ１２１に接続される。ＰＭＯＳトランジスタＭＰ１２３は、ソースが電源端子ＶＤＤ、ドレインとゲートがノードＮ１２２に接続される。ＰＭＯＳトランジスタＭＰ１２４は、ソースが電源端子ＶＤＤ、ドレインが出力端子ＯＵＴ、ゲートがノードＮ１２２に接続される。
【００３５】
ＮＭＯＳトランジスタＭＮ１２１は、ドレインがノードＮ１２１、ソースがノードＮ１２３、ゲートが差動入力端子ＩＮ＿Ｐに接続される。ＮＭＯＳトランジスタＭＮ１２２は、ドレインがノードＮ１２２、ソースがノードＮ１２４、ゲートが差動入力端子ＩＮ＿Ｐに接続される。
【００３６】
ＮＭＯＳトランジスタＭＮ１２３は、ドレインがノードＮ１２１、ソースがノードＮ１２４、ゲートが差動入力端子ＩＮ＿Ｎに接続される。ＮＭＯＳトランジスタＭＮ１２４は、ドレインがノードＮ１２２、ソースがノードＮ１２３、ゲートが差動入力端子ＩＮ＿Ｎに接続される。
【００３７】
ＮＭＯＳトランジスタＭＮ１２５は、ドレインがノードＮ１２３、ソースが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ１２６は、ドレインがノードＮ１２４、ソースが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ１２５、ＭＮ１２６のゲートには、後述するバイアス電圧信号ＶＢＲが印加される。このＮＭＯＳトランジスタＭＮ１２５、ＭＮ１２６は、バイアス電圧信号ＶＢＲに応じた定電流を出力する電流源となる。
【００３８】
なお、ＰＭＯＳトランジスタＭＰ１２１〜ＭＰ１２３と、ＮＭＯＳトランジスタＭＮ１２１〜ＭＮ１２６とで、整流部を構成するものとする。また、ＰＭＯＳトランジスタＭＰ１２３のドレイン電流を整流電流と称す。
【００３９】
上記構成からもわかるように、ＰＭＯＳトランジスタＭＰ１２４は、ＭＰ１２３とカレントミラー接続されている。よって、ＰＭＯＳトランジスタＭＰ１２３に流れる電流に応じて、ＰＭＯＳトランジスタＭＰ１２４にドレイン電流が流れる。このＰＭＯＳトランジスタＭＰ１２４のドレイン電流が、全波整流器ＣＯＭ１０１の出力電流（電流Ｉ１）となる。この出力電流は、先述したバイアス電圧信号ＶＢＲによりテール電流源（ＮＭＯＳトランジスタＭＮ１２５、ＭＮ１２６）を制御することで可変となる。本回路は、所定の入力電圧範囲において、先述したように入力電圧の２乗に比例した電流を出力する。但し、この所定の入力電圧範囲外では、入力電圧の２乗に比例した電流とはならない。このため、ＲＳＳＩ１００の電力検出精度が劣化する可能性がある。
【００４０】
図４に、図３の全波整流器の具体的な入出力特性の例を示す。全波整流器の入力電圧Ｖの絶対値が小さいほど出力電流Ｉは大きく、Ｖが０でＩは最大となる。また、Ｖがある一定以上に大きい場合、Ｉは０となる。
【００４１】
ここで、全波整流器ＣＯＭ１０１〜ＣＯＭ１０ｎは、それぞれ１Ｖの入力電圧に対する出力電流が同一の「Ｉ」であるとする。また、ノードＮ１０１〜Ｎ１０ｎのそれぞれの電圧、つまり全波整流器ＣＯＭ１０１〜ＣＯＭ１０ｎのそれぞれの入力電圧をＶ１〜Ｖｎとすると、全波整流器の出力電流はＩｎ＝Ｉ×Ｖｎ（ｎ＝１、２、・・・）で表される。よって、オンチップ抵抗Ｒ１０１の電圧降下により、ノードＮ１１０に発生する電圧、つまり出力電圧ＶＲＳＳＩは、以下の式で表される。
【数１】
2012009925.tif 000003
【００４２】
ここで、リミッティングアンプＬＡＭＰ１０ｍの出力電圧であるＶｎは、入力電圧をＶＩＮとすると、以下の式で表される。なお、Ｖ０は、はリミッティングアンプにより制限される出力振幅である。よって、Ｖｎは必ずＶ０より大きくはならない。
【数２】
2012009925.tif 000004
【００４３】
但し、実際の出力電圧ＶＲＳＳＩには、入力周波数起因の交流成分が含まれる。これにより、後段回路でのＲＳＳＩ１００からの出力値の読み取り値が、時間で変動してしまう。このため、通常、抵抗に並列に容量を付加したローパスフィルタにより、この交流成分を除去する。
【００４４】
レプリカバイアス発生回路１１０は、基準電圧生成回路１２０からの基準電圧信号が入力され、全波整流器の制御バイアス信号ＶＢＲを生成する。図５にレプリカバイアス発生回路１１０の具体的な回路例を示す。図５に示すように、レプリカバイアス発生回路１１０は、レプリカ全波整流器ＣＯＭＲＥＰと、レプリカ抵抗ＲＲＥＰと、オペアンプＯＰとを有する。レプリカ全波整流器ＣＯＭＲＥＰとレプリカ抵抗ＲＲＥＰとにより、本体（全波整流器ＣＯＭ１０１〜ＣＯＭ１０ｎと、オンチップ抵抗Ｒ１０１）の模擬回路を構成する。
【００４５】
レプリカ全波整流器ＣＯＭＲＥＰは、所定の入力電圧Ｖｂに対してレプリカ電流ＩＲＥＰを出力する。レプリカ抵抗ＲＲＥＰは、レプリカ電流ＩＲＥＰをレプリカ電圧信号ＶＲＥＰに変換する電流電圧変換抵抗である。オペアンプＯＰは、レプリカ電圧信号ＶＲＥＰと、基準電圧信号ＶＲＥＦとを比較する。本回路は、レプリカ電圧信号ＶＲＥＰが次式を満足するように、バイアス電圧信号ＶＢＲを発生する。
【数３】
2012009925.tif 000005
【００４６】
オペアンプＯＰは、非反転入力端子に基準電圧信号ＶＲＥＦを入力し、反転入力端子にノードＮ１３１に印加されるレプリカ電圧信号ＶＲＥＰを入力する。そして、非反転入力端子、反転入力端子に入力される信号に応じて、バイアス電圧信号ＶＢＲを出力する。
【００４７】
レプリカ全波整流器ＣＯＭＲＥＰは、図３に示した全波整流器（以後、本体の全波整流器と称す）と、出力トランジスタ以下外は、同様の構成を有する。図６にレプリカ全波整流器ＣＯＭＲＥＰの回路構成を示す。図６に示すように、レプリカ全波整流器ＣＯＭＲＥＰは、ＰＭＯＳトランジスタＭＰ１２１〜ＭＰ１２３、ＭＰ１３４と、ＮＭＯＳトランジスタＭＮ１２１〜ＭＮ１２６と、差動入力端子ＩＮ＿Ｐ、ＩＮ＿Ｎと、出力端子ＯＵＴとを有する。
【００４８】
上述したように、レプリカ全波整流器ＣＯＭＲＥＰは、出力トランジスタであるＰＭＯＳトランジスタＭＰ１３４以外は、図３に示した本体の全波整流器と同様であり、その部分の説明は省略する。ＰＭＯＳトランジスタＭＰ１３４は、ソースが電源端子ＶＤＤ、ドレインが出力端子ＯＵＴ、ゲートがノードＮ１２２に接続される。なお、本体の全波整流器の整流部に相当する部分をレプリカ整流部と称し、ＰＭＯＳトランジスタＭＰ１２３のドレイン電流をレプリカ整流電流と称すものとする。
【００４９】
ここで、本体の全波整流器の出力電流Ｉを１倍と定義する。そして、全波整流器ＣＯＭ１０１〜ＣＯＭ１０ｎの数がｎ個である場合、レプリカ全波整流器ＣＯＭＲＥＰの出力トランジスタであるＰＭＯＳトランジスタＭＰ１３４のゲート幅をα×ｎ倍（α：正の任意の数）とする。このことで、全波整流器ＣＯＭ１０１〜ＣＯＭ１０ｎのそれぞれの出力電流に対し、レプリカ全波整流器ＣＯＭＲＥＰはα×ｎ倍の出力電流ＩＲＥＰを出力する。
【００５０】
例えば、図６のＰＭＯＳトランジスタＭＰ１３４のゲート幅と、本体の全波整流器のＰＭＯＳトランジスタＭＰ１２４のゲート幅とがフィンガーゲート幅の整数比の関係になるように設計する。つまり、ＰＭＯＳトランジスタＭＰ１３４のゲート幅が、α×ｎ×（図３のＰＭＯＳトランジスタＭＰ１２４のフィンガー数）＝整数となるように設計する。この場合、ＰＭＯＳトランジスタＭＰ１３４もＭＰ１２４も同じフィンガーゲート幅でレイアウト配置できるためプロセスばらつき耐性が良好となる。
【００５１】
この一つのレプリカ全波整流器ＣＯＭＲＥＰによって、入力信号振幅が全てＶｂに等しいｎコのα倍の全波整流器を模擬できる。これは、次式のように表される。
【数４】
2012009925.tif 000006
【００５２】
以上のように、レプリカ全波整流器ＣＯＭＲＥＰは、上記電流ＩＲＥＰをノードＮ１３１に出力する。この出力電流ＩＲＥＰは、オペアンプＯＰからのバイアス電圧信号ＶＢＲによりテール電流源（ＮＭＯＳトランジスタＭＮ１２５、ＭＮ１２６）を制御することで、全波整流器ＣＯＭ１０１〜ＣＯＭ１０ｎと同様、可変となる。なお、全波整流器ＣＯＭ１０１〜ＣＯＭ１０ｎと同様に、レプリカ全波整流器ＣＯＭＲＥＰを複数の全波整流器で構成することもできる。これにより入力信号振幅Ｖが異なるような整流器も模擬できる。但し、回路面積が増大するデメリットがある。
【００５３】
レプリカ抵抗ＲＲＥＰは、ノードＮ１３１と接地端子ＧＮＤとの間に接続される。このため、電流ＩＲＥＰがレプリカ抵抗ＲＲＥＰに流れることによる電圧降下によって、ノードＮ１３１に電圧信号ＶＲＥＰが生成される。図７（ａ）、図７（ｂ）に、レプリカ抵抗ＲＲＥＰの具体的な回路例を示す。抵抗Ｒ１０１（抵抗値をＲとする）と同様の抵抗素子を用いて、β倍の関係（ＲＲＥＰ＝β×Ｒ）になるようにレプリカ抵抗ＲＲＥＰを構成する（βは整数あるいは、整数の逆数）。これは、抵抗Ｒ１０１とレプリカ抵抗ＲＲＥＰの抵抗素子の構成が異なると、プロセスばらつき条件時に、抵抗比が異なってしまうことを避けるためである。
【００５４】
さらに良好な抵抗比を得るためには、同じ寸法の抵抗素子を、向きを揃えながら並列接続本数を変えることで、抵抗Ｒ１０１とレプリカ抵抗ＲＲＥＰとを設計レイアウトすることが望ましい。これにより、オンチップ上のＬＳＩ作成時の素子の寸法誤差による抵抗比ずれを小さくすることができる。
【００５５】
図８に、基準電圧生成回路１２０の具体的な第１の回路例を示す。本例の基準電圧生成回路１２０は、ＮＭＯＳトランジスタＭＮ１４１〜ＭＮ１４３を有する。ＮＭＯＳトランジスタＭＮ１４１〜ＭＮ１４３は、それぞれダイオード接続され、電源端子ＶＤＤと接地端子ＧＮＤとの間に縦積み接続される。また、ＮＭＯＳトランジスタＭＮ１４１〜ＭＮ１４３は、同じトランジスタサイズで設計されている。このような構成とすることで、電源電圧ＶＤＤを抵抗分割した基準電圧ＶＲＥＦを生成することができる。例えば、ＮＭＯＳトランジスタＭＮ１４２とＭＮ１４３との接続ノードの電圧を基準電圧ＶＲＥＦとして取り出すとき、プロセス・温度によらず、ＶＲＥＦを電源電圧ＶＤＤの１／３とすることができる。但し、本回路のＶＲＥＦは、電源電圧ＶＤＤの電圧変動により変動する。なお、縦積みするトランジスタの数を増やしてもよい。
【００５６】
図９に、基準電圧生成回路１２０の具体的な第２の回路例を示す。本例の基準電圧生成回路１２０は、ＰＭＯＳトランジスタＭＰ１５１〜ＭＰ１５３と、ＮＭＯＳトランジスタＭＮ１５１、ＭＮ１５２と、抵抗Ｒ１５１、Ｒ１５２と、バイポーラトランジスタＴｒ１５１〜Ｔｒ１５３とを有する。本例の回路は、バイポーラトランジスタのバンドギャップを利用するとともに、入れ子に接続したＭＯＳトランジスタのカレントミラーを構成することで、ＰＶＴのばらつき耐性が高い。ばらつきによらず一定の基準電圧を発生する。但し、一般に、この基準信号源は低電圧化が難しいデメリットがある。なお、この基準電圧生成回路１２０の構成は、公知のオペアンプレスのＢＧＲ回路であるため、動作等の説明は省略する。
【００５７】
次に、本発明の動作について図面を参照して詳細に説明する。まず、図１０に、抵抗Ｒ１１がオンチップ抵抗で構成されている場合の、プロセスばらつき条件下での図３３の従来ＲＳＳＩ１の具体的な入出力特性の例を示す。但し、各プロセスばらつき条件において、入力電圧ＶＩＮの二乗（＝ＶＩＮ２）、つまり電力のログに対して、理想的に出力電圧ＶＲＳＳＩが線形となるものとする。
【００５８】
図１０のＣＣ、ＦＦ、ＳＳはそれぞれ、ＭＯＳ、抵抗のプロセス条件が、中心水準、高速水準、低速水準にあることを示す。具体的には、ＣＣを基準に、ＦＦではＭＯＳトランジスタのオン電流大かつ低抵抗値、ＳＳではオン電流小かつ高抵抗値となる。ここで、全波整流器は、ＰＶＴばらつきによらず一定の電流を流す。つまり、図４の全波整流器の入出力特性を例に説明すると、出力電流Iが変動しないことになる。しかし、オンチップ抵抗である抵抗Ｒ１１の抵抗値は、プロセスばらつき条件（ＣＣ、ＦＦ、ＳＳ）において変動する。よって、図１０に示すように、入力電圧の２乗、つまり入力電力ＶＩＮ２のログに対する出力電圧ＶＲＳＳＩの傾きも、プロセスばらつき条件において変動する抵抗Ｒ１１の抵抗値に比例して大きくなる。
【００５９】
ここで、図１１に、本実施の形態１のレプリカバイアス発生回路１１０の動作例のグラフを示す。また、図１２に、ＲＳＳＩ１００の第１の具体的な動作例のグラフを示す。レプリカ全波整流器ＣＯＭＲＥＰにＶｂが入力されている場合、レプリカバイアス発生回路１１０は、本体の全波整流器のα×ｎ倍の電流を出力する。また、レプリカ抵抗ＲＲＥＰの抵抗値はβ×Rであるとすると、レプリカ抵抗端、つまり、ノードＮ１３１に表れる電圧ＶＲＥＰは、本体の抵抗Ｒ１０１と、全波整流器の電流I×(Ｖｂ)との積を含む次式で表される。
【数５】
2012009925.tif 000007
【００６０】
上式のα、β、ｎはＰＶＴばらつきによらない定数であり、ＶＲＥＦもＰＶＴばらつきによらず一定であるとすると、レプリカバイアス回路１１０はこの積が一定になるような、バイアス電圧信号ＶＢＲを発生する。
【００６１】
具体的には、プロセスばらつきにより本体の抵抗Ｒ１０１及びレプリカ抵抗ＲＲＥＰの抵抗値Ｒが標準より大きくなった場合、これを打ち消すようにバイアス電圧信号ＶＢＲが変化し、電流I×(Ｖｂ)は減少する。逆に、Ｒが標準より小さくなった場合、これを打ち消すようにバイアス電圧信号ＶＢＲが変化し、電流I×(Ｖｂ)は増加する。そして、このバイアス電圧信号ＶＢＲは、本体の全波整流器の出力電流も同様に変化させる。
【００６２】
従って、図１２に示すように、オンチップ抵抗のＰＶＴばらつきによらず、ＲＳＳＩ１００の入出力特性の傾きは、n×Ｉ×（Ｖｂ）の入力換算電力「ＶＩＮ２（Ｖｂ）」とＶＲＥＦとから一定に決まる。なお、この傾きは、上記ＶＩＮ２（Ｖｂ）と出力電圧ＶＲＳＩが０Ｖとなる入力電圧点（図中Ａの点）から算定可能である。
【００６３】
図１３に、図３３の従来のＲＳＳＩ１のばらつき条件下での入出力特性を具体的にシミュレーションした結果例を示す（環境温度２７℃）。また、図１４に、本実施の形態１のＲＳＳＩ１００のばらつき条件下での入出力特性を具体的にシミュレーションした結果例を示す。なお、図１３、図１４で考慮したばらつき条件は、プロセスばらつきＳＳ（トランジスタＯＮ電流：小、抵抗：大）とＦＦ（トランジスタＯＮ電流：大、抵抗：小）とである。なお、横軸が入力電力ＰＩＮ、縦軸が出力電圧ＶＲＳＳＩである。図１３、図１４を比較してわかるように、オンチップ抵抗を使用しているにもかかわらず、従来例のＲＳＳＩ１に比べ本実施の形態１のＲＳＳＩ１００は、プロセスばらつきによる出力信号の変動を大幅に削減することが可能である。
【００６４】
よって、本実施の形態１のＲＳＳＩ１００は、高精度のオフチップ抵抗を使用しなくてもよいため、部品費用や実装面積を増加させる問題が発生しない。また、半導体集積回路チップ上のオンチップ抵抗を利用しても、ヒューズ等を用いたトリミングにより設計後にオンチップ抵抗のばらつきを補正する必要がなくなり、テスト調整の時間やコスト等が増加する問題も生じることがない。以上のように、本実施の形態１のＲＳＳＩ１００は、従来の技術で発生した様々な問題を解決できる効果を得ることができる。
【００６５】
発明の実施の形態２
【００６６】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２も、実施の形態１と同様、本発明を１チップ化した半導体集積回路のＲＳＳＩに適用したものである。図１５に本実施の形態２にかかるＲＳＳＩ２００のブロック構成を示す。
【００６７】
図１５に示すように、ＲＳＳＩ２００は、複数のリミッティングアンプＬＡＭＰ１０１〜ＬＡＭＰ１０ｍと、複数の全波整流器ＣＯＭ１０１〜ＣＯＭ１０ｎと、オンチップ抵抗Ｒ１０１と、レプリカバイアス発生回路１１０と、基準電圧生成回路１２０と、コモンモード（同相）信号発生回路２３０とを有する。なお、図１５に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。本実施の形態２は、コモンモード（同相）信号発生回路２３０を新たに備える点が実施の形態１と異なる。また、レプリカバイアス発生回路１１０が、そのコモンモード（同相）信号発生回路２３０が出力する出力信号（コモンモード信号）ＶＣＮを入力する点が実施の形態１と異なる。それ以外は、実施の形態１と同様なため、同様の部分の説明は省略する。
【００６８】
コモンモード（同相）信号発生回路２３０は、レプリカバイアス発生回路１１０に出力信号（以下、コモンモード信号ＶＣＮと称す）を出力し、そのＶＣＮに応じたＶＢＲをレプリカバイアス発生回路１１０が出力するよう制御する。
【００６９】
図１６に、本実施の形態２のレプリカバイアス発生回路１１０の具体的な回路例を示す。但し、実施の形態１と異なるのは、レプリカ全波整流器ＣＯＭＲＥＰがコモンモード（同相）信号発生回路２３０からのコモンモード信号ＶＣＮを入力する点である。それ以外は、実施の形態１と同様なため、同様の部分の説明は省略する。
【００７０】
図１７に、コモンモード（同相）信号発生回路２３０の具体的な回路例を示す。図１７に示すように、コモンモード（同相）信号発生回路２３０は、リミッティングアンプＬＡＭＰ２３１を有する。リミッティングアンプＬＡＭＰ２３１は、入出力端子が短絡されることで、コモンモード信号ＶＣＮを出力する。このコモンモード信号ＶＣＮは、先述したＤＣオフセットキャンセル用のＡＣ結合のＤＣバイアス信号としても用いることができる。
【００７１】
次に、本発明の動作と効果について図面を参照して詳細に説明する。ここで、上述した実施の形態１において、リミッティングアンプのゲインＧが１（つまり０dＢ）である場合には、ＶＩＮ＝Ｖｂとなることから、n×Ｉ×（Ｖｂ）の入力換算電力ＶＩＮ２（Ｖｂ）は容易に求めることができた。
【００７２】
しかし、この他の場合、つまり、リミッティングアンプのゲインＧが１でない場合、入力換算電力が未知となるため、傾きの値をシミュレーション前にあらかじめ見積もることが難しい。そこで、本実施の形態２では、入力換算電力を既知であるn×Ｉ×（Ｖｂ）に設定することで、傾きの値の設定を容易にできる。以下、この点について説明する。
【００７３】
ここで、図１８に、本実施の形態２のレプリカバイアス発生回路１１０の動作例のグラフを示す。また、図１９に、ＲＳＳＩ２００の第１の具体的な動作例のグラフを示す。
【００７４】
まず、実施の形態１で先出したα、βを、説明を簡便にするため、α＝１、β＝１とする。レプリカ全波整流器ＣＯＭＲＥＰにコモンモード信号ＶＣＮを入力することは、図１８に示すように、全入力信号振幅Ｖｂが０（Ｖｂ＝０）であることを意味する。よって、全波整流器は電流の最大値を出力する。このような状態は、図１９に示すように、ＲＳＳＩ２００の入力電力がない場合、つまり、入力電力ＶＩＮ２（０）（＝ＶＭＩＮ２）を模擬していることと等しく、ＲＳＳＩ２００の出力最大値を模擬していることと等価である。このようなＲＳＳＩ２００の最大電流を模擬したレプリカ全波整流器ＣＯＭＲＥＰにより、ＲＳＳＩ出力最大値の点で傾きを決定することができる。但し、本例では、β＝１なのでレプリカ抵抗ＲＲＥＰの抵抗値は、本体の抵抗Ｒ１０１と同様である（ＲＲＥＰ＝Ｒ）。
【００７５】
更に、図２０に、ＲＳＳＩ２００の第２の具体的な動作例のグラフを示す。図１９がＲＳＳＩ２００の最大値により傾きを決定する例であるのに対して、本例は中間値により傾きを決定する例である。この例でも、やはり、入力換算電力を既知とするため、レプリカ全波整流器ＣＯＭＲＥＰにはコモンモード信号ＶＣＮを入力する。中間値の電力ＶＭＩＤ２が入力されているときのＲＳＳＩ電流ＩＲＥＰは、理想的には上記ＶＭＩＮ２入力時の半分であるはずである。つまり、α＝１／２に設定する必要がある。
【００７６】
しかし、必ずレプリカ全波整流器ＣＯＭＲＥＰの出力電流源トランジスタがｎ／２×（整流器のフィンガー数）＝整数を満たすとは限らない。もし非整数となった場合、前述したようにばらつき耐性が劣化してしまう。よって、αのかわりにβ＝１／２にする。つまり、これは、レプリカ抵抗ＲＲＥＰを、本体の抵抗Ｒ１０１と同様の抵抗素子が２つ並列に接続する構成となるようにすればよい（ＲＲＥＰ＝Ｒ／２）。このことにより、ばらつき耐性の劣化の問題を抑制することが可能である。このようなＲＳＳＩ２００の最大電流を模擬したレプリカ全波整流器ＣＯＭＲＥＰにより、ＲＳＳＩ出力最大値以外の点で傾きを決定することができる。
【００７７】
発明の実施の形態３
【００７８】
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３も、実施の形態２と同様、本発明を１チップ化した半導体集積回路のＲＳＳＩに適用したものである。図２１に本実施の形態３にかかるＲＳＳＩ３００のブロック構成を示す。
【００７９】
図２１に示すように、ＲＳＳＩ３００は、複数のリミッティングアンプＬＡＭＰ１０１〜ＬＡＭＰ１０ｍと、複数の電流可変型の全波整流器ＣＯＭ３０１〜ＣＯＭ３０ｎと、オンチップ抵抗Ｒ１０１と、レプリカバイアス発生回路３１０と、基準電圧生成回路１２０と、コモンモード（同相）信号発生回路２３０とを有する。なお、図２１に示された符号のうち、図１５と同じ符号を付した構成は、図１５と同じか又は類似の構成を示している。本実施の形態３は、レプリカバイアス発生回路３１０および電流可変型の全波整流器ＣＯＭ３０１〜ＣＯＭ３０ｎの出力特性が制御信号ＣＮＴＬ１に応じて、可変できる点が、実施の形態２と異なる。なお、この制御信号ＣＮＴＬ１は、アナログ信号でもデジタル信号どちらでも構わない。
【００８０】
図２２に、レプリカバイアス発生回路３１０の具体的な回路例を示す。図２２に示すように、レプリカバイアス発生回路３１０は、電流可変型のレプリカ全波整流器ＣＯＭＶＲＥＰと、レプリカ抵抗ＲＲＥＰと、オペアンプＯＰとを有する。電流可変型のレプリカ全波整流器ＣＯＭＶＲＥＰとレプリカ抵抗ＲＲＥＰとにより、本体（電流可変型の全波整流器ＣＯＭ３０１〜ＣＯＭ３０ｎと、オンチップ抵抗Ｒ１０１）の模擬回路を構成する。
【００８１】
ここで、図２３に電流可変型の全波整流器ＣＯＭ３０１〜ＣＯＭ３０ｎの具体的な回路例を示す。なお、電流可変型の全波整流器ＣＯＭ３０１〜ＣＯＭ３０ｎは同様の構成であるため、電流可変型の全波整流器ＣＯＭ３０１を代表例として、図２３に示す。図２３に示すように、電流可変型の全波整流器ＣＯＭ３０１は、ＰＭＯＳトランジスタＭＰ１２１〜ＭＰ１２３、ＭＰ３０１、ＭＰ３０２と、ＮＭＯＳトランジスタＭＮ１２１〜ＭＮ１２６と、差動入力端子ＩＮ＿Ｐ、ＩＮ＿Ｎと、出力端子ＯＵＴと、スイッチＳＷ３０１、ＳＷ３０２とを有する。
【００８２】
なお、図３の全波整流器ＣＯＭ１０１と異なるのは、ＰＭＯＳトランジスタＭＰ１２４が、ＰＭＯＳトランジスタＭＰ３０１、ＭＰ３０２及びスイッチＳＷ３０１、ＳＷ３０２に置き換わった点である。それ以外は、全波整流器ＣＯＭ１０１と同様であるため、説明は省略する。また、制御信号ＣＮＴＬ１はデジタル信号であるとする。後述するが、電流源を構成するＰＭＯＳトランジスタＭＰ３０１、ＭＰ３０２のトランジスタサイズに重み付けすることで、このデジタル制御信号ＣＮＴＬ１はバイナリコードやサーモメータコードにできる。
【００８３】
ＰＭＯＳトランジスタＭＰ３０１は、ソースが電源端子ＶＤＤ、ドレインが出力端子ＯＵＴに接続される。ＰＭＯＳトランジスタＭＰ３０２は、ソースが電源端子ＶＤＤ、ドレインが出力端子ＯＵＴに接続される。
【００８４】
スイッチＳＷ３０１は、デジタル制御信号ＣＮＴＬ１に応じて、ＰＭＯＳトランジスタＭＰ３０１のゲートを電源端子ＶＤＤもしくはノードＮ１２２に接続する。スイッチＳＷ３０２は、デジタル制御信号ＣＮＴＬ１に応じて、ＰＭＯＳトランジスタＭＰ３０２のゲートを電源端子ＶＤＤもしくはノードＮ１２２に接続する。
【００８５】
上記回路構成からもわかるように、ＰＭＯＳトランジスタＭＰ１２３と、ＭＰ３０１、ＭＰ３０２は、それぞれスイッチＳＷ３０１、ＳＷ３０２を経由してカレントミラー接続されている。よって、スイッチＳＷ３０１、ＳＷ３０２により、ＰＭＯＳトランジスタＭＰ３０１、ＭＰ３０２のゲートがノードＮ１２２に接続される場合、ＰＭＯＳトランジスタＭＰ３０１、ＭＰ３０２は、それぞれオン状態となり、ＰＭＯＳトランジスタＭＰ１２３のドレイン電流に応じたミラー電流を流す。なお、この状態では、ＰＭＯＳトランジスタＭＰ３０１、ＭＰ３０２が電流源とみなすことができる。一方、スイッチＳＷ３０１、ＳＷ３０２により、ＰＭＯＳトランジスタＭＰ３０１、ＭＰ３０２のゲートが電源端子ＶＤＤに接続される場合、ＰＭＯＳトランジスタＭＰ３０１、ＭＰ３０２がオフ状態となり、電流を流さない。
【００８６】
また、カレントミラー回路の出力側を構成するＰＭＯＳトランジスタＭＰ３０１、ＭＰ３０２は、それぞれゲートサイズが異なるように設計されている。例えば、ＰＭＯＳトランジスタＭＰ３０２のオン電流が、ＰＭＯＳトランジスタＭＰ３０１の２倍となるようにゲートサイズが設計される。
【００８７】
ＰＭＯＳトランジスタＭＰ３０１、ＭＰ３０２は、デジタル制御信号ＣＮＴＬ１により出力電流をデジタル制御可能である。このことにより、ＰＭＯＳトランジスタＭＰ３０１のオン電流を１倍と定義すると、電流可変型の全波整流器ＣＯＭ３０１は、０、１倍、２倍、３倍のサイズに重み付けされた電流が出力可能である。例えば、デジタル制御信号ＣＮＴＬ１によりＰＭＯＳトランジスタＭＰ３０１だけオンとなる場合、電流可変型の全波整流器ＣＯＭ３０１の出力電流は１倍となる。ＰＭＯＳトランジスタＭＰ３０２だけオンとなる場合、電流可変型の全波整流器ＣＯＭ３０１の出力電流は２倍となる。ＰＭＯＳトランジスタＭＰ３０１、ＭＰ３０２がオンとなる場合、電流可変型の全波整流器ＣＯＭ３０１の出力電流は３倍となる。そして、ＰＭＯＳトランジスタＭＰ３０１、ＭＰ３０１がオフとなる場合、電流可変型の全波整流器ＣＯＭ３０１の出力電流は０となる。
【００８８】
次に、図２４に、電流可変型のレプリカ全波整流器ＣＯＭＶＲＥＰの具体的な回路例を示す。図２４に示すように、電流可変型のレプリカ全波整流器ＣＯＭＶＲＥＰは、ＰＭＯＳトランジスタＭＰ１２１〜ＭＰ１２３、ＭＰ３０３、ＭＰ３０４と、ＮＭＯＳトランジスタＭＮ１２１〜ＭＮ１２６と、差動入力端子ＩＮ＿Ｐ、ＩＮ＿Ｎと、出力端子ＯＵＴと、スイッチＳＷ３０３、ＳＷ３０４とを有する。
【００８９】
なお、図２３の電流可変型の全波整流器ＣＯＭ３０１と異なるのは、ＰＭＯＳトランジスタＭＰ３０１、ＭＰ３０２、スイッチＳＷ３０１、ＳＷ３０２が、それぞれＰＭＯＳトランジスタＭＰ３０３、ＭＰ３０４、スイッチＳＷ３０３、ＳＷ３０４に置き換わった点である。それ以外は、電流可変型の全波整流器ＣＯＭ３０１と同様であるため、説明は省略する。
【００９０】
ＰＭＯＳトランジスタＭＰ３０３は、ソースが電源端子ＶＤＤ、ドレインが出力端子ＯＵＴに接続される。ＰＭＯＳトランジスタＭＰ３０４は、ソースが電源端子ＶＤＤ、ドレインが出力端子ＯＵＴに接続される。
【００９１】
スイッチＳＷ３０３は、デジタル制御信号ＣＮＴＬ１に応じて、ＰＭＯＳトランジスタＭＰ３０３のゲートを電源端子ＶＤＤもしくはノードＮ１２２に接続する。スイッチＳＷ３０４は、デジタル制御信号ＣＮＴＬ１に応じて、ＰＭＯＳトランジスタＭＰ３０４のゲートを電源端子ＶＤＤもしくはノードＮ１２２に接続する。
【００９２】
上記回路構成からもわかるように、ＰＭＯＳトランジスタＭＰ１２３と、ＭＰ３０３、ＭＰ３０４は、それぞれスイッチＳＷ３０３、ＳＷ３０４を経由してカレントミラー接続されている。よって、スイッチＳＷ３０３、ＳＷ３０４により、ＰＭＯＳトランジスタＭＰ３０３、ＭＰ３０４のゲートがノードＮ１２２に接続される場合、ＰＭＯＳトランジスタＭＰ３０３、ＭＰ３０４は、それぞれオン状態となり、ＰＭＯＳトランジスタＭＰ１２３のドレイン電流に応じたミラー電流を流す。なお、この状態では、ＰＭＯＳトランジスタＭＰ３０３、ＭＰ３０４が電流源とみなすことができる。一方、スイッチＳＷ３０３、ＳＷ３０４により、ＰＭＯＳトランジスタＭＰ３０３、ＭＰ３０４のゲートが電源端子ＶＤＤに接続される場合、ＰＭＯＳトランジスタＭＰ３０３、ＭＰ３０４がオフ状態となり、電流を流さない。
【００９３】
また、カレントミラー回路の出力側を構成するＰＭＯＳトランジスタＭＰ３０３、ＭＰ３０４は、それぞれゲートサイズが異なるように設計されている。例えば、ＰＭＯＳトランジスタＭＰ３０３のオン電流が、図２３のＰＭＯＳトランジスタＭＰ３０１のｊ倍、ＰＭＯＳトランジスタＭＰ３０４のオン電流が、図２３のＰＭＯＳトランジスタＭＰ３０１のｋ倍となるようにゲートサイズが設計される。
【００９４】
ＰＭＯＳトランジスタＭＰ３０３、ＭＰ３０４は、デジタル制御信号ＣＮＴＬ１により出力電流をデジタル制御可能である。このことにより、０、ｊ倍、ｋ倍、（ｊ＋ｋ）倍のサイズに重み付けされた電流が出力可能である。例えば、デジタル制御信号ＣＮＴＬ１によりＰＭＯＳトランジスタＭＰ３０３だけオンとなる場合、電流可変型のレプリカ全波整流器ＣＯＭＶＲＥＰの出力電流はｊ倍となる。ＰＭＯＳトランジスタＭＰ３０４だけオンとなる場合、電流可変型のレプリカ全波整流器ＣＯＭＶＲＥＰの出力電流はｋ倍となる。ＰＭＯＳトランジスタＭＰ３０３、ＭＰ３０４がオンとなる場合、電流可変型のレプリカ全波整流器ＣＯＭＶＲＥＰの出力電流は（ｊ＋ｋ）倍となる。そして、ＰＭＯＳトランジスタＭＰ３０３、ＭＰ３０４がオフとなる場合、電流可変型のレプリカ全波整流器ＣＯＭＶＲＥＰの出力電流は０となる。但し、出力電流が本体の全波整流器の総電流に対して整数比となるように、ｊとｋの値を決める。
【００９５】
次に、本発明の動作と効果について図面を参照して詳細に説明する。図２５に、本実施の形態３のレプリカバイアス発生回路３１０の動作例のグラフを示す。また、図２６に、ＲＳＳＩ３００の具体的な動作例のグラフを示す。図２５、図２６に示す例は、本体の電流可変型の全波整流器が２種類のモードで動作する例である。一方は電流可変型の全波整流器の総電流がｊ倍（図中の「×ｊ」）で、他方はｋ倍（図中の「×ｋ」）となるモードである。また、電流可変型のレプリカ全波整流器ＣＯＭＶＲＥＰでは、実施の形態２と同様、コモンモード信号ＶＣＮを入力するとともに、上記各モードに対して、ｊ倍、ｋ倍の出力電流となるように切替える。なお、この例では簡単のため、本体の総電流とレプリカ電流比αが１の場合を考えている。そして、ＲＳＳＩ３００入出力特性の中間点を模擬する場合は、レプリカ抵抗ＲＲＥＰを本体抵抗Ｒ１０１の抵抗値Ｒの１／２にすることで（ＲＲＥＰ＝Ｒ／２）、実施の形態２と同様に傾きを制御できる。以上、図２５、図２６に示すように電流可変型のレプリカ全波整流器ＣＯＭＶＲＥＰの電流量を切替えることで、本体の電流可変型の全波整流器の出力電流源の電流量に伴う傾きの制御が可能である。
【００９６】
発明の実施の形態４
【００９７】
以下、本発明を適用した具体的な実施の形態４について、図面を参照しながら詳細に説明する。この実施の形態４も、実施の形態２と同様、本発明を１チップ化した半導体集積回路のＲＳＳＩに適用したものである。図２７に本実施の形態４にかかるＲＳＳＩ４００のブロック構成を示す。
【００９８】
図２７に示すように、ＲＳＳＩ４００は、複数のリミッティングアンプＬＡＭＰ１０１〜ＬＡＭＰ１０ｍと、複数の全波整流器ＣＯＭ１０１〜ＣＯＭ１０ｎと、抵抗可変型のオンチップ抵抗Ｒ４０１と、レプリカバイアス発生回路４１０と、基準電圧生成回路１２０と、コモンモード（同相）信号発生回路２３０とを有する。なお、図２７に示された符号のうち、図１５と同じ符号を付した構成は、図１５と同じか又は類似の構成を示している。本実施の形態４は、レプリカバイアス発生回路４１０のレプリカ抵抗ＲＲＥＰおよびオンチップ抵抗Ｒ４０１の抵抗値が、制御信号ＣＮＴＬ１に応じて可変となる点が、実施の形態２と異なる。制御信号ＣＮＴＬ１に応じて、可変できる点が異なる。なお、この制御信号ＣＮＴＬ１は、アナログ信号でもデジタル信号どちらでも構わない。
【００９９】
図２８に、レプリカバイアス発生回路４１０の具体的な回路例を示す。図２８に示すように、レプリカバイアス発生回路４１０は、レプリカ全波整流器ＣＯＭＲＥＰと、抵抗可変型のレプリカ抵抗ＲＶＲＥＰと、オペアンプＯＰとを有する。電流可変型のレプリカ全波整流器ＣＯＭＶＲＥＰと抵抗可変型のレプリカ抵抗ＲＶＲＥＰとにより、本体（全波整流器ＣＯＭ３０１〜ＣＯＭ３０ｎと、抵抗可変型のオンチップ抵抗Ｒ４０１）の模擬回路を構成する。なお、図２８に示された符号のうち、図５と同じ符号を付した構成は、図５と同じか又は類似の構成を示している。図５のレプリカバイアス発生回路１１０と異なるのは、抵抗可変型のレプリカ抵抗ＲＶＲＥＰである。それ以外は、レプリカバイアス発生回路１１０と同様であるため、説明は省略する。
【０１００】
図２９に、レプリカ抵抗ＲＶＲＥＰの具体的な回路例を示す。図２９に示すように、レプリカ抵抗ＲＶＲＥＰは、複数のスイッチ群と、各スイッチに直列接続される抵抗素子群で構成される。そして、各直列接続されたスイッチと抵抗素子とがそれぞれ並列接続される。複数のスイッチ群は、制御信号ＣＮＴＬ１でオンとなる数が制御される。つまり、制御信号ＣＮＴＬ１に応じて、レプリカ抵抗ＲＶＲＥＰの抵抗値が決定される。
【０１０１】
なお、本体のオンチップ抵抗Ｒ４０１も図２９と同様の構成とできる。そして、レプリカ抵抗ＲＶＲＥＰの抵抗値が、本体のオンチップ抵抗Ｒ４０１に対して整数比、あるいは整数の逆数比となるように設計する。
【０１０２】
実施の形態２と同様、レプリカ全波整流器４１０にはコモンモード信号ＶＣＮを入力する。このため、図３０に示すように、レプリカ全波整流器ＣＯＭＲＥＰは、最大の電流をＩＲＥＰとして出力する。そして、本体のオンチップ抵抗Ｒ４０１の抵抗値の切替えに対して、レプリカ抵抗ＲＶＲＥＰの抵抗値が整数比、あるいは整数比の逆数比となるように切替える。例えば、本体のオンチップ抵抗Ｒ４０１の抵抗値を実施の形態１のチップオン抵抗Ｒ１０１と同様の抵抗値Ｒとする場合、図３１中の「Ｒ＝×１」で示す傾きとなる。更に、例えば、本体のオンチップ抵抗Ｒ４０１の抵抗値をＲの３倍の抵抗値とする場合、図３１中の「Ｒ＝×３」で示す傾きとなる。なお、ＲＳＳＩ４００の入出力特性の中間点を模擬する場合は、レプリカ抵抗ＲＶＲＥＰを本体のオンチップ抵抗Ｒ４０１の１／２にする。このように、実施の形態３と同様に傾きを制御できる。
【０１０３】
発明の実施の形態５
【０１０４】
以下、本発明を適用した具体的な実施の形態５について、図面を参照しながら詳細に説明する。この実施の形態５も、実施の形態３と同様、本発明を１チップ化した半導体集積回路のＲＳＳＩに適用したものである。図３２に本実施の形態５にかかるＲＳＳＩ５００のブロック構成を示す。図３２に示すように、ＲＳＳＩ５００は、複数のリミッティングアンプＬＡＭＰ１０１〜ＬＡＭＰ１０ｍと、複数の電流可変型の全波整流器ＣＯＭ３０１〜ＣＯＭ３０ｎと、オンチップ抵抗Ｒ１０１と、レプリカバイアス発生回路３１０と、基準電圧生成回路１２０と、コモンモード（同相）信号発生回路２３０と、判定回路５１０とを有する。
【０１０５】
なお、図３２に示された符号のうち、図２１と同じ符号を付した構成は、図２１と同じか又は類似の構成を示している。本実施の形態５は、判定回路５１０を新たに有する点が実施の形態３と異なる。
【０１０６】
判定回路５１０は、ＡＤ変換器５１１と、ＤＳＰ５１２とを有する。ＡＤ変換器５１１は、アナログ電圧信号であるＶＲＳＳＩをデジタル信号へ変換し、出力する。ＤＳＰ５１２は、ＡＤ変換器５１１から入力されるデジタル信号を、デジタル演算処理し、その処理結果を制御信号ＣＮＴＬ１として出力する。この制御信号ＣＮＴＬ１は、実施の形態３で説明したように、本体の電流可変型の全波整流器と、レプリカバイアス発生回路３１０の電流可変型レプリカ全波整流器ＣＯＭＶＲＥＰを制御する。
【０１０７】
なお、本例は、実施の形態３に対して、判定回路５１０を追加した構成となっているが、実施の形態４に対しても適用可能である。この場合、実施の形態４で説明したように、判定回路５１０が出力する制御信号ＣＮＴＬ１は、本体の抵抗Ｒ４０１、レプリカバイアス発生回路４１０のレプリカ抵抗ＲＶＲＥＰの抵抗値を制御する。
【０１０８】
次に、本発明の動作と効果について図面を参照して詳細に説明する。図３２に、本実施の形態５のＲＳＳＩ５００の動作を説明するフローチャートを示す。
【０１０９】
図３２に示すように、まず、本体の電流可変型の全波整流器と、レプリカバイアス発生回路３１０の電流可変型レプリカ全波整流器ＣＯＭＶＲＥＰとが所定の電流値を出力するように、初期設定を行う（Ｓ５０１）。
【０１１０】
次に、入力信号の電力検出を行う（Ｓ５０２）。その検出結果値であるＶＲＳＳＩから、判定回路５１０が検出範囲外にあるかどうかを判断する（Ｓ５０３）。そして、検出範囲外でなければ（Ｓ５０３ＮＯ）、終了する。検出範囲外にある場合は（Ｓ５０３ＹＥＳ）、判定回路５１０は異なる電流値を出力するように、本体の電流可変型の全波整流器と、レプリカバイアス発生回路３１０の電流可変型レプリカ全波整流器ＣＯＭＶＲＥＰの設定を切り替え（Ｓ５０４）、再度電力検出を実施して（Ｓ５０５）終了する。
【０１１１】
全波整流器は、所定の入力電圧範囲において、先述したように入力電圧の２乗に比例した電流を出力する。但し、この所定の入力電圧範囲外では、入力電圧の２乗に比例した電流とはならない。このため、ＲＳＳＩ１００の電力検出精度が劣化する問題がある。しかし、本実施の形態５のＲＳＳＩ５００は、上述したようなフローで動作することで、入力電力に自動的に追従してＲＳＳＩ５００の設定を切替えて電力検出することが可能である。このため、電力検出精度が劣化する問題の発生を防ぐことができる。
【０１１２】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【０１１３】
１００、２００、３００、４００、５００  ＲＳＳＩ
ＬＡＭＰ１０１〜ＬＡＭＰ１０ｍ  リミッティングアンプ
ＣＯＭ１０１〜ＣＯＭ１０ｎ  全波整流器
Ｒ１０１  オンチップ抵抗
１１０、３１０、４１０  レプリカバイアス発生回路
１２０  基準電圧生成回路
ＭＮ１１１Ａ、ＭＮ１１１Ｂ  ＮＭＯＳトランジスタ
Ｒ１１１Ａ、Ｒ１１１Ｂ、Ｒ１１２  抵抗
ＣＣ１１１Ａ、ＣＣ１１１Ｂ  定電流源
ＩＮ＿Ｐ、ＩＮ＿Ｎ  差動入力端子
ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎ  差動出力端子
ＭＰ１２１〜ＭＰ１２４、ＭＰ１３４  ＰＭＯＳトランジスタ
ＭＮ１２１〜ＭＮ１２６  ＮＭＯＳトランジスタ
ＩＮ＿Ｐ、ＩＮ＿Ｎ  差動入力端子
ＯＵＴ  出力端子
ＣＯＭＲＥＰ  レプリカ全波整流器
ＲＲＥＰ  レプリカ抵抗
ＯＰ  オペアンプ
ＭＮ１４１〜ＭＮ１４３  ＮＭＯＳトランジスタ
ＭＰ１５１〜ＭＰ１５３  ＰＭＯＳトランジスタ
ＭＮ１５１、ＭＮ１５２  ＮＭＯＳトランジスタ
Ｒ１５１、Ｒ１５２  抵抗
Ｔｒ１５１〜Ｔｒ１５３  バイポーラトランジスタ
２３０  コモンモード（同相）信号発生回路
ＣＯＭ３０１〜ＣＯＭ３０ｎ  電流可変型の全波整流器
ＣＯＭＶＲＥＰ  電流可変型のレプリカ全波整流器
ＳＷ３０１〜ＳＷ３０４  スイッチ
ＭＰ３０１〜ＭＰ３０４  ＰＭＯＳトランジスタ
Ｒ４０１  抵抗可変型のオンチップ抵抗
ＲＶＲＥＰ  抵抗可変型のレプリカ抵抗
５１０  判定回路
５１１  ＡＤ変換器
５１２  ＤＳＰ
（付記１）１つのチップ上に形成され、入力信号の信号電力レベルを検出するＲＳＳＩ回路であって、前記入力信号を入力する、直列接続された複数のリミッティングアンプと、前記入力信号もしくは前記複数のリミッティングアンプの増幅した信号に応じて、それぞれの第１の電流を生成する複数の整流器と、前記複数の整流器が生成した第１の電流の総電流である第１の総電流に応じた当該ＲＳＳＩ回路の出力電圧信号を生成する第１の抵抗と、前記複数の整流器の生成する第１の電流の電流量を調整するバイアス電圧信号を出力するバイアス発生回路と、を備え、前記バイアス発生回路は、前記第１の整流器と同様の内部構成を備え、入力する信号に応じてレプリカ電流を生成するレプリカ整流器と、前記レプリカ整流器が生成した前記レプリカ電流に応じたレプリカ電圧を生成するレプリカ抵抗と、基準電圧と前記レプリカ電圧とを比較し、その比較結果に応じた前記バイアス電圧信号を生成する比較回路と、を有するＲＳＳＩ回路。
（付記２）前記バイアス発生回路が、前記レプリカ電流と前記レプリカ抵抗との積が、前記基準電圧と実質的に等しくなるように、前記バイアス電圧信号を生成する付記１に記載のＲＳＳＩ回路。
（付記３）前記チップ上において、前記第１の抵抗のレイアウトと、前記レプリカ抵抗のレイアウトが、同じレイアウトの抵抗素子により構成される付記１もしくは付記２に記載のＲＳＳＩ回路。
（付記４）前記整流器は、前記入力信号もしくはリミッティングアンプの増幅した信号に応じた整流電流を出力する整流部と、前記整流部の出力した整流電流に応じて、出力である第１の電流の電流量が調整される第１の電流源と、を有し、前記レプリカ整流器は、前記整流器の整流部と同一の構成のレプリカ整流部と、前記レプリカ整流部の出力したレプリカ整流電流に応じて、出力であるレプリカ電流の電流量が調整される第２の電流源と、を有する付記１〜付記３のいずれか１項に記載のＲＳＳＩ回路。
（付記５）前記第１の電流源を構成するトランジスタのゲート幅と、前記第２の電流源を構成するトランジスタのゲート幅が異なる付記４に記載のＲＳＳＩ回路。
（付記６）制御信号に応じて、前記第１の電流源の電流量を切り替えるとともに、その電流量に応じて前記第２の電流源の電流量を切り替える付記４に記載のＲＳＳＩ回路。
（付記７）前記第１、第２の電流源は、複数の電流源からなり、前記制御信号に応じて、それら複数の電流源がオン状態となる数が制御されることで出力電流量が切り替えられる付記６に記載のＲＳＳＩ回路。
（付記８）制御信号に応じて、前記第１の抵抗の抵抗値を切り替えるとともに、その抵抗値に応じて前記レプリカ抵抗の抵抗値を切り替える付記４に記載のＲＳＳＩ回路。
（付記９）当該ＲＳＳＩ回路の出力電圧信号に応じて、前記制御信号を生成する判定回路を有する付記６〜付記８のいずれか１項に記載のＲＳＳＩ回路。
（付記１０）前記判定回路は、ＡＤ変換器と、デジタル信号処理回路とを有し、前記ＡＤ変換器は、当該ＲＳＳＩ回路の出力電圧信号に応じたデジタル信号を生成し、前記デジタル信号処理回路が、前記デジタル信号に応じて、現在の設定が当該ＲＳＳＩ回路の検出範囲内であるか否かを判定し、その判定結果に応じて前記制御信号を生成する付記９に記載のＲＳＳＩ回路。
（付記１１）前記レプリカ整流器が入力する信号の信号振幅を調整することで、前記レプリカ整流器が出力する前記レプリカ電流が最大もしくは最小とさせるコモンモード信号発生回路を、更に有する付記１〜付記１０のいずれか１項に記載のＲＳＳＩ回路。
（付記１２）前記入力信号及び前記複数のリミッティングアンプの増幅した信号、及び、前記レプリカ整流器が入力する信号は、差動信号であり、前記コモンモード信号発生回路は、前記レプリカ整流器が入力する差動信号を同相とする付記１１に記載のＲＳＳＩ回路。
（付記１３）前記コモンモード信号発生回路は、前記リミッティングアンプと同一の構成の第１のリミッティングアンプを有し、前記第１のリミッティングアンプの入出力信号を短絡した回路により、前記同相の信号を生成する付記１２に記載のＲＳＳＩ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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