(57)【要約】      （修正有）【課題】トレンチゲートＭＯＳＦＥＴのソース抵抗の低減をはかりオン抵抗を低減する。【解決手段】トレンチ上縁部の形状を上に開口するテーパ面Ｔ２とすることで、トレンチの形成ピッチを増大することなく、コンタクト抵抗を低減する。すなわち、トレンチは開口縁でテーパ面を有し、ソース領域とこのテーパ面に充填されるソース電極との接触面がソースコンタクト領域を構成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１導電型の半導体領域からなるドレイン領域と、
前記ドレイン領域上に形成された第２導電型の半導体領域からなるボディ領域と、
前記ボディー領域内に形成された第１導電型の半導体領域からなるソース領域と、
前記ボディー領域内であって前記ソース領域とは異なる領域に形成された第２導電型の高濃度半導体領域からなるボディーコンタクト領域と、
前記ソース領域から前記ボディー領域を貫通して前記ドレイン領域に到達するように、形成されたトレンチと、
前記トレンチ内に形成されたゲート電極と、
前記ソース領域および前記ボディーコンタクト領域に当接するように形成されたソース電極と、
前記ドレイン領域に形成されたドレイン電極とを備えた半導体装置であって、
前記トレンチは開口縁で外方に広がるテーパ面を有し、前記ソース領域と、前記トレンチ内に充填されるソース電極との間がソースコンタクト領域を構成する半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記トレンチは、断面が垂直方向に伸張する垂直面と、前記垂直面の上縁部に形成されたテーパ面とを具備し、
前記テーパ面は、前記ゲート電極上を覆う絶縁膜の周縁から前記ソース領域の上縁まで到達するように形成された半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記半導体装置は、シリコン基板上に形成されたＳｉＭＯＳＦＥＴである半導体装置。
【請求項４】
第１導電型の半導体基板上にエピタキシャル成長により、第１導電型の半導体層を形成する工程と、
前記第１導電型の半導体層の内、ドレイン領域となる第１導電型の半導体領域を残して、第２導電型の不純物を導入し、第２導電型のボディー領域を形成する工程と、
所望のピッチで前記ドレイン領域に到達するようにトレンチを形成する工程と、
前記ドレイン領域上に形成された第２導電型の半導体領域からなるボディー領域内に形成された第１導電型の半導体領域からなるソース領域を形成する工程と、
前記ボディー領域内であって前記ソース領域とは異なる領域に第２導電型の高濃度半導体領域からなるボディーコンタクト領域を形成する工程と、
前記トレンチ内にゲート電極を形成する工程と
前記ゲート電極上を絶縁膜で覆い、前記ソース領域および前記ボディーコンタクト領域に当接するようにソース電極を形成する工程と、
前記ドレイン領域にコンタクトするようにドレイン電極を形成する工程とを含み、
前記トレンチを形成する工程が、第２導電型のボディー領域の形成された前記半導体基板表面に酸化膜を形成し、酸化膜からなるマスクパターンを形成する工程と、
前記マスクパターンをマスクとして、等方性エッチングにより開口部に相当するテーパ面を形成する第１の工程と、
前記異方性エッチングにより垂直面を形成する第２の工程とを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特にトレンチ構造を有する絶縁ゲートトランジスタなどの半導体装置におけるオン抵抗の低減に関する。
【背景技術】
【０００２】
近年、携帯電話をはじめとした電子機器における低消費電力化、高機能化及び高速化に伴って、それに搭載される半導体装置も低消費電力化、高速化が要求されてきている。一般的に電子機器のロードスイッチ及びＤＣ−ＤＣコンバータ等に用いられているトランジスタも、それらに対応するためにオン抵抗の小さなものが要求されている。トランジスタのオン抵抗の低減をはかるためには、個々のデバイスを微細化して、単位面積あたりに配置するトランジスタの密度を大きくすることが、一つの方法としてあげられる。具体的には、トレンチにゲート電極を形成した縦型ＭＯＳＦＥＴにおいて、トランジスタを形成しているトレンチをストライプ状に配置して、トレンチの幅を微細化すると共に、隣接するトレンチ間のピッチを小さくすることでトランジスタ密度を大きくすることが出来る。
【０００３】
Ｔ−ＭＯＳＦＥＴは、トレンチ内にゲート絶縁膜を介して、ゲート電極を埋設することにより、トレンチの側壁をチャネルとして利用するＭＯＳＦＥＴである。
【０００４】
代表的なＮチャネルＴ−ＭＯＳ構造を図７（特許文献１第１図）に示す。Ｎ型（第１導電型）不純物がドープされたＮ+ 型の半導体基板１８００であるシリコン基板上に、エピタキシャル成長法によってエピタキシャル層１８１０が形成され、このエピタキシャル層１８１０は、Ｎ型のドレイン領域１８１１と、このドレイン領域１８１１上に形成されたＰ型のボディー領域１８１２と、ボディー領域１８１２上に形成されたＮ+ 型のソース領域１８１３と、ソース領域１８１３と隣接するように形成され且つボディー領域１８１２よりも不純物濃度が高いＰ+ 型のボディーコンタクト領域１８１４とを構成している。エピタキシャル層１８１０には、ソース領域１８１３及びボディー領域１８１２を貫通し且つドレイン領域１８１１の上部に達するトレンチが設けられ、該トレンチの内部には縦型ゲート電極１８２０が埋め込まれている。縦型ゲート電極１８２０の最上面は、ソース領域１８１３の存在するエピタキシャル層１８１０の表面よりも下に位置するように形成される。また、このトレンチの内部における縦型ゲート電極１８２０の上側には絶縁膜１８３０が充填されている。また、ドレイン領域１８１１及びボディー領域１８１２のそれぞれにおけるトレンチの垂直な壁面となる面と、縦型ゲート電極１８２０との間には、ゲート絶縁膜となる絶縁物質１８４０が介在している。また、エピタキシャル層１８１０の表面上には、ソース領域１８１３及びボディーコンタクト領域１８１４に共通接続される共通電極１８５０が設けられている。
【０００５】
近年、さらなる低オン抵抗化、チップの縮小すなわち高電流密度化の要求にこたえるため、さらなるトレンチピッチの微細化を企図して種々の技術が提案されている。
【０００６】
図８は特許文献２のＴ−ＭＯＳにおけるトレンチピッチ微細化技術の一例である。トレンチピッチを狭くするためにトレンチ幅およびトレンチ間隔の短縮を行っている。図７の構造を持ったままピッチ幅を短縮すればソース領域１８１３およびボディーコンタクト領域１８１４の面積が小さくなる。ゆえに共通電極１８５０としての本体コンタクト電極金属とソース領域１８１３およびボディーコンタクト領域１８１４間のコンタクト抵抗が大きくなり、狙い通りにオン抵抗を下げることは難しい。以上の理由から特許文献２では図８に示すようにトレンチ２１４０上縁部を“丸まった形状”にしている。これにより、トレンチ１本あたりのチャネル長（ゲート電極２１２０の長さ）を長くすることによりトレンチの本数を低減し、トレンチ間隔を増大し、ボディーコンタクトおよびソースコンタクト面積を実効的に大きくすることで微細化に伴うコンタクト抵抗の増加を抑制することができる。この技術を用いて、トレンチピッチをマイクロメートルオーダーからサブミクロンオーダー、具体的には１μｍ以下まで縮小化することが可能であるといわれている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−３２７９２号公報
【特許文献２】特開２００６−１９６８７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、さらなる、素子の微細化に伴い、近年オン抵抗の削減への要望は高まる一方であるが、現状では、エピタキシャル層１８１０の抵抗をコントロールする程度の対応しかできず、さらなるオン抵抗の削減が強く求められている。
このような状況の中で、トレンチの形状は素子特性に大きな影響を与えることになる。特に、トレンチ開口近傍のソースコンタクトにおけるコンタクト抵抗およびソース領域の抵抗は、オン抵抗を増大させる原因となる。
本発明は、前記実情に鑑みてなされたもので、さらなるソース抵抗の低減をはかりオン抵抗を低減することを目的とする。
【課題を解決するための手段】
【０００９】
そこで本発明者らは、種々の実験を重ねた結果、トレンチ上縁部の形状を開口部で拡がるテーパ面とすることで、トレンチの形成ピッチを増大することなく、コンタクト抵抗を低減できることを発見した。
本発明の半導体装置は、第１導電型の半導体領域からなるドレイン領域と、このドレイン領域上に形成された第２導電型の半導体領域からなるボディー領域と、このボディー領域内に形成された第１導電型の半導体領域からなるソース領域と、ボディー領域内であってソース領域とは異なる領域に形成された第２導電型の高濃度半導体領域からなるボディーコンタクト領域と、ソース領域からボディー領域を貫通してドレイン領域に到達するように、形成されたトレンチと、トレンチ内に形成されたゲート電極と、ソース領域およびボディーコンタクト領域に当接するように形成されたソース電極と、ドレイン領域に形成されたドレイン電極とを備え、トレンチは開口縁で外方に広がるテーパ面を形成し、ソース領域とこのトレンチ内に充填されるソース電極との間がソースコンタクト領域を構成することを特徴とする。
【００１０】
また本発明は、上記半導体装置において、トレンチは、断面が垂直方向に伸張する垂直面と、垂直面の上縁部に形成され、開口縁で外方に広がるテーパ面とを具備し、テーパ面は、ゲート電極上を覆う絶縁膜の周縁からソース領域の上縁まで到達するように形成されたことを特徴とする。
【００１１】
また本発明は、上記半導体装置において、シリコン基板上に形成されたＳｉＭＯＳＦＥＴであることを特徴とする。
【００１２】
また本発明は、第１導電型の半導体基板上にエピタキシャル成長により、第１導電型の半導体層を形成する工程と、第１導電型の半導体層の内、ドレイン領域となる第１導電型の半導体領域を残して、第２導電型の不純物を導入し、第２導電型のボディー領域を形成する工程と、所望のピッチで前記ドレイン領域に到達するようにトレンチを形成する工程と、ドレイン領域上に形成された第２導電型の半導体領域からなるボディー領域内に形成された第１導電型の半導体領域からなるソース領域を形成する工程と、ボディー領域内であってソース領域とは異なる領域に第２導電型の高濃度半導体領域からなるボディーコンタクト領域を形成する工程と、トレンチ内にゲート電極を形成する工程と、ゲート電極上を絶縁膜で覆い、ソース領域および前記ボディーコンタクト領域に当接するようにソース電極を形成する工程と、ドレイン領域にコンタクトするようにドレイン電極を形成する工程とを含み、トレンチを形成する工程が、第２導電型のボディー領域の形成された半導体基板表面に酸化膜を形成し、酸化膜からなるマスクパターンを形成する工程と、マスクパターンをマスクとして、等方性エッチングにより開口部に相当するテーパ面を形成する第１の工程と、異方性エッチングにより垂直面を形成する第２の工程とを含むことを特徴とする。
【発明の効果】
【００１３】
以上のように、本発明によれば、ソース領域が開口部に向けて拡がるテーパ面を構成するため、ソース電極との接触面積（ソースコンタクト領域）が、２０％程度も向上し、かつソース領域が縮小された分、ソース電極が増大し、オン抵抗の大幅な低減を図ることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１のＴ―ＭＯＳＦＥＴを示す断面図
【図２】図１の上面図
【図３】本発明の実施の形態１のＴ―ＭＯＳＦＥＴを示す斜視図
【図４】本発明の実施の形態１のＴ―ＭＯＳＦＥＴにおけるトレンチ形状の説明図
【図５】本発明の実施の形態１のＴ―ＭＯＳＦＥＴの製造工程を示す断面図
【図６】本発明の実施の形態１のＴ―ＭＯＳＦＥＴの製造工程を示す断面図
【図７】従来例のＴ―ＭＯＳＦＥＴを示す断面図
【図８】従来例のＴ―ＭＯＳＦＥＴを示す説明図
【発明を実施するための形態】
【００１５】
以下、発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１６】
（実施の形態１）
図１乃至３は本実施の形態１のトレンチが形成されたＴ−ＭＯＳＦＥＴを示す図、図４はトレンチ形状の説明図、図５（ａ）〜（ｄ）および図６（ａ）〜（ｃ）は、本発明にかかる半導体装置の製造方法の概略を示す工程断面図である。図１は断面図、図２は上面図、図３は斜視図であり、図１は図２のＡ−Ａ断面を示す図である。
【００１７】
本実施の形態１のＴ−ＭＯＳＦＥＴは、トレンチＴが開口縁で外方に広がる断面がほぼ直線状のテーパをもつテーパ面Ｔ２を形成し、このテーパ面Ｔ２に充填されるソース電極５０と、テーパ面Ｔ２に沿って形成されたソース電極５０との間がソースコンタクト領域５０ｃを構成することを特徴とする。
【００１８】
すなわち、このＴ−ＭＯＳＦＥＴは、図１に断面図を示すように、Ｎ＋型シリコン基板１０表面に形成されたＮ型エピタキシャル層からなるドレイン領域１１と、このドレイン領域１１上に形成されたＰ型ウェル領域からなるボディー領域１２と、このボディー領域１２内に形成されたＰ型領域からなるソース領域１３と、ボディー領域１２内であってソース領域１３とは異なる領域に形成されたＰ＋型領域からなるボディーコンタクト領域１４と、ソース領域１３からボディー領域１２を貫通してドレイン領域１１に到達するように形成されたトレンチＴと、トレンチＴ内に、ゲート絶縁膜としての酸化シリコン膜４０を介して形成されたポリシリコン層からなるゲート電極２０と、ソース領域１３およびボディーコンタクト領域１４に当接するように形成されたソース電極５０と、ドレイン領域としてのＮ型のシリコン基板１０に形成されたドレイン電極とを有する。
【００１９】
製造に際しては、トレンチＴを形成する工程を酸化シリコン膜３０のマスクパターンを形成し、このマスクパターンを介して２段階エッチングを行い、断面が垂直方向に伸張する垂直面Ｔ１と、垂直面の上縁部に形成されたテーパ面Ｔ２とを具備し、テーパ面Ｔ２は、ゲート電極２０上を覆う絶縁膜の周縁からソース領域の上縁まで到達するように形成される。このトレンチＴは図４に説明図を示すように、上部で、断面が直線となるテーパ面を構成している。つまり中心軸Ｏを中心として、テーパ面の断面に相当する直線Ｌ１ＡＢを回転した回転体の表面積がコンタクト面積Ｓ１ＡＢとなる（図３参照）。一方特許文献２のトレンチＴｗ１は上縁で、断面が上方に拡がるテーパ状の丸まった面を構成している。つまり中心軸Ｏを中心として、上に凸の曲線Ｌ１ＡＢを回転した回転体の表面積がコンタクト面積Ｓ１ＡＢとなる。
Ｌ２ＡＢ上のすべての点が、Ｌ１ＡＢ上の点よりも中心軸Ｏからの距離が大きい。従ってこの中心軸ＯからＬ２ＡＢ上のすべての点までの距離を半径とする回転体の表面積Ｓ２ＡＢは、中心軸ＯからＬ１ＡＢ上のすべての点までの距離を半径とする回転体の表面積Ｓ１ＡＢよりも大きい。
ゆえに
Ｓ２ＡＢ＞Ｓ１ＡＢ
このように、テーパ面を構成するトレンチの場合、コンタクト面積Ｓ２ＡＢが断面が上方に突出する湾曲面の場合のコンタクト面積Ｓ１ＡＢよりも大幅に大きくなることは明らかである。
【００２０】
このことからも、ソース領域とソース電極とのコンタクト面積が、上に凸の丸まった形状を持つ図７のＴ−ＭＯＳＦＥＴに比べ大幅に増大していることがわかる。またソース領域が縮小された分ソース電極が増大していることも明らかである。
【００２１】
このようにして本実施の形態のＴ−ＭＯＳＦＥＴの場合、従来に比べオン抵抗が低減されることがわかる。実際には、本実施の形態のＴ−ＭＯＳＦＥＴの場合、従来に比べコンタクト面積が２０％程度も向上し、かつソース領域が縮小された分、ソース電極が増大し、オン抵抗の大幅な低減を図ることができる。またソース電極形成時の段切れを抑制することができる。さらにまた外観性が向上し、信頼性も向上する。
【００２２】
以下図面とともに、本実施の形態のＴ−ＭＯＳＦＥＴについて説明する。
基本的には、前述した特許文献１のＮチャネルＴ−ＭＯＳＦＥＴと同様であり、図１乃至３に示すように、Ｎ型（第１導電型）不純物がドープされた半導体基板としてのＮ+ 型シリコン基板１０上に、エピタキシャル成長法によってエピタキシャル層Ｅが形成され、このエピタキシャル層Ｅの底部をＮ型のドレイン領域１１とし、このエピタキシャル層Ｅ内に、不純物拡散領域を形成し、このドレイン領域１１上にＰ型のボディー領域１２と、ボディー領域１２の表面上に形成されたＮ+ 型のソース領域１３と、ソース領域１３と隣接するように形成され且つボディー領域１２よりも高濃度となるように同一導電型の不純物濃度を導入して形成されたＰ+ 型のボディーコンタクト領域１４とを構成している。エピタキシャル層Ｅには、ソース領域１３及びボディー領域１２を貫通し且つドレイン領域１１の上部に達するトレンチＴが設けられ、該トレンチＴの内部にはドープトポリシリコンからなる縦型のゲート電極２０が埋め込まれている。この縦型のゲート電極２０の最上面は、ソース領域１３の存在するエピタキシャル層Ｅの表面よりも所定の深さだけ下に位置するように形成される。そして、前記トレンチＴの内部における縦型のゲート電極２０の上側に絶縁膜としての酸化シリコン膜３０が充填されている。また、ドレイン領域１１及びボディー領域１２のそれぞれにおける前記トレンチの垂直な壁面となる面と、縦型のゲート電極２０との間には、ゲート絶縁膜となる酸化シリコン膜４０が介在している。また、エピタキシャル層Ｅの上には、ソース領域１３及びボディーコンタクト領域１４に共通接続される共通電極としてのソース電極５０が設けられている。
【００２３】
次に本発明のＴ−ＭＯＳＦＥＴの製造方法について説明する。
まず、半導体基板としてのＮ+ 型シリコン基板１０上に、エピタキシャル成長法によってエピタキシャル層Ｅを形成し、このエピタキシャル層Ｅの表面に熱酸化により膜厚保７００ｎｍ程度の酸化シリコン層を形成する。そしてＰ型のウェル領域を形成するためのマスクを形成しこのマスクを用いて酸化シリコン層をパターニングし、Ｐ型の不純物をイオン注入し、ボディー領域１２となるＰ型ウェル領域を形成する。
こののち図５（ａ）に示すようにトレンチ形成のためのレジストパターンＲを形成する。
【００２４】
そしてこのレジストパターンＲをマスクとして図５（ｂ）に示すように酸化シリコン膜３０をパターニングする。
さらにこの酸化シリコン膜３０をマスクとして図５（ｃ）に示すようにエッチングガスとして４フッ素炭素（ＣＦ4）＋酸素（Ｏ２）を用い、温度５０〜１００℃、０．５〜２分のドライエッチングにより、テーパ面Ｔ２を持つトレンチを形成する。ここでＯ２に対しＣＦ4は１〜５倍とした。
こののち図５（ｄ）に示すようにエッチングガスとしてフッ素系ガス＋Ａｒ＋酸素を用い、温度５０〜１００℃、２〜４分の異方性エッチングにより、垂直面Ｔ１からなる断面をもつトレンチＴを形成する。ここでトレンチＴは垂直面Ｔ１で囲まれた部分の幅が６００ｍｍ、テーパ面の開口幅が８００ｍｍとなるように形成されている。
【００２５】
そして、素子領域および電極を形成するが、ここでは図６（ａ）乃至（ｃ）を参照しつつ、簡略化して説明する。
図６（ａ）に示すようにＮ+ 型シリコン基板１０上に形成されたエピタキシャル層Ｅ内に形成されたトレンチＴの内壁を、熱酸化によって酸化シリコン膜４０を形成した後、図６（ｂ）に示すようにさらにトレンチＴ内および表面に、ゲート電極２０を形成するためのポリシリコン膜を堆積する。そしてこのポリシリコン膜内に所望の濃度となるように不純物を導入する。
【００２６】
このようにして、埋め込み層を形成した後、層間絶縁膜としてＣＶＤ法により酸化シリコン膜３０を形成したのち、バックエッチを行い、トレンチのテーパ面Ｔ２を露出させる。
【００２７】
こののち、図６（ｃ）に示すように、順次Ｎ型不純物を注入しソース領域１３を形成するとともに、Ｐ型不純物を注入しボディーコンタクト領域１４を形成する。
そして、ＣＶＤ法により層間絶縁膜としての酸化シリコン膜３０を形成した後最後にソース電極５０として、アルミニウム層を形成しこれをパターニングする。
【００２８】
以上、図５（ａ）〜図５（ｄ）、図６（ａ）〜図６（ｃ）の一連の手順を踏むことにより、本発明のＴ−ＭＯＳＦＥＴを製造することができる。
【００２９】
なお、前記実施の形態ではシリコンを用いたシリコンＴ−ＭＯＳＦＥＴについて説明したが、ゲート絶縁膜をなくし、ゲート電極をトレンチ内に直接形成したショットキーゲートＦＥＴ、基板をＰ型基板として上記構成をとるようにした、ＩＧＢＴとしたものにも有効である。
【００３０】
また、前記実施の形態ではシリコンを用いたシリコンＴ−ＭＯＳＦＥＴについて説明したが、ＳｉＣを用いたＴ−ＭＯＳＦＥＴについても適用可能である。
【産業上の利用可能性】
【００３１】
本発明における半導体装置の製造方法は、トレンチゲートＭＯＳトランジスタに有効であるが、トレンチゲートＭＯＳトランジスタ以外にも、例としてトレンチゲートのような、微細かつ一様なトレンチパターンが形成され、さらにそのトレンチパターン形成部が半導体デバイスの総面積の主要部分を持つ半導体装置、たとえば絶縁トレンチゲートバイポーラトランジスタ（トレンチＩＧＢＴ）や、それらを具備する半導体装置などに応用することも可能である。
【符号の説明】
【００３２】
１０  半導体基板（Ｎ+ 型のシリコン基板）
Ｅ  エピタキシャル層
１１  Ｎ型ドレイン領域
１２  Ｐ型ボディー領域
１３  ソース領域
１４  ボディーコンタクト領域
２０  ゲート電極
３０  酸化シリコン膜（絶縁膜）
４０  酸化シリコン膜（ゲート絶縁膜）
５０  ソース電極
１８００  半導体基板
１８１１  Ｎ型ドレイン領域
１８１２  Ｐ型ボディー領域
１８１３  ソース領域
１８１４  ボディーコンタクト領域
１８２０  縦型ゲート電極
１８３０  絶縁膜
１８４０  絶縁物質
１８５０  共通電極
２１００  半導体基板
２１１０  半導体層
２１１１  ドレイン領域
２１１２  ボディー領域
２１１３  ソース領域
２１２０  ゲート電極
２１３０  絶縁膜
２１４０  トレンチ
【図１】
2012009671.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2012009671.tif 000007
【図６】
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【図７】
2012009671.tif 000009
【図８】
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