(57)【要約】【課題】半導体素子の汚染と反りを抑制可能な圧接型半導体装置を提供する。【解決手段】半導体基板４と、半導体基板４の表面側に積層された第１エミッタ電極層５１及び第２エミッタ電極層５２と、半導体基板４の裏面側に積層された第１コレクタ電極層６１及び第２コレクタ電極層６２と、を有する半導体素子２を、一対の電極板３，３で加圧保持してなる圧接型半導体装置１であって、第１エミッタ電極層５１及び第２エミッタ電極層５２は、所定のパターン形状にそれぞれ形成され、第１コレクタ電極層６１は、半導体基板４の裏面全体を被覆し、第２コレクタ電極層６２の外周端部６２ａは、一対の電極板３，３による加圧方向Ｔに投影視して第２エミッタ電極層５２の外周端部５２ａと略一致している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子を一対の電極板で加圧保持してなる圧接型半導体装置であって、
前記半導体素子は、半導体基板と、前記半導体基板の表面側に積層された第１表面側電極層と、前記第１表面側電極層に積層された第２表面側電極層と、前記半導体基板の裏面側に積層された第１裏面側電極層と、前記第１裏面側電極層に積層された第２裏面側電極層と、を有し、
前記第１表面側電極層及び前記第２表面側電極層は、所定のパターン形状にそれぞれ形成され、
前記第１裏面側電極層は、前記半導体基板の裏面全体を被覆し、
前記第２裏面側電極層の外周端部は、前記一対の電極板による加圧方向に投影視して前記第２表面側電極層の外周端部と略一致していることを特徴とする圧接型半導体装置。
【請求項２】
前記第２表面側電極層及び前記第２裏面側電極層は、前記第１表面側電極層及び前記第１裏面側電極層よりも硬度が大きいことを特徴とする請求項１に記載の圧接型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を一対の電極板で加圧保持した圧接型半導体装置に関する。
【背景技術】
【０００２】
従来、圧接型半導体装置においては、半導体素子を一対の外部電極板で挟持した状態で、これらを加圧することによって、半導体素子に形成された電極と外部電極とを電気的及び熱的に良好に接続し、順方向の電圧降下値を低くし、かつ、通電時に発生した熱が外部冷却系へと伝わりやすくするように設計されている。このような圧接型半導体装置は、例えば鉄道車両の電動機の電力変換装置としてのパワー半導体素子等に利用されており、今後、電気自動車やハイブリッド車などへの適用が望まれている。図３は従来の圧接型半導体装置の断面図である。
【０００３】
図３に示すように、従来の圧接型半導体装置１００は、Ｓｉなどの半導体材料からなる半導体基板１１１の表面側にエミッタ電極１１２を有するとともに裏面側にコレクタ電極１１３を有する半導体素子１１０を、一対の電極板１２０，１２０で加圧保持して構成されている。
【０００４】
エミッタ電極１１２は、例えば第１エミッタ電極層１１２ａと第２エミッタ電極層１１２ｂとを半導体基板１１１側からこの順に積層して形成されている。また、コレクタ電極１１３は、例えば第１コレクタ電極層１１３ａと第２コレクタ電極層１１３ｂとを半導体基板１１１側からこの順に積層して形成されている。
そして、エミッタ電極１１２は、所定のパターン状に形成されており、例えば、半導体基板１１１の表面１１１ａ側の中央部１１１ｂのみを被覆して外周縁部１１１ｃを被覆していない。これに対して、コレクタ電極１１３は、半導体基板１１１の裏面１１１ｄ全体を均一に被覆している。
半導体基板１１１の外周縁部１１１ｃとエミッタ電極１１２の側部は、ポリイミドなどの合成樹脂材料からなる保護層１１４で被覆されている。
【０００５】
一方、圧接型ではない半導体装置としては、以下に説明する特許文献１に記載のものが知られている。図４は、従来の圧接型ではない半導体装置の断面図である。
図４に示すように、半導体装置２００の半導体素子２１０は、半導体基板２１１の表裏面に同一形状のエミッタ電極２１２とコレクタ電極２１３を有している。
【０００６】
エミッタ電極２１２は、第１エミッタ電極層２１２ａと第２エミッタ電極層２１２ｂとを有している。第１エミッタ電極層２１２ａは半導体基板２１１のエミッタ側の面全体を被覆しており、第２エミッタ電極層２１２ｂは、第１エミッタ電極層２１２ａの中央部分を被覆している。第２エミッタ電極層２１２ｂで覆われていない第１エミッタ電極層２１２ａの外周縁部は保護層２１４で被覆されている。
第２エミッタ電極層２１２ｂは、はんだ接合層２１５ａを介してリードフレーム２１６ａに接合されている。
【０００７】
同様に、コレクタ電極２１３は、第１コレクタ電極層２１３ａと第２コレクタ電極層２１３ｂとを有している。第１コレクタ電極層２１３ａは半導体基板２１１のコレクタ側の面全体を被覆しており、第２コレクタ電極層２１３ｂは、第１コレクタ電極層２１３ａの中央部分を被覆している。第２コレクタ電極層２１３ｂで覆われていない第１コレクタ電極層２１３ａの外周縁部は保護層２１４で被覆されている。
第２コレクタ電極層２１３ｂは、はんだ接合層２１５ｂを介してリードフレーム２１６ｂに接合されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１１１１８７号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図３に示すような圧接型半導体装置１００では、半導体素子１１０を一対の電極板１２０，１２０で挟んで加圧すると、コレクタ電極１１３側の加圧領域がエミッタ電極１１２側の加圧領域よりも大きいので、半導体素子１１０にコレクタ電極１１３側が凸となるような曲げモーメントＭが作用して半導体素子１１０が反ってしまうおそれがある。半導体素子１１０に反りが生じると、半導体基板１１１や電極の割れや剥離を招くおそれがある。なお、半導体素子１１０のエミッタ電極１１２の周囲には保護層１１４が設けられているが、保護層１１４は、エミッタ電極１１２よりも硬度が小さいので、加圧力を十分に負担することができない。
【００１０】
一方、図４に示す半導体装置２００では、エミッタ電極２１２とコレクタ電極２１３とを同一形状に構成することにより、両者に生じる応力を等しくして半導体装置２００の反りを押さえることができるが、第２エミッタ電極層２１２ｂ及び第２コレクタ電極層２１３ｂが、はんだ接合層２１５ａ，２１５ｂを介してリードフレーム２１６ａ，２１６ｂにそれぞれ接合されているので、圧接に適した構造とはなっていない。
また、エミッタ電極２１２が所定のパターンに形成されて半導体基板２１１の一部が被覆されていない場合、コレクタ電極２１３をエミッタ電極２１２と同一形状に構成すると、半導体基板２１１のコレクタ電極２１３側の面の一部が露出した状態となり、半導体基板２１１が不純物イオンなどによって汚染されて機能低下を招くおそれがある。
【００１１】
本発明は、これらの問題に鑑みて成されたものであり、半導体素子の汚染と反りを抑制可能な圧接型半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１２】
本発明に係る圧接型半導体装置は、半導体素子を一対の電極板で加圧保持してなる圧接型半導体装置であって、前記半導体素子は、半導体基板と、前記半導体基板の表面側に積層された第１表面側電極層と、前記第１表面側電極層に積層された第２表面側電極層と、前記半導体基板の裏面側に積層された第１裏面側電極層と、前記第１裏面側電極層に積層された第２裏面側電極層と、を有し、前記第１表面側電極層及び前記第２表面側電極層は、所定のパターン形状にそれぞれ形成され、前記第１裏面側電極層は、前記半導体基板の裏面全体を被覆し、前記第２裏面側電極層の外周端部は、前記一対の電極板による加圧方向に投影視して前記第２表面側電極層の外周端部と略一致していることを特徴とする。
【００１３】
かかる構成によれば、前記第２裏面側電極層の外周端部が、前記一対の電極板による加圧方向に投影視して前記第２表面側電極層の外周端部と略一致しているので、半導体素子を一対の電極板で加圧保持すると、半導体素子の表面側と裏面側の加圧領域が等しく（対称に）なる。そのため、半導体素子に作用する曲げ応力が抑制され、半導体素子の反りが抑制される。
また、第１裏面側電極層が半導体基板の裏面全体を被覆しているので、半導体基板の裏面の汚染が抑制される。
【００１４】
また、前記第２表面側電極層及び前記第２裏面側電極層は、前記第１表面側電極層及び前記第１裏面側電極層よりも硬度が大きい構成とするのが好ましい。
【００１５】
かかる構成によれば、第２表面側電極層及び第２裏面側電極層は、前記第１表面側電極層及び前記第１裏面側電極層よりも硬度が大きいので、第２表面側電極層自体及び第２裏面側電極層自体の変形が抑制される。そのため、半導体素子の表面側と裏面側に作用する加圧領域が、第２表面側電極層自体及び第２裏面側電極層自体の変形によって非対称になることが抑制され、半導体素子の反りが一層抑制される。
【発明の効果】
【００１６】
本発明によれば、半導体素子の汚染と反りを抑制可能な圧接型半導体装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本実施形態に係る圧接型半導体装置の概略断面図である。
【図２】本実施形態に係る圧接型半導体装置の製造方法の説明図である。
【図３】従来の圧接型半導体装置の概略断面図である。
【図４】従来の半導体装置の概略断面図である。
【発明を実施するための形態】
【００１８】
本発明の実施形態について、図１を参照して詳細に説明する。説明において、同一の要素には同一の番号を付し、重複する説明は省略する。本実施形態では、半導体基板の一方の面を表面とし、他方の面を裏面として説明する。
【００１９】
図１に示すように、本実施形態に係る圧接型半導体装置１は、半導体素子２を一対の電極板３，３で挟んで加圧保持する構造を呈している。
【００２０】
半導体素子２は、例えば、パワー半導体素子であり、電気自動車やハイブリッド車等の電動機の電力変換装置などに用いられる。
半導体素子２は、半導体基板４と、半導体基板４の表面側に設けられたエミッタ電極５と、半導体基板４の裏面側に設けられたコレクタ電極６と、保護層７と、を有している。なお、半導体素子２は、所定の位置にゲート電極（図示省略）を備えている。
【００２１】
半導体基板４は、例えばＳｉ、ＳｉＣ等の半導体材料からなる薄板状の基板である。
【００２２】
エミッタ電極５は、半導体基板４の表面に積層形成された電極であり、第１エミッタ電極層５１と、第２エミッタ電極層５２と、を有している。
【００２３】
第１エミッタ電極層５１は、半導体基板４の表面に所定のパターン形状で積層形成された層である。本実施形態では、第１エミッタ電極層５１は、半導体基板４の表面の中央部４ａを被覆しており、半導体基板４の表面の外周縁部４ｂを被覆していない。
第１エミッタ電極層５１は、例えば、Ａｌ，ＡｌＳｉ又はＡｌＳｉＣｕなどのアルミニウム系合金による単層構造、あるいは、Ｔｉ／Ａｌ，Ｔｉ／ＡｌＳｉ又はＴｉ／ＡｌＳｉＣｕなどの２層構造で構成されている。第１エミッタ電極層５１は、膜厚が１〜６μｍ程度となるように、例えばスパッタリング又は蒸着等によって形成されている。
【００２４】
第２エミッタ電極層５２は、第１エミッタ電極層５１の上に所定のパターン形状で積層形成された層である。本実施形態では、第２エミッタ電極層５２は、第１エミッタ電極層５１よりも若干狭い範囲に形成されている。
第２エミッタ電極層５２は、例えば、Ｎｉ単層構造、Ｎｉ／Ａｕの２層構造又はＴｉ／Ｎｉ／Ａｕの３層構造などで構成されている。第２エミッタ電極層５２は、Ｎｉ単層構造及びＮｉ／Ａｕの２層構造の場合は、例えば、電解めっき又は無電解めっきによって形成されており、Ｔｉ／Ｎｉ／Ａｕの３層構造の場合は、例えばスパッタリング又は蒸着等によって形成されている。第２エミッタ電極層５２は、めっき膜の場合は１〜６μｍの膜厚に形成され、スパッタリング又は蒸着の場合は０．１〜２μｍの膜厚に形成されている。
【００２５】
コレクタ電極６は、半導体基板４の裏面に積層形成された電極であり、第１コレクタ電極層６１と、第２コレクタ電極層６２と、を有している。
【００２６】
第１コレクタ電極層６１は、半導体基板４の裏面に所定のパターン形状で積層形成された層である。本実施形態では、第１コレクタ電極層６１は、半導体基板４の裏面４ｃ全体を被覆している。
第１コレクタ電極層６１は、例えば、Ａｌ，ＡｌＳｉ又はＡｌＳｉＣｕなどのアルミニウム系合金による単層構造、あるいは、Ｔｉ／Ａｌ，Ｔｉ／ＡｌＳｉ又はＴｉ／ＡｌＳｉＣｕなどの２層構造で構成されている。第１コレクタ電極層６１は、膜厚が１〜６μｍ程度となるように、例えばスパッタリング又は蒸着等によって形成されている。
【００２７】
第２コレクタ電極層６２は、第１コレクタ電極層６１の上（図１では下側）に所定のパターン形状で積層形成された層である。本実施形態では、第２コレクタ電極層６２は、第１コレクタ電極層６１よりも狭い範囲に、第１コレクタ電極層６１と同一の形状に形成されている。
第２コレクタ電極層６２は、例えば、Ｎｉ単層構造、Ｎｉ／Ａｕの２層構造又はＴｉ／Ｎｉ／Ａｕの３層構造などで構成されている。第２コレクタ電極層６２は、Ｎｉ単層構造及びＮｉ／Ａｕの２層構造の場合は、例えば、電解めっき又は無電解めっきによって形成されており、Ｔｉ／Ｎｉ／Ａｕの３層構造の場合は、例えばスパッタリング又は蒸着等によって形成されている。第２コレクタ電極層６２は、めっき膜の場合は１〜６μｍの膜厚に形成され、スパッタリング又は蒸着の場合は０．１〜２μｍの膜厚に形成されている。
【００２８】
保護層７は、例えばポリイミドなどの絶縁性材料からなる層である。保護層７は、半導体基板４の表面の外周縁部４ｂとエミッタ電極５の周囲とを被覆している。保護層７の上面は、第２エミッタ電極層５２の上面に対して面一若しくは若干低い状態に形成されている。
【００２９】
一対の電極板３、３は、半導体素子２を加圧する加圧板として機能するとともに、圧接型半導体装置１の外部電極として機能する部材である。各電極板３は、例えば硬度が大きく形状保持性に優れたＭｏや、熱伝導特性に優れたＣｕなどの金属性材料で構成されている。一方の電極板３は、第２エミッタ電極層５２の表面及び保護層７の表面に当接し、他方の電極板３は、第２コレクタ電極層６２の表面に当接している。
【００３０】
第２コレクタ電極層６２の外周端部６２ａは、後記する一対の電極板３，３による加圧方向Ｔ（図１参照）に投影視して、第２エミッタ電極層５２の外周端部５２ａと略一致するように配置されている。これにより、半導体素子２の表面側と裏面側の加圧領域が等しく（上下対称に）なり、半導体素子２の反りが抑制される。
【００３１】
なお、第２エミッタ電極層５２及び第２コレクタ電極層６２は、第１エミッタ電極層５１及び第１コレクタ電極層６１よりも硬度（例えばビッカース硬度）の大きい素材で形成するのが好ましい。このようにすれば、第２エミッタ電極層５２及び第２コレクタ電極層６２が変形し難くなるので、半導体素子２の反りを一層抑制することができる。
例えば、第１エミッタ電極層５１及び第１コレクタ電極層６１をＡｌ，ＡｌＳｉ，ＡｌＳｉＣｕ，Ｔｉ／Ａｌ，Ｔｉ／ＡｌＳｉ，Ｔｉ／ＡｌＳｉＣｕ等のＡｌを含有する素材（又は層構成）で構成し、第２エミッタ電極層５２及び第２コレクタ電極層６２をＮｉ，Ｎｉ／Ａｕ，Ｔｉ／Ｎｉ／Ａｕ等のＮｉを含有する素材（又は層構成）で構成すれば、前者よりも後者の硬度を大きくすることができる。
【００３２】
ちなみに、エミッタ電極５の周囲には保護層７が形成されているが、保護層７はエミッタ電極５（より詳しくは第２エミッタ電極層５２）よりも硬度が小さく、電極板３によって印加される加圧力をほとんど伝達しないので、半導体素子２の表面側と裏面側の加圧領域を等しくすることができる。
【００３３】
本実施形態に係る圧接型半導体装置１は、基本的に以上のように構成されるものであり、続いて、圧接型半導体装置１の製造方法について説明する。
【００３４】
はじめに、図示は省略するが、公知のスパッタリング法又は蒸着法等によって、半導体基板４の表面の中央部４ａに所定のパターン形状の第１エミッタ電極層５１を形成するとともに、半導体基板４の裏面４ｃ全体に第１コレクタ電極層６１を形成する。
【００３５】
次に、図２（ａ）に示すように、第１エミッタ電極層５１の表面のうち、第２エミッタ電極層５２を形成しない部分と半導体基板４の表面の外周縁部４ｂにレジストＲ１（めっき防止膜）を形成するとともに、第１コレクタ電極層６１の表面のうち、第２コレクタ電極層６２を形成しない部分にレジストＲ２（めっき防止膜）を形成する。
このとき、レジストＲ２の内周面が、電極板３による加圧方向Ｔ（図１参照）に投影視して、レジストＲ１の内周面と一致するように、レジストＲ２を形成する。
【００３６】
そして、図２（ｂ）に示すように、レジストＲ１，Ｒ２が形成された半導体基板４をめっき槽に漬浸させて電解めっき又は無電解めっきを施すことにより、第１エミッタ電極層５１及び第１コレクタ電極層６１の上に、所定のパターン形状の第２エミッタ電極層５２及び第２コレクタ電極層６２をそれぞれ同時に形成する。
【００３７】
なお、半導体基板４の表面側に形成したレジストＲ１は、図１に示す保護層７として機能する。また、半導体基板４の裏面側に形成したレジストＲ２は除去してもよい。
【００３８】
そして、図１に示すように、半導体素子２を一対の電極板３，３で挟んで加圧保持することにより、圧接型半導体装置１が完成する。
【００３９】
以上、本実施形態に係る圧接型半導体装置１によれば、第２コレクタ電極層６２の外周端部６２ａが、一対の電極板３，３による加圧方向Ｔ（図１参照）に投影視して、第２エミッタ電極層５２の外周端部５２ａと略一致するように配置されているので、半導体素子２のエミッタ電極５側とコレクタ電極６側の加圧領域が等しく（上下対称に）なる。そのため、半導体素子２に作用する曲げ応力が抑制され、半導体素子２の反りが抑制される。
【００４０】
また、第１コレクタ電極層６１が半導体基板４の裏面４ｃ全体を被覆しているので、半導体素子２の後工程や実装工程において半導体基板４に不純物イオンが付着することがなく、その後の熱処理工程で半導体基板４に不純物イオンが拡散して機能低下を生じることもない。そのため、半導体基板４の裏面４ｃの汚染を抑制することができる。
【００４１】
また、第２エミッタ電極層５２と第２コレクタ電極層６２とが同一形状に形成されているので、第２コレクタ電極層６２を第１コレクタ電極層６１の全面に形成する場合に比較して、エミッタ側とコレクタ側の膜応力の応力差を小さくすることができる。これにより、半導体素子２の変形を一層抑制することができる。
【００４２】
以上、本発明の実施形態について図面を参照して詳細に説明したが、本発明はこれに限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能である。
【００４３】
本実施形態では、第１エミッタ電極層５１及び第１コレクタ電極層６１の上面にレジストＲ１，Ｒ２を施して、レジストＲ１，Ｒ２が存在しない部分に第２エミッタ電極層５２及び第２コレクタ電極層６２を形成したが、本発明の製造方法はこれに限定されるものではなく、例えば、第１コレクタ電極層６１の表面全体に第２コレクタ電極層６２を形成し、この第２コレクタ電極層６２の上面に第２エミッタ電極層５２と同一形状のレジストを、加圧方向に投影視して互いの外周部が一致するように形成し、レジストで保護した部分以外の第２コレクタ電極層６２をエッチングで除去し、その後レジストを除去することにより、第２エミッタ電極層５２と同一形状の第２コレクタ電極層６２を形成してもよい。
【００４４】
また、本実施形態では、第２コレクタ電極層６２が、第２エミッタ電極層５２と同一のパターン形状に形成されている構成を例にとって説明したが、本発明はこれに限定されるものではなく、第２コレクタ電極層６２の外周端部６２ａが、一対の電極板３，３による加圧方向Ｔに投影視して第２エミッタ電極層５２の外周端部５２ａと略一致している構成であれば、両者のパターン形状が同一でなくてもよい。
【符号の説明】
【００４５】
１      圧接型半導体装置
２      半導体素子
３      電極板
４      半導体基板
５      エミッタ電極
５１    第１エミッタ電極層（第１表面側電極層）
５２    第２エミッタ電極層（第２表面側電極層）
５２ａ  外周端部
６      コレクタ電極
６１    第１コレクタ電極層（第１裏面側電極層）
６２    第２コレクタ電極層（第２裏面側電極層）
６２ａ  外周端部
７      保護層
Ｔ      加圧方向
【図１】
2012244076.tif 000003
【図２】
2012244076.tif 000004
【図３】
2012244076.tif 000005
【図４】
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