(57)【要約】【課題】内蔵メモリの不良救済のための冗長部としてロウアドレスにより指定されるメモリセル列と置き換えられるロウ冗長部と、内蔵メモリの診断を行う自己診断回路を有する半導体記憶装置において、連続したサイクルで発生するロウ置換判定処理の演算速度マージンを改善する。【解決手段】置換判定単位の区切りを示すアドレス検知信号をロウアドレスの下位ビットに基づいて生成するアドレス切替検知回路と、アドレス検知信号が非アクティブの時にアクティブになるまで全体比較結果信号（自己診断回路による比較結果出力）を保持する不良情報保持回路とを備え、置換ロウアドレスの重複判定処理を置換判定単位内でアドレス検知信号がアクティブの期間でのみ行うようにする。それにより、連続したサイクルで発生する置換ロウアドレスの重複判定処理を置換判定単位の間隔に分散させることが可能になり、ロウ置換判定処理の演算速度マージンが改善される。【選択図】図１
2012243345.tif 000002
【特許請求の範囲】
【請求項１】
内蔵メモリの不良救済のための冗長部として、ロウアドレスによりアドレス指定されるメモリセル列と置き換えられる冗長メモリセル群であるロウ冗長部を有する半導体記憶装置において、
内蔵メモリの診断を行い、診断結果を全体比較結果信号として出力する自己診断回路と、
前記ロウ冗長部へ置換するか否かを判定する単位である置換判定単位の区切りを示すアドレス検知信号を前記ロウアドレスの下位ｍｒビット（但し、ｍｒは自然数）に基づいて生成するアドレス切替検知回路と、
前記アドレス検知信号がアクティブの時には前記全体比較結果信号を不良情報信号として出力し、前記アドレス検知信号が非アクティブの時にはアクティブになるまで前記全体比較結果信号をラッチする不良情報保持回路と、
前記不良情報信号がアクティブとなる前記ロウアドレスと、既に置き換えが確定している置換ロウアドレスが、前記下位ｍｒビット以外のビットで一致するか否かを検出するロウアドレス重複判定回路と、
前記ロウアドレスをラッチする置換アドレス情報保持回路と、
を備え、
前記置換アドレス情報保持回路は、前記ロウアドレス重複判定回路において一致を検出しない場合に、前記不良情報信号がアクティブとなる前記ロウアドレスをラッチし、
前記置換アドレス情報保持回路にラッチされた検出順に、前記ロウ冗長部から１つの前記冗長メモリセル群を予め設定された順序に基づいて選択することを特徴とする半導体記憶装置。
【請求項２】
前記アドレス切替検知回路は、前記ロウアドレスの下位ｍｒビットと、カラムアドレスの下位ｍｃビット（但し、ｍｃは自然数）に基づいて前記アドレス検知信号を生成することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記アドレス検知信号は前記置換判定単位の最終サイクルにアクティブになり、前記置換判定単位の最終サイクルにおいて前記ロウアドレス重複判定回路による判定を行うことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
ＩＯ単位のメモリセル群と置き換えられる冗長メモリセル群であるＩＯ冗長部をさらに備え、
前記自己診断回路は、ＩＯ毎の診断結果をＩＯ毎比較結果信号として出力し、
前記不良情報保持回路は、前記アドレス検知信号がアクティブの時には前記ＩＯ毎比較結果信号を不良情報信号として出力し、前記アドレス検知信号が非アクティブの時にはアクティブになるまで前記ＩＯ毎比較結果信号をラッチし、
前記ＩＯ毎不良情報信号に基づいて、前記ＩＯ冗長部から前記冗長メモリセル群を選択することを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記ＩＯ毎不良情報信号を前記ＩＯ毎にカウントするカウンタ回路をさらに備え、
前記カウンタ回路のカウント出力が、所定の値以上である場合に、前記ＩＯ毎不良情報信号を確定することを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。特に、本発明は、半導体記憶装置の不良救済の置換判定回路に関する。
【背景技術】
【０００２】
半導体メモリを混載するＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉp）製品では、不良メモリセルに対し、冗長回路による不良救済が行われている。近年、ＳＯＣ製品では、高速化とメモリの大容量化に伴い、高速動作が可能な冗長回路に対する要求が高まっている。一方、ＳＯＣ製品では、メモリ専用テスタを使用せず、デバイスに内蔵された自己診断回路でメモリ部を試験し、その結果に応じて電気ヒューズを切断することにより不良メモリセルを冗長メモリセルへ置換する方法が行われている。
【０００３】
そのため、ＳＯＣ製品の半導体メモリ部をテストする際には、高速動作する自己診断回路に追随して高速に置換判定を行うことが可能なテスト回路を実現することが課題となっている。
【０００４】
特許文献１には、内蔵メモリの不良救済のための２次元冗長パラメータをロウアドレスと入出力データ（ＩＯ）とし、不良診断を行う自己診断回路と、自己診断回路の診断によって検出されたメモリの不良部を置き換える冗長素子を定める冗長素子配置演算部と、定められた順番に対応して内蔵メモリ中の不良部を書き換えるロウ冗長部とＩＯ冗長部と、を備えた半導体記憶装置が開示されている。ここで、上記の冗長素子配置演算部では、優先軸決定が不良検出順に応じて予め設定された順番で行われ、決定された冗長素子配置情報が保持されるように構成される。
【０００５】
図１５は、特許文献１に記載された半導体記憶装置のブロック図である。図１５の優先軸シーケンサ回路２２において、上記した優先軸決定が行われる。図１７は、優先軸シーケンサ回路２２の内部に配されたロウアドレス重複判定回路４１の構成を示している。ここでは、ロウ冗長部３１における冗長ロウ数が２個の場合が例示されている。ロウアドレス重複判定回路４１には、自己診断回路１０の出力である全体比較結果信号Ｊｕｄｇｅ、既に置換ロウアドレスが確定されている場合にハイレベルとなる冗長ロウ確定信号ＦＩＬＬ＿Ｒ１、ＦＩＬＬ＿Ｒ２、置換ロウアドレスＲｒｏｗ１［ｎ，０］、Ｒｒｏｗ２［ｎ，０］、ロウアドレスＲｏｗ［ｎ，０］が入力される。そして、全体比較結果信号Ｊｕｄｇｅがフェイルを示した場合、そのロウアドレスＲｏｗ［ｎ，０］が既に置換ロウアドレスとして使用されているか否か、すなわち、Ｒｒｏｗ１［ｎ，０］又はＲｒｏｗ２［ｎ，０］と、Ｒｏｗ［ｎ，０］が一致しているか（すなわち重複しているか）否かを判定する。そして、重複なしと判定した場合のみ、全体比較結果信号Ｊｕｄｇｅ２をハイレベルに出力している。このようにして、ロウアドレス重複判定回路４１は、複数の冗長ロウが、同じロウアドレスに対して重複して使用されないようにしている。
【０００６】
ここで、本明細書において、信号に［ｎ１，ｎ２］を付けて記している場合は、第ｎ１ビットから第ｎ２ビットを取り出した信号であることを示している。その取り出された信号のビット幅は（ｎ２−ｎ１＋１）ビットになる。例えば、Ｒｏｗ［ｎ，０］は、信号Ｒｏｗの第ｎビットから第０ビット（最下位ビット）で構成され、ビット幅は（ｎ＋１）ビットである。また、図１５に示すように、［ｎ１，ｎ２］を、［ｎ１：ｎ２］と表記することもある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−３０２４６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下の分析は、本発明により与えられる。しかしながら、特許文献１に記載された従来技術では、不良メモリセルの検出を高速動作で行う場合、メモリセルの不良が連続して発生していると、最初の不良で確定した冗長確定信号ＦＩＬＬ＿Ｒ１、置換ロウアドレスＲｒｏｗ１［ｎ，０］のフィードバックが間に合わずに、２番目の不良データを正しく取得できないという問題がある。
【０００９】
２回目以降のロウ置換判定には前回までに取得した置換アドレス情報（ロウ冗長確定信号と置換ロウアドレス）の参照が必要であるが、置換ロウアドレスと試験中のロウアドレスを逐次比較する際に、次サイクルの全体比較結果信号Ｊｕｄｇｅに対して、ロウ冗長確定信号ＦＩＬＬ＿Ｒ１や置換ロウアドレスＲｒｏｗ１［ｎ，０］のフィードバックが遅延すると、全体比較結果信号Ｊｕｄｇｅ２が不正演算結果となり、置換の必要ないＲｏｗアドレスが重複して取得されてしまう。
【００１０】
一般に、搭載するメモリセル数の増加に伴いスペアメモリセル数も増加するため、ロウアドレスの逐次比較回路（例えば、図１７における一致検出回路５０ａ、５０ｂ等）における論理段数が増加し、遅延量が増大する傾向にあるため、遅延による置換ロウアドレスの重複が問題となっている。従って、高速化、大容量化する半導体メモリにおいて、メモリセルの不良が連続して発生した場合においても、上記した遅延による不正演算が起きないように、ロウ置換判定の動作速度マージンを改善することが望まれている。
【課題を解決するための手段】
【００１１】
本発明の第１の視点による半導体記憶装置は、内蔵メモリの不良救済のための冗長部として、ロウアドレスによりアドレス指定されるメモリセル列と置き換えられる冗長メモリセル群であるロウ冗長部を有する半導体記憶装置において、内蔵メモリの診断を行い、診断結果を全体比較結果信号として出力する自己診断回路と、前記ロウ冗長部へ置換するか否かを判定する単位である置換判定単位の区切りを示すアドレス検知信号を前記ロウアドレスの下位ｍｒビット（但し、ｍｒは自然数）に基づいて生成するアドレス切替検知回路と、前記アドレス検知信号がアクティブの時には前記全体比較結果信号を不良情報信号として出力し、前記アドレス検知信号が非アクティブの時にはアクティブになるまで前記全体比較結果信号をラッチする不良情報保持回路と、前記不良情報信号がアクティブとなる前記ロウアドレスと、既に置き換えが確定している置換ロウアドレスが、前記下位ｍｒビット以外のビットで一致するか否かを検出するロウアドレス重複判定回路と、前記ロウアドレスをラッチする置換アドレス情報保持回路と、を備え、前記置換アドレス情報保持回路は、前記ロウアドレス重複判定回路において一致を検出しない場合に、前記不良情報信号がアクティブとなる前記ロウアドレスをラッチし、前記置換アドレス情報保持回路にラッチされた検出順に、前記ロウ冗長部から１つの前記冗長メモリセル群を予め設定された順序に基づいて選択する。
【発明の効果】
【００１２】
メモリセルの不良が連続サイクルで発生した場合には、自己診断回路の診断結果である全体比較結果信号が連続してフェイル状態となる。ここで、本発明の半導体記憶装置によれば、置換判定単位の区切りを示すアドレス検知信号を生成し、アドレス検知信号が非アクティブの場合にはアクティブになるまで全体比較結果信号をラッチし、アドレス検知信号がアクティブの場合のみ全体比較結果信号を不良情報信号として出力するようにしたから、該不良情報信号が連続してアクティブにならないようにすることが可能になる。これにより、ロウアドレス重複判定回路の演算に間隔を空けることができるため、ロウ置換判定の動作速度マージンを改善することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例１に係る半導体記憶装置の構成を示すブロック図である。
【図２】図１のメモリ部の構成を示すブロック図である。
【図３】図１のアドレス切替検知回路の構成を示すブロック図である。
【図４】図１の不良情報保持回路の構成を示すブロック図である。
【図５】図１のロウ置換演算回路の構成を示すブロック図である。
【図６】図５の置換アドレス情報保持回路の構成を示すブロック図である。
【図７】本発明の実施例１の動作を示すタイミングチャートである。
【図８】本発明の実施例２に係る冗長素子配置演算器の構成を示すブロック図である。
【図９】図８のアドレス切替検知回路の構成を示すブロック図である
【図１０】本発明の実施例２におけるメモリセル部の構成を示すブロック図である。
【図１１】本発明の実施例２の動作を示すタイミングチャートである。
【図１２】本発明の実施例３に係る半導体記憶装置の構成を示すブロック図である。
【図１３】本発明の実施例３におけるメモリ部の構成を示すブロック図である。
【図１４】図１２のカウンタ回路の構成を示すブロック図である。
【図１５】従来の半導体記憶装置の構成を示すブロック図である。
【図１６】図１５の優先軸シーケンサの構成を示すブロック図である。
【図１７】図１６のロウアドレス重複判定回路の構成を示すブロック図である。
【図１８】従来の半導体記憶装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１５】
本発明による第１の実施形態の半導体記憶装置は、内蔵メモリ（図１の３０）の不良救済のための冗長部として、ロウアドレスによりアドレス指定されるメモリセル列と置き換えられる冗長メモリセル群であるロウ冗長部（図２の１５２）を有する半導体記憶装置において、内蔵メモリ（図１の３０）の診断を行い、診断結果を全体比較結果信号（図１のＪｕｄｇｅ）として出力する自己診断回路（図１の１０）と、ロウ冗長部（図２の１５２）へ置換するか否かを判定する単位である置換判定単位（図２の１５６、１５７、図７の４０３、４０４）の区切りを示すアドレス検知信号（図１のＲＥ）をロウアドレスの下位ｍｒビット（図１のＲｏｗ［０］）（但し、ｍｒは自然数；図１のＲｏｗ［０］は、ｍｒ＝１でロウアドレスの最下位ビットである）に基づいて生成するアドレス切替検知回路（図１の２５）と、アドレス検知信号（図１のＲＥ）がアクティブの時には全体比較結果信号（図１のＪｕｄｇｅ）を不良情報信号（図１のＪＧＲ）として出力し、アドレス検知信号（図１のＲＥ）が非アクティブの時にはアクティブになるまで全体比較結果信号（図１のＪｕｄｇｅ）をラッチする不良情報保持回路（図１の２４）と、不良情報信号（図１のＪＧＲ）がアクティブとなるロウアドレス（図１、図５のＲｏｗ［ｎ，１］）と、既に置き換えが確定している置換ロウアドレス（図５、図６のＲｒｏｗ１［ｎ，１］〜Ｒｒｏｗｋ［ｎ，１］のうち、確定しているもの）が、下位ｍｒビット以外のビット（図１の［ｎ，１］、すなわち第ｎビット〜第１ビット）で一致するか否かを検出するロウアドレス重複判定回路（図５の７０）と、ロウアドレス（図１、図５のＲｏｗ［ｎ，１］）をラッチする置換アドレス情報保持回路（図５、図６の７１）と、を備え、置換アドレス情報保持回路（図５、図６の７１）は、ロウアドレス重複判定回路（図５の７０）において一致を検出しない場合に、不良情報信号（図５のＪＧＲ２）がアクティブとなるロウアドレス（図５のＲｏｗ［ｎ，１］）をラッチし、置換アドレス情報保持回路（図５、図６の７１）にラッチされた検出順（図５、図６のＲｒｏｗ１［ｎ，１］→Ｒｒｏｗ２［ｎ，１］→．．．→Ｒｒｏｗｋ［ｎ，１］の順）に、ロウ冗長部（図２の１５２）から１つの冗長メモリセル群を予め設定された順序（図２のＲＥＤ１→ＲＥＤ２→．．．→ＲＥＤｋの順）に基づいて選択する。
【００１６】
以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００１７】
［実施例１の構成］
図１は本発明の実施例１に係る半導体記憶装置の構成を示すブロック図である。図１において、半導体記憶装置は、自己診断回路１０、冗長素子配置演算器２０、内蔵メモリ３０を備える。自己診断回路１０は、図１５に示す従来の半導体記憶装置の自己診断回路１０と同様であり、自己診断制御器１１、アドレス発生器１２、データ発生器１３、比較器１４を備え、データ発生器１３で発生したテストパターンを内蔵メモリ３０に対して発生し、テスト結果を比較器１４で比較する機能を有する。比較器１４は診断結果を全体比較結果信号Ｊｕｄｇｅとして冗長素子配置演算器２０に出力する。ここで、全体比較結果信号Ｊｕｄｇｅは、アドレス発生器１２が出力するアドレスによって選択されるメモリセルに不良セルが含まれているか否かを示す自己診断回路１０の診断結果を示す信号である。全体比較結果信号Ｊｕｄｇｅは、不良セルが含まれている場合には診断結果がフェイル（ｆａｉｌ）であることを示すハイレベルが出力され、不良セルが含まれていない場合には診断結果がパス（ｐａｓｓ）であることを示すローレベルが出力される。
【００１８】
また、冗長素子配置演算器２０は、１次アドレスラッチ回路２１、置換演算回路２６、アドレス切替検知回路２５、不良情報保持回路２４を備える。１次アドレスラッチ回路２１は、アドレス発生器１２から内蔵メモリ３０に出力されるアドレス信号を一旦ラッチし、ロウアドレスの最下位ビット以外のビットＲｏｗ［ｎ，１］を置換演算回路２６に、ロウアドレスの最下位ビットＲｏｗ［０］をアドレス切替検知回路２５に出力する。
【００１９】
置換演算回路２６は、１次アドレスラッチ回路２１が出力するロウアドレスＲｏｗ［ｎ，１］、不良情報保持回路２４が出力する不良情報信号ＪＧＲを入力し、ロウアドレスＲｏｗ［ｎ，１］が既に冗長ロウ置換が確定しているか否かを判定した上で、冗長ロウ置換が確定していない場合に、冗長ロウ置換のためのロウアドレスＲｏｗ［ｎ，１］をラッチすることにより、置換アドレス情報であるロウ冗長確定信号ＦＩＬＬ＿Ｒ１〜ＦＩＬＬ＿Ｒｋ、及び置換ロウアドレスＲｒｏｗ１［ｎ，１］〜Ｒｒｏｗｋ［ｎ，１］を生成し、内蔵メモリ３０内の電気ヒューズ回路３３に出力する。
【００２０】
電気ヒューズ回路３３はロウ冗長確定信号ＦＩＬＬ＿Ｒ１〜ＦＩＬＬ＿Ｒｋ、置換ロウアドレスＲｒｏｗ１［ｎ，１］〜Ｒｒｏｗｋ［ｎ，１］を基に不良救済のための救済情報のプログラミングを行う。そして、電気ヒューズ回路３３はロウ冗長確定信号ＰＦＩＬＬ＿Ｒ１〜ＰＦＩＬＬ＿Ｒｋ、置換ロウアドレスＰＲｒｏｗ１［ｎ，１］〜ＰＲｒｏｗｋ［ｎ，１］をメモリ部３５に供給する。
【００２１】
アドレス切替検知回路２５は、１次アドレスラッチ回路２１が出力するロウアドレスの最下位ビットＲｏｗ［０］を入力し、置換判定単位の区切りを示すアドレス検知信号ＲＥを生成し、不良情報保持回路２４に出力する。ここで、置換判定単位とアドレス検知信号ＲＥについて、図２を参照しながら以下に詳細に説明する。実施例１では、図２に示すように、ワード線２本の単位でメインメモリ部１５１の不良をロウ冗長部１５２に置換している。また、自己診断回路１０によるテストの走行順は、メモリセル（Ｗ０、Ｙ０）→（Ｗ１、Ｙ０）→（Ｗ２、Ｙ０）→（Ｗ３、Ｙ０）→（Ｗ４、Ｙ０）→．．．であり、同じカラム選択線上でワード線番号がインクリメントする方向になっている。ここで、メモリセルの指定は、上記のように（ワード線番号、カラム選択線番号）で記している。このような走行順序のテストで不良セルがあった場合、ワード線２本の単位（ワード線番号が偶数Ｗ２ｉと奇数Ｗ２ｉ＋１からなる単位、但し、ｉ＝０、１、２、．．．）では、不良セルを検出した場合に、ロウ冗長部１５２の同じ置換先セットを参照することになる。そこで、上記したワード線２本の単位を置換判定単位とし、上記した置換判定単位毎に、ロウ冗長部１５２へ置換するか否かの判定が行われる。アドレス検知信号ＲＥは、置換判定単位の区切りを示す信号であり、具体的には、ロウアドレスの最下位ビットＲｏｗ［０］＝１のときにハイレベル（アクティブ）になる。すなわち、アドレス検知信号ＲＥは置換判定単位の最終サイクルにおいてハイレベル（アクティブ）となる信号である。図２において、置換判定単位１５６、１５７を示す。置換判定単位１５６内のメモリセル（Ｗ１、Ｙ０）においてアドレス検知信号ＲＥはハイレベル（アクティブ）になり、置換判定単位１５７内のメモリセル（Ｗ３、Ｙ０）においてアドレス検知信号ＲＥはハイレベル（アクティブ）になる。
【００２２】
また、不良情報保持回路２４は比較器１４が出力する全体比較結果信号Ｊｕｄｇｅ、アドレス切替検知回路２５が出力するアドレス検知信号ＲＥを入力し、保持した不良情報を不良情報信号ＪＧＲとして置換演算回路２６に出力する。
【００２３】
内蔵メモリ３０は、内蔵ＲＡＭであって、メモリセル選択のためのロウアドレスＡＤＤＲ［ｎ，０］、カラムアドレスＡＤＤＣ［１，０］、データ入力端子Ｄｉｎ、データ出力端子Ｄｏｕｔを備え、電気ヒューズ回路３３が出力する置換アドレス情報に従って、不良のメモリセルを置換することにより不良救済する機能を有する。ここで、実施例１では、カラムアドレスＡＤＤＣ［１，０］が２ビットの場合について例示しているが、これに限定されず、任意ビット数のカラムアドレスで構成することができる。
【００２４】
電気ヒューズ回路３３は、置換演算回路２６が出力する置換アドレス情報（ロウ冗長確定信号、置換ロウアドレス）に基づいて、対応する不良を救済して復旧させるために電気ヒューズの切断による救済情報のプログラミングを行う。
【００２５】
図２はメモリ部３５の構成を示すブロック図である。メモリ部３５は、メモリセル部１５０とデコーダ部１６０により構成される。デコーダ部１６０はスペアワードデコーダ１６６、１６７、ロウデコーダ１６２、カラムデコーダ１６３、ＮＯＲ回路１６４、ＡＮＤ回路１６５を備える。
【００２６】
メモリセル部１５０は、通常時に選択されるメインメモリ部１５１と、ロウ置換救済時に選択されるロウ冗長部１５２により構成される。
【００２７】
メインメモリ部１５１は、ワード線Ｗ０〜ＷＮ、及びカラム選択線Ｙ０〜Ｙ３により選択されるメモリセルによって構成される。一方、ロウ冗長部１５２はスペアワード線Ｒ１＿０、Ｒ１＿１、．．．、Ｒｋ＿０、Ｒｋ＿１、及びカラム選択線Ｙ０〜Ｙ３により選択されるメモリセルによって構成される。ここで、ＷＮはロウアドレスＡＤＤＲでデコードされる最大のワード線である。ワード線Ｗ０〜ＷＮ、又はスペアワード線Ｒ１＿０、Ｒ１＿１、．．．、Ｒｋ＿０、Ｒｋ＿１の中のいずれか１本と、カラム選択線Ｙ０〜Ｙ３のいずれか１本で選択された１つのメモリセルに対して、読み出し、書き込みが行われる。ここで、カラム選択線が４本の場合について例示しているが、前述のようにカラムアドレスＡＤＤＣは任意ビットで構成することができ、カラム選択線はそれに対応した本数で構成することができる。
【００２８】
ロウ冗長部１５２は、図２に示すように、スペアワード線２本を１組として置換するためのｋ個の置換先セット（ＲＥＤ１、ＲＥＤ２、．．．、ＲＥＤｋ）に分割して配置される。ここで、ｋをスペア数と定義する。置換先セットＲＥＤ１には２本のスペアワード線Ｒ１＿０、Ｒ１＿１が接続され、置換により選択された際、ロウアドレスＡＤＤＲ［０］＝０であればスペアワード線Ｒ１＿０、ロウアドレスＡＤＤＲ［０］＝１であればスペアワード線Ｒ１＿１が選択される。置換先セットＲＥＤ１〜ＲＥＤｋは、上述のＲＥＤ０と同様の構成となるため説明は省略する。
【００２９】
ロウデコーダ１６２はロウアドレスＡＤＤＲ［ｎ，０］を入力し、ロウデコーダ１６２の出力端子は、ＡＮＤ回路１６５の一方の入力端子に接続される。また、ＡＮＤ回路１６５の他方の入力端子は、ＮＯＲ回路１６４の出力端子と接続される。そして、ＡＮＤ回路１６５の出力端子は、夫々ワード線Ｗ０〜ＷＮと接続される。ここで、ＡＮＤ回路１６５はワード線の数（Ｎ＋１個）だけ存在する。カラムデコーダ１６３はカラムアドレスＡＤＤＣ［１，０］をデコードし、カラムデコーダ１６３の出力は、カラム選択線Ｙ０〜Ｙ３と接続される。
【００３０】
スペアワードデコーダ１６６には、ロウアドレスＡＤＤＲ［ｎ，０］、ロウ冗長確定信号ＰＦＩＬＬ＿Ｒ１、置換ロウアドレスＰＲｒｏｗ１［ｎ，１］が入力され、スペアワード線Ｒ１＿０、Ｒ１＿１に信号を出力する。また、スペアワードデコーダ１６７には、ロウアドレスＡＤＤＲ［ｎ，０］、ロウ冗長確定信号ＰＦＩＬＬ＿Ｒｋ、置換ロウアドレスＰＲｒｏｗｋ［ｎ，１］が入力され、スペアワード線Ｒｋ＿０、Ｒｋ＿１に信号を出力する。ここで、スペアワードデコーダ（１６６、１６７）の台数はスペア数のｋ台である。ＮＯＲ回路１６４は全てのスペアワード線Ｒ１＿０、Ｒ１＿１、．．．、Ｒｋ＿０、Ｒｋ＿１を入力し、ＮＯＲ回路１６４の出力はＡＮＤ回路１６５の一端に接続される。
【００３１】
図３はアドレス切替検知回路２５の構成を示している。アドレス切替検知回路２５はＡＮＤ回路５１、フリップフロップ回路５２、インバータ回路５３で構成される。ロウアドレスの最下位ビットＲｏｗ［０］はＡＮＤ回路５１の一端、及びフリップフロップ回路５２のデータ入力端子Ｄに接続される。イニシャライズ信号ＩＮＩＴはフリップフロップ回路５２のリセット端子Ｒに接続される。クロック信号ＣＬＫはフリップフロップ回路５２のクロック端子に接続される。また、フリップフロップ回路５２の出力端子Ｑはインバータ回路５３を介してＡＮＤ回路５１の他端に接続され、ＡＮＤ回路５１の出力は、アドレス検知信号ＲＥとしてアドレス切替検知回路２５から出力される。尚、図３に示したアドレス切替検知回路２５は一例であり、同じ機能を持つ回路であれば、他の構成による回路を用いてもよい。
【００３２】
次に、図４は不良情報保持回路２４の構成を示している。不良情報保持回路２４はＡＮＤ回路６０、６１、ＯＲ回路６３、インバータ回路６２、フリップフロップ回路６４で構成される。全体比較結果信号ＪｕｄｇｅはＯＲ回路６３の一端に接続される。また、アドレス検知信号ＲＥはインバータ回路６２を介してＡＮＤ回路６０の一端、及びＡＮＤ回路６１の一端に接続される。また、クロック信号ＣＬＫはフリップフロップ回路６４のクロック端子と接続される。また、ＯＲ回路６３の出力はＡＮＤ回路６０の他端、及びＡＮＤ回路６１の他端に接続される。また、ＡＮＤ回路６０の出力は、フリップフロップ回路６４のデータ入力端子Ｄに接続される。また、フリップフロップ回路６４の出力端子ＱはＯＲ回路６３の他端に接続される。また、イニシャライズ信号ＩＮＩＴはフリップフロップ回路６４のリセット端子Ｒに接続される。また、ＡＮＤ回路６１の出力は不良情報信号ＪＧＲとして出力される。
【００３３】
次に、図５は、置換演算回路２６の構成を示すブロック図である。置換演算回路２６は、ロウアドレス重複判定回路７０と置換アドレス情報保持回路７１で構成される。
【００３４】
ロウアドレス重複判定回路７０は、不良情報信号ＪＧＲ、ロウアドレスＲｏｗ［ｎ，１］、及び置換アドレス情報保持回路７１からフィードバックされたロウ冗長確定信号ＦＩＬＬ＿Ｒ１〜ＦＩＬＬ＿Ｒｋ、置換ロウアドレスＲｒｏｗ１［ｎ，１］〜Ｒｒｏｗｋ［ｎ，１］を入力して、不良情報信号ＪＧＲがフェイルを示すロウアドレスが既に置換ロウアドレスとして確定しているか否かを判定する。具体的には、置換ロウアドレスＲｒｏｗ１［ｎ，１］〜Ｒｒｏｗｋ［ｎ，１］とロウアドレスＲｏｗ［ｎ，１］が一致しているか否か、すなわち、Ｒｒｏｗ１［ｎ，１］〜Ｒｒｏｗｋ［ｎ，１］とロウアドレスＲｏｗ［ｎ，１］が重複しているか否かを判定する。そして、重複なしと判定した場合のみ、不良情報信号ＪＧＲ２をハイレベルにして出力する。すなわち、不良情報信号ＪＧＲのハイレベルに対し、重複なしと判定された場合のみ、不良情報信号ＪＧＲ２をハイレベルに出力する。
【００３５】
図５に示すようにロウアドレス重複判定回路７０は、一致検出回路７２、７３、７４、ＡＮＤ回路７５、７６を備える。ここで、一致検出回路７２は比較回路７７、ＮＡＮＤ回路７８を備える。比較回路７７は、入力される置換ロウアドレスＲｒｏｗ１［ｎ，１］とロウアドレスＲｏｗ［ｎ，１］の全てのビットが一致する場合のみ、ハイレベルを出力する。
【００３６】
ＮＡＮＤ回路７８の入力端子には、比較回路７７の出力とロウ冗長確定信号ＦＩＬＬ＿Ｒ１が接続される。比較回路７７が一致を検出してハイレベルを出力し、且つ、ロウ冗長確定信号ＦＩＬＬ＿Ｒ１がハイレベルの時、一致検出回路出力信号Ｃ１をローレベルに出力する。また、一致検出回路７３、７４の詳細は不図示であるが、一致検出回路７２と同様の構成である。
【００３７】
一致検出回路７２、７３、７４は、現在テストしているロウアドレスと置換ロウアドレスを全て比較する必要があるため、図２における置換先セットＲＥＤ１〜ＲＥＤｋの台数であるスペア数ｋと同数が配置される。ＡＮＤ回路７５は全ての一致検出回路出力信号Ｃ１、Ｃ２、．．．、ＣｋのＡＮＤ論理を取り、ＡＮＤ出力信号Ｃ＿ａｌｌを出力する。次に、ＡＮＤ回路７６は、ＡＮＤ出力信号Ｃ＿ａｌｌと不良情報信号ＪＧＲのＡＮＤ論理を取り、不良情報信号ＪＧＲ２として出力し、置換アドレス情報保持回路７１に供給する。
【００３８】
次に、図６は置換アドレス情報保持回路７１の構成を示している。置換アドレス情報保持回路７１はフリップフロップ回路８１〜８７で構成される。イニシャライズ信号ＩＮＩＴは全てのフリップフロップ回路のリセット端子Ｒに接続される。不良情報信号ＪＧＲ２はフリップフロップ回路８１〜８４のクロック端子に接続される。ロウアドレスＲｏｗ［ｎ，１］はフリップフロップ回路８５〜８７のデータ入力端子Ｄに接続される。ここで、フリップ回路８１〜８３の総数及びフリップ回路８５〜８７の総数はスペア数ｋと等しく、フリップフロップ回路８５はフリップフロップ回路８１に、フリップフロップ回路８６はフリップフロップ回路８２に、フリップフロップ回路８７はフリップフロップ回路８３に各々対応している。
【００３９】
また、フリップフロップ回路８１のデータ入力端子ＤはＶＣＣ（ハイレベル）に接続され、データ出力端子Ｑは次段のフリップフロップ回路８２のデータ入力端子Ｄに接続される。以降、フリップフロップ回路８４まで同様に接続される。
【００４０】
また、フリップフロップ回路８５〜８７のクロック端子は夫々、対応するフリップフロップ回路８１〜８３のデータ出力端子Ｑと接続される。フリップフロップ回路８１〜８３のデータ出力端子Ｑはロウ冗長確定信号ＦＩＬＬ＿Ｒ１〜ＦＩＬＬ＿Ｒｋを、フリップフロップ回路８４のデータ出力端子Ｑはロウ置換不可確定信号ＦＩＬＬ＿ＡＬＬを、フリップフロップ回路８５〜８７のデータ出力端子Ｑは置換ロウアドレスＲｒｏｗ１〜Ｒｒｏｗｋを夫々出力する。
【００４１】
［実施例１の動作］
次に、実施例１の動作について図面を参照しながら詳細に説明する。図７は、実施例１の動作を示すタイミングチャートである。
【００４２】
時刻Ｔ４においてイニシャライズ信号ＩＮＩＴがハイレベルになると、フリップフロップ回路５２、６４、８１〜８７は初期化され、各々のフリップフロップ回路のデータ出力端子Ｑはローレベルとなる。また、電気ヒューズ回路３３は、入力されたロウ冗長確定信号ＦＩＬＬ＿Ｒ１〜ＦＩＬＬ＿Ｒｋ、置換ロウアドレスＲｒｏｗ１〜Ｒｒｏｗｋを、夫々、プログラムした信号であるロウ冗長確定信号ＰＦＩＬＬ＿Ｒ１〜ＰＦＩＬＬ＿Ｒｋ、置換ロウアドレスＰＲｒｏｗ１〜ＰＲｒｏｗｋとして直ちに出力する状態になる。その後、クロック信号ＣＬＫが入力されると自己診断回路１０が動作し、内蔵メモリ３０のテストが開始される。
【００４３】
実施例１における自己診断回路１０の動作は、図１５に示す従来の半導体記憶装置における自己診断回路１０の動作と同様である。まず、アドレス発生器１２からロウアドレスＡＤＤＲ（ａ０、ａ１、ａ２、．．．．）が内蔵メモリ３０に対して順次出力され、１次アドレスラッチ回路２１でロウアドレスが一旦ラッチされ、Ｒｏｗ［ｎ，０］が出力される。ここで、ロウアドレスＡＤＤＲ（ａ０、ａ１、ａ２、．．．．）をラッチしたロウアドレスＲｏｗ［ｎ，０］を、夫々、Ｒ＿ａ０、Ｒ＿ａ１、Ｒ＿ａ２、．．．．．とする。図７に示すように、ロウアドレスの最下位ビットＲｏｗ［０］は、ロウアドレスＲｏｗ［ｎ，０］が偶数の場合にローレベル、奇数の場合にハイレベルになる。また、ロウアドレスの最下位ビット以外のビットＲｏｗ［ｎ，１］は、ロウアドレスの偶数アドレスＲ＿ａ０、Ｒ＿ａ２、Ｒ＿ａ４、．．．が、置換判定単位である２サイクル周期で出力される。
【００４４】
また、内蔵メモリ３０の出力データＤｏｕｔは比較器１４で比較評価され、パス（ｐａｓｓ）であればローレベル、フェイル（ｆａｉｌ）であればハイレベルとなる全体比較結果信号Ｊｕｄｇｅを不良情報保持回路２４に出力する。図７に示すように、出力データＤｏｕｔには、ラッチされたロウアドレスＲ＿ａ０、Ｒ＿ａ１、Ｒ＿ａ２、．．．．と同期して、夫々、Ｄ＿ａ０、Ｄ＿ａ１、Ｄ＿ａ２、．．．が出力される。図７では、これらのうち、Ｄ＿ａ１、Ｄ＿ａ２に対してフェイル（ｆａｉｌ）が検出され、全体比較結果信号Ｊｕｄｇｅがハイレベルになっている。
【００４５】
次に、期間Ｔ５、Ｔ６、Ｔ７における動作を順に説明する。まず期間Ｔ５において、この期間の出力データＤｏｕｔであるＤ＿ａ１がフェイルと判定されると、全体比較結果信号Ｊｕｄｇｅはハイレベルになる。期間Ｔ５では、ラッチされたロウアドレスはＲ＿ａ１であり、Ｒｏｗ［０］はハイレベル、Ｒｏｗ［ｎ，１］はＲ＿ａ０を出力している。アドレス切替検知回路２５が出力するアドレス検知信号ＲＥはＲｏｗ［０］と同じハイレベルになり、不良情報信号ＪＧＲにはハイレベルが出力される。このことは置換判定単位４０３内に置換が必要な不良が存在することを示している。ここで、置換判定単位は、最下位ビット以外のロウアドレスＲｏｗ［ｎ，１］が変化する単位であり、図７に示すように、２サイクル周期の単位になる。また、期間Ｔ５は、置換判定単位４０３の最終サイクル（図７の４０１）になっている。
【００４６】
また、期間Ｔ５では、ロウアドレス重複判定回路７０に対して最初のフェイルであるため重複なしと判定し、不良情報信号ＪＧＲと同位相の不良情報信号ＪＧＲ２（ハイレベル）を出力する。そしてフリップフロップ回路８１は、不良情報信号ＪＧＲ２を受けて、データ入力端子Ｄのハイレベル（ＶＣＣ）をラッチして出力し、ロウ冗長確定信号ＦＩＬＬ＿Ｒ１をハイレベルにする。その直後、ロウ冗長確定信号ＦＩＬＬ＿Ｒ１がハイレベルに遷移したことによって、ロウアドレスの最下位ビット以外のビットＲｏｗ［ｎ，１］であるＲ＿ａ０がフリップフロップ回路８５により再度ラッチされ、１番目の冗長ロウが確定する。すなわち、置換アドレス情報として、ロウ冗長確定信号ＦＩＬＬ＿Ｒ１がハイレベルになり、置換ロウアドレスＲｒｏｗ１［ｎ，１］が確定する。ここで、図２のロウ冗長部１５２の置換先セットＲＥＤ１〜ＲＥＤｋはワード線２本単位の構成であり、ワード線２本単位で置換するため、最下位ビットＲｏｗ［０］は置換アドレス情報として不要であり、ラッチされる置換ロウアドレスは［ｎ，１］の範囲のビットで十分である。
【００４７】
次に期間Ｔ６において、この期間の出力データＤｏｕｔであるＤ＿ａ２がフェイルと判定され、全体比較結果信号Ｊｕｄｇｅがハイレベルになる。この期間では、アドレス切替検知回路２５が出力するアドレス検知信号ＲＥはローレベルである。そして、不良情報保持回路２４のフリップフロップ回路６４にハイレベルがラッチされる。すなわち、不良情報保持回路２４にＤ＿ａ２がフェイルであるという情報が保持される。但し、アドレス検知信号ＲＥはローレベルであるため、ＡＮＤ回路６１により、不良情報信号ＪＧＲはローレベル（非アクティブ）である。従って、置換演算回路２６においてロウ置換判定の動作は行われない。
【００４８】
次に期間Ｔ７において、この期間の出力データＤｏｕｔであるＤ＿ａ３はパス（ｐａｓｓ）と判定され、全体比較結果信号Ｊｕｄｇｅがローレベルとなる。但し、アドレス検知信号ＲＥはハイレベルになるため、不良情報保持回路２４のフリップフロップ回路６４に保持されていたハイレベルの信号、すなわちＤ＿ａ２がフェイルであるという情報が、不良情報信号ＪＧＲに出力される。次に、ロウアドレス重複判定回路７０で、既に冗長確定されている置換ロウアドレスＲｒｏｗ１［ｎ，１］と重複していないと判定されると、期間Ｔ５と同様の動作でロウ冗長確定信号ＦＩＬＬ＿Ｒ２がハイレベルになり、フリップフロップ回路８６でロウアドレスＲ＿ａ２が再度ラッチされ、２番目の冗長ロウが確定する。すなわち、置換アドレス情報として、ロウ冗長確定信号ＦＩＬＬ＿Ｒ２がハイレベルになり、置換ロウアドレスＲｒｏｗ２［ｎ，１］が確定する。また、期間Ｔ７は、置換判定単位４０４の最終サイクル（図７の４０２）になっている。
【００４９】
ここで、期間Ｔ５、Ｔ６、Ｔ７における全体比較結果信号Ｊｕｄｇｅ、アドレス検知信号ＲＥ、不良情報信号ＪＧＲの関係について、図７を参照しながら、以下に整理する。まず、期間Ｔ５のように、アドレス検知信号ＲＥがアクティブ（ハイレベル）の場合に、全体比較結果信号Ｊｕｄｇｅがフェイルを示している場合、図７の矢印線（Ａ）に示すように、全体比較結果信号Ｊｕｄｇｅのフェイル状態は、不良情報信号ＪＧＲとしてそのまま出力される。次に、期間Ｔ６のように、アドレス検知信号ＲＥが非アクティブ（ローレベル）の場合に、全体比較結果信号Ｊｕｄｇｅがフェイルを示している場合、フェイル状態をラッチするが、この期間で、不良情報信号ＪＧＲとして出力しない。次に、期間Ｔ７で、アドレス検知信号ＲＥがアクティブ（ハイレベル）になると、ラッチされているフェイル情報を、この期間に、不良情報信号ＪＧＲとして出力する。従って、図７の矢印線（Ｂ）に示すように、期間Ｔ６の全体比較結果信号Ｊｕｄｇｅが、アドレス検知信号ＲＥがアクティブとなる期間Ｔ７に現れることになる。このようにして、不良情報信号ＪＧＲは、置換判定単位の最終サイクル（図７の４０１、４０２）のみで、アクティブにすることができる。
【００５０】
尚、ロウアドレス重複判定回路７０において既に冗長確定されたアドレスと重複すると判定された場合には、不良情報信号ＪＧＲ２はローレベルとなり、不良情報信号ＪＧＲが示すフェイル情報が無視され、置換アドレス情報保持回路７１において重複した置換ロウアドレスのラッチが防止される。ここでは、置換判定単位の最終サイクル（図７の４０１、４０２）でのみ、置換演算回路２６の動作が行われる。そのため、図７に示すように連続サイクルでフェイル（Ｄ＿ａ１、Ｄ＿ａ２）が発生している場合において、置換演算回路２６の動作を行う間隔を空けることができる。具体的には、図７において、期間Ｔ５で置換演算回路２６の動作を行った後は、次に置換演算回路２６の動作を行うのは期間Ｔ７になる。
【００５１】
ここで、期間Ｔ５において演算される置換演算回路２６の動作速度マージンについて、検討する。期間Ｔ５において、ロウアドレス重複判定回路７０において遅延が発生し、不良情報信号ＪＧＲの入力に対し、重複判定後の不良情報信号ＪＧＲ２は遅延が発生する。そして、不良情報信号ＪＧＲ２が置換アドレス情報保持回路７１のフリップフロップのクロック端子に入力されることにより、ロウ冗長確定信号ＦＩＬＬ＿Ｒ１がローレベルからハイレベルに立ち上がる。その後、ロウアドレスＲｏｗ［ｎ，１］を再度ラッチして、置換ロウアドレスＲｒｏｗ１［ｎ，１］はＲ＿ａ０に確定する。ここで、もし、従来技術のように連続したサイクルで置換演算回路２６を動作させる場合には、ＦＩＬＬ＿Ｒ１、Ｒｏｗ［ｎ，１］は、次の期間Ｔ６が始まるまでに信号がフィードバックされ確定していなければならない。この場合の動作速度マージンは、図７に示すτ０である。ここで、期間Ｔ５におけるロウアドレスの重複判定は、最初のフェイルであるため、不要にすることも可能であるが、特に、最初のフェイルであるか否かの判定をしない場合には、ロウアドレスの重複判定は必要である。また、図７に示した動作速度マージンτ０は、２回目以降のフェイルに対しても同様である。
【００５２】
しかしながら、実施例１によれば、前述のように連続したサイクルで置換演算回路２６が動作しないようにすることができ、ＦＩＬＬ＿Ｒ１、Ｒｏｗ［ｎ，１］は、期間Ｔ７が始まるまでに、信号がフィードバックできていればよい。この場合の動作速度マージンは、図７に示すτ１である。ここで、上記した動作速度のマージンτ１は、２回目以降のフェイルに対しても同様である。
【００５３】
以後、同様の動作で、ロウ冗長部１５２が持つ全てのメモリ（置換先セットＲＥＤ１〜ＲＥＤｋ）を使い切った後、さらにロウ置換が必要な不良が生じた場合にはロウ置換不可確定信号ＦＩＬＬ＿ＡＬＬがハイレベルとなり、ロウ置換救済不可が確定する。自己診断回路１０を用いた試験でＦＩＬＬ＿ＡＬＬがハイレベルになることが検出された場合には、その半導体記憶装置を不良品とする。
【００５４】
次に、図２を参照してメモリ部３５の動作を補足説明する。図７におけるアドレスａ０〜ａ４が夫々参照されたときに、選択されるワード線は図２におけるＷ０〜Ｗ４であり、カラム選択線はＹ０が選択される。期間Ｔ５においてフェイルと判定されるのは不良メモリセル１であり、期間Ｔ５に置換先セットＲＥＤ１への置換が確定する。具体的には、ワード線Ｗ０、Ｗ１に接続されたメモリが置換先セットＲＥＤ１へ置換される第１の置換１５３が確定する。次に期間Ｔ６においてフェイルと判定されるのは不良メモリセル２であり、期間Ｔ７において置換先セットＲＥＤ２への置換が確定する。具体的には、ワード線Ｗ２、Ｗ３に接続されたメモリが置換先セットＲＥＤ２へ置換される第２の置換１５４が確定する。一般的には、図２では、第ｋの置換までを行うことが可能である。第１〜第ｋの置換は、置換アドレス情報保持回路にラッチされた検出順（Ｒｒｏｗ１［ｎ，１］→Ｒｒｏｗ２［ｎ，１］→．．．→Ｒｒｏｗｋ［ｎ，１］の順）に、ロウ冗長部１５２から１つの冗長メモリセル群を予め設定された順序（ＲＥＤ１→ＲＥＤ２→．．．→ＲＥＤｋの順）に基づいて選択することにより確定される。
【００５５】
また、ロウ冗長確定信号ＦＩＬＬ＿Ｒ１〜ＦＩＬＬ＿Ｒｋ、置換ロウアドレスＲｒｏｗ１〜Ｒｒｏｗｋは電気ヒューズ回路３３によってプログラムされ、イニシャライズ信号ＩＮＩＴがハイレベルとなることで読み出され、ロウ冗長確定信号ＰＦＩＬＬ＿Ｒ１〜ＰＦＩＬＬ＿Ｒｋ、置換ロウアドレスＰＲｒｏｗ１〜ＰＲｒｏｗｋとしてデコーダ部１６０に供給される。
【００５６】
次に、電気ヒューズ回路３３のプログラム後の動作について説明する。スペアワードデコーダ１６６において、ロウ冗長確定信号ＰＦＩＬＬ＿Ｒ１＝１、且つ、ロウアドレスＡＤＤＲ［ｎ，１］と置換ロウアドレスＰＲｒｏｗ１が等しいと判定されたとき、ロウアドレスＡＤＤＲ［０］＝０の場合にはスペアワード線Ｒ１＿０、ロウアドレスＡＤＤＲ［０］＝１の場合にはスペアワード線Ｒ１＿１が夫々選択される。このようにスペアワード線のいずれかが選択されると、ＮＯＲ回路１６４の出力はローレベルとなり、ＡＮＤ回路１６５によってワード線Ｗ０〜ＷＮは全てローレベルとなり、メインメモリ部１５１のメモリセルは選択されずに、カラム選択線Ｙ０とスペアワード線Ｒ１＿０、Ｒ１＿１によって選択された置換先セットＲＥＤ１のメモリセルがアクセスされる。また、その他のスペアワードデコーダ（スペアワードデコーダ１６７等）においても、上記したスペアワードデコーダ１６６における動作と同様の動作が行われる。例えば、スペアワードデコーダ１６７においてロウ冗長確定信号ＰＦＩＬＬ＿Ｒｋ＝１で、且つ、ロウアドレスＡＤＤＲ［ｎ，１］と置換ロウアドレスＰＲｒｏｗｋが等しいと判定されたとき、ロウアドレスＡＤＤＲ［０］＝０の場合にはスペアワード線Ｒｋ＿０、ロウアドレスＡＤＤＲ［０］＝１の場合にはスペアワード線Ｒｋ＿１が夫々選択される。
【００５７】
よって第１の置換１５３により不良メモリセル１を含むワード線Ｗ０、Ｗ１上のメモリセルは置換先セットＲＥＤ１のスペアワード線Ｒ１＿０、Ｒ１＿１上のメモリセルに置換される。同様に、第２の置換１５４により不良メモリセル２を含むワード線Ｗ２、Ｗ３上のメモリセルは置換先セットＲＥＤ２のスペアワード線Ｒ２＿０、Ｒ２＿１上のメモリセルに置換される。以上により不良メモリセルの救済が行われる。
【００５８】
実施例１では、ワード線２本の単位でロウ冗長部１５２の置換先セットと置換し、置換判定単位を２サイクル周期とする場合について例示した。その場合、アドレス検知信号ＲＥはロウアドレスの最下位ビットＲｏｗ［０］に基づいて生成され、ロウアドレスの最下位ビット以外のビットＲｏｗ［ｎ，１］を用いて置換演算回路２６で置換判定の演算を行う構成になる。但し、それに限定されず、一般的に、アドレス検知信号ＲＥをロウアドレスの下位ｍｒビット（ｍｒは自然数）Ｒｏｗ［ｍｒ−１，０］に基づいて生成し、それ以外のビットＲｏｗ［ｎ，ｍｒ］を用いて置換演算回路２６で置換判定の演算を行う構成にすることができる。その場合、２のｍｒ乗本のワード線の単位でロウ冗長部１５２の置換先セットと置換し、置換判定単位は２のｍｒ乗周期となる。実施例１の場合は、ｍｒ＝１に相当する。例えば、ｍｒ＝２とすると、アドレス検知信号ＲＥはＲｏｗ［１，０］に基づいて生成され、Ｒｏｗ［ｎ，２］を用いて置換演算回路２６で置換判定の演算を行う構成になる。この場合、４本のワード線の単位でロウ冗長部１５２の置換先セットと置換を行い、置換判定単位は４周期となる。逆に言えば、１つの置換先セットを構成するワード線の本数に応じてビット数ｍｒを選択し、それに応じた置換判定単位やアドレス検知信号ＲＥを生成するようにすればよいことになる。
【００５９】
［比較例］
次に、比較例として、特許文献１に記載された従来の半導体記憶装置について、図面を参照しながら詳細に説明する。図１５は、従来の半導体記憶装置の構成を示すブロック図である。内蔵メモリ３０の不良救済のための２次元冗長パラメータは、ロウアドレスと入出力データ（ＩＯ）である。この半導体記憶装置は、内蔵メモリ３０の不良診断を行う自己診断回路１０と、自己診断回路１０の診断によって検出された不良検出順に応じ、予め設定した順番に基づいて置き換える冗長素子を定める冗長素子配置演算器２０と、ロウ冗長部３１及びＩＯ冗長部３２と、を備える。また、冗長素子配置演算器２０は、優先軸決定を不良検出順に応じて予め設定した順番で行い、決定された冗長素子配置情報を保持する。
【００６０】
図１５の自己診断回路１０は実施例１の自己診断回路１０と同様であり、自己診断制御器１１、アドレス発生器１２、データ発生部１３、比較器１４を備え、内蔵メモリ３０に対してテストパターンを発生しテスト結果を比較する機能を有する。自己診断回路１０の構成は、ＩＯ冗長も取り入れて内蔵メモリをテストして復旧させるため、比較器１４は全体比較結果信号Ｊｕｄｇｅと個別ＩＯ比較結果信号Ｊｉｏ［ｉ，０］とを冗長素子配置演算器２０に出力する。ここで全体比較結果信号Ｊｕｄｇｅは、実施例１と同様にアドレス発生器１２が出力するアドレスによって選択されるメモリセルに不良セルが含まれているか否かを示す自己診断回路１０の試験結果を示す信号である。また、個別ＩＯ比較結果信号Ｊｉｏ［ｉ，０］は、ＩＯ毎にエラーであるか否かを示す信号であり、後述する本発明の実施例３におけるＩＯ毎比較結果信号と同様である。ここで、入出力データ（ＩＯ）は（ｉ＋１）本を有しており、Ｊｉｏの第ｉビット〜第０ビットの各ビットは、夫々の入出力データ（ＩＯ）に対するエラーの有り／なしを示している。
【００６１】
冗長素子配置演算器２０は、１次アドレスラッチ回路２１、優先軸シーケンサ回路２２、シフトレジスタ回路２３を備える。１次アドレスラッチ回路２１は、アドレス発生器１２から内蔵メモリ３０に出力されるアドレス信号ＡＤＤを一旦ラッチして、ロウアドレスＲｏｗ［ｎ，０］として出力し、優先軸シーケンサ回路２２に供給する。
【００６２】
優先軸シーケンサ回路２２は、１次アドレスラッチ回路２１が出力するロウドレスＲｏｗ［ｎ，０］、比較器１４が出力する全体比較結果信号Ｊｕｄｇｅ、及び個別ＩＯ比較結果信号Ｊｉｏ［ｉ，０］を入力し、優先軸決定を不良検出順に応じて予め設定した順番に従って行い、冗長置換のためのロウアドレス及びＩＯをラッチするために、ＦＩＬＬ＿Ｒ１、ＦＩＬＬ＿Ｒ２、ＦＩＬＬ＿ＩＯ１、Ｒｒｏｗ１［ｎ，０］、Ｒｒｏｗ２［ｎ，０］、Ｒｉｏ［ｉ，０］をシフトレジスタ回路２３に出力する。
【００６３】
シフトレジスタ回路２３は、優先軸シーケンサ回路２２からＦＩＬＬ＿Ｒ１、ＦＩＬＬ＿Ｒ２、ＦＩＬＬ＿ＩＯ１、Ｒｒｏｗ１［ｎ，０］、Ｒｒｏｗ２［ｎ，０］、Ｒｉｏ［ｉ，０］を入力し、ロウアドレス情報、ＩＯ情報として、Ｒｒｏｗ１［ｎ，０］、Ｒｒｏｗ２［ｎ，０］、Ｒｉｏ［ｉ，０］を電気ヒューズ回路３３に出力するためにデータの保持とタイミング調整を行う。
【００６４】
内蔵メモリ３０は、内蔵ＲＡＭであって、ロウ冗長部３１、ＩＯ冗長部３２、電気ヒューズ回路３３、メモリセル３４を備える。ロウ冗長部３１及びＩＯ冗長部３２は、電気ヒューズ回路３３が出力する情報にしたがって、メモリセル３４中のビット性不良を置換し救済する。電気ヒューズ回路３３は、冗長素子配置演算器２０から出力されるロウアドレス情報、ＩＯ情報に基づいて、対応するビット性不良を救済して復旧させるために電気ヒューズの切断による救済情報のプログラミングを行う。
【００６５】
図１６は、従来の半導体記憶装置の優先軸シーケンサ回路２２の構成を示すブロック図である。優先軸シーケンサ回路２２は、ロウアドレス重複判定回路４１、フリップフロップ回路４２〜４８を備える。尚、ここでは、冗長ロウ数を２個、冗長ＩＯ数を１個として構成される場合を例示している。また、フリップフロップ回路４６〜４８は、夫々、ロウアドレス情報及びＩＯ情報のビット長に対応した個数だけ存在する。
【００６６】
ロウアドレス重複判定回路４１は、全体比較結果信号Ｊｕｄｇｅ、ＦＩＬＬ＿Ｒ１、ＦＩＬＬ＿Ｒ２、Ｒｏｗ［ｎ，０］、Ｒｒｏｗ１［ｎ，０］、Ｒｒｏｗ２［ｎ，０］を入力して、フェイルを示したロウアドレスが既に置換ロウアドレスとして使用されているか、すなわち、Ｒｒｏｗ１［ｎ，０］またはＲｒｏｗ２［ｎ，０］と、Ｒｏｗ［ｎ，０］とが一致しているか否か（すなわち重複しているか否か）を判定する。そして、重複なしと判定された場合のみ、全体比較結果信号Ｊｕｄｇｅのハイレベルを全体比較結果信号Ｊｕｄｇｅ２として出力し、フリップフロップ回路４２〜４５の夫々のクロック入力端子に供給する。
【００６７】
フリップフロップ回路４２〜４５は、夫々、全体比較結果信号Ｊｕｄｇｅ２がハイレベルに遷移する度にハイレベル（ＶＣＣ）を次段のフリップフロップに対して順次シフトしていく。フリップフロップ回路４２〜４４の出力は、夫々、ロウ冗長確定信号ＦＩＬＬ＿Ｒ１、ＦＩＬＬ＿Ｒ２、ＩＯ冗長確定信号ＦＩＬＬ＿ＩＯ１として出力され、それらは夫々フリップフロップ回路４６〜４８のクロック入力端子に接続される。ＦＩＬＬ＿Ｒ１、ＦＩＬＬ＿Ｒ２、ＦＩＬＬ＿ＩＯ１が夫々ハイレベルになった時に、フリップフロップ回路４６〜４８は、夫々Ｒｏｗ［ｎ，０］、Ｒｏｗ［ｎ，０］、Ｊｉｏ［ｉ，０］をラッチし、夫々Ｒｒｏｗ１［ｎ，０］、Ｒｒｏｗ２［ｎ，０］、Ｒｉｏ［ｉ，０］として出力し、シフトレジスタ回路２３に供給する。ここで、フリップフロップ回路４６〜４８は、夫々、１番目の不良ロウアドレスのラッチ回路、２番目の不良ロウアドレスのラッチ回路、不良ＩＯのラッチ回路に相当する。
【００６８】
図１７は、ロウアドレス重複判定回路４１の構成を示すブロック図である。ロウアドレス重複判定回路４１は、一致検出回路５０ａ、５０ｂ、ＮＡＮＤ回路であるＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ４、インバータ回路であるＩＮＶ１、ＩＮＶ２を備える。一致検出回路５０ａは、入力される信号Ｒｒｏｗ１［ｎ，０］とＲｏｗ［ｎ，０］の全てのビットが一致する場合、ハイレベルを出力する。同様に、一致検出回路５０ｂは、入力される信号Ｒｒｏｗ２［ｎ，０］とＲｏｗ［ｎ，０］の全てのビットが一致する場合、ハイレベルを出力する。ＮＡＮＤ１は、一致検出回路５０ａが一致を検出し、ＦＩＬＬ＿Ｒ１がハイレベルの時のみ、ローレベルを出力する。また、ＮＡＮＤ２は、一致検出回路５０ｂが一致を検出し、ＦＩＬＬ＿Ｒ２がハイレベルの時のみ、ローレベルを出力する。ＮＡＮＤ３は、ＮＡＮＤ１及びＮＡＮＤ２の出力を入力し、ＮＡＮＤ３の出力はＩＮＶ１を介してＮＡＮＤ４の入力の一端に接続される。ＮＡＮＤ４の入力の他端には、全体比較結果信号Ｊｕｄｇｅが供給され、ＮＡＮＤ４の出力はＩＮＶ２を介して全体比較結果信号Ｊｕｄｇｅ２として出力される。
【００６９】
次に、従来の半導体記憶装置の動作について図１８を参照しながら説明する。図１８は、従来の半導体記憶装置の動作を示すタイミングチャートである。
【００７０】
時刻Ｔ１においてイニシャライズ信号ＩＮＩＴがハイレベルになるとフリップフロップ回路４２〜４８は初期化され、夫々のフリップフロップ回路の出力端子Ｑはローレベルとなる。その後、クロック信号が入力されると自己診断回路１０が動作し、内蔵メモリ３０のテストが開始される。アドレス発生器１２からロウアドレス及びカラムアドレスを含むアドレスＡＤＤ（ａ０、ａ１、ａ２、．．．）が内蔵メモリ３０に対して順次出力され、１次アドレスラッチ回路２１でロウアドレスがラッチされ、Ｒｏｗ［ｎ，０］が出力される。一方、比較器１４は、メモリセル３４の出力データＤｏｕｔを比較評価し、パス（ｐａｓｓ）であればローレベル、フェイル（ｆａｉｌ）であればハイレベルとなる全体比較結果信号Ｊｕｄｇｅを出力して、優先軸シーケンサ回路２２に供給する。
【００７１】
ここで、図１８に示すように、アドレスＡＤＤ（ａ０、ａ１、ａ２、．．．）に対してラッチされたロウアドレスをＲ＿ａ０、Ｒ＿ａ１、Ｒ＿ａ２、．．．とする。また、アドレスＡＤＤ（ａ０、ａ１、ａ２、．．．）に対する出力データＤｏｕｔをＤ＿ａ０、Ｄ＿ａ１、Ｄ＿ａ２、．．．とする。図１８では、これらのうち、Ｄ＿ａ１、Ｄ＿ａ２に対してフェイル（ｆａｉｌ）が検出され、全体比較結果信号Ｊｕｄｇｅがハイレベルになっている。
【００７２】
次に、時刻Ｔ２、Ｔ３おける動作を順に説明する。まず、時刻Ｔ２において、出力データＤｏｕｔであるＤ＿ａ１がフェイルと判定されると、全体比較結果信号Ｊｕｄｇｅはハイレベルとなる。この時、ロウアドレス重複判定回路４１は、最初のフェイルであるため重複なしと判定し、全体比較結果信号Ｊｕｄｇｅと同位相の全体比較結果信号Ｊｕｄｇｅ２をハイレベルとして出力する。フリップフロップ回路４２は、全体比較結果信号Ｊｕｄｇｅ２をクロック入力端子で受けて、フリップフロップ回路４２のＤ端子のハイレベル（ＶＣＣ）をラッチして出力し、ロウ冗長確定信号ＦＩＬＬ＿Ｒ１をハイレベルにする。その直後、信号ＦＩＬＬ＿Ｒ１がハイレベルに遷移したことによって、フリップフロップ回路４６によって１次アドレスラッチ回路２１でラッチしたロウアドレス信号Ｒ＿ａ１が再度ラッチされ、１番目の冗長ロウが確定する。すなわち、置換アドレス情報として、ロウ冗長確定信号ＦＩＬＬ＿Ｒ１がハイレベルになり、置換ロウアドレスＲｒｏｗ１［ｎ，０］が確定する。
【００７３】
次に、時刻Ｔ３において、出力データＤｏｕｔであるＤ＿ａ２がフェイルと判定され、さらにロウアドレス重複判定回路４１において、ロウアドレスＲ＿ａ２が、既に冗長確定された置換ロウアドレスでないと判定されると、時刻Ｔ２と同様の動作でロウ冗長確定信号ＦＩＬＬ＿Ｒ２がハイレベルとなり、フリップフロップ回路４７でロウアドレス信号Ｒ＿ａ２が再度ラッチされ、２番目の冗長ロウが確定する。すなわち、置換アドレス情報として、ロウ冗長確定信号ＦＩＬＬ＿Ｒ２がハイレベルになり、置換ロウアドレスＲｒｏｗ２［ｎ，０］が確定する。尚、ロウアドレス重複判定回路４１で既に冗長確定されたアドレスと重複すると判定された場合には、全体比較結果信号Ｊｕｄｇｅ２はローレベルのままであり、全体比較結果信号Ｊｕｄｇｅのフェイル情報は無視される。
【００７４】
比較例で示した従来の半導体記憶装置は、半導体メモリが高速で動作し、不良セルが連続して発生した場合、最初の不良で確定した冗長確定信号ＦＩＬＬ＿Ｒ１、置換ロウアドレスＲｒｏｗ１のフィードバックが間に合わない場合、２番目の不良データが正しく取得できないという問題がある。従来の半導体記憶装置は、２回目以降のロウ置換判定で既に確定した置換情報の参照を行う際に、既に確定した置換ロウアドレスと試験中のロウアドレスを逐次比較する回路構成になっている。そのため、次サイクルの全体比較結果信号Ｊｕｄｇｅに対して、ロウ冗長確定信号ＦＩＬＬ＿Ｒ１や置換ロウアドレスＲｒｏｗ１［ｎ，０］のフィードバックが遅延すると、全体比較結果信号Ｊｕｄｇｅ２が不正演算結果となり、置換の必要のないＲｏｗアドレスが重複して取得されてしまう。
【００７５】
上記のように、ＦＩＬＬ＿Ｒ１、Ｒｏｗ［ｎ，１］は、連続したサイクルでロウ置換判定を行う場合には、次の期間が始まるまでに、信号がフィードバックされ確定していなければならない。この場合の動作速度マージンは、図１８に示すτ０である。図１８に示すτ０は、実施例１の動作で説明した図７におけるτ０と同じである。
【００７６】
また、一般に搭載メモリセル数の増加に伴い、スペアメモリ数が増加し、アドレス情報の逐次比較回路における論理段数、遅延も増加する。具体的には、図１７の一致検出回路５０ａ、５０ｂにおいて、（ｎ＋１）ビットが全て一致するか否かの検出を行っているが、ｎが大きくなると遅延量が増加することが考えられる。また、冗長ロウ数（図１７では、２）が増加すると、全体比較結果信号Ｊｕｄｇｅ２を算出するまでのＮＡＮＤ、インバータによる論理回路の遅延も増加することが考えられる。さらに、動作を高速化すると、動作速度マージンτ０を確保することができなくなり、正常な動作ができなくなる虞がある。
【００７７】
以下に、実施例１の効果について、上記の比較例と対比しながら説明する。実施例１に係る半導体記憶装置では、置換判定単位毎の最終サイクルでアドレス検知信号ＲＥをアクティブにする。そして、アドレス検知信号ＲＥが非アクティブの場合には、アクティブになるまでフェイル情報を保持し、アクティブになったときのみ、置換演算回路２６におけるロウ置換判定及び置換アドレス情報の保持が行われる。すなわち、連続したサイクルでメモリセルの不良が発生しても、置換演算回路２６におけるロウ置換判定は、アドレス検知信号ＲＥがアクティブとなる置換判定単位の最終サイクルにおいてのみ実施されるから、置換演算回路２６におけるロウ置換判定の間隔を空けることができ、置換演算回路２６の動作速度マージンが改善されるという効果が得られる。具体的には、図７に示すように、従来の動作速度マージンτ０が、実施例１ではτ１に改善される。その結果、自己診断回路１０による動作を高速化することができる半導体記憶装置を提供することができる。
【００７８】
また、アドレス切替検知回路２５、及び不良情報保持回路２４は夫々１つのフリップフロップ回路と数個の論理素子により構成されるものであり、半導体記憶装置の面積増加は僅かで済む。また、メモリセル容量やＩＯ構成が変化しても追加で必要となるフリップフロップの数は同じである。上記により、特許文献１に記載された従来の半導体記憶装置と同様に、面積削減が可能な半導体記憶装置を提供することができる。
【実施例２】
【００７９】
次に本発明の実施例２に係る半導体記憶装置について説明する。実施例２は図１で示した冗長素子配置演算器２０を図８に示す冗長素子配置演算器２２０に置き換えた構成であり、その他の自己診断回路１０、内蔵メモリ３０は実施例１と同じ構成である。尚、実施例２において実施例１と同じ機能を有する要素に対しては同じ参照符号を付与している。
【００８０】
実施例２では、図８において、アドレス切替検知回路２２５に対する入力としてカラムアドレスＣＯＬ［１，０］を追加することにより、置換判定タイミングをテストパターンに合わせて変更可能に構成している。図８の１次アドレスラッチ回路２２１は、ロウアドレスだけでなくカラムアドレスもラッチし、カラムアドレスＣＯＬ［１，０］も出力する。ここで、１次アドレスラッチ回路２２１でラッチするカラムアドレスは、２ビットの場合について例示しているが、これに限定されず任意ビット数で構成することができる。
【００８１】
図９はアドレス切替検知回路２２５の詳細を示している。アドレス切替検知回路２２５は、１次アドレスラッチ回路２２１が出力するロウアドレスの最下位ビットＲｏｗ［０］、カラムアドレスＣＯＬ［１，０］を入力し、置換判定単位の区切りを示すアドレス検知信号ＲＥを出力し、不良情報保持回路２４に供給する。実施例２のアドレス切替検知回路２２５は、実施例１のアドレス切替検知回路２５に対し、ロウアドレスＲｏｗ［０］、カラムアドレス信号ＣＯＬ［１，０］を入力とするＡＮＤ回路５４を追加し、ＡＮＤ回路５４の出力をフリップフロップ回路５２のデータ入力端子Ｄに接続している。尚、図９に示したアドレス切替検知回路２２５は一例であり、同じ機能を持つ回路であれば、他の構成による回路を用いてもよい。
【００８２】
ここで、実施例２における置換判定単位とアドレス検知信号ＲＥについて、図１０を参照しながら以下に詳細に説明する。実施例２では、図１０に示すように、実施例１と同様にワード線２本の単位でメインメモリ部１５１の不良をロウ冗長部１５２に置換している。一方、自己診断回路１０によるテストの走行順は実施例１とは異なり、メモリセル（Ｗ０、Ｙ０）→（Ｗ０、Ｙ１）→（Ｗ０、Ｙ２）→（Ｗ０、Ｙ３）→（Ｗ１、Ｙ０）→（Ｗ１、Ｙ１）→（Ｗ１、Ｙ２）→（Ｗ１、Ｙ３）→（Ｗ１、Ｙ４）→（Ｗ２、Ｙ０）．．．である。すなわち、１つのワード線上でコラム方向に走行した後、次のワード線に進むようになっている。このような走行順序のテストで不良セルがあった場合、図１０に示すように、ワード線２本の単位（ワード線番号が偶数Ｗ２ｉと奇数Ｗ２ｉ＋１を同じ単位とする。但し、ｉ＝０、１、２、．．．）では、不良セルを検出した場合に、同じ置換先セットを参照することになる。そこで、上記したワード線２本の単位を置換判定単位としている。但し、実施例１と異なるのは、コラム方向に進む間は同じ置換判定単位となることである。具体的には、図１０において、置換判定単位は８つのメモリセルを走行する範囲になる（図１０の置換判定単位１５８、１５９）。上記した置換判定単位毎に、ロウ冗長部１５２へ置換するか否かの判定が行われる。アドレス検知信号ＲＥは、置換判定単位の区切りを示す信号であり、具体的には、ロウアドレスの最下位ビットＲｏｗ［０］＝１、且つ、カラムアドレスＣＯＬ［０］＝ＣＯＬ［１］＝１のときにハイレベル（アクティブ）になる。すなわち、アドレス検知信号ＲＥは置換判定単位の最終サイクルにおいてハイレベル（アクティブ）となる。具体的には、図１０において、置換判定単位１５８のメモリセル（Ｗ１、Ｙ３）及び、置換判定単位１５９のメモリセル（Ｗ３、Ｙ３）は、置換判定単位の最終サイクルになり、アドレス検知信号ＲＥはハイレベル（アクティブ）になる。
【００８３】
図１０はメモリセル部１５０を示す。メモリセル部１５０は、実施例１におけるメモリセル部１５０（図２）と構成は同じである。以下に、メモリセル部１５０のメインメモリ部１５１において、図１０に示す不良メモリセル３、４があるとする。以下に、これらの不良メモリセル３、４が検出された場合の動作について図９〜１１を参照しながら詳細に説明する。図１１は、実施例２の動作を示すタイミングチャートである。前述した走行順から分かるように、不良メモリセル３と不良メモリセル４は、連続したサイクルで処理されることになる。
【００８４】
まず、時刻Ｔ８においてイニシャライズ信号ＩＮＩＴがハイレベルになると、フリップフロップ５２、６４、８１〜８７は初期化され、夫々のフリップフロップ回路のデータ出力端子Ｑはローレベルとなる。その後、クロック信号ＣＬＫが入力されると自己診断回路１０が動作し、内蔵メモリのテストを開始する。アドレス発生器１２からロウアドレスＡＤＤＲ、カラムアドレスＡＤＤＣが内蔵メモリ３０に対して順次出力され、内蔵メモリ３０のテストが行われる。
【００８５】
アドレスの進行順序は、前述のように、カラムアドレスＡＤＤＣのインクリメントを優先して行い、次にロウアドレスＡＤＤＲがインクリメントされる。１次アドレスラッチ回路２２１では、２ビットのカラムアドレスＡＤＤＣ［１，０］に対してカラムアドレスＣＯＬ［１，０］、ロウアドレスＡＤＤＲ［ｎ，０］に対してロウアドレスＲｏｗ［ｎ，０］が出力される。内蔵メモリ３０の出力データＤｏｕｔが、比較器１４で比較評価され、全体比較結果信号Ｊｕｄｇｅが出力される。
【００８６】
具体的には、アドレス発生器１２からロウアドレスＡＤＤＲ（ａ０、ａ０、ａ０、ａ０、ａ１、ａ１、ａ１、ａ１、ａ２、ａ２、．．．）、カラムアドレスＡＤＤＣ（ｂ０、ｂ１、ｂ２、ｂ３、ｂ０、ｂ１、ｂ２、ｂ３、ｂ０、ｂ１、．．．）が内蔵メモリ３０に対して順次出力される。ここで、ロウアドレスＡＤＤＲ（ａ０、ａ０、ａ０、ａ０、ａ１、ａ１、ａ１、ａ１、ａ２、ａ２、．．．）に対してラッチされたロウアドレスを、夫々、Ｒ＿ａ０、Ｒ＿ａ０、Ｒ＿ａ０、Ｒ＿ａ０、Ｒ＿ａ１、Ｒ＿ａ１、Ｒ＿ａ１、Ｒ＿ａ１、Ｒ＿ａ２、Ｒ＿ａ２、．．．とする。また、カラムアドレスＡＤＤＣ（ｂ０、ｂ１、ｂ２、ｂ３、ｂ０、ｂ１、ｂ２、ｂ３、ｂ０、ｂ１、．．．）に対してラッチされたカラムアドレスを、夫々、Ｒ＿ｂ０、Ｒ＿ｂ１、Ｒ＿ｂ２、Ｒ＿ｂ３、Ｒ＿ｂ０、Ｒ＿ｂ１、Ｒ＿ｂ２、Ｒ＿ｂ３、Ｒ＿ｂ０、Ｒ＿ｂ１、．．．とする。
【００８７】
ここで、ラッチされたロウアドレスの最下位ビット以外のビットＲｏｗ［ｎ，１］は、図１１に示すように、偶数アドレスＲ＿ａ０、Ｒ＿ａ２、Ｒ＿ａ４、．．．が、置換判定単位である８サイクル周期で出力される。
【００８８】
また、ロウアドレスＡＤＤＲ（ａ０、ａ０、ａ０、ａ０、ａ１、ａ１、ａ１、ａ１、ａ２、ａ２、．．．）と、カラムアドレスＡＤＤＣ（ｂ０、ｂ１、ｂ２、ｂ３、ｂ０、ｂ１、ｂ２、ｂ３、ｂ０、ｂ１、．．．）の各々の組み合わせに対する出力データＤｏｕｔには、ラッチされたロウアドレス、カラムアドレスと同期して、Ｄ＿００、Ｄ＿０１、Ｄ＿０２、Ｄ＿０３、Ｄ＿１０、Ｄ＿１１、Ｄ＿１２、Ｄ＿１３、Ｄ＿２０、Ｄ＿２１、．．．が出力される。ここで、上記の出力データＤｏｕｔの表示Ｄ＿ｉｊにおいて、ｉはワード線番号、ｊはカラム選択線番号を示している。図１１では、これらのうち、Ｄ＿１３、Ｄ＿２０に対してフェイル（ｆａｉｌ）が検出され、全体比較結果信号Ｊｕｄｇｅがハイレベルになっている。
【００８９】
次に、期間Ｔ９、Ｔ１０、Ｔ１１における動作を順に説明する。まず、期間Ｔ９において、この期間の出力データＤｏｕｔであるＤ＿１３は、不良メモリセル３（Ｗ１、Ｙ３）であるためフェイルと判定されると、全体比較結果信号Ｊｕｄｇｅは、ハイレベルになる。このとき、アドレス検知信号ＲＥもハイレベルであり、不良情報信号ＪＧＲにはハイレベルが出力される。ロウアドレス重複判定回路７０は、不良情報信号ＪＧＲを最初のフェイルであるため重複なしと判定し、不良情報信号ＪＧＲと同位相の不良情報信号ＪＧＲ２をハイレベルで出力する。最初のロウ冗長確定信号ＦＩＬＬ＿Ｒ１がハイレベルとなり、１次アドレスラッチ回路２２１でラッチしたロウアドレス信号Ｒ＿ａ０が再度ラッチされ、図１０における第１の置換１７３が確定する。ここでロウアドレス信号Ｒ＿ａ０は期間Ｔ９におけるロウアドレスＲｏｗ［ｎ，１］である。
【００９０】
次に期間Ｔ１０において、この期間の出力データＤｏｕｔであるＤ＿２０は、不良メモリセル４（Ｗ２、Ｙ０）であるため続けてフェイルと判定されると、全体比較結果信号Ｊｕｄｇｅがハイレベルとなるが、アドレス検知信号ＲＥはローレベルであるため、不良情報保持回路２４のフリップフロップ回路６４にハイレベルがラッチされ、不良情報信号ＪＧＲはローレベルとなる。置換演算回路２６では不良情報信号ＪＧＲがローレベルであるためロウ置換判定の動作は行われない。以後、順次アドレスが進みメモリセルのテストが実施されるが、期間Ｔ１１に到達するまでの間に発生した不良については期間Ｔ１０と同様にロウ置換判定の動作は行われない。
【００９１】
次に期間Ｔ１１において、この期間の出力データＤｏｕｔであるＤ＿３３は、メモリセル（Ｗ３、Ｙ３）が不良ではないためパス（ｐａｓｓ）と判定され、全体比較結果信号Ｊｕｄｇｅがローレベルとなるが、アドレス検知信号ＲＥはハイレベルであるため、不良情報保持回路２４のフリップフロップ回路６４に保持されていたハイレベルの信号、すなわち、Ｄ＿２０がフェイルであるという情報が、不良情報信号ＪＧＲに出力される。そして、ロウアドレス重複判定回路７０で、既に冗長確定された置換ロウアドレスＲｒｏｗ１［ｎ，１］と重複していないと判定されると、期間Ｔ９と同様の動作でロウ冗長確定信号ＦＩＬＬ＿Ｒ２がハイレベルとなり、フリップフロップ回路８６でロウアドレス信号Ｒ＿ａ２がラッチされ、図１０における第２の置換１７４が確定する。すなわち、置換アドレス情報として、ロウ冗長確定信号ＦＩＬＬ＿Ｒ２がハイレベルになり、置換ロウアドレスＲｒｏｗ２［ｎ，１］が確定する。また、期間Ｔ１１は、置換判定単位４０７の最終サイクル（図１１の４０６）になっている。
【００９２】
ここで、期間Ｔ９、Ｔ１０、Ｔ１１における全体比較結果信号Ｊｕｄｇｅ、アドレス検知信号ＲＥ、不良情報信号ＪＧＲの関係について、図１１を参照しながら、以下に整理する。まず、期間Ｔ９のように、アドレス検知信号ＲＥがアクティブ（ハイレベル）の場合で、全体比較結果信号Ｊｕｄｇｅがフェイルを示している場合、図１１の矢印線（Ｃ）に示すように、全体比較結果信号Ｊｕｄｇｅのフェイル状態は、不良情報信号ＪＧＲとしてそのまま出力される。次に、期間Ｔ１０のように、アドレス検知信号ＲＥが非アクティブ（ローレベル）の場合で、全体比較結果信号Ｊｕｄｇｅがフェイルを示している場合、フェイル状態をラッチするが、この期間では、不良情報信号ＪＧＲとして出力しない。期間Ｔ１１になるまで、フェイルの状態はラッチされ続ける。そして、期間Ｔ１１で、アドレス検知信号ＲＥがアクティブ（ハイレベル）になると、ラッチされているフェイル情報を、この期間に、不良情報信号ＪＧＲとして出力する。従って、図１１の矢印線（Ｄ）に示すように、期間Ｔ９の全体比較結果信号Ｊｕｄｇｅが、アドレス検知信号ＲＥがアクティブとなる期間Ｔ１１に現れることになる。
【００９３】
次に、期間Ｔ９において演算される置換演算回路２６の動作速度マージンについて、検討する。期間Ｔ９において、ロウアドレス重複判定回路７０において遅延が発生し、不良情報信号ＪＧＲの入力に対し、重複判定後の不良情報信号ＪＧＲ２は遅延が発生する。そして、不良情報信号ＪＧＲ２が置換アドレス情報保持回路７１のフリップフロップのクロック端子に入力されることにより、ロウ冗長確定信号ＦＩＬＬ＿Ｒ１がローレベルからハイレベルに立ち上がる。その後、ロウアドレスＲｏｗ［ｎ，１］を再度ラッチして、置換ロウアドレスＲｒｏｗ１［ｎ，１］はＲ＿ａ０に確定する。ここで、もし、従来技術のように連続したサイクルで置換演算回路２６を動作させる場合には、ＦＩＬＬ＿Ｒ１、Ｒｏｗ［ｎ，１］は、次の期間Ｔ１０が始まるまでに、信号がフィードバックされ確定していなければならない。この場合の動作速度マージンは、図１１に示すτ０である。ここで、期間Ｔ９におけるロウアドレスの重複判定は、最初のフェイルであるため、不要にすることも可能であるが、特に、最初のフェイルであるか否かの判定をしない場合には、ロウアドレスの重複判定は必要である。また、図１１に示した動作速度マージンτ０は、２回目以降のフェイルに対しても同様である。
【００９４】
しかしながら、実施例２によれば、連続したサイクルで置換演算回路２６は動作しないようにすることができ、ＦＩＬＬ＿Ｒ１、Ｒｏｗ［ｎ，１］は、期間Ｔ１１が始まるまでに、信号がフィードバックできていればよい。この場合の動作速度マージンは、図１１に示すτ２である。ここで、上記した動作速度マージンは、他の期間においても同様である。このように、実施例２における動作速度マージンτ２は、実施例１における動作速度マージンτ１に比べて、大きくとることができる。また、図１１に示した動作速度マージンτ２は、２回目以降のフェイルに対しても同様である。
【００９５】
実施例２では、２ビットのカラムアドレスをラッチしているが、それに限定されず、一般に、１次アドレスラッチ回路２２１において、カラムアドレスの下位ｍｃビットをラッチしてＣＯＬ［ｍｃ−１，０］を出力し、ＣＯＬ［ｍｃ−１，０］とＲｏｗ［ｍｒ−１，０］に基づいてアドレス検知信号ＲＥを生成し、それ以外のロウアドレスのビットＲｏｗ［ｎ，ｍｒ］に対して置換演算回路２６で演算を行う構成にすることができる（但し、ｍｒ、ｍｃは自然数）。実施例２の場合は、ｍｒ＝１、ｍｃ＝２に相当する。例えば、ｍｒ＝１、ｍｃ＝３とすると、メモリを走査する走行順序が１本のワード線上でメモリセル８個を走査した後、次のワード線を走査する走行順序になり、置換判定単位は１６個のメモリセルの走行範囲（すなわち、１６サイクル）になる。
【００９６】
以下に、実施例２の効果について、述べる。実施例２では、テストパターンのアドレスシーケンスが、ロウアドレス及びカラムアドレスに基づいて、設定される。このように任意に設定された走行パターンに対しても、置換判定単位の境界部で連続してフェイルが発生した場合（例えば、図１１のＤ＿１３、Ｄ＿２０）においても、置換演算回路２６の動作速度マージンを増加させることができる。また、アドレス検知信号ＲＥがローレベルの区間において何度フェイルが発生しても、置換演算回路２６におけるロウ置換判定を、置換判定単位（実施例２では８サイクル）に一度だけ行えばよく、演算負荷を減少することができるという効果が得られる。また、前述のように、置換演算回路２６の動作速度マージンτ２は（図１１）、走行パターンによっては、実施例１の動作速度マージンτ１に比べて大幅に増加させることができる。
【実施例３】
【００９７】
図１２は本発明の実施例３に係る半導体記憶装置を示すブロック図である。実施例３において、メモリ部３６は、図１３に示すように、ＩＯ冗長部１３４を有し、実施例１、２におけるロウ置換に加えて、ＩＯ単位で置換が可能なように構成されている。実施例３において、ＩＯの本数が４、ＩＯ冗長部１３４の置換セット数が１である場合が例示されるが、これに限定されず、任意本数のＩＯ、任意数の置換セットに対して適用することが可能である。図１２において、自己診断回路３１０は、実施例１の全体比較結果信号Ｊｕｄｇｅの代わりに、ＩＯ毎の診断結果であるＩＯ毎比較結果信号ＪＩＯ［３，０］を冗長素子配置演算器３２０に対して出力する。また、図１２の不良情報保持回路３２４は、ＩＯ毎比較結果信号ＪＩＯ［３，０］及びアドレス検知信号ＲＥを入力し、ＩＯ毎に不良セルが存在するか否かを示すＩＯ毎不良情報信号ＪＩＯＲ［３，０］を出力する。つまり、実施例３の不良情報保持回路３２４には、実施例１の不良情報保持回路２４が、ＩＯの本数だけ配置されている。具体的には、不良情報保持回路３２４は、実施例１の不良情報保持回路２４を４セット有している。
【００９８】
また、実施例３では、実施例１に対してカウンタ回路１４０が追加されている。図１４は、カウンタ回路１４０の構成を示すブロック図である。カウンタ回路１４０はＩＯ毎カウンタ回路１４０ａ〜１４０ｄ、ＯＲ回路１４７を備える。図１４において、ＩＯ毎カウンタ回路１４０ａの詳細を示している。ＩＯ毎カウンタ回路１４０ｂ、１４０ｃ、１４０ｄは、１４０ａと同様な構成であるため、それらの詳細の図示は省略している。
【００９９】
ＩＯ毎カウンタ回路１４０ａは、フリップフロップ回路１４１、１４２、ＡＮＤ回路１４３、１４５、インバータ回路１４４、１４６を備える。イニシャライズ信号ＩＮＩＴは、フリップフロップ回路１４１、１４２のリセット端子Ｒに接続される。そして、動作開始時に、イニシャライズ信号ＩＮＩＴがハイレベルとなることによりフリップフロップ回路１４１、１４２を初期化し、ＩＯ毎不良確定信号ＪＩＯＲ２［３，０］をローレベルにする。フリップフロップ回路１４１のデータ入力端子ＤにはＶＣＣレベルが接続され、フリップフロップ回路１４１のデータ出力端子Ｑはフリップフロップ回路１４２のデータ入力端子Ｄに接続されている。
【０１００】
ＩＯ毎カウンタ回路１４０ａにおいて、テストモード信号ＴＥＳＴはＡＮＤ回路１４３の一端及びインバータ回路１４４を介してＡＮＤ回路１４５の一端に接続される。ＩＯ毎不良情報ＪＩＯＲ［０］はＡＮＤ回路１４３の一端及びＡＮＤ回路１４５の一端に接続される。ＡＮＤ回路１４３の出力はフリップフロップ回路１４１、１４２のクロック端子に接続される。ＩＯ毎不良確定信号ＪＩＯＲ２［０，０］はインバータ回路１４６を介してＡＮＤ回路１４５の一端に接続される。ＡＮＤ回路１４５の出力であるＩＯ毎カウンタ回路出力Ｐ＿ＪＧＲ［０］はＯＲ回路１４７に供給される。そして、ＯＲ回路１４７において全ＩＯ分に対して論理和が取られて、不良情報信号ＪＧＲとして出力され、置換演算回路２６に供給される。
【０１０１】
図１２において、内蔵メモリ３３０には自己診断回路３１０より、ロウアドレスＡＤＤＲ［ｎ，０］、データ入力Ｄｉｎ［３，０］が供給される。そして、内蔵メモリ３３０は出力データＤｏｕｔ［３，０］を自己診断回路３１０に出力する。また、冗長素子配置演算器３２０より電気ヒューズ回路３３３に対して、ロウ冗長確定信号ＦＩＬＬ＿Ｒ１〜ＦＩＬＬ＿Ｒｋ、置換ロウアドレスＲｒｏｗ１〜Ｒｒｏｗｋ、ＩＯ毎不良確定信号ＪＩＯＲ２［３，０］が供給される。また、メモリ部３６には電気ヒューズ回路３３３より置換アドレス情報をプログラムしたロウ冗長確定信号ＰＦＩＬＬ＿Ｒ１〜ＰＦＩＬＬ＿Ｒｋ、置換ロウアドレスＰＲｒｏｗ１〜ＰＲｒｏｗｋ、ＩＯ毎不良確定信号ＰＪＩＯ［３，０］が供給される。
【０１０２】
図１３は実施例３のメモリ部３６を示す。ロウアドレスＡＤＤＲ［ｎ，０］によって選択されるワード線Ｗ０〜ＷＮに接続されるメモリセルから出力データＤｏｕｔ［３，０］が読み出される。尚、デコーダ部は図１におけるデコーダ部１６０と同様であり、図１３において図示を省略している。メモリ部３６は２セットのロウアドレスの置換先セットＲＥＤ１、ＲＥＤ２を有し、電気ヒューズ回路３３３にプログラムされたＩＯ毎不良確定信号ＰＪＩＯ［３，０］に従って、ＩＯ選択回路１３１が不良ＩＯ線をＩＯ冗長部１３４に置き換える置換救済を行う。具体的には、図１３に示すように、０〜３のうち、１番目のＩＯが不良であり、ＰＪＩＯ［１］＝１、ＰＪＩＯ［０］＝ＰＪＩＯ［２］＝ＰＪＩＯ［３］＝０の信号がＩＯ選択回路１３１に入力される。そして、図１１に示すように、ＩＯの置換１８３により、１番目のＩＯのメモリセルは、ＩＯ冗長部１３４のメモリセルに置換される。
【０１０３】
次に、実施例３の自己診断回路３１０によるメモリ走査は、テストモード信号ＴＥＳＴをハイレベルに設定して行う「ＩＯ置換テストモード」と、それに引き続いて行われるテストモード信号ＴＥＳＴをローレベルに設定する「ロウ置換テストモード」の２つの走査からなる。ここで、いずれのモードも、メモリを走査する順は、実施例１と同じである。
【０１０４】
まず、テストモード信号ＴＥＳＴをハイレベルに設定して行う「ＩＯ置換テストモード」について説明する。「ＩＯ置換テストモード」において、置換判定単位は、実施例１と同じである。従って、置換判定単位の区切りを示すアドレス検知信号ＲＥは、ロウアドレスの最下位ビットＲｏｗ［０］がハイレベルのときに、ハイレベルとなる。
【０１０５】
まず、４本のＩＯのうち、番号０のＩＯ→番号１のＩＯ→番号２のＩＯ→番号３のＩＯの順に走査する。図１３に示すように、メインメモリ部１３２には、番号１のＩＯに複数の不良セルがある。従って、番号１のＩＯの走査の際に、図１４に示すカウンタ回路１４０においてＩＯ毎不良情報ＪＩＯＲ［１］がハイレベルとなり、その度にフリップフロップ回路１４１、１４２の順にハイレベル（ＶＣＣレベル）が伝播し、２回以上ＩＯ毎不良情報ＪＩＯＲ［１］がハイレベルとなると、対応するＩＯ毎不良確定信号ＪＩＯＲ２［１］はハイレベルに固定される。このことは同一ＩＯ上に２つ以上の不良メモリセルがあり、ロウ置換で救済する場合、少なくともワード線２本単位で構成される置換セットを２つ以上使用することを意味しており、ＩＯ置換による救済のほうが、効率が良いということを示している。また、その他の番号のＩＯに対しては、不良セルはないので、ＩＯ毎不良確定信号ＪＩＯＲ２［０］、ＪＩＯＲ２［２］、ＪＩＯＲ２［３］はいずれもローレベルである。また、テストモードＴＥＳＴ信号がハイレベルの状態ではＡＮＤ回路１４５に対して、インバータ１４４を介してＴＥＳＴ信号を反転した信号が入力されるから、Ｐ＿ＪＧＲ［０］〜Ｐ＿ＪＧＲ［３］はいずれもローレベルとなり、その結果、不良情報信号ＪＧＲはローレベルで固定されるためにロウ置換判定は実施されない。一方、ＩＯ毎不良確定信号ＪＩＯＲ２［３，０］は、そのままＩＯ置換のためのヒューズ情報として電気ヒューズ回路３３３に供給される。
【０１０６】
また、カウンタ回路１４０ａ〜１４０ｄでは、２つのフリップフロップ１４１、１４２を接続することにより、ＩＯ上に２つ以上の不良セルがあった場合に、ＩＯ毎不良情報信号ＪＩＯＲを確定して、ＩＯ毎不良確定信号ＪＩＯＲ２をハイレベルにするようにしている。ここで、一般的に、カウンタ回路１４０ａ〜１４０ｄのカウント出力が所定の値ＣＯＵＮＴ以上である場合に、ＩＯ毎不良情報信号ＪＩＯＲを確定するようにするには、カウンタ回路におけるフリップフロップを所定の値ＣＯＵＮＴに相当する段数だけ接続するように構成すればよい。
【０１０７】
次に、イニシャライズを行わず、テストモード信号ＴＥＳＴをローレベルに設定し、「ロウ置換テストモード」で、再度メモリセルを走査するテストパターンを走行させる。ＩＯ置換対象となったＩＯ毎不良情報はインバータ１４６を介してローレベルを出力し、ＡＮＤ回路１４５でマスクされるため、置換対象ＩＯ以外で発生した不良情報のみが不良情報信号ＪＧＲに伝播することとなる。以降は、実施例１と同様の動作により、発生した不良をロウ置換により救済する。以上のようにして、ロウ冗長部１３３及び冗長ＩＯ部１３４で置換救済を行う場合の置換アドレス情報の取得が行われる。
【０１０８】
以下に、実施例３の効果について、述べる。実施例３では、ＩＯ上の不良がロウアドレスの置換先セットを何セット使用するかをカウンタ回路１４０でカウントすることにより、ＩＯ救済のほうが効率的か否かの判定を行うことができる。また、ＩＯ不良に相当するＩＯ線を抽出して冗長ＩＯによる救済を確定させた後、救済される不良ＩＯの情報をマスクした状態にして、実施例１と同様に冗長ロウによる救済を行うことができる。このように、実施例１に対して、さらに冗長ＩＯによる救済も可能になり、効率的に不良救済を行う半導体記憶装置を提供することができる。
【０１０９】
一般的なロウ優先置換方式では、ロウ冗長部で救済しきれない不良をＩＯ冗長部で救済することを行っている。しかしながら、断線等の原因によりＩＯ線そのものが不良である場合、ロウ冗長部も不良ＩＯ線を含んでいるため、ロウ冗長部への置換では救済が不可能となる。このように内蔵メモリがＩＯ不良を含む場合は、まずＩＯ不良を抽出し、ＩＯ冗長部への置換を確定させてからロウ置換によるビット不良の救済を行うようにしたほうが、より効果的な救済を行うことができる。このように、ＩＯ線そのものが不良になっている場合にも、救済が可能な半導体記憶装置を提供することができる。
【産業上の利用可能性】
【０１１０】
本発明は、半導体メモリを混載するＳＯＣ製品において、自己診断回路によるメモリテストと冗長メモリセルへの置換判定処理を行う場合に有効である。
【０１１１】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１１２】
１、２、３、４：不良メモリセル
１０、３１０：自己診断回路
１１：自己診断制御器
１２：アドレス発生器
１３：データ発生器
１４、３１４：比較器
２０、２２０、３２０：冗長素子配置演算器
２１、２２１：１次アドレスラッチ回路
２２：優先軸シーケンサ回路
２３：シフトレジスタ回路
２４、３２４：不良情報保持回路
２５、２２５：アドレス切替検知回路
２６：置換演算回路
３０、３３０：内蔵メモリ
３１、１３３、１５２：ロウ冗長部
３２、１３４：ＩＯ冗長部
３３、３３３：電気ヒューズ回路
３４：メモリセル
３５、３６：メモリ部
４１、７０：ロウアドレス重複判定回路
４２〜４８、５２、６４、８１〜８７、１４１、１４２：フリップフロップ回路
５０ａ、５０ｂ、７２、７３、７４：一致検出回路
５１、５４、６０、６１、７５、７６、１６５、１４３、１４５、１６５：ＡＮＤ回路
５３、６２、１４４、１４６：インバータ回路
６３、１４７：ＯＲ回路
７１：置換アドレス情報保持回路
７７：比較回路
７８：ＮＡＮＤ回路
１３１：ＩＯ選択回路
１３２、１５１：メインメモリ部
１４０：カウンタ回路
１４０ａ、１４０ｂ、１４０ｃ、１４０ｄ：ＩＯ毎カウンタ回路
１５０：メモリセル部
１５３、１７３：第１の置換
１５４、１７４：第２の置換
１５６、１５７、１５８、１５９、４０３、４０４、４０７：置換判定単位
１６０：デコーダ部
１６２：ロウデコーダ
１６３：カラムデコーダ
１６４：ＮＯＲ回路
１６６、１６７：スペアワードデコーダ
１８３：ＩＯの置換
４０１、４０２、４０５、４０６：置換判定単位の最終サイクル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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