(57)【要約】【課題】半導体集積回路の高集積化と機能素子の高性能化とを同時に実現する。【解決手段】実施形態に係わる半導体装置は、半導体基板１の表面領域に配置されるスイッチ素子３，４と、下面がスイッチ素子３，４に接続されるコンタクトプラグ６と、コンタクトプラグ６の上面の直上に配置される機能素子７とを備える。コンタクトプラグ６の上面の最大表面粗さは、０．２ｎｍ以下である。【選択図】図１
2012009804.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面領域に配置されるスイッチ素子と、上面及び下面を有し、前記下面が前記スイッチ素子に接続されるコンタクトプラグと、前記上面の直上に配置される機能素子とを具備し、前記コンタクトプラグの上面の最大表面粗さは、０．２ｎｍ以下であることを特徴とする半導体装置。
【請求項２】
前記機能素子は、磁化方向が可変の記憶層と、磁化方向が不変の参照層と、それらの間に配置されるトンネルバリア層とを備える磁気抵抗効果素子であり、前記トンネルバリア層の下地の最大表面粗さが０．２ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記参照層は、第１及び第２強磁性層と、これらの間の非磁性層とを備え、前記第１及び第２強磁性層の磁化方向は、互いに逆向きであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記機能素子の下地は、コンプレッシブ応力を持つ材料から構成されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記コンタクトプラグは、第１金属材料を形成した後にＣＭＰにより前記第１金属材料を研磨する第１ステップにより形成し、
前記ＣＭＰは、コロイダルシリカを含む酸性スラリーを用いて行うことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１ステップは、２回以上繰り返されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記コンタクトプラグ上に下部電極を形成した後に、前記下部電極上に前記機能素子を形成する第２ステップを備え、
前記下部電極は、前記コンタクトプラグ上に第２金属材料を形成した後にＣＭＰにより前記第２金属材料を研磨することにより形成される
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記コンタクトプラグ上に下部電極を形成した後に、前記下部電極上に前記機能素子を形成する第２ステップを備え、
前記下部電極は、前記コンタクトプラグ上に第２金属材料を形成した後にガスクラスターイオンビーム法により前記第２金属材料を平滑化することにより形成される
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記コンタクトプラグは、第１金属材料を形成した後にＣＭＰにより前記第１金属材料を研磨する第１ステップと、前記第１ステップ後にガスクラスターイオンビーム法により前記第１金属材料を平滑化する第２ステップとにより形成されることを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１ステップは、２回以上繰り返されることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記コンタクトプラグ上に下部電極を形成した後に、前記下部電極上に前記機能素子を 形成する第３ステップを備え、
前記下部電極は、前記コンタクトプラグ上に第２金属材料を形成した後にガスクラスターイオンビーム法により前記第２金属材料を平滑化することにより形成される
ことを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化のため、半導体基板の上部に特定機能を有する機能素子を配置する構造が採用される。しかし、この構造を採用するとき、機能素子の下地が平坦化されていないとその機能素子の特性が劣化する問題がある。
【０００３】
その一例として、磁気ランダムアクセスメモリについて説明する。
【０００４】
磁気ランダムアクセスメモリは、例えば、１つのメモリセルが、半導体基板の表面領域に配置されるスイッチ素子(例えば、field effect transistor: FET)と、そのスイッチ素子の上部に配置される磁気抵抗効果素子(magnetoresistive element)とを備える（例えば、特許文献１を参照）。
【０００５】
磁気抵抗効果素子は、磁化方向が可変の磁気フリー層(magnetic free layer)と、磁化方向が不変の磁気ピンド層(magnetic pinned layer)と、それらの間に配置されるトンネルバリア層とからなる積層構造を基本構造とする。
【０００６】
このような磁気ランダムアクセスメモリにおいては、トンネルバリア層の厚さやそれを構成する材料の質が均一化されていることが、磁気抵抗効果素子の磁気特性を向上させるために必要不可欠である。しかし、トンネルバリア層は、極薄（10 nm以下）であるため、その下地が平坦でないと、この極薄膜の成膜状態が劣化し、トンネルバリア層の厚さやそれを構成する材料の質が均一化できず、結果として、磁気抵抗効果素子の磁気特性を向上できない。
【０００７】
このような問題に対し、トンネルバリア層の下地となる強磁性層（磁気ピンド層）又は反強磁性層を研磨し、その最大表面粗さを0.5 nm以下にする技術が提案されている（例えば、特許文献２を参照）。
【０００８】
しかし、この技術では、強磁性層又は反強磁性層の表面を直接研磨することから、研磨時の応力によって強磁性層又は反強磁性層にダメージが生じ、磁気抵抗効果素子の磁気特性が劣化する。また、強磁性層又は反強磁性層に厚さのばらつきが発生し、それが磁気抵抗効果素子の磁気特性のばらつきとなる。
【０００９】
また、この技術では、磁気抵抗効果素子（磁気フリー層／トンネルバリア層／磁気ピンド層）がコンタクトプラグの直上に配置されない。なぜなら、磁気抵抗効果素子に対する書き込みを磁界により行うため、コンタクトプラグの直上に磁気抵抗効果素子を配置すると、それに磁界を与えることが困難になるためである（例えば、特許文献２の0001段落を参照）。
【００１０】
従って、この技術では、メモリセルのサイズ縮小による半導体集積回路の高集積化を図ることができない。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−１４９７７８号公報
【特許文献２】特開２００３−２１８３２４号公報
【特許文献３】特開２００９−４３９７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
実施形態は、半導体集積回路の高集積化と機能素子の高性能化とを同時に実現する技術を提案する。
【課題を解決するための手段】
【００１３】
実施形態によれば、半導体装置は、半導体基板の表面領域に配置されるスイッチ素子と、上面及び下面を有し、前記下面が前記スイッチ素子に接続されるコンタクトプラグと、前記上面の直上に配置される機能素子とを備え、前記コンタクトプラグの上面の最大表面粗さは、０．２ｎｍ以下である。
【００１４】
実施形態によれば、前記半導体装置の製造方法において、前記コンタクトプラグは、第１金属材料を形成した後にＣＭＰにより前記第１金属材料を研磨する第１ステップにより形成する。前記ＣＭＰは、コロイダルシリカを含む酸性スラリーを用いて行う。
【図面の簡単な説明】
【００１５】
【図１】実施形態の半導体装置を示す図。
【図２】実施形態の半導体装置を示す図。
【図３】第１実施例の製造方法を示す図。
【図４】第１実施例の製造方法を示す図。
【図５】第２実施例の製造方法を示す図。
【図６】第２実施例の製造方法を示す図。
【図７】第２実施例の製造方法を示す図。
【図８】第２実施例の製造方法を示す図。
【図９】第３実施例の製造方法を示す図。
【図１０】第３実施例の製造方法を示す図。
【図１１】第３実施例の製造方法を示す図。
【図１２】効果の比較を示す図。
【図１３】コロイダルシリカを示す図。
【図１４】ヒュームドシリカを示す図。
【図１５】研磨剤の粒径と平滑性との関係を示す図。
【図１６】ＰＨ−電位図。
【図１７】ＭＲＡＭセルの等価回路を示す図。
【図１８】磁気抵抗効果素子の種類を示す図。
【図１９】ＭＲＡＭセルの構造を示す図。
【図２０】磁気抵抗効果素子の構造を示す図。
【図２１】ＭＲＡＭの詳細を示す図。
【図２２】応用例としての半導体装置を示す図。
【図２３】応用例としての半導体装置を示す図。
【図２４】応用例としての半導体装置を示す図。
【図２５】応用例としての半導体装置を示す図。
【図２６】磁気抵抗効果素子の応用例を示す図。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しながら実施形態を説明する。
【００１７】
１．  基本構造  
図１及び図２は、半導体装置の基本構造を示している。
【００１８】
半導体基板１は、例えば、シリコン基板であり、その導電型は、Ｐ型でも、Ｎ型でもどちらでもよい。半導体基板１内には、素子分離絶縁層２として、例えば、ＳＴＩ(shallow trench isolation)構造の酸化シリコン層が配置される。
【００１９】
半導体基板１の表面領域、具体的には、素子分離絶縁層２により取り囲まれた素子領域（アクティブエリア）内には、スイッチ素子が配置される。本例では、スイッチ素子は、ＦＥＴ(field effect transistor)であり、半導体基板１内の２つのソース／ドレイン拡散層３と、それらの間のチャネル領域上にゲート絶縁膜を介して配置されるゲート電極４とを有する。
【００２０】
スイッチ素子は、絶縁層（例えば、酸化シリコン）５により覆われる。コンタクトホールは、絶縁層５内に設けられ、コンタクトプラグ６は、そのコンタクトホール内に配置される。コンタクトプラグ６は、例えば、Ｗ（タングステン）、Ｃｕ（銅）などの金属材料から形成される。
【００２１】
コンタクトプラグ６の下面は、スイッチ素子に接続される。本例では、コンタクトプラグ６は、ソース／ドレイン拡散層３に直接接触している。但し、コンタクトプラグ６とソース／ドレイン拡散層３との間に、これらとは異なる導電層などの別の構成要素が存在していても構わない。
【００２２】
コンタクトプラグ６の上面の直上には、特定機能を有する機能素子７が配置される。機能素子７は、磁気抵抗効果素子、可変抵抗素子（金属酸化物）、相変化素子、ダイオード、抵抗素子、容量素子などの特定機能を有する素子である。機能素子７は、図１に示すように、コンタクトプラグ６に直接接触していてもよいし、図２に示すように、下部電極９を介して、コンタクトプラグ６の直上に配置されていてもよい。
【００２３】
そして、機能素子７の下地となるコンタクトプラグ６の上面の最大表面粗さ(roughness)は、０．２ｎｍ以下である。  
また、機能素子７上には、導電線８が接続される。
【００２４】
以上の基本構造により、半導体集積回路の高集積化と機能素子の高性能化とを同時に実現することができる。
【００２５】
２．  製造方法  
上述の基本構造を実現するための製造方法の例について説明する。
【００２６】
(1)   第１実施例  
図３及び図４は、第１実施例を示している。
【００２７】
まず、図３に示すように、半導体基板１内に素子分離絶縁層２を形成する。素子分離絶縁層２は、例えば、ＣＶＤ(chemical vapor deposition)、フォトリソグラフィ、ＲＩＥ(reactive ion etching)及びＣＭＰ(chemical mechanical etching)を組み合わせることにより形成する。
【００２８】
また、素子分離絶縁層２により取り囲まれた素子領域内に、スイッチ素子として、ソース／ドレイン拡散層３及びゲート電極４を有するＦＥＴを形成する。
【００２９】
この後、ＣＶＤにより、スイッチ素子を覆う絶縁層（例えば、酸化シリコン）５Ａを形成する。続けて、フォトリソグラフィ及びＲＩＥにより、絶縁層５Ａ内に、ソース／ドレイン拡散層３に達する直径約４０ｎｍのコンタクトホール３１を形成する。
【００３０】
そして、ＣＶＤにより、絶縁層５Ａ上に、コンタクトホール３１を満たす金属材料３２を形成する。金属材料３２は、１つの材料であってもよいし、複数の材料の組み合わせ（例えば、Ｗ／バリアメタルの積層）であってもよい。
【００３１】
また、コロイダルシリカを含む酸性スラリーを用いたＣＭＰにより、金属材料３２を研磨し、金属材料３２をコンタクトホール３１内のみに残存させる。
【００３２】
このＣＭＰの条件は、例えば、以下の通りである。
【００３３】
・  １回目ＣＭＰ  
研磨パッド：  ＩＣ１０００／Ｓ４００（ロームアンドハース社製）  
スラリー：    アルミナ（０．５ｗｔ％）＋硝酸鉄（１．０ｗｔ％）  
ＰＨ＝１．５
・  ２回目ＣＭＰ（タッチアップＣＭＰ）  
研磨パッド：  Ｐｏｌｉｔｅｘ（ロームアンドハース社製）  
スラリー：    コロイダルシリカ（粒径４５ｎｍ、５ｗｔ％＋粒径８０ｎｍ、１ｗｔ％）＋過硫酸アンモニウム（１．０ｗｔ％＋ＰＨ調整剤）  
ＰＨ＝２．０
このＣＭＰにより、図４に示すように、コンタクトホール３１内に、その上面が平坦化されたコンタクトプラグ６が形成される。ところで、コンタクトプラグ６を形成するに当たっては、コンタクトプラグ６を完全にコンタクトホール３１内のみに残すために、その上面を絶縁層５Ａの上面よりも低くなる位置までオーバーエッチングする。
【００３４】
従って、上述のＣＭＰを終えると、コンタクトプラグ６の上面は、ディッシング状(dishing form)に溶解される。以下では、このリセス(recess)を含めたコンタクトプラグ６の上面の状態を「平坦性(flatness)」という表現で表し、このリセスを含めないコンタクトプラグ６の上面の状態を「平滑性(smoothness)」という表現で表すことにする。
【００３５】
尚、平滑性は、最大表面粗さと同義とする。
【００３６】
タッチアップＣＭＰ後のコンタクトプラグ６の上面の平坦性及び平滑性（最大表面粗さ）をＡＦＭ(atomic force microscope)で評価したところ、その平坦性は、２０ｎｍ以下であり、その平滑性は、０．２０ｎｍ以下であった。
【００３７】
さらに、コンタクトプラグ６の上面の平坦性及び平滑性を向上させるために、タッチアップＣＭＰに引き続き、ガスクラスターイオンビーム（Gas cluster ion beam）法によりコンタクトプラグ６の上面の平滑化を行ってもよい。
【００３８】
ガスクラスターイオンビーム法は、ＣＭＰの課題であるスクラッチや砥粒残留などがなく、かつ、平滑化する面の異方性に優れる、という特徴を持つ。但し、この方法は、数１０ｎｍ以下の段差の平滑化に有効であり、それを超える段差の平滑化には向いていない。
【００３９】
そこで、上述のように、タッチアップＣＭＰ後にガスクラスターイオンビーム法による平滑化を実行するのが望ましい。
【００４０】
尚、ガスクラスターイオンビーム法による平滑化を行うときは、タッチアップＣＭＰは、コロイダルシリカを含む酸性スラリーを用いたＣＭＰでなくてもよい。また、タッチアップＣＭＰ（２回目）を省略してもよい。
【００４１】
この後、図４に示すように、コンタクトプラグ６の上面の直上に機能素子７を形成する。この機能素子７は、上述のように平坦化されたコンタクトプラグ６の上面上に形成されるため、半導体集積回路の高集積化と機能素子の高性能化とを同時に実現できる。
【００４２】
最後に、機能素子７を絶縁層で覆い、かつ、機能素子７に接続される導電線を形成すれば、図１に示す基本構造が完成する。
【００４３】
このように、コンタクトプラグを形成するときのＣＭＰの条件として、粒径が小さいコロイダルシリカを含む酸性スラリーを用いることで、コンタクトプラグの上面の平坦性と平滑性とをそれぞれ十分に小さくすることができる。
【００４４】
尚、コロイダルシリカとは、図１３に示すように、それぞれが独立した複数のシリカ粒の集合体のことであり、各シリカ粒の粒径は、１００ｎｍ以下であることが望ましい。
【００４５】
また、ＣＭＰ後にガスクラスターイオンビーム法による平滑化を実行すれば、コンタクトプラグの上面の平坦性と平滑性とをさらに向上させることができる。
【００４６】
(2)   第２実施例  
図５乃至図８は、第２実施例を示している。
【００４７】
第２実施例は、第１実施例の改良プロセスである。
【００４８】
コンタクトホール内に金属材料を満たすとき、コンタクトホール直上の金属材料の表面には、シーム(seam)が形成される。このシームは、ＣＭＰを行った後にも、コンタクトプラグの上面に残る。
【００４９】
第２実施例は、このシームによるコンタクトプラグの上面の平坦性及び平滑性を向上させる技術に関する。
【００５０】
まず、図５に示すように、半導体基板１内に素子分離絶縁層２を形成する。素子分離絶縁層２は、例えば、ＣＶＤ、フォトリソグラフィ、ＲＩＥ及びＣＭＰを組み合わせることにより形成する。
【００５１】
また、素子分離絶縁層２により取り囲まれた素子領域内に、スイッチ素子として、ソース／ドレイン拡散層３及びゲート電極４を有するＦＥＴを形成する。
【００５２】
この後、ＣＶＤにより、スイッチ素子を覆う絶縁層（例えば、酸化シリコン）５Ａを形成する。続けて、フォトリソグラフィ及びＲＩＥにより、絶縁層５Ａ内に、ソース／ドレイン拡散層３に達する直径約４０ｎｍのコンタクトホール３１を形成する。
【００５３】
そして、ＣＶＤにより、絶縁層５Ａ上に、コンタクトホール３１を満たす金属材料３２を形成する。コンタクトホール３１は高アスペクト比を持つため、コンタクトホール３１直上の金属材料３２の表面には、シームＸが形成される。尚、金属材料３２は、１つの材料であってもよいし、複数の材料の組み合わせ（例えば、Ｗ／バリアメタルの積層）であってもよい。
【００５４】
また、コロイダルシリカを含む酸性スラリーを用いたＣＭＰにより、金属材料３２を研磨し、金属材料３２をコンタクトホール３１内のみに残存させる。このＣＭＰの条件は、第１実施例と同じであるため、ここではその説明については省略する。
【００５５】
このＣＭＰにより、図６に示すように、コンタクトホール３１内に、その上面が平坦化されたコンタクトプラグ６が形成される。しかし、ＣＭＰを行った後にも、コンタクトプラグの上面には、シームＸが残る。
【００５６】
そこで、金属材料３２の形成とＣＭＰとを２回以上繰り返す。
【００５７】
本例では、この後、さらに、金属材料３２の形成とＣＭＰとを１回（合計２回）行う例について説明する。
【００５８】
即ち、図７に示すように、ＣＶＤにより、絶縁層５Ａ上及びコンタクトプラグ６上に、再び、金属材料３２を形成する。ここで、コンタクトプラグ６の上面にはシームが残っているが、そのシームはコンタクトホール３１に比べて十分に浅いため、金属材料３２によりシームを埋めたとき、コンタクトホール３１直上の金属材料３２の表面に再びシームが形成されることはない。
【００５９】
ここで注意する点は、最初（１回目）のステップ（金属材料３２の形成とＣＭＰ）において、金属材料３２が複数の材料の組み合わせ（例えば、Ｗ／バリアメタルの積層）から形成されるときであっても、それ以降（２回目以降）のステップ（金属材料３２の形成とＣＭＰ）においては、金属材料３２は１つの材料（例えば、最初のステップの最上層と同じ材料、Ｗなど）から形成されることにある。
【００６０】
また、最初（１回目）のステップにおいて、金属材料３２が１つの材料であるときは、それ以降（２回目以降）のステップにおいては、金属材料３２は、最初のステップの金属材料３２と同じ材料から形成される。
【００６１】
この後、コロイダルシリカを含む酸性スラリーを用いたＣＭＰにより、金属材料３２を研磨し、金属材料３２をコンタクトホール３１内のみに残存させる。このＣＭＰの条件は、第１実施例と同じであるため、ここではその説明については省略する。
【００６２】
このＣＭＰにより、図８に示すように、シームは消滅し、コンタクトホール３１内に、その上面が平坦化されたコンタクトプラグ６が形成される。
【００６３】
タッチアップＣＭＰ後のコンタクトプラグ６の上面の平坦性及び平滑性（最大表面粗さ）をＡＦＭで評価したところ、その平坦性は、１５ｎｍ以下であり、その平滑性は、０．１５ｎｍ以下であった。
【００６４】
さらに、コンタクトプラグ６の上面の平坦性及び平滑性を向上させるために、第１実施例と同様に、タッチアップＣＭＰに引き続き、ガスクラスターイオンビーム法によりコンタクトプラグ６の上面の平滑化を行ってもよい。
【００６５】
尚、ガスクラスターイオンビーム法による平滑化を行うときは、タッチアップＣＭＰは、コロイダルシリカを含む酸性スラリーを用いたＣＭＰでなくてもよい。また、タッチアップＣＭＰ（２回目）を省略してもよい。
【００６６】
この後、図８に示すように、コンタクトプラグ６の上面の直上に機能素子７を形成する。この機能素子７は、上述のように平坦化されたコンタクトプラグ６の上面上に形成されるため、半導体集積回路の高集積化と機能素子の高性能化とを同時に実現できる。
【００６７】
最後に、機能素子７を絶縁層で覆い、かつ、機能素子７に接続される導電線を形成すれば、図１に示す基本構造が完成する。
【００６８】
このように、コンタクトプラグを形成するときのＣＭＰの条件として、粒径が小さいコロイダルシリカを含む酸性スラリーを用い、かつ、金属材料の形成とＣＭＰとを２回以上繰り返すことで、コンタクトプラグの上面の平坦性と平滑性とをそれぞれ十分に小さくすることができる。
【００６９】
尚、コロイダルシリカの粒径は、第１実施例と同様に、１００ｎｍ以下であることが望ましい。
【００７０】
また、ＣＭＰ後にガスクラスターイオンビーム法による平滑化を実行すれば、コンタクトプラグの上面の平坦性と平滑性とをさらに向上させることができる。
【００７１】
(3)   第３実施例  
図９乃至図１１は、第３実施例を示している。
【００７２】
第３実施例も、第１実施例の改良プロセスであり、シームによるコンタクトプラグの上面の平坦性及び平滑性を向上させる技術に関する。
【００７３】
まず、図９に示すように、半導体基板１内に素子分離絶縁層２を形成する。素子分離絶縁層２は、例えば、ＣＶＤ、フォトリソグラフィ、ＲＩＥ及びＣＭＰを組み合わせることにより形成する。
【００７４】
また、素子分離絶縁層２により取り囲まれた素子領域内に、スイッチ素子として、ソース／ドレイン拡散層３及びゲート電極４を有するＦＥＴを形成する。
【００７５】
この後、ＣＶＤにより、スイッチ素子を覆う絶縁層（例えば、酸化シリコン）５Ａを形成する。続けて、フォトリソグラフィ及びＲＩＥにより、絶縁層５Ａ内に、ソース／ドレイン拡散層３に達する直径約４０ｎｍのコンタクトホール３１を形成する。
【００７６】
そして、ＣＶＤにより、絶縁層５Ａ上に、コンタクトホール３１を満たす金属材料３２を形成する。コンタクトホール３１は高アスペクト比を持つため、コンタクトホール３１直上の金属材料３２の表面には、シームＸが形成される。尚、金属材料３２は、１つの材料であってもよいし、複数の材料の組み合わせ（例えば、Ｗ／バリアメタルの積層）であってもよい。
【００７７】
また、コロイダルシリカを含む酸性スラリーを用いたＣＭＰにより、金属材料３２を研磨し、金属材料３２をコンタクトホール３１内のみに残存させる。このＣＭＰの条件は、第１実施例と同じであるため、ここではその説明については省略する。
【００７８】
このＣＭＰにより、図１０に示すように、コンタクトホール３１内に、その上面が平坦化されたコンタクトプラグ６が形成される。しかし、ＣＭＰを行った後にも、コンタクトプラグの上面には、シームＸが残る。
【００７９】
そこで、コンタクトプラグ６上に下部電極９を形成する。
【００８０】
即ち、ＣＶＤにより、絶縁層５Ａ上に、コンタクトプラグ６のシームＸを満たす金属材料を形成する。この金属材料は、例えば、コンタクトプラグ６の材料とは異なる材料（例えば、Ｔａ）から形成される。ここで、コンタクトプラグ６の上面にはシームＸが残っているが、そのシームＸはコンタクトホール３１に比べて十分に浅いため、金属材料によりシームＸを満たしたとき、コンタクトプラグ６直上の金属材料の表面に再びシームが形成されることはない。
【００８１】
また、コロイダルシリカを含むスラリーを用いたＣＭＰにより、金属材料を研磨する。このＣＭＰの条件は、例えば、以下の通りである。
【００８２】
研磨パッド：  ＩＣ１０００／Ｓ４００（ロームアンドハース社製）  
スラリー：    コロイダルシリカ（粒径２５ｎｍ、５ｗｔ％）＋過酸化水素水（０．１ｗｔ％有機酸＋ＰＨ調整剤）  
ＰＨ＝９．０
この後、図１０に示すように、フォトリソグラフィ及びＲＩＥにより、金属材料をパターニングし、コンタクトプラグ６上に下部電極９を形成する。
【００８３】
下部電極９の上面の平坦性及び平滑性（最大表面粗さ）をＡＦＭで評価したところ、その平坦性は、１０ｎｍ以下であり、その平滑性は、０．１０ｎｍ以下であった。
【００８４】
さらに、下部電極９の上面の平坦性及び平滑性を向上させるために、コンタクトプラグ６上の金属材料のＣＭＰ後、その金属材料のパターニング前に、ガスクラスターイオンビーム法によりその金属材料の上面の平滑化を行ってもよい。
【００８５】
尚、ガスクラスターイオンビーム法による平滑化を行うときは、コンタクトプラグ６上の金属材料のＣＭＰは、コロイダルシリカを含む酸性スラリーを用いたＣＭＰでなくてもよい。また、コンタクトプラグ６上の金属材料のＣＭＰを省略してもよい。
【００８６】
この後、図１１に示すように、コンタクトプラグ６の上面の直上に、下部電極９を介して、機能素子７を形成する。この機能素子７は、上述のように平坦化されたコンタクトプラグ６の上面上（平坦化された下部電極９上）に形成されるため、半導体集積回路の高集積化と機能素子の高性能化とを同時に実現できる。
【００８７】
最後に、機能素子７を絶縁層で覆い、かつ、機能素子７に接続される導電線を形成すれば、図２に示す基本構造が完成する。
【００８８】
このように、コンタクトプラグを形成するときのＣＭＰの条件として、粒径が小さいコロイダルシリカを含む酸性スラリーを用い、かつ、コンタクトプラグ上に下部電極を形成することで、機能素子の下地となる下部電極の平坦性と平滑性とをそれぞれ十分に小さくすることができる。
【００８９】
尚、コロイダルシリカの粒径は、第１実施例と同様に、１００ｎｍ以下であることが望ましい。
【００９０】
また、コンタクトプラグ上の金属材料のＣＭＰ後、又は、そのＣＭＰに代えて、ガスクラスターイオンビーム法による平滑化を実行すれば、下部電極の上面の平坦性と平滑性とをさらに向上させることができる。
【００９１】
(4)   効果の検証  
第１乃至第３実施例の効果を比較例との比較により説明する。
【００９２】
・  比較例  
第１実施例のプロセスにおいて、ＣＭＰの条件を以下の通りとする。
【００９３】
・  １回目ＣＭＰ  
研磨パッド：  ＩＣ１０００／Ｓ４００（ロームアンドハース社製）  
スラリー：    アルミナ（０．５ｗｔ％）＋硝酸鉄（１．０ｗｔ％）  
ＰＨ＝１．５
・  ２回目ＣＭＰ（タッチアップＣＭＰ）  
研磨パッド：  Ｐｏｌｉｔｅｘ（ロームアンドハース社製）  
スラリー：    ヒュームドシリカ（二次粒子径５００ｎｍ）＋過硫酸アンモニウム（１．０ｗｔ％＋ＰＨ調整剤）  
ＰＨ＝９．０
尚、ヒュームドシリカ(fumed silica)とは、図１４に示すように、複数のシリカ粒が互いに結合して煙霧状になったシリカのことである。
【００９４】
比較例について、タッチアップＣＭＰ後のコンタクトプラグ６の上面の平坦性及び平滑性（最大表面粗さ）をＡＦＭで評価したところ、その平坦性は、約５０ｎｍであり、その平滑性は、約１．２ｎｍであった。
【００９５】
ヒュームドシリカは、一次粒子が凝集し、巨大な二次粒子を形成するため、コンタクトプラグの上面の平坦性と平滑性とがそれぞれ悪化する。また、アルカリ性スラリーを用いたＣＭＰによりコンタクトプラグを形成することで、コンタクトプラグの上面のリセスが大きくなる。
【００９６】
図１２は、第１乃至第３実施例と比較例との効果を示している。
【００９７】
第１乃至第３実施例の共通の特徴は、第３−１ステップにおいて、コロイダルシリカを含む酸性スラリーを用いてＣＭＰを行い、コンタクトプラグを形成する点にある。これに対し、比較例では、第３−１ステップにおいて、ヒュームドシリカを含むアルカリ性スラリーを用いてＣＭＰを行い、コンタクトプラグを形成する。
【００９８】
この相違により、コンタクトプラグの上面の平坦性及び平滑性に大きな差が生じる。
【００９９】
図１５は、研磨剤の粒径(Abrasive size)とコンタクトプラグの上面の平滑性Ｒａとの関係を示している。
【０１００】
各点は、第１乃至第３実施例におけるコロイダルシリカの粒径及び比較例におけるヒュームドシリカの二次粒子径での結果を表している。この結果から、研磨剤の粒径を１００ｎｍ以下とすることにより、コンタクトプラグの上面の平滑性Ｒａが０．３ｎｍ以下になることが分かる。
【０１０１】
特に、第１乃至第３実施例によれば、コンタクトプラグの上面の平滑性Ｒａを０．２ｎｍ以下にすることで、機能素子の高性能化を図れることが確認された。
【０１０２】
このように、コンタクトプラグの上面の平滑性Ｒａを０．２ｎｍ以下にすることにより、機能素子の下地の平坦性を良好にすることができると共に、機能素子の一部（例えば、磁気抵抗効果素子の強磁性層又は反強磁性層）を直接研磨することがないため、機能素子の特性を向上させることができる。
【０１０３】
また、機能素子は、コンタクトプラグの上面（Ｒａ≦０．２ｎｍ）の直上に配置されるため、機能素子の高性能化と同時に半導体集積回路の高集積化も実現できる。
【０１０４】
図１６は、ＰＨ−電位図（プールべ線図）を示している。
【０１０５】
新スラリーとは、第１乃至第３実施例においてタッチアップＣＭＰに使用したコロイダルシリカを有する酸性スラリーのことである。新スラリーは、研磨の対象となる金属材料（例えば、Ｗ）が、安定な不動態領域に存在するため、ＣＭＰ時における金属材料の溶解（リセス）を抑制することができる。
【０１０６】
これに対し、従来スラリーは、ヒュームドシリカを有するアルカリ性スラリーのことであり、このような金属材料の溶解を抑制することが困難である。
【０１０７】
ところで、ＣＭＰは、被研磨材料の平滑性に優れているが、スクラッチや砥粒残留などの課題があり、これらが平滑性を劣化させることもある。
【０１０８】
このため、第１乃至第３実施例で述べたように、ＣＭＰによる平滑化と組み合わせて、又は、それに代えて、ガスクラスターイオンビーム法を用いると、コンタクトプラグの上面又は下部電極の上面の平坦性及び平滑性をさらに向上させることができる。
【０１０９】
ガスクラスターイオンビーム法は、例えば、特許文献３に開示される。ガスクラスターイオンビーム法は、原子又は分子のクラスター（集合体）からなるイオンビームを発生させ、これを固体表面に照射する。このとき、クラスターが分解し、ラテラルスパッタリング効果により、固体表面の平滑化を行うことが可能となる。
【０１１０】
クラスターイオンビーム装置は、クラスターの生成部、イオン化部及び照射部から構成され、その内部は真空である。クラスターは、ノズルから放射され、イオン源によりイオン化され、クラスターイオンとなる。イオンは、電界をかけることで加速されるため、これを固体表面に照射することにより固体表面が平滑化される。イオンの加速電圧は、例えば、３ｋｅＶ〜６０ｋｅＶ、イオンの面密度は、例えば、１×１０１４ｃｍ−２〜１×１０１６ｃｍ−２である。
【０１１１】
クラスターは、例えば、高圧ガスをノズルと呼ばれる細い管を通して真空中に噴出することで生成される。高圧ガスを真空中に噴出すると、断熱膨張により、凝縮温度以下まで冷却され、原子又は分子が互いに結合し、クラスターが形成される。
【０１１２】
クラスターは、例えば、イオン源の中で電子衝突法によりイオン化される。これは、高速の電子がクラスターに衝突した際にクラスターから電子が弾き飛ばされることを利用してクラスターに電荷を持たせる方法である。
【０１１３】
クラスターを構成する元素としては、N, O, C, Ge, B, P, Si, Ge, Ar, He, NF3などが挙げられる。高圧ガスの材料としては、N2, Ar, O2, CO2, NF3, B2H6, PH3, AsH3, SiH4, GeH4などを用いることができる。これらの高圧ガスの材料うち、CO2, NF3は、平滑化に非常に有効である。
【０１１４】
クラスターイオンビーム法によれば、例えば、最大表面粗さが５〜１０ｎｍの固体表面を、１ｎｍ以下、さらには、０．２０ｎｍ以下の最大表面粗さに平滑化できる。
【０１１５】
但し、既に述べたように、クラスターイオンビーム法は、数１０ｎｍ以下の段差の平滑化に有効であり、それを超える段差の平滑化には向いていない。そこで、ガスクラスターイオンビーム法は、例えば、ＣＭＰなどにより数１０ｎｍ以下に平滑化された固体表面に適用するのが望ましい。
【０１１６】
３．  適用例  
上述の基本構造は、特に、機能素子が複数の薄膜の積み重ね構造を有する半導体装置に適用するのが効果的である。なぜなら、膜の厚さが薄くなればなるほど、その膜質は、下地に影響されるからである。
【０１１７】
そのような半導体装置の代表例としては、磁気ランダムアクセスメモリがある。  
そこで、以下では、磁気ランダムアクセスメモリの適用例を説明する。
【０１１８】
(1)   磁気ランダムアクセスメモリ  
磁気ランダムアクセスメモリは、書き込み方式で分類すると、大きく２つに分けることができる。１つは、磁界を用いて磁気抵抗効果素子の磁化反転を行う磁界書き込み型(magnetic field writing type)であり、他の１つは、スピン偏極電子(spin polarized electrons)によるスピントルクを用いて磁気抵抗効果素子の磁化反転を行うスピン注入型(spin transfer type)である。
【０１１９】
上述の基本構造の特徴の一つは、機能素子がコンタクトプラグの上面の直上に配置されることにあるから、特に、スピン注入型磁気ランダムアクセスメモリに上述の基本構造を適用するのが有効である。
【０１２０】
図１７は、磁気ランダムアクセスメモリのメモリセルの等価回路を示している。
【０１２１】
メモリセルは、磁気抵抗効果素子ＭＴＪとスイッチ素子（例えば、ＦＥＴ）Ｔの直列接続体を備える。直列接続体の一端（磁気抵抗効果素子ＭＴＪの一端）は、第１ビット線ＢＬ１に接続され、直列接続体の他端（スイッチ素子Ｔの一端）は、第２ビット線ＢＬ２に接続される。スイッチ素子Ｔの制御端子、例えば、ＦＥＴのゲート電極は、ワード線ＷＬに接続される。
【０１２２】
図１８は、磁気抵抗効果素子の基本構造を示している。
【０１２３】
磁気抵抗効果素子は、磁化方向が不変の参照層１１Ａと、磁化方向が可変の記憶層１１Ｃと、それらの間に配置されるトンネルバリア層１１Ｂとからなる積層構造を有する。
【０１２４】
半導体基板上に磁気抵抗効果素子が配置されるとき、ボトム参照層型では、参照層１１Ａ上にトンネルバリア層１１Ｂが配置され、トンネルバリア層１１Ｂ上に記憶層１１Ｃが配置される。また、トップ参照層型では、記憶層１１Ｃ上にトンネルバリア層１１Ｂが配置され、トンネルバリア層１１Ｂ上に参照層１１Ａが配置される。
【０１２５】
参照層１１Ａ及び記憶層１１Ｃの残留磁化の磁化方向は、膜面に水平な水平方向（面内磁化型：in-plane magnetization type）であってもよいし、膜面に垂直な垂直方向（垂直磁化型：perpendicular magnetization type）であってもよい。
【０１２６】
ここで、膜面とは、参照層１１Ａ及び記憶層１１Ｃの上面及び下面のことであり、参照層１１Ａとトンネルバリア層１１Ｂとの界面及び記憶層１１Ｃとトンネルバリア層１１Ｂとの界面と等価である。
【０１２７】
尚、磁気抵抗効果素子の構造は、これに限定されることはない。例えば、参照層１１Ａ及び記憶層１１Ｃのそれぞれが多層構造を有していてもよいし、トンネルバリア層１１Ｂが２つ以上存在していてもよい。
【０１２８】
図１９は、磁気ランダムアクセスメモリのメモリセルの構造を示している。
【０１２９】
半導体基板１は、例えば、シリコン基板であり、その導電型は、Ｐ型でも、Ｎ型でもどちらでもよい。半導体基板１内には、素子分離絶縁層２として、例えば、ＳＴＩ構造の酸化シリコン層が配置される。
【０１３０】
半導体基板１の表面領域、具体的には、素子分離絶縁層２により取り囲まれた素子領域（アクティブエリア）内には、スイッチ素子Ｔが配置される。本例では、スイッチ素子Ｔは、ＦＥＴであり、半導体基板１内の２つのソース／ドレイン拡散層３と、それらの間のチャネル領域上に配置されるゲート電極４とを有する。
【０１３１】
スイッチ素子Ｔは、絶縁層（例えば、酸化シリコン）５により覆われる。コンタクトホールは、絶縁層５内に設けられ、コンタクトプラグ６は、そのコンタクトホール内に配置される。コンタクトプラグ６は、例えば、Ｗ（タングステン）、Ｃｕ（銅）などの金属材料から形成される。
【０１３２】
コンタクトプラグ６の下面は、スイッチ素子に接続される。本例では、コンタクトプラグ６は、ソース／ドレイン拡散層３に直接接触している。
【０１３３】
コンタクトプラグ６上には、下部電極９が配置される。下部電極９は、例えば、図２０に示すように、Ｔａ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５ｎｍ）の積層構造から形成される。
【０１３４】
下部電極９上、即ち、コンタクトプラグ６の上面の直上には、磁気抵抗効果素子ＭＴＪが配置される。磁気抵抗効果素子ＭＴＪは、例えば、図２０に示すように、Ｐｔ（３ｎｍ）／ＣｏＰｄ（２ｎｍ）／ＣｏＦｅＢ（１ｎｍ）／ＭｇＯ（１ｎｍ）／ＣｏＦｅＢ（１ｎｍ）／ＣｏＰｄ（１０ｎｍ）の積層構造から形成される。
【０１３５】
そして、第３実施例によれば、コンタクトプラグ６の上面の最大表面粗さは、０．２０ｎｍ以下であり、磁気抵抗効果素子ＭＴＪの下地となる下部電極９の上面の最大表面粗さは、０．１０ｎｍ以下である。
【０１３６】
磁気抵抗効果素子ＭＴＪのトンネルバリア層（ＭｇＯ）の厚さは、極薄（１ｎｍ）であるが、その下地である下部電極９の上面が十分に平坦化されているため、トンネルバリア層の厚さやそれを構成する材料の質を均一化できる。結果として、参照層１１Ａと記憶層１１Ｃとのショートが発生することはなく、磁気抵抗効果素子ＭＴＪの磁気特性を向上できる。
【０１３７】
また、下部電極９の上面（図２０のＴａ（５ｎｍ）の上面）の平滑性（最大表面粗さ）は、その上の記憶層（Ｐｔ／ＣｏＰｄ／ＣｏＦｅＢ）１１Ｃにも引き継がれる。このため、強磁性層又は反強磁性層の表面を直接研磨することなく、均質なトンネルバリア層（ＭｇＯ）を形成できるため、磁気抵抗効果素子ＭＴＪの磁気特性のばらつきが発生しない。
【０１３８】
さらに、磁気抵抗効果素子ＭＴＪは、コンタクトプラグ６の直上に配置されるため、例えば、スピン転送型書き込み方式により書き込みを行えば、メモリセルのサイズ縮小による半導体集積回路の高集積化を図ることもできる。
【０１３９】
磁気抵抗効果素子ＭＴＪ上には、キャップ層（例えば、Ｔａ）２１が配置される。また、キャップ層２１上には、上部電極（例えば、ＴｉＮ）１０が配置される。
【０１４０】
上部電極１０は、ビア（例えば、Ｃｕ）２２を介して、導電線（例えば、Ｃｕ）８に接続される。導電線８は、図１７の第１ビット線ＢＬ１に対応する。
【０１４１】
図２１は、磁気ランダムアクセスメモリの詳細を示している。
【０１４２】
メモリセルアレイにおいて、磁気抵抗効果素子ＭＴＪは、コンタクトプラグ６と上部電極ＵＥとの間に配置される。スイッチ素子Ｔは、ＦＥＴである。磁気抵抗効果素子ＭＴＪは、周辺回路内に配置されない。
【０１４３】
本例では、メタル配線層Ｍ１〜Ｍ４は、４層であり、ビアＶ１〜Ｖ４により互いに接続される。ＢＬ１及びＢＬ２は、図１７のビット線ＢＬ１，ＢＬ２に相当する。
【０１４４】
以上、上述の基本構造が適用された磁気ランダムアクセスメモリによれば、メモリセルの縮小による半導体集積回路の高集積化と磁気抵抗効果素子の高性能化とを同時に実現することができる。
【０１４５】
(2)   機能素子の下地について
機能素子（例えば、磁気抵抗効果素子）の下地は、コンプレッシブ（圧縮）応力を持つ材料から構成されるのが望ましい。
【０１４６】
下地がテンサイル（引っ張り）応力を持つ材料から構成されていると、例えば、第１乃至第３実施例に示す方法により下地の平滑化を行ったとしても、機能素子の特性（例えば、磁気抵抗効果素子の場合は磁気特性）が劣化し易いことが判明したからである。
【０１４７】
このため、下地がテンサイル応力を持つ材料から構成されているときは、その上にコンプレッシブ応力を持つ材料を積み重ね、コンプレッシブ応力を持つ材料上に機能素子を形成する。
【０１４８】
以下、その例について説明する。
【０１４９】
図２２及び図２３の半導体装置は、コンタクトプラグ６がタングステン（Ｗ）から構成され、下部電極９がタンタル（Ｔａ）から構成される。機能素子７は、下部電極９上に配置される。タンタルは、コンプレッシブ応力を持つ材料の一つである。図２２は、コンタクトプラグ６の直上に機能素子７が配置される例で、図２３は、コンタクトプラグ６の直上でない領域に機能素子７が配置される例である。
【０１５０】
図２４及び図２５の半導体装置は、コンタクトプラグ６がタングステン（Ｗ）から構成され、下部電極９Ａ，９Ｂが銅（Ｃｕ）とタンタル（Ｔａ）の積層から構成される。下部電極９Ａ（Ｃｕ）上に下部電極９Ｂ（Ｔａ）が形成され、機能素子７は、下部電極９Ｂ上に配置される。タンタルは、コンプレッシブ応力を持つ材料の一つである。
【０１５１】
機能素子７の側壁は、単層又は複数層から構成される側壁絶縁層２３により覆われる。図２４は、コンタクトプラグ６の直上に機能素子７が配置される例で、図２５は、コンタクトプラグ６の直上でない領域に機能素子７が配置される例である。
【０１５２】
(3)   その他  
図１９及び図２１の磁気抵抗効果素子ＭＴＪは、膜面に対して垂直方向に磁化を有する垂直磁化膜から構成されていてもよいし、膜面に対して水平方向に磁化を有する面内磁化膜から構成されていてもよい。
【０１５３】
また、図２６に示すように、参照層１１Ａは、第１及び第２の強磁性層１２，１３と、これらの間の非磁性層１４とを備えていてもよい。この場合、第１及び第２の強磁性層１２，１３の磁化方向は、互いに逆向きである。第１の強磁性層１２は、シフト調整層とも呼ばれ、素子加工時に問題となる参照層１１Ａからの漏れ磁場に起因する記憶層１１Ｃの磁化反転特性のオフセットを調整する機能を有する。
【０１５４】
本例では、参照層１１Ａとトンネルバリア層１１Ｂとの間に界面層１５が配置され、記憶層１１Ｃとトンネルバリア層１１Ｂとの間に界面層１６が配置される。これら界面層１５，１６は、省略してもよい。
【０１５５】
さらに、図１９及び図２１の磁気抵抗効果素子ＭＴＪを、可変抵抗素子（金属酸化物）、相変化素子、ダイオード、抵抗素子、容量素子などの機能素子に置き換えることも可能である。
【０１５６】
例えば、磁気抵抗効果素子ＭＴＪを可変抵抗素子（金属酸化物）に置き換えれば、抵抗変化メモリ(resistance change memory)となるし、磁気抵抗効果素子ＭＴＪを相変化素子に置き換えれば、相変化メモリ(phase change memory)になる。
【０１５７】
４．  むすび  
実施形態によれば、半導体集積回路の高集積化と機能素子の高性能化とを同時に実現することができる。
【０１５８】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１５９】
１：  半導体基板、  ２：  素子分離絶縁層、  ３：  ソース／ドレイン拡散層、  ４：  ゲート電極、  ５，５Ａ：  絶縁層、  ６：  コンタクトプラグ、  ７：  機能素子、  ８：  導電線、  ９：  下部電極、  １１Ａ：  参照層、  １１Ｂ：  トンネルバリア層、  １１Ｃ：  記憶層、  ２１：  キャップ層、  ２２：  ビア、  ３１：  コンタクトホール、  ３２：  金属材料。  
【図１】
2012009804.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
2012009804.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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