(57)【要約】【課題】表示装置の体感的な表示速度向上とメモリー帯域逼迫の抑制との両立。【解決手段】表示装置は、行単位で画素へ電圧を複数回印加する書込動作により画素の階調を変更する。表示装置は、選択した行において処理単位であるブロックの処理限界を超えているか否かを判断する（ＳＡ３）。表示装置は、ＳＡ３でＮＯと判断すると、新たな画素の表示状態の変更を受け付ける（ＳＡ４）。表示装置は、書込データ記憶領域から符号化された書込データを読み出すと（ＳＡ５）、これを復号化してキャッシュメモリーに展開する（ＳＡ６）。表示装置は、展開された書込データに基づき画素の駆動を行い、書込データにおける書込回数を１減算する（ＳＡ７）。表示装置は書込データを符号化すると（ＳＡ８）、この書込データを書込データ記憶領域に書き戻す（ＳＡ９）。表示装置は選択した行における消費クロック数を計算して書込データ記憶領域に記憶する（ＳＡ１０）。【選択図】図１１
2012078416.tif 000002
【特許請求の範囲】
【請求項１】
複数行複数列の画素に対して電圧を印加する駆動回路が前記複数行複数列の画素に対して電圧を１回印加する期間を１フレーム期間とし、複数の当該フレーム期間にわたって前記画素に電圧を複数回印加することにより当該画素の表示状態を変更する表示装置の制御装置であって、
前記駆動回路を制御することにより前記行を順次選択する選択部と、
画像データをメモリーから読み込むデータ読み込み部と、
各々の前記画素に対する電圧の印加回数を可変長符号化方式に従って符号化及び復号化する符号化部と、
前記複数行複数列の画素の各々と対応する記憶領域であって、前記画素の各々に印加する電圧の回数が前記符号化部によって符号化された符号化データを記憶する記憶領域を有し、前記記憶領域における各行ごとに、進行中の１フレーム期間において前記記憶領域から前記符号化データを読み出して処理を行うのに要する時間の指標値である進行所要時間と、前回の１フレーム期間において前記記憶領域から前記符号化データを読み出して処理を行うのに要した時間の指標値である前回所要時間とを記憶する第１の記憶部と、
進行中の１フレーム期間において、前記選択部によって現在選択されている行よりも時間的に前に選択された各行について前記第１の記憶部に記憶されている前記進行所要時間の合計と、前記現在選択されている行及び当該行よりも時間的に後に選択される予定の各行について前記第１の記憶部に記憶されている前記前回所要時間の合計と、前記現在選択されている行について前記第１の記憶部に記憶されている前記前回所要時間を予め決められた定数から減算して得た時間とを合算し、その合算結果が閾値を超えるか否かを判断する判断部と、
前記判断部によって前記合算結果が前記閾値を超えないと判断された場合に、前記選択部によって現在選択されている行において、前記画像データによって表示状態の変更対象とされている変更画素が表示状態の変更中ではないときには、前記変更画素に対する表示状態の変更を開始し、前記画像データによって表示状態の変更対象とされている変更画素が表示状態の変更中であるときには、進行中の表示状態の変更が終了した後、前記変更画素に対する表示状態の変更を開始する一方、前記判断部によって前記合算結果が前記閾値を超えると判断された場合、前記判断部によって前記合算結果が前記閾値を超えないと判断されるときまでは、前記変更画素に対する表示状態の変更を開始しない更新部と、
前記駆動回路を制御することにより、表示状態の変更が開始された前記変更画素に対し、前記第１の記憶部に記憶されている符号化データを前記符号化部が復号化した内容に基づき電圧を印加して、当該変更画素を前記画像データの定める表示状態にする駆動部と
を有する制御装置。
【請求項２】
前記第１の記憶部に記憶されている符号化データを前記符号化部が復号化した内容を記憶する第２の記憶部であって、データの書き込み及び読み出しの速さが前記第１の記憶部よりも速い第２の記憶部を有し、
前記符号化部は、
前記第１の記憶部から前記符号化データを読み出し、前記符号化データを復号化した内容を前記第２の記憶部に記憶させ、前記第２の記憶部から前記復号化した内容を読み出し、当該復号化した内容が前記駆動部による電圧印加に従って更新された結果を符号化した符号化データを前記第1の記憶部に記憶させる
ことを特徴とする請求項１に記載の制御装置。
【請求項３】
前記第１の記憶部が、電圧の印加回数が１回以上の画素が各々の前記行に含まれているか否かを表す回数情報を前記行ごとに記憶し、
前記符号化部は、
前記回数情報が、前記選択部によって選択された行に電圧の印加回数が１回以上の画素が含まれていることを表す場合、当該行に含まれる画素の各々に印加する電圧の回数を復号化した内容を前記第２の記憶部から読み出し、
前記回数情報が、前記選択部によって選択された行に電圧の印加回数が１回以上の画素が含まれていないことを表す場合、当該行に含まれる画素の各々に印加する電圧の回数を復号化した内容を前記第２の記憶部から読み出さずに、前記選択部に対して次の行を選択するよう指示する
ことを特徴とする請求項２に記載の制御装置。
【請求項４】
複数行複数列に配置された画素と、前記画素に電圧を印加する駆動回路と、前記駆動回路を制御する制御装置と、を有し、前記駆動回路が前記複数行複数列の画素に対して電圧を１回印加する期間を１フレーム期間とし、複数の当該フレーム期間にわたって前記画素に電圧を複数回印加することにより当該画素の表示状態を変更する表示装置であって、
前記制御装置は、
前記駆動回路を制御することにより前記行を順次選択する選択部と、
画像データをメモリーから読み込むデータ読み込み部と、
各々の前記画素に対する電圧の印加回数を可変長符号化方式に従って符号化及び復号化する符号化部と、
前記複数行複数列の画素の各々と対応する記憶領域であって、前記画素の各々に印加する電圧の回数が前記符号化部によって符号化された符号化データを記憶する記憶領域を有し、前記記憶領域における各行ごとに、進行中の１フレーム期間において前記記憶領域から前記符号化データを読み出して処理を行うのに要する時間の指標値である進行所要時間と、前回の１フレーム期間において前記記憶領域から前記符号化データを読み出して処理を行うのに要した時間の指標値である前回所要時間とを記憶する第１の記憶部と、
進行中の１フレーム期間において、前記選択部によって現在選択されている行よりも時間的に前に選択された各行について前記第１の記憶部に記憶されている前記進行所要時間の合計と、前記現在選択されている行及び当該行よりも時間的に後に選択される予定の各行について前記第１の記憶部に記憶されている前記前回所要時間の合計と、前記現在選択されている行について前記第１の記憶部に記憶されている前記前回所要時間を予め決められた定数から減算して得た時間とを合算し、その合算結果が閾値を超えるか否かを判断する判断部と、
前記判断部によって前記合算結果が前記閾値を超えないと判断された場合に、前記選択部によって現在選択されている行において、前記画像データによって表示状態の変更対象とされている変更画素が表示状態の変更中ではないときには、前記変更画素に対する表示状態の変更を開始し、前記画像データによって表示状態の変更対象とされている変更画素が表示状態の変更中であるときには、進行中の表示状態の変更が終了した後、前記変更画素に対する表示状態の変更を開始する一方、前記判断部によって前記合算結果が前記閾値を超えると判断された場合、前記判断部によって前記合算結果が前記閾値を超えないと判断されるときまでは、前記変更画素に対する表示状態の変更を開始しない更新部と、
前記駆動回路を制御することにより表示状態の変更が開始された前記変更画素に対し、前記第１の記憶部に記憶されている符号化データを前記符号化部が復号化した内容に基づき電圧を印加して、当該変更画素を前記画像データの定める表示状態にする駆動部と
を有する表示装置。
【請求項５】
複数行複数列の画素に対して電圧を１回印加する期間を１フレーム期間とし、複数の当該フレーム期間にわたって前記画素に電圧を複数回印加することにより当該画素の表示状態を変更する表示装置の制御方法であって、
前記行を順次選択する選択工程と、
画像データをメモリーから読み込むデータ読み込み工程と、
各々の前記画素に対する電圧の印加回数を可変長符号化方式に従って符号化及び復号化する符号化工程と、
前記複数行複数列の画素の各々と対応する記憶領域であって、前記画素の各々に印加する電圧の回数が前記符号化工程によって符号化された符号化データを記憶する記憶領域を有し、前記記憶領域における各行ごとに、進行中の１フレーム期間において前記記憶領域から前記符号化データを読み出して処理を行うのに要する時間の指標値である進行所要時間と、前回の１フレーム期間において前記記憶領域から前記符号化データを読み出して処理を行うのに要した時間の指標値である前回所要時間とを記憶する記憶工程と、
進行中の１フレーム期間において、前記選択工程によって現在選択されている行よりも時間的に前に選択された各行について記憶されている前記進行所要時間の合計と、前記現在選択されている行及び当該行よりも時間的に後に選択される予定の各行について記憶されている前記前回所要時間の合計と、前記現在選択されている行について記憶されている前記前回所要時間を予め決められた定数から減算して得た時間とを合算し、その合算結果が閾値を超えるか否かを判断する判断工程と、
前記判断工程によって前記合算結果が前記閾値を超えないと判断された場合に、前記選択工程によって現在選択されている行において、前記画像データによって表示状態の変更対象とされている変更画素が表示状態の変更中ではないときには、前記変更画素に対する表示状態の変更を開始し、前記画像データによって表示状態の変更対象とされている変更画素が表示状態の変更中であるときには、進行中の表示状態の変更が終了した後、前記変更画素に対する表示状態の変更を開始する一方、前記判断工程によって前記合算結果が前記閾値を超えると判断された場合、前記判断工程によって前記合算結果が前記閾値を超えないと判断されるときまでは、前記変更画素に対する表示状態の変更を開始しない更新工程と
表示状態の変更が開始された前記変更画素に対し、記憶されている符号化データを前記符号化工程が復号化した内容に基づき電圧を印加して、当該変更画素を前記画像データの定める表示状態にする駆動工程と
を有する表示装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置、表示装置及び表示装置の制御方法に関する。
【０００２】
電気泳動表示装置等の表示装置には、複数回の電圧印加により１回の書き換えを行うものがある。このように１回の書き換えに複数回の電圧印加が必要なのは、表示素子において表示状態（すなわち階調）が変化するのに比較的時間を要するからである。表示装置が、このような書き換えを行う場合、表示素子に対する１回の書き換えが終了しなければ（すなわち、複数回の電圧印加の時間が経過しなければ）、その表示素子に対して次の書き換えを開始することができない。
【０００３】
特許文献１には、電気泳動表示装置等の表示装置において、パイプライン処理によって画像を部分的な領域毎に書き換えるための技術が記載されている。このようにすれば、書き換えが行われていない領域については、他の領域の書き換えに依存することなく書き換えを開始することができるため、画像全体を書き換える場合に比べ、書き換えに要する時間を短縮できる場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２５１６１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述した、パイプライン処理によって画像を部分的な領域毎に書き換える方式では、書き換えが行われている領域は、書き換えが完了して開放されるまで新たな書き換えを受け付けることができない。また、上述した方式では、頻繁に書き換えが発生することでメモリー帯域、つまりメモリーに対する単位時間当たりのデータ伝送能力が逼迫し、書き換え処理が遅延することがある。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、その目的の一つは、表示装置の体感的な表示速度の向上とメモリー帯域が逼迫することの抑制とを両立することである。
【課題を解決するための手段】
【０００７】
本発明は、複数行複数列の画素に対して電圧を印加する駆動回路が前記複数行複数列の画素に対して電圧を１回印加する期間を１フレーム期間とし、複数の当該フレーム期間にわたって前記画素に電圧を複数回印加することにより当該画素の表示状態を変更する表示装置の制御装置であって、前記駆動回路を制御することにより前記行を順次選択する選択部と、画像データをメモリーから読み込むデータ読み込み部と、各々の前記画素に対する電圧の印加回数を可変長符号化方式に従って符号化及び復号化する符号化部と、前記複数行複数列の画素の各々と対応する記憶領域であって、前記画素の各々に印加する電圧の回数が前記符号化部によって符号化された符号化データを記憶する記憶領域を有し、前記記憶領域における各行ごとに、進行中の１フレーム期間において前記記憶領域から前記符号化データを読み出して処理を行うのに要する時間の指標値である進行所要時間と、前回の１フレーム期間において前記記憶領域から前記符号化データを読み出して処理を行うのに要した時間の指標値である前回所要時間とを記憶する第１の記憶部と、進行中の１フレーム期間において、前記選択部によって現在選択されている行よりも時間的に前に選択された各行について前記第１の記憶部に記憶されている前記進行所要時間の合計と、前記現在選択されている行及び当該行よりも時間的に後に選択される予定の各行について前記第１の記憶部に記憶されている前記前回所要時間の合計と、前記現在選択されている行について前記第１の記憶部に記憶されている前記前回所要時間を予め決められた定数から減算して得た時間とを合算し、その合算結果が閾値を超えるか否かを判断する判断部と、前記判断部によって前記合算結果が前記閾値を超えないと判断された場合に、前記選択部によって現在選択されている行において、前記画像データによって表示状態の変更対象とされている変更画素が表示状態の変更中ではないときには、前記変更画素に対する表示状態の変更を開始し、前記画像データによって表示状態の変更対象とされている変更画素が表示状態の変更中であるときには、進行中の表示状態の変更が終了した後、前記変更画素に対する表示状態の変更を開始する一方、前記判断部によって前記合算結果が前記閾値を超えると判断された場合、前記判断部によって前記合算結果が前記閾値を超えないと判断されるときまでは、前記変更画素に対する表示状態の変更を開始しない更新部と、前記駆動回路を制御することにより、表示状態の変更が開始された前記変更画素に対し、前記第１の記憶部に記憶されている符号化データを前記符号化部が復号化した内容に基づき電圧を印加して、当該変更画素を前記画像データの定める表示状態にする駆動部とを有する制御装置を提供する
この制御装置によれば、表示装置の体感的な表示速度の向上とメモリー帯域が逼迫することの抑制とを両立することが可能となる。
【０００８】
好ましい態様において、前記第１の記憶部に記憶されている符号化データを前記符号化部が復号化した内容を記憶する第２の記憶部であって、データの書き込み及び読み出しの速さが前記第１の記憶部よりも速い第２の記憶部を有し、前記符号化部は、前記第１の記憶部から前記符号化データを読み出し、前記符号化データを復号化した内容を前記第２の記憶部に記憶させ、前記第２の記憶部から前記復号化した内容を読み出し、当該復号化した内容が前記駆動部による電圧印加に従って更新された結果を符号化した符号化データを前記第１の記憶部に記憶させるようにしてもよい。
この態様によれば、実際に画素の表示状態を変更するために電圧を印加する駆動部がアクセスするメモリーが、第１の記憶部と比較して高速な第２の記憶部となるため、処理の速度が向上する。
【０００９】
別の好ましい態様において、前記第１の記憶部が、電圧の印加回数が１回以上の画素が各々の前記行に含まれているか否かを表す回数情報を前記行ごとに記憶し、前記符号化部は、前記回数情報が、前記選択部によって選択された行に電圧の印加回数が１回以上の画素が含まれていることを表す場合、当該行に含まれる画素の各々に印加する電圧の回数を復号化した内容を前記第２の記憶部から読み出し、前記回数情報が、前記選択部によって選択された行に電圧の印加回数が１回以上の画素が含まれていないことを表す場合、当該行に含まれる画素の各々に印加する電圧の回数を復号化した内容を前記第２の記憶部から読み出さずに、前記選択部に対して次の行を選択するよう指示するようにしてもよい。
この態様によれば、回数情報が、選択部によって選択された行に電圧の印加回数が１回以上の画素が含まれていないことを表す場合、当該行に含まれる画素の各々に印加する電圧の回数を復号化した内容を第２の記憶部から読み出さないため、不要な処理を省略することが可能となり、結果として処理速度が向上する。
【００１０】
また、別の好ましい態様において、本発明は、複数行複数列に配置された画素と、前記画素に電圧を印加する駆動回路と、前記駆動回路を制御する制御装置と、を有し、前記駆動回路が前記複数行複数列の画素に対して電圧を１回印加する期間を１フレーム期間とし、複数の当該フレーム期間にわたって前記画素に電圧を複数回印加することにより当該画素の表示状態を変更する表示装置であって、前記制御装置は、前記駆動回路を制御することにより前記行を順次選択する選択部と、画像データをメモリーから読み込むデータ読み込み部と、各々の前記画素に対する電圧の印加回数を可変長符号化方式に従って符号化及び復号化する符号化部と、前記複数行複数列の画素の各々と対応する記憶領域であって、前記画素の各々に印加する電圧の回数が前記符号化部によって符号化された符号化データを記憶する記憶領域を有し、前記記憶領域における各行ごとに、進行中の１フレーム期間において前記記憶領域から前記符号化データを読み出して処理を行うのに要する時間の指標値である進行所要時間と、前回の１フレーム期間において前記記憶領域から前記符号化データを読み出して処理を行うのに要した時間の指標値である前回所要時間とを記憶する第１の記憶部と、進行中の１フレーム期間において、前記選択部によって現在選択されている行よりも時間的に前に選択された各行について前記第１の記憶部に記憶されている前記進行所要時間の合計と、前記現在選択されている行及び当該行よりも時間的に後に選択される予定の各行について前記第１の記憶部に記憶されている前記前回所要時間の合計と、前記現在選択されている行について前記第１の記憶部に記憶されている前記前回所要時間を予め決められた定数から減算して得た時間とを合算し、その合算結果が閾値を超えるか否かを判断する判断部と、前記判断部によって前記合算結果が前記閾値を超えないと判断された場合に、前記選択部によって現在選択されている行において、前記画像データによって表示状態の変更対象とされている変更画素が表示状態の変更中ではないときには、前記変更画素に対する表示状態の変更を開始し、前記画像データによって表示状態の変更対象とされている変更画素が表示状態の変更中であるときには、進行中の表示状態の変更が終了した後、前記変更画素に対する表示状態の変更を開始する一方、前記判断部によって前記合算結果が前記閾値を超えると判断された場合、前記判断部によって前記合算結果が前記閾値を超えないと判断されるときまでは、前記変更画素に対する表示状態の変更を開始しない更新部と、前記駆動回路を制御することにより表示状態の変更が開始された前記変更画素に対し、前記第１の記憶部に記憶されている符号化データを前記符号化部が復号化した内容に基づき電圧を印加して、当該変更画素を前記画像データの定める表示状態にする駆動部とを有する表示装置を提供する。
この表示装置によれば、表示装置の体感的な表示速度の向上とメモリー帯域が逼迫することの抑制とを両立することが可能となる。
【００１１】
また、別の好ましい態様において、本発明は、複数行複数列の画素に対して電圧を１回印加する期間を１フレーム期間とし、複数の当該フレーム期間にわたって前記画素に電圧を複数回印加することにより当該画素の表示状態を変更する表示装置の制御方法であって、前記行を順次選択する選択工程と、画像データをメモリーから読み込むデータ読み込み工程と、各々の前記画素に対する電圧の印加回数を可変長符号化方式に従って符号化及び復号化する符号化工程と、前記複数行複数列の画素の各々と対応する記憶領域であって、前記画素の各々に印加する電圧の回数が前記符号化工程によって符号化された符号化データを記憶する記憶領域を有し、前記記憶領域における各行ごとに、進行中の１フレーム期間において前記記憶領域から前記符号化データを読み出して処理を行うのに要する時間の指標値である進行所要時間と、前回の１フレーム期間において前記記憶領域から前記符号化データを読み出して処理を行うのに要した時間の指標値である前回所要時間とを記憶する記憶工程と、進行中の１フレーム期間において、前記選択工程によって現在選択されている行よりも時間的に前に選択された各行について記憶されている前記進行所要時間の合計と、前記現在選択されている行及び当該行よりも時間的に後に選択される予定の各行について記憶されている前記前回所要時間の合計と、前記現在選択されている行について記憶されている前記前回所要時間を予め決められた定数から減算して得た時間とを合算し、その合算結果が閾値を超えるか否かを判断する判断工程と、前記判断工程によって前記合算結果が前記閾値を超えないと判断された場合に、前記選択工程によって現在選択されている行において、前記画像データによって表示状態の変更対象とされている変更画素が表示状態の変更中ではないときには、前記変更画素に対する表示状態の変更を開始し、前記画像データによって表示状態の変更対象とされている変更画素が表示状態の変更中であるときには、進行中の表示状態の変更が終了した後、前記変更画素に対する表示状態の変更を開始する一方、前記判断工程によって前記合算結果が前記閾値を超えると判断された場合、前記判断工程によって前記合算結果が前記閾値を超えないと判断されるときまでは、前記変更画素に対する表示状態の変更を開始しない更新工程と表示状態の変更が開始された前記変更画素に対し、記憶されている符号化データを前記符号化工程が復号化した内容に基づき電圧を印加して、当該変更画素を前記画像データの定める表示状態にする駆動工程とを有する表示装置の制御方法を提供する。
この制御方法によれば、表示装置の体感的な表示速度の向上とメモリー帯域が逼迫することの抑制とを両立することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】表示装置１００のハードウェア構成を示したブロック図。
【図２】表示部１の断面を示した図。
【図３】表示部１の回路の構成を説明するための図。
【図４】表示部１が備える画素駆動回路の構成を説明するための図。
【図５】コントローラー２で実現する機能の構成を示したブロック図。
【図６】表示装置１００が備える記憶領域を説明する図。
【図７】ハフマン符号化を説明する図。
【図８】ハフマン符号化におけるデータ量の推移を説明する図。
【図９】書込データ記憶領域７を表す図。
【図１０】書込データ記憶領域７を表す図。
【図１１】コントローラー２が行う処理の流れを示したフローチャート。
【図１２】コントローラー２が行う処理の流れを示したフローチャート。
【図１３】コントローラー２が行う処理の流れを示したフローチャート。
【図１４】表示装置１００の動作を説明するための図。
【図１５】表示装置１００の動作を説明するための図。
【図１６】表示装置１００の動作を説明するための図。
【図１７】表示装置１００の動作を説明するための図。
【図１８】表示装置１００の動作を説明するための図。
【図１９】表示装置１００の動作を説明するための図。
【図２０】表示装置１００の動作を説明するための図。
【図２１】表示装置１００の動作を説明するための図。
【図２２】表示装置１００の動作を説明するための図。
【図２３】表示装置１００の動作を説明するための図。
【図２４】表示装置１００の動作を説明するための図。
【図２５】表示装置１００の動作を説明するための図。
【図２６】表示装置１００の動作を説明するための図。
【図２７】表示装置１００の動作を説明するための図。
【図２８】書込データ記憶領域７を表す図。
【図２９】表示装置１００の動作を説明するための図。
【図３０】書込データ記憶領域７を表す図。
【図３１】本発明に係る表示装置の適用例を示した図。
【発明を実施するための形態】
【００１３】
（表示装置１００の構成）
図１は、本発明の一実施形態に係る表示装置１００のハードウェア構成を示したブロック図である。表示装置１００は、電気泳動方式の表示装置であり、表示部１、コントローラー２、ＣＰＵ（Central Processing Unit）３、ＶＲＡＭ（Video RAM）４、ＲＡＭ（Random Access Memory）５、及びＲＯＭ（Read Only Memory）６を備えている。表示装置１００の各部は、バスで接続されている。コントローラー２は、表示装置１００の制御装置に相当する。なお、コントローラー２及びＣＰＵ３を合わせた部分を表示装置１００の制御装置と定義することもできる。あるいは、コントローラー２及びＣＰＵ３に、ＶＲＡＭ４、ＲＡＭ５、及びＲＯＭ６のうち少なくとも１つの要素を加えたものを、表示装置１００の制御装置と定義することもできる。
【００１４】
表示部１は、メモリー性を有する表示素子を有しており、表示素子に電圧が印加されていなくても表示した画像が維持される表示デバイスである。表示部１は、メモリー性を有する表示素子として電気泳動素子を備える、電気泳動方式による画像表示デバイスであり、複数の走査線と、複数のデータ線と、複数の画素とを含む。各々の画素の表示状態を例えば黒（第１の表示状態）から白（第２の表示状態）へ変化させる場合、各画素に対して複数回（本実施形態では７回）の駆動電圧の印加動作が必要とされる。白（第１の表示状態）から黒（第２の表示状態）へ変化させる場合も同様に、各画素に対して複数回（本実施形態では７回）の駆動電圧の印加動作が必要とされる。コントローラー２は、表示部１を駆動するものであり、表示部１に画像を表示させるための各種信号（クロック信号等）を出力する。また、コントローラー２は、その内部にキャッシュメモリー９を備えている。キャッシュメモリー９は、ＲＡＭ５と比較して高速な記憶装置であり、読み出される頻度の高いデータを記憶する。本実施形態においてキャッシュメモリー９は、特に、上述した駆動電圧の印加動作の回数に関するデータを記憶する。
【００１５】
ＣＰＵ３は、表示装置１００の動作を制御するプロセッサーであり、特に、表示部１に表示させる画像データをＶＲＡＭ４に記憶させる。ＶＲＡＭ４は、フレームバッファーであり、ＣＰＵ３の制御に基づいて、表示部１に表示する画像データを記憶する。ここで画像データとは、表示部１における、全ての画素の集合からなる画像を表すデータを指す。また、後述する各記憶領域においても、便宜上、一の画素に対応するデータではなく、画素全ての集合に対応するデータに対して、画像データという呼称を用いる。
【００１６】
ＲＡＭ５は、表示部１に画像を表示させるために用いられるデータを記憶するメモリーであり、書込データ記憶領域７、予定画像データ記憶領域８が設けられている。なお、書込データ記憶領域７には、表示部１の各画素について黒から白へ表示状態を変更する動作が進行中であるか否かを示すデータ（第１書込データ）を記憶する白書込データ記憶領域７Ａと、各画素について白から黒へ表示状態を変更する動作が進行中であるか否かを示すデータ（第２書込データ）を記憶する黒書込データ記憶領域７Ｂとが設けられている。以降において、第１書込データと第２書込データを特に区別しない場合には、単に書込データという呼称を用いる。また、前述したキャッシュメモリー９には、白書込データ記憶領域７Ａに対応する白書込データキャッシュメモリー９Ａと、黒書込データ記憶領域７Ｂに対応する黒書込データキャッシュメモリー９Ｂとが設けられている。
【００１７】
第１書込データ及び第２書込データは、その書込動作において既に駆動電圧が印加された回数に伴って変動する値であり、その書込における最後の駆動電圧印加後には、書込データが、一の画素に対して書込動作が進行中ではないことを示す値になっている。ここでは、書込データは、書込が終了するまでの残りの印加回数とする。書込データの値は、駆動電圧が１回印加される毎に、１ずつ減算される。従って、ここでは残り印加回数について、「０」は書込動作が進行中でないことを示す値に相当し、「０以外」の値は書込動作が進行中であることを示す値に相当する。予定画像データ記憶領域８には、書込データ記憶領域７に記憶された内容に基づいて各々の画素に対して行われる書込が完了したときに表示部１に表示される予定の画像データ（予定画像データという）が記憶される。ＲＯＭ６は、表示装置１００の各部を制御するためのプログラムのほか、後述する、各処理において使用される定数や閾値等を記憶する。
【００１８】
（表示部１の構成）
表示部１の詳しい構成について、図２〜４を用いて説明する。
図２は、表示部１の断面を示した図である。また、図３は、表示部１の回路の構成を説明するための図であり、図４は、表示部１が備える画素駆動回路の構成を説明するための図である。表示部１は、図２に示したように大別して第１基板１０、電気泳動層２０、第２基板３０によって構成されている。第１基板１０は、絶縁性及び可撓性を有する基板１１上に回路の層が形成された基板である。基板１１は、本実施形態においてはポリカーボネートで形成されている。なお、基板１１としては、ポリカーボネートに限定されることなく、軽量性、可撓性、弾性及び絶縁性を有する樹脂材料を用いることができる。また、基板１１は、可撓性を持たないガラスで形成されていてもよい。基板１１の表面には、接着層１１ａが設けられ、接着層１１ａの表面には回路層１２が積層されている。
【００１９】
回路層１２は、横方向に配列された複数の走査線６４と、各走査線と電気的に絶縁を保つように設けられ縦方向に配列された複数のデータ線６５を有している。また、回路層１２は、走査線６４とデータ線６５との交差のそれぞれに対応して、画素電極１３ａ（第１電極）と、ＴＦＴ（Thin Film Transistor）で構成された画素駆動回路とを有している。
【００２０】
電気泳動層２０は、バインダー２２と、バインダー２２によって固定された複数のマイクロカプセル２１で構成されており、画素電極１３ａ上に形成されている。なお、マイクロカプセル２１と画素電極１３ａとの間には、接着剤により形成された接着層を設けてもよい。
【００２１】
バインダー２２としては、マイクロカプセル２１との親和性が良好で電極との密着性が優れ、且つ絶縁性を有するものであれば特に制限はない。マイクロカプセル２１内には、分散媒と電気泳動粒子が格納されている。マイクロカプセル２１を構成する材料としては、アラビアゴム・ゼラチン系の化合物やウレタン系の化合物等の柔軟性を有するものを用いるのが好ましい。
【００２２】
分散媒としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などのいずれかを用いることができ、また、分散媒は、その他の油類であってもよい。また、これらの物質は単独又は混合して分散媒に用いることができ、さらに界面活性剤などを配合して分散媒としてもよい。
【００２３】
電気泳動粒子は、前述したように、電気泳動分散媒中で電位差による電気泳動を行って所望の電極側に移動する性質を有する粒子（高分子あるいはコロイド）である。電気泳動粒子には、例えば、アニリンブラックやカーボンブラック等の黒色顔料、二酸化チタンや酸化アルミニウム等の白色顔料の他、黄色顔料、赤色顔料、青色顔料等を用いることができる。これらの粒子は単独で使用しても良いし、二種類以上を共に用いても良い。第１実施形態では、電気泳動粒子として、正電荷を有する黒色粒子と、負電荷を有する白色粒子とを用いている。もちろん、負電荷を有する黒色粒子と、正電荷を有する白色粒子とを用いることもできる。
【００２４】
第２基板３０は、フィルム３１と、フィルム３１の下面に形成された透明電極層３２（第２電極）で構成されている。フィルム３１は、電気泳動層２０の封止及び保護の役割を担うものであり、例えばポリエチレンテレフタレートのフィルムである。フィルム３１は、透明で絶縁性を有している。透明電極層３２は、例えば、酸化インジウム膜（ＩＴＯ膜）などの透明な導電膜で構成されている。
【００２５】
次に、表示部１が備える回路について説明する。コントローラー２は、表示領域５５に画像を表示させるための信号や、表示部１を駆動するための各種信号を出力するものである。図３に示した表示領域５５には、縦方向に沿って平行に配列された複数のデータ線６５と、横方向に沿って平行に配列された複数の走査線６４が設けられている。また、表示領域５５には、データ線６５と走査線６４との交差に対応して画素駆動回路が設けられている。
【００２６】
図４は、画素駆動回路の構成を説明するための図である。なお、本実施形態では、各走査線６４を区別するために、図３に示した走査線を上から順に１、２、３、・・・、（ｍ−１）、ｍ行目という呼び方をする場合がある。また同様に、各データ線６５を区別するために、図３に示したデータ線を左から順に１、２、３、・・・、（ｎ−１）、ｎ列目という呼び方をする場合がある。
【００２７】
図４においては、１行目の走査線６４と１列目のデータ線６５との交差に対応した画素駆動回路を示している。他のデータ線６５と走査線６４との交差についても同じ画素駆動回路が設けられているが、各画素駆動回路の構成は同じであるため、ここでは、代表して１行目のデータ線と１列目の走査線との交差に対応した画素駆動回路について説明し、他の画素駆動回路については説明を省略する。
画素駆動回路では、トランジスター６１のゲートが走査線６４に接続され、トランジスター６１のソースがデータ線に接続されている。また、トランジスター６１のドレインが画素電極１３ａに接続されている。画素電極１３ａは、透明電極層３２と対向し、画素電極１３ａと透明電極層３２との間には電気泳動層２０が挟まれている。この一の画素電極１３ａと透明電極層３２との間にあるマイクロカプセル２１が表示部１において一の画素となる。なお、画素駆動回路においては、電気泳動層２０と並列に保持容量６３が接続されている。また、透明電極層３２の電位は予め定められた電位Ｖｃｏｍにされている。
【００２８】
走査線駆動回路５３は、表示領域５５の各走査線６４と接続されており、１、２、・・・、ｍ行目の走査線６４に走査信号Ｙ１、Ｙ２、・・・、Ｙｍを供給する。具体的には、走査線駆動回路５３は、走査線６４を１、２、・・・、ｍ行目という順番で選択し、選択した走査線６４の走査信号の電圧を選択電圧ＶＨ（Ｈレベル）とし、選択されていない走査線の走査信号の電圧を非選択電圧ＶＬ（Ｌレベル）とする。
【００２９】
データ線駆動回路５４は、表示領域の各データ線と接続されており、１、２、・・・、ｎ列目のデータ線６５にデータ信号Ｘ１、Ｘ２、・・・、Ｘｎを供給する。電位が選択電圧ＶＨとなっている走査線６４に接続されている画素駆動回路に対しては、データ線６５からデータ信号が供給される。具体的には、走査線６４がＨレベルとなると、当該走査線６４にゲートが接続されたトランジスター６１がオン状態になり、画素電極１３ａがデータ線６５に接続される。このため、走査線６４がＨレベルであるときに、データ線６５にデータ信号を供給すると、当該データ信号は、オン状態になったトランジスター６１を介して画素電極１３ａに印加される。走査線６４がＬレベルになると、トランジスター６１はオフ状態になるが、データ信号によって画素電極１３ａに印加された電圧は、保持容量６３に蓄積され、画素電極１３ａの電位及び透明電極層３２の電位との電位差（電圧）に応じて電気泳動粒子が移動する。
例えば、透明電極層３２の電位Ｖｃｏｍに対して画素電極１３ａの電位が＋１５Ｖである場合、負に帯電している白の電気泳動粒子が画素電極１３ａ側に移動し、正に帯電している黒の電気泳動粒子が透明電極層３２側に移動して画素が黒の表示となる。また、透明電極層３２の電位Ｖｃｏｍに対して画素電極１３ａの電位が−１５Ｖである場合、正に帯電している黒の電気泳動粒子が画素電極１３ａ側に移動し、負に帯電している白の電気泳動粒子が透明電極層３２側に移動して画素が白の表示となる。
走査線駆動回路５３及びデータ線駆動回路５４は、異なる電子部品により実現してもよいし、単一の電子部品により両者の機能を実現してもよい。走査線駆動回路５３及びデータ線駆動回路５４をまとめて単に駆動回路とも呼ぶ。
【００３０】
なお、以下の説明においては、走査線駆動回路５３が１行目の走査線を選択してからＹ行目の走査線の選択が終了するまでの期間を「フレーム期間」又は単に「フレーム」と称する。各走査線６４は、１フレームに一回づつ選択され、各画素駆動回路には１フレームに一回づつデータ信号が供給される。
また、本実施形態においては、各画素の表示状態を白（低濃度）から黒（高濃度）又は黒から白へ変化させる際には、１フレームだけで画素駆動回路を駆動して表示状態を変化させるのではなく、複数フレームに渡って画素へ電圧を印加する書込動作により表示状態を変化させる。これは、表示状態を白から黒へ変化させるに際し、１フレームだけ電気泳動粒子に電位差を与えても黒の電気泳動粒子が完全には表示側に移動しきらず、表示状態が完全な黒とはならないためである。このことは、表示状態を黒から白へ変化させる場合の白の電気泳動粒子についても同様である。よって、例えば、画素の表示状態を白から黒へ変化させる場合、画素に黒を表示させるためのデータ信号が複数フレームに渡って画素駆動回路へ供給され、画素の表示状態を黒から白へ変化させる場合には、画素に白を表示させるためのデータ信号が複数フレームに渡って供給される。
また本実施形態においては、１フレーム内である画素の画素電極１３ａを透明電極層３２に対して電位が高くなる正極とし、同じフレーム内で他の画素の画素電極１３ａを透明電極層３２に対して電位が低くなる負極とすることができる。つまり、１フレーム内で透明電極層３２に対して正極と負極の両方の極を選択できる駆動（以下、両極駆動という）となっている。つまり、表示装置１００は、複数行複数列の画素に対して電圧を１回印加する期間を１フレーム期間とし、複数の当該フレーム期間にわたって前記画素に電圧を複数回印加することにより当該画素の表示状態を変更する表示装置の一例である。
【００３１】
（コントローラー２の構成）
次に、コントローラー２の構成について説明する。図５は、コントローラー２において実現される機能を示したブロック図である。コントローラー２においては、選択部２０１、データ読み込み部２０２、データ符号化部２０３、データ更新部２０４、判断部２０５、及び駆動部２０６が実現される。なお、これら各部は、ハードウェアにより実現されてもよく、コントローラー２にＣＰＵを設け、このＣＰＵでプログラムを実行することにより各部が実現されるようにしてもよい。
【００３２】
選択部２０１は、走査線駆動回路５３を制御することにより、複数行複数列で配置された画素を行単位で順次選択する。データ読み込み部２０２は、ＶＲＡＭ４に記憶されている画像データを読み込む。データ符号化部２０３は、白書込データ記憶領域７Ａに記憶される第１書込データ及び黒書込データ記憶領域７Ｂに記憶される第２書込データを、行単位で符号化すると共に、符号化された書込データを復号化する。符号化の内容については詳細を後述する。データ更新部２０４は、第１書込データ及び第２書込データの内容を更新する。判断部２０５は、ＶＲＡＭ４が新たに書き換えられた場合に、書き換えの内容を書込データに反映するか否かを判断する。駆動部２０６は、画素電極１３ａに対してデータ信号が供給されるように走査線駆動回路５３とデータ線駆動回路５４を制御する。
【００３３】
（各記憶領域の概略説明）
次に、図６を参照して、表示装置１００が備える各記憶領域について説明する。
なお、図６においては、画像Ａは、表示部１において表示されている画像を示している。また、画素Ｐｉｊは、一つの画素を表している。ここで、添字のｉは、行列に配置された画素の行番号を表し、ｊは、列番号を表しており、以下、画素を特定して説明する場合、例えば１行１列目の画素は画素Ｐ１１と称する。なお、画像Ａにおいては、各画素について階調を容易に理解できるように黒から白までの８段階の階調を０から７までの数字で示しているが、実際にはこの数字は表示部１には表示されない。また、表示部１においては、画素はｍ本の走査線６４とｎ本のデータ線６５の交差毎に存在するが、図面が繁雑になるのを防ぐために、図６においては、表示部１の一部にある４行４列の画素Ｐ１１〜Ｐ４４について図示している。
【００３４】
また、図６においては、ＶＲＡＭ４において画素Ｐ１１〜Ｐ４４に対応する記憶領域Ａｉｊの内容、予定画像データ記憶領域８において画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｂｉｊの内容、白書込データキャッシュメモリー９Ａにおいて画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｃｉｊの内容、及び黒書込データキャッシュメモリー９Ｂにおいて画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｄｉｊの内容、白書込データ記憶領域７Ａにおいて画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｅｉｊの内容、及び黒書込データ記憶領域７Ｂにおいて画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｆｉｊの内容を図示している。なお、各記憶領域の添字のｉ及びｊは、行列に配置された記憶領域の行番号を表し、ｊは、列番号を表している。また、記憶領域を特定して説明する場合、例えば１行１列目の記憶領域Ａｉｊは記憶領域Ａ１１と称する。
【００３５】
ＶＲＡＭ４の記憶領域Ａ１１〜Ａ４４には、表示部１に表示する画像の各画素の階調が記憶される。予定画像データ記憶領域８の記憶領域Ｂ１１〜Ｂ４４には、表示部１に表示される予定の画像について各画素の階調が記憶される。白書込データ記憶領域７Ａの記憶領域Ｅ１１〜Ｅ４４には、画素Ｐ１１〜Ｐ４４を白にするまでに必要な電圧の印加回数が第１書込データとして記憶される。このとき、第１書込データは、データ符号化部２０３によって符号化された状態で記憶領域Ｅ１１〜Ｅ４４に記憶される。黒書込データ記憶領域７Ｂの記憶領域Ｆ１１〜Ｆ４４には、画素Ｐ１１〜Ｐ４４を黒にするまでに必要な電圧の印加回数が第２書込データとして記憶される。このとき、第２書込データは、データ符号化部２０３によって符号化された状態で記憶領域Ｆ１１〜Ｆ４４に記憶される。白書込データキャッシュメモリー９Ａの記憶領域Ｃ１１〜Ｃ４４には、画素Ｐ１１〜Ｐ４４を白にするまでに必要な電圧の印加回数が記憶される。この印加回数は、白書込データ記憶領域７Ａに記憶されている符号化された第１書込データを、データ符号化部２０３が復号化したものである。黒書込データキャッシュメモリー９Ｂの記憶領域Ｄ１１〜Ｄ４４には、画素Ｐ１１〜Ｐ４４を黒にするまでに必要な電圧の印加回数が記憶される。この印加回数は、黒書込データ記憶領域７Ｂに記憶されている符号化された第２書込データを、データ符号化部２０３が復号化したものである。このように、キャッシュメモリー９は、第１の記憶部に記憶されている符号化データを復号化した内容を記憶する第２の記憶部であって、データの書き込み及び読み出しの速さが第１の記憶部よりも速い第２の記憶部の一例として機能する。
【００３６】
（データ符号化の説明）
次に、図７及び図８を参照して、白書込データ記憶領域７Ａを例に挙げながら、書込データの符号化について説明する。図７は、ハフマン符号化を説明する図である。ハフマン符号化とは、一定ビットごとに文字列を区切り、区切られた後の文字列を統計的に処理することで、出現確率がより高いビットパターンに対してより短い符号を与え、出現確率がより低いビットパターンに対してより長い符号を与える符号化方式である。ハフマン符号化は、割り当てる符号の長さを可変にすることで符号化効率の向上を図る方式である可変長符号化の一例である。本実施形態においては、書込データの符号化にハフマン符号化を用いている。以降において、単に符号化と呼ぶ場合、ハフマン符号化のことを指す。
【００３７】
図７における第１書込データにおける値に対して、行単位で２進数のビット化を行うと、“００１０００１０００００００００”、“００１０００１０００００００００”、“００００００００００１０００００”、“００００００００００００００００”となり、各行において１６ｂｉｔずつ、つまり合計で６４ｂｉｔのデータ量となる。この６４ｂｉｔという値は、第１書込データが符号化されていない場合のデータ量である。データ符号化部２０３は、このような第１書込データに対して行単位で符号化を行うことで、このデータ量を圧縮する。また、データ符号化部２０３は、符号化された第１書込データが読み出される際には、この符号化された第１書込データに対して復号化を行う。本実施形態においては、データ符号化部２０３は、同一の行において隣り合った記憶領域Ｃｉｊにおける、２つの第１書込データの値を組み合わせたものを、１組のビットパターンとして認識する。
【００３８】
図７において、上述したビットパターンは、「２２」、「００」、「２０」の３組である。これらのビットパターンに対して、データ符号化部２０３が符号化を行う仕組みを、図７の二分木で示している。この二分木を見て分かるように、最も出現確率が高いビットパターンである「００」には“１”という符号が割り当てられ、より低い出現確率を持つビットパターンである「２２」には“０１”という符号が割り当てられている。そして最も低い出現確率を持つビットパターンである「２０」には“００”という符号が割り当てられている。このようにして、図７中の第１書込データに対して、データ符号化部２０３が行単位で符号化を行った結果は、図７中の矢印で示されるように、“０１１”、“０１１”、“１００”、“１１”となり、合計で１１ｂｉｔのデータ量となる。また、データ符号化部２０３は、図７に示される二分木の内容に基いて、符号化したデータを復号化する。
【００３９】
図８は、ハフマン符号化方式を用いた場合における符号化後のデータ量の推移を表す図である。図８において、カッコで括られて付された数字は、矢印で示すように１フレームずつ時間が経過していくときの順序を表している。（１）のタイミングにおいて、白書込データ記憶領域７Ａにおける第１書込データに対してデータ符号化部２０３が符号化を行うと、（１）に示されるような二分木の構成となる。次に、駆動電圧が１フレーム分印加されると、白書込データ記憶領域７Ａにおける第１書込データ及び二分木の構成は、（２）に示されるような内容となる。さらに駆動電圧が１フレーム分印加されると、白書込データ記憶領域７Ａにおける第１書込データ及び二分木の構成は、（３）に示されるような内容となる。ここで、（１）〜（３）に示されるとおり、１フレーム毎に駆動電圧が印加される際に、白書込データ記憶領域７Ａにおける第１書込データの内容が、減算されるか或いは０のままであれば、二分木の構成は、より簡素になることはあっても、より複雑になることはない。換言すれば、ＣＰＵ３がＶＲＡＭ４を書き換えることによって書込データ記憶領域７Ａに新たな第１書込データが登録されることがなければ、書込データ記憶領域７Ａに記憶された第１書込データを符号化した結果のデータ量は、減ることはあっても、増えることがない。なお、以上述べたデータ符号化の説明は、黒書込データ記憶領域７Ｂに記憶された第２書込データについても同様である。
【００４０】
（書込データ記憶領域７の説明）
次に、図９及び図１０を参照して、本実施形態において書込データ記憶領域７が記憶するデータの内容について説明する。
図９及び図１０は、書込データ記憶領域７を表した図である。本実施形態においては、キャッシュメモリー９は、書込データ記憶領域７における８行分の符号化データを復号化したものを、処理の単位として記憶するものとする。この処理の単位のことを、以降において「ブロック」と呼ぶ。つまり、本実施形態においては、１ブロックは８行からなり、表示領域５５は、走査線６４の総数ｍを８で除算したｍ／８ブロックからなる。図９には、書込データ記憶領域７のうち、１ブロックに相当する８行分の記憶領域が示されている。図９において、各行の左に付された数字は書込データ記憶領域７の行数を表す。また、書込データ記憶領域７の各行には、それぞれ符号化された書込データが記憶されている。１ブロックの書込データ記憶領域７に記憶された書込データは、図９における上方から下方に向かって（１行目から８行目に向かって）順番に処理が行われる。このように、書込データ記憶領域７は、複数行複数列の画素の各々と対応する記憶領域であって、画素の各々に印加する電圧の回数が符号化部によって符号化された符号化データを記憶する記憶領域を有する第１の記憶部の一例として機能する。
【００４１】
次に、本実施形態において使用される「クロック数」という言葉について説明する。ＣＰＵ３の処理の性能を表す数値として、クロック周波数というものがある。これは、１秒あたりのクロック数を示すものである。例えばクロック周波数が１ＧＨｚであると、１秒あたりのクロック数は１０億クロックである。一般的に、上述の「クロック周波数」のことを指してクロック数と呼ぶことがあるが、本実施形態におけるクロック数とは、処理に要した時間をクロックでカウントしたときの総数である。従って、本実施形態において、１００クロックとはクロック周波数１００Ｈｚのことではなく、或る処理に要した時間が１００クロック分の時間に相当するということになる。以下では、このような場合に、「処理に１００クロックかかった」という表現をする。
ＲＯＭ６は、１ブロック分の書込データの処理に使用可能なクロック数の上限を意味する閾値として、ブロック処理クロック数を記憶している。本実施形態においては、ブロック処理クロック数が「１００」である。また、ＲＯＭ６は、「１行分の書込データの処理」（後述）に最大かかった場合のクロック数（以下、ライン処理最大クロック数という）を、定数として記憶している。本実施形態においては、ライン処理最大クロック数が「２０」である。
【００４２】
「１行分の書込データの処理」とは、以下の（Ａ）〜（Ｇ）からなる一連の処理のことを指す。
（Ａ）判断部２０５からの通知に従って、データ更新部は、ＶＲＡＭ４の書き換え内容に基いて行単位で符号化された書込データを書込データ記憶領域７に書き込む。
（Ｂ）データ符号化部２０３は、書込データ記憶領域７から１行分の符号化された書込データを読み込む。
（Ｃ）データ符号化部２０３は、この符号化された書込データを復号化して、復号化された書込データをＲＡＭ５に記憶させる。
（Ｄ）コントローラー２は、ＲＡＭ５に記憶された書込データをキャッシュメモリー９に記憶させる。
（Ｅ）駆動部２０６は、キャッシュメモリー９の内容に基づいて画素を駆動する。この際、データ更新部２０４により、書込データにおける書込回数が１減算される。
（Ｆ）データ符号化部２０３は、画素の駆動がなされた後の書込データを符号化してＲＡＭ５に記憶させる。
（Ｇ）コントローラー２は、ＲＡＭ５に記憶された、符号化された書込データを書込データ記憶領域７に記憶させる。
【００４３】
書込データ記憶領域７には、各行について、４種類の内容を意味するクロック数が記憶されている。図９における「今回」と記載されたクロック数は、現在進行中であるフレームにおいて、上述した１行分の書込データの処理が行われた際にかかったクロック数である。また、図９における「前回」と記載されたクロック数は、前回のフレームにおいて、上述した１行分の書込データの処理が行われた際にかかったクロック数である。また、図９において「最大の増分」と記載されたクロック数は、ライン処理最大クロック数から「前回」におけるクロック数を減算したクロック数であって、「前回」かかったクロック数から増え得る最大のクロック数を表している。また、図９における「累計」と記載されたクロック数は、現在進行中であるフレームにおいて、処理済みの行でかかったクロック数を積算したものである。ここでいう、クロック数は、処理に要する時間の指標値であるから、書込データ記憶領域７は、記憶領域における各行ごとに、進行中の１フレーム期間において記憶領域から符号化データを読み出して処理を行うのに要する時間の指標値である進行所要時間と、前回の１フレーム期間において記憶領域から符号化データを読み出して処理を行うのに要した時間の指標値である所要時間とを記憶する第１の記憶部の一例として機能する。
【００４４】
このように行毎に記憶された４種類のクロック数と、ＲＯＭ６に記憶されたブロック処理クロック数及びライン処理最大クロック数とに基づいて、判断部２０５は、ＶＲＡＭ４が新たに書き換えられた場合に書き換えの内容を書込データに反映するか否かを判断する。
図９を参照して、判断部２０５が行う判断の内容を説明する。判断部２０５は、処理済みの行における「累計」のクロック数と、未処理の行における「前回」のクロック数の合計と、現在処理対象となっている行における「最大の増分」のクロック数とを合算したクロック数が、ブロック処理クロック数を超えない場合、現在処理対象となっている行の書込データに対して上述した書き換えの内容を反映する。図９においては、「累計」のクロック数である「２０」と、未処理の行における「前回」のクロック数の合計である「４０」と、現在処理対象となっている行における「最大の増分」のクロック数である「１７」を合算したクロック数が「７８」であって、ブロック処理クロック数である「１００」を超えない。従って、判断部２０５は、ＶＲＡＭ４が新たに書き換えられた場合には書き換えの内容を書込データに反映する。以降において、判断部２０５がこのように判断した状態のことを、ブロックにおける処理限界を超えない状態、と呼ぶ。
【００４５】
一方、前述の合算したクロック数が、ブロック処理クロック数を超える場合、判断部２０５は、現在処理対象となっている行の書込データに対して上述した変更の内容を反映しない。
図１０においては、「累計」のクロック数である「６０」と、未処理の行における「前回」のクロック数の合計である「３６」と、現在処理対象となっている行における「最大の増分」のクロック数である「１５」を合算したクロック数が「１１０」であって、ブロック処理クロック数である「１００」を超える。従って、判断部２０５は、書き換えの内容を書込データに反映しないと判断する。以降において、判断部２０５がこのように書き換えの内容を反映しないと判断した状態のことを、ブロックにおける処理限界を超えた状態、と呼ぶ。図１０において、ブロックにおける処理限界を超えた状態であるため、データ更新部２０４は、ｉ＝４行目の書込データに相当するＶＲＡＭ４の記憶領域が新たに書き換えられた場合であっても、この書き換え内容を４行目の書込データに反映しない。
【００４６】
図９，１０において、「累計」のクロック数の合計は、現在選択されている行よりも時間的に前に選択された各行について書込データ記憶領域７に記憶されている時間（進行所要時間という）の合計に相当する。未処理の行における「前回」のクロック数は、現在選択されている行及び当該行よりも時間的に後に選択される予定の各行について書込データ記憶領域７に記憶されている時間（前回所要時間という）の合計に相当する。そして、現在処理対象となっている行における「最大の増分」のクロック数は、現在選択されている行について書込データ記憶領域７に記憶されている前回所要時間を予め決められた定数であるブロック処理クロック数から減算して得た時間に相当する。よって、判断部２０５は、これらの進行所要時間の合計と、前回所要時間の合計と、現在選択されている行について記憶されている前回所要時間を予め決められた定数から減算して得た時間とを合算し、その合算結果が閾値を超えるか否かを判断する判断部の一例として機能する。
【００４７】
ＶＲＡＭ４において、選択部２０１によって現在選択されているｉ行に相当する記憶領域が新たに書き換えられると、この書き換え内容がｉ行目の書込データに反映されることになる。そしてＶＲＡＭ４の内容が反映されたｉ行目の書込データに基づいて、駆動部２０６は画素を駆動して表示状態を変更する。換言すると、上述の状態は、画像データであるＶＲＡＭ４によって表示状態の変更対象とされる画素（変更画素という）が発生している状態である。ここで、データ更新部２０４は、判断部によって上述した合算結果が閾値を超えないと判断された場合に、選択部２０１によって現在選択されている行において、変更画素が表示状態の変更中でないときには変更画素に対する表示状態の変更を開始し、変更画素が表示状態の変更中であるときには、進行中の表示状態の変更が終了した後、変更画素に対する表示状態の変更を開始する一方、判断部によって合算結果が閾値を超えると判断された場合、判断部によって合算結果が閾値を超えないと判断されるときまでは、変更画素に対する表示状態の変更を開始しない更新部の一例として機能する。
【００４８】
上述したように、ブロックを一つの処理の単位として決めて、１ブロックを処理するのにかかったクロック数が、ブロック処理クロック数を超えるか否か、すなわち表示装置１００（具体的にはＣＰＵ３）の備える性能に依存する処理限界を超えるか否かを判断するのは、次のような理由からである。前述したように、本実施形態においては、符号化方式に可変長符号化方式であるハフマン符号化を採用している。つまり、符号化によって得られた符号化データのデータ長は固定長でないから、コントローラ―２が1行分の書込データを処理するのに、ライン処理最大クロック数である２０クロックかかる場合もあれば、５クロックで済む場合もある。このとき、コントローラー２は、過去に実行した処理でかかったクロック数を記憶しておくことは可能であるが、未来に実行する処理にどれだけのクロック数がかかるかは、実際に処理を実行しないと特定できず、その処理の開始前に特定することはできない。ここで、仮に、コントローラー２が前述したように処理の単位を決めることもなく、図９，１０において上の行から下の行へ向かって順番に1行分の書込データを順次処理していくとすると、例えば処理に２０クロックかかる書込データを記憶している行が連続した場合に、それらの行の処理に時間がかかって、以降の行は書き換えが開始されない状態となる。つまり、特定の数行分に相当する画像の表示に時間がかかり、それ以降の行の表示が遅れてしまうことになる。
【００４９】
これに対し、或る１行分の画像がまだ正確に表示されていなくても、それに続く行の画像の表示が開始されるようにすると、画像データどおりの完全なものではない画像ではあるが、そのような画像が表示領域全体に速く表示される。このようにすると、人間の目から見た場合には、体感的な表示速度が速くなる。そこで、本実施形態においては、一定数の走査線６４に相当する記憶領域を「ブロック」という処理の単位として定めたうえで、１ブロック内において許容するクロック数を閾値として設定し、或るブロックにおいてかかるクロック数が、この閾値を超える可能性がある場合には、次の行へ処理を進める構成としている。このような構成を採ることで、表示領域５５における特定の範囲を処理するのに時間が掛かり過ぎて体感的な表示速度が遅くなることを抑制し、結果として体感的な表示速度が向上することとなる。
【００５０】
また、書込データ記憶領域７には、該当する行において、書込回数が登録されているか否かを表す「回数フラグ」が行毎に記憶されている。回数フラグは、該当する行において、１回以上の書込回数が登録されている場合「１」の値を取り、該当する行において書込回数が登録されていない場合「０」の値を取る。データ符号化部２０３が、書込データを符号化する際に、残りの書込回数をカウントした結果に基づいて回数フラグの値を設定する。回数フラグが「０」であるということは、その行において書込回数が全て０であるからこれ以上符号化の必要が無く、よって、その行の書込データが次回に符号化される際に、データ符号化部２０３がこの書込データを読み込む必要がないことを意味している。なお、選択された行において残り書込み回数が１回の書込データしか存在しない場合、次回の書込データにおいて書込回数が登録されていないことが明らかなため、データ符号化部２０３は、書込データを符号化した後に、回数フラグを「０」に更新する。このように、第１の記憶部の一例である書込データ記憶領域７は、電圧の印加回数が１回以上の画素が各々の行に含まれているか否かを表す回数情報を行ごとに記憶している。
【００５１】
（実施形態の動作）
次に、図１１〜図２７を参照して、表示装置１００の動作について説明する。
コントローラー２は、画素の駆動を行う際に図１１〜図１３に示した処理を行う。図１４は、動作開始時点における各記憶領域及び表示部１の状態を示す。ここで、ＣＰＵ３によってＶＲＡＭ４が図１５のように書き換えられたとする。まず、コントローラー２は、変数ｋ，ｉの値を初期化して１にする（ステップＳＡ１，ＳＡ２）。ここで、変数ｋは、行方向に配置されたブロックのブロック番号を表している。次に判断部２０５は、白書込データ記憶領域７Ａ及び黒書込データ記憶領域７Ｂの各々において、ブロックにおける処理限界を超えているか否かを判断する（ステップＳＡ３）。ここで、白書込データ記憶領域７Ａ及び黒書込データ記憶領域７Ｂの一方若しくは双方において、ブロックにおける処理限界を超えていない場合（ステップＳＡ３；ＮＯ）、コントローラー２の処理はステップＳＡ４に進む。一方、白書込データ記憶領域７Ａ及び黒書込データ記憶領域７Ｂの双方において、ブロックにおける処理限界を超えている場合（ステップＳＡ３；ＹＥＳ）、コントローラー２の処理はステップＳＡ５に進む。ここでは、図１５の状態において、ステップＳＡ３でＮＯと判断されたとする。この場合、コントローラー２は、ステップＳＡ４の新規画素受理の処理を行う。
【００５２】
図１２は、ステップＳＡ４においてコントローラー２が行う処理の流れを示したフローチャートである。コントローラー２は、変数ｊの値を初期化して１にする（ステップＳＢ１）。次にコントローラー２は、変数ｉ，ｊで特定される画素Ｐｉｊを選択する（ステップＳＢ２）。例えば、変数ｉの値が１であり、変数ｊの値が１である場合、画素Ｐ１１が選択される。次に、コントローラー２は、選択した画素Ｐｉｊに対応する記憶領域Ｃｉｊに記憶されている第１書込データと、記憶領域Ｄｉｊに記憶されている第２書込データの両方が０であるか否か判断する（ステップＳＢ３）。コントローラー２は、選択した画素Ｐｉｊについて対応する記憶領域Ｃｉｊの第１書込データと記憶領域Ｄｉｊの第２書込データの両方が０である場合には（ステップＳＢ３；ＹＥＳ）、処理をステップＳＢ４へ移行し、第１書込データと第２書込データの一方が０以外である場合には（ステップＳＢ３；ＮＯ）、処理をステップＳＢ７へ移行する。
【００５３】
コントローラー２は、ステップＳＢ４へ移行すると、記憶領域Ａｉｊに記憶されているデータを読み込み（データ読み込み部２０２）、読み込んだデータと記憶領域Ｂｉｊに記憶されているデータとを比較する。そしてコントローラー２は、両者が同じである場合には（ステップＳＢ４；ＹＥＳ）、ステップＳＢ７へ処理を移行する。図１５においては記憶領域Ａ１１と記憶領域Ｂ１１の内容が異なるため、コントローラー２は、記憶領域Ａ１１と記憶領域Ｂ１１の内容が異なると判断し（ステップＳＢ４；ＮＯ）、画素Ｐ１１の表示状態を変更するまでに必要な、画素への電圧の印加回数をＲＡＭ５に記憶させる（ステップＳＢ５）。そして、コントローラー２は、記憶領域Ｂｉｊの内容を、記憶領域Ａｉｊに記憶されている内容で上書きして（ステップＳＢ６）、ステップＳＢ８へ処理を移行する。一方、ステップＳＢ３でＮＯと判断された場合、コントローラー２は、選択した画素Ｐｉｊにおける第１書込データと第２書込データの内容をＲＡＭ５に記憶する（ステップＳＢ７）。次に、ステップＳＢ８において、コントローラー２は、変数ｊの値がデータ線の本数ｎと同じであるか否か判断する。ここで変数ｊの値がｎと同じでなければ（ステップＳＢ８；ＮＯ）、変数ｊの値に１を加え（ステップＳＢ９）、ステップＳＢ２へ移行する。一方、コントローラー２が、変数ｊの値がｎであると判断した場合（ステップＳＢ８；ＹＥＳ）、データ符号化部２０３は、ＲＡＭ５に記憶された印加回数を行単位で符号化する（ステップＳＢ１０）。そしてデータ更新部２０４が、符号化された書込データを書込データ記憶領域７に書き込む（ステップＳＢ１１）。このようにして図１２におけるフローチャートに沿って処理が進められた結果、各記憶領域の内容は、図１５の状態から図１６の状態へと変更される。
【００５４】
図１１の説明に戻り、ステップＳＡ４の処理が完了すると、コントローラー２は、処理をステップＳＡ５に移行する。データ符号化部２０３は、書込データ記憶領域７に記憶されたｉ行目の符号化された書込データを読み出してＲＡＭ５に記憶させると（ステップＳＡ５）、このｉ行目の符号化された書込データを復号化してキャッシュメモリー９に記憶させる（ステップＳＡ６）。ここまでの処理によって、各記憶領域の内容は、図１６の状態から図１７に示す状態となる。次にコントローラー２は、キャッシュメモリー９に記憶された書込データに基づいて、画素の駆動を行う（ステップＳＡ７）。
【００５５】
図１３は、ステップＳＡ７においてコントローラー２が行う処理の流れを示したフローチャートである。コントローラー２は、変数ｊの値を初期化して１にする（ステップＳＣ１）。次に、コントローラー２は、変数ｉ，ｊで特定される画素Ｐｉｊを選択する（ステップＳＣ２）。例えば、変数ｉの値が１であり、変数ｊの値が１である場合、画素Ｐ１１が選択される。次に、コントローラー２は、選択した画素Ｐｉｊに対応する記憶領域Ｃｉｊに記憶されている第１書込データと、記憶領域Ｄｉｊに記憶されている第２書込データの両方が０であるか否か判断する（ステップＳＣ３）。コントローラー２は、選択した画素Ｐｉｊについて対応する記憶領域Ｃｉｊの第１書込データと記憶領域Ｄｉｊの第２書込データの両方が０である場合には（ステップＳＣ３；ＹＥＳ）、処理をステップＳＣ５へ移行し、第１書込データと第２書込データの一方が０以外である場合には（ステップＳＣ３；ＮＯ）、処理をステップＳＣ４へ移行する。ステップＳＣ４へ移行すると、コントローラー２は、記憶領域Ｃｉｊに記憶されている第１書込データ又は記憶領域Ｄｉｊに記憶されている第２書込データのうち値が０以外のデータから１を減算する。なお、値が０となっている第１書込データ又は第２書込データについては、コントローラー２は１を減算しない。
【００５６】
次に、コントローラー２は、変数ｊの値がデータ線の本数ｎと同じであるか否か判断する（ステップＳＣ５）。ここで変数ｊの値がｎと同じでなければ（ステップＳＣ５；ＮＯ）コントローラー２は、変数ｊの値に１を加え（ステップＳＣ６）、ステップＳＣ２へ移行する。一方、コントローラー２が、変数ｊの値がｎであると判断した場合（ステップＳＣ５；ＹＥＳ）、ｉ行目における全画素を対象として、駆動部２０６が、走査線駆動回路５３とデータ線駆動回路５４とを制御して画素駆動回路を駆動する（ステップＳＣ７）。以上一連の説明で述べたように、駆動部２０６は、変更画素に対し、書込データ記憶領域７（第１の記憶部）に記憶されている符号化データをデータ符号化部２０３が復号化した内容に基いて電圧を印加して、この変更画素を、画像データであるＶＲＡＭ４の定める表示状態にする駆動部の一例として機能する。
このようにして図１３におけるフローチャートに沿って処理が進められた結果、各記憶領域の内容は、図１７の状態から図１８の状態へと変更される。
【００５７】
図１１の説明に戻り、次に、データ符号化部２０３は、キャッシュメモリー９に記憶されたｉ行目の書込データを符号化する（ステップＳＡ８）。そして、データ更新部２０４は、ｉ行目の符号化された書込データを書込データ記憶領域７のｉ行目の記憶領域に書き込む（ステップＳＡ９）。
ここまでの一連の処理において、符号化部の一例として機能するデータ符号化部２０３は、以下の処理を行う。データ符号化部２０３は、書込データ記憶領域７（第１の記憶部）から符号化された書込データを読み出し、この符号化された書込データを復号化した内容をキャッシュメモリー９（第２の記憶部）に記憶させる。そしてデータ符号化部２０３は、キャッシュメモリー９から当該復号化した内容を読み出すと、この復号化した内容が駆動部２０６による電圧印加に伴ってデータ更新部２０４により書込回数が更新された結果を符号化したものである符号化データを書込データ記憶領域７に記憶させる。このような構成を採ることにより、実際に画素の表示状態を変更するために電圧を印加する駆動部２０６がアクセスするメモリーが、書込データ記憶領域７（第１の記憶部）と比較して高速なキャッシュメモリー９（第２の記憶部）となるため、処理の速度が向上する。
【００５８】
次に、コントローラー２は、ｉ行目のデータを処理するのにかかったクロック数を計算し、書込データ記憶領域７に書き込む（ステップＳＡ１０）。次に、コントローラー２は、変数ｉの値が走査線の本数ｍと同じであるか否か判断する（ステップＳＡ１１）。ここで変数ｉの値がｍと同じでなければ（ステップＳＡ１１；ＮＯ）変数ｉの値に１を加え（ステップＳＡ１２）、ステップＳＡ３へ移行する。一方、コントローラー２は、変数ｉの値がｍであると判断した場合（ステップＳＡ１１；ＹＥＳ）、処理をステップＳＡ１３へ移行する。ステップＳＡ１３において、コントローラー２は、変数ｋの値が表示領域５５に含まれるブロック数（本実施形態においてはｍ／８）と同じであるか否かを判断する。ここで変数ｋの値がｍ／８と同じでなければ（ステップＳＡ１３；ＮＯ）、変数ｋの値に１を加え（ステップＳＡ１４）、コントローラー２は、処理をステップＳＡ２へ移行する。一方、コントローラー２は、変数ｋの値がｍ／８であると判断した場合（ステップＳＡ１４；ＹＥＳ）、処理をステップＳＡ１へ移行する。
【００５９】
図１８の状態から図１１のステップＳＡ１１でＮＯと判断され、ステップＳＡ３でＮＯと判断され、ステップＳＡ６まで処理が進められると、各記憶領域の内容は図１９の状態となる。そしてステップＳＡ７において画素の駆動が行われて、ステップＳＡ９の処理を経ると、各記憶領域の内容は図２０の状態となる。また、図２０の状態からステップＳＡ１１でＮＯと判断され、ステップＳＡ３でＮＯと判断され、ステップＳＡ６まで処理が進められると、各記憶領域の内容は図２１の状態となる。そしてステップＳＡ７において画素の駆動が行われて、ステップＳＡ９の処理を経ると、各記憶領域の内容は図２２の状態となる。図２２の状態からステップＳＡ１１でＮＯと判断され、ステップＳＡ３でＮＯと判断され、ステップＳＡ７において画素の駆動が行われて、ステップＳＡ９の処理を経ると、各記憶領域の内容は図２３の状態となる。
【００６０】
その後、処理が進められて、ステップＳＡ１３でＹＥＳと判断されて、処理がステップＳＡ１に戻り、このタイミングでＣＰＵ３がＶＲＡＭ４の内容を図２４のように書き換えたとする。さらに、このタイミングでは、書込データ記憶領域７におけるクロック数の内容が、図９で示されるように、ブロックにおける処理限界を超えない状態であるとする。従って、判断部２０５がステップＳＡ３でＮＯと判断して、ステップＳＡ４へ処理が移行する。その後図１１〜図１３のフローチャートに沿って処理が進められ、ステップＳＡ１２の処理が完了すると、各記憶領域の内容は図２５の状態となる。その後、更に処理が進められて、ステップＳＡ３でＮＯと判断され、ステップＳＡ４の処理が行われ、ステップＳＡ７の処理を経て、ステップＳＡ１０の処理が完了するまでの一連の処理が２回分繰り返されると、各記憶領域の内容は図２６の状態となる。つまり、図２６は、図２５の状態から更に２行分の書込データの処理が行われた状態を示している。
【００６１】
その後ステップＳＡ１１でＮＯと判断され、ステップＳＡ１２で変数ｉに１が加算されることで、ステップＳＡ３に移行したときには、ｉ＝４行目の書込データが処理対象となっている。このタイミングでは、書込データ記憶領域７の内容は、図１０で示されるように、ブロックにおける処理限界を超えた状態であるとする。従って、判断部２０５がステップＳＡ３でＹＥＳと判断して、ステップＳＡ５へ処理が移行する。その後、ステップＳＡ５〜ステップＳＡ１０までの処理を経ると、各記憶領域の内容は図２７の状態となる。このように、ステップＳＡ３において、判断部２０５によってブロックにおける処理限界を超えた状態であると判断されると、ステップＳＡ４の処理を経ることがないため、ＶＲＡＭ４の内容が書き換えられていても、この書き換えられた内容が書込データ記憶領域７に反映されないようになっている。
【００６２】
その後、ステップＳＡ１１でＮＯと判断され、ステップＳＡ１２でｉに１が加算されると、ステップＳＡ３においてｉ＝５行目の書込データ（図１４〜図２７において不図示）が処理対象となっている。ここで、図２８に示すように、「累計」のクロック数である「６０」と、未処理の行における「前回」のクロック数の合計である「３５」と、現在処理対象となっている行における「最大の増分」のクロック数である「２」とを合算したクロック数が「９７」であるから、これはブロック処理クロック数である「１００」を超えない。従って判断部２０５は、書込データ記憶領域７の内容がブロックにおける処理限界を超えない状態である、と判断する（ステップＳＡ３；ＮＯ）。
【００６３】
さらに図１１〜図１３に示すフローチャートに沿って処理が進められ、図２９の状態になったとする。図２９は、図２７の状態から５フレーム分の処理が完了した状態である。このとき、ｉ＝１行目〜ｉ＝3行目の書込データは、全ての画素において書込回数が０となっている。ここで、図３０に示すように、ｉ＝１行目〜ｉ＝3行目の書込データにおいては、回数フラグが０となっているため、データ符号化部２０３は、ｉ＝１行目〜ｉ＝3行目の書込データを読み込まず、選択部２０１に対して次の行を選択するよう通知する。ｉ＝４行目の書込データにおいては、回数フラグが１となっているため、データ符号化部２０３は、この書込データを読み込む。ここで、回数フラグは、書込データ記憶領域７における該当する行において、書込回数が登録されているか否かを表す情報である「回数情報」とも言い換えられる。このように、符号化部の一例であるデータ符号化部２０３は、回数情報が、選択部２０１によって選択された行に電圧の印加回数が１回以上の画素が含まれていることを表す場合、当該行に含まれる画素の各々に印加する電圧の回数を復号化した内容をキャッシュメモリー９（第２の記憶部）から読み出し、回数情報が、選択部２０１によって選択された行に電圧の印加回数が１回以上の画素が含まれていないことを表す場合、当該行に含まれる画素の各々に印加する電圧の回数を復号化した内容をキャッシュメモリー９（第２の記憶部）から読み出さずに、選択部２０１に対して次の行を選択するよう指示する。そして、ここではブロックにおける処理限界を超えない状態となっているため、データ符号化部２０３は、ｉ＝４行目の書込データを読み込む。この結果、図２９において記憶領域Ｄ４１，Ｄ４２及び記憶領域Ｆ４１，Ｆ４２には書込回数が登録されている。
【００６４】
以降、図１１〜図１３に示すフローチャートに沿って処理が進められ、ＶＲＡＭ４の内容に応じて画素の駆動が行われると共に、書込データ記憶領域７に記憶される各クロック数が更新されていく。従って、或る時点において、ブロックにおける処理限界を超える状態であると判断部２０５により判断され、ＶＲＡＭ４における新たな書込内容が反映されなかったｉ行目の書込データであったとしても、書込データ記憶領域７に記憶される各クロック数が順次更新されていくことで、ブロックにおける処理限界を超える状態が解消されることになるから、この段階で、ＶＲＡＭ４における新たな書込内容が反映されることとなる。
【００６５】
このように、本実施形態によれば、先に書き換えが開始された領域と新たに書き換えを行う領域とが重なっても、新たに書き換えを開始する時に書き換えが進行中でなかった部分については、書き換えが直ぐに開始されるので、ユーザーには表示速度が早く感じられることとなる。
また、本実施形態では、表示部１における画像データの書き換えを画素の行単位で行い、この際、ブロックにおける処理限界を超えた状態と判断されると、該当する行の書込データについて、ＶＲＡＭ４からの新たな書き換え内容を反映させず、その結果として、ＲＡＭ５に対するメモリーアクセスを低減させるため、ＲＡＭ５のメモリー帯域が逼迫することを抑制することができる。
また、表示装置１００が備えるＲＡＭ５が低速なものであっても、上述したようにメモリー帯域が逼迫することを抑制することで、画像表示にかかる処理が遅延することをも抑制し、結果として、高解像度の画像データを扱うことが可能となる。
【００６６】
［電子機器］
次に、上述した実施形態に係る表示装置を用いた電子機器について説明する。
図３１（ａ）は、上述した実施形態に係る表示装置を用いた電子ブックリーダーの斜視図である。この電子ブックリーダー１０００は、本の形状のフレーム１００１と、このフレーム１００１に対して開閉自在に設けられたカバー１００２と、操作部１００３と、本発明の実施形態に係る表示装置１００を備えている。この電子ブックリーダー１０００においては、電子ブックの内容が表示装置１００に表示され、操作部１００３を操作することにより、電子ブックのページがめくられる。
また、図３１（ｂ）は、上述した実施形態に係る表示装置を用いた腕時計１１００の斜視図である。この腕時計１１００は、本発明の実施形態に係る表示装置１００を備えている。この腕時計１１００においては、時刻や年月日が表示装置１００に表示される。
なお、このほかにも、上述した実施形態に係る表示装置１００を適用可能な電子機器として、電子ペーパー、電子手帳、電卓、携帯電話機等などが挙げられる。
【００６７】
［変形例］
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることなく、他の様々な形態で実施可能である。例えば、上述の実施形態を以下のように変形して本発明を実施してもよい。なお、上述した実施形態及び以下の変形例は、各々を組み合わせてもよい。
【００６８】
（変形例１）
上述した実施形態においては、符号化の方式にハフマン符号化を用いていたが、これに限定されるものではない。符号化されるデータの値が、処理の進行に伴って減算されるか又は０の状態を維持するかのどちらかであるときに、符号化後のデータ量が、増えることがなく、減る若しくは現状維持されるような可変長符号化方式であれば他のものを用いてもよい。可変長符号化方式とは、符号化前のデータに割り当てる符号の長さを可変にする符号化方式のことである。
【００６９】
（変形例２）
上述した実施形態では、処理の単位である「ブロック」が、８行分の書込データからなるものとしたが、この行数はこれに限ったものではなく、表示装置１００のスペックに応じて適宜変更してもよい。また、上述した実施形態では、閾値であるブロック処理クロック数を「１００」とし、定数であるライン処理最大クロック数を「２０」としたが、これに限ったものではなく、表示装置１００のスペックに応じて適宜変更してもよい。
【００７０】
（変形例３）
上述した実施形態では、ハフマン符号化に際して、同一の行において隣り合った記憶領域における２つの書込データの値を組み合わせたものを、１つのビットパターンとして認識したが、ビットパターンはこれに限ったものではなく、例えば４つの書込データの値を組み合わせたものを、１つのビットパターンとして認識してもよい。つまるところ、データ線の数「ｎ」を割り切れる数の、書込データの値を組み合わせたものであればよい。
【００７１】
（変形例４）
上述した実施形態においては、コントローラー２に、選択部２０１、データ読み込み部２０２、データ符号化部２０３、データ更新部２０４、判断部２０５、及び駆動部２０６といった機能を設けていた。これらの各機能は、ハードウェアにより実現されてもよいし、コントローラー２にＣＰＵを設け、このＣＰＵでプログラムを実行することにより各機能が実現されるようにしてもよい。
【００７２】
（変形例５）
また、本実施形態は、電気泳動粒子として、一方が正電荷、他方が負電荷を有する白黒２種類の電気泳動粒子を用いて白黒の表示を行う場合を想定しているが、白黒の表示のみならず、濃度の差による赤白や青黒など、２方向の濃度変化による表示に適用できる。
【００７３】
（変形例６）
また、表示部１の構成は図２〜４に示すものに限られない。例えば、電気泳動層は、多数のマイクロカプセルを含む構成に限られず、隔壁によって仕切られた空間に電気泳動分散媒と電気泳動粒子が含まれる構成であってもよい。
また、上記では表示装置として電気泳動方式による表示部１を備えた表示装置１００を例に説明したが、表示部１の表示方式は電気泳動方式に限られない。表示部１の表示方式は、比較的低速な表示方式であって、表示完了までに複数フレームで電圧を印加する方法により制御されるものであればよく、例えば、コレステリック液晶、エレクトロクロミック、電子粉流体等を用いることもできる。
【００７４】
（変形例７）
また、本発明は、画素電極の電位のみを高電位と低電位に制御することにより、電気泳動流粒子を移動させる方式（両極駆動）の電気泳動表示装置にも、画素電極と共通電極の両方を高電位と低電位に制御する方式（片極駆動）の電気泳動表示装置にも適用できる。
【００７５】
（変形例８）
また、コントローラー２とＣＰＵ３は異なるデバイスに実装されていてもよいし、ＳｏＣ（Ｓｙｓｔｅｍ−ＯＮ−ａ−Ｃｈｉｐ）のように、１つのチップ上に実装されていてもよい。
【００７６】
（変形例９）
書込データ記憶領域７において駆動電圧の印加対象である画素データが存在しなくなり、ＶＲＡＭ４の内容と予定画像データ記憶領域８の内容とが一致したとき、即ち当分電圧印加の必要がなくなったとき、外部からの新たな画像データが送られてくるまで、例えば省電力状態のような、別の状態に移行しても良い。
【００７７】
（変形例１０）
上記実施形態では、書込データ記憶領域７と予定画像データ記憶領域８とを独立した異なる面として構成しているが（プレーナ方式）、書込データ記憶領域７、予定画像データ記憶領域８は、それぞれ別の面として扱わず、全てをひとまとめにした状態で１面を構成しても良い（パックトピクセル方式）。
【符号の説明】
【００７８】
１…表示部、２…コントローラー、３…ＣＰＵ、４…ＶＲＡＭ、５…ＲＡＭ、６…ＲＯＭ、７…書込データ記憶領域、７Ａ…白書込データ記憶領域、７Ｂ…黒書込データ記憶領域、８…予定画像データ記憶領域、９…キャッシュメモリー、９Ａ…白書込データキャッシュメモリー、９Ｂ…黒書込データキャッシュメモリー、１０…第１基板、１１…基板、１１ａ…接着層、１２…回路層、１３ａ…画素電極、２０…電気泳動層、２１…マイクロカプセル、２２…バインダー、３０…第２基板、３１…フィルム、３２…透明電極層、５３…走査線駆動回路、５４…データ線駆動回路、５５…表示領域、６１…トランジスター、６３…保持容量、６４…走査線、６５…データ線、１００…表示装置、２０１…選択部、２０２…データ読み込み部、２０３…データ符号化部、２０４…データ更新部、２０５…判断部、２０６…駆動部、１０００…電子ブックリーダー、１００１…フレーム、１００２…カバー、１００３…操作部、１１００…腕時計、Ｐｉｊ…画素、Ａｉｊ…記憶領域、Ｂｉｊ…記憶領域、Ｃｉｊ…記憶領域、Ｄｉｊ…記憶領域、Ｅｉｊ…記憶領域、Ｆｉｊ…記憶領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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