(57)【要約】【課題】  拡散防止膜の形成方法及び半導体装置の製造方法に関し、閾値調整元素の拡散等による閾値電圧の変動の防止と製造工程の簡素化を両立する。【解決手段】  Ｓｉを含有しない高誘電率酸化膜に窒素を導入したのち第１加熱処理を行う工程と、前記窒素を導入したＳｉを含有しない高誘電率酸化膜の上にＳｉ含有半導体層を堆積させる工程と、第２加熱処理によって前記Ｓｉ含有半導体層中のＳｉを前記窒素を導入したＳｉを含有しない高誘電率酸化膜中に拡散する工程とを設ける。【選択図】        図３
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【特許請求の範囲】
【請求項１】
Ｓｉを含有しない高誘電率酸化膜に窒素を導入したのち第１加熱処理を行う工程と、
前記窒素を導入したＳｉを含有しない高誘電率酸化膜の上にＳｉ含有半導体層を堆積させる工程と、
第２加熱処理によって前記Ｓｉ含有半導体層中のＳｉを、前記窒素を導入したＳｉを含有しない高誘電率酸化膜中に拡散する工程と
を有することを特徴とする拡散防止膜の形成方法。
【請求項２】
半導体基板に一導電型ウエル領域と反対導電型ウエル領域を形成する工程と、
前記半導体基板の表面に第１の界面絶縁膜を形成する工程と、
前記第１の界面絶縁膜上に反対導電型閾値調整元素含有酸化膜を形成する工程と、
前記反対導電型閾値調整元素含有酸化膜上にＳｉを含有しない第１の高誘電率酸化膜を形成する工程と、
前記Ｓｉを含有しない第１の高誘電率酸化膜に窒素を導入したのち第１加熱処理を行う工程と、
前記窒素を導入したＳｉを含有しない第１の高誘電率酸化膜の上にＳｉ含有半導体層を形成する工程と、
第２加熱処理によって前記Ｓｉ含有半導体層中のＳｉを、前記窒素を導入したＳｉを含有しない高誘電率酸化膜中に拡散して第１の高誘電率酸化窒化膜を形成する工程と、
前記反対導電型ウエル領域上の積層構造を選択的に除去して反対導電型ウエル領域の表面を露出させる工程と、
前記露出した反対導電型ウエル領域の表面に第２の界面絶縁膜を形成する工程と、
全面にＳｉを含有しない第２の高誘電率酸化膜を形成する工程と、
前記Ｓｉを含有しない第２の高誘電率酸化膜上に一導電型閾値調整元素含有酸化膜を形成する工程と、
第２加熱処理により、前記一導電型閾値調整元素含有酸化膜中の一導電型閾値調整元素を前記Ｓｉを含有しない第２の高誘電率酸化膜中に拡散して第３の高誘電率酸化膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記反対導電型がｎ型である場合、前記反対導電型ウエル領域の表面に設ける第２の界面絶縁膜が窒素を含まない酸化膜であり、前記一導電型がｐ型である場合、前記一導電型ウエル領域の表面に設ける第２の界面絶縁膜が窒素を含む酸化膜であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項４】
半導体基板に一導電型ウエル領域と反対導電型ウエル領域を形成する工程と、
前記半導体基板の表面に界面絶縁膜を形成する工程と、
前記一導電型ウエル領域上の界面絶縁膜上に選択的に反対導電型閾値調整元素含有酸化膜を形成する工程と、
全面にＳｉを含有しない高誘電率酸化膜を形成する工程と、
前記Ｓｉを含有しない高誘電率酸化膜に窒素を導入したのち第１加熱処理を行い、前記一導電型ウエル領域上の前記Ｓｉを含有しない高誘電率酸化膜中に窒素と前記反対導電型閾値調整元素含有酸化膜中の反対導電型閾値調整元素を拡散して第１の高誘電率酸化窒化膜を形成するとともに、前記反対導電型ウエル領域上の前記Ｓｉを含有しない高誘電率酸化膜中に窒素を拡散して第２の高誘電率酸化窒化膜を形成する工程と、
前記一導電型ウエル領域上の前記第１の高誘電率酸化窒化膜上にＳｉ含有半導体層を選択的に形成する工程と、
第２加熱処理によって前記Ｓｉ含有半導体層中のＳｉを前記第１の高誘電率酸化窒化膜中に拡散する工程と、
全面に一導電型閾値調整元素含有酸化膜を形成する工程と、
第３加熱処理により、前記一導電型閾値調整元素含有酸化膜中の一導電型閾値調整元素を前記反対導電型ウエル領域上の第２の高誘電率酸化窒化膜中に拡散する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記一導電型閾値調整元素含有酸化膜中の一導電型閾値調整元素を前記反対導電型ウエル領域上の第２の高誘電率酸化窒化膜中に拡散する工程の後に、前記一導電型ウエル領域上の前記一導電型閾値調整元素含有酸化膜を選択的に除去する工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は拡散防止膜の形成方法及び半導体装置の製造方法に関し、例えば、高誘電率膜に対して不所望な元素の拡散を防止する機能を付与する方法に関するものである。
【背景技術】
【０００２】
一般的に、シリコンを含む酸化物層、特に、高誘電率膜を形成する場合、基材となる酸化物中に含まれる酸素以外の単一あるいは複数のＨｆ等の元素とシリコンを同時に酸化雰囲気中で層として堆積し、堆積と同時に酸化を行うことで形成している。或いは、堆積後に酸化雰囲気中で加熱を行い酸化することも広く行われている。また、酸化物層中に窒素を導入する場合でも、シリコンを既に膜中に混入した後に、窒素を導入することが広く一般的に行われている。
【０００３】
この様な酸化膜の形成方法は、ＣＭＯＳＦＥＴの製造工程において、ＰＭＯＳ／ＮＭＯＳ領域毎に別の特性を有するＨｉｇｈ−ｋゲート絶縁膜をその上に設けたキャップ積層構造などを用いて異なる元素を拡散する手法として提案されている（例えば、非特許文献１乃至非特許文献３参照）。
【０００４】
しかし、これらの提案においては、具体的にＰＭＯＳ／ＮＭＯＳ別の特性を有するＨｉｇｈ−ｋゲート絶縁膜からなるＣＭＯＳ構造を製造するプロセス手順について詳細は説明されていない。
【０００５】
また、Ｈｉｇｈ−ｋ膜中にキャップ積層構造を用いてＨｉｇｈ−ｋ膜を構成している元素と異なる元素を拡散し、このＨｉｇｈ−ｋ膜をゲート絶縁膜に用いてＭＯＳＦＥＴのＶｔｈを制御することも提案されている（例えば、特許文献１参照）。
【０００６】
また、ＰＭＯＳ／ＮＭＯＳ別の特性を有するＨｉｇｈ−ｋゲート絶縁膜からなるＣＭＯＳ構造を製造するプロセス手順として、下記の一連の工程を含むプロセスが提案されている（例えば、非特許文献４参照）。
ａ．最初にＭＯＳＦＥＴのチャネル領域となるシリコン基板表面全面にシリコン酸化膜（必要に応じて窒素を混入する場合もある）を形成する。
ｂ．その次に、全面に堆積したＬａ２Ｏ３層のＮＭＯＳ領域のみをフォトリソグラフィプロセスを用いてマスクして、その他の領域のＬａ２Ｏ３層を除去する。
ｃ．その後、全面にＨｉｇｈ−ｋ膜を堆積したのち、全面にＡｌ２Ｏ３層を堆積し、ＰＭＯＳ領域のみをフォトリソグラフィプロセスを用いてマスクして、その他の領域のＡｌ２Ｏ３層を除去する。
【０００７】
また、ＰＭＯＳ／ＮＭＯＳ別の特性を有するＨｉｇｈ−ｋゲート絶縁膜からなるＣＭＯＳ構造を製造するプロセス手順として、次の一連の工程を含むプロセスが報告されている（例えば、非特許文献５参照）。
ａ．最初にＭＯＳＦＥＴのチャネル領域となるシリコン基板表面全面にシリコン酸化膜（必要に応じて窒素を混入する場合もある）を形成する。
ｂ．その次にＨｉｇｈ−ｋ膜を全面に堆積し、次に全面にＡｌ２Ｏ３（Ｌａ２Ｏ３）層を堆積し、さらにエッチングマスクおよび元素拡散抑制層であるＴｉＮ膜を堆積する。
ｃ．次いで、フォトリソグラフィおよびエッチングプロセスを用いてＰＭＯＳ（ＮＭＯＳ）領域のみＡｌ２Ｏ３（Ｌａ２Ｏ３）層以上の構造を残す。
ｄ．次に、全面にＬａ２Ｏ３（Ａｌ２Ｏ３）層を堆積し加熱を行い、ＮＭＯＳ領域のＨｉｇｈ−ｋ中にはＬａ元素を拡散し、ＰＭＯＳ領域のＨｉｇｈ−ｋ中にはＡｌ元素を拡散させる。
【０００８】
ここでのＴｉＮ層の上部に堆積された層に含まれる元素がＴｉＮ層の下部のＨｉｇｈ−ｋ膜中に拡散することは、ＴｉＮ層の存在により抑制される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−３２４５９４号公報
【００１０】
【非特許文献１】Ｈ. Ｓ. Ｊｕｎｇ ｅｔ ａｌ.，ＶＬＳＩ Ｓｙｍｐ. （２００６）
【非特許文献２】Ｖ. Ｓ. Ｃｈａｎｇ ｅｔ ａｌ.，ＩＥＤＭ （２００７）
【非特許文献３】Ｎ. Ｍｉｓｅ ｅｔ ａｌ.,ＩＥＤＭ （２００７）
【非特許文献４】Ｔ. Ｓｃｈｒａｍ ｅｔ ａｌ.， ＶＬＳＩ ｓｙｍｐ.（２００８）
【非特許文献５】Ｈ. Ｓｈｉｎｏｈａｒａ ｅｔ ａｌ.， ＳＳＤＭ （２００９）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述の一般的に用いられている手法により形成されたＨｉｇｈ-ｋ膜であるシリコンを含んだ酸化窒化物層では、この酸化物層と接したキャップ層に含まれる元素が、加熱処理によりこの酸化窒化物層中を拡散し、逆側の界面に到達してしまう。その結果、この逆側の界面或いはこの逆側に接する界面絶縁膜の物理特性を変化させてしまうという問題が発生する。
【００１２】
また、上記の非特許文献４の提案によるプロセス手順では、まずフォトリソグラフィプロセスが２回必要であること、またそれに伴い２種類（反転）の露光マスクが必要になり、工数と製造費用の増加の問題が発生するという問題がある。また、ＮＭＯＳ領域のＡｌ２Ｏ３層を除去する際のエッチング工程の物理的、化学的作用により、その下のＨｉｇｈ−ｋ膜が損傷を受け、リーク電流密度や信頼性等の物理特性の劣化が発生するという問題も生じる。
【００１３】
また、上記の非特許文献４の提案によるプロセス手順では、フォトリソグラフィプロセスが１回で済むため露光マスクも１種類で済み、工数と製造費用の増加は防ぐことができる。しかし、ＴｉＮ層の元素拡散抑制は完全なものでなく、ＴｉＮ層上部の形成された層に含まれる元素はＴｉＮ層中を拡散し、ＴｉＮ層の下のＨｉｇｈ−ｋ層に到達してＭＯＳＦＥＴの閾値制御特性や誘電率等の物理的特性を変化させる問題が生じる。
【００１４】
さらに、非特許文献４或いは非特許文献５の場合には、Ｈｉｇｈ−ｋ膜の下層に配される界面絶縁膜はＰＭＯＳ／ＮＭＯＳ共通である。したがって、Ｈｉｇｈ−ｋ膜の下層に配される界面絶縁膜が窒素を含むオキシナイトライド膜である場合には、ＰＭＯＳのＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎ−ｓｔａｂｉｌｉｔｙ）という信頼性の劣化が大きくなるという問題が生じる。
【００１５】
一方、Ｈｉｇｈ−ｋ膜の下層に配される界面絶縁膜を窒素を含まない酸化膜とした場合には、ＮＭＯＳにおいて、ゲート絶縁膜の絶縁破壊寿命が短くなるという問題が生じる。
【００１６】
したがって、本発明は、閾値調整元素の拡散等による閾値電圧の変動の防止と製造工程の簡素化を両立することを目的とする。
【課題を解決するための手段】
【００１７】
開示する一観点からは、Ｓｉを含有しない高誘電率酸化膜に窒素を導入したのち第１加熱処理を行う工程と、前記窒素を導入したＳｉを含有しない高誘電率酸化膜の上にＳｉ含有半導体層を堆積させる工程と、第２加熱処理によって前記Ｓｉ含有半導体層中のＳｉを、前記窒素を導入したＳｉを含有しない高誘電率酸化膜中に拡散する工程とを有することを特徴とする拡散防止膜の形成方法が提供される。
【００１８】
また、開示する別の観点からは、半導体基板に一導電型ウエル領域と反対導電型ウエル領域を形成する工程と、前記半導体基板の表面に第１の界面絶縁膜を形成する工程と、前記第１の界面絶縁膜上に反対導電型閾値調整元素含有酸化膜を形成する工程と、前記反対導電型閾値調整元素含有酸化膜上にＳｉを含有しない第１の高誘電率酸化膜を形成する工程と、前記Ｓｉを含有しない第１の高誘電率酸化膜に窒素を導入したのち第１加熱処理を行う工程と、前記窒素を導入したＳｉを含有しない第１の高誘電率酸化膜の上にＳｉ含有半導体層を形成する工程と、第２加熱処理によって前記Ｓｉ含有半導体層中のＳｉを、前記窒素を導入したＳｉを含有しない第１の高誘電率酸化膜中に拡散して第１の高誘電率酸化窒化膜を形成する工程と、前記反対導電型ウエル領域上の積層構造を選択的に除去して反対導電型ウエル領域の表面を露出させる工程と、前記露出した反対導電型ウエル領域の表面に第２の界面絶縁膜を形成する工程と、全面にＳｉを含有しない第２の高誘電率酸化膜を形成する工程と、前記Ｓｉを含有しない第２の高誘電率酸化膜上に一導電型閾値調整元素含有酸化膜を形成する工程と、第３加熱処理により、前記一導電型閾値調整元素含有酸化膜中の一導電型閾値調整元素を前記Ｓｉを含有しない第２の高誘電率酸化膜中に拡散して第３の高誘電率酸化膜を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１９】
また、開示するさらに別の観点からは、半導体基板に一導電型ウエル領域と反対導電型ウエル領域を形成する工程と、前記半導体基板の表面に界面絶縁膜を形成する工程と、前記一導電型ウエル領域上の界面絶縁膜上に選択的に反対導電型閾値調整元素含有酸化膜を形成する工程と、全面にＳｉを含有しない高誘電率酸化膜を形成する工程と、前記Ｓｉを含有しない高誘電率酸化膜に窒素を導入したのち第１加熱処理を行い、前記一導電型ウエル領域上の前記Ｓｉを含有しない高誘電率酸化膜中に窒素と前記反対導電型閾値調整元素含有酸化膜中の反対導電型閾値調整元素を拡散して第１の高誘電率酸化窒化膜を形成するとともに、前記反対導電型ウエル領域上の前記Ｓｉを含有しない高誘電率酸化膜中に窒素を拡散して第２の高誘電率酸化窒化膜を形成する工程と、前記一導電型ウエル領域上の前記第１の高誘電率酸化窒化膜上にＳｉ含有半導体層を選択的に形成する工程と、第２加熱処理によって前記Ｓｉ含有半導体層中のＳｉを、前記第１の高誘電率酸化窒化膜中に拡散する工程と、全面に一導電型閾値調整元素含有酸化膜を形成する工程と、第３加熱処理により、前記一導電型閾値調整元素含有酸化膜中の一導電型閾値調整元素を前記反対導電型ウエル領域上の第２の高誘電率酸化窒化膜中に拡散する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００２０】
開示の拡散防止膜の形成方法及び半導体装置の製造方法によれば、閾値調整元素の拡散等による閾値電圧の変動の防止と製造工程の簡素化を両立することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態の半導体装置の製造工程の途中までの説明図である。
【図２】本発明の実施の形態の半導体装置の製造工程の図１以降の説明図である。
【図３】本発明の実施の形態の要部フロー図である。
【図４】本発明の実施の形態の作用効果の説明図である。
【図５】Ｓｉ堆積工程を省略した場合のＳＩＭＳ結果とＶｆｂ変化の説明図である。
【図６】窒化工程、Ｓｉ堆積工程後の加熱工程を省略した場合のＳＩＭＳ結果とＶｆｂ変化の説明図である。
【図７】窒化工程を省略した場合のＳＩＭＳ結果とＶｆｂ変化の説明図である。
【図８】ＨｆＳｉＯを窒化してＨｆＳｉＯＮ膜を形成した場合のＳＩＭＳ結果の説明図である。
【図９】本発明の実施の形態の第１の適用例の途中までの説明図である。
【図１０】本発明の実施の形態の第１の適用例の図９以降の説明図である。
【図１１】本発明の実施の形態の第２の適用例の途中までの説明図である。
【図１２】本発明の実施の形態の第２の適用例の図１１以降の説明図である。
【図１３】本発明の実施例１の半導体装置の製造工程の途中までの説明図である。
【図１４】本発明の実施例１の半導体装置の製造工程の図１３以降の途中までの説明図である。
【図１５】本発明の実施例１の半導体装置の製造工程の図１４以降の説明図である。
【図１６】本発明の実施例２の半導体装置の製造工程の途中までの説明図である。
【図１７】本発明の実施例２の半導体装置の製造工程の図１６以降の途中までの説明図である。
【図１８】本発明の実施例２の半導体装置の製造工程の図１７以降の説明図である。
【図１９】本発明の実施例３の半導体装置の製造工程の途中までの説明図である。
【図２０】本発明の実施例３の半導体装置の製造工程の図１９以降の途中までの説明図である。
【図２１】本発明の実施例３の半導体装置の製造工程の図２０以降の説明図である。
【図２２】本発明の実施例４の半導体装置の製造工程の途中までの説明図である。
【図２３】本発明の実施例４の半導体装置の製造工程の図２２以降の途中までの説明図である。
【図２４】本発明の実施例４の半導体装置の製造工程の図２３以降の説明図である。
【発明を実施するための形態】
【００２２】
ここで、図１乃至図１２を参照して本発明の実施の形態を説明する。図１及び図２は、本発明の実施の形態の半導体装置の製造工程の説明図である。まず、図１（ａ）に示すように、半導体基板１上に界面絶縁膜２を形成したのち、その上にＳｉを含有しない高誘電率酸化膜３を形成する。この場合の界面絶縁膜２は熱酸化膜或いは熱酸化膜を窒化した酸化窒化膜である。また、Ｓｉを含まない高誘電率酸化膜３は、ＳｉＯ２より誘電率が高く、Ｈｆ、Ｚｒ，Ａｌのいずれかを含む酸化膜であり、典型的にはＨｆＯ２膜である。
【００２３】
次いで、図１（ｂ）に示すように、Ｓｉを含有しない高誘電率酸化膜３に窒素４を導入する。窒素の導入はアンモニアガスなどの窒化性ガス中で加熱処理するか、窒素プラズマ中に膜を曝すことにより行う。
【００２４】
次いで、図１（ｃ）に示すように、窒素雰囲気等の不活性雰囲気中で加熱処理を行って、窒素を拡散させて高誘電率酸化窒化膜５を形成する。次いで、図１（ｄ）に示すように、Ｓｉ含有半導体層６を堆積する。Ｓｉ含有半導体層は典型的には多結晶シリコン層であるが、原料や製造工程に由来するＨやＣ等が微量に含有されていても良い。
【００２５】
次いで、図２（ｅ）に示すように、窒素雰囲気等の不活性ガス雰囲気中で加熱処理を行ってＳｉを拡散して拡散防止膜となるＳｉを含む高誘電率酸化窒化膜７とする。次いで、図２（ｆ）示すように、拡散阻止対象元素を含む酸化膜８を堆積させる。拡散阻止対象元素は目的とする工程により異なるが、典型的にはＭＯＳＦＥＴの閾値Ｖｔｈを調整する元素であり、ｎ-ＭＯＳＦＥＴの場合はＬａ，Ｙ，Ｍｇであり、ｐ-ＭＯＳＦＥＴの場合はＡｌ，Ｔｉである。
【００２６】
次いで、図２（ｇ）に示すように、窒素雰囲気等の不活性ガス雰囲気中で加熱処理を行なう。この時、拡散阻止対象元素はＳｉを含む高誘電率酸化窒化膜７中に一部拡散してＳｉ及び拡散阻止対象元素を含む高誘電率酸化窒化膜９となる。但し、後述するように、Ｓｉを含む高誘電率酸化窒化膜７は拡散阻止機能があるので、拡散阻止対象元素が界面絶縁膜に達することはない。
【００２７】
図３は上記の工程を纏めた本発明の実施の形態の要部フロー図である。
ａ．まず、Ｓｉを含まない高誘電率酸化膜（ＨｆＯ２膜）を堆積する。
ｂ．次いで、Ｓｉを含まない高誘電率酸化膜に窒素を導入する。
ｃ．次いで、加熱処理により酸化窒化膜（ＨｆＯＮ膜）を形成する。
ｄ．次いで、Ｓｉ含有半導体層を堆積する。
ｅ．次いで、加熱処理を行い拡散防止膜として機能するＳｉ含有酸化窒化膜（ＨｆＳｉＯＮ膜）を形成する。
ｆ．次いで、拡散阻止対象元素を含む酸化膜を堆積させる。
ｇ．次いで、加熱処理によって、拡散阻止対象元素を含む酸化膜中の拡散阻止対象元素を拡散させる。
【００２８】
次に、図４乃至図８を参照して本発明の実施の形態の作用効果を説明する。図４は本発明の実施の形態の作用効果の説明図であり、図４（ａ）はＳＩＭＳ結果であり、また、図４（ｂ）はＶｆｂ変化の説明図である。なお、ここでは、界面絶縁膜２がＳｉＯＮ膜であり、ゲート電極がＴｉＮ膜であり、拡散阻止対象元素がＬａの場合を示している。
【００２９】
図４（ａ）に示すように、拡散阻止対象元素がＬａはＳｉＯＮ界面まで達していなことが確認された。その結果、図4（ｂ）に示すように、Ｖｆｂは、ＨｆＯ２の場合のＶｆｂからほとんど変化していなことが確認された。したがって、本発明の実施の形態のプロセスで形成したＳｉを含む高誘電率酸化窒化膜７に拡散阻止機能があることが確認された。
【００３０】
図５は、比較のためにＳｉ堆積工程を省略した場合のＳＩＭＳ結果とＶｆｂ変化の説明図であり、図５（ａ）はＳＩＭＳ結果であり、また、図５（ｂ）はＶｆｂ変化の説明図である。図５（ａ）に示すように、Ｓｉ堆積工程を省略した場合には、ＬａがＳｉＯＮ膜中に拡散していることが確認された。その結果、Ｖｆｂは、ＨｆＯ２の場合のＶｆｂから大幅に変化することが確認された。
【００３１】
図６は、比較のために窒化工程、Ｓｉ堆積工程後の加熱工程を省略した場合のＳＩＭＳ結果とＶｆｂ変化の説明図であり、図６（ａ）はＳＩＭＳ結果であり、また、図６（ｂ）はＶｆｂ変化の説明図である。図６（ａ）に示すように、窒化工程、Ｓｉ堆積工程後の加熱工程を省略した場合には、ＬａがＳｉＯＮ界面に達していることが確認された。その結果、Ｖｆｂは、ＨｆＯ２の場合のＶｆｂから多少抑制されるものの大きく変化することが確認された。
【００３２】
図７は、比較のために窒化工程を省略した場合のＳＩＭＳ結果とＶｆｂ変化の説明図であり、図７（ａ）はＳＩＭＳ結果であり、また、図７（ｂ）はＶｆｂ変化の説明図である。図７（ａ）に示すように、窒化工程を省略した場合には、ＬａがＳｉＯＮ界面に達していることが確認された。その結果、Ｖｆｂは、ＨｆＯ２の場合のＶｆｂから多少抑制されるものの大きく変化することが確認された。
【００３３】
図８は、比較のためにＨｆＳｉＯ膜を窒化してＨｆＳｉＯＮ膜を形成した場合のＳＩＭＳ結果説明図である。図８に示すように、ＨｆＯ２膜にＳｉを拡散せずに成膜したＨｆＳｉＯ膜を窒化してＨｆＳｉＯＮ膜を形成した場合には、ＬａがＳｉＯＮ膜中に拡散していることが確認された。
【００３４】
以上の結果からは、拡散防止機能は単に膜の組成だけではなく、プロセスに大きく影響されることが確認された、即ち、高誘電率酸化膜に窒素を導入する工程と、加熱処理により窒素を拡散する工程と、シリコン層を堆積させた後に熱処理によりＳｉを拡散してＳｉを含有する高誘電率酸化窒化膜とする工程が重要であることがわかる。
【００３５】
次に、図９及び図１０を参照して、本発明の実施の形態の第１の適用例を説明する。まず、図９（ａ）に示すように、半導体基板１１に素子分離領域１２を形成したのち、一導電型不純物及び反対導電型不純物を導入したのち活性化して、一導電型ウエル領域１３及び反対導電型ウエル領域１４を形成する。
【００３６】
次いで、図９（ｂ）に示すように、半導体基板１１の表面に厚さが０．３ｎｍ〜１．５ｎｍ、例えば、０．９ｎｍの界面絶縁膜１５を形成する。この界面絶縁膜１５は酸素雰囲気中加熱による熱酸化膜でも良いし、酸素以外のオゾン他の酸化ガスを使うことも可能であり、またプラズマプロセスを用いた酸化を行うことも可能である。
【００３７】
或いは、必要に応じて、窒化雰囲気中で加熱するか、窒素プラズマ中に熱酸化膜を曝したのち、再度酸化雰囲気あるいは不活性ガス中で加熱処理を行って酸化窒化膜にしても良い。或いは、酸化窒化雰囲気中加熱し、直接酸窒化膜を形成することも可能である。
【００３８】
次いで、界面絶縁膜１５上に高誘電率酸化膜１７中に拡散することで反対導電型ＭＯＳＦＥＴの適した閾値が得られる反対導電型閾値調整元素を含む閾値調整元素含有膜１６を０．１ｎｍ〜２ｎｍ、例えば、０．５ｎｍの厚さに形成する。ｎ型閾値調整元素は、Ｌａ，Ｙ，Ｍｇであり、ｐ型閾値調整元素はＡｌ，Ｔｉである。なお、成膜方法は、スパッタ法、ＡＬＤ法或いはＣＶＤ法を用いる。
【００３９】
次いで、閾値調整元素含有酸化膜１６上に０．１ｎｍ〜３ｎｍ、例えば、１.５ｎｍのＳｉを含まない高誘電率酸化膜１７を堆積する。このＳｉを含まない高誘電率酸化膜１７は、Ｈｆ，Ｚｒ，Ｌａを含む酸化膜であり、典型的にはＨｆＯ２膜である。なお、成膜方法は、スパッタ法、ＡＬＤ法或いはＣＶＤ法を用いる。
【００４０】
次いで、図９（ｂ）に示すように、Ｓｉを含まない高誘電率酸化膜１７に窒素１８を導入する。窒素の導入はアンモニアガスなどの窒化性ガス中で加熱処理するか、窒素プラズマ中に膜を曝すことにより行う。アンモニアガス中の加熱であれば、２００℃〜８００℃の温度で、０．１分〜６０分の時間で行う。プラズマ窒素中の曝露であれば、プラズマ励起パワーにもよるが、１秒〜１８０秒の時間で行う。プラズマ窒化の場合は、同時に、１００℃〜５００℃の加熱を行うこともできる。
【００４１】
なお、Ｓｉを含まない高誘電率酸化膜１７中の窒素の量は、Ｓｉを含まない高誘電率酸化膜１７中の酸素以外の元素の総和の数Ｍに対してＮ/（Ｎ＋Ｍ）の比で、１％〜３０％、例えば、１５％に相当するものとする。
【００４２】
次いで、図９（ｃ）に示すように、窒素等の不活性ガス雰囲気中で、７００℃〜１１００℃の温度で、１秒〜６０秒間、加熱処理することによって、窒素を全体に拡散して閾値調整元素含有高誘電率酸化窒化膜１９とする。
【００４３】
次いで、図９（ｄ）に示すように、スパッタ法やＣＶＤ法を用いて、閾値調整元素含有高誘電率酸化窒化膜１９上に厚さが０．１ｎｍ〜２ｎｍ、例えば、０．６ｎｍのＳｉ含有半導体層２０を堆積させる。この場合の、Ｓｉ含有半導体層２０は典型的には多結晶シリコン層であり、原料や製造工程に由来するＨやＣ等が微量に含有されていても良い。
【００４４】
次いで、図１０（ｅ）に示すように、窒素等の不活性ガス雰囲気中で、７００℃〜１１００℃の温度で、１秒〜６０秒間、加熱処理することによって、Ｓｉを全体に拡散して拡散阻止能力のある閾値調整高誘電率膜２１とする。
【００４５】
次いで、図１０（ｆ）に示すように、フォトリソグラフィプロセス技術を用いて反対導電型ウエル領域１４上に堆積した積層膜を選択的に除去する。この時、フォトリソグラフィ技術により形成した感光レジスト膜をエッチングマスクと使用する他、シリコン酸化膜、シリコン窒化膜、炭素膜などの膜に感光レジスト膜のパターンを転写し、これをハードマスクとしてエッチングしても良い。この場合は、エッチングプロセス完了後に、レジストマスクの除去とともに、ハードマスク除去工程を行う。エッチングは、エッチング溶液によるプロセス、またエッチングガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｄｒｙ Ｅｔｃｈｉｎｇ）プロセスで行うことができる。
【００４６】
次いで、図１０（ｇ）に示すように、露出した反対導電型ウエル領域１４の表面に厚さが０．３ｎｍ〜１．５ｎｍ、例えば、０．９ｎｍの界面絶縁膜２２を形成する。界面絶縁膜２２は、例えば酸素雰囲気中加熱による熱酸化膜である。熱酸化プロセスでは、酸素以外のオゾン他の酸化ガスを使うことも可能であり、またプラズマプロセスを用いた酸化を行うことも可能である。さらに、必要に応じて窒化して酸化窒化膜としても良い。
【００４７】
次いで、全面に０．１ｎｍ〜３ｎｍ、例えば、１.５ｎｍのＳｉを含まない高誘電率酸化膜２３を堆積する。このＳｉを含まない高誘電率酸化膜２３も、Ｈｆ，Ｚｒ，Ｌａを含む酸化膜であり、典型的にはＨｆＯ２膜である。なお、成膜方法は、スパッタ法、ＡＬＤ法或いはＣＶＤ法を用いる。必要に応じて、Ｓｉを含まない高誘電率酸化膜２３に窒素を導入したのち加熱処理して窒化する。
【００４８】
次いで、Ｓｉを含まない高誘電率酸化膜２３上に、高誘電率酸化膜２３中に拡散したときに、一導電型ＭＯＳＦＥＴの閾値を所望の値とする一導電型閾値調整元素を含有する閾値調整元素含酸化膜２４を０．１ｎｍ〜２ｎｍ、例えば、０.５ｎｍの厚さに堆積する。
【００４９】
次いで、図１０（ｈ）に示すように、窒素等の不活性ガス雰囲気中で、７００℃〜１１００℃の温度で、１秒〜６０秒間、加熱処理することによって、一導電型閾値調整元素を全体に拡散して閾値調整高誘電率膜２５とする。この時、閾値調整高誘電率膜２１は、拡散阻止能力を有しているので、界面絶縁膜１５に一導電型閾値調整元素が達することはない。
【００５０】
このように、本発明の実施の形態の第１の適用例においては、フォトリソグラフィ工程が１回であり、またそれに使用する露光マスクが１枚で済み、さらに、Ｈｉｇｈ−ｋ膜上に配した膜のエッチングを伴わないため、Ｈｉｇｈ−ｋ膜の損傷が発生しない。以上により、高性能で信頼性の高いメタル／Ｈｉｇｈ−ｋゲート構造ＣＭＯＳＦＥＴを備える半導体装置の低コスト化が可能になる。なお、以上の説明では、半導体基板を例にして述べたが、勿論、ＳＯＩ基板等を用いることも可能である。
【００５１】
次に、図１１及び図１２を参照して、本発明の実施の形態の第２の適用例を説明する。まず、図１１（ａ）に示すように、半導体基板１１に素子分離領域１２を形成したのち、一導電型不純物及び反対導電型不純物を導入したのち活性化して、一導電型ウエル領域１３及び反対導電型ウエル領域１４を形成する。
【００５２】
次いで、図１１（ｂ）に示すように、半導体基板１１の表面に厚さが０．３ｎｍ〜１．５ｎｍ、例えば、０．９ｎｍの界面絶縁膜１５を形成する。この界面絶縁膜１５は酸素雰囲気中加熱による熱酸化膜でも良いし、酸素以外のオゾン他の酸化ガスを使うことも可能であり、またプラズマプロセスを用いた酸化を行うことも可能である。
【００５３】
或いは、必要に応じて、窒化雰囲気中で加熱するか、窒素プラズマ中に熱酸化膜を曝したのち、再度酸化雰囲気あるいは不活性ガス中で加熱処理を行って酸化窒化膜にしても良い。或いは、酸化窒化雰囲気中加熱し、直接酸窒化膜を形成することも可能である。
【００５４】
次いで、界面絶縁膜１５上に高誘電率酸化膜１７中に拡散することで反対導電型ＭＯＳＦＥＴの適した閾値が得られる元素を含む閾値調整元素含有膜１６を０．１ｎｍ〜２ｎｍ、例えば、０．５ｎｍの厚さに形成する。ｎ型閾値調整元素は、Ｌａ，Ｙ，Ｍｇであり、ｐ型閾値調整元素はＡｌ，Ｔｉである。なお、成膜方法は、スパッタ法、ＡＬＤ法或いはＣＶＤ法を用いる。
【００５５】
次いで、フォトリソグラフィプロセス技術を用いて反対導電型ウエル領域１４上に堆積した閾値調整元素含有膜１６を選択的に除去する。この時、フォトリソグラフィ技術により形成した感光レジスト膜をエッチングマスクと使用する他、シリコン酸化膜、シリコン窒化膜、炭素膜などの膜に感光レジスト膜のパターンを転写し、これをハードマスクとしてエッチングしても良い。この場合は、エッチングプロセス完了後に、レジストマスクの除去とともに、ハードマスク除去工程を行う。エッチングは、エッチング溶液によるプロセス、またエッチングガスを用いたＲＩＥプロセスで行うことができる。
【００５６】
次いで、図１１（ｂ）に示すように、全面に０．１ｎｍ〜３ｎｍ、例えば、１.５ｎｍのＳｉを含まない高誘電率酸化膜１７を堆積する。このＳｉを含まない高誘電率酸化膜１７は、Ｈｆ，Ｚｒ，Ｌａを含む酸化膜であり、典型的にはＨｆＯ２膜である。なお、成膜方法は、スパッタ法、ＡＬＤ法或いはＣＶＤ法を用いる。
【００５７】
次いで、図１１（ｃ）に示すように、Ｓｉを含まない高誘電率酸化膜１７に窒素１８を導入する。窒素の導入はアンモニアガスなどの窒化性ガス中で加熱処理するか、窒素プラズマ中に膜を曝すことにより行う。アンモニアガス中の加熱であれば、２００℃〜８００℃の温度で、０．１分〜６０分の時間で行う。プラズマ窒素中の曝露であれば、プラズマ励起パワーにもよるが、１秒〜１８０秒の時間で行う。プラズマ窒化の場合は、同時に、１００℃〜５００℃の加熱を行うこともできる。
【００５８】
なお、Ｓｉを含まない高誘電率酸化膜１７中の窒素の量は、Ｓｉを含まない高誘電率酸化膜１７中の酸素以外の元素の総和の数Ｍに対してＮ/（Ｎ＋Ｍ）の比で、１％〜３０％、例えば、１５％に相当するものとする。
【００５９】
次いで、図１１（ｄ）に示すように、窒素等の不活性ガス雰囲気中で、７００℃〜１１００℃の温度で、１秒〜６０秒間、加熱処理することによって、窒素を全体に拡散して閾値調整元素含有高誘電率酸化窒化膜１９とする。なお、この時、反対導電型ウエル領域１４上に堆積したＳｉを含まない高誘電率酸化膜１７には閾値調整元素を含まない高誘電率酸化窒化膜２６となる。
【００６０】
次いで、図１２（ｅ）に示すように、スパッタ法やＣＶＤ法を用いて、全面に厚さが０．１ｎｍ〜２ｎｍ、例えば、０．６ｎｍのＳｉ含有半導体層２０を堆積させる。この場合の、Ｓｉ含有半導体層２０は典型的には多結晶シリコン層であり、原料や製造工程に由来するＨやＣ等が微量に含有されていても良い。次いで、閾値調整元素含有膜１６のフォトリソグラフィ工程で用いた露光マスクを用いたフォトリソグラフィ工程により、反対導電型ウエル領域１４上に堆積したＳｉ含有半導体層２０を選択的に除去する。
【００６１】
次いで、図１２（ｆ）に示すように、窒素等の不活性ガス雰囲気中で、７００℃〜１１００℃の温度で、１秒〜６０秒間、加熱処理することによって、Ｓｉを全体に拡散して拡散阻止能力のある閾値調整高誘電率膜２１とする。
【００６２】
次いで、図１２（ｇ）に示すように、全面に高誘電率酸化窒化膜２６中に拡散したときに、一導電型ＭＯＳＦＥＴの閾値を所望の値とする一導電型閾値調整元素を含有する閾値調整元素含酸化膜２４を０．１ｎｍ〜２ｎｍ、例えば、０.５ｎｍの厚さに堆積する。
【００６３】
次いで、図１２（ｈ）に示すように、窒素等の不活性ガス雰囲気中で、７００℃〜１１００℃の温度で、１秒〜６０秒間、加熱処理することによって、一導電型閾値調整元素を全体に拡散して閾値調整高誘電率膜２７とする。この時、閾値調整高誘電率膜２１は、拡散阻止能力を有しているので、界面絶縁膜１５に一導電型閾値調整元素が達することはない。
【００６４】
このように、本発明の実施の形態の第２の適用例においては、フォトリソグラフィ工程は２回となるが、それに使用する露光マスクが１枚で済み、また、Ｈｉｇｈ−ｋ膜の成膜工程が１回で済むことになる。以上により、高性能で信頼性の高いメタル/Ｈｉｇｈ−ｋゲート構造ＣＭＯＳＦＥＴを備える半導体装置の低コスト化が可能になる。
なお、以上の説明では、半導体基板を例にして述べたが、勿論、ＳＯＩ基板等を用いることも可能である。
【実施例１】
【００６５】
以上を前提として、次に、図１３乃至図１５を参照して、本発明の実施例１のＣＭＯＳＦＥＴの製造工程を説明する。まず、図１３（ａ）に示すように、シリコン基板４１に素子分離領域４２を形成したのち、ｎ−ＭＯＳＦＥＴ形成領域に例えば、Ｂを拡散するとともに、ｐ−ＭＯＳＦＥＴ形成領域に例えば、Ａｓをイオン注入する。次いで、加熱処理によって活性化することによってｐ型ウエル領域４３及びn型ウエル領域４４を形成する。
【００６６】
次いで、酸素雰囲気中で加熱することによって厚さが、０．３ｎｍ〜１．５ｎｍ、例えば、０．９ｎｍの熱酸化膜４５を形成する。次いで、スパッタ法を用いてｐ型閾値調整元素となるＡｌを含むＡｌ２Ｏ３膜４６を、０．１ｎｍ〜２ｎｍ、例えば、０．５ｎｍの厚さに堆積させたのち、ＨｆＯ２膜４７をＣＶＤ法により０．１ｎｍ〜３ｎｍ、例えば、１．５ｎｍの厚さに堆積させる。
【００６７】
次いで、図１３（ｂ）に示すように、窒素プラズマ４８中にＨｆＯ２膜４７を１秒〜１８０秒間曝すことによりＨｆＯ２膜４７中に窒素を導入する。ＨｆＯ２膜４７中の窒素の量Ｎは、ＨｆＯ２膜４７中のＨｆ元素の総数Ｍに対してＮ/（Ｎ＋Ｍ）の比で、１〜３０％、例えば、１５％相当するものとする。
【００６８】
次いで、図１３（ｃ）に示すように、窒素雰囲気中で７００℃〜１１００℃の温度において、１秒〜６０秒間の熱処理を行うことによって、Ｎ原子をＨｆＯ２膜４７中に拡散させる。この時、Ａｌ２Ｏ３膜４６中のＡｌがＨｆＯ２膜４７中に拡散されて、ＨｆＡｌＯＮ膜４９となり、閾値を最適化する。
【００６９】
次いで、図１３（ｄ）に示すように、スパッタ法により、厚さが、０．１ｎｍ〜２ｎｍ、例えば、０．６ｎｍの多結晶シリコン膜５０を堆積させる。次いで、図１４（ｅ）に示すように、窒素雰囲気中で７００℃〜１１００℃の温度において、１秒〜６０秒間の熱処理を行うことによって、Ｓｉ原子をＨｆＡｌＯＮ膜４９中に拡散させてＨｆＳｉＡｌＯＮ膜５１にする。
【００７０】
次いで、図１４（ｆ）に示すように、フォトリソグラフィプロセス技術を用いてｎ型ウエル領域４４上にレジストマスク５２を形成し、レジストマスク５２をマスクとしてｐ型ウエル領域４３上に形成した積層膜をエッチングにより除去する。
【００７１】
次いで、図１４（ｇ）に示すように、全面に酸素雰囲気中で加熱することによって厚さが、０．３ｎｍ〜１．５ｎｍ、例えば、０．９ｎｍの熱酸化膜を形成する。次いで、窒素プラズマ中に熱酸化膜を曝してＳｉＯＮ膜５３とする。次いで、ＣＶＤ法を用いてＨｆＯ２膜５４を０．１ｎｍ〜３ｎｍ、例えば、１．５ｎｍの厚さに堆積させたのち、ｎ型閾値調整元素となるＬａを含むＬａ２Ｏ３膜５５を、スパッタ法により０．１ｎｍ〜２ｎｍ、例えば、０．５ｎｍの厚さに堆積させる。
【００７２】
次いで、図１４（ｈ）に示すように、窒素雰囲気中で７００℃〜１１００℃の温度において、１秒〜６０秒間の熱処理を行うことによって、Ｌａ２Ｏ３膜５５中のＬａをＨｆＯ２膜５４中に拡散してＨｆＬａＯ膜５６として、閾値を最適化する。この時、ＨｆＳｉＡｌＯＮ膜５１上に堆積しているＬａ２Ｏ３膜５５中のＬａは熱酸化膜４５の近傍まで拡散することはない。
【００７３】
次いで、図１５（ｉ）に示すように、スパッタ法を用いて厚さが１ｎｍ〜５０ｎｍのＴｉＮ膜５７を堆積させたのち、ＣＶＤ法を用いて厚さが１０ｎｍ〜５０ｎｍの多結晶シリコン膜５８を堆積させる。
【００７４】
次いで、図１５（ｊ）に示すように、フォトリソグラフィプロセス技術を用いて積層膜をエッチングして、ゲート電極５９，６０を形成する。
【００７５】
以降は、図１５（ｋ）に示すように、通常のプロセスにより、まず、ＳｉＮ膜からなる第１サイドウォールスペーサ６１を形成したのち、ｐ型ウエル領域４３にＡｓを注入してｎ型エクステンション領域６２を形成する。一方、ｎ型ウエル領域４４にはＢを注入してｐ型エクステンション領域６３を形成する。
【００７６】
次いで、ＳｉＯ２膜からなる第２サイドウォールスペーサ６４をｐ型ウエル領域４３にＰを注入してｎ型ソース・ドレイン領域６５を形成する。一方、ｎ型ウエル領域４４にはＢを注入してｐ型ソース・ドレイン領域６６を形成する。
【００７７】
次いで、全面にＣｏ膜を堆積させたのち、熱処理することによって、ゲート電極５９，６０の頂部とｎ型ソース・ドレイン領域６５及びｐ型ソース・ドレイン領域６６の表面にＣｏシリサイド電極６７〜７０を形成する。次いで、未反応のＣｏ膜を除去する。
【００７８】
次いで、ＳｉＮ膜からなる第１層間絶縁膜７１及びＳｉＯ２膜からなる第２層間絶縁膜７２を形成したのち、Ｃｏシリサイド電極６７，６８に達するコンタクトホールを形成する。次いで、コンタクトホールをＴａＮバリア膜を介してＷで埋め込むことによってプラグ７３〜７６を形成する。以降は図示を省略するが、必要とするだけの多層配線構造を形成することによってＣＭＯＳＦＥＴの基本構造が完成する。
【００７９】
本発明の実施例１においては、ｐ-ＭＯＳＦＥＴ側のゲート絶縁膜を構成するＨｉｇｈ−ｋ膜に窒素を拡散させたのちに、Ｓｉを拡散しているので、ｎ-ＭＯＳＦＥＴの閾値を最適化する際に、Ｌａがｐ-ＭＯＳＦＥＴ側に不所望に拡散することがない。
【００８０】
また、フォトリソグラフィ工程が１回、またそれに使用する露光マスクが１枚で済み、また、Ｈｉｇｈ−ｋ膜上に配した膜のエッチングを伴わないため、Ｈｉｇｈ−ｋ膜の損傷が発生しない。以上により、高性能で信頼性の高いメタル/Ｈｉｇｈ−ｋゲート構造ＣＭＯＳＦＥＴを備える半導体装置の低コスト化が可能になる。
【実施例２】
【００８１】
次に、図１６乃至図１８を参照して本発明の実施例２の半導体装置の製造工程を説明するが、この実施例２は、実施例１におけるｐ−ＭＯＳＦＥＴの絶縁膜の形成工程とｎ−ＭＯＳＦＥＴの絶縁膜の形成工程の順序を逆にしたものである。
【００８２】
まず、図１６（ａ）に示すように、シリコン基板４１に素子分離領域４２を形成したのち、ｎ-ＭＯＳＦＥＴ形成領域に例えば、Ｂを拡散するとともに、ｐ−ＭＯＳＦＥＴ形成領域に例えば、Ａｓをイオン注入する。次いで、加熱処理によって活性化することによってｐ型ウエル領域４３及びn型ウエル領域４４を形成する。
【００８３】
次いで、酸素雰囲気中で加熱することによって厚さが、０．３ｎｍ〜１．５ｎｍ、例えば、０．９ｎｍの熱酸化膜を形成したのち、窒素プラズマ中に熱酸化膜を晒すことによって、ＳｉＯＮ膜５３を形成する。次いで、スパッタ法を用いてｎ型閾値調整元素となるＬａを含むＬａ２Ｏ３膜５５を、０．１ｎｍ〜２ｎｍ、例えば、０．５ｎｍの厚さに堆積させたのち、ＨｆＯ２膜４７をＣＶＤ法により０．１ｎｍ〜３ｎｍ、例えば、１．５ｎｍの厚さに堆積させる。
【００８４】
次いで、図１６（ｂ）に示すように、窒素プラズマ４８中にＨｆＯ２膜４７を１秒〜１８０秒間曝すことによりＨｆＯ２膜４７中に窒素を導入する。ＨｆＯ２膜４７中の窒素の量Ｎは、ＨｆＯ２膜４７中のＨｆ元素の総数Ｍに対してＮ/（Ｎ＋Ｍ）の比で、１〜３０％、例えば、１５％相当するものとする。
【００８５】
次いで、図１６（ｃ）に示すように、窒素雰囲気中で７００℃〜１１００℃の温度において、１秒〜６０秒間の熱処理を行うことによって、Ｎ原子をＨｆＯ２膜４７中に拡散させる。この時、Ｌａ２Ｏ３膜５５中のＬａがＨｆＯ２膜４７中に拡散されて、ＨｆＬａＯＮ膜７７となり、閾値を最適化する。
【００８６】
次いで、図１６（ｄ）に示すように、スパッタ法により、厚さが、０．１ｎｍ〜２ｎｍ、例えば、０．６ｎｍの多結晶シリコン膜５０を堆積させる。次いで、図１７（ｅ）に示すように、窒素雰囲気中で７００℃〜１１００℃の温度において、１秒〜６０秒間の熱処理を行うことによって、Ｓｉ原子をＨｆＬａＯＮ膜７７中に拡散させてＨｆＳｉＬａＯＮ膜７８にする。
【００８７】
次いで、図１７（ｆ）に示すように、フォトリソグラフィプロセス技術を用いてｐ型ウエル領域４３上にレジストマスク５２を形成し、レジストマスク５２をマスクとしてｎ型ウエル領域４４上に形成した積層膜をエッチングにより除去する。
【００８８】
次いで、図１７（ｇ）に示すように、全面に酸素雰囲気中で加熱することによって厚さが、０．３ｎｍ〜１．５ｎｍ、例えば、０．９ｎｍの熱酸化膜４５を形成する。次いで、ＣＶＤ法を用いてＨｆＯ２膜５４を０．１ｎｍ〜３ｎｍ、例えば、１．５ｎｍの厚さに堆積させたのち、ｐ型閾値調整元素となるＡｌを含むＡｌ２Ｏ３膜４６を、スパッタ法により０．１ｎｍ〜２ｎｍ、例えば、０．５ｎｍの厚さに堆積させる。
【００８９】
次いで、図１７（ｈ）に示すように、窒素雰囲気中で７００℃〜１１００℃の温度において、１秒〜６０秒間の熱処理を行うことによって、Ａｌ２Ｏ３膜４６中のＡｌをＨｆＯ２膜５４中に拡散してＨｆＡｌＯ膜７９として、閾値を最適化する。この時、ＨｆＳｉＬａＯＮ膜７８上に堆積しているＡｌ２Ｏ３膜４６中のＡｌはＳｉＯＮ膜５３の近傍まで拡散することはない。
【００９０】
次いで、図１８（ｉ）に示すように、スパッタ法を用いて厚さが１ｎｍ〜５０ｎｍのＴｉＮ膜５７を堆積させたのち、ＣＶＤ法を用いて厚さが１０ｎｍ〜５０ｎｍの多結晶シリコン膜５８を堆積させる。
【００９１】
次いで、図１８（ｊ）に示すように、フォトリソグラフィプロセス技術を用いて積層膜をエッチングして、ゲート電極５９，６０を形成する。
【００９２】
以降は、図１８（ｋ）に示すように、通常のプロセスにより、まず、ＳｉＮ膜からなる第１サイドウォールスペーサ６１を形成したのち、ｐ型ウエル領域４３にＡｓを注入してｎ型エクステンション領域６２を形成する。一方、ｎ型ウエル領域４４にはＢを注入してｐ型エクステンション領域６３を形成する。
【００９３】
次いで、ＳｉＯ２膜からなる第２サイドウォールスペーサ６４をｐ型ウエル領域４３にＰを注入してｎ型ソース・ドレイン領域６５を形成する。一方、ｎ型ウエル領域４４にはＢを注入してｐ型ソース・ドレイン領域６６を形成する。
【００９４】
次いで、全面にＣｏ膜を堆積させたのち、熱処理することによって、ゲート電極５９，６０の頂部とｎ型ソース・ドレイン領域６５及びｐ型ソース・ドレイン領域６６の表面にＣｏシリサイド電極６７〜７０を形成する。次いで、未反応のＣｏ膜を除去する。
【００９５】
次いで、ＳｉＮ膜からなる第１層間絶縁膜７１及びＳｉＯ２膜からなる第２層間絶縁膜７２を形成したのち、Ｃｏシリサイド電極６７，６８に達するコンタクトホールを形成する。次いで、コンタクトホールをＴａＮバリア膜を介してＷで埋め込むことによってプラグ７３〜７６を形成する。以降は図示を省略するが、必要とするだけの多層配線構造を形成することによってＣＭＯＳＦＥＴの基本構造が完成する。
【００９６】
本発明の実施例２においては、ｎ-ＭＯＳＦＥＴ側のゲート絶縁膜を構成するＨｉｇｈ−ｋ膜に窒素を拡散させたのちに、Ｓｉを拡散しているので、ｐ-ＭＯＳＦＥＴの閾値を最適化する際に、Ａｌがｎ-ＭＯＳＦＥＴ側に不所望に拡散することがない。
【００９７】
また、上記の実施例１と同様に、フォトリソグラフィ工程が１回、またそれに使用する露光マスクが１枚で済み、また、Ｈｉｇｈ−ｋ膜上に配した膜のエッチングを伴わないため、Ｈｉｇｈ−ｋ膜の損傷が発生しない。以上により、高性能で信頼性の高いメタル/Ｈｉｇｈ−ｋゲート構造ＣＭＯＳＦＥＴを備える半導体装置の低コスト化が可能になる。
【実施例３】
【００９８】
次に、図１９乃至図２１を参照して、本発明の実施例３のＣＭＯＳＦＥＴの製造工程を説明する。まず、図１９（ａ）に示すように、シリコン基板４１に素子分離領域４２を形成したのち、ｎ−ＭＯＳＦＥＴ形成領域に例えば、Ｂを拡散するとともに、ｐ−ＭＯＳＦＥＴ形成領域に例えば、Ａｓをイオン注入する。次いで、加熱処理によって活性化することによってｐ型ウエル領域４３及びn型ウエル領域４４を形成する。
【００９９】
次いで、酸素雰囲気中で加熱することによって厚さが、０．３ｎｍ〜１．５ｎｍ、例えば、０．９ｎｍの熱酸化膜４５を形成する。次いで、スパッタ法を用いてｐ型閾値調整元素となるＡｌを含むＡｌ２Ｏ３膜４６を、０．１ｎｍ〜２ｎｍ、例えば、０．５ｎｍの厚さに堆積させたのち、レジストマスク（図示は省略）を用いてｐ型ウエル領域４３上のＡｌ２Ｏ３膜４６を選択的に除去する。次いで、再び、ＣＶＤ法を用いて全面にＨｆＯ２膜４７を０．１ｎｍ〜３ｎｍ、例えば、１．５ｎｍの厚さに堆積させる。
【０１００】
次いで、図１９（ｂ）に示すように、窒素プラズマ４８中にＨｆＯ２膜４７を１秒〜１８０秒間曝すことによりＨｆＯ２膜４７中に窒素を導入する。ＨｆＯ２膜４７中の窒素の量Ｎは、ＨｆＯ２膜４７中のＨｆ元素の総数Ｍに対してＮ/（Ｎ＋Ｍ）の比で、１〜３０％、例えば、１５％相当するものとする。
【０１０１】
次いで、図１９（ｃ）に示すように、窒素雰囲気中で７００℃〜１１００℃の温度において、１秒〜６０秒間の熱処理を行うことによって、Ｎ原子をＨｆＯ２膜４７中に拡散させてＨｆＯＮ膜８０とする。この時、ｎ型ウエル領域４４側では、Ａｌ２Ｏ３膜４６中のＡｌが同時にＨｆＯ２膜４７中に拡散されて、ＨｆＡｌＯＮ膜４９となり、閾値を最適化する。
【０１０２】
次いで、図１９（ｄ）に示すように、スパッタ法により、厚さが、０．１ｎｍ〜２ｎｍ、例えば、０．６ｎｍの多結晶シリコン膜５０を堆積させる。次いで、Ａｌ２Ｏ３膜４６を選択エッチした工程に用いた露光マスクを用いてレジストマスク（図示は省略）を形成し、このレジストマスクを用いてｐ型ウエル領域４３側に堆積した多結晶シリコン膜５０を選択的に除去する。
【０１０３】
次いで、図２０（ｅ）に示すように、窒素雰囲気中で７００℃〜１１００℃の温度において、１秒〜６０秒間の熱処理を行うことによって、Ｓｉ原子をＨｆＡｌＯＮ膜４９中に拡散させてＨｆＳｉＡｌＯＮ膜５１にする。この時、ｐ型ウエル領域４３側には多結晶シリコン層５０が存在しないので、ＨｆＯＮ膜８０中にＳｉが拡散されることはない。
【０１０４】
次いで、図２０（ｆ）に示すように、スパッタ法を用いて全面にｎ型閾値調整元素となるＬａを含むＬａ２Ｏ３膜５５を、０．１ｎｍ〜２ｎｍ、例えば、０．５ｎｍの厚さに堆積させる。
【０１０５】
次いで、図２０（ｇ）に示すように、窒素雰囲気中で７００℃〜１１００℃の温度において、１秒〜６０秒間の熱処理を行うことによって、Ｌａ２Ｏ３膜５５中のＬａをＨｆＯＮ膜８０中に拡散してＨｆＬａＯＮ膜８１として、閾値を最適化する。この時、ｎ型ウエル領域４４側のＨｆＳｉＡｌＯＮ膜５１上に堆積しているＬａ２Ｏ３膜５５中のＬａは熱酸化膜４５の近傍まで拡散することはない。
【０１０６】
次いで、酸溶液、例えば、塩酸、硝酸、硫酸、過酸化水素水などの1つまたは、これら複数の混合液を用いたエッチングによりｎ型ウエル領域４４側のＨｆＳｉＡｌＯＮ膜５１上に堆積しているＬａ２Ｏ３膜５５を選択的に除去して表面を平坦化する。
【０１０７】
次いで、図２１（ｉ）に示すように、スパッタ法を用いて厚さが１ｎｍ〜５０ｎｍのＴｉＮ膜５７を堆積させたのち、ＣＶＤ法を用いて厚さが１０ｎｍ〜５０ｎｍの多結晶シリコン膜５８を堆積させる。
【０１０８】
次いで、図２１（ｊ）に示すように、フォトリソグラフィプロセス技術を用いて積層膜をエッチングして、ゲート電極５９，６０を形成する。
【０１０９】
以降は、図２１（ｋ）に示すように、通常のプロセスにより、まず、ＳｉＮ膜からなる第１サイドウォールスペーサ６１を形成したのち、ｐ型ウエル領域４３にＡｓを注入してｎ型エクステンション領域６２を形成する。一方、ｎ型ウエル領域４４にはＢを注入してｐ型エクステンション領域６３を形成する。
【０１１０】
次いで、ＳｉＯ２膜からなる第２サイドウォールスペーサ６４をｐ型ウエル領域４３にＰを注入してｎ型ソース・ドレイン領域６５を形成する。一方、ｎ型ウエル領域４４にはＢを注入してｐ型ソース・ドレイン領域６６を形成する。
【０１１１】
次いで、全面にＣｏ膜を堆積させたのち、熱処理することによって、ゲート電極５９，６０の頂部とｎ型ソース・ドレイン領域６５及びｐ型ソース・ドレイン領域６６の表面にＣｏシリサイド電極６７〜７０を形成する。次いで、未反応のＣｏ膜を除去する。
【０１１２】
次いで、ＳｉＮ膜からなる第１層間絶縁膜７１及びＳｉＯ２膜からなる第２層間絶縁膜７２を形成したのち、Ｃｏシリサイド電極６７，６８に達するコンタクトホールを形成する。次いで、コンタクトホールをＴａＮバリア膜を介してＷで埋め込むことによってプラグ７３〜７６を形成する。以降は図示を省略するが、必要とするだけの多層配線構造を形成することによってＣＭＯＳＦＥＴの基本構造が完成する。
【０１１３】
本発明の実施例３においては、実施例１と同様に、ｐ-ＭＯＳＦＥＴ側のゲート絶縁膜を構成するＨｉｇｈ−ｋ膜に窒素を拡散させたのちに、Ｓｉを拡散しているので、ｎ-ＭＯＳＦＥＴの閾値を最適化する際に、Ｌａがｐ-ＭＯＳＦＥＴ側に不所望に拡散することがない。
【０１１４】
また、フォトリソグラフィ工程は２回となるが、それに使用する露光マスクが１枚で済み、また、Ｈｉｇｈ−ｋ膜の成膜工程が１回で済むことになる。以上により、高性能で信頼性の高いメタル/Ｈｉｇｈ−ｋゲート構造ＣＭＯＳＦＥＴを備える半導体装置の低コスト化が可能になる。
【実施例４】
【０１１５】
次に、図２２乃至図２４を参照して本発明の実施例４の半導体装置の製造工程を説明するが、この実施例４は、実施例３におけるｐ−ＭＯＳＦＥＴの絶縁膜の形成工程とｎ−ＭＯＳＦＥＴの絶縁膜の形成工程の順序を逆にしたものである。
【０１１６】
まず、図２２（ａ）に示すように、シリコン基板４１に素子分離領域４２を形成したのち、ｎ−ＭＯＳＦＥＴ形成領域に例えば、Ｂを拡散するとともに、ｐ−ＭＯＳＦＥＴ形成領域に例えば、Ａｓをイオン注入する。次いで、加熱処理によって活性化することによってｐ型ウエル領域４３及びn型ウエル領域４４を形成する。
【０１１７】
次いで、酸素雰囲気中で加熱することによって厚さが、０．３ｎｍ〜１．５ｎｍ、例えば、０．９ｎｍの熱酸化膜４５を形成する。次いで、スパッタ法を用いてｎ型閾値調整元素となるＬａを含むＬａ２Ｏ３膜５４を、０．１ｎｍ〜２ｎｍ、例えば、０．５ｎｍの厚さに堆積させたのち、レジストマスク（図示は省略）を用いてｎ型ウエル領域４４上のＬａ２Ｏ３膜５４を選択的に除去する。次いで、再び、ＣＶＤ法を用いて全面にＨｆＯ２膜４７を０．１ｎｍ〜３ｎｍ、例えば、１．５ｎｍの厚さに堆積させる。
【０１１８】
次いで、図２２（ｂ）に示すように、窒素プラズマ４８中にＨｆＯ２膜４７を１秒〜１８０秒間曝すことによりＨｆＯ２膜４７中に窒素を導入する。ＨｆＯ２膜４７中の窒素の量Ｎは、ＨｆＯ２膜４７中のＨｆ元素の総数Ｍに対してＮ/（Ｎ＋Ｍ）の比で、１〜３０％、例えば、１５％相当するものとする。
【０１１９】
次いで、図２２（ｃ）に示すように、窒素雰囲気中で７００℃〜１１００℃の温度において、１秒〜６０秒間の熱処理を行うことによって、Ｎ原子をＨｆＯ２膜４７中に拡散させてＨｆＯＮ膜８０とする。この時、ｐ型ウエル領域４３側では、Ｌａ２Ｏ３膜５４中のＬａが同時にＨｆＯ２膜４７中に拡散されて、ＨｆＬａＯＮ膜８２となり、閾値を最適化する。
【０１２０】
次いで、図２２（ｄ）に示すように、スパッタ法により、厚さが、０．１ｎｍ〜２ｎｍ、例えば、０．６ｎｍの多結晶シリコン膜５０を堆積させる。次いで、Ｌａ２Ｏ３膜５４を選択エッチした工程に用いた露光マスクを用いてレジストマスク（図示は省略）を形成し、このレジストマスクを用いてｎ型ウエル領域４４側に堆積した多結晶シリコン膜５０を選択的に除去する。
【０１２１】
次いで、図２３（ｅ）に示すように、窒素雰囲気中で７００℃〜１１００℃の温度において、１秒〜６０秒間の熱処理を行うことによって、Ｓｉ原子をＨｆＬａＯＮ膜８２中に拡散させてＨｆＳｉＬａＯＮ膜８３にする。この時、ｎ型ウエル領域４４側には多結晶シリコン層５０が存在しないので、ＨｆＯＮ膜８０中にＳｉが拡散されることはない。
【０１２２】
次いで、図２３（ｆ）に示すように、スパッタ法を用いて全面にｐ型閾値調整元素となるＡｌを含むＡｌ２Ｏ３膜４６を、０．１ｎｍ〜２ｎｍ、例えば、０．５ｎｍの厚さに堆積させる。
【０１２３】
次いで、図２３（ｇ）に示すように、窒素雰囲気中で７００℃〜１１００℃の温度において、１秒〜６０秒間の熱処理を行うことによって、Ａｌ２Ｏ３膜４６中のＡｌをＨｆＯＮ膜８０中に拡散してＨｆＡｌＯＮ膜８４として、閾値を最適化する。この時、ｐ型ウエル領域４３側のＨｆＳｉＡｌＯＮ膜８３上に堆積しているＡｌ２Ｏ３膜４６中のＡｌは熱酸化膜４５の近傍まで拡散することはない。
【０１２４】
次いで、酸溶液、例えば、塩酸、硝酸、硫酸、過酸化水素水などの1つまたは、これら複数の混合液を用いたエッチングによりｐ型ウエル領域４３側のＨｆＳｉＬａＯＮ膜８３上に堆積しているＡｌ２Ｏ３膜４６を選択的に除去して表面を平坦化する。
【０１２５】
次いで、図２４（ｉ）に示すように、スパッタ法を用いて厚さが１ｎｍ〜５０ｎｍのＴｉＮ膜５７を堆積させたのち、ＣＶＤ法を用いて厚さが１０ｎｍ〜５０ｎｍの多結晶シリコン膜５８を堆積させる。
【０１２６】
次いで、図２４（ｊ）に示すように、フォトリソグラフィプロセス技術を用いて積層膜をエッチングして、ゲート電極５９，６０を形成する。
【０１２７】
以降は、図２４（ｋ）に示すように、通常のプロセスにより、まず、ＳｉＮ膜からなる第１サイドウォールスペーサ６１を形成したのち、ｐ型ウエル領域４３にＡｓを注入してｎ型エクステンション領域６２を形成する。一方、ｎ型ウエル領域４４にはＢを注入してｐ型エクステンション領域６３を形成する。
【０１２８】
次いで、ＳｉＯ２膜からなる第２サイドウォールスペーサ６４をｐ型ウエル領域４３にＰを注入してｎ型ソース・ドレイン領域６５を形成する。一方、ｎ型ウエル領域４４にはＢを注入してｐ型ソース・ドレイン領域６６を形成する。
【０１２９】
次いで、全面にＣｏ膜を堆積させたのち、熱処理することによって、ゲート電極５９，６０の頂部とｎ型ソース・ドレイン領域６５及びｐ型ソース・ドレイン領域６６の表面にＣｏシリサイド電極６７〜７０を形成する。次いで、未反応のＣｏ膜を除去する。
【０１３０】
次いで、ＳｉＮ膜からなる第１層間絶縁膜７１及びＳｉＯ２膜からなる第２層間絶縁膜７２を形成したのち、Ｃｏシリサイド電極６７，６８に達するコンタクトホールを形成する。次いで、コンタクトホールをＴａＮバリア膜を介してＷで埋め込むことによってプラグ７３〜７６を形成する。以降は図示を省略するが、必要とするだけの多層配線構造を形成することによってＣＭＯＳＦＥＴの基本構造が完成する。
【０１３１】
本発明の実施例４においては、実施例２と同様に、ｎ-ＭＯＳＦＥＴ側のゲート絶縁膜を構成するＨｉｇｈ−ｋ膜に窒素を拡散させたのちに、Ｓｉを拡散しているので、ｐ-ＭＯＳＦＥＴの閾値を最適化する際に、Ａｌがｎ-ＭＯＳＦＥＴ側に不所望に拡散することがない。
【０１３２】
また、実施例３と同様に、フォトリソグラフィ工程は２回となるが、それに使用する露光マスクが１枚で済み、また、Ｈｉｇｈ−ｋ膜の成膜工程が１回で済むことになる。以上により、高性能で信頼性の高いメタル/Ｈｉｇｈ−ｋゲート構造ＣＭＯＳＦＥＴを備える半導体装置の低コスト化が可能になる。
【０１３３】
（付記１）  Ｓｉを含有しない高誘電率酸化膜に窒素を導入したのち第１加熱処理を行う工程と、前記窒素を導入したＳｉを含有しない高誘電率酸化膜の上にＳｉ含有半導体層を堆積させる工程と、第２加熱処理によって前記Ｓｉ含有半導体層中のＳｉを、前記窒素を導入したＳｉを含有しない高誘電率酸化膜中に拡散する工程とを有することを特徴とする拡散防止膜の形成方法。
（付記２）  半導体基板に一導電型ウエル領域と反対導電型ウエル領域を形成する工程と、前記半導体基板の表面に第１の界面絶縁膜を形成する工程と、前記第１の界面絶縁膜上に反対導電型閾値調整元素含有酸化膜を形成する工程と、前記反対導電型閾値調整元素含有酸化膜上にＳｉを含有しない第１の高誘電率酸化膜を形成する工程と、前記Ｓｉを含有しない第１の高誘電率酸化膜に窒素を導入したのち第１加熱処理を行う工程と、前記窒素を導入したＳｉを含有しない第１の高誘電率酸化膜の上にＳｉ含有半導体層を形成する工程と、第２加熱処理によって前記Ｓｉ含有半導体層中のＳｉを、前記窒素を導入したＳｉを含有しない第１の高誘電率酸化膜中に拡散して第１の高誘電率酸化窒化膜を形成する工程と、前記反対導電型ウエル領域上の積層構造を選択的に除去して反対導電型ウエル領域の表面を露出させる工程と、前記露出した反対導電型ウエル領域の表面に第２の界面絶縁膜を形成する工程と、全面にＳｉを含有しない第２の高誘電率酸化膜を形成する工程と、前記Ｓｉを含有しない第２の高誘電率酸化膜上に一導電型閾値調整元素含有酸化膜を形成する工程と、第３加熱処理により、前記一導電型閾値調整元素含有酸化膜中の一導電型閾値調整元素を前記Ｓｉを含有しない第２の高誘電率酸化膜中に拡散して第３の高誘電率酸化膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記３）  前記反対導電型がｎ型である場合、前記反対導電型ウエル領域の表面に設ける第２の界面絶縁膜が窒素を含まない酸化膜であり、前記一導電型がｐ型である場合、前記一導電型ウエル領域の表面に設ける第２の界面絶縁膜が窒素を含む酸化膜であることを特徴とする付記３に記載の半導体装置の製造方法。
（付記４）  半導体基板に一導電型ウエル領域と反対導電型ウエル領域を形成する工程と、前記半導体基板の表面に界面絶縁膜を形成する工程と、前記一導電型ウエル領域上の界面絶縁膜上に選択的に反対導電型閾値調整元素含有酸化膜を形成する工程と、全面にＳｉを含有しない高誘電率酸化膜を形成する工程と、前記Ｓｉを含有しない高誘電率酸化膜に窒素を導入したのち第１加熱処理を行い、前記一導電型ウエル領域上の前記Ｓｉを含有しない高誘電率酸化膜中に窒素と前記反対導電型閾値調整元素含有酸化膜中の反対導電型閾値調整元素を拡散して第１の高誘電率酸化窒化膜を形成するとともに、前記反対導電型ウエル領域上の前記Ｓｉを含有しない高誘電率酸化膜中に窒素を拡散して第２の高誘電率酸化窒化膜を形成する工程と、前記一導電型ウエル領域上の前記第１の高誘電率酸化窒化膜上にＳｉ含有半導体層を選択的に形成する工程と、第２加熱処理によってＳｉ含有半導体層中のＳｉを前記第１の高誘電率酸化窒化膜中に拡散する工程と、全面に一導電型閾値調整元素含有酸化膜を形成する工程と、第３加熱処理により、前記一導電型閾値調整元素含有酸化膜中の一導電型閾値調整元素を前記反対導電型ウエル領域上の第２の高誘電率酸化窒化膜中に拡散する工程とを有することを特徴とする半導体装置の製造方法。
（付記５）  前記一導電型閾値調整元素含有酸化膜中の一導電型閾値調整元素を前記反対導電型ウエル領域上の第２の高誘電率酸化窒化膜中に拡散する工程の後、前記一導電型ウエル領域上の前記一導電型閾値調整元素含有酸化膜を選択的に除去する工程を有することを特徴とする付記４に記載の半導体装置の製造方法。
（付記６）  前記Ｓｉを含有しない第１及び第２の高誘電率酸化膜が、少なくともＨｆを含む酸化膜であることを特徴とする付記２乃至付記のいずれか１に記載の半導体装置の製造方法。
（付記７）  前記一導電型がｎ型である場合、前記一導電型閾値調整元素が、Ｌａ，Ｙ，Ｍｇのいずれかであることを特徴とする付記２乃至付記６のいずれか１に記載の半導体装置の製造方法。
（付記８）  前記一導電型がｐ型である場合、前記一導電型閾値調整元素が、ＡｌまたはＴｉであることを特徴とする付記２乃至付記６のいずれか１に記載の半導体装置の製造方法。
【符号の説明】
【０１３４】
１  半導体基板
２  界面絶縁膜
３  Ｓｉを含有しない高誘電率酸化膜
４  窒素
５  高誘電率酸化窒化膜
６  Ｓｉ含有半導体層
７  Ｓｉを含む高誘電率酸化窒化膜
８  拡散防止対象元素を含む酸化膜
９  Ｓｉ及び拡散対象元素を含む高誘電率酸化窒化膜
１１  半導体基板
１２  素子分離領域
１３  一導電型ウエル領域
１４  反対導電型ウエル領域
１５  界面絶縁膜
１６  閾値調整元素含有酸化膜
１７  高誘電率酸化膜
１８  窒素
１９  閾値調整元素含有高誘電率酸化窒化膜
２０  Ｓｉ含有半導体層
２１  閾値調整高誘電率膜
２２  界面絶縁膜
２３  高誘電率酸化膜
２４  閾値調整元素含有酸化膜
２５  閾値調整高誘電率膜
２６  高誘電率酸化窒化膜
２７  閾値調整高誘電率膜
４１  シリコン基板
４２  素子分離領域
４３  ｐ型ウエル領域
４４  ｎ型ウエル領域
４５  熱酸化膜
４６  Ａｌ２Ｏ３膜
４７  ＨｆＯ２膜
４８  窒素プラズマ
４９  ＨｆＡｌＯＮ膜
５０  多結晶シリコン膜
５１  ＨｆＳｉＡｌＯＮ膜
５２  レジストマスク
５３  ＳｉＯＮ膜
５４  ＨｆＯ２膜
５５  Ｌａ２Ｏ３膜
５６  ＨｆＬａＯ膜
５７  ＴｉＮ膜
５８  多結晶シリコン膜
５９，６０  ゲート電極
６１  第１サイドウォールスペーサ
６２  ｎ型エクステンション領域
６３  ｐ型エクステンション領域
６４  第２サイドウォールスペーサ
６５  ｎ型ソース・ドレイン領域
６６  ｐ型ソース・ドレイン領域
６７〜７０  Ｃｏシリサイド電極
７１  第１層間絶縁膜
７２  第２層間絶縁膜
７３〜７６  プラグ
７７  ＨｆＬａＯＮ膜
７８  ＨｆＳｉＬａＯＮ膜
７９  ＨｆＡｌＯ膜
８０  ＨｆＯＮ膜
８１  ＨｆＬａＯＮ膜
８２  ＨｆＬａＯＮ膜
８３  ＨｆＳｉＬａＯＮ膜
８４  ＨｆＡｌＯＮ膜
【図１】
2012043823.tif 000003
【図２】
2012043823.tif 000004
【図３】
2012043823.tif 000005
【図４】
2012043823.tif 000006
【図５】
2012043823.tif 000007
【図６】
2012043823.tif 000008
【図７】
2012043823.tif 000009
【図８】
2012043823.tif 000010
【図９】
2012043823.tif 000011
【図１０】
2012043823.tif 000012
【図１１】
2012043823.tif 000013
【図１２】
2012043823.tif 000014
【図１３】
2012043823.tif 000015
【図１４】
2012043823.tif 000016
【図１５】
2012043823.tif 000017
【図１６】
2012043823.tif 000018
【図１７】
2012043823.tif 000019
【図１８】
2012043823.tif 000020
【図１９】
2012043823.tif 000021
【図２０】
2012043823.tif 000022
【図２１】
2012043823.tif 000023
【図２２】
2012043823.tif 000024
【図２３】
2012043823.tif 000025
【図２４】
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