(57)【要約】【課題】データ書き込み時の方向と直交する方向に連続するメモリセルに記憶されたデータ列を該データ列単位で順次読み出すことが可能な半導体回路装置において、前記読み出したデータ列の誤り検出を行うのに好適な半導体回路装置を提供する。【解決手段】半導体回路装置１の誤り検出回路４３を、列誤り検出回路５０＿０〜５０＿ｎと、誤り検出用ＯＲ回路５１とを含んだ構成とし、各列誤り検出回路において、ＬＣＤからのクロック信号ＬＣＤ＿ＣＫに同期してメモリセルアレイ２１から行単位に順に読み出される表示用データＬＣＤ＿ＲＤの、１ライン目の読み出し時において同じ１周期にパリティデータＰＴＤを読み出し、行単位で順次読み出される各ラインにおける列方向に書き込まれた各ビットデータと１つ前の演算結果との排他的論理和演算を順次行い、表示用データＣＰＵ＿ＷＤに対する最終的な演算結果を誤り検出用ＯＲ回路５１に出力する構成とした。【選択図】      図４
2012043514.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルがマトリクス状に配列された構成のメモリセルアレイと、
前記メモリセルアレイに対してデータのアクセスを行う第１のアクセスポートと、
前記メモリセルアレイに対してデータのアクセスを行う第２のアクセスポートと、
前記第１のアクセスポートを介して、複数のビットデータと該複数のビットデータに対応するパリティビットデータとを含む第１のデータ列を、前記メモリセルアレイに書き込むデータ書込回路と、
前記第２のアクセスポートを介して、前記第１のデータ列に直交するデータ列である第２のデータ列を前記メモリセルアレイから読み出すデータ読出回路と、
前記データ読出回路によって前記メモリセルアレイから読み出されたデータの誤りを検出する誤り検出回路と、を含み、
前記誤り検出回路は、
列誤り検出回路を備え、
前記誤り検出回路は、前記データ読出手段によって読み出される複数の前記第２のデータ列を取得し、
前記列誤り検出回路は、前記複数の第２のデータ列に含まれる前記第１のデータ列に基づいてパリティチェックを行うことを特徴とする半導体回路装置。
【請求項２】
前記列誤り検出回路は、時系列に取得される前記複数の第２のデータ列に対してパリティチェックを行うことを特徴とする請求項１に記載の半導体回路装置。
【請求項３】
前記列誤り検出回路は、取得した前記複数の第２のデータ列に対応する第１のデータ列の前記パリティビットデータを含む各ビットデータについて、前記各ビットデータの取得順に、取得したビットデータと１つ前の演算結果とを用いたパリティチェックに係る演算を順次行い、前記取得した複数の第２のデータ列に対応する各第１のデータ列に対する演算結果をパリティチェックの結果として出力することを特徴とする請求項２に記載の半導体回路装置。
【請求項４】
前記パリティビットデータは、パリティ符号に対応したデータであり、
前記列誤り検出回路は、前記パリティチェックに係る演算として、排他的論理和演算を行うことを特徴とする請求項３に記載の半導体回路装置。
【請求項５】
前記データ読出回路は、前記第２のデータ列の読み出し先から供給される基準クロック信号に同期して前記第２のデータ列を列単位に時系列に読み出すようになっており、
前記列誤り検出回路は、前記基準クロック信号に同期して前記第２のデータ列を列単位に時系列に取得するようになっており、前記第２のデータ列を取得するときの前記基準クロック信号の１周期と同じ周期内において、前記パリティビットデータを取得するようになっていることを特徴とする請求項３又は請求項４に記載の半導体回路装置。
【請求項６】
複数のメモリセルがマトリクス状に配列された構成のメモリセルアレイと、前記メモリセルアレイに対してデータのアクセスを行う第１のアクセスポートと、前記メモリセルアレイに対してデータのアクセスを行う第２のアクセスポートと、前記第１のアクセスポートを介して、複数のビットデータと該複数のビットデータに対応するパリティビットデータとを含む第１のデータ列を、前記メモリセルアレイに書き込むデータ書込回路と、前記第２のアクセスポートを介して、前記第１のデータ列に直交するデータ列である第２のデータ列を前記メモリセルアレイから読み出すデータ読出回路と、を備えた半導体回路装置に対して、前記データ読出回路で読み出されるデータの誤りを検出する誤り検出回路であって、
前記データ読出手段によって読み出される複数の前記第２のデータ列を取得し、
前記取得した前記複数の第２のデータ列に含まれる各前記第１のデータ列に基づきパリティチェックを行う列誤り検出回路を備えることを特徴とする誤り検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パリティビットを含むビットデータ列を書き込むアクセスポートと、書き込まれた複数のビットデータ列に対して直交する方向に書き込まれたビットデータ列を列単位で順次読み出すアクセスポートとを有するメモリセルアレイから読み出されるデータの誤りを検出する技術に関する。
【背景技術】
【０００２】
従来、画像処理用のＲＡＭ（Random Access Memory）として、デュアルポートＲＡＭが知られている。
かかるＲＡＭは、複数のメモリセルがマトリクス状に配設された構成のメモリセルアレイと、少なくともデータの書き込みを行う第１のアクセスポートと、少なくともデータの読み出しを行う第２のアクセスポートとを有しており、データの書き込みと読み出しとを同時に行うことができる。
【０００３】
また、上記デュアルポートＲＡＭからデータを読み出す際に、ＲＡＭ内部において、第２のアクセスポートを介して読み出されるデータに対してパリティビットを付加する技術が開示されている（特許文献１）。
また、上記デュアルポートＲＡＭに情報データを書き込むときに、該情報データにパリティビットを付加し、情報データの読み出し時に、この情報データに対応するパリティデータも読み出してパリティチェックを行い、データ読み出し時の誤り検出を行う技術が開示されている（特許文献２）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭６３−２３９６８４号公報
【特許文献２】特開平８−３０５６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１の技術は、メモリセルアレイから出力されるビットデータ列に対してパリティビットを付加するものである。そのため、メモリセルアレイへのデータの書き込み時にデータが変化したり、メモリセルに書き込まれたデータが変化したりして誤りが生じた場合に、誤りを有するビットデータ列に対してパリティビットを付加することになる。従って、後段のシステムにおいて、パリティチェックを行ってもデータの誤りを検出することができずにシステムが誤動作する恐れがある。
【０００６】
また、デュアルポートＲＡＭとして、図１１に示すように、各メモリセルのビット線１ＢＬとワード線１ＷＬとから構成される第１ポートを介して、複数のビットデータから構成されるビットデータ列を、メモリセルアレイの列方向に連続するメモリセルに書き込む。そして、各メモリセルのビット線２ＢＬとワード線２ＷＬから構成される第２ポートを介して、書き込んだビットデータ列をそのまま読み出す構成のものがある。
また、デュアルポートＲＡＭとして、図１２に示すように、第１ポートを介して、複数のビットデータから構成されるビットデータ列を、メモリセルアレイの行方向に連続するメモリセルに書き込む。そして、第２ポートを介して、書き込んだビットデータ列をそのまま読み出す構成のものがある。
【０００７】
一方、上記特許文献１に開示されているように、画像表示用に用いられるデュアルポートＳＲＡＭは、図１３に示すように、第１ポートを介して、画像データの列方向のビットデータ列をメモリセルアレイの列方向に連続するメモリセルに書き込む構成となっている。更に、ＣＲＴディスプレイなどの画像データの出力先の動作（ラスタスキャン動作等）に合わせて、第２ポートを介して、メモリセルアレイから前記列方向に書き込まれた複数のビットデータ列を１行分ずつ順に読み出す構成となっている。
【０００８】
上記図１１〜図１３に示す構成のＳＲＡＭに対して、上記特許文献２の技術を適用する場合に、まず、メモリセルアレイの列方向又は行方向に書き込むビットデータ列に対してパリティビットを付加することになる。
そして、図１１及び図１２に示す構成のＳＲＡＭの場合は、列方向又は行方向に書き込んだデータをそのまま読み出すことができる。従って、ビットデータ列と該ビットデータ列に対応するパリティビットデータを読み出すことで、すぐにパリティチェックを行うことができる。
【０００９】
一方、図１３に示す構成のＳＲＡＭの場合は、列方向に連続するメモリセルに書き込まれ且つ行方向に連続する、複数のビットデータ列を、行方向に連続する列数分のビットデータから構成されるデータ列を１行として、第２ポートを介して１行分ずつ順に読み出す構成となっている。そのため、パリティチェックを行うためには、「１行分のビット数（列数）×書き込み時のビットデータ列のビット数（パリティビットを含む）」分のデータを全て読み出す必要がある。つまり、パリティビットの付加されたデータ列分の行データを全て読み出すまでパリティチェックを行うことができないので、読み出したデータを、例えば、バッファ用のレジスタに一旦保持する必要がある。
【００１０】
また、上記特許文献２に開示されているように、ＳＲＡＭ内にパリティデータ用領域を設けて、パリティデータを情報データと分けて記憶する構成とした場合に、ＣＰＵが、情報データの読み出し用の他に、パリティデータを読み出すための専用のアドレスを有する必要がある。ＣＰＵに、この専用のアドレスを持たせることは、ＣＰＵのシステム仕様を複雑化し、ＣＰＵの面積を大きくするといったデメリットが生じる。
【００１１】
そこで、本発明の目的の一つは、上記特許文献１に開示されたデータの書き込み及び読み出しを行うＳＲＡＭの構成において、メモリセルアレイから読み出される誤り検出符号の付加されたデータの誤り検出を行うのに好適な誤り検出回路を有する半導体回路装置及び誤り検出回路を提供することにある。
なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の一つとして位置付けることができる。
【課題を解決するための手段】
【００１２】
〔形態１〕  上記目的を達成するために、形態１の半導体回路装置は、複数のメモリセルがマトリクス状に配列された構成のメモリセルアレイと、
前記メモリセルアレイに対してデータのアクセスを行う第１のアクセスポートと、
前記メモリセルアレイに対してデータのアクセスを行う第２のアクセスポートと、
前記第１のアクセスポートを介して、複数のビットデータと該複数のビットデータに対応するパリティビットデータとを含む第１のデータ列を、前記メモリセルアレイに書き込むデータ書込回路と、
前記第２のアクセスポートを介して、前記第１のデータ列に直交するデータ列である第２のデータ列を前記メモリセルアレイから読み出すデータ読出回路と、
前記データ読出回路によって前記メモリセルアレイから読み出されたデータの誤りを検出する誤り検出回路と、を含み、
前記誤り検出回路は、
列誤り検出回路を備え、
前記誤り検出回路は、前記データ読出手段によって読み出される複数の前記第２のデータ列を取得し、
前記列誤り検出回路は、前記複数の第２のデータ列に含まれる前記第１のデータ列に基づいてパリティチェックを行う。
【００１３】
このような構成であれば、誤り検出回路は、データ読出回路の読み出した複数の第１のデータ列を含む複数の第２のデータ列を取得することができる。そして、列誤り検出回路において、取得した複数の第２のデータ列に含まれる各第１のデータ列に基づき、前記メモリセルアレイから読み出された各第１のデータ列のパリティチェックを行うことができる。
従って、例えば、上記特許文献１に開示された、列方向にデータを書き込み、行単位にデータを読み出す構成のデュアルポートメモリにおいて、読み出されるデータの誤り検出を行うことができる。
【００１４】
ここで、パリティチェックとは、垂直パリティ方式、水平パリティ方式など、情報ビットデータ列に対してパリティビットデータ（パリティ符号）を付加することで行うことができる誤り検出方式の１種である。垂直パリティ方式であれば、情報ビット中の「１」の総数が奇数又は偶数となるようにパリティビットデータを付加し、誤り検出の際には、情報ビット中の「１」の総数を演算し、その総数が奇数又は偶数となっているか否かを調べることで誤り検出を行うことができる。
【００１５】
〔形態２〕  更に、形態２の半導体回路装置は、形態１の半導体回路装置において、前記列誤り検出回路は、時系列に取得される前記複数の第２のデータ列に対してパリティチェックを行う。
このような構成であれば、列誤り検出回路において、列単位に時系列に取得される複数の第２のデータ列に対してパリティチェックを順次行うことができる。
【００１６】
〔形態３〕  更に、形態３の半導体回路装置は、形態２の半導体回路装置において、前記列誤り検出回路は、取得した前記複数の第２のデータ列に対応する第１のデータ列の前記パリティビットデータを含む各ビットデータについて、前記各ビットデータの取得順に、取得したビットデータと１つ前の演算結果とを用いたパリティチェックに係る演算を順次行い、前記読み出した前記複数の第２のデータ列に対応する各第１のデータ列に対する演算結果をパリティチェックの結果として出力する。
【００１７】
このような構成であれば、パリティビットデータの付加された第１のデータ列に対して、第２のデータ列の取得順に、順次読み出されるビットデータと１つ前の演算結果とを用いてパリティチェックに係る演算を順次実行することができる。従って、少なくとも１つ前の演算結果を保持するレジスタは必要であるが、「第１のデータ列のビット数×列数」分ものレジスタは不要とすることができる。
ここで、パリティチェックに係る演算とは、奇数パリティ方式及び偶数パリティ方式であれば、第１のデータ列中の「１」の総和を演算する演算処理となる。なお、偶数パリティ方式であれば、排他的論理和演算によって、簡易にパリティチェックを行うことができる。
【００１８】
〔形態４〕  更に、形態４の半導体回路装置は、形態３の半導体回路装置において、前記パリティビットデータは、パリティ符号に対応したデータであり、
前記列誤り検出回路は、前記パリティチェックに係る演算として、排他的論理和演算を行う。
このような構成であれば、パリティビットデータの付加された第１のビットデータ列に対して、第２のデータ列の取得順に、順次読み出されるビットデータと１つ前の演算結果とを用いて排他的論理和演算を順次実行することができる。
従って、より簡易な構成で、誤り検出を行うことができる。
【００１９】
ここで、パリティビットデータ（パリティ符号）を用いた誤り検出において、パリティ符号は、複数のビットデータから構成される情報データに対して、排他的論理和演算を行うことで生成される。そして、誤り検出時においては、パリティビットデータと情報データとを合わせたビットデータ列に対して排他的論理和演算を行うことによって、その演算結果により誤りを検出することができる。具体的に、偶数パリティの場合は、排他的論理和演算の結果は、誤りが無いもしく誤りの数が偶数個あったときに「０」となり、誤りの数が奇数個あったときに「１」となる。また、奇数パリティの場合は、排他的論理和演算の結果は、誤りの数が偶数個あったときは「１」となり、誤りが奇数個あったときは「０」となる。従って、偶数パリティ及び奇数パリティ共に対応することが可能である。
【００２０】
〔形態５〕  更に、形態５の半導体回路装置は、形態３又は４のいずれか１の半導体回路装置において、前記データ読出回路は、前記第２のデータ列の読み出し先から供給される基準クロック信号に同期して前記第２のデータ列を列単位に時系列に読み出すようになっており、
前記列誤り検出回路は、前記基準クロック信号に同期して前記第２のデータ列を列単位に時系列に取得するようになっており、前記第２のデータ列を取得するときの前記基準クロック信号の１周期と同じ周期内において、前記パリティビットデータを取得するようになっている。
このような構成であれば、パリティビットデータのみで構成される第２のデータ列（パリティライン）を読み出す際に、基準クロックに対して、パリティラインの読み出し用の１周期（サイクル）分を追加することなく、通常のサイクル数でパリティラインも読み出すことができる。
【００２１】
〔形態６〕  一方、上記目的を達成するために、形態６の誤り検出回路は、複数のメモリセルがマトリクス状に配列された構成のメモリセルアレイと、前記メモリセルアレイに対してデータのアクセスを行う第１のアクセスポートと、前記メモリセルアレイに対してデータのアクセスを行う第２のアクセスポートと、前記第１のアクセスポートを介して、複数のビットデータと該複数のビットデータに対応するパリティビットデータとを含む第１のデータ列を、前記メモリセルアレイに書き込むデータ書込回路と、前記第２のアクセスポートを介して、前記第１のデータ列に直交するデータ列である第２のデータ列を前記メモリセルアレイから読み出すデータ読出回路と、を備えた半導体回路装置に対して、前記データ読出回路で読み出されるデータの誤りを検出する誤り検出回路であって、
前記データ読出手段によって読み出される複数の前記第２のデータ列を取得し、
前記取得した前記複数の第２のデータ列に含まれる各前記第１のデータ列に基づきパリティチェックを行う列誤り検出回路を備える。
このような構成であれば、上記形態１の半導体回路装置と同等の作用及び効果を得ることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明に係る半導体回路装置１の構成例を示すブロック図である。
【図２】メモリセル２０の回路構成例を示す図である。
【図３】メモリ部２に対する、ＣＰＵ側のデータ読み出し及び書き込み方法と、ＬＣＤ側のデータの読み出し方法とについて模式的に例示した図である。
【図４】誤り検出回路４３の構成例を示すブロック図である。
【図５】誤り検出回路４３における列誤り検出回路５０＿０の構成例を示すブロック図である。
【図６】列誤り検出回路５０＿０の具体的な回路構成例を示す図である。
【図７】誤り検出用ＯＲ回路５１の回路構成例を示す図である。
【図８】ＬＣＤ側制御回路４０の内部構成例を示す図である。
【図９】ＬＣＤ側制御回路４０において生成される各種信号のタイミングチャートの一例を示す図である。
【図１０】表示用データＣＰＵ＿ＷＤが９ビットのデータ列である場合の列誤り検出回路５０＿０の列誤り検出動作における各種信号のタイミングチャートを示す図である。
【図１１】デュアルポートＳＲＡＭの第１の従来例を示す図である。
【図１２】デュアルポートＳＲＡＭの第２の従来例を示す図である。
【図１３】デュアルポートＳＲＡＭの第３の従来例を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態を図面に基づき説明する。図１〜図１０は、本発明に係る半導体回路装置及び誤り検出回路の実施の形態を示す図である。
（半導体回路装置の構成例）
まず、本発明に係る半導体回路装置の構成を図１に基づき説明する。図１は、本発明に係る半導体回路装置１の構成例を示すブロック図である。
半導体回路装置１は、図１に示すように、メモリ部２と、ＣＰＵ側データ読み出し／書き込み（Ｒ／Ｗ）部３と、ＬＣＤ側データ読み出し部４とを含んだ構成となっている。
メモリ部２は、デュアルポートＳＲＡＭの構成を有する複数のメモリセル２０（詳細は後述）がマトリクス状に配列された構成のメモリセルアレイ２１と、第１のアクセスポート２２と、第２のアクセスポート２３とを含んだ構成となっている。
【００２４】
第１のアクセスポート２２は、ＣＰＵ（不図示）から書込要求のあった表示用データをメモリセル２０に書き込む際、また、ＣＰＵから読出要求のあった表示用データをメモリセル２０から読み出す際に用いられるアクセスポートである。
第２のアクセスポート２３は、不図示のＬＣＤ（液晶表示装置）に出力する表示用データをメモリセル２０から読み出す際に用いられるアクセスポートである。
【００２５】
ＣＰＵ側データＲ／Ｗ部３は、ＣＰＵ側制御回路３０と、ＣＰＵ側行アドレスデコーダ（ＡＤＣ）回路３１と、ＣＰＵ側列アドレスデコーダ（ＡＤＣ）回路３２と、ＣＰＵ側データ読み出し／書き込み（Ｒ／Ｗ）回路３３とを含んで構成される。
ＣＰＵ側制御回路３０は、ＣＰＵからのクロック信号であるＣＰＵ＿ＣＫを受信し、受信したＣＰＵ＿ＣＫに同期してＣＰＵ側行ＡＤＣ回路３１、ＣＰＵ側列ＡＤＣ回路３２及びＣＰＵ側データＲ／Ｗ回路３３の動作タイミングを制御する。
【００２６】
ＣＰＵ側行ＡＤＣ回路３１は、ＣＰＵ側制御回路３０からの制御信号に同期して、ＣＰＵからの行アドレス信号ＣＰＵ＿ＲＡＤを受信し、受信したＣＰＵ＿ＲＡＤの示す行アドレスに対応するメモリセル２０のビット線の選択動作を行う。
ＣＰＵ側列ＡＤＣ回路３２は、ＣＰＵ側制御回路３０からの制御信号に同期して、ＣＰＵからの列アドレス信号ＣＰＵ＿ＣＡＤを受信し、受信したＣＰＵ＿ＣＡＤの示す列アドレスに対応するメモリセル２０のワード線の選択動作を行う。
【００２７】
ＣＰＵ側データＲ／Ｗ回路３３は、ＣＰＵ側制御回路３０からの制御信号に同期して、ＣＰＵから書込要求のあった表示用データの信号である表示用データ信号ＣＰＵ＿ＷＤを受信する。更に、第１のアクセスポート２２を介して、受信した表示用データ信号ＣＰＵ＿ＷＤの示す表示用データをＣＰＵ側行ＡＤＣ回路３１及びＣＰＵ側列ＡＤＣ回路３２によってビット線及びワード線の選択されたメモリセル２０に書き込む。また、ＣＰＵからの表示用データの読出要求に応じて、ＣＰＵ側行ＡＤＣ回路３１及びＣＰＵ側列ＡＤＣ回路３２によってビット線及びワード線の選択されたメモリセル２０から、第１のアクセスポート２２を介して、表示用データを読み出し、読み出した表示用データを示す表示用データ信号ＣＰＵ＿ＲＤを出力する。
【００２８】
なお、ＣＰＵとの間で書き込み及び読み出しをされる表示用データは、ＬＣＤに表示される画像データの列方向のｍ（ｍは２以上の自然数）ビットのビットデータと該ビットデータの誤り検出用の１ビットのパリティデータとから構成されている。つまり、表示用データは、（ｍ＋１）ビットのビットデータ列（第１のデータ列）から構成されている。
ＬＣＤ側データ読み出し部４は、ＬＣＤ側制御回路４０と、ＬＣＤ側アドレスデコーダ（ＡＤＣ）回路４１と、ＬＣＤ側読み出し回路４２と、誤り検出回路４３とを含んで構成される。
【００２９】
ＬＣＤ側制御回路４０は、ＬＣＤからのデータ読み出し用の基準クロック信号であるＬＣＤ＿ＣＫを受信し、受信したＬＣＤ＿ＣＫに同期してＬＣＤ側ＡＤＣ回路４１及び誤り検出回路４３の動作タイミングを制御する。
ＬＣＤ側ＡＤＣ回路４１は、ＬＣＤ側制御回路４０からの制御信号に同期して、ＬＣＤからのアドレス信号ＬＣＤ＿ＡＤＤを受信する。更に、受信したＬＣＤ＿ＡＤＤの示す行アドレス及び列アドレスに対応するメモリセル２０のワード線及びビット線の選択動作を行う。つまり、ＬＣＤ側制御回路４０からの制御信号に同期して、指定された行（１行分）に対応するメモリセル２０が選択される。
【００３０】
ＬＣＤ側読み出し回路４２は、ＬＣＤ側制御回路４０からの制御信号に同期して、ＬＣＤ側ＡＤＣ回路４１によって選択された行のメモリセル２０から１行分の表示用データを読み出し、該読み出した表示用データＬＣＤ＿ＲＡＤを誤り検出回路４３に出力する。更に、ＬＣＤ側制御回路４０からの制御信号に同期して、ＬＣＤ側ＡＤＣ回路４１によって選択された行のメモリセル２０から１行分のパリティデータＰＴＤを読み出し、該読み出したパリティデータＰＴＤを誤り検出回路４３に出力する。
なお、メモリセルアレイ２１の行方向のメモリセルの数（列数）が（ｎ＋１）個（ｎは１以上の自然数）であるとして、読み出される表示用データＬＣＤ＿ＲＤは、（ｎ＋１）ビットのビットデータ列（第２のデータ列）となる。同様に、１行分のパリティデータＰＴＤも（ｎ＋１）ビットのビットデータ列となる。
【００３１】
誤り検出回路４３は、ＬＣＤ側制御回路４０からの制御信号に同期して、ＬＣＤ側読み出し回路４２から受信した表示用データ信号ＬＣＤ＿ＲＤと、パリティデータ信号ＰＴＤとに基づき、表示用データＬＣＤ＿ＲＤの各ビットデータ毎にパリティチェックを行う。そして、パリティチェックの結果に基づき、読み出したパリティデータＰＴＤに対応する各第１のデータ列に誤りがあるか否かを判定する。更に、この判定結果に基づき、読み出したｍ行分の表示用データＬＣＤ＿ＲＤに対して誤りがあるか否かを示す誤り検出信号ＥＤＣを出力する。
【００３２】
（メモリセルの構成例）
次に、図２に基づき、本実施の形態のメモリセル２０の回路構成を説明する。
ここで、図２は、メモリセル２０の回路構成例を示す図である。
メモリセル２０は、図２に示すように、第１のインバーター回路ＩＮＶ１及び第２のインバーター回路ＩＮＶ２を備えている。第１のインバーター回路ＩＮＶ１は、負荷用ＰチャネルＭＯＳトランジスター（ＰＭＯＳトランジスター）ＰＴｒ１と駆動用ＮチャネルＭＯＳトランジスター（ＮＭＯＳトランジスター）ＮＴｒ１とを含んで構成されている。ＰＭＯＳトランジスターＰＴｒ１及びＮＭＯＳトランジスターＮＴｒ１は、電源電圧ＶＤＤが供給される電源端子と、接地電圧ＶＳＳが供給される接地端子との間に直列に接続されている。
【００３３】
第２のインバーター回路ＩＮＶ２は、負荷用ＰＭＯＳトランジスターＰＴｒ２と駆動用ＮＭＯＳトランジスターＮＴｒ２とを含んで構成されている。ＰＭＯＳトランジスターＰＴｒ２及びＮＭＯＳトランジスターＮＴｒ２は、電源端子と接地端子との間に直列に接続されている。
具体的には、ＰＭＯＳトランジスターＰＴｒ１のソース端子は、電源端子に接続されている。ＰＭＯＳトランジスターＰＴｒ１のドレイン端子は、記憶ノードＮ１を介してＮＭＯＳトランジスターＮＴｒ１のドレイン端子に接続されている。ＰＭＯＳトランジスターＰＴｒ１のゲート端子は、ＮＭＯＳトランジスターＮＴｒ１のゲート端子に接続されている。ＮＭＯＳトランジスターＮＴｒ１のソース端子は、接地端子に接続されている。
【００３４】
ＰＭＯＳトランジスターＰＴｒ２のソース端子は、電源端子に接続されている。ＰＭＯＳトランジスターＰＴｒ２のドレイン端子は、記憶ノードＮ２を介してＮＭＯＳトランジスターＮＴｒ２のドレイン端子に接続されている。ＰＭＯＳトランジスターＰＴｒ２のゲート端子は、ＮＭＯＳトランジスターＮＴｒ２のゲート端子に接続されている。ＮＭＯＳトランジスターＮＴｒ２のソース端子は、接地端子に接続されている。
【００３５】
ＰＭＯＳトランジスターＰＴｒ１のゲート端子は、記憶ノードＮ２に接続されている。ＰＭＯＳトランジスターＰＴｒ２のゲート端子は、記憶ノードＮ１に接続されている。換言すると、第１のインバーター回路ＩＮＶ１と第２のインバーター回路ＩＮＶ２とは、クロスカップル接続されている。すなわち、第１のインバーター回路ＩＮＶ１の出力端子は第２のインバーター回路ＩＮＶ２の入力端子に接続され、第２のインバーター回路ＩＮＶ２の出力端子は第１のインバーター回路ＩＮＶ１の入力端子に接続されている。
【００３６】
記憶ノードＮ１は、ＮＭＯＳトランジスターＮＴｒ３を介してビット線１ＢＬに接続されている。ＮＭＯＳトランジスターＮＴｒ３のゲート端子は、ワード線１ＷＬに接続されている。
記憶ノードＮ２は、ＮＭＯＳトランジスターＮＴｒ４を介してビット線１ＸＢＬに接続されている。ＮＭＯＳトランジスターＮＴｒ４のゲート端子は、ワード線１ＷＬに接続されている。
【００３７】
ＰＭＯＳトランジスターＰＴｒ２のゲート端子は、ＰＭＯＳトランジスターＰＴｒ３のゲート端子に接続されている。ＰＭＯＳトランジスターＰＴｒ３のソース端子は、電源端子に接続されている。ＰＭＯＳトランジスターＰＴｒ３のドレイン端子は、ＰＭＯＳトランジスターＰＴｒ４のソース端子に接続されている。ＰＭＯＳトランジスターＰＴｒ４のドレイン端子は、ビット線２ＢＬに接続されている。ＰＭＯＳトランジスターＰＴｒ４のゲート端子は、ワード線２ＷＬに接続されている。
メモリセルアレイ２１の各列方向に並ぶメモリセル２０のビット線１ＢＬは、列毎にそれぞれ共通接続され、メモリセルアレイ２１の各列方向に並ぶメモリセル２０のビット線１ＸＢＬは、列毎にそれぞれ共通接続されている。更に、メモリセルアレイ２１の各行方向に並ぶメモリセル２０のワード線１ＷＬは、行毎にそれぞれ共通接続されている。
【００３８】
そして、これら共通接続された、複数のビット線１ＢＬ、１ＸＢＬ及び複数のワード線１ＷＬから第１のアクセスポート２２が構成されている。
また、メモリセルアレイ２１の各列方向に並ぶメモリセル２０のビット線２ＢＬは、列毎にそれぞれ共通接続されている。更に、メモリセルアレイ２１の各行方向に並ぶメモリセル２０のワード線２ＷＬとは、行毎にそれぞれ共通接続されている。
【００３９】
そして、これら共通接続された、複数のビット線２ＢＬ及び複数のワード線２ＷＬから第２のアクセスポート２３が構成されている。
本実施の形態では、第２のアクセスポート２３からは、データの読み出しのみを行うことから、上記構成で示したように、第２のアクセスポート２３については、各メモリセル２０からのデータの読み出しをＰＭＯＳトランジスターを用いて行っている。
このような構成とすることで、ＮＭＯＳトランジスターを用いた構成とするよりもメモリセルの面積を小さくすることができる。
【００４０】
（メモリ部２に対するデータの書き込み／読み出し方法）
次に、図３に基づき、上記図２に示す構成のメモリセル２０を有するメモリセルアレイ２１に対するＣＰＵ側からのデータの書き込み及び読み出し方法、並びにＬＣＤ側からのデータの読み出し方法について説明する。
ここで、図３は、メモリセルアレイ２１に対する、ＣＰＵ側のデータ読み出し及び書き込み方法と、ＬＣＤ側のデータの読み出し方法とについて模式的に例示した図である。
【００４１】
なお、図３では、各行方向に並ぶメモリセル２０のビット線１ＢＬ及び１ＸＢＬがそれぞれ行ごとに共通接続されたラインをビット線ＣＰＵ＿ＢＬと称している。また、各列方向に並ぶメモリセル２０のワード線１ＷＬがそれぞれ列ごとに共通接続されたラインをワード線ＣＰＵ＿ＷＬと称している。また、各列方向に並ぶメモリセル２０のビット線２ＢＬがそれぞれ列方向に共通接続されたラインをビット線ＬＣＤ＿ＢＬと称している。また、各行方向に並ぶメモリセル２０のワード線２ＷＬがそれぞれ行ごとに共通接続されたラインをワード線ＬＣＤ＿ＷＬと称している。
読み出し用又は書き込み用の表示用データＣＰＵ＿Ｒ／ＷＤは、図３に例示するように、１ビットのパリティビットデータＰＴＢＤと、８ビットのビットデータ（情報データ）ＰＩＤとから構成される９ビットのビットデータ列となる。
【００４２】
そして、ＣＰＵ側からは、図３に示すように、表示用データＣＰＵ＿ＷＤが、ワード線ＣＰＵ＿ＷＬで選択され且つビット線ＣＰＵ＿ＢＬで選択された、メモリセルアレイ２１の列方向に連続するメモリセル２０に書き込まれる。更に、複数の表示用データＣＰＵ＿ＷＤを書き込む場合に、各表示用データＣＰＵ＿ＷＤは、行方向に向かって順に書き込まれる。また、ＣＰＵ側には、ワード線ＣＰＵ＿ＷＬで選択され且つビット線ＣＰＵ＿ＢＬで選択された、列方向に連続するメモリセル２０に書き込まれた表示用データＣＰＵ＿ＲＤがパリティビットデータＰＴＢＤを含めてそのまま読み出される。つまり、ＣＰＵ側は、パリティビットデータＰＴＢＤの付加された表示用データＣＰＵ＿ＷＤに対するアドレスのみを有しており、パリティビットデータＰＴＢＤの専用のアドレスは有していない。
【００４３】
一方、ＬＣＤ側には、図３に示すように、ワード線ＬＣＤ＿ＷＬで選択され且つビット線ＬＣＤ＿ＢＬで選択された、メモリセルアレイ２１の行方向に連続するメモリセル２０に書き込まれた表示用データが表示用データＬＣＤ＿ＲＤとして１行（ライン）ずつ順に読み出される。このようにして読み出される表示用データＬＣＤ＿ＲＤは、メモリセルアレイ２１における、ＣＰＵ側で列方向に連続するメモリセル２０に書き込まれた表示用データＣＰＵ＿ＷＤと直交した位置のメモリセル２０に書き込まれているデータとなる。
従って、１ラインずつ順次読み出される複数の表示用データＬＣＤ＿ＲＤから、複数の表示用データＣＰＵ＿ＲＤが構成される。
【００４４】
（誤り検出回路の構成例）
次に、図４に基づき、誤り検出回路４３の詳細な構成について説明する。
ここで、図４は、誤り検出回路４３の構成例を示すブロック図である。
誤り検出回路４３は、図４に示すように、メモリセルアレイ２１の列数（ｎ＋１）と同数の列誤り検出回路５０＿０〜５０＿ｎと、誤り検出用ＯＲ回路５１とを含んで構成されている。
列誤り検出回路５０＿０〜５０＿ｎは、ＬＣＤ側制御回路４０から供給される、各種誤り検出制御信号及びリセット信号に基づいて動作する回路である。
【００４５】
列誤り検出回路５０＿０は、ＬＣＤ側読み出し回路４２においてメモリセルアレイ２１における列番号０（例えば、一番左の列）に対応するメモリセル２０から順次読み出されるビットデータＬＲＤ０及びパリティビットデータＰＴＢＤ０を順次取得する。そして、取得したビットデータＬＲＤ０及びパリティビットデータＰＴＢＤ０を用いて、ＣＰＵ側から列番号０に対応するメモリセル２０に書き込まれた表示用データＣＰＵ＿ＷＤ０の読み出しデータに対する偶数パリティ方式のパリティチェックを順次行う。更に、読み出しデータに対するパリティチェックの結果を示す列誤り検出信号ＥＤＣ０を誤り検出用ＯＲ回路５１に出力する。
列誤り検出回路５０＿１〜５０＿ｎは、各々が、列誤り検出回路５０＿０と同様に、列番号１〜ｎにそれぞれ対応するメモリセル２０から順次読み出されるビットデータＬＲＤ１〜ＬＲＤｎ及びパリティビットデータＰＴＢＤ１〜ＰＴＢＤｎのうち末尾の番号が同じデータを順次取得する。
【００４６】
そして、各々が、ビットデータＬＲＤ１〜ＬＲＤｎ及びパリティデータＰＴＢＤ１〜ＰＴＢＤｎのうち末尾の番号が同じデータを用いて、ＣＰＵ側から列番号１〜ｎにそれぞれ対応するメモリセル２０に書き込まれた表示用データＣＰＵ＿ＷＤ１〜ＷＤｎの読み出しデータＬＲＤ１〜ＬＲＤｎのうち末尾の番号が同じデータに対するパリティチェックを行う。
更に、列誤り検出回路５０＿１〜５０＿ｎは、各々が、読み出しデータＬＲＤ１〜ＬＲＤｎのうち末尾の番号が同じものに対するパリティチェックの結果を示す列誤り検出信号ＥＤＣ１〜ＥＤＣｎのうち末尾の番号が同じものを誤り検出用ＯＲ回路５１に出力する。
【００４７】
なお、本実施の形態においては、列誤り検出信号ＥＤＣ０〜ＥＤＣｎは、ハイレベルの信号のときに誤りが検出されたこと（誤り有り）を示し、ロウレベルの信号のときに誤りが検出されなかったこと（誤り無し）を示す。
誤り検出用ＯＲ回路５１は、入力される列誤り検出信号ＥＤＣ０〜ＥＤＣｎの論理和を示す信号を出力する。従って、ＬＣＤ読み出しデータとして読み出した表示用データＣＰＵ＿ＷＤ０〜ＷＤｎの中に、１つでも誤りの検出されたものがあった場合はハイレベルの信号が出力され、１つも誤りが検出されなかった場合にロウレベルの信号が出力される。
【００４８】
（列誤り検出回路の構成例）
次に、図５に基づき、列誤り検出回路５０＿０の詳細な構成を説明する。
ここで、図５は、誤り検出回路４３における列誤り検出回路５０＿０の構成例を示すブロック図である。なお、取り扱うデータが異なるのみで、列誤り検出回路５０＿１〜５０＿ｎも列誤り検出回路５０＿０と同様の構成となる。
列誤り検出回路５０＿０は、図５に示すように、ラッチ回路５０ａと、排他的論理和回路５０ｂと、リセット付きラッチ回路５０ｃと、ラッチ回路５０ｄと、誤り検出出力用ラッチ回路５０ｅと、読み出しデータ用ラッチ回路５０ｆとを含んで構成される。
【００４９】
更に、列誤り検出回路５０＿０は、ＬＣＤ読み出し回路４２における列番号０に対応するデータの読み出し部と、ラッチ回路５０ａとの電気的な接続と切断とを切り替えるスイッチＳＷ０を含んで構成される。
更に、列誤り検出回路５０＿０は、排他的論理和回路５０ｂとリセット付きラッチ回路５０ｃとの電気的な接続と切断とを切り替えるスイッチＳＷ１と、リセット付きラッチ回路５０ｃとラッチ回路５０ｄとの電気的な接続と切断とを切り替えるスイッチＳＷ２とを含んで構成される。
【００５０】
更に、列誤り検出回路５０＿０は、排他的論理和回路５０ｂと誤り検出出力用ラッチ回路５０ｅとの電気的な接続と切断とを切り替えるスイッチＳＷ３と、排他的論理和回路５０ｂと読み出しデータ用ラッチ回路５０ｆとの電気的な接続と切断とを切り替えるスイッチＳＷ４とを含んで構成される。
ラッチ回路５０ａは、ＬＣＤ側制御回路４０から供給される誤り検出制御信号Ｓ０の立ち上がりエッジに応じて、ＬＣＤ側読み出し回路４２からスイッチＳＷ０を介して入力される読み出しデータ信号の状態を保持する。そして、保持した状態を示すラッチ信号Ｌ０を、排他的論理和回路５０ｂに出力すると共に、スイッチＳＷ４を介して読み出しデータ用ラッチ回路５０ｆに出力する。つまり、ラッチ回路５０ａは、誤り検出制御信号Ｓ０の立ち上がりエッジに応じて、ＬＣＤ側読み出し回路４２から出力されるデータ信号をラッチする。
【００５１】
リセット付きラッチ回路５０ｃは、ＬＣＤ側制御回路４０から供給される誤り検出制御信号Ｓ１の立ち上がりエッジに応じて、排他的論理和回路５０ｂからスイッチＳＷ１を介して入力される排他的論理和信号ＸＯＲの状態を保持する。そして、保持した状態を示すラッチ信号Ｌ１を、スイッチＳＷ２を介してラッチ回路５０ｄに出力する。つまり、リセット付きラッチ回路５０ｃは、誤り検出制御信号Ｓ１の立ち上がりエッジに応じて、排他的論理和回路５０ｂから出力される排他的論理和信号ＸＯＲをラッチする。
【００５２】
また、リセット付きラッチ回路５０ｃは、ＬＣＤ側制御回路４０から供給されるリセット信号ＲＳＴの立ち上がりエッジに応じて、現在保持している状態をリセット状態へと強制的に変化させる。具体的に、現在出力しているラッチ信号Ｌ２の状態がハイレベルである場合に、ロウレベルの状態となるように保持状態を強制的に変化させる。
ラッチ回路５０ｄは、ＬＣＤ側制御回路４０から供給される誤り検出制御信号Ｓ２の立ち上がりエッジに応じて、リセット付きラッチ回路５０ｃからスイッチＳＷ２を介して入力されるラッチ信号Ｌ１の状態を保持する。そして、保持した状態を示すラッチ信号Ｌ２を、排他的論理和回路５０ｂに出力する。つまり、ラッチ回路５０ｄは、誤り検出制御信号Ｓ２の立ち上がりエッジに応じて、リセット付きラッチ回路５０ｃから出力されるラッチ信号Ｌ１をラッチする。
【００５３】
排他的論理和回路５０ｂは、ラッチ回路５０ａから入力されるラッチ信号Ｌ０と、ラッチ回路５０ｄから入力されるラッチ信号Ｌ２との排他的論理和を示す信号である排他的論理和信号ＸＯＲをリセット付きラッチ回路５０ｃにスイッチＳＷ１を介して出力する。更に、排他的論理和信号ＸＯＲを、誤り検出出力用ラッチ回路５０ｅにスイッチＳＷ３を介して出力する。
【００５４】
誤り検出出力用ラッチ回路５０ｅは、ＬＣＤ側制御回路４０から供給される誤り検出制御信号Ｓ３の立ち上がりエッジに応じて、排他的論理和回路５０ｂからスイッチＳＷ３を介して入力される排他的論理和信号ＸＯＲの状態を保持する。そして、保持した状態を示す信号を列誤り検出信号ＥＤＣ０として、誤り検出用ＯＲ回路５１に出力する。つまり、誤り検出出力用ラッチ回路５０ｅは、誤り検出制御信号Ｓ３の立ち上がりエッジに応じて、排他的論理和回路５０ｂから出力される排他的論理和信号ＸＯＲをラッチする。
【００５５】
読み出しデータ用ラッチ回路５０ｆは、ＬＣＤ側制御回路４０から供給される誤り検出制御信号Ｓ４の立ち上がりエッジに応じて、ラッチ回路５０ａからスイッチＳＷ４を介して入力されるラッチ信号Ｌ０の状態を保持する。そして、保持した状態を示す信号を表示用データ信号ＬＲＤ０としてＬＣＤに出力する。つまり、読み出しデータ用ラッチ回路５０ｆは、誤り検出制御信号Ｓ４の立ち上がりエッジに応じて、ラッチ回路５０ａから出力されるラッチ信号Ｌ０をラッチする。
【００５６】
スイッチＳＷ０は、ＭＯＳトランジスターから構成されており、ＬＣＤ側制御回路４０から供給される誤り検出制御信号Ｓ０がハイレベルのときにオン状態となって、ラッチ回路５０ａとＬＣＤ側読み出し回路４２とを通電させる。また、誤り検出制御信号Ｓ０がロウレベルのときにオフ状態となって、ラッチ回路５０ａとＬＣＤ側読み出し回路４２とを電気的に切断する。
スイッチＳＷ１は、ＭＯＳトランジスターから構成されており、ＬＣＤ側制御回路４０から供給される誤り検出制御信号Ｓ１がハイレベルのときにオン状態となって、排他的論理和回路５０ｂとリセット付きラッチ回路５０ｃとを通電させる。また、誤り検出制御信号Ｓ１がロウレベルのときにオフ状態となって、排他的論理和回路５０ｂとリセット付きラッチ回路５０ｃとを電気的に切断する。
【００５７】
スイッチＳＷ２は、ＭＯＳトランジスターから構成されており、ＬＣＤ側制御回路４０から供給される誤り検出制御信号Ｓ２がハイレベルのときにオン状態となって、リセット付きラッチ回路５０ｃとラッチ回路５０ｄとを通電させる。また、誤り検出制御信号Ｓ２がロウレベルのときにオフ状態となって、リセット付きラッチ回路５０ｃとラッチ回路５０ｄとを電気的に切断する。
スイッチＳＷ３は、ＭＯＳトランジスターから構成されており、ＬＣＤ側制御回路４０から供給される誤り検出制御信号Ｓ３がハイレベルのときにオン状態となって、排他的論理和回路５０ｂと誤り検出出力用ラッチ回路５０ｅとを通電させる。また、誤り検出制御信号Ｓ３がロウレベルのときにオフ状態となって、排他的論理和回路５０ｂと誤り検出出力用ラッチ回路５０ｅとを電気的に切断する。
【００５８】
スイッチＳＷ４は、ＭＯＳトランジスターから構成されており、ＬＣＤ側制御回路４０から供給される誤り検出制御信号Ｓ４がハイレベルのときにオン状態となって、ラッチ回路５０ａと読み出しデータ用ラッチ回路５０ｆとを通電させる。また、誤り検出制御信号Ｓ４がロウレベルのときにオフ状態となって、ラッチ回路５０ａと読み出しデータ用ラッチ回路５０ｆとを電気的に切断する。
【００５９】
（列誤り検出回路の具体的な回路構成例）
次に、図６に基づき、列誤り検出回路５０＿０の各回路の具体的な回路構成を説明する。
ここで、図６は、列誤り検出回路５０＿０の具体的な回路構成例を示す図である。
図６に例示するように、本実施の形態において、ラッチ回路５０ａは、伝送ゲートとＮＯＴゲートとの機能を併せ持つクロックドインバーターＴＮ０と、負論理で信号を受けて正論理で信号を出力するＮＯＴゲートＮ０とから構成されている。
クロックドインバーターＴＮ０は、第１〜第３の３つの入力端子と、１つの出力端子とを有しており、第１の入力端子は、ＮＯＴゲートＮ０の出力端子と電気的に接続され、出力端子は、ＮＯＴゲートＮ０の入力端子と電気的に接続されている。つまり、クロックドインバーターＴＮ０とＮＯＴゲートＮ０とはループ構成となっている。
【００６０】
また、ＮＯＴゲートＮ０の出力端子は、負論理で信号を受け正論理で信号を出力するＮＯＴゲートＮ１の入力端子と電気的に接続されている。
また、クロックドインバーターＴＮ０は、ＬＣＤ側制御回路４０から、第２の入力端子に誤り検出制御信号Ｓ０が入力され、第３の入力端子に誤り検出制御信号Ｓ０と相補の関係となる誤り検出制御信号ｘＳ０が入力される。そして、検出制御信号Ｓ０がハイレベル、ｘＳ０がロウレベルの状態のときに、第１の入力端子に入力される信号を反転して出力端子から出力する状態となる。また、検出制御信号Ｓ０がロウレベル、ｘＳ０がハイレベルの状態のときに、第１の入力端子に入力される信号を出力端子から出力しない状態となる。従って、クロックドインバーターＴＮ０は、スイッチＳＷ０の機能も兼ね備えている。
【００６１】
リセット付きラッチ回路５０ｃは、伝送ゲートとＮＯＴゲートとの機能を併せ持つクロックドインバーターＴＮ１及びＴＮ２と、ＮＡＮＤゲートＮＡ０とから構成されている。
クロックドインバーターＴＮ１は、第１〜第３の３つの入力端子と、１つの出力端子とを有しており、第１の入力端子は、排他的論理和回路５０ｂのＸＯＲゲートの第１の入力端子と電気的に接続され、出力端子は、ＮＡＮＤゲートＮＡ０の第１の入力端子と電気的に接続されている。
【００６２】
クロックドインバーターＴＮ１の第２の入力端子には、ＬＣＤ側制御回路４０から誤り検出制御信号Ｓ１が入力され、クロックドインバーターＴＮ１の第３の入力端子には、ＬＣＤ側制御回路４０から誤り検出制御信号Ｓ１と相補の関係となる誤り検出制御信号ｘＳ１が入力される。
クロックドインバーターＴＮ２は、第１〜第３の３つの入力端子と、１つの出力端子とを有しており、第１の入力端子は、ＮＡＮＤゲートＮＡ０の出力端子と電気的に接続され、出力端子は、ＮＡＮＤゲートＮＡ０の第１の入力端子と電気的に接続されている。
【００６３】
クロックドインバーターＴＮ２の第２の入力端子には、ＬＣＤ側制御回路４０から誤り検出制御信号Ｓ１が入力され、クロックドインバーターＴＮ２の第３の入力端子には、ＬＣＤ側制御回路４０から誤り検出制御信号ｘＳ１が入力される。
更に、クロックドインバーターＴＮ１の第２の入力端子は、クロックドインバーターＴＮ２の第２の入力端子と電気的に接続され、クロックドインバーターＴＮ１の第３の入力端子は、クロックドインバーターＴＮ２の第３の入力端子と電気的に接続されている。
【００６４】
ＮＡＮＤゲートＮＡ０の第２の入力端子には、ＬＣＤ側制御回路４０からリセット信号ＲＳＴが入力される。
クロックドインバーターＴＮ２とＮＡＮＤゲートＮＡ０とはループ構成となっており、ＮＡＮＤゲートＮＡ０にリセット信号ＲＳＴとしてハイレベルの信号が入力されると、ＮＡＮＤゲートＮＡ０は、クロックドインバーターＴＮ２の出力信号がハイレベルのときに、ロウレベルの信号を出力する。つまり、リセットがかかって、出力信号が強制的にロウレベルの信号となる。
【００６５】
また、クロックドインバーターＴＮ１及びＴＮ２は、第２の入力端子に入力される誤り検出制御信号Ｓ１がハイレベル、第３の入力端子に入力される誤り検出制御信号ｘＳ１がロウレベルの状態のときに、第１の入力端子に入力される信号を反転して出力端子から出力する状態となる。
また、第２の入力端子に入力される誤り検出制御信号Ｓ１がロウレベル、第３の入力端子に入力される誤り検出制御信号ｘＳ１がハイレベルの状態のときに、第１の入力端子に入力される信号を出力端子から出力しない状態となる。従って、クロックドインバーターＴＮ１及びＴＮ２は、スイッチＳＷ１の機能も兼ね備えている。
【００６６】
ラッチ回路５０ｄは、伝送ゲートとＮＯＴゲートとの機能を併せ持つクロックドインバーターＴＮ３及びＴＮ４と、負論理で信号を受け、正論理で信号を出力するＮＯＴゲートＮ２とを含んで構成される。
クロックドインバーターＴＮ３は、第１〜第３の３つの入力端子と、１つの出力端子とを有しており、第１の入力端子は、ＮＡＮＤゲートＮＡ０の出力端子と電気的に接続され、出力端子は、ＮＯＴゲートＮ２の入力端子と電気的に接続されている。
【００６７】
クロックドインバーターＴＮ３の第２の入力端子には、ＬＣＤ側制御回路４０から誤り検出制御信号Ｓ２が入力され、クロックドインバーターＴＮ３の第３の入力端子には、ＬＣＤ側制御回路４０から誤り検出制御信号Ｓ２と相補の関係となる誤り検出制御信号ｘＳ２が入力される。
クロックドインバーターＴＮ４は、第１〜第３の３つの入力端子と、１つの出力端子とを有しており、第１の入力端子は、ＮＯＴゲートＮ２の出力端子と電気的に接続され、出力端子は、ＮＯＴゲートＮ２の入力端子と電気的に接続されている。
【００６８】
クロックドインバーターＴＮ４の第２の入力端子には、ＬＣＤ側制御回路４０から誤り検出制御信号Ｓ２が入力され、クロックドインバーターＴＮ４の第３の入力端子には、ＬＣＤ側制御回路４０から誤り検出制御信号ｘＳ２が入力される。
更に、クロックドインバーターＴＮ３の第２の入力端子は、クロックドインバーターＴＮ４の第２の入力端子と電気的に接続され、クロックドインバーターＴＮ３の第３の入力端子は、クロックドインバーターＴＮ４の第３の入力端子と電気的に接続されている。
【００６９】
また、クロックドインバーターＴＮ３及びＴＮ４は、第２の入力端子に入力される誤り検出制御信号Ｓ２がハイレベル、第３の入力端子に入力される誤り検出制御信号ｘＳ２がロウレベルの状態のときに、第１の入力端子に入力される信号を反転して出力端子から出力する状態となる。
また、第２の入力端子に入力される誤り検出制御信号Ｓ２がロウレベル、第３の入力端子に入力される誤り検出制御信号ｘＳ２がハイレベルの状態のときに、第１の入力端子に入力される信号を出力端子から出力しない状態となる。従って、クロックドインバーターＴＮ３及びＴＮ４は、スイッチＳＷ２の機能も兼ね備えている。
【００７０】
誤り検出出力用ラッチ回路５０ｅは、伝送ゲートとＮＯＴゲートとの機能を併せ持つクロックドインバーターＴＮ５及びＴＮ６と、負論理で信号を受け、正論理で信号を出力するＮＯＴゲートＮ３とを含んで構成される。
クロックドインバーターＴＮ５は、第１〜第３の３つの入力端子と、１つの出力端子とを有しており、第１の入力端子は、ＸＯＲゲートの出力端子と電気的に接続され、出力端子は、ＮＯＴゲートＮ３の入力端子と電気的に接続されている。
【００７１】
クロックドインバーターＴＮ５の第２の入力端子には、ＬＣＤ側制御回路４０から誤り検出制御信号Ｓ３が入力され、クロックドインバーターＴＮ５の第３の入力端子には、ＬＣＤ側制御回路４０から誤り検出制御信号Ｓ３と相補の関係となる誤り検出制御信号ｘＳ３が入力される。
クロックドインバーターＴＮ６は、第１〜第３の３つの入力端子と、１つの出力端子とを有しており、第１の入力端子は、ＮＯＴゲートＮ３の出力端子と電気的に接続され、出力端子は、ＮＯＴゲートＮ３の入力端子と電気的に接続されている。
【００７２】
クロックドインバーターＴＮ６の第２の入力端子には、ＬＣＤ側制御回路４０から誤り検出制御信号Ｓ３が入力され、クロックドインバーターＴＮ６の第３の入力端子には、ＬＣＤ側制御回路４０から誤り検出制御信号ｘＳ３が入力される。
更に、クロックドインバーターＴＮ５の第２の入力端子は、クロックドインバーターＴＮ６の第２の入力端子と電気的に接続され、クロックドインバーターＴＮ５の第３の入力端子は、クロックドインバーターＴＮ６の第３の入力端子と電気的に接続されている。
【００７３】
また、クロックドインバーターＴＮ５及びＴＮ６は、第２の入力端子に入力される誤り検出制御信号Ｓ３がハイレベル、第３の入力端子に入力される誤り検出制御信号ｘＳ３がロウレベルの状態のときに、第１の入力端子に入力される信号を反転して出力端子から出力する状態となる。
また、第２の入力端子に入力される誤り検出制御信号Ｓ３がロウレベル、第３の入力端子に入力される誤り検出制御信号ｘＳ３がハイレベルの状態のときに、第１の入力端子に入力される信号を出力端子から出力しない状態となる。従って、クロックドインバーターＴＮ５及びＴＮ６は、スイッチＳＷ３の機能も兼ね備えている。
【００７４】
読み出しデータ用ラッチ回路５０ｆは、伝送ゲートとＮＯＴゲートとの機能を併せ持つクロックドインバーターＴＮ７及びＴＮ８と、負論理で信号を受け、正論理で信号を出力するＮＯＴゲートＮ４とを含んで構成される。
クロックドインバーターＴＮ７は、第１〜第３の３つの入力端子と、１つの出力端子とを有しており、第１の入力端子は、ＮＯＴゲートＮ１の出力端子と電気的に接続され、出力端子は、ＮＯＴゲートＮ４の入力端子と電気的に接続されている。
【００７５】
クロックドインバーターＴＮ７の第２の入力端子には、ＬＣＤ側制御回路４０から誤り検出制御信号Ｓ４が入力され、クロックドインバーターＴＮ７の第３の入力端子には、ＬＣＤ側制御回路４０から誤り検出制御信号Ｓ４と相補の関係となる誤り検出制御信号ｘＳ４が入力される。
クロックドインバーターＴＮ８は、第１〜第３の３つの入力端子と、１つの出力端子とを有しており、第１の入力端子は、ＮＯＴゲートＮ４の出力端子と電気的に接続され、出力端子は、ＮＯＴゲートＮ４の入力端子と電気的に接続されている。
【００７６】
クロックドインバーターＴＮ８の第２の入力端子には、ＬＣＤ側制御回路４０から誤り検出制御信号Ｓ４が入力され、クロックドインバーターＴＮ８の第３の入力端子には、ＬＣＤ側制御回路４０から誤り検出制御信号ｘＳ４が入力される。
更に、クロックドインバーターＴＮ７の第２の入力端子は、クロックドインバーターＴＮ８の第２の入力端子と電気的に接続され、クロックドインバーターＴＮ７の第３の入力端子は、クロックドインバーターＴＮ８の第３の入力端子と電気的に接続されている。
【００７７】
また、クロックドインバーターＴＮ７及びＴＮ８は、第２の入力端子に入力される誤り検出制御信号Ｓ４がハイレベル、第３の入力端子に入力される誤り検出制御信号ｘＳ４がロウレベルの状態のときに、第１の入力端子に入力される信号を反転して出力端子から出力する状態となる。
また、第２の入力端子に入力される誤り検出制御信号Ｓ４がロウレベル、第３の入力端子に入力される誤り検出制御信号ｘＳ４がハイレベルの状態のときに、第１の入力端子に入力される信号を出力端子から出力しない状態となる。従って、クロックドインバーターＴＮ７及びＴＮ８は、スイッチＳＷ４の機能も兼ね備えている。
【００７８】
（誤り検出用ＯＲ回路の構成例）
次に、図７に基づき、誤り検出用ＯＲ回路の具体的な回路構成を説明する。
ここで、図７は、誤り検出用ＯＲ回路５１の回路構成例を示す図である。
誤り検出用ＯＲ回路５１は、図７に例示すように、第１〜第２の入力端子と、出力端子とを有し、第１〜第２の入力端子に入力される信号の論理和を示す論理和信号を出力するＯＲゲートＯＲＡ０〜ＯＲＡｎとから構成される。
ＯＲゲートＯＲＡ０〜ＯＲＡｎは直列接続されており、ＯＲゲートＯＲＡ０〜ＯＲＡ（ｎ−１）の出力端子が、それぞれＯＲゲートＯＲＡ１〜ＯＲＡｎの第２の入力端子のうち、ＯＲゲートの末尾の番号に対して末尾の番号が「＋１」となるＯＲゲートの第２の入力端子と電気的に接続されている。
【００７９】
また、ＯＲゲートＯＲＡ０の第１の入力端子は、列誤り検出回路５０＿０の誤り検出出力用ラッチ回路５０ｅの出力端子と電気的に接続されている。更に、ＯＲゲートＯＲＡ０の第２の入力端子は、列誤り検出回路５０＿１の誤り検出出力用ラッチ回路５０ｅの出力端子と電気的に接続されている。つまり、ＯＲゲートＯＲＡ０の第１の入力端子には、列誤り検出信号ＥＤＣ０が入力され、ＯＲゲートＯＲＡ０の第２の入力端子には、列誤り検出信号ＥＤＣ１が入力される。
【００８０】
また、ＯＲゲートＯＲＡ１の第１の入力端子には、列誤り検出回路５０＿２の誤り検出出力用ラッチ回路５０ｅの出力端子が電気的に接続されている。つまり、ＯＲゲートＯＲＡ１の第１の入力端子には、列誤り検出信号ＥＤＣ２が入力される。
また、ＯＲゲートＯＲＡ１の第２の入力端子には、ＯＲゲートＯＲＡ０の出力端子が電気的に接続されている。つまり、ＯＲゲートＯＲＡ１の第２の入力端子には、列誤り検出信号ＥＤＣ０とＥＤＣ１との論理和を示す信号が入力される。
【００８１】
同様に、ＯＲゲートＯＲＡ２〜ＯＲＡｎの第１の入力端子には、各々、列誤り検出回路５０＿３〜５０＿ｎの誤り検出出力用ラッチ回路５０ｅの出力端子のうち、ＯＲゲートの末尾の番号に対して末尾の番号が「＋１」となる列誤り検出回路の誤り検出出力用ラッチ回路５０ｅの出力端子が電気的に接続されている。つまり、ＯＲゲートＯＲＡ２〜ＯＲＡｎの第１の入力端子には、列誤り検出信号ＥＤＣ３〜ＥＤＣｎのうち、ＯＲゲートの末尾の番号に対して末尾の番号が「＋１」となる列誤り検出信号が入力される。
【００８２】
また、ＯＲゲートＯＲＡ２〜ＯＲＡｎの第２の入力端子には、ＯＲゲートＯＲＡ１〜ＯＲＡ（ｎ−１）の出力端子のうち、ＯＲゲートの末尾の番号に対して末尾の番号が「−１」となるＯＲゲートの出力端子が電気的に接続されている。つまり、ＯＲゲートＯＲＡ２〜ＯＲＡｎの第２の入力端子には、列誤り検出信号ＥＤＣｉ（ｉは３〜ｎの自然数）とＯＲゲートＯＲＡ（ｉ−１）との論理和を示す信号のうち、ＯＲゲートＯＲＡ２〜ＯＲＡｎの末尾の番号に対して末尾の番号が「＋１」となる列誤り検出信号と、末尾の番号が「−１」となるＯＲゲートの出力信号との論理和を示す信号が入力される。
従って、ＯＲゲートＯＲＡｎの出力信号は、列誤り検出信号ＥＤＣ０〜ＥＤＣ１の論理和を示す信号となり、この信号が、誤り検出信号ＥＤＣとして出力される。
【００８３】
（ＬＣＤ側制御回路の構成例）
次に、図８に基づき、ＬＣＤ側制御回路４０の詳細な構成を説明する。
ここで、図８は、ＬＣＤ側制御回路４０の内部構成例を示す図である。
ＬＣＤ側制御回路４０は、図８に示すように、第１の内部パルス発生回路４０ａと、遅延回路４０ｂと、第２の内部パルス発生回路４０ｃと、タイミング生成回路４０ｄとを含んで構成される。
【００８４】
第１の内部パルス発生回路４０ａは、ＬＣＤから供給されるクロック信号ＬＣＤ＿ＣＫに基づき、クロック信号ＬＣＤ＿ＣＫの１周期よりも短い周期のパルス信号ＰＬ１を発生する。
更に、第１の内部パルス発生回路４０ａは、ＬＣＤから供給されるクロック信号ＬＣＤ＿ＣＫに基づき、誤り検出制御信号Ｓ０〜Ｓ３及びリセット信号ＲＳＴを生成するためのパルス信号ＰＬＳ０〜ＰＬＳ３と、誤り検出制御信号Ｓ４とを発生する。
遅延回路４０ｂは、第１の内部パルス発生回路４０ａから出力されるパルス信号ＰＬ１を所定時間遅延させて、遅延パルス信号ＰＬ２を第２の内部パルス発生回路４０ｃに出力する。
【００８５】
第２の内部パルス発生回路４０ｃは、第１の内部パルス発生回路４０ａと同様の構成を有しており、遅延回路４０ｂから供給される遅延パルス信号ＰＬ２に基づき、パルス信号ＰＬ１に対して所定時間遅延し且つクロック信号ＬＣＤ＿ＣＫの１周期よりも短い周期のパルス信号ＰＬ３を発生する。
更に、第２の内部パルス発生回路４０ｃは、ＬＣＤから供給されるクロック信号ＬＣＤ＿ＣＫに基づき、誤り検出制御信号Ｓ０〜Ｓ２を生成するためのパルス信号ＰＬＳ４〜ＰＬＳ５を発生する。
【００８６】
上記構成によって、第１の内部パルス発生回路４０ａと第２の内部パルス発生回路４０ｃとによって、クロック信号ＬＣＤ＿ＣＫの１サイクルにおいて、パルス信号ＰＬ１及びＰＬ３の２発のパルス信号をＰＬ１、ＰＬ３の順で連続して発生することができる。
なお、本実施の形態において、第１の内部パルス発生回路４０ａ及び第２の内部パルス発生回路４０ｃから出力されるパルス信号ＰＬ１及びＰＬ３は、内部クロック信号ＣＫ（以下、内部ＣＫと称す）として、ＬＣＤ側読み出し回路４２に供給される。そして、ＬＣＤ側読み出し回路４２は、パルス信号ＰＬ１に同期して表示用データＬＣＤ＿ＲＤの読み出しを行い、パルス信号ＰＬ３に同期してパリティデータＰＴＤの読み出しを行う。
【００８７】
本実施の形態では、（ｍ＋１）ビットの表示用データＣＰＵ＿ＷＤに対して、パリティビットデータＰＴＢＤは１ビットとなるので、ＬＣＤ側でデータを読み出すにあたって、パリティデータＰＴＤは１ライン分を読み出せばよい。従って、パルス信号ＰＬ３は、（ｍ＋１）ラインの読み出しごとに、１回だけ発生するようにしている。
タイミング生成回路４０ｄは、第１の内部パルス発生回路４０ａと第２の内部パルス発生回路４０ｃとから出力されるパルス信号ＰＬＳ０〜ＰＬＳ５と、ＬＣＤから供給される１Ｌ信号及びｍＬ信号とに基づき、誤り検出回路４３に供給する誤り検出制御信号Ｓ０〜Ｓ３及びリセット信号ＲＳＴを生成する回路である。
【００８８】
ここで、１Ｌ信号は、ＬＣＤにおいて１ライン目、ｍライン目、２×ｍ＋１）ライン目、・・・、（（ｋ−１）×ｍ＋１）ライン目に対応するアドレスが選択されたときにアクティブになる信号である。ここで、ｍはパリティビットデータＰＴＢＤに対応する情報データＰＩＤのビット数であり、ｋは、「ｋ×ｍ＝ＬＣＤの表示領域の総ライン数」となる自然数である。
また、ｍＬ信号は、ＬＣＤにおいてｍライン目、２×ｍライン目、３×ｍライン目、・・・、ｋ×ｍライン目に対応するアドレスが選択されたときにアクティブになる信号である。
【００８９】
具体的に、タイミング生成回路４０ｄは、第１〜第２の入力端子と出力端子とを有し、第１〜第２の入力端子に入力される信号の論理積を示す論理積信号を出力するＡＮＤゲートＡ０〜Ａ３を含んで構成される。
タイミング生成回路４０ｄは、更に、第１〜第２の入力端子と出力端子とを有し、第１〜第２の入力端子に入力される信号の論理和を示す論理和信号を出力するＯＲゲートＯＲＢ０〜ＯＲＢ１を含んで構成される。
ＡＮＤゲートＡ０の第１の入力端子は第２の内部パルス発生回路４０ｃのパルス信号ＰＬＳ４の出力端子と電気的に接続され、第２の入力端子はＬＣＤの１Ｌ信号の出力端子と電気的に接続されている。
【００９０】
また、ＡＮＤゲートＡ０の出力端子は、ＯＲゲートＯＲＢ０の第１の入力端子と電気的に接続されている。
ＡＮＤゲートＡ１の第１の入力端子は、第２の内部パルス発生回路４０ｃのパルス信号ＰＬＳ５の出力端子と電気的に接続され、第２の入力端子はＬＣＤの１Ｌ信号の出力端子と電気的に接続されている。
【００９１】
また、ＡＮＤゲートＡ１の出力端子は、ＯＲゲートＯＲＢ１の第１の入力端子と電気的に接続されている。
ＯＲゲートＯＲＢ０及びＯＲＢ１の第２の入力端子は、第１の内部パルス発生回路４０ａのパルス信号ＰＬＳ０の出力端子とそれぞれ電気的に接続されている。
上記構成によって、ＯＲゲートＯＲＢ０の出力端子からは、１Ｌ信号の状態とパルス信号ＰＬＳ０及びＰＬＳ４の状態とに応じた誤り検出制御信号Ｓ０，Ｓ２が出力される。また、ＯＲゲートＯＲＢ１の出力端子からは、１Ｌ信号の状態とパルス信号ＰＬＳ１及びＰＬＳ５の状態とに応じた誤り検出制御信号Ｓ１が出力される。
【００９２】
また、ＡＮＤゲートＡ２の第１の入力端子は第１の内部パルス発生回路４０ａのパルス信号ＰＬＳ２の出力端子と電気的に接続され、第２の入力端子はＬＣＤのｍＬ信号の出力端子と電気的に接続されている。
また、ＡＮＤゲートＡ３の第１の入力端子は第１の内部パルス発生回路４０ａのパルス信号ＰＬＳ３の出力端子と電気的に接続され、第２の入力端子はＬＣＤの１Ｌ信号の出力端子と電気的に接続されている。
【００９３】
上記構成によって、ＡＮＤゲートＡ２の出力端子からは、ｍＬ信号の状態とパルス信号ＰＬＳ２の状態とに応じた誤り検出制御信号Ｓ１が出力される。また、ＡＮＤゲートＡ３の出力端子からは、１Ｌ信号の状態とパルス信号ＰＬＳ３の状態とに応じたリセット信号ＲＳＴが出力される。本実施の形態では、ＬＣＤのｍラインに対応する（ｎ＋１）列分の表示用データＣＰＵ＿ＷＤ０〜ＷＤｎ（第１のデータ列）の１ライン目に対応するビットデータが読み出されるごとに、毎回リセット付きラッチ回路５０ｃのラッチ信号Ｌ１のリセットを行うリセット信号ＲＳＴを出力する。
【００９４】
（各種信号及びＬＣＤ側の各回路の動作について）
次に、図９に基づき、ＬＣＤ側制御回路４０において生成される各種信号と、各種信号に応じたＬＣＤ側の各回路の動作について説明する。
ここで、図９は、ＬＣＤ側制御回路４０において生成される各種信号のタイミングチャートの一例を示す図である。なお、図９において、縦軸は電圧であり、横軸は時間であり、図中の左から右に向かって時間が経過する。
【００９５】
図９に示すように、ＬＣＤ側制御回路４０は、まず、ＬＣＤから供給されるクロック信号ＬＣＤ＿ＣＫの第１のハイレベル期間（図中左から数えて１番目のハイレベルの期間）において、内部ＣＫとして、２発のパルス信号（ＰＬ１及びＰＬ３）をＬＣＤ側読み出し回路４２に供給する。
ＬＣＤ側ＡＤＣ回路４１は、２発のパルス信号のうち、１発目のパルス信号（ＰＬ１）に同期して、ＬＣＤから供給されるアドレス信号ＬＣＤ＿ＡＤＤに基づき、メモリセルアレイ２１における、ＬＣＤの表示領域における１ライン目に表示される表示用データＬＣＤ＿ＲＤ０の記憶された行のメモリセル２０を選択する。
【００９６】
そして、ＬＣＤ側読み出し回路４２は、１発目のパルス信号に同期して、ＬＣＤ側ＡＤＣ回路４１によって選択されたラインのメモリセル２０から、１ライン目に表示される表示用データＬＣＤ＿１ＲＤを読み出す。そして、読み出した１ライン目の表示用データＬＣＤ＿１ＲＤを、誤り検出回路４３に出力する。
引き続き、ＬＣＤ側ＡＤＣ回路４１は、２発目のパルス信号（ＰＬ３）に同期して、メモリセルアレイ２１における、１ライン目の表示用データＬＣＤ＿１ＲＤに対応するパリティデータ１ＰＴＤの記憶された行のメモリセル２０を選択する。
【００９７】
そして、ＬＣＤ側読み出し回路４２は、２発目のパルス信号に同期して、ＬＣＤ側ＡＤＣ回路４１によって選択されたラインのメモリセル２０から、表示用データＬＣＤ＿１ＲＤに対応するパリティデータ１ＰＴＤを読み出す。そして、読み出したパリティデータ１ＰＴＤを、誤り検出回路４３に出力する。
つまり、本実施の形態では、クロック信号ＬＣＤ＿ＣＫの１周期において、１ライン目の表示用データＬＣＤ＿１ＲＤと、パリティデータ１ＰＴＤとの双方を読み出すようにしている。
【００９８】
一方、ＬＣＤ側制御回路４０は、１発目のパルス信号のハイレベルの期間において、まず、ロウレベルの誤り検出制御信号Ｓ１を誤り検出回路４３に出力し、引き続き、リセット信号ＲＳＴ（ハイレベル）を誤り検出回路４３に出力する。引き続き、ＬＣＤ側制御回路４０は、リセット信号ＲＳＴをロウレベルにすると共に、ハイレベルの誤り検出制御信号Ｓ０，Ｓ２を誤り検出回路４３に出力する。その後、ロウレベルの誤り検出制御信号Ｓ０，Ｓ２と、ハイレベルの誤り検出制御信号Ｓ４とを誤り検出回路４３に出力する。引き続き、ロウレベルの誤り検出制御信号Ｓ４と、ハイレベルの誤り検出制御信号Ｓ１とを誤り検出回路４３に出力する。
【００９９】
従って、１発目のパルス信号のハイレベルの期間において、誤り検出回路４３の各列誤り検出回路５０＿０〜５０＿ｎにおいては、まずスイッチＳＷ１がオフになり、次に、リセット付きラッチ回路５０ｃのラッチしている信号の状態がリセット（強制的にロウレベルに）される。
引き続き、スイッチＳＷ０，ＳＷ２がオンになると共に、ラッチ回路５０ａにおいて、ＬＣＤ側読み出し回路４２から供給される１ライン目の表示用データＬＣＤ＿１ＲＤにおける各列誤り検出回路５０＿０〜５０＿ｎに対応する列の１ビットのデータＬＲＤ０〜ＬＲＤｎがラッチされる。また、ラッチ回路５０ｄにおいて、リセット付きラッチ回路５０ｃの出力信号Ｌ２がラッチされる。
【０１００】
ラッチ信号Ｌ０（１ライン目の読み出しデータ信号）とラッチ信号Ｌ２（リセット後の信号）とは、排他的論理和回路５０ｂに入力され、両者の排他的論理和を示す排他的論理和信号ＸＯＲが出力される。
引き続き、スイッチＳＷ０，ＳＷ２がオフになると共に、スイッチＳＷ４がオンになり、読み出しデータ用ラッチ回路５０ｆにおいて、ラッチ回路５０ａでラッチされた読み出しデータＬＲＤの状態を示すラッチ信号Ｌ０がラッチされる。その後、スイッチＳＷ４がオフになると共に、スイッチＳＷ１がオンになり、排他的論理和回路５０ｂからの排他的論理和信号ＸＯＲがリセット付きラッチ回路５０ｃにラッチされる。
【０１０１】
引き続き、ＬＣＤ側制御回路４０は、ロウレベルの誤り検出制御信号Ｓ１を誤り検出回路４３に出力する。次に、ＬＣＤ側制御回路４０は、ハイレベルの誤り検出制御信号Ｓ０，Ｓ２を誤り検出回路４３に出力する。その後、ロウレベルの誤り検出制御信号Ｓ０，Ｓ２を誤り検出回路４３に出力する。
従って、２発目のパルス信号のハイレベルの期間において、誤り検出回路４３の各列誤り検出回路５０＿０〜５０＿ｎにおいては、まずスイッチＳＷ１がオフになる。
【０１０２】
引き続き、スイッチＳＷ０，ＳＷ２がオンになると共に、ラッチ回路５０ａにおいて、ＬＣＤ側読み出し回路４２から供給されるパリティビットデータＰＴＢＤ０〜ＰＴＢＤｎにおける各列誤り検出回路５０＿０〜５０＿ｎに対応する列のデータがラッチされる。また、ラッチ回路５０ｄにおいて、リセット付きラッチ回路５０ｃからのラッチ信号Ｌ２がラッチされる。
ラッチ信号Ｌ０（パリティデータ信号）とラッチ信号Ｌ２（前回の排他的論理和信号ＸＯＲ）とは、排他的論理和回路５０ｂに入力され、両者の排他的論理和を示す排他的論理和信号ＸＯＲが出力される。
【０１０３】
引き続き、スイッチＳＷ０，ＳＷ２がオフになり、その後、スイッチＳＷ１がオンになり、排他的論理和回路５０ｂからの排他的論理和信号ＸＯＲがリセット付きラッチ回路５０ｃにラッチされる。
ＬＣＤ側制御回路４０は、引き続き、クロック信号ＬＣＤ＿ＣＫの第２のハイレベル期間において、内部ＣＫとして、３発目のパルス信号となるパルス信号ＰＬ１をＬＣＤ側読み出し回路４２に供給する。
ＬＣＤ側ＡＤＣ回路４１は、３発目のパルス信号に同期して、ＬＣＤから供給されるアドレス信号ＬＣＤ＿ＡＤＤに基づき、メモリセルアレイ２１における、ＬＣＤの表示領域における２ライン目に表示される表示用データＬＣＤ＿２ＲＤの記憶された行のメモリセル２０を選択する。
【０１０４】
そして、ＬＣＤ側読み出し回路４２は、３発目のパルス信号に同期して、ＬＣＤ側ＡＤＣ回路４１によって選択されたラインのメモリセル２０から、２ライン目に表示される表示用データＬＣＤ＿２ＲＤを読み出す。そして、読み出した２ライン目の表示用データＬＣＤ＿２ＲＤを、誤り検出回路４３に出力する。
ＬＣＤ側制御回路４０は、３発目のパルス信号のハイレベルの期間において、ロウレベルの誤り検出制御信号Ｓ１を誤り検出回路４３に出力し、引き続き、ハイレベルの誤り検出制御信号Ｓ０，Ｓ２を誤り検出回路４３に出力する。その後、ロウレベルの誤り検出制御信号Ｓ０，Ｓ２と、ハイレベルの誤り検出制御信号Ｓ４とを誤り検出回路４３に出力する。引き続き、ロウレベルの誤り検出制御信号Ｓ４と、ハイレベルの誤り検出制御信号Ｓ１とを誤り検出回路４３に出力する。
【０１０５】
従って、３発目のパルス信号のハイレベルの期間において、誤り検出回路４３の各列誤り検出回路５０＿０〜５０＿ｎにおいては、まずスイッチＳＷ１がオフになる。引き続き、スイッチＳＷ０，ＳＷ２がオンになると共に、ラッチ回路５０ａにおいて、ＬＣＤ側読み出し回路４２から供給される２ライン目の表示用データＬＣＤ＿ＲＤ１における各列誤り検出回路５０＿０〜５０＿ｎに対応する列の１ビットのデータＬＲＤがラッチされる。また、ラッチ回路５０ｄにおいて、リセット付きラッチ回路５０ｃの出力信号であるラッチ信号Ｌ２がラッチされる。
ラッチ信号Ｌ０とラッチ信号Ｌ２とは、排他的論理和回路５０ｂに入力され、両者の排他的論理和を示す排他的論理和信号ＸＯＲが出力される。
【０１０６】
引き続き、スイッチＳＷ０，ＳＷ２がオフになると共に、スイッチＳＷ４がオンになり、読み出しデータ用ラッチ回路５０ｆにおいて、ラッチ回路５０ａでラッチされた読み出しデータＬＲＤの状態を示すラッチ信号Ｌ０がラッチされる。その後、スイッチＳＷ４がオフになると共に、スイッチＳＷ１がオンになり、排他的論理和信号ＸＯＲがリセット付きラッチ回路５０ｃにラッチされる。
【０１０７】
なお、クロック信号ＬＣＤ＿ＣＫの第３〜第（ｍ−１）のハイレベル期間においても、ＬＣＤ側制御回路４０からは、第２のハイレベル期間と同様の内部ＣＫ（パルス信号ＰＬ１）がＬＣＤ側読み出し回路４２に供給され、第２のハイレベル期間と同様の誤り検出制御信号Ｓ０〜Ｓ２及びＳ４が誤り検出回路４３に供給される。これにより、ＬＣＤ側ＡＤＣ回路４１によって選択された各ラインのメモリセル２０から、３ライン目〜（ｍ−１）ライン目に表示される表示用データＬＣＤ＿３ＲＤ〜（ｍ−１）ＲＤが読み出される。そして、ＬＣＤ側読み出し回路４２及び誤り検出回路４３において、上記第２のハイレベル期間のときと同様の動作が実行される。
【０１０８】
引き続き、クロック信号ＬＣＤ＿ＣＫの第ｍのハイレベル期間においては、第２〜第（ｍ−１）のハイレベル期間と同様の内部ＣＫがＬＣＤ側読み出し回路４２に供給され、ｍライン目に表示される表示用データＬＣＤ＿３ＲＤ〜（ｍ−１）ＲＤが読み出される。また、第２のハイレベル期間と同様の誤り検出制御信号Ｓ０〜Ｓ２及びＳ４が誤り検出回路４３に供給され、加えて、誤り検出制御信号Ｓ４と同じタイミングで、誤り検出制御信号Ｓ３が誤り検出回路４３に出力される。
従って、列誤り検出回路５０＿０〜５０＿ｎにおいて、スイッチＳＷ０，ＳＷ２がオフになった後に、スイッチＳＷ３がオンになり、誤り検出出力用ラッチ回路５０ｅにおいて、排他的論理和回路５０ｂから出力される排他的論理和信号ＸＯＲがラッチされる。
【０１０９】
つまり、パリティデータＰＴＤ（パリティライン）を含む（ｍ＋１）ライン分の読み出しデータにおける、各列のｍビット分の情報データ列に対する誤り検出結果を示す列誤り検出信号が誤り検出出力用ラッチ回路５０ｅにラッチされる。列誤り検出回路５０＿０〜５０＿ｎにおいて、誤り検出出力用ラッチ回路５０ｅにラッチされた列誤り検出信号ＥＤＣ０〜ＥＤＣｎは、誤り検出用ＯＲ回路５１に出力される。
誤り検出用ＯＲ回路５１は、列誤り検出回路５０＿０〜５０＿ｎから入力された列誤り検出信号ＥＤＣ０〜ＥＤＣｎの論理和を示す信号を、誤り検出信号ＥＤＣとして出力する。誤り検出信号ＥＤＣは、ｍライン分のデータに対する誤り検出結果を示す信号となる。
以降は、上記同様の処理を、表示ライン数が（ｋ×ｍ）ラインとして、ｋ回繰り返して行う。
【０１１０】
（誤り検出処理の具体的な動作例）
次に、図１０に基づき、本実施の形態の半導体回路装置１の誤り検出処理（パリティチェック）時の動作について、具体例を挙げて説明する。
ここで、図１０は、表示用データＣＰＵ＿ＷＤが９ビットのデータ列である場合の列誤り検出回路５０＿０の列誤り検出動作における各種信号のタイミングチャートを示す図である。具体的に、図１０の例では、メモリセルアレイ２１に書き込まれる表示用データＣＰＵ＿ＷＤが８ビットの情報データＰＩＤと１ビットのパリティビットデータＰＴＢＤとから構成される９ビットのデータ列となる。
【０１１１】
最初に、ＣＰＵ側から書き込まれた表示用データＣＰＵ＿ＷＤの情報データＰＩＤのデータ列が「０１１０００１１」で、パリティビットデータＰＴＢＤとして「０」を付加した、「０１１０００１１０」のデータ列に対する列誤り検出回路５０＿０の誤り検出動作を説明する。
ＬＣＤ側制御回路４０は、図１０に示すように、まず、ＬＣＤから供給されるクロック信号ＬＣＤ＿ＣＫの第１のハイレベル期間において、内部ＣＫとして、パルス信号ＰＬ１をＬＣＤ側読み出し回路４２に供給する。
【０１１２】
ＬＣＤ側読み出し回路４２は、この１発目のパルス信号に同期して、１ライン目のデータに対応する表示用データＬＣＤ＿１ＲＤを、メモリセルアレイ２１から読み出す。なお、説明の便宜上、データ列「０１１０００１１０」の左側（上位側）から順に、ＬＣＤの表示ラインの１ライン目、２ライン目、・・・、８ライン目に対応するビットデータであることとする。なお、一番右端（下位）がパリティデータとなる。
従って、ＬＣＤ側読み出し回路４２は、１発目のパルス信号に同期して、メモリセルアレイ２１から、データ列「０１１０００１１０」の１ライン目に対応する読み出しデータＬＲＤ０として「０」を読み出す。ここでは、「０」に対応する信号をロウレベルの信号とし、「１」に対応する信号をハイレベルの信号とする。
【０１１３】
また、ＬＣＤ側制御回路４０は、１発目のパルス信号のハイレベルの期間において、ロウレベルの誤り検出制御信号Ｓ１をスイッチＳＷ１及びリセット付きラッチ回路５０ｃに出力する。これにより、スイッチＳＷ１がオフとなり、リセット付きラッチ回路５０ｃは、排他的論理和回路５０ｂと電気的に切断された状態となる。
引き続き、ＬＣＤ側制御回路４０は、リセット信号ＲＳＴをリセット付きラッチ回路５０ｃに出力する。これにより、リセット付きラッチ回路５０ｃのラッチ信号は強制的にロウレベルとなり、ロウレベルのラッチ信号Ｌ１が出力される。
【０１１４】
続いて、ＬＣＤ側制御回路４０は、ハイレベルの誤り検出制御信号Ｓ０をスイッチＳＷ０及びラッチ回路５０ａに出力すると共に、ハイレベルの誤り検出制御信号Ｓ２をスイッチＳＷ２及びラッチ回路５０ｄに出力する。これにより、スイッチＳＷ０がオンとなって、ＬＣＤ側読み出し回路４２とラッチ回路５０ａとが電気的に接続され、上記読み出された「０」に対応するロウレベルの読み出しデータ信号ＬＤＲ０がラッチ回路５０ａにおいてラッチされる。また、スイッチＳＷ２がオンとなって、リセット付きラッチ回路５０ｃとラッチ回路５０ｄとが電気的に接続され、リセット付きラッチ回路５０ｃから出力されるロウレベルのラッチ信号Ｌ１が、ラッチ回路５０ｄにおいてラッチされる。
【０１１５】
従って、ラッチ回路５０ａからはロウレベルのラッチ信号Ｌ０が出力され、ラッチ回路５０ｄからはロウレベルのラッチ信号Ｌ２が出力され、これらロウレベルのラッチ信号Ｌ０及びＬ２が、排他的論理和回路５０ｂに入力される。排他的論理和回路５０ｂは、ロウレベルのラッチ信号Ｌ０及びＬ２の排他的論理和を示す、ロウレベルの排他的論理和信号ＸＯＲを出力する。
続いて、ＬＣＤ側制御回路４０は、ロウレベルの誤り検出制御信号Ｓ０をスイッチＳＷ０及びラッチ回路５０ａに出力すると共に、ロウレベルの誤り検出制御信号Ｓ２をスイッチＳＷ２及びラッチ回路５０ｄに出力する。加えて、ハイレベルの誤り検出制御信号Ｓ４をスイッチＳＷ４及び読み出しデータ用ラッチ回路５０ｆに出力する。
【０１１６】
これにより、スイッチＳＷ０がオフとなって、ＬＣＤ側読み出し回路４２とラッチ回路５０ａとが電気的に切断される。また、スイッチＳＷ２がオフとなって、リセット付きラッチ回路５０ｃとラッチ回路５０ｄとが電気的に切断される。また、スイッチＳＷ４がオンとなって、ラッチ回路５０ａと読み出しデータ用ラッチ回路５０ｆとが電気的に接続され、読み出しデータ用ラッチ回路５０ｆにおいて、ロウレベルのラッチ信号Ｌ０がラッチされる。これにより、読み出しデータ用ラッチ回路５０ｆから、ロウレベルの読み出しデータ信号ＬＤＲ０がＬＣＤに出力される。その後、ＬＣＤ側制御回路４０は、ロウレベルの誤り検出制御信号Ｓ４を列誤り検出回路５０＿０に出力する。これにより、ラッチ回路５０ａと読み出しデータ用ラッチ回路５０ｆとが電気的に切断される。
【０１１７】
続いて、ＬＣＤ側制御回路４０は、ハイレベルの誤り検出制御信号Ｓ１をスイッチＳＷ１及びリセット付きラッチ回路５０ｃに出力して、排他的論理和回路５０ｂとリセット付きラッチ回路５０ｃとを電気的に接続すると共に、スイッチＳＷ１をオンにし、排他的論理和回路５０ｂから出力されるロウレベルの排他的論理和信号ＸＯＲを、リセット付きラッチ回路５０ｃにラッチさせる。これにより、リセット付きラッチ回路５０ｃからは、ロウレベルのラッチ信号Ｌ１が出力される。
【０１１８】
引き続き、ＬＣＤ側制御回路４０は、クロック信号ＬＣＤ＿ＣＫの第１のハイレベル期間におけるパルス信号ＰＬ１に続けて、内部ＣＫとして、２発目のパルス信号であるパルス信号ＰＬ３をＬＣＤ側読み出し回路４２に出力する。
ＬＣＤ側読み出し回路４２は、２発目のパルス信号に同期して、表示用データＬＣＤ＿１ＲＤに対応するパリティデータ１ＰＴＤを、メモリセルアレイ２１から読み出す。
【０１１９】
従って、ＬＣＤ側読み出し回路４２は、パルス信号ＰＬ３に同期して、メモリセルアレイ２１から、パリティビットデータＰＴＢＤ０として、データ列「０１１０００１１０」における一番右端の「０」を列誤り検出回路５０＿０に出力する。
また、ＬＣＤ側制御回路４０は、２発目のパルス信号のハイレベルの期間において、ロウレベルの誤り検出制御信号Ｓ１をスイッチＳＷ１及びリセット付きラッチ回路５０ｃに出力する。これにより、スイッチＳＷ１がオフとなり、リセット付きラッチ回路５０ｃは、排他的論理和回路５０ｂと電気的に切断された状態となる。
【０１２０】
続いて、ＬＣＤ側制御回路４０は、ハイレベルの誤り検出制御信号Ｓ０をスイッチＳＷ０及びラッチ回路５０ａに出力すると共に、ハイレベルの誤り検出制御信号Ｓ２をスイッチＳＷ２及びラッチ回路５０ｄに出力する。これにより、スイッチＳＷ０がオンとなって、ＬＣＤ側読み出し回路４２とラッチ回路５０ａとが電気的に接続され、上記読み出された「０」に対応する信号がラッチ回路５０ａにおいてラッチされる。また、スイッチＳＷ２がオンとなって、リセット付きラッチ回路５０ｃとラッチ回路５０ｄとが電気的に接続され、リセット付きラッチ回路５０ｃから出力される前回（１つ前）の排他的論理和の結果であるロウレベルのラッチ信号Ｌ１が、ラッチ回路５０ｄにおいてラッチされる。
【０１２１】
従って、ラッチ回路５０ａからはロウレベルのラッチ信号Ｌ０が出力され、ラッチ回路５０ｄからはロウレベルのラッチ信号Ｌ２が出力され、これらロウレベルのラッチ信号Ｌ０及びＬ２が、排他的論理和回路５０ｂに入力される。排他的論理和回路５０ｂは、ロウレベルのラッチ信号Ｌ０及びＬ２の排他的論理和を示す、ロウレベルの排他的論理和信号ＸＯＲを出力する。
【０１２２】
続いて、ＬＣＤ側制御回路４０は、ハイレベルの誤り検出制御信号Ｓ１をスイッチＳＷ１及びリセット付きラッチ回路５０ｃに出力して、排他的論理和回路５０ｂとリセット付きラッチ回路５０ｃとを電気的に接続すると共に、排他的論理和回路５０ｂから出力されるロウレベルの排他的論理和信号ＸＯＲを、リセット付きラッチ回路５０ｃにラッチさせる。これにより、リセット付きラッチ回路５０ｃからは、ロウレベルのラッチ信号Ｌ１が出力される。
【０１２３】
次に、ＬＣＤ側制御回路４０は、クロック信号ＬＣＤ＿ＣＫの第２のハイレベル期間において、内部ＣＫとして、３発目のパルス信号であるパルス信号ＰＬ１をＬＣＤ側読み出し回路４２に供給する。
従って、ＬＣＤ側読み出し回路４２は、３発目のパルス信号に同期して、メモリセルアレイ２１から、データ列「０１１０００１１０」の２ライン目に対応する読み出しデータＬＲＤ０として「１」を読み出す。
【０１２４】
また、ＬＣＤ側制御回路４０は、パルス信号ＰＬ１のハイレベルの期間において、ロウレベルの誤り検出制御信号Ｓ１をスイッチＳＷ１及びリセット付きラッチ回路５０ｃに出力する。これにより、スイッチＳＷ１がオフとなり、リセット付きラッチ回路５０ｃは、排他的論理和回路５０ｂと電気的に切断された状態となる。
続いて、ＬＣＤ側制御回路４０は、ハイレベルの誤り検出制御信号Ｓ０をスイッチＳＷ０及びラッチ回路５０ａに出力すると共に、ハイレベルの誤り検出制御信号Ｓ２をスイッチＳＷ２及びラッチ回路５０ｄに出力する。これにより、スイッチＳＷ０がオンとなって、ＬＣＤ側読み出し回路４２とラッチ回路５０ａとが電気的に接続され、上記読み出された「１」に対応するハイレベルの信号がラッチ回路５０ａにおいてラッチされる。また、スイッチＳＷ２がオンとなって、リセット付きラッチ回路５０ｃとラッチ回路５０ｄとが電気的に接続され、リセット付きラッチ回路５０ｃから出力されるロウレベルのラッチ信号Ｌ１が、ラッチ回路５０ｄにおいてラッチされる。
【０１２５】
従って、ラッチ回路５０ａからはハイレベルのラッチ信号Ｌ０が出力され、ラッチ回路５０ｄからはロウレベルのラッチ信号Ｌ２が出力され、これらハイレベルのラッチ信号Ｌ０及びロウレベルのラッチ信号Ｌ２が、排他的論理和回路５０ｂに入力される。排他的論理和回路５０ｂは、ハイレベルのラッチ信号Ｌ０及びロウレベルのラッチ信号Ｌ２の排他的論理和を示す、ハイレベルの排他的論理和信号ＸＯＲを出力する。
続いて、ＬＣＤ側制御回路４０は、ロウレベルの誤り検出制御信号Ｓ０をスイッチＳＷ０及びラッチ回路５０ａに出力すると共に、ロウレベルの誤り検出制御信号Ｓ２をスイッチＳＷ２及びラッチ回路５０ｄに出力する。加えて、ハイレベルの誤り検出制御信号Ｓ４をスイッチＳＷ４及び読み出しデータ用ラッチ回路５０ｆに出力する。
【０１２６】
これにより、スイッチＳＷ０がオフとなって、ＬＣＤ側読み出し回路４２とラッチ回路５０ａとが電気的に切断される。また、スイッチＳＷ２がオフとなって、リセット付きラッチ回路５０ｃとラッチ回路５０ｄとが電気的に切断される。また、スイッチＳＷ４がオンとなって、ラッチ回路５０ａと読み出しデータ用ラッチ回路５０ｆとが電気的に接続され、読み出しデータ用ラッチ回路５０ｆにおいて、ハイレベルのラッチ信号Ｌ０がラッチされる。これにより、読み出しデータ用ラッチ回路５０ｆから、ハイレベルの読み出しデータ信号ＬＤＲ０がＬＣＤに出力される。その後、ＬＣＤ側制御回路４０は、ロウレベルの誤り検出制御信号Ｓ４を列誤り検出回路５０＿０に出力する。これにより、ラッチ回路５０ａと読み出しデータ用ラッチ回路５０ｆとが電気的に切断される。
【０１２７】
続いて、ＬＣＤ側制御回路４０は、ハイレベルの誤り検出制御信号Ｓ１をスイッチＳＷ１及びリセット付きラッチ回路５０ｃに出力して、スイッチＳＷ１をオンにし、排他的論理和回路５０ｂとリセット付きラッチ回路５０ｃとを電気的に接続すると共に、排他的論理和回路５０ｂから出力されるハイレベルの排他的論理和信号ＸＯＲを、リセット付きラッチ回路５０ｃにラッチさせる。これにより、リセット付きラッチ回路５０ｃからは、ハイレベルのラッチ信号Ｌ１が出力される。
【０１２８】
次に、ＬＣＤ側制御回路４０は、クロック信号ＬＣＤ＿ＣＫの第３のハイレベル期間において、内部ＣＫとして、４発目のパルス信号であるパルス信号ＰＬ１をＬＣＤ側読み出し回路４２に供給する。
従って、ＬＣＤ側読み出し回路４２は、４発目のパルス信号に同期して、メモリセルアレイ２１から、データ列「０１１０００１１０」の３ライン目に対応する読み出しデータＬＲＤ０として「１」を読み出す。
【０１２９】
以下、上記３発目のパルス信号のときと同様の動作タイミングとなるので、適宜省略して動作を記載する。
また、ＬＣＤ側制御回路４０は、スイッチＳＷ１をオフにして、リセット付きラッチ回路５０ｃと排他的論理和回路５０ｂとを電気的に切断された状態とする。
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ０をオンにして、ＬＣＤ側読み出し回路４２とラッチ回路５０ａとを電気的に接続すると共に、上記読み出された「１」に対応するハイレベルの信号をラッチ回路５０ａにラッチさせる。また、スイッチＳＷ２をオンにして、リセット付きラッチ回路５０ｃとラッチ回路５０ｄとを電気的に接続すると共に、リセット付きラッチ回路５０ｃから出力されるハイレベルのラッチ信号Ｌ１を、ラッチ回路５０ｄにラッチさせる。
【０１３０】
従って、ラッチ回路５０ｄからはハイレベルのラッチ信号Ｌ２が出力され、排他的論理和回路５０ｂからは、ハイレベルのラッチ信号Ｌ０及びＬ２の排他的論理和を示す、ロウレベルの排他的論理和信号ＸＯＲが出力される。
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ４をオンにして、ラッチ回路５０ａと読み出しデータ用ラッチ回路５０ｆとを電気的に接続すると共に、読み出しデータ用ラッチ回路５０ｆに、ハイレベルのラッチ信号Ｌ０をラッチさせる。これにより、読み出しデータ用ラッチ回路５０ｆから、ハイレベルの読み出しデータ信号ＬＲＤ０がＬＣＤに出力される。
【０１３１】
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ１をオンにして、排他的論理和回路５０ｂとリセット付きラッチ回路５０ｃとを電気的に接続すると共に、排他的論理和回路５０ｂから出力されるロウレベルの排他的論理和信号ＸＯＲを、リセット付きラッチ回路５０ｃにラッチさせる。これにより、リセット付きラッチ回路５０ｃからは、ロウレベルのラッチ信号Ｌ１が出力される。
【０１３２】
次に、ＬＣＤ側制御回路４０は、クロック信号ＬＣＤ＿ＣＫの第４のハイレベル期間において、内部ＣＫとして、５発目のパルス信号であるパルス信号ＰＬ１をＬＣＤ側読み出し回路４２に供給する。
従って、ＬＣＤ側読み出し回路４２は、５発目のパルス信号に同期して、メモリセルアレイ２１から、データ列「０１１０００１１０」の４ライン目に対応する読み出しデータＬＲＤ０として「０」を読み出す。
【０１３３】
また、ＬＣＤ側制御回路４０は、スイッチＳＷ１をオフにして、リセット付きラッチ回路５０ｃと排他的論理和回路５０ｂとを電気的に切断された状態とする。
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ０をオンにして、ＬＣＤ側読み出し回路４２とラッチ回路５０ａとを電気的に接続すると共に、上記読み出された「０」に対応するロウレベルの信号をラッチ回路５０ａにおいてラッチさせる。また、上記同様に、スイッチＳＷ２をオンにして、リセット付きラッチ回路５０ｃとラッチ回路５０ｄとを電気的に接続すると共に、リセット付きラッチ回路５０ｃから出力されるロウレベルのラッチ信号Ｌ１を、ラッチ回路５０ｄにおいてラッチさせる。
【０１３４】
従って、ラッチ回路５０ｄからはロウレベルのラッチ信号Ｌ２が出力され、排他的論理和回路５０ｂからは、ロウレベルのラッチ信号Ｌ０及びＬ２の排他的論理和を示す、ロウレベルの排他的論理和信号ＸＯＲが出力される。
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ４をオンにして、ラッチ回路５０ａと読み出しデータ用ラッチ回路５０ｆとを電気的に接続すると共に、読み出しデータ用ラッチ回路５０ｆに、ロウレベルのラッチ信号Ｌ０をラッチさせる。これにより、読み出しデータ用ラッチ回路５０ｆから、ロウレベルの読み出しデータ信号ＬＲＤ０がＬＣＤに出力される。
【０１３５】
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ１をオンにして、排他的論理和回路５０ｂとリセット付きラッチ回路５０ｃとを電気的に接続すると共に、排他的論理和回路５０ｂから出力されるロウレベルの排他的論理和信号ＸＯＲを、リセット付きラッチ回路５０ｃにラッチさせる。これにより、リセット付きラッチ回路５０ｃからは、ロウレベルのラッチ信号Ｌ１が出力される。
【０１３６】
次に、ＬＣＤ側制御回路４０は、クロック信号ＬＣＤ＿ＣＫの第５のハイレベル期間において、内部ＣＫとして、６発目のパルス信号であるパルス信号ＰＬ１をＬＣＤ側読み出し回路４２に供給する。
従って、ＬＣＤ側読み出し回路４２は、６発目のパルス信号に同期して、メモリセルアレイ２１から、データ列「０１１０００１１０」の５ライン目に対応する読み出しデータＬＲＤ０として「０」を読み出す。
【０１３７】
また、ＬＣＤ側制御回路４０は、スイッチＳＷ１をオフにして、リセット付きラッチ回路５０ｃと排他的論理和回路５０ｂとを電気的に切断された状態とする。
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ０をオンにして、ＬＣＤ側読み出し回路４２とラッチ回路５０ａとを電気的に接続すると共に、上記読み出された「０」に対応するロウレベルの信号をラッチ回路５０ａにおいてラッチさせる。また、上記同様に、スイッチＳＷ２をオンにして、リセット付きラッチ回路５０ｃとラッチ回路５０ｄとを電気的に接続すると共に、リセット付きラッチ回路５０ｃから出力されるロウレベルのラッチ信号Ｌ１を、ラッチ回路５０ｄにおいてラッチさせる。
【０１３８】
従って、ラッチ回路５０ｄからはロウレベルのラッチ信号Ｌ２が出力され、排他的論理和回路５０ｂからは、ロウレベルのラッチ信号Ｌ０及びＬ２の排他的論理和を示す、ロウレベルの排他的論理和信号ＸＯＲが出力される。
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ４をオンにして、ラッチ回路５０ａと読み出しデータ用ラッチ回路５０ｆとを電気的に接続すると共に、読み出しデータ用ラッチ回路５０ｆに、ロウレベルのラッチ信号Ｌ０をラッチさせる。これにより、読み出しデータ用ラッチ回路５０ｆから、ロウレベルの読み出しデータ信号ＬＲＤ０がＬＣＤに出力される。
【０１３９】
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ１をオンにして、排他的論理和回路５０ｂとリセット付きラッチ回路５０ｃとを電気的に接続すると共に、排他的論理和回路５０ｂから出力されるロウレベルの排他的論理和信号ＸＯＲを、リセット付きラッチ回路５０ｃにラッチさせる。これにより、リセット付きラッチ回路５０ｃからは、ロウレベルのラッチ信号Ｌ１が出力される。
【０１４０】
次に、ＬＣＤ側制御回路４０は、クロック信号ＬＣＤ＿ＣＫの第６のハイレベル期間において、内部ＣＫとして、７発目のパルス信号であるパルス信号ＰＬ１をＬＣＤ側読み出し回路４２に供給する。
従って、ＬＣＤ側読み出し回路４２は、７発目のパルス信号に同期して、メモリセルアレイ２１から、データ列「０１１０００１１０」の６ライン目に対応する読み出しデータＬＲＤ０として「０」を読み出す。
なお、以降の処理は、上記第５のハイレベル期間のときと同様となるので説明を省略する。
【０１４１】
次に、ＬＣＤ側制御回路４０は、クロック信号ＬＣＤ＿ＣＫの第７のハイレベル期間において、内部ＣＫとして、８発目のパルス信号であるパルス信号ＰＬ１をＬＣＤ側読み出し回路４２に供給する。
従って、ＬＣＤ側読み出し回路４２は、８発目のパルス信号に同期して、メモリセルアレイ２１から、データ列「０１１０００１１０」の７ライン目に対応する読み出しデータＬＲＤ０として「１」を読み出す。
【０１４２】
また、ＬＣＤ側制御回路４０は、スイッチＳＷ１をオフにして、リセット付きラッチ回路５０ｃと排他的論理和回路５０ｂとを電気的に切断された状態とする。
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ０をオンにして、ＬＣＤ側読み出し回路４２とラッチ回路５０ａとを電気的に接続すると共に、上記読み出された「１」に対応するハイレベルの信号をラッチ回路５０ａにおいてラッチさせる。また、上記同様に、スイッチＳＷ２をオンにして、リセット付きラッチ回路５０ｃとラッチ回路５０ｄとを電気的に接続すると共に、リセット付きラッチ回路５０ｃから出力されるロウレベルのラッチ信号Ｌ１を、ラッチ回路５０ｄにおいてラッチさせる。
【０１４３】
従って、ラッチ回路５０ｄからはロウレベルのラッチ信号Ｌ２が出力され、排他的論理和回路５０ｂからは、ハイレベルのラッチ信号Ｌ０及びロウレベルのラッチ信号Ｌ２の排他的論理和を示す、ハイレベルの排他的論理和信号ＸＯＲが出力される。
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ４をオンにして、ラッチ回路５０ａと読み出しデータ用ラッチ回路５０ｆとを電気的に接続すると共に、読み出しデータ用ラッチ回路５０ｆに、ハイレベルのラッチ信号Ｌ０をラッチさせる。これにより、読み出しデータ用ラッチ回路５０ｆから、ハイレベルの読み出しデータ信号ＬＲＤ０がＬＣＤに出力される。
【０１４４】
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ１をオンにして、排他的論理和回路５０ｂとリセット付きラッチ回路５０ｃとを電気的に接続すると共に、排他的論理和回路５０ｂから出力されるハイレベルの排他的論理和信号ＸＯＲを、リセット付きラッチ回路５０ｃにラッチさせる。これにより、リセット付きラッチ回路５０ｃからは、ハイレベルのラッチ信号Ｌ１が出力される。
【０１４５】
次に、ＬＣＤ側制御回路４０は、クロック信号ＬＣＤ＿ＣＫの第８のハイレベル期間において、内部ＣＫとして、９発目のパルス信号であるパルス信号ＰＬ１をＬＣＤ側読み出し回路４２に供給する。
従って、ＬＣＤ側読み出し回路４２は、９発目のパルス信号に同期して、メモリセルアレイ２１から、データ列「０１１０００１１０」の８ライン目に対応する読み出しデータＬＲＤ０として「１」を読み出す。
【０１４６】
また、ＬＣＤ側制御回路４０は、スイッチＳＷ１をオフにして、リセット付きラッチ回路５０ｃと排他的論理和回路５０ｂとを電気的に切断された状態とする。
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ０をオンにして、ＬＣＤ側読み出し回路４２とラッチ回路５０ａとを電気的に接続すると共に、上記読み出された「１」に対応するハイレベルの信号をラッチ回路５０ａにおいてラッチさせる。また、上記同様に、スイッチＳＷ２をオンにして、リセット付きラッチ回路５０ｃとラッチ回路５０ｄとを電気的に接続すると共に、リセット付きラッチ回路５０ｃから出力されるハイレベルのラッチ信号Ｌ１を、ラッチ回路５０ｄにおいてラッチさせる。
【０１４７】
従って、ラッチ回路５０ｄからはハイレベルのラッチ信号Ｌ２が出力され、排他的論理和回路５０ｂからは、ハイレベルのラッチ信号Ｌ０及びＬ２の排他的論理和を示す、ロウレベルの排他的論理和信号ＸＯＲを出力する。
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ４をオンにして、ラッチ回路５０ａと読み出しデータ用ラッチ回路５０ｆとを電気的に接続すると共に、読み出しデータ用ラッチ回路５０ｆに、ハイレベルのラッチ信号Ｌ０をラッチさせる。これにより、読み出しデータ用ラッチ回路５０ｆから、ハイレベルの読み出しデータ信号ＬＲＤ０がＬＣＤに出力される。
【０１４８】
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ１をオンにして、排他的論理和回路５０ｂとリセット付きラッチ回路５０ｃとを電気的に接続すると共に、排他的論理和回路５０ｂから出力されるロウレベルの排他的論理和信号ＸＯＲを、リセット付きラッチ回路５０ｃにラッチさせる。これにより、リセット付きラッチ回路５０ｃからは、ロウレベルのラッチ信号Ｌ１が出力される。
【０１４９】
続いて、ＬＣＤ側制御回路４０は、ハイレベルの誤り検出制御信号Ｓ３をスイッチＳＷ３及び誤り検出出力用ラッチ回路５０ｅに出力する。これにより、スイッチＳＷ３がオンとなって、排他的論理和回路５０ｂと誤り検出出力用ラッチ回路５０ｅとが電気的に接続される。従って、誤り検出出力用ラッチ回路５０ｅにおいて、排他的論理和回路５０ｂから出力されるロウレベルの排他的論理和信号ＸＯＲがラッチされ、ロウレベルの列誤り検出信号ＥＤＣ０が、誤り検出用ＯＲ回路５１に出力される。
つまり、読み出されたデータ列に誤りが無いことが検出される。また、他の列における列誤り検出信号ＥＤＣ１〜ＥＤＣｎが全てロウレベルの信号であれば、誤り検出用ＯＲ回路５１からロウレベルの誤り検出信号ＥＤＣが出力され、１つでもハイレベルの信号があれば、誤り検出用ＯＲ回路５１からハイレベルの誤り検出信号ＥＤＣが出力される。
【０１５０】
次に、上記データ列「０１１０００１１０」の３ライン目に対応する読み出しデータに誤りが生じている場合の誤り検出処理の動作を説明する。
１〜２ライン目については、上記誤りの無いときの誤り検出動作と同様の動作となるので、以下、３ライン目以降の誤り検出動作から説明する。
ＬＣＤ側制御回路４０は、クロック信号ＬＣＤ＿ＣＫの第３のハイレベル期間において、内部ＣＫとして、４発目のパルス信号であるパルス信号ＰＬ１をＬＣＤ側読み出し回路４２に供給する。
【０１５１】
従って、ＬＣＤ側読み出し回路４２は、４発目のパルス信号に同期して、メモリセルアレイ２１から、データ列「０１１０００１１０」の３ライン目に対応する読み出しデータＬＲＤ０を読み出す。その際に、図１０の点線波形に示すように、データの書き込み時、又はデータの読み出し時もしくはメモリセル２０の内部において、３ライン目に対応する読み出しデータが「１」から「０」に変化し、読み出しデータＬＲＤ０として「０」が読み出されたとする。
【０１５２】
以下、上記誤りが無いときの３発目以降のパルス信号のときと同様の動作タイミングとなるので、適宜省略して動作を記載する。
ＬＣＤ側制御回路４０は、スイッチＳＷ１をオフにして、リセット付きラッチ回路５０ｃと排他的論理和回路５０ｂとを電気的に切断された状態とする。
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ０をオンにして、ＬＣＤ側読み出し回路４２とラッチ回路５０ａとを電気的に接続すると共に、上記読み出された「０」に対応するロウレベルの信号をラッチ回路５０ａにおいてラッチさせる。また、スイッチＳＷ２をオンにして、リセット付きラッチ回路５０ｃとラッチ回路５０ｄとを電気的に接続すると共に、リセット付きラッチ回路５０ｃから出力されるハイレベルのラッチ信号Ｌ１’を、ラッチ回路５０ｄにおいてラッチさせる。
【０１５３】
従って、ラッチ回路５０ａからはロウレベルのラッチ信号Ｌ０’が出力され、ラッチ回路５０ｄからはハイレベルのラッチ信号Ｌ２’が出力され、これらロウレベルのラッチ信号Ｌ０’及びハイレベルのラッチ信号Ｌ２’が、排他的論理和回路５０ｂに入力される。排他的論理和回路５０ｂは、ロウレベルのラッチ信号Ｌ０’及びハイレベルのラッチ信号Ｌ２’の排他的論理和を示す、ハイレベルの排他的論理和信号ＸＯＲ’を出力する。
【０１５４】
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ４をオンにして、ラッチ回路５０ａと読み出しデータ用ラッチ回路５０ｆとを電気的に接続すると共に、読み出しデータ用ラッチ回路５０ｆに、ロウレベルのラッチ信号Ｌ０’をラッチさせる。これにより、読み出しデータ用ラッチ回路５０ｆから、ロウレベルの読み出しデータ信号ＬＲＤ０がＬＣＤに出力される。
【０１５５】
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ１をオンにして、排他的論理和回路５０ｂとリセット付きラッチ回路５０ｃとを電気的に接続すると共に、排他的論理和回路５０ｂから出力されるハイレベルの排他的論理和信号ＸＯＲ’を、リセット付きラッチ回路５０ｃにラッチさせる。これにより、リセット付きラッチ回路５０ｃからは、ハイレベルのラッチ信号Ｌ１’が出力される。
【０１５６】
次に、ＬＣＤ側制御回路４０は、クロック信号ＬＣＤ＿ＣＫの第４のハイレベル期間において、内部ＣＫとして、５発目のパルス信号であるパルス信号ＰＬ１をＬＣＤ側読み出し回路４２に供給する。
従って、ＬＣＤ側読み出し回路４２は、５発目のパルス信号に同期して、メモリセルアレイ２１から、データ列「０１１０００１１０」の４ライン目に対応する読み出しデータＬＲＤ０として「０」を読み出す。
【０１５７】
また、ＬＣＤ側制御回路４０は、スイッチＳＷ１をオフにして、リセット付きラッチ回路５０ｃと排他的論理和回路５０ｂとを電気的に切断された状態とする。
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ０をオンにして、ＬＣＤ側読み出し回路４２とラッチ回路５０ａとを電気的に接続すると共に、上記読み出された「０」に対応するロウレベルの信号をラッチ回路５０ａにラッチさせる。また、スイッチＳＷ２をオンにして、リセット付きラッチ回路５０ｃとラッチ回路５０ｄとを電気的に接続すると共に、リセット付きラッチ回路５０ｃから出力されるハイレベルのラッチ信号Ｌ１’を、ラッチ回路５０ｄにラッチさせる。
【０１５８】
従って、ラッチ回路５０ｄからはハイレベルのラッチ信号Ｌ２’が出力され、排他的論理和回路５０ｂからは、ロウレベルのラッチ信号Ｌ０’及びハイレベルのラッチ信号Ｌ２’の排他的論理和を示す、ハイレベルの排他的論理和信号ＸＯＲ’が出力される。
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ４をオンにして、ラッチ回路５０ａと読み出しデータ用ラッチ回路５０ｆとを電気的に接続すると共に、読み出しデータ用ラッチ回路５０ｆに、ロウレベルのラッチ信号Ｌ０’をラッチさせる。これにより、読み出しデータ用ラッチ回路５０ｆから、ロウレベルの読み出しデータ信号ＬＲＤ０がＬＣＤに出力される。
【０１５９】
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ１をオンにして、排他的論理和回路５０ｂとリセット付きラッチ回路５０ｃとを電気的に接続すると共に、排他的論理和回路５０ｂから出力されるハイレベルの排他的論理和信号ＸＯＲ’を、リセット付きラッチ回路５０ｃにラッチさせる。これにより、リセット付きラッチ回路５０ｃからは、ハイレベルのラッチ信号Ｌ１’が出力される。
続く、第５〜第６のハイレベル期間においては、第４のハイレベル期間と同様の動作となり、リセット付きラッチ回路５０ｃからは、ハイレベルのラッチ信号Ｌ１’が出力される。
【０１６０】
次に、ＬＣＤ側制御回路４０は、クロック信号ＬＣＤ＿ＣＫの第７のハイレベル期間において、内部ＣＫとして、８発目のパルス信号であるパルス信号ＰＬ１をＬＣＤ側読み出し回路４２に供給する。
従って、ＬＣＤ側読み出し回路４２は、８発目のパルス信号に同期して、メモリセルアレイ２１から、データ列「０１１０００１１０」の７ライン目に対応する読み出しデータＬＲＤ０として「１」を読み出す。
【０１６１】
また、ＬＣＤ側制御回路４０は、スイッチＳＷ１をオフにして、リセット付きラッチ回路５０ｃと排他的論理和回路５０ｂとを電気的に切断された状態とする。
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ０をオンにして、ＬＣＤ側読み出し回路４２とラッチ回路５０ａとを電気的に接続すると共に、上記読み出された「１」に対応するハイレベルの信号をラッチ回路５０ａにラッチさせる。また、スイッチＳＷ２をオンにして、リセット付きラッチ回路５０ｃとラッチ回路５０ｄとを電気的に接続すると共に、リセット付きラッチ回路５０ｃから出力されるハイレベルのラッチ信号Ｌ１’を、ラッチ回路５０ｄにラッチさせる。
【０１６２】
従って、ラッチ回路５０ｄからはハイレベルのラッチ信号Ｌ２’が出力され、排他的論理和回路５０ｂからは、ハイレベルのラッチ信号Ｌ０’及びＬ２’の排他的論理和を示す、ロウレベルの排他的論理和信号ＸＯＲ’が出力される。
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ４をオンにして、ラッチ回路５０ａと読み出しデータ用ラッチ回路５０ｆとを電気的に接続すると共に、読み出しデータ用ラッチ回路５０ｆに、ハイレベルのラッチ信号Ｌ０’をラッチさせる。これにより、読み出しデータ用ラッチ回路５０ｆから、ハイレベルの読み出しデータ信号ＬＲＤ０がＬＣＤに出力される。
【０１６３】
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ１をオンにして、排他的論理和回路５０ｂとリセット付きラッチ回路５０ｃとを電気的に接続すると共に、排他的論理和回路５０ｂから出力されるロウレベルの排他的論理和信号ＸＯＲ’を、リセット付きラッチ回路５０ｃにラッチさせる。これにより、リセット付きラッチ回路５０ｃからは、ロウレベルのラッチ信号Ｌ１’が出力される。
【０１６４】
次に、ＬＣＤ側制御回路４０は、クロック信号ＬＣＤ＿ＣＫの第８のハイレベル期間において、内部ＣＫとして、９発目のパルス信号であるパルス信号ＰＬ１をＬＣＤ側読み出し回路４２に供給する。
従って、ＬＣＤ側読み出し回路４２は、９発目のパルス信号に同期して、メモリセルアレイ２１から、データ列「０１１０００１１０」の７ライン目に対応する読み出しデータＬＲＤ０として「１」を読み出す。
【０１６５】
また、ＬＣＤ側制御回路４０は、スイッチＳＷ１をオフにして、リセット付きラッチ回路５０ｃと排他的論理和回路５０ｂとを電気的に切断された状態とする。
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ０をオンにして、ＬＣＤ側読み出し回路４２とラッチ回路５０ａとを電気的に接続すると共に、上記読み出された「１」に対応するハイレベルの信号をラッチ回路５０ａにラッチさせる。また、スイッチＳＷ２をオンにして、リセット付きラッチ回路５０ｃとラッチ回路５０ｄとを電気的に接続すると共に、リセット付きラッチ回路５０ｃから出力されるロウレベルのラッチ信号Ｌ１’を、ラッチ回路５０ｄにラッチさせる。
【０１６６】
従って、ラッチ回路５０ｄからはロウレベルのラッチ信号Ｌ２’が出力され、排他的論理和回路５０ｂからは、ハイレベルのラッチ信号Ｌ０’及びロウレベルのラッチ信号Ｌ２’の排他的論理和を示す、ハイレベルの排他的論理和信号ＸＯＲ’が出力される。
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ４をオンにして、ラッチ回路５０ａと読み出しデータ用ラッチ回路５０ｆとを電気的に接続すると共に、読み出しデータ用ラッチ回路５０ｆに、ハイレベルのラッチ信号Ｌ０’をラッチさせる。これにより、読み出しデータ用ラッチ回路５０ｆから、ハイレベルの読み出しデータ信号ＬＲＤ０がＬＣＤに出力される。
【０１６７】
続いて、ＬＣＤ側制御回路４０は、スイッチＳＷ１をオンにして、排他的論理和回路５０ｂとリセット付きラッチ回路５０ｃとを電気的に接続すると共に、排他的論理和回路５０ｂから出力されるハイレベルの排他的論理和信号ＸＯＲ’を、リセット付きラッチ回路５０ｃにラッチさせる。これにより、リセット付きラッチ回路５０ｃからは、ハイレベルのラッチ信号Ｌ１’が出力される。
【０１６８】
続いて、ＬＣＤ側制御回路４０は、ハイレベルの誤り検出制御信号Ｓ３をスイッチＳＷ３及び誤り検出出力用ラッチ回路５０ｅに出力する。これにより、スイッチＳＷ３がオンとなって、排他的論理和回路５０ｂと誤り検出出力用ラッチ回路５０ｅとが電気的に接続される。従って、誤り検出出力用ラッチ回路５０ｅにおいて、排他的論理和回路５０ｂから出力されるハイレベルの排他的論理和信号ＸＯＲがラッチされ、ハイレベルの列誤り検出信号ＥＤＣ０が、誤り検出用ＯＲ回路５１に出力される。
【０１６９】
つまり、読み出されたデータ列に誤りがあることが検出される。また、この場合は、他の列における列誤り検出信号ＥＤＣ１〜ＥＤＣｎが全てロウレベルの信号であっても、誤り検出用ＯＲ回路５１からはハイレベルの誤り検出信号ＥＤＣが出力される。
以上、本実施の形態の半導体回路装置１は、誤り検出回路４３において、ＬＣＤ側読み出し回路４２からライン単位で読み出される表示用データＬＣＤ＿ＲＤと、ＬＣＤ側読み出し回路４２からライン単位で読み出されるパリティデータＰＴＤとを取得する。そして、誤り検出回路４３の列誤り検出回路５０＿０〜５０＿ｎにおいて、表示用データＬＣＤ＿ＲＤに対応する表示用データＣＰＵ＿ＷＤ０〜ＷＤｎについて、パリティチェックを行うことができる。
【０１７０】
更に、ＬＣＤ側制御回路４０は、１ライン目の表示用データの読み出し時の、クロック信号ＬＣＤ＿ＣＫの周期と同じ周期において、ＬＣＤ側読み出し回路４２に供給する読み出しタイミングを与える内部ＣＫとして、２発のパルス信号を発生することができる。
そして、誤り検出回路４３は、ＬＣＤ側制御回路４０から供給される、前記２発のパルス信号によって、１ライン目の表示用データを読み出す周期において、１ライン目の表示用データと、パリティデータとを読み出すことができる。
【０１７１】
また、列誤り検出回路５０＿０〜５０＿ｎにおける、ラッチ回路５０ａ、５０ｄ、リセット付きラッチ回路５０ｃ及び排他的論理和回路５０ｂによって、順次読み出される表示用データ及びパリティデータの各ビットデータに対して、読み出される順に、各ビットデータと１つ前の演算結果との排他的論理和演算を行うことができる。
これにより、パリティデータに対応する列方向のデータを全て読み出すことなく、ループさせながら順次排他的論理和演算を実行することができるので、パリティデータに対応する全データを保持するためのレジスタを不要とすることができる。また、ＣＰＵがパリティデータを読み出すための専用のアドレスを有する必要がないため、本実施の形態の半導体回路装置１に対してアクセスをさせる際に、既存のＣＰＵに対して手を加える必要がない。
【０１７２】
上記実施の形態において、ＣＰＵ側データＲ／Ｗ部３は、データ書込手段に対応し、ＬＣＤ側データ読み出し部４におけるＬＣＤ側制御回路４０、ＬＣＤ側アドレスデコーダ回路４１及びＬＣＤ側読み出し回路４２は、データ読出回路に対応する。
また、上記実施の形態において、ＬＣＤ側データ読み出し部４における誤り検出回路４３は、誤り検出回路に対応し、列誤り検出回路５０＿０〜５０＿ｎは、列誤り検出回路に対応する。
【０１７３】
なお、上記実施の形態において、メモリセルアレイ２１から１ライン目の表示データを読み出すときのクロック信号ＬＣＤ＿ＣＫの周期と同じ周期において、２発のパルス信号を発生して、１ライン目の表示用データと、該表示用データに対応するパリティデータとを読み出す構成としたが、この構成に限らない。読み出し対象のパリティデータに対応するラインであれば、２ライン目以降の他のラインのデータを読み出すときの周期と同じ周期においてパリティデータを読み出す構成としてもよい。
【０１７４】
また、上記実施の形態において、誤り検出制御信号Ｓ１をハイレベルにするタイミング（スイッチＳＷ１をオンにするタイミング）を、図９及び図１０のタイミングチャートに示すタイミングとする構成としたが、この構成に限らない。スイッチＳＷ０、ＳＷ２をオフにした後であれば、どのタイミングでもよい（但し、次のパルス信号の立ち上がり前）。
また、メモリセルアレイ２１の構成をデュアルポートＳＲＡＭに限定したが、この構成に限らず、メモリセルアレイ２１の構成をＤＲＡＭの構成にするなど、ランダムアクセスが可能であり且つデュアルポートの構成を実現できるメモリであれば、他のメモリ構成としてもよい。
【０１７５】
また、上記実施の形態において、第２のアクセスポートを介して、データの読み出しのみを行う構成としたが、この構成に限らず、第２のアクセスポートを介して、データの書き込み及び読み出しの双方を行う構成としてもよい。
また、上記実施の形態は、本発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、本発明の範囲は、上記の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。また、上記の説明で用いる図面は、図示の便宜上、部材ないし部分の縦横の縮尺は実際のものとは異なる模式図である。
また、本発明は上記実施の形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
【符号の説明】
【０１７６】
１…半導体回路装置、２…メモリ部、３…ＣＰＵ側読み出し／書き込み部、４…ＬＣＤ側読み出し部、３０…ＣＰＵ側制御回路、３１…ＣＰＵ側行アドレスデコーダ回路、３２…ＣＰＵ側列アドレスデコーダ回路、３３…ＣＰＵ側データ読み出し／書き込み部、４０…ＬＣＤ側制御回路、４０ａ…第１のパルス発生回路、４０ｂ…遅延回路、４０ｃ…第２のパルス発生回路、４０ｄ…タイミング生成回路、４１…ＬＣＤ側アドレスデコーダ回路、４２…ＬＣＤ側読み出し回路、４３…誤り検出回路、５０＿０〜５０＿ｎ…列誤り検出回路、５１…誤り検出用ＯＲ回路、５０ａ，５０ｄ…ラッチ回路、５０ｂ…排他的論理和回路、５０ｃ…リセット付きラッチ回路、５０ｅ…誤り検出出力用ラッチ回路、５０ｆ…読み出しデータ用ラッチ回路、ＰＴｒ１〜ＰＴｒ４…ＰＭＯＳトランジスター、ＮＴｒ１〜ＮＴｒ４…ＮＭＯＳトランジスター、Ｎ１，Ｎ２…記憶ノード、ＩＮＶ１…第１のインバーター回路、ＩＮＶ２…第２のインバーター回路、Ｎ０〜Ｎ４…ＮＯＴゲート、ＴＮ０〜ＴＮ８…クロックドインバーター、ＮＡ０…ＮＡＮＤゲート、ＯＲＡ０〜ＯＲＡｎ，ＯＲＢ０，ＯＲＢ１…ＯＲゲート、Ａ０〜Ａ３…ＡＮＤゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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