(57)【要約】【課題】センス動作を高速化でき、誤リセットを防止できる半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、整流素子Ｄｉと可変抵抗素子ＶＲとを有するメモリセルＭＣが配置されるメモリセルアレイＭＡと、前記メモリセルに電気的に接続される第１側の第１偶数，第１奇数ビット線（ＢＬｒｅ，ＢＬｒｏ）と第２側の第２偶数，第２奇数ビット線（ＢＬｌｅ，ＢＬｌｏ）とを備える周辺回路と、前記周辺回路を介して前記メモリセルのセンスを行うセンスアンプ１３と、前記メモリセルアレイと前記センスアンプの動作の制御を行う制御回路２７とを具備する。前記制御回路１７は、選択メモリセルに接続される前記第１側の第１偶数または第１奇数ビット線に、物理的に隣接する非選択の第２側の第２偶数および第２奇数ビット線のチャージシェアリングにより、選択ビット線である前記第１側の第１偶数または第１奇数ビット線電位を上昇させる。【選択図】図８
2012221547.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも直列接続される整流素子と可変抵抗素子とを有するメモリセルが配置されるメモリセルアレイと、
前記メモリセルに電気的に接続される第１側の第１偶数，第１奇数ビット線と第２側の第２偶数，第２奇数ビット線とを備える周辺回路と、
前記周辺回路を介して前記メモリセルのセンスを行うセンスアンプと、
前記メモリセルアレイと前記センスアンプの動作の制御を行う制御回路とを具備し、
前記制御回路は、選択メモリセルに接続される前記第１側の第１偶数または第１奇数ビット線に、物理的に隣接する非選択の第２側の第２偶数および第２奇数ビット線のチャージシェアリングにより、選択ビット線である前記第１側の第１偶数または第１奇数ビット線電位を上昇させる
半導体装置。
【請求項２】
前記センスアンプは、前記第１側の第１偶数または第１奇数ビット線に対して１つ配置され、
前記センスアンプは、前記第２側の第２偶数または第２奇数ビット線に対して１つ配置され、
前記周辺回路は、
前記メモリセルアレイのカラム方向のアドレスをデコードするカラムデコーダと、
前記カラムデコーダからの選択信号を受けて、対応するセンスデータを、前記センスアンプに切り替えて選択する選択回路とを備える
請求項１に記載の半導体装置。
【請求項３】
前記センスアンプは、
反転入力端子が前記メモリセルアレイに電気的に接続される差動増幅器と、
電流経路の一端が第１電源電圧に接続され、制御端子が前記差動増幅器の出力に接続される第１導電型の第１トランジスタとを備え、
前記差動増幅器の出力信号の電位反転により、前記第１トランジスタの電流経路が導通し、前記第１電源電圧に前記選択ビット線の電荷を放電させる
請求項２に記載の半導体装置。
【請求項４】
前記制御回路は、前記選択ビット線に、オフセット電圧を与えるように更に制御し、
前記制御回路が前記オフセット電圧を与えるタイミングは、前記データの書き換え動作の最初であるか、またはその途中である
請求項３に記載の半導体装置。
【請求項５】
前記制御回路は、更に前記非選択ビット線の充電タイミングをずらして、前記２本の非選択ビット線を独立に制御し、
前記制御回路は、更に前記非選択ビット線の放電タイミングをずらして、前記２本の非選択ビット線を独立に制御する
請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置に関するものである。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）も含むものとする。
【０００３】
抵抗変化メモリの可変抵抗素子には、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
【０００４】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらにこのようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる。
【０００５】
メモリセルアレイの集積度を高め、低コストなメモリチップを実現するためには、メモリセルアレイの分割数を少なくし、できるだけ大きなセルアレイを縦方向にできるだけ多く積層する必要がある。しかし、その場合、周辺回路とメモリセルアレイとの間の距離が大きくなり、ビット線と周辺回路との間の配線に大きな寄生容量がついてしまうケースが出てくる。このような大きな寄生容量は、メモリセルにおける誤書き込みや誤消去動作の原因となり得る。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−８００４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
センス動作を高速化でき、誤リセットを防止できる半導体装置を提供する。
【課題を解決するための手段】
【０００８】
実施形態によれば、一態様に係る半導体装置は、少なくとも直列接続される整流素子と可変抵抗素子とを有するメモリセルが配置されるメモリセルアレイと、前記メモリセルに電気的に接続される第１側の第１偶数，第１奇数ビット線と第２側の第２偶数，第２奇数ビット線とを備える周辺回路と、前記周辺回路を介して前記メモリセルのセンスを行うセンスアンプと、前記メモリセルアレイと前記センスアンプの動作の制御を行う制御回路とを具備し、前記制御回路は、選択メモリセルに接続される前記第１側の第１偶数または第１奇数ビット線に、物理的に隣接する非選択の第２側の第２偶数および第２奇数ビット線のチャージシェアリングにより、選択ビット線である前記第１側の第１偶数または第１奇数ビット線電位を上昇させる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体記憶装置を示すシステムブロック図。
【図２】第１の実施形態に係るメモリブロックの３Ｄ構成を説明するための図。
【図３】第１の実施形態に係るメモリセルアレイを示す等価回路図。
【図４】第１の実施形態に係るメモリブロックの周辺回路を説明するための等価回路。
【図５】第１の実施形態に係るセンスアンプを示す等価回路図。
【図６Ａ】第１の実施形態に係る半導体記憶装置のセンス動作を示す図。
【図６Ｂ】第１の実施形態に係る半導体記憶装置のセンス動作を示す等価回路図。
【図７】第１の実施形態に係る半導体記憶装置のSet, Reset, Readを説明するための図。
【図８】第１の実施形態に係るセンス動作におけるセンスアンプを説明するためのタイミングチャート。
【図９】第２の実施形態に係る半導体記憶装置のセンス動作を示すタイミングチャート。
【図１０】第３の実施形態に係る半導体記憶装置のセンス動作を示すタイミングチャート。
【図１１】第４の実施形態に係る半導体記憶装置のセンス動作を示すタイミングチャート。
【発明を実施するための形態】
【００１０】
以下、添付した図面を参照して実施形態について説明する。本実施の形態において半導体記憶装置はメモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ（ＲｅＲＡＭ：Resistance Random Access Memory）を一例として説明する。しかし、この構成はあくまでも一例であって、これに限定されるものでないことは言うまでもない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
［第１の実施形態］  
＜１．構成例＞  
１−１．全体構成例  
まず、図１を用い、第１の実施形態に係る半導体記憶装置の全体構成例について説明する。  
図示するように、本例に係る半導体記憶装置は、メモリブロック２０、アドレスバッファ１４−１、コマンドバッファ１４−２、ヒューズ用レジスタ１５、パワーオンリセット回路１６、制御回路１７、電圧生成回路１８、および入出力バッファ１９を備える。
【００１２】
メモリブロック（Memory Block）２０は、メモリセルアレイ（Memory Cell Array）ＭＡ、ロウデコーダ（Row Dec.）１１、カラムデコーダ（Col. Dec）１２、およびセンスアンプ（ＳＡ）１３を備える。
【００１３】
メモリセルアレイＭＡは、複数のビット線およびビット線の交差位置にマトリクス状にそれぞれ配置される複数のメモリセルをそれぞれ有する。また、メモリセルアレイ１０は、後述するように半導体基板の基板面垂直方向に、複数積層される三次元構造である。  
ロウデコーダ１１は、ロウ方向（ＷＬ線方向）のアドレスをデコードする。ロウデコーダ１１は、ワード線を駆動する駆動回路を備える（図示せず）。  
カラムデコーダ１２は、カラム方向（ＢＬ線方向）のアドレスをデコードする。カラムデコーダ１２は、ビット線を駆動する駆動回路を備える（図示せず）。本例では、カラムデコーダ１２は、ここでは図示しないが、メモリセルアレイＭＡの上側（Upper）および下側（Lower）にそれぞれ配置されても良い。  
センスアンプ（ＳＡ）１３は、カラムデコーダ１２およびビット線に電気的に接続され、メモリセルのデータを読み出す。センスアンプ１３の構成の詳細については、後述する。  
アドレスバッファ１４−１は、ロウデコーダ１１およびカラムデコーダ１２に電気的に接続され、ロウアドレスおよびカラムアドレスを保持する。  
コマンドバッファ１４−２は、制御回路１７に電気的に接続され、制御コマンドを保持する。  
ヒューズ（Ｆｕｓｅ）用レジスタ１５は、入出力バッファ１９にデータバス線等を介して電気的に接続され、例えば、管理データ等の必要なデータを保持する。  
パワーオンリセット回路１６は、この半導体記憶装置のパワーオンを検知してリセット信号を制御回路１７に出力する。  
電圧生成回路１８は、ロウデコーダ１１、カラムデコーダ１２、センスアンプ１３に電気的に接続され、制御回路１９の制御に従ってこれらの回路に必要な電圧を供給する。  
入出力バッファ１９は、センスアンプ１３およびヒューズ用レジスタ１５にデータバス線を介して電気的に接続され、ホスト装置等の外部からのデータ（Data）、アドレス（Address）、コマンド（Command）を保持する。  
制御回路１７は、上記回路を制御する。例えば、制御回路１７は、上記回路を制御し、後述するSet, Reset, Read, and Sensing operation等を行う。
【００１４】
１−２．メモリブロックの構成例  
次に、図２を用い、図１中のメモリブロック２０の３Ｄ構成例について説明する。  
図示すように、第１の実施形態に係るメモリブロック２０は、グローバルバス等の配線が形成される配線領域２３、ビット線コンタクト領域２４、及びワード線コンタクト領域２５上に積層される複数層（この例では、４層）のメモリセルアレイＭＡ０〜ＭＡ３を備える。
【００１５】
半導体基板２１には、配線領域２３が設けられる。配線領域２３には、メモリブロック２０に書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。この配線領域２３には、後述するように、カラムデコーダ１２や、センスアンプ１３、ロウデコーダ１１等が配置されていても良い。
【００１６】
積層された各メモリセルアレイＭＡのワード線ＷＬ及びビット線ＢＬと、半導体基板２１上に形成された配線領域２３とを接続するために、メモリブロック２０の側面に垂直配線（ビアコンタクト）が必要になる。配線領域３の四辺には、ビット線コンタクト領域２４及びワード線コンタクト領域２５が設けられている。ビット線コンタクト領域２４及びワード線コンタクト領域２５には、ビット線ＢＬ及びワード線ＷＬと制御回路等とを接続するためのビット線コンタクト２６及びワード線コンタクト２７が形成される。
【００１７】
ワード線ＷＬは、その一端がワード線コンタクト領域２５に形成されたワード線コンタクト２７を介して配線領域２３に接続されている。ビット線ＢＬは、その一端がビット線コンタクト領域２４に形成されたビット線コンタクト２６を介して配線領域２３に接続される。
【００１８】
図示する構成では、複数のメモリセルアレイＭＡ０〜ＭＡ３が半導体基板２１に垂直な方向（ｚ方向）に積層した１つのメモリブロック２０について示している。しかしながら、更にこのような単位メモリブロック２０が、ワード線ＷＬの長手方向（ｘ方向）及びビット線ＢＬの長手方向（ｙ方向）に複数個マトリクス状に配置されていても良い。
【００１９】
本実施形態では、ワード線コンタクト領域２５では、一列のコンタクトのみ、すなわち一断面での全ての層のワード線ＷＬが共通コンタクトを介して配線領域２３に接続されている。また、ビット線コンタクト領域２４では、各層のビット線ＢＬが別々に用意された４列のコンタクトを介して配線領域２３に接続されている。本実施形態では、ビット線ＢＬは層毎に独立駆動され、ワード線ＷＬは全ての層で共通に接続されているが、ワード線ＷＬについても層毎に独立駆動するようにしても良い。また、ビット線ＢＬを共通にして、ワード線ＷＬを独立駆動するようにしても良い。更に、ビット線ＢＬ及びワード線ＷＬの少なくとも一方を上下の層で共有するように構成することも可能である。
【００２０】
１−３．メモリセルアレイの構成例  
次に、図３を用い、図２中のメモリセルアレイＭＡの回路構成例について説明する。  
図示するように、メモリセルアレイＭＡは、ビット線ＢＬｅ，ＢＬｏの長手方向（図２ｙ方向）、及びワード線ＷＬの長手方向（ｘ方向）にそれぞれ複数個の単位メモリセルＭＣが配置され、二次元マトリクス状に配列されている。
【００２１】
このように、本例では、ビット線が、偶数番目（even）のビット線ＢＬｅと、奇数番目（odd）のビット線ＢＬｏとに区別して識別される。この２本のビット線ＢＬｅ，ＢＬｏに対して１つのセンスアンプ１３が配置される。
【００２２】
ワード線ＷＬとビット線ＢＬｅ，ＢＬｏとの交差位置に、整流素子、例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣが配置される。尚、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。
【００２３】
可変抵抗素子ＶＲは、例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００２４】
例えば、ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作（Set）という。
【００２５】
一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．８Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．８Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作（Reset）という。
【００２６】
メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【００２７】
メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をセンスアンプ１３にてモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。なお、１つのメモリセルＭＣが２ビットのデータを保持可能な場合、センスアンプでは３通りの異なる参照電圧を生成し、この参照電圧とセル信号とを比較する。
【００２８】
センス動作（Sensing operation）の詳細については、後述する。
【００２９】
１−４．周辺回路  
次に、図４を用い、メモリセルアレイＭＡの周辺回路の回路構成例について説明する。この周辺回路は、占有面積の低減のため、上記配線領域２３に配置されることが望ましい。  
尚、ここでは、ビット線ＢＬｅ，ＢＬｏに電気的に接続されるカラム方向の周辺回路を示すが、実際にはさらにワード線ＷＬに電気的に接続されるロウ方向の周辺回路（例えば、ロウデコーダ１１等）が配置される。
【００３０】
図示するように、本例に係る周辺回路では、２本のeven/odd のビット線ＢＬｅ，ＢＬｏに対して1つのセンスアンプ１３が配置され、両側駆動(ここでは、Right side /Left sideと称する）構成である。そのため、メモリセルアレイＭＡには、Right side のeven/odd のビット線（以下、ＢＬｒｅ，ＢＬｒｏと称する）とLeft sideのeven/odd のビット線（以下、ＢＬｌｅ，ＢＬｌｏと称する）とが接続される。
【００３１】
Right side /Left sideの周辺回路は、カラムデコーダ１２、センスアンプ１３、ＶＵＢドライバ３２、および偶数／奇数選択回路３１をそれぞれ備える。
【００３２】
カラムデコーダ１２は、カラム方向（ＢＬ線方向）のアドレスをデコードし、偶数／奇数選択回路３１に選択信号（ＢＬＳｌｅ，ＢＬＳｒｅ，ＢＬＳｌｏ，ＢＬＳｒｏ，ＢＩＡＳｌｅ，ＢＩＡＳｒｅ，ＢＩＡＳｌｏ，ＢＩＡＳｒｏ）を出力する。
【００３３】
センスアンプ（ＳＡ（TL/RSTCTL））１３は、偶数／奇数選択回路３１により選択されたメモリセルの読み出しデータをセンスする。
【００３４】
ＶＵＢドライバ３２は、所定の基準電圧ＶＵＢを駆動させる。
【００３５】
偶数／奇数選択回路３１は、カラムデコーダ１２からの上記選択信号を受けて、対応するセンスデータを、センスアンプ１３に切り替えて選択する。偶数／奇数選択回路３１は、４つの選択トランジスタ（Ｔｅ，Ｔｏ，ＴＡｌｅ（ＴＡｒｅ），ＴＡｌｏ（ＴＡｒｏ））を備える。
【００３６】
トランジスタＴｅの電流経路の一端はビット線ＢＬｅに接続され、他端はセンスアンプ１３に接続され、ゲートにはカラムデコーダ１２からの選択信号ＢＬＳｅが入力される。トランジスタＴｅの電流経路の一端はビット線ＢＬｅに接続され、電流経路の一端はＶＵＢドライバ３２に接続され、ゲートにはカラムデコーダ１２からの選択信号ＢＩＡＳｅが入力される。トランジスタＴｏの電流経路の一端はビット線ＢＬｏに接続され、他端はセンスアンプ１３に接続され、ゲートにはカラムデコーダ１２からの選択信号ＢＬＳｏが入力される。トランジスタＴＡｌｏの電流経路の一端はビット線ＢＬｌｏに接続され、電流経路の一端はＶＵＢドライバ３２に接続され、ゲートにはカラムデコーダ１２からの選択信号ＢＩＡＳｏが入力される。トランジスタＴＡｌｅ、ＴＡｌｏについても同様である。
【００３７】
１−５．センスアンプの構成例  
次に、図５を用い、センスアンプ（ＳＡ）１３の回路構成例について説明する。
【００３８】
図示するように、センスアンプ１３は、トランジスタＴＣ１，ＴＣ２，Ｐ５１，Ｎ５２、キャパシタＣ１，Ｃ２，Ｃ３、および差動増幅器ＡＭＰ０を備える。
【００３９】
トランジスタＴＣ１，ＴＣ２は、チャージシェアリングによって電荷を転送する。トランジスタＴＣ２の電流経路の一端はノードＤＳＡを介してビット線に接続され、電流経路の他端はノードｎｏｄｅＡに接続され、ゲートには信号ＣＨ１が入力される。トランジスタＴＣ１の電流経路の一端はノードｎｏｄｅＡに接続され、電流経路の他端は差動増幅器ＡＭＰ０の（−）反転入力端子（SENSE_NODE）に接続され、ゲートには信号ＣＨ１が入力される。
【００４０】
Ｐ型トランジスタＰ５１の電流経路の一端は基準電源電圧Ｖsupplyに接続され、ゲートにはプリチャージ信号（PRECHARGE）が入力される。Ｎ型トランジスタＮ５２の電流経路の一端はＰ型トランジスタＰ５１の電流経路の他端が接続され、電流経路の他端は接地電源電圧ＶSSが接続され、ゲートには差動増幅器ＡＭＰ０の出力である検知信号（Complete）が入力される。
【００４１】
キャパシタＣ１の一方の電極は接地電源電圧ＶSSに接続され、他方の電極はノードＤＳＡに接続される。キャパシタＣ２の一方の電極は接地電源電圧ＶSSに接続され、他方の電極はノードｎｏｄｅＡに接続される。キャパシタＣ３の一方の電極は接地電源電圧ＶSSに接続され、他方の電極は差動増幅器ＡＭＰ０の（−）入力端子（SENSE_NODE）に接続される。
【００４２】
差動増幅器ＡＭＰ０は、参照電位vrefと比較した（−）入力端子（SENSE_NODE）に入力される信号を増幅して、検知信号（complete）として出力する。
【００４３】
１−６．選択動作  
上記周辺回路の構成において、図６Ａ，図６Ｂを用い、選択動作ついて説明する。
【００４４】
選択動作は、二段階で行われる。  
図６Ａに示すように、まず、第１段階として、Left side or Right sideの選択を行う。ここでは、Right sideが選択された場合を一例に挙げる。
【００４５】
続いて、第２段階として、選択されたRight sideにおいて、ビット線のeven or odd選択を行う。ここでは、odd側が選択（ＢＬｒｏ：selected）され，even側が非選択（ＢＬｒｅ：unselected）の場合を一例に挙げる。
【００４６】
この場合、図６Ｂに示すように、選択sideであるRigh sideでは、odd側のビット線BLroが選択され、even側のビット線BLreが非選択であるとすると、選択信号BLSo, BIASeがそれぞれ"High"レベルとなる。
【００４７】
これによって、選択ビット線BLroは、図６Ｂ中のトランジスタトランジスタＴＣ１r、ＴＣ２rを介して、SENSE_NODEと接続され、非選択ビット線BLreは、非選択のビット線電圧VUBが印加される。
【００４８】
一方、非選択sideであるLeft sideでは、選択信号ＢＬＳｅ，ＢＬＳｅが”High”レベルとなる。このとき、Left sideの同一のセンスアンプ１３に接続されるビット線は、even側/odd側で、同じ制御が行われる。
【００４９】
選択ＢＬとなるRight sideのビット線ＢＬｒｏに着目すると、その両隣接には、非選択であるLeft sideから選択信号ＢＬＳｅ／ＢＬＳoを介して電圧が印加される。
【００５０】
この非選択sideから駆動されるビット線は、センスアンプ部を介しているため、詳細な制御を行うことが可能である。
【００５１】
また、選択ビット線の±２の位置にあるビット線は、選択sideの非選択ビット線になっており、ここには、非選択ＢＬの電圧である電圧ＶＵＢが印加される。
【００５２】
センス動作の詳細については、後述する。
【００５３】
＜２．動作＞  
２−１．Set, Reset, Read  
次に、図７を用い、本例に係るSet, Reset, Readについて簡単に説明する。  
（Set）  
まず、メモリセルのデータ書込み動作（Set）について、簡単に説明する。  
データを書き込むためには、選択されたメモリセルの可変抵抗素子ＶＲに電圧を印加し、その選択可変抵抗素子ＶＦ内に電位勾配を発生させて電流を流すことにより行う。  
例えば、ワード線ＷＬの電位がビット線ＢＬの電位よりも相対的に低い状態を作る。図示するように、例えば、時間ｔsetの間、ワード線ＷＬに接地電位を与え、ビット線ＢＬに書込み電圧（Ｖset）を与える。
【００５４】
尚、このデータ書き込み動作の際には、非選択のワード線ＷＬ及び非選択のビット線ＢＬについては、誤書込みや誤消去、もしくは無用な電流経路を抑制するようにバイアスしておくことが好ましい。また、データ書き込み動作前のスタンバイ時には、全てのワード線ＷＬ及び全てのビット線ＢＬをプリチャージしておくことが好ましい。また、情報記録のための電圧印加は、ビット線ＢＬの電位がワード線ＷＬの電位より相対的に高い状態を作ることにより発生させてもよい。
【００５５】
(Reset)  
データ消去動作（Reset）は、選択された可変抵抗素子ＶＲを電流パルスによりジュール加熱して、その可変抵抗素子ＶＲにおける酸化還元反応を促進させることにより行う。  
例えば、図示するように、時間ｔresetの間、ワード線ＷＬおよびビット線ＢＬの間に消去電圧（Ｖreset）を与える。
【００５６】
（Read）  
データ読み出し動作（Read）は、例えば、電圧パルスを選択された可変抵抗素子ＶＲに印加し、そのメモリセルの抵抗によって定まる電流をセンスアンプ１３により、検出することにより行う。ここで、この電圧パルスは、可変抵抗素子ＶＲを構成する材料が状態変化を起こさない程度の微小な振幅とすることが望ましい。そして、読み出し電圧を、ビット線ＢＬから選択メモリセルに印加し、センスアンプＳ／Ａによりそのときの電流値を測定することにより行う。  
例えば、図示するように、時間ｔreadの間、読み出し電圧（Ｖread）を、ビット線ＢＬから選択メモリセル与えることにより行う。
【００５７】
上記のように、本例では、時間ｔread ＜時間ｔset＜時間ｔreset、であって、書込み電圧Ｖset＞消去電圧Ｖreset＞読み出し電圧Ｖreadの関係にある。しかしながら、これには限られず、上記の関係は、必要に応じて、適宜変更することが可能である。
【００５８】
２−２．Sensing operation  
次に、図８のタイミングチャートに沿って、本例に係るSensing operationについて説明する。
【００５９】
ここでは、上記図６Ａ、図６Ｂに示した選択関係を一例に挙げる。そのため、図中の（ａ）は非選択のLeft side側から駆動されるビット線（ＢＬｌｅ，ＢＬｌｏ）であり、（ｂ）は選択ビット線でRight side側から駆動されるodd側の選択ビット線ＢＬｒｏであり、（ｃ）は選択sideの非選択ビット線ＢＬｒｅである。
【００６０】
２−２−１．（ａ）隣接ビット線ＢＬｌｅ，ＢＬｌｏ（Neighbor BL）：非選択sideから駆動されるビット線  
まずは、選択ビット線ＢＬｒｏの両側に隣接する、非選択sideから駆動される非選択ビット線ＢＬｌｅ，ＢＬｌｏ（Neighbor BL）に接続されるセンスアンプ回路ＳＡの動作について説明する。
【００６１】
セット動作開始時間ｔ０の際、電源Ｖsupplyは、選択ビット線ＢＬｅの初期充電電圧であるＶinitialとされる。
【００６２】
続いて、時刻ｔ１の際、信号PRECHARGErが期間T4の間、"L"レベルとされ、後述するように選択ビット線BLroがVinitialに充電される。
【００６３】
続いて、時刻ｔ２の際、電源Ｖsupplyは、セット電圧Ｖsetとされる。この電圧Ｖsetは、それ単独ではセット動作に必要な電圧にするには不十分な大きさの電圧である。なお、選択メモリセルＭＣが既にセット状態になっていて、パルス印加する必要がない場合には、０ＶまたはＶＵＢ（非選択ビット線電圧）がノードＤＳＡに印加される。
【００６４】
続いて、時刻ｔ３の際、PRECHARGE信号が、期間Ｔ１の間”Low”レベルとなり、隣接カラムのセンスアンプＳＡのセンスノードSENSE_NODEがＶsetに充電される。
【００６５】
続いて、時刻ｔ４の際、センスノードSENSE_NODEとノードｎｏｄｅＡとのチャージシェア信号ＣＨ１が、期間Ｔ２だけ”high”レベルとされ、センスノードSENSE_NODEとノードｎｏｄｅＡとの間でチャージシェアリング（Charge share）が行われる。
【００６６】
続いて、時刻ｔ５の際、ノードｎｏｄｅＡとノードＤＳＡとのチャージシェア信号ＣＨ２が、期間Ｔ３の間だけ”high”レベルとされ、ノードｎｏｄｅＡとノードＤＳＡとの間でチャージシェアリング（Charge share）が行われる。
【００６７】
この際、（a）非選択sideから駆動されるビット線（Neighbor BL）BLle, BLloは、ビット線選択スイッチBLSが"Ｈ"レベルとなっていることから、ノードDSAと同様の電位まで上昇することになる。
【００６８】
また、（ｂ）選択ビット線（Selected BL）ＢＬｒｏは、隣接ビット線BLle, BLloの電位上昇によるカップリング効果（Coupling）により、電位が上昇する。
【００６９】
上記時刻ｔ３〜ｔ５に説明したサイクルを、後述する選択カラムのセルの状態変化検知信号completeが”high”レベルになるまで繰り返す。
【００７０】
このサイクルを繰り返すうちに、非選択side駆動のビット線ＢＬｌｅ, ＢＬｌｏの電位は、チャージシェアリングによって、floating状態を保持したまま最大Ｖsetまで上昇させることができる。
【００７１】
２−２−２．（ｂ）選択ビット線ＢＬｒｏ（Selected BL）：選択側  
次に、選択ＢＬｏに接続されるセンスアンプ回路ＳＡの動作について説明する。  
まず、時刻ｔ１の際、PRECHARGE信号が、期間Ｔ４の間”Low”レベルになる。この際、電源Ｖsupplyは、初期電圧Ｖinitialになっているため、選択カラムのセンスアンプＳＡのセンスノードSENSE_NODEが初期電圧Ｖinitialに充電される。
【００７２】
また、時刻ｔ１で、信号CH1/CH2がともに”high”レベルになるため、センスノードSENSE_NODEを介して、選択ＢＬｒｏも初期電圧Ｖinitialに充電される。
【００７３】
続いて、PRECHARGE信号が”high”レベルに戻った後には、BL/DSA/nodeA/SENSE_NODEは、全て同電位でfloating状態になり、書き込みが終了するまでfloating状態を保持する。
【００７４】
続いて、この後は、先述した（ａ）非選択の隣接ビット線ＢＬｌｅ，ＢＬｌｏによるチャージシェアリング（Charge share）によるカップリング効果（Coupling）を繰り返すことにより、選択ビット線ＢＬｒｏの電位を上昇させる。
【００７５】
続いて、時刻ｔ１５の際、選択メモリセルＭＣが、高抵抗状態から低抵抗状態へ状態変化したとすると、選択メモリセルＭＣを介して電流が流れ、BL/DSA/nodeA/SENSE_NODEの電荷が下がる。
【００７６】
続いて、時刻ｔ１６の際、選択センスアンプＳＡのSENSE_NODEの電位の低下を、センスアンプＳＡ中の差動増幅器ＡＭＰ０が検知すると、出力completeが”high”に反転する。ここで、実際の状態変化が起こった時刻ｔ１５から検知するまでの時刻ｔ１６にはタイムラグがあるが、この時間が短ければ短いほど、セット完了したメモリセルが再びリセットされてしまう誤リセット（”set after誤reset”）を防止する観点から好ましい。
【００７７】
ここで、”set after誤reset”とは、下記のようなものである。
【００７８】
setの際には、メモリセルＭＣにセット電圧が印加された状態で、セルが高抵抗状態から低抵抗状態に状態変化するため、セルに電流が流れる。この電流が一定量を超えると、セルを通過した電流によるジュール熱で、低抵抗状態から高抵抗状態へ再度状態変化が起こってしまう。この”set after 誤reset”を防止するためには、set電圧を下げること、ビット線の寄生容量を小さくすること、または状態変化を検知後に出来るだけ早くビット線の電位を放電することによってセルを通過する電荷量を減らすことが望ましい。
【００７９】
時刻ｔ１６の際、検知信号completeの電位反転により、選択カラムのセンスアンプＳＡのSENSE_NODEとその両隣接カラムのセンスアンプＳＡのSENSE_NODEを、放電するためのＮＭＯＳトランジスタＮ５２をオンさせる。
【００８０】
また、両隣接カラム（ａ）のCH1/CH2信号を”high”レベルに制御することにより、BL/DSA/nodeA/SENSW_NODEを同電位（例えば、接地レベル（又はダイオードの順方向電圧Ｖｆ（〜０．６Ｖ程度以下））に放電する。
【００８１】
この制御によって、選択ＢＬｒｏの電位を、直接に接地電源電圧ＶSSに放電するだけでなく、両隣接する非選択ＢＬｌｅ，ＢＬｌｏの電位低下によるカップリングによって、選択ＢＬｏの放電スピードを高速化することができる点で有利である。さらに、この放電スピードが速まるほどセルを通過する電荷を減らすことができるため、セット完了したメモリセルが再びリセットされてしまう誤リセット（”set after 誤reset”）のリスクを低減することが出来る点でも有効である。
【００８２】
このように、本例によれば、セット完了したメモリセルが再びリセットされてしまう誤リセットの防止に有利である。
【００８３】
例えば、複数のメモリＭＡＴが配置される大容量化されたメモリ構成の場合、周辺回路の配線長が長くなる傾向にあり、周辺回路の配線に発生する寄生容量が大きくなる。本例では、上記動作を行うことにより、このような寄生容量が大きい場合でも、誤動作を防止することができる点で、大容量化に対しても有利である。
【００８４】
また、本例では、上記カップリングによる昇圧の前（時刻ｔ１）に、選択ビット線ＢＬｒｏに対して、オフセット電圧として初期電圧Ｖinitial（＜Ｖset）を与える。そのため、メモリセルＭＣのデータ書き込み動作（set）の高速化に対しても有利である。
【００８５】
なお、図８(c)に示すように、この期間、選択sideの非選択ビット線ＢＬｒｅについては、信号BIASreによって、電圧ＶUBに固定される。
【００８６】
＜３．作用効果＞  
上記第１の実施形態によれば、少なくとも下記（１）乃至（３）の効果が得られる。
【００８７】
（１）センス動作を高速化でき、誤リセットを防止できる。  
本例に係る半導体記憶装置は、少なくとも直列接続される整流素子Ｄｉと可変抵抗素子ＶＲとを有するメモリセルＭＣが配置されるメモリセルアレイＭＡと、メモリセルに電気的に接続される第１側の第１偶数，第１奇数ビット線（ＢＬｌｅ，ＢＬｌｏ）と第２側の第２偶数，第２奇数ビット線（ＢＬｒｅ，ＢＬｒｏ）とを備える周辺回路と、その周辺回路を介してメモリセルのセンスを行うセンスアンプ１３（ＳＡ）と、上記メモリセルアレイＭＡとセンスアンプ１３との動作の制御を行う制御回路１７とを具備する。
【００８８】
上記構成において、制御回路１７は、選択メモリセルに接続される第１側の第１偶数または第１奇数ビット線（本例では、Right sideの奇数ビット線ＢＬｒｏ）に物理的に隣接する非選択の第２側の第２偶数および第２奇数ビット線（本例では、Left sideのＢＬｒｅ，ＢＬｒｏ）のチャージシェアリング（Charge share）によるカップリング効果（Coupling）を繰り返すことにより、選択ビット線ＢＬｒｏの電位を上昇させる（時刻ｔ１５）。
【００８９】
そのため、センス動作の高速化に対して有利である。
【００９０】
さらに、放電の際においても、選択ＢＬｒｏの電位を、直接に接地電源電圧ＶSSに放電するだけでなく、両隣接する非選択のビット線ＢＬｌｅ，ＢＬｌｏの電位低下によるチャージシェアリングによって、選択ビット線ＢＬｒｏの放電スピードを高速化することができる点で有利である。
【００９１】
このように、この放電スピードが速まるほどセルを通過する電荷を減らすことができるため、セット完了したメモリセルが再びリセットされてしまう誤リセット（”set after 誤reset”）のリスクを低減することが出来る点で有効である。
【００９２】
（２）大容量化に対して有利である。  
例えば、複数のメモリＭＡＴが配置される等の大容量化されたメモリ構成の場合、周辺回路の配線長が長くなる傾向にあり、周辺回路の配線に発生する寄生容量が大きくなる。本例では、上記制御動作を行うことにより、このような寄生容量が大きい場合でも、誤動作を防止することができる点で、大容量化に対しても有利である。
【００９３】
（３）データ書き込み動作（set）の高速化に対して有利である。  
また、本例では、上記カップリングによる昇圧の前（時刻ｔ１）に、選択ビット線ＢＬｏに対して、オフセット電圧として初期電圧Ｖinitial（＜Ｖset）を与える。そのため、メモリセルＭＣのデータ書き込み動作（set）の高速化に対しても有利である。
【００９４】
［第２の実施形態（ステップアップの途中でオフセット電圧を与える一例）］  
次に、図９を用い、第２の実施形態に係る半導体記憶装置およびその制御方法について説明する。この実施形態は、ステップアップ書き込みの途中でオフセット電圧Ｖoffsetを与える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９５】
＜Sensing operation＞  
図９のタイミングチャートに沿って、第２の実施形態に係るSensing operationについて説明する。ここでは、上記と同様に、上記図６Ａ、図６Ｂに示した選択関係を一例に挙げる。そのため、図中の（ａ）は非選択のLeft side側から駆動されるビット線（ＢＬｌｅ，ＢＬｌｏ）であり、（ｂ）は選択ビット線でRight side側から駆動されるodd側の選択ビット線ＢＬｒｏであり、（ｃ）は選択sideであるLeft sideから駆動される非選択ビット線ＢＬｒｅである。
【００９６】
図示するように、本例では、時刻ｔ０の際に、選択ビット線ＢＬｏに対して、オフセット電圧を印加せずに、上記と同様のステップアップ書き込みをスタートさせる。
【００９７】
続いて、時刻ｔ６の際、ステップアップ書き込みの途中で、選択ビット線ＢＬｒｏにオフセット電圧Ｖoffsetを与える制御を行う点で、上記第１の実施形態と相違する。
【００９８】
この際、Neighbor BL（BLle, BLLo）については、カップリング効果を大きくするため０Ｖに放電しておく。
【００９９】
続いて、時刻ｔ７の際、選択ビット線ＢＬｒｏにオフセット電圧Ｖoffsetを印加した状態で、同様に、neighbor BL（ＢＬｌｅ，ＢＬｌｏ）の電圧をステップアップさせる。すると、選択ビット線ＢＬｒｏは、Voffset+Ccoupling電圧まで、昇圧される。
【０１００】
続いて、同様の動作を行い、第２の実施形態に係るSensing operationを終了する。
【０１０１】
ここで、オフセット電圧Ｖoffsetを与えるタイミングは、例えば、隣接ビット線ＢＬｌｅ，ＢＬｌｏの電圧が、Ｖsafe_max近傍に近づいた際であることが望ましい。ここで、Ｖsafe_maxとは、メモリセルＭＣの状態に依存せず、ビット線に印加が許される電圧である。Ｖsafe_max以上高い電圧が印加されると、ブレークダウンを起こし、メモリセルＭＣに誤書き込みが発生する可能性があるからである。
【０１０２】
尚、本例では、セット動作について説明しているが、状態変化後、早急にＢＬ電圧を抜く必要があることは、リセット動作や、フォーミング動作等でも同様であるため、これらの動作への適応も有効である。さらに、ワード線ＷＬ側から電圧を印加する場合にも、同様に有効である。
【０１０３】
＜作用効果＞  
第２の実施形態によれば、少なくとも下記（１）乃至（３）の効果が得られる。
【０１０４】
さらに、本例では、制御回路１７が、ステップアップ書き込みの途中で、選択ビット線ＢＬｒｏにオフセット電圧Ｖoffsetを与える制御を行う（時刻ｔ６）点で、上記第１の実施形態と相違する。
【０１０５】
このように、選択ビット線ＢＬｒｏにオフセット電圧Ｖoffsetを与える制御を行うことで、書き込み時間を低減でき、高速動作化できる点で有利である。
【０１０６】
また、必要に応じて、本例を適応することが可能である。
【０１０７】
［第３の実施形態（非選択ビット線を独立して制御する一例）］  
次に、図１０を用い、第３の実施形態に係る半導体記憶装置およびその制御方法について説明する。この実施形態は、選択ビット線に隣接する非選択のビット線を独立して制御する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１０８】
＜Sensing operation＞  
図１０のタイミングチャートに沿って、第３の実施形態に係るSensing operationについて説明する。ここでは、上記と同様に、上記図６Ａ、図６Ｂに示した選択関係を一例に挙げる。そのため、図中の（ａ）は非選択のLeft side側から駆動されるビット線（ＢＬｌｅ，ＢＬｌｏ）であり、（ｂ）は選択ビット線でRight side側から駆動されるodd側の選択ビット線ＢＬｒｏであり、（ｃ）は選択sideであるLeft sideから駆動される非選択ビット線ＢＬｒｅである。
【０１０９】
図中（ａ−１），（ａ−２）に示すように、第３の実施形態では、選択ビット線ＢＬｒｏに隣接する２本の非選択ビット線ＢＬｌｅ，ＢＬｌｏを独立に制御する点で、第１の実施形態と相違する。
【０１１０】
例えば、時刻ｔ１の際、一方の非選択ビット線ＢＬｌｅ（n-1）を昇圧させ、カップリング効果により、選択ビット線ＢＬｒｏを昇圧（boost）させる。
【０１１１】
続いて、時刻ｔ２の際、他方の非選択ビット線ＢＬｌｏ（n+1）を昇圧させ、カップリング効果により、選択ビット線ＢＬｒｏをさらに昇圧（boost）させる。
【０１１２】
以後、同様の制御動作を行う。
【０１１３】
＜作用効果＞  
第３の実施形態によれば、少なくとも下記（１）乃至（３）の効果が得られる。
【０１１４】
さらに、本例では、制御回路１７が、２本の非選択ビット線ＢＬｌｅ，ＢＬｌｏの充電または放電のタイミングをずらすように、２本の非選択ビット線ＢＬｌｅ，ＢＬｌｏを独立して制御する点で、上記第１の実施形態と相違する。
【０１１５】
ここで、可変抵抗素子ＶＲの抵抗変化材料によっては、書き込み動作で重要なのは、瞬間的な高電界である場合がある。この場合、本例のように、２本の非選択ビット線ＢＬｌｅ，ＢＬｌｏの充電タイミングをずらすように、２本の非選択ビット線ＢＬｌｅ，ＢＬｌｏを独立に制御することで、選択ビット線ＢＬｏに瞬間的に、高電界を印加することが可能となる。
【０１１６】
この場合、ずらした時間（Toffset）に最適な値を設定することにより、電界が最大になった時点で、片方の非選択ビット線ＢＬｒｅの電圧の放電を開始することが可能となる。そのため、選択ＢＬｒｏの放電を状態変化検知より先に開始でき、より高速化に放電（discharge）を行える点で更に有利である。
【０１１７】
尚、本例では、セット動作について説明しているが、状態変化後、早急にビット電圧を抜く必要があることは、リセット動作や、フォーミング動作でも同様であるため、これらの動作への適応も有効である。さらに、ワード線ＷＬ側から電圧を印加する場合にも同様に有効である。
【０１１８】
［第４の実施形態（バリエーション）］  
次に、図１１を用い、第４の実施形態に係る半導体記憶装置およびその制御方法について説明する。この実施形態は、上記実施形態の制御のバリエーションの一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１１９】
＜Sensing operation＞  
図１１のタイミングチャートに沿って、第４の実施形態に係るSensing operationについて説明する。ここでは、上記と同様に、上記図６Ａ、図６Ｂに示した選択関係を一例に挙げる。そのため、図中の（ａ）は非選択のLeft side側から駆動されるビット線（ＢＬｌｅ，ＢＬｌｏ）であり、（ｂ）は選択ビット線でRight side側から駆動されるodd側の選択ビット線ＢＬｒｏであり、（ｃ）は選択sideであるLeft sideから駆動される非選択ビット線ＢＬｒｅである。
【０１２０】
図示するように、本例では、時刻ｔ１の際に、選択ビット線ＢＬｒｏに対して、オフセット電圧としての初期電圧Ｖoffset_1を与える。
【０１２１】
この時刻ｔ１の際、一方の非選択ビット線ＢＬｌｅを昇圧させ、カップリング効果により、選択ビット線ＢＬｒｏを昇圧（boost）させる。
【０１２２】
続いて、時刻ｔ２の際、他方の非選択ビット線ＢＬｌｏを昇圧させ、カップリング効果により、選択ビット線ＢＬｒｏをさらに昇圧（boost）させる。
【０１２３】
以後、同様の制御動作を行う。
【０１２４】
＜作用効果＞  
第４の実施形態によれば、少なくとも下記（１）乃至（３）の効果が得られる。
【０１２５】
本例によれば、選択ＢＬｒｏを第３の実施形態の場合よりもより高いレベルにすることが可能となる点で有利である。このように、必要に応じて、本例のようなバリエーションを適用することが可能である。
【０１２６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２７】
ＭＡ…メモリセルアレイ、１３…センスアンプ、ＢＬｒｅ…Right sideの偶数ビット線、ＢＬｒｏ…Right sideの奇数ビット線、ＢＬｌｅ…Left sideの偶数ビット線、ＢＬｌｏ…Left sideの奇数ビット線。
【図１】
2012221547.tif 000003
【図２】
2012221547.tif 000004
【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2012221547.tif 000009
【図７】
2012221547.tif 000010
【図８】
2012221547.tif 000011
【図９】
2012221547.tif 000012
【図１０】
2012221547.tif 000013
【図１１】
2012221547.tif 000014