(57)【要約】【課題】ウェハテストを必要とする半導体装置を縮小化を可能にすること。【解決手段】半導体装置は、ボンディングパッドと、ボンディングパッドに電気的に接続されたボンディングワイヤと、ボンディングワイヤがボンディングパッドに接続される前のウェハ状態において電気的特性が試験される被試験回路と、被試験回路の試験のための端子となると共に、ボンディングパッドに隣接して配置され、ボンディングワイヤと接触している試験用パッドと、被試験回路の試験時に試験用パッドと被試験回路とを電気的に接続する試験用配線と、被試験回路の試験後に被試験回路と試験用パッドとの電気的接続を遮断する遮断機構と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ボンディングパッドと、
前記ボンディングパッドに電気的に接続されたボンディングワイヤと、
前記ボンディングワイヤが前記ボンディングパッドに接続される前のウェハ状態において電気的特性が試験される被試験回路と、
前記被試験回路の試験のための端子となると共に、前記ボンディングパッドに隣接して配置され、前記ボンディングワイヤと接触している試験用パッドと、
前記被試験回路の試験時に前記試験用パッドと前記被試験回路とを電気的に接続する試験用配線と、
前記被試験回路の試験後に前記被試験回路と前記試験用パッドとの電気的接続を遮断する遮断機構と、を備えることを特徴とする半導体装置。
【請求項２】
前記遮断機構は、トランスファゲート又はヒューズを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
ボンディングパッドと、
前記ボンディングパッドに電気的に接続されたボンディングワイヤと、
前記ボンディングワイヤが前記ボンディングパッドに接続される前のウェハ状態において電気的特性が試験される被試験回路と、
前記被試験回路の試験のための端子となると共に、前記ボンディングパッドに隣接して配置され、前記ボンディングワイヤと接触している試験用パッドと、
前記被試験回路の試験時に前記試験用パッドと前記被試験回路とを電気的に接続すると共に、前記被試験回路の試験後に断線されている試験用配線と、を備えることを特徴とする半導体装置。
【請求項４】
前記試験用配線は、ウェハをチップに分断するためのスクライブ領域において断線されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
ボンディングパッド、
ボンディングワイヤが前記ボンディングパッドに接続される前のウェハ状態において電気的特性が試験される被試験回路、及び
前記被試験回路の試験のための端子となると共に、前記ボンディングパッドに接続される前記ボンディングワイヤが前記ボンディングパッドと同時に接触可能となるように前記ボンディングパッドに隣接して形成された試験用パッド、を有する複数の半導体チップ領域と、
前記半導体チップ領域を個片化するためのスクライブ領域と、
少なくとも一部が前記スクライブ領域を経由して前記被試験回路と前記試験用パッドとを電気的に接続する試験用配線と、を備えることを特徴とする半導体装置。
【請求項６】
前記試験用配線は、前記スクライブ領域において前記半導体チップ領域を個片化する際に切断されることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウェハの状態において電気的特性が試験される被試験回路を備える半導体装置に関する。
【背景技術】
【０００２】
近年の半導体装置では、高機能化の要求が高まり、例えばロジック回路とＤＲＡＭ等のマクロを混載した製品が増加している。これらマクロは半導体装置のウェハの状態において、すなわちパッケージへ組立設計前（ボンディング前）に、電気的特性を試験する必要がある。そこで、半導体装置には、電気的特性試験時に試験装置のプローブ針を接触させるための試験用パッド（プロービング用パッド）が設けられている。この試験用パッドに係る背景技術については例えば特許文献１〜３に開示されている。
【０００３】
特許文献１に記載の半導体集積回路装置は、組立工程の簡素化及び終端処理の不要化を実現するために、半導体チップ内に探針を接触させてプローブテストが行われると共に、組立工程においてボンディングワイヤーによる配線が施され、半導体チップ内に形成された電源供給用の電源用ボンディングパッドとアース電位を設定するグランド用ボンディングパッドと、電源用ボンディングパッド又はグランド用ボンディングパッドに少なくともボンディングワイヤーの接続面積の範囲内に近接して形成され、プローブテストの際に探針が接触されると共に、組立工程においてボンディングワイヤーの接続により電源用ボンディングパッド又はグランド用ボンディングパッドに一体に接続される少なくとも１つのプローブコンタクトを設けている。
【０００４】
特許文献２に記載の半導体チップにおいては、不正な情報処理を防止するために、ウエハ上の第１ＬＳＩ領域の内部回路を検査する検査回路を動作させるための検査用パッドを、そのＬＳＩ領域に近接する別のＬＳＩ領域である第２ＬＳＩ領域に配置し、検査用パッドおよび検査回路を用いて検査を行った後、第１ＬＳＩ領域を単体のＬＳＩチップに切り離すためにスクライブ領域をスクライブし、このとき、検査配線が切断され、該検査配線により接続されていた検査用パッドと検査回路とは切り離される。
【０００５】
特許文献３に記載の半導体集積回路装置は、チップ面積の増大を防止するために、ウエハ上に複数個の半導体集積回路チップの領域が所定の間隙を以って形成され、半導体集積回路チップの領域は回路素子領域と、これに接続する外部接続用の複数個の第１の電極パッドを有し、所定の間隙を構成する余剰領域には、半導体集積回路チップの領域に含まれる回路素子領域に接続する複数個の第２の電極パッドを設けて成る。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６２−２７９６４８号公報
【特許文献２】特開２００３−２１８１７８号公報
【特許文献３】特開平６−６１２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本発明の観点から与えられる。
【０００８】
半導体装置は低価格化及び小型化の要求のため、チップ面積を縮小する必要性が高まっている。特に、ボンディングパッド及びその設置領域はチップに対する面積の比率が高く、ボンディングパッドの数は、製造原価に大きく影響している。
【０００９】
特許文献１に記載の半導体集積回路装置は、半導体チップの小型化を図っている。しかしながら、特許文献１に記載の半導体集積回路装置においては、プロービングコンタクトをボンディングワイヤによって電源用ボンディングパッド又はグランド用ボンディングパッドと電気的に接続するため、例えばウェハーテストにて測定対象となる信号配線が試験回路の出力端子の場合、パッケージ組立後に試験回路と電源又はグランドとの間にリーク電流が発生する。また、チップ内部回路の電位を測定する試験の場合、ボンディング後に試験箇所が電源又はグランド電位に固定されてしまうため、パッケージ組立後に内部回路の動作不良を引き起こす問題がある。
【００１０】
一方、特許文献２〜３に記載の半導体装置においては、スクライブ領域に配線等が配置されている。しかしながら、特許文献２に記載の半導体装置においては、検査用パッドを設けるための別のＬＳＩ領域（チップ）が必要となるので、生産効率及びコスト上の問題がある。特許文献３に記載の半導体集積回路装置においては、電極パッドを余剰領域（スクライブ領域）に形成する必要がある。このため、余剰領域を大きくせざるを得ず、生産効率及びコスト上の問題がある。
【課題を解決するための手段】
【００１１】
本発明の第１視点によれば、半導体装置は、ボンディングパッドと、ボンディングパッドに電気的に接続されたボンディングワイヤと、ボンディングワイヤがボンディングパッドに接続される前のウェハ状態において電気的特性が試験される被試験回路と、被試験回路の試験のための端子となると共に、ボンディングパッドに隣接して配置され、ボンディングワイヤと接触している試験用パッドと、被試験回路の試験時に試験用パッドと被試験回路とを電気的に接続する試験用配線と、被試験回路の試験後に被試験回路と試験用パッドとの電気的接続を遮断する遮断機構と、を備える。
【００１２】
上記第１視点の好ましい形態によれば、遮断機構は、トランスファゲート又はヒューズを有する。
【００１３】
本発明の第２視点によれば、半導体装置は、ボンディングパッドと、ボンディングパッドに電気的に接続されたボンディングワイヤと、ボンディングワイヤがボンディングパッドに接続される前のウェハ状態において電気的特性が試験される被試験回路と、被試験回路の試験のための端子となると共に、ボンディングパッドに隣接して配置され、ボンディングワイヤと接触している試験用パッドと、被試験回路の試験時に試験用パッドと被試験回路とを電気的に接続すると共に、被試験回路の試験後に断線されている試験用配線と、を備える。
【００１４】
上記第２視点の好ましい形態によれば、試験用配線は、ウェハをチップに分断するためのスクライブ領域において断線されている。
【００１５】
本発明の第３視点によれば、ボンディングパッド、ボンディングワイヤがボンディングパッドに接続される前のウェハ状態において電気的特性が試験される被試験回路、及び被試験回路の試験のための端子となると共に、ボンディングパッドに接続されるボンディングワイヤがボンディングパッドと同時に接触可能となるようにボンディングパッドに隣接して形成された試験用パッド、を有する複数の半導体チップ領域と、半導体チップ領域を個片化するためのスクライブ領域と、少なくとも一部がスクライブ領域を経由して被試験回路と試験用パッドとを電気的に接続する試験用配線と、を備える。
【００１６】
上記第３視点の好ましい形態によれば、試験用配線は、スクライブ領域において半導体チップ領域を個片化する際に切断される。
【発明の効果】
【００１７】
本発明は、以下の効果のうち少なくとも１つを有する。
【００１８】
本発明においては、試験用パッドとボンディングパッドとを、ボンディングワイヤが両方と接触するように近接して配置することができる。これにより、試験用パッドとボンディングパッド間に介在する領域面積を縮小することができる。また、ボンディングワイヤが試験用パッドとボンディングパッドの両方に接続することができる。これにより、試験用パッドとボンディングパッド自体が占める面積も縮小することができる。したがって、半導体装置の縮小化を図ることができる。
【００１９】
試験用パッドがボンディングパッド及びボンディングワイヤと電気的に接続されていたとしても、ボンディングパッド及びボンディングワイヤと被試験回路との電気的接続を遮断することができる。これにより、被試験回路と電源又はグランドとの間におけるリーク電流の発生を抑制することができる。また、被試験回路が固定電位に固定されることによる動作不良の発生を抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態に係る半導体装置の概略構成図。
【図２】遮断回路の一例を示す回路図。
【図３】電気的特性試験時の本発明の第１実施形態に係る半導体装置の概略図。
【図４】パッケージ後の本発明の第１実施形態に係る半導体装置の概略図。
【図５】本発明の第２実施形態に係る半導体装置の概略構成図。
【図６】電気的特性試験時の本発明の第２実施形態に係る半導体装置の概略図。
【図７】パッケージ後の本発明の第２実施形態に係る半導体装置の概略図。
【発明を実施するための形態】
【００２１】
本発明の第１実施形態に係る半導体装置について説明する。図１に、本発明の第１実施形態に係る半導体装置の概略構成図を示す。
【００２２】
半導体装置１００は、ウェハの状態において電気的特性を試験する（ウェハテストが必要とされる）被試験回路１０４と、電気的特性試験時の試験用端子であり、プローブ針を接触させるプロービングパッド（特許請求の範囲にいう「試験用パッド」）１０１と、パッケージ時にボンディングワイヤが接続されるボンディングパッド１０２と、ボンディングパッド１０２と電気的に接続された配線１０３と、被試験回路１０４とプロービングパッド１０１とを電気的に接続する試験用配線１０５，１０６と、プロービングパッド１０１と被試験回路との電気的接続を遮断するための遮断機構１１０と、を備える。遮断機構１１０とプロービングパッド１０１とは第１試験用配線１０５を介して電気的に接続され、遮断機構１１０と被試験回路１０４とは第２試験用配線１０６を介して電気的に接続されている。配線１０３は、電源配線、グランド配線及び信号入出力配線のいずれであってもよい。
【００２３】
プロービングパッド１０１とボンディングパッド１０２は、ボンディングパッド１０２にボンディングワイヤを接続したときに１つのボンディングワイヤがプロービングパッド１０１にも接続されるように、隣接して配置されている。また、プロービングパッド１０１及びボンディングパッド１０２の面積は、それぞれ、プロービングパッド１０１とボンディングパッド１０２とで１つのボンディングワイヤと接触することができる範囲で縮小させることもできる。好ましくは、プロービングパッド１０１とボンディングパッド１０２とは、通常のボンディングパッドを、中心付近を通る線（例えば二等分線）で分割したような形態であると好ましい。
【００２４】
図２に、遮断機構１１０の構成の一例である回路図を示す。例えば、遮断機構１１０は、ｎＭＯＳトランジスタ１１２及びｐＭＯＳトランジスタ１１３を有するトランスファゲート１１１と、インバータ１１４と、制御端子１１５と、を備える。ｎＭＯＳトランジスタ１１２及びｐＭＯＳトランジスタ１１３のドレイン側は第１試験用配線１０５に接続され、ソース側は第２試験用配線１０６に接続されている。ｎＭＯＳトランジスタ１１２のゲートは制御端子１１５に接続されている。ｐＭＯＳトランジスタ１１３のゲートはインバータ１１４の出力側に接続されている。インバータ１１４の入力側は制御端子１１５に接続されている。図２に示す遮断機構は、トランスファゲート１１１によってプロービングパッド１０１と被試験回路１０４との接続状態を制御することができる。
【００２５】
次に、図２に示す遮断機構１１０を有する半導体装置１００の動作について説明する。図３に、電気的特性試験時の半導体装置の概略図を示す。図４に、パッケージ後の半導体装置の概略図を示す。なお、図１、図３及び図４においては、遮断機構１１０による導通制御をスイッチ素子により表象的に図示してある。
【００２６】
電気的特性試験時においては、制御端子１１５をハイレベルとして、トランスファゲート１１１を導通状態とする。これにより、プロービングパッド１０１と被試験回路１０４とは電気的に接続される。このとき、プローブ針１０７をプロービングパッド１０１に接触させれば、被試験回路１０４の電気的特性を試験することができる。
【００２７】
電気的特性試験後、すなわちボンディングパッド１０２にボンディングワイヤ１０８を接続したパッケージング後においては、制御端子１１５をローレベルとして、トランスファゲート１１１を遮断する。これにより、プロービングパッド１０１と被試験回路１０４とは電気的に切断される。このとき、ボンディングワイヤ１０８が、ボンディングパッド１０２のみならず、プロービングパッド１０１にも接続されていたとしても、被試験回路１０４が配線１０３と電気的に接続されることを防止することができる。したがって、プロービングパッド１０１は、ボンディングワイヤ１０８をボンディングパッド１０２に接続する際にボンディングワイヤ１０８と接続されてしまうような領域に形成することができる。これにより、ボンディングパッド１０２とプロービングパッド１０１間の面積、及びボンディングパッド１０２及びプロービングパッド１０１が占有する面積を縮小することができる。また、配線１０３が電源配線であり、プローブテストの対象となる被試験回路１０４が出力端子の場合は、電源（又はグランド）間のリーク電流、またチップ内部回路の電位を測定する場合は、ボンディング後に該当箇所が電源（又はグランド）電位に固定されてしまうために引き起こされる内部回路の動作不良を防止することができる。
【００２８】
上記説明においては、トランスファゲートを有する遮断機構を例にして説明したが、この他にも例えば遮断機構１１０としてヒューズを用いることもできる。
【００２９】
次に、本発明の第２実施形態に係る半導体装置について説明する。図５に、本発明の第２実施形態に係る半導体装置のウェハ状態における概略構成図を示す。
【００３０】
ウェハ状態における半導体装置２００は、半導体チップとなる半導体チップ領域２１１、及び半導体チップ領域２１１を分断して個片化するためのスクライブ領域２１２を有する。半導体装置２００は、第１実施形態と同様にして、プロービングパッド２０１、ボンディングパッド２０２、配線２０３、被試験回路２０４及び試験用配線２０５を備える。プロービングパッド２０１、ボンディングパッド２０２、配線２０３、及び被試験回路２０４は、半導体チップ領域２１１に形成されている。プロービングパッド２０１の形態は第１実施形態と同様に、ボンディングパッド２０２に隣接し、その大きさはボンディングパッドと合わせて通常の１つのパッドの大きさとなるようなものとなっている。第１実施形態と異なる点は、半導体装置２００は、遮断機構を有していない。
【００３１】
ウェハ状態の半導体装置２００においては、試験用配線２０５はスクライブ領域２１２を経由しており、試験用配線２０５の一部２０５ａは、ウェハの分断時に切断されるようにスクライブ領域２１２に存在している。図５に示す形態においては、試験用配線２０５は、プロービングパッド２０１からスクライブ領域２１２へ延在し、スクライブ領域２１２で折り返して被試験回路２０４へと延在している。
【００３２】
図６に、電気的特性試験時の半導体装置の概略図を示す。図７に、パッケージ後の半導体装置の概略図を示す。なお、図５及び図６に示す半導体装置はウェハ状態にあり、図７に示す半導体装置はウェハを分断後のチップ状態にある。
【００３３】
ウェハ状態においては、プロービングパッド２０１と被試験回路２０４とは試験用配線２０５を介して電気的に接続されている。これにより、プローブ針２０７をプロービングパッド２０１に接触させることにより、試験用配線２０５の電気的特性を試験することができる。
【００３４】
ウェハをスクライブ領域２１２で分断したチップ状態においては、ウェハの分断に伴い、スクライブ領域２１２にある試験用配線２０５の一部２０５ａも切断除去される。これにより、プロービングパッド２０１と被試験回路２０４との電気的接続は切断される。したがって、ボンディングワイヤ２０８をボンディングパッド２０２に接続した際に、ボンディングワイヤ２０８とプロービングパッド２０１とが接続されることになっても被試験回路２０４と配線２０３との電気的接続を切断することができる。
【００３５】
本実施形態によれば、第１実施形態と同様の効果に加えて、遮断機構を設けない分チップサイズをさらに縮小することができる。
【００３６】
半導体装置は、被試験回路とプロービングパッドとの間に被試験回路を試験するための試験回路をさらに有してもよい。
【００３７】
なお、本発明においては、半導体チップに個別化する前のウェハ状態及びウェハからチップを分離したチップ状態のいずれも「半導体装置」と称している。
【００３８】
本発明の半導体装置は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。
【００３９】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【符号の説明】
【００４０】
１００，２００          半導体装置
１０１，２０１          プロービングパッド（試験用パッド）
１０２，２０２          ボンディングパッド
１０３，２０３          配線
１０４，２０４          被試験回路
１０５，１０６，２０５          試験用配線
２０５ａ          スクライブ領域における試験用配線の一部
１０７，２０７          プローブ針
１０８，２０８          ボンディングワイヤ
１１０          遮断機構
１１１          トランスファゲート
１１２，１１３          ＭＯＳトランジスタ
１１４          インバータ
１１５          制御端子
２１１          半導体チップ領域
２１２          スクライブ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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