(57)【要約】【課題】半導体チップをパッケージから切り出すことなく、パッケージ内の半導体チップ毎に、電気的に絶縁された状態で解析を行う【解決手段】ＣＰＵチップ２とメモリチップ３とを電気的に接続する配線１１と、ＣＰＵチップ２と電源チップ４とを電気的に接続する配線１２と、ＣＰＵチップ２、メモリチップ３、および電源チップ４を封止する樹脂層２１と、樹脂層２１の上方に設けられた樹脂層２２と、樹脂層２２の上方に設けられた樹脂層２３とを備え、配線１１は、ＣＰＵチップ２に接続された一端から、樹脂層２３内を通過することなく樹脂層２１内と樹脂層２２内を通過して、メモリチップ３に接続された他端に到達するように形成され、配線１２は、ＣＰＵチップ２に接続された一端から、樹脂層２１内と樹脂層２２内と樹脂層２３内を通過して、電源チップ４に接続された他端に到達するように形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
１つのパッケージに少なくとも３個の半導体チップを内蔵する半導体装置であって、
第１半導体チップと第２半導体チップとを電気的に接続する第１配線と、
前記第１半導体チップと第３半導体チップとを電気的に接続する第２配線と、
樹脂を材料として構成され、前記第１半導体チップ、前記第２半導体チップ、および前記第３半導体チップを封止する第１樹脂層と、
樹脂を材料として構成され、前記第１樹脂層の上方に設けられた第２樹脂層と、
樹脂を材料として構成され、前記第２樹脂層の上方に設けられた第３樹脂層とを備え、
前記第１配線は、前記第１半導体チップに接続された一端から、前記第３樹脂層内を通過することなく前記第１樹脂層内と前記第２樹脂層内を通過して、前記第２半導体チップに接続された他端に到達するように形成され、
前記第２配線は、前記第１半導体チップに接続された一端から、前記第１樹脂層内と前記第２樹脂層内と前記第３樹脂層内を通過して、前記第３半導体チップに接続された他端に到達するように形成される
ことを特徴とする半導体装置。
【請求項２】
前記第２樹脂層は、前記第３樹脂層よりも樹脂硬度が高い材料で構成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１配線の数は、前記第２配線の数よりも多い
ことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
１つのパッケージに少なくとも３個の半導体チップを内蔵する半導体装置であって、
第１半導体チップと第２半導体チップとを電気的に接続する第１配線と、
前記第１半導体チップと第３半導体チップとを電気的に接続する第２配線と、
当該半導体装置の外部から、予め設定された第１切断信号、および予め設定された第２切断信号を入力する信号入力手段と、
前記第１配線の一端から他端に至る経路上に設けられて、前記信号入力手段に前記第１切断信号が入力すると前記第１配線を断線させる第１断線手段と、
前記第２配線の一端から他端に至る経路上に設けられて、前記信号入力手段に前記第２切断信号が入力すると、前記第２配線を断線させる第２断線手段とを備える
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップを１パッケージに搭載する半導体装置に関する。
【背景技術】
【０００２】
近年、システム・オン・チップの開発工数の増大や、主にシステム・オン・チップで使用するメモリをチップ内に内蔵するプロセスの困難さから、システム・イン・パッケージ（以下、ＳＩＰという）およびマルチチップモジュール（以下、ＭＣＭという）といった複数の半導体チップを１パッケージに搭載する技術が開発されている（例えば、特許文献１，２を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−７７３３９号公報
【特許文献２】特開２０００−１１１６１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、複数の半導体チップを搭載したパッケージで不具合が発生した場合には、不具合の原因となっている半導体チップを特定する必要がある。しかし、上記のＳＩＰおよびＭＣＭでは、パッケージ内の配線により複数の半導体チップ間が電気的に接続されているために、パッケージ内の各半導体チップについて、他の全ての半導体チップと電気的に絶縁された状態で解析を行うことができない。このため、不具合の原因となる半導体チップの特定が困難になる。
【０００５】
一方、不具合が発生したパッケージから各半導体チップを切り出して解析を行うという方法が考えられるが、切り出された半導体チップが破壊されてしまうおそれがある。
本発明は、こうした問題に鑑みなされたものであり、半導体チップをパッケージから切り出すことなく、パッケージ内の半導体チップ毎に、電気的に絶縁された状態で解析を行うことを可能とする技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた請求項１に記載の半導体装置は、１つのパッケージに少なくとも３個の半導体チップを内蔵する半導体装置であって、第１半導体チップと第２半導体チップとを電気的に接続する第１配線と、第１半導体チップと第３半導体チップとを電気的に接続する第２配線と、樹脂を材料として構成され、第１半導体チップ、第２半導体チップ、および第３半導体チップを封止する第１樹脂層と、樹脂を材料として構成され、第１樹脂層の上方に設けられた第２樹脂層と、樹脂を材料として構成され、第２樹脂層の上方に設けられた第３樹脂層とを備え、第１配線は、第１半導体チップに接続された一端から、第３樹脂層内を通過することなく第１樹脂層内と第２樹脂層内を通過して、第２半導体チップに接続された他端に到達するように形成され、第２配線は、第１半導体チップに接続された一端から、第１樹脂層内と第２樹脂層内と第３樹脂層内を通過して、第３半導体チップに接続された他端に到達するように形成される。
【０００７】
このように構成された半導体装置では、第１，２，３半導体チップを封止する第１樹脂層が、第１，２，３樹脂層のうちで最も下層に配置されている。そして、第１樹脂層の上方に設けられた第２樹脂層内には、第１，２配線が存在する一方、第１，２，３半導体チップが存在しない。さらに、第２樹脂層の上方に設けられた第３樹脂層内には、第２配線が存在する一方、第１配線および第１，２，３半導体チップが存在しない。
【０００８】
したがって、第１，２，３樹脂層が積層されている状態から第３樹脂層を剥離すると、第２配線が切断される一方、第１，２，３半導体チップおよび第１配線は、第３樹脂層の剥離の影響を受けることなく、第１，２樹脂層内に内蔵されたままの状態となる。
【０００９】
これにより、第３半導体チップについて、半導体装置から切り出されることなく、第１，２半導体チップと電気的に絶縁された状態で解析を行うことができる。
さらに、第１，２樹脂層が積層されている状態から第２樹脂層を剥離すると、第１配線が切断される一方、第１，２，３半導体チップは、第２樹脂層の剥離の影響を受けることなく、第１樹脂層内に内蔵されたままの状態となる。
【００１０】
これにより、第１半導体チップについて、半導体装置から切り出されることなく、第２，３半導体チップと電気的に絶縁された状態で解析を行うことができる。また、第２半導体チップについて、半導体装置から切り出されることなく、第１，３半導体チップと電気的に絶縁された状態で解析を行うことができる。
【００１１】
また請求項１に記載の半導体装置では、請求項２に記載のように、第２樹脂層は、第３樹脂層よりも樹脂硬度が高い材料で構成されるようにするとよい。例えば、第３樹脂層を非結晶性、第２樹脂層を結晶性の材料で構成するとよい。
【００１２】
これにより、第２樹脂層より第３樹脂層の方を、半導体装置から剥離し易くすることができる。このため、第３樹脂層を剥離する際に、第２樹脂層も剥離してしまうという状況の発生を抑制することができる。
【００１３】
ところで、第１，２，３樹脂層内を通過する配線を形成するほうが、第１，２樹脂層内を通過する配線を形成するよりも、層数が増える分、技術的に困難であり、配線が通過する層数が増えるほど、半導体装置の製造において歩留まりが低下する。
【００１４】
そこで、請求項１または請求項２に記載の半導体装置では、請求項３に記載のように、第１配線の数が、第２配線の数よりも多いようにしてもよい。すなわち、第１配線および第２配線のうち、配線数が少ないほうが、上方の樹脂層に設けられる。
【００１５】
これにより、第１，２，３樹脂層内を通過する配線の数は、第３樹脂層内を通過することなく第１，２樹脂層内を通過する配線の数よりも少なくなり、半導体装置の製造における歩留まり低下を抑制することができる。
【００１６】
また、請求項４に記載の半導体装置は、１つのパッケージに少なくとも３個の半導体チップを内蔵する半導体装置であって、第１半導体チップと第２半導体チップとを電気的に接続する第１配線と、第１半導体チップと第３半導体チップとを電気的に接続する第２配線を備える。また信号入力手段が、当該半導体装置の外部から、予め設定された第１切断信号、および予め設定された第２切断信号を入力する。そして、第１配線の一端から他端に至る経路上に設けられた第１断線手段が、信号入力手段に第１切断信号が入力すると第１配線を断線させるとともに、第２配線の一端から他端に至る経路上に設けられた第２断線手段が、信号入力手段に第２切断信号が入力すると、第２配線を断線させる。
【００１７】
このように構成された半導体装置では、まず、当該半導体装置の外部から信号入力手段を介して第２切断信号を入力すると、第２配線が断線する。これにより、第３半導体チップについて、半導体装置から切り出されることなく、第１，２半導体チップと電気的に絶縁された状態で解析を行うことができる。
【００１８】
その後、当該半導体装置の外部から信号入力手段を介して第１切断信号を入力すると、第１配線が断線する。これにより、第１半導体チップについて、半導体装置から切り出されることなく、第２，３半導体チップと電気的に絶縁された状態で解析を行うことができる。また、第２半導体チップについて、半導体装置から切り出されることなく、第１，３半導体チップと電気的に絶縁された状態で解析を行うことができる。
【００１９】
なお、第１，２断線手段として、例えば、トランジスタで構成されたスイッチ、フラッシュメモリ素子、ｅフューズ等を用いることができる。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態の半導体装置１の構成を示す断面図である。
【図２】第１実施形態の解析手順を示すフローチャートである。
【図３】第２実施形態の半導体装置１の構成を示す断面図、およびシリコンインタポーザ５８，６８の構成を示す回路図である。
【図４】第２，３，４実施形態における解析手順を示すフローチャートである。
【図５】第３，４実施形態のシリコンインタポーザ５８，６８の構成を示す回路図である。
【発明を実施するための形態】
【００２１】
（第１実施形態）
以下に本発明の第１実施形態について図面とともに説明する。
図１は本発明が適用された第１実施形態の半導体装置１の構成を示す断面図である。
【００２２】
半導体装置１は、図１に示すように、半導体装置１の動作を制御するＣＰＵとして機能する半導体チップ２（以下、ＣＰＵチップ２ともいう）と、各種データを記憶するメモリとして機能する半導体チップ３（以下、メモリチップ３ともいう）と、半導体装置１内に電源を供給する機能を有する半導体チップ４（以下、電源チップ４ともいう）を備える。
【００２３】
さらに半導体装置１は、半導体チップ２，３，４間を電気的に接続する配線１０と、半導体チップ２，３，４と配線１０を封止する封止樹脂２０と、半導体装置１を外部と電気的に接続するための半田ボール３０を備える。
【００２４】
これらのうち封止樹脂２０は、半導体チップ２，３，４を内蔵する樹脂層２１上に、樹脂層２２と樹脂層２３が順次積層されて構成されている。また封止樹脂２０は、樹脂層２１、樹脂層２２、樹脂層２３の順に樹脂硬度が低くなるように構成されている。
【００２５】
また半田ボール３０は、樹脂層２１において樹脂層２２が積層されていない側の面上に複数設けられている。
また配線１０は、ＣＰＵチップ２とメモリチップ３とを接続するＣＰＵ−メモリ間配線１１と、ＣＰＵチップ２と電源チップ４とを接続するＣＰＵ−電源間配線１２とから構成される。
【００２６】
そしてＣＰＵ−メモリ間配線１１は、ＣＰＵチップ２から樹脂層２２に向かって延びて樹脂層２２に至るＣＰＵ側配線５１と、メモリチップ３から樹脂層２２に向かって延びて樹脂層２２に至るメモリ側配線５２と、樹脂層２２内に配置されてＣＰＵ側配線５１とメモリ側配線５２との間を接続する樹脂層内配線５３とから構成される。すなわち、ＣＰＵチップ２とメモリチップ３とは、樹脂層２２で電気的に接続される。
【００２７】
またＣＰＵ−電源間配線１２は、ＣＰＵチップ２から樹脂層２２，２３に向かって延びて樹脂層２３に至るＣＰＵ側配線６１と、電源チップ４から樹脂層２２，２３に向かって延びて樹脂層２３に至る電源側配線６２と、樹脂層２３内に配置されてＣＰＵ側配線６１と電源側配線６２との間を接続する樹脂層内配線６３とから構成される。すなわち、ＣＰＵチップ２と電源チップ４とは、樹脂層２３で電気的に接続される。
【００２８】
なお、ＣＰＵ−メモリ間配線１１およびＣＰＵ−電源間配線１２はそれぞれ複数設けられており（図１では、配線１１，１２それぞれ１本のみ示す）、ＣＰＵ−メモリ間配線１１の配線数のほうが、ＣＰＵ−電源間配線１２の配線数よりも多い。
【００２９】
次に、第１実施形態における半導体装置１の解析手順を説明する。図２は、第１実施形態における半導体装置１の解析手順を示すフローチャートである。
図２に示すように、まず、半導体装置１全体で動作テストを実施し（Ｓ１０）、動作テストで異常が発見されなかった場合には（Ｓ２０：ＮＯ）、半導体装置１の解析を終了する。一方、動作テストで異常が発見された場合には（Ｓ２０：ＹＥＳ）、樹脂層２３を剥離する（Ｓ３０）。例えば、樹脂層２２と樹脂層２３との層間をダイヤモンドカッターなどで切断したり、樹脂層２３が軟化する温度条件下で樹脂層２３を除去したりすることによって、樹脂層２３を剥離することができる。これにより、ＣＰＵ−電源間配線１２が切断される。
【００３０】
そして、ＣＰＵチップ２との電気的接続が切断された状態の電源チップ４の動作テストを実施する（Ｓ４０）とともに、互いに電気的接続された状態のＣＰＵチップ２とメモリチップ３の動作テストを実施する（Ｓ５０）。
【００３１】
その後、樹脂層２２を剥離する（Ｓ６０）。例えば、樹脂層２１と樹脂層２２との層間をダイヤモンドカッターなどで切断したり、樹脂層２２が軟化する温度条件下で樹脂層２２を除去したりすることによって、樹脂層２２を剥離することができる。これにより、ＣＰＵ−メモリ間配線１１が切断される。
【００３２】
そして、メモリチップ３との電気的接続が切断された状態のＣＰＵチップ２の動作テストを実施する（Ｓ７０）とともに、ＣＰＵチップ２との電気的接続が切断された状態のメモリチップ３の動作テストを実施して（Ｓ８０）、半導体装置１の解析を終了する。
【００３３】
このように構成された半導体装置１では、ＣＰＵチップ２とメモリチップ３とを電気的に接続するＣＰＵ−メモリ間配線１１と、ＣＰＵチップ２と電源チップ４とを電気的に接続するＣＰＵ−電源間配線１２と、樹脂を材料として構成され、ＣＰＵチップ２、メモリチップ３、および電源チップ４を封止する樹脂層２１と、樹脂を材料として構成され、樹脂層２１の上方に設けられた樹脂層２２と、樹脂を材料として構成され、樹脂層２２の上方に設けられた樹脂層２３とを備え、ＣＰＵ−メモリ間配線１１は、ＣＰＵチップ２に接続された一端から、樹脂層２３内を通過することなく樹脂層２１内と樹脂層２２内を通過して、メモリチップ３に接続された他端に到達するように形成され、ＣＰＵ−電源間配線１２は、ＣＰＵチップ２に接続された一端から、樹脂層２１内と樹脂層２２内と樹脂層２３内を通過して、電源チップ４に接続された他端に到達するように形成される。
【００３４】
すなわち半導体装置１では、チップ２，３，４を封止する樹脂層２１が、樹脂層２１，２２，２３のうちで最も下層に配置されている。そして、樹脂層２１の上方に設けられた樹脂層２２内には、配線１１，１２が存在する一方、チップ２，３，４が存在しない。さらに、樹脂層２２の上方に設けられた樹脂層２３内には、配線１２が存在する一方、配線１１およびチップ２，３，４が存在しない。
【００３５】
したがって、樹脂層２１，２２，２３が積層されている状態から樹脂層２３を剥離すると、ＣＰＵ−電源間配線１２が切断される一方、チップ２，３，４およびＣＰＵ−メモリ間配線１１は、樹脂層２３の剥離の影響を受けることなく、樹脂層２１，２２内に内蔵されたままの状態となる。
【００３６】
これにより、電源チップ４について、半導体装置１から切り出されることなく、ＣＰＵチップ２およびメモリチップ３と電気的に絶縁された状態で解析を行うことができる。
さらに、樹脂層２１，２２が積層されている状態から樹脂層２２を剥離すると、ＣＰＵ−メモリ間配線１１が切断される一方、チップ２，３，４は、樹脂層２２の剥離の影響を受けることなく、樹脂層２１内に内蔵されたままの状態となる。
【００３７】
これにより、ＣＰＵチップ２について、半導体装置１から切り出されることなく、メモリチップ３および電源チップ４と電気的に絶縁された状態で解析を行うことができる。また、メモリチップ３について、半導体装置１から切り出されることなく、ＣＰＵチップ２および電源チップ４と電気的に絶縁された状態で解析を行うことができる。
【００３８】
また樹脂層２２は、樹脂層２３よりも樹脂硬度が高い材料で構成される。これにより、樹脂層２２より樹脂層２３の方を、半導体装置１から剥離し易くすることができる。このため、樹脂層２３を剥離する際に、樹脂層２２も剥離してしまうという状況の発生を抑制することができる。
【００３９】
また、ＣＰＵ−メモリ間配線１１の配線数のほうが、ＣＰＵ−電源間配線１２の配線数よりも多い。すなわち、ＣＰＵ−メモリ間配線１１およびＣＰＵ−電源間配線１２のうち、配線数が少ないほうが、上方の樹脂層に設けられる。これにより、樹脂層２１，２２，２３内を通過する配線の数は、樹脂層２３内を通過することなく樹脂層２１，２２内を通過する配線の数よりも少なくなり、半導体装置１の製造における歩留まり低下を抑制することができる。樹脂層２１，２２，２３内を通過する配線を形成するほうが、樹脂層２１，２２内を通過する配線を形成するよりも、層数が増える分、技術的に困難であり、配線が通過する層数が増えるほど、半導体装置１の製造において歩留まりが低下するからである。
【００４０】
以上説明した実施形態において、ＣＰＵチップ２は本発明における第１半導体チップ、メモリチップ３は本発明における第２半導体チップ、電源チップ４は本発明における第３半導体チップ、ＣＰＵ−メモリ間配線１１は本発明における第１配線、ＣＰＵ−電源間配線１２は本発明における第２配線、樹脂層２１は本発明における第１樹脂層、樹脂層２２は本発明における第２樹脂層、樹脂層２３は本発明における第３樹脂層である。
【００４１】
（第２実施形態）
以下に本発明の第２実施形態について図面とともに説明する。
図３（ａ）は本発明が適用された第２実施形態の半導体装置１の構成を示す断面図、図３（ｂ）は、シリコンインタポーザ５８，６８の構成を示す回路図である。
【００４２】
第２実施形態の半導体装置１は、図３（ａ）に示すように、半導体装置１の動作を制御するＣＰＵとして機能する半導体チップ２（以下、ＣＰＵチップ２ともいう）と、各種データを記憶するメモリとして機能する半導体チップ３（以下、メモリチップ３ともいう）と、半導体装置１内に電源を供給する機能を有する半導体チップ４（以下、電源チップ４ともいう）を備える。
【００４３】
さらに半導体装置１は、半導体チップ２，３，４間を電気的に接続する配線１０と、半導体チップ２，３，４と配線１０を封止する封止樹脂２０と、半導体装置１を外部と電気的に接続するための半田ボール３０とを備える。
【００４４】
これらのうち封止樹脂２０は、半導体チップ２，３，４を内蔵する樹脂層２１上に、樹脂層２２と樹脂層２３が順次積層されて構成されている。
また半田ボール３０は、樹脂層２１において樹脂層２２が積層されていない側の面上に複数設けられている。
【００４５】
また配線１０は、ＣＰＵチップ２とメモリチップ３とを接続するＣＰＵ−メモリ間配線１１と、ＣＰＵチップ２と電源チップ４とを接続するＣＰＵ−電源間配線１２とから構成される。
【００４６】
そしてＣＰＵ−メモリ間配線１１は、ＣＰＵチップ２から樹脂層２２に向かって延びて樹脂層２２に至るＣＰＵ側配線５６と、メモリチップ３から樹脂層２２に向かって延びて樹脂層２２に至るメモリ側配線５７と、ＣＰＵ側配線５６とメモリ側配線５７との間を接続するシリコンインタポーザ５８とから構成される。
【００４７】
またＣＰＵ−電源間配線１２は、ＣＰＵチップ２から樹脂層２２，２３に向かって延びて樹脂層２３に至るＣＰＵ側配線６６と、電源チップ４から樹脂層２２，２３に向かって延びて樹脂層２３に至る電源側配線６７と、ＣＰＵ側配線６６と電源側配線６７との間を接続するシリコンインタポーザ６８とから構成される。
【００４８】
シリコンインタポーザ５８は、樹脂層２１と樹脂層２２との間に配置され、図３（ｂ）に示すように、ＣＰＵ側配線５６と接続される端子電極となるＣＰＵ側パッド７１と、メモリ側配線５７と接続される端子電極となるメモリ側パッド７２と、ＣＰＵ側パッド７１とメモリ側パッド７２との間の電流経路上に設けられるスイッチ７３とを搭載している。
【００４９】
スイッチ７３は、Ｎチャネル型ＭＯＳＦＥＴ（以下、Ｎ型トランジスタＴｎという）とＰチャネル型ＭＯＳＦＥＴ（以下、Ｐ型トランジスタＴｐという）とを並列接続して構成されるＣＭＯＳスイッチである。そして、スイッチ７３のオン・オフを制御するためのスイッチ制御信号が、Ｐ型トランジスタＴｐのゲートに入力するとともに、インバータ素子ＩＮＶを介してＮ型トランジスタＴｎのゲートに入力する。
【００５０】
なお半導体装置１は、複数の半田ボール３０のうちスイッチ制御信号を入力するために予め設けられたスイッチ制御用半田ボール３１とシリコンインタポーザ５８とを接続する信号入力用配線１６を備えている（図３（ａ）を参照）。このため、スイッチ制御用半田ボール３１からスイッチ制御信号を入力することにより、スイッチ７３のオン・オフを制御することができる。具体的には、スイッチ制御信号をローレベルにすると、Ｐ型トランジスタＴｐとＮ型トランジスタＴｎがオン状態（すなわち、スイッチ７３がオン状態）となり、ＣＰＵ側パッド７１とメモリ側パッド７２との間の電流経路が接続される。一方、スイッチ制御信号をハイレベルにすると、両トランジスタＴｐ，Ｔｎがオフ状態（すなわち、スイッチ７３がオフ状態）となり、ＣＰＵ側パッド７１とメモリ側パッド７２との間の電流経路が切断される。
【００５１】
またシリコンインタポーザ６８は、樹脂層２２と樹脂層２３との間に配置され、ＣＰＵ側配線６６と接続される端子電極となるＣＰＵ側パッド８１と、電源側配線６７と接続される端子電極となる電源側パッド８２と、ＣＰＵ側パッド８１と電源側パッド８２との間の電流経路上に設けられるスイッチ８３とを搭載している。
【００５２】
スイッチ８３は、Ｎ型トランジスタＴｎとＰ型トランジスタＴｐとを並列接続して構成されるＣＭＯＳスイッチである。そして、スイッチ８３のオン・オフを制御するためのスイッチ制御信号が、Ｐ型トランジスタＴｐのゲートに入力するとともに、インバータ素子ＩＮＶを介してＮ型トランジスタＴｎのゲートに入力する。
【００５３】
なお半導体装置１は、複数の半田ボール３０のうちスイッチ制御信号を入力するために予め設けられたスイッチ制御用半田ボール３２とシリコンインタポーザ６８とを接続する信号入力用配線１７を備えている（図３（ａ）を参照）。このため、スイッチ制御用半田ボール３２からスイッチ制御信号を入力することにより、スイッチ７３と同様にしてスイッチ８３のオン・オフを制御することができる。
【００５４】
次に、第２実施形態における半導体装置１の解析手順を説明する。図４は、第２実施形態における半導体装置１の解析手順を示すフローチャートである。
図４に示すように、まず、半導体装置１全体で動作テストを実施し（Ｓ２１０）、動作テストで異常が発見されなかった場合には（Ｓ２２０：ＮＯ）、半導体装置１の解析を終了する。一方、動作テストで異常が発見された場合には（Ｓ２２０：ＹＥＳ）、ＣＰＵチップ２と電源チップ４との間の電気的接続を切断する（Ｓ２３０）。具体的には、スイッチ制御用半田ボール３２からハイレベルのスイッチ制御信号を入力して、シリコンインタポーザ６８内のスイッチ８３をオフ状態にする。
【００５５】
そして、ＣＰＵチップ２との電気的接続が切断された状態の電源チップ４の動作テストを実施する（Ｓ２４０）とともに、互いに電気的接続された状態のＣＰＵチップ２とメモリチップ３の動作テストを実施する（Ｓ２５０）。
【００５６】
その後、ＣＰＵチップ２とメモリチップ３との間の電気的接続を切断する（Ｓ２６０）。具体的には、スイッチ制御用半田ボール３１からハイレベルのスイッチ制御信号を入力して、シリコンインタポーザ５８内のスイッチ７３をオフ状態にする。
【００５７】
そして、メモリチップ３との電気的接続が切断された状態のＣＰＵチップ２の動作テストを実施する（Ｓ２７０）とともに、ＣＰＵチップ２との電気的接続が切断された状態のメモリチップ３の動作テストを実施して（Ｓ２８０）、半導体装置１の解析を終了する。
【００５８】
このように構成された半導体装置１では、ＣＰＵチップ２とメモリチップ３とを電気的に接続するＣＰＵ−メモリ間配線１１と、ＣＰＵチップ２と電源チップ４とを電気的に接続するＣＰＵ−電源間配線１２とを備える。また、スイッチ制御用半田ボール３１，３２を介して、半導体装置１の外部からハイレベルのスイッチ制御信号を入力する。そして、スイッチ制御用半田ボール３１からハイレベルのスイッチ制御信号が入力すると、シリコンインタポーザ５８内のスイッチ７３がオフ状態になり、ＣＰＵ−メモリ間配線１１を断線させるとともに、スイッチ制御用半田ボール３２からハイレベルのスイッチ制御信号が入力すると、シリコンインタポーザ６８内のスイッチ８３がオフ状態になり、ＣＰＵ−電源間配線１２を断線させる。
【００５９】
したがって、まず、半導体装置１の外部からスイッチ制御用半田ボール３２を介してハイレベルのスイッチ制御信号を入力すると、ＣＰＵ−電源間配線１２が断線する。これにより、電源チップ４について、半導体装置１から切り出されることなく、ＣＰＵチップ２およびメモリチップ３と電気的に絶縁された状態で解析を行うことができる。
【００６０】
その後、半導体装置１の外部からスイッチ制御用半田ボール３１を介してハイレベルのスイッチ制御信号を入力すると、ＣＰＵ−メモリ間配線１１が断線する。これにより、ＣＰＵチップ２について、半導体装置１から切り出されることなく、メモリチップ３および電源チップ４と電気的に絶縁された状態で解析を行うことができる。また、メモリチップ３について、半導体装置１から切り出されることなく、ＣＰＵチップ２および電源チップ４と電気的に絶縁された状態で解析を行うことができる。
【００６１】
以上説明した実施形態において、スイッチ制御用半田ボール３１，３２および信号入力用配線１６，１７は本発明における信号入力手段、スイッチ７３は本発明における第１断線手段、スイッチ８３は本発明における第２断線手段、スイッチ制御用半田ボール３１から入力するハイレベルのスイッチ制御信号は本発明における第１切断信号、スイッチ制御用半田ボール３２から入力するハイレベルのスイッチ制御信号は本発明における第２切断信号である。
【００６２】
（第３実施形態）
以下に本発明の第３実施形態について図面とともに説明する。なお第３実施形態では、第２実施形態と異なる部分のみを説明する。
【００６３】
第３実施形態における半導体装置１は、シリコンインタポーザ５８，６８の構成が変更された点以外は第２実施形態と同じである。図５（ａ）は、第３実施形態におけるシリコンインタポーザ５８，６８の構成を示す回路図である。
【００６４】
図５（ａ）に示すように、スイッチ７３，８３が、ＣＭＯＳスイッチの代わりにフラッシュメモリ素子ＦＭで構成される点以外は第２実施形態と同じである。このため、第２実施形態のスイッチ制御信号の代わりに、フラッシュ制御信号を用いて、スイッチ７３，８３のオン・オフを制御する。
【００６５】
フラッシュ制御信号は、フラッシュメモリ素子ＦＭのコントロールゲートＣＧに入力するゲート信号と、フラッシュメモリ素子ＦＭのドレインＤに入力するドレイン信号と、フラッシュメモリ素子ＦＭのソースＳに入力するソース信号とから構成される。
【００６６】
すなわち、スイッチ７３，８３をオフ状態にするには、フローティングゲートに電子が注入されるように、ゲート信号、ドレイン信号、およびソース信号の電圧を設定して、フラッシュメモリ素子ＦＭの閾値Ｖｔｈを高くする。以下、フラッシュメモリ素子ＦＭの閾値Ｖｔｈを高くなるように設定されたフラッシュ制御信号を切断指示フラッシュ制御信号という。
【００６７】
一方、スイッチ７３，８３をオン状態にするには、フローティングゲートから電子が抜き取られるように、ゲート信号、ドレイン信号、およびソース信号の電圧を設定して、フラッシュメモリ素子ＦＭの閾値Ｖｔｈを低くする。
【００６８】
次に、第３実施形態における半導体装置１の解析手順を説明する。第３実施形態における解析手順は、Ｓ２３０，Ｓ２６０においてスイッチ７３，８３をオフ状態にする具体的方法が異なる点以外は第２実施形態と同じである。
【００６９】
すなわちＳ２３０では、スイッチ制御用半田ボール３２から切断指示フラッシュ制御信号を入力して、シリコンインタポーザ６８内のスイッチ８３をオフ状態にする。
またＳ２６０では、スイッチ制御用半田ボール３１から切断指示フラッシュ制御信号を入力して、シリコンインタポーザ５８内のスイッチ７３をオフ状態にする。
【００７０】
このように構成された半導体装置１では、ＣＰＵチップ２とメモリチップ３とを電気的に接続するＣＰＵ−メモリ間配線１１と、ＣＰＵチップ２と電源チップ４とを電気的に接続するＣＰＵ−電源間配線１２とを備える。また、スイッチ制御用半田ボール３１，３２を介して、半導体装置１の外部から切断指示フラッシュ制御信号を入力する。そして、スイッチ制御用半田ボール３１から切断指示フラッシュ制御信号が入力すると、シリコンインタポーザ５８内のスイッチ７３がオフ状態になり、ＣＰＵ−メモリ間配線１１を断線させるとともに、スイッチ制御用半田ボール３２から切断指示フラッシュ制御信号が入力すると、シリコンインタポーザ６８内のスイッチ８３がオフ状態になり、ＣＰＵ−電源間配線１２を断線させる。
【００７１】
したがって、まず、半導体装置１の外部からスイッチ制御用半田ボール３２を介して切断指示フラッシュ制御信号を入力すると、ＣＰＵ−電源間配線１２が断線する。これにより、電源チップ４について、半導体装置１から切り出されることなく、ＣＰＵチップ２およびメモリチップ３と電気的に絶縁された状態で解析を行うことができる。
【００７２】
その後、半導体装置１の外部からスイッチ制御用半田ボール３１を介して切断指示フラッシュ制御信号を入力すると、ＣＰＵ−メモリ間配線１１が断線する。これにより、ＣＰＵチップ２について、半導体装置１から切り出されることなく、メモリチップ３および電源チップ４と電気的に絶縁された状態で解析を行うことができる。また、メモリチップ３について、半導体装置１から切り出されることなく、ＣＰＵチップ２および電源チップ４と電気的に絶縁された状態で解析を行うことができる。
【００７３】
以上説明した実施形態において、スイッチ制御用半田ボール３１から入力する切断指示フラッシュ制御信号は本発明における第１切断信号、スイッチ制御用半田ボール３２から入力する切断指示フラッシュ制御信号は本発明における第２切断信号である。
【００７４】
（第４実施形態）
以下に本発明の第４実施形態について図面とともに説明する。なお第４実施形態では、第２実施形態と異なる部分のみを説明する。
【００７５】
第４実施形態における半導体装置１は、シリコンインタポーザ５８，６８の構成が変更された点以外は第２実施形態と同じである。図５（ｂ）は、第４実施形態におけるシリコンインタポーザ５８，６８の構成を示す回路図である。
【００７６】
図５（ｂ）に示すように、スイッチ７３，８３が、ＣＭＯＳスイッチの代わりにｅフューズＥＦで構成される点以外は第２実施形態と同じである。ｅフューズＥＦは、自身に許容値以上の電流が流れた場合に断線するように構成されている。
【００７７】
このため、第２実施形態のスイッチ制御信号の代わりに、フューズ制御信号を用いる。すなわち、スイッチ７３，８３をオフ状態にするには、フューズ制御信号をローレベルからハイレベルにしてｅフューズＥＦを断線させる。
【００７８】
次に、第４実施形態における半導体装置１の解析手順を説明する。第３実施形態における解析手順は、Ｓ２３０，Ｓ２６０においてスイッチ７３，８３をオフ状態にする具体的方法が異なる点以外は第２実施形態と同じである。
【００７９】
すなわちＳ２３０では、スイッチ制御用半田ボール３２からハイレベルのフューズ制御信号を入力して、シリコンインタポーザ６８内のスイッチ８３をオフ状態にする。
またＳ２６０では、スイッチ制御用半田ボール３１からハイレベルのフューズ制御信号を入力して、シリコンインタポーザ５８内のスイッチ７３をオフ状態にする。
【００８０】
このように構成された半導体装置１では、ＣＰＵチップ２とメモリチップ３とを電気的に接続するＣＰＵ−メモリ間配線１１と、ＣＰＵチップ２と電源チップ４とを電気的に接続するＣＰＵ−電源間配線１２とを備える。また、スイッチ制御用半田ボール３１，３２を介して、半導体装置１の外部からハイレベルのフューズ制御信号を入力する。そして、スイッチ制御用半田ボール３１からハイレベルのフューズ制御信号が入力すると、シリコンインタポーザ５８内のスイッチ７３がオフ状態になり、ＣＰＵ−メモリ間配線１１を断線させるとともに、スイッチ制御用半田ボール３２からハイレベルのフューズ制御信号が入力すると、シリコンインタポーザ６８内のスイッチ８３がオフ状態になり、ＣＰＵ−電源間配線１２を断線させる。
【００８１】
したがって、まず、半導体装置１の外部からスイッチ制御用半田ボール３２を介してハイレベルのフューズ制御信号を入力すると、ＣＰＵ−電源間配線１２が断線する。これにより、電源チップ４について、半導体装置１から切り出されることなく、ＣＰＵチップ２およびメモリチップ３と電気的に絶縁された状態で解析を行うことができる。
【００８２】
その後、半導体装置１の外部からスイッチ制御用半田ボール３１を介してハイレベルのフューズ制御信号を入力すると、ＣＰＵ−メモリ間配線１１が断線する。これにより、ＣＰＵチップ２について、半導体装置１から切り出されることなく、メモリチップ３および電源チップ４と電気的に絶縁された状態で解析を行うことができる。また、メモリチップ３について、半導体装置１から切り出されることなく、ＣＰＵチップ２および電源チップ４と電気的に絶縁された状態で解析を行うことができる。
【００８３】
以上説明した実施形態において、スイッチ制御用半田ボール３１から入力するハイレベルのフューズ制御信号は本発明における第１切断信号、スイッチ制御用半田ボール３２から入力するハイレベルのフューズ制御信号は本発明における第２切断信号である。
【００８４】
以上、本発明の一実施例について説明したが、本発明は上記実施例に限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採ることができる。
例えば上記第２，３，４実施形態においては、スイッチ制御用半田ボール３１，３２および信号入力用配線１６，１７を用いて、スイッチ７３，８３がオフ状態にする信号を入力するものを示した。しかし、樹脂層２１と樹脂層２２との間に、半導体装置１の外部からシリコンインタポーザ５８内のスイッチ７３に至る配線を形成して、この配線を用いて信号を入力するようにしてもよいし、同様に、樹脂層２２と樹脂層２３との間に、半導体装置１の外部からシリコンインタポーザ６８内のスイッチ８３に至る配線を形成して、この配線を用いて信号を入力するようにしてもよい。
【００８５】
また上記第２，３，４実施形態においては、スイッチ７３，８３として、ＣＭＯＳスイッチ、フラッシュメモリ素子、およびｅフューズを用いたものを示したが、これに限定されるものではなく、信号入力によって配線を切断することができるものであればよい。
【符号の説明】
【００８６】
１…半導体装置、２…ＣＰＵチップ、３…メモリチップ、４…電源チップ、１０…配線、１１…ＣＰＵ−メモリ間配線、１２…ＣＰＵ−電源間配線、１６,１７…信号入力用配線、２０…封止樹脂、２１,２２,２３…樹脂層、３０…半田ボール、３１,３２…スイッチ制御用半田ボール、５１…ＣＰＵ側配線、５２…メモリ側配線、５３…樹脂層内配線、５６…ＣＰＵ側配線、５７…メモリ側配線、５８…シリコンインタポーザ、６１…ＣＰＵ側配線、６２…電源側配線、６３…樹脂層内配線、６６…ＣＰＵ側配線、６７…電源側配線、６８…シリコンインタポーザ、７１…ＣＰＵ側パッド、７２…メモリ側パッド、７３…スイッチ、８１…ＣＰＵ側パッド、８２…電源側パッド、８３…スイッチ
【図２】
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【図４】
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【図１】
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【図３】
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【図５】
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