(57)【要約】【課題】負荷電流が増加した場合であっても、負荷に印加される電圧の低下を抑制すること可能な電源制御回路を提供する。【解決手段】電源制御回路は、入力電圧から目的レベルの出力電圧が生成されるよう、基準電圧および出力電圧に応じた帰還電圧に基づいて、入力電極に入力電圧が印加されるトランジスタを制御する第１制御回路と、トランジスタに流れる電流の増加に応じて出力電圧が上昇するよう、基準電圧を生成する基準電圧生成回路および帰還電圧を生成する帰還電圧生成回路の少なくとも何れか一方を制御する第２制御回路と、を備える。【選択図】図１
2012032940.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧から目的レベルの出力電圧が生成されるよう、基準電圧および前記出力電圧に応じた帰還電圧に基づいて、入力電極に前記入力電圧が印加されるトランジスタを制御する第１制御回路と、
前記トランジスタに流れる電流の増加に応じて前記出力電圧が上昇するよう、前記基準電圧を生成する基準電圧生成回路および前記帰還電圧を生成する帰還電圧生成回路の少なくとも何れか一方を制御する第２制御回路と、
を備えることを特徴とする電源制御回路。
【請求項２】
請求項１に記載の電源制御回路であって、
前記第２制御回路は、
前記トランジスタに流れる電流の電流値が所定値より大きくなると、前記トランジスタに流れる電流の増加に応じて前記出力電圧が上昇するよう、前記基準電圧生成回路および前記帰還電圧生成回路の少なくとも何れか一方を制御すること、
を特徴とする電源制御回路。
【請求項３】
請求項１または請求項２に記載の電源制御回路であって、  
前記トランジスタに流れる電流が供給される負荷に印加される電圧レベルが前記目的レベルとなるように、前記基準電圧および前記帰還電圧の少なくとも何れか一方を調整する調整回路を更に備えること、
を特徴とする電源制御回路。
【請求項４】
請求項１に記載の電源制御回路であって、
前記帰還電圧を生成する前記帰還電圧生成回路を更に備え、
前記第２制御回路は、
前記トランジスタに流れる電流の増加に応じて前記出力電圧が上昇するよう、前記帰還電圧生成回路を制御すること、
を特徴とする電源制御回路。
【請求項５】
請求項４に記載の電源制御回路であって、
前記帰還電圧生成回路は、
前記出力電圧を分圧した分圧電圧を前記帰還電圧として出力する分圧回路であり、
前記第２制御回路は、
前記トランジスタに流れる電流の増加に応じて前記出力電圧が上昇するよう、前記分圧回路に流れる電流を制御すること、
を特徴とする電源制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源制御回路に関する。
【背景技術】
【０００２】
レギュレータやスイッチング電源回路等の電源回路は、入力電圧から目的レベルの出力電圧を生成する（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−６５８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電源回路が生成する出力電圧は、一般的に抵抗値の小さい配線等を介して負荷に印加される。このため、負荷に印加される電圧は、負荷電流が大きい場合であっても大きく低下することは無い。しかしながら、例えば、配線が長くなり配線の抵抗値が増加する場合に大きな負荷電流が電源回路から負荷に供給されると、負荷に印加される電圧のレベルが目的レベルから大きく低下することがある。
【０００５】
本発明は上記課題を鑑みてなされたものであり、負荷電流が増加した場合であっても、負荷に印加される電圧の低下を抑制すること可能な電源制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一つの側面に係る電源制御回路は、入力電圧から目的レベルの出力電圧が生成されるよう、基準電圧および前記出力電圧に応じた帰還電圧に基づいて、入力電極に前記入力電圧が印加されるトランジスタを制御する第１制御回路と、前記トランジスタに流れる電流の増加に応じて前記出力電圧が上昇するよう、前記基準電圧を生成する基準電圧生成回路および前記帰還電圧を生成する帰還電圧生成回路の少なくとも何れか一方を制御する第２制御回路と、を備える。
【発明の効果】
【０００７】
負荷電流が増加した場合であっても、負荷に印加される電圧の低下を抑制すること可能な電源制御回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態である電源回路１０の構成を示す図である。
【図２】電源回路１０の動作を説明するための図である。
【図３】本発明の第２の実施形態である電源回路１１の構成を示す図である。
【図４】本発明の第３の実施形態である電源回路１２の構成を示す図である。
【図５】本発明の第４の実施形態である電源回路１３の構成を示す図である。
【図６】本発明の第５の実施形態である電源回路１４の構成を示す図である。
【図７】本発明の第６の実施形態である電源回路１５の構成を示す図である。
【発明を実施するための形態】
【０００９】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
＝＝電源回路の第１の実施形態＝＝
図１は、本発明の第１の実施形態である電源回路１０の構成を示す図である。電源回路１０は、入力電圧Ｖｉｎから生成された目的レベルの出力電圧Ｖｏｕｔ１を、ケーブル４０を介して接続された負荷４１に対して出力する回路であり、電源ＩＣ（Integrated Circuit）２０、およびコンデンサ３０を含んで構成される。また、電源回路１０は、ケーブル４０と負荷４１とが接続されたノードの電圧、すなわち負荷４１に印加される電圧ＶＬ１が一定となるよう、負荷電流ＩＬ１の増加に応じて出力電圧Ｖｏｕｔ１を上昇させる。
【００１１】
なお、図１においては、電源ＩＣ２０の端子ＯＵＴと負荷４１との間に抵抗ＲＡが記載されているが、抵抗ＲＡは、端子ＯＵＴと負荷４１との間のケーブル４０の抵抗であり、便宜上記載されたものである。
【００１２】
負荷４１は、例えば携帯用の電子機器であり、電圧ＶＬ１を電源電圧として動作する。また、電圧ＶＬ１は、下記の式（１）で表されるため、負荷電流ＩＬ１の増加に応じて電圧ＶＬ１は低下する。  
ＶＬ１＝Ｖｏｕｔ１−ＲＡ×ＩＬ１・・・（１）
電源ＩＣ２０（電源制御回路）は、レギュレータ５０、出力電圧調整回路６０、及び端子ＩＮ，ＯＵＴを含んで構成される。
【００１３】
レギュレータ５０は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔ１を生成する回路であり、ＰＭＯＳトランジスタＭ１、基準電圧生成回路１００、帰還電圧生成回路１０１、及び誤差増幅回路１０２を含んで構成される。
【００１４】
ＰＭＯＳトランジスタＭ１は、負荷電流ＩＬ１を供給するパワートランジスタであり、ソース電極は端子ＩＮに接続され、ドレイン電極は端子ＯＵＴに接続される。なお、端子ＩＮは、入力電圧Ｖｉｎが印加される端子であり、端子ＯＵＴは、生成された出力電圧Ｖｏｕｔ１が出力される端子である。このため、ＰＭＯＳトランジスタＭ１のソース電極は入力電極となり、ドレイン電極は出力電極となる。また、端子ＯＵＴには、出力電圧Ｖｏｕｔ１を安定化させるためのコンデンサ３０が接続されている。
【００１５】
基準電圧生成回路１００は、例えば、バンドギャップ電圧などの精度の良い基準電圧Ｖｒｅｆ１を生成する回路である。
【００１６】
帰還電圧生成回路１０１は、出力電圧Ｖｏｕｔ１に応じた帰還電圧Ｖｆｂ１を生成する回路であり、抵抗１１０，１１１を含んで構成される。
【００１７】
抵抗１１０の一端は、抵抗１１１の一端に接続され、抵抗１１０の他端は、端子ＯＵＴに接続されている。なお、抵抗１１０と抵抗１１１とが接続されるノードの電圧を帰還電圧Ｖｆｂとする。
【００１８】
誤差増幅回路１０２（第１制御回路）は、基準電圧Ｖｒｅｆ１のレベルと帰還電圧Ｖｆｂ１のレベルとが一致するようにＰＭＯＳトランジスタＭ１を制御する。具体的には、帰還電圧Ｖｆｂ１が基準電圧Ｖｒｅｆ１より低くなると、誤差増幅回路１０２は、ＰＭＯＳトランジスタＭ１のゲート電圧を低下させるため、出力電圧Ｖｏｕｔ１は上昇する。一方、帰還電圧Ｖｆｂ１が基準電圧Ｖｒｅｆ１より高くなると、誤差増幅回路１０２は、ＰＭＯＳトランジスタＭ１のゲート電圧を上昇させるため、出力電圧Ｖｏｕｔ１は低下する。このように、誤差増幅回路１０２は、電圧Ｖｆｂ１のレベルが基準電圧Ｖｒｅｆ１のレベルに一致するよう、ＰＭＯＳトランジスタＭ１のオン抵抗を制御する。
【００１９】
したがって、後述するＮＰＮトランジスタＱ２がオフし、ＮＰＮトランジスタＱ２に流れる電流Ｉ３がゼロの場合、レギュレータ５０は、式（２）に示すような出力電圧Ｖｏｕｔ１を生成する。  
Ｖｏｕｔ１＝（１＋Ｒ１／Ｒ２）×Ｖｒｅｆ１・・・（２）
なお、本実施形態では、ＮＰＮトランジスタＱ２がオフしている場合、すなわち、出力電圧Ｖｏｕｔ１が、式（２）に示すように、抵抗値Ｒ１，Ｒ２の分圧比に基づいて定まる場合の出力電圧Ｖｏｕｔ１を目的レベルの出力電圧Ｖｏｕｔ１とする。
【００２０】
出力電圧調整回路６０（第２制御回路）は、負荷電流ＩＬ１の増加に応じて出力電圧Ｖｏｕｔ１が上昇するよう、帰還電圧生成回路１０１を制御する。出力電圧調整回路６０は、ＰＭＯＳトランジスタＭ２、ＮＰＮトランジスタＱ１，Ｑ２、及び抵抗１１５，１１６を含んで構成される。
【００２１】
ＰＭＯＳトランジスタＭ２は、ＰＭＯＳトランジスタＭ１に流れる電流Ｉ１と同様に変化する電流を生成する。ＰＭＯＳトランジスタＭ２のゲート電極とソース電極の夫々は、ＰＭＯＳトランジスタＭ１のゲート電極とソース電極に接続される。また、ＰＭＯＳトランジスタＭ２は、ＰＭＯＳトランジスタＭ１と同様に誤差増幅回路１０２により制御される。このため、ＰＭＯＳトランジスタＭ２に流れる電流Ｉ２は、電流Ｉ１と同様に変化する。なお、本実施形態では、電流Ｉ２は電流Ｉ１より十分小さくなるよう、ＰＭＯＳトランジスタＭ２のサイズは設計されている。
【００２２】
ダイオード接続されたＮＰＮトランジスタＱ１には、電流Ｉ２が供給される。このため、ＮＰＮトランジスタＱ１のベース−エミッタ間には、電流Ｉ２に応じた電圧が生成される。なお、抵抗１１５は、ＮＰＮトランジスタＱ１のエミッタ抵抗である。
【００２３】
ＮＰＮトランジスタＱ２のベースは、ＮＰＮトランジスタＱ１のベースに接続されているため、ＮＰＮトランジスタＱ１，Ｑ２は、カレントミラー回路を構成する。したがって、ＮＰＮトランジスタＱ２には電流Ｉ２に応じた電流が流れる。なお、抵抗１１６は、ＮＰＮトランジスタＱ２のエミッタ抵抗である。例えば、電流Ｉ２がゼロの場合、すなわち、ＮＰＮトランジスタＱ１，Ｑ２がオフしている場合、目的レベルの出力電圧Ｖｏｕｔ１が生成される。
【００２４】
一方、電流Ｉ２が流れ始めるとＮＰＮトランジスタＱ１はオンし、電流Ｉ３が増加する。ここで、本実施形態では、ＰＭＯＳトランジスタＭ１，Ｍ２のサイズ比をＣ１（＝（ＰＭＯＳトランジスタＭ２のサイズ／ＰＭＯＳトランジスタＭ１のサイズ））とし、ＮＰＮトランジスタＱ１，Ｑ２は同じサイズであることとする。  
このため、電流Ｉ２の変化であるΔＩ２、及び電流Ｉ３の変化であるΔＩ３は、下記の式（３）となる。  
ΔＩ２＝ΔＩ３＝ΔＩ１×Ｃ１・・・（３）
したがって、電圧調整回路６０は、式（４）に示すように、出力電圧Ｖｏｕｔ１を電流Ｉ１の増加に応じて目的レベルから上昇させる。  
ΔＶｏｕｔ１＝ΔＩ３×Ｒ１＝ΔＩ１×Ｃ１×Ｒ１・・・（４）
つまり、電圧調整回路６０は、帰還電圧生成回路１０１に流れる電流を制御し、出力電圧Ｖｏｕｔ１を上昇させる。
【００２５】
＝＝電源回路１０の動作＝＝
ここで、図２を参照しつつ、負荷電流ＩＬ１がゼロから増加した場合の電源回路１０の動作の一例を説明する。なお、本実施形態では、負荷電流ＩＬ１と電流Ｉ１とがほぼ等しくなるように、抵抗１０１，１０２は、十分大きな値の抵抗値Ｒ１，Ｒ２を有することとする。
【００２６】
まず、負荷電流ＩＬ１がゼロの場合、ＰＭＯＳトランジスタＭ１から出力される電流Ｉ１はゼロになるため、電流Ｉ２もゼロとなる。このため、この場合、前述のように目的レベルの出力電圧Ｖｏｕｔ１が生成される。また、電流ＩＬ１がゼロの場合、ケーブル４０の抵抗ＲＡでの電圧降下は発生しないため、負荷４１に印加される電圧ＶＬ１のレベルも目的レベルとなる。
【００２７】
つぎに、負荷電流ＩＬ１がゼロからΔＩＬ１だけ増加すると、ケーブル４０での電圧降下は、ＲＡ×ΔＩＬ１となる。ところで、本実施形態では、負荷電流ＩＬ１と電流Ｉ１とがほぼ等しくなるよう抵抗１１０等が設計されているため、負荷電流ＩＬ１がゼロからΔＩＬ１だけ増加すると電流Ｉ１もΔＩ１だけ増加する。また、本実施形態では、例えば、式（４）における“Ｃ１×Ｒ１”が、抵抗値“ＲＡ”に等しくなるよう、ＰＭＯＳトランジスタＭ１，Ｍ２のサイズ比Ｃ１が定められていることとする。
【００２８】
このため、出力電圧Ｖｏｕｔ１は、目的レベルからＲ１×Ｃ１×ΔＩ１（＝ＲＡ×ΔＩ１）だけ上昇する。したがって、ケーブル４０で電圧降下が発生しても、負荷４１に印加される電圧ＶＬ１のレベルは目的レベルとなる。
【００２９】
このように、本実施形態では、負荷電流ＩＬ１が増加した場合であっても、電圧ＶＬ１の低下を抑制できることができる。
【００３０】
＝＝電源回路の第２の実施形態＝＝
図３は、本発明の第２の実施形態である電源回路１１の構成を示す図である。電源回路１１は、電源回路１０と同様に、入力電圧Ｖｉｎから生成された出力電圧Ｖｏｕｔ２を出力する回路であり、電源ＩＣ２１、およびコンデンサ３０を含んで構成される。なお、本明細書において、図１に示した電源回路１０と同じ符号が付されたブロックは同じである。このため、同じ符号が付されたブロックについての詳細は省略する。
【００３１】
電源ＩＣ２１は、レギュレータ５１、出力電圧調整回路６１、および端子ＩＮ，ＯＵＴ，ＣＯＮＴを含んで構成される。
【００３２】
レギュレータ５１は、レギュレータ５０と同様に、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔ２を生成する回路である。レギュレータ５１は、レギュレータ５０と同様の構成である。
【００３３】
このため、レギュレータ５１は、後述するＮＭＯＳトランジスタＭ２３がオフしている場合、目的レベルの出力電圧Ｖｏｕｔ２を生成する。一方、ＮＭＯＳトランジスタＭ２３に流れる電流Ｉ７が増加すると、出力電圧Ｖｏｕｔ２は目的レベルから上昇される。
【００３４】
出力電圧調整回路６１（第２制御回路）は、負荷電流ＩＬ２、すなわち、ＰＭＯＳトランジスタＭ１に流れる電流Ｉ１が所定値ＩＡよりも大きくなると、電流Ｉ１の増加に応じて出力電圧Ｖｏｕｔ２が上昇するよう、帰還電圧生成回路１０１を制御する。出力電圧調整回路６１は、負荷電流ＩＬ２が増加し、抵抗ＲＡにおける電圧降下の影響が大きくなると、出力電圧Ｖｏｕｔ２の上昇を開始させる。出力電圧調整回路６１は、電流生成回路７０、および制御回路７１を含んで構成される。
【００３５】
電流生成回路７０は、電流Ｉ１の増加に応じて増加する電流Ｉ４を生成する回路であり、抵抗１２０，１２１、誤差増幅回路１２２、ＰＭＯＳトランジスタＭ１１を含んで構成される。
【００３６】
抵抗１２０は、電流Ｉ１を検出すべく、端子ＩＮと、ＰＭＯＳトランジスタＭ１のソース電極との間に設けられた電流検出抵抗である。なお、抵抗１２０とＰＭＯＳトランジスタＭ１とが接続されたノードの電圧を電圧Ｖ１とする。
【００３７】
抵抗１２１は、端子ＩＮと、ＰＭＯＳトランジスタＭ１１のソース電極との間に設けられている。また、抵抗１２１と、ＰＭＯＳトランジスタＭ１１とが接続されるノードの電圧を電圧Ｖ２とする。
【００３８】
ＰＭＯＳトランジスタＭ１１のゲートとソースは夫々、誤差増幅回路１２２の出力と反転入力に接続されている。また、誤差増幅回路１２２の非反転入力には、電圧Ｖ１が印加されている。このため、誤差増幅回路１２２は、反転入力の電圧Ｖ２が非反転入力に印加された電圧Ｖ１に一致するように、ＰＭＯＳトランジスタＭ１１のゲート電圧を制御する。電圧Ｖ１，Ｖ２は、電流Ｉ１が増加するにつれて低下するため、抵抗１２１に流れる電流Ｉ４は電流Ｉ１の増加に応じて増加する。
【００３９】
制御回路７１は、電流Ｉ４の電流値が所定値ＩＢよりも大きくなると、電流Ｉ４の増加に応じて出力電圧Ｖｏｕｔ２が上昇するよう、帰還電圧生成回路１０１に流れる電流を制御する。なお、電流値ＩＢは、電流Ｉ１が前述の所定の電流値ＩＡとなる際の電流Ｉ４の電流値である。また、制御回路７１は、抵抗１３０、電流源１３１、誤差増幅回路１３２、可変抵抗１３３、ＮＰＮトランジスタＱ１０、ＰＭＯＳトランジスタＭ２０，Ｍ２１、およびＮＭＯＳトランジスタＭ２２，Ｍ２３を含んで構成される。
【００４０】
抵抗１３０の一端には、ＰＭＯＳトランジスタＭ１１のドレイン電極と、電流源１３１とが接続されている。なお、抵抗１３０とＰＭＯＳトランジスタＭ１１とが接続されたノードの電圧を電圧Ｖ３とする。
【００４１】
電流源１３１は、電流値ＩＢのシンク電流を生成する回路である。電流Ｉ４の電流値が電流値ＩＢよりも小さい場合、抵抗１３０に流れる電流はゼロとなるため、電圧Ｖ３はゼロとなる。一方、電流Ｉ４の電流値が電流値ＩＢよりも大きくなると、電流Ｉ４が増加するにつれて電圧Ｖ３は上昇する。
【００４２】
ＮＰＮトランジスタＱ１０のベースとエミッタは夫々、誤差増幅回路１３３の出力と反転入力に接続されている。また、誤差増幅回路１３３の非反転入力には、電圧Ｖ３が印加されている。このため、誤差増幅回路１２２は、反転入力の電圧が電圧Ｖ３に一致するように、ＮＰＮトランジスタＱ１０のベース電圧を制御する。この結果、ＮＰＮトランジスタＱ１０のエミッタに接続された可変抵抗１３３に印加される電圧は、電圧Ｖ３となる。
【００４３】
可変抵抗１３３（調整回路）には、電圧Ｖ３に応じた電流Ｉ５が流れる。また、可変抵抗１３３の抵抗値Ｒ１０は、端子ＣＯＮＴを介してマイコン（不図示）等から入力される制御電圧Ｖｃに応じて変化する。このため、本実施形態では、電流Ｉ５の電流値を外部のマイコン等により調整することが可能となる。
【００４４】
ダイオード接続されたＰＭＯＳトランジスタＭ２０には、電流Ｉ５が供給される。また、ＰＭＯＳトランジスタＭ２０，Ｍ２１はカレントミラー回路を構成するため、ＰＭＯＳトランジスタＭ２１には、電流Ｉ５に応じた電流Ｉ６が流れる。また、電流Ｉ６は、ダイオード接続されたＮＭＯＳトランジスタＭ２２に供給され、ＮＭＯＳトランジスタＭ２２，Ｍ２３とはカレントミラー回路を構成する。したがって、ＮＭＯＳトランジスタＭ２３には電流Ｉ６に応じた電流Ｉ７が流れる。
【００４５】
例えば、ＮＭＯＳトランジスタＭ２３がオフしている場合、すなわち、電流Ｉ７がゼロの場合、ＮＭＯＳトランジスタＭ２３のオン抵抗は無限大となる。このため、この場合、レギュレータ５１は、レギュレータ５０と同様に目的レベルの出力電圧Ｖｏｕｔ２を生成する。
【００４６】
一方、電流Ｉ６が流れ始めると電流Ｉ７も増加する。この結果、図１に示した電源回路１０と同様に、出力電圧調整回路６１は、出力電圧Ｖｏｕｔ２を電流Ｉ７の増加に応じて目的レベルから上昇させる。
【００４７】
＝＝電源回路１１の動作＝＝
このような電源回路１１は、負荷電流ＩＬ１増加し、電流Ｉ１が電流値ＩＡとなるまでは、目的レベルの出力電圧Ｖｏｕｔ２を生成する。そして、負荷電流ＩＬ１が増加して、電流Ｉ１が電流値ＩＡより大きくなると、電源回路１１は、電流Ｉ１の増加に応じて出力電圧Ｖｏｕｔ２を上昇させる。このため、電源回路１１は、負荷電流ＩＬ２が増加し、ケーブル４０の抵抗ＲＡでの電圧降下が大きくなった場合であっても、電圧ＶＬ２の低下を抑制することができる。
【００４８】
＝＝電源回路の第３の実施形態＝＝
図４は、本発明の第３の実施形態である電源回路１２の構成を示す図である。電源回路１２は、電源回路１０と同様に、入力電圧Ｖｉｎから生成された出力電圧Ｖｏｕｔ３を出力する回路であり、電源ＩＣ２２、およびコンデンサ３０を含んで構成される。  
電源ＩＣ２２は、レギュレータ５２、出力電圧調整回路６２、および端子ＩＮ，ＯＵＴを含んで構成される。
【００４９】
レギュレータ５２は、レギュレータ５０と同様に、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔ３を生成する回路である。レギュレータ５２は、ＰＭＯＳトランジスタＭ１、誤差増幅回路１０２、抵抗１１０，１１１、及び基準電圧生成回路１５０を含んで構成される。基準電圧生成回路１５０以外の構成は、レギュレータ５０と同様であるため、ここでは、基準電圧生成回路１５０について説明する。
【００５０】
基準電圧生成回路１５０は、ＰＭＯＳトランジスタＭ４３から供給される電流Ｉ１０に応じた基準電圧Ｖｒｅｆ２を生成する回路であり、バイアス電圧生成回路１６０、および抵抗１６１を含んで構成される。
【００５１】
バイアス電圧生成回路１６０は、いわゆるシンク電流が供給された際にも所定のバイアス電圧Ｖｂを生成する回路である。
【００５２】
抵抗１６１の一端にはバイアス電圧Ｖｂが印加され、他端はＰＭＯＳトランジスタＭ４３のドレイン電極と、誤差増幅回路１０２の反転入力とに接続される。また、抵抗１６１の抵抗値をＲ２０とすると、基準電圧Ｖｒｅｆ２は、式（５）で表される。  
Ｖｒｅｆ２＝Ｖｂ＋Ｒ２０×Ｉ１０・・・（５）
また、出力電圧Ｖｏｕｔ３は、式（４）と同様に式（６）で表される。  
Ｖｏｕｔ３＝（１＋Ｒ１／Ｒ２）×Ｖｒｅｆ２・・・（６）
このため、例えば、電流Ｉ１０が供給され、基準電圧Ｖｒｅｆ２が上昇すると、出力電圧Ｖｏｕｔ３も上昇することになる。なお、本実施形態では、電流Ｉ１０がゼロで、Ｖｒｅｆ２＝Ｖｂの際の出力電圧Ｖｒｅｆ３を、目的レベルの出力電圧Ｖｒｅｆ３とする。
【００５３】
出力電圧調整回路６２（第２制御回路）は、負荷電流ＩＬ３、すなわち、ＰＭＯＳトランジスタＭ１に流れる電流Ｉ１が大きくなると、電流Ｉ１の増加に応じて出力電圧Ｖｏｕｔ３が上昇するよう、基準電圧生成回路１５０を制御する。出力電圧調整回路６２は、ＰＭＯＳトランジスタＭ２，Ｍ４２，Ｍ４３、ＮＭＯＳトランジスタＭ４０，Ｍ４１を含んで構成される。
【００５４】
ＰＭＯＳトランジスタＭ２は、電流Ｉ１と同様に変化する電流Ｉ２をダイード接続されたＮＭＯＳトランジスタＭ４０に供給する。ＮＭＯＳトランジスタＭ４０，Ｍ４１はカレントミラー回路を構成する。また、ＮＭＯＳトランジスタＭ４１に流れる電流は、ダイード接続されたＮＭＯＳトランジスタＭ４２に供給され、ＮＭＯＳトランジスタＭ４２，Ｍ４３もカレントミラー回路を構成する。したがって、ＮＭＯＳトランジスタＭ４３に流れる電流Ｉ１０は、電流Ｉ２が増加するにつれて増加する。
【００５５】
＝＝電源回路１２の動作＝＝
負荷電流ＩＬ３がゼロの場合、電流Ｉ１，Ｉ２，Ｉ１０もゼロとなるため、電源回路１２は、目的レベルの出力電圧Ｖｏｕｔ３を生成する。そして、負荷電流ＩＬ３が増加すると、電流Ｉ１，Ｉ２，Ｉ１０は増加するため、電源回路１２は出力電圧Ｖｏｕｔ３を上昇させる。このため、電源回路１２は、負荷電流ＩＬ３の増加に応じてケーブル４０での電圧降下が大きくなった場合であっても、電圧ＶＬ３の低下を抑制することができる。
【００５６】
＝＝電源回路の第４の実施形態＝＝
図５は、本発明の第４の実施形態である電源回路１３の構成を示す図である。電源回路１３は、電源回路１０と同様に、入力電圧Ｖｉｎから生成された出力電圧Ｖｏｕｔ４を出力する回路であり、電源ＩＣ２３、およびコンデンサ３０を含んで構成される。
【００５７】
電源ＩＣ２３は、レギュレータ５２、出力電圧調整回路６３、および端子ＩＮ，ＯＵＴ，ＣＯＮＴを含んで構成される。電源ＩＣ２３におけるレギュレータ５２は、電源ＩＣ２２のレギュレータ５２と同じであるため、ここでは、出力電圧調整回路６３について説明する。
【００５８】
出力電圧調整回路６３（第２制御回路）は、負荷電流ＩＬ４、すなわち、ＰＭＯＳトランジスタＭ１に流れる電流Ｉ１が大きくなると、電流Ｉ１の増加に応じて出力電圧Ｖｏｕｔ４が上昇するよう、基準電圧生成回路１５０を制御する。出力電圧調整回路６３は、電流生成回路７０、および基準電圧制御回路７５を含んで構成される。なお、電流生成回路７０は、電流Ｉ１の増加に応じて増加する電流Ｉ４を生成する回路であり、抵抗１２０，１２１、誤差増幅回路１２２、ＰＭＯＳトランジスタＭ１１を含んで構成される。なお、電流生成回路７０は、図３で示した構成と同じである。
【００５９】
基準電圧制御回路７５は、ＰＭＯＳトランジスタＭ１１から供給される電流Ｉ４に応じた電流Ｉ２０を基準電圧生成回路１５０に供給する回路であり、スイッチ１７０、ＮＭＯＳトランジスタＭ５０，Ｍ５１，Ｍ５２、およびＰＭＯＳトランジスタＭ５３，５４を含んで構成される。
【００６０】
スイッチ１７０（調整回路）は、マイコン等（不図示）から端子ＣＯＮＴに入力される制御信号Ｓｃが例えばハイレベル（以下、“Ｈ”レベル）の場合、ＮＭＯＳトランジスタＭ５２のゲート電極を、ＮＭＯＳトランジスタＭ５０のゲート電極に接続する。一方、制御信号Ｓｃが例えばローレベル（以下、“Ｌ”レベル）の場合、ＮＭＯＳトランジスタＭ５２のゲート電極を接地する。
【００６１】
ダイオード接続されたＮＭＯＳトランジスタＭ５０には、電流Ｉ４が供給される。ＮＭＯＳトランジスタ５０のゲート電極は、ＮＭＯＳトランジスタＭ５１のゲート電極と、スイッチ１７０に接続されている。また、ＮＭＯＳトランジスタＭ５１のドレイン電極は、ＮＭＯＳトランジスタＭ５２のドレイン電極に接続されている。
【００６２】
したがって、例えば、制御信号Ｓｃが“Ｈ”レベルの場合、ＮＭＯＳトランジスタＭ５０，Ｍ５１，Ｍ５２はカレントミラー回路を構成する。一方、制御信号Ｓｃが“Ｌ”レベルの場合、ＮＭＯＳトランジスタＭ５０，Ｍ５１はカレントミラー回路を構成する。
【００６３】
なお、本実施形態では、例えば、ＮＭＯＳトランジスタＭ５０〜Ｍ５２は同じサイズであることとする。このため、制御信号Ｓｃが“Ｈ”レベルの場合、ダイオード接続されたＰＭＯＳトランジスタＭ５３には、電流Ｉ４の２倍の電流が流れる。一方、制御信号Ｓｃが“Ｌ”レベルの場合、ＰＭＯＳトランジスタＭ５３には、電流Ｉ４が流れる。
【００６４】
ＰＭＯＳトランジスタＭ５３，Ｍ５４はカレントミラー回路を構成するため、ＰＭＯＳトランジスタＭ５４に流れる電流Ｉ２０は、電流Ｉ４と同様に変化する。
【００６５】
＝＝電源回路１３の動作＝＝
電源回路１３は、負荷電流ＩＬ４がゼロの場合、電流Ｉ１，Ｉ４，Ｉ２０もゼロとなるため、バイアス電圧Ｖｂが基準電圧Ｖｒｅｆ２として出力される。したがって、この場合、電源回路１３は、目的レベルの出力電圧Ｖｏｕｔ３を生成する。
【００６６】
負荷電流ＩＬ４が増加すると、電源回路１３は、電流Ｉ１の増加に応じて電流Ｉ２０を増加させるため、出力電圧Ｖｏｕｔ３は上昇する。したがって、電源回路１３は、負荷電流ＩＬ４の増加に応じてケーブル４０での電圧降下が大きくなった場合であっても、電圧ＶＬ４の低下を抑制することができる。
【００６７】
＝＝電源回路の第５の実施形態＝＝
図６は、本発明の第５の実施形態である電源回路１４の構成を示す図である。電源回路１４は、電源回路１０と同様に、入力電圧Ｖｉｎから生成された出力電圧Ｖｏｕｔ５を出力する回路であり、電源ＩＣ２４、ダイオード３１、インダクタ３２、抵抗３３、およびコンデンサ３４を含んで構成される。
【００６８】
ダイオード３１は、アノードが接地され、カソードが端子ＯＵＴに接続されている。インダクタ３２の一端は端子ＯＵＴに接続され、他端は抵抗３３を介してコンデンサ３４の一端に接続されている。また、コンデンサ３４の他端は接地されており、コンデンサ３４に充電された電圧は出力電圧Ｖｏｕｔ５となる。このため、ダイオード３１、インダクタ３２、コンデンサ３４は、ＰＭＯＳトランジスタＭ７０とともに、いわゆる降圧チョッパ回路を構成する。なお、抵抗３３は、負荷電流ＩＬ５を検出するための電流検出抵抗である。
【００６９】
電源ＩＣ２４は、ＰＭＯＳトランジスタＭ７０、スイッチング制御回路８０、出力電圧調整回路８１、および端子ＩＮ，ＯＵＴ，Ｐ１，Ｐ２を含んで構成される。
【００７０】
スイッチング制御回路８０は、基準電圧Ｖｒｅｆ１と帰還電圧Ｖｆｂ３とが一致するように、ＰＭＯＳトランジスタＭ７０をスイッチングする回路であり、基準電圧生成回路１００，帰還電圧生成回路１０１、及び駆動回路２００を含んで構成される。なお、基準電圧生成回路１００、帰還電圧生成回路１０１、ＮＭＯＳトランジスタＭ２３は、図３で示した構成と同じである。
【００７１】
駆動回路２００（第１制御回路）は、いわゆるＰＷＭ（Pulse Width Modulation）信号でＰＭＯＳトランジスタＭ７０をスイッチングする回路である。駆動回路２００は、例えば、帰還電圧Ｖｆｂ３が基準電圧Ｖｒｅｆ１より高い場合、ＰＭＯＳトランジスタＭ７０がオンする期間が短くなるよう、ＰＷＭ信号のデューティ比を変化させる。一方、駆動回路２００は、帰還電圧Ｖｆｂ３が基準電圧Ｖｒｅｆ１より低い場合、ＰＭＯＳトランジスタＭ７０がオンする期間が長くなるよう、ＰＷＭ信号のデューティ比を変化させる。
【００７２】
このため、ＮＭＯＳトランジスタＭ２３がオフしている場合、式（７）で示す出力電圧Ｖｏｕｔ５が生成される。  
Ｖｏｕｔ５＝（１＋Ｒ１／Ｒ２）×Ｖｒｅｆ１・・・（７）
なお、本実施形態では、ＮＭＯＳトランジスタＭ２３がオフしている際の出力電圧Ｖｏｕｔ５のレベルを目的レベルとする。また、図１，３に示した電源回路１０，１１と同様に、ＮＭＯＳトランジスタＭ２３に電流が流れると、出力電圧Ｖｏｕｔ５は目的レベルから上昇する。
【００７３】
出力電圧調整回路８１（第２制御回路）は、負荷電流ＩＬ５、すなわち、ＰＭＯＳトランジスタＭ７０に流れる電流Ｉ３０の増加に応じて出力電圧Ｖｏｕｔ５が上昇するよう、帰還電圧生成回路１０１を制御する。
【００７４】
出力電圧調整回路８１は、電流検出回路２１０、及びＮＭＯＳトランジスタＭ２３，Ｍ８０を含んで構成される。
【００７５】
電流検出回路２１０は、負荷電流ＩＬ５に応じて変化する抵抗３３の両端の電圧を端子Ｐ１，Ｐ２を介して検出し、負荷電流ＩＬ５に応じた電流Ｉ４０を生成する。具体的には、電流検出回路２１０は、負荷電流ＩＬ５が増加するにつれて増加する電流Ｉ４０を、ダイード接続されたＮＭＯＳトランジスタ８０に供給する。なお、電流検出回路２１０は、負荷電流ＩＬ５がゼロの場合、電流Ｉ４０をゼロとする。
【００７６】
ＮＭＯＳトランジスタＭ８０，Ｍ２３はカレントミラー回路を構成する。このため、出力電圧調整回路８１は、例えば、図３に示した出力電圧調整回路６１と同様に動作し、負荷電流ＩＬ５が増加すると、帰還電圧生成回路１０１に流れる電流を制御し、出力電圧Ｖｏｕｔ５を上昇させる。
【００７７】
＝＝電源回路１４の動作＝＝
負荷電流ＩＬ５がゼロの場合、電流Ｉ３０，Ｉ４０もゼロであるため、電源回路１４は、目的レベルの出力電圧Ｖｏｕｔ５を生成する。また、電源回路１１は、負荷電流ＩＬ５が増加すると、負荷電流ＩＬ５の増加に応じて出力電圧Ｖｏｕｔ５を上昇させる。このため、電源回路１４は、負荷電流ＩＬ５が増加し、ケーブル４０での電圧降下が大きくなった場合であっても、電圧ＶＬ５の低下を抑制することができる。
【００７８】
＝＝電源回路の第６の実施形態＝＝
図７は、本発明の第６の実施形態である電源回路１５の構成を示す図である。電源回路１５は、入力電圧Ｖｉｎから生成された二つの異なる出力電圧Ｖｏｕｔ１，Ｖｏｕｔ６を出力する回路であり、電源ＩＣ２５、コンデンサ３０，３６を含んで構成される。
【００７９】
電源ＩＣ２５は、レギュレータ５０，５５及び出力電圧調整回路６０を含んで構成される。なお、レギュレータ５０、及び出力電圧調整回路６０は、図１に示す構成と同じである。
【００８０】
レギュレータ５５は、レギュレータ５０と同様に、基準電圧Ｖｒｅｆ１と出力電圧Ｖｏｕｔ６に応じた帰還電圧とに基づいて、目的レベルの出力電圧Ｖｏｕｔ６を生成する。なお、本実施形態では、端子ＯＵＴ２と、負荷４６との間を接続する配線４５の抵抗値は十分小さいこととする。このため、負荷４６に印加される電圧は、出力電圧Ｖｏｕｔ６となる。なお、レギュレータ５５は、レギュレータ５０と同様の構成である。
【００８１】
ところで、例えば、負荷電流ＬＩ１が増加した際に、例えば基準電圧Ｖｒｅｆ１が上昇するように基準電圧生成回路１００が制御されると、出力電圧Ｖｏｕｔ１のみならず、出力電圧Ｖｏｕｔ６も上昇する。この結果、負荷４１に印加される電圧ＶＬ１の低下は抑制されるものの、負荷４６に印加される電圧は目的レベルからずれてしまうことがある。出力電圧調整回路６０は、負荷電流ＩＬ１の増加に応じて帰還電圧生成回路１０１を制御している。このため、本実施形態では、レギュレータ５０，５５はともに、精度の良い基準電圧Ｖｒｅｆ１を用いて出力電圧Ｖｏｕｔ１，Ｖｏｕｔ６を生成することが可能となる。
【００８２】
以上、本実施形態の電源回路１０〜１５について説明した。例えば電源回路１０は、負荷電流ＩＬ１が増加した場合、出力電圧Ｖｏｕｔ１を上昇させる。このため、ケーブル４０での電圧降下が大きい場合であっても、負荷４１に印加される電圧ＶＬ１の低下を抑制することが可能となる。これにより、例えば、電圧ＶＬ１を所望の電圧範囲に収めることができるため、負荷４１の誤動作等の発生を防ぐことができる。
【００８３】
また、一般に、負荷電流ＩＬ２が小さい場合は、負荷４１に印加される電圧ＶＬ２の変化も小さいため、負荷４１が例えば誤動作する可能性は低い。このため、負荷電流ＩＬ２が小さい場合は出力電圧Ｖｏｕｔ２を上昇させる必要が無い場合もある。電源回路１１は、電流Ｉ２が所定値ＩＡより大きくなると、出力電圧Ｖｏｕｔ２の上昇を開始させる。このように、本実施形態では、出力電圧Ｖｏｕｔ２の上昇が開始される電流値を自由に設定することができる。
【００８４】
また、一般にケーブル４０の抵抗値はばらつくため、事前にケーブル４０での電圧降下を正確に予測することは難しい。電源回路２１では、例えば、制御電圧Ｖｃにより電流Ｉ５の電流値を変化させることができるため、結果的に帰還電圧Ｖｆｂ１のレベルを調整できる。また、電源回路２３では、制御信号Ｖｓのレベルを変化させると電流Ｉ２０が変化するため、結果的に基準電圧Ｖｒｅｆ２のレベルを調整できる。したがって、例えばケーブル４０の抵抗値がばらついた場合であっても、本実施形態では帰還電圧Ｖｆｂ１等を調整できるため、精度よく負荷４１に印加される電圧を目的レベルとすることができる。
【００８５】
また、図７のレギュレータ５０，５５は、精度の良い基準電圧Ｖｒｅｆ１を用いて、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ６を生成している。このような場合に、基準電圧Ｖｒｅｆ１を変化させると、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ６はともに変化してしまう。電源回路１５では、負荷電流ＩＬ１の増加に応じて、帰還電圧生成回路１０１が制御されているため、出力電圧Ｖｏｕｔ１，Ｖｏｕｔ６のうち、一方のみを負荷電流に応じて変化させることが可能となる。
【００８６】
また、本実施形態では、帰還電圧生成回路１０１に流れる電流を制御して出力電圧Ｖｏｕｔ１を上昇させたが、例えば、抵抗１１１に並列にトランジスタを設け、トランジスタのオン抵抗を変化させても良い。しかしながら、一般に、トランジスタのオン抵抗はバラツクため、精度良く出力電圧Ｖｏｕｔ１を制御することが難しい。一方、ＮＰＮトランジスタＱ２に流れる電流は、ＮＰＮトランジスタＱ１，Ｑ２がカレントミラー回路として動作している限り、精度良く制御可能である。このため、本実施形態では、精度良く出力電圧Ｖｏｕｔ１を変化させることが可能となる。
【００８７】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００８８】
なお、本実施形態では、例えば帰還電圧生成回路１０１に流れる電流を制御して出力電圧Ｖｏｕｔ１を上昇させたが、これに限られない。例えば、抵抗１１１に並列に抵抗値の変化する可変抵抗を設け、可変抵抗の抵抗値を変化させても良い。
【００８９】
また、帰還電圧生成回路１０１は、電源ＩＣ２０に設けられているが、電源ＩＣ２０の外部にもうけられても良い。
【符号の説明】
【００９０】
１０〜１５  電源回路
２０〜２５  電源ＩＣ
３０  コンデンサ
３１  ダイオード
３２  インダクタ
３３，１１０，１１１，１１５，１１６，１２０，１２１，１３０  抵抗
４０  ケーブル
４１，４６  負荷
４５  配線
５０  レギュレータ
６０，６１，６２，６３，８１  出力電圧調整回路
７０  電流生成回路
７１  制御回路
７５  基準電圧制御回路
８０  スイッチング制御回路
１００  基準電圧生成回路
１０１  帰還電圧生成回路
１０２  誤差増幅回路
１３３  可変抵抗
Ｍ１，Ｍ２，Ｍ２０，Ｍ２１，Ｍ４２，Ｍ４３，Ｍ５３，Ｍ５４  ＰＭＯＳトランジスタ
Ｍ２２，Ｍ２３，Ｍ４０，Ｍ４１，Ｍ５０〜Ｍ５２，Ｍ８０  ＮＭＯＳトランジスタ
Ｑ１，Ｑ２，Ｑ１０  ＮＰＮトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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