(57)【要約】【課題】記憶層を分断加工する際に記憶層の表面酸化を抑えることが可能な記憶装置の製造方法を提供する。【解決手段】下部電極１１が形成された基板２上に、記憶層材料膜１３Ａと上部電極材料膜１２Ａとを順に形成する。上部電極材料膜１２の上にフォトレジスト膜３１を形成する。フォトレジスト膜３１をマスクとしたドライエッチングを行うことにより、上部電極材料膜１２Ａおよび記憶層材料膜１３Ａをこの順にエッチングし、上部電極１２および記憶層１３をライン状（線状）に形成する。誘導結合型プラズマまたは磁気中性線放電プラズマを用い、ドライプロセスでフォトレジスト膜３１を剥離する。記録層材料膜１３Ａまたは記憶層１３がウェットエッチング用の薬液に触れることがなくなり、記憶層１３の表面酸化が抑えられる。【選択図】図３
2012009735.tif 000002
【特許請求の範囲】
【請求項１】
下部電極および上部電極の間に、電圧印加によって抵抗値が可逆的に変化する記憶層を有する複数の記憶素子を形成する記憶装置の製造方法であって、
前記下部電極の上に、記憶層材料膜および上部電極材料膜をこの順に形成する工程と、
前記上部電極材料膜の上にフォトレジスト膜を形成する工程と、
前記フォトレジスト膜をマスクとして前記上部電極材料膜および前記記憶層材料膜をエッチングすることにより、前記上部電極および前記記憶層を形成する工程と、
前記フォトレジスト膜をドライプロセスにより剥離する工程と
を備えた記憶装置の製造方法。
【請求項２】
前記上部電極材料膜および前記記憶層材料膜をエッチングする工程から前記フォトレジスト膜を剥離する工程までを真空中で行う
請求項１記載の記憶装置の製造方法。
【請求項３】
前記フォトレジスト膜を剥離する工程を、誘導結合型プラズマまたは磁気中性線放電プラズマを用いて行う
請求項２記載の記憶装置の製造方法。
【請求項４】
前記フォトレジスト膜を剥離する工程を、酸素ガスを含む雰囲気中で行う
請求項３記載の記憶装置の製造方法。
【請求項５】
前記フォトレジスト膜を剥離する工程を、Ｈ2，不活性ガスおよびＮＨ3からなる群のうち少なくとも一つを含むと共に酸素を含まない雰囲気中で行う
請求項２記載の記憶装置の製造方法。
【請求項６】
前記記憶層は、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素と共にジルコニウム（Ｚｒ）および銅（Ｃｕ）のうち少なくとも１つの金属元素を含むイオン源層を有する
請求項１ないし５のいずれか１項に記載の記憶装置の製造方法。
【請求項７】
前記下部電極および前記上部電極への電圧印加によって前記記憶層に少なくとも前記ジルコニウム（Ｚｒ）および／または銅（Ｃｕ）を含む電流パスが形成されることにより、前記記憶層の抵抗値が低下する
請求項６記載の記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の記憶素子を備えた記憶装置の製造方法に関する。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩ（Large Scale Integrated circuit）や信号処理回路と比較して、製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００３】
そこで、従来、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ（Ferroelectric Random Access Memory）（強誘電体メモリ）やＭＲＡＭ（Magnetoresistive Random Access Memory ）（磁気記憶素子）等が提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。しかしながら、これらのメモリはそれぞれ一長一短がある。すなわち、フラッシュメモリは、集積度が高いが動作速度の点で不利である。ＦｅＲＡＭは高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。ＭＲＡＭは消費電力の問題がある。
【０００４】
そこで、次世代不揮発メモリとして、ＲｅＲＡＭ（Resistive Random Access Memory）（抵抗変化型メモリ）やＰＣＭ（Phase Change Memory）（相変化型メモリ）といった新しいタイプの記憶素子が提案されている。
【０００５】
このような抵抗変化型の記憶装置の製造工程では、シリコンウェハに形成された下部電極上に、イオン導電体などよりなる記録層と、上部電極とを順に形成する。ところが、記録層を構成するイオン導電体は、従来の半導体製造プロセスでは未経験の材料であり、従来から用いられてきた膜堆積方法やＲＩＥ（Reactive Ion Etching）などのエッチング方法で成膜・加工すると良好な特性が得られなかった。そのため、従来では、例えば記録層および上部電極を共通層として形成し、エッチングを不要とすることが提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−４０９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１のように記録層および上部電極を共通層とすると、容量が大きくなって高速動作が難しくなるので、記録層および上部電極をエッチングによりライン状、あるいはビット毎に分断加工することはほぼ不可欠である。しかしながら、従来では、分断加工の過程で記録層の表面に酸化膜が形成されてしまい、書き込み・消去の動作が不可能となってしまうという問題が生じていた。抵抗変化型メモリの材料は、上述したように従来の半導体製造プロセスでは良好な加工ができず、記憶素子の特性を損なうことなく記録層および上部電極を所望の形状に分断加工する方法の確立が望まれていた。
【０００８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、記憶層を分断加工する際に記憶層の表面酸化を抑えることが可能な記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の記憶装置の製造方法は、下部電極および上部電極の間に、電圧印加によって抵抗値が可逆的に変化する記憶層を有する複数の記憶素子を形成するものであって、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）下部電極の上に、記憶層材料膜および上部電極材料膜をこの順に形成する工程
（Ｂ）上部電極材料膜の上にフォトレジスト膜を形成する工程
（Ｃ）フォトレジスト膜をマスクとして上部電極材料膜および記憶層材料膜をエッチングすることにより、上部電極および記憶層を形成する工程
（Ｄ）フォトレジスト膜をドライプロセスにより剥離する工程
【発明の効果】
【００１０】
本発明の記憶装置の製造方法によれば、フォトレジスト膜をドライプロセスにより除去するようにしたので、記憶層を分断加工する際に、記録層材料膜または記憶層がウェットエッチング用の薬液に触れることがなくなり、記憶層の表面酸化を抑えることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施の形態に係る記憶装置の製造方法により製造される記憶装置の断面図である。
【図２】図１に示した記憶素子の構成を表す斜視図である。
【図３】図１に示した記憶装置の製造方法を工程順に表す断面図である。
【図４】フォトレジスト膜を剥離する工程で用いるエッチング装置の一例を表す断面図である。
【図５】エッチング装置の他の例を表す断面図である。
【図６】本発明の実施例および比較例の記憶素子の断面の透過型顕微鏡写真である。
【図７】本発明の実施例および比較例の記憶素子のＩ−Ｖ特性を表す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．実施例
【００１３】
図１は、本発明の一実施の形態に係る記憶装置の製造方法によって製造される記憶装置１の断面構成を表したものである。この記憶装置１は、シリコンウェハなどの基板２に、複数の記憶素子３を例えば列状やマトリクス状に配列したものである。各記憶素子３は、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードが接続されることによりメモリセルを構成しており、更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続されている。
【００１４】
各記憶素子３は、例えば、下部電極１１と上部電極１２との間に、電圧印加によって抵抗値が可逆的に変化する記憶層１３を有している。記憶層１３は、例えば、イオン源層１３Ａと、抵抗変化層１３Ｂとを有している。
【００１５】
下部電極１１は、例えば、ＣＭＯＳ(Complementary Metal Oxide Semiconductor) 回路（図示せず）が形成されたシリコンウェハよりなる基板２上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１１は、例えば、直径が１００ｎｍΦ程度であり、窒化チタン（ＴｉＮ）により構成されている。下部電極１１の構成材料としては、窒化チタン（ＴｉＮ）のほか、半導体プロセスに用いられる配線材料、具体的には、Ｗ（タングステン），ＷＮ（窒化タングステン），窒化タンタル（ＴａＮ）などが挙げられる。
【００１６】
上部電極１２は、下部電極１１と同様に公知の半導体プロセスに用いられる配線材料、具体的には例えばタングステン（Ｗ）により構成されている。
【００１７】
イオン源層１３Ａは、例えば、陰イオン化するイオン伝導材料として、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素を含んでいる。また、イオン源層１３Ａは、陽イオン化可能な金属元素としてジルコニウム（Ｚｒ）および／または銅（Ｃｕ）、更に消去時に酸化物を形成する元素としてアルミニウム（Ａｌ）および／またはゲルマニウム（Ｇｅ）を含んでいる。具体的には、イオン源層１３Ａは、例えば、厚みが６０ｎｍ程度であり、ＺｒＴｅＡｌ、ＺｒＴｅＡｌＧｅ、ＣｕＺｒＴｅＡｌ、ＧｅＴｅＣｕＺｒＡｌの組成のイオン源層材料により構成されている。なお、イオン源層１３Ａは、上記以外にも他の元素、例えばケイ素（Ｓｉ）を含んでいてもよい。
【００１８】
抵抗変化層１３Ｂは、イオン源層１３Ａと下部電極１１との間に設けられ、電気伝導上のバリアとして情報保持特性を安定化させる機能を有するものであり、イオン源層１３Ａよりも抵抗値の高い材料により構成されている。抵抗変化層１３Ｂは、ＺｒあるいはＺｒとＣｕ，Ａｌ−カルコゲナイドからなるイオン源層１３Ａと接していても安定である絶縁体あるいは半導体であればいずれの物質により構成してもよいが、好ましくはＧｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｔａ，Ｓｉ（シリコン）およびＣｕのうちの少なくとも１種を含む酸化物もしくは窒化物などが挙げられる。また、この他、遷移金属酸化膜やＡｌＴｅ、Ａｌ2 Ｏ3 などでもよい。抵抗変化層１３Ｂの厚みは、例えば１ｎｍ程度である。
【００１９】
図２は、図１に示した記憶素子３の構成の一例を表したものである。なお、図２では、隣接する二つの記憶素子３を表している。各記憶素子３の下部電極１１は、金属プラグよりなる導電性接続部２１を介して、基板２（図２には図示せず、図１参照。）に設けられたトランジスタ２２のソースまたはドレインの一方に接続されている。トランジスタ２２のゲートには、記憶素子３の一方のアドレス配線であるワード線２３が接続されている。トランジスタ２２のソースまたはドレインの他方には、金属プラグよりなる導電性接続部２４を介して、記憶素子３の他方のアドレス配線であるビット線２５が接続されている。上部電極１２および記憶層１３は、例えば、隣接する記憶素子３の下部電極１１に共通のライン状（線状）に設けられており、上部電極１２はビット線を兼ねている。なお、上部電極１２および記憶層１３の延長方向は、図１においては紙面に直交する方向である。
【００２０】
この記憶装置１は、例えば、次のようにして製造することができる。
【００２１】
まず、図３（Ａ）に示したように、トランジスタ２２，ワード線２３，ビット線２５等を含むＣＭＯＳ回路が形成されたシリコンウェハよりなる基板２上に、例えば窒化チタン（ＴｉＮ）よりなる下部電極１１を形成する。
【００２２】
次いで、同じく図３（Ａ）に示したように、例えばスパッタ法により、ＧｄＯ2よりなる抵抗変化層材料膜１３Ｂ１と、ＧｅＴｅＣｕＺｒＡｌよりなるイオン源層材料膜１３Ａ１と、タングステン（Ｗ）よりなる上部電極材料膜１２Ａとを順に形成する。
【００２３】
続いて、図３（Ｂ）に示したように、上部電極材料膜１２の上にフォトレジストを塗布し、露光および現像することにより、所望のパターンを有するフォトレジスト膜３１を形成する。具体的には、フォトレジスト膜３１は、例えば、隣接する記憶素子３の下部電極１１に共通のライン状（線状）に形成する。
【００２４】
そののち、図３（Ｃ）に示したように、例えば真空中でフォトレジスト膜３１をマスクとしたドライエッチングを行うことにより、上部電極材料膜１２Ａ,  イオン源層材料膜１３Ａ１および抵抗変化層材料膜１３Ｂ１をこの順にエッチングする。エッチングは、例えば、真空中で、磁気中性線放電プラズマエッチング装置を用いて行うことができる。これにより、上部電極１２と、イオン源層１３Ａおよび抵抗変化層１３Ｂを有する記憶層１３とが分断加工され、隣接する記憶素子３の下部電極１１に共通のライン状（線状）（図３（Ｃ）において紙面に直交する方向）に形成される。
【００２５】
上部電極１２および記憶層１３を形成したのち、図３（Ｄ）に示したように、同一の真空を保ったまま、フォトレジスト膜３１を剥離する。このとき、フォトレジスト膜３１の剥離をドライプロセスで行う。これにより、記憶層１３を分断加工する際に、イオン源層材料膜１３Ａ，抵抗変化層材料膜１３Ｂ１または記憶層１３がウェットエッチング用の薬液に触れることがなくなり、記憶層１３の表面酸化を抑えることが可能となる。
【００２６】
フォトレジスト膜３１を剥離する工程は、図４または図５に示したように、誘導結合型プラズマ（ＩＣＰ；Inductively Coupled Plasma）または磁気中性線放電（ＮＬＤ；Magnetic Neutral Loop Discharge）プラズマを用いて行うことが好ましい。誘導結合型プラズマまたは磁気中性線放電プラズマを用いたフォトレジスト剥離装置では、プラズマ発生源が処理対象である基板２の上流に設けられているので、基板２の表面から離れた場所で反応プラズマを効率的に作り出すことが可能である。よって、遠隔でのプラズマの利用によって基板２および記憶素子３に対するダメージを低減することが可能となる。
【００２７】
図４は、誘導結合型プラズマ発生源４１を有するプラズマ発生装置４０の一例を表したものである。このプラズマ発生装置４０は、上流側にプラズマ発生空間としての上部処理室４２Ａを有し、下流側に基板２が設置される下部処理室４２Ｂを有している。誘導結合型プラズマ発生源４１は、上部処理室４２Ａの周囲に設けられたアンテナコイル４１Ａと、電源４１Ｂとを有している。下部処理室４２Ｂの下面には、基板２を載せる載置台４３が設けられ、下部処理室４２Ｂの側面には排気口４４が設けられている。載置台４３には、電源４５が接続されている。下部処理室４２Ｂの下面と載置台４３との間は、封止部材４６により密封されている。
【００２８】
図５は、磁気中性線放電プラズマ発生源５１を有するプラズマ発生装置５０の一例を表したものである。このプラズマ発生装置５０は、上流側にプラズマ発生空間としての上部処理室５２Ａを有し、下流側に基板２が設置される下部処理室５２Ｂを有している。磁気中性線放電プラズマ発生源５１は、上部処理室５２Ａの周囲に設けられたアンテナコイル５１Ａおよび電磁コイル５１Ｂと、電源５１Ｃとを有している。下部処理室５２Ｂの下面には、基板２を載せる載置台５３が設けられ、下部処理室５２Ｂの側面には排気口５４が設けられている。載置台５３には、電源５５が接続されている。下部処理室５２Ｂの下面と載置台５３との間は、封止部材５６により密封されている。
【００２９】
フォトレジスト膜３１を剥離する工程は、酸素ガスを含む雰囲気中で行うことが好ましい。酸素ガスは、フォトレジスト膜３１の除去に最も適しているプロセスガスである。また、図４または図５に示したような誘導結合型プラズマまたは磁気中性線放電プラズマを用いたフォトレジスト剥離装置を用いた場合には、プロセスガスとして酸素ガスを用いても、フォトレジスト膜３１の下地である記憶層１３等の酸化を抑制することが可能である。
【００３０】
フォトレジスト膜３１を剥離する工程は、Ｈ2，不活性ガスおよびＮＨ3からなる群のうち少なくとも一つを含むと共に酸素を含まない雰囲気中で行うようにしてもよい。この場合には、図４または図５に示した誘導結合型プラズマまたは磁気中性線放電プラズマを用いたフォトレジスト剥離装置を用いてもよいし、あるいは、通常のプラズマ発生装置を用いることも可能である。通常のプラズマ発生装置を用いた場合にも、酸素を含まない雰囲気中であれば、フォトレジスト膜３１の下地である記憶層１３等に表面酸化膜が生じることが抑制される。
【００３１】
一方、従来では、フォトレジスト膜の除去を、ウェット処理、またはバレル型プラズマアッシャーを用いたドライ処理とウェット処理との併用により行っていた。ウェット処理では、長時間大気環境に基板がさらされることや、剥離に用いる薬液の影響により、酸化環境にウェハを露呈することになっていた。そのため、フォトレジスト膜から露出した記憶層の側面に表面酸化膜が生じてしまっていた。また、バレル型プラズマアッシャーは、ウェハへのプラズマダメージの問題を抱えており、従来ではドライ処理のみによりフォトレジスト膜を剥離することは行われていなかった。
【００３２】
以上により、図１および図２に示した記憶装置１が完成する。
【００３３】
この記憶装置１は、各記憶素子３の下部電極１１および上部電極１２を介して図示しない電源（パルス印加手段）から電圧パルス或いは電流パルスを印加すると、記憶層１３の電気的特性、例えば抵抗値が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。
【００３４】
まず、上部電極１２が例えば正電位、下部電極１１側が負電位となるようにして記憶素子３に対して正電圧を印加する。これにより、各記憶素子３において、イオン源層１３ＡからＣｕおよび／またはＺｒの陽イオンがイオン伝導し、下部電極１１上の抵抗変化層１３Ｂ内で電子と結合して析出し、その結果，下部電極１１とイオン源層１３Ａとの間に金属状態に還元された低抵抗のＺｒおよび／またはＣｕの導電パス（フィラメント）が形成される。若しくは、記憶層１３の中に導電パスが形成される。よって、記憶層１３の抵抗値が低くなり、初期状態の高抵抗状態から低抵抗状態へ変化する。
【００３５】
その後、正電圧を除去して記憶素子３にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、前記の記録過程のみで記録は完結する。
【００３６】
一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）或いはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程が必要である。消去過程においては、上部電極１２が例えば負電位、下部電極１１側が正電位になるように、記憶素子３に対して負電圧を印加する。これにより、記憶層１３Ａ内に形成されていた導電パスのＺｒおよびＣｕが酸化してイオン化し、記憶層１３に溶解若しくはＴｅ等と結合してＣｕ２ Ｔｅ、ＣｕＴｅ等の化合物を形成する。すると、ＺｒおよびＣｕによる導電パスが消滅、または減少して抵抗値が高くなる。あるいは、更に記憶層１３中に存在するＡｌやＧｅなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。
【００３７】
その後、負電圧を除去して記憶素子３にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより、書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子３に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００３８】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００３９】
なお、書き込み動作および消去動作を低抵抗化および高抵抗化のいずれに対応させるかは定義の問題であるが、本明細書では低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
【００４０】
このように本実施の形態では、フォトレジスト膜３１をドライプロセスにより除去するようにしたので、記憶層１３を分断加工する際に、記録層材料膜１３Ａまたは記憶層１３がウェットエッチング用の薬液に触れることがなくなり、記憶層１３の表面酸化を抑えることが可能となる。
【００４１】
本実施の形態の記憶装置は、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ（Programmable Read Only Memory ）、電気的に消去が可能なＥＥＰＲＯＭ（Erasable Programmable Read Only Memory）、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。
【実施例】
【００４２】
以下、本発明の具体的な実施例について説明する。
【００４３】
（実施例Ａ〜Ｊ）
上記実施の形態と同様にして記憶素子Ａ〜Ｊを有する記憶装置１を作製した。まず、窒化チタン（ＴｉＮ）よりなる下部電極１１が形成された基板２上に、スパッタ法によりＧｅＴｅＣｕＺｒＡｌよりなる記憶層材料膜１３Ａと、タングステン（Ｗ）よりなる上部電極材料膜１２Ａとを形成した（図３（Ａ）参照。）。
【００４４】
次いで、上部電極材料膜１２Ａ上にフォトレジストを塗布し、露光・現像により所望のパターンのフォトレジスト膜３１を形成した（図３（Ｂ）参照）。
【００４５】
続いて、フォトレジスト膜３１をマスクとして、図５に示した磁気中性線放電プラズマエッチング装置を用いて上部電極材料膜１２Ａおよび記憶層材料膜１３Ａを順に真空中でエッチングし、上部電極１２および記憶層１３を形成した（図３（Ｃ）参照。）。その際、上部電極１２および記憶層１３の線幅Ｗを、実施例Ａ〜Ｅでは３００ｎｍ、実施例Ｆ〜Ｊを６０ｎｍとした。
【００４６】
そののち、同一の真空を保ったまま、ドライプロセスによりフォトレジスト膜３１を剥離した（図３（Ｄ）参照。）。その際、図５に示した磁気中性線放電プラズマエッチング装置を用い、酸素ガスを含む雰囲気中で行った。これにより、図１に示した記憶装置１を作製した。
【００４７】
（比較例Ｋ〜Ｔ）
本実施例に対する比較例として、フォトレジスト膜を剥離する工程を、バレル型プラズマアッシャーによるアッシング処理と、ウェット処理との併用により行ったことを除いては、上記実施例と同様にして記憶素子Ｋ〜Ｔを有する記憶装置を作製した。その際、上部電極および記憶層の線幅を、比較例Ｋ〜Ｏでは３００ｎｍ、比較例Ｐ〜Ｔでは９０ｎｍとした。
【００４８】
（素子特性）
得られた実施例Ａ〜Ｊおよび比較例Ｋ〜Ｔの記憶素子について、電流―電圧特性（Ｉ−Ｖ特性）を調べた。その結果を図６に示す。
【００４９】
図６（Ａ）〜図６（Ｊ）から分かるように、線幅を３００ｎｍとした実施例Ａ〜Ｅ、および線幅を６０ｎｍとした実施例Ｆ〜Ｊのすべてで、良好な記憶素子特性が得られた。
【００５０】
すなわち、実施例Ａ〜Ｊでは、初期は抵抗が高く、記憶素子がオフ状態にある。電圧が増加することにより、ある閾値電圧以上で急激に電流が増加する。つまり抵抗が低くなりオン状態へと遷移することが分かる。これにより情報が記録される。
【００５１】
そののち、電圧を減少させることにより電流も減少するが、電圧の減少のほうが大きく、最終的には初期の抵抗値よりも十分に低い抵抗値であり、オン状態が保たれ、記録された情報が保持される。
【００５２】
また、負電位（−電位）を印加し、電圧が増加することにより、ある閾値電圧以上で急激に電流が減少する。そののち、電圧を減少させていき、０Ｖとすることにより、抵抗が初期の低抵抗の状態（オフ状態）に戻る。これにより、記録した情報が消去される。
【００５３】
これに対して、図６（Ｋ）〜図６（Ｏ）から分かるように、線幅を３００ｎｍとした比較例Ｋ〜Ｔの記憶素子では、低抵抗に変化する記録動作は生じるものの、その後の負電圧印加で高抵抗に変化する消去動作が行えなかった。
【００５４】
更に、図６（Ｐ）〜図６（Ｔ）から分かるように、線幅を９０ｎｍとした比較例Ｐ〜Ｔの記憶素子では、正負のいずれの電圧を印加しても抵抗変化は生じず、記録素子としての動作が全く得られなかった。
【００５５】
（断面ＴＥＭ観察）
実施例Ａ〜Ｊおよび比較例Ｋ〜Ｔの記憶素子について、透過型顕微鏡（ＴＥＭ；Transmission Electron Microscope）により記憶層の断面を調べた。図７（Ａ）および図７（Ｂ）はその結果を表す断面ＴＥＭ写真である。
【００５６】
図７（Ｂ）から分かるように、比較例では、記憶層の側壁にはっきりと白色の層が形成されていることが確認された（図７（Ｂ）において○で囲まれた部分）。ＴＥＭによる観察では酸化物の電子線透過率が高いので酸化物の部分が白色に見える。このことから考察すると、比較例では記憶層の側壁には１０ｎｍ程度の酸化層が形成されていると考えられる。
【００５７】
一方、実施例では、図７（Ａ）から分かるように、記憶層１３の側壁に不明瞭な部分が存在するものの、酸化物の存在を示すようなはっきりした白色の部分は認められなかった（図７（Ａ）において○で囲まれた部分）。従って、実施例７では、酸化膜の形成はあったとしても極めて薄いものであると推定される。
【００５８】
このような断面観察結果の違いが、実施例と比較例との記憶素子特性の違いを生じさせ、図６に示したＩ−Ｖ特性の差となって現れていることが分かる。
【００５９】
すなわち、フォトレジスト膜３１をドライプロセスにより除去するようにすれば、記憶層１３を分断加工する際に記憶層１３の表面酸化を抑えることが可能となり、良好な記憶特性が得られることが分かった。特に、線幅を６０ｎｍとした実施例Ｆ〜Ｊの記憶素子でも良好な特性が得られたことから、微細加工に対する適応性も確かめられた。
【００６０】
以上、実施の形態および実施例を挙げて本発明を説明したが、本発明は、上記実施の形態および実施例に限定されるものではなく、種々変形することが可能である。
【００６１】
例えば、上記実施の形態および実施例では、上部電極１２および記憶層１３をライン状（線状）に加工した場合について説明したが、上部電極１２および記憶層１３は、他の形状に分断加工してもよい。例えば、上部電極１２および記憶層１３を、ビット毎に分断加工するようにしてもよい。
【００６２】
また、例えば、上記実施の形態および実施例において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、記憶層１３には、上記組成比率を崩さない範囲で、他の遷移金属元素、例えばチタン（Ｔｉ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ），タングステン（Ｗ）を添加してもよい。また、銅（Ｃｕ），銀（Ａｇ）または亜鉛（Ｚｎ）以外にも、ニッケル（Ｎｉ）などを添加してもよい。
【００６３】
加えて、例えば、上記実施の形態では、記憶素子１および記録装置（メモリセルアレイ）の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【００６４】
更にまた、例えば、上記実施の形態では、本発明を抵抗変化型メモリの製造に適用した場合について説明したが、本発明は、カルコゲナイドの結晶状態と非晶質状態との相変化を利用した相変化型メモリなど、他の記憶装置の製造にも適用可能である。
【符号の説明】
【００６５】
１…記憶素子、１１…下部電極、１２…上部電極、１３…記憶層、１３Ａ…イオン源層、１３Ｂ…抵抗変化層、３１…フォトレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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