(57)【要約】【課題】ＴＥＧパターンを有する半導体基板を用いて、ダイシング時の不良を抑制した半導体装置を提供する。【解決手段】ダイシングにより半導体チップ２ａに個片化される、または個片化された半導体基板と、半導体基板上に形成された層間絶縁層と、層間絶縁層内に設けられ、半導体チップ２ａの周縁部に沿って形成されたシールリング５ａと、一端がシールリング５ａに接続し、他端が半導体チップ２ａの外周の端面に向けて延在するＴＥＧ配線７を備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
ダイシングにより半導体チップに個片化される、または個片化された半導体基板と、
前記半導体基板上に形成された層間絶縁層と、
前記層間絶縁層内に設けられ、前記半導体チップの周縁部に沿って形成されたシールリングと、
一端が前記シールリングに接続し、他端が前記半導体チップの外周の端面に向けて延在するＴＥＧ配線と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板または前記層間絶縁層に設けられ、素子接続用の前記ＴＥＧ配線を介して、前記シールリングと接続するＴＥＧ素子をさらに備える半導体装置。
【請求項３】
ダイシングにより半導体チップに個片化される、または個片化された半導体基板と、
前記半導体基板上に形成された層間絶縁層と、
前記層間絶縁層内に設けられ、前記半導体チップの周縁部に沿って形成されたシールリングと、
平面視で前記シールリングよりも内側に設けられたＴＥＧ素子と、
一端が前記ＴＥＧ素子に接続し、他端が、前記シールリングと接触することなく、かつ、当該シールリングを超えて前記半導体チップの外周の端面に向けて延在するＴＥＧ配線と、
一端が前記ＴＥＧ素子に接続し、他端が前記シールリングに接続する、素子接続用のＴＥＧ配線と、
を備える半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記ＴＥＧ素子は、抵抗を含む半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記抵抗は、配線抵抗である半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記抵抗は、前記半導体基板に不純物を導入した拡散抵抗層である半導体装置。
【請求項７】
請求項２〜６のいずれか一項に記載の半導体装置において、
前記ＴＥＧ素子は、櫛形状に交互に配線が設けられたショート確認用素子を含む半導体装置。
【請求項８】
請求項２〜７のいずれか一項に記載の半導体装置において、
前記ＴＥＧ素子は、トランジスタを含む半導体装置。
【請求項９】
請求項２〜８のいずれか一項に記載の半導体装置において、
前記ＴＥＧ素子は、前記層間絶縁層に設けられた複数のビアを含む半導体装置。
【請求項１０】
請求項１〜９のいずれか一項に記載の半導体装置において、
平面視で前記シールリングより外側のダイシング領域内に配置され、前記層間絶縁層の最上層の上に接するように設けられるとともに、電極接続用の前記ＴＥＧ配線と接続する電極パッドをさらに備える半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記電極パッドおよび前記電極接続用のＴＥＧ配線はＡｌであり、且つ、前記層間絶縁層の最上層の上に接するように設けられている半導体装置。
【請求項１２】
請求項１０に記載の半導体装置において、
前記電極パッドおよび前記電極接続用のＴＥＧ配線は、Ｃｕを含み、
前記電極接続用のＴＥＧ配線は、前記層間絶縁層の最上層よりも下に位置し、前記ダイシング領域のうち、ダイシングブレードにより切削される領域よりも前記半導体チップ側に設けられた配線部を備える半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記電極接続用のＴＥＧ配線は、前記電極パッドと同一層で前記シールリングと接続している半導体装置。
【請求項１４】
請求項１０〜１３のいずれか一項に記載の半導体装置において、
前記電極パッドの幅は、前記半導体基板をダイシングする際のダイシングブレード幅よりも小さい半導体装置。
【請求項１５】
請求項１〜１４のいずれか一項に記載の半導体装置において、
前記半導体基板は、個片化されておらず、
少なくとも一つ以上の前記ＴＥＧ配線は、互いに隣り合う複数の前記半導体チップのそれぞれの前記シールリングと接続している半導体装置。
【請求項１６】
請求項１〜１５のいずれか一項に記載の半導体装置において、
前記半導体基板は、前記シールリングと接する部分に設けられ、当該半導体基板と逆導電型の不純物が導入された拡散層を備える半導体装置。
【請求項１７】
請求項１〜１６のいずれか一項に記載の半導体装置において、
前記シールリングは、グランド線である半導体装置。
【請求項１８】
請求項１〜１７のいずれか一項に記載の半導体装置において、
前記層間絶縁層は、比誘電率が３以下である低誘電率層を含む半導体装置。
【請求項１９】
複数の半導体チップに個片化される半導体基板上に、層間絶縁層を含む多層配線を形成する工程を備え、
前記多層配線を形成する工程において、
前記層間絶縁層内に、前記半導体チップの周縁部に沿ってシールリングを形成するとともに、
一端が前記シールリングに接続し、他端が前記半導体チップの外周の端面に向けて延在するＴＥＧ配線を形成する半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記多層配線を形成する工程において、平面視で前記シールリングより外側のダイシング領域内に、前記層間絶縁層の最上層の上に接するように、電極接続用の前記ＴＥＧ配線と接続する電極パッドを形成する半導体装置の製造方法。
【請求項２１】
請求項１９または２０に記載の半導体装置の製造方法において、
前記多層配線を形成する工程において、前記半導体基板または前記層間絶縁層に、素子接続用の前記ＴＥＧ配線を介して、前記シールリングと接続するＴＥＧ素子を形成する半導体装置の製造方法。
【請求項２２】
請求項２１に記載の半導体装置の製造方法において、
前記電極パッドに電圧を印加して、前記ＴＥＧ素子を検査する検査工程を備え、
当該検査工程において、前記ＴＥＧ素子に不良があったときは前記半導体チップ内の半導体素子に前記不良があったものとして判断し、前記ＴＥＧ素子に前記不良が無かったときは前記半導体チップ内の前記半導体素子に前記不良はなく出荷可能であると判断する半導体装置の製造方法。
【請求項２３】
請求項２２に記載の半導体装置の製造方法において、
前記検査工程の後に、前記半導体基板のうち、前記電極パッドを含む前記ダイシング領域上をダイシングして、複数の前記半導体チップに個片化するダイシング工程を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、製造工程段階で半導体チップ内の半導体素子の特性を評価するために、様々な構成のＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）素子を設けた半導体装置が提案されている。
【０００３】
特許文献１（特開２００７−１８０１１２号公報）には、以下のような電子デバイスが記載されている。半導体からなるウェハ上に、半導体チップと電気的に接続されるパッドと、ダイシング時に半導体チップを保護するシールリングと、スクライブラインの回路特性評価部が設けられている。シールリングは、その一部を細くしている。回路評価部内の配線部は、シールリングを細くすることで空いた領域に設けられている。これにより、回路評価部内の配線部がシールリングの領域の一部を使用するため、スクライブラインの幅を狭くすることができるとされている。
【０００４】
特許文献２（特開２０１０−２０５８８９号公報）には、以下のような半導体装置が記載されている。多層配線が形成された半導体基板上に、複数の電極端子が設けられている。また、半導体基板の外周部には、シールリングが設けられている。さらに、半導体基板には、電極端子とシールリングとを電気的に接続する不純物注入領域が設けられている。これにより、複数の電極端子のうち二つの間の抵抗などを測定することにより、半導体装置周辺部の異常を検出することができるとされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１８０１１２号公報
【特許文献２】特開２０１０−２０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のようなＴＥＧ素子を測定するために、ダイシング領域に電極パッドが配置される場合がある。発明者は、このような場合、ダイシングブレードへの電極パッドの金属が付着することによって、チッピングやクラックの発生が顕在化することを見出した。なかでも、シールリングを破壊するようなチッピングやクラックが発生した場合、ダイシング端部からの吸湿がチップ内部に至り、低誘電率の層間絶縁層の誘電率が変化してしまうなどの経時的不良が発生する可能性があった。
【課題を解決するための手段】
【０００７】
本発明によれば、
ダイシングにより半導体チップに個片化される、または個片化された半導体基板と、
前記半導体基板上に形成された層間絶縁層と、
前記層間絶縁層内に設けられ、前記半導体チップの周縁部に沿って形成されたシールリングと、
一端が前記シールリングに接続し、他端が前記半導体チップの外周の端面に向けて延在するＴＥＧ配線と、
を備える半導体装置が提供される。
【０００８】
本発明によれば、
ダイシングにより半導体チップに個片化される、または個片化された半導体基板と、
前記半導体基板上に形成された層間絶縁層と、
前記層間絶縁層内に設けられ、前記半導体チップの周縁部に沿って形成されたシールリングと、
平面視で前記シールリングよりも内側に設けられたＴＥＧ素子と、
一端が前記ＴＥＧ素子に接続し、他端が、前記シールリングと接触することなく、かつ、当該シールリングを超えて前記半導体チップの外周の端面に向けて延在するＴＥＧ配線と、
一端が前記ＴＥＧ素子に接続し、他端が前記シールリングに接続する、素子接続用のＴＥＧ配線と、
を備える半導体装置が提供される。
【０００９】
本発明によれば、
複数の半導体チップに個片化される半導体基板上に、層間絶縁層を含む多層配線を形成する工程を備え、
前記多層配線を形成する工程において、
前記層間絶縁層内に、前記半導体チップの周縁部に沿ってシールリングを形成するとともに、
一端が前記シールリングに接続し、他端が前記半導体チップの外周の端面に向けて延在するＴＥＧ配線を形成する半導体装置の製造方法が提供される。
【００１０】
本発明によれば、半導体チップの周縁部に沿って形成されているシールリングは、ＴＥＧパターンの共通配線として用いられている。これにより、ＴＥＧパターンに必要な電極パッド数を削減することができる。したがって、ダイシング時の金属切削量が削減され、チッピングやクラックの発生を抑制することができる。このように、ＴＥＧパターンを有する半導体基板を用いた際に、ダイシング時の不良を抑制した半導体装置を提供することができる。
【発明の効果】
【００１１】
本発明によれば、ＴＥＧパターンを有する半導体基板を用いて、ダイシング時の不良を抑制した半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体ウェハの構成を示す平面図である。
【図２】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図３】第１の実施形態に係るＴＥＧパターンの等価回路図である。
【図４】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図５】第１の実施形態に係るＴＥＧ素子を拡大した図である。
【図６】第１の実施形態に係る半導体装置の製造方法を説明するためのフローチャートである。
【図７】第２の実施形態に係るＴＥＧ素子を拡大した図である。
【図８】第３の実施形態に係るＴＥＧ素子を拡大した図である。
【図９】第４の実施形態に係る半導体装置の構成を示す平面図である。
【図１０】第４の実施形態に係るＴＥＧパターンの等価回路図である。
【図１１】第４の実施形態に係るＴＥＧ素子を拡大した図である。
【図１２】第５の実施形態に係る半導体装置の構成を示す平面図である。
【図１３】第５の実施形態に係るＴＥＧパターンの等価回路図である。
【図１４】第５の実施形態に係るＴＥＧ素子を拡大した図である。
【図１５】第６の実施形態に係る半導体装置の構成を示す平面図である。
【図１６】第６の実施形態に係るＴＥＧパターンの等価回路図である。
【図１７】第７の実施形態に係る半導体装置の構成を示す平面図である。
【図１８】第８の実施形態に係る半導体装置の構成を示す平面図である。
【図１９】第８の実施形態に係る半導体装置の構成を示す断面図である。
【図２０】第９の実施形態に係る半導体装置の構成を示す断面図である。
【図２１】第１０の実施形態に係る半導体装置の構成を示す平面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第１の実施形態）
図１から図５を用い、第１の実施形態に係る半導体装置１０について説明する。この半導体装置１０は、以下のような構成を備えている。ダイシングにより半導体チップ２に個片化される、または個片化された半導体基板１００と、半導体基板１００上に形成された層間絶縁層２００と、層間絶縁層２００内に設けられ、半導体チップ２の周縁部に沿って形成されたシールリング５と、一端がシールリング５に接続し、他端が半導体チップ２の外周の端面に向けて延在するＴＥＧ配線７を備えている。以下、詳細を説明する。
【００１５】
以下で述べる半導体装置１０は、半導体基板１００がダイシングにより半導体チップ２に個片化される前の形態を含む。すなわち、個片化されていない状態の半導体装置１０として、アッセンブリーメーカーなどへ提供する形態を含む。一方で、半導体装置１０は、半導体基板１００がダイシングにより半導体チップ２に個片化された後の形態であってもよい。
【００１６】
まず、図１を用いて、本実施形態に用いられる半導体ウェハ１について説明する。図１は、第１の実施形態に係る半導体ウェハ１の構成を示す平面図である。図１のように、たとえば、半導体ウェハ１は、ダイシング領域３を介して、複数の半導体チップ２の領域に分割されている。ここで、半導体ウェハ１は、たとえば、シリコンウェハである。なお、以下で述べる「半導体基板１００」は、分割されていない「半導体ウェハ１」の状態の基板と、分割された後の「半導体チップ２」の状態の基板とを両方含むものとする。また、ここでいう「ダイシング領域３」とは、ダイシングブレードによって切削される切削領域４に、ダイシングブレードの位置合わせ精度や、ダイシング時のチッピングなどを考慮したマージンも含めた領域のことをいう。
【００１７】
半導体チップ２内には、たとえば、半導体素子（不図示）が形成されおり、後述する層間絶縁層２００において多層配線が形成されている。
【００１８】
また、半導体チップ２の周縁部に沿って、シールリング５が設けられている。シールリング５とは、層間絶縁層２００を貫通し、金属が埋め込まれた配線溝のことをいう。これにより、層間絶縁層２００が低誘電率層などであった場合に、水分の侵入を防ぐことができる。
【００１９】
次に、図２は、第１の実施形態に係る半導体装置１０を示す平面図である。なお、図２（ａ）は、図１におけるダイシング領域の一部を拡大して示している。また、図２（ｂ）は、図２（ａ）におけるα部分の拡大図である。
【００２０】
図２（ａ）のように、半導体チップ２ａ、半導体チップ２ｂ、半導体チップ２ｃおよび半導体チップ２ｄの周縁部に沿って、それぞれ、シールリング５ａ、シールリング５ｂ、シールリング５ｃおよびシールリング５ｄが設けられている。
【００２１】
そのシールリング５ａ等で挟まれた領域には、半導体ウェハ２ａ等に分割するためのダイシング領域３が配置されている。実際のダイシングの際には、ダイシングブレードにより、ダイシング領域３の内側の中央部にある切削領域４上を切削される。
【００２２】
第１の実施形態におけるＴＥＧパターン６ａは、図中一点鎖線の領域である。このＴＥＧパターン６ａは、一端がシールリング５ａに接続し、他端が半導体チップ２の外周の端面に向けて延在するＴＥＧ配線７を備えている。これにより、シールリング５ａをＴＥＧパターン６ａの共通配線として用いることが出来る。
【００２３】
また、ＴＥＧパターン６ａは、上記したＴＥＧ配線７に加え、当該ＴＥＧパターン６ａに電圧を印加するための電極パッド９ａ〜９ｈを備えている。電極パッド９ａ等は、平面視でシールリング５ａ等より外側のダイシング領域３内に配置されている。
【００２４】
また、図２（ｂ）のように、電極パッド９ａ等は、層間絶縁層２００の最上層の上に接するように設けられるとともに、電極接続用のＴＥＧ配線７ａと接続している。ここでいう「電極接続用のＴＥＧ配線７ａ」とは、層間絶縁層２００の最上層付近において、シールリング５ａ等と電極パッド９ａ等とを接続するＴＥＧ配線７のことをいう。この電極パッド９ａ等により、検査工程において、触針で測定することができる。
【００２５】
ここで、電極パッド９ａの幅は、半導体基板１００をダイシングする際のダイシングブレード幅よりも小さい。言い換えれば、電極パッド９ａ等は、ダイシング領域３の切削領域４内に配置されていることが好ましい。これにより、電極パッド９ａは、ダイシング時に全て切削される。したがって、ダイシング後に半導体チップ２をワイヤーボンディングする際に、ワイヤー間ショートを起こすことが無い。
【００２６】
さらに、ＴＥＧパターン６ａは、ＴＥＧ素子８ａ〜８ｇを備えている。ここでいう「ＴＥＧ素子」とは、半導体チップ２内の半導体素子（不図示）等と同一の設計ルールに基づいて形成された素子のことをいう。これにより、半導体チップ２内に設けられた半導体素子と同等の性能を有している。したがって、ＴＥＧ素子８ａ等を検査することにより、半導体チップ２内の半導体素子と同等の性能として不良の有無を検査することができる。
【００２７】
ＴＥＧ素子８ａ等は、半導体基板１００または層間絶縁層２００に設けられ、素子接続用のＴＥＧ配線７ｂを介して、シールリング５ａ等と接続している。ここでいう「素子接続用のＴＥＧ配線７ｂ」とは、層間絶縁層内において、シールリング５ａ等とＴＥＧ素子８ａ等とを接続するＴＥＧ配線７のことをいう。なお、第１の実施形態では、ＴＥＧ素子８ａ等もダイシング領域３内に設けられている。
【００２８】
その他、ＴＥＧ素子８ａ等と接続する第３のＴＥＧ配線７ｃや、第３のＴＥＧ配線７ｃから電極パッド９ａ等に接続するビア（不図示）などを備えている。ここでいう「第３のＴＥＧ配線７ｃ」とは、層間絶縁層２００内において、ＴＥＧ素子８ａと接続し、ビア（不図示）を介して電極パッド９ａ等と接続するＴＥＧ配線７のことをいう。以下、特に断りのない限り、電極接続用のＴＥＧ配線７ａ、素子接続用のＴＥＧ配線７ｂおよび第３のＴＥＧ配線７ｃを、まとめてＴＥＧ配線７として表記する。
【００２９】
ここで、ＴＥＧ配線７と接続しているシールリング５ａは、たとえば、グランド線である。これにより、ＴＥＧパターン６ａの検査工程において、半導体チップ２ａ内の半導体素子に悪影響を及ぼすことが無い。
【００３０】
次に、図３は、第１の実施形態に係るＴＥＧパターン６ａの等価回路図である。図３のように、第１の実施形態のＴＥＧパターン６ａのうち、ＴＥＧ素子８ａ等は、抵抗を含んでいる。これにより、半導体チップ２内に、ＴＥＧ素子８ａ等と同一のパターンを有する部分の抵抗値を測定することができる。
【００３１】
また、図３のように、ＴＥＧ素子８ａ〜８ｇは、たとえば、並列に接続されている。ここで、上述のように、電極パッド９ａからＴＥＧ素子８ａ等へと接続される共通配線として、シールリング５ａが用いられている。
【００３２】
たとえば、電極パッド９ａと電極パッド９ｂとの間に電圧を印加して電流値を測定することにより、ＴＥＧ素子８ａの抵抗値を測定することができる。同様にＴＥＧ素子８ｇまでの測定を行った上で、抵抗値に異常があれば、そのＴＥＧパターン６ａ付近の半導体チップ２ａまたは２ｂには不良素子が含まれているとみなすことができる。なお、検査工程を含む半導体装置１０の製造方法については、詳細を後述する。
【００３３】
次に、図４は、第１の実施形態に係る半導体装置１０の構成を示す断面図である。なお、図４は、図２におけるＡ−Ａ'線断面図を示している。
【００３４】
図４のように、半導体基板１００上には、ウェル１２０が形成されている。ウェル１２０は、たとえば、Ｂ（ボロン）が注入されたＰ型ウェルである。
【００３５】
また、半導体基板１００には、素子分離領域１６０が形成されている。素子分離領域１６０は、シールリング５ａ等の下に開口部を有している。素子分離領域１６０は、たとえば、ＳｉＯ２膜である。
【００３６】
また、半導体基板１００のうち、シールリング５ａ等と接する部分には、半導体基板１００のウェル１２０と逆導電型の不純物が導入された拡散層１４０が設けられている。これにより、ＴＥＧパターン６ａを検査する工程において、電圧を印加しても、過電流が半導体チップ２側に流れることがない。
【００３７】
ここで、拡散層１４０は、ウェル１２０がＰ型ウェルである場合には、たとえば、ＡｓがドープされたＮ型拡散層である。
【００３８】
半導体基板１００上には、層間絶縁層２００が形成されている。層間絶縁層２００は、たとえば、第１ビア形成絶縁層２１０、第１配線形成絶縁層２２０、第２ビア形成絶縁層２３０、第２配線形成絶縁層２４０、第３ビア形成絶縁層２５０、第３配線形成絶縁層２６０および第４層間絶縁層２７０を備えている。なお、本実施形態における層間絶縁層２００の層数は、限られることはなく、上記した以上であっても以下であってもよい。
【００３９】
ここで、層間絶縁層２００としては、たとえば、比誘電率が３以下の低誘電率層を含んでいる。これにより、配線間容量を下げることができるので、半導体装置１０全体のインピーダンスを下げることができる。なお、低誘電率層を形成する材料としては、たとえば、ＳｉＯ２、ＳｉＯＣなどである。なお、このような低誘電率層は、ポーラスな構造を有していても良い。
【００４０】
ただし、層間絶縁層２００のうち、電極パッド９ａに近い第４層間絶縁層２７０としては、たとえば、ＳｉＮ膜が用いられる。このように、機械的強度の強い膜を用いるにより、検査時の触針の際に、半導体チップ２ａ等の内部を保護することができる。
【００４１】
そのうち、半導体基板１００上に接するように、第１ビア形成絶縁層２１０が形成されている。第１ビア形成絶縁層２１０には、半導体チップ２ａ等の周縁部に沿って、第１ビア３１０が形成されている。
【００４２】
第１ビア形成絶縁層２１０上には、第１配線形成絶縁層２２０が形成されている。第１配線形成絶縁層２２０には、半導体チップ２ａ等の周縁部に沿って、第１ビア３１０よりも幅が太い第１配線３２０が形成されている。
【００４３】
同様にして、第２ビア形成絶縁層２３０、第２配線形成絶縁層２４０、第３ビア形成絶縁層２５０および第３配線形成絶縁層２６０には、半導体チップ２ａ等の周縁部に沿って、第２ビア３３０、第２配線３４０、第３ビア３５０および第３配線３６０が順に形成されている。
【００４４】
さらに、第３配線形成絶縁層２６０上には、第４層間絶縁層２７０が形成されている。第４層間絶縁層２７０には、シールリング５ａの第３配線３６０上に開口部を有している。なお、第４層間絶縁層２７０のうち、第３配線３６０の直上に、第４ビア（不図示）を設けていても良い。
【００４５】
また、第４層間絶縁層２６０上には、第３配線３６０と接続するように、電極パッド９ａを含む第４配線４００が形成されている。第４配線４００は、電極パッド９ａおよび電極接続用のＴＥＧ配線７を含んでいる。なお、図示されている第４配線４００のうち、第３配線３６０と接続する部分から電極パッド９ａまでの部分は、電極接続用のＴＥＧ配線７の領域である。
【００４６】
ここで、第４配線４００は、たとえば、Ａｌである。すなわち、電極パッド９ａおよび電極接続用のＴＥＧ配線７は、たとえば、Ａｌである。また、電極パッド９ａおよび電極接続用のＴＥＧ配線７は、層間絶縁層２００の最上層（第４層間絶縁層２７０）の上に接するように設けられている。これにより、検査工程において、容易に触針することができ、接触抵抗を低くすることができる。
【００４７】
また、第４層間絶縁層２７０と第４配線４００上には、パッシベーション膜５００が形成されている。パッシベーション膜５００のうち、ダイシング領域３には開口部が形成されている。これにより、電極パッド９ａおよび電極接続用のＴＥＧ配線７の一部が露出されている。
【００４８】
以上の第１配線３２０、第２配線３４０および第３配線３６０としては、たとえば、Ｃｕが用いられる。一方、第１ビア３１０、第２ビア３３０および第３ビア３５０としては、たとえば、ＷまたはＣｕが用いられる。
【００４９】
次に、図５を用いて、第１の実施形態に係るＴＥＧ素子８について説明する。図５は、第１の実施形態に係るＴＥＧ素子８を拡大した図である。なお、図５（ａ）は、ＴＥＧ素子８の平面図である。また、図５（ｂ）は、図５（ａ）におけるＢ−Ｂ'線断面図である。なお、以下では、「ＴＥＧ素子８」とは、ＴＥＧ素子８ａ等の総称として用いている。また、他の実施形態においても同様である。
【００５０】
図５（ａ）のように、ＴＥＧ素子８は、前述のように、抵抗を含んでいる。抵抗は、たとえば、配線抵抗である。第１の実施形態の配線抵抗は、第１配線３２０が平面視で多数回に屈曲することにより形成されている。
【００５１】
図５（ｂ）のように、ＴＥＧ素子８は、第１配線形成絶縁層２２０内に第１配線３２０として設けられている。これにより、半導体チップ２内の特定の配線層の抵抗値を予測することができる。ここでは、第１配線３２０の抵抗値を予測することができる。
【００５２】
次に、図６を用い、第１の実施形態に係る半導体装置１０の製造方法について説明する。図６は、第１の実施形態に係る半導体装置１０の製造方法を示すフローチャートである。第１の実施形態に係る半導体装置１０の製造方法は、複数の半導体チップ２に個片化される半導体基板１００上に、層間絶縁層２００を含む多層配線を形成する工程を備えている。この多層配線を形成する工程において、層間絶縁層２００内に、半導体チップ２の周縁部に沿ってシールリング５を形成するとともに、一端がシールリング５に接続し、他端が半導体チップ２の外周の端面に向けて延在するＴＥＧ配線７を形成する。以下詳細を説明する。
【００５３】
図６のように、まず、複数の半導体チップ２に個片化される半導体基板１００上に、層間絶縁層２００を含む多層配線を形成する（多層配線形成工程：Ｓ１１０）。この多層配線を形成する工程には、下記のような工程が含まれる。以下の工程は、説明する順番に限られず、積層順等により任意に変更することができる。
【００５４】
多層配線を形成する工程において、層間絶縁層２００内に、半導体チップ２の周縁部に沿って、シールリング５を形成する。
【００５５】
また、一端がシールリング５に接続し、他端が半導体チップ２の外周の端面に向けて延在するＴＥＧ配線７ａを形成する。
【００５６】
また、平面視でシールリング５より外側のダイシング領域３内に、層間絶縁層２００の最上層の上に接するように、電極接続用のＴＥＧ配線７と接続する電極パッド９ａ等を形成する。
【００５７】
また、半導体基板１００または層間絶縁層２００に、素子接続用のＴＥＧ配線７ｂを介して、シールリング５と接続するＴＥＧ素子８を形成する。
【００５８】
以上の工程は、上記した多層配線を形成する工程において行う。このようにして、ＴＥＧパターン６ａを備える半導体装置１０を形成する。
【００５９】
次いで、電極パッド９ａ等からＴＥＧパターン６ａに電圧を印加して、ＴＥＧ素子８を検査する（検査工程：Ｓ１２０）。
【００６０】
第１の実施形態では、図１のように、電極パッド９ａおよび９ｂに電圧を印加して電流値を計測することにより、ＴＥＧ素子８ａの抵抗値を測定することができる。これにより、半導体チップ２ａにおける第１配線３２０の抵抗値を予測することができる。
【００６１】
また、電極パッド９ａおよび９ｃ、電極パッド９ａおよび９ｄ等と同じ測定を行うことにより、ＴＥＧ素子８ａから８ｇを平均化した抵抗値を測定することができる。
【００６２】
なお、検査の内容は、ＴＥＧ素子８によって、異なっていても良い。また、それぞれの電極パッド９ａおよび９ｂ間、９ｂおよび９ｃ間などで、異なる電圧を印加してもよい。
【００６３】
当該検査工程において、ＴＥＧ素子８に不良があったときは（Ｓ１３０ＹＥＳ）、ＴＥＧパターン６ａ付近の半導体チップ２（たとえば半導体チップ２ａ）内の半導体素子（不図示）に不良があったものとして判断する。一方、ＴＥＧ素子８に不良が無かったときは（Ｓ１３０ＮＯ）、ＴＥＧパターン６ａ付近の半導体チップ２内の半導体素子に不良はなく、出荷可能であると判断する。
【００６４】
次いで、検査工程（Ｓ１２０）の後に、半導体基板１００のうち、電極パッド９ａ等を含むダイシング領域３上をダイシングして、複数の半導体チップ２に個片化するダイシング工程を行う。このとき、ダイシングは、ダイシングブレードを用いる。ダイシングブレードを切削領域３上をスクライブすることにより、半導体基板１００を分割する。
【００６５】
このとき、先の検査工程（Ｓ１２０）において、ＴＥＧ素子８に不良があったときは（Ｓ１３０ＹＥＳ）、ダイシングを行うとともに、不良と判断された半導体チップ２（たとえば、半導体チップ２ａ）を除去する（Ｓ１５０）。
【００６６】
一方、先の検査工程（Ｓ１２０）において、ＴＥＧ素子８に不良が無かったときは（Ｓ１３０ＮＯ）、ダイシングを行い、すべての半導体チップ２を出荷することができる（Ｓ１４０）。
【００６７】
次に、第１の実施形態の効果について説明する。
【００６８】
まず、比較例として、たとえば図３で示されている７つのＴＥＧ素子８ａ〜８ｇが、それぞれ、２つずつの電極パッド（不図示）を有している場合を考える。このとき、合計で１４個の電極パッドが必要となってしまう。このように、ダイシング領域３に電極パッドが多く配置されている場合、ダイシングブレードへの電極パッドの金属が付着することによって、チッピングやクラックの発生が顕在化する。なかでも、シールリングを破壊するようなチッピングやクラックが発生した場合、ダイシング端部からの吸湿がチップ内部に至り、低誘電率の層間絶縁層２００の誘電率が変化してしまうなどの経時的不良が発生する可能性がある。
【００６９】
一方、第１の実施形態によれば、図１のように、半導体チップ２の周縁部に沿って形成されているシールリング５は、ＴＥＧパターン６ａの共通配線として用いられている。これにより、ＴＥＧパターン６ａに必要な電極パッド数を削減することができる。具体的には、図１のように、７つのＴＥＧ素子８ａ〜８ｇは、電極パッド９ａから９ｈの８つの電極パッドで測定が可能となっている。
【００７０】
このように電極パッド数を削減することにより、ダイシング時の金属切削量が削減され、チッピングやクラックの発生を抑制することができる。
【００７１】
以上、第１の実施形態によれば、ＴＥＧパターン６ａを有する半導体基板を用いて、ダイシング時の不良を抑制した半導体装置１０を提供することができる。
【００７２】
（第２の実施形態）
図７は、第２の実施形態に係るＴＥＧ素子８を拡大した図である。なお、図７（ａ）は、第２の実施形態に係るＴＥＧ素子８の平面図である。また、図７（ｂ）は、図７（ａ）におけるＣ−Ｃ'線断面図である。第２の実施形態は、ＴＥＧ素子８の構成を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【００７３】
図７（ａ）のように、第２の実施形態のＴＥＧ素子８は、第１の実施形態と同様に、配線抵抗である。ただし、第２の実施形態では、配線抵抗は、層間絶縁層２００に設けられた複数のビア（第２ビア３３０）を含んでいる。これにより、多数の層間絶縁層２００にわたって配線抵抗を形成することができる。また、複数のビア（不図示）を設けることにより、ＴＥＧ素子８を、電極パッド９ｂ〜９ｈに接続することができる。ここでは、第１配線３２０、第２ビア３３０および第２配線３４０により、平面視でＳ字状に屈曲する配線抵抗のＴＥＧ素子８が形成されている。
【００７４】
また、図７（ｂ）のように、ＴＥＧ素子８は、第２ビア３３０を介して、第１配線３２０から第２配線３４０へと、断面方向においても複数回屈曲するように形成されている。これにより、第２ビア３３０の抵抗値を予測する事ができる。
【００７５】
（第３の実施形態）
図８は、第３の実施形態に係るＴＥＧ素子８を拡大した図である。なお、図８（ａ）は、第３の実施形態に係るＴＥＧ素子８の平面図である。また、図８（ｂ）は、図８（ａ）におけるＤ−Ｄ'線断面図である。第３の実施形態は、ＴＥＧ素子８の構成を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【００７６】
図８（ａ）のように、第３の実施形態のＴＥＧ素子８は、第１の実施形態と同様に、抵抗である。ただし、第３の実施形態では、抵抗は、半導体基板１００に不純物を導入した拡散抵抗層１４８である。なお、拡散抵抗層１４８には、半導体チップ２内における拡散層１４０と同様の不純物により、同程度の量がイオン注入されている。これにより、半導体チップ２における拡散層１４０の抵抗値を予測することができる。ここでは、第１ビア３１０、第１配線３２０および拡散抵抗層１４８によって、ＴＥＧ素子８が形成されている。なお、拡散抵抗層１４８は、平面視でＨ型をしており、第１ビア３１０が形成されている領域に挟まれた部分が測定領域となっている。
【００７７】
図８（ｂ）のように、素子分離領域１６０の開口部には、拡散抵抗層１４８が形成されている。また、第１ビア３１０は、拡散抵抗層１４８と接するように設けられ、第１配線３２０と接続している。図８（ｂ）中の左側の第１配線３２０は、シールリング５ａ方向に延伸し、シールリング５ａと接続している。一方、図８（ｂ）中の右側の第１配線３２０は、電極パッド９ｂ等と接続するビア（不図示）と接続している。両端の第１配線３２０に接続する電極パッド（不図示）間に電圧を印加して、電流値を測定することにより、拡散抵抗層１４８の抵抗値を測定することができる。
【００７８】
（第４の実施形態）
図９から図１１を用い、第４の実施形態に係る半導体装置１０について説明する。第４の実施形態は、ＴＥＧ素子８がトランジスタを含む点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【００７９】
図９は、第４の実施形態に係る半導体装置１０の構成を示す平面図である。後述するように、第４の実施形態では、ＴＥＧ素子８ｈおよびＴＥＧ素子８ｉは、たとえば、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などのトランジスタを含んでいる。ＴＥＧ素子８ｈのうち、ウェル端子は、ＴＥＧ配線７を介して、シールリング５ａと接続している。ＴＥＧ素子８ｈのうち、ゲート端子、ソース端子、ドレイン端子は、それぞれ、電極パッド９ａ、電極パッド９ｂおよび電極パッド９ｃと接続している。ＴＥＧ素子８ｉについても同様に、ウェル端子、ゲート端子、ソース端子およびドレイン端子は、それぞれ、シールリング５ａ、電極パッド９ｇ、電極パッド９ｅおよび電極パッド９ｆと接続している。
【００８０】
また、電極パッド９ｄは、直接、シールリング５ａと接続している。さらに、抵抗のＴＥＧ素子８ａは、シールリング５ａおよび電極パッド９ｈと接続している。
【００８１】
図１０は、第４の実施形態に係るＴＥＧパターン６ｂの等価回路図である。図１０のように、電極パッド９ｄは、シールリング５ａを介して、ＴＥＧ素子８ｈおよびＴＥＧ素子８ｉのウェル端子と接続している。したがって、検査工程の際に、共通の電極パッド９ｄを制御することにより、ＴＥＧ素子８ｈおよびＴＥＧ素子８ｉのウェル電位を制御することができる。
【００８２】
図１１は、第４の実施形態に係るＴＥＧ素子８を拡大した図である。図１１（ａ）は、第４の実施形態に係るＴＥＧ素子８の平面図である。また、図１１（ｂ）は、図１１（ａ）におけるＥ−Ｅ'線断面図である。なお、図１１におけるＴＥＧ素子８は、図９、図１０におけるＴＥＧ素子８ｈまたはＴＥＧ素子８ｉである。また、ＴＥＧ素子８ａは、第１の実施形態と同様である。
【００８３】
図１１（ａ）のように、ゲート端子３１２の両脇には、ソース領域１４２およびドレイン領域１４４が形成されている。平面視で、ソースドレイン領域１４２及びドレイン領域１４４に重ならない領域に、拡散層１４０が形成されており、ウェル端子として機能している。
【００８４】
図１１（ｂ）のように、素子分離領域１６０の開口部には、ソース領域１４２およびドレイン領域１４４が形成されている。さらに、ソース領域１４２およびドレイン領域１４４から間隔を隔てた素子分離領域１６０の開口部には、ウェル端子としての拡散層１４０が形成されている。ソース領域１４２とドレイン領域１４４に挟まれたチャネル領域（不図示）の上には、ゲート端子３１２が形成されている。また、ソース領域１４２およびドレイン領域１４４の上には、それぞれ、第１ビア３１０が形成されている。
【００８５】
第４の実施形態によれば、上記のようなトランジスタを含むＴＥＧ素子８が形成されている。これにより、ＴＥＧパターン６ｂを検査することにより、半導体チップ２内におけるトランジスタの特性を予測することができる。
【００８６】
また、比較例として、共通配線を用いない場合、上記した二つのトランジスタのＴＥＧ素子８ｈおよびＴＥＧ素子８ｉを測定するためには、それぞれのトランジスタにおけるウェル、ゲート、ソース、ドレインのための８個の電極パッドが必要となる。
【００８７】
一方、第４の実施形態によれば、二つのＴＥＧ素子８ｈおよびＴＥＧ素子８ｉのうち、ウェル端子がシールリング５ａに接続している。これにより、シールリング５ａをウェル端子の共通配線として用いることができる。したがって、ＴＥＧ素子８ｈおよびＴＥＧ素子８ｉを測定するための電極パッドは、７個となる。すなわち、電極パッド数を削減することができる。また、余剰の電極パッド９ｈに抵抗のＴＥＧ素子８ａを接続するなど、同じ電極パッド数で、ＴＥＧ素子数を増やすことができる。
【００８８】
（第５の実施形態）
図１２から図１４を用い、第５の実施形態に係る半導体装置１０について説明する。第４の実施形態は、二つのシールリング５ａ、５ｂを共通配線として使用する点、ＴＥＧ素子８がショート確認用素子を含む点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【００８９】
図１２は、第５の実施形態に係る半導体装置１０の構成を示す平面図である。図１２のように、電極パッド９ａは、直接、シールリング５ａと接続している。一方、電極パッド９ｂは、シールリング５ａとダイシング領域３を挟んで対向する位置にあるシールリング５ｂに接続している。したがって、第５の実施形態では、二つのシールリング５ａおよび５ｂを共通配線としている。
【００９０】
また、ダイシング領域３には、抵抗のＴＥＧ素子８ａ〜８ｆが設けられている。抵抗のＴＥＧ素子８ａ〜８ｆは、直接、シールリング５ａと接続している。さらに、ダイシング領域３には、後述するように、ショート確認用素子であるＴＥＧ素子８ｊ〜８ｏが設けられている。ショート確認用素子であるＴＥＧ素子８ｊ〜８ｏは、直接、シールリング５ｂと接続している。
【００９１】
また、抵抗のＴＥＧ素子８ａ〜８ｆと、ショート確認用素子であるＴＥＧ素子８ｊ〜８ｏとの間には、それぞれ、ＴＥＧ配線７を介して、電極パッド９ｃ〜９ｈが設けられている。
【００９２】
図１３は、第５の実施形態に係るＴＥＧパターン６ｃの等価回路図である。ショート確認用素子であるＴＥＧ素子８ｊ〜８ｏは、コンデンサとして示している。上述のように、シールリング５ａおよびシールリング５ｂは、図１３における両側の共通配線となっている。ＴＥＧパターン６ｃの検査工程については、詳細を後述する。
【００９３】
図１４は、第５の実施形態に係るＴＥＧ素子８を拡大した図である。図１４（ａ）は、第５の実施形態に係るＴＥＧ素子８の平面図である。また、図１４（ｂ）は、図１４（ａ）におけるＦ−Ｆ'線断面図である。なお、図１４におけるＴＥＧ素子８は、図１２、図１３におけるＴＥＧ素子８ｊ〜８ｏである。また、ＴＥＧ素子８ａ〜８ｆは、第１の実施形態と同様である。
【００９４】
図１４（ａ）のように、ＴＥＧ素子８は、櫛形状に交互に配線（第１配線３２０）が設けられたショート確認用素子を含んでいる。
【００９５】
図１４（ｂ）のように、ＴＥＧ素子８の第１配線３２０は、同一の第１配線形成絶縁層２２０に設けられている。ＴＥＧ素子８で交互に離間して設けられた第１配線３２０は、たとえば、半導体チップ２ａ等の第１配線３２０における配線ピッチと同一の間隔で設けられている。これにより、検査工程において、ＴＥＧ素子８のリーク電流を検査することにより、半導体チップ２ａ等の第１配線３２０において、パターニング不良によるショートが起こっているか否かを予測することができる。
【００９６】
次に、再度、図１３に戻り、ＴＥＧパターン６ｃの検査工程について説明する。ＴＥＧパターン６ｃの検査工程において、電極パッド９ｃに接続されたＴＥＧ素子８ａおよびＴＥＧ素子８ｊを例として説明する。
【００９７】
電極パッド９ａおよび電極パッド９ｂをＧＮＤ電位に固定する。上述のように、電極パッド９ａおよび電極パッド９ｂは、それぞれ、シールリング５ａおよびシールリング５ｂに接続している。このため、シールリング５ａおよびシールリング５ｂもＧＮＤ電位に固定される。
【００９８】
次いで、ＴＥＧ素子８ａおよびＴＥＧ素子８ｊが接続している電極パッド９ｃに電圧を印加する。このとき、電極パッド９ａおよび電極パッド９ｂから流れ出す電流値を測定する。これにより、ＴＥＧ素子８ａによって、抵抗値を測定することができる。一方、電極パッド９ｂから電流が流れた場合は、ＴＥＧ素子８ｊにショートが発生したものと判断することができる。すなわち、半導体チップ２ａ等において、同一配線ピッチとなっている部分ではショートが起こっていると判断することができる。
【００９９】
第５の実施形態によれば、上記のようなショート確認用素子を含むＴＥＧ素子８が形成されている。これにより、ＴＥＧパターン６ｃを検査することにより、半導体チップ２内におけるショートの有無を予測することができる。
【０１００】
また、第５の実施形態によれば、二つのシールリング５ａおよびシールリング５ｂを共通配線に用いている。これにより、より多くのＴＥＧ素子８をダイシング領域３に設けることができる。
【０１０１】
（第６の実施形態）
図１５および図１６を用い、第６の実施形態に係る半導体装置１０について説明する。第６の実施形態は、二つのシールリング５ａ、５ｂを共通配線として使用する点を除いて、第４の実施形態と同様である。以下、詳細を説明する。
【０１０２】
図１５は、第６の実施形態に係る半導体装置１０の構成を示す平面図である。後述するように、第４の実施形態では、ＴＥＧ素子８ｈおよびＴＥＧ素子８ｉは、たとえば、ＦＥＴである。ＴＥＧ素子８ｈおよびＴＥＧ素子８ｉのうち、ウェル端子は、ＴＥＧ配線７を介して、シールリング５ａと接続している。一方、ＴＥＧ素子８ｈおよびＴＥＧ素子８ｉのうち、ゲート端子は、ＴＥＧ配線７を介して、シールリング５ｂと接続している。したがって、第６の実施形態では、シールリング５ａはウェル端子の共通配線となっており、一方、シールリング５ｂはゲート端子の共通配線となっている。
【０１０３】
また、ＴＥＧ素子８ｈのうち、ソース端子およびドレイン端子は、それぞれ、電極パッド９ａおよび電極パッド９ｂと接続している。ＴＥＧ素子８ｉについても同様に、ソース端子およびドレイン端子は、それぞれ、電極パッド９ｅおよび電極パッド９ｆと接続している。
【０１０４】
また、電極パッド９ｃおよび電極パッド９ｄは、直接、シールリング５ａと接続している。さらに、抵抗のＴＥＧ素子８ａは、シールリング５ａおよび電極パッド９ｈと接続している。同様に、抵抗のＴＥＧ素子８ｂは、シールリング５ａおよび電極パッド９ｇと接続している。
【０１０５】
図１６は、第６の実施形態に係るＴＥＧパターン６ｂの等価回路図である。図１６のように、電極パッド９ｃは、シールリング５ａを介して、ＴＥＧ素子８ｈおよびＴＥＧ素子８ｉのウェル端子と接続している。したがって、検査工程の際に、共通の電極パッド９ｃを制御することにより、ＴＥＧ素子８ｈおよびＴＥＧ素子８ｉのウェル電位を制御することができる。
【０１０６】
一方、電極パッド９ｄは、シールリング５ｂを介して、ＴＥＧ素子８ｈおよびＴＥＧ素子８ｉのゲート端子と接続している。したがって、検査工程の際に、共通の電極パッド９ｄを制御することにより、ＴＥＧ素子８ｈおよびＴＥＧ素子８ｉのゲート電位を制御することができる。
【０１０７】
第６の実施形態によれば、第４の実施形態と同様の効果を得ることができる。
【０１０８】
具体的には、第６の実施形態によれば、二つのＴＥＧ素子８ｈおよびＴＥＧ素子８ｉのうち、ウェル端子がシールリング５ａに接続している。さらに、ゲート端子がシールリング５ｂに接続している。これにより、シールリング５ａをウェル端子の共通配線として、シールリング５ｂをゲート端子の共通配線として用いることができる。したがって、ＴＥＧ素子８ｈおよびＴＥＧ素子８ｉを測定するための電極パッドは、６個となる。すなわち、電極パッド数を削減することができる。また、余剰の電極パッド９ｇおよび電極パッド９ｈに抵抗のＴＥＧ素子８ａおよびＴＥＧ素子８ｂを接続するなど、同じ電極パッド数で、ＴＥＧ素子数を増やすことができる。
【０１０９】
（第７の実施形態）
図１７を用い、第７の実施形態に係る半導体装置１０について説明する。第７の実施形態は、以下の点を除いて、第１の実施形態と同様である。半導体基板１００は、個片化されていない。また、少なくとも一つ以上のＴＥＧ配線（７ｄ）は、互いに隣り合う複数の半導体チップ２（半導体チップ２ａおよび半導体チップ２ｃ）のそれぞれのシールリング５（シールリング５ａおよびシールリング５ｃ）と接続している。以下、詳細を説明する。
【０１１０】
図１７は、第７の実施形態に係る半導体装置の構成を示す平面図である。半導体基板１００は、個片化されていない。ここでは、半導体チップ２ａ、半導体チップ２ｂ、半導体チップ２ｃおよび半導体チップ２ｄが個片化されていない状態で隣接している。
【０１１１】
また、ＴＥＧ配線７ｄは、互いに隣り合う半導体チップ２ａおよび半導体チップ２ｃのそれぞれのシールリング５ａおよびシールリング５ｂと接続している。ここでいう「ＴＥＧ配線７ｄ」は、たとえば、前述の電極接続用のＴＥＧ配線７ａと同一の層に形成されている。すなわち、ＴＥＧ配線７ｄは、層間絶縁層２００の最上層の上に接するように設けられている。
【０１１２】
このように、第７の実施形態では、互いに隣り合う複数の半導体チップ２にわたって、ＴＥＧパターン６ｅが設けられている。
【０１１３】
次に、第７の実施形態の効果について、説明する。
【０１１４】
多数のＴＥＧ素子８が配置されている場合では、第１の実施形態のように、一つの半導体チップ２ａのシールリング５ａに接続するだけでは、配置しきれない可能性がある。
【０１１５】
一方、第７の実施形態によれば、ＴＥＧ配線７ｄは、互いに隣り合う複数の半導体チップ２のそれぞれのシールリング５と接続している。これにより、複数の半導体チップ２のシールリング５と接続することにより、より広い範囲でＴＥＧパターン６ｅを設けることが出来る。
【０１１６】
なお、第７の実施形態では、ＴＥＧ配線７ｄは、二つのシールリング５と接続している場合を説明したが、他のＴＥＧ配線７を用いて、複数のシールリング５と接続していてもよい。
【０１１７】
（第８の実施形態）
図１８および図１９を用い、第８の実施形態に係る半導体装置１０について説明する。第８の実施形態は、以下の点を除いて、第１の実施形態と同様である。ＴＥＧ素子８ａ〜８ｇは、平面視でシールリング５ａよりも内側に設けられている。ＴＥＧ配線７ｄは、一端がＴＥＧ素子８ａ〜８ｇに接続し、他端が、シールリング５ａと接触することなく、かつ、当該シールリング５ａを超えて半導体チップ２ａの外周の端面に向けて延在している。また、素子接続用のＴＥＧ配線７ｅは、一端がＴＥＧ素子８ａ〜８ｇに接続し、他端がシールリング５ａに接続している。以下、詳細を説明する。
【０１１８】
図１８は、第８の実施形態に係る半導体装置１０の構成を示す平面図である。図１８のように、ＴＥＧ素子８ａ〜８ｇは、平面視でシールリング５ａよりも内側に設けられている。ここでいう「シールリング５ａよりも内側」とは、平面視で、半導体チップ２ａにおけるシールリング５ａの内側のことをいう。
【０１１９】
ここで、シールリング５ａの内側には、半導体チップ２ａ内の内部回路（不図示）と接続する電極パッド５０が設けられている。半導体チップ２ａにおける電極パッド５０とシールリング５ａとの距離は、たとえば、１０μｍ程度である。これにより、半導体装置１０の製造工程において受ける熱ストレスによって、パッシベーション膜５００にクラックが入ったり、電極パッド５０を構成するＡｌが変形したりすることを抑制している。
【０１２０】
また、ＴＥＧ素子８ａ〜８ｇは、半導体チップ２ａ内の内部回路（不図示）と接続する電極パッド５０と、シールリング５ａとの間の領域に設けられている。これにより、半導体チップ２ａ内のデッドスペースを、ＴＥＧ素子８ａ〜８ｇを配置するために有効に利用することができる。
【０１２１】
ＴＥＧ配線７ｄは、一端がＴＥＧ素子８ａ〜８ｇに接続し、他端が、シールリング５ａと接触することなく、かつ、当該シールリング５ａを超えて半導体チップ２ａの外周の端面に向けて延在している。ここでは、ＴＥＧ配線７ｄは、たとえば、他端が電極パッド９ｂ〜９ｈと接続している。
【０１２２】
また、第８の実施形態では、一端がシールリング５ａと接続し、他端が半導体チップ２ａの外周の端面に向けて延在するとともに、電極パッド９ａと接続するＴＥＧ配線７があってもよい。
【０１２３】
また、素子接続用のＴＥＧ配線７ｅは、一端がＴＥＧ素子８ａ〜８ｇに接続し、他端がシールリング５ａに接続している。すなわち、素子接続用のＴＥＧ配線７ｅも、ＴＥＧ素子８ａ〜８ｇと同様に、平面視でシールリング５ａよりも内側に設けられている。したがって、ＴＥＧ素子８ａ〜８ｇ、および素子接続用のＴＥＧ配線７ｅは、ダイシング後も半導体チップ２ａ内に残存する。
【０１２４】
図１９は、第８の実施形態に係る半導体装置の構成を示す断面図である。なお、図１９は、図１８におけるＧ−Ｇ'線断面図を示している。
【０１２５】
図１９のように、層間絶縁層２００の最上層の上に接するように、電極パッド９ｂを含む第４配線４００が設けられている。また、ＴＥＧ配線７ｄは、第４配線４００の一部、第３配線３６０、第３ビア３５０、第２配線３４０、第２ビア３３０および第１配線３２０と同一層に設けられたビア（図１９中、矢印７ｄの部分）を介して、ＴＥＧ素子８ａと接続している。
【０１２６】
上述した「ＴＥＧ配線７ｄは、他端が、シールリング５ａと接触することない」状態とは、ＴＥＧ配線７ｄとシールリングとが間隔を隔てて設けられていることをいう。すなわち、上記したＴＥＧ配線７ｄとシールリング５ａとは、第４層間絶縁層２７０によって、絶縁されている。
【０１２７】
また、上述した「ＴＥＧ配線７ｄは、他端がシールリング５ａを超えて」いる状態とは、ＴＥＧ配線７ｄが、たとえば、シールリング５ａ上に設けられた第４層間絶縁層２７０のさらに上に設けられている状態のことをいう。
【０１２８】
また、上述のように、第４層間絶縁層２７０は、たとえば、ＳｉＮである。このため、上記のようなＴＥＧ配線７を設けた場合であっても、第４層間絶縁層２７０を水分が伝搬することがない。
【０１２９】
第８の実施形態によれば、ＴＥＧ素子８が平面視でシールリング５よりも内側に設けられている。これにより、ダイシング領域３内のＴＥＧ配線７等を減少させることができる。したがって、ダイシング時の金属切削量をさらに削減することができる。
【０１３０】
（第９の実施形態）
図２０を用い、第９の実施形態に係る半導体装置１０について説明する。第９の実施形態は、以下の点を除いて、第１の実施形態と同様である。電極パッド９および電極接続用のＴＥＧ配線７ａは、Ｃｕを含んでいる。電極接続用のＴＥＧ配線７ａは、層間絶縁層２００の最上層よりも下に位置し、ダイシング領域３のうち、ダイシングブレードにより切削される領域（切削領域４）よりも半導体チップ２側に設けられた配線部（第３配線３６２）を備えている。以下、詳細を説明する。
【０１３１】
図２０は、第９の実施形態に係る半導体装置の構成を示す断面図である。第９の実施形態では、電極パッド９および電極接続用のＴＥＧ配線７ａは、たとえば、Ｃｕである。ここでの「電極接続用のＴＥＧ配線７ａ」は、後述するように、層間絶縁層２００中の第４ビア４０２を介して、複数の層（第３配線３６２および第４配線４００の一部）を経由して、シールリング５ａと接続している。したがって、下記のように、第１の実施形態と断面構成が異なっている。
【０１３２】
図２０のように、第３ビア形成絶縁層２５０までは、第１の実施形態と同様の構成である。第３ビア形成絶縁層２５０の上には、第３配線形成絶縁層２６０、第４ビア形成絶縁層２７２、第４配線形成絶縁層２８０および第５層間絶縁層２９０が形成されている。なお、第４ビア形成絶縁層２７２および第４配線形成絶縁層２８０は、たとえば、低誘電率層である。また、第５層間絶縁層２９０は、保護膜的機能を有し、たとえば、ＳｉＮである。
【０１３３】
第４配線形成絶縁層２８０には、電極パッド９を含む第４配線４００が形成されている。さらに、第４配線４００は、電極接続用のＴＥＧ配線７ａの一部を含んでいる。
【０１３４】
また、電極接続用のＴＥＧ配線７ａは、たとえば、第４ビア４０２を備えている。第４配線４００における電極接続用のＴＥＧ配線７ａの一部は、当該第４ビア４０２を介して、後述する第３配線３６２と接続している。なお、第４ビア４０２は、第４配線４００の一部であってもよい。
【０１３５】
電極接続用のＴＥＧ配線７ａは、層間絶縁層２００の最上層よりも下に位置する配線部を備えている。第９の実施形態では、当該配線部は、第３配線３６２である。この第３配線３６２は、ダイシング領域３のうち、ダイシングブレードにより切削される領域（切削領域４）よりも半導体チップ２側に設けられている。すなわち、ダイシングの際に、配線部が分断されて端面が露出することがないように設けられている。これにより、電極接続用のＴＥＧ配線７ａの配線部が酸化されることがない。なお、配線部は、第３配線３６０と同一層であることに限られず、下層の他の配線形成絶縁層に設けられていても良い。
【０１３６】
ここで、上記した配線部である第３配線３６２は、シールリング５ａまで接続していてもよい。
【０１３７】
第９の実施形態では、電極接続用のＴＥＧ配線７ａは、電極パッド９と同一層でシールリング５ａと接続している。ここでは、電極接続用のＴＥＧ配線７ａは、再度、第４ビア４０２を介して、電極パッド９と同一層である第４配線４００と接続することにより、第４配線４００においてシールリング５ａと接続している。これにより、ダイシングの際のチッピングにより、第３配線３６２が露出しても、水分の伝搬を遅くすることが出来る。
【０１３８】
次に、第９の実施形態の効果について説明する。
【０１３９】
ダイシングした際に、Ｃｕを含む配線が露出している場合、Ｃｕを含む配線は、吸湿などにより酸化される。この酸化がシールリング５や半導体チップ２に伝搬すると、クラックなどの不良が発生する可能性がある。
【０１４０】
一方、第９の実施形態によれば、Ｃｕを含む電極接続用のＴＥＧ配線７ａは、層間絶縁層２００の最上層よりも下に位置し、ダイシング領域３のうち、切削領域４よりも半導体チップ２側に設けられた配線部を備えている。これにより、ダイシングした際に、Ｃｕを含む配線部が露出することがない。したがって、電極接続用のＴＥＧ配線７ａの配線部が酸化されることがなく、クラックなどの不良を抑制することができる。
【０１４１】
（第１０の実施形態）
図２１を用い、第１０の実施形態に係る半導体装置１０について説明する。第１０の実施形態は、電極パッド９ａ等またはＴＥＧ素子８ａ等が切削領域４の端部よりも半導体チップ２ａ側に配置されている点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【０１４２】
図２１は、第１０の実施形態に係る半導体装置１０の構成を示す平面図である。図２１（ａ）および図２１（ｂ）は、電極パッド９ａ等またはＴＥＧ素子８ａ等がそれぞれ異なる配置を示している。なお、図２１（ａ）および図２１（ｂ）は、ダイシングされる前の図である。
【０１４３】
図２１（ａ）のように、電極パッド９ａ〜９ｄは、切削領域４の端部よりも半導体チップ２ａ側に配置されている。この半導体基板１００をダイシングした場合、半導体チップ２ａとして、シールリング５ａと接続するＴＥＧ配線７と、電極パッド９ａ〜９ｄの一部とが残存した半導体装置１０が得られる。
【０１４４】
図２１（ｂ）のように、電極パッド９ａ〜９ｄおよびＴＥＧ素子８ａ〜８ｃは、切削領域４の端部よりも半導体チップ２ａ側に配置されている。この半導体基板１００をダイシングした場合、半導体チップ２ａとして、シールリング５ａと接続するＴＥＧ配線７と、電極パッド９ａ〜９ｄの一部と、ＴＥＧ素子８ａ〜８ｃの一部とが残存した半導体装置１０が得られる。
【０１４５】
第１０の実施形態によれば、電極パッド９ａ等またはＴＥＧ素子８ａ等が切削領域４の端部よりも半導体チップ２ａ側に配置されている。これにより、平面視で、切削領域４よりも内側に、電極パッド９ａ等またはＴＥＧ素子８ａ等が部分的に残存した半導体装置１０が得られる。このような場合でも、ダイシング時の金属切削量が削減され、チッピングやクラックの発生を抑制することができる。
【０１４６】
なお、以上の実施形態において説明したＴＥＧ素子８ａ等は、第１から第９までの実施形態で説明した複数種の異なる素子を含んでいてもよい。また、上記したＴＥＧ素子８ａ等のほかに、インダクタまたはコンデンサ等であってもよい。
【０１４７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【０１４８】
１  半導体ウェハ
２、２ａ〜２ｄ  半導体チップ
３  ダイシング領域
４  切削領域
５、５ａ〜５ｄ  シールリング
６ａ〜６ｆ  ＴＥＧパターン
７、７ａ〜７ｅ  ＴＥＧ配線
８、８ａ〜８ｉ  ＴＥＧ素子
９ａ〜９ｈ  電極パッド
１０  半導体装置
５０  電極パッド
１００  半導体基板
１２０  ウェル
１４０  拡散層
１４２  ソース領域
１４４  ドレイン領域
１４８  拡散抵抗層
１６０  素子分離領域
２００  層間絶縁層
２１０  第１ビア形成絶縁層
２２０  第１配線形成絶縁層
２３０  第２ビア形成絶縁層
２４０  第２配線形成絶縁層
２５０  第３ビア形成絶縁層
２６０  第３配線形成絶縁層
２７０  第４層間絶縁層
２７２  第４ビア形成絶縁層
２８０  第４配線形成絶縁層
２９０  第５層間絶縁層
３１０  第１ビア
３１２  ゲート端子
３２０  第１配線
３３０  第２ビア
３４０  第２配線
３５０  第３ビア
３６０  第３配線
３６２  第３配線
４００  第４配線
４０２  第４ビア
５００  パッシベーション膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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