(57)【要約】【課題】差動増幅回路における入力オフセット電圧の上昇を抑制しつつ、同相入力電圧範囲を拡張する。【解決手段】本発明による差動増幅回路は、ソース及びバックゲートが第１電流源２０５に共通接続された差動対トランジスタ２０１、２０２を備える差動入力段回路１１１と、差動入力段回路１１１の出力端子に接続される出力段回路１２１と、第１電流源２０５と出力段回路１２１の第２電流源２０６のそれぞれの電流Ｉ１、Ｉ２を、差動入力段回路１１１への入力電圧ＶＩＮ１、ＶＩＮ２に応じた大きさに調整する電流制御回路１０１とを具備する。【選択図】図２
2012244558.tif 000002
【特許請求の範囲】
【請求項１】
ソース及びバックゲートが第１電流源に共通接続された差動対トランジスタを備える差動入力段回路と、
前記差動入力段回路の出力端子に接続される出力段回路と、
前記差動入力段回路の前記第１電流源と前記出力段回路の第２電流源のそれぞれの電流を、前記差動入力段回路への入力電圧に応じた大きさに調整する電流制御回路と
を具備する
差動増幅回路。
【請求項２】
請求項１に記載の差動増幅回路において、
前記電流制御回路は、
前記入力電圧に応じた第１電圧を出力する入力部と、
前記第１電圧に応じた第１電流を供給する可変電流源と、
前記第１電流に基づいて前記第１電流源と前記第２電流源に流れる電流を調整する電流調整回路と
を備える
差動増幅回路。
【請求項３】
請求項２に記載の差動増幅回路において、
前記可変電流源は、前記第１電圧に応じてドレインとソースとの間の電圧が制御され、非飽和状態となることで、前記入力電圧に応じた大きさに前記第１電流の値を変更する可変電流源トランジスタを備える
差動増幅回路。
【請求項４】
請求項３に記載の差動増幅回路において、
前記可変電流源は、前記可変電流源トランジスタに接続され、ゲートに入力される前記第１電圧に応じて、前記可変電流源トランジスタのドレインとソースとの間の電圧を制御する制御トランジスタを備える
差動増幅回路。
【請求項５】
請求項３又は４に記載の差動増幅回路において、
前記可変電流源トランジスタは、第３電流源に接続された第１トランジスタとともにカレントミラー回路を構成し、前記第１電圧に応じてドレインとソースとの間の電圧が制御され、飽和状態となることで、前記第１電流の大きさを前記第１トランジスタとのミラー比に応じて決まる値に設定する
差動増幅回路。
【請求項６】
請求項２から５のいずれか１項に記載の差動増幅回路において、
前記電流調整回路は、前記第１電流源及び第２電流源を構成するトランジスタとカレントミラー回路を構成する出力トランジスタを備え、
前記可変電流源は前記出力トランジスタのドレインとソースとの間に前記第１電流を供給する
差動増幅回路。
【請求項７】
請求項２から６のいずれか１項に記載の差動増幅回路において、
前記入力部は、前記入力電圧を増幅して前記第１電圧を出力するプッシュプル回路を備える
差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に差動増幅回路に関する。
【背景技術】
【０００２】
増幅回路として、ソース接地増幅回路が知られている。ソース接地増幅回路は、高利得な増幅回路であるが、入力許容範囲が狭く、製造上のばらつきに対して、大きな影響を受ける。入力許容範囲と、製造上のばらつきに対する耐性の問題を解決するため、差動増幅回路が用いられるようになった。
【０００３】
一方、近年では、半導体集積回路において、更なるコスト低減と高精度化の要求が高まっている。そのため、差動増幅回路に関しても、コストを低減できるように応用範囲の広い特性と、高精度化のための低い入力オフセット電圧特性が求められている。
【０００４】
例えば、特開２００７―２５１５０７には、同相入力範囲の拡大を目的とした差動増幅回路が記載されている（特許文献１参照）。特許文献１に記載の差動増幅回路は、入力信号の大きさに応じてバックゲート電位を変化する機能を具備する。
【０００５】
図１は、特許文献１に記載の差動増幅回路の構成を示す図である。図１を参照して特許文献１に記載の差動増幅回路は、電流源２１に接続され、差動対を構成するトランジスタ１、２、一端が接地され、それぞれの他端がトランジスタ１、２に接続された抵抗２５、２６、及び閾値電圧制御回路１０１ａ、１０１ｂを具備する。
【０００６】
詳細には、トランジスタ１、２のソースは、電源電圧Ｖ＋に応じた電流Ｉ１を出力する電流源２１に共通接続される。トランジスタ１のドレインは、出力段アンプ１１及び抵抗２５の一端に接続され、ゲートは閾値電圧制御回路１０１ａ及び入力端子３１に接続される。トランジスタ２のドレインは、出力段アンプ１１及び抵抗２６の一端に接続され、ゲートは閾値電圧制御回路１０１ｂ及び入力端子３２に接続される。閾値電圧制御回路１０１ａ、１０１ｂは、入力端子３１、３２からの入力電圧に応じてトランジスタ１、２のバックゲートの電圧を制御し、トランジスタ１、２の閾値電圧を変更する。
【０００７】
閾値電圧制御回路１０１ａ、１０１ｂは、入力端子３１、３２へ印加された入力電圧が所定の値より高い場合、トランジスタ１、２のバックゲート電圧を所定の値より低くし、入力電圧が所定の値より低い場合、バックゲート電圧を所定の値より高くする。これにより、トランジスタ１、２の閾値電圧は入力電圧に応じて変更され、同相入力電圧範囲が従来に比して広く確保される。
【０００８】
又、従来技術による差動増幅回路の一例として以下のような技術が開示されている。
【０００９】
特開２００１−２９２０４３には、電源電圧の変動に応じて、差動対に流れる電流を変更する制御回路を備えることで、電源電圧の低下が生じても、電流の減少が抑圧され、歪み特性の劣化を防止する差動増幅回路が記載されている（特許文献２参照）。
【００１０】
特開２００３−０７８３６７には、差動対への入力電圧の差が所定範囲内のときには定電流を流し、所定範囲外のときには流す電流を変更する電流源を備える差動増幅回路が記載されている（特許文献３参照）。
【００１１】
特開２００４−０３０２２０には、定電流源から供給される電流値を、２つの出力電圧の差に応じて変更することで広範囲の出力電流条件に対してロードレギュレーションを確保する差増増幅回路が記載されている（特許文献４参照）。
【００１２】
特開２００８−０６１１２６には、入力電圧にバイアス電圧を印加し、出力電圧に基づく演算結果と前回の演算結果との比較結果に応じてバイアス電流を変動する差動増幅回路が記載されている（特許文献５参照）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００７―２５１５０７
【特許文献２】特開２００１−２９２０４３
【特許文献３】特開２００３−０７８３６７
【特許文献４】特開２００４−０３０２２０
【特許文献５】特開２００８−０６１１２６
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図１に示すトランジスタ１、２の閾値電圧Ｖｔｈは、（１）式のように表される。ただし、Ｖｔｈ０は（２）式、γは（３）式で表され、ポリゲートとシリコン基板の仕事関数の差をΦＭＳ、空乏層の電荷量をＱｄｅｐ、単位面積当たりのゲート容量をＣｏｘ、フェルミ順位をΦＦ、基板の不純物濃度をＮｓｕｂ、正孔密度をｎｉ、シリコンの誘電率をεｓｉ、バックゲート−ソース間電圧をＶＳＢとする。
【数１】
2012244558.tif 000003
【数２】
2012244558.tif 000004
【数３】
2012244558.tif 000005
【００１５】
又、トランジスタ１、２におけるＮｓｕｂのばらつきは相対的にばらつくため、閾値電圧ＶｔｈをＮｓｕｂで微分すると（４）式のように表される。
【数４】
2012244558.tif 000006
【００１６】
（１）式を参照して、トランジスタ１、２のバックゲート−ソース間電圧ＶＳＢが異なる場合、トランジスタ１、２の閾値電圧Ｖｔｈは異なる値を示す。又、（４）式を参照して、トランジスタ１、２のバックゲート−ソース間電圧ＶＳＢが一致したとしても、０と異なる場合は、右辺にバックゲート−ソース間電圧ＶＳＢが含まれることから、トランジスタ１、２の閾値電圧Ｖｔｈは、Ｎｓｕｂの相対ばらつきに影響してばらつくことがわかる。
【００１７】
以上のように、特許文献１に記載の差動増幅回路では、トランジスタ１、２のバックゲート電圧を個別に制御しているため、トランジスタ１、２のそれぞれにおけるバックゲート−ソース間電圧ＶＳＢは異なる値を示す場合がある。この場合、入力オフセット電圧は大きくなってしまう。又、トランジスタ１、２の基板バイアスが等しい場合でも、微細プロセスでは、バックゲート−ソース間電圧ＶＳＢが０と異なることがあり、この場合、閾値電圧Ｖｔｈの相対ばらつきが悪化し、入力オフセット電圧が大きくなる。
【課題を解決するための手段】
【００１８】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１９】
本発明による差動増幅回路は、ソース及びバックゲートが第１電流源（２０５）に共通接続された差動対トランジスタ（２０１、２０２）を備える差動入力段回路（１１１）と、差動入力段回路（１１１）の出力端子に接続される出力段回路（１２１）と、差動入力段回路（１１１）の第１電流源（２０５）と出力段回路（１２１）の第２電流源（２０６）のそれぞれの電流（Ｉ１、Ｉ２）を、差動入力段回路（１１１）への入力電圧（ＶＩＮ１、ＶＩＮ２）に応じた大きさに調整する電流制御回路（１０１）とを具備する。
【発明の効果】
【００２０】
本発明によれば、差動増幅回路における入力オフセット電圧の上昇を抑制しつつ、同相入力電圧範囲を拡張することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、従来技術による差動増幅回路の構成を示す図である。
【図２】図２は、本発明による差動増幅回路の第１の実施の形態における構成を示す図である。
【図３】図３は、本発明に係る電流制御回路の第１の実施の形態における構成の一例を示す図である。
【図４】図４は、本発明による差動増幅回路に印加される入力電圧と電流との関係の一例を示す特性図である。
【図５】図５は、本発明による差動増幅回路の第２の実施の形態における構成を示す図である。
【図６】図６は、本発明に係る電流制御回路の第１の実施の形態における構成の一例を示す図である。
【図７】図７は、本発明による差動増幅回路に印加される入力電圧と電流との関係の他の一例を示す特性図である。
【発明を実施するための形態】
【００２２】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００２３】
１．第１の実施の形態
図２から図４を参照して、本発明による差動増幅回路の第１の実施の形態を説明する。第１の実施の形態では、差動入力段回路における差動対トランジスタとしてＰチャネル型ＭＯＳトランジスタを利用した差動増幅回路について説明する。
【００２４】
（構成）
図２は、本発明による差動増幅回路の第１の実施の形態における構成を示す図である。図２を参照して、第１の実施の形態における差動増幅回路は、電流制御回路１０１、差動入力段回路１１１、出力段回路１２１を具備する。差動入力段回路１１１は、差動対を構成するＰチャネル型ＭＯＳトランジスタ２０１、２０２、カレントミラー回路による能動負荷を構成するＮチャネル型ＭＯＳトランジスタ２０３、２０４、電流源を構成するＰチャネル型ＭＯＳトランジスタ２０５を備える。出力段回路１２１は、電流源を構成するＰチャネル型ＭＯＳトランジスタ２０６とＮチャネル型ＭＯＳトランジスタ２０７を備える。
【００２５】
Ｐチャネル型ＭＯＳトランジスタ２０１、２０２は、ソース及びバックゲートがＰチャネル型ＭＯＳトランジスタ２０５のドレインに共通接続され差動入力段回路１１１における差動対を構成する。詳細には、Ｐチャネル型ＭＯＳトランジスタ２０１のゲートは、入力端子３１に接続され、ドレインはＮチャネル型ＭＯＳトランジスタ２０３のドレインに接続される。Ｐチャネル型ＭＯＳトランジスタ２０２のゲートは、入力端子３２に接続され、ドレインはＮチャネル型ＭＯＳトランジスタ２０４のドレイン及びＮチャネル型ＭＯＳトランジスタ２０７のゲートに接続される。
【００２６】
Ｎチャネル型ＭＯＳトランジスタ２０３、２０４は、カレントミラー回路を構成し、差動入力段回路１１１における能動負荷として機能する。詳細には、Ｎチャネル型ＭＯＳトランジスタ２０３、２０４のゲートは、Ｎチャネル型ＭＯＳトランジスタ２０３のドレイン及びＰチャネル型ＭＯＳトランジスタ２０１のドレインに共通接続される。Ｎチャネル型ＭＯＳトランジスタ２０３、２０４のバックゲート及びソースは、接地端子に共通接続される。Ｎチャネル型ＭＯＳトランジスタ２０４のドレインは、Ｐチャネル型ＭＯＳトランジスタ２０２のドレイン及びＮチャネル型ＭＯＳトランジスタ２０７のゲートに接続される。
【００２７】
Ｐチャネル型ＭＯＳトランジスタ２０５は、ソース及びバックゲートが第１電源（電源電圧Ｖ＋）に接続され、ゲートが電流制御回路１０１の出力端子３８に接続される。又、出力端子３８からゲートに供給される出力電圧ＶＯＵＴ２に応じてＰチャネル型ＭＯＳトランジスタ２０５のソース−ドレイン間には電流Ｉ１が流れる。すなわち、Ｐチャネル型ＭＯＳトランジスタ２０５は、電流制御回路１０１からゲートに供給される出力電圧ＶＯＵＴ２に応じて、差動入力段回路１１１に流れる電流Ｉ１を制御する電流源として機能する。
【００２８】
Ｐチャネル型ＭＯＳトランジスタ２０６及びＮチャネル型ＭＯＳトランジスタ２０７のドレインは、出力端子３７に共通接続される。Ｐチャネル型ＭＯＳトランジスタ２０６のソースは第１電源（電源電圧Ｖ＋）に接続され、ゲートは電流制御回路１０１の出力端子３８に接続される。又、出力端子３８からゲートに供給される出力電圧ＶＯＵＴ２に応じてＰチャネル型ＭＯＳトランジスタ２０６のソース−ドレイン間には電流Ｉ２が流れる。すなわち、Ｐチャネル型ＭＯＳトランジスタ２０６は、ゲートに供給される出力電圧ＶＯＵＴ２に応じて、出力段回路１２１に流れる電流Ｉ２を制御する電流源として機能する。一方、Ｎチャネル型ＭＯＳトランジスタ２０７のソースは接地され、ゲートは差動入力段回路１１１の出力端子（Ｐチャネル型ＭＯＳトランジスタ２０２及びＮチャネル型ＭＯＳトランジスタ２０４のドレイン）に接続される。
【００２９】
以上のような構成により、入力電圧ＶＩＮ１、ＶＩＮ２の電位差が差動入力段回路１１１によって検出され、検出された電位差に応じた出力電圧ＶＯＵＴ１が出力段回路１２１から出力される。この際、電流制御回路１０１は、差動入力段回路１１１及び出力段回路１２１のそれぞれにおける電流源の制御ゲートに対し、入力電圧ＶＩＮ１、ＶＩＮ２に応じたバイアス電圧（出力電圧ＶＯＵＴ２）を印加することで、差動入力段回路１１１に流れる電流Ｉ１及び出力段回路１２１に流れる電流Ｉ２を制御する。電流制御回路１０１は、電流源を構成するＰチャネル型ＭＯＳトランジスタ２０５、２０６のそれぞれとカレントミラー回路を構成するトランジスタを備え、入力電圧ＶＩＮ１、ＶＩＮ２に応じた電流が流れることで、差動入力段回路１１１及び出力段回路１２１に流れる電流Ｉ１、Ｉ２の大きさを制御する。
【００３０】
図３は、本発明に係る電流制御回路の第１の実施の形態における構成の一例を示す図である。図３を参照して、第１の実施の形態における電流制御回路１０１は、入力端子入力端子３３、３４に接続され、プッシュプル回路を形成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタと、図２に示すＰチャネル型ＭＯＳトランジスタ２０５、２０６とともにカレントミラー回路を形成するＰチャネル型ＭＯＳトランジスタを備える。入力端子３３、３４は入力端子３１、３２に接続され、入力電圧ＶＩＮ１、ＶＩＮ２が入力される。電流制御回路１０１は、入力端子３３、３４から入力される入力電圧ＶＩＮ１、ＶＩＮ２に応じて、プッシュプル回路から出力される電圧によって、カレントミラー回路に流れる電流を制御することで、Ｐチャネル型ＭＯＳトランジスタ２０５、２０６に流れる電流Ｉ１、Ｉ２を制御する。
【００３１】
詳細には、電流制御回路１０１は、Ｐチャネル型ＭＯＳトランジスタ２０８、２１０、２１２、２１４、２２０、Ｎチャネル型ＭＯＳトランジスタ２０９、２１１、２１３、２１５、２１６、２１７、２１８、２１９、及び電流源４１、４２、４３を備える。Ｐチャネル型ＭＯＳトランジスタ２０８とＮチャネル型ＭＯＳトランジスタ２０９、Ｐチャネル型ＭＯＳトランジスタ２１０とＮチャネル型ＭＯＳトランジスタ２１１、Ｐチャネル型ＭＯＳトランジスタ２１２とＮチャネル型ＭＯＳトランジスタ２１３、Ｐチャネル型ＭＯＳトランジスタ２１４とＮチャネル型ＭＯＳトランジスタ２１５のそれぞれの組は、コンプメンタリプッシュプル回路を構成する。
【００３２】
Ｐチャネル型ＭＯＳトランジスタ２０８及びＮチャネル型ＭＯＳトランジスタ２０９のそれぞれのゲートは入力端子３３（入力端子３１）に共通接続され、それぞれのドレインは、次段のプッシュプル回路の入力となるＰチャネル型ＭＯＳトランジスタ２１０及びＮチャネル型ＭＯＳトランジスタ２１１のゲートに共通接続される。Ｐチャネル型ＭＯＳトランジスタ２０８のソース及びバックゲートは第１電源（電源電圧Ｖ＋）に共通接続され、Ｎチャネル型ＭＯＳトランジスタ２０９のソースは、他端が接地された電流源４１の一端に接続され、そのバックゲートは接地される。
【００３３】
Ｐチャネル型ＭＯＳトランジスタ２１０及びＮチャネル型ＭＯＳトランジスタ２１１のそれぞれのゲートは、前段のプッシュプル回路の出力となるＰチャネル型ＭＯＳトランジスタ２０８及びＮチャネル型ＭＯＳトランジスタ２０９のドレインに共通接続され、それぞれのドレインは、Ｎチャネル型ＭＯＳトランジスタ２１９のゲートに共通接続される。Ｐチャネル型ＭＯＳトランジスタ２１０のソース及びバックゲートは第１電源（電源電圧Ｖ＋）に共通接続され、Ｎチャネル型ＭＯＳトランジスタ２１１のソースは、他端が接地された電流源４１の一端に接続され、そのバックゲートは接地される。
【００３４】
このように、入力端子３３に対して２つのコンプメンタルプッシュプル回路が直列に接続され、その出力は、Ｎチャネル型ＭＯＳトランジスタ２１９のゲートに接続される。
【００３５】
Ｐチャネル型ＭＯＳトランジスタ２１２及びＮチャネル型ＭＯＳトランジスタ２１３のそれぞれのゲートは入力端子３４（入力端子３２）に共通接続され、それぞれのドレインは、次段のプッシュプル回路の入力となるＰチャネル型ＭＯＳトランジスタ２１４及びＮチャネル型ＭＯＳトランジスタ２１５のゲートに共通接続される。Ｐチャネル型ＭＯＳトランジスタ２１２のソース及びバックゲートは第１電源（電源電圧Ｖ＋）に共通接続され、Ｎチャネル型ＭＯＳトランジスタ２１３のソースは、他端が接地された電流源４２の一端に接続され、そのバックゲートは接地される。
【００３６】
Ｐチャネル型ＭＯＳトランジスタ２１４及びＮチャネル型ＭＯＳトランジスタ２１５のそれぞれのゲートは、前段のプッシュプル回路の出力となるＰチャネル型ＭＯＳトランジスタ２１２及びＮチャネル型ＭＯＳトランジスタ２１３のドレインに共通接続され、それぞれのドレインは、Ｎチャネル型ＭＯＳトランジスタ２１８のゲートに共通接続される。Ｐチャネル型ＭＯＳトランジスタ２１４のソース及びバックゲートは第１電源（電源電圧Ｖ＋）に共通接続され、Ｎチャネル型ＭＯＳトランジスタ２１５のソースは、他端が接地された電流源４２の一端に接続され、そのバックゲートは接地される。
【００３７】
このように、入力端子３４に対して２つのコンプメンタルプッシュプル回路が直列に接続され、その出力は、Ｎチャネル型ＭＯＳトランジスタ２１８のゲートに接続される。
【００３８】
Ｎチャネル型ＭＯＳトランジスタ２１６及びＮチャネル型ＭＯＳトランジスタ２１７はカレントミラー回路を構成する。詳細には、Ｎチャネル型ＭＯＳトランジスタ２１６のドレイン及びゲートは他端が第１電源（電源電圧Ｖ＋）に接続された電流源４３の一端とＮチャネル型ＭＯＳトランジスタ２１７のゲートに共通接続され、バックゲート及びソースは、接地される。Ｎチャネル型ＭＯＳトランジスタ２１７のバックゲートとソースは接地され、ドレインはＮチャネル型ＭＯＳトランジスタ２１８のソースに接続される。又、Ｎチャネル型ＭＯＳトランジスタ２１８のドレインはＮチャネル型ＭＯＳトランジスタ２１９のソースに接続される。
【００３９】
Ｎチャネル型ＭＯＳトランジスタ２１８、２１９は、それぞれのゲートに供給される電圧に応じて、Ｎチャネル型ＭＯＳトランジスタ２１７のドレインーソース間の電圧を制御することで、Ｎチャネル型ＭＯＳトランジスタ２１７のドレイン−ソース間に流れる電流Ｉ３を制御する。例えば、Ｎチャネル型ＭＯＳトランジスタ２１７が飽和状態となったときの電流Ｉ３の大きさは、Ｎチャネル型ＭＯＳトランジスタ２１６とＮチャネル型ＭＯＳトランジスタ２１７とのミラー比（例えばそれぞれのゲート長が等しい場合、それぞれのゲート幅の比）と電流源４３からの電流値とで決まる。あるいは、Ｎチャネル型ＭＯＳトランジスタ２１７が非飽和状態となったときの電流Ｉ３の大きさは、飽和状態のときよりも小さくなり、入力電圧ＶＩＮ１、ＶＩＮ２に応じた大きさとなる。
【００４０】
一方、Ｐチャネル型ＭＯＳトランジスタ２２０のソース及びバックゲートは第１電源（電源電圧Ｖ＋）に接続され、ゲート及びドレインは出力端子３８（Ｐチャネル型ＭＯＳトランジスタ２０５、２０６のゲート）とＮチャネル型ＭＯＳトランジスタ２１９のドレインに共通接続される。Ｐチャネル型ＭＯＳトランジスタ２２０はＰチャネル型ＭＯＳトランジスタ２０５、２０６のそれぞれとカレントミラー回路を構成し、Ｎチャネル型ＭＯＳトランジスタ２１６、２１７、２１８、２１９は、当該カレントミラー回路に電流を供給する可変電流源として機能する。Ｐチャネル型ＭＯＳトランジスタ２０５、２０６は、飽和状態で動作しているため、それぞれのドレイン−ソース間に流れる電流Ｉ１、Ｉ２の大きさは、Ｐチャネル型ＭＯＳトランジスタ２２０とＰチャネル型ＭＯＳトランジスタ２０５、２０６のそれぞれとのミラー比と、可変電流源からの電流とで決まる。上述のように、電流Ｉ３の大きさは、入力電圧ＶＩＮ１、ＶＩＮ２に応じて制御されるため、電流Ｉ１、Ｉ２も入力電圧ＶＩＮ１、ＶＩＮ２に応じて変更されることとなる。
【００４１】
以上のように、本発明による電流制御回路１０１は、入力電圧ＶＩＮ１、ＶＩＮ２に応じた電圧を出力する入力部（トランジスタ２０８〜２１５）と、入力部からの出力電圧に応じて差動増幅回路の電流源トランジスタ（Ｐチャネル型ＭＯＳトランジスタ２０５、２０６）に流れる電流を制御する出力部（トランジスタ２１６〜２２０）を備える。出力部は、入力部からの出力電圧に従い非飽和状態で動作することで、入力電圧ＶＩＮ１、ＶＩＮ２に応じた電流を供給する可変電流源トランジスタ（Ｎチャネル型ＭＯＳトランジスタ２１７〜２１９）と、差動増幅回路の電流源トランジスタとカレントミラー回路を構成し、可変電流源トランジスタから供給された電流を、当該電流源トランジスタに流す電流調節トランジスタ（Ｐチャネル型ＭＯＳトランジスタ２２０）を備える。可変電流源トランジスタが非飽和状態となる入力電圧ＶＩＮ１、ＶＩＮ２が差動増幅回路に入力されると、差動増幅回路の電流源トランジスタに流れる電流は、入力電圧ＶＩＮ１、ＶＩＮ２に応じた大きさに調整される。
【００４２】
（動作）
次に、図２から図４を参照して、第１の実施の形態における差動増幅回路の動作を説明する。ここでは、Ｐチャネル型ＭＯＳトランジスタ２０５のドレイン−ソース間の電流を“Ｉ１”、Ｐチャネル型ＭＯＳトランジスタ２０６のドレイン−ソース間の電流を“Ｉ２”、Ｎチャネル型ＭＯＳトランジスタ２１７のドレイン−ソース間の電流を“Ｉ３”とする。
【００４３】
先ず、ハイレベルの入力電圧ＶＩＮ１、ＶＩＮ２が入力端子３１、３２に入力された場合の動作を説明する。ここでハイレベルとは、Ｐチャネル型ＭＯＳトランジスタ２０８、２１２のドレイン−ソース間が導通するためのオン電圧よりも高い値を示す。ハイレベルの入力電圧ＶＩＮ１、ＶＩＮ２が、図３に示すＰチャネル型ＭＯＳトランジスタ２０８、２１２、Ｎチャネル型ＭＯＳトランジスタ２０９、２１３のゲートに入力されると、入力端子３１、３２のそれぞれに直列接続された２つのコンプメンタルプッシュプル回路は、電源電圧Ｖ＋をＮチャネル型ＭＯＳトランジスタ２１８、２１９のゲートに出力する。これにより、Ｎチャネル型ＭＯＳトランジスタ２１７のドレインとソース間の電圧は増大し、Ｎチャネル型ＭＯＳトランジスタ２１７は飽和状態で動作する。この間、Ｎチャネル型ＭＯＳトランジスタ２１７のドレインとソース間に流れる電流Ｉ３の大きさは、Ｎチャネル型ＭＯＳトランジスタ２１６とＮチャネル型ＭＯＳトランジスタ２１７のミラー比に応じた値となる。このときの電流Ｉ３の値を“Ｉ３０”とする。
【００４４】
ここで、Ｐチャネル型ＭＯＳトランジスタ２２０は、差動入力段回路１１１の電流源（Ｐチャネル型ＭＯＳトランジスタ２０５）と、出力段回路１２１の電流源（Ｐチャネル型ＭＯＳトランジスタ２０６）のそれぞれとカレントミラー回路を構成している。このため、差動入力段回路１１１へ流れる電流Ｉ１と出力段回路１２１に流れる電流Ｉ２の値は、Ｐチャネル型ＭＯＳトランジスタ２０５、２０６のそれぞれと、Ｐチャネル型ＭＯＳトランジスタ２２０とのミラー比に応じた値となる。このときの電流Ｉ１の値を“Ｉ１０”、電流Ｉ２の値を“Ｉ２０”とする。
【００４５】
次に、ローレベルの入力電圧ＶＩＮ１、ＶＩＮ２が入力端子３１、３２に入力された場合の動作を説明する。ここでローレベルとは、Ｐチャネル型ＭＯＳトランジスタ２０８、２１２のドレイン−ソース間が電気的に切断されるオフ電圧よりも低い値を示す。ローレベルの入力電圧ＶＩＮ１、ＶＩＮ２が、図３に示すＰチャネル型ＭＯＳトランジスタ２０８、２１２、Ｎチャネル型ＭＯＳトランジスタ２０９、２１３のゲートに入力されると、入力端子３１、３２のそれぞれに直列接続された２つのコンプメンタルプッシュプル回路は、入力電圧ＶＩＮ１、ＶＩＮ２に比例した電圧をＮチャネル型ＭＯＳトランジスタ２１８、２１９のゲートに出力する。このとき、入力電圧ＶＩＮ１、ＶＩＮ２が低下するに従い、Ｎチャネル型ＭＯＳトランジスタ２１７のドレインとソース間の電圧は低下し、Ｎチャネル型ＭＯＳトランジスタ２１７は非飽和状態で動作する。この間、Ｎチャネル型ＭＯＳトランジスタ２１７のドレインとソース間に流れる電流Ｉ３の大きさは、“Ｉ３０”よりも小さくなる。このときの電流Ｉ３の値を“Ｉ３１”とする（Ｉ３０＞Ｉ３１）。
【００４６】
電流Ｉ３が低下するため、Ｐチャネル型ＭＯＳトランジスタ２２０とカレントミラー回路を構成するＰチャネル型ＭＯＳトランジスタ２０５と、Ｐチャネル型ＭＯＳトランジスタ２０６に流れる電流Ｉ１、Ｉ２も“Ｉ１０”、“Ｉ２０”よりも小さい値となる。このときの電流Ｉ１の値を“Ｉ１１”、電流Ｉ２の値を“Ｉ２１”とする（Ｉ１０＞Ｉ１１、Ｉ２０＞Ｉ２１）。
【００４７】
以上のように、入力電圧ＶＩＮ１、ＶＩＮ２が所定の値よりも低く、Ｎチャネル型ＭＯＳトランジスタ２１７が非飽和状態で動作する場合、電流Ｉ１、Ｉ２、Ｉ３は、図４の非飽和領域（線形領域）で示されるように、入力電圧ＶＩＮ１、ＶＩＮ２に応じて増加する値“Ｉ１１”、“Ｉ２１”、“Ｉ３１”を示す。一方、入力電圧ＶＩＮ１、ＶＩＮ２が所定の値よりも高く、Ｎチャネル型ＭＯＳトランジスタ２１７が飽和状態で動作する場合、電流Ｉ１、Ｉ２、Ｉ３は、図４の飽和領域に示されるように“Ｉ１１”、“Ｉ２１”、“Ｉ３１”よりも高い値“Ｉ１０”、“Ｉ２０”、“Ｉ３０”を示す。尚、図４は、入力端子３１、３２へ印加される入力電圧ＶＩＮ１、ＶＩＮ２と、電流Ｉ１、Ｉ２、Ｉ３のいずれかとの関係の概要を示す図である。ここで電流Ｉ１、Ｉ２、Ｉ３、は同様の振る舞いを示す。
【００４８】
本発明では、差動対を構成するＰチャネル型ＭＯＳトランジスタ２０１、２０２のバックゲートがソースに接続されるとともに、当該ソースに対して供給される電流Ｉ１は入力電圧ＶＩＮ１、ＶＩＮ２に応じた値に制御される。これにより、Ｐチャネル型ＭＯＳトランジスタ２０１、２０２のバックゲートの電圧は、基板の相対ばらつきに影響されることなく入力電圧ＶＩＮ１、ＶＩＮ２に応じて同じ値に変更され、従来よりも入力オフセット電圧を小さくすることができる。
【００４９】
又、第１の実施の形態における差動増幅回路では、入力電圧ＶＩＮ１、ＶＩＮ２のレベルが低い場合において、同相入力電圧範囲が従来よりも拡大する。以下では、同相入力電圧範囲の拡大メカニズムについて説明する。
【００５０】
以下の説明で用いる記号は、トランジスタのゲート−ソース間の電圧をＶｇｓ、ドレイン−ソース間の電圧をＶｄｓ、チャネル幅をＷ、チャネル長をＬ、ドレインとソース間に流れる電流をＩｄｓとし、それぞれの記号に、対応するトランジスタに付した符号を付して使用する。例えば、Ｐチャネル型ＭＯＳトランジスタ２０１のゲート−ソース間の電圧をＶｇｓ２０１、ドレイン−ソース間の電圧をＶｄｓ２０１、チャネル幅をＷ２０１、チャネル長をＬ２０１、ドレインとソース間に流れる電流をＩｄｓ２０１とする。又、Ｐチャネル型ＭＯＳトランジスタの閾値電圧をＶｔｈｐ、電荷の移動度とゲート酸化膜の単位面積当たりの容量の積をＫｐとし、Ｎチャネル型ＭＯＳトランジスタの閾値電圧をＶｔｈｎ、電荷の移動度とゲート酸化膜の単位面積当たりの容量の積をＫｎとして説明する。
【００５１】
一般に、トランジスタのゲート−ソース間の電圧Ｖｇｓは（５）式のように表される。ただし、ＭＯＳトランジスタにおけるキャリアの移動度とゲート酸化膜の単位面積当たりの容量の積をＫとする。
【数５】
2012244558.tif 000007
【００５２】
ここで、図２に示す差動増幅回路が同相入力範囲で動作するためには、Ｐチャネル型ＭＯＳトランジスタ２０１、２０２が飽和状態で動作しなければならない。Ｐチャネル型ＭＯＳトランジスタ２０１の飽和状態の条件はＶｄｓ２０１＞Ｖｇｓ２０１−Ｖｔｈｐとなり、当該関係と（５）式から（６）式が導出される。
【数６】
2012244558.tif 000008
【００５３】
又、入力電圧ＶＩＮ１の電圧値を“ＶＩＮ１”とすると、キルヒホッフ則からＶＩＮ１＋Ｖｇｓ２０１−Ｖｇｓ２０３＝Ｖｄｓ２０１が成立する。これを（６）式に代入するとともに、（５）式に基づいてＶｇｓ２０１、Ｖｇｓ２０３について展開すると、（７）式を得る。
【数７】
2012244558.tif 000009
【００５４】
一方、Ｐチャネル型ＭＯＳトランジスタ２０２の飽和状態の条件はＶｄｓ２０２＞Ｖｇｓ２０２−Ｖｔｈｐとなり、当該関係と（５）式から（８）式が導出される。
【数８】
2012244558.tif 000010
【００５５】
又、入力電圧ＶＩＮ２の電圧値を“ＶＩＮ２”とすると、ＶＩＮ２＋Ｖｇｓ２０２−Ｖｇｓ２０７＝Ｖｄｓ２０２が成立する。これを（８）式に代入するとともに、（５）式に基づいてＶｇｓ２０２、Ｖｇｓ２０７について展開すると、（９）式を得る。
【数９】
2012244558.tif 000011
【００５６】
（７）式を参照して、閾値電圧Ｖｔｈｐ、Ｖｔｈｎは電流によらず一定なので、Ｉｄｓ２０３が小さいほど、ＶＩＮ１の下限値も小さくなる。同様に、（９）式を参照して、閾値電圧Ｖｔｈｐ、Ｖｔｈｎは電流によらず一定なので、Ｉｄｓ２０７が小さいほど、ＶＩＮ２の下限値も小さくなる。以上より、本発明によれば、入力電圧ＶＩＮ１、ＶＩＮ２が所定の電圧よりも低い場合に、同相入力範囲が拡大する。
【００５７】
２．第２の実施の形態
図５から図７を参照して、本発明による差動増幅回路の第２の実施の形態を説明する。第２の実施の形態では、差動入力段回路における差動対トランジスタとしてＮチャネル型ＭＯＳトランジスタを利用した差動増幅回路について説明する。
【００５８】
（構成）
図５は、本発明による差動増幅回路の第２の実施の形態における構成を示す図である。図５を参照して、第２の実施の形態における差動増幅回路は、電流制御回路１０２、差動入力段回路１１２、出力段回路１２２を具備する。差動入力段回路１１２は、差動対を構成するＮチャネル型ＭＯＳトランジスタ２２１、２２２、カレントミラー回路による能動負荷を構成するＰチャネル型ＭＯＳトランジスタ２２３、２２４、電流源を構成するＮチャネル型ＭＯＳトランジスタ２２５を備える。出力段回路１２２は、電流源を構成するＮチャネル型ＭＯＳトランジスタ２２６とＰチャネル型ＭＯＳトランジスタ２２７を備える。
【００５９】
Ｎチャネル型ＭＯＳトランジスタ２２１、２２２は、ソース及びバックゲートがＮチャネル型ＭＯＳトランジスタ２２５のドレインに共通接続され差動入力段回路１１２における差動対を構成する。詳細には、Ｎチャネル型ＭＯＳトランジスタ２２１のゲートは、入力端子３１に接続され、ドレインはＰチャネル型ＭＯＳトランジスタ２２３のドレインに接続される。Ｎチャネル型ＭＯＳトランジスタ２２２のゲートは、入力端子３２に接続され、ドレインはＰチャネル型ＭＯＳトランジスタ２２４のドレイン及びＰチャネル型ＭＯＳトランジスタ２２７のゲートに接続される。
【００６０】
Ｐチャネル型ＭＯＳトランジスタ２２３、２２４は、カレントミラー回路を構成し、差動入力段回路１１２における能動負荷として機能する。詳細には、Ｐチャネル型ＭＯＳトランジスタ２２３、２２４のゲートは、Ｐチャネル型ＭＯＳトランジスタ２２３のドレイン及びＮチャネル型ＭＯＳトランジスタ２２１のドレインに共通接続される。Ｐチャネル型ＭＯＳトランジスタ２２３、２２４のバックゲート及びソースは、第１電源（電源電圧Ｖ＋）に共通接続される。Ｐチャネル型ＭＯＳトランジスタ２２４のドレインは、Ｎチャネル型ＭＯＳトランジスタ２２２のドレイン及びＰチャネル型ＭＯＳトランジスタ２２７のゲートに接続される。
【００６１】
Ｎチャネル型ＭＯＳトランジスタ２２５は、ソース及びバックゲートが接地され、ゲートが電流制御回路１０２の出力端子３９に接続される。又、出力端子３９からゲートに供給される出力電圧ＶＯＵＴ３に応じてＮチャネル型ＭＯＳトランジスタ２２５のソース−ドレイン間には電流Ｉ１が流れる。すなわち、Ｎチャネル型ＭＯＳトランジスタ２２５は、電流制御回路１０２からゲートに供給される出力電圧ＶＯＵＴ３に応じて、差動入力段回路１１２に流れる電流Ｉ１を制御する電流源として機能する。
【００６２】
Ｎチャネル型ＭＯＳトランジスタ２２６及びＰチャネル型ＭＯＳトランジスタ２２７のドレインは、出力端子３７に共通接続される。Ｎチャネル型ＭＯＳトランジスタ２２６のソースは接地され、ゲートは電流制御回路１０２の出力端子３９に接続される。又、出力端子３９からゲートに供給される出力電圧ＶＯＵＴ３に応じてＮチャネル型ＭＯＳトランジスタ２２６のソース−ドレイン間には電流Ｉ２が流れる。すなわち、Ｎチャネル型ＭＯＳトランジスタ２２６は、ゲートに供給される出力電圧ＶＯＵＴ３に応じて、出力段回路１２２に流れる電流Ｉ２を制御する電流源として機能する。一方、Ｐチャネル型ＭＯＳトランジスタ２２７のソースは第１電源（電源電圧Ｖ＋）に接続され、ゲートは差動入力段回路１１２の出力端子（Ｎチャネル型ＭＯＳトランジスタ２２２及びＰチャネル型ＭＯＳトランジスタ２２４のドレイン）に接続される。
【００６３】
以上のような構成により、入力電圧ＶＩＮ１、ＶＩＮ２の電位差が差動入力段回路１１２によって検出され、検出された電位差に応じた出力電圧ＶＯＵＴ１が出力段回路１２２から出力される。この際、電流制御回路１０２は、差動入力段回路１１２及び出力段回路１２２のそれぞれにおける電流源の制御ゲートに対し、入力電圧ＶＩＮ１、ＶＩＮ２に応じたバイアス電圧（出力電圧ＶＯＵＴ３）を印加することで、差動入力段回路１１２に流れる電流Ｉ１及び出力段回路１２２に流れる電流Ｉ２を制御する。電流制御回路１０２は、電流源を構成するＮチャネル型ＭＯＳトランジスタ２２５、２２６のそれぞれとカレントミラー回路を構成するトランジスタを備え、入力電圧ＶＩＮ１、ＶＩＮ２に応じた電流が流れることで、差動入力段回路１１２及び出力段回路１２２に流れる電流Ｉ１、Ｉ２の大きさを制御する。
【００６４】
図６は、本発明に係る電流制御回路の第２の実施の形態における構成の一例を示す図である。図６を参照して、第２の実施の形態における電流制御回路１０２は、入力端子入力端子３５、３６に接続され、プッシュプル回路を形成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタと、図５に示すＮチャネル型ＭＯＳトランジスタ２２５、２２６とともにカレントミラー回路を形成するＮチャネル型ＭＯＳトランジスタを備える。入力端子３５、３６は入力端子３１、３２に接続され、入力電圧ＶＩＮ１、ＶＩＮ２が入力される。電流制御回路１０２は、入力端子３５、３６から入力される入力電圧ＶＩＮ１、ＶＩＮ２に応じて、プッシュプル回路から出力される電圧によって、カレントミラー回路に流れる電流を制御することで、Ｎチャネル型ＭＯＳトランジスタ２２５、２２６に流れる電流Ｉ１、Ｉ２を制御する。
【００６５】
詳細には、電流制御回路１０２は、Ｐチャネル型ＭＯＳトランジスタ２５０、２５２、２５４、２５６、２５８、２５９、２６０、２６１、Ｎチャネル型ＭＯＳトランジスタ２５１、２５３、２５５、２５７、２６２、及び電流源４４、４５、４６を備える。Ｐチャネル型ＭＯＳトランジスタ２５０とＮチャネル型ＭＯＳトランジスタ２５１、Ｐチャネル型ＭＯＳトランジスタ２５２とＮチャネル型ＭＯＳトランジスタ２５３、Ｐチャネル型ＭＯＳトランジスタ２５４とＮチャネル型ＭＯＳトランジスタ２５５、Ｐチャネル型ＭＯＳトランジスタ２５６とＮチャネル型ＭＯＳトランジスタ２５７のそれぞれの組は、コンプメンタリプッシュプル回路を構成する。
【００６６】
Ｐチャネル型ＭＯＳトランジスタ２５０及びＮチャネル型ＭＯＳトランジスタ２５１のそれぞれのゲートは入力端子３５（入力端子３１）に共通接続され、それぞれのドレインは、次段のプッシュプル回路の入力となるＰチャネル型ＭＯＳトランジスタ２５２及びＮチャネル型ＭＯＳトランジスタ２５３のゲートに共通接続される。Ｐチャネル型ＭＯＳトランジスタ２５０のソース及びバックゲートは、他端が第１電源（電源電圧Ｖ＋）に接続された電流源４４の一端に接続され、Ｎチャネル型ＭＯＳトランジスタ２５１のソース及びバックゲートは接地される。
【００６７】
Ｐチャネル型ＭＯＳトランジスタ２５２及びＮチャネル型ＭＯＳトランジスタ２５３のそれぞれのゲートは、前段のプッシュプル回路の出力となるＰチャネル型ＭＯＳトランジスタ２５２及びＮチャネル型ＭＯＳトランジスタ２５３のドレインに共通接続され、それぞれのドレインは、Ｐチャネル型ＭＯＳトランジスタ２６０のゲートに共通接続される。Ｐチャネル型ＭＯＳトランジスタ２５２のソース及びバックゲートは、他端が第１電源（電源電圧Ｖ＋）に接続された電流源４４の一端に共通接続され、Ｎチャネル型ＭＯＳトランジスタ２５３のソース及びバックゲートは接地される。
【００６８】
このように、入力端子３５に対して２つのコンプメンタルプッシュプル回路が直列に接続され、その出力は、Ｐチャネル型ＭＯＳトランジスタ２６０のゲートに接続される。
【００６９】
Ｐチャネル型ＭＯＳトランジスタ２５４及びＮチャネル型ＭＯＳトランジスタ２５５のそれぞれのゲートは入力端子３６（入力端子３２）に共通接続され、それぞれのドレインは、次段のプッシュプル回路の入力となるＰチャネル型ＭＯＳトランジスタ２５６及びＮチャネル型ＭＯＳトランジスタ２５７のゲートに共通接続される。Ｐチャネル型ＭＯＳトランジスタ２５４のソース及びバックゲートは、他端が第１電源（電源電圧Ｖ＋）に接続された電流源４５の一端に共通接続され、Ｎチャネル型ＭＯＳトランジスタ２５５のソース及びバックゲートは接地される。
【００７０】
Ｐチャネル型ＭＯＳトランジスタ２５６及びＮチャネル型ＭＯＳトランジスタ２５７のそれぞれのゲートは、前段のプッシュプル回路の出力となるＰチャネル型ＭＯＳトランジスタ２５４及びＮチャネル型ＭＯＳトランジスタ２５５のドレインに共通接続され、それぞれのドレインは、Ｐチャネル型ＭＯＳトランジスタ２６１のゲートに共通接続される。Ｐチャネル型ＭＯＳトランジスタ２５６のソース及びバックゲートは他端が第１電源（電源電圧Ｖ＋）に接続された電流源４５の一端に共通接続され、Ｎチャネル型ＭＯＳトランジスタ２５７のソース及びバックゲートは接地される。
【００７１】
このように、入力端子３６に対して２つのコンプメンタルプッシュプル回路が直列に接続され、その出力は、Ｐチャネル型ＭＯＳトランジスタ２６１のゲートに接続される。
【００７２】
Ｐチャネル型ＭＯＳトランジスタ２５８及びＰチャネル型ＭＯＳトランジスタ２５９はカレントミラー回路を構成する。詳細には、Ｐチャネル型ＭＯＳトランジスタ２５８のドレイン及びゲートは他端が接地された電流源４６の一端とＰチャネル型ＭＯＳトランジスタ２５９のゲートに共通接続され、バックゲート及びソースは、第１電源（電源電圧Ｖ＋）に接続される。Ｐチャネル型ＭＯＳトランジスタ２５９のバックゲートとソースは第１電源（電源電圧Ｖ＋）に接続され、ドレインはＰチャネル型ＭＯＳトランジスタ２６０のソースに接続される。又、Ｐチャネル型ＭＯＳトランジスタ２６０のドレインはＰチャネル型ＭＯＳトランジスタ２６１のソースに接続される。
【００７３】
Ｐチャネル型ＭＯＳトランジスタ２６０、２６１は、それぞれのゲートに供給される電圧に応じて、Ｐチャネル型ＭＯＳトランジスタ２５９のドレインーソース間の電圧を制御することで、Ｐチャネル型ＭＯＳトランジスタ２５９のドレイン−ソース間に流れる電流Ｉ３を制御する。例えば、Ｐチャネル型ＭＯＳトランジスタ２５９が飽和状態となったときの電流Ｉ３の大きさは、Ｐチャネル型ＭＯＳトランジスタ２５８とＰチャネル型ＭＯＳトランジスタ２５９とのミラー比（例えばそれぞれのゲート長が等しい場合、それぞれのゲート幅の比）と電流源４６からの電流値とで決まる。あるいは、Ｐチャネル型ＭＯＳトランジスタ２５９が非飽和状態となったときの電流Ｉ３の大きさは、飽和状態のときよりも小さくなり、入力電圧ＶＩＮ１、ＶＩＮ２に応じた大きさとなる。
【００７４】
一方、Ｎチャネル型ＭＯＳトランジスタ２６２のソース及びバックゲートは接地され、ゲート及びドレインは出力端子３９（Ｎチャネル型ＭＯＳトランジスタ２２５、２２６のゲート）とＰチャネル型ＭＯＳトランジスタ２６１のドレインに共通接続される。Ｎチャネル型ＭＯＳトランジスタ２６２はＮチャネル型ＭＯＳトランジスタ２２５、２２６のそれぞれとカレントミラー回路を構成し、Ｐチャネル型ＭＯＳトランジスタ２５８、２５９、２６０、２６１は、当該カレントミラー回路に電流を供給する可変電流源として機能する。Ｎチャネル型ＭＯＳトランジスタ２２５、２２６は、飽和状態で動作しているため、それぞれのドレイン−ソース間に流れる電流Ｉ１、Ｉ２の大きさは、Ｎチャネル型ＭＯＳトランジスタ２６２とＮチャネル型ＭＯＳトランジスタ２２５、２２６のそれぞれとのミラー比と、可変電流源からの電流とで決まる。上述のように、電流Ｉ３の大きさは、入力電圧ＶＩＮ１、ＶＩＮ２に応じて制御されるため、電流Ｉ１、Ｉ２も入力電圧ＶＩＮ１、ＶＩＮ２に応じて変更されることとなる。
【００７５】
以上のように、本発明による電流制御回路１０２は、入力電圧ＶＩＮ１、ＶＩＮ２に比例した電圧を出力する入力部（トランジスタ２５０〜２５７）と、入力部からの出力電圧に応じて差動増幅回路の電流源トランジスタ（Ｎチャネル型ＭＯＳトランジスタ２２５、２２６）に流れる電流を制御する出力部（トランジスタ２５８〜２６２）を備える。出力部は、入力部からの出力電圧に従い非飽和状態で動作することで、入力電圧ＶＩＮ１、ＶＩＮ２に応じた電流を供給する可変電流源トランジスタ（Ｐチャネル型ＭＯＳトランジスタ２５９）と、差動増幅回路の電流源トランジスタとカレントミラー回路を構成し、可変電流源トランジスタから供給された電流を、当該電流源トランジスタに流す出力トランジスタ（Ｎチャネル型ＭＯＳトランジスタ２６２）を備える。可変電流源トランジスタが非飽和状態となる入力電圧ＶＩＮ１、ＶＩＮ２が差動増幅回路に入力されると、差動増幅回路の電流源トランジスタに流れる電流は、入力電圧ＶＩＮ１、ＶＩＮ２に応じた大きさに調整される。
【００７６】
（動作）
次に、図５から図７を参照して、第２の実施の形態における差動増幅回路の動作を説明する。ここでは、Ｎチャネル型ＭＯＳトランジスタ２２５のドレイン−ソース間の電流を“Ｉ１”、Ｎチャネル型ＭＯＳトランジスタ２２６のドレイン−ソース間の電流を“Ｉ２”、Ｐチャネル型ＭＯＳトランジスタ２５９のドレイン−ソース間の電流を“Ｉ３”とする。
【００７７】
先ず、ローレベルの入力電圧ＶＩＮ１、ＶＩＮ２が入力端子３１、３２に入力された場合の動作を説明する。ここでローレベルとは、Ｎチャネル型ＭＯＳトランジスタ２５１、２５５のドレイン−ソース間が導通されるオン電圧よりも低い値を示す。ローレベルの入力電圧ＶＩＮ１、ＶＩＮ２が、図６に示すＰチャネル型ＭＯＳトランジスタ２５０、２５４、Ｎチャネル型ＭＯＳトランジスタ２５１、２５５のゲートに入力されると、入力端子３１、３２のそれぞれに直列接続された２つのコンプメンタルプッシュプル回路は、接地電圧をＰチャネル型ＭＯＳトランジスタ２６０、２６１のゲートに出力する。これにより、Ｐチャネル型ＭＯＳトランジスタ２５９のドレインとソース間の電圧は増大し、Ｐチャネル型ＭＯＳトランジスタ２５９は飽和状態で動作する。この間、Ｐチャネル型ＭＯＳトランジスタ２５９のドレインとソース間に流れる電流Ｉ３の大きさは、Ｐチャネル型ＭＯＳトランジスタ２５８とＰチャネル型ＭＯＳトランジスタ２５９のミラー比に応じた値となる。このときの電流Ｉ３の値を“Ｉ３０”とする。
【００７８】
ここで、Ｎチャネル型ＭＯＳトランジスタ２６２は、差動入力段回路１１２の電流源（Ｎチャネル型ＭＯＳトランジスタ２２５）と、出力段回路１２２の電流源（Ｎチャネル型ＭＯＳトランジスタ２２６）のそれぞれとカレントミラー回路を構成している。このため、差動入力段回路１１２へ流れる電流Ｉ１と出力段回路１２２に流れる電流Ｉ２の値は、Ｎチャネル型ＭＯＳトランジスタ２２５、２２６のそれぞれと、Ｎチャネル型ＭＯＳトランジスタ２６２とのミラー比に応じた値となる。このときの電流Ｉ１の値を“Ｉ１０”、電流Ｉ２の値を“Ｉ２０”とする。
【００７９】
次に、ハイレベルの入力電圧ＶＩＮ１、ＶＩＮ２が入力端子３１、３２に入力された場合の動作を説明する。ここでハイレベルとは、Ｎチャネル型ＭＯＳトランジスタ２５１、２５５のドレイン−ソース間の電気的な接続が切断されるオフ電圧よりも高い値を示す。ハイレベルの入力電圧ＶＩＮ１、ＶＩＮ２が、図６に示すＰチャネル型ＭＯＳトランジスタ２５０、２５４、Ｎチャネル型ＭＯＳトランジスタ２５１、２５５のゲートに入力されると、入力端子３１、３２のそれぞれに直列接続された２つのコンプメンタルプッシュプル回路は、入力電圧ＶＩＮ１、ＶＩＮ２に比例した電圧をＰチャネル型ＭＯＳトランジスタ２６０、２６１のゲートに出力する。このとき、入力電圧ＶＩＮ１、ＶＩＮ２が増加するに従い、Ｐチャネル型ＭＯＳトランジスタ２５９のドレインとソース間の電圧は低下し、Ｐチャネル型ＭＯＳトランジスタ２５９は非飽和状態で動作する。この間、Ｐチャネル型ＭＯＳトランジスタ２５９のドレインとソース間に流れる電流Ｉ３の大きさは、“Ｉ３０”よりも小さくなる。このときの電流Ｉ３の値を“Ｉ３１”とする（Ｉ３０＞Ｉ３１）。
【００８０】
電流Ｉ３が低下するため、Ｎチャネル型ＭＯＳトランジスタ２６２とカレントミラー回路を構成するＮチャネル型ＭＯＳトランジスタ２２５と、Ｎチャネル型ＭＯＳトランジスタ２２６に流れる電流Ｉ１、Ｉ２も“Ｉ１０”、“Ｉ２０”よりも小さい値となる。このときの電流Ｉ１の値を“Ｉ１１”、電流Ｉ２の値を“Ｉ２１”とする（Ｉ１０＞Ｉ１１、Ｉ２０＞Ｉ２１）。
【００８１】
以上のように、入力電圧ＶＩＮ１、ＶＩＮ２が所定の値よりも高く、Ｐチャネル型ＭＯＳトランジスタ２５９が非飽和状態で動作する場合、電流Ｉ１、Ｉ２、Ｉ３は、図７の非飽和領域（線形領域）で示されるように、入力電圧ＶＩＮ１、ＶＩＮ２に応じて減少する値“Ｉ１１”、“Ｉ２１”、“Ｉ３１”を示す。一方、入力電圧ＶＩＮ１、ＶＩＮ２が所定の値よりも低く、Ｐチャネル型ＭＯＳトランジスタ２５９が飽和状態で動作する場合、電流Ｉ１、Ｉ２、Ｉ３は、図７の飽和領域に示されるように“Ｉ１１”、“Ｉ２１”、“Ｉ３１”よりも高い値“Ｉ１０”、“Ｉ２０”、“Ｉ３０”を示す。尚、図７は、入力端子３１、３２へ印加される入力電圧ＶＩＮ１、ＶＩＮ２と、電流Ｉ１、Ｉ２、Ｉ３のいずれかとの関係の概要を示す図である。ここで電流Ｉ１、Ｉ２、Ｉ３、は同様の振る舞いを示す。
【００８２】
本発明では、差動対を構成するＮチャネル型ＭＯＳトランジスタ２２１、２２２のバックゲートがソースに接続されるとともに、当該ソースに対して供給される電流Ｉ１は入力電圧ＶＩＮ１、ＶＩＮ２に応じた値に制御される。これにより、Ｎチャネル型ＭＯＳトランジスタ２２１、２２２のバックゲートの電圧は、基板の相対ばらつきに影響されることなく入力電圧ＶＩＮ１、ＶＩＮ２に応じて同じ値に変更され、従来よりも入力オフセット電圧を小さくすることができる。
【００８３】
又、第１の実施の形態と同様に、差動増幅回路が同相入力範囲で動作するためには、Ｎチャネル型ＭＯＳトランジスタ２２１、２２２が飽和状態で動作しなければならない。この条件下において閾値電圧Ｖｔｈｐ、Ｖｔｈｎは電流によらず一定であるため、Ｉｄｓ２２１及びＩｄｓ２２２が小さいほど、入力電圧ＶＩＮ１、ＶＩＮ２の上限値も大きくなる。以上より、本発明によれば、入力電圧ＶＩＮ１、ＶＩＮ２が所定の電圧よりも高い場合に、同相入力範囲が拡大する。
【００８４】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。上述の実施例の電流制御回路は、非飽和状態で動作するトランジスタによって電流Ｉ１、Ｉ２を制御しているがこれに限らず、入力電圧ＶＩＮ１、ＶＩＮ２に応じて電流Ｉ１、Ｉ２を制御できるなら、他の構成でも構わない。又、上述の実施例では第１電源（電源電圧Ｖ＋）に対する第２電源として接地させているが、これに限らず、接地する代わりに所定の電源電圧が供給される第２電源に接続する形態でも良い。
【符号の説明】
【００８５】
３１〜３６：入力端子
３８、３９：出力端子
４１〜４６：電流源
１０１、１０２：電流制御回路
１１１、１１２：差動入力段回路
１２１、１２２：出力段回路
２０１、２０２、２０５、２０６、２０８、２１０、２１２、２１４、２２０、２２３、２２４、２２７、２５０、２５２、２５４、２５６、２５８〜２６１：Ｐチャネル型ＭＯＳトランジスタ
２０３、２０４、２０７、２０９、２１１、２１３、２１５〜２１９、２２１、２２２、２２５、２２６、２５１、２５３、２５５、２５７、２６２：Ｎチャネル型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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