(57)【要約】【課題】可変抵抗素子を記憶素子として使用する半導体記憶装置において抵抗変化素子を高抵抗から低抵抗に遷移させるときに過剰な電流が流れることを防止する。【解決手段】ビット線とワード線とを選択し対応する抵抗変化素子の抵抗値を高抵抗から低抵抗に書き込む場合に、選択するワード線を非選択レベルの第１の電圧から第１の電圧と選択レベルの第２の電圧との間の電圧である第３の電圧へ遷移させ、対応する抵抗変化素子の抵抗値を高抵抗と低抵抗の中間段階の抵抗値に変化させる。しかる後に選択するワード線を第３の電圧から第２の電圧へ遷移させ、対応する抵抗変化素子の抵抗値を低抵抗に設定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに直列に接続する、抵抗値で情報を記憶する抵抗変化素子と、前記抵抗変化素子をアクセスするトランジスタと、を含むメモリセルと、
前記メモリセルの一端に接続するビット線と、
前記メモリセルの他端に接続するソース線と、
前記トランジスタのゲート電極に接続するワード線と、
前記ワード線に電圧を供給するワード線駆動回路と、を備え、
前記ワード線駆動回路は、
前記抵抗変化素子の抵抗値を、高抵抗から低抵抗にセットする場合、
前記ワード線を、前記トランジスタを非導通にする第１の電圧から、前記第１の電圧と前記トランジスタを第１のインピーダンスで導通にする第２の電圧との間の電圧であり前記トランジスタを前記第１のインピーダンスよりも高い第２のインピーダンスで導通にする第３の電圧へ遷移させて、前記抵抗変化素子の抵抗値を前記高抵抗と前記低抵抗の間の段階の第１の抵抗値に変化させ、
前記第３の電圧へ遷移させた後の所定時間後に、前記ワード線を前記第３の電圧から前記第２の電圧へ遷移させて、前記抵抗変化素子の抵抗値を前記低抵抗に設定する、ことを特徴とする半導体装置。
【請求項２】
前記ワード線駆動回路は、
前記抵抗変化素子の抵抗値を、低抵抗から高対抗にリセットする場合に、
前記所定時間を有することなく、前記ワード線を前記第１の電圧から前記第２の電圧に遷移させる、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
更に、前記ビット線の電圧を制御するビット線制御回路を備え、
前記半導体装置は、前記抵抗変化素子の抵抗値を、前記セットする場合、
前記ビット線制御回路は、前記ワード線が前記第３の電圧に遷移してから、前記ビット線に第４の電圧を供給する、ことを特徴とする請求項２記載の半導体装置。
【請求項４】
更に、前記ソース線の電圧を制御するソース線制御回路を備え、
前記半導体装置は、前記抵抗変化素子の抵抗値を、前記セットする場合、
前記ソース線制御回路は、前記ソース線に前記第４の電圧よりも絶対値で低い第５の電圧を供給する、ことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記半導体装置は、前記抵抗変化素子の抵抗値を、前記リセットする場合、
前記ビット線制御回路は、前記ワード線が前記第２の電圧に遷移してから、前記ビット線に第６の電圧を供給する、ことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記半導体装置は、前記抵抗変化素子の抵抗値を、前記リセットする場合、
前記ソース線制御回路は、前記ソース線に前記第６の電圧よりも絶対値で高い第７の電圧を供給する、ことを特徴とする請求項５記載の半導体装置。
【請求項７】
更に、前記ビット線の電圧を制御するビット線制御回路を備え、
前記半導体装置は、前記抵抗変化素子の抵抗値を、前記セットする場合、
前記ビット線制御回路は、前記ワード線が前記第３の電圧に遷移する前に、前記ビット線に第４の電圧を供給する、ことを特徴とする請求項２記載の半導体装置。
【請求項８】
更に、前記ソース線の電圧を制御するソース線制御回路を備え、
前記半導体装置は、前記抵抗変化素子の抵抗値を、前記セットする場合、
前記ソース線制御回路は、前記ソース線に前記第４の電圧よりも絶対値で低い第５の電圧を供給する、ことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記半導体装置は、前記抵抗変化素子の抵抗値を、前記リセットする場合、
前記ビット線制御回路は、前記ビット線に第６の電圧を供給し、
前記ソース線制御回路は、前記ソース線に前記第６の電圧よりも絶対値で高い第７の電圧を供給する、ことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記ワード線駆動回路は、
前記ワード線に接続するワード線ドライバと、
前記第２の電圧を前記ワード線ドライバに供給する第２のワード線ドライバ電源回路と、
前記第３の電圧を前記ワード線ドライバに供給する第３のワード線ドライバ電源回路と、
を備える、ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記ワード線駆動回路は、更に、
前記リセット時に、前記第２の電圧を前記ワード線ドライバに供給する第１のワード線ドライバ電源回路を備え、
前記第２のワード線ドライバ電源回路は、前記セット時に、前記第２の電圧を前記ワード線ドライバに供給し、
前記第３のワード線ドライバ電源回路は、前記セット時に、前記第３の電圧を前記ワード線ドライバに供給する、ことを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記ワード線駆動回路は、
前記セットする場合、前記第３の電圧から前記第２の電圧に、第１の時間で遷移させ、
前記リセットする場合、前記第１の電圧から前記第２の電圧に、前記第１の時間よりも短い第２の時間で遷移させる、ことを特徴とする請求項２記載の半導体装置。
【請求項１３】
更に、前記ビット線の電圧を制御するビット線制御回路を備え、
前記ビット線制御回路は、
前記セット時に、前記ビット線に第４の電圧を供給するセットドライバを含み、
前記リセット時に、前記ビット線に第６の電圧を供給するリセットドライバを含む、ことを特徴とする請求項２記載の半導体装置。
【請求項１４】
前記セットドライバは、互いに直列に接続する、定電流を供給する定電流源トランジスタ及び前記定電流源トランジスタのドレイン端子とソース端子間の電圧を一定にするクランプトランジスタを含む、ことを特徴とする請求項１３記載の半導体装置。
【請求項１５】
更に、出力ノードが前記クランプトランジスタのゲート端子に接続し、前記定電流源トランジスタのドレイン端子の電圧と所定電圧とを比較する差動アンプを備える、ことを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記セットドライバは、チャンネル幅で定義される定電流を供給するトランジスタを含む、ことを特徴とする請求項１３記載の半導体装置。
【請求項１７】
前記半導体装置は、
複数の前記ビット線と、
前記複数のビット線と交差する方向に配線された複数の前記ワード線と、
前記複数のビット線と前記複数のワード線とのそれぞれの交点に対応してマトリクス状に設けられた複数の前記メモリセルと、をそれぞれ含む複数のメモリセルアレイと、
前記複数のビット線及び複数のメモリセルアレイに関連するグローバルビット線と、
前記複数のワード線及び複数のメモリセルアレイに関連するメインワード線と、
前記複数のビット線の電圧を制御するビット線制御回路と、を備える、ことを特徴とする請求項２記載の半導体装置。
【請求項１８】
前記ワード線駆動回は、前記メインワード線に接続する、ことを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記ビット線制御回路は、前記グローバルビット線に接続する、ことを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記複数のメモリセルアレイのそれぞれは、夫々対応する前記グローバルビット線に接続する前記ビット線制御回路を含む、ことを特徴とする請求項１９記載の半導体装置。
【請求項２１】
前記セットドライバは、互いに電流値が異なり、前記抵抗変化素子の抵抗値を多値に制御する複数の定電流を、前記ビット線に供給する、ことを特徴とする請求項１３記載の半導体装置。
【請求項２２】
前記セットドライバは、前記複数の定電流をそれぞれ供給する複数のトランジスタを含む、ことを特徴とする請求項２１記載の半導体装置。
【請求項２３】
前記複数のトランジスタのチャンネル幅は、互いに異なる、ことを特徴とする請求項２２記載の半導体装置。
【請求項２４】
前記複数のトランジスタの夫々のゲート端子には、前記多値に対応するそれぞれが異なる電圧の複数の信号が供給される、ことを特徴とする請求項２２記載の半導体装置。
【請求項２５】
前記セットドライバは、ゲート端子に供給される電圧によって、前記複数の定電流を供給するトランジスタを含む、ことを特徴とする請求項２１記載の半導体装置。
【請求項２６】
前記セットドライバは、前記ゲート端子に供給する電圧を生成するセレクタを、更に含む、ことを特徴とする請求項２５記載の半導体装置。
【請求項２７】
前記セレクタは、互いに異なる複数の電圧を、前記多値に対応して選択し、前記ゲート端子に供給する、ことを特徴とする請求項２６記載の半導体装置。
【請求項２８】
前記セットドライバは、互いに直列に接続する、定電流を供給する前記トランジスタ及び前記トランジスタのドレイン端子とソース端子間の電圧を一定にするクランプトランジスタを含む、ことを特徴とする請求項２５乃至２７のいずれか一項に記載の半導体装置。
【請求項２９】
メモリ部と、
前記メモリ部の動作を制御すると共に前記メモリ部が記憶する情報を用いて情報処理を行う制御部と、
を備えるメモリシステムにおいて、
前記メモリ部は、
互いに直列に接続する、抵抗値で情報を記憶する抵抗変化素子と、前記抵抗変化素子をアクセスするトランジスタと、を含むメモリセルと、
前記メモリセルの一端に接続するビット線と、
前記メモリセルの他端に接続するソース線と、
前記トランジスタのゲート電極に接続するワード線と、
前記ワード線に電圧を供給するワード線駆動回路と、を備え、
前記ワード線駆動回路は、
前記抵抗変化素子の抵抗値を、高抵抗から低抵抗にセットする場合、
前記ワード線を、前記トランジスタを非導通にする第１の電圧から、前記第１の電圧と前記トランジスタを第１のインピーダンスで導通にする第２の電圧との間の電圧であり前記トランジスタを前記第１のインピーダンスよりも高い第２のインピーダンスで導通にする第３の電圧へ遷移させて、前記抵抗変化素子の抵抗値を前記高抵抗と前記低抵抗の間の段階の第１の抵抗値に変化させ、
前記第３の電圧へ遷移させた後の所定時間後に、前記ワード線を前記第３の電圧から前記第２の電圧へ遷移させて、前記抵抗変化素子の抵抗値を前記低抵抗に設定する、
ことを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその制御方法、並びにメモリシステムに関する。特に、抵抗変化素子を記憶素子として備える半導体装置に関する。
【背景技術】
【０００２】
現在の大容量の半導体記憶装置としては、ＤＲＡＭが最も一般的でありコンピュータシステムなどに広く用いられている。また、不揮発性の半導体記憶装置としては、フラッシュメモリが広く用いられている。しかし、現在主流であるＤＲＡＭやフラッシュメモリは、後数年で微細化限界に達するとも言われている。従って、ＤＲＡＭやフラッシュメモリを置き換えることのできる様々な大容量の半導体記憶装置の開発が行われている。中でも、ペロブスカイト酸化物やＮｉＯなどの遷移金属酸化物に電圧を印加することにより抵抗変化が生じる現象を利用した抵抗変化性メモリ（ＲＲＡＭ又はＲｅＲＡＭ）が注目されている。抵抗変化性メモリでは、抵抗変化した状態は、電源を切断した後も保持するので、不揮発性メモリとなる。そのような抵抗変化性メモリは、非特許文献１、非特許文献２にも記載されている。
【０００３】
図４（ａ）にこの抵抗変化性メモリのメモリセルの構造の一例を示す。このメモリセル４０は、ビット線３１とソース線３３との間に抵抗変化素子４１とセルトランジスタ４２とが直列に接続されている。抵抗変化素子４１に電流を流すことにより、抵抗変化素子４１に抵抗値の書き込み（プログラミング）を行う。また、抵抗変化素子４１に電流を流すことによりその抵抗値を読み取る。
【０００４】
図４（ｂ）に抵抗変化素子４１の内部の構造の一例を示す。抵抗変化素子４１は、ビット線３１に接続された第１の電極４５と、図示しないセルトランジスタに接続された第２の電極４６と、第１の電極４５と第２の電極４６とに挟まれた絶縁膜４７と、を備えている。絶縁膜４７に遷移金属酸化物を用いる場合には、第１の電極４５と第２の電極４６と絶縁膜４７に用いる物質の組み合わせにより様々な特性を有することが発表されている。
【０００５】
抵抗変化素子の書き込み（プログラミング）には、高抵抗である状態（以下、ＲＲＳＴ（Ｒｅｇｉｓｔｅｒ  ｔｏ  ＲｅＳｅＴ）とも呼ぶ）を低抵抗である状態（以下、ＲＳＥＴとも呼ぶ）に変化させる書き込みと、低抵抗である状態（ＲＳＥＴ（Ｒｅｇｉｓｔｅｒ  ｔｏ  ＳｅＴ））を高抵抗である状態（ＲＲＳＴ）に変化させる書き込みと、の２通りの書き込みが必要である。以後の記載では、高抵抗である状態（ＰＲＳＴ）を低抵抗である状態（ＲＳＥＴ）に変化させる書き込みをＳＥＴ書き込み（以下、Ｓｅｔとも呼ぶ）、低抵抗である状態を高抵抗である状態に変化させる書き込みをＲＥＳＥＴ書き込み（以下、Ｒｅｓｅｔとも呼ぶ）とも呼ぶことにする。
【０００６】
このセットとリセットの書き込み動作には、セットとリセットで抵抗変化素子に同一方向に電圧を印加して書き込みを行うユニポーラ型と、セットとリセットでは抵抗変化素子に逆方向に電圧を印加して書き込みを行うバイポーラ型とがある。図４（ｃ）を参照して、バイポーラ型の書き込み動作について説明する。図４（ｃ）では、横軸に抵抗変化素子の電極間に印加される電圧、縦軸にそのときに両端間に流れる電流値をプロットしている。最初に、抵抗変化素子はリセット状態にあるとする。抵抗値が高い状態である。このリセット状態にあるとき、抵抗変化素子の端子間に正の電圧ＶＤＳＥＴを印加する（図４（ｃ）のＡ点）と、抵抗変化素子は高抵抗である状態から低抵抗である状態にセットされる（図４（ｃ）のＡ点からＢ点に遷移）。このときに流れる最大電流をＩＣＯＭＰとする。
【０００７】
一方、セット状態からリセット状態への書き込みは、セット状態への書き込みとは逆方向に電圧を印加する。すなわち、セット状態にある抵抗変化素子にセットとは逆方向に電圧ＶＤＲＳＴを印加する（図４（ｃ）のＣ点。このときに流れる電流をＩＲＳＴとする。すると抵抗変化素子はセット状態からリセットされ、抵抗値が大きい状態に戻る（図４（ｃ）のＣ点からＤ点へ遷移）。抵抗素子の読み出し動作は、抵抗素子にＶＤＳＥＴ以下の小さな電圧を印加してそのときに流れる電流により、セット状態にあるかリセット状態にするか判別する。
【０００８】
非特許文献１、２には、抵抗変化素子を記憶素子として用いたメモリにおいて、ＳＥＴ書き込み後の抵抗値（ＲＳＥＴの抵抗値）は、書き込み時の最大電流値に依存することが記載されている。また、非特許文献３、４は、抵抗変化素子を記憶素子として用いた半導体装置に直接関係するものではないが、ＭＯＳトランジスタのＶｔｈ（しきい値電圧）のばらつき量がチャンネル面積に依存することが記載されている。非特許文献３、４は、実施形態の説明の中で比較例の説明として引用する。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Ｕ．Ｒｕｓｓｏ他著「Ｓｔｕｄｙ  ｏｆ  Ｍｕｌｔｉｌｅｖｅｌ  Ｐｒｏｇｒａｍｍｉｎｇ  ｉｎ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｍｅｔａｌｌｉｚａｔｉｏｎ  Ｃｅｌｌ（ＰＭＣ）Ｍｅｍｏｒｙ」  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ  ＶＯＬ．  ５６，  ＮＯ．  ５，  Ｐ１０４０−１０４７  ２００９
【非特許文献２】Ｈ．Ｙ．Ｌｅｅ他著「Ｌｏｗ  Ｐｏｗｅｒ  ａｎｄ  Ｈｉｇｈ  Ｓｐｅｅｄ  Ｂｉｐｏｌａｒ  Ｓｗｉｔｃｈｉｎｇ  ｗｉｔｈ  Ａ  Ｔｈｉｎ  Ｒｅａｃｔｉｖｅ  Ｔｉ  Ｂｕｆｆｅｒ  Ｌａｙｅｒ  ｉｎ  Ｒｏｂｕｓｔ  ＨｆＯ２  Ｂａｓｅｄ  ＲＲＡＭ」  ＩＮＴＥＲＮＡＴＩＯＮＡＬ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＭＥＥＴＩＮＧ  ２００８  （ＩＥＤＭ  ２００８）  Ｐ２９７−３００
【非特許文献３】水野智久著「トランジスタ特性揺らぎの物理」応用物理  第７５巻  第９号  Ｐ１１０３−１１０８    ２００９
【非特許文献４】谷口研二著「ＣＭＯＳアナログ回路入門」Ｐ１４６  ＣＱ出版
【発明の概要】
【発明が解決しようとする課題】
【００１０】
抵抗変化素子を記憶素子として用いる半導体装置において、抵抗変化素子を高抵抗である状態から低抵抗である状態に遷移させる場合、遷移後の抵抗値は、非特許文献１、２に記載されているように遷移の際の最大印加電流量に依存する。しかし、発明者の分析によれば、抵抗変化素子の抵抗値が高抵抗から低抵抗に急激に遷移するとその抵抗値の変化に伴って、抵抗変化素子の端子電圧が急激に変化する。その急激な電圧変化によって、抵抗変化素子の端子に関連する寄生容量素子に蓄えられた寄生電荷量が、抵抗変化素子に瞬間的に流れ、最大電流値を精度よく制御することが困難になる。例えば、前記寄生容量素子及び前記寄生電荷量は、抵抗変化素子と抵抗変化素子への電流供給を制御する電流制御素子（ライトアンプ）との間のデータバス及びビット線にそれぞれ付随する。抵抗変化素子の抵抗値の急激な変化に対応して電流制御素子が供給する電流量を制御しても、前記寄生容量素子に関連する寄生電荷量が抵抗変化素子へ電流を供給してしまうからである。この問題については、実施形態の説明の中で詳しく説明する。
【課題を解決するための手段】
【００１１】
本発明の第１の視点によれば、互いに直列に接続する、抵抗値で情報を記憶する抵抗変化素子と、前記抵抗変化素子をアクセスするトランジスタと、を含むメモリセルと、前記メモリセルの一端に接続するビット線と、前記メモリセルの他端に接続するソース線と、前記トランジスタのゲート電極に接続するワード線と、前記ワード線に電圧を供給するワード線駆動回路と、を備え、前記ワード線駆動回路は、前記抵抗変化素子の抵抗値を、高抵抗から低抵抗にセットする場合、前記ワード線を、前記トランジスタを非導通にする第１の電圧から、前記第１の電圧と前記トランジスタを第１のインピーダンスで導通にする第２の電圧との間の電圧であり前記トランジスタを前記第１のインピーダンスよりも高い第２のインピーダンスで導通にする第３の電圧へ遷移させて、前記抵抗変化素子の抵抗値を前記高抵抗と前記低抵抗の間の段階の第１の抵抗値に変化させ、前記第３の電圧へ遷移させた後の所定時間後に、前記ワード線を前記第３の電圧から前記第２の電圧へ遷移させて、前記抵抗変化素子の抵抗値を前記低抵抗に設定する、半導体装置が提供される。
【００１２】
本発明の第２の視点によれば、複数のビット線と複数のワード線との交点にそれぞれ対応してマトリクス状に設けられた複数のメモリセルを備え、前記各メモリセルが、一端が対応する前記ビット線に接続され印加電流によって抵抗値が高抵抗である状態と低抵抗である状態とに書き込み可能である抵抗変化素子と、前記抵抗変化素子の他端と対応する前記ワード線とソース線とに接続され、前記対応するワード線に印加される電圧によって、前記抵抗変化素子の他端と前記ソース線との間の導通／非導通が制御されるトランジスタと、を備える半導体装置において、前記ビット線とワード線とを選択し、対応する抵抗変化素子の抵抗値を高抵抗から低抵抗に書き込む場合、選択するビット線を電流源に接続するとともに、前記選択するワード線を非選択レベルの第１の電圧から前記第１の電圧と選択レベルの第２の電圧との中間電圧である第３の電圧へ遷移させ、前記対応する抵抗変化素子の抵抗値を前記高抵抗と前記低抵抗の中間段階の抵抗値に変化させる第１の制御と、前記選択するワード線を前記第３の電圧から前記第２の電圧へ遷移させ、前記対応する抵抗変化素子の抵抗値を前記低抵抗に設定する第２の制御と、前記選択するワード線を第１の電圧に戻すとともに、選択するビット線を前記電流源から切り離し、前記対応する抵抗変化素子への書き込みを終了させる第３の制御と、を含む半導体装置の制御方法が提供される。
【００１３】
本発明の第３の視点によれば、メモリ部と、前記メモリ部の動作を制御すると共に前記メモリ部が記憶する情報を用いて情報処理を行う制御部と、を備えるメモリシステムにおいて、前記メモリ部は、互いに直列に接続する、抵抗値で情報を記憶する抵抗変化素子と、前記抵抗変化素子をアクセスするトランジスタと、を含むメモリセルと、前記メモリセルの一端に接続するビット線と、前記メモリセルの他端に接続するソース線と、前記トランジスタのゲート電極に接続するワード線と、前記ワード線に電圧を供給するワード線駆動回路と、を備え、前記ワード線駆動回路は、前記抵抗変化素子の抵抗値を、高抵抗から低抵抗にセットする場合、前記ワード線を、前記トランジスタを非導通にする第１の電圧から、前記第１の電圧と前記トランジスタを第１のインピーダンスで導通にする第２の電圧との間の電圧であり前記トランジスタを前記第１のインピーダンスよりも高い第２のインピーダンスで導通にする第３の電圧へ遷移させて、前記抵抗変化素子の抵抗値を前記高抵抗と前記低抵抗の間の段階の第１の抵抗値に変化させ、前記第３の電圧へ遷移させた後の所定時間後に、前記ワード線を前記第３の電圧から前記第２の電圧へ遷移させて、前記抵抗変化素子の抵抗値を前記低抵抗に設定する、メモリシステムが提供される。
【発明の効果】
【００１４】
本発明の各視点によれば、抵抗変化素子を高抵抗である状態から低抵抗である状態に遷移させる場合に、抵抗変化素子の急激な端子電圧変動を防ぎ、最大電流値を精度よく制御することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。
【図２】第１の実施形態による半導体装置全体のブロック図である。
【図３】第１の実施形態による書き込み動作波形図である。
【図４】抵抗変化性メモリの（ａ）メモリセルの内部構成を示すブロック図と、（ｂ）抵抗変化素子のさらに内部の構造を示すブロック図と、（ｃ）抵抗変化素子のＩ−Ｖ特性図である。
【図５】比較例１の抵抗変化性メモリにおけるメモリセルアレイ周辺の回路ブロック図である。
【図６】比較例１の抵抗変化性メモリによる書き込み動作波形図である。
【図７】比較例１における問題点を説明する図面である。
【図８】比較例２の抵抗変化性メモリにおけるメモリセルアレイ周辺の回路ブロック図である。
【図９】比較例２の抵抗変化性メモリによる書き込み動作波形図である。
【図１０】比較例２における問題点を説明する図面である。
【図１１】第１の実施形態による効果を説明する図面である。
【図１２】第２の実施形態による半導体装置の動作波形図である。
【図１３】第３の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。
【図１４】第４の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。
【図１５】第５の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。
【図１６】メモリアレイ全体について、（ａ）第６の実施形態による配置図と、（ｂ）第７の実施形態による配置図である。
【図１７】第８の実施形態によるワード線デコーダ及びドライバの回路ブロック図である。
【図１８】第９の実施形態によるワード線デコーダ及びドライバの回路ブロック図である。
【図１９】第１０の実施形態による半導体装置のＩ−Ｖ特性図である。
【図２０】第１０の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。
【図２１】第１０の実施形態による書き込み動作波形図である。
【図２２】第１０の実施形態による効果を説明する図面である。
【図２３】第１１の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。
【図２４】第１２の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。
【図２５】第１３の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。
【図２６】第１４の実施形態によるメモリシステムのブロック図である。
【発明を実施するための形態】
【００１６】
本発明の各実施形態について、詳細な説明に入る前に、実施形態の概要について説明しておく。なお、概要の説明に付記した、図面及び図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１７】
本発明の一実施形態の半導体装置は、一例を図１に示すように、ビット線に接続され流す電流によって抵抗値が高抵抗である状態と低抵抗である状態とに書き込み可能である抵抗変化素子（４１）と、抵抗変化素子と直列に接続され、対応するワード線に印加される電圧によって、導通／非導通が制御されるトランジスタ（４２）と、を有するメモリセル（４０）を備える。一例を図３のＲＣＥＬＬに示すように、対応する抵抗変化素子の抵抗値を高抵抗（ＲＲＳＴ）から低抵抗（ＲＳＥＴ）に書き込む場合、選択するワード線（ＳＷＬ）を、トランジスタ（４２）が非選択レベルの第１の電圧（ＶＳＳ）から、第１の電圧とトランジスタ（４２）が選択レベルの第２の電圧（ＶＰＰ）との中間電圧である第３の電圧（ＶＷＬ）へ遷移させ、対応する抵抗変化素子の抵抗値を高抵抗と低抵抗の中間段階の抵抗値（図３のｔ５における抵抗値参照）に変化させる。しかる後に選択するワード線を第３の電圧から第２の電圧（ＶＰＰ）へ遷移させ（図３のｔ５からｔ６）、対応する抵抗変化素子の抵抗値を低抵抗（ＲＳＥＴ）に設定する。第２の電圧は、トランジスタ（４２）を第１のインピーダンスで導通にする。第３の電圧は、トランジスタ（４２）を前記第１のインピーダンスよりも高い第２のインピーダンスで導通にする。尚、中間電圧（中間レベル）とは、トランジスタ（４２）が導通すれば良いワード線（ＳＷＬ）の電圧レベルであり、電源ＶＰＰと電源ＶＳＳの１／２の電圧を示すわけでないことに注意が必要である。中間段階の抵抗値も同様に、高抵抗（ＲＲＳＴ）と低抵抗（ＲＳＥＴ）の１／２の抵抗値を示すわけでないことに注意が必要である。
【００１８】
選択するワード線ＳＷＬの電圧を中間レベルの第３の電圧に設定して抵抗変化素子の抵抗値を中間段階の抵抗値に一旦遷移させているので、抵抗変化素子の急激な抵抗値の低下による選択ビット線の電位変動を防ぎ、選択ビット線に付随する寄生容量から電荷が抵抗変化素子に瞬間的に流れ込み、抵抗変化素子の抵抗値が想定している抵抗値よりさらに低い抵抗値に遷移してしまうことを防ぐことができる。
【００１９】
以上で概要の説明を終了し、各実施形態について、図面を参照してさらに詳しく説明する。
【００２０】
［第１の実施形態］
（第１の実施形態の構成）
図２は、第１の実施形態による半導体装置全体のブロック図である。図２の半導体装置１０は、８バンク構成の大容量のリードライトメモリアレイ１１を備えた半導体装置である。図２において、Ｘデコーダ（ロウデコーダ）１４は、ロウアドレスをデコードし選択されたワード線（不図示）を駆動する。センスアンプ１２は、読み出し動作時にメモリアレイ１１のビット線（不図示）の電流または電位を判定し、データとして外部に出力する。カラムデコーダ１３は、カラムアドレスをデコードし、選択されたＹスイッチ（不図示）をオンとしてビット線を選択し、ＩＯ線（不図示）に接続する。コマンドデコーダ１９は、所定のアドレス信号と、制御信号として、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを入力し、コマンドをデコードする（なお、信号名の／はロウレベルになるとアクティブになる信号であることを示す）。コマンド制御回路２０は、コマンドデコーダ１９の出力信号を受けて各コマンドの実行に必要な制御信号を半導体装置１０内部の各部に出力する。特に、書き込み動作時には、Ｘデコーダ１４に、ＳＬＳＥＴ、ＦＳＴＰＢ、ＳＳＴＰＢ等の制御信号を出力する。カラムアドレスバッファ及びバーストカウンタ１７は、コマンド制御回路２０の制御のもと、入力されたカラムアドレスから、バースト長分のアドレスを生成し、カラムデコーダ１３に供給する。モードレジスタ１５は、アドレス信号とバンク選択用（８バンクの中の１つを選択）の信号ＢＡ０、ＢＡ１、ＢＡ２を入力し、コマンド制御回路２０に制御信号を出力する。ロウアドレスバッファ１６は、入力されたロウアドレスを受けて、Ｘデコーダ１４に供給する。
【００２１】
クロックジェネレータ２２は、外部から半導体装置１０に供給される相補の外部クロックＣＫ、／ＣＫを受け、クロックイネーブル信号ＣＫＥがハイレベルのとき、内部クロックを半導体装置内部の各部へ出力し、クロックイネーブル信号ＣＫＥがロウレベルとなると、以降、クロックの供給を停止する。
【００２２】
データコントロール回路１８は、書き込みデータと読み出しデータの入出力を行う。データ入出力回路２１は、読み出しデータの出力時には、ＤＬＬ回路から供給されるクロック信号に同期してデータコントロール回路から並列に読み出したデータを直列データに変換してデータ入出力端子ＤＱから出力する。書き込み時には、データ入出力端子ＤＱから直列に入力したデータを並列データに変換してデータコントロール回路１８へ送る。
【００２３】
図１は、８バンクのメモリアレイ１１のうち、一つのバンクのメモリアレイ１１の一部の領域を示す回路ブロック図である。図１には、メモリアレイ１１内にマトリクス状に配置される複数のメモリセルアレイ３０（ＭＡＴ）のうち、一つのメモリセルアレイ３０（ＭＡＴ）とそのメモリセルアレイ３０に関連する周辺回路を示す。なお、図１のうち、アドレスデコーダ５８は、メモリアレイ１１外部の回路であるが、図１に示す。メモリセルアレイ３０は、複数のビット線３１と、複数のビット線３１と交差する方向に配線された複数のワード線（サブワード線）３２と、複数のビット線３１と複数のワード線３２との交点に対応してマトリクス状に設けられた複数のメモリセル４０を備える。各メモリセル４０は、一端が対応するビット線３１に接続された抵抗変化素子４１と、ソースドレインの一方が抵抗変化素子４１の他端に接続され、ゲートが対応するワード線３２に接続されたトランジスタ４２を備える。トランジスタ４２は、セルトランジスタとなるトランジスタであり、ソースドレインの他方は、ソース線３３に接続されている。また、トランジスタ４２は、好ましい一例を上げれば、ＮＭＯＳトランジスタである。ソース線３３は、メモリセルアレイ３０内の各メモリセルのトランジスタに共通に接続されている。ソース線は各メモリセルのトランジスタに共通なため、必ずしも図中のような形態である必要は無く、メモリセルアレイ３０内で面状またはメッシュ状に配置されていても良い。特にトランジスタ４２に縦型トランジスタ（チャネルが垂直方向に生じるトランジスタ）を用いる場合、ソース線はｎ＋拡散層等により面状に配置されることがある。
【００２４】
サブワードドライバ５１は、アドレスデコーダ５８から与えられるアドレス信号に基づいて選択されたワード線をハイレベル（ＶＰＰ；第２の電圧）に駆動する。選択されないワード線は、ロウレベル（ＶＳＳ；第１の電圧）を維持する。サブワードドライバ５１にワード線が選択されたときの電圧を供給するワード線電源回路部５２が設けられている。ワード線電源回路部５２は、第１のワード線電源回路５３、第２のワード線電源回路５４、第３のワード線電源回路５５を備える。第１のワード線電源回路５３は、リセット時及び読み出し時に使用される。第２のワード線電源回路５４及び第３のワード線電源回路５５は、セット時に使用される。
【００２５】
第１のワード線電源回路５３は、ソースが電源ＶＰＰ、ゲートが制御信号ＳＬＳＥＬ、ドレインがサブワードドライバ５１のハイレベル側電源端子に接続されたＰＭＯＳトランジスタを備え、制御信号ＳＬＳＥＬがアクティブ（ロウレベル）となったときに導通し、電源ＶＰＰをサブワードドライバ５１のハイレベル側電源として供給する。
【００２６】
第２のワード線電源回路５４は、ソースが電源ＶＰＰ、ゲートが制御信号ＳＳＴＰＢ、ドレインがサブワードドライバ５１のハイレベル側電源端子に接続されたＰＭＯＳトランジスタを備え、制御信号ＳＳＴＰＢがアクティブ（ロウレベル）となったときに導通し、電源ＶＰＰをサブワードドライバ５１の電源として供給する。なお、第２のワード線電源回路５４のＰＭＯＳトランジスタは、チャンネルサイズＷが、第１のワード線電源回路５３のＰＭＯＳトランジスタより小さい。従って、第２のワード線電源回路５４が導通したときのオン抵抗は、第１のワード線電源回路５３が導通したときのオン抵抗がより大きい。
【００２７】
第３のワード線電源回路５５は、ソースが電源ＶＷＬ（第３の電圧）、ゲートが制御信号ＦＳＴＰＢ、ドレインがサブワードドライバ５１のハイレベル側電源端子に接続されたＰＭＯＳトランジスタを備え、制御信号ＦＳＴＰＢがアクティブ（ロウレベル）となったときに導通し、電源ＶＷＬをサブワードドライバ５１のハイレベル側電源として供給する。なお、電源ＶＷＬは、電源ＶＰＰより電圧レベルが低く、ワード線のハイレベル側電源ＶＰＰとロウレベル側電源ＶＳＳとの中間レベルを出力する電源である。
【００２８】
ソース線ドライバ３６は、正電源としてＶＲＳＴが接続され、制御信号ＳＬＳＥＬを受けてソース線を駆動する。制御信号ＳＬＳＥＬがハイレベルのときは、ソース線３３をＶＳＳレベル（第５の電圧）に駆動し、制御信号ＳＬＳＥＬがロウレベルのときは、ソース線３３をＶＲＳＴレベル（第７の電圧）に駆動する。
【００２９】
ビット線選択回路７０は、各ビット線３１を共通ビット線７５に接続するビット線選択スイッチ７２、７４と、各ビット線３１をソース線３３に接続するビット線選択スイッチ７１、７３が設けられている。ビット線選択スイッチ７１、７２のオン／オフを制御する信号としてＢＬＳＴとその反転信号ＢＬＳＴＢがビット線選択スイッチ７１、７２に接続されており、制御信号ＢＬＳＴがハイレベルのとき、対応するビット線３１は共通ビット線７５に接続され、制御信号ＢＬＳＴがロウレベルのとき、対応するビット線３１はソース線３３に接続される。なお、制御信号ＢＬＳＴは、各ビット線に対応するビット線選択スイッチ毎に異なる信号が接続されており、複数のビット線３１のうち、選択された１本のビット線３１のみが共通ビット線７５に接続され、残りのビット線３１は、ソース線３３に接続される。
【００３０】
また、ビット線選択回路７０には、ソース線ドライバ３６の出力を共通ビット線７５に接続するソース線共通ビット線接続スイッチ７６が設けられている。ソース線共通ビット線接続スイッチ７６は、制御信号ＳＢＬＣとその反転信号ＳＢＬＣＢによりオン／オフが制御され、制御信号ＳＢＬＣがハイレベル（反転信号ＳＢＬＣＢがロウレベル）のとき、ソース線３３と共通ビット線７５はソース線共通ビット線接続スイッチ７６を介して接続される。
【００３１】
ライトアンプ回路６０は、ＳＥＴドライバ６１とＲＥＳＥＴセレクタ６７とを備える。ＳＥＴドライバ６１は、選択された抵抗変化素子４１を高抵抗から低抵抗に書き込む場合の電流源となる定電流源トランジスタ６２と、抵抗変化素子４１へ流す電流のオン／オフを制御するスイッチトランジスタ６４を備える。なお、定電流源トランジスタ６２、スイッチトランジスタ６４は共にＰＭＯＳトランジスタである。定電流源トランジスタ６２のソースは、正電源ＶＳＥＴに接続され、ゲートには、電流制御信号ＶＳＥＴＲＥＦが接続されている。また、スイッチトランジスタ６４のソースは定電流源トランジスタ６２のドレインに接続され、スイッチトランジスタ６４のドレインは共通ビット線７５に接続され、ゲートは選択信号ＳＥＴＳＥＬＢに接続されている。
【００３２】
ＳＥＴドライバ６１は、定電流源トランジスタ６２に流れる電流によりＳＥＴ書き込み時の最大電流が一定の電流値ＩＣＯＭＰになるように調整され、ＳＥＴ書き込みを行った後のＲＳＥＴ（低抵抗）状態の抵抗変化素子４１の抵抗値を一定に保つようにしている。
【００３３】
また、ＲＥＳＥＴセレクタ６７は、ソースが基準電源ＶＳＳ（第６の電圧）、ドレインが共通ビット線７５、ゲートが制御信号ＲＳＴＳＥＬに接続されたＮＭＯＳトランジスタであるスイッチトランジスタ６８を備える。
【００３４】
ＳＥＴ書き込み時には、ライトアンプ回路６０からビット線３１とメモリセル４０を経由してソース線３３に電流を流すことにより書き込みを行い、ＲＥＳＥＴ書き込みでは、逆にソース線３３からメモリセル４０とビット線３１を経由してライトアンプ回路のＲＥＳＥＴセレクタ６７に電流を流すことにより書き込みを行う。
【００３５】
グローバルビット線選択スイッチ８３は、共通ビット線７５とグローバルビット線（ＧＢＬ）とを接続するスイッチである。グローバルビット線選択スイッチ８３の導通／非導通を制御する信号としてＲＥＡＤＳＷとその反転信号ＲＥＡＤＳＷＢが接続されている。グローバルビット線選択スイッチ８３は、読み出し動作時に、共通ビット線７５とグローバルビット線（ＧＢＬ）とを接続し、書き込み動作時には、閉じられる。なお、図１では、グローバルビット線選択スイッチ８３としてＣＭＯＳトランスミッションゲート構成としているが、共通ビット線７５とグローバルビット線との導通／非導通を制御するスイッチであれば、他の構成であってもよい。なお、グローバルビット線８１の先には、（図示しない）センスアンプが接続されている。ライトアンプ回路６０、グローバルビット線選択スイッチ８３、及びビット線選択回路７０は、ビット線制御回路に含まれる。ソース線ドライバ３６は、ソース線制御回路に含まれる。
【００３６】
（第１の実施形態の動作）
図３は、第１の実施形態による書き込み動作波形図である。図１に加えて図３を参照し、書き込み時の動作について説明する。
【００３７】
図３では、前半でＳＥＴ書き込みを行い、後半では、ＲＥＳＥＴ書き込みを行っている。図３において、初期状態では、スタンバイ状態であり、何もコマンドを実行していない状態であるとする。この状態では、ビット線選択信号ＢＬＳＴはロウレベルであるので、各ビット線３１は共通ビット線７５から切り離され、ソース線３３に接続される。また、ソース線制御信号ＳＬＳＥＬはハイレベルであるので、各ソース線３３、各ビット線３１はいずれもロウレベル（ＶＳＳレベル）に設定される。ワード線電源回路部５２の制御信号ＳＬＳＥＬ、ＳＳＴＰＢ、ＦＳＴＰＢはいずれもハイレベルであり、各（サブ）ワード線３２は、ロウレベル（ＶＳＳレベル）に固定される。ライトアンプ回路のスイッチ信号ＳＥＴＳＥＬＢがハイレベル、ＲＳＴＳＥＬがロウレベルであり、ライトアンプ回路６０のＳＥＴドライバ６１とＲＥＳＥＴセレクタ６７は、共通ビット線７５から切り離され、ライトアンプ回路６０と共通ビット線７５との間には電流が流れない状態に設定される。また、制御信号ＳＢＬＣはロウレベルであり、共通ビット線７５はソース線３３に接続され、ソース線３３と同様に共通ビット線７５もロウレベルに固定される。
【００３８】
従って、初期状態では、どのメモリセル４０にも電流が流れないので、各抵抗変化素子４１の端子間電圧ＶＤＥＶは０Ｖ、メモリセル電流ＩＣＥＬＬは０である。また、書き込み対象とするメモリセルの抵抗変化素子４１の抵抗値は、初期状態では、ＲＲＳＴすなわち、高抵抗状態であるとする。
【００３９】
この状態で、タイミングｔ０で外部からＰＳＥＴコマンドをシステムクロックＣＬＫに同期して入力する。ＰＳＥＴコマンドは、選択されたメモリセルの抵抗を低抵抗状態に設定するＳＥＴ書き込みコマンドである。このときにバンクとカラムアドレスも同時に入力する。なお、ロウアドレスについては、すでに入力済みであるとする。ＰＳＥＴコマンドを入力すると半導体装置１０は、スタンバイ状態を解除し、ＳＥＴ書き込みの実行に移る。
【００４０】
タイミングｔ１では選択したビット線３１のビット線選択信号ＢＬＳＴをハイレベルに設定し選択したビット線３１をソース線３３から切り離し、共通ビット線７５に接続する。
【００４１】
タイミングｔ２では、第３のワード電源回路５５を活性化する制御信号ＦＳＴＰＢをロウレベルに設定し、サブワードドライバ５１にロウレベルの電圧ＶＳＳとハイレベルの電圧ＶＰＰの中間レベルの電圧であるＶＷＬを電源として供給する。それを受けてサブワードドライバ５１は、選択したワード線をロウレベルのＶＳＳから中間レベルの電圧ＶＷＬまで引き上げる。
【００４２】
タイミングｔ３では、制御信号ＳＢＬＣをロウレベルに立ち下げ、共通ビット線７５をソース線３３から切り離す。また、ライトアンプ回路６０のＳＥＴドライバ６１のスイッチ制御信号ＳＥＴＳＥＬＢをロウレベルに立ち下げ、ＳＥＴドライバ６１の定電流源トランジスタ６２から共通ビット線７５に電流を流す。このとき、ビット線選択回路７０によりすでに選択されたビット線３１は、共通ビット線７５に接続されているので、選択されたメモリセル４０を介してソース線３３まで電流が流れる。このとき、選択されたメモリセル４０の抵抗変化素子４１はＲＲＳＴ（高抵抗）状態であるので、選択された抵抗変化素子の端子間電圧ＶＤＥＶは大きな値となり、選択されたビット線の電圧も第４の電圧へ上昇する。この状態では、ＳＥＴドライバ６１の定電流源トランジスタ６２は非飽和領域での動作となり、選択されたメモリセル４０には、わずかな電流しか流れず、選択した抵抗変化素子４１の抵抗値は、ＲＲＳＴ（高抵抗）状態を維持している。
【００４３】
タイミングｔ４になり選択された抵抗変化素子４１の端子間に大きな電圧ＶＤＥＶを印加する時間が一定時間ＴＳＥＴＷ継続すると抵抗変化素子４１の抵抗値は低抵抗への変化を開始する。この抵抗変化素子４１の端子間に電圧ＶＤＥＶを印加してから抵抗値が低抵抗に変化を開始するまでの時間ＴＳＥＴＷは、デバイスの特性に依存する時間である。ＴＳＥＴＷの長さは瞬時の場合と図３に示すように一定時間を要する場合が存在する。
【００４４】
タイミングｔ４で抵抗変化素子４１の抵抗値が低抵抗への変化を開始するとそれにつれて選択ビット線の電圧も低下する。選択ビット線から選択セルに流れる電流ＩＣＥＬＬも増加する。しかし、この段階では、セルトランジスタ４２のゲート電極には中間電圧ＶＷＬが印加されているので、セルトランジスタ４２のオン抵抗は比較的高い状態（第２のインピーダンス）にある。従って、選択セルに流れる電流ＩＣＥＬＬが増加すると、セルトランジスタのソースドレイン間の電位差が上昇するので、抵抗変化素子の抵抗値が低い値（第１の抵抗値）に変化し、抵抗変化素子の端子間電圧ＶＤＥＶが低下しても選択ビット線の電圧の低下は大きなものとはならない。このときの書き込み電流の最大値はＩＷＣＯＭＰに制限される。ＩＷＣＯＭＰはＳＥＴドライバ６１による電流制限値（ＩＣＯＭＰ）に比べ、十分低い電流値となるようＶＷＬ電位を調節する。この際、セルトランジスタの特性ばらつきに起因するＩＷＣＯＭＰのばらつきの最大値がＩＣＯＭＰよりも小さくなるように留意する。
【００４５】
タイミングｔ５では、ワード線電源回路部５２の制御信号ＦＳＴＰＢをハイレベルに設定し、第３のワード線電源回路５５を非導通に制御すると共に、制御信号ＳＳＴＰＢをロウレベルに設定し、第２のワード線電源回路５４を導通状態に制御する。すると、ワード線電源回路部５２からサブワードドライバ５１に供給する電源電圧は、中間電圧レベルのＶＷＬから電圧ＶＰＰへと上昇を開始する。それにつれて選択した（サブ）ワード線ＳＷＬの電圧も中間電圧レベルのＶＷＬから電圧ＶＰＰへと上昇を開始する。この増加速度（スルーレート）は過渡電流抑制のために低速（第１のスルーレート＝小）とし、例えば、第２のワード線電源回路５４のトランジスタサイズＷを調整することで行うことができる。選択した（サブ）ワード線ＳＷＬの電圧がＶＷＬから電圧ＶＰＰへ徐々に上昇するにつれてセルトランジスタ４２のオン抵抗は徐々に減少する。つまり、セルトランジスタ４２のインピーダンスは、第２のインピーダンスよりも低い第１のインピーダンスへ移行する。セルトランジスタ４２のオン抵抗の減少につれて選択セル電流ＩＣＥＬＬは徐々に増加する。さらに選択セル電流ＩＣＥＬＬの増加につれて抵抗変化素子４１の抵抗値ＲＣＥＬＬは徐々に低下する。しかし、ライトアンプ回路６０の定電流源トランジスタ６２の定める定電流値ＩＣＯＭＰにまで達すると、定電流源トランジスタ６２は飽和し、それ以上選択セル電流ＩＣＥＬＬは増加しない。この最大電流値ＩＣＯＭＰの値によって、抵抗変化素子４１のＳＥＴ（低抵抗）状態の抵抗値は一定の値に定まる。
【００４６】
なお、タイミングｔ３からタイミングｔ５までの時間は、デバイス特性に依存する時間ＴＳＥＴＷのばらつきを考慮して最適な時間に設定される。
【００４７】
タイミングｔ６では、ＳＥＴドライバ６１のスイッチ制御信号ＳＥＴＳＥＬＢをハイレベルに立ち上げ、ＳＥＴドライバ６１を共通ビット線７５から切り離す。また、制御信号ＳＢＬＣをハイレベルに立ち上げ、共通ビット線７５をソース線３３に接続する。すると、選択セル電流ＩＣＥＬＬは流れなくなり、抵抗変化素子４１の端子間電圧ＶＤＥＶはゼロになり、選択ビット線の電圧もＶＳＳレベルまで低下する。
【００４８】
タイミングｔ７では、ワード線電源回路部５２の制御信号ＳＳＴＰＢをハイレベルに設定し、第２のワード線電源回路５４を非導通に制御する。また、アドレスデコーダ５８によってサブワード線ＳＷＬの電圧をＶＳＳレベルまで立ち下げる。
【００４９】
タイミングｔ８では、選択したビット線３１のビット線選択信号ＢＬＳＴをロウレベルに立ち下げ、選択したビット線３１を共通ビット線７５から切り離し、ソース線３３に接続し、ＰＳＥＴコマンド入力による選択されたメモリセルの抵抗を低抵抗状態に設定するＳＥＴ書き込みの一連の処理を終了する。
【００５０】
次に、タイミングｔ１０では、外部から新たなコマンドとしてＰＲＳＴコマンドをシステムクロックＣＬＫに同期して入力する。ＰＲＳＴコマンドは、選択されたメモリセルの抵抗を低抵抗状態から高抵抗状態に設定するＲＥＳＥＴ書き込みコマンドである。このときにバンクとカラムアドレスも同時に入力する。
【００５１】
タイミングｔ１１では、選択したビット線３１のビット線選択信号ＢＬＳＴをハイレベルに設定し選択したビット線３１をソース線３３から切り離し、共通ビット線７５に接続する。
【００５２】
タイミングｔ１２では、制御信号ＳＬＳＥＴをロウレベルに立ち下げ、ソース線の電圧をハイレベルの電圧ＶＲＳＴまで立ち上げる。ＲＥＳＥＴ書き込みでは、ＳＥＴ書き込みとは逆にソース線３３からライトアンプ回路６０へ電流を流す必要があるからである。非選択のビット線もソース線３３に接続されているのでソース線３３と同一電位に立ち上がる。なお、制御信号ＳＢＬＣはハイレベルを維持しているので、ソース線共通ビット線接続スイッチ７６により、ソース線３３と共通ビット線７５は接続されており、共通ビット線７５及び共通ビット線７５に接続された選択ビット線も同様にソース線３３と同一電位に立ち上がる。また、制御信号ＳＬＳＥＴがロウレベルに立ち下がるとワード線電源回路部５２の第１のワード電源回路５３が活性化され、サブワードドライバ５１にハイレベルの電圧ＶＰＰを電源として供給する。
【００５３】
タイミングｔ１３では、アドレスデコーダ５８からの信号により、選択サブワード線ＳＷＬがロウレベルの電圧ＶＳＳからＶＰＰレベルまで立ち上がる。なお、第１のワード線電源回路５３はチャンネル幅Ｗの大きいトランジスタを用いているので、選択サブワード線ＳＷＬの立ち上がりは早い。つまり、リセット時の選択サブワード線ＳＷＬのスルーレート（第２のスルーレート）は、セット時の選択サブワード線ＳＷＬのスルーレート（第１のスルーレート）よりも大きい。第２のスルーレートは、ソース線及びすべてのビット線を制御するリセットプログラムサイクルの時間増大を抑制する。
【００５４】
タイミングｔ１４で、制御信号ＳＢＬＣをロウレベルに立ち下げ、共通ビット線７５をソース線３３から切り離す。また、制御信号ＲＳＴＳＥＬをハイレベルに立ち上げ、ライトアンプ回路６０のＲＥＳＥＴセレクタ６７は共通ビット線７５をロウレベル（ＶＳＳレベル）に立ち下げる。すると選択メモリセル４０の抵抗変化素子４１、選択ビット線を介してソース線３３からライトアンプ回路６０のＲＥＳＥＴセレクタ６７へ一定の電流が流れる。また、抵抗変化素子４１の端子間には、選択トランジスタ４２のソースあるいはドレインに接続される側の端子を基準とした場合、負電位のＶＤＥＶが生じる。
【００５５】
選択された可変抵抗素子４１に一定の電流を流すことにより、タイミングｔ１４からデバイスの特性によって決まる一定時間後のタイミングｔ１５では、選択された抵抗変化素子４１は、ＲＳＥＴ（低抵抗）状態からＲＲＳＴ（高抵抗）状態への遷移を開始する。選択された抵抗変化素子の抵抗値が上昇に伴って、選択セルの逆方向に流れる電流ＩＣＥＬＬの絶対値は減少する。ＩＣＥＬＬの減少に伴って選択ビット線の電位も徐々にＶＳＳに近づいていく。
【００５６】
タイミングｔ１６では、制御信号ＲＳＴＳＥＬをロウレベルに立ち下げる。制御信号ＲＳＴＳＥＬがロウレベルに立ち下がることにより、ライトアンプ回路６０のＲＥＳＥＴセレクタ６７は共通ビット線７５をライトアンプ回路６０から切り離す。また、制御信号ＳＢＬＣをハイレベルに立ち上げ、共通ビット線７５をソース線３３に接続する。すると選択セルに電流ＩＣＥＬＬは流れなくなり、選択ビット線の電圧は、ソース線とほぼ同一のハイレベルとなる。
【００５７】
タイミングｔ１７で選択サブワード線ＳＷＬは、アドレスデコーダ５８からの信号によりロウレベルに立ち下がる。
【００５８】
タイミングｔ１８で制御信号ＳＬＳＥＴをハイレベルに立ち上げ、ソース線の電圧をロウレベルに戻す。ソース線の電圧がロウレベルになると非選択ビット線の電圧もロウレベルとなる。
【００５９】
タイミングｔ１９では、選択したビット線３１のビット線選択信号ＢＬＳＴをロウレベルに立ち下げ、選択したビット線３１を共通ビット線７５から切り離し、ソース線３３に接続し、ＰＲＳＴコマンド入力による選択されたメモリセルの抵抗を高抵抗状態に設定するＲＥＳＥＴ書き込みの一連の処理を終了する。
【００６０】
以上説明したように、第１の実施形態では、抵抗変化素子について高抵抗状態（ＲＲＳＴ）から低抵抗状態（ＲＳＥＴ）に変化させるＳＥＴ書き込みにおいて、選択ワード線の電圧を緩やかに非選択電圧レベルから選択電圧レベルに変化させ、選択ワード線の電圧が非選択レベルから選択レベルへと遷移する途中で書き込みを行うことにより、選択ビット線の急減な電圧変動を防いでいる。この技術的意義をさらに詳しく説明するため、ここで比較例について説明する。
【００６１】
（比較例１）
図５は、比較例１の抵抗変化性メモリにおけるメモリセルアレイ周辺の回路ブロック図である。図５において、第１の実施形態の図１とほぼ同一である部分については、同一の符号を付し、重複する説明は省略する。図５に示す比較例１では、図１に示すワード線電源回路部５２は設けられておらず、サブワードドライバ１５１が活性化するときは、常に電源ＶＰＰから電源の供給を受けている。その他の構成については、第１の実施形態の図１とほぼ同一である。
【００６２】
図６は、比較例１の抵抗変化性メモリによる書き込み動作波形図である。図３の第１の実施形態と波形が異なる部分のみについて説明する。なお、後半のＲＥＳＥＴ書き込みについては、図３に示す第１の実施形態の動作波形図と同一であるので重複する説明は省略する。
【００６３】
図６におけるＳＥＴ書き込み動作について、図３の第１の実施形態の動作波形と異なる部分について説明する。タイミングｔ１までは、図３と同一である。タイミングｔ２において、アドレスデコーダ５８からの信号に基づいて選択サブワード線を電圧ＶＰＰまで立ち上げている。従って、セルトランジスタ４２のオン抵抗は十分に低い値に設定される。
【００６４】
タイミングｔ３でスイッチ制御信号ＳＥＴＳＥＬＢをロウレベルに立ち下げ、ＳＥＴドライバ６１の定電流源トランジスタ６２から選択セルへ電流ＩＣＥＬＬを流す。この段階では、抵抗変化素子はＲＲＳＴ（高抵抗）状態であるので、選択セル電流ＩＣＥＬＬは制限される。
【００６５】
ＳＥＴ書き込み時、抵抗変化素子の抵抗変化は、メモリセルに電圧が印加されたタイミングｔ３から時間ＴＳＥＴＷ経過後のタイミングｔ４に生じるとしている。抵抗変化によって抵抗変化素子と書き込み回路系のインピーダンスの（ＤＣ的な）分圧関係が大きく変化するため、ビット線電位はその前後で大きく低下する。共通ビット線および選択ビット線は、各ビット線に接続されているトランジスタの拡散層容量、オンしているトランジスタのゲート容量、および配線容量等による大きな寄生容量を有する。したがって、抵抗変化速度が速い場合、急激な分圧関係の変化によって、この寄生容量からの電荷放出が生じ、選択メモリセルには最大値（ＩＭＡＸ）で示すＩＣＯＭＰよりも大きな過渡電流が（瞬時ではあるが）流れることとなる。このとき、ＳＥＴドライバ６１は共通ビット線７５よりも高電位側に配置されているため、この過渡電流を抑制することができない。
【００６６】
したがって、比較例１のような回路では過渡電流によってＳＥＴドライバで設定した最大電流（ＩＣＯＭＰ）よりも大きな電流が選択メモリセルに印加されてしまう。抵抗変化素子のＲＳＥＴはセット書き込み時に印加された最大電流に強く依存するため、これではＲＳＥＴが過渡電流で決定されてしまい、任意の値に設定することができない。また、ビット線の配線抵抗値が高い場合、ビット線の遠端と近端においてＩＭＡＸに差が生じ、セル特性に遠近端差が生じる。
【００６７】
図７は、比較例１の動作点を抵抗変化素子のＩ−Ｖ特性として示している（実際に電圧を掃引しているわけではなく、動作点のイメージとして記す）。ＩＭＡＸによってＲＳＥＴ（低抵抗の抵抗値）が決定している。
【００６８】
このように、ライトアンプ回路単独によるＩＣＯＭＰ制御では最大電流を適切に制御できないという問題点がある。
【００６９】
（比較例２）
図８は、比較例２の抵抗変化性メモリにおけるメモリセルアレイ周辺の回路ブロック図である。図１に示す第１の実施形態の回路ブロック図とほぼ同一である部分は同一の符号を付し、重複する説明は省略する。
【００７０】
比較例２は、セルトランジスタのゲート電圧を調整することによりＳＥＴ書き込み時の最大電流ＩＣＯＭＰを調整しようとするものである。比較例２では、ライトアンプ回路１６０に図１に示すような定電流源トランジスタ６２を設けていない。ＳＥＴ書き込み時は、選択サブワード線ＳＷＬの電位（ＶＷＬ）によってセルトランジスタの能力を調節することで書き込み時の最大電流（ＩＣＯＭＰ）を制御する。ここでＶＷＬはワード線電源回路部１５２によって選択される。図８に示す比較例２の回路は、ライトアンプ回路１６０に定電流源トランジスタ６２を設けていない点と、ワード線電源回路部１５２の回路構成が異なる点を除いて、他はほぼ図１に示す第１の実施形態の回路構成と同一である。
【００７１】
図９は、比較例２の抵抗変化性メモリによる書き込み動作波形図である。セルトランジスタ４２はビット線３１および共通ビット線７５の寄生容量に充電された電荷が放電する際に必ず通過するため、比較例２では、セルトランジスタ４２の能力を制限することによって、放電による過度電流を抑制することができる。
【００７２】
一方で、非特許文献３、非特許文献４に記載されているとおり、トランジスタのＶＴＨ（ゲート閾値電圧）のばらつき量はチャネル面積に依存する。例えば空乏層中の不純物濃度のばらつきに起因するＶＴＨ揺らぎの標準偏差ΔＶＴＨは［数１］で表される。
【００７３】
【数１】
2012221525.tif 000003
【００７４】
［数１］において、Ａは物理定数等で決まる定数、Ｌはチャネル長、Ｗはチャネル幅、Ｔｏｘはゲート絶縁膜厚である。
【００７５】
数１０ｎｍの加工寸法にまで微細化されたメモリセルアレイにおいては、セルトランジスタのチャネル面積は非常に小さく、ΔＶＴＨは数１０ｍＶ〜数１００ｍＶに及ぶ。また、不純物濃度のみならず微細加工やゲート絶縁膜厚のばらつき、さらにはキャリア移動度の揺らぎがトランジスタ特性に与える影響も微細化に伴い大きくなることが非特許文献４に記載されている。
【００７６】
これらの要因により、微細化されたメモリセルではセルトランジスタのオン電流はメモリセル間で大きくばらつくため、図９中に示すＩＣＥＬＬのように、メモリセルの最大電流値（ＩＣＯＭＰ）はメモリセルごとに大きくばらつく。この傾向は電流を絞れば絞るほど、ＶＧＳに対するＩＤの感度が大きくなるため大きく現れる。
【００７７】
結果として、比較例２の方式を用いても低抵抗状態の抵抗値ＲＳＥＴはセルトランジスタの特性ばらつきに起因して、大きくばらついてしまう。図１０は比較例２における動作点を抵抗変化素子のＩ−Ｖ特性として示している（実際に電圧を掃引しているわけではなく、動作点のイメージとして記す）。ＩＣＯＭＰのばらつきによって低抵抗状態の抵抗値ＲＳＥＴにばらつきが生じている。
【００７８】
（比較例１、比較例２と第１の実施形態との比較）
図１１は、第１の実施形態による動作点を抵抗変化素子のＩ−Ｖ特性として示している（実際に電圧を掃引しているわけではなく、動作点のイメージとして記す）。２段階のワード線電位制御によって、ＩＣＯＭＰのメモリセル間差を小さくでき、ＲＳＥＴのメモリセル間ばらつきを小さくすることが可能となる。
【００７９】
すなわち、図３におけるタイミングｔ３からｔ５の期間で、ワード線の電位制御（ＶＷＬ）によりＳＥＴ電流の最大値をＩＷＣＯＭＰに制限した１段目のＳＥＴ書き込みを行う。その後、ワード線の電位をＶＰＰまで遷移させてライトアンプ回路６０のＳＥＴドライバ６１で決まる最大電流ＩＣＯＭＰによって２段目のＳＥＴ書き込みを行う。
【００８０】
２段階のＳＥＴ書き込みを行っているので図７に示す比較例１のように抵抗変化素子の急激な抵抗変化により過渡電流によりＩＣＯＭＰを超える最大電流が流れることを防いでいる。すなわち、１段目の書き込みにより抵抗変化素子の抵抗値を高抵抗と低抵抗の中間段階の抵抗値に遷移させている。従って、２段目の書き込みによる抵抗値の変化の幅を小さくすることでできる。従って、比較例１のような急激な抵抗変化により大きな過渡電流が流れるのを防ぐことができる。この効果は、例えば、第２のワード線電源回路部のトランジスタサイズを小さくする等により２段目のゲート電圧の変化が緩やかになるように制御することにより、電流値がＩＣＯＭＰに達するまでの電流変化をさらに緩和し、ビット線の電位変化を緩和することにより過渡電流をさらに防ぐことができる。
【００８１】
また、１段目のＳＥＴ電流の最大値（ＩＷＣＯＭＰ）がばらつくことは図１０に示す比較例２において、ＩＣＯＭＰがばらつくことと同様である。しかし、図１１に示す第１の実施形態では、２段目のＳＥＴ電流の最大値ＩＣＯＭＰは、ライトアンプ回路６０のＳＥＴドライバ６１で行っているので、ＳＥＴドライバ６１の電流精度に依存して精度よく最大電流値ＩＣＯＭＰを制御することが可能である。
【００８２】
（ＴＳＥＴＷのばらつきに対する対策について）
なお、上述したように図３におけるＴＳＥＴＷは、デバイスの特性等に依存する時間であり、ＴＳＥＴＷの時間ばらつきを考慮してタイミングｔ５以降のタイミングを制御する必要がある。そのために以下のような対策を行うことが可能である。
【００８３】
（１）試験時探索によるＲＯＭ等を用いた時間調整
ＴＳＥＴＷの期間は、試験用チップ、あるいは製品チップの一部のセルにおいて、テストモードにより、さまざまなＴＳＥＴＷ期間によるセルへの書き込み試験を行い、（場合によっては、ほぼ）全てのセルが抵抗変化し、なおかつ最小となるＴＳＥＴＷ期間を導き出す。製品チップには遅延回路等を用いてメタルヒューズやレーザーヒューズ等のＲＯＭスイッチの切り替えによって、ＴＳＥＴＷ期間を調節するための回路を具備しておき、導き出した最適値をそれらに設定する。製品チップにて、ＴＳＥＴＷ期間が短いために正確に書き換えられなかったセルが生じた場合は、そのセルは、救済回路によって、他のセル（冗長メモリセル）に置換される。
【００８４】
（２）リファレンスセルによるフィードバックを用いた時間調整
チップ内にＴＳＥＴＷを判定するためのセル（リファレンス−セル）を別途持ち、それらは通常リセット状態としておく。本セルへの書き込み動作時には、同時にそのリファレンス・セル（１個または複数個）に書き込み動作を行う。リファレンスセルはビット線の電位がモニタされており、そのリファレンスセルの抵抗変化に起因するビット線の電位低下を検知した直後、または検知後一定期間後を次の動作に移行するタイミングとする（例えば、図３におけるタイミングｔ５）。複数のリファレンスセルを用いる場合は、全てのリファレンスセルの電位変化を検知した後をＴＳＥＴＷ期間の終了タイミングとする。検知方法はビット線の電位を検出する方法以外に電流の変化をモニタする方法もある。
【００８５】
［第２の実施形態］
第１の実施形態では、図３に示すとおり、ＳＥＴ書き込みにおいて、選択サブワード線ＳＷＬをタイミングｔ２で立ち上げた後、タイミングｔ３でＳＥＴドライバ６１のスイッチ制御信号ＳＥＴＳＥＬＢをロウレベルに立ち下げ、ＳＥＴドライバ６１を共通ビット線に接続していた。このＳＥＴＳＥＬＢの立ち下げと（選択）ＳＷＬの立ち上がりのタイミング、すなわち、選択ビット線ＬＢＬと選択サブワード線ＳＷＬの充電のタイミングを入れ替えても良い。たとえば、図１２に示すようにタイミングｔ３で選択ビット線ＬＢＬを先に充電し、その後、タイミングｔ２で選択サブワード線ＳＷＬを充電しても良い。図示していないが、ＳＥＴ（低抵抗）状態のセルにＳＥＴ書き込みを行った場合、選択ビット線ＬＢＬを先に充電する方式では、選択サブワード線ＳＷＬの２段階の立ち上げを用いない場合、ＳＷＬの立ち上がりによって選択セルに過渡電流が流れ、選択セルの抵抗値を更に低抵抗側に変化させてしまう懸念があるが、第１の実施形態で説明した２段階立ち上げでは、その初段時はセルトランジスタのオン抵抗が高いため、この過渡電流の抑制も期待できる。なお、ＳＥＴ書き込み時の選択ビット線ＬＢＬと選択サブワード線ＳＷＬのタイミング制御は、図２に示すコマンド制御回路２０が行うことができる。従って、第２の実施形態の回路構成は、コマンド制御回路２０の内部の制御タイミングが異なるだけであって、その他の構成については、図１に示す第１の実施形態の回路構成をそのまま用いることができる。
【００８６】
［第３の実施形態］
図１３は、第３の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。図１３に示す回路ブロック図は、図１の示す第１の実施形態による回路ブロック図と、ライトアンプ回路６０ａと第３のワード線電源回路５５ａの構成が図１と異なる他は図１と同一である。
【００８７】
図１に示す第１の実施形態において、セットドライバとなる定電流源トランジスタ６２は、飽和領域で動作している場合、ゲート電圧（ＶＧＳ）のみにドレイン電流が依存した定電流源となるが、設定電流値が大きい場合や、ＶＤＳが小さくなる場合には、非飽和領域での動作となる場合がある。非飽和領域においては、ドレイン電流はＶＧＳのほかにＶＤＳに依存する。ＶＤＳは抵抗変化素子４１の抵抗値によって変化するため、非飽和領域において定電流源トランジスタ６２は定電流源としての役割を果たし難い。
【００８８】
そこで、図１３に示すように、ＳＥＴドライバ６１ａの内部に、Ｐ型トランジスタである定電源源トランジスタ６２と直列に、定電流源トランジスタ６２のＶＤＳを一定にするための、クランプトランジスタ６３を直列に追加しても良い。クランプトランジスタ６３のゲート電極には定電圧（ＶＳＤＲＲＥＦ）が印加されており、定電流源トランジスタ６２のドレイン電位は、おおよそ定電圧ＶＳＤＲＲＥＦとクランプトランジスタ６３の閾値ＶＴの和の電位となる。その結果、定電流源トランジスタ６２のＶＤＳは、セットドライバ６１ａに接続される負荷のインピーダンスによらず、おおよそ（ＶＳＥＴ−（ＶＳＤＲＲＥＦ＋ＶＴ））の一定値となる。これにより、定電流源トランジスタ６２が非飽和領域となる動作点においても、ＳＥＴドライバ６１ａは電流源として動作させることができる。
【００８９】
また、図１に示すワード線電源回路部５２では、Ｐ型トランジスタを用いて、電源供給（電位選択）しているが、これに限ることはなく、ＣＭＯＳスイッチあるいはＮ型トランジスタを用いて選択しても良い。図１３では、第３のワード線電源回路５５ａのみＣＭＯＳスイッチを用いているが、他の電源回路も同様にＣＭＯＳスイッチあるいはＮ型トランジスタを用いても良い。
【００９０】
［第４の実施形態］
図１４は、第４の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。図１４は、ライトアンプ回路６０ｂの回路構成が図１に示す第１の実施形態のライトアンプ回路６０と異なる他は、図１に示す第１の実施形態と同一である。
【００９１】
図１４に示すライトアンプ回路６０ｂのＳＥＴドライバ６１ｂは、図１３に示す第３の実施形態のライトアンプ回路６０ａのＳＥＴトライバ６１ａにさらに差動アンプ６５を付加している。ＳＥＴドライバ６１ｂに差動アンプ６５を用いることで、定電流源トランジスタ６２のドレインソース間電圧ＶＤＳを一定値に制御している。この方法では、ライトアンプ回路６０ｂのレイアウト面積および消費電流は大きくなるものの、定電流源トランジスタ６２のドレイン電圧を定電圧ＶＳＤＲＲＥＦと同値に制御することができ、さらに高精度に書き込み時の最大電流ＩＣＯＭＰを制御することができる。
【００９２】
［第５の実施形態］
一方、書き込み時、セルの抵抗変化特性が書き込み電流に対し比較的鈍感であった場合、図１に示す第１の実施形態に対し、更にＳＥＴドライバを簡略化することもできる。図１５に示すライトアンプ回路６０ｃでは、ライトパルスの選択スイッチであるスイッチトランジスタ６４のチャンネル幅Ｗのサイズを調節することのみで定電流を生成している。この場合、定電圧のリファレンス信号線ＶＳＥＴＲＥＦを必要としないため、電源回路が削減でき、メモリアレイ内の配線数を減らすことができる。また、ライトアンプのレイアウト面積を削減することができる。
【００９３】
［第６の実施形態］
第６、第７の実施形態は、メモリアレイ１１（図２参照）内の配置の実施形態である。図１６（ａ）は、第６の実施形態によるメモリアレイ１１内の全体配置図である。図１６（ａ）の一点鎖線内は、一つのメモリセルアレイ３０を中心とする一つのＭＡＴ単位のレイアウトを示す。メモリアレイ１１の内部は、ＭＡＴ単位でメモリセルアレイ３０がマトリスク状に配置されている。図１６（ａ）では、ＭＡＴ毎に、メモリセルアレイ３０の他、サブワードドライバ５１、ライトアンプ回路６０、ビット線選択回路７０が配置されている。各ＭＡＴを貫く配線として、グローバルビット線（ＧＢＬ）８１とメインワード線（ＭＷＬ）８４が交差する方向に配線されている。センスアンプ１２は、グローバルビット線８１に接続され、同じグローバルビット線８１に接続される各メモリセルアレイ３０で共用されている。同様に、メインワード線８４はＸデコーダ１４から配線され、メインワード線８４方向に配置される各メモリセルアレイ３０で共用されている。なお、図１６（ａ）では、メモリセルアレイ３０毎にライトアンプ回路６０が設けられているが、例えば、グローバルビット線８１が延在する方向に隣接する２つのメモリセルアレイ３０でライトアンプ回路６０を共用する配置であってもよい。
【００９４】
［第７の実施形態］
図１６（ｂ）は、第７の実施形態によるメモリアレイ１１内の全体配置図である。第７の実施形態では、ライトアンプ回路６０をＭＡＴ単位で配置せずに、センスアンプ１２と同様に、グローバルビット線８１を介して多数のＭＡＴでライトアンプ回路６０を共用している。すなわち、図１に示すＳＥＴドライバ６１、ＲＥＳＥＴセレクタ６７はグローバルビット線選択スイッチ８３の外にグローバルビット線８１を介して配置される。
【００９５】
なお、メモリアレイの配置は、図１６（ａ）、（ｂ）に限られず、様々な配置が可能である。たとえば、図１６（ａ）のライトアンプ回路６０と同様に、グローバルビット線８１、センスアンプ１２を各ＭＡＴに対応して配置してもよい。また、図１６（ａ）のようにＭＡＴ毎にライトアンプ回路６０を設ける構成において、ＭＡＴあたりのライトアンプ数を、ＭＡＴあたりの同時書き込みセルの数に対応して、２、４、８個と複数設けてもよい。
【００９６】
［第８の実施形態］
図１では、ワード線電源回路部５２を各メモリセルアレイ（ＭＡＴ）３０ごとにその周辺に配置するイメージで説明したが、ワード線電源回路部５２をＸデコーダ１４等に配置しても良い。第８、第９の実施形態は、ワード線電源回路部５２をＸデコーダ１４に配置し、ワード線電源回路部５２にデコードする機能を持たせた実施形態である。
【００９７】
図１７に、第８の実施形態によるＸデコーダ１４とサブワードドライバ５１の回路ブロック図を示す。図中のＬＡ＜０＞〜ＬＡ＜３＞はＲｏｗアドレスを示しており、アドレスデコーダ５８でデコードされ、２ビットずつワード線電源回路部５２に設けられたセレクタ５６と、メインワード線ドライバ５７に入力される。ワード線電源回路部５２のセレクタ５６からは、ＦＸ線の非反転信号と反転信号がサブワードドライバ５１に接続される。また、メインワード線ドライバ５７からは、メインワード線（ＭＷＬ（Ｂ））がサブワードドライバ５１に接続される。サブワードドライバ５１では、これらの信号に基づいて、１つのサブワード線ＳＷＬが選択される。なお、図１７に示す第８の実施形態では、ワード線電源回路５３〜５５は、いずれもＣＭＯＳスイッチ構成またはＣＭＩＳスイッチ構成としている。
【００９８】
［第９の実施形態］
図１８に、第９の実施形態によるＸデコーダ１４とサブワードドライバ５１の回路ブロック図を示す。第９の実施形態では、ワード線電源回路部５２のセレクタ５６からは、ＦＸ線の非反転信号のみがサブワードドライバ５１に接続され、メインワード線ドライバからは、反転レベルのメインワード線（ＭＷＬ（Ｂ））と非反転レベルのメインワード線（ＭＷＬ（Ｔ））がサブワードドライバ５１に接続されている。サブワードドライバ５１では、これらの信号に基づいて、１つのサブワード線ＳＷＬが選択される。
【００９９】
［第１０の実施形態］
第１０の実施形態は、抵抗変化素子に対してＳＥＴ書き込みを行う場合の最大電流ＩＣＯＭＰの値を多段階に制御することにより、ＲＳＥＴ（低抵抗）状態を多値に制御する実施形態である。図１９は、第１０の実施形態による半導体装置における抵抗変化素子のＩ−Ｖ特性図である。ＳＥＴ書き込みにおいて、１段目でＲＲＳＴ（高抵抗）状態とＲＳＥＴ（低抵抗）状態との中間段階の抵抗値に設定した後、最大書き込み電流ＩＣＯＭＰを多段階に設定することにより、多値メモリを実現することができる。第１０の実施形態では、ＲＲＳＴ（高抵抗）状態の抵抗値の他、ＲＳＥＴ（低抵抗）状態の抵抗値を３段階に制御することにより、４値を有する多値メモリを実現している。
【０１００】
図２０は、第１０の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。図１に示す第１の実施形態とほぼ同一である部分については、同一の符号を付し、重複する説明は省略する。
【０１０１】
図２０に示す第１０の実施形態による回路ブロック図は、図１に示す第１の実施形態の回路ブロック図とライトアンプ回路６０ｄのＳＥＴドライバ６１ｄの回路構成を除いては、同一である。ＳＥＴドライバ６１ｄは、定電流源トランジスタ６２−ｎ（ｎは１から３までの整数）とスイッチトランジスタ６４−ｎのペアを３通り備えている。各定電流源トランジスタ６２−ｎのゲートには、それぞれ異なる定電圧ＶＳＥＴＲＥＦ（０１）、ＶＳＥＴＲＥＦ（１０）、ＶＳＥＴＲＥＦ（１１）が印加され、各定電流源トランジスタ６２−ｎの定電流値をそれぞれ異なる値となるように設定されている。第１０の実施形態では定電流源トランジスタ６２−１は設定電流が最も小さく、定電流源トランジスタ６２−３は設定電流が最も大きく、定電流源トランジスタ６２−２はそれらの中間値に設定される。また、各スイッチトランジスタ６４−ｎのゲートには、それぞれ異なる制御信号ＳＥＴＳＥＬＢ（０１）、ＳＥＴＳＥＬＢ（１０）、ＳＥＴＳＥＬＢ（１１）が接続される。
【０１０２】
図２１は、第１０の実施形態による書き込み動作波形図である。書き込みタイミングそのものは、図３を用いて説明した第１の実施形態と同一である。多値の書き込みは、ＰＲＳＴ（プログラムリセット）コマンドにより、リセットされたセルにＰＳＥＴ（プログラムセット）コマンドにより多値を書き込むことにより実現できる。例えば、００、０１，１０，１１の４値のデータの書き込みを行う場合、それぞれ以下のようにして実現できる。
【０１０３】
まず、ＰＳＥＴ（プログラムセット）コマンドによる０１、１０、１１の３値のいずれかを書き込む場合は、図２０において、それぞれＳＥＴＳＥＬＢ（０１）、ＳＥＴＳＥＬＢ（１０）、ＳＥＴＳＥＬＢ（１１）のいずれかを選択する（ロウレベルとする）ことによって行なう。
【０１０４】
一方、００を書き込む場合は全てのＳＥＴＳＥＬＢ信号を非選択（ＨＩＧＨ）とすることで書き込みをマスクし、セルのＲＥＳＥＴ状態を保持する。これにより図１９に対応した書き込み動作を行うことがきる。
【０１０５】
また、４値のデータの選択や読み出し動作は、例えば、２桁目をアドレスに、一桁目をデータとして２値メモリに置換することで行なわれる。
【０１０６】
図２２は、第１０の実施形態による効果を説明する図面である。図２２の横軸は素子抵抗値であり、縦軸は、素子数（素子ばらつき）を示す。また、第１０の実施形態によるばらつきを実線で示し、２段階書き込みを行わない比較例（図２０においてワード線電源回路部５２を設けずに、サブワードドライバ５１の電源は、図５のようにＶＰＰに固定）によるばらつきを破線で示す。なお、図２２では４値記憶セルの場合を表している。判定閾値は、読み出し時に、各データの判定基準となる電圧である。比較例による書き込み方法では、ＳＥＴ（セット）書き込みによって、０１、１０、１１の３値のいずれかを書き込む場合、所望の書き込み最大電流（ＩＣＯＭＰ（０１）、ＩＣＯＭＰ（１０）、ＩＣＯＭＰ（１１））を超える過渡電流ＩＭＡＸが瞬間的に流れ、抵抗値が低くなりすぎる恐れが生じる。図２２では、比較例において、過渡電流ＩＭＡＸにより抵抗値が低くなりすぎた場合を破線で示している。しかし、第１０の実施形態によれば、ＳＥＴ書き込みにおいて抵抗値を高精度に書き込みことができるまで、十分な読み出しマージンを確保することができる。
【０１０７】
［第１１の実施形態］
多値メモリの実施形態において、図２０に示す第１０の実施形態ＳＥＴドライバ６１ｄは、様々に変形することが可能である。図２３に第１１の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図を示す。図２３に示す第１１の実施形態のＳＥＴドライバ６１ｅでは、図２０における電流源トランジスタ６２−１〜６２−３を省略し、スイッチトランジスタ（ドライバ選択トランジスタ）６４ａ−１〜６４ａ−３のトランジスタサイズＷをドライバごとに異なる値に設定することで、より簡易的な構成にて電流量をコントロールしている。この第１１の実施形態の場合、スイッチトランジスタ６４ａ−１〜６４ａ−３のゲート電圧はハイレベルとロウレベルの２値のみを取り、選択時には、対応するＳＥＴＳＥＬＢはＧＮＤ（ＶＳＳ）電位のロウレベルとなる。
【０１０８】
［第１２の実施形態］
図２４は、第１２の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。第１２の実施形態では、定電流源トランジスタ６２とスイッチトランジスタ６４を多値の各値に対し共有化している。図２４に示す第１２の実施形態では、ＶＳＥＴＲＥＦセレクタ６９により定電流源トランジスタ６２に与える電圧値を３種類の電圧値から選択して与えている。第１２の実施形態において、ＶＳＥＴＲＥＦセレクタ６９をアレイ外に配置し、複数のライトアンプ回路６０でＶＳＥＴＲＥＦセレクタ６９を共有化する場合、ライトアンプ回路６０のレイアウト面積の縮小化が可能である。
【０１０９】
但し、図２１に動作波形図を示した第１０の実施形態では、複数のセルを同時に書き込む場合、それぞれ異なる値を同時に書き込むことが可能であったが、第１２の実施形態において、ＶＳＥＴＲＥＦセレクタ６９をアレイ外に配置し、複数のライトアンプ回路６０で共有化する場合、多値の各値（０１、１０、１１の値）は時分割で書き込む必要がある。具体的には、４値メモリの場合、少なくとも０１、１０、１１を３回にタイミングを分けて書き込む必要がある。このとき各タイミングでの書き込みの有無（データ（あるいはアドレス）との対応）はＳＥＴＳＥＬＢ信号の各タイミング下の選択状況によって決めることができる。すなわち、０１、１０、１１の３回に分けて書き込みを行い、０１、１０、１１のそれぞれの書き込みの際には、書き込みデータがそれぞれ０１、１０、１１であるセルに対して書き込みを行う。
【０１１０】
［第１３の実施形態］
図２５は、第１３の実施形態による半導体装置のメモリセルアレイ周辺の回路ブロック図である。第１３の実施形態は、多値メモリを実現する場合において、ＳＥＴドライバを
共有化したさらに別な実施形態である。ＶＳＥＴＲＥＦ（＊＊）信号の選択トランジスタ（ＣＭＯＳスイッチまたはＣＭＩＳスイッチ）およびＶＳＥＴＲＥＦの充電Ｐ型トランジスタを各データに対応して設けることで、図２１に示す第１０の実施形態と同様なタイミングチャートにて動作させることができる。各スイッチのトランジスタサイズは小さくてよいため、ＳＥＴドライバトランジスタ（スイッチトランジスタ）６４のサイズを大きくしなければならないとき第１３の実施形態は有効となる。
【０１１１】
このほか、第１０乃至第１３の実施形態における多値メモリを実現する場合においても、第２〜第９の実施形態に示した各実施形態と組み合わせて実施できることは言うまでもない。
【０１１２】
［第１４の実施形態］
図２６は、第１４の実施形態によるメモリシステムのブロック図である。図２６のメモリシステム９０は、メモリシステム９０全体を制御する制御部９２と、第１乃至第１３の実施形態による抵抗変化素子を用いたメモリ部１０ａと、制御部９２とメモリ部１０ａとを接続するシステムバス９１とを備える。図２６に示すように、システムバス９１には、必要に応じてＩ／Ｏデバイス９３や、ＤＲＡＭ９４、ＳＲＡＭ９５、ＲＯＭ９６などの異なったタイプの半導体メモリをさらに設けてもよい。
【０１１３】
制御部９２は、メモリ部１０ａやその他のメモリに格納されたプログラムやデータに基づいて、データ処理を行い、その結果をメモリ部１０ａや他のメモリに記憶させることができる。図２６のメモリシステム９０において、メモリ部１０ａや制御部９２は、それぞれ、１チップ又は複数の半導体チップにより構成されていてもよいし、メモリ部１０ａや制御部９２全体を同一の半導体基板上に形成する１チップのメモリシステムとして構成してもよい。
【０１１４】
本願の技術思想は、不揮発性の記憶セルに関する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例に開示する回路形式に限られない。
【０１１５】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｐｒｏｄｕｃｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）、ＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）やＰＯＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１１６】
また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。さらにトランジスタの少なくとも一部は、バイポーラ型トランジスタであってもよい。
【０１１７】
また、本発明において、抵抗変化素子とは、抵抗に電流を流すことにより抵抗値を変えられる素子であれば、どのような動作原理に基づく、抵抗変化素子であってもよい。たとえば、抵抗変化素子は、電流を流すことにより、アモルファス状態と、結晶状態とに相変化する抵抗変化素子であってもよい。
【０１１８】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１１９】
本発明のさらに好ましい形態を以下に列挙する。
【０１２０】
［形態１］
複数のビット線と、
前記複数のビット線と交差する方向に配線された複数のワード線と、
前記複数のビット線と前記複数のワード線との交点に対応してマトリクス状に設けられた複数のメモリセルと、
ソース線と、
を有するメモリセルアレイと、
前記メモリセルアレイに対応して設けられ、前記複数のワード線のうち、選択したワード線を駆動するワード線駆動回路と、
を備える半導体装置であって、
前記各メモリセルは、
一端が対応する前記ビット線に接続され印加電流によって抵抗値が高抵抗である状態と低抵抗である状態とに書き込み可能である抵抗変化素子と、
前記抵抗変化素子の他端と対応する前記ワード線と前記ソース線とに接続され、前記対応するワード線に印加される電圧によって、前記抵抗変化素子の他端と前記ソース線との間の導通／非導通が制御されるトランジスタと、
を備え、
前記ワード線駆動回路は、前記ビット線と前記ワード線とを選択し対応する抵抗変化素子の抵抗値を書き込む場合に、選択するワード線が非選択レベルの第１の電圧から選択レベルの第２の電圧まで遷移する電圧プロファイルが、前記対応する抵抗変化素子の抵抗値を低抵抗から高抵抗に書き込む場合より高抵抗から低抵抗に書き込む場合の方が緩やかになるように前記選択するワード線を駆動する、ことを特徴とする半導体装置。
【０１２１】
上記［形態１］によれば、抵抗変化素子を高抵抗から低抵抗に遷移させる場合は、選択するワード線を第１の電圧から第２の電圧に緩やかに変化させることによりセルトランジスタのオン抵抗を徐々に低下させながら徐々に抵抗変化素子に流す電流を増加させ、抵抗変化素子が緩やかに高抵抗から低抵抗に遷移するように制御する。それによりビット線の急減な電位変化を防ぎ、最大電流を精度よく制御できる。一方、低抵抗から高抵抗に遷移させる場合は、最大電流を精度良く制御する必要がないので、すみやかにワード線の電位を遷移させ、書き込み時間を短縮する。
【０１２２】
［形態２］
前記ワード線駆動回路は、当該抵抗変化素子の抵抗値を高抵抗から低抵抗に書き込む場合に前記対応するワード線の電圧レベルを複数の段階に分けて階段状に前記第１の電圧から前記第２の電圧に遷移させ、前記抵抗値を低抵抗から高抵抗に書き込む場合に１段階で一挙に前記第１の電圧から前記第２の電圧へと遷移させる、ことを特徴とする形態１記載
の半導体装置。
【０１２３】
上記［形態２］によれば、複数の段階に分けて階段状に電圧を変化させることにより、抵抗変化素子の抵抗値が一気に変化することを防ぎ、段階的に抵抗値を低下させる。従って、抵抗値の急減な低下により所望の電流値以上の電流が抵抗変化素子に流れることを防ぐことができる。なお、上記各実施形態では、階段状に電圧を変化させる段階として２段階に電圧を変化させることを好ましい実施形態として示したが、３段階以上の多段階に分けてゲート電圧を制御してもよい。
【０１２４】
［形態３］
一端が第１の端子に接続された抵抗変化素子と、
前記抵抗変化素子の他端にソースドレインの一方が接続され、第２の端子にソースドレインの他方が接続され、ゲートが第３の端子に接続されたセルトランジスタと、
を備え、第３の端子に選択レベルの電圧を与えて前記セルトランジスタを導通状態に設定するとともに、前記第１の端子と前記第２の端子との間で所定の電流を流すことにより、前記抵抗変化素子の抵抗値を所定の抵抗値に書き込み可能な抵抗変化性メモリ素子の書き込み方法であって、
抵抗値を高抵抗状態から低抵抗状態に設定する場合に、
前記第１の端子を第１の電流を流す電流源に接続すると共に、前記第３の端子を非選択レベルの第１の電圧から前記第１の電圧と選択レベルの第２の電圧との間の電圧である第３の電圧に遷移させ、前記セルトランジスタを比較的高抵抗な状態で導通させ前記抵抗変化素子に前記第１の電流より少ない電流を流すことにより前記抵抗変化素子の抵抗値を前記高抵抗状態と前記低抵抗状態の間の第１の抵抗値に設定する第１のステップと、
前記第３の端子の電圧を前記第３の電圧から前記第２の電圧に向けて緩やかに遷移させ、前記セルトランジスタのオン抵抗を徐々に低下させることによって前記抵抗変化素子に流れる電流値を徐々に前記第１の電流まで増加させ、前記抵抗変化素子の抵抗値を前記第１の抵抗値から前記第１の電流によって定まる前記低抵抗状態の抵抗値に緩やかに遷移させる第２のステップと、
前記対応する第１の端子を前記電流源から切り離すと共に、前記第３の端子の電圧を前記非選択レベルの第１の電圧に戻し、書き込みを終了させる第３のステップと、
を含む、ことを特徴とする抵抗変化性メモリ素子の書き込み方法。
【０１２５】
［形態４］
抵抗値を前記低抵抗状態から前記高抵抗状態に設定する場合に、
前記第３の端子の電圧を前記第１の電圧から前記第２の電圧に設定する第４のステップと、
前記第３の端子の電圧を前記第２の電圧に設定した後に、前記第１の端子と第２の端子との間に前記第２のステップとは逆方向に第２の電流を流し、前記抵抗変化素子の抵抗値を前記高抵抗状態に設定する第５のステップと、
前記第２の電流を停止すると共に、前記第３の端子の電圧を前記第２の電圧から前記第１の電圧に戻し、書き込みを終了させる第６のステップと、
をさらに含む、ことを特徴とする形態３記載の抵抗変化性メモリ素子の書き込み方法。
【０１２６】
本発明のさらに好ましい形態を以下に付記する。
【０１２７】
［付記１］
複数のビット線と、
前記複数のビット線と交差する方向に配線された複数のワード線と、
前記複数のビット線と前記複数のワード線とのそれぞれの交点に対応してマトリクス状に設けられた複数のメモリセルと、
ソース線と、
を有するメモリセルアレイと、
前記メモリセルアレイに対応して設けられ、前記複数のワード線のうち、選択したワード線を駆動するワード線駆動回路と、
を備える半導体装置であって、
前記複数のメモリセルのそれぞれは、
一端が対応する前記ビット線に接続され、印加電流によって抵抗値が高抵抗である状態と低抵抗である状態とに書き込み可能である抵抗変化素子と、
前記抵抗変化素子の他端、対応する前記ワード線、及び前記ソース線に接続され、前記対応するワード線に印加される電圧によって、前記抵抗変化素子の他端と前記ソース線との間の導通／非導通が制御されるトランジスタと、
を備え、
前記ワード線駆動回路は、
前記対応する抵抗変化素子の抵抗値を、高抵抗から低抵抗に書き込む場合、
前記選択するワード線を、前記トランジスタが非選択レベルの第１の電圧から、前記第１の電圧と前記トランジスタが選択レベルの第２の電圧との間の電圧である選択レベルの第３の電圧へ遷移させ、前記対応する抵抗変化素子の抵抗値を前記高抵抗と前記低抵抗の間の段階の第１の抵抗値に変化させ、
前記第３の電圧へ遷移させた後の所定時間後に、前記選択するワード線を前記第３の電圧から前記第２の電圧へ遷移させ、前記対応する抵抗変化素子の抵抗値を前記低抵抗に設定する、ことを特徴とする半導体装置。
【０１２８】
［付記２］
前記ワード線駆動回路は、
前記抵抗変化素子の抵抗値を、高抵抗から低抵抗に書き込む場合に、
前記ワード線を、前記第１の電圧から前記第３の電圧まで遷移させた後第１の時間が経過してから、前記第３の電圧から前記第２の電圧まで第２の時間をかけて当該ワード線の電圧を緩やかに遷移させ、
前記抵抗変化素子の抵抗値を、低抵抗から高抵抗に書き込む場合に、
前記第１の時間より短く、かつ、前記第２の時間より短い第３の時間のうちに、当該ワード線を前記第１の電圧から前記第２の電圧に遷移させることを特徴とする付記１記載の半導体装置。
【０１２９】
［付記３］
前記ワード線駆動回路は、
前記ワード線に接続するワード線ドライバと、
前記第２の電圧を前記ワード線ドライバに供給する第２のワード線ドライバ電源回路と、
前記第３の電圧を前記ワード線ドライバに供給する第３のワード線ドライバ電源回路と、
を備える、ことを特徴とする付記１又は２記載の半導体装置。
【０１３０】
［付記４］
前記ワード線駆動回路は、
選択されたワード線を直接駆動するワード線ドライバと、
前記抵抗変化素子を低抵抗から高抵抗に書き込む場合及びメモリセルの読み出し時に前記第２の電圧を前記ワード線ドライバに供給する第１のワード線ドライバ電源回路と、
前記抵抗変化素子を高抵抗から低抵抗に書き込む場合に前記第２の電圧を前記ワード線ドライバに供給する第２のワード線ドライバ電源回路と、
前記第３の電圧を前記ワード線ドライバに供給する第３のワード線ドライバ電源回路と、
を備え、
前記第２のワード線ドライバ電源回路は、前記第１のワード線ドライバ電源回路より出力インピーダンスが高く、
前記抵抗変化素子を高抵抗から低抵抗に書き込む場合に前記第３のワード線トライバ電源回路を活性化させ、選択したワード線を前記第１の電圧から前記第３の電圧に設定した後、前記第３のワード線ドライバ電源回路を非活性化させると共に、前記第２のワード線ドライバ電源回路を活性化させ、前記選択したワード線を前記第３の電圧からさらに前記第２の電圧に設定することを特徴とする付記１又は２記載の半導体装置。
【０１３１】
［付記５］
前記半導体装置は、
ライトアンプと、
書き込み時に選択されたビット線を前記ライトアンプに接続し、選択されないビット線を前記ソース線に接続するビット線選択回路と、
をさらに備え、
前記ライトアンプと前記ソース線との間で前記ビット線選択回路と選択されたビット線と選択されたメモリセルとを介して電流を流すことにより前記選択されたメモリセルの抵抗変化素子に前記書き込みを行うことを特徴とする付記１乃至４いずれかに記載の半導体装置。
【０１３２】
［付記６］
前記対応する抵抗変化素子を高抵抗である状態から低抵抗である状態に書き込みを行う場合に、前記ライトアンプを導通させて前記対応する抵抗変化素子に電流を流しながら前記選択するワード線の電圧を徐々に前記第２の電圧まで遷移させることを特徴とする付記５記載の半導体装置。
【０１３３】
［付記７］
前記対応する抵抗変化素子を低抵抗である状態から高抵抗である状態に書き込みを行う場合に、前記選択するワード線の電圧を予め第２の電圧まで遷移させてから、前記ライトアンプを導通させて前記書き込みを開始することを特徴とする付記６記載の半導体装置。
【０１３４】
［付記８］
外部から与えられたコマンドが選択されたメモリセルの抵抗変化素子を高抵抗から低抵抗に書き換えるコマンドである場合には、
前記ソース線を低電位に固定すると共に、前記複数のビット線のうち、選択されたビット線を前記ライトアンプに接続し、非選択のビット線を前記ソース線に接続する第１の制御と、
前記第１の制御の後に、選択されたワード線を前記第１の電圧と前記第２の電圧の間の電圧である第３の電圧に設定すると共に、前記ライトアンプを導通させ前記ライトアンプから前記選択されたビット線と選択されたメモリセルを介して前記ソース線に電流を流し、前記抵抗変化素子の抵抗値を前記高抵抗から前記高抵抗と低抵抗の間の段階の第１の抵抗値に遷移させる第２の制御と、
前記第２の制御の後で前記選択されたワード線の電圧を前記第３の電圧から前記第２の電圧に緩慢に遷移させ選択されたメモリセルの前記抵抗変化素子を前記第１の抵抗値から前記低抵抗に遷移させる第３の制御と、
前記第３の制御の後でライトアンプの駆動を終了させると共に前記選択されたワード線の前記第３の電圧での駆動を終了させる第４の制御と、
を実行するコマンド制御回路をさらに含むことを特徴とする付記５乃至７いずれかに記載の半導体装置。
【０１３５】
［付記９］
前記第２の制御において、選択されたワード線を前記第３の電圧に設定する制御を行ってから、前記ライトアンプを導通させる制御を行うことを特徴とする付記８記載の半導体装置。
【０１３６】
［付記１０］
前記第２の制御において、前記ライトアンプを導通させる制御を行ってから、選択されたワード線を前記第３の電圧に設定する制御を行うことを特徴とする付記８記載の半導体装置。
【０１３７】
［付記１１］
外部から与えられたコマンドが選択されたメモリセルの抵抗変化素子を低抵抗から高抵抗に書き換えるコマンドである場合には、
前記コマンド制御回路は、
前記ソース線を低電位から高電位に立ち上げると共に、前記複数のビット線のうち、選択されたビット線を前記ライトアンプに接続し、非選択のビット線を前記ソース線に接続する第５の制御と、
前記第５の制御の後に、選択されたワード線を前記第２の電圧に設定すると共に、前記ライトアンプを導通させ前記ソース線から前記選択されたメモリセルと選択されたビット線を介して前記ライトアンプへと電流を流す第６の制御と、
前記第６の制御の後で、ライトアンプの駆動を終了させ、前記選択されたワード線の前記第２の電圧での駆動を終了させ、前記ソース線の電位を低電位に戻す第７の制御と、
を実行することを特徴とする付記８乃至１０いずれかに記載の半導体装置。
【０１３８】
［付記１２］
前記ライトアンプは、選択されたビット線に定電流を流すように制御する定電流源トランジスタを備えることを特徴とする付記５乃至１１いずれかに記載の半導体装置。
【０１３９】
［付記１３］
前記ライトアンプは、前記定電流源トランジスタの電流出力端子に接続され、前記電流出力端子の出力電圧を一定の電圧にクランプするクランプトランジスタをさらに備えることを特徴とする付記１２記載の半導体装置。
【０１４０】
［付記１４］
差動入力端子に前記電流出力端子と基準電圧とが接続され、出力端子が前記クランプトランジスタのゲートに接続され、前記基準電圧の電圧値に基づいて前記電流出力端子の電圧が一定の電圧になるように制御する差動回路をさらに含むことを特徴とする付記１３記載の半導体装置。
【０１４１】
［付記１５］
前記抵抗変化素子を高抵抗から低抵抗に書き込む際に前記ライトアンプに流す電流値を変えて書き込みを行うことにより、前記抵抗変化素子の抵抗値を３通り以上の多値に制御し、前記メモリセルを３値以上の値を記憶する多値メモリセルとすることを特徴とする付記５乃至１４いずれかに記載の半導体装置。
【０１４２】
［付記１６］
前記ライトアンプは、それぞれ前記多値に対応して電流値の異なる複数の電流源トランジスタを備え、書き込みしようとする多値の値によって前記電流値の異なる複数の電流源トランジスタの中から前記書き込みに使用する電流源トランジスタを選択して前記書き込みを実行することを特徴とする付記１５記載の半導体装置。
【０１４３】
［付記１７］
前記ライトアンプは、前記複数の電流源トランジスタとそれぞれ直列に接続された複数のスイッチトランジスタをさらに備え、前記複数のスイッチトランジスタの導通／非導通を制御することにより、前記ライトアンプに流す電流値を制御することを特徴とする付記１６記載の半導体装置。
【０１４４】
［付記１８］
電流源トランジスタに与えるバイアス電圧を前記多値に合わせて多段階に制御して前記電流源トランジスタに流す電流値を制御するバイアス電圧選択回路をさらに備えることを特徴とする付記１５記載の半導体装置。
【０１４５】
［付記１９］
複数の前記メモリセルアレイと、
前記複数のメモリセルアレイにそれぞれ対応して設けられた複数の前記ワード線駆動回路と、
前記複数のメモリセルアレイにそれぞれ対応して設けられた複数の前記ビット線選択回路と、
グローバルビット線と、
前記グローバルビット線に接続されたセンスアンプと、
前記複数のメモリセルアレイにそれぞれ対応して設けられ、対応するビット線選択回路により選択された対応するメモリセルアレイのビット線と前記グローバルビット線とを接続する複数のスイッチと、
を備え、
読み出し動作時には、前記複数のメモリセルアレイのうち、選択されたメモリセルアレイに対応する前記スイッチを導通させ、選択されたメモリセルアレイの内部で、前記ワード線と前記ビット線により選択されたメモリセルを前記グローバルビット線に接続し、選択されたメモリセルの前記抵抗変化素子の抵抗値を前記センスアンプによりデータとして判定して読み出しを行うことを特徴とする付記５乃至１８いずれかに記載の半導体装置。
【０１４６】
［付記２０］
前記複数のメモリセルアレイにそれぞれ対応して設けられた複数の前記ライトアンプを備え、書き込み動作時には前記スイッチを非導通に制御することを特徴とする付記１９記載の半導体装置。
【０１４７】
［付記２１］
前記ライトアンプが前記グローバルビット線に接続され、
外部から入力したデータに基づいて選択したメモリセルの抵抗変化素子に対して前記書き込みを行う書き込み動作時は、
前記複数のメモリセルアレイのうち、選択されたメモリセルアレイの前記スイッチを導通状態に制御し、前記選択されたメモリセルアレイの選択されたメモリセルが、当該ビット線選択回路と、当該スイッチと、前記グローバルスイッチとを介して前記ライトアンプに接続されることを特徴とする付記１９記載の半導体装置。
【０１４８】
［付記２２］
選択した抵抗変化素子を高抵抗から低抵抗に書き込む場合は、前記選択した抵抗変化素子を経由して前記ライトアンプから前記ソース線へと電流を流し、
選択した抵抗変化素子を低抵抗から高抵抗に書き込む場合は、前記選択した抵抗変化素子を経由して前記ソース線から前記ライトアンプへと前記高抵抗から低抵抗に書き込む場合とは逆方向に電流を流し、
それぞれ書き込みすることを特徴とする付記５乃至２１いずれかに記載の半導体装置。
【０１４９】
［付記２３］
前記抵抗変化素子が、
前記一端に接続された第１の電極と、
前記他端に接続された第２の電極と、
前記第１の電極と前記第２の電極との間に挟まれた絶縁膜と、
を備えることを特徴とする付記１乃至２２いずれかに記載の半導体装置。
【０１５０】
［付記２４］
複数のビット線と複数のワード線との交点にそれぞれ対応してマトリクス状に設けられた複数のメモリセルを備え、
前記各メモリセルが、
一端が対応する前記ビット線に接続され流す電流によって抵抗値が高抵抗である状態と低抵抗である状態とに書き込み可能である抵抗変化素子と、
前記抵抗変化素子の他端と対応する前記ワード線とソース線とに接続され、前記対応するワード線に印加される電圧によって、前記抵抗変化素子の他端と前記ソース線との間の導通／非導通が制御されるトランジスタと、
を備える半導体装置において、
前記ビット線とワード線とを選択し、対応する抵抗変化素子の抵抗値を高抵抗から低抵抗に書き込む場合、
選択するビット線を電流源に接続するとともに、前記選択するワード線を非選択レベルの第１の電圧から前記第１の電圧と選択レベルの第２の電圧との間の電圧である第３の電圧へ遷移させ、前記対応する抵抗変化素子の抵抗値を前記高抵抗と前記低抵抗の間の段階の第１の抵抗値に変化させる第１の制御と、
前記選択するワード線を前記第３の電圧から前記第２の電圧へ遷移させ、前記対応する抵抗変化素子の前記第１の抵抗値を前記低抵抗に設定する第２の制御と、
前記選択するワード線を第１の電圧に戻すとともに、選択するビット線を前記電流源から切り離し、前記対応する抵抗変化素子への書き込みを終了させる第３の制御と、
を含むことを特徴とする半導体装置の制御方法。
【０１５１】
［付記２５］
前記ビット線とワード線とを選択し、対応する抵抗変化素子の抵抗値を低抵抗から高抵抗に書き込む場合、
前記選択するワード線を前記第１の電圧から前記第２の電圧に遷移させる第４の制御と、
前記選択するワード線が第２の電圧に遷移した状態で選択するビット線に電流を流し、前記対応する抵抗変化素子の抵抗値を前記低抵抗から前記高抵抗に遷移させる第５の制御と、
前記選択するワード線を第１の電圧に戻すとともに、選択するビット線に流れる電流を停止して前記対応する抵抗変化素子への書き込みを終了させる第６の制御と、
をさらに含むことを特徴とする付記２４記載の半導体装置の制御方法。
【０１５２】
［付記２６］
メモリ部と、
前記メモリ部の動作を制御すると共に前記メモリ部が記憶する情報を用いて情報処理を行う制御部と、
を備えるメモリシステムにおいて、
前記メモリ部は、
複数のビット線と、
前記複数のビット線と交差する方向に配線された複数のワード線と、
前記複数のビット線と前記複数のワード線との交点に対応してマトリクス状に設けられた複数のメモリセルと、
ソース線と、
前記複数のワード線のうち、選択したワード線を駆動するワード線駆動回路と、
を備え、
前記各メモリセルは、
一端が対応する前記ビット線に接続され流す電流によって抵抗値が高抵抗である状態と低抵抗である状態とに書き込み可能である抵抗変化素子と、
前記抵抗変化素子の他端と対応する前記ワード線と前記ソース線とに接続され、前記対応するワード線に印加される電圧によって、前記抵抗変化素子の他端と前記ソース線との間の導通／非導通が制御されるトランジスタと、
を備え、
前記ビット線と前記ワード線とを選択し対応する抵抗変化素子の抵抗値を高抵抗である状態から低抵抗である状態に書き込む場合、前記ワード線駆動回路は選択するワード線を非選択レベルの第１の電圧から選択レベルの第２の電圧まで緩やかに遷移させ、前記第２の電圧への遷移が完了する前に前記抵抗変化素子の抵抗値を前記低抵抗である状態に遷移させ、
前記メモリ部は、前記制御部からデータライトコマンドを受けたとき、データを前記抵抗変化素子の抵抗値に置き換えて前記書き込みを行い、前記制御部からデータリードコマンドを受けたとき、前記抵抗変化素子の抵抗値をデータに置き換えてデータリードを行うことを特徴とするメモリシステム。
【０１５３】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１５４】
１０：半導体装置
１０ａ：メモリ部
１１：メモリアレイ（Ｍｅｍｏｒｙ  ａｒｒａｙ）
１２：センスアンプ（Ｓｅｎｓｅ  ａｍｐ．）
１３：カラムデコーダ（Ｃｏｌｕｍｎ  ｄｅｃｏｒｄｅｒ）
１４：Ｘデコーダ（Ｘ  ｄｅｃｏｒｄｅｒ）
１５：モードレジスタ（Ｍｏｄｅ  ｒｅｇｉｓｔｅｒ）
１６：ロウアドレスバッファ（Ｒｏｗ  ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ）
１７：カラムアドレスバッファ及びバーストカウンタ（Ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ  ａｎｄ  ｂｕｒｓｔ  ｃｏｕｎｔｅｒ）
１８：データコントロール回路（Ｄａｔａ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）
１９：コマンドデコーダ（Ｃｏｍｍａｎｄ  ｄｅｃｏｒｄｅｒ）
２０：コマンド制御回路（Ｃｏｍｍａｎｄ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）
２１：データ入出力回路（Ｄａｔａ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  ｃｉｒｃｕｉｔ）
２２：クロックジェネレータ（Ｃｌｏｃｋ  ｇｅｎｅｒａｔｏｒ）
２３：ＤＬＬ回路（ＤＬＬ  ｃｉｒｃｕｉｔ）
３０：メモリセルアレイ
３１：ビット線
３２：（サブ）ワード線
３３：ソース線
３６：ソース線ドライバ
４０：メモリセル
４１：抵抗変化素子
４２：（セル）トランジスタ
４５：第１の電極
４６：第２の電極
４７：絶縁膜
５０：サブワード線駆動回路
５１、１５１：サブワードドライバ
５２、１５２：ワード線電源回路部
５３：第１のワード線電源回路
５４：第２のワード線電源回路
５５、５５ａ：第３のワード線電源回路
５５−１：ＰＭＯＳトランジスタ
５５−２：ＮＭＯＳトランジスタ
５６：セレクタ
５７：メインワード線ドライバ
５８、５８−１、５８−２：アドレスデコーダ
６０、６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅ、１６０：ライトアンプ回路
６１、６１ａ、６１ｂ、６１ｄ、６１ｅ：ＳＥＴドライバ
６２：定電流源トランジスタ
６３：クランプトランジスタ
６４：スイッチトランジスタ（ＰＭＯＳトランジスタ）
６５：差動アンプ
６７：ＲＥＳＥＴセレクタ
６８：スイッチトランジスタ（ＮＭＯＳトランジスタ）
６９：ＶＳＥＴＲＥＦセレクタ
７０：ビット線選択回路
７１〜７４：ビット線選択スイッチ
７５：共通ビット線
７６：ソース線共通ビット線接続スイッチ
８０：メモリアレイ
８１：グローバルビット線
８２：センスアンプ
８３：スイッチ（グローバルビット線選択スイッチ）
８４：メインワード線
９０：メモリシステム
９１：システムバス
９２：制御部
９３：Ｉ／Ｏデバイス
９４：ＤＲＡＭ
９５：ＳＲＡＭ
９６：ＲＯＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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