(57)【要約】【課題】  シリコンビームを使用しかつダブルゲートを有する半導体装置のおけるプロセスばらつきによる抵抗値ばらつきを防止する。【解決手段】  端部に凹部を有する基板１と、基板１の凹部に一部が埋め込まれた一対のゲート電極４と、基板１の表面であって一対のゲート電極４の間に形成された拡散層７を有し、ゲート電極４と拡散層７の間の電位を変化させることにより、拡散層７の抵抗値を変化させる。【選択図】  図３
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【特許請求の範囲】
【請求項１】
端部に凹部を有する基板と、
前記基板の凹部に一部が埋め込まれた一対のゲート電極と、
前記基板の表面であって前記一対のゲート電極の間に形成された拡散層を有し、
前記ゲート電極と前記拡散層の間の電位を変化させることにより、前記拡散層の抵抗値を変化させることを特徴とする半導体装置。
【請求項２】
前記拡散層の抵抗値は、前記基板と前記拡散層の間に形成された空乏層の膜厚が変わるに従って、前記拡散層の断面積が変わることにより変化することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記一対のゲート電極は、相対向するように設けられていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記拡散層の周囲を囲うように設けられていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記拡散層は、エピタキシャルシリコン層であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記一対のゲート電極にそれぞれ異なる電位を与えることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記拡散層を容量電極として、前記容量電極と前記拡散層との間の容量値を前記ゲート電極により制御することにより可変容量素子を構成したことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記可変容量素子は、前記拡散層をＧＮＤにして前記容量電極に正の電圧を印加した場合、前記ゲート電極に正の電圧を印加したときに第１の容量値を有し、前記ゲート電極に負の電圧を印加した場合に第２の容量値を有することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体装置は、縦型トランジスタに併設されることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
拡散層を有する基板を用意し、
マスクを用いて前記基板を加工することにより端部に凹部を有するシリコンビームを形成し、
前記シリコンビームの凹部の内部に、前記拡散層を挟むように一対のゲート電極を形成し、
前記ゲート電極と前記拡散層の間の電位を変化させることにより、前記拡散層の抵抗値を変化させることを特徴とする半導体装置の製造方法。
【請求項１１】
前記シリコンビームの凹部の表面にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して、前記シリコンビームの凹部の内部に前記一対のゲート電極を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記拡散層の抵抗値は、前記基板と前記拡散層の間に形成された空乏層の膜厚が変わるに従って、前記拡散層の断面積が変わることにより変化することを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記一対のゲート電極は、相対向するように形成されることを特徴とする請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記ゲート電極は、前記拡散層の周囲を囲うように形成されることを特徴とする請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記拡散層は、選択エピタキシャル成長で形成されることを特徴とする請求項１０〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記一対のゲート電極にそれぞれ異なる電位を与えることを特徴とする請求項１０〜１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記拡散層を容量電極として、前記容量電極と前記拡散層との間の容量値を前記ゲート電極により制御することにより可変容量素子を形成することを特徴とする請求項１０〜１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記可変容量素子は、前記拡散層をＧＮＤにして前記容量電極に正の電圧を印加した場合、前記ゲート電極に正の電圧を印加したときに第１の容量値を有し、前記ゲート電極に負の電圧を印加した場合に第２の容量値を有することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記半導体装置は、縦型トランジスタと同時に形成されることを特徴とする請求項１０〜１８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ダブルゲートを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置においては、抵抗素子を微細化していくとプロセスばらつきによる抵抗値のばらつきが無視できなくなってきている。
【０００３】
これに関連する技術として、接合リークの影響を抑えるために、ＳＯＩ基板のＳＯＩ層内に形成された拡散抵抗の抵抗素子を有する半導体装置が存在する（特開２００７−２４２６６０号公報（特許文献１参照））。
【０００４】
具体的には、特許文献１には、両端にＮ＋拡散領域を備えたＮ−Ｓｉボディ領域を抵抗体とした抵抗素子が開示されている。そして、Ｎ−Ｓｉボディ領域の上面にゲート酸化膜とゲート電極とが積層され、ゲート電圧によりボディ抵抗の抵抗値を可変にしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２４２６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記特許文献１は、シングルゲートを有する半導体装置であり、ダブルゲートを有する半導体装置のおけるプロセスばらつきによる抵抗値のばらつきについては考慮されていない。また、上記特許文献１では、ゲート電極はＮ−Ｓｉボディ領域の上面に積層されており、端部に凹部を有する基板（シリコンビーム）の凹部の内部にゲート電極の一部を埋め込む構造には適用されない。
【０００７】
本発明は、上記従来技術の問題点を解決するものであり、その目的は、シリコンビームを使用しかつダブルゲートを有する半導体装置のおけるプロセスばらつきによる抵抗値のばらつきを防止することが可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、
端部に凹部を有する基板と、
前記基板の凹部に一部が埋め込まれた一対のゲート電極と、
前記基板の表面であって前記一対のゲート電極の間に形成された拡散層を有し、
前記ゲート電極と前記拡散層の間の電位を変化させることにより、前記拡散層の抵抗値を変化させることを特徴とする。
【０００９】
また、本発明に係る半導体装置の製造方法は、
拡散層を有する基板を用意し、
マスクを用いて前記基板を加工することにより端部に凹部を有するシリコンビームを形成し、
前記シリコンビームの凹部の内部に、前記拡散層を挟むように一対のゲート電極を形成し、
前記ゲート電極と前記拡散層の間の電位を変化させることにより、前記拡散層の抵抗値を変化させることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、シリコンビームを使用しかつダブルゲートを有する半導体装置のおけるプロセスばらつきによる抵抗値のばらつきを防止することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態に係る半導体装置（Ｎ−可変抵抗素子）の構成について説明するための図であり、半導体装置の鳥瞰図である。
【図２】本発明の第１の実施の形態に係る半導体装置の構成について説明するための平面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の構成について説明するための図であり、図２中の点線Ａの断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の構成について説明するための図であり、（ａ）〜（ｃ）は図２中の点線Ｂの断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図９】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１０】本発明の第２の実施の形態に係る半導体装置の構成について説明するための平面図である。
【図１１】本発明の第２の実施の形態に係る半導体装置の構成について説明するための図であり、図１０中の点線Ａの断面図である。
【図１２】本発明の第２の実施の形態に係る半導体装置の構成について説明するための図であり、（ａ）〜（ｃ）は図１０中の点線Ｂの断面図である。
【図１３】本発明の第３の実施の形態に係る半導体装置（Ｎ−可変抵抗素子）の構成について説明するための図であり、半導体装置の鳥瞰図である。
【図１４】本発明の第３の実施の形態に係る半導体装置の構成について説明するための平面図である。
【図１５】本発明の第３の実施の形態に係る半導体装置の構成について説明するための図であり、図１４中の点線Ｂの断面図である。
【図１６】本発明の第３の実施の形態に係る半導体装置の構成について説明するための図であり、（ａ）〜（ｃ）は、図１４中の点線Ｃの断面図である。
【図１７】半導体装置（Ｎ−可変抵抗素子）と同時に形成される縦型トランジスタの構成について説明するための図であり、縦型トランジスタの鳥瞰図である。
【図１８】半導体装置（Ｎ−可変抵抗素子）と同時に形成される縦型トランジスタの構成について説明するための図であり、縦型トランジスタの平面図である。
【図１９】半導体装置（Ｎ−可変抵抗素子）と同時に形成される縦型トランジスタの構成について説明するための図であり、縦型トランジスタの断面図である。
【図２０】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２１】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２２】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２３】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２４】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２５】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２６】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２７】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２８】本発明の第３の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図２９】本発明の第４の実施の形態に係る半導体装置（Ｎ−可変抵抗素子）の構成について説明するための平面図である。
【図３０】本発明の第４の実施の形態に係る半導体装置（Ｎ−可変抵抗素子）の構成について説明するための図であり、図２９中の点線Ｆの断面図である。
【図３１】本発明の第４の実施の形態に係る半導体装置の構成について説明するための図であり、（ａ）〜（ｃ）は、図２９中の点線Ｇの断面図である。
【図３２】本発明の第５の実施の形態に係る半導体装置の構成について説明するための平面図である。
【図３３】本発明の第５の実施の形態に係る半導体装置の構成について説明するための図であり、図３２中の点線Ｈの断面図である。
【図３４】本発明の第５の実施の形態に係る半導体装置の構成について説明するための図であり、（ａ）、（ｂ）は図３２中の点線Ｊの断面図である。
【発明を実施するための形態】
【００１２】
本発明の実施の形態について図面を参照して詳細に説明する。
【００１３】
（第１の実施の形態）
最初に、図１〜図４を参照して、本発明の第１の実施の形態に係る半導体装置（Ｎ−可変抵抗素子）の構成について説明する。ここで、図１はＮ−可変抵抗素子の鳥瞰図である。図２は平面図であり上層配線と層間酸化膜を取り除いて上方から見える様子を図示している。図２中の点線Ａの断面を図３に示し、図２中の点線Ｂの断面を図４（ａ）〜（ｃ）に示す。
【００１４】
シリコン基板１は、端部に凹部を有する基板（シリコンビーム）である。シリコン基板１の凹部の内部には、一対のゲート電極４の一部が埋め込まれている。
【００１５】
シリコン基板１の表面には、一対のゲート電極４の間にＮ−拡散層７が形成されている。Ｎ−拡散層７の上には、酸化膜２が形成されている。酸化膜２の上には、マスク窒化膜３が形成されている。また、Ｎ−拡散層７の上には、Ｎ＋拡散層８が形成されている。Ｎ＋拡散層８の上には、拡散層上コンタクト９が形成されている。マスク窒化膜３とＮ＋拡散層８の間には、ＳＷ窒化膜６が形成されている。
【００１６】
ゲート電極４の上には、ゲート上コンタクト１０が形成されている。ゲート上コンタクト１０の上には、上層配線１１が形成されている。シリコン基板１の凹部の表面とゲート電極４の間には、ゲート酸化膜１２が形成されている。そして、シリコン基板１とＮ−拡散層７の間には、空乏層１３が形成されている。
【００１７】
Ｎ−拡散層７は、ゲート酸化膜１２を挟んでゲート電極４と面している。Ｎ−拡散層７の端は、Ｎ＋拡散層８と拡散層上コンタクト９を介して上層配線１１に接続される。そして、シリコン基板１の上部には、層間酸化膜５が形成されている。
【００１８】
このような構成の下、ゲート電極４とＮ−拡散層７の間の電位を変化させるに従って、Ｎ−拡散層７の抵抗値が変化する。例えば、ゲート電極４にマイナス電圧を印加すると、図４（ａ）〜（ｃ）に示すように空乏層１３の膜厚が増す。これにより、Ｎ−拡散層７の断面積が変化して抵抗値を可変にすることができる。
【００１９】
次に、図５〜図９を参照して、本発明の第１の実施の形態に係る半導体装置の製造方法について説明する。
【００２０】
最初に、図５（ａ）〜（ｃ）に示すように、Ｎ−拡散層７を形成したシリコン基板１にマスク窒化膜３をマスクとして、端部に凹部を有するシリコンビームを形成する。ここで、平面図５（ａ）の点線Ａが断面図５（ｂ）に、点線Ｂが断面図５（ｃ）にそれぞれ対応する。
【００２１】
次に、図６に示すように、シリコンビームの凹部の表面にゲート酸化膜１２を形成し、その後ゲート電極４を形成する。
【００２２】
次に、図７に示すように、層間酸化膜５を埋めこんだ後で、リソグラフィマスクと異方性ドライエッチでシリコンビームの両端のマスク窒化膜３を露出させる。
【００２３】
次に、図８に示すように、露出部のマスク窒化膜３を異方性エッチで除去する。
【００２４】
次に、図９に示すように、ＳＷ窒化膜６を形成し、選択エピタキシャル成長とイオン注入でＮ＋拡散層８を形成する。
【００２５】
その後、図３に示すように、層間酸化膜５を埋設して、ゲート上コンタクト１０と上層配線１１を形成する。
【００２６】
このようにして、本発明の第１の実施の形態に係る半導体装置（図１〜図３参照）が完成する。
【００２７】
第１の実施の形態によれば、シリコンビーム中のＮ−拡散層７をゲート電極４で蓄積化および空乏化させることで可変抵抗化して、チップ作成後に抵抗値を制御可能とする。
【００２８】
（第２の実施の形態）
次に、図１０〜図１２を参照して、本発明の第２の実施の形態に係る半導体装置（Ｎ−可変抵抗素子）の構成について説明する。ここで、図１０は平面図であり、図１０中の点線Ａの断面を図１１に示し、図１０中の点線Ｂの断面を図１２（ａ）〜（ｃ）に示す。
【００２９】
本発明の第２の実施の形態は、シリコン基板１上のＮ−拡散層７としてエピタキシャルシリコンを使用したものであり、それ以外の構成は本発明の第１の実施の形態と同様なのでその詳細な説明は省略する。
【００３０】
図１０及び図１１に示すように、シリコン基板１の上部に選択エピタキシャル成長で形成したＮ−拡散層７が設けられている。
【００３１】
第２の実施の形態においても、第１の実施の形態と同様に、図１２（ａ）〜（ｃ）に示すように、ゲート電極４とＮ−拡散層７の間の電位を変化させるに従って、Ｎ−拡散層７の抵抗値が変化する。例えば、ゲート電極４にマイナス電圧を印加すると、図１２（ａ）〜（ｃ）に示すように空乏層１３の膜厚が増す。これにより、Ｎ−拡散層７の断面積が変化して抵抗値を可変にすることができる。
【００３２】
また、図示しないが、同様の構造でＳＴＩ上にポリシリコンを配置して可変のＮ−拡散層抵抗を形成することも可能である。
【００３３】
第２の実施の形態によれば、シリコンビーム中のＮ−拡散層７をゲート電極４で蓄積化および空乏化させることで可変抵抗化して、チップ作成後に抵抗値を制御可能とする。
【００３４】
（第３の実施の形態）
図１３〜図１９を参照して、本発明の第３の実施の形態に係る半導体装置（Ｎ−可変抵抗素子）の構成について説明する。ここで、図１３はＮ−可変抵抗素子の鳥瞰図であり、図１４の点線Ａの範囲に対応している。鳥瞰図１３ではゲート電極４は点線で図示している。図１４は平面図であり上層配線と層間酸化膜を取り除いて上方から見える様子を図示している。図１４中の点線Ｂの断面を図１５に示し、図１４中の点線Ｃの断面を図１６（ａ）〜（ｃ）に示す。また、第１の実施の形態を示す図１〜図４と同じ構成要素には同じ符号が付けられている。
【００３５】
第３の実施の形態の半導体装置が、第１の実施の形態の半導体装置と異なる点は、周囲にＳＴＩ１４が設けられＳＴＩ１４の上にマスク窒化膜３が設けられている点と、一対のゲート電極４を相対向するように設けた点である。その他の構成は、第１の実施の形態の半導体装置（図１〜図３参照）とほぼ同じなのでその説明は省略する。
【００３６】
第３の実施の形態においても、第１の実施の形態と同様に、図１６（ａ）〜（ｃ）に示すように、ゲート電極４とＮ−拡散層７の間の電位を変化させるに従って、Ｎ−拡散層７の抵抗値が変化する。例えば、ゲート電極４にマイナス電圧を印加すると、図１６（ａ）〜（ｃ）に示すように空乏層１３の膜厚が増す。これにより、Ｎ−拡散層７の断面積が変化して抵抗値を可変にすることができる。さらに、シリコンビームの両端のゲート電極４のそれぞれに異なる電位を与えることができるため、精密な抵抗値制御を行うことができる。
【００３７】
次に、図１７〜図１９を参照して、半導体装置（Ｎ−可変抵抗素子）と同時に形成される縦型トランジスタの構成について説明する。ここで、図１７は縦型トランジスタの鳥瞰図であり、平面図１８の点線Ｄの範囲に対応している。平面図１８のＥ方向は図１９に対応している。また、第１の実施の形態を示す図１〜図４と同じ構成要素には同じ符号が付けられている。
【００３８】
シリコン基板１上に、Ｎ＋拡散層（下部）１５が形成され、Ｎ＋拡散層（下部）１５の上に、ゲート酸化膜１２及び下部酸化膜１６を介してゲート電極４が形成されている。また、Ｎ＋拡散層（下部）１５は、拡散層上コンタクト９を介して上層配線１１に接続されている。
【００３９】
また、シリコン基板１上に、凹形状のＳＴＩ１４が形成され、ＳＴＩ１４の内部にゲート電極４が形成されている。ＳＴＩ１４上には、マスク窒化膜３が設けられている。ゲート電極４は、ゲート上コンタクト１０を介して上層配線１１に接続されている。Ｎ＋拡散層（上部）は、コンタクトを介して上層配線１１に接続されている。
【００４０】
次に、図２０から図２８を参照して、本発明の第３の実施の形態に係る半導体装置の製造方法について説明する。この製造方法は、Ｎ−可変抵抗素子と縦型トランジスタの製造方法に関するものであり、Ｂ方向とＣ方向の断面図はＮ−可変抵抗素子の断面図を図示しており、Ｅ方向の断面図は縦型トランジスタの断面図を図示している。また、平面図は酸化膜を透過して図示している。
【００４１】
まず、図２０（ａ）〜（ｅ）は、ＳＴＩ１４を３００ｎｍの深さで作成した段階を図示している。
【００４２】
次に、図２１（ａ）に示すように、Ｎ−拡散層７をイオン注入によって形成する。このとき、図２１（ｂ）に示すように、縦型トランジスタ領域にはフォトレジスマスク（図示せず）をかけてＮ−拡散層７を形成しない。
【００４３】
次に、図２２（ａ）〜（ｅ）に示すようにピラーパターンとなるマスク窒化膜３をＰＥＰ（Ｐｈｏｔｏ  Ｅｔｃｈｉｎｇ  Ｐｒｏｃｅｓｓ）で形成する。マスク窒化膜３の膜厚は１００ｎｍ程度である。
【００４４】
次に、図２３（ａ）〜（ｃ）に示すように、マスク窒化膜３をエッチングマスクとして異方性ドライエッチを１５０ｎｍの深さで行いピラーパターンを作成する。
【００４５】
次に、図２４（ａ）〜（ｃ）に示すように、ピラーＳＷ窒化膜１７をＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  −  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）と異方性ドライエッチバックによって１５ｎｍ程度形成した後に、下部酸化膜１６を熱酸化によって１０ｎｍ程度形成し、Ｎ＋拡散層１５をイオン注入によって形成する。
【００４６】
この時、ピラーＳＷ窒化膜１７によってＮ−可変抵抗素子のＮ−拡散層１４と縦型トランジスタのチャネル部は、酸化とイオン注入から保護される。なお、Ｎ−可変抵抗素子領域にはフォトレジストマスクによってＮ＋拡散層１５を形成しない。
【００４７】
次に、図２５（ａ）〜（ｃ）に示すように、ピラーＳＷ窒化膜１７を熱リン酸で除去した後に、ゲート酸化膜１２を熱酸化によって３ｎｍ程度形成した後で、ゲート電極４を４０ｎｍの膜厚で形成する。ゲート電極４はポリシリコンを全面にＬＰ−ＣＶＤで成膜した後に、異方性エッチバックをして形成する。
【００４８】
次に、図２６（ａ）〜（ｃ）に示すように、層間酸化膜５を形成する。層間酸化膜５の形成方法は、まずＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）によって酸化膜を埋め込み、マスク窒化膜３をストッッピング膜とするＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う。その後に、薄い酸化膜を成膜し、上部拡散層を形成する領域の酸化膜のみＰＥＰで取り除いてマスク窒化膜３を露出させることで形成する。
【００４９】
次に、図２７（ａ）、（ｂ）に示すように、露出した窒化膜を異方性ドライエッチと熱リン酸によって除去した後で、ＳＷ窒化膜６をＬＰ−ＣＶＤと異方性ドライエッチで１５ｎｍの膜厚で形成する。
【００５０】
次に、図２８（ａ）、（ｂ）に示すように、上部拡散層８を選択エピタキシャル成長とイオン注入によって形成する。その後は図１５と図１９に示すように、層間酸化膜５を埋設した後に、拡散層上コンタクト９、ゲート上コンタクト１０及び上層配線１１を形成する。
【００５１】
このようにして、本発明の第３の実施の形態に係る半導体装置が完成する。
【００５２】
第３の実施の形態によれば、図１５に示すＮ−可変抵抗素子を、図１７に図示する縦型トランジスタと同時に、大幅な工程増加無しに形成することができる。
【００５３】
（第４の実施の形態）
次に、図２９〜図３１を参照して、本発明の第４の実施の形態に係る半導体装置（Ｎ−可変抵抗素子）の構成について説明する。ここで、図２９は平面図であり、図２９中の点線Ｆの断面を図３０に示し、図２９中の点線Ｇの断面を図３１（ａ）〜（ｃ）に示す。
【００５４】
本発明の第４の実施の形態は、シリコン基板１上のＮ−拡散層７としてエピタキシャルシリコンを使用したものであり、それ以外の構成は本発明の第３の実施の形態と同様なのでその詳細な説明は省略する。
【００５５】
図２９及び図３０に示すように、シリコン基板１の上部に選択エピタキシャル成長で形成したＮ−拡散層７が配置されている。
【００５６】
第４の実施の形態においても、第３の実施の形態と同様に、図３１（ａ）〜（ｃ）に示すように、ゲート電極４とＮ−拡散層７の間の電位を変化させるに従って、Ｎ−拡散層７の抵抗値が変化する。例えば、ゲート電極４にマイナス電圧を印加すると、図３１（ａ）〜（ｃ）に示すように空乏層１３の膜厚が増す。これにより、Ｎ−拡散層７の断面積が変化して抵抗値を可変にすることができる。
【００５７】
また、図示しないが、同様の構造でＳＴＩ上にポリシリコンを配置して可変のＮ一拡散層抵抗を作成することも可能である。
【００５８】
第４の実施の形態によれば、第３の実施の形態と同様に、Ｎ−可変抵抗素子を縦型トランジスタと同時に、大幅な工程増加なしに形成することができる。
【００５９】
（第５の実施の形態）
次に、図３２〜図３４を参照して、本発明の第５の実施の形態に係る半導体装置の構成について説明する。
【００６０】
シリコン基板１のＮ−拡散層を電極とすることで、可変容量素子を形成した例を図３２から図３４に示す。ここで、平面図３２の点線Ｈが図３３に対応し、点線Ｊが図３４に対応する。
【００６１】
容量電極１９とＮ−拡散層７間の容量値をゲート電極４にて制御する。すなわち、Ｎ−拡散層７をＧＮＤにして容量電極１９に正の電圧を印加する場合を考えると、ゲート電極４に正の電圧を印加した時には図３４（ａ）のようにＪ方向断面のＮ−拡散層７はそのまま存在するために容量値は図３２中の幅Ｋで規定される値を有する。
【００６２】
一方、ゲート電極４に負の電圧を印加したときには、図３４（ｂ）のようにＪ方向断面のＮ−拡散層７は空乏化するために容量値は図３２中の幅Ｌ成分が消えてＫ−Ｌで規定される値を有する。
【００６３】
このように第５の実施の形態の可変容量素子は、二つの容量値を有することができる。この可変容量素子も前述の第３の実施形態と同様に、縦型トランジスタと同時に大幅な工程増加無しに形成することができる。
【００６４】
以上、本発明者によってなされた発明を実施例に基づき説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００６５】
１  シリコン基板
２  酸化膜
３  マスク窒化膜
４  ゲート電極
５  層間酸化膜
６  ＳＷ窒化膜
７  Ｎ−拡散層
８  Ｎ＋拡散層（上部）
９  拡散層上コンタクト
１０  ゲート上コンタクト
１１  上層配線
１２  ゲート酸化膜
１３  空乏層
１４  ＳＴＩ
１５  Ｎ＋拡散層（下部）
１６  下部酸化膜
１７  ピラーＳＷ窒化膜
１８  Ｐ＋拡散層
１９  容量電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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