(57)【要約】【課題】出力分解能を犠牲にすることなく、消費電力を低減することができるＡ／Ｄ変換装置、Ａ／Ｄ変換方法および固体撮像装置を提供する。【解決手段】アナログ入力信号に応じてパルス信号を遅延させるｎ（ｎ：正の整数、ｎ≧２）個の遅延素子が円環状に接続され、第１の時刻から第２の時刻までパルス信号を伝播させるパルス遅延回路と、第１の時刻から第２の時刻よりも短い第３の時刻までの周回数をカウントするカウンタ回路と、第３の時刻までの周回数を上位ビットラッチ値として出力する上位ビットラッチ回路と、第３の時刻の位置を第１の下位ビットラッチ値として出力し、第２の時刻の位置を第２の下位ビットラッチ値として出力する下位ビットラッチ回路と、第１の時刻から第２の時刻までの周回数の上位ビット推定値と第２の下位ビットラッチ値とに基づいて、アナログ入力信号の大きさに応じたデジタル出力値を生成するデジタル演算回路と、を備える。【選択図】図１
2012244593.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播するｎ（ｎ：正の整数、ｎ≧２）個の遅延素子を有し、前記ｎ個の遅延素子が円環状に接続され、第１の時刻に前記ｎ個の遅延素子のいずれか１つの遅延素子に入力された前記パルス信号を、少なくとも第２の時刻まで順次伝播させるパルス遅延回路と、
前記パルス遅延回路内のいずれか１つの遅延素子の出力信号に基づいて、前記第１の時刻から前記第２の時刻よりも短い第３の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数をカウントするカウンタ回路と、
前記カウンタ回路が、前記第３の時刻までカウントした前記周回数を取得し、該取得した周回数を上位ビットラッチ値として出力する上位ビットラッチ回路と、
前記パルス遅延回路内のそれぞれの前記遅延素子の出力信号に基づいて、前記第３の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を第１の下位ビットラッチ値として出力し、前記第２の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を第２の下位ビットラッチ値として出力する下位ビットラッチ回路と、
前記パルス遅延回路内の前記遅延素子の個数と、前記上位ビットラッチ値と、前記第１の下位ビットラッチ値と、前記第２の下位ビットラッチ値とに基づいて、前記第１の時刻から前記第２の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数を推定した上位ビット推定値を算出し、該算出した上位ビット推定値と、前記第２の下位ビットラッチ値とに基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成するデジタル演算回路と、
を備えることを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記デジタル演算回路は、
前記上位ビットラッチ値と前記第１の下位ビットラッチ値とに基づいて、前記パルス信号が前記パルス遅延回路内を前記第３の時刻までに伝播した前記遅延素子の個数である第１の計数値を算出し、
該算出した第１の計数値と、１より大きくｎより小さい所定の係数との積算によって、前記パルス信号が前記パルス遅延回路内を前記第２の時刻までに伝播した前記遅延素子の個数の推定値である第２の計数値を算出し、
該算出した第２の計数値と、前記パルス遅延回路内の前記遅延素子の個数と、前記第２の下位ビットラッチ値とに基づいて、前記上位ビット推定値を算出し、
該算出した上位ビット推定値と、前記第２の下位ビットラッチ値とに基づいて、前記デジタル出力値を生成する、
ことを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記デジタル演算回路は、
前記第１の計数値の最大値および最小値を算出し、
該算出した第１の計数値の最大値および最小値と、前記所定の係数とをそれぞれ積算することによって前記第２の計数値の最大値および最小値を算出し、
該算出した第２の計数値の最大値および最小値と、前記パルス遅延回路内の前記遅延素子の個数と、前記第２の下位ビットラッチ値とに基づいて、前記上位ビット推定値を決定し、
該決定した上位ビット推定値と、前記第２の下位ビットラッチ値とに基づいて、前記デジタル出力値を生成する、
ことを特徴とする請求項２に記載のＡ／Ｄ変換装置。
【請求項４】
前記デジタル演算回路は、
前記算出した第２の計数値の最大値および最小値を、それぞれ前記パルス遅延回路内の前記遅延素子の個数で除算したときの商を、それぞれ周回数の最大値および最小値とし、
前記算出した第２の計数値の最大値および最小値を、それぞれ前記パルス遅延回路内の前記遅延素子の個数で除算したときの余りを、それぞれ位置の最大値および最小値とし、
前記第２の下位ビットラッチ値と、前記位置の最小値または前記位置の最大値とに基づいて、前記上位ビット推定値を、前記周回数の最大値または前記周回数の最小値のいずれか一方に決定する、
ことを特徴とする請求項３に記載のＡ／Ｄ変換装置。
【請求項５】
前記デジタル演算回路は、
前記第２の下位ビットラッチ値が、前記位置の最小値以上または前記位置の最大値以上である場合に、前記周回数の最小値を、前記上位ビット推定値に決定し、
前記第２の下位ビットラッチ値が、前記位置の最小値よりも小さいまたは前記位置の最大値よりも小さい場合に、前記周回数の最大値を、前記上位ビット推定値に決定する、
ことを特徴とする請求項４に記載のＡ／Ｄ変換装置。
【請求項６】
前記下位ビットラッチ回路が前記パルス遅延回路内を伝播している前記パルス信号の位置を取得したときの誤差の最大値を、前記パルス遅延回路内の前記遅延素子の個数で表した誤差Δｍは、
０より大きく（ｎ−１）／２より小さく、
前記所定の係数は、
ｎ／（２・Δｍ＋１）より小さい、
ことを特徴とする請求項５に記載のＡ／Ｄ変換装置。
【請求項７】
アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播するｎ（ｎ：正の整数、ｎ≧２）個の遅延素子を有し、前記ｎ個の遅延素子が円環状に接続され、前記ｎ個の遅延素子のいずれか１つの遅延素子に入力された前記パルス信号を、順次伝播させるパルス遅延回路に、第１の時刻に前記パルス信号を入力し、少なくとも第２の時刻まで前記パルス信号を順次伝播させるパルス伝播ステップと、
前記パルス遅延回路内のいずれか１つの遅延素子の出力信号に基づいて、前記パルス信号が前記パルス遅延回路内を周回した周回数をカウントするカウンタ回路に、前記第１の時刻から前記第２の時刻よりも短い第３の時刻まで、前記パルス信号の周回数をカウントさせるカウントステップと、
前記カウンタ回路がカウントした前記周回数を取得し、該取得した周回数を上位ビットラッチ値として出力する上位ビットラッチ回路に、前記カウンタ回路が前記第３の時刻までカウントした前記周回数を取得させて上位ビットラッチ値として出力させる上位ビットラッチステップと、
前記パルス遅延回路内のそれぞれの前記遅延素子の出力信号に基づいて、前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を下位ビットラッチ値として出力する下位ビットラッチ回路に、前記第３の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得させて第１の下位ビットラッチ値として出力させ、前記第２の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得させて第２の下位ビットラッチ値として出力させる下位ビットラッチステップと、
前記パルス遅延回路内の前記遅延素子の個数と、前記上位ビットラッチ値と、前記第１の下位ビットラッチ値と、前記第２の下位ビットラッチ値とに基づいて、前記第１の時刻から前記第２の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数を推定した上位ビット推定値を算出し、該算出した上位ビット推定値と、前記第２の下位ビットラッチ値とに基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成するデジタル演算ステップと、
を含むことを特徴とするＡ／Ｄ変換方法。
【請求項８】
入射光量に応じた光電変換信号を出力する複数の画素が２次元の行列状に配置された画素部と、
アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播するｎ（ｎ：正の整数、ｎ≧２）個の遅延素子を有し、前記ｎ個の遅延素子が円環状に接続され、第１の時刻に前記ｎ個の遅延素子のいずれか１つの遅延素子に入力された前記パルス信号を、少なくとも第２の時刻まで順次伝播させるパルス遅延回路と、前記パルス遅延回路内のいずれか１つの遅延素子の出力信号に基づいて、前記第１の時刻から前記第２の時刻よりも短い第３の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数をカウントするカウンタ回路と、前記カウンタ回路が、前記第３の時刻までカウントした前記周回数を取得し、該取得した周回数を上位ビットラッチ値として出力する上位ビットラッチ回路と、前記パルス遅延回路内のそれぞれの前記遅延素子の出力信号に基づいて、前記第３の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を第１の下位ビットラッチ値として出力し、前記第２の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を第２の下位ビットラッチ値として出力する下位ビットラッチ回路と、前記パルス遅延回路内の前記遅延素子の個数と、前記上位ビットラッチ値と、前記第１の下位ビットラッチ値と、前記第２の下位ビットラッチ値とに基づいて、前記第１の時刻から前記第２の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数を推定した上位ビット推定値を算出し、該算出した上位ビット推定値と、前記第２の下位ビットラッチ値とに基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成するデジタル演算回路と、を具備したＡ／Ｄ変換装置を、前記画素部の各列に対応したＡ／Ｄ変換回路として複数配置したカラムＡ／Ｄ変換回路と、
前記カラムＡ／Ｄ変換回路に備えるそれぞれの前記Ａ／Ｄ変換回路に、前記第１の時刻、前記第２の時刻、および前記第３の時刻を表すクロック信号を出力する、クロック生成回路と、
を備え、
前記カラムＡ／Ｄ変換回路は、
前記画素部の各列の前記画素から出力された前記光電変換信号のそれぞれを、対応する前記Ａ／Ｄ変換回路のそれぞれのアナログ入力信号とし、
前記クロック生成回路から入力されたクロック信号に応じて、それぞれの前記Ａ／Ｄ変換回路が生成したデジタル信号を、該カラムＡ／Ｄ変換回路からの出力信号としてそれぞれ出力する、
ことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換装置、Ａ／Ｄ変換方法および固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）イメージセンサが注目され、実用化されている。このＣＭＯＳイメージセンサは、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）イメージセンサが専用の製造プロセスによって製造されるのに対し、一般的な半導体の製造プロセスを用いて製造することが可能である。このことから、例えば、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）のように、センサ内に種々の機能回路を組み込みことによって、ＣＭＯＳイメージセンサの多機能化が実現可能となっている。
【０００３】
そして、近年では、デジタルカメラ、デジタルビデオカメラや内視鏡などに搭載する固体撮像装置として、アナログ・デジタル変換器（以下、「Ａ／Ｄ変換回路」という）を内蔵した固体撮像装置を使用する例が増えている。このような固体撮像装置に内蔵されるＡ／Ｄ変換回路においては、その回路の全てをデジタル回路で実現したパルス遅延型Ａ／Ｄ変換回路（特許文献１参照）を用いる場合がある。なお、以下の説明においてＡ／Ｄ変換回路といった場合には、パルス遅延型Ａ／Ｄ変換回路のことを示すものとする。
【０００４】
図７は、従来のＡ／Ｄ変換回路の概略構成を示したブロック図である。図７に示した従来のＡ／Ｄ変換回路４００は、パルス遅延回路４０１と、バッファ２と、クロック生成回路４０２と、パルス位置数値化回路４０３と、を備えている。
【０００５】
パルス遅延回路４０１は、複数の遅延素子が円環状に接続されている。図７においては、初段の遅延素子１ａが、否定論理積ゲート（ＮＡＮＤ回路）などのような、２つの入力端子を有する論理ゲート、その他の段の遅延素子１ｂが、論理否定ゲート（ＮＯＴ回路）などのような、１つの入力端子を有する論理ゲートで構成されている場合を示している。なお、以下の説明において、遅延素子１ａと遅延素子１ｂとを区別しない場合には、単に「遅延素子１」という。
【０００６】
初段の遅延素子１ａには、パルス信号Ｐｉｎと、最終段の遅延素子１ｂの出力信号とが入力される。また、次段以降の各遅延素子１ｂには、前段の遅延素子１の出力信号が入力される。パルス信号Ｐｉｎが、初段の遅延素子１ａに入力されると、パルス遅延回路４０１内の走行を開始する。このとき、各遅延素子１は、バッファ２を介して印加された駆動電圧の大きさに応じた伝播遅延時間で、入力されたパルス信号Ｐｉｎを伝播（走行）させる。なお、各遅延素子１は、バッファ２を介して印加された駆動電圧（アナログ入力信号Ｖｉｎ）が低いほど入力信号（パルス信号Ｐｉｎ）を長く遅延させる電圧特性を備えている。各遅延素子１から出力された出力信号は、パルス遅延回路４０１内を走行したパルス信号Ｐｉｎの走行位置として、パルス位置数値化回路４０３に出力される。
【０００７】
クロック生成回路４０２は、パルス信号Ｐｉｎと、サンプリング期間がＴｓのサンプリングクロックＣＫを生成し、パルス信号Ｐｉｎをパルス遅延回路４０１に、サンプリングクロックＣＫをパルス位置数値化回路４０３にそれぞれ出力する。
【０００８】
パルス位置数値化回路４０３は、ラッチ＆エンコーダ回路４０３１と、カウンタ４０３２と、ラッチ回路４０３３と、減算回路４０３４と、を備えている。
ラッチ＆エンコーダ回路４０３１は、クロック生成回路４０２から入力されたサンプリングクロックＣＫのエッジに同期して、パルス遅延回路４０１内を走行したパルス信号Ｐｉｎの走行位置を検出する。また、ラッチ＆エンコーダ回路４０３１は、検出したパルス信号Ｐｉｎの走行位置を、ｂビット（ｂは正の整数）の数値に変換（エンコード）して減算回路４０３４に出力する。
【０００９】
カウンタ４０３２は、サンプリング期間Ｔｓ内にパルス信号Ｐｉｎが円環状のパルス遅延回路４０１内を周回した周回数を取得する。また、カウンタ４０３２は、取得した周回数を、ａビット（ａは正の整数）の計数値としてラッチ回路４０３３に出力する。
ラッチ回路４０３３は、クロック生成回路４０２から入力されたサンプリングクロックＣＫのエッジに同期して、カウンタ４０３２から出力された計数値をラッチし、減算回路４０３４に出力する。
【００１０】
減算回路４０３４は、ラッチ回路４０３３からの出力信号を上位ビット出力値ａ、ラッチ＆エンコーダ回路４０３１からの出力信号を下位ビット出力値ｂとする合成デジタル出力値ａｂを取り込む。そして、最新（今回）のサンプリングによる合成デジタル出力値ａｂから、前回のサンプリングによる合成デジタル出力値ａｂを差し引く減算処理を行い、サンプリング期間Ｔｓ内にパルス信号Ｐｉｎが伝播した遅延素子１の個数を表すデジタル出力値ＤＴを算出する。このようにして、図７に示した従来のＡ／Ｄ変換回路４００では、アナログ入力信号Ｖｉｎをデジタル出力値ＤＴに変換、すなわち、Ａ／Ｄ変換することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第３０６４６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
パルス位置数値化回路４０３内に備えたカウンタ４０３２は、パルス信号Ｐｉｎがパルス遅延回路４０１内を周回するたびに、その周回数を計数して電力を消費する。このため、サンプリング期間Ｔｓの期間中は、カウンタ４０３２が常に電力を消費し続けることになり、カウンタ４０３２の消費電力が、Ａ／Ｄ変換回路４００全体の消費電力に大きく影響してしまう。
【００１３】
そこで、カウンタ４０３２の消費電力がサンプリング期間Ｔｓに比例するという関係を利用し、サンプリング期間Ｔｓを短くすることによってカウンタ４０３２の消費電力を低減させ、Ａ／Ｄ変換回路４００の消費電力を低減させる方法が考えられる。しかしながら、Ａ／Ｄ変換回路４００は、サンプリング期間Ｔｓを長くする程、出力するデジタル出力値ＤＴの分解能が高くなるという性質を備えている。そのため、サンプリング期間Ｔｓを短くしてしまうと、カウンタ４０３２の消費電力を低減させることができる一方、Ａ／Ｄ変換回路４００が出力するデジタル出力値ＤＴの分解能が低下してしまうという問題がある。
【００１４】
本発明は、上記の課題認識に基づいてなされたものであり、出力分解能を犠牲にすることなく、消費電力を低減することができるＡ／Ｄ変換装置、Ａ／Ｄ変換方法および固体撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００１５】
上記の課題を解決するため、本発明のＡ／Ｄ変換装置は、アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播するｎ（ｎ：正の整数、ｎ≧２）個の遅延素子を有し、前記ｎ個の遅延素子が円環状に接続され、第１の時刻に前記ｎ個の遅延素子のいずれか１つの遅延素子に入力された前記パルス信号を、少なくとも第２の時刻まで順次伝播させるパルス遅延回路と、前記パルス遅延回路内のいずれか１つの遅延素子の出力信号に基づいて、前記第１の時刻から前記第２の時刻よりも短い第３の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数をカウントするカウンタ回路と、前記カウンタ回路が、前記第３の時刻までカウントした前記周回数を取得し、該取得した周回数を上位ビットラッチ値として出力する上位ビットラッチ回路と、前記パルス遅延回路内のそれぞれの前記遅延素子の出力信号に基づいて、前記第３の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を第１の下位ビットラッチ値として出力し、前記第２の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を第２の下位ビットラッチ値として出力する下位ビットラッチ回路と、前記パルス遅延回路内の前記遅延素子の個数と、前記上位ビットラッチ値と、前記第１の下位ビットラッチ値と、前記第２の下位ビットラッチ値とに基づいて、前記第１の時刻から前記第２の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数を推定した上位ビット推定値を算出し、該算出した上位ビット推定値と、前記第２の下位ビットラッチ値とに基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成するデジタル演算回路と、を備えることを特徴とする。
【００１６】
また、本発明の前記デジタル演算回路は、前記上位ビットラッチ値と前記第１の下位ビットラッチ値とに基づいて、前記パルス信号が前記パルス遅延回路内を前記第３の時刻までに伝播した前記遅延素子の個数である第１の計数値を算出し、該算出した第１の計数値と、１より大きくｎより小さい所定の係数との積算によって、前記パルス信号が前記パルス遅延回路内を前記第２の時刻までに伝播した前記遅延素子の個数の推定値である第２の計数値を算出し、該算出した第２の計数値と、前記パルス遅延回路内の前記遅延素子の個数と、前記第２の下位ビットラッチ値とに基づいて、前記上位ビット推定値を算出し、該算出した上位ビット推定値と、前記第２の下位ビットラッチ値とに基づいて、前記デジタル出力値を生成する、ことを特徴とする。
【００１７】
また、本発明の前記デジタル演算回路は、前記第１の計数値の最大値および最小値を算出し、該算出した第１の計数値の最大値および最小値と、前記所定の係数とをそれぞれ積算することによって前記第２の計数値の最大値および最小値を算出し、該算出した第２の計数値の最大値および最小値と、前記パルス遅延回路内の前記遅延素子の個数と、前記第２の下位ビットラッチ値とに基づいて、前記上位ビット推定値を決定し、該決定した上位ビット推定値と、前記第２の下位ビットラッチ値とに基づいて、前記デジタル出力値を生成する、ことを特徴とする。
【００１８】
また、本発明の前記デジタル演算回路は、前記算出した第２の計数値の最大値および最小値を、それぞれ前記パルス遅延回路内の前記遅延素子の個数で除算したときの商を、それぞれ周回数の最大値および最小値とし、前記算出した第２の計数値の最大値および最小値を、それぞれ前記パルス遅延回路内の前記遅延素子の個数で除算したときの余りを、それぞれ位置の最大値および最小値とし、前記第２の下位ビットラッチ値と、前記位置の最小値または前記位置の最大値とに基づいて、前記上位ビット推定値を、前記周回数の最大値または前記周回数の最小値のいずれか一方に決定する、ことを特徴とする。
【００１９】
また、本発明の前記デジタル演算回路は、前記第２の下位ビットラッチ値が、前記位置の最小値以上または前記位置の最大値以上である場合に、前記周回数の最小値を、前記上位ビット推定値に決定し、前記第２の下位ビットラッチ値が、前記位置の最小値よりも小さいまたは前記位置の最大値よりも小さい場合に、前記周回数の最大値を、前記上位ビット推定値に決定する、ことを特徴とする。
【００２０】
また、本発明の前記下位ビットラッチ回路が前記パルス遅延回路内を伝播している前記パルス信号の位置を取得したときの誤差の最大値を、前記パルス遅延回路内の前記遅延素子の個数で表した誤差Δｍは、０より大きく（ｎ−１）／２より小さく、前記所定の係数は、ｎ／（２・Δｍ＋１）より小さい、ことを特徴とする。
【００２１】
また、本発明のＡ／Ｄ変換方法は、アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播するｎ（ｎ：正の整数、ｎ≧２）個の遅延素子を有し、前記ｎ個の遅延素子が円環状に接続され、前記ｎ個の遅延素子のいずれか１つの遅延素子に入力された前記パルス信号を、順次伝播させるパルス遅延回路に、第１の時刻に前記パルス信号を入力し、少なくとも第２の時刻まで前記パルス信号を順次伝播させるパルス伝播ステップと、前記パルス遅延回路内のいずれか１つの遅延素子の出力信号に基づいて、前記パルス信号が前記パルス遅延回路内を周回した周回数をカウントするカウンタ回路に、前記第１の時刻から前記第２の時刻よりも短い第３の時刻まで、前記パルス信号の周回数をカウントさせるカウントステップと、前記カウンタ回路がカウントした前記周回数を取得し、該取得した周回数を上位ビットラッチ値として出力する上位ビットラッチ回路に、前記カウンタ回路が前記第３の時刻までカウントした前記周回数を取得させて上位ビットラッチ値として出力させる上位ビットラッチステップと、前記パルス遅延回路内のそれぞれの前記遅延素子の出力信号に基づいて、前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を下位ビットラッチ値として出力する下位ビットラッチ回路に、前記第３の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得させて第１の下位ビットラッチ値として出力させ、前記第２の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得させて第２の下位ビットラッチ値として出力させる下位ビットラッチステップと、前記パルス遅延回路内の前記遅延素子の個数と、前記上位ビットラッチ値と、前記第１の下位ビットラッチ値と、前記第２の下位ビットラッチ値とに基づいて、前記第１の時刻から前記第２の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数を推定した上位ビット推定値を算出し、該算出した上位ビット推定値と、前記第２の下位ビットラッチ値とに基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成するデジタル演算ステップと、を含むことを特徴とする。
【００２２】
また、本発明の固体撮像装置は、入射光量に応じた光電変換信号を出力する複数の画素が２次元の行列状に配置された画素部と、アナログ入力信号の大きさに応じてパルス信号を遅延させて伝播するｎ（ｎ：正の整数、ｎ≧２）個の遅延素子を有し、前記ｎ個の遅延素子が円環状に接続され、第１の時刻に前記ｎ個の遅延素子のいずれか１つの遅延素子に入力された前記パルス信号を、少なくとも第２の時刻まで順次伝播させるパルス遅延回路と、前記パルス遅延回路内のいずれか１つの遅延素子の出力信号に基づいて、前記第１の時刻から前記第２の時刻よりも短い第３の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数をカウントするカウンタ回路と、前記カウンタ回路が、前記第３の時刻までカウントした前記周回数を取得し、該取得した周回数を上位ビットラッチ値として出力する上位ビットラッチ回路と、前記パルス遅延回路内のそれぞれの前記遅延素子の出力信号に基づいて、前記第３の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を第１の下位ビットラッチ値として出力し、前記第２の時刻に前記パルス遅延回路内を伝播している前記パルス信号の位置を取得し、該取得した位置を第２の下位ビットラッチ値として出力する下位ビットラッチ回路と、前記パルス遅延回路内の前記遅延素子の個数と、前記上位ビットラッチ値と、前記第１の下位ビットラッチ値と、前記第２の下位ビットラッチ値とに基づいて、前記第１の時刻から前記第２の時刻までに、前記パルス信号が前記パルス遅延回路内を周回した周回数を推定した上位ビット推定値を算出し、該算出した上位ビット推定値と、前記第２の下位ビットラッチ値とに基づいて、前記アナログ入力信号の大きさに応じたデジタル出力値を生成するデジタル演算回路と、を具備したＡ／Ｄ変換装置を、前記画素部の各列に対応したＡ／Ｄ変換回路として複数配置したカラムＡ／Ｄ変換回路と、前記カラムＡ／Ｄ変換回路に備えるそれぞれの前記Ａ／Ｄ変換回路に、前記第１の時刻、前記第２の時刻、および前記第３の時刻を表すクロック信号を出力する、クロック生成回路と、を備え、前記カラムＡ／Ｄ変換回路は、前記画素部の各列の前記画素から出力された前記光電変換信号のそれぞれを、対応する前記Ａ／Ｄ変換回路のそれぞれのアナログ入力信号とし、前記クロック生成回路から入力されたクロック信号に応じて、それぞれの前記Ａ／Ｄ変換回路が生成したデジタル信号を、該カラムＡ／Ｄ変換回路からの出力信号としてそれぞれ出力する、ことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、Ａ／Ｄ変換装置が出力するデジタル出力値の出力分解能を犠牲にすることなく、消費電力を低減することができるという効果が得られる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態におけるＡ／Ｄ変換回路の概略構成を示したブロック図である。
【図２】本第１の実施形態のＡ／Ｄ変換回路におけるサンプリング時刻とデジタル出力値との関係、および本第１の実施形態のＡ／Ｄ変換回路によるアナログ・デジタル変換動作における各クロック信号のタイミングを示したタイミングチャートである。
【図３】本第１の実施形態のＡ／Ｄ変換回路におけるアナログ入力信号とデジタル出力値との関係を示した図である。
【図４】本第１の実施形態のＡ／Ｄ変換回路におけるデジタル演算回路の処理手順を示したフローチャートである。
【図５】Ａ／Ｄ変換回路のパルス遅延回路内の遅延素子の構成、およびパルス信号の走行位置の関係を模式的に示した図である。
【図６】本発明のＡ／Ｄ変換回路を列毎に複数搭載したカラムＡ／Ｄ変換回路方式の固体撮像装置の概略構成を示したブロック図である。
【図７】従来のＡ／Ｄ変換回路の概略構成を示したブロック図である。
【発明を実施するための形態】
【００２５】
＜第１の実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本第１の実施形態におけるＡ／Ｄ変換回路の概略構成を示したブロック図である。図１に示したＡ／Ｄ変換回路１００は、パルス遅延回路１０１と、バッファ２と、クロック生成回路１０２と、パルス位置数値化回路１０３と、を備えている。なお、以下の説明においては、Ａ／Ｄ変換回路１００に入力されたアナログ入力信号Ｖｉｎをデジタル出力値Ｄｏｕｔに変換するためのサンプリング期間を、「Ｔｓ」とする。
【００２６】
パルス遅延回路１０１は、ｎ個（ｎ：正の整数、ｎ≧２）の遅延素子が円環状に接続された円環遅延回路である。図１においては、初段の遅延素子１ａが、否定論理積ゲート（ＮＡＮＤ回路）などのような、２つの入力端子を有する論理ゲート、その他の段の遅延素子１ｂが、論理否定ゲート（ＮＯＴ回路）などのような、１つの入力端子を有する論理ゲートで構成されている場合を示している。なお、以下の説明において、遅延素子１ａと遅延素子１ｂとを区別しない場合には、単に「遅延素子１」といい、パルス遅延回路１０１内の遅延素子１の個数を「ｎ」とし、単に「遅延素子数ｎ」という。
【００２７】
初段の遅延素子１ａには、パルス信号Ｐｉｎと、最終段の遅延素子１ｂの出力信号とが入力される。また、次段以降の各遅延素子１ｂには、前段の遅延素子１の出力信号が入力される。パルス信号Ｐｉｎが、初段の遅延素子１ａに入力されると、パルス遅延回路１０１内の走行を開始する。このとき、各遅延素子１は、バッファ２を介して印加された駆動電圧の大きさに応じた伝播遅延時間で、入力されたパルス信号Ｐｉｎを伝播（走行）させる。なお、各遅延素子１は、バッファ２を介して印加された駆動電圧（アナログ入力信号Ｖｉｎ）が低いほど入力信号（パルス信号Ｐｉｎ）を長く遅延させる電圧特性を備えている。各遅延素子１から出力された出力信号は、パルス遅延回路１０１内を走行したパルス信号Ｐｉｎの走行位置として、パルス位置数値化回路１０３に出力される。
【００２８】
クロック生成回路１０２は、パルス信号Ｐｉｎを生成し、パルス遅延回路１０１に出力する。また、クロック生成回路１０２は、１＜ｋ＜ｎ（ｋは有理数）を満たす任意の係数ｋを設定し、その設定した係数ｋに基づいて、下位ビットラッチクロックＣＫＬ、上位ビットラッチクロックＣＫＭ、およびカウンタクロックＣＫＣを生成する。クロック生成回路１０２は、生成した下位ビットラッチクロックＣＫＬ、上位ビットラッチクロックＣＫＭ、カウンタクロックＣＫＣ、および設定した係数ｋを、パルス位置数値化回路１０３に出力する。なお、クロック生成回路１０２が設定する係数ｋと、係数ｋに基づいて生成される下位ビットラッチクロックＣＫＬ、上位ビットラッチクロックＣＫＭ、およびカウンタクロックＣＫＣに関する詳細な説明は、後述する。
【００２９】
パルス位置数値化回路１０３は、クロック生成回路１０２から入力された下位ビットラッチクロックＣＫＬ、上位ビットラッチクロックＣＫＭ、およびカウンタクロックＣＫＣのエッジに同期して、サンプリング期間Ｔｓ内にパルス信号Ｐｉｎが通過したパルス遅延回路１０１内の遅延素子１の個数を検出する。また、パルス位置数値化回路１０３は、検出した遅延素子１の個数、およびクロック生成回路１０２から入力された係数ｋに基づいて、Ａ／Ｄ変換した結果であるデジタル出力値Ｄｏｕｔを算出して出力する。パルス位置数値化回路１０３は、下位ビットラッチ＆エンコーダ回路１０３１と、カウンタ１０３２と、上位ビットラッチ回路１０３３と、デジタル演算回路１０３４と、を備えている。
【００３０】
下位ビットラッチ＆エンコーダ回路１０３１は、クロック生成回路１０２から入力された下位ビットラッチクロックＣＫＬの立ち上がりエッジに同期して、パルス遅延回路１０１内を走行したパルス信号Ｐｉｎの走行位置を検出する。より具体的には、下位ビットラッチ＆エンコーダ回路１０３１は、後述するサンプリング時刻Ｔｓ／ｋ、およびサンプリング時刻Ｔｓのタイミングで、パルス信号Ｐｉｎの走行位置を、それぞれ検出する。そして、下位ビットラッチ＆エンコーダ回路１０３１は、検出したパルス信号Ｐｉｎの走行位置を、ｂビット（ｂは正の整数）の数値に変換（エンコード）して、デジタル演算回路１０３４に出力する。
【００３１】
なお、以下の説明においては、下位ビットラッチ＆エンコーダ回路１０３１からの出力信号を、単に「走行位置」、または「下位ビット出力値」という。また、以下の説明においては、サンプリング時刻Ｔｓ／ｋのときに検出したパルス信号Ｐｉｎの走行位置を「ｍ１」（ｍ１は、０≦ｍ１≦ｎ−１を満たす整数）、サンプリング時刻Ｔｓのときに検出したパルス信号Ｐｉｎの走行位置を「ｍ２」（ｍ２は０≦ｍ２≦ｎ−１を満たす整数）とする。
【００３２】
カウンタ１０３２は、クロック生成回路１０２から入力されたカウンタクロックＣＫＣの立ち上がりエッジに同期して駆動を開始し、カウンタクロックＣＫＣの立ち下がりエッジに同期して駆動を停止する。すなわち、カウンタ１０３２の駆動は、クロック生成回路１０２から入力されたカウンタクロックＣＫＣによって制御される。例えば、サンプリング時刻０のときにカウンタクロックＣＫＣが立ち上がり、サンプリング時刻Ｔｓ／ｋのときにカウンタクロックＣＫＣが立ち下がる場合、カウンタ１０３２の駆動期間は、サンプリング時刻０〜サンプリング時刻Ｔｓ／ｋの期間、すなわち、サンプリング期間Ｔｓの１／ｋの期間となる。
【００３３】
また、カウンタ１０３２は、駆動期間、上述の場合ではサンプリング期間Ｔｓ／ｋの期間内にパルス信号Ｐｉｎが円環状のパルス遅延回路１０１内を周回した周回数を取得する。そして、カウンタ１０３２は、取得した周回数を、ａビット（ａは正の整数）の計数値として上位ビットラッチ回路１０３３に出力する。
【００３４】
上位ビットラッチ回路１０３３は、クロック生成回路１０２から入力された上位ビットラッチクロックＣＫＭの立ち上がりエッジに同期して、カウンタ１０３２から出力された計数値、すなわち、カウンタ１０３２が駆動しているサンプリング期間Ｔｓ／ｋの期間内にパルス遅延回路１０１を周回したパルス信号Ｐｉｎの周回数をラッチし、デジタル演算回路１０３４に出力する。
【００３５】
なお、以下の説明においては、上位ビットラッチ回路１０３３からの出力値を、単に「周回数」、または「上位ビット出力値」という。また、以下の説明においては、サンプリング期間Ｔｓ／ｋにおける周回数を「ｒ１」（ｒ１は、０以上の整数）とする。
【００３６】
デジタル演算回路１０３４は、下位ビットラッチ＆エンコーダ回路１０３１から出力されるパルス信号Ｐｉｎの走行位置ｍ１および走行位置ｍ２と、上位ビットラッチ回路１０３３から出力されるパルス信号Ｐｉｎの周回数ｒ１と、パルス遅延回路１０１内の遅延素子数ｎと、クロック生成回路１０２から入力された係数ｋとの５つの値を取り込む。そして、取り込んだ５つの値に基づいて、サンプリング期間Ｔｓ内にパルス信号Ｐｉｎが伝播した遅延素子１の個数を算出し、算出した遅延素子１の個数を数値化したデジタル出力値Ｄｏｕｔを出力する。このようにして、本第１の実施形態のＡ／Ｄ変換回路１００では、アナログ入力信号Ｖｉｎをデジタル出力値Ｄｏｕｔに、Ａ／Ｄ変換する。なお、デジタル演算回路１０３４におけるデジタル出力値Ｄｏｕｔの算出方法（演算処理方法）に関する詳細な説明は、後述する。
【００３７】
次に、本第１の実施形態のＡ／Ｄ変換回路１００におけるＡ／Ｄ変換の動作手順について説明する。以下の説明においては、Ａ／Ｄ変換回路１００内の構成要素の動作を、サンプリング期間Ｔｓ内のサンプリング時刻の経過に沿って説明する。図２は、本第１の実施形態のＡ／Ｄ変換回路１００におけるサンプリング時刻とデジタル出力値Ｄｏｕｔとの関係、および本第１の実施形態のＡ／Ｄ変換回路１００によるアナログ・デジタル変換動作における各クロック信号のタイミングを示したタイミングチャートである。
【００３８】
サンプリング時刻０では、カウンタ１０３２が、クロック生成回路１０２から入力されたカウンタクロックＣＫＣの立ち上がりエッジに同期して駆動を開始する。また、このとき、クロック生成回路１０２は、パルス信号Ｐｉｎを、パルス遅延回路１０１内の初段の遅延素子１ａに入力する。これにより、パルス信号Ｐｉｎがパルス遅延回路１０１内の走行を開始する。このようにして、Ａ／Ｄ変換回路１００によるＡ／Ｄ変換のサンプリングが開始される。
【００３９】
サンプリング時刻Ｔｓ／ｋでは、カウンタ１０３２が、クロック生成回路１０２から入力されたカウンタクロックＣＫＣの立ち下がりエッジに同期して駆動を停止する。これにより、カウンタ１０３２の駆動期間は、サンプリング期間Ｔｓの１／ｋの期間となる。また、このとき、下位ビットラッチ＆エンコーダ回路１０３１は、クロック生成回路１０２から入力された下位ビットラッチクロックＣＫＬの立ち上がりエッジに同期して、パルス信号Ｐｉｎのパルス遅延回路１０１内の走行位置を検出し、検出した走行位置ｍ１をデジタル演算回路１０３４に出力する。また、上位ビットラッチ回路１０３３は、クロック生成回路１０２から入力された上位ビットラッチクロックＣＫＭの立ち上がりエッジに同期して、カウンタ１０３２から出力された駆動期間Ｔｓ／ｋにパルス遅延回路１０１を周回したパルス信号Ｐｉｎの周回数を検出し、検出した周回数ｒ１をデジタル演算回路１０３４に出力する。
【００４０】
デジタル演算回路１０３４は、下位ビットラッチ＆エンコーダ回路１０３１から入力された走行位置ｍ１、および上位ビットラッチ回路１０３３から入力された周回数ｒ１が入力されると、入力された走行位置ｍ１、周回数ｒ１、パルス遅延回路１０１内の遅延素子数ｎ、およびクロック生成回路１０２が設定した係数ｋに基づいて、デジタル出力値Ｄｏｕｔの演算処理を開始する。
【００４１】
サンプリング時刻Ｔｓ／ｋからサンプリング時刻Ｔｓまでの期間では、カウンタ１０３２は駆動を停止している。なお、パルス信号Ｐｉｎは、カウンタ１０３２が停止している期間であっても、パルス遅延回路１０１内の走行を継続している。
【００４２】
サンプリング時刻Ｔｓで、下位ビットラッチ＆エンコーダ回路１０３１は、クロック生成回路１０２から入力された下位ビットラッチクロックＣＫＬの立ち上がりエッジに同期して、パルス信号Ｐｉｎのパルス遅延回路１０１内の走行位置を検出し、検出した走行位置ｍ２をデジタル演算回路１０３４に出力する。これにより、Ａ／Ｄ変換回路１００におけるＡ／Ｄ変換のサンプリングが終了する。
【００４３】
デジタル演算回路１０３４は、下位ビットラッチ＆エンコーダ回路１０３１から入力された走行位置ｍ２が入力されると、入力された走行位置ｍ２、およびサンプリング時刻Ｔｓ／ｋのときに算出した結果に基づいて、サンプリング期間Ｔｓ内にパルス遅延回路１０１を周回したパルス信号Ｐｉｎの周回数ｒ２の予測（演算処理）を行う。そして、予測した周回数ｒ２と、走行位置ｍ２とに基づいて、サンプリング期間Ｔｓ内にパルス信号Ｐｉｎが伝播した遅延素子１の個数を数値化したデジタル出力値Ｄｏｕｔを出力する。
【００４４】
ここで、デジタル演算回路１０３４が算出するデジタル出力値Ｄｏｕｔについて説明する。図２に示したように、Ａ／Ｄ変換回路が出力するデジタル出力値Ｄｏｕｔは、サンプリング期間に比例して増加する。そこで、サンプリング時刻Ｔｓ／ｋのときのデジタル出力値ＤＫが既知であれば、サンプリング期間の比からサンプリング期間Ｔｓのときのデジタル出力値ＤＴを予測することができる。すなわち、Ａ／Ｄ変換回路１００では、サンプリング時刻Ｔｓ／ｋのときに検出した走行位置ｍ１と、周回数ｒ１とに基づいてデジタル出力値ＤＫを算出することによって、デジタル出力値ＤＴを予測することもできる。
【００４５】
しかし、図３に示したように、サンプリング期間Ｔｓ／ｋのときのデジタル出力値ＤＫを単純にｋ倍したデジタル出力値ｋ・ＤＫは、サンプリング期間Ｔｓのときのデジタル出力値ＤＴとは正確に一致しない。これは、サンプリング期間が異なると、Ａ／Ｄ変換回路の出力分解能が異なってしまうことが原因である。より具体的には、実際のデジタル出力値ＤＴは、図３に示した線Ａのように、アナログ入力信号Ｖｉｎに応じて細かく変化するが、デジタル出力値ｋ・ＤＫは、図３に示した線Ｂのように、係数ｋの倍数で変化する。すなわち、サンプリング期間Ｔｓのときのデジタル出力値ＤＴは、サンプリング期間が短いサンプリング期間Ｔｓ／ｋのときのデジタル出力値ＤＫに比べて、出力分解能が高い。このため、デジタル出力値ｋ・ＤＫは、デジタル出力値ＤＴと正確に一致しないのである。
【００４６】
そこで、Ａ／Ｄ変換回路１００では、サンプリング時刻Ｔｓ／ｋのときに検出した上位ビット出力値ｒ１、下位ビット出力値ｍ１以外に、サンプリング時刻Ｔｓのときに検出した下位ビット出力値ｍ２を含めた計３つの測定結果と、さらに、遅延素子数ｎ、係数ｋの計２つの数値とを含めた、計５つの値に基づいて、サンプリング時刻Ｔｓのときの上位ビット出力値ｒ２（ｒ２は０以上の整数）を正確に予測する。そして、上位ビット出力値ｒ２と下位ビット出力値ｍ２とに基づいて、デジタル出力値ＤＴと同等の出力分解能を持つデジタル出力値Ｄｏｕｔを算出する。
【００４７】
このように、サンプリング時刻Ｔｓのときの上位ビット出力値ｒ２を、実際にカウンタ１０３２が測定（検出）せずに予測することができれば、図２に示したように、カウンタ１０３２を、サンプリング時刻０からＴｓ／ｋまでの期間だけ駆動させ、サンプリング時刻Ｔｓ／ｋからＴｓまでの期間は停止させることができる。すなわち、Ａ／Ｄ変換回路１００では、カウンタ１０３２の駆動期間を従来のサンプリング期間Ｔｓの１／ｋ倍であるサンプリング期間Ｔｓ／ｋに短縮しつつ、従来のデジタル出力値ＤＴと同等の出力分解能を持つデジタル出力値Ｄｏｕｔを算出することができる。
【００４８】
そして、カウンタ１０３２が停止している期間は、カウンタ１０３２が消費する電力を低減することができる。従って、Ａ／Ｄ変換回路１００では、サンプリング期間がサンプリング期間Ｔｓであるときの出力分解能を犠牲にすることなく、カウンタ１０３２の消費電力を従来のＡ／Ｄ変換回路に比べて１／ｋに低減することができる。
【００４９】
なお、カウンタ１０３２は、サンプリング時刻Ｔｓ／ｋからサンプリング時刻Ｔｓまでの全ての期間で停止している必要はない。例えば、サンプリング時刻Ｔｓ／ｋからサンプリング時刻Ｔｓまでの期間において、予め定められた期間や予め定めたタイミングで、一時的に駆動する構成とすることもできる。すなわち、サンプリング時刻Ｔｓ／ｋからサンプリング時刻Ｔｓまでの期間において、少なくともカウンタ１０３２が停止している期間があれば、カウンタ１０３２が停止している期間に応じて、カウンタ１０３２の消費電力を従来のＡ／Ｄ変換回路よりも低減することができる。
【００５０】
＜第１の算出方法＞
次に、本発明の第１の実施形態のＡ／Ｄ変換回路１００におけるデジタル出力値Ｄｏｕｔの第１の算出方法（演算処理方法）について説明する。Ａ／Ｄ変換回路１００では、デジタル演算回路１０３４が、第１の算出方法によってデジタル出力値Ｄｏｕｔを算出する。なお、以下の説明においては、サンプリング期間Ｔｓのときのデジタル出力値ＤＴと同等の出力分解能を持つデジタル出力値Ｄｏｕｔを、単に「デジタル出力値Ｄｏｕｔ」という。
【００５１】
パルス遅延回路１０１内を走行したパルス信号Ｐｉｎの走行位置を測定したとき、その測定結果に対して、主に２つの誤差が付加されることが考えられる。１つは量子化誤差である。この量子化誤差は、遅延素子１が１個分の遅延時間、すなわちパルス信号Ｐｉｎが走行するパルス遅延回路１０１の１／ｎ周（ｎは遅延素子数）の時間に相当する誤差である。また、もう１つは測定誤差である。この測定誤差は、Ａ／Ｄ変換回路の電源の揺らぎなどによる測定値のばらつきである。以下の説明する本第１の算出方法においては、Ａ／Ｄ変換回路１００における測定結果に対して、無視できる程度に小さい測定誤差については考慮せず、量子化誤差のみを考慮した場合におけるデジタル出力値Ｄｏｕｔの算出方法について説明する。
【００５２】
Ａ／Ｄ変換回路１００における第１の算出方法では、サンプリング時刻Ｔｓ／ｋのときに、上位ビットラッチ回路１０３３が上位ビット出力値ｒ１を、下位ビットラッチ＆エンコーダ回路１０３１が下位ビット出力値ｍ１を、それぞれ正確に測定できた場合、係数ｋについて、下式（１）のような条件が存在する。
【００５３】
【数１】
2012244593.tif 000003
【００５４】
上式（１）において、ｋはクロック生成回路１０２が設定する係数を示し、ｎはパルス遅延回路１０１内に備えた遅延素子１の個数（遅延素子数）を示す。上式（１）の条件を満たす任意の係数ｋであれば、第１の算出方法によってデジタル出力値Ｄｏｕｔを一意的に算出することができる。
【００５５】
ここで、上式（１）についての証明を行う。サンプリング時刻Ｔｓ／ｋとサンプリング時刻Ｔｓとを比較すると、Ｔｓ／ｋ＜Ｔｓである。従って、係数ｋは、ｋ＞１となる。また、ここでは、サンプリング時刻Ｔｓ／ｋのときの下位ビット出力値ｍ１に含まれる誤差は、量子化誤差のみとしている。この量子化誤差は、パルス信号Ｐｉｎが走行するパルス遅延回路１０１内の１個の遅延素子１の遅延時間であり、この遅延時間をパルス遅延回路１０１を周回したパルス信号Ｐｉｎの周回数に換算すると、１／ｎ周である。ここで、サンプリング期間を、サンプリング期間Ｔｓ／ｋからサンプリング期間Ｔｓにするためにｋ倍すると、下位ビット出力値ｍ１の誤差範囲（＝１／ｎ周）もｋ倍される。
【００５６】
このため、ｋ倍された下位ビット出力値ｍ１の誤差範囲（＝ｋ／ｎ周）が、パルス信号Ｐｉｎが走行するパルス遅延回路１０１の１周以上の周回数である場合には、サンプリング時刻Ｔｓの上位ビット出力値ｒ２（ｒ２は０以上の整数）が複数通り存在してしまい、デジタル算出値Ｄｏｕｔを一意的に算出することができない。従って、デジタル算出値Ｄｏｕｔを一意的に算出するためには、下式（２）が成り立たなければならない。
【００５７】
【数２】
2012244593.tif 000004
【００５８】
係数ｋが、上式（１）の条件を満たす任意の値であれば、サンプリング時刻Ｔｓの上位ビット出力値ｒ２が１通りだけ存在するため、デジタル出力値Ｄｏｕｔを一意的に算出することができる。従って、測定結果に対して量子化誤差のみを考慮した場合、式（１）の条件を満たす任意の係数ｋであれば、デジタル出力値Ｄｏｕｔを一意的に算出することができる。
【００５９】
次に、本発明の第１の実施形態のＡ／Ｄ変換回路１００内のデジタル演算回路１０３４におけるデジタル出力値Ｄｏｕｔ算出の処理手順について説明する。図４は、本第１の実施形態のＡ／Ｄ変換回路１００におけるデジタル演算回路１０３４の処理手順を示したフローチャートである。なお、以下の説明においては、パルス信号Ｐｉｎが伝播したパルス遅延回路１０１内の遅延素子１の個数を、パルス遅延回路１０１を周回したパルス信号Ｐｉｎの周回数に換算した値を「伝播周回数」という。ただし、伝播した遅延素子１の個数の分解能は、遅延素子１の１個以下の値とする。
【００６０】
クロック生成回路１０２は、Ａ／Ｄ変換回路１００の動作が開始される前に、上式（１）の条件「１＜ｋ＜ｎ」を満たす任意の係数ｋの値を、予め設定する。そして、クロック生成回路１０２は、設定した係数ｋに基づいた下位ビットラッチクロックＣＫＬ、上位ビットラッチクロックＣＫＭ、カウンタクロックＣＫＣ、およびパルス信号Ｐｉｎを出力し、Ａ／Ｄ変換回路１００の動作を開始する。そして、Ａ／Ｄ変換回路１００のデジタル演算回路１０３４は、Ａ／Ｄ変換回路１００の動作中に得られたそれぞれの値に基づいて、図４に示したフローチャートのそれぞれの処理を行う。
【００６１】
図４に示した処理Ａは、サンプリング時刻Ｔｓ／ｋのときの伝播周回数ｘ１の誤差範囲を求める処理である。処理Ａにおいてデジタル演算回路１０３４は、サンプリング時刻Ｔｓ／ｋのときに、上位ビットラッチ回路１０３３が取得した上位ビット出力値ｒ１（ｒ１は０以上の整数）、および下位ビットラッチ＆エンコーダ回路１０３１が取得した下位ビット出力値ｍ１（ｍ１は０≦ｍ１≦ｎ−１を満たす整数）に基づいて、サンプリング期間Ｔｓ／ｋのときの伝搬周回数の最小値Ｍｉｎ１と最大値Ｍａｘ１とを、下式（３）によって算出する。
【００６２】
【数３】
2012244593.tif 000005
【００６３】
これより、サンプリング時刻Ｔｓ／ｋのときの伝播周回数ｘ１（ｘ１は０以上の任意の数）について、下式（４）が成り立つ。
【００６４】
【数４】
2012244593.tif 000006
【００６５】
図４に示した処理Ｂは、サンプリング時刻Ｔｓ／ｋのときの伝播周回数ｘ１の誤差範囲のｋ倍となる、サンプリング時刻Ｔｓのときの伝播周回数ｘ２（ｘ２は０以上の任意の数）の誤差範囲を求める処理である。処理Ｂにおいてデジタル演算回路１０３４は、処理Ａで算出した最小値Ｍｉｎ１と最大値Ｍａｘ１とを用いて、サンプリング期間Ｔｓのときの伝搬周回数の最小値Ｍｉｎ２と最大値Ｍａｘ２とを、下式（５）によって算出する。
【００６６】
【数５】
2012244593.tif 000007
【００６７】
なお、上式（５）において仮定した上位ビット出力値ｒ３、下位ビット出力値ｍ３、上位ビット出力値ｒ４、下位ビット出力値ｍ４は、下式（６）によって算出した値である。
【００６８】
【数６】
2012244593.tif 000008
【００６９】
なお、上式（６）において、ＱＵＯＴＩＥＮＴ［ｐ，ｑ］およびＭＯＤ［ｐ，ｑ］は、それぞれｐ／ｑの商および余りを算出する関数として表している。また、上位ビット出力値ｒ３、上位ビット出力値ｒ４は、それぞれ０以上の整数、下位ビット出力値ｍ３、下位ビット出力値ｍ４は、それぞれ０≦ｍ３≦ｎ−１、０≦ｍ４≦ｎ−１を満たす整数である。これにより、サンプリング時刻Ｔｓのときの伝播周回数ｘ２（ｘ１は０以上の任意の数）について、下式（７）が成り立つ。
【００７０】
【数７】
2012244593.tif 000009
【００７１】
また、サンプリング時刻Ｔｓのときの伝播周回数ｘ２は、サンプリング時刻Ｔｓのときの上位ビット出力値ｒ２（ｒ２は０以上の整数）、およびサンプリング時刻Ｔｓのときに下位ビットラッチ＆エンコーダ回路１０３１が検出した下位ビット出力値ｍ２（ｍ２は０≦ｍ２≦ｎ−１を満たす整数）を用いて、下式（８）で表すことができる。
【００７２】
【数８】
2012244593.tif 000010
【００７３】
なお、Ａ／Ｄ変換回路１００では、サンプリング時刻Ｔｓのときにカウンタ１０３２は停止しているため、上位ビットラッチ回路１０３３は、サンプリング時刻Ｔｓのときの上位ビット出力値ｒ２を取得しない。従って、上位ビット出力値ｒ２は、未知数である。そこで、デジタル演算回路１０３４は、以下の処理Ｃ、処理Ｄ、および処理Ｅによって、サンプリング時刻Ｔｓのときの上位ビット出力値ｒ２を算出し、上式（８）に示したサンプリング時刻Ｔｓのときの伝播周回数ｘ２を決定する。
【００７４】
図４に示した処理Ｃは、サンプリング時刻Ｔｓのときの下位ビット出力値ｍ２と、上式（５）および上式（６）で示した下位ビット出力値ｍ３との大小関係を比較し、未知数である上位ビット出力値ｒ２を選択する処理である。従って、デジタル演算回路１０３４は、下位ビットラッチ＆エンコーダ回路１０３１がサンプリング時刻Ｔｓのときの下位ビット出力値ｍ２を取得した後に、処理Ｃを実行する。デジタル演算回路１０３４は、処理Ｃを実行した結果、下位ビット出力値ｍ２が下位ビット出力値ｍ３以上である場合には、次に処理Ｄを実行し、下位ビット出力値ｍ２が下位ビット出力値ｍ３よりも小さい場合には、次に処理Ｅを実行する。
【００７５】
図４に示した処理Ｄおよび処理Ｅは、処理Ｃの結果に応じて上位ビット出力値ｒ２を決定する処理である。デジタル演算回路１０３４は、処理Ｄまたは処理Ｅによって、サンプリング時刻Ｔｓのときの上位ビット出力値ｒ２を、式（５）および上式（６）で示した上位ビット出力値ｒ３、または上位ビット出力値ｒ４のいずれかの値にする。デジタル演算回路１０３４は、処理Ｃの結果がＴＲＵＥ、すなわち、ｍ２≧ｍ３である場合には、処理Ｄにおいて、上位ビット出力値ｒ３を上位ビット出力値ｒ２とする（ｒ２＝ｒ３）。また、デジタル演算回路１０３４は、処理Ｃの結果がＦＡＬＳＥ、すなわち、ｍ２＜ｍ３である場合には、処理Ｅにおいて、上位ビット出力値ｒ４を上位ビット出力値ｒ２とする（ｒ２＝ｒ４）。これより、上式（８）に示したサンプリング時刻Ｔｓの伝播周回数ｘ２が決定される。
【００７６】
なお、図４に示した処理Ｃにおいては、サンプリング時刻Ｔｓのときの下位ビット出力値ｍ２と、上式（５）および上式（６）で示した下位ビット出力値ｍ４との大小関係を比較することによって、未知数である上位ビット出力値ｒ２を選択する処理とすることもできる。すなわち、処理Ｃの判定を行う式の下位ビット出力値ｍ３を、下位ビット出力値ｍ４に変更したｍ２≧ｍ４を、処理Ｃの判定を行う式とすることもできる。このとき、デジタル演算回路１０３４は、下位ビット出力値ｍ２が下位ビット出力値ｍ４以上（ｍ２≧ｍ４）である場合には、処理Ｄにおいて、上位ビット出力値ｒ３を上位ビット出力値ｒ２とする（ｒ２＝ｒ３）。また、デジタル演算回路１０３４は、下位ビット出力値ｍ２が下位ビット出力値ｍ４よりも小さい（ｍ２＜ｍ４）場合には、処理Ｅにおいて、上位ビット出力値ｒ４を上位ビット出力値ｒ２とする（ｒ２＝ｒ４）。このような処理でも、上式（８）に示したサンプリング時刻Ｔｓの伝播周回数ｘ２を決定することができる。
【００７７】
図４に示した処理Ｆは、上式（８）に示したサンプリング時刻Ｔｓの伝播周回数ｘ２に基づいて、デジタル出力値Ｄｏｕｔを算出する処理である。処理Ｆにおいてデジタル演算回路１０３４は、伝播周回数ｘ２を二値化し、二値化した値を、Ａ／Ｄ変換回路１００がＡ／Ｄ変換したデジタル出力値Ｄｏｕｔとして出力する。
【００７８】
このようにして、Ａ／Ｄ変換回路１００における第１の算出方法では、デジタル演算回路１０３４が、図４に示した処理手順によってサンプリング時刻Ｔｓのときのデジタル出力値Ｄｏｕｔを算出することにより、Ａ／Ｄ変換回路１００に入力されたアナログ入力信号Ｖｉｎに応じたデジタル出力値Ｄｏｕｔを、一意的に算出することができる。
【００７９】
ここで、Ａ／Ｄ変換回路１００内のデジタル演算回路１０３４が第１の算出方法によってデジタル出力値Ｄｏｕｔを算出する場合の具体的な例について説明する。以下の説明においては、図５に示したＡ／Ｄ変換回路のパルス遅延回路内の遅延素子の構成、およびパルス信号の走行位置の関係を模式的に示した図を参照する。図５では、デジタル演算回路１０３４によって算出したサンプリング時刻Ｔｓのときの伝播周回数ｘ２の誤差範囲、および伝播周回数ｘ２を示すパルス信号Ｐｉｎのパルス遅延回路１０１内の走行位置を模式的に示している。
【００８０】
＜第１の具体例＞
まず、本第１の具体例で、クロック生成回路１０２によって設定された係数ｋが、上式（１）に示した係数ｋの条件「１＜ｋ＜ｎ」を満たしている場合について説明する。なお、本第１の具体例では、遅延素子数ｎ＝８、係数ｋ＝７、上位ビット出力値ｒ１＝３、下位ビット出力値ｍ１＝５、下位ビット出力値ｍ２＝６とする。
【００８１】
処理Ａにおいては、上式（３）から、最小値Ｍｉｎ１と最大値Ｍａｘ１とについて、下式（９）が成り立つ。
【００８２】
【数９】
2012244593.tif 000011
【００８３】
そして、上式（４）により、サンプリング時刻Ｔｓ／ｋのときの伝播周回数ｘ１について、下式（１０）が成り立つ。
【００８４】
【数１０】
2012244593.tif 000012
【００８５】
処理Ｂにおいては、上式（５）および上式（６）から、上位ビット出力値ｒ３、下位ビット出力値ｍ３、上位ビット出力値ｒ４、下位ビット出力値ｍ４、最小値Ｍｉｎ２、および最大値Ｍａｘ２について、下式（１１）が成り立つ。
【００８６】
【数１１】
2012244593.tif 000013
【００８７】
そして、上式（７）により、サンプリング時刻Ｔｓのときの伝播周回数ｘ２について、下式（１２）が成り立つ。
【００８８】
【数１２】
2012244593.tif 000014
【００８９】
上式（１２）から、サンプリング時刻Ｔｓのときのパルス信号Ｐｉｎのパルス遅延回路１０１内の走行位置は、図５（ａ）に示したように、２５周目の３段目の遅延素子１から２６周目の２段目の遅延素子１の範囲であることが予測される。
【００９０】
本第１の具体例では、下位ビット出力値ｍ２＝６であり、上式（１１）から下位ビット出力値ｍ３＝３であることから、処理Ｃにおいて、「ｍ２≧ｍ３」が成り立つ。すなわち、処理Ｃの結果がＴＲＵＥである。これにより、処理Ｄに移行する。
【００９１】
そして、処理Ｄにおいて、上位ビット出力値ｒ３を上位ビット出力値ｒ２とすることにより、上位ビット出力値ｒ２＝２５となる。これにより、サンプリング時刻Ｔｓの伝播周回数ｘ２は、上式（８）から、下式（１３）で表される。
【００９２】
【数１３】
2012244593.tif 000015
【００９３】
上式（１２）および上式（１３）から、伝播周回数ｘ２は、図５（ａ）に示した２５周目の６段目の遅延素子１の位置であると一意的に決定される。そして、処理Ｆにおいて、上式（１３）に示したサンプリング時刻Ｔｓの伝播周回数ｘ２を二値化することによって、デジタル出力値Ｄｏｕｔを算出する。
【００９４】
このように、クロック生成回路１０２によって設定された係数ｋが、上式（１）に示した係数ｋの条件「１＜ｋ＜ｎ」を満たしている場合には、伝播周回数ｘ２が、上式（１３）に示した１通りだけ存在するため、伝播周回数ｘ２を一意的に算出することができ、Ａ／Ｄ変換回路１００がＡ／Ｄ変換したデジタル出力値Ｄｏｕｔを一意的に算出することができる。
【００９５】
＜第２の具体例＞
次に、本第２の具体例で、クロック生成回路１０２によって設定された係数ｋが、上式（１）に示した係数ｋの条件「１＜ｋ＜ｎ」を満たしていない場合について説明する。なお、本第２の具体例では、遅延素子数ｎ＝８、係数ｋ＝９、上位ビット出力値ｒ１＝２、下位ビット出力値ｍ１＝３、下位ビット出力値ｍ２＝３とする。
【００９６】
処理Ａにおいては、上式（３）から、最小値Ｍｉｎ１と最大値Ｍａｘ１とについて、下式（１４）が成り立つ。
【００９７】
【数１４】
2012244593.tif 000016
【００９８】
そして、上式（４）により、サンプリング時刻Ｔｓ／ｋのときの伝播周回数ｘ１について、下式（１５）が成り立つ。
【００９９】
【数１５】
2012244593.tif 000017
【０１００】
処理Ｂにおいては、上式（５）および上式（６）から、上位ビット出力値ｒ３、下位ビット出力値ｍ３、上位ビット出力値ｒ４、下位ビット出力値ｍ４、最小値Ｍｉｎ２、および最大値Ｍａｘ２について、下式（１６）が成り立つ。
【０１０１】
【数１６】
2012244593.tif 000018
【０１０２】
そして、上式（７）により、サンプリング時刻Ｔｓのときの伝播周回数ｘ２について、下式（１７）が成り立つ。
【０１０３】
【数１７】
2012244593.tif 000019
【０１０４】
上式（１７）から、サンプリング時刻Ｔｓのときのパルス信号Ｐｉｎのパルス遅延回路１０１内の走行位置は、図５（ｂ）に示したように、２１周目の３段目の遅延素子１から２２周目の４段目の遅延素子１の範囲であることが予測される。
【０１０５】
本第２の具体例では、下位ビット出力値ｍ２＝３であり、上式（１７）から下位ビット出力値ｍ３＝３であることから、処理Ｃにおいて、「ｍ２≧ｍ３」が成り立つ。すなわち、処理Ｃの結果がＴＲＵＥである。これにより、処理Ｄに移行する。
【０１０６】
そして、処理Ｄにおいて、上位ビット出力値ｒ３を上位ビット出力値ｒ２とすることにより、上位ビット出力値ｒ２＝２１となる。これにより、サンプリング時刻Ｔｓの伝播周回数ｘ２は、上式（８）から、下式（１８）で表される。
【０１０７】
【数１８】
2012244593.tif 000020
【０１０８】
上式（１８）から、伝播周回数ｘ２は、図５（ｂ）に示した２１周目の３段目の遅延素子１の位置であると決定される。しかし、上式（１７）および図５（ｂ）からわかるように、下位ビット出力値ｍ３＝３、すなわち、サンプリング時刻Ｔｓのときのパルス信号Ｐｉｎのパルス遅延回路１０１内の走行位置が３段目の遅延素子１の位置である場合は、２２周目にも存在してしまう。このため、伝播周回数ｘ２は、下式（１９）のように、２通り存在してしまい、伝播周回数ｘ２を一意的に決定することができない。
【０１０９】
【数１９】
2012244593.tif 000021
【０１１０】
このように伝播周回数ｘ２が２通り存在してしまうのは、クロック生成回路１０２が予め設定する係数ｋによりものである。本第２の具体例では、遅延素子数ｎ＝８であるのに対して、係数ｋ＝９であり、係数ｋが、上式（１）に示した係数ｋの条件「１＜ｋ＜ｎ」を満たしていないからである。
【０１１１】
すなわち、クロック生成回路１０２によって設定された係数ｋが、上式（１）に示した係数ｋの条件「１＜ｋ＜ｎ」を満たしていない場合には、伝播周回数ｘ２が、上式（１９）に示したように２通り存在してしまい、伝播周回数ｘ２を一意的に算出することができない。従って、Ａ／Ｄ変換回路１００がＡ／Ｄ変換したデジタル出力値Ｄｏｕｔを一意的に算出するためには、上式（１）に示した係数ｋの条件「１＜ｋ＜ｎ」を満たしている必要がある。
【０１１２】
このように、本第１の実施形態のＡ／Ｄ変換回路１００では、第１の算出方法によって、図７に示した従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓのときの出力分解能と同等の出力分解能を持つデジタル出力値Ｄｏｕｔを算出することができる。
【０１１３】
なお、本第１の実施形態のＡ／Ｄ変換回路１００における第１の算出方法の説明では、パルス遅延回路１０１内を走行したパルス信号Ｐｉｎの走行位置を測定したときの測定結果に付加されると考えられる２つの誤差（量子化誤差および測定誤差）の内、量子化誤差のみを考慮した場合について説明した。パルス遅延回路１０１内を走行したパルス信号Ｐｉｎの走行位置を測定したときの測定結果の誤差として、量子化誤差以外に、さらに測定誤差が付加されている場合には、上式（１）に示した係数ｋの条件「１＜ｋ＜ｎ」を、測定誤差に対応した条件にすることによって、量子化誤差と測定誤差とを考慮したデジタル出力値Ｄｏｕｔを算出することができる。
【０１１４】
＜第２の算出方法＞
次に、本発明の第１の実施形態のＡ／Ｄ変換回路１００におけるデジタル出力値Ｄｏｕｔの第２の算出方法（演算処理方法）について説明する。本第２の算出方法においては、パルス遅延回路１０１内を走行したパルス信号Ｐｉｎの走行位置を測定したときの測定結果に対して、量子化誤差と測定誤差との２つの誤差を考慮した場合におけるデジタル出力値Ｄｏｕｔの算出方法について説明する。
【０１１５】
なお、Ａ／Ｄ変換回路１００では、上述した第１の算出方法と同様に、デジタル演算回路１０３４が、第２の算出方法によってデジタル出力値Ｄｏｕｔを算出する。すなわち、本第２の算出方法によるデジタル出力値Ｄｏｕｔの算出でも、デジタル演算回路１０３４による算出方法（演算処理方法）が異なるのみで、Ａ／Ｄ変換回路１００内の各構成要素の動作は同様である。また、本第２の算出方法によってデジタル出力値Ｄｏｕｔを算出する場合の処理手順も、図４に示した処理手順と同様である。従って、以下の説明においては、第１の算出方法と同様の各構成要素の動作および処理手順について異なる動作および処理手順のみを説明して、詳細な説明は省略する。
【０１１６】
Ａ／Ｄ変換回路１００における第２の算出方法では、係数ｋについて、下式（２０）のような条件になる。すなわち、第１の算出方法における係数ｋ（ｋは有理数）の条件が、下式（２０）に変更される。
【０１１７】
【数２０】
2012244593.tif 000022
【０１１８】
上式（２０）において、Δｍは、下位ビットラッチ＆エンコーダ回路１０３１が取得した下位ビット出力値ｍ１および下位ビット出力値ｍ２における測定誤差の最大値を、パルス遅延回路１０１内の遅延素子１の個数で表した測定誤差である。また、測定誤差Δｍは、式（２０）の係数ｋの範囲から、式（２１）を満たしていることが条件になる。
【０１１９】
【数２１】
2012244593.tif 000023
【０１２０】
クロック生成回路１０２は、Ａ／Ｄ変換回路１００の動作が開始される前に、上式（２０）の条件「１＜ｋ＜ｎ／（２・Δｍ＋１）」を満たす任意の係数ｋを設定し、その設定した係数ｋに基づいて、下位ビットラッチクロックＣＫＬ、上位ビットラッチクロックＣＫＭ、およびカウンタクロックＣＫＣを生成する。そして、クロック生成回路１０２は、設定した係数ｋ、設定した係数ｋに基づいた下位ビットラッチクロックＣＫＬ、上位ビットラッチクロックＣＫＭ、カウンタクロックＣＫＣ、およびパルス信号Ｐｉｎを、パルス位置数値化回路１０３に出力する。
【０１２１】
次に、本発明の第１の実施形態のＡ／Ｄ変換回路１００内のデジタル演算回路１０３４における、第２の算出方法によるデジタル出力値Ｄｏｕｔ算出方法について説明する。
【０１２２】
Ａ／Ｄ変換回路１００における第２の算出方法では、サンプリング時刻Ｔｓ／ｋおよびサンプリング時刻Ｔｓのときに下位ビットラッチ＆エンコーダ回路１０３１が検出した下位ビット出力値ｍ１および下位ビット出力値ｍ２の測定誤差が、最大で±Δｍ個存在する場合、第２の算出方法における条件として、上式（２０）および上式（２１）のような条件が存在する。すなわち、係数ｋが上式（２０）の条件を満たす任意の値であり、かつ測定誤差Δｍが上式（２１）の条件を満たす測定誤差であれば、第２の算出方法によってデジタル出力値Ｄｏｕｔを一意的に算出することができる。
【０１２３】
ここで、上式（２０）および上式（２１）についての証明を行う。サンプリング時刻Ｔｓ／ｋとサンプリング時刻Ｔｓとを比較すると、Ｔｓ／ｋ＜Ｔｓであるので、係数ｋは、ｋ＞１となる。そして、第１の算出方法における上式（１）の条件「１＜ｋ＜ｎ」と同様に、サンプリング時刻Ｔｓ／ｋのときの伝播周回数ｘ１の誤差範囲と、サンプリング時刻Ｔｓのときの伝播周回数ｘ２との誤差範囲を考える。サンプリング時刻Ｔｓ／ｋのときの伝播周回数ｘ１の誤差範囲については、上式（３）および上式（４）と同様に、下式（２２）が成り立つ。
【０１２４】
【数２２】
2012244593.tif 000024
【０１２５】
また、サンプリング時刻Ｔｓのときの伝播周回数ｘ２の誤差範囲は、上式（５）と同様に、上式（２２）の伝播周回数ｘ１の誤差範囲をｋ倍したものであるため、下式（２３）が成り立つ。
【０１２６】
【数２３】
2012244593.tif 000025
【０１２７】
上式（２２）および上式（２３）に示したように、サンプリング時刻Ｔｓ／ｋのときの伝播周回数ｘ１の誤差範囲と、サンプリング時刻Ｔｓのときの伝播周回数ｘ２との誤差範囲は、量子化誤差に測定誤差Δｍが付加されたものである。サンプリング時刻Ｔｓの伝播周回数ｘ２の誤差範囲が、パルス信号Ｐｉｎが走行するパルス遅延回路１０１の１周未満の周回数であれば、デジタル算出値Ｄｏｕｔを一意的に算出できる。よって、係数ｋについては、下式（２４）が成り立つ。
【０１２８】
【数２４】
2012244593.tif 000026
【０１２９】
このように、パルス遅延回路１０１内を走行したパルス信号Ｐｉｎの走行位置を測定したときの測定結果に対して、量子化誤差および測定誤差の２つの誤差を考慮した場合には、上式（２０）の条件を満たす任意の係数ｋ、かつ上式（２１）の条件を満たす測定誤差Δｍであれば、第２の算出方法によってデジタル出力値Ｄｏｕｔを一意的に算出することができる。
【０１３０】
そして、デジタル演算回路１０３４の処理は、係数ｋの条件を変更するのみで、他の処理や処理手順は、図２に示したタイミングおよび図４に示した処理手順と同様に実行することができる。すなわち、本第２の算出方法では、第１の算出方法における上式（１）の条件「１＜ｋ＜ｎ」を、本第２の算出方法における上式（２０）の条件「１＜ｋ＜ｎ／（２・Δｍ＋１）」、かつ上式（２１）の条件「０＜Δｍ＜（ｎ−１）／２」に変更するのみで、第１の算出方法と同様に、デジタル出力値Ｄｏｕｔを一意的に算出することができる。
【０１３１】
このように、本第１の実施形態のＡ／Ｄ変換回路１００では、第２の算出方法によって、量子化誤差と測定誤差とを考慮したデジタル出力値Ｄｏｕｔを算出することができる。
【０１３２】
上記に述べたように、本第１の実施形態のＡ／Ｄ変換回路１００では、第１の算出方法または第２の算出方法によって、図７に示した従来のＡ／Ｄ変換回路４００におけるサンプリング期間Ｔｓのときの出力分解能と同等の出力分解能を持つデジタル出力値Ｄｏｕｔを算出することができる。
【０１３３】
また、さらに、本第１の実施形態のＡ／Ｄ変換回路１００では、サンプリング時刻Ｔｓ／ｋからＴｓまでの期間、カウンタ１０３２を停止することができる。すなわち、本第１の実施形態のＡ／Ｄ変換回路１００では、カウンタ１０３２の駆動期間を、従来のＡ／Ｄ変換回路におけるカウンタの駆動期間であるサンプリング期間Ｔｓから、その１／ｋ倍となるサンプリング期間Ｔｓ／ｋに短縮することができる。このことにより、本第１の実施形態のＡ／Ｄ変換回路１００では、図７に示した従来のＡ／Ｄ変換回路４００におけるデジタル出力値ＤＴに対する出力分解能を犠牲にすることなく、カウンタ１０３２の消費電力を１／ｋに低減することができる。
【０１３４】
また、本第１の実施形態のＡ／Ｄ変換回路１００では、サンプリング時刻Ｔｓ／ｋからサンプリング時刻Ｔｓまでの期間において、カウンタ１０３２が停止している期間が存在する。このため、カウンタ１０３２が取得するパルス信号Ｐｉｎのパルス遅延回路１０１内の周回数が、少ない回数になる。すなわち、本第１の実施形態のＡ／Ｄ変換回路１００では、カウンタ１０３２のビット数を、図７に示した従来のＡ／Ｄ変換回路４００内のカウンタ４０３２に比べて少なくすることができる。このことにより、本第１の実施形態のＡ／Ｄ変換回路１００では、図７に示した従来のＡ／Ｄ変換回路４００よりも、回路規模を削減することができる。
【０１３５】
＜第２の実施形態＞
以下、本発明の第２の実施形態について説明する。図６は、本発明のＡ／Ｄ変換回路を列毎に複数搭載したカラムＡ／Ｄ変換回路方式の固体撮像装置の概略構成を示したブロック図である。図６に示した固体撮像装置３００は、画素部３０１と、垂直走査回路３０２と、水平走査回路３０３と、信号処理回路３０４と、カラムＡ／Ｄ変換回路３０５と、制御回路３０６と、を備えている。なお、図６においては、図１に示した第１の実施形態のＡ／Ｄ変換回路１００を、固体撮像装置３００に備えた場合の一例を示している。
【０１３６】
固体撮像装置３００は、画素部３０１の各画素３が発生した光電変換信号に対して信号処理回路３０４によって各種の信号処理を行い、その後、カラムＡ／Ｄ変換回路３０５によってＡ／Ｄ変換してデジタル出力値Ｄｏｕｔとして出力する。
【０１３７】
制御回路３０６は、垂直走査回路３０２と、水平走査回路３０３と、信号処理回路３０４と、カラムＡ／Ｄ変換回路３０５とを駆動させるための制御信号を出力する。
【０１３８】
垂直走査回路３０２は、制御回路３０６から出力された制御信号に応じて、画素部３０１内の画素３を画素部３０１の行単位で選択し、選択した行の各画素３から生成された光電変換信号を信号処理回路３０４に出力させる。
【０１３９】
画素部３０１は、複数の画素３を行方向および列方向の二次元的に配置した画素アレイである。各画素３は、フォトダイオードを備え、一定の蓄積時間内に入射した光量に応じた光電変換信号を発生し、垂直走査回路３０２からの選択に応じて、生成した光電変換信号を信号処理回路３０４に出力する。
【０１４０】
信号処理回路３０４は、制御回路３０６から入力された制御信号に応じて、画素部３０１から入力された光電変換信号からリセット雑音と１／ｆ雑音とを除去した後、信号を増幅する。信号処理回路３０４は、増幅した信号をアナログ入力信号ＶｉｎとしてカラムＡ／Ｄ変換回路３０５に出力する。
【０１４１】
カラムＡ／Ｄ変換回路３０５は、同じ構成のＡ／Ｄ変換回路１００を、画素部３０１の列の数だけ複数備えている。ただし、カラムＡ／Ｄ変換回路３０５内に備えたＡ／Ｄ変換回路１００は、クロック生成回路１０２をそれぞれ備える構成ではなく、全てのＡ／Ｄ変換回路１００に共通のクロック生成回路１０２を１つのみ備えている。各列に備えたＡ／Ｄ変換回路１００のそれぞれは、制御回路３０６から入力された制御信号に応じて、信号処理回路３０４から入力されたアナログ入力信号Ｖｉｎを、Ａ／Ｄ変換したデジタル信号を出力する。
【０１４２】
水平走査回路３０３は、制御回路３０６から入力された制御信号に応じて、カラムＡ／Ｄ変換回路３０５の各Ａ／Ｄ変換回路１００によってＡ／Ｄ変換されたデジタル信号を、画素部３０１の列単位で選択し、選択した列のデジタル信号を固体撮像装置３００が出力するデジタル出力値Ｄｏｕｔとして順次出力する。
【０１４３】
上記に述べたように、本第２の実施形態の固体撮像装置３００では、画素部３０１の各画素３が生成した光電変換信号に対して信号処理回路３０４によって各種の信号処理を行って、アナログ入力信号Ｖｉｎを取得する。その後、カラムＡ／Ｄ変換回路３０５によってアナログ入力信号ＶｉｎをＡ／Ｄ変換したデジタル信号を、デジタル出力値Ｄｏｕｔとして出力する。このとき、カラムＡ／Ｄ変換回路３０５内の各Ａ／Ｄ変換回路１００は、各パルス位置数値化回路１０３内のカウンタ１０３２の駆動期間を、従来のＡ／Ｄ変換回路におけるカウンタの駆動期間であるサンプリング期間Ｔｓに対して１／ｋ倍となるサンプリング期間Ｔｓ／ｋに短縮しつつ、従来のＡ／Ｄ変換回路におけるサンプリング期間Ｔｓのときのデジタル出力値と同等の出力分解能を持つデジタル出力値Ｄｏｕｔを算出することができる。これにより、カラムＡ／Ｄ変換回路３０５内の各Ａ／Ｄ変換回路１００は、従来のＡ／Ｄ変換回路におけるデジタル出力値に対する出力分解能を犠牲にすることなく、各パルス位置数値化回路１０３内のカウンタ１０３２の消費電力を１／ｋに低減することができる。
【０１４４】
このことにより、本第２の実施形態の固体撮像装置３００内のカラムＡ／Ｄ変換回路３０５は、図７に示した従来のＡ／Ｄ変換回路４００を画素部の各列に備えた、図示しない従来のカラムＡ／Ｄ変換回路に比べて、サンプリング期間Ｔｓのときの出力分解能を犠牲にすることなく、全てのカウンタ１０３２の消費電力を１／ｋに低減することができる。この消費電力低減の効果は、カラムＡ／Ｄ変換回路方式の固体撮像装置に備えるＡ／Ｄ変換回路の個数、すなわち、カウンタの個数が多くなるほど、より多くの消費電力低減の効果を得ることができる。
【０１４５】
また、本第２の実施形態の固体撮像装置３００では、カラムＡ／Ｄ変換回路３０５内の各Ａ／Ｄ変換回路として、図１に示した第１の実施形態のＡ／Ｄ変換回路１００を備えている。Ａ／Ｄ変換回路１００は、上記に述べたように、カウンタ１０３２の回路規模を削減した状態でも、図７に示した従来のＡ／Ｄ変換回路４００と同等の分解能のデジタル出力値Ｄｏｕｔを出力することができる。このことから、本第２の実施形態の固体撮像装置３００では、カラムＡ／Ｄ変換回路３０５の回路規模を削減することができる。この回路規模の削減は、固体撮像装置３００のように、狭小な領域内にＡ／Ｄ変換回路を搭載するような場合において有効であり、固体撮像装置３００は、回路規模が削減された状態で、従来の固体撮像装置と同等の分解能のデジタル出力値Ｄｏｕｔを出力することができる。
【０１４６】
なお、本第２の実施形態の固体撮像装置３００においては、カラムＡ／Ｄ変換回路３０５内に、同じ構成のＡ／Ｄ変換回路１００を、画素部３０１の列の数だけ複数備える場合について説明したが、画素部３０１の複数の列毎に１つのＡ／Ｄ変換回路１００を複数備える構成とすることもできる。すなわち、Ａ／Ｄ変換回路１００を画素部３０１の複数の列で共有する構成とすることもできる。このような構成であっても、同様に、カウンタ１０３２の消費電力低減の効果を得ることができる。
【０１４７】
また、本第２の実施形態の固体撮像装置３００においては、カラムＡ／Ｄ変換回路３０５内に、全てのＡ／Ｄ変換回路１００に共通のクロック生成回路１０２を１つのみ備える場合について説明したが、共通のクロック生成回路１０２を、例えば、制御回路３０６や、水平走査回路３０３の中に備える構成とすることもできる。また、共通のクロック生成回路１０２を、固体撮像装置３００の外部の制御装置に備える構成とすることもできる。これにより、従来のカラムＡ／Ｄ変換回路方式の固体撮像装置に対する出力分解能を犠牲にすることなく、固体撮像装置３００の回路規模を削減することができる。
【０１４８】
上記に述べたとおり、本発明を実施するための形態によれば、Ａ／Ｄ変換回路におけるパルス遅延回路内の遅延素子の構成、およびサンプリング期間Ｔｓよりも短いサンプリング期間Ｔｓ／ｋで取得した値に基づいて、サンプリング期間Ｔｓにおいて取得する値を予測する。そして、予測した値に基づいて、デジタル出力値Ｄｏｕｔを算出する。これにより、Ａ／Ｄ変換の精度を下げずに、従来のＡ／Ｄ変換回路におけるサンプリング期間Ｔｓのときの出力分解能と同等の出力分解能を持つデジタル出力値Ｄｏｕｔを出力することができる。
【０１４９】
また、本発明を実施するための形態によれば、Ａ／Ｄ変換回路がＡ／Ｄ変換するためのサンプリング期間Ｔｓの内、サンプリング時刻Ｔｓ／ｋからサンプリング時刻Ｔｓまでの期間において、少なくともＡ／Ｄ変換回路内のカウンタの駆動を停止させることができる期間を設けることができる。これにより、従来のＡ／Ｄ変換回路よりもカウンタの消費電力を低減することができる。
【０１５０】
また、本発明を実施するための形態によれば、カウンタの駆動を停止させることにより、カウンタのビット数を少なくすることができる。これにより、カウンタの回路規模を削減する、すなわち、Ａ／Ｄ変換回路の回路規模を削減することができる。
【０１５１】
また、本発明を実施するための形態によれば、Ａ／Ｄ変換回路を固体撮像装置内に搭載した場合に、搭載したそれぞれのＡ／Ｄ変換回路の数に応じて、より多くのカウンタの消費電力低減の効果と、回路規模削減の効果とを得ることができる。これにより、従来の固体撮像装置に対して、デジタル出力値の出力分解能を犠牲にすることなく、回路規模の削減と低消費電力とを実現した固体撮像装置を提供することができる。
【０１５２】
なお、本実施形態においては、遅延素子１としてＮＡＮＤ回路およびＮＯＴ回路を使用した場合の例について説明したが、遅延素子１として使用する回路は、本発明を実施するための形態に限定されるものではない。例えば、遅延素子１として、ＮＯＲ回路（否定論理和ゲート）、差動回路など、様々な構成の遅延素子であってもよい。
【０１５３】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【０１５４】
１００・・・Ａ／Ｄ変換回路（Ａ／Ｄ変換装置）
１０１・・・パルス遅延回路
１，１ａ，１ｂ・・・遅延素子
２・・・バッファ
１０２・・・クロック生成回路（クロック生成回路）
１０３・・・パルス位置数値化回路
１０３１・・・下位ビットラッチ＆エンコーダ回路（下位ビットラッチ回路）
１０３２・・・カウンタ（カウンタ回路）
１０３３・・・上位ビットラッチ回路
１０３４・・・デジタル演算回路
３００・・・固体撮像装置
３０１・・・画素部
３・・・画素
３０２・・・垂直走査回路
３０３・・・水平走査回路
３０４・・・信号処理回路
３０５・・・カラムＡ／Ｄ変換回路（Ａ／Ｄ変換装置）
３０６・・・制御回路（（クロック生成回路））
４００・・・Ａ／Ｄ変換回路
４０１・・・パルス遅延回路
４０２・・・クロック生成回路
４０３・・・パルス位置数値化回路
４０３１・・・ラッチ＆エンコーダ回路
４０３２・・・カウンタ
４０３３・・・ラッチ回路
４０３４・・・減算回路
【図１】
2012244593.tif 000027
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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