(57)【要約】      （修正有）【課題】画素行毎に２本のゲート線が配置され、２つの画素列に１本のドレイン線が配置される液晶表示装置における縦すじの発生を防止する技術を提供する。【解決手段】第１の方向に沿って画素行、第２の方向に沿って画素列を構成し、画素行がずれて配置され、１つの画素行に対して第１ゲート線及び第２ゲート線が配置され、２つの画素列に１本のドレイン線が配置される液晶表示装置であって、画素行は、第１ゲート線に接続される第１薄膜トランジスタを有する第１画素と、第２ゲート線に接続される第２薄膜トランジスタを有する第２画素とを備え、ドレイン線は、第２の方向に延在する第２方向ドレイン線と、第１の方向に伸延され、第２ゲート線と交差した後に第２薄膜トランジスタに接続される第１方向ドレイン線とからなり、第２方向ドレイン線は、第１の方向又は第２の方向に伸延され、第１ゲート線と交差する追加延在部と、を有する。【選択図】図２
2012083681.tif 000002
【特許請求の範囲】
【請求項１】
第１基板と第２基板が液晶を挟持し、前記第１基板の前記液晶側の面に、映像信号が供給される画素電極を少なくとも有する画素を備え、
前記画素は、第１の方向に沿って複数配置されて画素行を構成し、前記第１の方向と交差する第２の方向に沿って画素列を構成し、上段の画素行に対して下段の画素行は前記第１の方向にずれて配置され、段ごとに、交互に異なるようにして配置され、
１つの画素行に対して第１ゲート線及び第２ゲート線が配置され、２つの画素列に対して１本のドレイン線が配置され、前記ドレイン線が前記第１ゲート線及び前記第２ゲート線と交差してなる液晶表示装置であって、
前記画素行は、前記第１ゲート線に接続される第１薄膜トランジスタを有する第１画素と、第２ゲート線に接続され、前記第１薄膜トランジスタと同じ向きに形成される第２薄膜トランジスタを有する第２画素と、を備え、
前記ドレイン線は、前記第２の方向に延在し、前記第１ゲート線及び前記第２ゲート線とそれぞれ交差する第２方向ドレイン線と、前記第２方向ドレイン線から前記第１の方向に伸延され、前記第２ゲート線と交差した後に前記第２薄膜トランジスタのドレイン電極に接続される第１方向ドレイン線と、からなり、
前記第２方向ドレイン線は、前記第１薄膜トランジスタのドレイン電極に接続される延在部と、前記第１の方向又は前記第２の方向に伸延され、前記第１ゲート線と交差する追加延在部と、を有することを特徴とする液晶表示装置。
【請求項２】
前記画素行は、前記第１画素の一方の辺縁部側に沿って前記第２方向ドレイン線が配置され、他方の辺縁部側に前記第２画素が近接する第１画素行と、前記第１画素と前記第２画素との間に前記第２方向ドレイン線が配置される第２画素行と、からなることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記第１基板の前記液晶側に配置され、前記画素電極と絶縁膜を介して重畳配置される共通電極を備え、前記液晶側に配置され側が線状電極であることを特徴とする請求項１又は２に記載の液晶表示装置。
【請求項４】
前記液晶側に配置される電極は、第１の傾斜角の線状電極が形成される第１領域と、第２の傾斜角の線状電極が形成される第２領域とを有することを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
前記第１領域と前記第２領域との間に、前記第１及び第２ゲート線、並びに前記第１及び第２薄膜トランジスタが配置されることを特徴とする請求項４に記載の液晶表示装置。
【請求項６】
前記第２基板は、前記映像信号の基準電位となる共通信号が入力される共通電極を備えることを特徴とする請求項１又は２に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係わり、特に、２つの画素列に１本のドレイン線で映像信号を供給する液晶表示装置に関する。
【背景技術】
【０００２】
一本のドレイン線から２つの画素列に対して映像信号を供給する液晶表示装置は、例えば、特許文献１に開示がなされている。
【０００３】
このような液晶表示装置は、マトリックス状に配置された各画素のうち、同一の画素行に配列される複数の画素に対して、例えば、奇数番目の画素を当該画素の一方の側に形成した第１ゲート線によって選択し、偶数番目の画素を当該画素の他方の側に形成した第２ゲート線によって選択する構成となっている。このように形成される液晶表示装置では、隣接する奇数番目の画素と偶数番目の画素との間にドレイン線が配置され、隣接する偶数番目の画素と奇数番目の画素との間にはドレイン線は配置されていない構成となっている。
【０００４】
また、画素が１行（１列）おきに半ピッチずつゲート線の延在方向（又はドレイン線の延在方向）にずれるように形成することにより、時分割で映像信号を供給する際に生じる表示不良である、いわゆる縦すじの発生を低減した液晶表示装置がある。画素を１行（１列）おきに半ピッチずつゲート線の延在方向ずらして配置する液晶表示装置としては、例えば、特許文献２に記載の液晶表示装置がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−３５５８９号公報
【特許文献２】特開平６−２８９４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術に特許文献２に記載の技術を適用した液晶表示装置は、例えば、図６に示すように、隣接する２つの画素ＰＸＬ１，ＰＸＬ２の間にＹ方向に延在するドレイン線ＤＬが形成されると共に、各画素ＰＸＬ１，ＰＸＬ２の図中上側にＸ方向に延在するゲート線ＧＬ１が形成され、図中下側にゲート線ＧＬ２が形成される構成となる。この構成からなる液晶表示装置は、このゲート線ＧＬ１，ＧＬ２とドレイン線ＤＬとが交差する近傍にそれぞれの画素ＰＸＬ１，ＰＸＬ２に対応する薄膜トランジスタＴＦＴが形成されている。このために、同じドレイン線ＤＬに接続され、同じ画素行に形成される画素ＰＸＬ１，ＰＸＬ２に対応する薄膜トランジスタＴＦＴは、ドレイン線ＤＬに対して線対称な構成となっている。このような配置の薄膜トランジスタＴＦＴは、半導体層とドレイン電極（ソース電極を含む）を形成する際の位置合わせ精度に起因する層間ずれに伴うゲート・ドレイン間やゲート・ソース間等の容量変動により薄膜トランジスタＴＦＴの駆動能力に差が生じ、画素ＰＸＬ１側と画素ＰＸＬ２側とで輝度差が生じてしまい、いわゆる縦すじが発生してしまうことが知られている。
【０００７】
このような薄膜トランジスタＴＦＴの駆動能力の差を低減させ、縦すじの発生を抑制するために、図７に示すように、全ての画素内における薄膜トランジスタＴＦＴのＸ方向に対する向きを揃えた液晶表示装置がある。図７に示す液晶表示装置では、画素行ＰＬ１に形成されると共に、同一のドレイン線ＤＬに接続される一対の画素ＰＸ１，ＰＸＬ２と、画素行ＰＬ２に形成される一対の画素ＰＸＬ１，ＰＸＬ２とからなる画素群が順次Ｘ方向及びＹ方向に配列されて、画素がマトリクス状に配置される。このとき、画素行ＰＬ１の画素ＰＸＬ１，ＰＸＬ２と、画素行ＰＬ２の画素ＰＸＬ１，ＰＸＬ２とは、画素の半ピッチ分だけずれて配置されている。
【０００８】
この図７に示す構成からなる液晶表示装置では、半導体層とドレイン電極等の層間ずれに伴う薄膜トランジスタＴＦＴの駆動能力の変化を防止できるが、図７中に丸印Ｃで示すように、ゲート線ＧＬ１,ＧＬ２とドレイン線ＤＬとの交差数が異なることとなってしまう。このために、同じ画素行ＰＬ１，ＰＬ２に隣接する画素電極ＰＸＬ１と画素電極ＰＸＬ２に対応する薄膜トランジスタＴＦＴのゲート・ドレイン間容量が異なることとなり、その結果、薄膜トランジスタＴＦＴの駆動能力が異なってしまい、縦すじが発生し、画質が低下してしまうことが懸念されている。
【０００９】
本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、１つの画素行に対して２本のゲート線が配置され、２つの画素列に対して１本のドレイン線が配置される液晶表示装置における縦すじの発生を防止し、画質を向上することが可能な技術を提供することにある。
【課題を解決するための手段】
【００１０】
前記課題を解決すべく、第１基板と第２基板が液晶を挟持し、前記第１基板の前記液晶側の面に、映像信号が供給される画素電極を少なくとも有する画素を備え、前記画素は、第１の方向に沿って複数配置されて画素行を構成し、前記第１の方向と交差する第２の方向に沿って画素列を構成し、上段の画素行に対して下段の画素行は前記第１の方向にずれて配置され、段ごとに、交互に異なるようにして配置され、１つの画素行に対して第１ゲート線及び第２ゲート線が配置され、２つの画素列に対して１本のドレイン線が配置され、前記ドレイン線が前記第１ゲート線及び前記第２ゲート線と交差してなる液晶表示装置であって、前記画素行は、前記第１ゲート線に接続される第１薄膜トランジスタを有する第１画素と、第２ゲート線に接続され、前記第１薄膜トランジスタと同じ向きに形成される第２薄膜トランジスタを有する第２画素と、を備え、前記ドレイン線は、前記第２の方向に延在し、前記第１ゲート線及び前記第２ゲート線とそれぞれ交差する第２方向ドレイン線と、前記第２方向ドレイン線から前記第１の方向に伸延され、前記第２ゲート線と交差した後に前記第２薄膜トランジスタのドレイン電極に接続される第１方向ドレイン線と、からなり、前記第２方向ドレイン線は、前記第１薄膜トランジスタのドレイン電極に接続される延在部と、前記第１の方向又は前記第２の方向に伸延され、前記第１ゲート線と交差する追加延在部と、を有する液晶表示装置である。
【発明の効果】
【００１１】
本発明によれば、１つの画素行に対して２本のゲート線が配置され、２つの画素列に対して１本のドレイン線が配置される液晶表示装置における縦すじの発生を防止し、画質を向上できる。
【００１２】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態１の液晶表示装置の概略構成を説明するための図である。
【図２】本発明の実施形態１の液晶表示装置における画素構成を説明するための平面図である。
【図３】本発明の実施形態２の液晶表示装置における画素構成を説明するための平面図である。
【図４】本発明の実施形態３の液晶表示装置における画素構成を説明するための平面図である。
【図５】本発明の実施形態４の液晶表示装置における画素構成を説明するための平面図である。
【図６】従来の液晶表示装置における画素構成を説明するための図である。
【図７】従来の液晶表示装置における画素構成を説明するための図である。
【発明を実施するための形態】
【００１４】
以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。
【００１５】
〈実施形態１〉
〈全体構成〉
図１は本発明の実施形態１の液晶表示装置の概略構成を説明するための図であり、以下、図１に基づいて、実施形態１の液晶表示装置の全体構成を説明する。ただし、図１に示すＸ，ＹはそれぞれＸ軸、Ｙ軸を示す。
【００１６】
図１に示すように、実施形態１の液晶表示装置は、画素電極ＰＸ及び薄膜トランジスタＴＦＴが形成される第１基板ＳＵＢ１と、第１基板ＳＵＢ１に対向して配置され共通電極及びカラーフィルタ等が形成される第２基板ＳＵＢ２と、第１基板ＳＵＢ１と第２基板ＳＵＢ２とで挟持される図示しない液晶層とで構成される液晶表示パネルＰＮＬを有し、該液晶表示パネルＰＮＬの光源となる図示しないバックライトユニット（バックライト装置）とを組み合わせることにより、液晶表示装置が構成されている。第１基板ＳＵＢ１と第２基板ＳＵＢ２との固定及び液晶の封止は、第２基板の周辺部に環状に塗布されたシール材ＳＬで固定され、液晶も封止される構成となっている。ただし、実施形態１の液晶表示装置では、液晶が封入された領域の内で表示画素（以下、画素と略記する）の形成される領域が表示領域ＡＲとなる。従って、液晶が封入されている領域内であっても、画素が形成されておらず表示に係わらない領域は表示領域ＡＲとはならない。
【００１７】
また、第２基板ＳＵＢ２は、第１基板ＳＵＢ１よりも小さな面積となっており、第１基板ＳＵＢ１の図中下側の辺部を露出させるようになっている。この第１基板ＳＵＢ１の辺部には、半導体チップで構成される駆動回路ＤＲが搭載されている。この駆動回路ＤＲは、表示領域ＡＲに配置される各画素を駆動する。なお、以下の説明では、液晶表示パネルＰＮＬの説明においても、液晶表示装置と記すことがある。
【００１８】
第１基板ＳＵＢ１及び第２基板ＳＵＢ２としては、例えば周知のガラス基板が基材として用いられるのが一般的であるが、ガラス基板に限定されることはなく、石英ガラスやプラスチック（樹脂）のような他の絶縁性基板であってもよい。
【００１９】
実施形態１の液晶表示装置では第１基板ＳＵＢ１の液晶側の面であって表示領域ＡＲ内には、図１中Ｘ方向に延在しＹ方向に並設され、駆動回路ＤＲからの走査信号が供給される走査信号線（ゲート線）ＧＬが形成されている。また、図１中Ｙ方向に延在しＸ方向に並設され、駆動回路からの映像信号（階調信号）が供給される映像信号線（ドレイン線）ＤＬが形成されている。このとき、実施形態１の液晶表示装置では、後に詳述するように、Ｘ方向に隣接する２つの画素毎に１本のドレイン線ＤＬがＹ方向に並設される、すなわち２つの画素列に対して１本のドレイン線ＤＬがＹ方向に並設される構成となっている。従って、１本のドレイン線ＤＬには、同一の画素行に配置される２つの画素が接続される構成となっている。このとき、各ドレイン線ＤＬには、隣接する２つの画素に対応した映像信号が順次出力される構成となっている。また、実施形態１の液晶表示装置では、後に詳述するように、１つの画素行に対して２本のゲート線ＧＬが形成され、この対をなす２本のゲート線ＧＬの間に画素（画素列）が形成され、各ドレイン線ＤＬが接続される画素毎に異なるゲート線ＧＬが接続される構成となっている。
【００２０】
各画素は、例えば図１中丸印Ａの等価回路図Ａ’に示すように、ゲート線ＧＬからの走査信号によってオン／オフ駆動される薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン線ＤＬからの映像信号が供給される画素電極ＰＸと、コモン線ＣＬを介して映像信号の電位に対して基準となる電位を有する共通信号が供給される共通電極ＣＴとを備えている。ただし、薄膜トランジスタＴＦＴは、いわゆる逆スタガ構造の薄膜トランジスタであり、そのバイアスの印加によってドレイン電極とソース電極が入れ替わるように駆動するが、本明細書中においては、便宜上、ドレイン線ＤＬと接続される側をドレイン電極ＤＴ、画素電極ＰＸと接続される側をソース電極ＳＴと記す。
【００２１】
画素電極ＰＸが形成される第１基板ＳＵＢ１と共通電極ＣＴが形成される第２基板ＳＵＢ２との間には、対向配置される第１基板ＳＵＢ１及び第２基板ＳＵＢ２の主面と垂直な電界が印加され、この電界によって液晶の分子を駆動させるようになっている。このような液晶表示装置は、いわゆる広視野角表示ができるものとして知られるＶＡ方式やＴＮ方式の液晶表示装置である。
【００２２】
各ドレイン線ＤＬ及び各ゲート線ＧＬはその端部においてシール材ＳＬを越えてそれぞれ延在され、外部システムからフレキシブルプリント基板ＦＰＣを介して入力される入力信号に基づいて、映像信号や走査信号等の駆動信号を生成する駆動回路ＤＲに接続される。ただし、実施形態１の液晶表示装置では、駆動回路ＤＲを半導体チップで形成し第１基板ＳＵＢ１に搭載する構成としているが、映像信号を出力する映像信号駆動回路と走査信号を出力する走査信号駆動回路との何れか一方又はその両方の駆動回路をフレキシブルプリント基板ＦＰＣにテープキャリア方式やＣＯＦ（Chip On Film）方式で搭載し、第１基板ＳＵＢ１に接続させる構成であってもよい。
【００２３】
〈画素構成〉
図２は本発明の実施形態１の液晶表示装置における画素構成を説明するための平面図であり、特に、第１基板ＳＵＢ１の平面図である。ただし、図２に示す画素の配置は、上段が画素行の奇数行であり、下段が画素行の偶数行であり、各段の左列が画素列の奇数列であり、右列が画素列の偶数列の場合について説明する。また、以下の説明において、各薄膜層は周知のフォトリソグラフィー技術で形成可能となるので、その形成方法等の詳細は省略する。さらには、実施形態１の液晶表示装置では、第２基板ＳＵＢ２に各画素の辺縁部に対応したブラックマトリクス及びＲ（赤色），Ｇ（緑色），Ｂ（青色）カラーフィルタ並びに共通電極ＣＴが形成され、ブラックマトリクスが隣接配置される画素間からの光漏れを防止する構成となっている。
【００２４】
図２に示すように、実施形態１の液晶表示装置では、Ｙ方向（第２の方向）に延在しＸ方向（第１の方向）に並設されるドレイン線ＤＬを有しており、１本のドレイン線ＤＬは同一の画素行（走査ライン）ＰＬ１，ＰＬ２に配置される画素の内、隣接する２つの画素列の画素ＰＸＬ１，ＰＸＬ２にそれぞれ接続されている。また、Ｙ方向に延在しＸ方向に並設される２本のゲート線（第１ゲート線）ＧＬ１とゲート線（第２ゲート線）ＧＬ２を有しており、Ｘ方向に並設される２本のゲート線ＧＬ１，ＧＬ２の間に同一の画素行の画素（第１画素）ＰＸＬ１と画素（第２画素）ＰＸ２が配置される。
【００２５】
また、全ての画素ＰＸＬ１，ＰＸＬ２において、薄膜トランジスタＴＦＴの向きが同じ方向となっている。特に、実施形態１においては、各画素ＰＸＬ１，ＰＸＬ２の画素領域で図中左側に薄膜トランジスタＴＦＴ１，ＴＦＴ２が形成され、この各薄膜トランジスタＴＦＴ１，ＴＦＴ２の図中左側にドレイン電極ＤＴが形成され、図中右側にソース電極ＳＴが形成されている。また、ソース電極ＳＴと電気的に接続されるパッド部ＰＡＤは薄膜トランジスタＴＦＴ１，ＴＦＴ２の図中右側に配置されている。すなわち、実施形態１の薄膜トランジスタＴＦＴ１，ＴＦＴ２は、後に詳述するように、図中左側から延在部ＪＣが延在され、図中右側に凹面が形成されるドレイン電極ＤＴに接続され、ソース電極ＳＴはドレイン電極ＤＴの凹面に対向して配置されている。
【００２６】
このような構成とするために、実施形態１の液晶表示装置では、画素行ＰＬ１の画素ＰＸＬ１においては、ゲート線ＧＬ１が配置される画素領域の図中左上の領域に薄膜トランジスタＴＦＴ１が配置される。画素ＰＸＬ２においては、ゲート線ＧＬ２が配置される画素領域の図中左下の領域に薄膜トランジスタＴＦＴ２が配置される。同様にして、画素行ＰＬ２の画素ＰＸＬ１においては、ゲート線ＧＬ１が配置される画素領域の図中左下の領域に薄膜トランジスタＴＦＴ１が配置され、画素ＰＸＬ２においては、ゲート線ＧＬ２が配置される画素領域の図中左上の領域に薄膜トランジスタＴＦＴ２が配置される。
【００２７】
このとき、例えば、画素行ＰＬ１の画素ＰＸＬ１においては、丸印Ｂの拡大図Ｂ’に示すように、ゲート線ＧＬ１から図中下側に突出し、薄膜トランジスタＴＦＴ１のゲート電極ＧＴとして機能する構成となっている。ゲート電極ＧＴの表面には、ゲート線ＧＬをも被う図示しない絶縁膜（ゲート絶縁膜）が形成され、この絶縁膜上のゲート電極ＧＴと重畳する部分には、例えばアモルファスシリコンからなる島状の半円形の半導体層ＡＳが形成されている。この半導体層ＡＳは、薄膜トランジスタＴＦＴ１の半導体層となるものである。
【００２８】
ドレイン電極ＤＴは半円形の半導体層ＡＳに沿った湾曲した形状をなしており、ドレイン線ＤＬの形成と同時に形成され、ドレイン線ＤＬの一部が延在して形成される延在部ＪＣにより、ドレイン線ＤＬとドレイン電極ＤＴとが電気的に接続されている。また、ソース電極ＳＴは、ドレイン電極ＤＴの形成と同時に形成され、該ソース電極ＳＴから延在されるパッド部ＰＤも共に形成される。実施形態１においては、ドレイン電極ＤＴは半円形の半導体層ＡＳに沿った湾曲したパターンをなし、ソース電極ＳＴはドレイン電極ＤＴの凹面に対向して配置されている。これによって、薄膜トランジスタＴＦＴ１のチャネル幅を大きく構成できるようにしている。
【００２９】
このパッド部ＰＤの上層には、薄膜トランジスタＴＦＴ１及びドレイン線ＤＬ等をも被う図示しない保護膜が第１基板ＳＵＢ１の表面に形成され、該保護膜ＰＡＳの上面に平板状の画素電極ＰＸが形成され、その一部がパッド部ＰＡＤと重畳している。この画素電極ＰＸは、パッド部ＰＡＤの上層部分の保護膜に形成された図示しないコンタクトホールを通してパッド部ＰＤに接続され、画素電極ＰＸが薄膜トランジスタＴＦＴのソース電極ＳＴに電気的に接続されている。なお、画素電極ＰＸは、例えばＩＴＯ（Indium Tin Oxide）からなる透光性導電膜によって構成されているが、ＺｎＯ（酸化亜鉛）系透明導電膜を用いてもよい。
【００３０】
実施形態１の液晶表示装置では、奇数段である画素行ＰＬ１には２個の画素ＰＸＬ１，ＰＸＬ２が隣接してＸ方向に並設され、偶数段である画素行ＰＬ２にはドレイン線ＤＬを介して２個の画素ＰＸＬ１，ＰＸＬ２がＸ方向に並設されている。この２つの画素行ＰＬ１，ＰＬ２のそれぞれに配置される一対の画素ＰＸＬ１，ＰＸＬ２からなる合計４つの画素ＰＸＬ１，ＰＸＬからなる画素群が表示領域ＡＲ内にマトリクス状に配置されて、画像表示を行う構成となっている。このとき、上段である画素行ＰＬ１の画素ＰＸＬ１，ＰＸＬ２に対して、下段の画素行である画素行ＰＬ２の画素ＰＸＬ１，ＰＸＬ２は半ピッチ（Ｘ方向の画素幅の半分）ずつＸ方向に沿ってずれて形成され、このずれ方向は、段の下降ごとに、交互（例えば、図中の左右）に異なるように、各画素ＰＸＬ１，ＰＸＬ２が配列されている。ただし、各画素ＰＸＬ１，ＰＸＬ２のずれ量は半ピッチに限定されない。
【００３１】
このような画素配置においては、各画素列に配置される２本のゲート線ＧＬ１，ＧＬ２は、各画素ＰＸＬ１，ＰＸＬ２のＹ方向の端部にそれぞれ配置されているので、画素行ＰＬ１と画素行ＰＬ２との間には、２本のゲート線ＧＬが配置される構成となっている。このとき、実施形態１では、奇数行（画素行ＰＬ１）と偶数行（画素行ＰＬ２）とでは、各画素ＰＸＬ１，ＰＬＸ２の構成は、ドレイン線ＤＬを除く他の構成部材の配置がＹ方向（上下方向）に反転した位置関係となっている。従って、Ｙ方向に隣接する画素との間には、２本のゲート線ＧＬ１又は２本のゲート線ＧＬ２とがそれぞれ近接してＸ方向に延在し、Ｙ方向に並設されている。また、同一の画素列に配置されると共に、同一のドレイン線ＤＬに接続される２つの画素毎に、異なる２つのゲート線ＧＬ１，ＧＬ２にそれぞれ接続されると共に、そのドレイン線ＤＬとゲート線ＧＬ１，ＧＬ２とが交差する近傍にそれぞれの画素ＰＸＬ１，ＰＸＬ２に対応する薄膜トランジスタＴＦＴ１，ＴＦＴ２が形成されている。例えば、画素行ＰＬ１では、同一のドレイン線ＤＬに接続される画素ＰＸＬ１の薄膜トランジスタＴＦＴ１は図中上端側に配置されるゲート線ＧＬ１に接続され、画素ＰＸＬ２の薄膜トランジスタＴＦＴ２は図中下端側に配置されるゲート線ＧＬ２に接続される。同様にして、画素行ＰＬ２では、ドレイン線ＤＬに接続される画素ＰＸＬ２の薄膜トランジスタＴＦＴ２はゲート線ＧＬ２に接続され、画素ＰＸＬ１の薄膜トランジスタＴＦＴ２はゲート線ＧＬ１に接続される。
【００３２】
また、Ｙ方向に延在されるドレイン線ＤＬは、画素ＰＸＬ１，ＰＸＬ２の長手方向すなわちＹ方向に伸延するＹ方向配線部（第２方向ドレイン線）と、近接する２本のゲート線ＧＬ１，ＧＬ２に間に形成され、画素ＰＸＬ１，ＰＸＬ２の短手方向すなわちＸ方向に伸延し、その端部が薄膜トランジスタＴＦＴ１，ＴＦＴ２のドレイン電極ＤＴに接続されるＸ方向配線部（第１方向ドレイン線）とからなる。
【００３３】
このとき、画素行ＰＬ１においては、ドレイン線ＤＬのＹ方向配線部は、画素ＰＸＬ１の図中左側の辺縁部に沿ってＹ方向に延在され、その際に丸印Ｃで示すように、ゲート線ＧＬ１，ＧＬ２とそれぞれ１度ずつ交差する。このＹ方向配線部は、その一部がＹ方向に延在して形成される延在部ＪＣを有し、その端部が画素ＰＸＬ１の薄膜トランジスタＴＦＴ１のドレイン電極ＤＴに接続される。一方、Ｘ方向配線部は、Ｙ方向配線部の下端から画素ＰＸＬ１の図中下側の辺部に沿い、２本のゲート線ＧＬ２の間をＸ方向に延在され、丸印Ｃに示す個所で１本のゲート線ＧＬ２（画素行ＰＬ１に対応するゲート線ＧＬ２）と交差した後に、その端部が画素ＰＸＬ２の薄膜トランジスタＴＦＴ２のドレイン電極ＤＴに接続される。
【００３４】
また、画素行ＰＬ２においては、ドレイン線ＤＬのＹ方向配線部は、画素ＰＸＬ１と画素ＰＸＬ２との間に沿ってＹ方向に延在され、ゲート線ＧＬ１，ＧＬ２とそれぞれ１度ずつ交差する。また、Ｘ方向配線部は、Ｙ方向配線部の下端から画素ＰＸＬ１の図中下側の辺部に沿い、図示しない次段のゲート線とゲート線ＧＬ１との２本のゲート線ＧＬ１の間をＸ方向に延在され、１本のゲート線ＧＬ１（画素行ＰＬ２に対応するゲート線ＧＬ１）と交差した後に、その端部が画素ＰＸＬ１の薄膜トランジスタＴＦＴ１のドレイン電極ＤＴに接続される。
【００３５】
さらには、実施形態１の液晶表示装置では、画素行ＰＬ１において、画素ＰＸＬ１の上側端部に形成されるドレイン線ＤＬのＸ方向配線部が、画素ＰＸＬ１の薄膜トランジスタＴＦＴ１に接続される１本のゲート線ＧＬ１（画素行ＰＬ１に対応するゲート線ＧＬ１）と交差する追加延在部ＡＤ１を有する構成となっている。すなわち、実施形態１のドレイン線ＤＬのＸ方向配線部は、画素ＰＸＬ１の図中上側の辺部に沿い、図示しない２本のゲート線ＧＬ１の間をＸ方向に延在された後に、丸印Ｄに示す画素ＰＸＬ１の短手方向の他方の端部で画素ＰＸＬ１，ＰＸＬ２の形成方向に屈曲され、ゲート線ＧＬ１と交差する追加延在部ＡＤ１を有する構成となっている。このとき、追加延在部ＡＤ１は、ドレイン線ＤＬと同じ薄膜材料を用いて形成されると共に、配線幅もドレイン線ＤＬと同じ配線幅で形成される。
【００３６】
特に、実施形態１の液晶表示装置においては、ドレイン線ＤＬの形成工程と同じ工程において、追加延在部ＡＤ１を形成する。これにより、追加延在部ＡＤ１の形成に伴う製造工程追加することなく、他の交差部分と同じ交差容量を形成することが可能となる。
【００３７】
その結果、画素行ＰＬ１に配置され、同一のドレイン線ＤＬに接続される、画素ＰＸＬ１の薄膜トランジスタＴＦＴ１のゲート電極ＧＴに接続されるゲート線ＧＬ１とドレイン線ＤＬとの交差数と、画素ＰＸＬ２の薄膜トランジスタＴＦＴ２のゲート電極ＧＴに接続されるゲート線ＧＬ２とドレイン線ＤＬとの交差数とを同じ交差数にすることが可能となる。
【００３８】
同様に、画素行ＰＬ２においても、画素ＰＸＬ１，ＰＸＬ２の上側端部に形成されるドレイン線ＤＬのＸ方向配線部が、画素ＰＸＬ２の薄膜トランジスタＴＦＴ２に接続される１本のゲート線ＧＬ２と交差する追加延在部ＡＤ２を有する構成となっている。すなわち、画素ＰＸＬ１の図中上側の辺部に沿い、２本のゲート線ＧＬ１の間をＸ方向に延在された後に、画素ＰＸＬ１の短手方向の他方の端部で画素ＰＸＬ１の形成方向に屈曲され、ゲート線ＧＬ２と交差する追加延在部ＡＤ２を有する構成となっている。
【００３９】
従って、画素行ＰＬ２においても、ドレイン線ＤＬに接続される、薄膜トランジスタＴＦＴ１のゲート電極ＧＴに接続されるゲート線ＧＬ１とドレイン線ＤＬとの交差数と、薄膜トランジスタＴＦＴ２のゲート電極ＧＴに接続されるゲート線ＧＬ２とドレイン線ＤＬとの交差数とを同じ交差数にすることが可能となる。
【００４０】
以上説明したように、実施形態１の液晶表示装置では、１つの画素行に対してゲート線ＧＬ１，ＧＬ２が配置され、２つの画素列に対して１本のドレイン線ＤＬが配置され、同じ画素行に、ゲート線ＧＬ１に接続される薄膜トランジスタＴＦＴ１を有する第１画素ＰＸＬ１と、ゲート線ＧＬ２に接続され、薄膜トランジスタＴＦＴ１と同じ向きに形成される薄膜トランジスタＴＦＴ２を有する第２画素ＰＸＬ２とが配置される構成となっている。このとき、ドレイン線ＤＬは、第２の方向であるＹ方向に延在し、ゲート線ＤＬ１，ＤＬ２とそれぞれ交差するＹ方向配線部（第２方向ドレイン線）と、このＹ方向配線部からＸ方向に伸延され、ゲート線ＧＬ２と交差した後に、画素ＰＸＬ２の薄膜トランジスタＴＦＴ２のドレイン電極ＤＴに接続されるＸ方向配線部（第１方向ドレイン線）とから形成されている。さらには、ドレイン線ＤＬのＹ方向配線部が、近接される薄膜トランジスタＴＦＴ１，ＴＦＴ２のドレイン電極ＤＴに接続される延在部ＪＣと、該延在部ＪＣが接続される薄膜トランジスタＴＦＴ１，ＴＦＴ２が配置される側から他端側にＸ方向に沿って伸延され、該延在部ＪＣが接続される薄膜トランジスタＴＦＴ１，ＴＦＴ２に接続されるゲート線ＧＬ１，ＧＬ２とそれぞれ交差する追加延在部ＡＤ１，ＡＤ２とをそれぞれ有する構成となっているので、同一のドレイン線ＤＬに接続される画素行ＰＬ１，ＰＬ２のそれぞれの薄膜トランジスタＴＦＴ１，ＴＦＴ２のゲート・ドレイン間容量の同じ容量に揃えることが可能となり、縦すじの原因となる隣接する画素を駆動する薄膜トランジスタＴＦＴ１，ＴＦＴ２を同じ駆動能力とすることが可能となる。従って、縦すじの発生を防止することが可能となり、画質を向上させることができる。
【００４１】
〈実施形態２〉
図３は本発明の実施形態２の液晶表示装置における画素構成を説明するための平面図であり、特に、マルチドメイン方式のＩＰＳ型液晶表示装置に本願発明を適用した場合の画素構成を説明するための図である。ただし、実施形態２の液晶表示装置は、ゲート線ＧＬ１，ＧＬ２及び薄膜トランジスタＴＦＴ１，ＴＦＴ２等の形成位置並びに画素ＰＸＬ１，ＰＸＬ２内の電極構成を除く他の構成は、実施形態１と同様となる。従って、以下の説明では、ゲート線ＧＬ１，ＧＬ２及び薄膜トランジスタＴＦＴ１，ＴＦＴ２の形成位置の異なることによる追加延在部ＡＤ１，ＡＤ２の構成について詳細に説明する。また、実施形態２のＩＰＳ型の液晶表示装置では、平板状の共通電極の液晶側に絶縁膜を介して線状の画素電極が形成される場合について説明するが、ドレイン線と平板状の画素電極とが同層に形成され、画素電極の液晶側に絶縁膜を介して線状の共通電極が形成される構成であってもよい。さらには、実施形態２の液晶表示装置では、図示しない第２基板には、各画素の辺縁部に対応したブラックマトリクス及びＲ（赤色），Ｇ（緑色），Ｂ（青色）カラーフィルタが形成され、ブラックマトリクスが隣接配置される画素間からの光漏れを防止する構成となっている。
【００４２】
実施形態２では、各画素ＰＸＬ１，ＰＸＬ２は、薄膜トランジスタＴＦＴ１，ＴＦＴ２の上層に図示しない保護膜が形成され、その上面に平板状の共通電極が形成され、その上層に絶縁膜を介して、Ｙ方向に延在するスリットＳＬＴを有する画素電極ＰＸが形成され、共通電極ＣＴと重畳する領域において線状電極を形成している。このとき、実施形態２では、画素ＰＸ１１，ＰＸＬ２のＹ方向の中間領域にゲート線ＧＬ１，ＧＬ２及び薄膜トランジスタＴＦＴ１，ＴＦＴ２が形成されている。中間領域の図中上側の領域（第１領域）では、スリットＳＬＴはＹ方向から図中右側方向（プラス方向、第１の傾斜角）に傾斜して形成され、中間領域の図中下側の領域（第２領域）では、スリットＳＬＴはＹ方向から図中左側方向（マイナス方向、第２の傾斜角）に傾斜して形成される構成となっており、いわゆる縦マルチドメインの電極構成となっている。
【００４３】
この画素構成を有する実施形態２の液晶表示装置においても、Ｙ方向に延在しＸ方向に並設されるドレイン線ＤＬを有しており、１本のドレイン線ＤＬは同一の画素行ＰＬ１，ＰＬ２に配置される画素の内、隣接する２つの画素列の画素ＰＸＬ１，ＰＸＬ２にそれぞれ接続されている。また、Ｙ方向に延在しＸ方向に並設される２本のゲート線ＧＬ１，ＧＬ２を有しており、特に、同一の画素行の画素ＰＸＬ１，ＰＸＬ２において、第１領域と第２領域との間の領域（中間領域）に、Ｘ方向に並設される２本のゲート線ＧＬ１，ＧＬ２が配置される。この中間領域には、各画素ＰＸＬ１，ＰＸ２に対応する薄膜トランジスタＴＦＴ１，ＴＦＴ２も配置され、この薄膜トランジスタＴＦＴ１，ＴＦＴ２はゲート線ＧＬ１，ＧＬ２の間に配置され、同じ向きとなっている。ただし、実施形態１と同様に、画素行ＰＬ１と画素行ＰＬ２とでは、各画素ＰＸＬ１，ＰＬＸ２の構成は、ドレイン線ＤＬを除く他の構成部材の配置がＹ方向（上下方向）に反転した位置関係となっている。
【００４４】
また、上段である画素行ＰＬ１の画素ＰＸＬ１，ＰＸＬ２に対して、下段の画素行である画素行ＰＬ２の画素ＰＸＬ１，ＰＸＬ２は半ピッチ（Ｘ方向の画素幅の半分）ずつＸ方向に沿ってずれて配置されている。従って、Ｘ方向及びＹ方向に隣接する画素ＰＸＬ１，ＰＸＬ２との間には、ドレイン線ＤＬのみが形成されている。
【００４５】
例えば、画素行ＰＬ１では、ドレイン線ＤＬに接続される画素ＰＸＬ１の薄膜トランジスタＴＦＴ１は中央領域内の図中上側（薄膜トランジスタＴＦＴ１，ＴＦＴ２の上側）に配置されるゲート線ＧＬ１に接続され、画素ＰＸＬ２の薄膜トランジスタＴＦＴ２は中央領域内の図中下側（薄膜トランジスタＴＦＴ１，ＴＦＴ２の下側）に配置されるゲート線ＧＬ２に接続される。同様にして、画素行ＰＬ２では、ドレイン線ＤＬに接続される画素ＰＸＬ２の薄膜トランジスタＴＦＴ２はゲート線ＧＬ２に接続され、画素ＰＸＬ１の薄膜トランジスタＴＦＴ２はゲート線ＧＬ１に接続される。
【００４６】
また、Ｙ方向に延在されるドレイン線ＤＬは、画素ＰＸＬ１，ＰＸＬ２の長手方向すなわちＹ方向に伸延するＹ方向配線部（第２方向ドレイン線）と、Ｙ方向に隣接される画素ＰＸＬ１，ＰＸＬ２との間に形成され、画素ＰＸＬ１，ＰＸＬ２の短手方向すなわちＸ方向に伸延し、その端部が薄膜トランジスタＴＦＴ１，ＴＦＴ２のドレイン電極ＤＴに接続されるＸ方向配線部（第１方向ドレイン線）とからなる。
【００４７】
このとき、画素行ＰＬ１においては、ドレイン線ＤＬのＹ方向配線部は、画素ＰＸＬ１の図中左側の辺縁部に沿ってＹ方向に延在され、その際に丸印Ｃで示すように、ゲート線ＧＬ１，ＧＬ２とそれぞれ１度ずつ交差する。このＹ方向配線部は、その一部がＹ方向に延在して形成される延在部ＪＣを有し、その端部が画素ＰＸＬ１の薄膜トランジスタＴＦＴ１のドレイン電極ＤＴに接続される。一方、Ｘ方向配線部は、Ｙ方向配線部の下端から画素ＰＸＬ１の図中下側の辺部に沿い、隣接画素間をＸ方向に延在された後にＹ方向（図中の上方向）に延在し、丸印Ｃに示す個所で、画素行ＰＬ１に対応するゲート線ＧＬ２と交差した後に、その端部が画素ＰＸＬ２の薄膜トランジスタＴＦＴ２のドレイン電極ＤＴに接続される。
【００４８】
また、画素行ＰＬ２においては、ドレイン線ＤＬのＹ方向配線部は、画素ＰＸＬ１と画素ＰＸＬ２との間に沿ってＹ方向に延在され、ゲート線ＧＬ１，ＧＬ２とそれぞれ１度ずつ交差すると共に、その一部がＹ方向に延在して延在部ＪＣを形成し、その端部が画素ＰＸＬ２の薄膜トランジスタＴＦＴ２のドレイン電極ＤＴに接続される。また、Ｘ方向配線部は、Ｙ方向配線部の下端から画素ＰＸＬ１の図中下側の辺部に沿い、図示しない次段の画素と画素ＰＸＬ１との間をＸ方向に延在された後にＹ方向（図中の上方向）に延在し、丸印Ｃに示す個所で、画素行ＰＬ２に対応するゲート線ＧＬ１と交差した後に、その端部が画素ＰＸＬ１の薄膜トランジスタＴＦＴ１のドレイン電極ＤＴに接続される。
【００４９】
このとき、実施形態２の液晶表示装置においては、画素行ＰＬ１においては、画素ＰＸＬ１の下側辺縁部に沿って形成されるドレイン線ＤＬのＸ方向配線部が、画素ＰＸＬ２の薄膜トランジスタＴＦＴ２に接続される。この後に、ドレイン線ＤＬの追加延在部ＡＤ１が画素ＰＸＬ１と画素ＰＸＬ２との間をゲート線ＧＬ方向（上側方向）に伸延し、丸印Ｄに示す交差部において、画素行ＰＬ１に対応する１本のゲート線ＧＬ１と交差する構成となっている
同様に、画素行ＰＬ２においても、画素ＰＸＬ１の下側辺縁部に沿って形成されるドレイン線ＤＬのＸ方向配線部が、画素ＰＸＬ１の薄膜トランジスタＴＦＴ１に接続される。
【００５０】
この後に、ドレイン線ＤＬの追加延在部ＡＤ２が画素ＰＸＬ１とＸ方向の前段の図示しない画素との間をゲート線ＧＬ方向（上側方向）に伸延し、丸印Ｄに示す交差部において、画素行ＰＬ１に対応する１本のゲート線ＧＬ２と交差する構成となっている。
【００５１】
このように画素行ＰＬ１，ＰＬ２においても、追加延在部ＡＤ１，ＡＤ２がそれぞれ１本のゲート線ＧＬ１，ＧＬ２と交差する構成となっており、ドレイン線ＤＬのＸ線方向配線部のゲート線ＧＬ１，ＧＬ２との交差数を、Ｙ方向配線部と同じにすることができるので、実施形態１と同様の効果を得ることができる。なお、実施形態２においても、追加延在部ＡＤ１，ＡＤ２は、ドレイン線ＤＬと同じ薄膜材料を用いて形成されると共に、配線幅もドレイン線ＤＬと同じ配線幅で形成される。
【００５２】
なお、実施形態２の液晶表示装置においては、マルチドメイン方式のＩＰＳ型液晶表示装置に本願発明を適用した場合について説明したが、全ての線状電極が同一方向に形成されるシングルドメイン方式のＩＰＳ型液晶表示装置にも適用可能である。
【００５３】
また、ゲート線ＧＬ１，ＧＬ２及び薄膜トランジスタＴＦＴ１，ＴＦＴ２等の形成位置が、実施形態１と同様に、画素ＰＸＬ１，ＰＸＬ２のＹ方向の端部に配置されるＩＰＳ型液晶表示装置にも適用可能である。ただし、この場合には、ゲート線ＧＬ１，ＧＬ２や追加延在部ＡＤ１，ＡＤ２の形成位置及び形状等は、実施形態１と同様の構成となる。
【００５４】
〈実施形態３〉
図４は本発明の実施形態３の液晶表示装置における画素構成を説明するための平面図である。ただし、実施形態３の液晶表示装置は、追加延在部ＡＤ１１，ＡＤ２１の構成を除く他の構成は実施形態１と同様となる。従って、以下の説明では、追加延在部ＡＤ１１，ＡＤ２１の構成について詳細に説明する。
【００５５】
図４に示すように、実施形態３の液晶表示装置では、画素行ＰＬ１においては、画素ＰＸＬ１の上側端部に形成されるドレイン線ＤＬのＸ方向配線部が、画素ＰＸＬ１の薄膜トランジスタＴＦＴ１に接続されるゲート線ＧＬ１と交差した後に、さらにＹ方向に延在する追加延在部ＡＤ１１を有する構成となっている。すなわち、実施形態３のドレイン線ＤＬの追加延在部ＡＤ１１は、Ｘ方向配線部から画素ＰＸＬ１の図中上側の辺部に沿い、図示しない２本のゲート線ＧＬ１の間をＸ方向に延在された後に、丸印Ｄに示す画素ＰＸＬ１の短手方向の他方の端部で画素ＰＸＬ１，ＰＸＬ２の形成方向（図中下側方向）に屈曲される。この後に、ゲート線ＧＬ１と交差した後に、さらに隣接する画素ＰＸＬ１と画素ＰＸＬ２との間の領域を画素ＰＸＬ２の薄膜トランジスタＴＦＴ２の形成領域の近傍まで延在される構成となっている。
【００５６】
同様に、画素行ＰＬ２においても、画素ＰＸＬ１，ＰＸＬ２の上側端部に形成されるドレイン線ＤＬのＸ方向配線部が、画素ＰＸＬ２の薄膜トランジスタＴＦＴ２に接続される１本のゲート線ＧＬ２と交差した後に、さらにＹ方向に延在する追加延在部ＡＤ２１を有する構成となっている。すなわち、追加延在部ＡＤ２１は、画素行ＰＬ２の画素ＰＸＬ１の図中上側の辺部に沿い、２本のゲート線ＧＬ１の間をＸ方向に延在された後に、丸印Ｄに示す画素ＰＸＬ１の短手方向の他方の端部で当該画素ＰＸＬ１の形成方向（図中下側方向）に屈曲される。この後に、ゲート線ＧＬ２と交差した後に、さらに隣接する図示しない画素と画素ＰＸＬ１との間の領域を画素ＰＸＬ１の薄膜トランジスタＴＦＴ１の形成領域の近傍まで延在される構成となっている。
【００５７】
すなわち、実施形態３の液晶表示装置では、追加延在部ＡＤ１１，ＡＤ２１の開放端側が、薄膜トランジスタＴＦＴ１，ＴＦＴ２の近傍まで伸延される構成となっているので、前述する実施形態１の効果に加えて、画素ＰＸＬ１，ＰＸＬ２の分離を第２基板に形成されるブラックマトリクスと、追加延在部ＡＤ１１，ＡＤ２１の２つで行うことが可能となり、画素間の光漏れを減少させることができる。さらには、隣接する画素間での混色に対するマージンを向上させることができ、画質を向上できるという格別の効果を得ることができる。特に、追加延在部ＡＤ１１，ＡＤ２１は画素電極が形成される第１基板ＳＵＢ１側に形成されるので、液晶表示装置の主面の斜め方向から表示画像を観察する際の画素間の光漏れの低減や混色に対するマージンの向上に大きな効果を得ることが可能となる。
【００５８】
〈実施形態４〉
図５は本発明の実施形態４の液晶表示装置における画素構成を説明するための平面図である。ただし、実施形態４の液晶表示装置は、追加延在部ＡＤ１１，ＡＤ２１の構成を除く他の構成は実施形態２と同様となる。従って、以下の説明では、追加延在部ＡＤ１１，ＡＤ２１の構成について詳細に説明する。
【００５９】
図５に示すように、実施形態４の液晶表示装置においても、画素行ＰＬ１では、画素ＰＸＬ１の下側辺縁部に沿って形成されるドレイン線ＤＬのＸ方向配線部が、画素ＰＸＬ２の薄膜トランジスタＴＦＴ２に接続される。この後に、ドレイン線ＤＬのＸ方向配線部から伸延される追加延在部ＡＤ１１が画素ＰＸＬ１と画素ＰＸＬ２との間をゲート線ＧＬ方向（上側方向）に伸延し、丸印Ｄに示す交差部において画素行ＰＬ１に対応する１本のゲート線ＧＬ１と交差した後も、さらに画素ＰＸＬ１と画素ＰＸＬ２との間の領域をその端部まで延在される構成となっている。
【００６０】
画素行ＰＬ２においても、画素ＰＸＬ１の下側辺縁部に沿って形成されるドレイン線ＤＬのＸ方向配線部が、画素ＰＸＬ２の薄膜トランジスタＴＦＴ２に接続される。この後に、ドレイン線ＤＬのＸ方向配線部から伸延される追加延在部ＡＤ２１が画素ＰＸＬ１と図示しない前段の画素ＰＸＬとの間をその辺縁形状に沿って伸延し、丸印Ｄに示す交差部において画素行ＰＬ１に対応する１本のゲート線ＧＬ２と交差した後も、さらに画素ＰＸＬ１と画素ＰＸＬ２との間の領域をその端部まで延在される構成となっている。
【００６１】
このように、実施形態４の液晶表示装置においては、追加延在部ＡＤ１１，ＡＤ２１の開放端側が、ゲート線ＧＬ１，ＧＬ２と交差した後に、画素ＰＸＬ１，ＰＸＬ２の反対側の端部まで伸延される構成となっているので、前述する実施形態１の効果に加えて、実施形態３の効果も得ることができる。
【００６２】
以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【符号の説明】
【００６３】
ＰＮＬ……液晶表示パネル、ＦＰＣ……フレキシブルプリント基板、ＡＲ……表示領域
ＣＴ……共通電極、ＰＸ……画素電極、ＳＬ……シール材、ＤＬ……ドレイン線
ＣＬ……コモン線、ＧＬ，ＧＬ１，ＧＬ２……ゲート線、ＳＴ……ソース電極
ＴＦＴ，ＴＦＴ１，ＴＦＴ２……薄膜トランジスタ、ＳＵＢ１……第１基板
ＳＵＢ２……第２基板、ＤＲ……駆動回路、ＡＳ……半導体層、ＪＣ……延在部
ＰＡＤ……パッド部、ＰＸＬ１，ＰＸＬ２……画素、ＳＬＴ……スリット
ＡＤ１，ＡＤ２，ＡＤ１１，ＡＤ２１……追加延在部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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