(57)【要約】【課題】  ヒューズを用いてデータを記憶する半導体集積回路において、データの誤読み出しを抑制すること。【解決手段】  半導体集積回路１００は、直列に接続された複数のヒューズを含むヒューズ回路１０と、複数のヒューズに対し切断用の電流を供給する切断電流供給部３０と、複数のヒューズの切断情報を読み出す読み出し部２０と、を備える。ヒューズ回路１０は、第１端子Ｎ１及び第２端子Ｎ２を含み、複数のヒューズは、第１端子Ｎ１に接続された第１ヒューズＦ１と、第１ヒューズＦ１及び第２端子Ｎ２に接続された第２ヒューズＦ２とを含む。読み出し部２０は、第１端子Ｎ１に接続された第１電源端子Ｖｄｄと、第２端子Ｎ２に接続された第２電源端子Ｖｓｓと、第１端子Ｎ１と第１電源端子Ｖｄｄとの間（Ｎ３）に接続され、切断情報を出力する出力回路４０とを含む。【選択図】  図２
2012009516.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数のヒューズを含むヒューズ回路と、
前記複数のヒューズに対し切断用の電流を供給する切断電流供給部と、
前記複数のヒューズの切断情報を読み出す読み出し部と、を備え、
前記ヒューズ回路は、第１端子及び第２端子を含み、
前記複数のヒューズは、前記第１端子に接続された第１ヒューズと、前記第１ヒューズ及び前記第２端子に接続された第２ヒューズとを含み、
前記読み出し部は、前記第１端子に接続された第１電源端子と、前記第２端子に接続された第２電源端子と、前記第１端子と前記第１電源端子との間に接続され、前記切断情報を出力する出力回路とを含むことを特徴とする半導体集積回路。
【請求項２】
前記読み出し部は、前記ヒューズ回路と前記出力回路との間に接続され、データ読み出し時に駆動される第１スイッチと、
前記ヒューズ回路と前記第２電源端子との間に接続され、前記第１スイッチと共通の制御信号によりデータ読み出し時に駆動される第２スイッチと、
を含むことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記読み出し部は、前記第１電源端子と前記出力回路との間に接続され、前記第１スイッチ及び前記第２スイッチと共通の制御信号により、データ読み出し時において前記第１スイッチ及び前記第２スイッチとは対称的に駆動される第３スイッチを含むことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記切断電流供給部は、
前記第１端子に接続され、前記第１ヒューズに切断用の電流を供給する第１電流供給端子と、
前記第２端子に接続され、前記第２ヒューズに切断用の電流を供給する第２電流供給端子と、
前記第１ヒューズと前記第２ヒューズとの間に、データ書き込み時に駆動される書き込みスイッチを介して接続された第３電源端子と、
を含むことを特徴とする請求項１〜３のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズを用いてデータを記憶する半導体集積回路に関する。
【背景技術】
【０００２】
従来から、ヒューズを用いてデータを記憶する半導体集積回路が知られている。データの書き込みは、ヒューズに切断用の電流（高電圧）を供給し、ヒューズを電気的に切断することにより行われる。データの読み出しは、ヒューズの両端に読み出し電圧を印加し、ヒューズが切断されているか否かを読み出すことにより行われる（例えば、特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００３】
特開２００７−２７３７７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の半導体集積回路では、データの書き込み時にヒューズを完全に切断できない場合があり、この場合にデータの誤読み出しが発生してしまうという課題があった。
【課題を解決するための手段】
【０００５】
本半導体集積回路は、直列に接続された複数のヒューズを含むヒューズ回路と、前記複数のヒューズに対し切断用の電流を供給する切断電流供給部と、前記複数のヒューズの切断情報を読み出す読み出し部と、を備える。前記ヒューズ回路は、第１端子及び第２端子を含む。前記複数のヒューズは、前記第１端子に接続された第１ヒューズと、前記第１ヒューズ及び前記第２端子に接続された第２ヒューズとを含む。前記読み出し部は、前記第１端子に接続された第１電源端子と、前記第２端子に接続された第２電源端子と、前記第１端子と前記第１電源端子との間に接続され、前記切断情報を出力する出力回路とを含む。
【発明の効果】
【０００６】
本半導体集積回路によれば、ヒューズを用いてデータを記憶する半導体集積回路において、データの誤読み出しを抑制することができる。
【図面の簡単な説明】
【０００７】
【図１】図１は、比較例に係る半導体集積回路の構成を示す図である。
【図２】図２は、実施例１に係る半導体集積回路の構成を示す図である。
【図３】図３は、ヒューズ回路におけるデータの記憶状態を説明するための図である。
【図４】図４は、実施例１に係る半導体集積回路のデータ読み出し動作を示すタイミングチャートである。
【図５】図５は、実施例１の変形例に係る半導体集積回路の構成を示す図である。
【図６】図６は、実施例２に係る半導体集積回路の構成を示す図である。
【図７】図７は、実施例２に係る半導体集積回路のデータ読み出し動作を示すタイミングチャートである。
【図８】図８は、実施例２の変形例に係る半導体集積回路の構成を示す図である。
【発明を実施するための形態】
【０００８】
最初に、比較例に係る半導体集積回路について説明する。
（比較例）
【０００９】
図１は、比較例に係る半導体集積回路８０の構成を示す図である。半導体集積回路８０は、１ビットの情報を記憶するための電気ヒューズ（以下、「ヒューズＦ０」と称する。）を含む。ヒューズＦ０は、例えばポリシリコンにより形成されている。
【００１０】
ヒューズＦ０の一端は、直列に配置されたＮチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタＴ１及びＰチャネル型ＭＯＳトランジスタＴ３を介して、電源電圧Ｖｄｄに接続されている。ヒューズＦ０の他端は、Ｎチャネル型ＭＯＳトランジスタＴ２を介して接地電圧Ｖｓｓに接続されている。また、ヒューズＦ０とトランジスタＴ１との間のノードＮ１は、Ｎチャネル型ＭＯＳトランジスタＴ４を介して接地電圧Ｖｓｓに接続されている。以下、図１において符号Ｔ１〜Ｔ４で示されるトランジスタを、それぞれ第１トランジスタＴ１〜第４トランジスタＴ４と称する。
【００１１】
第１トランジスタＴ１及び第２トランジスタＴ２のゲートは、共通の読み出し信号端子ＳＥＮＳＥに接続されている。第３トランジスタＴ３のゲートは、接地電圧Ｖｓｓ接続されている。第４トランジスタＴ４のゲートは、書き込み信号端子ＷＲＩＴＥに接続されている。
【００１２】
ヒューズＦ０と第２トランジスタＴ２との間のノードＮ２は、ヒューズ切断用の電流供給端子ＶＢＬＯＷに接続されている。また、第１トランジスタＴ１及び第３トランジスタＴ３の間のノードＮ３は、データ読み出し用のラッチ回路６０に接続されている。ラッチ回路６０は、環状に接続されたインバータ６２及び６４により構成され、ラッチ回路６０の出力側は半導体集積回路８０の出力端子Ｏｕｔに接続されている。
【００１３】
読み出し信号端子ＳＥＮＳＥ及び書き込み信号端子ＷＲＩＴＥへの制御信号、並びに電流供給端子ＶＢＬＯＷへのヒューズ切断用電流（高電圧）は、それぞれ外部の制御回路等（図示せず）から供給される。これらの周辺回路は、半導体集積回路８０を含む半導体装置の内部に設けられていてもよいし、当該半導体装置の外部に設けられていてもよい。
【００１４】
データの書き込み時には、書き込み信号端子ＷＲＩＴＥからの制御信号により第４トランジスタＴ４がオン状態となり、電流供給端子ＶＢＬＯＷからヒューズＦ０を切断するための電流が供給される。これにより、ヒューズＦ０及び第４トランジスタＴ４を介して電流が流れ（図中の点線矢印Ａ）、ヒューズＦ０がマイグレーションにより切断（溶断）される。
【００１５】
データの読み出し時には、読み出し信号端子ＳＥＮＳＥからの制御信号により第１トランジスタＴ１及び第２トランジスタＴ２がオン状態となる。ヒューズＦ０が切断されていない場合は、ノードＮ３の信号レベルは「Ｌ（ロー）」となり、出力端子Ｏｕｔの信号レベルは「Ｈ（ハイ）」となる。ヒューズＦ０が切断されている場合は、読み出しノートの信号レベルは「Ｈ」となり、出力端子Ｏｕｔの信号レベルは「Ｌ」となる。
【００１６】
以上のように、比較例に係る半導体集積回路８０は、ヒューズＦ０が切断されているか否かの情報を記憶することにより、１ビットのデータを記憶することができる。ここで、データ書き込み時において、稀にヒューズＦ０の切断が不完全となる（切断用の電流を供給したにもかかわらずヒューズＦ０が切断されない）場合がある。このような場合、半導体集積回路８０には誤った情報が記憶されてしまい、データの誤読み出しが生じてしまう場合がある。
【００１７】
以下の実施例では、このようなデータの誤読み出しを抑制可能な半導体集積回路について説明する。
【実施例１】
【００１８】
図２は、実施例１に係る半導体集積回路１００の構成を示す図である。半導体集積回路１００は、ヒューズ回路１０、読み出し部２０、及び切断電流供給部３０を含む。
【００１９】
ヒューズ回路１０は、第１端子に相当するノードＮ１と、第２端子に相当するノードＮ２とを有する。また、ヒューズ回路１０は、ノードＮ１とノードＮ２との間に直列に接続された２つのデータ記憶用ヒューズ（以下、「第１ヒューズＦ１」及び「第２ヒューズＦ２」と称する。）を含む。第１ヒューズＦ１及び第２ヒューズＦ２は、電流により切断可能な電気ヒューズであり、例えばボリシリコンにより形成される。
【００２０】
読み出し部２０は、第１スイッチに相当する第１トランジスタＴ１、第２スイッチに相当する第２トランジスタＴ２、第３スイッチに相当する第３トランジスタＴ３、及び出力回路４０を含む。第１トランジスタＴ１は、Ｎチャネル型ＭＯＳトランジスタであり、第１ヒューズＦ１と第１電源（本実施例では電源電圧Ｖｄｄ）との間に設けられている。第１トランジスタＴ１のソース端子はノードＮ１に、ドレイン端子はノードＮ３に、ゲート端子は読み出し信号端子ＳＥＮＳＥにそれぞれ接続されている。
【００２１】
第２トランジスタＴ２は、Ｎチャネル型ＭＯＳトランジスタであり、第２ヒューズＦ２と第２電源（本実施例では接地電圧Ｖｓｓ）との間に設けられている。第２トランジスタＴ２のソース端子は接地電圧Ｖｓｓに、ドレイン端子はノードＮ２に、ゲート端子は読み出し信号端子ＳＥＮＳＥにそれぞれ接続されている。第１トランジスタＴ１及び第２トランジスタＴ２は、読み出し信号端子ＳＥＮＳＥからの共通の制御信号により駆動される。
【００２２】
第３トランジスタＴ３は、Ｐチャネル型ＭＯＳトランジスタであり、第１トランジスタＴ１と電源電圧Ｖｄｄとの間に設けられている。第３トランジスタＴ３のソース端子は電源電圧Ｖｄｄに、ドレイン端子は第１トランジスタＴ１に、ゲート端子は接地電圧Ｖｓｓにそれぞれ接続されている。第３トランジスタＴ３のソース端子は、ヒューズ回路１０の第１ヒューズＦ１側に第１電源を供給する第１電源端子に相当する。また、第２トランジスタＴ２のソース端子は、ヒューズ回路１０の第２ヒューズ側に第２電源を供給する第２電源端子に相当する。
【００２３】
出力回路４０は、互いに環状に接続された２つのインバータ４２及び４４を含むラッチ回路である。出力回路４０の入力側は、第１トランジスタＴ１及び第３トランジスタの間のノードＮ３（以下、「読み出しノードＮ３」と称する。）に接続されている。出力回路４０の出力側は、半導体集積回路１００の出力端子Ｏｕｔに接続されている。
【００２４】
切断電流供給部３０は、第１電流供給端子ＶＢＬＯＷ１、第２電流供給端子ＶＢＬＯＷ２、及び書き込みスイッチに相当する第４トランジスタＴ４を含む。第１電流供給端子ＶＢＬＯＷ１はノードＮ１に、第２電流供給端子ＶＢＬＯＷ２はノードＮ２に接続され、それぞれのノードにヒューズ切断用の電流（高電圧）を供給する。第４トランジスタＴ４は、Ｎチャネル型ＭＯＳトランジスタであり、第１ヒューズＦ１及び第２ヒューズＦ２の中間ノードＮ４と第３電源（本実施例では接地電圧Ｖｓｓ）との間に設けられている。第４トランジスタＴ４のソース端子は接地電圧Ｖｓｓに、ドレイン端子はノードＮ４に、ゲート端子は書き込み信号端子ＷＲＩＴＥにそれぞれ接続されている。
【００２５】
データの書き込み時には、書き込み信号端子ＷＲＩＴＥからの制御信号により第４トランジスタＴ４がオン状態となり、第１電流供給端子ＶＢＬＯＷ１及び第２電流供給端子ＶＢＬＯＷ２からヒューズ切断用の電流が供給される。また、読み出し信号端子ＳＥＮＳＥからの制御信号により、第１トランジスタＴ１及び第２トランジスタＴ２はオフ状態となる。第１ヒューズＦ１及び第４トランジスタＴ４を介して電流が流れることにより（図中の点線矢印Ａ１）、第１ヒューズＦ１がマイグレーションにより切断（溶断）される。同様に、第２ヒューズＦ２及び第４トランジスタＴ４を介して電流が流れることにより（図中の点線矢印Ａ２）、第２ヒューズＦ２が切断される。すなわち、データ書き込み時においては、ヒューズ回路１０に含まれる２つのヒューズＦ１及びＦ２が両方とも切断される。
【００２６】
図３は、ヒューズ回路１０におけるデータの記憶状態を説明するための図である。図３（ａ）は、ヒューズが２本とも切断されていない状態（以下、「第１状態」と称する。）を示す。図３（ｂ）はヒューズが２本とも切断された状態を示し、図３（ｃ）は第１ヒューズＦ１のみが切断された状態を示し、図３（ｄ）は第２ヒューズＦ２のみが切断された状態を示す。ヒューズ回路１０に対しデータの書き込みを行った場合、通常であれば図３（ｂ）の状態となるが、稀にヒューズの切断が不十分であると、図３（ｃ）または図３（ｄ）の状態となる場合がある。以下、図３（ｂ）〜（ｄ）のように、２本のヒューズのうち少なくとも１本のヒューズが切断されている状態を「第２状態」と称する。ヒューズ回路１０は、第１ヒューズＦ１及び第２ヒューズＦ２が第１状態であるか第２状態であるかを区別する情報（以下、「切断情報」と称する。）を記憶することにより、１ビットのデータを記憶することができる。
【００２７】
図４は、実施例１に係る半導体集積回路１００のデータ読み出し動作を示すタイミングチャートである。初期状態において、読み出し信号端子ＳＥＮＳＥの信号レベルは「Ｌ」であり、第１トランジスタＴ１及び第２トランジスタＴ２はオフ状態である。また、第３トランジスタＴ３は、ゲート端子が接地電圧Ｖｓｓに接続されており、常にオン状態である。このとき、読み出しノードＮ３の信号レベルは「Ｈ」であり、出力端子Ｏｕｔの信号レベルは不定である。
【００２８】
時刻ＴＭ１において、読み出し信号端子ＳＥＮＳＥの信号レベルが「Ｌ」から「Ｈ」に変化すると、第１トランジスタＴ１及び第２トランジスタＴ２がオン状態となり、読み出しノードＮ３の信号レベルが変化する。ここで、ヒューズ回路１０が第１状態（いずれのヒューズも非切断状態）である場合、第１ヒューズＦ１及び第２ヒューズＦ２を介して貫通電流が流れるため、読み出しノードＮ３の信号レベルは「Ｌ」に変化する。一方、ヒューズ回路１０が第２状態（いずれかのヒューズが切断状態）である場合、上記の貫通電流は僅かにしか流れず、読み出しノードＮ３の信号レベルも「Ｈ」に維持される。なお、第２状態において、切断されたヒューズの本数による違いは、読み出しノードＮ３の信号レベルに実質的に影響しない（全て同じ信号レベルとみなしてよい）。
【００２９】
時刻ＴＭ２において、読み出し信号端子ＳＥＮＳＥの信号レベルが「Ｈ」から「Ｌ」に変化すると、第１トランジスタＴ１及び第２トランジスタＴ２がオフ状態となり、出力回路４０の出力（すなわち、出力端子Ｏｕｔの信号レベル）が確定する。ここで、ヒューズ回路１０が第１状態である場合、出力端子Ｏｕｔの信号レベルは「Ｈ」となり、ヒューズ回路１０が第２状態である場合、出力端子Ｏｕｔの信号レベルは「Ｌ」となる。
【００３０】
以上のように、半導体集積回路１００は、２つのヒューズＦ１及びＦ２が非切断状態である第１状態と、少なくとも１つのヒューズが切断状態である第２状態を区別する切断情報を保持することにより、１ビットのデータを記憶する。データの書き込み時には両方のヒューズを切断するため、ヒューズの切断が不完全となる（両方とも切断されない）確率は、比較例のように切断するヒューズの個数が１つである場合に比べて大幅に小さくなる。そして、データ読み出し時には第１状態と第２状態とを区別して読み出すため、２つのヒューズのうち少なくとも１つのヒューズが切断されていれば、ヒューズ回路１０に記憶された切断情報を正しく読み出すことができる。以上のように、実施例１に係る半導体集積回路１００によれば、データ書き込み時におけるヒューズの切断が不完全となることに起因するデータの誤読み出しを抑制することができる。
【００３１】
図５は、実施例１の変形例に係る半導体集積回路１００Ａの構成を示す図である。半導体集積回路１００Ａでは、出力回路４０がインバータ４２のみから構成されており、その他の構成は実施例１（図２）と同じである。データ書き込み時及びデータ読み出し時の動作は、実施例１と同様に行うことができる。本構成においても、実施例１と同様にデータの誤読み出しを抑制することができる。また、本構成によれば、ラッチ回路を有さない分だけ回路面積を低減することができる。このように、出力回路４０の構成は、ヒューズ回路１０における切断情報を出力可能なものであれば、任意の構成とすることができる。
【実施例２】
【００３２】
実施例２は、第３トランジスタの制御信号を第１トランジスタ及び第２トランジスタと共通化した例である。
【００３３】
図６は、実施例２に係る半導体集積回路１００Ｂの構成を示す図である。半導体集積回路１００Ｂでは、第３トランジスタＴ３のゲート端子が、読み出し信号端子ＳＥＮＳＥに接続されている。すなわち、第３トランジスタＴ３は、第１トランジスタＴ１及び第２トランジスタＴ２と共通の制御信号により駆動される。ただし、第３トランジスタＴ３は、第１トランジスタＴ１及び第２トランジスタＴ２とは導電型が異なるため、第１トランジスタＴ１及び第２トランジスタＴ２とは対称的に駆動される。その他の構成は実施例１（図２）と共通であり、詳細な説明を省略する。また、データ書き込み時の動作も実施例１と共通であるため、同様に説明を省略する。
【００３４】
図７は、実施例２に係る半導体集積回路１００Ｂのデータ読み出し動作を示すタイミングチャートである。初期状態において、読み出し信号端子ＳＥＮＳＥの信号レベルは「Ｌ」であり、第１トランジスタＴ１及び第２トランジスタＴ２はオフ状態、第３トランジスタＴ３はオン状態である。このとき、読み出しノードＮ３の信号レベルは「Ｈ」となり、出力端子Ｏｕｔの信号レベルは不定である。
【００３５】
時刻ＴＭ１において、読み出し信号端子ＳＥＮＳＥの信号レベルが「Ｌ」から「Ｈ」に変化すると、第１トランジスタＴ１及び第２トランジスタＴ２がオン状態となり、第３トランジスタＴ３はオフ状態となる。これにより、読み出しノードＮ３の信号レベルが変化する。実施例１と同様に、ヒューズ回路１０が第１状態である場合、読み出しノードＮ３の信号レベルは「Ｌ」に変化し、ヒューズ回路１０が第２状態である場合、読み出しノードＮ３の信号レベルは「Ｈ」のまま変化しない。このとき、出力端子Ｏｕｔの信号レベルも同時に変化し、ヒューズ回路１０が第１状態である場合は「Ｈ」であり、ヒューズ回路１０が第２状態である場合は「Ｌ」となる。
【００３６】
以上のように、実施例２に係る半導体集積回路１００Ｂは、２つのヒューズＦ１及びＦ２が非切断状態である第１状態と、少なくとも１つのヒューズが切断状態である第２状態を区別する切断情報により、１ビットのデータを記憶する。これにより、実施例１の場合と同様に、データ書き込み時におけるヒューズの切断が不完全となることに起因するデータの誤読み出しを抑制することができる。
【００３７】
また、実施例２では、第３トランジスタＴ３を第１トランジスタＴ１及び第２トランジスタＴ２と同じ制御信号により対称的に駆動する。これにより、第１トランジスタＴ１及び第２トランジスタＴ２がオンとなるデータ読み出し時において、第３トランジスタＴ３はオフとなるため、実施例１に比べて消費電力を低減することができる。
【００３８】
図８は、実施例２の変形例に係る半導体集積回路１００Ｃの構成を示す図である。半導体集積回路１００Ｃでは、出力回路４０がインバータ４２のみから構成されており、その他の構成は実施例２（図６）と同じである。データ書き込み時及びデータ読み出し時の動作は、実施例２と同様に行うことができる。本構成においても、実施例２と同様にデータの誤読み出しを抑制することができる。また、ラッチ回路を有さない分だけ回路面積を低減することができる。
【００３９】
実施例１〜２では、ヒューズ回路１０に含まれるヒューズの数を２つとしたが、ヒューズの数は３以上であってもよい。この場合の回路構成は、データ書き込み時において、全てのヒューズが切断されるように切断用電流を供給可能な構成とする。また、データ読み出し時において、ヒューズが切断されていない状態（第１状態）と、少なくとも１つのヒューズが切断されている状態（第２状態）とを区別して読み出し可能な構成とする。ヒューズの数が増えるほど、論理的には誤読み出しの確率を小さくすることができるが、ヒューズの本数は、回路面積等との兼ね合いから適宜設定することが好ましい。
【００４０】
また、実施例１〜２では、第１電源を電源電圧Ｖｄｄとし、第２電源及び団３電源を接地電圧Ｖｓｓとしたが、これらの電源の電圧レベルは上記に限定されるものではない。また、実施例１〜２では、第１スイッチ〜第３スイッチを第１トランジスタＴ１〜第３トランジスタＴ３とし、書き込みスイッチを第４トランジスタＴ４としたが、これらのスイッチは上記の形態に限定されるものではない。
【００４１】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形及び変更が可能である。
【符号の説明】
【００４２】
１０            ヒューズ回路
２０            読み出し部
３０            切断電流供給部
４０            出力回路
Ｆ１〜Ｆ２      ヒューズ
Ｔ１〜Ｔ４      トランジスタ
ＳＥＮＳＥ      読み出し信号端子
ＷＲＩＴＥ      書き込み信号端子
ＶＢＬＯＷ      電流供給端子
Ｏｕｔ          出力端子
【図１】
2012009516.tif 000003
【図２】
2012009516.tif 000004
【図３】
2012009516.tif 000005
【図４】
2012009516.tif 000006
【図５】
2012009516.tif 000007
【図６】
2012009516.tif 000008
【図７】
2012009516.tif 000009
【図８】
2012009516.tif 000010