(57)【要約】【課題】画像処理装置がＤＲＡＭから画像領域をアクセスする際に、ＤＲＡＭの複数のページの境界を横断するアクセスが発生しても、ページミスによるアクセスのオーバーヘッドの増大を軽減する。【解決手段】画像処理装置１は、画像処理部１８、メモリアクセス制御部１２、内蔵メモリ１６を具備する。画像処理部は、水平方向と垂直方向とにそれぞれ所定の画素数を少なくとも有する画像領域ＭＢに含まれる画素情報を処理する。メモリアクセス制御部１２はＤＲＡＭ７と内蔵メモリ１６をアクセス可能とされ、両方のメモリに画素情報を格納可能とされる。ＤＲＡＭ７への格納の際にＤＲＡＭの複数のページ間のページ境界を横断するアクセスが発生する場合に、一方のページの境界領域ＢＡのデータは内蔵メモリ１６に格納され、他方のページのデータはＤＲＡＭの他方のページに格納される。【選択図】図４
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【特許請求の範囲】
【請求項１】
画像処理部と、メモリアクセス制御部と、内蔵メモリとを少なくとも具備する画像処理装置であって、
前記画像処理部は、水平方向と垂直方向とにそれぞれ所定の画素数を少なくとも有する画像領域に含まれる画素情報を処理可能とされ、
前記メモリアクセス制御部は、ダイナミックランダムアクセスメモリと前記内蔵メモリとをアクセス可能とされ、前記ダイナミックランダムアクセスメモリと前記内蔵メモリとに前記画像領域の前記画素情報を格納可能とされ、
前記画像領域の前記画素情報を前記ダイナミックランダムアクセスメモリに格納する際に、前記ダイナミックランダムアクセスメモリの複数のページの間のページ境界を横断するアクセスが発生する場合に、前記ページ境界によって区画された前記複数のページの一方のページの所定のサイズの境界領域の内部のデータを前記メモリアクセス制御部は前記内蔵メモリに格納可能とされ、前記ページ境界によって区画された前記複数のページで前記一方のページと反対側の他方のページのデータを前記メモリアクセス制御部は前記ダイナミックランダムアクセスメモリの前記反対側の前記他方のページに格納可能とされたことを特徴とする画像処理装置。
【請求項２】
請求項１において、
前記一方のページの前記境界領域以外の非境界領域のデータを前記メモリアクセス制御部は前記ダイナミックランダムアクセスメモリの前記一方のページに格納可能とされたことを特徴とする画像処理装置。
【請求項３】
請求項２において、
前記境界領域の前記内部の前記データを前記メモリアクセス制御部が前記内蔵メモリに格納した後に、前記メモリアクセス制御部は前記境界領域の前記内部の前記データを前記ダイナミックランダムアクセスメモリの前記一方のページに格納可能とされたことを特徴とする画像処理装置。
【請求項４】
請求項３において、
前記画像領域は、４：２：０方式もしくは４：２：２方式の画像フォーマットによって符号化され３８４バイトもしくは５１２バイトのデータ・サイズの輝度信号と色差信号とを含むマクロブロックであり、
前記画像処理部は、前記マクロブロックのＭＰＥＧ動画像処理を実行することを特徴とする画像処理装置。
【請求項５】
請求項４において、
前記内蔵メモリはスタティックランダムアクセスメモリによって構成され、前記ダイナミックランダムアクセスメモリは同期ＤＲＡＭによって構成されたことを特徴とする画像処理装置。
【請求項６】
請求項５において、
前記メモリアクセス制御部が前記ダイナミックランダムアクセスメモリをアクセスするためのチャンネルと電気的に分離された他のチャンネルを介して前記内蔵メモリを前記メモリアクセス制御部がアクセス可能とされたことを特徴とする画像処理装置。
【請求項７】
請求項５において、
前記メモリアクセス制御部は前記メモリアクセス制御部の動作設定のための制御レジスタを含むものであり、前記制御レジスタは少なくとも前記ダイナミックランダムアクセスメモリの前記複数のページの各ページのページサイズの情報を格納可能とされたことを特徴とする画像処理装置。
【請求項８】
請求項５において、
中央処理ユニットと画像出力部とを更に具備して、
前記画像処理部の処理データは、前記画像出力部によって画像表示デバイスに供給可能とされ、
前記画像処理部と前記メモリアクセス制御部と前記内蔵メモリと前記中央処理ユニットと前記画像出力部を具備する前記画像処理装置の内部動作は前記中央処理ユニットによって制御されることを特徴とする画像処理装置。
【請求項９】
請求項５において、
前記ダイナミックランダムアクセスメモリの半導体チップは前記画像処理装置の半導体チップとともにシステムインパッケージの封止パッケージ内部に形成されたことを特徴とする画像処理装置。
【請求項１０】
請求項５において、
前記ダイナミックランダムアクセスメモリは、ロジックＤＲＡＭ混載製造プロセスによって前記画像処理装置の半導体チップ内部に形成されたことを特徴とする画像処理装置。
【請求項１１】
画像処理部と、メモリアクセス制御部と、内蔵メモリとを少なくとも具備する画像処理装置の動作方法であって、
前記画像処理部は、水平方向と垂直方向とにそれぞれ所定の画素数を少なくとも有する画像領域に含まれる画素情報を処理可能とされ、
前記メモリアクセス制御部は、ダイナミックランダムアクセスメモリと前記内蔵メモリとをアクセス可能とされ、前記ダイナミックランダムアクセスメモリと前記内蔵メモリとに前記画像領域の前記画素情報を格納可能とされ、
前記画像領域の前記画素情報を前記ダイナミックランダムアクセスメモリに格納する際に、前記ダイナミックランダムアクセスメモリの複数のページの間のページ境界を横断するアクセスが発生する場合に、前記ページ境界によって区画された前記複数のページの一方のページの所定のサイズの境界領域の内部のデータを前記メモリアクセス制御部は前記内蔵メモリに格納して、前記ページ境界によって区画された前記複数のページで前記一方のページと反対側の他方のページのデータを前記メモリアクセス制御部は前記ダイナミックランダムアクセスメモリの前記反対側の前記他方のページに格納することを特徴とする画像処理装置の動作方法。
【請求項１２】
請求項１１において、
前記一方のページの前記境界領域以外の非境界領域のデータを前記メモリアクセス制御部は前記ダイナミックランダムアクセスメモリの前記一方のページに格納することを特徴とする画像処理装置の動作方法。
【請求項１３】
請求項１２において、
前記境界領域の前記内部の前記データを前記メモリアクセス制御部が前記内蔵メモリに格納した後に、前記メモリアクセス制御部は前記境界領域の前記内部の前記データを前記ダイナミックランダムアクセスメモリの前記一方のページに格納することを特徴とする画像処理装置の動作方法。
【請求項１４】
請求項１３において、
前記画像領域は、４：２：０方式もしくは４：２：２方式の画像フォーマットによって符号化され３８４バイトもしくは５１２バイトのデータ・サイズの輝度信号と色差信号とを含むマクロブロックであり、
前記画像処理部は、前記マクロブロックのＭＰＥＧ動画像処理を実行することを特徴とする画像処理装置の動作方法。
【請求項１５】
請求項１４において、
前記内蔵メモリはスタティックランダムアクセスメモリによって構成され、前記ダイナミックランダムアクセスメモリは同期ＤＲＡＭによって構成されたことを特徴とする画像処理装置の動作方法。
【請求項１６】
請求項１５において、
前記メモリアクセス制御部が前記ダイナミックランダムアクセスメモリをアクセスするためのチャンネルと電気的に分離された他のチャンネルを介して前記内蔵メモリを前記メモリアクセス制御部がアクセスすることを特徴とする画像処理装置の動作方法。
【請求項１７】
請求項１５において、
前記メモリアクセス制御部は前記メモリアクセス制御部の動作設定のための制御レジスタを含むものであり、前記制御レジスタは少なくとも前記ダイナミックランダムアクセスメモリの前記複数のページの各ページのページサイズの情報を格納することを特徴とする画像処理装置の動作方法。
【請求項１８】
請求項１５において、
中央処理ユニットと画像出力部とを更に具備して、
前記画像処理部の処理データは、前記画像出力部によって画像表示デバイスに供給可能とされ、
前記画像処理部と前記メモリアクセス制御部と前記内蔵メモリと前記中央処理ユニットと前記画像出力部を具備する前記画像処理装置の内部動作は前記中央処理ユニットによって制御されることを特徴とする画像処理装置の動作方法。
【請求項１９】
請求項１５において、
前記ダイナミックランダムアクセスメモリの半導体チップは前記画像処理装置の半導体チップとともにシステムインパッケージの封止パッケージ内部に形成されたことを特徴とする画像処理装置の動作方法。
【請求項２０】
請求項１５において、
前記ダイナミックランダムアクセスメモリは、ロジックＤＲＡＭ混載製造プロセスによって前記画像処理装置の半導体チップ内部に形成されたことを特徴とする画像処理装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置およびその動作方法に関し、特にダイナミックランダムアクセスメモリ(ＤＲＡＭ)から所定の水平方向画素数と所定の垂直方向画素数とを持つ画像領域をアクセスする際に、ＤＲＡＭの複数のページの境界を横断するアクセスが発生してもページミスによるアクセスのオーバーヘッドの増大を軽減するのに有効な技術に関するものである。
【背景技術】
【０００２】
ＭＰＥＧ−２と呼ばれる動画像の一般的な圧縮方式は、ＩＳＯ／ＩＥＣ  １３８１８−２で標準化された規格であり、例えば、下記非特許文献１に記載されている。ＭＰＥＧ−２は、ビデオストリームから冗長な情報を削除することによって、ビデオ記憶容量と必要な帯域幅とを削減すると言う原理に基づいている。尚、ＭＰＥＧは、Moving Picture Experts Groupの略である。
【０００３】
ＭＰＥＧ−２の規格はビットストリームのシンタックス(圧縮符号化データ列の規則または符号化データのビットストリームの構成方法)およびデコードプロセスのみを規定しているので、衛星放送・サービス、ケーブルテレビジョン、インターラクティブテレビジョン、インターネット等の種々の状況で十分利用可能なようにフレキシブルなものである。
【０００４】
ＭＰＥＧ−２のエンコードプロセスでは、最初にデジタルビデオの各画素のカラーと輝度との成分を規定するために、ビデオ信号はサンプルされ量子化される。カラーと輝度との成分を示す値は、離散コサイン変換(ＤＣＴ：Discrete Cosine Transform)を使用して周波数値に変換される。ＤＣＴによって得られる変換係数は、ピクチャーの輝度とカラーで異なった周波数を持つ。量子化されたＤＣＴ変換係数は、ビデオストリームを更に圧縮する可変長コーディング(ＶＬＣ：Variable Length Coding)によってエンコードされる。
【０００５】
ＭＰＥＧ−２、ＭＰＥＧ−４、ＭＰＥＧ−４  ＡＶＣ(Ｈ．２６４)等の国際標準動画像符号化方法では、時間方向の相関を使って高い符号化効率を実現するために、フレーム間予測符号化が使用されている。フレームの符号化モードには、フレーム間の相関を使わずに符号化するＩフレームと、過去に符号化した１フレームから予測するＰフレームと、過去に符号化した２フレームから予測することができるＢフレームがある。
【０００６】
尚、ＭＰＥＧ−２は、国際電気通信連合(ＩＴＵ：International Telecommunication Union)においてＨ．２６２として規格化され、またＩＳＯ／ＩＥＣにより国際標準ＩＳＯ／ＩＥＣ  １３８１８−２として承認されている。更に、ＭＰＥＧ−４は、ＩＳＯ／ＩＥＣにより国際標準ＩＳＯ／ＩＥＣ  １４４９６−２として承認されている。また更に、ＭＰＥＧ−４  ＡＶＣ(Advanced Video Coding)は、国際電気通信連合(ＩＴＵ)においてＨ．２６４として規格化され、またＩＳＯ／ＩＥＣにより国際標準ＩＳＯ／ＩＥＣ  １４４９６−１０として承認されている。
【０００７】
フレーム間予測符号化では、動画像から動き補償された参照画像(予測画像)が減算され、この減算による予測残差が符号化される。符号化の処理は、ＤＣＴ(離散コサイン変換)等の直交変換と量子化と可変長符号化との処理を含んでいる。動き補償(動き補正)はフレーム間予測の参照フレームを空間的に移動させる処理を含むものであり、動き補償の処理は被符号化フレームのブロック単位で行われる。画像内容に動きが無い場合には、移動は無く被予測画素と同一位置の画素が使用される。動きが有る場合には、最も適合するブロックが探索され、移動量が動きベクトルとされる。動き補償のブロックは、ＭＰＥＧ−２の符号化方法では１６画素×１６画素／１６画素×８画素のブロックであり、ＭＰＥＧ−４の符号化方法では１６画素×１６画素／１６画素×８画素／８画素×８画素のブロックであり、ＭＰＥＧ−４  ＡＶＣ(Ｈ．２６４)の符号化方法では１６画素×１６画素／１６画素×８画素／８画素×１６画素／８画素×８画素／８画素×４画素／４画素×８画素／４画素×４画素のブロックである。
【０００８】
上述した符号化処理は映像画面(フレームまたはフィールド)毎に行われるものであり、画面を細分化したブロック(通常は１６画素×１６画素、ＭＰＥＧではマクロブロック(ＭＢ)と呼ばれる)が処理単位となるものである。すなわち、符号化されるべきブロック毎に既に符号化された参照画像から最も類似したブロック(予測画像)が選択されて、符号化画像(ブロック)と予測画像の差分信号が符号化(直交変換、量子化等)される。画面内での符号化されるブロックと予測信号の相対位置の差が動きベクトルと呼ばれるものである。
【０００９】
一方、テレビ放送や映像記録等に使用される動画像の画像サイズは拡大の傾向を続けており、近年では、高精細ＨＤ(High Definition)サイズの１９２０画素×１０８０画素が、主流となっている。従って、今後の動画像の画像サイズは４Ｋ×２Ｋサイズの４０９６画素×２０４８画素や８Ｋ×４Ｋサイズの８１９２画素×４０９６画素等の超高精細画像も次第に普及するものと推測される。
【００１０】
このような画像サイズの拡大の傾向にある次世代の動画像符号化方式は、上述の超高精細画像に対応することが必要となっている。一方、動画像符号化処理と動画像復号化処理では、被処理マクロブロック(ＭＢ)の周辺の複数のマクロブロック(ＭＢ)の情報が必要である。従って、システム大規模半導体集積回路(システムＬＳＩ)で構成された動画像符号化／復号処理装置の半導体チップには、同期型ダイナミックランダムアクセスメモリ(ＳＤＲＡＭ)等によって構成された外部メモリが接続される。この外部メモリには、符号化処理または復号化処理の前の動画像データおよび符号化処理または復号化処理の後の動画像データが格納可能とされている。
【００１１】
ＳＤＲＡＭ等の半導体メモリは、アクセス効率を向上するために、独立に動作可能な複数のバンクを持つ場合が多い。また、この種の半導体メモリでは、メモリセルをアクセスするために、アクティブコマンドと、リードまたはライトコマンドと、プリチャージコマンドが必要である。アクティブコマンドは、ワード線を選択して、選択されたワード線に接続されたメモリセルの保持データをセンスアンプにラッチするコマンドである。リードコマンドは、センスアンプにラッチされているデータを、外部に読み出すコマンドである。一方、ライトコマンドは、メモリセルにデータを書き込むために、センスアンプにラッチされているデータを書き換えるコマンドである。プリチャージコマンドは、メモリセルとセンスアンプに接続されたビット線を所定の電圧にリセットするコマンドである。
【００１２】
一般に、センスアンプに一度にラッチされるデータの単位は、ページと呼ばれる。メモリセルが１ビットのデータを記憶する場合、１ページのビット数は、１つのワード線に接続されたメモリセルの数に等しい。センスアンプにラッチされているデータを読み出し、あるいは書き換える場合には、リードコマンドまたはライトコマンドをメモリに供給するだけでよい。これに対して、センスアンプにラッチされていないデータを読み出し、あるいは書き換える場合、リードコマンドまたはライトコマンドの以前にアクティブコマンドを供給する必要がある。また、センスアンプが別のページのデータをラッチしている場合には、アクティブコマンドの以前にさらにプリチャージコマンドを供給する必要がある。
【００１３】
リードコマンドまたはライトコマンドだけで、データが入出力可能な状態は、ページヒットと呼ばれる。これに対して、リードコマンドまたはライトコマンドの以前にアクティブコマンドが必要な状態は、ページミスと称される。尚、半導体メモリが複数のバンクを有する場合には、ページヒットおよびページミスは、バンク毎に判定される。
【００１４】
一方、連続アドレスの読み出し動作を高速化したＤＲＡＭとして高速ページモードＤＲＡＭがあり、このＤＲＡＭは連続する番地毎にロウアドレスとカラムアドレスとを供給するのではなく、連続するアドレスで直前のロウアドレスと同じ場合にはＲＡＳ(Row Address Strobe)信号とロウアドレスとを供給せずにＣＡＳ(Column Address Strobe)信号とカラムアドレスだけを変更することで、メモリ番地の指定時間を短縮することで高速化を実現するものである。
【００１５】
また、下記非特許文献２には、スタティックカラムモードのＤＲＡＭが記載されている。このＤＲＡＭは、メモリチップ内部にバッファとして１ページ分のＳＲＡＭを内蔵して、同一ページ内のアクセスについては一度そのページに書き込まれたデータを全てＳＲＡＭにコピーすることにより、ＲＡＳ信号によってロウアドレスを供給した後にＣＡＳ信号を固定してマルチプレクストアドレスにカラムアドレスを指定するだけで連続的にデータ出力が実施されると言う動作を行うものである。スタティックカラムモードのＤＲＡＭが高速ページモードのＤＲＡＭと相違するのは、ＣＡＳ信号を固定する点である。従って、このＤＲＡＭでは、同一のページ内の連続するアドレスの読み出しであれば、ＣＡＳ信号の発行とそのレイテンシの分、メモリアクセスタイムが節減され、通常のＤＲＡＭよりも読み出し速度が高速化されるという特徴を備え、ページ境界をまたぐアドレスの連続読み出し時でもごく小さなペナルティでアクセスが可能となる。しかし、このＤＲＡＭはＳＲＡＭ内蔵で構造が複雑なため、コスト面で不利で、それほど普及せず、他のＤＲＡＭが主流となったものである。
【００１６】
また高速ページモードＤＲＡＭを更に高速化したＥＤＯ型のＤＲＡＭ(Extended Data Output DRAM)も、知られている。従来のＤＲＡＭでは、データ読み出し時にデータ出力信号が安定化されるまで、次のカラムアドレスを供給できなかったのに対して、ＥＤＯＤＲＡＭではデータ出力線にデータラッチを接続することで、データ出力タイミングとカラムアドレスの受付タイミンクをオーバーラップして高速化を実現している。
【００１７】
しかし、ＥＤＯＤＲＡＭは上述の拡張出力機能を搭載しているが更に高速化しようとした場合には、動作周波数の問題が生じて、略７５ＭＨｚのクロック同期が限界となる。同期型ダイナミックランダムアクセスメモリ(ＳＤＲＡＭ)は、外部クロックに同期してカラムの読み出しを行う。すなわち、外部クロックに同期してＤＲＡＭデバイス内部のパイプライン動作によって外部バスクロックに同期するバースト転送によって、ゼロウェイトの出力アクセスを可能とし、ＥＤＯＤＲＡＭに比較して高速な動作周波数の動作が可能となる。
【先行技術文献】
【非特許文献】
【００１８】
【非特許文献１】ＩＮＴＥＲＮＡＴＩＯＮＡＬ  ＳＴＡＮＤＡＲＤ  １３８１８−２，  ＲＥＣＯＭＭＥＮＤＡＴＩＯＮ  ＩＴＵ−Ｔ  Ｈ．２６２，  “ＩＮＦＯＲＭＡＴＩＯＮ  ＴＥＣＨＮＯＬＯＧＹ−ＧＥＮＥＲＩＣ  ＣＯＤＩＮＧ  ＯＦ  ＭＯＶＩＮＧ  ＰＩＣＴＵＲＥＳ  ＡＮＤ  ＡＳＳＯＣＩＡＴＥＤ  ＡＵＤＩＯ  ＩＮＦＯＲＭＡＴＩＯＮ：  ＶＩＤＥＯ”ｈｔｔｐ：／／ｎｅｕｒｏｎ２．ｎｅｔ／ｌｉｂｒａｒｙ／ｍｐｅｇ２／ｉｓｏ１３８１８−２．ｐｄｆ[平成２１年１０月０５日検索]
【非特許文献２】製品名  ＨＭ５１２５８  Ｓｅｒｉｅｓ  データ・シート  “２６２１４４−ｗｏｒｄ  ｘ  １−ｂｉｔ  Ｓｔａｔｉｃ  Ｃｏｌｕｍｎ  ＣＭＯＳ  Ｄｙｎａｍｉｃ  ＲＡＭ”ｐｐ．６１４〜６２２，  Ｈｉｔａｃｈｉ  Ａｍｅｒｉｃａ，  Ｌｔｄ．ｈｔｔｐ：／／ｗｗｗ．ｄａｔａｓｈｅｅｔａｒｃｈｉｖｅ．ｃｏｍ／ｐｄｆ−ｄａｔａｓｈｅｅｔｓ／Ｄａｔａｓｈｅｅｔｓ−１６／ＤＳＡ−３１６６７９．ｈｔｍｌ [平成２２年０７月２２日検索]
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明者等は本発明に先立って、動画像圧縮符号化・復号処理半導体集積回路の開発に従事した。
【００２０】
しかしこの開発では、高精細ＨＤ(High Definition)のサイズの１９２０画素×１０８０画素やそれ以上の大型画像のリアルタイム処理性能が必要とされ、それにより外部記憶装置(同期ＤＲＡＭ)に対して大容量のデータ転送を行う必要がある。また同期ＤＲＡＭへの転送データ量の増大に伴って、同期ＤＲＡＭのページミスヒットによるオーバーヘッドが問題となることが、本発明者等による本発明に先立った検討によって明らかとされた。
【００２１】
例えば，高精度サイズの画像処理では同期ＤＲＡＭのページサイズに表示デバイスの1枚のフレーム画像が収納できないため、同期ＤＲＡＭのページをまたいだアクセスが発生する。特に、ＭＰＥＧの動画像処理ではマクロブロック(ＭＢ)の処理のために画面上の任意の位置の矩形を読み出す処理が必要となって、同期ＤＲＡＭのページをまたいだアクセスが頻発するものである。従って、同期ＤＲＡＭのページをまたぐアクセスでページミスが発生するので、アクセスのオーバーヘッドが発生する。特に、ＭＰＥＧの動画像処理では所定の水平方向画素数と所定の垂直方向画素数とを持つマクロブロック(ＭＢ)の処理では、複数のページの境界を頻繁に横断するアクセスが発生するものである。このようなアクセスは、パーソナルコンピュータ等の一般的なデータ処理装置のメインメモリとして同期ＤＲＡＭが使用される場合には発生せず、ＭＰＥＧの動画像処理のマクロブロック(ＭＢ)の処理で固有に発生するものであることが、本発明者等による本発明に先立った検討によって明らかとされた。
【００２２】
従って、ＭＰＥＧの動画像処理ではＤＲＡＭの複数のページの境界を頻繁に横断するアクセスが発生するため、現在入手が困難なスタティックカラムモードのＤＲＡＭを入手して、１ページ分の書き込みデータを内蔵ＳＲＡＭにコピーしたとしても複数のページの境界を頻繁に横断するアクセスに対応することが不可能であることも、本発明者等による本発明に先立った検討によって明らかとされた。
【００２３】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００２４】
従って、本発明の目的とするところは、画像処理装置がダイナミックランダムアクセスメモリ(ＤＲＡＭ)から所定の水平方向画素数と所定の垂直方向画素数とを持つ画像領域をアクセスする際に、ＤＲＡＭの複数のページの境界を横断するアクセスが発生してもページミスによるアクセスのオーバーヘッドの増大を軽減することにある。
【００２５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２６】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２７】
すなわち、本発明の代表的な実施の形態による画像処理装置(１)は、画像処理部(１８)と、メモリアクセス制御部(１２、２０)と、内蔵メモリ(１６)とを少なくとも具備する。
【００２８】
前記画像処理部は、水平方向と垂直方向とにそれぞれ所定の画素数を少なくとも有する画像領域(ＭＢ)に含まれる画素情報を処理する。
【００２９】
前記メモリアクセス制御部は、ダイナミックランダムアクセスメモリ(７)と前記内蔵メモリとをアクセス可能とされ、前記ダイナミックランダムアクセスメモリと前記内蔵メモリとに前記画像領域の前記画素情報を格納可能とされる。
【００３０】
前記画像領域の前記画素情報を前記ダイナミックランダムアクセスメモリに格納する際に、前記ダイナミックランダムアクセスメモリの複数のページの間のページ境界を横断するアクセスが発生する場合に、前記ページ境界によって区画された前記複数のページの一方のページの所定のサイズの境界領域(ＢＡ)の内部のデータを前記メモリアクセス制御部は前記内蔵メモリに格納して、前記ページ境界によって区画された前記複数のページで前記一方のページと反対側の他方のページのデータを前記メモリアクセス制御部は前記ダイナミックランダムアクセスメモリの前記反対側の前記他方のページに格納することを特徴とする(図４、図５参照)。
【発明の効果】
【００３１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３２】
すなわち、本発明によれば、画像処理装置がダイナミックランダムアクセスメモリ(ＤＲＡＭ)から所定の水平方向画素数と所定の垂直方向画素数とを持つ画像領域をアクセスする際に、ＤＲＡＭの複数のページの境界を横断するアクセスが発生しても、ページミスによるアクセスのオーバーヘッドの増大を軽減することができる。
【図面の簡単な説明】
【００３３】
【図１】図１は、後述する図４に示す本発明の実施の形態１の画像処理装置によるＭＰＥＧ−２の規格に準拠する動画像復号処理装置によってデコードされる符号化データのビットストリームを生成するためのＭＰＥＧの動画符号化方式における階層構造を説明する図である。
【図２】図２は、４：２：２方式と呼ばれる画像フォーマットによって符号化されるマクロブロックの構造を示す図である。
【図３】図３は、４：２：０方式と呼ばれる画像フォーマットによって符号化されるマクロブロックの構造を示す図である。
【図４】図４は、本発明の実施の形態１による画像処理装置としてのメディアプロセッサ１の構成を示す図である。
【図５】図５は、図４に示した本発明の実施の形態１によるメディアプロセッサ１の内蔵ＤＭＡＣ１２によりアクセスされるＳＤＲＡＭによって構成された外部メモリ７の複数のページＰＡ00、ＰＡ01…ＰＡ0M…ＰＡN0、ＰＡN1…ＰＡNMの構成を示す図である。
【図６】図６は、図５に示す外部ＳＤＲＡＭメモリ７の複数のページの境界領域ＢＡのＳＤＲＡＭ記憶情報が内蔵ＳＲＡＭメモリ１６に格納され、それ以外の非境界領域のＳＤＲＡＭ記憶情報が外部ＳＤＲＡＭメモリ７にのみ格納される様子を示す図である。
【図７】図７は、図４に示した本発明の実施の形態１によるメディアプロセッサ１において内蔵ＳＲＡＭメモリ１６を省略した場合の図６の略中央のマクロブロックＭＢ内部の画素情報の読み出し動作を示す図である。
【図８】図８は、図４に示したように内蔵ＳＲＡＭメモリ１６を具備した本発明の実施の形態１によるメディアプロセッサ１が図６の略中央のマクロブロックＭＢ内部の画素情報を読み出す動作を示す図である。
【図９】図９は、本発明の実施の形態２による画像処理装置としての他のメディアプロセッサ１の構成を示す図である。
【図１０】図１０は、図９に示した本発明の実施の形態２による他のメディアプロセッサ１に内蔵されたデータ転送コントローラ(ＤＴＣ)２０の構成を示す図である。
【図１１】図１１は、本発明の実施の形態３による画像処理装置としての更に他のメディアプロセッサ１の構成を示す図である。
【図１２】図１２は、本発明の実施の形態４による画像処理装置としての更に他のメディアプロセッサ１の構成を示す図である。
【発明を実施するための形態】
【００３４】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３５】
〔１〕本発明の代表的な実施の形態は、画像処理部(１８)と、メモリアクセス制御部(１２、２０)と、内蔵メモリ(１６)とを少なくとも具備する画像処理装置(１)である。
【００３６】
前記画像処理部は、水平方向と垂直方向とにそれぞれ所定の画素数を少なくとも有する画像領域(ＭＢ)に含まれる画素情報を処理可能とされる。
【００３７】
前記メモリアクセス制御部は、ダイナミックランダムアクセスメモリ(７)と前記内蔵メモリとをアクセス可能とされ、前記ダイナミックランダムアクセスメモリと前記内蔵メモリとに前記画像領域の前記画素情報を格納可能とされる。
【００３８】
前記画像領域の前記画素情報を前記ダイナミックランダムアクセスメモリに格納する際に、前記ダイナミックランダムアクセスメモリの複数のページの間のページ境界を横断するアクセスが発生する場合に、前記ページ境界によって区画された前記複数のページの一方のページの所定のサイズの境界領域(ＢＡ)の内部のデータを前記メモリアクセス制御部は前記内蔵メモリに格納可能とされ、前記ページ境界によって区画された前記複数のページで前記一方のページと反対側の他方のページのデータを前記メモリアクセス制御部は前記ダイナミックランダムアクセスメモリの前記反対側の前記他方のページに格納可能とされたことを特徴とする(図４、図５参照)。
【００３９】
前記実施の形態によれば、画像処理装置がダイナミックランダムアクセスメモリ(ＤＲＡＭ)から水平方向と垂直方向とにそれぞれ所定の画素数を少なくとも有する画像領域をアクセスする際に、ＤＲＡＭの複数のページの境界を横断するアクセスが発生しても、ページミスによるアクセスのオーバーヘッドの増大を軽減することができる。
【００４０】
好適な実施の形態では、前記一方のページの前記境界領域以外の非境界領域のデータを前記メモリアクセス制御部は前記ダイナミックランダムアクセスメモリの前記一方のページに格納可能とされたことを特徴とする(図４、図５参照)。
【００４１】
他の好適な実施の形態では、前記境界領域の前記内部の前記データを前記メモリアクセス制御部が前記内蔵メモリに格納した後に、前記メモリアクセス制御部は前記境界領域の前記内部の前記データを前記ダイナミックランダムアクセスメモリの前記一方のページに格納可能とされたことを特徴とする(図４、図５参照)。
【００４２】
更に他の好適な実施の形態では、前記画像領域は、４：２：０方式もしくは４：２：２方式の画像フォーマットによって符号化され３８４バイトもしくは５１２バイトのデータ・サイズの輝度信号(Ｙ)と色差信号(Ｃｂ、Ｃｒ)とを含むマクロブロック(ＭＢ)である(図２、図３参照)。
【００４３】
前記画像処理部(１８)は、前記マクロブロックのＭＰＥＧ動画像処理を実行することを特徴とするものである(図４、図５参照)。
【００４４】
より好適な実施の形態では、前記内蔵メモリはスタティックランダムアクセスメモリによって構成され、前記ダイナミックランダムアクセスメモリは同期ＤＲＡＭによって構成されたことを特徴とする(図４参照)。
【００４５】
他のより好適な実施の形態では、前記メモリアクセス制御部が前記ダイナミックランダムアクセスメモリをアクセスするためのチャンネル(１５)と電気的に分離された他のチャンネル(２５)を介して前記内蔵メモリを前記メモリアクセス制御部がアクセス可能とされたことを特徴とする(図９参照)。
【００４６】
更に他のより好適な実施の形態では、前記メモリアクセス制御部は前記メモリアクセス制御部の動作設定のための制御レジスタ(２２)を含むものであり、前記制御レジスタは少なくとも前記ダイナミックランダムアクセスメモリの前記複数のページの各ページのページサイズの情報を格納可能とされたことを特徴とするものである(図１０参照)。
【００４７】
別のより好適な実施の形態による画像処理装置は、中央処理ユニット(１３)と画像出力部(１４)とを更に具備する。
【００４８】
前記画像処理部(１８)の処理データは、前記画像出力部(１４)によって画像表示デバイス(５)に供給可能とされる。
【００４９】
前記画像処理部と前記メモリアクセス制御部と前記内蔵メモリと前記中央処理ユニットと前記画像出力部を具備する前記画像処理装置の内部動作は前記中央処理ユニットによって制御されることを特徴とする(図９参照)。
【００５０】
具体的な実施の形態では、前記ダイナミックランダムアクセスメモリ(７)の半導体チップは前記画像処理装置(１)の半導体チップとともにシステムインパッケージ(ＳＩＰ)の封止パッケージ内部に形成されたことを特徴とする。
【００５１】
他の具体的な実施の形態では、前記ダイナミックランダムアクセスメモリ(７)は、ロジックＤＲＡＭ混載製造プロセスによって前記画像処理装置(１)の半導体チップ内部に形成されたことを特徴とする。
【００５２】
〔２〕本発明の別の観点の代表的な実施の形態は、画像処理部(１８)と、メモリアクセス制御部(１２、２０)と、内蔵メモリ(１６)とを少なくとも具備する画像処理装置(１)の動作方法である。
【００５３】
前記画像処理部は、水平方向と垂直方向とにそれぞれ所定の画素数を少なくとも有する画像領域(ＭＢ)に含まれる画素情報を処理する。
【００５４】
前記メモリアクセス制御部は、ダイナミックランダムアクセスメモリ(７)と前記内蔵メモリとをアクセス可能とされ、前記ダイナミックランダムアクセスメモリと前記内蔵メモリとに前記画像領域の前記画素情報を格納可能とされる。
【００５５】
前記画像領域の前記画素情報を前記ダイナミックランダムアクセスメモリに格納する際に、前記ダイナミックランダムアクセスメモリの複数のページの間のページ境界を横断するアクセスが発生する場合に、前記ページ境界によって区画された前記複数のページの一方のページの所定のサイズの境界領域(ＢＡ)の内部のデータを前記メモリアクセス制御部は前記内蔵メモリに格納して、前記ページ境界によって区画された前記複数のページで前記一方のページと反対側の他方のページのデータを前記メモリアクセス制御部は前記ダイナミックランダムアクセスメモリの前記反対側の前記他方のページに格納することを特徴とする(図４、図５参照)。
【００５６】
前記実施の形態によれば、画像処理装置がダイナミックランダムアクセスメモリ(ＤＲＡＭ)から水平方向と垂直方向とにそれぞれ所定の画素数を少なくとも有する画像領域をアクセスする際に、ＤＲＡＭの複数のページの境界を横断するアクセスが発生しても、ページミスによるアクセスのオーバーヘッドの増大を軽減することができる。
【００５７】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００５８】
［実施の形態１］
《動画符号化方式の階層構成》
図１は、後述する図４に示す本発明の実施の形態１の画像処理装置によるＭＰＥＧ−２の規格に準拠する動画像復号処理装置によってデコードされる符号化データのビットストリームを生成するためのＭＰＥＧの動画符号化方式における階層構造を説明する図である。
【００５９】
図１に示すように、ＭＰＥＧの動画符号化方式は動画像の全体に対応するシーケンス(Sequence)１０から離散コサイン変換(ＤＣＴ：Discrete Cosine Transform)の処理単位のブロック(Block)１５、１６、１７までの６階層の構造を有している。すなわち、図１において、第１階層はシーケンス(Sequence)１０、第２階層はグループオブピクチャ(ＧＯＰ)１１、第３階層はピクチャー(Picture)１２、第４階層はスライス(Slice)１３、第５階層はマクロブロック(Macro-block)１４、第６階層はブロック(Block)１５、１６、１７である。図１の階層構造は動画像構造をベースとしたものであるが、グループオブピクチャ(ＧＯＰ)１１中に含まれるピクチャー(Picture)１２の数もしくはスライス(Slice)１３に含まれるマクロブロック(Macro-block)１４の数は比較的柔軟となっている。また、マクロブロック(Macro-block)１４は、輝度信号Ｙのブロック１５と、色差信号Ｃｂ、Ｃｒの２つのブロック１６、１７を含んでいる。
【００６０】
《画像フォーマット》
図２は、４：２：２方式と呼ばれる画像フォーマットによって符号化されるマクロブロックの構造を示す図である。図２に示すマクロブロックの構造は、８画素×８画素の４個のブロックの輝度信号Ｙと、８画素×８画素の２個のブロックの青系の色差信号Ｃｂ(＝Ｂ−Ｙ)と、８画素×８画素の２個のブロックの赤系の色差信号Ｃｒ(＝Ｒ−Ｙ)とを含んでいる。人間の目は輝度に比較して色相に対して鈍感なので、輝度信号Ｙよりも色差信号Ｃｂ、Ｃｒの色情報が半減されても画質の低下はあまり感じられない。この４：２：２方式の画像フォーマットは、ＭＰＥＧ−２の規格で、４：２：２プロファイル(Profile)と呼ばれ、業務用ビデオ等のプロフェッショナル機器で使用されるものである。
【００６１】
また、図２に示す４：２：２方式の画像フォーマットによって符号化されるマクロブロックの画素総数は、１６×３２＝５１２画素となる。また１個の画素は８ビットで構成されるので、図２に示す４：２：２方式の画像フォーマットによって符号化されるマクロブロックは、５１２バイト(＝４，０９６ビット)の大きなデータ・サイズとなる。
【００６２】
図３は、４：２：０方式と呼ばれる画像フォーマットによって符号化されるマクロブロックの構造を示す図である。図３に示すマクロブロックの構造は、８画素×８画素の４個のブロックの輝度信号Ｙと、８画素×８画素の１個のブロックの青系の色差信号Ｃｂ(＝Ｂ−Ｙ)と、８画素×８画素の１個のブロックの赤系の色差信号Ｃｒ(＝Ｒ−Ｙ)とを含んでいる。４：２：0方式の画像フォーマットは、ＭＰＥＧ−２の規格では、メインプロファイル(Main Profile)と呼ばれ、ＤＶＤ(Digital Versatile Disc)やデジタル放送等の民生機器で使用されるものである。
【００６３】
また、図３に示す４：２：０方式の画像フォーマットによって符号化されるマクロブロックの画素総数は、１６×２４＝３８４画素となる。また１個の画素は８ビットで構成されるので、図３に示す４：２：０方式の画像フォーマットによって符号化されるマクロブロックは、３８４バイト(＝３，０７２ビット)の比較的小さなデータ・サイズとなる。その結果、後述する図４の本発明の実施の形態１の画像処理装置によるＭＰＥＧ−２の規格に準拠する動画像復号処理装置によりデコードされる符号化データのビットストリーム中に含まれるマクロブロックＭＢも４：２：０方式の画像フォーマットによって符号化されているものである。
【００６４】
《画像処理装置としてのメディアプロセッサの構成》
図４は、本発明の実施の形態１による画像処理装置としてのメディアプロセッサ１の構成を示す図である。
【００６５】
図４に示すメディアプロセッサ１は、トランスポートストリームインターフェース(以下、ＴＳＩＦと言う)１１、ダイレクトメモリアクセスコントローラ(以下、ＤＭＡＣと言う)１２、中央処理ユニット(以下、ＣＰＵと言う)１３、液晶表示(以下、ＬＣＤと言う)制御部１４、データバス１５、内蔵メモリ１６、メモリコントローラ１７、ＭＰＥＧデコーダ１８、音声出力制御部１９を含んでいる。
【００６６】
図４に示すように、メディアプロセッサ１が搭載されるセットトップボックス、デジタルテレビ受像機等の民生電子機器には、デジタルテレビアンテナ２とデジタルテレビチューナー３とシステムクロック発生器４と液晶表示装置(以下、ＬＣＤと言う)５とスピーカ６と外部メモリ７とが搭載されている。特に、ＬＣＤ５は、１９２０画素×１０８０画素を有する高精細ＨＤ(High Definition)サイズまたはそれ以上の大型画面の画像表示装置である。
【００６７】
デジタルテレビアンテナ２によってデジタルテレビ放送が受信され、外部デジタルテレビチューナー３の出力端子からメディアプロセッサ１のＴＳＩＦ１１の入力端子にＭＰＥＧ２のトランスポートストリーム(ＴＳ)のパケットデータが供給される。更に、図４には示されていないが、ＴＳＩＦ１１には、ＤＶＤディスクドライブ装置等からＤＶＤディスク等の再生動作によって生成されたプログラムビットストリームや、インターネットを介したデータのビットストリームや、ＵＳＢ(Universal Serial Bus)等のインターフェースを介したデータのビットストリーム等が供給されることも可能である。また更に、ＴＳＩＦ１１には、システムクロック発生器４から基準クロックとしてのシステムクロック信号が供給される。
【００６８】
ＴＳＩＦ１１に供給されたＭＰＥＧ２−ＴＳのパケットデータは、内蔵ＤＭＡＣ１２によって実行されるＤＭＡ転送によってデータバス１５とメモリコントローラ１７とを介して外部メモリ７に転送される。外部メモリ７としては、高速・大容量の同期ＤＲＡＭ(ＳＤＲＡＭ)が使用可能である。外部メモリ７を構成するＳＤＲＡＭには、例えば、４バンク構成でページサイズが２Ｋバイト(＝２，０４８バイト)、記憶容量が２ギガビットのＳＤＲＡＭチップが使用される。ＳＤＲＡＭにより構成された外部メモリ７は、ＭＰＥＧデコーダ１８によるＭＰＥＧ動画像復号処理、特にマクロブロック(ＭＢ)の処理(動き補償、逆ＤＣＴ処理)に使用される。メディアプロセッサ１のＴＳＩＦ１１の入力端子に供給されるＭＰＥＧ２のトランスポートストリームまたはプログラムビットストリームは、内蔵ＤＭＡＣ１２により実行されるＤＭＡ転送によってデータバス１５とメモリコントローラ１７とを介して外部メモリ７に転送され格納される。その後、ＭＰＥＧデコーダ１８によるＭＰＥＧ動画像復号処理のために、ＭＰＥＧ２−ＴＳのパケットデータは内蔵ＤＭＡＣ１２によって実行されるＤＭＡ転送によって外部メモリ７からＭＰＥＧデコーダ１８に供給する。
【００６９】
スタティックランダムアクセスメモリ(ＳＲＡＭ)によって構成された内蔵メモリ１６は、内蔵ＤＭＡＣ１２がＳＤＲＡＭで構成された外部メモリ７から所定の水平方向画素数と所定の垂直方向画素数を持つマクロブロック(ＭＢ)を読み出しＭＰＥＧデコーダ１８に供給する際に外部メモリ７のＳＤＲＡＭの複数のページの境界を横断するアクセスが発生してページミスによるアクセスのオーバーヘッドの増大を軽減する機能を有する。
【００７０】
内蔵ＣＰＵ１３は、メディアプロセッサ１の内部動作の制御を実行する。内蔵ＣＰＵ１３によるデマルチプレックス(ＤＥＭＵＸ)処理の制御により、外部メモリ７に蓄積されたＭＰＥＧ２−ＴＳのパケットデータは、映像エレメンタリー・ストリームと音声エレメンタリー・ストリームとに分離される。分離された映像エレメンタリー・ストリームと音声エレメンタリー・ストリームとは、ＭＰＥＧデコーダ１８によって映像再生信号と音声再生信号とに復号化される。映像再生信号の出力同期がＬＣＤ制御部１４で実行され、音声再生信号の出力同期が音声出力制御部１９で実行され、ＬＣＤ５とスピーカ６によって映像表示と音声出力とが可能となる。
【００７１】
《ＳＤＲＡＭの複数のページの構成》
図５は、図４に示した本発明の実施の形態１によるメディアプロセッサ１の内蔵ＤＭＡＣ１２によりアクセスされるＳＤＲＡＭによって構成された外部メモリ７の複数のページＰＡ00、ＰＡ01…ＰＡ0M…ＰＡN0、ＰＡN1…ＰＡNMの構成を示す図である。
【００７２】
図５に示すように、ＳＤＲＡＭによって構成された外部メモリ７の複数のページＰＡ00、ＰＡ01…ＰＡ0M…ＰＡN0、ＰＡN1…ＰＡNMの各ページのページサイズは、２Ｋバイト(＝２，０４８バイト)とされている。
【００７３】
１９２０画素×１０８０画素を有する高精細ＨＤサイズまたはそれ以上の大型画面のＬＣＤ５の表示画面の水平方向ｘと垂直方向ｙに２次元配列された複数の動画表示領域のために、複数のページＰＡ00、ＰＡ01…ＰＡ0M…ＰＡN0、ＰＡN1…ＰＡNMが内蔵ＤＭＡＣ１２によりアクセスされる。
【００７４】
また、図５に示したように、複数のページの間の境界の右側に位置する複数の境界領域ＢＡのＳＤＲＡＭ記憶情報が、ＳＤＲＡＭのページ境界を横断するアクセスが発生してページミスによるアクセスのオーバーヘッドの増大を軽減するために、スタティックランダムアクセスメモリ(ＳＲＡＭ)によって構成された内蔵メモリ１６に高速格納可能とされている。しかし、ＳＲＡＭの内蔵メモリ１６の使用メモリを節約するために、複数の境界領域ＢＡ以外の非境界領域のＳＤＲＡＭ記憶情報は、内蔵ＳＲＡＭメモリ１６には格納されない。
【００７５】
また更に図５には、２Ｋバイト(＝２，０４８バイト)の複数のページＰＡ00、ＰＡ01…ＰＡ0M…ＰＡN0、ＰＡN1…ＰＡNMと対比して、図３に示した４：２：０方式の画像フォーマットによって符号化され３８４バイトのデータ・サイズを有するマクロブロックＭＢが示されている。
【００７６】
図５から理解されるように、３８４バイトのデータ・サイズを有するマクロブロックＭＢが外部メモリ７のＳＤＲＡＭの複数のページＰＡ00、ＰＡ01…ＰＡ0M…ＰＡN0、ＰＡN1…ＰＡNMのいずれかのページに完全に格納される場合には、マクロブロックＭＢの情報はＳＲＡＭの内蔵メモリ１６中に格納されることはない。しかし、マクロブロックＭＢの一部の情報が外部メモリ７のＳＤＲＡＭの複数のページのいずれかのページに部分的に格納され、マクロブロックＭＢのそれ以外の情報がページ境界を横断した右側のページに格納されるような場合には、ページ境界の右側の境界領域ＢＡのＳＤＲＡＭ記憶情報が内蔵ＳＲＡＭメモリ１６中に高速格納されるようになる。
【００７７】
尚、図５において、最初のページＰＡ00の境界領域ＢＡは、最後のページＰＡNMとの間のページ境界を横断するアクセスが発生した場合のオーバーヘッドを軽減するために内蔵ＳＲＡＭメモリ１６への高速格納を可能としたものである。同様に図５にて、左端のページＰＡ10、ＰＡ２0…ＰＡN0の各境界領域ＢＡは、右端の各ページページＰＡ0M、ＰＡ1M…ＰＡNMとの間のページ境界を横断するアクセスが発生した場合のオーバーヘッドを軽減するために内蔵ＳＲＡＭメモリ１６への高速格納を可能としたものである。
【００７８】
《境界領域および非境界領域のＳＤＲＡＭ記憶情報》
図６は、図５に示す外部ＳＤＲＡＭメモリ７の複数のページの境界領域ＢＡのＳＤＲＡＭ記憶情報が内蔵ＳＲＡＭメモリ１６に格納され、それ以外の非境界領域のＳＤＲＡＭ記憶情報が外部ＳＤＲＡＭメモリ７にのみ格納される様子を示す図である。
【００７９】
図６には、各２Ｋバイトのページサイズを有する４個のページＰＡ00、ＰＡ01、ＰＡ10、ＰＡ11が示されている。４個のページＰＡ00、ＰＡ01、ＰＡ10、ＰＡ11の各ページを４等分すると、５１２バイトの大きさとなる。従って、図６に示すように、各ページの境界領域ＢＡのサイズは、略５１２バイトの大きさに設定されている。
【００８０】
図３に示した４：２：０方式の画像フォーマットによって符号化され３８４バイトのデータ・サイズを有するマクロブロックＭＢは最初のページＰＡ00に完全に格納されているので、マクロブロックＭＢの情報は外部ＳＤＲＡＭメモリ７の最初のページＰＡ00にのみ格納され、ＳＲＡＭの内蔵メモリ１６中に格納されることはない。図６の左上のマクロブロックＭＢ内部でジグザグ形状の線は、外部ＳＤＲＡＭメモリ７の最初のページＰＡ00内部の１本のワード線に接続され順番にアクセスされる複数のＤＲＡＭメモリセルの記憶情報を示している。
【００８１】
しかし、図６の略中央に示したように、マクロブロックＭＢの一部の情報が外部メモリ７のＳＤＲＡＭの最初のページＰＡ00に部分的に格納されて、マクロブロックＭＢのそれ以外の情報がページ境界を横断した右側の２番目のページＰＡ01に格納されるような場合には、ページ境界の右側の境界領域ＢＡのＳＤＲＡＭ記憶情報が最初に内蔵ＳＲＡＭメモリ１６に高速格納され、その後に好適な遅延タイミングでページ境界を横断した右側の２番目のページＰＡ01に格納されるようになる。
【００８２】
図６の略中央のマクロブロックＭＢ内部のジグザグ形状の線は、外部ＳＤＲＡＭメモリ７の最初のページＰＡ00内部の１本のワード線に接続された複数のＤＲＡＭメモリセルと２番目のページＰＡ01内部の１本のワード線に接続された複数のＤＲＡＭメモリセルとが交互にアクセスされる様子を示している。
【００８３】
すなわち、図６の略中央のマクロブロックＭＢ内部の情報は、次のように外部ＳＤＲＡＭメモリ７の最初のページＰＡ00と、内蔵ＳＲＡＭメモリ１６とに交互に格納される。
【００８４】
マクロブロックＭＢ内部でページ境界の左側に位置するジグザグ形状の線の第１番目の部分の画素情報は、外部ＳＤＲＡＭメモリ７の最初のページＰＡ00の複数のＤＲＡＭメモリセルに格納される。その次にマクロブロックＭＢ内部でページ境界の右側の境界領域ＢＡに位置するジグザグ形状の線の第２番目の部分の画素情報は、外部ＳＤＲＡＭメモリ７の２番目のページＰＡ01の複数のＤＲＡＭメモリセルに格納される以前に、内蔵ＳＲＡＭメモリ１６に高速格納される。その後の好適な遅延タイミングで、第２番目の部分の画素情報は、外部ＳＤＲＡＭメモリ７の２番目のページＰＡ01の複数のＤＲＡＭメモリセルに遅延格納される。
【００８５】
更にその次にマクロブロックＭＢ内部でページ境界の左側に位置するジグザグ形状の線の第３番目の部分の画素情報は、外部ＳＤＲＡＭメモリ７の最初のページＰＡ00の複数のＤＲＡＭメモリセルに格納される。マクロブロックＭＢ内部でページ境界の右側の境界領域ＢＡに位置するジグザグ形状の線の第４番目の部分の画素情報は、外部ＳＤＲＡＭメモリ７の２番目のページＰＡ01の複数のＤＲＡＭメモリセルに格納される以前に、内蔵ＳＲＡＭメモリ１６に高速格納される。その後の好適な遅延タイミングで、第４番目の部分の画素情報は、同様に外部ＳＤＲＡＭメモリ７の２番目のページＰＡ01の複数のＤＲＡＭメモリセル中に遅延格納される。
【００８６】
以上と同様な格納処理の反復することによって、図６の略中央のマクロブロックＭＢ内部の情報を、外部ＳＤＲＡＭメモリ７の最初のページＰＡ00と内蔵ＳＲＡＭメモリ１６に交互に高速に格納することが可能となる。またこの格納反復処理の間に、ページ境界の左側の外部ＳＤＲＡＭメモリ７の最初のページＰＡ00の１本のワード線をアクティブコマンドによって選択レベルに選択するだけで良く、ページ境界の境界領域ＢＡの右側の２番目のページＰＡ01の１本のワード線を非選択レベルに維持することで十分である。その間にマクロブロックＭＢ内部の情報が、外部ＳＤＲＡＭメモリ７の最初のページＰＡ00と内蔵ＳＲＡＭメモリ１６に高速格納されることが可能となる。この高速格納の後の好適な遅延タイミングで、ページ境界の境界領域ＢＡ右側の２番目のページＰＡ01の１本のワード線を非選択レベルから選択レベルに切り換えることによって、マクロブロックＭＢ内部のページ境界の右側の境界領域ＢＡに位置する部分の画素情報を、外部ＳＤＲＡＭメモリ７の２番目のページＰＡ01の複数のＤＲＡＭメモリセル中に遅延格納することが可能となる。その結果、ＭＰＥＧの動画像処理のマクロブロックＭＢの画素情報の処理のために、外部ＳＤＲＡＭメモリの複数のページの境界を頻繁に横断するようなアクセスが発生したとしても、複数のページの複数のワード線の選択・非選択を頻繁に変更する必要が無いのでアクセスのオーバーヘッドの増大を軽減することが可能となる。
【００８７】
ところで、上述した高速格納後の好適な遅延タイミングでのＤＲＡＭメモリセルへの遅延格納の以前では、当然最新情報は内蔵ＳＲＡＭメモリ１６にのみ格納されて外部ＳＤＲＡＭメモリ７には格納されていない。キャッシュメモリの分野では、キャッシュメモリの格納データとメインメモリの格納データとの間の一致・不一致の問題はキャッシュ・コヒーレンシィー(cache coherency)と呼ばれる。
【００８８】
従って、図４に示した本発明の実施の形態１によるメディアプロセッサ１において内蔵ＳＲＡＭメモリ１は、キュッシュメモリとして動作している。その結果、あるタイミングまでは、キュッシュメモリとしての内蔵ＳＲＡＭメモリ１６の格納データとメインメモリとしての外部ＳＤＲＡＭメモリ７の格納データとの間の不一致は許容される。しかし、ＭＰＥＧデコーダ１８によって映像再生信号と音声再生信号が復号化され、ＬＣＤ制御部１４からＬＣＤ５に映像再生信号が出力され音声出力制御部１９からスピーカ６に音声再生信号が出力される以前にコヒーレンシィーの問題は解消されるものである。すなわち、映像出力と音声出力の以前に、好適な遅延タイミングで例えば最新情報が内蔵ＳＲＡＭメモリ１６から読み出され、読み出された最新情報が例えば外部ＳＤＲＡＭメモリ７の２番目のページＰＡ01に遅延格納されるものである。
【００８９】
図７は、図４に示した本発明の実施の形態１によるメディアプロセッサ１において内蔵ＳＲＡＭメモリ１６を省略した場合の図６の略中央のマクロブロックＭＢ内部の画素情報の読み出し動作を示す図である。
【００９０】
図７に示すように、外部ＳＤＲＡＭメモリ７の動作クロック信号clockに同期して読み出しコマンドread commandが中央処理ユニット１３からＤＭＡＣ１２に供給される。
【００９１】
読み出しコマンドread commandに応答して、マクロブロックＭＢの内部でページ境界の左側の外部ＳＤＲＡＭメモリ７の最初のページＰＡ00の１本のワード線に接続された複数のＳＤＲＡＭメモリセルからは最初の画素情報データＡ０、Ａ１、Ａ２、Ａ３が比較的高速で読み出されることができる。しかし、その後、マクロブロックＭＢの内部でページ境界の右側の外部ＳＤＲＡＭメモリ７の２番目のページＰＡ01の１本のワード線を非選択レベルから選択レベルに切り換えるためのオーバーヘッドが必要とされる。このページミスオーバーヘッドの時間経過の後に、２番目の画素情報データＢ０、Ｂ１、Ｂ２、Ｂ３がやっと外部ＳＤＲＡＭメモリ７の２番目のページＰＡ01から読み出されることが可能となる。
【００９２】
図８は、図４に示したように内蔵ＳＲＡＭメモリ１６を具備した本発明の実施の形態１によるメディアプロセッサ１が図６の略中央のマクロブロックＭＢ内部の画素情報を読み出す動作を示す図である。
【００９３】
図８に示すように、外部ＳＤＲＡＭメモリ７の動作クロック信号clockに同期して読み出しコマンドread commandが中央処理ユニット１３からＤＭＡＣ１２に供給される。
【００９４】
読み出しコマンドread commandに応答して、マクロブロックＭＢの内部でページ境界の左側の外部ＳＤＲＡＭメモリ７の最初のページＰＡ00の１本のワード線に接続された複数のＳＤＲＡＭメモリセルからは最初の画素情報データＡ０、Ａ１、Ａ２、Ａ３が比較的高速で読み出される。その直後に、マクロブロックＭＢの内部でページ境界の右側の２番目の画素情報データＢ０、Ｂ１、Ｂ２、Ｂ３が、内蔵ＳＲＡＭメモリ１６から高速で読み出されることが可能となる。
【００９５】
その次に、読み出しコマンドread commandに応答して、マクロブロックＭＢの内部でページ境界の左側の外部ＳＤＲＡＭメモリ７の最初のページＰＡ00の１本のワード線に接続された複数のＳＤＲＡＭメモリセルからは３番目の画素情報データＡ４、Ａ５、Ａ６、Ａ７が比較的高速で読み出される。更にその直後に、マクロブロックＭＢの内部でページ境界の右側の４番目の画素情報データＢ４、Ｂ５、Ｂ６、Ｂ７が、内蔵ＳＲＡＭメモリ１６から高速で読み出されることが可能となる。
【００９６】
［実施の形態２］
《他のメディアプロセッサの構成》
図９は、本発明の実施の形態２による画像処理装置としての他のメディアプロセッサ１の構成を示す図である。
【００９７】
図９に示す本発明の実施の形態２によるメディアプロセッサ１が、図４に示した本発明の実施の形態１によるメディアプロセッサ１と相違するのは、下記の点である。
【００９８】
すなわち、図９の本発明の実施の形態２によるメディアプロセッサ１では、図４のメディアプロセッサ１の内蔵ＤＭＡＣ１２は、データ転送コントローラ(ＤＴＣ)２０に置換されている。
【００９９】
更に図９の本発明の実施の形態２によるメディアプロセッサ１では、データ転送コントローラ２０と内蔵ＳＲＡＭメモリ１６との間の高速接続チャンネルとしてのＳＲＡＭバス２５は、他の多数のデバイスが接続されたデータバス１５と電気的に分離されている。従って、データバス１５のデータ転送速度と比較すると、ＳＲＡＭバス２５のデータ転送速度は高速とされている。
【０１００】
《データ転送コントローラの構成》
図１０は、図９に示した本発明の実施の形態２による他のメディアプロセッサ１に内蔵されたデータ転送コントローラ(ＤＴＣ)２０の構成を示す図である。
【０１０１】
図１０に示すように、データ転送コントローラ(ＤＴＣ)２０は、バスインターフェース２１、制御レジスタ２２、アクセス・ライト回路２３、リード回路２４を含んでいる。
【０１０２】
データ転送コントローラ２０のデータ転送動作の動作設定のための制御レジスタ２２には、バスインターフェース２１とデータバス１５とを介して中央処理ユニット１３からＳＤＲＡＭ種別情報、ＳＤＲＡＭスタートアドレス情報、ＳＤＲＡＭページサイズ情報、ＳＲＡＭ領域設定情報等が格納される。
【０１０３】
例えば、ＳＤＲＡＭ種別情報には、外部ＳＤＲＡＭメモリ７の構成がダブルデータレート(ＤＤＲ)のＳＤＲＡＭであるか否かを示す情報が格納される。またＳＤＲＡＭスタートアドレス情報には、データバス１５の物理アドレス空間における外部ＳＤＲＡＭメモリ７のスタート物理アドレスが格納される。更に、ＳＤＲＡＭページサイズ情報には、外部ＳＤＲＡＭメモリ７のページサイズ、すなわち、ＳＤＲＡＭメモリセルが１ビットのデータを記憶する場合には、１本のワード線に接続されたＳＤＲＡＭメモリセル数の情報が格納される。またＳＲＡＭ領域設定情報には、内蔵ＳＲＡＭメモリ１６のメモリ容量等の設定情報が格納される。
【０１０４】
制御レジスタ２２に設定された設定情報はアクセス・ライト回路２３とリード回路２４に供給されるので、アクセス・ライト回路２３のアクセス動作・データ書き込み動作とリード回路２４のデータ読み出し動作はこれらの設定情報によって制御される。
【０１０５】
データバス１５を介して中央処理ユニット１３から供給されるアクセスリクエストとアクセスアドレスとに応答して、アクセス・ライト回路２３はアクセス動作を開始する。最初に、ページ境界判定回路２３１はアクセスアドレスからアクセス対象メモリ領域が、外部ＳＤＲＡＭメモリ７のメモリ領域だけであるかまたは内蔵ＳＲＡＭメモリ１６のメモリ領域と外部ＳＤＲＡＭメモリ７のメモリ領域の両方であるかを判定する。従って、ページ境界判定回路２３１の判定結果に応答して、アクセスリクエスト生成回路２３２は、ＳＤＲＡＭインターフェース２３３にＳＤＲＡＭアクセスリクエスト信号を供給するか否かと、ＳＲＡＭインターフェース２３４にＳＲＡＭアクセスリクエスト信号を供給するか否かを決定する。
【０１０６】
すなわち、ページ境界判定回路２３１により判定されたアクセス対象メモリ領域が外部ＳＤＲＡＭメモリ７のメモリ領域だけである場合には、アクセスリクエスト生成回路２３２はＳＤＲＡＭアクセスリクエスト信号のみを生成してＳＤＲＡＭインターフェース２３３に供給する。中央処理ユニット１３から供給されたアクセスリクエストがデータ書き込みの場合には、ＳＤＲＡＭインターフェース２３３は書き込みアドレスと書き込みデータとをデータバス１５を介して外部ＳＤＲＡＭメモリ７に供給する。このようにして、図６の左上のマクロブロックＭＢの内部の複数のＳＤＲＡＭメモリセルへの画素情報の書き込みが実行される。一方、ＣＰＵ１３からのアクセスリクエストがデータ読み出しの場合には、ＳＤＲＡＭインターフェース２３３からの読み出しアドレスがデータバス１５を介して外部ＳＤＲＡＭメモリ７に供給される。このようにして、リード回路２４によって図６の左上のマクロブロックＭＢの内部の複数のＳＤＲＡＭメモリセルの画素情報の読み出しが実行される。外部ＳＤＲＡＭメモリ７から読み出された読み出しデータは、データ転送コントローラ２０のリード回路２４のＳＤＲＡＭインターフェース２４４と読み出しデータレジスタ２４２とリオーダ回路２４１とデータバス１５を介してＭＰＥＧデコーダ１８に供給される。
【０１０７】
それに対して、ページ境界判定回路２３１によって判定されたアクセス対象のメモリ領域が内蔵ＳＲＡＭメモリ１６のメモリ領域と外部ＳＤＲＡＭメモリ７のメモリ領域との両方である場合には、ＣＰＵ１３から供給されたアクセスリクエストがデータ読み出しかデータ書き込みかがアクセスリクエスト生成回路２３２によって判定される。まずＣＰＵ１３から供給されたアクセスリクエストがデータ読み出しである場合には、アクセスリクエスト生成回路２３２はＳＤＲＡＭアクセスリクエスト信号とＳＲＡＭアクセスリクエスト信号を略同時に生成してＳＤＲＡＭインターフェース２３３とＳＲＡＭインターフェース２３４とにそれぞれ供給する。従って、図６の略中央のマクロブロックＭＢ内部のページ境界の左側の外部ＳＤＲＡＭメモリ７の最初のページＰＡ00の複数のＳＤＲＡＭメモリセルの画素情報の読み出しとページ境界の右側の境界領域ＢＡのＳＤＲＡＭ記憶情報の画素情報の内蔵ＳＲＡＭメモリ１６からの読み出しが、交互に実行される。尚、ページ境界右側の境界領域ＢＡの内蔵ＳＲＡＭメモリ１６のＳＤＲＡＭ記憶情報は、ページ境界右側の外部ＳＤＲＡＭメモリ７の２番目のページＰＡ01の複数のＳＤＲＡＭメモリセルの画素情報と完全に同一の情報である。その結果、外部ＳＤＲＡＭメモリ７からの読み出しデータと内蔵ＳＲＡＭメモリ１６からの読み出しデータは、データ転送コントローラ２０のリード回路２４のＳＤＲＡＭインターフェース２４４、ＳＲＡＭインターフェース２４５と読み出しデータレジスタ２４２、２４３とリオーダ回路２４１とデータバス１５を介してＭＰＥＧデコーダ１８に供給される。尚、リオーダ回路２４１は、外部ＳＤＲＡＭメモリ７からの読み出しデータと内蔵ＳＲＡＭメモリ１６からの読み出しデータとの順序の配列を変更することによって、図６の略中央のマクロブロックＭＢ内部のページ境界の左側と右側で正しい配列の画素情報が再現されることが可能となる。次に、ＣＰＵ１３から供給されたアクセスリクエストがデータ書き込みである場合には、アクセスリクエスト生成回路２３２は最初にＳＤＲＡＭアクセスリクエスト信号とＳＲＡＭアクセスリクエスト信号とを略同時に生成してＳＤＲＡＭインターフェース２３３とＳＲＡＭインターフェース２３４とにそれぞれ供給する。従って、図６の略中央のマクロブロックＭＢ内部のページ境界の左側の外部ＳＤＲＡＭメモリ７の最初のページＰＡ00の複数のＳＤＲＡＭメモリセルへの画素情報の書き込みとページ境界の右側の境界領域ＢＡのＳＤＲＡＭ記憶情報の画素情報の内蔵ＳＲＡＭメモリ１６への書き込みが、交互に実行される。その後に好適なタイミングで、アクセス・ライト回路２３のアクセス・ライト回路２３はＳＲＡＭインターフェース２３４とＳＲＡＭバス２５とを介して内蔵ＳＲＡＭメモリ１６の読み出しを実行して、リード回路２４がページ境界の右側の境界領域ＢＡのＳＤＲＡＭ記憶情報の画素情報を内蔵ＳＲＡＭメモリ１６から読み出すものである。更にその後に好適な遅延タイミングで、アクセス・ライト回路２３のアクセス・ライト回路２３は、ＳＤＲＡＭインターフェース２４４とデータバス１５を介して外部ＳＤＲＡＭメモリ７の書き込みを実行して、リード回路２４によって読み出されたページ境界の右側の境界領域ＢＡのＳＤＲＡＭ記憶情報を外部ＳＤＲＡＭメモリ７のページ境界の右側の２番目のページＰＡ01に書き込みを実行するものである。
【０１０８】
［実施の形態３］
《更に他のメディアプロセッサの構成》
図１１は、本発明の実施の形態３による画像処理装置としての更に他のメディアプロセッサ１の構成を示す図である。
【０１０９】
図１１に示す本発明の実施の形態３によるメディアプロセッサ１が、図９に示した本発明の実施の形態２によるメディアプロセッサ１と相違するのは、下記の点である。
【０１１０】
すなわち、図１１に示した本発明の実施の形態３によるメディアプロセッサ１では、データ転送コントローラ２０の機能は、ＭＰＥＧデコーダ１８に内蔵されている。すなわち、図１１に示すメディアプロセッサ１では、データ転送コントローラ２０はデータバス１５とＭＰＥＧデコーダ１８との間に接続されている。従って、データバス１５を経由した要求またはＭＰＥＧデコーダ１８からの要求に応答して、データ転送コントローラ２０はＳＲＡＭバス２５を介して内蔵メモリ１６を直接アクセスする一方、メモリコントローラ１７を介して外部ＳＤＲＡＭメモリ７をアクセスする。
【０１１１】
［実施の形態４］
《更に他のメディアプロセッサの構成》
図１２は、本発明の実施の形態４による画像処理装置としての更に他のメディアプロセッサ１の構成を示す図である。
【０１１２】
図１２に示す本発明の実施の形態４によるメディアプロセッサ１が、図１１に示した本発明の実施の形態３によるメディアプロセッサ１と相違するのは、下記の点である。
【０１１３】
すなわち、図１２に示す本発明の実施の形態３によるメディアプロセッサ１では、内蔵メモリ１６およびデータ転送コントローラ２０は、メモリコントローラ１７に内蔵に内蔵されている。すなわち、図１２に示すメディアプロセッサ１では、データ転送コントローラ２０はデータバス１５とメモリコントローラ１７との間に接続されている。従って、データバス１５を経由した要求またはメモリコントローラ１７からの要求に応答して、データ転送コントローラ２０はＳＲＡＭバス２５を介して内蔵メモリ１６を直接アクセスする一方、メモリコントローラ１７を介して外部ＳＤＲＡＭメモリ７をアクセスする。
【０１１４】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１１５】
例えば、図４に示した本発明の実施の形態１による画像処理装置としてのメディアプロセッサ１は、ＭＰＥＧ−２の動画像復号化処理だけでなく、ＭＰＥＧ−２の動画像符号化処理にも使用することが可能である。
【０１１６】
また、図４に示した本発明の実施の形態１によるメディアプロセッサ１は、図３に示す４：２：０方式の画像フォーマットによって符号化されるマクロブロックＭＢだけではなく、図２に示した４：２：２方式の画像フォーマットによって符号化されるマクロブロックＭＢの画像処理にも使用することが可能である。
【０１１７】
更に、本発明にて使用される外部メモリ７としては、４バンク構成でページサイズが２Ｋバイト(＝２，０４８バイト)、記憶容量が２ギガビットのＳＤＲＡＭチップにのみ限定されるものではなく、８バンク構成でページサイズが４Ｋバイト(＝４，０９６バイト)、記憶容量が８ギガビットの他の構成のＳＤＲＡＭチップを使用することが可能であることは言うまでもない。
【０１１８】
また、本発明においては、上述した実施の形態とは反対に、マクロブロックＭＢの内部のページ境界左側に境界領域ＢＡを設定して、ページ境界右側の非境界領域のマクロブロックＭＢの画像情報は外部メモリ７のＳＤＲＡＭの右側のページにのみ格納して、ページ境界左側の境界領域ＢＡのマクロブロックＭＢの画像情報を内蔵ＳＲＡＭメモリ１６に高速格納して、その後の好適な遅延タイミングで外部ＳＤＲＡＭメモリ７の左側のページに遅延格納することも可能である。
【０１１９】
また更に、本発明による画像処理装置は、ＭＰＥＧ−２の動画像復号化処理または動画像符号化処理でのマクロブロックＭＢの画像処理だけでなく、３次元(３Ｄ)−２次元(２Ｄ)画像変換装置の２次画面表示のためのレンダリング処理(rendering processing)にも適用することが可能である。
【０１２０】
更に、図４に示した本発明の実施の形態１または図９に示した本発明の実施の形態２によるメディアプロセッサ１のメモリコントローラ１７の内部にＣＰＵ１３から生成される論理アドレスを物理アドレスに変換するアドレス変換ユニットを内蔵することか可能である。その結果、内蔵ＳＲＡＭメモリ１６はＣＰＵ１３の論理アドレスによって直接アクセスされる一方、外部ＳＤＲＡＭメモリ７はアドレス変換ユニットにより生成される物理アドレスによってアクセスされるものである。
【０１２１】
また、外部ＳＤＲＡＭメモリ７の半導体チップは、システムインパッケージ(ＳＩＰ)またはマルチチップモジュール(ＭＣＰ)の封止パッケージ内部にメディアプロセッサ１の半導体チップとともに封入されることが可能である。
【０１２２】
更に、メディアプロセッサ１にロジックＤＲＡＭ混載製造プロセスを適用することによって、ＳＤＲＡＭメモリ７をメディアプロセッサ１の半導体システムオンチップ(ＳｏＣ)にオンチップ内蔵することも可能である。
【符号の説明】
【０１２３】
１…メディアプロセッサ
２…デジタルテレビアンテナ
３…デジタルテレビチューナー
４…システムクロック発生器
５…液晶表示装置(ＬＣＤ)
６…スピーカ
７…外部メモリ(ＳＤＲＡＭ)
１１…トランスポートストリームインターフェース(ＴＳＩＦ)
１２…ダイレクトメモリアクセスコントローラ(ＤＭＡＣ)
１３…中央処理ユニット(ＣＰＵ)
１４…液晶表示(ＬＣＤ)制御部
１５…データバス
１６…内蔵メモリ(ＳＲＡＭ)
１７…メモリコントローラ
１８…ＭＰＥＧデコーダ
１９…音声出力制御部
２０…データ転送コントローラ(ＤＴＣ)
２１…バスインターフェース
２２…制御レジスタ
２３…アクセス・ライト回路
２４…リード回路
２５…ＳＲＡＭバス
２３１…ページ境界判定回路
２３２…アクセスリクエスト生成回路
２３３…ＳＤＲＡＭインターフェース
２３４…ＳＲＡＭインターフェース
２４１…リオーダ回路
２４２…読み出しデータレジスタ
２４３…読み出しデータレジスタ
２４４…ＳＤＲＡＭインターフェース
２４５…ＳＲＡＭインターフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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