(57)【要約】      （修正有）【課題】ＧＲＯＴＤＣ（Gated Ring Oscillator Time to Digital Converter）のノイズシェイプ特性を生かしながら量子化誤差を伝播し、高次ノイズシェイプが可能となるオペアンプレス・キャパシタレスＡＤ変換器を提供する。【解決手段】アナログ入力電圧とサンプリングクロックを入力して、アナログ入力電圧を対応する遅延時間に変換し時間領域データを出力するＶＴ変換回路部と、時間領域データを入力するＮ段（Ｎは複数）のＧＲＯ回路部と、前段のＧＲＯと次段のＧＲＯの間に挿入され、量子化誤差を含んだ前段のＧＲＯの出力発振波形を伝搬する誤差伝搬回路部と、各誤差伝搬回路部および各カウンタ回路部をサンプリングクロックでリセットするリセット部と、各ＧＲＯの出力発振波形の波数を計測するカウンタ回路部と、各カウンタ回路の出力カウント値から出力信号を生成する出力信号生成部を備える。【選択図】図３
2012244199.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力電圧とサンプリングクロック（ＣＫ）を入力して、前記アナログ入力電圧を対応する遅延時間に変換し時間領域データを出力するＶＴ変換回路部と、
前記時間領域データを入力するＮ段（Ｎは複数）のリング発振回路部と、
前段のリング発振回路部と次段のリング発振回路部の間に挿入され、前段のリング発振回路部の位相情報から量子化誤差を含んだ遅延情報を取り出し、後段のリング発振回路部へ伝搬する誤差伝搬回路部と、
各段のリング発振回路部の出力発振波形の波数を計測するカウンタ回路部と、
各カウンタ回路部の出力カウント値から出力信号を生成する出力信号生成部と、
各誤差伝搬回路部および各カウンタ回路部を前記サンプリングクロック（ＣＫ）でリセットするリセット部と、
を備えたことを特徴とするＡＤ変換器。
【請求項２】
前記誤差伝搬回路部は、前段のリング発振回路部からの出力発振波形の立ち上がりを検知し、量子化誤差を含んだ時間領域データを取得した後、前段のリング発振回路部の出力発振波形の波数のカウント値の分だけ減算することにより量子化誤差を伝達することを特徴とする請求項１に記載のＡＤ変換器。
【請求項３】
前記誤差伝搬回路部が、Ｄフリップフロップ回路により構成されることを特徴とする請求項１又は２に記載のＡＤ変換器。
【請求項４】
前記リング発振回路部が、ＧＲＯ（Gated Ring Oscillator）回路であることを特徴とする請求項１に記載のＡＤ変換器。
【請求項５】
前記出力信号生成部が、デシメーションフィルタ回路を備え、出力信号に対してデシメーションフィルタ処理を施し平滑化を行うことを特徴とする請求項１に記載のＡＤ変換器。
【請求項６】
前記ＶＴ変換回路部は、
インバータと、
前記インバータの入力ノードと基準電位ノードとの間に並列に挿入される、ゲートとドレインが結合された第１のＭＯＳトランジスタ、および入力電圧信号がゲートに供給される第２のＭＯＳトランジスタと、
前記インバータの入力ノードと電源電位ノードとの間に挿入され、前記サンプリングクロック（ＣＫ）がゲートに供給される第３のＭＯＳトランジスタと、
から成り、
前記インバータの出力ノードから時間領域データを出力することを特徴とする請求項１に記載のＡＤ変換器。
【請求項７】
前記出力信号生成部がデシメーションフィルタ回路と、
前記ＶＴ変換回路部のキャリブレーション回路と、
を更に備え、
前記出力信号生成部によるデシメーションフィルタ処理後の出力データに対して、前記キャリブレーション回路を用いて非線形性補正を行うことを特徴とする請求項６に記載のＡＤ変換器。
【請求項８】
時間領域データを入力するＮ段（Ｎは複数）のリング発振回路部と、
前段のリング発振回路部と次段のリング発振回路部の間に挿入され、前段のリング発振回路部の位相情報から量子化誤差を含んだ遅延情報を取り出し、後段のリング発振回路部へ伝搬する誤差伝搬回路部と
各段のリング発振回路部の出力発振波形の波数を計測するカウンタ回路部と、
各カウンタ回路部の出力カウント値から出力信号を生成する出力信号生成部と、
各誤差伝搬回路部および各カウンタ回路部をリング発振回路部の入力信号タイミングでリセットするリセット部と、
を備え、遅延時間値をデジタル変換することを特徴とするＴＤ変換器。
【請求項９】
前記誤差伝搬回路部は、前段のリング発振回路部からの出力発振波形の立ち上がりを検知し、量子化誤差を含んだ時間領域データを取得した後、前段のリング発振回路部の出力発振波形の波数のカウント値の分だけ減算することにより量子化誤差を伝達することを特徴とする請求項８に記載のＴＤ変換器。
【請求項１０】
前記誤差伝搬回路部が、Ｄフリップフロップ回路により構成されることを特徴とする請求項８又は９に記載のＴＤ変換器。
【請求項１１】
前記リング発振回路部が、ＧＲＯ（Gated Ring Oscillator）回路であることを特徴とする請求項８に記載のＴＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プロセス微細化に向かないとされるオペアンプやスイッチトキャパシタを用いず、時間領域での演算を用いたＡＤ（Analog to Digital）変換器およびＴＤ（Time to Digital）変換器に関する技術である。
【背景技術】
【０００２】
情報通信機器のさらなる発展ためには、従来よりも低消費電力で高性能かつ低コストのＬＳＩの開発が必要不可欠である。これまでＬＳＩの性能は半導体製造プロセスの微細化に伴って向上してきた。微細化によって１チップあたりの搭載トランジスタ数は年々増加しており、より高機能なＬＳＩの実現が可能となっている。
しかし、オペアンプやスイッチトキャパシタなどのアナログ回路では、ダイナミックレンジや非線形性の問題から微細化が困難になりつつある。特に、先端プロセスにおける低電源電圧な環境下では、ダイナミックレンジが狭くなり、直線性が劣化し、利得確保が困難となる。
【０００３】
このため、デジタル回路とアナログ回路の混在するミクスドシグナルチップでは、アナログ回路ブロックが低消費電力化・低コスト化を妨げる障壁となっている。また、ミクスドシグナルチップを構成するにあたって、デジタル回路は信号電圧が基準値よりも高いか低いかで“１”と“０”を判別するため、素子特性のばらつきに強い構成が可能であるが、その反面、アナログ回路は信号波形を純粋にそのまま処理するため、素子特性のばらつきにより信号処理精度低下を招いてしまうという問題がある。半導体プロセスの微細化が進むにつれて、トランジスタサイズが縮小し、それに合わせた電源電圧の低下が進んでおり、微細化に伴い、個々のトランジスタの特性のばらつきが大きくなり、処理すべき信号に余計な影響を与えてしまう問題が大きくなっている。
【０００４】
半導体プロセスの微細化に伴い、オペアンプの利得低下，直線性の劣化，電源電圧の低下による信号電圧振幅の縮小によるＳＮ比の低下など、様々な阻害要因が発生しており、ミクスドシグナルチップを構成するアナログ回路部分の設計は益々困難になってきている。
かかる状況下、無線通信やデータセンシング用途などのミクスドシグナルチップにおいて重要な構成要素であるＡＤ変換器に関し、近年の傾向として、従来はオペアンプとそれに付随するキャパシタを用いて構成されているため微細化への適応が困難であったＡＤ変換器は、脱オペアンプ・脱キャパシタへと向かっている。
【０００５】
一方で、遅延値をデジタル変換するものとしてTime-to-Digital-Converter （ＴＤＣ）が知られており、特に、リング発振器を利用したＴＤ変換器としては、図１に示すようなGated-Ring-Oscillator ＴＤＣ (以下、“ＧＲＯ ＴＤＣ”を称する)が知られている。
ＧＲＯ
ＴＤＣの場合、時間的に変化するパルスの幅がＧＲＯへ入力（Ｔｉｎ）され、その入力パルス幅の間にＧＲＯの出力発振波形（ＧＲＯｏｕｔ）をカウントしていくことで、入力パルス幅を量子化し、カウント値の形で離散化デジタルデータ（Ｄｏｕｔ）を得ることができる。
すなわち、図２のＧＲＯ
ＴＤＣの動作概念図に示すように、ＧＲＯへの入力パルス（Ｔｉｎ）が立ち上がっている間、ＧＲＯの発振出力が行われ（ＧＲＯｏｕｔ）、その発振をカウントした値（Ｄｏｕｔ）には、ＧＲＯの発振波形から取り出した量子化誤差（ＱＮ：Quantization error）が含まれている。
このＧＲＯ
ＴＤＣには、１次のΔ−Σ変調のノイズシェイピング特性があることが知られているものの（非特許文献１を参照）、従来においては、１次のノイズシェイピング機能を有した回路構成が開示されるに留まっている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】”A Multi-Path Gated Ring OscillatorTDC With First-Order Noise Shaping”, Matthew Z, et al, IEEE JOURNAL OFSOLID-STATE CIRCUITS,VOL.44,NO.4,APRIL 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した従来のリング発振器を利用したＧＲＯ
ＴＤＣでは、１次のノイズシェイピングしか得られないため高性能化を図ることが困難である。また、従来のようにオペアンプを組み合わせて、電圧領域で高次のノイズシェイピングを得る構成では、オペアンプの性能確保等の問題により広面積、高消費電力、微細プロセスに不適であるといった問題がある。
【０００８】
上記状況に鑑みて、本発明は、Δ−Σ変調のノイズシェイプ特性を生かしながら時間領域の量子化誤差を伝播し、高次ノイズシェイプが可能となるオペアンプレス・キャパシタレスＡＤ変換器およびＴＤ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成すべく、本発明のＡＤ変換器は、以下の１）〜６）の構成要素を備える。
１）アナログ入力電圧とサンプリングクロック（ＣＫ）を入力して、アナログ入力電圧を対応する遅延時間に変換し時間領域データを出力するＶＴ変換回路部
２）時間領域データを入力するＮ段（Ｎは複数）のリング発振回路部
３）前段のリング発振回路部と次段のリング発振回路部の間に挿入され、前段のリング発振回路部の位相情報から量子化誤差を含んだ遅延情報を取り出し、後段のリング発振回路部へ伝搬する誤差伝搬回路部
４）各段のリング発振回路部の出力発振波形の波数を計測するカウンタ回路部
５）各カウンタ回路部の出力カウント値から出力信号を生成する出力信号生成部
６）各誤差伝搬回路部および各カウンタ回路部をサンプリングクロック（ＣＫ）でリセットするリセット部
【００１０】
かかる構成によれば、量子化誤差を伝播し、高次ノイズシェイプが可能となるオペアンプレス・キャパシタレスＡＤ変換器を実現できる。
ここで、上記１）のＶＴ変換回路部とは、消費電力の大きなオペアンプを用いない、すなわち、オペアンプレスな演算を実現するために、アナログ電圧値を用いて演算するのではなく、電圧値を遅延（時間）値に変換して演算すべく、電圧（Voltage）領域から時間（Time）領域にデータをＶＴ（Voltage to Time）変換するものである。
【００１１】
また、上記２）のリング発振回路部は、具体的には、ＧＲＯ（Gated Ring Oscillator）回路で構成される。ＧＲＯ（Gated Ring Oscillator）回路とは、Gated inverterで構成したリング発振器である。Gated inverterで構成したリング発振器は、奇数個のインバータを用い、各インバータの出力が鎖状に別のインバータに入力され、最終段のインバータの出力は初段のインバータに入力される構成になっており、全体としてリング構造になっている。奇数個のインバータ鎖は、全体として入力の論理否定となる。各インバータは遅延時間をもつため、初段インバータへの入力から遅延時間後に最終段のインバータが初段入力の論理否定を出力する。そして、これが再び初段インバータに入力される。これらのプロセスが繰り返されることで発振する。ＧＲＯ回路を用いることにより、Δ−Σ変調のノイズシェイプ特性を利用できる。
【００１２】
また、上記３）の誤差伝搬回路部とは、前段のリング発振回路部の位相情報から量子化雑音（これを量子化誤差という）を含んだ遅延情報を取り出し、後段のリング発振回路部へ伝達するものである。具体的には、前段のリング発振回路部の出力発振波形をフリップフロップのクロック入力に供給する。
【００１３】
また、上記４）のカウンタ回路部とは、時間的に変化するアナログ入力電圧としてパルスの幅がリング発振回路部へ入力され、そのパルス幅の間にリング発振回路部の出力発振波形をカウントしていくことにより、入力されたアナログ入力電圧値を量子化し、離散化デジタルデータを得るものである。
【００１４】
また、上記５）の出力信号生成部とは、各カウンタ回路部の出力カウント値を減算処理して出力信号を生成するもので、ＤＳＰ（Digital Signal Processor）などで処理される。この出力信号生成部に、後述するＶＴ変換回路の非線形性補正も含まれる。
【００１５】
また、上記６）のリセット部とは、各誤差伝搬回路部および各カウンタ回路部をサンプリングクロック（ＣＫ）でリセットするものである。なお、サンプリングクロック（ＣＫ）の代わりに、ＶＴ変換回路部の出力信号を用いてもよい。
【００１６】
ここで、誤差伝搬回路部が、Ｄフリップフロップ回路であることがより好ましい。量子化誤差はＧＲＯの出力発振波形に含まれており、Ｄフリップフロップ回路を用いることにより、前段のＧＲＯの出力発振波形の立ち上がりを検知して量子化誤差を含んだデータを得ることができる。
【００１７】
また、出力信号生成部が、デシメーションフィルタ回路を備え、出力信号に対してデシメーションフィルタ処理を施し平滑化を行うことが好ましい。
【００１８】
また、ＶＴ変換回路部は、具体的には、下記ａ）〜ｃ）から成り、インバータの出力ノードから時間領域データを出力できるものである。
ａ）インバータ
ｂ）インバータの入力ノードと基準電位ノードとの間に並列に挿入される、ゲートとドレインが結合された第１のＭＯＳトランジスタ、および入力電圧信号がゲートに供給される第２のＭＯＳトランジスタ
ｃ）インバータの入力ノードと電源電位ノードとの間に挿入され、サンプリングクロック（ＣＫ）がゲートに供給される第３のＭＯＳトランジスタ
【００１９】
かかる構成のＶＴ変換回路部によれば、アナログ入力電圧に応じてパルス幅がアナログ的に変化するパルス波データを得ることができる。
上記ｂ）のゲートとドレインが結合された第１のＭＯＳトランジスタおよび入力電圧信号がゲートに供給される第２のＭＯＳトランジスタ側が、電流源になり、ドレインに蓄積された電荷を引き抜くことが動作原理である。上記ｃ）の第３のＭＯＳトランジスタのゲートに供給されるサンプリングクロック（ＣＫ）がＬｏｗで電荷が供給され、上記ａ）のインバータがＬｏｗを出力する。一方、サンプリングクロック（ＣＫ）がＨｉｇｈになり電荷供給がストップするとあるスピードで、第１のＭＯＳトランジスタ側へ電荷が引き抜かれる。第２のＭＯＳトランジスタ側へ電荷が引き抜かれるスピードは第２のＭＯＳトランジスタのゲートに供給される入力電圧信号によって変化し、インバータの閾値を下回るとインバータがＨｉｇｈを出力する。つまり入力電圧信号によって、この電荷の引き抜きスピード変化し、ＶＴ変換を行っている。詳細については、後述の実施例で回路図を参照しながら説明する。
【００２０】
また、出力信号生成部がデシメーションフィルタ回路と上記のＶＴ変換回路部のキャリブレーション回路とを更に備え、出力信号生成部によるデシメーションフィルタ処理後の出力データに対して、キャリブレーション回路を用いて非線形性補正を行うことがより好ましい。
上述のＶＴ変換回路部のＶＴ特性は完全な線形性を有しないが、入力電圧に対して単調増加であることを利用して、デシメーションフィルタ処理後に非線形性補正を行う。また、非線形性補正に必要な係数については、キャリブレーションにより事前に取得する。
【００２１】
次に、本発明のＴＤ変換器は、時間領域データを入力するＮ段（Ｎは複数）のリング発振回路部と、前段のリング発振回路部と次段のリング発振回路部の間に挿入され、前段のリング発振回路部の位相情報から量子化誤差を含んだ遅延情報を取り出し、後段のリング発振回路部へ伝搬する誤差伝搬回路部と、各段のリング発振回路部の出力発振波形の波数を計測するカウンタ回路部と、各カウンタ回路部の出力カウント値から出力信号を生成する出力信号生成部と、各誤差伝搬回路部および各カウンタ回路部をリング発振回路部の入力信号タイミングでリセットするリセット部と、を備え、遅延時間値をデジタル変換することを特徴とする。
【００２２】
かかる構成によれば、量子化誤差を伝播し、高次ノイズシェイプが可能となるオペアンプレス・キャパシタレスＴＤ変換器を実現できる。
ここで、上記の誤差伝搬回路部は、前段のリング発振回路部からの出力発振波形の立ち上がりを検知し、量子化誤差を含んだ時間領域データを取得した後、前段のリング発振回路部の出力発振波形の波数のカウント値の分だけ減算することにより量子化誤差を伝達するもので、具体的には、Ｄフリップフロップ回路であることが好ましい。量子化誤差はＧＲＯの出力発振波形に含まれており、Ｄフリップフロップ回路を用いることにより、前段のＧＲＯの出力発振波形の立ち上がりを検知して量子化誤差を含んだデータを得ることができる。
また、リング発振回路部は、具体的には、Gated inverterで構成したリング発振器であるＧＲＯ（Gated Ring Oscillator）回路である。ＧＲＯ回路を用いることにより、Δ−Σ変調のノイズシェイプ特性を利用できる。
【発明の効果】
【００２３】
本発明によれば、量子化誤差を伝播し、時間領域で高次ノイズシェイプが可能となるオペアンプレス・キャパシタレスのＡＤ変換器ならびにＴＤ変換器を構築できるといった効果がある。
本発明のＡＤ変換器ならびにＴＤ変換器によれば、リング発振器およびロジック回路で構成されることから、小面積、低消費電力で、かつ、微細プロセスに適した構成をとることが可能となる。
【図面の簡単な説明】
【００２４】
【図１】ＧＲＯＴＤＣの回路構成図
【図２】ＧＲＯＴＤＣの動作概念図
【図３】本発明のＡＤ変換器の機能ブロック図
【図４】本発明のＡＤ変換器の回路構成図
【図５】誤差伝搬回路部の説明図１
【図６】誤差伝搬回路部の説明図２
【図７】実施例１のＶＴ変換回路部の回路構成図および動作説明図
【図８】実施例１のＡＤ変換器の動作タイミングチャート
【図９】実施例１のＶＴ変換回路部のＶＴ変換特性グラフ
【図１０】実施例１のＶＴ変換回路部を用いたＡＤ変換データのＳＰＩＣＥシミュレーションにより得られた出力スペクトラム、（１）１次のΔ−Σ変調の場合、（２）２次のΔ−Σ変調の場合
【図１１】ＡＤ変換後デシメーションされた結果の出力スペクトラム、（ａ）補正なし（ｂ）補正あり
【図１２】実施例１のＶＴ変換回路部のＶＴ変換特性グラフ２
【図１３】実施例１のＶＴ変換回路部の特性に合わせた補正前後の出力スペクトラム、（１）補正前（２）補正後
【図１４】本発明のＴＤ変換器の機能ブロック図
【図１５】本発明のＴＤ変換器の回路構成図
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
図３に、本発明のＡＤ変換器の機能ブロック図を示す。また、図４には、具体的に、本発明のＡＤ変換器の一実施形態の回路構成図を示す。
【００２６】
図３の機能ブロック図に示すＡＤ変換器は、アナログ入力電圧とサンプリングクロック（ＣＫ）を入力して、アナログ入力電圧を対応する遅延時間に変換し時間領域データを出力するＶＴ変換回路部４を有し、時間領域データを入力するＮ段（Ｎは複数）のリング発振回路部を備える。ここでは、３段のリング発振回路部８が設けられている。
また、１段目のリング発振回路部と２段目のリング発振回路部の間に誤差伝搬回路部１が挿入され、２段目のリング発振回路部と３段目のリング発振回路部の間に誤差伝搬回路部２が挿入されている。誤差伝搬回路部１は、１段目のリング発振回路部の位相情報から量子化誤差を含んだ遅延情報を取り出し、２段目のリング発振回路部へ伝搬する。また、誤差伝搬回路部２は、２段目のリング発振回路部の位相情報から量子化誤差を含んだ遅延情報を取り出し、３段目のリング発振回路部へ伝搬する。
ここで、リング発振回路部には、ＧＲＯ（Gated Ring Oscillator）を利用することが好適である。
【００２７】
また、各段のリング発振回路部の出力発振波形の波数を計測するカウンタ回路部３が設けられている。そして、各カウンタ回路部３の出力カウント値から出力信号を生成する出力信号生成部がある。
また、各誤差伝搬回路部および各カウンタ回路部をサンプリングクロック（ＣＫ）でリセットするリセット部がある。
【００２８】
次に、２段のＧＲＯ回路部で構成されるＡＤ変換器の具体的な回路構成図を図４に示す。
図４の回路構成図に示すＡＤ変換器は、ＶＴ変換回路部４と、時間領域データを入力する２段のＧＲＯ回路部１と、前段のＧＲＯ回路部１と後段のＧＲＯ回路部１の間に挿入され、量子化誤差を含んだ前段のＧＲＯ回路部１の出力発振波形を伝搬する誤差伝搬回路部として動作するＤフリップフロップ２と、ＧＲＯ回路部１の出力発振波形（ＧＲＯｏｕｔ１，ＧＲＯｏｕｔ２）の波数を計測するカウンタ回路部３と、各カウンタ回路部３の出力カウント値（Ｄｏｕｔ１，Ｄｏｕｔ２）から出力信号を生成する出力信号生成部として動作するＤＳＰ（Digital
Signal Processor）５と、Ｄフリップフロップ２および２つのカウンタ回路部３をサンプリングクロック（ＣＫ）でリセットするリセット部７と、ＤＳＰ５によるデシメーションフィルタ処理後に非線形性補正を行うキャリブレーション回路６から構成される。
【００２９】
量子化誤差はＧＲＯの出力発振波形に含まれており、Ｄフリップフロップで最初のＧＲＯからの出力発振波形（ＧＲＯｏｕｔ）の立ち上がりを検知して、量子化誤差（ＱＮ）を含んだデータ（ＴＱＮ）を得る。その後、発振をカウントした値（Ｄｏｕｔ）の分だけ減算することで量子化誤差を伝達することが可能となる。取り出された量子化誤差（ＱＮ）を含む遅延情報は、次段に配置されたＧＲＯへと入力されることになる。ＴＱＮにはＧＲＯｏｕｔの発振回数Ｄｏｕｔが含まれているため、量子化誤差（ＱＮ）だけを取り出すためにはＤｏｕｔを引く必要がある。Ｄｏｕｔはデジタル値であるため、出力信号生成部において減算処理をすればよい。
上述した如く、ＧＲＯは１次のΔ−Σ変調特性を有しており、誤差伝搬回路部として動作するＤフリップフロップにより量子化誤差がＧＲＯ間で伝達されることで、高次ノイズシェイピング効果を得ることが可能となる。
【００３０】
誤差伝搬回路部として動作するＤフリップフロップについて、図５と図６を参照して更に説明する。図５に示すように、このＤフリップフロップにおいては、入力Ｄの信号状態が“１”に固定されていることから、クロック入力の立ち上がりタイミングの時には、“１”の信号状態が出力Ｑに出力され保持されることになる。Ｄフリップフロップでは、次のクロックの立ち上がりが入力されるまで、入力Ｄの状態に関係なく出力Ｑは保持される。
図５に示すように、このＤフリップフロップのクロック入力には、ＧＲＯの出力発振波形（ＧＲＯｏｕｔ）が供給される。したがって、ＧＲＯの出力発振波形（ＧＲＯｏｕｔ）の立ち上がりタイミングの時には、“１”の信号状態が出力Ｑに出力され保持され、その後は、サンプリングクロック（ＣＫ）によるリセット信号（ＲＢ）が入るまで出力Ｑは、“１”を保持することになる。
【００３１】
図６に誤差伝搬回路部として動作するＤフリップフロップの動作タイミングを示す。ＶＴ変換回路部から時間的に変化するパルスの幅がＧＲＯへ入力（Ｔｉｎ）されると、ＧＲＯから出力発振波形（ＧＲＯｏｕｔ）が出される。この出力発振波形（ＧＲＯｏｕｔ）は、カウンタ回路部の入力と、Ｄフリップフロップのクロック入力として供給される。カウンタ回路部では、出力発振波形（ＧＲＯｏｕｔ）の波数がカウントされ、カウント値（Ｄｏｕｔ）が出力される。また、Ｄフリップフロップの出力Ｑからは入力Ｄの信号状態“１”が出力される。これらのカウント値（Ｄｏｕｔ）とＤフリップフロップの出力の“１”のパルス幅（ＴＱＮ）には量子化誤差（ＱＮ）が含まれており、下記数式１となる。ここで、ＴＱＮには、ＧＲＯｏｕｔの発振回数ＤｏｕｔとＱＮが含まれている。また、最初のＤｏｕｔの立ち上がりは差し引かれるので、１を減算処理する必要があるが、これは、後段の出力信号生成部において減算処理をすればよい。
【００３２】
（数１）
ＴＱＮ＝Ｄｏｕｔ−１＋ＱＮ  ・・・（数式１）
【００３３】
図１４に本発明のＴＤ変換器の機能ブロック図を示す。上述の本発明のＡＤ変換器の機能ブロック図（図３）と比べると、ＶＴ変換回路部の有無が異なる。
また、図１５に本発明のＴＤ変換器の一例として、２段のＧＲＯ回路部で構成されるＴＤ変換器の具体的な回路構成を示す。上述の本発明のＡＤ変換器の回路構成図（図４）と比べると、ＶＴ変換回路部およびＶＴ変換特性のキャリブレーション回路部の有無が異なる。
【実施例１】
【００３４】
次に、実施例１では、本発明のＡＤ変換器におけるＶＴ変換回路部の一実施形態について説明する。
図７は、実施例１のＶＴ変換回路部の回路構成図および動作説明図を示している。また、図９は実施例１のＶＴ変換回路部のＶＴ変換特性グラフを示している。
図７に示すように、ＶＴ変換回路部は、ａ）インバータＩＮ１と、ｂ）インバータＩＮ１の入力ノードと基準電位ノードとの間に並列に挿入される、ゲートとドレインが結合された第１のＭＯＳトランジスタＭ１、および入力電圧信号（Ｖｉｎ）がゲートに供給される第２のＭＯＳトランジスタＭ２と、ｃ）インバータＩＮ１の入力ノードと電源電位ノードとの間に挿入され、サンプリングクロック（ＣＫ）がゲートに供給される第３のＭＯＳトランジスタＭ３とから構成され、インバータＩＮ１の出力ノードから時間領域データ（Ｔｉｎ）を出力できるものである。
【００３５】
第１のＭＯＳトランジスタＭ１と第２のＭＯＳトランジスタＭ２はＮＭＯＳで構成され、第３のＭＯＳトランジスタＭ３はＰＭＯＳで構成される。
ドレインに蓄積された電荷をＮＭＯＳ側が電流源になり引き抜く。ＣＫがＬｏｗで電荷が供給され、インバータＩＮ１がＬｏｗを出力する。ＣＫがＨｉｇｈになり電荷供給がストップするとＮＭＯＳ側があるスピードで電荷を引き抜き、ゲート電圧が閾値を下回るＮＭＯＳ側へとインバータがＨｉｇｈを出力する。この引き抜きスピードがＶｉｎによって変化することによりＶＴ変換を行う。この構成により、Ｖｉｎの入力にかかわらずＰＭＯＳ側から必ず各サンプリングクロック（ＣＫ）のタイミングでリセットがかかる構造となっている。
【００３６】
図８に実施例１のＶＴ変換回路部を用いたＡＤ変換器（図４の回路構成図を参照）の動作タイミングチャートを示す。
図８では、[１]〜[３]の３回のサンプリングクロック（ＣＫ）が入った様子を示している。サンプリングクロック（ＣＫ）が立ち上がると、ＶＴ変換回路部の出力（Ｔｉｎ）がＶＴ変換によりＣＫが遅延する形で立ち上がる。出力（Ｔｉｎ）が立ち上がっている間、前段のＧＲＯ回路部１から出力発振波形（ＧＲＯｏｕｔ１）が得られる。出力発振波形（ＧＲＯｏｕｔ１）はカウンタ回路部の入力とＤフリップフロップのクロック入力として供給され、Ｔｉｎ入力時間がＧＲＯ回路部１とカウンタ回路部３で量子化される。カウント値（Ｄｏｕｔ１）とＤフリップフロップ２の出力値（ＴＱＮ１）には量子化誤差（ＱＮ）が含まれる。Ｄフリップフロップ２により、前回の量子化誤差（ＱＮ）が次のサンプリングクロック（ＣＫ）のタイミング時まで保持される。Ｄフリップフロップ２の出力値（ＴＱＮ１）が立ち上がっている間、後段のＧＲＯ回路部の出力発振波形（ＧＲＯｏｕｔ２）が得られる。
【００３７】
図９に示すＶＴ変換特性は、ＳＰＩＣＥ(Simulation Program with
Integrated Circuit Emphasis)によるシミュレーションで得たものである。ＶＴ特性は完全な線形性を有しないが、Ｖに対して単調増加であることを利用して、ＤＳＰによるデシメーションフィルタ処理後に非線形性補正を行う。非線形性補正に必要な係数は、ＤＣ ｓｗｅｅｐ信号によるキャリブレーションにより事前に取得する。
【００３８】
このＡＤ変換器のアーキテクチャを、ＣＭＯＳ４０ｎｍプロセスを用いて、実際にレイアウトを行った。回路面積は６４０μｍ２、動作時における消費電力はＶＴ変換回路部と２つのＧＲＯ回路部、Ｄフリップフロップとカウンタを含むロジック回路部が、それぞれ134.4μＷ、100.8μＷ、348.0μＷとなり、ＡＤ変換器全体としては583.2 μＷとなった。
【００３９】
数値計算ソフトウェアを用いて時間遅延データを生成し、１次及び２次のΔ−Σ変調性能評価をＳＰＩＣＥにてシミュレーションした。なお、数値計算ソフトウェアには、ＭＡＴＬＡＢを使用した。
図１０に、実施例１のＶＴ変換回路部を用いたＡＤ変換データのＳＰＩＣＥシミュレーションにより得られた出力スペクトラムを示す。
１次の出力結果と２次の出力結果を比べると、２次のΔ−Σ変調のノイズシェイプ特性が１次のΔ−Σ変調のノイズシェイプ特性を上回っていることが確認できた。なお、２次高調波が目立っているが、このノイズはＭＡＴＬＡＢの時間精度の限界により発生したものである。
【００４０】
図１１に、ＡＤ変換後デシメーションされたシミュレーション結果の出力スペクトラムを示す。（ａ）ではＶＴ変換回路部の非線形性の補正を行っておらず、（ｂ）ではＶＴ変換回路部の非線形性の補正を行った結果である。補正前である（ａ）では、ＳＦＤＲ（Spurious-Free
Dynamic Range）が34.94（ｄＢ）であるのに対して、補正後である（ｂ）ではＳＦＤＲが52.3（ｄＢ）である。非線形性の補正を行うことにより、ＳＦＤＲが17.36（ｄＢ）改善されることが確認できた。補正後のＳＮＤＲは４５（ｄＢ）を達成できた。
【００４１】
図１２に実施例１のＶＴ変換回路部の入力をＤＣスイープした際の実測の特性を示す。電源電圧0.8〜1.1（Ｖ）までのそれぞれの場合において、ＶＴ変換特性が単調増加している箇所から判断して、0.4〜1.1（Ｖ）までがダイナミックレンジであることがわかる。ＶＴ変換回路部の電源電圧を変化させたときのＡＤ変換器のデジタル出力値が、ＶＴ変換回路部の電源電圧を下げるとＶＴ変換のゲインが上昇し、反対にＶＴ変換回路部の電源電圧を上げるとＶＴ変換のゲインが下がるという結果が確認できる。
一方、ＧＲＯ回路部の電源電圧を上げると、ＧＲＯ回路部の発振周波数が増大することから、ＶＴ変換のゲインが上昇する。図１２において、（ｅ）ＶＴ変換回路部へ0.9（Ｖ），ＧＲＯ回路部へ１（Ｖ）の電源電圧を加えた際の特性がもっとも変換ゲインが高いことがわかる。
【００４２】
実測において電源電圧を0.8（Ｖ）から1.1（Ｖ）まで変化させたときの各部消費電力をまとめたものを下記表１に示す。電圧が高いほど、ＧＲＯ回路部の発振周波数が上がるためカウンタ回路部に負荷がかかり、加えて処理ビット数が増加するためロジック回路部の消費電力が大きく上昇している。実施例１のＡＤ変換器におけるアナログブロックであるＶＴ変換回路部の消費電力は全体からの比率として小さなものであることがわかる。ほとんどの消費電力がロジック回路部で占められているためスケーリングによる影響は大きく、小面積、低消費電力で、かつ、微細プロセスに適した構成を実現できるのである。
【００４３】
【表１】
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【００４４】
実施例１のＶＴ変換回路部の特性に合わせた補正後の実測の出力スペクトラムを図１３に示す。この時の測定条件は、サンプリング周波数が５（ＭＨｚ），入力周波数が１０（ｋＨｚ），ＶＴ変換回路部の電源電圧は0.9（Ｖ），ＧＲＯの電源電圧は1.0（Ｖ）として、ＶＴ変換特性のゲインが最も高い状態で行った。補正前に比べて、２次高調波及び３次高調波が下がり改善が見られた。しかしながら、若干の２次成分が残存している結果となった。この時のＳＦＤＲ値は42.48（ｄＢ）である。また、ＳＮＲは38.69（ｄＢ）である。ＶＴ変換回路部のＶＴ変換特性を取得した結果において、多少のヒステリシス成分が見られたため、補正処理の際にはＶＴ変換特性におけるヒステリシス成分除去のためフィルタリング及び平滑化処理を出力信号生成部で行った。
【産業上の利用可能性】
【００４５】
本発明は、ＡＤ（Analog to Digital）変換器やＴＤ（Time to Digital）変換器に有用である。
【符号の説明】
【００４６】
１  ＧＲＯ回路部
２  Ｄフリップフロップ
３  カウンタ回路部
４  ＶＴ変換回路部
５  デジタルシグナルプロセッサ（ＤＳＰ）
６  ＶＴ変換特性のキャリブレーション回路部
７  クロック回路部
８  リング発振回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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