(57)【要約】【課題】より安定した動作を実現する一括加工型３次元積層型の不揮発性半導体記憶装置を提供する。【解決手段】実施形態によれば、メモリ部ＭＵと、メモリ部に併設された非メモリ部ＰＵと、を備えた不揮発性半導体記憶装置が提供される。メモリ部は、積層された複数の電極膜６１と、複数の電極膜どうしの間に設けられた電極間絶縁膜６２と、を含む積層構造体ＭＬと、積層構造体と積層された選択ゲート電極ＳＧと、積層構造体及び選択ゲート電極を貫通する半導体ピラーＳＰと、電極膜と半導体ピラーとの間に設けられた記憶層４８と、を含む。非メモリ部は、複数の電極膜の少なくとも１つと同層の部分を含むダミー導電膜６５と、選択ゲート電極と同層のダミー選択ゲート電極ＳＧｄと、ダミー導電膜に接続されたコンタクト電極と、ダミー選択ゲート電極に接続されたコンタクト電極と、を含む。【選択図】図１
2012009701.tif 000002
【特許請求の範囲】
【請求項１】
情報を格納するメモリ部と、
前記メモリ部に併設され、情報を格納しない非メモリ部と、
を備え、
前記メモリ部は、
第１方向に積層された複数の第１電極膜と、前記複数の第１電極膜どうしの間に設けられた第１電極間絶縁膜と、を含む第１積層構造体と、
前記第１積層構造体と前記第１方向に沿って積層された第１選択ゲート電極と、
前記第１積層構造体及び前記第１選択ゲート電極を前記第１方向に沿って貫通する第１半導体ピラーと、
前記複数の第１電極膜と前記第１半導体ピラーとの間に設けられた第１ピラー部記憶層と、
を含み、
前記非メモリ部は、
前記複数の第１電極膜の少なくとも１つと同層の部分を含むダミー導電膜と、
前記選択ゲート電極と同層のダミー選択ゲート電極と、
前記ダミー導電膜に電気的に接続され前記第１方向に沿って延在する第１非メモリ部コンタクト電極と、
前記ダミー選択ゲート電極に電気的に接続され前記第１方向に沿って延在する第２非メモリ部コンタクト電極と、
を含むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ダミー導電膜は、
前記複数の第１電極膜のそれぞれと同層の複数の第１ダミー膜と、
前記電極膜と同層の第２ダミー膜と、
を含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記複数の第１ダミー膜は導電性であり、前記第２ダミー膜は導電性であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記複数の第１ダミー膜のそれぞれに用いられる材料は、前記複数の電極膜のそれぞれに用いられる材料と同じであることを特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
【請求項５】
前記ダミー導電膜の前記第１方向に沿った幅は、前記第１積層構造体の前記第１方向に沿った幅と実質的に同じであることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記第１非メモリ部コンタクト電極と前記第２非メモリ部コンタクト電極とは電気的に接続されていることを特徴とする請求項１〜５のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項７】
前記第１非メモリ部コンタクト電極は、前記第１方向に沿ってみたときに、前記第２非メモリ部コンタクト電極と重なる部分を有することを特徴とする請求項１〜６のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリ部と前記非メモリ部とが設けられる基板をさらに備え、
前記非メモリ部は、前記基板と前記ダミー導電膜との間に設けられた周辺回路トランジスタを含む周辺回路部をさらに含み、
前記第１非メモリ部コンタクト電極の電位、及び、前記第２非メモリ部コンタクト電極の電位は、前記周辺回路トランジスタに与えられる印加電圧の最小値以上、前記印加電圧の最大値以下であることを特徴とする請求項１〜７のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項９】
前記メモリ部と前記非メモリ部とが設けられる基板をさらに備え、
前記非メモリ部は、前記基板と前記ダミー導電膜との間に設けられた周辺回路トランジスタを含む周辺回路部をさらに含み、
前記第１非メモリ部コンタクト電極の電位、及び、前記第２非メモリ部コンタクト電極の電位は、前記周辺回路トランジスタに与えられる印加電圧の最小値と、前記印加電圧の最大値と、の中間の電位であることを特徴とする請求項１〜７のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置においては、シリコン基板上の２次元平面内に素子を集積してきた。メモリの記憶容量を増加させるには１つの素子の寸法を微細化するが、近年その微細化もコスト的、技術的に困難になってきた。
【０００３】
これに対し、一括加工型３次元積層メモリが提案されている。この一括加工型３次元積層メモリにおいては、交互に積層された絶縁膜と電極膜とを有する積層構造体と、積層構造体を貫通するシリコンピラーと、シリコンピラーと電極膜との間の電荷蓄積層（記憶層）と、が設けられ、これにより、シリコンピラーと各電極膜との交差部にメモリセルが設けられる。さらに、２本のシリコンピラーを基板の側で接続したＵ字形状のメモリストリングを用いる構成も提案されている。
【０００４】
このような一括加工型３次元積層メモリにおいて、メモリセルを形成する際にメモリセルの周辺の周辺回路領域に導電膜が形成され、この導電膜の電位が不安定であると、メモリの動作が不安定になることがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、より安定した動作を実現する一括加工型３次元積層型の不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施形態によれば、情報を格納するメモリ部と、前記メモリ部に併設され、情報を格納しない非メモリ部と、を備えた不揮発性半導体記憶装置が提供される。前記メモリ部は、第１方向に積層された複数の第１電極膜と、前記複数の第１電極膜どうしの間に設けられた第１電極間絶縁膜と、を含む第１積層構造体と、前記第１積層構造体と前記第１方向に沿って積層された第１選択ゲート電極と、前記第１積層構造体及び前記第１選択ゲート電極を前記第１方向に沿って貫通する第１半導体ピラーと、前記複数の第１電極膜と前記第１半導体ピラーとの間に設けられた第１ピラー部記憶層と、を含む。前記非メモリ部は、前記複数の第１電極膜の少なくとも１つと同層の部分を含むダミー導電膜と、前記選択ゲート電極と同層のダミー選択ゲート電極と、前記ダミー導電膜に電気的に接続され前記第１方向に沿って延在する第１非メモリ部コンタクト電極と、前記ダミー選択ゲート電極に電気的に接続され前記第１方向に沿って延在する第２非メモリ部コンタクト電極と、を含む。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図４】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図６】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図７】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図８】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図９】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１０】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１１】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１２】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１３】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１４】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１５】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１６】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１７】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１８】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１９】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図２０】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図２１】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図２２】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図２３】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図２４】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図２５】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図２６】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図２７】第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図２８】第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図２９】第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図３０】第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図３１】第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【発明を実施するための形態】
【０００９】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１０】
（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図２は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
なお、図２においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。  
図３は、第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【００１１】
図１に表したように、本実施形態に係る不揮発性半導体記憶装置１１０は、情報を格納するメモリ部ＭＵと、情報を格納しない非メモリ部ＰＵと、を備える。
【００１２】
メモリ部ＭＵは、第１方向に交互に積層された複数の電極膜６１と複数の電極間絶縁膜６２と、を含む積層構造体ＭＬを含む。
【００１３】
なお、本願明細書において、「積層」とは、複数の層が直接重ねられる場合の他、複数の層の間に他の要素が挿入されて重ねられる場合も含む。  
積層構造体ＭＬにおける電極膜６１及び電極間絶縁膜６２の積層方向をＺ軸方向（第１方向）とする。Ｚ軸方向に対して垂直な１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸方向とＹ軸方向とに対して垂直な方向をＸ軸方向（第３方向）とする。
【００１４】
不揮発性半導体記憶装置１１０は、メモリ部ＭＵと非メモリ部ＰＵとが設けられる基板１１をさらに備えることができる。基板１１には、例えばシリコン基板などが用いられる。
【００１５】
Ｚ軸方向は、基板１１の主面１１ａに対して垂直な方向である。基板１１の主面１１ａの上に、メモリ部ＭＵ及び非メモリ部ＰＵが設けられる。
【００１６】
すなわち、非メモリ部ＰＵは、Ｚ軸方向に直交する方向において、メモリ部ＭＵに併設される。非メモリ部ＰＵは、例えば、Ｘ−Ｙ平面内において、メモリ部ＭＵに併設される。非メモリ部ＰＵは、例えば、メモリ部ＭＵに対してＸ軸方向において併設される。非メモリ部ＰＵは、例えば、メモリ部ＭＵに対してＹ軸方向において併設される。１つのメモリ部ＭＵに対して複数の非メモリ部ＰＵが設けられても良い。
【００１７】
メモリ部ＭＵにおいては、不揮発性半導体記憶装置１１０のメモリセルＭＣが設けられる。非メモリ部ＰＵは、メモリ部ＭＵの例えば周辺に設けられ、不揮発性半導体記憶装置１１０の周辺回路を含むことができる。
【００１８】
基板１１において、メモリ部ＭＵが設けられる領域をメモリ領域ＭＵＲとし、非メモリ領域ＰＵＲが設けられる領域を非メモリ領域ＰＵＲとする。
【００１９】
メモリ部ＭＵは、例えば、３次元マトリクス状に配列したメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。基板１１において、マトリクスメモリセル部ＭＵ１が設けられる領域をマトリクスメモリセル領域ＭＵ１Ｒとし、配線接続部ＭＵ２が設けられる領域を配線接続領域ＭＵ２Ｒとする。
【００２０】
図２は、マトリクスメモリセル部ＭＵ１の構成を例示している。  
図１においては、マトリクスメモリセル部ＭＵ１として、図２のＡ−Ａ’線断面の一部と、図２のＢ−Ｂ’線断面の一部が例示されている。
【００２１】
図１及び図２に表したように、マトリクスメモリセル部ＭＵ１においては、基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。
【００２２】
不揮発性半導体記憶装置１１０は、選択ゲート電極ＳＧをさらに備える。選択ゲート電極ＳＧは、積層構造体ＭＬとＺ軸方向に沿って積層される。
【００２３】
本具体例においては、電極膜６１は、Ｘ軸方向に沿って延在する帯状の部分を有している。また、選択ゲート電極ＳＧも、Ｘ軸方向に沿って延在する帯状の部分を有している。
【００２４】
そして、積層構造体ＭＬ及び選択ゲート電極ＳＧをＺ軸方向に沿って貫通する半導体ピラーＳＰが設けられる。この半導体ピラーＳＰは、例えば、積層構造体ＭＬ及び選択ゲート電極をＺ軸方向に沿って貫通する貫通ホールＴＨの中に半導体を埋め込むことによって形成される。半導体ピラーＳＰは、Ｚ軸方向に延在する筒状（例えば円筒状）または、柱状（例えば円柱状）である。すなわち、半導体ピラーＳＰの内部が中空でも良く、半導体ピラーＳＰの内側に例えば絶縁層などが設けられても良い。
【００２５】
後述するように、不揮発性半導体記憶装置１１０のメモリ部ＭＵにおいては、電極膜６１と半導体ピラーＳＰとが交差する部分において、記憶層を有するメモリセルトランジスタが形成される。メモリセルトランジスタは３次元マトリクス状に配列され、この記憶層に電荷を蓄積させることにより、各メモリセルトランジスタが情報（データ）を記憶するメモリセルＭＣとして機能する。
【００２６】
すなわち、メモリ部ＭＵは、複数の電極膜６１と半導体ピラーＳＰとの間に設けられピラー部記憶層４８ｐをさらに含む。
【００２７】
一方、非メモリ部ＰＵは、ダミー導電膜６５と、ダミー選択ゲート電極ＳＧｄと、第１非メモリ部コンタクト電極７１ｐと、第２非メモリ部コンタクト電極７２ｐと、を含む。
【００２８】
ダミー導電膜６５は、複数の電極膜６１（第１電極膜６１ａ）の少なくとも１つと同層の部分６５ｐを含む。すなわち、ダミー導電膜６５の上記の部分６５ｐは、複数の電極膜６１の少なくとも１つのＺ軸方向に対して垂直な面に沿って配置される。例えば、ダミー導電膜６５の上記の部分６５ｐと、基板１１と、のＺ軸方向に沿った距離は、複数の電極膜６１のその少なくとも１つと、基板１１と、のＺ軸方向に沿った距離と等しい。
【００２９】
ダミー選択ゲート電極ＳＧｄは、選択ゲート電極ＳＧ（第１選択ゲート電極ＳＧ１）と同層である。すなわち、ダミー選択ゲート電極ＳＧｄのＺ軸方向に対して垂直な面は、選択ゲート電極ＳＧのＺ軸方向に対して垂直な面が含まれる面内に配置される。例えば、ダミー選択ゲート電極ＳＧｄと基板１１とのＺ軸方向に沿った距離は、選択ゲート電極ＳＧと基板１１とのＺ軸方向に沿った距離と等しい。
【００３０】
第１非メモリ部コンタクト電極７１ｐは、ダミー導電膜６５に電気的に接続され、Ｚ軸方向に沿って延在する。第２非メモリ部コンタクト電極７２ｐは、ダミー選択ゲート電極ＳＧｄに電気的に接続されＺ軸方向に沿って延在する。
【００３１】
例えば、ダミー導電膜６５は、複数の電極膜６１のそれぞれと同層の複数の第１ダミー膜６１ｄと、複数の電極間絶縁膜６２と同層の複数の第２ダミー膜６２ｄと、含むことができる。
【００３２】
第１ダミー膜６１ｄは、基板１１からみて、電極膜６１と同じ高さに配置される。第１ダミー膜６１ｄには、例えば、電極膜６１に用いられる材料と同じ材料を用いることができる。
【００３３】
第２ダミー膜６２ｄは、基板１１からみて、電極間絶縁膜６２と同じ高さに配置される。第２ダミー膜６２ｄには、例えば、電極間絶縁膜６２に用いられる材料と同じ材料を用いることができる。または、第２ダミー膜６２ｄには、電極間絶縁膜６２に用いられる材料とは異なる材料が用いられる。
【００３４】
本具体例では、第２ダミー膜６２ｄには導電膜が用いられており、第２ダミー膜６２ｄに、電極間絶縁膜６２に用いられる材料とは異なる材料が用いられる例である。
【００３５】
第１ダミー膜６１ｄが導電膜であり、第２ダミー膜６２ｄが絶縁膜である場合は、第１ダミー膜６１ｄと第２ダミー膜６２ｄとの境界は比較的明確である。一方、第１ダミー膜６１ｄ及び第２ダミー膜６２ｄが共に導電膜である場合は、第１ダミー膜６１ｄと第２ダミー膜６２ｄとの境界は不明確である場合がある。このように、第１ダミー膜６１ｄと第２ダミー膜６２ｄとが、比較的明確に区別できる場合と、明確に区別できない場合とがある。
【００３６】
例えば、第１ダミー膜６１ｄが、ダミー導電膜６５のうちの、上記の、複数の電極膜６１の少なくとも１つと同層の部分６５ｐとなる。
【００３７】
また、ダミー導電膜６５のＺ軸方向に沿った幅は、積層構造体ＭＬ（例えば第１積層構造体ＭＬ１）のＺ軸方向に沿った幅と実質的に同じとすることができる。
【００３８】
後述するように、非メモリ部ＰＵのダミー導電膜６５は、例えば、メモリ部ＭＵの電極膜６１を形成する際に電極膜６１と一緒に形成される。そして、非メモリ部ＰＵのダミー選択ゲート電極ＳＧｄは、例えば、メモリ部ＭＵの選択ゲート電極ＳＧを形成する際に選択ゲート電極ＳＧと一緒に形成される。
【００３９】
第１非メモリ部コンタクト電極７１ｐは、配線７１に接続される。第２非メモリ部コンタクト電極７２ｐは、配線７２に接続される。これにより、ダミー導電膜６５は、第１非メモリ部コンタクト電極７１ｐ及び配線７１を介して、所定の電位に設定される。そして、ダミー選択ゲート電極ＳＧｄは、第２非メモリ部コンタクト電極７２ｐ及び配線７２を介して、所定の電位に設定される。
【００４０】
これにより、不揮発性半導体記憶装置１１０内の導電層どうしの電気的な干渉が抑制され、より安定した動作が実現できる。
【００４１】
以下では、メモリ部ＭＵの構成の例について詳しく説明する。  
図１に例示したように、不揮発性半導体記憶装置１１０においては、基板１１の主面１１ａの上に層間絶縁膜１３が設けられ、層間絶縁膜１３の上に絶縁膜１３ｇが設けられる。なお、絶縁膜１３ｇは、後述する周辺回路トランジスタ５１のゲート絶縁膜として機能する絶縁膜である。さらに、絶縁膜１３ｇの上に、後述の接続部導電層ＳＣＣが設けられ、接続部導電層ＳＣＣの上に積層構造体ＭＬが設けられる。
【００４２】
なお、図１においては電極膜６１が８枚描かれているが、積層構造体ＭＬにおいて、設けられる電極膜６１の数は任意である。なお、図２においては、図を見やすくするために、電極膜６１の一部は省略されている。
【００４３】
なお、半導体ピラーＳＰのうち、積層構造体ＭＬを貫通する部分と、選択ゲート電極ＳＧを貫通する部分と、は、連続して形成された半導体層でも良く、半導体ピラーＳＰのうちの積層構造体ＭＬを貫通する部分と、半導体ピラーＳＰのうちの選択ゲート電極ＳＧを貫通する部分と、が、別の工程で形成され、これらの部分が電気的に接続されていても良い。
【００４４】
なお、図１に表したように、積層構造体ＭＬの最下部（例えば、基板１１に最も近い側）の電極膜６１の下に絶縁膜１５ａを設けることができ、この絶縁膜１５ａも積層構造体ＭＬに含まれることができる。また、積層構造体ＭＬの最上部（例えば、基板１１から最も遠い側）の電極膜６１の上にさらに絶縁膜を設けることができ、この絶縁膜も積層構造体ＭＬに含まれることができる。なお、これらの絶縁膜には、例えば酸化シリコンを用いることができる。ただし、実施形態はこれに限らず、これらの絶縁膜の材料は任意である。
【００４５】
積層構造体ＭＬと選択ゲート電極ＳＧとの間には、層間絶縁膜１６が設けられている。また、電極膜６１どうしをＹ軸方向に沿って分断する層間絶縁膜ＩＬＰが設けられている。層間絶縁膜ＩＬＰは、Ｘ軸方向に沿って延在する。本具体例では、この層間絶縁膜ＩＬＰは、さらに選択ゲート電極ＳＧどうしをＹ軸方向に沿って分断する。
【００４６】
そして、選択ゲート電極ＳＧ及び層間絶縁膜ＩＬＰの上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬ（第２配線ＷＲ２）とコンタクト電極２２とが設けられている。ソース線ＳＬの周りには層間絶縁膜１９が設けられている。本具体例では、ソース線ＳＬは、Ｘ軸方向に沿った帯状の形状を有している。
【００４７】
そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬ（第１配線ＷＲ１）が設けられている。ビット線ＢＬは、例えば、Ｙ軸方向に沿った帯状の形状を有している。
【００４８】
その上にビット線ＢＬの上に、層間絶縁膜２５、層間絶縁膜２７及びパッシベーション膜２９が設けられる。
【００４９】
なお、層間絶縁膜１３、１６、１７、１８、１９、２３、２５及び２７、例えば酸化シリコンを用いることができる。また、絶縁膜１３ｇにも酸化シリコンが用いられる。パッシベーション膜２９には、例えば窒化シリコンが用いられる。
【００５０】
そして、本具体例においては、２本ずつの半導体ピラーＳＰは、基板１１の側で接続されている。  
すなわち、不揮発性半導体記憶装置１１０は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とを基板１１の側で電気的に接続する半導体接続部ＳＣをさらに備える。半導体接続部ＳＣには、半導体ピラーＳＰとなる材料を用いることができる。
【００５１】
ただし、後述するように、半導体ピラーＳＰのそれぞれが独立し、半導体ピラーＳＰどうしが接続されていなくても良い。以下では、２本ずつの半導体ピラーＳＰが接続される場合について説明する。
【００５２】
このように、不揮発性半導体記憶装置１１０において半導体ピラーは複数設けられており、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、特定の半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。他の構成要素も同様に、例えば、半導体接続部の全体または任意の半導体接続部を指す場合には、「半導体接続部ＳＣ」と言い、特定の半導体接続部を指す場合に「第ｎ半導体接続部ＳＣｎ」（ｎは１以上の任意の整数）と言う。
【００５３】
図２に表したように、第１半導体接続部ＳＣ１によって接続された第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２がペアとなって１つのＵ字形状のＮＡＮＤストリングとなり、第２半導体接続部ＳＣ２によって接続された第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４がペアとなって別のＵ字形状のＮＡＮＤストリングとなる。
【００５４】
図１に例示したように、配線接続部ＭＵ２においては、Ｘ軸方向における一方の端において、電極膜６１は、メモリ部コンタクト電極３１によってワード配線３２に接続され、例えば基板１１に設けられる駆動回路と電気的に接続される。Ｚ軸方向に積層された各電極膜６１のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端で電極膜６１が駆動回路と電気的に接続される。これにより、基板１１からの距離が同じ電極膜６１において、ペアとなる第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２とで異なる電位が設定できる。これにより、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とに対応する同層のメモリセルＭＣは互いに独立して動作できる。第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４に関しても同様である。
【００５５】
また、接続部導電層ＳＣＣは、例えば、メモリ部コンタクト電極３３によって接続部導電層のための配線に接続される。  
選択ゲート電極ＳＧは、例えば、メモリ部コンタクト配線３４によって、選択ゲート電極のための配線３５に接続される。配線３５の上には、層間絶縁膜２５が設けられ、層間絶縁膜２５の上には、配線３５に接続されるメタル配線２８ａが設けられている。  
なお、メモリ部コンタクト電極３１及びメモリ部コンタクト配線３４の側面は層間絶縁膜１８ｃで覆われている。
【００５６】
図１及び図２に表したように、半導体ピラーＳＰの半導体接続部ＳＣとは反対の端のそれぞれが、ビット線ＢＬまたはソース線ＳＬに接続され、半導体ピラーＳＰのそれぞれに、選択ゲート電極ＳＧ（第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４）が設けられることにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
【００５７】
なお、各電極膜６１に設けられる半導体ピラーＳＰの数は任意である。
【００５８】
図３は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図１のＢ１−Ｂ２線断面の一部に相当する断面図である。  
図３に表したように、不揮発性半導体記憶装置１１０において、メモリ部ＭＵは、第１積層構造体ＭＬ１と、第１選択ゲート電極ＳＧ１と、第１半導体ピラーＳＰ１と、第１ピラー部記憶層４８ｐ１と、を含む。
【００５９】
第１積層構造体ＭＬ１は、Ｚ軸方向に積層された複数の第１電極膜６１ａと、複数の第１電極膜６１ａどうしの間に設けられた第１電極間絶縁膜６２ａと、を含む。第１選択ゲート電極ＳＧ１は、第１積層構造体ＭＬ１とＺ軸方向に沿って積層される。第１半導体ピラーＳＰ１は、第１積層構造体ＭＬ１及び第１選択ゲート電極ＳＧ１をＺ軸方向に沿って貫通する。第１ピラー部記憶層４８ｐ１は、複数の第１電極膜６１ａと第１半導体ピラーＳＰ１との間に設けられる。
【００６０】
さらに、メモリ部ＭＵは、第１ピラー部外側絶縁膜４３ｐ１と、第１ピラー部内側絶縁膜４２ｐ１と、を含む。第１ピラー部外側絶縁膜４３ｐ１は、第１ピラー部記憶層４８ｐ１と複数の第１電極膜６１ａとの間に設けられる。第１ピラー部内側絶縁膜４２ｐ１は、第１ピラー部記憶層４８ｐ１と第１半導体ピラーＳＰ１との間に設けられる。
【００６１】
さらに、メモリ部ＭＵは、第２積層構造体ＭＬ２と、第２選択ゲート電極ＳＧ２と、第２半導体ピラーＳＰ２と、第２ピラー部記憶層４８ｐ２と、半導体接続部ＳＣ（第１半導体接続部ＳＣ１）と、を含む。
【００６２】
第２積層構造体ＭＬ２は、Ｚ軸方向に対して垂直なＹ軸方向において第１積層構造体ＭＬと隣接する。第２積層構造体ＭＬ２は、Ｚ軸方向に積層された複数の第２電極膜６１ｂと、複数の第２電極膜６１ｂどうしの間に設けられた第２電極間絶縁膜６２ｂと、を含む。第２選択ゲート電極ＳＧ２は、第２積層構造体ＭＬ２とＺ軸方向に沿って積層される。第２半導体ピラーＳＰ２は、第２積層構造体ＭＬ２及び第２選択ゲート電極ＳＧ２をＺ軸方向に沿って貫通する。第２ピラー部記憶層４８ｐ２は、複数の第２電極膜６１ｂと第２半導体ピラーＳＰ２との間に設けられる。  
半導体接続部ＳＣは、第１半導体ピラーＳＰ１の一端と、第２半導体ピラーＳＰ２の一端と、を接続する。
【００６３】
さらに、メモリ部ＭＵは、第２ピラー部外側絶縁膜４３ｐ２と、第２ピラー部内側絶縁膜４２ｐ２と、を含む。第２ピラー部外側絶縁膜４３ｐ２は、第２ピラー部記憶層４８ｐ２と複数の第２電極膜６１ｂとの間に設けられる。第２ピラー部内側絶縁膜４２ｐ２は、第２ピラー部記憶層４８ｐ２と第２半導体ピラーＳＰ２との間に設けられる。
【００６４】
さらに、メモリ部ＭＵは、半導体接続部ＳＣ（第１半導体接続部ＳＣ１）に対向する接続部導電層ＳＣＣを含む。
【００６５】
さらに、メモリ部ＭＵは、第１接続部記憶層４８ｃ１と、第１接続部外側絶縁膜４３ｃ１と、第１接続部内側絶縁膜４２ｃ１と、を含むことができる。第１接続部記憶層４８ｃ１は、接続部導電層ＳＣＣと半導体接続部ＳＣ（第１半導体接続部ＳＣ１）との間に設けられる。第１接続部外側絶縁膜４３ｃ１は、第１接続部記憶層４８ｃ１と接続部導電層ＳＣＣとの間に設けられる。第１接続部内側絶縁膜４２ｃ１は、第１接続部記憶層４８ｃ１と第１半導体接続部ＳＣ１との間に設けられる。
【００６６】
ここで、第１ピラー部外側絶縁膜４３ｐ１、第１ピラー部記憶層４８ｐ１及び第１ピラー部内側絶縁膜４２ｐ１の積層膜を、積層絶縁膜４７とする。積層絶縁膜４７は、第２ピラー部外側絶縁膜４３ｐ２、第２ピラー部記憶層４８ｐ２及び第２ピラー部内側絶縁膜４２ｐ２の積層膜ともなる。また、積層絶縁膜４７は、第１接続部外側絶縁膜４３ｃ１、第１接続部記憶層４８ｃ１及び第１接続部内側絶縁膜４２ｃ１の積層膜ともなる。
【００６７】
なお、複数の第１電極膜６１ａのそれぞれと、複数の第２電極膜６１ｂのそれぞれと、は、同層である。すなわち、基板１１と、複数の第１電極膜６１ａのそれぞれと、の距離は、基板１１と、複数の第２電極膜６１ｂのそれぞれと、の距離と、同じである。なお、基板１１と、複数の第１電極間絶縁膜６２ａのそれぞれと、の距離は、基板１１と、複数の第２電極間絶縁膜６２ｂのそれぞれと、の距離と、同じである。
【００６８】
電極膜６１（第１電極膜６１ａ及び第２電極膜６１ｂ）と、半導体ピラーＳＰ（第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２）と、が交差する部分に、メモリセルトランジスタが形成され、このメモリセルトランジスタのそれぞれがメモリセルＭＣとなる。
【００６９】
電極膜６１には所定の電気信号が印加され、電極膜６１は、不揮発性半導体記憶装置１１０のワード電極として機能する。
【００７０】
メモリセルＭＣのそれぞれにおいて、記憶層４８（第１ピラー部記憶層４８ｐ１及び第２ピラー部記憶層４８ｐ１）は、半導体ピラーＳＰと電極膜６１との間に印加される電界によって電荷を蓄積または放出し、情報を記憶する部分として機能する。すなわち、記憶層４８（第１ピラー部記憶層４８ｐ１及び第２ピラー部記憶層４８ｐ２）は、電荷蓄積層として機能する。
【００７１】
内側絶縁膜４２（第１ピラー部内側絶縁膜４２ｐ１及び第２ピラー部内側絶縁膜４２ｐ２）は、メモリセルＭＣのそれぞれにおいてトンネル絶縁膜として機能する。
【００７２】
外側絶縁膜４３（第１ピラー部外側絶縁膜４３ｐ１及び第２ピラー部外側絶縁膜４３ｐ２）は、メモリセルＭＣのそれぞれにおいてブロック絶縁膜として機能する。
【００７３】
接続部記憶層４８ｃ（第１接続部記憶層４８ｃ１）には、第１ピラー部記憶層４８ｐ１及び第２ピラー部記憶層４８ｐ２に用いられる材料と同じ材料を用いることができる。接続部記憶層４８ｃ（第１接続部記憶層４８ｃ１）は、第１ピラー部記憶層４８ｐ１及び第２ピラー部記憶層４８ｐ２と同時に形成されることができる。
【００７４】
第１接続部内側絶縁膜４２ｃ１には、第１ピラー部内側絶縁膜４２ｐ１及び第２ピラー部内側絶縁膜４２ｐ２に用いられる材料と同じ材料を用いることができる。第１接続部内側絶縁膜４２ｃ１は、第１ピラー部内側絶縁膜４２ｐ１及び第２ピラー部内側絶縁膜４２ｐ２と同時に形成されることができる。
【００７５】
第１接続部外側絶縁膜４３ｃ１には、第１ピラー部外側絶縁膜４３ｐ１及び第２ピラー部外側絶縁膜４３ｐ２に用いられる材料と同じ材料を用いることができる。第１接続部外側絶縁膜４３ｃ１は、第１ピラー部外側絶縁膜４３ｐ１及び第２ピラー部外側絶縁膜４３ｐ２と同時に形成されることができる。
【００７６】
接続部導電層ＳＣＣに与えられる電圧によって、半導体接続部ＳＣ（第１半導体接続部ＳＣ１）により、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とが電気的に接続される。
【００７７】
接続部導電層ＳＣＣと第１半導体接続部ＳＣ１とが対向する部分を、第１接続部記憶層４８ｃ１を電荷蓄積層として含むメモリセルＭＣとして利用しても良い。すなわち、接続部記憶層４８ｃ（第１接続部記憶層４８ｃ１）は、半導体接続部ＳＣと接続部導電層ＳＣＣとの間に印加される電界よって電荷を蓄積または放出し、情報を記憶する部分として機能することができる。
【００７８】
電極膜６１（第１電極膜６１ａ及び第２電極膜６１ｂ）及び接続部導電層ＳＣＣには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン（非晶質シリコン）、または、不純物が導入されて導電性が付与されたポリシリコン（多結晶シリコン）などを用いることができ、また、金属及び合金なども用いることができる。
【００７９】
電極間絶縁膜６２（第１電極間絶縁膜６２ａ及び第２電極間絶縁膜６２ｂ）、内側絶縁膜４２（第１ピラー部内側絶縁膜４２ｐ１、第２ピラー部内側絶縁膜４２ｐ２及び第１接続部内側絶縁膜４２ｃ１）、及び、外側絶縁膜４３（第１ピラー部外側絶縁膜４３ｐ１、第２ピラー部外側絶縁膜４３ｐ２及び第１接続部外側絶縁膜４３ｃ１）には、例えば酸化シリコンを用いることができる。これらの膜は、単層膜でも良く、また積層膜でも良い。
【００８０】
記憶層４８（第１ピラー部記憶層４８ｐ１、第２ピラー部記憶層４８ｐ２及び第１接続部記憶層４８ｃ１）には、例えば窒化シリコンを用いることができる。記憶層４８は単層膜でも良く、また積層膜でも良い。
【００８１】
なお、電極間絶縁膜６２、内側絶縁膜４２、外側絶縁膜４３及び記憶層４８には、上記に例示した材料に限らず、任意の材料を用いることができる。
【００８２】
選択ゲート電極ＳＧ（第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２）には、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン（非晶質シリコン）、または、不純物が導入されて導電性が付与されたポリシリコン（多結晶シリコン）などを用いることができ、また、金属及び合金なども用いることができる。
【００８３】
選択ゲート電極ＳＧと半導体ピラーＳＰとの間に選択ゲート絶縁膜ＳＧＩが設けられる。
【００８４】
選択ゲート絶縁膜ＳＧＩ（第１選択ゲート絶縁膜ＳＧＩ１及び第２選択ゲート絶縁膜ＳＧＩ２）には、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３の積層膜を用いても良く、また、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３の積層膜とは異なる絶縁膜を用いても良い。選択ゲート絶縁膜ＳＧＩは、単層膜でも良く、積層膜でも良い。
【００８５】
不揮発性半導体記憶装置１１０は、第１配線ＷＲ１（ビット線ＢＬ）と、第２配線ＷＲ２（ソース線ＳＬ）と、をさらに備えることができる。
【００８６】
ビット線ＢＬは、第１半導体ピラーＳＰ１の他端（半導体接続部ＳＣすなわち第１半導体接続部ＳＣ１とは反対の側の端）に電気的に接続される。  
本具体例では、ビット線ＢＬは、第１選択ゲート電極ＳＧ１の側のコンタクト電極２２ａと、ビット線ＢＬの側のコンタクト電極２４ａと、を介して、第１半導体ピラーＳＰ１の他端と電気的に接続される。コンタクト電極２２ａ及びコンタクト電極２４ａが、図２に例示したコンタクト電極２２（図１に例示したコンタクト電極ＶＡ１）に相当する。
【００８７】
ソース線ＳＬは、第２半導体ピラーＳＰ２の他端（半導体接続部ＳＣすなわち第１半導体接続部ＳＣ１とは反対の側の端）に電気的に接続される。  
本具体例では、ソース線ＳＬは、コンタクト電極２２ｂを介して、第２半導体ピラーＳＰ２の他端と電気的に接続される。
【００８８】
本具体例では、第１電極膜６１ａ及び第２電極膜６１ｂは、第１方向（Ｚ軸方向）と第２方向（Ｙ軸方向）とに対して垂直な第３方向（Ｘ軸方向）に延在する。ビット線ＢＬは、Ｙ軸方向に沿って延在する。一方、ソース線ＳＬは、Ｘ軸方向に沿って延在している。
【００８９】
さらに、第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２は、Ｘ軸方向に沿って延在する。すなわち、第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２は、第１電極膜６１ａ及び第２電極膜６１ｂの延在方向に対して平行な方向に沿って延在する。
【００９０】
第１選択ゲート電極ＳＧ１と第１半導体ピラーＳＰ１とが交差する部分に第１選択ゲートトランジスタＳＧＴ１が形成され、第２選択ゲート電極ＳＧ２と第２半導体ピラーＳＰ２とが交差する部分に第２選択ゲートトランジスタＳＧＴ２が形成される。選択ゲート絶縁膜ＳＧＩは、これらの選択ゲートトランジスタのゲート絶縁膜として機能する。これらの選択ゲートトランジスタは、半導体ピラーＳＰを選択する機能を有する。
【００９１】
図２に例示したように、不揮発性半導体記憶装置１１０は、第３半導体ピラーＳＰ３と、第４半導体ピラーＳＰ４と、第２半導体接続部ＳＣ２と、をさらに備えることができる。
【００９２】
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接する。
【００９３】
第３半導体ピラーＳＰ３、第４半導体ピラーＳＰ４及び第２半導体接続部ＳＣ２には、第１半導体ピラーＳＰ１、第２半導体ピラーＳＰ２及び第１半導体接続部ＳＣ１に関して説明した構成のそれぞれを適用できる。
【００９４】
すなわち、第３半導体ピラーＳＰ３は、第３積層構造体をＺ軸方向に沿って貫通する。第４半導体ピラーＳＰ４は、第４積層構造体をＺ軸方向に沿って貫通する。第２半導体接続部ＳＣ２は、第３半導体ピラーＳＰ３の一端と、第４半導体ピラーＳＰ４の一端とを電気的に接続する。
【００９５】
第１配線（ビット線ＢＬ）は、例えば第４半導体ピラーＳＰ４の第２半導体接続部ＳＣ２とは反対の側の他端とさらに接続される。第２配線（ソース線ＳＬ）は、第３半導体ピラーＳＰ３の第２半導体接続部ＳＣ２とは反対の側の他端とさらに接続される。
【００９６】
なお、図１に例示したように、第１半導体ピラーＳＰ１は、コンタクト電極ＶＡ１によってビット線ＢＬに接続され、第４半導体ピラーＳＰ４は、コンタクト電極ＶＡ２によってビット線ＢＬに接続される。
【００９７】
以下、非メモリ部ＰＵの例について説明する。  
図１に表したように、非メモリ部ＰＵは、すでに説明したダミー導電膜６５、ダミー選択ゲート電極ＳＧｄ、第１非メモリ部コンタクト電極７１ｐ及び第２非メモリ部コンタクト電極７２ｐに加え、周辺回路部ＰＣＵをさらに含む。周辺回路部ＰＣＵは、基板１１とダミー導電膜６５との間に設けられた周辺回路トランジスタ５１を含む。
【００９８】
すなわち、基板１１（例えばシリコン基板）の主面１１ａの側に素子分離絶縁層（ＳＴＩ：Shallow Trench Isolation）として層間絶縁膜１３が設けられ、層間絶縁膜１３によって、基板１１（シリコン基板）の主面１１ａの側の部分が分断される。ＳＴＩによって分断された基板１１の上に、絶縁膜１３ｇが設けられ、その上に周辺回路ゲート電極５２が設けられる。周辺回路ゲート電極５２に対向する絶縁膜１３ｇが、周辺回路トランジスタ５１のゲート絶縁膜となり、周辺回路ゲート電極５２が、周辺回路トランジスタ５１のゲート電極となる。
【００９９】
周辺回路ゲート電極５２は、例えば、メモリ部ＭＵの接続部導電層ＳＣＣと同層であり、周辺回路ゲート電極５２には、例えば、メモリ部ＭＵの接続部導電層ＳＣＣとなる材料と同じ材料が用いられる。
【０１００】
周辺回路ゲート電極５２は、例えば、コンタクト電極７３ｐを介して、配線７３に接続される。
【０１０１】
基板１１（シリコン基板）のうちの、周辺回路部ＰＣＵの別の一部となる部分が、コンタクト電極７４ｐを介して配線７４に接続される。
【０１０２】
コンタクト電極７３ｐ及びコンタクト電極７４ｐは、ダミー導電膜６５及びダミー選択ゲート電極ＳＧｄをＺ軸方向に沿って貫通する。
【０１０３】
コンタクト電極７３ｐとダミー導電膜６５との間、及び、コンタクト電極７３ｐとダミー選択ゲート電極ＳＧｄとの間には層間絶縁膜７３Ｉが設けられる。コンタクト電極７４ｐとダミー導電膜６５との間、及び、コンタクト電極７４ｐとダミー選択ゲート電極ＳＧｄとの間には層間絶縁膜７４Ｉが設けられる。
【０１０４】
このように、非メモリ部ＰＵは、周辺回路コンタクト電極（コンタクト電極７３ｐ）と、周辺回路コンタクト層間絶縁膜（層間絶縁膜７３Ｉ）と、をさらに含む。周辺回路コンタクト電極（コンタクト電極７３ｐ）は、周辺回路トランジスタ５１のゲート電極（周辺回路ゲート電極５２）に電気的に接続され、Ｚ軸方向に沿って延在する。周辺回路コンタクト層間絶縁膜（層間絶縁膜７３Ｉ）は、周辺回路コンタクト電極（コンタクト電極７３ｐ）と、ダミー導電膜６５及びダミー選択ゲート電極ＳＧｄと、の間に設けられる。
【０１０５】
さらに、非メモリ部ＰＵは、周辺回路基板コンタクト電極（コンタクト電極７４ｐ）と、周辺回路基板コンタクト層間絶縁膜（層間絶縁膜７４Ｉ）と、をさらに含むことができおる。周辺回路基板コンタクト電極（コンタクト電極７４ｐ）は、基板１１に電気的に接続され、Ｚ軸方向に沿って延在する。周辺回路基板コンタクト層間絶縁膜（層間絶縁膜７４Ｉ）は、周辺回路基板コンタクト電極（コンタクト電極７４ｐ）と、ダミー導電膜６５及びダミー選択ゲート電極ＳＧｄと、の間に設けられる。
【０１０６】
なお、周辺回路部ＰＣＵには、このような構成を有する周辺回路トランジスタ５１を複数設けることができる。周辺回路部ＰＣＵは、例えば、メモリ部ＭＵに含まれる種々の導電層の電位の制御及び導電層への電流の供給などを行うことができる。
【０１０７】
周辺回路トランジスタ５１の周囲には、層間絶縁膜５３が設けられる。層間絶縁膜５３の上に、既に説明したダミー導電膜６５、ダミー選択ゲート電極ＳＧｄ、第１非メモリ部コンタクト電極７１ｐ及び第２非メモリ部コンタクト電極７２ｐが設けられる。
【０１０８】
なお、ダミー選択ゲート電極ＳＧｄの上に層間絶縁膜１８、層間絶縁膜１９及び層間絶縁膜２３が設けられ、層間絶縁膜２３の上に、配線７１、配線７２、配線７３及び配線７４が設けられる。配線７１、配線７２、配線７３及び配線７４の相互の間には、層間絶縁膜２４が設けられている。配線７１、配線７２、配線７３及び配線７４の上には、層間絶縁膜２５が設けられる。層間絶縁膜２５の上には、例えば配線７１及び配線７２に接続されたメタル配線２８ｂ、配線７３に接続されたメタル配線２８ｃ、並びに、配線７４に接続されたメタル配線２８ｄが設けられる。メタル配線２８ｂ、メタル配線２８ｃ及びメタル配線２８ｄの周囲に層間絶縁膜２７が設けられ、層間絶縁膜２７の上にパッシベーション膜２９が設けられる。
【０１０９】
このような構成を有する不揮発性半導体記憶装置１１０においては、メモリ部ＭＵの電極膜６１の形成の際に形成される非メモリ部ＰＵのダミー導電膜６５、及び、メモリ部ＭＵの選択ゲート電極ＳＧの形成の際に形成される非メモリ部ＰＵのダミー選択ゲート電極ＳＧｄが、所定の電位に設定されることから、異なる電位をもつノード間の干渉が抑制される。
【０１１０】
例えば、もし、ダミー導電膜６５及びダミー選択ゲート電極ＳＧｄが浮遊状態とされると、周辺回路トランジスタ５１の動作のために所定の電位に制御されるべきコンタクト電極７３ｐ及びコンタクト電極７４ｐが、ダミー導電膜６５及びダミー選択ゲート電極ＳＧｄを介して電気的に干渉することがある。その結果、コンタクト電極７３ｐの電位及びコンタクト電極７４ｐの電位が不安定になることがある。このように、ダミー導電膜６５及びダミー選択ゲート電極ＳＧｄが浮遊状態とされると、非メモリ部ＰＵに含まれる種々の導電層の電位が不安定になることがある。さらに、ダミー導電膜６５及びダミー選択ゲート電極ＳＧｄが浮遊状態とされると、メモリ部ＭＵに含まれる種々の導電層の電位が不安定になることがある。
【０１１１】
これに対し、本実施形態においては、非メモリ部ＰＵのダミー導電膜６５及びダミー選択ゲート電極ＳＧｄが所定の電位に設定されるので、異なる電位をもつノード間の干渉が抑制され、安定した動作が実現できる。すなわち、不揮発性半導体記憶装置１１０によれば、より安定した動作を実現できる。
【０１１２】
例えば、第１非メモリ部コンタクト電極７１ｐの電位、及び、第２非メモリ部コンタクト電極７２ｐの電位は、周辺回路トランジスタ５１に与えられる印加電圧の最小値以上で、印加電圧の最大値以下とすることができる。これにより、例えば静電誘導などによって周辺回路トランジスタ５１、コンタクト電極７３ｐ及びコンタクト電極７４ｐに発生する電圧が、周辺回路トランジスタ５１の印加電圧の範囲を超えないことで、周辺回路トランジスタ５１の損傷や不安定な動作がより抑制できる。そして、層間絶縁膜のストレスを減らすことが可能となる。これにより、例えば信頼性が向上する。
【０１１３】
第１非メモリ部コンタクト電極７１ｐの電位、及び、第２非メモリ部コンタクト電極７２ｐの電位は、周辺回路トランジスタ５１に与えられる印加電圧の最小値よりも高く、印加電圧の最大値よりも低いことがさらに望ましい。これにより、周辺回路トランジスタ５１の損傷や不安定な動作がさらに抑制できる。
【０１１４】
第１非メモリ部コンタクト電極７１ｐの電位、及び、第２非メモリ部コンタクト電極７２ｐの電位は、周辺回路トランジスタ５１に与えられる印加電圧の最小値と、印加電圧の最大値と、の中間の電位であることがさらに望ましい。
【０１１５】
すなわち、第１非メモリ部コンタクト電極７１ｐの電位と印加電圧の最小値との差と、第１非メモリ部コンタクト電極７１ｐの電位と印加電圧の最大値との差と、は実質的に等しく設定することができる。例えば、第１非メモリ部コンタクト電極７１ｐに印加する電圧は、周辺回路トランジスタ５１に与えられる印加電圧の最小値と、印加電圧の最大値と、の中間の値に対して、プラスマイナス１０％以内の値とされる。  
また、第２非メモリ部コンタクト電極７２ｐの電位と印加電圧の最小値との差と、第２非メモリ部コンタクト電極７２ｐの電位と印加電圧の最大値との差と、は実質的に等しく設定することができる。例えは、第２非メモリ部コンタクト電極７２ｐに印加する電圧は、周辺回路トランジスタ５１に与えられる印加電圧の最小値と、印加電圧の最大値と、の中間の値に対して、プラスマイナス１０％以内の値とされる。  
これにより、周辺回路トランジスタ５１の損傷や不安定な動作がさらに抑制できる。
【０１１６】
また、第１非メモリ部コンタクト電極７１ｐ及び第２非メモリ部コンタクト電極７２ｐは、基板１１の電位よりも低い電位に設定されることができる。これにより、例えば素子分離耐圧を改善することができる。これにより、より安定した動作が実現できる。また、信頼性がより向上できる。
【０１１７】
なお、第１非メモリ部コンタクト電極７１ｐの電位と、第２非メモリ部コンタクト電極７２ｐの電位と、は、互いに同じでも良く、また異なっていても良い。例えば、第１非メモリ部コンタクト電極７１ｐと第２非メモリ部コンタクト電極７２ｐとは電気的に接続されることができる。
【０１１８】
以下、不揮発性半導体記憶装置１１０の製造方法の例について説明する。  
図４〜図２５は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
なお、これらの図においては、メモリ領域ＭＵＲ（マトリクスメモリセル領域ＭＵ１Ｒ及び配線接続領域ＭＵ２Ｒ）と、非メモリ領域ＰＵＲと、が示される。
【０１１９】
図４に表したように、シリコン基板などの基板１１の主面１１ａの上に、周辺回路トランジスタ５１を含む周辺回路部ＰＣＵを形成する。すなわち、例えば、基板１１の主面１１ａにＳＴＩとなる層間絶縁膜１３を形成し、これにより、基板１１の主面１１ａの側において分断された半導体層が形成される。半導体層の表面に絶縁膜１３ｇを形成し、その上に導電膜を形成する。この導電膜は、周辺回路ゲート電極５２及び接続部導電層ＳＣＣとなる。この導電膜には、例えばポリシリコンが用いられる。
【０１２０】
非メモリ領域ＰＵＲにおいて、この導電膜を所定の形状に加工し、周辺回路ゲート電極５２を形成する。周辺回路ゲート電極５２を介して半導体層に不純物をドープして、拡散領域を形成する。これにより、周辺回路トランジスタ５１が形成される。そして、周辺回路トランジスタ５１を覆うように、層間絶縁膜５３を形成する。
【０１２１】
一方、マトリクスメモリセル領域ＭＵ１Ｒにおいては、上記の導電膜によって接続部導電層ＳＣＣが形成される。接続部導電層ＳＣＣのうち、半導体接続部ＳＣが形成される領域に溝を形成し、この溝の中に埋め込み犠牲膜ＳＣｓｆを埋め込む。埋め込み犠牲膜ＳＣｓｆには、例えば窒化シリコンが用いられる。
【０１２２】
次に、図５に表したように、接続部導電層ＳＣＣ、犠牲膜ＳＣｓｆ、周辺回路トランジスタ５１及び層間絶縁膜５３の上に、絶縁膜１５ａを形成する。絶縁膜１５ａには例えば酸化シリコンが用いられる。
【０１２３】
さらに、層間絶縁膜５３の上に、例えば、不純物が添加されたドープト・ポリシリコン膜６１ｆと、不純物が添加されていないノンドープ・ポリシリコン膜６２ｆと、を交互に繰り返して堆積して、積層構造体ＭＬの母体となる積層膜を形成する。さらに、この積層膜の上に、層間絶縁膜１６を形成し、その上に選択ゲート電極ＳＧとなる選択ゲート電極膜ＳＧｆを形成し、その上に、層間絶縁膜１８を形成する。選択ゲート電極膜ＳＧｆには、例えば、不純物が添加されたポリシリコンを用いることができる。
【０１２４】
次に、図６に表したように、ドープト・ポリシリコン膜６１ｆ及びノンドープ・ポリシリコン膜６２ｆを含む積層膜、層間絶縁膜１６、選択ゲート電極膜ＳＧｆ、及び、層間絶縁膜１８に、リソグラフィ法とＲＩＥ（Reactive Ion Etching）法により、溝ＴＲ１を形成する。これにより、積層膜、層間絶縁膜１６、選択ゲート電極膜ＳＧｆ、及び、層間絶縁膜１８はライン状に加工される。
【０１２５】
次に、図７に表したように、溝ＴＲ１に絶縁膜ＴＲ１ｆを埋め込む。絶縁膜ＴＲ１ｆには、例えば窒化シリコンまたは酸化シリコンが用いられる。絶縁膜ＴＲ１ｆは、電極膜６１どうしを分断する層間絶縁膜ＩＬＰとなる。
【０１２６】
次に、図８に表したように、ドープト・ポリシリコン膜６１ｆ及びノンドープ・ポリシリコン膜６２ｆを含む積層膜、層間絶縁膜１６、選択ゲート電極膜ＳＧｆ、及び、層間絶縁膜１８に、リソグラフィ法とＲＩＥ法により、貫通ホールＴＨを形成する。
【０１２７】
次に、図９に表したように、例えば、熱燐酸溶液を用い、貫通ホールＴＨを介して、埋め込み犠牲膜ＳＣｓｆを除去する。これにより、２つの貫通ホールＴＨの下部が連通する。
【０１２８】
次に、図１０に表したように、メモリ領域ＭＵＲにおけるノンドープ・ポリシリコン膜６２ｆを除去する。これには、例えば、アルカリ系の薬液が用いることができる。なお、積層されている複数のドープト・ポリシリコン膜６１ｆは、絶縁膜ＴＲ１ｆ（層間絶縁膜ＩＬＰ）で支持される。
【０１２９】
一方、このとき、非メモリ領域ＰＵＲにおけるノンドープ・ポリシリコン膜６２ｆは除去せず、そのまま残す。非メモリ領域ＰＵＲにおけるドープト・ポリシリコン膜６１ｆが、ダミー導電膜６５の第１ダミー膜６１ｄになり、非メモリ領域ＰＵＲにおけるノンドープ・ポリシリコン膜６２ｆが、ダミー導電膜６５の第２ダミー膜６２ｄになる。すなわち、ダミー導電膜６５が形成される。
【０１３０】
そして、本具体例では、ドープト・ポリシリコン膜６１ｆに含まれる不純物が、工程中の熱処理などによってノンドープ・ポリシリコン膜６２ｆに拡散し、ドープト・ポリシリコン膜６１ｆ（第１ダミー膜６１ｄ）と、ノンドープ・ポリシリコン膜６２ｆ（第２ダミー膜６２ｄ）と、は、例えば一体化する。すなわち、本具体例では、ダミー導電膜６５は、一体化した導電膜となり、第１ダミー膜６１ｄと第２ダミー膜６２ｄとの境界が不明確になる場合がある。
【０１３１】
なお、非メモリ領域ＰＵＲにおける選択ゲート電極膜ＳＧｆが、ダミー選択ゲート電極ＳＧｄとなる。
【０１３２】
次に、図１１に表したように、複数のドープト・ポリシリコン膜６１ｆどうしの間に、例えば、シリコン酸化膜を例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。このシリコン酸化膜が電極間絶縁膜６２になり、ドープト・ポリシリコン膜６１ｆが電極膜６１となる。これにより、積層構造体ＭＬが形成される。
【０１３３】
なお、このとき、複数のドープト・ポリシリコン膜６１ｆどうしの間隔（ノンドープ・ポリシリコン膜６２ｆの厚さ）を、貫通ホールＴＨの径よりも小さく設定することで、貫通ホールＴＨが閉塞することなく、複数のドープト・ポリシリコン膜６１ｆどうしの間を、シリコン酸化膜で埋めることができる。
【０１３４】
その後、例えば、希フッ酸処理により、貫通ホールＴＨの内部の側面に堆積したシリコン酸化膜を除去する。
【０１３５】
次に、図１２に表したように、上記の希フッ酸処理に連続して、積層絶縁膜４７を形成し、さらに、積層絶縁膜４７の形成に連続して、半導体ピラーＳＰとなる半導体ピラー膜ＳＰｆを形成する。すなわち、積層絶縁膜４７として、第１ピラー部外側絶縁膜４３ｐ１、第２ピラー部外側絶縁膜４３ｐ２及び第１接続部外側絶縁膜４３ｃ１となる、例えばシリコン酸化膜を形成し、第１ピラー部記憶層４８ｐ１、第２ピラー部記憶層４８ｐ２及び第１接続部記憶層４８ｃ１となる、例えばシリコン窒化膜を形成し、さらに、第１ピラー部内側絶縁膜４２ｐ１、第２ピラー部内側絶縁膜４２ｐ２及び第１接続部内側絶縁膜４２ｃ１となる、例えばシリコン酸化膜を形成する。そして、半導体ピラー膜ＳＰｆとして、例えばポリシリコン膜を形成する。
【０１３６】
なお、例えば、積層絶縁膜４７の形成の後、積層絶縁膜４７の表面に前処理等を施すことなく、半導体ピラー膜ＳＰｆが形成される。
【０１３７】
そして、層間絶縁膜１８の表面に形成された、シリコン酸化膜（電極間絶縁膜６２となる膜）、積層絶縁膜４７及び半導体ピラー膜ＳＰｆを、例えばＲＩＥ法により除去する。
【０１３８】
次に、図１３に表したように、貫通ホールＴＨに埋め込まれている半導体ピラー膜ＳＰｆの一部を例えばＲＩＥ法により後退させた後に、貫通ホールＴＨの上部の空間に、半導体ピラーコンタクト部ＳＰＣとなるポリシリコン膜（例えば不純物が添加されたポリシリコン膜）で埋め込み、平坦化する。これにより、Ｕ字形状を有するメモリストリングが形成される。
【０１３９】
次に、図１４に表したように、配線接続領域ＭＵ２Ｒにおいて、層間絶縁膜１６、選択ゲート電極膜ＳＧｆ及び層間絶縁膜１８を、リソグラフィ法とＲＩＥ法を用いて除去し、積層構造体ＭＬの上面を露出させる。
【０１４０】
次に、図１５に表したように、層間絶縁膜１８ａを形成する。この層間絶縁膜１８ａには、例えば酸化シリコンを用いることができる。
【０１４１】
次に、図１６に表したように、配線接続領域ＭＵ２Ｒにおいて、レジスト膜のスリミングとＲＩＥとを繰り返すことにより、電極膜６１の端部を階段状に加工する。
【０１４２】
次に、図１７に表したように、コンタクト電極７３ｐが形成される部分の積層膜（層間絶縁膜１８ａ、層間絶縁膜１８、ダミー選択ゲート電極ＳＧｄ、層間絶縁膜１６及びダミー導電膜６５）に開口部７３ｏを形成し、コンタクト電極７４ｐが形成される部分の積層膜（層間絶縁膜１８ａ、層間絶縁膜１８、ダミー選択ゲート電極ＳＧｄ、層間絶縁膜１６及びダミー導電膜６５）に開口部７４ｏを形成する。
【０１４３】
次に、図１８に表したように、開口部７３ｏ及び開口部７４ｏの内壁面にストッパ膜１８ｂとして、例えば窒化シリコン膜を形成する。ストッパ膜１８ｂは、層間絶縁膜１８ａ、及び、配線接続領域ＭＵ２Ｒにおいて露出している電極膜６１の上にも形成される。その後、さらに、ストッパ膜１８ｂの上に層間絶縁膜１８ｃを形成し、平坦化する。これにより、ストッパ膜１８ｂの上面の一部が露出する。層間絶縁膜１８ｃには、例えば、酸化シリコンが用いられる。
【０１４４】
次に、図１９に表したように、例えばＲＩＥ法により、表面のストッパ膜１８ｂ、及び、層間絶縁膜１８ｃの表面部分を除去する。
【０１４５】
次に、図２０に表したように、例えばプラズマＣＶＤ法を用い層間絶縁膜１９となるシリコン酸化膜を形成した後、配線接続領域ＭＵ２Ｒにおいては、電極膜６１に接続されるメモリ部コンタクト電極３１のためのコンタクトホール３１ｏ、及び、接続部導電層ＳＣＣに接続されるメモリ部コンタクト電極３３のためのコンタクトホール３３ｏを形成する。さらに、非メモリ領域ＰＵＲにおいては、ダミー導電膜６５に接続される第１非メモリ部コンタクト電極７１ｐのための開口部７１ｏ、及び、ダミー選択ゲート電極ＳＧｄに接続される第２非メモリ部コンタクト電極７２ｐのための開口部７２ｏを形成する。
【０１４６】
次に、図２１に表したように、層間絶縁膜１９及び層間絶縁膜１８ａのうちのソース線ＳＬとなる部分に溝ＳＬｔを形成する。そして、層間絶縁膜１９及び層間絶縁膜１８ａのうちの選択ゲート電極ＳＧと接続されるメモリ部コンタクト配線３４となる部分に溝３４ｔを形成する。そして、層間絶縁膜１９及び層間絶縁膜１８ａのうちの、メモリ部コンタクト電極３１、メモリ部コンタクト電極３３、第１非メモリ部コンタクト電極７１ｐ、第２非メモリ部コンタクト電極７２ｐ、コンタクト電極７３ｐ、及び、コンタクト電極７４ｐのそれぞれの接続部分となる部分に、それぞれ、溝３１ｔ、溝３３ｔ、溝７１ｔ、溝７２ｔ、溝７３ｔ、溝７４ｔを形成する。
【０１４７】
次に、図２２に表したように、溝ＳＬｔ、溝３４ｔ、溝３１ｔ、溝３３ｔ、溝７１ｔ、溝７２ｔ、溝７３ｔ、溝７４ｔ、コンタクトホール３１ｏ、コンタクトホール３３ｏ、開口部７１ｏ、開口部７２ｏ、開口部７３ｏの残余の空間、及び、開口部７４ｏの残余の空間に導電膜を埋め込む。この導電膜には、例えば、Ｔｉ膜−ＴｉＮ膜−Ｗ膜の積層膜が用いられる。そして、導電膜の上面をＣＭＰ（Chemical Mechanical Polishing）法により除去する。このように、デュアルダマシン工程により、コンタクトプラグと配線とが同時に形成される。
【０１４８】
すなわち、ソース線ＳＬ、メモリ部コンタクト配線３４、メモリ部コンタクト電極３１の接続部３１ｃ、メモリ部コンタクト電極３３の接続部３３ｃ、第１非メモリ部コンタクト電極７１ｐの接続部７１ｃ、第２非メモリ部コンタクト電極７２ｐの接続部７２ｃ、コンタクト電極７３ｐの接続部７３ｃ、コンタクト電極７４ｐの接続部７４ｃ、メモリ部コンタクト電極３１、メモリ部コンタクト電極３３、第１非メモリ部コンタクト電極７１ｐ、第２非メモリ部コンタクト電極７２ｐ、コンタクト電極７３ｐ、コンタクト電極７４ｐ、が同時に形成される。
【０１４９】
なお、コンタクト電極７３ｐと、ダミー導電膜６５及びダミー選択電極ＳＧｄと、の間に、ストッパ膜１８ｂ及び層間絶縁膜１８ｃが挿入されている。このストッパ膜１８ｂ及び層間絶縁膜１８ｃが、層間絶縁膜７３Ｉとなる。これにより、コンタクト電極７３ｐと、ダミー導電膜６５及びダミー選択ゲート電極ＳＧｄと、が電気的に遮断される。
【０１５０】
また、コンタクト電極７４ｐと、ダミー導電膜６５及びダミー選択電極ＳＧｄと、の間に、ストッパ膜１８ｂ及び層間絶縁膜１８ｃが挿入されている。このストッパ膜１８ｂ及び層間絶縁膜１８ｃが、層間絶縁膜７４Ｉとなる。これにより、コンタクト電極７４ｐと、ダミー導電膜６５及びダミー選択ゲート電極ＳＧｄと、が電気的に遮断される。
【０１５１】
このように、周辺回路コンタクト層間絶縁膜（層間絶縁膜７３Ｉ）は、シリコン窒化膜とシリコン酸化膜との積層膜を含むことができる。これにより、コンタクト電極７３ｐと、ダミー導電膜６５及びダミー選択電極ＳＧｄと、の間の高い絶縁性が実現できる。そして、周辺回路基板コンタクト層間絶縁膜（層間絶縁膜７４Ｉ）は、シリコン窒化膜とシリコン酸化膜との積層膜を含むことができる。これにより、コンタクト電極７４ｐと、ダミー導電膜６５及びダミー選択電極ＳＧｄと、の間の高い絶縁性が実現できる。
【０１５２】
次に、図２３に表したように、層間絶縁膜２３を形成し、リソグラフィ法とＲＩＥ法とにより開孔を形成し、その開口の内部に導電膜を埋め込む。この導電膜には、例えば、ＴｉＮ膜−ＴｉＮ膜−Ｗ膜の積層膜を用いることができる。さらにその導電膜の上部をＣＭＰにより除去する。これにより、ソース線ＳＬのレベルの導電層への接続部が形成される。そして、それと同時に、ビット線ＢＬに接続される半導体ピラーＳＰ（第１半導体ピラーＳＰ１及び第４半導体ピラーＳＰ４など）の上部にコンタクトプラグ（コンタクト電極ＶＡ１及びＶＡ２の一部）が形成される。
【０１５３】
次に、図２４に表したように、層間絶縁膜２４を形成し、リソグラフィ法とＲＩＥ法とにより、ビット線ＢＬに相当する分部に溝を形成した後、その溝の内部に導電膜を埋め込む。この導電膜には、例えばＴａ膜−ＴａＮ膜−Ｃｕ膜の積層膜が用いられる。そして、この導電膜の上部をＣＭＰによって除去する。これにより、ビット線ＢＬ、及び、ビット線ＢＬと同層の配線（ワード配線３２、配線３５、配線７１、配線７２、配線７３及び配線７４）が形成される。
【０１５４】
次に、図２５に表したように、層間絶縁膜２５を形成し、層間絶縁膜２５のレベルの配線へのコンタクトプラグとなる開孔部を形成し、この開口部に導電膜を埋め込む。この導電膜には、例えばＴｉ膜−ＴｉＮ膜−ＡｌＣｕ膜の積層膜が用いられる。そして、この積層膜を所定の形状に加工する。これにより、メタル配線２８ａ、メタル配線２８ｂ、メタル配線２８ｃ及びメタル配線２８ｄが形成される。また、図示しない配線層やボンディングパッドが形成される。
【０１５５】
さらに、その上に、デバイス保護のための層間絶縁膜２７（例えばシリコン酸化膜）及びパッシベーション膜２９（例えばシリコン窒化膜）を形成し、さらに、これらの膜のボンディングパッドに対応する部分に開口を形成する。  
以上の工程を経て、不揮発性半導体記憶装置１１０が製造される。
【０１５６】
図２６は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。  
すなわち、同図は、不揮発性半導体記憶装置１１０における、第１非メモリ部コンタクト電極７１ｐ及び第２非メモリ部コンタクト電極７２ｐの配置を例示している。同図は、第１非メモリ部コンタクト電極７１ｐ及び第２非メモリ部コンタクト電極７２ｐをＺ軸方向に沿ってみたときの平面図である。
【０１５７】
図２６に表したように、不揮発性半導体記憶装置１１０においては、ダミー導電膜６５に接続される第１非メモリ部コンタクト電極７１ｐと、ダミー選択ゲート電極ＳＧｄに接続される第２非メモリ部コンタクト電極７２ｐと、が連続しておらず、互いに独立している。すなわち、第１非メモリ部コンタクト電極７１ｐは、Ｚ軸方向に沿ってみたときに、第２非メモリ部コンタクト電極７２ｐと重なる部分を有していない。
【０１５８】
ただし、実施形態はこれに限らず、第１非メモリ部コンタクト電極７１ｐ及び第２非メモリ部コンタクト電極７２ｐの配置は任意である。
【０１５９】
図２７は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
すなわち、同図は、本実施形態に係る別の不揮発性半導体記憶装置１１１における非メモリ部ＰＵの構成を例示している。
【０１６０】
図２８は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。  
すなわち、同図は、不揮発性半導体記憶装置１１１における、第１非メモリ部コンタクト電極７１ｐ及び第２非メモリ部コンタクト電極７２ｐの配置（Ｚ軸方向に沿ってみたときの配置）を例示している。  
不揮発性半導体記憶装置１１１におけるメモリ部ＭＵの構成は、不揮発性半導体記憶装置１１０のメモリ部ＭＵの構成と同様とすることができるので説明を省略する。
【０１６１】
図２７及び図２８に例示したように、不揮発性半導体記憶装置１１１においては、第１非メモリ部コンタクト電極７１ｐのＸ−Ｙ平面における位置と、第２非メモリ部コンタクト電極７２ｐにおける位置とは実質的に同じである。すなわち、第１非メモリ部コンタクト電極７１ｐと第２非メモリ部コンタクト電極７２ｐとは電気的に接続される。これにより、第１非メモリ部コンタクト電極７１ｐの電位の設定と、第２非メモリ部コンタクト電極７２ｐの電位の設定とが、小さい面積で実施でき、有利となる。
【０１６２】
本具体例では、第２非メモリ部コンタクト電極７２ｐのＸ−Ｙ平面における外周の中に、第１非メモリ部コンタクト電極７１ｐのＸ−Ｙ平面における外周が含まれる例である。また、このような構成により、工程削減ができ、また、チップ面積の縮小が可能となる。なお、第１非メモリ部コンタクト電極７１ｐのＸ−Ｙ平面における外周の中に、第２非メモリ部コンタクト電極７２ｐのＸ−Ｙ平面における外周が含まれても良い。
【０１６３】
図２９は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的平面図である。  
すなわち、同図は、本実施形態に係る別の不揮発性半導体記憶装置１１２における非メモリ部ＰＵの構成を例示している。不揮発性半導体記憶装置１１１におけるメモリ部ＭＵの構成は、不揮発性半導体記憶装置１１０のメモリ部ＭＵの構成と同様とすることができるので説明を省略する。
【０１６４】
図２９に例示したように、不揮発性半導体記憶装置１１２においても、第１非メモリ部コンタクト電極７１ｐと第２非メモリ部コンタクト電極７２ｐとが連続しており、互いに電気的に接続される。
【０１６５】
本具体例では、第２非メモリ部コンタクト電極７２ｐのＸ−Ｙ平面における外周と、第１非メモリ部コンタクト電極７１ｐのＸ−Ｙ平面における外周と、が、互いに重なる。
【０１６６】
不揮発性半導体記憶装置１１１及び１１２のように、第１非メモリ部コンタクト電極７１ｐは、Ｚ軸方向に沿ってみたときに、第２非メモリ部コンタクト電極７２ｐと重なる部分を有することができる。このような構成により、チップ面積の縮小が可能となる。
【０１６７】
（第２の実施の形態）
図３０は、第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図３０に表したように、本実施形態に係る不揮発性半導体記憶装置１２０も、メモリ部ＭＵと、非メモリ部ＰＵと、を備える。メモリ部ＭＵの構成は、例えば不揮発性半導体記憶装置１１０と同様とすることができるので説明を省略する。
【０１６８】
図３０に表したように、不揮発性半導体記憶装置１２０の非メモリ部ＰＵにおけるダミー導電膜６５の構成が不揮発性半導体記憶装置１１０とは異なる。  
すなわち、不揮発性半導体記憶装置１２０においても、ダミー導電膜６５は、複数の電極膜６１のそれぞれと同層の複数の第１ダミー膜６１ｄと、複数の電極間絶縁膜６２と同層の複数の第２ダミー膜６２ｄと、含む。本具体例では、第２ダミー膜６２ｄが絶縁膜である。
【０１６９】
すなわち、第２ダミー膜６２ｄには、例えば、電極間絶縁膜６２に用いられる材料と同じ材料が用いられている。また、第１ダミー膜６１ｄには、例えば、電極膜６１に用いられる材料と同じ材料が用いられている。  
この場合も、ダミー導電膜６５に含まれる第１ダミー膜６１ｄが、ダミー導電膜６５のうちの、複数の電極膜６１の少なくとも１つと同層の部分６５ｐとなる。  
なお、この場合、図３０に例示したように、第１非メモリ部コンタクト電極７１ｐは、一番下層の第１ダミー膜６１ｄに到達する。
【０１７０】
このような構成を有する不揮発性半導体記憶装置１２０においても、非メモリ部ＰＵのダミー導電膜６５及びダミー選択ゲート電極ＳＧｄが所定の電位に設定されるので、異なる電位をもつノード間の干渉が抑制され、安定した動作が実現できる。
【０１７１】
なお、不揮発性半導体記憶装置１２０においても、第１非メモリ部コンタクト電極７１ｐは、Ｚ軸方向に沿ってみたときに、第２非メモリ部コンタクト電極７２ｐと重なる部分を有することができ、また、有さないことができる。
【０１７２】
（第３の実施の形態）
図３１は、第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
なお、図３１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。  
すなわち、図３１には、本実施形態に係る不揮発性半導体記憶装置１３０におけるマトリクスメモリセル部ＭＵ１が例示されている。
【０１７３】
不揮発性半導体記憶装置１３０における非メモリ部ＰＵ、及び、メモリ部ＭＵの配線接続部ＭＵ２の構成は不揮発性半導体記憶装置１１０、１１１、１１２及び１２０と同様とすることができるので説明を省略する。
【０１７４】
図３１に表したように、本実施形態に係る不揮発性半導体記憶装置１３０においては、半導体接続部ＳＣが設けられず、半導体ピラーＳＰのそれぞれが独立している。すなわち、不揮発性半導体記憶装置１３０においては、直線状のＮＡＮＤストリングが設けられる。
【０１７５】
不揮発性半導体記憶装置１３０におけるメモリ部ＭＵ（マトリクスメモリセル部ＭＵ１）は、積層構造体ＭＬ（第１積層構造体ＭＬ１）と、選択ゲート電極ＳＧ（第１選択ゲート電極ＳＧ１）と、半導体ピラーＳＰ（第１半導体ピラーＳＰ１）と、記憶層４８（第１ピラー部記憶層４８ｐ１）と、外側絶縁膜４３（第１ピラー部外側絶縁膜４３ｐ１）と、内側絶縁膜４２（第１ピラー部内側絶縁膜４２ｐ１）と、を含む。積層構造体ＭＬと、半導体ピラーＳＰ、記憶層４８、外側絶縁膜４３及び内側絶縁膜４２の構成は第１の実施形態と同様とすることができるので説明を省略する。
【０１７６】
不揮発性半導体記憶装置１３０のメモリ部ＭＵにおいては、積層構造体ＭＬの上に上部選択ゲート電極ＵＳＧ（第１選択ゲート電極ＳＧ１であり、例えばドレイン側選択ゲート電極ＳＧＤとなる）が設けられ、積層構造体ＭＬの下に下部選択ゲート電極ＬＳＧ（第２選択ゲート電極ＳＧ２であり、例えばソース側選択ゲート電極ＳＧＳとなる）が設けられている。
【０１７７】
上部選択ゲート電極ＵＳＧと半導体ピラーＳＰとの間には上部選択ゲート絶縁膜ＵＳＧＩ（図示しない）が設けられ、下部選択ゲート電極ＬＳＧと半導体ピラーＳＰとの間には、下部選択ゲート絶縁膜ＬＳＧＩ（図示しない）が設けられる。  
選択ゲート絶縁膜ＳＧＩ（図示しない）（上部選択ゲート絶縁膜ＵＳＧＩ及び下部選択ゲート絶縁膜ＬＳＧＩ）には、上記の内側絶縁膜４２、記憶層４８及び外側絶縁膜４３の積層膜を用いても良く、また、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３の積層膜とは異なる絶縁膜を用いても良い。選択ゲート絶縁膜ＳＧＩは、単層膜でも良く、積層膜でも良い。
【０１７８】
そして、下部選択ゲート電極ＬＳＧの下側に、ソース線ＳＬ（例えば第２配線ＷＲ２）が設けられている。ソース線ＳＬの下に層間絶縁膜（図示しない）が設けられ、ソース線ＳＬと下部選択ゲート電極ＬＳＧとの間に層間絶縁膜（図示しない）が設けられている。
【０１７９】
下部選択ゲート電極ＬＳＧの下方において半導体ピラーＳＰはソース線ＳＬに接続され、上部選択ゲート電極ＵＳＧの上方において半導体ピラーＳＰはビット線ＢＬ（例えば第１配線ＷＲ１）に接続されている。そして、上部選択ゲート電極ＵＳＧと下部選択ゲート電極ＬＳＧとの間の積層構造体ＭＬにおいて、メモリセルＭＣが形成される。半導体ピラーＳＰが、直線状の１つのメモリストリングとして機能する。
【０１８０】
上部選択ゲート電極ＵＳＧは、層間絶縁膜（図示しない）によってＹ軸方向に分断されており、Ｘ軸方向に沿って延在する帯状の形状を有している。下部選択ゲート電極ＬＳＧは、層間絶縁膜（図示しない）によってＹ軸方向に分断されており、Ｘ軸方向に沿って延在する帯状の形状を有している。
【０１８１】
一方、半導体ピラーＳＰの上部に接続されるビット線ＢＬ、及び、半導体ピラーＳＰの下部に接続されるソース線ＳＬは、Ｙ軸方向に延在する帯状の形状を有している。  
そして、本具体例では、電極膜６１は、Ｘ−Ｙ平面に平行な板状の導電膜である。
【０１８２】
このような構成を有する不揮発性半導体記憶装置１３０においても、非メモリ部ＰＵのダミー導電膜６５及びダミー選択ゲート電極ＳＧｄが所定の電位に設定されるので、異なる電位をもつノード間の干渉が抑制され、安定した動作が実現できる。
【０１８３】
なお、不揮発性半導体記憶装置１３０においても、第１非メモリ部コンタクト電極７１ｐは、Ｚ軸方向に沿ってみたときに、第２非メモリ部コンタクト電極７２ｐと重なる部分を有することができ、また、有さないことができる。
【０１８４】
以上、実施形態によれば、より安定した動作を実現する一括加工型３次元積層型の不揮発性半導体記憶装置が提供される。
【０１８５】
なお、上記においては、記憶層４８として窒化シリコンを用いる場合について説明したが、実施形態はこれに限らず、記憶層４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１８６】
また、電極間絶縁膜６２、内側絶縁膜４２及び外側絶縁膜４３には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１８７】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１８８】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれる電極膜、電極間絶縁膜、選択ゲート電極、半導体ピラー、半導体接続部、接続部導電膜、記憶層、内側絶縁膜、外側絶縁膜、絶縁膜、導電膜、層間絶縁膜、ソース線、ビット線、配線、ダミー導電膜、ダミー電極、コンタクト電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１８９】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１９０】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１９１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１９２】
１１…基板、  １１ａ…主面、  １３…層間絶縁膜、  １３ｇ…絶縁膜、  １５ａ…絶縁膜、  １６、１８、１８ａ、１８ｃ…層間絶縁膜、  １８ｂ…ストッパ膜、  １９…層間絶縁膜、  ２２、２２ａ、２２ｂ…コンタクト電極、  ２３、２４…層間絶縁膜、  ２４ａ…コンタクト電極、  ２５、２７…層間絶縁膜、  ２８ａ、２８ｂ、２８ｃ、２８ｄ…メタル配線、  ２９…パッシベーション膜、  ３１…メモリ部コンタクト電極、  ３１ｃ…接続部、  ３１ｏ…コンタクトホール、  ３１ｔ…溝、  ３２…ワード配線、  ３３…メモリ部コンタクト電極、  ３３ｃ…接続部、  ３３ｏ…コンタクトホール、  ３３ｔ…溝、  ３４…メモリ部コンタクト配線、  ３４ｔ…溝、  ３５…配線、  ４２…内側絶縁膜、  ４２ｃ…接続部内側絶縁膜、  ４２ｃ１…第１接続部内側絶縁膜、  ４２ｐ１、４２ｐ２…第１及び第２ピラー部内側絶縁膜、  ４３…外側絶縁膜、  ４３ｃ…接続部外側絶縁膜、  ４３ｃ１…第１接続部外側絶縁膜、  ４３ｐ１、４３ｐ２…第１及び第２ピラー部外側絶縁膜、  ４７…積層絶縁膜、  ４８…記憶層、  ４８ｃ…接続部記憶層、  ４８ｃ１…第１接続部記憶層、  ４８ｐ…ピラー部記憶層、  ４８ｐ１、４８ｐ２…第１及び第２ピラー部記憶層、  ５１…周辺回路トランジスタ、  ５２…周辺回路ゲート電極、  ５３…層間絶縁膜、  ６１…電極膜、  ６１ａ、６１ｂ…第１及び第２電極膜、  ６１ｄ…第１ダミー電極、  ６１ｆ…ドープト・ポリシリコン膜、  ６２…電極間絶縁膜、  ６２ａ、６２ｂ…第１及び第２電極間絶縁膜、  ６２ｄ…第２ダミー膜、  ６２ｆ…ノンドープ・ポリシリコン膜、  ６５…ダミー導電膜、  ６５ｐ…部分、  ７１…配線、  ７１ｃ…接続部、  ７１ｏ…開口部、  ７１ｐ…第１非メモリ部コンタクト電極、  ７１ｔ…溝、  ７２…配線、  ７２ｃ…接続部、  ７２ｏ…開口部、  ７２ｐ…第２非メモリ部コンタクト電極、  ７２ｔ…溝、  ７３…配線、  ７３Ｉ…層間絶縁膜、  ７３ｃ…接続部、  ７３ｏ…開口部、  ７３ｐ…コンタクト電極、  ７３ｔ…溝、  ７４…配線、  ７４Ｉ…層間絶縁膜、  ７４ｃ…接続部、  ７４ｏ…開口部、  ７４ｐ…コンタクト電極、  ７４ｔ…溝、  １１０、１１１、１１２、１２０、１３０…不揮発性半導体記憶装置、  ＢＬ…ビット線、  ＩＬＰ…層間絶縁膜、  ＬＳＧ…下部選択ゲート電極、  ＭＣ…メモリセル、  ＭＬ…積層構造体、  ＭＬ１、ＭＬ２…第１及び第２積層構造体、  ＭＵ…メモリ部、  ＭＵ１…マトリクスメモリセル部、  ＭＵ１Ｒ…マトリクスメモリセル領域、  ＭＵ２…配線接続部、  ＭＵ２Ｒ…配線接続領域、  ＭＵＲ…メモリ領域、  ＰＣＵ…周辺回路部、  ＰＵ…非メモリ部、  ＰＵＲ…非メモリ領域、  ＳＣ、ＳＣｎ…半導体接続部、  ＳＣ１、ＳＣ２…第１及び第２半導体接続部、  ＳＣＣ…接続部導電層、  ＳＣｓｆ…犠牲膜、  ＳＧ…選択ゲート電極、  ＳＧ１〜ＳＧ４…第１〜第４選択ゲート電極、  ＳＧＤ…ドレイン側選択ゲート電極、  ＳＧＩ…選択ゲート絶縁膜、  ＳＧＩ１、ＳＧＩ２…第１及び第２選択ゲート絶縁膜、  ＳＧＳ…ソース側選択ゲート電極、  ＳＧＴ１、ＳＧＴ２…第１及び第２選択ゲートトランジスタ、  ＳＧｄ…ダミー選択ゲート電極、  ＳＧｆ…選択ゲート電極膜、  ＳＬ…ソース線、  ＳＬｔ…溝、  ＳＰ、ＳＰｎ…���導体ピラー、  ＳＰ１〜ＳＰ４…第１〜第４半導体ピラー、  ＳＰＣ…半導体ピラーコンタクト部、  ＳＰｆ…半導体ピラー膜、  ＴＨ…貫通ホール、  ＴＲ１…溝、  ＴＲ１ｆ…絶縁膜、  ＵＳＧ…上部選択ゲート電極、  ＶＡ１、ＶＡ２…コンタクト電極、  ＷＲ１、ＷＲ２…第１及び第２配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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