(57)【要約】【課題】割り込みを実現するために必要なＣＰＵのピン数が少なく、且つ、どのＩ／Ｏ装置から割り込み要求があったかを判別するためにポーリングを必要としないコンピュータシステムを提供する。【解決手段】ＣＰＵは割り込み要求信号用入力ポート及びタイミング参照信号用出力ポートを備え、Ｉ／Ｏ装置はタイミング参照信号用入力ポート及び割り込み要求信号用出力ポートを備える。複数の前記割り込み要求信号用出力ポートが前記割り込み要求信号用入力ポートにワイヤードＯＲ接続される。前記Ｉ／Ｏ装置は、前記ＣＰＵに対して割り込み要求を行う場合、前記タイミング参照信号を利用して、前記Ｉ／Ｏ装置各々個別に事前に割り当てられるタイミング区間において、前記割り込み要求信号用出力ポートから出力する割り込み要求信号をアクティブ状態にする。【選択図】図１
2012221373.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵと、複数のＩ／Ｏ装置とを備えるコンピュータシステムであって、
前記ＣＰＵは割り込み要求信号用入力ポート及びタイミング参照信号用出力ポートを備え、前記Ｉ／Ｏ装置はタイミング参照信号用入力ポート及び割り込み要求信号用出力ポートを備え、複数の前記割り込み要求信号用出力ポートが前記割り込み要求信号用入力ポートにワイヤードＯＲ接続され、
前記ＣＰＵは、一定周期のパルス信号であってパルス幅が前記一定周期の１／３より小さいタイミング参照信号を生成して前記タイミング参照信号用出力ポートから出力し、
前記Ｉ／Ｏ装置は、前記ＣＰＵに対して割り込み要求を行う場合、前記タイミング参照信号用入力ポートに入力される前記タイミング参照信号を利用して、前記タイミング参照信号の一周期を３つ以上に分割して得られる３つ以上のタイミング区間のうち前記Ｉ／Ｏ装置各々個別に事前に割り当てられるタイミング区間において、前記割り込み要求信号用出力ポートから出力する割り込み要求信号をアクティブ状態にし、
前記ＣＰＵは、前記割り込み要求信号用入力ポートに入力される前記割り込み要求信号がアクティブ状態であるか否かを各タイミング区間単位で判定することを特徴とするコンピュータシステム。
【請求項２】
前記Ｉ／Ｏ装置毎の割り込みサービスルーチンを格納するメモリを備え、
前記ＣＰＵは、前記割り込み要求信号がアクティブ状態であるか否かの判定結果に基づいて、割り込み要求をした前記Ｉ／Ｏ装置の前記割り込みサービスルーチンにアクセスし、割り込み要求をした前記Ｉ／Ｏ装置用の割り込みサービス処理を実行することを特徴とする請求項１に記載のコンピュータシステム。
【請求項３】
前記タイミング参照信号のパルス幅が前記タイミング参照信号の一定周期の１／Ｎ（Ｎは３以上の自然数）であり、
前記タイミング区間は、前記タイミング参照信号の立ち上がりを基準として前記タイミング参照信号の一定周期をＮ分割して得られる区間であり、
前記Ｉ／Ｏ装置は、前記ＣＰＵに対して割り込み要求を行う場合、前記タイミング参照信号用入力ポートに入力される前記タイミング参照信号を利用して、前記タイミング参照信号を前記タイミング参照信号のパルス幅の整数倍の時間遅らせた複数種の遅延信号に近似する複数種のタイミング信号を生成し、複数種の前記タイミング信号の中から前記Ｉ／Ｏ装置各々個別に事前に割り当てられるタイミング区間に対応するタイミング信号を選択することによって、前記Ｉ／Ｏ装置各々個別に事前に割り当てられるタイミング区間において、前記割り込み要求信号用出力ポートから出力する割り込み要求信号をアクティブ状態にすることを特徴とする請求項１または請求項２に記載のコンピュータシステム。
【請求項４】
前記ＣＰＵは、前記タイミング区間のほぼ中央で前記割り込み要求信号がアクティブ状態であるか否かを判定することを特徴とする請求項３に記載のコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵ（Central Processing Unit）と、複数のＩ／Ｏ装置（入出力装置）とを備えるコンピュータシステムに関する。
【背景技術】
【０００２】
従来のコンピュータシステムでは、Ｉ／Ｏ装置からＣＰＵへの割り込み要求通知を次に示す二つの方式（第１の割り込み要求通知方式、第２の割り込み要求通知方式）のいずれかで行うことが一般的であった。
【０００３】
まず、第１の割り込み要求通知方式について説明する。図１１は、第１の割り込み要求通知方式を行う従来のコンピュータシステムの概略構成例を示す図である。図１１では、コンピュータシステムが１５個のＩ／Ｏ装置を備える場合の構成を図示している。図１１に示す従来のコンピュータシステムでは、割り込み要求信号を受け取る入力ポート（割り込み要求信号用入力ポート）Ｉ＿＃１〜Ｉ＿＃１５をＣＰＵ１１がＩ／Ｏ装置１２＿＃１〜１２＿＃１５の個数分すなわち１５個備え、割り込み要求信号伝送ラインがＩ／Ｏ装置１２＿＃１〜１２＿＃１５の個数分すなわち１５本設けられ、各割り込み要求信号伝送ラインによってＣＰＵ１の各割り込み要求信号用入力ポートＩ＿＃１〜Ｉ＿＃１５と各Ｉ／Ｏ装置１２＿＃１〜１２＿＃１５の割り込み要求信号用出力ポートＯとが接続されている。ただし、ＣＰＵ１１内のプライオリティエンコーダ（不図示）を外付けにすれば、ＣＰＵ１１の割り込み要求信号用入力ポートを１５個から４個に減らすことは可能である。
【０００４】
図１１に示す従来のコンピュータシステムでは、どのＩ／Ｏ装置から割り込み要求があったかを、ＣＰＵ１１がハードウェアで判別することができる。そして、その判別結果に従って、ＣＰＵ１１は、割り込み要求をしたＩ／Ｏ装置用の割り込みベクターをメインメモリ１３から読み出し、その読み出したベクター（サービスルーチンの先頭アドレス）に基づいて、割り込み要求をしたＩ／Ｏ装置用の割り込みサービスルーチンにアクセスし、割り込み要求をしたＩ／Ｏ装置用の割り込みサービス処理を実行する。例えば、割り込み要求をしたＩ／Ｏ装置がＩ／Ｏ装置１２＿＃２である場合、上記の割り込み要求をしたＩ／Ｏ装置用の割り込みベクターは「マスカブル割り込み＃２ベクター」となり、上記の割り込み要求をしたＩ／Ｏ装置用の割り込みサービスルーチンは「割り込み＃２のサービスルーチン」となる。なお、割り込みサービス処理の実行前にスタックポインタＳＰを用いてプログラムカウンタＰＣの値等をメモリスタック内に待避させておき、割り込みサービス処理の完了後に復帰させる。
【０００５】
次に、第２の割り込み要求通知方式について説明する。図１２は、第２の割り込み要求通知方式を行う従来のコンピュータシステムの概略構成例を示す図である。図１２では、図１１と同様に、コンピュータシステムが１５個のＩ／Ｏ装置を備える場合の構成を図示している。図１２に示す従来のコンピュータシステムでは、ＣＰＵ２１が割り込み要求信号用入力ポートＩを１つ備え、各Ｉ／Ｏ装置２２＿＃１〜２２＿＃１５のオープンドレイン出力又はオープンコレクタ出力の割り込み要求信号用出力ポートＯがＣＰＵ２１の割り込み要求信号用入力ポートＩにワイヤードＯＲ接続され、さらにＣＰＵ２１の割り込み要求信号用入力ポートＩがプルアップ抵抗２４に接続されている。図１２に示す従来のコンピュータシステムでは、どれか１つ以上のＩ／Ｏ装置から割り込み要求信号が出力されると、ＣＰＵ１の割り込み要求信号用入力ポートＩが静的にＬｏｗになる。したがって、図１２に示す従来のコンピュータシステムでは、どのＩ／Ｏ装置から割り込み要求があったかを、ＣＰＵ２１がハードウェアで判別することができない。このため、割り込み要求信号用入力ポートＩがＬｏｗになると、ＣＰＵ２１は、マスカブル割り込みベクターをメインメモリ２３から読み出し、その読み出したベクター（サービスルーチンの先頭アドレス）に基づいて、割り込み共通のサービスルーチンにアクセスし、割り込み共通のサービスルーチン（ソフトウェア）によってどのＩ／Ｏ装置が割り込み要求をしているかをポーリングで判別してから割り込みサービス処理を実行する。なお、割り込みサービス処理の実行前にスタックポインタＳＰを用いてプログラムカウンタＰＣの値等をメモリスタック内に待避させておき、割り込みサービス処理の完了後に復帰させる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−２８３９２号公報（段落０００４及び０００５）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した第１の割り込み要求通知方式は、どのＩ／Ｏ装置から割り込み要求があったかを判別するためにポーリングを必要としないという長所、及び、割り込みサービスルーチンをＩ／Ｏ装置毎で独立させることができるという長所を有している反面、割り込みを実現するために必要なＣＰＵのピン数が多くなるという短所を有している。
【０００８】
また、上述した第２の割り込み要求通知方式は、割り込みを実現するために必要なＣＰＵのピン数が少ないという長所を有している反面、どのＩ／Ｏ装置から割り込み要求があったかを判別するためにポーリングが必要であるという短所、及び、割り込みサービスルーチンが全てのＩ／Ｏ装置で共通であって割り込みサービスルーチンをＩ／Ｏ装置毎で独立させることができないという短所を有している。
【０００９】
本発明は、上記の状況に鑑み、割り込みを実現するために必要なＣＰＵのピン数が少なく、且つ、どのＩ／Ｏ装置から割り込み要求があったかを判別するためにポーリングを必要としないコンピュータシステムを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明に係るコンピュータシステムは、ＣＰＵと、複数のＩ／Ｏ装置とを備えるコンピュータシステムであって、前記ＣＰＵは割り込み要求信号用入力ポート及びタイミング参照信号用出力ポートを備え、前記Ｉ／Ｏ装置はタイミング参照信号用入力ポート及び割り込み要求信号用出力ポートを備え、複数の前記割り込み要求信号用出力ポートが前記割り込み要求信号用入力ポートにワイヤードＯＲ接続され、前記ＣＰＵは、一定周期のパルス信号であってパルス幅が前記一定周期の１／３より小さいタイミング参照信号を生成して前記タイミング参照信号用出力ポートから出力し、前記Ｉ／Ｏ装置は、前記ＣＰＵに対して割り込み要求を行う場合、前記タイミング参照信号用入力ポートに入力される前記タイミング参照信号を利用して、前記タイミング参照信号の一周期を３つ以上に分割して得られる３つ以上のタイミング区間のうち前記Ｉ／Ｏ装置各々個別に事前に割り当てられるタイミング区間において、前記割り込み要求信号用出力ポートから出力する割り込み要求信号をアクティブ状態にし、前記ＣＰＵは、前記割り込み要求信号用入力ポートに入力される前記割り込み要求信号がアクティブ状態であるか否かを各タイミング区間単位で判定する構成（第１の構成）としている。
【００１１】
上記第１の構成によると、割り込みを実現するために必要なＣＰＵのピン数が割り込み要求信号用入力ポート及びタイミング参照信号用出力ポートの２個で済む。また、上記第１の構成によると、どのＩ／Ｏ装置から割り込み要求があったかを割り込み要求信号がアクティブ状態になっているタイミング区間によって判別することができるので、どのＩ／Ｏ装置から割り込み要求があったかを判別するためにポーリングを必要としない。
【００１２】
また、上記第１の構成のコンピュータシステムにおいて、前記Ｉ／Ｏ装置毎の割り込みサービスルーチンを格納するメモリを備え、前記ＣＰＵは、前記割り込み要求信号がアクティブ状態であるか否かの判定結果に基づいて、割り込み要求をした前記Ｉ／Ｏ装置の前記割り込みサービスルーチンにアクセスし、割り込み要求をした前記Ｉ／Ｏ装置用の割り込みサービス処理を実行する構成（第２の構成）であることが好ましい。
【００１３】
上記第２の構成によると、割り込みサービスルーチンをＩ／Ｏ装置毎で独立させることができる。
【００１４】
また、上記第１の構成又は上記第２の構成のコンピュータシステムにおいて、前記タイミング参照信号のパルス幅が前記タイミング参照信号の一定周期の１／Ｎ（Ｎは３以上の自然数）であり、前記タイミング区間は、前記タイミング参照信号の立ち上がりを基準として前記タイミング参照信号の一定周期をＮ分割して得られる区間であり、前記Ｉ／Ｏ装置は、前記ＣＰＵに対して割り込み要求を行う場合、前記タイミング参照信号用入力ポートに入力される前記タイミング参照信号を利用して、前記タイミング参照信号を前記タイミング参照信号のパルス幅の整数倍の時間遅らせた複数種の遅延信号に近似する複数種のタイミング信号を生成し、複数種の前記タイミング信号の中から前記Ｉ／Ｏ装置各々個別に事前に割り当てられるタイミング区間に対応するタイミング信号を選択することによって、前記Ｉ／Ｏ装置各々個別に事前に割り当てられるタイミング区間において、前記割り込み要求信号用出力ポートから出力する割り込み要求信号をアクティブ状態にする構成（第３の構成）であることが好ましい。
【００１５】
上記第３の構成によると、Ｉ／Ｏ装置は、ＣＰＵ側でタイミング参照信号を生成する際に用いた割り込み処理用クロック信号と位相及び周期の少なくとも一つが異なるクロック信号を利用して、タイミング信号を生成することができる。したがって、ＣＰＵ側でタイミング参照信号を生成する際に用いた割り込み処理用クロック信号と位相も周期も同じクロック信号をＩ／Ｏ装置側で用意する必要がなくなる。
【００１６】
また、上記第３の構成のコンピュータシステムにおいて、前記ＣＰＵは、前記タイミング区間のほぼ中央で前記割り込み要求信号がアクティブ状態であるか否かを判定する構成（第４の構成）であることが好ましい。
【００１７】
上記第４の構成によると、近似によるタイミング信号のずれによって問題が生ずることを確実に防止することができる。
【発明の効果】
【００１８】
本発明によると、割り込みを実現するために必要なＣＰＵのピン数が少なく、且つ、どのＩ／Ｏ装置から割り込み要求があったかを判別するためにポーリングを必要としないコンピュータシステムを実現することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係るコンピュータシステムの概略構成を示す図である。
【図２Ａ】本発明の一実施形態に係るコンピュータシステムにおける各種信号の一例を示すタイミングチャートである。
【図２Ｂ】本発明の一実施形態に係るコンピュータシステムにおける各種信号の他の例を示すタイミングチャートである。
【図３】本発明の一実施形態に係るコンピュータシステムが備えるＣＰＵのＩ／Ｏ部分の一回路構成例を示す図である。
【図４】本発明の一実施形態に係るコンピュータシステムが備えるＣＰＵのＩ／Ｏ部分の各種信号の一例を示すタイミングチャートである。
【図５】タイミング参照信号とその遅延信号を示すタイミングチャートである。
【図６】本発明の一実施形態に係るコンピュータシステムが備えるＣＰＵのＩ／Ｏ部分の一回路構成例を示す図である。
【図７】本発明の一実施形態に係るコンピュータシステムが備えるＣＰＵのＩ／Ｏ部分の各種信号の一例を示すタイミングチャートである。
【図８】各デコード信号の立ち上がりタイミングを示す図である。
【図９】本発明の一実施形態に係るコンピュータシステムが備えるＣＰＵのＩ／Ｏ部分の他の回路構成例を示す図である。
【図１０】本発明の一実施形態に係るコンピュータシステムが備えるＣＰＵのＩ／Ｏ部分の更に他の回路構成例を示す図である。
【図１１】第１の割り込み要求通知方式を行う従来のコンピュータシステムの概略構成例を示す図である。
【図１２】第２の割り込み要求通知方式を行う従来のコンピュータシステムの概略構成例を示す図である。
【発明を実施するための形態】
【００２０】
本発明の実施形態について図面を参照して以下に説明する。
【００２１】
＜コンピュータシステムの全体構成＞
本発明の一実施形態に係るコンピュータシステムの概略構成を図１に示す。図１に示す本発明の一実施形態に係るコンピュータシステムは、ＣＰＵ１と、１５個のＩ／Ｏ装置２＿＃１〜２＿＃１５と、メインメモリ３と、プルアップ抵抗４とを備えている。本発明に係るコンピュータシステムが備えるＩ／Ｏ装置の個数は２個以上であれば良く特に限定されないが、図１に示す本発明の一実施形態に係るコンピュータシステムでは、一例として１５個のＩ／Ｏ装置を備える構成としている。
【００２２】
図１に示す本発明の一実施形態に係るコンピュータシステムでは、ＣＰＵ１が割り込み要求信号用入力ポートＩを１つ備え、各Ｉ／Ｏ装置２＿＃１〜２＿＃１５のオープンドレイン出力又はオープンコレクタ出力の割り込み要求信号用出力ポートＯがＣＰＵ１の割り込み要求信号用入力ポートＩにワイヤードＯＲ接続され、さらにＣＰＵ１の割り込み要求信号用入力ポートＩがプルアップ抵抗４に接続されている。
【００２３】
さらに、図１に示す本発明の一実施形態に係るコンピュータシステムでは、ＣＰＵ１がタイミング参照信号用出力ポートＯを１つ備え、タイミング参照信号ＩＲＥＦがＣＰＵ１のタイミング参照信号用出力ポートＯから各Ｉ／Ｏ装置２＿＃１〜２＿＃１５のタイミング参照信号用入力ポートＩに供給される。
【００２４】
ＣＰＵ１は、一定周期のパルス信号であってパルス幅が前記一定周期の１／Ｎであるタイミング参照信号ＩＲＥＦを生成する。なお、Ｎは３以上の自然数であり、本実施形態ではＮ＝１６としている。
【００２５】
Ｉ／Ｏ装置２＿＃ｉ（ｉは１以上１５以下の自然数）は、ＣＰＵ１に対して割り込み要求を行う場合、タイミング参照信号用入力ポートＩに入力されるタイミング参照信号ＩＲＥＦを利用して、タイミング参照信号ＩＲＥＦの一周期をタイミング参照信号ＩＲＥＦの立ち上がりを基準としてＮ分割したタイミング区間Ｔ０〜Ｔ１５（図２Ａ及び図２Ｂ参照）のうちＩ／Ｏ装置２＿＃ｉに事前に割り当てられるタイミング区間Ｔｉにおいて、割り込み要求信号用出力ポートＯから出力する割り込み要求信号をＬｏｗ状態すなわちアクティブ状態にする。
【００２６】
したがって、ＣＰＵ１の割り込み要求信号用入力ポートＩに入力される割り込み要求信号ＩＴＲＱ＿Ｌの理想的なタイミングチャートは、例えばＩ／Ｏ装置２＿＃２から割り込み要求があった場合には図２Ａに示すようになり、また、例えばＩ／Ｏ装置２＿＃４及びＩ／Ｏ装置２＿＃１２から割り込み要求があった場合には図２Ｂに示すようになる。
【００２７】
ＣＰＵ１は、割り込み要求信号用入力ポートＩに入力される割り込み要求信号ＩＴＲＱ＿ＬがＬｏｗ状態すなわちアクティブ状態であるか否かを各タイミング区間単位で判定することによって、どのＩ／Ｏ装置から割り込み要求があったか、及びその要求が割り込みのプリオリティを満たしているかを、ＣＰＵ１がハードウェアで判別することができる。そして、その判別結果に従って、ＣＰＵ１は、割り込み要求をしたＩ／Ｏ装置用の割り込みベクターをメインメモリ３から読み出し、その読み出したベクター（サービスルーチンの先頭アドレス）に基づいて、割り込み要求をしたＩ／Ｏ装置用の割り込みサービスルーチンにアクセスし、割り込み要求をしたＩ／Ｏ装置用の割り込みサービス処理を実行する。例えば、割り込み要求をしたＩ／Ｏ装置がＩ／Ｏ装置２＿＃２である場合、上記の割り込み要求をしたＩ／Ｏ装置用の割り込みベクターは「マスカブル割り込み＃２ベクター」となり、上記の割り込み要求をしたＩ／Ｏ装置用の割り込みサービスルーチンは「割り込み＃２のサービスルーチン」となる。なお、割り込みサービス処理の実行前にスタックポインタＳＰを用いてプログラムカウンタＰＣの値等をメモリスタック内に待避させておき、割り込みサービス処理の完了後に復帰させる。
【００２８】
図１に示す本発明の一実施形態に係るコンピュータシステムは、割り込みを実現するために必要なＣＰＵのピン数が２個で済むという長所、どのＩ／Ｏ装置から割り込み要求があったかを判別するためにポーリングを必要としないという長所、及び、割り込みサービスルーチンをＩ／Ｏ装置毎で独立させることができるという長所を有している。
【００２９】
＜ＣＰＵのＩ／Ｏ部分の構成＞
次に、ＣＰＵ１のＩ／Ｏ部分について説明する。ＣＰＵ１のＩ／Ｏ部分の一回路構成例を図３に示す。また、ＣＰＵ１のＩ／Ｏ部分の各種信号の一例を図４のタイムチャートに示す。図４に示すタイムチャートは、Ｉ／Ｏ装置２＿＃１、Ｉ／Ｏ装置２＿＃２、Ｉ／Ｏ装置２＿＃７、及びＩ／Ｏ装置２＿＃１５それぞれから割り込み要求があった場合の例を示している。
【００３０】
分周器１０１は、ＣＰＵ１のクロック信号ＣＰＵ＿ＣＬＫを分周して割り込み処理用クロック信号ＩＮＴＥＲＲＵＰＴ＿ＣＬＫ（図４参照）を生成する。４ｂｉｔバイナリカウンタ１０２は、割り込み処理用クロック信号ＩＮＴＥＲＲＵＰＴ＿ＣＬＫに同期してカウント動作を行う。なお、４ｂｉｔバイナリカウンタ１０２のカウンタ値（１０進数）０〜１５は図２Ａ及び図２Ｂに示したタイミング区間Ｔ０〜Ｔ１５に対応している。ＡＮＤゲート１０３は、４ｂｉｔバイナリカウンタ１０２の全ビットの論理積ＩＲＥＦ０（図４参照）をＤフリップフロップ１０４のＤ端子に送出する。Ｄフリップフロップ１０４は、割り込み処理用クロック信号ＩＮＴＥＲＲＵＰＴ＿ＣＬＫの立ち上がりタイミングで、ＡＮＤゲート１０３の出力信号ＩＲＥＦ０の状態を保持して、タイミング参照信号ＩＲＥＦ（図４参照）としてＱ端子から出力する。Ｄフリップフロップ１０４のＱ端子から出力されるタイミング参照信号ＩＲＥＦは、ＣＰＵ１のタイミング参照信号用出力ポートＯ（図１参照）から出力される。また、Ｄフリップフロップ１０４のＱ端子から出力されるタイミング参照信号ＩＲＥＦによって４ｂｉｔバイナリカウンタ１０２がリセットされる。なお、本実施形態では、図４に示す通りタイミング参照信号ＩＲＥＦのパルス幅を一例として８８０ｎＳとしている。
【００３１】
ノイズフィルタ１０５は、ＣＰＵ１の割り込み要求信号用入力ポートＩ（図１参照）に入力される割り込み要求信号ＩＴＲＱ＿Ｌ（図４参照）の反転信号からノイズを除去し、ノイズを除去した割り込み要求信号ＩＴＲＱ＿Ｌの反転信号を、Ｄフリップフロップ１０６＿＃１５〜１０６＿＃１によって構成され割り込み処理用クロック信号ＩＮＴＥＲＲＵＰＴ＿ＣＬＫの立ち下がりタイミングでシフトを行うシフトレジスタに供給する。
【００３２】
データセレクタ１０７＿＃ｉ（ｉは１以上１５以下の自然数）は、タイミング参照信号ＩＲＥＦが“１（Ｈｉｇｈ）”のとき、シフトレジスタの（１６−ｉ）段目出力すなわちＤフリップフロップ１０６＿＃ｉのＱ端子から出力されるデータをＤフリップフロップ１０８＿＃ｉのＤ端子に送出し、タイミング参照信号ＩＲＥＦが“０（Ｌｏｗ）”のとき、Ｄフリップフロップ１０８＿＃ｉのＱ端子から出力されるデータＲＱｊをＤフリップフロップ１０８＿＃ｉのＤ端子に戻す。このようにしてシリアルデータである割り込み要求信号ＩＴＲＱ＿ＬはパラレルデータＲＱ１５〜ＲＱ１に変換される。ＣＰＵ１は、そのパラレルデータＲＱ１５〜ＲＱ１を用いて、どのＩ／Ｏ装置から割り込み要求があったかを、ＣＰＵ１１内のプライオリティエンコーダ（不図示）等のハードウェアで判別する。
【００３３】
＜Ｉ／Ｏ装置のＩ／Ｏ部分の構成＞
次に、Ｉ／Ｏ装置２＿＃ｉのＩ／Ｏ部分について説明する。上述した通り、Ｉ／Ｏ装置２＿＃ｉは、ＣＰＵ１に対して割り込み要求を行う場合、タイミング参照信号用入力ポートＩに入力されるタイミング参照信号ＩＲＥＦを利用して、タイミング参照信号ＩＲＥＦの一周期をＮ分割したタイミング区間Ｔ０〜Ｔ１５（図２Ａ及び図２Ｂ参照）のうちＩ／Ｏ装置２＿＃ｉに事前に割り当てられるタイミング区間Ｔｉにおいて、割り込み要求信号用出力ポートＯから出力する割り込み要求信号をＬｏｗ状態すなわちアクティブ状態にする。このような動作を実現するために、例えば、Ｉ／Ｏ装置２＿＃ｉが、タイミング参照信号ＩＲＥＦをタイミング参照信号ＩＲＥＦのパルス幅の１〜１５倍の時間遅らせた１５種の遅延信号（図５に示すタイミング信号ＴＩＭ１〜ＴＩＭ１５）を生成し、タイミング信号ＴＩＭ１〜ＴＩＭ１５の中のタイミング信号ＴＩＭｉを利用して、タイミング区間Ｔｉにおいて割り込み要求信号をＬｏｗ状態にすればよい。
【００３４】
しかしながら、通常、ＣＰＵ１側でタイミング参照信号ＩＲＥＦを生成する際に用いた割り込み処理用クロック信号ＩＮＴＥＲＲＵＰＴ＿ＣＬＫと位相も周期も同じクロック信号をＩ／Ｏ装置２＿＃ｉ側で用意することができないので、タイミング信号ＴＩＭ１〜ＴＩＭ１５を生成する回路を、タイミング参照信号ＩＲＥＦが入力されるシフトレジスタの様な簡単な回路によって実現することができない。
【００３５】
このため、Ｉ／Ｏ装置２＿＃ｉのＩ／Ｏ部分を例えば図６に示す回路構成とし、Ｉ／Ｏ装置２＿＃ｉが、タイミング信号ＴＩＭ１〜ＴＩＭ１５に近似するタイミング信号ＴＩＭ１Ａ〜ＴＩＭ１５Ａを生成するようにする。また、Ｉ／Ｏ装置２＿＃ｉのＩ／Ｏ部分の各種信号の一例を図７に示す。なお、図７には、Ｉ／Ｏ装置２＿＃ｉのＩ／Ｏ部分の各種信号以外に、理想的なタイミング信号ＴＩＭ１及びＴＩＭ２も参考のために図示している。
【００３６】
Ｉ／Ｏ装置２＿＃ｉは、タイミング参照信号ＩＲＥＦのパルス幅の１／６以下の周期を持つクロック信号を持っているものとし、このクロック信号をサンプリングクロック信号ＳＭＰ＿ＣＬＫと呼ぶ。本実施形態では、タイミング参照信号ＩＲＥＦのパルス幅を８８０ｎＳとしているので、サンプリングクロック信号ＳＭＰ＿ＣＬＫの周波数は約６．８ＭＨｚ以上になる。本実施形態では、サンプリングクロック信号ＳＭＰ＿ＣＬＫの周波数を１０ＭＨｚとする。
【００３７】
Ｄフリップフロップ２０１は、タイミング参照信号ＩＲＥＦをサンプリングクロック信号ＳＭＰ＿ＣＬＫに同期させてＱ端子から出力する。Ｄフリップフロップ２０２、Ｄフリップフロップ２０３、及びＡＮＤゲート２０４は、サンプリングクロック信号ＳＭＰ＿ＣＬＫに同期していないタイミング参照信号ＩＲＥＦ（図７参照）を同期させた後、タイミング参照信号ＩＲＥＦの立ち上がり検出信号ＩＲＥＦ＿ＲＩＳＥ（図７参照）を生成する。
【００３８】
８ｂｉｔカウンタ２０５は、ＲＥＳ端子に入力された立ち上がり検出信号ＩＲＥＦ＿ＲＩＳＥによって同期リセットされ、サンプリングクロック信号ＳＭＰ＿ＣＬＫに同期してカウント動作を行う（図７参照）。
【００３９】
タイミングデコーダ２０６は、８ｂｉｔカウンタ２０５のカウンタ値に基づいて、デコード信号ＴＭＳ１〜ＴＭＳ１５及びＴＭＳ１５Ｄを生成する。デコード信号ＴＭＳｉ（ｉは１以上１５以下の自然数）は、割り込みが発生する場合（サンプリングクロック信号ＳＭＰ＿ＣＬＫの立ち上がりタイミングでＩＮＴ＿ＰＥＮの状態を保持するＤフリップフロップ２０７のＱ端子から出力されるＩＮＴ＿ＲＥＱが“１（Ｈｉｇｈ）”の場合）におけるタイミング信号ＴＩＭｉＡ（ｉは１以上１５以下の自然数）の立ち上がりを決定するための信号である。デコード信号ＴＭＳ１５Ｄは、割り込みが発生する場合（サンプリングクロック信号ＳＭＰ＿ＣＬＫの立ち上がりタイミングでＩＮＴ＿ＰＥＮの状態を保持するＤフリップフロップ２０７のＱ端子から出力されるＩＮＴ＿ＲＥＱが“１（Ｈｉｇｈ）”の場合）におけるタイミング信号ＴＩＭ１５Ａの立ち下がりを決定するための信号である。
【００４０】
タイミング参照信号ＩＲＥＦの立ち上がりからタイミング信号ＴＩＭｉ（ｉは１以上１５以下の自然数）の立ち上がりまでの遅延時間及びタイミング参照信号ＩＲＥＦの立ち上がりからタイミング信号ＴＩＭ１５の立ち下がりまでの遅延時間は図８に示す通りである。「Ｉ／Ｏ装置側において、入力信号ＩＲＥＦに同期した信号がある」と一般的には想定できないので、サンプリングクロック信号ＳＭＰ＿ＣＬＫを使って入力信号ＩＲＥＦに続くタイミングに近い信号を作ると、各デコード信号の立ち上がりタイミング範囲は図８に示すようになる。そして、タイミング信号ＴＩＭｉＡのパルス幅がサンプリングクロック信号ＳＭＰ＿ＣＬＫのクロック数８個分または９個分になるように、図８に示す通りに各デコード信号の立ち上がりタイミングを決定する。この決定したタイミング（８ｂｉｔカウンタ２０５のカウンタ値）を図６では、各デコード信号横に記載している。
【００４１】
ＳＲフリップフロップ２０８＿ｉ（ｉは１以上１５以下の自然数）は、サンプリングクロック信号ＳＭＰ＿ＣＬＫの立ち上がりに同期して、立ち上がり検出信号ＩＲＥＦ＿ＲＩＳＥによってリセットされ、ＩＮＴ＿ＲＥＱとデコード信号ＴＭＳｉとが共に“１（Ｈｉｇｈ）”であればセットされ、デコード信号ＴＭＳ（ｉ＋１）（ただしｉ＝１５のときはデコード信号ＴＭＳ１５Ｄ）が“１（Ｈｉｇｈ）”であればリセットされ、Ｑ端子からタイミング信号ＴＩＭｉＡを出力する。
【００４２】
タイミング選択レジスタ２０９には、Ｉ／Ｏ装置毎に個別に設定される設定値が予め設定されている。本実施形態では、Ｉ／Ｏ装置２＿＃ｉ（ｉは１以上１５以下の自然数）に対してｉとなる４ｂｉｔデータを設定値として設定している。なお、割り込みが不要なＩ／Ｏ装置であれば、本実施形態の構成のＩ／Ｏ装置においてタイミング選択レジスタ２０９に設定される設定値を０にすればよい。
【００４３】
セレクタ２１０は、タイミング選択レジスタ２０９に保持されている設定値に基づいて、設定値がｉであればタイミング信号ＴＩＭｉＡを選択して出力する。そして、セレクタ２１０から出力されるタイミング信号はオープンドレイン出力で各Ｉ／Ｏ装置の割り込み要求信号用出力ポートＯから出力される。
【００４４】
図６に示す構成例では、割り込みが発生する場合（サンプリングクロック信号ＳＭＰ＿ＣＬＫの立ち上がりタイミングでＩＮＴ＿ＰＥＮの状態を保持するＤフリップフロップ２０７のＱ端子から出力されるＩＮＴ＿ＲＥＱが“１（Ｈｉｇｈ）”の場合）におけるタイミング信号ＴＩＭｉＡ（ｉは１以上１５以下の自然数）が、理想的なタイミング信号ＴＩＭｉ（図５参照）に対して若干ずれるが、ＣＰＵ１が各タイミング区間のほぼ中央で割り込み要求信号ＩＴＲＱ＿Ｌを検知するようにすれば、当該ずれによって問題が生ずることはない。
【００４５】
＜その他＞
以上、本発明に係る実施形態について説明したが、本発明の範囲はこれに限定されるものではなく、発明の主旨を逸脱しない範囲で種々の変更を加えて実行することができる。
【００４６】
例えば、Ｉ／Ｏ装置のＩ／Ｏ部分の回路構成において、図６のようにＳＲフリップフロップ２０８＿ｉの前段にＡＮＤゲートを設けるのではなく、図９のようにＳＲフリップフロップとセレクタ２１０との間にＡＮＤゲートを設けてもよく、また、図１０に示すようにセレクタ２１０の後段にＡＮＤゲートを設けるようにしてもよい。
【００４７】
また例えば、Ｉ／Ｏ装置のＩ／Ｏ部分の回路構成において、図６のようにオープンドレイン出力にするのではなく、オープンコレクタ出力にしてもよい。
【符号の説明】
【００４８】
１、１１、２１  ＣＰＵ
２＿＃１〜２＿＃１５  Ｉ／Ｏ装置
１２＿＃１〜１２＿＃１５  Ｉ／Ｏ装置
２２＿＃１〜２２＿＃１５  Ｉ／Ｏ装置
３、１３、２３  メインメモリ
４、２４  プルアップ抵抗
１０１  分周器
１０２  ４ｂｉｔバイナリカウンタ
１０３  ＡＮＤゲート
１０４  Ｄフリップフロップ
１０５  ノイズフィルタ
１０６＿＃１〜１０６＿＃１５  Ｄフリップフロップ
１０７＿＃１〜１０７＿＃１５  データセレクタ
１０８＿＃１〜１０８＿＃１５  Ｄフリップフロップ
２０１〜２０３  Ｄフリップフロップ
２０４  ＡＮＤゲート
２０５  ８ｂｉｔカウンタ
２０６  タイミングデコーダ
２０７  Ｄフリップフロップ
２０８＿１〜２０８＿１５  ＳＲフリップフロップ
２０９  タイミング選択レジスタ
２１０  セレクタ
ＰＣ  プログラムカウンタ
ＳＰ  スタックポインタ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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