(57)【要約】【課題】短時間に受信側クロックで位相を同期化すること。【解決手段】受信したデータを同期化する同期化回路１０は、位相差判定回路１５と第１のＦＦ１１と第２のＦＦ１２とを有する。位相差判定回路１５は、同期化回路１０と接続された他装置から受信したデータを同期化回路の内部クロックの位相で受付けた場合、データを安定に捉えられるか否かを判定する。第１のＦＦ１１は、位相差判定回路１５によってデータを内部クロックの位相で安定に捉えられると判定された場合、データと内部クロックとを受付け、データを内部クロックの位相で捉えて同期化する。第２のＦＦ１２は、位相差判定回路１５によってデータを内部クロックの位相で安定に捉えられないと判定された場合、データと位相が反転された内部クロックとを受付け、データを位相が反転された内部クロックの位相で捉えて同期化する。【選択図】図２
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【特許請求の範囲】
【請求項１】
受信したデータを同期化する同期化回路において、
前記同期化回路と接続された他装置から受信したデータを前記同期化回路の内部クロックの位相で受付けた場合、前記データを安定に捉えられるか否かを判定する判定回路と、
前記判定回路によって前記データを内部クロックの位相で安定に捉えられると判定された場合、前記データと前記内部クロックとを受付け、前記データを前記内部クロックの位相で捉えて同期化する第１のＦＦ回路と、
前記判定回路によって前記データを内部クロックの位相で安定に捉えられないと判定された場合、前記データと位相が反転された前記内部クロックとを受付け、前記データを位相が反転された前記内部クロックの位相で捉えて同期化する第２のＦＦ回路と、
を有することを特徴とする同期化回路。
【請求項２】
前記第２のＦＦ回路は、前記位相が反転された内部クロックの位相で捉えて同期化したデータを前記第１のＦＦ回路に出力し、
前記第１のＦＦ回路は、前記第２のＦＦ回路から同期化されたデータを受付けた場合、前記第２のＦＦ回路から受付けたデータを前記内部クロックの位相で捉えて同期化し、出力すること
を特徴とする請求項１に記載の同期化回路。
【請求項３】
前記データを前記内部クロックの位相で安定に捉えられるか否かを示す情報を前記判定回路から受付け、前記他装置からのデータまたは前記第２のＦＦ回路により同期化されたデータのいずれかを前記情報に基づいて選択して前記第１のＦＦ回路に出力する選択回路を更に有することを特徴とする請求項１または２に記載の同期化回路。
【請求項４】
前記判定回路は、前記内部クロックの位相を基準に、位相差が等しい少なくとも４つのあるいは４つ以上の位相の異なるクロックを生成し、前記生成したクロックそれぞれを前記データとともにそれぞれのクロックごとに設けられたシフトレジスタに入力し、前記シフトレジスタの出力結果に基づいて、前記データを内部クロックの位相で安定に捉えられるか否かを判定することを特徴とする請求項１〜３のいずれか一つに記載の同期化回路。
【請求項５】
前記判定回路は、前記各シフトレジスタにおいて、隣接するシフトレジスタの各段の出力結果の排他的論理和を算出し、算出した排他的論理和のすべての値の論理積を算出し、算出した論理積が０となる場合に、前記シフトレジスタが対応するクロックの位相で安定にデータを捉えられないと判定することを特徴とする請求項４に記載の同期化回路。
【請求項６】
前記判定回路は、前記生成したクロックと、前記クロックと位相差が最小となる他のクロックとのシフトレジスタの出力結果の排他的論理和を算出し、算出した排他的論理和が１となる場合に、前記クロックの位相で安定にデータを捉えられないと判定することを特徴とする請求項４に記載の同期化回路。
【請求項７】
同期化回路が、
自装置と接続された他装置から受信したデータを、自装置の内部クロックの位相で安定に捉えられるか否かを判定し、
前記データを内部クロックの位相で安定に捉えられると判定した場合、前記データを前記内部クロックの位相で捉えて同期化し、
前記データを内部クロックの位相で安定に捉えられないと判定した場合、前記データを位相が反転された前記内部クロックの位相で捉えて同期化する、
処理を実行することを特徴とする同期化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期化回路及び同期化方法に関する。
【背景技術】
【０００２】
従来、ＬＳＩ（Large  Scale  Integration）間でデータを転送する場合、送信側のＬＳＩと受信側のＬＳＩとの間ではクロックの周波数が同一の場合でも位相にズレが生じる場合がある。
【０００３】
位相にズレが生じると、受信側のＬＳＩのクロックでデータを捉えるタイミングとデータの変化とが同時期になる場合がある。このような場合、データが不安定な状態になるメタステイブルが発生する。このため、受信側のＬＳＩは、多段のＦＦ（Flip  Flop）を有する同期化回路を用いて受信したデータの位相を同期化する。
【０００４】
図２５及び図２６を用いて従来技術に係る同期化回路について説明する。図２５は、従来技術に係る同期化回路の一例を示す図である。図２５に示すように、従来技術に係る同期化回路は、例えば４段のＦＦを有する。
【０００５】
１段目のＦＦは、受信データと受信クロックとを取り込み、２段目のＦＦにデータを出力する。そして、２段目のＦＦは、１段目のＦＦによって出力されたデータと内部クロックとを取り込み、３段目のＦＦにデータを出力する。
【０００６】
また、３段目のＦＦは、２段目のＦＦによって出力されたデータと内部クロックとを取り込み、４段目のＦＦにデータを出力する。同様に、４段目のＦＦは、３段目のＦＦによって出力されたデータと内部クロックとを取り込み、同期化したデータを組み合わせ回路や順序回路などに出力する。
【０００７】
この同期回路は、受信クロックと内部クロックとに位相差がある場合、図２６に示すように、位相を同期化する。図２６は、受信クロックと内部クロックとに位相差がある場合のタイムチャートの一例を示す図である。
【０００８】
図２６に示すように、１段目のＦＦが出力するデータの変化と内部クロックの立ち上がりエッジのタイミングとに位相差が少ししかない場合、２段目のＦＦは、安定にデータを出力するのに十分なＳＥＴＵＰ時間やＨＯＬＤ時間を確保できない。この結果、２段目のＦＦは、不安定なデータを出力する。そして、３段目のＦＦは、２段目のＦＦによって出力された不安定なデータと内部クロックとを取り込み、安定なデータとして出力する。このようにして、従来技術に係る同期化回路は、一般的に、多段のＦＦを固定的に用意して安定なデータをＬＳＩに取り込んでいる。
【０００９】
また、ＴＤＭＡ（Time  Division  Multiple  Access）方式では、受信したクロックの位相を多分割にずらしたクロックでそれぞれ捉え、データの変化しない真ん中で捉えるクロックを選択する技術も知られている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平８−１２５６４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した従来の技術では、短時間に受信側クロックで位相を同期化することができないという課題がある。
【００１２】
具体的には、従来の技術では、送信側のＬＳＩから受信側のＬＳＩにデータを転送する毎にクロックを同期化することになる。そして、クロックの同期化には、同期化回路が有するＦＦの数だけ時間を要する。この結果、受信側のＬＳＩではレイテンシが低下する。また、ＦＦをシリアルに多段設ける同期化回路は、トグルするデータの受信には向いていない。
【００１３】
また、ＴＤＭＡ方式では、受信側の内部クロックに同期化するものではなく、受信したデータを安定したタイミングで捉えられるクロックを選択するものである。このため、受信側クロックで同期化できるものではない。
【００１４】
１つの側面では、短時間に受信側クロックで位相を同期化することができる同期化回路及び同期化方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
第１の案では、受信したデータを同期化する同期化回路である。同期化回路は、同期化回路と接続された他装置から受信したデータを同期化回路の内部クロックの位相で受付けた場合、データを安定に捉えられるか否かを判定する。また、同期化回路は、データを内部クロックの位相で安定に捉えられると判定した場合、データと内部クロックとを受付け、データを内部クロックの位相で捉えて同期化する。そして、同期化回路は、データを内部クロックの位相で安定に捉えられないと判定した場合、データと位相が反転された内部クロックとを受付け、データを位相が反転された内部クロックの位相で捉えて同期化する。
【発明の効果】
【００１６】
短時間に受信側クロックで位相を同期化することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、同期化回路を含んだ受信側ＬＳＩの構成例を示す図である。
【図２】図２は、同期化回路の構成を示すブロック図である。
【図３】図３は、位相差判定回路によって内部ＣＬＫでデータを捉えると判定された場合のタイムチャートの一例を示す図である。
【図４】図４は、位相差判定回路によって内部ＣＬＫでデータを捉えると判定された場合のデータの流れを示す図である。
【図５】図５は、位相差判定回路によって位相を反転させた内部ＣＬＫでデータを捉えると判定された場合のタイムチャートの一例を示す図である。
【図６】図６は、位相差判定回路によって位相を反転させた内部ＣＬＫでデータを捉えると判定された場合のデータの流れを示す図である。
【図７】図７は、位相差判定回路の構成を示すブロック図である。
【図８】図８は、ＣＬＫ生成回路が生成するＣＬＫのタイムチャートの一例を示す図である。
【図９】図９は、シフトレジスタが受付けるデータ及び各位相のＣＬＫの一例を示す図である。
【図１０】図１０は、各シフトレジスタの構成例を示す図である。
【図１１】図１１は、受信したデータの変化点が生成したＣＬＫの立ち上がりと近い場合のタイムチャートの一例を示す図である。
【図１２】図１２は、図１１に示すタイムチャートの時刻Ｔ１における、各シフトレジスタによる出力値の一例を示す図である。
【図１３】図１３は、受信したデータの変化点が生成したＣＬＫの立ち上がりと少し近い場合のタイムチャートの一例を示す図である。
【図１４】図１４は、図１３に示すタイムチャートの時刻Ｔ１における、各シフトレジスタによる出力値の一例を示す図である。
【図１５】図１５は、データの変化点に対して立ち上がりが遠くなるＣＬＫを説明する図である。
【図１６】図１６は、判定回路が有する、データが安定に出力されているか否かを判定する回路の一例を示す図である。
【図１７】図１７は、各シフトレジスタによって出力された結果からデータがトグルしているか否かを判定する真理値表の一例を示す図である。
【図１８】図１８は、判定回路が有する、データの変化点を判定する回路の一例を示す図である。
【図１９】図１９は、各シフトレジスタによって出力された結果からデータの変化点を判定する真理値表の一例を示す図である。
【図２０】図２０は、同期化回路による同期化処理の処理手順を示すフローチャートである。
【図２１】図２１は、位相差判定回路による位相差判定処理の処理手順を示すフローチャートである。
【図２２】図２２は、実施例２に係る位相差判定回路の構成を示すブロック図である。
【図２３】図２３は、各シフトレジスタによって出力された結果からデータがトグルしているか否かを判定する真理値表の一例を示す図である。
【図２４】図２４は、各シフトレジスタによって出力された結果からデータの変化点を判定する真理値表の一例を示す図である。
【図２５】図２５は、従来技術に係る同期化回路の一例を示す図である。
【図２６】図２６は、受信クロックと内部クロックとに位相差がある場合のタイムチャートの一例を示す図である。
【発明を実施するための形態】
【００１８】
以下に、本願の開示する同期化回路及び同期化方法の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。そして、各実施例は、処理内容を矛盾させない範囲で適宜組み合わせることが可能である。
【実施例１】
【００１９】
実施例１では、図１から図２１を用いて、同期化回路を含んだ受信側ＬＳＩ（Large  Scale  Integration）の構成例、同期化回路の構成、同期化回路におけるデータの流れ、位相差判定回路の構成、処理の処理手順、効果などについて説明する。
【００２０】
［同期化回路を含んだ受信側ＬＳＩの構成例］
図１は、同期化回路を含んだ受信側ＬＳＩの構成例を示す図である。図１に示すように、同期化回路を含んだ受信側ＬＳＩ１は、同期化回路１０と、ＲＡＭ（Random  Access  Memory）２と、組み合わせ順序回路３とを有する。
【００２１】
また、受信側ＬＳＩ１は、送信側ＬＳＩ５０とバスで接続されており、データや制御信号を送信側ＬＳＩ５０から受信する。例えば、受信側ＬＳＩ１が送信側ＬＳＩ５０から受信するデータは、トグルするデータを含む。
【００２２】
受信側ＬＳＩ１では、同期化回路１０が送信側ＬＳＩ５０から受信したデータを自身の内部クロックの位相に１τ程度で同期化する。そして、同期化回路１０は、同期化したデータをＲＡＭ２や組み合わせ順序回路３に出力する。なお、以下では、クロックをＣＬＫ（Clock）として適宜記載する。
【００２３】
［同期化回路の構成］
次に、図２を用いて、図１に示した同期化回路１０の構成を説明する。図２は、同期化回路の構成を示すブロック図である。図２に示すように、同期化回路１０は、第１のＦＦ（Flip  Flop）１１と第２のＦＦ１２とインバータ１３とマルチプレクサ１４と位相差判定回路１５とを有する。
【００２４】
第１のＦＦ１１は、マルチプレクサ１４によって出力されたデータと内部ＣＬＫとを受付け、内部ＣＬＫの立ち上がりでデータを捉える。
【００２５】
第２のＦＦ１２は、送信側ＬＳＩ５０によって送信されたデータとインバータ１３によって位相を反転された内部ＣＬＫとを受付け、内部ＣＬＫの立ち上がりと１８０度ずれたタイミングでデータを捉える。
【００２６】
インバータ１３は、内部ＣＬＫを受付け、受付けた内部ＣＬＫの位相を反転させて第２のＦＦ１２に出力する。
【００２７】
マルチプレクサ１４は、ＡＮＤ回路１４ａとＡＮＤ回路１４ｂとＯＲ回路１４ｃとを有し、送信側ＬＳＩ５０によって送信されたデータ、または第２のＦＦ１２によって出力されたデータを受付け、受付けたデータを第１のＦＦ１１に出力する。
【００２８】
ＡＮＤ回路１４ａは、送信側ＬＳＩ５０によって送信されたデータと、位相差判定回路１５による選択とを受付け、受付けたデータをＯＲ回路１４ｃに出力する。
【００２９】
ＡＮＤ回路１４ｂは、第２のＦＦ１２によって出力されたデータと、位相差判定回路１５による選択とを受付け、受付けたデータをＯＲ回路１４ｃに出力する。
【００３０】
ＯＲ回路１４ｃは、ＡＮＤ回路１４ａまたはＡＮＤ回路１４ｂによって出力されたデータを受付け、受付けたデータを第１のＦＦ１１に出力する。
【００３１】
位相差判定回路１５は、送信側ＬＳＩ５０によって送信されたデータと内部ＣＬＫとを受付け、受付けたデータと内部ＣＬＫとの位相差に基づいて、データを安定に捉える１段目のＦＦを第１のＦＦ１１または第２のＦＦ１２から選択する。
【００３２】
例えば、位相差判定回路１５は、送信側ＬＳＩ５０によって送信されたデータの変化点と内部ＣＬＫの立ち上がりとが近いか否かを判定してデータを安定に捉える１段目のＦＦを第１のＦＦ１１または第２のＦＦ１２から選択する。ここで、データの変化点とは、データの値が「０」から「１」または「１」から「０」に変化するタイミングを示す。
【００３３】
位相差判定回路１５は、送信側ＬＳＩ５０によって送信されたデータの変化点と内部ＣＬＫの立ち上がりとが近いと判定した場合、内部ＣＬＫでは安定にデータを捉えられないと判定する。そして、位相差判定回路１５は、内部ＣＬＫの位相を反転させてデータを捉えるため、第２のＦＦ１２を１段目に選択する。
【００３４】
一方、位相差判定回路１５は、送信側ＬＳＩ５０によって送信されたデータの変化点と内部ＣＬＫの立ち上がりとが近くないと判定した場合、内部ＣＬＫで安定にデータを捉えられると判定する。そして、位相差判定回路１５は、内部ＣＬＫでデータを捉えるため、第１のＦＦ１１を１段目に選択する。
【００３５】
このように、位相差判定回路１５が、内部ＣＬＫの位相でデータを安定に捉えられるか否かを判定しデータの受信に適した１段目のＦＦを予め選択する。この結果、同期化回路１０は、データを受信した場合、内部ＣＬＫの位相に短時間で同期化できる。
【００３６】
［同期化回路におけるデータの流れ］
次に、図３から図６を用いて、位相差判定回路１５による判定結果に応じた、同期化回路におけるデータの流れを説明する。
【００３７】
図３は位相差判定回路によって内部ＣＬＫでデータを捉えると判定された場合のタイムチャートの一例を示す図である。図３に示すように、受信データの変化点と位相を反転させた内部ＣＬＫの立ち上がりが近いので、第２のＦＦ１２がデータを捉えた場合、不安定なデータを出力する。一方、受信データの変化点と内部ＣＬＫの立ち上がりが遠いので、第１のＦＦ１１がデータを捉えた場合、安定なデータを出力する。
【００３８】
図４は、位相差判定回路によって内部ＣＬＫでデータを捉えると判定された場合のデータの流れを示す図である。図４に示す同期化回路１０において、位相差判定回路１５は、内部ＣＬＫでデータを捉えると判定した場合、ＡＮＤ回路１４ａを選択する。
【００３９】
そして、ＡＮＤ回路１４ａは、送信側ＬＳＩ５０によって送信されたデータを受付け、ＯＲ回路１４ｃに出力する。ＯＲ回路１４ｃは、受付けたデータを第１のＦＦ１１に出力する。第１のＦＦ１１は、ＯＲ回路１４ｃによって出力されたデータと内部ＣＬＫとを受付け、内部ＣＬＫでデータを捉えて同期化し、同期化したデータを組み合わせ順序回路３などに出力する。
【００４０】
図５は、位相差判定回路によって位相を反転させた内部ＣＬＫでデータを捉えると判定された場合のタイムチャートの一例を示す図である。図５に示すように、受信データの変化点と内部ＣＬＫの立ち上がりが近い。このため、第１のＦＦ１１がデータを捉えた場合、図示しない不安定なデータを出力する。一方、受信データの変化点と位相を反転させた内部ＣＬＫの立ち上がりが遠いので、第２のＦＦ１２がデータを捉えた場合、図５に示すように、安定なデータを出力する。また、第２のＦＦ１２で捉えたデータは、内部ＣＬＫの位相に対して反転しているので、図５に示すように、第１のＦＦ１１によって内部ＣＬＫの位相に捉え直される。
【００４１】
また、図６は、位相差判定回路によって位相を反転させた内部ＣＬＫでデータを捉えると判定された場合のデータの流れを示す図である。図６に示す同期化回路１０において、位相差判定回路１５は、位相を反転させた内部ＣＬＫでデータを捉えると判定した場合、ＡＮＤ回路１４ｂを選択する。
【００４２】
また、第２のＦＦ１２は、送信側ＬＳＩ５０によって送信されたデータと位相を反転させた内部ＣＬＫとを受付け、位相を反転させた内部ＣＬＫでデータを捉えて、ＡＮＤ回路１４ｂに出力する。
【００４３】
そして、ＡＮＤ回路１４ｂは、第２のＦＦ１２によって出力されたデータを受付け、ＯＲ回路１４ｃに出力する。ＯＲ回路１４ｃは、受付けたデータを第１のＦＦ１１に出力する。第１のＦＦ１１は、ＯＲ回路１４ｃによって出力されたデータと内部ＣＬＫとを受付け、内部ＣＬＫでデータを捉えて同期化し、同期化したデータを組み合わせ順序回路３などに出力する。
【００４４】
［位相差判定回路の構成］
次に、図７を用いて、図２に示した位相差判定回路１５を説明する。図７は、位相差判定回路の構成を示すブロック図である。図７に示すように、位相差判定回路１５は、ＣＬＫ生成回路１６とシフトレジスタ１７〜２０と、判定回路３０とを有する。
【００４５】
ＣＬＫ生成回路１６は、ＤＬＬ（delay-locked  loop）やＤＥＬＡＹ素子などによって、内部ＣＬＫを基準として位相を少しずつずらしたＣＬＫを生成する。例えば、ＣＬＫ生成回路１６は、内部ＣＬＫを基準とした場合、内部ＣＬＫから０度ずれたＣＬＫ、内部ＣＬＫから９０度ずれたＣＬＫ、内部ＣＬＫから１８０度ずれたＣＬＫ、内部ＣＬＫから２７０度ずれたＣＬＫの４つのＣＬＫを生成する。なお、以降の説明では、内部ＣＬＫから０度ずれたＣＬＫを「０度のＣＬＫ」と記し、内部ＣＬＫから９０度ずれたＣＬＫを「９０度のＣＬＫ」と記す。また、内部ＣＬＫから１８０度ずれたＣＬＫを「１８０度のＣＬＫ」と記し、内部ＣＬＫから２７０度ずれたＣＬＫを「２７０度のＣＬＫ」と記す。
【００４６】
図８を用いて、ＣＬＫ生成回路１６が生成するＣＬＫを説明する。図８は、ＣＬＫ生成回路が生成するＣＬＫのタイムチャートの一例を示す図である。図８に示すように、ＣＬＫ生成回路１６が生成する０度のＣＬＫは、内部ＣＬＫと同じ位相で立ち上がる。ＣＬＫ生成回路１６が生成する９０度のＣＬＫは、内部ＣＬＫより９０度ずれたタイミングで立ち上がる。また、ＣＬＫ生成回路１６が生成する１８０度のＣＬＫは、内部のＣＬＫを反転させたＣＬＫであり、内部ＣＬＫより１８０度ずれたタイミングで立ち上がる。ＣＬＫ生成回路１６が生成する２７０度のＣＬＫは、内部ＣＬＫより２７０度ずれたタイミングで立ち上がる。
【００４７】
図７に戻り、ＣＬＫ生成回路１６は、生成した各位相のＣＬＫをシフトレジスタ１７〜２０に出力する。例えば、ＣＬＫ生成回路１６は、０度のＣＬＫをシフトレジスタ１７に出力し、９０度のＣＬＫをシフトレジスタ１８に出力し、１８０度のＣＬＫをシフトレジスタ１９に出力し、２７０度のＣＬＫをシフトレジスタ２０に出力する。なお、ＣＬＫ生成回路１６が生成するＣＬＫは４種以上であればよく、生成するＣＬＫの数は任意に設定可能である。
【００４８】
シフトレジスタ１７〜２０は、データと各位相のＣＬＫを受付け、受付けたＣＬＫでデータを捉えて、各位相でデータを捉えた結果を判定回路３０に出力する。ここで、位相差判定回路１５が有するシフトレジスタの数は、ＣＬＫ生成回路１６によって生成されるＣＬＫの数に対応する。
【００４９】
図９を用いて、シフトレジスタ１７〜２０が受付けるデータ及び各位相のＣＬＫについて説明する。図９は、シフトレジスタが受付けるデータ及び各位相のＣＬＫの一例を示す図である。図９に示すように、送信側ＬＳＩ５０によって送信されたデータは、値が「１」と「０」とを交互に繰り返す、トグルするデータである。そして、各シフトレジスタは、ＣＬＫ生成回路１６から受け付けた各位相でこのトグルするデータを捉える。
【００５０】
例えば、シフトレジスタ１７は、０度のＣＬＫの立ち上がりでデータを捉え、シフトレジスタ１８は、９０度のＣＬＫの立ち上がりでデータを捉える。また、シフトレジスタ１９は、１８０度のＣＬＫの立ち上がりでデータを捉え、シフトレジスタ２０は、２７０度のＣＬＫの立ち上がりでデータを捕らえる。
【００５１】
次に、図１０を用いて、シフトレジスタ１７〜２０の構成を説明する。図１０は、各シフトレジスタの構成例を示す図である。図１０に示すように、シフトレジスタ１７は、ＦＦ１７ａ〜１７ｆの６段のＦＦ回路を有している。
【００５２】
シフトレジスタ１７における１段目のＦＦ回路であるＦＦ１７ａは、ＣＬＫ生成回路１６から０度のＣＬＫと受信したデータとを受付ける。そして、ＦＦ１７ａは、０度のＣＬＫで受信したデータを捉えて、２段目のＦＦ回路であるＦＦ１７ｂと判定回路３０とに捉えたデータａ１を出力する。
【００５３】
また、ＦＦ１７ｂは、ＣＬＫ生成回路１６から０度のＣＬＫとＦＦ１７ａによって出力されたデータとを受付ける。そして、ＦＦ１７ｂは、０度のＣＬＫでＦＦ１７ａによって出力されたデータを捉えて、３段目のＦＦ回路であるＦＦ１７ｃと判定回路３０とに捉えたデータｂ１を出力する。
【００５４】
ＦＦ１７ｃは、ＣＬＫ生成回路１６から０度のＣＬＫとＦＦ１７ｂによって出力されたデータとを受付ける。そして、ＦＦ１７ｃは、０度のＣＬＫでＦＦ１７ｂによって出力されたデータを捉えて、４段目のＦＦ回路であるＦＦ１７ｄと判定回路３０とに捉えたデータｃ１を出力する。
【００５５】
ＦＦ１７ｄは、ＣＬＫ生成回路１６から０度のＣＬＫとＦＦ１７ｃによって出力されたデータとを受付ける。そして、ＦＦ１７ｄは、０度のＣＬＫでＦＦ１７ｃによって出力されたデータを捉えて、５段目のＦＦ回路であるＦＦ１７ｅと判定回路３０とに捉えたデータｄ１を出力する。
【００５６】
ＦＦ１７ｅは、ＣＬＫ生成回路１６から０度のＣＬＫとＦＦ１７ｄによって出力されたデータとを受付ける。そして、ＦＦ１７ｅは、０度のＣＬＫでＦＦ１７ｄによって出力されたデータを捉えて、６段目のＦＦ回路であるＦＦ１７ｆと判定回路３０とに捉えたデータｅ１を出力する。
【００５７】
ＦＦ１７ｆは、ＣＬＫ生成回路１６から０度のＣＬＫとＦＦ１７ｅによって出力されたデータとを受付ける。そして、ＦＦ１７ｆは、０度のＣＬＫでＦＦ１７ｅによって出力されたデータを捉えて、判定回路３０に捉えたデータｆ１を出力する。
【００５８】
また、シフトレジスタ１８〜２０の構成についてもシフトレジスタ１７の構成と同様であるので、説明を省略する。なお、各シフトレジスタが有するＦＦの数はこれに限定されるものではなく、６段以上であれば任意に変更可能である。
【００５９】
図１１及び図１２を用いて、シフトレジスタ１７〜２０による出力例を説明する。図１１は、受信したデータの変化点が生成したＣＬＫの立ち上がりと近い場合のタイムチャートの一例を示す図である。図１１に示すように、送信側ＬＳＩ５０から受信したデータの変化点Ｐ１と０度のＣＬＫの立ち上がりとは離れている。このため、０度のＣＬＫを受付けるシフトレジスタ１７は、安定にデータを捉え、トグルするデータを出力する。
【００６０】
例えば、０度のＣＬＫを受付けるシフトレジスタ１７の１段目のＦＦ１７ａは、０度のＣＬＫで安定にデータ「０」を捉え、出力ａ１として「０」を出力する。また、０度のＣＬＫを受付けるシフトレジスタ１７の２段目のＦＦ１７ｂは、０度のＣＬＫで安定にデータ「１」を捉え、出力ｂ１として「１」を出力する。０度のＣＬＫを受付けるシフトレジスタ１７の以降の段では、０度のＣＬＫで安定にデータを捉え、トグルしたデータを出力する。
【００６１】
また、図１１に示すタイムチャートの時刻Ｔ１における、０度のＣＬＫを受付けるシフトレジスタ１７における出力値は、図１２中の（１）に示すように変化する。図１２は、図１１に示すタイムチャートの時刻Ｔ１における、各シフトレジスタによる出力値の一例を示す図である。図１２中の（１）に示すように、０度のＣＬＫを受付けるシフトレジスタ１７は、「０」、「１」、「０」、「１」、「０」、「１」とトグルするデータを出力する。
【００６２】
また、１８０度のＣＬＫの立ち上がり及び２７０度のＣＬＫの立ち上がりも、送信側ＬＳＩ５０から受信したデータの変化点Ｐ１と離れている。このため、１８０度のＣＬＫを受付けるシフトレジスタ１９、２７０度のＣＬＫを受付けるシフトレジスタ２０は、シフトレジスタ１７と同様に、安定にデータを捉え、トグルするデータを出力する。
【００６３】
一方、図１１に示すように、送信側ＬＳＩ５０から受信したデータの変化点Ｐ１と９０度のＣＬＫの立ち上がりとが近い。このため、９０度のＣＬＫを受付けるシフトレジスタ１８は、安定にデータを捉えることができない場合があるので、トグルするデータを出力できない。
【００６４】
例えば、９０度のＣＬＫを受付けるシフトレジスタ１８の１段目のＦＦ１８ａは、９０度のＣＬＫで安定にデータ「０」を捉え、出力ａ２として「０」を出力する。また、９０度のＣＬＫを受付けるシフトレジスタの２段目のＦＦ１８ｂは、９０度のＣＬＫで安定にデータ「１」を捉え、出力ｂ２として「１」を出力する。
【００６５】
しかし、９０度のＣＬＫを受付けるシフトレジスタの３段目のＦＦ１８ｃは、９０度のＣＬＫで安定にデータ「０」を捉えることができず、出力ｃ２として「１」を出力する。このような場合、図１２中の（２）に示すように、９０度のＣＬＫを受付けるシフトレジスタ１８は、「１」、「１」、「１」、「０」、「１」、「１」とトグルしないデータを出力する。
【００６６】
図１３及び図１４を用いて、シフトレジスタ１７〜２０による出力例の別例を説明する。図１３は、受信したデータの変化点が生成したＣＬＫの立ち上がりと少し近い場合のタイムチャートの一例を示す図である。図１３に示すように、送信側ＬＳＩ５０から受信したデータの変化点Ｐ１と０度のＣＬＫの立ち上がりとは、離れている。このため、０度のＣＬＫを受付けるシフトレジスタ１７は、安定にデータを捉え、トグルするデータを出力する。
【００６７】
また、図１３に示すタイムチャートの時刻Ｔ１における、０度のＣＬＫを受付けるシフトレジスタ１７における出力値は、図１４中の（１）に示すように変化する。図１４は、図１３に示すタイムチャートの時刻Ｔ１における、各シフトレジスタによる出力値の一例を示す図である。図１４中の（１）に示すように、０度のＣＬＫを受付けるシフトレジスタ１７は、「１」、「０」、「１」、「０」、「１」、「０」とトグルするデータを出力する。
【００６８】
なお、２７０度のＣＬＫも、送信側ＬＳＩ５０から受信したデータの変化点Ｐ１と離れている。このため、２７０度のＣＬＫを受付けるシフトレジスタ２０は、０度のＣＬＫを受付けるシフトレジスタ１７と同様に、安定にデータを捉え、トグルするデータを出力する。
【００６９】
また、図１３に示すように、送信側ＬＳＩ５０から受信したデータの変化点Ｐ１と９０度のＣＬＫの立ち上がり及び１８０度のＣＬＫの立ち上がりとが少し近い。このため、９０度のＣＬＫを受付けるシフトレジスタ１８または１８０度のＣＬＫを受付けるシフトレジスタ１９は、安定にデータを捉えることができない場合があるが、図１３に示す例では、安定にデータを捉えており、トグルするデータを出力する。
【００７０】
図７に戻り、判定回路３０は、受信したデータの変化点を特定し、特定した変化点に対して立ち上がりが遠くなるＣＬＫをシフトレジスタ１７〜２０による出力結果に基づいて、選択する。
【００７１】
図１５は、データの変化点に対して立ち上がりが遠くなるＣＬＫを説明する図である。図１５に示すように、送信側ＬＳＩ５０によって送信されたデータの変化点をＰ１とする。判定回路３０は、０度のＣＬＫと１８０度のＣＬＫとのうち、どちらのＣＬＫの立ち上がりがデータの変化点Ｐ１から離れているかを判定する。
【００７２】
図１５に示す例では、０度のＣＬＫの立ち上がりがＰ１と近く、１８０度のＣＬＫの立ち上がりがＰ１から離れている。この場合、判定回路３０は、１８０度のＣＬＫの方が、データの変化点Ｐ１よりも離れていると判定し、１８０度のＣＬＫを選択する。
【００７３】
図１６から図１９を用いて、判定回路によるＣＬＫを選択する動作を説明する。図１６は、判定回路が有する、データが安定に出力されているか否かを判定する回路の一例を示す図である。図１６に示すように、判定回路３０は、データが安定に出力されているか否かを判定する回路として、ＥＯＲ回路３１ａ〜３１ｅ、ＡＮＤ回路３１ｆ、ＥＯＲ回路３２ａ〜３２ｅ、ＡＮＤ回路３２ｆを有する。また、判定回路３０は、データが安定に出力されているか否かを判定する回路として、ＥＯＲ回路３３ａ〜３３ｅ、ＡＮＤ回路３３ｆ、ＥＯＲ回路３４ａ〜３４ｅ、ＡＮＤ回路３４ｆを有する。
【００７４】
判定回路３０は、図１６に示すように、各シフトレジスタにおいて隣接するＦＦの各段からの出力結果を比較し、データが安定に出力されているか否かを判定する。ここで、データが各ＣＬＫの立ち上がりで安定に捉えられた場合、隣接するＦＦが出力するデータはトグルする。このことから、判定回路３０は、各シフトレジスタによって算出された隣接するＦＦの各段からの出力結果の排他的論理和について論理積を算出することによって、データがトグルしているか否かを判定し、データが安定に出力されているか否かを判定する。
【００７５】
例えば、ＥＯＲ回路３１ａは、図１０に示すシフトレジスタ１７のＦＦ１７ａとＦＦ１７ｂとによって出力された結果を受付けて排他的論理和を算出し、算出した結果をＡＮＤ回路３１ｆに出力する。また、ＥＯＲ回路３１ｂは、図１０に示すシフトレジスタ１７のＦＦ１７ｂとＦＦ１７ｃとによって出力された結果を受付けて排他的論理和を算出し、算出した結果をＡＮＤ回路３１ｆに出力する。
【００７６】
また、ＥＯＲ回路３１ｃは、図１０に示すシフトレジスタ１７のＦＦ１７ｃとＦＦ１７ｄとによって出力された結果を受付けて排他的論理和を算出し、算出した結果をＡＮＤ回路３１ｆに出力する。ＥＯＲ回路３１ｄは、図１０に示すシフトレジスタ１７のＦＦ１７ｄとＦＦ１７ｅとによって出力された結果を受付けて排他的論理和を算出し、算出した結果をＡＮＤ回路３１ｆに出力する。
【００７７】
また、ＥＯＲ回路３１ｅは、図１０に示すシフトレジスタ１７のＦＦ１７ｅとＦＦ１７ｆとによって出力された結果を受付けて排他的論理和を算出し、算出した結果をＡＮＤ回路３１ｆに出力する。
【００７８】
そして、ＡＮＤ回路３１ｆは、ＥＯＲ回路３１ａ〜３１ｅによって出力された結果を受付け、受付けた値に基づいてデータがトグルしているか否かを判定する。ここで、ＡＮＤ回路３１ｆは、ＥＯＲ回路３１ａ〜３１ｅによって出力された結果のすべてが「１」であった場合、データが安定に出力されており、トグルしていることを示す「１」を出力する。
【００７９】
図１７は、各シフトレジスタによって出力された結果からデータがトグルしているか否かを判定する真理値表の一例を示す図である。図１７に示す「ｘ」は、「０」または「１」のいずれの値でもよいことを示す。
【００８０】
また、図１７に示す「採用エッジ」の「ｙ＝１」である場合とは、０度のＣＬＫでデータを捉えた場合を示し、「採用エッジ」の「ｙ＝２」である場合とは、９０度のＣＬＫでデータを捉えた場合を示す。同様に、図１７に示す「採用エッジ」の「ｙ＝３」である場合とは、１８０度のＣＬＫでデータを捉えた場合を示し、「採用エッジ」の「ｙ＝４」である場合とは、２７０度のＣＬＫでデータを捉えた場合を示す。
【００８１】
図１７に示すように、各段のＦＦ回路が出力した値がトグルしていない場合、判定回路３０は、不安定なＣＬＫから遠いＣＬＫを０度のＣＬＫまたは１８０度のＣＬＫから選択する。例えば、判定回路３０は、９０度のＣＬＫまたは１８０度のＣＬＫが不安定であると判定した場合、０度のＣＬＫを選択する。また、判定回路３０は、０度のＣＬＫまたは２７０度のＣＬＫが不安定であると判定した場合、１８０度のＣＬＫを選択する。
【００８２】
図１８は、判定回路が有する、データの変化点を判定する回路の一例を示す図である。図１８に示すように、判定回路３０は、データの変化点を判定する回路として、ＥＯＲ回路３５〜３８を有する。判定回路３０は、図１８に示すように、ＣＬＫが隣接するシフトレジスタの同じ段のＦＦ回路によって出力された結果を比較し、データの変化点を判定する。
【００８３】
例えば、ＥＯＲ回路３５は、シフトレジスタ１７のＦＦ１７ａとシフトレジスタ１８のＦＦ１８ａによって出力された結果を受付けて排他的論理和を算出し、算出した結果を出力する。また、ＥＯＲ回路３６は、シフトレジスタ１８のＦＦ１８ａとシフトレジスタ１９のＦＦ１９ａによって出力された結果を受付けて排他的論理和を算出し、算出した結果を出力する。
【００８４】
同様に、ＥＯＲ回路３７は、シフトレジスタ１９のＦＦ１９ａとシフトレジスタ２０のＦＦ２０ａによって出力された結果を受付けて排他的論理和を算出し、算出した結果を出力する。また、ＥＯＲ回路３８は、シフトレジスタ２０のＦＦ２０ａとシフトレジスタ１７のＦＦ１７ｂによって出力された結果を受付けて排他的論理和を算出し、算出した結果を出力する。
【００８５】
そして、判定回路３０は、ＥＯＲ回路３５〜３８によって出力された結果に基づいてデータの変化点を判定する。ここで、判定回路３０は、例えば、ＥＯＲ回路３５によって出力された結果が「１」であった場合、シフトレジスタ１７が受付ける０度のＣＬＫとシフトレジスタ１８が受付ける９０度のＣＬＫとの間でデータが変化すると判定する。
【００８６】
図１９は、各シフトレジスタによって出力された結果からデータの変化点を判定する真理値表の一例を示す図である。データの変化点を跨いだタイミングで、ＦＦが出力した値が変化するので、判定回路３０は、図１９に示すように、ＣＬＫが隣接するシフトレジスタの同じ段のＦＦからの出力結果を比較し、データの変化点を判定する。そして、判定回路３０は、データの変化点から遠いＣＬＫを０度のＣＬＫまたは１８０度のＣＬＫから選択する。
【００８７】
例えば、図１９中の（１）に示すように、判定回路３０は、１８０度のＣＬＫと２７０度のＣＬＫとの間で出力値が変化した場合、０度のＣＬＫを選択する。また、図１９中の（２）に示すように、判定回路３０は、９０度のＣＬＫと１８０度のＣＬＫとの間で出力値が変化した場合、０度のＣＬＫを選択する。また、図１９中の（３）に示すように、判定回路３０は、０度のＣＬＫと９０度のＣＬＫとの間で出力値が変化した場合、１８０度のＣＬＫを選択する。
【００８８】
［処理の処理手順］
次に図２０を用いて、実施例１に係る同期化回路１０による同期化処理の処理手順を説明する。図２０は、同期化回路による同期化処理の処理手順を示すフローチャートである。同期化回路１０は、送信側ＬＳＩ５０によって転送されたトグルデータを受信することを契機に処理を実行する。
【００８９】
図２０に示すように、同期化回路１０は、送信側ＬＳＩ５０によって転送されたトグルデータを受信する（ステップＳ１０１）。そして、同期化回路１０において、位相差判定回路１５は、受信したデータを受付け（ステップＳ１０２）、位相差判定処理を実行する（ステップＳ１０３）。
【００９０】
位相差判定回路１５は、送信側ＬＳＩ５０によって送信されたデータの変化点と内部ＣＬＫの立ち上がりとが遠いか否かを判定する（ステップＳ１０４）。ここで、同期化回路１０は、位相差判定回路１５によって送信側ＬＳＩ５０によって送信されたデータの変化点と内部ＣＬＫの立ち上がりとが遠いと判定された場合（ステップＳ１０４、Ｙｅｓ）、以下の処理を実行する。すなわち、同期化回路１０は、第１のＦＦ１１を１段目としてデータを同期化する（ステップＳ１０５）。
【００９１】
一方、同期化回路１０は、位相差判定回路１５によって送信側ＬＳＩ５０によって送信されたデータの変化点と内部ＣＬＫの立ち上がりとが遠くないと判定された場合（ステップＳ１０４、Ｎｏ）、以下の処理を実行する。すなわち、同期化回路１０は、第２のＦＦ１２を１段目、第１のＦＦ１１を２段目にしてデータを同期化する（ステップＳ１０６）。
【００９２】
次に、図２１を用いて位相差判定回路１５による位相差判定処理の処理手順を説明する。図２１は、位相差判定回路による位相差判定処理の処理手順を示すフローチャートである。なお、この処理は、図２０に示すステップＳ１０３の処理に対応する。
【００９３】
図２１に示すように、位相差判定回路１５において、各シフトレジスタがトグルデータを連続して受信する（ステップＳ２０１）。そして、位相差判定回路１５において、シフトレジスタが６τ以上のトグルするデータを受信した場合、判定回路３０が判定を実行する（ステップＳ２０２）。
【００９４】
判定回路３０は、ＡＮＤ回路３１ｆまたはＡＮＤ回路３４ｆのいずれかの出力結果が「０」であるか否かを判定する（ステップＳ２０３）。ここで、判定回路３０は、ＡＮＤ回路３１ｆまたはＡＮＤ回路３４ｆのいずれかの出力結果が「０」であると判定した場合（ステップＳ２０３、Ｙｅｓ）、内部ＣＬＫでデータを捉えると不安定であると判定し、以下の処理を実行する。すなわち、判定回路３０は、位相を反転させた内部ＣＬＫでデータを捉える第２のＦＦ１２を１段目に選択し、ＡＮＤ回路１４ｂを選択する（ステップＳ２０７）。
【００９５】
一方、判定回路３０は、ＡＮＤ回路３１ｆまたはＡＮＤ回路３４ｆのいずれの出力結果も「０」でないと判定した場合（ステップＳ２０３、Ｎｏ）、ＡＮＤ回路３２ｆまたはＡＮＤ回路３３ｆのいずれかの出力結果が「０」であるか否かを判定する（ステップＳ２０４）。
【００９６】
ここで、判定回路３０は、ＡＮＤ回路３２ｆまたはＡＮＤ回路３３ｆのいずれかの出力結果が「０」であると判定した場合（ステップＳ２０４、Ｙｅｓ）、内部ＣＬＫでデータを捉えると安定であると判定し、以下の処理を実行する。すなわち、判定回路３０は、内部ＣＬＫでデータを捉える第１のＦＦ１１を１段目に選択し、ＡＮＤ回路１４ａを選択する（ステップＳ２０６）。
【００９７】
一方、判定回路３０は、ＡＮＤ回路３２ｆまたはＡＮＤ回路３３ｆのいずれの出力結果も「０」でないと判定した場合（ステップＳ２０４、Ｎｏ）、ＥＯＲ回路３５またはＥＯＲ回路３８のいずれかの出力結果が「１」であるか否かを判定する（ステップＳ２０５）。ここで、判定回路３０は、ＥＯＲ回路３５またはＥＯＲ回路３８のいずれかの出力結果が「１」であると判定した場合（ステップＳ２０５、Ｙｅｓ）、データの変化点が０度のＣＬＫに近いと判定し、以下の処理を実行する。すなわち、判定回路３０は、位相を反転させた内部ＣＬＫでデータを捉える第２のＦＦ１２を１段目に選択し、ＡＮＤ回路１４ｂを選択する（ステップＳ２０７）。
【００９８】
一方、判定回路３０は、ＥＯＲ回路３５またはＥＯＲ回路３８のいずれの出力結果も「１」でないと判定した場合（ステップＳ２０５、Ｎｏ）、データの変化点が０度のＣＬＫから遠いと判定し、以下の処理を実行する。すなわち、判定回路３０は、内部ＣＬＫでデータを捉える第１のＦＦ１１を１段目に選択し、ＡＮＤ回路１４ａを選択する（ステップＳ２０６）。そして、判定回路３０は、ステップＳ２０６またはステップＳ２０７の後、位相差判定処理を終了する。
【００９９】
［実施例１の効果］
上述してきたように、実施例１に係る同期化回路１０は、内部ＣＬＫの位相でトグルデータを安定に捉えられるか否かを判定しトグルデータの受信に適した１段目のＦＦを予め選択する。この結果、同期化回路１０は、トグルデータを受信した場合、内部ＣＬＫの位相に短時間で同期化できる。ここで、同期化回路１０は、内部ＣＬＫと異なる位相で受信したデータを、１τ程度以内で同期化できる。
【０１００】
この結果、同期化回路１０は、データ転送によるレイテンシを改善できる。さらに、同期化回路１０は、受信側の内部ＣＬＫを同期化に適用できるので、受信側のＬＳＩが有するＲＡＭ２や組み合わせ順序回路３などへの影響を軽減できる。
【実施例２】
【０１０１】
実施例１では、ＣＬＫ生成回路１６が内部ＣＬＫに対して位相が０度、９０度、１８０度、２７０度ずれた４種のＣＬＫを生成する例について説明した。ところで、ＣＬＫ生成回路が生成するＣＬＫの数が多ければ、送信側ＬＳＩ５０によって送信されたデータと内部ＣＬＫとの位相差の判定がより正確になる。そこで、実施例２では、ＣＬＫ生成回路において、８種類のＣＬＫを生成する場合について説明する。
【０１０２】
［実施例２に係る位相差判定回路の構成］
次に、図２２を用いて、実施例２に係る位相差判定回路の構成を説明する。図２２は、実施例２に係る位相差判定回路の構成を示すブロック図である。図２２に示すように、実施例２に係る位相差判定回路１００は、ＣＬＫ生成回路１１０と、シフトレジスタ１１１〜１１８と、判定回路１２０とを有する。
【０１０３】
ＣＬＫ生成回路１１０は、ＤＬＬ（delay-locked  loop）やＤＥＬＡＹ素子などによって、内部ＣＬＫを基準として位相を少しずつずらした８つのＣＬＫを生成する。例えば、ＣＬＫ生成回路１１０は、内部ＣＬＫを基準とした場合、内部ＣＬＫから０度ずれたＣＬＫ、内部ＣＬＫから４５度ずれたＣＬＫ、内部ＣＬＫから９０度ずれたＣＬＫ、内部ＣＬＫから１３５度ずれたＣＬＫを生成する。また、ＣＬＫ生成回路１１０は、内部ＣＬＫから１８０度ずれたＣＬＫ、内部ＣＬＫから２２５度ずれたＣＬＫ、内部ＣＬＫから２７０度ずれたＣＬＫ、内部ＣＬＫから３１５度ずれたＣＬＫを生成する。
【０１０４】
なお、実施例１と同様に、内部ＣＬＫから４５度ずれたＣＬＫを「４５度のＣＬＫ」と記し、内部ＣＬＫから１３５度ずれたＣＬＫを「１３５度のＣＬＫ」と記す。また、内部ＣＬＫから２２５度ずれたＣＬＫを「２２５度のＣＬＫ」と記し、内部ＣＬＫから３１５度ずれたＣＬＫを「３１５度のＣＬＫ」と記す。
【０１０５】
シフトレジスタ１１１〜１１８の構成は、実施例１に係るシフトレジスタ１７〜２０の構成と同様であるので、詳細な説明は省略する。
【０１０６】
判定回路１２０は、実施例１に係る判定回路３０の構成と同様であるので、詳細な説明は省略する。
【０１０７】
図２３は、各シフトレジスタによって出力された結果からデータがトグルしているか否かを判定する真理値表の一例を示す図である。図２３に示す「ｘ」は、「０」または「１」のいずれの値でもよいことを示す。判定回路１２０は、各段のＦＦ回路が出力した値がトグルしていない場合、不安定なＣＬＫから遠いＣＬＫを０度のＣＬＫまたは１８０度のＣＬＫから選択する。
【０１０８】
また、図２３に示す「採用エッジ」の「ｙ＝１」である場合とは、０度のＣＬＫでデータを捉えた場合を示し、「採用エッジ」の「ｙ＝２」である場合とは、４５度のＣＬＫでデータを捉えた場合を示す。同様に、図２３に示す「採用エッジ」の「ｙ＝３」である場合とは、９０度のＣＬＫでデータを捉えた場合を示し、「採用エッジ」の「ｙ＝４」である場合とは、１３５度のＣＬＫでデータを捉えた場合を示す。
【０１０９】
また、図２３に示す「採用エッジ」の「ｙ＝５」である場合とは、１８０度のＣＬＫでデータを捉えた場合を示し、「採用エッジ」の「ｙ＝６」である場合とは、２２５度のＣＬＫでデータを捉えた場合を示す。同様に、図２３に示す「採用エッジ」の「ｙ＝７」である場合とは、２７０度のＣＬＫでデータを捉えた場合を示し、「採用エッジ」の「ｙ＝８」である場合とは、３１５度のＣＬＫでデータを捉えた場合を示す。
【０１１０】
例えば、判定回路１２０は、９０度のＣＬＫ、１３５度のＣＬＫ、１８０度のＣＬＫ、２２５度のＣＬＫのいずれかが不安定であると判定した場合、０度のＣＬＫを選択する。また、判定回路１２０は、０度のＣＬＫ、４５度のＣＬＫ、２７０度のＣＬＫ、３１５度のＣＬＫのいずれかが不安定であると判定した場合、１８０度のＣＬＫを選択する。
【０１１１】
図２４は、各シフトレジスタによって出力された結果からデータの変化点を判定する真理値表の一例を示す図である。データの変化点を跨いだタイミングで、ＦＦ回路が出力した値が変化するので、判定回路１２０は、図２４に示すように、ＣＬＫが隣接するシフトレジスタの同じ段のＦＦからの出力結果を比較し、データの変化点を判定する。そして、判定回路１２０は、データの変化点から遠いＣＬＫを０度のＣＬＫまたは１８０度のＣＬＫから選択する。
【０１１２】
例えば、図２４中の（１）に示すように、判定回路１２０は、２７０度のＣＬＫと３１５度のＣＬＫとの間で出力値が変化した場合、１８０度のＣＬＫを選択する。また、図２４中の（２）に示すように、判定回路１２０は、２２５度のＣＬＫと２７０度のＣＬＫとの間で出力値が変化した場合、０度のＣＬＫを選択する。また、図２４中の（３）に示すように、判定回路１２０は、１８０度のＣＬＫと２２５度のＣＬＫとの間で出力値が変化した場合、０度のＣＬＫを選択する。
【０１１３】
また、図２４中の（４）に示すように、判定回路１２０は、１３５度のＣＬＫと１８０度のＣＬＫとの間で出力値が変化した場合、０度のＣＬＫを選択する。また、図２４中の（５）に示すように、判定回路１２０は、９０度のＣＬＫと１３５度のＣＬＫとの間で出力値が変化した場合、０度のＣＬＫを選択する。
【０１１４】
また、図２４中の（６）に示すように、判定回路１２０は、４５度のＣＬＫと９０度のＣＬＫとの間で出力値が変化した場合、１８０度のＣＬＫを選択する。また、図２４中の（７）に示すように、判定回路１２０は、０度のＣＬＫと４５度のＣＬＫとの間で出力値が変化した場合、１８０度のＣＬＫを選択する。
【０１１５】
［実施例２の効果］
上述してきたように、実施例２では、ＣＬＫ生成回路１１０が位相の異なる８種類のＣＬＫを生成するので、より正確にデータの変化点から遠いＣＬＫを判定することができる。
【実施例３】
【０１１６】
ところで、本発明は、上述した実施例以外にも、種々の異なる形態にて実施されてよい。そこで、実施例３では、本発明に含まれる他の実施例について説明する。
【０１１７】
（システム構成等）
本実施例において説明した各処理のうち自動的に行われるものとして説明した処理の全部または一部を手動的に行うこともできる。あるいは、手動的に行われるものとして説明した処理の全部又は一部を公知の方法で自動的に行うこともできる。この他、上記文章中や図面中で示した処理手順、制御手順、具体的名称については、特記する場合を除いて任意に変更することができる。
【０１１８】
また、各種の負荷や使用状況などに応じて、各実施例において説明した各処理の各ステップでの処理の順番を変更してもよい。
【符号の説明】
【０１１９】
１  受信側ＬＳＩ
２  ＲＡＭ
３  組み合わせ順序回路
１０  同期化回路
１１  第１のＦＦ
１２  第２のＦＦ
１３  インバータ
１４  マルチプレクサ
１５  位相差判定回路
１６  ＣＬＫ生成回路
１７〜２０  シフトレジスタ
３０  判定回路
５０  送信側ＬＳＩ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2012244598.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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