(57)【要約】【課題】Ａ／Ｄ変換回路によるアナログ・デジタル変換動作に伴う消費電力を低減し、かつ、高い精度の変換結果を得ることができる撮像装置を提供する。【解決手段】画素が行列状に複数配置された画素部と、対応する列の画素信号の大きさに応じた遅延時間でパルス信号を走行させる遅延素子が円環状に複数段連結された複数のパルス走行回路と、対応する１つの遅延素子からの遅延出力信号が入力され、入力信号を反転した第１の反転信号を出力する第１の反転回路と、第１の反転信号を反転した第２の反転信号を出力する第２の反転回路とを具備した複数のラッチ回路と、ラッチ回路による反転動作を制御するラッチ制御回路と、を備え、パルス走行期間に遅延出力信号の反転動作を禁止し、パルス走行期間が終了する前の予め定めたラッチタイミングのときに遅延出力信号の反転動作を許可し、ラッチ期間に第１の反転回路に第２の反転信号の反転動作を行わせる。【選択図】図１
2012238945.tif 000002
【特許請求の範囲】
【請求項１】
入射した光量に応じた画素信号を出力する画素が、二次元の行列状に複数配置された画素部と、
前記画素部の１列毎または複数列毎に配置され、対応する列の前記画素から出力された画素信号の大きさに応じた遅延時間でパルス信号を走行させる遅延素子が円環状に複数段連結された複数のパルス走行回路と、
前記複数のパルス走行回路内の前記遅延素子毎に配置され、対応する１つの前記遅延素子から出力された遅延出力信号が入力され、入力された入力信号を反転した第１の反転信号を出力する第１の反転回路と、前記第１の反転回路から出力された前記第１の反転信号を反転した第２の反転信号を出力する第２の反転回路とを具備した複数のラッチ回路と、
前記ラッチ回路に入力された前記遅延出力信号または該ラッチ回路内の前記第２の反転信号のいずれか１つの信号を、前記入力信号として前記第１の反転回路に入力させるラッチ動作信号と、前記ラッチ回路内の前記第１の反転回路による前記入力信号の反転動作を禁止させる反転禁止信号とによって、前記パルス信号が前記パルス走行回路内を走行しているパルス走行期間中の前記ラッチ回路による反転動作と、前記パルス走行期間が終了した後のラッチ期間中の前記ラッチ回路による反転動作とを制御するラッチ制御回路と、
を備え、
前記ラッチ制御回路は、
前記パルス走行期間に、前記反転禁止信号によって前記第１の反転回路による前記遅延出力信号の反転動作を禁止し、
前記パルス走行期間が終了する前の予め定めたラッチタイミングのときに、前記反転禁止信号によって前記第１の反転回路による前記遅延出力信号の反転動作を許可し、
前記ラッチ期間に、前記ラッチ動作信号によって前記第１の反転回路に前記第２の反転信号の反転動作を行わせる、
ことを特徴とする撮像装置。
【請求項２】
前記ラッチ回路は、さらに、
前記遅延出力信号と前記反転禁止信号とが入力され、該入力された反転禁止信号に応じて、該入力された遅延出力信号を反転した信号または固定値の信号を第３の反転信号として出力する第３の反転回路、
を具備し、
前記第３の反転信号を、対応する１つの前記遅延素子から出力された前記遅延出力信号とする、
ことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第３の反転回路は、
ＮＡＮＤ（否定論理積）回路またはＮＯＲ（否定論理和）回路であり、
前記第１の反転回路および第２の反転回路は、
ＮＯＴ（論理否定）回路である、
ことを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記第１の反転回路は、さらに、
前記反転禁止信号が入力され、該入力された反転禁止信号に応じて、前記入力信号を反転した信号または固定値の信号を前記第１の反転信号として出力する、
ことを特徴とする請求項１に記載の撮像装置。
【請求項５】
前記第１の反転回路は、
ＮＡＮＤ（否定論理積）回路またはＮＯＲ（否定論理和）回路であり、
前記第２の反転回路は、
ＮＯＴ（論理否定）回路である、
ことを特徴とする請求項４に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、特に画素列毎にＡ／Ｄ変換回路が配置される撮像装置に関する。
【背景技術】
【０００２】
近年、撮像装置は、静止画用カメラ、動画用カメラ、医療用内視鏡カメラ、産業用内視鏡カメラ、ロボット用の高性能視覚センサ、または自動車用の周辺監視視覚センサなど、様々な機器に使用されている。これらの機器に使用される撮像装置としては、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）イメージセンサ、およびＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）イメージセンサが知られている。
【０００３】
ここで、ＣＭＯＳイメージセンサは、一般的な半導体の製造プロセスと同様の手法で製造することが可能であることから、センサ内に種々の機能回路を組み込むことにより、ＣＭＯＳイメージセンサの多機能化を可能としている。このセンサ内に機能回路を組み込んだイメージセンサとして、例えば、特許文献１に示すような、行列状に配置された画素アレイの列（カラム）毎にＡ／Ｄ（アナログ・デジタル）変換回路を備え、行単位でＡ／Ｄ変換したデジタル信号を出力するイメージセンサ（以下、「カラムＡＤイメージセンサ」という）に関する技術が開示されている。
【０００４】
また、上述のようなカラムＡＤイメージセンサに搭載されるＡ／Ｄ変換回路として、例えば、図１０に示したような構成のパルス遅延型Ａ／Ｄ変換回路が知られている（非特許文献１参照）。
【０００５】
図１０は、従来のＡ／Ｄ変換回路の概略構成を示したブロック図である。図１０において、Ａ／Ｄ変換回路１００は、パルス走行回路１０と、カウンタ１６と、ラッチ１８と、ラッチ＆エンコーダ１２とから構成される。
【０００６】
パルス走行回路１０は、一方の入力端子にパルス信号ＳｔａｒｔＰが入力され、他方の入力端子に最終段の遅延素子の出力信号が入力されるＮＡＮＤ（否定論理積）型遅延素子ＤＵ−１と、前段の遅延素子の出力信号が入力されるｎ−１個のバッファ型遅延素子ＤＵ−２〜ＤＵ−ｎとがリング状に連結されている。パルス走行回路１０内の遅延素子ＤＵ−１〜ＤＵ−ｎには、電源電圧としてアナログ・デジタル変換の対象となるアナログ入力信号（電圧）Ｖｉｎが供給されている。
【０００７】
パルス走行回路１０にパルス信号ＳｔａｒｔＰを入力すると、パルス信号ＳｔａｒｔＰは、リング状に構成された遅延素子ＤＵ−１〜ＤＵ−ｎに供給されたアナログ入力信号Ｖｉｎの電圧の大きさに応じた遅延時間をもってパルス走行回路１０内を走行（周回）する。このとき、所定時間内にパルス信号ＳｔａｒｔＰが通過する遅延素子ＤＵ−１〜ＤＵ−ｎの段数は、アナログ入力信号Ｖｉｎの電圧の大きさに応じた遅延素子ＤＵ−１〜ＤＵ−ｎのそれぞれ（以下、遅延素子ＤＵ−１〜ＤＵ−ｎの内、いずれか１つを示すときには、「遅延素子ＤＵ」という）の遅延時間によって決まる。すなわち、パルス信号ＳｔａｒｔＰが所定時間内に通過する遅延素子ＤＵの段数は、電源側に供給されたアナログ入力信号Ｖｉｎの電圧の大きさによって決まることとなる。
【０００８】
カウンタ１６は、パルス走行回路１０内の遅延素子ＤＵ−１〜ＤＵ−ｎの１つの接続点（ｎ）に接続され、この接続点（ｎ）の信号、すなわち、遅延素子ＤＵ−ｎの出力信号の変化に基づいて、パルス信号ＳｔａｒｔＰがパルス走行回路１０内を周回した周回数を計測する。そして、カウンタ１６は、計測したパルス信号ＳｔａｒｔＰの周回数を、デジタルデータとして出力する。
【０００９】
ラッチ１８は、ラッチ駆動信号ＣＬＫ−ＳＷ１、ＣＬＫ−ＳＷ２の入力タイミングで、カウンタ１６が出力したデジタルデータ、すなわち、パルス信号ＳｔａｒｔＰがパルス走行回路１０内を周回した周回数を保持（ラッチ）する。そして、ラッチ１８は、保持した結果のデジタルデータを、デジタルデータａとして出力する。
【００１０】
ラッチ＆エンコーダ１２は、パルス走行回路１０内の遅延素子ＤＵ−１〜ＤＵ−ｎの各接続点（１）〜（ｎ）に接続され、ラッチ駆動信号ＣＬＫ−ＳＷ１、ＣＬＫ−ＳＷ２の入力タイミングで、各接続点（１）〜（ｎ）の信号、すなわち、遅延素子ＤＵ−１〜ＤＵ−ｎのそれぞれの出力信号を保持（ラッチ）する。この保持した結果が、パルス信号ＳｔａｒｔＰがパルス走行回路１０内を走行しているときの、パルス走行回路１０内での走行位置である。そして、ラッチ＆エンコーダ１２は、保持した結果のデジタルデータをエンコードした後、デジタルデータｂとして出力する。
【００１１】
Ａ／Ｄ変換回路１００を駆動するための駆動信号、すなわち、パルス信号ＳｔａｒｔＰ、ラッチ駆動信号ＣＬＫ−ＳＷ１、ＣＬＫ−ＳＷ２は、例えば、図１０に示したような、Ａ／Ｄ変換回路１００の外部に配置されたタイミングジェネレータ３０から出力される。
【００１２】
Ａ／Ｄ変換回路１００は、ラッチ１８から出力されたデジタルデータａを、Ａ／Ｄ変換回路１００がアナログ・デジタル変換したデジタルデータＤＴの上位ビットとし、ラッチ＆エンコーダ１２から出力されたデジタルデータｂを、Ａ／Ｄ変換回路１００がアナログ・デジタル変換したデジタルデータＤＴの下位ビットとして出力する。
【００１３】
ここで、Ａ／Ｄ変換回路１００におけるアナログ・デジタル変換の方法について説明する。図１１は、パルス走行回路１０の電源側に供給されたアナログ入力信号Ｖｉｎの電圧の大きさと、パルス走行回路１０内を走行するパルス信号ＳｔａｒｔＰの伝播遅延時間との関係の例を示したグラフである。図１１に示したように、アナログ入力信号Ｖｉｎの電圧が低い場合には、パルス信号ＳｔａｒｔＰの伝播遅延時間が大きくなり、アナログ入力信号Ｖｉｎの電圧が高い場合には、パルス信号ＳｔａｒｔＰの伝播遅延時間は小さくなる。
【００１４】
このように、アナログ入力信号Ｖｉｎの電圧の大きさに応じて、パルス走行回路１０内を走行するパルス信号ＳｔａｒｔＰの伝播遅延時間が変化する。すなわち、アナログ入力信号Ｖｉｎの電圧の大きさに応じて、パルス信号ＳｔａｒｔＰがパルス走行回路１０内の遅延素子ＤＵを通過する通過段数（および周回数）が変わる。このパルス信号ＳｔａｒｔＰがパルス走行回路１０内の遅延素子ＤＵを通過する通過段数（および周回数）が、Ａ／Ｄ変換回路１００がアナログ・デジタル変換したデジタルデータＤＴとなる。
【００１５】
ところで、図１０に示したラッチ＆エンコーダ１２およびラッチ１８内に配置されるラッチ回路の構成としては、例えば、特許文献２で開示されているようなマスタースレーブ型のラッチ回路の構成が知られている。図１２は、従来のＡ／Ｄ変換回路１００内におけるラッチ回路の接続を示した概略のブロック図である。図１２は、図１０に示したＡ／Ｄ変換回路１００に、特許文献２で開示されているマスタースレーブ型のラッチ回路と同等のラッチ回路２０を適用した場合の一例を示している。なお、図１２においては、Ａ／Ｄ変換回路１００の構成の一部の接続（ラッチ＆エンコーダ１２内のラッチ回路２０とパルス走行回路１０との接続）のみを示している。
【００１６】
図１２に示したように、ラッチ＆エンコーダ１２内には、パルス走行回路１０内の遅延素子ＤＵの数に応じた複数のラッチ回路２０が、各遅延素子ＤＵの接続点（１）〜（ｎ）に接続されるように配置される。また、図１２には示していないが、ラッチ１８内にも、カウンタ１６の桁数に応じた複数のラッチ回路２０が配置される。以下の説明においては、パルス走行回路１０とラッチ＆エンコーダ１２との接続に注目して説明を行う。
【００１７】
ラッチ回路２０は、スイッチＳＷ１と、インバータ（論理否定）回路ＩＮＶ１およびＩＮＶ２と、スイッチＳＷ２とから構成される。そして、インバータ回路ＩＮＶ１の入力端子には、パルス走行回路１０内の遅延素子ＤＵの出力端子がスイッチＳＷ１を介して接続され、出力端子は、エンコーダの入力端子に接続される。また、インバータ回路ＩＮＶ２の入力端子には、インバータ回路ＩＮＶ１の出力端子が接続され、出力端子は、スイッチＳＷ２を介してインバータ回路ＩＮＶ１の入力端子に接続される。
【００１８】
スイッチＳＷ１およびスイッチＳＷ２は、それぞれ、タイミングジェネレータ３０から入力されるラッチ駆動信号ＣＬＫ−ＳＷ１、またはラッチ駆動信号ＣＬＫ−ＳＷ２によって、入力端子と出力端子との接続が制御される。例えば、スイッチＳＷ１およびスイッチＳＷ２のそれぞれは、ラッチ駆動信号が“Ｈ”レベルのときに接続（ＯＮ）状態になり、“Ｌ”レベルのときに切断（ＯＦＦ）状態になる。これにより、スイッチＳＷ１は、遅延素子ＤＵの出力端子とインバータ回路ＩＮＶ１の入力端子との接続を制御し、スイッチＳＷ２は、インバータ回路ＩＮＶ１の出力端子とインバータ回路ＩＮＶ１の入力端子との接続を制御する。
【００１９】
ここで、Ａ／Ｄ変換回路１００によるアナログ・デジタル変換の動作における駆動方法について説明する。図１３は、従来のＡ／Ｄ変換回路１００によるアナログ・デジタル変換動作における駆動タイミングを示したタイミングチャートである。図１３には、タイミングジェネレータ３０から入力されるパルス信号ＳｔａｒｔＰとラッチ駆動信号ＣＬＫ−ＳＷ１およびＣＬＫ−ＳＷ２とを示している。Ａ／Ｄ変換回路１００では、ラッチ１８およびラッチ＆エンコーダ１２が、サンプリング周期であるラッチ駆動信号ＣＬＫ−ＳＷ１、ＣＬＫ−ＳＷ２の周期毎に、パルス信号ＳｔａｒｔＰがパルス走行回路１０内の遅延素子ＤＵを通過した通過段数（および周回数）をラッチ（保持）する。そして、Ａ／Ｄ変換回路１００は、ラッチ１８およびラッチ＆エンコーダ１２に保持したそれぞれの結果に基づいたデジタルデータＤＴを出力する。
【００２０】
以下、図１３を参照して、Ａ／Ｄ変換回路１００が１つのデジタルデータＤＴを出力するアナログ・デジタル変換動作のタイミングについて説明する。なお、以下の説明においては、以下の説明においては、図１３に示したスイッチＳＷ１およびスイッチＳＷ２のそれぞれが、ラッチ駆動信号が“Ｈ”レベルで接続（ＯＮ）状態になり、“Ｌ”レベルで切断（ＯＦＦ）状態になるものとして説明する。
【００２１】
まず、タイミングジェネレータ３０は、ラッチ駆動信号ＣＬＫ−ＳＷ１が“Ｈ”レベル、ラッチ駆動信号ＣＬＫ−ＳＷ２が“Ｌ”レベルの状態のときに、パルス信号ＳｔａｒｔＰを“Ｈ”レベルにする。これにより、パルス信号ＳｔａｒｔＰは、Ａ／Ｄ変換回路１００の入力端子に入力されたアナログ・デジタル変換の対象となるアナログ入力信号Ｖｉｎの電圧の大きさに応じた伝播遅延時間で、パルス走行回路１０内を走行する。
【００２２】
続いて、タイミングジェネレータ３０は、アナログ・デジタル変換が終了するタイミングで、ラッチ駆動信号ＣＬＫ−ＳＷ１を“Ｌ”レベル、ラッチ駆動信号ＣＬＫ−ＳＷ２を“Ｈ”レベルにする。これにより、ラッチ１８内の各ラッチ回路２０は、カウンタ１６が計測したパルス信号ＳｔａｒｔＰの周回数をラッチし、ラッチした周回数をデジタルデータａとして出力する。また、ラッチ＆エンコーダ１２内の各ラッチ回路２０は、パルス走行回路１０内の各接続点の信号、すなわち、パルス信号ＳｔａｒｔＰがパルス走行回路１０内を走行した走行位置をラッチし、ラッチした走行位置をエンコードした後、デジタルデータｂとして出力する。
【００２３】
なお、タイミングジェネレータ３０は、ラッチ１８およびラッチ＆エンコーダ１２がそれぞれ、パルス信号ＳｔａｒｔＰの走行位置（および周回数）をラッチした後、パルス信号ＳｔａｒｔＰを“Ｌ”レベルにする。これにより、パルス信号ＳｔａｒｔＰのパルス走行回路１０内の走行が停止する。
【００２４】
このようなタイミングで、Ａ／Ｄ変換回路１００は、入力端子に入力されたアナログ入力信号Ｖｉｎの電圧の大きさに応じてアナログ・デジタル変換した、１つのデジタルデータＤＴを出力する。以降、同様に、タイミングジェネレータ３０がパルス信号ＳｔａｒｔＰとラッチ駆動信号ＣＬＫ−ＳＷ１およびＣＬＫ−ＳＷ２を制御する。これにより、Ａ／Ｄ変換回路１００は、アナログ入力信号Ｖｉｎの電圧の大きさに応じたデジタルデータＤＴを、ラッチ駆動信号ＣＬＫ−ＳＷ１、ＣＬＫ−ＳＷ２の周期に応じて周期的に出力する。
【００２５】
カラムＡＤイメージセンサは、上述したようなＡ／Ｄ変換回路を、行列状に配置された画素アレイの列（カラム）毎に備える。図１４は、従来のＡ／Ｄ変換回路を列毎に備えた撮像装置の概略構成を示したブロック図である。図１４では、上述したＡ／Ｄ変換回路１００を画素アレイの各列に配置したカラムＡＤイメージセンサの構成を示している。図１４に示したカラムＡＤイメージセンサ６０は、画素アレイ５０と、複数のＡ／Ｄ変換回路１００と、駆動制御回路２００と、電源回路３００とから構成される。
【００２６】
画素アレイ５０は、光電変換素子を含む複数の単位画素１１が行方向および列方向の二次元のアレイ状に配置されている。単位画素１１は、駆動制御回路２００から入力された画素駆動信号に応じて、受光した光信号情報をアナログ信号に変換して、それぞれの列の垂直信号線に出力する。
【００２７】
Ａ／Ｄ変換回路１００は、画素アレイ５０の各列の垂直信号線に接続され、画素アレイ５０内の各単位画素１１から出力されたアナログ信号をアナログ・デジタル変換したデジタルデータＤＴを出力する。Ａ／Ｄ変換回路１００がアナログ・デジタル変換したデジタルデータＤＴは、データ出力線８０１から順次、カラムＡＤイメージセンサ６０の外部に出力される。
【００２８】
駆動制御回路２００は、カラムＡＤイメージセンサ６０内の各構成要素を駆動するための駆動制御信号を出力する。Ａ／Ｄ変換回路１００がアナログ・デジタル変換するための駆動信号であるパルス信号ＳｔａｒｔＰと、ラッチ駆動信号ＣＬＫ−ＳＷ１およびＣＬＫ−ＳＷ２は、駆動制御回路２００内に備えたタイミングジェネレータ３０から出力される。
電源回路３００は、カラムＡＤイメージセンサ６０内の各構成要素に電力を供給する。
【００２９】
図１４に示したような構成のカラムＡＤイメージセンサ６０を搭載した撮像システムでは、カラムＡＤイメージセンサ６０からの出力信号が、最終的に得られる画像の画質に影響する。このため、カラムＡＤイメージセンサ６０内の各列に配置されたＡ／Ｄ変換回路１００は、入力されたアナログ入力信号Ｖｉｎ、すなわち、画素アレイ５０内の各単位画素１１から出力されたアナログ信号を、高精度でアナログ・デジタル変換できることが望ましい。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特開平９−２３８２８６号公報
【特許文献２】特開２００６−３１１２８４号公報
【非特許文献】
【００３１】
【非特許文献１】“Ａｎ  Ａｌｌ−Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ  Ｗｉｔｈ  １２−μＶ／ＬＳＢ  Ｕｓｉｎｇ  Ｍｏｖｉｎｇ−Ａｖｅｒａｇｅ  Ｆｉｌｔｅｒｉｎｇ”，ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．３８，ＮＯ．１，ＪＡＮＵＡＲＹ  ２００３
【発明の概要】
【発明が解決しようとする課題】
【００３２】
しかしながら、上述のような従来のＡ／Ｄ変換回路１００を、カラムＡＤイメージセンサに用いるには、以下のような問題がある。すなわち、上述したＡ／Ｄ変換回路１００を用いたカラムＡＤイメージセンサ６０では、単位画素１１がアレイ状に配置された画素アレイ５０の各列に、Ａ／Ｄ変換回路１００がそれぞれ１つずつ配置されている。このため、パルス信号ＳｔａｒｔＰがパルス走行回路１０内を走行しているアナログ・デジタル変換の動作期間中（図１３に示したパルス走行期間中）は、それぞれのＡ／Ｄ変換回路１００内で、パルス走行回路１０内の各接続点およびカウンタ１６の各出力端子に接続された多数のラッチ回路２０が、一斉に動作することになる。すなわち、多数のラッチ回路２０内のインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２が、パルス信号ＳｔａｒｔＰのパルス走行回路１０内の走行に応じて、一斉に反転動作を行っている。
【００３３】
このため、例えば、画素アレイ５０の各列に配置されたＡ／Ｄ変換回路１００に入力されるアナログ入力信号Ｖｉｎの電圧が高いことにより、パルス信号ＳｔａｒｔＰがパルス走行回路１０内を速く走行する場合には、パルス走行回路１０で消費される電流とラッチ＆エンコーダ１２およびラッチ１８内のラッチ回路２０で消費される電流の総和が大きくなる。これにより、Ａ／Ｄ変換回路１００に供給される電源およびＧＮＤの電圧が不安定になり、Ａ／Ｄ変換回路１００によるアナログ・デジタル変換に誤差が生じ、アナログ・デジタル変換の精度が低下してしまう。その結果、カラムＡＤイメージセンサ６０を搭載した撮像システムによって最終的に得られる画像の画質が劣化（低下）してしまうという問題がある。
【００３４】
本発明は、上記の課題認識に基づいてなされたものであり、Ａ／Ｄ変換回路によるアナログ・デジタル変換動作に伴う消費電力を低減し、かつ、高い精度のアナログ・デジタル変換結果を得ることができる撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００３５】
上記の課題を解決するため、本発明の撮像装置は、入射した光量に応じた画素信号を出力する画素が、二次元の行列状に複数配置された画素部と、前記画素部の１列毎または複数列毎に配置され、対応する列の前記画素から出力された画素信号の大きさに応じた遅延時間でパルス信号を走行させる遅延素子が円環状に複数段連結された複数のパルス走行回路と、前記複数のパルス走行回路内の前記遅延素子毎に配置され、対応する１つの前記遅延素子から出力された遅延出力信号が入力され、入力された入力信号を反転した第１の反転信号を出力する第１の反転回路と、前記第１の反転回路から出力された前記第１の反転信号を反転した第２の反転信号を出力する第２の反転回路とを具備した複数のラッチ回路と、前記ラッチ回路に入力された前記遅延出力信号または該ラッチ回路内の前記第２の反転信号のいずれか１つの信号を、前記入力信号として前記第１の反転回路に入力させるラッチ動作信号と、前記ラッチ回路内の前記第１の反転回路による前記入力信号の反転動作を禁止させる反転禁止信号とによって、前記パルス信号が前記パルス走行回路内を走行しているパルス走行期間中の前記ラッチ回路による反転動作と、前記パルス走行期間が終了した後のラッチ期間中の前記ラッチ回路による反転動作とを制御するラッチ制御回路と、を備え、前記ラッチ制御回路は、前記パルス走行期間に、前記反転禁止信号によって前記第１の反転回路による前記遅延出力信号の反転動作を禁止し、前記パルス走行期間が終了する前の予め定めたラッチタイミングのときに、前記反転禁止信号によって前記第１の反転回路による前記遅延出力信号の反転動作を許可し、前記ラッチ期間に、前記ラッチ動作信号によって前記第１の反転回路に前記第２の反転信号の反転動作を行わせる、ことを特徴とする。
【００３６】
また、本発明の前記ラッチ回路は、さらに、前記遅延出力信号と前記反転禁止信号とが入力され、該入力された反転禁止信号に応じて、該入力された遅延出力信号を反転した信号または固定値の信号を第３の反転信号として出力する第３の反転回路、を具備し、前記第３の反転信号を、対応する１つの前記遅延素子から出力された前記遅延出力信号とする、ことを特徴とする。
【００３７】
また、本発明の前記第３の反転回路は、ＮＡＮＤ（否定論理積）回路またはＮＯＲ（否定論理和）回路であり、前記第１の反転回路および第２の反転回路は、ＮＯＴ（論理否定）回路である、ことを特徴とする。
【００３８】
また、本発明の前記第１の反転回路は、さらに、前記反転禁止信号が入力され、該入力された反転禁止信号に応じて、前記入力信号を反転した信号または固定値の信号を前記第１の反転信号として出力する、ことを特徴とする。
【００３９】
また、本発明の前記第１の反転回路は、ＮＡＮＤ（否定論理積）回路またはＮＯＲ（否定論理和）回路であり、前記第２の反転回路は、ＮＯＴ（論理否定）回路である、ことを特徴とする。
【発明の効果】
【００４０】
本発明によれば、Ａ／Ｄ変換回路によるアナログ・デジタル変換動作に伴う消費電力を低減し、かつ、高い精度のアナログ・デジタル変換結果を得ることができる撮像装置を提供することができるという効果が得られる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施形態による撮像装置の概略構成を示したブロック図である。
【図２】本第１の実施形態の撮像装置に備えたＡ／Ｄ変換回路の概略構成を示したブロック図である。
【図３】本第１の実施形態の撮像装置に備えたＡ／Ｄ変換回路内におけるラッチ回路の接続を示した概略のブロック図である。
【図４】本第１の実施形態の撮像装置に備えたＡ／Ｄ変換回路によるアナログ・デジタル変換動作における駆動タイミングを示したタイミングチャートである。
【図５】本第２の実施形態の撮像装置に備えたＡ／Ｄ変換回路内におけるラッチ回路の接続を示した概略のブロック図である。
【図６】本第２の実施形態の撮像装置に備えたＡ／Ｄ変換回路によるアナログ・デジタル変換動作における駆動タイミングを示したタイミングチャートである。
【図７】本第３の実施形態の撮像装置に備えたＡ／Ｄ変換回路内におけるラッチ回路の接続を示した概略のブロック図である。
【図８】本第４の実施形態の撮像装置に備えたＡ／Ｄ変換回路内におけるラッチ回路の接続を示した概略のブロック図である。
【図９】本第４の実施形態の撮像装置に備えたＡ／Ｄ変換回路によるアナログ・デジタル変換動作における駆動タイミングを示したタイミングチャートである。
【図１０】従来のＡ／Ｄ変換回路の概略構成を示したブロック図である。
【図１１】Ａ／Ｄ変換回路におけるパルス走行回路の電圧とパルス信号の伝播遅延時間との関係の例を示したグラフである。
【図１２】従来のＡ／Ｄ変換回路内におけるラッチ回路の接続を示した概略のブロック図である。
【図１３】従来のＡ／Ｄ変換回路によるアナログ・デジタル変換動作における駆動タイミングを示したタイミングチャートである。
【図１４】従来のＡ／Ｄ変換回路を列毎に備えた撮像装置の概略構成を示したブロック図である。
【発明を実施するための形態】
【００４２】
＜第１の実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本第１の実施形態による撮像装置の概略構成を示したブロック図である。図１において、撮像装置１は、画素アレイ５０と、複数のＡ／Ｄ変換回路１０１と、駆動制御回路２０１と、電源回路３００とから構成される。図１に示した撮像装置１は、図１４に示したカラムＡＤイメージセンサ６０内のＡ／Ｄ変換回路１００に代わって、Ａ／Ｄ変換回路１０１を画素アレイ５０の列（カラム）毎に配置したカラムＡＤイメージセンサである。また、撮像装置１は、内部に備えるＡ／Ｄ変換回路１０１の変更に伴って、図１４に示したカラムＡＤイメージセンサ６０内の駆動制御回路２００に代わり、駆動制御回路２０１を備えている。以下の説明においては、図１４に示したカラムＡＤイメージセンサ６０と同じ構成要素には、同一の符号を付与して説明する。
【００４３】
画素アレイ５０は、光電変換素子を含む複数の単位画素１１が行方向および列方向の二次元のアレイ状に配置されている。単位画素１１は、駆動制御回路２０１から入力された画素駆動信号に応じて、受光した光信号情報をアナログ信号に変換し、変換したアナログ信号を画素アレイ５０の行毎に、画素アレイ５０の各列の垂直信号線に出力する。単位画素１１は、駆動制御回路２０１から入力された行駆動信号によって、画素アレイ５０の各行毎に駆動される。
【００４４】
Ａ／Ｄ変換回路１０１は、画素アレイ５０の各列の垂直信号線に接続され、画素アレイ５０内の各単位画素１１から垂直信号線に出力されたアナログ信号を、駆動制御回路２０１の制御によってアナログ・デジタル変換したデジタルデータを出力する。それぞれのＡ／Ｄ変換回路１０１には、画素アレイ５０の各列から出力されたアナログ信号の電圧が、アナログ・デジタル変換の対象となるアナログ入力信号Ｖｉｎの電圧として入力される。Ａ／Ｄ変換回路１０１は、画素アレイ５０から入力されたアナログ信号の電圧の大きさに応じてアナログ・デジタル変換したデジタルデータＤＴを、画素アレイ５０の列毎に出力する。また、Ａ／Ｄ変換回路１０１から出力されたデジタルデータＤＴは、データ出力線８０１から順次、撮像装置１の外部に出力される。なお、Ａ／Ｄ変換回路１０１に関する詳細な説明は、後述する。
【００４５】
駆動制御回路２０１は、撮像装置１内の各構成要素を駆動するための駆動制御信号を出力する。駆動制御回路２０１は、Ａ／Ｄ変換回路１０１がアナログ・デジタル変換するときにＡ／Ｄ変換回路１０１内のパルス走行回路にパルス信号ＳｔａｒｔＰを出力するパルス走行制御回路３１と、Ａ／Ｄ変換回路１０１内のラッチおよびラッチ＆エンコーダにラッチ駆動信号を出力するラッチ制御回路３２とを備えている。なお、パルス走行制御回路３１とラッチ制御回路３２との動作に関する詳細な説明は、後述する。
電源回路３００は、撮像装置１内の各構成要素に電力を供給する。
【００４６】
次に、本第１の実施形態の撮像装置１に備えたＡ／Ｄ変換回路１０１について説明する。図２は、本第１の実施形態の撮像装置１に備えたＡ／Ｄ変換回路１０１の概略構成を示したブロック図である。図２において、Ａ／Ｄ変換回路１０１は、パルス走行回路１０と、カウンタ１６と、ラッチ１８と、ラッチ＆エンコーダ１２とから構成される。なお、図２に示したＡ／Ｄ変換回路１０１は、図１０に示した従来のＡ／Ｄ変換回路１００と同様の構成である。
【００４７】
ただし、Ａ／Ｄ変換回路１０１は、Ａ／Ｄ変換回路１００と異なり、図２に示したような、Ａ／Ｄ変換回路１０１の外部に配置された駆動制御回路２０１に備えたパルス走行制御回路３１とラッチ制御回路３２とから出力される駆動信号（パルス信号ＳｔａｒｔＰ、ラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ）によって制御される。以下の説明においては、図１０に示したＡ／Ｄ変換回路１００と同じＡ／Ｄ変換回路１０１内の構成要素については、同一の符号を付与し、それぞれの構成要素における同様の動作や構成についての詳細な説明は省略する。
【００４８】
パルス走行回路１０は、図１０に示したＡ／Ｄ変換回路１００内のパルス走行回路１０と同様に、ＮＡＮＤ型遅延素子ＤＵ−１と、ｎ−１個のバッファ型遅延素子ＤＵ−２〜ＤＵ−ｎとがリング状に連結されている。そして、パルス走行回路１０内の遅延素子ＤＵ−１〜ＤＵ−ｎには、アナログ・デジタル変換の対象となるアナログ入力信号（電圧）Ｖｉｎが、電源電圧として供給されている。
【００４９】
パルス走行回路１０には、パルス走行制御回路３１から入力されたパルス信号ＳｔａｒｔＰが入力される。パルス走行回路１０に入力されたパルス信号ＳｔａｒｔＰは、リング状に構成された遅延素子ＤＵ−１〜ＤＵ−ｎ（以下、遅延素子ＤＵ−１〜ＤＵ−ｎの内、いずれか１つを示すときには、「遅延素子ＤＵ」という）に供給されたアナログ入力信号Ｖｉｎの電圧の大きさに応じた遅延時間をもってパルス走行回路１０内を走行（周回）する。従って、パルス信号ＳｔａｒｔＰが所定時間内に通過する遅延素子ＤＵの段数は、図１０に示したパルス走行回路１０と同様に、電源側に供給されたアナログ入力信号Ｖｉｎの電圧の大きさによって決まる。
【００５０】
ラッチ１８は、ラッチ制御回路３２から入力されたラッチ禁止信号ＣＬＫ−ＣＮＴおよびラッチ動作信号ＣＬＫ−ＬＡＴに応じて、カウンタ１６が出力した、パルス信号ＳｔａｒｔＰがパルス走行回路１０内を周回した周回数を保持（ラッチ）する。そして、ラッチ１８は、保持した周回数のデータを、デジタルデータａとして出力する。
【００５１】
ラッチ＆エンコーダ１２は、図１０に示したＡ／Ｄ変換回路１００内のラッチ＆エンコーダ１２と同様に、パルス走行回路１０内の遅延素子ＤＵ−１〜ＤＵ−ｎの各接続点（１）〜（ｎ）に接続される。そして、ラッチ＆エンコーダ１２は、ラッチ制御回路３２から入力されたラッチ禁止信号ＣＬＫ−ＣＮＴおよびラッチ動作信号ＣＬＫ−ＬＡＴに応じて、各接続点（１）〜（ｎ）に出力されている遅延素子ＤＵ−１〜ＤＵ−ｎのそれぞれの出力信号、すなわち、パルス信号ＳｔａｒｔＰが走行したパルス走行回路１０内の走行位置を保持（ラッチ）する。そして、ラッチ＆エンコーダ１２は、保持した走行位置のデータをエンコードした後、デジタルデータｂとして出力する。
【００５２】
Ａ／Ｄ変換回路１０１は、ラッチ１８から出力されたデジタルデータａを、Ａ／Ｄ変換回路１０１がアナログ・デジタル変換したデジタルデータＤＴの上位ビットとし、ラッチ＆エンコーダ１２から出力されたデジタルデータｂを、Ａ／Ｄ変換回路１０１がアナログ・デジタル変換したデジタルデータＤＴの下位ビットとして出力する。
【００５３】
次に、図２に示したＡ／Ｄ変換回路１０１に備えたラッチ＆エンコーダ１２およびラッチ１８内に配置されるラッチ回路の構成について説明する。図３は、本第１の実施形態の撮像装置１に備えたＡ／Ｄ変換回路１０１内におけるラッチ回路の接続を示した概略のブロック図である。なお、図３においては、Ａ／Ｄ変換回路１０１の構成の一部の接続（ラッチ＆エンコーダ１２内のラッチ回路２０とパルス走行回路１０との接続）のみを示している。
【００５４】
上述したように、Ａ／Ｄ変換回路１０１は、図１０に示した従来のＡ／Ｄ変換回路１００と同様の構成である。従って、図３に示したＡ／Ｄ変換回路１０１におけるラッチ＆エンコーダ１２内のラッチ回路２０とパルス走行回路１０との接続は、図１２に示した従来のＡ／Ｄ変換回路１００におけるラッチ＆エンコーダ１２内のラッチ回路２０とパルス走行回路１０との接続と同じである。ただし、パルス走行回路１０は、パルス走行制御回路３１から入力されたパルス信号ＳｔａｒｔＰが周回する。また、ラッチ＆エンコーダ１２は、ラッチ制御回路３２から入力されたラッチ禁止信号ＣＬＫ−ＣＮＴおよびラッチ動作信号ＣＬＫ−ＬＡＴによって制御される。
【００５５】
ラッチ＆エンコーダ１２内には、図１２に示したラッチ＆エンコーダ１２と同様に、パルス走行回路１０内の遅延素子ＤＵの数に応じた複数のラッチ回路２０が、各遅延素子ＤＵの接続点（１）〜（ｎ）に接続されるように配置されている。また、図３には示していないが、ラッチ１８内にも、同様に、カウンタ１６の桁数に応じた複数のラッチ回路２０が配置されている。以下の説明においては、パルス走行回路１０とラッチ＆エンコーダ１２との接続に注目して説明を行う。
【００５６】
ラッチ回路２０の構成は、図１２に示したラッチ回路２０と同様である。すなわち、ラッチ回路２０は、スイッチＳＷ１と、インバータ回路ＩＮＶ１およびＩＮＶ２と、スイッチＳＷ２とから構成される。そして、インバータ回路ＩＮＶ１の入力端子には、パルス走行回路１０内の遅延素子ＤＵの出力端子がスイッチＳＷ１を介して接続され、出力端子は、エンコーダの入力端子に接続される。また、インバータ回路ＩＮＶ２の入力端子には、インバータ回路ＩＮＶ１の出力端子が接続され、出力端子は、スイッチＳＷ２を介してインバータ回路ＩＮＶ１の入力端子に接続される。
【００５７】
スイッチＳＷ１は、ラッチ制御回路３２から入力されるラッチ禁止信号ＣＬＫ−ＣＮＴによって、入力端子と出力端子との接続が制御される。そして、スイッチＳＷ１は、例えば、ラッチ禁止信号ＣＬＫ−ＣＮＴが“Ｈ”レベルのときに接続（ＯＮ）状態になり、“Ｌ”レベルのときに切断（ＯＦＦ）状態になる。これにより、スイッチＳＷ１は、遅延素子ＤＵの出力端子とインバータ回路ＩＮＶ１の入力端子との接続を制御する。
【００５８】
また、スイッチＳＷ２は、ラッチ制御回路３２から入力されたラッチ動作信号ＣＬＫ−ＬＡＴによって、入力端子と出力端子との接続が制御される。そして、スイッチＳＷ２は、例えば、ラッチ動作信号ＣＬＫ−ＬＡＴが“Ｈ”レベルのときに接続（ＯＮ）状態になり、“Ｌ”レベルのときに切断（ＯＦＦ）状態になる。これにより、スイッチＳＷ２は、インバータ回路ＩＮＶ１の出力端子とインバータ回路ＩＮＶ１の入力端子との接続を制御する。
【００５９】
次に、Ａ／Ｄ変換回路１０１によるアナログ・デジタル変換の動作における駆動方法について説明する。図４は、本第１の実施形態の撮像装置１に備えたＡ／Ｄ変換回路１０１によるアナログ・デジタル変換動作における駆動タイミングを示したタイミングチャートである。図４には、パルス走行制御回路３１から入力されるパルス信号ＳｔａｒｔＰと、ラッチ制御回路３２から入力されるラッチ禁止信号ＣＬＫ−ＣＮＴおよびラッチ動作信号ＣＬＫ−ＬＡＴとを示している。
【００６０】
なお、以下の説明においては、図３に示したスイッチＳＷ１およびスイッチＳＷ２のそれぞれは、ラッチ制御回路３２から入力される駆動制御信号（ラッチ禁止信号ＣＬＫ−ＣＮＴおよびラッチ動作信号ＣＬＫ−ＬＡＴ）が“Ｈ”レベルで接続（ＯＮ）状態になり、“Ｌ”レベルで切断（ＯＦＦ）状態になるものとして説明する。また、Ａ／Ｄ変換回路１０１が、１つのデジタルデータＤＴを出力する場合のアナログ・デジタル変換動作のタイミングについて説明する。
【００６１】
まず、パルス走行制御回路３１は、ラッチ禁止信号ＣＬＫ−ＣＮＴが“Ｌ”レベル、ラッチ動作信号ＣＬＫ−ＬＡＴが“Ｈ”レベルの状態のときに、パルス信号ＳｔａｒｔＰを“Ｈ”レベルにする。これにより、パルス信号ＳｔａｒｔＰは、Ａ／Ｄ変換回路１０１の入力端子に入力されたアナログ・デジタル変換の対象となるアナログ入力信号Ｖｉｎの電圧の大きさに応じた伝播遅延時間で、パルス走行回路１０内を走行する。
【００６２】
このときには、ラッチ禁止信号ＣＬＫ−ＣＮＴが“Ｌ”レベルであるため、スイッチＳＷ１はＯＦＦ（切断）状態である。このため、パルス走行回路１０内の各接続点（１）〜（ｎ）に出力されている遅延素子ＤＵ−１〜ＤＵ−ｎのそれぞれの出力信号は、ラッチ＆エンコーダ１２内の各ラッチ回路２０のインバータ回路ＩＮＶ１に接続されていない状態である。また、ラッチ動作信号ＣＬＫ−ＬＡＴが“Ｈ”レベルであるため、スイッチＳＷ２はＯＮ（接続）状態である。このため、ラッチ＆エンコーダ１２内の各ラッチ回路２０のインバータ回路ＩＮＶ１とインバータ回路ＩＮＶ２とが環状に接続され、インバータ回路ＩＮＶ１とインバータ回路ＩＮＶ２との出力端子は、それぞれ、“Ｈ”レベルまたは“Ｌ”レベルのいずれかに固定される。すなわち、ラッチ回路２０内のインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２は、パルス信号ＳｔａｒｔＰのパルス走行回路１０内の走行に応じた反転動作を行わず、停止している。これにより、ラッチ＆エンコーダ１２およびラッチ１８内のラッチ回路２０で消費される電流は小さくなる。
【００６３】
その後、ラッチ制御回路３２は、アナログ・デジタル変換が終了するタイミングより前のタイミングｔのときに、ラッチ禁止信号ＣＬＫ−ＣＮＴを“Ｈ”レベル、ラッチ動作信号ＣＬＫ−ＬＡＴを“Ｌ”レベルにする。これにより、スイッチＳＷ１がＯＮ（接続）状態、スイッチＳＷ２がＯＦＦ（切断）状態になり、ラッチ回路２０内のインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２は、パルス信号ＳｔａｒｔＰのパルス走行回路１０内の走行位置（および周回数）をラッチするための反転動作を行う状態になる。
【００６４】
続いて、ラッチ制御回路３２は、アナログ・デジタル変換が終了するタイミングで、ラッチ禁止信号ＣＬＫ−ＣＮＴを“Ｌ”レベル、ラッチ動作信号ＣＬＫ−ＬＡＴを“Ｈ”レベルにする。これにより、スイッチＳＷ１がＯＦＦ（切断）状態、スイッチＳＷ２がＯＮ（接続）状態になり、ラッチ回路２０内のインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２は、パルス信号ＳｔａｒｔＰのパルス走行回路１０内の走行位置（および周回数）をラッチする。より具体的には、ラッチ１８内の各ラッチ回路２０は、カウンタ１６が計測したパルス信号ＳｔａｒｔＰの周回数をラッチし、ラッチした周回数をデジタルデータａとして出力する。また、ラッチ＆エンコーダ１２内の各ラッチ回路２０は、パルス走行回路１０内の各接続点の信号、すなわち、パルス信号ＳｔａｒｔＰがパルス走行回路１０内を走行した走行位置をラッチし、ラッチした走行位置をエンコードした後、デジタルデータｂとして出力する。
【００６５】
なお、パルス走行制御回路３１は、ラッチ１８およびラッチ＆エンコーダ１２がそれぞれ、パルス信号ＳｔａｒｔＰの走行位置（および周回数）をラッチした後、パルス信号ＳｔａｒｔＰを“Ｌ”レベルにする。これにより、パルス信号ＳｔａｒｔＰのパルス走行回路１０内の走行が停止する。
【００６６】
このようなタイミングで、Ａ／Ｄ変換回路１０１は、入力端子に入力されたアナログ入力信号Ｖｉｎの電圧の大きさに応じてアナログ・デジタル変換した、１つのデジタルデータＤＴを出力する。以降、同様に、パルス走行制御回路３１がパルス信号ＳｔａｒｔＰを制御し、ラッチ制御回路３２がラッチ禁止信号ＣＬＫ−ＣＮＴおよびラッチ動作信号ＣＬＫ−ＬＡＴを制御する。
【００６７】
このように、Ａ／Ｄ変換回路１０１では、ラッチ１８およびラッチ＆エンコーダ１２が、サンプリング周期であるラッチ禁止信号ＣＬＫ−ＣＮＴおよびラッチ動作信号ＣＬＫ−ＬＡＴの周期毎に、パルス信号ＳｔａｒｔＰがパルス走行回路１０内の遅延素子ＤＵを通過した通過段数（および周回数）をラッチ（保持）する。そして、Ａ／Ｄ変換回路１０１は、ラッチ１８およびラッチ＆エンコーダ１２に保持したそれぞれの結果に基づいた、アナログ入力信号Ｖｉｎの電圧の大きさに応じたデジタルデータＤＴを、ラッチ禁止信号ＣＬＫ−ＣＮＴおよびラッチ動作信号ＣＬＫ−ＬＡＴの周期に応じて周期的に出力する。
【００６８】
上記に述べたとおり、本第１の実施形態の撮像装置１では、Ａ／Ｄ変換回路１０１の構成およびＡ／Ｄ変換回路１０１の駆動方法によって、パルス走行期間中のタイミングｔまでは、ラッチ禁止信号ＣＬＫ−ＣＮＴを“Ｌ”レベルにする。これにより、ラッチ回路２０内のインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２が反転動作を行わないようにすることができる。すなわち、ラッチ回路２０内のインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２によるラッチ動作を停止させることができる。このことにより、Ａ／Ｄ変換回路１０１のパルス走行期間中の電流が低減され、Ａ／Ｄ変換回路１０１に供給される電源およびＧＮＤの電圧が安定し、Ａ／Ｄ変換回路１０１によるアナログ・デジタル変換に誤差が生じなくなる。その結果、画質の劣化（低下）のない画像を得ることができる撮像装置を実現することができる。そして、撮像装置１を搭載した撮像システムでは、高画質の画像を最終的に得ることができる。
【００６９】
なお、図４に示したタイミングｔのタイミングは、パルス走行期間中の任意のタイミングに設定することができるが、Ａ／Ｄ変換回路１０１のパルス走行期間中の電流の消費を低減させるためには、ラッチ禁止信号ＣＬＫ−ＣＮＴを“Ｈ”レベルにしてからラッチ回路２０内のインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２を駆動するために十分な期間を確保した上で、なるべくパルス走行期間が終了するタイミングに近いタイミングにすることが望ましい。
【００７０】
＜第２の実施形態＞
次に、本第２の実施形態の撮像装置について説明する。なお、本第２の実施形態の撮像装置と、図１に示した第１の実施形態の撮像装置１との異なる点は、Ａ／Ｄ変換回路の構成およびＡ／Ｄ変換回路の駆動方法のみである。以下の説明においては、本第２の実施形態の撮像装置を「撮像装置２」といい、撮像装置２に備えるＡ／Ｄ変換回路を「Ａ／Ｄ変換回路１０２」という。また、本第２の実施形態の撮像装置２では、図１に示した第１の実施形態の撮像装置１内のＡ／Ｄ変換回路１０１がＡ／Ｄ変換回路１０２に代わったことにより、駆動制御回路２０１内のラッチ制御回路３２が、Ａ／Ｄ変換回路１０２に対応した駆動信号を出力する構成に代わっている。以下の説明においては、図１に示した第１の実施形態の撮像装置１のＡ／Ｄ変換回路１０１に代えて、Ａ／Ｄ変換回路１０２を搭載したものとして、本第２の実施形態の撮像装置２の概略構成を示したブロック図を省略し、Ａ／Ｄ変換回路１０２以外の各構成要素に関する詳細な説明も省略する。
【００７１】
また、本第２の実施形態の撮像装置２に備えたＡ／Ｄ変換回路１０２の概略構成は、図２に示したＡ／Ｄ変換回路１０１の概略構成と同様であるため、Ａ／Ｄ変換回路１０２の概略構成を示したブロック図も省略し、それぞれの詳細な説明も省略する。
【００７２】
次に、Ａ／Ｄ変換回路１０２に備えたラッチ＆エンコーダ１２およびラッチ１８内に配置されるラッチ回路の構成について説明する。図５は、本第２の実施形態の撮像装置２に備えたＡ／Ｄ変換回路１０２内におけるラッチ回路の接続を示した概略のブロック図である。なお、図５においては、図３に示したＡ／Ｄ変換回路１０１と同様に、Ａ／Ｄ変換回路１０２の構成の一部の接続（ラッチ＆エンコーダ１２内のラッチ回路２１とパルス走行回路１０との接続）のみを示している。
【００７３】
Ａ／Ｄ変換回路１０２は、図３に示したＡ／Ｄ変換回路１０１と異なり、図５に示したように、Ａ／Ｄ変換回路１０２の外部に配置された駆動制御回路２０１に備えたパルス走行制御回路３１とラッチ制御回路３２とから出力される駆動信号（パルス信号ＳｔａｒｔＰ、ラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ１、およびラッチ動作信号ＣＬＫ−ＬＡＴ２）によって制御される。なお、図５においては、図３に示したＡ／Ｄ変換回路１０１と同じＡ／Ｄ変換回路１０２内の構成要素については、同一の符号を付与している。
【００７４】
パルス走行回路１０は、図３に示したＡ／Ｄ変換回路１０１内のパルス走行回路１０と同様に、ＮＡＮＤ型遅延素子ＤＵ−１と、ｎ−１個のバッファ型遅延素子ＤＵ−２〜ＤＵ−ｎとがリング状に連結されている。そして、パルス走行回路１０内の遅延素子ＤＵ−１〜ＤＵ−ｎには、アナログ・デジタル変換の対象となるアナログ入力信号（電圧）Ｖｉｎが、電源電圧として供給されている。そして、パルス走行回路１０では、パルス走行制御回路３１から入力されたパルス信号ＳｔａｒｔＰが、供給されたアナログ入力信号Ｖｉｎの電圧の大きさに応じた遅延時間をもって走行（周回）する。
【００７５】
ラッチ＆エンコーダ１２は、図３に示したＡ／Ｄ変換回路１０１内のラッチ＆エンコーダ１２と同様に、パルス走行回路１０内の遅延素子ＤＵ−１〜ＤＵ−ｎの各接続点（１）〜（ｎ）に接続される。そして、ラッチ＆エンコーダ１２は、ラッチ制御回路３２から入力されたラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ１、およびラッチ動作信号ＣＬＫ−ＬＡＴ２に応じて、各接続点（１）〜（ｎ）に出力されている遅延素子ＤＵ−１〜ＤＵ−ｎのそれぞれの出力信号、すなわち、パルス信号ＳｔａｒｔＰが走行したパルス走行回路１０内の走行位置を保持（ラッチ）する。そして、ラッチ＆エンコーダ１２は、保持した走行位置のデータをエンコードした後、デジタルデータｂとして出力する。
【００７６】
なお、図示していないが、ラッチ１８は、ラッチ制御回路３２から入力されたラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ１、およびラッチ動作信号ＣＬＫ−ＬＡＴ２に応じて、カウンタ１６が出力した、パルス信号ＳｔａｒｔＰがパルス走行回路１０内を周回した周回数を保持（ラッチ）する。そして、ラッチ１８は、保持した周回数のデータを、デジタルデータａとして出力する。
【００７７】
そして、Ａ／Ｄ変換回路１０２は、図３に示したＡ／Ｄ変換回路１０１と同様に、ラッチ１８から出力されたデジタルデータａを上位ビットとし、ラッチ＆エンコーダ１２から出力されたデジタルデータｂを下位ビットとしたデジタルデータＤＴを、Ａ／Ｄ変換回路１０２がアナログ・デジタル変換したデジタルデータＤＴとして出力する。
【００７８】
ラッチ＆エンコーダ１２内には、図３に示したＡ／Ｄ変換回路１０１に備えたラッチ回路２０の代わりに、パルス走行回路１０内の遅延素子ＤＵの数に応じた複数のラッチ回路２１が、各遅延素子ＤＵの接続点（１）〜（ｎ）に接続されるように配置されている。また、図５には示していないが、ラッチ１８内にも、同様に、カウンタ１６の桁数に応じた複数のラッチ回路２１が配置されている。以下の説明においては、パルス走行回路１０とラッチ＆エンコーダ１２との接続に注目して説明を行う。
【００７９】
ラッチ回路２１は、図３に示したラッチ回路２０の前段に遅延素子ＤＵの出力信号の入力を禁止する回路、すなわち、ラッチ回路２１のラッチ動作を停止させる回路を備えた構成である。より具体的には、ラッチ回路２１は、ＮＡＮＤ回路ＮＡＮＤと、スイッチＳＷ１と、インバータ回路ＩＮＶ１およびＩＮＶ２と、スイッチＳＷ２とから構成される。なお、ラッチ回路２１においては、ＮＡＮＤ回路ＮＡＮＤが、ラッチ動作を停止させる回路である。
【００８０】
ＮＡＮＤ回路ＮＡＮＤの一方の入力端子にパルス走行回路１０内の遅延素子ＤＵの出力信号が入力され、他方の入力端子にラッチ制御回路３２から出力されたラッチ禁止信号ＣＬＫ−ＣＮＴが入力される。また、インバータ回路ＩＮＶ１の入力端子には、ＮＡＮＤ回路ＮＡＮＤの出力端子がスイッチＳＷ１を介して接続され、出力端子は、エンコーダの入力端子に接続される。また、インバータ回路ＩＮＶ２の入力端子には、インバータ回路ＩＮＶ１の出力端子が接続され、出力端子は、スイッチＳＷ２を介してインバータ回路ＩＮＶ１の入力端子に接続される。
【００８１】
ＮＡＮＤ回路ＮＡＮＤは、ラッチ制御回路３２から入力されるラッチ禁止信号ＣＬＫ−ＣＮＴに応じて、出力端子に出力する信号を制御する。より具体的には、ＮＡＮＤ回路ＮＡＮＤは、ラッチ禁止信号ＣＬＫ−ＣＮＴが“Ｈ”レベルのときに遅延素子ＤＵの出力信号の反転信号を出力端子に出力し、“Ｌ”レベルのときに“Ｈ”レベルの信号、すなわち、一定レベルの出力信号を出力端子に出力する。これにより、ＮＡＮＤ回路ＮＡＮＤは、インバータ回路ＩＮＶ１の入力端子にスイッチＳＷ１を介して入力される遅延素子ＤＵの出力信号を制御する。なお、ＮＡＮＤ回路ＮＡＮＤが一定レベルの出力信号を出力端子に出力している間、インバータ回路ＩＮＶ１とインバータ回路ＩＮＶ２とによるラッチ回路２１のラッチ動作が停止する。
【００８２】
スイッチＳＷ１は、ラッチ制御回路３２から入力されるラッチ動作信号ＣＬＫ−ＬＡＴ１によって、入力端子と出力端子との接続が制御される。そして、スイッチＳＷ１は、例えば、ラッチ動作信号ＣＬＫ−ＬＡＴ１が“Ｈ”レベルのときに接続（ＯＮ）状態になり、“Ｌ”レベルのときに切断（ＯＦＦ）状態になる。これにより、スイッチＳＷ１は、ＮＡＮＤ回路ＮＡＮＤの出力端子とインバータ回路ＩＮＶ１の入力端子との接続を制御する。
【００８３】
また、スイッチＳＷ２は、ラッチ制御回路３２から入力されたラッチ動作信号ＣＬＫ−ＬＡＴ２によって、入力端子と出力端子との接続が制御される。そして、スイッチＳＷ２は、例えば、ラッチ動作信号ＣＬＫ−ＬＡＴ２が“Ｈ”レベルのときに接続（ＯＮ）状態になり、“Ｌ”レベルのときに切断（ＯＦＦ）状態になる。これにより、スイッチＳＷ２は、インバータ回路ＩＮＶ１の出力端子とインバータ回路ＩＮＶ１の入力端子との接続を制御する。
【００８４】
次に、Ａ／Ｄ変換回路１０２によるアナログ・デジタル変換の動作における駆動方法について説明する。図６は、本第２の実施形態の撮像装置２に備えたＡ／Ｄ変換回路１０２によるアナログ・デジタル変換動作における駆動タイミングを示したタイミングチャートである。図６には、パルス走行制御回路３１から入力されるパルス信号ＳｔａｒｔＰと、ラッチ制御回路３２から入力されるラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ１、およびラッチ動作信号ＣＬＫ−ＬＡＴ２とを示している。
【００８５】
なお、以下の説明においては、図５に示したスイッチＳＷ１およびスイッチＳＷ２のそれぞれは、ラッチ制御回路３２から入力される駆動制御信号（ラッチ動作信号ＣＬＫ−ＬＡＴ１およびラッチ動作信号ＣＬＫ−ＬＡＴ２）が“Ｈ”レベルで接続（ＯＮ）状態になり、“Ｌ”レベルで切断（ＯＦＦ）状態になるものとして説明する。また、Ａ／Ｄ変換回路１０２が、１つのデジタルデータＤＴを出力する場合のアナログ・デジタル変換動作のタイミングについて説明する。
【００８６】
まず、パルス走行制御回路３１は、ラッチ禁止信号ＣＬＫ−ＣＮＴが“Ｌ”レベル、ラッチ動作信号ＣＬＫ−ＬＡＴ１が“Ｈ”レベル、ラッチ動作信号ＣＬＫ−ＬＡＴ２が“Ｌ”レベルの状態のときに、パルス信号ＳｔａｒｔＰを“Ｈ”レベルにする。これにより、パルス信号ＳｔａｒｔＰは、Ａ／Ｄ変換回路１０２の入力端子に入力されたアナログ・デジタル変換の対象となるアナログ入力信号Ｖｉｎの電圧の大きさに応じた伝播遅延時間で、パルス走行回路１０内を走行する。
【００８７】
このときには、ラッチ禁止信号ＣＬＫ−ＣＮＴが“Ｌ”レベルであるため、ＮＡＮＤ回路ＮＡＮＤの出力信号は、“Ｈ”レベルに固定される。すなわち、パルス走行回路１０内の各接続点（１）〜（ｎ）に出力されている遅延素子ＤＵ−１〜ＤＵ−ｎのそれぞれの出力信号は、ラッチ＆エンコーダ１２内の各ラッチ回路２１のインバータ回路ＩＮＶ１に入力されない状態である。また、ラッチ動作信号ＣＬＫ−ＬＡＴ１が“Ｈ”レベルであるため、スイッチＳＷ１はＯＮ（接続）状態である。このため、ラッチ＆エンコーダ１２内の各ラッチ回路２１のインバータ回路ＩＮＶ１の出力信号は“Ｌ”レベルに、インバータ回路ＩＮＶ２の出力信号は“Ｈ”レベルにそれぞれ固定され、ラッチ回路２１内のインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２は、パルス信号ＳｔａｒｔＰのパルス走行回路１０内の走行に応じた反転動作を行わない。すなわち、ラッチ回路２１は、インバータ回路ＩＮＶ１とインバータ回路ＩＮＶ２とによるラッチ動作を停止している状態になる。これにより、ラッチ＆エンコーダ１２およびラッチ１８内のラッチ回路２１で消費される電流は小さくなる。
【００８８】
その後、ラッチ制御回路３２は、アナログ・デジタル変換が終了するタイミングより前のタイミングｔのときに、ラッチ禁止信号ＣＬＫ−ＣＮＴを“Ｈ”レベルにする。これにより、ＮＡＮＤ回路ＮＡＮＤは、遅延素子ＤＵの出力信号の反転信号を出力端子に出力する。これにより、ラッチ回路２１内のインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２は、パルス信号ＳｔａｒｔＰのパルス走行回路１０内の走行位置（および周回数）をラッチするための反転動作を行う状態になる。
【００８９】
続いて、ラッチ制御回路３２は、アナログ・デジタル変換が終了するタイミングで、ラッチ動作信号ＣＬＫ−ＬＡＴ１を“Ｌ”レベル、ラッチ動作信号ＣＬＫ−ＬＡＴ２を“Ｈ”レベルにする。これにより、スイッチＳＷ１がＯＦＦ（切断）状態、スイッチＳＷ２がＯＮ（接続）状態になり、ラッチ回路２１内のインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２は、パルス信号ＳｔａｒｔＰのパルス走行回路１０内の走行位置（および周回数）をラッチする。より具体的には、ラッチ１８内の各ラッチ回路２１は、カウンタ１６が計測したパルス信号ＳｔａｒｔＰの周回数をラッチし、ラッチした周回数をデジタルデータａとして出力する。また、ラッチ＆エンコーダ１２内の各ラッチ回路２１は、パルス走行回路１０内の各接続点の信号、すなわち、パルス信号ＳｔａｒｔＰがパルス走行回路１０内を走行した走行位置をラッチし、ラッチした走行位置をエンコードした後、デジタルデータｂとして出力する。
【００９０】
なお、パルス走行制御回路３１は、ラッチ１８およびラッチ＆エンコーダ１２がそれぞれ、パルス信号ＳｔａｒｔＰの走行位置（および周回数）をラッチした後、パルス信号ＳｔａｒｔＰを“Ｌ”レベルにする。これにより、パルス信号ＳｔａｒｔＰのパルス走行回路１０内の走行が停止する。
【００９１】
このようなタイミングで、Ａ／Ｄ変換回路１０２は、入力端子に入力されたアナログ入力信号Ｖｉｎの電圧の大きさに応じてアナログ・デジタル変換した、１つのデジタルデータＤＴを出力する。以降、同様に、パルス走行制御回路３１がパルス信号ＳｔａｒｔＰを制御し、ラッチ制御回路３２がラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ１、およびラッチ動作信号ＣＬＫ−ＬＡＴ２を制御する。
【００９２】
このように、Ａ／Ｄ変換回路１０２では、ラッチ１８およびラッチ＆エンコーダ１２が、サンプリング周期であるラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ１、およびラッチ動作信号ＣＬＫ−ＬＡＴ２の周期毎に、パルス信号ＳｔａｒｔＰがパルス走行回路１０内の遅延素子ＤＵを通過した通過段数（および周回数）をラッチ（保持）する。そして、Ａ／Ｄ変換回路１０２は、ラッチ１８およびラッチ＆エンコーダ１２に保持したそれぞれの結果に基づいた、アナログ入力信号Ｖｉｎの電圧の大きさに応じたデジタルデータＤＴを、ラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ１、およびラッチ動作信号ＣＬＫ−ＬＡＴ２の周期に応じて周期的に出力する。
【００９３】
上記に述べたとおり、本第２の実施形態の撮像装置２では、Ａ／Ｄ変換回路１０２の構成およびＡ／Ｄ変換回路１０２の駆動方法によって、パルス走行期間中のタイミングｔまでは、ラッチ禁止信号ＣＬＫ−ＣＮＴを“Ｌ”レベルにする。これにより、ラッチ回路２１内のＮＡＮＤ回路ＮＡＮＤ、インバータ回路ＩＮＶ１、およびインバータ回路ＩＮＶ２が反転動作を行わないようにすることができる。すなわち、ラッチ回路２１内のＮＡＮＤ回路ＮＡＮＤ、インバータ回路ＩＮＶ１、およびインバータ回路ＩＮＶ２の出力端子は、それぞれ、“Ｈ”レベルまたは“Ｌ”レベルのいずれかに固定され、ラッチ回路２１のラッチ動作を停止させることができる。このことにより、図３に示したＡ／Ｄ変換回路１０１と同様に、Ａ／Ｄ変換回路１０２のパルス走行期間中の電流が低減され、Ａ／Ｄ変換回路１０２に供給される電源およびＧＮＤの電圧が安定し、Ａ／Ｄ変換回路１０２によるアナログ・デジタル変換に誤差が生じなくなる。その結果、第１の実施形態の撮像装置１と同様に、画質の劣化（低下）のない画像を得ることができる撮像装置を実現することができる。そして、撮像装置２を搭載した撮像システムでも、図１に示した撮像装置１を搭載した撮像システムと同様に、高画質の画像を最終的に得ることができる。
【００９４】
また、本第２の実施形態の撮像装置２では、Ａ／Ｄ変換回路１０２内のラッチ回路２１の構成によって、タイミングｔの前後におけるパルス走行回路１０の各接続点から見た駆動負荷、すなわち、各遅延素子ＤＵの出力端子の駆動負荷の変動を一定にすることができる。つまり、ラッチ回路２１によるラッチ動作が停止している状態からラッチ動作を行う状態に変化するときの駆動負荷の変動を一定にすることができる。より具体的には、図３に示したＡ／Ｄ変換回路１０１では、タイミングｔの前後でスイッチＳＷ１がＯＦＦ（切断）状態からＯＮ（接続）状態に変化する。これにより、各遅延素子ＤＵの出力端子の駆動負荷は、タイミングｔの前後で、ＯＦＦ状態のスイッチＳＷ１の駆動負荷から、ＯＮ状態のスイッチＳＷ１とインバータ回路ＩＮＶ１の入力端子との合成負荷に変化する。これに対して、Ａ／Ｄ変換回路１０２では、タイミングｔの前後で、ＮＡＮＤ回路ＮＡＮＤが固定レベル（“Ｈ”レベル）の信号を出力する状態から遅延素子ＤＵの出力信号の反転信号を出力する状態に変化するのみである。すなわち、各遅延素子ＤＵの出力端子の駆動負荷は、ＮＡＮＤ回路ＮＡＮＤが出力する信号に係わらず、ＮＡＮＤ回路ＮＡＮＤの一方の入力端子（各遅延素子ＤＵの出力信号が入力される入力端子）の駆動負荷のみであり、タイミングｔの前後で変化しない。つまり、ラッチ回路２１が、ラッチ動作が停止している状態からラッチ動作を行う状態になっても、各遅延素子ＤＵの出力端子の駆動負荷は変わらない。これにより、Ａ／Ｄ変換回路１０２では、各遅延素子ＤＵの出力端子の駆動負荷の変動によるパルス走行回路１０内のパルス信号ＳｔａｒｔＰの伝播遅延時間の誤差を抑えることができ、より誤差の少ないアナログ・デジタル変換動作を行うことができる。
【００９５】
また、Ａ／Ｄ変換回路１０２の駆動方法では、より容易な駆動方法によって、Ａ／Ｄ変換回路１０２のパルス走行期間中の電流を低減させることができる。より具体的には、図６に示した駆動タイミングを見てわかるように、ラッチ動作信号ＣＬＫ−ＬＡＴ１およびラッチ動作信号ＣＬＫ−ＬＡＴ２の駆動タイミングは、図１３に示したラッチ駆動信号ＣＬＫ−ＳＷ１およびラッチ駆動信号ＣＬＫ−ＳＷ２と同様である。従って、Ａ／Ｄ変換回路１０２の駆動方法では、図４に示したＡ／Ｄ変換回路１０１の駆動方法よりも容易な駆動方法で、Ａ／Ｄ変換回路１０２のパルス走行期間中の電流を低減させることができる。
【００９６】
なお、図６に示したタイミングｔのタイミングは、図４に示したＡ／Ｄ変換回路１０１における駆動タイミングと同様に、ラッチ禁止信号ＣＬＫ−ＣＮＴを“Ｈ”レベルにしてからラッチ回路２１内のインバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２を駆動するために十分な期間を確保した上で、なるべくパルス走行期間が終了するタイミングに近いタイミングにすることが望ましい。
【００９７】
なお、Ａ／Ｄ変換回路１０２の構成は、図５に示したＡ／Ｄ変換回路１０２の構成に限定されるものではない。以下に、Ａ／Ｄ変換回路のパルス走行期間中の電流を低減させる別の構成の一例について説明する。
【００９８】
＜第３の実施形態＞
本第３の実施形態の撮像装置と、第２の実施形態の撮像装置２との異なる点は、Ａ／Ｄ変換回路の構成のみである。以下の説明においては、本第３の実施形態の撮像装置を「撮像装置３」といい、撮像装置３に備えるＡ／Ｄ変換回路を「Ａ／Ｄ変換回路１０３」という。図５に示したＡ／Ｄ変換回路１０２と、本第３の実施形態の撮像装置３に備えるＡ／Ｄ変換回路１０３とは、Ａ／Ｄ変換回路１０３内のラッチ回路の構成のみが異なる。なお、Ａ／Ｄ変換回路１０３の駆動方法は、図６に示したＡ／Ｄ変換回路１０２の駆動方法と同様である。以下の説明においては、図１に示した第１の実施形態の撮像装置１のＡ／Ｄ変換回路１０１に代えて、Ａ／Ｄ変換回路１０３を搭載したものとして、本第３の実施形態の撮像装置３の概略構成を示したブロック図を省略し、Ａ／Ｄ変換回路１０３以外の各構成要素に関する詳細な説明も省略する。
【００９９】
また、本第３の実施形態の撮像装置３に備えたＡ／Ｄ変換回路１０３の概略構成は、図２に示したＡ／Ｄ変換回路１０１の概略構成と同様であるため、Ａ／Ｄ変換回路１０３の概略構成を示したブロック図も省略し、それぞれの詳細な説明も省略する。
【０１００】
次に、Ａ／Ｄ変換回路１０３に備えたラッチ＆エンコーダ１２およびラッチ１８内に配置されるラッチ回路の構成について説明する。図７は、本第３の実施形態の撮像装置３に備えたＡ／Ｄ変換回路１０３内におけるラッチ回路の接続を示した概略のブロック図である。なお、図７においては、図３に示したＡ／Ｄ変換回路１０１および図５に示したＡ／Ｄ変換回路１０２と同様に、Ａ／Ｄ変換回路１０３の構成の一部の接続（ラッチ＆エンコーダ１２内のラッチ回路２１とパルス走行回路１０との接続）のみを示している。
【０１０１】
Ａ／Ｄ変換回路１０３は、図５に示したＡ／Ｄ変換回路１０２と同様に、Ａ／Ｄ変換回路１０３の外部に配置された駆動制御回路２０１に備えたパルス走行制御回路３１とラッチ制御回路３２とから出力される駆動信号（パルス信号ＳｔａｒｔＰ、ラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ１、およびラッチ動作信号ＣＬＫ−ＬＡＴ２）によって制御される。ただし、Ａ／Ｄ変換回路１０３は、図７を見てわかるように、図５に示したＡ／Ｄ変換回路１０２内のラッチ回路２１に代わり、ラッチ回路２２を備えている。
【０１０２】
パルス走行回路１０は、図３に示したＡ／Ｄ変換回路１０１および図５に示したＡ／Ｄ変換回路１０２内のパルス走行回路１０と同様に、アナログ・デジタル変換の対象となるアナログ入力信号（電圧）Ｖｉｎが、電源電圧として供給されたＮＡＮＤ型遅延素子ＤＵ−１と、ｎ−１個のバッファ型遅延素子ＤＵ−２〜ＤＵ−ｎとがリング状に連結されている。なお、パルス走行回路１０の動作は、図３に示したＡ／Ｄ変換回路１０１および図５に示したＡ／Ｄ変換回路１０２内のパルス走行回路１０と同様であるため、詳細な説明は省略する。
【０１０３】
ラッチ＆エンコーダ１２は、図３に示したＡ／Ｄ変換回路１０１および図５に示したＡ／Ｄ変換回路１０２内のラッチ＆エンコーダ１２と同様に、パルス走行回路１０内の遅延素子ＤＵ−１〜ＤＵ−ｎの各接続点（１）〜（ｎ）に接続される。そして、ラッチ＆エンコーダ１２は、ラッチ制御回路３２から入力されたラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ１、およびラッチ動作信号ＣＬＫ−ＬＡＴ２に応じて、各接続点（１）〜（ｎ）に出力されている遅延素子ＤＵ−１〜ＤＵ−ｎのそれぞれの出力信号を、パルス信号ＳｔａｒｔＰが走行したパルス走行回路１０内の走行位置として保持（ラッチ）する。そして、ラッチ＆エンコーダ１２は、保持した走行位置のデータをエンコードした後、デジタルデータｂとして出力する。
【０１０４】
なお、図示していないが、ラッチ１８は、ラッチ制御回路３２から入力されたラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ１、およびラッチ動作信号ＣＬＫ−ＬＡＴ２に応じて、カウンタ１６が出力した、パルス信号ＳｔａｒｔＰがパルス走行回路１０内を周回した周回数を保持（ラッチ）する。そして、ラッチ１８は、保持した周回数のデータを、デジタルデータａとして出力する。
【０１０５】
そして、Ａ／Ｄ変換回路１０３は、図３に示したＡ／Ｄ変換回路１０１および図５に示したＡ／Ｄ変換回路１０２と同様に、ラッチ１８から出力されたデジタルデータａを上位ビットとし、ラッチ＆エンコーダ１２から出力されたデジタルデータｂを下位ビットとしたデジタルデータＤＴを、Ａ／Ｄ変換回路１０３がアナログ・デジタル変換したデジタルデータＤＴとして出力する。
【０１０６】
上述したように、ラッチ＆エンコーダ１２内には、図５に示したＡ／Ｄ変換回路１０２に備えたラッチ回路２１の代わりに、パルス走行回路１０内の遅延素子ＤＵの数に応じた複数のラッチ回路２２が、各遅延素子ＤＵの接続点（１）〜（ｎ）に接続されるように配置されている。また、図７には示していないが、ラッチ１８内にも、同様に、カウンタ１６の桁数に応じた複数のラッチ回路２２が配置されている。以下の説明においては、パルス走行回路１０とラッチ＆エンコーダ１２との接続に注目して説明を行う。
【０１０７】
ラッチ回路２２の構成は、図３に示したラッチ回路２０のインバータ回路ＩＮＶ１がＮＡＮＤ回路ＮＡＮＤに代わった構成である。より具体的には、ラッチ回路２２は、スイッチＳＷ１と、ＮＡＮＤ回路ＮＡＮＤと、インバータ回路ＩＮＶ２と、スイッチＳＷ２とから構成される。なお、ラッチ回路２２においては、ＮＡＮＤ回路ＮＡＮＤが、遅延素子ＤＵの出力信号の入力を禁止する回路、すなわち、ラッチ回路２２のラッチ動作を停止させる回路である。
【０１０８】
ＮＡＮＤ回路ＮＡＮＤの一方の入力端子にパルス走行回路１０内の遅延素子ＤＵの出力信号がスイッチＳＷ１を介して入力され、他方の入力端子にラッチ制御回路３２から出力されたラッチ禁止信号ＣＬＫ−ＣＮＴが入力される。また、ＮＡＮＤ回路ＮＡＮＤの出力端子は、エンコーダの入力端子に接続される。また、インバータ回路ＩＮＶ２の入力端子には、ＮＡＮＤ回路ＮＡＮＤの出力端子が接続され、出力端子は、スイッチＳＷ２を介してＮＡＮＤ回路ＮＡＮＤの一方の入力端子に接続される。
【０１０９】
ＮＡＮＤ回路ＮＡＮＤは、ラッチ制御回路３２から入力されるラッチ禁止信号ＣＬＫ−ＣＮＴに応じて、出力端子に出力する信号を制御する。より具体的には、ＮＡＮＤ回路ＮＡＮＤは、ラッチ禁止信号ＣＬＫ−ＣＮＴが“Ｈ”レベルのときに遅延素子ＤＵの出力信号の反転信号を出力端子に出力し、“Ｌ”レベルのときに“Ｈ”レベルの信号、すなわち、一定レベルの出力信号を出力端子に出力する。これにより、ＮＡＮＤ回路ＮＡＮＤは、図５に示したラッチ回路２１と同様に、遅延素子ＤＵの出力信号の入力を禁止すると共に、インバータ回路ＩＮＶ２の入力端子およびエンコーダの入力端子に出力する信号（遅延素子ＤＵの出力信号の反転信号）を制御する。なお、ＮＡＮＤ回路ＮＡＮＤが一定レベルの出力信号を出力端子に出力している間、ＮＡＮＤ回路ＮＡＮＤとインバータ回路ＩＮＶ２とによるラッチ回路２２のラッチ動作が停止する。
【０１１０】
スイッチＳＷ１は、ラッチ制御回路３２から入力されるラッチ動作信号ＣＬＫ−ＬＡＴ１によって、入力端子と出力端子との接続が制御される。そして、スイッチＳＷ１は、例えば、ラッチ動作信号ＣＬＫ−ＬＡＴ１が“Ｈ”レベルのときに接続（ＯＮ）状態になり、“Ｌ”レベルのときに切断（ＯＦＦ）状態になる。これにより、スイッチＳＷ１は、遅延素子ＤＵの出力端子とＮＡＮＤ回路ＮＡＮＤの一方の入力端子との接続を制御する。
【０１１１】
また、スイッチＳＷ２は、ラッチ制御回路３２から入力されたラッチ動作信号ＣＬＫ−ＬＡＴ２によって、入力端子と出力端子との接続が制御される。そして、スイッチＳＷ２は、例えば、ラッチ動作信号ＣＬＫ−ＬＡＴ２が“Ｈ”レベルのときに接続（ＯＮ）状態になり、“Ｌ”レベルのときに切断（ＯＦＦ）状態になる。これにより、スイッチＳＷ２は、ＮＡＮＤ回路ＮＡＮＤの出力端子とＮＡＮＤ回路ＮＡＮＤの一方の入力端子との接続を制御する。
【０１１２】
このような構成によって、Ａ／Ｄ変換回路１０３では、図５に示したＡ／Ｄ変換回路１０２と同様に、ラッチ＆エンコーダ１２およびラッチ１８内のラッチ回路２２で消費される電流を小さくすることができる。なお、Ａ／Ｄ変換回路１０３の駆動方法は、図６に示したＡ／Ｄ変換回路１０２の駆動方法と同様であり、ラッチ回路２２内の各構成要素の動作もＡ／Ｄ変換回路１０２内のラッチ回路２１内の各構成要素の動作とほぼ同様であるため、詳細な説明は省略する。
【０１１３】
上記に述べたとおり、本第３の実施形態の撮像装置３では、Ａ／Ｄ変換回路１０３の構成およびＡ／Ｄ変換回路１０３の駆動方法によって、パルス走行期間中のタイミングｔまでは、第２の実施形態の撮像装置２と同様に、ラッチ回路２２内のＮＡＮＤ回路ＮＡＮＤおよびインバータ回路ＩＮＶ２の出力端子を、それぞれ、“Ｈ”レベルまたは“Ｌ”レベルのいずれかに固定する。これにより、ラッチ回路２２内のＮＡＮＤ回路ＮＡＮＤおよびインバータ回路ＩＮＶ２が反転動作を行わず、ラッチ回路２２のラッチ動作を停止させることができる。このことにより、図５に示したＡ／Ｄ変換回路１０２と同様に、Ａ／Ｄ変換回路１０３のパルス走行期間中の電流が低減され、Ａ／Ｄ変換回路１０３に供給される電源およびＧＮＤの電圧が安定し、Ａ／Ｄ変換回路１０３によるアナログ・デジタル変換に誤差が生じなくなる。その結果、第１の実施形態の撮像装置１および第２の実施形態の撮像装置２と同様に、画質の劣化（低下）のない画像を得ることができる撮像装置を実現することができる。そして、撮像装置３を搭載した撮像システムでも、図１に示した撮像装置１を搭載した撮像システムと同様に、高画質の画像を最終的に得ることができる。
【０１１４】
また、本第３の実施形態の撮像装置３では、Ａ／Ｄ変換回路１０３内のラッチ回路２２の構成によって、第２の実施形態の撮像装置２に備えたＡ／Ｄ変換回路１０２と同様に、タイミングｔの前後におけるパルス走行回路１０の各接続点から見た駆動負荷の変動を一定にすることができる。すなわち、ラッチ回路２２によるラッチ動作が停止している状態からラッチ動作を行う状態に変化するときの駆動負荷の変動を一定にすることができる。これにより、Ａ／Ｄ変換回路１０３でも、各遅延素子ＤＵの出力端子の駆動負荷の変動によるパルス走行回路１０内のパルス信号ＳｔａｒｔＰの伝播遅延時間の誤差を抑えることができ、より誤差の少ないアナログ・デジタル変換動作を行うことができる。
【０１１５】
なお、Ａ／Ｄ変換回路１０３における、タイミングｔの前後の各遅延素子ＤＵの出力端子の駆動負荷は、ＯＮ状態のスイッチＳＷ１とＮＡＮＤ回路ＮＡＮＤの一方の入力端子（各遅延素子ＤＵの出力信号がスイッチＳＷ１を介して入力される入力端子）との合成負荷である。このため、第２の実施形態のＡ／Ｄ変換回路１０２よりも各遅延素子ＤＵの出力端子の駆動負荷が大ききなることが予想される。しかし、タイミングｔの前後のＮＡＮＤ回路ＮＡＮＤの動作では、固定レベル（“Ｈ”レベル）の信号を出力する状態から、スイッチＳＷ１を介して入力された遅延素子ＤＵの出力信号の反転信号を出力する状態に変化するのみであり、タイミングｔの前後で一定の駆動負荷であることに違いはない。従って、Ａ／Ｄ変換回路１０３でも、図５に示したＡ／Ｄ変換回路１０２と同様に、ラッチ回路２２によるラッチ動作が停止している状態からラッチ動作を行う状態に変化するときの、各遅延素子ＤＵの出力端子の駆動負荷の変動によるパルス走行回路１０内のパルス信号ＳｔａｒｔＰの伝播遅延時間の誤差を抑えることができることには違いはない。
【０１１６】
さらに、Ａ／Ｄ変換回路１０３内のラッチ回路２２では、図５に示したＡ／Ｄ変換回路１０２内のラッチ回路２１に比べて回路規模を削減することができる。より具体的には、図７を見てわかるように、ラッチ回路２２では、図５に示したラッチ回路２１よりもインバータ回路が１つ少ない構成である。従って、ラッチ回路２２では、インバータ回路が１つ分の回路規模を削減することができる。これにより、例えば、撮像装置３内の画素アレイ５０の列の間隔が狭くなった場合でも、Ａ／Ｄ変換回路１０３を列（カラム）毎に配置することが容易になる。その結果、画像の解像度を高め、さらに高画質の画像を得ることができる撮像装置を実現することができる。
【０１１７】
なお、Ａ／Ｄ変換回路１０３内のラッチ回路２２の構成および図５に示したＡ／Ｄ変換回路１０２内のラッチ回路２１の構成では、遅延素子ＤＵの出力信号の入力を禁止する回路、ずなわち、ラッチ動作を停止させる回路としてＮＡＮＤ回路ＮＡＮＤを用いた場合について説明した。しかし、ラッチ動作を停止させる回路は、ラッチ回路２２およびラッチ回路２１の構成に限定されるものではない。例えば、ラッチ動作を停止させる回路としてＮＯＲ（否定論理和）回路を用いることもできる。以下に、ラッチ動作を停止させる回路としてＮＯＲ回路を用いた構成の一例について説明する。
【０１１８】
＜第４の実施形態＞
本第４の実施形態の撮像装置と、第３の実施形態の撮像装置３との異なる点は、Ａ／Ｄ変換回路の構成のみである。以下の説明においては、本第４の実施形態の撮像装置を「撮像装置４」といい、撮像装置４に備えるＡ／Ｄ変換回路を「Ａ／Ｄ変換回路１０４」という。図７に示したＡ／Ｄ変換回路１０３と、本第４の実施形態の撮像装置４に備えるＡ／Ｄ変換回路１０４とは、Ａ／Ｄ変換回路１０４内のラッチ回路の構成のみが異なる。以下の説明においては、図１に示した第１の実施形態の撮像装置１のＡ／Ｄ変換回路１０１に代えて、Ａ／Ｄ変換回路１０４を搭載したものとして、本第４の実施形態の撮像装置４の概略構成を示したブロック図を省略し、Ａ／Ｄ変換回路１０４以外の各構成要素に関する詳細な説明も省略する。
【０１１９】
また、本第４の実施形態の撮像装置４に備えたＡ／Ｄ変換回路１０４の概略構成は、図２に示したＡ／Ｄ変換回路１０１の概略構成と同様であるため、Ａ／Ｄ変換回路１０４の概略構成を示したブロック図も省略し、それぞれの詳細な説明も省略する。
【０１２０】
次に、Ａ／Ｄ変換回路１０４に備えたラッチ＆エンコーダ１２およびラッチ１８内に配置されるラッチ回路の構成について説明する。図８は、本第４の実施形態の撮像装置４に備えたＡ／Ｄ変換回路１０４内におけるラッチ回路の接続を示した概略のブロック図である。なお、図８においては、図３に示したＡ／Ｄ変換回路１０１、図５に示したＡ／Ｄ変換回路１０２、および図７に示したＡ／Ｄ変換回路１０３と同様に、Ａ／Ｄ変換回路１０４の構成の一部の接続（ラッチ＆エンコーダ１２内のラッチ回路２３とパルス走行回路１０との接続）のみを示している。
【０１２１】
Ａ／Ｄ変換回路１０４は、図５に示したＡ／Ｄ変換回路１０２および図７に示したＡ／Ｄ変換回路１０３と同様に、Ａ／Ｄ変換回路１０４の外部に配置された駆動制御回路２０１に備えたパルス走行制御回路３１とラッチ制御回路３２とから出力される駆動信号（パルス信号ＳｔａｒｔＰ、ラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ１、およびラッチ動作信号ＣＬＫ−ＬＡＴ２）によって制御される。ただし、Ａ／Ｄ変換回路１０４は、図８を見てわかるように、図７に示したＡ／Ｄ変換回路１０３内のラッチ回路２２に代わり、ラッチ回路２３を備えている。
【０１２２】
パルス走行回路１０は、図３に示したＡ／Ｄ変換回路１０１、図５に示したＡ／Ｄ変換回路１０２、および図７に示したＡ／Ｄ変換回路１０３内のパルス走行回路１０と同様であるため、詳細な説明は省略する。
【０１２３】
ラッチ＆エンコーダ１２は、図３に示したＡ／Ｄ変換回路１０１、図５に示したＡ／Ｄ変換回路１０２、および図７に示したＡ／Ｄ変換回路１０３内のラッチ＆エンコーダ１２と同様に、パルス走行回路１０内の遅延素子ＤＵ−１〜ＤＵ−ｎの各接続点（１）〜（ｎ）に接続される。そして、ラッチ＆エンコーダ１２は、ラッチ制御回路３２から入力されたラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ１、およびラッチ動作信号ＣＬＫ−ＬＡＴ２に応じて、各接続点（１）〜（ｎ）に出力されている遅延素子ＤＵ−１〜ＤＵ−ｎのそれぞれの出力信号を、パルス信号ＳｔａｒｔＰが走行したパルス走行回路１０内の走行位置として保持（ラッチ）する。そして、ラッチ＆エンコーダ１２は、保持した走行位置のデータをエンコードした後、デジタルデータｂとして出力する。
【０１２４】
なお、図示していないが、ラッチ１８は、ラッチ制御回路３２から入力されたラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ１、およびラッチ動作信号ＣＬＫ−ＬＡＴ２に応じて、カウンタ１６が出力した、パルス信号ＳｔａｒｔＰがパルス走行回路１０内を周回した周回数を保持（ラッチ）する。そして、ラッチ１８は、保持した周回数のデータを、デジタルデータａとして出力する。
【０１２５】
そして、Ａ／Ｄ変換回路１０４は、図３に示したＡ／Ｄ変換回路１０１、図５に示したＡ／Ｄ変換回路１０２、および図７に示したＡ／Ｄ変換回路１０３と同様に、ラッチ１８から出力されたデジタルデータａを上位ビットとし、ラッチ＆エンコーダ１２から出力されたデジタルデータｂを下位ビットとしたデジタルデータＤＴを、Ａ／Ｄ変換回路１０４がアナログ・デジタル変換したデジタルデータＤＴとして出力する。
【０１２６】
上述したように、ラッチ＆エンコーダ１２内には、図７に示したＡ／Ｄ変換回路１０３に備えたラッチ回路２２の代わりに、パルス走行回路１０内の遅延素子ＤＵの数に応じた複数のラッチ回路２３が、各遅延素子ＤＵの接続点（１）〜（ｎ）に接続されるように配置されている。また、図８には示していないが、ラッチ１８内にも、同様に、カウンタ１６の桁数に応じた複数のラッチ回路２３が配置されている。以下の説明においては、パルス走行回路１０とラッチ＆エンコーダ１２との接続に注目して説明を行う。
【０１２７】
ラッチ回路２３の構成は、図７に示したラッチ回路２２内のＮＡＮＤ回路ＮＡＮＤがＮＯＲ回路ＮＯＲに代わった構成である。より具体的には、ラッチ回路２３は、スイッチＳＷ１と、ＮＯＲ回路ＮＯＲと、インバータ回路ＩＮＶ２と、スイッチＳＷ２とから構成される。なお、ラッチ回路２３においては、ＮＯＲ回路ＮＯＲが、遅延素子ＤＵの出力信号の入力を禁止する回路、すなわち、ラッチ回路２３のラッチ動作を停止させる回路である。
【０１２８】
ＮＯＲ回路ＮＯＲの一方の入力端子にパルス走行回路１０内の遅延素子ＤＵの出力信号がスイッチＳＷ１を介して入力され、他方の入力端子にラッチ制御回路３２から出力されたラッチ禁止信号ＣＬＫ−ＣＮＴが入力される。また、ＮＯＲ回路ＮＯＲの出力端子は、エンコーダの入力端子に接続される。また、インバータ回路ＩＮＶ２の入力端子には、ＮＯＲ回路ＮＯＲの出力端子が接続され、出力端子は、スイッチＳＷ２を介してＮＯＲ回路ＮＯＲの一方の入力端子に接続される。
【０１２９】
ＮＯＲ回路ＮＯＲは、ラッチ制御回路３２から入力されるラッチ禁止信号ＣＬＫ−ＣＮＴに応じて、出力端子に出力する信号を制御する。より具体的には、ＮＯＲ回路ＮＯＲは、ラッチ禁止信号ＣＬＫ−ＣＮＴが“Ｌ”レベルのときに遅延素子ＤＵの出力信号の反転信号を出力端子に出力し、“Ｈ”レベルのときに“Ｌ”レベルの信号、すなわち、一定レベルの出力信号を出力端子に出力する。これにより、ＮＯＲ回路ＮＯＲは、図７に示したラッチ回路２２と同様に、遅延素子ＤＵの出力信号の入力を禁止すると共に、インバータ回路ＩＮＶ２の入力端子およびエンコーダの入力端子に出力する信号（遅延素子ＤＵの出力信号の反転信号）を制御する。なお、ＮＯＲ回路ＮＯＲが一定レベルの出力信号を出力端子に出力している間、ＮＯＲ回路ＮＯＲとインバータ回路ＩＮＶ２とによるラッチ回路２３のラッチ動作が停止する。
【０１３０】
スイッチＳＷ１は、ラッチ制御回路３２から入力されるラッチ動作信号ＣＬＫ−ＬＡＴ１によって、入力端子と出力端子との接続が制御される。そして、スイッチＳＷ１は、例えば、ラッチ動作信号ＣＬＫ−ＬＡＴ１が“Ｈ”レベルのときに接続（ＯＮ）状態になり、“Ｌ”レベルのときに切断（ＯＦＦ）状態になる。これにより、スイッチＳＷ１は、遅延素子ＤＵの出力端子とＮＯＲ回路ＮＯＲの一方の入力端子との接続を制御する。
【０１３１】
また、スイッチＳＷ２は、ラッチ制御回路３２から入力されたラッチ動作信号ＣＬＫ−ＬＡＴ２によって、入力端子と出力端子との接続が制御される。そして、スイッチＳＷ２は、例えば、ラッチ動作信号ＣＬＫ−ＬＡＴ２が“Ｈ”レベルのときに接続（ＯＮ）状態になり、“Ｌ”レベルのときに切断（ＯＦＦ）状態になる。これにより、スイッチＳＷ２は、ＮＯＲ回路ＮＯＲの出力端子とＮＯＲ回路ＮＯＲの一方の入力端子との接続を制御する。
【０１３２】
このような構成によって、Ａ／Ｄ変換回路１０４では、図７に示したＡ／Ｄ変換回路１０３と同様に、ラッチ＆エンコーダ１２およびラッチ１８内のラッチ回路２３で消費される電流を小さくすることができる。なお、Ａ／Ｄ変換回路１０４の駆動方法は、図６に示したＡ／Ｄ変換回路１０２の駆動方法と同様であるが、ラッチ動作を停止させる回路が、ＮＡＮＤ回路ＮＡＮＤからＮＯＲ回路ＮＯＲに代わったことにより、ラッチ禁止信号ＣＬＫ−ＣＮＴの極性が逆になっている。
【０１３３】
ここで、Ａ／Ｄ変換回路１０４によるアナログ・デジタル変換の動作における駆動方法について説明する。図９は、本第４の実施形態の撮像装置４に備えたＡ／Ｄ変換回路１０４によるアナログ・デジタル変換動作における駆動タイミングを示したタイミングチャートである。図９には、パルス走行制御回路３１から入力されるパルス信号ＳｔａｒｔＰと、ラッチ制御回路３２から入力されるラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ１、およびラッチ動作信号ＣＬＫ−ＬＡＴ２とを示している。
【０１３４】
なお、以下の説明においては、図８に示したスイッチＳＷ１およびスイッチＳＷ２のそれぞれは、ラッチ制御回路３２から入力される駆動制御信号（ラッチ動作信号ＣＬＫ−ＬＡＴ１およびラッチ動作信号ＣＬＫ−ＬＡＴ２）が“Ｈ”レベルで接続（ＯＮ）状態になり、“Ｌ”レベルで切断（ＯＦＦ）状態になるものとして説明する。また、Ａ／Ｄ変換回路１０４が、１つのデジタルデータＤＴを出力する場合のアナログ・デジタル変換動作のタイミングについて説明する。
【０１３５】
まず、パルス走行制御回路３１は、ラッチ禁止信号ＣＬＫ−ＣＮＴが“Ｈ”レベル、ラッチ動作信号ＣＬＫ−ＬＡＴ１が“Ｈ”レベル、ラッチ動作信号ＣＬＫ−ＬＡＴ２が“Ｌ”レベルの状態のときに、パルス信号ＳｔａｒｔＰを“Ｈ”レベルにする。これにより、パルス信号ＳｔａｒｔＰは、Ａ／Ｄ変換回路１０４の入力端子に入力されたアナログ・デジタル変換の対象となるアナログ入力信号Ｖｉｎの電圧の大きさに応じた伝播遅延時間で、パルス走行回路１０内を走行する。
【０１３６】
このときには、ラッチ禁止信号ＣＬＫ−ＣＮＴが“Ｈ”レベルであるため、ＮＯＲ回路ＮＯＲの出力信号は“Ｌ”レベルに固定され、パルス走行回路１０内の各接続点（１）〜（ｎ）に出力されている遅延素子ＤＵ−１〜ＤＵ−ｎのそれぞれの出力信号は、ラッチ＆エンコーダ１２内の各ラッチ回路２３のインバータ回路ＩＮＶ１に入力されない状態である。また、ラッチ動作信号ＣＬＫ−ＬＡＴ１が“Ｈ”レベルであるため、スイッチＳＷ１はＯＮ（接続）状態である。このため、ラッチ＆エンコーダ１２内の各ラッチ回路２３のインバータ回路ＩＮＶ２の出力信号は“Ｈ”レベルに固定され、ラッチ回路２３内のＮＯＲ回路ＮＯＲおよびインバータ回路ＩＮＶ２は、パルス信号ＳｔａｒｔＰのパルス走行回路１０内の走行に応じた反転動作を行わない。すなわち、ラッチ回路２３は、ＮＯＲ回路ＮＯＲとインバータ回路ＩＮＶ２とによるラッチ動作を停止している状態になる。これにより、ラッチ＆エンコーダ１２およびラッチ１８内のラッチ回路２３で消費される電流は小さくなる。
【０１３７】
その後、ラッチ制御回路３２は、アナログ・デジタル変換が終了するタイミングより前のタイミングｔのときに、ラッチ禁止信号ＣＬＫ−ＣＮＴを“Ｌ”レベルにする。これにより、ＮＯＲ回路ＮＯＲは、遅延素子ＤＵの出力信号の反転信号を出力端子に出力する。これにより、ラッチ回路２３内のインバータ回路ＩＮＶ２は、ＮＯＲ回路ＮＯＲと共に、パルス信号ＳｔａｒｔＰのパルス走行回路１０内の走行位置（および周回数）をラッチするための反転動作を行う状態になる。
【０１３８】
続いて、ラッチ制御回路３２は、アナログ・デジタル変換が終了するタイミングで、ラッチ動作信号ＣＬＫ−ＬＡＴ１を“Ｌ”レベル、ラッチ動作信号ＣＬＫ−ＬＡＴ２を“Ｈ”レベルにする。これにより、スイッチＳＷ１がＯＦＦ（切断）状態、スイッチＳＷ２がＯＮ（接続）状態になり、ラッチ回路２３内のＮＯＲ回路ＮＯＲおよびインバータ回路ＩＮＶ２は、パルス信号ＳｔａｒｔＰのパルス走行回路１０内の走行位置（および周回数）をラッチする。より具体的には、ラッチ１８内の各ラッチ回路２３は、カウンタ１６が計測したパルス信号ＳｔａｒｔＰの周回数をラッチし、ラッチした周回数をデジタルデータａとして出力する。また、ラッチ＆エンコーダ１２内の各ラッチ回路２３は、パルス走行回路１０内の各接続点の信号、すなわち、パルス信号ＳｔａｒｔＰがパルス走行回路１０内を走行した走行位置をラッチし、ラッチした走行位置をエンコードした後、デジタルデータｂとして出力する。
【０１３９】
なお、パルス走行制御回路３１は、ラッチ１８およびラッチ＆エンコーダ１２がそれぞれ、パルス信号ＳｔａｒｔＰの走行位置（および周回数）をラッチした後、パルス信号ＳｔａｒｔＰを“Ｌ”レベルにする。これにより、パルス信号ＳｔａｒｔＰのパルス走行回路１０内の走行が停止する。
【０１４０】
このようなタイミングで、Ａ／Ｄ変換回路１０４は、入力端子に入力されたアナログ入力信号Ｖｉｎの電圧の大きさに応じてアナログ・デジタル変換した、１つのデジタルデータＤＴを出力する。以降、同様に、パルス走行制御回路３１がパルス信号ＳｔａｒｔＰを制御し、ラッチ制御回路３２がラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ１、およびラッチ動作信号ＣＬＫ−ＬＡＴ２を制御する。
【０１４１】
このように、Ａ／Ｄ変換回路１０４では、ラッチ１８およびラッチ＆エンコーダ１２が、サンプリング周期であるラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ１、およびラッチ動作信号ＣＬＫ−ＬＡＴ２の周期毎に、パルス信号ＳｔａｒｔＰがパルス走行回路１０内の遅延素子ＤＵを通過した通過段数（および周回数）をラッチ（保持）する。そして、Ａ／Ｄ変換回路１０４は、ラッチ１８およびラッチ＆エンコーダ１２に保持したそれぞれの結果に基づいた、アナログ入力信号Ｖｉｎの電圧の大きさに応じたデジタルデータＤＴを、ラッチ禁止信号ＣＬＫ−ＣＮＴ、ラッチ動作信号ＣＬＫ−ＬＡＴ１、およびラッチ動作信号ＣＬＫ−ＬＡＴ２の周期に応じて周期的に出力する。
【０１４２】
上記に述べたとおり、本第４の実施形態の撮像装置４でも、Ａ／Ｄ変換回路１０４の構成およびＡ／Ｄ変換回路１０４の駆動方法によって、パルス走行期間中のタイミングｔまでは、第３の実施形態の撮像装置３と同様に、ラッチ回路２２内のＮＯＲ回路ＮＯＲおよびインバータ回路ＩＮＶ２の出力端子を、それぞれ、“Ｈ”レベルまたは“Ｌ”レベルのいずれかに固定する。これにより、ラッチ回路２３内のＮＯＲ回路ＮＯＲおよびインバータ回路ＩＮＶ２が反転動作を行わず、ラッチ回路２３のラッチ動作を停止させることができる。このことにより、第３の実施形態の撮像装置３と同様の効果を得ることができる。
【０１４３】
なお、上述したように、図５に示したＡ／Ｄ変換回路１０２の構成においても、ラッチ回路２１内のＮＡＮＤ回路ＮＡＮＤに代えて、ＮＯＲ回路ＮＯＲを用いることができる。この場合には、第２の実施形態の撮像装置２と同様の効果を得ることができる。
【０１４４】
上記に述べたとおり、本発明を実施するための最良の形態によれば、撮像装置に備えたＡ／Ｄ変換回路の構成およびＡ／Ｄ変換回路の駆動方法によって、Ａ／Ｄ変換回路のアナログ・デジタル変換動作におけるパルス走行期間中にＡ／Ｄ変換回路内のラッチ回路のラッチ動作を停止させることによって、ラッチ回路に入力される遅延素子ＤＵの出力信号の入力を禁止することができる。これにより、Ａ／Ｄ変換回路内のパルス走行回路を周回するパルス信号ＳｔａｒｔＰの走行に伴って不安定になるＡ／Ｄ変換回路に供給される電源およびＧＮＤの電圧を安定させ、Ａ／Ｄ変換回路によるアナログ・デジタル変換の誤差を生じなくすることができる。このことにより、画質の劣化（低下）のない画像を得ることができ、高画質の画像を得ることができる撮像システムを構築することができる撮像装置を実現することができる。
【０１４５】
なお、本実施形態においては、画素アレイの各列（カラム）にＡ／Ｄ変換回路を配置した撮像装置について説明したが、撮像装置内のＡ／Ｄ変換回路の配置は、本発明を実施するための形態に限定されるものではない。例えば、画素アレイの複数の列（カラム）に対して１つのＡ／Ｄ変換回路を配置した構成にすることもできる。
【０１４６】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【０１４７】
１・・・撮像装置
５０・・・画素アレイ（画素部）
１１・・・単位画素（画素）
１００，１０１，１０２，１０３，１０４・・・Ａ／Ｄ変換回路（パルス走行回路，ラッチ回路）
１０・・・パルス走行回路
ＤＵ−１・・・ＮＡＮＤ型遅延素子（遅延素子）
ＤＵ−２，ＤＵ−３，ＤＵ−ｎ・・・バッファ型遅延素子（遅延素子）
１６・・・カウンタ
１８・・・ラッチ（ラッチ回路）
１２・・・ラッチ＆エンコーダ（ラッチ回路）
２０，２１，２２，２３・・・ラッチ回路（ラッチ回路）
ＳＷ１，ＳＷ２・・・スイッチ（ラッチ回路）
ＩＮＶ１，ＩＮＶ２・・・インバータ回路（第１の反転回路，第２の反転回路）
ＮＡＮＤ・・・ＮＡＮＤ回路（第１の反転回路，第３の反転回路）
ＮＯＲ・・・ＮＯＲ回路（第１の反転回路，第３の反転回路）
２００，２０１・・・駆動制御回路（ラッチ制御回路）
３１・・・パルス走行制御回路
３２・・・ラッチ制御回路
３００・・・電源回路
８０１・・・データ出力線
６０・・・カラムＡＤイメージセンサ
３０・・・タイミングジェネレータ
【図１】
2012238945.tif 000003
【図２】
2012238945.tif 000004
【図３】
2012238945.tif 000005
【図４】
2012238945.tif 000006
【図５】
2012238945.tif 000007
【図６】
2012238945.tif 000008
【図７】
2012238945.tif 000009
【図８】
2012238945.tif 000010
【図９】
2012238945.tif 000011
【図１０】
2012238945.tif 000012
【図１１】
2012238945.tif 000013
【図１２】
2012238945.tif 000014
【図１３】
2012238945.tif 000015
【図１４】
2012238945.tif 000016