(57)【要約】【課題】選択トランジスタの占有面積を縮小して、セルの配置効率を向上できるようにする。【解決手段】ゲート電極が列方向に延伸する第１の選択ワード線２３と接続され、ソースが第１の副ビット線２０と接続され、ドレインが行方向に延伸する第１の主ビット線２２と接続された第１の選択トランジスタ２１と、ゲート電極が列方向に延伸する第２の選択ワード線３３と接続され、ソースが第２の副ビット線３０と接続され、ドレインが行方向に延伸する第２の主ビット線３２と接続された第２の選択トランジスタ３１とを有している。第１の副ビット線２０は、第１の選択トランジスタ２１により、同時に消去される複数のメモリセル１ごとに電気的に分離して制御される。一方、第２の副ビット線３０は、第２の選択トランジスタ３１により、別々に消去される複数のメモリセル１に共通に接続されている。【選択図】図１
2012043518.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域及びその上に形成され、それぞれが第１の電極、第２の電極及び第３の電極を有する電荷トラップ型の複数のメモリセルが行列状に配置された不揮発性半導体記憶装置であって、
それぞれが、列方向に並ぶ複数のメモリセルの前記第１の電極を共通に接続する複数のワード線と、
それぞれが、行方向に並ぶ複数のメモリセルの前記第２の電極を共通に接続する複数の第１の副ビット線と、
それぞれが、行方向に並ぶ複数のメモリセルの前記第３の電極を共通に接続する複数の第２の副ビット線と、
ゲート電極が、列方向に延伸する第１の選択ワード線と接続され、ソースが前記第１の副ビット線と接続され、ドレインが、行方向に延伸する第１の主ビット線と接続された第１の選択トランジスタと、
ゲート電極が、列方向に延伸する第２の選択ワード線と接続され、ソースが前記第２の副ビット線と接続され、ドレインが、行方向に延伸する第２の主ビット線と接続された第２の選択トランジスタとを備え、
前記各メモリセルは、１ビットデータを保持可能であり、
前記第１の副ビット線は、前記第１の選択トランジスタにより、同時に消去される複数の前記メモリセルごとに電気的に分離して制御され、
前記第２の副ビット線は、前記第２の選択トランジスタにより、別々に消去される複数の前記メモリセルに共通に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記各メモリセルにおいて、
前記第１の電極は、ゲート電極であり、
前記第２の電極及び第３の電極は、それぞれ前記半導体領域に形成された拡散層からなり、
前記第２の電極は、前記メモリセルへの書き込み時にドレインとして機能し、
前記第３の電極は、前記メモリセルからの読み出し時にドレインとして機能することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記複数のメモリセルは、少なくとも２つの書き換えセクタからなり、
前記第２の選択トランジスタは、隣り合う２つの書き換えセクタの境界領域に配置されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記各メモリセルは、前記半導体領域と前記各第１の電極との間に、少なくとも酸化シリコン膜及び窒化シリコン膜を積層してなり、キャリアをトラップ可能なゲート絶縁膜を有していることを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置の駆動方法であって、
前記メモリセルの書き込み時及び消去時には、前記第１の副ビット線にのみ第１の電圧を印加し、
前記メモリセルの読み出し時には、前記第２の副ビット線にのみ第２の電圧を印加し、
前記第１の電圧は、前記第２の電圧よりも高いことを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項６】
前記第１の電圧は５Ｖであり、前記第２の電圧は１Ｖであることを特徴とする請求項５に記載の不揮発性半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特にＭＯＮＯＳ（metal oxide-nitride-oxide semiconductor）型メモリ装置等の不揮発性半導体記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の高集積化及び低コスト化に伴い、バーチャルグラウンド型アレイを有し、ゲート絶縁膜であるＯＮＯ（oxide-nitride-oxide）膜中に局所的に電荷をトラップさせる局所トラップ型ＭＯＮＯＳメモリ装置が提案されている。局所トラップ型ＭＯＮＯＳメモリ装置は、メモリセルのドレイン側とソース側との両方に独立に電荷を蓄積できるため、１セル当たり２ビットの記憶保持が可能であり、メモリセルサイズの実効的な縮小が可能である。
【０００３】
以下、従来の不揮発性半導体記憶装置について図面を参照しながら説明する（例えば、特許文献１を参照。）。
【０００４】
まず、図８を用いて従来の不揮発性半導体記憶装置におけるメモリセルアレイの結線を説明する。
【０００５】
図８に示すように、複数のメモリセル１０１がマトリックス（行列）状に配置されている。各メモリセル１０１のソース及びドレインは、Ｘ方向（行方向）に延伸する副ビット線１０２を介して、高耐圧トランジスタである選択トランジスタ１０３のソースとそれぞれ接続されている。選択トランジスタ１０３のドレインは、Ｘ方向に延伸する主ビット線１０４と接続されており、選択トランジスタ１０３のゲートは、Ｙ方向（列方向）に延伸する選択ワード線１０６と接続されている。また、各メモリセル１０１のゲート電極は、Ｙ方向に延伸するメモリワード線１０５とそれぞれ接続されている。
【０００６】
なお、保持データの書き換え単位は、例えば、第１の書き換えセクタＡと第２の書き換えセクタＢとで示されるように、各選択トランジスタ１０３に挟まれた領域に含まれ、一連の書き換え動作によって書き換えられる範囲のメモリセル１０１の一群である。
【０００７】
以下の説明では、各メモリセル１０１におけるドレインとは、該メモリセルの１ビット目の書き込み時にドレインとなる端子を指し、同様に、各メモリセル１０１におけるソースとは、該メモリセルの１ビット目の書き込み時にソースとなる端子を指すこととする。つまり、実際は書き込み対象のビットによって、一の端子が物理的なドレインになったり、ソースになったりと、互いに反転するが、ここでは上述のように固定した呼称とする。
【０００８】
次に、図９を用いて、書き込み対象セルの１ビット目のデータの書き込み方法について説明する。
【０００９】
図９に示すように、書き込み対象セルは、メモリワード線１０５のうちのＷＬ１と接続され、○印を付したメモリセル１０１の１ビット目である。ここで、ＷＬ１に１０Ｖの電圧を印加し、選択ワード線１０６のうちのＳＷＬ１及びＳＷＬ２にそれぞれ１０Ｖの電圧を印加し、主ビット線１０４のうちのＭＢＬ１に５Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、指定されたメモリセル１０１のゲートに１０Ｖの電圧が、ドレインに５Ｖの電圧が、ソースに０Ｖの電圧がそれぞれ印加される。その結果、ドレイン端にチャネルホットエレクトロンが発生して、電子がメモリセル１０１のＯＮＯ膜のドレイン端にトラップされる。これにより、メモリセル１０１の１ビット目のしきい値電圧が、消去状態の約２Ｖから書き込み状態の約６Ｖにまで上昇する。
【００１０】
次に、図１０を用いて、書き込み対象セルの２ビット目のデータの書き込み方法について説明する。
【００１１】
図１０に示すように、書き込み対象セルは、メモリワード線１０５のうちのＷＬ１と接続され、○印を付したメモリセル１０１の２ビット目である。ここで、ＷＬ１に１０Ｖの電圧を印加し、選択ワード線１０６のうちのＳＷＬ１及びＳＷＬ２にそれぞれ１０Ｖの電圧を印加し、主ビット線１０４のうちのＭＢＬ２に５Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、指定されたメモリセル１０１のゲートに１０Ｖが、ソースに５Ｖの電圧が、ドレインに０Ｖの電圧がそれぞれ印加される。その結果、ソース端にチャネルホットエレクトロンが発生して、電子がメモリセル１０１のＯＮＯ膜のソース端にトラップされる。これにより、メモリセル１０１の２ビット目のしきい値電圧が、消去状態の約２Ｖから書き込み状態の約６Ｖにまで上昇する。
【００１２】
以上のような手順により、主ビット線１０４の上流側及び下流側にそれぞれ接続された選択トランジスタ１０３によって挟まれた第１の書き換えセクタＡに含まれるメモリセル１０１に書き込みが行われる。ここで、第１の書き換えセクタＡに含まれるメモリセル１０１と接続されている副ビット線１０２は、第２の書き換えセクタＢとは２つの選択トランジスタ１０３によって電気的に分離されている。このため、書き込み時に、書き換え対象となるメモリセル１０１のドレイン又はソースに印加される５Ｖの電圧は、第２の書き換えセクタＢの副ビット線１０２には印加されることがない。このため、第１の書き換えセクタＡ内のメモリセル１０１の書き込み時に、第２の書き換えセクタＢに含まれるメモリセル１０１の状態は変化しない。すなわち、消去状態から書き込み状態への変化、又は書き込み状態から消去状態への変化は生じないことが保証される。
【００１３】
次に、図１１を用いて、消去対象セルの１ビット目のデータの消去方法について説明する。
【００１４】
図１１に示すように、消去対象のメモリセル１０１は、メモリワード線１０５のうちのＷＬ０〜ＷＬ２とそれぞれ接続され、○印を付した各メモリセル１０１の１ビット目である。ここで、ＷＬ０〜ＷＬ２にそれぞれ−５Ｖの電圧を印加し、選択ワード線１０６のうちのＳＷＬ０及びＳＷＬ１にそれぞれ１０Ｖの電圧を印加し、主ビット線１０４のうちのＭＢＬ１及びＭＢＬ３にそれぞれ５Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、第１の書き換えセクタＡに含まれる各メモリセル１０１のゲートに−５Ｖの電圧が、ドレインに５Ｖの電圧がそれぞれ印加される。また、ソースはオープン状態となる。その結果、各メモリセル１０１のドレイン端にバンド間トンネル電流が発生して、ホールが各メモリセル１０１におけるＯＮＯ膜のドレイン端にトラップされる。これにより、各メモリセル１０１の１ビット目のしきい値電圧が、書き込み状態の約６Ｖから消去状態の約２Ｖにまで低下する。
【００１５】
次に、図１２を用いて、消去対象セルの２ビット目のデータの消去方法について説明する。
【００１６】
図１２に示すように、消去対象のメモリセル１０１は、メモリワード線１０５のうちのＷＬ０〜ＷＬ２とそれぞれ接続され、○印を付した各メモリセル１０１の２ビット目である。ここで、ＷＬ０〜ＷＬ２にそれぞれ−５Ｖの電圧を印加し、選択ワード線１０６のうちのＳＷＬ２及びＳＷＬ３にそれぞれ１０Ｖの電圧を印加し、主ビット線１０４のうちのＭＢＬ０、ＭＢＬ２及びＭＢＬ４にそれぞれ５Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、第１の書き換えセクタＡに含まれるメモリセル１０１のゲートに−５Ｖの電圧が、ソースに５Ｖの電圧がそれぞれ印加される。また、ドレインはオープン状態となる。その結果、各メモリセル１０１のソース端にバンド間トンネル電流が発生して、ホールが各メモリセル１０１におけるＯＮＯ膜のソース端にトラップされる。これにより、各メモリセル１０１の２ビット目のしきい値電圧が、書き込み状態の約６Ｖから消去状態の約２Ｖにまで低下する。
【００１７】
以上のような手順により、主ビット線１０４の上流側及び下流側にそれぞれ接続された選択トランジスタ１０３によって挟まれた第１の書き換えセクタＡに含まれるメモリセル１０１が保持するデータが消去される。ここで、第１の書き換えセクタＡに含まれる各メモリセル１０１と接続されている副ビット線１０２は、第２の書き換えセクタＢとは選択トランジスタ１０３によって電気的に分離されている。このため、消去時に、消去対象となるメモリセル１０１のドレイン又はソースに印加される５Ｖの電圧は、第２の書き換えセクタＢの副ビット線１０２には印加されない。このため、第１の書き換えセクタＡ内のメモリセル１０１の消去時に、第２の書き換えセクタＢに含まれるメモリセル１０１の状態は変化しないことが保証される。
【００１８】
次に、図１３を用いて、読み出し対象セルの１ビット目のデータの読み出し方法について説明する。
【００１９】
図１３に示すように、読み出し対象のメモリセル１０１は、メモリワード線１０５のうちのＷＬ１と接続され、○印を付したメモリセル１０１の１ビット目である。ここで、ＷＬ１に５Ｖの電圧を印加し、選択ワード線１０６のうちのＳＷＬ１及びＳＷＬ２にそれぞれ５Ｖの電圧を印加し、主ビット線１０４のうちのＭＢＬ２に１Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、指定されたメモリセル１０１のゲートに５Ｖの電圧が、ソースに１Ｖの電圧が、ドレインに０Ｖの電圧がそれぞれ印加されて、ソースからドレインにチャネル電流が流れる。
【００２０】
読み出し時に流れるチャネル電流は、ＯＮＯ膜のドレイン端にホールがトラップされた消去状態（しきい値電圧が約２Ｖ）の場合には約２０μＡが流れ、一方、ＯＮＯ膜のドレイン端に電子がトラップされた書き込み状態（しきい値電圧が約６Ｖ）の場合には１μＡ以上は流れないため、保持データの判別が可能となる。
【００２１】
次に、図１４を用いて、読み出し対象セルの２ビット目のデータの読み出し方法について説明する。
【００２２】
図１４に示すように、読み出し対象のメモリセル１０１は、メモリワード線１０５のうちのＷＬ１と接続され、○印を付したメモリセル１０１の２ビット目である。ここで、ＷＬ１に５Ｖの電圧を印加し、選択ワード線１０６のうちのＳＷＬ１及びＳＷＬ２にそれぞれ５Ｖの電圧を印加し、主ビット線１０４のうちのＭＢＬ１に１Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、指定されたメモリセル１０１のゲートに５Ｖの電圧が、ソースに０Ｖの電圧が、ドレインに１Ｖの電圧がそれぞれ印加されて、ドレインからソースにチャネル電流が流れる。
【００２３】
以上のような手順により、主ビット線１０４の上流側及び下流側にそれぞれ接続された選択トランジスタ１０３によって挟まれた第１の書き換えセクタＡに含まれるメモリセル１０１のデータを読み出す。ここで、第１の書き換えセクタＡに含まれる各メモリセル１０１と接続されている副ビット線１０２は、第２の書き換えセクタＢとは２つの選択トランジスタ１０３によって電気的に分離されている。このため、読み出し時に、読み出し対象となるメモリセル１０１のドレイン又はソースに印加される１Ｖの電圧は、第２の書き換えセクタＢの副ビット線１０２には印加されない。このため、第１の書き換えセクタＡ内のメモリセル１０１の読み出し時に、第２の書き換えセクタＢに含まれるメモリセル１０１の状態は変化しないことが保証される。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】米国特許第５９６３４６５号明細書
【発明の概要】
【発明が解決しようとする課題】
【００２５】
しかしながら、前記従来の不揮発性半導体記憶装置は、１セルに２ビットのデータを保持するため、１ビット目に書き込んだ電子によって２ビット目のしきい値電圧が上昇して見えるという現象（2nd Bit Effect）、及び１ビット目を読み出し続けた場合に２ビット目が次第に書き込まれるという現象（ソフトプログラム）等が生じ、信頼性に課題がある。従って、汎用メモリ装置としては十分な信頼性を有していても、マイコン混載メモリ用途としては信頼性が不足する。これは、汎用メモリ装置では、あるビットの読み出し時間は“１０年間／全ビット数／同時読み出しビット数”を想定すればよく、これに対し、マイコンでは同一ビットを１０年間連続して読み出すような使用方法が想定され、ソフトプログラムの信頼性が不足するためである。また、マイコン混載用途の場合は、読み出し速度が汎用メモリ装置の２倍程度も速い（アクセスタイム２０ｎｓ等）ことも、信頼性が不足する要因となっている。
【００２６】
そこで、マイコン混載メモリ用途として、１セルに１ビットのデータを保持する仕様に限定することにより、局所トラップ型の小面積メモリセルの特長を活かしつつ、信頼性を向上する手法が考えられる。
【００２７】
しかしながら、この手法を従来のメモリセルアレイに適用すると、従来の技術は１セルに２ビットのデータを保持する仕様を前提としているため、選択トランジスタの構成に面積的な無駄が生じてしまう。すなわち、複数の選択トランジスタによりその占有面積が大きくなるため、メモリセルの配置効率が低下するという問題がある。
【００２８】
本発明は、前記の問題に鑑み、選択トランジスタの占有面積を縮小して、セルの配置効率を高くできるようにすることを目的とする。
【課題を解決するための手段】
【００２９】
前記の目的を達成するため、本発明は、不揮発性半導体記憶装置を、書き換えセクタごとに設けられる選択トランジスタを書き換え用の選択トランジスタと読み出し用の選択トランジスタとに分けて配置すると共に、読み出し用の選択トランジスタを複数の書き換えセクタで共有する構成とする。
【００３０】
具体的に、本発明に係る不揮発性半導体記憶装置は、半導体領域及びその上に形成され、それぞれが第１の電極、第２の電極及び第３の電極を有する電荷トラップ型の複数のメモリセルが行列状に配置された不揮発性半導体記憶装置を対象とし、それぞれが、列方向に並ぶ複数のメモリセルの第１の電極を共通に接続する複数のワード線と、それぞれが、行方向に並ぶ複数のメモリセルの第２の電極を共通に接続する複数の第１の副ビット線と、それぞれが、行方向に並ぶ複数のメモリセルの第３の電極を共通に接続する複数の第２の副ビット線と、ゲート電極が、列方向に延伸する第１の選択ワード線と接続され、ソースが第１の副ビット線と接続され、ドレインが、行方向に延伸する第１の主ビット線と接続された第１の選択トランジスタと、ゲート電極が、列方向に延伸する第２の選択ワード線と接続され、ソースが第２の副ビット線と接続され、ドレインが、行方向に延伸する第２の主ビット線と接続された第２の選択トランジスタとを備え、各メモリセルは、１ビットデータを保持可能であり、第１の副ビット線は、第１の選択トランジスタにより、同時に消去される複数のメモリセルごとに電気的に分離して制御され、第２の副ビット線は、第２の選択トランジスタにより、別々に消去される複数のメモリセル（例えば、書き換えセクタ）に共通に接続されている。
【００３１】
本発明の不揮発性半導体記憶装置によると、第２の副ビット線は、第２の選択トランジスタにより、別々に消去される複数のメモリセルに共通に接続されていることから、第２の選択トランジスタの個数を削減できるため、選択トランジスタ全体の専有面積を縮小できるので、セルの配置効率を向上することができる。
【００３２】
本発明の不揮発性半導体記憶装置は、各メモリセルにおいて、第１の電極は、ゲート電極であり、第２の電極及び第３の電極は、それぞれ半導体領域に形成された拡散層からなり、第２の電極は、メモリセルへの書き込み時にドレインとして機能し、第３の電極は、メモリセルからの読み出し時にドレインとして機能してもよい。
【００３３】
本発明の不揮発性半導体記憶装置において、複数のメモリセルは、少なくとも２つの書き換えセクタからなり、第２の選択トランジスタは、隣り合う２つの書き換えセクタの境界領域に配置されていてもよい。
【００３４】
本発明の不揮発性半導体記憶装置において、各メモリセルは、半導体領域と各第１の電極との間に、少なくとも酸化シリコン膜及び窒化シリコン膜を積層してなり、キャリアをトラップ可能なゲート絶縁膜を有していてもよい。
【００３５】
本発明に係る不揮発性半導体記憶装置の駆動方法は、メモリセルの書き込み時及び消去時には、第１の副ビット線にのみ第１の電圧を印加し、メモリセルの読み出し時には、第２の副ビット線にのみ第２の電圧を印加し、第１の電圧は、第２の電圧よりも高い。
【００３６】
本発明の不揮発性半導体記憶装置の駆動方法において、第１の電圧は５Ｖであり、第２の電圧は１Ｖであってもよい。
【発明の効果】
【００３７】
本発明に係る不揮発性半導体記憶装置によると、例えば、読み出し用の選択トランジスタを複数の書き換えセクタで共有できるため、選択トランジスタの面積を縮小できるので、不揮発性半導体記憶装置におけるセルの配置効率を向上することができる。
【図面の簡単な説明】
【００３８】
【図１】図１は本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す部分的な回路図である。
【図２】図２は本発明の一実施形態に係る不揮発性半導体記憶装置における第１の書き込み方法を示す部分的な回路図である。
【図３】図３は本発明の一実施形態に係る不揮発性半導体記憶装置における第２の書き込み方法を示す部分的な回路図である。
【図４】図４は本発明の一実施形態に係る不揮発性半導体記憶装置における第１の消去方法を示す部分的な回路図である。
【図５】図５１は本発明の一実施形態に係る不揮発性半導体記憶装置における第２の消去方法を示す部分的な回路図である。
【図６】図６は本発明の一実施形態に係る不揮発性半導体記憶装置における第１の読み出し方法を示す部分的な回路図である。
【図７】図７は本発明の一実施形態に係る不揮発性半導体記憶装置における第２の読み出し方法を示す部分的な回路図である。
【図８】図８は従来の不揮発性半導体記憶装置のメモリセルアレイを示す部分的な回路図である。
【図９】図９は従来の不揮発性半導体記憶装置における第１の書き込み方法を示す部分的な回路図である。
【図１０】図１０は従来の不揮発性半導体記憶装置における第２の書き込み方法を示す部分的な回路図である。
【図１１】図１１は従来の不揮発性半導体記憶装置における第１の消去方法を示す部分的な回路図である。
【図１２】図１２は従来の不揮発性半導体記憶装置における第２の消去方法を示す部分的な回路図である。
【図１３】図１３は従来の不揮発性半導体記憶装置における第１の読み出し方法を示す部分的な回路図である。
【図１４】図１４は従来の不揮発性半導体記憶装置における第２の読み出し方法を示す部分的な回路図である。
【発明を実施するための形態】
【００３９】
（一実施形態）
本発明の一実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
【００４０】
まず、図１を用いて本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの結線を説明する。
【００４１】
図１に示すように、本実施形態に係る不揮発性半導体記憶装置は、半導体基板（図示せず）等からなる半導体領域及びその上に形成され、例えばマトリックス（行列）状に配置された複数のメモリセル１を有している。各メモリセル１のドレインは、Ｘ方向（行方向）に延伸する第１の副ビット線２０を介して第１の選択トランジスタ２１のソースとそれぞれ接続されている。第１の選択トランジスタ２１のドレインは、Ｘ方向に延伸する第１の主ビット線２２と接続されており、第１の選択トランジスタ２１のゲートは、Ｙ方向（列方向）に延伸する第１の選択ワード線２３と接続されている。各メモリセル１のソースは、Ｘ方向に延伸する第２の副ビット線３０を介して第２の選択トランジスタ３１のソースとそれぞれ接続されている。各メモリセル１のゲートはメモリワード線（ワード線）５とそれぞれ接続されている。ここで、図示はしていないが、各メモリセル１のゲート又はメモリワード線５と半導体領域との間に設ける電荷のトラップ膜として、例えば、窒化シリコン（ＳｉＮ）膜を上下から酸化シリコン（ＳｉＯ２）膜で挟んでなるＯＮＯ膜構造を採るゲート絶縁膜を用いている。なお、トラップ膜は、ＯＮＯ膜に限られず、少なくとも１層のＳｉＮ膜を絶縁膜で挟む構造であれば良い。また、ＳｉＮ膜に代えて、Ｓｉ粒等の径が数ｎｍ程度の微細な伝導体の粒を含む絶縁膜を用いても構わない。
【００４２】
第２の選択トランジスタ３１のドレインは、Ｘ方向に延伸する第２の主ビット線３２と接続されており、第２の選択トランジスタ３１のゲートは、Ｙ方向に延伸する第２の選択ワード線３３と接続されている。各メモリセル１のゲート電極は、Ｙ方向に延伸するメモリワード線５とそれぞれ接続されている。ここで、第１の選択トランジスタ２１及び第２の選択トランジスタ３１には、書き換え時に印加される最大１０Ｖ程度の電圧で駆動可能なように、例えば、ゲート酸化膜の膜厚が約２０ｎｍで、ゲート長が約０.７μｍの高耐圧トランジスタが用いられる。
【００４３】
なお、各メモリセル１におけるドレイン及びソースは、いずれも半導体領域に形成された拡散層からなり、一方の拡散層は書き込み時にドレインとして機能し、他方の拡散層は読み出し時にドレインとして機能する。また、各選択トランジスタ２１、３１のドレイン及びソースも、半導体領域に形成された拡散層からなる。
【００４４】
また、複数のメモリセル１における記憶（保持）データの書き換え単位は、例えば、第１の書き換えセクタＡと第２の書き換えセクタＢとで示されるように、第１の副ビット線２０と接続されたメモリセル１の一群が一度に書き換えられる。
【００４５】
このように、本実施形態においては、第２の選択トランジスタ３１によって駆動される第２の副ビット線３０が、第１の書き換えセクタＡと第２の書き換えセクタＢとにまたがって共有されていることが特徴である。
【００４６】
（書き込み方法）
次に、図２を用いて、第１の書き換えセクタＡの書き込み対象セルに対するデータの書き込み方法について説明する。
【００４７】
図２に示すように、書き込み対象セルは、メモリワード線５のうちのＷＬ１と接続され、○印を付したメモリセル１である。ここで、ＷＬ１に１０Ｖの電圧を印加し、第１の選択ワード線２３のうちのＳＷＬ１＿１に１０Ｖの電圧を印加し、第２の選択ワード線３３のうちのＳＷＬ２＿０に１０Ｖの電圧を印加し、第１の主ビット線２２のうちのＭＢＬ１＿０に５Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、指定されたメモリセル１のゲートに１０Ｖの電圧が、ドレインに５Ｖの電圧が、ソースに０Ｖの電圧がそれぞれ印加される。このため、メモリセル１のドレイン端にチャネルホットエレクトロンが発生して、電子がメモリセル１のＯＮＯ膜のドレイン端にトラップされる。その結果、メモリセル１のしきい値電圧が、消去状態の約２Ｖから書き込み状態の約６Ｖにまで上昇する。
【００４８】
図３に、第２の書き換えセクタＢの書き込み対象セルに対するデータの書き込み方法を例示する。図３に示すように、書き込み対象セルは、メモリワード線５のうちのＷＬ４と接続された、○印を付したメモリセル１である。ここで、ＷＬ４に１０Ｖの電圧を印加し、第１の選択ワード線２３のうちのＳＷＬ１＿３に１０Ｖの電圧を印加し、第２の選択ワード線３３のうちのＳＷＬ２＿０に１０Ｖの電圧を印加し、第１の主ビット線２２のうちのＭＢＬ１＿０に５Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、指定されたメモリセル１のゲートに１０Ｖの電圧が、ドレインに５Ｖの電圧が、ソースに０Ｖの電圧がそれぞれ印加される。このため、メモリセル１のドレイン端にチャネルホットエレクトロンが発生して、電子がメモリセル１のＯＮＯ膜のドレイン端にトラップされる。その結果、メモリセル１のしきい値電圧が、消去状態の約２Ｖから書き込み状態の約６Ｖにまで上昇する。
【００４９】
このように、本実施形態においては、第１の選択トランジスタ２１によって駆動される第１の副ビット線２０側をドレインとするメモリセル１の１ビットのみのデータを書き込むことが特徴である。
【００５０】
以上のような手順により、第１の書き換えセクタＡ及び第２の書き換えセクタＢにそれぞれ含まれるメモリセル１にデータの書き込みを行う。ここで、第１の書き換えセクタＡに含まれるメモリセル１と接続されている第１の副ビット線２０は、第２の書き換えセクタＢとは第１の選択トランジスタ２１によって電気的に分離されている。このため、書き込み時に第１の書き換えセクタＡに含まれる書き換え対象のメモリセル１と接続された第１の副ビット線２０に印加される５Ｖの電圧は、第２の書き換えセクタＢにおける第１の副ビット線２０には印加されない。このため、第１の書き換えセクタＡ内のメモリセル１の書き込み時に、第２の書き換えセクタＢに含まれる各メモリセル１の状態は変化しない。すなわち、消去状態から書き込み状態への変化は生じないことが保証される。
【００５１】
（消去方法）
次に、図４を用いて、第１の書き換えセクタＡのメモリセル１に対するデータの消去方法を説明する。
【００５２】
図４に示すように、消去対象セルは、メモリワード線５のうちのＷＬ０〜ＷＬ２と接続された、○印を付したメモリセル１である。ここで、ＷＬ０〜ＷＬ２に−５Ｖの電圧を印加し、第１の選択ワード線２３のうちのＳＷＬ１＿０及びＳＷＬ１＿１にそれぞれ１０Ｖの電圧を印加し、第１の主ビット線２２のうちのＭＢＬ１＿０及びＭＢＬ１＿１にそれぞれ５Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、各メモリセル１のゲートに−５Ｖの電圧が、ドレインに５Ｖの電圧がそれぞれ印加される。また、ソースはオープン状態となる。その結果、各メモリセル１のドレイン端にバンド間トンネル電流が発生して、ホールが各メモリセル１のＯＮＯ膜のドレイン端にトラップされる。これにより、各メモリセル１のしきい値電圧が、書き込み状態の約６Ｖから消去状態の約２Ｖにまで低下する。
【００５３】
図５に、第２の書き換えセクタＢのメモリセル１に対するデータの消去方法を例示する。
【００５４】
図５に示すように、消去対象セルは、メモリワード線５のうちのＷＬ３〜ＷＬ５と接続され、○印を付したメモリセル１である。ここで、ＷＬ３〜ＷＬ５に−５Ｖの電圧を印加し、第１の選択ワード線２３のうちのＳＷＬ１＿２及びＳＷＬ１＿３にそれぞれ１０Ｖの電圧を印加し、第１の主ビット線２２のうちのＭＢＬ１＿０及びＭＢＬ１＿１にそれぞれ５Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、各メモリセル１のゲートに−５Ｖの電圧が、ドレインに５Ｖの電圧がそれぞれ印加される。また、ソースはオープン状態となる。その結果、各メモリセル１のドレイン端にバンド間トンネル電流が発生して、ホールが各メモリセル１のＯＮＯ膜のドレイン端にトラップされる。これにより、各メモリセル１のしきい値電圧が、書き込み状態の約６Ｖから消去状態の約２Ｖにまで低下する。
【００５５】
このように、本実施形態においては、第１の選択トランジスタ２１によって駆動される第１の副ビット線２０側をドレインとするメモリセル１の１ビットのみを消去することが特徴である。
【００５６】
以上のような手順により、第１の書き換えセクタＡ及び第２の書き換えセクタＢに含まれる各メモリセル１のデータが消去される。ここで、第１の書き換えセクタＡに含まれるメモリセル１と接続されている第１の副ビット線２０は、第２の書き換えセクタＢとは、第１の選択トランジスタ２１によって電気的に分離されている。このため、消去時に書き換え対象のメモリセル１と接続された第１の副ビット線２０に印加される５Ｖの電圧は、第２の書き換えセクタＢにおける第１の副ビット線２０には印加されない。従って、第１の書き換えセクタＡ内のメモリセル１の消去時に、第２の書き換えセクタＢに含まれる各メモリセル１の状態は変化しない。すなわち、書き込み状態から消去状態への変化は生じないことが保証される。
【００５７】
（読み出し方法）
次に、図６を用いて、第１の書き換えセクタＡの読み出し対象セルに対するデータの読み出し方法について説明する。
【００５８】
図６に示すように、読み出し対象セルは、メモリワード線のうちのＷＬ１と接続され、○印を付したメモリセル１である。ここで、ＷＬ１に５Ｖの電圧を印加し、第１の選択ワード線２３のうちのＳＷＬ１＿１に５Ｖの電圧を印加し、第２の選択ワード線３３のうちのＳＷＬ２＿０に５Ｖの電圧を印加し、第２の主ビット線３２のうちのＭＢＬ２＿１に１Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、指定されたメモリセル１のゲートに５Ｖの電圧が、ソースに１Ｖの電圧が、ドレインに０Ｖの電圧がそれぞれ印加される。その結果、ソースからドレインにチャネル電流が流れる。このとき、読み出し時に流れるチャネル電流は、消去状態（しきい値電圧が約２Ｖ）の場合には約２０μＡが流れ、一方、書き込み状態（しきい値電圧が約６Ｖ）の場合には１μＡ以上は流れないため、保持データの判別が可能となる。
【００５９】
図７に、第２の書き換えセクタＢの読み出し対象セルに対するデータの読み出し方法を例示する。図７に示すように、読み出し対象セルは、メモリワード線のうちのＷＬ４と接続され、○印を付したメモリセル１である。ここで、ＷＬ４に５Ｖの電圧を印加し、第１の選択ワード線２３のうちのＳＷＬ１＿３に５Ｖの電圧を印加し、第２の選択ワード線３３のうちのＳＷＬ２＿０に５Ｖの電圧を印加し、第２の主ビット線３２のうちのＭＢＬ２＿１に１Ｖの電圧を印加し、残りの端子に０Ｖの電圧を印加する。これにより、指定されたメモリセル１のゲートに５Ｖの電圧が、ソースに１Ｖの電圧が、ドレインに０Ｖの電圧がそれぞれ印加される。その結果、ソースからドレインにチャネル電流が流れる。このとき、読み出し時に流れるチャネル電流は、消去状態（しきい値電圧が約２Ｖ）の場合には約２０μＡが流れ、一方、書き込み状態（しきい値電圧が約６Ｖ）の場合には１μＡ以上は流れないため、保持データの判別が可能となる。
【００６０】
このように、本実施形態においては、第２の選択トランジスタ３１によって駆動される第２の副ビット線３０にソースが接続されたメモリセル１のみを読み出すことが特徴である。
【００６１】
以上のような手順により、第１の書き換えセクタＡ及び第２の書き換えセクタＢにそれぞれ含まれるメモリセル１に保持されたデータを読み出すことができる。ここで、第１の書き換えセクタＡと第２の書き換えセクタＢに含まれるメモリセル１と接続されている第２の副ビット線３０は、同一の第２の選択トランジスタ３１によって同時に駆動される。このとき、第２の副ビット線３０は、各メモリセル１のソース側と接続されているため、各メモリセル１のＯＮＯ膜のドレイン端にトラップされた電子又はホールの状態を変化させることはない。このため、第１の書き換えセクタＡのメモリセル１からデータを読み出す際に、第２の書き換えセクタＢに含まれる各メモリセル１の状態はいずれも変化することがない。すなわち、消去状態から書き込み状態への変化、又は書き込み状態から消去状態への変化が生じないことが保証される。
【００６２】
上述のように、本実施形態においては、書き換えセクタごとに第１の選択トランジスタ２１及び第１の副ビット線２０を設けている。これに対し、第２の選択トランジスタ３１及び第２の副ビット線３０は複数の書き換えセクタによって共有されている。ここで、選択トランジスタ２１及び３１は、いずれもメモリセル１と比べてサイズが大きい高耐圧トランジスタを用いているため、第２の選択トランジスタ３１を第１の書き換えセクタＡと第２の書き換えセクタＢとで共有することによる面積の削減効果は大きい。
【００６３】
また、第１の選択トランジスタ２１及び第１の副ビット線２０は書き込み時及び消去時に５Ｖ程度の高電圧を印加する場合に使用し、一方、第２の選択トランジスタ３１及び第２の副ビット線３０は読み出し時に１Ｖ程度の低電圧を印加する場合に使用するように、それぞれの機能を分担させることが可能である。
【００６４】
なお、本実施形態においては、隣り合う２つの書き換えセクタＡ及びＢの間で第２の選択トランジスタ３１を共有しているが、３つ以上の書き換えセクタ間で第２の選択トランジスタ３１を共有してもよい。この場合、第２の選択トランジスタ３１は隣り合う２つの書き換えセクタの境界領域のいずれかに配置することが好ましい。
【００６５】
以上説明したように、本実施形態によると、書き換えセクタ間の選択トランジスタの一部を複数の書き換えセクタで共有できるため、占有面積が大きい選択トランジスタを削減できるので、セルの配置効率を高めることができる。ここで、選択トランジスタの面積削減率はアレイ構成にも依存するが、具体的にはセルアレイ面積の約１０％程度の削減効果を得ることができる。
【産業上の利用可能性】
【００６６】
本発明に係る不揮発性半導体記憶装置及びその駆動方法は、選択トランジスタの面積を縮小して、不揮発性半導体記憶装置におけるセルの配置効率を向上することができ、特にＭＯＮＯＳ型メモリ装置である不揮発性半導体記憶装置及びその駆動方法等に有用である。
【符号の説明】
【００６７】
Ａ    第１の書き換えセクタ
Ｂ    第２の書き換えセクタ
１    メモリセル
５    メモリワード線（ワード線）
２０  第１の副ビット線
２１  第１の選択トランジスタ
２２  第１の主ビット線
２３  第１の選択ワード線
３０  第２の副ビット線
３１  第２の選択トランジスタ
３２  第２の主ビット線
３３  第２の選択ワード線
【図１】
2012043518.tif 000003
【図２】
2012043518.tif 000004
【図３】
2012043518.tif 000005
【図４】
2012043518.tif 000006
【図５】
2012043518.tif 000007
【図６】
2012043518.tif 000008
【図７】
2012043518.tif 000009
【図８】
2012043518.tif 000010
【図９】
2012043518.tif 000011
【図１０】
2012043518.tif 000012
【図１１】
2012043518.tif 000013
【図１２】
2012043518.tif 000014
【図１３】
2012043518.tif 000015
【図１４】
2012043518.tif 000016