(57)【要約】【課題】半導体装置のセルピッチをより縮小させる。【解決手段】第１半導体領域の上に、第１半導体領域の表面を選択的に開口するマスクを形成し、マスクの開口部分において表出された第１半導体領域をエッチングして、トレンチを形成し、マスクの開口を拡げ、第１半導体領域の表面の一部をマスクから表出させ、トレンチ内に、絶縁膜を介して制御電極を形成し、開口が拡げられたマスクを遮蔽膜として、第１半導体領域の一部に、不純物を注入し、第１半導体領域の表面に、第２半導体領域を選択的に形成し、開口が拡げられたマスクを除去し、第２半導体領域が形成された部分以外の第１半導体領域に、不純物を注入し、第１半導体領域の表面に、第１半導体領域の不純物濃度よりも高い不純物濃度を有する第３半導体領域を選択的に形成する。【選択図】図１
2012009545.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の半導体層の上に、第２導電形の第１半導体領域を形成する工程と、
前記第１半導体領域の表面を選択的に開口するマスクを形成する工程と、
前記マスクの開口部分において表出された前記第１半導体領域をエッチングして、前記第１半導体領域を貫通し、前記半導体層にまで到達するトレンチを形成する工程と、
前記マスクの開口を拡げ、前記第１半導体領域の表面の一部をさらに前記マスクから表出させる工程と、
前記トレンチ内に、絶縁膜を介して制御電極を形成する工程と、
前記マスクで前記第１半導体領域を選択的に遮蔽し、前記第１半導体領域の前記一部に、第１導電形の不純物を注入し、前記第１半導体領域の表面に、第１導電形の第２半導体領域を選択的に形成する工程と、
前記開口が拡げられた前記マスクを除去する工程と、
前記第２半導体領域が形成された部分以外の前記第１半導体領域に、第２導電形の不純物を注入し、前記第１半導体領域の表面に、前記第１半導体領域の不純物濃度よりも高い不純物濃度を有する第２導電形の第３半導体領域を選択的に形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記開口が拡げられた前記マスクで前記第１半導体領域を選択的に遮蔽し、前記制御電極および前記第１半導体領域の前記一部に、前記第１導電形の不純物を注入し、前記第１半導体領域の表面に、前記第２半導体領域を選択的に形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２半導体領域および前記第２半導体領域が形成された部分以外の前記第１半導体領域に、前記第２導電形の不純物を注入し、前記第１半導体領域の表面に、前記第３半導体領域を選択的に形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２半導体領域の導電形が反転しない程度に、前記第２半導体領域が形成された部分以外の前記第１半導体領域に、前記第２導電形の不純物を注入することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記トレンチ内に、前記第２半導体領域または前記制御電極に電気的に接続されるフィールドプレート電極をさらに形成することを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記制御電極および前記フィールドプレート電極を形成する前に、前記トレンチの内壁に、前記フィールドプレート電極に隣接する第１の絶縁膜と、前記第１の絶縁膜の膜厚より薄く、前記制御電極に隣接する第２の絶縁膜を形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第１の絶縁膜および前記第２の絶縁膜を形成した後、前記トレンチ内に、導電層を形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記導電層を形成した後、前記導電層の表出面をエッチングし、前記トレンチ内で、前記導電層を前記制御電極と、前記フィールドプレート電極とに分離することを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
上下電極構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体装置に関して、セル面積を縮小し、オン抵抗を低減するために、ベース領域内に貫通するトレンチを形成し、このトレンチ内にゲート電極を形成する技術が知られている。
【０００３】
一方、このような半導体装置に関して、アバランシェ耐量を向上させるために、ベース領域に到達するトレンチコンタクト層を形成する技術も開発されている。トレンチコンタクト層は、例えば、ＭＯＳＦＥＴのソース電極に電気的に接続される。これにより、半導体装置内で発生したキャリアを効率的にトレンチコンタクト層を介してソース電極に排出することができ、半導体装置のアバランシェ耐量が向上する。
【０００４】
しかしながら、半導体装置のセルピッチが微細になるほど、ＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）に影響を及ぼさないようにトレンチコンタクト層を形成する必要がある。このため、トレンチコンタクト層を形成する製造工程は益々複雑になり、半導体装置の製造コストが増大するという問題があった。
【０００５】
一方、トレンチコンタクトを設けず、ベース領域内に、半導体装置内で発生したキャリアを効率的に排出するキャリア抜き領域を設ける技術も開発されている。しかしながら、半導体装置のセルピッチが微細になるほど、ベース領域内でのキャリア抜き領域の位置合わせ技術が複雑になり、半導体装置の製造コストが増大するという問題があった。  
従って、半導体装置のセルピッチの縮小化を図ることと、製造コストを下げることは相反関係にある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１５７０１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態は、半導体装置のセルピッチをより縮小させることが可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本実施形態の半導体装置の製造方法は、第１導電形の半導体層の上に、第２導電形の第１半導体領域を形成する工程と、前記第１半導体領域の表面を選択的に開口するマスクを形成する工程と、前記マスクの開口部分において表出された前記第１半導体領域をエッチングして、前記第１半導体領域を貫通し、前記第１導電形の半導体層にまで到達するトレンチを形成する工程と、前記マスクの開口を拡げ、前記第１半導体領域の表面の一部をさらに前記マスクから表出させる工程と、前記トレンチ内に、絶縁膜を介して制御電極を形成する工程と、前記マスクで前記第１半導体領域を選択的に遮蔽し、前記第１半導体領域の前記一部に、第１導電形の不純物を注入し、前記第１半導体領域の表面に、第１導電形の第２半導体領域を選択的に形成する工程と、前記開口が拡げられた前記マスクを除去する工程と、前記第２半導体領域が形成された部分以外の前記第１半導体領域に、第２導電形の不純物を注入し、前記第１半導体領域の表面に、前記第１半導体領域の不純物濃度よりも高い不純物濃度を有する第２導電形の第３半導体領域を選択的に形成する工程と、を備える。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部断面模式図、（ｂ）は、（ａ）のＸ−Ｙ切断面を上からみた要部上面模式図である。
【図２】第１の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、ベース層を形成する過程の要部断面模式図、（ｂ）は、トレンチゲート形成用のマスクを形成する過程の要部断面模式図、（ｃ）は、マスクを利用したエッチング過程を説明する要部断面模式図である。
【図３】第１の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、マスクの開口を拡大する過程を説明する要部断面模式図、（ｂ）は、ゲート絶縁膜を形成する過程の要部断面模式図、（ｃ）は、ゲート電極を形成する過程の要部断面模式図である。
【図４】第１の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、ソース領域を形成する過程の要部断面模式図、（ｂ）は、層間絶縁膜を形成する過程の要部断面模式図、（ｃ）は、層間絶縁膜およびマスクを除去する過程の要部断面模式図である。
【図５】第１の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、コンタクト領域を形成する過程の要部断面模式図、（ｂ）は、ソース電極およびドレイン電極を形成する過程の要部断面模式図である。
【図６】第１の比較例に係る半導体装置の要部断面模式図である。
【図７】第２の比較例に係る半導体装置の要部断面模式図である。
【図８】第２の実施の形態に係る半導体装置の要部断面模式図である。
【図９】第２の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、マスクの開口を拡大する過程を説明する要部断面模式図、（ｂ）は、フィールドプレート絶縁膜を形成する過程の要部断面模式図、（ｃ）は、フィールドプレート電極を形成する過程の要部断面模式図である。
【図１０】第２の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、フィールドプレート絶縁膜のエッチング過程を説明する要部断面模式図、（ｂ）は、ゲート絶縁膜を形成する過程の要部断面模式図、（ｃ）は、ゲート電極を形成する過程の要部断面模式図である。
【図１１】第３の実施の形態に係る半導体装置の要部断面模式図である。
【図１２】図１２は、第３の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、マスクの開口を拡大する過程を説明する要部断面模式図、（ｂ）は、フィールドプレート絶縁膜を形成する過程の要部断面模式図、（ｃ）は、レジスト層を形成する過程の要部断面模式図である。
【図１３】第３の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、フィールドプレート絶縁膜のエッチング過程を説明する要部断面模式図、（ｂ）は、レジストを除去する過程の要部断面模式図、（ｃ）は、ゲート絶縁膜を形成する過程の要部断面模式図である。
【図１４】第３の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、導電層を形成する過程の要部断面模式図、（ｂ）は、ゲート電極およびフィールドプレート電極を形成する過程の要部断面模式図、（ｃ）は、ソース領域を形成する過程の要部断面模式図である。
【図１５】第３の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、層間絶縁膜を形成する過程の要部断面模式図、（ｂ）は、層間絶縁膜およびマスクを除去する過程の要部断面模式図である。
【図１６】第３の比較例に係る半導体装置の要部断面模式図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本実施の形態について説明する。
【００１１】
（第１の実施の形態）  
図１は、第１の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、半導体装置の要部断面模式図、（ｂ）は、（ａ）のＸ−Ｙ切断面を上からみた要部上面模式図である。
【００１２】
図１に例示された半導体装置１は、縦形のトレンチゲート型ＭＯＳＦＥＴである。  
図１（ａ）に示すように、半導体装置１においては、半導体基板１０の上に、ドリフト層である半導体層１１が設けられている。半導体基板１０の導電形は、例えば、ｎ＋形であり、半導体層１１の導電形は、例えば、ｎ−形である。半導体層１１の上には、ベース領域（第１半導体領域）１２が設けられている。ベース領域１２の導電形は、例えば、ｐ形である。ベース領域１２の表面には、ソース領域（第２半導体領域）１３が選択的に設けられている。ソース領域１３の導電形は、例えば、ｎ＋形である。そのほか、ベース領域１２の表面には、コンタクト領域（第３半導体領域）１４が選択的に設けられている。コンタクト領域１４は、キャリア抜き領域として機能する。コンタクト領域１４は、ソース領域１３に隣接している。コンタクト領域１４の導電形は、例えば、ｐ＋形である。ＭＯＳＦＥＴのドレイン領域は、例えば、半導体基板１０および半導体層１１によって構成される。
【００１３】
半導体装置１においては、ソース領域１３から半導体層１１の方向に向かって、ベース領域１２を貫通するようにゲート電極（制御電極）２０が設けられている。すなわち、ゲート電極２０は、縦形のトレンチゲートになる。ゲート電極２０の上端は、ソース領域１３の下端よりも高い位置にあり、ゲート電極２０の下端は、ベース領域１２の下に設けられた半導体層１１にまで到達している。ゲート電極２０と、半導体層１１、ベース領域１２、およびソース領域１３との間には、ゲート絶縁膜（第１絶縁膜）２１が介在している。ゲート電極２０およびゲート絶縁膜２１の上には、層間絶縁膜３０が設けられている。
【００１４】
半導体装置１においては、ソース領域１３、コンタクト領域１４、および層間絶縁膜３０の上に、ソース電極４０が設けられている。ソース電極４０は、ソース領域１３およびコンタクト領域１４に電気的に接続されている。半導体基板１０の下には、ドレイン電極４１が設けられている。ドレイン電極４１は、半導体基板１０に電気的に接続されている。
【００１５】
図１（ｂ）に示すように、半導体装置１の平面においては、ソース領域１３、コンタクト領域１４、およびゲート電極２０は、ストライプ状に配置されている。ソース領域１３、コンタクト領域１４、およびゲート電極２０は、相互に平行に配置されている。
【００１６】
隣接するゲート電極２０の中心間の距離（符号９０で示される領域の距離）は、例えば、１．０μｍ以下である。この距離は、半導体装置１のセルピッチに相当する。半導体装置１では、セル領域９０に設けられたユニットセルが半導体基板１０の主面に対し略平行な方向に繰り返し配列している。隣接するゲート電極２０間のベース領域１２の幅は、例えば、０．５μｍ以下である。なお、本実施の形態で、「幅」とは、例えば、セルピッチが配列する方向における各部材の長さをいう。
【００１７】
半導体基板１０、半導体層１１、ベース領域１２、ソース領域１３、およびコンタクト領域１４の主成分は、例えば、シリコン（Ｓｉ）である。半導体層１１およびソース領域１３は、ｎ形の不純物を含有する。ベース領域１２およびコンタクト領域１４は、ｐ形の不純物を含有する。ゲート電極２０の材質は、例えば、ポリシリコンである。ゲート絶縁膜２１の材質は、例えば、酸化シリコン（ＳｉＯ２）である。層間絶縁膜３０の材質は、例えば、酸化シリコン（ＳｉＯ２）である。ソース電極４０およびドレイン電極４１の材質は、例えば、導電性金属である。導電性金属としては、純金属、合金、または導電性を有する金属化合物が該当する。純金属としては、アルミニウム（Ａｌ）、タングステン（Ｗ）等が該当する。
【００１８】
このような半導体装置１のソース電極４０とドレイン電極４１との間に所定の電圧を印加して（例えば、ソース電極４０は、グランド電位、ドレイン電極４１は、正電位）、ゲート電極２０に閾値電圧より高い電圧が印加されると、ゲート電極２０がゲート絶縁膜２１を介して対向するベース領域１２にチャネル（反転層）が形成される。そして、ソース領域１３、チャネル、半導体層１１、および半導体基板１０を通じて、ソース電極４０とドレイン電極４１との間に電流が流れる。すなわち、半導体装置１は、オン状態になる。ゲート電極２０の電圧が閾値電圧より低い電圧になると、ベース領域１２にチャネルは形成されず、ソース電極４０とドレイン電極４１との間に電流は流れない。すなわち、半導体装置１は、オフ状態になる。
【００１９】
半導体装置１がオン状態にあるとき、チャネルを通じてソース領域１３と、半導体層１１との間に電子電流が流れる。このため、ソース領域１３と半導体層１１との間の電位差は極めて小さくなる。一方、半導体装置１がオン状態からオフ状態に切り替わると、ソース領域１３と半導体層１１との間の電位差が急激に上昇し、一時的に、本来のオフ状態における電位差を超えて、過電圧の状態となる。  
このとき、ベース領域１２と半導体層１１との接合界面においてアバランシェ降伏が発生し、電子−正孔対が発生する場合がある。
【００２０】
正孔が半導体装置１内に蓄積されると、アバランシェ降伏が益々加速され、半導体装置１がブレークダウンする場合もある。しかし、半導体装置１では、発生した正孔はベース領域１２においてソース電極４０側に移動し、キャリア抜き領域であるコンタクト領域１４を通じて、ソース電極４０に効率よく排出される。これにより、半導体装置１は、高いアバランシェ耐量を有する。
【００２１】
次に、半導体装置１を製造する工程について説明する。  
図２は、第１の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、ベース層を形成する過程の要部断面模式図、（ｂ）は、トレンチゲート形成用のマスクを形成する過程の要部断面模式図、（ｃ）は、マスクを利用したエッチング過程を説明する要部断面模式図である。
【００２２】
図２（ａ）に示すように、半導体基板１０の上に、エピタキシャル成長法によって第１導電形（例えば、ｎ形）の半導体層１１を形成する。続いて、イオン注入法により、半導体層１１の上層に、第２導電形（例えば、ｐ形）の半導体層であるベース領域１２Ａを形成する。例えば、ボロン（Ｂ）等のｐ形不純物を半導体層１１の上層に注入して半導体層１１の上層に、ベース領域１２Ａを形成する。あるいは、エピタキシャル成長によって、ベース領域１２Ａを半導体層１１の上に形成してもよい。  
後述するように、ベース領域１２Ａの表面には、ソース領域１３およびコンタクト領域１４がセルフアラインにより形成される。すなわち、ベース領域１２Ａからソース領域１３、コンタクト領域１４が除かれた半導体領域がベース領域１２になる。
【００２３】
次に、図２（ｂ）に示すように、ベース領域１２Ａの上に、ベース領域１２Ａの表面を選択的に開口するマスク９１を形成する。マスク９１は、トレンチゲートを形成するためのマスクであり、フォトリソグラフィによりパターニングされる。マスク９１の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
【００２４】
次に、図２（ｃ）に示すように、マスク９１の開口部分において表出されたベース領域１２Ａをエッチングする。例えば、マスク９１を遮蔽膜として、マスク９１から開口された部分のベース領域１２Ａおよび半導体層１１にエッチング処理を施す。エッチングの手段は、例えば、ＲＩＥ（Reactive Ion Etching）である。このエッチング処理によって、マスク９１が遮蔽する領域以外のベース領域１２Ａと、その下に位置する半導体層１１の上層が取り除かれる。これにより、ベース領域１２Ａを貫通し、さらに半導体層１１にまで到達するトレンチ９２が形成される。
【００２５】
図３は、第１の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、マスクの開口を拡大する過程を説明する要部断面模式図、（ｂ）は、ゲート絶縁膜を形成する過程の要部断面模式図、（ｃ）は、ゲート電極を形成する過程の要部断面模式図である。
【００２６】
次に、図３（ａ）に示すように、マスク９１の開口を拡げ、ベース領域１２Ａの表面の一部をマスク９１から表出させる。例えば、マスク９１にサイドエッチング処理を施して、ベース領域１２Ａの表面の一部をマスク９１から表出させる。サイドエッチングの手段は、例えば、等方性エッチング（湿式エッチング）である。
【００２７】
このサイドエッチング処理により、マスク９１の側面が取り除かれる。例えば、図３（ａ）に示すように、領域９７のマスク９１が除去される。その結果、マスク９１の開口幅がトレンチ９２を形成する前のマスク９１の開口幅よりもさらに拡大する。マスク９１の開口幅の調整は、例えば、等方性エッチングの処理時間を制御することにより行われる。マスク９１の側面が取り除かれたことにより、領域９７においてベース領域１２Ａの表面が表出する。
【００２８】
次に、図３（ｂ）に示すように、トレンチ９２の内壁に、ゲート絶縁膜２１を形成する。例えば、酸素（Ｏ２）等の酸化ガス雰囲気で半導体層１１、ベース領域１２Ａを加熱する。すなわち、熱酸化によって、トレンチ９２の内壁に、ゲート絶縁膜２１を形成する。また、加熱によって、ベース領域１２Ａ中の不純物が半導体層１１側に拡散し、半導体層１１とベース領域１２Ａとの境界の一部が半導体基板１０の側に寄る。但し、トレンチ９２がベース領域１２Ａを貫いて、半導体層１１にまで到達する状態は維持させる。  
ゲート絶縁膜２１については、熱酸化法で形成する手段のほか、ＣＶＤ（Chemical Vapor Deposition）で形成する手段も本実施の形態に含まれる。
【００２９】
次に、図３（ｃ）に示すように、トレンチ９２の内部に、ゲート絶縁膜２１を介してゲート電極２０を形成する。ゲート電極２０は、例えば、ＣＶＤ法によって形成される。ゲート電極２０については、その上面の高さをエッチバックにより調整して、ゲート電極２０の上面が後工程で形成されるソース領域１３の下端よりも高くなるように調整する。
【００３０】
図４は、第１の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、ソース領域を形成する過程の要部断面模式図、（ｂ）は、層間絶縁膜を形成する過程の要部断面模式図、（ｃ）は、層間絶縁膜およびマスクを除去する過程の要部断面模式図である。
【００３１】
次に、図４（ａ）に示すように、開口が拡げられたマスク９１を遮蔽膜として、ベース領域１２Ａの一部に、第１導電形（ｎ形）の不純物を注入する。例えば、ベース領域１２Ａの一部およびゲート電極２０の表出面に、リン（Ｐ）等のｎ形不純物を注入する。ｎ形不純物を注入する方向は、半導体基板１０の主面に対して略垂直な方向である。
【００３２】
この際、ｎ形不純物は、マスク９１により被覆されたベース領域１２Ａには注入されず、マスク９１から開口されたベース領域１２Ａに注入される。イオン注入条件については、ｎ形不純物がベース領域１２Ａの上に形成されたゲート絶縁膜２１を通過する程度に調整する。また、マスク９１から開口されたベース領域１２Ａの上層には、ベース領域１２Ａの導電形が反転する程度にｎ形不純物を注入する。
【００３３】
これにより、ベース領域１２Ａの表面に、ｎ形のソース領域１３を選択的に形成される。ソース領域１３は、ベース領域１２Ａの上端縁からゲート電極２０の途中にかけて形成される。  
マスク９１によって覆われたベース領域１２Ａには、ｎ形不純物の注入が遮蔽されないので、この部分のベース領域１２Ａの導電形は、ｐ形を維持する。  
ゲート電極２０については導電性を有するポリシリコンからなる導電層なので、ｎ形不純物が注入されてもその導電性は問題にならない。
【００３４】
次に、図４（ｂ）に示すように、ゲート電極２０、ソース領域１３、マスク９１を覆う層間絶縁膜３０を形成する。  
次に、図４（ｃ）に示すように、ゲート絶縁膜２１の一部、層間絶縁膜３０、およびマスク９１を除去して、ベース領域１２Ａの表面およびソース領域１３の表面を表出させる。除去の手段は、例えば、ＣＭＰ（Chemical Mechanical Polishing）である。あるいは、ドライエッチングによって、ゲート絶縁膜２１の一部、層間絶縁膜３０、およびマスク９１を除去してもよい。
【００３５】
図５は、第１の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、コンタクト領域を形成する過程の要部断面模式図、（ｂ）は、ソース電極およびドレイン電極を形成する過程の要部断面模式図である。
【００３６】
次に、図５（ａ）に示すように、ソース領域１３が形成された部分以外のベース領域１２Ａに、第２導電形（ｐ形）の不純物を注入する。例えば、ソース領域１３およびソース領域１３形成された部分以外のベース領域１２Ａの表出面に、ボロン（Ｂ）等のｐ形不純物を注入する。ｐ形不純物を注入する方向は、半導体基板１０の主面に対して略垂直な方向である。
【００３７】
この際、ベース領域１２Ａおよびソース領域１３の上には、イオン注入用のマスクが設けられていない。また、ｐ形不純物は、ソース領域１３の導電形が反転しない程度に、ソース領域１３が形成された部分以外のベース領域１２Ａに注入される。ソース領域１３に挟まれたベース領域１２Ａは、ｐ形不純物を含有しているので、この領域のｐ形不純物濃度は、ベース領域１２Ａのｐ形不純物濃度よりも高くなる。
【００３８】
これにより、ベース領域１２Ａの表面に、ベース領域１２Ａの不純物濃度よりも高い不純物濃度を有するｐ＋形のコンタクト領域１４が選択的に形成される。コンタクト領域１４は、ソース領域１３に挟まれ、ソース領域１３に隣接するようにベース領域１２Ａの表面に選択的に形成される。コンタクト領域１４については、ｎ形不純物を含まないベース領域１２Ａの表面に形成される。従って、コンタクト領域１４には、ｎ形の導電形を打ち消すほどにｐ形不純物を注入する必要がない。ベース領域１２Ａからソース領域１３、コンタクト領域１４を除いた半導体領域は、ベース領域１２になる。
【００３９】
次に、図５（ｂ）に示すように、ソース領域１３、コンタクト領域１４、および層間絶縁膜３０の上に、ソース電極４０を形成する。これにより、ソース領域１３およびコンタクト領域１４に導通するソース電極４０が形成される。また、半導体基板１０の下には、ドレイン電極４１を形成する。これにより、半導体基板１０に導通するドレイン電極４１が形成される。このような製造過程によって半導体装置１が形成される。
【００４０】
半導体装置１の製造方法による効果について説明する。  
半導体装置１の製造方法による効果を説明する前に、比較例に係る半導体装置１００、２００について説明する。半導体装置１００、２００では、半導体装置１と同一の部材には同一の符号を付している。
【００４１】
図６は、第１の比較例に係る半導体装置の要部断面模式図である。  
第１の比較例に係る半導体装置１００は、縦形のトレンチゲート型ＭＯＳＦＥＴである。
【００４２】
半導体装置１００においては、ベース領域１２の表面に、ソース領域１３が選択的に設けられている。ベース領域１２には、ソース領域１３のほかに、トレンチ状のコンタクト領域１０１が設けられている。コンタクト領域１０１は、ソース電極４０に接続されている。コンタクト領域１０１の材質は、例えば、導電性金属である。コンタクト領域１０１の周りには、バリア層１０３が設けられている。このバリア層１０３の存在によって、コンタクト領域１０１の成分がベース領域１２、ソース領域１３に拡散され難くなる。コンタクト領域１０１の下端は、ｐ形層１０２に接続されている。ｐ形層１０２のｐ形不純物濃度は、ベース領域１２のｐ形不純物濃度よりも高くなっている。
【００４３】
半導体装置１００においては、アバランシェ降伏によって発生した正孔を、ｐ形層１０２およびコンタクト領域１０１を通じてソース電極４０に排出することができる。従って、半導体装置１００は、高いアバランシェ耐量を有する。
【００４４】
しかしながら、半導体装置１００では、高アスペクト比のコンタクト領域１０１をベース領域１２内に形成するため、コンタクト領域１０１を形成する過程が複雑になる。  
例えば、コンタクト領域１０１を形成する過程は、  
（１）まず、ベース領域１２内にコンタクト領域１０１を形成するための高アスペクト比のトレンチ１０４を形成する。  
（２）次に、このトレンチ１０４の内壁に、バリア層１０３を形成する。  
（３）次に、トレンチ１０４内にコンタクト領域１０１の材料である導電性金属を埋設する、という工程を経る。さらに、トレンチ１０４を形成する前に、予めトレンチ１０４の領域を開口するマスクをフォトリソグラフィによってベース領域１２の上に形成する必要がある。
【００４５】
従って、半導体装置１００では、コンタクト領域１０１を形成する過程が複雑になってしまう。  
また、高アスペクト比のトレンチ１０４の内壁には、均一な厚みのバリア層１０３を形成できるとは限らない。特に、バリア層１０３が薄くなった部分においては、バリア性が弱まり、コンタクト領域１０１の金属成分がベース領域１２、ソース領域１３に拡散する場合もある。  
また、コンタクト領域１０１自体が障害となって、セルピッチの縮小化が困難になる。
【００４６】
図７は、第２の比較例に係る半導体装置の要部断面模式図である。  
半導体装置２００においては、ベース領域１２の表面に、ソース領域１３が選択的に設けられている。ベース領域１２には、ソース領域１３のほかに、トレンチ状のコンタクト領域（トレンチコンタクト層）２０１が設けられている。コンタクト領域２０１は、ソース領域１３を貫通し、その下端がベース領域１２にまで到達している。
【００４７】
コンタクト領域２０１は、ソース電極４０に接続されている。コンタクト領域２０１の材質は、例えば、導電性金属である。コンタクト領域２０１の周りには、バリア層２０３が設けられている。このバリア層２０３の存在によって、コンタクト領域２０１の成分がベース領域１２、ソース領域１３に拡散され難くなる。コンタクト領域２０１の上には、断面形状が逆台形状の層間絶縁膜２０２が設けられている。
【００４８】
このような半導体装置２００のコンタクト領域２０１を形成する過程は、  
（１）まず、ベース領域１２の表面にソース領域１３を形成した後、ベース領域１２内に、層間絶縁膜２０２をマスクとして高アスペクト比のトレンチ２０４を形成する。トレンチ２０４については、ソース領域１３を貫通させ、その下端をベース領域１２にまで到達させる。  
（２）次に、このトレンチの内壁に、バリア層２０３を形成する。  
（３）次に、トレンチ内にコンタクト領域２０１の材料である導電性金属を埋設する、という工程を経る。
【００４９】
この製造工程では、トレンチ２０４をゲート電極２０に設けられた層間絶縁膜２０２をマスクとして形成するので、トレンチ２０４を形成するための専用マスクをフォトリソグラフィによって形成する必要がない。従って、専用マスクとゲート電極２０（または、トレンチ２０４）との位置合わせが必要にならない。
【００５０】
しかしながら、半導体装置２００においては、ソース領域１３を貫通してトレンチ２０４を形成する都合上、ソース領域１３の幅が著しく狭くなってしまう。従って、（１）〜（３）のプロセスの後に、ホール抜き領域であるコンタクト領域を、ソース領域１３に隣接するように形成することが困難になる。
【００５１】
また、高アスペクト比のトレンチ２０４の内壁に、均一な厚みのバリア層２０３を形成できるとは限らない。特に、バリア性が弱くなった部分においては、コンタクト領域２０１の金属成分がベース領域１２、ソース領域１３に拡散する場合もある。  
また、コンタクト領域２０１自体が障害となって、セルピッチの縮小化が困難になる。
【００５２】
これに対し、半導体装置１の製造方法では、トレンチ状のコンタクト領域１０１、２０１を設けないので、製造過程が簡略化される。従って、製造コストを下げることができる。また、コンタクト領域１０１、２０１を設ける必要がないため、コンタクト領域１０１、２０１の金属成分がベース領域１２、ソース領域１３に拡散することもない。さらに、コンタクト領域１０１、２０１を設けない分、狭ピッチ化を図ることができる。
【００５３】
また、半導体装置１の製造方法では、ソース領域１３と、キャリア抜き層であるコンタクト領域１４をセルフアラインによって形成する。  
ここで、セルフアラインとは、ソース領域１３およびコンタクト領域１４をイオン注入によって形成する場合に、イオンビームを遮蔽するマスクと、ゲート電極２０（または、トレンチ９２）との位置合わせの必要がないことである。
【００５４】
換言すれば、半導体装置１の製造過程では、ソース領域１３のみを開口する専用マスクをフォトリソグラフィによって新たに形成し、この専用マスクを利用してイオン注入によってソース領域１３を形成する工程がない。同様に、コンタクト領域１４のみを開口する専用マスクをフォトリソグラフィによって新たに形成し、この専用マスクを利用してイオン注入によってコンタクト領域１４を形成する工程がない。
【００５５】
これに対し、フォトリソグラフィにおいてソース領域１３のみを開口する専用マスクをベース領域１２Ａの上に個別に形成すると、専用マスクとゲート電極２０との位置合わせにおいて位置ずれが発生する。同様に、フォトリソグラフィにおいてコンタクト領域１４のみを開口する専用マスクを個別にベース領域１２Ａの上に形成すると、専用マスクとゲート電極２０との位置合わせにおいて位置ずれが発生する。
【００５６】
このため、ソース領域１３、あるいは、コンタクト領域１４を開口する専用マスクをベース領域１２Ａの上に形成する場合は、予め、位置ずれ分の寸法を考慮し、この寸法をソース領域１３、コンタクト領域１４のそれぞれに付加してフォトリソグラフィを実行しなければならない。その結果、ソース領域１３の幅、あるいは、コンタクト領域１４の幅には、位置ずれ分の長さが付加されてしまい、セルピッチの縮小化を図ることが難しくなる。
【００５７】
これに対し、半導体装置１の製造方法では、トレンチ９２を形成するためのマスク９１を形成した後、このマスク９１の開口幅を単に拡げ、このマスク９１をソース領域１３を形成するときのマスクに転用している。このため、ソース領域１３を形成するための専用マスクをフォトリソグラフィによって新たに形成する必要がない。従って、ソース領域１３を形成するときには、ゲート電極２０（または、トレンチ９２）に対するマスク９１の位置合せが不要になる。その結果、ソース領域１３は、ゲート電極２０に対してずれ難くなる。
【００５８】
さらに、コンタクト領域１４についても、マスクを用いずセルフアラインによって形成される。このため、コンタクト領域１４を形成するための専用マスクをフォトリソグラフィによって形成する必要がない。特に、コンタクト領域１４を形成する際には、ベース領域１２Ａ、ソース領域１３、および層間絶縁膜３０の表出面に、ｐ形不純物を打ち込むだけで足りる。
【００５９】
このように、半導体装置１の製造方法では、ソース領域１３およびコンタクト領域１４を形成する過程において、マスクの位置ずれ分を考慮する必要がない。その結果、ソース領域１３の幅、およびコンタクト領域１４の幅には、位置ずれ分の長さが付加されない。その結果、半導体装置１の製造方法では、セルピッチの縮小化を図ることができる。
【００６０】
また、半導体装置１の製造方法によれば、ソース領域１３およびコンタクト領域１４をセルフアラインによって形成するので、半導体装置１がさらに狭ピッチ設計になっても、上述したプロセス工程がそのまま適用できる。  
また、半導体装置１が狭ピッチになるほど、半導体装置１のチャネル密度が増加するので、半導体装置のオン抵抗をより下げることができる。
【００６１】
また、コンタクト領域１４は、もとからｐ形不純物を含むベース領域１２Ａ内に形成されるので、コンタクト領域１４には、ｎ形の導電形を打ち消すほどに、ｐ形不純物を打ち込む必要がない。従って、コンタクト領域１４のｐ形不純物は、ベース領域１２およびソース領域１３にまで拡散し難く、コンタクト領域１４の存在が半導体装置１の閾値電圧に影響を及ぼしたり、ソース領域１３の導電性に悪影響を与えたりすることもない。
【００６２】
このように、半導体装置１の製造方法によれば、製造コストの上昇が抑えられ、半導体装置１内に設けられたＭＯＳトランジスタのセルピッチがより縮小し、さらに高いアバランシェ耐量を備えた半導体装置１を形成し得る。  
次に、半導体装置１の変形例について説明する。以下の説明では、半導体装置１と同一の部材には同一の符号を付して、適宜その詳細な説明を省略する。
【００６３】
（第２の実施の形態）  
図８は、第２の実施の形態に係る半導体装置の要部断面模式図である。  
図８に例示された半導体装置２は、縦形のトレンチゲート型ＭＯＳＦＥＴである。  
半導体装置２は、半導体装置１の基本構成のほか、さらに、フィールドプレート構造を有する。例えば、半導体装置２においては、トレンチ状のゲート電極２０の下方に、フィールドプレート電極２２が設けられている。フィールドプレート電極２２は、例えば、ソース電極４０（あるいは、ソース領域１３）、またはゲート電極２０に電気的に接続されている。フィールドプレート電極２２の材質は、例えば、ポリシリコンである。フィールドプレート電極２２と、半導体層１１との間には、フィールドプレート絶縁膜（第２絶縁膜）２３が介在している。フィールドプレート絶縁膜２３の厚みは、ゲート絶縁膜２１の厚みよりも厚く設計されている。フィールドプレート絶縁膜２３の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
【００６４】
半導体装置２の基本動作は、半導体装置１と同じである。但し、半導体装置２のソース電極４０にグランド電位、ドレイン電極４１に正電位を印加すると、ベース領域１２と半導体層１１の界面から空乏層が拡がるとともに、フィールドプレート電極２２が対向するフィールドプレート絶縁膜２３と半導体層１１の界面からも空乏層が延びる。
【００６５】
フィールドプレート絶縁膜２３が設けられた分、半導体装置２では、半導体装置１よりも半導体層１１の空乏層が拡がり易くなる。従って、半導体装置２の半導体層１１の不純物濃度は、半導体装置１の半導体層１１の不純物濃度よりも高く設定することができる。これにより、半導体層１１の電気抵抗はより低減し、半導体装置２のオン抵抗は、半導体装置１のオン抵抗よりもより低減する。
【００６６】
次に、半導体装置２を製造する工程について説明する。図２（ａ）〜図２（ｃ）の製造過程は、半導体装置２の製造過程に転用できる。図２（ｃ）の次の工程から説明する。  
図９は、第２の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、マスクの開口を拡大する過程を説明する要部断面模式図、（ｂ）は、フィールドプレート絶縁膜を形成する過程の要部断面模式図、（ｃ）は、フィールドプレート電極を形成する過程の要部断面模式図である。
【００６７】
図９（ａ）に示すように、トレンチ９２を形成後、ベース領域１２Ａの上に形成されたマスク９１にサイドエッチング処理を施す。サイドエッチングの手段は、例えば、等方性エッチング（湿式エッチング）である。このサイドエッチング処理により、マスク９１の側面が取り除かれる。その結果、マスク９１の開口幅がトレンチ９２を形成する前のマスク９１の開口幅よりもさらに拡大する。マスク９１の開口幅の調整は、例えば、等方性エッチングの処理時間を制御することにより行われる。半導体装置２の製造過程では、トレンチ９２を、図２（ｃ）に例示したトレンチ９２よりもさらに深く掘り下げている。
【００６８】
次に、図９（ｂ）に示すように、トレンチ９２の内壁に、フィールドプレート絶縁膜２３を形成する。例えば、熱酸化法またはＣＶＤによって、トレンチ９２の内壁に、フィールドプレート絶縁膜２３を形成する。
【００６９】
次に、図９（ｃ）に示すように、トレンチ９２の内部に、例えば、ＣＶＤ法によってフィールドプレート電極２２を形成する。このフィールドプレート電極２２については、その上面の高さを調整して、フィールドプレート電極２２の上端が後工程で形成されるゲート電極２０の下端よりも低くなるようにする。フィールドプレート電極２２の上面の高さは、例えば、エッチバックにより調整される。
【００７０】
図１０は、第２の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、フィールドプレート絶縁膜のエッチング過程を説明する要部断面模式図、（ｂ）は、ゲート絶縁膜を形成する過程の要部断面模式図、（ｃ）は、ゲート電極を形成する過程の要部断面模式図である。
【００７１】
次に、図１０（ａ）に示すように、フィールドプレート絶縁膜２３にエッチング処理を施す。エッチングの手段は、例えば、等方性エッチング（湿式エッチング）である。このエッチング処理により、フィールドプレート電極２２の上端部は、フィールドプレート絶縁膜２３から突き出る。この際、フィールドプレート電極２２に隣接するフィールドプレート絶縁膜２３については、フィールドプレート絶縁膜２３のエッチャントが充分に回り込まないため、残存する。
【００７２】
次に、図１０（ｂ）に示すように、トレンチ９２の内壁およびフィールドプレート電極２２の上に、ゲート絶縁膜２１を形成する。例えば、酸素（Ｏ２）等の酸化ガス雰囲気で半導体層１１、ベース領域１２Ａを加熱し、熱酸化によって、トレンチ９２の内壁に、ゲート絶縁膜２１を形成する。また、加熱によって、ベース領域１２Ａ中の不純物が半導体層１１側に拡散し、半導体層１１とベース領域１２Ａとの境界の一部が半導体基板１０の側に寄る。  
ゲート絶縁膜２１については、熱酸化法で形成する手段のほか、ＣＶＤで形成する手段も本実施の形態に含まれる。
【００７３】
次に、図１０（ｃ）に示すように、トレンチ９２の内部に、例えば、ＣＶＤ法によってゲート電極２０を形成する。ゲート電極２０については、その上面の高さを調整して、ゲート電極２０の上端がソース領域１３の下端よりも高くなるように調整する。ゲート電極２０の上面の高さは、例えば、エッチバックにより調整される。
【００７４】
そして、この後においては、図４（ａ）に示すように、マスク９１を遮蔽膜としてベース領域１２Ａの表面に選択的にソース領域１３を形成し、図４（ｂ）に示すように、層間絶縁膜３０を形成し、さらに、図４（ｃ）に示すように、層間絶縁膜３０およびマスク９１を研磨する。続いて、図５（ａ）に示すように、コンタクト領域１４を形成する。ベース領域１２Ａからソース領域１３、コンタクト領域１４を除いた半導体領域には、ベース領域１２が形成される。さらに、図５（ｂ）に示すように、ソース電極４０およびドレイン電極４１を形成する。このような製造過程により、半導体装置２が形成される。  
半導体装置２の製造方法による効果については、半導体装置１の製造方法による効果と同様の効果を得る。
【００７５】
（第３の実施の形態）  
図１１は、第３の実施の形態に係る半導体装置の要部断面模式図である。  
図１１に例示された半導体装置３は、縦形のトレンチゲート型ＭＯＳＦＥＴである。  
半導体装置３においては、ゲート電極２５がトレンチ９２の中に対向するように配置されている。ゲート電極２５が互いに対向する面の少なくとも一部は、曲面になっている。このほか、ゲート電極２５が互いに対向する面は、略平行であってよく、傾斜面であってもよい。
【００７６】
ゲート電極２５の上には、層間絶縁膜３０が設けられている。ゲート電極２５が対向する間には、層間絶縁膜３０が延在している。この延在した層間絶縁膜３０の下に、フィールドプレート電極２６が配置されている。フィールドプレート電極２６と、半導体層１１との間には、フィールドプレート絶縁膜２７が介在している。ゲート電極２５とフィールドプレート電極２６との間には、層間絶縁膜３０およびフィールドプレート絶縁膜２７が介在している。
【００７７】
フィールドプレート電極２６の上端は、フィールドプレート絶縁膜２７の上端よりも低くなっている。フィールドプレート絶縁膜２７の厚みは、ゲート絶縁膜２１の厚みよりも厚くなっている。フィールドプレート絶縁膜２７の上には、ゲート電極２５が配置されている。
【００７８】
フィールドプレート電極２６は、例えば、ソース電極４０（あるいは、ソース領域１３）またはゲート電極２５に電気的に接続されている。フィールドプレート電極２６の材質は、例えば、ポリシリコンである。フィールドプレート絶縁膜２７の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
【００７９】
半導体装置３のソース電極４０にグランド電位、ドレイン電極４１に正電位を印加すると、ベース領域１２と半導体層１１の界面から空乏層が拡がるとともに、フィールドプレート電極２６が対向するフィールドプレート絶縁膜２７と半導体層１１の界面からも空乏層が延びる。
【００８０】
このような半導体装置３のソース電極４０とドレイン電極４１との間に所定の電圧を印加して（例えば、ソース電極４０は、グランド電位、ドレイン電極４１は、正電位）、ゲート電極２５に閾値電圧より高い電圧が印加されると、ゲート電極２５がゲート絶縁膜２１を介して対向するベース領域１２にチャネル（反転層）が形成される。そして、ソース領域１３、チャネル、半導体層１１、および半導体基板１０を通じて、ソース電極４０とドレイン電極４１との間に電流が流れる。すなわち、半導体装置３は、オン状態になる。ゲート電極２５の電圧が閾値電圧より低い電圧になると、ベース領域１２にチャネルは形成されず、ソース電極４０とドレイン電極４１との間に電流は流れない。すなわち、半導体装置３は、オフ状態になる。
【００８１】
半導体装置３がオン状態にあるとき、チャネルを通じてソース領域１３と、半導体層１１との間に電子電流が流れる。このため、ソース領域１３と半導体層１１との間の電位差は極めて小さくなる。一方、半導体装置３がオン状態からオフ状態に切り替わると、ソース領域１３と半導体層１１との間の電位差が急激に上昇し、一時的に、本来のオフ状態における電位差を超えて、過電圧の状態となる。  
このとき、ベース領域１２と半導体層１１との接合界面においてアバランシェ降伏が発生し、電子−正孔対が発生する場合がある。
【００８２】
正孔が半導体装置３内に蓄積されると、アバランシェ降伏が益々加速され、半導体装置３がブレークダウンする場合もある。しかし、半導体装置３では、発生した正孔がベース領域１２においてソース電極４０側に移動し、キャリア抜き領域であるコンタクト領域１４を通じて、ソース電極４０に効率よく排出される。これにより、半導体装置３は、高いアバランシェ耐量を有する。
【００８３】
半導体装置３では、フィールドプレート電極２６が設けられた分、半導体装置１よりも半導体層１１の空乏層が拡がり易くなる。これにより、半導体装置３の半導体層１１の不純物濃度は、半導体装置１の半導体層１１の不純物濃度よりも高く設定することができる。これにより、半導体層１１の電気抵抗はより低減し、半導体装置３のオン抵抗は、半導体装置１のオン抵抗よりもより低減する。
【００８４】
次に、半導体装置３を製造する工程について説明する。図２（ａ）〜図２（ｃ）の製造過程は、半導体装置３の製造過程に転用できる。図２（ｃ）の次の工程から説明する。
【００８５】
図１２は、第３の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、マスクの開口を拡大する過程を説明する要部断面模式図、（ｂ）は、フィールドプレート絶縁膜を形成する過程の要部断面模式図、（ｃ）は、レジスト層を形成する過程の要部断面模式図である。
【００８６】
図１２（ａ）に示すように、トレンチ９２を形成後、ベース領域１２Ａの上に形成されたマスク９１にサイドエッチング処理を施す。サイドエッチングの手段は、例えば、等方性エッチング（湿式エッチング）である。このサイドエッチング処理により、マスク９１の側面が取り除かれる。その結果、マスク９１の開口幅がトレンチ９２を形成する前のマスク９１の開口幅よりもさらに拡大する。マスク９１の開口幅の調整は、例えば、等方性エッチングの処理時間を制御することにより行われる。なお、半導体装置３の製造過程では、トレンチ９２を、図２（ｃ）に例示したトレンチ９２よりもさらに深く掘り下げている。
【００８７】
次に、図１２（ｂ）に示すように、トレンチ９２の内壁に、フィールドプレート絶縁膜２７を形成する。例えば、熱酸化法またはＣＶＤによって、トレンチ９２の内壁に、フィールドプレート絶縁膜２７を形成する。
【００８８】
次に、図１２（ｃ）に示すように、トレンチ９２内の下側に、フィールドプレート絶縁膜２７を介してレジスト層９５を形成する。レジスト層９５の上面の高さ調整は、例えば、アッシング処理等を利用したエッチバックにより行われる。
【００８９】
図１３は、第３の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、フィールドプレート絶縁膜のエッチング過程を説明する要部断面模式図、（ｂ）は、レジストを除去する過程の要部断面模式図、（ｃ）は、ゲート絶縁膜を形成する過程の要部断面模式図である。
【００９０】
次に、図１３（ａ）に示すように、フィールドプレート絶縁膜２７にエッチング処理を施す。エッチングの手段は、例えば、等方性エッチング（湿式エッチング）である。このエッチング処理により、レジスト層９５の上端部は、フィールドプレート絶縁膜２７から突き出る。この際、レジスト層９５に隣接するフィールドプレート絶縁膜２７については、エッチャントが充分に回り込まないため、残存する。
【００９１】
次に、図１３（ｂ）に示すように、アッシング処理または有機溶剤を用いて、レジスト層９５を除去する。  
次に、図１３（ｃ）に示すように、トレンチ９２の内壁にゲート絶縁膜２１を形成する。例えば、酸素（Ｏ２）等の酸化ガス雰囲気で半導体層１１、ベース領域１２Ａを加熱し、熱酸化によって、トレンチ９２の内壁に、ゲート絶縁膜２１を形成する。
【００９２】
これにより、トレンチ９２の内壁に、フィールドプレート電極２６に隣接するフィールドプレート絶縁膜２７と、フィールドプレート絶縁膜２７の膜厚より薄く、ゲート電極２５に隣接するゲート絶縁膜２１が形成される。また、加熱によって、ベース領域１２Ａ中の不純物が半導体層１１側に拡散し、半導体層１１とベース領域１２Ａとの境界の一部が半導体基板１０の側に寄る。  
ゲート絶縁膜２１については、熱酸化法で形成する手段のほか、ＣＶＤで形成する手段も本実施の形態に含まれる。
【００９３】
図１４は、第３の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、導電層を形成する過程の要部断面模式図、（ｂ）は、ゲート電極およびフィールドプレート電極を形成する過程の要部断面模式図、（ｃ）は、ソース領域を形成する過程の要部断面模式図である。
【００９４】
次に、図１４（ａ）に示すように、トレンチ９２の内部に、例えば、ＣＶＤ法によってポリシリコンからなる導電層２８を形成する。導電層２８は、フィールドプレート絶縁膜２７の間にも埋め込まれる。段差被覆性の良好なＣＶＤ法によって導電層２８をトレンチ９２の内部に埋め込むため、導電層２８の中央部には、凹み２８ａが形成される。なお、フィールドプレート絶縁膜２７に隣接する導電層２８の膜厚（層厚）は、トレンチ９２の幅の１／２以上になるように調整する。ゲート絶縁膜２１に隣接する導電層２８の膜厚（層厚）は、トレンチ９２の幅の１／２以上になるように調整する。
【００９５】
次に、導電層２８に、異方性エッチングを施す。この異方性エッチングによって、エッチング面２８ｂは、凹み２８ａの表面に沿うように掘り下げられる。やがて、エッチング面２８ｂは、フィールドプレート絶縁膜２７の端部２７ａに到達する。
【００９６】
これにより、導電層２８は、トレンチ９２内において、ゲート絶縁膜２１に隣接するゲート電極２５と、フィールドプレート絶縁膜２７に隣接するフィールドプレート電極２６とに分離される。この状態を、図１４（ｂ）に示す。
【００９７】
図１４（ｂ）に示すように、ゲート電極２５と、フィールドプレート電極２６とが形成される。例えば、トレンチ９２内に、ソース領域１３またはゲート電極２５に電気的に接続されるフィールドプレート電極２６がゲート電極２５の下方に形成される。
【００９８】
次に、図１４（ｃ）に示すように、ベース領域１２Ａ、ゲート電極２５、およびフィールドプレート電極２６の表出面に、リン（Ｐ）等のｎ形不純物を半導体基板１０の主面に対して略垂直な方向に注入する。この際、ｎ形不純物は、マスク９１により被覆されたベース領域１２Ａには注入されず、マスク９１から開口されたベース領域１２Ａに注入される。イオン注入条件については、ｎ形不純物がベース領域１２Ａの上に形成されたゲート絶縁膜２１を通過する程度に調整する。また、マスク９１から開口されたベース領域１２Ａの表面には、ベース領域１２Ａの導電形が反転する程度にｎ形不純物を注入する。これにより、ベース領域１２Ａの上端縁からゲート電極２５の途中にかけて、ｎ形のソース領域１３が選択的に形成される。
【００９９】
マスク９１によって覆われたベース領域１２Ａには、ｎ形不純物の注入が遮蔽されないので、この部分のベース領域１２Ａの導電形は、ｐ形を維持する。  
ゲート電極２５およびフィールドプレート電極２６については導電性を有するポリシリコン層なので、ｎ形不純物が注入されてもその導電性は問題にならない。
【０１００】
図１５は、第３の実施の形態に係る半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、層間絶縁膜を形成する過程の要部断面模式図、（ｂ）は、層間絶縁膜およびマスクを除去する過程の要部断面模式図である。
【０１０１】
次に、図１５（ａ）に示すように、ゲート電極２５、フィールドプレート電極２６、ソース領域１３、マスク９１を覆う層間絶縁膜３０を形成する。  
次に、図１５（ｂ）に示すように、ゲート絶縁膜２１の一部、層間絶縁膜３０、およびマスク９１を研磨により除去して、ベース領域１２Ａの表面およびソース領域１３の表面を表出させる。
【０１０２】
そして、この後においては、図５（ａ）に示すように、コンタクト領域１４を形成する。ベース領域１２Ａからソース領域１３、コンタクト領域１４を除いた部分には、ベース領域１２が形成される。さらに、図５（ｂ）に示すように、ソース電極４０およびドレイン電極４１を形成する。このような製造過程により、半導体装置３が形成される。
【０１０３】
半導体装置３および半導体装置３の製造方法による効果を説明する。  
半導体装置３および半導体装置３の製造方法による効果を説明する前に、比較例に係る半導体装置３００について説明する。半導体装置３００では、半導体装置３と同一の部材には同一の符号を付している。
【０１０４】
図１６は、第３の比較例に係る半導体装置の要部断面模式図である。  
半導体装置３００においては、トレンチ状のゲート電極３０１がトレンチ９２の中に対向するように配置されている。ゲート電極３０１が互いに対向する間には、フィールドプレート電極３０２が設けられている。ゲート電極３０１とフィールドプレート電極３０２との間には、層間絶縁膜３０が介在している。すなわち、ゲート電極３０１の主面は、層間絶縁膜３０を介して、フィールドプレート電極３０２の主面に対向している。ゲート電極３０１の間に配置されたフィールドプレート電極３０２は、トレンチ９２の下方に延在している。フィールドプレート電極３０２は、ソース電極４０（あるいは、ソース領域１３）またはゲート電極３０１に電気的に接続されている。
【０１０５】
このような構造では、ゲート電極３０１／層間絶縁膜３０／フィールドプレート電極３０２によって平行平板型のコンデンサが形成される。特に、フィールドプレート電極３０２がソース電極４０（あるいは、ソース領域１３）に電気的に接続されている場合は、ゲート電極３０１とソース電極４０との間の容量（Ｃｇｓ）が大きくなり、この容量が半導体装置３００のスイッチング特性に悪影響を及ぼす場合がある。
【０１０６】
これに対し、半導体装置３では、ゲート電極２５とフィールドプレート電極２６とが互いに対向していない。さらに、ゲート電極２５とフィールドプレート電極２６との間には、分厚い層間絶縁膜３０またはフィールドプレート絶縁膜２７が設けられている。このため、半導体装置３のＣｇｓは、半導体装置３００のＣｇｓよりも低減する。その結果、半導体装置３においては、スイッチング特性がより良好になる。
【０１０７】
また、半導体装置３の製造過程では、ゲート電極２５とフィールドプレート電極２６とをそれぞれ別工程で形成するのではなく、導電層２８を形成した後に、この導電層２８を分離して、ゲート電極２５とフィールドプレート電極２６とを一括して形成する。従って、製造コストの上昇を招来することもない。
【０１０８】
以上、具体例を参照しつつ本実施の形態について説明した。しかし、本実施の形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本実施の形態の特徴を備えている限り、本実施の形態の範囲に包含される。さらに、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することもできる。
【符号の説明】
【０１０９】
１、２、３、１００、２００、３００  半導体装置
１０  半導体基板
１１  半導体層（第１導電形の半導体層）
１２  ベース領域（第１半導体領域）
１２Ａ  ベース領域（第２導電形の半導体層）
１３  ソース領域（第２半導体領域）
１４  コンタクト領域（第３半導体領域）
２０、２５  ゲート電極（制御電極）
２１  ゲート絶縁膜（第２絶縁膜）
２２、２６  フィールドプレート電極
２３、２７  フィールドプレート絶縁膜（第１絶縁膜）
２７ａ  端部
２８  導電層
２８ａ  凹み
２８ｂ  エッチング面
３０、２０２  層間絶縁膜
４０  ソース電極
４１  ドレイン電極
９０  セル領域
９１  マスク
９２、１０４、２０４  トレンチ
９５  レジスト層
１０１、２０１  コンタクト領域
１０２  ｐ形層
１０３、２０３  バリア層
３０１  ゲート電極
３０２  フィールドプレート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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