(57)【要約】【課題】データ保持マージンチェックを高速化する技術を提供する。【解決手段】不揮発性の記憶領域（５）にデータを記憶するメモリ部（２）と、記憶領域（５）に保持されているデータの状態を検査するためのデータ保持マージン検査用データを生成するメモリ制御回路（３）とを具備する不揮発性半導体記憶装置（１）を構成する。メモリ制御回路（３）は、通常のデータ読み出し電圧よりも高いマージン検査用読み出し電圧で、記憶領域（５）から連続的に読みだされたデータに基づいて誤り検出用コード（ＣＲＣコード）を生成する。比較回路（２５）は、通常のデータ読み出し電圧に基づいて供給される比較用データ（ＣＲＣコード）と、誤り検出用コード記憶回路（２４）に保持された誤り検出用コード（ＣＲＣコード）とを比較した比較結果を、データ保持マージン検査用データとして出力する。【選択図】図１
2012243328.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性の記憶領域にデータを記憶するメモリ部と、
前記記憶領域に保持されているデータの状態を検査するためのデータ保持マージン検査用データを生成するメモリ制御回路と
を具備し、
前記メモリ制御回路は、
通常のデータ読み出し電圧よりも高いマージン検査用読み出し電圧で、前記記憶領域から連続的に読みだされた前記データに基づいて誤り検出用コードを生成する演算器と、
生成された前記誤り検出用コードを保持する誤り検出用コード記憶回路と、
前記誤り検出用コードと、予め生成された比較用データとを比較する比較回路と
を具備し、
前記比較回路は、
前記通常のデータ読み出し電圧に基づいて供給される前記比較用データと、前記誤り検出用コード記憶回路に保持された前記誤り検出用コードとを比較した比較結果を、前記データ保持マージン検査用データとして出力する
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記メモリ制御部は、
前記マージン検査用読み出し電圧を変更することなく前記記憶領域から連続的に前記データを読み出し、
前記演算器は、
連続的に読みだされた前記データを連続的に演算して前記誤り検出用コードを生成する
不揮発性半導体記憶装置。
【請求項３】
請求項１または２記載の不揮発性半導体記憶装置において、
前記メモリ部は、
前記比較用データを保持する比較用データ格納領域と、
前記比較用データ格納領域と異なる通常データ格納領域と
を備え、
前記演算器は、
前記誤り検出用コードを生成して前記誤り検出用コード記憶回路に格納し、
前記比較回路は、
前記通常のデータ読み出し電圧で前記比較用データ格納領域から読みだされた前記比較用データと、前記誤り検出用コード記憶回路から読みだされた前記誤り検出用コードとを比較する
不揮発性半導体記憶装置。
【請求項４】
請求項１または２に記載の不揮発性半導体記憶装置において、
前記メモリ制御回路は、さらに、
前記比較用データを保持する比較用データ記憶回路
を備え、
前記演算器は、
前記通常のデータ読み出し電圧で前記記憶領域から読みだされた前記データに基づいて、前記比較用データを生成して前記比較用データ記憶回路に格納し、
前記比較回路は、
前記比較用データ記憶回路から読みだされた前記比較用データと、前記誤り検出用コード記憶回路から読みだされた前記誤り検出用コードとを比較する
不揮発性半導体記憶装置。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置において、
前記メモリ制御回路は、
前記記憶領域の下位アドレスが指定されたとき、前記下位アドレスに対応するデータの保持マージン検査を実行するための下位アドレスデータ保持マージン検査用データを生成する下位アドレスデータ保持マージン検証ブロックと、
前記制御信号供給ブロックから、前記記憶領域の上位アドレスが指定されたとき、前記上位アドレスに対応するデータの保持マージン検査を実行するための上位アドレスデータ保持マージン検査用データを生成する上位アドレスデータ保持マージン検証ブロックと
を備え、
前記下位アドレスデータ保持マージン検証ブロックは、
前記記憶領域の下位アドレスに対応する領域から、通常のデータ読み出し電圧よりも高いマージン検査用読み出し電圧で連続的に読みだされた前記データを連続的に演算して下位アドレス側の誤り検出用コードを生成し、
前記記憶領域の下位アドレスに対応する領域から、前記通常のデータ読み出し電圧で連続的に読みだされた前記データを連続的に演算して下位アドレス側の比較用データを生成し、
前記上位アドレスデータ保持マージン検証ブロックは、
前記記憶領域の上位アドレスに対応する領域から、通常のデータ読み出し電圧よりも高いマージン検査用読み出し電圧で連続的に読みだされた前記データを連続的に演算して上位アドレス側の誤り検出用コードを生成し、
前記記憶領域の上位アドレスに対応する領域から、前記通常のデータ読み出し電圧で連続的に読みだされた前記データを連続的に演算して上位アドレス側の比較用データを生成する
不揮発性半導体記憶装置。
【請求項６】
請求項１から５の何れか一項に記載の不揮発性半導体記憶装置において、
前記演算器は、
供給されるデータに対してＣＲＣ演算を実行する
不揮発性半導体記憶装置。
【請求項７】
不揮発性の記憶領域にデータをメモリ部から読み出すデータ読み出しステップと、
前記記憶領域に保持されているデータの状態を検査するためのデータ保持マージン検査用データを生成するデータ保持マージン検査用データ生成ステップと
を具備し、
前記データ保持マージン検査用データ生成ステップは、
（ａ）通常のデータ読み出し電圧よりも高いマージン検査用読み出し電圧で、前記記憶領域から連続的に読みだされた前記データに基づいて誤り検出用コードを生成するステップと、
（ｂ）生成された前記誤り検出用コードを、誤り検出用コード記憶回路に書き込むステップと、
（ｃ）前記誤り検出用コードと、予め生成された比較用データとを比較するステップと
を備え、
前記（ｃ）ステップは、
前記通常のデータ読み出し電圧に基づいて供給される前記比較用データと、前記誤り検出用コード記憶回路に保持された前記誤り検出用コードとを比較した比較結果を、前記データ保持マージン検査用データとして出力するステップを含む
不揮発性半導体記憶装置の保持マージン検査方法。
【請求項８】
請求項７に記載の不揮発性半導体記憶装置の保持マージン検査方法において、
前記（ａ）ステップは、
前記マージン検査用読み出し電圧を変更することなく前記記憶領域から連続的に前記データを読み出すステップと、
連続的に読みだされた前記データを連続的に演算して前記誤り検出用コードを生成するステップと
を含む
不揮発性半導体記憶装置の保持マージン検査方法。
【請求項９】
請求項７または８記載の不揮発性半導体記憶装置の保持マージン検査方法において、
前記データ読み出しステップは、
比較用データ格納領域から前記比較用データを読み出すステップと、
前記比較用データ格納領域と異なる通常データ格納領域から前記データを読み出すステップと
を含み、
前記（ｃ）ステップは、
前記通常のデータ読み出し電圧で前記比較用データ格納領域から読みだされた前記比較用データと、前記誤り検出用コード記憶回路から読みだされた前記誤り検出用コードとを比較するステップを含む
不揮発性半導体記憶装置の保持マージン検査方法。
【請求項１０】
請求項７または８に記載の不揮発性半導体記憶装置の保持マージン検査方法において、
を備え、
前記（ａ）ステップは、
前記通常のデータ読み出し電圧で前記記憶領域から読みだされた前記データに基づいて、前記比較用データを生成するステップと、
前記比較用データを、メモリ制御回路に設けられた比較用データ記憶回路に書き込むステップと
を含み
前記（ｃ）ステップは、
前記比較用データ記憶回路から読みだされた前記比較用データと、前記誤り検出用コード記憶回路から読みだされた前記誤り検出用コードとを比較するステップを含む
不揮発性半導体記憶装置の保持マージン検査方法。
【請求項１１】
請求項１０に記載の不揮発性半導体記憶装置の保持マージン検査方法において、
前記データ保持マージン検査用データ生成ステップは、さらに、
前記記憶領域の下位アドレスが指定されたとき、前記下位アドレスに対応するデータの保持マージン検査を実行するための下位アドレスデータ保持マージン検査用データを生成するステップと、
前記記憶領域の上位アドレスが指定されたとき、前記上位アドレスに対応するデータの保持マージン検査を実行するための上位アドレスデータ保持マージン検査用データを生成するステップと、
を備え、
前記下位アドレスデータ保持マージン検査用データを生成するステップは、
前記記憶領域の下位アドレスに対応する領域から、通常のデータ読み出し電圧よりも高いマージン検査用読み出し電圧で連続的に読みだされた前記データを連続的に演算して下位アドレス側の誤り検出用コードを生成するステップと、
前記記憶領域の下位アドレスに対応する領域から、前記通常のデータ読み出し電圧で連続的に読みだされた前記データを連続的に演算して下位アドレス側の比較用データを生成するステップと
を含み、
前記上上位アドレスデータ保持マージン検査用データを生成するステップは、
前記記憶領域の上位アドレスに対応する領域から、通常のデータ読み出し電圧よりも高いマージン検査用読み出し電圧で連続的に読みだされた前記データを連続的に演算して上位アドレス側の誤り検出用コードを生成するステップと、
前記記憶領域の上位アドレスに対応する領域から、前記通常のデータ読み出し電圧で連続的に読みだされた前記データを連続的に演算して上位アドレス側の比較用データを生成するステップと
を含む
不揮発性半導体記憶装置の保持マージン検査方法。
【請求項１２】
請求項７から１１の何れか一項に記載の不揮発性半導体記憶装置の保持マージン検査方法において、
前記（ａ）ステップは、
供給されるデータに対してＣＲＣ演算を実行するステップを含む
不揮発性半導体記憶装置の保持マージン検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の保持マージン検査方法に関する。
【背景技術】
【０００２】
電力の供給が遮断された後も書き込まれたデータを保持し続けることができる記憶装置（以下、不揮発性半導体記憶装置やフラッシュメモリなどと記載する場合もある。）が普及している。不揮発性半導体記憶装置は、絶縁膜などにより周囲と電気的に絶縁された電荷蓄積領域を備え、蓄積された電荷の量に依存して変化する閾値電圧に基づいてデータを記憶する。現在普及している不揮発性半導体記憶装置では、電荷蓄積領域に蓄えられた電荷が、時間経過や周囲の環境の変化に起因して、その電荷蓄積領域から放出されてしまうことがある。そして、その電荷の放出に対応して、不揮発性半導体記憶装置が保持していたデータが変化してしまうことがある（以下、保持不良と記載する場合もある）。そのため、不揮発性半導体記憶装置を搭載している製品の中には、時間経過や周囲の環境の変化に起因したデータの変化を検査する機能を備えているものが存在する（例えば、特許文献１、２参照）。
【０００３】
特許文献１には、揮発不良により使用不可能になるのを防止することが可能な半導体記憶装置に関する技術が記載されている。特許文献１に記載の技術では、メモリセルのコントロールゲートに、第１のタイミングで第１の電圧を印加し、第１と異なる第２タイミングで第１の電圧と同符号でその絶対値が第１の電圧よりも大きい第２の電圧を印加している。そして、第１の電圧の印加により読出された第１のデータと、第２の電圧の印加により読出された第２のデータとを比較している。その比較の結果、第２のデータが第１のデータと異なっている場合、メモリセルのアドレスを記憶する。そして、データ読出時に読出アドレスと記憶されたアドレスとを比較し、その比較の結果、読出アドレスと記憶されたアドレスとが一致した場合に第１のデータと同じデータを出力している。
【０００４】
また、特許文献１に記載の半導体記憶装置は、コントロールゲートに印加される電圧により第１のメモリセルに格納されたデータに基づいて定められたパリティデータが読出される第２のメモリセルと、第１のメモリセルのコントロールゲートと第２のメモリセルのコントロールゲートとに第１の電圧を印加する電圧印加部とを備えている。そして、第１の電圧の印加により第１のメモリセルから読出された第１のデータのパリティと第１の電圧の印加により第２のメモリセルから読出された第１のパリティデータとを比較して第１のデータのパリティの正誤を判定している。その判定の結果、第１のデータのパリティが誤りと判定されると、第１の電圧と同符号でその絶対値が第１の電圧よりも小さい第２の電圧を印加する。第２の電圧の印加により第１のメモリセルから読出された第２のデータと第１のデータとを比較し、第２の電圧の印加により第２のメモリセルから読出された第２のパリティデータと第１のパリティデータとを比較する。
【０００５】
特許文献１に記載の技術では、通常のリードよりも高い電圧をメモリセルのコントロールゲートに与えてリードしたデータと、通常のリード電圧をメモリセルのコントロールゲートに与えてリードしたデータを比較し一致／不一致の判定を行っている。また、メモリセルに予め書込みデータのパリティを格納し、マージンリード時にメインデータから生成したパリティと予め格納したパリティを比較し、一致／不一致の判定を行っている。特許文献１に記載の技術では、主にパリティデータを使用して、データのチェックを行っている。パリティデータ以外を使用したデータチェックとしては、例えば、特許文献２に記載の技術のように、データチェックにＣＲＣ（Ｃｙｃｌｅ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）による冗長コードを使用した技術が知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−３２０３００号公報
【特許文献２】特開２００１−３４４９９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
不揮発性半導体記憶装置は、例えば、車載向けマイクロコンピュータなどにも搭載されている。そのようなマイクロコンピュータは、不揮発性半導体記憶装置のデータが適切に保持されているか否かの検査を、保持不良が発生する前に実施している。そして、保持不良が発生しそうな場合には、保持不良が発生する前に、そのデータのリフレッシュを実行している。
【０００８】
そのようなマイクロコンピュータにおいて、データが適切に保持されているか否かの検査を行っている間は、ＣＰＵ動作を停止させておく必要がある。しかしながら、長時間の動作の停止は、そのマイクロコンピュータに関連する様々な機能に影響を与えてしまう。したがって、保持不良が発生しそうか否かを検査する時間を短縮することが求められている。例えば、上述の特許文献１に記載の技術では、１アドレス毎にメモリセルのコントロールゲートに異なる電圧を与えてリードしていた。そのため、保持マージンのチェックに費やす時間が長くなってしまっていた。
【０００９】
本発明が解決しようとする課題は、フラッシュメモリなどの不揮発性半導体記憶装置を搭載する半導体装置において、データ保持マージンチェックを高速化する技術を提供することにある。
【課題を解決するための手段】
【００１０】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
上記の課題を解決するために、不揮発性の記憶領域（５）（６）にデータを記憶するメモリ部（２）と、記憶領域（５）に保持されているデータの状態を検査するためのデータ保持マージン検査用データを生成するメモリ制御回路（３）とを具備する不揮発性半導体記憶装置（１）を構成する。メモリ制御回路（３）は、通常のデータ読み出し電圧よりも高いマージン検査用読み出し電圧で、記憶領域（５）から連続的に読みだされたデータに基づいて誤り検出用コード（ＣＲＣコード）を生成する演算器（２２）と、生成された誤り検出用コード（ＣＲＣコード）を保持する誤り検出用コード記憶回路（２４）と、誤り検出用コード（ＣＲＣコード）と、予め生成された比較用データ（ＣＲＣコード格納領域のＣＲＣコード、または、ラッチ回路のＣＲＣコード）とを比較する比較回路（２５）とを具備する。そして、比較回路（２５）は、通常のデータ読み出し電圧に基づいて供給される比較用データ（ＣＲＣコード格納領域のＣＲＣコード、または、ラッチ回路のＣＲＣコード）と、誤り検出用コード記憶回路（２４）に保持された誤り検出用コード（ＣＲＣコード）とを比較した比較結果を、データ保持マージン検査用データとして出力する。
その不揮発性半導体記憶装置（１）において、メモリ制御部は、マージン検査用読み出し電圧を変更することなく記憶領域（５）から連続的にデータを読み出す。また、演算器（２２）は、連続的に読みだされたデータを連続的に演算して誤り検出用コード（ＣＲＣコード）を生成する。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、高速に不揮発性半導体記憶装置のデータ保持マージンチェックを行うことができるという効果がある。
【図面の簡単な説明】
【００１３】
【図１】図１は、本願発明の第１実施形態の構成を例示するブロック図である。
【図２】図２は、第１実施形態の不揮発性半導体記憶装置１の動作を例示するタイミングチャートである。
【図３】図３は、本実施形態の不揮発性半導体記憶装置１における、電荷蓄積状態に対する、コントロールゲート電圧と読み出しデータとの対応を示す図である。
【図４】図４は、第２実施形態の不揮発性半導体記憶装置１の構成を例示するブロック図である。
【図５】図５は、第２実施形態の不揮発性半導体記憶装置１の動作を例示するタイミングチャートである。
【図６】図６は、第３実施形態の不揮発性半導体記憶装置１の構成を例示するブロック図である。
【図７】図７は、第３実施形態の不揮発性半導体記憶装置１の動作を例示するタイミングチャートである。
【発明を実施するための形態】
【００１４】
［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施形態においては、本願発明の不揮発性半導体記憶装置１が、マイクロコンピュータに搭載される場合を例示して、本願発明の不揮発性半導体記憶装置１の構成・動作を説明する。
【００１５】
図１は、本願発明の第１実施形態の構成を例示するブロック図である。不揮発性半導体記憶装置１は、フラッシュメモリ領域２と、メモリ制御回路３とを備えている。また、不揮発性半導体記憶装置１は、ＣＰＵ４から供給される命令に応答して、データ保持マージンのチェック動作を実行する。不揮発性半導体記憶装置１のフラッシュメモリ領域２は、通常のデータを格納するデータ格納領域５とＣＲＣコード格納領域６とを備えている。以下の実施形態においては、データ保持マージンのチェックに用いる誤り検出符号の方式としてＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）を採用した場合を例示している。なお、本実施形態の誤り検出符号の方式に制限はなく、例えば、チェックサム方式などであっても良い。
【００１６】
データ格納領域５は、マイクロコンピュータが通常の動作を実行するときなどに、ＣＰＵ４が参照するデータを保持している。ＣＲＣコード格納領域６は、データ格納領域５に保持されているデータに対して予めＣＲＣ演算を実行した実行結果を保持している。
【００１７】
図１に示されているように、不揮発性半導体記憶装置１のメモリ制御回路３は、制御信号供給ブロック７とデータ保持マージン検証ブロック８とを備えている。制御信号供給ブロック７は、ＣＰＵ４から受け取った命令に応答して、フラッシュメモリ領域２のデータの読み出し、書き込み、および消去を実行するための制御信号を供給する。データ保持マージン検証ブロック８は、ＣＰＵ４から受け取った命令に応答して、フラッシュメモリ領域２に格納されているデータに基づいて、そのデータ保持マージンのチェック動作を実行する。
【００１８】
第１実施形態の制御信号供給ブロック７は、領域選択信号ライン１１と、アドレス選択信号ライン１２と、ディスチャージモード信号ライン１３と、リードモード信号ライン１４と、マージンリードモード信号ライン１５とを備えている。
【００１９】
領域選択信号ライン１１は、フラッシュメモリ領域２のデータ格納領域５とＣＲＣコード格納領域６とを選択するための信号（領域選択信号）を供給する。アドレス選択信号ライン１２は、アドレス選択信号を供給する。ディスチャージモード信号ライン１３は、フラッシュメモリ領域２をディスチャージモードに移行させるための信号（ディスチャージモード信号）を供給する。リードモード信号ライン１４は、フラッシュメモリ領域２からデータを読み出すときの読み出し電圧を、通常読み出し電圧に設定するための信号（リードモード信号）を供給する。マージンリードモード信号ライン１５は、フラッシュメモリ領域２からデータを読み出すときの読み出し電圧を、通常読み出し電圧よりも高いマージン検査用読み出し電圧（マージンリード電圧）に設定するための信号（マージンリードモード信号）を供給する。
【００２０】
データ保持マージン検証ブロック８は、リードデータバスライン２１と、ＣＲＣ演算回路２２と、セレクタ２３と、ＣＲＣ演算結果格納用ラッチ回路２４と、比較回路２５と、ラッチイネーブル信号ライン２６と、一致信号供給ライン２７とを備えている。
【００２１】
リードデータバスライン２１は、フラッシュメモリ領域２から読みだされたデータをＣＲＣ演算回路２２または比較回路２５に供給する。ＣＲＣ演算回路２２は、フラッシュメモリ領域２のデータ格納領域５から読みだされたデータに対し、ＣＲＣ演算を実行する。セレクタ２３は、ラッチイネーブル信号ライン２６を介して供給されるラッチイネーブル信号に応答して、ＣＲＣ演算回路２２の出力を選択的にＣＲＣ演算結果格納用ラッチ回路２４に供給する。ＣＲＣ演算結果格納用ラッチ回路２４は、ＣＲＣ演算回路２２がＣＲＣ演算を実行した実行結果を保持する。比較回路２５は、ＣＲＣ演算結果格納用ラッチ回路２４に保持されているデータと、リードデータバスライン２１を介して直接的供給されるデータとを比較する。一致信号供給ライン２７は、比較回路２５の比較結果を、バスインターフェース回路９を介してＣＰＵ４に供給する。
【００２２】
上述のように第１実施形態の不揮発性半導体記憶装置１に備えられたフラッシュメモリ領域２は、データ格納領域５とＣＲＣコード格納領域６とを備えている。ＣＲＣコード格納領域６には、データ格納領域５に格納されているデータから生成されるＣＲＣコードが予め格納されている。また、第１実施形態のメモリ制御回路３には、フラッシュメモリ領域２のデータ格納領域５から読み出した読み出しデータを、ＣＲＣ演算するＣＲＣ演算回路２２と、その結果をラッチするＣＲＣ演算結果格納用ラッチ回路２４と、そのＣＲＣ演算結果格納用ラッチ回路２４の出力と、フラッシュメモリ領域２のＣＲＣコード格納領域６から読み出した読み出しデータを比較する比較回路２５を備えている。
【００２３】
図２は、第１実施形態の不揮発性半導体記憶装置１の動作を例示するタイミングチャートである。本実施形態の不揮発性半導体記憶装置１において、領域選択信号がインアクティブレベル（例えば、Ｌｏｗレベル）のときに、フラッシュメモリ領域２のデータ格納領域５が選択され、領域選択信号がアクティブレベル（例えば、Ｈｉｇｈレベル）のときに、フラッシュメモリ領域２のＣＲＣコード格納領域６が選択されるものとする。また、リードモード信号がアクティブレベル（例えば、Ｈｉｇｈレベル）のときに、通常読み出し電圧で、フラッシュメモリ領域２からデータが読みだされるものとする。また、マージンリードモード信号がアクティブレベル（例えば、Ｈｉｇｈレベル）のときに、通常読み出し電圧よりも高いマージン検査用読み出し電圧で、フラッシュメモリ領域２からデータが読みだされるものとする。
【００２４】
図２を参照すると、ディスチャージモード信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にするとともに、リードモード信号をインアクティブレベル（例えば、Ｌｏｗレベル）にして、フラッシュメモリ領域２のメモリセルのコントロールゲートのディスチャージを行う。その後、マージンリードモード信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にして、フラッシュメモリ領域２のメモリセルのコントロールゲートに通常読み出し電圧よりも高い電圧を与える。
【００２５】
その後、アドレス選択信号によって、連続アドレスＡ０，Ａ１，Ａ２，・・・Ａｎを指定し、メモリセルのコントロールゲートに通常読み出し電圧よりも高い電圧を与えてデータ領域をリードする。このとき、ラッチイネーブル信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にし、各アドレスに対応したデータＤ０、Ｄ１、Ｄ２・・・Ｄｎのリードを行う度にＣＲＣ演算を行いその結果Ｃ０、Ｃ１、Ｃ２、・・・Ｃｎをラッチする。データ格納領域のリードが完了すると、ラッチイネーブル信号をインアクティブレベル（例えば、Ｌｏｗレベル）にする。このとき、ラッチ回路２４にはＣＲＣ演算結果としてＣＲＣコードＣｎが格納されている。
【００２６】
その後、ディスチャージモード信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にするとともに、マージンリードモード信号をインアクティブレベル（例えば、Ｌｏｗレベル）にして、フラッシュメモリ領域２のメモリセルのコントロールゲートのディスチャージを行う。その後、リードモード信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にしてから、領域選択信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にして、フラッシュメモリ領域２のＣＲＣコード格納領域６に格納しているＣＲＣコードを読み出すために、アドレスＡｘを指定し、アドレスＡｘに基づいてフラッシュメモリ領域２のメモリセルのコントロールゲートに通常読み出し電圧を印加し、対応するデータＤｘ（ＣＲＣコード）を読み出す。
【００２７】
メモリセルのコントロールゲートに通常読み出し電圧を与えて読みだされたＣＲＣコードＤｘは、比較回路２５に供給される。比較回路２５は、メモリ制御回路３のＣＲＣ演算結果格納用ラッチ回路２４がラッチしているＣＲＣコードＣｎと、通常読み出し電圧を与えて読みだされたＣＲＣコードＤｘとを比較する。ＣＰＵ４は、一致信号供給ライン２７を介してその比較結果（一致信号）を受け取り、保持マージンチェックの判定を行う。判定の結果、リフレッシュが必要と判断された場合には、データ格納領域５から読み出したデータを、適切な閾値となるように再度書き込みを行う。
【００２８】
図３は、本実施形態の不揮発性半導体記憶装置１における、電荷蓄積状態に対する、コントロールゲート電圧と読み出しデータとの対応を示す図である。本実施形態の不揮発性半導体記憶装置１において、書き込みベリファイ時のコントロールゲート電圧と、通常読み出し時のコントロールゲート電圧との間に、マージンリードのコントロールゲート電圧が設定されている。
【００２９】
図３に示されているように、書き込み直後のメモリセルの閾値電圧は、書き込みベリファイ時のコントロールゲート電圧よりも高い。したがって、データを読み出した場合、書き込み状態を示す論理“０”が読みだされる。
【００３０】
一定の時間が経過した場合、メモリセルの閾値電圧は書き込みベリファイ時のコントロールゲート電圧よりも低くなる。この場合であっても、通常読み出し時のゲート電圧は、書き込みベリファイ時のコントロールゲート電圧よりも低く、通常の読み出し時には、書き込み状態を示す論理“０”が読みだされる。また、閾値電圧がマージン検査用読み出し電圧よりも高い場合、マージン検査用読み出し電圧でデータを読み出した場合にも、書き込み状態を示す論理“０”が読みだされる。
【００３１】
さらに時間が経過した場合などにおいて、保持特性がさらに低下することがある。図３に示されているように、閾値電圧が、通常読み出し時のコントロールゲート電圧よりも高い場合であっても、時間の経過に伴ってマージン検査用読み出し電圧よりも低くなってしまうことがある。この場合、本実施形態の不揮発性半導体記憶装置１は、マージン検査用読み出し電圧でデータを読み出した場合と、通常読み出し電圧でデータを読み出した場合とで、異なる論理のデータが読みだされる。このように、通常読み出し時とマージンリード検査時とで出力されるデータが異なることから、そのメモリセルの保持特性が低下していると判断することができる。したがって、マージン検査用読み出し電圧でデータ格納領域５に格納されているデータを読み出しＣＲＣ演算した結果と、通常読み出し電圧でＣＲＣコード格納領域６のデータとを比較することによって、データ格納領域５に配置されているメモリセルの保持特性が低下しているか否かを判断することができる。このとき、本実施形態の不揮発性半導体記憶装置１は、データ保持マージンが下がっていることをＣＰＵ４に通知する。ＣＰＵ４は、その通知に応答してフラッシュメモリ領域２のデータのリフレッシュを実行する。
【００３２】
上述の特許文献１に記載の技術では、１アドレス毎にメモリセルのコントロールゲートに異なる電圧を与えてリードしていた。そのため、保持マージンのチェックに係る時間が長くなってしまっていた。また、パリティを用いてデータチェックを行っているため、２ビット以上の誤りを検出することが困難である。
【００３３】
本実施形態の不揮発性半導体記憶装置１は、フラッシュメモリ領域２のコントロールゲートに通常読み出し時よりも高い電圧を印加して、データ格納領域５に格納されているデータを連続して読み出してＣＲＣ演算を実行している。このＣＲＣ演算結果と、コントロールゲートに通常読み出し電圧を与えて読みだされたＣＲＣコードとを比較することによって保持マージンチェックを行なっているので、従来技術のように１アドレス毎にメモリセルのコントロールゲートに与える電圧を変える必要がない。その結果、高速に保持マージチェックを行うことができる。さらに、誤り検出方式としてＣＲＣを使用するため、１ビット以上の誤りも精度よく検出することができる。
【００３４】
［第２実施形態］
以下に、図面を参照して本願発明の第２実施形態について説明を行う。図４は、第２実施形態の不揮発性半導体記憶装置１の構成を例示するブロック図である。第２実施形態の不揮発性半導体記憶装置１は、フラッシュメモリ領域２のＣＲＣコード格納領域６に保持されていたデータを、データ保持マージンのチェック動作を開始してから生成する機能を備えている。そのデータは、メモリ制御回路３の内部に構成された記憶領域に保持される。
【００３５】
図４を参照すると、第２実施形態の不揮発性半導体記憶装置１において、フラッシュメモリ領域２は、第１実施形態のフラッシュメモリ領域２のＣＲＣコード格納領域６に対応する領域を有しない構成となっている。また第２実施形態のメモリ制御回路３の制御信号供給ブロック７は、アドレス選択信号ライン１２と、ディスチャージモード信号ライン１３と、リードモード信号ライン１４と、マージンリードモード信号ライン１５とを備えている。第２実施形態の不揮発性半導体記憶装置１は、領域選択信号ライン１１による領域の選択を行うことなく、保持マージンのチェックを行う機能を備えている。
【００３６】
第２実施形態の不揮発性半導体記憶装置１において、メモリ制御回路３のデータ保持マージン検証ブロック８は、第１実施形態と同様に、リードデータバスライン２１と、ＣＲＣ演算回路２２と、比較回路２５と、一致信号供給ライン２７とを備えている。図４に示されているように、そのデータ保持マージン検証ブロック８は、第１セレクタ３１と、第１ＣＲＣ演算結果格納用ラッチ回路３２と、第１ラッチイネーブル信号ライン３３と、第２セレクタ３４と、第２ＣＲＣ演算結果格納用ラッチ回路３５と、第２ラッチイネーブル信号ライン３６とを備えている。
【００３７】
リードデータバスライン２１は、フラッシュメモリ領域２から読みだされたデータをＣＲＣ演算回路２２に供給する。ＣＲＣ演算回路２２は、フラッシュメモリ領域２のデータ格納領域５から読みだされたデータに対し、ＣＲＣ演算を実行する。第１セレクタ３１は、第１ラッチイネーブル信号ライン３３を介して供給されるラッチイネーブル信号に応答して、ＣＲＣ演算回路２２の出力を第１ＣＲＣ演算結果格納用ラッチ回路３２に供給する。第１ＣＲＣ演算結果格納用ラッチ回路３２は、ＣＲＣ演算回路２２がＣＲＣ演算を実行した実行結果を保持する。
【００３８】
第２セレクタ３４は、第２ラッチイネーブル信号ライン３６を介して供給されるラッチイネーブル信号に応答して、第１ＣＲＣ演算結果格納用ラッチ回路３２に保持されているデータを第２ＣＲＣ演算結果格納用ラッチ回路３５に供給する。第２ＣＲＣ演算結果格納用ラッチ回路３５は、第１ＣＲＣ演算結果格納用ラッチ回路３２が保持していたＣＲＣ演算を実行した実行結果を保持する。そして、比較回路２５は、第１ＣＲＣ演算結果格納用ラッチ回路３２に保持されているデータと、第２ＣＲＣ演算結果格納用ラッチ回路３５に保持されているデータとを比較する。一致信号供給ライン２７は、比較回路２５の比較結果を、バスインターフェース回路９を介してＣＰＵ４に供給する。
【００３９】
換言すると、第２実施形態の不揮発性半導体記憶装置１は、ＣＲＣ演算回路２２と、その演算結果をラッチする第１ＣＲＣ演算結果格納用ラッチ回路３２と、第１ＣＲＣ演算結果格納用ラッチ回路３２の出力をＣＰＵからの命令でラッチする第２ＣＲＣ演算結果格納用ラッチ回路３５と、第１ＣＲＣ演算結果格納用ラッチ回路３２の出力と第２ＣＲＣ演算結果格納用ラッチ回路３５の出力を比較するための比較回路２５とを備えている。また、第２実施形態のフラッシュメモリ領域２には、第１実施形態のフラッシュメモリ領域２のようなＣＲＣコード格納領域６が形成されていない。
【００４０】
図５は、第２実施形態の不揮発性半導体記憶装置１の動作を例示するタイミングチャートである。第２実施形態の不揮発性半導体記憶装置１は、第１実施形態と同様に、リードモード信号がアクティブレベル（例えば、Ｈｉｇｈレベル）のときに、通常読み出し電圧で、フラッシュメモリ領域２からデータが読みだされるものとする。また、マージンリードモード信号がアクティブレベル（例えば、Ｈｉｇｈレベル）のときに、通常読み出し電圧よりも高いマージン検査用読み出し電圧で、フラッシュメモリ領域２からデータが読みだされるものとする。
【００４１】
図５を参照すると、ディスチャージモード信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にするとともに、リードモード信号をインアクティブレベル（例えば、Ｌｏｗレベル）にして、フラッシュメモリ領域２のメモリセルのコントロールゲートのディスチャージを行う。その後、マージンリードモード信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にして、フラッシュメモリ領域２のメモリセルのコントロールゲートに通常の読み出し電圧よりも高い電圧（マージン検査用読み出し電圧）を与える。
【００４２】
アドレス選択信号によって、連続アドレスＡ０，Ａ１，Ａ２，・・・Ａｎを指定し、メモリセルのコントロールゲートに通常読み出し電圧よりも高い電圧を与えてデータ領域をリードする。このとき、第１ラッチイネーブル信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にし、各アドレスに対応したデータＤ０、Ｄ１、Ｄ２・・・Ｄｎのリードを行う度にＣＲＣ演算を行いその結果をラッチする。データ格納領域のリードが完了すると、第１ラッチイネーブル信号をインアクティブレベル（例えば、Ｌｏｗレベル）にする。その後、第２ラッチイネーブル信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にして、第１ＣＲＣ演算結果格納用ラッチ回路３２のデータを第２ＣＲＣ演算結果格納用ラッチ回路３５に供給する。このとき、第２ＣＲＣ演算結果格納用ラッチ回路３５にはＣＲＣ演算結果としてＣＲＣコードＣｎが格納されている。
【００４３】
その後、ディスチャージモード信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にするとともに、マージンリードモード信号をインアクティブレベル（例えば、Ｌｏｗレベル）にして、フラッシュメモリ領域２のメモリセルのコントロールゲートのディスチャージを行う。その後、リードモード信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にしてから、アドレス選択信号によって、連続アドレスＡ０，Ａ１，Ａ２，・・・Ａｎを指定し、メモリセルのコントロールゲートに通常読み出し電圧を与えてデータ領域をリードする。このとき、再度第１ラッチイネーブル信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にし、各アドレスに対応したデータＤ０、Ｄ１、Ｄ２・・・Ｄｎのリードを行う度にＣＲＣ演算を行いその結果を第１ＣＲＣ演算結果格納用ラッチ回路３２にラッチする。データ格納領域のリードが完了すると、第１ラッチイネーブル信号をインアクティブレベル（例えば、Ｌｏｗレベル）にする。
全領域のリードが終了し、再度第１ラッチイネーブル信号をインアクティブレベル（例えば、Ｌｏｗレベル）になったとき、第１ＣＲＣ演算結果格納用ラッチ回路３２の出力（ＣＲＣコードＣｎ’）と第２ＣＲＣ演算結果格納用ラッチ回路３５の出力（ＣＲＣコードＣｎ）は、比較回路２５に供給される。比較回路２５は、ＣＲＣコードＣｎ’とＣＲＣコードＣｎを比較する。比較回路２５は、比較によって得られた比較結果を、一致信号供給ライン２７を介してＣＰＵ４に供給する。ＣＰＵ４は、一致信号供給ライン２７を介してその比較結果（一致信号）を受け取り、保持マージンチェックの判定を行う。
【００４４】
第２実施形態の不揮発性半導体記憶装置１において、フラッシュメモリ領域２は、ＣＲＣコードを格納する領域（ＣＲＣコード格納領域６）を備える必要がない。そのため、フラッシュマクロの面積が小さい不揮発性半導体記憶装置１を構成することが可能となる。
【００４５】
［第３実施形態］
以下に、図面を参照して本願発明の第３実施形態について説明を行う。図６は、第３実施形態の不揮発性半導体記憶装置１の構成を例示するブロック図である。第３実施形態の不揮発性半導体記憶装置１は、フラッシュメモリ領域２のデータ格納領域５を部分的に特定して、データ保持マージンのチェック動作を行う機能を備えている。
【００４６】
図６を参照すると、第３実施形態のメモリ制御回路３において、データ保持マージン検証ブロック８は、下位アドレス側データ保持マージン検証ブロック８ａと上位アドレス側データ保持マージン検証ブロック８ｂとを備えている。下位アドレス側データ保持マージン検証ブロック８ａは、データ格納領域５の下位アドレス側のデータ保持マージンのチェックを行う。また、上位アドレス側データ保持マージン検証ブロック８ｂは、データ格納領域５の上位アドレス側のデータ保持マージンのチェックを行う。
【００４７】
下位アドレス側データ保持マージン検証ブロック８ａは、下位アドレス側ＣＲＣ演算回路２２ａと、下位アドレス側比較回路２５ａと、下位アドレス側一致信号供給ライン２７ａと、下位アドレス側第１セレクタ３１ａと、下位アドレス側第１ＣＲＣ演算結果格納用ラッチ回路（下位アドレス側第１ラッチ）３２ａと、下位アドレス側第１ラッチイネーブル信号ライン３３ａと、下位アドレス側第２セレクタ３４ａと、下位アドレス側第２ＣＲＣ演算結果格納用ラッチ回路（下位アドレス側第２ラッチ）３５ａと、第２ラッチイネーブル信号ライン３７を備えている。
【００４８】
同様に、上位アドレス側データ保持マージン検証ブロック８ｂは、上位アドレス側ＣＲＣ演算回路２２ｂと、上位アドレス側比較回路２５ｂと、上位アドレス側一致信号供給ライン２７ｂと、上位アドレス側第１セレクタ３１ｂと、上位アドレス側第１ＣＲＣ演算結果格納用ラッチ回路（上位アドレス側第１ラッチ）３２ｂと、上位アドレス側第１ラッチイネーブル信号ライン３３ｂと、上位アドレス側第２セレクタ３４ｂと、上位アドレス側第２ＣＲＣ演算結果格納用ラッチ回路（上位アドレス側第２ラッチ）３５ｂと、第２ラッチイネーブル信号ライン３７を備えている。
【００４９】
下位アドレス側データ保持マージン検証ブロック８ａには、下位アドレスが指定されたときの、その下位アドレスに対応したデータが供給される。下位アドレス側データ保持マージン検証ブロック８ａは、供給されるデータに基づいて、上述の第２実施形態のデータ保持マージン検証ブロック８と同様に動作して、比較結果をＣＰＵ４に供給する。また、上位アドレス側データ保持マージン検証ブロック８ｂには、上位アドレスが指定されたときの、その上位アドレスに対応したデータが供給される。上位アドレス側データ保持マージン検証ブロック８ｂは、供給されるデータに基づいて、上述の第２実施形態のデータ保持マージン検証ブロック８と同様に動作して、比較結果をＣＰＵ４に供給する。
【００５０】
図７は、第３実施形態の不揮発性半導体記憶装置１の動作を例示するタイミングチャートである。第３実施形態の不揮発性半導体記憶装置１は、第１、２実施形態と同様に、リードモード信号ライン１４を介して供給されるリードモード信号がアクティブレベル（例えば、Ｈｉｇｈレベル）のときに、通常読み出し電圧で、フラッシュメモリ領域２からデータが読みだされるものとする。また、アドレス選択信号ライン１２を介して供給されるマージンリードモード信号がアクティブレベル（例えば、Ｈｉｇｈレベル）のときに、通常読み出し電圧よりも高いマージン検査用読み出し電圧で、フラッシュメモリ領域２からデータが読みだされるものとする。なお、以下の第３実施形態の説明においては、本実施形態の理解を容易にするために、マージン検査用読み出し電圧での読み出しを行った後、通常読み出し電圧での読み出しを行う場合を例示する。
【００５１】
図７に示されているように、マージンリードモードにおいて、アドレス選択信号によって、下位アドレスを連続で指定して、データ領域をマージン検査用読み出し電圧でリードする。このとき、下位アドレス側第１ラッチイネーブル信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にし、各下位アドレスに対応したデータのリードを行う度にＣＲＣ演算を行いその結果をラッチする。下位アドレスのデータ格納領域のリードが完了すると、下位アドレス側第１ラッチイネーブル信号をインアクティブレベル（例えば、Ｌｏｗレベル）にする。このとき、下位アドレス側第１ＣＲＣ演算結果格納用ラッチ回路３２ａにはＣＲＣ演算結果としてＣＲＣコードＣ１ｎが格納されている。
次に、アドレス選択信号によって、上位アドレスを連続で指定してデータ領域をリードする。このとき、上位アドレス側第１ラッチイネーブル信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にし、各上位アドレスのリードを行う度にＣＲＣ演算を行いその結果をラッチする。このとき、上位アドレス側第１ＣＲＣ演算結果格納用ラッチ回路３２ｂにはＣＲＣ演算結果としてＣＲＣコードＣ２ｎが格納されている。
上位アドレスのデータ格納領域のリードが完了すると、上位アドレス側第１ラッチイネーブル信号をインアクティブレベル（例えば、Ｌｏｗレベル）にする。その後、第３ラッチイネーブル信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にして、下位アドレス側データ保持マージン検証ブロック８ａは、下位アドレス側第１ＣＲＣ演算結果格納用ラッチ回路３２ａのデータ（ＣＲＣコードＣ１ｎ）を、下位アドレス側第２ＣＲＣ演算結果格納用ラッチ回路３５ａに供給する。また、上位アドレス側データ保持マージン検証ブロック８ｂは、上位アドレス側第１ＣＲＣ演算結果格納用ラッチ回路３２ｂのデータ（ＣＲＣコードＣ２ｎ）を、上位アドレス側第２ＣＲＣ演算結果格納用ラッチ回路３５ｂに供給する。
【００５２】
次に、リードモードにおいて、アドレス選択信号によって、下位アドレスを連続で指定してデータ領域を、通常読み出し電圧でリードする。このとき、下位アドレス側第１ラッチイネーブル信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にし、各下位アドレスのリードを行う度にＣＲＣ演算を行いその結果をラッチする。このとき、下位アドレス側第１ＣＲＣ演算結果格納用ラッチ回路３２ａには、ＣＲＣ演算結果としてＣＲＣコードＣ１ｎ’が格納されている。
下位アドレスのデータ格納領域のリードが完了すると、下位アドレス側第１ラッチイネーブル信号をインアクティブレベル（例えば、Ｌｏｗレベル）にする。次に、アドレス選択信号によって、上位アドレスを連続で指定してデータ領域をリードする。このとき、上位アドレス側第１ラッチイネーブル信号をアクティブレベル（例えば、Ｈｉｇｈレベル）にし、各上位アドレスのリードを行う度にＣＲＣ演算を行いその結果をラッチする。このとき、上位アドレス側第１ＣＲＣ演算結果格納用ラッチ回路３２ｂにはＣＲＣ演算結果としてＣＲＣコードＣ２ｎ’が格納されている。上位アドレスのデータ格納領域のリードが完了すると、上位アドレス側第１ラッチイネーブル信号をインアクティブレベル（例えば、Ｌｏｗレベル）にする。
【００５３】
全領域のリードが終了し、再度第１ラッチイネーブル信号をインアクティブレベル（例えば、Ｌｏｗレベル）になったとき、下位アドレス側比較回路２５ａは、下位アドレス側第１ＣＲＣ演算結果格納用ラッチ回路３２ａの出力（ＣＲＣコードＣ１ｎ’）と下位アドレス側第２ＣＲＣ演算結果格納用ラッチ回路３５ａの出力（ＣＲＣコードＣ１ｎ）とを比較する。下位アドレス側比較回路２５ａは、比較結果（一致信号）をＣＰＵ４に供給する。このとき同様に、上位アドレス側比較回路２５ｂは、上位アドレス側第１ＣＲＣ演算結果格納用ラッチ回路３２ｂの出力（ＣＲＣコードＣ２ｎ’）と上位アドレス側第２ＣＲＣ演算結果格納用ラッチ回路３５ｂの出力（ＣＲＣコードＣ２ｎ）とを比較する。上位アドレス側比較回路２５ｂは、比較結果（一致信号）をＣＰＵ４に供給する。ＣＰＵ４は、一致信号供給ライン２７ａ、２７ｂを介してその比較結果（一致信号）を受け取り、保持マージンチェックの判定を行う。
【００５４】
第３実施形態の不揮発性半導体記憶装置１は、下位アドレス側データ保持マージン検証ブロック８ａと上位アドレス側データ保持マージン検証ブロック８ｂとを備え、それらをアドレスのブロックを示す信号で制御することで、上位／下位アドレス用の一致信号（下位アドレス側比較回路２５ａ、上位アドレス側比較回路２５ｂの出力）を生成している。第３実施形態の不揮発性半導体記憶装置１は、データの不一致が発生しているブロックを特定し、そのブロックを選択的にリフレッシュすることが可能となる。これによって、リフレッシュの時間を短縮することができるようになる。
【００５５】
なお、上述の複数の実施形態において、その動作を自動で行うシーケンサをフラッシュ制御マクロに搭載することで、ＣＰＵは保持マージンチェックの実行中、ＲＡＭ上のプログラムを実行することができる。さらに、保持マージンチェックが終了したことを示す割り込み信号をＣＰＵに与えることで、ＣＰＵは保持マージンチェックの終了を自動で検出することができる。このようなシステムにすることにより、保持マージンチェック中も、チェック対象以外のメモリに格納されたアプリケーションを動作させたいユーザに対応することができる。
【００５６】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００５７】
１…不揮発性半導体記憶装置
２…フラッシュメモリ領域
３…メモリ制御回路
４…ＣＰＵ
５…データ格納領域
６…ＣＲＣコード格納領域
７…制御信号供給ブロック
８…データ保持マージン検証ブロック
８ａ…下位アドレス側データ保持マージン検証ブロック
８ｂ…上位アドレス側データ保持マージン検証ブロック
９…バスインターフェース回路
１１…領域選択信号ライン
１２…アドレス選択信号ライン
１３…ディスチャージモード信号ライン
１４…リードモード信号ライン
１５…マージンリードモード信号ライン
２１…リードデータバスライン
２２…ＣＲＣ演算回路
２２ａ…下位アドレス側ＣＲＣ演算回路
２２ｂ…上位アドレス側ＣＲＣ演算回路
２３…セレクタ
２４…ＣＲＣ演算結果格納用ラッチ回路
２５…比較回路
２５ａ…下位アドレス側比較回路
２５ｂ…上位アドレス側比較回路
２６…ラッチイネーブル信号ライン
２７…一致信号供給ライン
２７ａ…下位アドレス側一致信号供給ライン
２７ｂ…上位アドレス側一致信号供給ライン
３１…第１セレクタ
３１ａ…下位アドレス側第１セレクタ
３１ｂ…上位アドレス側第１セレクタ
３２…第１ＣＲＣ演算結果格納用ラッチ回路
３２ａ…下位アドレス側第１ＣＲＣ演算結果格納用ラッチ回路（下位アドレス側第１ラッチ）
３２ｂ…上位アドレス側第１ＣＲＣ演算結果格納用ラッチ回路（上位アドレス側第１ラッチ）
３３…第１ラッチイネーブル信号ライン
３３ａ…下位アドレス側第１ラッチイネーブル信号ライン
３３ｂ…上位アドレス側第１ラッチイネーブル信号ライン
３４…第２セレクタ
３４ａ…下位アドレス側第２セレクタ
３４ｂ…上位アドレス側第２セレクタ
３５…第２ＣＲＣ演算結果格納用ラッチ回路
３５ａ…下位アドレス側第２ＣＲＣ演算結果格納用ラッチ回路（下位アドレス側第２ラッチ）
３５ｂ…上位アドレス側第２ＣＲＣ演算結果格納用ラッチ回路（上位アドレス側第２ラッチ）
３６…第２ラッチイネーブル信号ライン
３７…第２ラッチイネーブル信号ライン
【図１】
2012243328.tif 000003
【図２】
2012243328.tif 000004
【図３】
2012243328.tif 000005
【図４】
2012243328.tif 000006
【図５】
2012243328.tif 000007
【図６】
2012243328.tif 000008
【図７】
2012243328.tif 000009