(57)【要約】【課題】互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現できるようにする。【解決手段】半導体装置は、第１の素子１５１、第２の素子１５２、第３の素子１５３及び第４の素子１５４を備えている。基板１００は、基板を貫通する第１素子分離領域１３１により互いに分離された第１の区画１０１及び第２の区画１０２を有している。第１の区画は、第２素子分離領域１３２により互いに分離された第１素子領域１２１及び第２素子領域１２２を含む。第２の区画は、第３素子分離領域１３３により互いに分離された第３素子領域１２３及び第４素子領域１２４を含み、基板の裏面に露出した裏面拡散層を有している。第３の素子は、第３素子領域に形成され、第４の素子は、第４素子領域に形成され、第３の素子及び第４の素子は、裏面拡散層１０５を介在させて互いに接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の第１の面側に形成された第１の素子、第２の素子、第３の素子及び第４の素子を備え、
前記基板は、該基板を貫通する第１素子分離領域により互いに分離された第１の区画及び第２の区画を有し、
前記第１の区画は、第２素子分離領域により互いに分離された第１素子領域及び第２素子領域を含み、
前記第２の区画は、第３素子分離領域により互いに分離された第３素子領域及び第４素子領域を含み、前記第３素子領域及び第４素子領域において前記第１の面と反対側の第２の面に露出した裏面拡散層を有し、
前記第１の素子は、前記第１素子領域に形成され、
前記第２の素子は、前記第２素子領域に形成され、
前記第３の素子は、前記第３素子領域に形成され、
前記第４の素子は、前記第４素子領域に形成されていることを特徴とする半導体装置。
【請求項２】
前記第３の領域及び第４の領域に跨って前記第２の面に形成された裏面電極をさらに備え、
前記裏面電極は、前記裏面拡散層と接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３素子分離領域は、前記基板を貫通していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第３素子分離領域は、前記基板を貫通しておらず、
前記裏面拡散層における、前記第３素子領域に形成された部分と、前記第４素子領域形成された部分とは一体に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第２素子分離領域及び第３素子分離領域の少なくとも一方は、前記第１素子分離領域に囲まれていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
前記第１素子分離領域は、前記基板に形成された溝部に埋め込まれた誘電体層からなることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の素子及び第２の素子は、ＣＭＯＳトランジスタを構成していることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第３の素子は、表面ゲート型の縦型ＩＧＢＴであることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第３の素子は、埋め込みゲート型の縦型ＩＧＢＴであることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項１０】
前記第４の素子は、表面ゲート型のＰＭＯＳトランジスタであることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第４の素子は、埋め込みゲート型のＰＭＯＳトランジスタであることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１２】
前記第４の素子は、縦型ＰＮＰトランジスタであることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１３】
前記第３の素子及び第４の素子は、ハーフブリッジ回路を形成し、
前記裏面拡散層は、前記ハーフブリッジ回路の出力ノードであることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
第１の面に露出していない不純物を含む第１の層を有する基板を準備する工程（ａ）と、
前記第１の面側から前記第１の層に達する第１素子分離領域並びに第２素子分離領域及び第３素子分離領域を形成し、前記第１素子分離領域により互いに分離された第１区画及び第２区画と、前記第１区画において前記第２素子分離領域により互いに分離された第１素子領域及び第２素子領域と、前記第２区画において前記第３素子分離領域により互いに分離された第３素子領域及び第４素子領域とを形成する工程（ｂ）と、
前記第１素子領域、第２素子領域、第３素子領域及び第４素子領域に、第１の素子、第２の素子、第３の素子及び第４の素子をそれぞれ形成する工程（ｃ）と、
前記工程（ｃ）よりも後で、前記第１の面と反対側の第２の面側から前記基板を研磨して、前記第１の層及び前記第１素子分離領域の下端部を前記第２の面に露出させる工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１５】
前記工程（ｄ）において、前記第２素子分離領域及び第３素子分離領域の下端部を前記第２の面に露出させず、
前記第３の素子と前記第４の素子とは、前記第１の層により互いに接続されていることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｂ）は、
前記第１の面側から前記第１の層に達する第１の溝部を形成した後、形成した第１の溝部に誘電体膜を埋め込むことにより前記第１素子分離領域を形成する工程（ｂ１）と、
前記第１の面側から前記第１の層に達し且つ前記第１の溝部よりも浅い第２の溝部を形成した後、形成した第２の溝部に誘電体膜を埋め込むことにより前記第３素子分離領域を形成する工程（ｂ２）と、
前記第１の面側から前記第１の層に達しない第３の溝部を形成した後、形成した第３の溝部に誘電体膜を埋め込むことにより前記第２素子分離領域を形成する工程（ｂ３）とを含み、
前記工程（ｂ１）、工程（ｂ２）及び工程（ｂ３）をこの順に行うことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｄ）よりも後に、前記第２の面において、前記第３素子領域及び第４素子領域に跨る外部接続電極を形成する工程（ｅ）さらに備え、
前記外部接続電極は、前記第１の層と接続されていることを特徴とする請求項１４〜１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｂ）において前記第１素子分離領域が前記第２素子分離領域及び第３素子分離領域の少なくとも一方を囲むように形成することを特徴とする請求項１４〜１７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に複数の素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
表示駆動用の集積回路及びモーター駆動用の集積回路等の制御系を混載したパワー半導体装置は、ＳＯＩ（silicon on insulator）基板の上に形成されることが一般的である。複数の素子をＳＯＩ基板の上に形成する場合には、ＳＯＩ基板の表面から、ＳＯＩ基板中の絶縁層に達する溝状の素子分離領域を形成し、素子を互いに絶縁分離する。例えば、図１４に示すように、ＳＯＩ基板２００に、素子分離領域２２０により互いに分離されて横型のＮＭＯＳ（N channel metal-oxide-semiconductor）トランジスタ及びＰＭＯＳ（P channel metal-oxide-semiconductor）トランジスタが形成されている。ＳＯＩ基板２００は、Ｐ型の支持基板２０１、埋め込み酸化膜２０２及びＰ型の素子形成層２０３からなる。素子分離領域２２０は、素子形成領域２０３の上面から埋め込み酸化膜２０２に達する溝部に埋め込まれた絶縁膜からなる。ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、素子分離領域２２０と一体に形成された表面絶縁膜２２１に覆われている。表面絶縁膜２２１の上には、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタと接続された、複数の表面電極２３０が形成されている（例えば、特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１３５７９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記従来の半導体装置は、素子と接続された電極が全て基板の表面に設けられた横型素子である。このため、素子の耐圧を高くするためには、ソースとドレインとの間隔を広げる必要があり、基板上に素子が占める面積が増大する。このため、高電圧が印加される用途又は大電流が流れる用途に用いる半導体装置は、サイズが非常に大きくなり、これに伴い製造コストも上昇してしまうという問題がある。
【０００５】
本発明は、前記の問題を解決し、互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００６】
前記の目的を達成するため、本発明は半導体装置を、基板を貫通する素子分離領域により素子領域を分離すると共に、基板の裏面側に複数の素子に跨る拡散層を備えた構成とする。
【０００７】
具体的に、本発明に係る半導体装置は、基板の第１の面側に形成された第１の素子、第２の素子、第３の素子及び第４の素子を備え、基板は、該基板を貫通する第１素子分離領域により互いに分離された第１の区画及び第２の区画を有し、第１の区画は、第２素子分離領域により互いに分離された第１素子領域及び第２素子領域を含み、第２の区画は、第３素子分離領域により互いに分離された第３素子領域及び第４素子領域を含み、第３素子領域及び第４素子領域において第１の面と反対側の第２の面に露出した裏面拡散層を有し、第１の素子は、第１素子領域に形成され、第２の素子は、第２素子領域に形成され、第３の素子は、第３素子領域に形成され、第４の素子は、第４素子領域に形成されている。
【０００８】
本発明の半導体装置は、基板を貫通する第１素子分離領域により互いに分離された第１の区画及び第２の区画を有し、第３素子領域及び第４素子領域において第１の面と反対側の第２の面に露出した裏面拡散層を有している。このため、第３素子領域及び第４素子領域のそれぞれの裏面に不純物濃度又は導電型が互いに異なる２つの拡散層が必要な場合と比べ、拡散層の横方向の拡がりを考慮する必要がない。このため、半導体装置のサイズを小さく抑えることができる。また、裏面側に外部接続電極を設けることが可能となり、表面側の電極の数を低減することができる。
【０００９】
本発明の半導体装置は、第３の領域及び第４の領域に跨って第２の面に形成された裏面電極をさらに備え、裏面電極は、裏面拡散層と接続されていてもよい。この場合において、第３素子分離領域は基板を貫通していてもよい。
【００１０】
本発明の半導体装置において、第３素子分離領域は、基板を貫通しておらず、裏面拡散層における、第３素子領域に形成された部分と、第４素子領域形成された部分とは一体に形成されていてもよい。
【００１１】
本発明の半導体装置において、第２素子分離領域及び第３素子分離領域の少なくとも一方は、第１素子分離領域に囲まれていてもよい。
【００１２】
本発明の半導体装置において、第１素子分離領域は、基板に形成された溝部に埋め込まれた誘電体層とすればよい。
【００１３】
本発明の半導体装置において、第１の素子及び第２の素子は、ＣＭＯＳトランジスタを構成していてもよい。
【００１４】
本発明の半導体装置において、第３の素子は、表面ゲート型の縦型ＩＧＢＴとしても、埋め込みゲート型の縦型ＩＧＢＴとしてもよい。
【００１５】
本発明の半導体装置において、第４の素子は、表面ゲート型のＰＭＯＳトランジスタとしても、埋め込みゲート型のＰＭＯＳトランジスタとしてもよい。
【００１６】
本発明の半導体装置において、第４の素子は、縦型ＰＮＰトランジスタとしてもよい。
【００１７】
本発明の半導体装置において、第３の素子及び第４の素子は、ハーフブリッジ回路を形成し、裏面拡散層は、ハーフブリッジ回路の出力ノードとしてもよい。
【００１８】
本発明に係る半導体装置の製造方法は、第１の面に露出していない不純物を含む第１の層を有する基板を準備する工程（ａ）と、第１の面側から第１の層に達する第１素子分離領域並びに第２素子分離領域及び第３素子分離領域を形成し、第１素子分離領域により互いに分離された第１区画及び第２区画と、第１区画において第２素子分離領域により互いに分離された第１素子領域及び第２素子領域と、第２区画において第３素子分離領域により互いに分離された第３素子領域及び第４素子領域とを形成する工程（ｂ）と、第１素子領域、第２素子領域、第３素子領域及び第４素子領域に、第１の素子、第２の素子、第３の素子及び第４の素子をそれぞれ形成する工程（ｃ）と、工程（ｃ）よりも後で、第１の面と反対側の第２の面側から基板を研磨して、第１の層及び第１素子分離領域の下端部を第２の面に露出させる工程（ｄ）とを備えている。
【００１９】
本発明の半導体装置の製造方法は、第１の面と反対側の第２の面側から基板を研磨して、第１の層及び第１素子分離領域の下端部を第２の面に露出させる工程を備えている。このため、第１の区画と第２の区画との間は十分に分離され素子間の間隔を広く取ることなく高い絶縁耐圧を確保することができる。また、第３素子領域及び第４素子領域の両方の裏面側に第１の層が形成されている。従って、第３素子領域及び第４素子領域のそれぞれの裏面に不純物濃度又は導電型が互いに異なる２つの拡散層が必要な場合と比べ、拡散層の横方向の拡がりを考慮する必要がない。このため、絶縁耐圧が高く且つサイズが小さい半導体装置を容易に実現できる。
【００２０】
本発明の半導体装置の製造方法において、工程（ｄ）において、第２素子分離領域及び第３素子分離領域の下端部を第２の面に露出させず、第３の素子と第４の素子とは、第１の層により互いに接続されていてもよい。
【００２１】
本発明の半導体装置の製造方法において、工程（ｂ）は、第１の面側から第１の層に達する第１の溝部を形成した後、形成した第１の溝部に誘電体膜を埋め込むことにより第１素子分離領域を形成する工程（ｂ１）と、第１の面側から第１の層に達し且つ第１の溝部よりも浅い第２の溝部を形成した後、形成した第２の溝部に誘電体膜を埋め込むことにより第３素子分離領域を形成する工程（ｂ２）と、第１の面側から第１の層に達しない第３の溝部を形成した後、形成した第３の溝部に誘電体膜を埋め込むことにより第２素子分離領域を形成する工程（ｂ３）とを含み、工程（ｂ１）、工程（ｂ２）及び工程（ｂ３）をこの順に行うことが好ましい。
【００２２】
本発明の半導体装置の製造方法は、工程（ｄ）よりも後に、第２の面において、第３素子領域及び第４素子領域に跨る外部接続電極を形成する工程（ｅ）さらに備え、外部接続電極は、第１の層と接続されていてもよい。
【００２３】
本発明の半導体装置の製造方法は、工程（ｂ）において第１素子分離領域が第２素子分離領域及び第３素子分離領域の少なくとも一方を囲むように形成してもよい。
【発明の効果】
【００２４】
本発明に係る半導体装置及びその製造方法によれば、互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現できる。
【図面の簡単な説明】
【００２５】
【図１】一実施形態に係る半導体装置を示す断面図である。
【図２】一実施形態に係る半導体装置において第２の区画に形成された素子の等価回路を示す回路図である。
【図３】一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】表示駆動用ＬＳＩの等価回路を示す回路図である。
【図８】一実施形態に係る半導体装置の変形例を示す断面図である。
【図９】一実施形態に係る半導体装置の変形例を示す断面図である。
【図１０】変形例の半導体装置において、第２の区画に形成された素子の等価回路を示す回路図である。
【図１１】変形例の半導体装置において、第２の区画に形成された素子の等価回路を示す回路図である。
【図１２】一実施形態に係る半導体装置の変形例を示す断面図である。
【図１３】変形例の半導体装置において、第２の区画に形成された素子の等価回路を示す回路図である。
【図１４】従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００２６】
図１に示すように、一実施形態に係る半導体装置は、基板１００の第１の面（表面）側に形成された複数の素子と、第１の面側に形成された第１の外部接続電極１４１と、基板１００の第２の面（裏面）側に形成された第２の外部接続電極１４２とを有している。基板１００は、例えばシリコン基板であり、基板１００を貫通する第１素子分離領域１３１により互いに分離された第１の区画１０１及び第２の区画１０２を有している。第１の区画１０１は、第２素子分離領域１３２により互いに分離された第１素子領域１２１及び第２素子領域１２２を有している。第２の区画１０２は、第３素子分離領域１３３により互いに分離された第３素子領域１２３及び第４素子領域１２４を有している。基板１００の裏面側には、ｐ型の高濃度不純物拡散層である裏面拡散層１０５が形成されている。
【００２７】
第１素子領域１２１には、ｎＭＯＳトランジスタである第１の素子１５１が形成されている。第１の素子１５１は例えば以下のような構成とすればよい。第１素子領域１２１の上部には、ｐウェル１６１が形成されている。ｐウェル１６１は裏面拡散層１０５に達していない。ｐウェル１６１の上には、酸化膜等からなる第１のゲート誘電体膜１６３を介在させて多結晶シリコン又は金属等からなる第１のゲート電極１６４が形成されている。第１のゲート電極１６４の側面上にはサイドウール１６７が形成されている。第１のゲート電極１６４の両側方のｐウェル１６１には、ｎ型低濃度拡散層１６５が形成され、ｎ型低濃度拡散層１６５内にはｎ型ソースドレイン拡散層１６６が形成されている。ｎ型ソースドレイン拡散層１６６の不純物濃度は、１０18〜１０21個／ｃｍ3程度が好ましい。
【００２８】
第２素子領域１２２には、ｐＭＯＳトランジスタである第２の素子１５２が形成されている。第２の素子１５２は例えば以下のような構成とすればよい。第２素子領域１２２の上部には、ｎウェル１７１が形成されている。ｎウェル１７１は裏面拡散層１０５に達していない。ｎウェル１７１の上には、酸化膜等からなる第２のゲート誘電体膜１７３を介在させて多結晶シリコン又は金属等からなる第２のゲート電極１７４が形成されている。第２のゲート電極１７４の側面上にはサイドウォール１７７が形成されている。第２のゲート電極１７４の両側方のｎウェル１７１には、ｐ型低濃度拡散層１７５が形成され、ｐ型低濃度拡散層１７５内にはｐ型ソースドレイン拡散層１７６が形成されている。ｐ型ソースドレイン拡散層１７６の不純物濃度は、１０18〜１０21個／ｃｍ3程度が好ましい。
【００２９】
第２素子分離領域１３２は、基板１００に形成された溝部に埋め込まれた誘電体層とすればよい。第２素子分離領域１３２の深さは、第１の素子１５１及び第２の素子１５２を電気的に分離することができればよい。図１において第２素子分離領域１３２は一般的な素子分離領域としているが、裏面拡散層１０５に達するような深い素子分離領域としてもよい。また、基板１００を貫通する素子分離領域としてもよい。
【００３０】
第３素子領域１２３には、表面ゲート型の縦型ＩＧＢＴ（Insulated Gate Bipolar Transistor）である第３の素子１５３が形成されている。第３の素子１５３は例えば以下のような構成とすればよい。第３素子領域１２３において、裏面拡散層１０５の上には第１のｎ型層１８１が形成され、第１のｎ型層１８１の上には第１のｎ型層１８１よりも不純物濃度が低い第２のｎ型層１８２が形成されている。第３素子領域１２３において基板１００の上には、酸化膜等からなる第３のゲート誘電体膜１８３を介在させて第３のゲート電極１８４が形成されている。第３のゲート電極１８４の間には、ｐ型ボディー拡散層１８５が形成されている。ｐ型ボディー拡散層１８５内において、第３のゲート電極１８４の側方にｎ型ソース高濃度拡散層１８６が形成され、ｎ型ソース高濃度拡散層１８６が形成されていない部分にｐ型ボディーコンタクト拡散層１８７が形成されている。
【００３１】
第４素子領域１２４には、表面ゲート型の縦型ＰＭＯＳトランジスタである第４の素子１５４が形成されている。第４の素子１５４は例えば以下のような構成とすればよい。第４素子領域１２４において、裏面拡散層１０５の上には第１のｐ型層１９１が形成され、第１のｐ型層１９１の上には第１のｐ型不純物拡散層よりも不純物濃度が低い第２のｐ型層１９２が形成されている。第４素子領域１２４において基板１００の上には、酸化膜等からなる第４のゲート誘電体膜１９３を介在させて第４のゲート電極１９４が形成されている。第４のゲート電極１９４の間には、ｎ型ボディー拡散層１９５が形成されている。ｎ型ボディー拡散層１９５内において、第４のゲート電極１９４の側方にｐ型ソース高濃度拡散層１９６が形成されており、ｐ型ソース高濃度拡散層１９６が形成されていない部分にｎ型ボディーコンタクト拡散層１９７が形成されている。
【００３２】
第３素子分離領域１３３は、基板１００に形成された溝部に埋め込まれた誘電体層とすればよい。第３素子分離領域１３３は、第１のｎ型層１８１及び第１のｐ型層１９１を貫通して裏面拡散層１０５に達するが、裏面拡散層１０５を貫通しない深さとすればよい。
【００３３】
裏面拡散層１０５は、オーミックコンタクトが形成できる程度のｐ型の不純物濃度を有し、第２の外部接続電極１４２とオーミックコンタクトを形成している。裏面拡散層１０５は、第３素子領域１２３においては縦型ＩＧＢＴのコレクタとなり、第４素子領域１２４においては縦型ＰＭＯＳトランジスタのドレインとなる。また、第３素子分離領域１３３は、裏面拡散層１０５を貫通していないため、裏面拡散層１０５における第３素子領域１２３に形成された部分と第４素子領域１２４に形成された部分とは互いに接続されている。従って、縦型ＩＧＢＴである第３素子１５３のコレクタと縦型ＰＭＯＳトランジスタである第４素子１５４のドレインとは互いに接続されており、図２に示すようなハーブブリッジ回路が形成されている。裏面拡散層１０５における第３素子領域１２３と第４素子領域１２４とに跨って形成された部分はハーフブリッジ回路の出力ノードに相当する。
【００３４】
第２の外部接続電極１４２は、裏面拡散層１０５とオーミックコンタクトを形成しており、第２の外部接続電極１４２は、第３素子領域１２３及び第４素子領域１２４に跨って形成されている。このため、図２の回路における出力端子に相当する。なお、裏面拡散層１０５における第３素子領域１２３に形成された部分と第４素子領域１２４に形成された部分とは、第２の外部接続電極１４２によっても接続されている。このため、第３素子分離領域１３３は裏面拡散層１０５を貫通していてもよい。第３素子分離領域１３３が基板１００を貫通している場合には、第３の素子１５３と第４の素子１５４とは、裏面拡散層１０５における第３素子領域１２３に形成された部分及び第４素子領域１２４に形成された部分と、第２の外部接続電極１４２とを介在させて互いに接続される。第２の外部接続電極１４２は、基板１００の裏面に形成された裏面保護層１０９に設けられた開口部から露出している。
【００３５】
第１の外部接続電極１４１は、基板１００の表面に形成された層間絶縁膜１０８の上に形成されており、拡散層と接続された表面電極１４３及び層間絶縁膜１０８に埋め込まれた配線（図示せず）等により、対応する拡散層と接続されている。図１には、第１の外部接続電極１４１を１つだけ図示しているが、複数形成されていてかまわない。また、第１の外部電極１４１は、第１素子領域１２１〜第４素子領域１２４の上に形成されていてもよい。
【００３６】
以下に、本実施形態の半導体装置の製造方法について説明する。まず、図３(ａ)に示すように裏面拡散層となる、高濃度のｐ型不純物が拡散した高濃度ｐ型層１００Ａと、その上に形成されたｎ型のエピタキシャル層１００Ｂとを有する基板１００を形成する。基板１００は、高濃度ｐ型層１００Ａを有するシリコン基板等の上に、ｎ型のエピタキシャル層１００Ｂを成長させて形成すればよい。高濃度ｐ型層１００Ａは、最終的に基板１００を研磨した際に、基板１００の裏面に露出すればよい。
【００３７】
続いて、ｎ型のエピタキシャル層１００Ｂの内部に、第１のｎ型層１８１及び第１のｐ型層１９１を形成する。第１のｎ型層１８１及び第１のｐ型層１９１は、例えば不純物注入により形成すればよい。なお、高濃度ｐ型層１００Ａを有するシリコン基板等の上に、第１のｎ型層１８１及び第１のｐ型層１９１を選択的に成長させた後、全面にｎ型のエピタキシャル層１００Ｂを成長させてもよい。また、低濃度のｐ型不純物を含むシリコン基板等に不純物注入を行い高濃度ｐ型層１００Ａと、第１のｎ型層１８１及び第１のｐ型層１９１とを形成した後、ｎ型のエピタキシャル層１００Ｂを成長させてもよい。ｎ型のエピタキシャル層１００Ｂの厚さは、必要とする縦型素子の耐圧に応じて決定すればよい。例えば、１００Ｖ〜２００Ｖ程度の耐圧を有する縦型素子を形成する場合には、エピタキシャル層１００Ｂの厚さを１０μｍ〜２０μｍ程度とすることが好ましい。
【００３８】
次に、図３（ｂ）に示すように、第１の区画１０１と第２の区画１０２とを分離する第１素子分離領域１３１を形成する。第１素子分離領域１３１は、ｎ型のエピタキシャル層１００Ｂを貫通し高濃度ｐ型層１００Ａに達する第１の溝部を形成した後、酸化膜等の誘電体膜を第１の溝部に埋め込んで形成すればよい。第１の溝部の深さは、必要とする縦型素子の耐圧に応じて決定すればよい。例えば、１００Ｖ〜２００Ｖ程度の耐圧を有する縦型素子を形成する場合には、第１の溝部の深さを３０μｍ〜６０μｍ程度とすればよい。また、第１の溝部の幅は、必要とする素子間の耐圧に応じて決定すればよい。
【００３９】
次に、図３（ｃ）に示すように、第２の区画１０２に第３素子領域１２３と第４素子領域１２４とを分離する第３素子分離領域１３３を形成する。第３素子分離領域１３３は、第３素子領域１２３が第１のｎ型層１８１を含み、第４素子領域１２４が第１のｐ型層１９１を含むように第２の区画１０２を分離する。なお、第３素子領域１２３において、第１のｎ型層１８１の上部は、第２のｎ型層１８２となる。
【００４０】
第３素子分離領域１３３は、第２の区画１０２に第２の溝部を形成した後、酸化膜等の誘電体膜を第２の溝部に埋め込んで形成すればよい。第２の溝部の深さは、必要とする縦型素子の耐圧に応じて決定すればよい。例えば、１００Ｖ〜２００Ｖ程度の耐圧を有する縦型素子を形成する場合には、第２の溝部の深さを１０μｍ〜３０μｍ程度とすればよい。また、第２の溝部の幅は、必要とする素子間の耐圧に応じて決定すればよい。
【００４１】
次に、図４（ａ）に示すように、第１の区画１０１に第１素子領域１２１と第２素子領域１２２とを分離する第２素子分離領域１３２を形成する。第２素子分離領域１３２は、第１の区画１０１に第３の溝部を形成した後、酸化膜等の誘電体膜を第３の溝部に埋め込んで形成すればよい。第３の溝部の深さは、１００ｎｍ程度とすればよい。また、第２素子分離領域１３２を形成する際に、第１素子分離領域１３１及び第３素子分離領域１３３の上部にも幅が広い溝部を形成して、誘電体膜を埋め込むことにより、第１素子分離領域１３１及び第３素子分離領域１３３の上部を下部よりも広くすればよい。
【００４２】
溝部に誘電体膜を埋め込む前に、溝部の側面を酸化してもよい。溝部の側面を酸化して酸化膜を形成する場合には、誘電体膜に代えてカバレッジ特性に優れたノンドープポリシリコン等を溝部に埋め込んでもよい。溝部の側面を酸化する代わりに、溝部の側面を覆う絶縁膜を堆積した後、ポリシリコン等を埋め込んでもよい。
【００４３】
なお、本実施形態においては、最も深い第１素子分離領域１３１から、第３素子分離領域１３３、第２素子分離領域１３２の順に形成する例を示した。しかし、第１素子分離領域１３１〜第３素子分離領域１３３の形成順序はどのようにしてもよい。また、第１〜第３の溝部を先に形成した後、誘電体膜を一括して埋め込んでもよい。但し、深い素子分離領域から先に形成することにより以下のような利点が得られる。
【００４４】
浅い素子分離領域から順に溝部の形成と誘電体膜の埋め込みとを行う場合には、深さが異なる溝部が交差する箇所において、浅い溝部と深い溝部との間に間隙が生じないように、浅い溝部が深い溝部内に突き出るように深い溝部を形成する必要がある。しかし、浅い溝部に埋め込まれた誘電体は溝部をエッチングする際のマスクと同じ材料であることが多いため、交差部分において深い溝部を等幅で形成することが困難となる。一方、誘電体膜の突き出しを後退させるようにエッチングすることは、先に形成された浅い溝部に埋め込まれた誘電体の表面を陥没させるために困難である。また、浅い溝部に埋め込まれた誘電膜が深い溝部の上側の領域に突き出した状態において、深い溝部に誘電体を埋め込むと、交差領域のみ溝部の開口幅が他の部分よりも細くなる。このため、深い溝部の全体に亘って安定した誘電体膜の埋め込みが困難となる。これに対し、深い溝部を先に形成すればこのような形状の異常は生じにくく、深さが異なる溝部が交差した箇所の形状を安定にすることができる。
【００４５】
次に、図４（ｂ）に示すように、第１素子領域１２１にｐウェル１６１を形成し第２素子領域１２２にｎウェル１７１を形成する。また、第４素子領域１２４に第２のｐ型層１９２を形成する。
【００４６】
次に、図４（ｃ）に示すように、第１素子領域１２１に第１のゲート誘電体膜１６３及び第１のゲート電極１６４を形成し、第２素子領域１２２に第２のゲート誘電体膜１７３及び第２のゲート電極１７４を形成し、第３素子領域１２３に第３のゲート誘電体膜１８３及び第３のゲート電極１８４を形成し、第４素子領域１２４に第４のゲート誘電体膜１９３及び第４のゲート電極１９４を形成する。具体的には、基板１００の表面を熱酸化法等により酸化して、誘電体膜を形成した後、多結晶シリコン又は金属等からなるゲート電極形成膜を形成する。この後、ゲート電極形成膜及び誘電体膜をパターニングすればよい。
【００４７】
次に、図５（ａ）に示すように、第１素子領域１２１において第１のゲート電極１６４の両側方にｎ型低濃度拡散層１６５を形成し、第２素子領域１２２において第２のゲート電極１７４の両側方にｐ型低濃度拡散層１７５を形成し、第３素子領域１２３において第３のゲート電極１８４の間にｐ型ボディー拡散層１８５を形成し、第４素子領域１２４において第４のゲート電極１９４の間にｎ型ボディー拡散層１９５を形成する。
【００４８】
次に、図５（ｂ）に示すように、第１のゲート電極１６４の側面上にサイドウォール１６７を形成し、第２のゲート電極１７４の側面上にサイドウール１７７を形成する。この後、第１素子領域１２１において第１のゲート電極１６４の両側方にｎ型ソースドレイン拡散層１６６を形成し、第２素子領域１２２において第２のゲート電極１７４の両側方にｐ型ソースドレイン拡散層１７６を形成する。また、第３素子領域１２３においてｐ型ボディー拡散層１８５内にｎ型ソース高濃度拡散層１８６及びｐ型ボディーコンタクト拡散層１８７を形成し、第４素子領域１２４においてｎ型ボディー拡散層１９５内にｐ型ソース高濃度拡散層１９６及びｎ型ボディーコンタクト拡散層１９７を形成する。
【００４９】
次に、図５（ｃ）に示すように、拡散層と接続された表面電極１４３、配線（図示せず）を含む層間絶縁膜１０８、第１の外部接続電極１４１及び表面保護層（図示せず）等を形成する。
【００５０】
次に、図６（ａ）に示すように、表面保護層により最表面が保護された基板１００の上に支持基板１１０を接着した後、基板１００の裏面を研削及び研磨して、第１素子分離領域１３１を基板１００の裏面に露出させる。この際に、第３素子分離領域１３３は基板１００の裏面に露出しないようにする。これにより、第１素子分離領域１３１は、基板１００を貫通する貫通素子分離領域となる。また、高濃度ｐ型層１００Ａは基板１００の裏面に露出した裏面拡散層１０５となる。研磨後の基板１００の厚さは、必要とする縦型素子の耐圧に応じて決定すればよい。例えば、１００Ｖ〜２００Ｖ程度の耐圧を有する縦型素子を形成する場合には、研磨後の基板１００の厚さは２０μｍ〜４０μｍ程度とすればよい。
【００５１】
次に、図６（ｂ）に示すように、基板１００の裏面に、第２の外部接続電極１４２及び第２の外部接続電極１４２を露出する裏面保護層１０９を形成する。この後、支持基板１１０を除去する。
【００５２】
なお、第１の溝部と第２の溝部との深さを同じにし、第１素子分離領域１３１及び第３素子分離領域１３３の両方が基板１００を貫通するようにしてもよい。
【００５３】
本実施形態においては、ｎ型のエピタキシャル層１００Ｂを成長させたが、ｐ型のエピタキシャル層を成長させてもよい。この場合には、図４（ｃ）に示した工程において、第３素子領域１２３にｎ型の不純物を注入して第２のｎ型層１８２を形成すればよい。
【００５４】
本実施形態の半導体装置は、第１区画１０１と第２区画１０２とを基板１００を貫通する第１素子分離領域１３１により分離している。一方、第３素子領域１２３と第４素子領域１２４とは、基板１００を貫通していない第３素子分離領域１３３により分離している。このため、裏面拡散層１０５における第３素子領域１２３に形成された部分と第４素子領域１２４に形成された部分とは、分離されておらず一体に形成されている。裏面拡散層１０５における第３素子領域１２３に形成された部分は、縦型ＩＧＢＴである第３の素子１５３のコレクタである。裏面拡散層１０５における第４素子領域１２４に形成された部分は、縦型ＰＭＯＳトランジスタである第４の素子１５４のコレクタである。このため、第２区画１０２には、図２に示すような、ＩＧＢＴ１５３のコレクタとＰＭＯＳトランジスタ１５４のドレインとが接続されたハーフブリッジ回路が形成されており、裏面拡散層１０５はハーフブリッジ回路の出力ノードに相当する。従って、裏面拡散層１０５と接続された第２の外部接続電極１４２を設けることにより、図２に示すようなハーフブリッジ回路の出力を半導体装置の外部に容易に取り出すことができる。
【００５５】
以上のように、従来は横型素子により形成されていたハーフブリッジ回路を、占有面積が小さい縦型素子により形成することが可能となる。また、縦型素子の分離を表面における開口幅が小さい溝状の素子分離領域により行うため、半導体装置のサイズをさらに小さくすることができる。この結果、横型素子の場合には、ソースドレイン間距離を１０μｍ〜２０μｍ程度確保しなければならなかった耐圧が１００Ｖ〜２００Ｖ程度の半導体素子を、数μｍ程度にまで縮小することが可能となる。
【００５６】
表示駆動用のＬＳＩ（Large Scale Integration）においては、図７に示すように、複数のハーフブリッジ回路が設けられている。ＬＳＩに含まれるハーフブリッジ回路の数は、６４又は１２８等の数になる場合もある。本実施形態の半導体装置は、複数の第２の区画１０２を設けることにより、複数のハーフブリッジ回路を有する場合にも容易に対応することができる。複数の第２の区画１０２を設ける場合には、第１素子分離領域１３１の総面積も増大し、半導体装置のサイズに影響を与える。しかし、本実施形態の半導体装置は、溝状の素子分離領域を用いているため、複数の第１素子分離領域１３１を設けた場合にも半導体装置のサイズの増大を抑えることができる。
【００５７】
また、表示駆動用のＬＳＩは、ハーフブリッジ回路のハイサイド側又はローサイド側の素子が占める面積を外部接続電極より小さくすることが可能な場合がある。しかし、ハイサイド側の素子及びローサイド側の素子のそれぞれを絶縁分離して、それぞれに外部接続電極を設ける場合には、素子の占有面積が外部接続電極の面積によって規定されてしまう。このため、素子が必要とする駆動電流能力からみて不必要に大きな面積が必要となる。しかし、本実施形態の半導体装置は、ハーフブリッジ回路のハイサイド側の素子とローサイド側の素子とを合わせて絶縁分離するため、ハーフブリッジ回路をより小さい面積で形成することが可能となる。
【００５８】
さらに、エピタキシャル成長を２０μｍ程度行った半導体基板を用いて従来の横型素子を形成した場合には、各不純物拡散層の横方向の拡がりが数μｍ以上となる。横型素子において必要とする耐圧を維持するためには、素子同士の間隔を不純物拡散層の拡がり以上にする必要があるため、半導体装置が非常に大きくなる。しかし、本実施形態の半導体装置は、耐圧を維持するため必要な素子間隔を１μｍ程度の溝状の素子分離領域の幅とすることができる。
【００５９】
制御回路が多くの電源電圧を必要とする場合には、電源電圧が異なる素子を形成する領域ごとに溝状の素子分離領域を設けて絶縁分離すればよい。溝状の素子分離領域により分離をすれば、複数のウェル拡散層等を用いた接合分離の場合と比べて面積及び形成工程の増加を抑制できる。また、この場合の素子分離領域は、深さが浅く小さく形成できるため、多くの電源電圧を必要とする制御回路をより小さい面積で形成できる。
【００６０】
本実施形態の半導体装置は、基板１００の表面側に第１の外部接続電極１４１を有し、基板１００の裏面側に第２の外部接続電極１４２を有している。このため、例えば、第２の外部接続電極１４２にバンプを形成して外部回路基板と接続したり、他のチップと積層したりすると共に、第１の外部接続電極１４１にワイヤーボンディング等を行い外部回路基板又は他のチップと接続することができ、実装が容易となる。
【００６１】
本実施形態においては、表面ゲート型のＩＧＢＴとＰＭＯＳトランジスタを形成する例を示したが、図８に示すように第３の素子１５３及び第４の素子１５４として埋め込みゲート型のＩＧＢＴとＰＭＯＳトランジスタを形成してもよい。
【００６２】
具体的には、第３の素子１５３は、第３素子領域１２３に形成された凹部に埋め込まれた多結晶シリコン又は金属等からなる第３のゲート電極２８４を有している。第３のゲート電極２８４と基板１００との間には酸化膜等からなる第３のゲート誘電体膜２８３が形成されている。第３のゲート電極２８４の両側方の第３素子領域１２３にはｐ型ボディー拡散層１８５が形成されている。ｐ型ボディー拡散層１８５において第３のゲート電極２８４の側方にｎ型ソース高濃度拡散層１８６が形成され、ｎ型ソース高濃度拡散層１８６が形成されていない部分にｐ型ボディーコンタクト拡散層１８７が形成されている。
【００６３】
第４の素子１５４は、第４素子領域１２４に形成された凹部に埋め込まれた多結晶シリコン又は金属等からなる第４のゲート電極２９４を有している。第４のゲート電極２９４と基板１００との間には酸化膜等からなる第４のゲート誘電体膜２９３が形成されている。第４のゲート電極２９４の両側方の第４素子領域１２４にはｎ型ボディー拡散層１９５が形成されている。ｎ型ボディー拡散層１９５において第４のゲート電極２９４の側方にｐ型ソース高濃度拡散層１９６が形成され、ｐ型ソース高濃度拡散層１９６が形成されていない部分にｎ型ボディーコンタクト拡散層１９７が形成されている。
【００６４】
なお、図８において、埋め込みゲート型のＩＧＢＴと埋め込みゲート型のＰＭＯＳトランジスタとを組み合わせた例を示したが、ＩＧＢＴ及びＰＭＯＳトランジスタの一方を埋め込みゲート型とし、他方を表面ゲート型としてもよい。
【００６５】
また、図９に示すように、第４の素子１５４をＰＭＯＳトランジスタに代えてＰＮＰトランジスタとしてもよい。具体的には、第４の素子１５４は第４素子領域１２４の上部に形成されたｎ型ベース拡散層３９１を有している。ｎ型ベース拡散層３９１において、ｐ型エミッタ拡散層３９２と、ｎ型ベースコンタクト拡散層３９３とが互いに間隔をおいて形成されている。
【００６６】
図９に示した半導体装置の場合には、裏面拡散層１０５はＰＮＰトランジスタのコレクタとＩＧＢＴのコレクタとなり、第２の区画１０２には図１０に示すようなハーフブリッジ回路が形成される。
【００６７】
また、第４素子領域１２４においてｐ型エミッタ拡散層３９２を形成しなければ、ｎ型ベース拡散層３９１をカソードとするダイオードが形成される。このため、第２の区画１０２に、図１１に示すように、ＩＧＢＴのコレクタをクランプした回路を形成することができる。
【００６８】
第２の区画１０２にハイサイド側の素子及びローサイド側の素子が１つずつ形成された例を示したが、ハイサイド側の素子及びローサイド側の素子の少なくとも一方が複数形成されていてもよい。例えば、図１２に示すように、第２の区画１０２に１つの第３素子領域１２３と２つの第４素子領域１２４を形成し、ＰＭＯＳトランジスタである第４の素子１５４を２つ形成してもよい。この場合には、図１３に示すような回路が形成される。なお、第２の区画１０２に第４の素子１５４を複数形成する例を示したが、ＩＧＢＴである第３の素子１５３を複数形成してもよい。また、第２の区画１０２に３種類以上の素子を形成することも可能である。
【００６９】
また、図９及び図１２において、第３の素子１５３が表面ゲート型の縦型ＩＧＢＴである例を示したが、第３の素子１５３を図８に示すような埋め込みゲート型の縦型ＩＧＢＴとしてもよい。
【００７０】
裏面拡散層１０５は、基板１００の裏面全体に形成されている例を示したが、第１の区画１０１には形成されていなくてもよい。
【００７１】
第３の素子１５３と第４の素子１５４とを逆の導電型としたハーフブリッジ回路等を形成することも可能である。
【産業上の利用可能性】
【００７２】
本発明に係る半導体装置及びその製造方法は、互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現でき、特に制御素子を混載したパワー素子を有する半導体装置及びその製造方法等として有用である。
【符号の説明】
【００７３】
１００      基板
１００Ａ    高濃度ｐ型層
１００Ｂ    エピタキシャル層
１０１      第１の区画
１０２      第２の区画
１０５      裏面拡散層
１０８      層間絶縁膜
１０９      裏面保護層
１１０      支持基板
１２１      第１素子領域
１２２      第２素子領域
１２３      第３素子領域
１２４      第４素子領域
１３１      第１素子分離領域
１３２      第２素子分離領域
１３３      第３素子分離領域
１４１      第１の外部接続電極
１４２      第２の外部接続電極
１４３      表面電極
１５１      第１の素子
１５２      第２の素子
１５３      第３の素子
１５４      第４の素子
１６１      ｐウェル
１６３      第１のゲート誘電体膜
１６４      第１のゲート電極
１６５      ｎ型低濃度拡散層
１６６      ｎ型ソースドレイン拡散層
１６７      サイドウォール
１７１      ｎウェル
１７３      第２のゲート誘電体膜
１７４      第２のゲート電極
１７５      ｐ型低濃度拡散層
１７６      ｐ型ソースドレイン拡散層
１７７      サイドウォール
１８１      第１のｎ型層
１８２      第２のｎ型層
１８３      第３のゲート誘電体膜
１８４      第３のゲート電極
１８５      ｐ型ボディー拡散層
１８６      ｎ型ソース高濃度拡散層
１８７      ｐ型ボディーコンタクト拡散層
１９１      第１のｐ型層
１９２      第２のｐ型層
１９３      第４のゲート誘電体膜
１９４      第４のゲート電極
１９５      ｎ型ボディー拡散層
１９６      ｐ型ソース高濃度拡散層
１９７      ｎ型ボディーコンタクト拡散層
２８３      第３のゲート誘電体膜
２８４      第３のゲート電極
２９３      第４のゲート誘電体膜
２９４      第４のゲート電極
３９１      ｎ型ベース拡散層
３９２      ｐ型エミッタ拡散層
３９３      ｎ型ベースコンタクト拡散層
【図１】
2012238741.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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