(57)【要約】【課題】還元性雰囲気による特性劣化を抑制することができる構造の強誘電体キャパシタを提供する。【解決手段】強誘電体キャパシタ積層構造８は、強誘電体膜３と、強誘電体膜の一方表面に接する下部電極２と、強誘電体膜３の他方表面に接する上部電極４とを含む。上部電極４および下部電極２のうちのうちの少なくともいずれか一方が、酸化物導電体層と金属層とを交互に積層した積層電極構造を有している。この積層電極構造は、酸化物導電体層および金属層のうちの少なくともいずれか一方を２層以上含む。【選択図】図２
2012256702.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体膜と、
前記強誘電体膜の一方表面に接する下部電極と、
前記強誘電体膜の他方表面に接する上部電極とを含み、
前記上部電極および前記下部電極のうちのうちの少なくともいずれか一方が、酸化物導電体層と金属層とを交互に積層した積層電極構造を有しており、
前記積層電極構造が、前記酸化物導電体層および前記金属層のうちの少なくともいずれか一方を２層以上含む、
強誘電体キャパシタ。
【請求項２】
前記積層電極構造が、少なくとも２層の前記酸化物導電体層と、少なくとも１層の前記金属層とを有し、２層の前記酸化物導電体層の間に１層の前記金属層を挟み込んだサンドイッチ構造を含む、請求項１に記載の強誘電体キャパシタ。
【請求項３】
前記積層電極構造が、少なくとも１層の前記酸化物導電体層と、少なくとも２層の前記金属層とを有し、２層の前記金属層の間に１層の前記金属層を挟み込んだサンドイッチ構造を含む、請求項１または２に記載の強誘電体キャパシタ。
【請求項４】
前記積層電極構造が、前記強誘電体膜に接する前記酸化物導電体層を含む、請求項１〜３のいずれか一項に記載の強誘電体キャパシタ。
【請求項５】
前記積層電極構造が、前記強誘電体膜に接する前記金属層を含む、請求項１〜３のいずれか一項に記載の強誘電体キャパシタ。
【請求項６】
前記積層電極構造が、複数層の前記酸化物導電体層を含み、前記複数の酸化物導電体層は、前記強誘電体膜に近い層ほど酸素組成が大きい、請求項１〜５のいずれか一項に記載の強誘電体キャパシタ。
【請求項７】
前記酸化物導電体層の厚さが、当該酸化物導電体層に接する前記金属層の厚さよりも大きい、請求項１〜６のいずれか一項に記載の強誘電体キャパシタ。
【請求項８】
前記酸化物導電体層が、前記金属層の構成金属の酸化物からなる、請求項１〜７のいずれか一項に記載の強誘電体キャパシタ。
【請求項９】
前記酸化物導電体層が酸化イリジウムからなり、前記金属層がイリジウムからなる、請求項１〜８のいずれか一項に記載の強誘電体キャパシタ。
【請求項１０】
前記上部電極の面積が１μｍ２以下である、請求項１〜９のいずれか一項に記載の強誘電体キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、強誘電体膜を容量膜として用いた強誘電体キャパシタに関する。
【背景技術】
【０００２】
強誘電体キャパシタは、上部電極および下部電極と、それらの間に配置された強誘電体膜とを含む。このような強誘電体キャパシタは、ディスプレイデバイスの画素や、不揮発性メモリセルのキャパシタとして利用されている。
上部電極は、たとえば、２層構造で形成される。具体的には、強誘電体膜上にＩｒＯ２膜をスパッタ法で形成し、その後ＩｒＯ２膜上にＩｒ膜を同様にスパッタ法で形成する（特許文献１の段落００５５）。
【０００３】
強誘電体キャパシタの形成後に行われる工程において、強誘電体キャパシタが還元性雰囲気に晒される場合がある。具体的には、プラズマＣＶＤによってＳｉＯ２からなる層間絶縁膜を形成する場合には、強誘電体キャパシタを含む半製品が、水素および水素ラジカルが大量に存在する還元性雰囲気中に晒される。また、微細化されたデバイスでは、埋め込み性の良いタングステン（Ｗ）プラグが用いられる場合があり、タングステンプラグの形成時にも還元性雰囲気となる。具体的には、ＣＶＤ法（化学的気相成長法）によって、上部電極にコンタクトするタングステンプラグを形成するとき、原料ガスのＷＦ６を水素やシランで還元する方法がとられる。したがって、強誘電体キャパシタを含む半製品は、還元性雰囲気に晒される。
【０００４】
強誘電体膜は、ＰＺＴ（ジルコン酸チタン酸鉛）に代表される金属酸化物で形成されることが多いから、還元性雰囲気に晒されると、その特性が悪化する。そこで、特許文献１の先行技術では、上部電極上に導電性水素バリア膜を配置して、強誘電体膜への還元性雰囲気の進入を防止する対策をとっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２７２３１９号公報
【特許文献２】特許第３６８９６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の先行技術では、導電性水素バリア膜をＩｒＴａからなるアモルファス膜で構成している。しかし、このようなアモルファス膜を追加で用いることによって、プロセスが複雑になる。とくに、導電性水素バリア膜、上部電極、強誘電体膜および下部電極を共通パターンにエッチングするときに、導電性水素バリア膜と強誘電体膜とのエッチング選択比を十分にとることができず、微細パターンの形成が困難になる場合がある。
【０００７】
一方、導電性水素バリア膜を省くと、還元性雰囲気が上部電極に容易に到達する。上部電極がＩｒＯ２膜上にＩｒ膜をスパッタ法で形成した構造を有する場合、Ｉｒ膜は、柱状結晶構造で成長している。そのため、上部電極に至った還元性雰囲気は、結晶粒界を通ってＩｒＯ２膜に至り、このＩｒＯ２膜を還元する。その結果、ＩｒＯ２膜中の酸素が失われ、ＩｒＯ２膜はイリジウム金属が主体の多孔質膜となってしまう。これにより、上部電極と強誘電体膜との接触面積が減少するうえ、還元性雰囲気が強誘電体膜に到達してその特性劣化を引き起こすから、強誘電体キャパシタの特性（とくに容量）が設計どおりにならない。
【０００８】
このような問題は、キャパシタ面積が６μｍ２（２μｍ×３μｍ）程度のときには問題視も、認識もされていなかったが、本願発明者が１μｍ２以下（たとえば、０．８５μｍ２）のキャパシタ面積のデバイスについて研究を進める過程で見出したものである。すなわち、本願発明者は、１μｍ２以下の面積の強誘電体キャパシタを試作して特性を測定したところ、設計どおりの特性が得られず、その原因を追及した結果、上記のような事実を突き止めた。
【０００９】
この発明の目的は、還元性雰囲気による特性劣化を抑制することができる構造の強誘電体キャパシタを提供することである。
【課題を解決するための手段】
【００１０】
上記の目的を達成するための請求項１記載の発明は、強誘電体膜と、前記強誘電体膜の一方表面に接する下部電極と、前記強誘電体膜の他方表面に接する上部電極とを含み、前記上部電極および前記下部電極のうちのうちの少なくともいずれか一方が、酸化物導電体層と金属層とを交互に積層した積層電極構造を有しており、前記積層電極構造が、前記酸化物導電体層および前記金属層のうちの少なくともいずれか一方を２層以上含む、強誘電体キャパシタである。
【００１１】
具体的には、請求項２に記載されているように、前記積層電極構造が、少なくとも２層の前記酸化物導電体層と、少なくとも１層の前記金属層とを有し、２層の前記酸化物導電体層の間に１層の前記金属層を挟み込んだサンドイッチ構造を含む構成であってもよい。たとえば、積層電極構造が、第１および第２の酸化物導電体層で１層の金属層を挟み込んだ３層構造を有しているとする。この場合、還元雰囲気は強誘電体膜から遠い方の第１の酸化物導電体層を還元して多孔質化するかもしれないが、第１の酸化物導電体層が還元性雰囲気を消費することによって、還元性雰囲気の侵入が食い止められる。多少の還元性雰囲気が第１の酸化物導電体層を突き抜けて金属層に達したとしても、この金属層は第２の酸化物導電体層への還元性雰囲気の到達を抑制する。そのため、当該第２の酸化物導電体層が還元性雰囲気によって著しく損傷を受けることはない。よって、第２の酸化物導電体層および強誘電体膜はいずれも健全な状態に保たれるから、それらの間の接触面積を十分に確保でき、かつ強誘電体膜の特性劣化を効果的に抑制して、強誘電体キャパシタの特性劣化を抑制できる。より具体的には、強誘電体膜に到達する水素量が減少するので、残留分極特性およびデータ保持特性が向上する。また、電極が、酸化物導電体の部分だけでなく金属の部分も有しているので、電極全体の抵抗率が低くなるから、これによっても、優れた特性の強誘電体キャパシタを実現できる。しかも、導電性水素バリア層のような追加の層を設ける必要がないので、プロセスが簡単になり、かつ、微細加工も容易になる。
【００１２】
また、請求項３に記載されているように、前記積層電極構造が、少なくとも１層の前記酸化物導電体層と、少なくとも２層の前記金属層とを有し、２層の前記金属層の間に１層の前記金属層を挟み込んだサンドイッチ構造を含む構成とすることもできる。たとえば、積層電極構造が、第１および第２の金属層で１層の酸化物導電体層を挟み込んだ３層構造を有しているとする。強誘電体膜から遠い側の第１の金属層を構成する金属結晶の粒界を通って還元性雰囲気が酸化物導電体層に達するかもしれないが、その量は第１の金属層によって抑制される。したがって、酸化物導電体層が部分的に還元されるとしても、電極の健全性は失われない。酸化物導電体層の部分的に還元された部分にボイドが形成されると、そのボイドを通った還元雰囲気が、強誘電体膜に接する第２の金属膜に達するかもしれない。しかし、さらに第２の金属膜の金属結晶の粒界を通って強誘電体膜に到達し得る還元性雰囲気の量は無視し得る程度であり、強誘電体膜に著しい特性劣化が生じることはない。また、強誘電体膜には金属層が接しているので、それらの間の接触面積は、還元性雰囲気の影響を受けない。これにより、電極と強誘電体膜との間の接触面積を十分に確保でき、かつ強誘電体膜の特性劣化を抑制できるので、強誘電体キャパシタの特性劣化を抑制できる。より具体的には、強誘電体膜に到達する水素量が減少するので、残留分極特性およびデータ保持特性が向上する。また、電極が、酸化物導電体の部分だけでなく金属の部分も有しているので、電極全体の抵抗率が低く、これによっても、優れた特性の強誘電体キャパシタを実現できる。しかも、導電性水素バリア層のような追加の層を設ける必要がないので、プロセスが簡単になり、かつ、微細加工も容易になる。
【００１３】
前記酸化物導電体層を構成すべき酸化物導電体としては、高融点貴金属酸化物を挙げることができ、より詳しくは、ＩｒＯ２、ＳｒＲｕＯ３、ＲｕＯ２を例示できる。
前記金属層を構成すべき金属としては、高融点貴金属を挙げることができ、より詳しくは、Ｉｒ（イリジウム）、Ｐｔ（白金）、Ｒｕ（ルテニウム）を例示できる。
前記強誘電体膜を構成すべき強誘電体は、電界を加えた時に生じた分極状態が電界を取り除いた後も保持され、かつ外部からの電界の方向により分極の向きが変わる材料である。特に、残留分極が大きく、かつ抗電界が小さい角形比に優れたヒステリシスを有する材料が好ましい。強誘電体材料は、一般的には金属酸化物からなる。具体的には、たとえば、ジルコン酸チタン酸鉛（ＰＺＴ）膜、ランタンドープジルコン酸チタン酸鉛（ＰＬＺＴ）膜、チタン酸ストロンチウムバリウム（ＢＳＴ）膜、タンタル酸ストロンチウムビスマス（ＳＢＴ）膜、チタン酸ビスマスランタン（ＢＬＴ：（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）膜、ニオブ酸ストロンチウムバリウム（ＳＢＮ）膜、ニオブ酸リチウム（ＬｉＮｂＯ３）膜、チタン酸バリウム（ＴｉＢａＯ３）膜、ランタンストロンチウムカッパーオキサイド（ＬＳＣＯ）膜、リン酸二水素カリウム（ＫＤＰ）膜、ニオブ酸タンタルカリウム（ＫＴＮ）膜、マグネシウムニオブ酸チタン酸鉛（ＰＭＮ−ＰＴ）系セラミクス膜、亜鉛ニオブ酸チタン酸鉛（ＰＺＮ−ＰＴ）系セラミクス膜などが採用可能である。これらのうちの一種または二種以上で強誘電体膜を構成することができる。
【００１４】
請求項４記載の発明は、前記積層電極構造が、前記強誘電体膜に接する前記酸化物導電体層を含む、請求項１〜３のいずれか一項に記載の強誘電体キャパシタである。この構成によれば、酸化物導電体からなる酸化物導電体層が強誘電体膜に接しているので、還元雰囲気が強誘電体膜に到達することを効果的に抑制して、強誘電体膜の特性劣化を抑制できる。
【００１５】
請求項５記載の発明は、前記積層電極構造が、前記強誘電体膜に接する前記金属層を含む、請求項１〜３のいずれか一項に記載の強誘電体キャパシタである。この構成によれば、金属層からなる金属層が強誘電体膜に接しているので、還元性雰囲気の影響による電極−強誘電体膜間の接触面積の減少が生じないうえ、それの間の接触抵抗も低いから、強誘電体キャパシタの特性を向上できる。
【００１６】
請求項６記載の発明は、前記積層電極構造が、複数層の前記酸化物導電体層を含み、前記複数の酸化物導電体層は、前記強誘電体膜に近い層ほど酸素組成が大きい、請求項１〜５のいずれか一項に記載の強誘電体キャパシタである。この構成によれば、強誘電体膜に近い層ほど酸素組成が大きいので、還元性雰囲気は酸化物導電体層によって消費されつくされやすくなり、強誘電体膜に到達しにくくなる。これにより、強誘電体膜の特性劣化をより確実に抑制できる。
【００１７】
請求項７記載の発明は、前記酸化物導電体層の厚さが、当該酸化物導電体層に接する前記金属層の厚さよりも大きい、請求項１〜６のいずれか一項に記載の強誘電体キャパシタである。この構成によれば、酸化物導電体層を比較的厚くすることによって、還元性雰囲気を酸化物導電体層で吸収しやすくして、強誘電体膜への還元性雰囲気の到達を抑制できる。
【００１８】
請求項８記載の発明は、前記酸化物導電体層が、前記金属層の構成金属の酸化物からなる、請求項１〜７のいずれか一項に記載の強誘電体キャパシタである。この構成によれば、たとえば、同一ターゲットを用いた同一チャンバ内でのスパッタリングによって、酸化物導電体層および金属層を形成できる。すなわち、酸化物導電体層を形成するときと金属層を形成するときとで、雰囲気を変えるだけでよいので、チャンバ間での移動等が不要である。これにより、優れた生産性を実現できる。
【００１９】
請求項９に記載されているように、前記酸化物導電体層が酸化イリジウムからなり、前記金属層がイリジウムからなっていてもよい。
また、請求項１０に記載されているように、前記上部電極の面積が１μｍ２以下であってもよい。このような微細な強誘電体キャパシタの場合であっても、この発明によって、還元性雰囲気に起因する強誘電体キャパシタの特性劣化を効果的に回避できる。
【図面の簡単な説明】
【００２０】
【図１】図１は、この発明の一実施形態に係る強誘電体キャパシタを備えた強誘電体メモリ装置の構成を示す断面図である。
【図２】図２は、強誘電体キャパシタ積層構造の構成例を示す断面図である。
【図３Ａ】図３Ａは、上部電極の構成の第１例を示す図解的な断面図である。
【図３Ｂ】図３Ｂは、上部電極の構成の第２例を示す図解的な断面図である。
【図３Ｃ】図３Ｃは、上部電極の構成の第３例を示す図解的な断面図である。
【図３Ｄ】図３Ｄは、上部電極の構成の第４例を示す図解的な断面図である。
【図３Ｅ】図３Ｅは、上部電極の構成の第５例を示す図解的な断面図である。
【図３Ｆ】図３Ｆは、上部電極の構成の第６例を示す図解的な断面図である。
【図３Ｇ】図３Ｇは、上部電極の構成の第７例を示す図解的な断面図である。
【図４Ａ】図４Ａは、下部電極の構成の第１例を示す図解的な断面図である。
【図４Ｂ】図４Ｂは、下部電極の構成の第２例を示す図解的な断面図である。
【図４Ｃ】図４Ｃは、下部電極の構成の第３例を示す図解的な断面図である。
【図４Ｄ】図４Ｄは、下部電極の構成の第４例を示す図解的な断面図である。
【図４Ｅ】図４Ｅは、下部電極の構成の第５例を示す図解的な断面図である。
【図４Ｆ】図４Ｆは、下部電極の構成の第６例を示す図解的な断面図である。
【図４Ｇ】図４Ｇは、下部電極の構成の第７例を示す図解的な断面図である。
【図５】図５は、第１〜第７例の上部電極と、第１〜第７例の下部電極との組み合わせの可否を示す表である。
【図６】図６は、前記強誘電体メモリ装置のメモリマトリックス構成を示す電気回路図である。
【図７】図７は、前記強誘電体メモリ装置の製造方法の一工程を示す断面図である。
【図８】図８は、図７の次の工程を示す断面図である。
【図９】図９は、図８の次の工程を示す断面図である。
【図１０】図１０は、図９の次の工程を示す断面図である。
【図１１】図１１は、図１０の次の工程を示す断面図である。
【図１２】図１２は、図３Ａに示す第１例の上部電極４による還元雰囲気ブロック作用を説明するための図解的な断面図である。
【発明を実施するための形態】
【００２１】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る強誘電体キャパシタを備えた強誘電体メモリ装置の構成を示す断面図である。この強誘電体メモリ装置は、半導体基板１０と、半導体基板１０上に形成された多層配線構造１１とを含み、多層配線構造１１中に強誘電体キャパシタ積層構造８が形成されている。
【００２２】
半導体基板１０上には、ＭＯＳ型電界効果トランジスタ(ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor)からなるメモリセルトランジスタが形成されている。この実施形態では、半導体基板１０はｐ型半導体で形成されており、その表層部には、素子分離領域１４によって電気的に素子分離された活性領域が形成されている。活性領域内には、ｎ＋拡散領域で形成されたソース領域またはドレイン領域（Ｓ／Ｄ領域）１２とＳ／Ｄ領域１３とが配置されている。Ｓ／Ｄ領域１２，１３において、それらが互いに対向する側の縁部領域には、ｎ−高抵抗領域１６が配置されている。ｎ−高抵抗領域１６は、Ｓ／Ｄ領域１２，１３の近傍のリーク電流の低減と、耐圧の保持とに寄与している。
【００２３】
Ｓ／Ｄ領域１２，１３間の半導体基板１０上にはゲート絶縁膜１８が配置され、ゲート絶縁膜１８上にはゲート電極２０が配置されている。さらに、ゲート電極２０上にはキャップ絶縁膜２２が配置され、さらにゲート絶縁膜１８、ゲート電極２０およびキャップ絶縁膜２２の側壁部には、側壁絶縁膜１９が配置されている。
Ｓ／Ｄ領域１３上には、多層配線構造１１内に設けられたプラグ電極２５が配置され、Ｓ／Ｄ領域１３に接合されている。プラグ電極２５は、第１メタルレイヤに形成された電極２８およびその上に接合されたヴィア電極２９を介して、第２メタルレイヤに形成された電極３０に接続されている。電極３０は、ビット線ＢＬに接続されている。
【００２４】
もう一つのＳ／Ｄ領域１２上には、多層配線構造１１内に設けられたプラグ電極２４が配置され、その下端がＳ／Ｄ領域１２に接合されている。プラグ電極２４の上端は、多層配線構造１１内に形成された強誘電体キャパシタ積層構造８に接続されている。
強誘電体キャパシタ積層構造８上には、多層配線構造１１内に形成されたヴィア電極２６が配置されており、その下端が、強誘電体キャパシタ積層構造８に接続されている。ヴィア電極２６の上端は、第１メタルレイヤに形成された電極２７に接続されている。電極２７は、強誘電体メモリのプレート線ＰＬに接続されている。
【００２５】
多層配線構造１１は、層間絶縁膜４１，４２，４３，４４，４５，４６によってレイヤ間を絶縁した立体配線構造であり、前述の各電極は、層間絶縁膜４１〜４３によって分離されている。
第２メタルレイヤに形成された電極３０上には層間絶縁膜４４が配置されている。層間絶縁膜４４上には、第３メタルレイヤの電極３２が形成されており、電極３２は層間絶縁膜４５によって覆われている。層間絶縁膜４５上には、第４メタルレイヤの電極３４が形成されており、電極３４は、層間絶縁膜４６によって覆われている。なお、本実施形態では、第１〜第４メタルレイヤを有する多層配線構造１１を示すが、これに限るものではなく、たとえば、２層、３層、５層または６層以上のメタルレイヤを有していてもよい。メタルレイヤの層数は、たとえば配線規模によって適切に定めればよい。
【００２６】
異なるメタルレイヤに形成された電極間の接続は、所定のコンタクト部分において、たとえば、ダマシン構造によって形成されたヴィア電極を介して達成される。
図１には、Ｓ／Ｄ領域１３を共通領域とするＭＯＳＦＥＴからなる２個のメモリセルトランジスタが活性領域内に配置されている。Ｓ／Ｄ領域１３はビット線ＢＬに接続された電極３０に接続されている。一対のＳ／Ｄ領域１２は、強誘電体キャパシタ積層構造８によって形成される一対の強誘電体キャパシタを介して、プレート線ＰＬに接続された一対の電極２７にそれぞれ接続されている。したがって、ビット線ＢＬに接続された電極３０を共通配線とする１トランジスタ−１キャパシタ構造の強誘電体メモリセルが２個形成されている。
【００２７】
図２は、強誘電体キャパシタ積層構造８の構成例を示す断面図である。強誘電体キャパシタ積層構造８は、プラグ電極２４に接続された導電性バリア膜１と、その上に積層された下部電極２と、その上に積層された強誘電体膜３と、その上に積層された上部電極４とを含み、上部電極４がヴィア電極２６に接続されている。下部電極２は、導電性バリア膜１を介してプラグ電極２４に電気的に接続されている。強誘電体膜３は、その一方表面に接する下部電極２と、その他方表面に接する上部電極４とに挟み込まれている。さらに、上部電極４上、ならびに上部電極４、強誘電体膜３、下部電極２および導電性バリア膜１の側壁上に渡って連続するように、絶縁性水素バリア膜６が形成されている。
【００２８】
導電性バリア膜１は、ＩｒｘＴａ１−ｘ（０＜ｘ＜１）で形成可能であり、特に、アモルファス金属で形成されることが好ましい。ＩｒｘＴａ１−ｘ（０＜ｘ＜１）中のイリジウムの組成比ｘは、たとえば、約０．３程度以上約０．５程度以下である。
下部電極２は、後述するように、金属層と酸化物導電体層とを積層した積層電極構造を有している。金属層に適用可能な金属材料としては、高融点貴金属、とくに、イリジウム（Ｉｒ）、白金（Ｐｔ）、およびルテニウム（Ｒｕ）を例示できる。酸化物導電体層に適用可能な酸化物導電材料としては、高融点貴金属酸化物、特に、酸化イリジウム（ＩｒＯ２）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ３）、酸化ルテニウム（ＲｕＯ２）などが採用可能である。製造工程を簡略化する観点からは、酸化物導電体層は、金属層を構成する金属材料の酸化物からなることが好ましい。
【００２９】
導電性バリア膜１はプラグ電極２４の酸化を防止しつつ、プラグ電極２４と下部電極２との導通を確保する。
強誘電体膜３は、電界を加えた時に生じた分極状態が電界を取り除いたあとも保持され、かつ外部からの電界の方向により分極の向きが変わる材料であり、特に、残留分極が大きく、かつ抗電界が小さい角形比に優れたヒステリシスを有する材料が採用可能である。具体的には、たとえば、ジルコン酸チタン酸鉛（ＰＺＴ）膜、ランタンドープジルコン酸チタン酸鉛（ＰＬＺＴ）膜、チタン酸ストロンチウムバリウム（ＢＳＴ）膜、タンタル酸ストロンチウムビスマス（ＳＢＴ）膜、チタン酸ビスマスランタン（ＢＬＴ：（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）膜、ニオブ酸ストロンチウムバリウム（ＳＢＮ）膜、ニオブ酸リチウム（ＬｉＮｂＯ３）膜、チタン酸バリウム（ＴｉＢａＯ３）膜、ランタンストロンチウムカッパーオキサイド（ＬＳＣＯ）膜、リン酸二水素カリウム（ＫＤＰ）膜、ニオブ酸タンタルカリウム（ＫＴＮ）膜、マグネシウムニオブ酸チタン酸鉛（ＰＭＮ−ＰＴ）系セラミクス膜、亜鉛ニオブ酸チタン酸鉛（ＰＺＮ−ＰＴ）系セラミクス膜などが採用可能である。
【００３０】
上部電極４は、後述するように、金属層と酸化物導電体層とを積層した積層電極構造を有している。金属層に適用可能な金属材料としては、高融点貴金属、とくに、イリジウム（Ｉｒ）、白金（Ｐｔ）、およびルテニウム（Ｒｕ）を例示できる。酸化物導電体層に適用可能な酸化物導電材料としては、高融点貴金属酸化物、特に、酸化イリジウム（ＩｒＯ２）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ３）、酸化ルテニウム（ＲｕＯ２）などが採用可能である。製造工程を簡略化する観点からは、酸化物導電体層は、金属層を構成する金属材料の酸化物からなることが好ましい。
【００３１】
絶縁性水素バリア膜６としては、アルミナ（Ａｌ２Ｏ３）膜、窒化膜（Ｓｉ３Ｎ４）またはこれらの多層膜などが採用可能である。絶縁性水素バリア膜６は、上部電極４と下部電極２との絶縁を保ちつつ、配線工程、ヴィア電極２６その他のヴィア電極の形成工程時に発生する水素または水素ラジカルから強誘電体膜３を保護する。
半導体基板１０には、たとえばシリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）、ガリウムリン（ＧａＰ）、ガリウムナイトライド（ＧａＮ）、シリコンカーバイド（ＳｉＣ）などが採用可能である。なお、半導体基板１０の代わりにサファイア基板、石英基板、シリコンオンインスレータ（ＳＯＩ：Silicon On Insulator）基板などを適用することもできる。
【００３２】
図３Ａ−３Ｇは、上部電極４の構成例を示す図解的な断面図である。
図３Ａに示す第１例の上部電極４は、強誘電体膜３の上面に接する第１酸化イリジウム層（酸化物導電体層の一例）５１（たとえば、膜厚５０ｎｍ）と、第１酸化イリジウム層５１上に積層された第１イリジウム層（金属層の一例）６１（たとえば、膜厚２５ｎｍ）と、第１イリジウム層６１上に積層された第２酸化イリジウム層５２（たとえば、膜厚５０ｎｍ）と、第２酸化イリジウム層５２上に積層された第２イリジウム層６２（たとえば、膜厚２５ｎｍ）とを有している。すなわち、酸化イリジウム層とイリジウム層とを交互に２周期繰り返して積層することによって上部電極４が形成されている。
【００３３】
図３Ｂに示す第２例の上部電極４は、強誘電体膜３の上面に接する第１酸化イリジウム層５１（たとえば、膜厚５０ｎｍ）と、第１酸化イリジウム層５１上に積層された第１イリジウム層６１（たとえば、膜厚２５ｎｍ）と、第１イリジウム層６１上に積層された第２酸化イリジウム層５２（たとえば、膜厚５０ｎｍ）と、第２酸化イリジウム層５２上に積層された第２イリジウム層６２（たとえば、膜厚２５ｎｍ）と、第２イリジウム層６２上に積層された第３酸化イリジウム層５３（たとえば、膜厚５０ｎｍ）と、第３酸化イリジウム層５３上に積層された第３イリジウム層６３（たとえば、膜厚２５ｎｍ）とを有している。すなわち、酸化イリジウム層とイリジウム層とを交互に３周期繰り返して積層することによって上部電極４が形成されている。
【００３４】
同様に、４周期以上の繰り返し数で酸化イリジウム層とイリジウム層とを積層して上部電極４を形成することもできる。また、繰り返し周期の最後のイリジウム層上にさらに酸化イリジウム層を追加して積層してもよい。
図３Ｃに示す第３例の上部電極４は、強誘電体膜３の上面に接する第１イリジウム層６１（たとえば、膜厚２５ｎｍ）と、第１イリジウム層６１上に積層された第１酸化イリジウム層５１（たとえば、膜厚５０ｎｍ）と、第１酸化イリジウム層５１上に積層された第２イリジウム層６２（たとえば、膜厚２５ｎｍ）と、第２イリジウム層６２上に積層された第２酸化イリジウム層５２（たとえば、膜厚５０ｎｍ）とを有している。すなわち、イリジウム層と酸化イリジウム層とを交互に２周期繰り返して積層することによって上部電極４が形成されている。
【００３５】
図３Ｄに示す第４例の上部電極４は、強誘電体膜３の上面に接する第１イリジウム層６１（たとえば、膜厚２５ｎｍ）と、第１イリジウム層６１上に積層された第１酸化イリジウム層５１（たとえば、膜厚５０ｎｍ）と、第１酸化イリジウム層５１上に積層された第２イリジウム層６２（たとえば、膜厚２５ｎｍ）と、第２イリジウム層６２上に積層された第２酸化イリジウム層５２（たとえば、膜厚５０ｎｍ）と、第２酸化イリジウム層５２上に積層された第３イリジウム層６３（たとえば、膜厚２５ｎｍ）と、第３イリジウム層６３上に積層された第３酸化イリジウム層５３（たとえば、膜厚５０ｎｍ）とを有している。すなわち、イリジウム層と酸化イリジウム層とを交互に３周期繰り返して積層することによって上部電極４が形成されている。
【００３６】
同様に、４周期以上の繰り返し数でイリジウム層と酸化イリジウム層とを積層して上部電極４を形成することもできる。また、繰り返し周期の最後の酸化イリジウム層上にさらにイリジウム層を追加して積層してもよい。
図３Ｅに示す第５例の上部電極４は、強誘電体膜３の上面に接する第１酸化イリジウム層５１（たとえば、膜厚５０ｎｍ）と、第１酸化イリジウム層５１上に積層されたイリジウム層６１（たとえば、膜厚２５ｎｍ）と、イリジウム層６１上に積層された第２酸化イリジウム層５２（たとえば、膜厚５０ｎｍ）とを有している。すなわち、上部電極４は、２層の酸化イリジウム層５１，５２の間にイリジウム層６１を挟み込んだサンドイッチ構造を有している。このサンドイッチ構造は、図３Ａ−３Ｄに示す第１〜第４例に係る上部電極４にも含まれている。すなわち、図３Ｅに示すサンドイッチ構造は、上部電極４の一つの最小単位である。
【００３７】
図３Ｆに示す第６例の上部電極４は、強誘電体膜３の上面に接する第１イリジウム層６１（たとえば、膜厚２５ｎｍ）と、第１イリジウム層６１上に積層された酸化イリジウム層５１（たとえば、膜厚５０ｎｍ）と、酸化イリジウム層５１上に積層された第２イリジウム層６２（たとえば、膜厚２５ｎｍ）とを有している。すなわち、上部電極４は、２層のイリジウム層６１，６２の間に酸化イリジウム層５１を挟み込んだサンドイッチ構造を有している。このサンドイッチ構造は、図３Ａ−３Ｄに示す第１〜第４例に係る上部電極４にも含まれている。すなわち、図３Ｆに示すサンドイッチ構造は、上部電極４の別の最小単位である。
【００３８】
図３Ｇに示す第７例の上部電極４は、強誘電体膜３の上面に接する酸化イリジウム層５１と、酸化イリジウム層５１上に積層されたイリジウム層６１とを有している。この二層構造は、第１〜第６例に係る上部電極４の最小単位を構成している。
図４Ａ−４Ｇは、下部電極２の構成例を示す図解的な断面図である。
図４Ａに示す第１例の下部電極２は、強誘電体膜３の下面に接する第１酸化イリジウム層７１（たとえば、膜厚５０ｎｍ）と、第１酸化イリジウム層７１の下面側に積層された第１イリジウム層８１（たとえば、膜厚２５ｎｍ）と、第１イリジウム層６１下面側に積層された第２酸化イリジウム層７２（たとえば、膜厚５０ｎｍ）と、第２酸化イリジウム層７２の下面側に積層された第２イリジウム層８２（たとえば、膜厚２５ｎｍ）とを有している。すなわち、強誘電体膜３の下面側に酸化イリジウム層とイリジウム層とを交互に２周期繰り返して積層することによって下部電極２が形成されている。
【００３９】
図４Ｂに示す第２例の下部電極２は、強誘電体膜３の下面に接する第１酸化イリジウム層７１（たとえば、膜厚５０ｎｍ）と、第１酸化イリジウム層７１の下面側に積層された第１イリジウム層８１（たとえば、膜厚２５ｎｍ）と、第１イリジウム層８１の下面側に積層された第２酸化イリジウム層７２（たとえば、膜厚５０ｎｍ）と、第２酸化イリジウム層７２の下面側に積層された第２イリジウム層８２（たとえば、膜厚２５ｎｍ）と、第２イリジウム層８２の下面側に積層された第３酸化イリジウム層７３（たとえば、膜厚５０ｎｍ）と、第３酸化イリジウム層７３の下面側に積層された第３イリジウム層８３（たとえば、膜厚２５ｎｍ）とを有している。すなわち、強誘電体膜３の下面側に酸化イリジウム層とイリジウム層とを交互に３周期繰り返して積層することによって下部電極２が形成されている。
【００４０】
同様に、４周期以上の繰り返し数で酸化イリジウム層とイリジウム層とを強誘電体膜３の下面側に積層して下部電極２を形成することもできる。また、繰り返し周期の最後のイリジウム層の下面側にさらに酸化イリジウム層を追加して積層してもよい。
図４Ｃに示す第３例の下部電極２は、強誘電体膜３の下面に接する第１イリジウム層８１（たとえば、膜厚２５ｎｍ）と、第１イリジウム層８１の下面側に積層された第１酸化イリジウム層７１（たとえば、膜厚５０ｎｍ）と、第１酸化イリジウム層７１の下面側に積層された第２イリジウム層８２（たとえば、膜厚２５ｎｍ）と、第２イリジウム層８２の下面側に積層された第２酸化イリジウム層７２（たとえば、膜厚５０ｎｍ）とを有している。すなわち、イリジウム層と酸化イリジウム層とを交互に２周期繰り返して強誘電体膜３の下面側に積層することによって下部電極２が形成されている。
【００４１】
図４Ｄに示す第４例の下部電極２は、強誘電体膜３の下面に接する第１イリジウム層８１（たとえば、膜厚２５ｎｍ）と、第１イリジウム層８１の下面側に積層された第１酸化イリジウム層７１（たとえば、膜厚５０ｎｍ）と、第１酸化イリジウム層７１の下面側に積層された第２イリジウム層８２（たとえば、膜厚２５ｎｍ）と、第２イリジウム層８２の下面側に積層された第２酸化イリジウム層７２（たとえば、膜厚５０ｎｍ）と、第２酸化イリジウム層７２の下面側に積層された第３イリジウム層８３（たとえば、膜厚２５ｎｍ）と、第３イリジウム層８３の下面側に積層された第３酸化イリジウム層７３（たとえば、膜厚５０ｎｍ）とを有している。すなわち、イリジウム層と酸化イリジウム層とを交互に３周期繰り返して強誘電体膜３の下面側に積層することによって下部電極２が形成されている。
【００４２】
同様に、４周期以上の繰り返し数でイリジウム層と酸化イリジウム層とを積層して下部電極２を形成することもできる。また、繰り返し周期の最後の酸化イリジウム層の下面側にさらにイリジウム層を追加して積層してもよい。
図４Ｅに示す第５例の下部電極２は、強誘電体膜３の下面に接する第１酸化イリジウム層７１（たとえば、膜厚５０ｎｍ）と、第１酸化イリジウム層７１の下面側に積層されたイリジウム層８１（たとえば、膜厚２５ｎｍ）と、イリジウム層８１の下面側に積層された第２酸化イリジウム層７２（たとえば、膜厚５０ｎｍ）とを有している。すなわち、下部電極２は、２層の酸化イリジウム層７１，７２の間にイリジウム層８１を挟み込んだサンドイッチ構造を有している。このサンドイッチ構造は、図４Ａ−４Ｄに示す第１〜第４例に係る下部電極２にも含まれている。すなわち、図４Ｅに示すサンドイッチ構造は、第１〜第４例に係る下部電極２の一つの最小単位である。
【００４３】
図４Ｆに示す第６例の下部電極２は、強誘電体膜３の下面に接する第１イリジウム層８１（たとえば、膜厚２５ｎｍ）と、第１イリジウム層８１の下面側に積層された酸化イリジウム層７１（たとえば、膜厚５０ｎｍ）と、酸化イリジウム層７１の下面側に積層された第２イリジウム層８２（たとえば、膜厚２５ｎｍ）とを有している。すなわち、下部電極２は、２層のイリジウム層８１，８２の間に酸化イリジウム層７１を挟み込んだサンドイッチ構造を有している。このサンドイッチ構造は、図４Ａ−４Ｄに示す第１〜第４例に係る下部電極２にも含まれている。すなわち、図４Ｆに示すサンドイッチ構造は、第１〜第４例に係る下部電極２の別の最小単位である。
【００４４】
図４Ｇに示す第７例の下部電極２は、強誘電体膜３の下面に接する酸化イリジウム層７１（たとえば、膜厚５０ｎｍ）と、酸化イリジウム層７１の下面側に積層されたイリジウム層８１（たとえば、膜厚２５ｎｍ）とを有している。この二層構造は、第１〜第６例に係る下部電極２の最小単位を構成している。
図５は、第１〜第７例の上部電極４と、第１〜第７例の下部電極２との組み合わせの可否を示す表である。各行の上部電極４の構成と各列の下部電極２の構成との組み合わせが可能な場合、それらが交差する格子に記号「○」が記入されており、その組み合わせが許容されない場合には、それらが交差する格子に記号「×」が記入されている。すなわち、第７例の上部電極４と第７例の下部電極２以外の任意の構成例間の組み合わせが可能である。
【００４５】
図６は、前記強誘電体メモリ装置のメモリマトリックス構成を示す電気回路図である。図１には、一本のビット線ＢＬに沿って配置される２個の強誘電体メモリセル２００の素子断面構造が示されている。
強誘電体メモリ装置は、列方向に配列された複数のビット線ＢＬ１、ＢＬ２、…と、このビット線ＢＬ１、ＢＬ２、…と直交する行方向に配列された複数のワード線ＷＬ１、ＷＬ２、…とを有する。ビット線ＢＬ１、ＢＬ２、…のいずれかとワード線ＷＬ１、ＷＬ２、…のいずれかとによってそれぞれ制御される強誘電体メモリセル２００が、列方向と行方向とにマトリックス状に配置されている。
【００４６】
強誘電体メモリセル２００は、直列に接続されたメモリセルトランジスタ（ＭＯＳＦＥＴ）２０１（ＱM ）と強誘電体キャパシタ２０２(ＣF)を備える。強誘電体メモリセル２００の書き込みや読み出しは、メモリセルトランジスタ２０１によって制御される。メモリセルトランジスタ２０１のゲート電極およびドレイン電極はそれぞれワード線ＷＬ１、ＷＬ２、…およびビット線ＢＬ１、ＢＬ２、…に接続され、ソース電極は強誘電体キャパシタ２０２の一方の電極に接続されている。強誘電体キャパシタ２０２の他方の電極はプレート線ＰＬ１、ＰＬ２、…に接続されている。前述のとおり、強誘電体キャパシタ２０２の上部電極４が、プレート線ＰＬに接続されている。
【００４７】
強誘電体メモリセル２００では、強誘電体膜３の分極現象を利用してデータの記憶保持が行われる。つまり、外部電界を取り去っても強誘電体膜３の分極状態は保持されるため、電源の供給が停止しても各強誘電体メモリセル２００に記憶されたデータが消失することがない。そのため、強誘電体メモリセル２００は、不揮発性メモリとして動作する。
なお、上記の説明では強誘電体メモリセル２００が１つのメモリセルトランジスタ２０１と１つの強誘電体キャパシタ２０２とで構成される１トランジスタ−１キャパシタ方式の構成例を示したが、これ以外の構成であってもよい。たとえば、強誘電体メモリセルが２つのメモリセルトランジスタＱMと２つの強誘電体キャパシタＣFとで構成される２トランジスタ−２キャパシタ方式の構成を有していてもよい。また、メモリセルトランジスタＱMのゲートキャパシタとして強誘電体キャパシタＣFを有する１トランジスタ方式の構成例を採用してもよい。
【００４８】
次に、前記強誘電体メモリ装置の製造方法を図７〜図１１を用いて以下に詳細に説明する。
まず、図７に示すように、半導体基板１０上にメモリセルトランジスタとなるＭＯＳＦＥＴが形成された後、たとえば、ＣＶＤ絶縁膜、ＴＥＯＳ膜などからなる層間絶縁膜４１を堆積する。その後、Ｓ／Ｄ領域１２の直上において層間絶縁膜４１を貫通するコンタクトホールを形成し、このコンタクトホールに導電体を埋め込んでプラグ電極２４を形成する。プラグ電極２４の材料としては、微細開口への埋め込み性が良好な金属材料、たとえばＷ（タングステン）などが適用される。
【００４９】
プラグ電極２４をＷプラグ（W-plug）で形成する場合には、層間絶縁膜４１に対して高アスペクト比のコンタクトホールを形成後、このコンタクトホールにＷ電極が埋め込まれる。Ｗ電極の埋め込みは、原料ガスのＷＦ６を用い、この原料ガスをＨ２、ＳｉＨ４などで還元することによって行える。
Ｈ２還元の場合の反応は、ＷＦ６＋３Ｈ２→Ｗ＋６ＨＦで表される。また、ＳｉＨ４還元の場合の反応は、２ＷＦ６＋３ＳｉＨ４→２Ｗ＋３ＳｉＦ４＋６Ｈ２で表される。したがって、強誘電体キャパシタ積層構造８の形成後に別のＷプラグの形成を行う場合には、強誘電体キャパシタ積層構造８に水素バリア性能が備えられていないと、強誘電体膜３も還元される。
【００５０】
ＭＯＳＦＥＴの形成工程については、通常のシリコン微細化プロセスを適用可能である。たとえば素子分離領域１４は、シャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）技術によって形成される。ゲート絶縁膜１８は、熱酸化工程によって形成される。Ｓ／Ｄ領域１２、Ｓ／Ｄ領域１３、および高抵抗領域１６は、砒素もしくはリンのイオン注入技術または拡散工程によって形成される。ゲート電極２０は、たとえば、ポリシリコン形成技術によって形成される。Ｓ／Ｄ領域１２、Ｓ／Ｄ領域１３、およびゲート電極２０に対する電極形成工程においては、微細化コンタクトを形成するためのＷ、モリブデン（Ｍｏ）、コバルト（Ｃｏ）などのシリサイド技術を適用することも可能である。側壁絶縁膜１９およびキャップ絶縁膜２２の形成には、ＣＶＤ酸化膜、ＣＶＤ窒化膜などの堆積技術を適用できる。
【００５１】
次に、図８に示すように、層間絶縁膜４１およびプラグ電極２４の表面上の全面に、導電性バリア膜１を形成する。導電性バリア膜１は、たとえば、ＩｒｘＴａ１−ｘからなっていてもよい。特に、アモルファス金属で導電性バリア膜１を形成することが好ましい。ＩｒｘＴａ１−ｘ中のイリジウムの組成比ｘは、たとえば、約０．３程度以上約０．５程度以下である。アモルファス金属で形成されるＩｒｘＴａ１−ｘ膜は、水素バリア性能を有するため、この後にプラグ電極やヴィア電極をＷ電極で形成するときに、水素バリア膜として機能させることができる。その結果、強誘電体膜３の保護膜となり得る。また、アモルファス金属で形成されるＩｒｘＴａ１−ｘ （０＜ｘ＜１）膜は酸素バリア性能も有するため、Ｗ電極が酸化されることを防止できる。
【００５２】
次に、図８に示すように、導電性バリア膜１上の全面に、下部電極２を形成する。下部電極２は、たとえば、スパッタ法により形成できる。前述のとおり、下部電極２は、イリジウム（Ｉｒ）層および酸化イリジウム層（ＩｒＯ２）の積層膜で構成されている。このような下部電極２は、イリジウムターゲットを用いたスパッタ法によって、チャンバ内の雰囲気を無酸素雰囲気（たとえばアルゴン等の不活性ガス雰囲気）と、酸素雰囲気たとえばアルゴン等の不活性ガスおよび酸素の混合雰囲気）とで切り換えることによって、同一チャンバ内で連続的に形成することができる。下部電極２の形成は、その他、ＣＶＤ法、あるいはゾルゲル法等のＭＯＤ法で行うこともできる。
【００５３】
次に、図８に示すように、下部電極２上の全面に、強誘電体膜３を形成する。たとえば、ＰＺＴ、ＰＬＺＴ膜、ＢＳＴ膜、ＳＢＴ膜、ＢＬＴ膜、ＳＢＮ膜、ＬｉＮｂＯ３膜、ＴｉＢａＯ３膜、ＬＳＣＯ膜、ＫＤＰ膜、ＫＴＮ膜、ＰＭＮ−ＰＴ系セラミクス膜、ＰＺＮ−ＰＴ系セラミクス膜などを、スパッタ法、ＭＯＣＶＤ法、ゾルゲル法などによって形成する。具体的には、たとえばＭＯＣＶＤ法等を用いて、ＰＬＺＴ膜を約数１０〜約１００ｎｍ程度の膜厚で形成する。
【００５４】
次に、図８に示すように、強誘電体膜３上の全面に、上部電極４を形成する。上部電極４は、たとえば、スパッタ法により形成できる。前述のとおり、上部電極４は、イリジウム（Ｉｒ）層および酸化イリジウム層（ＩｒＯ２）の積層膜で構成されている。このような上部電極４は、イリジウムターゲットを用いたスパッタ法によって、チャンバ内の雰囲気を無酸素雰囲気（たとえばアルゴン等の不活性ガス雰囲気）と、酸素雰囲気（たとえばアルゴン等の不活性ガスおよび酸素の混合雰囲気）とで切り換えることによって、同一チャンバ内で連続的に形成することができる。上部電極４の形成は、その他、ＣＶＤ法、あるいはゾルゲル法等のＭＯＤ法で行うこともできる。
【００５５】
次に、図９に示すように、上部電極４上にフォトレジスト膜を塗布後、フォトリソグラフィ技術により、強誘電体キャパシタの形成領域を画定し、上部電極４、強誘電体膜３、下部電極２、および導電性バリア膜１をドライエッチングにより選択的にエッチングする。各層のドライエッチングは、エッチングのガス系を切り替えて実施することが好ましい。エッチングガス系としては、たとえば塩素系或いは臭素系などのハロゲン系ガスやアルゴン（Ａｒ）系のガスを用いることができる。具体的には、ＰＬＺＴに対しては、たとえば、Ｃ４Ｆ８ガス、ＣＦ４ガス、Ａｒガスを適用することができる。イリジウムに対しては、たとえば、Ｃｌ２ガス、Ａｒガス、酸化イリジウムに対しては、たとえば、Ｃｌ２ガス、Ａｒガスを適用することができる。
【００５６】
次に、図１０に示すように、デバイス表面の全面に絶縁性水素バリア膜６を形成した後、フォトリソグラフィとエッチング技術とにより、上部電極４上、ならびに導電性バリア膜１、下部電極２、強誘電体膜３および上部電極４の側壁上、ならびに層間絶縁膜４１上の一部に絶縁性水素バリア膜６を形成する。絶縁性水素バリア膜６としては、Ａｌ２Ｏ３膜、Ｓｉ３Ｎ４膜またはこれらの多層膜などをＣＶＤまたはスパッタ法により、厚さ約数１０ｎｍ〜約数１００ｎｍ程度に形成する。
【００５７】
次に、図１０に示すように、デバイス表面の全面に層間絶縁膜４２を形成する。層間絶縁膜４２としては、酸化膜、窒化膜などをＣＶＤにより形成する。たとえば、層間絶縁膜をプラズマＣＶＤによるＳｉＯ２で形成するときには、チャンバ内にＳｉＨ４がシリコンの原料ガスとして導入され、それが電離されることにより、チャンバ内には大量の水素プラズマが存在することになり、ここでも強誘電体キャパシタ積層構造８は還元雰囲気に晒される。その後の別の層間絶縁膜の形成工程においても同様である。層間絶縁膜４２の形成後には、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）技術により平坦化する工程を適用してもよい。
【００５８】
次に、図１１に示すように、層間絶縁膜４２の形成後、ヴィア電極２６を形成する。具体的には、層間絶縁膜４２および絶縁性水素バリア膜６を貫通して上部電極４に至るコンタクトホールが形成され、このコンタクトホール内にヴィア電極２６となる導電材料が埋め込まれる。コンタクトホールのアスペクト比が高い場合には、導電材料として、埋め込み性の良好な金属材料、たとえばＷやＣｕが適用される。ヴィア電極２６をＷプラグ（W-plug）で形成する工程については、プラグ電極２４の形成と同様であるので、説明は省略する。ただし、Ｗプラグの埋め込みに先立って、上部電極４の表面およびコンタクトホールの側壁には、下層側から順にＴｉ膜およびＴｉＮ膜を積層したバリア層が形成される。そして、このバリア層に接するようにＷプラグがコンタクトホール内に埋め尽くされる。バリア層の酸化を防ぐためには、上部電極４の最上層は、金属層（たとえばイリジウム層）とすることが好ましい。上部電極４の最上層が酸化物導電体層であると、バリア層が酸化されて、コンタクト抵抗が高くなるおそれがあるからである。
【００５９】
図１に示す構成において、ＭＯＳＦＥＴ領域および各層間絶縁膜４１〜４６を介する各金属レイヤの電極２７，２８，３４の形成は、微細化シリコンプロセスと同様であるため、製造方法の説明は省略する。
図１２は、図３Ａに示す第１例の上部電極４による還元雰囲気ブロック作用を説明するための図解的な断面図である。強誘電体膜３の上面には第１酸化イリジウム層５１が接している。したがって、第１酸化イリジウム層５１が健全な状態に保たれれば、強誘電体膜３と第１酸化イリジウム層５１との接触面積を設計値どおりに保つことができ、かつ、強誘電体膜３の特性劣化を抑制できる。
【００６０】
スパッタ法によって第１および第２イリジウム層６１，６２を形成すると、金属結晶９１が柱状に成長するので、金属結晶粒界９２が生じる。Ｗ電極の形成時および層間絶縁膜の形成時に、水素（Ｈ２）および水素プラズマ（Ｈ＊）を大量に含む還元性雰囲気中にさらされるとき、それらの還元性雰囲気が上部電極４に到達し得る。この還元性雰囲気は、第２イリジウム層６２の結晶粒界９２を伝って第２酸化イリジウム層５２に到達し、この第２酸化イリジウム層５２中の酸素を奪う。これにより、酸化イリジウムがイリジウムに還元され、第２酸化イリジウム層５２にボイドが形成される。こうして、第２酸化イリジウム層５２には、前記ボイドを含む多孔質イリジウム領域９３が形成される。このような状態でも、第１および第２イリジウム層６１，６２間の電気的接続には、全く問題はない。
【００６１】
第２イリジウム層６２の結晶粒界９２を伝って進入した還元性雰囲気は第２酸化イリジウム層５２によってほとんど消費され、わずかに還元性雰囲気が残ったとしても、第１イリジウム層６１の結晶粒界９２を伝って第１酸化イリジウム層５１に到達する還元性雰囲気はごく僅かである。そのため、第１酸化イリジウム層５１は、健全な状態に保持される。その結果、第１酸化イリジウム層５２と強誘電体膜３との接触面積を設計値どおりとすることができ、還元性雰囲気による強誘電体膜３の特性劣化を回避できるから、強誘電体キャパシタ積層構造８は、設計どおりの特性（とくに容量特性）を有することができる。また、上部電極４が、酸化物導電体の部分だけでなく金属の部分も有しているので、上部電極４全体の抵抗率が低く、これによっても、優れた特性の強誘電体キャパシタを実現できる。
【００６２】
図３Ｅに示した上部電極４について同様の考察を行うと、還元雰囲気は第２酸化イリジウム層５２を還元して多孔質化するかもしれないが、その第２酸化イリジウム層５２が多孔質化されることによって、還元性雰囲気の侵入が食い止められる。多少の還元性雰囲気が第２酸化イリジウム層５２を突き抜けてイリジウム層６１に達したとしても、このイリジウム層６１は第１酸化イリジウム層５１への還元性雰囲気の到達を抑制する。そのため、第１酸化イリジウム層５１が還元性雰囲気によって著しく損傷を受けることはない。よって、第１酸化イリジウム層５１および強誘電体膜３はいずれも健全な状態に保たれるから、それらの間の接触面積を十分に確保でき、かつ強誘電体膜３の特性劣化を効果的に抑制して、強誘電体キャパシタ積層構造８の特性劣化を抑制できる。また、上部電極４が、酸化物導電体の部分だけでなく金属の部分も有しているので、上部電極４全体の抵抗率が低く、これによっても、優れた特性の強誘電体キャパシタを実現できる。
【００６３】
また、図３Ｆに示した上部電極４について同様の考察を行うと、第２イリジウム層６２を構成する金属結晶の粒界を通って還元性雰囲気が酸化イリジウム層５１に達するかもしれないが、その量は第２イリジウム層６２によって抑制される。したがって、酸化イリジウム層５１が部分的に還元されるとしても、電極の健全性は失われない。酸化イリジウム層５１の部分的に還元された部分にボイドが形成されると、そのボイドを通った還元雰囲気が強誘電体膜３に接する第１イリジウム層６１に達するかもしれない。しかし、さらに第１イリジウム層６１の金属結晶の粒界を通って強誘電体膜３に到達し得る還元性雰囲気の量は無視し得る程度であり、強誘電体膜３の特性劣化が生じることはない。また、強誘電体膜３には第１イリジウム層６１が接しているので、それらの間の接触面積は、還元性雰囲気の影響を受けない。これにより、上部電極４と強誘電体膜３との間の接触面積を十分に確保でき、かつ強誘電体膜３の特性劣化を抑制できるので、強誘電体キャパシタの特性劣化を抑制できる。また、上部電極４が、酸化物導電体の部分だけでなく金属の部分も有しているので、上部電極４全体の抵抗率が低く、これによっても、優れた特性の強誘電体キャパシタを実現できる。
【００６４】
同様の考察により、図３Ａ−３Ｆに示したいずれの構成においても、上部電極４と強誘電体膜３との接触面積を十分に確保でき、かつ、上部電極４を通って強誘電体膜３に還元性雰囲気が到達することを効果的に抑制できる。上部電極４側からの還元性雰囲気による還元が強誘電体キャパシタの特性に大きく影響しない場合には、図３Ｇに示した構造の上部電極４を採用してもよい。
【００６５】
さらに同様に考察することにより、図４Ａ−４Ｆに示したいずれの構成においても、下部電極２と強誘電体膜３との接触面積を十分に確保でき、かつ、下部電極２を通って強誘電体膜３に還元性雰囲気が到達することを効果的に抑制できる。下部電極２側からの還元性雰囲気による還元が強誘電体キャパシタの特性に大きく影響しない場合には、図４Ｇに示した構造の下部電極２を採用してもよい。
【００６６】
このように、この実施形態によれば、上部電極４および下部電極２のうちのうちの少なくともいずれか一方が、酸化物導電体層および金属層のうちの少なくともいずれか一方を２層以上含み、それらを交互に積層した積層電極構造を有している。これにより、強誘電体膜３に接する酸化物導電体層または金属層を還元性雰囲気から保護して健全に保持できるので、優れた特性の強誘電体キャパシタを有する強誘電体メモリ装置を提供できる。より具体的には、強誘電体膜３が晒される水素量が減少するので、残留分極特性およびデータ保持特性が向上する。しかも、導電性水素バリア層のような追加の層を設ける必要がないので、プロセスが簡単になり、かつ、微細加工も容易になる。たとえば、ＩｒＴａのアモルファス層からなる導電性水素バリア層を追加すると、Ｉｒの他にＴａターゲットが必要であるのでターゲット種が増える。しかも、ＩｒＴａのアモルファス層と強誘電体膜３（たとえばＰＺＴからなるもの）とのエッチング選択比を大きくとることができず、微細加工が困難になる。これに対して、導電性水素バリア層を必要としない本実施形態の構成であれば、ターゲット種を少なくでき、プロセスを簡単にできるうえに、微細加工も容易である。
【００６７】
本実施形態を適用すれば、とくに、上部電極４の面積が１μｍ２以下（たとえば０．８５μｍ２）の場合であっても、電極２，４と強誘電体膜３との接触面積を十分に確保して、設計どおりの特性（とくに容量特性）を有する強誘電体キャパシタを有する強誘電体メモリ装置を実現できる。
また、前記積層電極構造が、強誘電体膜３に接する酸化物導電体層を含む場合（図３Ａ，３Ｂ，３Ｅ，３Ｇおよび図４Ａ，４Ｂ，４Ｅ，４Ｇ）には、当該酸化物導電体層によって、還元雰囲気が強誘電体膜３に到達することを効果的に抑制できる。これにより、強誘電体膜の特性劣化を確実に抑制できる。
【００６８】
また、前記積層電極構造が、強誘電体膜３に接する前記金属層を含む場合（図３Ｃ，３Ｄ、３Ｆおよび図４Ｃ，４Ｄ、４Ｆ）には、還元性雰囲気の影響による電極−強誘電体膜間の接触面積の減少が生じないうえ、それの間の接触抵抗も低いから、強誘電体キャパシタの特性を向上できる。
前記積層電極構造が、複数層の酸化物導電体層を含む場合に、当該複数の酸化物導電体層は、強誘電体膜３に近い層ほど酸素組成が大きくされていることが好ましい。すなわち、たとえば、図３Ａ−３Ｅの構成において、第１酸化イリジウム層５１の酸素組成が、第２酸化イリジウム層５２の酸素組成よりも大きいことが好ましい。同様に、図４Ａ−４Ｅの構成において、第１酸化イリジウム層７１の酸素組成が、第２酸化イリジウム層７２の組成よりも大きいことが好ましい。さらに、図３Ｂ，３Ｄの構成において、第１酸化イリジウム層５１の酸素組成が第２酸化イリジウム層５２の酸素組成よりも大きく、第２酸化イリジウム層５２の酸素組成が第３酸化イリジウム層５３の酸素組成よりも大きいことが好ましい。同様に、図４Ｂ，４Ｄの構成において、第１酸化イリジウム層７１の酸素組成が第２酸化イリジウム層７２の組成よりも大きく、第２酸化イリジウム層７２の酸素組成が第３酸化イリジウム層７３の酸素組成よりも大きいことが好ましい。このような構成によれば、強誘電体膜３に近い層ほど酸素組成が大きいので、還元性雰囲気が酸化物導電体層によって消費され尽くされやすくなり、強誘電体膜３に到達しにくくなる。これにより、強誘電体膜３の特性劣化をより確実に抑制できる。
【００６９】
さらにまた、図３Ａ−３Ｇおよび図４Ａ−４Ｇの構成において、酸化物導電体層の厚さが、当該酸化物導電体層に接する金属層の厚さよりも大きいことが好ましい。この構成によれば、酸化物導電体層を比較的厚くすることによって、還元性雰囲気を酸化物導電体層で吸収しやすくして、強誘電体膜３への還元性雰囲気の到達を抑制できる。
以上、この発明の一実施形態について説明したが、この発明は、さらに他の形態で実施することもできる。たとえば、上部電極４として図３Ａ−３Ｆのいずれかの積層電極構造を用いる一方で、下部電極２には、たとえば、Ｐｔ、Ｉｒ、ＳｒＲｕＯ３などを、約数１０ｎｍ〜約１００ｎｍ程度の膜厚でスパッタした単層膜を適用してもよい。また、強誘電体膜３の下面に接するように積層したＩｒ膜と、このＩｒ膜の下面に接するように積層したＩｒｘＴａ１−ｘ（０＜ｘ＜１）膜との積層膜によって下部電極２を構成してもよい。この積層膜の各層の膜厚は、たとえば数１０ｎｍ〜１００ｎｍ程度であってもよい。同様に、下部電極２として図４Ａ−４Ｆのいずれかの積層電極構造を用いる一方で、上部電極４には、たとえばＰｔ、Ｉｒ、酸化イリジウム（ＩｒＯ２）、ＳｒＲｕＯ３膜、またはＩＴＯ膜もしくはＺｎＯ膜などの透明電極膜を、約２００ｎｍ程度の膜厚でスパッタした単層膜を適用してもよい。
【００７０】
また、前述の実施形態では、酸化物導電体層として酸化イリジウム層を用い、金属層としてイリジウム層を用いた例について詳細に説明したが、酸化物導電体層と金属層との組み合わせは任意である。酸化物導電体層が金属層の構成金属の酸化物からなる場合に同一チャンバ内でのスパッタによって形成できることは前述のとおりであるが、酸化物導電体層は、金属層の構成金属以外の金属の酸化物からなっていてもよいし、その他の導電性酸化物からなっていてもよい。
【００７１】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００７２】
１  導電性バリア膜
２  下部電極
３  強誘電体膜
４  上部電極
６  絶縁性水素バリア膜
８  強誘電体キャパシタ積層構造
１０  半導体基板
１１  多層配線構造
１２，１３  Ｓ／Ｄ領域
１４  素子分離領域
１６  ｎ−高抵抗領域
１８  ゲート絶縁膜
１９  側壁絶縁膜
２０  ゲート電極
２２  キャップ絶縁膜
２４，２５  プラグ電極
２６，２９  ヴィア電極
２７，２８，３０，３２，３４  電極
４１〜４６  層間絶縁膜
５１〜５３  酸化イリジウム層
６１〜６３  イリジウム層
７１〜７３  酸化イリジウム層
８１〜８３  イリジウム層
９０  金属結晶
９１  粒界
９３  多孔質イリジウム領域
２００  強誘電体メモリセル
２０１  メモリセルトランジスタ
２０２  強誘電体キャパシタ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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