(57)【要約】      （修正有）【課題】スタブ配線の形成による信号波形の劣化を改善可能な半導体装置を提供する。【解決手段】第１の信号経路Ｆが第１の入力端Ｆａに対応して分岐を有さない１本の経路として形成され、複数の第１の入力端Ｆａとこれに対応する複数の半導体パッケージＤ１の複数の第１の端子Ｔ１とが各々複数の第１の信号経路Ｆのうちの対応する１つによってフライバイ形式にて接続される。半導体パッケージパターン等の構成に限定されるものではなく、分岐を有さない１本の経路としてフライバイトポロジ（Ｆｌｙ−ｂｙ  Ｔｏｐｏｌｏｇｙ）が実現可能なものであれば、他の構成とすることも可能である。【選択図】図１
2012009601.tif 000002
【特許請求の範囲】
【請求項１】
第１の面を有する配線基板と、該第１の面上に設けられる複数の第１の入力端と、該第１の入力端にそれぞれ接続される複数の第１の信号経路と、この第１の入力端から供給される第１の信号を第１の端子を介して受ける複数の半導体パッケージと、を具備し、
前記複数の半導体パッケージが前記第1の端子を介して前記第1の信号を受けるように前記第1の面上に実装されるとともに、
前記第１の信号経路が前記第１の入力端に対応して分岐を有さない１本の経路として形成され、前記複数の第１の入力端とこれに対応する前記複数の半導体パッケージの前記複数の第１の端子とが各々前記複数の第１の信号経路のうちの対応する１つによってフライバイ形式にて接続されることを特徴とする半導体装置。
【請求項２】
前記複数の第１の信号が、クロック信号、アドレス信号、コマンド信号のいずれか１以上を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
実施形態１−図１〜１８
前記複数の第１の信号経路が、前記配線基板の内部を介さずに配置されることを特徴とする請求項1または２に記載の半導体装置。
【請求項４】
実施形態１――図３．４，８
前記複数の半導体パッケージには、前記第1の信号経路に接続されない複数の第２の端子を有するとともに、  前記複数の半導体パッケージの前記第1の面に対向する面には、前記複数の第１の端子が形成される第１の領域と前記複数の第２の端子が形成される第２の領域と前記第１の領域と前記第２の領域とに挟まれた第３の領域とを備え、
前記複数の第１の信号経路が、前記第３の領域を通過して形成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
実施形態１‘――図５、６
前記複数の半導体パッケージには、前記第1の信号経路に接続されない複数の第２の端子を有するとともに、前記複数の半導体パッケージの前記第1の面に対向する面には、前記複数の第１の端子が形成される第１の領域と前記複数の第２の端子が形成される第２の領域とを備え、
前記第1の領域における前記第1の端子の配置間隔が前記複数の第２の領域における前記第２の端子の配置間隔よりも大きく設定されるとともに、前記第１の信号経路が、前記第１の端子間を通過して形成されることを特徴とする請求項３に記載の半導体装置。
【請求項６】
実施形態２――図９−１８
前記複数の半導体パッケージには、前記第1の端子に接続される導通経路と、この導通経路に接続されて前記第１の端子にそれぞれ対応する第３の端子とが設けられ、
前記第1の面上において前記第１の信号経路が断続的に形成されるとともに、該断続的な第１の信号経路の各端部がそれぞれ前記第１の端子と前記第３の端子とに接続されることで前記第１の信号経路が複数の前記導通経路により接続されて前記第１の入力端に対応して分岐を有さない１本の経路として形成されることを特徴とする請求項１または２に記載の半導体装置。
【請求項７】
実施形態２――図９−１８
前記導通経路が、前記半導体パッケージの内部または外部に設けられることを特徴とする請求項６に記載の半導体装置。
【請求項８】
実施形態３――図１９−２３
前記配線基板には前記第１の面と異なる階層における第２の信号経路が設けられ、
を有し、前記第１の信号経路以外の
前記第1の面上において前記第１の信号経路が断続的に形成されるとともに、該断続的な第１の信号経路の各端部がそれぞれビアによって前記第２の信号経路に接続され、前記第１の信号経路が前記第２の信号経路により接続されて前記第１の入力端に対応して分岐を有さない１本の経路として形成されることを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢＧＡ（ball grid array）パッケージを有する半導体装置に用いて好適な技術に関する。
【背景技術】
【０００２】
高速半導体装置を用いたシステム設計を行う際、例えばメモリコントローラ半導体装置と複数のメモリ半導体装置を接続する揚合、波形品質確保のため、コマンドやアドレス、クロック信号は各半導体装置を基板上同一配線で繋ぐフライバイトポロジ（Fly-by Topology）が一般的に用いられている。
【０００３】
特許文献１には、その図１９に、メモリコントローラとメモリモジュール（ＤＩＭＭ）との接続にフライバイトポロジを採用したメモリインタフェースが開示されている。具体的には、クロック信号ＣＫ、アドレス信号Ａｄｄおよびコマンド信号ＣＭＤの信号線については、メモリコントローラ９０とＤＩＭＭモジュール９１上の複数のＳＤＲＡＭ９２−１〜９２−ｎとがデイジーチェーンで配線され、データ信号ＤＱおよびデータストローブ信号ＤＱＳの信号線については、メモリコントローラ９０からＤＩＭＭ９１条の複数のＳＤＲＡＭ９２−１〜９２―ｎに夫々配線されているメモリインタフェースが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−７５６８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図２６は、複数のメモリ装置などとされる半導体装置ＤがフライバイトポロジにてメモリコントローラＣに対してデイジーチェーンで接続、つまり直列に接続をおこなう状態を説明するための模式図である。このようなフライバイトポロジにおいては、個々の半導体装置Ｄにおいて、例えば一面に設けられた複数の端子（ボール）のうち対応する端子Ｔに対してそれぞれの半導体装置Ｄが直列になるように複数種の信号配線を接続することが必要である。
【０００６】
しかし、この図２６に示すフライバイトポロジを複数のコマンドやアドレス信号等に対して適応する場合、複数のメモリ装置などとされる半導体装置Ｄが実装されている基板表層にてこの半導体装置ＤとメモリコントローラＣなどとを接続する信号配線を行おうとすると、同一面内にある半導体装置Ｄの複数の端子Ｔに対して接続する複数の信号配線Ｆどうしが同一面上となり交差してしまうことになる。その一例を図２７に示す。図２７は、基板表層のみに設けられた配線Ｆ，Ｗ０に接続される半導体装置Ｄの一面における端子配置と配線接続状態とを示すものであり、左右に伸延する配線Ｆに接続された端子Ｔと、右のみに伸延した配線Ｗ０に接続される端子Ｔ’の位置関係を説明するものである。
【０００７】
図２７では単一の半導体装置Ｄのみを示しているが、この配線Ｆが図示左側および右側に延長されてそれぞれ隣接する半導体装置Ｄ等に接続されることになる。つまり、図２７においては、半導体装置Ｄの一面のうち図示右側に位置する端子（ボール）Ｔに接続されるフライバイ配線Ｆは、それぞれ図示しないが隣接する同様の半導体装置の端子（ボール）または図２６のメモリコントローラＣか終端抵抗Ｒｔに接続される。また、図２７においては、半導体装置Ｄの一面のうち図示左側に位置する複数の端子（ボール）Ｔ’に接続される配線Ｗ０も図示しないが右側にある他の構成に接続されている。しかし、図示するように、上述した右側に位置する端子Ｔに接続されたフライバイ配線Ｆは、図の左右両側へ伸延して接続可能な状態とされているが、左側に位置する端子Ｔ’に接続された配線Ｗ０は図の左側へは伸延しているが、右側へは符号Ｘで示す破線のように、伸延できずに、フライバイ配線Ｆと基板表面上で交差してしまう。
【０００８】
さらに、右側に位置するボールのうち複数のＴ”と左側に位置するボールのうち複数のＴ”とは、現状ではボール間とボールとの間には、限られた本数の配線しか通せないため半導体装置Ｄが実装されている基板の表層のみの配線を用いてフライバイ系信号をそれぞれ１本の配線で接続することが困難であり、基板表層でのフライバイ配線はできない。そのため、図２８〜図３０に示すように、フライバイトポロジを実現するには、多層基板Ｂの内層にメインの配線を設け、半導体装置の信号端子付近にビアＶを配置して接続することになる。
【０００９】
図２８は、多層基板において表層以外の配線によってフライバイ信号を接続するものであり、多層基板の内層または裏面側層に設けたメイン配線と接続したフライバイトポロジを示す模式平面図であり、図２９は、図２８の模式図における多層基板内層に設けた配線を示す模式断面図であり、図３０は、図２８および図２９の接続状態とされたモジュールの表面を示す図である。
【００１０】
これらの図からも明らかなように、多層基板Ｂの内層にフライバイ配線を設け半導体装置の信号端子付近にビアＶを配置して接続した場合には、半導体装置Ｄ００，Ｄ０１…Ｄの信号端子ＴからビアＶまでの表層配線Ｆ０１とビアＶとがスタブ配線Ｓになっている。信号端子ＴからビアＶまでの表層配線Ｆ０１がスタブ（枝分かれ部分）となっている状態は図２８に表されており、ビアＶがスタブ（枝分かれ部分）となっている状態は図２９から解る。このスタブ配線の一部になっているビアＶまでの表層配線Ｆ０１の配線長は、多層基板を用いているシステムでは極力短くすることができる。
しかし、デジタル・コンシューマ機器のように低コストが要求されるようなシステムでは４層基板が使用されるため、スタブ配線の一部になっているビアＶまでの表層配線Ｆ０１の長さを短くすることが困難である。
【００１１】
４層基板においてはディジタル信号を伝送する際に信号波形をいかに正しく伝送するかという信号品質（Signal Integrity；シグナルインテグリティ）を考慮し、２層目、３層目は電源／ＧＮＤ（グランド）プレーンを設けるのが一般的である。このため、フライバイトポロジを実現するには、半導体装置が実装されていない側（裏面側）の基板表層にて全てのフライバイトポロジ適用信号線を配線する必要がある。この状態では、クロストーク・ノイズを考慮すると、配線間隔として基板のデザイン・ルールで規定される間隔以上の配線間隔をあける必要がある。したがって、このようなデジタル・コンシューマ機器のように低コストが要求される様なシステムでは、上述したとおり、半導体装置が実装されていない側（裏面側）の基板表層にて全てのフライバイトポロジ適用信号線を配線する４層基板を用いた場合には、他の２層目、３層目にフライバイトポロジ適用信号線を配線可能な多層基板を用いた場合に比べて、半導体装置の信号端子からビアまでの配線長すなわちスタブ長が長くなってしまう。
スタブ長が長くなると、反射ノイズの影響により波形品質が悪くなるという問題があった。特に、信号のデータレートをより高速にした場合、反射により波形品質がさらに悪化するという問題があった。
【００１２】
本発明においては、上記事情を考慮してなされたものであって、今後動作速度の高速化が進んだ場合に、フライバイトポロジにおける基板配線の「スタブレス」すなわちスタブを極力短くし好ましくはスタブをなくした状態を実現し、同一信号を持つ各半導体装置の接続端子である半田ボールが完全な数珠繋ぎでつながる様、ビアやスタブ配線を一切なくしたフライバイ構造の配線可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、第１の面を有する配線基板と、該第１の面上に設けられる複数の第１の入力端と、該第１の入力端にそれぞれ接続される複数の第１の信号経路と、この第１の入力端から供給される第１の信号を第１の端子を介して受ける複数の半導体パッケージと、を具備し、
前記複数の半導体パッケージが前記第1の端子を介して前記第1の信号を受けるように前記第1の面上に実装されるとともに、
前記第１の信号経路が前記第１の入力端に対応して分岐を有さない１本の経路として形成され、前記複数の第１の入力端とこれに対応する前記複数の半導体パッケージの前記複数の第１の端子とが各々前記複数の第１の信号経路のうちの対応する１つによってフライバイ形式にて接続されることにより上記課題を解決した。
本発明において、前記複数の第１の信号が、クロック信号、アドレス信号、コマンド信号のいずれか１以上を含むことがより好ましい。
【００１４】
この構成によれば、前記第１の信号経路が複数の半導体パッケージに対して分岐を有さないように接続されているので、この第１の信号経路をスタブレスな構造として、フライバイトポロジを実現することが可能となる。
ここで、分岐を有さないとは、例えばメモリコントローラなどのフライバイ信号の発信側に接続される第1の入力端からたとえば終端抵抗とされるその終端まで、複数の半導体パッケージのそれぞれの第1の端子に対して、フライバイ信号における反射ノイズの影響で波形品質が悪くならない形状とされていることを意味する。具体的には、スタブレス、すなわち、スタブ配線が形成されておらず、信号波形の劣化が生じないものとされる。
【００１５】
本発明の半導体装置には、前記複数の第１の信号経路が、前記配線基板の内部を介さずに配置されることが可能である。
また、本発明において、前記複数の半導体パッケージには、前記第1の信号経路に接続されない複数の第２の端子を有するとともに、  前記複数の半導体パッケージの前記第1の面に対向する面には、前記複数の第１の端子が形成される第１の領域と前記複数の第２の端子が形成される第２の領域と前記第１の領域と前記第２の領域とに挟まれた第３の領域とを備え、
前記複数の第１の信号経路が、前記第３の領域を通過して形成される手段を採用することもできる。
また、前記複数の半導体パッケージには、前記第1の信号経路に接続されない複数の第２の端子を有するとともに、前記複数の半導体パッケージの前記第1の面に対向する面には、前記複数の第１の端子が形成される第１の領域と前記複数の第２の端子が形成される第２の領域とを備え、
前記第1の領域における前記第1の端子の配置間隔が前記複数の第２の領域における前記第２の端子の配置間隔よりも大きく設定されるとともに、前記第１の信号経路が、前記第１の端子間を通過して形成されることができる。
【００１６】
本発明においては、前記複数の半導体パッケージには、前記第1の端子に接続される導通経路と、この導通経路に接続されて前記第１の端子にそれぞれ対応する第３の端子とが設けられ、
前記第1の面上において前記第１の信号経路が断続的に形成されるとともに、該断続的な第１の信号経路の各端部がそれぞれ前記第１の端子と前記第３の端子とに接続されることで前記第１の信号経路が複数の前記導通経路により接続されて前記第１の入力端に対応して分岐を有さない１本の経路として形成されることが望ましい。
さらに、前記導通経路が、前記半導体パッケージの内部または外部に設けられることが可能である。
また、前記配線基板には前記第１の面と異なる階層における第２の信号経路が設けられ、
を有し、前記第１の信号経路以外の
前記第1の面上において前記第１の信号経路が断続的に形成されるとともに、該断続的な第１の信号経路の各端部がそれぞれビアによって前記第２の信号経路に接続され、前記第１の信号経路が前記第２の信号経路により接続されて前記第１の入力端に対応して分岐を有さない１本の経路として形成されることがある。
【発明の効果】
【００１７】
本発明によれば、複数の半導体装置を"スタブレス"にフライバイ構造で接続可能としたので、反射による信号波形品質悪化を防止することができ、さらなるデータレートの高速化にも対応することが可能となるという効果を奏することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る半導体装置の第1実施形態を示すもので、内部配線Ｗに接続されない基板表層のみでフライバイ配線Ｆを説明する模式断面図である。
【図２】本発明に係る半導体装置の第1実施形態の一例として、図1の半導体装置の具体例であるモジュール表面におけるを示す模式平面図である。
【図３】本発明に係る半導体装置の第1実施形態における半導体パッケージの底面端子配置を示すもので、フライバイ領域（第１の領域）Ｒ１と、フライバイ領域Ｒ１から距離Ｘだけ離間した他の信号領域（第２の領域）Ｒ２と、これらフライバイ領域Ｒ１と他の領域Ｒ２とに挟まれた中央部分でボールＴが形成されていない配線接続用領域（第３の領域）Ｒ３とを示す平面図である。
【図４】本発明に係る半導体装置の第1実施形態における半導体装置の配線構造として、半導体装置の基板表層におけるフライバイ配線を含む配線状態および基板表層における半導体パッケージ裏面の端子（ボール）配置およびその接続状態を示す模式平面図である。
【図５】本発明に係る半導体装置の第２実施形態における半導体装置の配線構造として、半導体装置の基板表層におけるフライバイ配線を含む配線構造および半導体パッケージ裏面の端子としてのボール配置およびその接続状態を示す模式平面図である。
【図６】図５における半導体パッケージの底面端子及び配線配置の拡大図である。
【図７】半導体パッケージの底面における同一ピッチとされる端子配置を示す図である。
【図８】本発明に係る半導体装置の第２実施形態における半導体パッケージの底面端子配置の他の例として（ａ）縦ピッチボールＴを一行おきまたは一列おきに半ピッチ分ずらして配置する市松模様型とする、（ｂ）行方向と列方向のピッチを基本的に等しい状態に設定して配線用領域Ｒ３を設けた状態を示す模式図である。
【図９】本発明に係る半導体装置の第３実施形態に係り、導通経路の半導体パッケージ内部での接続状態の一例を示すために半導体パッケージ及びその周辺付近を示す模式断面図である。
【図１０】本発明に係る半導体装置の第３実施形態に係り、導通経路の半導体パッケージ内部での接続状態の他の例を示すために半導体パッケージ及びその周辺付近を示す模式断面図である。
【図１１】本発明に係る半導体装置の第３実施形態に係り、導通経路の半導体パッケージ内部での接続状態の他の例を示すために半導体パッケージ付近を示す模式断面図である。
【図１２】本発明に係る半導体装置の第３実施形態における複数の半導体パッケージ付近を示すもので、図１１に示した半導体パッケージＤ３ｃを複数有する構成の場合においてフライバイ配線の接続状態を示す模式断面図である。
【図１３】本発明に係る半導体装置の第３実施形態における半導体パッケージでショートさせる端子の例を示す模式図であり、半導体パッケージにおいてスタブレスに接続するために別に設けたパッケージに設けられる導通経路とこの導通経路によりショートさせるボールの配置関係及び導これらの接続状態を示すための平面図である。
【図１４】本発明に係る半導体装置の第３実施形態における半導体パッケージ付近を示すもので、図１３に示す別パッケージおよびこの別パッケージを載置した半導体パッケージにおける接続状態を示すための半導体パッケージ及びその近傍を示す模式断面図である。
【図１５】本発明に係る半導体装置の第３実施形態における半導体パッケージ付近を示すもので、半導体パッケージにおいてスタブレスに接続するために導通経路として、半導体パッケージＤ３ｄ内部とは接続されていない少なくとも一組の端子を半導体パッケージ裏面においてショートさせる回路Ｆｆｂが設けられた状態を示すための模式断面図である。
【図１６】本発明に係る半導体装置の第３実施形態を示す模式断面図であり、第１実施形態における図１に対応して半導体装置３０を示す断面図である。
【図１７】本発明に係る半導体装置の第３実施形態における半導体装置のフライバイ配線を含む配線構造および半導体パッケージ裏面の端子としてのボール配置を示すとともに、半導体パッケージに設けられた導通経路と端子としてのボールとの接続状態とを示す模式平面図である。
【図１８】本発明に係る半導体装置の第３実施形態における基板上の配線を示す模式図であり、図１７における半導体装置の基板表層におけるフライバイ配線を含む配線構造および基板表層における半導体パッケージ裏面の端子としてのボール配置を示す模式平面図である。
【図１９】本発明に係る半導体装置の第４実施形態を示すもので、スタブレスに内部配線を用いてフライバイ配線を接続した状態を説明する模式断面図である。
【図２０】本発明に係る半導体装置の第４実施形態における半導体パッケージの底面端子配置および端子と基板表面配線との関係を示すもので、フライバイ領域（第１の領域）Ｒ１と、フライバイ領域Ｒ１に隣接した他の信号領域（第２の領域）Ｒ２と、フライバイ領域Ｒ１の端子と、内部階層に設けられたフライバイ配線と接続されるビアＶとの基板表面における接続状態を示す模式平面図である。
【図２１】本発明に係る半導体装置の第４実施形態における半導体装置の基板表層における配線と基板内部に位置する配線層と厚み方向配線との接続状態を含む配線構造および基板表層における半導体パッケージ裏面の端子としてのボール配置およびその接続状態を示す模式平面図である。
【図２２】本発明に係る半導体装置の第４実施形態の他の例とされる半導体パッケージの底面端子配置および端子と基板表面配線との関係を示すもので、内部フライバイ配線Ｆｇから基板表面の端子Ｔ１への接続をpad-on-viaとはせずに、内部フライバイ配線Ｆｇへ接続するビアＶ１とビアＶ２とを平面視して別の位置に設けるものを示す模式断面図である。
【図２３】本発明に係る半導体装置の第４実施形態の他の例とされる半導体パッケージの底面端子配置および端子と基板表面配線との関係を示すもので、ボールＴ１への接続と、内部フライバイ配線Ｆｇの一端部へ接続するビアＶ１とを別に設けるとともに、ボールＴを一行おきまたは一列おきに半ピッチ分ずらして配置する市松模様型とした状態を示す模式平面図である。
【図２４】スタブ長と信号波形との関係を示すグラフであり、（ａ）図４に示すスタブ長のないスタブレス構成における信号のシミュレーション波形、（ｂ）（ａ）の構成よりスタブ長が長い構成における信号のシミュレーション波形、（ｃ）（ｂ）の構成よりさらにスタブ長が長い構成における信号のシミュレーション波形である。
【図２５】図24に対応して高速データの場合のスタブ長と信号波形との関係を示すグラフである。
【図２６】複数のメモリ装置などとされる半導体装置ＤがフライバイトポロジにてメモリコントローラＣに対してデイジーチェーンで接続、つまり直列に接続をおこなう状態を説明するための模式平面図である。
【図２７】基板表層のみに設けられた配線Ｆ，Ｗ０に接続される半導体パッケージＤの一面における端子配置と配線接続状態との関係を示すものであり、左右に伸延する配線Ｆに接続された端子Ｔと、右のみに伸延した配線Ｗ０に接続される端子Ｔ’の位置関係を説明する模式平面図である。
【図２８】多層基板において表層以外の配線によってフライバイ信号を接続するものであり、多層基板の内層または裏面側層に設けたメイン配線と接続したスタブを有するフライバイトポロジにおける模式平面図である。
【図２９】図２８の模式図におけるスタブを有するフライバイトポロジにおける多層基板内層に設けた配線を示す模式断面図である。
【図３０】図２８および図２９の接続状態のスタブを有する半導体装置とされたモジュールの表面を示す模式平面図である。
【発明を実施するための形態】
【００１９】
以下、本発明に係る半導体装置の第1実施形態を、図面に基づいて説明する。
図１は、本実施形態における半導体装置１０を示す模式断面図であり、図２は、図１に示す半導体装置１０の一例であるモジュールの表面における半導体パッケージのフライバイ配線による接続状態を模式的に示す平面図であり、図３は、本実施形態における半導体パッケージの底面端子配置を示す平面図である。
【００２０】
本実施形態における半導体装置１０は、図１〜図３に示すように、基板（配線基板）Ｂと、前記基板Ｂ上に搭載された複数の半導体パッケージＤ１と、を備えて構成される。前記基板Ｂは絶縁性の板部材で構成されており、図２に示すように、基板Ｂの上面（第１の面）には多数の配線ライン（第１の信号経路）Ｆが形成され、図１に示すように、基板Ｂの内部にはこれ以外の配線Ｗが高さの異なるように複数層積層されて配置されている。
【００２１】
基板Ｂ上面においては、図１に示すように、複数の半導体パッケージＤ１が、たとえば、メモリＤ１０、メモリＤ１１、メモリＤ１２、…、とされて設けられ、配線ラインＦの一端（第１の入力端）Ｆａが、メモリコントローラＣに接続されることや、基板Ｂがモジュールとされて、図２に示すように、複数の半導体パッケージＤ１に対して接続される配線ラインＦの一端が入力端Ｆａとして基板Ｂ端部に形成される構成とすることができる。
【００２２】
配線ライン（第１の信号経路）Ｆは、クロック信号、アドレス信号、コマンド信号のいずれか１以上を含む信号を伝達するフライバイ配線とされ、このフライバイ配線Ｆは、図３に示すように、半導体パッケージＤの裏面に金属のボールとして形成された端子（ボール）Ｔをアレイ状に配設したＢＧＡ方式によって半導体パッケージＤ１と接続される。ボールＴの配設位置は、例えば標準のボール間隔（ピッチ）が０．８ｍｍとされることができる。
【００２３】
図１，図２においてメモリＤ１０、メモリＤ１１、メモリＤ１２、…、とされた半導体パッケージＤ１の裏面（基板Ｂの第1の面に対向する半導体パッケージＤ１の面）におけるボールＴは、図３に示すように、図２と図１のフライバイ配線Ｆに接続する複数のボール（第１の端子）Ｔ１と、それ以外の配線ＷにビアＶを介して接続される複数のボール（第２の端子）Ｔ２とを少なくとも有し、これ以外に、図示しないが強度上の観点から配置され半導体パッケージＤ１を基板Ｂ上に支持固定するために設けられ信号配線に接続されないサポートボールを有することもできる。
【００２４】
半導体パッケージＤ１の裏面においては、これらボールＴ１とボールＴ２とが、図３に示すように、この半導体パッケージＤ１の裏面の片側にボール（第１の端子）Ｔ１が複数形成されるフライバイ領域（第１の領域）Ｒ１と、このフライバイ領域Ｒ１の反対側となる裏面にフライバイ領域Ｒ１から距離Ｘだけ離間して複数のボール（第２の端子）Ｔ２がまとめて形成される他の信号領域（第２の領域）Ｒ２と、これらフライバイ領域Ｒ１と他の領域Ｒ２とに挟まれた中央部分でボールＴが形成されていない配線接続用領域（第３の領域）Ｒ３とを備える。
【００２５】
図４は、本実施形態における半導体装置の基板表層におけるフライバイ配線を含む配線構造および基板表層における半導体パッケージ裏面の端子（ボール）配置およびその接続状態を示す模式平面図である。
【００２６】
この図４に示す例では、複数の半導体パッケージＤ１として隣接して整列するように設けられたメモリＤ１０、メモリＤ１１、メモリＤ１２と、メモリコントローラＣの入力端Ｆａから図１または図２に示す基板Ｂの表面に設けられた終端Ｒｔに至る複数のフライバイ配線Ｆが設けられる。
メモリＤ１０、メモリＤ１１、メモリＤ１２は、図の左右方向とされる接続方向に隣接して整列して基板表面に配置されるとともに、この接続方向に対してそれぞれフライバイ領域Ｒ１と他の領域Ｒ２とが平面視して同じ位置となるように基板Ｂ表面に配置されている。また、これらメモリＤ１０、メモリＤ１１、メモリＤ１２における複数のボールＴ１の用途配置順列はいずれもほぼ同じであり、それぞれの総ボール数に依らないものとする。
【００２７】
フライバイ配線Ｆは、図４に示すように、例えばメモリコントローラＣの端子Ｔにその一端Ｆａが接続されるとともに基板Ｂ表面を引き回されてメモリ半導体Ｄ１０のフライバイ端子Ｔ１に接続され、配線接続用領域Ｒ３を通過して他の領域Ｒ２のボールＴ２を回避して次のメモリ装置Ｄ１１のフライバイ領域Ｒ１のボールＴ１に接続され、配線接続用領域Ｒ３を通過して他の領域Ｒ２のボールＴ２を回避して終端Ｒｔに至るように設けられる。このようにフライバイ配線Ｆは、信号波形が悪化する反射ノイズを発生するスタブとなる分岐を有さずに構成されている。
【００２８】
図２４に図４に示す構成における信号のシミュレーション波形を示す。図２４（ａ）は本実施形態のようにスタブ長がない場合で、（ｂ）、（ｃ）になるにつれてそれぞれスタブ長が長くなった場合の波形を示している。この図からも明らかなように、スタブ長が長くなると、反射ノイズの影響により波形品質が悪くなり、本実施形態のようにスタブがない場合のトポロジの波形品質が最も良好であることがわかる。
図２５は、信号のデータレートを図２４に示したシミュレーションよりもさらに高速の信号の場合のシミュレーション波形である。図２５（ａ）は図２４（ａ）に対応したスタブ長なしの波形、図２５（ｂ）は図２４（ｂ）に対応したスタブ長の場合における波形を示している。
【００２９】
これら図２４、図２５に示すように、多層基板を用いた時の極力短く配線されたスタブ長であっても、データレートが高速になってくると反射により波形品質が悪化していることがわかる。
今後、動作速度の高速化が進んだ場合、フライバイトポロジにおける基板配線の「スタブレス」すなわちスタブを極力短くし好ましくはスタブをなくした状態の必要性がより一層大きくなることが予想される。
本実施形態においては、同一信号を持つ各半導体パッケージＤ１の接続端子であるボールＴ１が完全な数珠繋ぎでつながるように、ビアやスタブ配線を一切なくしたフライバイ構造の配線を実現することが可能となり、これにより、複数の半導体パッケージＤ１を「スタブレス」なフライバイトポロジで接続して、高速度が要求される半導体装置において波形品質の悪化を防止することが可能となる。
【００３０】
本第１実施形態においては、各半導体パッケージＤ１において、フライバイ領域Ｒ１におけるボールＴ１の配置間隔（ピッチ）と他の領域Ｒ２におけるボールＴ２のピッチとを等しくし、配線接続用領域Ｒ３の幅寸法Ｘがこれら両方の領域Ｒ１，Ｒ２におけるピッチよりも大きいように設定して、複数のフライバイ配線Ｆを複数の半導体パッケージＤ１の間で同一面内において接続可能としたが、これ以外にも、第２実施形態として、図５、図６に示すように、各半導体パッケージＤ２において、配線接続用領域Ｒ３を設けることなく、フライバイ領域Ｒ１と他の領域Ｒ２とを隣接するように設けるとともに、フライバイ領域Ｒ１において、ボールＴ１のピッチを拡げるようにすることも可能である。
【００３１】
図５は、本発明の第２実施形態における半導体装置の基板表層におけるフライバイ配線を含む配線構造および半導体パッケージ裏面の端子としてのボール配置およびその接続状態を示す模式平面図であり、図６は、本実施形態における半導体パッケージの底面端子配置を示す平面図である。
【００３２】
この場合、図５、図６に示すように、第１実施形態と同様に接続方向となる図の左右方向に隣接するように半導体パッケージＤ２０、半導体パッケージＤ２１、半導体パッケージＤ２２画は位置されている。これら半導体パッケージＤ２０、半導体パッケージＤ２１、半導体パッケージＤ２２においては、接続方向と直行する端部側である図の上側となる部分がフライバイ領域Ｒ１とされ、フライバイ領域Ｒ１に隣接して図の下側となる部分が他の領域とされている。
【００３３】
半導体パッケージＤ２０、半導体パッケージＤ２１、半導体パッケージＤ２２のフライバイ領域Ｒ１においては、上から一列目と２列目のボールＴ１の接続方向と直行する上下の間隔である縦方向のピッチＰ１と、上から２列目と３列目のボールＴ１の間隔である縦方向のピッチＰ２が、それぞれ、略均等とされる他の領域Ｒ２におけるボールＴ２の列間のピッチＰ０よりも大きくなり、フライバイ配線Ｆを図の左右方向（行方向）に引き回せるようになっている。
【００３４】
このピッチＰ１とされる部分における配線本数は、一列目のボール数と２列目のボール数の和から２を減じたものとなる。同様に、ピッチＰ２とされる部分における配線本数は、２列目のボール数と３列目のボール数の和から２を減じたものとなる。ピッチＰ１，Ｐ２はこれらの配線本数を引き回し可能な寸法に設定されればよい。つまり、配線間隔は当該配線部分の両脇にある端子数の和から２を減じた配線本数を配置可能に設定することができる。
【００３５】
第２実施形態によれば、半導体パッケージＤ２におけるボールＴ１、Ｔ２を配置することで、図７に示すように、フライバイ領域Ｒ１と他の領域Ｒ２との間隔を開けずに全てのボールピッチを同一にする従来の配置ではできなかったフライバイトポロジをスタブレスに実現することが可能となる。
【００３６】
また、第１および第２実施形態においては、フライバイ領域Ｒ１のボールＴ配置を基板縞型として、図８（ｂ）に示すように、基本的に行方向と列方向のピッチを等しい状態に設定し、ここから配線接続用領域Ｒ３を形成するか、または、列ピッチＰ１，Ｐ２を拡げるように配置をしたが、図８（ａ）に示すように、ボールＴを一行おきまたは一列おきに半ピッチ分ずらして配置する市松模様型とすることも可能である。このように各行又は各列でずらしたボール配置パターンとした場合、フライバイ配線Ｆの引き出しをより効率的におこなうことができる。
【００３７】
このように、第１実施形態および第２実施形態においては、半導体パッケージのパッケージボールの並び（配置）とその信号割り当てを設定することにより、スタブレスなフライバイ構造配線を可能にする。また、ボール配置に加えてパッケージ構造を工夫することでもフライバイ構造をスタブレスにすることが可能である。
【００３８】
以下、本発明に係る半導体装置の第３実施形態を、図面に基づいて説明する。
上述した図１から図８に示す第１および第２実施形態で対応する構成には同一の符号を付してその説明を省略する。
【００３９】
本実施形態においては、図９〜図１８に示すように、フライバイ配線Ｆがスタブレス基板Ｂ表面上で複数部分Ｆ０１，Ｆ０２…のように断続的に分割されつつ配置され、かつ、スタブレスを実現した構成とされる。
【００４０】
図１６は、第１実施形態における図１に対応する本実施形態における半導体装置３０を示す断面図であり、本実施形態の半導体装置３０においては、図１６に示すように、メモリコントローラＣのボールＴと入力端Ｆａで接続されたフライバイ配線Ｆは、複数の半導体パッケージＤ３のうち、最初に接続されるメモリ（半導体パッケージ）Ｄ３０のボール（第1の端子）Ｔ１の位置から、このボールＴ１と半導体パッケージＤ３０の内部又はその表面で接続されるボール（第３の端子）Ｔ３の位置までが分断されて、入力端Ｆａから半導体パッケージＤ３０のボールＴ１までがフライバイ配線Ｆ００とされ、半導体パッケージＤ３０のボールＴ３の位置から次の半導体パッケージＤ３１のボールＴ１までがフライバイ配線Ｆ０１とされ、同様に、半導体パッケージＤ３１のボールＴ３の位置から次の半導体パッケージＤ３２のボールＴ１までがフライバイ配線Ｆ０２…とされて分岐を有さない１本の経路として形成されている。
【００４１】
図１７は、本発明の第３実施形態における半導体装置のフライバイ配線を含む配線構造および半導体パッケージ裏面の端子としてのボール配置を示すとともに、半導体パッケージに設けられた導通経路と端子としてのボールとの接続状態とを示す模式平面図であり、図１８は、図１７における半導体装置の基板表層におけるフライバイ配線を含む配線構造および基板表層における半導体パッケージ裏面の端子としてのボール配置を示す模式平面図である。
【００４２】
メモリ（半導体パッケージ）Ｄ３０，Ｄ３１，Ｄ３２，…には、図１６、図１７、図１８に示すように、それぞれ、その内部に導通経路Ｆｂが設けられてパッケージ裏面となる同一のパッケージ配置面に配置されたボールＴ１とボールＴ３とを接続するようになっている。
なお、図１８においては、図１６、図１７に示す構成の基板Ｂ上面における配線を示している。このように本実施形態では、それぞれの半導体パッケージＤ３において、それぞれフライバイ配線Ｆに対して対応するボールＴ１とボールＴ３との一組が必須となり、これらのボールＴ１，Ｔ３の組がフライバイ配線Ｆの本数分設けられる。
【００４３】
図９〜図１１は、本実施形態における導通経路の半導体パッケージ内部での接続状態を示すための半導体パッケージ及びその近傍における各例を示す模式断面図である。なお、図９以降の断面時において、基板Ｂ内部に設けられた他の配線Ｗは適宜省略することがある。
【００４４】
具体的には、図１６、図１７、図１８に示した半導体パッケージＤ３０，Ｄ３１，Ｄ３２，…の内部に設けられてボールＴ１とボールＴ３とを接続する導通経路の構成例として、図９に示すように、半導体パッケージＤ３ａの内部で、ＬＳＩ等のチップＤｔが載せられたパッケージ基板Ｄｂ内部に設けた配線（導通経路）Ｆｂを有する構成とすることや、図１０に示すように、半導体パッケージＤ３ｂの内部で、パッケージ基板Ｄｂに搭載するＬＳＩチップＤｔ内部配線（導通経路）ＦｔｂとボールＴ１，Ｔ３までの貫通電極（導通経路）ＤＶでショートさせる構成とすることや、図１１に示すように、半導体パッケージＤ３ｃの内部で、パッケージ基板Ｄｂに搭載され貫通電極ＤｔＶによって接続される複数のＬＳＩチップＤｔの最上段にフライバイ信号用の配線（導通経路）Ｆｃｂを設ける構成とすることができ、図９、図１０、図１１に示した構成により、フライバイ配線Ｆに対して対応する一組のボールＴ１とボールＴ３とを導通経路によりショートさせる構成とすることができる。
【００４５】
図１２は、図１１に示した半導体パッケージＤ３ｃを複数有する構成の場合においてフライバイ配線の接続状態を示す模式断面図であり、この構成の場合、図１６、図１７、図１８に示した入力端Ｆａから入力されたフライバイ信号は、図１２に示すように、フライバイ配線Ｆ００、フライバイ配線Ｆ００に接続されたメモリＤ３ｃ０のボールＴ１、このボールＴ１からパッケージＤ３ｃ０内部を、ボールＴ１に接続されたパッケージ基板Ｄｂの貫通電極ＤＶ、複数のチップＤｔを貫通する貫通電極ＤｔＶを介して、最上部に積層されたチップＤｔに設けられた導通経路Ｆｃｂ、貫通電極ＤｔＶ、貫通電極ＤＶ、ボールＴ１とは別のボールＴ３までパッケージＤ３ｃ０内部を巡って伝達される。次いで、基板Ｂ表面上でボールＴ３に接続されたフライバイ配線Ｆ０１、フライバイ配線Ｆ０１に接続されたメモリＤ３ｃ１のボールＴ１、このボールＴ１からパッケージＤ３ｃ１内部を、ボールＴ１に接続されたパッケージ基板Ｄｂの貫通電極ＤＶ、複数のチップＤｔを貫通する貫通電極ＤｔＶを介して、最上部に積層されたチップＤｔに設けられた導通経路Ｆｃｂ、貫通電極ＤｔＶ、貫通電極ＤＶ、ボールＴ１とは異なるボールＴ３までを伝達される。
【００４６】
そして、基板Ｂ上面でこのボールＴ３に接続されたフライバイ配線Ｆ０２、フライバイ配線Ｆ０２に接続されたメモリＤ３ｃ２のボールＴ１から、パッケージＤ３ｃ２内部をこのＴ１に接続されたパッケージ基板Ｄｂの貫通電極ＤＶ、複数のチップＤｔを貫通する貫通電極ＤｔＶを介して、最上部に積層されたチップＤｔに設けられた導通経路Ｆｃｂ、貫通電極ＤｔＶ、貫通電極ＤＶ、ボールＴ１とは別のボールＴ３、このボールＴ３に接続されたフライバイ配線Ｆ０３、…を伝達されることになる。これにより、分岐がなくスタブレスなフライバイトポロジを有するフライバイ配線Ｆが形成されている。
ここで、貫通電極ＤｔＶを用いてかつスタブレスとするためには、最上部のチップＤｔ上に配線（導通経路）Ｆｃｂを設け、パッケージ厚さ方向の貫通電極ＤＶ，ＤｔＶはそれぞれその全長を用いることが必要となる。
【００４７】
さらに、本実施形態においては、図１４に示すように、パッケージＤ３ｄのさらに上側に図１３に示すように各ボール（端子）Ｔをショートさせる回路Ｆｅｂを有するパッケージＤ３ｅを設けることができる。
【００４８】
図１３は、本実施形態における半導体パッケージにおいてスタブレスに接続するために別に設けたパッケージに設けられる導通経路とこの導通経路によりショートさせるボールの配置関係及び導これらの接続状態を示すための平面図であり、図１４は、図１３に示す別パッケージおよびこの別パッケージを載置した半導体パッケージにおける接続状態を示すための半導体パッケージ及びその近傍を示す模式断面図である。
【００４９】
本実施形態においては、パッケージＤ３ｄの上側に接続され導通経路となるパッケージＤ３ｅを設けることで、このパッケージＤ３ｅとボールＴ１，Ｔ３とを接続させることができる。この場合、パッケージＤ３ｄにおけるパッケージ厚さ方向の貫通電極ＤＶはその全長を用い、また、パッケージＤ３ｄのチップＤｔ上からパッケージＤ３ｅにおいては経路が分岐しないように接続され、パッケージＤ３ｄ内部の回路構成には大幅な変更を行うことなくスタブレスなフライバイ構造が実現できる。
【００５０】
図１５は、本実施形態における半導体パッケージにおいてスタブレスに接続するために導通経路として、半導体パッケージＤ３ｄ内部とは接続されていない少なくとも一組の端子を半導体パッケージ裏面においてショートさせる回路Ｆｆｂが設けられた状態を示すための模式断面図である。
【００５１】
さらに、本実施形態においては、図１５に示すように、パッケージＤ３ｄの下側に図１３に示したように各ボール（端子）Ｔのうち、フライバイ配線に接続するボールＴ１とボールＴ３とだけをショートさせる回路Ｆｆｂを設け、パッケージＤ３ｄの下側で基板Ｂに対向する面において、このパッケージＤ３ｄ内部とは接続されていないボールＴ１とボールＴ３とを接続させることができる。この場合、ボールＴ１とボールＴ３とをスタブレスに接続可能なように、ボールＴ１とボールＴ３およびこれらの間のボールの配置は、そのピッチを拡げるようにすることもできる。
【００５２】
本実施形態においては、いずれも、フライバイ系信号に対して、基板表面から半導体パッケージへの入力、半導体パッケージ（チップ）から基板への出力となる各々２つで一組のボールを対応させ、多層基板中の基板内配線層ではなく、チップとボールとの間に配置されたパッケージ基板等を通し、複数の半導体パッケージのコマンド及びアドレス信号対応するボールを１本の配線で枝分かれなく接続する。つまり、フライバイ系信号が、ＤＲＡＭチップ等である半導体パッケージ内を入力側のボールから出力側のボールへスタブなしの状態、もしくは信号波形に影響が出ない程度に非常に短いスタブしかない状態で通過することを可能とする。これにより、マザーボード等とされる基板内の配線を用いた場合よりも、スタブの影響を小さくする。
【００５３】
つまり、本実施形態においては、半導体パッケージＤ３のボール配置面にある２つ１組の同一信号用ボールＴ１，Ｔ３が、パッケージＤ３の内部又は外部でショートされ電気的に繋がることになる。半導体パッケージに到達したフライバイ信号は、一度基板Ｂ表面から離れ、パッケージＤ３内部又は外面に用意された一定の信号経路Ｆを進み、スタブを発生させることなく、再度別の配線を通って基板Ｂ表面のフライバイ配線Ｆに戻っていく。その基板Ｂ面上のフライバイ配線Ｆを異なる半導体パッケージＤ３へ接続するように、それぞれのフライバイ配線Ｆを構成することで、スタブレスなフライバイトポロジの配線が実現可能になる。これにより、パッケージを実装する基板領域でのボール間配線や、複雑な配線の引き回しを回避でき、容易に基板配線と半導体パッケージのボールを繋げることができ、上述した実施形態と同様の効果を奏することができる。
【００５４】
以下、本発明に係る半導体装置の第４実施形態を、図面に基づいて説明する。
上述した図１から図１８に示す第１〜第３実施形態で対応する構成には同一の符号を付してその説明を省略する。
【００５５】
本実施形態の半導体装置４０においては、図１９〜図２３に示すように、第３実施形態で示す分断されたフライバイ配線Ｆの複数部分Ｆ３０，Ｆ３１，Ｆ３２…が、その途中でさらに分割されるとともに他の階層の配線へと分岐しないように接続され、かつ、スタブレスを実現した構成とされる。
【００５６】
図１９は、本実施形態における半導体装置４０を示すもので、スタブレスに内部配線を用いてフライバイ配線を接続した状態を説明する模式断面図であり、図２０は、本実施形態における半導体パッケージの底面端子配置および端子と基板表面配線との関係を示すもので、フライバイ領域（第１の領域）Ｒ１と、フライバイ領域Ｒ１に隣接した他の信号領域（第２の領域）Ｒ２と、フライバイ領域Ｒ１の端子と、内部階層に設けられたフライバイ配線と接続されるビアＶとの基板表面における接続状態を示す平面図である。
図２１は、本実施形態における半導体装置の基板表層における配線と基板内部に位置する配線層と厚み方向配線との接続状態を含む配線構造および基板表層における半導体パッケージ裏面の端子としてのボール配置およびその接続状態を示す模式平面図である。
【００５７】
この図１９に示す例では、複数の半導体パッケージＤ４として隣接して整列するようにメモリＤ４０、メモリＤ４１、メモリＤ４２と、これに接続されるメモリコントローラＣが設けられ、基板Ｂ１表面に位置するメモリコントローラＣの入力端Ｆａから図２１に示す基板Ｂ１の表面に設けられた終端Ｒｔに至る分岐しないフライバイ配線として、図１９に示すように、基板Ｂ１の表面に設けられたフライバイ配線Ｆ４０、フライバイ配線Ｆ４１、フライバイ配線Ｆ４２、および、基板Ｂ１の厚み方向内側位置となる階層に第２の信号経路として内部フライバイ配線Ｆｇ０、内部フライバイ配線Ｆｇ１、内部フライバイ配線Ｆｇ２、内部フライバイ配線Ｆｇ３、が設けられる。これら基板Ｂ１の表面のフライバイ配線Ｆ４０、フライバイ配線Ｆ４１、フライバイ配線Ｆ４２、および、基板Ｂ１の厚み方向内側位置となる階層の内部フライバイ配線Ｆｇ０、内部フライバイ配線Ｆｇ１、内部フライバイ配線Ｆｇ２、内部フライバイ配線Ｆｇ３、は、ビアＶによって接続されて分岐のないフライバイ配線を形成している。
【００５８】
具体的には、図１９に示すように、基板Ｂ１表面の入力端Ｆａに基板Ｂ１の表面のフライバイ配線Ｆ４０の一端が接続される。フライバイ配線Ｆ４０の他端はビアＶ０により内部フライバイ配線Ｆｇ０の一端が接続される。内部フライバイ配線Ｆｇ０の他端はビアＶ２により基板Ｂ１表面のフライバイ配線Ｆ４０の一端に接続される。フライバイ配線Ｆ４０の他端はメモリＤ４０のボールＴ１に接続されるとともに、このフライバイ配線Ｆ４０の他端およびメモリＤ４０のボールＴ１はビアＶ１を介して内部フライバイ配線Ｆｇ０の一端に接続されている。
【００５９】
内部フライバイ配線Ｆｇ１の他端はビアＶ２により基板Ｂ１表面のフライバイ配線Ｆ４１の一端に接続される。フライバイ配線Ｆ４１の他端はメモリＤ４１のボールＴ１に接続されるとともに、このフライバイ配線Ｆ４１の他端およびメモリＤ４１のボールＴ１はビアＶ１を介して内部フライバイ配線Ｆｇ２の一端に接続されている。
内部フライバイ配線Ｆｇ２の他端はビアＶ２により基板Ｂ１表面のフライバイ配線Ｆ４２の一端に接続される。フライバイ配線Ｆ４２の他端はメモリＤ４２のボールＴ１に接続されるとともに、このフライバイ配線Ｆ４２の他端およびメモリＤ４２のボールＴ１はビアＶ１を介して内部フライバイ配線Ｆｇ３の一端に接続されている。以下、メモリＤ４３以降が同様に接続される。
【００６０】
内部フライバイ配線Ｆｇ０、内部フライバイ配線Ｆｇ１、内部フライバイ配線Ｆｇ２、内部フライバイ配線Ｆｇ３、は、図１９に示すように、基板Ｂ１の厚み方向内側の同じ深さ位置となる同階層に設けられる。
メモリＤ４０、メモリＤ４１、メモリＤ４２は、図１９また図２１に示すように、図の左右方向とされる接続方向に隣接して整列して基板表面に配置される。これらのメモリＤ４の裏面（基板Ｂ１の第1の面に対向する半導体パッケージＤ４の面）には、図２０に示すように、多数のボールＴが設けられ、ボールＴは、図１９に示すように、図１９と図２１におけるフライバイ配線Ｆ４に接続する複数のボール（第１の端子）Ｔ１と、図示しないそれ以外の配線にビアＶを介して接続される複数のボール（第２の端子）Ｔ２とを少なくとも有し、これ以外に、図示しないが強度上の観点から配置され半導体パッケージＤ１を基板Ｂ上に支持固定するために設けられ信号配線に接続されないサポートボールを有する。
【００６１】
メモリＤ４０、メモリＤ４１、メモリＤ４２においては、図２０に示すように、これらボールＴ１とボールＴ２とが、図２０、図２１における上側とされる半導体パッケージＤ４の裏面の片側において、ボール（第１の端子）Ｔ１が複数形成されるフライバイ領域（第１の領域）Ｒ１が設けられ、図２０、図２１における下側とされる半導体パッケージＤ４の裏面の片側において、ボール（第２の端子）Ｔ２が複数形成される他の信号領域（第２の領域）Ｒ２が設けられる。
また、メモリＤ４０、メモリＤ４１、メモリＤ４２は、図２１に示すように、図示横方向となる接続方向に対してそれぞれフライバイ領域Ｒ１と他の領域Ｒ２とが平面視して同じ縦位置となるように基板Ｂ１表面に配置されている。
【００６２】
また、図１９〜図２１に示すように、基板Ｂ１の内部には、内部フライバイ配線（第２の信号経路）Ｆｇが設けられて、ビアＶによりフライバイ配線Ｆ４０，Ｆ４１，Ｆ４２、…を接続している。
図１９〜図２１に示すように、入力端Ｆａを有する基板Ｂ１表面上のフライバイ配線Ｆ４０ａは、半導体パッケージＤ４０に接続される前に他端部をビアＶ１に接続され、このビアＶ１よってより深い階層の内部フライバイ配線Ｆｇ０の一端部へと接続される。内部フライバイ配線Ｆｇ０の他端部は、ビアＶ２によって基板Ｂ１表面上のフライバイ配線Ｆ４０の一端部に接続され、フライバイ配線Ｆ４０の他端部は半導体パッケージＤ４０のボールＴ１に接続される。
【００６３】
このボール（パッケージボール）Ｔ１は、pad-on-viaとされて、ビアＶ１によって、深い階層の内部フライバイ配線Ｆｇ１の一端部へと接続される。内部フライバイ配線Ｆｇ１の他端部は、ビアＶ２によって基板Ｂ１表面上のフライバイ配線Ｆ４１の一端部に接続され、フライバイ配線Ｆ４１の他端部は半導体パッケージＤ４１のボールＴ１に接続される。このボールＴ１は、pad-on-viaとされて、ビアＶ１によって、深い階層の内部フライバイ配線Ｆｇ２の一端部へと接続される。内部フライバイ配線Ｆｇ２の他端部は、ビアＶ２によって基板Ｂ１表面上のフライバイ配線Ｆ４２の一端部に接続され、フライバイ配線Ｆ４２の他端部は半導体パッケージＤ４２のボールＴ１に接続される。このボールＴ１は、pad-on-viaとされて、ビアＶ１によって、深い階層の内部フライバイ配線Ｆｇ３の一端部へと接続される。このビアＶ１は平面視してメモリＤ４近傍に設けられる。ここで、近傍とは、平面視した状態でボールＴ１と略等しい間隔でビアＶ１，Ｖ２を基板Ｂ１に設けることを意味する。
【００６４】
ここで、ビアＶ１，Ｖ２は、図１９〜図２１に示すようにその上端で基板Ｂ１上のフライバイ配線Ｆ４に接続するとともに、その下端で基板Ｂ１内部の内部フライバイ配線Ｆｇに接続する。
このように、本実施形態の半導体パッケージＤ４においては、第１実施形態のパッケージＤ１、第２実施形態のパッケージＤ２と同様に、フライバイ配線Ｆに対応するボールＴ１をパッケージの配置面(底面)に１つだけ設ければよい。
【００６５】
図２２は、本実施形態における他の例とされる半導体パッケージの底面端子配置および端子と基板表面配線との関係を示すもので、内部フライバイ配線Ｆｇから基板表面の端子Ｔ１への接続をpad-on-viaとはせずに、内部フライバイ配線Ｆｇへ接続するビアＶ１とビアＶ２とを平面視して別の位置に設けるものを示す模式断面図である。
【００６６】
本実施形態においては、上述したように、パッケージＤ４へ信号入力するボールＴ１は、pad-on-viaとされ、かつ、ビアＶ１によって、深い階層の内部フライバイ配線Ｆｇの一端部へと接続されていたが、図２２〜図２３に示すように、pad-on-viaとはせずに、ボールＴ１への接続と、内部フライバイ配線Ｆｇの一端部へ接続するビアＶ１とを別に設ける半導体装置４１とすることもできる。この場合、基板Ｂ２表面において、フライバイ配線Ｆ４の両端部はビアＶ１，Ｖ２によって、内部フライバイ配線Ｆｇの端部へと接続されるとともに、このフライバイ配線Ｆ４の途中で、ボールＴ１に接続することになる。
【００６７】
本実施形態においては、ビアＶ１，Ｖ２によって、フライバイ配線Ｆを異なる階層にもうけた内部フライバイ配線Ｆｇに接続してスタブレスな構造としているので、ボールピッチの変更をおこなわずに、パッケージ配置、および、フライバイ配線の配置にさらなる自由度を持たせることが可能となる。
【００６８】
図２３は、本実施形態における他の例とされる半導体パッケージの底面端子配置および端子と基板表面配線との関係を示すもので、ボールＴ１への接続と、内部フライバイ配線Ｆｇの一端部へ接続するビアＶ１とを別に設けるとともに、ボールＴを一行おきまたは一列おきに半ピッチ分ずらして配置する市松模様型とした状態を示す模式平面図である。
【００６９】
なお、図２３に示すように、本実施形態においては、図８（ａ）に示したものと同様に、ボールＴを一行おきまたは一列おきに半ピッチ分ずらして配置する市松模様型としたがこれ以外の配置も可能である。
【００７０】
本発明は、上述した実施形態における半導体パッケージパターン等の構成に限定されるものではなく、分岐を有さない１本の経路としてフライバイトポロジが実現可能なものであれば、他の構成とすることも可能である。
【符号の説明】
【００７１】
１０，３０，４０…半導体装置、Ｂ…基板（配線基板）、Ｄ１、Ｄ２，Ｄ３，Ｄ４…半導体パッケージ、ＤＶ…貫通電極（導通経路）、Ｆ，Ｆ００，Ｆ０１，Ｆ０２，Ｆ０３，Ｆ４…フライバイ配線（第１の信号経路）、Ｆａ…一端（第１の入力端）、Ｆｂ…配線（導通経路）、Ｆｃｂ…配線（導通経路）、Ｆｇ…内部フライバイ配線（第２の信号経路）、Ｆｔｂ…内部配線（導通経路）、Ｔ…ボール（端子）、Ｔ１…ボール（第１の端子）、Ｔ２…ボール（第２の端子）、Ｔ３…ボール（第３の端子）、Ｒ１…フライバイ領域（第１の領域）、Ｒ２…他の信号領域（第２の領域）、Ｒ３…配線接続用領域（第３の領域）、Ｖ１，Ｖ２…ビア
【図１】
2012009601.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2012009601.tif 000030
【図２９】
2012009601.tif 000031
【図３０】
2012009601.tif 000032
【手続補正書】
【提出日】平成23年6月27日(2011.6.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の面を有する配線基板と、
前記配線基板の前記第１の面に対面する第２の面を有する第１の半導体パッケージと、
前記配線基板の前記第１の面に対面する第３の面を有する第２の半導体パッケージと、
前記配線基板の前記第１の面に配置され、制御装置から供給される複数の第１の信号のそれぞれを受け取る複数の端子を含む第１の端子群と、
前記第１の半導体パッケージの前記第２の面と前記配線基板の前記第１の面との間を接続する複数の端子を含む第２の端子群と、
前記第２の半導体パッケージの前記第３の面と前記配線基板の前記第１の面との間を接続する複数の端子を含む第３の端子群と、
各々が、前記第１の端子群の前記複数の端子のうちの対応する１つと、前記第２の端子群の前記複数の端子のうちの対応する１つと、前記第３の端子群の前記複数の端子のうちの対応する１つとに共通に接続される複数の第１の信号経路であって、当該複数の信号線のそれぞれは、分岐を有さずに前記第１の端子群の前記複数の端子のうちの前記対応する１つと、前記第２の端子群の前記複数の端子のうちの前記対応する１つと、前記第３の端子群の前記複数の端子のうちの前記対応する１つとを接続する、前記複数の第１の信号経路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記複数の第１の信号経路は、前記配線基板の前記第１の面と平行な平面内で互いに交差しないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の第１の信号経路は、前記配線基板の内部を介することなく前記配線基板の前記第１の面上を延伸することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の半導体パッケージの前記第２の面と前記配線基板の前記第１の面との間を接続し、かつ、前記複数の第１の信号経路と絶縁されている複数の端子を含む第４の端子群と、
前記第２の半導体パッケージの前記第３の面と前記配線基板の前記第１の面との間を接続し、かつ、前記複数の第１の信号経路と絶縁されている複数の端子を含む第５の端子群と、をさらに含み、
前記第１の半導体パッケージの前記第２の面は、前記第２の端子群が配置される第１の領域と前記第４の端子群が配置される第２の領域と当該第１及び当該第２の領域に挟まれた第３の領域とを含み、前記第２の半導体パッケージの前記第３の面は、前記第３の端子群が配置される第４の領域と前記第５の端子群が配置される第５の領域と当該第４及び当該第５の領域に挟まれた第６の領域とを含み、前記複数の第１の信号経路のそれぞれは、前記第１の半導体パッケージの前記第２の領域を通過せずに前記第１及び前記第３の領域を通過し、前記第２の半導体パッケージの前記第５の領域を通過せずに前記第４及び第６の領域を通過することを特徴とする請求項１に記載の半導体装置。
【請求項５】
複数の半導体パッケージと、
第１の面と当該第１の面に配置された複数の端子とを有し、当該第１の面に前記複数の半導体パッケージが実装された配線基板であって、
前記複数の端子のうちで、制御装置から供給される複数の第１の信号のそれぞれを受け取る複数の端子を含む第１の端子群と
各々が、前記複数の端子のうちで、対応する１つの半導体パッケージに接続された複数の端子を含む複数の第２の端子群と、
各々が、前記第１の端子群の前記複数の端子のうちの対応する１つと前記第２の端子群の各々の前記複数の端子のうちの対応する１つに共通に接続される複数の第１の信号経路であって、当該複数の第１の信号経路は前記配線基板の内部を介さずに前記第１の面に配置される前記複数の第１の信号経路と、を含む前記配線基板と、
を備えることを特徴とする半導体装置。
【請求項６】
前記複数の第１の信号経路の各々が、分岐を含まないことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数の第１の信号の各々が、クロック信号、アドレス信号、又は、コマンド信号であることを特徴とする請求項６に記載された半導体装置。
【請求項８】
前記配線基板が、各々が、前記複数の端子のうちで、対応する１つの半導体パッケージに接続され、かつ、前記配線基板上において前記複数の第１の信号線のいずれからも絶縁された複数の端子を含む複数の第３の端子群を含み、前記複数の半導体パッケージの各々は、前記複数の第２の端子群のうちの対応する１つに接続される第１の領域と前記複数の第３の端子群のうちの対応する１つに接続される第２の領域と当該第１の領域と当該第２の領域とに挟まれた第３の領域とを備え、前記複数の第１の信号経路は、前記複数の半導体パッケージの前記第３の領域に対面する前記配線基板上の領域を通過することを特徴とする請求項５に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明の半導体装置は、第１の面を有する配線基板と、前記配線基板の前記第１の面に対面する第２の面を有する第１の半導体パッケージと、前記配線基板の前記第１の面に対面する第３の面を有する第２の半導体パッケージと、前記配線基板の前記第１の面に配置され、制御装置から供給される複数の第１の信号のそれぞれを受け取る複数の端子を含む第１の端子群と、前記第１の半導体パッケージの前記第２の面と前記配線基板の前記第１の面との間を接続する複数の端子を含む第２の端子群と、前記第２の半導体パッケージの前記第３の面と前記配線基板の前記第１の面との間を接続する複数の端子を含む第３の端子群と、各々が、前記第１の端子群の前記複数の端子のうちの対応する１つと、前記第２の端子群の前記複数の端子のうちの対応する１つと、前記第３の端子群の前記複数の端子のうちの対応する１つとに共通に接続される複数の第１の信号経路であって、当該複数の信号線のそれぞれは、分岐を有さずに前記第１の端子群の前記複数の端子のうちの前記対応する１つと、前記第２の端子群の前記複数の端子のうちの前記対応する１つと、前記第３の端子群の前記複数の端子のうちの前記対応する１つとを接続する、前記複数の第１の信号経路と、を備えることにより上記課題を解決した。
本発明において、前記複数の第１の信号経路は、前記配線基板の前記第１の面と平行な平面内で互いに交差しないことがより好ましい。
本発明において、前記複数の第１の信号経路は、前記配線基板の内部を介することなく前記配線基板の前記第１の面上を延伸することができる。
本発明において、前記第１の半導体パッケージの前記第２の面と前記配線基板の前記第１の面との間を接続し、かつ、前記複数の第１の信号経路と絶縁されている複数の端子を含む第４の端子群と、
前記第２の半導体パッケージの前記第３の面と前記配線基板の前記第１の面との間を接続し、かつ、前記複数の第１の信号経路と絶縁されている複数の端子を含む第５の端子群と、をさらに含み、
前記第１の半導体パッケージの前記第２の面は、前記第２の端子群が配置される第１の領域と前記第４の端子群が配置される第２の領域と当該第１及び当該第２の領域に挟まれた第３の領域とを含み、前記第２の半導体パッケージの前記第３の面は、前記第３の端子群が配置される第４の領域と前記第５の端子群が配置される第５の領域と当該第４及び当該第５の領域に挟まれた第６の領域とを含み、前記複数の第１の信号経路のそれぞれは、前記第１の半導体パッケージの前記第２の領域を通過せずに前記第１及び前記第３の領域を通過し、前記第２の半導体パッケージの前記第５の領域を通過せずに前記第４及び第６の領域を通過することができる。
本発明において、複数の半導体パッケージと、
第１の面と当該第１の面に配置された複数の端子とを有し、当該第１の面に前記複数の半導体パッケージが実装された配線基板であって、
前記複数の端子のうちで、制御装置から供給される複数の第１の信号のそれぞれを受け取る複数の端子を含む第１の端子群と
各々が、前記複数の端子のうちで、対応する１つの半導体パッケージに接続された複数の端子を含む複数の第２の端子群と、
各々が、前記第１の端子群の前記複数の端子のうちの対応する１つと前記第２の端子群の各々の前記複数の端子のうちの対応する１つに共通に接続される複数の第１の信号経路であって、当該複数の第１の信号経路は前記配線基板の内部を介さずに前記第１の面に配置される前記複数の第１の信号経路と、を含む前記配線基板と、
を備えることができる。
本発明において、前記複数の第１の信号経路の各々が、分岐を含まないことができる。
本発明において、前記複数の第１の信号の各々が、クロック信号、アドレス信号、又は、コマンド信号であることができる。
本発明において、前記配線基板が、各々が、前記複数の端子のうちで、対応する１つの半導体パッケージに接続され、かつ、前記配線基板上において前記複数の第１の信号線のいずれからも絶縁された複数の端子を含む複数の第３の端子群を含み、前記複数の半導体パッケージの各々は、前記複数の第２の端子群のうちの対応する１つに接続される第１の領域と前記複数の第３の端子群のうちの対応する１つに接続される第２の領域と当該第１の領域と当該第２の領域とに挟まれた第３の領域とを備え、前記複数の第１の信号経路は、前記複数の半導体パッケージの前記第３の領域に対面する前記配線基板上の領域を通過することができる。
本発明の半導体装置は、第１の面を有する配線基板と、該第１の面上に設けられる複数の第１の入力端と、該第１の入力端にそれぞれ接続される複数の第１の信号経路と、この第１の入力端から供給される第１の信号を第１の端子を介して受ける複数の半導体パッケージと、を具備し、
前記複数の半導体パッケージが前記第1の端子を介して前記第1の信号を受けるように前記第1の面上に実装されるとともに、
前記第１の信号経路が前記第１の入力端に対応して分岐を有さない１本の経路として形成され、前記複数の第１の入力端とこれに対応する前記複数の半導体パッケージの前記複数の第１の端子とが各々前記複数の第１の信号経路のうちの対応する１つによってフライバイ形式にて接続されることにより上記課題を解決した。
本発明において、前記複数の第１の信号が、クロック信号、アドレス信号、コマンド信号のいずれか１以上を含むことがより好ましい。