(57)【要約】【課題】基板のエッジ部分での膜剥がれを防止し、半導体装置を効率良く製造する。【解決手段】基板１の上方に低誘電体膜３１を形成する際に、基板１のエッジ部分１Ａをエッジカット工程にて洗い流すことで段差部３１Ａが形成される。低誘電体膜３１に配線溝４１を形成した後、導電膜４３を埋め込む。基板１のエッジ部分１Ａの導電膜４３を洗い流すと、導電膜４３が埋め込まれていない配線溝４１Ａが形成される。配線溝４１Ａを保護フィルム５１で覆ってから、ＣＭＰ法にて余分な導電膜４３を除去する。この後、保護フィルム５１を基板１から取り外す。【選択図】図１Ｇ
2012243793.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に塗布材料を塗布し、前記基板のエッジ部分の前記塗布材料を除去した後に、加熱して前記基板の上方に絶縁膜を形成すると共に、
前記絶縁膜に溝を形成する工程と、
前記溝に導電膜を埋め込む工程と、
前記基板のエッジ部分の前記導電膜を除去する工程と、
前記基板のエッジ部分を保護フィルムで覆う工程と、
前記絶縁膜上の前記導電膜を研磨によって除去する工程と、
研磨終了後に前記保護フィルムを前記基板から取り除く工程と、
を含む半導体装置の製造方法。
【請求項２】
前記保護フィルムは、前記導電膜が埋め込まれていない前記絶縁膜の前記溝を覆うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
研磨後の前記基板の上方に残った前記保護フィルムに紫外線を照射して除去することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記基板のエッジ部分の前記塗布材料を除去したときの形成される段差部の高さ以上の膜厚の前記保護フィルムを貼り付けることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記基板を回転させながら、帯状の前記保護フィルムを前記基板のエッジ部分に貼り付けることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化及び動作の高速化を目的として、半導体回路の高集積化が進んでいる。これに伴って、半導体回路の配線幅や配線ピッチが縮小化している。配線幅や配線ピッチの縮小化は、半導体回路の配線抵抗の増加や、配線間容量の増加に原因になる。そこで、配線遅延の増大を防止する方法の一つとして、層間絶縁膜に低誘電率（Ｌｏｗ−ｋ）膜を用いた製造プロセスが開発されている。低誘電率の層間絶縁膜は、例えば、スピン塗布方式を用いて基板の表面に塗布した後に、加熱によって硬化させることで形成される。
【０００３】
さらに、配線遅延の増大を防止する他の方法としては、低抵抗の配線金属材料を用いることがある。従来、配線材料はアルミニウム（Ａｌ）の利用が一般的であったが、半導体装置の微細化、動作の高速化に対してアルミニウムでは限界がある。そのため、エレクトロマイグレーションに強く、比抵抗の小さい銅（Ｃｕ）配線が必要になっている。ところが、銅膜は、ドライエッチングが困難である。このために、低誘電体膜に予め配線溝を形成し、硫酸銅めっき液を用いた電解めっき法で配線溝に銅膜を埋め込んだ後、低誘電体膜の表面の余分な銅膜をＣＭＰ（Chemical Mechanical Polishing）によって除去して配線の平坦化するダマシン工程（Ｃｕ−ＣＭＰ工程）が採用される。
【０００４】
ここで、スピン塗布方式を用いて低誘電体膜を形成すると、基板の周辺のエッジ部分に塗布材料が回り込むことがある。エッジ部分に形成された低誘電体膜は、後の工程などで、基板から剥がれることがあり、基板を搬送するカセットや、半導体製造装置を汚す原因になり易かった。そこで、塗布材料を基板に塗布した後に、エッジリンス工程を実施して基板のエッジ部分の塗布材料を洗い流す。これによって、塗布材料の回り込みが防止される。
【０００５】
また、配線溝に銅膜を埋め込んだときは、他の半導体製造装置を金属汚染しないように、エッジリンス工程を実施する。エッジリンス工程では、基板のエッジ部分の銅膜が除去される。そのため、基板のエッジ部分に銅膜が埋め込まれていない配線溝が発生することがある。ＣＭＰ法による銅膜の研磨では、基板のエッジ部分が研磨され易いので銅膜が埋め込まれていない配線溝が崩れ、低誘電体膜が剥がれることがある。基板から剥がれた低誘電体膜は、スクラッチ(研磨傷)や配線のショートの原因になり易い。
【０００６】
そこで、従来の半導体装置の製造方法では、銅膜が埋め込まれていない配線溝の保護に剥離防止膜を用いることがある。具体的には、基板のエッジ部分の銅膜をエッジリンス工程によって除去した後、第１の研磨によって銅膜をバリア膜が露出するまで研磨する。次に、研磨面の全面に剥離防止膜を形成する。続いて、第２の研磨によって剥離防止膜とバリア膜を取り除く。これによって、基板のエッジ部分の配線溝のみの低誘電体膜の剥離が防止される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２７２５６０
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ここで、基板のエッジ部分の低誘電体膜を洗い流すと、基板上に低誘電体膜の端面による段差が形成される。段差には、銅膜のＣＭＰ時に他の領域よりも大きい研磨圧が作用し易い。このために、段差が大きくなると、段差部分の研磨圧の荷重が大きくなるので、膜が剥がれ易くなる。膜剥がれを防止するために研磨荷重を低下させると、研磨レートが低下するので、スループットが低下してしまう。
この発明は、このような事情に鑑みてなされたものであり、基板のエッジ部分での膜剥がれを防止し、半導体装置を効率良く製造できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
実施形態の一観点によれば、基板の上方に塗布材料を塗布し、前記基板のエッジ部分の前記塗布材料を除去した後に、前記塗布材料を加熱して前記基板の上方に絶縁膜を形成すると共に、前記絶縁膜に溝を形成する工程と、前記溝に導電膜を埋め込む工程と、前記基板のエッジ部分の前記導電膜を除去する工程と、前記基板のエッジ部分を保護フィルムで覆う工程と、前記絶縁膜上の前記導電膜を研磨によって除去する工程と、研磨終了後に前記保護フィルムを前記基板から取り除く工程と、を含む半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
基板のエッジ部分において溝が形成された膜が保護フィルムによって保護されるので、研磨に起因する膜剥がれが防止される。
【図面の簡単な説明】
【００１１】
【図１Ａ】図１Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。
【図１Ｂ】図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。
【図１Ｃ】図１Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。
【図１Ｄ】図１Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その４）である。
【図１Ｅ】図１Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その５）である。
【図１Ｆ】図１Ｆは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その６）である。
【図１Ｇ】図１Ｇは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その７）である。
【図１Ｈ】図１Ｈは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その８）である。
【図１Ｉ】図１Ｉは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その９）である。
【図１Ｊ】図１Ｊは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１０）である。
【図１Ｋ】図１Ｋは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１１）である。
【図１Ｌ】図１Ｌは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１２）である。
【図２】図２は、本発明の第１の実施の形態に係る半導体装置の製造工程に使用される保護フィルムの一例を示す平面図である。
【図３】図３は、本発明の第１の実施の形態に係る半導体装置の製造工程に使用される保護フィルムの変形例を示す平面図である。
【発明を実施するための最良の形態】
【００１２】
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない。
【００１３】
最初に、図１Ａに示す断面構造を得るまでの工程について説明する。
まず、ｎ型又はｐ型のシリコン（半導体）基板１の一方の面である表面を熱酸化することにより素子分離絶縁膜１１を例えば３００ｎｍの深さに形成し、この素子分離絶縁膜１１でトランジスタの活性領域を画定する。このような素子分離構造は、ＬＯＣＯＳ(Local
Oxidation of Silicon)と呼ばれる。素子分離領域には、ＳＴＩ(Shallow Trench Isolation)を用いても良い。
【００１４】
次いで、シリコン基板１の活性領域にイオン注入法により、ドーパント不純物を導入してウェルを形成する。ドーパント不純物としてp型不純物、例えばボロンを導入すると、シリコン基板１にpウェル１２が形成される。ｐウェル１２を形成した後、その活性領域の表面を熱酸化してゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、例えば熱酸化膜を約６ｎｍ〜７ｎｍの厚さに形成する。なお、以下においては、ｐウェル１２を形成した場合について説明するが、シリコン基板１にｎウェルを形成した場合も同様の工程が実施される。
【００１５】
続いて、シリコン基板１の上側全面に、ポリシリコン膜を例えばＣＶＤ法を用いて２００ｎｍの膜厚に形成する。その後に、フォトリソグラフィ技術及びエッチング技術を用いてポリシリコン膜をパターニングして、シリコン基板１上にゲート電極１４を形成する。ゲート電極１４は、ｐウェル１２上に互いに平行に複数形成され、その各々はワード線の一部を構成する。
【００１６】
さらに、ゲート電極１４をマスクにしてｐウェル１２にイオンを注入し、ｐウェル１２のゲート電極１４の両側の領域に、ｎ型不純物としてリンを導入する。これにより、第１、第２ソース／ドレインエクステンション１５が形成される。第１、第２ソース／ドレインエクステンション１５は、エクステンションソース／ドレイン領域の浅い領域を構成する。その後に、シリコン基板１の上側全面に、絶縁膜としてシリコン酸化膜を例えばＣＶＤ法を用いて３００ｎｍの厚さに形成する。その後、絶縁膜を異方性エッチングする。絶縁膜がエッチバックされ、ゲート電極１４の側部に絶縁性サイドウォール１６が形成される。
【００１７】
続いて、ゲート電極１４及び絶縁性サイドウォール１６をマスクとして用い、シリコン基板１に砒素等のｎ型のドーパント不純物を再びイオン注入する。これにより、ゲート電極１４の側方のｐウェル１２に、ソース／ドレイン拡散層１７が形成される。ソース／ドレイン拡散層１７は、エクステンションソース／ドレインの深い領域を構成する。
【００１８】
さらに、シリコン基板１の全面に、例えば、スパッタリング法によりコバルト膜等の高融点金属膜を形成する。この後、高融点金属膜を加熱してシリコンと反応させる。これにより、ソース／ドレイン拡散層１７におけるシリコン基板１上にコバルトシリサイド層等の高融点金属シリサイド層が形成され、各ソース／ドレイン拡散層１７が低抵抗化する。この後、素子分離絶縁領域１１の上などに未反応のまま残っている高融点金属膜を例えばウエットエッチングにより除去する。これにより、ソース／ドレイン拡散層１７上に、例えばコバルトシリサイドで形成されるソース／ドレイン電極１８Ａが形成される。また、
ゲート電極６の上部に、例えばコバルトシリサイドからなるシリサイド層１８Ｂが形成される。
【００１９】
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜１３、ゲート電極１４、及びソース／ドレイン電極１８Ａ等から構成される半導体素子であるトランジスタＴ１，Ｔ２が形成される。
【００２０】
次に、図１Ｂに示す断面構造を得るまでの工程について説明する。
シリコン基板１の上側の全面に、酸化防止膜２０として酸窒化シリコン(ＳｉＯＮ)膜をプラズマＣＶＤ法により形成する。さらに、酸化防止膜２０の全面に、第１酸化膜２１として、例えば酸化シリコン膜をプラズマＣＶＤ法によって３００ｎｍの厚さに形成する。
さらに、第１酸化膜２１の上に、絶縁膜２２として酸化シリコン(ＳｉＯ２)膜をＴＥＯＳ(tetra ethoxy silane)ガスを使用するプラズマＣＶＤ法により、約３００ｎｍの厚さに形成する。
【００２１】
続いて、不図示のレジスト膜をマスクに用いて絶縁膜２２と、第１酸化膜２１と、酸化防止膜２０とをエッチングして、コンタクトホール２３を形成する。コンタクトホール２３は、ソース／ドレイン拡散層１７のソース／ドレイン電極１８Ａに達する深さまで形成し、その径は、例えば０．２５μｍとする。
【００２２】
そして、コンタクトホール２３を用いてソース／ドレイン電極１８Ａに電気的に接続される導電性プラグ２４を形成する。具体的には、コンタクトホール１５の内面に厚さが３０ｎｍのＴｉ膜と、厚さが２０ｎｍのＴｉＮ膜とを順番にスパッタリング法等により形成して２層の積層構造を有する密着膜（グルー膜）を作製する。さらに、密着膜上にＷ膜をＣＶＤ法により成長させる。この膜厚は、絶縁膜２２上で例えば３００ｎｍに達する厚さとする。これにより、Ｗ膜でコンタクトホール２３の空隙が埋まる。この後、絶縁膜２２の上面上に成長した余分なＷ膜及び密着膜をＣＭＰ法で除去する。これにより、各コンタクトホール２３に、導電性プラグ２４が１つずつ形成される。
【００２３】
続いて、絶縁膜２２の全面に、第１層間絶縁膜として、低誘電体（Ｌｏｗ−ｋ）膜３１を形成する。低誘電体膜３１の形成にあたっては、最初に、基板１の表面に塗布材料３０を塗布する。塗布材料３０は、スピン塗布方式によって２０ｎｍ〜２００ｎｍの厚さに形成する。低誘電体膜３１としては、ＳＩＯＣ膜やＳＩＯＮ膜など、Ｓｉ、Ｎ、Ｏ、Ｃを含む膜が形成される。
【００２４】
図１Ｃに示す断面構造を得るまでの工程について説明する。
低誘電体膜３１は、スピン塗布方式で形成されるので、基板１の周辺のエッジ部分１Ａでは塗布材料３０が回り込む。エッジ部分１Ａに塗布材料３０が残った状態で以降のプロセスを実施すると、基板１を収容する不図示のカセットや、他の製造装置内でエッジ部分１Ａの低誘電体膜３１が剥がれてダストになる。従って、塗布材料３０を絶縁膜２２上に塗布した後に、メチルアルコールなどを用いたエッジリンス工程によってエッジ部分１Ａの塗布材料３０を洗い落とす。
【００２５】
エッジリンス工程は、例えば、最初に基板１を処理装置２５の回転支持台２６上に固定する。回転支持台３６の上方には、エッジリンスノズル２７が、回転支持台２６上の基板１のエッジ部分１Ａに向けて配置されている。回転支持台３６を駆動させて基板１を回転させながら、エッジリンスノズル２７から例えばシンナー等の薬液を基板１のエッジ部分１Ａに供給する。エッジ部分１Ａの塗布材料３０が洗い流され、塗布材料３０の回り込みが解消される。
【００２６】
これによって、基板１の内周部分に残った低誘電体膜３１の端部と、低誘電体膜３１が除去された基板１のエッジ部分１Ａ（絶縁膜２２）とによって段差部３１Ａが形成される。段差部３１Ａの外周側では、下地の絶縁膜２２が露出する。エッジリンスの幅Ｗ１は、例えば、基板１のエッジから０．５ｍｍ〜４．０ｍｍとする。エッジリンス後は、基板１を不図示の焼成炉に入れて、３００℃〜５００℃で、３分間焼成する。これによって、低誘電体膜３１として、厚さが１００ｎｍ〜１０００ｎｍの多孔質の層間絶縁膜ＮＣＳ（Nano Clustering Silicon；ポーラスシリカ系low-k材料）膜が形成される。低誘電体膜３１は、ＭＳＱ（Methyl Silsesquioxane）、ＨＳＱ（Hydrogen Silsesquioxane）、又はこれらの積層膜でも良い。
【００２７】
続いて、図１Ｄに示す断面構造を得るまでの工程について説明する。
段差部３１Ａを含む低誘電体膜３１の全面と、露出した絶縁膜２２の全面に、第２の絶縁膜３５を例えばプラズマＣＶＤ方によって形成する。さらに、第２の絶縁膜３５の上に、ハードマスク用のシリコン酸化膜３６を例えばプラズマＣＶＤ法によって形成する。この後、シリコン酸化膜３６の全面にポジ型のレジスト膜３７をスピン塗布法を用いて塗布する。
【００２８】
次に、図１Ｅに示す断面構造を得るまでの工程について説明する。
最初に、レジスト膜３７を露光及び現像してマスクを形成する。このとき、基板１のエッジから１．５〜３．０ｍｍの領域にパターンができないように周辺露光を行う。この後、マスクを用いてシリコン酸化膜３６をエッチングしてハードマスク３６Ａを形成する。ハードマスク３６Ａの形成後には、レジスト膜３７から形成したマスクを例えばアッシングによって除去する。さらに、ハードマスク３６Ａを用いて第２の絶縁膜３５及び低誘電体膜３１をエッチングして配線溝４１を複数形成する。
【００２９】
さらに、図１Ｆに示す断面構造を得るまでの工程について説明する。
配線溝４１の内壁および基板１の表面を含む全面に、バリア膜４２を例えばＰＶＤ法によって１０ｎｍの厚さに形成する。バリア膜４２としては、Ｔａ膜、Ｔｉ膜、ＴａＮ膜、ＴｉＮ膜、ＷＮ膜、又はこれらの積層を用いることができる。
【００３０】
続いて、バリア膜４２上に、不図示のシード層を例えばＰＶＤ法により形成した後、電解メッキ法によって導電膜４３を成長させる。導電膜４３は、配線溝４１に埋め込まれると共に、低誘電体膜３１の上及び段差部３１Ａ、基板１のエッジ部分１Ａにも形成される。配線用の導電膜４３としては、銅（Ｃｕ）の他に、銀（Ａｇ）、アルミニウム（Ａｌ）、タングステン（Ｗ）を含む膜でも良い。
【００３１】
この後、エッジリンス工程を実施し、基板１のエッジ部分１Ａの導電膜４３を、エッジから１．５〜４．０ｍｍの範囲（第２の範囲）の幅Ｗ２で除去する。これは、基板１のキャリアなどの金属汚染を防止するためである。エッジリンスによって、基板１のエッジ部分１Ａには導電膜４３が充填されない配線溝４１Ａが形成される。
【００３２】
次に、図１Ｇに示すように、基板１のエッジ部分１Ａを保護フィルム５１で覆う。保護フィルム５１は、例えば、ポリオレフィン系、アクリル系、ＰＥＴ（ポリエステル）系の材料から製造され、基板１に貼り付けるための粘着剤が塗布されている。粘着剤は、紫外線（ＵＶ）剥離型の材料であることが好ましい。保護フィルム５１の厚さは、０．１μｍ〜１０μｍである。例えば、保護フィルム５１の厚さは、配線溝４１Ａを覆う部分が段差部３１Ａを越える高さに達する大きさとする。保護フィルム５１は、基板１のエッジから、例えば５ｍｍの距離まで、少なくとも幅Ｗ２の領域を被覆する。これによって、導電膜４３が埋め込まれていない配線溝４１Ａが保護フィルム５１によって覆われる。
【００３３】
ここで、保護フィルム５１を基板１のエッジ部分１Ａに取り付ける方法の一例について説明する。最初に、基板１を回転支持台５３に載置し、低速で基板１を回転させる。図２に示すような帯状の保護フィルム５１を基板１のエッジ部分１Ａに貼り付ける。基板１が低速回転しているので、保護フィルム５１は、基板１のエッジ部分１Ａに略環状に貼り付けられる。また、図３に示すように、略リング状の保護フィルム５１を基板１の周辺部１Ａに貼り付けても良い。
【００３４】
次に、図１Ｈに示すように、低誘電体膜３１上の余分な導電膜４３をＣＭＰ法による研磨で除去する。研磨によって導電膜４３に加えて、バリア膜４２及びハードマスク３６Ａを除去し、第２の絶縁膜３５の上側の一部分が研磨される。この研磨では、基板１のエッジ部分１Ａの保護フィルム５１も同時に研磨される。保護フィルム５１は、一部が第２の絶縁膜３５の上端より上側にあるので、配線溝４１Ａの上方の保護フィルム５１の一部が研磨される。保護フィルム５１の全てが除去されることはないので、基板１のエッジ部分１Ａの配線溝４１Ａは、保護フィルム５１によって保護され、膜剥がれが防止される。
【００３５】
導電膜４３の研磨が終了したら、残った保護フィルム５１を基板１から取り外す。保護フィルム５１にＵＶ剥離型の粘着剤を用いると、紫外線を保護フィルム５１に照射することで、基板１のエッジ部分１Ａから保護フィルム５１を簡単に取り外せる。これによって、図１Ｉに示すように、低誘電体膜３１に配線５５が埋め込まれた第１の配線層６０が形成される。
【００３６】
次に、図１Ｊに示す断面構造を得るまでの工程について説明する。
第１の配線層６０の上に、酸化防止絶縁膜６１として例えばＳＩＮ膜をスパッタ法によって約３０ｎｍの厚さに形成する。さらに、酸化防止絶縁膜６１の上に、第３の酸化膜６２として例えばＳＩＯ膜をプラズマＣＶＤ法によって形成する。第３の酸化膜６２の上には、第２層間絶縁膜となる低誘電体膜６３を形成する。低誘電体膜６３は、第１の配線層６０の低誘電体膜３１と同様の材料及び製造方法によって形成する。即ち、塗布材料３０を第３の酸化膜６２の全面にスピン型塗布装置を用いて塗布する。この後、エッジリンス工程によって、エッジ部分１Ａで幅Ｗ１の領域の塗布材料を洗い流す。この後、塗布材料を焼成することで、低誘電体膜６３が形成される。また、エッジリンス工程によって、基板１のエッジ部分１Ａには、段差部６３Ａが形成される。段差部６３Ａは、低誘電体膜６３の端部と、基板１（第３の酸化膜６２）とによって形成される。
【００３７】
さらに、低誘電体膜６３の上に、ハードマスク用の第４のシリコン酸化膜６５を例えばプラズマＣＶＤ法によって形成する。この後、第４のシリコン酸化膜６５の全面にポジ型のレジスト膜６６をスピン塗布法によって塗布する。
【００３８】
次に、図１Ｋに示す断面構造を得るまでの工程について説明する。
最初に、レジスト膜６６を露光及び現像してマスクを形成する。このとき、基板１のエッジから１．５〜３．０ｍｍの領域にパターンができないように周辺露光を行う。この後、マスクを用いて第４のシリコン酸化膜６５をエッチングしてハードマスク６５Ａを形成する。ハードマスク６５Ａの形成後には、レジスト膜６６から形成したマスクを例えばアッシングによって除去する。さらに、ハードマスク６５Ａを用いて低誘電体膜６３、第３の酸化膜６２、酸化防止絶縁膜６１をエッチングしてトレンチ溝８１を複数形成する。
【００３９】
さらに、トレンチ溝８１を含む低誘電体膜６３の上面にレジスト膜を塗布し、ハードマスク６５Ａを用いて低誘電体膜６３及び第３の酸化膜６２をエッチングして配線溝８２を複数形成する。
トレンチ溝８１及び配線溝８２の内壁、基板１の表面を含む全面に、バリア膜８３を例えばＰＶＤ法によって１０ｎｍの厚さに形成する。バリア膜８３としては、Ｔａ膜、Ｔｉ
膜、ＴａＮ膜、ＴｉＮ膜、ＷＮ膜、又はこれらの積層を用いることができる。
【００４０】
続いて、バリア膜８３上に、不図示のシード層を例えばＰＶＤ法により形成した後、電解メッキ法によって導電膜８４を成長させる。導電膜８４は、トレンチ溝８１及び配線溝８２に埋め込まれると共に、基板１のエッジ部分１Ａにも形成される。
【００４１】
この後、エッジリンス工程を実施し、基板１のエッジ部分１Ａの導電膜８４を、エッジから１．５〜４．０ｍｍの範囲（第２の範囲）の幅Ｗ２で除去する。エッジリンスによって、導電膜８４が充填されない配線溝８２Ａが形成される。
【００４２】
次に、基板１のエッジ部分１Ａを保護フィルム９１で覆う。保護フィルム９１は、保護フィルム９１と同様の材料から製造され、厚さは、０．１μｍ〜１０μｍである。例えば、保護フィルム９１の厚さは、配線溝８２Ａを覆う部分が段差部６３Ａを越える高さに達する大きさとする。段差部６３Ａは、段差部３１Ａより大きいので、保護フィルム９１の厚さは、保護フィルム５１より厚くなる。ここで、導電膜８４が充填されない配線溝８２Ａを覆う観点からは、保護フィルム９１の厚さを保護フィルム５１と同じにしても良い。
【００４３】
保護フィルム９１は、基板１のエッジから、例えば５ｍｍの距離まで、少なくとも幅Ｗ２の領域を被覆する。これによって、導電膜８４が埋め込まれていない低誘電体膜６３が保護フィルム９１によって覆われる。
【００４４】
次に、図１Ｌに示すように、低誘電体膜７１上の余分な導電膜８４をＣＭＰ法による研磨で除去する。この研磨では、導電膜８４に加えて、バリア膜８３及びハードマスク６５Ａを除去する。さらに、基板１のエッジ部分１Ａに貼り付けられた保護フィルム９１も同時に研磨される。この研磨では、基板１のエッジ部分１Ａの保護フィルム９１も同時に研磨される。保護フィルム９１は、一部が低誘電体膜６３の上端より上側にあるので、配線溝８２Ａの上方の保護フィルム９１の一部が研磨される。保護フィルム９１の全てが除去されることはないので、基板１のエッジ部分１Ａの配線溝８２Ａは、保護フィルム９１によって保護され、膜剥がれが防止される。
【００４５】
研磨が終了したら、紫外線（ＵＶ）を照射して残った保護フィルム９１を基板１から取り外す。図１Ｉに示すように、低誘電体膜６３に導電性プラグ９３と配線９４が埋め込まれた第２の配線層９４が形成される。これによって、トランジスタＴ１，Ｔ２と２層の配線構造を有する半導体装置９５が形成される。半導体装置９５は、３層以上の配線構造を有しても良い。
【００４６】
以上、説明したように、ＣＭＰ法を用いて導電膜４３，８４を研磨する際に、基板１のエッジ部分１Ａの配線溝４１Ａ，８２Ａを保護フィルム９１で覆うようにしたので、エッジ部分１Ａの膜剥がれを防止できる。保護フィルム９１は、連続したシートとして予め用意できるので、基板１に簡単に取り付けたり、取り外したりできる。従って、効率良く半導体装置９５を製造できる。保護フィルム９１の膜厚を変化させることで、段差部３１Ａ，６３Ａが大きい場合でも、ＣＭＰ法による研磨時の膜剥がれを防止できる。
【００４７】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができる。
【符号の説明】
【００４８】
１  基板
１Ａ  エッジ部分
３０  塗布材料
３１，６３  低誘電体膜（絶縁膜）
３１Ａ，６３Ａ  段差部
４１，８２  配線溝
４３，８４  導体膜
５１，９１  保護フィルム
９５  半導体装置
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図１Ｊ】
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【図１Ｋ】
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【図１Ｌ】
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【図２】
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【図３】
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