(57)【要約】【課題】通過損失が少なく出力特性が良いＳＯＩ基板上の高周波スイッチ回路を提供する。【解決手段】本発明の実施形態の高周波スイッチ回路は、シリコン基板２０上に形成された酸化膜２１上に、第１の端子１と、入出力端子２と、第１の電極４ｂが前記第１の端子１に電気的に接続され、第２の電極４ｃが前記入出力端子２に接続されたＦＥＴ４とを備える。第１の層間絶縁膜２２が前記ＦＥＴを周囲から離間分離し前記酸化膜２１に達する溝に埋め込まれて配置され、前記酸化膜２１と接続され、前記ＦＥＴ４を周囲から絶縁する。導電体層１０が、前記溝内の前記第１の層間絶縁膜２２上に形成され、接地端子ＧＮＤに接続される。第２の層間絶縁膜２３が、前記導電体層１０上及び前記ＦＥＴ４上に形成される。直流電圧を供給する配線層７が、前記溝内の第１の層間絶縁膜２２上且つ前記導電体層１０上に前記第２の層間絶縁膜２３を介して形成されている。【選択図】図２
2012010246.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子と、
シリコン基板と、
前記シリコン基板上に形成された酸化膜と、
前記酸化膜上に形成され、第１の電極が前記第１の端子に電気的に接続され、前記第１の電極と第２の電極との間を流れる電流を制御するＦＥＴと、
前記ＦＥＴを周囲から離間分離し前記酸化膜に達する溝に埋め込まれて配置され、前記酸化膜と接続され、前記ＦＥＴを周囲から絶縁する第１の層間絶縁膜と、
前記溝内の前記第１の層間絶縁膜上に形成され、接地端子に接続された導電体層と、
前記導電体層上及び前記ＦＥＴ上に形成された第２の層間絶縁膜と、
前記溝内の第１の層間絶縁膜上であって前記導電体層上に前記第２の層間絶縁膜を介して形成され、直流電圧を供給する配線層と、
前記ＦＥＴの前記第２の電極に電気的に接続された入出力端子と、
を備えたことを特徴とする高周波スイッチ回路。
【請求項２】
複数の前記配線層は、前記ＦＥＴのゲート電極に一端が電気的に接続され、他端がゲート制御回路に電気的に接続された制御配線層であることを特徴とする請求項１に記載の高周波スイッチ回路。
【請求項３】
前記導電体層の一端は、前記接地端子に接続され、
前記導電体層の他端は、前記ＦＥＴの前記第２の電極に高抵抗の抵抗体を介して電気的に接続されたことを特徴とする請求項１または２に記載の高周波スイッチ回路。
【請求項４】
前記ＦＥＴを複数有し、前記ＦＥＴの前記第２電極に接続された前記入出力端子を前記ＦＥＴの数に対応して複数有することを特徴とする請求項１〜３にいずれか１つに記載の高周波スイッチ回路。
【請求項５】
前記導電体層は、それぞれが導電体からなる複数の層を有し、
前記複数の層のそれぞれの一端は、前記接地端子に接続され、
前記複数の層のそれそれの他端は、前記複数のＦＥＴのそれぞれの前記第２の電極に個別に高抵抗の抵抗体を介して電気的に接続されたことを特徴とする請求項４記載の高周波スイッチ回路。
【請求項６】
前記配線層が前記溝内の第１の層間絶縁膜上且つ前記導電体層上に前記第２の層間絶縁膜を介して形成されている部分において、前記配線層は、前記導電体層とともに同一の方向に延伸し、水平面内で前記延伸方向と直交する方向における前記導電体層の幅は、前記直交する方向における前記配線層の幅よりも大きいことを特徴とする請求項１〜３のいずれか１つに記載の高周波スイッチ回路。
【請求項７】
前記接地端子は、接地されていることを特徴とする請求項１〜４のいずれか１つに記載の高周波スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波スイッチ回路に関する。
【背景技術】
【０００２】
携帯電話等の高周波移動体通信機では、アンテナと送信回路及び受信回路などの間で、アンテナから受信回路へ、または送信回路からアンテナへ信号を切り替えるために、高周波スイッチ回路が用いられる。この高周波スイッチ回路には、小型化、高集積化、及び低消費電力化が求められる。近年では、ＳＯＩ（Silicon on Insulator）基板上にシリコンのＭＯＳＦＥＴ（Metal Oxide Field Effect Transistor）を用いて高周波スイッチ回路が形成されている。特に高抵抗シリコン基板を備えたＳＯＩ基板は、ＭＯＳＦＥＴの寄生容量を低減するので、スイッチ回路の、低コスト化、高集積化、高機能化を実現できる。
【０００３】
ＳＯＩ基板のシリコン酸化膜とシリコン基板の界面近傍には、シリコンの未結合手に起因する正の固定電荷が存在する。この固定電荷などに起因して、上記界面近傍のシリコン基板内に自由電子が誘起される。ＳＯＩ基板上に形成されたスイッチ回路の配線に高周波信号が印加されると、この自由電子は高周波信号に対応して複雑な挙動を示す。これが原因で、ＳＯＩ基板上のスイッチ回路の出力特性において、通過損失やクロストークが増大したり、高調波歪みや相互変調歪みなどが発生したりしていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２２７０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
通過損失が少なく出力特性が良好なＳＯＩ基板上の高周波スイッチ回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の実施形態の高周波スイッチ回路は、シリコン基板上に形成された酸化膜上に、第１の端子と、第１の電極が前記第１の端子に電気的に接続され、前記第１の電極と第２の電極との間を流れる電流を制御するＦＥＴと、前記第２の電極に電気的に接続された入出力端子を備える。第１の層間絶縁膜が前記ＦＥＴを周囲から離間分離し前記酸化膜に達する溝に埋め込まれて配置され、前記酸化膜と接続され、前記ＦＥＴを周囲から絶縁する。導電体層が、前記溝内の前記第１の層間絶縁膜上に形成され、接地端子に接続される。第２の層間絶縁膜が、前記導電体層上及び前記ＦＥＴ上に形成される。直流電圧を供給する配線層が、前記溝内の第１の層間絶縁膜上且つ前記導電体層上に前記第２の層間絶縁膜を介して形成されている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る高周波スイッチ回路の回路図。
【図２】第１の実施形態に係る高周波スイッチ回路の要部断面図。
【図３】第１の実施形態に係る変形例の高周波スイッチ回路の要部断面図。
【図４】比較例の高周波スイッチ回路の回路図。
【図５】比較例の高周波スイッチ回路の要部断面図。
【図６】第２の実施形態に係る高周波スイッチ回路の回路図。
【図７】第２の実施形態に係る高周波スイッチ回路の要部断面図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。
【０００９】
アンテナと送受信回路の間に設けられる高周波スイッチ回路には、例えば、１つのアンテナ端子と２つの入出力端子からなるＳＰＤＴ（Single Pole Double Throw）、２つのアンテナ端子と２つの入出力端子からなるＤＰＤＴ（Double Pole Double Throw）、１つのアンテナ端子と多数の入出力端子からなるＳＰｎＴ（Single Pole n Throw）、または２つのアンテナ端子と多数の入出力端子からなるＤＰｎＴ（Double Pole n Throw）などがある。以下に説明する発明の各実施の形態では、説明を簡単にするためにＳＰＤＴの高周波スイッチ回路を例に説明するが、他の態様のスイッチ回路においても、入出力端子の数が違うだけなので、同様に本発明を実施することが可能である。また、スイッチ素子がｎチャネルのＭＯＳＦＥＴの場合で説明するが、ｐチャネルのＭＯＳＦＥＴや、ＨＥＭＴなどの他のＦＥＴを用いることも可能である。
【００１０】
（第１の実施形態）
図１及び図２を用いて、第１の実施形態に係る高周波スイッチ回路を説明する。図１は、第１の実施形態に係る高周波スイッチ回路の回路図である。  
図２は、第１の実施形態に係る高周波スイッチ回路の要部断面図である。図１に示したように、第１の実施形態に係る高周波回路１００は、アンテナと高周波信号の送受信をするためのアンテナ端子１（第１の端子）と、例えば送信回路と接続する第１の入出力端子２と、例えば受信回路と接続する入第２の入出力端子３と、を備える。
【００１１】
アンテナ端子１と第１の第１の入出力端子２との間は、以下のように構成される。ｎチャネルの第１のＭＯＳＦＥＴ４は、第１の電極４ｂ、第２の電極４ｃ及びゲート電極４ａを有し、第１の電極４ｂと第２の電極４ｃの間に流れる電流は、ゲート電極４ａで調節される。ｎチャネルの第１のＭＯＳＦＥＴ４の第１の電極４ｂが、第１の高周波線路Ｈ１を介してアンテナ端子１に接続され、第２の電極４ｃが第２の高周波線路Ｈ２を介して第１入出力端子２に接続される。第１のＭＯＳＦＥＴ４は、アンテナ端子１と第１の入出力端子２とのオン／オフを行う第１のスイッチである。第１のゲートバイアス抵抗６の一端が第１のＭＯＳＦＥＴ４のゲート電極４ａに接続され、その他端は第１の制御配線層７の一端に接続されている。第１の制御配線層７の他端は、第１のゲート制御抵抗８を介してゲート制御回路１８へ接続されている。第１のゲートバイアス抵抗６は、第１の高周波線路Ｈ１から第１のＭＯＳＦＥＴ４のゲート電極４ａを介して第１の制御配線層７に漏洩してくる高周波信号を減衰させるためのもので、高周波信号の振幅がゲート制御回路１８へ影響のない大きさとなるように抵抗値が設計される。第１のソース・ドレインバイアス抵抗５が、第１のＭＯＳＦＥＴ４の第１の電極４ｂと第２の電極４ｃの間に並列に接続されている。第１のソース・ドレインバイアス抵抗５は、第１のＭＯＳＦＥＴ４のオン抵抗に対して十分高い値であり、第１のＭＯＳＦＥＴ４がオフの時に、第１の高周波線路Ｈ１から第２の高周波線路Ｈ２への高周波信号を十分に遮断し、且つ第１の電極４ｂと第２の電極４ｃの電位を同電位に保つ。第１の導電体層１０の一端が、第１の抵抗９を介して第１のＭＯＳＦＥＴ４の第２の電極４ｃに接続され、その他端が接地端子ＧＮＤに接続されている。第１の抵抗９は、第２の高周波線路Ｈ２から第１の導電体層１０への高周波信号を遮断するのに十分に抵抗が高く、かつ第１のＭＯＳＦＥＴ４の第２の電極４ｃを接地端子ＧＮＤと同電位にし０Ｖに保つ。接地端子ＧＮＤは、外部から０Ｖの電位を与えられるか、接地されている。
【００１２】
アンテナ端子１と第２の入出力端子３との間は、上記同様に、以下のように構成される。ｎチャネルの第２のＭＯＳＦＥＴ１１は、第１の電極１１ｂ、第２の電極１１ｃ及びゲート電極１１ａを有し、第１の電極１１ｂと第２の電極１１ｃの間に流れる電流は、ゲート電極１１ａで調節される。ｎチャネルの第２のＭＯＳＦＥＴ１１の第１の電極１１ｂが、第１の高周波線路Ｈ１を介してアンテナ端子１に接続され、第２の電極１１ｃが第３の高周波線路Ｈ３を介して第２入出力端子３に接続される。第２のＭＯＳＦＥＴ１１は、アンテナ端子１と第２の入出力端子３とのオン／オフを行う第２のスイッチである。第２のゲートバイアス抵抗１３の一端が第２のＭＯＳＦＥＴ１１のゲート電極１１ａに接続され、その他端は第２の制御配線層１４の一端に接続されている。第２の制御配線層１４の他端は、第２のゲート制御抵抗１５を介してゲート制御回路１８へ接続されている。第２のゲートバイアス抵抗１３は、高周波線路Ｈ１から第２のＭＯＳＦＥＴ１１のゲート電極１１ａを介して第２の制御配線層１４に漏洩してくる高周波信号を減衰させるためのもので、高周波信号の振幅がゲート制御回路１８へ影響のない大きさとなるように抵抗値が設計される。第２のソース・ドレインバイアス抵抗１２が、第２のＭＯＳＦＥＴ１１の第１の電極１１ｂと第２の電極１１ｃの間に並列に接続されている。第２のソース・ドレインバイアス抵抗１２は、第２のＭＯＳＦＥＴのオン抵抗に対して十分高い値であり、第２のＭＯＳＦＥＴがオフの時に、第１の高周波線路Ｈ１から第３の高周波線路Ｈ３への高周波信号を十分に遮断し、且つ第１の電極１１ｂと第２の電極１１ｃの電位を同電位に保つ。第２の導電体層１７の一端が、第２の抵抗１６を介して第２のＭＯＳＦＥＴ１１の第２の電極１１ｃに接続され、その他端が接地端子ＧＮＤに接続されている。第２の抵抗１６は第１の高周波線路Ｈ１から第２の導電体層１７への高周波信号を遮断するのに十分に抵抗が高く、かつ第２のＭＯＳＦＥＴ１１の第２の電極１１ｃを接地端子ＧＮＤと同電位にし０Ｖに保つ。
【００１３】
図１に示した本実施形態に係る高周波スイッチ回路１００をＳＯＩ（Silicon On Insulator）基板上に作成した一例の要部断面を図２に示す。シリコン基板２０と埋込シリコン酸化膜（以後略して埋込酸化膜）２１とシリコン層とからなるＳＯＩ基板のシリコン層中に、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１とが周知の半導体プロセスにより形成されている。第１のＭＯＳＦＥＴ４は、ｎ形シリコン層からなるソース層とドレイン層（以後両者のそれぞれを指すものとして、ソース・ドレイン層２４と略して表記）及びその上にそれぞれオーミック接合された第１の電極４ｂと第２の電極４ｃとを備える。第２のＭＯＳＦＥＴ１１も同様に、ｎ形シリコン層からなるソース層とドレイン層（以後両者のそれぞれを指すものとして、ソース・ドレイン層２５と略して表記）及びその上にそれぞれオーミック接合された第１の電極１１ｂと第２の電極１１ｃとを備える。図２は、ＳＯＩ基板上に形成された第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１が素子分離されている領域の断面を示しており、第１のＭＯＳＦＥＴ４及び第２のＭＯＳＦＥＴ１１の詳細な構造は省略する。ここで、第１の電極及び第２の電極材料としては、導電体であればよいが、一例として、コバルト・シリサイドなどの金属シリサイドを用いることができる。
【００１４】
第１のＭＯＳＦＥＴ４のソース・ドレイン層２４が、ＳＯＩ基板の埋込酸化膜２１上に形成されている。第１の電極４ｂと第２の電極４ｃが、ソース層とドレイン層上にそれぞれオーミック接合されて形成されている（ソース層とドレイン層のどちらが第１の電極かは不問）。チャネル層が、ソース層とドレイン層の間に形成され、ゲート電極４ａが、チャネル層上にゲート絶縁膜を介して形成されている。チャネル層を介して第１の電極４ｂと第２の電極４ｃの間を流れる電流をゲート電極４ａが制御する、第１のＭＯＳＦＥＴ４（詳細は図示せず）が埋込酸化膜２１上に形成されている。
【００１５】
第２のＭＯＳＦＥＴは、第１のＭＯＳＦＥＴと同じ構成である。第２のＭＯＳＦＥＴ１１のソース・ドレイン層２５が、ＳＯＩ基板の埋込酸化膜２１上に形成されている。第１の電極１１ｂと第２の電極１１ｃが、ソース層とドレイン層上にそれぞれオーミック接合されて形成されている（ソース層とドレイン層のどちらが第１の電極かは不問）。チャネル層が、ソース層とドレイン層の間に形成され、ゲート電極１１ａが、チャネル層上にゲート絶縁膜を介して形成されている。チャネル層を介して第１の電極１１ｂと第２の電極１１ｃの間を流れる電流をゲート電極１１ａが制御する、第２のＭＯＳＦＥＴ１１（詳細は図示せず）が埋込酸化膜２１上に形成されている。なお、説明を簡単にするために、図２には、第１のＭＯＳＦＥＴ４及び第２のＭＯＳＦＥＴ１１の一部だけを示し、詳細な構造は省略した。
【００１６】
第１のＭＯＳＦＥＴ４と第２のＭＳＦＥＴ１１は、第１のＭＯＳＦＥＴ４のソース・ドレイン層２４と第２のＭＯＳＦＥＴ１１のソース・ドレイン層２５の間に設けられた埋込酸化膜まで達する溝により、離間分離されている。また、この溝は、図示しないが、それぞれのＭＯＳＦＥＴを個別に環状に取り囲んで、それぞれのＭＯＳＦＥＴを周囲から離間分離している。この溝の中に第１の層間絶縁膜を埋め込むことで素子分離領域が形成され、この素子分離領域が、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴを互いに絶縁分離している。また、それぞれのＭＯＳＦＥＴを周囲から絶縁分離している。図２の断面では、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１との間に両者を分離する溝が１つしか形成されていないが、第１のＭＯＳＦＥＴ４用の溝と第２のＭＯＳＦＥＴ１１用の溝がそれぞれ形成されても良い。すなわち、素子分離領域は、埋込酸化膜２１と接続し、第１のＭＯＳＦＥＴ４を囲む環状の第１の層間絶縁膜と、第２のＭＯＳＦＥＴ１１を囲む環状の第１の層間絶縁膜を含み、この両者の環状の第１の層間絶縁膜が、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１の間に離間配置されていても良い。
【００１７】
第１の層間絶縁膜は、絶縁体であればよく、例えばシリコン酸化膜、シリコン窒化膜、アルミナ或いはこれらの積層構造などを用いることができる。この第１の層間絶縁膜２２は、この溝を完全に埋め尽くし、第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴ１１の、第１の電極４ｂ、１１ｂ及び第２の電極４ｃ、１１ｃの上面を覆うように形成されている。言い換えれば、第１のＭＯＳＦＥＴ４のソース層またはドレイン層と第２のＭＯＳＦＥＴ１１のソース層またはドレイン層との間に設けられ（以後第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとの間に設けられと略記）、埋込酸化膜２１まで達する第１の層間絶縁膜により、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１は互いに絶縁分離されている。
【００１８】
第１の層間絶縁膜２２は、上記溝の中に埋め込まれて第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１とを絶縁分離できていれば、或いはそれぞれのＭＯＳＦＥＴを個別に周囲から絶縁分離できていれば、その上端が第１のＭＯＳＦＥＴ４及び第２のＭＯＳＦＥＴ１１の、第１の電極４ｂ、１１ｂ及び第２の電極４ｃ、１１ｃの上面より上にくるまで厚く形成される必要はない。その後に形成される層間絶縁膜でこれらを覆えばよい。しかしながら、層間絶縁膜を形成する工程が増えて好ましくないので、本実施形態の説明では、説明を容易にするために、第１の層間絶縁膜２２を上記の構成とした。
【００１９】
図１に示した前述の第１の導電体層１０が、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴの間に設けられた第１の層間絶縁膜の上に形成されている。第１の導電体層１０は、図示しないが、一端でＳＯＩ基板上に形成された第１の抵抗９を介して第１のＭＯＳＦＥＴ４の第２の電極４ｃと接続され、他端で接地端子ＧＮＤと接続されている。図１に示した前述の第２の導電体層１７に対しても同様である。
【００２０】
図２の図示しない領域で、第２の導電体層１７が、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴの間に設けられた第１の層間絶縁膜の上に形成されている。第２の導電体層１７は、一端でＳＯＩ基板上に形成された第２の抵抗１６を介して第２のＭＯＳＦＥＴ１１の第２の電極１１ｃと接続され、他端で接地端子ＧＮＤと接続されている。
【００２１】
或いは、第１の導電体層１０と第２の導電体層１７は、図２に示したように第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴの間に設けられた第１の層間絶縁膜の上に両者が一体化されて形成されていてもよい。
【００２２】
或いはまた、図１に示した回路において、第１の導電体層１０と第２の導電体層１７のどちらかを除いて、第１の抵抗９と第２の抵抗１６のどちらかが直接接地端子に接続されてもよい。この場合、第１の導電体層１０と第２の導電体層１７の残された方が、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴの間に設けられた第１の層間絶縁膜の上に形成されていればよい。
【００２３】
さらに、図示しないが、第１の導電体層１０と第２の導電体層１７は、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１との間に設けられた第１の層間絶縁膜上に限られることはなく、それぞれのＭＯＳＦＥＴを囲んでいる溝内に形成された第１の層間絶縁膜上であればどの場所にも形成されてもよい。
【００２４】
以後は、説明を簡単にするために、第１の導電体層１０が、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１の間に設けられた第１の層間絶縁膜２２の上に形成されている場合に対して説明をする。上記第１と第２のＭＯＳＦＥＴをそれぞれ取り囲んで周囲から個別に離間分離し埋込酸化膜２１まで達する溝内に形成された第１の層間絶縁膜上であれば、両者のＭＯＳＦＥＴに挟まれた部分以外の場所に上記第１の導電体層１０が形成された場合でも、同様なので説明は省略する。また、第２の導電体層１７に対して、及び第１の導電体層１０と第２の導電体層１７とを一体化した場合に対しても、第１の導電体層に対する説明と同じなので省略する。
【００２５】
第１及び第２の導電体層は、ともに導電体であればよいが、一例としては銅やアルミニウムなどの通常の回路配線に用いられる金属材料でよい。また、ポリシリコンなどの半導体材料やそのシリサイドでも可能である。
【００２６】
第１の導電体層１０は、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴの間の溝内に設けられた第１の層間絶縁膜に沿って延伸し、水平面内で延伸方向と垂直な方向で、第１の導電体層１０の幅は、上記溝内に設けられた第１の層間絶縁膜の幅より大きく、第１の層間絶縁膜を覆って、その両側で第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１のソース・ドレイン層２４及び２５上に重なっている。第１の導電体層１０を覆って、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１の第１の電極４ｂ、１１ｂ上及び第２の電極４ｃ、１１ｃ上に、第２の層間絶縁膜２３が形成されている。第１のＭＯＳＦＥＴ４及び第２のＭＯＳＦＥＴ１１の第１の電極４ｂ、１１ｂ及び第２の電極４ｃ、１１ｃは、第１の層間絶縁膜２２と第２の層間絶縁膜２３に設けられた開口部より、それぞれ、外部に引き出される。第２の層間絶縁膜は、第１の層間絶縁膜同様に、例えばシリコン酸化膜、シリコン窒化膜、アルミナ或いはこれらの積層構造などを用いることができる。第１の層間絶縁膜と第２の層間絶縁膜は、同じ材料で形成されていても良い。また、説明の便宜上、第１の層間絶縁膜と第２の層間絶縁膜とに分離して説明していたが、両者が一体形成されていてもよい。
【００２７】
第１の制御配線層７が、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１の間にあり埋込酸化膜まで達して両者を分離する溝内に設けられた第１の層間絶縁膜２２上、且つ上記第１の導電体層１０上に、第２の層間絶縁膜を介して形成されている。第１の制御配線層７は、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１の間の溝内に設けられた第１の層間絶縁膜２２に沿って第１の導電体層１０とともに同一方向に延伸し、一端は図示しない第１のゲートバイアス抵抗６を介して図示しない第１のＭＯＳＦＥＴ４のゲート電極４ａに接続されている。他の一端は、図示しないゲート制御回路１８に図示しない第１のゲート制御抵抗８を介して接続されている。第１の制御配線層７は、水平面内でその延伸方向と垂直方向では、第１の導電体層１０よりも幅が狭く、上から見たときに第１の導電体層１０の領域内に完全に包含される。更に好ましくは、第１の制御配線層７は、水平面内でその延伸方向と垂直方向では、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１の間の溝内に設けられた第１の層間絶縁膜よりも幅が狭く、上から見たときにその溝内に完全に包含される。前述したように、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１の間以外でも、埋込酸化膜まで達して第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ用ＦＥＴ１１のそれぞれを個別に取り囲んで周囲から両者をそれぞれ分離する溝内に設けられた第１の層間絶縁膜２２上に、第１の導電体層１０が形成されていれば、上記のように、その上に第１の制御配線層を形成してもよい。
【００２８】
第２の制御配線層１４に関しても、図示しない領域で第１の制御配線層７と同様に第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１の間にあり埋込酸化膜まで達して両者を分離する溝内に設けられた第１の層間絶縁膜２２上、且つ上記第１の導電体層１０（第１の導電体層１０同様に上記溝内に設けられた第１の層間絶縁膜２２上に形成されていれば、第２の導電体層１７であってもよい）上に、第２の層間絶縁膜２３を介して形成されていてもよい。或いは、図３に示したように、第１の制御配線層７と第２の制御配線層１４とが離間分離して、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１の間の溝内に設けられた第１の層間絶縁膜２２に沿って同一方向に延伸し、それぞれ、上記のように、上記溝内に設けられた第１の層間絶縁膜２２上且つ上記第１の導電体層１０上に、第２の層間絶縁膜２３を介して形成されていてもよい。この場合は、第１の制御配線層７の幅と第２の制御配線層１４の幅との和は、水平面内でその延伸方向と垂直方向では、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１の間の溝内に設けられた第１の層間絶縁膜の幅より狭い。上から見たときに、第１の制御配線層７と第２の制御配線層１４とは、その溝内に完全に包含されて水平方向に配列される。さらに、前述したように、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１の間以外でも、埋込酸化膜まで達して第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ用ＦＥＴ１１のそれぞれを個別に取り囲んで周囲から両者をそれぞれ分離する溝内に設けられた第１の層間絶縁膜２２上に、第１の導電体操１０或いは第２の導電体層１７が形成されていれば、上記の第１の制御配線層７の場合と同じように、その上に第２の制御配線層を形成してもよい。
【００２９】
以上、図２を用いて本発明の第１の実施の形態のＳＯＩ基板上に形成した高周波スイッチ回路１００の要部断面構造を説明した。次にこの実施形態に係る高周波スイッチ回路１００の動作について説明する。
【００３０】
アンテナ端子１と第１の入出力端子２を接続する場合には、第１のＭＯＳＦＥＴ４のゲート電極４ａに２〜３．５Ｖ程度の電圧（以下ゲートオン電圧と称す）を加えて、第１のＭＯＳＦＥＴ４をオンさせる。両者の端子間を切断する場合は、第１のＭＯＳＦＥＴ４のゲート電極４ａに０Ｖの電圧を加えて第１のＭＯＳＦＥＴ４をオフさせる。アンテナ端子１と第２の入出力端子３との接続／切断においても同様である。第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１をオン状態に維持する間は、ゲート制御回路から直流のゲートオン電圧が、それぞれのゲート電極４ａと１１ａに、それぞれ第１の制御配線層７及び第２の制御配線層１４を介して印加されつづける。通常は、複数の入出力端子がアンテナ端子に同時に接続されることはないので、それぞれの入出力端子とアンテナ端子の間のＭＯＳＦＥＴは、いずれか１つがオン状態を維持している。例えば、アンテナ端子１と第１の入出力端子２とが接続している場合について以後説明する。本実施形態の効果を説明するために、比較例を用いて説明する。
【００３１】
図４は、本発明の比較例の高周波スイッチ回路２００の回路図であり、図５は、本発明の比較例のＳＯＩ基板上に作成した高周波スイッチ回路２００の要部断面図である。比較例の高周波スイッチ回路２００は、本実施形態の第１の導電体層１０及び第２の導電体層１７を備えていない点で、本実施形態に係る高周波スイッチ回路１００と相異する。それ以外は、全て本実施形態に係る高周波スイッチ回路１００と同じ構成である。ただし、比較例では、説明を簡単にするために、本実施形態の第１の層間絶縁膜２２と第２の層間絶縁膜２３を併せて第１の層間絶縁膜２２と表記した。
【００３２】
従って、図５に示すように、比較例の高周波スイッチ回路２００では、一端で第１の抵抗９を介して第１のＭＯＳＦＥＴ４の第２の電極４ｃと接続し他端で接地端子ＧＮＤに接続した第１の導電体層１０が、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴの間にあり埋込酸化膜まで達して両者を分離する溝内に設けられた第１の層間絶縁膜２２上に形成されていない。このため、第１の制御配線層７は、ＳＯＩ基板のシリコン基板２０と埋込酸化膜２１の界面の直上で、第１の層間絶縁膜２２だけを介して配置されている。
【００３３】
ＳＯＩ基板では、埋込酸化膜２１とシリコン基板との界面で、埋込酸化膜中には未結合手による固定電荷が存在する。この固定電荷に引き寄せられて、界面のシリコン基板側には自由な電子がキャリア層を形成している。比較例の高周波スイッチ回路２００は、この自由電子のキャリア層の上に、第１の層間絶縁膜２２だけを介して第１の制御配線層７を備える。ここでアンテナ端子１から第１の高周波線路Ｈ１を伝搬した高周波信号は、第１のＭＯＳＦＥＴ４及び第２のＭＯＳＦＥＴ１１のそれぞれのゲート電極４ａ及び１１ａを介して、第１の制御配線層７と第２の制御配線層１４に少量ながら漏洩する。以後第１の制御配線層７を例にこの影響を説明する。第２の制御配線層に関してもこの影響は同様である。
【００３４】
この第１の制御配線層７に漏洩した高周波信号が、第１の層間絶縁膜２２を通り抜けて、第１の制御配線層７の直下に存在する前述の自由電子からなるチャネル層に振動を発生させる。この振動が、再び第１の制御配線層７や、第１及び第２の高周波線路に漏洩してノイズを発生させる。これが原因で、第１の入出力端子２の出力に、高調波歪みや相互変調歪みが現れ第１の入出力端子２のＳ／Ｎ比を低下させる。第１のＭＯＳＦＥＴ４や第２のＭＯＳＦＥＴ１１の直下でも、前述の界面での自由電子のキャリア層は存在する。しかし、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１が、第１の制御配線層７からの高周波信号の伝搬を遮蔽するので、界面での自由電子の振動がほとんど生じない。このキャリア層での自由電子の振動が顕著に発生するのは、第１の制御配線層７が、埋込酸化膜２１とシリコン基板２０の界面の上に、第１の層間絶縁膜だけを介して配置されている領域である。第１のＭＯＳＦＥＴ４がオン状態である間は、第１の制御配線層７には直流のゲートオン電圧が印可され続ける。ＭＯＳ構造の効果により、この領域では、更に前述の界面での自由電子の密度が増加するので、第１の入出力端子２のＳ／Ｎ比がさらに悪化する。
【００３５】
本実施形態に係る高周波スイッチ回路１００は、埋込酸化膜２１とシリコン基板２０の界面の上に、一端で第１の抵抗９を介して第１のＭＯＳＦＥＴ４の第２の電極４ｃと接続し他端で接地端子ＧＮＤに接続した第１の導電体層１０を、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴの間の溝内に設けられた第１の層間絶縁膜の直上に備えている。第１の制御配線層７に漏洩した高周波信号は、第２の層間絶縁膜２３を介して第１の導電体層１０に達すると接地端子ＧＮＤに通り抜けていく。さらに、第１のＭＯＳＦＥＴ４がオン状態の時に第１の制御配線層７に印加されたゲートオン電圧による直流の電界は、接地された第１の導電体層１０により遮蔽されるので、埋込酸化膜２１とシリコン基板２０との界面での自由電子密度の増加が抑制される。これらにより、本実施形態に係る高周波スイッチ回路１００においては、第１の制御配線層７の直下での埋込酸化膜２１とシリコン基板２０との界面の自由電子の振動の発生が抑制されるので、第１の入出力端子２の出力のＳ／Ｎ比が大きく改善され、通過損失が改善される。
【００３６】
さらに本実施形態に係る高周波スイッチ回路１００では、第１の導電体層１０は、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴの間の溝内に設けられた第１の層間絶縁膜に沿って延伸している。水平面内で延伸方向と垂直な方向では、第１の導電体層１０の幅は、上記溝内に設けられた第１の層間絶縁膜の幅より大きく、第１の層間絶縁膜を覆って、その両側で第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１のソース・ドレイン層２４及び２５上に重なっている。このような構造とすることで、さらに第１の制御配線層７からの電界が、埋込酸化膜２１とシリコン基板２０の界面の自由電子まで到達しにくくなっている。
【００３７】
本実施形態に係る高周波スイッチ回路１００と比較例の高周波スイッチ回路２００とで、入出力端子の出力特性を比較した。アンテナ端子１に１９５０ＭＨｚで２０ｄＢｍの信号と１９０ＭＨｚで−１５ｄＢｍの信号を入力し、第１の入出力端子１から出力信号を測定した。二次相互変調歪みが、比較例の高周波スイッチ回路２００では、−１０２ｄＢｍで合ったのに対し、本実施形態に係る高周波スイッチ回路１００では、−１０８ｄＢｍと優れた特性で合った。
【００３８】
本実施形態に係る高周波スイッチ回路１００は、ＳＯＩ基板の埋込酸化膜２１とシリコン基板２０の界面の上で、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴの間にあり埋込酸化膜まで達して両者を分離する溝内に設けられた第１の層間絶縁膜２２上に、一端で第１の抵抗９を介して第１のＭＯＳＦＥＴ４の第２の電極４ｃと接続し、他端で接地端子ＧＮＤに接続した第１の導電体層１０を備えている。第１の制御配線層７が、上記溝内に設けられた第１の層間絶縁膜２２上、且つ上記第１の導電体層１０上に、第２の層間絶縁膜を介して形成されている。このような構造が、第１の制御配線層７に漏洩した高周波信号がＳＯＩ基板の埋込酸化膜２１とシリコン基板２０の界面に存在する自由電子を振動させることを抑制する。この結果、入出力端子の出力に現れる高調波歪みや二次相互変調歪みを低減することができる。高周波スイッチ回路の通過損失が低減できる。
【００３９】
前述のように、上記効果は、第１の導電体層１０と第１の制御配線層７がそれぞれ、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１との間に設けられた第１の層間絶縁膜上に形成されている場合に限られない。埋込酸化膜まで達し、それぞれのＭＯＳＦＥＴを個別に取り囲み周囲から離間分離する溝内に形成された第１の層間絶縁膜２２上であれば、第１の導電体層１０と第１の制御配線層７が、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１の間以外に形成されてもその効果が得られる。すなわち、本発明の実施形態に係る高周波スイッチ回路は、ＳＯＩ基板の埋込酸化膜とシリコン基板の界面の上で、埋込酸化膜まで達し、それぞれのＭＯＳＦＥＴを個別に環状に取り囲んで周囲から離間分離する溝内に形成された第１の層間絶縁膜上に、接地端子ＧＮＤに電気的に接続した導電体層を備えている。制御配線層が、上記溝内に形成された第１の層間絶縁膜上であり、上記第１の導電体層上に、第２の層間絶縁膜を介して形成されている。このような構造とすることで、高周波スイッチ回路の通過損失を低減できる。
【００４０】
（第２の実施の形態）
図６及び図７を用いて、第２の実施の形態に係る高周波スイッチ回路３００を説明する。図６は、第２の実施形態に係る高周波スイッチ回路の回路図である。図７は、第２の実施形態に係る高周波スイッチ回路の要部断面図である。なお、第１の実施の形態と同一又は類似の箇所には同一符号を付して説明し、第１の実施の形態と違う部分のみを説明する。
【００４１】
本実施の形態に係る高周波スイッチ回路３００は、図６に示したとおり、図４に示した比較例に示した回路図と同様の回路を有する。また、ＳＯＩ基板上に形成した高周波スイッチ回路３００は、図７に示したとおり、その要部断面は第１の実施形態と同様な断面形状を有する。第１の実施の形態に係る高周波スイッチ回路１００は、ＳＯＩ基板の埋込酸化膜２１とシリコン基板２０の界面の上で、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴの間にあり埋込酸化膜まで達して両者を分離する溝内に設けられた第１の層間絶縁膜上に、一端で第１の抵抗９を介して第１のＭＯＳＦＥＴ４の第２の電極４ｃと接続し他端で接地端子ＧＮＤに接続した第１の導電体層１０を備えている。しかしながら、本実施形態に係る高周波スイッチ回路３００は、接地端子ＧＮＤに電気的に接続されているが、第１のＭＯＳＦＥＴ４の第２の電極４ｃに電気的に接続されていない導電体層３０を有する点だけが、第１の実施の形態に係る高周波スイッチ回路１００と違う。それ以外は同じ構造である。
【００４２】
従って、本実施形態に係る高周波スイッチ回路３００においても、第１の実施の形態に係る高周波回路１００と同様に、ＳＯＩ基板の埋込酸化膜２１とシリコン基板２０の界面の上で、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴの間にあり埋込酸化膜まで達して両者を分離する溝内に設けられた第１の層間絶縁膜２２上に、接地端子ＧＮＤに接続した第１の導電体層３０を備えている。このような構造とすることで、第１の制御配線層７に漏洩した高周波信号がＳＯＩ基板の埋込酸化膜２１とシリコン基板２０の界面に存在する自由電子を振動させることを抑制する。この結果、入出力端子の出力に現れる高調波歪みや二次相互変調歪みを低減することができる。高周波スイッチ回路の通過損失を低減できる。
【００４３】
本実施形態に係る高周波スイッチ回路３００は、導電体層３０の一端を第１のＭＯＳＦＥＴ４の第２電極４ｂに電気的に接続する配線を備えないので、ＳＯＩ基板上に回路パターンを形成する際に設計の自由度が増すという利点がある。
【００４４】
さらに、第１の実施形態で説明したとおり、上記効果は、第１の導電体層１０と第１の制御配線層７がそれぞれ、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１との間に設けられた第１の層間絶縁膜上に形成されている場合に限られない。埋込酸化膜まで達し、それぞれのＭＯＳＦＥＴを個別に取り囲み周囲から離間分離する溝内に形成された第１の層間絶縁膜上であれば、第１の導電体層１０と第１の制御配線層７が、第１のＭＯＳＦＥＴ４と第２のＭＯＳＦＥＴ１１の間以外に形成されてもその効果が得られる。すなわち、本発明の実施形態に係る高周波スイッチ回路は、ＳＯＩ基板の埋込酸化膜とシリコン基板の界面の上で、埋込酸化膜まで達し、それぞれのＭＯＳＦＥＴを個別に環状に取り囲んで周囲から離間分離する溝内に形成された第１の層間絶縁膜上に、接地端子ＧＮＤに電気的に接続した導電体層を備えている。制御配線層が、上記溝内に形成された第１の層間絶縁膜上であり、上記第１の導電体層上に、第２の層間絶縁膜を介して形成されている。このような構造とすることで、高周波スイッチ回路の通過損失を低減できる。
【００４５】
以上、上記各実施形態においては、主に第１のＭＯＳＦＥＴ４、第１の導電体層１０、第１の制御配線層７を中心に、各実施形態の特徴と効果を説明してきたが、第２のＭＯＳＦＥＴ１１、第２の導電体層１７、第２の制御配線層１４のそれぞれに対しても同様に説明することができる。
【００４６】
上記各実施例では、いずれも一端がＭＯＳＦＥＴのゲート電極４ａ、１１ａに接続され、他端がゲート制御回路１８に接続された制御配線層７の下部での問題点と各実施形態の効果を説明した。制御配線層７にゲート制御回路１８から直流電圧が印加され、これにより、ＭＯＳ構造の作用により制御配線層７下部のシリコン基板２０と埋込酸化膜２１界面の自由電子の密度があがる。この密度の高い自由電子に高周波信号の電界が漏れて加わることで、高周波スイッチ回路の通過損失を悪化させていた。これは、ゲート電極に接続される制御配線層だけに係る問題ではなく、シリコン基板２０と埋込酸化膜２１との界面上に層間絶縁膜だけを介して配置された他の直流電圧が供給される配線層においても共通する問題である。従って、上記各実施形態は、ＭＯＳＦＥＴのゲート電圧に接続される制御配線層だけに限定されることなく、直流電圧を供給する他の配線層に対しても適用することができる。
【００４７】
従って、本発明の特徴と効果の趣旨を逸脱しない範囲で、以上説明した事項を組み合わせた構造においても、本発明を実施することが可能である。また、ＳＰＤＴ（Single Pole Double Throw）の例で説明したが、アンテナ端子、入出力端子、及びＭＯＳＦＥＴの数を適宜増やすだけで、ｎＰｎＴ（n Pole n Throw）に対応できることは勿論である。
【符号の説明】
【００４８】
１  アンテナ端子
２、３  入出力端子
４、１１  ＭＯＳＦＥＴ
５、１２  ソース・ドレインバイアス抵抗
６、１３  ゲートバイアス抵抗
７、１４  制御配線層
８、１５  ゲート制御抵抗
９、１６  抵抗
１０、１７、３０  導電体層
１８  ゲート制御回路
２０  高抵抗シリコン基板
２１  埋込シリコン酸化膜
２２、２３  層間絶縁膜
２４、２５  ソース・ドレイン領域
１００、１０１、２００、３００  高周波スイッチ回路
Ｈ１〜Ｈ３  高周波線路
ＧＮＤ  接地端子
【図１】
2012010246.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012010246.tif 000009