(57)【要約】【課題】コンタクトホールの一部が素子分離領域上に配置された構造の半導体装置において、短絡及び接合漏れ電流の増大を抑制する。【解決手段】半導体装置５０は、半導体基板１０における活性領域１０ａを取り囲むように形成された溝１５ｂに素子分離絶縁膜１５ａが埋め込まれた素子分離領域１５と、活性領域１０ａに形成された不純物領域２６と、半導体基板１０上を覆う層間絶縁膜２８と、層間絶縁膜２８を貫通し、活性領域１０ａ上及び素子分離領域１５上に跨って形成されたコンタクトプラグ３４と、少なくともコンタクトプラグ３４下方において、不純物領域２６上に形成された金属シリサイド膜３３とを備える。素子分離領域１５は、コンタクトプラグ３４の下方において、素子分離絶縁膜１５と活性領域１０ａとの間に設けられた保護絶縁膜３５を更に有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板における活性領域を取り囲むように形成された溝に素子分離絶縁膜が埋め込まれた素子分離領域と、
前記活性領域に形成された不純物領域と、
前記不純物領域上及び前記素子分離絶縁膜上を覆う層間絶縁膜と、
前記層間絶縁膜を貫通し、前記不純物領域上及び前記素子分離領域上に跨って形成されたコンタクトプラグと、
少なくとも前記コンタクトプラグ下方において、前記不純物領域上に形成された金属シリサイド膜とを備え、
前記素子分離領域は、前記コンタクトプラグの下方において、前記素子分離絶縁膜と前記不純物領域との間に設けられた保護絶縁膜を更に有することを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、
前記保護絶縁膜の上端は、前記不純物領域の底面よりも上方に位置することを特徴とする半導体装置。
【請求項３】
請求項１又は２の半導体装置において、
前記保護絶縁膜の下端は、前記不純物領域の底面よりも下方に位置することを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１つの半導体装置において、
前記保護絶縁膜の下端は、前記素子分離絶縁膜の下端よりも上方に位置することを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１つの半導体装置において、
前記活性領域上に、ゲート絶縁膜を介してゲート電極が形成され、
前記不純物領域は、前記ゲート電極の両側に形成されたソース／ドレイン領域であることを特徴とする半導体装置。
【請求項６】
請求項５の半導体装置おいて、
前記ゲート電極の側面上に、サードウォールスペーサが設けられていることを特徴とする半導体装置。
【請求項７】
請求項６の半導体装置おいて、
前記サイドウォールスペーサは、Ｌ字状の断面を有する層を含む積層構造であることを特徴とする半導体装置。
【請求項８】
請求項５〜７のいずれか１つの半導体装置において、
前記ゲート絶縁膜は、前記ゲート電極の底面及び側面を覆うように形成されていることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１つの半導体装置において、
前記金属シリサイド膜は、前記コンタクトプラグ直下のみに形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１〜８のいずれか１つの半導体装置において、
前記金属シリサイド膜は、前記不純物領域の上面全体に形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１つの半導体装置において、
前記不純物領域上に形成されたストレスライナー膜を更に備えることを特徴とする半導体装置。
【請求項１２】
半導体基板における活性領域を取り囲む溝を形成し、前記溝に素子分離絶縁膜を埋め込んで素子分離領域を形成する工程（ａ）と、
前記活性領域に不純物領域を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記半導体基板上を覆う層間絶縁膜を形成する工程（ｃ）と、
前記層間絶縁膜を貫通し、前記活性領域上及び前記素子分離絶縁膜上に跨ってコンタクトホールを形成する工程（ｄ）とを備え、
前記工程（ｄ）完了時において、前記コンタクトホール内に露出した前記素子分離絶縁膜の一部が除去されて前記素子分離絶縁膜と前記不純物領域との間にスリットが形成されており、
前記工程（ｄ）の後に、前記スリットを埋め込む保護絶縁膜を形成する工程（ｅ）と、
前記工程（ｃ）の前、又は、前記工程（ｅ）の後に、前記不純物領域上に金属シリサイド膜を形成する工程（ｆ）とを更に備えることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２の半導体装置の製造方法において、
前記スリットは、前記工程（ｄ）において形成されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２又は１３の半導体装置の製造方法において、
前記工程（ｅ）は、
前記コンタクトホールの内面を覆い且つ前記スリットを埋め込むように絶縁膜を形成する工程と、
前記スリットに埋め込まれた部分以外の前記絶縁膜を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２の半導体装置の製造方法において、
前記工程（ｆ）は、前記工程（ｅ）の後に行ない、
前記金属シリサイド膜は、前記コンタクトホール内に露出した部分の前記不純物領域上に形成されることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２の半導体装置の製造方法において、
前記工程（ｆ）は、前記工程（ｃ）の前に行ない、
前記金属シリサイド膜は、前記不純物領域の全面に形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置及びその製造方法に関し、特に、素子分離領域及びその形成方法に関する。
【背景技術】
【０００２】
近年、大規模集積回路の高集積化に伴って素子が微細化しており、これに対応するために、素子分離領域としてＳＴＩ（Shallow Trench Isolation）構造の利用が進んでいる。
【０００３】
更に、ＳＴＩ構造の素子分離領域を有する半導体装置において、素子の微細化が進むに従って、不純物層に対するコンタクトホールの位置が重要になっている。つまり、コンタクトホールの位置ずれにより、コンタクトホールの一部が不純物層の外側の素子分離領域上に配置されることがある。また、位置ずれが無い場合についても、コンタクトホールの一部が不純物層の外側の素子分離領域上に配置されるように設計されることもある。
【０００４】
コンタクトホールの一部が素子分離領域上に配置されると、エッチング等によりコンタクトホールを形成する際に素子分離領域の絶縁膜の一部も除去され、コンタクトホールの下端が例えば不純物層の底面よりも低くなることがある。このようなコンタクトホールに金属材料を埋め込んでコンタクトプラグを形成すると、不純物層底面のＰＮ接合よりも深い位置においてコンタクトプラグが基板に接触し、短絡の原因となったり、接合漏れ電流を増大させたりする。
【０００５】
この点に関する対策として、例えば特許文献１が知られている。図５に、特許文献１の半導体装置の模式的な断面図を示す。
【０００６】
図５の半導体装置は、半導体基板１０１における二酸化ケイ素膜１０２（素子分離）によって区画された素子領域において、ゲート絶縁膜１０３を介して形成されたゲート電極１０４と、ゲート電極１０４の両側に形成された拡散領域１０５とを有する。半導体基板１０１上を覆う層間絶縁膜１０６が形成され、当該層間絶縁膜１０６を貫通して、二酸化ケイ素膜１０２と拡散領域１０５との境界に跨るように、コンタクトホール１０７が形成されている。コンタクトホール１０７の内面を覆う窒化チタン膜１１５が形成され、当該窒化チタン膜１１５を介してコンタクトホール１０７を埋め込むようにコンタクト１０８が形成されている。
【０００７】
コンタクトホール１０７は、二酸化ケイ素膜１０２の一部を取り除くように形成されており、部分的に拡散領域１０５の底面よりも深くなっている。しかしながら、当該部分を含む窒化チタン膜１１５（コンタクト１０８）と拡散領域１０５との間にチタンシリサイド層１１６が形成され、チタンシリサイド層１１６と半導体基板１０１との間にはＮ＋  型である拡散領域１０５及び１１７が形成されている。このように、チタンシリサイド層１１６とＰ型である半導体基板１０１とが直接接触することのない構造となっている。これにより、短絡及び接合漏れ電流の増大を避けることができると説明されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−１０６９７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１によると、コンタクトホールを開口した後に高融点金属を堆積すると共にシリサイド化し、形成されたチタンシリサイド層１１６からの不純物拡散によって自己整合的に拡散層１１７等を形成する。しかしながら、シリサイド化と拡散層の形成とをバランス良く制御することは難しく、その結果として、シリサイド層と接する部分に均一な拡散層を形成することも困難である。例えば、シリサイド化の速度が拡散速度に比べて速い場合、拡散層は形成されず、シリサイド層と半導体基板とが直接接触する。この場合、接合漏れ電流の増大という問題を解決できない。また、拡散層が形成されたとしても、シリサイド層の形成状態（厚さ等）によって拡散層の厚さにバラツキが生じるので、安定して接合漏れ電流を抑制することは困難である。
【００１０】
以上に鑑みて、本開示の目的は、コンタクトホールの一部が素子分離領域上に配置された構造において、短絡及び接合漏れ電流の増大を安定して抑制できる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために、本開示の半導体装置は、半導体基板における活性領域を取り囲むように形成された溝に素子分離絶縁膜が埋め込まれた素子分離領域と、活性領域に形成された不純物領域と、不純物領域上及び素子分離絶縁膜上を覆う層間絶縁膜と、層間絶縁膜を貫通し、不純物領域上及び素子分離領域上に跨って形成されたコンタクトプラグと、少なくともコンタクトプラグ下方において、不純物領域上に形成された金属シリサイド膜とを備え、素子分離領域は、コンタクトプラグの下方において、素子分離絶縁膜と活性領域との間に設けられた保護絶縁膜を更に有する。
【００１２】
このような半導体装置によると、その製造工程において、不純物領域と素子分離絶縁膜との間にコンタクトプラグ又は金属シリサイド膜の一部が入り込むことは、保護絶縁膜によって防がれている。従って、コンタクトプラグ又は金属シリサイド膜が半導体基板に直接接触して生じする短絡及び接合漏れ電流の増大を抑制することができる。
【００１３】
尚、保護絶縁膜の上端は、不純物領域の底面よりも上方に位置していても良い。
【００１４】
また、保護絶縁膜の下端は、不純物領域の底面よりも下方に位置していても良い。
【００１５】
これにより、不純物領域の底面より下においてコンタクトプラグ又は金属シリサイド膜が半導体基板と直接接触するのをより確実に防ぐことができる。
【００１６】
また、保護絶縁膜の下端は、素子分離絶縁膜の下端よりも上方に位置していても良い。
【００１７】
このような範囲に保護絶縁膜が形成されていれば、コンタクトプラグ又は金属シリサイド膜が半導体基板と直接接触するのを防ぐことができる。
【００１８】
また、活性領域上に、ゲート絶縁膜を介してゲート電極が形成され、不純物領域は、ゲート電極の両側に形成されたソース／ドレイン領域であっても良い。
【００１９】
つまり、半導体装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）であっても良い。ここで、ソース／ドレイン領域とは、ゲート電極の一方に形成されたソース領域及び他方に形成されたドレイン領域を合わせて呼ぶものである。
【００２０】
また、ゲート電極の側面上に、サードウォールスペーサが設けられていても良い。
【００２１】
また、サイドウォールスペーサは、Ｌ字状の断面を有する層を含む積層構造であっても良い。
【００２２】
このように、サイドウォールスペーサーを有する構造であっても良い。
【００２３】
また、ゲート絶縁膜は、ゲート電極の底面及び側面を覆うように形成されていても良い。
【００２４】
これは、ゲートラストプロセスにより半導体装置を製造した場合に得られる構造であり、このようになっていても構わない。
【００２５】
また、金属シリサイド膜は、コンタクトプラグ直下のみに形成されていても良い。
【００２６】
また、金属シリサイド膜は、不純物領域の上面全体に形成されていても良い。
【００２７】
金属シリサイド膜が形成される領域は、製造方法の違い等により異なるが、前記のいずれであっても良い。
【００２８】
また、不純物領域上に形成されたストレスライナー膜を更に備えていても良い。
【００２９】
次に、前記の目的を達成するために、本開示の半導体装置の製造方法は、半導体基板における活性領域を取り囲む溝を形成し、溝に素子分離絶縁膜を埋め込んで素子分離領域を形成する工程（ａ）と、活性領域に不純物領域を形成する工程（ｂ）と、工程（ｂ）の後に、半導体基板上を覆う層間絶縁膜を形成する工程（ｃ）と、層間絶縁膜を貫通し、活性領域上及び素子分離絶縁膜上に跨ってコンタクトホールを形成する工程（ｄ）とを備え、工程（ｄ）完了時において、コンタクトホール内に露出した素子分離絶縁膜の一部が除去されて素子分離絶縁膜と不純物領域との間にスリットが形成されており、工程（ｄ）の後に、スリットを埋め込む保護絶縁膜を形成する工程（ｅ）と、工程（ｃ）の前、又は、工程（ｅ）の後に、不純物領域上に金属シリサイド膜を形成する工程（ｆ）とを更に備える。
【００３０】
このような半導体装置の製造方法によると、工程（ｄ）が完了した時点において形成されているスリット内に、不純物領域の下方部分の活性領域が露出することがある。しかしながら、工程（ｅ）により当該スリットを埋め込む保護絶縁膜が形成される。このことから、不純物領域上及び素子分離領域上に跨ってコンタクトホールを形成したとしても、金属シリサイド膜、又は、コンタクトホールを埋め込むコンタクトプラグが活性領域に直接接触するのを避けることができる。従って、そのような直接の接触に起因する短絡及び接合漏れ電流が抑制された半導体装置を製造することができる。
【００３１】
尚、スリットは、工程（ｄ）において形成されても良い。
【００３２】
コンタクトホールを形成する際には、不純物領域上に層間絶縁膜等が残るのを防ぐために、オーバーエッチングを行なうことがある。この結果、素子分離絶縁膜の一部が除去されてスリットが形成される。このようにして生じるスリットを埋め込むように、保護絶縁膜を形成する。
【００３３】
また、工程（ｅ）は、コンタクトホールの内面を覆い且つスリットを埋め込むように絶縁膜を形成する工程と、スリットに埋め込まれた部分以外の絶縁膜を除去する工程とを備えていても良い。
【００３４】
このようにして、スリットに残された部分の絶縁膜を保護絶縁膜としても良い。
【００３５】
尚、工程（ｆ）は、工程（ｅ）の後に行ない、金属シリサイド膜は、コンタクトホール内に露出した部分の不純物領域上に形成されても良い。
【００３６】
工程（ｆ）を工程（ｅ）の後に行なう場合、仮に、スリットを埋め込む保護絶縁膜を設けなかったとすると、工程（ｆ）にて形成される金属シリサイド膜がスリット内にも形成され、不純物領域下方の活性領域と直接接触することがある。これに対し、保護絶縁膜を設けることにより、このような直接の接触を防ぐことができる。
【００３７】
また、工程（ｆ）は、工程（ｃ）の前に行ない、金属シリサイド膜は、不純物領域の全面に形成されても良い。
【００３８】
工程（ｆ）を工程（ｃ）の前に行なう場合、仮に、スリットを埋め込む保護絶縁膜を設けなかったとすると、工程（ｅ）の後にコンタクトホール内に埋め込まれるコンタクトプラグがスリット内にも形成され、活性領域と直接接触することがある。これに対し、保護絶縁膜を設けるにより、このような直接の接触を避けることができる。
【発明の効果】
【００３９】
本開示の半導体装置及びその製造方法によると、位置合わせズレ又は設計により素子分離絶縁膜上にコンタクトホールの一部が配置される場合にも、短絡及び接合漏れ電流を抑制することができる。
【図面の簡単な説明】
【００４０】
【図１】図１（ａ）〜（ｆ）は、本開示の第１の実施形態における例示的半導体装置の製造方法を説明するための模式的な断面図である。
【図２】図２（ａ）〜（ｆ）は、図１（ｆ）に続いて、第１の実施形態における例示的半導体装置の製造方法を説明するための模式的な断面図である。
【図３】図３（ａ）〜（ｅ）は、本開示の第２の実施形態における例示的半導体装置の製造方法を説明するための模式的な断面図である。
【図４】図４（ａ）〜（ｄ）は、図３（ｅ）に続いて、第２の実施形態における例示的半導体装置の製造方法を説明するための模式的な断面図である。
【図５】図５は、従来の半導体装置について説明するための模式的な断面図である。
【発明を実施するための形態】
【００４１】
（第１の実施形態）
以下、本開示の第１の実施形態の例示的半導体装置及びその製造方法について、図面を参照して説明する。
【００４２】
図１（ａ）〜（ｆ）及び図２（ａ）〜（ｆ）は、例示的半導体装置６０の製造工程を説明する図である。また、本実施形態では、ｎ型ＭＩＳトランジスタにおけるゲートラストプロセスの場合を説明する。
【００４３】
図１（ａ）には、半導体基板１０の上部に設けられたトレンチ状の素子分離用溝１５ｂ内に埋め込まれた素子分離絶縁膜１５ａを有する素子分離領域１５と、当該素子分離領域１５によって囲まれた半導体基板１０からなる活性領域１０ａと、活性領域１０ａを含みみ、半導体基板１０に形成されたｐウェル領域１１と、活性領域１０ａ上に形成されたダミーゲート部１９とが示されている。ダミーゲート部１９は、活性領域１０ａ上に、ダミーゲート絶縁膜１６、ダミーゲート電極１７及び保護膜１８が下からこの順に積層された構造を有する。尚、ｐ型ＭＩＳトランジスタの場合、ｐウェル領域１１の代わりにｎウェル領域が形成される。
【００４４】
このような構造を得るためには、例えば、半導体基板１０上に犠牲酸化膜を介してシリコン窒化膜を形成し、該シリコン窒化膜及び犠牲酸化膜をフォトリソグラフィ及びエッチング等により加工して、シリコン窒化膜からなるハードマスクを形成する。該ハードマスクをマスクとして、例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法により半導体基板１０をエッチングし、トレンチ状の素子分離用溝１５ｂ（深さは、例えば３００〜４００ｎｍ程度）を形成する。
【００４５】
続いて、例えば高密度プラズマＣＶＤ（Chemical Vapor Deposition ）法により全面にシリコン酸化膜を堆積した後、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing ）によりハードマスクの厚さが半分程度になるまで研磨を行なう。これにより、素子分離用溝１５ｂ内に埋め込まれたシリコン酸化膜からなる素子分離絶縁膜１５ａを有する素子分離領域１５を形成する。続いて、例えば１５０℃の熱リン酸等のウェットエッチングにより、犠牲酸化膜をエッチングストップ膜として、シリコン窒化膜からなるハードマスクを除去する。この結果、素子分離絶縁膜１５ａは、半導体基板１０（活性領域１０ａ）の表面に対して突出するようになり、素子分離領域１５に囲まれた半導体基板１０からなる活性領域１０ａが形成される。
【００４６】
この後、半導体基板１０に対し、ｐウェル領域１１の形成、パンチスルー防止のための埋め込み層の形成、閾値調整等の各種の不純物導入を必要に応じて行なう。
【００４７】
更に、犠牲酸化膜を例えば希フッ酸（ＤＨＦ）等を用いたウェットエッチングにより除去した後、例えば熱酸化法により膜厚が数ｎｍのシリコン酸化膜（ダミーゲート絶縁膜１６となる膜）を形成する。続いて、例えばＣＶＤ法により、シリコン酸化膜上に厚さ８０〜１５０ｎｍ程度のポリシリコン膜（ダミーゲート電極１７となる膜）を形成し、更にその上に、例えばＣＶＤ法により膜厚が５０〜１００ｎｍ程度のシリコン窒化膜（保護膜１８となる膜）を形成する。この後、フォトリソグラフィによりレジストパターン（図示せず）を形成し、異方性ドライエッチングを行なって、ゲート長１０〜１５ｎｍのダミーゲート電極１７を含むダミーゲート部１９を形成する。
【００４８】
次に、図１（ｂ）の工程を行なう。まず、ＣＶＤ法により厚さ８ｎｍ程度のシリコン窒化膜を半導体基板１０上に堆積した後ドライエッチングを行なうことにより、ダミーゲート部１９の側面上にシリコン窒化膜からなるオフセットスペーサ２０を形成する。続いて、ダミーゲート部１９及びオフセットスペーサ２０をマスクとして、活性領域１０ａにｎ型不純物であるＡｓ（砒素）のイオン注入を行なう。これにより、活性領域１０ａにおけるダミーゲート部１９の側方に、接合深さが比較的浅いｎ型ソース／ドレイン領域２１（ＬＤＤ領域又はエクステンション領域）が自己整合的に形成される。尚、ｐ型ＭＩＳトランジスタの場合、ｐ型不純物として、例えばＢＦ２  が用いられる。
【００４９】
次に、図１（ｃ）の工程を行なう。例えば、ＣＶＤ法により半導体基板１０上の全面に膜厚１０ｎｍのシリコン酸化膜を形成し、更にその上を覆うように、膜厚３０ｎｍのシリコン窒化膜を形成する。この後、これらのシリコン酸化膜及びシリコン窒化膜に対して異方性エッチングを行なうことにより、ダミーゲート部１９の側面上に、オフセットスペーサ２０を介してサイドウォールスペーサ２５を形成する。サイドウォールスペーサ２５は、前記のシリコン酸化膜からなり断面形状がＬ字状の内側サイドウォールスペーサ２４ａの上に、前記のシリコン窒化膜からなる外側サイドウォールスペーサ２４ｂが積層された構造を有する。
【００５０】
次に、図１（ｄ）の工程を行なう。フォトリソグラフィ法及びイオン注入法を用い、ダミーゲート部１９、オフセットスペーサ２０及びサイドウォールスペーサ２５をマスクとして、活性領域１０ａにｎ型不純物であるＡｓを導入する。ｎ型ＭＩＳトランジスタの場合、例えばＡｓを用いれば良い（ｐ型のＭＩＳトランジスタの場合には、ｐ型不純物として例えばＢを用いる）。
【００５１】
これにより、活性領域１０ａにおけるサイドウォールスペーサ２５の外側に、浅いｎ型ソース／ドレイン領域２１よりも深い接合深さを有する深いソース／ドレイン領域２６が自己整合的に形成される。この後、熱処理を行ない、深いｎ型ソース／ドレイン領域２６に含まれるｎ型不純物を活性化させる。
【００５２】
次に、図１（ｅ）の工程を行なう。まず、内側サイドウォールスペーサ２４ａ（シリコン酸化膜）に対して選択比の得られるドライエッチング法又はウェットエッチング法を用いて、外側サイドウォールスペーサ２４ｂ（シリコン窒化膜）を除去する。次に、半導体基板１０上の全面に、ストレスライナー膜２７を形成する。このためには、例えば、プラズマＣＶＤ法を用いて、半導体基板１０上の全面に膜厚５０ｎｍのシリコン窒化膜からなるストレスライナー膜２７を堆積する。ストレスライナー膜２７は、ｎ型ＭＩＳトランジスタのチャネル領域に対してゲート長方向の引っ張りストレスを印加し、トランジスタの駆動力を向上させる効果がある。尚、ｐ型ＭＩＳトランジスタの場合、ｐ型ＭＩＳトランジスタのチャネル領域に対してゲート長方向の圧縮ストレスを印加するストレスライナー膜を形成する。
【００５３】
但し、ストレスライナー膜２７は必須ではなく、チャネル領域へのストレスの印加を伴わないライナー膜（シリコン窒化膜等）を用いても良い。また、外側サイドウォールスペーサ２４ｂを除去することについても必須ではない。但し、外側サイドウォールスペーサ２４ｂを除去することにより、ストレスライナー膜２７からの引っ張りストレスの印加を高めることができる。
【００５４】
この後、例えばＣＶＤ法を用いてシリコン酸化膜を堆積し、ストレスライナー膜２７上を覆う層間絶縁膜２８とする。更に、例えばＣＭＰ法を用いて層間絶縁膜２８の表面を平坦化する。この時、ダミーゲート部１９の保護膜１８の上面が露出するまで層間絶縁膜２８及びストレスライナー膜２７の研磨処理を行なう。
【００５５】
次に、図１（ｆ）の工程を行なう。保護膜１８を露出させた前記の研磨処理に続いて、シリコン酸化膜とシリコン窒化膜との選択比が１となる条件により、更にＣＭＰ法による研磨を行なう。これは、ダミーゲート部１９の保護膜１８が除去され、ダミーゲート電極１７の上面が露出するまで行なう。
【００５６】
次に、例えばドライエッチング処理により、ダミーゲート部１９におけるダミーゲート電極１７を除去する。この際、ダミーゲート絶縁膜１６に対して十分大きな選択比が得られるエッチング条件を用いる。更に、例えばフッ酸系の薬液を用いたエッチング処理により、ダミーゲート絶縁膜１６を除去する。
【００５７】
以上のようにして、一対のオフセットスペーサ２０に挟まれた領域に、ゲート電極形成用溝１４が形成される。
【００５８】
次に、図２（ａ）の工程を行なう。例えば、有機金属気相堆積（Metal Organic Chemical Vapor Deposition ：ＭＯＣＶＤ）法、又はＡＬＤ（Atomic Layer Deposition ）法等により、ゲート電極形成用溝１４の内側表面を含む層間絶縁膜２８上に、膜厚が２ｎｍのゲート絶縁膜２９を形成する。ゲート絶縁膜２９は、比誘電率が例えば１０以上である金属酸化物からなる高誘電率膜を含むことが望ましい。
【００５９】
続いて、ゲート電極形成用溝１４の内側及び層間絶縁膜２８上に、ゲート絶縁膜２９を介して、金属含有膜３０ａを形成する。金属含有膜３０ａは、純金属材料層、合金層及び金属化合物層の１つ又は複数を含む膜として形成する。具体例としては、ＣＶＤ法又はＡＬＤ法等により、タングステン膜、チタン膜、ハフニウム膜、ルテニウム膜及びＴｉＮ膜の１つ又は複数を含む膜を形成する。更に、ポリシリコン膜を含んでいても良い。
【００６０】
次に、図２（ｂ）の工程を行なう。ここでは、金属含有膜３０ａをＣＭＰ法により上方から層間絶縁膜２８の上面が露出するまで研磨し、ゲート電極形成用溝１４の外に位置する部分の金属含有膜３０ａを除去する。これにより、ゲート電極形成用溝１４内に、ゲート絶縁膜２９を介してゲート電極３０が形成される。
【００６１】
続いて、ゲート電極３０、オフセットスペーサ２０、内側サイドウォールスペーサ２４ａ及び層間絶縁膜２８上に、例えばＣＶＤ法により厚さ２００〜１０００ｎｍのシリコン酸化膜を堆積し、上層絶縁膜３１とする。必要に応じて、ゲート電極３０上方における上層絶縁膜３１の膜厚が１００〜８００ｎｍ程度になるように、ＣＭＰ法による研磨等を行なう。
【００６２】
次に、図２（ｃ）に示すように、上層絶縁膜３１及び層間絶縁膜２８及びストレスライナー膜２７を貫通してソース／ドレイン領域２６に達するコンタクトホール３２を形成する。例えば、フォトリソグラフィを用いてコンタクトホール３２のパターンに合わせた開口を有するレジストを形成し、該レジストをマスクとして、ＲＩＥ等のドライエッチングを行なう。コンタクトホール３２のゲート長方向の開口幅は、例えば、３０〜１００ｎｍとする。コンタクトホール３２の平面視形状は、円形、長方形等である。
【００６３】
コンタクトホール３２を形成する際、位置合わせズレに起因して、コンタクトホール３２の一部がソース／ドレイン領域２６の外側に位置する場合がある。また、コンタクトホール３２の一部がソース／ドレイン領域２６の外側に配置された設計とする場合もある。
【００６４】
また、コンタクトホール３２を開口する際には、層間絶縁膜２８の膜厚バラツキ、エッチング時のエッチング速度バラツキ等によってソース／ドレイン領域２６上に絶縁膜が残るのを防ぐために、オーバーエッチングする。
【００６５】
これらのことから、図２（ｃ）に示すように、エッチングによりコンタクトホール３２がソース／ドレイン領域２６の表面にまで達した後、コンタクトホール３２の底部に露出した素子分離絶縁膜１５ａの一部が除去されることがある。この場合、ソース／ドレイン領域２６の表面よりも下方にまでコンタクトホール３２が形成され、ソース／ドレイン領域２６（及びその下方の活性領域１０ａ）と素子分離絶縁膜１５ａとの間にスリット３２ａを生じる。
【００６６】
次に、図２（ｄ）の工程を行なう。例えばＣＶＤ法又はＡＬＤ法等を用いて、半導体基板１０上の全面（コンタクトホール３２の内面及び上層絶縁膜３１上）に、例えば膜厚１〜２０ｎｍの絶縁膜３５ａを形成する。絶縁膜３５ａとしては、シリコン酸化膜又はシリコン窒化膜であっても良い。絶縁膜３５ａは、スリット３２ａを埋め込むように形成する。
【００６７】
次に、図２（ｅ）の工程を行なう。まず、絶縁膜３５ａに対してドライエッチング、ウェットエッチング等を用いたエッチバックを行ない、ソース／ドレイン領域２６の上面を露出させると共に、スリット３２ａ内の絶縁膜３５ａを残存させて、絶縁膜３５ａからなる保護絶縁膜３５を形成する。これにより、素子分離領域１５は、素子分離絶縁膜１５ａ及び保護絶縁膜３５によって構成されることになる。
【００６８】
続いて、ソース／ドレイン領域２６の上面上に、金属シリサイド膜３３を形成する。このためには、初めに、ソース／ドレイン領域２６の表面に形成されていた自然酸化膜（図示は省略）を除去する。続いて、例えば、スパッタ法を用いて、コンタクトホール３２内及び上層絶縁膜３１の上面を覆うように、膜厚１０ｎｍのニッケル（Ｎｉ）からなる膜をシリサイド用金属膜（図示は省略）として形成する。
【００６９】
この後、例えば、窒素雰囲気中、３２０℃において１回目のＲＴＡ（Rapid Thermal Annealing）処理を行なう。これにより、ソース／ドレイン領域２６のＳｉとシリサイド用金属膜のＮｉとを反応させて、コンタクトホール３２内に露出した部分のソース／ドレイン領域２６上に、ニッケルシリサイドからなる金属シリサイド膜３３を形成する。
【００７０】
その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬する。これにより、上層絶縁膜３１上の部分及びコンタクトホール３２内面に残る未反応のシリサイド用金属膜を除去する。更に、２回目のＲＴＡ処理により、金属シリサイド膜３３の組成比を安定させる。
【００７１】
この際、コンタクトホール３２底部において、ソース／ドレイン領域２６と素子分離絶縁膜１５ａとの間に生じたスリット３２ａには、保護絶縁膜３５が埋め込まれている。従って、ソース／ドレイン領域２６の底面のＰＮ接合面よりも下方にまで金属シリサイド膜３３が形成されるのを抑制することができる。
【００７２】
次に、図２（ｆ）の工程を行なう。例えばＴｉ、ＴｉＮ等の密着層をＣＶＤ法により堆積した後、タングステン（Ｗ）等の金属膜を更に堆積し、ＣＭＰ法による平坦化のための研磨処理を行なう。これにより、コンタクトホール３２内に下地との密着層（図示せず）を介して金属膜からなるコンタクトプラグ３４を形成する。
【００７３】
Ｔｉ、ＴｉＮ膜の形成方法としては、ＣＶＤ法の他に、ＩＭＰ（Ion Metal Plasma）法によるスパッタリングを利用しても良い。また、コンタクトホール３２外の部分の金属膜を除去してコンタクトプラグ３４を形成するために、ＣＭＰ法に代えて、エッチバックを用いても良い。
【００７４】
続いて、Ａｌ等の配線材料により配線を行ない、上層絶縁膜３１上に、コンタクトプラグ３４と電気的に接続された上層配線３７を形成する。上層配線３７の他の例としては、Ｃｕを材料とするダマシンプロセスを用いた配線としても良い。
【００７５】
以上のようにして、本実施形態の例示的半導体装置６０が製造される。ここで、素子分離用溝１５ｂに埋め込まれた素子分離絶縁膜１５ａ及び保護絶縁膜３５によって、素子分離領域１５が構成されている。
【００７６】
半導体装置６０によると、コンタクトホール３２がソース／ドレイン領域２６の外側にも配置され、ソース／ドレイン領域２６と素子分離絶縁膜１５ａとに跨って形成されたとしても、接合漏れ電流及び短絡等を防ぐことができる。つまり、ソース／ドレイン領域２６及びその下方の活性領域１０ａと素子分離絶縁膜１５ａとの間に生じるスリット３２ａを埋め込む保護絶縁膜３５が形成されているので、金属シリサイド膜３３がスリット３２ａ内にまで形成されて活性領域１０ａと直接接触するのを避けることができる。従って、そのような直接の接触が原因となる短絡及び接合漏れ電流を防ぐことができる。
【００７７】
ここで、保護絶縁膜３５の上端が、ソース／ドレイン領域２６の底面よりも上方に位置していると、金属シリサイド膜３３が活性領域１０ａに直接接するのをより確実に防ぐことができる。
【００７８】
また、スリット３２ａがソース／ドレイン領域２６の底面よりも深くなった部分を有するとき、当該部分にまで保護絶縁膜３５が形成されている（つまり、保護絶縁膜３５の下端が、ソース／ドレイン領域２６の底面よりも下方に位置している）と、金属シリサイド膜３３が活性領域１０ａに直接接するのをより確実に防ぐことができる。
【００７９】
また、保護絶縁膜３５の下端は、素子分離絶縁膜１５ａの下端よりも上方に位置してれば良い。前記の通り、スリット３２ａは、図２（ｃ）の工程においてソース／ドレイン領域２６上に絶縁膜（ストレスライナー膜２７等）が残るのを防ぐためにオーバーエッチングを行なうことにより生じる。この際、スリット３２ａが素子分離絶縁膜１５ａよりも深くなるのを防ぐようにオーバーエッチングを制御することは通常は可能である。従って、スリット３２ａに埋め込まれる保護絶縁膜３５の下端を、素子分離絶縁膜１５ａの下端よりも上方に位置するようにすることができる。
【００８０】
（第２の実施形態）
次に、本開示の第２の実施形態の例示的半導体装置６０ａについて、図３（ａ）〜（ｅ）及び図４（ａ）〜（ｄ）を参照して説明する。
【００８１】
第１の実施形態では、コンタクトホール３２を開口した後に金属シリサイド膜３３を形成するプロセスを説明した。これに対し、本実施形態では、ソース／ドレイン領域を形成した後、層間絶縁膜を形成するよりも前に、金属シリサイド膜を形成する。また、本実施形態では、ｎ型ＭＩＳトランジスタにおけるゲートファーストプロセスの場合を説明する。
【００８２】
具体的に、まず、図３（ａ）の構造を形成する。半導体基板１０におけるの活性領域１０ａと、活性領域１０ａを取り囲む素子分離絶縁膜１５ａを有する素子分離領域１５とについては、第１の実施形態において図１（ａ）を参照して説明したのと同様に形成すれば良い。
【００８３】
次に、例えば、ＩＳＳＧ（In-Situ Steam Generation）酸化法により、活性領域１０ａ上に、膜厚０．８ｎｍ〜１ｎｍのシリコン酸化膜からなる下地膜（図示は省略）を形成する。続いて、例えば、ＭＯＣＶＤ法又はＡＬＤ法等により、下地膜上に、膜厚２ｎｍの高誘電率膜（ゲート絶縁膜３８となる膜）を形成する。
【００８４】
その後、例えばＣＶＤ法、ＡＬＤ法又はスパッタ法等により、前記高誘電率膜上に、例えば窒化チタン（ＴｉＮ）からなる金属膜３９を形成する。当該金属膜３９の膜厚は、例えば１ｎｍ以上で且つ１０ｎｍ以下（より好ましくは、１ｎｍ以上で且つ５ｎｍ以下）とする。また、金属膜３９として、ＴｉＮ膜に代えて、タングステン膜、チタン膜、ハフニウム膜、ルテニウム膜及びイリジウム膜のいずれか１つ又は複数を含む膜としても良い。
【００８５】
この後、例えばＣＶＤ法により、金属膜３９上に、例えば膜厚が１００ｎｍのポリシリコン膜からなるシリコン膜４０を形成する。
【００８６】
続いて、シリコン膜４０上にレジスト（図示は省略）を形成し、当該レジストをマスクとする異方性ドライエッチング等により下地膜（図示せず）、高誘電率膜、金属膜３９及びシリコン膜４０をエッチングする。これにより、活性領域１０ａ上に、下地膜（図示せず）及び高誘電率膜からなるゲート絶縁膜３８を介して、金属膜３９及びシリコン膜４０からなるゲート電極４１が形成される。
【００８７】
次に、図３（ｂ）の工程を行なう。例えば、ＣＶＤ法により膜厚８ｎｍ程度のシリコン窒化膜を半導体基板１０上の全面に堆積した後、ドライエッチングを行なうことにより、ゲート電極４１の側面上にシリコン窒化膜からなるオフセットスペーサ４２を形成する。
【００８８】
続いて、ゲート電極４１及びオフセットスペーサ４２をマスクととして、活性領域１０ａにｎ型不純物であるＡｓ（砒素）のイオン注入を行なう。これにより、活性領域１０ａにおけるゲート電極４１の側方に、接合深さが比較的浅いｎ型ソース／ドレイン領域４３（ＬＤＤ領域又はエクステンション領域）が自己整合的に形成される。尚、ｐ型ＭＩＳトランジスタの場合、ｐ型不純物としては例えばＢＦ２  が用いられる。
【００８９】
次に、図３（ｃ）の工程を行なう。例えば、ＣＶＤ法により半導体基板１０上の全面に膜厚１０ｎｍのシリコン酸化膜を形成し、更にその上を覆うように、膜厚３０ｎｍのシリコン窒化膜を形成する。この後、これらのシリコン酸化膜及びシリコン窒化膜に対して異方性エッチングを行なうことにより、ダミーゲート部１９の側面上に、オフセットスペーサ４２を介してサイドウォールスペーサ４７を形成する。サイドウォールスペーサ４７は、前記のシリコン酸化膜からなり断面形状がＬ字状の内側サイドウォールスペーサ４６ａの上に、前記のシリコン窒化膜からなる外側サイドウォールスペーサ４６ｂが積層された構造を有する。
【００９０】
次に、図３（ｄ）の工程を行なう。フォトリソグラフィ法及びイオン注入法等を用い、ゲート電極４１、オフセットスペーサ４２及びサイドウォールスペーサ４７をマスクとして、活性領域１０ａにｎ型不純物であるＡｓを導入する。（ｐ型のＭＩＳトランジスタの場合には、ｐ型不純物として例えばＢを用いる）。
【００９１】
これにより、活性領域１０ａにおけるサイドウォールスペーサ４７の外側に、浅いｎ型ソース／ドレイン領域４３よりも深い接合深さ有する深いソース／ドレイン領域４８が自己整合的に形成される。この後、熱処理を行ない、深いｎ型ソース／ドレイン領域４８に含まれるｎ型不純物を活性化させる。
【００９２】
次に、図３（ｅ）の工程を行なう。まず、内側サイドウォールスペーサ４６ａ（シリコン酸化膜）に対して選択比の得られるドライエッチング法又はウェットエッチング法を用いて、外側サイドウォールスペーサ４６ｂ（シリコン窒化膜）を除去する。
【００９３】
続いて、深いソース／ドレイン領域４８の上面及びシリコン膜４０の上面に形成された自然酸化膜（図示は省略）を除去する。その後、例えば、スパッタ法により、半導体基板１０上の全面に、膜厚１０ｎｍのニッケル（Ｎｉ）からなる膜をシリサイド用金属膜（図示は省略）として形成する。
【００９４】
この後、例えば窒素雰囲気中、３２０℃において１回目のＲＴＡ（Rapid Thermal Annealing）処理を行なう。これにより、深いｎ型ソース／ドレイン領域４８のＳｉとシリサイド用金属膜のＮｉとを反応させて、ソース／ドレイン領域４８上に、ニッケルシリサイドからなる金属シリサイド膜４９を形成する。また、同時に、ゲート電極４１を構成するシリコン膜４０上にも、金属シリサイド膜４４を形成する。
【００９５】
その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬する。これにより、オフセットスペーサ４２上及び内側サイドウォールスペーサ４６ａ上に残る未反応のシリサイド用金属膜を除去する。更に、一回目のＲＴＡよりも高温（例えば５５０℃）２回目のＲＴＡ処理により、金属シリサイド膜３３の組成比を安定させる。
【００９６】
次に、図４（ａ）の工程を行なう。まず、半導体基板１０上の全面に、例えば、プラズマＣＶＤ法を用いて、膜厚５０ｎｍのシリコン窒化膜からなるストレスライナー膜５０を形成する。ストレスライナー膜５０は、ｎ型ＭＩＳトランジスタにおけるチャネル領域に対してゲート長方向の引っ張りストレスを印加し、トランジスタの駆動力を向上させる効果がある。尚、ｐ型ＭＩＳトランジスタの場合、ｐ型ＭＩＳトランジスタのチャネル領域に対してゲート長方向の圧縮ストレスを印加するストレスライナー膜を形成する。
【００９７】
但し、ストレスライナー膜５０は必須ではなく、チャネル領域に対するストレスの印加を伴わないライナー膜（シリコン窒化膜等）を用いても良い。また、外側サイドウォールスペーサ４６ｂを除去することについても必須ではない。但し、外側サイドウォールスペーサ４６ｂを除去することにより、ストレスライナー膜５０からの引っ張りストレスの印加を高めることができる。
【００９８】
この後、例えばＣＶＤ法を用いてシリコン酸化膜を堆積し、ストレスライナー膜５０上を覆う層間絶縁膜５１とする。続いて、例えばＣＭＰ法を用いて、層間絶縁膜５１の表面を平坦化する。
【００９９】
更に、層間絶縁膜５１及びストレスライナー膜５０を貫通してソース／ドレイン領域４８に達するコンタクトホール５２を形成する。例えば、フォトリソグラフィを用いてコンタクトホール５２のパターンに合わせた開口を有するレジストを形成し、該レジストをマスクとして、ＲＩＥ等のドライエッチングを行なう。コンタクトホール５２のゲート長方向の開口幅は、例えば、３０〜１００ｎｍとする。コンタクトホール５２の平面視形状は、円形、長方形等である。
【０１００】
コンタクトホール５２を形成する際、位置合わせズレに起因して、コンタクトホール５２の一部がソース／ドレイン領域４８の外側に位置する場合がある。また、コンタクトホール５２の一部がソース／ドレイン領域４８の外側に配置された設計とする場合もある。
【０１０１】
また、コンタクトホール５２を開口する際には、層間絶縁膜５１の膜厚バラツキ、エッチング時のエッチング速度バラツキによってソース／ドレイン領域４８上に絶縁膜が残るのを防ぐために、オーバーエッチングする。
【０１０２】
これらのことから、図４（ａ）に示すように、エッチングによりコンタクトホール５２がソース／ドレイン領域４８の表面にまで達した後、コンタクトホール５２の底部に露出した素子分離絶縁膜１５ａの一部が除去されることがある。この場合、ソース／ドレイン領域４８の表面よりも下方にまでコンタクトホール５２が形成され、ソース／ドレイン領域４８及びその下方の活性領域１０ａと、素子分離絶縁膜１５ａとの間にスリット５２ａを生じる。
【０１０３】
次に、図４（ｂ）の工程を行なう。例えばＣＶＤ法又はＡＬＤ法等を用いて、半導体基板１０上の全面（コンタクトホール５２の内面及び層間絶縁膜５１上）に、例えば膜厚１〜２０ｎｍの絶縁膜５３ａを形成する。絶縁膜５３ａとしては、シリコン酸化膜又はシリコン窒化膜であっても良い。
【０１０４】
次に、図４（ｃ）の工程を行なう。つまり、絶縁膜５３ａに対してドライエッチング、ウェットエッチング等を用いたエッチバックを行ない、ソース／ドレイン領域４８の上面を露出させるとともに、スリット５２ａ内の絶縁膜５３ａを残存させて、絶縁膜５３ａからなる保護絶縁膜５３を形成する。これにより、素子分離領域１５は、素子分離絶縁膜１５ａ及び保護絶縁膜５３によって構成されることになる。
【０１０５】
次に、図４（ｄ）の工程を行なう。例えばＴｉ、ＴｉＮ等の密着層をＣＶＤ法により堆積した後、タングステン（Ｗ）の金属膜を更に堆積し、ＣＭＰ法を用いた平坦化のための研磨処理を行なう。これにより、コンタクトホール５２内に下地との密着層（図示せず）を介して金属膜からなるコンタクトプラグ５５を形成する。
【０１０６】
Ｔｉ、ＴｉＮ膜の形成方法としては、ＣＶＤ法の他に、ＩＭＰ法によるスパッタリングを利用しても良い。また、コンタクトホール５２外の部分の金属膜を除去してコンタクトプラグ５５を形成するために、ＣＭＰ法に代えて、エッチバックを用いても良い。
【０１０７】
ここで、コンタクトホール５２底部において、ソース／ドレイン領域４８及びその下方の活性領域１０ａと素子分離絶縁膜１５ａとの間に生じたスリット５２ａには、保護絶縁膜５３が埋め込まれている。従って、ソース／ドレイン領域４８の底面のＰＮ接合面よりも下方にまで密着層及びコンタクトプラグ５５が形成されるのを抑制することができる。
【０１０８】
この後、Ａｌ等の配線材料により配線を行ない、層間絶縁膜５１上に、コンタクトプラグ５５と接続された上層配線５６を形成する。上層配線５６の他の例としては、Ｃｕを材料とするダマシンプロセスを用いた配線としても良い。
【０１０９】
以上のようにして、本実施形態の例示的半導体装置６０ａが製造される。ここで、素子分離用溝１５ｂに埋め込まれた素子分離絶縁膜１５ａ及び保護絶縁膜５３によって、素子分離領域１５が構成されている。
【０１１０】
半導体装置６０ａによると、コンタクトホール５２がソース／ドレイン領域４８の外側にも配置され、ソース／ドレイン領域４８と素子分離絶縁膜１５ａとに跨って形成されたとしても、接合漏れ電流及び短絡等を防ぐことができる。つまり、ソース／ドレイン領域４８及びその下方の活性領域１０ａと素子分離絶縁膜１５ａとの間に生じるスリット５２ａを埋め込む保護絶縁膜５３が形成されている。このことから、スリット５２ａ内をコンタクトプラグ５５が埋め込んで活性領域１０ａと直接接触するのを避けることができる。従って、そのようなコンタクトプラグと活性領域１０ａとの直接の接触が原因となる短絡及び接合漏れ電流をことができる。
【０１１１】
ここで、保護絶縁膜５３の上端が、ソース／ドレイン領域４８の底面よりも上方に位置していると、コンタクトプラグ５５が活性領域１０ａに直接接するのをより確実に防ぐことができる。
【０１１２】
また、スリット５２ａがソース／ドレイン領域４８の底面よりも深くなった部分を有するとき、当該部分にまで保護絶縁膜５３が形成されている（つまり、保護絶縁膜５３の下端が、ソース／ドレイン領域４８の底面よりも下方に位置している）と、コンタクトプラグ５５が活性領域１０ａに直接接するのをより確実に防ぐことができる。
【０１１３】
また、保護絶縁膜５３の下端は、素子分離絶縁膜１５ａの下端よりも上方に位置してれば良い。前記の通り、スリット５２ａは、図４（ａ）の工程においてソース／ドレイン領域４８上に絶縁膜（ストレスライナー膜５０等）が残るのを防ぐためにオーバーエッチングを行なうことにより生じる。この際、スリット５２ａが素子分離絶縁膜１５ａよりも深くなるのを防ぐようにオーバーエッチングを制御することは通常は可能である。従って、スリット５２ａに埋め込まれる保護絶縁膜５３の下端を、素子分離絶縁膜１５ａの下端よりも上方に位置するようにすることができる。
【０１１４】
尚、第１及び第２の実施形態において、ゲート絶縁膜２９及び３８に含まれる高誘電率膜を構成する金属酸化物としては、例えば、酸化ハフニウム（ＨｆＯ２  ）、ハフニウムシリケート（ＨｆＳｉＯ）及び窒化ハフニウムシリケート（ＨｆＳｉＯＮ）等のハフニウム系酸化物が挙げられる。また、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）及びランタン（Ｌａ）等のいずれかを含む酸化物を用いても良い。
【０１１５】
また、第１の実施形態におけるダミーゲート電極１７及び第２の実施形態におけるゲート電極４１のシリコン膜４０としては、例示したポリシリコン膜に代えて、アモルファスシリコン膜又は単結晶シリコン膜等を用いても良い。
【０１１６】
また、金属シリサイド膜３３及び４９を形成するための金属としては、例示したＮｉに代えて、例えば白金、コバルト、チタン及びタングステン等を用いても良い。
【０１１７】
また、以上では、コンタクトホール３２又は５２を開口する際にスリット３２ａ又は５２ａが形成される場合を例として説明した。しかしながら、スリット３２ａ又は５２ａは、犠牲酸化膜をエッチングにより除去する際、ダミーゲート部１９及びゲート電極４１をエッチングに等により形成する際、オフセットスペーサ２０又は４２を形成するためのエッチングの際、サイドウォールスペーサ２５又は４７を形成するためのエッチングの際等、種々の工程において形成される場合がある。しかしながら、形成されたスリット３２ａ又は５２ａを埋め込むように保護絶縁膜３５又は５３を形成することにより、スリット３２ａ又は５２ａに起因する短絡、接合漏れ電流等を抑制することができる。
【０１１８】
また、以上では、いずれもｎ型のＭＩＳトランジスタを例として説明したが、ｐ型のＭＩＳトランジスタにおいても同様の効果を得ることができる。
【０１１９】
また、第１及び第２の実施形態にてそれぞれ示した通り、本開示の半導体装置及びその製造方法は、ゲートラストプロセス及びゲートファーストプロセスのいずれにも適用可能である。
【０１２０】
また、第１の実施形態のようにコンタクトホールを開口した後に不純物領域上の金属シリサイド膜を形成するプロセスにおいて、第２の実施形態のようなゲートファーストプロセスを取ることもできる。逆に、第２の実施形態のように層間絶縁膜を形成する前に金属シリサイド膜を形成するプロセスにおいて、第１の実施形態のようなゲートラストプロセスを取ることもできる。
【産業上の利用可能性】
【０１２１】
本開示の半導体装置及びその製造方法は、短絡及び接合漏れ電流を抑制することができるので、微細化の進行した半導体装置及びその製造方法としても有用である。
【符号の説明】
【０１２２】
１０          半導体基板
１０ａ        活性領域
１４          ゲート電極形成用溝
１５          素子分離領域
１５ａ        素子分離絶縁膜
１５ｂ        素子分離用溝
１６          ダミーゲート絶縁膜
１７          ダミーゲート電極
１８          保護膜
１９          ダミーゲート部
２０          オフセットスペーサ
２１          ｎ型ソース／ドレイン領域
２４ａ        内側サイドウォールスペーサ
２４ｂ        外側サイドウォールスペーサ
２５          サイドウォールスペーサ
２６          ｎ型ソース／ドレイン領域
２７          ストレスライナー膜
２８          層間絶縁膜
２９          ゲート絶縁膜
３０          ゲート電極
３０ａ        金属含有膜
３１          上層絶縁膜
３２          コンタクトホール
３２ａ        スリット
３３          金属シリサイド膜
３４          コンタクトプラグ
３５          保護絶縁膜
３５ａ        絶縁膜
３７          上層配線
３８          ゲート絶縁膜
３９          金属膜
４０          シリコン膜
４１          ゲート電極
４２          オフセットスペーサ
４３          ソース／ドレイン領域
４４          金属シリサイド膜
４６ａ        内側サイドウォールスペーサ
４６ｂ        外側サイドウォールスペーサ
４７          サイドウォールスペーサ
４８          ｎ型ソース／ドレイン領域
４９          金属シリサイド膜
５０          ストレスライナー膜
５１          層間絶縁膜
５２          コンタクトホール
５２ａ        スリット
５３          保護絶縁膜
５３ａ        絶縁膜
５５          コンタクトプラグ
５６          上層配線
６０          半導体装置
６０ａ        半導体装置
【図１】
2012243990.tif 000003
【図２】
2012243990.tif 000004
【図３】
2012243990.tif 000005
【図４】
2012243990.tif 000006
【図５】
2012243990.tif 000007