(57)【要約】【課題】スイッチング歩留りを向上させることができる不揮発性記憶装置を提供する。【解決手段】実施形態によれば、不揮発性記憶装置は、下部電極膜ＢＥと、上部電極膜ＴＥと、前記下部電極膜ＢＥと前記上部電極膜ＴＥとの間に挟持される抵抗変化層ＲＷと、を備える。前記抵抗変化層ＲＷは、前記上部電極膜ＴＥ側から前記下部電極膜ＢＥ側に流れる電気的信号によって、複数の異なる抵抗状態間を可逆的に変化させることが可能なＳｉ，Ｃを主成分とし、Ｎを含むアモルファスの膜からなる。また、前記上部電極膜ＴＥは、前記下部電極膜ＢＥよりも窒素濃度が低い材料によって構成される。【選択図】図３
2012043951.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間に挟持され、前記第２の電極側から前記第１の電極側に流れる電気的信号によって、複数の異なる抵抗状態間を可逆的に変化させることが可能な不揮発性記憶層と、
を備える不揮発性記憶装置において、
前記不揮発性記憶層は、Ｓｉ，Ｃを主成分とし、Ｎを含むアモルファスの膜からなり、
前記第２の電極は、前記第１の電極よりも窒素濃度が低い材料によって構成されることを特徴とする不揮発性記憶装置。
【請求項２】
前記不揮発性記憶層は、Ｎ／Ｓｉ比が０．２〜１．４であることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記不揮発性記憶層は、Ｈをさらに含むことを特徴とする請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記不揮発性記憶層は、窒素濃度の異なる複数の層が積層されてなり、前記第１の電極に接する層の窒素濃度は、前記第２の電極に接する層の窒素濃度よりも高いことを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項５】
前記不揮発性記憶層は、前記第１の電極側から前記第２の電極側に向けて窒素濃度が連続的に減少することを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項６】
前記第１の電極は、ＴｉＮ，ＷＮ，ＴａＮのいずれかから選択される材料によって構成されることを特徴とする請求項１〜５のいずれか１つに記載の不揮発性記憶装置。
【請求項７】
前記第２の電極は、Ｗ，Ｔｉ，Ｍｏ，ＭｏＷおよびＣｕからなる群から選択される少なくとも１つの材料によって構成されることを特徴とする請求項１〜６のいずれか１つに記載の不揮発性記憶装置。
【請求項８】
窒化物材料によって構成される第１の電極と、
前記第１の電極よりも窒素濃度が低い材料によって構成される第２の電極と、
前記第１の電極と前記第２の電極との間に挟持され、前記第２の電極側から前記第１の電極側に流れる電流によって、複数の異なる抵抗状態間を可逆的に変化させることが可能なＳｉ，Ｃを主成分とし、Ｎを含むアモルファスの膜からなる不揮発性記憶層と、
を備える不揮発性記憶装置の制御方法であって、
前記不揮発性記憶層を高抵抗状態から低抵抗状態に遷移させる際に印加されるパルス電圧の第１の印加時間が、前記低抵抗状態から前記高抵抗状態に遷移させる際に印加されるパルス電圧の第２の印加時間の２０倍以上とであることを特徴とする不揮発性記憶装置の制御方法。
【請求項９】
前記第２の印加時間は、５００ｎｓｅｃ以下であることを特徴とする請求項８に記載の不揮発性記憶装置の制御方法。
【請求項１０】
前記第１の印加時間は、１０μｓｅｃ以上であることを特徴とする請求項８または９に記載の不揮発性記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置とその制御方法に関する。
【背景技術】
【０００２】
近年、不揮発性記憶装置として、電気的に書換え可能な抵抗変化素子の抵抗値情報、たとえば高抵抗状態と低抵抗状態と、を不揮発に記憶するＲｅＲＡＭ（Resistive  Random  Access  Memory）が注目されている。このようなＲｅＲＡＭは、たとえば、記憶素子としての抵抗変化素子と、ダイオードなどの整流素子とが直列に接続された抵抗変化型メモリセルが、第１の方向に並行して延在する複数のビット線と、第１の方向に垂直な第２の方向に並行して延在するワード線との交差部に、アレイ状に配列して構成される。ユニポーラ型のＲｅＲＡＭでは、高抵抗状態から低抵抗状態への変化、低抵抗状態から高抵抗状態への変化は、印加電圧の極性を変えることなく、電圧値と印加時間の制御によって行われ、それぞれセット、リセットと呼ばれる。金属酸化物によって構成される抵抗変化素子は一般的にリセットされる電圧（以下、リセット電圧という）よりもセットされる電圧（以下、セット電圧という）の方が高い。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１５７９８２号公報
【特許文献１】特開２００８−１８７１８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ＲｅＲＡＭにおいては、リセット処理時に、低抵抗状態の抵抗変化素子が高抵抗状態に遷移したことによって、抵抗変化素子に瞬間的にセット電圧以上の電圧が印加されることがあり、抵抗変化素子は再び低抵抗状態に再セットされてしまい、リセットできないという問題が知られている。つまり、ＲｅＲＡＭでは、パルス電圧の印加に対して抵抗状態が変化しないメモリセルが存在し、スイッチング歩留りを悪化させているという問題点があった。
【０００５】
本発明の一つの実施形態は、スイッチング歩留りを向上させることができる不揮発性記憶装置とその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、不揮発性記憶装置は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に挟持される不揮発性記憶層と、を備える。前記不揮発性記憶層は、前記第２の電極側から前記第１の電極側に流れる電気的信号によって、複数の異なる抵抗状態間を可逆的に変化させることが可能なＳｉ，Ｃを主成分とし、Ｎを含むアモルファスの膜からなる。また、前記第２の電極は、前記第１の電極よりも窒素濃度が低い材料によって構成される。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態による不揮発性記憶装置のブロック図である。
【図２】図２は、メモリセルアレイの概略構成を模式的に示す斜視図である。
【図３】図３は、図２のＡ−Ａ線における一部断面図である。
【図４】図４は、抵抗変化素子の電圧−電流特性の一例を示す図である。
【図５】図５は、上部電極膜と下部電極膜の組み合わせと抵抗変化層のスイッチ歩留まりの関係を示す図である。
【図６】図６は、抵抗変化層のＮ／Ｓｉ比に対するスイッチ歩留まりの変化を示す図である。
【図７】図７は、抵抗変化層のＮ／Ｓｉ比に対するリセット電圧／セット電圧の変化を示す図である。
【図８】図８は、抵抗変化層Ｎ／Ｓｉ比に対する電流保持率の変化を示す図である。
【図９−１】図９−１は、第１の実施形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図９−２】図９−２は、第１の実施形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図９−３】図９−３は、第１の実施形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図９−４】図９−４は、第１の実施形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図１０】図１０は、第２の実施形態による抵抗変化素子の構造の一例を模式的に示す断面図である。
【図１１】図１１は、第２の実施形態による抵抗変化素子の構造の他の例を模式的に示す断面図である。
【図１２】図１２は、第３の実施形態による抵抗変化素子の動作電圧のばらつきを示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる不揮発性記憶装置とその制御方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態による不揮発性記憶装置のブロック図である。不揮発性記憶装置は、メモリセルアレイ１と、カラム制御回路２と、ロウ制御回路３と、を備える。メモリセルアレイ１は、後述する抵抗変化素子を使用したメモリセルがマトリクス状に配置された複数の単位セルアレイを備える。メモリセルアレイ１は、グローバルビット線とグローバルワード線を持っていてもよく、選択トランジスタによって区切られるセクタを持っていてもよい。
【００１０】
カラム制御回路２は、メモリセルアレイ１のビット線ＢＬの延在方向に隣接する位置に設けられ、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、およびメモリセルからのデータ読み出しを行う。カラム制御回路２は、単位セルアレイごと、セクタごと、またはメモリ層ごとに設けてもよいし、共通化（共有化）してもよい。また、複数のビット線ＢＬで共通化してもよい。これによって、不揮発性記憶装置の面積を削減することができる。
【００１１】
ロウ制御回路３は、メモリセルアレイ１のワード線ＷＬの延在方向に隣接する位置に設けられ、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、およびメモリセルからのデータ読み出しに必要な電圧を印加する。ロウ制御回路３は、メモリ層ごとに設けられてもよいし、共通化（共有化）してもよい。また、個々の単位セルアレイごとに設けてもよいし、複数の単位セルアレイで共有されるように設けてもよい。
【００１２】
データ入出力バッファ４は、外部のホスト９に外部Ｉ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、ステートマシン６を介してカラム制御回路２およびロウ制御回路３に送られる。また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス５に送られる。コマンド・インターフェイス５は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン６に転送する。ステートマシン６は、この不揮発性記憶装置全体の管理を行うもので、ホスト９からのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理などを行う。また、外部のホスト９は、ステートマシン６が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００１３】
また、ステートマシン６によってパルスジェネレータ７が制御される。この制御により、パルスジェネレータ７は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２およびロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００１４】
なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリセルアレイ１の直下のＳｉ（シリコン）基板などの半導体基板上に形成可能であり、これにより、この不揮発性記憶装置のチップ面積を、略メモリセルアレイ１の面積に等しくすることも可能である。
【００１５】
図２は、メモリセルアレイの概略構成を模式的に示す斜視図であり、図３は、図２のＡ−Ａ線における一部断面図である。図２に示されるように、メモリセルアレイ１はクロスポイント型のメモリセルアレイとなっている。具体的には、メモリセルアレイ１は、第１の方向に延在する複数のワード線ＷＬ（ＷＬ１〜ＷＬ３）と、ワード線ＷＬとは異なる高さに第２の方向に延在する複数のビット線ＢＬ（ＢＬ１，ＢＬ２）とが互いに交差して配設され、これらの各交差部に不揮発性メモリセルとしての抵抗変化型メモリセル（以下、単にメモリセルともいう）ＭＣが挟持されて配置されたメモリ層を有する。そして、このメモリ層が高さ方向に複数層繰り返して配置されている。配置方法としては、高さ方向に隣接するメモリセルＭＣ間でビット線ＢＬまたはワード線ＷＬを共有する構造としてもよいし、一層のワード線ＷＬと一層のビット線ＢＬに挟持されるメモリセルＭＣを一層のメモリ層とし、これを、層間絶縁膜を介して高さ方向に複数積層させる構造としてもよい。前者の構造の場合には、１つの配線に共有されるメモリセルＭＣの数が多くなり、パフォーマンスの低下、非選択セルのディスターブなど信頼性の低下の虞がある反面、レイヤ数が少なくなりコスト的なメリットが得られる。また、後者の場合には、配線層が多くなり、コストが高くなる反面、１つの配線に接続されるメモリセルＭＣの数が前者の半分なので、高速動作に向き、また信頼性の面でも前者に比して向上するというメリットが得られる。図２の例では、３層のワード線ＷＬ１〜ＷＬ３と２層のビット線ＢＬ１，ＢＬ２とによって４層のメモリ層が積層されたメモリセルアレイ１となっている。
【００１６】
第１の方向に延在するワード線ＷＬ上には、メモリセルＭＣを構成する抵抗変化素子ＶＲと非オーミック素子ＮＯとが積層され、非オーミック素子ＮＯ上に接着層ＡＤを介して第１の方向に延在するビット線ＢＬが形成されている。
【００１７】
ビット線ＢＬとワード線ＷＬは、耐熱性を有し、かつ抵抗の低い材料によって構成される。このような材料として、たとえばＷ（タングステン）、ＷＳｉ（タングステンシリサイド）、ＮｉＳｉ（ニッケルシリサイド）、ＣｏＳｉ（コバルトシリサイド）などを例示することができる。
【００１８】
抵抗変化素子ＶＲは、下部電極膜ＢＥ、不揮発性記憶層としての抵抗変化層ＲＷおよび上部電極膜ＴＥを有する。抵抗変化層ＲＷは、化学エネルギなどで抵抗を変化させることができる材料によって構成され、本実施形態では、Ｓｉ，Ｃを主成分とし、これに所定の濃度のＮを含む材料によって構成される。また、これにＨが含まれていてもよい。より具体的には、アモルファスのＳｉＣＮまたはアモルファスのＳｉＣＮＨであることが望ましい。また、膜厚としては５〜１５ｎｍであることが望ましい。
【００１９】
下部電極膜ＢＥは、抵抗変化層ＲＷのビット線ＢＬとの接着性を高めるとともに、バリアメタル膜として機能する。また、上部電極膜ＴＥは、抵抗変化層ＲＷと非オーミック素子ＮＯとの間の接着性を高めるとともにバリアメタル膜として機能する。このような下部電極膜ＢＥおよび上部電極膜ＴＥとして、Ｗ，ＷＮ（窒化タングステン）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、Ｃｕなどを用いることができる。
【００２０】
非オーミック素子ＮＯは、電流を一方向にのみ流す整流機能を有し、ＰＮ接合ダイオード、ＰＩＮダイオード、ショットキーダイオードなどの各種のダイオード（整流素子）を用いることができる。ここでは、非オーミック素子ＮＯは、ビット線ＢＬからワード線ＷＬの方向に電流を流すように配置されているものとする。
【００２１】
接着層ＡＤは、非オーミック素子ＮＯとビット線ＢＬ（またはワード線ＷＬ）との接着性を高めるとともに、バリアメタル膜として機能する。この接着層ＡＤとして、たとえばＴｉ（チタン）、ＴｉＮなどを用いることができる。
【００２２】
なお、抵抗変化素子ＶＲでは、電流の流れる方向を基準にして、上流側の電極を陽極といい、下流側の電極を陰極という。そのため、図３の例では、下部電極膜ＢＥは陰極となり、上部電極膜ＴＥは陽極となる。また、非オーミック素子ＮＯと抵抗変化素子ＶＲの積層順序は例示であり、他の順序で積層されていてもよい。
【００２３】
ここで、一般的な抵抗変化素子ＶＲの動作について説明する。図４は、抵抗変化素子の電圧−電流特性の一例を示す図である。ここでは、下部電極膜ＢＥをグランドとし、上部電極膜ＴＥに正方向の電圧を印加するユニポーラ動作測定の結果を示しており、横軸は抵抗変化素子ＶＲに印加した電圧（Voltage）を示し、縦軸に抵抗変化素子ＶＲに流れる電流（Current）を示している。図４に示されるように、抵抗変化素子ＶＲに電圧を印加した際に、急激に抵抗が変化し、高抵抗状態から低抵抗状態へと変化させる処理をセット（書き込み）処理といい、逆に低抵抗状態から高抵抗状態へと変化させる処理をリセット（消去）処理という。この図にも示されるように、通常のたとえば金属酸化物からなる抵抗変化層では、セットさせるのに必要な電圧Ｖsetは、リセットさせるのに必要な電圧Ｖresetよりも高い。
【００２４】
つぎに、第１の実施形態の詳細について説明する。第１の実施形態では、抵抗変化層ＲＷとして、アモルファスのＳｉＣＮまたはＳｉＣＮＨを用い、かつ、陽極（上部電極膜ＴＥ）の窒素濃度に比して陰極（下部電極膜ＢＥ）の窒素濃度が高くなるように陽極と陰極とを選択する。たとえば、下部電極膜ＢＥとしてＴｉＮ，ＷＮ，ＴａＮを用い、上部電極膜ＴＥとしてＷ，Ｍｏ（モリブデン），ＭｏＷ（モリブデン−タングステン合金），Ｃｕ（銅）を用いることが望ましい。また、抵抗変化層ＲＷを構成するＳｉＣＮまたはＳｉＣＮＨにおいて、Ｎ（窒素）のＳｉ（シリコン）に対する組成比（原子数の比）Ｎ／Ｓｉは、０．２〜１．４程度であることが望ましい。さらに、第１の実施形態では、抵抗変化層ＲＷ中のＮ／Ｓｉ比は、膜全体で均一であるものとする。
【００２５】
つぎに、このような構造の抵抗変化素子ＶＲの評価結果について示す。評価にあたって、以下のような構成の抵抗変化素子ＶＲを作製して電気的評価を行う。下部電極膜ＢＥ（陰極）と上部電極膜ＴＥ（陽極）として、ＴｉＮまたはＷを用い、抵抗変化層ＲＷとして厚さ１０ｎｍのアモルファスＳｉＣＮ膜を用いる。また、ワード線ＷＬ（下層）とビット線ＢＬ（上層）が交差する１つのメモリセルＭＣのセル面積が１，５００ｎｍ2相当となるようにパターンを形成した１層のメモリセルからなる２５６×２５６（６４ｋｂｉｔ）のメモリセルアレイを形成する。図３では図示していないが、必要に応じて、メモリセルＭＣの側壁に保護膜としてＳｉＮ膜、ＳｉＯ2膜、Ａｌ2Ｏ3膜を形成してもよい。さらに、ワード線ＷＬに対してビット線ＢＬに正の電圧を印加したユニポーラ動作にて電気特性を評価する。
【００２６】
６４ｋｂｉｔのメモリセルＭＣから任意に抽出した９６ビットのメモリセルＭＣについてスイッチ歩留まりとリセット電圧とセット電圧の測定を行う。スイッチ歩留りの測定に当たって、まず、抵抗変化層ＲＷをあるＮ／Ｓｉ比のアモルファスＳｉＣＮ膜とし、下部電極膜ＢＥ（陰極）／上部電極膜ＴＥ（陽極）の組み合わせを、ＴｉＮ／ＴｉＮ，Ｗ／Ｗ，ＴｉＮ／ＷとしたメモリセルＭＣを形成する。また、Ｎ／Ｓｉ比を変化させたアモルファスＳｉＣＮ膜を抵抗変化層ＲＷとしたメモリセルＭＣも形成する。ついで、形成直後の初期状態（高抵抗状態）の抵抗変化層ＲＷに対して、低抵抗状態にするフォーミング処理を実施する。その後、リセット処理、セット処理を繰り返し、１０回スイッチ（ＳＷ）させたときの、測定対象のメモリセルＭＣのうち正常にスイッチしたメモリセルＭＣの割合を測定し、抵抗変化層ＲＷのスイッチ歩留まりを算出する。また、各抵抗変化層ＲＷのリセット電圧とセット電圧も測定する。なお、フォーミング処理、セット処理およびリセット処理においては、下部電極膜ＢＥ（陰極）をグランドとし、上部電極膜ＴＥ（陽極）に正のパルス電圧を印加し、パルス電圧の印加時間を、それぞれ１００μｓｅｃ，１００μｓｅｃ，１００ｎｓｅｃに固定し、パルス電圧を３．５Ｖから０．１Ｖステップで上昇させる。
【００２７】
図５は、上部電極膜と下部電極膜の組み合わせと抵抗変化層のスイッチ歩留まりの関係を示す図である。まず、上部電極膜ＴＥと下部電極膜ＢＥともにＴｉＮの場合に測定したスイッチ歩留まりを基準にすると上部電極膜ＴＥと下部電極膜ＢＥともにＷの場合のスイッチ歩留まりは１．３５となり、上部電極膜ＴＥをＷとし、下部電極膜ＢＥをＴｉＮとした場合のスイッチ歩留まりは１．６１となる。これより、下部電極膜ＢＥをＴｉＮとし、上部電極膜ＴＥをＷとすると、上部電極膜ＴＥと下部電極膜ＢＥをともに窒化物電極とした場合、または窒素を含まない導電性材料で構成した場合に比して、スイッチ歩留まりが改善される。
【００２８】
図６は、抵抗変化層のＮ／Ｓｉ比に対するスイッチ歩留まりの変化を示す図であり、図７は、抵抗変化層のＮ／Ｓｉ比に対するリセット電圧／セット電圧の変化を示す図である。なお、ここでは、下部電極膜ＢＥをＴｉＮとし、上部電極膜ＴＥをＷとして、抵抗変化層ＲＷのＮ／Ｓｉ比を変化させた場合のスイッチ歩留まりとリセット電圧／セット電圧の変化について測定を行う。また、抵抗変化層ＲＷのＮ／Ｓｉ比は、電気的特性の評価を行う抵抗変化層ＲＷと同じ条件でＳｉ基板上に抵抗変化層ＲＷを１００ｎｍ成膜したものをＸＰＳ（X-ray  Photoelectron  Spectroscopy：Ｘ線光電子分光法）を用いて、その組成を評価することによって求める。
【００２９】
図６に示されるように、Ｎ／Ｓｉ比が大きくなると、スイッチ歩留まりが向上している。しかし、Ｎ／Ｓｉ比が１．４を超えると、フォーミングするが、その後にリセット動作しなくなり、スイッチ歩留りが低下する。そのため、Ｎ／Ｓｉ比は１．４以下であることが望ましい。また、Ｎ／Ｓｉ比が０．２未満の場合には、メモリとしての使用に耐え得るだけのスイッチ歩留りを有していないので望ましくない。
【００３０】
図７に示されるように、Ｎ／Ｓｉ比が大きくなると、リセット電圧とセット電圧は低下する傾向にある。しかし、Ｎ／Ｓｉ比が１．４を超えると、スイッチングしなくなるので、Ｎ／Ｓｉ比は１．４以下であることが望ましい。また、Ｎ／Ｓｉ比が０．２未満の場合には、リセット電圧とセット電圧がともに高くなりすぎてしまうので、好ましくない。さらに、図示していないが、フォーミング処理時の電圧値（以下、フォーミング電圧という）もリセット電圧やセット電圧と同様に、Ｎ／Ｓｉ比が増加すると減少する。以上のように、抵抗変化層ＲＷにおけるＮ／Ｓｉ比は、０．２以上１．４以下であることが望ましい。
【００３１】
図８は、抵抗変化層Ｎ／Ｓｉ比に対する電流保持率の変化を示す図である。ここでは、下部電極膜ＢＥをＴｉＮとし、上部電極膜ＴＥをＷとして、Ｎ／Ｓｉ比を変化させた抵抗変化層ＲＷのうちの任意に選択した９６ビットに対して、１０回スイッチングさせ、最後にセットさせる。そして、これらの動作が問題なく行われたビットに対して、８５℃で１２時間保持するアニール処理をした後、各ビットの電流値を読み込む。ここで、スイッチ直後、すなわちアニール処理前の電流値を保持していないビットを不良ビットとしたときに、電流保持率は、アニール処理前のビットに対して、アニール処理後に不良ビットとならなかった割合として規定する。
【００３２】
図８に示されるように、Ｎ／Ｓｉ比を大きくすると、データ保持特性が改善する。つまり、Ｎ／Ｓｉ比を増大させるとスイッチ歩留りやリセット電圧／セット電圧だけでなく、データ保持特性も向上する。
【００３３】
つぎに、このような構成の不揮発性記憶装置の製造方法について説明する。図９−１〜図９−４は、第１の実施形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。なお、ここでは、ワード線ＷＬの延在方向に垂直な方向の断面を示している。
【００３４】
まず、図９−１（ａ）に示されるように、図示しないＳｉ基板などの基板上に第１の層間絶縁膜ＩＬＤ１を形成し、第１の層間絶縁膜ＩＬＤ１に第１の方向に延在するワード線ＷＬ１を、ダマシン法などの方法によって形成する。なお、第１の層間絶縁膜ＩＬＤ１の下層の基板には、ＣＭＯＳ（Complementary  Metal-Oxide-Semiconductor）トランジスタなどの周辺回路を構成する素子が形成されている。ついで、ワード線ＷＬ１が形成された第１の層間絶縁膜ＩＬＤ１上に、スパッタ法やＣＶＤ（Chemical  Vapor  Deposition）法などの方法によって、５ｎｍ程度の厚さの下部電極膜ＢＥ１を形成する。ここでは、ビット線ＢＬ１からワード線ＷＬ１へと電流を流すようにしているので、下部電極膜ＢＥ１は陰極となる。そのため、下部電極膜ＢＥ１として、ＴｉＮ，ＷＮ，ＴａＮなどの金属窒化膜を用いることができる。
【００３５】
その後、図９−１（ｂ）に示されるように、スパッタ法やＣＶＤ法などの方法によって、下部電極膜ＢＥ１上に、１０ｎｍ程度の厚さの抵抗変化層ＲＷ１を形成する。抵抗変化層ＲＷ１として、アモルファスＳｉＣＮ膜やアモルファスＳｉＣＮＨ膜を用いることができる。続けて、図９−１（ｃ）に示されるように、スパッタ法やＣＶＤ法などの方法によって、抵抗変化層ＲＷ１上に、５ｎｍ程度の厚さの上部電極膜ＴＥ１を形成する。ここでは、上部電極膜ＴＥ１は陽極となるので、上部電極膜ＴＥ１として、下部電極膜ＢＥ１に比して窒素濃度の低い金属膜または金属窒化膜を用いることができ、たとえばＷ，Ｃｕ，Ｍｏ，ＭｏＷなどを用いることができる。
【００３６】
さらに、図９−２（ａ）に示されるように、上部電極膜ＴＥ１上に、ＣＶＤ法などの成膜法によって、非オーミック素子ＮＯ１を形成する。非オーミック素子ＮＯ１として、たとえば、厚さ約２０ｎｍのＮ型アモルファスシリコン膜ＤＮ１、厚さ約１１０ｎｍのＩ型アモルファスシリコン膜ＤＩ１および厚さ約２０ｎｍのＰ型アモルファスシリコン膜ＤＰ１を順に堆積させる。Ｎ型アモルファスシリコン膜ＤＮ１はＰ（リン）などのＮ型不純物を導入しながらシリコン膜を堆積することによって得られ、Ｉ型アモルファスシリコン膜ＤＩ１は、不純物を導入しない環境でシリコン膜を堆積することによって得られ、Ｐ型アモルファスシリコン膜ＤＰ１は、Ｂ（ホウ素）などのＰ型不純物を導入しながらシリコン膜を堆積することによって得られる。さらに、スパッタ法などの成膜法によって、非オーミック素子ＮＯ１上に、接着層ＡＤ１とキャップ膜ＣＡＰ１とを順に形成する。接着層ＡＤ１として、たとえば厚さ５ｎｍのＴｉＮ膜を用いることができる。また、キャップ膜ＣＡＰ１として、たとえばＷ膜を用いることができる。キャップ膜ＣＡＰ１は、上部電極膜ＴＥ１と上層のビット線ＢＬ１とを接続するために、プロセス上導入される膜である。
【００３７】
ついで、図９−２（ｂ）に示されるように、キャップ膜ＣＡＰ１上に図示しないレジストを塗布し、リソグラフィ技術によって所望のパターンとなるようにパターニングして、マスクを形成する。そして、ＲＩＥ（Reactive  Ion  Etching）法などの異方性エッチングによって、キャップ膜ＣＡＰ１、非オーミック層ＮＯ１、上部電極膜ＴＥ１、抵抗変化層ＲＷ１および下部電極膜ＢＥ１を加工して、柱状のメモリセルパターンが二次元的に配置されたメモリセルアレイパターンを形成する。このとき、柱状の各メモリセルパターンは、ワード線ＷＬ１上に下部電極膜ＢＥ１、抵抗変化層ＲＷ１、上部電極膜ＴＥ１、非オーミック素子ＮＯ１およびキャップ膜ＣＡＰ１が順に積層された構造となる。
【００３８】
その後、図９−２（ｃ）に示されるように、柱状に加工されたメモリセルパターン間を埋め、キャップ膜ＣＡＰ１の上面よりも高くなるように第２の層間絶縁膜ＩＬＤ２を堆積する。第２の層間絶縁膜ＩＬＤ２として、たとえばＳｉＮ膜、ＳｉＯ2膜、Ａｌ2Ｏ3膜などを用いることができる。そして、ＣＭＰ（Chemical  Mechanical  Polishing）法などの方法によって、キャップ膜ＣＡＰ１の上面が露出するまで第２の層間絶縁膜ＩＬＤ２の上面を平坦化する。ここで、キャップ膜ＣＡＰ１を形成せずに平坦化を行った場合には、第２の層間絶縁膜ＩＬＤ２の上面の後退とともに、接着層ＡＤ１や非オーミック素子ＮＯ１をＣＭＰ処理してしまう可能性がある。非オーミック素子ＮＯ１をＣＭＰ処理してしまうと、特性が変化してしまう可能性があり、好ましくない。そこで、接着層ＡＤ１上にキャップ膜ＣＡＰ１を形成することによって、接着層ＡＤ１や非オーミック素子ＮＯ１がＣＭＰ処理されてしまうことを防ぎ、特性の劣化を防止している。
【００３９】
ついで、図９−３に示されるように、キャップ膜ＣＡＰ１と第２の層間絶縁膜ＩＬＤ２上に、図示しない第３の層間絶縁膜を形成し、上面を平坦化させる。その後、レジスト材料を第３の層間絶縁膜上に塗布し、リソグラフィ技術によって、メモリセルパターンの形成位置上でビット線ＢＬ１と対応した開口形状となるようにマスクを形成する。その後、このマスクを用いてキャップ膜ＣＡＰ１が露出するまで第３の層間絶縁膜をＲＩＥ法などでエッチングして、第２の配線形成用の溝を形成し、Ｗなどのメタル材料を埋め込んで、第２の方向に延在するビット線ＢＬ１を形成する。以上によって、１層目のメモリ層が形成される。
【００４０】
なお、この後、図９−４に示されるように、上記の工程を必要回数だけ繰り返し行って、互いに直交する上下の配線間にメモリセルＭＣが挟持された構造を多層化してもよい。図９−４では、２層形成した場合を示している。２層目のメモリ層は、ビット線ＢＬ１上に、接着層ＡＤ２、非オーミック素子ＮＯ２、下部電極膜ＢＥ２、抵抗変化層ＲＷ２、上部電極膜ＴＥ２およびキャップ膜ＣＡＰ２が、柱状のメモリセルパターンに加工され、各メモリセルパターン間に第４の層間絶縁膜ＩＬＤ４が埋め込まれている。また、第４の層間絶縁膜ＩＬＤ４上には、第５の層間絶縁膜ＩＬＤ５が形成され、第５の層間絶縁膜ＩＬＤ５にはダマシン法によって、ワード線ＷＬ２が第１の方向に延在するように埋め込まれて形成される。
【００４１】
２層目のメモリ層の場合には、上層がワード線ＷＬ２となるので、ビット線ＢＬ１からワード線ＷＬ２の方向に電流が流れるように非オーミック素子ＮＯ２が形成される。すなわち、非オーミック素子ＮＯ２は、接着層ＡＤ２上に、Ｐ型アモルファスシリコン膜ＤＰ２、Ｉ型アモルファスシリコン膜ＤＩ２およびＮ型アモルファスシリコン膜ＤＮ２が順に積層された構造を有する。また、非オーミック素子ＮＯ２の電流を流す向きが１層目のメモリ層とは異なるので、２層目の下部電極膜ＢＥ２は陽極となり、上部電極膜ＴＥ２に比して窒素濃度が低い導電性材料によって構成され、上部電極膜ＴＥ２は陰極となり、下部電極膜ＢＥ２に比して窒素濃度が高い金属窒化膜によって構成される。以上によって、２層目のメモリ層が形成される。さらに、多層構造を形成する場合には、上記した手順と同様の手順で、奇数層目のメモリ層は、上記の１層目のメモリ層と同様の構造を有し、偶数層目のメモリ層は、上記の２層目のメモリ層と同様の構造を有するように形成すればよい。このようにして、上下に隣接するメモリ層間で、ビット線ＢＬまたはワード線ＷＬが共有された構造となる。
【００４２】
そして、熱処理を行い、アモルファスシリコン膜ＤＮ１，ＤＮ２，ＤＩ１，ＤＩ２，ＤＰ１，ＤＰ２で形成された非オーミック素子ＮＯ１，ＮＯ２を結晶化させるとともに活性化させる。以上によって、不揮発性記憶装置が得られる。
【００４３】
なお、上述した説明では、非オーミック素子ＮＯ１，ＮＯ２と抵抗変化層ＲＷ１，ＲＷ２とがビット線ＢＬ１を中心に鏡面対称となるように配置された構造となっているが、各メモリ層で非オーミック素子ＮＯと抵抗変化層ＲＷの積層順序を固定してもよい。さらに、非オーミック素子ＮＯとしてＰＩＮ接合構造の半導体層を用いる場合を示したが、ＰＮ接合構造やショットキー接合構造などのダイオードを用いてもよい。
【００４４】
また、不揮発性記憶装置の製造方法は、上記したものに限られるものではない。たとえば、第１のワード線ＷＬ１、第１の下部電極膜ＢＥ１、第１の抵抗変化層ＲＷ１、第１の上部電極膜ＴＥ１、第１の非オーミック素子ＮＯ１、第１の接着層ＡＤ１および第１のキャップ膜ＣＡＰ１を形成した後、第１のキャップ膜ＣＡＰ１から第１のワード線ＷＬ１までを第１の方向に延在するラインアンドスペースパターン状に加工する。ついで、加工した構造物間に層間絶縁膜を埋め込み、第１のキャップ膜ＣＡＰ１が露出した状態の層間絶縁膜上に第１のビット線ＢＬ１、第２の接着層ＡＤ２、第２の非オーミック素子ＮＯ２、第２の下部電極膜ＢＥ２、第２の抵抗変化層ＲＷ２、第２の上部電極膜ＴＥ２および第２のキャップ膜ＣＡＰ２を形成し、第２のキャップ膜ＣＡＰ２から第１の下部電極膜ＢＥ１までを、第１の方向に直交する第２の方向に延在するラインアンドスペースパターン状に加工し、加工した構造物間に層間絶縁膜を埋め込む。このような処理を複数回行い、最後は、下層のキャップ膜ＣＡＰが露出した層間絶縁膜上にワード線ＷＬを形成し、下層に形成したラインアンドスペースパターンとは異なる方向のラインアンドスペース状に直下のビット線ＢＬの上に形成される接着層ＡＤまでを加工し、加工した構造物間に層間絶縁膜を埋め込む。これによって、互いに直交する上下の配線層の交差位置に下部電極膜ＢＥ、抵抗変化層ＲＷ、上部電極膜ＴＥ、非オーミック素子ＮＯ、接着層ＡＤおよびキャップ膜ＣＡＰが柱状に加工されたメモリセルが挟持された構造の不揮発性記憶装置を得ることができる。
【００４５】
第１の実施形態では、陰極として金属窒化膜を用い、抵抗変化層ＲＷにＮ／Ｓｉ比が０．２〜１．４のアモルファスのＳｉＣＮ膜またはＳｉＣＮＨ膜を用い、陽極として陰極よりも窒素濃度の低い導電性材料膜を用いて、抵抗変化素子ＶＲを形成した。これによって、抵抗変化層ＲＷにＮが含まれない場合に比して、リセット／セット処理時のスイッチ歩留りを向上させ、フォーミング電圧やリセット電圧、セット電圧を低下させることができるという効果を有する。また、Ｎ／Ｓｉ比が増加するほど、スイッチ歩留りが向上するとともに、フォーミング電圧やリセット電圧、セット電圧が低下するという効果も有する。
【００４６】
（第２の実施形態）
第１の実施形態では、抵抗変化層中の窒素濃度を膜の厚さ方向で一定としていたが、第２の実施形態では、抵抗変化層中の窒素濃度を膜の厚さ方向で変化させる場合について説明する。
【００４７】
図１０は、第２の実施形態による抵抗変化素子の構造の一例を模式的に示す断面図である。図１０の抵抗変化素子ＶＲでは、抵抗変化層ＲＷは、下部電極膜ＢＥ（陰極）上に、第１の窒素濃度を有するアモルファスのＳｉＣＮ膜またはＳｉＣＮＨ膜からなる抵抗変化層ＲＷａと、第１の窒素濃度よりも低い第２の窒素濃度を有するアモルファスのＳｉＣＮ膜またはＳｉＣＮＨ膜からなる抵抗変化層ＲＷｂと、を積層した構造としている。なお、第２の窒素濃度は、窒素含有量が０であってもよい。なお、下部電極膜ＢＥと上部電極膜ＴＥは、第１の実施形態と同様である。
【００４８】
このようにして形成された抵抗変化素子ＶＲについて、第１の実施形態で説明したのと同様にスイッチ歩留りと、フォーミング電圧、セット電圧およびリセット電圧とを測定したところ、均一な窒素濃度の１層のアモルファスのＳｉＣＮ膜またはＳｉＣＮＨ膜からなる抵抗変化層ＲＷの場合に比して、スイッチ歩留りは１９％改善され、フォーミング電圧、セット電圧およびリセット電圧も減少する。
【００４９】
なお、図１０では、抵抗変化層ＲＷを窒素濃度の異なる２層の抵抗変化層ＲＷａ，ＲＷｂによって構成する場合を示したが、窒素濃度の異なる３層以上の抵抗変化層によって構成してもよい。この場合には、陰極に接する抵抗変化層の窒素濃度が、陽極に接する抵抗変化層の窒素濃度よりも高くなるようにすればよい。
【００５０】
図１１は、第２の実施形態による抵抗変化素子の構造の他の例を模式的に示す断面図である。図１１の抵抗変化素子ＶＲでは、抵抗変化層ＲＷを、下部電極膜ＢＥ（陰極）側から上部電極膜ＴＥ（陽極）側に向けて窒素濃度が徐々に減少するようにした（窒素濃度を傾斜的に変化させた）アモルファスのＳｉＣＮ膜またはＳｉＣＮＨ膜で構成している。また、下部電極膜ＢＥとしては、ＴｉＮ，ＷＮ，ＴａＮなどの金属窒化膜を用いることができ、上部電極膜ＴＥとしては、Ｗ，Ｍｏ，ＭｏＷ，Ｃｕなどの窒素を含まない導電性材料を用いることができる。
【００５１】
図１１に示されるような構造によって、抵抗変化層ＲＷが均一な窒素濃度の一層のアモルファスのＳｉＣＮ膜またはＳｉＣＮＨ膜によって構成される場合に比して、スイッチ歩留りがさらに改善され、フォーミング電圧、セット電圧およびリセット電圧も減少する。
【００５２】
なお、動作電圧が低く、スイッチ歩留りの高い抵抗変化素子ＶＲを実現するには、アモルファスのＳｉＣＮ膜またはＳｉＣＮＨ膜からなる抵抗変化層ＲＷでは、下部電極膜ＢＥ（陰極）との界面付近に窒素が必要であるが、上部電極膜ＴＥ（陽極）との界面付近には窒素は必ずしも必要ではない。抵抗変化層ＲＷの下部電極膜ＢＥとの界面付近のＮ／Ｓｉ比は０．２〜１．４であることが望ましく、上部電極膜ＴＥとの界面付近のＮ／Ｓｉ比は０〜０．２であることが望ましい。また、下部電極膜ＢＥには窒素が必要であるが、上部電極膜ＴＥには窒素は必ずしも必要ではない。これは、たとえば図１０に示される構造で、抵抗変化層ＲＷａのＮ／Ｓｉ比を０．５とし、抵抗変化層ＲＷｂのＮ／Ｓｉ比を０とした構造は、たとえば図３に示されるように、Ｎ／Ｓｉ比を０．５である単層の抵抗変化層ＲＷで構成した場合に比して、スイッチング歩留りが１５％向上することによって確認された。
【００５３】
第２の実施形態によれば、陰極に金属窒化膜を用い、陽極に窒素を含まないまたは陰極よりも窒素濃度が低い導電性材料膜を用いるとともに、陰極側の界面に窒素を含み、陽極側の界面に窒素を含まないか陰極側界面に比して低い濃度の窒素を有するアモルファスのＳｉＣＮ膜またはＳｉＣＮＨ膜からなる抵抗変化層ＲＷを用いることによって、第１の実施形態の場合に比して、動作電圧を低くし、スイッチ歩留りを改善することができるという効果を有する。
【００５４】
（第３の実施形態）
第３の実施形態では、第１と第２の実施形態で示した構造を有する抵抗変化素子の制御方法について説明する。
【００５５】
ここで、金属酸化膜からなる抵抗変化層の一般的な動作について説明する。金属酸化膜を抵抗変化層として用いる場合には、一般的に図４に示されるようにセット電圧Ｖsetはリセット電圧Ｖresetよりも大きくなり、セット電圧Ｖsetとリセット電圧Ｖresetの電圧差を用いて、メモリセルへの書き込み／消去動作を行う。
【００５６】
また、大規模なメモリアレイを動作させた場合には、電圧を印加するワード線とビット線からの距離がそれぞれ近いメモリセル（以下、ニアセルという）と比較し、遠いメモリセル（以下、ファーセルという）は非オーミック素子（ダイオード）の抵抗に加えて、配線抵抗分が付加される。この場合、ファーセルの抵抗変化層を動作させるには、ニアセルを動作させる場合よりも、配線抵抗による電圧降下を考慮してビット線には高い電圧が必要となる。このため、ファーセルをリセットさせた直後は、抵抗変化層の抵抗値が大きくなるため抵抗変化層に印加される電圧が急激に増大する。その結果、抵抗変化層に印加される電圧が、セット電圧Ｖsetよりも大きくなってしまい、高抵抗状態になった抵抗変化層が低抵抗状態に再セットされてしまうという問題が発生する。特に、セット電圧Ｖsetとリセット電圧Ｖresetが近いとこのような問題が起こりやすい。
【００５７】
つまり、微細なメモリセルで大規模なメモリセルアレイを構成して動作させると、配線抵抗による電圧降下が顕在化し、リセット処理時に再セットされてしまう虞があるため、メモリセルアレイの面積を大きくすることができない。そのため、たとえば再セットされてしまうような大規模なメモリセルアレイと同じ記憶容量を実現しつつ、再セットされないようにするためには、メモリセルアレイの面積を再セットされない範囲の大きさの複数のメモリセルアレイに分割し、それぞれに周辺回路を配置しなければならないので、結果としてチップ面積が増大してしまう。
【００５８】
第１の実施形態で説明したように、２５６×２５６（６４ｋｂｉｔ）のメモリセルアレイから任意に抽出した９６ビットの、第１と第２の実施形態で説明した構造を有するメモリセルに対してフォーミング電圧、リセット電圧およびセット電圧の測定を行う。図１２は、第３の実施形態による抵抗変化素子の動作電圧のばらつきを示す図である。これらの図で、横軸はメモリセルに印加される電圧を示し、縦軸は電圧の平均値からのばらつき（標準偏差）を示している。なお、電圧は、ビット線とワード線の電圧差であり、抵抗変化層にかかる電圧だけでなくダイオードや配線にも印加される電圧も含んでいる。
【００５９】
フォーミング処理は、作製直後の高抵抗状態である抵抗変化層を、低抵抗化させるために行われる処理であり、ここでは、パルス時間を１００μｓｅｃに固定し、電圧を３Ｖから０．１Ｖステップで上昇させていき、フォーミング電圧の分布を求める。その結果が、図１２（ａ）に示されている。図１２（ａ）に示されるように、ほぼ全てのビット（メモリセル）が４Ｖ程度でフォーミングされていることが分かる。
【００６０】
フォーミング処理を終えた後、パルス印加時間をリセット処理で１００ｎｓｅｃとし、セット処理で１００μｓｅｃとして、パルス電圧を印加し、上記９６ビットのメモリセルに対して１０サイクル動作させる。セット処理では、３から０．１Ｖステップで５Ｖまでセットが起こるまで電圧を上昇させ、セットが生じた場合にはその電圧をセット電圧として記録する。一方、リセット処理では３．５〜６．５Ｖまで０．０５Ｖステップで、リセットが起こるまで電圧を上昇させ、リセットが生じた場合にはその電圧をリセット電圧として記録する。図１２（ｂ）にセット電圧の分布が示されており、図１２（ｃ）にリセット電圧の分布が示されている。
【００６１】
セット電圧の中心値は、図１２（ｂ）に示されるように、４Ｖとフォーミング電圧と大きな違いはないが、バラツキが大きくなっている。一般的に金属酸化膜を抵抗変化層に用いる場合は、フォーミング電圧はセット電圧よりも大きくなることが多いが、ＳｉＣＮ膜（ＳｉＣＮＨ膜）を抵抗変化層に用いた場合は、セット電圧とフォーミング電圧に大きな差は見られない。これは、メモリセルを駆動するための高電圧のトランジスタが不要となるため、設計が容易になり、さらにプロセスコストも減少する利点がある。
【００６２】
また、リセット電圧の中心値は、図１２（ｃ）に示されるように、３．６Ｖであるが、セット電圧と同様にバラツキが大きい。セット電圧とリセット電圧を比較すると、電圧の分布の重なりが大きいことが分かり、最大電圧で見るとリセット電圧の方がセット電圧よりも大きい。この結果、ＳｉＣＮ膜やＳｉＣＮＨ膜のセット動作とリセット動作を電圧値で制御することは非常に困難である。
【００６３】
そこで、セット処理およびリセット処理のそれぞれについて、パルス時間を変えて評価すると、リセット時間に関しては、６０ｎｓｅｃ，１００ｎｓｅｃ，５００ｎｓｅｃで１０回スイッチしたビット数の歩留まりに大きな差は見られないが、セット時間に関しては１μｓｅｃ，１０μｓｅｃ，１００μｓｅｃで比較すると、セット時間の大きい（長い）方が１０サイクルスイッチするビット数が増加する。すなわち、リセット処理は非常に短いパルス時間でも問題なくスイッチするが、セット処理はパルス時間が短くなるとスイッチさせることが困難になるので、リセット処理よりも長いパルス時間であることが好ましい。このような結果から第３の実施形態では、抵抗変化層にＳｉＣＮ膜またはＳｉＣＮＨ膜を用いて動作させる場合には、印加するパルスの電圧（値）ではなく、パルス電圧を印加する時間によってセット処理とリセット処理を制御するようにしている。
【００６４】
このように、抵抗変化層にＳｉＣＮ膜またはＳｉＣＮＨ膜を用いる場合には、セット電圧とリセット電圧の分布は重なっており、電圧値だけでメモリアレイを動作させることは誤セットが発生するため困難であるが、セット処理時のパルス電圧の印加時間を、リセット処理時のパルス電圧の印加時間よりも長くすることで、誤セットの発生を抑制することが可能となる。具体的には、セット処理とリセット処理のパルス印加時間の差を大きく、すなわちリセット時間をセット時間よりも十分に短くすることで、リセット直後に抵抗変化層の抵抗値が増加してセット電圧を超える電圧がメモリセルに印加された場合でも、その電圧が抵抗変化層に印加される時間が短いために再セットされるのが防止される。
【００６５】
なお、実験の結果、リセット処理に関しては、パルス電圧の印加時間が５００ｎｓｅｃ以下であれば、スイッチ歩留りを劣化させることなく、メモリセルをリセットすることができる。また、セット処理に関しては、パルス電圧の印加時間が１０μｓｅｃ以上であれば、１０サイクルスイッチするビット数がメモリとして使用に耐え得る所定値以上とすることができる。つまり、セット処理時のパルス電圧の印加時間は、リセット処理時のパルス電圧の印加時間の少なくとも２０倍以上とすることが望ましい。
【００６６】
第３の実施形態では、抵抗変化層にＳｉＣＮ膜またはＳｉＣＮＨ膜を用いる場合には、リセット処理時のパルス電圧の印加時間をセット処理時のパルス電圧の印加時間に比して十分小さくすることで、セット処理とリセット処理を制御した。これによって、リセット処理時に、抵抗変化層が再セットされることを抑制し、スイッチ歩留りを向上させることができるという効果を有する。また、リセット処理時の再セットを抑制することができるので、従来に比して大規模なメモリセルアレイを形成することが可能になるとともに、このような大規模なメモリセルアレイでもセット処理／リセット処理を安定して行うことができる。
【００６７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６８】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…コマンド・インターフェイス、６…ステートマシン、７…パルスジェネレータ、９…ホスト、ＡＤ，ＡＤ１，ＡＤ２…接着層、ＢＥ，ＢＥ１，ＢＥ２…下部電極膜、ＢＬ，ＢＬ１，ＢＬ２…ビット線、ＣＡＰ，ＣＡＰ１，ＣＡＰ２…キャップ膜、ＩＬＤ１，ＩＬＤ２，ＩＬＤ４，ＩＬＤ５…層間絶縁膜、ＭＣ…メモリセル、ＮＯ…非オーミック素子、ＲＷ，ＲＷ１，ＲＷ２，ＲＷａ，ＲＷｂ…抵抗変化層、ＴＥ，ＴＥ１，ＴＥ２…上部電極膜、ＶＲ…抵抗変化素子、ＷＬ，ＷＬ１〜ＷＬ３…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９−１】
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【図９−２】
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【図９−３】
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【図９−４】
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【図１０】
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【図１１】
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【図１２】
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