(57)【要約】【課題】遅延変動量を軽減し、ビット線の遅延を良好に追跡することができる半導体記憶装置を提供する。【解決手段】ＳＲＡＭにおいて、列方向に配置された複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］と、レプリカ・ビット線にそれぞれ接続された複数のレプリカ・メモリセルＲＰＬＣＥＬＬと、レプリカ・ビット線にそれぞれ接続された複数のインバータＩＮＶ［０］〜［ｐ］とを有する。更に、レプリカ・ビット線同士は共通に接続され、インバータの入力端子はレプリカ・ビット線にそれぞれ接続され、インバータの出力端子同士は共通に接続されてセンスアンプイネーブル信号が生成される。そして、センスアンプイネーブル信号がセンスアンプに供給されることによって、ビット線の読み出し信号がセンスアンプにより増幅され、センスアンプの出力端子から読み出しデータが生成される。【選択図】図２
2012221524.tif 000002
【特許請求の範囲】
【請求項１】
行方向に配置された複数のワード線と、
列方向に配置された複数のビット線と、
前記複数のワード線と前記複数のビット線とにそれぞれ接続された複数の通常・メモリセルと、
アドレス信号に応答して前記複数のワード線の任意の１つのワード線を選択することが可能なアクセス制御回路と、
前記複数のビット線にそれぞれ接続された複数のセンスアンプとを有する半導体記憶装置であって、
列方向に配置された複数のレプリカ・ビット線と、
前記複数のレプリカ・ビット線にそれぞれ接続された複数のレプリカ・メモリセルと、
前記複数のレプリカ・ビット線にそれぞれ接続された複数のインバータとを更に有し、
前記複数のレプリカ・ビット線同士は共通に接続され、
前記複数のインバータの入力端子は前記複数のレプリカ・ビット線にそれぞれ接続され、前記複数のインバータの出力端子同士は共通に接続されてセンスアンプイネーブル信号が生成され、
前記センスアンプイネーブル信号が前記複数のセンスアンプに供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータが生成されることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記複数のレプリカ・ビット線にそれぞれ接続された複数のプリチャージトランジスタを更に有し、
前記センスアンプイネーブル信号に応答して前記複数のセンスアンプの前記複数の出力端子から複数の読み出しデータが生成される以前に、前記複数のプリチャージトランジスタは前記複数のレプリカ・ビット線をそれぞれ所定のプリチャージ電位に設定することを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
前記複数のレプリカ・ビット線にそれぞれ接続された複数のダミー・メモリセルを更に有することを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、
前記複数の通常・メモリセルは、ＳＲＡＭ・メモリセルであることを特徴とする半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置において、
前記複数のインバータの数は、前記複数のレプリカ・ビット線の数と同じであることを特徴とする半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置において、
前記複数のインバータの数は、前記複数のレプリカ・ビット線の数よりも少ないことを特徴とする半導体記憶装置。
【請求項７】
請求項１記載の半導体記憶装置において、
前記複数のインバータの数は、前記複数のレプリカ・ビット線の数よりも多いことを特徴とする半導体記憶装置。
【請求項８】
行方向に配置された複数のワード線と、
列方向に配置された複数のビット線と、
前記複数のワード線と前記複数のビット線とにそれぞれ接続された複数の通常・メモリセルと、
アドレス信号に応答して前記複数のワード線の任意の１つのワード線を選択することが可能なアクセス制御回路と、
前記複数のビット線にそれぞれ接続された複数のセンスアンプとを有する半導体記憶装置であって、
列方向に配置された複数のレプリカ・ビット線と、
前記複数のレプリカ・ビット線にそれぞれ接続された複数のレプリカ・メモリセルと、
前記複数のレプリカ・ビット線に共通に接続された１つのインバータとを更に有し、
前記複数のレプリカ・ビット線同士は共通に接続され、
前記１つのインバータの入力端子は前記複数のレプリカ・ビット線にそれぞれ接続され、前記１つのインバータの出力端子からセンスアンプイネーブル信号が生成され、
前記センスアンプイネーブル信号が前記複数のセンスアンプに供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータが生成されることを特徴とする半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置において、
前記複数のレプリカ・ビット線にそれぞれ接続された複数のプリチャージトランジスタを更に有し、
前記センスアンプイネーブル信号に応答して前記複数のセンスアンプの前記複数の出力端子から複数の読み出しデータが生成される以前に、前記複数のプリチャージトランジスタは前記複数のレプリカ・ビット線をそれぞれ所定のプリチャージ電位に設定することを特徴とする半導体記憶装置。
【請求項１０】
請求項８記載の半導体記憶装置において、
前記複数のレプリカ・ビット線にそれぞれ接続された複数のダミー・メモリセルを更に有することを特徴とする半導体記憶装置。
【請求項１１】
請求項８記載の半導体記憶装置において、
前記複数の通常・メモリセルは、ＳＲＡＭ・メモリセルであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の技術に関し、特に、センスアンプイネーブル信号の生成タイミングにレプリカ・ビット線の遅延を利用する半導体記憶装置に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の技術においては、センスアンプイネーブル信号の生成タイミングにレプリカ・ビット線の遅延を利用することが一般的となっている。この技術では、一つのレプリカ・ビット線を利用し、ビット線の遅延を良好に追跡する機能を持つ回路がある。このような技術では、メモリを大容量化した場合、レプリカ・ビット線の遅延変動量が大きいという問題がある。この変動量の軽減を考えた技術として、例えば特許文献１に記載される技術が挙げられる。
【０００３】
上記特許文献１の技術は、一つのレプリカ・ビット線を行方向（ワード線方向）に分割し、分割された各レプリカ・ビット線の遅延量を軽減することで、分割された各レプリカ・ビット線の遅延変動量の軽減を図るものである。従って、各レプリカ・ビット線の軽減された遅延変動と、レプリカ・ビット線の遅延を受けるインバータの論理しきい値のローカル変動によるセンスアンプイネーブル信号の生成タイミングの変動を軽減することができる技術である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１６５４１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、前述したようなセンスアンプイネーブル信号の生成タイミングにレプリカ・ビット線の遅延を利用する技術において、ビット線の遅延を良好に追跡するためには、レプリカ・ビット線の遅延のみを利用した方が良い。しかし、一つのレプリカ・ビット線を分割し、インバータで接続する上記特許文献１の技術では、必要としているレプリカ・ビット線の遅延に、接続用のインバータ遅延が混在することになり、ビット線の遅延を良好に追跡する機能が損なわれてしまうことが考えられる。また、分割できる数にも限界があるため、遅延変動量を軽減する効果にも限界がある。
【０００６】
そこで、本発明は上記のような課題に鑑みてなされたものであり、その代表的な目的は、遅延変動量を軽減し、ビット線の遅延を良好に追跡することができる半導体記憶装置を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
すなわち、代表的な半導体記憶装置は、行方向に配置された複数のワード線と、列方向に配置された複数のビット線と、前記複数のワード線と前記複数のビット線とにそれぞれ接続された複数の通常・メモリセルと、アドレス信号に応答して前記複数のワード線の任意の１つのワード線を選択することが可能なアクセス制御回路と、前記複数のビット線にそれぞれ接続された複数のセンスアンプとを有する半導体記憶装置であって、更に以下の構成要素を有することを特徴とするものである。
【００１０】
第１の半導体記憶装置においては、列方向に配置された複数のレプリカ・ビット線と、前記複数のレプリカ・ビット線にそれぞれ接続された複数のレプリカ・メモリセルと、前記複数のレプリカ・ビット線にそれぞれ接続された複数のインバータとを有する。更に、前記複数のレプリカ・ビット線同士は共通に接続され、前記複数のインバータの入力端子は前記複数のレプリカ・ビット線にそれぞれ接続され、前記複数のインバータの出力端子同士は共通に接続されてセンスアンプイネーブル信号が生成される。そして、前記センスアンプイネーブル信号が前記複数のセンスアンプに供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータが生成されることを特徴とする。
【００１１】
第２の半導体記憶装置においては、列方向に配置された複数のレプリカ・ビット線と、前記複数のレプリカ・ビット線にそれぞれ接続された複数のレプリカ・メモリセルと、前記複数のレプリカ・ビット線に共通に接続された１つのインバータとを有する。更に、前記複数のレプリカ・ビット線同士は共通に接続され、前記１つのインバータの入力端子は前記複数のレプリカ・ビット線にそれぞれ接続され、前記１つのインバータの出力端子からセンスアンプイネーブル信号が生成される。そして、前記センスアンプイネーブル信号が前記複数のセンスアンプに供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータが生成されることを特徴とする。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
すなわち、代表的な効果は、遅延変動量を軽減し、ビット線の遅延を良好に追跡することができる半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】従来技術のレプリカ・ビット線を一つ利用したＳＲＡＭの構成の一例を示す図である。
【図２】本発明の実施の形態のレプリカ・ビット線を複数利用したＳＲＡＭの構成の一例を示す図である。
【図３】図２に示すＳＲＡＭの各部の波形の一例を示す図である。
【図４】（ａ）は図１に示すＳＲＡＭ、（ｂ）は図２に示すＳＲＡＭ、それぞれのレプリカ・ビット線の遅延変動とインバータの論理しきい値のローカル変動とによるセンスアンプイネーブル信号の生成タイミングの変動の様子を示す図である。
【図５】本発明の実施の形態のレプリカ・ビット線を複数利用したＳＲＡＭの構成の変形例を示す図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては、便宜上その必要があるときは、複数の実施の形態またはセクションに分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１６】
更に、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
＜本発明の実施の形態の概要＞
本発明の実施の形態の半導体記憶装置は、行方向に配置された複数のワード線（ｗｌ）と、列方向に配置された複数のビット線（ｂｔ，ｂｂ）と、前記複数のワード線と前記複数のビット線とにそれぞれ接続された複数の通常・メモリセル（ＭＥＭＣＥＬＬ）と、アドレス信号に応答して前記複数のワード線の任意の１つのワード線を選択することが可能なアクセス制御回路（ＷＤ，ＣＴＲＬ）と、前記複数のビット線にそれぞれ接続された複数のセンスアンプ（ＳＡ）とを有する半導体記憶装置であって、更に以下の構成要素を有することを特徴とするものである。
【００１９】
第１の半導体記憶装置においては、列方向に配置された複数のレプリカ・ビット線（ｒｐｌｂｔ）と、前記複数のレプリカ・ビット線にそれぞれ接続された複数のレプリカ・メモリセル（ＲＰＬＣＥＬＬ）と、前記複数のレプリカ・ビット線にそれぞれ接続された複数のインバータ（ＩＮＶ）とを有する。更に、前記複数のレプリカ・ビット線同士は共通に接続され、前記複数のインバータの入力端子は前記複数のレプリカ・ビット線にそれぞれ接続され、前記複数のインバータの出力端子同士は共通に接続されてセンスアンプイネーブル信号が生成される。そして、前記センスアンプイネーブル信号が前記複数のセンスアンプに供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータが生成されることを特徴とする。更に好適には、前記複数のレプリカ・ビット線にそれぞれ接続された複数のプリチャージトランジスタ（ＰＣＨ）、前記複数のレプリカ・ビット線にそれぞれ接続された複数のダミー・メモリセル（ＤＭＹＣＥＬＬ）を有することを特徴とする。この第１の半導体記憶装置については、後述する図２などに基づいて説明するＳＲＡＭに対応する。
【００２０】
第２の半導体記憶装置においては、列方向に配置された複数のレプリカ・ビット線（ｒｐｌｂｔ）と、前記複数のレプリカ・ビット線にそれぞれ接続された複数のレプリカ・メモリセル（ＲＰＬＣＥＬＬ）と、前記複数のレプリカ・ビット線に共通に接続された１つのインバータ（ＩＮＶ）とを有する。更に、前記複数のレプリカ・ビット線同士は共通に接続され、前記１つのインバータの入力端子は前記複数のレプリカ・ビット線にそれぞれ接続され、前記１つのインバータの出力端子からセンスアンプイネーブル信号が生成される。そして、前記センスアンプイネーブル信号が前記複数のセンスアンプに供給されることによって、前記複数のビット線の複数の読み出し信号が前記複数のセンスアンプにより増幅され、前記複数のセンスアンプの複数の出力端子から複数の読み出しデータが生成されることを特徴とする。更に好適には、前記複数のレプリカ・ビット線にそれぞれ接続された複数のプリチャージトランジスタ（ＰＣＨ）、前記複数のレプリカ・ビット線にそれぞれ接続された複数のダミー・メモリセル（ＤＭＹＣＥＬＬ）を有することを特徴とする。この第２の半導体記憶装置については、後述する図５などに基づいて説明するＳＲＡＭに対応する。
【００２１】
以上説明した本発明の実施の形態の概要に基づいた実施の形態を、以下において具体的に説明する。以下に説明する実施の形態は本発明を用いた一例であり、本発明は以下の実施の形態により限定されるものではない。
【００２２】
また、以下においては、本発明の実施の形態の特徴を分かり易くするために、従来技術と比較して説明する。
【００２３】
＜従来技術のレプリカ・ビット線を一つ利用した例＞
従来技術のレプリカ・ビット線を一つ利用した例を、図１，図４（ａ）を用いて説明する。
【００２４】
＜＜ＳＲＡＭの構成＞＞
図１は、従来技術のレプリカ・ビット線を一つ利用したＳＲＡＭの構成の一例を示す図である。
【００２５】
図１に示したＳＲＡＭは、ワードドライバＷＤと、デコード制御回路ＣＴＲＬと、レプリカ・ワード線ｒｐｌｗｌと、複数（ｊ個）のレプリカ・メモリセルＲＰＬＣＥＬＬと、レプリカ・ビット線ｒｐｌｂｔと、複数（ｋ個）のダミー・メモリセルＤＭＹＣＥＬＬと、プリチャージトランジスタＰＣＨと、インバータＩＮＶと、バッファＢＵＦとを含んでいる。
【００２６】
更に、図１に示したＳＲＡＭは、複数のワード線ｗｌ［０］〜［ｎ］と、複数のビット線・反転ビット線対ｂｔ［０］，ｂｂ［０］〜ｂｔ［ｍ］，ｂｂ［ｍ］と、複数（（ｎ＋１）×（ｍ＋１）個）のＳＲＡＭ・メモリセルＭＥＭＣＥＬＬと、複数（ｍ＋１個）のセンスアンプＳＡとを含んでいる。
【００２７】
図１に示すＳＲＡＭでは、レプリカ・ビット線ｒｐｌｂｔを構成する各回路、及びレプリカ・ビット線ｒｐｌｂｔを受けるインバータＩＮＶを、一つのレプリカ回路ブロックＲＰＬＢＬＫと見なす。
【００２８】
デコード制御回路ＣＴＲＬにはクロック信号ＣＬＫとアドレス信号ａ［０］〜［ｈ］とが供給されることによって、デコード制御回路ＣＴＲＬからワードドライバＷＤにデコーダ信号ｄｅｃ［０］〜［ｉ］が供給され、デコード制御回路ＣＴＲＬからプリチャージトランジスタＰＣＨと複数のレプリカ・メモリセルＲＰＬＣＥＬＬとにレプリカ・ワード線ｒｐｌｗｌの信号が供給される。
【００２９】
プリチャージトランジスタＰＣＨとしてのＰチャンネルＭＯＳトランジスタのソースは電源電圧ＶＤＤに接続される一方、このＰチャンネルＭＯＳトランジスタのドレインはレプリカ・ビット線ｒｐｌｂｔに接続されている。このレプリカ・ビット線ｒｐｌｂｔは、複数のダミー・メモリセルＤＭＹＣＥＬＬと複数のレプリカ・メモリセルＲＰＬＣＥＬＬとインバータＩＮＶの入力端子とに接続される。
【００３０】
インバータＩＮＶの出力端子から生成される反転レプリカ・ビット線ｒｐｌｂｔｎの信号はデコード制御回路ＣＴＲＬとバッファＢＵＦの入力端子とに供給され、バッファＢＵＦの出力端子からセンスアンプイネーブル信号ｓａｅが生成され、複数のセンスアンプＳＡに供給される。
【００３１】
複数のビット線・反転ビット線対ｂｔ［０］，ｂｂ［０］〜ｂｔ［ｍ］，ｂｂ［ｍ］からのＳＲＡＭセル読み出し信号が複数のセンスアンプＳＡの差動入力端子に供給されることによって、複数のセンスアンプＳＡの出力端子から読み出しデータｑ［０］〜［ｍ］が生成される。
【００３２】
このＳＲＡＭでは、レプリカ・メモリセルＲＰＬＣＥＬＬの数（ｊ個）の増減によって、レプリカ・ビット線ｒｐｌｂｔのプリチャージ電荷の接地電位ＧＮＤへの放電速度が増減されて、センスアンプイネーブル信号ｓａｅの電位の立ち上がりタイミングの調整が可能となる。
【００３３】
よって、上記図１のレプリカ・ビット線ｒｐｌｂｔを一つ利用したＳＲＡＭにおいて、このレプリカ・ビット線ｒｐｌｂｔを使用するセンスアンプイネーブル信号ｓａｅのセルフ・タイミングの設定技術を採用することによって、半導体製造プロセスのローカル遅延変動による内蔵ＳＲＡＭのビット線の遅延追跡を実現することが可能である。
【００３４】
＜＜従来技術のレプリカ回路ブロックの遅延変動量＞＞
しかし、図１に説明した従来技術のレプリカ・ビット線ｒｐｌｂｔを一つ利用したＳＲＡＭでのセンスアンプイネーブル信号ｓａｅのセルフ・タイミングの設定技術は、下記のような問題を有することが明らかとなった。
【００３５】
それは、ＳｏＣ（システムオンチップ）に内蔵される内蔵メモリの記憶容量の大容量化によるワード数の増加によってレプリカ・ビット線ｒｐｌｂｔの遅延が大きくなる場合に、問題が発生するものである。すなわち、記憶容量の大容量化によるワード数の増加によってレプリカ・ビット線ｒｐｌｂｔの遅延が大きくなると、レプリカ・ビット線ｒｐｌｂｔのプリチャージ電荷を接地電位ＧＮＤへ放電する複数（ｊ個）のレプリカ・メモリセルＲＰＬＣＥＬＬのローカル変動によるセル電流の変動によってレプリカ・ビット線ｒｐｌｂｔの遅延変動が増大する。また更に、記憶容量の大容量化によって、レプリカ・ビット線ｒｐｌｂｔの信号が供給されるインバータＩＮＶの論理しきい値のローカル変動が増大する。その結果、レプリカ・ビット線ｒｐｌｂｔの遅延変動とインバータＩＮＶの論理しきい値のローカル変動によって、センスアンプイネーブル信号ｓａｅの生成タイミング（立ち上がりタイミング）の変動が増大すると言う問題が明らかとされた。この変動は、センスアンプＳＡの出力端子でのデータの読み出しの失敗の原因となる。
【００３６】
図４（ａ）は、図１に説明した従来技術のレプリカ・ビット線ｒｐｌｂｔを一つ利用したＳＲＡＭのレプリカ・ビット線ｒｐｌｂｔの遅延変動とインバータＩＮＶの論理しきい値のローカル変動とによるセンスアンプイネーブル信号ｓａｅの生成タイミング（立ち上がりタイミング）の変動の様子を示す図である。
【００３７】
図４（ａ）の例では、レプリカ・ビット線ｒｐｌｂｔの信号はｔ＿ｓａｅの経過時間でｘＶの振幅変化を生じるものとする。このレプリカ・ビット線ｒｐｌｂｔの振幅変化でも、レプリカ・ビット線ｒｐｌｂｔの遅延が小さく高速振幅変化特性ｒｐｌｂｔ＿ｆｔとなる場合と、レプリカ・ビット線ｒｐｌｂｔの遅延が大きく低速振幅変化特性ｒｐｌｂｔ＿ｓｌとなる場合とがある。一方、レプリカ・ビット線ｒｐｌｂｔの信号が供給されるインバータＩＮＶの論理しきい値が高論理しきい値電圧Ｖｔｈ＿ｈｉｇｈとなる場合と、低論理しきい値電圧Ｖｔｈ＿ｌｏｗとなる場合とがある。
【００３８】
従って、高速振幅変化特性ｒｐｌｂｔ＿ｆｔと高論理しきい値電圧Ｖｔｈ＿ｈｉｇｈとのクロスオーバーによって、センスアンプイネーブル信号ｓａｅの小さな遅延ｓａｅ＿ｆｔの生成タイミングが決定される。また、低速振幅変化特性ｒｐｌｂｔ＿ｓｌと低速振幅変化特性ｒｐｌｂｔ＿ｓｌとのクロスオーバーによって、センスアンプイネーブル信号ｓａｅの大きな遅延ｓａｅ＿ｓｌの生成タイミングが決定される。その結果、センスアンプイネーブル信号ｓａｅの生成タイミングの変動幅Δｔ＿ｓａｅは、Δｔ＿ｓａｅ＝レプリカ回路ブロックＲＰＬＢＬＫの遅延変動量となり、大きなものとなる（後述する図４（ｂ）と比較して）ことが判明した。
【００３９】
この変動幅の軽減を考えた技術として、前述した特許文献１に記載された技術が挙げられる。この技術は、一つのレプリカ・ビット線を分割し、インバータで接続する技術ではあるが、必要としているレプリカ・ビット線の遅延に、接続用のインバータの遅延が混在することになり、ビット線の遅延を良好に追跡する機能が損なわれてしまうことが考えられる。また、分割できる数にも限界があるため、遅延変動量を軽減する効果にも限界がある。
【００４０】
そこで、本実施の形態は、以上のような従来技術のレプリカ・ビット線ｒｐｌｂｔを一つ利用したＳＲＡＭの課題、更に前述した特許文献１に記載された技術の課題に鑑みてなされたものであり、その代表的な目的は、ＳＲＡＭの記憶容量が大容量化しても、センスアンプイネーブル信号の生成タイミングの変動を軽減するものである。以下において、本実施の形態を具体的に説明する。
【００４１】
＜本実施の形態のレプリカ・ビット線を複数利用した例＞
本実施の形態のレプリカ・ビット線を複数利用した例を、図２，図３，図４（ｂ），図５を用いて説明する。
【００４２】
＜＜ＳＲＡＭの構成＞＞
図２は、本実施の形態のレプリカ・ビット線を複数利用したＳＲＡＭの構成の一例を示す図である。
【００４３】
図２に示すＳＲＡＭは、図１に示したＳＲＡＭと基本的に相違するのは、図１に示したＳＲＡＭはレプリカ・ビット線を一つ利用した例であるのに対し、図２に示すＳＲＡＭではレプリカ・ビット線を複数利用した例であり、これによって、レプリカ・ビット線での遅延量が軽減されていることである。
【００４４】
更に、前述した特許文献１に記載される技術に対して、レプリカ・ビット線を行方向（ワード線方向）に分割するのではなく、列方向に必要とする数だけ増やす。その時、レプリカ・ビット線の遅延を受けるインバータはそれぞれのレプリカ・ビット線に対して独立に配置する。各レプリカ・ビット線を構成する各回路、及び各レプリカ・ビット線を受ける各インバータをそれぞれ独立した一つのレプリカ回路ブロックと見なす。
【００４５】
更に、レプリカ・ビット線同士は接続され、レプリカ・ビット線を受けるインバータの出力同士も接続する。独立したレプリカ回路ブロックを接続することにより、レプリカ・メモリセルのローカル変動によるレプリカ・ビット線の遅延変動量、及びローカル変動によるインバータの論理しきい値変動による遅延変動量の軽減を図る。この効果により、レプリカ回路ブロック全体の遅延変動量の軽減を図りつつ、遅延の大半をレプリカ・ビット線で構成することができる。上述により、遅延変動量が軽減され、ビット線の遅延を良好に追跡する機能を有する回路を実現することができる。
【００４６】
以下において、図２を用いてＳＲＡＭの構成を説明する。図２に示すＳＲＡＭも、図１に示したＳＲＡＭと同様に、ワードドライバＷＤと、デコード制御回路ＣＴＲＬと、複数のワード線ｗｌ［０］〜［ｎ］と、複数のビット線・反転ビット線対ｂｔ［０］，ｂｂ［０］〜ｂｔ［ｍ］，ｂｂ［ｍ］と、複数（（ｎ＋１）×（ｍ＋１）個）のＳＲＡＭ・メモリセルＭＥＭＣＥＬＬと、複数（ｍ＋１個）のセンスアンプＳＡとを含んでいる。
【００４７】
図２に示すＳＲＡＭが、図１に示したＳＲＡＭと相違するのは、複数のレプリカ・ワード線ｒｐｌｗｌ［０］〜［ｐ］と、複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］と、複数のプリチャージトランジスタＰＣＨ［０］〜［ｐ］（ＰチャンネルＭＯＳトランジスタ）と、複数のインバータＩＮＶ［０］〜［ｐ］と、複数（ｊ×（ｐ＋１）個）のレプリカ・メモリセルＲＰＬＣＥＬＬと、複数（ｋ×（ｐ＋１）個）のダミー・メモリセルＤＭＹＣＥＬＬとを含んでいる。
【００４８】
複数（（ｎ＋１）×（ｍ＋１）個）のＳＲＡＭ・メモリセルＭＥＭＣＥＬＬと、複数（ｊ×（ｐ＋１）個）のレプリカ・メモリセルＲＰＬＣＥＬＬと、複数（ｋ×（ｐ＋１）個）のダミー・メモリセルＤＭＹＣＥＬＬとの間には、例えば（ｎ＋１）＝ｊ＋ｋの関係がある。
【００４９】
特に、図２に示すＳＲＡＭでは、レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］を列方向に必要とする数（［０］〜［ｐ］：（ｐ＋１）個）だけ増やし、複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］同士は短絡レプリカ・ビット線ｒｐｌｂｔｐで接続され、各レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］を受ける複数のインバータＩＮＶ［０］〜［ｐ］の出力同士も反転レプリカ・ビット線ｒｐｌｂｔｎで接続されている。各レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］を構成する各回路、及び各レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］を受ける各インバータＩＮＶ［０］〜［ｐ］を、それぞれ独立した一つのレプリカ回路ブロックＲＰＬＢＬＫ［０］〜［ｐ］と見なす。
【００５０】
デコード制御回路ＣＴＲＬにはクロック信号ＣＬＫとアドレス信号ａ［０］〜［ｈ］とが供給されることによって、デコード制御回路ＣＴＲＬからワードドライバＷＤにデコーダ信号ｄｅｃ［０］〜［ｉ］が供給され、デコード制御回路ＣＴＲＬから複数のプリチャージトランジスタＰＣＨ［０］〜［ｐ］と複数のレプリカ・メモリセルＲＰＬＣＥＬＬとに複数のレプリカ・ワード線ｒｐｌｗｌ［０］〜［ｐ］の信号が供給される。
【００５１】
複数のプリチャージトランジスタＰＣＨ［０］〜［ｐ］としてのＰチャンネルＭＯＳトランジスタのソースは電源電圧ＶＤＤに接続される一方、このＰチャンネルＭＯＳトランジスタのドレインは複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］に接続されている。この複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］は、複数のレプリカ・メモリセルＲＰＬＣＥＬＬと複数のダミー・メモリセルＤＭＹＣＥＬＬと複数のインバータＩＮＶ［０］〜［ｐ］の入力端子とに接続される。
【００５２】
この複数のインバータＩＮＶ［０］〜［ｐ］の出力端子から生成される反転レプリカ・ビット線ｒｐｌｂｔｎの信号はデコード制御回路ＣＴＲＬとバッファＢＵＦの入力端子とに供給され、バッファＢＵＦの出力端子からセンスアンプイネーブル信号ｓａｅが生成され、複数のセンスアンプＳＡに供給される。
【００５３】
複数のビット線・反転ビット線対ｂｔ［０］，ｂｂ［０］〜ｂｔ［ｍ］，ｂｂ［ｍ］からのＳＲＡＭセル読み出し信号が複数のセンスアンプＳＡの差動入力端子に供給されることによって、複数のセンスアンプＳＡの出力端子から読み出しデータｑ［０］〜［ｍ］が生成される。
【００５４】
＜＜ＳＲＡＭの動作＞＞
図３は、図２に示すＳＲＡＭの動作を説明するための図であり、図２に示すＳＲＡＭの各部の波形の一例を示す図である。
【００５５】
図３に示すように、クロック信号ＣＬＫの立ち上がりに同期して変化するアドレス信号ａ［０］〜［ｈ］に応答して、デコーダ信号ｄｅｃ［０］〜［ｉ］の選択された１つの信号が立ち下がる。ｗｌ［０］〜［ｎ］のワード線のうちでアドレス信号に対応する一本のワード線が選択されて立ち上がる。立ち上がった選択ワード線が接続されている複数（（ｍ＋１）個）のメモリセルの記憶保持状態に応答して複数のビット線・反転ビット線対ｂｔ［０］，ｂｂ［０］〜ｂｔ［ｍ］，ｂｂ［ｍ］の各ビット線・反転ビット線対の一方のビット線の電荷が引き抜かれ始める。
【００５６】
尚、複数のレプリカ・ワード線ｒｐｌｗｌ［０］〜［ｐ］がローレベルの間には、レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］は複数のプリチャージトランジスタＰＣＨ［０］〜［ｐ］であるＰチャンネルＭＯＳトランジスタによってハイレベルである電源電圧ＶＤＤにプリチャージされている。従って、複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］のハイレベルに応答して、複数のインバータＩＮＶ［０］〜［ｐ］の出力端子の反転レプリカ・ビット線ｒｐｌｂｔｎとバッファＢＵＦの出力端子のセンスアンプイネーブル信号ｓａｅとはそれぞれローレベルとなっている。
【００５７】
一方、クロック信号ＣＬＫの立ち上がりに応答して、複数のレプリカ・ワード線ｒｐｌｗｌ［０］〜［ｐ］の電位がハイレベルに立ち上がる。複数のレプリカ・メモリセルＲＰＬＣＥＬＬの内部では、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとによって構成されたＣＭＯＳインバータの入力端子にはハイレベルの電源電圧ＶＤＤが供給されているので、このＣＭＯＳインバータの出力端子は接地電位ＧＮＤに維持されている。
【００５８】
複数のレプリカ・ワード線ｒｐｌｗｌ［０］〜［ｐ］の電位がハイレベルに立ち上ることによって、複数のレプリカ・メモリセルＲＰＬＣＥＬＬの内部の転送トランジスタとしてのＮチャンネルＭＯＳトランジスタがオンとなるので、複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］のプリチャージ電荷は複数のレプリカ・メモリセルＲＰＬＣＥＬＬ内部の複数の転送トランジスタを介して接地電位ＧＮＤに放電されるようになる。この放電によって複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］の電位が複数のインバータＩＮＶ［０］〜［ｐ］の論理しきい値より低いレベルに低下すると、複数のインバータＩＮＶ［０］〜［ｐ］の出力の反転レプリカ・ビット線ｒｐｌｂｔｎの電位が立ち上がる。
【００５９】
反転レプリカ・ビット線ｒｐｌｂｔｎの信号はバッファＢＵＦの入力端子に供給され、バッファＢＵＦの出力端子から生成されるセンスアンプイネーブル信号ｓａｅが複数のセンスアンプＳＡに供給される。センスアンプイネーブル信号ｓａｅの立ち上がりのタイミングの複数のビット線・反転ビット線対ｂｔ［０］，ｂｂ［０］〜ｂｔ［ｍ］，ｂｂ［ｍ］の電位差ΔＶが複数のセンスアンプＳＡによって増幅されて読み出しデータｑ［０］〜［ｍ］が出力されるものとなる。このビット線・反転ビット線対の電位差ΔＶがセンスアンプＳＡの入力電位差のオフセット分より小さいと、データの読み出しに失敗する。
【００６０】
ワード線ｗｌ［０］〜［ｎ］のいずれかの選択ワード線の電位が立ち上がり、複数のビット線・反転ビット線対の電位差ΔＶがセンスアンプＳＡの入力電位差のオフセット分よりも大きくなるタイミングと、複数のレプリカ・ワード線ｒｐｌｗｌ［０］〜［ｐ］が立ち上がり、複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］が立ち下がり、センスアンプイネーブル信号ｓａｅが立ち上がるタイミングとが略同時となるようにタイミングの調整が実行される。センスアンプイネーブル信号ｓａｅの電位の立ち上がりタイミングの調整は、複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］に接続される複数のレプリカ・メモリセルＲＰＬＣＥＬＬの数の調整により実行可能となる。
【００６１】
図２に示した本実施の形態によるＳＲＡＭでは、レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］は、列方向に必要とする数だけ増やしているので、各レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］の遅延量が軽減される。各レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］の遅延量が軽減されることによって、各レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］の遅延変動が軽減される。その結果、各レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］の軽減された遅延変動と複数のインバータＩＮＶ［０］〜［ｐ］の論理しきい値のローカル変動によるセンスアンプイネーブル信号ｓａｅの生成タイミングの変動が軽減される。
【００６２】
＜＜本実施の形態のレプリカ回路ブロックの遅延変動量＞＞
図４（ｂ）は、図２および図３に説明した本実施の形態によるＳＲＡＭのレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］の遅延変動とインバータＩＮＶ［０］〜［ｐ］の論理しきい値のローカル変動とによるセンスアンプイネーブル信号ｓａｅの生成タイミング（立ち上がりタイミング）の変動の様子を示す図である。
【００６３】
図４（ｂ）の例で、レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］を複数利用した各レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］の負荷容量と遅延量は著しく軽減されている。すなわち、図４（ａ）と比較すると、図４（ｂ）に示すように各レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］の遅延量は１／√（ｐ＋１）に軽減される。その際に、図４（ａ）と同様に、図４（ｂ）に示す場合でも、レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］の遅延が小さく高速振幅変化特性ｒｐｌｂｔ＿ｆｔとなる場合と、レプリカ・ビット線ｒｐｌｂｔの遅延が大きく低速振幅変化特性ｒｐｌｂｔ＿ｓｌとなる場合とがある。一方、各レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］の信号が供給されるインバータＩＮＶ［０］〜［ｐ］の論理しきい値が、高論理しきい値電圧Ｖｔｈ＿ｈｉｇｈとなる場合と、低論理しきい値電圧Ｖｔｈ＿ｌｏｗとなる場合とがある。
【００６４】
従って、高速振幅変化特性ｒｐｌｂｔ＿ｆｔと高論理しきい値電圧Ｖｔｈ＿ｈｉｇｈとのクロスオーバーによってセンスアンプイネーブル信号ｓａｅの小さな遅延ｓａｅ＿ｆｔの生成タイミングが決定され、低速振幅変化特性ｒｐｌｂｔ＿ｓｌと低速振幅変化特性ｒｐｌｂｔ＿ｓｌのクロスオーバーによってセンスアンプイネーブル信号ｓａｅの大きな遅延ｓａｅ＿ｓｌの生成タイミングが決定される。
【００６５】
しかし、図４（ｂ）に示すように、レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］を複数利用した場合の各レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］の遅延変動とインバータＩＮＶ［０］〜［ｐ］の論理しきい値電圧の変動によるセンスアンプイネーブル信号ｓａｅの生成タイミングの変動幅Δｔ＿ｓａｅは、図４（ａ）と比較すると軽減される。具体的には、レプリカ回路ブロックＲＰＬＢＬＫ［０］〜［ｐ］の数（（ｐ＋１）個）に応じて、図４（ｂ）に示すようにレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］を複数利用した場合ではセンスアンプイネーブル信号ｓａｅの生成タイミングの変動幅Δｔ＿ｓａｅは、Δｔ＿ｓａｅ＝レプリカ回路ブロックＲＰＬＢＬＫの遅延変動量×１／√（ｐ＋１）と小さな値に低減されるものとなる。すなわち、本実施の形態のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］を複数利用した場合の遅延変動量は、従来技術のレプリカ・ビット線ｒｐｌｂｔを一つ利用した場合の遅延変動量に対して、１／√（ｐ＋１）になる。
【００６６】
＜＜本実施の形態のレプリカ・ビット線を複数利用した例の変形例＞＞
図２に示した本実施の形態のレプリカ・ビット線を複数利用したＳＲＡＭの構成では、複数のインバータＩＮＶ［０］〜［ｐ］の数と複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］の数とを同じ数（（ｐ＋１）個）にした例を説明したが、この例に限らず、インバータの数をレプリカ・ビット線の数よりも少なくすること、逆に、インバータの数をレプリカ・ビット線の数よりも多くすることも可能である。
【００６７】
図５は、本実施の形態のレプリカ・ビット線を複数利用したＳＲＡＭの構成の変形例を示す図である。
【００６８】
図５に示したＳＲＡＭは、特に、複数（（ｐ＋１）個）のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］を受けるインバータＩＮＶを少なくして、一つとした例である。例えば、ローカル変動によるインバータの論理しきい値の影響が小さい場合は、レプリカ・ビット線を受けるインバータの数を減らしても良い。インバータが一つの場合は、インバータの論理しきい値変動による遅延変動量の軽減はされないが、レプリカ・ビット線の遅延変動量の軽減はなされるため、インバータの論理しきい値変動の影響が小さい場合、及び素子数を低減したいときに有効である。
【００６９】
また図示しないが、逆に、ローカル変動によるインバータの論理しきい値の影響が大きい場合には、複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］を受けるインバータＩＮＶの数を、レプリカ・ビット線の数より多くすることができる。
【００７０】
＜＜本実施の形態の効果＞＞
以上説明した本実施の形態のレプリカ・ビット線を複数利用したＳＲＡＭによれば、レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］を列方向に増やし、複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］同士は短絡レプリカ・ビット線ｒｐｌｂｔｐで接続し、各レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］を受ける複数のインバータＩＮＶ［０］〜［ｐ］の出力同士も反転レプリカ・ビット線ｒｐｌｂｔｎで接続し、各レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］を構成する各回路、及び各レプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］を受ける各インバータＩＮＶ［０］〜［ｐ］をそれぞれ独立した一つのレプリカ回路ブロックＲＰＬＢＬＫ［０］〜［ｐ］と見なすことで、以下のような効果を得ることができる。
【００７１】
（１）従来の技術（特許文献１）のようにレプリカ・ビット線を分割していないため、インバータによる接続が不要であり、純粋なレプリカ・ビット線の遅延を利用でき、従来の技術よりもビット線の遅延を良好に追跡できる。すなわち、レプリカ・ビット線を分割してインバータで接続する回路に比べ、分割用のインバータの遅延がレプリカ回路ブロックの遅延量に含まれないため、本来のレプリカ・ビット線の遅延のみを有効に利用でき、ビット線の遅延を良好に追跡することができる。
【００７２】
（２）レプリカ回路ブロックの変動値は、正の変動値から負の変動値に略正規分布するものとなるため、列方向に配置されたレプリカ回路ブロックの数に従って略正規分布に従い変動量が軽減される。すなわち、レプリカ回路ブロックの（ｐ＋１）個の配置、及びレプリカ・ビット線同士の接続、受けのインバータの出力の接続により、レプリカ回路ブロックの遅延変動量は略正規分布に従い軽減され、遅延変動量×１／√（ｐ＋１）に軽減することができる。
【００７３】
（３）メモリ容量が増大し、必要とする遅延量が増えた場合でも、レプリカ回路ブロックを列方向に増やす本実施の形態は所望の数だけ増やすことが可能なため、遅延変動量を軽減することができる。
【００７４】
（４）ローカル変動によるインバータの論理しきい値の影響が小さい場合には、複数のレプリカ・ビット線を受けるインバータの数を減らして素子数を低減することで、面積の低減が可能となり、逆に、ローカル変動によるインバータの論理しきい値の影響が大きい場合には、複数のレプリカ・ビット線を受けるインバータの数を増やすことで、遅延変動量の軽減が可能となる。
【００７５】
（５）遅延変動量の軽減が図れることから、メモリを搭載した製品のアクセス時間の向上が図れる。
【００７６】
（６）遅延変動量の軽減が図れることから、メモリを搭載した製品の周波数の向上が図れる。
【００７７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７８】
本発明は、ビット線に追従する遅延変動量の軽減に効果があることから、ＳＲＡＭに効果がある。その他に、ビット線に追従する遅延変動量の軽減に効果があることから、メモリＬＳＩに効果がある。メモリ容量により、レプリカ回路ブロックの数を変更できることから、所望のメモリ容量を提供可能なコンパイルドＲＡＭに効果がある。
【符号の説明】
【００７９】
ＷＤ…ワードドライバ
ＣＴＲＬ…デコード制御回路
ｗｌ［０］〜ｗｌ［ｎ］…ワード線
ｂｔ［０］，ｂｂ［０］〜ｂｔ［ｍ］，ｂｂ［ｍ］…ビット線・反転ビット線対
ｒｐｌｗｌ，ｒｐｌｗｌ［０］〜ｒｐｌｗｌ［ｐ］…レプリカ・ワード線
ｒｐｌｂｔ，ｒｐｌｂｔ［０］〜ｒｐｌｂｔ［ｐ］…レプリカ・ビット線
ｒｐｌｂｔｐ…短絡レプリカ・ビット線
ｒｐｌｂｔｎ…反転レプリカ・ビット線
ＭＥＭＣＥＬＬ…ＳＲＡＭ・メモリセル
ＲＰＬＣＥＬＬ…レプリカ・メモリセル
ＤＭＹＣＥＬＬ…ダミー・メモリセル
ＰＣＨ，ＰＣＨ［０］〜ＰＣＨ［ｐ］…プリチャージトランジスタ
ＩＮＶ，ＩＮＶ［０］〜ＩＮＶ［ｐ］…インバータ
ＢＵＦ…バッファ
ＳＡ…センスアンプ
ＲＰＬＢＬＫ，ＲＰＬＢＬＫ［０］〜ＲＰＬＢＬＫ［ｐ］…レプリカ回路ブロック
ＣＬＫ…クロック信号
ａ［０］〜ａ［ｈ］…アドレス信号
ｄｅｃ［０］〜ｄｅｃ［ｉ］…デコーダ信号
ｓａｅ…センスアンプイネーブル信号
ｑ［０］〜ｑ［ｍ］…読み出しデータ
【図１】
2012221524.tif 000003
【図２】
2012221524.tif 000004
【図３】
2012221524.tif 000005
【図４】
2012221524.tif 000006
【図５】
2012221524.tif 000007