(57)【要約】【課題】複数の半導体チップを内蔵する半導体装置について高精度なＩＢＩＳシミュレーションモデルを簡易に抽出する方法を提供する。【解決手段】共通の外部接続端子に接続される第１及び第２の半導体チップの第１及び第２の出力バッファの出力トランジスタを同時にトランジスタモデルとして扱ってトランジスタレベル回路シミュレーションを行い、ＩＢＩＳシミュレーションモデルにおける第１の出力バッファのＡＣ特性モデルを抽出するステップと、第１及び第２の出力バッファのトランジスタレベル回路シミュレーションモデルにおける出力容量を加算して、ＩＢＩＳシミュレーションモデルにおける第１の出力バッファの出力容量モデルを算出するステップと、ＡＣ特性モデルと、出力容量モデルと、を用いて外部接続端子から見た第１の出力バッファのＩＢＩＳシミュレーションモデルを合成するステップと、を備える。【選択図】図１
2012150718.tif 000002
【特許請求の範囲】
【請求項１】
出力ノードが第１のパッドに接続された第１の出力バッファを有する第１の半導体チップと、
出力ノードが第２のパッドに接続された第２の出力バッファを有する第２の半導体チップと、を備え、前記第１及び前記第２のパッドが共通の外部接続端子に接続され、前記第１及び第２の出力バッファのいずれか一方が活性状態、いずれか他方が非活性状態に制御される半導体装置のＩＢＩＳシミュレーションモデルを生成する方法であって、
前記第１及び第２の出力バッファの出力トランジスタを含めたネットリストを用いてトランジスタレベルの回路シミュレーションを行い、前記ＩＢＩＳシミュレーションモデルにおける前記第１の出力バッファのＡＣ特性モデルを抽出するステップと、
前記ネットリストにおける前記第１の出力バッファの出力容量に、前記第２の出力バッファの出力容量を加算して、前記ＩＢＩＳシミュレーションモデルにおける前記第１の出力バッファの出力容量モデルを算出するステップと、
前記第１の出力バッファのＡＣ特性モデルと、前記第１の出力バッファの出力容量モデルと、を用いて前記外部接続端子から見た前記第１の出力バッファのＩＢＩＳシミュレーションモデルを合成するステップと、
を備える、ことを特徴とするＩＢＩＳシミュレーションモデルの抽出方法。
【請求項２】
前記ネットリストを用いたトランジスタレベルの回路シミュレーションにより、前記ＩＢＩＳシミュレーションモデルにおける前記第１の出力バッファのＩＶ特性モデルを抽出するステップを更に備え、
前記ＩＢＩＳシミュレーションモデルを合成するステップは、更に前記第１の出力バッファのＩＶ特性モデルを用いて、前記第１の出力バッファの前記ＩＢＩＳシミュレーションモデルを合成する、ことを特徴とする請求項１記載のＩＢＩＳシミュレーションモデルの抽出方法。
【請求項３】
前記外部接続端子から見た前記第１の出力バッファと前記第２の出力バッファが実質的に同等の電気的特性を有する出力バッファであり、
前記第１の出力バッファの出力容量モデルを算出するステップにおいて、前記ネットリストにおける前記第１の出力バッファの出力容量を２倍することにより、前記ＩＢＩＳシミュレーションモデルにおける前記第１の出力バッファの出力容量モデルを算出する、ことを特徴とする請求項１又は２記載のＩＢＩＳシミュレーションモデルの抽出方法。
【請求項４】
前記ネットリストを用いてトランジスタレベルの回路シミュレーションを行い、前記ＩＢＩＳシミュレーションモデルにおける前記第２の出力バッファのＡＣ特性モデルを抽出するステップと、
前記ネットリストにおける前記第２の出力バッファの出力容量に、前記第１の出力バッファの出力容量を加算して、前記ＩＢＩＳシミュレーションモデルにおける前記第２の出力バッファの出力容量モデルを算出するステップと、
前記第２の出力バッファのＡＣ特性モデルと、前記第２の出力バッファの出力容量モデルと、を用いて前記外部接続端子から見た前記第２の出力バッファのＩＢＩＳシミュレーションモデルを合成するステップと、
を更に備える、ことを特徴とする請求項１又は２記載のＩＢＩＳシミュレーションモデルの抽出方法。
【請求項５】
前記ネットリストを用いたトランジスタレベルの回路シミュレーションにより、前記ＩＢＩＳシミュレーションモデルにおける前記第２の出力バッファのＩＶ特性モデルを抽出するステップを更に備え、
前記ＩＢＩＳシミュレーションモデルを合成するステップは、更に前記第２の出力バッファのＩＶ特性モデルを用いて、前記第２の出力バッファの前記ＩＢＩＳシミュレーションモデルを合成する、ことを特徴とする請求項４記載のＩＢＩＳシミュレーションモデルの抽出方法。
【請求項６】
前記外部接続端子から前記第１及び第２の出力バッファまでの配線が、前記外部接続端子から前記第１及び第２の出力バッファに対して共通に配線された共通配線と、前記共通配線から前記第１の出力バッファに対して配線された第１分岐配線と、前記共通配線から前記第２の出力バッファに対して配線された第２分岐配線と、を含み、
前記第１分岐配線と前記第２分岐配線とが実質的に等配線長である、ことを特徴とする請求項３記載のＩＢＩＳシミュレーションモデルの抽出方法。
【請求項７】
前記半導体装置は、
さらに、パッケージ基板を備え、
前記パッケージ基板の上に前記第１及び第２の半導体チップが積層して搭載され、
前記パッケージ基板には、前記共通配線が配線され、前記第１及び第２の出力バッファは、前記パッケージ基板に設けられた共通配線を介して前記外部接続端子に接続されている、ことを特徴とする請求項６記載のＩＢＩＳシミュレーションモデルの抽出方法。
【請求項８】
前記第１及び第２の半導体チップが共にメモリチップであり、前記外部接続端子がデータ入出力端子である、ことを特徴とする請求項１乃至７いずれか１項記載のＩＢＩＳシミュレーションモデルの抽出方法。
【請求項９】
前記第１及び第２の出力バッファをそれぞれ含む前記第１及び第２の半導体チップのトランジスタレベルの回路シミュレーションモデルを記憶する、トランジスタレベルの回路シミュレーションモデル記憶部と、
トランジスタレベルの回路シミュレーション実行部と、
ＡＣ特性モデル中間データ記憶部と、
出力容量モデル中間データ記憶部と、
合成部と、を備えるＩＢＩＳシミュレーションモデル抽出装置を、更に備え、
前記第１の出力バッファのＡＣ特性モデルを抽出するステップは、前記トランジスタレベルの回路シミュレーションモデル記憶部に記憶されたネットリストを用いて、前記トラジスタレベルの回路シミュレーション実行部がトランジスタレベル回路シミュレーションを実行して得られた前記第１の出力バッファのＡＣ特性モデルを、前記ＡＣ特性モデル中間データ記憶部に記憶し、
前記第１の出力バッファの出力容量モデルを算出するステップは、前記トランジスタレベルの回路シミュレーションモデル記憶部が記憶する前記第１及び第２の出力バッファの出力容量を加算して得られた前記ＩＢＩＳシミュレーションモデルにおける前記第１の出力バッファの出力容量モデルを、前記出力容量モデル中間データ記憶部に記憶し、
前記第１の出力バッファのＩＢＩＳシミュレーションモデルを合成するステップは、前記合成部が、前記ＡＣ特性モデル中間データ記憶部が記憶する前記第１の出力バッファのＡＣ特性モデルと、前記出力容量モデル中間データ記憶部が記憶する第１の出力バッファの出力容量モデルと、を用いて、前記第１の出力バッファのＩＢＩＳシミュレーションモデルを合成する、ことを特徴とする請求項１乃至８いずれか１項記載のＩＢＩＳシミュレーションモデルの抽出方法。
【請求項１０】
前記ＩＢＩＳシミュレーションモデル抽出装置は、更に、
トランジスタモデル自体を記憶するトランジスタモデル記憶部と、
前記第１及び第２の出力バッファの接続情報が合成された合成接続情報を、記憶する合成接続情報記憶部と、を含み、
前記トランジスタレベルの回路シミュレーション実行部は、前記第１の出力バッファのＡＣ特性モデルを抽出するのに先立って、前記トランジスタレベルの回路シミュレーションモデル記憶部が記憶する前記第１及び第２の出力バッファの接続情報に基づいて、前記第１及び第２の出力バッファの接続情報を合成して前記合成接続情報とする、接続情報合成部を、更に含み、
前記ＡＣ特性モデルを抽出するステップは、前記合成接続情報記憶部が保持する合成接続情報と、前記トランジスタモデル記憶部が記憶するトランジスタモデルと、を用いて実行される、ことを特徴とする請求項９記載のＩＢＩＳシミュレーションモデルの抽出方法。
【請求項１１】
コンピュータが有するプログラム記憶部に、前記ＩＢＩＳシミュレーションモデルの抽出プログラムを格納し、
前記コンピュータに、前記ＩＢＩＳシミュレーションモデルの抽出プログラムを実行させることによって、前記コンピュータに前記各ステップを実行させ、
よって、前記コンピュータを前記ＩＢＩＳシミュレーションモデルの抽出装置として機能させる、ことを特徴とする請求項９又は１０記載のＩＢＩＳシミュレーションモデルの抽出方法。
【請求項１２】
外部接続端子と、
それぞれの出力ノードが前記外部接続端子に接続された出力バッファを有するｎ個（ｎは２以上の整数）の半導体チップと、
を備え、
前記外部接続端子に接続されたｎ個の出力バッファのうち、一の出力バッファが活性状態に制御されるときは、残りの（ｎ−１）個の出力バッファが非活性状態を維持するように制御される半導体装置について、ＩＢＩＳシミュレーションモデルを生成する方法であって、
前記外部接続端子に前記活性状態と非活性状態に制御される前記ｎ個の出力バッファが接続されたネットリストを用いて、トランジスタレベルの回路シミュレーションを行い、前記ＩＢＩＳシミュレーションモデルにおける前記一の出力バッファのＡＣ特性モデルを抽出するステップと、
前記ネットリストにおけるｎ個の出力バッファのそれぞれの出力容量を加算して、前記ＩＢＩＳシミュレーションモデルにおける前記一の出力バッファの出力容量モデルとして算出するステップと、
前記ＡＣ特性モデル及び前記出力容量モデルを用いて、前記外部接続端子から見た前記一の出力バッファのＩＢＩＳシミュレーションモデルを合成するステップと、
を備える、ことを特徴とするＩＢＩＳシミュレーションモデルの抽出方法。
【請求項１３】
前記ネットリストは、前記ｎ個の出力バッファにそれぞれ含まれる複数の出力トランジスタのプロパティ及びそれらの接続情報を含む、ことを特徴とする請求項１２記載のＩＢＩＳシミュレーションモデルの抽出方法。
【請求項１４】
前記ｎ個の出力バッファは、互いに同じ電気的特性を有する出力バッファであり、
前記一の出力バッファの出力容量を算出するステップにおいて、前記一の出力バッファのトランジスタレベルの回路シミュレーションモデルにおける出力容量を、ｎ倍することにより、前記ＩＢＩＳシミュレーションモデルにおける前記一の出力バッファの出力容量モデルを算出する、ことを特徴とする請求項１２又は１３記載のＩＢＩＳシミュレーションモデルの抽出方法。
【請求項１５】
前記外部接続端子から前記ｎ個の出力バッファまでの配線が、前記外部接続端子から前記ｎ個の出力バッファに対して共通に配線された共通配線と、前記共通配線から前記ｎ個の出力バッファに対してそれぞれ配線されたｎ本の分岐配線とを含み、
前記ｎ本の分岐配線が実質的に等配線長であることを特徴とする請求項１２乃至１４いずれか１項記載のＩＢＩＳシミュレーションモデルの抽出方法。
【請求項１６】
前記半導体装置は、
更に、パッケージ基板を備え、
前記パッケージ基板の上に前記ｎ個の半導体チップがそれぞれ絶縁体を介して積層して搭載され、
前記パッケージ基板には、前記共通配線が配線され、前記ｎ個の半導体チップにそれぞれ設けられた前記ｎ個の出力バッファは前記パッケージ基板に設けられた共通配線を介して前記外部接続端子に接続されている、ことを特徴とする請求項１５記載のＩＢＩＳシミュレーションモデルの抽出方法。
【請求項１７】
前記ｎ個の半導体チップがそれぞれメモリチップであり、
前記外部接続端子が、前記メモリチップに格納されたデータを出力するデータ出力端子であることを特徴とする請求項１２乃至１６いずれか１項記載のＩＢＩＳシミュレーションモデルの抽出方法。
【請求項１８】
前記一の出力バッファのＡＣ特性モデルを抽出するステップを、前記ｎ個の出力バッファそれぞれについてｎ回繰り返して、前記ＩＢＩＳシミュレーションモデルにおける前記ｎ個の出力バッファの複数のＡＣ特性モデルをそれぞれ抽出し、
前記ＩＢＩＳシミュレーションモデルにおける前記一の出力バッファの出力容量モデルを、前記ｎ個の出力バッファのそれぞれの出力容量モデルとして扱い、
前記複数のＡＣ特性モデル及び前記出力容量モデルをそれぞれ用いて、それぞれ対応する前記外部接続端子から見た前記ｎ個の出力バッファの複数のＩＢＩＳシミュレーションモデルを合成するステップと、
を更に含む、ことを特徴とする請求項１２乃至１７いずれか１項記載のＩＢＩＳシミュレーションモデルの抽出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＢＩＳシミュレーションモデルの抽出方法に関する。特に、複数の半導体チップを内蔵し、複数の半導体チップがそれぞれ有する出力バッファが共通の外部接続端子に接続されている構造を有する半導体装置のＩＢＩＳシミュレーションモデルの抽出方法に関する。
【背景技術】
【０００２】
半導体集積回路や半導体集積回路を実装するシステムの高速化に伴い、半導体集積回路をプリント基板に実装した状態を想定したシミュレーションが重要になって来ている。複数の半導体装置メーカからそれぞれ提供される各種の半導体集積回路を顧客（システムメーカ）の共通のプリント基板に実装した状態で顧客がシミュレーションするためには、共通のシミュレーションモデルが必要になる。このため、集積回路のパッケージ電気特性及びＩ／Ｏ入出力特性をモデル化するＩＢＩＳ（Ｉ／Ｏ  ｂｕｆｆｅｒ  ｉｎｆｏｒｍａｔｉｏｎ  ｓｐｅｃｉｆｉｃａｔｉｏｎ）モデルが国際規格化されている（ＥＩＡ−６５６−Ｂ）。各種の半導体集積回路を提供する各社から、それぞれの半導体集積回路についてＩＢＩＳモデルが提供されている。これらの半導体集積回路を実装基板やシステムに組み込むシステムメーカは、各半導体装置メーカから提供されるＩＢＩＳモデルを用い、各種の半導体集積回路を実装した状態で実装基板やシステムについてＩＢＩＳシミュレーションを行うことができる。
【０００３】
半導体集積回路のトランジスタレベルのシミュレータとしては、ＳＰＩＣＥやＳＰＩＣＥから派生したシミュレータが広く使用されている。このトランジスタレベルのシミュレーションに対して、ＩＢＩＳモデルは、半導体集積回路の外部接続端子に接続されるＩ／Ｏ入出力バッファについて、半導体集積回路内部の回路構成やトランジスタの特性に依存せずに、Ｉ／Ｏ入出力バッファを一つの機能として扱う。よってＩＢＩＳモデルは、高速にシミュレーションを行うことができる。ＩＢＩＳモデルによるシミュレーションは、トランジスタレベルのＳＰＩＣＥモデルによるシミュレーションと比較して１０倍も高速であるとも言われている。
【０００４】
また、半導体集積回路を提供する側の半導体装置メーカにとっては、ＩＢＩＳモデルを提供することにより、企業秘密である半導体集積回路内部の情報であるトランジスタの特性や内部回路の詳細な構造を外部に公開しなくとも、実装基板やシステムの設計に必要な情報をシステムメーカに提供できるので便利である。
【０００５】
従って、半導体集積回路を提供するメーカすなわち、半導体集積回路のサプライヤーは、半導体集積回路の外部入出力端子に接続される入出力バッファについて、ＳＰＩＣＥなどのトランジスタレベルの回路シミュレータを用いて、入出力バッファのＡＣ特性、ＤＣ特性をシミュレーションし、これら入出力バッファの特性をＩＢＩＳモデルに変換して公開することが行われている。
【０００６】
特許文献１には、複数の半導体チップが積層されたスタックパッケージの入出力特性に関するＩＢＩＳ記述のシミュレーションを情報処理装置で行う方法について記載されている。特許文献１では、チップ毎に選択できる内蔵終端抵抗（ＯＤＴ）の値や出力バッファのデバイスストレングスの値について、あらかじめ共通のＩＢＩＳ記述に組み込んでおき、ユーザーが簡単な方法でそのＩＢＩＳ記述を修正することにより、ＯＤＴやデバイスストレングスの組み合わせについて、簡単な方法でＩＢＩＳ記述が得られることが記載されている。また、特許文献１では、スタックパッケージの外部接続端子から各チップに至る経路をＥＢＤ（Ｅｌｅｃｔｒｉｃａｌ  Ｂｏａｒｄ  Ｄｅｓｃｒｉｐｔｉｏｎ）で記述しておくことが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２１９９３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下の分析は、本発明によって与えられたものである。特許文献１にも記載されているように、一つの半導体装置が複数の半導体チップを内蔵し、複数の半導体チップがそれぞれ有する複数の出力バッファが共通の外部接続端子（半導体装置が有する一つの外部端子）に接続されるような構造を有する半導体装置では、１つのパッケージに１つの半導体チップしか内蔵されていない一般的な半導体装置のＩＢＩＳモデルを抽出するときには、生じない問題がある。複数の半導体チップを内蔵する半導体装置についても、簡便な方法で高精度なＩＢＩＳシミュレーションモデルを抽出することが求められている。
【課題を解決するための手段】
【０００９】
本発明の第１の視点によれば、出力ノードが第１のパッドに接続された第１の出力バッファを有する第１の半導体チップと、出力ノードが第２のパッドに接続された第２の出力バッファを有する第２の半導体チップと、を備え、前記第１及び前記第２のパッドが共通の外部接続端子に接続され、前記第１及び第２の出力バッファのいずれか一方が活性状態、いずれか他方が非活性状態に制御される半導体装置のＩＢＩＳシミュレーションモデルを生成する方法であって、前記第１及び第２の出力バッファの出力トランジスタを含めたネットリストを用いてトランジスタレベルの回路シミュレーションを行い、前記ＩＢＩＳシミュレーションモデルにおける前記第１の出力バッファのＡＣ特性モデルを抽出するステップと、前記ネットリストにおける前記第１の出力バッファの出力容量に前記第２の出力バッファの出力容量を加算して、前記ＩＢＩＳシミュレーションモデルにおける前記第１の出力バッファの出力容量モデルを算出するステップと、前記第１の出力バッファのＡＣ特性モデルと、前記第１の出力バッファの出力容量モデルと、を用いて前記外部接続端子から見た前記第１の出力バッファのＩＢＩＳシミュレーションモデルを合成するステップと、を備えるＩＢＩＳシミュレーションモデルの抽出方法が提供される。
【００１０】
本発明の第２の視点によれば、外部接続端子と、それぞれの出力ノードが前記外部接続端子に接続された出力バッファを有するｎ個（ｎは２以上の整数）の半導体チップと、を備え、前記外部接続端子に接続されたｎ個の出力バッファのうち、一の出力バッファが活性状態に制御されるときは、残りの（ｎ−１）個の出力バッファが非活性状態を維持するように制御される半導体装置について、ＩＢＩＳシミュレーションモデルを生成する方法であって、前記外部接続端子に前記活性状態と非活性状態に制御される前記ｎ個の出力バッファが接続されたネットリストを用いて、トランジスタレベルの回路シミュレーションを行い、前記ＩＢＩＳシミュレーションモデルにおける前記一の出力バッファのＡＣ特性モデルを抽出するステップと、前記ネットリストにおけるｎ個の出力バッファのそれぞれの出力容量を加算して、前記ＩＢＩＳシミュレーションモデルにおける前記一の出力バッファの出力容量モデルとして算出するステップと、前記ＡＣ特性モデル及び前記出力容量モデルを用いて、前記外部接続端子から見た前記一の出力バッファのＩＢＩＳシミュレーションモデルを合成するステップと、を備えるＩＢＩＳシミュレーションモデルの抽出方法が提供される。
【発明の効果】
【００１１】
本発明の各視点によれば、半導体装置が有する一つの外部接続端子に共通に接続される各半導体チップの出力バッファについても、トランジスタレベルの回路シミュレーションモデルの特性と同じように、高精度にＩＢＩＳシミュレーションモデルが抽出できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態によるＩＢＩＳシミュレーションモデル抽出方法のデータと処理の流れを示すフローチャートである。
【図２】ＩＢＩＳモデル抽出の対象となる半導体装置の構造を示す模式図である。
【図３】ＩＢＩＳモデル抽出の対象となる半導体装置に用いられる半導体チップの一例を示す回路ブロック図である。
【図４】ＩＢＩＳモデル抽出の対象となる半導体装置を基板に実装した状態を示す模式図である。
【図５】外部接続端子から半導体装置を見たときのモデルである。（ａ）は、トランジスタレベル回路シミュレーションにおけるモデルであり、（ｂ）は、ＩＢＩＳシミュレーションにおけるモデルである。
【図６】ＩＢＩＳシミュレーションモデルにおける出力バッファのＶ-ｔｉｍｅ  ｔａｂｌｅ（ＡＣ特性）の４条件を説明する測定回路図である。（ａ）は立ち上がりプルアップ条件、（ｂ）は立ち下がりプルアップ条件、（ｃ）は立ち上がりプルダウン条件、（ｄ）は立ち下がりプルアップ条件を示す測定回路図である。
【図７】ＩＢＩＳシミュレーションモデルにおける（ａ）ＩＶ特性と、（ｂ）ＡＣ特性（Ｖ−ｔｉｍｅ  ｔａｂｌｅ）と、（ｃ）出力容量特性と、を模式的に示すイメージ図である。
【図８】本発明の第１の実施形態において、Ｖ-ｔｉｍｅ  ｔａｂｌｅ（ＡＣ特性）をトランジスタレベル回路シミュレーションにより抽出するときのシミュレーション対象とする回路の回路図である。（ａ）は立ち上がりプルアップ条件、（ｂ）は立ち下がりプルアップ条件、（ｃ）は立ち上がりプルダウン条件、（ｄ）は立ち下がりプルアップ条件の抽出用回路図である。
【図９】シミュレーション対象とする回路の回路図である。（ａ）は、トランジスタレベル回路シミュレーション用回路図、（ｂ）は、ＩＢＩＳシミュレーション用回路図である。
【図１０】図９の回路について、本発明の実施例１により抽出したＩＢＩＳモデルによるシミュレーション結果と、基準となるトランジスタレベル回路シミュレーションによるシミュレーション結果とを重ね合わせて表示した図である。
【図１１】図１０と同じ実施例１により抽出したＩＢＩＳモデルを用いて、図１０とは異なるＩＢＩＳシミュレーションツールを用いたシミュレーション結果を示す図である。
【図１２】図１１と、基準となるトランジスタレベル回路シミュレーションによるシミュレーション結果とを重ね合わせて表示した図である。
【図１３】図１０と同じ実施例１により抽出したＩＢＩＳモデルを用いて、図１０、図１１とはさらに異なるＩＢＩＳシミュレーションツールを用いたシミュレーション結果を示す図である。
【図１４】図１３と、基準となるトランジスタレベル回路シミュレーションによるシミュレーション結果とを重ね合わせて表示した図である。
【図１５】比較例１のデータと処理の流れを示すフローチャートである。
【図１６】図９の回路について、（ａ）は、基準となるトランジスタレベル回路シミュレーションによるシミュレーション結果を示す図である。（ｂ）は、比較例によって抽出したＩＢＩＳモデルによるシミュレーション結果を示す図である。
【図１７】図１６の比較例によって抽出したＩＢＩＳモデルによるシミュレーション結果とトランジスタレベル回路シミュレーション結果とを重ね合わせて表示した図である。
【図１８】比較例によって抽出したＩＢＩＳモデルによる図１６、図１７とは別なＩＢＩＳシミュレーションツールによるシミュレーション結果と基準となるトランジスタレベル回路シミュレーション結果とを重ね合わせて表示した図である。
【図１９】比較例によって抽出したＩＢＩＳモデルによる図１６〜図１８とは、さらに別な異なるＩＢＩＳシミュレーションツールによるシミュレーション結果と基準となるトランジスタレベル回路シミュレーション結果とを重ね合わせて表示した図である。
【図２０】（ａ）実施例１により抽出したＶ−ｔｉｍｅ  ｔａｂｌｅ（ＡＣ特性）と、（ｂ）比較例により抽出したＶ−ｔｉｍｅ  ｔａｂｌｅ（ＡＣ特性）である。
【図２１】実施例１と比較例により抽出したＩＢＩＳモデルによるシミュレーション結果と、基準となるトランジスタレベル回路シミュレーション結果とを重ね合わせて表示した図である。
【図２２】第１の実施形態の拡張例を示す図である。
【図２３】ＩＢＩＳシミュレーションモデルを抽出するコンピュータプログラムによりコンピュータをＩＢＩＳシミュレーションモデル抽出装置として機能させる第３の実施形態のブロック構成図である。
【図２４】第４の実施形態によるＩＢＩＳシミュレーションモデル抽出方法のデータと処理の流れを示すフローチャートである。
【発明を実施するための形態】
【００１３】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願請求項に記載の内容であることは言うまでもない。更に、以下の概要の説明には、専ら理解を助けるための例示として、図面及び図面参照符号を付記するが、図示の態様に限定することを意図するものではない。
【００１４】
本発明の対象とする半導体装置１は、図２に一例を示すように複数の半導体チップ（１０−１、１０−２）の複数の出力バッファ（２４−１、２４−２）が共通の外部接続端子２に接続されている。これらの複数の出力バッファのうち、一つの出力バッファが活性状態に制御されるときは、残りの他の出力バッファは非活性状態を維持するように制御される。外部接続端子２は、システム（モジュール基板やマザーボード等）のノードと接続する。
【００１５】
この半導体装置１のＩＢＩＳシミュレーションモデル抽出にあたって、外部接続端子にこれらの出力バッファが接続された状態でトランジスタレベルの回路シミュレーションを行い、活性状態に制御される一の出力バッファのＡＣ特性（ＩＢＩＳシミュレーションモデル）を抽出する（図１の１０３、１１３、１０５、１１７）。
【００１６】
また、ＩＢＩＳシミュレーションモデルの出力容量を抽出するにあたっては、各半導体チップのトランジスタレベル回路シミュレーションモデルにおける各出力容量を加算し、ＩＢＩＳシミュレーションモデルにおける活性状態に制御される一の出力バッファの出力容量を求める（図２４の１０２、１１４、１０４Ａ、１１５）。なお、半導体装置１に内蔵するｎ個の半導体チップのｎ個の出力バッファがすべて同等の特性を有する出力バッファであれば、１つのバッファの出力容量をｎ倍するだけでよい（図１の１０２、１１４、１０４、１１５）。
【００１７】
さらに、上記トランジスタレベル回路シミュレーションによって得たＡＣ特性モデル１１７（図１）と出力容量モデル１１５（図１）を用いてＩＢＩＳシミュレーションモデルを合成し（１０６；図１）、上記半導体装置１のＩＢＩＳシミュレーションモデル１１８（図１）を抽出する。
【００１８】
上記手順により、簡便な手順により、高精度なＩＢＩＳモデルを抽出することができる。特に、ＡＣ特性モデルの抽出にあたっては、残りの他の出力バッファである非活性状態を維持する出力バッファであっても外部接続端子に接続された状態でトランジスタレベル回路シミュレーションを行うので、高精度なモデルが抽出できる。また、出力容量は、不活性状態を維持する出力バッファも含めて各出力バッファの出力容量を加算してＩＢＩＳシミュレーションモデルの出力容量を求めるので、簡便な方法で高精度な出力モデルが抽出できる。
【００１９】
以上で概要の説明を終了し、以下、具体的な実施の形態について、図面を参照してより詳細に説明する。
【００２０】
［ＩＢＩＳモデル抽出の対象となる半導体装置について］
図２は、ＩＢＩＳモデル抽出の対象となる半導体装置の断面構造を示す模式図である。図２では、半導体装置１全体の構成のうち、一端部の断面構造を示し、図２では、前記一端部に対向し、前記一端部とは対称な断面構造を有する他端部の断面構造は図示を省略している。
【００２１】
半導体装置１は、少なくとも、パッケージ基板３、絶縁体６、半導体チップ（１０−１、１０−２）、ボンディングワイヤ（５−１、５−２）、及び外部接続端子２を有する。パッケージ基板３の上に絶縁体６を介して半導体チップ２（１０−２）と半導体チップ１（１０−１）が積層されて搭載されている。このうち、半導体チップ１０−２がパッケージ基板３の上に絶縁体６を介して下層に積載され、その上にさらに絶縁体６を介して半導体チップ１０−１が上層に２段に積載されている。パッケージ基板３の裏面には、外部接続端子２としてボールが設けられ、外部接続端子２は、パッケージ基板３に設けられた基板配線である共通配線４によりパッケージ基板の反対面の表面まで配線されている。さらに共通配線４からボンディングワイヤである分岐配線５−１と分岐配線５−２がそれぞれ半導体チップ１０−１の出力バッファ２４−１の出力ノードと、半導体チップ１０−２の出力バッファ２４−２の出力ノードとに図示を省略しているパッドを介して接続されている。なお、半導体装置１は、樹脂やセラミック等のパッケージにより全体が覆われているが、図２では、半導体装置１全体を覆うパッケージについては記載を省略している。
【００２２】
図３は、半導体装置１に搭載する半導体チップ１０の一例を示すブロック図である。図３に一例として示す半導体チップ１０は、８バンク構成のＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）ＳＤＲＡＭチップである。図３において、ロウデコーダ１４は、ロウアドレスをデコードし選択されたワード線（不図示）を駆動する。センスアンプ１２は、メモリセルアレイ１１のビット線（不図示）に読み出されたデータを増幅し、リフレッシュ動作時にはリフレッシュアドレスで選択されたワード線のセルに接続するビット線に読み出されたセルデータを増幅して該セルへ書き戻す。カラムデコーダ１３は、カラムアドレスをデコードし、選択されたＹスイッチ（不図示）をオンとしてビット線を選択し、ＩＯ線（不図示）に接続する。コマンドデコーダ１９は、所定のアドレス信号と、制御信号として、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを入力し、コマンドをデコードする（なお、信号名の／はロウレベルになるとアクティブになる信号であることを示す）。カラムアドレスバッファ及びバーストカウンタ１７は、コマンドデコーダ１９からの制御信号を受けるコントロールロジック２０（クロック生成回路）の制御のもと、入力されたカラムアドレスから、バースト長分のアドレスを生成し、カラムデコーダ１３に供給する。モードレジスタ１５は、アドレス信号とバンク選択用（８バンクの中の１つを選択）の信号ＢＡ０、ＢＡ１、ＢＡ２を入力し、コントロールロジック２０に制御信号を出力する。
【００２３】
コントロールロジック２０は、更に、出力バッファ２４の活性及び非活性の制御を行う。半導体チップ１（１０−１）が有する出力バッファ２４が有効なときには、半導体チップ１（１０−１）のアウトプットイネーブル信号ＯＥを有効にする。この時、半導体チップ２（１０−２）のアウトプットイネーブル信号ＯＥを無効にする。このようにして、複数の出力バッファ（２４−１、２４−２）のいずれか一方が、活性状態に制御される。
【００２４】
ロウアドレスバッファ及びリフレッシュカウンタ１６のロウアドレスバッファは、入力されたロウアドレスを受けて、ロウデコーダ１４に出力し、リフレッシュカウンタは、リフレッシュコマンドを入力してカウントアップ動作し、カウント出力を、リフレッシュアドレスとして出力する。ロウアドレスバッファからのロウアドレスとリフレッシュカウンタからのリフレッシュアドレスはマルチプレクサ（不図示）に入力され、リフレッシュ時には、リフレッシュアドレスが選択され、それ以外は、ロウアドレスバッファからのロウアドレスが選択され、ロウデコーダ１４に供給される。
【００２５】
クロックジェネレータ２２は、ＤＲＡＭデバイスに供給される相補の外部クロックＣＫ、／ＣＫを受け、クロックイネーブル信号ＣＫＥがハイレベルのとき、内部クロックを出力し、クロックイネーブル信号ＣＫＥがロウレベルとなると、以降、クロックの供給を停止する。
【００２６】
データコントロール回路１８は、書き込みデータと読み出しデータの入出力を行う。データ入出力回路２１は、読み出しデータの出力時には、ＤＬＬ回路から供給されるクロック信号に同期してデータコントロール回路１８から並列に読み出したデータを直列データに変換して外部に出力する。書き込み時には、外部から直列に入力したデータを並列データに変換してデータコントロール回路１８へ送る。
【００２７】
出力バッファ２４は、コントロールロジック２０が出力するアウトプットイネーブル信号ＯＥとデータ入出力回路２１の出力信号とを入力し、出力が、ＤＱ信号入出力パッド２６に接続されている。出力バッファ２４は、アウトプットイネーブル信号ＯＥとデータ入出力回路２１の出力信号とを入力信号とするＮＡＮＤゲート２４３と、アウトプットイネーブル信号ＯＥの反転信号とデータ入出力回路２１の出力信号とを入力信号とするＮＯＲゲート２４４を備えている。ＮＡＮＤゲート２４３の出力は、ソースが電源ＶＤＤ、ドレインがＤＱ信号入出力パッド２６に接続されたＰチャンネル出力トランジスタ２４１のゲートに接続されている。また、ＮＯＲゲート２４４の出力は、ソースが電源ＶＳＳ、ドレインがＤＱ信号入出力パッド２６に接続されたＮチャンネル出力トランジスタ２４２のゲートに接続されている。
【００２８】
出力バッファ２４は、アウトプットイネーブル信号ＯＥがハイレベルのときは、データ入出力回路２１が出力する読み出しデータに基づいて、Ｐチャンネル出力トランジスタ２４１またはＮチャンネル出力トランジスタ２４２のどちらか一方が導通し、ＤＱ信号入出力パッド２６から読み出しデータをクロック信号に同期して出力する。一方、アウトプットイネーブル信号ＯＥがロウレベルのときは、データ入出力回路２１が出力するデータにかかわらず、Ｐチャンネル出力トランジスタ２４１及びＮチャンネル出力トランジスタ２４２はどちらも非導通状態を維持し、出力ノードはハイインピーダンス状態になる。
【００２９】
また、ＤＱ信号入出力パッド２６とデータ入出力回路２１との間には、入力バッファ２５が設けられ、書き込み時には、ＤＱ信号入出力パッド２６から入力したデータをデータ入出力回路２１に伝える。なお、ＤＱ信号入出力パッド２６は、複数設けられ、複数ビットのデータを並列に入出力できるように構成されている。出力バッファ２４と入力バッファ２５は、各ビットのＤＱ信号入出力パッド２６に対応してＤＱ信号入出力パッド２６の数と同一の数の出力バッファ２４と入力バッファ２５が設けられる。
【００３０】
図４は、ＩＢＩＳモデル抽出の対象となる半導体装置を基板に実装した状態を示す模式図である。図４では、マザーボード３５にメモリコントローラ３７と、複数のメモリモジュール３１が搭載されている。また、各メモリモジュール３１は、複数の半導体装置１を搭載している。図４では、メモリモジュール基板の表裏にそれぞれ１つずつの半導体装置１を搭載したメモリモジュール３１を示している。半導体装置１には、図２を用いて説明したとおり、パッケージ基板３に複数の半導体チップ１０が積層され、各半導体チップの出力バッファからボンディングワイヤ５とボールを介してメモリモジュール配線（ＤＱ信号配線）３２に配線され、さらにマザーボード３５に設けられたマザーボード配線（ＤＱ信号配線）３６を介してメモリコントローラ３７に接続されている。
【００３１】
これらのメモリモジュール基板３１単体、または、マザーボードを含めたシステム全体で半導体装置１からＤＱ信号配線に出力したデータが、どのようにしてメモリコントローラまで伝わるかのシミュレーションが必要になる。このため、半導体装置１のＩＢＩＳシミュレーションモデルを簡便な方法で高精度なモデルを抽出することが必要になる。
【００３２】
［ＩＢＩＳシミュレーションモデルについて］
図５は、外部接続端子（半導体装置１のＤＱ端子）から半導体装置１の内部を見たときのモデルである。（ａ）は、ＳＰＩＣＥ等のトランジスタレベル回路シミュレーションにおけるモデルであり、（ｂ）は、ＩＢＩＳシミュレーションにおけるモデルである。
【００３３】
図５（ａ）に示すように、トランジスタレベル回路シミュレーションモデルでは、半導体チップ１０−１、１０−２の内部の各出力バッファ２４−１、２４−２を構成するＰチャンネル出力トランジスタ２４１−１、２４１−２、Ｎチャンネル出力トランジスタ２４２−１、２４２−２まで半導体デバイスの回路構造に忠実にモデル化することができる。
【００３４】
一方、ＩＢＩＳシミュレーションモデルでは、出力バッファ２４−１が活性化されデータを出力し、出力バッファ２４−２が非活性状態（ハイインピータダンス状態）を維持するときは、一つの出力バッファ２４−１が存在するものとしてモデル化され、出力バッファ２４−１と出力バッファ２４−２との相互作用等は無視される。すなわち、非活性状態を維持する出力バッファ２４−２は存在しないものとして扱われる。また、出力バッファ２４−１から外部接続端子（ＤＱ端子）２までの配線もパッケージとして共通の抵抗Ｒ、インダクタンスＬ、容量Ｃがあるものとして扱われる（図５の例では、Ｒ＝２９３．１２ｍΩ、Ｌ＝２．９９ｎＨ、Ｃ＝０．９８ｐＦ）。
【００３５】
次に、トランジスタ回路シミュレーションモデルからＩＢＩＳシミュレーションモデルを抽出する際に必要となるＩＢＩＳシミュレーションモデルについて説明する。
【００３６】
図６は、ＩＢＩＳシミュレーションモデルにおける出力バッファのＶ-ｔｉｍｅ  ｔａｂｌｅ（ＡＣ特性）の４条件を説明する測定回路図である。（ａ）は立ち上がりプルアップ条件、（ｂ）は立ち下がりプルアップ条件、（ｃ）は立ち上がりプルダウン条件、（ｄ）は立ち下がりプルアップ条件の測定回路図である。
【００３７】
図６（ａ）の立ち上がりプルアップ条件では、外部接続端子２を半導体装置１の外部で固定抵抗５０Ωにより固定電圧ＶＤＤＱにプルアップすると共に、出力バッファをロウレベルからハイレベルに立ち上げて外部接続端子２の電圧がロウレベルからハイレベルに立ち上がる波形を時間ｔと電圧Ｖでモデル化する。
【００３８】
同様に、図６（ｂ）の立ち下がりプルアップ条件では、外部接続端子２を半導体装置１の外部で固定抵抗５０Ωにより固定電圧ＶＤＤＱにプルアップすると共に、出力バッファをハイレベルからロウレベルに立ち下げて外部接続端子２の電圧がハイレベルからロウレベルに立ち下がる波形を時間ｔと電圧Ｖでモデル化する。
【００３９】
図６（ｃ）の立ち上がりプルダウン条件は、図６（ａ）の立ち上がりプルアップ条件では、固定抵抗５０Ωにより固定電圧ＶＤＤＱにプルアップされていたのが、固定電圧ＶＳＳＱにプルダウンされることが異なるだけで、他は、図６（ａ）と同じである。また、図６（ｄ）の立ち下がりプルダウン条件は、図６（ｂ）のプルアップ抵抗がプルダウン抵抗に変わるだけで他は、図６（ｂ）と同一である。
【００４０】
図７は、ＩＢＩＳシミュレーションモデルにおける（ａ）ＩＶ特性と、（ｂ）ＡＣ特性（Ｖ−ｔｉｍｅ  ｔａｂｌｅ）と、（ｃ）出力容量特性と、を示すイメージ図である。図７（ａ）のＩＶ特性は、出力バッファが導通しているときの出力電圧と出力電流のＤＣ特性を示す。図７（ｂ）のＡＣ特性（Ｖ−ｔｉｍｅ  ｔａｂｌｅ）は、すでに図６を用いて説明したとおりである。また、ＡＣ特性を示すＶ−ｔｉｍｅ  ｔａｂｌｅモデルの一例を図２０に示す。図７（ｃ）の出力容量は、出力バッファ自身の出力容量を示す。すなわち、ＩＢＩＳシミュレーションモデルとしては、上記ＩＶ特性モデル、ＡＣ特性（Ｖ−ｔｉｍｅ  ｔａｂｌｅ）モデル、出力容量モデルを抽出することが必要になる。
【００４１】
［比較例］
上記半導体装置１について、ＩＢＩＳモデルを抽出するにあたって、発明者らは、まず、次のように考えた。前提として、積層する半導体チップの数は２である。また、２つの半導体チップ１０−１、１０−２は同一の製品であり、同一の出力バッファ２４−１、２４−２を共通に外部接続端子２に接続する。また、外部接続端子２に接続する出力バッファ２４−１、２４−２のうち、活性化される（アウトプットイネーブル信号ＯＥがハイレベルになる）のは、このうち、一つの出力バッファ２４−１のみであり、残りの出力バッファ２４−２は、不活性状態を維持する（アウトプットイネーブル信号ＯＥがロウレベルを維持する）。また、半導体チップ１０−１、１０−２から外部接続端子２までの配線は、分岐配線５−１、５−２（図４参照）が短配線であり、かつ、分岐配線５−１、５−２の長さが互いにほぼ等しい場合を想定した。
【００４２】
以上の前提の下に、半導体チップ１０のトランジスタレベル回路シミュレーションモデルからＩＢＩＳシミュレーションモテルを抽出するにあたり、図１５のような手順を考えた。ＩＶ特性の抽出は、２つの出力バッファのうち、一つの出力バッファのＩＶ特性をトランジスタレベル回路シミュレーションにより抽出すればそれがそのまま適用できるであろうと考えた（図１５の１０１、１１６）。
【００４３】
また、出力容量は、二つの出力バッファ２４−１、２４−２が共通に一つの外部接続端子２に接続されるのであるから、１つの出力バッファ２４−１について、出力容量を求め、その値を２倍すればよいと考えた（図１５の１０２、１１４、１０４、１１５）。
【００４４】
さらに、ＡＣ特性についても、一つの出力バッファ２４−１について、ＡＣ特性（Ｖ−ｔｉｍｅ  ｔａｂｌｅ）を抽出し、それをそのままＡＣ特性のＩＢＩＳシミュレーションモデルに適用できると考えた（図１５の９０５、９１７）。
【００４５】
最後に上記の手順により求めたＩＶ特性、出力容量、ＡＣ特性モデルを合成することにより、ＩＢＩＳシミュレーションモデルが抽出できると考えた（図１５の１０６、１１８）。
【００４６】
このような図１５に示す手順により抽出した半導体装置１のＩＢＩＳシュミレーションモデルを用いて、図９（ｂ）に示す回路についてＩＢＩＳシミュレーションを行った。図９（ｂ）の回路は、半導体装置１の外部接続端子２と接地との間にＣｒｅｆ＝７．５ｐＦの容量を設けただけの回路である。図９（ａ）には、比較のためにトランジスタレベル回路シミュレーションモデルを用いて同じ回路についてもトランジスタレベル回路シミュレーションを行ってみた回路を示す。
【００４７】
その結果を図１６に示す。図１６（ａ）は、図９の回路について、基準となるトランジスタレベル回路シミュレーションによるシミュレーション結果を示す図である。図１６（ｂ）は、図１５に示す手順によって抽出したＩＢＩＳモデルによるシミュレーション結果を示す図である。なお、図１６（ａ）では、ＳＰＩＣＥトランジスタモデルを使用し、ＳＰＩＣＥシミュレーションツールによってシミュレーションを行った。また、図１６（ｂ）では、ＩＢＩＳシミュレーションツール（ツールＡ）を用いてＩＢＩＳシミュレーションを行った。なお、上記ＳＰＩＣＥツールとツールＡは同一のツールである。図１６（ａ）、（ｂ）共に図の横軸の目盛は時間ｎｓであり、縦軸は、電圧Ｖである。
【００４８】
また、図１６（ａ）のトランジスタレベル回路シミュレーションでは、電源電圧がＴＹＰ値のみでシミュレーションを行っているが、図１６（ｂ）のＩＢＩＳモデルによるシミュレーションでは、電圧値がＭＡＸ、ＴＹＰ、ＭＩＮの３条件でシミュレーションを行っている。最も立ち上がり、立ち下がりの早いのがＭＡＸであり、最も立ち上がり、立ち下がりの遅いのがＭＩＮであり、その中間がＴＹＰである。
【００４９】
図１６（ａ）の基準となるトランジスタレベル回路シミュレーションによれば、比較的滑らかな立ち上がり、立ち下がり波形が得られているが、図１６（ｂ）の図１５の手順によって抽出したＩＢＩＳモデルによるＩＢＩＳシミュレーションでは立ち上がり、立ち下がり共に波形が波打っている。また、図１７は、図１６（ａ）と図１６（ｂ）とを重ね合わせた図である。
【００５０】
図１８は、図１６（ｂ）で示した図１５の手順により抽出したＩＢＩＳモデルを用い、ＩＢＩＳシミュレーションツールをツールＡから別のツールＢに代えてシミュレーションを行った結果を示す。ツールＡもツールＢも共にアナログシミュレータである。図１８のシミュレーションは、ＴＹＰ値のみ行い、図１６（ａ）に示すＳＰＩＣＥトランジスタモデルを用い、ＳＰＩＣＥシミュレーションツールを使ってシミュレーションを行った結果と、重ねて表示している。ＩＢＩＳシミュレーションの結果と基準となるシミュレーションの結果がずれている箇所のみ矢印でＩＢＩＳシミュレーション結果を示す。図１８では、図１６、図１７ほど、違いは顕著になっていないが、ＩＢＩＳシミュレーションの結果は基準となるＳＰＩＣＥトランジスタモデルを用いたシミュレーション結果とずれている。
【００５１】
図１９は、図１６（ｂ）と同じ図１５の手順により抽出したＩＢＩＳモデルを用い、ＩＢＩＳシミュレーションツールをさらにツールＣに代えてシミュレーションを行った結果を示す。ツールＣもツールＡやツールＢと同様のアナログシミュレータである。図１９のシミュレーションは、ＴＹＰ値のみ行い、図１６（ａ）に示すＳＰＩＣＥトランジスタモデルを用い、ＳＰＩＣＥシミュレーションツールを使ってシミュレーションを行った結果と、重ねて表示している。ＩＢＩＳシミュレーションの結果と基準となるシミュレーションの結果がずれている箇所のＩＢＩＳシミュレーション結果を矢印で示す。図１９に示す通り、図１５の手順により抽出したＩＢＩＳモデルを用いた場合は、波形が波打っており、トランジスタレベル回路シミュレーションの結果からずれている。
【００５２】
以上の実験結果に基づいて得られた複数の比較例と本発明の好ましい実施形態について以下のとおり説明する。
【００５３】
［第１の実施形態］
図１は、第１の実施形態によるＩＢＩＳシミュレーションモデル抽出方法のデータと処理の流れを示すフローチャートである。図１の処理フローを適用する前提として、半導体装置１は、ｎ個（ｎは２以上の整数）の半導体チップ１０を内蔵しており、ｎ個の半導体チップ１０には、それぞれ出力バッファ２４が設けられ、各半導体チップ１０に設けられたｎ個の出力バッファ２４のうち、一の出力バッファが活性状態に制御されるときは、残りのｎ−１個の出力バッファは、非活性状態を維持するように制御される。そのような制御は、各半導体チップに異なる制御信号を外部から与えれば、そのように制御することが可能である。また、ｎ個の半導体チップのトランジスタのモデルは同一のモデルを用いることができ、ｎ個の出力バッファ２４は外部接続端子２から見た電気的特性が同等の出力バッファであるとする。以上の前提にたって図１の処理フローを説明する。
【００５４】
図１の処理フローでは、半導体チップ１０のトランジスタモデル１１２と出力バッファ２４を含むトランジスタの接続情報１１１（ネットリスト１１１）を入力する。接続情報１１１には、トランジスタのサイズ等のレイアウト情報が含まれているとする。また、ｎ個の半導体チップ１０でトランジスタモデル１１２、接続情報１１１は、共通であるとする。
【００５５】
ＩＶ特性抽出処理１０１では、出力バッファ２４の接続情報１１１とトランジスタモデル１１２に基づいて、出力バッファ２４のＰチャンネルＭＯＳトランジスタ２４１（図３参照）、ＮチャンネルＭＯＳトランジスタ２４２がそれぞれ導通状態に制御されたときのＩＶ特性をトランジスタモデル回路シミュレーションにより抽出し、その結果を出力バッファのＩＢＩＳ−ＩＶ特性モデル１１６として出力する。
【００５６】
出力容量抽出処理１０２は、出力バッファ２４の接続情報１１１とトランジスタモデル１１２に基づいて、トラジスタレベル回路シミュレーションにより出力バッファ２４の出力容量を、回路シミュレーション出力容量モデル１１４として求める。この出力容量抽出処理１０２によって求めた出力容量は、外部接続端子２に接続されるｎ個の半導体チップのｎ個の出力バッファ２４のうち、一つの半導体チップ１０の一つの出力バッファ２４の容量のみである。
【００５７】
次に、出力容量変換処理１０４は、出力容量抽出処理１０２で求めた一つの半導体チップ１０の一つの出力バッファ２４の容量をｎ倍して外部接続端子２に接続されるｎ個の出力バッファの容量を求め、ＩＢＩＳ出力容量モデル１１５を求める。
【００５８】
接続情報合成処理１０３（ネットリスト合成処理１０３）は、図５（ａ）に示すように、ｎ個の半導体チップ１０−１、１０−２の出力バッファ２４−１、２４−２の出力は、半導体チップ１０−１、１０−２の外で共通に接続されている。したがって、１チップの接続情報１１１から、ｎ個の半導体チップのｎ個の出力バッファの出力が共通に接続された合成接続情報１１３（合成ネットリスト１１３）を生成する。
【００５９】
ＡＣ特性（Ｖ−ｔｉｍｅ  ｔａｂｌｅ）抽出処理１０５では、接続情報合成処理１０３で合成した合成接続情報１１３とトランジスタモデル１１２に基づいて、ｎ個の出力バッファが合成された状態でトランジスタレベル回路シミュレーションを行い、ｎ個の出力バッファ２４のうち、一つの出力バッファのＶ−ｔｉｍｅ  ｔａｂｌｅ（ＩＢＩＳ−ＡＣ特性モデル１１７）を抽出する。このＡＣ特性（Ｖ−ｔｉｍｅ  ｔａｂｌｅ）抽出処理１０５では活性化される出力バッファは、一つの出力バッファ２４のみであり、残りのｎ−１個の出力バッファ２４は、ハイインピーダンス状態を維持した状態でトランジスタレベル回路シミュレーションを行う。
【００６０】
図８に２つの半導体チップの２つの出力バッファ２４−１、２４−２が合成された状態で行うＶ-ｔｉｍｅ  ｔａｂｌｅ（ＡＣ特性）をＡＣ特性（Ｖ−ｔｉｍｅ  ｔａｂｌｅ）抽出処理１０５により抽出するときのシミュレーション対象とする回路の回路図を示す。（ａ）は立ち上がりプルアップ条件、（ｂ）は立ち下がりプルアップ条件、（ｃ）は立ち上がりプルダウン条件、（ｄ）は立ち下がりプルダウン条件の抽出用回路図である。上記４条件は、図６を用いて説明した４条件と同一であるが、それぞれ、複数の出力バッファが接続された状態でトランジスタレベル回路シミュレーションを行い、Ｖ-ｔｉｍｅ  ｔａｂｌｅ（ＩＢＩＳ−ＡＣ特性モデル１１７）を抽出する点が特徴である。
【００６１】
なお、ｎ個の出力バッファの出力が共通に外部接続端子に接続されていても、同時に活性状態に制御される出力バッファはその中の一つの出力バッファであり、ｎ−１個の出力バッファは不活性状態を維持し、ハイインピーダンス状態である。なお、ハイインピーダンス状態を維持する出力バッファ２４の出力トランジスタ２４１、２４２も、負荷容量として効いてくるので第１の実施形態では、この負荷容量として効いてくるハイインピーダンス状態を維持する動作しない出力バッファの出力トランジスタ２４１、２４２の負荷容量を正確に取り込んでＶ-ｔｉｍｅ  ｔａｂｌｅ（ＩＢＩＳ−ＡＣ特性モデル１１７）を抽出することができる。
【００６２】
図１のＩＢＩＳシミュレーションモデル合成処理１０６は、ＩＶ特性抽出処理１０１によって抽出したＩＢＩＳ−ＩＶ特性モデル１１６と、出力容量変換処理１０４によって求めたＩＢＩＳ出力容量モデル１１５と、ＡＣ特性（Ｖ−ｔｉｍｅ  ｔａｂｌｅ）抽出処理１０５によって抽出したＩＢＩＳ−ＡＣ特性モデル１１７を合成してＩＢＩＳシミュレーションモデル１１８を生成する。このＩＢＩＳシミュレーションモデル１１８が第１の実施形態で得られるＩＢＩＳシミュレーションモデルである。
【００６３】
次に、第１の実施形態により得られたＩＢＩＳシミュレーションモデルを用いて比較例と同じ図９の回路について、シミュレーションを行った結果を実施例１として示す。
【００６４】
図１０は、すでに比較例の説明で説明した基準となるＳＰＩＣＥのトランジスタモデルを用いてＳＰＩＣＥシミュレーションツールを用いてシュミレーションした結果と、図１に示す第１の実施形態により得られたＩＢＩＳシミュレーションモデルを用いて比較例のＩＢＩＳシミュレーションでも用いたツールＡによりシミュレーションした結果を重ねて表示した図である。すでに説明したように、ＳＰＩＣＥツールとツールＡは同一のツールである。図１０において、太線がＳＰＩＣＥトランジスタモデルを用いてシミュレーションした結果であり、細線が第１の実施形態の方法で抽出したＩＢＩＳシミュレーションモデルを用いてシミュレーションした結果（実施例１）を示す。両者のシミュレーション結果はほぼ一致している。
【００６５】
図１１は、第１の実施形態の方法で抽出した同じＩＢＩＳシミュレーションモデルを用い、ＩＢＩＳシミュレーションツールをツールＡから比較例のＩＢＩＳシミュレーションで用いたツールＢに代えて行ったシミュレーション結果である。図１２は、さらに、図１１のツールＢによるシミュレーション結果と、基準となるＳＰＩＣＥのトランジスタモデルを用いＳＰＩＣＥシミュレーションツールを使用してシュミレーションした結果とを重ね合わせて表示した図である。両者のシミュレーション結果が一致していない箇所を矢印でＳＰＩＣＥ（トランジスタレベル回路シミュレーション結果）とＩＢＩＳ（第１の実施形態の方法により抽出したＩＢＩＳモデルによる実施例１のシミュレーション結果）を区別して示すが、大きな差異はなく、第１の実施形態によれば、高精度のＩＢＩＳシミュレーション結果が得られることが確認できる。
【００６６】
図１３は、同じ第１の実施形態のＩＢＩＳシミュレーションモデルを用い、ＩＢＩＳシミュレーションツールをさらに比較例のＩＢＩＳシミュレーションでも用いたツールＣに代えて行ったシミュレーション結果である。図１４は、図１３のツールＣによるシミュレーション結果と、基準となるＳＰＩＣＥのトランジスタモデルを用いてＳＰＩＣＥシミュレーションツールを用いてシュミレーションした結果とを重ね合わせて表示した図である。両者のシミュレーション結果が一致していない箇所を矢印でＳＰＩＣＥ（トランジスタレベル回路シミュレーション結果）とＩＢＩＳ（第１の実施形態の方法により抽出したＩＢＩＳモデルによる実施例１のシミュレーション結果）とを区別して示すが、大きな差異はなく、第１の実施形態によれば、高精度のＩＢＩＳシミュレーション結果が得られることが確認できる。
【００６７】
図２１は、基準となるＳＰＩＣＥのトランジスタモデルを用いてＳＰＩＣＥシミュレーションツールを用いてシュミレーションした結果（矢印ＳＰＩＣＥ）と、図１に示す第１の実施形態の方法により得られたＩＢＩＳシミュレーションモデルを用いてツールＡによりシミュレーションした結果（矢印実施例１）と、図１５に示す比較例１の方法により得られたＩＢＩＳシミュレーションモデルを用いてツールＡによりシミュレーションした結果（矢印比較例）と、の３つのシミュレーション結果を比較した図である。シミュレーション結果に差異が生じている箇所を矢印で示す。基準となるＳＰＩＣＥトランジスタモデルによるシミュレーション結果に対して比較例のＩＢＩＳモデルによるシミュレーション結果は差異が大きいが、実施例１のＩＢＩＳモデルによるシミュレーション結果はかなりの精度で一致していることが確認できる。
【００６８】
図２０は、（ａ）実施例１により抽出したＶ−ｔｉｍｅ  ｔａｂｌｅ（ＡＣ特性）と、（ｂ）比較例により抽出したＶ−ｔｉｍｅ  ｔａｂｌｅ（ＡＣ特性）である。図２０では、立ち上がりプルアップ条件（図６（ａ）参照）での時間ｔｉｍｅとそのときの出力の電圧値Ｖが電源電圧ＴＹＰ＝１．８Ｖ、ｍｉｎ＝１．７Ｖ、ＭＡＸ＝１．９５Ｖの３条件についてテーブル形式で示されている。
【００６９】
図１５に示す比較例の方法と図１に示す第１の実施形態（実施例１）の方法では、ＡＣ特性の抽出方法が異なるが、図２０の（ａ）と（ｂ）とを見比べると確認できるように、比較例より実施例１の方が立ち上がる時間が遅くなっている。すなわち、比較例では、無視した不活性状態を維持する出力バッファの負荷容量が結果の違いとして表れていると考えられる。
【００７０】
［第１の実施形態の拡張例］
第１の実施形態では、主に半導体チップに内蔵される半導体チップの数が２であり、外部接続端子２に接続される出力バッファの数が２である場合について説明したが、図２２に示すように外部接続端子２に接続される出力バッファの数は２に限られるものではなく、ｎ個（ｎは２以上の整数）の半導体チップのｎ個の出力バッファが共通に一つの外部接続端子に接続される場合に適用できる。この場合、同時に活性化される出力バッファは一つであり、残りのｎ−１個の出力バッファは非活性状態を維持する。また、各出力バッファ２４−１〜２４−ｎの出力バッファから外部接続端子２までの配線は、出力バッファ毎に設けられる分岐配線５−１〜５−ｎと共通配線４とに区別できるが、第１の実施形態の方法によれば、分岐配線５−１〜５−ｎの長さが相対的に短く、かつ、長さが揃っている場合に精度よく、ＩＢＩＳシミュレーションモデルを抽出できる。ＩＢＩＳシミュレーションモデルにおける分岐配線の存在を無視することができるからである。
【００７１】
さらに、図１のＩＶ特性抽出処理１０１では、ＩＢＩＳモデル抽出の対象とする半導体チップの出力バッファの出力トランジスタがエンハンスメント型のＰＭＯＳ出力トランジスタとＮＭＯＳ出力トランジスタからなるＣＭＯＳ出力バッファである場合、出力電圧範囲が電源電圧範囲内であれば、ｎ個の出力バッファのうち、不活性状態にある（ｎ−１）個の出力バッファの存在を無視してＩＶ特性を抽出することができる。しかし、出力電圧が電源電圧範囲を超えて電源電圧の範囲外の電圧にクランプされた場合のＩＶ特性については、不活性状態を維持する出力バッファの存在を無視してＩＶ特性の抽出を行うことはできない。例えば、図５（ａ）において、ＰＭＯＳ出力トランジスタ２４１のソースに接続される電源電圧がＶＤＤ＝１．５Ｖ、ＮＭＯＳ出力トランジスタ２４２のソースに接続される電源電圧がＶＳＳ＝０Ｖである場合、外部接続端子２の電圧が０Ｖ未満、または、１．５Ｖを超える電圧にクランプされる場合は、ｎ個の出力バッファが並列に接続されているものとしてトランジスタレベルの回路シミュレーションを行い、不活性状態を維持する出力バッファの存在も考慮に入れてＩＶ特性抽出処理１０１を行う必要がある。このように取り扱うことにより、外部接続端子２が電源電圧範囲外の電圧にクランプされる場合についても正確なＩＢＩＳシミュレーションモデルを抽出することができる。
【００７２】
［第２の実施形態］
図１を用いて説明した第１の実施形態のＩＢＩＳシミュレーションモデルの抽出方法は、図１に示すように、ＩＶ特性抽出処理を行うＩＶ特性抽出部１０１と、出力容量抽出処理を行う出力容量抽出部１０２と、接続情報合成処理を行う接続情報合成部１０３と、出力容量変換処理を行う出力容量変換部１０４と、ＡＣ特性抽出処理を行うＡＣ特性抽出部１０５と、ＩＢＩＳシミュレーションモデル合成処理を行うＩＢＩＳシミュレーションモデル合成部１０６と、を備えるＩＢＩＳシミュレーションモデル抽出装置１００によって実行することもできる。ＩＢＩＳシミュレーションモデル抽出装置１００は、データを記憶する記憶部として、（トランジスタレベル回路シミュレーション用）接続情報（トランジスタレベルの回路シミュレーションモデル）を記憶するトランジスタレベルの回路シミュレーションモデル記憶部１１１（ネットリスト記憶部１１１）と、回路シミュレーション用トランジスタモデルを記憶するトランジスタモデル記憶部１１２と、合成接続情報を記憶する合成接続情報記憶部１１３（合成ネットリスト記憶部１１３）と、（トランジスタレベル）回路シミュレーション出力容量モデルを記憶する回路シミュレーション出力容量記憶部１１４と、ＩＢＩＳ出力容量モデルを記憶するＩＢＩＳ出力容量記憶部１１５（出力容量モデル中間データ記憶部）と、ＩＢＩＳ−ＩＶ特性モデルを記憶するＩＢＩＳ−ＩＶ特性モデル記憶部１１６と、ＩＢＩＳ−ＡＣ特性モデルを記憶するＩＢＩＳ−ＩＶ特性モデル記憶部１１７（ＡＣ特性モデル中間データ記憶部）と、ＩＢＩＳシミュレーションモデルを記憶するＩＢＩＳシミュレーションモデル記憶部１１８を備えることが望ましい。
【００７３】
なお、第２の実施形態の説明に係わらず、第１の実施形態で説明した図１の手順によるＩＢＩＳシミュレーションモデルの抽出方法は、第２の実施形態で説明したＩＢＩＳシミュレーションモデル抽出装置１００を用いることなく実施できることは言うまでもない。例えば、接続情報合成処理１０３やＩＢＩＳシミュレーションモデル合成処理１０６は、テキストエディタ等を使用して合成してもよい。第２の実施形態では、更にこれらの処理を自動化することができる。
【００７４】
［第３の実施形態］
また、図２３に示すように、コンピュータ２００は、ＣＰＵ２０１、ＩＯ装置２０３及び記憶部２０２が、バス２０４を介して接続されている。記憶部２０２にＩＢＩＳシミュレーションモデル抽出プログラム３００をインストールすることにより、コンピュータ２００を第２の実施形態のＩＢＩＳシミュレーションモデル抽出装置１００として機能させ、コンピュータ２００に第１の実施形態のＩＢＩＳシミュレーションモデルの抽出方法を実行させることができる。
【００７５】
記憶部２０２は、ＩＢＩＳシミュレーションモデル抽出プログラム３００及びデータ記憶部４００を含む。ＩＢＩＳシミュレーションモデル抽出プログラム３００は、ＣＰＵ２０１をＩＶ特性抽出部１０１として機能させＣＰＵ２０１にＩＶ特性抽出処理１０１を実行させるＩＶ特性抽出処理プログラム３０１と、ＣＰＵ２０１を出力容量抽出部１０２として機能させＣＰＵ２０１に出力容量抽出処理１０２を実行させる出力容量抽出処理プログラム３０２と、ＣＰＵ２０１を接続情報合成部１０３として機能させＣＰＵ２０１に接続情報合成処理１０３を実行させる接続情報合成処理プログラム３０３と、を備える。さらに、ＩＢＩＳシミュレーションモデル抽出プログラム３００は、ＣＰＵ２０１を出力容量変換部１０４として機能させＣＰＵ２０１に出力容量変換処理１０４を実行させる出力容量変換処理プログラム３０４と、ＣＰＵ２０１をＡＣ特性抽出部１０５として機能させＣＰＵ２０１にＡＣ特性抽出処理１０５を実行させるＡＣ特性抽出処理プログラム３０５と、ＣＰＵ２０１をＩＢＩＳシミュレーションモデル合成部１０６として機能させＣＰＵ２０１にＩＢＩＳシミュレーションモデル合成処理１０６を実行させるＩＢＩＳシミュレーションモデル合成処理プログラム３０６と、を備える。
【００７６】
データ記憶部４００は、図１を用いて説明したＳＰＩＣＥ接続情報１１１、ＳＰＩＣＥトランジスタモデル１１２、ＳＰＩＣＥ合成接続情報１１３、ＳＰＩＣＥ出力容量１１４、ＩＢＩＳ出力容量１１５、ＩＢＩＳ＿ＩＶ特性１１６、ＩＢＩＳ＿ＡＣ特性１１７、合成されたＩＢＩＳモデル１１８を記憶する。なお、記憶部２０２は、ＲＡＭ、キャッシュメモリ、ハードディスク、ＣＤやＤＶＤ等の光ディスクなど、どの様な記憶媒体であってもＣＰＵからアクセス可能なメモリとして機能するものであればよい。また、データ記憶部２０２の一部が遠隔地や分散した箇所にあるものであってもＣＰＵ２０１からインターネット等を介してアクセス可能であればそれでもよい。さらに、ＣＰＵ２０１は複数在ってもよいことは言うまでもない。なお、第３の実施形態の説明に係わらず、第２の実施形態のＩＢＩＳシミュレーションモデル抽出装置１００の全部又は一部は、コンピュータ制御によらない装置であってもよいことは言うまでもない。
【００７７】
［第４の実施形態］
第１の実施形態では、外部接続端子２がトランジスタモデル及び内部の内部回路が同一である複数の半導体チップの複数の出力バッファに接続されている例について説明した。しかし、外部接続端子２に接続されるｎ個（ｎは２以上の整数）の半導体チップの出力バッファは、異なる種類の半導体チップの異なる種類の出力バッファに接続されていてもよい。例えば、半導体装置が半導体記憶装置であっても、ＤＲＡＭチップと不揮発性メモリチップを同一のパッケージに組み込んだ半導体装置等であってもよい。
【００７８】
そのような半導体装置について、ＩＢＩＳシミュレーションモデル抽出する方法を図２４に示す。半導体チップのトランジスタモデルが異なる場合は、トランジスタモデルとして異なる種類のトランジスタモデル１１２を用意する。また、各半導体チップの出力バッファの構造、回路構成が異なる場合は、接続情報（トランジスタサイズ等のレイアウト情報を含む）も異なる種類だけ接続情報１１１を用意する。ＩＶ特性抽出１０１は、トランジスタモデル１１２または、接続情報１１１のいずれかが異なれば、異なるＩＶ特性が得られるので、異なる種類毎にＩＶ特性１１６を抽出し出力する。出力容量抽出処理１０２についても、トランジスタモデル１１２、接続情報１１１のいずれかが異なれば、出力容量１１４は異なった値になるので、トランジスタモデル１１２、接続情報１１１のいずれかが異なる毎に出力容量１１４を抽出する。出力容量変換処理１０４Ａは、ｎ個の出力バッファの出力容量をすべて加算し、ＩＢＩＳ出力容量１１５として出力する。
【００７９】
接続情報合成処理１０３は、ｎ個の出力バッファが合成した合成接続情報１１３を生成する。ＡＣ特性（Ｖ−ｔｉｍｅ  ｔａｂｌｅ）抽出は、合成接続情報１１３と合成接続情報１１３に含まれる複数のトランジスタモデル１１２を同時に用いてトランジスタレベル回路シミュレーションを行い、ＡＣ特性１１７を求める。なお、ＡＣ特性は、ｎ個の出力バッファが同一の構成ではなく、異なった回路構成であり、異なったトランジスタモデルを用いている場合には、活性化される出力バッファの種類毎にＡＣ特性１１７を求める。最後にＩＢＩＳシミュレーションモデル合成処理１０６Ａにより、ＩＶ特性１１６と出力容量１１５とＡＣ特性１１７を合成してＩＢＩＳモデル１１８を抽出する。
【００８０】
なお、抽出したＩＢＩＳモデル１１８は、ｎ個の出力バッファのうち、活性化させる１個の出力バッファによって異なったモデルになるので、異なった種類だけＩＢＩＳモデル１１８を出力する。なお、ＩＶ特性１１６、ＡＣ特性１１７は、活性化させる出力バッファの種類毎に異なるモデルとなるが、出力容量モデルは、活性化させる出力バッファの種類に係わらず共通にすることができる。
【００８１】
なお、実施形態４においても、分岐配線５の長さは、互いに均等でかつ、短配線であることが好ましい。そのような場合であれば、分岐配線５の存在を無視してもＩＢＩＳモデルの精度に大きな影響を与えないからである。また、実施形態２のＩＢＩＳシミュレーションモデル抽出装置１００、実施形態３のＩＢＩＳシミュレーションモデル抽出プログラム３００は、実施形態４のＩＢＩＳシミュレーションモデル抽出方法にも適用することができる。
【００８２】
さらに、第１の実施形態の拡張例の所で説明したように外部接続端子２（図５（ａ）参照）が電源電圧範囲外にクランプされることを想定してＩＢＩＳシミュレーションを行う場合は、ＩＶ特性の抽出は、ＡＣ特性の抽出と同様にｎ個の出力バッファが並列に外部接続端子２に接続された状態でトランジスタレベルの回路シミュレーションを行い、ＩＶ特性を求める必要がある。
【００８３】
以上説明した本発明の技術思想は、実施例が開示する回路形式及び生成方法に限られない。例えば、図２において、半導体チップ１及び半導体チップ２は、それぞれパッケージ基板３に積層されていても良い。本発明の技術思想は、様々な半導体装置のＩＢＩＳモデルの生成方法に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｐｒｏｄｕｃｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般のＩＢＩＳモデルの生成に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置のＩＢＩＳモデルの生成に対して本発明を適用することができる。
【００８４】
また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【００８５】
更に、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【産業上の利用可能性】
【００８６】
本発明は、複数の半導体チップを内蔵し、複数の半導体チップの出力バッファが共通の外部接続端子に接続されている構造を有する半導体装置を利用するあらゆる分野に利用することができる。すなわち、本発明により抽出したＩＢＩＳシミュレーションモデルを用いれば、上記半導体装置を実装した実装基板や、実装システムにおいて、上記半導体装置を精度よくシミュレーションできるので、上記半導体装置を実装した実装基板や実装システムの設計品質を高めることができる。
【００８７】
なお、本明細書に引用した特許文献の全開示内容はその引用をもって本書に繰込み記載する。
【００８８】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８９】
１：半導体装置
２：外部接続端子（ＢＡＬＬ）
３：パッケージ基板
４：共通配線（基板配線）
５：分岐配線（ボンディングワイヤ）
６：絶縁体
１０：半導体チップ
１１：メモリセルアレイ（Ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）
１２：センスアンプ（Ｓｅｎｓｅ  ａｍｐ．）
１３：カラムデコーダ（Ｃｏｌｕｍｎ  ｄｅｃｏｒｄｅｒ）
１４：ロウデコーダ（Ｒｏｗ  ｄｅｃｏｒｄｅｒ）
１５：モードレジスタ（Ｍｏｄｅ  ｒｅｇｉｓｔｅｒ）
１６：ロウアドレスバッファ及びリフレッシュカウンタ（Ｒｏｗ  ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ  ａｎｄ  ｒｅｆｒｅｓｈ  ｃｏｕｎｔｅｒ）
１７：カラムアドレスバッファ及びバーストカウンタ（Ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ  ａｎｄ  ｂｕｒｓｔ  ｃｏｕｎｔｅｒ）
１８：データコントロール回路（Ｄａｔａ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）
１９：コマンドデコーダ（Ｃｏｍｍａｎｄ  ｄｅｃｏｒｄｅｒ）
２０：コントロールロジック（Ｃｏｎｔｒｏｌ  ｌｏｇｉｃ）
２１：データ入出力回路（Ｄａｔａ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  ｃｉｒｃｕｉｔ）
２２：クロックジェネレータ（Ｃｌｏｃｋ  ｇｅｎｅｒａｔｏｒ）
２３：ＤＬＬ回路（ＤＬＬ  ｃｉｒｃｕｉｔ）
２４：出力バッファ（Ｏｕｔｐｕｔ  Ｂｕｆｆｅｒ）
２５：入力バッファ（Ｉｎｐｕｔ  Ｂｕｆｆｅｒ）
２６：パッド（ＤＱ信号入出力パッド）
３１：メモリモジュール
３２：メモリモジュール配線
３５：マザーボード
３６：マザーボード配線
３７：メモリコントローラ
１００、９００：ＩＢＩＳシミュレーションモデルの抽出装置
１０１：ＩＶ特性抽出処理［ＩＶ特性抽出部］
１０２：出力容量抽出処理［出力容量抽出部］
１０３：接続情報合成処理［接続情報合成部］
１０４、１０４Ａ：出力容量変換処理［出力容量変換部］
１０５、１０５Ａ、９０５：ＡＣ特性抽出処理［ＡＣ特性抽出部］
１０６、１０６Ａ：ＩＢＩＳシミュレーションモデル合成処理［ＩＢＩＳシミュレーションモデル合成部］
１１１：（トランジスタレベルの回路シミュレーション用）接続情報［トランジスタレベルの回路シミュレーションモデル記憶部；ネットリスト記憶部］
１１２：回路シミュレーション用トランジスタモデル［トランジスタモデル記憶部］
１１３：合成接続情報［合成接続情報記憶部；合成ネットリスト記憶部］
１１４：（トランジスタレベル）回路シミュレーション出力容量モデル［回路シミュレーション出力容量記憶部］
１１５：ＩＢＩＳ出力容量モデル［ＩＢＩＳ出力容量記憶部］
１１６：ＩＢＩＳ−ＩＶ特性モデル［ＩＢＩＳ−ＩＶ特性モデル記憶部］
１１７、９１７：ＩＢＩＳ−ＡＣ特性モデル［ＩＢＩＳ−ＩＶ特性モデル記憶部］
１１８：ＩＢＩＳシミュレーションモデル［ＩＢＩＳシミュレーションモデル記憶部］
２００：コンピュータ
２０１：ＣＰＵ
２０２：記憶部
２０３：ＩＯ装置
２０４：バス
２４１：Ｐチャンネル出力トランジスタ
２４２：Ｎチャンネル出力トランジスタ
２４３：ＮＡＮＤゲート
２４４：ＮＯＲゲート
３００：ＩＢＩＳシミュレーションモデル抽出プログラム
３０１：ＩＶ特性抽出処理プログラム
３０２：出力容量抽出処理プログラム
３０３：接続情報合成処理プログラム
３０４：出力容量変換処理プログラム
３０５：ＡＣ特性抽出処理プログラム
３０６：ＩＢＩＳシミュレーションモデル合成処理プログラム
４００：データ記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2012150718.tif 000019
【図１８】
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【図１９】
2012150718.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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