(57)【要約】【課題】ＭＴＪ素子にデータを書き込むために充分に大きな電流を駆動することができるセルトランジスタを備え、かつ、容易に製造可能なメモリを提供する。【解決手段】本実施形態によるメモリはアクティブエリアを備え、セルトランジスタはアクティブエリアに形成されている。ＭＴＪ素子の一端がセルトランジスタのソース／ドレインの一方に電気的に接続されている。第１のビット線は、セルトランジスタのソース／ドレインの他方に電気的に接続されている。第２のビット線は、ＭＴＪ素子の他端に電気的に接続されている。ワード線は、セルトランジスタのゲートに電気的に接続され、あるいは、セルトランジスタのゲートとして機能する。１つの第１のビット線に対して複数の第２のビット線が対応している。ＭＴＪ素子が同一のワード線および同一のアクティブエリアを共有している。アクティブエリアは、第１および第２のビット線の延伸方向に連続して形成されている。【選択図】図３
2012256690.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたアクティブエリアと、
前記アクティブエリアに形成されたセルトランジスタと、
一端が前記セルトランジスタのソースまたはドレインの一方に電気的に接続された磁気トンネル接合素子と、
前記セルトランジスタのソースまたはドレインの他方に電気的に接続された第１のビット線と、
前記磁気トンネル接合素子の他端に電気的に接続された第２のビット線と、
前記セルトランジスタのゲートに電気的に接続され、あるいは、前記セルトランジスタのゲートとして機能するワード線とを備え、
１つの前記第１のビット線に対して複数の前記第２のビット線が対応しており、
複数の前記磁気トンネル接合素子が同一の前記ワード線および同一の前記アクティブエリアを共有し、
前記アクティブエリアは、前記第１および前記第２のビット線の延伸方向に連続して形成されていることを特徴とする半導体記憶装置。
【請求項２】
前記ワード線および前記アクティブエリアを共有する複数の前記磁気トンネル接合素子の一端に接続された前記セルトランジスタは、該複数の磁気トンネル接合素子に共有されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
複数の前記磁気トンネル接合素子は、該複数の磁気トンネル接合素子の両側に設けられた２本の前記ワード線を共有することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記複数の磁気トンネル接合素子の両側に設けられた前記２本のワード線に対応する複数の前記セルトランジスタが、前記複数の磁気トンネル接合素子から選択された磁気トンネル接合素子に電流を供給することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１および前記第２のビット線の延伸方向に隣接する２つの前記磁気トンネル接合素子間に設けられ、該２つの磁気トンネル接合素子間を常に絶縁する素子分離ワード線をさらに備え、
前記素子分離ワード線の両側にはそれぞれ複数の前記磁気トンネル接合素子が設けられており、
該複数の磁気トンネル接合素子は、その一方側に設けられた前記ワード線、その他方側に設けられた前記素子分離ワード線および前記アクティブエリアを共有することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項６】
前記ワード線および前記アクティブエリアを共有する前記複数の磁気トンネル接合素子のうち１つの前記磁気トンネル接合素子を選択する場合、選択された該磁気トンネル接合素子に接続された前記第２のビット線以外の前記第２のビット線の電圧を所定電圧に固定するライトドライバをさらに備えたことを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【請求項７】
前記ワード線、前記素子分離ワード線および前記アクティブエリアを共有する前記複数の磁気トンネル接合素子のうち１つの前記磁気トンネル接合素子を選択する場合、選択された該磁気トンネル接合素子に接続された前記第２のビット線以外の前記第２のビット線の電圧を所定電圧に固定するライトドライバをさらに備えたことを特徴とする請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。このうちスピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有するため、高集積化、低消費電力化および高性能化に有利である。
【０００３】
従来、ワード線を共有する複数のＭＴＪ素子は、異なるアクティブエリア上に配置されており、各ＭＴＪ素子の両側にセルトランジスタが設けられている。そして、或るＭＴＪ素子にアクセスする場合、そのＭＴＪ素子の両側にある２つのセルトランジスタが導通状態になりＭＴＪ素子に電流を流す。１つのセルトランジスタのゲート幅は、２Ｆ（Ｆは、Feature Size）であるので、２つのセルトランジスタのゲート幅の合計は、４Ｆであった。また、メモリセルのサイズは、１２Ｆ２であった。
【０００４】
スピン注入書込み方式のＭＴＪ素子にデータを書き込むためには、ＭＴＪ素子に反転閾値電流以上の電流を流さなくてはならない。この反転閾値電流よりも充分に大きな電流をＭＴＪ素子に流すために、セルトランジスタのゲート幅をさらに大きくすることが所望されている。
【０００５】
また、セルトランジスタのゲート幅を大きくするために、大きな面積のアクティブエリアが必要となるが、大きな面積のアクティブエリアを細いＳＴＩで分離することは製造上困難である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１６１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＭＴＪ素子にデータを書き込むために充分に大きな電流を駆動することができるセルトランジスタを備え、かつ、容易に製造することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体記憶装置は、半導体基板と、半導体基板に形成されたアクティブエリアとを備える。セルトランジスタは、アクティブエリアに形成されている。磁気トンネル接合素子の一端がセルトランジスタのソースまたはドレインの一方に電気的に接続されている。第１のビット線は、セルトランジスタのソースまたはドレインの他方に電気的に接続されている。第２のビット線は、磁気トンネル接合素子の他端に電気的に接続されている。ワード線は、セルトランジスタのゲートに電気的に接続され、あるいは、セルトランジスタのゲートとして機能する。１つの第１のビット線に対して複数の第２のビット線が対応している。複数の磁気トンネル接合素子が同一のワード線および同一のアクティブエリアを共有している。アクティブエリアは、第１および第２のビット線の延伸方向に連続して形成されている。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に従ったＭＲＡＭのメモリチップを示すブロック図。
【図２】単一のメモリセルＭＣの構成を示す説明図。
【図３】第１の実施形態に従ったＭＲＡＭのメモリセルアレイＭＣＡの部分的な平面レイアウト図。
【図４】図３の４−４線に沿った断面図。
【図５】図３の５−５線に沿った断面図。
【図６】図３の６−６線に沿った断面図。
【図７】第２の実施形態によるＭＲＡＭのメモリセルアレイＭＣＡの部分的な平面レイアウト図。
【図８】図７の８−８線に沿った断面図。
【図９】図７の９−９線に沿った断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に従った磁気ランダムアクセスメモリ（以下、ＭＲＡＭ）のメモリチップを示すブロック図である。尚、本実施形態は、ＭＲＡＭ以外の抵抗変化型素子を用いたメモリ（例えば、ＰＣＲＡＭ、ＲＲＡＭ等）にも適用可能である。
【００１２】
本実施形態によるＭＲＡＭは、メモリセルアレイＭＣＡと、センスアンプＳＡと、メインデータコントローラＭＤＣと、ＤＱバッファＤＱＢと、カラムコントローラＣＣと、ロウコントローラＲＣと、クロックバッファＣＬＫＢと、コマンドコントローラＣＭＤＣと、アドレスコントローラＡＤＤＣと、アレイコントローラＡＣとを備えている。
【００１３】
メモリセルアレイＭＣＡは、マトリクス状に二次元配置された複数のメモリセルＭＣを備えている。各メモリセルＭＣはビット線ＢＬ（あるいはビット線対）とワード線ＷＬとの交点に対応して配置されている。ビット線ＢＬは、カラム方向に延伸している。ワード線ＷＬは、カラム方向に対して直交するロウ方向に延伸している。
【００１４】
センスアンプＳＡは、ビット線ＢＬを介してメモリセルＭＣに接続されており、メモリセルＭＣのデータを検出するように構成されている。ライトドライバＷＤは、ビット線ＢＬを介してメモリセルＭＣに接続されており、メモリセルＭＣにデータを書き込むように構成されている。
【００１５】
メインデータコントローラＭＤＣは、ＤＱバッファＤＱＢから受け取ったデータを、カラムコントローラＣＣの制御を受けて、所望のカラムに書き込むようにライトドライバＷＤへ転送し、あるいは、カラムコントローラＣＣの制御を受けて、所望のカラムから読み出したデータをＤＱバッファＤＱＢへ転送する。また、メインデータコントローラＭＤＣは、後述するように、ライトマスクデータＷＭまたは書込み禁止領域アドレスＷＯＡＤＤに従って、データの書込みを禁止するように構成されている。
【００１６】
ＤＱバッファＤＱＢは、ＤＱパッドＤＱを介して読出しデータを一時的に保持し、その読出しデータをメモリチップ１の外部へ出力する。あるいは、ＤＱバッファＤＱＢは、ＤＱパッドＤＱを介して書込みデータをメモリチップ１の外部から受け取り、一時的に保持する。
【００１７】
カラムコントローラＣＣは、カラムアドレスに従って所望のカラムのビット線ＢＬを選択的に駆動するようにセンスアンプＳＡまたはライトドライバＷＤを動作させる。
【００１８】
ロウコントローラＲＣは、ロウアドレスに従って所望のワード線ＷＬを選択的に駆動させるようにワード線ドライバＷＬＤを動作させる。
【００１９】
クロックバッファＣＬＫＢは、メモリチップ１全体の動作のタイミングを決定するクロック信号を入力する。
【００２０】
コマンドコントローラＣＭＤＣは、読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってカラムコントローラＣＣおよびロウコントローラＲＣを制御する。
【００２１】
アドレスコントローラＡＤＤＣは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードし、カラムコントローラＣＣおよびロウコントローラＲＣにこれらのアドレスを送る。
【００２２】
アレイコントローラＡＣは、メモリセルアレイＭＣＡの全体的な制御を行う。
【００２３】
図２は、単一のメモリセルＭＣの構成を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）と、セルトランジスタＣＴとを含む。ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬとソース線ＳＬとの間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタＣＴがビット線ＢＬ側に配置され、ＭＴＪ素子がソース線ＳＬ側に配置されている。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。
【００２４】
ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、固定層、トンネルバリア層、記録層を順次積層して構成される。固定層Ｐおよび記録層Ｆｒは、強磁性体で構成されており、トンネルバリア層は、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆｒは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００２５】
書込み時に矢印Ａ１の向きに反転閾値電流以上の電流を流すと、固定層Ｐの磁化の向きに対して記録層Ｆｒのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電流以上の電流を流すと、固定層Ｐと記録層Ｆｒとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。
【００２６】
図３は、第１の実施形態に従ったＭＲＡＭのメモリセルアレイＭＣＡの部分的な平面レイアウト図である。図４は、図３の４−４線に沿った断面図である。図５は、図３の５−５線に沿った断面図である。図６は、図３の６−６線に沿った断面図である。
【００２７】
本実施形態によるＭＲＡＭでは、図３に示すように、第１のビット線ＢＬ１および第２のビット線ＢＬ２がカラム方向に延伸しており、ワード線ＷＬがカラム方向とほぼ直交するロウ方向に延伸している。第１のビット線ＢＬ１は、ビアコンタクトＶ２を介してセルトランジスタＣＴに電気的に接続され、第２のビット線ＢＬ２は、ＭＴＪ素子の上端に電気的に接続される。ロウ方向に配列された複数のＭＴＪ素子に対応する複数の第２のビット線ＢＬ２は、１本の第１のビット線ＢＬ１に対応して設けられており、１本の第１のビット線ＢＬ１を共有している。
【００２８】
平面レイアウトにおいては、隣接する２つのワード線ＷＬ間に複数のＭＴＪ素子が設けられている。隣接する２つのワード線ＷＬ間に設けられたＭＴＪ素子は、該２つのワード線ＷＬを共有している。該２つのワード線ＷＬは、セルトランジスタＣＴのゲート電極ＧＣとして機能し、該２つのワード線ＷＬ間に設けられたＭＴＪ素子のいずれかを選択するときに導通状態になる。
【００２９】
アクティブエリアＡＡは、メモリセルアレイＭＣＡ内においてカラム方向に連続して延伸しており、従って、カラム方向に配列されたＭＴＪ素子は、アクティブエリアＡＡを共有している。アクティブエリアＡＡは、ロウ方向において素子分離領域ＳＴＩ（Shallow Trench Isolation）によって分離されている。
【００３０】
図５および図６に示すように、本実施形態によるＭＲＡＭは、半導体基板としてのシリコン基板１０と、シリコン基板１０上に形成されたアクティブエリアＡＡとを備えている。アクティブエリアＡＡ上に形成されたセルトランジスタＣＴは、ソース層Ｓ、ドレイン層Ｄおよびゲート電極ＧＣを備えている。ゲート電極ＧＣは、ゲート絶縁膜２０によってシリコン基板１０から絶縁されており、絶縁膜３０によってコンタクトプラグＣＢから絶縁されている。
【００３１】
図５に示すように、セルトランジスタＣＴのソース層Ｓ上には、コンタクトプラグＣＢが設けられている。コンタクトプラグＣＢ上には、下部電極ＬＥが設けられており、下部電極ＬＥ上にＭＴＪ素子が設けられている。これにより、セルトランジスタＣＴのソース層Ｓは、コンタクトプラグＣＢおよび下部電極ＬＥを介してＭＴＪ素子の下端に電気的に接続されている。さらに、ＭＴＪ素子上には、上部電極ＵＥが設けられており、上部電極ＵＥ上にはビアコンタクトＶ１が設けられている。ビアコンタクトＶ１上には第２のビット線ＢＬ２が設けられている。これにより、ＭＴＪ素子の上端は、上部電極ＵＥおよびビアコンタクトＶ１を介して第２のビット線ＢＬ２に接続されている。
【００３２】
一方、図６に示すように、セルトランジスタＣＴのドレイン層Ｄ上には、別のコンタクトプラグＣＢが設けられている。コンタクトプラグＣＢ上には、ビアコンタクトＶ１が設けられている。これにより、セルトランジスタＣＴのドレイン層Ｄは、コンタクトプラグＣＢおよびビアコンタクトＶ１を介して第１のビット線ＢＬ１に電気的に接続されている。
【００３３】
よって、図５および図６に示すように、セルトランジスタＣＴのソース層Ｓは、ＭＴＪ素子の下端に電気的に接続され、セルトランジスタＣＴのドレイン層Ｄは、第１のビット線ＢＬ１に電気的に接続されている。ＭＴＪ素子の上端は、第２のビット線ＢＬ２に電気的に接続されている。これにより、ＭＴＪ素子およびセルトランジスタＣＴが第１のビット線ＢＬ１と第２のビット線ＢＬ２との間に直列に接続されている。
【００３４】
図４に示すように、ロウ方向に隣接する複数のＭＴＪ素子の下端は、ロウ方向に延伸するコンタクトプラグＣＢによって電気的に短絡されている。そして、セルトランジスタＣＴのソース層Ｓも、コンタクトプラグＣＢの下に該コンタクトプラグＣＢに沿って形成されている。これにより、図３に示す複数のＭＴＪ素子の両側にある２本のワード線ＷＬの下には、ロウ方向に延伸した大きなチャネル幅を有するセルトランジスタＣＴがそれぞれ設けられている。これは、ロウ方向に配列され、ワード線ＷＬおよびアクティブエリアＡＡを共有する複数のＭＴＪ素子に接続された複数のセルトランジスタＣＴがゲート幅方向に並列接続されていると換言してもよい。尚、コンタクトプラグＣＢは、セルトランジスタＣＴのゲート幅方向における両端における抵抗差を小さくするために、低抵抗金属（例えば、Ｃｕ、Ｗ等）で形成されることが好ましい。
【００３５】
図３に示す隣接する２つのワード線ＷＬ間に設けられた複数のＭＴＪ素子は、該複数のＭＴＪ素子は、その両側にある２本のワード線ＷＬを共有し、かつ、同一のアクティブエリアＡＡを共有していることになる。従って、該複数のＭＴＪ素子は、その上端においてそれぞれ異なる第２のビット線ＢＬ２に接続されているが、その下端において該複数のＭＴＪ素子の両側に設けられた２つのセルトランジスタＣＴに共通に接続されている。
【００３６】
尚、セルトランジスタＣＴのソース層Ｓおよびドレイン層Ｄとの呼称は、便宜的なものであり、電流の流れる方向によってソース層Ｓとドレイン層Ｄとの位置関係は逆になることともある。また、セルトランジスタＣＴのゲート電極ＧＣ自体が、ワード線ＷＬとして機能してもよいが、ワード線ＷＬは、ゲート電極ＧＣとは別のレイヤに設けられてもよい。この場合、ゲート電極ＧＣは、コンタクト（図示せず）を介していずれかのワード線ＷＬに電気的に接続される。
【００３７】
以上のように、本実施形態によるＭＲＡＭでは、複数のＭＴＪ素子が互いに隣接する２本のワード線ＷＬ間に設けられており、該２本のワード線ＷＬを共有している。該２本のワード線ＷＬに対応するセルトランジスタＣＴは、同一のアクティブエリアＡＡ上に設けられ、該２本のワード線ＷＬ間に設けられた複数のＭＴＪ素子に共通に接続されている。該２本のワード線ＷＬの一方に対応する複数のセルトランジスタＣＴは並列接続されており（あるいは、ゲート幅の広い１つのセルトランジスタＣＴが設けられ）、他方に対応するセルトランジスタＣＴも並列接続されている（あるいは、ゲート幅の広い１つのセルトランジスタＣＴが設けられている）。このような構成により、本実施形態によるＭＲＡＭは、ゲート幅の広いセルトランジスタＣＴをＭＴＪ素子の両側に設けることができる。即ち、２本のワード線ＷＬ間に設けられた複数のＭＴＪ素子は、それぞれに対応した個別のセルトランジスタに接続されるのではなく、ゲート幅の広い共通のセルトランジスタＣＴに接続される。隣接する２本のワード線ＷＬに対応する各セルトランジスタＣＴのゲート幅は、アクティブエリアＡＡのロウ方向の幅Ｗａａにほぼ等しい。従って、セルトランジスタＣＴは、２本のワード線ＷＬ間に設けられた複数のＭＴＪ素子のうち選択されたいずれかのＭＴＪ素子に充分大きな電流を供給することができる。
【００３８】
さらに、図３に示す例では、４本の第２のビット線ＢＬ２が１つの第１のビット線ＢＬ１を共通に用いており、かつ、２本のワード線ＷＬ間に設けられた４つのＭＴＪ素子に対応するセルトランジスタＣＴは共有されている。このため、図３の破線で示すユニットパターンＵＰの面積は、４０Ｆ２となる。ユニットパターンＵＰは、平面レイアウトの一単位を示すパターンであり、このパターンをシリコン基板１０の平面内に繰り返すことによってメモリセルアレイＭＣＡの平面レイアウトが形成される。ここで、Ｆ（Feature Size）は、リソグラフィ技術およびエッチング技術を用いた最小加工寸法である。１ユニットパターンＵＰは、４つのＭＴＪ素子を含むので、１つのＭＴＪ素子当たりの面積は、１０Ｆ２となる。また、セルトランジスタＣＴのゲート幅は、アクティブエリアＡＡのロウ方向の幅に等しく、１０Ｆである。ＭＴＪ素子の両側にセルトランジスタＣＴが設けられているので、２つのセルトランジスタＣＴのゲート幅の総和は、２０Ｆとなる。
【００３９】
従来のＭＲＡＭでは、通常、メモリセルの面積は１２Ｆ２であり、１つのメモリセル当たりのセルトランジスタのゲート幅は４Ｆであった。
【００４０】
従って、本実施形態によるＭＲＡＭは、１つのＭＴＪ素子（またはメモリセル）当たりの面積を小さくし、かつ、１つのＭＴＪ素子（メモリセル）当たりのセルトランジスタのゲート幅を大きくすることができる。
【００４１】
これにより、データ書込みに必要な電流が大きくても、本実施形態によるＭＲＡＭは、ＭＴＪ素子に書込みに充分な電流を供給することができる。また、データ書込みに必要な電流が小さくても、本実施形態によるＭＲＡＭは、大きな電流で安定した書き込みを行うことができる。
【００４２】
本実施形態では、隣接する２本のワード線ＷＬを共有し、かつ、アクティブエリアＡＡを共有するＭＴＪ素子の数は４個である。しかし、そのＭＴＪ素子の数はさらに増大させてもよい。その場合には、アクティブエリアＡＡのロウ方向の幅Ｗａａを大きくすればよい。ワード線ＷＬおよびアクティブエリアＡＡを共有するＭＴＪ素子の数が増えても、第１のビット線ＢＬ１およびビアコンタクトＶ２のレイアウト面積（図３の例では、８Ｆ２）は変わらない。従って、ワード線ＷＬおよびアクティブエリアＡＡを共有するＭＴＪ素子の数が多くなると、第１のビット線ＢＬ１およびビアコンタクトＶ２のレイアウト面積が１つのＭＴＪ素子当たりの面積に与える影響が小さくなる。図３に示す例において、ワード線ＷＬおよびアクティブエリアＡＡを共有するＭＴＪ素子の数を無限に多くすれば、１つのＭＴＪ素子当たりの面積は、８Ｆ２に収束する。
【００４３】
さらに、本実施形態によるＭＲＡＭのアクティブエリアＡＡは、カラム方向に連続して形成されており、素子分離領域ＳＴＩによって複数に分離されていない。よって、本実施形態によるＭＲＡＭのアクティブエリアＡＡは、リソグラフィ技術およびエッチング技術によって形成し易い。
【００４４】
このように、本実施形態によるＭＲＡＭは、メモリセルの面積が小さく、ＭＴＪ素子にデータを書き込むために充分に大きな電流を流すことができ、かつ、従来よりも容易に製造することができる。
【００４５】
以上のような構成を有するＭＲＡＭにおいてＭＴＪ素子は、以下のように選択的に駆動される。
【００４６】
（書込み動作）
例えば、図３に示すＭＴＪ素子ＭＴＪｓｅｌにデータを書き込む場合、ライトドライバＷＤは、第１のビット線ＢＬ１に書込み電圧Ｖｗｒｉｔｅを印加し、複数の第２のビット線ＢＬ２のうちビット線ＢＬ２ｓｅｌに電圧Ｖｏｕｔを印加する。電圧Ｖｗｒｉｔｅとしては、通常、電源電圧を用い、電圧Ｖｏｕｔとしては、通常、０Ｖ（ＧＮＤ）を用いる。さらに、ワード線ドライバＷＬＤは、ＭＴＪ素子ＭＴＪｓｅｌの両側にあるワード線ＷＬ０、ＷＬ１を駆動することによって、ワード線ＷＬ０、ＷＬ１に対応する複数のセルトランジスタＣＴを導通状態にする。これにより、ワード線ＷＬ０、ＷＬ１に対応する複数のセルトランジスタＣＴは、ＭＴＪ素子ＭＴＪｓｅｌに電流を供給することができる。本実施形態では、セルトランジスタＣＴのゲート幅の総和は、２０Ｆと非常に広いので、充分に大きな電流をＭＴＪ素子ＭＴＪｓｅｌに供給することができる。
【００４７】
一方、ライトドライバＷＤは、第２のビット線ＢＬ２ｓｅｌ以外の第２のビット線ＢＬ２の電圧を、第１のビット線ＢＬ１の書込み電圧Ｖｗｒｉｔｅと第２のビット線ＢＬ２ｓｅｌの電圧Ｖｏｕｔとの間にある所定電圧Ｖｗｍｅｄに固定する。電圧Ｖｗｍｅｄは、ＭＴＪ素子ＭＴＪｓｅｌ以外の非選択のＭＴＪ素子の上端と下端との間の電圧差を、できるだけゼロに近づけるように設定される。これは、非選択のＭＴＪ素子にデータが書き込まれないようにするためである。通常、電圧Ｖｗｍｅｄは、第１のビット線ＢＬ１からＭＴＪ素子の下端までの抵抗、および、第２のビット線ＢＬ２からＭＴＪ素子の上端までの抵抗を考慮して計算され得る。あるいは、電圧Ｖｗｍｅｄは、実際の製品を用いて実験的に求めてもよい。もし、電圧Ｖｗｍｅｄが書込み電圧Ｖｗｒｉｔｅと電圧Ｖｏｕｔとの中間値（｜Ｖｗｒｉｔｅ−Ｖｏｕｔ｜／２）であっても、非選択のＭＴＪ素子にデータが書き込まれず、問題にならない場合には、電圧Ｖｗｍｅｄとしてその中間値（｜Ｖｗｒｉｔｅ−Ｖｏｕｔ｜／２）を用いてもよい。
【００４８】
このように、本実施形態によるＭＲＡＭは、複数のＭＴＪ素子が同一のワード線ＷＬおよび同一のアクティブエリアＡＡを共有しながら、１つのメモリセルＭＣｓｅｌを選択することができる。
【００４９】
そして、選択されたＭＴＪ素子ＭＴＪｓｅｌは、第１のビット線ＢＬ１と第２のビット線ＢＬ２ｓｅｌとの間に接続され、ＭＴＪ素子ＭＴＪｓｅｌには、第１のビット線ＢＬ１と第２のビット線ＢＬ２ｓｅｌとの間の電圧差（｜Ｖｗｒｉｔｅ−Ｖｏｕｔ｜）によって電流が流れる。この電流によって、データが、選択されたＭＴＪ素子ＭＴＪｓｅｌに書き込まれる。
【００５０】
このようにして、本実施形態によるＭＲＡＭは、ＭＴＪ素子ＭＴＪｓｅｌにデータを選択的に書き込むことができる。上記の書込み動作において、書き込むデータとは逆のデータを書き込む場合、電圧の印加方向を上記の電圧印加方向と逆にすればよい。即ち、第２のビット線ＢＬ２ｓｅｌに電圧Ｖｗｒｉｔｅを印加し、第１のビット線ＢＬ１に電圧Ｖｏｕｔを印加すればよい。
【００５１】
尚、ＭＴＪ素子ＭＴＪｓｅｌにデータを書き込む際に、非選択の第２のビット線ＢＬ２は、フローティング状態にしてもＭＴＪ素子ＭＴＪｓｅｌにデータを書き込むことはできる。しかし、この場合、セルトランジスタＣＴを介して非選択の第２のビット線ＢＬ２も充電されるので、非選択の第２のビット線ＢＬ２の容量の分だけＭＴＪ素子ＭＴＪｓｅｌへの電圧の印加スピードが遅くなる。従って、動作速度を考慮すると、非選択の第２のビット線ＢＬ２の電圧は、所定電圧Ｖｗｍｅｄに固定されることが好ましい。
【００５２】
（読出し動作）
例えば、ＭＴＪ素子ＭＴＪｓｅｌからデータを読み出す場合、ドライバとしてのセンスアンプＳＡは、第１のビット線ＢＬ１に読出し電圧Ｖｒｅａｄを印加する。尚且つ、ワード線ドライバＷＬＤは、ＭＴＪ素子ＭＴＪｓｅｌの両側にあるワード線ＷＬ０、ＷＬ１を駆動することによって、ワード線ＷＬ０、ＷＬ１に対応するセルトランジスタＣＴを導通状態にする。これにより、ワード線ＷＬ０、ＷＬ１に対応する複数のセルトランジスタＣＴは、ＭＴＪ素子ＭＴＪｓｅｌに電流を供給することができる。
【００５３】
ＭＴＪ素子ＭＴＪｓｅｌは、第１のビット線ＢＬ１と第２のビット線ＢＬ２ｓｅｌとの間に接続され、ＭＴＪ素子ＭＴＪｓｅｌには、第１のビット線ＢＬ１と第２のビット線ＢＬ２ｓｅｌとの間の電圧差（｜Ｖｒｅａｄ−Ｖｏｕｔ｜）によって電流が流れる。そして、センスアンプＳＡは、選択されたＭＴＪ素子ＭＴＪｓｅｌに接続された第２のビット線ＢＬ２ｓｅｌに流れる電流Ｉｃｅｌｌを検出すればよい。尚、電圧Ｖｗｒｉｔｅとしては、通常、電源電圧を用い、電圧Ｖｏｕｔとしては、通常、０Ｖ（ＧＮＤ）を用いる。
【００５４】
このとき、ライトドライバＷＤは、第２のビット線ＢＬ２ｓｅｌ以外の第２のビット線ＢＬ２の電圧を、第１のビット線ＢＬ１の読出し電圧Ｖｒｅａｄと第２のビット線ＢＬ２ｓｅｌの電圧Ｖｏｕｔとの間にある所定電圧Ｖｒｍｅｄに固定する。電圧Ｖｒｍｅｄは、ＭＴＪ素子ＭＴＪｓｅｌ以外の非選択のＭＴＪ素子の上端と下端との間の電圧差を、できるだけゼロに近づけるように設定される。これは、読出し中に、非選択のＭＴＪ素子に格納されたデータがディスターブを受けないようにするためである。電圧Ｖｒｍｅｄの設定方法は、上述の通りである。もし、電圧Ｖｒｍｅｄが読出し電圧Ｖｒｅａｄと電圧Ｖｏｕｔとの中間値（｜Ｖｒｅａｄ−Ｖｏｕｔ｜／２）であっても、非選択のＭＴＪ素子のデータがディスターブを受けず、問題にならない場合には、電圧Ｖｒｍｅｄとしてその中間値（｜Ｖｒｅａｄ−Ｖｏｕｔ｜／２）を用いてもよい。
【００５５】
尚、ＭＴＪ素子ＭＴＪｓｅｌからデータを読み出す際に、非選択の第２のビット線ＢＬ２は、フローティング状態にしてもＭＴＪ素子ＭＴＪｓｅｌからデータを読み出すことはできる。しかし、この場合、セルトランジスタＣＴを介して非選択の第２のビット線ＢＬ２も充電されるので、非選択の第２のビット線ＢＬ２の容量の分だけＭＴＪ素子ＭＴＪｓｅｌへの電圧の印加スピードが遅くなる。従って、動作速度を考慮すると、非選択の第２のビット線ＢＬ２の電圧は、所定電圧Ｖｒｍｅｄに固定されることが好ましい。
【００５６】
（第２の実施形態）
図７は、第２の実施形態によるＭＲＡＭのメモリセルアレイＭＣＡの部分的な平面レイアウト図である。図８は、図７の８−８線に沿った断面図である。図９は、図７の９−９線に沿った断面図である。尚、図７の４−４線に沿った断面図は、図４に示すものと同様である。
【００５７】
第２の実施形態は、カラム方向に隣接する複数のＭＴＪ素子間に設けられ、該複数のＭＴＪ素子間を常に絶縁する素子分離ワード線ＷＬｉｓｏをさらに備えている。また、素子分離ワード線ＷＬｉｓｏの両側にはそれぞれ複数のＭＴＪ素子がロウ方向に配列されている。複数のＭＴＪ素子は、該ＭＴＪ素子の一方側に設けられたワード線ＷＬ、該ＭＴＪ素子の他方側に設けられた素子分離ワード線ＷＬｉｓｏおよびアクティブエリアＡＡを共有する。
【００５８】
素子分離ワード線ＷＬｉｓｏは、例えば、０Ｖに固定されており、素子分離ワード線ＷＬｉｓｏの両側にあるＭＴＪ素子間を電気的に絶縁している。従って、素子分離ワード線ＷＬｉｓｏの両側にある複数のＭＴＪ素子は、それぞれ独立に制御され得る。素子分離ワード線ＷＬｉｓｏは、その印加電圧が異なるだけであり、他の通常のワード線ＷＬと同じ構成を有している。
【００５９】
第２の実施形態のその他の構成は、第１の実施形態の各構成と同様でよい。
【００６０】
このように、第２の実施形態によるＭＲＡＭでは、素子分離ワード線ＷＬｉｓｏの両側に複数のＭＴＪ素子が設けられている。素子分離ワード線ＷＬｉｓｏの一方側に設けられた複数のＭＴＪ素子は、素子分離ワード線ＷＬｉｓｏと第１のワード線ＷＬ１と間に設けられており、第１のワード線ＷＬ１および素子分離ワード線ＷＬｉｓｏを共有している。素子分離ワード線ＷＬｉｓｏの他方側に設けられた複数のＭＴＪ素子は、素子分離ワード線ＷＬｉｓｏと第２のワード線ＷＬ２と間に設けられており、その第２のワード線ＷＬ２および素子分離ワード線ＷＬｉｓｏを共有している。
【００６１】
１つの素子分離ワード線ＷＬｉｓｏの両側にある２つのワード線ＷＬ１、ＷＬ２に対応するセルトランジスタＣＴ１、ＣＴ２は、同一のアクティブエリアＡＡ上に設けられている。しかし、素子分離ワード線ＷＬｉｓｏによって、セルトランジスタＣＴ１、ＣＴ２は、互いに電気的に分離されている。セルトランジスタＣＴ１、ＣＴ２は、第１の実施形態のセルトランジスタＣＴと同様に、ゲート幅が広い。セルトランジスタＣＴ１、ＣＴ２のゲート幅は、それぞれアクティブエリアＡＡのロウ方向の幅Ｗａａにほぼ等しい。従って、セルトランジスタＣＴ１は、ワード線ＷＬ１とセルトランジスタＣＴ１との間に設けられた複数のＭＴＪ素子のうち選択されたいずれかのＭＴＪ素子に充分大きな電流を供給することができる。セルトランジスタＣＴ２は、ワード線ＷＬ２とセルトランジスタＣＴ２との間に設けられた複数のＭＴＪ素子のうち選択されたいずれかのＭＴＪ素子に充分大きな電流を供給することができる。ただし、セルトランジスタＣＴ１に対応するＭＴＪ素子、および、セルトランジスタＣＴ２に対応するＭＴＪ素子は、第２のビット線ＢＬ２を共有しているので、データ書込みまたは読出し動作では、セルトランジスタＣＴ１、ＣＴ２に対応する複数のＭＴＪ素子から１つのＭＴＪ素子が選択される。
【００６２】
図７の破線で示すユニットパターンＵＰの面積は、３０Ｆ２となる。１ユニットパターンＵＰは、４つのＭＴＪ素子を含むので、１つのＭＴＪ素子当たりの面積は、７．５Ｆ２となる。また、セルトランジスタＣＴのゲート幅は、アクティブエリアＡＡのロウ方向の幅に等しく、１０Ｆである。
【００６３】
従って、第２の実施形態によるＭＲＡＭも、１つのＭＴＪ素子（またはメモリセル）当たりの面積を小さくし、かつ、１つのＭＴＪ素子（メモリセル）当たりのセルトランジスタのゲート幅を大きくすることができる。
【００６４】
これにより、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００６５】
第２の実施形態では、ワード線ＷＬ１とセルトランジスタＣＴ１との間のＭＴＪ素子の数およびワード線ＷＬ２とセルトランジスタＣＴ２との間のＭＴＪ素子の数はそれぞれ４個である。しかし、そのＭＴＪ素子の数はさらに増大させてもよい。その場合には、アクティブエリアＡＡのロウ方向の幅Ｗａａを大きくすればよい。この場合、第１のビット線ＢＬ１およびビアコンタクトＶ２のレイアウト面積が１つのＭＴＪ素子当たりの面積に与える影響が小さくなる。図７に示す例において、ワード線ＷＬおよびアクティブエリアＡＡを共有するＭＴＪ素子の数を無限に多くすれば、１つのＭＴＪ素子当たりの面積は、６Ｆ２に収束する。
【００６６】
以上のような構成を有するＭＲＡＭにおいてＭＴＪ素子は、以下のように選択的に駆動される。
【００６７】
（書込み動作）
例えば、図７に示すＭＴＪ素子ＭＴＪｓｅｌにデータを書き込む場合、ライトドライバＷＤは、第１のビット線ＢＬ１に書込み電圧Ｖｗｒｉｔｅを印加し、複数の第２のビット線ＢＬ２のうちビット線ＢＬ２ｓｅｌに電圧Ｖｏｕｔを印加する。尚且つ、ワード線ドライバＷＬＤは、ＭＴＪ素子ＭＴＪｓｅｌの片側にあるワード線ＷＬ１を駆動することによって、ワード線ＷＬ１に対応するセルトランジスタＣＴ１を導通状態にする。これにより、ワード線ＷＬ１に対応するセルトランジスタＣＴ１は、ＭＴＪ素子ＭＴＪｓｅｌに電流を供給することができる。セルトランジスタＣＴのゲート幅は、１０Ｆと非常に広いので、充分に大きな電流をＭＴＪ素子ＭＴＪｓｅｌに供給することができる。
【００６８】
ＭＴＪ素子ＭＴＪｓｅｌは、第１のビット線ＢＬ１と第２のビット線ＢＬ２ｓｅｌとの間に接続され、ＭＴＪ素子ＭＴＪｓｅｌには、第１のビット線ＢＬ１と第２のビット線ＢＬ２ｓｅｌとの間の電圧差（｜Ｖｗｒｉｔｅ−Ｖｏｕｔ｜）によって電流が流れる。この電流によって、データが、選択されたＭＴＪ素子ＭＴＪｓｅｌに書き込まれる。尚、電圧Ｖｗｒｉｔｅとしては、通常、電源電圧を用い、電圧Ｖｏｕｔとしては、通常、０Ｖ（ＧＮＤ）を用いる。
【００６９】
このとき、素子分離ワード線ＷＬｉｓｏは、例えば、０Ｖに固定されており、その両側にあるＭＴＪ素子間を電気的に分離する。
【００７０】
一方、ライトドライバＷＤは、第２のビット線ＢＬ２ｓｅｌ以外の第２のビット線ＢＬ２の電圧を、所定電圧Ｖｗｍｅｄに固定する。電圧Ｖｗｍｅｄは、上述したとおりである。
【００７１】
このようにして、本実施形態によるＭＲＡＭは、ＭＴＪ素子ＭＴＪｓｅｌにデータを選択的に書き込むことができる。尚、上記のデータとは逆論理のデータを書き込む場合には、電圧の印加方向を上記の電圧印加方向と逆にすればよい。
【００７２】
（読出し動作）
例えば、ＭＴＪ素子ＭＴＪｓｅｌからデータを読み出す場合、ドライバとしてのセンスアンプＳＡは、第１のビット線ＢＬ１に読出し電圧Ｖｒｅａｄを印加する。尚且つ、ワード線ドライバＷＬＤは、ＭＴＪ素子ＭＴＪｓｅｌの片側にあるワード線ＷＬ１を駆動することによって、ワード線ＷＬ１に対応するセルトランジスタＣＴ１を導通状態にする。これにより、ワード線ＷＬ１に対応するセルトランジスタＣＴ１は、ＭＴＪ素子ＭＴＪｓｅｌに電流を供給することができる。
【００７３】
ＭＴＪ素子ＭＴＪｓｅｌは、第１のビット線ＢＬ１と第２のビット線ＢＬ２ｓｅｌとの間に接続され、ＭＴＪ素子ＭＴＪｓｅｌには、第１のビット線ＢＬ１と第２のビット線ＢＬ２ｓｅｌとの間の電圧差（｜Ｖｒｅａｄ−Ｖｏｕｔ｜）によって電流が流れる。そして、センスアンプＳＡは、選択されたＭＴＪ素子ＭＴＪｓｅｌに接続された第２のビット線ＢＬ２ｓｅｌに流れる電流Ｉｃｅｌｌを検出すればよい。尚、電圧Ｖｗｒｉｔｅとしては、通常、電源電圧を用い、電圧Ｖｏｕｔとしては、通常、０Ｖ（ＧＮＤ）を用いる。
【００７４】
このとき、ライトドライバＷＤは、第２のビット線ＢＬ２ｓｅｌ以外の第２のビット線ＢＬ２の電圧を、所定電圧Ｖｒｍｅｄに固定する。電圧Ｖｒｍｅｄは、上述したとおりである。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７６】
ＭＴＪ・・・ＭＴＪ素子、ＣＴ・・・セルトランジスタ、Ｓ・・・ソース層、Ｄ・・・ドレイン層、ＢＬ１、ＢＬ２・・・ビット線、ＷＬ・・・ワード線、ＡＡ・・・アクティブエリア、ＳＴＩ・・・素子分離領域、Ｖ１、Ｖ２・・・ビアコンタクト、ＣＢ・・・コンタクトプラグ、ＵＥ・・・上部電極、ＬＥ・・・下部電極、１０・・・シリコン基板、２０・・・ゲート絶縁膜
【図１】
2012256690.tif 000003
【図２】
2012256690.tif 000004
【図３】
2012256690.tif 000005
【図４】
2012256690.tif 000006
【図５】
2012256690.tif 000007
【図６】
2012256690.tif 000008
【図７】
2012256690.tif 000009
【図８】
2012256690.tif 000010
【図９】
2012256690.tif 000011