(57)【要約】【課題】微細化を行った場合であっても、下部電極の倒壊を防止して静電容量の大きいキャパシタ素子を容易に形成する。【解決手段】半導体装置は、下部電極、容量絶縁膜、及び上部電極を有するキャパシタを複数、備える。各キャパシタの下部電極は、底部及び筒状の側壁部を有する。各下部電極の側壁部における底部側の端部の外壁側面上には、第１の支持部が設けられている。また、各下部電極の側壁部の第1の支持部で覆われていない外壁側面の少なくとも一部に接するように第２の支持部が設けられている。【選択図】図２
2012009741.tif 000002
【特許請求の範囲】
【請求項１】
底部及び筒状の側壁部を有する、複数の下部電極と、
各下部電極の側壁部における底部側の端部の外壁側面上に設けられた第１の支持部と、
各下部電極の側壁部の第1の支持部で覆われていない外壁側面の少なくとも一部に接するように設けられた第２の支持部と、
各下部電極の底部の内壁、並びに第1及び第２の支持部で覆われていない側壁部の表面上に、順に設けられた容量絶縁膜及び上部電極と、
を有する、複数のキャパシタを備えた半導体装置。
【請求項２】
上部電極と、
前記上部電極内に埋め込まれた複数の下部電極であって、底部及び筒状の側壁部を有する複数の下部電極と、
各下部電極の側壁部における底部側の端部の外壁側面上に設けられた第１の支持部と、
各下部電極の側壁部の第1の支持部で覆われていない外壁側面の少なくとも一部に接するように、前記上部電極内に埋め込まれた第２の支持部と、
各下部電極の第1及び第２の支持部で覆われていない部分と、前記上部電極の間に設けられた容量絶縁膜と、
を有する、複数のキャパシタを備えた半導体装置。
【請求項３】
前記下部電極の側壁部は、前記第1の支持部で覆われた底部側の端部の外径が、前記第1の支持部で覆われていない部分の外径よりも小さい、請求項１又は２に記載の半導体装置。
【請求項４】
更に、
ＭＯＳトランジスタと、
前記ＭＯＳトランジスタの第１の不純物拡散層に接続されたビット線と、
を有し、
前記キャパシタは、前記ＭＯＳトランジスタの第２の不純物拡散層に接続され、
前記半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を構成する、請求項１〜３の何れか1項に記載の半導体装置。
【請求項５】
更に、
各下部電極の側壁部の外壁側面上に設けられた各第1の支持部に接するように設けられたストッパー膜を有し、
前記ストッパー膜の膜厚は１００ｎｍ以下である、請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記第１の支持部は窒化シリコンから構成される、請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
下部絶縁膜を形成する工程と、
前記下部絶縁膜を貫通するように複数の第１のホールを形成する工程と、
各第１のホールの内壁側面上に第１の支持部をサイドウォール状に形成する工程と、
前記下部絶縁膜上に、上部絶縁膜及びサポート膜をこの順に形成する工程と、
前記複数の第１のホール上に、前記上部絶縁膜及びサポート膜を貫通するように複数の第２のホールを形成することにより、前記第１及び第２のホールからなる複数のキャパシタホールを形成する工程と、
各キャパシタホール内の露出した内壁の側面及び底面並びに前記第１の支持部を覆うように、下部電極を形成する工程と、
各下部電極の外壁側面の少なくとも一部に接するように前記サポート膜の一部を除去することにより、残留した前記サポート膜からなる第２の支持部を形成する工程と、
前記第２の支持部をマスクに用いて、前記上部及び下部絶縁膜を除去する工程と、
露出した下部電極の表面上に容量絶縁膜、及び上部電極をこの順に形成することにより、キャパシタを得る工程と、
を有する半導体装置の製造方法。
【請求項８】
前記下部絶縁膜を形成する工程の前に更に、
ＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタの第１の不純物拡散層に接続されたビット線を形成する工程と、
前記ＭＯＳトランジスタの第２の不純物拡散層に接続されたコンタクトパッドを形成する工程と、
を有し、
前記第１のホールを形成する工程において、
前記コンタクトパッドを露出させるように前記第１のホールを形成し、
前記コンタクトパッドは、前記キャパシタホールの底面を構成し、
前記半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を構成する、請求項７に記載の半導体装置の製造方法。
【請求項９】
層間絶縁膜及びサポート膜をこの順に形成する工程と、
前記層間絶縁膜及びサポート膜を貫通するように複数のキャパシタホールを形成する工程と、
各キャパシタホールの内壁側面上に支持膜を形成する工程と、
各キャパシタホールの下部に第1の材料を埋め込む工程と、
前記第1の材料をマスクに用いて各キャパシタホール内に露出した支持膜を除去することにより、残留した支持膜からなる第1の支持部をサイドウォール状に形成する工程と、
前記第1の材料を除去する工程と、
各キャパシタホールの露出した内壁の側面及び底面並びに残留した第１の支持部を覆うように、下部電極を形成する工程と、
各下部電極の外壁側面の少なくとも一部に接するように前記サポート膜の一部を除去することにより、残留した前記サポート膜からなる第２の支持部を形成する工程と、
前記第２の支持部をマスクに用いて、前記層間絶縁膜を除去する工程と、
露出した下部電極の表面上に容量絶縁膜、及び上部電極をこの順に形成することにより、キャパシタを得る工程と、
を有する半導体装置の製造方法。
【請求項１０】
前記第1の材料がポリシラザンである、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第1の支持部をサイドウォール状に形成する工程において、
リン酸を用いたウェットエッチングにより露出した前記支持膜を除去する、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第1の材料を除去する工程において、
フッ酸を用いたウェットエッチングにより前記第1の材料を除去する、請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記層間絶縁膜及びサポート膜をこの順に形成する工程の前に更に、
ＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタの第１の不純物拡散層に接続されたビット線を形成する工程と、
前記ＭＯＳトランジスタの第２の不純物拡散層に接続されたコンタクトパッドを形成する工程と、
を有し、
前記キャパシタホールを形成する工程において、
前記コンタクトパッドを露出させるように前記キャパシタホールを形成し、
前記コンタクトパッドは、前記キャパシタホールの底面を構成し、
前記半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を構成する、請求項９〜１２の何れか1項に記載の半導体装置の製造方法。
【請求項１４】
前記第1の支持部をサイドウォール状に形成する工程において、
前記キャパシタホールの底面から前記第１の支持部の上端までの高さが１００〜４００ｎｍとなるように、前記第1の支持部を形成する、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１の支持部は窒化シリコンから構成される、請求項７〜１４の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化の進展に伴い、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子を構成するメモリセルの面積も縮小している。メモリセルを構成するキャパシタにおいて十分な静電容量を確保するために、キャパシタを立体形状に形成することが一般に行われている。具体的にはキャパシタの下部電極をシリンダー型（円筒型）またはピラー型（柱型）として、下部電極の側壁をキャパシタとして利用することで表面積を拡大することが可能となる。
【０００３】
メモリセルの面積縮小に伴い、キャパシタの下部電極の底部の面積も縮小しており、キャパシタの下部電極の側壁を露出させる製造工程において、下部電極が倒れて隣接する下部電極と短絡する現象（倒壊）が起き易くなっている。特許文献１（特開２００３−２９７９５２号公報）には、この電極の倒壊を防止するために、下部電極間に支えとなる支持部（サポート）を配置する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２９７９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の構造では、キャパシタの下部電極の上方が支持部によって保持されると共に、最下端が窒化シリコン（Ｓｉ3Ｎ4）等で形成されたストッパー膜によって保持されることで倒壊防止の効果が得られる。微細化の進展によって、キャパシタの下部電極を形成するためのキャパシタホールのアスペクト比が上昇することとなっている。これに伴い、酸化シリコン等の層間絶縁膜にキャパシタホールを形成する際に、その底部で膜質の異なるストッパー膜をエッチングすることが困難となった。このため、ストッパー膜はできるだけ膜厚を薄くして、エッチングでのキャパシタホール形成を容易にする必要がある。
【０００６】
一方、ストッパー膜の膜厚を薄くするに従い、下部電極の下端におけるストッパー膜との接触面積が減少して保持強度が低下するため、製造途中で下部電極が倒壊しやすくなると言う現象が発生する。
【０００７】
このため、下部電極の高さを高くして静電容量を大きくしたキャパシタを形成することが困難であった。
【課題を解決するための手段】
【０００８】
一実施形態は、
底部及び筒状の側壁部を有する、複数の下部電極と、
各下部電極の側壁部における底部側の端部の外壁側面上に設けられた第１の支持部と、
各下部電極の側壁部の第1の支持部で覆われていない外壁側面の少なくとも一部に接するように設けられた第２の支持部と、
各下部電極の底部の内壁、並びに第1及び第２の支持部で覆われていない側壁部の表面上に、順に設けられた容量絶縁膜及び上部電極と、
を有する、複数のキャパシタを備えた半導体装置に関する。
【０００９】
他の実施形態は、
上部電極と、
前記上部電極内に埋め込まれた複数の下部電極であって、底部及び筒状の側壁部を有する複数の下部電極と、
各下部電極の側壁部における底部側の端部の外壁側面上に設けられた第１の支持部と、
各下部電極の側壁部の第1の支持部で覆われていない外壁側面の少なくとも一部に接するように、前記上部電極内に埋め込まれた第２の支持部と、
各下部電極の第1及び第２の支持部で覆われていない部分と、前記上部電極の間に設けられた容量絶縁膜と、
を有する、複数のキャパシタを備えた半導体装置に関する。
【００１０】
他の実施形態は、
下部絶縁膜を形成する工程と、
前記下部絶縁膜を貫通するように複数の第１のホールを形成する工程と、
各第１のホールの内壁側面上に第１の支持部をサイドウォール状に形成する工程と、
前記下部絶縁膜上に、上部絶縁膜及びサポート膜をこの順に形成する工程と、
前記複数の第１のホール上に、前記上部絶縁膜及びサポート膜を貫通するように複数の第２のホールを形成することにより、前記第１及び第２のホールからなる複数のキャパシタホールを形成する工程と、
各キャパシタホール内の露出した内壁の側面及び底面並びに前記第１の支持部を覆うように、下部電極を形成する工程と、
各下部電極の外壁側面の少なくとも一部に接するように前記サポート膜の一部を除去することにより、残留した前記サポート膜からなる第２の支持部を形成する工程と、
前記第２の支持部をマスクに用いて、前記上部及び下部絶縁膜を除去する工程と、
露出した下部電極の表面上に容量絶縁膜、及び上部電極をこの順に形成することにより、キャパシタを得る工程と、
を有する半導体装置の製造方法に関する。
【００１１】
他の実施形態は、
層間絶縁膜及びサポート膜をこの順に形成する工程と、
前記層間絶縁膜及びサポート膜を貫通するように複数のキャパシタホールを形成する工程と、
各キャパシタホールの内壁側面上に支持膜を形成する工程と、
各キャパシタホールの下部に第1の材料を埋め込む工程と、
前記第1の材料をマスクに用いて各キャパシタホール内に露出した支持膜を除去することにより、残留した支持膜からなる第1の支持部をサイドウォール状に形成する工程と、
前記第1の材料を除去する工程と、
各キャパシタホールの露出した内壁の側面及び底面並びに残留した第１の支持部を覆うように、下部電極を形成する工程と、
各下部電極の外壁側面の少なくとも一部に接するように前記サポート膜の一部を除去することにより、残留した前記サポート膜からなる第２の支持部を形成する工程と、
前記第２の支持部をマスクに用いて、前記層間絶縁膜を除去する工程と、
露出した下部電極の表面上に容量絶縁膜、及び上部電極をこの順に形成することにより、キャパシタを得る工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００１２】
微細化を行った場合であっても、下部電極の倒壊を防止して静電容量の大きいキャパシタ素子を容易に形成することができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施例の半導体装置を表す上面図である。
【図２】第１実施例の半導体装置を表す断面図である。
【図３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図５】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図６】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図７】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図８】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図９】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１０】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１１】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１２】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１５】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１６】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１７】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１８】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１９】第１実施例の半導体装置の下部電極を説明する図である。
【発明を実施するための形態】
【００１４】
半導体装置は、下部電極、容量絶縁膜、及び上部電極を有するキャパシタを複数、備える。各キャパシタの下部電極は、底部及び筒状の側壁部を有する。各下部電極の側壁部の底部側の端部（筒状の側壁部の軸方向において両端に存在する２つの端部のうち、底部に近接した底部に近い方の端部）の外壁側面上には、第１の支持部が設けられている。また、各下部電極の側壁部の外壁側面の間には、第1の支持部で覆われていない外壁側面の少なくとも一部に接するように第２の支持部が設けられている。半導体装置は、この第1及び第２の支持部によって、下部電極を高い機械的強度で支持することができる。この結果、微細化を行った場合であっても、下部電極の倒壊を防止して静電容量の大きいキャパシタ素子を容易に形成できる。
【００１５】
第１の半導体装置の製造方法では、複数の第1のホールを形成した後、各第１のホールの内壁側面上に第１の支持部を形成する。第1のホール上に第２のホールを形成することによって、第１及び第２のホールからなる複数のキャパシタホールを形成する。各キャパシタホールの露出した内壁の側面及び底面並びに第１の支持部を覆うように下部電極を形成した後、各下部電極の外壁側面の少なくとも一部に接するように残留したサポート膜からなる第２の支持部を形成する。この後、露出した下部電極の表面上に容量絶縁膜、上部電極を形成することにより、キャパシタを得る。
【００１６】
第２の半導体装置の製造方法では、層間絶縁膜及びサポート膜を貫通するように複数のキャパシタホールを形成した後、各キャパシタホールの内壁側面上に支持膜を形成する。次に、各キャパシタホールの下部の内壁側面上にのみ支持膜を残留させることにより第1の支持部を形成する。各キャパシタホールの露出した内壁の側面及び底面並びに残留した第１の支持部を覆うように下部電極を形成する。各下部電極の外壁側面の少なくとも一部に接するように、残留したサポート膜からなる第２の支持部を形成する。この後、露出した下部電極の表面上に容量絶縁膜、上部電極を形成することにより、キャパシタを得る。
【００１７】
第1及び第２の半導体装置の製造方法では、キャパシタの下部電極を支持するように第1及び第２の支持部を形成することができる。この第1及び第２の支持部によって、下部電極を高い機械的強度で支持することができる。この結果、微細化を行った場合であっても、下部電極の倒壊を防止して静電容量の大きいキャパシタ素子を容易に形成できる。
【００１８】
以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００１９】
（第１実施例）
以下では、図面を参照して、本実施例を説明する。図１は、本実施例の半導体装置に係るＤＲＡＭ素子のメモリセル部の平面構造を示す概念図であり、簡略化のためにメモリセルを構成する一部の要素のみを示している。図１の右手側は、後述する、ワード配線Ｗとなるゲート電極５とサイドウォール５ｂとを切断する面を基準とした平面図に、活性領域Ｋとビット配線６とを透過的に示している。
【００２０】
図２は、図１のＡ−Ａ’線に対応する断面模式図である。これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００２１】
メモリセル部は図２に示すように、メモリセル用のＭＯＳトランジスタＴｒと、ＭＯＳトランジスタＴｒに複数のコンタクトプラグを介して接続されたキャパシタ素子（容量部）Ｃａとから概略構成されている。
【００２２】
図１、図２において、半導体基板１は所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により酸化シリコン膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施例では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００２３】
本実施例では図１に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置された、６Ｆ２型メモリセルのレイアウトを形成している。各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒのソース／ドレイン電極として機能する。ソース／ドレイン電極（不純物拡散層）の真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置が規定されている。
なお、活性領域Ｋの形状や整列方向は、図１の配置に限定されるべきものではない。
【００２４】
図１の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線６が延設され、このビット配線６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図１の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図２に示されるゲート電極５を含むように構成されている。
【００２５】
本実施例では、ＭＯＳトランジスタＴｒが、溝型のゲート電極を備えている場合を一例として示したが、他の構造のＭＯＳトランジスタＴｒでメモリセルを構成してもよい。例えば、溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳトランジスタを使用することも可能である。
【００２６】
図２の断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース／ドレイン電極として機能する不純物拡散層８が離間して形成され、個々の不純物拡散層８の間に、溝型のゲート電極５が形成されている。
【００２７】
ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型またはＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００２８】
また、図２に示すように、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５の側壁には窒化シリコン（Ｓｉ3Ｎ4）などの絶縁膜によるサイドウォール５ｂが形成されている。ゲート電極５上にも窒化シリコンなどの絶縁膜５ｃが形成され、ゲート電極５の上面を保護している。
【００２９】
不純物拡散層８は、半導体基板１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。この基板コンタクトプラグ９は、図１に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール５ｂによって規定される、セルフアライン構造となっている。
【００３０】
図２に示すように、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように第１の層間絶縁膜４が形成され、第１の層間絶縁膜４を貫通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、基板コンタク部２０５ａの位置に配置され、基板コンタクトプラグ９と導通している。ビット線コンタクトプラグ４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ４Ａに接続するようにビット配線６が形成されている。ビット配線６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
【００３１】
ビット配線６を覆うように、第２の層間絶縁膜７が形成されている。第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通して、基板コンタクトプラグ９に接続するように容量コンタクトプラグ７Ａが形成されている。容量コンタクトプラグ７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
【００３２】
第２の層間絶縁膜７上には、容量コンタクトパッド１０が配置されており、容量コンタクトプラグ７Ａと導通している。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で形成されている。
【００３３】
容量コンタクトパッド１０を覆うように、窒化シリコンを用いたストッパー絶縁膜１１が形成されている。ストッパー絶縁膜１１を貫通して、容量コンタクトパッド１０と接続するようにキャパシタ素子Ｃａが形成されている。
【００３４】
キャパシタ素子Ｃａは下部電極１３と上部電極１５の間に容量絶縁膜（図示せず）を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１０と導通している。
【００３５】
図２中の下部電極１３を拡大して表示したものを図１９Ａ、Ｂに示す。図１９Ａに示すように、下部電極は底部２６及び筒状の側壁部２５からなる。図１９Ｂに示すように、筒状の側壁部の軸方向２９の両側に位置する端部のうち、底部側に近い位置に存在し該底部に近接する端部２８の外壁側面上には、窒化シリコンを用いて第1の支持部３１が設けられている。この端部２８の外径Ｌ1は、第1の支持部３１の膜厚分だけ、第1の支持部で覆われていない側壁部２７の外径Ｌ2よりも小さくなっている。
【００３６】
また、隣接する下部電極１３を接続し、所定の方向に延在するように窒化シリコンを用いて形成したサポート膜（１４）によって、第２の支持部１４Ｓが形成されている。
【００３７】
第1の支持部３１および第２の支持部１４Ｓによって、下部電極３１を高い機械的強度で支持することができる。この結果、微細化を行った場合であっても、下部電極１３が製造工程の途中において倒壊しないように保持することができ、静電容量の大きいキャパシタ素子を容易に形成できる。
【００３８】
ＤＲＡＭ素子のメモリセル部以外の領域（周辺回路領域等）には記憶動作用のキャパシタ素子は配置されず、ストッパー絶縁膜１１上には、酸化シリコン等で形成した第３の層間絶縁膜（図示せず）が形成されている。
【００３９】
メモリセル部においては、キャパシタ素子Ｃａ上には第４の層間絶縁膜２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層２１、表面保護膜２２が形成されている。
【００４０】
次に、本実施例の半導体装置の製造方法について、図３〜図１４を参照して説明する。図３〜図１３は、メモリセル部（図１及び１４）のＡ−Ａ’線に対応する断面模式図である。
【００４１】
図３に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン等の絶縁膜を埋設した素子分離領域３を、活性化領域Ｋ以外の部分に形成する。
【００４２】
次に、ＭＯＳトランジスタＴｒのゲート電極用の溝パターン２を形成する。溝パターン２は半導体基板１のシリコンをフォトレジストで形成したパターン（図示せず）をマスクとして異方性エッチングをすることによって形成する。
【００４３】
次に、図４に示すように、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成する。ゲート絶縁膜としては、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。
【００４４】
この後に、ゲート絶縁膜５ａ上にモノシラン（ＳｉＨ4）及びフォスヒン（ＰＨ3）を原料ガスとしたＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターン２の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。
【００４５】
次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を５０ｎｍ程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜からなる積層膜が、後述する工程を経てゲート電極５に形成される。
【００４６】
次に、ゲート電極５を構成することになる金属膜上に、モノシランとアンモニア（ＮＨ3）を原料ガスとして、ＣＶＤ法により、窒化シリコンからなる絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。次に、絶縁膜５ｃ上にフォトレジスト（図示せず）を塗布し、ゲート電極５形成用のマスクを用い、フォトリソグラフィ法によりゲート電極５形成用のフォトレジストパターンを形成する。
【００４７】
そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜５ｃをエッチングする。フォトレジストパターンを除去した後、絶縁膜５ｃをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極５を形成する。ゲート電極５はワード線Ｗ（図１）として機能する。
【００４８】
次に、図５に示すように、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域に不純物拡散層８を形成する。この後に、ＬＰ−ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極５の側壁にサイドウォール５ｂを形成する。
【００４９】
次に、ゲート電極上の絶縁膜５ｃ及び側面の絶縁膜５ｂを覆うように、ＣＶＤ法により酸化シリコン等の層間絶縁膜（図示せず）を形成した後に、ゲート電極５に由来する凹凸を平坦化するため、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、表面の研磨を行う。表面の研磨はゲート電極上の絶縁膜５ｃの上面が露出した時点で停止する。
【００５０】
この後に、図６に示したように基板コンタクトプラグ９を形成する。具体的には、まず、図１の基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行い、先に形成した層間絶縁膜を除去する。開口は窒化シリコンで形成されている絶縁膜５ｃ、５ｂを利用してセルフアラインにてゲート電極５の間に設けることができる。この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積した後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法にて研磨を行い、絶縁膜５ｃ上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ９とする。
【００５１】
この後に、ＣＶＤ法により、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように、酸化シリコンからなる第１の層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ＣＭＰ法により、第１の層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。
【００５２】
次に、図７に示したように、第１の層間絶縁膜４に対して、図１の基板コンタクト部２０５ａの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、ビット線コンタクトプラグ４Ａを形成する。
【００５３】
この後に、ビット線コンタクト４Ａと接続するようにビット配線６を形成する。ビット配線６を覆うように、酸化シリコン等で第２の層間絶縁膜７を形成する。
【００５４】
次に、図８に示したように、第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通するように、図１の基板コンタクト部２０５ｂ、２０５ｃの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、容量コンタクトプラグ７Ａを形成する。
【００５５】
第２の層間絶縁膜７上に、タングステンを含む積層膜を用いて容量コンタクトパッド１０を形成する。容量コンタクトパッド１０は容量コンタクトプラグ７Ａと導通し、後に形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようなサイズで配置する。
【００５６】
この後に、容量コンタクトパッド１０を覆うように、ＬＰ−ＣＶＤ法にて形成した窒化シリコン膜を用いてストッパー絶縁膜１１を、３０〜６０ｎｍの厚さで堆積する。引き続き、ストッパー絶縁膜１１上に、ＣＶＤ法にて酸化シリコンを１００〜４００ｎｍの膜厚で堆積し、支持絶縁膜３０（下部絶縁膜に相当する）を形成する。
【００５７】
次に、図９に示したように、指示絶縁膜３０およびストッパー絶縁膜１１を貫通する開口（第1のホール）３０Ａをドライエッチングで形成する。開口３０Ａの底部では、容量コンタクトパッド１０の上面が露出する。
【００５８】
本実施例では、開口３０Ａのアスペクト比は十分小さいので、窒化シリコンからなるストッパー膜への加工は容易であるが、ストッパー絶縁膜１１の膜厚をできるだけ薄く形成しておくことにより、窒化シリコンの膜応力によって半導体基板１に反りが生じることを抑制できると言う効果も得られる。このため、ストッパー絶縁膜は１００ｎｍ以下の膜厚となるように形成することが好ましい。
【００５９】
また、本実施例では、ストッパー絶縁膜１１の膜厚を厚くしてキャパシタの下部電極の保持強度を高める必要が無いので、後に説明するフッ酸を用いた湿式エッチングでの薬液ストッパーとしての機能を有する最小の膜厚に設定することができる。
【００６０】
引き続き、２０〜６０ｎｍ程度の膜厚の窒化シリコンを堆積した後にエッチバックを行い、開口３０Ａの内部にサイドウォール状の第1の支持部３１を形成する。
【００６１】
次に、図１０に示したように、酸化シリコン等で第３の層間絶縁膜１２（上部絶縁膜に相当する）を、１．５〜２μｍの厚さで堆積した後に、ＣＶＤ法またはＡＬＤ法を用いた窒化シリコンによってサポート膜１４を５０ｎｍ程度の厚さに堆積する。なお、支持絶縁膜および第３の層間絶縁膜は共に酸化シリコンからなるため、図１０以降では支持絶縁膜と第３の層間絶縁膜１２の境界は示さない。
【００６２】
引き続き、ドライエッチングによって、サポート膜１４および第３の層間絶縁膜１２を貫通する開口１２Ａ（第２のホールに相当する）を形成する。開口１２Ａは先に形成した開口３０Ａの上部に位置するように設ける。これによって、開口３０Ａ及び開口１２Ａからなるキャパシタホールが形成される。開口１２Ａの底部では容量コンタクトパッド１０の上面が露出する。開口１２Ａを形成する際のドライエッチングにおいては、酸化シリコンの窒化シリコンに対する選択比が十分に大きい条件を用いることで、第1の支持部３１を開口１２Ａ内に残存させることができる。本実施例では開口１２Ａの底部には最初から窒化シリコンの層が存在していないので、アスペクト比の高い開口を形成する場合にも加工が容易である。
【００６３】
キャパシタ素子を形成する概略の位置を平面図として図１４に示す。図１４において開口１２Ａの位置にキャパシタ素子の下部電極が形成される。図１４においては、容量コンタクトパッド、ビット配線の記載は省略した。
【００６４】
開口１２Ａを形成後に、キャパシタ素子の下部電極１３を形成する。まず、図１１に示したように、開口１２Ａの内部を完全には充填しない膜厚（例えば１０〜２０ｎｍ）で窒化チタン膜１３ａを堆積する。下部電極の材料としては窒化チタン以外の金属膜も使用可能である。
【００６５】
次に、図１２に示したように開口１２Ａの内部を酸化シリコン膜５０等で充填し、開口１２Ａ内部の窒化チタン膜１３ａを保護する。この後に、ＣＭＰ法によって開口１２Ａ内の窒化チタン膜１３ａの上端が露出するまで研磨を行うことで開口１２Ａ内に下部電極１３を形成する。引き続き、フォトレジストで形成したパターンをマスクとしてサポート膜１４のパターニングを行い、第２の支持部１４Ｓを形成する。第２の支持部１４Ｓのパターン配置の具体例を図１４に示す。
【００６６】
第２の支持部１４Ｓのパターンは、フォトマスク上ではＸ方向に延在する帯状のパターンとして配置されている。開口１２Ａの内部には、最初からサポート膜１４は存在していないので、フォトマスクから転写されて最終的に形成される支持部１４Ｓは、開口１２Ａの外部に位置する領域のみが残留するように形成される。
【００６７】
第２の支持部１４Ｓは、延在する方向において隣接する下部電極１３の間を連結すると共に、メモリセル領域の端部まで延在して配置されることにより、下部電極１３を支持する機能を有する。また、第２の支持部１４Ｓを形成するためのサポート膜１４はメモリセル領域外（周辺回路領域）の上面を覆うように形成されており、湿式エッチングの際にメモリセル領域外に薬液（フッ酸）が浸透するのを防止する機能も備えている。
【００６８】
なお、第２の支持部１４Ｓの形状および延在する方向は、図１４に示した形状には限定されない。また、第２の支持部１４Ｓは個々の開口１２Ａに対して、少なくとも一部の領域で重なっていればよい。
【００６９】
次に、図１３に示したように、フッ酸（ＨＦ）を用いた湿式エッチングを行うことにより、メモリセル部の第３の層間絶縁膜１２を除去して、下部電極１３の外壁を露出させる。窒化シリコンで形成されているストッパー絶縁膜１１は、この湿式エッチングの際のストッパー膜として機能し、下層に位置するＭＯＳトランジスタ等の素子がエッチングによってダメージを受けることを防止する。またメモリセル部以外の領域においては、第３の層間絶縁膜１２の上面に堆積したサポート膜１４を残存させておくことにより、湿式エッチングに際して薬液が浸透するのを防止することができる。
【００７０】
本実施例では、第1の支持部３１が容量コンタクトパッド１０およびストッパー絶縁膜１１と固着することにより、下部電極の下端を保持する。また、下部電極の上端は第２の支持部によって保持されている。この２つの支持部によって下部電極１３が強固に保持されることで、湿式エッチングに際して下部電極１３が倒壊するのを防止できる。
【００７１】
次に、下部電極１３の側壁表面を覆うように、容量絶縁膜（図示せず）を形成する。容量絶縁膜としては例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）や、それらの積層体等の高誘電体膜を使用できる。
【００７２】
次に、図２に示すように、キャパシタ素子の上部電極１５を窒化チタン等で形成する。下部電極１３と上部電極１５によって容量絶縁膜を挟むことにより、キャパシタ素子が形成される。この後、酸化シリコン等で第４の層間絶縁膜２０を形成する。メモリセル部では、キャパシタ素子の上部電極１５に電位を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。この後に、上層の配線層２１をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。さらに、表面の保護膜２２を酸窒化シリコン（ＳｉＯＮ）等で形成すればＤＲＡＭ素子のメモリセル部が完成する。
【００７３】
（第２実施例）
図８の容量コンタクトパッド１０の形成工程までは、第１実施例と同様に形成する。以下、図１５〜１８を参照して、本実施例の容量コンタクトパッド１０よりも上部の構造の製造方法を説明する。
【００７４】
図１５に示すように、容量コンタクトパッド１０を覆うように、窒化シリコンを用いたストッパー絶縁膜１１と酸化シリコンを用いた第３の層間絶縁膜１２を順次形成する。この後に開口１２Ａ（キャパシタホールに相当する）を、第３の層間絶縁膜１２とストッパー絶縁膜１１を貫通するように形成する。ストッパー絶縁膜をできるだけ薄く（３０〜６０ｎｍ程度）形成しておくことで、開口１２Ａの加工を容易に実施できる。
【００７５】
図１６に示すように、開口１２Ａの内壁を覆うように２０〜５０ｎｍの膜厚の窒化シリコンを形成した後にエッチバックを行い、窒化シリコン膜３１ａ（支持膜に相当する）をサイドウォール状に開口１２Ａ内に残存させる。窒化シリコンを２０〜５０ｎｍの膜厚で形成しておくことにより、アスペクト比の大きい開口１２Ａの底部においても、窒化シリコンを除去して、容量コンタクトパッド１０を露出させることができる。
【００７６】
図１７に示すように、ポリシラザン等（第1の材料に相当する）の塗布系絶縁膜５１で開口１２Ａ内を充填した後にエッチバックを行う。これにより、開口１２Ａの底部に１００〜４００ｎｍの膜厚で塗布系絶縁膜５１を残存させる。
【００７７】
図１８に示すように、加熱したリン酸を薬液として用いた湿式エッチングによって、塗布系絶縁膜５１で覆われていない部分の窒化シリコン膜３１ａを除去する。これによって、残留した窒化シリコン膜３１ａからなる第1の支持部が形成される。開口１２Ａの底面から第1の支持部の上端までの高さ（図１８中のＬ3）は、塗布系絶縁膜５１の膜厚と同じであり、１００〜４００ｎｍとなる。この際、窒化シリコンで形成されているサポート膜１４のエッチングも進行するので、サポート膜１４が残存するように湿式エッチングの時間を制御する。また、あらかじめ、サポート膜１４の膜減り分を厚めにした膜厚でサポート膜１４の形成をおこなっておくことが好ましい。
【００７８】
引き続き希釈したフッ酸を薬液として用いた湿式エッチングによって、塗布系絶縁膜５１を除去する。ポリシラザン等の塗布系絶縁膜は、ＣＶＤ法で形成した酸化シリコンよりもフッ酸に対するエッチング速度が非常に速い。このため、塗布系絶縁膜５１を湿式エッチングによって選択的に除去できる。但し、この湿式エッチングに際して第３の層間絶縁膜１２のエッチングもわずかに進行するので、隣接する開口１２Ａ間が短絡しないようにエッチング時間を制御する。
【００７９】
以上の工程により、開口１２Ａの底部に、第1の支持部３１が形成される。引き続き、第１実施例で説明した図１１以降の工程を実施することで、半導体装置が完成する。
【００８０】
本実施例では、第１実施例における開口３０Ａ（図９）の形成が不要なため、フォトリソグラフィを用いたマスク形成工程を削減できる。また、開口３０Ａと開口１２Ａ間の位置あわせ（アライメント）も不要となる。
【符号の説明】
【００８１】
１  半導体基板
２  溝パターン
３  素子分離領域
４  第１の層間絶縁膜
４Ａ  ビット線コンタクトプラグ
５  ゲート電極
５ａ  ゲート絶縁膜
５ｂ  サイドウォール
５ｃ  絶縁膜
６  ビット配線
７  第２の層間絶縁膜
７Ａ  容量コンタクトプラグ
８  不純物拡散層
９  基板コンタクトプラグ
１０  容量コンタクトパッド
１１  ストッパー絶縁膜
１２  第３の層間絶縁膜
１２Ａ  開口
１３  下部電極
１３ａ  窒化チタン膜
１４  サポート膜
１４Ｓ  第２の支持部
１５  上部電極
２０  第４の層間絶縁膜
２１  配線層
２２  表面保護膜
２５  側壁部
２６  底部
２７  上部
２８  端部
２９  軸方向
３０  支持絶縁膜
３０Ａ  開口
３１  第１の支持部
３１ａ  窒化シリコン膜
５０  酸化シリコン膜
５１  塗布系絶縁膜
２０５ａ、２０５ｂ、２０５ｃ  基板コンタクト部
Ｃａ  キャパシタ素子
Ｋ  活性領域
Ｌ1  上部の外径
Ｌ2  下部の外径
Ｌ3  高さ
Ｔｒ  ＭＯＳトランジスタ
Ｗ  ワード配線
【図１】
2012009741.tif 000003
【図２】
2012009741.tif 000004
【図３】
2012009741.tif 000005
【図４】
2012009741.tif 000006
【図５】
2012009741.tif 000007
【図６】
2012009741.tif 000008
【図７】
2012009741.tif 000009
【図８】
2012009741.tif 000010
【図９】
2012009741.tif 000011
【図１０】
2012009741.tif 000012
【図１１】
2012009741.tif 000013
【図１２】
2012009741.tif 000014
【図１３】
2012009741.tif 000015
【図１４】
2012009741.tif 000016
【図１５】
2012009741.tif 000017
【図１６】
2012009741.tif 000018
【図１７】
2012009741.tif 000019
【図１８】
2012009741.tif 000020
【図１９】
2012009741.tif 000021