(57)【要約】【課題】半導体装置において、フレア補正されたＥＵＶリソグラフィ用のマスクを用いることにより、所望する電気的特性を有し、微細でかつ寸法精度の高い集積回路を実現することのできる技術を提供する。【解決手段】ゲートマスクパターンとフレア補正用ダミーマスクパターンとを有する転写用ゲート層マスクパターンが形成されたマスクを用いて、半導体基板１の主面に形成された導電体膜上にレジストパターンを形成した後、このレジストパターンをマスクとして導電体材料をエッチングすることにより、ゲート電極５およびダミーパターン６を形成するが、ダミーパターン６は、アイソレーション２上のみに配置し、アイソレーション２により画された活性領域上には形成しない。【選択図】図１
2012083636.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）半導体基板の主面に絶縁膜からなるアイソレーションを形成し、前記アイソレーションにより活性領域を画する工程；
（ｂ）前記活性領域の前記半導体基板の主面にゲート絶縁膜を形成する工程；
（ｃ）前記アイソレーションおよび前記ゲート絶縁膜上に導電体材料を堆積する工程；
（ｄ）前記導電体材料上にレジスト膜を塗布する工程；
（ｅ）ゲートマスクパターンとフレア補正用ダミーマスクパターンとを有する転写用ゲート層マスクパターンが形成されたマスクを用いて前記レジスト膜に対して露光を施し、さらに現像処理を施すことにより、レジストパターンを形成する工程；
（ｆ）前記レジストパターンをマスクとして前記導電体材料をエッチングすることにより、ゲート層およびダミーパターンを形成する工程、
ここで、前記ダミーパターンは、前記アイソレーション上のみに形成されている。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記（ｅ）工程で使用する前記マスクの前記転写用ゲート層マスクパターンは、
（ｅ１）第１次ゲートマスクパターンに対する第１次フレア補正用ダミーマスクパターンを生成する工程；
（ｅ２）アイソレーションマスクパターンを所望する補正量で小さくしたレッセンアイソレーションマスクパターンを図形演算法により生成する工程；
（ｅ３）前記第１次フレア補正用ダミーマスクパタ−ンと前記レッセンアイソレーションマスクパターンとのＡＮＤパターンからなる第２次フレア補正用ダミーマスクパターンを生成する工程；
（ｅ４）前記第１次ゲートマスクパターンと前記第２次フレア補正用ダミーマスクパターンとのＯＲパターンを生成し、前記ＯＲパターンに対してフレア量を計算する工程；
（ｅ５）前記フレア量の計算に基づいて前記第１次ゲートマスクパターンに対してフレア補正を行い、第２次ゲートマスクパターンを生成する工程；
（ｅ６）前記第２次ゲートマスクパターンと前記第２次フレア補正用ダミーマスクパターンとのＯＲパターンからなる前記転写用ゲート層マスクパターンを生成する工程、
により形成されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、前記（ｅ３）工程では、一部に前記レッセンアイソレーションマスクパターンと重ならない部分を有する前記第１次フレア補正用ダミーマスクパターンにおいては、前記レッセンアイソレーションマスクパターンと重ならない部分を削除することを特徴とする半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法において、前記（ｅ３）工程では、一部に前記レッセンアイソレーションマスクパターンと重ならない部分を有する前記第１次フレア補正用ダミーマスクパターンを全て削除することを特徴とする半導体装置の製造方法。
【請求項５】
請求項２記載の半導体装置の製造方法において、前記（ｅ２）工程における前記図形演算法の補正量は、前記アイソレーションマスクパターンと前記第１次ゲートマスクパターンとの合わせズレ量、前記アイソレーションの形成寸法ばらつき、前記ゲート層の形成寸法ばらつき、および予め定めたマージン量を含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記ダミーパターンの上面視における形状は四角形状であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記マスクはＥＵＶリソグラフィ用のマスクであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、波長が１３．５ｎｍ付近のＥＵＶ（Extreme Ultra-Violet）光を照射するＥＵＶリソグラフィを用いた半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置の製造過程においては、ウエハの主面上にパターンを形成する技術としてリソグラフィが用いられている。このリソグラフィには主に投影露光装置が用いられ、この投影露光装置に装着したフォトマスクを透過した露光光をウエハの主面上に塗布されたレジストに照射することにより、フォトマスクに形成されたマスクパターンがレジストに転写される。
【０００３】
近年、半導体素子の高集積化および半導体素子の動作速度の高速化が要求されており、これらの要求に応えるためにパターンの微細化が進められている。この微細化の要求に応えるため、露光波長の短波長化などにより、投影像の解像度を向上する努力がなされている。例えば紫外線よりも１桁以上波長の短い波長１３．５ｎｍのＥＵＶ光を照射するＥＵＶリソグラフィが検討されている。
【０００４】
しかし、ＥＵＶリソグラフィでは、露光波長が短いことと、マスクを含め光学系が反射系であることから、露光光が所望以外の方向に散らばって迷光の源となる、いわゆるフレアが大きな問題となる。フレアはいくつかの種類に分類されるが、ＥＵＶリソグラフィを中心に特に大きな問題となっているのがローカルフレアと呼ばれるものである。ローカルフレアは、反射ミラーの表面に極僅かのラフネスがあるため、露光光の反射面において露光光が乱反射されるもので、所望以外の場所を露光してしまう。フレアがあると露光コントラストが低下し、露光裕度も小さくなる。フレア量（乱反射迷光の量）が周辺のマスクパターン密度で変化したときは、レジストパターンの寸法精度または形状が変化するという問題も生じる。
【０００５】
フレアの問題は、微細かつ高い寸法精度が要求され、さらにブライトフィールド部分が大きいゲート層パターンで特に問題となる。また、ロジック（Logic）回路またはＳＯＣ（System On Chip）では、マスクパターン密度が各々の場所で互いに異なり、場所ごとにフレア量が変化することから、一般にメモリ回路よりもフレアの補正処理に多大の負担がかかる。
【０００６】
そこで、このフレアの問題を解決する方法として、マスク上に形成されるオリジナルマスクパターンに対して周辺のマスクパターン密度に応じた寸法バイアスをかける、またはマスク上に形成されるオリジナルマスクパターンの周辺にフレア補正用ダミーマスクパターンを配置して周辺のマスクパターン密度を調整するという方法が、例えば米国特許第６８１５１２９号明細書（特許文献１）および米国特許第６８９８７６１号明細書（特許文献２）に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６８１５１２９号明細書
【特許文献２】米国特許第６８９８７６１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者が検討したところ、前述したフレア補正用ダミーマスクパターンを配置したマスクを用いることにより、フレアの問題が解決できることが分かった。しかしながら、そのマスクを用いて実際に集積回路を作製してみると、特定の回路において電気特性が所望する電気特性よりも劣化するという問題が生じた。
【０００９】
そこで、本発明者はその原因について詳細に調べた。その結果、マスク上に形成されたフレア補正用ダミーマスクパターンが転写されて、絶縁物ではないダミーパターンがウエハの主面上に形成されると、そのダミーパターンを介して半導体基板に形成された拡散層領域と上層の配線との間で電気的容量カップリングが生じ、この容量カップリングに起因した想定外のパスを通じて回路の電気特性が劣化することが分かった。
【００１０】
フレア補正用ダミーマスクパターンの転写によってウエハの主面上に形成されたダミーパターンにより生じる容量カップリングの一例を、図８を用いて説明する。図８（ａ）は半導体基板に形成された回路パターン（電界効果トランジスタ）のレイアウトを示す要部平面図、図８（ｂ）は同図（ａ）のＢ−Ｂ′線に沿った要部断面図である。図中、符号５１は半導体基板、符号５２はアイソレーション、符号５３は拡散層領域、符号５４はゲート絶縁膜、符号５５はゲート電極、符号５６はダミーパターン、符号５７は層間絶縁膜、符号５８は配線である。ここで、ダミーパターン５６はゲート電極５５を形成する際に、同時に、フレア補正用ダミーマスクパターンの転写によってウエハの主面上に形成されたダミーパターンである。また、ダミーパターン５６はゲート電極５５と同一層の導電体材料からなり、例えば不純物が添加された多結晶シリコン、多結晶シリコン上に金属を積層したポリメタル、またはタングステン（Ｗ）などの金属である。
【００１１】
図８に示すように、隣接する２つのゲート電極５５の間に、ダミーパターン５６が、半導体基板５１の主面上にゲート絶縁膜５４を介して形成されている。さらに、このダミーパターン５６上に層間絶縁膜５７を介して配線５８が形成されている。このような構造で電界効果トランジスタを動作させると、ダミーパターン５６を介した拡散層領域５３と配線５８との間で容量カップリングが生じる。そのため、所望する電気特性が得られない。
【００１２】
本発明の目的は、半導体装置において、フレア補正されたＥＵＶリソグラフィ用のマスクを用いることにより、所望する電気的特性を有し、微細でかつ寸法精度の高い集積回路を実現することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１５】
この実施の形態は、ゲートマスクパターンとフレア補正用ダミーマスクパターンとを有する転写用ゲート層マスクパターンが形成されたマスクを用いて、半導体基板の主面に形成された導電体膜上にレジストパターンを形成した後、このレジストパターンをマスクとして導電体材料をエッチングすることにより、ゲート層およびダミーパターンを形成する半導体装置の製造方法であって、ダミーパターンは、アイソレーション上のみに形成し、アイソレーションにより画された活性領域上には形成しない。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
半導体装置において、フレア補正されたＥＵＶリソグラフィ用のマスクを用いることにより、所望する電気的特性を有し、微細でかつ寸法精度の高い集積回路を実現することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施の形態によるフレア補正用ダミーマスクパターンを配置したマスクを用いてゲート電極を形成した電界効果トランジスタの構造を説明する図であり、（ａ）は半導体基板に形成された回路パターン（電界効果トランジスタ）のレイアウトを示す要部平面図、（ｂ）は同図（ａ）のＡ−Ａ′線に沿った要部断面図である。
【図２】本発明の一実施の形態によるフレア補正用ダミーマスクパターンをレイアウトする際のダミーパターン発生工程を示す工程図である。
【図３】本発明の一実施の形態による第１次ダミーマスクパターンを生成する工程から第２次フレア補正用ダミーマスクパターンを生成する工程までにおける図形発生方法の第１例を示すパターンレイアウト図である。
【図４】本発明の一実施の形態による第１次ダミーマスクパターンを生成する工程から第２次フレア補正用ダミーマスクパターンを生成する工程までにおける図形発生方法の第２例を示すパターンレイアウト図である。
【図５】本発明の一実施の形態による第１例の図面発生方法を半導体集積回路に適用したときの各種パターンのレイアウト図の一例である。
【図６】本発明の一実施の形態による第２例の図面発生方法を半導体集積回路に適用したときの各種パターンのレイアウト図の一例である。
【図７】本発明の一実施の形態によるＥＵＶＬ用マスクを説明する図であり、（ａ）はＥＵＶＬ用マスクの吸収体パターンが形成された面の上面図、（ｂ）はＥＵＶＬ用マスクの断面の一部を拡大して示す要部断面図である。
【図８】本発明者が検討した従来のフレア補正用ダミーマスクパターンの配置を説明する図であり、（ａ）は半導体基板に形成された回路パターン（電界効果トランジスタ）のレイアウトを示す要部平面図、（ｂ）は同図（ａ）のＢ−Ｂ′線に沿った要部断面図である。
【図９】本発明の一実施の形態による電界効果トランジスタの製造工程を説明する半導体基板の要部断面図である。
【図１０】図９に続く電界効果トランジスタの製造工程中の図９と同じ箇所の要部断面図である。
【図１１】図１０に続く電界効果トランジスタの製造工程中の図９と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２２】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
また、以下の実施の形態において、位相欠陥と言うときは、ＥＵＶリソグラフィ用のマスク（マスクブランクを含む）の基板上、またはその基板上の表面に堆積された多層膜中に形成された僅かな（例えば１〜２ｎｍ程度）高さや深さの欠陥であって、多層膜中を通るＥＵＶ光の位相を乱す欠陥を意図する。この欠陥があると、その部分の反射率が下がる。この欠陥は、基板上の異物、基板を研磨する際に生じるピットやスクラッチ状欠陥、あるいは多層膜を堆積中に混入する異物やボイドなどが源となる。モリブデン（Ｍｏ）とシリコン（Ｓｉ）とが交互に積層された多層膜中でＥＵＶ光が干渉を起こす結果、多層膜でＥＵＶ光が反射するが、ＥＵＶ光の波長は１３．５ｎｍと短いため、多層膜面に１．５ｎｍ程度の高さの歪みがあるとＥＵＶ光の位相が乱れて反射率が低下する。また、多層膜の表面が真っ平らであっても、その下の多層膜面に歪みがあると位相欠陥となり、反射率が低下する。
【００２４】
なお、位相欠陥と対比する欠陥として振幅欠陥があるが、これは主因が位相乱れではなく、幾何学的要素の表面散乱や吸収によるもので、位相欠陥よりも高さや深さが大きい。高さが４ｎｍ以上の欠陥では、一般に多層膜面の歪みはガウシャン形状のような分布を持つので、位相欠陥要素と振幅欠陥要素とを併せ持つこともある。しかし、以下の実施の形態においては、高さや深さが３ｎｍ以下であり、振幅欠陥要素が小さい欠陥、すなわち位相欠陥を対象とする。
【００２５】
本発明の実施の形態によるフレア補正用ダミーマスクパターンを配置したＥＵＶリソグラフィ用のマスク（以下、ＥＵＶＬ用マスクという）を用いてゲート電極が形成された電界効果トランジスタの構造を、図１を用いて説明する。図１（ａ）は半導体基板に形成された回路パターン（電界効果トランジスタ）のレイアウトを示す要部平面図、図１（ｂ）は同図（ａ）のＡ−Ａ′線に沿った要部断面図である。図中、符号１は半導体基板、符号２はアイソレーション、符号３は拡散層領域、符号４はゲート絶縁膜、符号５はゲート電極、符号６はダミーパターン、符号７は層間絶縁膜、符号８は配線である。ここで、ダミーパターン６はゲート電極５を形成する際に、同時に、フレア補正用ダミーマスクパターンの転写によってウエハの主面上に形成されたダミーパターンである。また、ダミーパターン６はゲート電極５と同一層の導電体材料からなり、例えば不純物が添加された多結晶シリコン、多結晶シリコン上に金属を積層したポリメタル、またはタングステン（Ｗ）などの金属である。
【００２６】
前述の図８を用いて説明した従来のフレア補正用ダミーマスクパターンを配置したＥＵＶＬ用マスクでは、フレア補正のみに着目している。このため、そのフレア補正用ダミーマスクパターンの一部はアイソレーションマスクパターンおよび活性領域マスクパターンと重なり合うように配置される。このＥＵＶＬ用マスクを用いてウエハの主面上にマスクパターンを転写すると、隣接する２つのゲート電極５５の間に、ゲート電極５５と同一層の導電体材料からなるダミーパターン５６が、半導体基板５１の主面上にゲート絶縁膜５４を介して形成されるため、容量カップリングが生じた。
【００２７】
しかし、本発明の実施の形態によるフレア補正用ダミーマスクパターンを配置したＥＵＶＬ用マスクでは、そのフレア補正用ダミーマスクパターンがアイソレーションマスクパターンとのみ重なり合うように配置されている。このＥＵＶＬ用マスクを用いてウエハの主面上にマスクパターンを転写すると、ゲート電極５と同一層の導電体材料からなるダミーパターン６は、アイソレーション２上のみに形成される。従って、ダミーパターン６を介して拡散層領域３と配線８との間で容量カップリングが生じない。
【００２８】
次に、本発明の実施の形態によるフレア補正用ダミーマスクパターンをレイアウトする際のフレア補正用ダミーマスクパターン発生工程を図２に示す工程図を用いて説明する。ここでは、電界効果トランジスタのゲート電極を形成する際に用いるＥＵＶＬ用マスクを例示し、そのフレア補正用ダミーマスクパターン発生工程等について説明する。
【００２９】
まず、工程Ｓ１に示すように、ゲート層オリジナルマスクパターン（第１次ゲートマスクパターン）に対する第１次フレア補正用ダミーマスクパターンを生成する。ここで、ゲート層オリジナルマスクパターンはゲート電極マスクパターンとゲート電極の引き出し配線マスクパターンとからなる。
【００３０】
次に、工程Ｓ２に示すように、アイソレーションマスクパターンを所望する補正量で小さくしたレッセン（lessen）アイソレーションマスクパターンを図形演算法により生成する。この図形演算法における補正量ｄは
ｄ＝ｄ１＋ｄ２＋ｄ３＋α                                    （式１）
とした。ここで、ｄ１は層間（アイソレーションマスクパターンとゲート層オリジナルマスクパターン）の合わせズレ量、ｄ２はアイソレーションの形成寸法ばらつき、ｄ３はゲート電極の形成寸法ばらつき、およびαは予め定めたマージン量である。αは最大フレア量によるＣＤ（Critical Dimension）の変化量を鑑みて設定される。
【００３１】
次に、工程Ｓ３に示すように、第１次フレア補正用ダミーマスクパタ−ンとレッセンアイソレーションマスクパターンとのＡＮＤパターンを図形演算法により生成し、それを第２次フレア補正用ダミーマスクパターンとして登録する。
【００３２】
工程Ｓ２において第１フレア補正用ダミーマスクパターンに対してフレア補正およびＯＰＣ（Optical Proximity Correction；光近接効果補正）による辺移動を行わなくても、第２次フレア補正用ダミーマスクパターンをアイソレーションマスクパターン上のみに発生させることができる。
【００３３】
次に、工程Ｓ４に示すように、ゲート層オリジナルマスクパターンと第２次フレア補正用ダミーマスクパターンとのＯＲパターンに対してフレア量を計算する。
【００３４】
次に、工程Ｓ５に示すように、フレア量の計算に基づいてゲート層オリジナルマスクパターンに対して辺移動を行うことによりフレア補正を行う。この際、必要に応じてこのゲート層オリジナルマスクパターンに対してのみＯＰＣも実施しておく。そしてフレア補正（またはフレア補正およびＯＰＣ）による辺移動を行った後のゲート層オリジナルマスクパターンを第２次ゲートマスクパターンとして登録する。
【００３５】
その後、工程Ｓ６に示すように、第２次ゲートマスクパターンと第２次フレア補正用ダミーマスクパターンとのＯＲパターンを転写用ゲート層マスクパターンとして登録し、その転写用ゲート層マスクパターンのデータを基にＥＵＶＬ用マスクを作製する。前述した工程Ｓ１〜工程Ｓ６により、第２次ゲートマスクパターンと、アイソレーションマスクパターン上にのみ発生した第２次フレア補正用ダミーマスクパターンとが配置されたＥＵＶＬ用マスクが作製される。
【００３６】
第２次フレア補正用ダミーマスクパターンに対してはフレア補正およびＯＰＣによる辺移動は行わない。これにより処理時間を短くすることができる。また、第２次フレア補正用ダミーマスクパターンに対して辺移動を行わないことから、辺移動によるフレア量の変化は少なくなる。フレア補正のため辺移動を行うとそれによりフレア量が変わってしまうが、第２次フレア補正用ダミーパターンに対してはフレア補正辺移動を行っていないので辺移動に伴うフレア量変化が小さくなり、本体ゲートパターンの寸法精度を高められるという効果がある。
【００３７】
図３は、前述した第１次フレア補正用ダミーマスクパターンを生成する工程（図２の工程Ｓ１）から第２次フレア補正用ダミーマスクパターンを生成する工程（図２の工程Ｓ３）までにおける図形発生方法の第１例を示すパターンレイアウト図である。図中、１１はアイソレーションマスクパターン、１２は活性領域マスクパターン、１３は第１次フレア補正用ダミーマスクパターン、１４はレッセンアイソレーションマスクパターン、１５はブロードン（broaden）活性領域マスクパターン、１６は第２次フレア補正用ダミーマスクパターンである。
【００３８】
図３（ａ）は、ゲート層オリジナルマスクパターンに対する第１次フレア補正用ダミーマスクパターン１３が生成された工程（図２の工程Ｓ１）における各種パターンのレイアウト図である。アイソレーションマスクパターン１１と活性領域マスクパターン１２とは相補関係にある。ここでは、第１次フレア補正用ダミーマスクパターン１３の一部が活性領域マスクパターン１２上に発生している。
【００３９】
図３（ｂ）は、アイソレーションマスクパターン１１を所望する補正量で小さくしてレッセンアイソレーションマスクパターン１４が生成された工程（図２の工程Ｓ２）における各種パターンのレイアウト図である。レッセンアイソレーションマスクパターン１４の相補として活性領域マスクパターン１２を太らせたブロードン活性領域マスクパターン１５が生成される。
【００４０】
図３（ｃ）は、レッセンアイソレーションマスクパターン１４と第１次フレア補正用ダミーマスクパターン１３とのＡＮＤパターンである第２次フレア補正用ダミーマスクパターン１６が図形演算法により生成された工程（図２の工程Ｓ３）における各種パターンのレイアウト図である。図３（ｄ）は、ここで発生させた第２次フレア補正用ダミーマスクパターン１６のみを抽出して示したレイアウト図である。
【００４１】
図４は、前述した第１次フレア補正用ダミーマスクパターンを生成する工程（図２の工程Ｓ１）から第２次フレア補正用ダミーマスクパターンを生成する工程（図２の工程Ｓ３）までにおける図形発生方法の第２例を示すパターンレイアウト図である。前述した第１例の図形発生方法では、第１次フレア補正用ダミーマスクパターン１３のうちブロードン活性領域マスクパターン１５と重なり合う部分を削除したが、第２例の図形発生方法では、ブロードン活性領域マスクパターン１５と重なり合う部分を一部にでも有する第１次フレア補正用ダミーマスクパターン１３は全て削除する。
【００４２】
図４（ａ）は、前述した図３（ａ）と同様である。すなわち、ゲート層オリジナルマスクパターンに対する第１次フレア補正用ダミーマスクパターン１３が生成された工程（図２の工程Ｓ１）における各種パターンのレイアウト図である。アイソレーションマスクパターン１１と活性領域マスクパターン１２とは相補関係にある。
【００４３】
図４（ｂ）は、前述した図３（ｂ）と同様である。すなわち、アイソレーションマスクパターン１１を所望する補正量で小さくしてレッセンアイソレーションマスクパターン１４が生成された工程（図２の工程Ｓ２）における各種パターンのレイアウト図である。レッセンアイソレーションマスクパターン１４の相補として活性領域マスクパターン１２を太らせたブロードン活性領域マスクパターン１５が生成される。
【００４４】
図４（ｃ）は、ブロードン活性領域マスクパターン１５と重なり合う部分を一部にでも有する第１次フレア補正用ダミーマスクパターン１３が削除され、残された第１次フレア補正用ダミーマスクパターン１３を第２次フレア補正用ダミーマスクパターン１７とした工程（図２の工程Ｓ３）における各種パターンのレイアウト図である。図４（ｄ）は、ここで発生させた第２次フレア補正用ダミーマスクパターン１７のみを抽出して示したレイアウト図である。これにより、第２次フレア補正用ダミーマスクパターン１７を単純な図形のマスクパターンのみとすることができる。
【００４５】
第１例の図面発生方法では、第２次フレア補正用ダミーマスクパターン１６の密度変化を少なくできることからゲート層オリジナルマスクパターンの辺移動を少なくすることができ、またゲート層オリジナルマスクパターンの高い寸法精度が得やすいという利点がある。一方、第２例の図面発生方法では、第２次フレア補正用ダミーマスクパターン１７を単純な図形のマスクパターンのみで構成することができるので、マスク描画やその検査が容易になるという利点がある。
【００４６】
前述した第１例の図面発生方法を適用して形成された転写用ゲート層マスクパターンを有するＥＵＶＬ用マスクを用いて、電界効果トランジスタのゲート電極を形成した場合の半導体基板上における各種パターンのレイアウト図の一例を図５に示す。図５には、活性領域、ゲート層、およびダミーパターンのレイアウトを示している。図中、符号２１が活性領域、符号２２がゲート層、符号２３および２４がダミーパターンである。
【００４７】
第１例の図面発生方法では、ゲート層オリジナルマスクパターンに対して第１次フレア補正用ダミーマスクパターンを生成したときは、第１次フレア補正用ダミーマスクパターンはアイソレーションマスクパターンのみならず、活性領域マスクパターンと重なり合うように配置される。全ての第１次フレア補正用ダミーマスクパターンは四角形状である。このうち、アイソレーションマスクパターンとのみ重なり合う第１次フレア補正用ダミーマスクパターンは変形処理されないので、四角形状のまま第２次フレア補正用ダミーマスクパターンとなる。これに対して、活性領域マスクパターンと重なり合う部分を一部にでも有する第１次フレア補正用ダミーマスクパターンは変形処理されて、変形された第２次フレア補正用ダミーマスクパターンとなる。
【００４８】
このようにして生成された第２次フレア補正用ダミーマスクパターンを有する転写用ゲート層マスクパターンのデータを基にＥＵＶＬ用マスクを作製する。そして、ウエハの主面上に塗布されたレジストに対して、ＥＵＶＬ用マスクに形成された上記転写用ゲート層マスクパターンを露光転写する。
【００４９】
その結果、図５に示すように、活性領域２１を囲むアイソレーション上のみに四角形状の複数のダミーパターン２３および四角形状の一部が削られた複数のダミーパターン２４が形成される。なお、第１次フレア補正用ダミーマスクパターンを有する従来の転写用ゲート層マスクパターンと比べると、ダミーパターン２４では四角形状の一部が削られているため、ダミーパターン密度が変わる。しかし、ゲート層２２に対してはその分を見込んで辺の補正量に反映することができるので問題はない。
【００５０】
前述した第２例の図面発生方法を適用して形成された転写用ゲート層マスクパターンを有するＥＵＶＬ用マスクを用いて、電界効果トランジスタのゲート電極を形成した場合の半導体基板上における各種パターンのレイアウト図の一例を図６に示す。前述の図５と同様に、活性領域、ゲート層、およびダミーパターンのレイアウトを示している。図中、符号２１が活性領域、符号２２がゲート層、符号２３がダミーパターンである。
【００５１】
第１例の図面発生方法と同様に、第２例の図面発生方法では、ゲート層オリジナルマスクパターンに対して第１次フレア補正用ダミーマスクパターンを生成したときは、第１次フレア補正用ダミーマスクパターンはアイソレーションマスクパターンのみならず、活性領域マスクパターンとも重なり合うように配置され、全ての第１次フレア補正用ダミーマスクパターンは四角形状である。このうち、アイソレーションマスクパターンとのみ重なり合う第１次フレア補正用ダミーマスクパターンは変形処理されないので、四角形状のまま第２次フレア補正用ダミーマスクパターンとなる。これに対して、活性領域マスクパターンと重なり合う部分を一部にでも有する第１次フレア補正用ダミーマスクパターンは削除される。
【００５２】
このようにして生成された第２次フレア補正用ダミーマスクパターンを有する転写用ゲート層マスクパターンのデータを基にＥＵＶＬ用マスクを作製する。そして、ウエハの主面上に塗布されたレジストに対して、ＥＵＶＬ用マスクに形成された上記転写用ゲート層マスクパターンを露光転写する。
【００５３】
その結果、図６に示すように、活性領域２１を囲むアイソレーション上のみに四角形状の複数のダミーパターン２３のみが形成される。なお、第１次フレア補正用ダミーマスクパターンを有する従来の転写用ゲート層マスクパターンと比べると、ダミーパターン２３の数が少ないため、ダミーパターン密度が変わる。しかし、ゲート層２２に対してはその分を見込んで辺の補正量に反映することができるので問題はない。
【００５４】
ここで用いたＥＵＶＬ用マスクの構造の一例を、図７（ａ）および（ｂ）を用いて説明する。図７（ａ）はＥＵＶＬ用マスクの吸収体パターンが形成された面の上面図、図７（ｂ）はＥＵＶＬ用マスクの断面の一部を拡大して示す要部断面図である。
【００５５】
ＥＵＶ光の波長域では透過マスクブランクが使えないことから、低熱膨張材からなる基板（マスク基板）に、例えばモリブデン（Ｍｏ）とシリコン（Ｓｉ）とを交互に積層した多層膜反射基板を使用した。ここでは４０ペア（各層が４０層）の多層膜を用いたが、５０ペアまたは６０ペアなど、さらに積層された多層膜を用いることもできる。
【００５６】
図７（ａ）は、ＥＵＶＬ用マスクＭをパターン面（吸収体パターンが形成された面）から見たＥＵＶＬ用マスクＭの上面図である。ＥＵＶＬ用マスクＭの中央部には、半導体装置の回路パターンを有するデバイスパターンエリアＭＤＥを有し、周辺部には、ＥＵＶＬ用マスクＭの位置合せのためのマークまたはウェハアライメントマークなどを含むアライメントマークエリアＭＡ１、ＭＡ２，ＭＡ３，ＭＡ４が配置されている。
【００５７】
また、図７（ｂ）は、ＥＵＶＬ用マスクＭのデバイスパターンエリアＭＤＥにおける断面の一部を拡大して示す要部断面図である。ＥＵＶＬ用マスクＭのマスクブランクは、石英ガラスまたは低熱膨張ガラスからなる基板ＭＳと、基板ＭＳの主面に形成されたモリブデン（Ｍｏ）とシリコン（Ｓｉ）とを交互に積層（例えば各層が４０層）した多層膜ＭＬと、多層膜ＭＬ上に形成されたキャッピング層ＣＡＰと、基板ＭＳの裏面（主面と反対側の面）に形成されたＥＵＶＬ用マスクＭを静電チャックするためのメタル膜ＣＦとにより構成されている。キャッピング層ＣＡＰの材料としては、シリコン（Ｓｉ）、ルテニウム（Ｒｕ）、またはクロム（Ｃｒ）などが用いられる。本実施の形態では、主としてシリコン（Ｓｉ）を用いたが、他の材料を用いることもできる。
【００５８】
キャッピング層ＣＡＰの上面に、バッファ層ＢＵＦを介して吸収体パターンＡＢＳが形成されている。この吸収体パターンＡＢＳが、例えば前述した第１例または第２例の図面発生方法を適用して形成された転写用ゲート層マスクパターンである。
【００５９】
バッファ層ＢＵＦは、ＦＩＢ（Focused Ion Beam）による吸収体パターンＡＢＳの修正などの際、多層膜ＭＬなどにダメージまたは汚染などを与えないようにする機能を有し、反射面（吸収体パターンＡＢＳが形成されていない面）上のバッファ層ＢＵＦは最終的には除去される。バッファ層ＢＵＦとしてはクロム（Ｃｒ）またはクロムナイトライド（ＣｒＮ）などが用いられる。本実施の形態では、主としてクロム（Ｃｒ）を用いたが、他の材料を用いることもできる。吸収体パターンＡＢＳとしてはタンタル（Ｔａ）、タンタルボロンナイトライド（ＴａＢＮ）、タンタルナイトライド（ＴａＮ）などのＥＵＶ光を吸収する材料が用いられる。本実施の形態１では、主としてタンタルボロンナイトライド（ＴａＢＮ）を用いたが、他の材料を用いることもできる。また、図示はしないが、吸収体パターンＡＢＳの上面には、マスクパターン検査が高感度で実施できるように２５０ｎｍまたは１９３ｎｍ付近の欠陥検査光に対して反射率を抑えることのできる膜が形成されている。この膜は、例えば酸化処理などによって形成される。
【００６０】
次に、本発明の一実施の形態によるＥＵＶＬ用マスクを用いた電界効果トランジスタの製造方法の一例を図９〜図１１に示す半導体基板の要部断面図を用いて工程順に説明する。
【００６１】
まず、図９に示すように、例えばｐ型のシリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１を用意する。次に、素子分離領域に絶縁膜からなるアイソレーション２を形成した後、半導体基板１に不純物をイオン注入してｐ型ウェルＰＷを形成する。ｐ型ウェルＰＷにはｐ型の導電性を示す不純物（例えばボロン（Ｂ））をイオン注入する。
【００６２】
次に、半導体基板１の主面にゲート絶縁膜４を形成した後、ゲート絶縁膜４上に導電体膜５ａ、例えば多結晶シリコン膜を堆積する。続いて、導電体膜５ａ上にレジスト膜ＲＰを塗布した後、そのレジスト膜ＲＰに対して、前述した図面発生方法を適用して形成された転写用ゲート層マスクパターンを有するＥＵＶＬ用マスクを用いて露光を施し、さらに現像処理を施すことにより、レジスト膜ＲＰをパターニングする。このＥＵＶＬ用マスクにはゲート電極マスクパターン（ゲート電極の引き出し配線マスクパターンを含む）に加えて、フレア補正用ダミーマスクパターンが形成されており、これにより、半導体基板１の主面上に所望する形状のレジストパターンを形成することができる。
【００６３】
次に、図１０に示すように、レジストパターンをマスクとしたエッチングにより導電体膜５ａを加工してゲート電極５およびダミーパターン６を形成する。ここで、所望する形状のレジストパターンをマスクとしたエッチングが行えることから、所望する形状のゲート電極５を形成することができる。また、ダミーパターン６は全てアイソレーション２上に形成されることから、容量カップリングの発生を防止することができる。
【００６４】
次に、ゲート電極５の側壁にサイドウォールＳＷを形成する。続いて、ゲート電極５の両側のｐ型ウェルＰＷにｎ型の導電性を示す不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入し、ソース・ドレインとして機能するｎ型の拡散層領域３をゲート電極５およびサイドウォールＳＷに対して自己整合的に形成する。
【００６５】
次に、図１１に示すように、半導体基板１上に層間絶縁膜７を形成した後、レジストパターンをマスクとしたエッチングにより層間絶縁膜７を加工して接続孔（図示は省略）を形成する。この接続孔はｎ型の拡散層領域３上などの必要部分に形成する。続いて、接続孔の内部に、例えばタングステンを主導体とするプラグ（図示は省略）を形成した後、プラグに接続する第１層目の配線８を形成する。配線８は、例えばタングステンまたはアルミニウムを主導体とする導電体膜からなる。その後、さらに、上層の配線を形成するが、その図示および説明は省略する。
【００６６】
このように、本実施の形態によれば、フレア補正に有効なフレア補正用ダミーマスクパターンを配置したＥＵＶＬ用マスクが形成できるので、ウエハの主面上に微細でかつ寸法精度の高いレジストパターンを形成することができる。また、フレア補正用ダミーマスクパターンを配置したＥＵＶＬ用マスクを用いることにより、ウエハの主面上に回路動作には関係のないダミーパターンが形成されるが、このようなダミーパターンはアイソレーション上のみに形成されるので、ダミーパターンを介しての電気的容量カップリングの発生を防止することができる。従って、その容量カップリングに起因する想定外のパスを通じた回路の電気的特性の劣化を防ぐことができる。これらにより、フレア補正されたＥＵＶＬ用マスクを用いて、所望する電気的特性を有し、微細でかつ寸法精度の高い集積回路を実現することができる。さらに、ＥＵＶＬ用マスクを作製する際のフレア補正は、ゲート層オリジナルマスクパターンに対してのみ行うので、転送用ゲート層マスクパターンを有するマスクを作製する際のデータ容量が少なくなり、短時間でマスクデータを処理することができる。これにより、フレア補正用ダミーマスクパターンを配置したＥＵＶＬ用マスクの製造時間を短くすることができる。
【００６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６８】
本発明の実施の形態では、本発明者によって成された発明を、その背景となった利用分野である電界効果トランジスタのゲート電極の製造に適用した場合について説明したが、それに限定されるものではなく、絶縁物ではないフレア補正用のダミーパターンを有する半導体デバイスの製造に適用することができる。
【産業上の利用可能性】
【００６９】
本発明は、半導体装置の製造過程の一工程であるリソグラフィに用いるＥＵＶＬ用マスクの製造、およびＥＵＶＬ用マスクを用いた半導体装置の製造に適用することができる。
【符号の説明】
【００７０】
１  半導体基板
２  アイソレーション
３  拡散層領域
４  ゲート絶縁膜
５  ゲート電極
５ａ  導電体膜
６  ダミーパターン
７  層間絶縁膜
８  配線
１１  アイソレーションマスクパターン
１２  活性領域マスクパターン
１３  第１次フレア補正用ダミーマスクパターン
１４  レッセンアイソレーションマスクパターン
１５  ブロードン活性領域マスクパターン
１６，１７  第２次フレア補正用ダミーマスクパターン
２１  活性領域
２２  ゲート層
２３，２４  ダミーパターン
５１  半導体基板
５２  アイソレーション
５３  拡散層領域
５４  ゲート絶縁膜
５５  ゲート電極
５６  ダミーパターン
５７  層間絶縁膜
５８  配線
ＡＢＳ  吸収体パターン
ＢＵＦ  バッファ層
ＣＡＰ  キャッピング層
ＣＦ  メタル膜
Ｍ  ＥＵＶＬ用マスク
ＭＡ１，ＭＡ２，ＭＡ３，ＭＡ４  アライメントマークエリア
ＭＤＥ  デバイスパターンエリア
ＭＬ  多層膜
ＭＳ  基板
ＲＰ  レジスト膜
ＰＷ  ｐ型ウェル
ＳＷ  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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