(57)【要約】【課題】第１導電型の半導体層の表面部分に選択的に形成された複数の第２導電型領域を備える半導体装置において、結晶欠陥に起因するリーク電流の発生を抑える。【解決手段】ＭＯＳＦＥＴは、主面上にｎ型の炭化珪素ドリフト層２０が形成された炭化珪素基板１０を用いて形成される。炭化珪素ドリフト層２０の上面部には、選択的に形成されたｐ型の複数の第１ウェル領域３０が形成される。炭化珪素ドリフト層２０の基底面欠陥が存在する領域においては、炭化珪素ドリフト層２０の上面部に、一体的なｐ型の第２ウェル領域３１が第１ウェル領域３０に重ねて形成される。【選択図】図１
2012244083.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面上に形成された第１導電型のドリフト層と、
前記ドリフト層の上面部に選択的に離間して形成された第２導電型の複数の第１ウェル領域と、
前記ドリフト層の結晶欠陥が存在する領域において、前記結晶欠陥を平面視で包含して当該ドリフト層の上面部に離間せず一体的に形成された第２導電型の第２ウェル領域とを備える
ことを特徴とする半導体装置。
【請求項２】
前記第２ウェル領域は、前記複数の第１ウェル領域のうちの１つ以上に重ねて形成されている
請求項１記載の半導体装置。
【請求項３】
前記第２ウェル領域の底は、前記複数の第１ウェル領域の底よりも前記ドリフト層の表面から深い位置にある
請求項２記載の半導体装置。
【請求項４】
前記第２ウェル領域は、前記複数の第１ウェル領域のうちの２つ以上に跨っている
請求項２または請求項３記載の半導体装置。
【請求項５】
前記第２ウェル領域は、前記複数の第１ウェル領域と厚さおよび不純物濃度が同じである
請求項１記載の半導体装置。
【請求項６】
前記結晶欠陥は基底面欠陥である
請求項１から請求項５のいずれか一項記載の半導体装置。
【請求項７】
前記基底面欠陥は積層欠陥である
請求項６記載の半導体装置。
【請求項８】
前記半導体基板および前記ドリフト層は、化合物半導体である
請求項１から請求項７のいずれか一項記載の半導体装置。
【請求項９】
前記化合物半導体は、炭化珪素である
請求項１から請求項８のいずれか一項記載の半導体装置。
【請求項１０】
前記半導体基板の前記主面は、ｃ面から８°以内で傾斜している
請求項１から請求項９のいずれか一項記載の半導体装置。
【請求項１１】
ＭＯＳＦＥＴ、ＩＧＢＴ、ＪＢＳ、ＪＦＥＴのいずれかである
請求項１から請求項１０のいずれか一項記載の半導体装置。
【請求項１２】
（ａ）主面上に第１導電型のドリフト層を備える半導体基板を用意する工程と
（ｂ）前記ドリフト層内の結晶欠陥を検出してその位置を特定する結晶欠陥検査を行う工程と、
（ｃ）前記ドリフト層の上面部に、第２導電型の第１ウェル領域を離間して複数個形成する工程と、
（ｄ）特定された前記結晶欠陥の位置を含む領域における前記ドリフト層の上面部に、前記結晶欠陥を平面視で包含して離間せず一体的な第２導電型の第２ウェル領域を形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項１３】
前記工程（ｃ）は、前記第１ウェル領域の形成領域が開口された注入マスクを用いた第１のイオン注入によって行われ、
前記工程（ｄ）は、前記第２ウェル領域の形成領域が開口された注入マスクを用いた第２のイオン注入によって行われる
請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記第２のイオン注入では、前記第１のイオン注入よりも第２導電型の不純物を深く注入する
請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｃ）および（ｄ）は、前記第１ウェル領域の形成領域および前記第２ウェル領域の形成領域の両方が開口された注入マスクを用いたイオン注入によって同時に行われる
請求項１２記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｂ）で検出する前記結晶欠陥は基底面欠陥である
請求項１２から請求項１５のいずれか一項記載の半導体装置の製造方法。
【請求項１７】
前記基底面欠陥は積層欠陥である
請求項１６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、結晶欠陥に起因するリーク電流の低減を図る技術に関するものである。
【背景技術】
【０００２】
高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）を用いた半導体素子が有望視されており、インバータなどのパワー半導体装置への適用が期待されている。しかし炭化珪素半導体装置には、多くの解決すべき課題が残されている。
【０００３】
炭化珪素は、積層欠陥などの基底面欠陥、すなわち基底面内に形成された結晶欠陥が多いことが知られている。例えば半導体装置のドリフト層内の基底面転位は、ドリフト層内部に形成したｐｎ接合に逆バイアスが印加された状態において、リークパスとなることがある。そのため半導体装置が結晶欠陥を内在すると、オフ状態でも電流を遮断できない不良品となることがあり、歩留まりの低下を招く原因となる。
【０００４】
そのため炭化珪素半導体装置の結晶欠陥を含む領域に一定の処理を施すことにより、半導体装置の歩留まりを向上させる技術が各種提案されている（例えば下記の特許文献１，２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１３４７６０号公報
【特許文献２】特開２０００−００３９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
基底面欠陥は、基底面内に二次元的に形成された結晶欠陥であるため、基底面欠陥に起因するリーク電流が流れる方向は基底面に沿った方向になる。一方、リーク電流を起こす電子および正孔は、印加される電界が大きいほど強く加速されるため、リーク電流経路に平行な電界を抑えることができれば、リーク電流は小さくなる。よって基底面欠陥に起因するリーク電流を低減させるためには、基底面に沿った方向の電界強度を低減させることが有効である。
【０００７】
上記の特許文献１では、炭化珪素半導体装置であるショットキーバリアダイオードにおいて、結晶欠陥の１つであるマイクロパイプの影響を抑えるために、基板表面のマイクロパイプ近傍に選択的なイオン注入を行い、マイクロパイプを不活性化している。この方法では基底面欠陥に沿った方向の電界を抑えることは期待できない。
【０００８】
また特許文献２の技術は、炭化珪素半導体基板においてリーク電流の要因となる結晶欠陥を検出し、所望の歩留まりが得られないときはそれをＭＯＳデバイスの作成プロセスに流動させない、あるいは検出された結晶欠陥上がゲート酸化膜の形成領域にしないことにより、歩留まりの向上を図るものであり、積極的に結晶欠陥のリーク電流を抑えるものではない。
【０００９】
本発明は以上のような課題を解決するためになされたものであり、第１導電型の半導体層の表面部分に選択的に形成された複数の第２導電型の領域を備える半導体装置において、結晶欠陥に起因するリーク電流の発生を抑えることを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の主面上に形成された第１導電型のドリフト層と、前記ドリフト層の上面部に選択的に離間して形成された第２導電型の複数の第１ウェル領域と、前記ドリフト層の結晶欠陥が存在する領域において、前記結晶欠陥を平面視で包含して当該ドリフト層の上面部に離間せず一体的に形成された第２導電型の第２ウェル領域とを備えるものである。
【発明の効果】
【００１１】
本発明によれば、基底面欠陥等の結晶欠陥に起因するリーク電流の発生が抑えられるため、炭化珪素半導体装置の製造における歩留まりの向上およびそれによる低コスト化を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係る半導体装置の構成を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図８】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図９】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図１０】半導体装置の断面構造を模式的に示す図である。
【図１１】半導体装置内の電界分布の模式図である。
【図１２】半導体装置内の電位分布のシミュレーション結果を示す図である。
【図１３】半導体基板の表面に対する基底面の角度と基底面方向の電界強度との関係を表すシミュレーション結果を示す図である。
【図１４】第２ウェル領域の深さと基底面方向の電界強度との関係を表すシミュレーション結果を示す図である。
【図１５】実施の形態２に係る半導体装置の構成を示す断面図である。
【図１６】実施の形態２に係る半導体装置の製造方法を示す工程図である。
【発明を実施するための形態】
【００１３】
＜実施の形態１＞
図１は、実施の形態１に係る炭化珪素半導体装置である縦型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）の構成を示す断面図である。以下では、第１導電型をｎ型、第２導電型をｐ型と仮定するが、反対に第１導電型をｐ型、第２導電型をｎ型としてもよい。
【００１４】
図１のように、本実施の形態に係る半導体装置は、４Ｈのポリタイプを有するｎ型で低抵抗な炭化珪素の半導体基板（炭化珪素基板）１０と、その上面（第１主面）にエピタキシャル成長させたｎ型の炭化珪素ドリフト層２０を備えるエピタキシャル基板を用いて形成されている。炭化珪素基板１０は、第１主面の面方位が（０００１）面でありｃ軸方向に対して４°傾斜されている。
【００１５】
炭化珪素ドリフト層２０の上面部には、複数のｐ型の第１ウェル領域３０が、互いに離間して（所定の間隔を空けて）周期的に形成されている。第１ウェル領域３０は、ｐ型の不純物としてアルミニウム（Ａｌ）を含んでおり、炭化珪素ドリフト層２０の底面よりも浅く形成される。また、各第１ウェル領域３０内の表面部分には、ｎ型のソース領域４０が選択的に形成されている。ソース領域４０は、ｎ型の不純物として窒素（Ｎ）を含んでおり、第１ウェル領域３０よりも浅く形成される。
【００１６】
炭化珪素ドリフト層２０において、第１ウェル領域３０に隣接するｎ型領域（隣り合う第１ウェル領域３０に挟まれた領域）の部分はＪＦＥＴ（Junction Field Effect Transistor）領域と呼ばれ、当該ＭＯＳＦＥＴのオン動作時の電流経路となる。
【００１７】
炭化珪素ドリフト層２０上には、第１ウェル領域３０内のソース領域４０とＪＦＥＴ領域とを跨ぐように、酸化珪素のゲート絶縁膜５０を介してゲート電極６０が延在する。図１のように、ゲート絶縁膜５０およびゲート電極６０は、隣り合う第１ウェル領域３０のソース領域４０間に跨って形成されている。よってゲート絶縁膜５０およびゲート電極６０は、ＪＦＥＴ領域上にも延在している。
【００１８】
第１ウェル領域３０において、ゲート電極６０の下方に位置するソース領域４０とＪＦＥＴ領域との間の領域は、当該ＭＯＳＦＥＴのオン動作時に反転層（反転チャネル）が形成されるチャネル領域となる。
【００１９】
ゲート絶縁膜５０にはソース領域４０の上面を露出する開口が設けられており、その内部に、ソース領域４０（および第１ウェル領域３０の一部）と電気的に接続するソース電極７０が形成される。また炭化珪素基板１０の下面（第２主面）には、ドレイン電極８０が配設される。
【００２０】
なお、図示は省略するが、複数の第１ウェル領域３０が周期的に並ぶ領域を囲む外周部には、配線領域の確保や素子終端部の耐圧向上を目的として、オン電流が流れない領域（外周領域）が形成される。この外周領域に対し、その内側の複数の第１ウェル領域３０が並べて配設される領域は活性領域という。
【００２１】
図１においては、炭化珪素ドリフト層２０内に存在する基底面欠陥（積層欠陥を含む）が図示されている。同図の如く、本実施の形態の半導体装置は、炭化珪素ドリフト層２０の上面部における、平面視で基底面欠陥が存在する領域を含む領域一帯に、ｐ型の第２ウェル領域３１が、第１ウェル領域３０およびソース領域４０に重ねて形成される。つまりｐ型の第２ウェル領域３１は、炭化珪素ドリフト層２０における基底面欠陥が存在する領域の上部に、その基底面欠陥を平面視で包含して、離間せず連続的に（一体的に）形成される。第２ウェル領域３１は、ｐ型の不純物としてアルミニウム（Ａｌ）を含んでおり、後述するように、第１ウェル領域３０よりも深いことが望ましい。
【００２２】
ここで、図１のＭＯＳＦＥＴの動作を簡単に説明する。ゲート電極６０に閾値電圧以上の正電圧が印加されると、チャネル領域に反転チャネルが形成され、ソース領域４０と炭化珪素ドリフト層２０（ＪＦＥＴ領域）との間に、キャリアである電子が流れる経路ができる。ソース領域４０からＪＦＥＴ領域へ流れ込んだ電子は、ドレイン電極８０に印加される正電圧により形成される電界に従い、炭化珪素ドリフト層２０および炭化珪素基板１０を経由してドレイン電極８０に到達する。
【００２３】
つまり当該ＭＯＳＦＥＴは、ゲート電極６０に閾値以上の正電圧が印加されたときに、ドレイン電極８０からソース電極７０に電流を流すことができる。この状態がオン状態であり、そのとき流れる電流がオン電流である。但し、本実施の形態のＭＯＳＦＥＴでは、第２ウェル領域３１が形成された部分にはオン電流は流れない。
【００２４】
一方、ゲート電極６０に閾値電圧以下の電圧が印加されると、チャネル領域には反転チャネルが形成されず、ドレイン電極８０からソース電極７０へ電流は流れない。この状態がオフ状態である。このとき、ドレイン電極８０に印加される正電圧が作用して、炭化珪素ドリフト層２０と第１ウェル領域３０との間のｐｎ接合から空乏層が伸びる。また、第２ウェル領域３１が形成された部分では、第１ウェル領域３０および第２ウェル領域３１と、炭化珪素ドリフト層２０の間のｐｎ接合から空乏層が伸びる。
【００２５】
続いて、図１のＭＯＳＦＥＴの製造方法について説明する。図２〜図９はその工程を示す断面模式図である。
【００２６】
まず、第１主面の面方位が（０００１）面であり、４Ｈのポリタイプを有するｎ型で低抵抗の炭化珪素基板１０を用意する。そしてその上面に化学気相堆積（Chemical Vapor Deposition：ＣＶＤ）法により、ｎ型の炭化珪素ドリフト層２０をエピタキシャル成長させる（図２）。炭化珪素ドリフト層２０におけるｎ型不純物の濃度は１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度、厚さは５〜５０μｍ程度とする。
【００２７】
次に、炭化珪素ドリフト層２０内に存在する基底面欠陥のウェハ内の位置を特定するために、結晶欠陥検査を行う。結晶欠陥検査の手法としては、例えば、微分干渉顕微鏡を含む光学顕微鏡、共焦点顕微鏡検査、レーザ顕微鏡、フォトルミネッセンス測定、ＦＴ−ＩＲ（Fourier Transform Infrared Spectrophotometer）測定、Ｘ線回折などが広く知られており、本発明ではいずれを採用してもよい。
【００２８】
その後、フォトリソグラフィ技術を用いて、炭化珪素ドリフト層２０上に、第１ウェル領域３０の形成領域上が開口された第１注入マスク１００を形成する。すなわち炭化珪素ドリフト層２０の上面にポジ型のフォトレジストを塗布し、第１ウェル領域３０の形成領域を開口したパターンのフォトマスクを用いて露光した後、現像処理を行うことによって第１注入マスク１００が形成される。
【００２９】
そして第１注入マスク１００をマスクに用いて、ｐ型の不純物であるＡｌを炭化珪素ドリフト層２０へ選択的にイオン注入し、第１ウェル領域３０を形成する（図３）。このときＡｌのイオン注入の深さは、炭化珪素ドリフト層２０の厚さを超えない範囲で、０．５〜３μｍ程度とする。またイオン注入された不純物としてのＡｌの濃度は、１×１０17ｃｍ-3〜１×１０19ｃｍ-3の範囲で、炭化珪素ドリフト層２０のｎ型不純物の濃度より高くする。
【００３０】
第１注入マスク１００を除去後、第２ウェル領域３１の形成領域、すなわち上記の欠陥検査によって基底面欠陥が検出された領域を開口した第２注入マスク１０１を形成する。第２注入マスク１０１は、炭化珪素ドリフト層２０の上面にポジ型のフォトレジストを塗布し、平面視で基底面欠陥が存在する位置に対して選択的に紫外線を照射してフォトレジストの一部を感光させた後、現像処理を行うことによって形成可能である。
【００３１】
そして第２注入マスク１０１をマスクに用いて、ｐ型の不純物であるＡｌを炭化珪素ドリフト層２０へ選択的にイオン注入し、第２ウェル領域３１を形成する（図４）。このときＡｌのイオン注入の深さは、第１ウェル領域３０形成時にイオン注入したＡｌに対し、さらに０．１μｍ以上深く、且つ、その３倍以下の深さであることが望ましい。またイオン注入されたＡｌの不純物濃度は、１×１０17ｃｍ-3〜１×１０19ｃｍ-3の範囲で、炭化珪素ドリフト層２０のｎ型不純物濃度より高いものとし、より望ましくは、第１ウェル領域３０を形成するためにイオン注入したＡｌと同じ濃度とする。
【００３２】
基底面方向（基底面に沿った方向）が、炭化珪素ドリフト層２０の主面に対して完全に垂直な場合を除き、基底面欠陥は炭化珪素ドリフト層２０内に有限の広がりを持っている。第２ウェル領域３１の形成領域は、平面視で基底面欠陥を完全に包含することが好ましい。図４の工程から分かるように、第２ウェル領域３１の広さは、第２注入マスク１０１の設けられる開口の大きさで決まる。よって、機械的誤差による露光位置のずれを補償するために、フォトレジストに紫外線を照射する段階で基底面欠陥の外側に０．１μｍ以上のマージンをとって、第２注入マスク１０１の開口を形成することが好ましい。
【００３３】
第２注入マスク１０１を除去後、炭化珪素ドリフト層２０上に、フォトリソグラフィ時術を用いてソース領域４０の形成領域を開口した第３注入マスク１０２を形成する。そして第３注入マスク１０２をマスクに用い、ｎ型の不純物である窒素（Ｎ）をイオン注入して、ソース領域４０を形成する（図５）。このときＮのイオン注入深さは、第１ウェル領域３０の厚さよりも浅くする。また、イオン注入したＮの不純物濃度は、１×１０18ｃｍ-3〜１×１０21ｃｍ-3の範囲で、第１ウェル領域３０のｐ型不純物濃度を超えるものとする。
【００３４】
第３注入マスク１０２を除去した後（図６）、熱処理装置を用いて、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中での１３００〜１９００℃、３０秒〜１時間のアニールを行う。このアニールにより、イオン注入されたＮ、Ａｌが活性化する。
【００３５】
その後、炭化珪素ドリフト層２０の上面を熱酸化して所定の厚さのゲート絶縁膜５０を形成する（図７）。ゲート絶縁膜５０の上に、導電性の多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する（図８）。そして、ゲート絶縁膜５０にソース領域４０上に達する開口を形成し、その内部にソース領域４０の一部に接続するソース電極７０を形成する（図９）。さらに、炭化珪素基板１０の下面にドレイン電極８０を形成することにより、図１のＭＯＳＦＥＴの構造が完成する。ソース電極７０およびドレイン電極８０となる材料としてはＡｌ合金などが挙げられる。
【００３６】
なお上記の説明では、炭化珪素ドリフト層２０に対する各種のイオン注入により、第１ウェル領域３０、第２ウェル領域３１、ソース領域４０をこの順に形成したが、それらの形成順は任意でよい。
【００３７】
本発明の効果について説明する。先に述べたように、基底面欠陥は、基底面内に二次元的に形成された結晶欠陥であるため、オフ状態でリーク電流が流れる方向も基底面内の方向になる。一方、リーク電流を起こす電子および正孔は、印加される電界が大きいほど強く加速されるため、リーク電流経路に平行な電界を抑えることができれば、リーク電流は小さくなる。よって基底面欠陥に起因するリーク電流を低減させるためには、基底面に沿った方向（基底面方向）の電界強度を低減させることが有効である。本発明者らはこの特性に注目して本発明をするに至った。
【００３８】
図１０（ａ），（ｂ）は、ＭＯＳＦＥＴの断面構造を模式的に示す図である。本発明の効果（リーク電流の低減）は、主にＭＯＳＦＥＴがオフ状態のときに得られるため、ここではソース領域４０などオフ状態の電界分布に影響を及ぼさない要素を省略し、オフ状態のＭＯＳＦＥＴの構成を簡略化して再現する。
【００３９】
図１０（ａ）に示す構造Ａは、炭化珪素基板１０上の炭化珪素ドリフト層２０に、第１ウェル領域３０のみが形成された、従来構造のＭＯＳＦＥＴに相当する。図１０（ｂ）に示す構造Ｂは、炭化珪素基板１０上の炭化珪素ドリフト層２０に、複数の第１ウェル領域３０とそれらに跨る一体的な第２ウェル領域３１が形成された、本実施の形態のＭＯＳＦＥＴに相当する。
【００４０】
ここでも図１と同様に、炭化珪素基板１０および炭化珪素ドリフト層２０はｎ型、第１ウェル領域３０および第２ウェル領域３１はｐ型とする。また以下の説明では、炭化珪素基板１０の上面（第１主面）に垂直な方向を「上方向」、下面（第２主面）に垂直な方向を「下方向」、ある第１ウェル領域３０からそれに隣り合う他の第１ウェル領域３０へ向かう方向を「横方向」と称している。
【００４１】
図１１（ａ），（ｂ）は、構造Ａ，Ｂを有するＭＯＳＦＥＴそれぞれのオフ状態において、炭化珪素ドリフト層２０内の第１ウェル領域３０およびその周辺に発生する電界の向きを示す図である。
【００４２】
構造ＡのＭＯＳＦＥＴのオフ状態では、炭化珪素ドリフト層２０（ＪＦＥＴ領域を含む）は空乏化し、その部分にはドナーイオンに相当する正の空間電荷が発生する。一方、第１ウェル領域３０は炭化珪素ドリフト層２０よりも不純物濃度が高いため、第１ウェル領域３０では炭化珪素ドリフト層２０に近い外周部だけが空乏化し、その部分にアクセプタイオンに相当する負の空間電荷が発生する。これら正の空間電荷と負の空間電荷とを結ぶように電気力線が形成され、その密度に応じた電界が図１１（ａ）の矢印の向きに生じる。
【００４３】
炭化珪素ドリフト層２０において、第１ウェル領域３０の下の領域で発生したドナーイオンから生じる電気力線は、直上の第１ウェル領域３０内に発生したアクセプタイオンで終端するため、第１ウェル領域３０の下で発生する殆どの電界の向きは上方向である。一方、炭化珪素ドリフト層２０のうちＪＦＥＴ領域およびその下の領域では、直上に第１ウェル領域３０が存在しないため、その部分にドナーイオンから生じる電気力線は、そこから近い第１ウェル領域３０内に発生したアクセプタイオンで終端する。そのため構造Ａでは、図１１（ａ）に示すように横方向の電界成分も多く発生する。
【００４４】
構造ＢのＭＯＳＦＥＴでは、隣り合う第１ウェル領域３０の間に跨って第２ウェル領域３１が形成されているため、その部分にＪＦＥＴ領域が存在しない。また構造Ｂでは、第２ウェル領域３１が一様に形成されているため、炭化珪素ドリフト層２０内に発生したドナーイオンから生じる電気力線は、その直上にある第２ウェル領域３１中のアクセプタイオンで終端する。従って構造Ｂの炭化珪素ドリフト層２０においては、図１１（ｂ）のように上方向の電界のみが生じる。つまり構造Ｂでは、横方向の電界成分は発生しない。
【００４５】
本発明者等は、上記の構造Ａ，Ｂのそれぞれについて、有限要素法による二次元デバイスシミュレーションを用いて内部の電界分布を算出した。当該シミュレーションでは、構造Ａ，Ｂの両方において、炭化珪素ドリフト層２０は、ドナー濃度が１×１０16ｃｍ-3、膜厚が１０μｍであると仮定した。また構造Ａ，Ｂの両方において、第１ウェル領域３０は、アクセプタ濃度が１×１０18ｃｍ-3、深さが０．８μｍであり、炭化珪素ドリフト層２０の上部に４μｍの間隔で２つ配置されているものと仮定した。
【００４６】
さらに構造Ｂに設けられる第２ウェル領域３１は、２つの第１ウェル領域３０を包含し（すなわち第２ウェル領域３１は第１ウェル領域３０よりも厚い）、アクセプタ濃度が１×１０18ｃｍ-3、深さが１．０μｍであると仮定した。なお、第１ウェル領域３０と第２ウェル領域３１が重複する領域の不純物濃度は、それら単独の不純物濃度の和と仮定した。またＭＯＳＦＥＴのオフ状態を想定し、構造Ａ，Ｂのそれぞれに１０００Ｖの逆バイアスが印加されているものと仮定した。
【００４７】
図１２（ａ），（ｂ）は、そのシミュレーション結果であり、それぞれ構造Ａ，Ｂに１０００Ｖの逆バイアスが印加されたときの電位分布の計算結果を示している。同図において、電位分布は５０Ｖ刻みの等電位線で示している。図１２（ａ）に示すように、構造Ａでは第１ウェル領域３０の周辺で等電位線が曲がり、様々な方向の電界を有していることが分かる。また図１２（ｂ）に示すように、構造Ｂでは全域に渡って等電位線がほぼ水平であり、横方向の電界が生じていないことが分かる。
【００４８】
ここで構造Ａ，Ｂにおける炭化珪素ドリフト層２０内の基底面が、図１０の断面に垂直であり、且つ炭化珪素基板１０の上面に対してθの角度を成していると仮定する。すなわち炭化珪素基板１０の上面が、炭化珪素のｃ面からθだけ傾斜した面であると仮定する。図１３は、この仮定のもと、構造Ａ，Ｂそれぞれの炭化珪素ドリフト層２０の全体（第１ウェル領域３０および第２ウェル領域３１中も含む）における基底面方向の電界強度の最大値（最大電界強度）並びにそれらの比と、角度θとの関係を示している。なお図１３では、構造Ａ，Ｂのそれぞれに１０００Ｖの逆バイアスが印加された状態を仮定している。
【００４９】
図１３から分かるように、θがいずれの値になっても、基底面方向の最大電界強度は構造Ａよりも構造Ｂの方が小さいことが分かる。またそれらの比のグラフから分かるように、特にθが８°以下になると、基底面方向の最大電界強度が構造Ｂにおいて劇的に減少することが分かる。この結果は、基底面欠陥が存在する場合に、構造Ｂでは構造Ａに比較してリーク電流が抑制されることを意味している。
【００５０】
図１４は、構造Ｂに対する上記の二次元シミュレーションにおいて、第２ウェル領域３１の深さのみを０．２μｍ〜１．２μｍの間で変化させた場合の、基底面方向の最大電界強度の変化を示している。第２ウェル領域３１の深さが０．０μｍに相当するプロットは、第２ウェル領域３１が存在しない構造Ａに相当する。第２ウェル領域３１の深さがいずれの値になっても、基底面方向の電界強度の最大値は、第２ウェル領域３１が存在しない場合よりも低減されることが分かる。
【００５１】
また、第２ウェル領域３１の深さが第１ウェル領域３０の深さ（０．８μｍ）よりも深くなると、基底面方向の電界強度が最も低減されることが分かる。これは第２ウェル領域３１の底の位置を第１ウェル領域３０の底の位置よりも深くすることで、炭化珪素ドリフト層２０と第２ウェル領域３１との間のｐｎ接合から第２ウェル領域３１の内部へ伸びる空乏層が、第１ウェル領域３０に届かなくなり、横方向の電界成分が完全に無くなるためである。このことから、第２ウェル領域３１の深さは第１ウェル領域３０よりも深いことが望ましい。
【００５２】
この深さの関係についてより詳細に検討する。第２ウェル領域３１と炭化珪素ドリフト層２０との間に形成されるｐｎ接合面から、第２ウェル領域３１の内部に電界が入り込む深さｄは、次の式（１）で表される。
ｄ＝｛２ε0εs（ＶD＋φbi）｝／ｑＮA    …式（１）
この式において、ε0は真空の誘電率、εsは炭化珪素の比誘電率、ＶDはドレインの電圧、φbiはｐｎ接合の拡散電位、ｑは素電荷、ＮAは第２ウェル領域３１のアクセプタ濃度である。
【００５３】
つまり第２ウェル領域３１の深さを、第１ウェル領域３０の深さよりも式（１）で求まるｄ以上に深くすれば、空乏層が第１ウェル領域３０に届かなくなり、第２ウェル領域３１の下方での横方向の電界成分を最小にすることができる。例えば、ＮAが１×１０18ｃｍ-3、ＶDが６００Ｖであれば、ｄは０．０８μｍとなる。
【００５４】
なお図１０（ｂ）に示した構造Ｂでは、炭化珪素ドリフト層２０の上面部の全体に第２ウェル領域３１が形成されているが、これはシミュレーションの便宜のためである。実際には図１のように、第２ウェル領域３１は、基底面欠陥が存在する領域に局所的に形成される。第２ウェル領域３１が形成された領域では、オン電流の経路となるＪＦＥＴ領域が無くなりオン抵抗が流れないので、炭化珪素ドリフト層２０の全面に第２ウェル領域３１が形成されると、スイッチング素子として機能しなくなるからである。
【００５５】
またオン抵抗低減の観点から、電流経路の面積は広いことが望ましいため、第２ウェル領域３１の形成領域の面積はできるだけ小さいことが好ましい。従って第２ウェル領域３１は、基底面欠陥が存在する領域のみに形成されることが望ましい。本発明の実施にあたり、第２ウェル領域３１の形成に先立って、炭化珪素ドリフト層２０に対する結晶欠陥検査を行い、基底面欠陥の位置を特定するのはこのためである。
【００５６】
以上のように本実施の形態によれば、炭化珪素ドリフト層２０の基底面欠陥が存在する領域に第２ウェル領域３１が形成されることにより、基底面欠陥に沿った方向の電界成分の発生が抑制される。従って、基底面欠陥に起因するリーク電流の発生が抑えられ、炭化珪素半導体装置の製造における歩留まりの向上およびそれによる低コスト化を図ることができる。
【００５７】
＜実施の形態２＞
図３および図４を用いて説明したように、実施の形態１では、炭化珪素ドリフト層２０における基底面欠陥が存在する領域の上面部一帯に形成するｐ型不純物領域（第２ウェル領域３１）を、第１ウェル領域３０とは別の工程で形成した。本実施の形態では、それらを同時に形成する手法を示す。
【００５８】
図１５は、実施の形態２に係る炭化珪素半導体装置である縦型ＭＯＳＦＥＴの構成を示す断面図である。同図において、図１に示したものと同様の機能を有する要素には同一符号を付してあるので、それらの説明は省略する。
【００５９】
図１５のＭＯＳＦＥＴは、炭化珪素ドリフト層２０における基底面欠陥が存在する領域の上面部一帯に、第１ウェル領域３０の形成と同じイオン注入で形成された第３ウェル領域３２が形成されている点で、図１の構成とは異なっている。すなわち第３ウェル領域３２は、第１ウェル領域３０に重ねて形成されたものではなく、第１ウェル領域３０と同時に形成されたものである。そのため第３ウェル領域３２の深さ（厚さ）や不純物濃度等は、第１ウェル領域３０と同じになっている。
【００６０】
本実施の形態のＭＯＳＦＥＴの製造方法を説明する。まず実施の形態１と同様の手順により、炭化珪素基板１０上に炭化珪素ドリフト層２０を形成し、結晶欠陥検査によって炭化珪素ドリフト層２０内に存在する基底面欠陥のウェハ内の位置を特定する。
【００６１】
続いて炭化珪素ドリフト層２０の上面にポジ型のフォトレジストを塗布し、第１ウェル領域３０の形成領域が開口されたパターンのフォトマスクを用いて露光する。このフォトマスクは、実施の形態１と同様に、基底面欠陥が存在する領域を含む全体に、第１ウェル領域３０のパターンが周期的に形成されたものを用いる。
【００６２】
実施の形態１ではここで現像処理を行ったが、本実施の形態では現像処理の前に、基底面欠陥が存在する領域に対して選択的に紫外線を照射し、その部分のフォトレジストを感光させる。そして現像処理を行うと、図１６のように、第１ウェル領域３０の形成領域と第３ウェル領域３２の形成領域（基底面欠陥が存在する領域）の両方が開口された第４注入マスク１０３が形成される。すなわち第４注入マスク１０３の開口パターンは、第１ウェル領域３０の形成領域と第３ウェル領域３２の形成領域の論理和となる。また必要に応じて第４注入マスク１０３に対するレジストベークを施してもよい。
【００６３】
そして第４注入マスク１０３をマスクに用いて、ｐ型の不純物であるＡｌを炭化珪素ドリフト層２０へ選択的にイオン注入し、第１ウェル領域３０と第３ウェル領域３２とを同時に形成する（図１６）。このイオン注入の条件（ドーズ量や注入深さなど）は、実施の形態１の第１ウェル領域３０形成時と同じでよい。
【００６４】
本実施の形態でも、実施の形態１と同様に、炭化珪素ドリフト層２０の基底面欠陥が存在する領域の上部一帯に厚さの一定なｐ型の不純物領域（第３ウェル領域３２）が形成されるため、その領域では上方向の電界成分のみが発生する。よって基底面欠陥に沿った方向の電界成分を小さくでき、基底面欠陥に起因するリーク電流を抑制できる。また本実施の形態では、実施の形態１よりも注入マスクの形成工程およびイオン注入工程をそれぞれ１回少なくできるため、プロセスコストの削減が可能となる。
【００６５】
なお以上の説明では、炭化珪素基板１０は、第１主面の面方位が（０００１）面であり、４Ｈのポリタイプを有し、第１主面がｃ軸方向に対して４°傾斜されているものとしたが、本発明の適用はこれに限定されない。例えば炭化珪素基板１０の面方位は、（０００−１）面でも良い。また第１主面のｃ軸に対する傾斜角は６０°以下、好ましくは８°以下であればよく、その傾斜の方向は問わない。また第１主面がｃ軸に対して傾斜していなくてもよい。
【００６６】
また本発明の適用はＭＯＳＦＥＴに限られるものではなく、活性領域において、逆バイアス時に空乏化される領域（上記の例では第１ウェル領域３０）が互いに離間して配設される構成を有する他の半導体装置に広く適用可能である。そのような構成の半導体装置としては、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＪＢＳ（junction barrier Schottky）ダイオード、ＪＦＥＴなどがある。
【００６７】
さらに本発明は炭化珪素半導体装置への適用に限られるものではなく、基底面欠陥（積層欠陥を含む）が発生し得る他の化合物半導体を用いて形成される半導体装置に対しても広く適用可能である。特に本発明は、高電圧を制御する電力用半導体装置への適用が期待されるため、高耐圧、低損失を実現できるワイドバンドギャップ半導体を用いたデバイスへの適用が考えられる。ワイドバンドギャップ半導体としては、炭化珪素の他、窒化ガリウム、窒化アルミニウム等がある。
【符号の説明】
【００６８】
１０  炭化珪素基板、２０  炭化珪素ドリフト層、３０  第１ウェル領域、３１  第２ウェル領域、３２  第３ウェル領域、４０  ソース領域、５０  ゲート絶縁膜、６０  ゲート電極、７０  ソース電極、８０  ドレイン電極、１００〜１０３  注入マスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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