(57)【要約】      （修正有）【課題】アライメントマーク形成工程時のエピタキシャル層の侵食を低減させる手段を提供すること。【解決手段】異方性エッチングすることにより、アライメントマークの段差２１の側壁にのみ珪素系膜２２を形成する。段差２１の側壁に珪素系膜２２が形成されることにより、エピタキシャル層３０がアライメントマーク領域Ａ全体に積層された場合であっても、側壁においてエピタキシャル層３０の成長を抑制させることができ、段差２１は順テーパー形状を維持することが可能となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
アライメントマーク領域のシリコン基板上に、底面に対して垂直な側壁を有する段差を形成し、この段差を被覆するように珪素系膜を形成する工程と、
前記珪素系膜上にレジストパタ−ンを形成し、前記アライメントマ−ク領域の珪素系膜を露出させるエッチング工程と、
前記段差の側壁に形成された前記珪素系膜を残して、前記珪素系膜を除去する異方性エッチング工程からなることを特徴とする半導体装置のアライメントマークの形成方法。
【請求項２】
前記珪素系膜はシリコン酸化膜であることを特徴とする請求項１記載の半導体装置のアライメントマークの形成方法。
【請求項３】
前記珪素系膜はシリコン窒化膜であることを特徴とする請求項１記載の半導体装置のアライメントマークの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体製造工程における半導体装置のアライメントマークの形成方法に関する。
【背景技術】
【０００２】
従来、半導体装置の製造方法では、シリコンなどの半導体ウェハ上に複数のデバイスパターンを形成するために、２０を越える異なったマスクパターンを半導体ウェハ上に順次重ねて露光する。この露光のとき、アライナーで検出したアライメントマークを基準に個々のマスクの位置決めを行い、半導体ウェハ上に設けられた各チップ上のデバイスパターンに次に形成すべきデバイスパターンが正しく重ね合わされるか否か重ね合わせずれを検査する。
【０００３】
図３は半導体の製造工程における従来のアライメントマークの形成工程を示す断面図である。アライメントマークは、通常、選択エッチング、選択酸化等により下地絶縁膜、半導体ウェハ基板などに段差を形成することにより作成される。図３（ａ）に示す通り、単結晶のシリコン基板１０を準備する。シリコン基板１０のアライメントマーク領域Ａにホトリソグラフィ技術でレジストパターニングを行い、エッチング技術でシリコン基板１０を加工し、凹状の段差を有するアライメントマークを形成する。図３では、シリコンエッチングの深さが深い段差１１ａと、浅い段差１１ｂの２種類のアライメントマークを示している。その後、(ｂ)に示す通り、ＣＶＤ（気相成長）法によりシリコン基板１０上にエピタキシャル層１２を堆積する。（ｃ）、（ｄ）はエピタキシャル層１２を成長させる過程を示す図であり、特に（ｄ）は目標の層厚までエピタキシャル層１２を成長させたものを示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１６８００７号公報  図２
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般に、アライメントマークは、アライメントマークの段差にレーザー光を当て、反射された信号に基づいて検出される。したがって、ある程度の深さがある段差を形成しないと、段差のエッジにエピタキシャル層が侵食し、エッジの箇所でレーザー光が精度よく反射されないという問題がある。
【０００６】
たとえば、図３（ｄ）に示すように、浅い段差１１ｂを有するアライメントマークに厚膜のエピタキシャル層１２を積層すると、エピタキシャル層１２が成長過程で段差１１ｂに侵食し、段差のエッジが鈍る。このため、アライメントマークの検出の際、段差のエッジで信号が十分に取得できず、重ね合わせの精度が低下してしまう。逆に、段差１１ａのように、段差を極端に深くすると、レジスト塗布時のムラや、エッチング工程における律速段階の問題が発生する。
【０００７】
そこで、アライメントマーク形成工程において、段差へのエピタキシャル層の侵食を低減し、アライメントマークの重ね合わせ精度を向上させることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の実施形態によれば、半導体装置のアライメントマーク形成方法は、アライメントマーク領域のシリコン基板上に底面に対して垂直な側壁を有する段差を形成し、この段差を被覆するように珪素系膜を形成する工程と、前記段差を埋め込み被覆するように、前記珪素系膜上にレジストを形成する工程と、前記レジストを除去し、前記珪素系膜を露出させる工程と、前記段差の側壁に形成された前記珪素系膜を残して、前記珪素系膜を除去する異方性エッチング工程からなることを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態にかかるアライメントマークの段差の形成方法を示す工程順に示す断面図。
【図２】本発明の一実施形態にかかるエピタキシャル層の積層過程を示す断面図。
【図３】従来のアライメントマークにエピタキシャル層を積層する工程を示す断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら発明の実施の形態を説明する。
【００１１】
図１は、本発明の実施形態にかかるアライメントマークの段差の形成方法を工程順に示す断面図である。まず、図１（ａ）に示すように、シリコン基板２０上にアライメントマーク領域Ａと素子領域Ｂが形成されている。このシリコン基板２０の表面にレジストを塗布し（図示せず）、ドライエッチングにより窒化膜と酸化膜を選択的除去することにより、深さ寸法が１〜１０ｕｍ程度の凹形状の段差２１を形成する。このとき、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を用いて異方性エッチングを施すことにより、底面に対して側壁がほぼ垂直な段差２１を形成する。段差２１を形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により二酸化珪素ＳｉＯ２からなる膜（以下、珪素系膜という）２２をシリコン基板２０上全体に形成する。より具体的には、プラズマＣＶＤ法では２００〜６００℃程度、通常のＣＶＤ法では１０００℃前後の温度で、厚さ１００〜２００ｎｍ程度の珪素系膜を成長させる。なお、この珪素系膜２２は、窒化珪素Ｓｉ３Ｎ４からなる膜であっても良い。また、図１では、シリコン基板２０上に段差２１が直接形成される例を示すが、シリコン基板２０上にＳｉＯ２からなる下地絶縁膜を設けた上で、段差２１を形成するようにしても構わない。
【００１２】
次に、図１（ｂ）に示すように、半導体ウェハ全体に第１のレジスト膜２３を形成する。この第１のレジスト膜２３は、アライメントマーク領域Ａの段差２１を十分に埋め込むことのできる程度の膜厚とする。
【００１３】
図１（ｂ）で形成された第１のレジスト膜２３に対してホトリソグラフィを行い、素子領域Ｂに堆積している第１のレジスト膜２３を取り除くことにより、素子領域Ｂ上の珪素系膜２２を一旦露出させる。その上でエッチングを施すことにより、図１（ｃ）に示すように、第１のレジスト膜２３で被覆されていない素子領域Ｂの珪素系膜２２は除去される。
【００１４】
さらに、図１（ｄ）に示すように、アライメント領域Ａ及び素子領域Ｂの全体に第２のレジスト膜２４を形成する。
【００１５】
図１（ｅ）に示す通り、今度はアライメントマーク領域Ａの側の第２のレジスト膜２４を取り除き、珪素系膜２２が露出される。
【００１６】
さらに、図１（ｄ）のアライメントマーク領域Ａに対してドライエッチングが施すことにより、アライメントマーク領域Ａの側の珪素系膜２２が除去される。ここでも、ＲＩＥを用いて異方性エッチングを行うことで、段差２１に珪素系膜２２が残ることとなる。その後、素子領域Ｂの側のレジスト膜２４を剥離する。
【００１７】
図２は、図１のアライメントマーク領域Ａに形成された段差に対して、エピタキシャル層を積層する工程を示す断面図である。図２（ａ）に示す通り、アライメントマーク領域Ａには同じ深さ寸法の段差２１を有する２つのアライメントマークが例示されている。この段差２１の側壁は段差の中心軸Ｃ方向に厚みを有する珪素系膜２２で覆われている。
【００１８】
図２（ｂ）に示す通り、上記段差２１を有するアライメントマーク領域Ａにエピタキシャル層３０を積層する。
【００１９】
図２（ｃ）、（ｄ）は、（ｂ）で積層したエピタキシャル層３０の成長過程を示す。（ｃ）、（ｄ）に示す通り、段差２１の側壁には珪素系膜２２があるため、段差２１の側壁ではエピタキシャル層３０が成長しない。したがって、従来のアライメントマークの段差と異なり、段差２１の中心軸Ｃ方向へのエピタキシャル層３０の成長が抑制され、エピタキシャル層３０を積層しても順テーパー形状の段差２１を維持する事ができる。このため、レーザー光が精度よく反射され、安定した信号を取り出すことが可能となる。
【００２０】
さらに、本実施形態の段差２１の形成方法によると、シリコン基板２０上に異方性エッチングで段差２１を形成するので、エピタキシャル層３０を重ねた後に半導体ウェハを直接合わせすることができるため、合わせ精度がよい。
【００２１】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００２２】
２０  シリコン基板、２１  段差、２２  珪素系膜、２３  第１のレジスト膜、  ２４  第２のレジスト膜、３０  エピタキシャル層  
【図１】
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【図２】
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【図３】
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