(57)【要約】【課題】本発明では、低温での成膜処理により、良質なゲート絶縁膜が得られる半導体装置の製造方法を提供することを課題とする。【解決手段】本発明では上記課題を解決するため、シリコン基板１０上に、６００℃以下で原子層堆積法により、ゲート絶縁膜の少なくとも一部となる二酸化シリコン膜３１を形成する酸化膜形成工程と、二酸化シリコン膜３１の表面に対し、酸化処理を行う表面処理工程と、を有する半導体装置の製造方法を提供する。【選択図】図５
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【特許請求の範囲】
【請求項１】
シリコン基板上に、６００℃以下で原子層堆積法により、ゲート絶縁膜の少なくとも一部となる二酸化シリコン膜を形成する酸化膜形成工程と、
前記二酸化シリコン膜の表面に対し、酸化処理を行う表面処理工程と、
を有する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記酸化処理は、８５０℃以下で行う半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記表面処理工程の後、ＤＨＦ、ＦＰＭ、または、活性剤入りのフッ化アンモニウムを用いた処理を有する半導体装置の製造方法。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置の製造方法において、
前記表面処理工程の後、前記二酸化シリコン膜の上に、高誘電率膜を形成する半導体装置の製造方法。
【請求項５】
請求項１または２に記載の半導体装置の製造方法において、
前記表面処理工程の後、前記二酸化シリコン膜中に窒素を導入して、二酸化シリコン膜の少なくとも一部を、ＳｉＯＮ膜とする窒化工程をさらに有する半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記窒化工程の後、ＤＨＦ、ＦＰＭ、または、活性剤入りのフッ化アンモニウムを用いた処理を有する半導体装置の製造方法。
【請求項７】
請求項５または６に記載の半導体装置の製造方法において、
前記窒化工程の後、前記ＳｉＯＮ膜の上に、高誘電率膜を形成する半導体装置の製造方法。
【請求項８】
請求項１から７のいずれか１項に記載の半導体装置の製造方法において、
前記酸化膜形成工程の前に、前記シリコン基板上の第１のトランジスタを形成する領域に、選択的にシリコン以外の半導体膜である第１半導体膜を形成する第１半導体膜形成工程をさらに有し、
前記酸化膜形成工程では、前記第１のトランジスタを形成する領域に露出している前記第１半導体膜、および、第２のトランジスタを形成する領域に露出している前記シリコン基板の上に、同一処理で前記二酸化シリコン膜を形成する、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第１半導体膜は、ＳｉＧｅ膜である半導体装置の製造方法。
【請求項１０】
請求項８または９に記載の半導体装置の製造方法において、
前記第１のトランジスタはＰＭＯＳＦＥＴであり、前記第２のトランジスタはＮＭＯＳＦＥＴであり、これらは半導体装置の入出力回路部に形成されている半導体装置の製造方法。
【請求項１１】
シリコン基板上の第１の領域に位置し、前記シリコン基板の表面にシリコン以外の半導体膜、および、ゲート絶縁膜をこの順に積層した積層構造を有する第１のトランジスタと、
前記シリコン基板上の第２の領域に位置し、前記シリコン基板の表面にゲート絶縁膜が位置する第２のトランジスタと、
を有し、
前記第１のトランジスタが有する前記ゲート絶縁膜と、前記第２のトランジスタが有する前記ゲート絶縁膜との電気的な膜厚差は２％以内である半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記シリコン以外の半導体膜は、ＳｉＧｅ膜である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体デバイスの微細化を背景に、ＭＯＳ電界トランジスタ(以下ＭＯＳＦＥＴ)のゲート絶縁膜の成膜処理において、低温での成膜処理により、良質な膜が得られる技術が要求されている。
【０００３】
特許文献１には、熱酸化（窒化）法、プラズマ酸化（窒化）法、触媒酸化（窒化）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法のいずれかの方法により基板上に絶縁膜を形成した後、当該絶縁膜を酸素プラズマまたは窒素プラズマに晒して改質する技術が記載されている。
【０００４】
特許文献２には、プラズマ酸化法により基板上に酸化膜を形成した後、プラズマ窒化法により当該酸化膜を窒化し、次いで、窒化された酸化膜を水素プラズマ処理する技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２５１２０４号公報
【特許文献２】特開２００７−１１０１４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
絶縁膜の形成方法として、特許文献１および２には記載されていない原子層堆積法がある。原子層堆積法は、熱履歴が低減可能であり、良質なカバレッジを特徴とする。なお、良質なカバレッジとは、Ｓｉウエハの面方位依存性を受けず、膜厚が均一に成膜できることを意味する。
【０００７】
しかし、本発明者は、ゲート絶縁膜の形成において原子層堆積法を利用した場合、以下のような問題が生じ得ることを発見した。
【０００８】
図１２は、熱酸化法により形成された二酸化シリコン膜（図中、「熱酸化膜」と表示。以下、「熱酸化膜」という。）、および、原子層堆積法により形成された二酸化シリコン膜（図中、「ＡＬＤ酸化膜」と表示。以下、「ＡＬＤ酸化膜」という。）のＤＨＦ（希フッ酸）に対するエッチングレートを示す。
【０００９】
図１２に示されているように、ＡＬＤ酸化膜は、熱酸化膜に比べて、ＤＨＦに対するエッチングレートが早く、疎膜化している。なお、本発明者は、ＤＨＦに代えて、ＦＰＭ（フッ酸／過酸化水素水／純水の混合液）または活性剤入りのフッ化アンモニウムを適用した場合においても、図１２に示す結果と同様の結果が得られることを確認している。
【００１０】
このようなＡＬＤ酸化膜をＭＯＳＦＥＴのゲート絶縁膜として使用した場合、当該製造工程にはＤＨＦ、ＦＰＭ、または、活性剤入りのフッ化アンモニウムを使用してシリコン酸化膜を除去する工程が含まれることがあるため、シリコン酸化膜の疎膜化等に起因するＭＯＳＦＥＴの電気特性の劣化、信頼性の悪化が懸念される。
【００１１】
なお、膜質改善としてＰＯＡ（Ｐｏｓｔ  Ｏｘｉｄａｔｉｏｎ  Ａｎｎｅａｌ）が知られているが、当該処理は絶縁膜の成膜温度よりも高い熱（＞１０００℃）で処理を行うため、絶縁膜が増膜し、所望の厚さの絶縁膜が得られなくなる恐れがある。
【課題を解決するための手段】
【００１２】
本発明によれば、シリコン基板上に、６００℃以下で原子層堆積法により、ゲート絶縁膜の少なくとも一部となる二酸化シリコン膜を形成する酸化膜形成工程と、前記二酸化シリコン膜の表面に対し、酸化処理を行う表面処理工程と、を有する半導体装置の製造方法が提供される。
【００１３】
また、本発明によれば、シリコン基板上の第１の領域に位置し、前記シリコン基板の表面にシリコン以外の半導体膜、および、ゲート絶縁膜をこの順に積層した積層構造を有する第１のトランジスタと、前記シリコン基板上の第２の領域に位置し、前記シリコン基板の表面にゲート絶縁膜が位置する第２のトランジスタと、を有し、前記第１のトランジスタが有する前記ゲート絶縁膜と、前記第２のトランジスタが有する前記ゲート絶縁膜との電気的な膜厚差は２％以内である半導体装置が提供される。
【００１４】
本発明の半導体装置の製造方法は、６００℃以下という低温で、原子層堆積法によりゲート絶縁膜を形成した後、当該ゲート絶縁膜に対して酸化処理を行い、ゲート絶縁膜の改質を行う。このため、本発明の半導体装置の製造方法によれば、低温での成膜処理により、良質なゲート絶縁膜を得ることができる。
【００１５】
また、本発明の半導体装置によれば、ＰＭＯＳＦＥＴを形成する領域のシリコン基板の上にのみ、選択的に、シリコン以外の半導体膜を形成し、その後、ＮＭＯＳＦＥＴを形成する領域に露出しているシリコン基板、および、ＰＭＯＳＦＥＴを形成する領域に露出しているシリコン以外の半導体膜の上に、二酸化シリコン膜を形成した場合であっても、ＰＭＯＳＦＥＴのゲート絶縁膜とＮＭＯＳＦＥＴのゲート絶縁膜との電気的な膜厚差が２％以内である半導体装置が実現される。
【発明の効果】
【００１６】
本発明によれば、低温での成膜処理により、良質なゲート絶縁膜が得られる。
【図面の簡単な説明】
【００１７】
【図１】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図２】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図３】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図４】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図５】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図６】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図７】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図８】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図９】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図１０】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図１１】本実施形態の半導体装置の製造方法の作用効果を説明するための図である。
【図１２】本実施形態の半導体装置の製造方法の作用効果を説明するための図である。
【図１３】本実施形態の半導体装置の製造方法の作用効果を説明するための図である。
【図１４】本実施形態の半導体装置の製造方法の作用効果を説明するための図である。
【発明を実施するための形態】
【００１８】
本発明の実施の形態について、図面を参照して詳細に説明する。以下の構造図は全て本発明の実施の形態を模式的に示すものであり、特にことわりがない限り、構成要素の図面上の比率により、本発明による構造の寸法を規定するものではない。また、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００１９】
＜実施形態１＞
以下、図１乃至９に示す本実施形態の半導体装置を模式的に示した断面図を用いて、本実施形態の半導体装置の製造方法の一例について説明する。
【００２０】
まず、図１に示すように、半導体基板、例えばシリコン基板１０に、素子分離領域２３を形成する。そして、シリコン基板１０上のＮＭＯＳＦＥＴを形成する領域に所定の不純物を注入することでＰウェル２１を形成するとともに、ＰＭＯＳＦＥＴを形成する領域に所定の不純物を注入することでＮウェル２２を形成する。
【００２１】
次に、図２に示すように、シリコン基板１０の表面の清浄化を行う。例えば、酸性薬液における（ＳＰＭ）＋アンモニア系薬液における洗浄（ＡＰＭ）などを行う。
【００２２】
次に、図３に示すように、ＰＭＯＳＦＥＴを形成する領域に形成されたＮウェル２２の上に、選択的にシリコン以外の半導体膜（以下、「第１半導体膜」という）３０、例えばＳｉＧｅ膜を形成する。第１半導体膜３０を選択的に形成する手段は特段制限されず、例えばシランガスとゲルマンガスを用いたエピタキシャル成長を用いて第１半導体膜３０を成膜後、当該膜をフォトリソグラフィとエッチングによりパターニングすることで実現してもよい。または、第１半導体膜３０を形成する領域に開口を有する薄い膜（絶縁膜等）を形成後、当該膜をマスクとして、シランガスとゲルマンガスを用いたエピタキシャル成長を用いて開口領域に選択的に第１半導体膜３０を成長させることで実現してもよい。
【００２３】
次に、図４に示すように、６００℃以下の温度条件で、原子層堆積法により、ゲート絶縁膜の少なくとも一部となる二酸化シリコン膜３１を形成する。例えば、原子層堆積法により、６００℃以下、好ましくは５００℃以下の温度条件で、膜厚が３０Å以上５０Å以下（例えば、４０Å）の二酸化シリコン膜３１を形成する。なお、当該処理では、ＰＭＯＳＦＥＴを形成する領域に露出している第１半導体膜３０、および、ＮＭＯＳＦＥＴを形成する領域に露出しているシリコン基板１０（詳細にはＰウェル２１）の上にも、同一処理で二酸化シリコン膜３１が形成される。
【００２４】
次に、図５に示すように、二酸化シリコン膜３１の表面に対し、酸化処理を行う。酸化処理は、例えば、Ｈ２−Ｏ２雰囲気で酸素分圧６０％以上９０％以下（例えば７０％）のラジカル種、または、プラズマにより発生させたラジカル種を用い、低温（８５０℃以下、好ましくは７５０℃以下)状態で、二酸化シリコン膜３１の表面を改質する処理であってもよい。当該処理によれば、Ｓｉのダングリングボンドを酸素ラジカルと結合させることで終端化できる。
【００２５】
次に、図６に示すように、二酸化シリコン膜３１の表面に対し窒化処理を行った後、図７に示すようにＰＮＡ（Ｐｌａｓｍａ  Ｎｉｔｒｉｄａｔｉｏｎ  Ａｎｎｅａｌ）処理を行う。
【００２６】
例えば、図６に示すように、３００℃以上４５０℃以下で二酸化シリコン膜３１の表面近くに窒素を導入し（窒素のピーク濃度１０％程度）、次いで、図７に示すように、１０００℃以上、好ましくは１１００℃以下でＰＮＡ処理を行ってもよい。当該処理によれば、二酸化シリコン膜３１中に窒素を導入し、二酸化シリコン膜３１の少なくとも一部を、ＳｉＯＮ膜とすることができる。
【００２７】
なお、図６に示す窒化処理を行わないで、いきなり図７に示すＰＮＡ処理を行ってもよい。
【００２８】
次に、図８に示すように、二酸化シリコン膜３１の上に、従来技術を適用して、ポリシリコン電極３６を形成する。または、例えば図９に示すように、二酸化シリコン膜３１の上に、従来技術を適用して、高誘電率膜３４およびメタルゲート電極３５をこの順に積層する。
【００２９】
その後、図示しないが、二酸化シリコン膜３１のパターニング、不純物注入、サイドウォール形成などの所定の処理が行われ、本実施形態の半導体装置が形成される。
【００３０】
次に、本実施形態の作用効果について説明する。
【００３１】
（１）本実施形態の半導体装置の製造方法では、原子層堆積法を利用して、ゲート絶縁膜を形成する。このため、本実施形態の半導体装置の製造方法によれば、熱履歴が低減可能であり、また、良質なカバレッジを実現できる。
【００３２】
（２）また、本実施形態の半導体装置の製造方法は、６００℃以下という低温で、原子層堆積法によりゲート絶縁膜を形成した後、当該ゲート絶縁膜に対して酸化処理を行い、ゲート絶縁膜の改質を行う。このため、本実施形態の半導体装置の製造方法によれば、低温での成膜処理により、良質なゲート絶縁膜を得ることができる。
【００３３】
ここで、図１３に、「熱酸化膜」、「ＡＬＤ酸化膜」、および、「ＡＬＤ酸化膜に上述の酸化処理を行った膜（図中、「ＡＬＤ酸化膜＋酸素リペア」と表示。）」のＤＨＦに対するエッチングレートを示す。
【００３４】
図１３より、ＡＬＤ酸化膜に酸化処理を行うことで、ＤＨＦに対するエッチングレートが遅くなることが分かる。すなわち、ＡＬＤ酸化膜に酸化処理を行うことで、ＡＬＤ酸化膜の疎膜化が抑制され、ＡＬＤ酸化膜をＭＯＳＦＥＴのゲート絶縁膜として使用した場合に生じ得るＭＯＳＦＥＴの電気特性の劣化、信頼性の悪化を抑制することが可能となる。かかる場合、上述した本実施形態の半導体装置が有するＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴを、例えば半導体装置の入出力回路部に利用することが可能となる。
【００３５】
なお、本発明者は、ＤＨＦに代えて、ＦＰＭまたは活性剤入りのフッ化アンモニウムを適用した場合においても、図１３に示す結果と同様の結果が得られることを確認している。
【００３６】
（３）上述した本実施形態の半導体装置の製造方法においては、第１半導体膜（ＳｉＧｅ膜等のシリコン以外の半導体膜）３０を、ＰＭＯＳＦＥＴのシリコン基板１０とゲート絶縁膜３１´との間に形成したが、第１半導体膜３０を有さない構成とすることもできる。ただし、第１半導体膜３０をＰＭＯＳＦＥＴに形成した場合、キャリア速度が向上し、好ましい。
【００３７】
しかし、本発明者は、ＰＭＯＳＦＥＴのシリコン基板１０とゲート絶縁膜３１´との間に、選択的に、第１半導体膜３０を形成する場合、以下のような問題が生じることを発見した。
【００３８】
図１１は、ＳｉＧｅ膜の上、および、Ｓｉ膜の上各々に二酸化シリコン膜を形成した場合の膜形成速度の差を示すグラフである。図１１（ａ）は７００℃以上の温度条件で、熱酸化法により二酸化シリコン膜を形成したものであり、図１１（ｂ）は７００℃以上の温度条件で、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）により二酸化シリコン膜を形成したものであり、図１１（ｃ）は６００℃以下の温度条件で、原子層堆積法により二酸化シリコン膜を形成したものである。なお、図１１（ａ）乃至（ｃ）において、それぞれのプロセスにおける成膜時間は同じである。
【００３９】
図１１（ａ）および（ｂ）に示すように、熱酸化法（７００℃以上）またはＨＴＯ（７００℃以上）により二酸化シリコン膜を形成した場合、ＳｉＧｅ膜の上、および、Ｓｉ膜の上では、二酸化シリコン膜の膜形成速度が大きく異なることが分かる。
【００４０】
ＣＭＯＳにおいては、ＰＭＯＳＦＥＴのゲート絶縁膜３１´とＮＭＯＳＦＥＴのゲート絶縁膜３１´との膜厚差を小さくすることが望まれる。しかし、図１１（ａ）および（ｂ）に示す結果によれば、シリコン基板１０のＰＭＯＳＦＥＴを形成する領域にのみ、選択的に、ＳｉＧｅ膜（第１半導体膜３０）を形成し、その後、ＮＭＯＳＦＥＴを形成する領域に露出しているシリコン基板１０の上、および、ＰＭＯＳＦＥＴを形成する領域に露出しているＳｉＧｅ膜（第１半導体膜３０）の上に、同一処理で、熱酸化法（７００℃以上）またはＨＴＯ（７００℃以上）によりゲート絶縁膜３１´となる二酸化シリコン膜３１を形成した場合、ＰＭＯＳＦＥＴのゲート絶縁膜３１´とＮＭＯＳＦＥＴのゲート絶縁膜３１´との膜厚差が大きくなってしまうことが分かる。
【００４１】
これに対し、図１１（ｃ）によれば、本実施形態のように原子層堆積法（６００℃以下）により二酸化シリコン膜を形成した場合、ＳｉＧｅ膜の上、および、Ｓｉ膜の上で、膜形成速度はほとんど変わらないことが分かる。
【００４２】
すなわち、本実施形態の半導体装置の製造方法によれば、シリコン基板１０のＰＭＯＳＦＥＴを形成する領域にのみ、選択的に、ＳｉＧｅ膜を形成し、その後、ＮＭＯＳＦＥＴを形成する領域に露出しているシリコン基板１０の上、および、ＰＭＯＳＦＥＴを形成する領域に露出しているＳｉＧｅ膜（第１半導体膜３０）の上に、同一処理で、二酸化シリコン膜を形成した場合であっても、ＰＭＯＳＦＥＴのゲート絶縁膜３１´とＮＭＯＳＦＥＴのゲート絶縁膜３１´との膜厚差を小さくすることができる。
【００４３】
なお、本実施形態の半導体装置の製造方法によれば、シリコン基板１０のＰＭＯＳＦＥＴを形成する領域にのみ、選択的に、ＳｉＧｅ膜を形成し、その後、ＮＭＯＳＦＥＴを形成する領域に露出しているシリコン基板１０の上、および、ＰＭＯＳＦＥＴを形成する領域に露出しているＳｉＧｅ膜（第１半導体膜３０）の上に、同一処理で、二酸化シリコン膜を形成した場合であっても、ＰＭＯＳＦＥＴのゲート絶縁膜３１´とＮＭＯＳＦＥＴのゲート絶縁膜３１´との電気的な膜厚差が、ＮＭＯＳＦＥＴの電気的な膜厚に対して２％以内である半導体装置が実現される。
【００４４】
ここで、「電気的な膜厚」とは、図１４に示すように、ゲート絶縁膜に０．８ＭＶ／ｃｍ以上１．０ＭＶ／ｃｍ以下の電界（Ｅ＝Ｑ／ε＝∫Ｃｄｖ／ε）が負荷されている時の電圧において、ＣＶカーブより反転側の容量値Ｃの逆数（＝εＳ／Ｃ）である。Ｓはゲート絶縁膜の表面積である。
【００４５】
＜実施形態２＞
本実施形態では、実施形態１の半導体装置の製造方法を基本とし、さらに、ゲート絶縁膜の膜厚が異なる複数のＣＭＯＳＦＥＴを同一チップ内に形成する半導体装置の製造方法を示す。
【００４６】
以下、図１０に示す本実施形態の半導体装置を模式的に示した断面図を用いて、本実施形態の半導体装置の製造方法の一例について説明する。
【００４７】
まず、実施形態１において図１乃至７を用いて説明した工程を経ることで、図１０（ａ）に示す状態を得る。なお、以下の説明において、図中左側に位置するＰウェル２１およびＮウェル２２に形成されるＣＭＯＳＦＥＴを第１のＣＭＯＳＦＥＴといい、図中右側に位置するＰウェル２１およびＮウェル２２に形成されるＣＭＯＳＦＥＴを第２のＣＭＯＳＦＥＴという。
【００４８】
次に、シリコン基板１０の上にレジスト層を形成・パターニングすることで、図１０（ｂ）に示すように、第１のＣＭＯＳＦＥＴのゲート絶縁膜３１が露出するレジストパターン３３を形成する。次いで、レジストパターン３３をマスクとして露出しているゲート絶縁膜３１をエッチングすることで、図１０（ｃ）に示す状態を得る。当該エッチングは、例えば、ＤＨＦ、ＦＰＭまたは活性剤入りのフッ化アンモニウムを利用して実現することができる。
【００４９】
次いで、レジストパターン３３を除去後、６００℃以下の温度条件で、原子層堆積法により、ゲート絶縁膜の少なくとも一部となる二酸化シリコン膜４０を形成することで、図１０（ｄ）に示す状態を得る。
【００５０】
なお、二酸化シリコン膜４０を形成する処理では、第１のＣＭＯＳＦＥＴのＰＭＯＳＦＥＴを形成する領域に露出している第１半導体膜３０、および、ＮＭＯＳＦＥＴを形成する領域に露出しているシリコン基板１０（詳細にはＰウェル２１）の上、および、第２のＣＭＯＳＦＥＴのＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴを形成する領域に露出している二酸化シリコン膜３１´の上に、同一処理で二酸化シリコン膜４０が形成される。このようにしても、各ＣＭＯＳＦＥＴにおいて、ＰＭＯＳＦＥＴを形成する領域に形成される二酸化シリコン膜４０、および、ＮＭＯＳＦＥＴを形成する領域に形成される二酸化シリコン膜４０の膜厚差が大きくなってしまうことはない。
【００５１】
その後、例えば実施形態１で説明した工程と同様にして、ポリシリコン電極、または、高誘電率膜およびメタルゲート電極をこの順に積層した積層体を所定の位置に形成し、次いで、二酸化シリコン膜４０のパターニング、不純物注入、サイドウォール形成などの所定の処理が行われ、本実施形態の半導体装置が形成される。
【００５２】
本実施形態の半導体装置の製造方法によれば、実施形態１で説明した作用効果に加えて、さらに、ゲート絶縁膜の膜厚が異なる複数のＣＭＯＳＦＥＴを同一チップ内に形成することが可能となる。
【符号の説明】
【００５３】
１０    シリコン基板
２１    Ｐウェル
２２    Ｎウェル
２３    素子分離領域
３０    第１半導体膜
３１    二酸化シリコン膜
３１´  ゲート絶縁膜の少なくとも一部
３３    レジストパターン
３４    高誘電率膜
３５    メタルゲート電極
３６    ポリシリコン電極
４０    二酸化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012043919.tif 000009
【図８】
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【図９】
2012043919.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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