(57)【要約】【課題】連続的で滑らかに遅延時間の補間を行った信号を生成することができるタイミング調整回路の提供を図る。【解決手段】入力信号を、所定の遅延時間を単位として遅延する粗調整遅延回路１と、該粗調整遅延回路から出力される粗調整信号を受け取って、前記所定の遅延時間だけ遅延した単位遅延信号を出力する単位遅延回路２と、前記粗調整信号および前記単位遅延信号を受け取り、該粗調整信号および該単位遅延信号の間の位相を補間する位相補間回路３と、を有し、前記位相補間回路３は、前記単位遅延回路の入力側に設けられたトリミングユニット３３を有する。【選択図】図８
2012029211.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を、所定の遅延時間を単位として遅延する粗調整遅延回路と、
該粗調整遅延回路から出力される粗調整信号を受け取って、前記所定の遅延時間だけ遅延した単位遅延信号を出力する単位遅延回路と、
前記粗調整信号および前記単位遅延信号を受け取り、該粗調整信号および該単位遅延信号の間の位相を補間する位相補間回路と、を有し、
前記位相補間回路は、
前記単位遅延回路の入力側に設けられたトリミングユニットを有することを特徴とするタイミング調整回路。
【請求項２】
請求項１に記載のタイミング調整回路において、
前記トリミングユニットは、前記単位遅延回路の入力側と接地間の容量を調整することを特徴とするタイミング調整回路。
【請求項３】
請求項２に記載のタイミング調整回路において、
前記トリミングユニットは、
複数のスイッチと、
該各スイッチと直列接続された複数の容量と、を有することを特徴とするタイミング調整回路。
【請求項４】
請求項１〜３のいずれか１項に記載のタイミング調整回路において、
前記位相補間回路は、さらに、
前記単位遅延回路の入力側に設けられた第１インバータユニットと、
前記単位遅延回路の出力側に設けられた第２インバータユニットと、
前記第１および第２インバータユニットと接地間に設けられた容量と、を有することを特徴とするタイミング調整回路。
【請求項５】
請求項４に記載のタイミング調整回路において、さらに、
前記粗調整遅延回路、前記単位遅延回路および前記位相補間回路に対応する回路を有するレプリカ回路部と、
前記位相補間回路の出力と、前記レプリカ回路部の位相補間回路の出力との遅延比較を行う遅延比較回路と、
前記遅延比較回路の出力に応じて、前記トリミングユニット、並びに、前記第１および第２インバータユニットを制御する制御回路と、を有し、該制御回路により前記トリミングユニットを制御することを特徴とするタイミング調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、タイミング調整回路に関する。
【背景技術】
【０００２】
近年、コンピュータやその他の情報処理機器に使用する半導体記憶装置（例えば、ＤＲＡＭ：Dynamic Random Access Memory）およびプロセッサ等は、その性能向上が顕著である。それに伴って、ボードに搭載されたチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送を正確で高速に行わなければならない。
【０００３】
そこで、例えば、受信側において、クロック信号により複数のデータ信号を最適なタイミングでサンプルできるように、送信側において、各データ信号の遅延時間を制御するタイミング調整回路が設けられるようになっている。
【０００４】
具体的に、例えば、単位遅延ユニットを複数接続した遅延線を、遅延ロックループ（ＤＬＬ：Delay Locked Loop）回路を使用して制御するものが知られている。
【０００５】
また、遅延線およびＤＬＬ回路を使用したタイミング調整回路は、制御できる遅延時間が単位遅延ユニットによる遅延時間に制限されるため、その単位遅延ユニットによる遅延時間を補間してより微細な遅延時間を制御するものも知られている。
【０００６】
ところで、従来、タイミング調整回路としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０６−２０４７９２号公報
【特許文献２】特開２００４−１１０４９０号公報
【特許文献３】特開２００１−２９７５８５号公報
【特許文献４】特開平１１−０８８１５３号公報
【特許文献５】特開２００１−１１９２７２号公報
【特許文献６】特開２０００−２９８５３２号公報
【特許文献７】特開２００１−１１１３９４号公報
【非特許文献】
【０００８】
【非特許文献１】濱本武史他（T. HAMAMOTO et al）著，「５１２Ｍｂ，ＤＤＲ  ＳＤＲＡＭ用の６６７Ｍｂ／ｓ動作ディジタルＤＬＬアーキテクチャ（A 667-Mb/s Operating Digital DLL Architecture for 512-Mb DDR SDRAM）」，IEEE J Solid-State Circuits，Vol. 39，pp.194-206，２００４年１月発行
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述したように、例えば、遅延線およびＤＬＬ回路を使用したタイミング調整回路において、単位遅延ユニットによる遅延時間を補間してより微細な遅延時間を制御するものが知られている。
【００１０】
しかしながら、その遅延時間の補間は、例えば、単位遅延ユニットの遅延時間ごとで段差が生じ、連続的で滑らかに行うことが困難になっていた。
【課題を解決するための手段】
【００１１】
一実施形態によれば、入力信号を、所定の遅延時間を単位として遅延する粗調整遅延回路と、単位遅延回路と、位相補間回路と、を有するタイミング調整回路が提供される。
【００１２】
前記単位遅延回路は、前記粗調整遅延回路から出力される粗調整信号を受け取って、前記所定の遅延時間だけ遅延した単位遅延信号を出力する。前記位相補間回路は、前記粗調整信号および前記単位遅延信号を受け取り、該粗調整信号および該単位遅延信号の間の位相を補間する。
【００１３】
前記位相補間回路は、前記単位遅延回路の入力側に設けられたトリミングユニットを有する。
【発明の効果】
【００１４】
開示のタイミング調整回路は、連続的で滑らかに遅延時間の補間を行った信号を生成することができるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】タイミング調整回路の適用例を示す図である。
【図２】図１のタイミング調整回路におけるＤＬＬ回路の一例を示すブロック図である。
【図３】図２のＤＬＬ回路における単位遅延ユニットの一例を示す回路図である。
【図４】タイミング調整回路における位相補間回路の一例を示すブロック図である。
【図５】図４の位相補間回路におけるインバータユニットの一例を示す回路図である。
【図６】図４の位相補間回路を適用したタイミング調整回路における遅延時時間の変化を示す図である。
【図７】一実施例のタイミング調整回路を示すブロック図である。
【図８】図７のタイミング調整回路における位相補間回路を示すブロック図である。
【図９】図８の位相補間回路におけるトリミングユニットを示す回路図である。
【図１０】図８のトリミングユニットによる遅延時時間の調整を説明するための図である。
【図１１】図７のタイミング調整回路における遅延時時間の変化を示す図である。
【発明を実施するための形態】
【００１６】
まず、タイミング調整回路の実施例を詳述する前に、タイミング調整回路およびその問題点を図１〜図６を参照して説明する。
【００１７】
図１は、タイミング調整回路の適用例を示す図である。図１において、参照符号１００はタイミング調整回路、１０１はＤＬＬ回路、１１０，１１１，…はデータ信号用遅延線、２０１および２１０，２１１，…はスキュー要素を示す。
【００１８】
スキュー要素２０１および２１０，２１１，…は、例えば、送信側および受信側がボード（プリント基板）上に設けられた集積回路（ＬＳＩ）の場合、ボード上の配線（プリント配線）に寄生する容量等である。
【００１９】
また、スキュー要素２０１および２１０，２１１，…は、例えば、送信側および受信側が１つのチップにおける回路ブロックの場合、チップ上の配線容量等である。
【００２０】
ここで、スキュー要素２０１および２１０，２１１，…は、例えば、ボード上の配線の長さや寄生容量が異なるため、受信側において、クロック信号と各データ信号ＤＡＴＡ０，ＤＡＴＡ１，…のタイミングは、それぞればらばらになってしまう。
【００２１】
送信側からのクロック信号ＣＬＫは、例えば、ボード上のスキュー要素２０１により遅延されて受信側に伝送される。また、送信側からのデータ信号ＤＡＴＡ０，ＤＡＴＡ１，…は、スキュー要素２０１および２１０，２１１，…により遅延されて受信側に伝送される。
【００２２】
そして、スキュー要素２０１および２１０，２１１，…は全て同じではないため、受信側において、クロック信号により各データ信号ＤＡＴＡ０，ＤＡＴＡ１，…を最適なタイミングでサンプルできるように、送信側にタイミング調整回路１００を設けている。
【００２３】
すなわち、送信側に設けたタイミング調整回路１００の各遅延線１１０，１１１，…により遅延時間を制御することで、複数のデータ信号ＤＡＴＡ０，ＤＡＴＡ１，…に対してそれぞれ個別の遅延を与えるようになっている。
【００２４】
これにより、受信側において、クロック信号ＣＬＫの遷移タイミングが、各データ信号ＤＡＴＡ０，ＤＡＴＡ１，…の遷移タイミングの中間（データ信号アイのほぼ中央）の位置に来るようになり、データ信号を正しくサンプルすることが可能になる。
【００２５】
なお、送信側に設けたタイミング調整回路１００によるデータ信号ＤＡＴＡ０，ＤＡＴＡ１，…の遅延時間の制御（設定）は、例えば、システムの電源投入時等に行うトレーニングシーケンスとして実行する。また、送信側から受信側へのデータ信号線の数は、データ信号ＤＡＴＡ０，ＤＡＴＡ１，…を並列に伝送可能とする複数本でもよいが、１本であってもよい。
【００２６】
このように、タイミング調整回路１００は、例えば、ある単一のクロック信号と単一または複数のデータ信号がある場合、単一または複数のデータ信号に適切な遅延を与え、それらをクロック信号でサンプル可能な位相差に調整するために使用される。もちろん、本明細書で言及するタイミング調整回路は、このようなデータ信号の位相を調整するためのものに限定されないのはいうまでもない。
【００２７】
ところで、ディジタル制御のタイミング調整回路においては、信号に遅延を与えるための遅延回路として、縦続接続されたＣＭＯＳ回路のインバータ（単位遅延ユニット）を使用し、それを通過する段数によって遅延量を決めている。
【００２８】
遅延回路は、例えば、温度や電源電圧の動的なばらつきによって遅延が変動するので、遅延時間を一定に維持するためには、例えば、単位遅延ユニットの通過段数を動的に制御する。
【００２９】
図２は、図１のタイミング調整回路におけるＤＬＬ回路の一例を示すブロック図であり、また、図３は、図２のＤＬＬ回路における単位遅延ユニットの一例を示す回路図である。ここで、図２は、１つのデータ信号（ＤＡＴＡ０）に着目したＤＬＬ回路１０１を示している。
【００３０】
図２に示されるように、ＤＬＬ回路１０１は、縦続接続された複数の単位遅延ユニットＤＵ０，ＤＵ１，…，ＤＵｎ、位相比較回路１３１および制御回路１３２を有する。縦続接続された複数の単位遅延ユニットＤＵ０，ＤＵ１，…，ＤＵｎは、イネーブル信号ＥＮ０，ＥＮ１，…，ＥＮｎによりいずれか１つが選択され、通過する遅延ユニットの段数が決められる。
【００３１】
図３に示されるように、単位遅延ユニットＤＵ（ＤＵ０，ＤＵ１，…，ＤＵｎ）は、インバータＩＮＶ１および３つのナンドゲートＮＡＮＤ１〜ＮＡＮＤ３を備えている。なお、単位遅延ユニットＤＵは、イネーブル信号ＥＮを高レベル『Ｈ』とすることにより、折り返す単位遅延ユニットＤＵを規定するようになっている。ここで、単位遅延ユニット（遅延回路）を複数接続したものを遅延線と称する。
【００３２】
位相比較回路１３１は、元のクロック信号ＣＬＫと、通過する遅延ユニットの段数により決められた遅延量を有する遅延されたクロック信号ＣＬＫｄを受け取る。そして、位相比較回路１３１は、信号ＣＬＫとＣＬＫｄの位相差が丁度クロック信号の１周期に相当するように、制御回路１３２を介して制御する。
【００３３】
すなわち、制御回路１３２は、位相比較回路１３１からの信号ＣＬＫとＣＬＫｄの位相比較結果に従って、各単位遅延ユニットＤＵ０，ＤＵ１，…，ＤＵｎに対するイネーブル信号ＥＮ０，ＥＮ１，…，ＥＮｎを出力すると共に、制御信号ＣＳを出力する。
【００３４】
なお、制御信号ＣＳは、データ信号の遅延線に対する制御信号であり、データ信号に与えるべき遅延は、クロック信号の周期に対する比として算出可能である。
【００３５】
このように、ディジタル制御のタイミング調整回路において、最小の遅延調整精度は、単位遅延ユニットＤＵの遅延時間に制約されることになる。
【００３６】
しかしながら、例えば、ＤＬＬ回路における通過段数が９９段であり、データ信号に与えたい位相差がクロック周期に対してπ／２ラジアンのとき、通過させたい遅延段数は、９９／４＝２４．７５段となって計算上の値の遅延量を取れなくなってしまう。
【００３７】
図４は、タイミング調整回路における位相補間回路の一例を示すブロック図であり、遅延線に対して縦続に位相補間回路（微調整遅延回路）を接続して位相補間を行うものを示している。
【００３８】
位相補間回路３００は、単位遅延回路ＤＵＣの入力および出力に接続され、その入力側に設けられた第１インバータユニット３０１、その出力側に設けられた第２インバータユニット３０２およびそれらのインバータユニットを制御する制御器３０３を有する。
【００３９】
ここで、一端が単位遅延回路ＤＵＣの入力側および出力側に設けられた第１インバータユニット３０１および第２インバータユニット３０２の他端は、容量Ｃを介して接地されている。
【００４０】
図５は、図４の位相補間回路におけるインバータユニットの一例を示す回路図である。なお、第１インバータユニット３０１および第２インバータユニット３０２は、基本的には同様のものとなっている。
【００４１】
図５に示されるように、インバータユニット３０１（３０２）は、並列接続された複数のインバータを有し、各インバータは、制御器３０３からの制御信号ＩＳ１１（ＩＳ１２）によって高インピーダンス（Ｈｉ−Ｚ）状態をとることができるようになっている。
【００４２】
単位遅延回路ＤＵＣの入力は、第１インバータユニット３０１における制御信号ＩＳ１１により規定された数のインバータ、および、容量Ｃを介して接地される。また、単位遅延回路ＤＵＣの出力は、第２インバータユニット３０２における制御信号ＩＳ１２により規定された数のインバータ、および、容量Ｃを介して接地される。
【００４３】
すなわち、単位遅延回路ＤＵＣを通過する前のデータ信号を第１インバータユニット３０１に接続すると共に、通過した後のデータ信号を第２インバータユニット３０２に接続し、各インバータユニットにおけるＨｉ−Ｚ状態のインバータの個数を変化させる。
【００４４】
これにより、単位遅延回路ＤＵＣの通過段数に基づく粗調整の遅延線と、上述した位相補間回路３００を使用して単位遅延回路ＤＵＣ以下の遅延量を調整する微調整回路を使用して遅延量の制御を行うことができるようになっている。
【００４５】
図６は、図４の位相補間回路を適用したタイミング調整回路における遅延時時間の変化を示す図である。ここで、縦軸は遅延量（遅延時間）であり、また、横軸はインバータユニットにおけるＨｉ−Ｚ状態のインバータの個数を制御する制御コードである。
【００４６】
粗調整の遅延線と微調整の位相補間回路（微調整遅延回路）を縦続接続した遅延回路において、遅延量を増大させる制御を行う場合、まず、微調整遅延回路の制御コードを変化させて遅延を増大させる。
【００４７】
そして、微調整遅延回路の取り得る遅延が最大になった場合（図６中の×個所）には、粗調整の遅延線の通過段数を一段増やして、微調整遅延回路の制御コードを最も小さい遅延量になるように制御する（図６中の●個所）。
【００４８】
上述した粗調整の遅延線の通過段数と微調整遅延回路の制御コードの制御によって、遅延が連続的（単調）に増減するためには、微調整遅延回路の遅延の取り得る値の範囲が単位遅延ユニット（単位遅延回路）と同一もしくは小さくなることが前提となる。
【００４９】
しかしながら、実際には、例えば、単位遅延回路ＤＵＣの入出力側のそれぞれに寄生する容量成分のばらつきによって遅延が増減するため、粗調整の遅延線内の単位遅延ユニットと遅延は同一にはならない。
【００５０】
すなわち、図６に示されるように、微調整遅延回路の遅延最大の状態（図６中の×個所）から最小の状態に遷移する際（図６中の●個所）に、遅延の増大が連続的にならずに段差が生じる虞がある。
【００５１】
以下、タイミング調整回路の実施例を、添付図面を参照して詳述する。図７は、一実施例のタイミング調整回路を示すブロック図である。図７において、参照符号１は粗調整用遅延線、２は単位遅延回路、３は位相補間回路、４は制御回路、そして、５は遅延比較回路を示す。
【００５２】
参照符号１０は、レプリカ回路部を示し、１１はレプリカ粗調整用遅延線、１２はレプリカ単位遅延回路、そして、１３はレプリカ位相補間回路を示す。なお、粗調整用遅延線１および１１、単位遅延回路２および１２、並びに、位相補間回路（微調整遅延回路）３および１３は、それぞれ同様のものである。
【００５３】
図７に示されるように、タイミング調整回路は、粗調整用遅延線１，単位遅延回路２および位相補間回路３、レプリカ回路部１０、制御回路４、並びに、遅延比較回路５を有する。ここで、レプリカ回路部１０は、レプリカ粗調整用遅延線１１、レプリカ単位遅延回路１２およびレプリカ位相補間回路１３を有する。
【００５４】
入力信号（入力クロック信号）は、粗調整用遅延線１に入力され、例えば、ｎ段の遅延ユニットによる遅延量が与えられた信号（粗調整信号）が単位遅延回路２、並びに、位相補間回路３に供給される。
【００５５】
同様に、レプリカ回路部１０においても。入力信号は、レプリカ粗調整用遅延線１１に入力され、例えば、ｎ段の遅延ユニットによる遅延量が与えられた信号がレプリカ単位遅延回路１２、並びに、レプリカ位相補間回路１３に供給される。
【００５６】
位相補間回路３の出力は、出力信号（出力クロック信号）として出力されると共に、遅延比較回路５の一方の入力に供給され、遅延比較回路５の他方の入力に供給されたレプリカ位相補間回路１３の出力との遅延比較が行われる。
【００５７】
ここで、単位遅延回路２は、入力信号を粗調整用遅延線１における単位としての所定の遅延時間だけ遅延し、その遅延された単位遅延信号を出力する。また、制御回路４は、位相補間回路３に対して、遅延比較回路５の出力（遅延比較結果）に従った制御信号ＩＳ１，ＩＳ２、並びに、トリミング信号ＴＳを出力する。
【００５８】
図８は、図７のタイミング調整回路における位相補間回路を示すブロック図であり、位相補間回路３を、単位遅延回路２および制御回路４と共に描いたものである。
【００５９】
図８に示されるように、位相補間回路３は、単位遅延回路２の入力側に設けられた第１インバータユニット３１、単位遅延回路２の出力側に設けられた第２インバータユニット３２、容量Ｃ、並びに、トリミングユニット３３を有する。
【００６０】
ここで、第１インバータユニット３１および第２インバータユニット３２は、容量Ｃを介して接地されている。
【００６１】
第１および第２インバータユニット３１および３２は、図５を参照して説明したインバータユニット３０１（３０２）と同様のものであり、それぞれ制御回路４からの制御信号ＩＳ１（ＩＳ２）によってＨｉ−Ｚ状態のインバータの数を制御する。
【００６２】
単位遅延回路２の入力は、第１インバータユニット３１における制御信号ＩＳ１により規定された数のインバータ、および、容量Ｃを介して接地されると共に、トリミングユニット３３に接続されている。
【００６３】
単位遅延回路２の出力は、第２インバータユニット３２における制御信号ＩＳ２により規定された数のインバータ、および、容量Ｃを介して接地される。
【００６４】
ここで、ＭおよびＮを、自然数で、Ｎ＞Ｍ≧１として、第１インバータユニット３１および第２インバータユニット３２は、それぞれ高インピーダンス状態をとることができるＮ個のインバータを有する。
【００６５】
そして、第１インバータユニット３１は、Ｍ個のインバータをオンして、立ち上がりの傾きを規定し、第２インバータユニット３２は、Ｎ−Ｍ個のインバータをオンして、第１および第２インバータユニットにより全体としてＮ個のインバータをオンする。
【００６６】
図９は、図８の位相補間回路におけるトリミングユニットを示す回路図である。図９に示されるように、トリミングユニット３３は、複数のスイッチ３３１ａ〜３３１ｄと直列接続された複数の容量３３２ａ〜３３２ｄを有する。
【００６７】
ここで、スイッチ３３１ａ〜３３１ｄは、例えば、トランスファゲートであり、また、容量３３２ａ〜３３２ｄは、例えば、半導体基板上に形成されたＭＯＳ容量である。
【００６８】
ここで、トリミングユニット３３は、制御回路４からのトリミング信号ＴＳに従ってオン／オフ制御されるスイッチ３３１ａ〜３３１ｄにより、単位遅延回路２の入力側と接地との間の容量を調整するようになっている。
【００６９】
次に、一実施例のタイミング調整回路の動作を説明する。まず、図７のタイミング調整回路において、本体の粗調整用遅延線１内の単位遅延ユニットｎ段分の遅延量に加え、単位遅延回路２による１段分の遅延量（ｎ＋１段分の遅延）により、位相補間回路３における遅延最小の状態に設定する。
【００７０】
一方、レプリカ回路部１０は、レプリカ粗調整用遅延線１１内の単位遅延ユニットｎ段とレプリカ位相補間回路１３の遅延が最大状態となるように設定する。これにより、例えば、位相補間回路３を遅延最大の状態に設定することができる。
【００７１】
そして、位相補間回路３による遅延量の取り得る範囲が、例えば、素子のばらつきによって粗調整用遅延線１の１つの単位遅延ユニットよりも大きくなった場合、制御回路４は、遅延比較回路５の出力に応じてトリミングユニット３３の容量を制御（増大）する。
【００７２】
制御回路５は、トリミングユニット３３に対するトリミング信号ＴＳを制御して、トリミングユニット３３におけるオン状態のスイッチの数を増大する。この処理を繰り返して、位相補間回路３による遅延量の取り得る範囲が、１つの単位遅延ユニットの遅延量と同一になった段階で処理を終了する。
【００７３】
すなわち、本実施例のタイミング調整回路は、単位遅延回路２の入力側にトリミングユニット３３を設け、単位遅延回路２を通過する前の入力信号の傾きを変化させることで位相補間回路３の出力側の傾きを制御するようになっている。
【００７４】
図１０は、図８のトリミングユニットによる遅延時時間の調整を説明するための図であり、また、図１１は、図７のタイミング調整回路における遅延時時間の変化を示す図である。
【００７５】
ここで、図１０（ａ）は、理想的な出力波形を示し、また、図１０（ｂ）は、単位遅延回路２の出力負荷が重かった場合の出力波形を示し、そして、図１０（ｃ）は、トリミングユニット３３による遅延量の調整を行ったときの出力波形を示す。
【００７６】
図１０（ｂ）に示されるように、単位遅延回路２の出力負荷が重かった場合、例えば、出力側の立ち上がり特性が緩やかになる。このとき、図１０（ｃ）に示されるように、制御回路４によりトリミングユニット３３を制御することで、入力側の立ち上がり特性を出力側と同様（平行）になるように調整する。
【００７７】
これにより、図１１と図６との比較から明らかなように、図６における微調整遅延回路（位相補間回路）の遅延最大の状態から最小の状態に遷移する際の段差を無くして、連続的に増大させることが可能になる。
【００７８】
すなわち、本実施例のタイミング調整回路によれば、連続的で滑らかに遅延時間の補間を行った信号を生成することができる。なお、トリミングユニット３３は、図９に示すものに限定されず、様々なものを適用することができる。
【００７９】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
入力信号を、所定の遅延時間を単位として遅延する粗調整遅延回路と、
該粗調整遅延回路から出力される粗調整信号を受け取って、前記所定の遅延時間だけ遅延した単位遅延信号を出力する単位遅延回路と、
前記粗調整信号および前記単位遅延信号を受け取り、該粗調整信号および該単位遅延信号の間の位相を補間する位相補間回路と、を有し、
前記位相補間回路は、
前記単位遅延回路の入力側に設けられたトリミングユニットを有することを特徴とするタイミング調整回路。
【００８０】
（付記２）
付記１に記載のタイミング調整回路において、
前記トリミングユニットは、前記単位遅延回路の入力側と接地間の容量を調整することを特徴とするタイミング調整回路。
【００８１】
（付記３）
付記２に記載のタイミング調整回路において、
前記トリミングユニットは、
複数のスイッチと、
該各スイッチと直列接続された複数の容量と、を有することを特徴とするタイミング調整回路。
【００８２】
（付記４）
付記１〜３のいずれか１項に記載のタイミング調整回路において、
前記位相補間回路は、さらに、
前記単位遅延回路の入力側に設けられた第１インバータユニットと、
前記単位遅延回路の出力側に設けられた第２インバータユニットと、
前記第１および第２インバータユニットと接地間に設けられた容量と、を有することを特徴とするタイミング調整回路。
【００８３】
（付記５）
付記４に記載のタイミング調整回路において、さらに、
前記粗調整遅延回路、前記単位遅延回路および前記位相補間回路に対応する回路を有するレプリカ回路部と、
前記位相補間回路の出力と、前記レプリカ回路部の位相補間回路の出力との遅延比較を行う遅延比較回路と、
前記遅延比較回路の出力に応じて、前記トリミングユニット、並びに、前記第１および第２インバータユニットを制御する制御回路と、を有し、該制御回路により前記トリミングユニットを制御することを特徴とするタイミング調整回路。
【００８４】
（付記６）
付記４または５に記載のタイミング調整回路において、
ＭおよびＮを、自然数で、Ｎ＞Ｍ≧１として、
前記第１および第２インバータユニットは、それぞれ高インピーダンス状態をとることができるＮ個のインバータを有し、
前記第１インバータユニットは、Ｍ個のインバータをオンして、立ち上がりの傾きを規定し、
前記第２インバータユニットは、Ｎ−Ｍ個のインバータをオンして、前記第１および第２インバータユニットにより全体としてＮ個のインバータをオンすることを特徴とするタイミング調整回路。
【符号の説明】
【００８５】
１    粗調整用遅延線
２    単位遅延回路
３，３００    位相補間回路
４    制御回路
５    遅延比較回路
１０    レプリカ回路部
１１    レプリカ粗調整用遅延線
１２    レプリカ単位遅延回路
１３    レプリカ位相補間回路
３１，３０１    第１インバータユニット
３２，３０２    第２インバータユニット
３３    トリミングユニット
１０１    ＤＬＬ回路
１１０，１１１，…    データ信号用遅延線
２０１，２１０，２１１，…    スキュー要素
３０３    制御器
【図１】
2012029211.tif 000003
【図２】
2012029211.tif 000004
【図３】
2012029211.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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