(57)【要約】【課題】Ｎチャネル型トランジスタおよびＰチャネル型トランジスタ各々の閾値電圧を個別に制御すること。【解決手段】半導体基板９０の表層に位置する第１不純物導入層８０と、第１不純物導入層８０の上に位置する絶縁層７０と、絶縁層７０の上に位置する半導体層６０と、半導体層６０を第１領域および第２領域に分離し、かつ、第１不純物導入層８０を分離しない第１素子分離領域１００と、第１領域上に位置し、下からゲート絶縁膜４０、閾値制御金属層３０、および、ゲート電極２０、１０を積層した第１の積層体を含む第１のトランジスタと、第２領域上に位置し、下からゲート絶縁膜４１、および、ゲート電極２１、１１を積層した第２の積層体を含む第２のトランジスタと、を有する半導体装置を提供する。【選択図】図１
2012028665.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表層に位置する第１不純物導入層と、
前記第１不純物導入層の上に位置する絶縁層と、
前記絶縁層の上に位置する半導体層と、
前記半導体層を第１領域および第２領域に分離し、かつ、前記第１不純物導入層を分離しない第１素子分離領域と、
前記第１領域上に位置し、下からゲート絶縁膜、閾値制御金属層、および、ゲート電極を積層した第１の積層体を含む第１のトランジスタと、
前記第２領域上に位置し、下からゲート絶縁膜、および、ゲート電極を積層した第２の積層体を含む第２のトランジスタと、
を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のトランジスタはＮチャネル型のトランジスタであり、前記第２のトランジスタはＰチャネル型のトランジスタである半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記閾値制御金属層は、第２族乃至第６族元素の中の１つ以上を含む金属を有する半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記閾値制御金属層は、ＬａまたはＭｇを含む半導体装置。
【請求項５】
請求項１から４のいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜は、酸化シリコンより誘電率が高い材料により形成されている半導体装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置において、
前記半導体基板の表層のうち、前記第１不純物導入層が位置する領域とは異なる領域に位置する第２不純物導入層と、
前記第２不純物導入層の上に位置する前記絶縁層と、
前記絶縁層の上に位置する前記半導体層と、
前記半導体層を第３領域および第４領域に分離し、前記第２不純物導入層を分離しない第２素子分離領域と、
前記第３領域上に位置し、下からゲート絶縁膜、および、ゲート電極を積層した第３の積層体を含む第３のトランジスタと、
前記第４領域上に位置し、下からゲート絶縁膜、および、ゲート電極を積層した第４の積層体を含む第４のトランジスタと、を有する半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１のトランジスタおよび前記第３のトランジスタはＮチャネル型のトランジスタであり、前記第２のトランジスタおよび前記第４のトランジスタはＰチャネル型のトランジスタである半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１不純物導入層はＮウェル層であり、前記第２不純物導入層はＰウェル層である半導体装置。
【請求項９】
請求項１から８のいずれか１項に記載の半導体装置の前記第１不純物導入層に、前記第２のトランジスタの閾値電圧を所望の値に制御する所定の電圧を印加することで、
前記第２のトランジスタの閾値電圧が所望の値に制御されるとともに、前記第１のトランジスタの閾値電圧が前記閾値制御金属層および前記第１不純物導入層に印加された所定の電圧により、所望の値に制御されるトランジスタ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびトランジスタ制御方法に関する。
【背景技術】
【０００２】
高性能ＭＰＵ（ｍｉｃｒｏ−ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）には消費電力を抑えながら動作周波数を上げることが要求される。動作速度の速いトランジスタを得るには閾値電圧を低くする方が有利である。しかし、閾値電圧を低くすると、オフ時のリーク電流が増加し、消費電力が増加してしまう。オフ時の消費電力を抑えるには、閾値電圧を高くする方が有利である。
【０００３】
上述のような状況において、回路動作速度を十分に保ちつつ、チップ全体の消費電力を抑えるには、高いスイッチング速度が要求される回路とそうでない回路とで、閾値電圧が異なるトランジスタを使い分けることが有効である。このためには、チップ内に、異なった閾値電圧を有する複数のトランジスタを形成する必要がある。
【０００４】
上記要求を満たす技術として、Ｍｅｔａｌ  Ｈｉｇｈ−ｋを適用したＦＤ−ＳＯＩ（ｆｕｌｌｙ  ｄｅｐｌｅｔｅｄ−ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）がある。しかし、この技術の場合、チャネル部が低ドーズであるため、低閾値電圧を有するトランジスタの形成、および、異なる閾値電圧を有する複数のトランジスタの形成が困難である。
【０００５】
ここで、特許文献１には、閾値電圧を容易に調整できるＦＤ−ＳＯＩトランジスタを有する半導体装置が記載されている。図３に、特許文献１に開示されている半導体装置の断面概略図を示す。
【０００６】
特許文献１には、ＦＤ−ＳＯＩトランジスタにおいて、表面シリコン層をノンドープにした場合、閾値電圧Ｖｔｈは以下の式で近似できることが記載されている。
【０００７】
【数１】
2012028665.tif 000003
【０００８】
そして、特許文献１には、上記式に基づき、図３に示すＰウェル、Ｎウェルの濃度（Ｎａ濃度）を変化させることで上記式に示すΨＢを変動させ、結果、閾値電圧Ｖｔｈを制御することが記載されている。
【０００９】
また、非特許文献１には、図４に示すような断面概略図を有する半導体装置が記載されている。当該技術では、ＰウェルおよびＮウェル各々に独立して電圧を印加することで、図４に示す２つのトランジスタ各々の閾値電圧を独立して制御している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−１９７９９号公報
【非特許文献】
【００１１】
【非特許文献１】C.Fenouillet-Beranger, Hybrid FDSOI/Bulk high-k/Metal gate platform for Low Power(LP) multimedia technology, IEDM2009, p28.6.1-28.6.4
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献１および非特許文献１に記載の技術の場合、図３および図４に示すように、Ｐチャネル型のトランジスタおよびＮチャネル型のトランジスタ各々の下層に異なるウェルを形成する必要があるため、製造プロセスが複雑になり、また、製造コストが高くなってしまう。
【００１３】
また、非特許文献１に記載の技術の場合、Ｎウェル、Ｐウェル各々に電圧を印加するための配線およびビアを形成する必要があるため、チップ面積が大きくなってしまう。
【課題を解決するための手段】
【００１４】
本発明によれば、半導体基板の表層に位置する第１不純物導入層と、前記第１不純物導入層の上に位置する絶縁層と、前記絶縁層の上に位置する半導体層と、前記半導体層を第１領域および第２領域に分離し、かつ、前記第１不純物導入層を分離しない第１素子分離領域と、前記第１領域上に位置し、下からゲート絶縁膜、閾値制御金属層、および、ゲート電極を積層した第１の積層体を含む第１のトランジスタと、前記第２領域上に位置し、下からゲート絶縁膜、および、ゲート電極を積層した第２の積層体を含む第２のトランジスタと、を有する半導体装置が提供される。
【００１５】
本発明の半導体装置によれば、第２のトランジスタの閾値電圧は、第１不純物導入層に電圧を印加することで所望の値に制御することができる。一方、第１のトランジスタの閾値電圧は、閾値制御金属層の構成により所望の値に制御することができる。なお、閾値制御金属層の構成は、第１不純物導入層に印加される電圧を考慮して決定することができる。
【００１６】
また、本発明によれば、上記半導体装置の上記第１不純物導入層に、上記第２のトランジスタの閾値電圧を所望の値に制御する所定の電圧を印加することで、上記第２のトランジスタの閾値電圧が所望の値に制御されるとともに、上記第１のトランジスタの閾値電圧が上記閾値制御金属層および上記第１不純物導入層に印加された所定の電圧により、所望の値に制御されるトランジスタ制御方法が提供される。
【発明の効果】
【００１７】
本発明によれば、コストの増加およびチップ面積の増大を抑制しつつ、第１のトランジスタおよび第２のトランジスタ各々の閾値電圧を個別に制御することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本実施形態の半導体装置の一例を示す断面模式図である。
【図２】本実施形態の半導体装置の一例を示す断面模式図である。
【図３】比較例の半導体装置の一例を示す断面模式図である。
【図４】比較例の半導体装置の一例を示す断面模式図である。
【発明を実施するための形態】
【００１９】
本発明の実施の形態について、図面を参照して詳細に説明する。以下の構造図は全て本発明の実施の形態を模式的に示すものであり、特にことわりがない限り、構成要素の図面上の比率により、本発明による構造の寸法を規定するものではない。また、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００２０】
図１は、本実施形態の半導体装置の一例を模式的に示した断面図である。
【００２１】
まず、本実施形態の半導体装置の概要について説明する。
【００２２】
図１に示すように、本実施形態の半導体装置は、半導体基板９０の表層に位置する第１不純物導入層８０と、第１不純物導入層８０の上に位置する絶縁層７０と、絶縁層７０の上に位置する半導体層６０と、を有する。
【００２３】
また、本実施形態の半導体装置は、半導体層６０を第１領域（図１中、第１素子分離領域１００より左側の領域）および第２領域（図１中、第１素子分離領域１００より右側の領域）に分離する第１素子分離領域１００を有する。なお、第１素子分離領域１００は、第１不純物導入層８０は分離しない。
【００２４】
さらに、本実施形態の半導体装置は、第１領域上に位置し、下からゲート絶縁膜４０、閾値制御金属層３０、および、ゲート電極（例：金属層２０および多結晶シリコン層１０の積層体）を積層した第１の積層体を含む第１のトランジスタを有する。加えて、本実施形態の半導体装置は、第２領域上に位置し、下からゲート絶縁膜４１、および、ゲート電極（例：金属２１および多結晶シリコン層１１の積層体）を積層した第２の積層体を含む第２のトランジスタを有する。
【００２５】
さらに、本実施形態の半導体装置は、第１不純物導入層８０に電圧を印加するための構成を有する。
【００２６】
以下、本実施形態の半導体装置の各構成要件について説明する。
【００２７】
半導体基板９０は特段制限されず、例えばＳｉ基板とすることができる。
【００２８】
第１不純物導入層８０は、ｎ型不純物を導入したＮウェル層とすることができる。Ｎウェル層は、例えば、半導体基板９０の表面にｎ型不純物を注入することで形成された層である。ｎ型不純物の種類および不純物濃度は特段制限されない。
【００２９】
なお、第１不純物導入層８０は、Ｎウェル層でなく、Ｐウェル層とすることもできる。Ｐウェル層は、例えば、半導体基板９０の表面にｐ型不純物を注入することで形成された層である。ｐ型不純物の種類および不純物濃度は特段制限されない。
【００３０】
絶縁層７０は絶縁体の層であり、例えば、酸化シリコン層などであってもよい。絶縁層７０の厚さは、設計的事項である。
【００３１】
半導体層６０は、例えば、ノンドープまたは低ドーズのシリコン層である。なお、半導体層６０の厚さは、設計的事項である。
【００３２】
第１素子分離領域１００は、ＳＴＩ（ｓａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）、または、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）で形成された素子分離領域である。ＳＴＩの場合には、例えば、半導体層６０に形成された溝内にシリコン酸化膜を充填した構造であってもよい。
【００３３】
このような第１素子分離領域１００により分離された第１領域（図１中、第１素子分離領域１００より左側の領域）には、Ｎチャネル型（以下、「Ｎｃｈ型」という）のトランジスタが形成されている。また、第１素子分離領域１００により分離された第２領域（図１中、第１素子分離領域１００より右側の領域）には、Ｐチャネル型（以下、「Ｐｃｈ型」という）のトランジスタが形成されている。
【００３４】
第１領域に形成されたＮｃｈ型のトランジスタは、半導体層６０上に位置し、下からゲート絶縁膜４０、閾値制御金属層３０、および、ゲート電極（例：金属層２０および多結晶シリコン層１０の積層体）を積層した第１の積層体を有する。また、サイドウォール５０、半導体層６０中に形成されたエクステンション領域６１、および、ソース・ドレイン領域６２を有する。
【００３５】
ゲート絶縁膜４０は、酸化シリコンより誘電率が高い材料により形成することができ、あらゆる態様とすることができる。例えば、本実施形態のゲート絶縁膜４０は、酸化物、窒化物、酸窒化物、または、シリケート（金属シリケートおよび窒化金属シリケートを含む）、あるいはこれらの組み合わせであってもよい。具体的には、本実施形態のゲート絶縁膜４０は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、Ｇａ２Ｏ３、ＧｄＧａＯ、およびこれらの混合物などであってもよい。ゲート絶縁膜４０の厚さは、設計的事項である。
【００３６】
閾値制御金属層３０は、第２族乃至第６族元素の中の１つ以上を含む金属を有する層とすることができ、例えば、Ｌａ、Ｍｇなどを有する層とすることができる。また、閾値制御金属層３０の厚さは、設計的事項である。
【００３７】
ゲート電極は、例えば、金属層２０と、多結晶シリコン層１０と、を下からこの順に積層した構造であってもよい。なお、金属層２０、多結晶シリコン層１０、サイドウォール５０、エクステンション領域６１、および、ソース・ドレイン領域６２は、従来技術に準じたあらゆる構成とすることができる。
【００３８】
次に、第２領域に形成されたＰｃｈ型のトランジスタは、半導体層６０上に位置し、下からゲート絶縁膜４１、および、ゲート電極（例：金属層２１および多結晶シリコン層１１の積層体）を積層した第２の積層体を有する。また、サイドウォール５１、半導体層６０中に形成されたエクステンション領域６１、および、ソース・ドレイン領域６２を有する。
【００３９】
ゲート絶縁膜４１は、Ｎｃｈ型のトランジスタが有するゲート絶縁膜４０と同様の構成とすることができる。
【００４０】
ゲート電極は、例えば、金属層２１と、多結晶シリコン層１１と、を下からこの順に積層した構造であってもよい。なお、金属層２１、多結晶シリコン層１１、サイドウォール５０、エクステンション領域６１、および、ソース・ドレイン領域６２は、従来技術に準じたあらゆる構成とすることができる。
【００４１】
なお、第１不純物導入層８０に電圧を印加するための構成は特段制限されない。例えば、図示しないコンタクトを介して図示しない配線と第１不純物導入層８０とを接続してもよい。
【００４２】
上述のような本実施形態の半導体装置は、例えば以下のようにして製造することができる。
【００４３】
例えば、半導体基板９０上に、絶縁層７０および半導体層６０を張り合わせたＳＯＩ構造を準備する。その後、半導体層６０を第１領域（図１中、第１素子分離領域１００より左側の領域）および第２領域（図１中、第１素子分離領域１００より右側の領域）に分離する第１素子分離領域１００を形成する。次いで、ｎ型不純物を注入することで、半導体基板９０の表面部に第１不純物導入層８０を形成する。
【００４４】
その後、第１領域および第２領域に跨ってゲート絶縁膜４０および４１となる絶縁膜を形成し、次いで、第１領域に選択的に閾値制御金属層３０となる金属層を形成する。その後、第１領域および第２領域に跨って金属層２０および２１となる金属層、および、多結晶シリコン層１０および１１となる多結晶シリコン層を下からこの順に積層する。そして、フォトリソグラフィとドライエッチングによりこれらの層を選択的に除去することで、図１に示すような、下からゲート絶縁膜４０、閾値制御金属層３０、および、ゲート電極（例：金属層２０および多結晶シリコン層１０の積層体）を積層した第１の積層体と、下からゲート絶縁膜４１、および、ゲート電極（例：金属層２１および多結晶シリコン層１１の積層体）を積層した第２の積層体と、が得られる。
【００４５】
その後、第１領域の半導体層６０および第２領域の半導体層６０各々に所定の不純物を注入してエクステンション領域６１を形成した後、サイドウォール５０、５１を形成する。次いで、第１領域の半導体層６０および第２領域の半導体層６０各々に所定の不純物を注入してソース・ドレイン領域６２を形成する。
【００４６】
次に、このような本実施形態の半導体装置の作用効果について説明する。
【００４７】
本実施形態の半導体装置は、Ｐｃｈ型のトランジスタの閾値電圧は、Ｎウェル層（第１不純物導入層８０）に所定の電圧を印加することで所望の値に制御することができる。一方、Ｎｃｈ型のトランジスタの閾値電圧は、閾値制御金属層３０の構成により所望の値に制御することができる。なお、閾値制御金属層３０の構成は、Ｎウェル層（第１不純物導入層８０）に印加される電圧を考慮して決定することができる。
【００４８】
このような本実施形態の半導体装置によれば、Ｐｃｈ型のトランジスタの閾値電圧およびＮｃｈ型のトランジスタの閾値電圧を、個別に適切に制御することができる。
【００４９】
また、特許文献１および非特許文献１に記載の技術のように、Ｐｃｈ型のトランジスタおよびＮｃｈ型のトランジスタ各々の下層に異なるウェルを形成する必要がないため、製造プロセスを簡略化でき、結果、製造コストを抑制することができる。
【００５０】
さらに、非特許文献１に記載の技術の場合、Ｐｃｈ型のトランジスタの下層に位置する不純物導入層、および、Ｎｃｈ型のトランジスタの下層に位置する不純物導入層各々に異なる電圧を印加する必要があるため、各々の不純物導入層と配線とを接続する構成（例：ビア）が必要となる。これに対し、本実施形態の半導体装置は、Ｐｃｈ型のトランジスタおよびＮｃｈ型のトランジスタに跨って形成されている第１不純物導入層８０のみに電圧を印加すればよいので、非特許文献１に記載の技術に比べて、不純物導入層と配線とを接続する構成（例：ビア）を縮小化することができる。結果、本実施形態の半導体装置によれば、チップ面積の増大を抑制することができる。
【００５１】
なお、本実施形態の半導体装置は、上述した構成の変形例として、Ｎｃｈ型のトランジスタに閾値制御金属層３０を有さず、Ｐｃｈ型のトランジスタのゲート絶縁膜４１とゲート電極（例：金属層２１および多結晶シリコン層１１の積層体）との間（例：ゲート絶縁膜４１と金属層２１との間）に、閾値制御金属層を設けてもよい。この閾値制御金属層は、例えばＡｌなどを含んだ層とすることができる。また、この閾値制御金属層の厚さは、設計的事項である。
【００５２】
この変形例の半導体装置は、Ｎｃｈ型のトランジスタの閾値電圧は、第１不純物導入層８０に電圧を印加することで所望の値に制御する。一方、Ｐｃｈ型のトランジスタの閾値電圧は、閾値制御金属層の構成により所望の値に制御する。なお、閾値制御金属層の構成は、第１不純物導入層８０に印加される電圧を考慮して決定される。
【００５３】
次に、図２に、本実施形態の半導体装置の適用例を模式的に示した断面図を示す。
【００５４】
図２に示す半導体装置は、半導体基板９０上のイ−イの破線より左側の領域（領域Ａ）において、図１に示す構造が形成されている。
【００５５】
そして、半導体基板９０上のイ−イの破線より右側の領域（領域Ｂ）において、半導体基板９０の表層に位置する第２不純物導入層８１と、第２不純物導入層８１の上に位置する絶縁層７０と、絶縁層７０の上に位置する半導体層６０と、を有する。
【００５６】
また、本実施形態の半導体装置は、領域Ｂにおいて、半導体層６０を第３領域および第４領域に分離する第２素子分離領域１０３を有する。なお、第２素子分離領域１０３は、第２不純物導入層８１は分離しない。
【００５７】
さらに、本実施形態の半導体装置は、第３領域上に位置し、下からゲート絶縁膜４２、および、ゲート電極（例：金属層２２および多結晶シリコン層１２の積層体）を積層した第３の積層体を含む第３のトランジスタを有する。ゲート電極は、例えば金属層２２と、多結晶シリコン層１２と、を下からこの順に積層した構造であってもよい。加えて、本実施形態の半導体装置は、第４領域上に位置し、下からゲート絶縁膜４３、および、ゲート電極（例：金属層２３および多結晶シリコン層１３の積層体）を積層した第４の積層体を含む第４のトランジスタを有する。ゲート電極は、例えば金属層２３と、多結晶シリコン層１３と、を下からこの順に積層した構造であってもよい。
【００５８】
さらに、本実施形態の半導体装置は、第２不純物導入層８１に電圧を印加するための構成を有する。
【００５９】
領域Ａにおける構成は、図１を用いて上述した通りであるので、ここでの説明は省略する。以下、領域Ｂにおける構成について説明する。
【００６０】
第２不純物導入層８１は、ｎ型不純物を導入したＮウェル層またはｐ型不純物を導入したＰウェル層とすることができる。なお、第１不純物導入層８０および第２不純物導入層８１には、各々独立して電圧が印加される。このため、第１不純物導入層８０をＮウェル層とする場合には第２不純物導入層８１をＰウェル層とし、第１不純物導入層８０をＰウェル層とする場合には第２不純物導入層８１をＮウェル層とするのが好ましい。第２不純物導入層８１へｎ型不純物を導入する場合の不純物濃度、および、第２不純物導入層８１へｐ型不純物を導入する場合の不純物濃度は、設計的事項である。
【００６１】
領域Ｂにおける絶縁層７０、半導体層６０、および、第２素子分離領域１０３は、各々、領域Ａにおける絶縁層７０、半導体層６０、および、第１素子分離領域１００と同様の構成とすることができる。なお、領域Ｂにおける絶縁層７０、半導体層６０、および、第２素子分離領域１０３は、領域Ａにおける絶縁層７０、半導体層６０、および、第１素子分離領域１００各々と同一の処理により形成されてもよい。
【００６２】
第３領域上に位置するＮｃｈ型のトランジスタおよび第４領域上に位置するＰｃｈ型のトランジスタは、従来技術に準じたあらゆる構成とすることができる。例えば、領域Ａに位置するＰｃｈ型のトランジスタと領域Ｂに位置するＰｃｈ型のトランジスタとは同じ構成であってもよい。また、領域Ｂの第３領域上に位置し、下からゲート絶縁膜４２、および、ゲート電極（例：金属層２２および多結晶シリコン層１２の積層体）を積層した第３の積層体と、領域Ｂの第４領域上に位置し、下からゲート絶縁膜４３、および、ゲート電極（例：金属層２３および多結晶シリコン層１３の積層体）を積層した第４の積層体とは同じ構成であってもよい。
【００６３】
このような半導体装置によれば、領域Ａ（図２中イ−イの破線より左側の領域）に位置するＰｃｈ型のトランジスタの閾値電圧は、第１不純物導入層８０に電圧を印加することで所望の値に制御することができる。一方、Ｎｃｈ型のトランジスタの閾値電圧は、閾値制御金属層３０の構成により所望の値に制御することができる。
【００６４】
そして、領域Ｂ（図２中イ−イの破線より右側の領域）に位置するＰｃｈ型のトランジスタおよびＮｃｈ型のトランジスタの閾値電圧は、第２不純物導入層８１に印加される電圧により所望の値に制御される。
【００６５】
本実施形態の半導体装置によれば、チップ内に、異なった閾値電圧を有する複数のトランジスタを形成することが可能となる。
【符号の説明】
【００６６】
１０    多結晶シリコン層
１１    多結晶シリコン層
１２    多結晶シリコン層
１３    多結晶シリコン層
２０    金属層
２１    金属層
２２    金属層
２３    金属層
３０    閾値制御金属層
４０    ゲート絶縁膜
４１    ゲート絶縁膜
４２    ゲート絶縁膜
４３    ゲート絶縁膜
５０    サイドウォール
５１    サイドウォール
５２    サイドウォール
５３    サイドウォール
６０    半導体層
６１    エクステンション領域
６２    ソース・ドレイン領域
７０    絶縁層
８０    第１不純物導入層
８１    第２不純物導入層
９０    半導体基板
１００  第１素子分離領域
１０１  素子分離領域
１０２  素子分離領域
１０３  第２素子分離領域
【図１】
2012028665.tif 000004
【図２】
2012028665.tif 000005
【図３】
2012028665.tif 000006
【図４】
2012028665.tif 000007