(57)【要約】【課題】選択ゲートトランジスタ間の距離を縮小でき、メモリセルアレイを微細化することができる不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】ＮＡＮＤセルユニットのソース側選択ゲートトランジスタＳＧＳ同士が隣接して配置されると共に、ドレイン側選択ゲートトランジスタＳＧＤ同士が隣接して配置されたメモリセルアレイと、ソース側選択トランジスタＳＧＳ間の領域に存在し、半導体基板１１の上面から最も低い位置に配置されたシリコン窒化膜１７と、ドレイン側選択トランジスタＳＧＤ間の領域に形成され、半導体基板１１の上面から最も低い位置に配置されたシリコン窒化膜１４とを有する。ソース側選択トランジスタＳＧＳ間の間隔は、ドレイン側選択トランジスタＳＧＤ間の間隔より狭く、半導体基板１１の上面からシリコン窒化膜１７の上面までの距離は、半導体基板１１の上面からシリコン窒化膜１４の上面までの距離より大きい。【選択図】図２
2012119517.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に所定間隔を空けて形成され、前記半導体基板上に順に積層された第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、及び制御ゲート電極をそれぞれ有する複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの一端に配置されたソース側選択ゲートトランジスタと、前記複数のメモリセルトランジスタの他端に配置されたドレイン側選択ゲートトランジスタとを有するＮＡＮＤセルユニットを複数備え、前記ＮＡＮＤセルユニットの前記ソース側選択ゲートトランジスタ同士が隣接して配置されると共に、前記ドレイン側選択ゲートトランジスタ同士が隣接して配置されたメモリセルアレイと、
前記ソース側選択ゲートトランジスタ間の領域に存在し、前記半導体基板の上面から最も低い位置に配置された第１シリコン窒化膜と、
前記ドレイン側選択ゲートトランジスタ間の領域に形成され、前記半導体基板の上面から最も低い位置に配置された第２シリコン窒化膜とを具備し、
前記ソース側選択ゲートトランジスタ間の間隔は、前記ドレイン側選択ゲートトランジスタ間の間隔より狭く、
前記半導体基板の上面から前記第１シリコン窒化膜の上面までの距離は、前記半導体基板の上面から前記第２シリコン窒化膜の上面までの距離より大きいことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１シリコン窒化膜と前記半導体基板間に絶縁膜が形成され、
前記絶縁膜は前記第１シリコン窒化膜よりも電荷トラップしにくい材料であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ソースコンタクトは、前記ドレインコンタクトより前記半導体基板の表面から半導体基板中に入り込んでいることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
メモリセルトランジスタ、ソース側選択ゲートトランジスタ、及びドレイン側選択ゲートトランジスタのゲート電極を半導体基板上に形成する工程と、
前記ソース側選択ゲートトランジスタ及び前記ドレイン側選択ゲートトランジスタの前記ゲート電極の側面に側壁絶縁膜を形成する工程と、
前記ゲート電極上、前記側壁絶縁膜上、ソース側選択ゲートトランジスタ間の前記半導体基板上、及びドレイン側選択ゲートトランジスタ間の前記半導体基板上にストッパ膜を、半導体基板表面から上面までの最小距離がドレイン側選択ゲートトランジスタ間よりもソース側選択ゲートトランジスタ間の方が高くなるように形成する工程と、
前記ソース側選択ゲートトランジスタのゲート電極間に形成された前記ストッパ膜を除去する工程と、
前記ストッパ膜が除去されたソース側選択ゲートトランジスタのゲート電極間上、及び前記ストッパ膜上に層間絶縁膜を形成する工程と、
前記ソース側選択ゲートトランジスタのゲート電極間、及び前記ドレイン側選択ゲートトランジスタのゲート電極間にコンタクト孔を形成する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記ストッパ膜を除去する工程により形成される前記ストッパ膜の開口端は、前記半導体基板に対して垂直な方向から見たとき、前記ソース側選択トランジスタの前記ゲート電極と重なる位置に存在していることを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関し、例えばＮＡＮＤ型フラッシュメモリ及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、大容量かつ低価格な不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリは、メモリカードや半導体ディスク（ＳＳＤ：Solid State Disk）など、ストレージメモリとして用途と市場を拡大してきている。ストレージメモリには更なる大容量化と低コスト化が求められており，その実現の為に加工寸法の微細化が進められてきた。
【０００３】
ＮＡＮＤ型フラッシュメモリにおけるチップ面積縮小及びコスト削減のために、ＮＡＮＤストリング長を縮小し、選択ゲートトランジスタ間を縮めると、選択ゲートトランジスタのゲート側壁膜によって選択ゲートトランジスタ間が閉塞してしまう。このとき、選択ゲートトランジスタ間には、半導体基板へのコンタクト加工時のストッパ膜としてシリコン窒化膜が成膜されるが、このシリコン窒化膜が厚膜化したり、半導体基板上の形成されるべき位置よりも高い位置にシリコン窒化膜が形成されてしまう。その結果、コンタクト孔が未開口になるなどの不良を起こしてしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−９１８９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
選択ゲートトランジスタ間の距離を縮小でき、メモリセルアレイを微細化することができる不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
一実施態様の不揮発性半導体記憶装置は、半導体基板上に所定間隔を空けて形成され、前記半導体基板上に順に積層された第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、及び制御ゲート電極をそれぞれ有する複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの一端に配置されたソース側選択ゲートトランジスタと、前記複数のメモリセルトランジスタの他端に配置されたドレイン側選択ゲートトランジスタとを有するＮＡＮＤセルユニットを複数備え、前記ＮＡＮＤセルユニットの前記ソース側選択ゲートトランジスタ同士が隣接して配置されると共に、前記ドレイン側選択ゲートトランジスタ同士が隣接して配置されたメモリセルアレイと、前記ソース側選択ゲートトランジスタ間の領域に存在し、前記半導体基板の上面から最も低い位置に配置された第１シリコン窒化膜と、前記ドレイン側選択ゲートトランジスタ間の領域に形成され、前記半導体基板の上面から最も低い位置に配置された第２シリコン窒化膜とを具備する。前記ソース側選択ゲートトランジスタ間の間隔は、前記ドレイン側選択ゲートトランジスタ間の間隔より狭く、前記半導体基板の上面から前記第１シリコン窒化膜の上面までの距離は、前記半導体基板の上面から前記第２シリコン窒化膜の上面までの距離より大きいことを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの一部の平面図である。
【図２】実施形態のＮＡＮＤ型フラッシュメモリの構造を示す断面図である。
【図３】実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図４】実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図５】実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図６】実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図７】実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【図８】実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態の不揮発性半導体記憶装置について説明する。ここでは、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【０００９】
（１）実施形態の構成
以下に、実施形態のＮＡＮＤ型フラッシュメモリの構成について説明する。
【００１０】
ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタ（以下、メモリセル）が形成されるメモリセルアレイ領域と、メモリセルに対して書き込み、読み出し、及び消去を行うための周辺回路が形成される周辺回路領域とを備える。
【００１１】
メモリセルアレイ領域は、複数のＮＡＮＤセルユニットを有する。ＮＡＮＤセルユニットは、直列接続された複数のメモリセルと、複数のメモリセルを挟むように両端に接続されたソース側選択ゲートトランジスタ（以下、ソース選択トランジスタ）及びドレイン側選択ゲートトランジスタ（以下、ドレイン選択トランジスタ）とを有する。周辺回路領域は、メモリセルに対して書き込み、読み出し、及び消去を行うためのトランジスタ（以下、周辺トランジスタ）を含む周辺回路を有する。
【００１２】
図１は、実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの一部の平面図である。
【００１３】
図１に示すように、半導体基板上には、第１方向に延伸したストライプ形状のビット線ＢＬが第２方向に沿って複数配列されている。また、複数のビット線ＢＬを跨ぐように、第２方向に延伸したストライプ形状の複数のワード線ＷＬが配列されて、所定の本数で１つのワード線ユニットＷＬＵを構成している。
【００１４】
これらワード線ユニットＷＬＵを挟むように、第２方向に延伸したストライプ形状の選択ゲート線ＳＧＳ，ＳＧＤが形成されている。ワード線ユニットＷＬＵ、及び選択ゲート線ＳＧＳ，ＳＧＤによりＮＡＮＤセルユニットＮＣＵを構成している。ワード線ＷＬとビット線ＢＬとが交差する部分の下には、メモリセルトランジスタ（図示せず）が形成され、選択ゲート線ＳＧＳ，ＳＧＤとビット線ＢＬとが交差する領域には、それぞれソース選択トランジスタ及びドレイン選択トランジスタ（図示せず）が形成されている。
【００１５】
選択ゲート線ＳＧＳ間には、共通ソース線ＳＬが第２方向に延伸している。この共通ソース線ＳＬの下には、第２方向に延びる一本のラインで構成され、ソース選択トランジスタの拡散層に接続されたコンタクトプラグＣＳが形成されている。なお、このコンタクトプラグＣＳは、複数の円状のコンタクトプラグで構成されていてもよい。
【００１６】
選択ゲート線ＳＧＤ間には、ビット線ＢＬに接続されたコンタクトプラグＣＤが形成されている。コンタクトプラグＣＤは、ドレイン選択トランジスタの拡散層にそれぞれ接続され、第２方向に沿って配置され、かつ、隣接するコンタクトプラグＣＤは第１方向にずれている。いわゆる、第２方向に沿って千鳥状に配置されている。
【００１７】
図２は、実施形態のＮＡＮＤ型フラッシュメモリの構造を示す断面図である。図２（ａ）は、図１中のＡ−Ａ´線に沿った断面であり、メモリセルとソース選択トランジスタＳＧＳの断面を示す。図２（ｂ）は、図１中のＢ−Ｂ´線に沿った断面であり、メモリセルとドレイン選択トランジスタＳＧＤの断面を示す。図２（ｃ）は、周辺トランジスタの第１方向に沿った断面を示す。なお、周辺トランジスタの第１方向はメモリセルアレイの第１方向と同じ方向を指す。図２（ｄ）は図１中のＤ−Ｄ´線に沿った断面を示し、図２（ｅ）は図１中のＥ−Ｅ´線に沿った断面を示す。図２（ｆ）は、図２（ｃ）中の破線に沿った断面（第１方向と直交する第２方向の断面）を示す。
【００１８】
メモリセルＭＣとソース選択トランジスタＳＧＳの断面は以下の通りである。
【００１９】
図２（ａ）に示すように、半導体基板１１上には、ゲート絶縁膜（トンネル酸化膜）１が形成されている。ゲート絶縁膜１上には、第１ＮＡＮＤセルユニットを構成する、複数のメモリセルＭＣの積層ゲート（ワード線）とソース選択トランジスタＳＧＳの積層ゲート（選択ゲート線）が形成されている。複数のメモリセルＭＣの積層ゲートは、所定間隔を空けて配列されている。ソース選択トランジスタＳＧＳの積層ゲートは、複数のメモリセルＭＣの積層ゲートのうちの端部の積層ゲートに隣接して配置されている。
【００２０】
さらに、半導体基板１１上には、第１ＮＡＮＤセルユニットに隣接して第２ＮＡＮＤセルユニットが配置されている。第２ＮＡＮＤセルユニットを構成するソース選択トランジスタＳＧＳの積層ゲートは、第１ＮＡＮＤセルユニットのソース選択トランジスタＳＧＳの積層ゲートに隣接して配置されている。
【００２１】
メモリセルＭＣの積層ゲートは、半導体基板１１上のゲート絶縁膜１上に順に形成された浮遊ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する。制御ゲート電極４は、その上部にシリサイド層を有している。
【００２２】
ソース選択トランジスタＳＧＳの積層ゲートは、半導体基板１１上のゲート絶縁膜１上に順に形成された第１ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する。制御ゲート電極４は、その上部にシリサイド層を有している。なお、ソース選択トランジスタＳＧＳの積層ゲートは、ゲート間絶縁膜３が開口部を有しており、第１ゲート電極２と制御ゲート電極４が電気的に接続されている。
【００２３】
第２方向において半導体基板１１は第１方向に延びる素子分離絶縁膜ＳＴＩにより分離されている。
【００２４】
メモリセルＭＣの積層ゲート間の半導体基板１１、及びメモリセルＭＣの積層ゲートとソース選択トランジスタＳＧＳの積層ゲート間の半導体基板１１には、拡散層２０Ａが形成されている。ソース選択トランジスタＳＧＳの積層ゲート間の半導体基板１１には、拡散層２０Ｂが形成されている。
【００２５】
メモリセルＭＣの積層ゲート間、メモリセルＭＣの積層ゲートとソース選択トランジスタＳＧＳの積層ゲート間には、層間絶縁膜（側壁絶縁膜）１２が形成されている。層間絶縁膜１２は、例えば、シリコン酸化膜である。ソース選択トランジスタＳＧＳの積層ゲートの側面には、側壁絶縁膜１２が形成されている。
【００２６】
メモリセルＭＣ上、及びソース選択トランジスタＳＧＳ上には、層間絶縁膜１６が形成されている。層間絶縁膜１６上（ソース選択トランジスタＳＧＳの積層ゲート間の領域上も含む）にはシリコン窒化膜１７が形成され、シリコン窒化膜１７上にはさらに層間絶縁膜１８が形成されている。
【００２７】
ソース選択トランジスタＳＧＳの積層ゲート間には、拡散層２０Ｂとソース線ＳＬを接続するコンタクトプラグ１９が形成されている。コンタクトプラグ１９はシリコン窒化膜１７、層間絶縁膜１６、及び層間絶縁膜１２を貫通して拡散層２０Ｂに接続されている。また、コンタクトプラグ１９の底面の位置は拡散層２０Ｂの底面より低い位置にある。また、コンタクトプラグ１９の底面の位置は素子分離絶縁膜ＳＴＩの底面よりも高い位置にある。また、ソース選択トランジスタＳＧＳの積層ゲート間には、シリコン窒化膜が存在していない。すなわち、ソース選択トランジスタＳＧＳの積層ゲート間において、シリコン窒化膜１７と半導体基板１１の間に形成された層間絶縁膜１６及び層間絶縁膜１２は、シリコン窒化膜１７よりも電荷トラップしにくい材料から構成されている。このため、ソース選択トランジスタＳＧＳの積層ゲート間において、電子がシリコン窒化膜にトラップされることはない。その結果、ソース選択トランジスタＳＧＳの閾値変動を防止することができる。
【００２８】
メモリセルＭＣとドレイン選択トランジスタＳＧＤの断面は以下の通りである。
【００２９】
図２（ｂ）に示すように、半導体基板１１上には、ゲート絶縁膜１が形成されている。ゲート絶縁膜１上には、第１ＮＡＮＤセルユニットを構成する、複数のメモリセルＭＣの積層ゲート（ワード線）とドレイン選択トランジスタＳＧＤの積層ゲート（選択ゲート線）が形成されている。ドレイン選択トランジスタＳＧＤの積層ゲートは、複数のメモリセルＭＣの積層ゲートのうちの端部の積層ゲートに隣接して配置されている。
【００３０】
さらに、半導体基板１１上には、第１ＮＡＮＤセルユニットに隣接して第３ＮＡＮＤセルユニットが配置されている。第３ＮＡＮＤセルユニットを構成するドレイン選択トランジスタＳＧＤの積層ゲートは、第１ＮＡＮＤセルユニットのドレイン選択トランジスタＳＧＤの積層ゲートに隣接して配置されている。
【００３１】
メモリセルＭＣの積層ゲートは、半導体基板１１上のゲート絶縁膜１上に順に形成された浮遊ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する。制御ゲート電極４は、その上部にシリサイド層を有している。
【００３２】
ドレイン選択トランジスタＳＧＤの積層ゲートは、半導体基板１１上のゲート絶縁膜１上に順に形成された第１ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する。制御ゲート電極４は、その上部にシリサイド層を有している。なお、ドレイン選択トランジスタＳＧＤの積層ゲートは、ゲート間絶縁膜３が開口部を有しており、第１ゲート電極２と制御ゲート電極４が電気的に接続されている。
【００３３】
メモリセルＭＣの積層ゲート間の半導体基板、及びメモリセルＭＣの積層ゲートとドレイン選択トランジスタＳＧＤの積層ゲート間の半導体基板１１には、拡散層２０Ａが形成されている。ドレイン選択トランジスタＳＧＤの積層ゲート間の半導体基板１１には、拡散層２０Ｂが形成されている。
【００３４】
メモリセルＭＣの積層ゲート間、メモリセルＭＣの積層ゲートとドレイン選択トランジスタＳＧＤの積層ゲート間には、層間絶縁膜１２が形成されている。ドレイン選択トランジスタＳＧＤの積層ゲートの側面には、側壁絶縁膜１２が形成されている。
【００３５】
メモリセルＭＣ上、及びドレイン選択トランジスタＳＧＤ上には、層間絶縁膜１６が形成されている。層間絶縁膜１６上（ドレイン選択トランジスタＳＧＤの積層ゲート間の領域上も含む）にはシリコン窒化膜１７が形成され、シリコン窒化膜１７上にはさらに層間絶縁膜１８が形成されている。
【００３６】
ドレイン選択トランジスタＳＧＤの積層ゲート間の半導体基板１１上には、スペーサ膜１３とストッパ膜１４が形成されている。このストッパ膜１４はコンタクト孔形成時のストッパーとして使用することも可能である。スペーサ膜１３は、例えば、シリコン酸化膜であり、ストッパ膜１４は、例えば、シリコン窒化膜である。ドレイン選択トランジスタＳＧＤ間において、ストッパ膜１４はＵ字型形状をしている。このストッパ膜１４のＵ字型の窪んだ部分を埋めるように層間絶縁膜１５が形成されている。層間絶縁膜１５は、例えば、シリコン酸化膜、ＢＰＳＧ、ＢＳＧ、ＰＳＧ，ＮＳＧなどである。ドレイン選択トランジスタＳＧＤの積層ゲート間には、拡散層２０Ｂとビット線ＢＬを接続するコンタクトプラグ１９が形成されている。コンタクトプラグ１９は層間絶縁膜１８、シリコン窒化膜１７、層間絶縁膜１６、層間絶縁膜１５、ストッパ膜１４及びスペーサ膜１３を貫通して拡散層２０Ｂに接続されている。また、コンタクトプラグ１９の底面の位置は拡散層２０Ｂの底面より高い位置にある。
【００３７】
周辺トランジスタＰＴの断面は以下の通りである。
【００３８】
図２（ｃ）に示すように、半導体基板１１上には、ゲート絶縁膜１が形成されている。ゲート絶縁膜１上には、周辺トランジスタＰＴの積層ゲートが形成されている。周辺トランジスタＰＴの積層ゲートは、半導体基板１１上のゲート絶縁膜１上に順に形成された第１ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する。制御ゲート電極４は、その上部にシリサイド層を有している。なお、積層ゲートは、ゲート間絶縁膜３が開口部を有しており、第１ゲート電極２と制御ゲート電極４が電気的に接続されている。
【００３９】
周辺トランジスタＰＴの積層ゲートの両側の半導体基板１１には、周辺トランジスタＰＴの積層ゲートを挟むように拡散層２０Ｃが形成されている。
【００４０】
周辺トランジスタＰＴの積層ゲートの側面には側壁絶縁膜１２が形成され、側壁絶縁膜１２上にはスペーサ膜１３、ストッパ膜１４が順に形成されている。さらに、ストッパ膜１４上には、層間絶縁膜１５が形成されている。
【００４１】
周辺トランジスタ上には、層間絶縁膜１６が形成されている。層間絶縁膜１６上にはシリコン窒化膜１７が形成され、シリコン窒化膜１７上にはさらに層間絶縁膜１８が形成されている。さらに、周辺トランジスタＰＴの拡散層２０Ｃ上には、拡散層２０Ｃに接続されたコンタクトプラグ１９が形成されている。コンタクトプラグ１９は層間絶縁膜１８、シリコン窒化膜１７、層間絶縁膜１６、層間絶縁膜１５、ストッパ膜１４及びスペーサ膜１３を貫通して拡散層２０Ｂに接続されている。
【００４２】
本実施形態では、ドレイン側選択ゲートトランジスタＳＧＤの積層ゲート間に比べて、ソース側選択ゲートトランジスタＳＧＳの積層ゲート間の間隔を縮小できる。これにより、メモリセルアレイを微細化することができる。これは、ソース側選択ゲートトランジスタＳＧＳの積層ゲート間にストッパ膜１４が形成されていないためである。ソース側選択ゲートトランジスタＳＧＳの積層ゲート間が狭いと、後述するように、ソース選択トランジスタＳＧＳの積層ゲート間のストッパ膜１４の上面は、ドレイン選択トランジスタＳＧＤの積層ゲート間のストッパ膜１４の上面よりも高い位置に形成される。すなわち、ソース選択トランジスタＳＧＳの積層ゲート間のストッパ膜１４の膜厚は、ドレイン選択トランジスタＳＧＤの積層ゲート間のストッパ膜１４の膜厚よりも厚い。この状態で、ソース選択トランジスタＳＧＳの積層ゲート間、及び、ドレイン選択トランジスタＳＧＤの積層ゲート間にコンタクト孔を同時に形成すると、ソース選択トランジスタＳＧＳ間のコンタクト孔の底面が半導体基板１１（拡散層２０Ｂ）まで達しない可能性が高い。
【００４３】
ここで、オーバーエッチングを施し、ソース選択トランジスタＳＧＳ間のコンタクト孔の底面を掘り下げようとすると、ドレイン選択トランジスタＳＧＤ間のコンタクト孔の底面も掘り下げてしまう。その結果、ドレイン選択トランジスタＳＧＤ間のコンタクト孔の底部が拡散層２０Ｂの底部よりも低くなってしまう（コンタクト突き抜け）。その結果、コンタクト１９と半導体基板１１が短絡してしまう。
【００４４】
一方、ソース選択トランジスタＳＧＳ間のコンタクト１９にコンタクト突き抜けが生じ半導体基板１１と短絡したとしても、ソース選択トランジスタＳＧＳ間のコンタクト１９の電位と半導体基板１１の電位が同電位で動作すれば問題ない。  実施形態のＮＡＮＤ型フラッシュメモリの動作は、（１）プログラム動作、（２）消去動作、（３）読み出し動作がある。ここで、（１）プログラム動作、（３）読み出し動作は、ソース選択トランジスタ間のコンタクト１９及び半導体基板１１にはＶｓｓ（基準電位）が与えられており、ソース選択トランジスタＳＧＳ間のコンタクト１９の電位と半導体基板１１の電位が同じである。その結果、ソース選択トランジスタＳＧＳ間のコンタクト１９から半導体基板１１に貫通電流は流れない。
【００４５】
また、（２）消去動作においては半導体基板１１の電位はＶｅｒａ（２０〜３０Ｖ程度）が与えられるが、ソース選択トランジスタＳＧＳ間のコンタクト１９は同じ電位Ｖｅｒａ、または、フローティング状態になる。その結果、ソース選択トランジスタＳＧＳ間のコンタクト１９から半導体基板１１に貫通電流は流れない。
【００４６】
一方、ドレイン選択トランジスタ間のコンタクト１９には（１）プログラム動作、（３）読み出し動作において、半導体基板１１と異なる電圧が与えられる。そのため、ドレイン選択トランジスタ間のコンタクト１９と半導体基板１１に貫通電流が流れないように、ドレイン選択トランジスタ間のコンタクト１９の底面は拡散層２０Ｂの底面よりも高い位置にある必要がある。
【００４７】
なお、本実施形態において、ソース選択トランジスタＳＧＤ間のコンタクト孔の底部が拡散層２０Ｂの底部よりも低い場合を説明したが、ソース選択トランジスタＳＧＤ間のコンタクト孔の底部が拡散層２０Ｂの底部よりも高くても構わない。
【００４８】
さらに、ソース側選択ゲートトランジスタＳＧＳの積層ゲート間の半導体基板１１付近には、シリコン窒化膜が存在しない。そのため、電子がシリコン窒化膜にトラップされることはない。これにより、電子トラップによりソース側選択ゲートトランジスタのしきい値電圧が上昇するのを防止できる。
【００４９】
（２）実施形態の製造方法
実施形態のＮＡＮＤ型フラッシュメモリの製造方法について説明する。
【００５０】
図３〜図８は、実施形態のＮＡＮＤ型フラッシュメモリの製造方法を示す断面図である。図２と同様に、図３（ａ）、図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）及び図８（ａ）は、メモリセルとソース選択トランジスタＳＧＳの断面を示し、図３（ｂ）、図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）及び図８（ｂ）は、メモリセルとドレイン選択トランジスタＳＧＤの断面を示し、図３（ｃ）、図４（ｃ）、図５（ｃ）、図６（ｃ）、図７（ｃ）及び図８（ｃ）は、周辺トランジスタＰＴの断面を示す。さらに、図３（ｄ）、図４（ｄ）、図５（ｄ）、図６（ｄ）、図７（ｄ）及び図８（ｄ）は、図１中のＤ−Ｄ´線に沿った断面を示す。図３（ｅ）、図４（ｅ）、図５（ｅ）、図６（ｅ）、図７（ｅ）及び図８（ｅ）は、図１中のＥ−Ｅ´線に沿った断面を示す。図３（ｆ）、図４（ｆ）、図５（ｆ）、図６（ｆ）、図７（ｆ）及び図８（ｆ）は、図２（ｃ）中の破線に沿った断面を示す。
【００５１】
まず、従来のＮＡＮＤ型フラッシュメモリと同様に通常の工程により、図３（ａ）〜図３（ｆ）に示すように、メモリセルＭＣ、ソース選択トランジスタＳＧＳ、ドレイン選択トランジスタＳＧＤ、及び周辺トランジスタＰＴのそれぞれの積層ゲートを半導体基板１１上に形成する。さらに、半導体基板１１の表面領域にイオン注入により不純物を導入して、図３（ａ）〜図３（ｃ）に示すように拡散層２０Ａ，２０Ｂ，２０Ｃを形成する。
【００５２】
メモリセルＭＣの積層ゲートは、半導体基板１１上のゲート絶縁膜１上に順に形成された浮遊ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する。ソース選択トランジスタＳＧＳ、ドレイン選択トランジスタＳＧＤ、及び周辺トランジスタの積層ゲートは、半導体基板１１上のゲート絶縁膜１上に順に形成された第１ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する。なお、ソース選択トランジスタＳＧＳ、ドレイン選択トランジスタＳＧＤ、及び周辺トランジスタＰＴの積層ゲートは、ゲート間絶縁膜３が開口部を有しており、第１ゲート電極２と制御ゲート電極４が電気的に接続されている。
【００５３】
さらに、メモリセルＭＣの積層ゲート間、メモリセルＭＣの積層ゲートとソース選択トランジスタＳＧＳの積層ゲート間、及びメモリセルＭＣの積層ゲートとドレイン選択トランジスタＳＧＤの積層ゲート間を層間絶縁膜１２で埋め込むと共に、ソース選択トランジスタＳＧＳの積層ゲートの側面、及びドレイン選択トランジスタＳＧＤの積層ゲートの側面、及び周辺トランジスタＰＴの積層ゲートの側面に、側壁絶縁膜１２をそれぞれ形成する。その後、例えば、異方性エッチングにより、メモリセルＭＣの積層ゲート、ソース選択トランジスタＳＧＳの積層ゲート上の層間絶縁膜１２を除去すると共に、ソース選択トランジスタＳＧＳの積層ゲートの側面、及びドレイン選択トランジスタＳＧＤの積層ゲートの側面、及び周辺トランジスタＰＴの積層ゲートの側面のみに層間絶縁膜１２を残す。
【００５４】
続いて、図３（ａ）〜図３（ｆ）に示すように、積層ゲート上、側壁絶縁膜（層間絶縁膜）１２上に、スペーサ膜１３、例えばシリコン酸化膜を形成する。さらに、スペーサ膜１３上に、ストッパ膜１４、例えばシリコン窒化膜を形成する。このとき、ソース選択トランジスタＳＧＳの積層ゲート間は間隔が狭く、側壁絶縁膜１２が近接しているため、図３（ａ）に示すように、ソース選択トランジスタＳＧＳの積層ゲート間に形成されるストッパ膜１４は、他の部分に形成されるストッパ膜１４より膜厚が厚くなる。また、ソース選択トランジスタＳＧの積層ゲート間のストッパ膜１４は半導体基板１１上に均一の膜厚で形成されない。すなわち、ソース選択トランジスタＳＧＳの積層ゲート間のストッパ膜１４の上面は、ドレイン選択トランジスタＳＧＤの積層ゲート間のストッパ膜１４の上面よりも高い位置に形成されたりする。
【００５５】
次に、図４（ａ）に示すように、リソグラフィ法によりレジスト膜をパターニングしてソース選択トランジスタＳＧＳ間のみを開口し、ソース選択トランジスタＳＧＳの積層ゲート間に形成されたストッパ膜１４を除去する。なお、レジスト膜の開口は第２方向に延びる直線形状である。このとき、レジスト膜の開口がソース選択トランジスタＳＧＳの積層ゲート上に配置されるようにする。すなわち、ストッパ膜１４の端（開口端）は、半導体基板１１の主平面に対して垂直な方向から見たとき（上面視したとき）、ソース選択トランジスタＳＧＳの積層ゲートと重なる位置に存在している。
【００５６】
次に、図４（ａ）〜図４（ｆ）に示した構造上に、図５（ａ）〜図５（ｆ）に示すように、層間絶縁膜１５、例えばシリコン酸化膜を形成する。そして、ＣＭＰ（Chemical Mechanical Polish）により、ストッパ膜１４を研磨時のストッパとして用いて層間絶縁膜１５を研磨し、図６（ａ）〜図６（ｆ）に示すように、層間絶縁膜１５の上面を平坦化する。ここで、ストッパ膜１４の端（開口端）が、半導体基板１１の主平面に対して垂直な方向から見たとき（上面視したとき）、ソース選択トランジスタＳＧＳの積層ゲートと重なる位置に存在している。その結果、リソグラフィ法によるレジスト膜をパターニング時に合わせズレが生じた場合であっても、ソース選択トランジスタＳＧＳの積層ゲート間のストッパ膜１４を確実に除去することが出来る。さらに、メモリセルＭＣ間上、及び、メモリセルＭＣとソース側選択トランジスタＳＧＳ間上にストッパ膜１４が存在することになる。その結果、メモリセルＭＣ間、及び、メモリセルＭＣとソース側選択トランジスタＳＧＳ間の層間絶縁膜１２のディッシングを防止することができる。
【００５７】
その後、ＲＩＥ（Reactive Ion Etching）により層間絶縁膜１５、ストッパ膜１４、スペーサ膜１３をエッチングし、図７（ａ）〜図７（ｃ）に示すように、メモリセルＭＣ、ソース選択トランジスタＳＧＳ、ドレイン選択トランジスタＳＧＤ、及び周辺トランジスタＰＴのそれぞれの積層ゲートの表面を露出させる。続いて、積層ゲート上に金属膜を堆積し、熱処理を行い、その後、未反応の金属膜を除去する。これにより、制御ゲート電極４の一部あるいは全部をシリサイド化する。金属膜には、例えばＮｉ、Ｔｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなどが用いられる。
【００５８】
次に、図７（ａ）〜図７（ｆ）に示した構造上に、図８（ａ）〜図８（ｆ）に示すように、層間絶縁膜１６、例えばシリコン酸化膜を形成する。そして、層間絶縁膜１６上にシリコン窒化膜１７を形成する。
【００５９】
その後、さらに、図２（ａ）〜図２（ｃ）に示すように、シリコン窒化膜１７上に層間絶縁膜１８（例えば、シリコン酸化膜）を形成し、シリコン窒化膜１７をストッパとして、ＣＭＰにより層間絶縁膜１８を研磨して層間絶縁膜１８の上面を平坦化する。
【００６０】
次に、ソース選択トランジスタＳＧＳの積層ゲート間、ドレイン選択トランジスタＳＧＤの積層ゲート間、及び周辺トランジスタＰＴの拡散層２０Ｂ，２０Ｃ上にそれぞれコンタクト孔をＲＩＥにより形成する。
【００６１】
ここで、ソース選択トランジスタＳＧＳの積層ゲート間は、ドレイン選択トランジスタＳＧＤの積層ゲート間より間隔が狭くなっているが、ストッパ膜（シリコン窒化膜）１４が存在しないため、半導体基板１１に十分に達するコンタクト孔を空けることができる。さらに、ソース選択トランジスタＳＧＳの積層ゲート間のコンタクト孔の幅はドレイン選択トランジスタＳＧＤの積層ゲート間のコンタクト孔の幅よりも小さくすることができる。その結果、さらにメモリセルアレイを微細化することができる。
【００６２】
一方、ドレイン選択トランジスタＳＧＤの積層ゲート間は、間隔が広く、半導体基板１１上にスペーサ膜１３を介してストッパ膜１４が形成されているため、ストッパ膜１４で一端エッチングを止めて、再びエッチング条件を変えることにより半導体基板１１に達するコンタクト孔を空けることができる。また、ストッパ膜１４をエッチングする際に、層間絶縁膜１２がエッチングされにくい条件を用いることによりドレイン選択トランジスタＳＧＤの積層ゲート間のコンタクト孔と、ソース選択トランジスタＳＧＳの積層ゲート間のコンタクト孔とを同時に形成するとともに、ソース選択トランジスタＳＧＳの積層ゲート間のコンタクト孔のオーバーエッチングを防止することができる。その結果、工程を省略すると共に、ソース選択トランジスタＳＧＳの積層ゲート間のコンタクト孔の底面が拡散層２０Ｂから突き抜けることを防止することができる。その結果、ソース選択トランジスタＳＧＳの積層ゲート間のコンタクトと拡散層２０Ｂとの接触面積が増え、コンタクト抵抗を低減することができる。また、周辺トランジスタＰＴの拡散層上にも、ドレイン選択トランジスタＳＧＤの積層ゲート間に形成されるコンタクト孔と同時に半導体基板１１に達するコンタクト孔を空けることができる。
【００６３】
その後、図２（ａ）〜図２（ｆ）に示すように、コンタクト孔に導電材料を埋め込むことにより、ソース選択トランジスタＳＧＳの積層ゲート間、ドレイン選択トランジスタＳＧＤの積層ゲート間、及び周辺トランジスタＰＴの拡散層２０Ｂ，２０Ｃ上にそれぞれコンタクトプラグ１９を形成する。
【００６４】
コンタクト孔の形成について詳述すると、ソース側選択ゲートトランジスタＳＧＳ間には、ストッパ膜１４としてのシリコン窒化膜が存在しないため、コンタクト孔の形成時にコンタクト孔が基板上のストッパ膜で止まらず、半導体基板の表面から基板中まで深く入り込む。一方、ドレイン側選択ゲートトランジスタＳＧＤ間及び周辺トランジスタの拡散層上には、ストッパ膜１４としてのシリコン窒化膜が存在しているため、コンタクト孔の形成時にコンタクト孔が基板上のストッパ膜１４で一時的に止まり、半導体基板の表面に達したところでコンタクト孔のエッチングを止めることができる。このため、コンタクト孔の加工時に、ソース側選択ゲートトランジスタＳＧＳ間に形成されるコンタクト孔は、半導体基板１１の表面から大きく掘られた形状となる。一方、ドレイン側選択ゲートトランジスタＳＧＤ間及び周辺トランジスタＰＴの拡散層上に形成されるコンタクト孔は、半導体基板１１の表面にほぼ達した形状となる。
【００６５】
本実施形態では、複数のメモリセルと、複数のメモリセルの両端に配置された選択ゲートトランジスタとを有するＮＡＮＤセルユニットが行列状に配列されたメモリセルアレイにおいて、隣接するＮＡＮＤセルユニットにおけるソース側選択ゲートトランジスタ間の間隔（距離）を縮小できる。これにより、メモリセルアレイを微細化することができる。
【００６６】
さらに、ソース側選択ゲートトランジスタ間には、シリコン窒化膜が存在しないため、電子がシリコン窒化膜にトラップされることはない。これにより、電子トラップによりソース側選択ゲートトランジスタのしきい値電圧が上昇するのを防止できる。
【００６７】
以上説明したように実施形態によれば、選択ゲートトランジスタ間の距離を縮小でき、メモリセルアレイを微細化することができる。さらに、選択ゲートトランジスタ間に生じる電子トラップを低減でき、選択ゲートトランジスタのしきい値電圧の上昇を防止することができる。
【００６８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
１…ゲート絶縁膜（トンネル酸化膜）、２…浮遊ゲート電極、３…ゲート間絶縁膜、４…制御ゲート電極、１１…半導体基板、１２…層間絶縁膜（側壁絶縁膜）、１３…スペーサ膜、１４…ストッパ膜、１５…層間絶縁膜、１６…層間絶縁膜、１７…シリコン窒化膜、１８…層間絶縁膜、１９…コンタクトプラグ、２０Ａ，２０Ｂ，２０Ｃ…拡散層、ＣＤ…コンタクトプラグ、ＣＳ…コンタクトプラグ、ＭＣ…メモリセル、ＮＣＵ…ＮＡＮＤセルユニット、ＳＧＳ…ソース側選択ゲートトランジスタ（選択ゲート線）、ＳＧＤ…ドレイン側選択ゲートトランジスタ（選択ゲート線）、ＰＴ…周辺トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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