(57)【要約】【課題】ＬＥＤ素子が大型化すると格子欠陥などによるショートで歩留りが低下する。この対策としてＬＥＤ素子をブロック化し、リークしているブロックに対応する回路基板にフリップチップ接続用のバンプを形成せず、このブロックを無効とすることでＬＥＤ素子としては良品化する手法が知られている。この手法は、ＬＥＤ素子のショートしているブロック情報を回路基板へ渡すため製造工程が複雑になっていた。【解決手段】  電極面にメッキ法により形成されたバンプ１３，１４を備え、その電極面がブロック化しているＬＥＤ素子１０において、リークしていないブロック（ｐ型半導体層（１２））はバンプ１４を備え、リークしているブロック（ｐ型半導体層（１２ｘ））はバンプ１４を備えていない。メッキバンプはウェハーを対象にしているので、リーク情報を回路基板側に受け渡す必要がなく、且つＬＥＤ素子が密集した状態で処理が可能なため製造効率が良い。【選択図】図１
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【特許請求の範囲】
【請求項１】
電極面にフリップチップ実装用のバンプを備え、該電極面がブロック化している半導体発光素子において、
リークしていないブロックは前記バンプを備え、
リークしているブロックは前記バンプを備えない
ことを特徴とする半導体発光素子。
【請求項２】
前記バンプが金バンプであり、該バンプの表面に金錫共晶層、錫層又は錫と金の積層体を備えることを特徴とする請求項１に記載の半導体発光素子。
【請求項３】
電極面にフリップチップ実装用のバンプを備え、該電極面がブロック化している半導体発光素子の製造方法において、
前記バンプが形成される前の半導体発光素子が配列し、リークしているブロックが判明しているウェハーを準備する準備工程と、
前記バンプを成長させる領域に開口を有するレジスト膜を前記ウェハーに形成するレジスト膜形成工程と、
前記リークしているブロックの前記レジスト膜の開口部を封口部材で埋める封口工程と、
前記バンプをメッキ法で成長させるバンプ成長工程と、
前記レジスト膜を除去するレジスト膜除去工程と、
前記ウェハーを切断し前記半導体発光素子を個片化する個片化工程と
を有することを特徴とする半導体発光素子の製造方法。
【請求項４】
前記封口工程においてディスペンサー又はインクジェット法で液状の封口部材を、前記リークしているブロックの前記レジスト膜の開口部に塗布し、前記封口部材を固体化することを特徴とする請求項３に記載の半導体発光素子の製造方法。
【請求項５】
前記バンプが金バンプであり、前記バンプ成長工程のあとに金錫共晶層、錫層、又は錫層と金層の積層体を形成する接合層形成工程を備えることを特徴とする請求項３又は４に記載の半導体発光素子の製造方法。
【請求項６】
前記バンプが電解メッキ法で成長させた金バンプであり、前記接合層形成工程において電解メッキ法で前記錫層又は前記錫と金の積層体を形成することを特徴とする請求項５に記載の半導体発光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板にフリップチップ実装するための半導体発光素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体発光素子（以後とくに断らない限りＬＥＤ素子と呼ぶ）を回路基板に実装しパッケージ化した半導体発光装置（以後とくに断らない限りＬＥＤ装置と呼ぶ）が知られている。このＬＥＤ装置には、放熱特性、実装面積効率及び生産性に優れたフリップチップ実装がしばしば採用される。フリップチップ実装とは、素子の電極と回路基板の電極とを対向させバンプ等の導電性部材で直接的に接続する実装方法である。
【０００３】
ＬＥＤ素子は、ウェハーと呼ばれる基板に多数の素子をホトリソグラフィ法などの技術を用いて作成し、ウェハーから切り出し個片化して得られる。この過程でウェハーには、ある割合で格子欠陥が生じる。このためＬＥＤ素子の面積が大きくなってくると格子欠陥によるリークで歩留まりが低下するということが問題になっていた。
【０００４】
このリーク対策としてＬＥＤ素子の電極面をブロック化し、リークを起こしているブロックを使わないようにするという方法がある。例えば特許文献１の図６には、チップ（ＬＥＤ素子）に形成された複数のｐ側電極１０５（ブロックに相当する、番号は図５等に示されている）のうちの一つ（ｐ電極３２０）が電流リーク点を有すると判断された場合のサブマウント１２０（回路基板）、バンプ１０６及びチップが示されている。ｐ電極３２０はチップの電流リーク検査によって電流リーク点があると判断されており、このチップが搭載されるサブマウウント１２０上の対応する部分にバンプ１０６が形成されていない。この結果、引出電極３０４とｐ電極３２０とが接続しなくなるためｐ電極３２０を含むダイオードブロックは無効となり、リークのない半導体発光装置が得られる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２６６４２７号公報  （図６）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の半導体発光装置は、電極面がブロック化したＬＥＤ素子（チップ）のリーク情報に基づいて、リークしているブロック（ｐ電極３２０）に対応する回路基板（サブマウント１２０）領域にバンプ１０６を形成しないか、その領域のバンプ１０６を潰してしまう、というものであった。ＬＥＤ素子のショートしているブロックの情報を取り込み、回路基板へのバンプ形成｛又はバンプの変形ないし除去（第３実施形態では潰している）｝に反映することは、ＬＥＤ素子側から回路基板側へ情報の受渡しが必要になるため製造工程が複雑になり生産効率を低下させる。また回路基板上にバンプを一括形成した後でバンプを潰すような工程は、変形又は除去したバンプの後処理が必要となり生産効率が悪い。
【０００７】
そこで本発明は、これらの課題に鑑みてなされたものであり、電極面をブロック化した半導体発光素子において、リークのあるブロックと回路基板の電極とが接続しない半導体発光装置を効率よく製造できる半導体発光素子及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記課題を解決するため本発明は、電極面にフリップチップ実装用のバンプを備え、該電極面がブロック化している半導体発光素子において、
リークしていないブロックは前記バンプを備え、
リークしているブロックは前記バンプを備えない
ことを特徴とする。
【０００９】
前記バンプが金バンプであり、該バンプの表面に金錫共晶層、錫層又は錫と金の積層体を備えることが好ましい。
【００１０】
上記課題を解決するため本発明は、電極面にフリップチップ実装用のバンプを備え、該電極面がブロック化している半導体発光素子の製造方法において、
前記バンプが形成される前の半導体発光素子が配列し、前記リークしているブロックが判明しているウェハーを準備する準備工程と、
前記バンプを成長させる領域に開口を有するレジスト膜を前記ウェハーに形成するレジスト膜形成工程と、
前記リークしているブロックの前記レジスト膜の開口部を封口部材で埋める封口工程と、
前記バンプをメッキ法で成長させるバンプ成長工程と、
前記レジスト膜を除去するレジスト膜除去工程と、
前記ウェハーを切断し前記半導体発光素子を個片化する個片化工程と
を有することを特徴とする。
【００１１】
前記封口工程においてディスペンサー又はインクジェット法で液状の封口部材を、前記リークしているブロックの前記レジスト膜の開口部に塗布し、前記封口部材を固体化しても良い。
【００１２】
前記バンプが金バンプであり、前記バンプ成長工程のあとに金錫共晶層、錫層、又は錫層と金層の積層体を形成する接合層形成工程を備えることが好ましい。
【００１３】
前記バンプが電解メッキ法で成長させた金バンプであり、前記接合層形成工程において電解メッキ法で前記錫層又は前記錫と金の積層体を形成しても良い。
【発明の効果】
【００１４】
本発明の半導体発光素子は、リークしているブロックの情報にもとづいて、リークしているブロックにバンプを形成しないようにしている。したがって、この半導体発光素子を回路基板に実装するときにはリークに係わる情報の回路基板に対する伝達が不要となる。
【００１５】
本発明の半導体発光素子の製造方法は、リークしているブロックにバンプを形成させないようにするために、部分的なメッキに用いるレジスト膜の対応する開口部を封口する。この封口工程はウェハーを加工するものなので、リークしているブロックの情報が直接的に適用できる。つまり半導体発光素子を回路基板に実装するときにはリークに係わる情報の伝達が不要となり、回路基板への特別な配慮なしに、自動的にリークしているブロックと回路基板の電極とが絶縁される。また封口工程は半導体発光素子が密集したウェハーに対し実施されるものなので、一回に多数の半導体発光素子が処理できる。さらにリークしているブロックにはバンプを形成しないのでバンプ除去後の処理も不要である。以上のように本発明の半導体発光素子及びその製造方法は製造効率が良い。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態におけるＬＥＤ素子を電極面から見た平面図。
【図２】図１のＬＥＤ素子を実装したＬＥＤ装置の断面図。
【図３】図２のＬＥＤ装置の回路図。
【図４】図２のＢで示す領域の拡大図。
【図５】図１のＬＥＤ素子を製造するための説明図。
【図６】本発明の第２実施形態におけるＬＥＤ素子を製造するための説明図。
【発明を実施するための形態】
【００１７】
以下、添付図１〜６を参照しながら本発明の好適な実施形態について詳細に説明する。なお図面の説明において、同一または相当要素には同一の符号を付し、重複する説明は省略する。また説明のため部材の縮尺は適宜変更している。
（第１実施形態）
【００１８】
添付図１〜５を参照して本発明の第１実施形態を詳細に説明する。図１により本実施形態のＬＥＤ素子１０の電極面を説明する。共通電極となっているｎ型半導体層１１上には１６個のブロック化したｐ型半導体層１２が形成されている。ｎ型半導体層１１がｐ型半導体層１２から露出している領域に４個のｎ側バンプ１３が存在する。ｐ型半導体層１２ｘ（サフィックスｘでリークしていることを示している。以下同様）を除くｐ型半導体層１２はｐ側バンプ１４を備えている。
【００１９】
それぞれのｐ型半導体層１２，１２ｘはｎ型半導体層１１と積層することにより半独立のダイオードになっている。すなわち各ｐ型半導体層１２，１２ｘは独立したアノードである一方、ｎ型半導体層１１は共通のカソードになる。ここでｐ型半導体領域１２ｘはリークがあるためｐ側バンプ１４がない。なお、ｎ側バンプ１３およびｐ側バンプ１４は電解メッキ法で形成した金バンプである。また保護膜は図示していない。
【００２０】
図２によりＬＥＤ素子１０を回路基板２０にフリップチップ実装したＬＥＤ装置の断面を説明する。図２は図１のＡ−Ａ線を含むＬＥＤ装置の断面図である。先ずＬＥＤ素子１０から説明する。サファイア基板１５の下面全体に亘ってｎ型半導体層１１が存在する。ｎ型半導体層１１の下面には４個のｐ型半導体層１２、１２ｘが形成されている。それぞれのｐ型半導体層１２，１２ｘ並びにｐ型半導体層１２，１２ｘの間隙は保護膜１６で覆われ、この保護膜１６はｐ型半導体層１２，１２ｘの中央部に開口部がある。ｐ型半導体層１２は保護膜１６の開口部にｐ側バンプ１４が存在し、ｐ型半導体層１２ｘは保護膜１６の開口部にｐ側バンプ１４がない。
【００２１】
次に回路基板２０について説明する。回路基板２０は板材１８上に＋電極１７と−電極１９（図３参照）を備えている。＋電極１７はｐ側バンプ１４と接続し、−電極１９はｎ側バンプ１３（図１参照）と接続している。また回路基板２０の下面には、図示は省略するが、マザー基板の電極と接続するための二つの出力電極が形成され、これらの出力電極と＋電極１７及び−電極１９とはスルーホールで接続している。回路基板２０とＬＥＤ素子１０は蛍光体層で覆われている。
【００２２】
サファイア基板１５は厚さが１００〜３００μｍ、ｎ型半導体層１１は厚さが５μｍ程度である。ｐ型半導体層１２は総厚が１μｍ程度であり、厚みが１００〜２００ｎｍのｐ型ＧａＮ層を含んでいる。保護膜は厚さが３００ｎｍ程度でＳｉＯ２からなる。ｎ側バンプ及びｐ側バンプ１３，１４は厚さが１０〜３０μｍである。発光層（図示せず）は、ｎ型半導体層１１とｐ型半導体層１２の境界部にあり、平面的な形状は概ねｐ型半導体層１２に等しい。回路基板２０の板材１８は厚さが３００μｍでアルミナからなる。＋電極１７は厚さが１０〜３０μｍでニッケルと金を積層した銅箔である。ｐ側バンプ１４と＋電極１７は金錫共晶で接合している。
【００２３】
図３は図２のＬＥＤ装置の等価回路を示す回路図である。ダイオード３０はｐ型半導体
層１２、１２ｘとｎ型半導体層１１との積層部に対応し１６個ある。各ダイオード３０のカソードは共通のｎ側半導体層１１に相当し、−電極１９に接続する。各ダイオード３０のアノードはｐ型半導体層１２に相当し、このなかでショートがあるダイオード３０のアノードはｐ型半導体層１２ｘとなっている。ショートのないダイオード３０のアノードは＋電極１７と接続しているが、ショートのあるダイオード３０のアノードはフローティングとなっている。このフローティングは図２においてｐ型半導体層１２ｘにバンプが付着していないことに対応する。
【００２４】
図４により回路基板２０からｎ型半導体層１１に至る積層構造を詳細に説明する。図４は図２のＢで囲んだ領域の拡大図である。回路基板２０の板材１８上には、＋電極１７、接合層１４ｃ、金バンプ部１４ｂ、ＵＢＭ（アンダーバンプメタル）層１４ａ、金属層１２ｂ、ｐ型ＧａＮ層１２ａ、発光層１１ａ、ｎ型半導体層１１が積層している。ｐ側バンプ１４は、接合層１４ｃ、金バンプ部１４ｂ、ＵＢＭ層１４ａの積層物であり、ｐ型半導体層１２は金属層１２ｂとｐ型ＧａＮ層１２ａの積層物である。
【００２５】
＋電極１７は、厚さが１０〜３０μｍの銅箔と、厚さが２μｍ程度のＮｉ層と厚さが０．３μｍ程度のＡｕ層が積層した構造になっている。接合層１４ｃは、厚さが１μｍの金層と厚さが２〜３μｍの錫層の積層物であり、接合時に金錫共晶となりｐ側バンプ１４と＋電極１７を接合する。金錫共晶接合は融点を３００℃〜４２０℃に設定できるので、比較的低温で接合できるにもかかわらず２５０℃前後のリフロー温度では接合を維持できる。このためＬＥＤ装置をマザー基板に実装するときに有利な接合法となる。金バンプ部１４ｂは厚さが１０〜３０μｍである。ＵＢＭ層２４ａは、電解メッキ法で金バンプ部１４ｂを成長させるための共通電極（メッキ電極ともいう）の一部が、金バンプ部１４ｂを電気的に孤立させるときに金バンプ部１４ｂと金属層１２ｂの間に残ったものであり、厚さが０．３μｍで、ＴｉＷとＡｕの２層構造になっている。
【００２６】
金属層１２ｂは、電流分布の改善やオーミックコンタクト、反射機能、原子拡散防止など様々な目的を達成するためＩＴＯ層、Ａｇ層、金層など複数の金属薄膜が積層したものである。金属層１２ｂとｐ型ＧａＮ層１２ａからなるｐ型半導体層１２は厚さが約１μｍである。ＧａＮ障壁層とＩｎＧａＮ井戸層からなる発光層１１ａは厚さが６０ｎｍであり、ｎ型ＧａＮからなるｎ型半導体層１１は厚さが約５μｍである。
【００２７】
図５により本実施形態のＬＥＤ素子１０の製造方法を説明する。（ａ）はウェハー準備工程である。ウェハー５０は、ｎ側バンプ１３（図示せず）及びｐ側バンプ１４が形成される前のＬＥＤ素子１０が複数個配列したものである。なお、図５では１素子分だけのウェハー５０の断面を示している。このウェハー５０においては、サファイア基板１５上にｎ型半導体層１１とブロック化したｐ型半導体層１２，１２ｘが積層している（保護膜１６は図示していない）。またウェハー５０は既に各ＬＥＤ素子１０の電気特性が計測されており、リークしていないｐ型半導体層１２（ブロック）とリークしているｐ型半導体層１２ｘ（ブロック）が判明している。
【００２８】
（ｂ）はメッキ電極形成工程である。ウェハー５０の上面全体にＵＢＭ層１４ａをスパッター法で形成する。この段階ではＵＢＭ層１４ａはメッキ電極なので、電極ごとに分離していない。（ｃ）はレジスト膜形成工程である。ｎ側バンプ１３（図示せず）とｐ側バンプ１４を成長させる領域が開口したレジスト膜５１を形成する。このレジスト膜５１はホトリソグラフィ法で開口部を形成する。（ｄ）は封口工程である。リークしているブロック（ｐ型半導体層１２ｘ）のレジスト膜５１の開口部を封口部材５２で埋める。このときディスペンサー（図示せず）で封口部材５２を滴下し、加熱して封口部材５２を固体化している。なお封口部材５２はインクジェット法で開口部に塗布しても良い。（ｅ）はバンプ成長工程である。ウェハー５０をメッキ液（図示せず）に浸し金バンプ部１４ｂを成長
させる。同時にｎ側バンプ１３（図示せず）の金バンプ部も成長させる。
【００２９】
（ｆ）と（ｇ）は接合層形成工程であり、ｐ側バンプ１４の金バンプ部１４ｂ上に電解メッキ法で接合層１４ｃを形成する（ｎ側バンプ１３も同様）。（ｆ）は錫層５３、（ｇ）は金層５４を形成する工程である。接合層１４ｃは錫層５３上に金層５４が積層した積層体である。（ｈ）はレジスト膜除去工程である。ｐ側バンプ１４（及びｎ側バンプ１３）が占める領域以外のＵＢＭ層１４ａ（メッキ電極）を露出させる。このときレジスト膜５１と封口部材５２は同時に除去される。（ｉ）はエッチング工程である。ｎ側バンプ１３とｐ側バンプ１４をマスクとしてＵＢＭ層１４ａをエッチングする。この結果、ｐ側バンプ１４の下部にＵＢＭ層１４ａが残る（ｎ側バンプ１３も同様）。（ｊ）は個片化工程である。ダイサー（図示せず）でウェハー５０を切断し、個片化したＬＥＤ素子１０を得る。
【００３０】
本実施形態では接合層１４ｃを錫層５３と金層５４の２層構造とした。錫層５３及び金層５４とも電解メッキ法で製膜できるため、製造装置や膜厚管理が簡単になるうえ、必要とする箇所にのみ錫層５３及び金層５４を形成できる。とくに高価な金層を厚めに付ける場合に有利である。ｐ側バンプ１４と＋電極１７を接合するとき、先ず錫層５３が溶融し、ここに金バンプ部１４ｂと金層５４から金が溶け込み、錫層５３が金錫共晶となる。金層５３は主に錫層５３の酸化を防止することを目的としているので、金層５４を省き錫層のみ残し、接合時に金バンプ部１４ｂから金を溶け込ませ錫層を金錫共晶にしても良い。
（第２実施形態）
【００３１】
添付図６を参照しながら、本発明の第２実施形態について詳細に説明する。第１実施形態に対し本実施形態のＬＥＤ素子６６は、電極面の様子、回路基板２０に実装した状態、および等価回路が図１，２，３と等しくなり、ｎ側バンプ（図示せず）及びｐ側バンプ６４の積層構造と形成方法が異なる。
【００３２】
図６により本実施形態のＬＥＤ素子６６の製造方法を説明する。（ａ）はウェハー準備工程である。ウェハー６０は図５（ａ）と同じである。（ｂ）はレジスト膜形成工程である。ｎ側バンプ（図示せず）とｐ側バンプ６４を成長させる領域が開口したレジスト膜６１を形成する。レジスト膜６１はホトリソグラフィ法で開口部を形成する。（ｃ）は封口工程である。リークしているブロック（ｐ型半導体層１２ｘ）のレジスト膜６１の開口部を封口部材６２で埋める。このときディスペンサー（図示せず）で封口部材６２を滴下し、加熱して封口部材６２を固体化する。（ｄ）はバンプ成長工程である。ウェハー６０をメッキ液（図示せず）に浸し金バンプ部６４ｂを成長させる（ｎ側バンプも同様）。なおｎ型半導体層１１をメッキ用の共通電極としている。
【００３３】
（ｅ）は接合層形成工程である。スパッター法で金錫共晶からなる接合層６４ｃを形成する。接合層６４ｃはウェハー６０の全面に形成される。（ｆ）はレジスト膜除去工程である。レジスト膜６１とともに封口部材６２、レジスト膜５１及び封口部材６２の上に形成されていた接合層６４ｃが除去される。（ｇ）は個片化工程である。ダイサー（図示せず）でウェハー６０を切断し、個片化したＬＥＤ素子６６を得る。
【００３４】
本実施形態の製造方法は、第１実施形態の製造方法（図５）に対し、ＵＢＭ層の形成工程・エッチング工程がなく、スパッター法で金錫共晶からなる接合層６４ｃを形成するところが相違しており、工程が短くなっている。
【００３５】
第１，２実施形態ではｎ側及びｐ側バンプ１３，１４、６４は電解メッキ法で形成した金バンプであった。しかしながらバンプのコアとなる部材は金に限られず、半田や銅、アルミニウムなど他の合金や金属材料であっても良い。また金錫共晶による接合法にも限定
されず、半田など他の合金や金属で接合しても良い。なお金錫共晶による接合法を採用すれば前述のようにリフロー時の接合安定性が保証される。またメッキ法は電解メッキ法に限られず、スパッター法、ＣＶＤ法や蒸着法でもよい。しかし電解メッキ法は前述のように製造装置や製造条件が簡単で材料効率が良い。
【００３６】
また、第１，２実施形態では接合層１４ｃ，６４ｃをｎ側及びｐ側バンプ１３，１４，６４上に形成していた。接合層は回路基板２０の＋電極１７及び−電極１９の上に形成しても良い。しかしながら、ＬＥＤ素子１０が密集したウェハー５０，６０に対して接合層１４ｃ，６４ｃを形成した方が、取り扱いが楽であり、スパッター法、ＣＶＤ法や蒸着法であっても金錫材料の使用効率が高くなる。
【符号の説明】
【００３７】
１０，６６…ＬＥＤ素子（半導体発光装置）、
１１…ｎ型半導体層、
１１ａ…発光層、
１２，１２ｘ…ｐ型半導体層、
１２ａ…ｐ型ＧａＮ層、
１２ｂ…金属層、
１３…ｎ側バンプ、
１４，６４…ｐ側バンプ、
１４ａ…ＵＢＭ層、
１４ｂ，６４ｂ…金バンプ部、
１４ｃ，６４ｃ…接合層、
１５…サファイア基板、
１６…保護膜、
１７…＋電極、
１８…板材、
１９…−電極、
２０…回路基板、
３０…ダイオード、
５０，６０…ウェハー、
５１，６１…レジスト膜、
５２，６２…封口部材、
５３…錫層、
５４…金層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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