(57)【要約】【課題】本発明は、第１状態と第２状態との二つの状態のうち、第１状態に初期化し、初期化した第１状態に対応する電位の信号を生成することが可能な半導体装置を提供する。【解決手段】本発明は、“０”（第１状態）と“１”（第２状態）との二つの状態のうち、“０”に初期化し、初期化した“０”に対応する電位の信号Ａを生成することが可能な半導体装置１０である。半導体装置１０は、並列に複数接続され、“０”と“１”との二つの状態を保持することが可能なフリップフロップ回路２と、複数のフリップフロップ回路２と接続し、複数のフリップフロップ回路２のうち、少なくとも一つのフリップフロップ回路２で保持する状態が“０”の場合、“０”に対応する電位の信号を生成し、出力するＡＮＤ回路３とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１状態と第２状態との二つの状態のうち、前記第１状態に初期化し、初期化した前記第１状態に対応する電位の信号を生成することが可能な半導体装置であって、
並列に複数接続され、前記第１状態と前記第２状態との二つの状態を保持することが可能な状態保持回路と、
複数の前記状態保持回路と接続し、複数の前記状態保持回路のうち、少なくとも一つの前記状態保持回路で保持する状態が前記第１状態の場合、前記第１状態に対応する電位の信号を生成し、出力する論理回路と
を備える、半導体装置。
【請求項２】
複数の前記状態保持回路のうち、少なくとも一つの前記状態保持回路は、保持する状態と異なる状態に論理反転して、前記論理回路に出力する請求項１に記載の半導体装置。
【請求項３】
複数の前記状態保持回路の各々を、物理的に離れた位置に配置してある、請求項１または２に記載の半導体装置。
【請求項４】
前記状態保持回路の近傍に、保持する状態に影響を与えるノイズを生成するノイズ生成回路を備える請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記ノイズ生成回路は、抵抗素子である請求項４に記載の半導体装置。
【請求項６】
前記状態保持回路は、フリッププロップ回路またはラッチ回路である、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記半導体装置を駆動する電源の電圧が基準電圧以上になると初期化信号を生成するリセット回路の後段、または並列に、前記状態保持回路および前記論理回路を接続してある、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記論理回路が出力する信号を、メモリ回路に記憶したデータを読出すための許可信号として用いる、請求項１〜６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、第１状態と第２状態との二つの状態のうち、第１状態に初期化し、初期化した第１状態に対応する電位の信号を生成することが可能な半導体装置に関する。
【背景技術】
【０００２】
近年、情報資産を守るため、認証により許可された場合のみメモリからデータを読出すことが可能なセキュリティ用途のＭＣＵ（Micro  Control  Unit）を備えた半導体装置（たとえばＬＳＩなど）が開発されている。この半導体装置は、パワーオンリセット（電源起動時の初期化）などにより、メモリからデータを読出すことを許可する許可信号を初期化（“０”（データの読出不許可）と“１”（データの読出許可）との二つの状態のうち、“０”に初期化）するので、通常、メモリからデータを読出すことができない。
【０００３】
ここで、パワーオンリセットは、電源を起動したときの立上がり電圧が、基準電圧以上か否かを検出する電源電圧検出回路と、基準電圧以上の立上がり電圧を電源電圧検出回路が検出した場合に、初期化信号を生成するリセット回路とを備えるパワーオンリセット回路で行なわれる。
【０００４】
しかし、動作保証範囲外の温度や電源の条件でパワーオンリセット回路を動作させると、パワーオンリセット回路は、正常な初期化信号を生成することができず、許可信号を初期化することができない場合があった。許可信号を初期化することができないと、半導体装置は、メモリからデータを読出すことが常に可能となる場合があった。このように意図的に動作保証外の温度や電源の条件で半導体装置を動作させ、メモリに格納されている機密情報への不正なアクセスを企図する半導体装置への攻撃手法が存在する。
【０００５】
また、パワーオンリセット回路が、正常な初期化信号を生成することができない場合、メモリに記憶してあるプログラムの処理が暴走するなどの恐れがあった。特許文献１には、正常な初期化信号を生成することができず、不揮発性メモリに記憶してあるプログラムの処理が暴走した場合であっても、プログラム内容の誤書き換えを防止することができる構成が開示してある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１３７６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
パワーオンリセット回路が、正常な初期化信号を生成することができない場合、特許文献１に開示してある不揮発性メモリのように、プログラム内容の誤書き換えを防止するなど不具合ごとに対策する必要がある。
【０００８】
しかし、半導体装置は、不具合ごとに対策する場合、プログラム内容の誤書き換えを防止する、通常、メモリからデータを読出すことができないようにするなどの処理を実現できる構成を複数備える必要があり、構成が複雑になる。一方、半導体装置は、不具合ごとに対策するのではなく、動作保証範囲外の温度や電源の条件で、パワーオンリセット回路が正常な初期化信号を生成することができない場合であっても、初期化した状態に対応する電位の信号を生成することができれば、不具合ごとに対策する必要はない。
【０００９】
それゆえに、本発明は、上記問題点を解決するためになされたものであり、第１状態と第２状態との二つの状態のうち、第１状態に初期化し、初期化した第１状態に対応する電位の信号を生成することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は、第１状態と第２状態との二つの状態のうち、第１状態に初期化し、初期化した第１状態に対応する電位の信号を生成することが可能な半導体装置であって、並列に複数接続され、第１状態と第２状態との二つの状態を保持することが可能な状態保持回路と、複数の状態保持回路と接続し、複数の状態保持回路のうち、少なくとも一つの状態保持回路で保持する状態が第１状態の場合、第１状態に対応する電位の信号を生成し、出力する論理回路とを備える。
【発明の効果】
【００１１】
本発明に係る半導体装置によれば、第１状態と第２状態との二つの状態を保持することが可能な状態保持回路を並列に複数接続し、複数の状態保持回路のうち、少なくとも一つの状態保持回路で保持する状態が第１状態の場合、論理回路は、第１状態に対応する電位の信号を生成し、出力する。そのため、各々の状態保持回路で保持する状態がすべて第２状態となる場合以外、論理回路は、第１状態に対応する電位の信号を生成することができ、動作保証範囲外の温度や電源の条件であっても、初期化した第１状態に対応する電位の信号を生成する確率を高くすることができる。半導体装置は、初期化した第１状態に対応する電位の信号を生成する確率を高くすることができるので、許可信号を初期化して、通常、メモリからデータを読出すことができないようにして、外部へのデータの漏洩を防止したり、初期化により正しく動くように作られた回路が、異常な動作をして壊れるのを防止したり、メモリに記憶してあるプログラムの処理が暴走するのを防止したりすることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１に係る半導体装置の構成を示す概略図である。
【図２】本発明の実施の形態１に係る半導体装置の別の構成を示す概略図である。
【図３】ラッチ回路の構成を示す回路図である。
【図４】本発明の実施の形態２に係る半導体装置の構成を示す概略図である。
【図５】本発明の実施の形態２に係る半導体装置のセキュアリセット回路と、パワーオンリセット回路との関係を説明するためのブロック図である。
【図６】本発明の実施の形態３に係る半導体装置の構成を示す概略図である。
【図７】本発明の実施の形態３に係る半導体装置のフリップフロップ回路の物理的な配置を示す概略図である。
【図８】本発明の実施の形態４に係る半導体装置のフリップフロップ回路の物理的な配置を示す概略図である。
【図９】本発明の実施の形態５に係る半導体装置の構成を示す概略図である。
【発明を実施するための形態】
【００１３】
以下、本発明に係る実施の形態について図面を参照して説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の構成を示す概略図である。図１に示す半導体装置（たとえばＬＳＩなど）１０は、パワーオンリセット回路１、複数のフリップフロップ回路２、ＡＮＤ回路３を備えている。半導体装置１０は、“０”（第１状態）と“１”（第２状態）との二つの状態のうち、“０”に初期化し、初期化した“０”に対応する電位の信号Ａを生成することができる。なお、以降、“０”（第１状態）と“１”（第２状態）との二つの状態のうち、“０”（第１状態）に対応する電位の信号を信号Ａとして説明するが、“１”（第１状態）と“０”（第２状態）との二つの状態のうち、“１”（第１状態）に対応する電位の信号を信号Ａとしてもよい。
【００１４】
パワーオンリセット回路１は、外部から供給される電源電圧Ｖｃｃが基準電圧レベルに到達したことを検知して半導体装置１０内の各種回路を初期化するパワーオンリセット（電源起動時の初期化）を行なうため、初期化信号を生成する回路である。具体的に、パワーオンリセット回路１は、電源電圧検出回路１ａ、リセット回路１ｂを備えている。
【００１５】
電源電圧検出回路１ａは、電源を起動したときの立上がり電圧が、基準電圧以上か否かを検出する。リセット回路１ｂは、基準電圧以上の立上がり電圧を電源電圧検出回路１ａが検出した場合、初期化信号を生成する。
【００１６】
フリップフロップ回路２は、“０”と“１”との二つの状態を保持することが可能な回路であり、初期化信号により“０”に初期化し、初期化した“０”に対応する電位の信号Ａを生成し、出力する。
【００１７】
しかし、動作保証範囲外の温度や電磁ノイズ環境下で半導体装置を動作させ、または電源電圧Ｖｃｃとして短時間だけ基準電圧を越えた後で基準電圧以下に電圧レベルが変化するパルス状の電圧を印加させ(以下、不適切な環境下での動作と称する)パワーオンリセット回路１を動作させる場合、パワーオンリセット回路１は、電源電圧検出回路１ａやリセット回路１ｂの動作不良により、正常な初期化信号（“０”に対応する電位の初期化信号）を生成することができないことがある。
【００１８】
パワーオンリセット回路１が正常な初期化信号を生成することができないと、フリップフロップ回路２は、初期化することができないため、“０”に初期化し、初期化した“０”に対応する電位の信号Ａを生成し、出力することができない。フリップフロップ回路２が“０”に対応する電位の信号Ａを生成することができない場合、フリップフロップ回路２の後段に位置する回路が、初期化により正しく動くように作られた回路であると、当該回路が異常な動作をする可能性があった。さらに、“０”に対応する電位の信号Ａを生成することができない場合、メモリに記憶してあるプログラムの処理が暴走する恐れがあった。
【００１９】
そこで、本発明の実施の形態１に係る半導体装置１０は、不適切な環境下での動作の条件であっても、初期化した“０”に対応する電位の信号Ａを生成することが可能なように、ｎ個のフリップフロップ回路２ａ〜２ｎを並列に複数接続し、ＡＮＤ回路３にｎ個のフリップフロップ回路２ａ〜２ｎを接続してある。
【００２０】
前述したように、不適切な環境下での動作の条件でパワーオンリセット回路１を動作させた場合、電源電圧検出回路１ａやリセット回路１ｂの動作不良により、初期化信号を生成することができない。そのため、ｎ個のフリップフロップ回路２ａ〜２ｎの各々は、“０”に初期化されず、内部ノードの電位状態や外部の環境に対する製品固体別のばらつきなどによって、“０”または“１”のいずれかの状態を保持することになる。
【００２１】
ＡＮＤ回路３は、ｎ個のフリップフロップ回路２ａ〜２ｎのうち、少なくとも一つのフリップフロップ回路２ａ〜２ｎで保持する状態が“０”の場合、“０”に対応する電位の信号Ａを生成し、出力する。つまり、ＡＮＤ回路３は、各々のフリップフロップ回路２ａ〜２ｎで保持する状態がすべて“１”となる場合以外、“０”に対応する電位の信号Ａを生成し、出力する。
【００２２】
たとえば、各々のフリップフロップ回路２ａ〜２ｎで保持する“０”または“１”の状態の確率は等しいものとすると、各々のフリップフロップ回路２ａ〜２ｎで保持する状態がすべて“１”となる確率Ｐは、Ｐ＝（１／２）n となる。そのため、フリップフロップ回路２ａ〜２ｎの個数（＝ｎ）が増えれば増えるほど、“０”に対応する電位の信号Ａを生成する確率が高くなる。具体的に、フリップフロップ回路２ａ〜２ｎの個数を３２個（ｎ＝３２）とすると、各々のフリップフロップ回路２ａ〜２ｎで保持する状態がすべて“１”となる確率Ｐは、Ｐ＝（１／２）32＝２．３×１０-10 となり十分低くなる。
【００２３】
したがって、半導体装置１０は、不適切な環境下での動作の条件で、パワーオンリセット回路１が初期化信号を生成することができない場合であっても、フリップフロップ回路２を初期化した“０”に対応する電位の信号Ａを生成する確率を高くすることができる。
【００２４】
以上のように、本発明の実施の形態１に係る半導体装置１０は、“０”と“１”との二つの状態を保持することが可能なフリップフロップ回路２ａ〜２ｎを並列に複数接続し、ｎ個のフリップフロップ回路２ａ〜２ｎのうち、少なくとも一つのフリップフロップ回路２ａ〜２ｎで保持する状態が“０”の場合、ＡＮＤ回路３は、“０”に対応する電位の信号Ａを生成し、出力する。そのため、各々のフリップフロップ回路２ａ〜２ｎで保持する状態がすべて“１”となる場合以外、ＡＮＤ回路３は、“０”に対応する電位の信号Ａを生成することができ、動作保証範囲外の温度や電源の条件であっても、初期化した“０”に対応する電位の信号を生成する確率を高くすることができる。
【００２５】
半導体装置１０は、初期化した“０”に対応する電位の信号Ａを生成する確率を高くすることができるので、許可信号を初期化して、通常、メモリからデータを読出すことができないようにして、外部へのデータの漏洩を防止したり、初期化により正しく動くように作られた回路が、異常な動作をして壊れるのを防止したり、メモリに記憶してあるプログラムの処理が暴走するのを防止したりすることができる。
【００２６】
前述の半導体装置１０では、“０”に初期化し、初期化した“０”に対応する電位の信号Ａを生成する場合について説明したが、“１”に初期化し、初期化した“１”に対応する電位の信号Ａを生成する場合であってもよい。つまり、“１”（第１状態）と“０”（第２状態）との二つの状態のうち、“１”（第１状態）に対応する電位の信号を信号Ａとする場合である。この場合、半導体装置１０は、ＡＮＤ回路３に代えてＯＲ回路を用いる構成以外、図１に示す半導体装置１０の構成および動作と同じであるため、詳細な説明を省略する。
【００２７】
また、半導体装置１０は、フリップフロップ回路２ａ〜２ｎを用いているが、“０”と“１”との二つの状態を保持することが可能な状態保持回路であれば、ラッチ回路、ＳＲＡＭなどのメモリ回路であってもよい。なお、状態保持回路に、フリップフロップ回路またはラッチ回路を用いることで、半導体装置１０の回路構成を簡略化することができる。
【００２８】
（変形例）
さらに、不適切な環境下での動作の条件であっても、初期化した“０”に対応する電位の信号Ａを生成する半導体装置１０の構成は、リセット回路１ｂの後段に、ｎ個のフリップフロップ回路２ａ〜２ｎおよびＡＮＤ回路３を接続する構成に限定されるものではない。
【００２９】
図２は、本発明の実施の形態１に係る半導体装置の別の構成を示す概略図である。図２に示す半導体装置１１は、リセット回路１ｂに並列して、複数のラッチ回路４１ａ〜４１ｎおよびＡＮＤ回路４２を含む第２リセット回路４を接続してある。
【００３０】
第２リセット回路４では、“０”と“１”との二つの状態を保持することが可能な回路にフリップフロップ回路ではなく、ラッチ回路４１を用いている。
【００３１】
図３は、ラッチ回路４１ａの構成を示す回路図である。図３に示すラッチ回路４１ａは、ＰチャネルＭＯＳトランジスタＱ１とＮチャネルＭＯＳトランジスタＱ２とで構成するＣＭＯＳインバータと、ＰチャネルＭＯＳトランジスタＱ３とＮチャネルＭＯＳトランジスタＱ４とで構成するＣＭＯＳインバータとを備え、ＣＭＯＳインバータの各々の入力と出力とを互いに接続してある。さらに、ラッチ回路４１ａは、ゲート電極を電源Ｖｃｃに、ドレイン電極を出力ノードに、ソース電極を接地電極にそれぞれ接続してあるＰチャネルＭＯＳトランジスタＱ５を備えている。
【００３２】
ＰチャネルＭＯＳトランジスタＱ５の閾値電圧（スイッチング電圧）は、ＰチャネルＭＯＳトランジスタＱ１の閾値電圧よりも高い。そのため、ラッチ回路４１ａは、電源Ｖｃｃの電圧が低下するとき、ＰチャネルＭＯＳトランジスタＱ５よりもＰチャネルＭＯＳトランジスタＱ１が先にオン状態となるので、半導体装置１１での電源遮断動作において出力ノードから電荷を引抜きやすくなる。また、半導体装置１１での電源投入動作時においても、電源Ｖｃｃの電圧レベルがＰチャネルＭＯＳトランジスタＱ５の閾値電圧を超えるまでオン状態となるので、その間もラッチ回路４１ａの出力ノードから電荷を引抜きやすくなる。なお、ラッチ回路４１ｂ〜４１ｎの構成も、ラッチ回路４１ａの構成と同じであるため、詳細な説明は省略する。また、ＰチャネルＭＯＳトランジスタＱ５に代えてＮチャネルＭＯＳトランジスタを用いた逆論理特性のラッチ回路を用いることも当然に可能である。
【００３３】
ｎ個のラッチ回路４１ａ〜４１ｎの各々は、電源Ｖｃｃの電圧レベルにより出力ノードの初期化が行われる。そのため、ｎ個のラッチ回路４１ａ〜４１ｎは、図１のｎ個のフリップフロップ回路２ａ〜２ｎと比較して、入力するデータや外部の環境などの影響を受け難く、“０”の状態を保持するバイアスが高くなる。
【００３４】
ＡＮＤ回路４２は、複数のラッチ回路４１ａ〜４１ｎのうち、少なくとも一つのラッチ回路４１ａ〜４１ｎで保持する状態が“０”の場合、“０”に対応する電位の第２初期化信号を生成し、出力する。つまり、ＡＮＤ回路４２は、各々のラッチ回路４１ａ〜４１ｎで保持する状態がすべて“１”となる場合以外、“０”に対応する電位の第２初期化信号を生成し、出力する。
【００３５】
第２リセット回路４は、“０”に対応する電位の第２初期化信号を生成する確率を高くすることができる。そのため、ＡＮＤ回路５は、パワーオンリセット回路１の初期化信号と、第２リセット回路４の第２初期化信号とのＡＮＤの論理演算を行なうことで、パワーオンリセット回路１の初期化信号が、正常な初期化信号でない“１”に対応する電位の初期化信号を出力しても、“０”に対応する電位の信号Ｂを生成し、出力することができる。
【００３６】
ＡＮＤ回路５から出力する信号Ｂは、フリップフロップ回路２を初期化する初期化信号である。そのため、信号Ｂが入力されると、フリップフロップ回路２は、初期化することができ、“０”に初期化し、初期化した“０”に対応する電位の信号Ａを生成し、出力する。
【００３７】
以上のように、半導体装置１１は、リセット回路１ｂに並列して、複数のラッチ回路４１ａ〜４１ｎおよびＡＮＤ回路４２を含む第２リセット回路４を接続しても、“０”に対応する電位の信号Ａを生成することができる。
【００３８】
（実施の形態２）
図４は、本発明の実施の形態２に係る半導体装置の構成を示す概略図である。図２に示す半導体装置（たとえばＬＳＩなど）２０は、セキュアリセット回路６、複数のフリップフロップ回路２、ＡＮＤ回路３，７、セキュアメモリ８、ゲート回路９を備えている。半導体装置２０は、ＡＮＤ回路３が生成し、出力する“０”に対応する電位の信号Ａをセキュアメモリ８に記憶したデータを読出すための許可信号に用いている。
【００３９】
次に、半導体装置２０の動作について説明する。セキュアリセット回路６は、許可信号を生成するためのフリップフロップ回路２を初期化するため初期化信号を生成し、出力する。しかし、不適切な環境下での動作の条件でセキュアリセット回路６を動作させた場合、動作不良により、初期化信号を生成することができない場合がある。
【００４０】
セキュアリセット回路６が正常な初期化信号を生成することができないと、フリップフロップ回路２は、初期化することができないため、“０”に初期化し、初期化した“０”に対応する電位の許可信号を生成し、出力することができない。ここで、“０”に対応する電位の許可信号の場合、セキュアメモリ８からデータを読出すことを不許可（データの読出不許可）とし、“１”に対応する電位の許可信号の場合、セキュアメモリ８からデータを読出すことを許可（データの読出許可）とする。
【００４１】
フリップフロップ回路２が“０”に対応する電位の許可信号を生成することができない場合、フリップフロップ回路２は、保持している状態によって、“１”に対応する電位の許可信号を出力するので、セキュアメモリ８からデータを読出すことが常に可能となる。
【００４２】
そこで、本発明の実施の形態２に係る半導体装置２０は、不適切な環境下での動作の条件でセキュアリセット回路６が初期化信号を生成することができない場合であっても、初期化した“０”に対応する電位の許可信号を生成することが可能なように、ｎ個のフリップフロップ回路２ａ〜２ｎを並列に複数接続し、ＡＮＤ回路３に複数のフリップフロップ回路２ａ〜２ｎを接続してある。
【００４３】
前述したように、不適切な環境下での動作の条件でセキュアリセット回路６を動作させた場合、動作不良により、初期化信号を生成することができない。そのため、ｎ個のフリップフロップ回路２ａ〜２ｎは、“０”に初期化されず、入力するデータや外部の環境などによって、“０”または“１”のいずれかの状態を保持する。
【００４４】
ＡＮＤ回路３は、ｎ個のフリップフロップ回路２ａ〜２ｎのうち、少なくとも一つのフリップフロップ回路２ａ〜２ｎで保持する状態が“０”の場合、“０”に対応する電位の許可信号を生成し、出力する。つまり、ＡＮＤ回路３は、各々のフリップフロップ回路２ａ〜２ｎで保持する状態がすべて“１”となる場合以外、“０”に対応する電位の許可信号を生成し、出力する。
【００４５】
したがって、半導体装置２０は、動作保証範囲外の温度や電源の条件で、セキュアリセット回路６が初期化信号を生成することができない場合であっても、フリップフロップ回路２を初期化した“０”に対応する電位の許可信号を生成する確率を高くすることができる。
【００４６】
ＡＮＤ回路７は、アクセス信号と、ＡＮＤ回路３から出力された許可信号とのＡＮＤの論理演算を行なうことで、ゲート回路９の制御信号を出力する。ＡＮＤ回路７に、“０”に対応する電位の許可信号（データの読出不許可）が入力されている場合、入力するアクセス信号が“０”（非アクセス）、“１”（アクセス）のいずれであっても、ＡＮＤ回路７は、“０”に対応する電位の制御信号を出力する。ゲート回路９は、ＡＮＤ回路７から“０”に対応する電位の制御信号が入力されると、セキュアメモリ８に記憶してあるデータをデータバスに出力しない。
【００４７】
一方、セキュアメモリ８に記憶してあるデータを読出す場合、各々のフリップフロップ回路２ａ〜２ｎで保持する状態をすべて“１”にして、ＡＮＤ回路３から“１”に対応する電位の許可信号（データの読出許可）を出力する。ＡＮＤ回路７に、“１”に対応する電位の許可信号が入力されている場合、入力するアクセス信号が“１”（アクセス）であると、ＡＮＤ回路７は、“１”に対応する電位の制御信号を出力する。ゲート回路９は、ＡＮＤ回路７から“１”に対応する電位の制御信号が入力されると、セキュアメモリ８に記憶してあるデータをデータバスに出力する。
【００４８】
次に、セキュアリセット回路６と、パワーオンリセット回路１との関係について説明する。図５は、本発明の実施の形態２に係る半導体装置２０のセキュアリセット回路６と、パワーオンリセット回路１との関係を説明するためのブロック図である。図５に示す半導体装置２０は、パワーオンリセット回路１に接続されたＣＰＵ２１、メモリ（ＲＯＭおよびＲＡＭ）２２および周辺回路２３と、セキュリティモジュール２４とを備えている。
【００４９】
ＣＰＵ２１、メモリ２２および周辺回路２３は、パワーオンリセット回路１から出力される初期化信号に基づき、初期化を行う。なお、パワーオンリセット回路１は、実施の形態１で説明した構成（フリップフロップ回路２ａ〜２ｎおよびＡＮＤ回路３の構成など）を含む構成であってもよい。
【００５０】
セキュリティモジュール２４は、セキュアリセット回路６に接続されたデータ処理部２４ａ、およびメモリ（ＲＯＭおよびＲＡＭ）２４ｂを備えている。データ処理部２４ａ、およびメモリ２４ｂは、セキュアリセット回路６から出力される初期化信号に基づき、初期化を行う。データ処理部２４ａ、およびメモリ２４ｂは、図４に示した許可信号を生成するためのフリップフロップ回路２ａ〜２ｎおよびＡＮＤ回路３の構成を含んでいる。そのため、ＡＮＤ回路３は、セキュアリセット回路６から出力される初期化信号に基づき、フリップフロップ回路２を“０”に初期化し、初期化した“０”に対応する電位の許可信号（データの読出不許可）をデータ処理部２４ａ、およびメモリ２４ｂに出力し、通常、データ処理部２４ａ、およびメモリ２４ｂからデータを読出すことができないようにしてある。
【００５１】
また、図５に示す半導体装置２０では、セキュアリセット回路６を、パワーオンリセット回路１と別に、セキュリティモジュール２４内に設けてある。これにより、半導体装置２０は、パワーオンリセット回路１で生成する初期化信号とは独立して、セキュアリセット回路６で初期化信号を生成することができるので、パワーオンリセット回路１の動作不良の影響を受けず、データ処理部２４ａ、およびメモリ２４ｂから外部へのデータの漏洩を防止することができる。
【００５２】
なお、半導体装置２０は、セキュアリセット回路６と、パワーオンリセット回路１とを別に設ける構成に限定されるものではなく、パワーオンリセット回路１にセキュアリセット回路６を含む構成としてもよい。
【００５３】
以上のように、本発明の実施の形態２に係る半導体装置２０は、ＡＮＤ回路３が生成する信号Ａを、セキュアメモリ８に記憶したデータを読出すための許可信号に用いるので、許可信号が“０”に対応する電位の信号Ａを生成する確率を高くすることができ、通常、セキュアメモリ８からデータを読出すことができないようにして、外部へのデータの漏洩を防止することができる。
【００５４】
（実施の形態３）
図６は、本発明の実施の形態３に係る半導体装置の構成を示す概略図である。図７は、本発明の実施の形態３に係る半導体装置のフリップフロップ回路２の物理的な配置を示す概略図である。図６に示す半導体装置（たとえばＬＳＩなど）３０は、パワーオンリセット回路１、複数のフリップフロップ回路２、ＡＮＤ回路３を備えている。半導体装置３０は、“０”（第１状態）と“１”（第２状態）との二つの状態のうち、“０”に対応する電位の信号Ａを生成することができる。なお、半導体装置３０は、図１に示す半導体装置１０と同じ構成要素については、同じ符号を付して詳細な説明は省略する。
【００５５】
半導体装置３０は、不適切な環境下での動作の条件であっても、初期化した“０”に対応する電位の信号Ａを生成することが可能なように、ｎ個のフリップフロップ回路２ａ〜２ｎを並列に複数接続し、ＡＮＤ回路３にｎ個のフリップフロップ回路２ａ〜２ｎを接続してある。
【００５６】
ｎ個のフリップフロップ回路２ａ〜２ｎは、図７に示すように、隣接して設け、物理的に近い位置に配置してある。ｎ個のフリップフロップ回路２ａ〜２ｎを物理的に近い位置に配置した場合、プロセス条件などがほとんど変動しないため、各々のフリップフロップ回路２ａ〜２ｎのトランジスタサイズ、線幅などがほぼ均一となる。また、ｎ個のフリップフロップ回路２ａ〜２ｎの近傍に配置してある回路構成もほぼ同じとなるため、各々のフリップフロップ回路２ａ〜２ｎが受ける外部の環境もほぼ同じとなる。そのため、各々のフリップフロップ回路２ａ〜２ｎは、各々のフリップフロップ回路２ａ〜２ｎが保持する状態が、“０”または“１”のいずれか一方に偏る可能性がある。
【００５７】
各々のフリップフロップ回路２ａ〜２ｎが保持する状態が、“０”または“１”のいずれか一方に偏ると、各々のフリップフロップ回路２ａ〜２ｎで保持する状態がすべて“１”となる場合の確率が高くなり、ＡＮＤ回路３が、初期化した“０”に対応する電位の信号Ａを生成する確率が低くなる。
【００５８】
そこで、半導体装置３０は、図６に示すフリップフロップ回路２ｂのように、フリップフロップ回路２ｂの出力に否定論理回路２ｂ１を設け、フリップフロップ回路２ａ〜２ｎが保持する状態を論理反転して、強制的に異なる状態にして、各々のフリップフロップ回路２ａ〜２ｎが保持する状態が、“０”または“１”のいずれか一方に偏らないようにしてある。否定論理回路２ｂ１は、フリップフロップ回路２ｂが保持する状態（たとえば“０”）と異なる状態（たとえば“１”）に論理反転して、ＡＮＤ回路３に出力する。なお、否定論理回路は、フリップフロップ回路２ｂにのみ設けるものではなく、各々のフリップフロップ回路２ａ〜２ｎが保持する状態の偏りに応じて、他のフリップフロップ回路２ａ〜２ｎにも同様に設けてある。
【００５９】
以上のように、本発明の実施の形態３に係る半導体装置３０は、ｎ個のフリップフロップ回路２ａ〜２ｎのうち、少なくとも一つのフリップフロップ回路２ａ〜２ｎは、保持する状態と異なる状態に論理反転して、ＡＮＤ回路３に出力する否定論理回路を備えているので、各々のフリップフロップ回路２ａ〜２ｎが保持する状態が、“０”または“１”のいずれか一方に偏らないようにすることができる。各々のフリップフロップ回路２ａ〜２ｎが保持する状態が、“０”または“１”のいずれか一方に偏らないようにして、各々のフリップフロップ回路２ａ〜２ｎで保持する状態がすべて“１”となる場合を避け、ＡＮＤ回路３が、初期化した“０”に対応する電位の信号Ａを生成する確率を高くする。
【００６０】
（実施の形態４）
図８は、本発明の実施の形態４に係る半導体装置のフリップフロップ回路２の物理的な配置を示す概略図である。図８に示す半導体装置４０は、不適切な環境下での動作の条件であっても、初期化した“０”に対応する電位の信号Ａを生成することが可能なように、ｎ個のフリップフロップ回路２ａ〜２ｎを並列に複数接続し、図示していないＡＮＤ回路にｎ個のフリップフロップ回路２ａ〜２ｎを接続してある。なお、半導体装置４０は、図１に示す半導体装置１０と同じ構成を有しており、以下、同じ構成要素については同じ符号で説明する。
【００６１】
ｎ個のフリップフロップ回路２ａ〜２ｎは、図７に示すように、隣接して設け、物理的に近い位置に配置してある場合、各々のフリップフロップ回路２ａ〜２ｎは、各々のフリップフロップ回路２ａ〜２ｎが保持する状態が、“０”または“１”のいずれか一方に偏る可能性がある。
【００６２】
各々のフリップフロップ回路２ａ〜２ｎが保持する状態が、“０”または“１”のいずれか一方に偏ると、各々のフリップフロップ回路２ａ〜２ｎで保持する状態がすべて“１”となる場合の確率が高くなり、ＡＮＤ回路３が、初期化した“０”に対応する電位の信号Ａを生成する確率が低くなる。
【００６３】
そこで、半導体装置４０は、図８に示すように、ｎ個のフリップフロップ回路２ａ〜２ｎの各々を物理的に離れた位置に配置してある。ｎ個のフリップフロップ回路２ａ〜２ｎの各々を物理的に離れた位置に配置してあるので、プロセス条件などが変動し、各々のフリップフロップ回路２ａ〜２ｎのトランジスタサイズ、線幅などが形成した位置により変化する。また、ｎ個のフリップフロップ回路２ａ〜２ｎの各々を物理的に離れた位置に配置してあるので、各々のフリップフロップ回路２ａ〜２ｎの近傍の回路構成が形成した位置より異なるため、各々のフリップフロップ回路２ａ〜２ｎが受ける隣接する配線や論理ゲート回路から受けるクロストークノイズ等の外部の環境も異なる。そのため、各々のフリップフロップ回路２ａ〜２ｎが保持する状態は、“０”または“１”のいずれか一方に偏る確率を低くすることができる。
【００６４】
以上のように、本発明の実施の形態４に係る半導体装置４０は、ｎ個のフリップフロップ回路２ａ〜２ｎの各々を、物理的に離れた位置に配置してあるので、各々のフリップフロップ回路２ａ〜２ｎが保持する状態が、“０”または“１”のいずれか一方に偏らないようにすることができる。各々のフリップフロップ回路２ａ〜２ｎが保持する状態が、“０”または“１”のいずれか一方に偏らないようにして、各々のフリップフロップ回路２ａ〜２ｎで保持する状態がすべて“１”となる確率を低くして、ＡＮＤ回路３が、初期化した“０”に対応する電位の信号Ａを生成する確率を高くする。
【００６５】
（実施の形態５）
図９は、本発明の実施の形態５に係る半導体装置の構成を示す概略図である。図９に示す半導体装置５０は、不適切な環境下での動作の条件であっても、初期化した“０”に対応する電位の信号Ａを生成することが可能なように、ｎ個のフリップフロップ回路２ａ〜２ｎを並列に複数接続し、図示していないＡＮＤ回路にｎ個のフリップフロップ回路２ａ〜２ｎを接続してある。さらに、半導体装置５０は、各々のフリップフロップ回路２ａ〜２ｎの近傍に抵抗素子５１を配置してある。なお、半導体装置５０は、図１に示す半導体装置１０と同じ構成を有しており、以下、同じ構成要素については同じ符号で説明する。
【００６６】
ｎ個のフリップフロップ回路２ａ〜２ｎは、図８に示すように、物理的に離れた位置に配置してある。ｎ個のフリップフロップ回路２ａ〜２ｎの各々を物理的に離れた位置に配置してあるので、プロセス条件などが変動し、各々のフリップフロップ回路２ａ〜２ｎのトランジスタサイズ、線幅などが形成した位置により変化する。また、ｎ個のフリップフロップ回路２ａ〜２ｎの各々を物理的に離れた位置に配置してあるので、各々のフリップフロップ回路２ａ〜２ｎの近傍の回路構成が形成した位置により異なるため、各々のフリップフロップ回路２ａ〜２ｎが受ける外部の環境も異なる。そのため、各々のフリップフロップ回路２ａ〜２ｎが保持する状態は、“０”または“１”のいずれか一方に偏る確率が低くなる。
【００６７】
しかし、ｎ個のフリップフロップ回路２ａ〜２ｎの各々を物理的に離れた位置に配置しただけでは、各々のフリップフロップ回路２ａ〜２ｎが保持する状態が、“０”または“１”のいずれか一方に偏る確率がまだ高い場合もある。
【００６８】
そこで、半導体装置５０は、図９に示すように、ｎ個のフリップフロップ回路２ａ〜２ｎの各々を物理的に離れた位置に配置し、かつ各々のフリップフロップ回路２ａ〜２ｎの近傍に抵抗素子５１を配置してある。各々のフリップフロップ回路２ａ〜２ｎの近傍に抵抗素子５１を配置することで、抵抗素子５１で発生するノイズが各々のフリップフロップ回路２ａ〜２ｎに影響を与え、各々のフリップフロップ回路２ａ〜２ｎが受ける外部の環境を形成した位置により大きく異ならせることができる。そのため、各々のフリップフロップ回路２ａ〜２ｎが保持する状態は、“０”または“１”のいずれか一方に偏る確率がより低くなる。
【００６９】
なお、各々のフリップフロップ回路２ａ〜２ｎの近傍に配置する素子は、抵抗素子５１に限定されるものではなく、フリップフロップ回路２ａ〜２ｎの保持する状態に影響を与えるノイズを生成するノイズ生成回路であれば、たとえば、コイル、トランジスタなどであってもよい。
【００７０】
以上のように、本発明の実施の形態５に係る半導体装置５０は、フリップフロップ回路２ａ〜２ｎの近傍に、保持する状態に影響を与えるノイズを生成する抵抗素子５１を備えているので、各々のフリップフロップ回路２ａ〜２ｎが保持する状態が、“０”または“１”のいずれか一方に偏らないようにすることができる。各々のフリップフロップ回路２ａ〜２ｎが保持する状態が、“０”または“１”のいずれか一方に偏らないようにして、各々のフリップフロップ回路２ａ〜２ｎで保持する状態がすべて“１”となる確率を低くして、ＡＮＤ回路３が、初期化した“０”に対応する電位の信号Ａを生成する確率を高くする。
【００７１】
なお、半導体装置５０は、ｎ個のフリップフロップ回路２ａ〜２ｎの各々を物理的に離れた位置に配置、かつフリップフロップ回路２ａ〜２ｎの近傍に、抵抗素子５１を備えている。しかし、各々のフリップフロップ回路２ａ〜２ｎが保持する状態が、“０”または“１”のいずれか一方に偏る確率を低くすることができれば、半導体装置は、ｎ個のフリップフロップ回路２ａ〜２ｎを物理的に近い位置に配置し、かつフリップフロップ回路２ａ〜２ｎの近傍に、抵抗素子５１を備えてもよい。
【００７２】
また、各々のフリップフロップ回路２ａ〜２ｎが保持する状態が、“０”または“１”のいずれか一方に偏る確率を低くする手段は、前述した手段に限定されるものではない。たとえば、半導体装置は、各々のフリップフロップ回路２ａ〜２ｎを構成するトランジスタの配置する向き、トランジスタのサイズ、およびフリップフロップ回路２ａ〜２ｎの近傍の回路構成などを変更してもよい。
【００７３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７４】
１  パワーオンリセット回路、１ａ  電源電圧検出回路、１ｂ  リセット回路、２  フリップフロップ回路、２ｂ１  否定論理回路、３，５，７，４２  ＡＮＤ回路、４  第２リセット回路、６  セキュアリセット回路、８  セキュアメモリ、９  ゲート回路、１０，１１，２０，３０，４０，５０  半導体装置、２２，２４ｂ  メモリ、２３  周辺回路、２４  セキュリティモジュール、２４ａ  データ処理部、４１  ラッチ回路、５１  抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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