(57)【要約】【課題】端子数の少ないテストモード設定回路を提供する。【解決手段】半導体装置のテストモードを制御するテスト端子に、低閾値電圧のディテクタと高閾値電圧のディテクタを設け、低閾値電圧のディテクタによって論理回路のリセットを解除し、高閾値電圧のディテクタでテストモードを切替え制御するような構成にした。従って、テスト端子とリセット端子とテストモード制御端子が共通になり、端子の数を大幅に削減することが可能である。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体装置のテストモードを制御するテストモード設定回路であって、
第一の閾値電圧を有し、入力端子がテスト端子に接続された第一ディテクタと、
第二の閾値電圧を有し、入力端子が前記テスト端子に接続された第二ディテクタと、
第一入力端子が前記第一ディテクタの出力端子に接続され、第二入力端子が前記第二ディテクタの出力端子に接続され、前記第一及び第二ディテクタの出力信号に基づき、前記半導体装置のテストモードを制御する論理回路と、を備え、
前記論理回路は、前記テスト端子の電圧が第一電源の電圧から前記第一ディテクタの第一の閾値電圧を越えた時にリセットが解除され、前記半導体装置をテストモードに設定し、前記半導体装置がテストモードにおいて、前記テスト端子の電圧が前記第二ディテクタの第二の閾値電圧を越えた時に前記テストモードのモード設定を切替え制御する、
ことを特徴とするテストモード設定回路。
【請求項２】
前記第一ディテクタの出力端子と前記論理回路の第一入力端子の間に接続されたラッチを備え、
前記ラッチは、前記テスト端子の電圧が第一電源の電圧から前記第一ディテクタの第一の閾値電圧を越えた時にリセットが解除され、さらに前記第二ディテクタの第二の閾値電圧を越えた時にセットされ、前記論理回路のリセットを解除することを特徴とする請求項１に記載のテストモード設定回路。
【請求項３】
半導体装置のテストモードを制御するテストモード設定回路であって、
第一の閾値電圧を有し、入力端子がテスト端子に接続された第一ディテクタと、
第二の閾値電圧を有し、入力端子が前記テスト端子に接続された第二ディテクタと、
クロック端子が前記第二ディテクタの出力端子に接続され、リセット端子が前記第一ディテクタの出力端子に接続され、前記クロック端子に入力された信号をカウントするカウンタと、
リセット端子が前記第一ディテクタの出力端子に接続され、入力端子が前記カウンタの出力端子に接続され、前記第一ディテクタ及び前記カウンタの出力信号に基づき、前記半導体装置のテストモードを制御する論理回路と、を備え、
前記カウンタ及び前記論理回路は、前記テスト端子の電圧が第一電源の電圧から前記第一ディテクタの第一の閾値電圧を越えた時にリセットが解除され、前記半導体装置をテストモードに設定し、前記半導体装置がテストモードにおいて、前記クロックは前記第二ディテクタの出力する信号に基づいた信号を出力し、前記論理回路は前記カウンタの出力する信号に基づいて前記テストモードのモード設定を切替え制御する、
ことを特徴とするテストモード設定回路。
【請求項４】
前記第一ディテクタの出力端子と前記カウンタ及び前記論理回路のリセット端子の間に接続されたラッチを備え、
前記ラッチは、前記テスト端子の電圧が第一電源の電圧から前記第一ディテクタの第一の閾値電圧を越えた時にリセットが解除され、さらに前記第二ディテクタの第二の閾値電圧を越えた時にセットされ、前記カウンタ及び前記論理回路のリセットを解除することを特徴とする請求項３に記載のテストモード設定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のテストモード時に複数のモードを設定するテストモード設定回路に関する。
【背景技術】
【０００２】
従来のテストモード設定回路について説明する。図９は、従来のテストモード設定回路を示す図である。ここで、テスト信号ＴＥＳＴが入力されるテスト端子以外は、通常の状態で使用される端子である。
【０００３】
テスト信号ＴＥＳＴがハイレベルに制御されると、半導体装置は通常モードからテストモードに移行する。その後、入力信号ＩＮＰＵＴ１〜ＩＮＰＵＴ３がラッチ３１〜３３にそれぞれ入力される。入力信号ＩＮＰＵＴ１〜ＩＮＰＵＴ３は、テストモード時の複数のモードを設定するための信号である。ここで、リセット信号ＲＥＳＥＴがハイレベルになると、ラッチ３１〜３３はリセット解除され、ラッチ３１〜３３はラッチ動作を行う。つまり、ラッチ３１〜３３は、入力信号ＩＮＰＵＴ１〜ＩＮＰＵＴ３をそれぞれラッチして出力する。３ビットのラッチ３１〜３３の出力信号に基づき、デコーダ３４は７ビットのテストモード信号ＴＭ１〜ＴＭ７を出力する。なお、ラッチ３１〜３３の出力信号が全てローレベルであると、テストモード信号ＴＭ１〜ＴＭ７も全てローレベルに制御される（例えば、特許文献１参照）。
【０００４】
上述のように、従来のテストモード設定回路は、通常の状態で使用されるリセット端子や入力端子を共通に使用することで、テスト用に端子を必要としないので、製造コストを下げることが出来る。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１８５７０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来のテストモード設定回路では、テストモードを設定するために、テスト端子、リセット端子、及び複数の入力端子を必要とする。半導体装置によっては、通常状態で必要とする端子数がそれほど多くない場合がある。例えば、電源端子と、入力端子と、出力端子の４端子の半導体装置などである。このような半導体装置では、従来のテストモード設定回路では、端子数が足らないので、テストモードを設定するために端子を追加する必要がある。
【０００７】
本発明は、上記課題に鑑みてなされ、端子数の少ないテストモード設定回路を提供する。
【課題を解決するための手段】
【０００８】
本発明のテストモード設定回路は、上記課題を解決するため、半導体装置のテストモードを制御するテストモード設定回路であって、第一の閾値電圧を有し、入力端子がテスト端子に接続された第一ディテクタと、第二の閾値電圧を有し、入力端子が前記テスト端子に接続された第二ディテクタと、第一入力端子が前記第一ディテクタの出力端子に接続され、第二入力端子が前記第二ディテクタの出力端子に接続され、前記第一及び第二ディテクタの出力信号に基づき、前記半導体装置のテストモードを制御する論理回路と、を備え、前記論理回路は、前記テスト端子の電圧が第一電源の電圧から前記第一ディテクタの第一の閾値電圧を越えた時にリセットが解除され、前記半導体装置をテストモードに設定し、前記半導体装置がテストモードにおいて、前記テスト端子の電圧が前記第二ディテクタの第二の閾値電圧を越えた時に前記テストモードのモード設定を切替え制御する、ことを特徴とするテストモード設定回路、を提供する。
【発明の効果】
【０００９】
本発明のテストモード設定回路によれば、半導体装置のテストモードを制御するテスト端子に、低閾値電圧のディテクタと高閾値電圧のディテクタを設け、低閾値電圧のディテクタによって論理回路のリセットを解除し、高閾値電圧のディテクタでテストモードを切替え制御するようにしたので、テスト端子とリセット端子とテストモード制御端子が共通になり、端子の数を大幅に削減することが可能である。
【図面の簡単な説明】
【００１０】
【図１】第一実施形態のテストモード設定回路を示す回路図である。
【図２】第一実施形態のテストモード設定回路の各ノードの電圧を示すタイムチャートである。
【図３】第二実施形態のテストモード設定回路を示す回路図である。
【図４】第二実施形態のテストモード設定回路の各ノードの電圧を示すタイムチャートである。
【図５】第三実施形態のテストモード設定回路を示す回路図である。
【図６】第三実施形態のテストモード設定回路の各ノードの電圧を示すタイムチャートである。
【図７】第四実施形態のテストモード設定回路を示す回路図である。
【図８】第四実施形態のテストモード設定回路の各ノードの電圧を示すタイムチャートである。
【図９】従来のテストモード設定回路を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を、図面を参照して説明する。
【００１２】
＜第一実施形態＞
図１は、第一実施形態のテストモード設定回路を示す回路図である。
【００１３】
第一実施形態のテストモード設定回路は、高閾値インバータ１１、低閾値インバータ１２、論理回路１４、テスト端子、及び、第一〜第三出力端子を備える。
【００１４】
高閾値インバータ１１の入力端子は、テストモード設定回路のテスト端子に接続され、出力端子は、論理回路１４の第一入力端子に接続される。低閾値インバータ１２の入力端子は、テストモード設定回路のテスト端子に接続され、出力端子は、論理回路１４のリセット端子に接続される。論理回路１４の第一〜第三出力端子は、テストモード設定回路の第一〜第三出力端子にそれぞれ接続される。
【００１５】
ここで、半導体装置が通常モードで動作する場合、テスト端子へのテスト信号Ｔは低閾値電圧ＶｔｈＬよりも低い電圧に制御される。半導体装置がテストモードにおいてモード設定する場合、テスト信号Ｔの振幅は、電源電圧ＶＤＤと、高閾値電圧ＶｔｈＨと低閾値電圧ＶｔｈＬとの間の電圧と、の間で制御される。高閾値インバータ１１は、高閾値電圧ＶｔｈＨを有する。低閾値インバータ１２は、高閾値電圧ＶｔｈＨよりも低い低閾値電圧ＶｔｈＬを有する。論理回路１４は、信号Ｂ１及びリセット信号ＲＳＴに基づき、半導体装置のモードを設定する。
【００１６】
次に、テストモード設定回路の動作について説明する。図２は、第一実施形態のテストモード設定回路の各ノードの電圧を示すタイムチャートである。
ここで、ハイレベルの信号を「１」とし、ローレベルの信号を「０」とする。
【００１７】
テスト信号Ｔが、テストモード設定回路のテスト端子に入力されている。半導体装置が通常モードで動作する場合、テスト信号Ｔは低閾値インバータ１２の低閾値電圧ＶｔｈＬよりも低い電圧に制御される。半導体装置がテストモードで動作する場合、テスト信号Ｔは電源電圧ＶＤＤと中間電圧（ＶＤＤ／２）との間の振幅に制御される。
【００１８】
［通常モード時の動作］テスト信号Ｔは、低閾値電圧ＶｔｈＬよりも低い電圧に制御される。よって、高閾値インバータ１１により、信号Ｂ１はハイレベルであり、低閾値インバータ１２により、リセット信号ＲＳＴもハイレベルである。ここで、（リセット信号ＲＳＴ）＝（「１」）の場合、論理回路１４は（信号Ｖ１、信号Ｖ２、信号Ｖ３）＝（「０」、「０」、「１」）になるよう動作する。ローレベルの信号Ｖ１〜Ｖ２及びハイレベルの信号Ｖ３により、半導体装置は通常モードで動作する。
【００１９】
［テストモード時の動作］テスト信号Ｔが低閾値電圧ＶｔｈＬよりも高くなると、リセット信号ＲＳＴが立ち下がり、半導体装置は通常モードからテストモードに移行する。テスト信号Ｔが高閾値インバータ１１の高閾値電圧ＶｔｈＨよりも高くなると、信号Ｂ１はローレベルになる。テスト信号Ｔが高閾値電圧ＶｔｈＨよりも低くなると、信号Ｂ１はハイレベルになる。ここで、（信号Ｂ１、リセット信号ＲＳＴ）＝（「０」、「０」）の場合、論理回路１４は（信号Ｖ１、信号Ｖ２、信号Ｖ３）＝（「１」、「０」、「０」）になるよう動作する。ハイレベルの信号Ｖ１及びローレベルの信号Ｖ２〜Ｖ３により、半導体装置はモード１のテストモードで動作するよう設定される。この時、例えば半導体装置の外部接続端子の電圧がテストされる。
【００２０】
また、（信号Ｂ１、リセット信号ＲＳＴ）＝（「１」、「０」）の場合、論理回路１４は（信号Ｖ１、信号Ｖ２、信号Ｖ３）＝（「０」、「１」、「０」）になるよう動作する。ローレベルの信号Ｖ１とハイレベルの信号Ｖ２とローレベルの信号Ｖ３とにより、半導体装置はモード２のテストモードで動作するよう設定される。
【００２１】
テストモード時の動作において、モード１〜２は、交互に繰り返し設定される。例えば、半導体装置は、外部から印加される印加電圧と設定電圧とを比較し、比較結果に基づき、出力電圧を反転させるディテクタＩＣであるとする。ここで、設定電圧が徐々に高くなるよう制御され、テストモード時の３回目のモード１で、設定電圧が印加電圧になるよう制御される。この時、ディテクタＩＣの出力電圧が反転すれば、ディテクタＩＣの動作は正常であると判断される。
【００２２】
上述のような第一実施形態のテストモード設定回路によれば、半導体装置が通常モードで動作する場合、テスト端子へのテスト信号Ｔは低閾値電圧ＶｔｈＬよりも低い電圧に制御され、このテスト信号Ｔがリセット信号として使用されるので、リセット信号入力用のリセット端子は不要になる。
【００２３】
また、半導体装置がテストモードで動作する場合、テスト信号Ｔが高閾値電圧ＶｔｈＨの上下で制御されることによってテストモードを設定することができるので、モード設定のための入力端子も不要になる。
【００２４】
なお、各信号におけるハイレベルまたはローレベルの論理は、適宜設計される。例えば、半導体装置が通常モードで動作する場合、テスト信号Ｔは高閾値インバータ１１の高閾値電圧ＶｔｈＨよりも高い電圧に制御され、テストモードで動作する場合、接地電圧ＶＳＳと中間電圧（ＶＤＤ／２）との間の振幅で制御されても良い。
【００２５】
また、テストモードでのテスト信号Ｔの振幅の下限を中間電圧（ＶＤＤ／２）として説明したが、高閾値電圧ＶｔｈＨと低閾値電圧ＶｔｈＬの間の電圧であれば良い。
【００２６】
また、テスト端子に高閾値インバータ１１と低閾値インバータ１２を用いて説明したが、高閾値電圧を有する高閾値ディテクタと低閾値電圧を有する低閾値ディテクタであれば、これに限定されるものではない。例えば、閾値電圧を設定するための基準電圧回路とコンパレータで構成されてもよい。つまり、高閾値インバータ１１は高閾値ディテクタの一例であり、低閾値インバータ１２は低閾値ディテクタの一例である。
【００２７】
＜第二実施形態＞
図３は、第二実施形態のテストモード設定回路を示す回路図である。
【００２８】
第二実施形態のテストモード設定回路は、高閾値インバータ１１、低閾値インバータ１２、論理回路１４、インバータ１５、ラッチ１６、インバータ１７、テスト端子、及び、第一〜第三出力端子を備える。
【００２９】
インバータ１５の入力端子は、高閾値インバータ１１の出力端子に接続される。ラッチ１６のセット端子はインバータ１５の出力端子に接続され、リセット端子は低閾値インバータ１２の出力端子に接続され、出力端子はインバータ１７の入力端子に接続される。インバータ１７の出力端子は、論理回路１４のリセット端子に接続される。
【００３０】
ここで、テスト信号Ｔが低閾値電圧ＶｔｈＬよりも高くなると、ラッチ１６はリセット解除される。その後、テスト信号Ｔが高閾値電圧ＶｔｈＨよりも高くなると、ラッチ１６はセットされることによって半導体装置をテストモードに移行させる。
【００３１】
次に、テストモード設定回路の動作について説明する。図４は、各電圧を示すタイムチャートである。
【００３２】
リセット信号ＲＳＴの立ち下がりのタイミングは、第一実施形態では、テスト信号Ｔが低閾値電圧ＶｔｈＬよりも高くなる時である。しかし、第二実施形態では、テスト信号Ｔが高閾値電圧ＶｔｈＨよりも高くなる時である。つまり、テスト信号Ｔが高閾値電圧ＶｔｈＨよりも高くなると、リセット信号ＲＳＴが立ち下がり、半導体装置は通常モードからテストモードに移行する。具体的には、テスト信号Ｔが低閾値電圧ＶｔｈＬよりも高くなると、低閾値インバータ１２の出力信号がローレベルになり、ラッチ１６がリセット解除される。その後、テスト信号Ｔが高閾値電圧ＶｔｈＨよりも高くなると、高閾値インバータ１１の出力信号がローレベルになり、インバータ１５の出力信号がハイレベルになり、ラッチ１６はセットされる。すると、ラッチ１６の出力信号はハイレベルになり、リセット信号ＲＳＴがローレベルになる。
【００３３】
ここで、（リセット信号ＲＳＴ）＝（「１」）の場合、第一実施形態と同様に、論理回路１４は（信号Ｖ１、信号Ｖ２、信号Ｖ３）＝（「０」、「０」、「１」）になるよう動作している。よって、リセット信号ＲＳＴの立ち下がりのタイミングの変更に伴い、信号Ｖ１〜Ｖ３の波形も変更される。
【００３４】
上述のような第二実施形態のテストモード設定回路によれば、テスト信号Ｔが低閾値電圧ＶｔｈＬでなくて高閾値電圧ＶｔｈＨよりも高くなると、リセット信号ＲＳＴが立ち下がり、半導体装置は通常モードからテストモードに移行する。すると、高閾値電圧ＶｔｈＨは低閾値電圧ＶｔｈＬよりも高いので、半導体装置はテストモードに移行しにくくなる。よって、テスト信号Ｔへのノイズなどにより、半導体装置が誤ってテストモードに移行しにくくなるので、半導体装置が誤動作しにくくなる。
【００３５】
＜第三実施形態＞
図５は、第三実施形態のテストモード設定回路を示す回路図である。
【００３６】
第三実施形態のテストモード設定回路は、高閾値インバータ２１、低閾値インバータ２２、カウンタ２３、及び、論理回路２４を備える。
【００３７】
高閾値インバータ２１の入力端子は、テストモード設定回路のテスト端子に接続され、出力端子は、カウンタ２３のクロック端子に接続される。低閾値インバータ２２の入力端子は、テストモード設定回路のテスト端子に接続され、出力端子は、カウンタ２３及び論理回路２４のリセット端子に接続される。論理回路２４の第一〜第二入力端子は、カウンタ２３の第一〜第二出力端子にそれぞれ接続され、第一〜第五出力端子は、テストモード設定回路の第一〜第五出力端子にそれぞれ接続される。
【００３８】
ここで、半導体装置が通常モードで動作する場合、テスト端子へのテスト信号Ｔは低閾値電圧ＶｔｈＬよりも低い電圧に制御される。半導体装置がテストモードで動作する場合、テスト信号Ｔは電源電圧ＶＤＤと中間電圧（ＶＤＤ／２）との間の振幅に制御される。高閾値インバータ２１は、高閾値電圧ＶｔｈＨを有する。低閾値インバータ２２は、高閾値電圧ＶｔｈＨよりも低い低閾値電圧ＶｔｈＬを有する。カウンタ２３は、クロック端子へのクロック信号ＣＬＫをカウントする。論理回路２４は、リセット信号ＲＳＴ及び信号Ｂ１〜Ｂ２に基づき、半導体装置のモードを設定する。
【００３９】
次に、テストモード設定回路の動作について説明する。図６は、第三実施形態のテストモード設定回路の各ノードの電圧を示すタイムチャートである。
【００４０】
［通常モード時の動作］テスト信号Ｔは、低閾値電圧ＶｔｈＬよりも低い電圧に制御される。よって、高閾値インバータ２１により、クロック信号ＣＬＫはハイレベルであり、低閾値インバータ２２により、リセット信号ＲＳＴもハイレベルである。ここで、（リセット信号ＲＳＴ）＝（「１」）の場合、カウンタ２３は（信号Ｂ１、信号Ｂ２）＝（「１」、「１」）になるよう動作する。また、論理回路２４は（信号Ｖ１、信号Ｖ２、信号Ｖ３、信号Ｖ４、信号Ｖ５）＝（「０」、「０」、「０」、「０」、「１」）になるよう動作する。ローレベルの信号Ｖ１〜Ｖ４及びハイレベルの信号Ｖ５により、半導体装置は通常モードで動作する。
【００４１】
［テストモード時の動作］テスト信号Ｔが低閾値電圧ＶｔｈＬよりも高くなると、リセット信号ＲＳＴが立ち下がり、半導体装置は通常モードからテストモードに移行する。テスト信号Ｔが高閾値インバータ１１の高閾値電圧ＶｔｈＨよりも高くなると、クロック信号ＣＬＫはローレベルになる。テスト信号Ｔが高閾値電圧ＶｔｈＨよりも低くなると、クロック信号ＣＬＫはハイレベルになる。カウンタ２３は、このクロック信号ＣＬＫをそのまま信号Ｂ１として出力する。また、カウンタ２３は、このクロック信号ＣＬＫを分周して信号Ｂ２として出力する。ここで、（信号Ｂ２、信号Ｂ１、リセット信号ＲＳＴ）＝（「０」、「０」、「０」）の場合、論理回路２４は（信号Ｖ１、信号Ｖ２、信号Ｖ３、信号Ｖ４、信号Ｖ５）＝（「１」、「０」、「０」、「０」、「０」）になるよう動作する。ハイレベルの信号Ｖ１及びローレベルの信号Ｖ２〜Ｖ５により、半導体装置はモード１のテストモードで動作するよう設定される。この時、半導体装置の外部接続端子の電圧がテストされることにより、このモード１のテストモード時の半導体装置がテストされる。
【００４２】
また、（信号Ｂ２、信号Ｂ１、リセット信号ＲＳＴ）＝（「０」、「１」、「０」）の場合、論理回路２４は（信号Ｖ１、信号Ｖ２、信号Ｖ３、信号Ｖ４、信号Ｖ５）＝（「０」、「１」、「０」、「０」、「０」）になるよう動作する。ローレベルの信号Ｖ１とハイレベルの信号Ｖ２とローレベルの信号Ｖ３〜Ｖ５とにより、半導体装置はモード２のテストモードで動作するよう設定される。
【００４３】
また、（信号Ｂ２、信号Ｂ１、リセット信号ＲＳＴ）＝（「１」、「０」、「０」）の場合、論理回路２４は（信号Ｖ１、信号Ｖ２、信号Ｖ３、信号Ｖ４、信号Ｖ５）＝（「０」、「０」、「１」、「０」、「０」）になるよう動作する。ローレベルの信号Ｖ１〜Ｖ２とハイレベルの信号Ｖ３とローレベルの信号Ｖ４〜Ｖ５とにより、半導体装置はモード３のテストモードで動作するよう設定される。
【００４４】
また、（信号Ｂ２、信号Ｂ１、リセット信号ＲＳＴ）＝（「１」、「１」、「０」）の場合、論理回路２４は（信号Ｖ１、信号Ｖ２、信号Ｖ３、信号Ｖ４、信号Ｖ５）＝（「０」、「０」、「０」、「１」、「０」）になるよう動作する。ローレベルの信号Ｖ１〜Ｖ３とハイレベルの信号Ｖ４とローレベルの信号Ｖ５とにより、半導体装置はモード４のテストモードで動作するよう設定される。
【００４５】
このようにすると、テストモード時に、第一〜第二実施形態では、２つのモードが設定されたが、第三実施形態では、３つ以上のモードが設定されることができる。
【００４６】
なお、図５では、論理回路２４を制御する信号Ｂ１〜Ｂ２が２ビット用意されることにより、テストモード時のモードが４つ用意される。しかし、図示しないが、論理回路２４を制御する信号が３ビット用意されることにより、テストモード時のモードが８つ用意されても良い。
【００４７】
また、図６では、信号Ｂ１と信号Ｂ１が分周されて生成された信号Ｂ２とから、テストモード時のモードが４つ用意される。この時、信号Ｂ１の半周期で、テストモード時における１つのモードが設定される。しかし、図示しないが、信号Ｂ２と信号Ｂ２が分周されて生成された信号Ｂ３とから、テストモード時のモードが４つ用意されても良い。この時、信号Ｂ２の半周期でつまり信号Ｂ１の１周期で、テストモード時における１つのモードが設定される。このようにすると、テストモード時の各モードにおいて、テスト信号Ｔが電源電圧ＶＤＤになる時が存在するようになる。よって、テスト信号Ｔが中間電圧（ＶＤＤ／２）でなくて電源電圧ＶＤＤになる時に、半導体装置はテストされることができるようになるので、安定したテストが実施される。
【００４８】
＜第四実施形態＞
図７は、第四実施形態のテストモード設定回路を示す回路図である。
【００４９】
第四実施形態のテストモード設定回路は、第三実施形態のテストモード設定回路に、インバータ２５、ラッチ２６、及び、インバータ２７を追加されている。
【００５０】
インバータ２５の入力端子は、高閾値インバータ２１の出力端子に接続される。ラッチ２６のセット端子はインバータ２５の出力端子に接続され、リセット端子は低閾値インバータ２２の出力端子に接続され、出力端子はインバータ２７の入力端子に接続される。インバータ２７の出力端子は、カウンタ２３及び論理回路２４のリセット端子に接続される。
【００５１】
次に、テストモード設定回路の動作について説明する。図８は、第四実施形態のテストモード設定回路の各ノードの電圧を示すタイムチャートである。
【００５２】
リセット信号ＲＳＴの立ち下がりのタイミングは、第三実施形態では、テスト信号Ｔが低閾値電圧ＶｔｈＬよりも高くなる時である。しかし、第四実施形態では、テスト信号Ｔが高閾値電圧ＶｔｈＨよりも高くなる時である。つまり、テスト信号Ｔが高閾値電圧ＶｔｈＨよりも高くなると、リセット信号ＲＳＴが立ち下がり、半導体装置は通常モードからテストモードに移行する。
【００５３】
ここで、（リセット信号ＲＳＴ）＝（「１」）の場合、第三実施形態と同様に、論理回路２４は（信号Ｖ１、信号Ｖ２、信号Ｖ３、信号Ｖ４、信号Ｖ５）＝（「０」、「０」、「０」、「０」、「１」）になるよう動作している。よって、リセット信号ＲＳＴの立ち下がりのタイミングの変更に伴い、信号Ｖ１〜Ｖ５の波形も変更される。
【符号の説明】
【００５４】
１１、２１  高閾値インバータ
１２、２２  低閾値インバータ
１４、２４  論理回路
１６、２６、３１、３２、３３  ラッチ
２３  カウンタ
３４  デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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