(57)【要約】【課題】  耐圧の低いMOSFETを保護するためにゲート接地として動作する、MOSFETのゲート電圧を生成するための外部電源を不要にする。【解決手段】  第１電源電圧から一定の大きさの第１電流を生成する定電流生成部と、第１薄膜NMOSFETと第２薄膜NMOSFETから構成され、第１電流に比例した大きさの第２電流を出力する第１カレントミラー回路部と、第２薄膜NMOSFETを保護するためにゲート接地として用いる第３薄膜NMOSFET及び第１厚膜PMOSFETと、第１電源への電流の逆流を防ぐための第１ダイオードと、第３薄膜NMOSFETのゲート−ソース間電圧がマイナスになることを防ぐための第２ダイオードとからなる保護回路部と、第２電流に比例した大きさの第３電流を出力する第２カレントミラー回路部と、第３電流により第１定電圧を生成する第１ツェナーダイオード部とを備える。【選択図】  図１
2012209762.tif 000002
【特許請求の範囲】
【請求項１】
第１電源電圧から一定の大きさの第１電流を生成する定電流生成部と、
第１電流がドレインから供給され前記ドレインとゲートが接続されソースが第２電源電圧と接続する第１薄膜NMOSFETと、前記第１薄膜NMOSFETとゲートが接続されソースが前記第２電源電圧と接続され前記第１電流に比例した大きさの第２電流を出力する第２薄膜NMOSFETと、を有する第１カレントミラー回路部と、
ソースが前記第２薄膜NMOSFETのドレインと接続されている第３薄膜NMOSFETと、アノードが前記第１電源電圧と接続されカソードが前記第３薄膜NMOSFETのゲートと接続されている第１ダイオードと、アノードが前記第３薄膜NMOSFETのソースに接続されカソードが前記第３薄膜NMOSFETのゲートに接続されている第２ダイオードと、ソースが前記第３薄膜NMOSFETのソースと接続されドレインが前記第３薄膜NMOSFETのドレインと接続された第１厚膜NMOSFETと、からなる保護回路部と、
ソースが第３電源電圧と接続されドレインが前記第３薄膜NMOSFETのドレインと接続されゲートとドレインが接続されている第１厚膜PMOSFETと、ゲートが第１厚膜PMOSFETのゲートと接続されソースが前記第３電源電圧と接続され前記第２電流に比例した大きさの第３電流を出力する第２厚膜PMOSFETと、からなる第２カレントミラー回路部と、
アノードが前記第２電源電圧に接続され、カソードが前記第２厚膜PMOSFETのドレインと接続されている、n個の第１ツェナーダイオードからなる第１ツェナーダイオード部と、
を備えるレベル生成回路。
【請求項２】
請求項１に記載のレベル生成回路において、
前記第２厚膜PMOSFETのドレインと接続される前記第１ツェナーダイオードのカソードにゲートが接続され、ドレインが前記第２電源電圧に接続されている第３厚膜PMOSFETと、
ゲートが前記第３厚膜PMOSFETのゲートに接続され、ソースが前記第３厚膜PMOSFETのソースと接続され、ドレインが前記第３電源電圧と接続されている第２厚膜NMOSFETと、
前記第２厚膜NMOSFETのソースに接続されている第１出力端子と、
からなる第１プッシュプル回路をさらに備えるレベル生成回路。
【請求項３】
請求項１に記載のレベル生成回路において、
ゲートが前記第１電源電圧と接続され、ソースが前記第３薄膜NMOSFETのゲートに接続され、ドレインが前記第３薄膜NMOSFETのソースに接続されている第４厚膜PMOSFETをさらに備えるレベル生成回路。
【請求項４】
請求項１に記載のレベル生成回路において、
前記第３薄膜NMOSFETと前記第１ダイオードとの接続点と、前記第３電源との間の容量カップリングにより、オフ状態の前記第３薄膜NMOSFETがオン状態に遷移しないように、前記第３薄膜NMOSFETのゲート−ソース間を低インピーダンス状態にする第４厚膜PMOSFETをさらに備えるレベル生成回路。
【請求項５】
請求項１に記載のレベル生成回路において、
ソースが前記第２電源電圧に接続され、ゲートが前記第１薄膜NMOSFETのゲートに接続され、前記第１電流に比例した大きさの第４電流を出力する第４薄膜NMOSFETと、
ソースが前記第４薄膜NMOSFETのドレインに接続され、ゲートが前記第１ツェナーダイオードの最も前記第３電源電圧側のカソードに接続されている第３厚膜NMOSFETと、
アノードが前記第３厚膜NMOSFETのドレインに接続され、カソードが前記第３電源電圧に接続されている、m個の第２ツェナーダイオードからなる第２ツェナーダイオード部と、をさらに備えるレベル生成回路。
【請求項６】
請求項５に記載のレベル生成回路において、
前記第３厚膜NMOSFETのドレインと接続される前記第２ツェナーダイオードのアノードにゲートが接続され、ドレインが前記第２電源電圧に接続されている第５厚膜PMOSFETと、
ゲートが前記第５厚膜PMOSFETのゲートに接続されており、ソースが前記第５厚膜PMOSFETのソースに接続されており、ドレインが前記第３電源電圧に接続されている第４厚膜NMOSFETと、
前記第４厚膜NMOSFETのソースに接続されている第２出力端子と、
からなる第２プッシュプル回路をさらに有するレベル生成回路。
【請求項７】
第１電源電圧から一定の大きさの第１電流を生成する定電流生成部と、
第１薄膜NMOSFETと第２薄膜NMOSFETから構成され、前記第１電流に比例した大きさの第２電流を出力する第１カレントミラー回路部と、
前記第２薄膜NMOSFETを保護するためにゲート接地として用いる第３薄膜NMOSFETと、前記第１電源への電流の逆流を防ぐための第１ダイオードと、第３薄膜NMOSFETのゲート−ソース間電圧がマイナスになることを防ぐための第２ダイオードと、前記第２薄膜NMOSFETを保護するためにゲート接地として用いる第１厚膜PMOSFETと、からなる保護回路部と、
第１厚膜PMOSFETと第２厚膜PMOSFETから構成され、前記第２電流に比例した大きさの第３電流を出力する第２カレントミラー回路部と、
前記第３電流により第１定電圧を生成するn個の第１ツェナーダイオードからなる第１ツェナーダイオード部と、
を備えるレベル生成回路。
【請求項８】
請求項７に記載のレベル生成回路において、
第３厚膜PMOSFETと第２厚膜NMOSFETから構成され、前記第１定電圧を後段の回路に出力する第１プッシュプル回路をさらに有するレベル生成回路。
【請求項９】
請求項７に記載のレベル生成回路において、
ゲートが前記第１電源電圧と接続され、ソースが前記第３薄膜NMOSFETのゲートに接続され、ドレインが第３薄膜NMOSFETのソースに接続されている第４厚膜PMOSFETをさらに備えるレベル生成回路。
【請求項１０】
請求項７に記載のレベル生成回路において、
前記第３薄膜NMOSFETと前記第１ダイオードとの接続点と、前記第３電源との間の容量カップリングにより、オフ状態の前記第３薄膜NMOSFETがオン状態に遷移しないように、前記第３薄膜NMOSFETのゲート−ソース間を低インピーダンス状態にする第４厚膜PMOSFETをさらに備えるレベル生成回路。
【請求項１１】
請求項７に記載のレベル生成回路において、
前記第１電流に比例した大きさの第４電流を出力する第４薄膜NMOSFETと、
前記第４薄膜NMOSFETを保護するためにゲート接地として用いる第３厚膜NMOSFETと、
前記第４電流により第２定電圧を生成するm個の第２ツェナーダイオードからなる第２ツェナーダイオード部と、をさらに備えるレベル生成回路。
【請求項１２】
請求項１１に記載のレベル生成回路において、
第５厚膜PMOSFETと第４厚膜NMOSFETから構成され、前記第２定電圧を後段の回路に出力する第２プッシュプル回路をさらに有するレベル生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベル生成回路に関する。
【背景技術】
【０００２】
基準となるある電源電圧から、電源電圧よりも低いある定電圧を生成しようとした場合、例えば、抵抗分割で実現する方法が知られている。その方法において、高圧電源電圧からある定電圧を生成しようとした場合、低消費電力とするために電流を小さくする必要があり、抵抗の抵抗値を大きくする必要がある。抵抗の抵抗値を大きくすると、例えば集積回路上で実現しようとした場合、抵抗の素子の面積が大きくなってしまう。また、抵抗分割で実現する方法では、基準となる電源電圧が変動した場合、出力される定電圧も変動してしまう。
【０００３】
一方で、カレントミラー回路を用いて定電流を生成し、その定電流と、ＭＯＳのゲートとドレインをショートさせることで定電圧を生成する方法が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−０２１９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
カレントミラー回路を用いる方法で、高圧の電源電圧から定電圧電流を生成しようとした場合、高圧電源電圧の供給部分には、耐圧の高い厚膜MOSFETが用いられる。しかし、厚膜MOSFETは閾値電圧Vthが高いため、低電圧の論理回路でオンまたはオフすることができない。そのため、信号入力部分や、低圧電源から抵抗を用いて生成した基準電流をコピーするためのカレントミラー回路の素子としては用いることができない。そこで、閾値電圧Vthが低い薄膜MOSFETを用いることができる。
【０００６】
しかし、薄膜MOSFETは耐圧が低いため、高圧電源電圧から定電圧を生成する回路に用いる場合、耐圧を保護するための対策が必要となる。例えば、ゲート接地として動作するMOSFETを直列に接続する必要がある。特許文献１には、耐圧の低いMOSFETを保護するために、ゲート接地として動作するMOSFETを備えたレベル生成回路が開示されている。しかしながら、ゲート接地のゲート電圧を生成するために、外部電源により電圧を供給する必要がある。
【０００７】
そこで、本発明の目的は、耐圧の低いMOSFETを保護するためにゲート接地として動作するMOSFETを構成するにあたり、ゲート接地のゲート電圧を生成するための外部電源を不要とすることである。
【課題を解決するための手段】
【０００８】
本発明の代表的な一例を示せば、以下の通りである。
【０００９】
すなわち、本発明のレベル生成回路は、第１電源電圧から一定の大きさの第１電流を生成する定電流生成部と、第１電流がドレインから供給されドレインとゲートが接続されソースが第２電源電圧と接続する第１薄膜NMOSFETと、第１薄膜NMOSFETとゲートが接続されソースが第２電源電圧と接続され第１電流に比例した大きさの第２電流を出力する第２薄膜NMOSFETとを有する第１カレントミラー回路部と、ソースが第２薄膜NMOSFETのドレインと接続されている第３薄膜NMOSFETと、アノードが第１電源電圧と接続されカソードが第３薄膜NMOSFETのゲートと接続されている第１ダイオードと、アノードが第３薄膜NMOSFETのソースに接続されカソードが第３薄膜NMOSFETのゲートに接続されている第２ダイオードと、ソースが第３薄膜NMOSFETのソースと接続されドレインが第３薄膜NMOSFETのドレインと接続された第１厚膜NMOSFETとからなる保護回路部と、ソースが第３電源電圧と接続されドレインが第３薄膜NMOSFETのドレインと接続されゲートとドレインが接続されている第１厚膜PMOSFETと、ゲートが第１厚膜PMOSFETのゲートと接続されソースが第３電源電圧と接続され第２電流に比例した大きさの第３電流を出力する第２厚膜PMOSFETとからなる第２カレントミラー回路部と、アノードが第２電源電圧に接続され、カソードが第２厚膜PMOSFETのドレインと接続されている、n個の第１ツェナーダイオードからなる第１ツェナーダイオード部と、を備える。
【発明の効果】
【００１０】
本発明によれば、耐圧の低い薄膜MOSFETを保護するための外部電源が不要なレベル生成回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】実施例１のレベル生成回路の構成例を示す回路図である。
【図２】実施例１の動作を示す波形例の図である。
【図３】実施例２のレベル生成回路の構成例を示す回路図である。
【図４】実施例３のレベル生成回路の構成例を示す回路図である。
【図５】実施例４の全体ブロック図の一例である。
【発明を実施するための形態】
【００１２】
以下に、本発明の実施例を、図面を用いて詳細に説明する。
【実施例１】
【００１３】
図１に本実施例のレベル生成回路を示す。レベル生成回路は、定電流生成部１と、カレントミラー回路部２と、保護回路部３と、カレントミラー回路部４と、ツェナーダイオード部５と、プッシュプル回路６から構成される。
【００１４】
以下の説明において、厚膜MOSFETとはゲート絶縁膜が相対的に厚いMOSFETを示し、薄膜MOSFETとはゲート絶縁膜が相対的に薄いMOSFETを示す。厚膜MOSFETは耐圧特性の高い高電圧MOSFETであり、０〜３００Ｖ程度のゲート電圧が印加可能なMOSFETである。また、薄膜MOSFETは耐圧特性の低い低電圧MOSFETであり、０〜５Ｖ程度のゲート電圧が印加可能なMOSFETである。
【００１５】
定電流生成部１は、低圧電源VDDと抵抗Rを用いて、低圧電源VDDから定電流I1を生成する。カレントミラー回路部２は、薄膜NMOSFET Q4と薄膜NMOSFET Q2から構成され、定電流I1に比例した大きさの定電流I2を出力する。薄膜NMOSFET Q4は、ドレインから定電流I1が供給され、そのドレインとゲートが接続されて、そのソースがGNDに接続されている。薄膜NMOSFET Q2は、そのゲートが薄膜NMOSFET Q4のゲートと接続され、そのソースがGNDに接続されている。
【００１６】
保護回路部3は、高圧電源VPPが十分に立ち上がっていない状態において耐圧の低い薄膜NMOSFET Q2を保護するためにゲート接地として用いる薄膜NMOSFET Q1と、薄膜NMOSFET Q1のゲート-ソース間電圧Vgsがマイナスとなることを防ぐためのダイオードD2と、低圧電源VDDへ電流が逆流することを防ぐためのダイオードD1と、高圧電源VPPが立ち上がった状態において薄膜NMOSFET Q2を保護するためにゲート接地として用いる厚膜NMOSFET Q3からなる。薄膜NMOSFET Q1のソースは薄膜NMOSFET Q2のドレインと接続されている。ダイオードD1のアノードは低圧電源VDDに接続され、カソードは薄膜NMOSFET Q1のゲートに接続されている。ダイオードD2のアノードは薄膜NMOSFET Q1のソースに接続され、カソードは薄膜NMOSFET Q1のゲートに接続されている。厚膜NMOSFET Q3のソースは薄膜NMOSFET Q1のソースと接続され、そのドレインは薄膜NMOSFET Q1のドレインと接続されている。
【００１７】
カレントミラー回路部4は、厚膜PMOSFET Q5と厚膜PMOSFET Q6から構成され、カレントミラー回路部2によってコピーされた定電流I2に比例した大きさの定電流I3を出力する。厚膜PMOSFET Q5のソースは高圧電源VPPと接続され、ドレインは薄膜NMOSFET Q1のドレインに接続され、ゲートはドレインと接続される。厚膜PMOSFET Q6のゲートは厚膜PMOSFET Q5のゲートと接続され、ソースは高圧電源VPPと接続されている。
【００１８】
ツェナーダイオード部5は、カレントミラー回路部4によってコピーされた定電流I3により、GND基準で定電圧VN2を生成するための、n個のツェナーダイオードZ1から構成される。ツェナーダイオード部5のアノード側がGNDに接続され、カソード側が厚膜PMOSFET Q6のドレインと接続されている。
【００１９】
プッシュプル回路６は、定電圧VN2を後段の回路に出力するための、厚膜NMOSFET Q7と厚膜PMOSFET Q8から構成される。厚膜PMOSFET Q8のゲートは、厚膜PMOSFET Q6のドレインと接続されるツェナーダイオードのカソードに接続され、厚膜PMOSFET Q8のドレインはGNDに接続される。厚膜NMOSFET Q7のゲートは厚膜PMOSFET Q8のゲートに接続され、そのソースは厚膜PMOSFET Q8のソースと接続され、そのドレインは高圧電源VPPに接続されている。さらには、厚膜NMOSFET Q7のソースに出力端子OUT1が接続される。
【００２０】
次に、図1に示すレベル生成回路の回路動作を、図2の動作波形を用いて説明する。図2(a)〜(i)は、低圧電源VDD、高圧電源VPP、定電流I1、薄膜NMOSFET Q1を流れる定電流I2a、厚膜NMOSFET Q3を流れる定電流I2b、定電流I3、ノードN1の電圧VN1、ノードN2の電圧VN2、出力電圧Vout1それぞれについて、低圧電源VDDが立ち上がった時刻t1からの時間変化を示したものである。
【００２１】
図2(a)に示すように、低圧電源VDDが時刻t1に立ち上がると、図2(c)に示すように、定電流生成部1により定電流I1が時刻t1に流れる。図2(b)に示すように、高圧電源VPPは、時刻t1からあるスルーレートで立ち上がっている。
【００２２】
時刻t2において、高圧電源VPPが、厚膜PMOSFET Q5のオーバードライブ電圧Vov5と、薄膜NMOSFET Q1のオーバードライブ電圧Vov1と、薄膜NMOSFET Q2のオーバードライブ電圧Vov2とを足し合わせた電圧Vovsまで達すると、カレントミラー回路部2によって電流I1がコピーされる。そして、図2(d)に示すように、厚膜PMOSFET Q5と、薄膜NMOSFET Q1と、薄膜NMOSFET Q2に、時刻t2において電流I2aが流れるようになる。ここで、オーバードライブ電圧とは、ソース-ドレイン間の電流が飽和するために必要なソース-ドレイン間電圧である。
【００２３】
時刻t2において電流I2aが流れ出すと、厚膜PMOSFET Q6のゲート-ソース間電圧Vgsが閾値電圧Vth6以上となりオンする。ツェナーダイオードZ1がオンするまで、ノードN2における電圧VN2はVPPに追従するため、時刻t2における電圧VN2は、時刻t2における高圧電源VPPと等しい電圧となる。その後、図2(h)に示すように、電圧VN2は高圧電源VPPとともに上昇していく。時刻t2における電圧VN2の電圧を電圧値VN2pとする。
【００２４】
時刻t3において、厚膜NMOSFET Q3のゲート-ソース間電圧Vgsが、厚膜NMOSFET Q3の閾値電圧Vth3超えるまでに電圧VN2が上昇すると、図2(e)に示すように、厚膜NMOSFET Q3に電流I2bが流れる。時刻t3における電圧VN2の電圧値を、電圧値VN2aとする。
【００２５】
図2(g)に示すように、時刻t2において、ノードN1の電圧VN1は立ち上がる。時刻t2における電圧VN1の値を電圧値VN1aとする。時刻t3において電流I2bが流れ出すことにより電圧VN1が上昇し、薄膜NMOSFET Q1のゲート-ソース間電圧Vgsが、薄膜NMOSFET Q1の閾値電圧Vth1よりも小さくなった場合、薄膜NMOSFET Q1はオフする。そのため、図2(d)に示すように、時刻t4において、電流I2aは流れなくなる。このときのVN1の電圧の値を電圧値VN1bとし、電圧VN2の電圧の値を電圧値VN2bとする。
【００２６】
時刻t5において、電圧VN2が、n個のツェナーダイオードZ1それぞれのツェナー電圧Vz1をn倍した電圧Vznまで達すると、図2(f)に示すように、厚膜PMOSFET Q6とツェナーダイオード部5に電流I3が流れる。このときの電圧VN1は、電圧Vznよりも厚膜MOSFET Q3のゲート-ソース間電圧Vgsだけ低い値となっており、このときの電圧値を電圧値VN1zとする。
【００２７】
プッシュプル回路6の出力端子OUT1には、図2(i)に示すように、常に、電圧VN2よりも、厚膜PMOSFET Q7の閾値電圧Vth7だけ低い電圧である、出力電圧Vout1を出力している。時刻t2における電圧Vout1の電圧値を電圧値Voutpとし、時刻t5における電圧Vout1の電圧値を電圧値Voutzとする。また、時刻t5における高圧電源VPPの電圧値をVPPzとする。
【００２８】
以上のように、本実施例のレベル生成回路は、時刻t2と時刻t3の間の高圧電源VPPが十分に立ち上がっていない状態においても、ゲート接地の薄膜NMOSFET Q1により電圧VN1を電圧値VN1aに固定し、耐圧の低い薄膜NMOSFET Q2を保護することができる。時刻t3以降はゲート接地の厚膜NMOSFET Q3がオンし、薄膜NMOSFETQ1はオフすることで、ゲート接地の厚膜NMOSFET Q3により、耐圧の低い薄膜NMOSFETQ2を保護する。時刻t5以降、高圧電源VPPが上昇しても、電圧VN1を電圧値VN1zに固定し、耐圧の低い薄膜NMOSFET Q2を保護することができる。
【００２９】
このように、耐圧の低い薄膜NMOSFET Q2を保護するためにゲート接地として動作する薄膜NMOSFET Q1と厚膜NMOSFET Q3を構成する。そして、そのゲート電圧を低圧電源VDDと高圧電源VPPから生成することができる。換言すれば、ゲート接地のゲート電圧を生成するための外部電源を不要にすることができる。
【００３０】
また、時刻t5以降、出力電圧Vout1には一定の電圧値Voutzが出力される。高圧電源VPPが電圧値VPPz以上であれば、出力電圧Vout1は電圧値Voutzで一定となる。
【００３１】
以上のように、本実施例によれば、耐圧の低い薄膜MOSFETを保護するための外部電源が不要で、高圧電源VPPが十分に立ち上がっていない場合においても、耐圧の低い薄膜MOSFETを保護しながら定電圧を生成でき、VPPが変動しても一定の定電圧を出力できることを特徴とした、レベル生成回路を構成することができる。
【実施例２】
【００３２】
図3は、本発明のレベル生成回路の第2の実施例を示す図である。本実施例は、図1のレベルシフト回路の保護回路部3において、ゲートがノードN3に接続され、ソースがノードN4に接続され、ドレインがノードN1に接続された厚膜PMOSFET Q9を有することを特徴とする。これにより、高圧電源VPPが変動して、容量カップリングによりノードN4の電圧が上昇したとしても、薄膜NMOSFET Q1がオンして素子破壊が生じることを防ぐことができる。
【００３３】
次に、実施例2における回路動作を、図2の動作波形を用いて説明する。時刻t3において、電流I2bが流れ出して電圧VN1が上昇し、薄膜NMOSFET Q1のゲート-ソース間電圧Vgsが、薄膜NMOSFETQ1の閾値電圧Vth1よりも小さくなった場合、薄膜NMOSFET Q1はオフする。そのため、図2(d)に示すように、時刻t4において、電流I2aは流れなくなる。
【００３４】
しかし、集積回路上には、各のノード間に寄生容量が存在するため、高圧電源VPPとノードN4の間に、寄生容量が存在している。つまり、高圧電源VPPが変動し、ノードN4の電圧VN4が容量カップリングにより上昇し、薄膜MOSFET Q1のゲート-ソース間Vgsが閾値電圧Vth1以上となった場合、薄膜NMOSFET Q1が再びオン状態となってしまう。
【００３５】
ノードN5の電圧VN5は、高圧電源VPPから厚膜PMOSFET Q5のソース-ドレイン電圧Vsdだけ低い電圧となっている。一方、薄膜MOSFET Q1はソース-ドレイン間の耐圧が低いので、耐圧が持たずに素子が破壊してしまう。
【００３６】
そこで、本実施例では、ゲートが低圧電源VDDと接続され、ソースはノードN4と接続されている厚膜PMOSFET Q9を設ける。電圧VN4は、電圧N1よりもダイオードD2の順方向電圧Vf2だけ下がった電圧となっており、低圧電源VDDより十分高い電圧となっているとすると、厚膜PMOSFET Q9のゲート-ソース間電圧Vgsは閾値電圧Vth9以上となっている。よって、厚膜NMOSFET Q3がオンしている間は、常に厚膜PMOSFET Q9はオンしているため、薄膜NMOSFET Q1のゲートとソースが低インピーダンスでショートされた状態となっている。これにより、上記のように、高圧電源VPPが変動したとしても、容量カップリングにより再び薄膜NMOSFET Q1がオンしてしまうことを防ぐことができる。その他の動作は実施例1と同様である。
【００３７】
以上のように、本実施例によれば、耐圧の低い薄膜MOSFETを保護するための外部電源が不要で、高圧電源VPPが十分に立ち上がっていない場合においても、耐圧の低い薄膜MOSFETを保護しながら定電圧を生成でき、VPPが変動しても一定の定電圧を出力できる。さらには、高圧電源VPPが変動し、容量カップリングによりノードN4の電圧が上昇してしまったとしても、再び薄膜NMOSFET Q1がオンし素子が破壊してしまうことを防ぐことができることを特徴とした、レベル生成回路を構成することができる。
【実施例３】
【００３８】
図4は、本発明のレベル生成回路の第3の実施例を示す図である。本実施例は、図3のレベル生成回路において、高圧電源VPP基準で定電圧を生成するためのm個のツェナーダイオードZ2から構成されるツェナーダイオード部7と、電流I1に比例した大きさの電流を出力する薄膜NMOSFET Q10と、耐圧の低い薄膜NMOSFET Q10を保護するためにゲート接地として用いる厚膜NMOSFET Q11と、ノードN6の電圧VN6を後段の回路に出力するための厚膜NMOSFET Q12と厚膜PMOSFET Q13から構成されるプッシュプル回路8をさらに有することを特徴とする。
【００３９】
薄膜NMOSFET Q10のソースはGNDに接続され、そのゲートは薄膜NMOSFET Q4のゲートに接続されている。また、厚膜NMOSFET Q11のソースは薄膜NMOSFET Q10のドレインに接続され、そのゲートはツェナーダイオード部５で最も高圧電源VPP側にあるツェナーダイオードのカソードに接続される。さらに、ツェナーダイオード部7は、アノード側が厚膜NMOSFET Q11のドレインに接続され、カソード側が高圧電源VPPに接続されている。
【００４０】
さらに、厚膜NMOSFET Q12のゲートは厚膜PMOSFET Q13のゲートに接続され、ソースは厚膜PMOSFET Q13のソースに接続され、ドレインは高圧電源VPPに接続されている。厚膜PMOSFET Q13のゲートは厚膜NMOSFET Q11のドレインと接続されるツェナーダイオードのアノードに接続され、ドレインはGNDに接続されている。また、厚膜NMOSFET Q12のソースに出力端子OUT2が接続される。
【００４１】
本実施例のレベルシフト回路により、実施例1のようにGND基準の定電圧が生成できることに加え、ツェナーダイオード部7により、高圧電源VPPからm個のツェナーダイオードのツェナー電圧Vz1をm倍した電圧値Vzmを差し引いた電圧を、ノードN6の電圧VN6に生成することができる。
【００４２】
プッシュプル回路8により、電圧VN6を電圧Vout2として出力することができる。実施例１と同様に、耐圧の低い薄膜NMOSFETQ10を保護するために、ゲート接地として用いる厚膜NMOSFETQ11を備えている。
【００４３】
上記のように、GNDまたは高圧電源VPP基準のレベルを生成するためのツェナーダイオード部と、電流I1の電流をコピーするための薄膜NMOSFETと、耐圧の低い薄膜NMOSFETを保護するためのゲート接地として用いる厚膜NMOSFETと、ツェナーダイオード部から生成した電圧を後段の回路に出力するための厚膜NMOSFETと厚膜PMOSFETから構成されるプッシュプル回路それぞれを、所望の出力の数だけ加えれば、所望の数の出力端子を備えたレベル生成回路を提供することができる。
【００４４】
本実施例の基本動作は実施例１あるいは２と同様である。本実施例によれば、耐圧の低い薄膜MOSFETを保護するための外部電源が不要で、高圧電源VPPが十分に立ち上がっていない場合においても、耐圧の低い薄膜MOSFETを保護しながら定電圧を生成でき、VPPが変動しても一定の定電圧を出力できる。また、高圧電源VPPが変動し、容量カップリングによりノードN4の電圧が上昇してしまったとしても、再び薄膜NMOSFETQ1がオンし素子が破壊してしまうことを防ぐことができることを特徴としたレベル生成回路を構成することができる。さらには、GND基準またはVPP基準で定電圧が所望の数だけ生成できるレベルシフト回路が実現できる。
【実施例４】
【００４５】
図5は、厚膜NMOSFET等により構成された高耐圧スイッチと、高耐圧スイッチをオンまたはオフするためのレベルシフト回路と、論理回路とを備えた集積回路に、本実施例３で説明したレベル生成回路を搭載した場合の一例である。
【００４６】
図5の構成内容について説明する。本構成は、図4に示す回路構成のレベル生成回路9と、厚膜NMOSFET Q14と厚膜NMOSFET Q15と厚膜NMOSFET Q16から構成される高耐圧スイッチ12と、高耐圧スイッチ12をオンまたはオフするためのレベルシフト回路11と、レベルシフト回路11を制御するための論理回路10から構成されている。
【００４７】
レベルシフト回路11は、所望の高耐圧スイッチ12の数と同じ数だけ搭載してもよい。レベルシフト回路11は、低圧電源VDDと同じ電圧の信号を高圧電源VPPと同じ電圧に、レベルシフトする回路である。
【００４８】
論理回路10は、低圧電源VDDと同じ電圧の信号でレベルシフト回路11を制御するため、レベルシフト回路11の信号入力部分には、閾値電圧Vthが低い薄膜MOSFETが用いられる。よって、耐圧の低い薄膜MOSFETを保護するために、ゲート接地のMOSFETが必要となる。図5に示す集積回路では、図4に示すレベル生成回路により生成された、GND基準または高圧電源VPP基準の定電圧が生成できるため、外部電源を必要とせず定電圧をゲート接地の電圧として用いることができる。
【００４９】
本実施例によれば、低圧電源VDDと高圧電源VPPのみを必要な電源とし、例えば耐圧保護のためのゲート接地の電圧に必要な所望数のGND基準の定電圧、または高圧電源VPP基準の定電圧をレベル生成回路によって生成する集積回路を構成することができる。
【００５０】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、種々実施変形可能であり、上述した各実施形態を適宜組み合わせることが可能であることは当業者に理解されよう。
【符号の説明】
【００５１】
Q1、Q2、Q4、Q10…薄膜NMOSFET
Q5、Q6、Q8、Q9、Q13…厚膜PMOSFET
Q3、Q7、Q11、Q12、Q14、Q15、Q16…厚膜NMOSFET
VPP、VPPz…高圧電源電圧
VDD…低圧電源電圧
GND…接地
N1〜N6…ノード
n、m…ツェナーダイオードの数
OUT1、OUT2…出力端子
I1〜I4、I2a、I2b、I3…電流
D1、D2…ダイオード
Z1、Z2…ツェナーダイオード
R…抵抗
VN1〜VN6、VN1a、VN1b、VN1z、VN2p、VN2a、VN2b…ノードの電圧
Vout1、Vout2、Voutp、Voutz…出力電圧
Vgs…ゲート-ソース間電圧
Vsd…ソース-ドレイン間電圧
Vov1、Vov2、Vov5…オーバードライブ電圧
Vovs…オーバードライブ電圧の和
Vth、Vth1、Vth3、Vth6、Vth7、Vth9…閾値電圧
t1〜t5…時刻
Vz1…ツェナー電圧
Vzn、Vzm…ツェナー電圧の和
1…定電流生成部
2、4…カレントミラー回路部
3…保護回路部
5、7…ツェナーダイオード部
6、8…プッシュプル回路
9…レベル生成回路
10…論理回路
11…レベルシフト回路
12…高耐圧スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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