(57)【要約】【課題】絶縁膜の劣化に伴う影響を緩和し、不揮発性半導体記憶装置の書き込み動作の信頼性を高める。【解決手段】不揮発性半導体記憶装置は、半導体基板のチャネル領域上に第１の絶縁膜を介して電荷蓄積層が形成されると共に電荷蓄積層の上に第２の絶縁膜を介して制御電極が形成された複数のメモリセルを配列してなるメモリセルアレイと、データ書き込みのため選択された制御電極に対し書き込みパルス電圧を印加する書き込み動作、及びデータ書き込みが完了したか否かを確認する書き込みベリファイ動作を繰り返す書き込みサイクルの実行を制御する制御部とを備える。制御部は、１回の書き込み動作中において、書き込みパルス電圧を複数回印加し、且つ、最初に印加される書き込みパルス電圧の電圧値よりも、最後に印加される書き込みパルス電圧の電圧値を大きくする。【選択図】図９
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【特許請求の範囲】
【請求項１】
半導体基板のチャネル領域上に第１の絶縁膜を介して電荷蓄積層が形成されると共に前記電荷蓄積層の上に第２の絶縁膜を介して制御電極が形成された複数のメモリセルを配列してなるメモリセルアレイと、
データ書き込みのため選択された前記制御電極に対し書き込みパルス電圧を印加する書き込み動作、及びデータ書き込みが完了したか否かを確認する書き込みベリファイ動作を繰り返す書き込みサイクルの実行を制御する制御部とを備え、
前記制御部は、
１回の前記書き込み動作中において、前記書き込みパルス電圧を複数回印加し、且つ、最初に印加される前記書き込みパルス電圧の電圧値よりも、最後に印加される前記書き込みパルス電圧の電圧値を大きくする
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、１回の前記書き込み動作中において、電圧値が所定のステップアップ幅ずつ順次高くなるように複数の前記書き込みパルス電圧を印加する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御部は、前記書き込みパルス電圧の印加回数をＮとしたとき、複数の前記書き込みパルス電圧のステップアップ幅を、１つの書き込み動作と次の書き込み動作の間の前記書き込みパルス電圧のステップアップ幅の１／Ｎに設定する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルは、前記書き込み動作により、消去状態を示すしきい値電圧分布、又は複数通りの書き込み状態のしきい値電圧分布のいずれかにしきい値電圧が含まれるよう、多値データを書き込み可能に構成されており、
前記制御部は、与えられるべきしきい値電圧分布の電圧が所定の値よりも低い前記メモリセルに対して複数回の前記書き込みパルス電圧の印加を含む前記書き込み動作を実行する
ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルは、前記書き込み動作により、消去状態を示すしきい値電圧分布、又は複数通りの書き込み状態のしきい値電圧分布のいずれかにしきい値電圧が含まれるよう、多値データを書き込み可能に構成されており、
前記制御部は、Ｎ≧Ｍ≧Ｌとしたとき、所定のしきい値電圧分布の前記書き込みパルス電圧の印加回数をＮ回、ステップアップ幅をΔＶｐｇｍ／Ｎとし、次に大きいしきい値電圧分布の前記書き込みパルス電圧の印加回数をＭ回、ステップアップ幅をΔＶｐｇｍ／Ｍとし、その次に大きいしきい値電圧分布の前記書き込みパルス電圧の印加回数をＬ回、ステップアップ幅をΔＶｐｇｍ／Ｌとして書き込み動作を実行する
ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
浮遊ゲート、その他のＳＯＮＯＳタイプ、ＭＯＮＯＳタイプの電荷蓄積層を有する不揮発性半導体記憶装置では、電荷蓄積層に電荷（電子又はホール）を保持することでデータを記憶する。保持電荷の量により、メモリセルトランジスタのしきい値電圧が変動するので、しきい値電圧の変動前後の中間の電圧をメモリトランジスタのゲート電圧として与えてメモリトランジスタがオンするかどうかでデータを判別することができる。この種の不揮発性半導体記憶装置では、データ書き込みと消去は、高電界による半導体基板又はコントロールゲートからのトンネル電流又は半導体基板からのホットキャリアによって行われる。
【０００３】
ところで、１つのメモリセルに対し書き込み・消去動作が繰り返し行われると、メモリセルの絶縁膜は、通過する電荷によりダメージが与えられ、徐々に劣化する。劣化した絶縁膜内部には、電子トラップ及び正孔トラップが生成され、浮遊ゲート電極等の電荷蓄積層と同様に電荷が保持される。従って、メモリセルは情報（データ）保持時において、電荷蓄積層と絶縁膜中のトラップの両方に電荷を保持することになる。このトラップに保持された電荷は、電荷蓄積層に保持された電荷とは異なり、書き込み動作後に保持されることが想定されていない電荷である。そのため、トラップに保持された電荷は、セルの書き込み特性に大きく影響を与えることになる。
【０００４】
メモリセルの微細化が進むと、メモリセルのしきい値電圧変動を引き起こすために必要な電荷量が減少する。すなわち、微細化とともに１つの電子トラップが電子をトラップしているか否かによるしきい値電圧変動も顕著になる。特に、１つのメモリセルに２ビット以上の情報を記憶させる多値メモリにおいては、しきい値電圧を狭いしきい値電圧分布範囲内にコントロールすることが求められているため、トラップに保持された電荷による影響を抑えることが必要になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−３０１６２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、絶縁膜の劣化に伴う影響を緩和し、不揮発性半導体記憶装置の書き込み動作の信頼性を高めることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一の実施の形態に係る不揮発性半導体記憶装置は、半導体基板のチャネル領域上に第１の絶縁膜を介して電荷蓄積層が形成されると共に電荷蓄積層の上に第２の絶縁膜を介して制御電極が形成された複数のメモリセルを配列してなるメモリセルアレイと、データ書き込みのため選択された制御電極に対し書き込みパルス電圧を印加する書き込み動作、及びデータ書き込みが完了したか否かを確認する書き込みベリファイ動作を繰り返す書き込みサイクルの実行を制御する制御部とを備える。制御部は、１回の書き込み動作中において、書き込みパルス電圧を複数回印加し、且つ、最初に印加される書き込みパルス電圧の電圧値よりも、最後に印加される書き込みパルス電圧の電圧値を大きくする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成を示す回路図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルの構成を示す断面図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置の選択トランジスタの構成を示す断面図である。
【図５】第１の実施の形態に係る不揮発性半導体記憶装置のＮＡＮＤセルユニットの構成を示す断面図である。
【図６】第１の実施の形態に係る不揮発性半導体記憶装置のしきい値電圧分布を示す図である。
【図７】第１の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明する図である。
【図８】第１の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明する図である。
【図９】第１の実施の形態において書き込みサイクルを繰り返す場合に、書き込みパルス電圧がステップアップする様子を示す図である。
【図１０】比較例において書き込みサイクルを繰り返す場合に、書き込みパルス電圧がステップアップする様子を示す図である。
【図１１】第１の実施の形態に係る不揮発性半導体記憶装置の効果を説明する図である。
【図１２】第１の実施の形態に係る不揮発性半導体記憶装置の効果を説明する図である。
【図１３】第１の実施の形態に係る不揮発性半導体記憶装置の効果を説明する図である。
【図１４】第１の実施の形態に係る不揮発性半導体記憶装置の効果を説明する図である。
【図１５】第２の実施の形態に係る不揮発性半導体記憶装置の動作を示す図である。
【図１６】第２の実施の形態に係る不揮発性半導体記憶装置の効果を説明する図である。
【図１７】第３の実施の形態に係る不揮発性半導体記憶装置の動作を示す図である。
【図１８】第４の実施の形態に係る不揮発性半導体記憶装置の動作を示す図である。
【図１９】第５の実施の形態に係る不揮発性半導体記憶装置の動作を示す図である。
【図２０】第５の実施の形態に係る不揮発性半導体記憶装置の動作を説明するフローチャートである。
【発明を実施するための形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１０】
［第１の実施の形態］
まず、本発明の第１の実施の形態に係る半導体記憶装置を、図１等を参照して説明する。図１は、本発明をＮＡＮＤ型フラッシュメモリに適用した第１の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。図１に示すように、ＮＡＮＤ型フラッシュメモリ２０は、電荷蓄積層として浮遊ゲートを有する複数のメモリセルをマトリクス状に配列してなるメモリセルアレイ１を有する。メモリセルアレイ１のビット線方向の側部に、ビット線を介してセルデータの読み出し及び書き込みに供されるセンスアンプ回路３が配置され、他の側部にワード線及び選択ゲート線の選択駆動を行うロウデコーダ回路２が配置されている。ロウデコーダ回路２は、プリロウデコーダ２ａとメインロウデコーダ２ｂとを備え、センスアンプ回路３は、センスアンプ３ａとデータレジスタ３ｂとを備えている。
【００１１】
コマンド、アドレス及びデータは、入出力制御回路１３を介して入力される。チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥその他の外部制御信号は、論理回路１４に入力され、タイミング制御に用いられる。コマンドは、コマンドレジスタ８でデコードされる。
【００１２】
制御回路６は、データの転送制御及び書き込み／消去／読み出しのシーケンス制御を行う。制御回路６は、Ｒｅａｄｙ／Ｂｕｓｙ端子１１にＮＡＮＤ型フラッシュメモリ２０のＲｅａｄｙ／Ｂｕｓｙ状態を出力する。また、ＮＡＮＤ型フラッシュメモリ２０の状態（Ｐａｓｓ／Ｆａｉｌ、Ｒｅａｄｙ／Ｂｕｓｙ等）を、入出力制御回路１３を介してホストに知らせるステータスレジスタ１２が用意されている。
【００１３】
アドレスは、アドレスレジスタ５を介して、ロウデコーダ回路２やカラムデコーダ４に転送される。書き込みデータは、入出力制御回路１３、制御回路６及びデータバスＢＵＳを介してセンスアンプ回路３にロードされ、読み出しデータは制御回路６を介して、外部に出力される。各動作モードに応じて必要とされる高電圧を発生するために、高電圧発生回路１０が設けられている。高電圧発生回路１０は、制御回路６から与えられる指令に基づいて書き込みパルス電圧などの所定の高電圧を発生する。
【００１４】
［メモリセルアレイ１の構成］
図２は、本実施の形態のメモリセルアレイ１の構成を示す回路図である。図２に示すように、メモリセルアレイ１は、電気的書き換え可能な複数の不揮発性メモリセル（図の例では６４個のメモリセル）ＭＣ０−ＭＣ６３が直列接続されたＮＡＮＤストリングの両端に選択ゲートトランジスタＳ１、Ｓ２をそれぞれ接続してなるＮＡＮＤセルユニットＮＵを配列して構成される。
【００１５】
ＮＡＮＤセルユニットＮＵの一端（選択ゲートトランジスタＳ１側）はビット線ＢＬに、他端（選択ゲートトランジスタＳ２側）は共通ソース線ＣＥＬＳＲＣに接続される。選択ゲートトランジスタＳ１、Ｓ２のゲート電極は選択ゲート線ＳＧＤ、ＳＧＳに接続される。また、メモリセルＭＣ０−ＭＣ６３の制御ゲート電極はそれぞれワード線ＷＬ０−ＷＬ６３に接続される。ビット線ＢＬは、センスアンプ３ａに接続され、ワード線ＷＬ０−ＷＬ６３及び選択ゲート線ＳＧＤ、ＳＧＳは、ロウデコーダ回路２（図２では図示せず）に接続される。
【００１６】
１つのメモリセルＭＣに１ビットのデータが格納される場合（１ビット／セル）、ＮＡＮＤセルユニットＮＵに交差する１つのワード線ＷＬに沿って形成されるメモリセルＭＣによって１ページのデータが格納される。また、１つのメモリセルＭＣに２ビットのデータが格納される場合（２ビット／セル）、１つのワード線ＷＬに沿って形成されるメモリセルＭＣにより、２ページ（上位ページＵＰＰＥＲ、下位ページＬＯＷＥＲ）のデータが格納される。
【００１７】
ワード線ＷＬを共有する複数のＮＡＮＤセルユニットＮＵで１つのブロックＢＬＫが形成される。１つのブロックＢＬＫは、データ消去動作の一単位を形成する。１つのメモリセルアレイ１において１つのブロックＢＬＫ中のワード線ＷＬの数は、６４本であり、１ブロック中のページ数は６４×２＝１２８ページとなる。
【００１８】
［メモリセルＭＣ及び選択ゲートトランジスタＳ１、Ｓ２の構成］
図３及び図４は、それぞれメモリセルＭＣ及び選択ゲートトランジスタＳ１、Ｓ２の断面構造を示している。図３に示すように、基板４１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層４２が形成されている。また基板４１の上にはトンネル絶縁膜４３を介して浮遊ゲート電極（ＦＧ）４４が形成され、この浮遊ゲート電極４４の上にはゲート間絶縁膜４５を介して制御ゲート電極（ＣＧ）４６が形成されている。
【００１９】
図４に示すように、選択ゲートトランジスタＳ１、Ｓ２は、基板４１と、この基板４１に形成されたソース、ドレインとして機能するｎ型拡散層４７を備えている。基板４１の上にはゲート絶縁膜４８を介して制御ゲート電極４９が形成されている。
【００２０】
［ＮＡＮＤセルユニットＮＵ］
図５は、メモリセルアレイ１内の１つのＮＡＮＤセルユニットＮＵの構成を示す断面図である。本実施の形態において、１つのＮＡＮＤセルユニットＮＵは、図３に示す構成のメモリセルＭＣが６４個直列接続されて構成されている。ＮＡＮＤセルユニットＮＵのドレイン側、ソース側の端部には、それぞれ図５に示す構成の選択ゲートトランジスタＳ１、Ｓ２が設けられている。
【００２１】
以下の実施の形態の説明においては、図３乃至図５を用いて説明した浮遊ゲート電極を有するメモリセルＭＣを例にして説明する。しかし、本発明は、浮遊ゲート電極に代えてＯＮＯ膜等を電荷蓄積層として用いたＭＯＮＯＳ型（またはＳＯＮＯＳ型）のメモリセルＭＣに対しても適用することができる。
【００２２】
次に、本実施の形態のＮＡＮＤ型フラッシュメモリのデータ記憶状態について、図６を参照して説明する。図６は、本実施の形態のＮＡＮＤ型フラッシュメモリのメモリセルＭＣのしきい値電圧分布を示す図である。
【００２３】
本実施の形態において、ＮＡＮＤ型フラッシュメモリのメモリセルＭＣは多値データ、例えば４値データ（２ビット／セル）を記憶するものとする。この場合、データのしきい値電圧分布は図６に示すようになる。データのしきい値電圧分布は、しきい値電圧の低い方から、４種類のしきい値電圧分布（Ｅｒ、Ａ、Ｂ、Ｃ）が設けられる。これらのしきい値電圧分布に対して、４通りのデータ“１１”、“０１”、“００”、“１０”が割り付けられる。ここで、データは、上位ページデータと下位ページデータとにより表現される。なお、しきい値電圧分布Ｅｒは、一括ブロック消去により得られる負のしきい値電圧状態である。
【００２４】
ＮＡＮＤ型フラッシュメモリのデータ読み出し動作では、メモリセルアレイ１内の非選択ワード線ＷＬには、データによらず非選択メモリセルＭＣが導通する読み出しパス電圧Ｖｒｅａｄが印加される。なお、それぞれの非選択メモリセルＭＣに加えられるパス電圧Ｖｒｅａｄは異なっていても良い。
【００２５】
４値データの読み出し動作時には、選択ワード線ＷＬに印加される電圧の電圧値は、選択メモリセルＭＣの４通りのしきい値電圧分布に対応して、各しきい値電圧分布の間の電圧ＡＲ、ＢＲ、又はＣＲに設定される。電圧ＡＲは最も低い電圧で、ＢＲ、ＣＲの順に電圧値が大きくなる。４値データの読み出し動作時では、電圧ＡＲ、ＢＲ、ＣＲのいずれのときにＮＡＮＤセルユニットＮＵに電流が流れるか否かを検出することによりデータ読み出しが実行される。
【００２６】
ＮＡＮＤ型フラッシュメモリにおけるデータ消去動作は、ブロックＢＬＫ単位で実行される。データ消去動作は、選択ブロックＢＬＫの全ワード線ＷＬを０Ｖとし、メモリセルアレイ１が形成されたＰ型ウェルに正の昇圧された消去電圧（例えば、１８Ｖ〜２０Ｖ）を印加して行われる。これにより、選択ブロックＢＬＫの全メモリセルＭＣで浮遊ゲート電極の電子が放出された負のしきい値電圧状態（消去状態）が得られる。
【００２７】
［書き込み動作］
次に、本実施形態に係る不揮発性半導体記憶装置のデータ書き込み動作について説明する。図７及び図８は、本実施の形態に係るＮＡＮＤ型フラッシュメモリの４値データ記憶方式の場合のデータ書き込み動作を示す図である。
【００２８】
４値データを書き込むために、まず選択ブロックＢＬＫの全メモリセルＭＣは、上述の消去動作により負のしきい値電圧分布Ｅｒに設定される。次に、図７に示すように、しきい値電圧分布ＥｒのメモリセルＭＣの一部をしきい値電圧分布Ａ、Ｂの中間レベルＬＭまで書き込む、下位ページ書き込みを行う。下位ページ書き込みを行うメモリセルＭＣは、下位ページデータが“０”のメモリセルＭＣである。
その後、図８に示すように、データ“０１”が書き込まれるメモリセルＭＣのしきい値電圧を、しきい値電圧分布ＥｒからＡへと上昇させる。また、データ“００”、“１０”が書き込まれるメモリセルＭＣのしきい値電圧を、中間レベルＬＭからそれぞれしきい値電圧分布Ｂ、Ｃへと上昇させる。これにより、上位ページ書き込みが行われる。
【００２９】
以上のデータ書き込み動作時において、しきい値電圧分布を上昇させる選択メモリセルＭＣに対応するビット線ＢＬに電圧ＶＳＳを与えて、これを導通させたドレイン側選択ゲートトランジスタＳ１を介して選択メモリセルＭＣのチャネルまで転送する。また、選択メモリセルＭＣに接続された選択ワード線ＷＬには、書き込みパルス電圧Ｖｐｇｍ（例えば、１５Ｖ〜２０Ｖ）が印加される。このとき、選択メモリセルＭＣでは浮遊ゲート電極とチャネルとの間に大きな電界がかかり、ＦＮトンネリングによりチャネルから浮遊ゲート電極に電子が注入される。これにより、選択メモリセルＭＣのしきい値電圧分布が上昇する。
【００３０】
しきい値電圧分布を上昇させないメモリセルＭＣに対しては、ビット線ＢＬに電圧ＶＤＤを与えて、これを導通させたドレイン側選択ゲートトランジスタＳ１を介してメモリセルＭＣのチャネルまで転送する。チャネルを電圧ＶＤＤまで充電した後、ドレイン側選択ゲートトランジスタＳ１を非導通状態にする。選択メモリセルＭＣのチャネルをフローティング状態にした場合、選択ワード線ＷＬにプログラム電圧Ｖｐｇｍが印加されたとしても、チャネルが選択ワード線ＷＬとの容量結合により電位上昇して、浮遊ゲート電極へは電子が注入されない。
【００３１】
［書き込みベリファイ動作］
図７に示すように、下位ページ書き込み（中間レベルＬＭの書き込み）時は、その書き込みしきい値電圧の下限値に相当するベリファイ電圧ＶＬＭにより、書き込み状態の確認を行う。即ち、選択ワード線ＷＬにベリファイ電圧ＶＬＭを与えたベリファイ読み出し動作で、選択メモリセルＭＣが導通すればフェイル、非導通の場合パスという判定を行う。同様に、上位ページ書き込み時は、図８に示すベリファイ電圧ＶＡ、ＶＢ、ＶＣによりそれぞれしきい値電圧分布Ａ、Ｂ、Ｃの書き込み確認を行うことになる。
【００３２】
上位ページ書き込みでは、一般にしきい値電圧分布の低い順に、即ちしきい値電圧分布Ａ、Ｂ、Ｃの順に書き込みが終了するため、書き込みサイクルの最初期には、しきい値電圧分布Ａの書き込みベリファイのみを行うこともできる。そして、所定のタイミングからしきい値電圧分布Ｂの書き込みベリファイを追加し、更に遅れて、しきい値電圧分布Ｃの書き込みベリファイを追加する、という動作とすることも可能である。
【００３３】
書き込みベリファイ動作により、選択メモリセルＭＣが所望のしきい値電圧分布に書き込まれていることが検出されたら、選択メモリセルＭＣの書き込みが十分に行われたことになり、書き込み動作を終了する。もし選択メモリセルＭＣが所望のしきい値電圧分布に書き込まれていなければ、選択メモリセルＭＣに対して、再度書き込み動作を行う。再度の書き込み動作時には、書き込みパルス電圧Ｖｐｇｍは、所定の電圧ずつステップアップされ、そのステップアップ後の電圧を用いて書き込み動作が実行される。
【００３４】
以下、しきい値電圧分布Ａ、Ｂ、Ｃを順に書き込む動作時における、書き込みパルス電圧Ｖｐｇｍのステップアップ動作を詳細に説明する。以下の説明は、書き込み動作のうち上位ページ書き込み動作についての説明である（図８参照）。
【００３５】
［ステップアップ動作］
図９は、書き込みベリファイ動作後において再度書き込み動作を行う場合に、書き込みパルス電圧Ｖｐｇｍがステップアップする様子を示す図である。図９は、上位ページ書き込み動作のうち、しきい値電圧分布Ａを書き込む際に、選択ワード線ＷＬに印加される書き込みパルス電圧Ｖｐｇｍの様子を示す図である。図９において、期間Ｐ１、Ｐ２、Ｐ３、Ｐ４、及びＰ５が、書き込み動作が実行される期間であり、期間Ｖ１、Ｖ２、Ｖ３、Ｖ４、及びＶ５が、ベリファイ動作が実行される期間である。
【００３６】
まず、期間Ｐ１において書き込み動作を開始する場合、最初に印加する書き込みパルス電圧Ｖｐｇｍは、初期値Ｖｐｇｍ０に設定される。ここで、本実施の形態において、１回の書き込みパルス電圧Ｖｐｇｍの印加毎にベリファイ動作を行うのではなく、複数回（図９に示す例では２回）の書き込みパルス電圧Ｖｐｇｍの印加の後、ベリファイ動作を行う。期間Ｐ１での２回目の書き込みパルス電圧Ｖｐｇｍの値は、初期値Ｖｐｇｍ０よりも所定のステップアップ値ΔＶｐｇｍ（＞０）の半分だけ大きい電圧（Ｖｐｇｍ０＋ΔＶｐｇｍ／２）に設定される（図９参照）。
この後、期間Ｖ１において、しきい値電圧分布Ａ、Ｂ、又はＣが書き込まれたか否かを読み出す書き込みベリファイ動作が行われる。書き込み不十分のメモリセルＭＣがある場合、更に電圧ΔＶｐｇｍ／２だけ書き込みパルス電圧Ｖｐｇｍを大きくするステップアップ動作を行う。
【００３７】
期間Ｐ２において書き込み動作を実行する場合、書き込みパルス電圧Ｖｐｇｍは電圧Ｖｐｇｍ０＋ΔＶｐｇｍに設定される。期間Ｐ１において最初に印加する書き込みパルス電圧Ｖｐｇｍと、期間Ｐ２において最初に印加する書き込みパルス電圧Ｖｐｇｍとの電圧の差が所定のステップアップ値ΔＶｐｇｍに設定されている。期間Ｐ２においても複数回（図９に示す例では２回）の書き込みパルス電圧Ｖｐｇｍの印加の後、ベリファイ動作を行う。期間Ｐ２での２回目の書き込みパルス電圧Ｖｐｇｍは、所定のステップアップ値ΔＶｐｇｍ（＞０）の半分だけ大きい電圧（Ｖｐｇｍ０＋３・ΔＶｐｇｍ／２）に設定される（図９参照）。
以下、データ書き込みが完了するまで書き込み動作と、書き込みベリファイ動作とを繰り返す。期間Ｐ１、Ｐ２、Ｐ３において、書き込みパルス電圧Ｖｐｇｍは複数回印加されるとともに、電圧ΔＶｐｇｍ／２ずつステップアップする。
【００３８】
期間Ｖ３のベリファイ動作において、選択メモリセルＭＣに対してしきい値電圧分布Ａが書き込まれたことが確認された後、期間Ｐ４、Ｐ５における書き込み動作においては、１回の書き込みパルス電圧Ｖｐｇｍが印加され、期間Ｖ４、Ｖ５で他のしきい値電圧分布（例えば、しきい値電圧分布Ｂ、Ｃ）のベリファイ動作が実行される。選択メモリセルＭＣに対してしきい値電圧分布Ａが書き込まれたことが確認された後の書き込み動作においては、書き込みパルス電圧Ｖｐｇｍは、所定のステップアップ値ΔＶｐｇｍでステップアップ動作が行われる。
【００３９】
［効果］
以上説明したように、本実施の形態の書き込み動作では、１回の書き込み動作期間において書き込みパルス電圧Ｖｐｇｍは複数回印加されるとともに、それぞれの書き込みパルス電圧Ｖｐｇｍの電圧値は変化している。このような書き込み動作の効果を、比較例の書き込み動作と比較して説明する。図１０は、比較例の書き込み動作時において、書き込みパルス電圧Ｖｐｇｍがステップアップする様子を示す図である。図１０に示す書き込み動作は、期間Ｐ１〜Ｐ５の各書き込み動作中に、１回の書き込みパルス電圧Ｖｐｇｍしか印加していない点において図９に示す実施の形態の書き込み動作と異なる。
【００４０】
比較例の書き込み動作では、１回の書き込みパルス電圧Ｖｐｇｍを印加した後にベリファイ動作を行い、選択メモリセルＭＣが予め設定されたしきい値電圧分布に達しているかを判定する。選択メモリセルＭＣのしきい値電圧が所定のしきい値電圧分布に達していない場合には、電圧を少し上げて（ステップアップさせて）再度書き込みパルスを印加し、ベリファイ動作を行う。そして、選択メモリセルＭＣのしきい値電圧が設定レベルに達するまで書き込みパルス電圧Ｖｐｇｍの印加と、ベリファイ動作とを繰り返す。また、ベリファイ動作でしきい値電圧が設定レベルに達したと判定された選択メモリセルＭＣについては、以後、書き込みパルス印加は行われない。
【００４１】
比較例の書き込み動作を用いることで、理想的には、書き込みパルス電圧Ｖｐｇｍのステップアップ量程度にしきい値電圧分布幅を抑えることができるはずであるが、実際にはさまざまな要因で分布幅が広くなってしまう。その要因の一つとして、書き込みパルス電圧Ｖｐｇｍのステップアップに従ってしきい値電圧が一定の速度で上昇する通常のメモリセルＭＣの他に、しきい値電圧の変動が殆どみられない状態が継続した後に、しきい値電圧が大きく変動する特異なメモリセルＭＣが存在することが挙げられる。図１１に示すように、通常のメモリセルＭＣは書き込みパルス電圧Ｖｐｇｍの電圧値を上げる毎に、ほぼ一定の速度でしきい値電圧Ｖｔｈが上昇していく。しかし、ある特異なメモリセルＭＣでは、書き込みパルス電圧Ｖｐｇｍの電圧値を上げてもしきい値電圧Ｖｔｈがほとんど上昇せず、書き込みパルス電圧Ｖｐｇｍがある値に達したときに大きくしきい値電圧が変動している。この現象は、トンネル絶縁膜の劣化により生じたトラップなどの影響により、書き込み動作時における通常の電荷の動きが阻害されて、起こっていると考えられる。さらに、この現象は、特に書き込みデータのしきい値電圧が低い方で起こり易いことが分っている。
【００４２】
このような特異なメモリセルＭＣが生じると、書き込み動作時にメモリセルＭＣのしきい値電圧の値を正確に制御することが難しくなる。図１２は、この特異なメモリセルＭＣを有する半導体記憶装置に対して書き込み動作を実行した際のしきい値電圧分布を示す図である。上述のように、特異なメモリセルＭＣは書き込み動作後のメモリセルＭＣのしきい値電圧の値が大きく上昇するため、図１２に示すように書き込み動作後のしきい値電圧分布の上限側が広がってしまう。しきい値電圧分布間の間隔が狭くなると、読み出し電圧の設定が困難となり、ひいては誤読み出しのおそれが生じる。
【００４３】
このような問題に対し、本実施の形態の書き込み動作は、書き込みサイクル、すなわち、書き込みパルス電圧Ｖｐｇｍの印加とベリファイ動作とを繰り返す際に、書き込みパルス電圧Ｖｐｇｍの印加を、電圧値をステップアップさせながら複数回行い、その後ベリファイ動作を行う。上述の特異なメモリセルＭＣは、トンネル絶縁膜に生じたトラップ等の影響で通常の電荷の動きが阻害され、しきい値電圧の変動が殆どみられない。しかし、この特異なメモリセルＭＣに対し、電圧値を変えて書き込みパルス電圧Ｖｐｇｍを複数回続けて印加することにより、メモリセルＭＣ内の電界の状態を変えて、通常の電荷の動きを阻害している要因を排除し、しきい値電圧が一定の速度で上昇する状態を作ることができる。
図１１に示すように、本実施の形態の書き込み動作を実行することにより、特異なメモリセルＭＣであっても、しきい値電圧の大幅な上昇を防ぐことができる。従って、本実施の形態の書き込み動作では、しきい値電圧の変動が殆どみられない状態が継続した後にしきい値電圧が大きく変動する特異なセルの動きを抑制し、書き込みしきい値電圧分布幅の広がりを抑えることが可能となる。
【００４４】
図１３は、本実施の形態の書き込み動作と比較例の書き込み動作とをそれぞれ実行した場合におけるしきい値電圧分布の広がりを示す図である。図１４は、図１３に示したしきい値電圧分布をシグマプロットしたグラフである。図１４のグラフは、ばらつきがある値（例えば、３σ）のときのしきい値電圧の値がどの程度であるかを示している。グラフが理想値（直線）に近づくほどしきい値電圧分布が正規分布に近いことを表す。図１３及び図１４に示すように、本実施の形態による書き込み動作の結果、正規分布に近づくように分布の幅が狭まっている。すなわち、しきい値電圧を狭いしきい値電圧分布範囲内に制御することが可能となり、トラップに保持された電荷による影響を抑えることができる。
【００４５】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図１５を参照して説明する。本実施の形態の不揮発性半導体記憶装置の構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。図１５は、上位ページ書き込み動作のうち、しきい値電圧分布Ａを書き込む際に、選択ワード線ＷＬに印加される書き込みパルス電圧Ｖｐｇｍの様子を示す図である。本実施の形態は、１回の書き込み動作時に書き込みパルス電圧Ｖｐｇｍを印加する回数、及び、書き込みパルス電圧Ｖｐｇｍのステップアップ値が、第１の実施の形態と異なっている。
本実施の形態では、図１５に示すように、期間Ｐ１において１回の書き込み動作を行う際に、３回の書き込みパルス電圧Ｖｐｇｍの印加の後、ベリファイ動作を行う。期間Ｐ１でのそれぞれの書き込みパルス電圧Ｖｐｇｍの値は、初期値Ｖｐｇｍ０と、所定のステップアップ値ΔＶｐｇｍ（＞０）の３分の１ずつ大きい電圧とに設定される（図１５参照）。
この後、期間Ｖ１において、しきい値電圧分布Ａ、Ｂ、又はＣが書き込まれたか否かを読み出す書き込みベリファイ動作が行われる。書き込み不十分のメモリセルＭＣがある場合、更に電圧ΔＶｐｇｍ／３だけ書き込みパルス電圧Ｖｐｇｍを大きくするステップアップ動作を行う。
【００４６】
期間Ｐ２において書き込み動作を実行する場合、書き込みパルス電圧Ｖｐｇｍは電圧Ｖｐｇｍ０＋ΔＶｐｇｍに設定される。期間Ｐ１において最初に印加する書き込みパルス電圧Ｖｐｇｍと、期間Ｐ２において最初に印加する書き込みパルス電圧Ｖｐｇｍとの電圧の差が所定のステップアップ値ΔＶｐｇｍに設定されている。期間Ｐ２においても複数回（図１５に示す例では３回）の書き込みパルス電圧Ｖｐｇｍの印加の後、ベリファイ動作を行う。期間Ｐ２での書き込みパルス電圧Ｖｐｇｍの値は、所定のステップアップ値ΔＶｐｇｍ（＞０）の３分の１ずつ大きな電圧に設定される（図１５参照）。
以下、データ書き込みが完了するまで書き込み動作と、書き込みベリファイ動作とを繰り返す。期間Ｐ１、Ｐ２、Ｐ３において、書き込みパルス電圧Ｖｐｇｍは複数回印加されるとともに、電圧ΔＶｐｇｍ／３ずつステップアップする。
【００４７】
期間Ｖ３のベリファイ動作において、選択メモリセルＭＣに対してしきい値電圧分布Ａが書き込まれたことが確認された後、期間Ｐ４、Ｐ５における書き込み動作においては、１回の書き込みパルス電圧Ｖｐｇｍが印加され、期間Ｖ４、Ｖ５で他のしきい値電圧分布（例えば、しきい値電圧分布Ｂ、Ｃ）のベリファイ動作が実行される。選択メモリセルＭＣに対してしきい値電圧分布Ａが書き込まれたことが確認された後の書き込み動作においては、書き込みパルス電圧Ｖｐｇｍは、所定のステップアップ値ΔＶｐｇｍでステップアップ動作が行われる。
【００４８】
［効果］
本実施の形態の書き込み動作も、書き込みサイクル、すなわち、書き込みパルス電圧Ｖｐｇｍの印加とベリファイ動作とを繰り返す際に、書き込みパルス電圧Ｖｐｇｍの印加を、電圧値をステップアップさせながら複数回行い、その後ベリファイ動作を行う。本実施の形態の書き込み動作を実行することにより、特異なメモリセルＭＣであっても、しきい値電圧の大幅な上昇を防ぐことができる。従って、本実施の形態の書き込み動作では、しきい値電圧の変動が殆どみられない状態が継続した後にしきい値電圧が大きく変動する特異なセルの動きを抑制し、書き込みしきい値電圧分布幅の広がりを抑えることが可能となる。
【００４９】
上述の実施の形態では、複数の書き込みパルス電圧Ｖｐｇｍを印加する毎に電圧値が高くなるように、書き込みパルス電圧Ｖｐｇｍの電圧値を互いに異なる値に設定して書き込み動作を実行している。ここで、第１及び第２の実施の形態では、１回の書き込み動作の期間に印加する書き込みパルス電圧Ｖｐｇｍはそれぞれ２回、３回である。この書き込みパルス電圧Ｖｐｇｍの印加回数は、任意の値に設定することができる。
図１６は、１回の書き込み動作の期間に印加する書き込みパルス電圧Ｖｐｇｍの回数を１回、２回、４回、８回、１６回に設定した際の、書き込み動作後のしきい値電圧分布の幅を示すグラフである。ここで、１回の書き込み動作の期間に印加する書き込みパルス電圧Ｖｐｇｍの回数が１回の場合は、上述の第１の実施の形態の比較例に相当する。図１６に示すように、１回の書き込み動作の期間に印加する書き込みパルス電圧Ｖｐｇｍの回数が増えるほど、しきい値電圧が大きく変動する特異なセルの動きを抑制し、書き込みしきい値電圧分布幅の広がりを抑えることが可能となる。しかし、書き込みパルス電圧Ｖｐｇｍの印加回数を増やすことにより、１回の書き込み動作の期間が長くなる。そのため、書き込みパルス電圧Ｖｐｇｍの印加回数の増加による書き込み動作時間の増加と、書き込み動作実行後のしきい値電圧分布幅の広がりとを勘案して書き込みパルス電圧Ｖｐｇｍの印加回数を設定することができる。図１６に示すように、書き込みパルス電圧Ｖｐｇｍの印加回数を８回程度まで増やす場合には、しきい値電圧分布幅を減らすことができるが、印加回数が１６回になるとしきい値電圧分布幅は殆ど改善しない。そのため、書き込みパルス電圧Ｖｐｇｍの印加回数は２回から８回の間に設定することが好ましい。
【００５０】
［第３の実施の形態］
次に、本発明の第３の実施の形態を、図１７を参照して説明する。本実施の形態の不揮発性半導体記憶装置の構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。図１７は、上位ページ書き込み動作のうち、しきい値電圧分布Ａを書き込む際に、選択ワード線ＷＬに印加される書き込みパルス電圧Ｖｐｇｍの様子を示す図である。本実施の形態は、１回の書き込み動作時に書き込みパルス電圧Ｖｐｇｍを印加する回数、及び、書き込みパルス電圧Ｖｐｇｍのステップアップ動作のタイミングが、第１及び第２の実施の形態と異なっている。
本実施の形態では、図１７に示すように、期間Ｐ１において１回の書き込み動作を行う際に、４回の書き込みパルス電圧Ｖｐｇｍの印加の後、ベリファイ動作を行う。期間Ｐ１において、最初の２回の書き込みパルス電圧Ｖｐｇｍの値は、初期値Ｖｐｇｍ０に設定される。そして、その後に印加される２回の書き込みパルス電圧Ｖｐｇｍの値は、所定のステップアップ値ΔＶｐｇｍ（＞０）の２分の１だけ大きい電圧に設定される（図１７参照）。
この後、期間Ｖ１において、しきい値電圧分布Ａ、Ｂ、又はＣが書き込まれたか否かを読み出す書き込みベリファイ動作が行われる。書き込み不十分のメモリセルＭＣがある場合、更に電圧ΔＶｐｇｍ／２だけ書き込みパルス電圧Ｖｐｇｍを大きくするステップアップ動作を行う。
【００５１】
期間Ｐ２において書き込み動作を実行する場合、最初の２回の書き込みパルス電圧Ｖｐｇｍは電圧Ｖｐｇｍ０＋ΔＶｐｇｍに設定される。期間Ｐ１において最初に印加する書き込みパルス電圧Ｖｐｇｍと、期間Ｐ２において最初に印加する書き込みパルス電圧Ｖｐｇｍとの電圧の差が所定のステップアップ値ΔＶｐｇｍに設定されている。期間Ｐ２においても複数回（図１７に示す例では４回）の書き込みパルス電圧Ｖｐｇｍの印加の後、ベリファイ動作を行う。期間Ｐ２での書き込みパルス電圧Ｖｐｇｍの値は、最初の２回の書き込みパルス電圧Ｖｐｇｍの値が電圧Ｖｐｇｍ０＋ΔＶｐｇｍに設定される。そして、その後に印加される２回の書き込みパルス電圧Ｖｐｇｍの値が、所定のステップアップ値ΔＶｐｇｍ（＞０）の２分の１だけ大きい電圧に設定される（図１７参照）。
以下、データ書き込みが完了するまで書き込み動作と、書き込みベリファイ動作とを繰り返す。
【００５２】
期間Ｖ３のベリファイ動作において、選択メモリセルＭＣに対してしきい値電圧分布Ａが書き込まれたことが確認された後、期間Ｐ４、Ｐ５における書き込み動作においては、１回の書き込みパルス電圧Ｖｐｇｍが印加され、期間Ｖ４、Ｖ５で他のしきい値電圧分布（例えば、しきい値電圧分布Ｂ、Ｃ）のベリファイ動作が実行される。選択メモリセルＭＣに対してしきい値電圧分布Ａが書き込まれたことが確認された後の書き込み動作においては、書き込みパルス電圧Ｖｐｇｍは、所定のステップアップ値ΔＶｐｇｍでステップアップ動作が行われる。
【００５３】
［効果］
本実施の形態の書き込み動作も、書き込みサイクル、すなわち、書き込みパルス電圧Ｖｐｇｍの印加とベリファイ動作とを繰り返す際に、書き込みパルス電圧Ｖｐｇｍの印加を複数回行い、その後ベリファイ動作を行う。本実施の形態の書き込み動作を実行することにより、特異なメモリセルＭＣであっても、しきい値電圧の大幅な上昇を防ぐことができる。従って、本実施の形態の書き込み動作では、しきい値電圧の変動が殆どみられない状態が継続した後にしきい値電圧が大きく変動する特異なセルの動きを抑制し、書き込みしきい値電圧分布幅の広がりを抑えることが可能となる。
【００５４】
ここで、本実施の形態の書き込み動作は、同一の電圧値の書き込みパルス電圧Ｖｐｇｍを印加する動作を含んでいる。しかし、１回の書き込み動作のうち最後に印加される書き込みパルス電圧Ｖｐｇｍの電圧値を最初に印加される書き込みパルス電圧Ｖｐｇｍの電圧値よりも大きくなるように設定していれば、同一の電圧値の書き込みパルス電圧Ｖｐｇｍを印加する動作を含んでいても、特異なセルのしきい値電圧の変動を抑制することができる。また、書き込みパルス電圧Ｖｐｇｍの印加毎に電圧値を細かく制御する必要がないため、書き込み動作の実施が容易になる。
【００５５】
［第４の実施の形態］
次に、本発明の第４の実施の形態を、図１８を参照して説明する。本実施の形態の不揮発性半導体記憶装置において、制御回路６は、複数の書き込みパルス電圧を印加・停止する際に、書き込みパルス電圧Ｖｐｇｍの降下時の電圧値を共通ソース線ＣＥＬＳＲＣに印加される電圧ＶＳＬの電圧値よりも低く設定することができるように構成されている。図１８は、しきい値電圧分布Ａを書き込む際に、選択ワード線ＷＬに印加される書き込みパルス電圧Ｖｐｇｍ、共通ソース線ＣＥＬＳＲＣに印加される電圧ＶＳＬ、及びビット線ＢＬに印加される電圧ＶＢＬの様子を示す図である。本実施の形態において、１回の書き込み動作時に書き込みパルス電圧Ｖｐｇｍを印加する回数、及び、書き込みパルス電圧Ｖｐｇｍのステップアップ値は、第１の実施の形態と同様である。
【００５６】
本実施の形態では、図１８に示すように、書き込み動作を行う期間Ｐ１、Ｐ２、Ｐ３において書き込みパルス電圧Ｖｐｇｍを停止している時間、すなわち電圧を下げている際の電圧値を共通ソース線ＣＥＬＳＲＣに印加される電圧ＶＳＬの電圧値よりも下げている。例えば、共通ソース線ＣＥＬＳＲＣの電圧値は１Ｖに設定され、書き込みパルス電圧Ｖｐｇｍが降下している際の電圧値は接地電圧に設定される。
この後、期間Ｖ１において、しきい値電圧分布Ａ、Ｂ、又はＣが書き込まれたか否かを読み出す書き込みベリファイ動作が行われる。書き込み不十分のメモリセルＭＣがある場合、更に電圧ΔＶｐｇｍ／２だけ書き込みパルス電圧Ｖｐｇｍを大きくするステップアップ動作を行う。
以下、データ書き込みが完了するまで書き込み動作と、書き込みベリファイ動作とを繰り返す。期間Ｐ１、Ｐ２、Ｐ３の書き込み動作において、書き込みパルス電圧Ｖｐｇｍの降下時の電圧値は、共通ソース線ＣＥＬＳＲＣに印加される電圧ＶＳＬの電圧値よりも低く設定される。
【００５７】
期間Ｖ３のベリファイ動作において、選択メモリセルＭＣに対してしきい値電圧分布Ａが書き込まれたことが確認された後、期間Ｐ４、Ｐ５における書き込み動作においては、１回の書き込みパルス電圧Ｖｐｇｍが印加され、期間Ｖ４、Ｖ５で他のしきい値電圧分布（例えば、しきい値電圧分布Ｂ、Ｃ）のベリファイ動作が実行される。選択メモリセルＭＣに対してしきい値電圧分布Ａが書き込まれたことが確認された後の書き込み動作においては、書き込みパルス電圧Ｖｐｇｍは、所定のステップアップ値ΔＶｐｇｍでステップアップ動作が行われる。また、しきい値電圧分布Ａが書き込まれた選択メモリセルＭＣに対応するビット線ＢＬの電圧ＶＢＬを上昇させ、その選択メモリセルＭＣに対し書き込み動作が起こらないようにする。期間Ｐ４、Ｐ５の書き込み動作において、書き込みパルス電圧Ｖｐｇｍの降下時の電圧値は、共通ソース線ＣＥＬＳＲＣに印加される電圧ＶＳＬの電圧値と同一になるように設定される。
【００５８】
［効果］
本実施の形態の書き込み動作も、書き込みサイクル、すなわち、書き込みパルス電圧Ｖｐｇｍの印加とベリファイ動作とを繰り返す際に、書き込みパルス電圧Ｖｐｇｍの印加を、電圧値をステップアップさせながら複数回行い、その後ベリファイ動作を行う。さらに、書き込み動作時において、書き込みパルス電圧Ｖｐｇｍの降下時の電圧値を、共通ソース線ＣＥＬＳＲＣに印加される電圧ＶＳＬの電圧値よりも低く設定している。この本実施の形態の書き込み動作を実行することにより、特異なメモリセルＭＣのしきい値電圧の大幅な上昇を、効果的に防ぐことができる。従って、本実施の形態の書き込み動作では、しきい値電圧の変動が殆どみられない状態が継続した後にしきい値電圧が大きく変動する特異なセルの動きを抑制し、書き込みしきい値電圧分布幅の広がりを抑えることが可能となる。
【００５９】
［第５の実施の形態］
次に、本発明の第５の実施の形態を図１９及び図２０を参照して説明する。本実施の形態の不揮発性半導体記憶装置の構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。図１９は、上位ページ書き込み動作の際に、選択ワード線ＷＬに印加される書き込みパルス電圧Ｖｐｇｍの様子を示す図である。上述の第１から第４の実施の形態は、与えられるべきしきい値電圧分布の電圧が所定の値よりも低い（例えばしきい値電圧分布Ａ）メモリセルに対して複数回の書き込みパルス電圧Ｖｐｇｍの印加を含む書き込み動作を実行する例を説明していた。本実施の形態は、しきい値電圧分布Ａ、Ｂ、Ｃのそれぞれの書き込み動作において、書き込みパルス電圧Ｖｐｇｍを複数回印加するとともに、書き込みパルス電圧Ｖｐｇｍをステップアップさせる点において、上述の実施の形態と異なっている。より具体的には、しきい値分布Ａの書き込み動作時に書き込みパルス電圧Ｖｐｇｍの印加回数をＮ回、ステップアップ幅をΔＶｐｇｍ／Ｎとし、しきい値分布Ｂの書き込み動作時に書き込みパルス電圧Ｖｐｇｍの印加回数をＭ回、ステップアップ幅をΔＶｐｇｍ／Ｍとし、しきい値分布Ｃの書き込み動作時に書き込みパルス電圧Ｖｐｇｍの印加回数をＬ回、ステップアップ幅をΔＶｐｇｍ／Ｌとし、Ｎ≧Ｍ≧Ｌとする。
【００６０】
以下、図２０に示すフローチャートを参照して、本実施の形態における書き込み動作を説明する。まず、ステップＳ１において書き込み動作が開始されると、書き込みデータが外部からデータレジスタ３ｂ（図１）へとロードされる（ステップＳ２）。
次に、書き込みデータに基づいてしきい値電圧分布Ａ、Ｂ、及びＣの書き込み動作が実行される（ステップＳ３）。ここで、しきい値電圧分布Ａ、Ｂ、及びＣの書き込み動作において、書き込みパルス電圧ＶｐｇｍはＮ回（図１９に示す例では４回）印加されるとともに、電圧ΔＶｐｇｍ／Ｎずつステップアップする。そして、しきい値電圧分布Ａ、Ｂ、及びＣが書き込まれたか否かを読み出す書き込みベリファイ動作が行われる（ステップＳ５、Ｓ７、Ｓ９）。各ベリファイ動作でのベリファイ電圧は、しきい値電圧分布Ａ、Ｂ、及びＣの下限値ＶＡ、ＶＢ、及びＶＣ（図８参照）である。そして、ベリファイ動作において、選択メモリセルＭＣに対してしきい値電圧分布Ａが書き込まれたか否かが確認される（ステップＳ１０）。選択メモリセルＭＣに対してしきい値電圧分布Ａが書き込まれていない場合、データ書き込みが完了するまで書き込み動作（ステップＳ３）と、書き込みベリファイ動作（ステップＳ５、Ｓ７、Ｓ９）とを繰り返す。図１９においては、期間Ｐ１、Ｐ２、Ｐ３及び期間Ｖ１、Ｖ２、Ｖ３に、書き込み動作と書き込みベリファイ動作とが繰り返し実行されている。
【００６１】
選択メモリセルＭＣに対してしきい値電圧分布Ａが書き込まれたことが確認されると、しきい値電圧分布Ｂ及びＣの書き込み動作が実行される（ステップＳ３）。ここで、しきい値電圧分布Ｂ及びＣの書き込み動作において、書き込みパルス電圧ＶｐｇｍはＭ回（図１９に示す例では３回）印加されるとともに、電圧ΔＶｐｇｍ／Ｍずつステップアップする。そして、しきい値電圧分布Ｂ及びＣが書き込まれたか否かを読み出す書き込みベリファイ動作が行われる（ステップＳ７、Ｓ９）。各ベリファイ動作でのベリファイ電圧は、しきい値電圧分布Ｂ及びＣの下限値ＶＢ及びＶＣ（図８参照）である。なお、しきい値電圧分布Ａが書き込まれたか否かを読み出す書き込みベリファイ動作はスキップされる（ステップＳ４）。そして、ベリファイ動作において、選択メモリセルＭＣに対してしきい値電圧分布Ｂが書き込まれたか否かが確認される（ステップＳ１１）。選択メモリセルＭＣに対してしきい値電圧分布Ｂが書き込まれていない場合、データ書き込みが完了するまで書き込み動作（ステップＳ３）と、書き込みベリファイ動作（ステップＳ７、Ｓ９）とを繰り返す。図１９においては、期間Ｐ４、Ｐ５及び期間Ｖ４、Ｖ５に、書き込み動作と書き込みベリファイ動作とが繰り返し実行されている。
【００６２】
しきい値電圧分布Ｃについても同様のシーケンスにより書き込み動作が実行される。なお、しきい値電圧分布Ｃの書き込み動作において、書き込みパルス電圧ＶｐｇｍはＬ回（図１９に示す例では２回）印加されるとともに、電圧ΔＶｐｇｍ／Ｌずつステップアップする。ステップＳ１２において、全てのデータが書き込まれたことが確認されると書き込み動作が終了する（ステップＳ１３）。
【００６３】
［効果］
本実施の形態の書き込み動作も、書き込みサイクル、すなわち、書き込みパルス電圧Ｖｐｇｍの印加とベリファイ動作とを繰り返す際に、書き込みパルス電圧Ｖｐｇｍの印加を、電圧値をステップアップさせながら複数回行い、その後ベリファイ動作を行う。本実施の形態の書き込み動作を実行することにより、特異なメモリセルＭＣであっても、しきい値電圧の大幅な上昇を防ぐことができる。従って、本実施の形態の書き込み動作では、しきい値電圧の変動が殆どみられない状態が継続した後にしきい値電圧が大きく変動する特異なセルの動きを抑制し、書き込みしきい値電圧分布幅の広がりを抑えることが可能となる。
本実施の形態の書き込み動作では、全てのしきい値電圧分布の書き込み動作において書き込みパルス電圧Ｖｐｇｍの印加を、電圧値をステップアップさせながら複数回行うことにより、全てのしきい値電圧分布の分布幅の広がりを抑えることができる。
【００６４】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の実施の形態では、下位ページデータを書き込んだ後の上位ページ書き込み動作において、書き込みパルス電圧Ｖｐｇｍの印加を、電圧値をステップアップさせながら複数回行い、その後ベリファイ動作を行っている。しかし、本発明は、この下位ページ書き込み／上位ページ書き込み動作に限定されるものではなく、上位ページデータ／下位ページデータの粗い書き込みであるフォギー書き込み動作と、上位ページデータ／下位ページデータの正確な書き込みであるファイン書き込み動作との２段階の書き込み動作を実行する際に適用することもできる。このとき、書き込みパルス電圧Ｖｐｇｍの印加を、電圧値をステップアップさせながら複数回行い、その後ベリファイ動作を行う動作は、上位ページデータ／下位ページデータの正確な書き込みであるファイン書き込み動作時に実行することができる。
【００６５】
また、上述の実施の形態では、メモリセルＭＣに記憶されるデータは４値データであるものとして説明したが、メモリセルＭＣは、書き込み状態と消去状態の２つのしきい値電圧分布を有する２値データや、しきい値電圧分布をさらに細かく分割した多値データ（例えば８値データ）を記憶するように構成されていてもよい。
【００６６】
更に、本発明は、ＮＡＮＤ型フラッシュメモリに適用を限定されるものではなく、電荷蓄積層を有するメモリセルを有するＮＯＲ型等、他の不揮発性半導体装置にも適用可能であることは言うまでもない。
【符号の説明】
【００６７】
１・・・メモリセルアレイ、  ２・・・ロウデコーダ回路、  ３・・・センスアンプ回路、  ４・・・カラムデコーダ、  ５・・・アドレスレジスタ、  ６・・・制御回路、  ８・・・コマンドレジスタ、  １０・・・高電圧発生回路、  １１・・・Ｒｅａｄｙ／Ｂｕｓｙ端子、  １２・・・ステータスレジスタ、  １３・・・入出力制御回路、  １４・・・論理回路、  ２０・・・ＮＡＮＤ型フラッシュメモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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