(57)【要約】【課題】スイッチングノイズの少ない電圧出力回路を提供する。【解決手段】電圧出力回路１０では、出力トランジスタ１１は、入力電圧Ｖｉｎが印加される第１端子１６と負荷ＲＬが接続される第２端子１７の間に接続され、ゲート電極が第１ノードＮ１に接続される。第１プルアップ回路１２は、制御信号ＶｃがＬｏｗのときに、第１ノード電圧Ｖｎ１を引き上げる。プルダウン回路１３は、制御信号ＶｃがＨｉｇｈのときに導通して第１ノード電圧Ｖｎ１を引き下げる。ゲート電圧監視回路１４は、第１端子１６と第１ノードＮ１の間に接続され、差電圧ΔＶ＝Ｖｉｎ−Ｖｎ１が基準電圧Ｖｒｅｆより大きいときに導通して第２ノード電圧Ｖｎ２をＨｉｇｈにする。第２プルアップ回路１５は、第１端子１６と第１ノードＮ１の間に接続され、制御信号ＶｃがＬｏｗで且つ第２ノード電圧Ｖｎ２がＨｉｇｈのときに導通して第１ノード電圧Ｖｎ１を引き上げる。【選択図】  図２
2012065235.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧が印加される第１端子と負荷が接続される第２端子の間に接続され、ゲート電極が第１ノードに接続され、制御信号の論理レベルに応じてスイッチングされる第１導電型の出力トランジスタと、
前記第１端子と前記第１ノードの間に接続された第１抵抗を有し、前記制御信号が第１論理レベルのときに、前記第１ノードの電圧を引き上げる第１プルアップ回路と、
前記第１ノードと基準電位の間に接続され、前記制御信号が第２論理レベルのときに導通して前記第１ノードの電圧を引き下げるプルダウン回路と、
前記第１端子と前記第１ノードの間に接続され、前記入力電圧と前記第１ノードの電圧の差電圧が基準電圧より大きいときに導通して第２ノードの電圧を第２論理レベルにするゲート電圧監視回路と、
前記第１端子と前記第１ノードの間に接続され、前記制御信号が第１論理レベルで且つ前記第２ノードの電圧が第２論理レベルのときに導通して前記第１ノードの電圧を引き上げる第２プルアップ回路と、
を具備することを特徴とする電圧出力回路。
【請求項２】
前記制御信号が第１論理レベルで且つ前記第２ノードの電圧が第２論理レベルのときに、前記第１プルアップ回路を流れる第１電流と前記ゲート電圧監視回路を流れる第２電流と前記第２プルアップ回路を流れる第３電流に応じた第１スルーレートで前記第１ノード電圧が引き上げられ、前記制御信号が第１論理レベルで前記第２ノードの電圧が第２論理レベルから第１論理レベルになると前記第１電流に応じた前記第１スルーレートより小さい第２スルーレートで前記第１ノードの電圧が引き上げられることを特徴とする請求項１に記載の電圧出力回路。
【請求項３】
前記プルダウン回路は、前記制御信号に応じてスイッチングされる第２導電型の第１トランジスタと第２抵抗の直列回路を具備することを特徴とする請求項１に記載の電圧出力回路。
【請求項４】
前記ゲート電圧監視回路は、前記第１端子に接続された第１導電型の第１カレントミラー回路と、前記第１カレントミラー回路の電流入力トランジスタと前記第１ノードの間に接続された複数のダイオードと第３抵抗の直列回路と、前記第１カレントミラー回路の電流出力トランジスタと前記基準電位の間に接続された電流電圧変換回路とを具備することを特徴とする請求項１に記載の電圧出力回路。
【請求項５】
前記第２プルアップ回路は、前記第１端子に接続された第１導電型の第２カレントミラー回路と、前記第２カレントミラー回路の電流入力トランジスタと前記基準電位の間に接続され、第３ノードの電圧に応じてスイッチングされる第２導電型の第２トランジスタと第４抵抗の直列回路と、前記制御信号を反転した信号を前記第３ノードに出力するインバータと、前記第２ノードの電圧と前記制御信号のＮＯＲ演算を行うＮＯＲ回路と、前ＮＯＲ回路の出力に応じて、前記第３ノードの電圧を引き下げる電圧電流変換回路とを具備することを特徴とする請求項１に記載の電圧出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電圧出力回路に関する。
【背景技術】
【０００２】
従来、誘導性の負荷、例えばソレノイドをＰＷＭ（Pulse Width Modulation）方式で駆動する電圧出力回路が知られている。
【０００３】
ＰＷＭ方式によるソレノイドの駆動では、ソレノイドに矩形波の電圧が印加される。ソレノイド電流は、矩形波のデューティ比によって制御される。このとき、矩形波のスルーレートが高いと、矩形波の立ち下がり時にソレノイドに生じる逆起電力に起因してスイッチングノイズが発生するという問題がある。
【０００４】
一方、出力トランジスタのゲート電圧の変化をＰＷＭ入力信号のスルーレートより小さくして、ソレノイドに印加される矩形波電圧のスルーレートを入力信号のスルーレートより小さくすると、ノイズが発生する問題は抑えられる。
【０００５】
然しながら、ＰＷＭ入力信号に対するソレノイド印加電圧の遅延が大きくなるので、ＰＷＭ入力信号のデューティ比と出力電圧のデューティ比にずれが生じ、ソレノイド電流の制御精度が悪化するという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２３００３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、スイッチングノイズの少ない電圧出力回路を提供する。
【課題を解決するための手段】
【０００８】
一つの実施形態によれば、電圧出力回路では、第１導電型の出力トランジスタは、入力電圧が印加される第１端子と負荷が接続される第２端子の間に接続され、ゲート電極が第１ノードに接続され、制御信号の論理レベルに応じてスイッチングされる。第１プルアップ回路は、前記第１端子と前記第１ノードの間に接続された第１抵抗を有し、前記制御信号が第１論理レベルのときに、前記第１ノードの電圧を引き上げる。プルダウン回路は、前記第１ノードと基準電位の間に接続され、前記制御信号が第２論理レベルのときに導通して前記第１ノードの電圧を引き下げる。ゲート電圧監視回路は、前記第１端子と前記第１ノードの間に接続され、前記入力電圧と前記第１ノードの電圧の差が基準電圧より大きいときに導通して第２ノードの電圧を第２論理レベルにする。第２プルアップ回路は、前記第１端子と前記第１ノードの間に接続され、前記制御信号が第１論理レベルで且つ前記第２ノードの電圧が第２論理レベルのときに導通して前記第１ノード電圧を引き上げる。
【図面の簡単な説明】
【０００９】
【図１】実施例に係る電圧出力回路の構成を説明するためのブロック図。
【図２】実施例に係る電圧出力回路を示す回路図。
【図３】実施例に係る電圧出力回路の動作を示すタイミングチャート。
【図４】実施例に係る電圧出力回路の動作の要部を示すタイミングチャート。
【図５】実施例に係る比較例の電圧出力回路を示す回路図。
【図６】実施例に係る比較例の電圧出力回路の動作を示すタイミングチャート。
【発明を実施するための形態】
【００１０】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１１】
本実施例に係る電圧出力回路について図１および図２を用いて説明する。図１は本実施例の電圧出力回路の構成を説明するためのブロック図、図２は電圧出力回路を示す回路図である。本実施例は、誘導性負荷、例えばソレノイドに矩形波の電圧を印加し、矩形波のデューティ比によってソレノイド電流を制御するための電圧出力回路である。
【００１２】
図１に示すように、本実施例の電圧出力回路１０は、Ｐチャネル（第１導電型）の出力トランジスタ１１と、第１プルアップ回路１２と、プルダウン回路１３と、ゲート電圧監視回路１４と、第２プルアップ回路１５で構成されている。
【００１３】
出力トランジスタ１１は、ソース電極が第１端子１６に接続され、ドレイン電極が第２端子１７に接続され、ゲート電極が第１ノードＮ１に接続され、第３端子１８から入力される制御信号Ｖｃに応じてスイッチングンされる。
【００１４】
出力トランジスタ１１は、例えば、高耐圧の２重拡散型絶縁ゲート電界効果トランジスタ（ＤＭＯＳトランジスタ：Double Diffusion MOS FET）である。制御信号は、ＰＷＭ（Pulse Width Modulation）制御された矩形波信号である。
【００１５】
第１端子１６には、入力電圧Ｖｉｎが印加され、第２端子１７には、誘導性の負荷ＲＬが接続される。誘導性の負荷ＲＬは、例えば抵抗Ｒ０とソレノイドＬ０の直列回路である。第２端子１７には、出力トランジスタ１１がオフしたときにソレノイドＬ０に発生する逆起電力を逃がすためのダイオードＤ０が接続されている。
【００１６】
第１プルアップ回路１２は、第１端子１６と第１ノードＮ１の間に接続された第１抵抗Ｒ１を有し、制御信号ＶｃがＬｏｗレベル（第１論理レベル）のときに第１ノードＮ１の電圧Ｖｎ１（以後、第１ノード電圧Ｖｎ１という）を引き上げる。
【００１７】
プルダウン回路１３は、第１ノードＮ１と基準電位ＧＮＤの間に接続され、制御信号ＶｃがＨｉｇｈレベル（第２論理レベル）のときに導通して、第１ノード電圧Ｖｎ１を入力電圧Ｖｉｎから出力トランジスタ１１がオンになる所定のゲート電圧が得られるように引き下げる。
【００１８】
ゲート電圧監視回路１４は、第１端子１６と第１ノードＮ１の間に接続され、入力電圧Ｖｉｎと第１ノード電圧Ｖｎ１の差電圧（ΔＶ＝Ｖｉｎ−Ｖｎ１）、即ち出力トランジスタ１１のゲート・ソース間電圧が基準電圧Ｖｒｅｆより大きいときに導通して第２ノードＮ２の電圧Ｖｎ２（以後、第２ノード電圧Ｖｎ２という）をＨｉｇｈレベルにする。
【００１９】
第２プルアップ回路１５は、第１端子１６と第１ノードＮ１の間に接続され、制御信号ＶｃがＬｏｗレベルで且つ第２ノード電圧Ｖｎ２がＨｉｇｈレベルのときに導通して第１ノード電圧Ｖｎ１を引き上げる。
【００２０】
次に、第１プルアップ回路１２、プルダウン回路１３、ゲート電圧監視回路１４および第２プルアップ回路１５の構成について説明する。
【００２１】
図２に示すように、第１プルアップ回路１２では、第１抵抗Ｒ１に定電圧ダイオードＤ１が並列接続されている。第１抵抗Ｒ１は、電流Ｉ１を第１ノードＮ１に流し込む。定電圧ダイオードＤ１は、第１ノード電圧Ｖｎ１をツェナー電圧Ｖｚでクランプし、出力トランジスタ１１のゲート電圧が過大になるのを防止するために用いられている。出力トランジスタ１１のゲート・ソース間電圧は、ツェナー電圧Ｖｚ以下に制限される。
【００２２】
プルダウン回路１３は、制御信号Ｖｃに応じてスイッチングされるＮチャネル（第２導電型）の第１トランジスタ２１（以後、ＮＭＯＳトランジスタ２１という）と第２抵抗Ｒ２の直列回路を有している。
【００２３】
更に、第１ノードＮ１と第２抵抗Ｒ２の間にＮＭＯＳトランジスタ２２が接続されている。ＮＭＯＳトランジスタ２２のゲート電極は、バイアス電源２３に接続されている。ＮＭＯＳトランジスタ２２は、常時オン状態にある。ＮＭＯＳトランジスタ２２は、第２抵抗Ｒ２に流れる電流を調整して出力トランジスタ１１の動作点を定めるために設けられている。
【００２４】
制御信号Ｖｃは、インバータ２４、２５を介してＮＭＯＳトランジスタ２１のゲート電極に入力される。インバータ２４、２５は、ＮＭＯＳトランジスタ２１がスイッチングされるタイミングを調整するために設けられている。
【００２５】
ゲート電圧監視回路１４では、Ｐチャネルの第１カレントミラー回路３１が第１端子１６に接続されている。第１カレントミラー回路３１の電流入力用ＰＭＯＳトランジスタ３１ａと第１ノードＮ１の間に、Ｎ段のダイオードＤ２と第３抵抗Ｒ３の直列回路が接続されている。
【００２６】
第１カレントミラー回路３１は、差電圧ΔＶが基準電圧Ｖｒｅｆより大きいときに導通し、電流Ｉ２を第１ノードＮ１に流し込む。電流Ｉ２により、出力トランジスタ１１のゲート電圧を監視している。
【００２７】
ここで、基準電圧Ｖｒｅｆは、ＰＭＯＳトランジスタ３１ａのドレインソース間電圧と、Ｎ段のダイオードＤ２の順方向電圧と、電流Ｉ２による第３抵抗Ｒ３の電圧降下の和の電圧である。
【００２８】
第１カレントミラー回路３１の電流出力用ＰＭＯＳトランジスタ３１ｂには、電流電圧変換回路３２が接続されている。電流電圧変換回路３２は、第１カレントミラー回路３１に電流Ｉ２が流れると、電流Ｉ２をコピーして第２ノードＮ２をＨｉｇｈレベルにする。
【００２９】
電流電圧変換回路３２は、電流入力用ＮＭＯＳトランジスタ３３ａがＰＭＯＳトランジスタ３１ｂに接続され、電流出力用ＮＭＯＳトランジスタ３３ｂが抵抗３４を介して電圧Ｖｄｄの電源（図示せず）に接続されたカレントミラー回路３３と、ＮＭＯＳトランジスタ３３ｂと抵抗３４の接続ノードと第２ノードＮ２の間に接続されたインバータ３５を有している。
【００３０】
第２プルアップ回路１５では、Ｐチャネルの第２カレントミラー回路４１が第１端子１６に接続されている。第２カレントミラー回路４１の電流入力用ＰＭＯＳトランジスタ４１ａと基準電位ＧＮＤの間に、ＮＭＯＳトランジスタ４２と第４抵抗Ｒ４の直列回路が接続されている。
【００３１】
ＮＭＯＳトランジスタ４２は、第２ノードＮ２の論理レベルと制御信号Ｖｃの論理レベルに応じてスイッチングされる。ＮＭＯＳトランジスタ４２がオンのときに、第２カレントミラー回路４１は第１ノードＮ１に第３電流Ｉ３を流し込む。
【００３２】
インバータ４３が、第３端子１８と第３ノードＮ３の間に接続されている。インバータ４３では、ＰＭＯＳトランジスタ４３ａとＮＭＯＳトランジスタ４３ｂの間に抵抗４３ｃが接続されている。インバータ４３は、制御信号ＶｃがＬｏｗレベルのときに、第３ノードＮ３の電圧Ｖｎ３（以後、第３ノード電圧Ｖｎ３という）をＨｉｇｈレベルにする。抵抗４３ｃは第３ノードＮ３に流れる電流を制限するために設けられている。
【００３３】
ＮＯＲ回路４４は、２つの入力端子が第２ノードＮ２と第３端子１８に接続され、出力端子が電圧電流変換回路４５に接続されている。電圧電流変換回路４５は、インバータ４６とインバータ４７の直列回路と、Ｎチャネルのカレントミラー回路４８を有している。
【００３４】
カレントミラー回路４８では、電流入力用ＮＭＯＳトランジスタ４８ａが抵抗４９を介してインバータ４７の出力端子に接続されている。電流出力用ＮＭＯＳトランジスタ４８ｂは第３ノードＮ３に接続されている。抵抗４９は、カレントミラー回路４８の入力電流を設定するために設けられている。
【００３５】
ＮＯＲ回路４４は、制御信号ＶｃがＬｏｗレベルで、且つ第２ノード電圧Ｖｎ２がＬｏｗレベルのときに、出力をＨｉｇｈレベルにする。電圧電流変換回路４５は、ＮＯＲ回路４４の出力がＨｉｇｈレベルのときに、ＮＭＯＳトランジスタ４８ｂをオンにする。このとき、第３ノード電圧Ｖｎ３はＨｉｇｈレベルなので、ＮＭＯＳトランジスタ４８ｂにドレイン電流が流れ、第３ノード電圧Ｖｎ３は引き下げられる。
【００３６】
上述した電圧出力回路１０は、制御信号Ｖｃの立ち下がりにおいて、差電圧ΔＶ＝Ｖｉｎ−Ｖｎ１が基準電圧Ｖｒｅｆより大きいときは、電流Ｉ１、Ｉ２、Ｉ３により第１ノード電圧Ｖｎ１を第１スルーレートでプルアップし、差電圧ΔＶが基準電圧Ｖｒｅｆより小さくなると、電流１１のみで第１ノード電圧Ｖｎ１を第１スルーレートより小さい第２スルーレートでプルアップするように構成されている。
【００３７】
これにより、出力トランジスタ１１のゲート電圧は、始は速やかに低下し、基準電圧Ｖｒｅｆに達すると、緩やかに低下するようになる。制御信号Ｖｃのデューティ比と出力電圧Ｖｏｕｔのデューティ比のずれを抑制しつつ、スイッチングノイズの発生を抑制することが可能になる。
【００３８】
次に、電圧出力回路１０の動作について説明する。図３は電圧出力回路１０の動作を示すタイミングチャートである。図３に示すように、初期状態として、制御信号ＶｃがＬｏｗレベルのとき、プルダウン回路１３が非導通であり、第１ノード電圧Ｖｎ１は入力電圧Ｖｉｎに等しく、電流Ｉ１、Ｉ２、Ｉ３がゼロ、第２および第３ノード電圧Ｖｎ２、Ｖｎ３がＬｏｗレベル、出力電圧Ｖｏｕｔがゼロである。
【００３９】
時間ｔ１で、制御信号ＶｃがＨｉｇｈレベルになると、プルダウン回路１３はインバータ２４、２５の遅延時間を持って導通し、第１抵抗Ｒ１に電流Ｉ１が流れ、それに応じて第１ノード電圧Ｖｎ１は引き下げられる。第１ノード電圧Ｖｎ１の変化は、出力トランジスタ１１のゲート容量を充電する時間に依存する。
【００４０】
時間ｔ２で、第１ノード電圧Ｖｎ１が引き下げられ、差電圧ΔＶ＝Ｖｉｎ−Ｖｎ１が基準電圧Ｖｒｅｆより大きくなると、電流Ｉ２が流れ出し、抵抗３４の電圧降下が大きくなるとインバータ３５が反転し、第２ノード電圧Ｖｎ２がＨｉｇｈレベルになる。
【００４１】
このとき、第３ノード電圧Ｖｎ３はＬｏｗレベルを維持しているので、第３電流Ｉ３は流れず、ゼロを維持している。
【００４２】
時間ｔ３で、制御信号ＶｃがＨｉｇｈレベルからＬｏｗレベルに立ち下がると、プルダウン回路１３はインバータ２４、２５の遅延時間を持って非導通になる。
【００４３】
第３ノード電圧Ｖｎ３がＨｉｇｈレベルになるので、ＮＭＯＳトランジスタ４２がオンになり、電流Ｉ３が流れ出す。
【００４４】
これにより、第１ノード電圧Ｖｎ１は、電流Ｉ１、Ｉ２、Ｉ３により第１スルーレート５１をもって引き上げられる。第１ノード電圧Ｖｎ１の変化は、出力トランジスタ１１のゲート容量を放電する時間に依存する。従って、出力電圧Ｖｏｕｔは、第１ノード電圧Ｖｎ１と同様に、第１スルーレート５１をもって低下する。
【００４５】
電流Ｉ２は出力トランジスタ１１のゲート電圧の監視が目的であり、あまり大きな電流を流すことは好ましくない。第３電流は、後述する理由により第１電流より十分大きく設定することが望ましい。
【００４６】
時間ｔ４で、第１ノード電圧Ｖｎ１が引き下げられ、差電圧ΔＶ＝Ｖｉｎ−Ｖｎ１が基準電圧Ｖｒｅｆより小さくなると、電流Ｉ２が流れなくなり、抵抗３４の電圧降下が小さくなるとインバータ３５が反転し、第２ノード電圧Ｖｎ２がＬｏｗレベルになる。
【００４７】
制御信号ＶｃがＬｏｗレベルで、第２ノード電圧Ｖｎ２がＬｏｗレベルになると、ＮＯＲ回路４４がＨｉｇｈレベルになる。これにより、カレントミラー回路４８のＮＭＯＳトランジスタ４８ｂがオン状態になる。第３ノード電圧Ｖｎ３はＨｉｇｈレベルからＬｏｗレベルに引き下げられ、ＮＭＯＳトランジスタ４２がオフになり、電流Ｉ３が流れなくなる。
【００４８】
これにより、第１ノード電圧Ｖｎ１は、電流Ｉ１のみにより第２スルーレート５２をもって引き上げられる。電流Ｉ１は電流Ｉ２より小さいので、第２スルーレート５２は第１第１スルーレート５１より小さくなる。従って、出力電圧Ｖｏｕｔは、第１ノード電圧Ｖｎ１と同様に、第２スルーレート５２をもって低下する。
【００４９】
図４は、出力トランジスタ１１のゲート電圧と、第１ノード電圧Ｖｎ１と負荷ＲＬに印加される出力電圧Ｖｏｕｔの関係を示すタイミングチャートである。上述したように、制御信号ＶｃがＬｏｗレベルになる時間ｔ３と差電圧ΔＶが基準電圧Ｖｒｅｆに等しくなる時間ｔ４の間では、出力トランジスタ１１のゲート電圧は、第１スルーレート５１で低下し、それに応じて出力電圧Ｖｏｕｔが低下する。
【００５０】
時間ｔ４以降では、出力トランジスタ１１のゲート電圧は、第１スルーレート５１より小さい第２スルーレート５２で低下し、それに応じて出力電圧Ｖｏｕｔが低下する。
【００５１】
図５は比較例の電圧出力回路を示す図、図６は比較例の電圧出力回路の動作を示すタイミングチャートである。図５に示すように、比較例の電圧出力回路６０では、第１端子１６と第１ノードＮ１の間に、ＰＭＯＳトランジスタ６１が抵抗６２を介して接続されている。
【００５２】
第１端子１６とＰＭＯＳトランジスタ６２のゲート電極の間に、抵抗６３と定電圧ダイオード６４の並列回路が接続されている。定電圧ダイオード６４は、ＰＭＯＳトランジスタ６１のゲート電圧をクランプするために設けられている。
【００５３】
ＰＭＯＳトランジスタ６１のゲート電極と基準電位ＧＮＤの間に、ＮＭＯＳトランジスタ６５と抵抗６６とＮＭＯＳトランジスタ６７の直列回路が接続されている。ＭＯＳトランジスタ６５は、ゲート電極がインバータ２４の出力端子に接続されている。ＮＭＯＳトランジスタ６７は、ゲート電極がバイアス電源２３に接続されており、ＮＭＯＳトランジスタ２２と同様に常時オン状態にある。
【００５４】
制御信号ＶｃがＨｉｇｈレベルのとき、ＮＭＯＳトランジスタ６５がオフなので、ＰＭＯＳトランジスタ６１はオフである。制御信号ＶｃがＬｏｗレベルのとき、ＮＭＯＳトランジスタ６５がオンになるので、ＰＭＯＳトランジスタ６１がオンになり、ドレイン電流Ｉ５が第１ノードＮ１に流れ込む。ＰＭＯＳトランジスタ６１のドレイン電流Ｉ５は抵抗６２により決定される。
【００５５】
ＰＭＯＳトランジスタ６１がオンすると、プルアップは、第１抵抗Ｒ１を流れる電流Ｉ１と、ＰＭＯＳトランジスタ６１のドレイン電流Ｉ５によりおこなわれる。
【００５６】
図６に示すように、抵抗６２が十分小さく、ドレイン電流Ｉ５が電流Ｉ１より十分大きい場合は、プルアップのスルーレートは略ドレイン電流Ｉ５で決まり、実線７１に示すように出力電圧Ｖｏｕｔが低下するスルーレートは大きくなる。
【００５７】
スルーレートが大きいほうが、遅延τ１が小さくなるので、制御信号Ｖｃのデューティ比と出力電圧Ｖｏｕｔのデューティ比のずれが少なくなり、ソレノイド電流の制御精度は向上する。然し、ノイズが発生しやすくなる。
【００５８】
一方、抵抗６２が十分大きく、ドレイン電流Ｉ５が電流Ｉ１より十分小さい場合は、プルアップのスルーレートは略電流Ｉ１で決まり、実線７２に示すように出力電圧Ｖｏｕｔが低下するスルーレートは小さくなる。
【００５９】
スルーレートが小さいほうがノイズの発生は抑えられる。然し、遅延τ２が大きくなるので、制御信号Ｖｃのデューティ比と出力電圧Ｖｏｕｔのデューティ比のずれが大きくなり、ソレノイド電流の制御精度は低下する。
【００６０】
従って、比較例の電圧出力回路６０では、制御信号Ｖｃのデューティ比と出力電圧Ｖｏｕｔのデューティ比のずれを抑制し、且つスイッチングノイズの発生を抑制することができない。
【００６１】
一方、本実施例の電圧出力回路１０では、上述したように、出力トランジスタ１１のゲート電圧を第２プルアップ回路１５にフィードバックして、出力トランジスタ１１のゲート電圧と基準電圧Ｖｒｅｆを比較している。
【００６２】
出力トランジスタ１１のゲート電圧が基準電圧Ｖｒｅｆより大きいとき、即ちソレノイドＬ０に流れる電流が多いときは、ゲート電圧を第１スルーレート５１で速く低下させ、出力トランジスタ１１のゲート電圧が基準電圧Ｖｒｅｆより小さいとき、即ちソレノイドＬ０に流れる電流が少ないときは、ゲート電圧を第２スルーレート５２で緩やかに低下させている。
【００６３】
従って、本実施例の電圧出力回路１０では、制御信号Ｖｃのデューティ比と出力電圧Ｖｏｕｔのデューティ比のずれを抑制しつつ、スイッチングノイズの発生を抑制することが可能になる。
【００６４】
以上説明したように、本実施例の電圧出力回路１０では、制御信号Ｖｃが立ち下がり時に、差電圧ΔＶ＝Ｖｉｎ−Ｖｎ１が基準電圧Ｖｒｅｆより大きいときは、第１ノード電圧Ｖｎ１を第１スルーレートでプルアップし、差電圧ΔＶが基準電圧Ｖｒｅｆより小さくなると、第１スルーレートより小さい第２スルーレートでプルアップしている。
【００６５】
その結果、大きい第１スルーレートにより制御信号Ｖｃのデューティ比と出力電圧Ｖｏｕｔのデューティ比のずれを抑制しつつ、小さい第２スルーレートによりスイッチングノイズの発生を抑制することができる。従って、スイッチングノイズの少ない電圧出力回路が得られる。
【００６６】
上述した実施形態は、単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な回路は、種々の他の形態に具体化されても良いし、さらに、本発明の主旨又はスピリットから逸脱することなくここにおいて述べた回路の形態における種々の省略、置き換えおよび変更を行っても良い。付随する請求項およびそれらの均等物または均等方法は、本発明の範囲および主旨又はスピリットに入るようにそのような形態若しくは変形を含むことを意図している。
【００６７】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  前記電流電圧変換回路は、前記第１カレントミラー回路の出力電流が流し込まれる第２導電型の第３カレントミラー回路と、前記第３カレントミラー回路の電流出力トランジスタのドレイン電極と電源の間に接続された第５抵抗と、前記第３カレントミラー回路の電流出力トランジスタのドレイン電極と前記第２ノードの間に接続された第２インバータとを具備する請求項４に記載の電圧出力回路。
【００６８】
（付記２）  前記電圧電流変換回路は、前記ＮＯＲ回路に接続された第３インバータと第４インバータの直列回路と、電流入力トランジスタが第６抵抗を介して前記第４インバータに接続され、電流出力トランジスタが前記第３ノードと前記基準電位の間に接続された第２導電型の第４カレントミラー回路とを具備する請求項５に記載の電圧出力回路。
【符号の説明】
【００６９】
１０、６０  電圧出力回路
１１  出力トランジスタ
１２  第１プルアップ回路
１３  プルダウン回路
１４  ゲート電圧監視回路
１５  第２プルアップ回路
１６  第１端子
１７  第２端子
１８  第３端子
２１、２２、４２、６５、６７  ＮＭＯＳトランジスタ
２３  バイアス電源
２４、２５、３５、４３、４６、４７  インバータ
３１  第１カレントミラー回路
４１  第２カレントミラー回路
３２  電流電圧変換回路
３３、４８  カレントミラー回路
３４、４９、６２、６３、６６、Ｒ０  抵抗
４４  ＮＯＲ回路
４５  電圧電流変換回路
５１  第１スルーレート
５２  第２スルーレート
６１  ＰＭＯＳトランジスタ
６４、Ｄ１  定電圧ダイオード
Ｎ１  第１ノード
Ｎ２  第２ノード
Ｖｉｎ  入力電圧
Ｖｃ  制御信号
Ｒ１  第１抵抗
Ｒ２  第２抵抗
Ｒ３  第３抵抗
Ｒ４  第４抵抗
ＲＬ  負荷
Ｌ０  ソレノイド
Ｄ０、Ｄ２  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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