(57)【要約】【課題】ＳＯＩ基板の主面に、誘電体によって囲まれた島状の半導体層に形成された高耐圧素子を有する半導体集積回路装置において、周辺領域の電位の影響による高耐圧素子の耐圧の低下を防いで、出力電流密度を向上する。【解決手段】素子領域の周囲に第１周状分離溝２４が形成され、第１周状分離溝２４から所定の距離を設けて、第１周状分離溝２４の周囲に第２周状分離溝２５が形成され、第１周状分離溝２４と第２周状分離溝２５との間の半導体層に形成された複数の線状分離溝２６によって、第１周状分離溝２４と第２周状分離溝２５との間の半導体層が複数に分離されており、ｐ型チャネル層端部２９と対向する第１周状分離溝２４と第２周状分離溝２５との間の半導体層（ソース側分離領域２７）が、線状分離溝２６によって、他の半導体層（ドレイン側分離領域２８）と分離されている。【選択図】図３
2012028451.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成された第１導電型の半導体層とからなるＳＯＩ基板と、
前記半導体層の素子領域の周囲に形成された第１周状分離溝と、
前記第１周状分離溝から所定の距離を設けて、前記第１周状分離溝の周囲に形成された第２周状分離溝と、
前記素子領域の前記半導体層の主面に、第１方向に延在して形成された前記第１導電型のソース層と、
前記ソース層を囲むように前記半導体層に形成された前記第１導電型と異なる第２導電型のチャネル層と、
前記ソース層および前記チャネル層と電気的に接続されたソース電極と、
前記素子領域の前記半導体層の主面に、前記第１方向と直交する第２方向に前記ソース層から所定の距離を設けて、前記第１方向に延在して形成された前記第１導電型のドレイン層と、
前記ドレイン層と電気的に接続されたドレイン電極と、
前記ソース層と前記ドレイン層との間の前記チャネル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
から構成される電界効果トランジスタを有する半導体集積回路装置であって、
前記第１周状分離溝と前記第２周状分離溝との間の前記半導体層に形成された複数の線状分離溝によって、前記第１周状分離溝と前記第２周状分離溝との間の前記半導体層が複数に分離されており、
前記第１方向に沿って前記チャネル層の端部と対向する前記第１周状分離溝と前記第２周状分離溝との間の前記半導体層が、前記線状分離溝によって、前記第１周状分離溝と前記第２周状分離溝との間の他の前記半導体層と分離されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１周状分離溝、前記第２周状分離溝、および前記線状分離溝の底部は、前記埋め込み絶縁膜に達しており、前記第１周状分離溝、前記第２周状分離溝、および前記線状分離溝の内部に、絶縁膜が埋め込まれていることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記第１周状分離溝、前記第２周状分離溝、および前記線状分離溝の幅は１μｍであることを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記第２周状分離溝の外側の前記半導体層に基準電位が印加され、前記ソース電極に前記基準電位とは異なる電位が印加されることを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、
前記第１方向に沿って前記チャネル層の端部と対向する前記第１周状分離溝と前記第２周状分離溝との間の前記半導体層が、前記ソース電極と電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、
前記第１方向に沿って前記チャネル層の端部と対向する前記第１周状分離溝と前記第２周状分離溝との間の前記半導体層以外の前記第１周状分離溝と前記第２周状分離溝との間の前記半導体層が、前記ドレイン電極と電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項７】
請求項１記載の半導体集積回路装置において、
前記電界効果トランジスタは、超音波診断装置の信号回路に用いられることを特徴とする半導体集積回路装置。
【請求項８】
支持基板と、前記支持基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成された第１導電型の半導体層とからなるＳＯＩ基板と、
前記半導体層の素子領域の周囲に形成された周状分離溝と、
前記素子領域の前記半導体層の主面に、第１方向に延在して形成された前記第１導電型のソース層と、
前記ソース層を囲むように前記半導体層に形成された前記第１導電型と異なる第２導電型のチャネル層と、
前記ソース層および前記チャネル層と電気的に接続されたソース電極と、
前記素子領域の前記半導体層の主面に、前記第１方向と直交する第２方向に前記ソース層から所定の距離を設けて、前記第１方向に延在して形成された前記第１導電型のドレイン層と、
前記ドレイン層と電気的に接続されたドレイン電極と、
前記チャネル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
から構成される電界効果トランジスタを有する半導体集積回路装置であって、
前記ゲート電極が、所定の幅を有して前記ソース層と前記ドレイン層との間および前記ソース層と前記周状分離溝との間に形成されていることを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記周状分離溝の外側の前記半導体層に基準電位が印加され、前記ソース電極に前記基準電位とは異なる電位が印加されることを特徴とする半導体集積回路装置。
【請求項１０】
支持基板と、前記支持基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成された第１導電型の半導体層とからなるＳＯＩ基板と、
前記半導体層の素子領域の周囲に形成された周状分離溝と、
前記素子領域の前記半導体層の主面に、第１方向に延在して形成された前記第１導電型のソース層と、
前記ソース層を囲むように前記半導体層に形成された前記第１導電型と異なる第２導電型のチャネル層と、
前記ソース層および前記チャネル層と電気的に接続されたソース電極と、
前記素子領域の前記半導体層の主面に、前記第１方向と直交する第２方向に前記ソース層から所定の距離を設けて、前記第１方向に延在して形成された前記第１導電型のドレイン層と、
前記ドレイン層と電気的に接続されたドレイン電極と、
前記ソース層と前記ドレイン層との間の前記チャネル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
から構成される電界効果トランジスタを有する半導体集積回路装置であって、
前記第１方向に沿った、前記チャネル層の端部と前記周状分離溝との間の前記半導体層に、前記第２導電型の緩和層が形成されており、前記緩和層の不純物濃度が前記チャネル層の不純物濃度よりも低いことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０記載の半導体集積回路装置において、
前記周状分離溝の外側の前記半導体層に基準電位が印加され、前記ソース電極に前記基準電位とは異なる電位が印加されることを特徴とする半導体集積回路装置。
【請求項１２】
支持基板と、前記支持基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成された第１導電型の半導体層とからなるＳＯＩ基板と、
前記半導体層の素子領域の周囲に形成された周状分離溝と、
前記素子領域の前記半導体層の主面に、第１方向に延在して形成された前記第１導電型のドレイン層と、
前記ドレイン層と電気的に接続されたドレイン電極と、
前記素子領域の前記半導体層の主面に、前記ドレイン層および前記周状分離溝からそれぞれ所定の距離を設けて、前記ドレイン層の周囲に形成された前記第１導電型のソース層と、
前記ソース層を囲むように前記半導体層に形成された前記第１導電型と異なる第２導電型のチャネル層と、
前記ソース層および前記チャネル層と電気的に接続されたソース電極と、
前記チャネル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
から構成される電界効果トランジスタを有する半導体集積回路装置であって、
前記チャネル層の端部と前記周状分離溝との間の前記半導体層に、前記第２導電型の緩和層が形成されており、前記緩和層の不純物濃度が前記チャネル層の不純物濃度よりも高いことを特徴とする半導体集積回路装置。
【請求項１３】
請求項１２記載の半導体集積回路装置において、
前記周状分離溝の外側の前記半導体層に基準電位が印加され、前記ソース電極に前記基準電位とは異なる電位が印加されることを特徴とする半導体集積回路装置。
【請求項１４】
支持基板と、前記支持基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成された第１導電型の半導体層とからなるＳＯＩ基板と、
前記半導体層の素子領域の周囲に形成された第１周状分離溝と、
前記第１周状分離溝から所定の距離を設けて、前記第１周状分離溝の周囲に形成された第２周状分離溝と、
前記素子領域の前記半導体層の主面に、第１方向に延在して形成された前記第１導電型のソース層と、
前記ソース層を囲むように前記半導体層に形成された前記第１導電型と異なる第２導電型のチャネル層と、
前記ソース層および前記チャネル層と電気的に接続されたエミッタ電極と、
前記素子領域の前記半導体層の主面に、前記第１方向と直交する第２方向に前記ソース層から所定の距離を設けて、前記第１方向に延在して形成された前記第２導電型のコレクタ層と、
前記コレクタ層と電気的に接続されたコレクタ電極と、
前記ソース層と前記コレクタ層との間の前記チャネル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
から構成される絶縁ゲートバイポーラトランジスタを有する半導体集積回路装置であって、
前記第１周状分離溝と前記第２周状分離溝との間の前記半導体層に形成された複数の線状分離溝によって、前記第１周状分離溝と前記第２周状分離溝との間の前記半導体層が複数に分離されており、
前記第１方向に沿って前記チャネル層の端部と対向する前記第１周状分離溝と前記第２周状分離溝との間の前記半導体層が、前記線状分離溝によって、前記第１周状分離溝と前記第２周状分離溝との間の他の前記半導体層と分離されていることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４記載の半導体集積回路装置において、
前記第１周状分離溝、前記第２周状分離溝、および前記線状分離溝の底部は、前記埋め込み絶縁膜に達しており、前記第１周状分離溝、前記第２周状分離溝、および前記線状分離溝の内部に、絶縁膜が埋め込まれていることを特徴とする半導体集積回路装置。
【請求項１６】
支持基板と、前記支持基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成された第１導電型の半導体層とからなるＳＯＩ基板と、
前記半導体層の素子領域の周囲に形成された第１周状分離溝と、
前記第１周状分離溝から所定の距離を設けて、前記第１周状分離溝の周囲に形成された第２周状分離溝と、
前記素子領域の前記半導体層の主面に、第１方向に延在して形成された前記第１導電型と異なる第２導電型の第１半導体層からなるアノード領域と、
前記第１半導体層と電気的に接続されたアノード電極と、
前記素子領域の前記半導体層の主面に、前記第１方向と直交する第２方向に前記第１半導体層から所定の距離を設けて、前記第１方向に延在して形成された前記第１導電型の第２半導体層と、前記第１半導体層と前記第２半導体層との間の前記半導体層とからなるカソード領域と、
前記第２半導体層と電気的に接続されたカソード電極と、
から構成されるダイオードを有する半導体集積回路装置であって、
前記第１周状分離溝と前記第２周状分離溝との間の前記半導体層に形成された複数の線状分離溝によって、前記第１周状分離溝と前記第２周状分離溝との間の前記半導体層が複数に分離されており、
前記第１方向に沿って前記第１半導体層の端部と対向する前記第１周状分離溝と前記第２周状分離溝との間の前記半導体層が、前記線状分離溝によって、前記第１周状分離溝と前記第２周状分離溝との間の他の前記半導体層と分離されていることを特徴とする半導体集積回路装置。
【請求項１７】
請求項１６記載の半導体集積回路装置において、
前記第１周状分離溝、前記第２周状分離溝、および前記線状分離溝の底部は、前記埋め込み絶縁膜に達しており、前記第１周状分離溝、前記第２周状分離溝、および前記線状分離溝の内部に、絶縁膜が埋め込まれていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、ＳＯＩ（Silicon On Isolation）基板の主面に形成される高耐圧の半導体素子を有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、ＳＯＩ基板の主面に高耐圧素子および低耐圧素子が形成された半導体集積回路装置において、ＳＯＩ基板とトレンチ分離とを組み合わせた誘電体分離方式が用いられている。この誘電体分離方式は、接合分離方式と比較して、素子間の絶縁分離距離を短くできるので、半導体集積回路装置の集積度を高めることができるという利点がある。また、この誘電体分離方式は、素子間の寄生トランジスタが原理的に排除でき、これによるラッチアップ等の誤動作を防いで、半導体集積回路装置の信頼度を高めることができる。
【０００３】
例えば特許第３１８９４５６号公報（特許文献１）には、誘電体分離基板を用いたＳＯＩ半導体装置が開示されている。このＳＯＩ半導体装置においては、分離溝が半導体層の表面側からシリコン酸化膜を貫通して半導体支持基板に達するまで形成され、その分離溝に充填された多結晶半導体層が半導体基板に導電接続し、また、半導体支持基板の裏面側には、半導体支持基板を介して多結晶半導体層に所定の電位を印加するための充填層電位規定用電極が導電接続している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３１８９４５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
誘電体分離方式では、各素子はＳＯＩ基板を構成する半導体層の素子領域に形成される。この素子領域は、ＳＯＩ基板を構成する誘電体（例えばシリコン酸化膜などの絶縁膜）と、ＳＯＩ基板を構成する半導体層に形成された分離溝の内部に埋め込まれた誘電体（例えばシリコン酸化膜などの絶縁膜）とによって囲まれている。すなわち、各素子は、互いに誘電体によって分離されたＳＯＩ基板を構成する半導体層の島状の素子領域に形成される。また、各素子を囲む分離溝の外側のＳＯＩ基板を構成する半導体層（周辺領域）、およびＳＯＩ基板を構成する支持基板は、各素子の動作を安定させるために、基準電位に固定されている。
【０００６】
ところで、高耐圧素子（例えば動作電圧が２００〜３００Ｖ程度の素子）および低耐圧素子（例えば動作電圧が５Ｖ程度の素子）を含む半導体集積回路装置においては、半導体チップの面積縮小によるコストの低下と、消費電力の低減とが必須とされている。そのため、半導体チップの中で比較的大きな面積を占め、また、消費電力の大きい高耐圧素子の出力電流密度を向上させることが必要である。
【０００７】
本発明者らは、高耐圧の出力段素子として、高耐圧の電界効果トランジスタの採用を検討している。その結果、高耐圧の電界効果トランジスタのチャネル層を縮小し、かつチャネル長を短くすることによって、チャネル抵抗を低減し、これにより、出力電流密度を向上させることができた。
【０００８】
しかしながら、高耐圧の電界効果トランジスタのチャネル層を縮小すると、周辺領域にかかる電位の影響により、分離溝付近のチャネル層の電界強度がさらに高まる。そのため、高耐圧の電界効果トランジスタのソース電極とドレイン電極との間のオフ時の耐圧が低下するという問題が生じた。
【０００９】
本発明の目的は、ＳＯＩ基板の主面に、誘電体によって囲まれた島状の半導体層に形成された高耐圧素子を有する半導体集積回路装置において、周辺領域の電位の影響による高耐圧素子の耐圧の低下を防いで、出力電流密度を向上することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１２】
この実施の形態は、ＳＯＩ基板の主面に形成された高耐圧の電界効果トランジスタであって、電界効果トランジスタが形成された半導体層の素子領域の周囲に第１周状分離溝が形成され、その第１周状分離溝から所定の距離を設けて、第１周状分離溝の周囲に第２周状分離溝が形成され、第１周状分離溝と第２周状分離溝との間の半導体層に形成された複数の線状分離溝によって、第１周状分離溝と第２周状分離溝との間の半導体層が複数に分離されており、電界効果トランジスタのチャネル層の端部と対向する第１周状分離溝と第２周状分離溝との間の半導体層が、線状分離溝によって、他の半導体層と分離されている。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
ＳＯＩ基板の主面に、誘電体によって囲まれた島状の半導体層に形成された高耐圧素子を有する半導体集積回路装置において、周辺領域の電位の影響による高耐圧素子の耐圧の低下を防いで、出力電流密度を向上することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明者らによって検討された高耐圧ｎＭＩＳのアバランシェ時の等電位線分布のシミュレーション結果を示す図である。
【図２】本発明の実施の形態１による半導体集積回路装置（超音波診断装置）の送信回路の回路ブロック図である。
【図３】本発明の実施の形態１による高耐圧ｎＭＩＳの構造の一部を示す要部平面図である。
【図４】図３のＡ−Ａ′線における要部断面図である。
【図５】本発明の実施の形態１による高耐圧ｎＭＩＳのアバランシェ時の等電位線分布のシミュレーション結果を示す図である。
【図６】本発明の実施の形態１による高耐圧ｎＭＩＳの構造の変形例の一部を示す要部平面図である。
【図７】本発明の実施の形態２による高耐圧ｎＭＩＳの構造の一部を示す要部平面図である。
【図８】本発明の実施の形態３による高耐圧ｎＭＩＳの構造の一部を示す要部平面図である。
【図９】本発明の実施の形態３による高耐圧ｎＭＩＳのアバランシェ時の等電位線分布のシミュレーション結果を示す図である。
【図１０】本発明の実施の形態３による高耐圧ｎＭＩＳの構造の変形例の一部を示す要部平面図である。
【図１１】本発明の実施の形態４によるＩＧＢＴの構造の一部を示す要部断面図である。
【図１２】本発明の実施の形態５によるダイオードの構造の一部を示す要部断面図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＯＳＦＥＴ（Metal oxide Semiconductor Field Effect Transistor）をＭＯＳと略し、ｐチャネル型のＭＯＳＦＥＴをｐＭＯＳと略し、ｎチャネル型のＭＯＳＦＥＴをｎＭＯＳと略す。
【００１９】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
まず、本発明の実施の形態による高耐圧ＭＯＳＦＥＴの効果がより明確となると思われるため、これまで本発明者らによって検討された横型構造の高耐圧ＭＯＳＦＥＴの動作について簡単に説明する。
【００２１】
図１は、本発明者らによって検討された高耐圧ｎＭＩＳのアバランシェ時の等電位線分布のシミュレーション結果を説明する図である。
【００２２】
高耐圧ｎＭＩＳを所定の動作条件で動作させる。例えば周辺領域３０を基準電位に固定し、ソース電極２２には−ＶＨ電圧（例えば−１００Ｖ）が印加される。この状態で、ドレイン電極２３に、ソース電極２２に対して正となる電位（例えば−７Ｖ）を印加する。
【００２３】
このとき、図１に示すように、高耐圧ｎＭＩＳの内部では、ｐ型チャネル層１７とｎ−型ドリフト層１３のとの接合部から空乏層が広がる。そして、高耐圧ｎＭＩＳの内部の電界強度が臨界電界強度を超えた時点でアバランシェが発生して、ソース電極２２とドレイン電極２３との間に電流が流れる。このソース電極２２とドレイン電極２３との間に電流が流れたときに、高耐圧ｎＭＩＳに印加されている電圧が、高耐圧ｎＭＩＳの耐圧となる。
【００２４】
ｐ型チャネル層端部２９においては、ｎ型ドレイン層１９の方向（図１に示すｘ方向）および周状分離溝３１の方向（図１に示すｙ方向）に向かって空乏層が広がり、ｐ型チャネル層１７側で電界が集中して電界強度が高まる。
【００２５】
ここで、ｐ型チャネル層１７を縮小すると、ｐ型チャネル層端部２９のコーナーの曲率半径が小さくなるため、より電界強度が高くなる。そのため、等電位線がドレイン領域側まで広がる前に、ｐ型チャネル層端部２９でアバランシェが発生して、周辺領域３０の電位の影響により、高耐圧ｎＭＩＳの耐圧が低下してしまう。
【００２６】
また、ｐ型チャネル層１７を縮小すると、一般にｐ型チャネル層１７の深さ（半導体層の厚さ方向）は浅くなる。この場合、ｐ型チャネル層端部２９は３次元的な電界集中効果により、さらに電界強度が高まる。
【００２７】
周辺領域３０の電位の影響を低減する方法として、例えば前述した特許文献１（特許第３１８９４５６号公報）で提示されているように、支持基板も含めて周辺領域３０の電位を制御する方法がある。しかし、ｐ型チャネル層端部２９の電界強度を緩和するために、上記方法を用いて、周辺領域３０の電位を基準電位からソース電極２２の電位へ変化させると、ドレイン電極２３と周辺領域３０との間の電位差が拡大する。そのためドレイン領域側で電界強度が高まり、オフ時の耐圧が低下する。また、周辺領域３０の電位を制御する電源が必要となる。また、基準電位付近で動作する低圧系の各素子の特性への影響または電源のノイズに起因した回路の誤動作等も懸念される。
【００２８】
（実施の形態１）
本実施の形態１による半導体集積回路装置の回路ブロック図を図２に示す。図２には、半導体集積回路装置として超音波診断装置を例示し、その送信回路の回路ブロック図を示している。
【００２９】
図２に示すように、超音波診断装置の送信回路１は、主としてドライバ回路２、レベル変換回路３、および論理回路４から構成される。ドライバ回路２は、超音波振動子５に、基準電位に対して正負の電圧、すなわちＶＨ電圧と−ＶＨ電圧とを交互に印加することによって駆動させる。ドライバ回路２およびレベル変換回路３は複数の高耐圧素子、すなわち高耐圧ｐＭＩＳおよび高耐圧ｎＭＩＳ等からなる高圧回路である。また、論理回路４は複数の低耐圧素子、すなわち低耐圧ｐＭＩＳおよび低耐圧ｎＭＩＳ等からなる低圧回路である。各素子はＳＯＩ基板を構成する半導体層内の分離溝に囲まれた島状の素子領域に形成され、分離溝の外側のＳＯＩ基板を構成する半導体層内の周辺領域、およびＳＯＩ基板を構成する支持基板は基準電位に固定されている。
【００３０】
次に、本実施の形態１による高耐圧素子の構造を図３および図４を用いて説明する。図３は横型構造の高耐圧ｎＭＩＳの一部領域の要部平面図、図４は図３のＡ−Ａ′線における要部断面図である。なお、図３には、高耐圧ｎＭＩＳの一部領域を示しているが、高耐圧ｎＭＩＳの第１方向（図３に示すｙ方向：チャネル幅方向）の幅は、例えば１ｍｍ程度であり、第１方向（ｙ方向）と直交する第２方向（図３に示すｘ方向：チャネル長方向）の幅は、例えば０．１ｍｍ程度である。高耐圧ｎＭＩＳは、例えば２００〜３００Ｖ用の高耐圧素子である。
【００３１】
図３および図４に示すように、高耐圧ｎＭＩＳはＳＯＩ基板に形成されている。ＳＯＩ基板は、単結晶シリコンからなる支持基板１０、支持基板１０上に形成された埋め込み絶縁膜（誘電体）１１、および埋め込み絶縁膜１１上に形成された単結晶シリコンからなる半導体層１２から構成される。高耐圧ｎＭＩＳが形成される素子領域の半導体層１２にはリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されており、ｎ−型ドリフト層１３が形成されている。ｎ−型ドリフト層１３の不純物濃度は、例えば１×１０１５ｃｍ−３程度である。
【００３２】
高耐圧ｎＭＩＳは、半導体層１２にソース領域を有している。ソース領域の半導体層１２の主面にはゲート絶縁膜１４が形成されている。このゲート絶縁膜１４は、例えばシリコン酸化膜からなる。また、ゲート絶縁膜１４上には、平面視において、第１方向（ｙ方向）に沿って延在する長方形状のゲート電極１５が形成されている。このゲート電極１５は、例えば多結晶シリコンからなる。
【００３３】
ソース領域を囲むように、半導体層１２の主面にはＬＯＣＯＳ（Local Oxidation of Silicon）絶縁膜が形成されており、ゲート電極１５の端部がこのＬＯＣＯＳ絶縁膜上に乗り上げている。このＬＯＣＯＳ絶縁膜の厚さは、例えば７０〜２００ｎｍ程度である。このように、ＬＯＣＯＳ絶縁膜を用いてゲート電極１５を持ち上げた構造とすることにより、ゲート電極１５とｎ−型ドリフト層１３（または後述するｎ型ドレイン層１９）との間の電界を緩和することができる。
【００３４】
また、ソース領域にはｎ型ソース層１６が形成されている。ｎ型ソース層１６にはＰまたはＡｓなどのｎ型不純物が導入されており、その不純物濃度は、例えば１×１０２０ｃｍ−３程度である。また、ｎ型ソース層１６はｐ型チャネル層１７により囲まれている。ｐ型チャネル層１７にはボロン（Ｂ）などのｐ型不純物が導入されており、その不純物濃度は、例えば１×１０１７ｃｍ−３程度である。このｐ型チャネル層１７はゲート絶縁膜１４下の半導体層１２の一部領域にも形成されている。
【００３５】
また、ソース領域の中央部には、ｐ型コンタクト層１８が形成されている。このｐ型コンタクト層１８は、ｎ型ソース層１６の一部と接触している。ｐ型コンタクト層１８にはＢなどのｐ型不純物が導入されており、その不純物濃度は、例えば１×１０１７ｃｍ−３程度である。このｐ型コンタクト層１８を設けることにより、ｐ型チャネル層１７の電位固定を強固なものとすることができて、寄生ｎｐｎ（ｎ型ソース層１６−ｐ型チャネル層１７−ｎ−型ドリフト層１３）動作によるオン耐圧低下を防止することができる。
【００３６】
高耐圧ｎＭＩＳは、半導体層１２にドレイン領域を有している。ドレイン領域にはｎ型ドレイン層１９が形成されている。ｎ型ドレイン層１９にはＰまたはＡｓなどのｎ型不純物が導入されており、その不純物濃度は、例えば１×１０１７ｃｍ−３程度である。
【００３７】
また、ドレイン領域の中央部（ｎ型ドレイン層１９の表面）には、ｎ型コンタクト層２０が形成されている。ｎ型コンタクト層２０にはＰまたはＡｓなどのｎ型不純物が導入されており、その不純物濃度は、例えば１×１０２０ｃｍ−３程度である。
【００３８】
ソース領域と同様に、ドレイン領域を囲むように、半導体層１２の主面には前述したＬＯＣＯＳ絶縁膜が形成されている。
【００３９】
高耐圧ｎＭＩＳは、層間絶縁膜２１により覆われている。この層間絶縁膜２１には、例えばソース領域のｎ型ソース層１６およびｐ型コンタクト層１８に達し、平面視において、第１方向（ｙ方向）に沿って延在する長方形状の接続孔、ならびにドレイン領域のｎ型コンタクト層２０に達し、平面視において、第１方向（ｙ方向）に沿って延在する長方形状の接続孔が形成されている。
【００４０】
さらに、これら接続孔の内部には導電体が埋め込まれており、例えばソース領域のｎ型ソース層１６およびｐ型コンタクト層１８と電気的に接続するソース電極２２、ならびにドレイン領域のｎ型コンタクト層２０と電気的に接続するドレイン電極２３が形成されている。従って、ソース電極２２は、平面視において、第１方向（ｙ方向）に沿って延在している。また、ドレイン電極２３は、平面視において、ソース電極２２から第２方向（ｘ方向）に、所定の距離を設けて、第１方向（ｙ方向）に沿って延在している。ソース電極２２とドレイン電極２３との間には、ゲート電極１５とＬＯＣＯＳ絶縁膜等が形成されている。
【００４１】
さらに、高耐圧ｎＭＩＳが形成された半導体層１２の周囲は、平面視において、第１周状分離溝２４と、この第１周状分離溝２４から所定の距離（Ｌｓ）を設けて、第１周状分離溝２４の外側に形成された第２周状分離溝２５とによって囲まれている。第１周状分離溝２４の底部は、ＳＯＩ基板を構成する埋め込み絶縁膜１１に達しており、第１周状分離溝２４の内部には絶縁膜（例えばシリコン酸化膜）が埋め込まれている。第１周状分離溝２４の幅（Ｌ１）は、例えば１μｍである。同様に、第２周状分離溝２５の底部は、ＳＯＩ基板を構成する埋め込み絶縁膜１１に達しており、第２周状分離溝２５の内部には絶縁膜（例えばシリコン酸化膜）が埋め込まれている。第２周状分離溝２５の幅（Ｌ２）は、例えば１μｍである。第１周状分離溝２４と第２周状分離溝２５との距離（Ｌｓ）は、例えば１μｍである。
【００４２】
また、第１周状分離溝２４と第２周状分離溝２５との間の半導体層１２に、第１周状分離溝２４と第２周状分離溝２５とに繋がる４つの線状分離溝２６が形成されており、この４つの線状分離溝２６によって、第１周状分離溝２４と第２周状分離溝２５との間の半導体層１２を２つのソース側分離領域２７と２つのドレイン側分離領域２８とに分離している。
【００４３】
すなわち、第１方向（ｙ方向）に沿ってｐ型チャネル層端部２９に対向し、第１周状分離溝２４と第２周状分離溝２５との間の半導体層１２を２つの線状分離溝２６で囲み、この領域をソース側分離領域２７とし、この領域以外の領域をドレイン側分離領域２８とする。線状分離溝２６の底部は、ＳＯＩ基板を構成する埋め込み絶縁膜１１に達しており、線状分離溝２６の内部には絶縁膜（例えばシリコン酸化膜）が埋め込まれている。
【００４４】
なお、図３には、高耐圧ｎＭＩＳの一部領域を記載しているため、２つの線状分離溝２６しか記載されていない。しかし、実際は、高耐圧ｎＭＩＳの周囲に第１周状分離溝２４と第２周状分離溝２５とが形成されているので、第１方向（ｙ方向）に沿ってｐ型チャネル層端部２９は２つあり、それぞれのｐ型チャネル層端部２９に対向する第１周状分離溝２４と第２周状分離溝２５の箇所は２箇所ある。この２箇所それぞれに２つの線状分離溝２６に囲まれたソース側分離領域２７がある。従って、線状分離溝２６は合計で４つ形成され、ソース側分離領域２７は合計で２つ形成されている。
【００４５】
このように、第１周状分離溝２４と第２周状分離溝２５との間の半導体層１２を線状分離溝２６によって、ソース側分離領域２７とドレイン側分離領域２８とに分けることにより、ソース側分離領域２７の電位とドレイン側分離領域２８の電位とを互いに異なる値とすることができる。
【００４６】
例えばソース側分離領域２７はフローティング状態となり、その電位は、周辺領域３０の基準電位とソース電極２２に印加される−ＶＨ電圧とを容量分担した値となり、基準電位よりも低い電圧に制御される。これにより、ソース領域側では、第１方向（ｙ方向）に沿って第１周状分離溝２４と対向するｐ型チャネル層端部２９付近の電界強度を緩和することができる。
【００４７】
一方、ドレイン側分離領域２８の電位は、周辺領域３０の基準電位とドレイン電極２３に印加されるＶＨ電圧とを容量分担した値となり、基準電位よりも高い電圧に制御される。これにより、ドレイン領域側では、第１周状分離溝２４と対向するｎ型ドレイン層１９の電界強度を緩和することができる。
【００４８】
線状分離溝２６を設けない場合は、第１周状分離溝２４と第２周状分離溝２５との間の半導体層１２は一様な電位となってしまい、ソース領域側およびドレイン領域側双方の電界強度を緩和することができない。
【００４９】
図５に、第１周状分離溝２４と第２周状分離溝２５との間の半導体層１２を、線状分離溝２６によって、ソース側分離領域２７とドレイン側分離領域２８とに分けた高耐圧ｎＭＩＳのアバランシェ時の等電位線分布のシミュレーション結果を説明する図を示す。
【００５０】
図５に示すように、ソース側分離領域２７とドレイン側分離領域２８とに分けた高耐圧ｎＭＩＳでは、ソース側分離領域２７とドレイン側分離領域２８とに分けない高耐圧ｎＭＩＳと比較して（前述した図１参照）、ｐ型チャネル層端部２９付近の等電位線の密度が低減し、かつ曲率半径も大きくなっている。それにより、電界強度が緩和され、ドレイン領域側まで等電位線が広がっている。
【００５１】
なお、本実施の形態１では、第１周状分離溝２４と第２周状分離溝２５との間の半導体層１２を４つの線状分離溝２６によって２つのソース側分離領域２７と２つのドレイン側分離領域２８とに分離したが、さらにドレイン側分離領域２８を複数の線状分離溝２６により分離することもできる。
【００５２】
図６に、本実施の形態１による高耐圧ｎＭＩＳの構造の変形例を説明する要部平面図を示す。
【００５３】
第１周状分離溝２４と第２周状分離溝２５との間の半導体層１２を４つの線状分離溝２６によってソース側分離領域２７とドレイン側分離領域２８とに分離し、さらにドレイン側分離領域２８を複数の線状分離溝２６により複数に分離している。複数に分離されたドレイン側分離領域２８のそれぞれに、互いに異なる電圧を段階的に印加することにより、ドレイン領域側の電界強度をさらに緩和することができる。
【００５４】
なお、本実施の形態１では、高耐圧ｎＭＩＳが形成された半導体層１２の周囲を２重の分離溝（第１周状分離溝２４と第２周状分離溝２５）で囲んだが、２重の分離溝に限定されるものではない。３重以上の分離溝によって高耐圧ｎＭＩＳが形成された半導体層１２の周囲を囲むこともできる。この場合は、高耐圧ｎＭＩＳのスイッチング等で発生する電圧ノイズが、他の素子へ及ぼす影響を低減できるので、他の素子の誤動作等を防止することができる。
【００５５】
また、本実施の形態１では、本願発明を高耐圧ｎＭＩＳに適用した場合について詳細に説明したが、これに限定されるものではなく、高耐圧ｐＭＩＳにも適用することができて、同様の効果を得ることができる。
【００５６】
このように、高耐圧ＭＯＳＦＥＴが形成される半導体層１２を第１周状分離溝２４と第２周状分離溝２５とで囲み、第１周状分離溝２４と第２周状分離溝２５との間の半導体層１２を複数の線状分離溝２６によってソース側分離領域２７とドレイン側分離領域２８とに分離し、ソース側分離領域２７とドレイン側分離領域２８とをそれぞれ互いに異なる電位とすることにより、ソース領域側およびドレイン領域側双方の電界強度を緩和することができる。これにより、ｐ型チャネル層１７を縮小することができて、チャネル抵抗低減による出力電流密度の向上が可能となる。特に、超音波診断装置の送信回路では、周辺領域３０の電位とソース電極２２との電位差が大きいため、本願発明の超音波診断装置の送信回路への適用は有効である。
【００５７】
（実施の形態２）
本実施の形態２による高耐圧素子の構造を図７に示す要部平面図を用いて説明する。高耐圧素子として横型構造の高耐圧ｎＭＩＳを例示する。この高耐圧ｎＭＩＳは、ゲート電極および周状分離溝の構造を除いて、前述した実施の形態１において説明した横型構造の高耐圧ｎＭＩＳと同じ構造である。なお、図７のＢ−Ｂ′線における要部断面図は、第２周状分離溝２５を除いた前述の図４に示した要部断面図と同じである。
【００５８】
前述した実施の形態１による高耐圧ｎＭＩＳでは、高耐圧ｎＭＩＳが形成された半導体層１２の周囲は第１周状分離溝２４および第２周状分離溝２５に囲まれている。
【００５９】
しかし、本実施の形態２による高耐圧ｎＭＩＳでは、図７に示すように、高耐圧ｎＭＩＳが形成された半導体層１２の周囲は、１つの周状分離溝３１によって囲まれている。周状分離溝３１の底部は、ＳＯＩ基板を構成する埋め込み絶縁膜１１に達しており、周状分離溝３１の内部には絶縁膜（例えばシリコン酸化膜）が埋め込まれている。周状分離溝３１の幅（Ｌ０）は、例えば１μｍである。
【００６０】
また、前述した実施の形態１による高耐圧ｎＭＩＳでは、ソース電極２２とドレイン電極２３との間に、第１方向（ｙ方向）に沿って延在する長方形状のゲート電極１５が形成されていた。
【００６１】
しかし、本実施の形態２による高耐圧ｎＭＩＳでは、図７に示すように、平面視において、ｐ型チャネル層１７とｎ−型ドリフト層１３との接合部の上に、所定の距離を設けてソース電極２２を囲むようにゲート電極１５が形成されている。すなわち、ｐ型チャネル層端部２９の上にもゲート電極１５が形成されている。
【００６２】
オフ時にはゲート電極１５はソース電極２２と同電位となっている。ｐ型チャネル層端部２９の上にまで形成されたゲート電極１５の電位の影響によって、ｐ型チャネル層端部２９とｎ−型ドリフト層１３との接合部付近の等電位線の密度を低減することができる。これにより、オフ時のｐ型チャネル層端部２９付近の電界強度を緩和することができる。
【００６３】
（実施の形態３）
本実施の形態３による高耐圧素子の構造を図８に示す要部平面図を用いて説明する。高耐圧素子として横型構造の高耐圧ｎＭＩＳを例示する。この高耐圧ｎＭＩＳは、周状分離溝の構造を除いて、前述した実施の形態１において説明した横型構造の高耐圧ｎＭＩＳとほぼ同じ構造であるが、ｐ型チャネル層端部２９と周状分離溝３１との間の半導体層１２にｐ型緩和層３２が設けられている。なお、図８のＣ−Ｃ′線における要部断面図は、第２周状分離溝２５を除いた前述の図４に示した要部断面図と同じである。
【００６４】
前述した実施の形態１による高耐圧ｎＭＩＳでは、高耐圧ｎＭＩＳが形成された半導体層１２の周囲は第１周状分離溝２４および第２周状分離溝２５に囲まれている。
【００６５】
しかし、本実施の形態３による高耐圧ｎＭＩＳでは、図８に示すように、高耐圧ｎＭＩＳが形成された半導体層１２の周囲は、１つの周状分離溝３１によって囲まれている。周状分離溝３１の底部は、ＳＯＩ基板を構成する埋め込み絶縁膜１１に達しており、周状分離溝３１の内部には絶縁膜（例えばシリコン酸化膜）が埋め込まれている。周状分離溝３１の幅（Ｌ０）は、例えば１μｍである。
【００６６】
さらに、ｐ型チャネル層端部２９と周状分離溝３１との間の半導体層１２に、ｐ型チャネル層１７よりも不純物濃度の低いｐ型緩和層３２が形成されている。
【００６７】
図９に、ｐ型チャネル層端部２９と周状分離溝３１との間の半導体層１２にｐ型緩和層３２が形成された高耐圧ｎＭＩＳのアバランシェ時の等電位線分布のシミュレーション結果を説明する図を示す。
【００６８】
ｐ型緩和層３２を設けることで、ｐ型緩和層３２側からｐ型チャネル層端部２９に向かって空乏層が広がるため、ｐ型チャネル層端部２９付近の等電位線の密度が低減される。さらに、ｐ型緩和層３２が電圧をある程度保持するために、ｐ型チャネル層端部２９付近の等電位線の曲率半径も大きくなる。これらにより、ｐ型チャネル層端部２９付近の電界強度を緩和することができる。
【００６９】
なお、本実施の形態３による高耐圧ｎＭＩＳでは、高耐圧ｎＭＩＳが形成された半導体層１２の周囲は、１つの周状分離溝３１によって囲んだが、前述した実施の形態１による高耐圧ｎＭＩＳのように、２重の周状分離溝（第１周状分離溝２４および第２周状分離溝２５）によって、高耐圧ｎＭＩＳが形成された半導体層１２の周囲を囲んでもよい。これにより、ｐ型チャネル層端部２９付近の電界強度をさらに緩和することができる。
【００７０】
図１０に、本実施の形態３による高耐圧ｎＭＩＳの構造の変形例を説明する要部平面図を示す。
【００７１】
前述の図８に示した高耐圧ｎＭＩＳでは、ソース領域（ｎ型ソース層（図示は省略、前述の図４に記載）、ｐ型チャネル層１７、およびソース電極２２）およびドレイン領域（ｎ型ドレイン層１９およびドレイン電極２３）はそれぞれ、平面視において、第１方向（図８に示すｙ方向：チャネル幅方向）に沿って延在している。変形例の高耐圧ｎＭＩＳでは、ドレイン領域（ｎ型ドレイン層１９およびドレイン電極２３）は、平面視において、第１方向（ｙ方向）に沿って延在しているが、ソース領域（ｎ型ソース層、ｐ型チャネル層１７、およびソース電極２２）は、ドレイン領域から所定の距離を設けて、ドレイン領域の周囲に形成されている。
【００７２】
すなわち、ｎ型ソース層およびこのｎ型ソース層を囲むように形成されたｐ型チャネル層１７が、ドレイン領域の周囲に、ドレイン領域および周状分離溝３１からそれぞれ所定の距離を設けて形成されている。ソース電極２２は、ｎ型ソース層およびｐ型チャネル層１７と電気的に接続してドレイン領域の周囲に形成され、ゲート電極１５も、ゲート絶縁膜（図示は省略、前述の図４に記載）を介して、ｐ型チャネル層１７上のドレイン領域の周囲に形成されている。そして、ｐ型チャネル層１７と周状分離溝３１との間の半導体層１２に、ｐ型緩和層３２が形成されている。
【００７３】
上記構造の高耐圧ｎＭＩＳにおいては、ｐ型チャネル層１７と周状分離溝３１との間の半導体層１２にｐ型緩和層３２が形成されているので、ｐ型チャネル層１７の周辺端部の電界強度を緩和することができる。
【００７４】
（実施の形態４）
本実施の形態４による高耐圧素子の構造を図１１に示す要部断面図を用いて説明する。高耐圧素子として絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）を例示する。
【００７５】
ＩＧＢＴは、前述した実施の形態１による高耐圧ｎＭＩＳ（前述の図３および図４）のｎ型コンタクト層２０をｐ型コレクタ層２０ｐに変更し、ソース電極２２をエミッタ電極として用い、ドレイン電極２３をコレクタ電極として用いることにより実現することができる。
【００７６】
すなわち、ｐｎｐトランジスタを、ｐ型チャネル層１７およびｐ型コンタクト層１８からなるｐ型半導体層と、ｎ型ドレイン層１９およびｎ−型ドリフト層１３からなるｎ型半導体層と、ｐ型コレクタ層２０ｐからなるｐ型半導体層とによって構成する。また、ベース電流を制御するｎＭＩＳを、ｎ−型ドリフト層１３、ゲート絶縁膜１４、ゲート電極１５、ｎ型ソース層１６、およびｐ型チャネル層１７によって構成する。
【００７７】
ＩＧＢＴは導通時に少数キャリア注入による伝導度変調効果を利用する点に特徴があり、高耐圧ＭＯＳＦＥＴと比較して、より高耐圧で、かつ大電流の用途に適している。ＩＧＢＴに、本願発明を適用することにより、前述した実施の形態１による高耐圧ｎＭＩＳと同様の効果を得ることができる。すなわち、ＩＧＢＴの耐圧低下を防いで、ｐ型チャネル層１７の縮小による出力電流密度の向上が可能となる。
【００７８】
（実施の形態５）
本実施の形態５による高耐圧素子の構造を図１２に示す要部断面図を用いて説明する。高耐圧素子としてダイオードを例示する。
【００７９】
ダイオードは、前述した実施の形態１による高耐圧ｎＭＩＳ（前述の図３および図４）のソース電極２２とゲート電極１５とを短絡してアノード電極（第１電極）として用い、ドレイン電極２３をカソード電極（第２電極）として用いることにより実現することができる。
【００８０】
すなわち、ｐ型チャネル層１７およびｐ型コンタクト層１８からなるｐ型の第１半導体層を形成し、これをアノード領域とする。同様に、ｎ型ドレイン層１９およびｎ型コンタクト層２０からなるｎ型の第２半導体層を形成し、この第２半導体層およびｎ−型ドリフト層１３をカソード領域とする。これによってｐｎ接合ダイオードを構成することができる。
【００８１】
ダイオードを高耐圧ｎＭＩＳと同じ製造工程で製造した場合、高耐圧ｎＭＩＳのｐ型チャネル層１７を縮小すると、高耐圧ｎＭＩＳと同様に、ダイオードにおいても周辺領域の影響による耐圧の低下が問題となる。しかし、本願発明を適用することにより、ダイオードの耐圧低下を防ぐことができる。
【００８２】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８３】
本発明は、高耐圧素子（例えば横型構造の電界効果トランジスタ、ＩＧＢＴ、ダイオード等）を有する半導体装置に適用することができる。
【符号の説明】
【００８４】
１  送信回路
２  ドライバ回路
３  レベル変換回路
４  論理回路
５  超音波振動子
１０  支持基板
１１  埋め込み絶縁膜（誘電体）
１２  半導体層
１３  ｎ−型ドリフト層
１４  ゲート絶縁膜
１５  ゲート電極
１６  ｎ型ソース層
１７  ｐ型チャネル層
１８  ｐ型コンタクト層
１９  ｎ型ドレイン層
２０  ｎ型コンタクト層
２０ｐ  ｐ型コレクタ層
２１  層間絶縁膜
２２  ソース電極
２３  ドレイン電極
２４  第１周状分離溝
２５  第２周状分離溝
２６  線状分離溝
２７  ソース側分離領域
２８  ドレイン側分離領域
２９  ｐ型チャネル層端部
３０  周辺領域
３１  周状分離溝
３２  ｐ型緩和層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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