(57)【要約】【課題】メモリブロック内で選択的に消去動作を実行することが可能な積層型の不揮発性半導体記憶装置を提供する。【解決手段】メモリブロック中の少なくとも１つのサブブロックを選択的に消去する消去動作を実行する際、選択された第１のサブブロックにおいては、ビット線及びソース線に第１電圧を印加する一方、ワード線には第１電圧よりも小さい第２電圧を印加する。ドレイン側選択ゲート線、及びソース側選択ゲート線には、第１電圧よりも所定の値だけ低い第３電圧を印加する。非選択とされた第２のサブブロックにおいては、ドレイン側選択ゲート線、及びソース側選択ゲート線には、第１電圧と略同一の第４電圧を印加する。【選択図】図６
2012119013.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリブロックを有するメモリセルアレイと、
前記複数のメモリブロックの各々にマトリクス状に配置されそれぞれ電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる複数のメモリストリングと、
前記メモリストリングの第１の端部に一端が接続されるドレイン側選択トランジスタと、
前記メモリストリングの第２の端部に一端が接続されるソース側選択トランジスタと、
前記複数のメモリブロックの１つに配置される複数の前記メモリストリングに共通に接続されるように配置される複数のワード線と、
それぞれ第１方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、
前記ソース側選択トランジスタの他端に接続されるソース線と、
前記第１方向とは直交する第２方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるドレイン側選択ゲート線と、
前記第２方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるソース側選択ゲート線と、
複数の前記メモリブロックに対して印加する電圧を制御する制御回路と
を備え、
複数の前記メモリストリングの各々は、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する柱状半導体層と、
前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、
前記電荷蓄積層を介して前記柱状部の側面を取り囲むように形成され、前記メモリトランジスタのゲート及び前記ワード線として機能するワード線導電層とを備え、
１本の前記ドレイン側選択ゲート線及び１本の前記ソース側選択ゲート線に共通に接続される複数のドレイン側選択トランジスタ及び複数のソース側選択トランジスタに接続される複数の前記メモリストリングは、１つのサブブロックを構成し、
前記制御回路は、前記メモリブロック中の少なくとも１つのサブブロックを選択的に消去する消去動作を実行する際、
選択された第１のサブブロックにおいては、
前記ビット線及び前記ソース線に第１電圧を印加する一方、前記ワード線には前記第１電圧よりも小さい第２電圧を印加し、
前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線には、前記第１電圧よりも所定の値だけ低い第３電圧を印加して消去動作を行い、
選択されたサブブロックと同一のメモリブロック中に存在し非選択とされた第２のサブブロックにおいては、
前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線には、前記第１電圧と略同一の第４電圧を印加して消去動作を行わない
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ドレイン側選択トランジスタは、第１ドレイン側選択トランジスタと、前記第１ドレイン側選択トランジスタと直列に接続され、その一端が前記ビット線に接続された第２ドレイン側選択トランジスタとを含み、
前記ソース側選択トランジスタは、第１ソース側選択トランジスタと、前記第１ソース側選択トランジスタと直列に接続され、その一端が前記ソース線に接続された第２ソース側選択トランジスタとを含み、
前記制御回路は、前記メモリブロック中の少なくとも１つのサブブロックを選択的に消去する消去動作を実行する際、
前記第１のサブブロックにおいては、前記第２ドレイン側選択トランジスタのゲートが接続された第２ドレイン側選択ゲート線、及び前記第２ソース側選択トランジスタのゲートが接続された第２ソース側選択ゲート線に前記第３電圧を印加する一方、前記第１ドレイン側選択トランジスタのゲートが接続された第１ドレイン側選択ゲート線、及び前記第１ソース側選択トランジスタのゲートが接続された第１ソース側選択ゲート線には前記第４電圧と前記第２電圧との略中間の第５電圧を印加し、
前記第２のサブブロックにおいては、前記第２ドレイン側選択ゲート線、及び前記第２ソース側選択ゲート線には前記第４電圧を印加する一方、前記第１ドレイン側選択ゲート線、及び前記第１ソース側選択ゲート線には前記第５電圧を印加する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
複数のサブブロックの各々の前記第１ドレイン側選択ゲート線、及び前記第１ソース側選択ゲート線は、他のサブブロック中の前記第１ドレイン側選択ゲート線、及び前記第１ソース側選択ゲート線に共通接続されている請求項２記載の不揮発性半導体記憶装置。
【請求項４】
複数の前記第１ドレイン側選択トランジスタが直列に、１つの前記第２ドレイン側選択トランジスタに接続されると共に、複数の前記第１ソース側選択トランジスタが直列に、１つの前記第２ソース側選択トランジスタに接続され、
前記制御回路は、前記メモリブロック中の少なくとも１つのサブブロックを選択的に消去する消去動作を実行する際、
前記ビット線に近い側にある前記第１ドレイン側選択トランジスタほど、それよりも前記ビット線から遠い側にある前記第１ドレイン側選択トランジスタに比べ、そのゲートに印加される電圧が大きい値に設定され、
前記ソース線に近い側にある前記第１ソース側選択トランジスタほど、それよりも前記ソース線から遠い側にある前記第１ソース側選択トランジスタに比べ、そのゲートに印加される電圧が大きい値に設定される
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記ドレイン側選択トランジスタは、前記メモリストリングの第１の端部に接続される前記第１ドレイン側選択トランジスタと、前記第１ドレイン側選択トランジスタと直列に接続された第２ドレイン側選択トランジスタとを含み、
前記ソース側選択トランジスタは、前記メモリストリングの第２の端部に接続される前記第１ソース側選択トランジスタと、前記第１ソース側選択トランジスタと直列に接続された第２ソース側選択トランジスタとを含み、
前記制御回路は、前記メモリブロック中の少なくとも１つのサブブロックを選択的に消去する消去動作を実行する際、
前記第１のサブブロックにおいては、前記第１ドレイン側選択トランジスタのゲートが接続された第１ドレイン側選択ゲート線、前記第２ドレイン側選択トランジスタのゲートが接続された第２ドレイン側選択ゲート線、前記第１ソース側選択トランジスタのゲートが接続された第１ソース側選択ゲート線、及び前記第２ソース側選択トランジスタのゲートが接続された第２ソース側選択ゲート線に前記第３電圧を印加し、
前記第２のサブブロックにおいては、前記第２ドレイン側選択ゲート線、及び前記第２ソース側選択ゲート線には前記第４電圧を印加する一方、前記第１ドレイン側選択ゲート線、及び前記第１ソース側選択ゲート線には前記第５電圧を印加する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
複数の前記第１ドレイン側選択トランジスタが、１つの前記第２ドレイン側選択トランジスタに対し直列接続されると共に、複数の前記第１ソース側選択トランジスタが、１つの前記第２ソース側選択トランジスタに対し直列接続され、
前記制御回路は、前記メモリブロック中の少なくとも１つのサブブロックを選択的に消去する消去動作を実行する際、
前記ビット線に近い側にある前記第１ドレイン側選択トランジスタほど、それよりも前記ビット線から遠い側にある前記第１ドレイン側選択トランジスタに比べ、そのゲートに印加される前記第５電圧が大きい値に設定され、
前記ソース線に近い側にある前記第１ソース側選択トランジスタほど、それよりも前記ソース線から遠い側にある前記第１ソース側選択トランジスタに比べ、そのゲートに印加される前記第５電圧が大きい値に設定される
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリストリングは、前記ドレイン側選択トランジスタと接続されデータ記憶には用いられない第１ダミートランジスタと、前記ソース側選択トランジスタと接続されデータ記憶には用いられない第２ダミートランジスタと
を備え、
前記制御回路は、前記メモリブロック中の少なくとも１つのサブブロックを選択的に消去する消去動作を実行する際、
前記第１のサブブロックにおいては、前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線に前記第３電圧を印加する一方、前記第１ダミートランジスタのゲートが接続された第１ダミーワード線、及び前記第２ダミートランジスタのゲートが接続された第２ダミーワード線には前記第４電圧と前記第２電圧との略中間の第５電圧を印加し、
前記第２のサブブロックにおいては、前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線には前記第４電圧を印加する一方、前記第１ダミーワード線、及び第２ダミーワード線には前記第５電圧を印加する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリストリングは、
前記メモリトランジスタと直列に接続されデータ記憶には用いられない第３ダミートランジスタと、
前記第３ダミートランジスタと直列に接続されると共に、その一端が前記ドレイン側選択トランジスタに接続されデータ記憶には用いられない第４ダミートランジスタと、
前記メモリトランジスタと直列に接続されデータ記憶には用いられない第５ダミートランジスタと、
前記第５ダミートランジスタと直列に接続され、その一端が前記ソース側選択トランジスタに接続されデータ記憶には用いられない第６ダミートランジスタと
を含み、
前記制御回路は、前記メモリブロック中の少なくとも１つのサブブロックを選択的に消去する消去動作を実行する際、
前記第１のサブブロックにおいては、前記第４ダミートランジスタのゲートが接続された第４ダミーワード線、及び前記第６ダミートランジスタのゲートが接続された第６ダミーワード線に前記第３電圧を印加する一方、前記第３ダミートランジスタのゲートが接続された第３ダミーワード線、及び前記第５ダミートランジスタのゲートが接続された第５ダミーワード線には前記第４電圧と前記第２電圧との略中間の第５電圧を印加し、
前記第２のサブブロックにおいては、前記第４ダミーワード線、及び前記第６ダミーワード線には前記第４電圧を印加する一方、前記第３ダミーワード線、及び前記第５ダミーワード線には前記第５電圧を印加する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項９】
複数の前記第３ダミートランジスタが直列に、１つの前記第４ダミートランジスタに接続されると共に、複数の前記第５ダミートランジスタが直列に、１つの前記第６ダミートランジスタに接続され、
前記制御回路は、前記メモリブロック中の少なくとも１つのサブブロックを選択的に消去する消去動作を実行する際、
前記ビット線に近い側にある前記第３ダミートランジスタほど、それよりも前記ビット線から遠い側にある前記第３ダミートランジスタに比べ、そのゲートに印加される電圧が大きい値に設定され、
前記ソース線に近い側にある前記第５ダミートランジスタほど、それよりも前記ソース線から遠い側にある前記第５ダミートランジスタに比べ、そのゲートに印加される電圧が大きい値に設定される
ことを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１０】
複数のサブブロックの各々の前記第１ダミーワード線、及び前記第２ダミーワード線は、他のサブブロック中の前記第１ダミーワード線、及び前記第２ダミーワード線に共通接続されている請求項７記載の不揮発性半導体記憶装置。
【請求項１１】
前記ドレイン側選択ゲート線又は前記ソース側選択ゲート線と前記ワード線との間の距離は、前記ワード線間の距離に比べ大きくされている請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。また、微細化に伴い、メモリ素子間の距離が近づくことにより、動作時における各メモリ素子間の容量結合による悪影響が大きくなる。つまり、デバイスとしての動作が困難になる可能性が高い。そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した不揮発性半導体記憶装置（積層型の不揮発性半導体記憶装置）が多数提案されている。
【０００３】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層のポリシリコン、及びピラー状の柱状半導体が設けられる。柱状半導体は、ポリシリコン層を貫通するように配置され、その交点部分にメモリセルが形成される。このメモリセルにおいて、柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、トンネル絶縁層を介して設けられ且つ電荷を蓄積する複数の電荷蓄積層が設けられている。さらに、電荷蓄積層の周りにはブロック絶縁層が形成されている。このようにポリシリコン、柱状半導体、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を含む構成は、メモリセルを直列接続したメモリストリングを形成する。
【０００４】
このようなメモリセルを３次元的に配置した従来の半導体記憶装置における消去動作は、ワード線が共通接続されたメモリストリングの集合であるメモリブロックを単位として行われる。従来の積層型半導体記憶装置では、積層数の増加に伴い、１メモリブロック中の複数のメモリストリングに共通に接続されるワード線の数が増え、１メモリブロックに含まれるメモリセル数が大きくなるという問題がある。そのため、メモリブロック単位ではなく、メモリブロック内の一部のメモリセルのみを選択的に消去動作が可能な積層型の半導体記憶装置が望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１７１８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この発明は、メモリブロック内で選択的に消去動作を実行することが可能な積層型の不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以下に説明する実施の形態の不揮発性半導体記憶装置は、複数のメモリブロックを有するメモリセルアレイを備える。複数のメモリブロックの各々には、マトリクス状に配置されそれぞれ電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる複数のメモリストリングが配列される。前記メモリストリングの第１の端部には、ドレイン側選択トランジスタの一端が接続される一方、メモリストリングの第２の端部にはソース側選択トランジスタの一端が接続される。複数のワード線が、複数のメモリブロックの１つに配置される複数のメモリストリングに共通に接続されるように配置される。また、複数のビット線が、それぞれ第１方向に延びて複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に共通に接続される。ソース線は、ソース側選択トランジスタの他端に接続される。ドレイン側選択ゲート線は、前記第１方向とは直交する第２方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設される。ソース側選択ゲート線は、前記第２方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設される。制御回路は、複数の前記メモリブロックに対して印加する電圧を制御する。
複数の前記メモリストリングの各々は、基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する柱状半導体層と、前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、前記電荷蓄積層を介して前記柱状部の側面を取り囲むように形成され、前記メモリトランジスタのゲート及び前記ワード線として機能するワード線導電層とを備える。１本の前記ドレイン側選択ゲート線及び１本の前記ソース側選択ゲート線に共通に接続される複数のドレイン側選択トランジスタ及び複数のソース側選択トランジスタに接続される複数の前記メモリストリングは、サブブロックを構成する。制御回路は、前記メモリブロック中の少なくとも１つのサブブロックを選択的に消去する消去動作を実行する際、選択された第１のサブブロックにおいては、ビット線及びソース線に第１電圧を印加する一方、ワード線には第１電圧よりも小さい第２電圧を印加する。そして、ドレイン側選択ゲート線、及びソース側選択ゲート線には、第１電圧よりも所定の値だけ低い第３電圧を印加して消去動作を行う。一方、選択されたサブブロックと同一のメモリブロック中に存在し非選択とされた第２のサブブロックにおいては、ドレイン側選択ゲート線、及びソース側選択ゲート線には、第１電圧と略同一の第４電圧を印加して消去動作を行わない。。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置の全体構成を示す回路図である。
【図２】図１のメモリセルアレイＡＲ１の概略斜視図である。
【図３Ａ】図１のメモリセルアレイＡＲ１の回路構成を示す等価回路図である。
【図３Ｂ】図１のメモリセルアレイＡＲ１中のメモリブロックＭＢの概略断面図である。
【図３Ｃ】別のメモリセルアレイ中の概略断面図である。
【図４】１つのメモリブロックＭＢ中のメモリユニットＭＵの概略断面図である。
【図５】１つのメモリブロックＭＢの平面図である。
【図６】第１の実施の形態における消去動作を示す。
【図７】第１の実施の形態における消去動作を示す。
【図８】第１の実施の形態における消去動作を示す。
【図９Ａ】第１の実施の形態の各種電圧を発生させるのに好適なチャージポンプ回路及び電圧値調整回路の一例である。
【図９Ｂ】第１の実施の形態に用いられるロウデコーダ２Ａの一例である。
【図１０】第２の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。
【図１１】図１０のメモリセルアレイＡＲ１の概略斜視図である。
【図１２】図１０のメモリセルアレイＡＲ１中の１つのメモリブロックＭＢの概略断面図である。
【図１３】１つのメモリブロックＭＢ中の１つのメモリユニットＭＵの概略断面図である。
【図１４】第２の実施の形態における消去動作を示す。
【図１５Ａ】第２の実施の形態における消去動作を示す。
【図１５Ｂ】第２の実施の形態における消去動作を示す。
【図１６Ａ】第２の実施の形態の変形例における消去動作を示す。
【図１６Ｂ】第２の実施の形態の変形例における消去動作を示す。
【図１７Ａ】第２の実施の形態の各種電圧を発生させるのに好適なチャージポンプ回路及び電圧値調整回路の一例である。
【図１７Ｂ】第２の実施の形態に用いられるロウデコーダ２Ａの一例である。
【図１８Ａ】第３の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。
【図１８Ｂ】第３の実施の形態に用いられるロウデコーダ２Ａの一例である。
【図１９Ａ】第４の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。
【図１９Ｂ】第４の実施の形態に係る不揮発性半導体記憶装置の変形例の全体構成の回路図である。
【図２０】図１９のメモリセルアレイＡＲ１の概略斜視図である。
【図２１】図１９のメモリセルアレイＡＲ１中の１つのメモリブロックＭＢの概略断面図である。
【図２２Ａ】第５の実施の形態に係る不揮発性半導体記憶装置の動作を示す。
【図２２Ｂ】第５の実施の形態に係る不揮発性半導体記憶装置の変形例の動作を示す。
【図２３】第５の実施の形態の各種電圧を発生させるのに好適なチャージポンプ回路の一例である。
【図２４】第６の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。
【図２５】図２４のメモリセルアレイＡＲ１の概略斜視図である。
【図２６】図２４のメモリセルアレイＡＲ１中のメモリブロックＭＢの概略断面図である。
【図２７】第６の実施の形態における消去動作を示す。
【図２８】第６の実施の形態における消去動作を示す。
【図２９】第６の実施の形態の各種電圧を発生させるのに好適なチャージポンプ回路及び電圧値調整回路の一例である。
【図３０】第７の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。
【図３１】図３０のメモリセルアレイＡＲ１の概略斜視図である。
【図３２】第７の実施の形態における消去動作を示す。
【図３３】第７の実施の形態における消去動作を示す。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【００１０】
［第１の実施の形態］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置の回路図である。
【００１１】
図１に示すように、第１の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイＡＲ１、及びその周辺に設けられたロウデコーダ２Ａ、２Ｂ、センスアンプ回路３、カラムデコーダ４及び制御回路ＡＲ２を有する。
【００１２】
メモリセルアレイＡＲ１は、図１に示すように、電気的に書き換え可能なメモリトランジスタＭＴｒ１〜８（メモリセル）が直列接続されたメモリストリングＭＳを複数個配列して構成される。制御回路ＡＲ２は、メモリトランジスタＭＴｒ（ＭＴｒ１〜８）のゲート等へ与える電圧を制御する各種制御回路にて構成されている。
ロウデコーダ２Ａ、２Ｂは、メモリセルアレイＡＲ１の左側、右側にそれぞれ配置され、制御回路ＡＲ２からのアドレス信号に従い、ワード線ＷＬ、選択ゲート線ＳＧＤ、ＳＧＳ及びバックゲート線ＢＧを駆動する。カラムデコーダ４は、制御回路ＡＲ４から供給されるアドレス信号に従い、書き込み及び読み出しを行うアドレスを選択する。センスアンプ回路３は、読み出し動作時において、メモリセルに記憶されているデータを判定する。また、制御回路ＡＲ２からカラムデコーダを介して供給されるアドレス信号に従い、ビット線ＢＬ及びソース線ＳＬを駆動する。
制御回路ＡＲ２は、ワード線ＷＬ、選択ゲート線ＳＧＤ、ＳＧＳ及びバックゲート線ＢＬを駆動するドライバ２０１、ビット線ＢＬ、ソース線ＳＬを駆動するドライバ２０２、電源電圧を所定の昇圧電圧まで昇圧させるチャージポンプ回路２０３、及びアドレスデコーダ２０４を備えている。
制御回路ＡＲ２は、メモリトランジスタＭＴｒにデータを書き込む動作、メモリトランジスタＭＴｒのデータを消去する消去動作、及びメモリトランジスタＭＴｒからデータを読み出す動作を実行する。書き込み動作、読み出し動作の際、選択メモリストリングＭＳに印加される電圧は、従来の積層型フラッシュメモリと略同様である。
【００１３】
メモリセルアレイＡＲ１は、図１に示すように、ｍ列のメモリブロックＭＢを有する。各メモリブロックＭＢは、例えばｎ行２列にマトリクス状に配列されたメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、メモリストリングＭＳのソース側に接続されたソース側選択トランジスタＳＳＴｒ２、及びメモリストリングＭＳのドレイン側に接続されたドレイン側選択トランジスタＳＤＴｒ２、及びバックゲートトランジスタＢＴｒを備える。なお、図１に示す例においては、メモリユニットＭＵの一列目をサブブロックＳＢ１と表記し、その二列目をサブブロックＳＢ２と表記する。図１では、１つのメモリブロックＭＢ中に２つのサブブロックＳＢ１、ＳＢ２が存在する場合を説明するが、勿論これに限定されるものではなく、１つのメモリブロックＭＢ中に３つ又はそれ以上のサブブロックが設けられても良い。
【００１４】
ｍ個のメモリブロックＭＢは、同一のビット線ＢＬを共有している。すなわち、ビット線ＢＬは、図１に示すカラム方向に延び、ｍ個のメモリブロックＭＢ中でカラム方向に一列に並ぶ複数のメモリユニットＭＵ（ドレイン側選択トランジスタＳＤＴｒ）に接続されている。各メモリブロックＭＢ中において、カラム方向に並ぶ２個のメモリユニットＭＵは、同一のビット線ＢＬに共通に接続されている。
【００１５】
また、各メモリブロックＭＢにおいて、２×ｎ個のメモリユニットＭＵは、ワード線ＷＬ及びバックゲート線ＢＧを共有している。また、ロウ方向に並ぶｎ個のメモリユニットＭＵ（すなわち、１つのサブブロック中のメモリユニットＭＵ）は、選択ゲート線ＳＧＤ、選択ゲート線ＳＧＳを共有している。すなわち、１本のドレイン側選択ゲート線ＳＧＤ及び１本のソース側選択ゲート線ＳＧＳに共通に接続される複数のドレイン側選択トランジスタＳＤＴｒ及び複数のソース側選択トランジスタＳＳＴｒに接続される複数のメモリストリングＭＳは、１つのサブブロックを構成する。
【００１６】
メモリセルアレイＡＲ１は、図２の概略斜視図に示すように、データを電気的に記憶するメモリトランジスタＭＴｒを３次元マトリクス状に配列して構成される。すなわち、メモリトランジスタＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向（基板に対して垂直方向）にも配列される。積層方向に並ぶ複数個のメモリトランジスタＭＴｒ１〜８は直列接続され、前述のメモリストリングＭＳを構成する。メモリストリングＭＳの選択/非選択を決定するために、メモリストリングＭＳの一端にはドレイン側選択トランジスタＳＤＴｒ２が接続され、他端にはソース側選択トランジスタＳＳＴｒ２が接続される。このメモリストリングＭＳは、積層方向を長手方向として配列される。なお、詳細な積層構造は、後に説明する。
【００１７】
次に、図３Ａを参照して、メモリセルアレイＡＲ１の回路構成について具体的に説明する。図３Ａは、メモリセルアレイＡＲ１の等価回路図である。
メモリセルアレイＡＲ１は、図３Ａに示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもって配列されカラム方向を長手方向として延びるストライプ状に形成されている。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。
【００１８】
メモリブロックＭＢは、図３Ａに示すように、ロウ方向及びカラム方向にマトリクス状に配列された複数のメモリユニットＭＵを有する。メモリブロックＭＢにおいて、一本のビット線ＢＬには、共通接続された複数のメモリユニットＭＵが設けられている。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ２、及びドレイン側選択トランジスタＳＤＴｒ２を有する。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。
【００１９】
メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜４は、積層方向に直列に接続されている。メモリトランジスタＭＴｒ５〜８も、同様に積層方向に直列に接続されている。メモリトランジスタＭＴｒ１〜８は、その電荷蓄積層に蓄積される電荷の量が変化することで、その閾値電圧が変化する。閾値電圧が変化することにより、メモリトランジスタＭＴｒ１〜８が保持するデータが書き替えられる。バックゲートトランジスタＢＴｒは、最下層のメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。従って、メモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。ソース側選択トランジスタＳＳＴｒ２のドレインは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ８のソース）に接続されている。ドレイン側選択トランジスタＳＤＴｒ２のソースは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ１のドレイン）に接続されている。
【００２０】
１つのメモリブロックＭＢ中の２×ｎ個のメモリトランジスタＭＴｒ１のゲートは、ロウ方向に延びる１本のワード線ＷＬ１に共通接続されている。同様に、２×ｎ個のメモリトランジスタＭＴｒ２〜８のゲートは、各々、ロウ方向に延びる１本のワード線ＷＬ２〜８に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列された２×ｎ個のバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。
【００２１】
ロウ方向に一列に配列されたｎ個のソース側選択トランジスタＳＳＴｒ２のゲートは、ロウ方向に延びる１本のソース側選択ゲート線ＳＧＳ２に共通接続されている。また、ソース側選択トランジスタＳＳＴｒ２のソースは、ロウ方向に延びるソース線ＳＬに接続されている。
【００２２】
ロウ方向に一列に配列されたｎ個のドレイン側選択トランジスタＳＤＴｒ２のゲートは、ロウ方向に延びる１本のドレイン側選択ゲート線ＳＧＤ２に共通接続されている。ドレイン側選択トランジスタＳＤＴｒ２のドレインは、カラム方向に延びるビット線ＢＬに接続されている。
【００２３】
次に、図３Ｂ、図４及び図５を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図３ＢはメモリブロックＭＢのカラム方向の概略の断面図である。また図４は、１つのメモリユニットＭＵの概略の断面図であり、図５は、メモリブロックＭＢの平面図である。
【００２４】
メモリセルアレイＡＲ１は、図３Ｂに示すように、基板１０上にバックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲートトランジスタ層２０は、バックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒ１〜８（メモリストリングＭＳ）として機能する。選択トランジスタ層４０は、ソース側選択トランジスタＳＳＴｒ２、ドレイン側選択トランジスタＳＤＴｒ２として機能する。配線層５０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００２５】
バックゲートトランジスタ層２０は、図４に示すように、バックゲート導電層２１を有する。バックゲート導電層２１は、バックゲート線ＢＧとして機能すると共に、バックゲートトランジスタＢＴｒのゲートとして機能する。
【００２６】
バックゲート導電層２１は、基板１０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層２１は、メモリブロックＭＢ毎に分断されている。バックゲート導電層２１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２７】
バックゲート導電層２０は、図４に示すように、バックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール２２は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００２８】
メモリトランジスタ層３０は、図４に示すように、バックゲート導電層２０の上層に形成されている。メモリトランジスタ層３０は、ワード線導電層３１ａ〜３１ｄを有する。ワード線導電層３１ａ〜３１ｄは、各々、ワード線ＷＬ１〜８として機能すると共に、及びメモリトランジスタＭＴｒ１〜８のゲートとして機能する。
【００２９】
ワード線導電層３１ａ〜３１ｄは、層間絶縁層（図示略）を挟んで積層されている。ワード線導電層３１ａ〜３１ｄは、カラム方向に所定ピッチをもってロウ方向を長手方向として延びるように形成されている。ワード線導電層３１ａ〜３１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３０】
メモリトランジスタ層３０は、図３Ｂに示すように、メモリホール３２を有する。メモリホール３２は、ワード線導電層３１ａ〜３１ｄ、及び図示しない層間絶縁層を貫通するように形成されている。メモリホール３２は、バックゲートホール２２のカラム方向の端部近傍に整合するように形成されている。
なお、図３Ｂでは、ビット線ＢＬ方向に並ぶ２つのメモリストリングＭＳが同じワード線配線層３１ａ〜３１ｄに共通接続される例を示したが、図３Ｃに示すように、ビット線ＢＬ方向に並ぶメモリストリングＭＳが、メモリストリングＭＳ毎に互いに分断されたワード線配線層３１ａ〜３１ｄに接続されるような構成も採用可能である。
【００３１】
また、バックゲートトランジスタ層２０、及びメモリトランジスタ層３０は、図４に示すように、メモリゲート絶縁層３３、及びメモリ半導体層３４を有する。メモリ半導体層３４は、メモリトランジスタＭＴｒ１〜ＭＴｒ８（メモリストリングＭＳ）のボディとして機能する。
【００３２】
メモリゲート絶縁層３３は、図４に示すように、バックゲートホール２２及びメモリホール３２の側面に所定の厚みをもって形成されている。メモリゲート絶縁層３３は、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、及びトンネル絶縁層３３ｃを有する。電荷蓄積層３３ｂが電荷を蓄積することによりメモリトランジスタＭＴｒ１〜８の閾値電圧が変化し、これによりメモリトランジスタＭＴｒが保持するデータを書き換えられる。
【００３３】
ブロック絶縁層３３ａは、図４に示すように、バックゲートホール２２及びメモリホール３２の側面に所定の厚みをもって形成されている。電荷蓄積層３３ｂは、ブロック絶縁層３３ａの側面に所定の厚みをもって形成されている。トンネル絶縁層３３ｃは、電荷蓄積層３３ｂの側面に所定の厚みをもって形成されている。ブロック絶縁層３３ａ、及びトンネル絶縁層３３ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。
【００３４】
メモリ半導体層３４は、トンネル絶縁層３３ｃの側面に接するように形成されている。メモリ半導体層３４は、バックゲートホール２２、及びメモリホール３３を埋めるように形成されている。メモリ半導体層３４は、ロウ方向からみてＵ字状に形成されている。メモリ半導体層３４は、基板１０に対して垂直方向に延びる一対の柱状部３４ａ、及び一対の柱状部３４ａの下端を連結する連結部３４ｂを有する。メモリ半導体層３４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３５】
上記バックゲートトランジスタ層２０の構成を換言すると、メモリゲート絶縁層３３は、連結部３４ｂを取り囲むように形成されている。バックゲート導電層２１は、メモリゲート絶縁層３３を介して連結部３４ｂを取り囲むように形成されている。また、上記メモリトランジスタ層３０の構成を換言すると、メモリゲート絶縁層３３は、柱状部３４ａを取り囲むように形成されている。ワード線導電層３１ａ〜３１ｄは、メモリゲート絶縁層３３を介して柱状部３４ａを取り囲むように形成されている。
【００３６】
選択トランジスタ層４０は、図３Ｂに示すように、ソース側導電層４５ａ、及びドレイン側導電層４５ｂを有する。ソース側導電層４５ａは、ソース側選択ゲート線ＳＧＳ２として機能すると共に、ソース側選択トランジスタＳＳＴｒ２のゲートとして機能する。ドレイン側導電層４５ｂは、ドレイン側選択ゲート線ＳＧＤ２として機能すると共に、ドレイン側選択トランジスタＳＤＴｒ２のゲートとして機能する。
【００３７】
ソース側導電層４５ａは、半導体層４８ａの周囲に形成され、ドレイン側導電層４５ｂは、ソース側導電層４５ａと同層であって、同様に半導体層４８ｂの周囲に形成されている。ソース側導電層４５ａ、及びドレイン側導電層４５ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３８】
選択トランジスタ層４０は、図４に示すように、ソース側ホール４６ａ、ドレイン側ホール４６ｂを有する。ソース側ホール４６ａは、ソース側導電層４５ａを貫通するように形成されている。ドレイン側ホール４６ｂは、ドレイン側導電層４５ｂを貫通するように形成されている。ソース側ホール４６ａ及びドレイン側ホール４６ｂは、各々、メモリホール３２と整合する位置に形成されている。
【００３９】
選択トランジスタ層４０は、図４に示すように、ソース側ゲート絶縁層４７ａ、ソース側柱状半導体層４８ａ、ドレイン側ゲート絶縁層４７ｂ、及びドレイン側柱状半導体層４８ｂを有する。ソース側柱状半導体層４８ａは、ソース側選択トランジスタＳＳＴｒ２のボディとして機能する。ドレイン側柱状半導体層４８ｂは、ドレイン側選択トランジスタＳＤＴｒ２のボディとして機能する。
【００４０】
なお、ソース側導電層４５ａ又はドレイン側導電層４５ｂとワード線導電層３１ｄとの間の距離Ｄｓｍは、ワード線導電層３１ａ〜ｄ間の距離Ｄｍｍに比べ、例えば２倍〜３倍程度の距離を有する。これは、誤消去動作を防止するためである。すなわち、消去動作の際には、後述するように、ソース側導電層４５ａ又はドレイン側導電層４５ｂに高電圧が与えられる一方、ワード線導電層３１ａ〜ｄには接地電圧Ｖｓｓが与えられる。この場合に、ソース側導電層４５ａ又はドレイン側導電層４５ｂの直下の柱状部３４ｂは、容量カップリングにより消去電圧Ｖｅｒａ近くまで上昇するが、ワード線導電層３１ｄの直下の柱状部３４ｂの電位は、ほぼ０Ｖのままである。このため、ソース側導電層４５ａ又はドレイン側導電層４５ｂとワード線導電層３１ｄとの間の距離が短いと、ソース側導電層４５ａ又はドレイン側導電層４５ｂの直下の柱状部４８ｂとワード線導電層３１ｄの直下の柱状部３４ａとの間に強い電場が発生し、これによりＧＩＤＬ電流が発生し、非選択メモリブロックでデータの誤消去がなされることがある。従って、ソース側導電層４５ａ又はドレイン側導電層４５ｂとワード線導電層３１ｄとの間の距離Ｄｓｍは、ワード線導電層３１ａ〜ｄ間の距離Ｄｍｍに比べ大きくとる必要がある。
【００４１】
配線層５０は、図４に示すように、選択トランジスタ層４０の上層に形成されている。配線層５０は、ソース線層５１、及びビット線層５２を有する。ソース線層５１は、ソース線ＳＬとして機能する。ビット線層５２は、ビット線ＢＬとして機能する。
【００４２】
ソース線層５１は、ロウ方向に延びる板状に形成されている。ソース線層５１は、カラム方向に隣接する一対のソース側柱状半導体層４８ａの上面に接するように形成されている。ビット線層５２は、ドレイン側柱状半導体層４８ｂの上面に接し、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。ソース線層５１、及びビット線層５２は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属にて構成されている。
【００４３】
次に、図５を参照して、ソース側導電層４５ａ、及びドレイン側導電層４５ｂの形状について詳しく説明する。図５は、ソース側導電層４５ａ、及びドレイン側導電層４５ｂを示す上面図である。
【００４４】
ソース側導電層４５ａ、ドレイン側導電層４５ｂは、図５に示すように、各々、垂直方向からみて櫛歯状に形成されている。ソース側導電層４５ａは、ロウ方向に並ぶ複数のソース側柱状半導体層４８ａを取り囲む複数の直線部４５１ａと、複数の直線部４５１ａの端部を連結する直線部４５２ａとを備える。このように、ビット線ＢＬ方向に並ぶメモリストリングＭＳに接続されるワード線は、メモリブロック毎に互いに、共通接続されている。これは、ワード線ＷＬ、選択ゲート線ＳＧＤ、ＳＧＳおよびバックゲート線ＢＧの信号をロウデコーダ等の周辺回路部分へ接続するための金属配線の数を減らす必要があるからである。
【００４５】
同様に、ドレイン側導電層４５ｂは、ロウ方向に並ぶ複数のドレイン側柱状半導体層４８ｂを取り囲む複数の直線部４５１ｂと、複数の直線部４５１ｂの端部を連結する直線部４５２ｂとを備える。図５に示すように、４つの直線部４５１ａと、２つの直線部４５１ｂとが、カラム方向に交互に設けられている。ただし、４本の直線部４５１ａのうちの２本はダミー配線である。なお、図３Ｃのような構成の場合、直線部４５１ａのダミー配線は不要である。
【００４６】
次に、本実施の形態に係る不揮発性半導体記憶装置における消去動作を、図６〜図８を参照して説明する。図６、及び図７は、メモリセルアレイＡＲ１の等価回路図と共に、各部に印加される電圧を示している。図８は、電圧の印加タイミングを示すタイミングチャートである。ここでは、１つのメモリブロックＭＢ内の２つのサブブロックのうち、サブブロックＳＢ１を選択的に消去対象とする、サブブロック単位での消去動作を実行するものとする。このとき、サブブロックＳＢ２は消去対象とせず、その中のメモリセルのデータの消去を禁止する。２つのサブブロックＳＢ１、ＳＢ２は、共に同一のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬに接続されている一方、ドレイン側選択ゲート線ＳＧＤ２、ソース側選択ゲート線ＳＧＳ２はそれぞれ個別に有している。なお、以下の説明では、サブブロックＳＢ１中の選択ゲート線ＳＧＤ２、ＳＧＳ２は、ＳＧＤ２１、ＳＧＳ２１と称し、同様にサブブロックＳＢ２中の選択ゲート線ＳＧＤ２、ＳＧＳ２は、ＳＧＤ２２、ＳＧＳ２２と称する。
【００４７】
消去対象として選択されたサブブロックＳＢ１では、図８に示すように、時刻ｔ１にビット線ＢＬ、ソース線ＳＬをそれぞれ消去電圧Ｖｅｒａ（２０Ｖ程度）に設定する。一方で、ワード線ＷＬには、接地電圧Ｖｓｓ（０Ｖ）を与える。そして、ドレイン側選択ゲート線ＳＧＤ２１、ソース側選択ゲート線ＳＧＳ２１には、時刻ｔ３において、それぞれ消去電圧Ｖｅｒａよりも電圧ΔＶ（例えば５〜８Ｖ）程度低い電圧Ｖｅｒａ−ΔＶを与える。これにより、サブブロックＳＢ１のドレイン側選択トランジスタＳＤＴｒ２のビット線ＢＬ側の端部、及びソース側選択トランジスタＳＳＴｒ２のソース線ＳＬ側の端部ではＧＩＤＬ電流（Gate Induced Drain Leakage Current）が発生し（図７参照）、ビット線ＢＬ、ソース線ＳＬに与えられた消去電圧Ｖｅｒａは、サブブロックＳＢ１中のメモリユニットＭＵのボディに転送される。これにより、ボディの電圧Ｖｅｒａと、ワード線ＷＬの電圧Ｖｓｓとの電位差により、サブブロックＳＢ１での消去動作が実行される。
【００４８】
一方、非選択で消去を禁止されるサブブロックＳＢ２では、ビット線ＢＬ、ソース線ＳＬは、サブブロックＳＢ１と共有しているため、時刻ｔ１において消去電圧Ｖｅｒａ（２０Ｖ程度）に設定される。しかし、時刻ｔ２においてドレイン側選択ゲート線ＳＧＤ２２、及びソース側選択ゲート線ＳＧＳ２２は、消去電圧Ｖｅｒａと略同一の電圧Ｖｅｒａ’が印加され、これにより、ソース線ＳＬとソース側選択ゲート線ＳＧＳ間、及びビット線ＢＬとドレイン側選択ゲート線ＳＧＤ間に高い電圧がかからなくなり、ＧＩＤＬ電流の発生が禁止される。
【００４９】
図９Ａは、本実施の形態の各種電圧を発生させるのに好適なチャージポンプ回路及び電圧値調整回路の一例である。発振器１０１はクロック信号を発生させ、チャージポンプ回路１０２は、このクロック信号を入力されて電源電圧Ｖｄｄを消去電圧Ｖｅｒａまで昇圧させる。電圧Ｖｅｒａ’、及びＶｅｒａ−ΔＶの電圧値は、ダイオード接続のトランジスタを直列接続してなる電圧値調整回路１０３により調整される。また、差動増幅器１０６、及び分割抵抗１０７、１０８により構成される電圧判定回路により、電圧Ｖｅｒａが所定の値まで上昇したか否かが判断され、差動増幅器１０６の出力信号に基づき、発振器１０１の動作が停止される。
【００５０】
なお、選択されたメモリブロックでは、上述の電圧を選択ゲート線ＳＧＤ２、ＳＧＳ２に供給するが、非選択のメモリブロックでは、選択ゲート線ＳＧＤ２、ＳＧＳ２を、フローティング状態に維持するのが好適である。そのような電圧制御を行うためのロウデコーダ２Ａの一例を、図９Ｂに示す（ロウデコーダ２Ｂも略同様の構成であるので、ロウデコーダ２Ａのみを説明する）。このロウデコーダ２Ａは、アドレス判定回路１１１と、転送トランジスタ群１１２とを有する。アドレス判定回路１１１は、ブロックアドレス信号（Ｂｌｏｃｋ  Ａｄｒs）に基づいて、選択ブロックにおいては、電圧Ｖｅｒａ’、又はＶｅｒａ−ΔＶの供給を切り換える転送トランジスタ１１２ａを導通させる。一方、非選択のブロックにおいては、電源電圧Ｖｄｄを供給する転送トランジスタ１１２ｂのゲートに電圧Ｖｄｄを供給し、選択ゲート線ＳＧＤ２、ＳＧＳ２を電源電圧Ｖｄｄ−Ｖｔｈまで充電する。その後、ビット線ＢＬとソース線ＳＬが電圧Ｖｅｒａまで上昇する時に、選択ゲート線ＳＧＤ２とＳＧＳ２の電圧は、容量カップリングで上昇するため、転送トランジスタ１１２ｂは非導通状態となる。その結果、選択ゲート線ＳＧＤ２とＳＧＳ２はフローティング状態となる。
【００５１】
［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体装置について説明する。
図１０は、第２の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。図１１は、第２の実施の形態に係る不揮発性半導体装置のメモリセルアレイＡＲ１の概略斜視図である。なお、第１の実施の形態と同様の構成については同一の符号を付し、以下ではその詳細な説明は省略する。
【００５２】
この実施の形態では、メモリユニットＭＵが、ビット線ＢＬ、ソース線ＳＬに接続される選択トランジスタＳＤＴｒ２、ＳＳＴｒ２に加え、これらと直列接続された別の選択トランジスタＳＤＴｒ１、ＳＳＴｒ１を備えている。選択トランジスタＳＤＴｒ１、ＳＳＴｒ１は、選択トランジスタＳＤＴｒ２、ＳＳＴｒ２とメモリストリングＭＳとの間に接続されている。このように直列接続された２つの選択トランジスタを設けるのは、上述のように選択ゲート線ＳＧＤ２、又はＳＧＳ２とワード線ＷＬとの間の電位差により非選択ブロックにおいてＧＩＤＬ電流が発生することを防止するためである。以下では、選択トランジスタＳＤＴｒ２、ＳＳＴｒ２を「第２ドレイン側選択トランジスタＳＤＴＲｒ２」、「第２ソース側選択トランジスタＳＳＴｒ２」と称し、選択トランジスタＳＤＴｒ１、ＳＳＴｒ１を「第１ドレイン側選択トランジスタＳＤＴＲｒ１」、「第１ソース側選択トランジスタＳＳＴｒ１」と称する。
【００５３】
図１２に示すように、第１ドレイン側選択トランジスタＳＤＴｒ１、第１ソース側選択トランジスタＳＳＴｒ１は、それぞれソース側導電層４１ａ、及びドレイン側導電層４１ｂを有する。ソース側導電層４１ａは、第１ソース側選択トランジスタＳＳＴｒ１のソース側選択ゲート線ＳＧＳ１として機能する。ドレイン側導電層４１ｂは、ドレイン側選択トランジスタＳＤＴｒ１のドレイン側選択ゲート線ＳＧＤ１として機能する。
【００５４】
図１３に示すように、ソース側導電層４１ａは、ゲート絶縁膜４３ａを介して半導体層４８ａの周囲に形成され、ドレイン側導電層４１ｂは、ソース側導電層４１ａと同層であって、同様ゲート絶縁膜４３ｂを介して半導体層４８ｂの周囲に形成されている。ソース側導電層４１ａ、及びドレイン側導電層４１ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００５５】
次に、本実施の形態に係る不揮発性半導体記憶装置における消去動作を、図１４、図１５Ａ、１５Ｂを参照して説明する。図１４、図１５Ａは、メモリセルアレイＡＲ１の等価回路図と共に、各部に印加される電圧を示している。図１５Ｂは、電圧の印加タイミングを示すタイミングチャートである。ここでも、１つのメモリブロックＭＢ内の２つのサブブロックのうち、サブブロックＳＢ１を消去対象とする一方、サブブロックＳＢ２は消去禁止とする。また、以下の説明では、
サブブロックＳＢ１中の選択ゲート線ＳＧＤ２、ＳＧＳ２は、ＳＧＤ２１、ＳＧＳ２１と称し、サブブロックＳＢ１中の選択ゲート線ＳＧＤ１、ＳＧＳ１は、ＳＧＤ１１、ＳＧＳ１１と称する。同様にサブブロックＳＢ２中の選択ゲート線ＳＧＤ２、ＳＧＳ２は、ＳＧＤ２２、ＳＧＳ２２と称し、サブブロックＳＢ２中の選択ゲート線ＳＧＤ１、ＳＧＳ１は、ＳＧＤ１２、ＳＧＳ１２と称する。
【００５６】
消去対象として選択されたサブブロックＳＢ１では、時刻ｔ１にビット線ＢＬ、ソース線ＳＬをそれぞれ消去電圧Ｖｅｒａ（２０Ｖ程度）に設定する。一方で、ワード線ＷＬには、接地電圧Ｖｓｓ（０Ｖ）を与える。そして、第２ドレイン側選択ゲート線ＳＧＤ２１、第２ソース側選択ゲート線ＳＧＳ２１には、時刻ｔ３において、それぞれ消去電圧Ｖｅｒａよりも電圧ΔＶ（例えば５〜８Ｖ）程度低い電圧Ｖｅｒａ−ΔＶを与える。これにより、サブブロックＳＢ１のドレイン側選択トランジスタＳＤＴｒ２のビット線ＢＬ側の端部、及びソース側選択トランジスタＳＳＴｒ２のソース線ＳＬ側の端部ではＧＩＤＬ電流（Gate Induced Drain Leakage Current）が発生し（図１５Ａ参照）、ビット線ＢＬ、ソース線ＳＬに与えられた消去電圧Ｖｅｒａは、サブブロックＳＢ１中のメモリユニットＭＵのボディに転送される。これにより、ボディの電圧Ｖｅｒａと、ワード線ＷＬの電圧Ｖｓｓとの電位差により、サブブロックＳＢ１での消去動作が実行される。一方、ドレイン側選択ゲート線ＳＧＤ１１、ソース側選択ゲート線ＳＧＳ１１には、時刻ｔ３において、消去電圧Ｖｅｒａ’と接地電圧Ｖｓｓとの略中間の大きさを有する電圧Ｖｍｉｄ（例えば１０Ｖ程度）が与えられる。
【００５７】
非選択で消去を禁止されるサブブロックＳＢ２では、時刻ｔ２においてドレイン側選択ゲート線ＳＧＤ２２、及びソース側選択ゲート線ＳＧＳ２２には、消去電圧Ｖｅｒａと略同一の電圧Ｖｅｒａ’が印加され、これによりＧＩＤＬ電流の発生が禁止される。加えて、ドレイン側選択ゲート線ＳＧＤ１２、及びソース側選択ゲート線ＳＧＳ１２には、時刻ｔ２において、消去電圧Ｖｅｒａ’と接地電圧Ｖｓｓとの略中間の大きさを有する電圧Ｖｍｉｄ（例えば１０Ｖ程度）を印加する。これにより、小さな配線ピッチで隣接する複数の配線間で印加される電圧の差違が小さくなるので、ＧＩＤＬ電流が発生する虞を小さくすることができる。すなわち、非選択のサブブロックＳＢ２における誤消去の発生の虞を小さくすることができる。
なお、図１６Ａ、図１６Ｂに示すように、選択ゲート線ＳＧＤ１１、ＳＧＳ１１に与える電圧を、選択ゲート線ＳＧＤ２１、ＳＧＳ２２と同様に電圧Ｖｅｒａ−ΔＶとしてもよい。
【００５８】
図１７Ａは、上述の電圧Ｖｍｉｄを発生させるための回路の一例である。図９Ａの回路との差違は、電圧Ｖｍｉｄを生成するため、レベルシフタ１１１、ＮＭＯＳトランジスタ１１２、分割抵抗１１３及び１１４、差動増幅器１１５を備えている点である。ＮＭＯＳトランジスタ１１２はドレインに電圧Ｖｅｒａ’を与えられ、ソースは、分割抵抗１１３及び１１４の一端に接続されている。ソースに発生する電圧が、電圧Ｖｍｉｄである。分割抵抗１１３及び１１４の他端は接地されており、分割抵抗１１３及び１１４の接続ノードが、差動増幅器１１５の一入力端子に接続されている。差動増幅器１１５の出力端子がレベルシフタ１１１に接続され、レベルシフタ１１１の出力端子は、ＮＭＯＳトランジスタ１１２のゲートに接続されている。
この回路構成によれば、ＮＭＯＳトランジスタ１１２のソースに発生する電圧Ｖｍｉｄは、電圧Ｖｅｒａ’とほぼ同じタイミングで立ち上がる。そして、この電圧Ｖｍｉｄが所望の電圧に達したかどうかの判定を、分割抵抗１１３，１１４と差動増幅器１１５で行う。電圧Ｖｍｉｄが所望の電圧に達すると、差動増幅器１１５は出力信号ｂＥＮ２を”Ｈ”に切り替える。これにより、レベルシフタ１１１の出力信号Ｖｏｕｔは”Ｌ”となり、ＮＭＯＳトランジスタ１１２が非導通状態（ＯＦＦ）に切り替わる。逆に、電圧Ｖｍｉｄが所望の電圧未満に低下すると、レベルシフタ１１１の出力信号Ｖｏｕｔは”Ｈ”となり、ＮＭＯＳトランジスタ１１２は導通状態（ＯＮ）に切り替わる。このような動作が繰り返されることにより、電圧Ｖｍｉｄが一定値に維持される。
図１７Ｂに、本実施の形態で利用されるロウデコーダ２Ａの一例を示す。図９Ｂとの相違点は、選択ゲート線ＳＧＤ１１、ＳＧＤ１２に電圧Ｖｍｉｄを供給するための転送トランジスタ１１２ｃが設けられていることである。選択ゲート線ＳＧＤ１１、ＳＧＤ１２はメモリストリングＭＳの選択/非選択を制御する必要がないので、非選択時に必要になる転送トランジスタ１１２ｂに相当するプルダウントランジスタを設ける必要はない。
【００５９】
［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体装置について説明する。
図１８Ａは、第３の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。この第３実施の形態は、第２の実施の形態と同様に、メモリユニットＭＵが、第２選択トランジスタＳＤＴｒ２、ＳＳＴｒ２に加え、ドレイン側選択トランジスタＳＤＴｒ１、ＳＳＴｒ１を備えている。ただし、この第３の実施の形態では、各ブロック内で第１ドレイン側選択ゲート線ＳＧＤ１、及び第１ソース側選択ゲート線ＳＧＳ１が、いずれも複数のサブブロックＳＢ間で共通接続されており、この点において第２の実施の形態と異なっている。その他の構成や、各種動作は上記の実施の形態と略同様である。図１５Ａ、図１５Ｂに示すような電圧を印加することにより、上記の別の実施の形態と同様の消去動作を行うことができる。
図１８Ｂに、本実施の形態で利用されるロウデコーダ２Ａの一例を示す。図１７Ｂとの相違点は、選択ゲート線ＳＧＤ１１、ＳＧＤ１２に電圧Ｖｍｉｄを供給するための転送トランジスタ１１２ｃが１つだけ設けられていることである。
【００６０】
［第４の実施の形態］
次に、第４の実施の形態に係る不揮発性半導体装置について説明する。
図１９Ａは、第４の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図であり、図１９Ｂはその変形例である。また、図２０はメモリセルアレイＡＲ１の概略斜視図である。この第４の実施の形態は、第１の実施の形態と同様に、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒは、１つのメモリユニットＭＵにおいて各１個ずつ設けられている。ただし、この第４の実施の形態では、ドレイン側選択トランジスタＳＤＴｒ又はソース側選択トランジスタＳＳＴｒとメモリトランジスタＭＴｒとの間にダミーメモリトランジスタＤＭＳＳ、ＤＭＤＳが設けられている点で、第１の実施の形態と異なっている。ダミートランジスタＤＭＳＳ、ＤＭＤＳは、メモリストリングＭＳの一部を構成し、通常のメモリトランジスタＭＴｒと同様の構造を有しているが、データ記憶用には用いられず、その閾値電圧は一定値（例えば常に消去レベル）に維持されている。
【００６１】
図２１に示すように、ダミートランジスタＤＭＳＳは、メモリ半導体層３４の柱状部３４ａの周囲に形成された、メモリトランジスタＭＴｒと同様のメモリゲート絶縁層３３と、及び柱状部３４ａの周囲にメモリゲート絶縁層３３を挟んで設けられたダミーワード線導電層３１ｅとを備えている。ダミーワード線導電層３１ｅは、例えばポリシリコンから形成され、ダミーワード線ＤＷＬＳとして機能する。
同様に、ダミートランジスタＤＭＤＳは、メモリ半導体層３４の柱状部３４ａの周囲に形成されたメモリゲート絶縁層３３と、及び柱状部３４ａの周囲にメモリゲート絶縁層３３を挟んで設けられたダミーワード線導電層３１ｅとを備えている。ダミーワード線導電層３１ｅは、ダミーワード線ＤＷＬＤとして機能する。
【００６２】
この第４の実施の形態の消去動作は、第２の実施の形態と略同様にして実行することができる。すなわち、第２の実施の形態において第１ドレイン側選択ゲート線ＳＧＤ１及び第１ソース側選択ゲート線ＳＧＳ１に印加される電圧を、そのままダミーワード線ＤＷＬＤ、ＤＷＬＳに印加し、他の配線への印加電圧は、第２の実施の形態と同様とすることにより、サブブロックＳＢ単位での消去動作を実行することができる。
すなわち、図１９Ａの構成の場合には、図１５Ａ、１６Ａに示されたような電圧を各部に印加すればよい。図１９Ｂの構成のようにダミーワード線ＤＷＬＤ、及びＤＷＬＳが複数のサブブロックＳＢ間で共通接続されている構成の場合には、図１６Ａに示されたような電圧を各部に印加すればよい。
【００６３】
［第５の実施の形態］
次に、第５の実施の形態に係る不揮発性半導体装置について説明する。
装置の構成は第２の実施の形態と略同様であるので、説明は省略する。
消去動作も、各部に最終的に印加される電圧は第２の実施の形態と同様である。ただし、この実施の形態では、図２２Ａに示すように、各部の電圧を例えば電圧Ｖｅｒａ、Ｖｅｒａ−ΔＶ等に上昇させる前に電圧Ｖｍｉｄに上昇させ、その後目標電圧Ｖｅｒａ、Ｖｅｒａ−ΔＶに上昇させる点で、第２の実施の形態と異なっている。
なお、図２２Ｂに示すように、選択ゲート線ＳＧＤ１１、ＳＧＳ１１に最終的に与える電圧は、電圧Ｖｅｒａ−ΔＶの代わりに、電圧Ｖｍｉｄとしてもよい。
【００６４】
図２３は、この実施の形態で利用され得るチャージポンプ回路の一例である。この実施の形態では、電圧Ｖｍｉｄの発生タイミングには任意性があるため、図２３に示すように、電圧Ｖｍｉｄは、独立の発振器１０１’及びチャージポンプ回路１０２’を用いて発生させることができる。
【００６５】
[第６の実施の形態]
次に、第６の実施の形態に係る不揮発性半導体装置について、図２４〜図２５を参照して説明する。図２４は、第６の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。図２５、図２６は、それぞれ第６の実施の形態に係る不揮発性半導体装置のメモリセルアレイＡＲ１の概略斜視図及び断面図である。なお、第１、第２の実施の形態と同様の構成については同一の符号を付し、以下ではその詳細な説明は省略する。図２５、図２６では、メモリセルアレイの構造を一部省略して図示しているが、メモリセルアレイの構造は、前述の実施の形態と同様である。
【００６６】
この実施の形態は、第２ドレイン側選択トランジスタＳＤＴｒ２、及び第２ソース側選択トランジスタＳＳＴｒ２に加え、これらとそれぞれ直列接続された複数（例えば２個）の第１ドレイン側選択トランジスタＳＤＴｒ１、ＳＤＴｒ１’、及び複数（例えば２個）の第１ソース側選択トランジスタＳＳＴｒ１、ＳＳＴｒ１’を備えている。選択トランジスタＳＤＴｒ１、ＳＤＴｒ１’は、選択トランジスタＳＤＴｒ２とメモリストリングＭＳとの間に直列接続されている。選択トランジスタＳＳＴｒ１、ＳＳＴｒ１’は、選択トランジスタＳＳＴｒ２とメモリストリングＭＳとの間に直列接続されている。その他の部分の構成は、第２の実施の形態の構成（図１１、図１２、図１３）と略同一であるので、重複する説明は省略する。
【００６７】
次に、この第６の実施の形態に係る不揮発性半導体記憶装置における消去動作を、図２７、図２８を参照して説明する。ここでは、第２の実施の形態での説明と同様に、１つのメモリブロックＭＢ内の２つのサブブロックのうち、サブブロックＳＢ１を消去対象とする一方、サブブロックＳＢ２は消去禁止する場合を説明する。サブブロックＳＢ１中の選択ゲート線ＳＧＤ２、ＳＧＳ２は、ＳＧＤ２１、ＳＧＳ２１と称し、サブブロックＳＢ１中の選択ゲート線ＳＧＤ１、ＳＧＳ１、ＳＧＤ１’、ＳＧＳ１’は、それぞれＳＧＤ１１、ＳＧＳ１１、ＳＧＤ１１’、ＳＧＳ１１’と称する。同様にサブブロックＳＢ２中の選択ゲート線ＳＧＤ２、ＳＧＳ２は、ＳＧＤ２２、ＳＧＳ２２と称し、サブブロックＳＢ２中の選択ゲート線ＳＧＤ１、ＳＧＳ１、ＳＧＤ１’、ＳＧＳ１’は、それぞれＳＧＤ１２、ＳＧＳ１２、ＳＧＤ１２’、ＳＧＳ１２’と称する。
【００６８】
消去動作のために各部に最終的に印加される電圧は第２の実施の形態と略同様である。ただし、この実施の形態では、第５の実施の形態と同様に、各部の電圧を例えば電圧Ｖｅｒａ、Ｖｅｒａ−ΔＶ、Ｖｅｒａ’に上昇させる前に、消去電圧Ｖｅｒａ’と接地電圧Ｖｓｓとの略中間の大きさを有する中間電圧Ｖｍｉｄ１に上昇させ、その後目標電圧Ｖｅｒａ、Ｖｅｒａ−ΔＶ、Ｖｅｒａ’に上昇させる。なお、第２の実施の形態の如く、中間電圧Ｖｍｉｄ１に上昇させるのを省略し、接地電圧から直接に目標電圧Ｖｅｒａ、Ｖｅｒａ−ΔＶ、Ｖｅｒａ’へ上昇させるような制御を行うことも可能である。
【００６９】
この実施の形態の１つのメモリストリングＭＳは、直列接続された２つの第１ドレイン側選択トランジスタＳＧＤ１、ＳＧＤ１’を有すると共に、直列接続された２つの第１ソース側選択トランジスタＳＧＳ１、ＳＧＳ１’を有している。
選択サブブロックＳＢ１、非選択サブブロックＳＢ２のいずれにおいても、第１ドレイン側選択トランジスタＳＧＤ１（ＳＧＤ１１、ＳＧＤ１２）、第１ソース側選択トランジスタＳＧＳ１（ＳＧＳ１１，ＳＧＳ１２）には、電圧Ｖｍｉｄ１が与えられる一方、第１ドレイン側選択トランジスタＳＧＤ１’（ＳＧＤ１１’、ＳＧＤ１２’）、第１ソース側選択トランジスタＳＧＳ１’ （ＳＧＳ１１’、ＳＧＳ１２’）には、この電圧Ｖｍｉｄ１よりも小さい電圧Ｖｍｉｄ２（＜Ｖｍｉｄ１）が与えられる（図２８参照）。これにより、小さな配線ピッチで隣接する複数の配線間で印加される電圧の差違が、上述の実施形態と比べても更に小さくなるので、ＧＩＤＬ電流が発生する虞を小さくすることができる。
【００７０】
図２９は、この実施の形態で利用され得るチャージポンプ回路の一例である。図２９の上方に示されている、電圧Ｖｅｒａ、Ｖｅｒａ’及びＶｅｒａ−ΔＶを発生させる回路は、図２３と同様の構成である。また、図２９の下方に示される回路は、電圧Ｖｍｉｄ１、Ｖｍｉｄ２を発生させるための回路である。図２３の下方の回路と同一の構成要素については同一の符号を付しているので、詳細な説明は省略する。更に、図２９の下方の回路では、電圧Ｖｍｉｄ２を発生させるため、レベルシフタ回路１１１’、ＮＭＯＳトランジスタ１１２’、分割抵抗１１３’、１１４’及び差動増幅回路１１５’を備えている。これらは、図１７Ａに示すレベルシフタ回路１１１、ＮＭＯＳトランジスタ１１２、分割抵抗１１３、１１４及び差動増幅回路１１５と同様であるので、詳細な説明は省略する。
なお、上記の説明では、第１ドレイン側選択トランジスタＳＤＴｒ１、第１ソース側選択トランジスタＳＳＴｒ１がそれぞれ２個（ＳＤＴｒ１とＳＤＴｒ１’、ＳＳＴｒ１とＳＳＴｒ１’）存在する場合の構成及び動作を具体的に説明した。しかし、第１ドレイン側選択トランジスタＳＤＴｒ１、及び第１ソース側選択トランジスタＳＳＴｒ１の個数は２個である必要はなく、３個以上の数であってもよい。ビット線ＢＬに近い側からｎ個の第１ドレイン側選択トランジスタＳＤＴｒ１（１）、ＳＤＴｒ１（２）、・・・、ＳＤＴｒ１（ｎ）が存在する場合、選択トランジスタＳＤＴｒ１（１）のゲートＳＧＤ１（１）に印加される電圧Ｖｍｉｄ１に印加される電圧を一番大きな値とし、以後、ビット線ＢＬから遠い選択トランジスタＳＤＴｒほど、そのゲートに印加される電圧Ｖｍｉｄを小さい値にする（Ｖｍｉｄ１＞Ｖｍｉｄ２＞・・・＞Ｖｍｉｄｉ）。なお、選択サブブロックの第１ドレイン側選択トランジスタ及び第１ソース側選択トランジスタのゲートに印加する電圧を、Ｖｍｉｄ１、Ｖｍｉｄ２、・・・Ｖｍｉｄｎに代えて、第２の実施の形態の変形例（図１６Ａ）の如く電圧Ｖｅｒａ−ΔＶに設定してもよい。
【００７１】
[第７の実施の形態]
次に、第７の実施の形態に係る不揮発性半導体装置について、図３０〜図３３を参照して説明する。図３０は、第７の実施の形態に係る不揮発性半導体記憶装置の全体構成の回路図である。図３１は、第７の実施の形態に係る不揮発性半導体装置のメモリセルアレイＡＲ１の概略斜視図である。なお、第１、第２の実施の形態と同様の構成については同一の符号を付し、以下ではその詳細な説明は省略する。
【００７２】
この実施の形態は、第４の実施の形態と同様に、選択トランジスタＳＤＴｒ２、ＳＳＴｒ２とメモリトランジスタＭＴｒ１、ＭＴｒ８との間にダミートランジスタを有する点に特徴を有している。ただし、第４の実施の形態とは異なり、複数（例えば２個）のダミートランジスタが１つの選択トランジスタＳＤＴｒ２（又はＳＳＴｒ２）に対し直列接続されている点で、第４の実施の形態とは異なっている。具体的には、ドレイン側選択トランジスタＳＤＴｒ２に対し直列に、２つのダミートランジスタＤＭＤＳ２、ＤＭＤＳ１が接続されている。また、ソース側選択トランジスタＳＳＴｒ２に対し直列に、２つのダミートランジスタＤＭＳＳ２、ＤＭＳＳ１が接続されている。ダミートランジスタＤＭＤＳ１はメモリトランジスタＭＴｒ８と直列に接続される。ダミートランジスタＤＭＤＳ２はダミートランジスタＤＭＤＳ１と直列に接続されると共に、その一端がドレイン側選択トランジスタＳＤＴｒ２に接続される。ダミートランジスタＤＭＳＳ１はメモリトランジスタＭＴｒ１と直列に接続され、ダミートランジスタＤＭＳＳ２はダミートランジスタＤＭＳＳ１と直列に接続され、その一端がソース側選択トランジスタＳＳＴｒ２に接続される。その他の部分の構成は、第４の実施の形態の構成と略同一であるので、重複する説明は省略する。
【００７３】
次に、この第７の実施の形態に係る不揮発性半導体記憶装置における消去動作を、図３２、図３３を参照して説明する。ここでは、第６の実施の形態での説明と同様に、１つのメモリブロックＭＢ内の２つのサブブロックのうち、サブブロックＳＢ１を消去対象とする一方、サブブロックＳＢ２は消去禁止する場合を説明する。なお、図３２において、サブブロックＳＢ１中のダミートランジスタＤＭＤＳ２、ＤＭＤＳ１、ＤＭＳＳ２、ＤＭＳＳ１は、それぞれＤＭＤＳ２１、ＤＭＤＳ１１、ＤＭＳＳ２１、ＤＭＳＳ１１と称する。サブブロックＳＢ２中のダミートランジスタＤＭＤＳ２、ＤＭＤＳ１、ＤＭＳＳ２、ＤＭＳＳ１は、それぞれＤＭＤＳ２２、ＤＭＤＳ１２、ＤＭＳＳ２２、ＤＭＳＳ１２と称する。
【００７４】
消去動作のためにビット線ＢＬ、ソース線ＳＬ、選択ゲート線ＳＧＤ２、ＳＧＳ２に最終的に印加される電圧は第６の実施の形態と略同様である。また、ダミートランジスタのダミーワード線ＤＷＬＤ２１、ＤＷＬＳ２１、ＤＷＬＤ１１、ＤＷＬＳ１１、ＤＷＬＤ２２、ＤＷＬＳ２２、ＤＷＬＤ１２、ＤＷＬＳ１２に印加される電圧は、第６の実施の形態において選択ゲート線ＳＧＤ１１、ＳＧＳ１１、ＳＧＤ１１’、ＳＧＳ１１’、ＳＧＤ１２、ＳＧＳ１２、ＳＧＤ１２’、ＳＧＳ１２’に印加される電圧と同一である。これにより、第６の実施の形態と同様の効果を奏することができる。なお、選択されるサブブロックＳＢ１においてダミーワード線ＤＷＬＤ２１、ＤＷＬＳ２１に印加する電圧を、電圧Ｖｍｉｄ−１に代えて、第２の実施の形態の変形例（図１６Ａ）の如く電圧Ｖｅｒａ−ΔＶに設定してもよい。
更に、ダミートランジスタＤＭＤＳ、ＤＭＳＳの個数は２個である必要はなく、３個以降の数であってもよいのは、第６の実施の形態における選択トランジスタＳＤＴｒ１、ＳＳＴｒ１と同様である。この時、ビット線ＢＬに近い側のダミートランジスタＤＭＤＳ、ＤＭＳＳほど、そのゲートに印加される電圧Ｖｍｉｄを大きくし、遠いほど小さくするのは、第６の実施の形態と同様である。また、これらの消去動作のため、図２９に示すチャージポンプ回路を利用することができる。
【００７５】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態では、いずれもＵ字型のメモリストリングＭＳを配列したメモリセルアレイＡＲ１を有する例を説明したが、これに限らず、例えば全てのメモリトランジスタが１直線上に配列されたメモリストリング（Ｉ字型）を用いてもよい。
また、上記の実施の形態では、選択トランジスタＳＤＴｒ、ＳＳＴｒは、メモリトランジスタＭＴｒとは異なり、電荷蓄積膜３３ｂを有さず、例えばシリコン酸化膜の１層膜からなるゲート絶縁膜を有するトランジスタとして構成されているが、本発明はこれに限定されるものではない。選択トランジスタＳＤＴｒ、ＳＳＴｒは、メモリトランジスタと同様に、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、及びトンネル絶縁層３３ｃの３層構造を備えたメモリゲート絶縁層３３を有するものとすることもできる。
【符号の説明】
【００７６】
ＡＲ１・・・メモリセルアレイ、  ＡＲ２・・・制御回路、  ＭＢ・・・メモリブロック、  ＳＢ・・・サブブロック、  ＭＵ・・・メモリユニット、ＭＳ・・・メモリストリング、  ＭＴｒ・・・メモリトランジスタ、  ＢＴｒ・・・バックゲートトランジスタ、  ＳＤＴｒ、ＳＳＴｒ・・・選択トランジスタ、  ＷＬ・・・ワード線、  ＳＧＤ、ＳＧＳ・・・選択ゲート線、  ＢＬ・・・ビット線、  ＳＬ・・・ソース線、  ＢＧ・・・バックゲート線。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
2012119013.tif 000020
【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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