(57)【要約】【課題】対称回路の評価を適正に行うことができるとともに小型化が容易な慣性センサーを提供すること。【解決手段】ジャイロセンサー１（慣性センサーの一例）は、信号処理ＩＣ１０とセンサー素子２０を含む。信号処理ＩＣの半導体基板１１の第１の面１１Ａと対向して設けられた複数の再配置配線３０の少なくとも１つは、半導体基板に形成された電極とセンサー素子に形成された電極を電気的に接続する。半導体基板の第１の面には、対称性を有する第１，第２の信号をそれぞれ生成するＱＶアンプ１１０，１２０（第１，第２の回路の一例）、配線１１２，１２２（第１，第２の配線の一例）、配線１１２，１２２を介して第１，第２の信号がそれぞれ供給されるパッド７０−１（第１の電極の一例），７０−ｎ（第２の電極の一例）がさらに形成され、半導体基板の第１の面に直交する方向から視た平面視において、配線１１２の形状と配線１２２の形状が対称性を有する。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１の面に電極が形成された半導体基板と、
振動部を有し、前記半導体基板の前記第１の面と対向する面に電極が形成されたセンサー素子と、
前記半導体基板の前記第１の面と対向して設けられた１又は複数の再配置配線と、を含み、
前記再配置配線の少なくとも１つは、
前記半導体基板に形成された前記電極と前記センサー素子に形成された前記電極を電気的に接続し、
前記半導体基板は、
前記第１の面に、対称性を有する第１の信号と第２の信号をそれぞれ生成する第１の回路及び第２の回路と、第１の配線と、第２の配線と、前記第１の配線を介して前記第１の信号が供給される第１の電極と、前記第２の配線を介して前記第２の信号が供給される第２の電極と、がさらに形成され、
前記半導体基板の前記第１の面に直交する方向から視た平面視において、前記第１の配線の形状と前記第２の配線の形状が対称性を有する、慣性センサー。
【請求項２】
請求項１において、
前記第１の配線及び前記第２の配線は、
前記半導体基板の前記第１の面に直交する方向から視た平面視において、前記センサー素子の前記振動部と重ならないように配置されている、慣性センサー。
【請求項３】
請求項１又は２において、
前記第１の配線及び前記第２の配線は、
前記半導体基板の前記第１の面に直交する方向から視た平面視において、電位が変化する前記再配置配線と重ならないように配置されている、慣性センサー。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記半導体基板は、
前記第１の面に直交する方向から視た平面視において矩形であり、外部信号を入力又は出力するための複数の外部電極が第１の辺に沿う周辺部に一列に形成され、
前記外部電極の２つは、前記第１の電極及び前記第２の電極である、慣性センサー。
【請求項５】
請求項４において、
前記第１の電極及び前記第２の電極は、
前記一列に形成された前記複数の外部電極のうち、両端にある２つの前記外部電極である、慣性センサー。
【請求項６】
請求項４又は５において、
前記第１の回路は、
前記第１の辺と直交する第２の辺に沿う周辺部に形成され、
前記第２の回路は、
前記第２の辺と平行な第３の辺に沿う周辺部に形成されている、慣性センサー。
【請求項７】
請求項６において、
前記第１の配線は、
前記第２の辺に沿う周辺部に形成され、
前記第２の配線は、
前記第３の辺に沿う周辺部に形成されている、慣性センサー。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記再配置配線の少なくとも１つは、固定電位が供給され、
前記第１の配線及び前記第２の配線は、
前記半導体基板の前記第１の面に直交する方向から視た平面視において、前記固定電位が供給される前記再配置配線と重なるように配置されている、慣性センサー。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記半導体基板は、
前記第１の面に、固定電位が供給される第１のシールド配線が、前記第１の面に直交する方向から視た平面視において前記第１の配線と重なるように又は前記第１の配線を挟むように形成されるとともに、固定電位が供給される第２のシールド配線が、前記第１の面に直交する方向から視た平面視において前記第２の配線と重なるように又は前記第２の配線を挟むように形成されている、慣性センサー。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記センサー素子は、
前記振動部に質量を調整可能な質量調整部が形成されており、
前記再配置配線の少なくとも１つは、
前記半導体基板の前記第１の面に直交する方向から視た平面視において、前記センサー素子の前記質量調整部の全部と重なるように配置されている、慣性センサー。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記半導体基板と前記センサー素子との間に設けられ、前記半導体基板と前記センサー素子との温度係数の違いにより生じる応力差を吸収するための絶縁層を、さらに含む、慣性センサー。
【請求項１２】
請求項１乃至１１のいずれかにおいて、
第１の回路は、
前記センサー素子の第１の検出信号が入力されるＱＶアンプであり、
第２の回路は、
前記センサー素子の第２の検出信号が入力されるＱＶアンプである、慣性センサー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、慣性センサーに関する。
【背景技術】
【０００２】
角速度や加速度などの物理量を検出する慣性センサーが知られている。近年、慣性センサーの高精度化だけでなく小型化の要求も高くなっており、１つの解決策として、センサー素子と、当該センサー素子を駆動するとともにその出力信号に基づいて所望の物理量の大きさに応じた検出信号を生成するＩＣ（集積回路）とを一体化して実装されたものが開発されている。
【０００３】
例えば、特許文献１では、センサー素子として機能するジャイロ振動片とＩＣを１つのパッケージに収容し、振動片の第１の検出端子と、ＩＣのチャージアンプ（ＱＶアンプ）に接続される第１の検出信号入力パッドとを、第二層基板上に設けられたＩＣ接続端子を介して接続するとともに、振動片の第２の検出端子と、ＩＣのチャージアンプ（ＱＶアンプ）に接続される第２の検出信号入力パッドとを、第二層基板上に設けられたＩＣ接続端子を介して接続した構造を有する振動ジャイロセンサーが開示されている。この振動ジャイロセンサーは、角速度が発生する際に振動片の駆動アームに働くコリオリ力に基づいて検出アームが変形して振動し、ＩＣがこの検出振動により振動片の第１の検出端子と第２の検出端子に発生する電荷を２つのチャージアンプ（ＱＶアンプ）により検出して処理することにより角速度の大きさに応じた検出信号を生成する電荷検出型センサーである。
【０００４】
一般に、電荷検出型センサーでは、振動片に発生する電荷が微小であるため外乱の影響を受けやすい。これに対して、特許文献１の振動ジャイロセンサーによれば、第１の検出端子及び第２の検出端子と、第１の検出信号入力パッド及び第２の検出信号入力パッドとをそれぞれ接続するＩＣ接続端子の配線経路がパッケージ容器の外周部に露出されないので、振動ジャイロセンサーの外部に付着する水分や塩分などにより、ＩＣ接続端子のインピーダンスが変化して検出信号特性を変動させるなどの悪影響を受けることがなくなるという効果を有する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１９７０３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、２つのチャージアンプ（ＱＶアンプ）は、同じ回路かつ同じレイアウトを用いた対称性を有する回路（対称回路）として設計されるが、対称回路の特性の評価は、対称回路が出力する２つの信号を外部端子からモニターすることで行われる。ところが、従来、対称回路の評価において対称性を保持した特性が見られない場合があり、その原因がＩＣに起因するものか測定起因かを切り分けることが難しいという問題があった。
【０００７】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、対称回路の評価を適正に行うことができるとともに小型化が容易な慣性センサーを提供することができる。
【課題を解決するための手段】
【０００８】
（１）本発明は、第１の面に電極が形成された半導体基板と、振動部を有し、前記半導体基板の前記第１の面と対向する面に電極が形成されたセンサー素子と、前記半導体基板の前記第１の面と対向して設けられた１又は複数の再配置配線と、を含み、前記再配置配線の少なくとも１つは、前記半導体基板に形成された前記電極と前記センサー素子に形成された前記電極を電気的に接続し、前記半導体基板は、前記第１の面に、対称性を有する第１の信号と第２の信号をそれぞれ生成する第１の回路及び第２の回路と、第１の配線と、第２の配線と、前記第１の配線を介して前記第１の信号が供給される第１の電極と、前記第２の配線を介して前記第２の信号が供給される第２の電極と、がさらに形成され、前記半導体基板の前記第１の面に直交する方向から視た平面視において、前記第１の配線の形状と前記第２の配線の形状が対称性を有する、慣性センサーである。
【０００９】
本発明によれば、再配置配線を利用して、集積回路が形成された半導体基板の上にセンサー素子を重ねるように実装するので、慣性センサーの小型化が容易である。また、半導体基板の第１の面に直交する方向から視た平面視において、第１の配線の形状と前記第２の配線の形状が対称性を有するようにすることで、第１の配線と第２の配線の寄生抵抗や寄生容量の差を小さくすることができるので、第１の電極に供給される第１の信号と第２の電極に供給される第２の信号に基づいて、第１の回路と第２の回路（対称回路）の評価を適正に行うことができる。
【００１０】
（２）この慣性センサーにおいて、前記第１の配線及び前記第２の配線は、前記半導体基板の前記第１の面に直交する方向から視た平面視において、前記センサー素子の前記振動部と重ならないように配置されているようにしてもよい。
【００１１】
このようにすれば、第１の配線と第２の配線（対称配線）がセンサー素子の振動部の影響を受けにくくなるので、第１の回路と第２の回路（対称回路）の評価の信頼性を確保することができる。
【００１２】
（３）この慣性センサーにおいて、前記第１の配線及び前記第２の配線は、前記半導体基板の前記第１の面に直交する方向から視た平面視において、電位が変化する前記再配置配線と重ならないように配置されているようにしてもよい。
【００１３】
このようにすれば、第１の配線及と第２の配線（対称配線）が電位の変化する再配置配線の影響を受けにくくなるので、第１の回路と第２の回路（対称回路）の評価の信頼性を確保することができる。
【００１４】
（４）この慣性センサーにおいて、前記半導体基板は、前記第１の面に直交する方向から視た平面視において矩形であり、外部信号を入力又は出力するための複数の外部電極が第１の辺に沿う周辺部に一列に形成され、前記外部電極の２つは、前記第１の電極及び前記第２の電極であるようにしてもよい。
【００１５】
このようにすれば、半導体基板の第１の辺を基板と近づけることで、半導体基板の外部電極と基板を接続し易くなるので、小型の多軸慣性センサーモジュールを作成することができる。
【００１６】
（５）この慣性センサーにおいて、前記第１の電極及び前記第２の電極は、前記一列に形成された前記複数の外部電極のうち、両端にある２つの前記外部電極であるようにしてもよい。
【００１７】
このようにすれば、センサー素子と重ならないように、第１の回路と第１の配線を半導体基板の第１の辺と直交する第２の辺に沿う周辺部に形成するとともに、第２の回路と第２の配線を半導体基板の第２の辺と平行な第３の辺に沿う周辺部に形成した場合、第１の配線と第２の配線をより短くすることができるので、寄生抵抗や寄生容量をより小さくすることができる。
【００１８】
（６）この慣性センサーにおいて、前記第１の回路は、前記第１の辺と直交する第２の辺に沿う周辺部に形成され、前記第２の回路は、前記第２の辺と平行な第３の辺に沿う周辺部に形成されているようにしてもよい。
【００１９】
このようにすれば、第１の回路と第２の回路（対称回路）を外部電極から遠ざけることができるので、外部信号による影響を低減させて、第１の回路と第２の回路（対称回路）の評価の信頼性を確保することができる。
【００２０】
（７）この慣性センサーにおいて、前記第１の配線は、前記第２の辺に沿う周辺部に形成され、前記第２の配線は、前記第３の辺に沿う周辺部に形成されているようにしてもよい。
【００２１】
このようにすれば、第１の配線と第２の配線（対称配線）を外部電極から遠ざけることができるので、外部信号による影響を低減させて、第１の回路と第２の回路（対称回路）の評価の信頼性を確保することができる。
【００２２】
（８）この慣性センサーにおいて、前記再配置配線の少なくとも１つは、固定電位が供給され、前記第１の配線及び前記第２の配線は、前記半導体基板の前記第１の面に直交する方向から視た平面視において、前記固定電位が供給される前記再配置配線と重なるように配置されているようにしてもよい。
【００２３】
このように、固定電位の再配置配線を第１の配線及び第２の配線のシールド配線として積極的に利用することで、第１の回路と第２の回路（対称回路）の評価の信頼性を高めることができる。
【００２４】
（９）この慣性センサーにおいて、前記半導体基板は、前記第１の面に、固定電位が供給される第１のシールド配線が、前記第１の面に直交する方向から視た平面視において前記第１の配線と重なるように又は前記第１の配線を挟むように形成されるとともに、固定電位が供給される第２のシールド配線が、前記第１の面に直交する方向から視た平面視において前記第２の配線と重なるように又は前記第２の配線を挟むように形成されているようにしてもよい。
【００２５】
このようにすれば、第１の配線及び第２の配線をシールドすることができるので、第１の回路と第２の回路（対称回路）の評価の信頼性を高めることができる。
【００２６】
（１０）この慣性センサーにおいて、前記センサー素子は、前記振動部に質量を調整可能な質量調整部が形成されており、前記再配置配線の少なくとも１つは、前記半導体基板の前記第１の面に直交する方向から視た平面視において、前記センサー素子の前記質量調整部の全部と重なるように配置されているようにしてもよい。
【００２７】
このようにすれば、質量調整部にレーザーを照射して質量を微調整する際に、質量調整部を透過したレーザーを再配置配線で吸収することができるので、半導体基板にレーザーが到達して回路が破壊されることを防ぐことができる。
【００２８】
（１１）この慣性センサーは、前記半導体基板と前記センサー素子との間に設けられ、前記半導体基板と前記センサー素子との温度係数の違いにより生じる応力差を吸収するための絶縁層を、さらに含むようにしてもよい。
【００２９】
このようにすれば、応力によるセンサー素子の変形を緩和することができるので、センサー素子の安定した発振を維持することができる。また、センサー素子に加わる応力を緩和するためには絶縁層にある程度の厚みが必要であるため、ＱＶアンプとセンサー素子や再配置配線との距離がある程度確保され、これらのカップリング容量を小さくすることができる。
【００３０】
（１２）この慣性センサーにおいて、第１の回路は、前記センサー素子の第１の検出信号が入力されるＱＶアンプであり、第２の回路は、前記センサー素子の第２の検出信号が入力されるＱＶアンプであるようにしてもよい。
【００３１】
微小な信号を増幅するＱＶアンプは他の回路に比べてゲインが高いため、第１の配線及び第２の配線の寄生容量の差によって特性が大きく変動するが、この慣性センサーによれば、第１の配線及び第２の配線の寄生容量の差を小さくすることができるので、２つのＱＶアンプの対称性の評価を適正に行うことができる。
【図面の簡単な説明】
【００３２】
【図１】第１〜第３実施形態のジャイロセンサーの機能ブロック図。
【図２】第１，第２実施形態における信号処理ＩＣのレイアウト図。
【図３】第１，第３実施形態における再配置配線のパターンの一例を示す平面図。
【図４】第１，第３実施形態のジャイロセンサーの平面図。
【図５】図５（Ａ）、図５（Ｂ）及び図５（Ｃ）は、それぞれ第１実施形態における図４のＡ−Ａ切断面、Ｂ−Ｂ切断面及びＣ−Ｃ切断面を模式的に示す図。
【図６】３軸ジャイロセンサーモジュールの斜視図。
【図７】第２実施形態における再配置配線のパターンの一例を示す平面図。
【図８】第２実施形態のジャイロセンサーの平面図。
【図９】図９（Ａ）、図９（Ｂ）及び図９（Ｃ）は、それぞれ第２実施形態における図８のＡ−Ａ切断面、Ｂ−Ｂ切断面及びＣ−Ｃ切断面を模式的に示す図。
【図１０】第３実施形態における信号処理ＩＣのレイアウト図。
【図１１】第３実施形態における信号処理ＩＣのレイアウト図。
【図１２】図１２（Ａ）、図１２（Ｂ）及び図１２（Ｃ）は、それぞれ第３実施形態における図４のＡ−Ａ切断面、Ｂ−Ｂ切断面及びＣ−Ｃ切断面を模式的に示す図。
【図１３】第３実施形態の変形例における図４のＣ−Ｃ切断面を模式的に示す図。
【発明を実施するための形態】
【００３３】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３４】
以下では、慣性センサーとして、角速度を検出する角速度検出装置（ジャイロセンサー）を例にとり説明するが、本発明は、角速度、角加速度、加速度、力等の種々の物理量のいずれかを検出することができる慣性センサーに適用可能である。
【００３５】
１．第１実施形態
図１は、本実施形態のジャイロセンサーの機能ブロック図である。本実施形態のジャイロセンサー１は、信号処理ＩＣ（集積回路装置）１０とセンサー素子２０を含んで構成されている。
【００３６】
本実施形態のセンサー素子２０は、２本のＴ型の駆動振動腕２２，２３とその間にある１本の検出振動腕２４が基部２１で連結されたいわゆるダブルＴ型で構成される。ただし、センサー素子２０は、例えば、音叉型であってもよいし、三角柱、四角柱、円柱状等の形状の音片型であってもよい。また、シリコン半導体基板をくし歯状に加工したものであってもよい。
【００３７】
センサー素子２０は、例えば、水晶（ＳｉＯ２）、タンタル酸リチウム（ＬｉＴａＯ３）、ニオブ酸リチウム（ＬｉＮｂＯ３）等の圧電単結晶やジルコン酸チタン酸鉛（ＰＺＴ）等の圧電セラミックスなどの圧電性材料を用いて構成してもよいし、シリコン半導体の表面の一部に、駆動電極に挟まれた酸化亜鉛（ＺｎＯ）、窒化アルミニウム（ＡｌＮ）等の圧電薄膜を配置した構造であってもよい。
【００３８】
センサー素子２０の駆動振動腕２２，２３と基部２１の表面には２つの駆動電極とグランド電極（ともに不図示）が形成されており、一方の駆動電極に交流電圧信号が与えられると、駆動振動腕２２，２３は、逆圧電効果によって互いの先端が接近と離間を繰り返す屈曲振動（励振振動）をする。駆動振動腕２２，２３の屈曲振動の振幅が等しければ、駆動振動腕２２，２３は検出振動腕２４に対して常に線対称な関係で屈曲振動をするので、検出振動腕２４は振動を起こさない。
【００３９】
この状態で、センサー素子２０に励振振動面に垂直な軸を回転軸とする角速度が加わると、駆動振動腕２２，２３は、屈曲振動の方向と回転軸の両方に垂直な方向にコリオリの力を得る。その結果、駆動振動腕２２，２３の屈曲振動の対称性が崩れ、検出振動腕２４は、バランスを保つように屈曲振動をする。このコリオリ力に伴う検出振動腕２４の屈曲振動と駆動振動腕２２，２３の屈曲振動（励振振動）とは位相が９０°ずれている。
【００４０】
なお、実際には、コリオリ力が加わっていなくても駆動振動腕２２，２３の屈曲振動の振幅がわずかに異なるため、検出振動腕２４はバランスを保つようにわずかに屈曲振動をする。この屈曲振動は漏れ振動と呼ばれ、駆動振動腕２２，２３の屈曲振動（励振振動）と同位相である。
【００４１】
センサー素子２０の検出振動腕２４と基部２１の表面には２つの検出電極とグランド電極（ともに不図示）が形成されており、圧電効果によってこれらの屈曲振動に基づいた交流電荷がこの２つの検出電極に発生する。コリオリ力に基づいて発生する交流電荷は、コリオリ力の大きさ（言い換えれば、センサー素子２０に加わる角速度の大きさ）に応じて変化するのに対して、漏れ振動に基づいて発生する交流電荷は、センサー素子２０に加わるコリオリ力の大きさ（角速度の大きさ）に関係せず一定である。
【００４２】
なお、センサー素子２０の駆動振動腕２２の先端には錘部２２ａと錘部２２ｂが形成されている。同様に、駆動振動腕２３の先端には錘部２３ａと錘部２３ｂが形成されている。駆動振動腕２２，２３の先端に錘部を形成することにより、コリオリ力を大きくするとともに、所望の共振周波数を比較的短い振動腕で得ることができる。同様に、検出振動腕２４の先端にも錘部２４ａと錘部２４ｂが形成されている。検出振動腕２４の先端に錘部を形成することにより、２つの検出電極に発生する交流電荷を大きくすることができる。
【００４３】
駆動振動腕２２，２３の先端の４つの錘部２２ａ，２２ｂ，２３ａ，２３ｂには表面にメッキ層（不図示）が形成されており、これらの錘部の表面にレーザーを照射してメッキ層の一部を取り除くことで、駆動振動腕２２，２３の質量を微調整することができるようになっている。すなわち、錘部２２ａ，２２ｂ，２３ａ，２３ｂは質量調整部としても機能する。これにより、駆動振動腕２２，２３の共振周波数を調整するとともに、駆動振動腕２２，２３の屈曲振動の振幅を等しくすることができる。
【００４４】
センサー素子２０の２つの駆動電極は、それぞれ信号処理ＩＣ１０の外部出力端子１７１（Ｓ４端子）と外部入力端子１７２（Ｓ３端子）に接続されている。また、センサー素子２０の２つの検出電極は、それぞれ信号処理ＩＣ１００の外部入力端子１７３（Ｓ１端子）と外部入力端子１７４（Ｓ２端子）に接続されている。
【００４５】
信号処理ＩＣ１０は、駆動回路１００、２つのＱＶアンプ１１０及び１２０、検出回路１３０、リファレンスブロック１４０、ロジック回路１５０を含んで構成されている。信号処理ＩＣ１０には、外部入力端子１７８（ＶＤＤ端子）と外部入力端子１７９（ＧＮＤ端子）からそれぞれ電源電位ＶＤＤ（例えば３Ｖ）とグランド電位ＧＮＤ（０Ｖ）が供給される。
【００４６】
駆動回路１００は、センサー素子２０を励振振動させるための駆動信号を生成し、外部出力端子１７１を介してセンサー素子２０の一方の駆動電極に供給する。また、駆動回路１００は、センサー素子２０の励振振動により他方の駆動電極に発生する発振電流が外部入力端子１７２を介して入力され、この発振電流の振幅が一定に保持されるように駆動信号の振幅レベルをフィードバック制御する。
【００４７】
２つのＱＶアンプ１１０，１２０には、外部入力端子１７３，１７４を介して、センサー素子２０の２つの検出電極の各々に発生する交流電荷（第１の検出信号、第２の検出信号の一例）がそれぞれ入力され、交流電圧信号に変換する。２つの検出電極の各々に発生する交流電荷は互いに１８０°位相が異なっており、振幅が等しい。従って、ＱＶアンプ１１０，１２０を同じ回路かつ同じレイアウトとすることで、ＱＶアンプ１１０，１２０は、互いに１８０°位相が異なり、振幅が等しい交流電圧信号を出力する。この振幅はセンサー素子２０に加わるコリオリ力の大きさ（角速度の大きさ）に応じて変化する。
【００４８】
検出回路１３０は、ＱＶアンプ１１０，１２０の出力信号を差動増幅した後、同期検波を行って角速度成分のみを検出し、角速度の大きさに応じた電圧レベルの信号（角速度信号）を生成する。この角速度信号は、外部出力端子１７７を介して外部に出力され、例えば、外部出力端子１７７に接続された不図示のマイクロコンピューターにおいてＡ／Ｄ変換され、角速度データとして種々の処理に用いられる。なお、信号処理ＩＣ１０にＡ／Ｄ変換器を内蔵し、角速度を表すデジタルデータを、例えばロジック回路１５０（例えば、シリアルインターフェース）を介して外部に出力するようにしてもよい。
【００４９】
リファレンスブロック１４０は、電源電位ＶＤＤとＧＮＤ電位ＧＮＤから駆動回路１００や検出回路１３０の基準電圧などを生成する。
【００５０】
ロジック回路１５０は、例えば、シリアルインターフェースを含み、外部入力端子１７５と外部入出力端子１７６を介して、クロック信号とシリアルデータ信号による２線論理でロジック回路１５０が有する不図示のメモリーに対する調整データの書き込みや読み出しの処理、不図示の内部レジスターに対するテストモードの設定処理などを行う。
【００５１】
本実施形態では、所定のテストモードに設定することで、ＱＶアンプ１１０，１２０の各出力信号を、それぞれ外部出力端子１８０（Ｍ１端子）と外部出力端子１８１（Ｍ２端子）を介して外部に出力することができるようになっている。このテストモードに設定して外部出力端子１８０から出力される信号と外部出力端子１８１から出力される信号をモニターすることで、ＱＶアンプ１１０，１２０の評価を直接的に行うことができる。
【００５２】
図２〜図５は、ジャイロセンサー１の構造について説明するための図である。図２は、信号処理ＩＣ１０の各ブロックの配置を示す平面図（レイアウト図）である。
【００５３】
図２に示すように、信号処理ＩＣ１０の半導体基板１１の第１の面１１Ａ（上面）に、集積回路（駆動回路１００、ＱＶアンプ１１０，１２０、検出回路１３０、リファレンスブロック１４０、ロジック回路１５０）と、複数のパッド（電極）７０−１〜７０−ｎ，８０〜８３とが形成されている。具体的には、半導体基板１１の第１の面１１Ａに、駆動回路１００、検出回路１３０、リファレンスブロック１４０、ロジック回路１５０が全体として矩形状になるように中央部に形成され、これを取り囲むように周辺部にパッド７０−１〜７０−ｎ，８０〜８３が形成されている。また、ＱＶアンプ１１０は左側のパッド配置領域に形成され、ＱＶアンプ１２０は右側のパッド配置領域に形成されている。
【００５４】
パッド（電極）７０−１〜７０−ｎは、信号処理ＩＣ１０と外部装置との接続をとるための外部電極である。
【００５５】
パッド７０−１，７０−ｎは、それぞれ図１の外部出力端子１８０（Ｍ１端子），１８１（Ｍ２端子）として機能する出力パッドである。本実施形態では、所定のテストモードに設定された場合にＱＶアンプ１１０，１２０の出力とパッド７０−１，７０−ｎをそれぞれ接続するための配線１１２，１２２が半導体基板１１の第１の面１１Ａに形成されている。
【００５６】
また、パッド７０−２〜７０−（ｎ−１）は、図１の外部入力端子１７５、外部入出力端子１７６、外部出力端子１７７、外部入力端子１７８，１７９及び不図示の外部端子のいずれかとして機能する。例えば、パッド７０−２，７０−（ｎ−１）はそれぞれ図１の外部入力端子１７８（ＶＤＤ端子），１７９（ＧＮＤ端子）として機能する電源入力パッドであり、パッド７０−２，７０−（ｎ−１）からそれぞれ電源電位ＶＤＤとグランド電位ＧＮＤが供給される。
【００５７】
なお、パッド７０−１〜７０−ｎは、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又は、これらを含む合金などによって形成される。
【００５８】
パッド８０〜８３は、信号処理ＩＣ１０とセンサー素子２０との接続をとるためのものである。パッド８２は図１の外部出力端子１７１（Ｓ４端子）として機能する出力パッドであり、パッド８２から駆動信号が出力されてセンサー素子２０に供給される。パッド８０は図１の外部入力端子１７２（Ｓ３端子）として機能する入力パッドであり、センサー素子２０から発振電流が入力される。パッド８１，８３はそれぞれ図１の外部入力端子１７３（Ｓ１端子），１７４（Ｓ２端子）として機能する入力パッドであり、パッド８１，８３からそれぞれセンサー素子２０の２つの検出電極の各々で発生する交流電荷が入力される。
【００５９】
本実施形態のジャイロセンサー１は、この信号処理ＩＣ１０の上面（半導体基板１１の第１の面１１Ａ側）と対向して、１又は複数の再配置配線が設けられている。図３は、信号処理ＩＣ１０の上面に積層された再配置配線のパターンの一例を示す平面図である。
【００６０】
図３に示すように、再配置配線３０−１〜３０−ｎ，３０ａ，３０ｂ，３０ｃ，３０ｄは、それぞれ信号処理ＩＣ１０のパッド７０−１〜７０−ｎ，８０，８１，８２，８３を覆うように形成されており、各パッドと電気的に接続されている。
【００６１】
また、再配置配線３０ｅは、信号処理ＩＣ１０のＧＮＤ電位のパッド（例えばパッド７０−（ｎ−１））と電気的に接続されている。
【００６２】
再配置配線３０−１〜３０−ｎには、外部接続用のｎ本の配線（不図示）が接続され、これらの配線を介して、ジャイロセンサー１に電源電位ＶＤＤやグランド電位ＧＮＤが供給され、各種の外部信号が入出力される。
【００６３】
なお、再配置配線３０は、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）などによって形成される。
【００６４】
ジャイロセンサー１は、下面（半導体基板１１の第１の面１１Ａと対向する面）に複数の電極（２つの駆動電極、２つの検出電極及びグランド電極）が形成されたセンサー素子２０が、この再配置配線層の上面に配置された構造を有している。図４は、図３の再配置配線層の上面にセンサー素子２０を配置したジャイロセンサー１の平面図である。
【００６５】
図４に示すように、センサー素子２０の基部２１には、２本の駆動振動腕２２，２３と１本の検出振動腕２４に加えて、４本の保持腕２５ａ，２５ｂ，２５ｃ，２５ｄ（図１では省略している）が連結されている。保持腕２５ａ，２５ｂ，２５ｃ，２５ｄは、基部２１から再配置配線３０ａ，３０ｂ，３０ｃ，３０ｄの上面まで延びている。
【００６６】
保持腕２５ａと２５ｃの下面にはそれぞれ一方の駆動電極と他方の駆動電極が形成されており（不図示）、この２つの駆動電極は、接続端子６０と６２を介してそれぞれ再配置配線３０ａ，３０ｃと電気的に接続されている。
【００６７】
保持腕２５ｂと２５ｄの下面にはそれぞれ一方の検出電極と他方の検出電極が形成されており、この２つの検出電極は、接続端子６１と６３を介してそれぞれ再配置配線３０ｂ，３０ｄと電気的に接続されている。
【００６８】
このように、保持腕２５ａ，２５ｂ，２５ｃ，２５ｄがそれぞれ接続端子６０，６１，６２，６３と接続されることにより、センサー素子２０がＩＣ１０の上に固定されている。
【００６９】
なお、接続端子６０，６１，６２，６３は、金（Ａｕ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、はんだボール、はんだペーストの印刷などの導電性の材料で形成される。
【００７０】
また、ＧＮＤ電位の再配置配線３０ｅは、センサー素子２０の２つの振動腕２２，２３の先端に形成された４つの錘部２２ａ，２２ｂ，２３ａ，２３ｂを覆うように形成されている。すなわち、再配置配線３０ｅは、半導体基板１１の第１の面１１Ａに直交する方向から視た平面視において、センサー素子２０の質量調整部として機能する錘部２２ａ，２２ｂ，２３ａ，２３ｂの全部と重なるように配置されている。これは、錘部２２ａ，２２ｂ，２３ａ，２３ｂにレーザーを照射してこれらの錘部の表面に形成されたメッキ層（不図示）の一部を取り除くことで質量を微調整する際に、センサー素子２０を透過したレーザーを再配置配線３０ｅで吸収し、信号処理ＩＣ１０にレーザーが到達して回路が破壊されることを防ぐためである。
【００７１】
なお、再配置配線３０ｅは、センサー素子２０の下面に形成されたグランド電極（不図示）と電気的に接続されている。
【００７２】
図５（Ａ）、図５（Ｂ）及び図５（Ｃ）は、それぞれ図４のＡ−Ａ切断面、Ｂ−Ｂ切断面及びＣ−Ｃ切断面を模式的に示す図である。
【００７３】
図５（Ａ）に示すように、再配置配線３０ａは、接続端子６０を介してセンサー素子２０の保持腕２５ａの下面に形成された駆動電極２６ａと接続されるとともに、配線５１を介して信号処理ＩＣ１０のパッド８０と接続されている。
【００７４】
再配置配線３０ｂは、接続端子６１を介してセンサー素子２０の保持腕２５ｂの下面に形成された検出電極２７ａと接続されるとともに、配線５２を介して信号処理ＩＣ１０のパッド８１と接続されている。
【００７５】
再配置配線３０−１は、配線５０を介して信号処理ＩＣ１０のパッド７０−１と接続されている。信号処理ＩＣ１０は、再配置配線３０−１を介して外部装置と接続される。本実施形態では、所定のテストモードに設定することで、ＱＶアンプ１１０の出力信号が再配置配線３０−１を介して外部からモニターできるようになっている。
【００７６】
図５（Ｂ）に示すように、再配置配線３０ｃは、接続端子６２を介してセンサー素子２０の保持腕２５ｃの下面に形成された駆動電極２６ｂと接続されるとともに、配線５４を介して信号処理ＩＣ１０のパッド８２と接続されている。
【００７７】
再配置配線３０ｄは、接続端子６３を介してセンサー素子２０の保持腕２５ｄの下面に形成された検出電極２７ｂと接続されるとともに、配線５５を介して信号処理ＩＣ１０のパッド８３と接続されている。
【００７８】
再配置配線３０−ｎは、配線５３を介して信号処理ＩＣ１０のパッド７０−ｎと接続されている。信号処理ＩＣ１０は、再配置配線３０−ｎを介して外部装置と接続される。本実施形態では、所定のテストモードに設定することで、ＱＶアンプ１２０の出力信号が再配置配線３０−ｎを介して外部からモニターできるようになっている。
【００７９】
また、図５（Ａ）、図５（Ｂ）及び図５（Ｃ）に示すように、半導体基板１１（信号処理ＩＣ１０）とセンサー素子２０との間には、一定の厚みを有する絶縁層４０が設けられている。この絶縁層４０は、半導体基板１１とセンサー素子２０との温度係数の違いにより生じる応力差を吸収する応力緩和層として機能する。これにより、センサー素子２０が安定した発振を維持することができる。
【００８０】
なお、絶縁層４０は、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ＢＣＢ（benzocyclobutene）、ＰＢＯ（polybenzoxazole）などの絶縁材料で形成される。
【００８１】
本実施形態では、図３、図４及び図５に示すように、２つのＱＶアンプ１１０及び１２０は、半導体基板１１の第１の面１１Ａに直交する方向から視た平面視において、センサー素子２０の振動部である駆動振動腕２２，２３及び検出振動腕２４と重ならないように配置されている。これにより、センサー素子２０の励振振動に応じて電位が変化する駆動電極２６ａ，２６ｂや検出電極２７ａ，２７ｂとＱＶアンプ１１０，１２０との間のカップリング容量を小さくすることができる。
【００８２】
さらに、本実施形態では、２つのＱＶアンプ１１０及び１２０は、半導体基板１１の第１の面１１Ａに直交する方向から視た平面視において、すべての再配置配線３０と重ならないように配置されている。これにより、特に、センサー素子２０の励振振動に応じて電位が変化する再配置配線３０ａ，３０ｂ，３０ｃ，３０ｄや、外部信号の入出力に応じて電位が変化する再配置配線３０−１〜３０−ｎとＱＶアンプ１１０，１２０との間のカップリング容量を小さくすることができる。
【００８３】
なお、絶縁層４０を厚くするほど、ＱＶアンプ１１０，１２０とセンサー素子２０や再配置配線３０との距離が大きくなり、カップリング容量をさらに小さくすることができる。
【００８４】
このように、半導体基板１１の第１の面１１Ａに直交する方向から視た平面視において、ＱＶアンプ１１０，１２０をセンサー素子２０の振動部や電位が変化する再配置配線３０と重ならないように配置することで、ＱＶアンプ１１０，１２０の特性変動を低減させることができる。
【００８５】
ところで、本実施形態のジャイロセンサー１は１軸回りの角速度を検出するものであり、このジャイロセンサー１を３個用い、互いの検出軸が独立になるようにすることで３軸回りの角速度を検出するジャイロセンサーモジュールを構成することができる。例えば、図６に示すジャイロセンサーモジュール２００は、基板２の上に２つの支持板３（３Ａ，３Ｂ）が設けられ（支持板３ＡはＬ字型に曲がっている）、ジャイロセンサー１Ａ（信号処理ＩＣ１０Ａとセンサー素子２０Ａを含む）とジャイロセンサー１Ｂ（信号処理ＩＣ１０Ｂとセンサー素子２０Ｂを含む）が支持板３Ａによって支持され、ジャイロセンサー１Ｃ（信号処理ＩＣ１０Ｃとセンサー素子２０Ｃを含む）が支持板３Ｂによって支持されることで、３個のジャイロセンサー１Ａ，１Ｂ，１Ｃは、検出軸が互いに直交する向きに配置されている。
【００８６】
フレキシブルプリント基板４（４Ａ，４Ｂ，４Ｃ）は、ジャイロセンサー１Ａ，１Ｂ，１Ｃの各ｎ個の再配置配線（図４の再配置配線３０−１〜３０−ｎ）と基板２に設けられた外部端子（不図示）を接続するものである。
【００８７】
なお、図６では、ジャイロセンサー１Ａ，１Ｂ，１Ｃの全体を覆い、気密空間を形成するためのパッケージを省略して図示している。
【００８８】
本実施形態のジャイロセンサーは、このような３軸のジャイロセンサーモジュールの部品として使用されることを想定しており、ジャイロセンサー１Ｂ，１Ｃのフレキシブルプリント基板４Ｂ，４Ｃを基板２に設けられた外部端子と容易に接続させるために、図２に示したように、信号処理ＩＣ１０のパッド７０−１〜７０−ｎは、矩形状の半導体基板１１の一辺（第１の辺の一例であり、図２では上辺）に沿う周辺部に一列に配置されている。
【００８９】
ＱＶアンプ１１０，１２０は、パッド７０−１〜７０−ｎを介して入力又は出力される信号の影響を受けないように、パッド７０−１〜７０−ｎから遠い位置に配置するのが望ましい。また、ＱＶアンプ１１０，１２０に入力される微小電流はセンサー素子２０の２つの検出電極からそれぞれ供給されるので、ＱＶアンプ１１０，１２０の入力信号線がなるべく短くなるように、ＱＶアンプ１１０，１２０をそれぞれパッド８１，８３の近くに配置するのが望ましい。
【００９０】
これらの理由から、本実施形態では、図２に示すように、矩形状の半導体基板１１の左辺（第１の辺と直交する第２の辺の一例）に沿う周辺部のパッド７０−１〜７０−ｎからなるべく遠い位置にパッド８１とＱＶアンプ１１０を形成するとともに、右辺（第２の辺と平行な第３の辺の一例）に沿う周辺部のパッド７０−１〜７０−ｎからなるべく遠い位置にパッド８３とＱＶアンプ１２０を形成している。
【００９１】
ところで、ＱＶアンプ１１０（第１の回路の一例）とＱＶアンプ１２０（第２の回路の一例）は同じ回路かつ同じレイアウトを用いた対称性を有する回路であるが、ＱＶアンプ１１０の出力信号（第１の信号の一例）をパッド７０−１（第１の電極の一例）まで伝搬する配線１１２（第１の配線の一例）とＱＶアンプ１２０の出力信号（第２の信号の一例）をパッド７０−ｎ（第２の電極の一例）まで伝搬する配線１２２（第２の配線の一例）の寄生抵抗や寄生容量に大きな差があると、ＱＶアンプ１１０，１２０の各出力信号をパッド７０−１，７０−ｎからモニターしても適切な特性評価を行うことが難しい。ところが、ＱＶアンプ１１０，１２０の配置の制約により、配線１１２，１２２は比較的長くなるため、寄生抵抗や寄生容量の差が生じやすい。
【００９２】
そこで、本実施形態では、図２に示すように、半導体基板１１の第１の辺（上辺）に沿う周辺部において、パッド７０−１，７０−ｎが両端になるようにパッド７０−１〜７０−ｎを配置することで配線１１２，１２２をなるべく短くするとともに、配線１１２と配線１２２は、半導体基板１１の第１の面１１Ａに直交する方向から視た平面視において、対称性を有する形状に形成されている。すなわち、配線１１２と配線１２２は、幅、長さ、曲がりの数がまったく同じになるように形成されている。こうすることにより、配線１１２と配線１２２の寄生抵抗や寄生容量の差を小さくすることができるので、ＱＶアンプ１１０，１２０の評価を適正に行うことができる。
【００９３】
さらに、配線１１２，１２２の配線層を同じにし、かつ、配線１１２，１２２の周囲のレイアウトも同じにするのが望ましい。このようにすれば、配線１１２と配線１２２の寄生抵抗や寄生容量をほぼ同じにすることができる。
【００９４】
なお、配線１１２の形状と配線１２２の形状は、ＱＶアンプ１１０，１２０の特性評価における影響が無視できる程度の差違であれば、厳密に対称でなくても許容される。
【００９５】
また、本実施形態では、図３、図４、図５（Ｃ）に示すように、配線１１２，１２２は、半導体基板１１の第１の面１１Ａに直交する方向から視た平面視において、センサー素子２０の振動部である駆動振動腕２２，２３及び検出振動腕２４と重ならないように配置されている。これにより、センサー素子２０の励振振動に応じて電位が変化する駆動電極２６ａ，２６ｂや検出電極２７ａ，２７ｂと配線１１２，１２２との間のカップリング容量を小さくすることができる。
【００９６】
さらに、本実施形態では、配線１１２，１２２は、半導体基板１１の第１の面１１Ａに直交する方向から視た平面視において、センサー素子２０の励振振動に応じて電位が変化する再配置配線３０ａ，３０ｂ，３０ｃ，３０ｄや、外部信号の入出力に応じて電位が変化する再配置配線３０−２〜３０−（ｎ−１）と重ならないように形成されている。これにより、配線１１２，１２２とこれらの再配置配線との間のカップリング容量を小さくすることができる。
【００９７】
なお、絶縁層４０を厚くするほど、配線１１２，１２２とセンサー素子２０や再配置配線３０との距離が大きくなり、カップリング容量をさらに小さくすることができる。
【００９８】
以上に説明したように、第１実施形態のジャイロセンサーによれば、再配置配線を利用して信号処理ＩＣ１０の上にセンサー素子２０を重ねるように実装するので、ジャイロセンサーの小型化が容易である。また、配線１１２と配線１２２の対称性が確保されているので、ＱＶアンプ１１０，１２０の評価を適正に行うことができる。
【００９９】
２．第２実施形態
第２実施形態のジャイロセンサーの機能ブロック図及び信号処理ＩＣ１０のレイアウト図は、それぞれ図１及び図２と同じであるので、その図示及び説明を省略する。
【０１００】
図７は、第２実施形態における信号処理ＩＣ１０の上面に積層された再配置配線のパターンの一例を示す平面図である。また、図８は、図７の再配置配線層の上面にセンサー素子２０を配置した第２実施形態のジャイロセンサー１の平面図であり、図９（Ａ）、図９（Ｂ）及び図９（Ｃ）は、それぞれ図８のＡ−Ａ切断面、Ｂ−Ｂ切断面及びＣ−Ｃ切断面を模式的に示す図である。第２実施形態において、第１実施形態と同じ要素には同じ符号を付している。
【０１０１】
第２実施形態のジャイロセンサー１は、再配置配線３０ｅの形状を除いて第１実施形態と同じである。図７及び図９に示すように、第２実施形態では、配線１１２及び配線１２２は、半導体基板１１の第１の面１１Ａに直交する方向から視た平面視において、ＧＮＤ電位（固定電位）が供給される再配置配線３０ｅと重なるように配置されている。この再配置配線３０ｅにより、配線１１２，１２２をセンサー素子２０の駆動電極２７ａ，２７ｂからシールドすることができる。
【０１０２】
このように、第２実施形態のジャイロセンサーによれば、グランド電位（固定電位）の再配置配線を配線１１２，１２２のシールド配線として積極的に利用することで、ＱＶアンプ１１０，１２０の評価の信頼性を高めることができる。また、第２実施形態によれば、第１実施形態と同様、再配置配線を利用して信号処理ＩＣ１０の上にセンサー素子２０を重ねるように実装するので、ジャイロセンサーの小型化が容易である。特に、応力緩和層４０の厚みを薄くしても再配置配線による配線１１２，１２２のシールド効果が得られるので、応力緩和層４０を応力緩和の効果が得られる最小限の厚みで形成することもでき、ジャイロセンサーをより小型化することが可能である。
【０１０３】
なお、図７、図８及び図９に示すように、再配置配線３０ｅは、ＱＶアンプ１１０，１２０を覆うように形成されていてもよい。言い換えると、ＱＶアンプ１１０，１２０は、半導体基板１１の第１の面１１Ａに直交する方向から視た平面視において、ＧＮＤ電位（固定電位）が供給される再配置配線３０ｅと重なるように配置されていてもよい。このようにすれば、ＱＶアンプ１１０，１２０をセンサー素子２０の駆動電極２７ａ，２７ｂからシールドすることができる。このように、グランド電位（固定電位）の再配置配線をＱＶアンプ１１０，１２０のシールド配線として積極的に利用することで、ＱＶアンプ１１０，１２０の特性変動を低減させることができる。
【０１０４】
３．第３実施形態
第３実施形態のジャイロセンサーの機能ブロック図、再配置配線のパターンの平面図及び再配置配線層の上面にセンサー素子２０を配置したジャイロセンサー１の平面図は、それぞれ図１、図３及び図４と同じであるので、その図示及び説明を省略する。
【０１０５】
図１０は、第３実施形態における信号処理ＩＣ１０の各ブロックの配置を示す平面図（レイアウト図）である。また、図１１は、図１０の配線パターン９０と９２を省略した信号処理ＩＣ１０の各ブロックの配置を示す平面図（レイアウト図）である。また、図１２（Ａ）、図１２（Ｂ）及び図１２（Ｃ）は、それぞれ第３実施形態における図４のＡ−Ａ切断面、Ｂ−Ｂ切断面及びＣ−Ｃ切断面を模式的に示す図である。なお、図１２（Ｃ）は、細部を分かり易くするために、図１２（Ａ）及び図１２（Ｂ）に対して縦方向のみ２倍に拡大して図示されている。第３実施形態において、第１実施形態と同じ要素には同じ符号を付している。
【０１０６】
第３実施形態のジャイロセンサー１は、信号処理ＩＣ１０のレイアウトを除いて第１実施形態と同じである。図１０、図１１及び図１２（Ｃ）に示すように、第３実施形態における信号処理ＩＣ１０は、配線１１２，１２２の上面をそれぞれ覆うシールド配線９０，９２が形成されている。また、配線１１２の両側にシールド配線９４が形成され、配線１２２の両側にシールド配線９６が形成されている。そして、シールド配線９０，９２，９４，９６は、例えばパッド７０−（ｎ−１）と電気的に接続され（不図示）、ＧＮＤ電位となっている。すなわち、第３実施形態における信号処理ＩＣ１０は、半導体基板１１の第１の面１１Ａに、ＧＮＤ電位（固定電位）が供給されるシールド配線９０（第１のシールド配線の一例）が、半導体基板１１の第１の面１１Ａに直交する方向から視た平面視において配線１１２と重なるように形成されている。同様に、半導体基板１１の第１の面１１Ａに、ＧＮＤ電位（固定電位）が供給されるシールド配線９２（第２のシールド配線の一例）が、半導体基板１１の第１の面１１Ａに直交する方向から視た平面視において配線１２２と重なるように形成されている。また、半導体基板１１の第１の面１１Ａに、ＧＮＤ電位（固定電位）が供給されるシールド配線９４（第１のシールド配線の一例）が、半導体基板１１の第１の面１１Ａに直交する方向から視た平面視において配線１１２を挟むように形成されている。同様に、半導体基板１１の第１の面１１Ａに、ＧＮＤ電位（固定電位）が供給されるシールド配線９６（第２のシールド配線の一例）が、半導体基板１１の第１の面１１Ａに直交する方向から視た平面視において配線１２２を挟むように形成されている。
【０１０７】
例えば、信号処理ＩＣ１０を３層配線のプロセスで製造する場合、配線１１２，１２２を配線層２でレイアウトし、シールド配線９０，９２を最上層の配線層３でレイアウトし、配線９４，９６を配線層２でレイアウトすることで、第３実施形態における信号処理ＩＣ１０を実現することができる。あるいは、配線１１２，１２２を配線層１でレイアウトし、シールド配線９０，９２を配線層２又は配線層３でレイアウトし、配線９４，９６を配線層１でレイアウトしてもよい。
【０１０８】
このシールド配線９０，９２，９４，９６により、電位が変化する再配置配線３０−１〜３０−ｎ，３０ａ，３０ｂ，３０ｃ，３０ｄや信号処理ＩＣ１０の内部のノードから配線１１２，１２２をシールドすることができる。なお、シールド配線９０とシールド配線９４の一方は無くてもよい。同様に、シールド配線９２とシールド配線９６の一方は無くてもよい。また、図１３に示すように、図１２（Ｃ）の構成に、配線１１２，１２２の下面をそれぞれ覆うシールド配線９８，９９をさらに設けてもよい。
【０１０９】
このように、第３実施形態のジャイロセンサーによれば、グランド電位（固定電位）のシールド配線を信号処理ＩＣ１０に形成して配線１１２，１２２をシールドすることで、ＱＶアンプ１１０，１２０の評価の信頼性を高めることができる。また、第３実施形態によれば、第１実施形態と同様、再配置配線を利用して信号処理ＩＣ１０の上にセンサー素子２０を重ねるように実装するので、ジャイロセンサーの小型化が容易である。特に、応力緩和層４０の厚みを薄くしても信号処理ＩＣ内部のシールド配線による配線１１２，１２２、ＱＶアンプ１１０，１２０のシールド効果が得られるので、応力緩和層４０を応力緩和の効果が得られる最小限の厚みで形成することもでき、ジャイロセンサーをより小型化することが可能である。
【０１１０】
なお、図１０、図１２及び図１３に示すように、シールド配線９０，９２は、ＱＶアンプ１１０，１２０の上面をそれぞれ覆うように形成されていてもよい。すなわち、半導体基板１１の第１の面１１Ａに、ＧＮＤ電位（固定電位）が供給されるシールド配線９０，９２が、半導体基板１１の第１の面１１Ａに直交する方向から視た平面視においてＱＶアンプ１１０，１２０とそれぞれ重なるように形成されていてもよい。このようにすれば、シールド配線９０，９２により、電位が変化する再配置配線３０−１〜３０−ｎ，３０ａ，３０ｂ，３０ｃ，３０ｄや信号処理ＩＣ１０の内部のノードからＱＶアンプ１１０，１２０をシールドすることができる。また、シールド配線９０，９２は、センサー素子２０の駆動電極２７ａ，２７ｂからＱＶアンプ１１０，１２０をシールドする効果を有する。従って、ＱＶアンプ１１０，１２０の特性変動を低減させることができる。
【０１１１】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１１２】
例えば、第２実施形態と第３実施形態を組み合わせてもよい。すなわち、半導体基板１１の第１の面１１Ａに直交する方向から視た平面視において、ＧＮＤ電位（固定電位）が供給される再配置配線３０ｅを配線１１２，１２２と重なるように形成するとともに、ＧＮＤ電位（固定電位）が供給される信号処理ＩＣ１０内部のシールド配線９０，９２を配線１１２，１２２とそれぞれ重なるように形成してもよい。この場合、再配置配線３０ｅだけでもＱＶアンプの１１０，１２０の上面方向のシールド効果を有するので、ＱＶアンプの１１０，１２０の上面を覆う配線９０，９２は無くてもよい。
【０１１３】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１１４】
１，１Ａ，１Ｂ，１Ｃ  ジャイロセンサー、２  基板、３，３Ａ，３Ｂ  支持板、４，４Ａ，４Ｂ，４Ｃ  フレキシブルプリント基板、１０，１０Ａ，１０Ｂ，１０Ｃ  信号処理ＩＣ（集積回路装置）、１１  半導体基板、１１Ａ  半導体基板の第１の面、２０，２０Ａ，２０Ｂ，２０Ｃ  センサー素子、２１  基部、２２  駆動振動腕、２２ａ，２２ｂ  錘部、２３  駆動振動腕、２３ａ，２３ｂ  錘部、２４  検出振動腕、２４ａ，２４ｂ  錘部、２５ａ〜２５ｄ  保持腕、２６ａ，２６ｂ  駆動電極、２７ａ，２７ｂ  検出電極、３０−１〜３０−ｎ，３０ａ〜３０ｅ  再配置配線、４０  絶縁層（応力緩和層）、５０〜５５  配線、６０〜６３  接続端子、７０−１〜７０−ｎ，８０〜８３  パッド、９０，９２，９４，９６，９８，９９  シールド配線、１００  駆動回路、１１０  ＱＶアンプ、１１２  配線、１２０  ＱＶアンプ、１２２  配線、１３０  検出回路、１４０  リファレンスブロック、１５０  ロジック回路、１７１  外部出力端子、１７２，１７３，１７４，１７５  外部入力端子、１７６  外部入出力端子、１７７  外部出力端子、１７８，１７９  外部入力端子、１８０，１８１  外部出力端子、２００  ジャイロセンサーモジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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