(57)【要約】【課題】一定期間内のピーク振幅を安定して保持することができるピークホールド回路を提供する。【解決手段】変調された入力信号と該入力信号のＤＣ電位とを入力して比較する第１の比較器２と、入力信号と所定の参照電圧とを入力して比較する第２の比較器２と、第１の比較器１からの出力と第２の比較器２からの出力とを入力し、ＡＮＤ出力結果に基づいて第２のスイッチ素子７をオン・オフ制御して、保持用コンデンサ５に入力信号のピーク振幅のＤＣ電位を保持させる第２の論理回路（ＡＮＤ回路）４とを有している。【選択図】図１
2012065065.tif 000002
【特許請求の範囲】
【請求項１】
変調された入力信号と該入力信号のＤＣ電位とを入力して比較する第１の比較器と、
前記入力信号と所定の参照電位とを入力して比較する第２の比較器と、
前記第１の比較器からの出力と前記第２の比較器からの出力とを入力し、ＡＮＤ出力結果に基づいてスイッチ素子をオン・オフ制御して、保持用コンデンサに前記入力信号のピーク振幅のＤＣ電位を保持させる論理回路とを有することを特徴とするピークホールド回路。
【請求項２】
前記論理回路は、リセット信号が入力されるまで前記保持用コンデンサに前記入力信号のピーク振幅のＤＣ電位を保持させることを特徴とする請求項１に記載のピークホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、無線機等の通信受信機などにおいて、ＡＧＣ（オート ゲイン コントロール）回路で利得制御を行うときに、入力信号（変調信号）のピーク振幅を一定時間保持するピークホールド回路に関する。
【背景技術】
【０００２】
無線機等の通信受信機などにおいては、出力信号の振幅を一定に保つよう入力信号（変調信号）の振幅に応じて可変利得増幅回路の利得を制御して、入力信号の変動を抑制するためのＡＧＣ（オート ゲイン コントロール）回路を有している（例えば、特許文献１参照）。このようなＡＧＣ回路には、入力信号（変調信号）のピーク振幅を検出するためのピークホールド回路が設けられている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ところで、前記ピークホールド回路でピーク振幅を検出するときに、ＡＭ（振幅）変調された入力信号の変調指数が大きくなるにつれて振幅検出レベルが変動するため、検出値がＡＭ（振幅）検波出力値となる。このため、ＡＧＣ回路による利得制御において、ゲインが変動する可能性が大きくなり、安定した制御が困難になる。
【０００４】
また、特許文献１のＡＧＣ回路（ＡＧＣアンプ）に設けられているような一般的なピークホールド回路は、入力信号（変調信号）を整流回路で整流（半波もしくは全波整流）した後に、コンデンサにピーク振幅値を保持して振幅検出を行う構成なので、整流回路が必要となり、回路構成が煩雑化してしまう。
【０００５】
そこで、本発明は、整流回路を用いることなく簡略化された回路構成にて、一定期間内のピーク振幅を安定して保持することができるピークホールド回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記目的を達成するために請求項１に記載のピークホールド回路は、変調された入力信号と該入力信号のＤＣ電位とを入力して比較する第１の比較器と、前記入力信号と所定の参照電位とを入力して比較する第２の比較器と、前記第１の比較器からの出力と前記第２の比較器からの出力とを入力し、ＡＮＤ出力結果に基づいてスイッチ素子をオン・オフ制御して、保持用コンデンサに前記入力信号のピーク振幅のＤＣ電位を保持させる論理回路とを有することを特徴としている。
【０００７】
また、請求項２に記載のピークホールド回路は、前記論理回路は、リセット信号が入力されるまで前記保持用コンデンサに前記入力信号のピーク振幅のＤＣ電位を保持させることを特徴としている。
【発明の効果】
【０００８】
本発明に係るピークホールド回路によれば、論理回路に第１の比較器からの出力と第２の比較器からの出力とを入力して、該論理回路のＡＮＤ出力結果に基づいてスイッチ素子をオン・オフ制御して、保持用コンデンサに入力信号のピーク振幅のＤＣ電位を保持させることにより、一定期間内のピーク振幅を安定して保持することができる。また、入力信号（変調信号）を第１の比較器と第２の比較器に直接入力する構成によって、整流回路が不要となり回路構成を簡略化することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係るピークホールド回路の構成を示す図。
【図２】入力信号の波形とピーク振幅のＤＣ電位を示す図。
【図３】本発明の実施形態に係るピークホールド回路でピーク振幅のＤＣ電位を保持するときの、第１、第２の比較器の出力信号と第２の論理回路の出力信号を示す図。
【発明を実施するための形態】
【００１０】
以下、本発明を図示の実施形態に基づいて説明する。図１は、本発明の実施形態に係るピークホールド回路の構成を示す図である。
【００１１】
図１に示すように、本実施形態に係るピークホールド回路は、第１、第２の比較器１，２と、第１、第２の論理回路（ＡＮＤ回路）３，４と、保持用コンデンサ５と、第１、第２のスイッチ素子６，７を有している。
【００１２】
第１の比較器１の−入力端子には、バッファ８を介して入力信号ａが入力され、第１の比較器１の＋入力端子には、基準電圧Ｖref１が入力され、両者を比較する。前記入力信号ａは、例えば、図２に示すように、ＤＣ電位が０．５Ｖで、３００kHzのキャリアに０．７kHzのＡＭ変調が変調度３０％の入力波形である。なお、前記基準電圧Ｖref１は、前記入力信号ａのＤＣ電位（０．５Ｖ）である。
【００１３】
第２の比較器２の＋入力端子には、バッファ８を介して前記入力信号ａが入力され、第２の比較器２の−入力端子には、リセット信号が入力された直後では参照電圧Ｖref２が閉じた第１のスイッチ素子６を介して入力され、両者を比較する。
【００１４】
第１の論理回路（ＡＮＤ回路）３は、リセット信号と第１の比較器１からの出力とを入力し、ＡＮＤ出力結果に基づいて第１のスイッチ素子６のオン・オフを制御する。
【００１５】
第２の論理回路（ＡＮＤ回路）４は、第１の比較器１からの出力と第２の比較器２からの出力を入力し、ＡＮＤ出力結果に基づいて第２のスイッチ素子７のオン・オフを制御する。
【００１６】
次に、上記したピークホールド回路の動作を、図２、図３を参照して説明する。なお、図３に示した入力信号ａの領域は、図２に示した入力信号ａの波形領域Ａに対応している。また、図２において、矢印Ｃはリセット信号Ｓ１が入力されるタイミングを示している。
【００１７】
図３の時刻ｔ０でリセット信号Ｓ１が入力されると、ピーク振幅のＤＣ電位（出力波形）ｂが入力信号ａのＤＣ電位となる。
【００１８】
そして、第１の比較器１の−入力端子には、バッファ８を介して入力信号ａが入力され、第１の比較器１の＋入力端子には、基準電圧Ｖref１（入力信号ａのＤＣ電位）が入力され、その比較結果に基づいて、図３に示したＳ２のような波形信号が出力される。第１の比較器１には、入力信号ａと基準電圧Ｖref１が常に入力されている。
【００１９】
また、リセット信号Ｓ１の入力直後（時刻ｔ０〜ｔ１）においては、第１の論理回路３は、リセット信号Ｓ１と第１の比較器１からの出力とを入力し、ＡＮＤ出力結果に基づいて第１のスイッチ素子６をオン・オフ制御する。
【００２０】
一方、リセット信号Ｓ１の入力直後（時刻ｔ０〜ｔ１）においては、第２の比較器２の＋入力端子には、バッファ８を介して入力信号ａが入力され、第２の比較器２の−入力端子には、参照電圧Ｖref２（リセット信号Ｓ１の入力直後では入力信号ａのＤＣ電位）が入力され、その比較結果に基づいて、図３に示したＳ３のような波形信号が出力される。
【００２１】
また、リセット信号Ｓ１の入力直後（時刻ｔ０〜ｔ１）においては、第２の論理回路４は、第１、第２の比較器１，２からの出力を入力し、ＡＮＤ出力結果に基づいて、図３に示したＳ４のようなスイッチ信号に基づいて第２のスイッチ素子７をオン・オフ制御する。これにより、保持用コンデンサ５には、入力信号ａのピーク振幅のＤＣ電位が保持される。
【００２２】
なお、時刻ｔ１〜ｔ２の間では、入力信号ａのピーク振幅が一定なので、第２の比較器２からの出力（Ｓ３）と第２の論理回路４のＡＮＤ出力結果（Ｓ４）は０である。
【００２３】
そして、時刻ｔ２が経過後に入力信号ａのピーク振幅が変化して大きくなると、第２の比較器２の＋入力端子には、バッファ８を介してこの入力信号ａが入力され、第２の比較器２の−入力端子には、保持用コンデンサ５に保持されているＤＣ電位が入力され、その比較結果に基づいて、図３に示したＳ３のような波形信号が出力される。
【００２４】
そして、時刻ｔ２が経過後においても、所定時間後にリセット信号Ｓ１が入力されるまで同様の動作を行なうことより、第２の論理回路４は、第１、第２の比較器１，２からの出力を入力し、ＡＮＤ出力結果に基づいて、図３に示したＳ４のようなスイッチ信号に基づいて第２のスイッチ素子７をオン・オフ制御する。これにより、次のリセット信号Ｓ１が入力されるまでの間、保持用コンデンサ５には入力信号ａのピーク振幅のＤＣ電位ｂが保持される。
【００２５】
そして、保持用コンデンサ５に保持された入力信号ａのピーク振幅のＤＣ電位ｂは、バッファ９を介してＡＤＣ（アナログ デジタル コンバータ）１０によりデジタル信号に変換された後に出力信号（ピーク振幅信号）として出力される。
【００２６】
このように、本実施形態のピークホールド回路によれば、第２の論理回路４に第１の比較器１からの出力と第２の比較器２からの出力とを入力して、該第２の論理回路４のＡＮＤ出力結果に基づいて第２のスイッチ素子７をオン・オフ制御して、保持用コンデンサ５に入力信号のピーク振幅のＤＣ電位を保持させることにより、一定期間内のピーク振幅を安定して保持することができる。
【００２７】
また、本実施形態のピークホールド回路は、入力信号（変調信号）ａを第１の比較器１と第２の比較器２に直接入力する構成により、整流回路が不要となり回路構成を簡略化することができる。更に、整流回路を用いていないので、入力信号（変調信号）ａのピーク振幅が小振幅の場合でもピーク振幅を精度よく検出することができる。
【００２８】
なお、前記実施形態のピークホールド回路のように、リセット信号が入力されるタイミング（リセット時間）の制御を行うことで、ＦＭ変調、デジタル変調によってより高速な伝送レートの場合でも、リセット信号が入力されるタイミング（リセット時間）を制御することが可能となる。
【符号の説明】
【００２９】
１        第１の比較器
２        第２の比較器
３        第１の論理回路（ＡＮＤ回路）
４        第２の論理回路（ＡＮＤ回路）
５        保持用コンデンサ
６        第１のスイッチ素子
７        第２のスイッチ素子
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特開平８−１１６２２５号公報
【図１】
2012065065.tif 000003
【図２】
2012065065.tif 000004
【図３】
2012065065.tif 000005