(57)【要約】【課題】大きな外付け容量素子による時定数に依存することなく遅延時間を設定でき、ユーザが実装システム上でリセット解除に代表されるパルス変化の遅延時間を容易に変更する事ができ、電源瞬停時にリセット解除に代表されるパルス変化までの遅延時間が短くなる虞を抑制する。【解決手段】発振回路（３）の発振動作で生成されるパルス信号をカウントし、カウント値が所定値に達したところでリセット解除に代表されるパルス変化のタイミングを生成する技術において、半導体装置の外部端（Ｐ１）子に接続される抵抗素子（Ｒ８）の抵抗値によって発振回路の発振周波数を可変にする。外付け抵抗素子によってリセット解除に代表されるパルス変化のタイミングを可変に設定することができ、それは、大きな外付け容量素子を用いる時定数に依存する遅延時間を必要とせず、故に、電源瞬停時にリセット解除に代表されるパルス変化までの遅延時間は短くならない。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源電圧検出回路と、
前記電源電圧検出回路による電源電圧の検出に応答して発振動作を開始する発振回路と、
前記発振回路の発振動作によって生成されるパルス信号を用いてカウント動作し、カウント値が所定値に達したときリセット解除タイミングを生成するロジック回路とを有する半導体装置であって、
前記発振回路の発振周波数を規定する抵抗素子が前記半導体装置の外部に接続される外部端子を有する、半導体装置。
【請求項２】
前記発振回路は前記外部端子に接続された抵抗素子の抵抗値に基づいて電流が可変にされる電流源を持ち、前記電流源から供給される電流の大小に応じてパルス信号の周期を決める、請求項１記載の半導体装置。
【請求項３】
前記発振回路は更に、前記電流源から供給される電流が充電される容量素子と、前記容量素子の充電ノードの電圧を第１の電圧と第２の電圧との間で充放電させる充放電回路とを有し、
前記発振回路は前記パルス信号として前記充放電回路による充電期間と放電期間をパルス周期とするパルス信号を前記ロジック回路に供給する、請求項２記載の半導体装置。
【請求項４】
前記容量素子を前記半導体装置の外部に接続する別の外部端子を有する、請求項３記載の半導体緒装置。
【請求項５】
電源電圧検出回路と、
前記電源電圧検出回路による電源電圧の検出に応答して発振動作を開始する発振回路と、
前記発振回路の発振動作によって生成されるパルス信号を用いてカウント動作し、カウント値が所定値に達したときリセット解除タイミングを生成するロジック回路とを有する半導体装置であって、
前記発振回路の発振周波数を規定する容量素子が前記半導体装置の外部に接続される外部端子を有する、半導体装置。
【請求項６】
前記発振回路は、電流源と、前記外部端子に接続された容量素子の容量値に基づいて、前記電流源から供給される電流の充放電サイクルが可変にされる充放電回路とを有し、前記充放電サイクルによって前記パルス信号の周期を決める、請求項５記載の半導体装置。
【請求項７】
電源電圧検出回路と、
前記電源電圧検出回路による電源電圧の検出に応答して発振動作を開始する発振回路と、
前記発振回路の発振動作によって生成されるパルス信号を用いてカウント動作し、カウント値が所定値に達したときリセット解除タイミングを生成するロジック回路とを有する半導体装置であって、
前記カウント値の前記所定値を可変に設定する第１の外部端子を有する、半導体装置。
【請求項８】
前記ロジック回路は、第２の外部端子からの入力に従った分周比で前記パルス信号を分周して出力する分周回路と、前記分周回路で分周されたパルス信号をカウントするカウンタとを有する、請求項７記載の半導体装置。
【請求項９】
前記ロジック回路、前記第１の外部端子からの入力に従って前記所定値が指示される、請求項８記載の半導体装置。
【請求項１０】
前記ロジック回路は、前記第１の外部端子からの設定値に前記カウンタのカウント値が一致したとき前記リセット解除タイミングを生成する判別回路を更に有する、請求項８記載の半導体装置。
【請求項１１】
電源電圧検出回路と、
前記電源電圧検出回路による電源電圧の検出に応答して発振動作を開始する発振回路と、
前記発振回路の発振動作によって生成されるパルス信号を用いてカウント動作し、カウント値が所定値に達したときリセット解除タイミングを生成するロジック回路とを有する半導体装置であって、
前記発振回路の発振周波数を規定する抵抗素子が前記半導体装置の外部に接続される第１の外部端子と、
前記カウント値の前記所定値を可変に設定する第２の外部端子とを有する、半導体装置。
【請求項１２】
電源電圧検出回路と、
前記電源電圧検出回路による電源電圧の検出に応答して発振動作を開始する発振回路と、
前記発振回路の発振動作によって生成されるパルス信号を用いてカウント動作し、カウント値が所定値に達したときリセット解除タイミングを生成するロジック回路とを有する半導体装置であって、
前記発振回路の発振周波数を既定する容量素子が前記半導体装置の外部に接続される第１の外部端子と、
前記カウント値の前記所定値を可変に設定する第２の外部端子とを有する、半導体装置。
【請求項１３】
電源電圧検出回路と、
前記電源電圧検出回路による電源電圧の検出から所定の遅延時間を待ってリセット信号の解除タイミングを生成するロジック回路とを有する半導体装置であって、
前記ロジック回路による遅延時間を規定する抵抗素子が前記半導体装置の外部に接続される外部端子を有する、半導体装置。
【請求項１４】
入力の変化を検出する検出回路と、
前記検出回路による入力変化の検出から所定の遅延時間を待ってパルス信号を変化させるロジック回路とを有する半導体装置であって、
前記ロジック回路による遅延時間を規定する抵抗素子が前記半導体装置の外部に接続される外部端子を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、本発明はパワーオンリセットタイミングに代表される所定のパルス変化タイミングを生成する半導体装置に関し、例えばリセットＩＣ（Integrated Circuit）やパワーオンリセット回路を備えたマイクロコンピュータ、データプロセッサ、データ処理装置などの半導体集積回路装置に適用して有効な技術に関する。
【背景技術】
【０００２】
リセットＩＣは、電源電圧の立ち上がり検出から所定の遅延時間を経てリセット解除タイミングを生成する。例えば、電源電圧の立ち上がり検出から所定の遅延時間を経てリセット信号をハイレベルにネゲートする。リセット解除の前記遅延時間を生成するには従来２通りの方法がある。
【０００３】
第１の方法はコンデンサ遅延容量方式であり、電源電圧の立ち上がり検出を基点に容量素子の充電を開始し、充電電圧が所定レベルに達するまでの時間をリセット解除の遅延時間とする。これによれば、外付けする前記容量素子の容量値を任意に選ぶことによって遅延時間を自由に設定することができる。しかしながら、外付けする容量素子の部品代がかさむ。長に遅延時間を設定する場合には大容量の容量素子が必要になり、容量素子が実装基板を占有する面積が大きくなり過ぎる。また、電源電圧が動作保証電圧よりも低下する状態を短時間生じたとき（電源瞬停時）、それによる前記容量素子の放電が不十分であることから、リセット解除までの遅延時間が短くなり過ぎて回路が初期化されない虞を生ずる。
【０００４】
第２の方法はコンデンサ遅延容量方式の問題点を解消する内蔵カウンタ方式である。例えば特許文献１及び特許文献２に記載の如く、発信器の発振クロックをカウンタで計数し、カウント値が規定値に達したときリセット解除を行う。内蔵カウンタ方式によれば、大きな外付け容量素子の時定数に依存することなく遅延時間を設定することができ、それ故に、電源瞬停時にリセット解除までの遅延時間が短縮する問題も生じない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２２６９９６号公報
【特許文献２】特開平５−３１３７９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１，２に記載された内蔵カウンタ方式ではパワーオンリセット解除の遅延時間はＩＣ内部の回路構成によって固定され、自由に設定することはできない。即ち、リセットＩＣやママイクロコンピュータのユーザが実装システム上でリセット解除の遅延時間について可変にする事が考慮されていない。従って、コンデンサ遅延容量方式の問題点は解消されても、ユーザサイドでリセット解除の遅延時間を自由に設定することができるというコンデンサ遅延容量方式の利点は犠牲にされている。
【０００７】
本発明の目的は、大きな外付け容量素子による時定数に依存することなく遅延時間を設定することができると共に、リセット解除に代表されるパルス変化の遅延時間をユーザが実装システム上で容易に変更する事ができ、しかも、電源瞬停時にリセット解除に代表されるパルス変化までの遅延時間が短くなる虞もない、半導体装置を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、発振回路の発振動作で生成されるパルス信号を用いてカウント動作し、カウント値が所定値に達したところでリセット解除に代表されるパルス変化のタイミングを生成する技術において、半導体装置の外部端子に接続される抵抗素子の抵抗値によって発振回路の発振周波数を可変にするものである。
【００１１】
これにより、外付け抵抗素子を選択することによってリセット解除に代表されるパルス変化のタイミングを可変に設定することができ、それには、大きな外付け容量素子による時定数に依存する遅延時間を必要とせず、それ故に、外付け素子によるコスト上昇を抑制でき、且つ、外付け素子を実装するのに大きな実装面積を占有せず、更に、電源瞬停時にリセット解除に代表されるパルス変化までの遅延時間が短くなる虞もない。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、大きな外付け容量素子による時定数に依存することなく遅延時間を設定することができると共に、リセット解除に代表されるパルス変化の遅延時間をユーザが実装システム上で容易に変更する事ができ、しかも、電源瞬停時にリセット解除に代表されるパルス変化までの遅延時間が短くなる虞も未然に防止することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は本発明の一実施の形態に係るリセットＩＣを全体的に例示するブロック図である。
【図２】図２は図１の発振回路と遅延ロジック回路の具体例を示す回路図である。
【図３】図３は図２の発振回路と遅延ロジック回路の動作タイミングを例示するタイミングチャートである。
【図４】図４は図１のリセットＩＣによるリセット動作を例示するタイミングチャートである。
【図５】図５はリセットＩＣに適用される別の発振回路が例示される回路図である。
【図６】図６はリセットＩＣに適用される更に別の発振回路及び遅延ロジック回路が例示される回路図である。
【図７】図７はリセット解除タイミングを生成するための遅延時間を遅延容量素子それ自体の時定数で決める外付け遅延容量タイプの比較例を示す説明図である。
【発明を実施するための形態】
【００１５】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１６】
〔１〕＜カウントするパルス周期を外付け抵抗で可変＞
本発明の代表的な実施の形態に係る半導体装置（１）は、電源電圧検出回路（２）と、前記電源電圧検出回路による電源電圧（ＶＤＤ）の検出に応答して発振動作を開始する発振回路（３，３Ａ）と、前記発振回路の発振動作によって生成されるパルス信号（ＯＳＣＣＬＫ）を用いてカウント動作し、カウント値が所定値（Ｎ）に達したときリセット解除タイミングを生成するロジック回路（４，４Ａ）とを有する。この半導体装置は前記発振回路の発振周波数を規定する抵抗素子（Ｒ８）が前記半導体装置の外部に接続される外部端子（Ｐ１）を有する。
【００１７】
外部端子に接続された抵抗素子によってリセット解除のタイミングを可変に設定することができ、それには、大きな外付け容量素子による時定数に依存する遅延時間を必要とせず、それ故に、外付け素子によるコスト上昇を抑制でき、且つ、外付け素子を実装するのに大きな実装面積を占有せず、更に、電源瞬停時にリセット解除までの遅延時間が短くなる虞もない。
【００１８】
〔２〕＜外付け抵抗で電流源の電流値を制御＞
項１の半導体装置において、前記発振回路は前記外部端子に接続された抵抗素子（Ｒ８）の抵抗値に基づいて電流が可変にされる電流源（１０）を持ち、前記電流源から供給される電流の大小に応じてパルス信号（ＯＳＣＣＬＫ）の周期を決める。
【００１９】
外部端子に接続された抵抗素子は電流源の電流供給能力を決め、それによって決まる電流供給能力は、ロジック回路が計数するパルス周期の長短を決めることになるから、カウント値ｎで規定されるリセット解除の遅延時間の１／ｎで決まる最小単位パルスを可変することで、リセット解除タイミングを微調整できる。
【００２０】
〔３〕＜容量素子への充電期間と放電期間をパルス信号周期とする＞
項２の半導体装置において、前記発振回路は更に、前記電流源から供給される電流が充電される容量素子（Ｃ１、Ｃ２）と、前記容量素子の充電ノードの電圧を第１の電圧（Ｖｒｅｆ２）と第２の電圧（Ｖｒｅｆ３）との間で充放電させる充放電回路（２０，２０Ａ）とを有し、前記発振回路は前記パルス信号として前記充放電回路による充電期間と放電期間をパルス周期とするパルス信号（ＯＳＣＣＬＫ）を前記ロジック回路に供給する。
【００２１】
容量素子はパルス信号のパルス周期を決めるための充放電動作に用いられるものであり、リセット解除までのカウント数を増やすことでその容量値を小さくでき、よってサイズも小さくできる。
【００２２】
〔４〕＜容量素子の外付け用外部端子＞
項３の半導体装置において、前記容量素子を前記半導体装置の外部に接続する別の外部端子（Ｐ１Ａ）を有する。
【００２３】
外付け容量素子に応じてリセット解除タイミングを更に微調整することができる。このとき、当該容量素子の容量値は、項３から明らかのように小さくて済むから、実装基板上での占有面積及びコストの点で全く問題にならない。
【００２４】
〔５〕＜カウントするパルス周期を外付け容量で可変＞
本発明の別の実施の形態に係る半導体装置は、電源電圧検出回路（２）と、前記電源電圧検出回路による電源電圧の検出に応答して発振動作を開始する発振回路（３Ａ）と、前記発振回路の発振動作によって生成されるパルス信号を用いてカウント動作し、カウント値が所定値に達したときリセット解除タイミングを生成するロジック回路（４，４Ａ）とを有する。この半導体装置は、前記発振回路の発振周波数を規定する容量素子（Ｃ２）が前記半導体装置の外部に接続される外部端子（Ｐ１Ａ）を有する。
【００２５】
外部端子に接続された容量素子によってリセット解除のタイミングを可変に設定することができ、その容量素子は、計数されるパルス信号の発振周波数を決めるものであって、大きな外付け容量素子による時定数に依存する遅延時間を確保するものではなく、それゆえに、電源瞬停時にリセット解除までの遅延時間が短くなる虞もない。
【００２６】
〔６〕＜外付け容量で電流源の電流値を制御＞
項５の半導体装置において、前記発振回路は、電流源（１０，１０Ａ）と、前記外部端子（Ｐ１Ａ）に接続された容量素子（Ｃ２）の容量値に基づいて、前記電流源から供給される電流の充放電サイクルが可変にされる充放電回路（２０Ａ）とを有し、前記充放電サイクルによって前記パルス信号の周期を決める。
【００２７】
容量素子はパルス信号のパルス周期を決めるための充放電動作に用いられるものであり、リセット解除までのカウント数を増やすことでその容量値を小さくでき、その結果サイズも小さくできる。
【００２８】
〔７〕＜カウンタのカウントアウトタイミングを可変＞
本発明の更に別の実施の形態に係る半導体装置は、電源電圧検出回路（２）と、前記電源電圧検出回路による電源電圧の検出に応答して発振動作を開始する発振回路（３，３Ａ）と、前記発振回路の発振動作によって生成されるパルス信号を用いてカウント動作し、カウント値が所定値に達したときリセット解除タイミングを生成するロジック回路（４Ａ）とを有する。この半導体装置は前記カウント値の前記所定値（Ｎ）を可変に設定する第１の外部端子（Ｐ１Ｂ）を有する。
【００２９】
第１の外部端子を用いて前記カウント値を可変にすることによりリセット解除のタイミングを可変に設定することができ、それは、大きな外付け容量素子を用いる時定数に依存する遅延時間を必要とせず、それゆえに、電源瞬停時にリセット解除までの遅延時間が短くなる虞もない。
【００３０】
〔８〕＜分周比可変＞
項７の半導体装置において、前記ロジック回路（４，４Ａ）は、第２の外部端子（Ｐ８）からの入力に従った分周比で前記パルス信号（ＯＳＣＣＬＫ）を分周して出力する分周回路（ＤＩＶ）と、前記分周回路で分周されたパルス信号をカウントするカウンタ（ＣＵＮＴ）とを有する。
【００３１】
第２の外部端子からカウンタで計数するパルス信号の分周比を可変にすることにより、リセット解除タイミングを大きく調整することが容易である。
【００３２】
〔９〕＜カウントアウトするカウント値の可変＞
項８の半導体装置において、前記ロジック回路は前記第１の外部端子（Ｐ１Ｂ）からの入力に従って前記所定値（Ｎ）が指示される。
【００３３】
リセット解除タイミングを規定するカウンタによる計数値を第１の外部端子から可変にすることにより、リセット解除タイミングを調整することが容易である。
【００３４】
〔１０〕＜カウント値の判別デコーダ＞
項８の半導体装置において、前記ロジック回路は、前記第１の外部端子からの設定値に前記カウンタのカウント値が一致したとき前記リセット解除タイミングを生成する判別回路（ＤＥＣ）を更に有する。
【００３５】
外部端子からの設定値とカウンタのカウント値とによるリセット解除タイミングの生成を容易に実現することができる。
【００３６】
〔１１〕＜カウンタのカウントアウトタイミング及び抵抗によるカウントパルス周期を可変＞
本発明の更に別の実施の形態に係る半導体装置は、電源電圧検出回路（２）と、前記電源電圧検出回路による電源電圧の検出に応答して発振動作を開始する発振回路（３）と、前記発振回路の発振動作によって生成されるパルス信号を用いてカウント動作し、カウント値が所定値に達したときリセット解除タイミングを生成するロジック回路（４）とを有する。この半導体装置は、前記発振回路の発振周波数を規定する抵抗素子（Ｒ８）が前記半導体装置の外部に接続される第１の外部端子（Ｐ１）と、前記カウント値の前記所定値を可変に設定する第２の外部端子（Ｐ１Ｂ）とを有する。
【００３７】
項１及び項７の双方の作用効果を奏する。
【００３８】
〔１２〕＜カウンタのカウントアウトタイミング及び容量によるカウントパルス周期を可変＞
本発明の更に別の実施の形態に係る半導体装置は、電源電圧検出回路（２）と、前記電源電圧検出回路による電源電圧の検出に応答して発振動作を開始する発振回路（３）と、前記発振回路の発振動作によって生成されるパルス信号を用いてカウント動作し、カウント値が所定値に達したときリセット解除タイミングを生成するロジック回路（４）とを有する。この半導体装置は、前記発振回路の発振周波数を既定する容量素子（Ｃ２）が前記半導体装置の外部に接続される第１の外部端子（Ｐ１Ａ）と、前記カウント値の前記所定値を可変に設定する第２の外部端子（Ｐ１Ｂ）とを有する。
【００３９】
項４及び項７の双方の作用効果を奏する。
【００４０】
〔１３〕＜外付け抵抗でリセット解除タイミングを調整＞
本発明の更に別の実施の形態に係る半導体装置は、電源電圧検出回路（２）と、前記電源電圧検出回路による電源電圧の検出から所定の遅延時間を待ってリセット信号の解除タイミングを生成するロジック回路（４）とを有し、この半導体装置は、前記ロジック回路による遅延時間を規定する抵抗素子（Ｒ８）が前記半導体装置の外部に接続される外部端子（Ｐ１）を有する。
【００４１】
外部端子に接続された抵抗素子によってリセット解除のタイミングを可変に設定することができ、それには、大きな外付け容量素子による時定数に依存する遅延時間を必要とせず、それ故に、外付け素子によるコスト上昇を抑制でき、且つ、外付け素子を実装するのに大きな実装面積を占有せず、更に、電源瞬停時にリセット解除までの遅延時間が短くなる虞もない。
【００４２】
〔１４〕＜外付け抵抗でパルス変化タイミングを調整＞
本発明の更に別の実施の形態に係る半導体装置は、入力の変化を検出する検出回路（２）と、前記検出回路による入力変化の検出から所定の遅延時間を待ってパルス信号を変化させるロジック回路（４）とを有し、この半導体装置は、前記ロジック回路による遅延時間を規定する抵抗素子（Ｒ８）が前記半導体装置の外部に接続される外部端子（Ｐ１）を有する。
【００４３】
外部端子に接続された抵抗素子によってリセット解除タイミングに代表されるパルス変化タイミングを可変に設定することができ、それには、大きな外付け容量素子による時定数に依存する遅延時間を必要とせず、それ故に、外付け素子によるコスト上昇を抑制でき、且つ、外付け素子を実装するのに大きな実装面積を占有せず、更に、電源瞬停時にパルス変化タイミングまでの遅延時間が短くなる虞もない。
【００４４】
２．実施の形態の詳細
〔実施の形態１〕
図１には本発明の一実施の形態に係るリセットＩＣの全体的な構成が例示される。リセットＩＣ１は、特に制限されないが、単結晶シリコンのような１個の半導体基板に形成され、電源端子Ｐ７への電源電圧ＶＤＤの供給、又は、マニュアルリセット端子Ｐ３に対するマニュアルリセット信号／ＭＲによるリセット指示に応答して、出力端子Ｐ５からリセット信号／ＶＯＵＴを出力し、所定の遅延時間を以て以ってリセット信号／ＶＯＵＴの解除タイミングを生成する。なお、図１において、Ｐ１からＰ８は、リセットＩＣ１の外部接続端子としての外部接続ピンを示している。
【００４５】
リセットＩＣ１は、電源電圧検出回路２、発振回路（ＯＳＣ）３、及び遅延ロジック回路（ＤＬＹＬＧＣ）４を備える。
【００４６】
電源電圧検出回路２は、ヒステリシスコンパレータＣＭＰ１を有し、その非反転入力端子（＋）には、グランド電圧（又は接地電位）ＧＮＤが印加されるグランド端子Ｐ４と電源端子Ｐ７との間に直列接続された抵抗素子Ｒ１，Ｒ２で抵抗分圧された電圧Ｖ１が印加され、その反転入力端子（−）にはリファレンス電圧Ｖｒｅｆ１が印加される。リファレンス電圧Ｖｒｅｆ１は、特に制限されないが、電源電圧ＶＤＤに要求される動作保証電圧に相当する電圧とされる。ヒステリシスコンパレータＣＭＰ１は電源電圧ＶＤＤがリファレンス電圧Ｖｒｅｆ１を境に低下していくとき検出電圧Ｖ２をローレベル（論理値０）とし、電源電圧ＶＤＤがリファレンス電圧Ｖｒｅｆ１よりもヒステリシス電圧Ｖｈｙｓ分だけ高い電圧を境に上昇していくとき検出電圧Ｖ２をハイレベル（論理値１）とする。
【００４７】
検出電圧Ｖ２は２入力アンドゲートＡＮＤ１の一方の入力端子に供給され、その他方の入力端子にはリセットＩＣ１の内部で抵抗素子Ｒ６によりプルアップされた端子Ｐ３が結合される。アンドゲートＡＮＤ１の出力電圧Ｖ３は、マニュアルリセット信号／ＭＲがハイレベルにネゲートされた状態で電源電圧ＶＤＤが電圧Ｖｒｅｆ１＋Ｖｈｙｓのレベルを超えたとき（Ｖ２がローレベルからハイレベルに変化したとき）、または、電源電圧ＶＤＤが電圧Ｖｒｅｆ１＋Ｖｈｙｓのレベルを超えた状態（Ｖ２がハイレベル）でマニュアルリセット信号／ＭＲがローレベルにアサートされてからハイレベルにネゲートされたとき、ローレベルからハイレベルに変化される。
【００４８】
遅延ロジック回路４は、電圧Ｖ３を受け、電圧Ｖ３のローレベルからハイレベルへの変化に応答して発振回路３の発振動作を開始させ、発振回路３からのパルス信号ＯＳＣＣＬＫを用いて一定期間の経過を待った後に、リセット信号／ＶＯＵＴをローレベルからハイレベルに解除する。電圧Ｖ３のローレベルからハイレベルへの変化に応答して発振動作を開始する発振回路３は、リセットＩＣ1の外部端子Ｐ１に外付けされる抵抗素子Ｒ８の抵抗値に応じた周波数で発振してパルス信号ＯＳＣＣＬＫを生成する。
【００４９】
遅延ロジック回路４は、発振回路３の発振動作によって生成されるパルス信号ＯＳＣＣＬＫを用いてカウント動作し、カウント値が所定値に達したときリセット解除タイミングを生成する。要するに、リセット信号／ＶＯＵＴをローレベルからハイレベルに変化される。したがって、リセットＩＣ１の実装基板上で抵抗素子Ｒ８の抵抗値を選択することにより、リセット信号／ＶＯＵＴのリセット解除タイミングを選択的に設定することができる。リセットＩＣ1の内部でプルアップされた外部端子Ｐ８には、パルス信号ＯＳＣＣＬＫに対する分周比を選択する選択信号ＳＯが供給される。遅延ロジック回路４は選択信号ＳＯで選択された分周比でパルス信号ＯＳＣＣＬＫを分周し、分周されたパルス信号をカウントする。
【００５０】
図２には図１の発振回路３と遅延ロジック回路４の具体例が示される。
【００５１】
発振回路３は電流源１０と充放電回路２０に大別される。
【００５２】
電流源１０において、ゲートがドレインに接続されたｐチャンネル型の負荷ＭＯＳトランジスタＭＬ１に流れる電流は、その電流経路に直列配置されたｎチャンネル型の負帰還制御ＭＯＳトランジスタＭ１のコンダクタンス制御と、同じくその電流経路に直列配置された前記抵抗素子Ｒ８の抵抗値とによって決定される。負帰還制御ＭＯＳトランジスタＭ１はそのソース電圧（ｎｏｄｅ２の電圧）がリファレンス電圧Ｖｒｅｆ２に一致するようにオペアンプＯＰ１によりゲート電圧（ｎｏｄｅ１の電圧）が制御される。したがって、負荷ＭＯＳトランジスタＭＬ１に流れる電流は、外付けの抵抗素子Ｒ８の抵抗値が大きいほど小さくされる。要するに、選択する抵抗素子Ｒ８の抵抗値に応じて負荷ＭＯＳトランジスタＭＬ１に流れる電流を選択することができる。
【００５３】
充放電回路２０は、負荷ＭＯＳトランジスタＭＬ１に流れる電流がそれぞれ鏡映されるｐチャンネル型の負荷ＭＯＳトランジスタＭＬ２、ＭＬ３と、負荷ＭＯＳトランジスタＭＬ２に直列されゲートとソースが結合された負荷ＭＯＳトランジスタＭＬ４と、負荷ＭＯＳトランジスタＭＬ３に直列され負荷ＭＯＳトランジスタＭＬ４に流れる電流が鏡映される負荷ＭＯＳトランジスタＭＬ５を備え、負荷ＭＯＳトランジスタＭＬ３，ＭＬ５には電流源１０の負荷ＭＯＳトランジスタＭＬ１に応ずるコンダクタンスが設定され、双方のトランジスタＭＫ３，ＭＬ５の間には一対のスイッチ素子ＳＷ１，ＳＷ２が直列配置される。例えばスイッチ素子ＳＷ１はｐチャンネル型ＭＯＳトランジスタ、スイッチ素子ＳＷ２はｎチャンネル型ＭＯＳトランジスタで構成される。
【００５４】
スイッチ素子ＳＷ１，ＳＷ２の共通接続ノードｎｏｄｅ４にはグランド電圧ＧＮＤとの間で充放電容量素子Ｃ１と短絡スイッチＳＷ３が接続される。スイッチ素子ＳＷ１がオン状態並びにスイッチ素子ＳＷ２がオフ状態で容量素子Ｃ１が充電動作され、スイッチ素子ＳＷ１がオフ状態並びにスイッチ素子ＳＷ２がオン状態で容量素子Ｃ１が放電動作され、短絡スイッチＳＷ３のオン状態で容量素子Ｃ１が放電状態に初期化される。
【００５５】
前記共通接続ノードｎｏｄｅ４の電圧Ｖ４は、コンパレータＣＭＰ２の反転入力端子（−）及びコンパレータＣＭＰ３の非反転入力端子（＋）に供給される。コンパレータＣＭＰ２はその反転入力端子（＋）に供給されるリファレンス電圧Ｖｒｅｆ２よりも電圧Ｖ４が高ければノードｎｏｄｅ６にローレベルを出力し、低いときにはハイレベルを出力する。一方、コンパレータＣＭＰ３はその反転入力端子（−）に供給されるリファレンス電圧Ｖｒｅｆ３よりも電圧が低くなればノードｎｏｄｅ５にローレベルを出力し、高いときはハイレベルを出力する。リファレンス電圧はＶｒｅｆ３＜Ｖｒｅｆ２とされる。
【００５６】
コンパレータＣＭＰ２，ＣＭＰ３の出力は２入力ナンドゲートＮＡＮＤ１，ＮＡＮＤ２の一方の入力に結合され、２入力ナンドゲートＮＡＮＤ１，ＮＡＮＤ２は相互に一方の出力が他方の入力に交差結合されてスタティックラッチを形成する。スタティックラッチの出力電圧Ｖ５によってスイッチ素子ＳＷ１，ＳＷ２が相補的にスイッチ制御される。即ち、スイッチ素子ＳＷ３がオン状態にされてノードｎｏｄｅ４がグランドレベルに初期化された状態において、ノードｎｏｄｅ５がローレベル、ノードｎｏｄｅ６がハイレベルに成り、電圧Ｖ５がローレベルにされてスイッチ素子ＳＷ１がオン状態、スイッチ素子ＳＷ２がオフ状態にされ、容量素子Ｃ１の充電動作が開始される。これによって充電電圧Ｖ４がリファレンス電圧Ｖｒｅｆ３を超えてノードｎｏｄｅ５がハイレベルになり、更に電圧Ｖ４がリファレンス電圧Ｖｒｅｆ２を超えるとノードｎｏｄｅ６がローレベルにされて電圧Ｖ５がハイレベルに反転される。電圧Ｖ５がハイレベルに反転される、スイッチ素子ＳＷ１、ＳＷ２の状態が反転されて（ＳＷ１＝オフ、ＳＷ２＝オン）、容量素子Ｃ１の放電動作が開始される。これによって電圧Ｖ４がリファレンス電圧Ｖｒｅｆ３よりも低くなると、今度はノードｎｏｄｅ５がローレベルに反転することによって電圧Ｖ５がローレベルに反転されて容量Ｃ１は充電動作に切り替えられる。次に、電圧Ｖ４がリファレンス電圧Ｖｒｅｆ２よりも高くなると、今度はノードｎｏｄｅ６がローレベルに反転することによって電圧Ｖ５がハイレベルに反転されて容量Ｃ１は放電動作に切り替えられる。容量Ｃ１に対する充電動作と放電動作が繰り返されることにより、電圧Ｖ５の波形はその充放電サイクルを１周期とするパルス波形になる。電圧Ｖ５の信号波形はアンドゲートＡＮＤ２からパルス信号ＯＳＣＣＬＫとして遅延ロジック回路４に供給される。
【００５７】
尚、オペアンプＯＰ１及びコンパレータＣＭＰ２，ＣＭＰ３はバイアスイネーブル信号ＢＩＡＳ＿ＥＮＡのハイレベルによって動作可能な状態にされる。発振イネーブル信号ＯＳＣ＿ＥＮＡがハイレベルにされた状態で、短絡スイッチＳＷ３がカットオフされて、容量素子Ｃ１の充放電が可能にされ、それによって形成される電圧Ｖ５の波形がアンドゲートＡＮＤ２からパルス信号ＯＳＣＣＬＫとして出力可能にされる。
【００５８】
遅延ロジック回路４は、分周回路ＤＩＶ、カウンタＣＵＮＴ、及びデコーダＤＥＣを有する。分周回路ＤＩＶ、カウンタＣＵＮＴ及びデコーダＤＥＣは、信号Ｖ３がハイレベルにさている期間に動作可能にされる。
分周回路ＤＩＶは、前記パルス信号ＯＳＣＣＬＫを１／８分周又は１／１６分周し、何れかの分周信号を選択して出力する。分周信号の選択は前記外部端子Ｐ８から入力される選択信号ＳＯによって選択される。カウンタＣＵＮＴは分周回路ＤＩＶから出力されるパルス信号をカウントクロック（ＣＮＴＣＬＫ）としてそのクロックサイクル数を計数する。カウンタＣＵＮＴは例えば８ビットカウンタで構成される。デコーダＤＥＣはカウントクロックＣＮＴＣＬＫに同期してカウンタＣＵＮＴのカウント値を取り込み、取り込んだカウント値が所定値例えばＮ＝１９７に一致するか否かを判別し、一致を判別することによって検出信号ＣＮＴＤＥＴをローレベルからハイレベルに反転する。検出信号ＣＮＴＤＥＴがリセット信号／ＶＯＵＴとして出力される。
【００５９】
検出信号ＣＮＴＤＥＴは電圧Ｖ３と共に２入力ナンドゲートＮＡＮＤ３に供給されて前記バイアスイネーブル信号をＢＩＡＳ＿ＥＮＡを生成する。検出信号ＣＮＴＤＥＴがハイレベルに反転すればもはや発振回路３の発振動作は不要であるから、検出信号ＣＮＴＤＥＴのハイレベルへの変化に同期してバイアスイネーブル信号ＢＩＡＳ＿ＥＮＡをローレベルにネゲートしてオペアンプＯＰ及びコンパレータＣＭＰ２，ＣＭＰ３の動作を停止させて低消費電力を図る。電源電圧ＶＤＤが低下したりマニュアルリセットが指示されたときはその後のリセット解除に備えてバイアスイネーブル信号ＢＩＡＳ＿ＥＮＡは、電圧Ｖ３のローレベルに応答して一早くハイレベルにされる。前記発振イネーブル信号ＯＳＣ＿ＥＮＡは検出信号ＣＮＴＤＥＴと電圧Ｖ３の反転信号を２入力ナンドゲートＮＯＲ１で受けて生成され、発振動作を行うときだけスイッチ素子ＳＷ３を開放し、アンドゲートＡＮＤ２を開くようになっている。
【００６０】
図３には発振回路３と遅延ロジック回路４の動作タイミングチャートが例示される。時刻ｔ０に電源電圧ＶＤＤが投入され、時刻ｔ１にＶ１＞Ｖｒｅｆ１＋Ｖｈｙｓとされることによって、電圧Ｖ３がハイレベルにされ、発振イネーブル信号ＯＳＣ＿ＥＮＡ及びバイアスイネーブル信号ＢＩＡＳ＿ＥＮＡが共にイネーブルになって、発振回路３の発振動作が開始される。遅延ロジック回路４は発振動作による電圧Ｖ５のパルス波形を入力し、分周されたカウントクロックＣＮＴＣＬＫをカウンタＣＵＮＴで計数していく。計数値が規定値Ｎ＝１９７に達したところで検出信号ＣＮＴＤＥＴがハイレベルに判定される（ｔ２）。これがリセット解除タイミングとされ、リセット信号／ＶＯＵＴがハイレベルにされ、発信回路３の発振動作停止、遅延ロジック回路４によるカウント動作が停止される。
【００６１】
この後、時刻ｔ３で電源電圧ＶＤＤが不所望に低下されると、これに応答してバイアスイネーブル信号ＢＩＡＳ＿ＥＮＡが活性化され、再び、時刻ｔ４でＶ１＞Ｖｒｅｆ１＋Ｖｈｙｓとされることによって、上述と同様に発振回路３の発振動作が開始されてリセット解除のタイミングが生成される。
【００６２】
図４にはリセットＩＣ１によるリセット動作のタイミングチャートが例示される。
【００６３】
信号ＳＯは例えばローレベルにされ、分周比１／８が選択され、信号Ｖ３がハイレベルに活性化されてからリセット信号／ＶＯＵＴ（カウント値の一致検出信号ＣＮＴＤＥＴ）がハイレベルにされるまでの遅延時間にはｔｄ１が設定されているものとする。当然その遅延時間ｔｄ１は外付け抵抗素子Ｒ８の抵抗値にも依存している。
【００６４】
時刻ｔ０で電源電圧ＶＤＤが投入され、時刻ｔ１で電圧Ｖ１がＶｒｅｆ１＋Ｖｈｙｓにされることにより、コンパレータＣＭＰ１の出力電圧Ｖ２がハイレベルに反転されて、電圧Ｖ３がハイレベルに反転される。これに応答して発振回路３の発振動作が開始され、それによって生成されるパルス信号ＯＳＣＣＬＫを受けるロジック回路４がカウントクロック信号ＣＮＴＣＬＫを計数し、計数値がＮ＝１９７になったところでリセット信号／ＶＯＵＴがハイレベルにネゲートされる（ｔ２）。これにより、電源電圧の検出からリセット信号／ＶＯＵＴの解除までに、少なくとも時刻ｔ１から時刻ｔ２までの遅延時間ｔｄ１が確保される。
【００６５】
時刻ｔ３にマニュアルリセット信号／ＭＲがローレベルにされてマニュアルリセットが指示されると、電圧Ｖ３がローレベルに変化され、これに応答してリセット信号／ＶＯＵＴがローレベルにアサートされて、そのリセット信号／ＶＯＵＴを受ける回路にリセット動作が指示される。その後に時刻ｔ４でマニュアルリセット信号／ＭＲがハイレベルにネゲートされ、信号Ｖ３がハイレベルに変化されると、その変化に同期して、発振回路３の発振動作が開始され、それによって生成されるパルス信号ＯＳＣＣＬＫを受けるロジック回路４がカウントクロック信号ＣＮＴＣＬＫを計数し、計数値がＮ＝１９７になったところでリセット信号／ＶＯＵＴがハイレベルにネゲートされる（ｔ５）。これにより、マニュアルリセットの指示からリセット信号／ＶＯＵＴの解除までに、少なくとも時刻ｔ４から時刻ｔ５までの遅延時間ｔｄ１が確保される。
【００６６】
電源電圧ＶＤＤが瞬間的にレベル低下して電圧Ｖ１がリファレンス電圧Ｖｒｅｆ１よりも低くなると（ｔ６）、これに応答して電圧Ｖ３がローレベルに反転し、リセット信号／ＶＯＵＴがローレベルにアサートされて、そのリセット信号／ＶＯＵＴを受ける回路にリセット動作が指示される。その後に時刻ｔ７で電源電圧ＶＤＤがＶｒｅｆ１＋Ｖｈｙｓを超えるレベルに復帰すると、これに応答して信号Ｖ３がハイレベルに変化され（ｔ７）、その変化に同期して、発振回路３の発振動作が開始され、それによって生成されるパルス信号ＯＳＣＣＬＫを受けるロジック回路４がカウントクロック信号ＣＮＴＣＬＫを計数し、計数値がＮ＝１９７になったところでリセット信号／ＶＯＵＴがハイレベルにネゲートされる（ｔ８）。これにより、電源電圧ＶＤＤの瞬停からリセット信号／ＶＯＵＴの解除までに、少なくとも時刻ｔ７から時刻ｔ８までの遅延時間ｔｄ１が確保される。
【００６７】
次に、時刻ｔ９で信号ＳＯはローレベルからハイレベルに変更され、分周比が１／８から１／１６に切り替えられてカウントクロック信号ＣＮＴＣＬＫの周期が２倍にされるので、信号Ｖ３がハイレベルに活性化されてからリセット信号／ＶＯＵＴ（カウント値の一致検出信号ＣＮＴＤＥＴ）がハイレベルにされるまでの遅延時間はｔｄ１のほぼ２倍のｔｄ２に設定変更される。遅延時間ｔｄ２は外付け抵抗素子Ｒ８の抵抗値にも依存していることは言うまでもない。
【００６８】
時刻ｔ１０にマニュアルリセット信号／ＭＲがローレベルにされてマニュアルリセットが指示されると、電圧Ｖ３がローレベルに変化されると、これに応答してリセット信号／ＶＯＵＴがローレベルにアサートされて、そのリセット信号／ＶＯＵＴを受ける回路にリセット動作が指示される。その後に時刻ｔ１１でマニュアルリセット信号／ＭＲがハイレベルにネゲートされ、信号Ｖ３がハイレベルに変化されると、その変化に同期して、発振回路３の発信動作が開始され、それによって生成されるパルス信号ＯＳＣＣＬＫを受けるロジック回路４がカウントクロック信号ＣＮＴＣＬＫを計数し、計数値がＮ＝１９７になったところでリセット信号／ＶＯＵＴがハイレベルにネゲートされる（ｔ１２）。これにより、マニュアルリセットの指示からリセット信号／ＶＯＵＴの解除までに、少なくとも時刻ｔ１１から時刻ｔ１２までの遅延時間ｔｄ２が確保される。
【００６９】
電源電圧ＶＤＤが瞬間的にレベル低下して電圧Ｖ１がリファレンス電圧Ｖｒｅｆ１よりも低くなると（ｔ１３）、これに応答して電圧Ｖ３がローレベルに反転し、リセット信号／ＶＯＵＴがローレベルにアサートされて、そのリセット信号／ＶＯＵＴを受ける回路にリセット動作が指示される。その後の時刻ｔ１４で電源電圧ＶＤＤがＶｒｅｆ１＋Ｖｈｙｓを超えるレベルに復帰すると、これに応答して信号Ｖ３がハイレベルに変化され、その変化に同期して、発振回路３の発振動作が開始され、それによって生成されるパルス信号ＯＳＣＣＬＫを受けるロジック回路４がカウントクロック信号ＣＮＴＣＬＫを計数し、計数値がＮ＝１９７になったところでリセット信号／ＶＯＵＴがハイレベルにネゲートされる（ｔ１５）。これにより、電源電圧ＶＤＤの瞬停からリセット信号／ＶＯＵＴの解除までに、少なくとも時刻ｔ１４から時刻ｔ１５までの遅延時間ｔｄ２が確保される。
【００７０】
実施の形態１によれば以下の作用効果を得る。
【００７１】
〔１〕外部端子Ｐ１に接続された抵抗素子Ｒ８によってリセット解除のタイミングを可変に設定することができる。これには、大きな外付け容量素子による時定数に依存する遅延時間を必要としないから、外付け素子によるコスト上昇を抑制でき、且つ、外付け素子を実装するのに大きな実装面積も占有せず、更に、電源瞬停時にリセット解除までの遅延時間が短くなる虞もない。容量素子Ｃ１はパルス信号ＯＳＣＣＬＫのパルス周期を決めるための充放電動作に用いられるものであり、リセット解除までにある程度のカウント数Ｎを要するものとすれば、その容量素子Ｃ１は小さなサイズで十分とされる。例えば図７に例示する外付け遅延容量タイプのように、リセット解除タイミングを生成するための遅延時間を遅延容量素子それ自体の時定数で決める場合に比べてその容量素子Ｃ１の容量値は格段に小さくて済む。
【００７２】
〔２〕外部端子Ｐ１に接続された抵抗素子Ｒ８は電流源１０の電流供給能力を決め、それによって決まる電流供給能力は、カウンタＣＵＮＴが計数するカウントクロックＣＮＴＣＬＫのパルス周期の長短を決めることになるから、カウント値Ｎで規定されるリセット解除の遅延時間ｔｄ１、ｔｄ２の１／Ｎで決まる最小単位パルスを可変することで、リセット解除タイミングを微調整できる。
【００７３】
〔３〕外部端子Ｐ８を用いてカウンタＣＵＮＴで計数するパルス信号の分周比を可変にすることにより、リセット解除タイミングを大きく調整することが容易である。例えば１／８と１／１６の如く、設定可能な分周比を倍半分とすることにより、リセット解除タイミングの大まかな設定を分周比の設定で行い、その微調整を外付け抵抗Ｒ８の抵抗値で行うことができ、リセット解除タイミングを高い精度でかつ容易に調整することが可能になる。
【００７４】
〔実施の形態２〕
図５にはリセットＩＣに適用される別の発振回路の例が示される。同図に示される発振回路３Ａは図２の発振回路３とは外付け素子が相違される。すなわちトランジスタＭＬ３，ＭＬ５に流れる電流を規定する抵抗素子としてオンチップの抵抗素子Ｒ６を電流源１０Ａに採用し、充放電回路２０Ａを構成する容量素子として外付けの容量素子Ｃ２を採用する。容量素子Ｃ２は、ノードｎｏｄｅ４に接続する外部端子Ｐ１Ａに結合される。
【００７５】
外付け容量素子Ｃ２の容量値に応じてパルス信号ＯＳＣＣＬＫの周期が可変になるから、前記外付け抵抗素子Ｒ８を用いる場合と同様に、外付け容量素子Ｃ２として選択する容量値に応じてリセット解除タイミングを微調整することができる。このとき、容量素子Ｃ２はパルス信号ＯＳＣＣＬＫのパルス周期を決めるための充放電動作に用いられるものであり、リセット解除までにある程度のカウント数Ｎを要するものとすれば、その容量素子Ｃ２は小さなサイズで十分とされる。したがって、図7の比較例のようにリセット解除タイミングを生成するための遅延時間を容量素子それ自体の時定数で決める場合に比べて、その容量素子Ｃ２の容量値は格段に小さくて済み、実装基板上での占有面積及びコストの点で全く問題にならない。
【００７６】
そのほかの点については実施の形態１と同様であるからその詳細な説明は省略する。
【００７７】
〔実施の形態３〕
図６にはリセットＩＣに適用される更に別の発振回路及び遅延ロジック回路が例示される。同図に示される発振回路３Ｂは、図２の発振回路３の外付け抵抗素子Ｒ８をオンチップの抵抗素子Ｒ６に代えて一定とした点が相違され、遅延ロジック回路４Ａは図２の遅延ロジック回路４に対してデコーダＤＥＣによるカウント値の一致判別値ＮをリセットＩＣの外部端子Ｐ１Ｂから任意に設定可能とした点が相違される。
【００７８】
カウント値の一致判別値Ｎをランダムに設定できるようにするには外部端子Ｐ１Ｂを８ビット分用意しなければならず、外部端子数の制約を受ける場合には上位の複数ビットのみ可変可能とし、下位側ビットは固定値に初期化されるようにすればよい。
【００７９】
外部端子Ｐ１Ｂを用いて前記カウント値を可変にすることによりリセット解除のタイミングを可変に設定することができる。抵抗素子Ｒ８や容量素子Ｃ２などの外付け素子も一切不要であるから、実装基板上の専有面積をさらに小さくすることができ、また、電源瞬停時にリセット解除までの遅延時間が短くなる虞もない。
【００８０】
そのほかの点については実施の形態１と同様であるからその詳細な説明は省略する。
【００８１】
〔実施の形態４〕
特に図示はしないが、図２の発振回路３に図６に遅延ロジック回路４Ａを接続し、あるいは、図５の発振回路３Ａに図６に遅延ロジック回路４Ａを接続して、リセットＩＣを構成してもよい。
【００８２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８３】
例えば、発振回路の構成、更には発振回路を構成する電流源及び充放電回路は、上記実施の形態で説明した回路構成に限定されず適宜変更可能である。
【００８４】
更に、外付け抵抗素子を用いてリセット解除タイミングを可変に設定する構成は、発振回路と、電源電圧の検出タイミングを遅延させる遅延ロジック回路を用いる構成に限定されず適宜変更可能である。
【００８５】
本発明は半導体集積回路化されたリセットＩＣに限定されず、パワーオンリセット機能を備えたマイクロコンピュータやデータプロセッサやデータ処理装置などの半導体装置又は半導体集積回路装置にも広く適用する事ができる。
【００８６】
更に本発明はリセット解除タイミングの生成に限定されず、入力の変化を検出する検出回路による入力変化の検出から所定の遅延時間を待ってパルス信号を変化させるパルスストレッチロジックにも広く適用することができる。
【符号の説明】
【００８７】
１  リセットＩＣ
ＶＤＤ  電源電圧
Ｐ７  電源端子
Ｐ３  マニュアルリセット端子
／ＭＲ  マニュアルリセット信号
Ｐ５  出力端子
／ＶＯＵＴ  リセット信号
Ｒ８  外付け抵抗素子
Ｐ１  外付け抵抗素子の外部端子
２  電源電圧検出回路
３  発振回路（ＯＳＣ）
４  遅延ロジック回路（ＤＬＹＬＧＣ）
ＣＭＰ１  ヒステリシスコンパレータ
ＧＮＤ  グランド電圧
ＧＮＤ  グランド電圧
Ｐ４  グランド端子
Ｒ１，Ｒ２  抵抗素子
Ｖｒｅｆ１  リファレンス電圧
Ｖｈｙｓ  ヒステリシス電圧
ＯＳＣＣＬＫ  パルス信号
１０，１０Ａ  電流源
２０，２０Ａ  充放電回路
ＯＰ１  オペアンプ
Ｍ１  負帰還ＭＯＳトランジスタ
ＭＬ１  負荷ＭＯＳトランジスタ
ＭＬ２〜ＭＬ５  負荷ＭＯＳトランジスタ
ＳＷ１，ＳＷＳ２  スイッチ素子
Ｃ１  容量素子
ＣＭＰ２，ＣＭＰ３  コンパレータ
ＤＩＶ  分周回路
ＣＵＮＴ  カウンタ
ＤＥＣ  デコーダ
ＣＮＴＣＬＫ  カウントクロック信号
ＣＮＴＤＥＴ  一致判別検出信号
ＳＯ    分周比設定信号
Ｐ８  分周比設定信号の外部端子
Ｃ２  外対け容量素子
ＰＡ１  外付け容量素子の外部端子
Ｒ６  オンチップの定電流規定用抵抗素子
Ｐ１Ｂ  カウント値の一致判別値Ｎの外部入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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