(57)【要約】【課題】ＡＤコンバータの変換時間および検査時間を削減する。【解決手段】  本発明にかかる逐次比較型ＡＤコンバータ１０は、アナログ入力をサンプルホールドするサンプルホールド回路１３と、サンプルホールド回路１３から出力された電位と基準電位とを逐次比較する比較器１４と、比較器１４による比較結果を記憶する逐次比較レジスタ１５と、逐次比較レジスタから出力された比較結果のうち上位ビットの値を記憶するＳＡＲ上位ビットレジスタ１７と、逐次比較レジスタ１５から出力された比較結果の下位ビットの値に基づいて、比較器１４における次回以降の逐次比較を全ビットについて行うか、または下位ビットについてのみ行うかを設定するスキップフラグ設定回路１８と、を備える。【選択図】図１
2012209686.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力をサンプルホールドするサンプルホールド回路と、
前記サンプルホールド回路から出力された電位と基準電位とを逐次比較する比較器と、
前記比較器による比較結果を記憶する逐次比較レジスタと、
前記逐次比較レジスタから出力された比較結果のうち上位ビットの値を記憶するＳＡＲ上位ビットレジスタと、
前記逐次比較レジスタから出力された比較結果の下位ビットの値に基づいて、前記比較器における次回以降の逐次比較を全ビットについて行うか、または前記下位ビットについてのみ行うかを設定するスキップフラグ設定回路と、
を備える逐次比較型ＡＤコンバータ。
【請求項２】
前記スキップフラグ設定回路は、前記比較結果の値が下位ビットから上位ビットへ桁上げする直前からｎ［ＬＳＢ］前の値（ｎ≧１）を第１の設定値とし、前記比較結果の値が下位ビットから上位ビットへ桁上げした直後からｋ［ＬＳＢ］後の値（ｋ≧１）を第２の設定値として予め保持し、
前記比較器は、前記比較結果の下位ビットの値と前記第１の設定値が一致した場合には次回以降の逐次比較を上位ビットも含め全ビットについて実施し、前記比較結果の下位ビットの値と前記第２の設定値が一致した場合には次回以降の逐次比較を前記下位ビットについてのみ実施する、
請求項１に記載の逐次比較型ＡＤコンバータ。
【請求項３】
前記ＳＡＲ上位ビットレジスタは、前記スキップフラグ設定回路が前記比較器における次回以降の逐次比較を前記下位ビットについてのみ行うと設定した場合、前記記憶されている上位ビットの値を出力する、請求項１または２に記載の逐次比較型ＡＤコンバータ。
【請求項４】
前記スキップフラグ設定回路は、
前記第１の設定値を予め保持する第１の設定値記憶回路と、
前記第２の設定値を予め保持する第２の設定値記憶回路と、
前記第１の設定値と前記逐次比較レジスタの下位ビットの値の一致を検出する第１の一致検出回路と、
前記第２の設定値と前記逐次比較レジスタの下位ビットの値の一致を検出する第２の一致検出回路と、
前記第１の一致検出回路および第２の一致検出回路の出力に基づいて制御信号を出力するセットリセットフリップフロップと、
を備える、請求項２または３に記載の逐次比較型ＡＤコンバータ。
【請求項５】
前記セットリセットフリップフロップは、前記第１の一致検出回路の出力をリセット信号として入力し、前記第２の一致検出回路の出力をセット信号として入力し、前記第１の一致検出回路の出力が活性状態で、前記第２の一致検出回路の出力が非活性状態の場合、前記制御信号を非活性状態とし、前記第１の一致検出回路の出力が非活性状態で、前記第２の一致検出回路の出力が活性状態の場合、前記制御信号を活性状態とし、
前記ＳＡＲ上位ビットレジスタは、前記制御信号が活性状態の場合に前記記憶されている上位ビットの値を出力する、
請求項４に記載の逐次比較型ＡＤコンバータ。
【請求項６】
前記逐次比較レジスタは、前記ＳＡＲ上位ビットレジスタから出力された上位ビットの値を前記比較結果として記憶する、請求項１乃至５のいずれか一項に記載の逐次比較型ＡＤコンバータ。
【請求項７】
アナログ入力をサンプルホールドし、
前記サンプルホールドしたアナログ出力と基準電位とを比較し、
比較結果を記憶し、
前記比較結果のうち上位ビットの値を記憶し、
前記比較結果の下位ビットの値に基づいて、次回以降の逐次比較を全ビットについて行うか、または前記下位ビットについてのみ行うかを決定する、逐次比較型ＡＤコンバータの検査方法。
【請求項８】
前記比較結果の値が下位ビットから上位ビットへ桁上げする直前からｎ［ＬＳＢ］前の値（ｎ≧１）を第１の設定値とし、前記比較結果の値が下位ビットから上位ビットへ桁上げした直後からｋ［ＬＳＢ］後の値（ｋ≧１）を第２の設定値として予め保持し、
前記比較結果の下位ビットの値と前記第１の設定値が一致した場合には次回以降の逐次比較を上位ビットも含め全ビットについて比較を実施し、前記比較結果の下位ビットの値と前記第２の設定値が一致した場合には次回以降の逐次比較を前記下位ビットについてのみ比較を実施する、
請求項７に記載の逐次比較型ＡＤコンバータの検査方法。
【請求項９】
次回以降の逐次比較を前記下位ビットについてのみ行うと決定した場合、記憶されている前記上位ビットの値を前記比較結果として記憶する、請求項７または８に記載の逐次比較型ＡＤコンバータの検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型ＡＤコンバータおよびその検査方法に関する。
【背景技術】
【０００２】
近年、ヘルスケア市場やセキュリティ市場などの拡大に伴い、センシング技術への注目が高まっている。微細加工技術を利用して制作される極めて精巧なセンサ回路が、デバイス上に実現されるようになったが、センシング性能は、状態を認識して電気的な信号へ変換する機能と、その信号に対するデジタル信号処理性能に依存するため、その基本構成要素であるＡＤコンバータについては高分解能化の要求が高まっている。
【０００３】
また、半導体チップの低消費電力化の要求が高まっており、半導体チップに使用されるＡＤコンバータとして、低消費電力化に優れた逐次比較型ＡＤコンバータが注目されている。この逐次比較型ＡＤコンバータでは、分解能を向上させるために、サンプリングしたアナログ信号入力と基準値との比較回数を増やす方法が公知であるが、この方法は変換時間の増加を伴う。変換時間の増加は、異なるアナログ信号入力に対してＡＤ変換を繰り返し、得られた変換結果に対して統計処理を行って性能を検査する逐次比較型ＡＤコンバータにとって、検査時間の増大を招き、搭載する半導体のチップコストに大きな影響を及ぼす。
【０００４】
したがって、逐次比較型ＡＤコンバータの高分解能化を実現しつつ、検査時間を小さくする技術が要求されている。
【０００５】
特許文献１には、変換サイクルを短縮する逐次比較型ＡＤコンバータについて記載されている。これによると逐次比較型ＡＤコンバータは、前ｉ回、例えばｍ回目とｍ＋１回目の変換結果から上位側の連続した一致ビットを自動的に検出して、前ｉ回、例えばｍ＋１回目の変換結果の上位ｎ'ｂｉｔを予測データとすることで、今回、つまりｍ＋２回目の際の変換サイクル短縮が可能となる。
【０００６】
図４は、従来の逐次比較型ＡＤコンバータの構成を示すブロック図である。第１比較用データレジスタ１１１は、ｎビットレジスタであり、ｋ回目（ｋは１、２、‥‥）の変換結果を格納するレジスタである。第２比較用データレジスタ１１２は、ｎビットレジスタであり、ｋ＋１回目の変換結果を格納するレジスタである。ｎビットレジスタは、１０ビット分解能のＡＤ変換器の場合、ｎ＝１０に設定される。一致ビット判定回路１１３は、第１比較用データレジスタ１１１の出力データ１３７と、第２比較用データレジスタ１１２の出力データ１３８とを入力とし、入力された２つのｎビットのデータをビット毎に比較し、最上位ビットから数えた連続した一致ビットの個数に対応した一致ビット情報信号（変換開始ビット信号）１３９をＡＤコントローラ１１６に出力すると同時に、予測データレジスタ１１４に格納する上位ビットデータ信号である予測データ出力１４１を出力させる。予測データレジスタ１１４は、一致ビット判定回路１１３から出力された予測データ出力１４１を格納するレジスタである。下位ビット変換データレジスタ１１５は、ｎビットレジスタで、下位Ｎビットの変換結果を格納するレジスタである。
【０００７】
図５は、従来の逐次比較型ＡＤコンバータの動作フローである。まず、ＡＤコントロールレジスタ１１７の設定を行い、入力された１回目のアナログ入力信号１３１について、サンプルホールド回路１１８で一定時間サンプリングが行われ、ＡＤ変換器１１９でＡＤ変換が行われる。変換結果は、逐次比較レジスタ１２０および下位ビット変換データレジスタ１１５を介してＡＮｎＢＵＦ１２１に格納されるとともに、第２比較用データレジスタ１１２にも格納される。次に、第１比較用データレジスタ１１１の値と第２比較用データレジスタ１１２の値をもとに各ビットの比較が行われ、最上位ビットから数えた連続した一致ビット数ｍを示す一致ビット情報信号１３９が一致ビット判定回路１１３から出力される。
【０００８】
ここで、第１比較用データレジスタ１１１の出力データ１３７が（００００００００００）であり、第２比較用データレジスタ１１２の出力データ１３８が（１１１１１１１１１０）であるものとする。第１比較用データレジスタ１１１の出力データ１３７と第２比較用データレジスタ１１２の出力データ１３８とが一致ビット判定回路１１３に入力され、最上位ビットから数えた連続した一致ビット数ｍを示す一致ビット情報信号１３９が出力される。これと同時に、最上位ビットから数えた連続した一致ビット数分の上位ビット側のデータが予測データとして予測データレジスタ１１４へ出力される。具体的には、一致ビット判定回路１１３から予測データレジスタ１１４に対して、第２比較用データレジスタ１１２の上位ｍビットの予測データ出力１４１が出力される。ここで、一致ビット情報信号１３９は一致ビット数ｍの値が０を示す状態となり、予測データレジスタ１１４には、（００００００００００）が格納されている。
【０００９】
予測データレジスタ１１４のデータがＤＡ変換器１２２に入力され、２回目の変換の際の下位ビットの基準電位１４２が発生される。次に、２回目のアナログ入力信号１３１に対して、ＡＤ変換を行い、２回目の変換終了後、１回目の変換結果が第１比較用データレジスタ１１１に転送格納され、２回目の変換結果が第２比較用データレジスタ１１２に格納される。次に、一致ビット判定回路１１３は、第１比較用データレジスタ１１１の値と第２比較用データレジスタ１１２の値に基づいて各ビットの比較を行い、その比較結果に基づき、最上位から数えた連続した一致ビット数ｍを示す一致ビット情報信号１３９を出力する。ここで、第１比較用データレジスタ１１１の出力データ１３７が（１１１１１１１１１０）であり、第２比較用データレジスタ１１２の出力データ１３８が（１１１０００１００１）とすると、最上位ビットから数えた連続した一致ビット数ｍを示す一致ビット情報信号１３９が出力されると同時に、最上位ビットから数えた連続した一致ビット数ｍを示す一致ビット情報信号１３９（ｍ＝３）によって、一致ビット判定回路１１３から予測データレジスタ１１４へ第２比較用データレジスタ１１２の上位３ビットのデータが出力される。その結果、予測データレジスタ１１４には、（１１１０００００００）が格納される。
【００１０】
次に、予測データレジスタ１１４のデータがＤＡ変換器１２２に入力され、３回目の変換の際の下位ビットの基準電位１４２が発生する。３回目の変換の際には、下位７ビットの変換が行われ、変換結果が下位ビット変換データレジスタ１１５に格納される。ここで、下位ビット変換データレジスタ１１５には（０００００１１１１０）が格納されている。そして、下位ビット変換データレジスタ１１５からのデータ出力１４４と予測データレジスタ１１４のデータ出力１４５とが合成され、３回目の変換結果として（１１１００１１１１０）がＡＮｎＢＵＦ１２１に格納され、変換終了信号１５０が出力される。
図６のように、１回目、２回目の変換においては、１０サイクル後に変換結果が出力されていたが、３回目の変換の際には、７サイクル後に変換結果を出力することができ、変換サイクルを短縮することができる。
【００１１】
またその他にも、ＡＤコンバータの処理時間を短縮するための技術が開示されている（特許文献２〜特許文献４）
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００６−１０８８９３号公報
【特許文献２】特開２０１０−０６３０５５号公報
【特許文献３】特開平１１−１５４８６６号公報
【特許文献４】特開２００６−１４０８１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ＡＤコンバータの特性として、ＡＤ変換結果の直線性が挙げられる。しかしながら特許文献１にかかる技術では、アナログ入力信号として一般的なランプ入力信号を用いて逐次比較型ＡＤコンバータの直線性を検査する場合、前２回のＡＤ変換結果より得られた最上位ビットから連続した一致ビット数が以降の変換を繰り返すごとに減少（下位ビットが桁上がり）する。したがって、特許文献１のように予測データを用いて検査を行う場合には、上位ビットおよび下位ビットの両方を変換して予測データを変更するリカバリー処理を、頻繁に行う必要が有る。そのため、ランプ入力信号を用いて昇順あるいは降順で入力を繰り返しながらＡＤ変換結果を得るためには多大な時間を要し、変換時間および検査時間を削減することは困難であるという問題がある。
【課題を解決するための手段】
【００１４】
本発明にかかる逐次比較型ＡＤコンバータは、アナログ入力をサンプルホールドするサンプルホールド回路と、前記サンプルホールド回路から出力された電位と基準電位とを逐次比較する比較器と、前記比較器による比較結果を記憶する逐次比較レジスタと、前記逐次比較レジスタから出力された比較結果のうち上位ビットの値を記憶するＳＡＲ上位ビットレジスタと、前記逐次比較レジスタから出力された比較結果の下位ビットの値に基づいて、前記比較器における次回以降の逐次比較を全ビットについて行うか、または前記下位ビットについてのみ行うかを設定するスキップフラグ設定回路と、を備える。
【００１５】
本発明にかかる逐次比較型ＡＤコンバータでは、スキップフラグ設定回路を用いて、逐次比較レジスタから出力された比較結果の下位ビットの値に基づいて、比較器における次回以降の逐次比較を全ビットについて行うか、または下位ビットについてのみ行うかを設定している。このため、次回以降の逐次比較では、変化が生じたビットのみを比較し、変化が生じないビットについては前回の比較結果を用いることができるので、ＡＤコンバータの変換時間および検査時間を削減することができる。
【００１６】
本発明にかかる逐次比較型ＡＤコンバータの検査方法は、アナログ入力をサンプルホールドし、前記サンプルホールドしたアナログ出力と基準電位とを比較し、比較結果を記憶し、前記比較結果のうち上位ビットの値を記憶し、前記比較結果の下位ビットの値に基づいて、次回以降の逐次比較を全ビットについて行うか、または前記下位ビットについてのみ行うかを決定する。
【００１７】
本発明にかかる逐次比較型ＡＤコンバータの検査方法では、比較結果の下位ビットの値に基づいて、次回以降の逐次比較を全ビットについて行うか、または下位ビットについてのみ行うかを決定している。このため、次回以降の逐次比較では、変化が生じたビットのみを比較し、変化が生じないビットについては前回の比較結果を用いることができるので、ＡＤコンバータの変換時間および検査時間を削減することができる。
【発明の効果】
【００１８】
本発明により、ＡＤコンバータの変換時間および検査時間を削減することが可能な逐次比較型ＡＤコンバータおよび逐次比較型ＡＤコンバータの検査方法を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１にかかる逐次比較型ＡＤコンバータのブロック図である。
【図２】実施の形態１にかかるスキップフラグ設定回路図のブロック図である。
【図３】実施の形態１にかかる逐次比較型ＡＤコンバータのＬＳＩテスターを用いた直線性を検査する処理を示すフローチャートである。
【図４】特許文献１に開示されている逐次比較型ＡＤコンバータのブロック図である。
【図５】特許文献１に開示されている逐次比較型ＡＤコンバータの変換動作を示すフローチャートである。
【図６】特許文献１に開示されている逐次比較型ＡＤコンバータの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２０】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１にかかる１０ビット分解能を持つ逐次比較型ＡＤコンバータ１０のブロック図である。
【００２１】
逐次比較型ＡＤコンバータ１０は、ＡＤコントロールレジスタ（ＡＮＣＴＲ）１１と、ＡＤコントローラ１２と、サンプルホールド回路（ＳＨ回路）１３と、比較器（ＣＯＭＰ）１４と、逐次比較レジスタ（ＳＡＲ）１５と、ＤＡ変換器（ＤＡＣ）１６と、ＳＡＲ上位ビットレジスタ１７と、スキップフラグ設定回路１８と、変換結果レジスタ（ＡＤＣＲ）１９と、を備える。
【００２２】
サンプルホールド回路１３は、アナログ入力信号３１をサンプルホールドする。サンプルホールド回路１３は、サンプリングしたアナログ入力信号３１を比較器１４に出力する。
【００２３】
比較器１４は、サンプルホールド回路１３でサンプリングしたアナログ信号３２を第１の入力とし、ＤＡ変換器１６が出力する基準電位３３を第２の入力として、これらの入力の比較を行い、ＡＤ変換を行う。比較器１４は、比較結果出力信号３４を逐次比較レジスタ１５に出力する。
【００２４】
逐次比較レジスタ１５は、比較器１４の比較結果出力信号３４を入力とし、変換途中の結果を一時的に記憶する。例えば逐次比較レジスタ１５は、１０ビットの記憶が可能なレジスタである。
【００２５】
変換結果レジスタ１９は、逐次比較レジスタ１５のデジタル出力信号３５を入力する。ここで、逐次比較レジスタ１５から出力されたデジタル出力信号３５は、最上位ビット［９］から最下位ビット［０］の１０ビットで構成される。以後、デジタル出力信号３５［９：０］と表す。
【００２６】
ＳＡＲ上位ビットレジスタ１７は、スキップフラグ設定回路１８のスキップ許可信号３６と、逐次比較レジスタ１５から出力されたデジタル出力信号３５［９：０］のうちの上位ビットを入力とし、ＳＡＲ上位ビット信号３７をＤＡ変換器１６へ出力する。例えば、ＳＡＲ上位ビットレジスタ１７に入力されるデジタル出力信号３５は、最上位ビット［９］からビット［４］までの上位６ビットである。以後、デジタル出力信号３５［９：４］と表す。
【００２７】
スキップフラグ設定回路１８は、逐次比較レジスタ１５から出力されたデジタル出力信号３５［９：０］のうちの下位ビットを入力とし、ＳＡＲ上位ビットレジスタ１７とＡＤコントローラ１２に、スキップ許可信号３６を出力する。例えば、スキップフラグ設定回路１８に入力されるデジタル出力信号３５は、ビット［３］から最下位ビット［０］までの下位４ビットである。以後、デジタル出力信号３５［３：０］と表す。
【００２８】
図２は、図１のスキップフラグ設定回路１８の一例を示すブロック図である。スキップフラグ設定回路１８は、第１の設定値記憶回路５１と、第１の一致検出回路５２と、第２の設定値記憶回路５３と、第２の一致検出回路５４と、セットリセットフリップフロップ５５と、を備える。
【００２９】
第１の設定値記憶回路５１は、逐次比較結果の値が下位ビットから上位ビットへ桁上げする直前から１［ＬＳＢ］前の値（１１１０）を第１の設定値として記憶する。第１の一致検出回路５２は、第１の設定値と逐次比較レジスタ１５の下位ビットデジタル出力信号３５［３：０］の値との一致を検出する。第１の一致検出回路５２は、セットリセットフリップフロップ５５に検出結果を出力する。
【００３０】
また、例えば、第２の設定値記憶回路５３は、逐次比較結果の値が下位ビットから上位ビットへ桁上げする直後から１［ＬＳＢ］後の値（０００１）を第２の設定として記憶する。第２の一致検出回路５４は、第２の設定値と逐次比較レジスタ１５の下位ビットデジタル出力信号３５［３：０］の値との一致を検出する。第２の一致検出回路５４は、セットリセットフリップフロップ５５に検出結果を出力する。
【００３１】
セットリセットフリップフロップ５５は、第１の一致検出回路５２にて一致を検出したらスキップ許可信号３６を０にリセットし、第２の一致検出回路５４にて一致を検出したらスキップ許可信号３６を１にセットし、スキップ許可信号３６をＳＡＲ上位ビットレジスタ１７およびＡＤコントローラ１２に出力する。
【００３２】
すなわち、セットリセットフリップフロップ５５は、第１の一致検出回路５２の出力をリセット信号として入力し、第２の一致検出回路５４の出力をセット信号として入力し、第１の一致検出回路５２の出力が活性状態で、第２の一致検出回路５４の出力が非活性状態の場合、スキップ許可信号（制御信号）３６を非活性状態とし、第１の一致検出回路５２の出力が非活性状態で、第２の一致検出回路５４の出力が活性状態の場合、スキップ許可信号を活性状態とする。
【００３３】
なお、スキップフラグ設定回路１８は、逐次比較レジスタ１５から出力された比較結果の値が下位ビットから上位ビットへ桁上げする直前からｎ［ＬＳＢ］前の値（ｎ≧１）を第１の設定値としてもよい。また、逐次比較レジスタ１５から出力された比較結果の値が下位ビットから上位ビットへ桁上げした直後からｋ［ＬＳＢ］後の値（ｋ≧１）を第２の設定値としてもよい。このように、下位ビットから上位ビットへ桁上げする前後においてマージンを設けることで、下位ビットから上位ビットへ桁上げが行われるタイミングを確実に捉えることができ、エラーの発生を抑制することができる。
【００３４】
ＡＤコントロールレジスタ１１は、逐次比較型ＡＤコンバータ１０の開始状態及び終了状態を制御するレジスタである。ＡＤコントロールレジスタ１１は、信号をＡＤコントローラ１２に出力する。
【００３５】
ＡＤコントローラ１２は、スキップフラグ設定回路１８のスキップ許可信号３６と、ＡＤコントロールレジスタ１１の出力信号を入力とし、これらの信号に基づいて、比較開始ステップを変更する制御信号３８を比較器１４へ出力する。
【００３６】
次に、逐次比較型ＡＤコンバータの動作について説明する。
図３は、図１の逐次比較型ＡＤコンバータにおいて、ランプ入力電圧を用いたＡＤ変換結果の直線性の検査を実施するフローチャートである。このとき検査は、検査装置（ＬＳＩテスター）を用いて実施するものとし、ランプ入力信号は１［ＬＳＢ］の分解能であり、昇順で入力するものとする。
【００３７】
ＡＤ変換結果の直線性の検査を実施するための初期設定を行う（ステップＳ１）。逐次比較レジスタ１５の初期値は全ビット０とし、スキップフラグ設定回路１８の出力信号であるスキップ許可信号３６の初期値は０とする。
【００３８】
アナログ入力信号３１として、ランプ入力信号を入力する（ステップＳ２）。サンプルホールド回路１３は、ランプ入力信号をサンプリングし、アナログ値を保持する（ステップＳ３）。
【００３９】
スキップフラグ設定回路１８は、逐次比較レジスタ１５の下位ビットデジタル出力信号３５［３：０］が予め第１の設定値記憶回路５１に設定した第１の設定値と一致するかを判断する（ステップＳ４）。第１の設定値は、例えば逐次比較結果の値が下位ビットから上位ビットへ桁上げする直前より１［ＬＳＢ］前の値として、（１１１０）を設定する。一致した場合にはステップＳ５に進み、不一致の場合にはステップＳ６へ進む。
【００４０】
ステップＳ４でＹｅｓの場合、スキップフラグ設定回路１８は、スキップ許可信号３６の値を０に設定する（ステップＳ５）。その後、ステップＳ６に進む。
【００４１】
スキップフラグ設定回路１８は、逐次比較レジスタ１５の下位ビットデジタル出力信号３５［３：０］が予め第２の設定値記憶回路５１に設定した第２の設定値と一致するかを判断する（ステップＳ６）。第２の設定値は、例えば逐次比較結果の値が下位ビットから上位ビットへ桁上げした直後から１［ＬＳＢ］後の値として、（０００１）を設定する。一致する場合にはステップＳ７に進み、不一致の場合にはステップＳ８へ進む。
【００４２】
ステップＳ６でＹｅｓの場合、スキップフラグ設定回路１８は、スキップ許可信号３６の値を１に設定する（ステップＳ７）。その後、ステップＳ８に進む。
【００４３】
スキップフラグ設定回路１８は、スキップ許可信号３６の値が０と一致するかを判断する（ステップＳ８）。一致する場合にはステップＳ９に進み、不一致の場合にはステップＳ１０へ進む。
【００４４】
ステップＳ８でＹｅｓの場合、比較器１４は、逐次比較レジスタ１５の最上位ビット［９］からビット［４］までの値を決定する（ステップＳ９）。より具体的には、比較器１４は、上位ビット［９：４］の値について、サンプルホールド回路１３でサンプリングしたアナログ信号３２を第１の入力とし、ＤＡ変換器１６が出力する基準電位３３を第２の入力として逐次比較を行い、値を決定する。比較器１４は、比較結果を比較結果出力信号（ＣＯＭＰＯＵＴ）３４として逐次比較レジスタ１５に出力し、ステップＳ１１へ進む。
【００４５】
ステップＳ８でＮｏの場合、ＳＡＲ上位ビットレジスタ１７は、記憶している前回のランプ入力に対する逐次比較レジスタ１５の上位ビット［９：４］を、ＳＡＲ上位ビット信号３７として出力する。ＳＡＲ上位ビット信号３７は、ＤＡ変換器１６と比較器１４を介して伝送され、そのまま今回のランプ入力に対する逐次比較レジスタ１５の上位ビット［９：４］の各ビットの値として（すなわち、比較結果として）用いられる（ステップＳ１０）。すなわち比較器１４において、今回の逐次比較レジスタ１５の上位ビット［９：４］の逐次比較は行わずにスキップする。その後ステップＳ１１に進む。
【００４６】
比較器１４は、逐次比較レジスタ１５の下位ビット［３：０］の各ビットの値を逐次比較によりビット［３］から順にビット［０］まで決定する（ステップＳ１１）。このとき下位ビット［３：０］の値は、上記ステップＳ９と同様に、比較器１４の比較結果出力信号３４によって決定する。その後、ステップＳ１２に進む。
【００４７】
変換結果レジスタ１９は、各ランプ入力に対して、ＡＤ変換の変換結果を逐次比較レジスタ１５から入力する。変換結果レジスタ１９は、各ランプ入力に対して、ＡＤ変換の変換結果を検査装置（ＬＳＩテスター）に蓄積する（ステップＳ１２）。その後、ステップＳ１３に進む。
【００４８】
検査装置は、ランプ入力が最後であるか否かを判断する。ランプ入力に続きがあればステップＳ１４に進み、ランプ入力が最後であればステップＳ１５に進む。
【００４９】
ステップＳ１３でＮｏの場合、ランプ入力を＋１［ＬＳＢ］とする（ステップＳ１４）。その後、ステップＳ２に戻り、ステップＳ１３においてランプ入力が最後であることが検査装置にて判断されるまで、上述した一連の処理を繰り返す。
【００５０】
ステップＳ１３でＹｅｓの場合、蓄積している全てのＡＤ変換結果に対して、良品あるいは不良品を検査装置にて判定を行う（ステップＳ１５）。
【００５１】
以上で説明したように、本実施の形態にかかる逐次比較型ＡＤコンバータでは、スキップフラグ設定回路を用いて、逐次比較レジスタから出力された比較結果の下位ビットの値に基づいて、比較器における次回以降の逐次比較を全ビットについて行うか、または下位ビットについてのみ行うかを設定している。
【００５２】
すなわち、本実施の形態にかかる逐次比較型ＡＤコンバータでは、スキップフラグ設定回路１８を用いて、比較結果の値が下位ビットから上位ビットへ桁上げすることを検出している。そして、桁上げが発生しない場合には、ＳＡＲ上位ビットレジスタ１７に記憶されている前回の比較結果の上位ビットの値をそのまま用いている。一方、桁上げが発生した場合には、比較器における次回以降の逐次比較を全ビットについて行なっている。
【００５３】
このため、次回以降の逐次比較では、変化が生じたビットのみを比較し、変化が生じないビットについては前回の比較結果を用いることができるので、ＡＤコンバータの変換時間および検査時間を削減することができる。また、従来技術のように上位ビットおよび下位ビットの両方を変換するリカバリー処理を頻繁に行う必要がないため、変換時間および検査時間を削減することができる。
【００５４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ステップＳ１０において、ＳＡＲ上位ビットレジスタ１７から出力されたＳＡＲ上位ビット信号３７は、ＤＡ変換器１６及び比較器１４を介して逐次比較レジスタ１５に伝送されるものとしたが、ＤＡ変換器１６及び比較器１４を介さずに逐次比較レジスタ１５に伝送しても良い。
【符号の説明】
【００５５】
１０    逐次比較型ＡＤコンバータ
１１    ＡＤコントロールレジスタ
１２    ＡＤコントローラ
１３    サンプルホールド回路
１４    比較器
１５    逐次比較レジスタ
１６    変換器
１７    ＳＡＲ上位ビットレジスタ
１８    スキップフラグ設定回路
１９    変換結果レジスタ
３１    アナログ入力信号
３２    アナログ信号
３３    基準電位
３４    比較結果出力信号
３５    デジタル出力信号
３６    スキップ許可信号
３７    上位ビット信号
３８    制御信号
５１    第１の設定値記憶回路
５２    第１の一致検出回路
５３    第２の設定値記憶回路
５４    第２の一致検出回路
５５    セットリセットフリップフロップ
１１１    第１比較用データレジスタ
１１２    第２比較用データレジスタ
１１３    一致ビット判定回路
１１４    予測データレジスタ
１１５    下位ビット変換データレジスタ
１１６    ＡＤコントローラ
１１７    ＡＤコントロールレジスタ
１１８    サンプルホールド回路
１１９    ＡＤ変換器
１２０    逐次比較レジスタ
１２２    ＤＡ変換器
１３１    アナログ入力信号
１３７    出力データ
１３８    出力データ
１３９    一致ビット情報信号
１４１    予測データ出力
１４２    基準電位
１４４    データ出力
１４５    データ出力
１５０    変換終了信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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