(57)【要約】【課題】大きなバイアス電流を用いることなく高速動作および低消費電力を可能とするAD変換回路を実現する。【解決手段】本発明の一態様としてのA/D変換回路は、第1サンプリング容量と、第1サンプリングスイッチと、バッファ回路と、第2サンプリング容量と、第2サンプリングスイッチと、第1変換手段と、第1リセットスイッチと、第2リセットスイッチとを備える。第1および第2サンプリングスイッチをオンにして、第1サンプリング容量に電圧をトラックし、バッファ回路を介して第2サンプリング容量にバッファ電圧をサンプルする。第1サンプリングスイッチをオフにして電圧をホールドする。第2サンプリングスイッチをオフにし、第1変換手段により第2サンプリング容量から電圧を読み出してA/D変換する。その後、第1および第2リセットスイッチにより、第1および第2サンプリング容量をリセットする。【選択図】図1
2012065167.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ電圧を受ける入力端子と、
一端が第1電源に接続された第1サンプリング容量と、
一端が前記入力端子に、他端が前記第1サンプリング容量の他端に電気的に接続され、第1サンプリングクロックに従って前記入力端子および前記第1サンプリング容量の他端間の接続および切断を制御し、前記接続によって前記入力アナログ電圧を前記第1サンプリング容量へトラックし、前記切断によって前記第1サンプリング容量の電圧をホールドする、第1サンプリングスイッチと、
前記第1電源および第2電源間で動作し、前記第1サンプリング容量の他端に電気的に接続されたバッファ入力端子と、バッファ出力端子とを有し、前記第1サンプリング容量の電圧であるトラックホールド電圧を前記バッファ入力端子で受けて前記バッファ出力端子へバッファリングするバッファ回路と、
一端が前記第1電源に接続された第2サンプリング容量と、
一端が前記バッファ回路のバッファ出力端子に、他端が前記第2サンプリング容量の他端に電気的に接続され、第2サンプリングクロックに従って前記バッファ出力端子および前記第2サンプリング容量の他端間の接続および切断を制御し、前記接続によって前記バッファ出力端子の電圧を、前記第2サンプリング容量へサンプルし、前記切断によって前記第2サンプリング容量の電圧をホールドする第2サンプリングスイッチと、
ホールド後の前記第2サンプリング容量の電圧であるサンプルホールド電圧を読み出してデジタル信号に変換する第1変換手段と、
前記第2サンプリング容量の電圧がホールドされた後、前記第1サンプリングスイッチにより前記接続が行われる前に、前記第1サンプリング容量の前記他端を、前記第1電源または前記第2電源に短絡することにより、前記第1サンプリング容量をリセットする第1リセットスイッチと、
前記第1変換手段による変換後、前記第1サンプリングスイッチにより前記接続が行われる前に、前記第2サンプリング容量の前記他端を、前記第1電源または前記第2電源に短絡することにより、前記第2サンプリング容量をリセットする第2リセットスイッチと、
を備えたA/D変換回路。
【請求項２】
前記第1サンプリングスイッチが、前記入力端子で受けられる入力アナログ電圧を前記第1サンプリング容量にトラックし、前記第2サンプリングスイッチが、前記バッファ出力端子の電圧を前記第2サンプリング容量にサンプルするトラックフェーズと、
前記第1サンプリングスイッチが、前記第1サンプリング容量の電圧をホールドするホールドフェーズと、
前記第2サンプリングスイッチが、前記第2サンプリング容量の電圧をホールドし、次いで、前記第1変換手段が前記第2サンプリング容量から前記サンプルホールド電圧を読み出し、読み出したサンプルホールド電圧をデジタル信号に変換するA/D変換フェーズと、
前記A/D変換フェーズの後、前記第1および第2リセットスイッチが前記第1および第2サンプリング容量をリセットするリセットフェーズと、
が前記第1サンプリングクロックの一周期内に順に行われることを特徴とする請求項1に記載のA/D変換回路。
【請求項３】
それぞれが前記第1サンプリング容量、前記第1サンプリングスイッチ、前記バッファ回路、前記第2サンプリング容量、前記第2リセットスイッチ、前記第1変換手段、前記第1リセットスイッチ、および前記第2サンプリングスイッチを含むチャネル1〜nを備え、
前記チャネル1〜nの前記第1サンプリングスイッチの一端はそれぞれ前記入力端子に共通に接続された
ことを特徴とする請求項1に記載のA/D変換回路。
【請求項４】
前記チャネル1〜nにおける前記第1サンプリングスイッチは、それぞれ同じ周期を有する第1サンプリングクロックφ1〜φnに従ってオンおよびオフし、オンのとき前記接続、オフのとき前記切断を実行し、前記第1サンプリングクロックφ1〜φnはそれぞれ位相が360/nずつずれ、かつオン期間に対するオフ期間の長さの比率はn−1以下であり、
チャネルi（i＝1〜n）における前記第1および第2リセットスイッチは、1以上n−1以下の定数Aを用いて、i＋A≦nのときはチャネルi＋A、i＋A＞nのときはi＋A−nのチャネルの前記第1サンプリングクロックに従ってオンおよびオフし、オンのとき前記リセットを実行し、オフのとき前記リセットを解除し、
前記チャネル1〜nの前記第2サンプリングスイッチは、第2サンプリングクロックφs1〜φsnに従ってオンおよびオフし、オンのとき前記接続、オフのとき前記切断を実行し、前記第1サンプリングクロックφ1〜φnに対する位相関係はそれぞれ同一である
ことを特徴とする請求項3に記載のA/D変換回路。
【請求項５】
前記チャネル1〜nにおいて、
前記第1および第2サンプリングスイッチがオンして、前記入力端子で受けられる入力アナログ電圧を前記第1サンプリング容量にトラックし、前記バッファ出力端子の電圧を前記第2サンプリング容量にサンプルするトラックフェーズと、
前記第1サンプリングスイッチがオフして、前記第1サンプリング容量の電圧をホールドするホールドフェーズと、
前記第2サンプリングスイッチがオフして、前記第2サンプリング容量の電圧をホールドし、次いで、前記第1変換手段が前記第2サンプリング容量の前記サンプルホールド電圧を読み出してデジタル信号に変換するA/D変換フェーズと、
前記A/D変換フェーズの後、前記第1および第2リセットスイッチがオンして前記第1および第2サンプリング容量をリセットし、前記第1および第2リセットスイッチをオフしてリセットを解除するリセットフェーズと、
が、前記第1サンプリングクロックφ1の周期の1/nだけずれて、順に行われることを特徴とする請求項4に記載のA/D変換回路。
【請求項６】
それぞれが前記第1サンプリング容量、前記第1サンプリングスイッチ、前記バッファ回路、前記第2サンプリング容量、前記第2リセットスイッチ、前記第1変換手段、前記第1リセットスイッチ、および前記第2サンプリングスイッチを含むチャネル1〜nと、
一端および他端を有するグローバルスイッチと、を備え、
前記グローバルスイッチの一端は前記入力端子に接続され、前記チャネル1〜nの前記第1サンプリングスイッチの一端はそれぞれ前記グローバルスイッチの他端に共通に接続された
ことを特徴とする請求項1に記載のA/D変換回路。
【請求項７】
前記グローバルスイッチは、周期Tsを有するグローバルサンプリングクロックφgsに従って一定の間隔でオンおよびオフを繰り返し、オンのとき前記入力アナログ電圧を各前記第1サンプリングスイッチの一端に伝達し、オフのとき前記入力アナログ電圧の伝達を遮断し、
前記チャネル1〜nにおける前記第1サンプリングスイッチは、1/（Ts×n）の周波数を有する第1サンプリングクロックφ1〜φnに従ってオンおよびオフし、オンのとき前記接続、オフのとき前記切断を実行し、前記第1サンプリングクロックφ1〜φnはそれぞれ位相が360/nずつずれており、一周期におけるオン期間の長さは、前記グローバルサンプリングクロックφgsの周期Tsの長さ未満かつ1/2より大であり、前記グローバルサンプリングクロックgsと、前記第1サンプリングクロックφ1〜φnのそれぞれのオン期間の開始はほぼ一致し、
チャネルi（i＝1〜n）における前記第1および第2リセットスイッチは、1以上n−1以下の定数Aを用いて、i＋A≦nのときはチャネルi＋A、i＋A＞nのときはi＋A−nのチャネルの前記第1サンプリングクロックφ1〜φnに従ってオンおよびオフし、
前記チャネル1〜nの前記第2サンプリングスイッチは、第2サンプリングクロックφs1〜φsnに従ってオンおよびオフし、オンのとき前記接続、オフのとき前記切断を実行し、前記第1サンプリングクロックφ1〜φnに対する位相関係はそれぞれ同一である、
ことを特徴とする請求項6に記載のA/D変換回路。
【請求項８】
前記チャネル1〜nにおいて
前記第1および第2サンプリングスイッチがオンして、前記入力端子で受けられる入力アナログ電圧を前記第1サンプリング容量にトラックし、前記バッファ出力端子の電圧を前記第2サンプリング容量にサンプルするトラックフェーズと、
前記第1サンプリングスイッチがオフして、前記第1サンプリング容量の電圧をホールドするホールドフェーズと、
前記第2サンプリングスイッチがオフして、前記第2サンプリング容量の電圧をホールドし、次いで、前記第1変換手段が前記第2サンプリング容量の前記サンプルホールド電圧を読み出してデジタル信号に変換するA/D変換フェーズと、
前記A/D変換フェーズの後、前記第1および第2リセットスイッチがオンして前記第1および第2サンプリング容量をリセットし、前記第1および第2リセットスイッチがオフしてリセットを解除するリセットフェーズと、
が、前記グローバルサンプリングクロックφgsの周期Tsずつずれて、順に行われる
ことを特徴とする請求項7に記載のA/D変換回路。
【請求項９】
それぞれが前記第1サンプリング容量、前記第1サンプリングスイッチ、前記バッファ回路、前記第2サンプリング容量、前記第2リセットスイッチ、前記第1変換手段、前記第1リセットスイッチ、および前記第2サンプリングスイッチを含むチャネル1〜nと、
一端および他端を有するグローバルスイッチと、を備え、
前記グローバルスイッチの一端は前記入力端子に接続され、前記チャネル1〜nの前記第1サンプリングスイッチの一端はそれぞれ前記グローバルスイッチの他端に共通に接続され、
前記チャネル1〜nは、
一端が前記第1電源に接続された第3サンプリング容量と、
一端が前記バッファ回路のバッファ出力端子に、他端が前記第3サンプリング容量の他端に電気的に接続され、第3サンプリングクロックに従って前記バッファ出力端子と前記第3サンプリング容量の他端間の接続および切断を制御し、前記接続によって前記バッファ出力端子の電圧を、前記第3サンプリング容量へサンプルし、前記切断によって前記第3サンプリング容量の電圧をホールドする第3サンプリングスイッチと、
ホールド後における前記第3サンプリング容量の電圧であるサンプルホールド電圧を読み出してデジタル信号に変換する第2変換手段と、を含み、
前記チャネル1〜nの前記第2リセットスイッチは、前記第2変換手段による変換後、前記第1サンプリングスイッチにより前記接続が行われる前に、前記第3サンプリング容量の前記他端を、前記第1電源または前記第2電源に短絡することにより、前記第3サンプリング容量をリセットする
ことを特徴とする請求項1に記載のA/D変換回路。
【請求項１０】
前記グローバルスイッチは、周期Tsのグローバルサンプリングクロックφgsに従って一定の間隔でオンおよびオフが繰り返され、オンのとき前記入力アナログ電圧を各前記第1サンプリングスイッチの一端に伝達し、オフのとき前記入力アナログ電圧の伝達を遮断し、
前記チャネル1〜nにおける前記第1サンプリングスイッチは、1/（Ts×n）の周波数を有する第1サンプリングクロックφ1〜φnに従ってオンおよびオフし、オンのとき前記接続、オフのとき前記切断を実行し、前記第1サンプリングクロックφ1〜φnはそれぞれ位相が360/nずつずれており、一周期におけるオン期間の長さは、前記グローバルサンプリングクロックφgsの周期Tsの長さ未満かつ1/2より大であり、前記グローバルサンプリングクロックgsと、前記第1サンプリングクロックφ1〜φnのそれぞれのオン期間の開始はほぼ一致し、
チャネルi（i＝1〜n）における前記第1および第2リセットスイッチは、1以上n−1以下の定数Aを用いて、i＋A≦nのときはチャネルi＋A、i＋A＞nのときはi＋A−nのチャネルの前記第1サンプリングクロックに従ってオンおよびオフし、
前記チャネル1〜nの前記第2サンプリングスイッチは、第2サンプリングクロックφs11、φs21、φs31、・・・、φsn1に応じてオンおよびオフし、オンのとき前記接続、オフのとき前記切断を実行し、前記第1サンプリングクロックφ1〜φnに対する位相関係はそれぞれ同一であり、
前記チャネル1〜nの前記第3サンプリングスイッチは、第3サンプリングクロックφs12、φs22、φs32、・・・、φsn2に応じてオンおよびオフし、オンのとき前記接続、オフのとき前記切断を実行し、前記第1サンプリングクロックφ1〜φnに対する位相関係はそれぞれ同一である
ことを特徴とする請求項9に記載のA/D変換回路。
【請求項１１】
前記チャネル1〜nにおいて、
前記第1および第2サンプリングスイッチをオン、前記第3サンプリングスイッチをオフして、前記入力端子で受けられる入力アナログ電圧を前記第1サンプリング容量にトラックし、前記バッファ出力端子の電圧を前記第2サンプリング容量にサンプルし、前記第2換手段が前記第3サンプリング容量の前記サンプルホールド電圧をデジタル信号に変換するフェーズと、
前記第1サンプリングスイッチをオフし、さらに前記第1および第2リセットスイッチをオンして前記第1サンプリング容量および前記第3サンプリング容量をリセットし、その後、前記第1および第2リセットスイッチをオフしてリセットを解除するフェーズと、
前記第1および第3サンプリングスイッチをオン、前記第2サンプリングスイッチをオフすることにより、前記入力端子で受けられる入力アナログ電圧を前記第1サンプリング容量にトラックし、前記バッファ出力端子の電圧を前記第3サンプリング容量にサンプリングし、前記第1変換手段が前記第2サンプリング容量の前記サンプルホールド電圧をデジタル信号に変換するフェーズと、
前記第1サンプリングスイッチをオフし、さらに前記第1および第2リセットスイッチをオンして前記第1および第2サンプリング容量をリセットし、その後、前記第1および第2リセットスイッチをオフしてリセットを解除するフェーズと、
が前記グローバルサンプリングクロックφgsの周期Tsだけずれて、順に行われる
を有することを特徴とする請求項10に記載のA/D変換回路。
【請求項１２】
第1および第2の前記入力端子と、
前記第1サンプリング容量、前記第1サンプリングスイッチ、前記バッファ回路、前記第2サンプリング容量、前記第2リセットスイッチ、前記第1リセットスイッチ、および前記第2サンプリングスイッチを含む第1チャネル1〜nと、
前記第1サンプリング容量、前記第1サンプリングスイッチ、前記バッファ回路、前記第2サンプリング容量、前記第2リセットスイッチ、前記第1リセットスイッチ、および前記第2サンプリングスイッチを含む第2チャネル1〜nと、
前記変換手段1〜nと、
マルチプレクサと、を備え、
前記第1チャネル1〜nの前記第1サンプリングスイッチの前記一端は、前記第1入力端子に共通に接続され、
前記第2チャネル1〜nの前記第1サンプリングスイッチの前記一端は、前記第2入力端子に共通に接続され、
前記第1および第2入力端子は、互いに反転した関係にある前記入力アナログ電圧をそれぞれ受け、
前記変換手段1〜nは、前記第1チャネル1〜nおよび第2チャネル1〜nにおける前記第2サンプリング容量の前記サンプルホールド電圧をそれぞれ読み出し、各読み出したサンプルホールド電圧の差電圧をデジタル信号に変換し、
前記マルチプレクサは、前記変換手段1〜nのそれぞれにより得られたデジタル信号を多重化する
ことを特徴とする請求項1に記載のA/D変換回路。
【請求項１３】
それぞれ一端および他端を有する第1および第2グローバルスイッチと、を備え、
前記第1グローバルスイッチの一端は前記第1入力端子に接続され、前記第1チャネル1〜nの前記第1サンプリングスイッチの一端はそれぞれ前記グローバルスイッチの他端に共通に接続され、
前記第2グローバルスイッチの一端は前記第2入力端子に接続され、前記第2チャネル1〜nの前記第1サンプリングスイッチの一端はそれぞれ前記第2グローバルスイッチの他端に共通に接続された、
ことを特徴とする請求項12に記載のA/D変換回路。
【請求項１４】
前記バッファ回路は、
前記バッファ入力端子としてのゲート端子と、ドレイン端子と、ソース端子とを有するトランジスタと、
一端および他端を有する電流源と、を含み、
前記トランジスタの前記ドレイン端子は、前記第2電源に接続され、
前記電流源の一端と、前記トランジスタの前記ソース端子とが、前記バッファ出力端子に電気的に接続され、
前記電流源の他端が、前記第1電源に接続された、
ことを特徴とする請求項1に記載のA/D変換回路。
【請求項１５】
前記バッファ回路は、
前記バッファ入力端子としてのゲート端子と、ドレイン端子と、ソース端子とを有するトランジスタと、
一端および他端を有する電流源と、を含み、
前記トランジスタの前記ドレイン端子は、前記第1電源に接続され、
前記電流源の一端と、前記トランジスタの前記ソース端子とが、前記バッファ出力端子に電気的に接続され、
前記電流源の他端が、前記第2電源に接続された、
ことを特徴とする請求項1に記載のA/D変換回路。
【請求項１６】
無線信号を受信してアナログ受信信号を生成するアンテナと、
前記アナログ受信信号をローカル信号を用いてダウンコンバートするミキサーと、
ダウンコンバートされた信号から所望の周波数帯域の信号を抽出するチャネル選択フィルタと、
抽出された信号をアナログ−デジタル変換する、請求項1に従ったA/D変換回路と、
を備えた受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、A/D変換回路およびこれを用いた受信機に関する。
【背景技術】
【０００２】
入力アナログ電圧を追従（トラック）し、保持（ホールド）するトラックホールド回路は、例えばアナログ・デジタル変換器（以下、A/D変換器）の前段などに用いられている。このようなトラックホールド回路においては、一般に後段のA/D変換器の入力容量を駆動するためのバッファ回路を有している。特に、このバッファ回路には、高速に動作させるために十分なトラック速度、つまり、十分な帯域を確保すための大きなバイアス電流が必要となる。
【０００３】
一方、高速低消費電力なトラックホールド回路が要求されている。このような、高速低消費電力なトラックホールド回路として、バッファの入力端子をトラック前にリセットするためのフェーズを有する構成が知られている。この構成により、バイアス電流に依存するトラック速度の制限を取り除くことができる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】IEEE  Transaction  on  Circuits  and  Systems−II，vol．57，no．1，pp．16−21，Jan．  2010
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の手法では、限られたリセットフェーズの期間中に十分に出力電圧をリセットするためには、その期間に応じたバイアス電流が必要となる。すなわち、その期間が短いとそれだけ大きなバイアス電流が必要となる。このため、効果的に低消費電力化できないという問題がある。
【０００６】
本発明は、大きなバイアス電流を用いることなく高速動作および低消費電力を可能とするA/D変換回路、および当該A/D変換回路を備えた受信機を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様としてのA/D変換回路は、入力端子と、第1サンプリング容量と、第1サンプリングスイッチと、バッファ回路と、第2サンプリング容量と、第2サンプリングスイッチと、第1変換手段と、第1リセットスイッチと、第2リセットスイッチとを備える。
【０００８】
前記入力端子は、入力アナログ電圧を受ける。
【０００９】
前記第1サンプリング容量は、一端が第1電源に接続されている。
【００１０】
前記第1サンプリングスイッチは、一端が前記入力端子に、他端が前記第1サンプリング容量の他端に電気的に接続され、第1サンプリングクロックに従って前記入力端子および前記第1サンプリング容量の他端間の接続および切断を制御し、前記接続によって前記入力アナログ電圧を前記第1サンプリング容量へトラックし、前記切断によって前記第1サンプリング容量の電圧をホールドする。
【００１１】
前記バッファ回路は、前記第1電源および第2電源間で動作し、前記第1サンプリング容量の他端に電気的に接続されたバッファ入力端子と、バッファ出力端子とを有し、前記第1サンプリング容量の電圧であるトラックホールド電圧を前記バッファ入力端子で受けて前記バッファ出力端子へバッファリングする。
【００１２】
前記第2サンプリング容量は、一端が前記第1電源に接続されている。
【００１３】
前記第2サンプリングスイッチは、一端が前記バッファ回路のバッファ出力端子に、他端が前記第2サンプリング容量の他端に電気的に接続され、第2サンプリングクロックに従って前記バッファ出力端子および前記第2サンプリング容量の他端間の接続および切断を制御し、前記接続によって前記バッファ出力端子の電圧を、前記第2サンプリング容量へサンプルし、前記切断によって前記第2サンプリング容量の電圧をホールドする。
【００１４】
前記第1変換手段は、ホールド後の前記第2サンプリング容量の電圧であるサンプルホールド電圧を読み出してデジタル信号に変換する。
【００１５】
前記第1リセットスイッチは、前記第2サンプリング容量の電圧がホールドされた後、前記第1サンプリングスイッチにより前記接続が行われる前に、前記第1サンプリング容量の前記他端を、前記第1電源または前記第2電源に短絡することにより、前記第1サンプリング容量をリセットする。
【００１６】
前記第2リセットスイッチは、前記第1変換手段による変換後、前記第1サンプリングスイッチにより前記接続が行われる前に、前記第2サンプリング容量の前記他端を、前記第1電源または前記第2電源に短絡することにより、前記第2サンプリング容量をリセットする。
【図面の簡単な説明】
【００１７】
【図１】第1の実施形態にかかるA/D変換回路を示す図。
【図２】図1のA/D変換回路におけるバッファ回路を具体化した例を示す図。
【図３】A/D変換回路におけるA/D変換器の具体例を示す図。
【図４】図1のA/D変換回路の動作を説明する図。
【図５】従来のA/D変換回路の動作を説明する図。
【図６】第2の実施形態にかかるA/D変換回路を示す図。
【図７】図6のA/D変換回路の動作を説明する図。
【図８】第3の実施形態にかかるA/D変換回路を示す図。
【図９】図8のA/D変換回路の動作を説明する図。
【図１０】第4の実施形態にかかるA/D変換回路を示す図。
【図１１】図10のA/D変換回路の動作を説明する図。
【図１２】第5の実施形態にかかるA/D変換回路を示す図。
【図１３】図12のA/D変換回路の動作を説明する図。
【図１４】第6の実施形態にかかる全差動時間インターリーブA/D変換回路を示す図。
【図１５】図1のA/D変換回路におけるバッファ回路を具体化した他の例を示す図。
【図１６】第7の実施形態にかかる受信機の構成を示す図。
【発明を実施するための形態】
【００１８】
以下、図面を参照して、本発明の実施形態について説明する。
【００１９】
（第1の実施形態）
図1に、第1の実施形態にかかるA/D変換回路（Analog/Digital converting circuit）を示す。
【００２０】
図1のAD変換回路は、トラックホールド回路（T/H回路）11と、A/D変換器（ADC：Analog-Digital converter）12とを備える。
【００２１】
T/H回路11は、Vin端子と、サンプリングスイッチSw1と、サンプリング容量Cs1と、リセットスイッチSwr1と、バッファ回路bufと、リセットスイッチSwr2とを有する。
【００２２】
ADC（A/D変換器）12は、サンプリングスイッチSw2と、サンプリング容量Cs2と、Vout端子と、変換手段（第1変換手段）（後述する図3参照）とを有する。
【００２３】
Vin端子は、外部から入力アナログ電圧（以下、単に入力電圧）が与えられる。
【００２４】
サンプリング容量（第1サンプリング容量）Cs1の一端はグランドに接続されている。本実施形態におけるグランドは第1電源に対応する。
【００２５】
サンプリングスイッチ（第1サンプリングスイッチ）Sw1の一端は、Vin端子に接続され、サンプリングスイッチSw1の他端は、サンプリング容量Cs1の他端に電気的に接続されている。
【００２６】
サンプリングスイッチSw1は、クロック発生器（図示せず）からのサンプリングクロックφ（第1サンプリングクロック）に応じて、オンおよびオフ（on/off）する。すなわち、サンプリングスイッチSw1は、Vin端子およびサンプリング容量Cs1の他端間の接続および切断を制御する。接続によって入力電圧をサンプリング容量Cs1へトラックし、切断によってサンプリング容量Cs1の電圧をホールドする、
リセットスイッチ（第1リセットスイッチ）Swr1は、サンプリング容量Cs1と並列に接続されている。リセットスイッチSwr1の一端はグランドに接続され、他端は、サンプリング容量Cs1の他端に電気的に接続されている。
【００２７】
リセットスイッチSwr1は、クロック発生器（図示せず）からのクロック（第1リセットクロック）φr1に応じて、on/offする。リセットスイッチSwr1は、onのとき、サンプリング容量Cs1の他端を、グランドに短絡することにより、サンプリング容量Cs1をリセットし、offのときリセット状態を解除する。
【００２８】
バッファ回路bufの入力端子（バッファ入力端子）は、サンプリング容量Cs1の他端に電気的に接続されている。
【００２９】
バッファ回路bufは、グランドおよび電源電圧Vdd（第2電源）間で動作し、サンプリング容量Cs1の電圧であるトラックホールド電圧をバッファ入力端子で受けて出力端子 (バッファ出力端子) Vo1へバッファリングする。すなわちバッファ回路bufは、サンプリング容量Cs1の電圧に応じた電圧を保持（バッファリング）する。
【００３０】
ADC12におけるサンプリング容量（第2サンプリング容量）Cs2の一端は、グランドに接続されている。
【００３１】
サンプリングスイッチSw2の一端は、バッファ出力端子に電気的に接続され、サンプリングスイッチSw2の他端は、サンプリング容量Cs2の他端に電気的に接続されている。サンプリングスイッチSw2は、サンプリングクロックφs（第2サンプリングクロック）に従って、on/offする。すなわち、バッファ出力端子およびサンプリング容量Cs2の他端間の接続および切断を制御する。接続によって、バッファ出力端子の電圧を、サンプリング容量Cs2へサンプルし、切断によってサンプリング容量Cs2の電圧を、ホールドする。
【００３２】
ADC12における変換手段（図3参照）は、ホールド後のサンプリング容量Cs2の電圧であるサンプルホールド電圧を読み出し、読み出したサンプルホールド電圧をデジタル信号に変換する。
【００３３】
リセットスイッチSwr2の一端はグランドに接続され、他端は、サンプリングスイッチSw2の一端に電気的に接続されている。リセットスイッチSwr2は、本実施形態の特徴の1つとなるスイッチである。リセットスイッチSwr2は、クロック発生器（図示せず）からのクロック（第2リセットクロック）φr2に応じて、on/offする。リセットスイッチSwr1は、サンプリングスイッチSw2とともにonのとき、サンプリング容量Cs2の他端を、グランドに短絡することにより、サンプリング容量Cs2をリセットし、offのときリセット状態を解除する。
【００３４】
リセットスイッチSwr2の動作タイミングに関して、リセットスイッチSwr2は、ADC12によるサンプルホールド電圧のAD変換後、サンプリングスイッチSw1により接続が行われる前に、サンプリング容量Cs2をリセットする。また前述のリセットスイッチSwr1は、少なくともサンプリング容量Cs2の電圧がホールドされた後、サンプリングスイッチSw1により接続が行われる前に、サンプリング容量Cs1をリセットする。
【００３５】
図2にバッファ回路の構成の一例を示す。
【００３６】
このバッファ回路は、トランジスタM1とバイアス電流源IBとで構成されるソースフォロワとして構成される。トランジスタM1はNMOSトランジスタである。
【００３７】
トランジスタM1のドレインは、電源電圧（VDD）に接続されており、トランジスタM1のソースは、電流源IBの入力、およびバッファ出力端子に接続されている。電流源IBの出力はグランドに接続されている。
【００３８】
図3にADC12の回路構成の一例を示す。
【００３９】
図3の構成は、ADCの一例としての逐次比較（SAR）型A/D変換器である。
【００４０】
本ADCは複数の重み付けされた容量（C,C,2C,…2N-1C, 2NC）と、複数のスイッチ21、24、比較器22、及びSARロジック23から成る。Nはデジタル信号のビット数であり、最下位ビットから順にb1〜bNと表記している。
【００４１】
図3では、本ADCのサンプリング状態のスイッチ接続を表している。Vin端子（図1のVin端子とは別の端子）から見ると、図3のSAR（Successive Approximation Register）型A/D変換器は、図1のADC12と等価的に一致していることが分かる。たとえば図1に示したサンプリングスイッチSw2が、図3の複数のスイッチ21と入力部スイッチ24の直列接続で示されるスイッチに対応し、図1に示したサンプリング容量Cs2が、複数の重み付けされた容量（C,C,2C,…2N-1C, 2NC）の総和に対応し、Vout端子が、比較器22の入力端子に対応し、変換手段が、比較器22、及びSARロジック23に対応する。
【００４２】
次に、図4を用いて、図2に示したA/D変換回路の動作を説明する。
【００４３】
図4に、図2の各スイッチSw1，Swr1，Swr2、Sw2のon/offタイミングとVin端子の電圧、Vout端子の電圧の波形を示す。
【００４４】
なお、ここではリセットスイッチSwr1,Swr2は、同じリセットクロックでon/offが制御される例を示す。すなわちリセットスイッチSwr1用のリセットクロックφr1と、リセットスイッチSwr2用のリセットクロックφr2とは同じクロックφrである。ただし、これらのリセットスイッチは必ずしも同一のクロックで制御される必要はない。リセットが許容される期間内にリセット可能であればそれぞれが異なるクロックで制御されることが可能である。たとえばリセットスイッチSwr1は、リセットスイッチSwr2よりも先にリセットされてもよい。
【００４５】
まずトラックフェーズとしてサンプリングスイッチSw1（φ）がon、リセットスイッチSwr1（φr1）およびSwr2（φr2）がoff、サンプリングスイッチSw2（φs）がonの場合を考える。このとき出力電圧Voutは、ソースフォロワを介して、入力電圧Vinを追従（トラッキング）する。
【００４６】
次に、サンプリングクロックφをローレベル（Low Level）とすることでサンプリング容量Cs1、Cs2へのサンプリングが行われ、このタイミングでの入力電圧Vinが保持される（サンプリング容量Cs1の電圧がホールドされる）。
【００４７】
その後、サンプリングクロックφsをローレベルとすることで、ソースフォロワとADC12は切り離されてサンプリング容量Cs2の電圧がホールドされ、サンプルホールド電圧のアナログ・デジタル変換（A/D変換）が行われる。
【００４８】
そして、A/D変換が終了し、次のトラッキングを行う前に、リセットクロックφr（φr1、φr2）とサンプリングクロックφsを、ハイレベル(High Level)とする。すなわち、リセットスイッチSwr1を以ってソースフォロワM1のゲート電圧をリセットする（サンプリング容量Cs1をリセットする）と共に、リセットスイッチSwr2を以ってVout端子をリセット（サンプリング容量Cs2をリセット）する。
【００４９】
こうすることで、サンプリング容量Cs2の電荷は、リセットスイッチSwr2によって瞬時に引き出され、出力電圧Voutがリセット（つまり、サンプリング容量Cs2の電荷が0に）される。
【００５０】
その後、前述と同様のトラックフェーズへと移り、出力電圧Voutはリセット後の電圧（例えばグランド電圧）をスタートとして、トラッキングを開始する。
【００５１】
図4のリセット期間におけるVout電圧の波形から理解されるように、サンプリング容量Cs2のリセットは、電流源IBの値によらず、リセットスイッチSwr2によって瞬時に行われる。
【００５２】
リセットスイッチSwr2によるリセットが行われない場合（すなわちスイッチSwr2が設けられない場合）、リセットは電流源IBのみにより、行われなければならない。低消費電力化のために電流源IBを小さくすると、サンプリング容量Cs2の電荷をすべて放電させるためには長いリセット期間（リセットクロックがハイレベルの期間）が必要となる。このため、図5に示すように、Vout電圧のスルー（Slew）が生じてしまう。リセット期間を長くすることで、トラック期間、ホールド期間、及び、A/D変換期間を圧迫され、高速化が困難となるとともに、速度と電力のトレードオフが顕著に現れることになる。
【００５３】
これに対し、本実施形態では、リセットスイッチSw2を設けたことにより、サンプリング容量Cs2のリセットは、電流源IBの値によらず、スイッチSwr2によって瞬時に行われる。このためスルーは発生せず、電流源IBへの制約、または、リセット期間への制約はなくなり、速度と電力のトレードオフは劇的に改善されることができる。
【００５４】
（第2の実施形態）
図6に、第2の実施形態にかかるA/D変換回路を示す。
【００５５】
図6の構成は、図2のリセットスイッチSwr2の位置を、サンプリング容量Cs2と並列に配置した場合を示す。
【００５６】
すなわちソーソフォロワM1のソース（あるいはバッファ出力端子）に、サンプリングスイッチSw2の一端が接続されている。また、サンプリングスイッチSw2の他端が、サンプリング容量Cs2の他端に接続されている。リセットスイッチSwr2の他端が、サンプリング容量Cs2の他端に接続されている。その他の構成は図2と同様である。
【００５７】
図6のAD変換回路の動作を、図7のタイミングチャートを用いて説明する。
【００５８】
図7において、トラックフェーズはサンプリングスイッチSw1（φ）がon、リセットスイッチSwr1（φr1）及びSwr2（φr2）がoff、サンプリングスイッチSw2（φs）がonであり、このことは図4と同じである。また、サンプリング（ホールド）及びA/D変換の方法も、図4で説明した方法と同様である。
【００５９】
ただし、リセットフェーズにおいては図4と多少異なる。すなわち本実施形態では、リセットクロックφr（φr1、φr2）をHigh Levelとするタイミングでは、サンプリングクロックφsをHigh Levelとしなくてもよい。ただし、リセットクロックφrをonにするまでにA/D変換を終了してなければならない(なおこのことは第1実施形態でも同様である)。
【００６０】
以上、本実施形態によれば、第1の実施形態よりも、サンプリングスイッチSw2をオンにするタイミングを遅らせることができる。また、第1の実施形態と同様の効果を得ることができる。
【００６１】
（第3の実施形態）
図8に、第3の実施形態にかかるA/D変換回路を示す。
【００６２】
このA/D変換回路は、入力端子Vinを共通として、T/H回路およびA/D変換器の組を、nチャンネル分、並列に並べたものである。各チャネルのT/H回路で、時分割にトラック・ホールドさせることで高速化を図ることが可能となる。このように時分割で動作させるべく並列化されたT/H回路は、時間インターリーブ（TI：Time−Interleaved）型のT/H回路と称される。
【００６３】
図8に示されるように、チャネル間でそれぞれ対応する要素の識別は、1〜nの値をとるiを、図１で用いた参照符号に追加することで行われる。図8の構成ではADCが複数（n個）存在するため、各ADCを、それぞれ特にsubADCと称する。各チャネルにおけるサンプリングスイッチSwi1(i=1〜n)の一端は、入力端子Vinに共通に接続されている。
【００６４】
バッファ回路buf1〜bufnの構成として、例えば、図2に示したトランジスタM1及び電流源IBで構成されるソースフォロワを用いることができる。
【００６５】
図8では、図1の構成を並列化（TI化）したものを示したが、図6の構成を同様にTI化することも可能である。
【００６６】
図8のAD変換回路の動作を、図9のタイミングチャートを用いて説明する。
【００６７】
図9のタイミングチャートは、各チャンネルにおけるサンプリングスイッチSwi1（i＝1〜n）をon/offするサンプリングクロックφiのタイミングを示している。
【００６８】
サンプリングクロックφi（i＝1〜n）は、周波数がfs/n、デューティー比（duty比）はおよそon：off＝1：n−1であり（オン期間に対するオフ期間の長さの比率はn-1以下である）。サンプリングクロックφiは、各々（360/n）＊（i−1）度ほど位相がずれた関係にある。すなわち、サンプリングクロックφ1〜φnは、位相が360/nずつずれている。サンプリングクロックφi（i＝1〜n）は、onとなる期間が重ならない（ノンオーバーラップ）ようになっている。ここでfsは、A/D変換のサンプリング周波数である。またサンプリング周期Ts=1/fsである。nは前述したようにチャネル数である。
【００６９】
各チャンネルにおけるリセットスイッチSwri1及びSwri2のリセットクロックφir、ならびにsubADCiのサンプリングスイッチSwi2のサンプリングクロックφisの、サンプリングクロックφiに対する位相関係は、図4にした関係と等しい。ただし、リセットスイッチSwri1,Swri2をonさせるクロックの与え方が第1実施形態と異なる。これは本構成の大きなポイントである。
【００７０】
本実施形態では、リセットスイッチSwri1、Swri2をonさせるリセットクロック（パルス）の与え方として、サンプリング用クロックであるクロックφiを流用する。図9の例では、チャネルnのサンプリングスイッチSwn1のサンプリングクロックφnが、チャネル1のリセットスイッチSwr11、Swr12のリセットクロックに流用される例が示されている。
【００７１】
より詳細に、iチャンネルにおけるリセットクロックとして、φi以外のφ1〜φnのいずれか1つのサンプリングクロックφj（つまり、i≠j、i，j＝1〜n）が用いられる。この際、i＋1としたときj＋1の関係とし、i＝n＋1、または、j＝n＋1のときはそれぞれi＝1、j＝1となるものと定義することが好ましい。
【００７２】
つまり、チャネルi（i＝1〜n）におけるリセットスイッチSwri1、Swri2は、1以上n−1以下の定数Aを用いて、i＋A≦nのときはチャネルi＋A、i＋A＞nのときはi＋A−nのチャネル用のサンプリングクロックに従ってオンおよびオフすることが好ましい。図9の例ではA＝n−1である。
【００７３】
つまり、クロックφ1〜φnによる、サンプリングとリセットの間隔は各チャネル間で同一であることが好ましい。以下この理由を述べる。
【００７４】
まず、サンプリングスイッチSw11〜Swn1でサンプリング（トラック）をするとき、等時間間隔でスイッチオフ（サンプリングされる）を行わないといけないため、サンプリングについては、図9のようなサンプリングクロックφ1〜φnで順次行うものとする。
【００７５】
次に、subADC1〜subADCnがサンプリングスイッチSw12〜Swn2でサンプリングするタイミングを考えると、これもまた同じ間隔のクロックを用いる必要がある。
【００７６】
ただし、図7からも分かるように、このsubADCのサンプリング（φs）はリセット（φr）より前のタイミングで行わなければならない。
【００７７】
よって、サンプリングスイッチSw11〜Swn1で行われるサンプリングタイミングから、サンプリングスイッチSwr12〜Swrn2で行われるリセットタイミング（つまり、ホールド期間）がそれぞれのチャンネルで不等間隔になってしまうと、subADC1〜subADCnのサンプリング間隔は一定でなければならないため、上記ホールド期間が一番短いところに、subADCのサンプリング間隔が律則される。
【００７８】
そのため、上記ホールド期間よりも長いホールド期間を有するチャンネルに関しては、subADCのサンプリング後でも無駄にT/H回路の出力電圧Vo1〜Vonを保持していることになる。
【００７９】
これは、バッファ回路buf（例えば図2のトランジスタM1と電流源IBから成る回路）が無駄なバイアス電流を流し続けていることになり、電力を浪費していることを意味する。
【００８０】
よって、クロックφ1〜φnによるサンプリングとリセットの間隔は各チャネル間で同一であることが好ましいと言える。
【００８１】
なお、本実施形態では、図1の構成をTI化した例を示したが、図2または図6の構成をTI化した場合においても、図9のクロックの位相関係は有効である。
【００８２】
以上、本実施形態によれば、第1の実施形態に示した構成をTI化することで、低消費電力に高速化することが可能になる。また、リセットパルスの与え方として、サンプリングクロックφ1〜φnを再利用するようにしたことにより、別途リセットクロックを要する必要がない。このため、クロック発生器の複雑化を抑えることができる。
【００８３】
（第4の実施形態）
図10は、第4の実施形態にかかるA/D変換回路を示す。
【００８４】
図10のA/D変換回路は、図8の入力端子Vinの前段にさらに共通スイッチ（グローバルスイッチ）Swsを付加したものである。以下、第3実施形態との差分を中心に説明し、第3実施形態と重複する説明は省略する。
【００８５】
グローバルスイッチSwsの一端はVin端子に接続され、他端は、各チャネルのサンプリングスイッチSwi1（i=1〜n）の一端に共通に接続されている。グローバルスイッチSwsは、外部のクロック発生器からのクロック（グローバルサンプリングクロック）φgsに応じて、on/offが切り換えられる。
【００８６】
図11に、グローバルサンプリングクロックφgs、サンプリングクロックφ1〜φnの位相関係を示す。
【００８７】
グローバルスイッチSwsは最も速い、つまり、A/D変換そのものの速度fs（すなわちサンプリング間隔Ts）でサンプリングを行うものである。サンプリングクロックφiは1/（Ts×n）の周波数を有する。サンプリングクロックφiのオン期間（立ち上がり期間）の長さは、グローバルサンプリングクロックφgsの周期Tsより短く、周期Tsの1/2より長い。
【００８８】
これにより、各チャンネルそれぞれのサンプリングのタイミングはφgsの立下りのタイミングで決定されることになる。
【００８９】
たとえばチャネル1に関して説明すると、サンプリングクロックφ1の立ち下がり前に、グローバルサンプリングクロックφgsが立ち下がるため、入力電圧Vinは、サンプリングスイッチSw11がonであっても、グローバルスイッチSwsがoffされた時点で、スイッチSw11を通過しなくなる。すなわちサンプリングは、グローバルサンプリングクロックφgsの立ち下がりのタイミングで決定されることになる。
【００９０】
各チャンネルのリセットスイッチSwri1、Swri2（i＝1〜n）及びサンプリングスイッチSwi2のタイミングは、各チャネルのサンプリングクロックφiを起点にして、第3の実施形態と同じである。各チャンネルのリセットスイッチSwri1、Swri2（i＝1〜n）のリセットクロックとして、他のチャネルのサンプリングクロックを流用することも第3の実施形態と同様である。
【００９１】
以上、本実施形態によれば、グローバルスイッチSwsを設けたことにより、サンプリングタイミングをこの一箇所で決定できるため、クロックスキューによるチャネル間誤差を低減することできる。
【００９２】
また、本実施形態によれば、グローバルスイッチSwsのオン抵抗を低くすることができ、結果として高速化が可能となる。以下これについて詳細に説明する。
【００９３】
リセットスイッチSwri1やSwri2により、トラックホールド前にリセットが行われる本構成は、高速化のためにはバッファ回路bufi中のトランジスタのオーバードライブ電圧を小さくさせる必要がある。
【００９４】
すなわち、T/H回路において消費される電流は、subADCのサンプリング容量Cs2などを充電するためのトランジスタM1（図2参照）を流れるダイナミックな電流で決定される。このとき、サンプリング周波数fsで決まる所望のセトリング時間に対して電流源IBの大きさは既に関係なく（Slewが無いから）、小さければ小さいほど効率よくサンプリング容量Cs2を充電できることを意味する（電流源IBはトランジスタM1のリークを低減する役割のみ）。一方、サンプリング容量Cs2を高速に充電するためには、トランジスタM1の伝達コンダクタンスKを大きくする必要がある。上記オーバードライブ電圧VovはIB/Kに比例するため、高速低消費電力化のためには、オーバードライブ電圧Vovは小さいほどよいと言える。
【００９５】
このようにバッファ回路bufi中のトランジスタのオーバードライブ電圧を小さく抑えることで、入力のバイアス電圧（または、差動構成時の入力コモンモード電圧）を低く設定することでできるため、グローバルスイッチSwsのオン抵抗を低くすることができ、結果として高速化が可能となる。
【００９６】
（第5の実施形態）
図12に、第5の実施形態にかかるA/D変換回路を示す。
【００９７】
図12のA/D変換回路は、図10の各チャンネルにおけるサンプリング方法をダブルサンプリングとした場合のTI−A/D変換回路である。以下、第4実施形態との差分を中心に説明し、第4実施形態と重複する説明は省略する。
【００９８】
具体的に、i（i=1〜n）番目のチャンネルにおいて、2系統のsubADC（ダブルサンプリングADC）が設けられている。
【００９９】
当該2系統のsubADCのうちの一方は、サンプリングスイッチSwi2（φsi1）と、サンプリング容量Csi2と、Vouti1端子と、変換手段（第1変換手段）とから成るsubADCi1である。他方はサンプリングスイッチSwi3（φsi2）と、サンプリング容量Csi3と、Vouti2端子と、変換手段（第２変換手段）から成るsubADCi2である。
【０１００】
subADCi1およびsubADCi2の入力は、それぞれバッファ回路bufiの出力端子Voiに共通に接続されている。subADCi1におけるサンプリングスイッチSwi2は、第2サンプリングスイッチに対応し、サンプリング容量Csi2は、第2サンプリング容量に対応する。また、subADCi2におけるサンプリングスイッチSwi3は、第3サンプリングスイッチに対応し、サンプリング容量Csi3は、第3サンプリング容量に対応する。
【０１０１】
subADCi1におけるサンプリングスイッチSwi2は、クロック発生器からのクロック（第2サンプリングクロック）φsi1に応じて、on/offされる。subADCi2におけるサンプリングスイッチSwi3はクロック発生器からのクロック（第3サンプリングクロック）φsi2に応じて、on/offされる。
【０１０２】
図13に、グローバルサンプリングクロックφgs、サンプリングクロック（第1サンプリングクロック）φi、サンプリングクロック（第2サンプリングクロック）φsi1、サンプリングクロック（第3サンプリングクロック）φsi2のタイミングチャートを示す。
【０１０３】
各チャネルのそれぞれで、2つのsubADCにおけるサンプリングスイッチSwi2、Swi3のサンプリングクロックφsi1、φsi2は、それぞれ反転した関係にある。
【０１０４】
すなわち、各チャネルのそれぞれで、2つのsubADCのうち一方がリセット（AD変換）されているとき、他方がサンプリングされている関係になる。このため2つのsubADCでは、ホールド期間と、AD変換の期間をそれぞれ十分に確保することができる。
【０１０５】
なお、図13の位相関係は、サンプリングクロックφnを1チャンネル目のT/H回路のリセットスイッチSwr11、SWr12のリセットクロックとして用いた例である。図示の例ではサンプリングクロックφnが立ち上がったときに、subADC12におけるサンプリング容量Cs13がリセットされ、サンプリングクロックφnの立ち下がり後、サンプリングクロックφ1とグローバルサンプリングクロックφgsの立ち上がりでサンプリング容量Cs13のサンプリングが開始される。
【０１０６】
第4の実施形態において、一般に1チャンネル目のリセットスイッチSwr11，Swr12のクロックに、nチャネルのクロックφnを流用した場合、ホールド期間を最も長く取ることができるため、バッファ回路buf1に十分な駆動能力を要求しなくてよく、低消費電力化が可能となる。
【０１０７】
ただし、この場合、次のトラックフェーズがすぐに開始されることになる。たとえば第4の実施形態では、その長くホールドした電圧信号をA/D変換するための十分の時間が得られなくなる。
【０１０８】
そこで、本実施形態では、第4の実施形態に対しサンプリング機能をもうひとつ加え、交互にサンプリングとA/D変換を行うことで、ホールド期間およびA/D変換期間をそれぞれ十分に確保し、低消費電力で高速なA/D変換器を実現できる。
【０１０９】
（第6の実施形態）
図14は、第6の実施形態にかかるA/D変換回路である。
【０１１０】
図14のA/D変換回路100は、擬似差動T/H回路（Pseudo differential T/H circuit）103と、全差動A/D変換器(Full-differential subADCn)107と、マルチプレクサ（MUX）108とを備える。
【０１１１】
擬似差動T/H回路103は、nチャネル分のT/H回路（シングルエンドT/H回路）を含むnチャネルT/H回路を2つ（101、102）用いて構成される。回路101のn個のチャネルは第1チャネル1〜nに対応し、回路102のn個のチャネルは第2チャネル1〜nに対応する。
【０１１２】
n＝1のときは、nチャネルT/H回路101、102は、それぞれ図1，図2，または図6に示した1つのT/H回路を含む。nが2以上のときは、nチャネルT/H回路101、102は、図8、図10または図12に示した2チャネル分以上のT/H回路を含む。図8、図10または図12に示したT/H回路を用いる場合は、nチャネルT/H回路101、102は、TI型のT/H回路となる。
【０１１３】
なお図10または図12の構成を適用する場合、第1および第２のグローバルスイッチをさらに回路101、102の入力側に設ける。第1グローバルスイッチの一端はVinp端子に接続され、第1グローバルスイッチの他端は、回路101における各チャネルのサンプリングスイッチSwi1（i＝１〜ｎ）の一端に接続される。また、第２グローバルスイッチの一端はVinm端子に接続され、第2グローバルスイッチの他端は、回路102における各チャネルのサンプリングスイッチSwi1（i＝１〜ｎ）の一端に接続される。
【０１１４】
2つのT/H回路101、102は、互いに反転した関係にある差動入力電圧Vinp（＋），Vinm（−）を、Vinp端子およびVinm端子を介して、それぞれ受ける。2つのT/H回路101、102はそれぞれ、n個のトラック・ホールドされた電圧（バッファ電圧）を出力する。
【０１１５】
ここでT/H回路101の1チャンネル目の出力電圧を、全差動subADC1（104）のプラス端子へ、T/H回路102の1チャンネル目の出力電圧を全差動subADC1（104）のマイナス端子へ出力する。
【０１１６】
T/H回路101の2チャンネル目の出力電圧を全差動subADC2（105）のプラス端子、T/H回路102の2チャンネル目の出力電圧を全差動subADC2（105）のマイナス端子へ出力する。
【０１１７】
以下同様に、nチャンネル目まで、同様の出力をT/H回路101、102からそれぞれ行う。
【０１１８】
全差動A/D変換器107は、n個のチャネルにそれぞれ対応する全差動subADC1〜subADCnを備える。
【０１１９】
全差動subADC1〜subADCnは、それぞれ、図1，図2または図6に示したADC（n＝1の場合）を２つ含み、または、図8，図10または図12に示したsubADC（nが2以上の場合）を2つ含む。
【０１２０】
全差動subADC1〜subADCnは、それぞれ、これら2つのADCまたはsubADCのサンプリング容量の出力の差電圧（合成電圧）を、AD変換する。全差動subADC1〜subADCnが備える変換手段は、それぞれ変換手段1〜nに対応する。
【０１２１】
つまり、全差動subADC1は、nチャネルT/H回路101のチャネル1の出力電圧をプラス端子で受け、nチャネルT/H回路102のチャネル1の出力電圧をマイナス端子で受ける。プラス端子およびマイナス端子で受けた各出力電圧を、それぞれのサンプリング容量Cs2でサンプリングし、各サンプルホールド電圧の差電圧（合成電圧）を同相ノードで得る。取得された電圧を変換手段１でAD変換して、デジタル出力を得る。全差動subADC1の構成に応じて、デジタル出力は、多ビットまたは1ビットの形態を取りうる。
【０１２２】
同様に、全差動subADC2〜subADCnは、nチャネルT/H回路101のチャネル2〜nの出力電圧をプラス端子で受け、nチャネルT/H回路102のチャネル2〜nの出力電圧をマイナス端子で受ける。プラス端子およびマイナス端子で受けた各出力電圧を、それぞれのサンプリング容量Cs2でサンプリングし、各サンプルホールド電圧の差電圧（合成電圧）を同相ノードで得る。取得された電圧を変換手段2〜ｎでAD変換して、デジタル出力を得る。
【０１２３】
なお、第5の実施形態（図12参照）で示した、ダブルサンプリング型subADCを用いる場合は、全差動subADCi(i=1〜n)で用いる2つのsubADCはそれぞれダブルサンプリングADCとなる。
【０１２４】
マルチプレクサ（MUX）108は、全差動A/D変換器107の後段に配置されている。マルチプレクサ（MUX）108は、全差動subADC1〜subADCnからのn個のデジタル出力を、A/D変換回路のクロック周波数fsに従って、パラレル−シリアル変換（多重化）する。パラレル−シリアル変換されたデジタル出力が、所望の出力として得ることができる。
【０１２５】
以上、本実施形態によれば、A/D変換回路を差動構成にすることで、同相除去比（CMRR：Common−Mode  Rejection  Ratio）を高くすることができ、同相雑音を低減することができる。
【０１２６】
（第7の実施形態）
図15に、第7の実施形態にかかるA/D変換回路を示す。
【０１２７】
図15のA/D変換回路は、図2に示した第1の実施形態におけるA/D変換回路のNMOSトランジスタM1の代わりに、PMOSトランジスタM2が用いたことを特徴とする。
【０１２８】
PMOSトランジスタM2を用いたことに伴って、リセットスイッチSwr1の一端及びリセットスイッチSwr2の一端は、グランドではなく電源電圧VDDに接続されている。
【０１２９】
また、電流源IBの入力は電源電圧VDDに、出力はバッファ出力端子Vo1に接続されている。
【０１３０】
PMOSトランジスタM2のドレイン端子はグランドに接続され、ソース端子はバッファ出力端子Vo1に接続されている。
【０１３１】
サンプリング容量Cs1及びADCは、第1の実施形態と同様である。
【０１３２】
ここでは第1の実施形態に対する変更例を示したが、NMOSトランジスタの代わりにPMOSトランジスタを用いることは、第2〜第6の実施形態に対しても同様に、適用可能である。
【０１３３】
（第8の実施形態）
図16に、第1〜第7の実施形態のいずれか1つのA/D変換回路を搭載した受信機を示す。
【０１３４】
この受信機は、アンテナ201と、低雑音増幅器（LNA：Low−Noise  Amplifier）202と、ミキサー（MIX）203と、シンセサイザー（SYN）204と、可変利得増幅器（VGA：Variable  Gain  Amplifier）205と、チャネル選択フィルタ（CHF：Channel  Select  Filter）206と、A/D変換回路207とを備えている。A/D変換回路207は、第1〜第7の実施形態のいずれか1つのA/D変換回路である。
【０１３５】
アンテナ201は、無線（RF：Radio Frequency）信号を受信し、当該RF信号を低雑音増幅器202に入力する。
【０１３６】
LNA202は、アンテナ201からのRF信号を増幅し、MIX203に入力する。
【０１３７】
SYN204は、RF信号をダウンコンバートするためのローカル信号を生成し、ローカル信号を、MIX203に入力する。
【０１３８】
MIX203は、SYN204からのローカル信号を乗算することにより、LNA202からのRF信号をダウンコンバートする。
【０１３９】
VGA205は、ダウンコンバートされた信号の利得を調整する。
【０１４０】
CHF206は、VGA205によって利得調整された信号から、所望の周波数帯域の信号を抽出する。
【０１４１】
A/D変換回路207は、抽出された所望の周波数帯域の信号をアナログ−デジタル変換することにより、デジタルデータを取得する。A/D変換回路207は、取得したデジタルデータを出力する。
【０１４２】
以上、本実施形態によれば、動作速度が非常に速く、有効な信号帯域が広いA/D変換回路を用いたことにより、通信に適用される帯域幅も同様に広くすることができ、よって高いデータレートの無線通信を実現できる。
【０１４３】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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