(57)【要約】【課題】入力される信号のレベルに関わらず、基本波を抑圧する効果が得られる逓倍器を提供する。【解決手段】周波数逓倍器は、マイクロ波信号が入力されるゲート接地回路と、マイクロ波信号が入力されるソース接地回路と、ゲート接地回路及びソース接地回路のそれぞれから出力される信号の振幅レベルの差に応じて、ゲート接地回路又はソース接地回路のいずれか一方から出力される信号の振幅レベルを変化させる振幅制御回路と、ゲート接地回路及びソース接地回路のそれぞれから出力される信号の位相の差に応じて、ゲート接地回路又はソース接地回路のいずれか他方から出力される信号の位相を変化させる位相制御回路と、ゲート接地回路から出力される信号と、ソース接地回路から出力される信号とを合成する電力合成回路とを備える。【選択図】図１
2012065251.tif 000002
【特許請求の範囲】
【請求項１】
マイクロ波信号の基本周波数を逓倍する周波数逓倍器であって、
前記マイクロ波信号が入力されるゲート接地回路と、
前記マイクロ波信号が入力されるソース接地回路と、
前記ゲート接地回路及び前記ソース接地回路のそれぞれから出力される信号の振幅レベルの差に応じて、前記ゲート接地回路又は前記ソース接地回路のいずれか一方から出力される信号の振幅レベルを変化させる振幅制御回路と、
前記ゲート接地回路及び前記ソース接地回路のそれぞれから出力される信号の位相の差に応じて、前記ゲート接地回路又は前記ソース接地回路のいずれか他方から出力される信号の位相を変化させる位相制御回路と、
前記ゲート接地回路から出力される信号と、前記ソース接地回路から出力される信号とを合成する電力合成回路と
を備えることを特徴とする周波数逓倍器。
【請求項２】
前記位相制御回路は、
一端が前記ゲート接地回路又は前記ソース接地回路のいずれか他方の入力又は出力のいずれか一方に接続され、他端が接地されているバラクタダイオードと、
前記ゲート接地回路及び前記ソース接地回路それぞれから出力される信号の位相の差に応じた電圧を、前記バラクタダイオードの一端に印加して、前記ゲート接地回路及び前記ソース接地回路のそれぞれから出力される信号の位相差を１８０°に維持させる位相差フィードバック回路と
を有していることを特徴とする請求項１の周波数逓倍器。
【請求項３】
前記振幅制御回路は、
前記ゲート接地回路及び前記ソース接地回路それぞれから出力される信号の振幅レベルの差に応じた電圧を、前記ゲート接地回路又は前記ソース接地回路のいずれか一方の入力に印加して、前記ゲート接地回路及び前記ソース接地回路のそれぞれから出力される信号の振幅を一致させる振幅差フィードバック回路
を有していることを特徴とする請求項２の周波数逓倍器。
【請求項４】
前記位相制御回路は、更に、前記位相差フィードバック回路が前記バラクタダイオードの一端に印加する電圧の変化の伝達を遅延させる遅延回路を備えるか、もしくは
前記振幅制御回路は、更に、前記振幅差フィードバック回路が前記ゲート接地回路又は前記ソース接地回路のいずれか一方の入力に印加する電圧の変化の伝達を遅延させる遅延回路を備える
ことを特徴とする請求項３の周波数逓倍器。
【請求項５】
前記ゲート接地回路と前記電力合成回路との間に設けられた第１方向性結合器と、
前記ソース接地回路と前記電力合成回路との間に設けられた第２方向性結合器と
を更に備え、
前記位相差フィードバック回路及び前記振幅差フィードバック回路は、前記第１方向性結合器を介して前記ゲート接地回路から出力される信号が入力され、前記第２方向性結合器を介して前記ソース接地回路から出力される信号が入力される
ことを特徴とする請求項４の周波数逓倍器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数逓倍器に関する。
【背景技術】
【０００２】
アクティブ・バランを用いたバランス型逓倍器は、一般に、基本波（ｆ０）を含む信号が入力されると、バランス型逓倍器が有するソース接地回路と、ゲート接地回路とにおいて２逓倍する。そして、バランス型逓倍器は、ソース接地回路と、ゲート接地回路から出力される基本波（ｆ０）の２倍波（２×ｆ０）を含む信号を合成し、合成した信号を出力する。このとき、不要となる基本波（ｆ０）は、ソース接地回路の出力と、ゲート接地回路の出力とにおいて、位相差が１８０°となるので、それぞれの回路から出力される信号が合成される際に、お互いに打ち消しあうので、キャンセルされる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−０１６５３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、バランス構成を能動素子（トランジスタなど）を用いて構成しているため、入力する信号のレベルが高くなると、能動素子が飽和状態に近づき、利得の圧縮や、位相の変位が生じる。そのため、入力する信号のレベルが高いと、ソース接地回路から出力される信号と、ゲート接地回路から出力される信号との間で、振幅レベルの差、及び位相差１８０°からのずれが生じて、基本波（ｆ０）の抑圧量が変化し、基本波（ｆ０）を十分に抑圧できずに出力されてしまうことがあるという問題がある。また、ソース接地回路と、ゲート接地回路とでは、入力インピーダンスが異なるので、実際に能動素子に入力される信号のレベルは、ソース接地回路と、ゲート接地回路とでは差が生じて、基本波（ｆ０）の抑圧量が低下してしまうことがあるという問題がある。
【０００５】
本発明は、上記問題を解決すべくなされたもので、その目的は、入力される信号のレベルに関わらず、基本波を抑圧する効果が得られる逓倍器を提供することにある。
【課題を解決するための手段】
【０００６】
上記問題を解決するために、本発明は、マイクロ波信号の基本周波数を逓倍する周波数逓倍器であって、前記マイクロ波信号が入力されるゲート接地回路と、前記マイクロ波信号が入力されるソース接地回路と、前記ゲート接地回路及び前記ソース接地回路のそれぞれから出力される信号の振幅レベルの差に応じて、前記ゲート接地回路又は前記ソース接地回路のいずれか一方から出力される信号の振幅レベルを変化させる振幅制御回路と、前記ゲート接地回路及び前記ソース接地回路のそれぞれから出力される信号の位相の差に応じて、前記ゲート接地回路又は前記ソース接地回路のいずれか他方から出力される信号の位相を変化させる位相制御回路と、前記ゲート接地回路から出力される信号と、前記ソース接地回路から出力される信号とを合成する電力合成回路とを備えることを特徴とする周波数逓倍器である。
【０００７】
また、本発明は、上記に記載の発明において、前記位相制御回路は、一端が前記ゲート接地回路又は前記ソース接地回路のいずれか他方の入力又は出力のいずれか一方に接続され、他端が接地されているバラクタダイオードと、前記ゲート接地回路及び前記ソース接地回路それぞれから出力される信号の位相の差に応じた電圧を、前記バラクタダイオードの一端に印加して、前記ゲート接地回路及び前記ソース接地回路のそれぞれから出力される信号の位相差を１８０°に維持させる位相差フィードバック回路とを有していることを特徴とする。
【０００８】
また、本発明は、上記に記載の発明において、前記振幅制御回路は、前記ゲート接地回路及び前記ソース接地回路それぞれから出力される信号の振幅レベルの差に応じた電圧を、前記ゲート接地回路又は前記ソース接地回路のいずれか一方の入力に印加して、前記ゲート接地回路及び前記ソース接地回路のそれぞれから出力される信号の振幅を一致させる振幅差フィードバック回路を有していることを特徴とする。
【０００９】
また、本発明は、上記に記載の発明において、前記位相制御回路は、更に、前記位相差フィードバック回路が前記バラクタダイオードの一端に印加する電圧の変化の伝達を遅延させる遅延回路を備えるか、もしくは前記振幅制御回路は、更に、前記振幅差フィードバック回路が前記ゲート接地回路又は前記ソース接地回路のいずれか一方の入力に印加する電圧の変化の伝達を遅延させる遅延回路を備えることを特徴とする。
【００１０】
また、本発明は、上記に記載の発明において、前記ゲート接地回路と前記電力合成回路との間に設けられた第１方向性結合器と、前記ソース接地回路と前記電力合成回路との間に設けられた第２方向性結合器とを更に備え、前記位相差フィードバック回路及び前記振幅差フィードバック回路は、前記第１方向性結合器を介して前記ゲート接地回路から出力される信号が入力され、前記第２方向性結合器を介して前記ソース接地回路から出力される信号が入力されることを特徴とする。
【発明の効果】
【００１１】
この発明によれば、ソース接地回路と、ゲート接地回路とから出力される信号の振幅及び位相の差に基づいて、振幅制御回路と、位相差制御回路とがそれぞれの回路から出力される信号の振幅を合わせるとともに、位相差を１８０°に維持して合成するので、入力される信号のレベルに関わらず、基本波を抑圧することができる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態における周波数逓倍器１の構成を示す概略図である。
【図２】第２実施形態における周波数逓倍器２の構成を示す概略図である。
【図３】第３実施形態における周波数逓倍器３の構成を示す概略図である。
【図４】第３実施形態に対応する周波数逓倍器３Ａの構成の一例を示す回路図である。
【図５】第３実施形態に対応する周波数逓倍器３Ｂの構成の一例を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明の実施形態による周波数逓倍器を説明する。
【００１４】
（第１実施形態）
図１は、第１実施形態における周波数逓倍器１の構成を示す概略図である。
同図に示すように、周波数逓倍器１は、入力端子１１、整合回路１２、１８、線路１５、電界効果トランジスタ（以下、ＦＥＴ）１４、１６、電力合成回路１７、出力端子１９、高調波除去フィルタ２０、２１、振幅制御回路２２、位相制御回路２３、キャパシタ２８を具備している。
【００１５】
入力端子１１には、外部より基本周波数ｆ０の信号を含むマイクロ波信号が入力される。整合回路１２は、入力端子１１に入力されたマイクロ波信号に含まれる基本周波数ｆ０において、周波数逓倍器１に接続されている前段の回路と、線路１５及び位相制御回路２３とのインピーダンスを整合させている。
線路１５は、一端が、ＦＥＴ１６のソース端子１６ｓに接続され、整合回路１２の出力に接続されている。また、線路１５は、位相制御回路２３を介してＦＥＴ１４のゲート端子１４ｇに入力されるマイクロ波信号と、ＦＥＴ１６のソース端子１６ｓに入力されるマイクロ波信号との位相差の微調整を行うために設けられている。
【００１６】
ＦＥＴ１４は、ゲート端子１４ｇが位相制御回路２３に接続され、ドレイン端子１４ｄが電力合成回路１７の入力、及び高調波除去フィルタ２０の入力に接続され、ソース端子１４ｓが接地されている。この接続により、ＦＥＴ１４は、ソース接地回路を構成している。ＦＥＴ１４において、ゲート端子１４ｇとソース端子１４ｓとの間の電圧がピンチオフ電圧以上の場合、ドレイン電流は、ゲート端子１４ｇとソース端子１４ｓとの間の電圧に比例して流れる。一方、ゲート端子１４ｇとソース端子１４ｓとの間の電圧がピンチオフ電圧より低い場合、ドレイン電流は流れない。
【００１７】
この動作により、ゲート端子１４ｇに位相制御回路２３を介して入力されるマイクロ波信号が正弦波の正の半周期であるとき、ＦＥＴ１４のドレイン電流が、ゲート端子１４ｇとソース端子１４ｓとの間の電圧に比例して流れ、ゲート端子１４ｇに入力されるマイクロ波信号が正弦波の負の半周期であるとき、ドレイン電流が流れない。
すなわち、入力されたマイクロ波信号は、ＦＥＴ１４により半波整流されて、ＦＥＴ１４から電力合成回路１７及び高調波除去フィルタ２０に出力される。このとき、ＦＥＴ１４から出力される信号には、ドレイン端子１４ｄにおいて発生する基本周波数ｆ０を逓倍した成分である高調波成分が含まれる。
【００１８】
ＦＥＴ１６は、ソース端子１６ｓが線路１５を介して整合回路１２の出力に接続され、ドレイン端子１６ｄが電力合成回路１７の入力、及び高調波除去フィルタ２１の入力に接続され、ゲート端子１６ｇが接続点Ｊ２においてキャパシタ２８を介して高周波的に接地されている。この接続により、ＦＥＴ１６は、ゲート接地回路を構成している。ＦＥＴ１６において、ゲート端子１６ｇとソース端子１６ｓとの間の電圧がピンチオフ電圧以上の場合、ＦＥＴ１４と同様に、ドレイン電流は、ゲート端子１６ｇとソース端子１６ｓとの間の電圧に比例して流れる。一方、ゲート端子１６ｇとソース端子１６ｓとの間の電圧がピンチオフ電圧より低い場合、ドレイン電流は流れない。
【００１９】
この動作により、ソース端子１６ｓに入力されるマイクロ波信号が正弦波の負の半周期であるとき、ＦＥＴ１６のドレイン電流は、ゲート端子１６ｇとソース端子１６ｓとの間の電圧に比例して流れ、ソース端子１６ｓに入力されるマイクロ波信号が正弦波の正の半周期であるとき、ＦＥＴ１６のドレイン電流は流れない。
すなわち、入力されたマイクロ波信号は、ＦＥＴ１６により半波整流されて、ＦＥＴ１６から電力合成回路１７及び高調波除去フィルタ２１に出力される。このとき、ＦＥＴ１６から出力される信号には、ドレイン端子１６ｄにおいて発生する基本周波数ｆ０を逓倍した成分である高調波成分が含まれる。また、ＦＥＴ１６から出力される信号は、ＦＥＴ１４から出力される信号と位相が１８０°異なる。
【００２０】
電力合成回路１７は、ソース接地回路であるＦＥＴ１４から入力される信号と、ゲート接地回路であるＦＥＴ１６から入力される信号とを合成し、合成した信号を整合回路１８に出力する。ここで、ＦＥＴ１４及びＦＥＴ１６それぞれから出力される信号において、基本周波数ｆ０を含む奇数次の高調波成分の位相が逆位相になっているので、奇数次の高調波成分は、互いに打ち消し合い、抑圧される。一方、基本周波数ｆ０の偶数次の高調波成分の位相が同位相になっているので、偶数次の高調波成分は、互いに強め合い、振幅が大きくなる。なお、４倍波より高次の高調波成分は、２倍波に比べ振幅が十分に小さいため、電力合成回路１７から出力される信号は、入力端子１１から入力されたマイクロ波信号を２逓倍した（周波数が２×ｆ０の）信号となる。
【００２１】
整合回路１８には、入力端子１１に入力されたマイクロ波信号を２逓倍した信号が、電力合成回路１７から入力され、入力された信号を出力端子１９に出力する。また、整合回路１８は、電力合成回路１７から入力された信号に含まれる周波数２×ｆ０において、周波数電力合成回路１７と、出力端子１９を介して周波数逓倍器１の後段に接続される回路とのインピーダンスを整合させている。
高調波除去フィルタ２０は、ＦＥＴ１４から入力される信号に含まれている基本周波数ｆ０の高調波成分を除去するフィルタであり、高調波成分を除去した信号を振幅制御回路２２及び位相制御回路２３に出力する。高調波除去フィルタ２１は、ＦＥＴ１６から入力される信号に含まれている高調波成分を除去するフィルタであり、高調波成分を除去した信号を振幅制御回路２２及び位相制御回路２３に出力する。
【００２２】
振幅制御回路２２は、振幅検波回路２２１、２２２、演算増幅器２２３を備えている。
振幅検波回路２２１は、高調波除去フィルタ２０から入力される信号に対して、基本周波数ｆ０における検波を行うことにより、ＦＥＴ１４から出力される信号に含まれる基本周波数ｆ０の信号の振幅レベルを検出し、検出した振幅レベルを示す信号を演算増幅器２２３の非反転入力端子に出力する。同様に、振幅検波回路２２２は、高調波除去フィルタ２１から入力される信号に対して、基本周波数ｆ０における検波を行うことにより、ＦＥＴ１６から出力される信号に含まれる基本周波数ｆ０の信号の振幅レベルを検出し、検出した振幅レベルを示す信号を演算増幅器２２３の反転入力端子に出力する。
【００２３】
演算増幅器２２３は、振幅検波回路２２１、２２２から入力される信号を用いて、ＦＥＴ１４から出力される信号に含まれる基本周波数ｆ０の振幅レベルと、ＦＥＴ１６から出力される信号に含まれる基本周波数ｆ０の振幅レベルとの差を検出する。そして、演算増幅器２２３は、接続点Ｊ２を通じて、検出した差に応じた電圧をゲート端子１６ｇに印加してゲート端子１６ｇのバイアス電圧を制御する。すなわち、演算増幅器２２３は、振幅レベルの差に基づいて、ＦＥＴ１６から出力される信号に含まれる基本周波数ｆ０の振幅レベルと、ＦＥＴ１４から出力される信号に含まれる基本周波数ｆ０の振幅レベルとが互いに等しくなるように、ゲート端子１６ｇのバイアス電圧を制御する。
【００２４】
例えば、振幅検波回路２２２の検出した振幅レベルが、振幅検波回路２２１の検出した振幅レベルより高い場合、演算増幅器２２３は、ゲート端子１６ｇへのバイアス電流を減少させて、ＦＥＴ１６の利得を減少させる。逆に、振幅検波回路２２２の検出した振幅レベルが、振幅検波回路２２１の検出した振幅レベルより低い場合、演算増幅器２２３は、ゲート端子１６ｇへのバイアス電流を増加させて、ＦＥＴ１６の利得を増加させる。
【００２５】
位相制御回路２３は、１８０°位相検波器２３１、演算増幅器２３２、遅延回路２３３、バラクタダイオード２３４、及び線路２３５を備えている。１８０°位相検波器２３１は、ＦＥＴ１４（ソース接地回路）から出力される信号に含まれる基本周波数ｆ０の信号と、ＦＥＴ１６（ゲート接地回路）から出力される信号に含まれる基本周波数ｆ０の信号との位相差を示す差動信号を出力する。例えば、ＦＥＴ１４から出力される信号を１８０°移相した信号を用いて、ＦＥＴ１６から出力される信号を検波することにより位相差を示す差動信号を出力する。
演算増幅器２３２は、１８０°位相検波器２３１から出力される差動信号に応じた電圧を出力する。遅延回路２３３は、演算増幅器２３２が変化させた電圧が、接続点Ｊ１に伝達するタイミングを遅らせる。バラクタダイオード２３４は、アノードが接地され、カソードが接続点Ｊ１を介してＦＥＴ１４のゲート端子１４ｇに接続されている。線路２３５は、一端が整合回路１２の出力に接続され、他端が接続点Ｊ１を介して、ＦＥＴ１４のゲート端子１４ｇ、遅延回路２３３の出力、及びバラクタダイオード２３４のカソードに接続されている。
【００２６】
位相制御回路２３は、上述の構成により、ＦＥＴ１４から出力される信号に含まれる基本周波数ｆ０の信号と、ＦＥＴ１６から出力される信号に含まれる基本周波数ｆ０の信号との位相差を検出し、検出した位相差に応じた電圧を接続点Ｊ１に印加して、ゲート端子１４ｇのバイアス電圧を変化させる。
これにより、バラクタダイオード２３４の容量を変化させ、基本周波数ｆ０における線路２３５の位相を等価的に変化させることにより、ＦＥＴ１４に入力する信号の位相を変化させることができ、ＦＥＴ１４及びＦＥＴ１６のそれぞれから出力される信号に含まれる基本周波数ｆ０の信号の位相差を１８０°に維持することができる。
【００２７】
例えば、高調波除去フィルタ２０から出力される信号の位相が、高調波除去フィルタ２１から出力される信号の位相より１８０°以上進んでいる場合、１８０°位相検波器２３１から出力される差動信号に基づいて演算増幅器２３２は、接続点Ｊ２へのバイアス電圧を低下させて、バラクタダイオード２３４の容量を増加させる。これにより、位相制御回路２３の線路２３５を通じてゲート端子１４ｇに入力される信号の位相を遅らせ、ＦＥＴ１４及びＦＥＴ１６それぞれから出力される信号に含まれる基本周波数ｆ０の信号の位相差を１８０°に合わせる。
【００２８】
上述した本実施形態の周波数逓倍器１によれば、ＦＥＴ１４及びＦＥＴ１６に入力する信号の振幅レベルが変化しても、振幅制御回路２２が、ＦＥＴ１４及びＦＥＴ１６それぞれから出力される信号に含まれる基本周波数ｆ０の信号の振幅レベルを互いに等しくするように、ゲート端子１６ｇのバイアス電圧を制御する。
更に、位相制御回路２３が、ＦＥＴ１４及びＦＥＴ１６それぞれから出力される信号に含まれる基本周波数ｆ０の信号の位相差が１８０°になるように、バラクタダイオード２３４の容量を変化させて線路２３５の周波数特性を変化させる。
【００２９】
これにより、電力合成回路１７において、ＦＥＴ１４から出力される信号と、ＦＥＴ１６から出力される信号とを合成する際に、それぞれの信号に含まれる基本周波数ｆ０の信号を、互いに同じ振幅、かつ、逆位相で合成することができ、基本周波数ｆ０の信号を打ち消して抑圧することができる。
このように、周波数逓倍器１は、ＦＥＴ１４及びＦＥＴ１６それぞれから出力される信号に含まれる基本周波数ｆ０の振幅レベルの差と、それらの位相差とをフィードバックすることにより、入力される信号のレベルに関わらず、バランス構成による基本周波数ｆ０における最大の抑圧特性を得ることができる。すなわち、周波数逓倍器１は、入力される信号の振幅レベルに対する依存性が低減されている。
【００３０】
また、周波数逓倍器１に入力する信号のレベルが大きい場合、ＦＥＴ１４、１６が飽和動作に近づき、バランス出力に振幅差、位相差が生じた際にも、上述のフィードバック制御により、振幅差及び位相差を小さくすることができる。これにより、周波数逓倍器１に入力する信号のレベルに関わらず、周波数逓倍器１から出力される信号に含まれる基本周波数ｆ０の信号（基本波）を抑圧することができる。
また、ＦＥＴ１４、１６の特性のばらつき、温度変化によるＦＥＴ１４、１６の特性の変化が生じても、上述のフィードバック制御により、振幅差及び位相差を小さくすることができ、周波数逓倍器１から出力される信号に含まれる基本周波数ｆ０の信号（基本波）を抑圧することができる。
【００３１】
一般に、周波数逓倍器を構成する素子や、線路（パターン）の寄生容量によってバランス出力の位相差に周波数特性が生じて、基本周波数ｆ０の抑圧特性が狭帯域になる傾向にある。しかし、本実施形態の周波数逓倍器１では、バラクタダイオード２３４により位相制御を行うことができるので、基本波抑圧の周波数特性を可変にすることができる。例えば、複数のアプリケーションそれぞれが利用する周波数帯域に応じて、バラクタダイオード２３４の容量を変化させることで、抑圧特性が変化するマルチバンドに対応した周波数逓倍器として用いることもできる。
【００３２】
また、本実施形態の周波数逓倍器１において、振幅制御回路２２、及び位相制御回路２３それぞれが制御するバイアス電圧を異なる点（ゲート端子１４ｇ、ゲート端子１６ｇ）にするとともに、位相制御回路２３が遅延回路２３３を備えることにより時定数に差を設ける構成としている。これにより、ＦＥＴ１４及びＦＥＴ１６から出力される信号の振幅を一致させた後に、位相差を合わせることができる。その結果、振幅の制御と、位相の制御とを同じタイミングで行う場合に比べ、振幅及び位相それぞれのフィードバック制御を安定に短い時間で収束させることができる。
【００３３】
（第２実施形態）
図２は、第２実施形態における周波数逓倍器２の構成を示す概略図である。
本実施形態の周波数逓倍器２は、ＦＥＴ１４（ソース接地回路）から出力される信号の位相を変化させる点が、第１実施形態の周波数逓倍器１と異なる。具体的には、ＦＥＴ１４の出力は、位相制御回路４３を介して、電力合成回路１７及び高調波除去フィルタ２０に入力される。また、線路３５が、線路１５に替えて設けられている。以下、第１実施形態の周波数逓倍器１と同じ構成には同じ符号を付して、その説明を省略し、異なる構成について説明する。
【００３４】
ＦＥＴ１４の出力であるドレイン端子１４ｄは、位相制御回路４３を介して、電力合成回路１７及び高調波除去フィルタ２０に接続される。図２に示すように、ドレイン端子１４ｄは、線路２３５の入力に接続されている。線路２３５の出力は、接続点Ｊ３を介して、遅延回路２３３の出力、バラクタダイオード２３４のカソード、電力合成回路１７の入力、及び高調波除去フィルタ２０の入力に接続されている。
線路３５は、第１実施形態における線路１５に替えて、ＦＥＴ１６の出力であるドレイン端子１６ｄと、高調波除去フィルタ２１との間に設けられ、一端がＦＥＴ１６のドレイン端子１６ｄに接続され、他端が高調波除去フィルタ２１の入力に接続されている。
また、線路３５は、ＦＥＴ１４のドレイン端子１４ｄから出力される信号と、ＦＥＴ１６のドレイン端子１６ｄから出力される信号との位相差の微調整を行うために設けられている。
【００３５】
位相制御回路４３は、接続点Ｊ３のバイアス電圧を制御する。位相制御回路４３に備えられているバラクタダイオード２３４は、アノードが接地され、カソードが接続点Ｊ３に接続されている。位相制御回路４３に備えられている演算増幅器２３２の出力は、遅延回路２３３を介して、接続点Ｊ３に接続されている。演算増幅器２３２は、１８０°位相検波器２３１により検出された位相差に応じて、接続点Ｊ３のバイアス電圧を制御して、ＦＥＴ１４及びＦＥＴ１６それぞれから出力される信号に含まれる基本周波数ｆ０の信号の位相差が１８０°になるように、バラクタダイオード２３４の容量を変化させる。
【００３６】
これにより、第１実施形態と同様に、電力合成回路１７において、ＦＥＴ１４から出力される信号と、ＦＥＴ１６から出力される信号とを合成する際に、それぞれの信号に含まれる基本周波数ｆ０の信号を、互いに同じ振幅、かつ、逆位相で合成することができ、基本周波数ｆ０の信号を打ち消して抑圧することができる。
そして、周波数逓倍器２は、第１実施形態と同様に、ＦＥＴ１４及びＦＥＴ１６それぞれから出力される信号に含まれる基本周波数ｆ０の振幅レベルの差と、それらの位相差とをフィードバックすることにより、入力される信号のレベルに関わらず、バランス構成による基本周波数ｆ０における最大の抑圧特性を得ることができる。
【００３７】
（第３実施形態）
図３は、第３実施形態における周波数逓倍器３の構成を示す概略図である。
本実施形態の周波数逓倍器３は、ＦＥＴ１４（ソース接地回路）に入力する信号に対して振幅制御を行い、ＦＥＴ１６（ゲート接地回路）に入力する信号に対して位相制御を行う点が、第１実施形態の周波数逓倍器１と異なる。
具体的には、線路１３が、整合回路１２の出力と、ＦＥＴ１４のゲート端子１４ｇとの間に設けられている。また、振幅制御回路６２が、ＦＥＴ１４のゲート端子１４ｇと、線路１３とを接続する接続点Ｊ４のバイアス電圧を制御する。また、整合回路１２の出力は、位相制御回路６３を介して、ＦＥＴ１６のソース端子１６ｓと接続されている。位相制御回路６３は、ＦＥＴ１６のソース端子１６ｓに接続点Ｊ５を介して接続されている。以下、第１実施形態の周波数逓倍器１と同じ構成には同じ符号を付して、その説明を省略し、異なる構成に付いて説明する。
【００３８】
振幅制御回路６２に備えられている演算増幅器２２３の出力は、ＦＥＴ１４のゲート端子１４ｇと、線路１３とを接続する接続点Ｊ４に接続されている。演算増幅器２２３は、ゲート端子１４ｇのバイアス電圧を制御することにより、ＦＥＴ１４から出力される信号に含まれる基本周波数ｆ０の信号の振幅を変化させて、ＦＥＴ１４及びＦＥＴ１６から出力される信号に含まれる基本周波数ｆ０の信号それぞれの振幅を同じにする。
位相制御回路６３は、ＦＥＴ１６のソース端子１６ｓと、バラクタダイオード２３４のカソードと、線路２３５とを接続している接続点Ｊ５のバイアス電圧を制御する。位相制御回路６３に備えられているバラクタダイオード２３４は、アノードが接地され、カソードが接続点Ｊ５に接続されている。線路２３５は、一端がキャパシタＣ６８を介して整合回路１２の出力に接続され、他端が接続点Ｊ５に接続されている。位相制御回路６３に備えられている演算増幅器２３２の出力は、遅延回路２３３を介して、接続点Ｊ５に接続されている。
【００３９】
演算増幅器２３２は、１８０°位相検波器２３１により検出された位相差に応じて、接続点Ｊ５のバイアス電圧を制御して、ＦＥＴ１４及びＦＥＴ１６それぞれから出力される信号に含まれる基本周波数ｆ０の信号の位相差が１８０°になるように、第１実施形態と同様に、バラクタダイオード２３４の容量を制御する。なお、位相制御回路６３が接続点Ｊ５のバイアス電圧を制御するようにしたことに伴い、整合回路１２と線路２３５との間に直流成分をカットするためにキャパシタ６８が設けられている。
【００４０】
これにより、第１実施形態と同様に、電力合成回路１７において、ＦＥＴ１４から出力される信号と、ＦＥＴ１６から出力される信号とを合成する際に、それぞれの信号に含まれる基本周波数ｆ０の信号を、互いに同じ振幅、かつ、逆位相で合成することができ、基本周波数ｆ０の信号を打ち消して抑圧することができる。
そして、周波数逓倍器３は、第１実施形態と同様に、ＦＥＴ１４及びＦＥＴ１６それぞれから出力される信号に含まれる基本周波数ｆ０の振幅レベルの差と、それらの位相差とをフィードバックすることにより、入力される信号のレベルに関わらず、バランス構成による基本周波数ｆ０における最大の抑圧特性を得ることができる。
【００４１】
上述の第１実施形態から第３実施形態において、異なる周波数逓倍器１、２、３の構成を示した。実際に周波数逓倍器を設計・実装する際には、例えば、半導体上に形成する回路パターンが小さくなる構成を選択するようにすればよい。
【００４２】
なお、上述の第３実施形態において、ＦＥＴ１４及びＦＥＴ１６に入力する信号に対して、振幅及び位相を制御する構成を示したが、これに限ることなく、第２実施形態と同様に、ＦＥＴ１４及びＦＥＴ１６から出力される信号に対して、振幅及び位相を制御するようにしてもよい。例えば、線路１３を、ＦＥＴ１４のドレイン端子１４ｄと、電力合成回路１７及び高調波除去フィルタ２０との間に設ける。また、線路２３５を、ＦＥＴ１６のドレイン端子１６ｄと、電力合成回路１７及び高調波除去フィルタ２１との間に設け、当該線路の一端にバラクタダイオード２３４を接続する。
【００４３】
また、上述の第１実施形態から第３実施形態では、位相制御回路２３（４３、６３）が遅延回路２３３を備える構成を示したが、これに限ることなく、振幅制御回路２２（６２）に遅延回路を備えるようにしてもよい。この場合、電力合成回路１７において、ＦＥＴ１４及びＦＥＴ１６から出力されるそれぞれの信号の位相を合わせた後に、当該信号の振幅を一致させることになる。
【００４４】
以下、図面を参照して、第３実施形態に対応する実施例の具体的な回路構成を説明する。
【実施例１】
【００４５】
図４は、第３実施形態に対応する周波数逓倍器３Ａの構成の一例を示す回路図である。
周波数逓倍器３Ａは、第３実施形態の周波数逓倍器３と同様に、入力端子１１、整合回路１２、１８、線路１３、ＦＥＴ１４、１６、電力合成回路１７Ａ、整合回路１８、出力端子１９を具備している。なお、電力合成回路１７は、実施例１と実施例２とにおいて異なる構成例を示すので、符号を１７Ａとしている。
【００４６】
整合回路１２の出力は、直流成分をカットするキャパシタＣ１１を介して線路１３の入力に接続されるとともに、キャパシタＣ１１及びキャパシタ６８を介して位相制御回路６３に備えられている線路２３５の入力に接続されている。また、キャパシタＣ１１とキャパシタ６８とを接続している接続点には、一端が接地されているバイアス抵抗Ｒ１１の他端が接続されている。また、キャパシタ６８と線路１５との接続点にも、同様に、バイアス抵抗Ｒ１２が接続されている。
【００４７】
線路１３の出力は、接続点Ｊ４を介して、ＦＥＴ１４のゲート端子１４ｇに接続されている。ＦＥＴ１４のソース端子１４ｓは、バイアス抵抗Ｒ１３を介して接地されているとともに、キャパシタＣ１２を介して高周波的に接地されている。ＦＥＴ１４のドレイン端子１４ｄは、インダクタＬ１１を介して基準電源に接続されているとともに、直流成分をカットするキャパシタＣ１３を介して電力合成回路１７Ａに接続されている。また、ドレイン端子１４ｄは、キャパシタＣ１３、及びキャパシタＣ１３と直列に接続されているキャパシタＣ１４を介して高調波除去フィルタ２０に接続されている。
【００４８】
線路２３５の出力は、接続点Ｊ５を介して、ＦＥＴ１６のソース端子１６ｓに接続されている。ＦＥＴ１６は、ゲート端子１６ｇが接地され、ドレイン端子１６ｄがインダクタＬ１２を介して基準電源に接続されている。また、ドレイン端子１６ｄは、直流成分をカットするキャパシタＣ１５を介して電力合成回路１７Ａに接続されるとともに、キャパシタＣ１５、及びキャパシタＣ１５に直列に接続されているキャパシタＣ１６を介して高調波除去フィルタ２１に接続されている。
【００４９】
電力合成回路１７Ａは、特性インピーダンスが２（１／２）Ｚ０の１／４波長線路１７ａ、１７ｂと、特性インピーダンスが２Ｚ０の抵抗Ｒ２１とにより構成されたウィルキンソン型の電力合成器である。
高調波除去フィルタ２０は、インダクタＬ３１とキャパシタＣ３１とを含むローパスフィルタである。インダクタＬ３１は、一端が高調波除去フィルタ２０の入力に接続され、他端が高調波除去フィルタ２０の出力に接続されている。キャパシタＣ３１は、一端が接地され、他端がインダクタＬ３１の他端に接続されている。高調波除去フィルタ２１は、高調波除去フィルタ２０と同じ構成を有し、インダクタＬ４１とキャパシタＣ４２とを含むローパスフィルタである。
【００５０】
振幅制御回路６２に備えられている振幅検波回路２２１は、ダイオードＤ５１、キャパシタＣ５１、抵抗Ｒ５１、Ｒ５２を有している検波回路である。抵抗Ｒ５１は、一端が振幅検波回路２２１の入力に接続され、他端が振幅検波回路２２１の出力に接続されている。ダイオードＤ５１は、アノードが接地され、カソードが抵抗Ｒ５１の一端に接続されている。キャパシタＣ５１及び抵抗Ｒ５２は、それぞれの一端が接地され、それぞれの他端が抵抗Ｒ５１の他端に接続されている。
振幅検波回路２２２は、振幅検波回路２２１と同様の構成を有し、ダイオードＤ５２、キャパシタＣ５２、抵抗Ｒ５４、Ｒ５５を有している検波回路である。振幅検波回路２２１の出力は、抵抗Ｒ５３を介して、演算増幅器２２３の反転入力端子に接続されている。また、振幅検波回路２２２の出力は、抵抗Ｒ５６を介して、演算増幅器２２３の非反転入力端子に接続されている。演算増幅器２２３の出力は、抵抗Ｒ５８を介して接続点Ｊ４に接続されるとともに、抵抗Ｒ５７を介して反転入力端子に接続されている。
【００５１】
１８０°位相検波器２３１の２つの出力のうち、一方は抵抗Ｒ６１を介して演算増幅器２３２の非反転入力端子に接続され、他方は抵抗Ｒ６２を介して演算増幅器２３２の反転入力端子に接続されている。演算増幅器２３２の出力は、遅延回路２３３に接続されるとともに、抵抗Ｒ６３を介して反転入力端子に接続されている。遅延回路２３３は、本実施例においては、抵抗Ｒ６４、Ｒ６５と、キャパシタＣ６１、６２とを有するローパスフィルタにより構成されている。遅延回路２３３の出力は、抵抗Ｒ６７及びキャパシタＣ６３を介して、接続点Ｊ５に接続されている。また、遅延回路２３３の出力は、一端が接地されているバイアス抵抗Ｒ６６と接続されている。バラクタダイオード２３４は、アノードが接地され、カソードがキャパシタＣ６３を介して接続点Ｊ５に接続されている。
【００５２】
本実施例では、電力合成回路１７Ａにウィルキンソン型電力合成器を用いるようにしたので、ＦＥＴ１４から出力される信号が高調波除去フィルタ２１に漏れることを抑制するとともに、ＦＥＴ１６から出力される信号が高調波除去フィルタ２０に漏れることを抑制することができる。これにより、振幅制御回路６２による振幅の制御、及び位相制御回路６３による位相の制御それぞれの精度を向上させ、周波数逓倍器３Ａから出力される信号に、基本周波数ｆ０を含む奇数次の高調波を抑圧する効果を向上させることができる。
【実施例２】
【００５３】
図５は、第３実施形態に対応する周波数逓倍器３Ｂの構成を示す回路図である。
本実施例は、方向性結合器６４、６５を用いて、ＦＥＴ１４、１６から出力される信号から高調波除去フィルタ２０、２１に入力する信号を取り出す構成が、実施例１と異なる。また、方向性結合器６４、６５を用いることにより、ＦＥＴ１６と高調波除去フィルタ２０とのアイソレーション、ＦＥＴ１４と高調波除去フィルタ２１とのアイソレーションを十分に確保できるので、電力合成回路１７Ｂを、簡易な構成の抵抗合成器により構成している。以下、実施例１の周波数逓倍器３Ａと同じ構成には同じ符号を付して、その説明を省略し、異なる構成について説明する。
【００５４】
キャパシタＣ１３と、電力合成回路１７Ｂとの間には、ＦＥＴ１４から出力される信号を取り出す方向性結合器６４が設けられている。方向性結合器６４は、線路６４ａ、６４ｂと、特性インピーダンスがＺ０の終端抵抗Ｒ７２とを有している。線路６４ａは、一端がキャパシタＣ１３に接続され、他端が電力合成回路１７Ｂに接続されている。線路６４ｂは、線路６４ａと平行に配置されるとともに、一端が終端抵抗Ｒ７２を介して接地され、他端がキャパシタＣ１４に接続されている。方向性結合器６４は、ＦＥＴ１４から出力される信号をキャパシタＣ１４に伝達するとともに、電力合成回路１７ＢからキャパシタＣ１４へ伝達する信号を抑圧する。
【００５５】
また、キャパシタＣ１５と、電力合成回路１７Ｂとの間には、ＦＥＴ１６から出力される信号を取り出す方向性結合器６５が設けられている。方向性結合器６５は、線路６５ａ、６５ｂと、特性インピーダンスがＺ０の終端抵抗Ｒ７１とを有している。線路６５ａは、一端がキャパシタＣ１５に接続され、他端が電力合成回路１７Ｂに接続されている。線路６５ｂは、線路６５ａと平行に配置されるとともに、一端が終端抵抗Ｒ７１を介して接地され、他端がキャパシタＣ１６に接続されている。方向性結合器６５は、ＦＥＴ１６から出力される信号をキャパシタＣ１６に伝達するとともに、電力合成回路１７ＢからキャパシタＣ１６へ伝達する信号を抑圧する。
【００５６】
電力合成回路１７Ｂは、抵抗Ｒ２２、２３を有している。抵抗Ｒ２２は、一端が方向性結合器６４の線路６４ａに接続され、他端が抵抗Ｒ２３及び整合回路１８に接続されている。抵抗Ｒ２３は、一端が方向性結合器６５の線路６５ａに接続され、他端が抵抗Ｒ２２の他端、及び整合回路１８に接続されている。
【００５７】
本実施例では、方向性結合器６４、６５を用いて、ＦＥＴ１４、１６から出力される信号を高調波除去フィルタ２０、２１に入力するようにしたので、ＦＥＴ１４と高調波除去フィルタ２１との間のアイソレーションと、ＦＥＴ１６と高調波除去フィルタ２０との間のアイソレーションとを更に高めることができる。これにより、振幅制御回路６２による振幅の制御、及び位相制御回路６３による位相の制御それぞれの精度を更に向上させ、周波数逓倍器３Ｂから出力される信号に、基本周波数ｆ０を含む奇数次の高調波を抑圧する効果を向上させることができる。
【００５８】
なお、本発明に記載の位相差フィードバック回路は、演算増幅器２３２に対応する。また、本発明に記載の振幅差フィードバック回路は、演算増幅器２２３に対応する。
【符号の説明】
【００５９】
１，２，３，３Ａ，３Ｂ…周波数逓倍器
１１…入力端子
１２，１８…整合回路
１３，１５，１７ａ，１７ｂ，３５，６４ａ，６４ｂ，６５ａ，６５ｂ，２３５…線路
１４，１６…ＦＥＴ
１４ｄ，１６ｄ…ドレイン端子
１４ｇ，１６ｇ…ゲート端子
１４ｓ，１６ｓ…ソース端子
１７，１７Ａ，１７Ｂ…電力合成回路
１９…出力端子
２０，２１…高調波除去フィルタ
２２，６２…振幅制御回路
２３，４３，６３…位相制御回路
２８，６８…キャパシタ
６４，６５…方向性結合器
２２１，２２２…振幅検波回路
２２３，２３２…演算増幅器
２３１…１８０°位相検波器
２３３…遅延回路
２３４…バラクタダイオード
Ｊ１，Ｊ２，Ｊ３，Ｊ４，Ｊ５…接続点
【図１】
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【図２】
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【図３】
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【図４】
2012065251.tif 000006
【図５】
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