(57)【要約】【課題】定電圧回路における出力短絡時の発熱を小さく抑えながら、定電圧回路の立ち上がり速度が遅くならないようにすることができる過電流保護回路を有した定電圧回路及び定電圧回路の過電流保護方法を得る。【解決手段】ＮＭＯＳトランジスタＭ１３のゲート電圧が所定値に達したときに、出力トランジスタＭ１からの出力電流の増加を抑制して出力電圧Ｖｏｕｔを低下させるように制御し、分圧電圧Ｖｄが電圧値Ｖｄ１まで低下したときに、ＮＭＯＳトランジスタＭ１３のゲート電圧を増加させて、更に出力電流ｉｏｕｔを減少させるようにした。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定の出力端子から出力される出力電圧が所定値で一定になるように、該出力端子から出力される電流を制御する出力トランジスタを有し、該出力トランジスタから出力される電流が所定値を超えないように該出力トランジスタの動作制御を行う過電流保護回路を備えた、入力電圧をなす電源電圧を前記所定値に変換して前記出力端子から出力する定電圧回路において、
前記過電流保護回路は、
前記出力トランジスタから出力された電流に比例した電流を生成する比例電流生成回路部と、
該比例電流生成回路部から出力された電流を、設定された電流−電圧変換比率で電圧に変換して出力する電流−電圧変換回路部と、
前記出力端子から出力された出力電圧に応じて該電流−電圧変換回路部の電流−電圧変換比率を変える変換比率変更回路部と、
前記電流−電圧変換回路部の出力電圧が所定の電圧になると、前記出力トランジスタに対して出力電流の増加を抑制して前記出力端子から出力される出力電圧を低下させる出力電流制御回路部と、
を備え、
前記変換比率変更回路部は、前記電源電圧の検出を行い、該検出した電源電圧が所定値以下に低下すると、前記出力トランジスタから出力される電流の制限電流値が大きくなるように前記電流−電圧変換比率を低下させることを特徴とする定電圧回路。
【請求項２】
前記変換比率変更回路部は、前記出力端子から出力された出力電圧が所定の第１制限電圧値まで低下すると、前記出力トランジスタから出力される電流が所定の第２制限電流値に減少するように、前記電流−電圧変換回路部の電流−電圧変換比率を第１所定値まで大きくすることを特徴とする請求項１記載の定電圧回路。
【請求項３】
前記変換比率変更回路部は、前記出力端子から出力された出力電圧が前記第１制限電圧値よりも小さい所定の第２制限電圧値まで低下すると、前記出力トランジスタから出力される電流が前記第２制限電流値よりも小さい所定の第４制限電流値に減少するように、前記電流−電圧変換回路部の電流−電圧変換比率を第２所定値まで大きくし、検出した電源電圧が前記所定値以下に低下すると、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい所定の第３制限電流値になるように前記電流−電圧変換回路部の電流−電圧変換比率を低下させることを特徴とする請求項２記載の定電圧回路。
【請求項４】
前記変換比率変更回路部は、検出した電源電圧が前記所定値以下に低下すると、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい所定の第３制限電流値になるように前記電流−電圧変換回路部の電流−電圧変換比率を低下させることを特徴とする請求項２記載の定電圧回路。
【請求項５】
前記電流−電圧変換回路部は、電流を電圧に変換する複数の抵抗で構成されることを特徴とする請求項３又は４記載の定電圧回路。
【請求項６】
前記変換比率変更回路部は、
前記電流−電圧変換回路部の所定の抵抗を短絡する第１スイッチ回路と、
前記電源電圧が前記所定値以下になったか否かの検出を行い、該検出結果を示す信号を生成して出力する電源電圧検出回路と、
を備え、
前記第１スイッチ回路は、前記出力端子から出力された出力電圧と該電源電圧検出回路からの出力信号に応じて前記電流−電圧変換回路部の合成抵抗値を変えることを特徴とする請求項５記載の定電圧回路。
【請求項７】
前記電源電圧検出回路は、
前記電源電圧に比例した電源比例電圧を生成して出力する電源比例電圧生成回路と、
該電源比例電圧と所定の基準電圧との電圧比較を行い、該比較結果を示す信号を生成して前記第１スイッチ回路に出力する電圧比較回路と、
を備えることを特徴とする請求項６記載の定電圧回路。
【請求項８】
前記第１スイッチ回路は、
ゲートに前記出力端子から出力された出力電圧に比例した比例電圧が入力されたエンハンスメント型の第１ＭＯＳトランジスタと、
ゲートに前記出力端子から出力された出力電圧が入力されたエンハンスメント型の第２ＭＯＳトランジスタと、
ゲートに前記電圧比較回路からの出力信号が入力されたエンハンスメント型の第３ＭＯＳトランジスタと、
を備え、
前記第１ＭＯＳトランジスタは、前記出力端子から出力された出力電圧が所定の第１制限電圧値まで低下するとターンオフして、前記電流−電圧変換回路部の電流−電圧変換比率が前記第１所定値まで大きくなるように前記電流−電圧変換回路部の合成抵抗値を変え、
前記第２ＭＯＳトランジスタは、前記出力端子から出力された出力電圧が前記第１制限電圧値よりも小さい所定の第２制限電圧値まで低下すると、前記電流−電圧変換回路部の電流−電圧変換比率が前記第２所定値まで大きくなるように前記電流−電圧変換回路部の合成抵抗値を変え、
前記第３ＭＯＳトランジスタは、前記電源電圧が前記所定値以下に低下するとターンオンして、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい前記第３制限電流値になるように前記電流−電圧変換回路部の電流−電圧変換比率を低下させるように前記電流−電圧変換回路部の合成抵抗値を変えることを特徴とする請求項７記載の定電圧回路。
【請求項９】
前記第１スイッチ回路は、
ゲートに前記出力端子から出力された出力電圧に比例した比例電圧が入力されたエンハンスメント型の第１ＭＯＳトランジスタと、
ゲートに前記電圧比較回路からの出力信号が入力されたエンハンスメント型の第３ＭＯＳトランジスタと、
を備え、
前記第１ＭＯＳトランジスタは、前記出力端子から出力された出力電圧が所定の第１制限電圧値まで低下するとターンオフして、前記電流−電圧変換回路部の電流−電圧変換比率が前記第１所定値まで大きくなるように前記電流−電圧変換回路部の合成抵抗値を変え、
前記第３ＭＯＳトランジスタは、前記電源電圧が前記所定値以下に低下するとターンオンして、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい前記第３制限電流値になるように前記電流−電圧変換回路部の電流−電圧変換比率を低下させるように前記電流−電圧変換回路部の合成抵抗値を変えることを特徴とする請求項７記載の定電圧回路。
【請求項１０】
前記電源比例電圧生成回路は、前記電源電圧を分圧して前記電源比例電圧を生成する複数の抵抗を備えた分圧回路で構成されることを特徴とする請求項８又は９記載の定電圧回路。
【請求項１１】
前記分圧回路は、前記電圧比較回路からの出力信号に応じて分圧比を変えて前記電圧比較回路にヒステリシスを設けることを特徴とする請求項１０記載の定電圧回路。
【請求項１２】
前記分圧回路は、前記第３ＭＯＳトランジスタがターンオフする電圧よりも前記第３ＭＯＳトランジスタがターンオンする電圧の方が小さくなるように前記ヒステリシスを設けることを特徴とする請求項１１記載の定電圧回路。
【請求項１３】
前記分圧回路は、
前記各抵抗からなる抵抗回路と、
前記電圧比較回路の出力信号に応じて該抵抗回路の所定の抵抗を短絡する第２スイッチ回路と、
を備え、
前記第２スイッチ回路は、前記電圧比較回路からの出力信号に応じて前記抵抗回路の分圧比を変えて前記電圧比較回路に前記ヒステリシスを設けることを特徴とする請求項１１又は１２記載の定電圧回路。
【請求項１４】
前記電流−電圧変換回路部の少なくとも１つの抵抗は、トリミングによって抵抗値が設定されることを特徴とする請求項５、６、７、８、９、１０、１１、１２又は１３記載の定電圧回路。
【請求項１５】
前記比例電流生成回路部は、出力トランジスタのトランジスタサイズを小さくしたトランジスタである第１トランジスタで構成され、該第１トランジスタは、前記出力トランジスタから出力された電流に比例した電流を出力することを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３又は１４記載の定電圧回路。
【請求項１６】
所定の出力端子から出力される出力電圧が所定値で一定になるように、該出力端子から出力される電流を制御する出力トランジスタを有し、該出力トランジスタから出力される電流が所定値を超えないように該出力トランジスタの動作制御を行う過電流保護回路を備えた、入力電圧をなす電源電圧を前記所定値に変換して前記出力端子から出力する定電圧回路の過電流保護方法において、
前記出力トランジスタから出力された電流に比例した電流を生成し、
該生成した比例電流を、設定された電流−電圧変換比率で電圧に変換し、
該変換した電圧が所定の電圧になると、前記出力トランジスタに対して出力電流の増加を抑制して前記出力端子から出力される出力電圧を低下させ、
前記電源電圧が所定値以下に低下すると、前記出力トランジスタから出力される電流の制限電流値が大きくなるように前記電流−電圧変換比率を低下させることを特徴とする定電圧回路の過電流保護方法。
【請求項１７】
前記出力端子から出力された出力電圧が所定の第１制限電圧値まで低下すると、前記出力トランジスタから出力される電流が所定の第２制限電流値に減少するように前記電流−電圧変換比率を第１所定値まで大きくすることを特徴とする請求項１６記載の定電圧回路の過電流保護方法。
【請求項１８】
前記出力端子から出力された出力電圧が前記第１制限電圧値よりも小さい所定の第２制限電圧値まで低下すると、前記出力トランジスタから出力される電流が前記第２制限電流値よりも小さい所定の第４制限電流値に減少するように前記電流−電圧変換比率を第２所定値まで大きくし、検出した電源電圧が前記所定値以下に低下すると、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい所定の第３制限電流値になるように前記電流−電圧変換比率を低下させることを特徴とする請求項１７記載の定電圧回路の過電流保護方法。
【請求項１９】
前記電源電圧が前記所定値以下に低下すると、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい所定の第３制限電流値になるように電流−電圧変換比率を低下させることを特徴とする請求項１７記載の定電圧回路の過電流保護方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流保護回路を備えた定電圧回路に関し、特にフの字特性を有する過電流保護回路を備えた定電圧回路に関する。
【背景技術】
【０００２】
図７は、フの字特性を有する過電流保護回路を備えた従来の定電圧回路の例を示した回路図である（例えば、特許文献１参照。）。
図７において、ＰＭＯＳトランジスタＭ１０２は、ソースとゲートが出力制御用のＰＭＯＳトランジスタＭ１０１のソースとゲートに接続されており、ＰＭＯＳトランジスタＭ１０２のドレイン電流は、ＰＭＯＳトランジスタＭ１０１のドレイン電流に比例した電流になる。
ＰＭＯＳトランジスタＭ１０２のドレイン電流は、抵抗Ｒ１２３に流れることから、抵抗Ｒ１２３の両端に電圧が発生する。該電圧が、ＮＭＯＳトランジスタＭ１０３のしきい値電圧になると、ＮＭＯＳトランジスタＭ１０３がオンし、ＮＭＯＳトランジスタＭ１０３のドレイン電流によって抵抗Ｒ１２９の両端に電圧が発生しＰＭＯＳトランジスタＭ１０４をオンさせる。
【０００３】
ＰＭＯＳトランジスタＭ１０４のドレインはＰＭＯＳトランジスタＭ１０１のゲートに接続されているため、ＰＭＯＳトランジスタＭ１０４がオンすると、ＰＭＯＳトランジスタＭ１０１のゲート電圧を引き上げるように作用する。このため、ＰＭＯＳトランジスタＭ１０１の出力電流の増加が抑えられて出力電圧Ｖｏｕｔが低下し始める。
出力電圧Ｖｏｕｔが所定の電圧になっている場合は、ＮＭＯＳトランジスタＭ１５１がオンするように設定されている。しかし、過電流が流れて、前記のようなプロセスで出力電圧Ｖｏｕｔが低下すると、出力電圧検出用の抵抗Ｒ１２１と抵抗Ｒ１２２の接続部の電圧ＶＦＢも低下して、ＮＭＯＳトランジスタＭ１５１のゲート電圧を低下させる。
【０００４】
ＮＭＯＳトランジスタＭ１５１のゲート電圧が低下するとＮＭＯＳトランジスタＭ１５１がオフするため、ＰＭＯＳトランジスタＭ１０２のドレイン電流は、抵抗Ｒ１２３に流れ、抵抗Ｒ１２４にも流れることから、ＮＭＯＳトランジスタＭ１０３のゲート電圧が上昇し、ＰＭＯＳトランジスタＭ１０４を介してＰＭＯＳトランジスタＭ１０１のゲート電圧を上昇させ、定電圧回路の出力電流を減少させる。
前記のようなプロセスで出力電圧Ｖｏｕｔが低下すると、ＮＭＯＳトランジスタＭ１５２がオフして、ＰＭＯＳトランジスタＭ１０２のドレイン電流は抵抗Ｒ１２３と抵抗Ｒ１２４にそれぞれ流れ抵抗Ｒ１２５にも流れる。このため、ＮＭＯＳトランジスタＭ１０３のゲート電圧が上昇し、ＰＭＯＳトランジスタＭ１０４を介してＰＭＯＳトランジスタＭ１０１のゲート電圧を上昇させて、定電圧回路の出力電流を更に減少させる。
このような出力電圧Ｖｏｕｔと出力電流ｉｏｕｔとの関係をグラフに表すと、図８のように出力電圧と出力電流がフの字の階段状に変化することが分かる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方、携帯機器は小型化が求められるため、携帯機器に使用される電源ＩＣのパッケージにおいても小型化の要求が強く、小型化した電源ＩＣのパッケージの許容損失は大きくない。このため、前記のような従来の定電圧回路においても、出力短絡時の発熱を小さく抑える必要があり、過電流保護回路によって、該出力短絡時における出力電流値が小さくなるように設定されていた。
しかし、出力短絡時の出力電流値を小さくすると、定電圧回路の立ち上がり速度が遅くなるという問題があった。
【０００６】
本発明は、このような問題を解決するためになされたものであり、定電圧回路における出力短絡時の発熱を小さく抑えながら、定電圧回路の立ち上がり速度が遅くならないようにすることができる過電流保護回路を有した定電圧回路及び定電圧回路の過電流保護方法を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る定電圧回路は、所定の出力端子から出力される出力電圧が所定値で一定になるように、該出力端子から出力される電流を制御する出力トランジスタを有し、該出力トランジスタから出力される電流が所定値を超えないように該出力トランジスタの動作制御を行う過電流保護回路を備えた、入力電圧をなす電源電圧を前記所定値に変換して前記出力端子から出力する定電圧回路において、
前記過電流保護回路は、
前記出力トランジスタから出力された電流に比例した電流を生成する比例電流生成回路部と、
該比例電流生成回路部から出力された電流を、設定された電流−電圧変換比率で電圧に変換して出力する電流−電圧変換回路部と、
前記出力端子から出力された出力電圧に応じて該電流−電圧変換回路部の電流−電圧変換比率を変える変換比率変更回路部と、
前記電流−電圧変換回路部の出力電圧が所定の電圧になると、前記出力トランジスタに対して出力電流の増加を抑制して前記出力端子から出力される出力電圧を低下させる出力電流制御回路部と、
を備え、
前記変換比率変更回路部は、前記電源電圧の検出を行い、該検出した電源電圧が所定値以下に低下すると、前記出力トランジスタから出力される電流の制限電流値が大きくなるように前記電流−電圧変換比率を低下させるものである。
【０００８】
具体的には、前記変換比率変更回路部は、前記出力端子から出力された出力電圧が所定の第１制限電圧値まで低下すると、前記出力トランジスタから出力される電流が所定の第２制限電流値に減少するように、前記電流−電圧変換回路部の電流−電圧変換比率を第１所定値まで大きくするようにした。
【０００９】
この場合、前記変換比率変更回路部は、前記出力端子から出力された出力電圧が前記第１制限電圧値よりも小さい所定の第２制限電圧値まで低下すると、前記出力トランジスタから出力される電流が前記第２制限電流値よりも小さい所定の第４制限電流値に減少するように、前記電流−電圧変換回路部の電流−電圧変換比率を第２所定値まで大きくし、検出した電源電圧が前記所定値以下に低下すると、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい所定の第３制限電流値になるように前記電流−電圧変換回路部の電流−電圧変換比率を低下させるようにした。
【００１０】
また、前記変換比率変更回路部は、検出した電源電圧が前記所定値以下に低下すると、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい所定の第３制限電流値になるように前記電流−電圧変換回路部の電流−電圧変換比率を低下させるようにしてもよい。
【００１１】
また、前記電流−電圧変換回路部は、電流を電圧に変換する複数の抵抗で構成されるようにした。
【００１２】
この場合、前記変換比率変更回路部は、
前記電流−電圧変換回路部の所定の抵抗を短絡する第１スイッチ回路と、
前記電源電圧が前記所定値以下になったか否かの検出を行い、該検出結果を示す信号を生成して出力する電源電圧検出回路と、
を備え、
前記第１スイッチ回路は、前記出力端子から出力された出力電圧と該電源電圧検出回路からの出力信号に応じて前記電流−電圧変換回路部の合成抵抗値を変えるようにした。
【００１３】
具体的には、前記電源電圧検出回路は、
前記電源電圧に比例した電源比例電圧を生成して出力する電源比例電圧生成回路と、
該電源比例電圧と所定の基準電圧との電圧比較を行い、該比較結果を示す信号を生成して前記第１スイッチ回路に出力する電圧比較回路と、
を備えるようにした。
【００１４】
この場合、前記第１スイッチ回路は、
ゲートに前記出力端子から出力された出力電圧に比例した比例電圧が入力されたエンハンスメント型の第１ＭＯＳトランジスタと、
ゲートに前記出力端子から出力された出力電圧が入力されたエンハンスメント型の第２ＭＯＳトランジスタと、
ゲートに前記電圧比較回路からの出力信号が入力されたエンハンスメント型の第３ＭＯＳトランジスタと、
を備え、
前記第１ＭＯＳトランジスタは、前記出力端子から出力された出力電圧が所定の第１制限電圧値まで低下するとターンオフして、前記電流−電圧変換回路部の電流−電圧変換比率が前記第１所定値まで大きくなるように前記電流−電圧変換回路部の合成抵抗値を変え、
前記第２ＭＯＳトランジスタは、前記出力端子から出力された出力電圧が前記第１制限電圧値よりも小さい所定の第２制限電圧値まで低下すると、前記電流−電圧変換回路部の電流−電圧変換比率が前記第２所定値まで大きくなるように前記電流−電圧変換回路部の合成抵抗値を変え、
前記第３ＭＯＳトランジスタは、前記電源電圧が前記所定値以下に低下するとターンオンして、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい前記第３制限電流値になるように前記電流−電圧変換回路部の電流−電圧変換比率を低下させるように前記電流−電圧変換回路部の合成抵抗値を変えるようにした。
【００１５】
また、前記第１スイッチ回路は、
ゲートに前記出力端子から出力された出力電圧に比例した比例電圧が入力されたエンハンスメント型の第１ＭＯＳトランジスタと、
ゲートに前記電圧比較回路からの出力信号が入力されたエンハンスメント型の第３ＭＯＳトランジスタと、
を備え、
前記第１ＭＯＳトランジスタは、前記出力端子から出力された出力電圧が所定の第１制限電圧値まで低下するとターンオフして、前記電流−電圧変換回路部の電流−電圧変換比率が前記第１所定値まで大きくなるように前記電流−電圧変換回路部の合成抵抗値を変え、
前記第３ＭＯＳトランジスタは、前記電源電圧が前記所定値以下に低下するとターンオンして、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい前記第３制限電流値になるように前記電流−電圧変換回路部の電流−電圧変換比率を低下させるように前記電流−電圧変換回路部の合成抵抗値を変えるようにしてもよい。
【００１６】
また、前記電源比例電圧生成回路は、前記電源電圧を分圧して前記電源比例電圧を生成する複数の抵抗を備えた分圧回路で構成されるようにした。
【００１７】
この場合、前記分圧回路は、前記電圧比較回路からの出力信号に応じて分圧比を変えて前記電圧比較回路にヒステリシスを設けるようにしてもよい。
【００１８】
また、前記分圧回路は、前記第３ＭＯＳトランジスタがターンオフする電圧よりも前記第３ＭＯＳトランジスタがターンオンする電圧の方が小さくなるように前記ヒステリシスを設けるようにした。
【００１９】
具体的には、前記分圧回路は、
前記各抵抗からなる抵抗回路と、
前記電圧比較回路の出力信号に応じて該抵抗回路の所定の抵抗を短絡する第２スイッチ回路と、
を備え、
前記第２スイッチ回路は、前記電圧比較回路からの出力信号に応じて前記抵抗回路の分圧比を変えて前記電圧比較回路に前記ヒステリシスを設けるようにした。
【００２０】
また、前記電流−電圧変換回路部の少なくとも１つの抵抗は、トリミングによって抵抗値が設定されるようにした。
【００２１】
また、前記比例電流生成回路部は、出力トランジスタのトランジスタサイズを小さくしたトランジスタである第１トランジスタで構成され、該第１トランジスタは、前記出力トランジスタから出力された電流に比例した電流を出力するようにした。
【００２２】
また、この発明に係る定電圧回路の過電流保護方法は、所定の出力端子から出力される出力電圧が所定値で一定になるように、該出力端子から出力される電流を制御する出力トランジスタを有し、該出力トランジスタから出力される電流が所定値を超えないように該出力トランジスタの動作制御を行う過電流保護回路を備えた、入力電圧をなす電源電圧を前記所定値に変換して前記出力端子から出力する定電圧回路の過電流保護方法において、
前記出力トランジスタから出力された電流に比例した電流を生成し、
該生成した比例電流を、設定された電流−電圧変換比率で電圧に変換し、
該変換した電圧が所定の電圧になると、前記出力トランジスタに対して出力電流の増加を抑制して前記出力端子から出力される出力電圧を低下させ、
前記電源電圧が所定値以下に低下すると、前記出力トランジスタから出力される電流の制限電流値が大きくなるように前記電流−電圧変換比率を低下させるものである。
【００２３】
具体的には、前記出力端子から出力された出力電圧が所定の第１制限電圧値まで低下すると、前記出力トランジスタから出力される電流が所定の第２制限電流値に減少するように前記電流−電圧変換比率を第１所定値まで大きくするようにした。
【００２４】
この場合、前記出力端子から出力された出力電圧が前記第１制限電圧値よりも小さい所定の第２制限電圧値まで低下すると、前記出力トランジスタから出力される電流が前記第２制限電流値よりも小さい所定の第４制限電流値に減少するように前記電流−電圧変換比率を第２所定値まで大きくし、検出した電源電圧が前記所定値以下に低下すると、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい所定の第３制限電流値になるように前記電流−電圧変換比率を低下させるようにした。
【００２５】
また、前記電源電圧が前記所定値以下に低下すると、前記出力トランジスタから出力される電流が前記第４制限電流値よりも大きい所定の第３制限電流値になるように電流−電圧変換比率を低下させるようにしてもよい。
【発明の効果】
【００２６】
本発明の定電圧回路及び定電圧回路の過電流保護方法によれば、出力トランジスタから出力された電流に比例した電流を、設定された電流−電圧変換比率で電圧に変換し、該変換した電圧が所定の電圧になると、前記出力トランジスタに対して出力電流の増加を抑制して前記出力端子から出力される出力電圧を低下させ、電源電圧が所定値以下に低下すると、前記出力トランジスタから出力される電流の制限電流値が大きくなるように前記電流−電圧変換比率を低下させるようにした。このようにしたことから、定電圧回路における出力短絡時の発熱を小さく抑えながら、定電圧回路の立ち上がり速度が遅くならない過電流保護回路を実現することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施の形態における定電圧回路の例を示した回路図である。
【図２】図１の過電流保護回路２の動作例を示した図である。
【図３】本発明の第２の実施の形態における定電圧回路の例を示した回路図である。
【図４】図３の過電流保護回路２ａの動作例を示した図である。
【図５】本発明の第３の実施の形態における定電圧回路の例を示した回路図である。
【図６】図５の過電流保護回路２ｂの動作例を示した図である。
【図７】従来の定電圧回路の例を示した回路図である。
【図８】図７の定電圧回路における過電流保護動作の例を示した図である。
【発明を実施するための形態】
【００２８】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の例を示した回路図である。
図１において、定電圧回路１は、入力電圧をなす正側電源電圧Ｖｉｎを所定値に変換して出力端子ＯＵＴから出力するものであり、出力端子ＯＵＴから出力される出力電流ｉｏｕｔを制御して、出力端子ＯＵＴから出力される出力電圧Ｖｏｕｔが所定の電圧で一定になるようにするものである。また、定電圧回路１は、出力電流ｉｏｕｔに対する過電流保護回路２を備えており、過電流保護回路２は、出力電圧Ｖｏｕｔと出力電流ｉｏｕｔとの関係がフの字特性に近似した特性をなすように動作する。
【００２９】
定電圧回路１は、過電流保護回路２と、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路３と、出力電圧Ｖｏｕｔを可変抵抗Ｒ１及び抵抗Ｒ２で分圧して出力する出力電圧検出回路４と、該出力電圧検出回路４から出力された分圧電圧ＶＦＢと基準電圧Ｖｒｅｆとの差電圧を増幅して出力する誤差増幅器５と、該誤差増幅器５からの出力信号に応じて出力電流ｉｏｕｔの制御を行って出力電圧Ｖｏｕｔを一定電圧になるように制御するドライバトランジスタをなすＰＭＯＳトランジスタである出力トランジスタＭ１とを備えている。また、過電流保護回路２は、電圧比較器１１、ＰＭＯＳトランジスタＭ１１，Ｍ１２、ＮＭＯＳトランジスタＭ１３〜Ｍ１６、可変抵抗Ｒ１１及び抵抗Ｒ１２〜Ｒ１７で構成されている。
【００３０】
なお、可変抵抗Ｒ１及び抵抗Ｒ２は出力電圧検出回路をなし、ＰＭＯＳトランジスタＭ２は比例電流生成回路部及び第１トランジスタをそれぞれなし、抵抗Ｒ１３〜Ｒ１６は電流−電圧変換回路部を、ＮＭＯＳトランジスタＭ１４〜Ｍ１６、電圧比較器１１、可変抵抗Ｒ１１及び抵抗Ｒ１２は変換比率変更回路部を、ＰＭＯＳトランジスタＭ１２、ＮＭＯＳトランジスタＭ１３及び抵抗Ｒ１７は出力電流制御回路部をそれぞれなす。また、ＮＭＯＳトランジスタＭ１４〜Ｍ１６は第１スイッチ回路を、電圧比較器１１、可変抵抗Ｒ１１及び抵抗Ｒ１２は電源電圧検出回路をそれぞれなし、可変抵抗Ｒ１１及び抵抗Ｒ１２は電源比例電圧生成回路を、電圧比較器１１は電圧比較回路をそれぞれなす。また、ＮＭＯＳトランジスタＭ１４は第１ＭＯＳトランジスタを、ＮＭＯＳトランジスタＭ１５は第２ＭＯＳトランジスタを、ＮＭＯＳトランジスタＭ１６は第３ＭＯＳトランジスタをそれぞれなす。
【００３１】
正側電源電圧Ｖｉｎと出力端子ＯＵＴとの間には、出力トランジスタＭ１が接続され、出力端子ＯＵＴと例えば接地電圧である負側電源電圧Ｖｓｓとの間には可変抵抗Ｒ１と抵抗Ｒ２との直列回路が接続されている。可変抵抗Ｒ１と抵抗Ｒ２との接続部は、誤差増幅器５の非反転入力端に接続され、誤差増幅器５の反転入力端には基準電圧Ｖｒｅｆが入力されている。誤差増幅器５の出力端は、出力トランジスタＭ１のゲートに接続されている。誤差増幅器５は、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行い、出力電流ｉｏｕｔの制御を行って出力電圧Ｖｏｕｔを一定電圧になるように制御する。
【００３２】
ＰＭＯＳトランジスタＭ１１のソースは出力トランジスタＭ１のソースに、ＰＭＯＳトランジスタＭ１１のゲートは出力トランジスタＭ１のゲートにそれぞれ接続されているため、出力トランジスタＭ１のドレイン電流に比例した電流がＰＭＯＳトランジスタＭ１１のドレインから流れる。ＰＭＯＳトランジスタＭ１１のドレインと負側電源電圧Ｖｓｓとの間には抵抗Ｒ１３〜Ｒ１６が直列に接続され、抵抗Ｒ１４〜Ｒ１６の直列回路に並列にＮＭＯＳトランジスタＭ１４が、抵抗Ｒ１５及びＲ１６の直列回路に並列にＮＭＯＳトランジスタＭ１５が、抵抗Ｒ１６に並列にＮＭＯＳトランジスタＭ１６がそれぞれ接続されている。ＮＭＯＳトランジスタＭ１４のゲートには分圧電圧ＶＦＢが入力されており、ＮＭＯＳトランジスタＭ１５のゲートには出力電圧Ｖｏｕｔが入力されている。
【００３３】
ＮＭＯＳトランジスタＭ１６のゲートは電圧比較器１１の出力端に接続されており、電圧比較器１１の非反転入力端には基準電圧Ｖｒｅｆが入力されている。正側電源電圧Ｖｉｎと負側電源電圧Ｖｓｓとの間には可変抵抗Ｒ１１と抵抗Ｒ１２が直列に接続され、可変抵抗Ｒ１１と抵抗Ｒ１２との接続部は電圧比較器１１の反転入力端に接続されている。
また、正側電源電圧Ｖｉｎと負側電源電圧Ｖｓｓとの間には抵抗Ｒ１７とＮＭＯＳトランジスタＭ１３が直列に接続され、ＮＭＯＳトランジスタＭ１３のゲートは、ＰＭＯＳトランジスタＭ１１と抵抗Ｒ１３との接続部に接続されている。ＰＭＯＳトランジスタＭ１２のソースは出力トランジスタＭ１のソースに、ＰＭＯＳトランジスタＭ１２のドレインは出力トランジスタＭ１のゲートにそれぞれ接続されており、ＰＭＯＳトランジスタＭ１２のゲートは、抵抗Ｒ１７とＮＭＯＳトランジスタＭ１３との接続部に接続されている。
【００３４】
このような構成において、過電流保護回路２の動作について説明する。
出力トランジスタＭ１に流れる電流に比例した電流がＰＭＯＳトランジスタＭ１１のドレインに流れる。ＰＭＯＳトランジスタＭ１１のドレイン電流は、抵抗Ｒ１３に流れ、抵抗Ｒ１３の両端に電圧を発生する。出力トランジスタＭ１から流れる電流が増加して、該電圧が、ＮＭＯＳトランジスタＭ１３のしきい値電圧に達すると、ＮＭＯＳトランジスタＭ１３がオンする。出力電圧Ｖｏｕｔが所定の電圧である場合は、ＮＭＯＳトランジスタＭ１４がオンするように設定されていることから、ＮＭＯＳトランジスタＭ１３のドレイン電流により抵抗Ｒ１７の両端に電圧が発生してＰＭＯＳトランジスタＭ１２をオンさせる。
ＰＭＯＳトランジスタＭ１２のドレインは出力トランジスタＭ１のゲートに接続されていることから、ＰＭＯＳトランジスタＭ１２がオンすると、出力トランジスタＭ１のゲート電圧を引き上げるように作用し、出力トランジスタＭ１の出力電流の増加が抑えられ、出力電圧Ｖｏｕｔが低下し始める。
【００３５】
過電流が流れて、前記のようなプロセスで出力電圧Ｖｏｕｔが低下すると、分圧電圧ＶＦＢも低下し、ＮＭＯＳトランジスタＭ１４のゲート電圧を低下させる。ＮＭＯＳトランジスタＭ１４のゲート電圧が低下するとＮＭＯＳトランジスタＭ１４がオフし、ＰＭＯＳトランジスタＭ１１のドレイン電流は、抵抗Ｒ１３に加えて抵抗Ｒ１４にも流れる。このため、ＮＭＯＳトランジスタＭ１３のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１２を介して出力トランジスタＭ１のゲート電圧を上昇させ、定電圧回路１の出力電流ｉｏｕｔを減少させる。
【００３６】
このようなプロセスで出力電圧Ｖｏｕｔが低下するとＮＭＯＳトランジスタＭ１５がオフすることから、ＰＭＯＳトランジスタＭ１１のドレイン電流は抵抗Ｒ１３と抵抗Ｒ１４に加えて抵抗Ｒ１５にも流れ、ＮＭＯＳトランジスタＭ１３のゲート電圧が上昇するため、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１２を介して出力トランジスタＭ１のゲート電圧を上昇させ、定電圧回路１の出力電流ｉｏｕｔを更に減少させる。
前記のような出力電圧Ｖｏｕｔと出力電流ｉｏｕｔとの関係をグラフに表すと、図２で示すように出力電圧Ｖｏｕｔと出力電流ｉｏｕｔがフの字の階段状に変化する。
【００３７】
前記のような過電流保護回路２の動作は、ＮＭＯＳトランジスタＭ１６がオンしている場合の動作であり、ＮＭＯＳトランジスタＭ１６がオフしている場合の過電流保護回路２の動作は次のようになる。
ＰＭＯＳトランジスタＭ１１のドレイン電流は、抵抗Ｒ１３、抵抗Ｒ１４及び抵抗Ｒ１５に加えて抵抗Ｒ１６にも流れるため、ＮＭＯＳトランジスタＭ１３のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１２を介して出力トランジスタＭ１のゲート電圧を上昇させ、定電圧回路１の出力電流ｉｏｕｔを更に減少させる。
【００３８】
ＮＭＯＳトランジスタＭ１６は、電圧比較器１１の出力信号によって制御されており、ＮＭＯＳトランジスタＭ１６の動作制御について説明する。
電圧比較器１１は、正側電源電圧Ｖｉｎと負側電源電圧Ｖｓｓとの間に直列に接続された可変抵抗Ｒ１１と抵抗Ｒ１２で分圧された分圧電圧Ｖｄと、基準電圧Ｖｒｅｆとの電圧比較を行い、該比較結果を示す信号生成してＮＭＯＳトランジスタＭ１６のゲートに出力する。
【００３９】
正側電源電圧Ｖｉｎが、あらかじめ設定した電圧よりも大きい電圧Ｖｉｎ１から該設定した電圧よりも小さい電圧Ｖｉｎ２まで低下すると、分圧電圧Ｖｄは、電圧値Ｖｄ１から電圧値Ｖｄ２まで低下する。このため、電圧比較器１１の出力信号は、ローレベル（Ｌ）からハイレベル（Ｈ）に変化し、ＮＭＯＳトランジスタＭ１６がターンオンすることにより、ＰＭＯＳトランジスタＭ１１から出力される前記比例電流の電圧変換比率を変え、出力短絡時の出力電流ｉｏｕｔの制限値を制限電流値ｉ４から制限電流値ｉ３へ増加させる。
【００４０】
逆に、正側電源電圧Ｖｉｎが、あらかじめ設定した電圧よりも小さい電圧Ｖｉｎ２から該設定した電圧よりも大きい電圧Ｖｉｎ１まで上昇すると、分圧電圧Ｖｄは電圧値Ｖｄ２から電圧値Ｖｄ１まで上昇する。このため、電圧比較器１１の出力信号は、ハイレベルからローレベルに変化し、ＮＭＯＳトランジスタＭ１６がターンオフすることにより、ＰＭＯＳトランジスタＭ１１から出力される前記比例電流の電圧変換比率を変え、出力短絡時の出力電流ｉｏｕｔの制限値を制限電流値ｉ３から制限電流値ｉ４へ減少させる。
【００４１】
次に、図２を用いて、図１で示した定電圧回路１によって得られる効果について説明する。
図２において、正側電源電圧Ｖｉｎが電圧値Ｖｉｎ１のとき、出力短絡時の消費電力は、消費電力＝Ａ×Ｂ＝Ｖｉｎ１×ｉ４であり、この値をパッケージの許容損失以下に抑える必要がある。しかし、図２で示した出力電流ｉｏｕｔの電流値ｉｏｕｔＭａｘが製品仕様の最大出力電流値であれば、制限電流値ｉ４は１点鎖線で示した負荷経線と交差しないようにしなければならない。仮に、交差している場合は、定電圧回路１の立ち上がり時の負荷電流が電流値ｉｏｕｔＭａｘであれば、定電圧回路１からの出力電圧Ｖｏｕｔの立ち上がり速度が該交差部分で非常に遅くなり、最悪の場合は出力電圧Ｖｏｕｔが立ち上がらなくなるという不具合が発生する。
また、正側電源電圧Ｖｉｎが電圧値Ｖｉｎ２のときは、出力短絡時の消費電力は、消費電力＝Ｃ×Ｄ＝Ｖｉｎ２×ｉ３であり、この値をパッケージの許容損失以下に抑えればよい。このときは、出力電流ｉｏｕｔが電流値ｉｏｕｔＭａｘであっても、制限電流値ｉ３は前記負荷経線と交差することはなく、定電圧回路１の出力電圧Ｖｏｕｔが高速に立ち上がるようにすることができる。
【００４２】
このように、本第１の実施の形態における定電圧回路は、ＮＭＯＳトランジスタＭ１３のゲート電圧が所定値に達したときに、出力トランジスタＭ１からの出力電流の増加を抑制して出力電圧Ｖｏｕｔを低下させるように制御し、分圧電圧Ｖｄが電圧値Ｖｄ１まで低下したときに、ＮＭＯＳトランジスタＭ１３のゲート電圧を増加させて、更に出力電流ｉｏｕｔを減少させるようにしたことから、定電圧回路における出力短絡時の発熱を小さく抑えながら、定電圧回路の立ち上がり速度が遅くならないようにすることができる。
【００４３】
第２の実施の形態．
前記第１の実施の形態における図１において、ＮＭＯＳトランジスタＭ１５及び抵抗Ｒ１５をなくすようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図３は、本発明の第２の実施の形態における定電圧回路の例を示した回路図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００４４】
図３における図１との相違点は、前記のように、図１のＮＭＯＳトランジスタＭ１５及び抵抗Ｒ１５をなくしたことにあり、これに伴って、図１の過電流保護回路２を過電流保護回路２ａに、図１の定電圧回路１を定電圧回路１ａにした。
図３において、定電圧回路１ａは、入力電圧をなす正側電源電圧Ｖｉｎを所定値に変換して出力端子ＯＵＴから出力するものであり、出力端子ＯＵＴから出力される出力電流ｉｏｕｔを制御して、出力端子ＯＵＴから出力される出力電圧Ｖｏｕｔが所定の電圧で一定になるようにするものである。また、定電圧回路１ａは、出力電流ｉｏｕｔに対する過電流保護回路２ａを備えており、過電流保護回路２ａは、出力電圧Ｖｏｕｔと出力電流ｉｏｕｔとの関係がフの字特性に近似した特性をなすように動作する。
【００４５】
定電圧回路１ａは、過電流保護回路２ａと、基準電圧発生回路３と、出力電圧検出回路４と、誤差増幅器５と、出力トランジスタＭ１とを備えている。また、過電流保護回路２ａは、電圧比較器１１、ＰＭＯＳトランジスタＭ１１，Ｍ１２、ＮＭＯＳトランジスタＭ１３，Ｍ１４，Ｍ１６、可変抵抗Ｒ１１及び抵抗Ｒ１２〜Ｒ１４，Ｒ１６，Ｒ１７で構成されている。
なお、図３では、抵抗Ｒ１３、Ｒ１４及びＲ１６が電流−電圧変換回路部を、ＮＭＯＳトランジスタＭ１４，Ｍ１６、電圧比較器１１、可変抵抗Ｒ１１及び抵抗Ｒ１２が変換比率変更回路部を、ＮＭＯＳトランジスタＭ１４及びＭ１６は第１スイッチ回路をそれぞれなす。
ＰＭＯＳトランジスタＭ１１のドレインと負側電源電圧Ｖｓｓとの間には抵抗Ｒ１３、Ｒ１４及びＲ１６が直列に接続され、抵抗Ｒ１４及びＲ１６の直列回路に並列にＮＭＯＳトランジスタＭ１４が、抵抗Ｒ１６に並列にＮＭＯＳトランジスタＭ１６がそれぞれ接続されている。
【００４６】
このような構成において、過電流保護回路２ａの動作について説明する。
出力トランジスタＭ１に流れる電流に比例した電流がＰＭＯＳトランジスタＭ１１のドレインに流れる。ＰＭＯＳトランジスタＭ１１のドレイン電流は、抵抗Ｒ１３に流れ、抵抗Ｒ１３の両端に電圧を発生する。出力トランジスタＭ１から流れる電流が増加して、該電圧が、ＮＭＯＳトランジスタＭ１３のしきい値電圧に達すると、ＮＭＯＳトランジスタＭ１３がオンする。出力電圧Ｖｏｕｔが所定の電圧である場合は、ＮＭＯＳトランジスタＭ１４がオンするように設定されていることから、ＮＭＯＳトランジスタＭ１３のドレイン電流により抵抗Ｒ１７の両端に電圧が発生してＰＭＯＳトランジスタＭ１２をオンさせる。
ＰＭＯＳトランジスタＭ１２のドレインは出力トランジスタＭ１のゲートに接続されていることから、ＰＭＯＳトランジスタＭ１２がオンすると、出力トランジスタＭ１のゲート電圧を引き上げるように作用し、出力トランジスタＭ１の出力電流の増加が抑えられ、出力電圧Ｖｏｕｔが低下し始める。
【００４７】
過電流が流れて、前記のようなプロセスで出力電圧Ｖｏｕｔが低下すると、分圧電圧ＶＦＢも低下し、ＮＭＯＳトランジスタＭ１４のゲート電圧を低下させる。ＮＭＯＳトランジスタＭ１４のゲート電圧が低下するとＮＭＯＳトランジスタＭ１４がオフし、ＰＭＯＳトランジスタＭ１１のドレイン電流は、抵抗Ｒ１３に加えて抵抗Ｒ１４にも流れる。このため、ＮＭＯＳトランジスタＭ１３のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１２を介して出力トランジスタＭ１のゲート電圧を上昇させ、定電圧回路１ａの出力電流ｉｏｕｔを減少させて出力電圧Ｖｏｕｔが更に低下する。
前記のような出力電圧Ｖｏｕｔと出力電流ｉｏｕｔとの関係をグラフに表すと、図４で示すように出力電圧Ｖｏｕｔと出力電流ｉｏｕｔがフの字の階段状に変化する。
【００４８】
前記のような過電流保護回路２ａの動作は、ＮＭＯＳトランジスタＭ１６がオンしている場合の動作であり、ＮＭＯＳトランジスタＭ１６がオフしている場合の過電流保護回路２ａの動作は次のようになる。
ＰＭＯＳトランジスタＭ１１のドレイン電流は、抵抗Ｒ１３及び抵抗Ｒ１４に加えて抵抗Ｒ１６にも流れるため、ＮＭＯＳトランジスタＭ１３のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１２を介して出力トランジスタＭ１のゲート電圧を上昇させ、定電圧回路１ａの出力電流ｉｏｕｔを更に減少させる。
【００４９】
ＮＭＯＳトランジスタＭ１６は、電圧比較器１１の出力信号によって制御されており、ＮＭＯＳトランジスタＭ１６の動作制御については図１の場合と同様であるのでその説明を省略する。
次に、図４を用いて、図３で示した定電圧回路１ａによって得られる効果について説明する。
図４において、正側電源電圧Ｖｉｎが電圧値Ｖｉｎ１のとき、出力短絡時の消費電力は、消費電力＝Ａ×Ｂ＝Ｖｉｎ１×ｉ３であり、この値をパッケージの許容損失以下に抑える必要がある。しかし、図４で示した出力電流ｉｏｕｔの電流値ｉｏｕｔＭａｘが製品仕様の最大出力電流値であれば、制限電流値ｉ３は１点鎖線で示した負荷経線と交差しないようにしなければならない。仮に、交差している場合は、定電圧回路１ａの立ち上がり時の負荷電流が電流値ｉｏｕｔＭａｘであれば、定電圧回路１ａからの出力電圧Ｖｏｕｔの立ち上がり速度が該交差部分で非常に遅くなり、最悪の場合は該出力電圧が立ち上がらなくなるという不具合が発生する。
また、正側電源電圧Ｖｉｎが電圧値Ｖｉｎ２のときは、出力短絡時の消費電力は、消費電力＝Ｃ×Ｄ＝Ｖｉｎ２×ｉ２であり、この値をパッケージの許容損失以下に抑えればよい。このときは、出力電流ｉｏｕｔが電流値ｉｏｕｔＭａｘであっても、制限電流値ｉ２は前記負荷経線と交差することはなく、定電圧回路１ａの出力電圧Ｖｏｕｔが高速に立ち上がるようにすることができる。
【００５０】
このように、本第２の実施の形態における定電圧回路は、前記第１の実施の形態において、ＮＭＯＳトランジスタＭ１５及び抵抗Ｒ１５をなくしても、前記第１の実施の形態と同様の効果を得ることができる。
【００５１】
第３の実施の形態．
前記第１の実施の形態において、ＮＭＯＳトランジスタＭ１６がターンオンするときの分圧電圧Ｖｄの電圧値が、ＮＭＯＳトランジスタＭ１６がターンオフするときの分圧電圧Ｖｄの電圧値よりも小さくなるようにヒステリシスを設けてもよく、このようにしたものを本発明の第３の実施の形態とする。
図５は、本発明の第３の実施の形態における定電圧回路の例を示した回路図である。なお、図５では、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００５２】
図５における図１との相違点は、図１の過電流保護回路２にＮＭＯＳトランジスタＭ１７及び抵抗Ｒ１８を追加したことにあり、これに伴って、図１の過電流保護回路２を過電流保護回路２ｂに、図１の定電圧回路１を定電圧回路１ｂにした。
図５において、定電圧回路１ｂは、入力電圧をなす正側電源電圧Ｖｉｎを所定値に変換して出力端子ＯＵＴから出力するものであり、出力端子ＯＵＴから出力される出力電流ｉｏｕｔを制御して、出力端子ＯＵＴから出力される出力電圧Ｖｏｕｔが所定の電圧で一定になるようにするものである。また、定電圧回路１ｂは、出力電流ｉｏｕｔに対する過電流保護回路２ｂを備えており、過電流保護回路２ｂは、出力電圧Ｖｏｕｔと出力電流ｉｏｕｔとの関係がフの字特性に近似した特性をなすように動作する。
【００５３】
定電圧回路１ｂは、過電流保護回路２ｂと、基準電圧発生回路３と、出力電圧検出回路４と、誤差増幅器５と、出力トランジスタＭ１とを備えている。また、過電流保護回路２ｂは、電圧比較器１１、ＰＭＯＳトランジスタＭ１１，Ｍ１２、ＮＭＯＳトランジスタＭ１３〜Ｍ１７、可変抵抗Ｒ１１及び抵抗Ｒ１２〜Ｒ１８で構成されている。
なお、図５では、ＮＭＯＳトランジスタＭ１４〜Ｍ１７、電圧比較器１１、可変抵抗Ｒ１１及び抵抗Ｒ１２，Ｒ１８は変換比率変更回路部をなし、可変抵抗Ｒ１１，抵抗Ｒ１２，Ｒ１８及びＮＭＯＳトランジスタＭ１７は電源比例電圧生成回路をなすと共に分圧回路をなす。また、可変抵抗Ｒ１１及び抵抗Ｒ１２，Ｒ１８は抵抗回路を、ＮＭＯＳトランジスタＭ１７は第２スイッチ回路をそれぞれなす。
【００５４】
正側電源電圧Ｖｉｎと負側電源電圧Ｖｓｓとの間には可変抵抗Ｒ１１、抵抗Ｒ１２及びＲ１８が直列に接続され、抵抗Ｒ１８にはＮＭＯＳトランジスタＭ１７が並列に接続されている。また、ＮＭＯＳトランジスタＭ１７のゲートは誤差増幅器１１の出力端に接続され、可変抵抗Ｒ１１と抵抗Ｒ１２との接続部は電圧比較器１１の反転入力端に接続されている。
このような構成において、過電流保護回路２ｂの動作について説明する。
定電圧回路１ｂの出力短絡時に正側電源電圧Ｖｉｎが、あらかじめ設定したＮＭＯＳトランジスタＭ１６がターンオンするときの電圧値Ｖｉｎ３よりも大きい電圧から、電圧値Ｖｉｎ３よりも小さい電圧まで低下すると、電圧比較器１１の出力信号はローレベルからハイレベルに変化し、ＮＭＯＳトランジスタＭ１６がターンオンする。このことにより、ＰＭＯＳトランジスタＭ１１から出力される前記比例電流の電圧変換比率を変え、出力短絡時の出力電流ｉｏｕｔの制限値を制限電流値ｉ４から制限電流値ｉ３へ増加させる。
【００５５】
逆に、正側電源電圧Ｖｉｎが、あらかじめ設定したＮＭＯＳトランジスタＭ１６がターンオフするときの電圧値Ｖｉｎ４よりも大きい電圧へ上昇すると、電圧比較器１１の出力信号はハイレベルからローレベルに変化し、ＮＭＯＳトランジスタＭ１６がターンオフすることにより、ＰＭＯＳトランジスタＭ１１から出力される前記比例電流の電圧変換比率を変え、出力短絡時の出力電流ｉｏｕｔの制限値を制限電流値ｉ３から制限電流値ｉ４へ減少させる。
【００５６】
次に、図６を用いて、図５で示した定電圧回路１ｂによって得られる効果について説明する。
ＮＭＯＳトランジスタＭ１６がターンオンするときの電圧値Ｖｉｎ３とターンオフするときの電圧値Ｖｉｎ４が同じである場合、定電圧回路１ｂの出力短絡時に正側電源電圧Ｖｉｎが該電圧付近にあると、出力電流ｉｏｕが大きく変動して基板の接地電圧を揺らし問題が発生する場合があった。しかし、前記のように、ＮＭＯＳトランジスタＭ１６がターンオンする電圧を、ＮＭＯＳトランジスタＭ１６がターンオフする電圧より小さくなるように前記のようなヒステリシスを設けるようにしたことから、定電圧回路１ｂの出力短絡時に、正側電源電圧Ｖｉｎの電圧値に関わらず出力電流ｉｏｕｔが大きく変動することをなくすことができる。
【００５７】
このように、本第３の実施の形態における定電圧回路は、前記第１の実施の形態において、ＮＭＯＳトランジスタＭ１６がターンオンするときの分圧電圧Ｖｄの電圧値が、ＮＭＯＳトランジスタＭ１６がターンオフするときの分圧電圧Ｖｄの電圧値よりも小さくなるようにヒステリシスを設けるようにしたことから、前記第１の実施の形態と同様の効果を得ることができると共に、定電圧回路の出力短絡時に、正側電源電圧Ｖｉｎの電圧値に関わらず出力電流ｉｏｕｔが大きく変動することを防止できる。
【００５８】
なお、前記説明では、抵抗Ｒ１３〜Ｒ１６はそれぞれ１つの抵抗で構成されている場合を例にして説明したが、抵抗Ｒ１３〜抵抗Ｒ１６を、それぞれ複数の抵抗を直列に接続すると共に該各抵抗のすべて又は一部にそれぞれヒューズを並列に接続する構成にしてもよい。このようにすることによって、該各ヒューズをレーザトリミングによって選択的に切断して抵抗Ｒ１３〜Ｒ１６をそれぞれ所望の抵抗値に設定することができる。このようなことは、その他の抵抗や可変抵抗においても同様である。
また、前記第１から第３の各実施の形態における定電圧回路は、１つのＩＣに集積されるようにしてもよく、場合によっては、出力トランジスタＭ１及び／又は可変抵抗Ｒ１，Ｒ１１を除く各回路が、１つのＩＣに集積されるようにしてもよい。
【符号の説明】
【００５９】
１，１ａ，１ｂ  定電圧回路
２，２ａ，２ｂ  過電流保護回路
３  基準電圧発生回路
４  出力電圧検出回路
５  誤差増幅器
１１  電圧比較器
Ｍ１  出力トランジスタ
Ｍ１１，Ｍ１２  ＰＭＯＳトランジスタ
Ｍ１３〜Ｍ１７  ＮＭＯＳトランジスタ
Ｒ１，Ｒ１１  可変抵抗
Ｒ２，Ｒ１２〜Ｒ１８  抵抗
【先行技術文献】
【特許文献】
【００６０】
【特許文献１】特許第４０５０６７１号公報
【図１】
2012033122.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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