(57)【要約】【課題】トリガー電圧を低く設定できるとともに、簡易な製造プロセスで製造可能な構成を有する半導体装置を提供する。【解決手段】ＧＧｎＭＯＳトランジスタＰＴにおいて、第１のｎ-高圧用不純物領域ＨＮＤＦに取り囲まれたｎ+ドレイン領域ＤＲの下端中央部ＬＣの全体がｐ型ウエル領域ＨＰＷと接している。ｐ+ガードリング領域ＧＲはｐ型ウエル領域ＨＰＷと直接接している。サージがｎ+ドレイン領域ＤＲに入力された際に、第１のｎ-高圧用不純物領域ＨＮＤＦから延びた空乏層がｐ+ガードリング領域ＧＲに到達して生じるアバランシェ降伏の電位が、ｎ+ドレイン領域ＤＲとｐ型ウエル領域ＨＰＷとの接合部および第１のｎ-高圧用不純物領域ＨＮＤＦとｐ型ウエル領域ＨＰＷとの接合部の各アバランシェ降伏電位よりも低い。【選択図】図３
2012028380.tif 000002
【特許請求の範囲】
【請求項１】
入出力端子に接続された回路と、前記回路をサージから保護するために前記入出力端子およびＧＮＤ線の間に電気的に接続された保護素子とを有する半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板に形成された第１導電型のウエル領域と、
前記主表面に形成され、かつ前記入出力端子に電気的に接続された、前記保護素子の第２導電型のドレイン領域と、
前記ドレイン領域と間隔をあけて前記主表面に形成され、かつ前記ＧＮＤ線に電気的に接続された、前記保護素子の第２導電型のソース領域と、
前記ドレイン領域の下端外側部に接して前記ドレイン領域の下端中央部を取り囲むように形成され、かつ前記ソース領域との間で前記ウエル領域を挟み、かつ前記ドレイン領域よりも低い第２導電型の不純物濃度を有する第２導電型の第１領域と、
前記第１領域との間に前記ウエル領域が位置するように前記主表面に形成され、かつ前記ウエル領域よりも高い第１導電型の不純物濃度を有する第１導電型のガードリング領域とを備え、
前記第１領域に取り囲まれた前記ドレイン領域の前記下端中央部の全体が前記ウエル領域と接しており、かつ前記ガードリング領域の下端の少なくとも一部が前記ウエル領域と接しており、
前記サージが前記ドレイン領域に入力された際に、前記第１領域から延びた空乏層が前記ガードリング領域に到達して生じる降伏の電位が、前記ドレイン領域と前記ウエル領域との接合部の降伏電位および前記第１領域と前記ウエル領域との接合部の降伏電位よりも低くなるよう構成されている、半導体装置。
【請求項２】
前記ガードリング領域の下端の一部と前記ウエル領域との間に位置し、かつ前記ガードリング領域よりも低い第１導電型の不純物濃度であって前記ウエル領域よりも高い第１導電型の不純物濃度を有する第１導電型の高圧用不純物領域をさらに備えた、請求項１に記載の半導体装置。
【請求項３】
前記ガードリング領域の前記下端の全体が前記ウエル領域と接している、請求項１に記載の半導体装置。
【請求項４】
前記ガードリング領域の前記ドレイン領域側の端部と前記第１領域の前記ガードリング領域側の端部との間の距離が２μｍ以下である、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記ソース領域と前記ウエル領域との間に形成され、かつ前記ソース領域よりも低い第２導電型の不純物濃度を有する第２導電型の第２領域をさらに備えた、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記ドレイン領域と前記ソース領域とに挟まれる前記主表面の上方に形成され、かつ前記ＧＮＤ線に電気的に接続された、前記保護素子のゲート電極をさらに備えた、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記主表面において前記ドレイン領域の周囲を取り囲む素子分離構造をさらに備え、
前記第１領域は前記素子分離構造の下端に接している、請求項１〜６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、入出力端子に接続された回路と、その回路をサージから保護するために入出力端子およびＧＮＤ線の間に電気的に接続された保護素子とを有する半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体装置において、素子の微細化および高密度化に応じて高集積化が進んでいる。高集積化に伴い、半導体装置の静電気放電（以下、「サージ」と称する。）に対する耐性は低下している。たとえば外部接続用端子から侵入するサージによって入力回路、出力回路および内部回路などの素子が破壊されたり、素子の性能が低下したりするおそれが大きくなっている。
【０００３】
このため、半導体装置には、入力回路、出力回路、入出力回路または内部回路をサージから保護するため、入出力端子とＧＮＤ線との間に電気的に接続された静電気放電（Electro-Static Discharge：ＥＳＤ）保護素子が設けられている。このようなＥＳＤ保護素子としてｎＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート、ソースおよび基板の各々の電位をＧＮＤに接地したＧＧ（Gate Grounded）ｎＭＯＳトランジスタを用いることが、たとえば特開２００７−９６２１１号公報（特許文献１）に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−９６２１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＧＧｎＭＯＳトランジスタにおいて、トリガー電圧を低くするためには不純物領域を追加する必要があり、その構造上、製造工程が煩雑になるという問題がある。なおトリガー電圧とは、ＭＯＳトランジスタとしての動作モードからバイポーラトランジスタとしての動作モードに切り替わるときのドレイン印加電圧のことである。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、トリガー電圧を低く設定できるとともに、簡易な製造プロセスで製造可能な構成を有する半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施例による半導体装置は、入出力端子に接続された回路と、その回路をサージから保護するために入出力端子およびＧＮＤ線の間に電気的に接続された保護素子とを有する半導体装置であって、半導体基板と、第１導電型のウエル領域と、保護素子の第２導電型のドレイン領域と、保護素子の第２導電型のソース領域と、第２導電型の第１領域と、第１導電型のガードリング領域とを備えている。半導体基板は主表面を有している。ウエル領域は半導体基板に形成されている。ドレイン領域は、半導体基板の主表面に形成され、かつ入出力端子に電気的に接続されている。ソース領域は、ドレイン領域と間隔をあけて半導体基板の主表面に形成され、かつＧＮＤ線に電気的に接続されている。第１領域は、ドレイン領域の下端外側部に接してドレイン領域の下端中央部を取り囲むように形成され、かつソース領域との間でウエル領域を挟み、かつドレイン領域よりも低い第２導電型の不純物濃度を有している。ガードリング領域は、第１領域との間にウエル領域が位置するように半導体基板の主表面に形成され、かつウエル領域よりも高い第１導電型の不純物濃度を有している。第１領域に取り囲まれたドレイン領域の下端中央部の全体がウエル領域と接しており、かつガードリング領域の下端の少なくとも一部がウエル領域と接している。サージがドレイン領域に入力された際に、第１領域から延びた空乏層がガードリング領域に到達して生じる降伏の電位が、ドレイン領域とウエル領域との接合部の降伏電位および第１領域とウエル領域との接合部の降伏電位よりも低くなるように本発明の半導体装置は構成されている。
【発明の効果】
【０００８】
本発明の一実施例による半導体装置によれば、サージがドレイン領域に入力された際に第１領域から延びた空乏層がガードリング領域に到達して生じる降伏によってトリガー電圧が低く設定される。このため、ドレイン領域の下端中央部に降伏を容易にするための追加の領域を設ける必要がなく、簡易な製造プロセスで半導体装置を製造することができる。
【図面の簡単な説明】
【０００９】
【図１】ＧＧｎＭＯＳトランジスタをＥＳＤ保護素子として用いた入力保護回路を示す回路図である。
【図２】本発明の一実施の形態における半導体装置の構成を概略的に示す平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【図４】図２のＩＶ−ＩＶ線に沿う概略断面図である。
【図５】図３中の領域１の矢印に沿う部分の不純物濃度分布を示す図である。
【図６】図３中の領域２の矢印に沿う部分の不純物濃度分布を示す図である。
【図７】図３中の領域６の矢印に沿う部分の不純物濃度分布を示す図である。
【図８】図３中の領域５の矢印に沿う部分の不純物濃度分布を示す図である。
【図９】本発明の一実施の形態における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１０】本発明の一実施の形態における半導体装置の製造方法の第２工程を示す概略断面図である。
【図１１】本発明の一実施の形態における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１２】本発明の一実施の形態における半導体装置の製造方法の第４工程を示す概略断面図である。
【図１３】本発明の一実施の形態における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１４】本発明の一実施の形態における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１５】比較例における半導体装置の構成を概略的に示す平面図（Ａ）、平面図（Ａ）のＸＶｂ−ＸＶｂ線に沿う概略断面図（Ｂ）、および平面図（Ａ）のＸＶｃ−ＸＶｃ線に沿う概略断面図（Ｃ）である。
【図１６】図１５（Ｂ）中の領域３の矢印に沿う部分の不純物濃度分布を示す図である。
【図１７】図１５（Ｂ）中の領域６の矢印に沿う部分の不純物濃度分布を示す図である。
【図１８】図１５（Ｂ）中の領域５の矢印に沿う部分の不純物濃度分布を示す図である。
【図１９】図１５に示す比較例におけるＥＳＤ保護素子の耐圧設計を示す図である。
【図２０】図２に示す本発明の一実施の形態におけるＥＳＤ保護素子の耐圧設計を示す図である。
【図２１】図２に示す本発明の一実施の形態においてガードリング領域および第１のｎ-高圧用不純物領域ＨＮＤＦの間の距離とブレークダウン電圧との関係を示す図である。
【図２２】ガードリング領域の平面視における形状を変形させた変形例の構成を概略的に示す平面図（Ａ）、および平面図（Ａ）のＸＸＩＩｂ−ＸＸＩＩｂ線に沿う概略断面図である。
【図２３】図２２に示す変形例のＥＳＤ保護素子が複数個配置されたアレイの構成を概略的に示す平面図である。
【図２４】図１５（Ａ）に示す比較例のＥＳＤ保護素子が複数個配置されたアレイの構成を概略的に示す平面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図に基づいて説明する。
まずＧＧｎＭＯＳトランジスタをＥＳＤ保護素子として用いた入力保護回路について図１を用いて説明する。
【００１１】
図１を参照して、ＥＳＤ保護素子ＰＴとしてのＧＧｎＭＯＳトランジスタが入出力端子ＩＯＴとＧＮＤ線ＧＤとの間に電気的に接続されている。ＧＧｎＭＯＳトランジスタＰＴのドレインは入出力端子ＩＯＴに電気的に接続されており、ソース、ゲートおよび基板の各々はＧＮＤ線に電気的に接続されている。また入出力端子ＩＯＴはたとえば抵抗Ｒ１を介在して他の回路（たとえばインバータを含む回路など）に電気的に接続されている。
【００１２】
なお入出力端子ＩＯＴは、入力端子として用いられるもの、出力端子として用いられるもの、および入力端子および出力端子の双方として用いられるものを含む。またＧＮＤ線ＧＤは、接地電位が印加されるよう設計された配線のことであり、ＧＮＤ端子に電気的に接続されている。ＧＮＤ線ＧＤにはＧＮＤ配線抵抗Ｒ２が設けられていてもよい。
【００１３】
またＥＳＤ保護素子により保護される他の回路は、入力回路、出力回路、入出力回路および内部回路のいずれであってもよい。
【００１４】
次に、本実施の形態のＧＧｎＭＯＳトランジスタの構成について図２〜図８を用いて説明する。
【００１５】
図２〜図４を参照して、本実施の形態のＧＧｎＭＯＳトランジスタは、たとえば単結晶シリコンよりなる半導体基板ＳＵＢの主表面に形成されている。半導体基板ＳＵＢは、たとえばｐ型（第１導電型）のｐ-領域ＳＵＲと、そのｐ-領域ＳＵＲの主表面側に形成されたｐ型ウエル領域ＨＰＷとを有している。
【００１６】
ＧＧｎＭＯＳトランジスタは、ｎ型（第２導電型）のｎ+ドレイン領域ＤＲと、ｎ+ソース領域ＳＲと、ゲート酸化膜ＧＩと、ゲート電極ＧＥとを主に有している。ｎ+ドレイン領域ＤＲは、半導体基板ＳＵＢの主表面に形成されている。ｎ+ソース領域ＳＲは、このｎ+ドレイン領域ＤＲと間隔をあけて半導体基板ＳＵＢの主表面に形成されている。ゲート電極ＧＥは、ｎ+ドレイン領域ＤＲとｎ+ソース領域ＳＲとに挟まれる半導体基板ＳＵＢの主表面の上方に形成されている。ゲート酸化膜ＧＩは、ゲート電極ＧＥと半導体基板ＳＵＢとの間に位置することでゲート電極ＧＥと半導体基板ＳＵＢとを互いに電気的に分離している。また半導体基板ＳＵＢの主表面には、ｐ+ガードリング領域ＧＲが形成されている。
【００１７】
半導体基板ＳＵＢの主表面には、素子分離構造ＦＩが形成されている。この素子分離構造ＦＩは、たとえばフィールド酸化膜よりなっているが、これ以外にＳＴＩ（Shallow Trench Isolation）よりなっていてもよい。この素子分離構造ＦＩは、半導体基板ＳＵＢの主表面においてｎ+ドレイン領域ＤＲと、ｎ+ソース領域ＳＲと、ｐ+ガードリング領域と、ｎ+ドレイン領域ＤＲおよびｎ+ソース領域ＳＲに挟まれた領域との各々の周囲を取り囲むように形成されている。
【００１８】
ｎ+ドレイン領域ＤＲの下端外側部ＬＯと素子分離構造ＦＩの下端の一部に接してｎ+ドレイン領域ＤＲの下端中央部ＬＣを取り囲むように第１のｎ-高圧用不純物領域（第１領域）ＨＮＤＦが形成されている。この第１のｎ-高圧用不純物領域ＨＮＤＦは、ｎ+ドレイン領域ＤＲよりも低いｎ型の不純物濃度を有している。
【００１９】
ｎ+ソース領域ＳＲとｐ型ウエル領域ＨＰＷとの間には第２のｎ-高圧用不純物領域ＨＮＤＦが形成されている。この第２のｎ-高圧用不純物領域ＨＮＤＦは、ｎ+ソース領域ＳＲよりも低いｎ型の不純物濃度を有している。第２のｎ-高圧用不純物領域ＨＮＤＦは、ｎ+ソース領域ＳＲの下端と素子分離構造ＦＩの下端の一部とに接している。
【００２０】
第１のｎ-高圧用不純物領域ＨＮＤＦと第２のｎ-高圧用不純物領域ＨＮＤＦとの間にはｐ型ウエル領域ＨＰＷが挟まれている。これによりｎ+ドレイン領域ＤＲとｎ+ソース領域ＳＲとに挟まれる半導体基板ＳＵＢの領域（ゲート電極ＧＥの真下に位置する領域）には第１のｎ-高圧用不純物領域ＨＮＤＦ、第２のｎ-高圧用不純物領域ＨＮＤＦおよびｐ型ウエル領域ＨＰＷが位置している。
【００２１】
ｐ+ガードリング領域ＧＲの下端と素子分離構造ＦＩの下端の一部とに接するようにｐ型高圧用不純物領域ＨＰＤＦが形成されている。このｐ型高圧用不純物領域ＨＰＤＦは、ｐ+ガードリング領域ＧＲよりも低いｐ型の不純物濃度であってｐ型ウエル領域ＨＰＷよりも高いｐ型の不純物濃度を有している。
【００２２】
このｐ型高圧用不純物領域ＨＰＤＦは、図２に示すように平面視において、矩形の枠状の１辺を切り取ったような平面形状を有している。このため、ｐ型高圧用不純物領域ＨＰＤＦの枠状の１辺を切り取った部分において、ｐ+ガードリング領域ＧＲはｐ型ウエル領域ＨＰＷと直接接している。このため、ｐ+ガードリング領域ＧＲとｐ型ウエル領域ＨＰＷとが直接接する部分においては、ｐ+ガードリング領域ＧＲと第１のｎ-高圧用不純物領域ＨＮＤＦとの間にはｐ型ウエル領域ＨＰＷが介在しており、ｐ型高圧用不純物領域ＨＰＤＦは位置していない。
【００２３】
また第１のｎ-高圧用不純物領域ＨＮＤＦに取り囲まれたｎ+ドレイン領域の下端中央部ＬＣの全体がｐ型ウエル領域と接している。
【００２４】
上記の構成により、サージがｎ+ドレイン領域ＤＲに入力された際に、第１のｎ-高圧用不純物領域ＨＮＤＦから延びた空乏層がｐ+ガードリング領域ＧＲに到達して生じるアバランシェ降伏の電位が、ｎ+ドレイン領域ＤＲとｐ型ウエル領域ＨＰＷとの接合部のアバランシェ降伏電位および第１のｎ-高圧用不純物領域ＨＮＤＦとｐ型ウエル領域ＨＰＷとの接合部のアバランシェ降伏電位よりも低くなるように本実施の形態の半導体装置は構成されている。
【００２５】
なおｐ+ガードリング領域ＧＲの下端とｐ型ウエル領域ＨＰＷとが直接接する領域の真上の半導体基板ＳＵＢの主表面において、ｐ+ガードリング領域ＧＲとＧＮＤ線ＧＤとを電気的に接続するためのコンタクトＣＲが配置されていることが好ましい。
【００２６】
またｐ+ガードリング領域ＧＲのｎ+ドレイン領域ＤＲ側の端部と第１のｎ-高圧用不純物領域ＨＮＤＦのｐ+ガードリング領域ＧＲ側の端部との間の距離Ｌが２μｍ以下であることが好ましく、また１μｍ以下であることがより好ましい。
【００２７】
図５を参照して、図３の領域１の矢印に沿う部分では、ｎ+ドレイン領域ＤＲはｎ型の不純物としてヒ素とリンとを含んでおり、ヒ素のピーク濃度はたとえば１×１０20ｃｍ-3程度であり、リンのピーク濃度はたとえば１×１０18ｃｍ-3〜１×１０19ｃｍ-3程度である。また第１のｎ-高圧用不純物領域ＨＮＤＦはｎ型の不純物としてリンを含んでおり、リンの濃度はたとえば１×１０17ｃｍ-3程度である。またｐ型ウエル領域ＨＰＷはｐ型不純物としてボロンを含んでおり、ボロンの濃度はたとえば１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度である。
【００２８】
図６を参照して、図３の領域２の矢印に沿う部分では、領域１の矢印に沿う部分と比較して、第１のｎ-高圧用不純物領域ＨＮＤＦが形成されていない。このため、リンは図５の不純物濃度分布よりも深くまでは注入されていない。なお、これ以外の図６に示す不純物濃度分布は図５に示す不純物濃度分布とほぼ同じである。
【００２９】
図７を参照して、図３の領域６の矢印に沿う部分では、ｐ+ガードリング領域ＧＲはｐ型不純物としてボロンを含んでいる。ボロンのピーク濃度はたとえば１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度である。またｐ+ガードリング領域ＧＲの下のｐ型ウエル領域ＨＰＷはｐ型不純物としてボロンを含んでおり、ボロンの濃度はたとえば１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度である。
【００３０】
図８を参照して、図３の領域５の矢印に沿う部分では、ｐ型ウエル領域ＨＰＷにおけるボロンの濃度はたとえば１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度である。また第１のｎ-高圧用不純物領域ＨＮＤＦはｎ型の不純物としてリンを含んでおり、リンの濃度はたとえば１×１０17ｃｍ-3程度である。
【００３１】
本実施の形態の半導体装置は上記のような構成と各領域の不純物濃度分布とを有しているため、各領域の耐圧は図２０に示すようになっている。図２０を参照して、領域１、２、４および５の順で耐圧が低くなっている。領域５はＥＳＤ保護素子の中で最も耐圧が低く、かつ本実施の形態の半導体装置の定格電圧よりも高い耐圧を有している。なお領域４は図３の矢印で示したＭＯＳトランジスタ部の耐圧である。
【００３２】
次に、本実施の形態の半導体装置の製造方法について図９〜図１４を用いて説明する。
なお図９〜図１４は、図３の構成の左半分の構成に対応している。
【００３３】
図９を参照して、まずｐ-領域ＳＵＲを有する半導体基板ＳＵＢの主表面に絶縁膜ＣＬと、たとえばフィールド酸化膜よりなる素子分離構造ＦＩとが形成される。
【００３４】
図１０を参照して、半導体基板ＳＵＢの主表面にボロンがイオン注入されることによりｐ型ウエル領域ＨＰＷが形成される。この後、図には表れていないが、ボロンが半導体基板ＳＵＢの主表面に選択的に注入されることによって、ｐ型高圧用不純物領域ＨＰＤＦが、矩形の枠状の１辺を切り取った平面形状となるように形成される。
【００３５】
図１１を参照して、ｎ型の不純物が選択的に注入されることによって、半導体基板ＳＵＢの主表面に第１および第２のｎ-高圧用不純物領域ＨＮＤＦが形成される。この後、半導体基板ＳＵＢの主表面上の絶縁膜ＣＬが除去され、素子分離構造ＦＩが形成されている領域以外の半導体基板ＳＵＢの主表面が露出する。
【００３６】
図１２を参照して、半導体基板ＳＵＢの主表面上にゲート酸化膜ＧＩとゲート電極ＧＥとが形成される。
【００３７】
図１３を参照して、ｎ型の不純物が半導体基板ＳＵＢの主表面に選択的に注入されることにより、半導体基板ＳＵＢの主表面にｎ+ドレイン領域ＤＲとｎ+ソース領域ＳＲとが形成される。これにより第１のｎ-高圧用不純物領域ＨＮＤＦがｎ+ドレイン領域ＤＲの下端外側部ＬＯと素子分離構造ＦＩの下端の一部とに接してｎ+ドレイン領域ＤＲの下端中央部ＬＣを取り囲むようにｎ+ドレイン領域ＤＲが形成される。この状態において、第１のｎ-高圧用不純物領域ＨＮＤＦにより取り囲まれるｎ+ドレイン領域ＤＲの下端中央部ＬＣの全体がｐ型ウエル領域ＨＰＷと直接接している。
【００３８】
図１４を参照して、ボロンが半導体基板ＳＵＢの主表面に選択的に注入されることにより、半導体基板ＳＵＢの主表面にｐ+ガードリング領域ＧＲが形成される。このｐ+ガードリング領域ＧＲは、その一部の下端がｐ型ウエル領域ＨＰＷと直接接するように形成される。
【００３９】
上記の製造方法により、図２〜図４に示す本実施の形態の半導体装置が製造される。
次に、本実施の形態の半導体装置における回路の保護動作について主に図１および図３を用いて説明する。
【００４０】
図１においてサージが入出力端子ＩＯＴに侵入すると、図３に示すｎ+ドレイン領域ＤＲにサージが入力されることになる。本実施の形態においては、上記のようにサージがｎ+ドレイン領域ＤＲに入力された際に、第１のｎ-高圧用不純物領域ＨＮＤＦから延びた空乏層がｐ+ガードリング領域ＧＲに到達して生じるアバランシェ降伏の電位が、ｎ+ドレイン領域ＤＲとｐ型ウエル領域ＨＰＷとの接合部のアバランシェ降伏電位および第１のｎ-高圧用不純物領域ＨＮＤＦとｐ型ウエル領域ＨＰＷとの接合部のアバランシェ降伏電位よりも低くなるように設定されている。
【００４１】
このため、図３に示すｎ+ドレイン領域ＤＲにサージが入力されると、第１のｎ-高圧用不純物領域ＨＮＤＦから延びた空乏層がｐ+ガードリング領域ＧＲに到達し、これにより最初に領域５にてアバランシェ降伏が生じる。この降伏により、ｎ+ドレイン領域ＤＲからｐ型ウエル領域ＨＰＷにアバランシェ電流が流入する。これにより、ＧＧｎＭＯＳトランジスタＰＴにおけるｎ+ドレイン領域ＤＲとｐ型ウエル領域ＨＰＷとｎ+ソース領域ＳＲとからなる横型ｎｐｎ寄生バイポーラトランジスタのベースに順バイアスが印加され、この寄生バイポーラトランジスタが動作する。これによりサージによる大電流が横型ｎｐｎ寄生バイポーラトランジスタに流れるため、他の回路（入力回路、出力回路、入出力回路、内部回路など）を保護することができる。
【００４２】
次に、本実施の形態の半導体装置の作用効果について比較例と対比して説明する。
まず比較例の構成について図１５（Ａ）〜（Ｃ）および図１６〜図１８を用いて説明する。
【００４３】
図１５（Ａ）〜（Ｃ）を参照して、比較例の構成は、図２〜図４に示す本実施の形態の構成と比較して、ｐ+注入領域ＥＳＤが形成されている点と、ｐ+ガードリング領域ＧＲの下端全体がｐ型高圧用不純物領域ＨＰＤＦに接しておりｐ型ウエル領域ＨＰＷに接していない点とにおいて主に異なっている。
【００４４】
ｐ+注入領域ＥＳＤは、ｐ型ウエル領域ＨＰＷよりも高いｐ型不純物濃度を有している。このｐ+注入領域ＥＳＤは、第１のｎ-高圧用不純物領域ＨＮＤＦに取り囲まれたｎ+ドレイン領域ＤＲの下端中央部ＬＣと接している。このため図１５（Ｂ）の領域３における不純物濃度分布は、図１６に示すようにｐ+注入領域ＥＳＤの形成位置において１×１０17ｃｍ-3程度のボロンのピーク濃度を有している。
【００４５】
このｐ+注入領域ＥＳＤの配置により、ｐ+注入領域ＥＳＤとｎ+ドレイン領域ＤＲとのｐｎ接合部付近におけるｐ型不純物濃度の変化が急峻となる。これによりｐ+注入領域ＥＳＤとｎ+ドレイン領域ＤＲとの間の耐圧が低くなり、この領域３でアバランシェ降伏が生じやすくなっている。
【００４６】
また図１５（Ａ）に示すようにｐ型高圧用不純物領域ＨＰＤＦは矩形の枠状の平面形状を有している。これにより図１５（Ｂ）に示すようにｐ型高圧用不純物領域ＨＰＤＦはｐ+ガードリング領域ＧＲの下端全体に接しており、ｐ+ガードリング領域ＧＲの下端はｐ型ウエル領域ＨＰＷに接していない。このため、図１５（Ｂ）における領域５および６のそれぞれは図１７および図１８に示すように、ｐ型高圧用不純物領域ＨＰＤＦの形成位置において１×１０17ｃｍ-3程度のボロン濃度を有している。
【００４７】
なお図１５（Ｂ）の領域６における不純物濃度分布（図１７）は図３に示す本実施の形態の半導体装置の領域７における不純物濃度分布と実質的に同じである。
【００４８】
このｐ型高圧用不純物領域ＨＰＤＦの配置により、サージの入力時に第１のｎ-高圧用不純物領域ＨＮＤＦからｐ+ガードリング領域ＧＲへ空乏層が到達しにくくなる。これにより、この領域５で耐圧が高くなり、アバランシェ降伏が生じにくくなっている。
【００４９】
上記により図１５〜図１８に示す比較例の各領域の耐圧は図１９に示すようになっている。図１９を参照して、領域１、２、４および３の順で耐圧が低くなっている。領域３は比較例のＥＳＤ保護素子の中で最も耐圧が低く、かつ比較例の半導体装置の定格電圧よりも高い耐圧を有している。
【００５０】
なお、比較例のこれ以外の構成については図２〜図４に示した本実施の形態の半導体装置の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００５１】
上記の比較例のようにｐ+注入領域ＥＳＤを配置することによってサージ入力時に領域３で最初に降伏を生じさせることでＥＳＤ保護素子内の横型ｎｐｎ寄生バイポーラトランジスタを動作させて、他の回路を保護することもできる。しかし、この比較例の構成においてはｐ+注入領域ＥＳＤを形成する必要があり、ｐ+注入領域ＥＳＤ注入のための専用のマスクが必要となり、マスク数が増加するとともに、製造工程も煩雑となる。
【００５２】
これに対して図２〜図４に示す本実施の形態の半導体装置では、第１のｎ-高圧用不純物領域ＨＮＤＦに取り囲まれたｎ+ドレイン領域ＤＲの下端中央部ＬＣの全体がｐ型ウエル領域と接している。つまり本実施の形態の半導体装置は、比較例のようなｐ+注入領域ＥＳＤを有していない。このため、ｐ+注入領域ＥＳＤの注入のための専用のマスクは不要となり、マスク数が増加することも抑えられ、製造工程も簡易となる。
【００５３】
また本実施の形態では、図２に示すようにｐ型高圧用不純物領域ＨＰＤＦが矩形の枠状の１辺の切り取ったような平面形状を有しているが、このような平面形状はマスクを追加せずともマスクのパターン形状を変更することで得ることができる。このため、この点においても本実施の形態では、マスクの増加や製造工程の煩雑さは生じない。
【００５４】
また本実施の形態では、図２に示すようにｐ型高圧用不純物領域ＨＰＤＦが矩形の枠状の１辺の切り取ったような平面形状を有しているため、ｐ+ガードリング領域ＧＲの下端の一部がｐ型ウエル領域ＨＰＷに接することになる。これにより図３に示すように、この部分でサージの入力時に第１のｎ-高圧用不純物領域ＨＮＤＦからｐ+ガードリング領域ＧＲへ空乏層が到達しやすくなり、この領域５で耐圧が低くなり、アバランシェ降伏が生じやすくなる。このように本実施の形態においては、比較例のようにｐ+注入領域ＥＳＤを追加で設けなくとも、アバランシェ降伏の生じやすい箇所（領域５）を作ることができ、トリガー電圧を低く設定できるため、他の回路をＥＳＤ保護素子によって適切に保護することができる。
【００５５】
また本発明者らは、本実施の形態の構成において、図３に示すようにｐ+ガードリング領域ＧＲのｎ+ドレイン領域ＤＲ側の端部Ｓ１と第１のｎ-高圧用不純物領域ＨＮＤＦのｐ+ガードリング領域ＧＲ側の端部との間の距離Ｌを変えたときの耐圧の変化を調べた。その結果を図２１に示す。
【００５６】
なお距離Ｌの測定においては、図３に示すようにｐ+ガードリング領域ＧＲのｎ+ドレイン領域ＤＲ側の端部近傍に位置する素子分離構造ＦＩの端部Ｓ１を、上記の「ｐ+ガードリング領域ＧＲのｎ+ドレイン領域ＤＲ側の端部」とみなした。また図８に示すように第１のｎ-高圧用不純物領域ＨＮＤＦの不純物濃度分布とｐ型ウエル領域ＨＰＷの不純物濃度分布との交点Ｓ２を、上記の「第１のｎ-高圧用不純物領域ＨＮＤＦのｐ+ガードリング領域ＧＲ側の端部」とみなした。また距離Ｌは、半導体基板ＳＵＢの主表面に沿う方向の長さである。
【００５７】
図２１を参照して、本実施の形態の構成においては、上記の距離Ｌを減少させていくと、距離Ｌが２μｍから耐圧（ブレークダウン・ボルテージＢＶ）が低下することが分かった。また距離Ｌが１μｍになると、耐圧が低下前の耐圧（距離Ｌが２．５μｍ以上での耐圧）のほぼ半分の３５〜４０Ｖ程度になることがわかった。また距離Ｌが０．５μｍになると耐圧は２０〜２５Ｖ程度になることもわかった。
【００５８】
上記より、距離Ｌは２μｍ以下であることが好ましく、１μｍ以下であることがより好ましい。またＥＳＤ保護素子を中〜高耐圧（２０Ｖ超え）で使用する場合には、距離Ｌは０．５μｍ以上であることが好ましい。
【００５９】
次に、上記の知見に基づく本実施の形態の変形例の構成について図２２（Ａ）、（Ｂ）および図２３を用いて説明する。
【００６０】
上記の図２１の知見に基づけば、上記距離Ｌは２μｍ以下であることが好ましい。このため、図２２（Ａ）、（Ｂ）に示すように、ｐ+ガードリング領域ＧＲ下のｐ型高圧用不純物領域ＨＰＤＦを完全に省いた場合には、ｐ+ガードリング領域ＧＲを第１のｎ-高圧用不純物領域ＨＮＤＦ側に近づけることができる。この構成においては、ｐ+ガードリング領域ＧＲの下端の全体がｐ型ウエル領域ＨＰＷと接している。
【００６１】
この場合、ゲート電極ＧＥ付近のｐ+ガードリング領域ＧＲの部分を除いて、ｐ+ガードリング領域ＧＲの他の部分を第１のｎ-高圧用不純物領域ＨＮＤＦ側に近づけることができる。具体的には図２２（Ａ）の平面視において、第１のｎ-高圧用不純物領域ＨＮＤＦの周囲３方の各々とｐ+ガードリング領域ＧＲとの距離ＤＡ、ＤＢ、ＤＣを２μｍ以下に近づけることができる。この結果、ＥＳＤ保護素子の平面レイアウトにおける図中横方向の寸法を、図１５（Ａ）に示す比較例の寸法Ｗ１よりも小さい寸法Ｗ２にすることができる。
【００６２】
なお、変形例のこれ以外の構成については図２〜図４に示した本実施の形態の半導体装置の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００６３】
図２３に示すように変形例のＥＳＤ保護素子を複数個行列状に平面に配置した場合には、図２４に示すように比較例の保護素子を複数個行列状に配置した場合よりも横方向の寸法を小さくすることができる。このように上記の変形例によれば、ＥＳＤ保護素子の平面占有面積を縮小することが可能となる。
【００６４】
上記においてはＥＳＤ保護素子としてＧＧｎＭＯＳトランジスタについて説明したが、ゲート絶縁膜ＧＩはシリコン酸化膜に限られず絶縁膜であればよいため、ＥＳＤ保護素子はＧＧｎＭＩＳ（Metal Insulator Semiconductor）トランジスタであってもよい。
【００６５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６６】
本発明は、入出力端子に接続された回路と、その回路をサージから保護するために入出力端子およびＧＮＤ線の間に電気的に接続された保護素子とを有する半導体装置に特に有利に適用され得る。
【符号の説明】
【００６７】
ＣＬ  絶縁膜、ＣＲ  コンタクト、ＤＲ  ｎ+ドレイン領域、ＦＩ  素子分離構造、ＧＤ  ＧＮＤ線、ＧＥ  ゲート電極、ＧＩ  ゲート酸化膜、ＧＲ  ｐ+ガードリング領域、ＨＮＤＦ  ｎ-高圧用不純物領域、ＨＰＤＦ  ｐ型高圧用不純物領域、ＨＰＷ  ｐ型ウエル領域、ＩＯＴ  入出力端子、ＬＣ  下端中央部、ＬＯ  下端外側部、Ｒ１  抵抗、Ｒ２  配線抵抗、ＳＲ  ｎ+ソース領域、ＳＵＢ  半導体基板、ＳＵＲ  ｐ型領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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