(57)【要約】【課題】従来のゲートラスト法の問題点を解決し、さらなる微細化に対応できるゲート構造を実現する。【解決手段】半導体領域１０１上から、ダミーゲート構造を除去してリセス１０７ａを形成した後、リセス１０７ａの底部の半導体領域１０１の表面上に界面層１０８を形成する。次に、界面層１０８上及びリセス１０７ａの側壁上に高誘電率絶縁膜１０９を形成すした後、リセス１０７ａ内部の高誘電率絶縁膜１０９上に、ゲート電極の少なくとも一部となる金属含有膜１１０を形成する。界面層１０８上に形成されている部分の高誘電率絶縁膜１０９の厚さは、リセス１０７ａの側壁上に形成されている部分の高誘電率絶縁膜１０９の厚さよりも厚い。【選択図】図２
2012119356.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域上に形成されたリセスと、
前記リセス底部の前記半導体領域の表面上に形成された界面層と、
前記界面層上及び前記リセスの側壁上に形成された高誘電率絶縁膜と、
前記リセス内部の前記高誘電率絶縁膜上に形成され、且つゲート電極の少なくとも一部となる金属含有膜とを備え、
前記界面層上に形成されている部分の前記高誘電率絶縁膜の厚さは、前記リセスの前記側壁上に形成されている部分の前記高誘電率絶縁膜の厚さよりも厚いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記界面層はシリコン酸化膜からなることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記高誘電率絶縁膜を構成する金属は、ハフニウム、ジルコニウム、チタン、アルミニウム、イットリウム、ランタン及びその他の希土類元素からなる元素群から選ばれた単体金属、又は前記元素群から選ばれた２つ以上の金属からなる合金であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記トランジスタは、ｐ型ＭＩＳＦＥＴであり、
前記金属含有膜は、白金、パラジウム、ルテニウム若しくはその他の貴金属、又はチタン、タンタル、タングステン若しくはニッケルの窒化物を含むことを特徴とする半導体装置。
【請求項５】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記トランジスタは、ｎ型ＭＩＳＦＥＴであり、
前記金属含有膜は、ハフニウム、ジルコニウム、チタン、タンタル及びアルミニウムからなる元素群から選ばれた単体金属、前記元素群から選ばれた２つ以上の金属からなる合金、又は前記元素群から選ばれた金属の窒化物若しくは炭化物を含むことを特徴とする半導体装置。
【請求項６】
半導体領域上に、ダミーゲート構造を用いてトランジスタを形成する工程と、
前記ダミーゲート構造を除去してリセスを形成する工程と、
前記リセスの底部の前記半導体領域の表面上に界面層を形成する工程と、
前記界面層上及び前記リセスの側壁上に高誘電率絶縁膜を形成する工程と、
前記リセス内部の前記高誘電率絶縁膜上に、ゲート電極の少なくとも一部となる金属含有膜を形成する工程とを備え、
前記界面層上に形成されている部分の前記高誘電率絶縁膜の厚さは、前記リセスの前記側壁上に形成されている部分の前記高誘電率絶縁膜の厚さよりも厚いことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記高誘電率絶縁膜を形成する工程において、垂直異方性を持つ堆積法を用いることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記垂直異方性を持つ堆積法として、ＰＶＤ法を用いることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記ＰＶＤ法は、イオン化金属プラズマＰＶＤ法、自己イオン化プラズマＰＶＤ法、コリメートスパッタ法、又はロングディスタンススパッタ法であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７〜９のいずれか１項に記載の半導体装置の製造方法において、
前記高誘電率絶縁膜を形成する工程において、前記高誘電率絶縁膜を構成する金属からなる膜を前記垂直異方性を持つ堆積法を用いて堆積した後、前記金属からなる膜に対して酸化処理を行うことにより、前記高誘電率絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記金属からなる膜の堆積を非酸化性雰囲気中で行うことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０又は１１に記載の半導体装置の製造方法において、
前記酸化処理を酸素ラジカルを用いて行うことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法において、
前記酸化処理は、５００℃未満の温度で行われることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０〜１３のいずれか１項に記載の半導体装置の製造方法において、
前記酸化処理を行った後、６００℃未満の温度でアニールを行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、高誘電率材料からなるゲート絶縁膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、金属−絶縁物−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）の微細化が進められている。
【０００３】
ところが、ＭＩＳＦＥＴの微細化に伴い、ゲート絶縁膜の薄膜化を進めると、トンネル現象に起因するゲートリーク電流の増大、及びポリシリコンゲート電極の空乏化の影響が顕著になり、オン電流の確保、ひいてはＭＩＳＦＥＴの動作速度の維持及び向上が難しくなってきた。
【０００４】
この問題を解決するために、ゲート絶縁膜として、従来用いられているシリコン酸化膜に代えて、より誘電率が高い絶縁膜（高誘電率絶縁膜：high-k膜）、例えばハフニウム酸化膜（ＨｆＯ2 ）等を用いると共に、ゲート電極材料として、従来用いられているポリシリコンに代えて、金属含有材料を用いることが検討されている。このように、ゲート絶縁膜としてhigh-k膜を用いると共にゲート電極材料として金属含有材料を用いることにより、ゲート絶縁膜の物理的な膜厚を大きくしながら、酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を低減できると共に、ゲート電極の空乏化を抑えて、反転層厚さ（Tinv）を低減できる。すなわち、ゲート絶縁膜の電気的な膜厚の薄膜化を進めることができる。ここで、酸化膜換算膜厚ＥＯＴとは、酸化シリコンと異なる比誘電率を持つ誘電体からなる膜の厚さを、酸化シリコンの比誘電率を用いて換算した値を意味する。
【０００５】
ところで、high-k膜からなるゲート絶縁膜（high-kゲート絶縁膜）とシリコン基板との間には、通常、主にシリコン酸化膜からなる界面層が形成される。この界面層の誘電率は、high-k膜と比べて低いため、界面層が形成されると、界面層を含むゲート絶縁膜全体としての実効的な比誘電率が下がってしまう。このため、酸化膜換算膜厚ＥＯＴ低減の観点からは、界面層の厚さを極力抑える必要がある。他方、high-k材料はキャリアの散乱因子となるため、この界面層は、ゲート絶縁膜を構成するhigh-k材料をチャネルから隔てることによって移動度を確保する働きを有する。
【０００６】
以上に説明したように、ＥＯＴと移動度とは界面層を介してトレードオフの関係にあり、界面層の厚さ及び誘電率の制御は、ＭＩＳＦＥＴの今後の微細化において非常に重要な課題となっている。
【０００７】
また、high-kゲート絶縁膜を用いた場合、high-kゲート絶縁膜とゲート電極との界面での反応に起因して、トランジスタ動作時の閾値電圧Ｖｔの絶対値が大きくなってしまうという問題が生じる。この問題の詳細は現在のところ明らかにはなっていないが、ソース／ドレイン活性化処理等の高温プロセスにゲート構造がさらされる結果、ゲート電極材料とゲート絶縁膜材料とが反応してしまい、ゲート電極材料の実効的な仕事関数が変化してしまうということが報告されている。この現象は、フェルミ・レベル・ピニング現象と呼ばれている。
【０００８】
このフェルミ・レベル・ピニング現象に対して、適正な閾値電圧Ｖｔを得る方法として、ゲートラスト法が開示されている（非特許文献１、特許文献１等参照）。
【０００９】
図３（ａ）〜（ｅ）は、ゲートラスト法を用いた従来の半導体装置の製造方法の各工程を示す断面図である。
【００１０】
まず、図３（ａ）に示すように、ウェル領域２が形成されたシリコン基板１上に、ダミーゲート構造として、シリコン酸化膜からなるゲート絶縁膜３とポリシリコンからなるゲート電極４とを順次形成する。続いて、ウェル領域２におけるゲート電極４の両側にエクステンション領域６Ａを形成した後、ゲート電極４の両側面上に絶縁性サイドウォールスペーサ５を形成し、その後、ウェル領域２におけるゲート電極４及び絶縁性サイドウォールスペーサ５の両側にソース／ドレイン領域６Ｂを形成する。続いて、エクステンション領域６Ａ及びソース／ドレイン領域６Ｂの注入不純物を活性化するための高温熱処理を行った後、ゲート電極４を覆うようにシリコン基板１上に層間絶縁膜７を形成し、その後、ゲート電極４の頂部が露出するように層間絶縁膜７を平坦化する。
【００１１】
次に、図３（ｂ）に示すように、ダミーゲート構造を構成するゲート電極４及びゲート絶縁膜３を除去してリセス７ａを形成する。続いて、図３（ｃ）に示すように、リセス７ａ底部のシリコン基板１の表面上に、シリコン酸化膜からなる界面層８を形成した後、界面層８上、リセス７ａの側壁上及び層間絶縁膜７上にhigh-k膜９’を形成する。
【００１２】
次に、図３（ｄ）に示すように、リセス７ａが埋まるようにhigh-k膜９’上に金属含有膜１０’を形成した後、図３（ｅ）に示すように、リセス７ａからはみ出た金属含有膜１０’及びhigh-k膜９’を除去する。これにより、リセス７ａ内部に界面層８及びhigh-kゲート絶縁膜９を挟んで金属含有ゲート電極１０が形成される。
【００１３】
以上に説明した方法によると、high-kゲート絶縁膜９及び金属含有ゲート電極１０は、ソース／ドレイン活性化処理等の高温プロセスを受けていないため、フェルミ・レベル・ピニング現象の影響を全く受けていない。また、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴのそれぞれに応じて、バンドエッジ（価電子帯／伝導帯）付近の適切な仕事関数を持った異種金属を含むゲート電極をダミーゲート電極と置換することが容易になる。
【００１４】
尚、前述の従来の方法においては、ダミーゲート構造を取り除いた後に残るアスペクト比の高いリセス７ａ内にhigh-kゲート絶縁膜９を形成する必要があるので、high-k膜９’の堆積方法としては、ＡＬＤ（atomic layer deposition）法などの被覆性に優れた堆積方法が用いられている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特表２００８−５１５１９０号公報
【非特許文献】
【００１６】
【非特許文献１】P. Packan他、High Performance 32nm Logic Technology Featuring 2nd Generation High-k + Metal Gate Transistors、IEDM Tech. Dig. 、2009年、p.659-662
【発明の概要】
【発明が解決しようとする課題】
【００１７】
非特許文献１や特許文献１等に開示されている従来のゲートラスト法においては、金属含有ゲート電極、high-kゲート絶縁膜及びバリア層（high-kゲート絶縁膜と金属含有ゲート電極との間に形成されることのあるＴｉＮ層等）が高温プロセスを経ていないため、金属含有ゲート電極にバンドエッジ付近の仕事関数を容易に持たせることができる。
【００１８】
しかしながら、前述のように、high-kゲート絶縁膜となるhigh-k膜を、アスペクト比の高いリセス内に堆積する必要から、ＡＬＤ法などの被覆性に優れた堆積法を用いてhigh-k膜を形成している。このため、図３（ｃ）に示すように、実質的にゲート絶縁膜として機能するリセス底部のhigh-k膜に加えて、リセス側壁のhigh-k膜がリセス底部のhigh-k膜と同等の膜厚で堆積されてしまう。このリセス側壁のhigh-kゲート絶縁膜によってリセスのアスペクト比がさらに高くなってしまう結果、図３（ｄ）に示す金属含有膜堆積工程においては、リセス開口部にオーバーハングが生じたり、リセス埋め込み時にボイドが発生したりするという問題が生じやすい。尚、特許文献１に開示されている従来のゲートラスト法においては、随時エッチバックを併用することにより、リセス開口部付近に堆積された金属含有膜を除去し、それによって、金属含有膜の埋め込み不良を防止している。
【００１９】
また、リセス側壁上に形成されたhigh-kゲート絶縁膜は、トランジスタ構造上不要であるばかりではなく、ゲート−ソース／ドレイン間の寄生容量を増大させたり、リセス内のゲート電極断面積を減少させてゲート電極の抵抗を増大させたりするという問題を生じさせる。これらの問題は、微細化の進展、つまり、ゲート長の減少に伴って、一層顕在化することが容易に予想できる。例えば、high-kゲート絶縁膜の厚さは現在２ｎｍ程度であるが、リセス側壁上にもこの厚さでhigh-kゲート絶縁膜が堆積されると、ゲート長３０ｎｍの世代では、high-kゲート絶縁膜がリセス内部の断面積の１０％以上を占めてしまうことになる。
【００２０】
以上に述べたように、従来のゲートラスト法では、ゲート長の減少に伴ってリセスのアスペクト比が増大するため、金属含有膜によるリセスの埋め込みが困難になると共にゲート−ソース／ドレイン間の寄生容量及びゲート電極の抵抗が増大してしまう。
【００２１】
そこで、本発明は、前述の従来のゲートラスト法の問題点を解決し、さらなる微細化に対応できるゲート構造を実現することを目的とする。
【課題を解決するための手段】
【００２２】
前記の目的を達成するために、本願発明者らは、high-k膜の堆積において、コンフォーマリティの高い、つまり等方性を持つＡＬＤ法等に代えて、高い垂直異方性を持つ堆積方法を用いることに想到した。これにより、ダミーゲート構造除去後のリセス側壁上でのhigh-k膜の堆積を抑制し、それによって、リセス底面上にhigh-k膜が均一に、且つゲート絶縁膜として必要十分な膜厚だけ堆積された構造を実現することができる。言い換えると、ボトムカバレッジのよいhigh-k膜を用いたゲートラスト法によってゲート構造を実現することができる。従って、high-k膜形成後のリセスのアスペクト比の増大を緩和することができるため、金属含有膜によるリセスの埋め込みが容易になるので、ボイドのない微細な金属含有ゲート電極を得ることができる。また、リセス側壁上に形成されるhigh-k膜を薄くすることができるので、ゲート−ソース／ドレイン間の寄生容量やゲート電極の抵抗の増大を緩和することができる。
【００２３】
すなわち、本発明に係る半導体装置は、半導体領域上に形成されたリセスと、前記リセス底部の前記半導体領域の表面上に形成された界面層と、前記界面層上及び前記リセスの側壁上に形成された高誘電率絶縁膜と、前記リセス内部の前記高誘電率絶縁膜上に形成され、且つゲート電極の少なくとも一部となる金属含有膜とを備え、前記界面層上に形成されている部分の前記高誘電率絶縁膜の厚さは、前記リセスの前記側壁上に形成されている部分の前記高誘電率絶縁膜の厚さよりも厚い。
【００２４】
本発明に係る半導体装置によると、界面層上の高誘電率絶縁膜（high-k膜）の厚さは、リセス側壁上のhigh-k膜の厚さよりも厚いため、言い換えると、リセス側壁上のhigh-k膜の厚さが薄いため、high-k膜形成後のリセスのアスペクト比の増大を緩和することができる。このため、金属含有膜によるリセスの埋め込みが容易になるので、ボイドのない微細な金属含有ゲート電極を得ることができる。また、リセス側壁上のhigh-k膜の厚さが薄いため、ゲート−ソース／ドレイン間の寄生容量やゲート電極の抵抗の増大を緩和することができる。従って、さらなる微細化に対応できるゲート構造を実現することができる。
【００２５】
本発明に係る半導体装置において、前記界面層はシリコン酸化膜から構成されていてもよい。
【００２６】
本発明に係る半導体装置において、前記高誘電率絶縁膜を構成する金属は、ハフニウム、ジルコニウム、チタン、アルミニウム、イットリウム、ランタン及びその他の希土類元素からなる元素群から選ばれた単体金属、又は前記元素群から選ばれた２つ以上の金属からなる合金であってもよい。
【００２７】
本発明に係る半導体装置において、前記トランジスタは、ｐ型ＭＩＳＦＥＴであり、前記金属含有膜は、白金、パラジウム、ルテニウム若しくはその他の貴金属、又はチタン、タンタル、タングステン若しくはニッケルの窒化物を含んでいてもよい。
【００２８】
本発明に係る半導体装置において、前記トランジスタは、ｎ型ＭＩＳＦＥＴであり、前記金属含有膜は、ハフニウム、ジルコニウム、チタン、タンタル及びアルミニウムからなる元素群から選ばれた単体金属、前記元素群から選ばれた２つ以上の金属からなる合金、又は前記元素群から選ばれた金属の窒化物若しくは炭化物を含んでいてもよい。
【００２９】
本発明に係る半導体装置の製造方法は、半導体領域上に、ダミーゲート構造を用いてトランジスタを形成する工程と、前記ダミーゲート構造を除去してリセスを形成する工程と、前記リセスの底部の前記半導体領域の表面上に界面層を形成する工程と、前記界面層上及び前記リセスの側壁上に高誘電率絶縁膜を形成する工程と、前記リセス内部の前記高誘電率絶縁膜上に、ゲート電極の少なくとも一部となる金属含有膜を形成する工程とを備え、前記界面層上に形成されている部分の前記高誘電率絶縁膜の厚さは、前記リセスの前記側壁上に形成されている部分の前記高誘電率絶縁膜の厚さよりも厚い。
【００３０】
本発明に係る半導体装置の製造方法によると、ダミーゲート構造を除去してなるリセスの内部に高誘電率絶縁膜（high-k膜）を形成する際に、リセス底部の界面層上に形成されている部分のhigh-k膜の厚さを、リセス側壁上に形成されている部分のhigh-k膜の厚さよりも厚くする。言い換えると、リセス側壁上のhigh-k膜の厚さを薄くする。このため、high-k膜形成後のリセスのアスペクト比の増大を緩和できる結果、金属含有膜によるリセスの埋め込みが容易になるので、ボイドのない微細な金属含有ゲート電極を得ることができる。また、リセス側壁上のhigh-k膜の厚さを薄くするため、ゲート−ソース／ドレイン間の寄生容量やゲート電極の抵抗の増大を緩和することができる。従って、さらなる微細化に対応できるゲート構造を実現することができる。
【００３１】
本発明に係る半導体装置の製造方法において、前記高誘電率絶縁膜を形成する工程において、垂直異方性を持つ堆積法を用いてもよい。このようにすると、ボトムカバレッジのよいhigh-k膜を用いたゲートラスト法によってゲート構造を実現することができるので、high-k膜形成後のリセスのアスペクト比の増大を確実に緩和することができる。ここで、垂直異方性を持つ堆積法として、例えばＰＶＤ（physical vapor deposition）法を用いてもよい。特に、高い垂直異方性を持つ堆積法として、ボトムカバレッジ性の高いＰＶＤ法、例えば、イオン化金属プラズマ（Ionized Metal Plasma（ＩＭＰ））ＰＶＤ法、自己イオン化プラズマ（Self Ionized Plasma（ＳＩＰ））ＰＶＤ法、コリメートスパッタ（Collimation Sputter）法、又はロングディスタンススパッタ（Long Distance Sputter）法等を用いてもよい。これらのＰＶＤ法においては、イオン化されたスパッタ粒子の指向性、又はスリット若しくは遠距離を利用したスパッタ粒子の直進性を利用している。
【００３２】
また、本発明に係る半導体装置の製造方法において、前記高誘電率絶縁膜を形成する工程において、前記高誘電率絶縁膜を構成する金属からなる膜を前記垂直異方性を持つ堆積法を用いて堆積した後、前記金属からなる膜に対して酸化処理を行うことにより、前記高誘電率絶縁膜を形成してもよい。
【００３３】
ところで、high-k膜は、例えばＨｆなどの金属材料の高誘電率酸化膜であるが、このようなhigh-k膜を直接堆積するために、スパッタターゲットなどの出発原料に高誘電率酸化物を用いたり、又は雰囲気ガスとして酸素を導入した場合、高エネルギー又は高活性を持つ酸素が供給される。その結果、high-k膜堆積と同時に下地の半導体領域（例えばシリコン基板）の酸化が進行するため、酸化膜換算膜厚ＥＯＴの増大を招きかねない。
【００３４】
それに対して、前述のように、本発明に係る半導体装置の製造方法において、垂直異方性を持つ堆積法を用いて、high-k膜材料となる金属を金属状態のまま堆積した後、当該金属に対して別途酸化処理を行ってhigh-k膜を形成した場合には、high-k膜形成時における下地の半導体領域の酸化、つまり酸化膜換算膜厚ＥＯＴの増大を抑制することができる。すなわち、制御性の高いゲートラスト法によってゲート構造を実現することができる。この場合、前記金属からなる膜の堆積を非酸化性雰囲気中で行うと、酸化膜換算膜厚ＥＯＴの増大をより確実に抑制することができる。また、前記酸化処理を酸素ラジカルを用いて行うと、酸素イオンを用いた場合と比較してhigh-k膜のダメージを低減できる共に、比較的低温（例えば５００℃未満の温度）で酸化処理を行えるので、既に形成されているシリサイド領域への影響を防止することができる。さらに、前記酸化処理を行った後、６００℃未満の温度でアニールを行うと、既に形成されているシリサイド領域への影響を防止しつつ、酸化処理後における酸素原子とhigh-k膜材料となる金属原子との結合性や均一性を向上させることができる。
【発明の効果】
【００３５】
本発明によると、従来のゲートラスト法の問題点を解決し、さらなる微細化に対応できるゲート構造を実現することができる。
【図面の簡単な説明】
【００３６】
【図１】図１（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２（ａ）〜（ｅ）は、実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｅ）は、従来の半導体装置の製造方法の各工程を示す断面図である。
【発明を実施するための形態】
【００３７】
以下、実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３８】
図１（ａ）〜（ｅ）及び図２（ａ）〜（ｅ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００３９】
まず、図１（ａ）に示すように、例えばシリコン（Ｓｉ）からなる基板１０１の上部に、例えばシャロウトレンチ分離（ＳＴＩ）からなる素子分離領域（図示省略）を選択的に形成することにより、ＭＩＳＦＥＴ形成領域（具体的には相補型ＭＩＳＦＥＴ（ＣＭＩＳＦＥＴ）形成領域）を形成する。続いて、イオン注入法により、ＣＭＩＳＦＥＴ形成領域の基板１０１中にウエル領域１０２（ｐ型ＭＩＳＦＥＴ形成領域にはｎ型ウエル領域、ｎ型ＭＩＳＦＥＴ形成領域にはｐ型ウエル領域）を形成する。続いて、基板１０１の表面に対して、例えば、公知の標準ＲＣＡ洗浄及び希釈フッ酸（ＨＦ）洗浄を順次行った後、その表面が清浄化された基板１０１に対して、例えば６００℃〜１０００℃程度の温度の酸素雰囲気中で熱処理を行う。これにより、ＣＭＩＳＦＥＴ形成領域の基板１０１上に、例えばシリコン酸化膜（ＳｉＯ2 膜）からなる絶縁膜１０３’が形成される。ここで、ダミーゲート絶縁膜となる絶縁膜１０３’として、例えば、ウエット処理によりケミカルなシリコン酸化膜又はＩＳＳＧ（In Situ Steam Generation）膜等を形成してもよい。続いて、絶縁膜１０３’上に、所望のゲート電極高さ（例えば６０〜８０ｎｍ程度の厚さ）を持ち且つ例えばアモルファスシリコンからなる導電膜１０４’をダミーゲート電極膜として形成する。
【００４０】
次に、図１（ｂ）に示すように、リソグラフィ技術によって形成したハードマスクやレジストマスク（図示省略）を用いて、例えば塩素ガス（Ｃｌ2 ）などを使用したドライエッチング又はウェットエッチングにより、導電膜１０４’及び絶縁膜１０３’をゲート電極形状にパターニングする。これにより、ＣＭＩＳＦＥＴ形成領域の基板１０１上にダミーゲート絶縁膜１０３を介してダミーゲート電極１０４が形成される。続いて、ダミーゲート電極１０４の両側面上にオフセットスペーサ（図示省略）を形成した後、ダミーゲート電極１０４及び当該オフセットスペーサをマスクとして、基板１０１の上部に対してイオン注入を行ってエクステンション領域１０６Ａを形成する。ここで、エクステンション領域１０６Ａを形成するためのイオン注入とは別に、ポケット領域を形成するためのイオン注入を行ってもよい。
【００４１】
次に、図１（ｃ）に示すように、ダミーゲート電極１０４の両側面上に前記オフセットスペーサを挟んで、例えば窒化シリコンからなるサイドウォールスペーサ１０５を形成する。続いて、ダミーゲート電極１０４、前記オフセットスペーサ及びサイドウォールスペーサ１０５をマスクとして、基板１０１の上部に対して再度イオン注入を行ってソース／ドレイン領域１０６Ｂを形成する。その後、エクステンション領域１０６Ａ及びソース／ドレイン領域１０６Ｂのそれぞれの注入ドーパントを活性化するために、例えば１０００℃以上の温度でアニールを行う。ここで、ｐ型ＭＩＳＦＥＴ形成領域には、それぞれｐ型のエクステンション領域１０６Ａ及びソース／ドレイン領域１０６Ｂが形成されると共に、ｎ型ＭＩＳＦＥＴ形成領域には、それぞれｎ型のエクステンション領域１０６Ａ及びソース／ドレイン領域１０６Ｂが形成される。以上に説明した工程によって、ダミーゲートトランジスタ構造が完成する。
【００４２】
次に、図示は省略しているが、ソース／ドレイン領域１０６Ｂの表面部をシリサイド化した後、図１（ｄ）に示すように、ダミーゲート電極１０４を覆うように、例えばプラズマＣＶＤ（chemical vapor deposition）法により、基板１０１上の全面にわたって、例えば酸化シリコンを主成分とする層間絶縁膜１０７を堆積する。
【００４３】
次に、図１（ｅ）に示すように、例えばＣＭＰ（chemical mechanical polishing）法又はドライエッチング法により、堆積した層間絶縁膜１０７に対して平坦化又はエッチバックを行って、ダミーゲート電極１０４の頂部を露出させる。
【００４４】
次に、図２（ａ）に示すように、例えば塩素ガス（Ｃｌ2 ）を主成分とするエッチングガスを用いたドライエッチング、又は、例えばテトラエチル水酸化アンモニウム（ＴＭＡＨ）を用いたウエットエッチング等により、シリコンからなるダミーゲート電極１０４を除去する。続いて、例えばフッ酸（ＨＦ）を用いたウエットエッチングにより、シリコン酸化膜（ＳｉＯ2 膜）からなるダミーゲート絶縁膜１０３を除去する。これによって、ダミーゲート構造は除去され、サイドウォールスペーサ１０５を側壁とし且つ基板１０１の表面を底面とするリセス１０７ａが形成される。
【００４５】
次に、図２（ｂ）に示すように、例えば、オゾン酸化を用いたウェット処理により、リセス１０７ａの底部の基板１０１の表面上に、例えばシリコン酸化膜（ＳｉＯ2 膜）からなる厚さ１ｎｍ程度の下地膜（界面層）１０８を形成する。ここで、界面層１０８として、例えば、熱処理によりシリコン熱酸化膜又はＩＳＳＧ膜等を形成してもよいが、当該熱処理は、前述のシリサイド化工程後に行われるので、当該熱処理の温度は６００℃程度未満に設定することが望ましい。
【００４６】
次に、リセス１０７ａの底部の界面層１０８上に高誘電率絶縁膜を形成するために、本実施形態においては、まず、図２（ｂ）に示すように、高誘電率絶縁膜材料となる金属、例えばハフニウム（Ｈｆ）からなる金属膜１１１を基板１０１上の全面にわたって形成する。すなわち、界面層１０８上、リセス１０７ａの側壁上、及び層間絶縁膜１０７上に金属膜１１１を形成する。ここで、高誘電率絶縁膜材料となる金属として、Ｈｆ、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ランタン（Ｌａ）及びその他の希土類元素からなる元素群から選ばれた単体金属、又は当該元素群から選ばれた２つ以上の金属からなる合金を用いてもよい。
【００４７】
金属膜１１１の堆積方法としては、アスペクト比の高い（例えばアスペクト比が１以上の）リセス１０７ａの底面に対するボトムカバレッジが良く、且つリセス１０７ａの側壁上への堆積を抑制できる方法が好ましい。言い換えると、コンフォーマリティの高い、つまり等方性を持つＡＬＤ法やＣＶＤ法などの堆積法は、金属膜１１１の堆積方法としては好ましくない。
【００４８】
すなわち、金属膜１１１の堆積方法としては、垂直異方性を持つ堆積法、例えばＰＶＤ法が好ましい。特に、高い垂直異方性を持つ堆積法として、ＤＣスパッタ法を基本とする堆積法、例えば、イオン化金属プラズマＰＶＤ法、自己イオン化プラズマＰＶＤ法、コリメートスパッタ法、又はロングディスタンススパッタ法等を用いることが好ましい。これらの堆積方法を用いることによって、界面層１０８上に形成されている部分の金属膜１１１の厚さを、リセス１０７ａの側壁上に形成されている部分の金属膜１１１の厚さよりも確実に厚くすることができる。
【００４９】
尚、出発材料として高誘電率金属酸化物スパッタターゲットを用いたり、又は雰囲気ガスとして酸素を導入すると共に、前述のような垂直異方性を持つ堆積法を用いることによって、高誘電率絶縁膜を直接堆積することも可能である。しかし、このようなプロセスにおいては、プラズマ中で活性化した酸素ラジカルや酸素イオンがシリコン領域をも酸化してしまい、下地膜（界面層）の厚さが必要以上に増大する懸念がある。そこで、本実施形態においては、例えばアルゴンを用いた非酸化性雰囲気（実質的に酸素を含まない雰囲気）中でスパッタ時間を制御することにより、例えば厚さ１ｎｍ程度の金属膜（高誘電率絶縁膜材料となる金属からなる膜）１１１を堆積し、その後、金属膜１１１に対して、後述する酸化処理を行うことにより、高誘電率絶縁膜を形成する。
【００５０】
次に、図２（ｃ）に示すように、高誘電率絶縁膜材料となる金属膜１１１に対して、例えば、主として酸素ラジカル１１２を含む雰囲気中で酸化処理を行う。このような雰囲気中での酸化処理により、金属膜１１１が酸化されて、ゲート絶縁膜となる高誘電率絶縁膜１０９’が基板１０１上の全面にわたって（つまり、界面層１０８上、リセス１０７ａの側壁上、及び層間絶縁膜１０７上に）形成される。ここで、界面層１０８上に形成されている部分の金属膜１１１の厚さが、リセス１０７ａの側壁上に形成されている部分の金属膜１１１の厚さよりも厚いため、界面層１０８上に形成されている部分の高誘電率絶縁膜１０９’の厚さは、リセス１０７ａの側壁上に形成されている部分の高誘電率絶縁膜１０９’の厚さよりも厚くなる。
【００５１】
尚、酸素ラジカル１１２の発生装置としては、例えばプラズマ発生装置やオゾン発生装置等を用いることができるが、高誘電率絶縁膜１０９’等が酸素イオン等のダメージを受けないように、酸素ラジカル１１２の発生装置と基板１０１との距離を十分にとったり、又は基板１０１の電位を制御する等の工夫を施すことが好ましい。
【００５２】
ところで、酸素原子や酸素分子を用いて金属膜を酸化して高誘電率絶縁膜を得るためには、数百℃以上の酸化性雰囲気中での熱処理が必要となる。それに対して、本実施形態のように、酸素ラジカルを用いる場合には、酸素ラジカルの化学反応性と比較的低温での熱拡散効果とを併用することが可能となるので、５００℃程度未満の処理温度でも、化学量論比の高誘電率絶縁膜を得ることができる。これにより、例えばソース／ドレイン領域１０６Ｂの表面部に形成されているシリサイド層への悪影響を防止しつつ、高誘電率絶縁膜１０９’を形成することができる。
【００５３】
また、本実施形態において、金属膜１１１の酸化処理後、つまり、高誘電率絶縁膜１０９’の形成後に、高誘電率絶縁膜１０９’における酸素原子と金属原子（高誘電率絶縁膜材料となる金属原子）との結合性や均一性を高めるために、後処理工程として、アニールを行ってもよい。但し、当該アニールの温度は、例えばソース／ドレイン領域１０６Ｂの表面部に形成されているシリサイド層への悪影響を防止するために、６００℃程度未満であることが望ましい。
【００５４】
次に、図２（ｄ）に示すように、リセス１０７ａが埋まるように高誘電率絶縁膜１０９’上の全面に金属含有膜１１０’を形成する。ここで、本実施形態のように、ＣＭＩＳＦＥＴを形成するためには、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴのそれぞれに応じて、バンドエッジ（価電子帯／伝導帯）付近の好適な仕事関数を持った異種金属を含むゲート電極を形成する必要がある。そのために、例えば、一導電型のＭＩＳＦＥＴのゲート電極となる金属含有膜を基板全面に堆積した後、適切なマスクを用いて、当該金属含有膜のうち反対導電型のＭＩＳＦＥＴの形成領域上に形成されている部分を選択的に除去し、その後、前記マスクを除去した後、反対導電型のＭＩＳＦＥＴのゲート電極となる別の金属含有膜を基板全面に堆積するなどのプロセスを用いてもよい。
【００５５】
尚、ｐ型ＭＩＳＦＥＴのゲート電極となる金属含有膜１１０’は、例えば、白金（Ｐｔ）、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）若しくはその他の貴金属、又はチタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）若しくはニッケル（Ｎｉ）の窒化物を含んでいてもよい。
【００５６】
また、ｎ型ＭＩＳＦＥＴのゲート電極となる金属含有膜１１０’は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）及びアルミニウム（Ａｌ）からなる元素群から選ばれた単体金属、前記元素群から選ばれた２つ以上の金属からなる合金、又は前記元素群から選ばれた金属の窒化物若しくは炭化物を含んでいてもよい。
【００５７】
また、金属含有膜１１０’の堆積方法としては、高誘電率絶縁膜１０９’の形成後もリセス１０７ａが高アスペクト比を持つことを考慮して、例えば、コンフォーマルに堆積可能なＡＬＤ法若しくはＣＶＤ法を用いてもよいし、又はボトムカバレッジのよい（つまり高い垂直異方性を持つ）ＰＶＤ法を用いてもよい。
【００５８】
最後に、図２（ｅ）に示すように、例えば、ＣＭＰ法による平坦化又はドライエッチング法によるエッチバックを行って、リセス１０７ａからはみ出た金属含有膜１１０’及び高誘電率絶縁膜１０９’を除去する。これにより、リセス１０７ａ内部に界面層１０８及び高誘電率ゲート絶縁膜１０９を挟んで金属含有ゲート電極１１０が形成され、ゲートラストトランジスタの基本構造が完成する。ここで、界面層１０８上に形成されている部分の高誘電率絶縁膜１０９’の厚さが、リセス１０７ａの側壁上に形成されている部分の高誘電率絶縁膜１０９’の厚さよりも厚いため、界面層１０８上に形成されている部分の高誘電率ゲート絶縁膜１０９の厚さは、リセス１０７ａの側壁上に形成されている部分の高誘電率ゲート絶縁膜１０９の厚さよりも厚くなる。
【００５９】
尚、本実施形態においては、リセス１０７ａが埋まるように金属含有ゲート電極１１０を形成した。しかし、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴのそれぞれの仕事関数を決定する各金属含有膜の厚さは、数ｎｍ〜十数ｎｍ程度あればよい。従って、このような薄い金属含有膜をリセス１０７ａ内に形成した後、当該金属含有膜上にリセス１０７ａが完全に埋まるように、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）若しくは銅（Ｃｕ）などからなる低抵抗金属膜、又はポリシリコン膜等を形成することによって、異なる材料からなる層が積層されたゲート電極を形成してもよい。
【００６０】
以上に説明したように、本実施形態によると、ダミーゲート構造を除去してなるリセス１０７ａの内部に高誘電率絶縁膜１０９’を形成する際に、リセス１０７ａの底部の界面層１０８上に形成されている部分の高誘電率絶縁膜１０９’の厚さを、リセス１０７ａの側壁上に形成されている部分の高誘電率絶縁膜１０９’の厚さよりも厚くする。言い換えると、ボトムカバレッジのよい高誘電率絶縁膜１０９’を形成することによって、リセス１０７ａの側壁上の高誘電率絶縁膜１０９’の厚さを薄くする。このため、高誘電率絶縁膜１０９’形成後のリセス１０７ａのアスペクト比の増大を緩和できる結果、金属含有膜１１０’によるリセス１０７ａの埋め込みが容易になるので、ボイドのない微細な金属含有ゲート電極１１０を得ることができる。また、リセス１０７ａの側壁上の高誘電率絶縁膜１０９’の厚さを薄くするため、ゲート−ソース／ドレイン間の寄生容量やゲート電極（本実施形態では金属含有ゲート電極１１０）の抵抗の増大を緩和することができる。従って、さらなる微細化に対応できるゲート構造を実現することができる。
【００６１】
尚、本実施形態において、シリコンからなる基板１０１上にＭＩＳＦＥＴを形成したが、これに代えて、他の半導体領域、例えば、ＳＯＩ（Semiconductor On Insulator）基板を構成する半導体領域上にＭＩＳＦＥＴを形成してもよい。
【産業上の利用可能性】
【００６２】
本発明に係る半導体装置及びその製造方法は、ゲート絶縁膜に高誘電率材料を用いた半導体装置において、ゲートラスト構造の課題である金属含有ゲート電極膜の埋め込みを容易にする等の効果を奏し、例えばＣＭＩＳ型の半導体装置及びその製造方法等に有用である。
【符号の説明】
【００６３】
１０１    基板
１０２    ウエル領域
１０３    ダミーゲート絶縁膜
１０３’  絶縁膜
１０４    ダミーゲート電極
１０４’  導電膜
１０５    サイドウォールスペーサ
１０６Ａ  エクステンション領域
１０６Ｂ  ソース／ドレイン領域
１０７    層間絶縁膜
１０７ａ  リセス
１０８    界面層
１０９    高誘電率ゲート絶縁膜
１０９’  高誘電率絶縁膜
１１０    金属含有ゲート電極
１１０’  金属含有膜
１１１    金属膜
１１２    酸素ラジカル
【図１】
2012119356.tif 000003
【図２】
2012119356.tif 000004
【図３】
2012119356.tif 000005