(57)【要約】【課題】メサ側面のリークが増大することを防止し、長期間にわたって安定的な半導体素子及びその製造方法を提供することを目的とする。【解決手段】半導体素子３０１は、基板１と、基板１上に複数のＩＩＩ−Ｖ族化合物半導体の層が積層された四角錐台状のメサ１５と、メサ１５の上面及び側面を覆うＩＩＩ−Ｖ族化合物半導体のパッシベーション層７と、を備える。メサ１５は、上面がＩＩＩ−Ｖ族化合物半導体の｛１００｝結晶面であり、側面がＩＩＩ−Ｖ族化合物半導体の｛１１０｝結晶面であることを特徴とする。【選択図】図２
2012209319.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に複数のＩＩＩ−Ｖ族化合物半導体の層が積層された四角錐台状のメサと、
前記メサの上面及び側面を覆うＩＩＩ−Ｖ族化合物半導体のパッシベーション層と、
を備える半導体素子。
【請求項２】
前記メサは、上面がＩＩＩ−Ｖ族化合物半導体の｛１００｝結晶面であり、側面がＩＩＩ−Ｖ族化合物半導体の｛１１０｝結晶面であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記パッシベーション層がＩｎＰであることを特徴とする請求項１又は２に記載の半導体素子。
【請求項４】
表面が｛１００｝結晶面であるＩＩＩ−Ｖ族化合物半導体の基板の前記表面上にマスク層を積層し、前記マスク層に前記基板の｛００１｝結晶面に平行な辺及び｛０１０｝結晶面に平行な辺で囲まれた四角形の開口部を形成する開口部形成工程と、
前記開口部に複数のＩＩＩ−Ｖ族化合物半導体の層を積層し、上面が｛１００｝結晶面且つ側面が｛１１０｝結晶面である四角錐台状のメサを形成するメサ構造形成工程と、
前記メサの上面及び側面をＩＩＩ−Ｖ族化合物半導体のパッシベーション層で覆うパッシベーション層形成工程と、
を順に行う半導体素子製造方法。
【請求項５】
前記パッシベーション層形成工程で形成するパッシベーション層がＩｎＰであることを特徴とする請求項４に記載の半導体素子製造方法。
【請求項６】
前記メサ構造形成工程及びパッシベーション層形成工程では、各層をＭＯＣＶＤで積層しており、前記メサ構造形成工程の成膜温度をパッシベーション層形成工程の成膜温度より高くすることを特徴とする請求項５に記載の半導体素子製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及び半導体素子製造方法に関するものである。
【背景技術】
【０００２】
高速の受光素子を作製する際には、帯域を制限する素子容量を減らすため、素子のサイズを小さくする必要がある。そのためＺｎ拡散、イオン注入、エッチングによるメサ形成等の様々な横方向構造制御手段が用いられている（例えば、特許文献１を参照。）。この内、エッチングだけで構造が作れるメサ型は、作製が容易であるため、広く用いられている。
【０００３】
図１は、具体的なメサ型のフォトダイオード（ＰＤ）の構造である。図１のような構造のＰＤは次のように形成する。ＩｎＰ基板１上にｎ−ＩｎＰコレクタ層２、ｎ−ＩｎＧａＡｓＰコンタクト層１３、ｉ−ＩｎＧａＡｓ光吸収層４、ｐ−ＩｎＧａＡｓ光吸収層５、ｐ−ＩｎＧａＡｓコンタクト層６を順にプレーナ成長させる。次にレジストマスクを用いてウエットエッチングでメサ構造を形成する。最後に、ｎ電極９及びｐ電極１０を形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１４７１７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、素子のメサ側面が剥き出しとなりチャネルが形成されるため、長時間使用するとメサ側面リークが増え、暗電流が増大するという課題があった。そこで、本発明は、前記課題を解決するために、メサ側面のリークが増大することを防止し、長期間にわたって安定的な半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る半導体素子は、メサの側面をパッシベーション層で覆うこととした。
【０００７】
具体的には、本発明に係る半導体素子は、基板と、前記基板上に複数のＩＩＩ−Ｖ族化合物半導体の層が積層された四角錐台状のメサと、前記メサの上面及び側面を覆うＩＩＩ−Ｖ族化合物半導体のパッシベーション層と、を備える。
【０００８】
本半導体素子は、メサ側面がパッシベーション層で覆われている。従って、本発明は、メサ側面のリークが増大することを防止し、長期間にわたって安定的な半導体素子を提供することができる。
【０００９】
本発明に係る半導体素子の前記メサは、上面がＩＩＩ−Ｖ族化合物半導体の｛１００｝結晶面であり、側面がＩＩＩ−Ｖ族化合物半導体の｛１１０｝結晶面であることを特徴とする。
【００１０】
本半導体素子は、表面が｛１００｝結晶面であるＩＩＩ−Ｖ族化合物半導体の基板の前記表面上にマスク層を積層し、前記マスク層に前記基板の｛００１｝結晶面に平行な辺及び｛０１０｝結晶面に平行な辺で囲まれた四角形の開口部を形成する開口部形成工程と、前記開口部に複数のＩＩＩ−Ｖ族化合物半導体の層を積層し、上面が｛１００｝結晶面且つ側面が｛１１０｝結晶面である四角錐台状のメサを形成するメサ構造形成工程と、前記メサの上面及び側面をＩＩＩ−Ｖ族化合物半導体のパッシベーション層で覆うパッシベーション層形成工程と、を順に行う半導体素子製造方法で製造することができる。
【００１１】
ＩＩＩ−Ｖ族化合物半導体は、製造条件で成長方向を制御できる。このため、メサを形成する層の半導体の成長方向を積層方向とすることで、半導体層を四角錐台状に積層することができる。また、パッシベーション層の半導体を全ての方向に均等成長させることで、パッシベーション層をメサ側面に容易に成長させることができる。従って、本発明は、メサ側面のリークが増大することを防止し、長期間にわたって安定的な半導体素子の製造方法を提供することができる。
【００１２】
本発明に係る半導体素子の前記パッシベーション層がＩｎＰであることを特徴とする。
【００１３】
ＩｎＰは、成長方向を温度で制御でき、パッシベーション層として容易にメサ側面に成長させることができる。具体的には、前記メサ構造形成工程及びパッシベーション層形成工程では、各層をＭＯＣＶＤ（有機金属気相成長法：ＭＯＣＶＤ：  Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で積層しており、前記メサ構造形成工程の成膜温度をパッシベーション層形成工程の成膜温度より高くする。
【発明の効果】
【００１４】
本発明は、メサ側面のリークが増大することを防止し、長期間にわたって安定的な半導体素子及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】従来の半導体素子を説明する断面図である。
【図２】（ａ）本発明に係る半導体素子を説明する上面図である。（ｂ）本発明に係る半導体素子を説明する断面図である。
【図３】本発明に係る半導体素子を説明する図である。
【図４】本発明に係る半導体素子の製造工程を説明する図である。
【発明を実施するための形態】
【００１６】
以下、具体的に実施形態を示して本発明を詳細に説明するが、本願の発明は以下の記載に限定して解釈されない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。
【００１７】
（実施形態１）
図２は、半導体素子３０１を説明する素子の模式図である。図２（ａ）は上面図であり、図２（ｂ）は断面図である。なお、本明細書では、基板１に対してｐ電極１０側を上側又は上方向とし、基板１からｐ電極１０の方向を縦方向、基板１に平行な方向を横方向として説明する。
【００１８】
半導体素子３０１は、基板１と、基板１上に複数のＩＩＩ−Ｖ族化合物半導体の層が積層された四角錐台状のメサ１５と、メサ１５の上面及び側面を覆うＩＩＩ−Ｖ族化合物半導体のパッシベーション層７と、を備える。
【００１９】
メサ１５は、上面がＩＩＩ−Ｖ族化合物半導体の｛１００｝結晶面であり、側面がＩＩＩ−Ｖ族化合物半導体の｛１１０｝結晶面であることを特徴とする。
【００２０】
例えば、基板１はＩｎＰ、ｎ形コレクタ層２はｎ−ＩｎＰ、ｎ形バッファ層３はｎ−ＩｎＰ、光吸収層４は低不純物濃度のＩｎＧａＡｓ、ｐ形光吸収層５はｐ−ＩｎＧａＡｓ、ｐ形コンタクト層６はＩｎＧａＡｓ、パッシベーション層７は低不純物濃度のＩｎＰ、ｎ形コンタクト層８はＩｎＧａＡｓＰである。また、電極９はｎ電極、電極１０はｐ電極、マスク１１は絶縁膜のＳｉＯ２である。
【００２１】
図４は、半導体素子３０１の製造方法を説明する図である。表面が｛１００｝結晶面であるＩＩＩ−Ｖ族化合物半導体の基板１の表面上にマスク層１１を積層し、マスク層１１に基板１の｛００１｝結晶面に平行な辺及び｛０１０｝結晶面に平行な辺で囲まれた四角形の開口部２１を形成する開口部形成工程（工程（１）〜（３））と、開口部２１に複数のＩＩＩ−Ｖ族化合物半導体の層（３，４，５，６）を積層し、上面が｛１００｝結晶面且つ側面が｛１１０｝結晶面である四角錐台状のメサ１５を形成するメサ構造形成工程（工程（４））と、メサ１５の上面及び側面をＩＩＩ−Ｖ族化合物半導体のパッシベーション層７で覆うパッシベーション層形成工程（工程（５））と、を順に行う
【００２２】
具体的には、まず、工程（１）で基板１の上にｎ形コレクタ層２，ｎ形コンタクト層８をプレーナ成長する。続いて工程（２）でマスク１１をスパッタ等で形成し、オリエンテーションフラット（ＯＦ）に対して４５°傾いた矩形の開口部２１をマスク１１に形成する。図３は、工程（２）で形成する開口部２１を説明する図である。図３でウエハ２３は基板１上にｎ形コンタクト層８とマスク１１を積層したものであり、表面の検証面は｛１００｝である。ウエハ２３にＨＦ系のウエットエッチング等で複数の開口部２１を形成する。開口部２１は矩形であり、各辺はＯＦに対して４５°の角度を持つように形成する。基板１の表面が｛１００｝結晶面であるとき、開口部２１の各辺は｛０１０｝結晶面又は｛００１｝結晶面に平行となる。
【００２３】
続いて工程（３）で開口部２１に現れているｎ形コンタクト層８をウエットエッチング等して除去する。そして、工程（４）で開口部２１内にｎ形バッファ層３，光吸収層４，ｐ形光吸収層５，及びｐ形コンタクト層６を順次成長する。このとき、ＩＩＩ−Ｖ族化合物半導体の成長方向が縦方向となるように成長条件を制御することで四角錐台状のメサとすることができる。例えば、温度を成長条件とすることができる。
【００２４】
開口部２１に形成される四角錐台状のメサの上面は｛１００｝結晶面となり、側面は｛１１０｝結晶面となる。｛１１０｝結晶面は、ＩＩＩ族原子とＶ族原子が等価に表面に現れている面であり、それぞれの原子から表面に１本のボンドが出ている。このため、｛１１０｝結晶面の成長速度は、成長温度に依存することになる。一方、縦方向の｛１００｝結晶面は、各原子から２本のボンドがでているため、成長速度はほとんど成長温度に依存せず、ＩＩＩ族の供給律速となる。
【００２５】
すなわち、高温の成長条件下（例えば、５８０−７００℃）では、｛１１０｝結晶面におけるＩＩＩ族原子へのＶ族原子吸着時間が短く、安定に滞在できず成長が連続しない。これは、ＩＩＩ族原子のボンドが１本のため、Ｖ族原子との結合が弱く、Ｖ族原子がすぐに再脱離するためである。従って、高温の成長条件下では、ＩＩＩ−Ｖ族化合物半導体は、メサの上面である｛１００｝結晶面方向（上方向）には成長するが、｛１１０｝結晶面のメサ側面方向（横方向）にはほとんど成長せず、四角錐台が形成されることになる。
【００２６】
続いてメサ１５表面にパッシベーション層７を形成するが、パッシベーション層７はメサ１５の側面にも成長させる必要がある。そこで、ＩＩＩ−Ｖ族化合物半導体の成長方向を上方向及び横方向に均等に成長するように成長条件を制御する。具体的には、工程（４）より低温でＩＩＩ−Ｖ族化合物半導体を成長させる。
【００２７】
低温の成長条件下（例えば、４８０−５８０℃）では、｛１１０｝結晶面におけるＩＩＩ族原子に安定してＶ族原子が吸着するため、次に吸着されるＩＩＩ族原子が３個のＶ族原子のボンドで固相に容易に取り込まれる。このため、ＩＩＩ−Ｖ族化合物半導体は横方向にも成長が連続する。従って、低温の成長条件下では、ＩＩＩ−Ｖ族化合物半導体は、縦方向及び横方向に均等に成長し、メサ１５の上面及び側面を覆うことができる。
【００２８】
このように、半導体素子３０１の製造方法は、この二つの成長条件を使い分け、縦方向に半導体層を成長後、ワイドギャップのＩｎＰを均等方向に成長させてメサ全体を覆うことができる。
【００２９】
最後に工程（５）で、マスク１１及びパッシベーション層７の所定位置をエッチングして電極（９，１０）を形成する。例えば、電極９は、Ｔｉ／Ｐｔ／Ａｕ（Ａｕが上）の３層構造とする。ｐ電極１０は、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ（Ａｕが上）の４層構造とする。
【００３０】
本実施形態では、ＯＦタイプのウエハを用いた場合の半導体素子の製造方法を説明したが、ノッチタイプのウエハを用いた場合も結晶面を考慮することで同様に半導体素子を製造することができる。
【符号の説明】
【００３１】
１：基板
２：ｎ形コレクタ層
３：ｎ形バッファ層
４：光吸収層
５：ｐ形光吸収層
６：ｐ形コンタクト層
７：パッシベーション層
８：ｎ形コンタクト層
９：ｎ電極
１０：ｐ電極
１１：マスク
１３：ｎ−ＩｎＧａＡｓＰコンタクト層
１５：メサ
２１：開口部
２３：ウエハ
３０１：半導体素子
【図１】
2012209319.tif 000003
【図２】
2012209319.tif 000004
【図３】
2012209319.tif 000005
【図４】
2012209319.tif 000006