(57)【要約】【課題】従来技術に比較してチップ面積を減少させ、正確な黒オフセットレベルの調整を実行することができる画像処理装置及び方法を提供する。【解決手段】主走査ライン期間に入力されるアナログ画像信号を増幅する増幅器２０２３と、増幅器２０２３からのアナログ画像信号をデジタル画像データにＡ／Ｄ変換するＡＤＣ２０２４Ｂと、ＡＤＣ２０２４Ｂからのデジタル画像データに基づいて、上記デジタル画像データに対して所望の黒オフセットレベルを得るように補正するためのデジタル補正値ＤＯＦＳを演算して上記デジタル画像データを補正するデジタルオフセット補正部２０２５Ｂとを備えた画像処理装置において、デジタルオフセット補正部２０２５Ｂは、デジタル補正値ＤＯＦＳが所定のしきい値ＴＨ１以上のとき、デジタル補正値ＤＯＦＳがしきい値ＴＨ１以下となるように減少させて更新した後、上記デジタル画像データに基づいてデジタル補正値ＤＯＦＳを演算する。【選択図】図１７
2012065115.tif 000002
【特許請求の範囲】
【請求項１】
主走査ライン期間において光電変換素子から入力されるアナログ画像信号を増幅して出力する増幅手段と、
上記増幅手段から入力されるアナログ画像信号をデジタル画像データにＡ／Ｄ変換して出力するＡ／Ｄ変換手段と、
上記Ａ／Ｄ変換手段から出力されるデジタル画像データに基づいてローパスフィルタ演算を行い、当該平均値に基づいて上記デジタル画像データに対して所望の黒オフセットレベルを得るように補正するためのデジタル補正値を演算し、当該デジタル補正値を用いて上記デジタル画像データに対して補正を行うデジタルオフセット補正手段とを備えた画像処理装置において、
上記デジタルオフセット補正手段は、上記デジタル補正値を所定のしきい値と比較し、上記デジタル補正値が当該しきい値以上のとき、上記デジタル補正値が上記しきい値以下となるように減少させて更新した後、上記デジタル画像データに基づいてローパスフィルタ演算を行いかつ上記デジタル補正値を演算することを特徴とする画像処理装置。
【請求項２】
上記主走査ライン期間は、
上記光電変換素子の有効画素ではあるが光学的にマスクされている画素に対応するアナログ画像信号が上記光電変換素子から入力されるＯＰＢ画素転送期間と、
上記光電変換素子の有効画素に対応するアナログ画像信号が上記光電変換素子から入力される有効画素転送期間と、
上記光電変換素子の有効画素以外の画素に対応するアナログ画像信号が上記光電変換素子から入力される空転送期間とを順に含むことを特徴とする請求項１記載の画像処理装置。
【請求項３】
上記デジタルオフセット補正手段は、上記空転送期間において、上記デジタル補正値を所定のしきい値と比較し、上記デジタル補正値が当該しきい値以上のとき、上記デジタル補正値が上記しきい値以下となるように減少させて更新した後、上記デジタル画像データに基づいてローパスフィルタ演算を行いかつ上記デジタル補正値を演算することを特徴とする請求項２記載の画像処理装置。
【請求項４】
上記デジタルオフセット補正手段は、上記有効画素転送期間において、上記デジタル補正値を所定のしきい値と比較し、上記デジタル補正値が当該しきい値以上のとき、上記デジタル補正値が上記しきい値以下となるように減少させて更新した後、上記空転送期間において、上記デジタル画像データに基づいてローパスフィルタ演算を行いかつ上記デジタル補正値を演算することを特徴とする請求項２記載の画像処理装置。
【請求項５】
上記デジタルオフセット補正手段による上記デジタル補正値の更新時の減少値に対応する第１のコードデータを第１のＤ／Ａ変換手段を用いてＤ／Ａ変換して上記光電変換素子から入力されるアナログ画像信号に加算して上記増幅手段に出力する第１の変換加算手段と、
入力される所定の第２のコードデータを第２のＤ／Ａ変換手段を用いてＤ／Ａ変換して上記増幅手段から入力されるアナログ画像信号に加算して上記Ａ／Ｄ変換手段に出力する第２の変換加算手段と、
上記第２のコードデータに基づいて上記第２の変換加算手段による加算値だけ又は当該加算値より所定値だけ減算した値だけ上記Ａ／Ｄ変換手段からのデジタル画像データから減算して上記デジタルオフセット補正手段に出力する制御減算手段と、
同一の製造プロセスで形成された基準電圧及び電流生成回路であって、上記第１のＤ／Ａ変換手段からの出力信号のダイナミックレンジを設定するための第１の基準電流と、上記第２のＤ／Ａ変換手段からの出力信号のダイナミックレンジを設定するための第２の基準電流と、上記Ａ／Ｄ変換手段への入力信号のダイナミックレンジを設定するための基準電圧とを発生する基準電圧及び電流生成回路とを備えたことを特徴とする請求項１〜４のうちのいずれか１つに記載の画像処理装置。
【請求項６】
増幅手段を用いて、主走査ライン期間において光電変換素子から入力されるアナログ画像信号を増幅して出力する増幅ステップと、
Ａ／Ｄ変換手段を用いて、上記増幅手段から入力されるアナログ画像信号をデジタル画像データにＡ／Ｄ変換して出力するＡ／Ｄ変換ステップと、
上記Ａ／Ｄ変換手段から出力されるデジタル画像データに基づいてローパスフィルタ演算を行い、当該平均値に基づいて上記デジタル画像データに対して所望の黒オフセットレベルを得るように補正するためのデジタル補正値を演算し、当該デジタル補正値を用いて上記デジタル画像データに対して補正を行うデジタルオフセット補正ステップとを含む画像処理方法において、
上記デジタルオフセット補正ステップは、上記デジタル補正値を所定のしきい値と比較し、上記デジタル補正値が当該しきい値以上のとき、上記デジタル補正値が上記しきい値以下となるように減少させて更新した後、上記デジタル画像データに基づいてローパスフィルタ演算を行いかつ上記デジタル補正値を演算することを特徴とする画像処理方法。
【請求項７】
上記主走査ライン期間は、
上記光電変換素子の有効画素ではあるが光学的にマスクされている画素に対応するアナログ画像信号が上記光電変換素子から入力されるＯＰＢ画素転送期間と、
上記光電変換素子の有効画素に対応するアナログ画像信号が上記光電変換素子から入力される有効画素転送期間と、
上記光電変換素子の有効画素以外の画素に対応するアナログ画像信号が上記光電変換素子から入力される空転送期間とを順に含むことを特徴とする請求項１記載の画像処理方法。
【請求項８】
上記デジタルオフセット補正ステップは、上記空転送期間において、上記デジタル補正値を所定のしきい値と比較し、上記デジタル補正値が当該しきい値以上のとき、上記デジタル補正値が上記しきい値以下となるように減少させて更新した後、上記デジタル画像データに基づいてローパスフィルタ演算を行いかつ上記デジタル補正値を演算することを特徴とする請求項２記載の画像処理方法。
【請求項９】
上記デジタルオフセット補正ステップは、上記有効画素転送期間において、上記デジタル補正値を所定のしきい値と比較し、上記デジタル補正値が当該しきい値以上のとき、上記デジタル補正値が上記しきい値以下となるように減少させて更新した後、上記空転送期間において、上記デジタル画像データに基づいてローパスフィルタ演算を行いかつ上記デジタル補正値を演算することを特徴とする請求項２記載の画像処理方法。
【請求項１０】
上記デジタルオフセット補正ステップによる上記デジタル補正値の更新時の減少値に対応する第１のコードデータを第１のＤ／Ａ変換手段を用いてＤ／Ａ変換して上記光電変換素子から入力されるアナログ画像信号に加算して上記増幅手段に出力する第１の変換加算ステップと、
入力される所定の第２のコードデータを第２のＤ／Ａ変換手段を用いてＤ／Ａ変換して上記増幅手段から入力されるアナログ画像信号に加算して上記Ａ／Ｄ変換手段に出力する第２の変換加算ステップと、
上記第２のコードデータに基づいて上記第２の変換加算ステップによる加算値だけ又は当該加算値より所定値だけ減算した値だけ上記Ａ／Ｄ変換手段からのデジタル画像データから減算して上記デジタルオフセット補正ステップに出力する制御減算ステップと、
同一の製造プロセスで形成された基準電圧及び電流生成回路を用いて、上記第１のＤ／Ａ変換手段からの出力信号のダイナミックレンジを設定するための第１の基準電流と、上記第２のＤ／Ａ変換手段からの出力信号のダイナミックレンジを設定するための第２の基準電流と、上記Ａ／Ｄ変換手段への入力信号のダイナミックレンジを設定するための基準電圧とを発生するステップを含むことを特徴とする請求項５〜９のうちのいずれか１つに記載の画像処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像信号の基準となる黒オフセットレベルの補正を行う画像処理装置及び方法に関する。
【背景技術】
【０００２】
従来の画像処理装置では、原稿画像を光電変換素子で読み取ることによって得られるアナログ画像信号をアナログフロントエンド（Ａｎａｌｏｇ  Ｆｒｏｎｔ−Ｅｎｄ）（以下、ＡＦＥという。）回路と呼ばれる信号処理集積回路でデジタル画像データに変換した後、当該デジタル画像データに様々なデジタル補正処理を実行する。
【０００３】
図２７は、従来技術に係る画像処理装置におけるＡＦＥ回路５０の構成を示す回路図である。また、図２８は、図２７のＡＦＥ回路５０において画像処理を実行しているときのタイミングチャートである。従来技術に係る画像処理装置は、ＣＣＤ（Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）から入力されるＲ（赤）Ｇ（緑）Ｂ（青）の色成分ごとのアナログ画像信号を、図２７に示すＡＦＥ回路５０を用いてデジタル画像データに変換する。ＲＧＢのそれぞれの画像処理を行う系統は、同様の構成を有する。
【０００４】
図２７に示すように、ＡＦＥ回路５０では、クランプ回路５１が入力されるアナログ画像信号に所定のオフセット電圧（直流電位）を印加し、サンプルホールド回路５２がリセットノイズ、フィードスルーレベルなどを含むアナログ画像信号をサンプルパルスに応答してサンプリングしかつ保持することでアナログ画像信号を連続したアナログ画像信号に変換し、増幅器（ＶＧＡ）５３がアナログ画像信号をＡ／Ｄ変換の基準電圧レベルまで増幅して、Ａ／Ｄ変換回路（以下、ＡＤＣという。）５４が増幅されたアナログ画像信号を１０ビットのデジタル画像データにＡ／Ｄ変換する。
【０００５】
また、図２７の黒オフセットレベル補正回路５５は、平均化処理部５５１、補正演算部５５２、Ｄ／Ａ変換回路（以下、ＤＡＣという。）５５３などを備えて構成される。黒オフセットレベル補正回路５５は、以下に述べる黒オフセット補正を実行する。ここで、ＣＣＤに光が入力されていないときを暗時といい、暗時においてＣＣＤからＡＦＥ回路５０に入力されるアナログ画像信号を暗時アナログ画像信号という。また、ＡＦＥ回路５０によって変換された暗時アナログ画像信号に対応するデジタル画像データを暗時デジタル画像データといい、暗時デジタル画像データのレベル（値）を黒オフセットレベルという。平均化処理部５５１は、複数画素分の暗時デジタル画像データの平均値を算出する。この処理は、補正前の黒オフセットレベルを算出するもので、平均化処理を実行することによって、ノイズ成分を除去している。暗時デジタル画像データは、図２８（Ｂ）に示すように、主走査ライン期間内のＯＰＢ（Ｏｐｔｉｃａｌ  Ｂｌａｃｋ）画素転送期間（有効画素はあるが、光学的にマスクされている画素が転送される期間）、又は空転送期間の間であって、不図示のタイミング信号発生回路によって発生される図２８（Ｃ）のブラッククランプ信号ＢＬＫＣＬＰがＨレベルである期間において、ＡＤＣ５４から黒オフセットレベル補正回路５５に出力されるデータである。すなわち、黒オフセットレベル補正回路５５は、主走査ライン期間毎に現在の黒オフセットレベルを検出している。このように、黒オフセットレベル補正回路５５は、黒オフセットレベルが所定のレベルとなるように、ＤＡＣ５５３を介してアナログ的にＡＤＣ５４に入力されるアナログ画像信号にアナログオフセット電圧を印加することにより、フィードバック制御を行っている。
【０００６】
通常、ＡＦＥ回路５０によって出力される暗時デジタル画像データは、０以上であることが望ましい。ＡＤＣ５４は、データのノイズ分を含めて０未満の値（マイナスの値）を出力しないので、暗時デジタル画像データが０ということは、暗時デジタル画像データが飽和していることを意味している（図５及び図７参照。）。このため、ＡＤＣ５４に入力される暗時アナログ画像信号の電圧は、ＡＤＣ５４のダイナミックレンジの下限電圧以上（このとき、ＡＤＣ５４は０以上のデータを出力する。）でなければならない。
【０００７】
そこで、黒オフセットレベル補正回路５５は、黒オフセット補正として、暗時アナログ画像信号のランダムノイズ成分も含めてＡＤＣ５４によって出力される暗時デジタル画像データが０以上となるように、アナログ画像信号にオフセット電圧を印加する。図２７の例では、ＡＤＣ５４によって出力される暗時デジタル画像データのレベル（黒オフセットレベル）が１０ビットデータで黒オフセットレベルの目標値である４０となるように動作させる。この目標値は、画像処理装置が有するデータのノイズレベルに依存し、ＡＦＥ回路５０の不図示のＣＰＵインターフェースを介して外部から設定することができる。
【０００８】
前述した暗時デジタル画像データが、目標値Ｄａｖｅ＿ｎである４０と異なる場合、補正演算部５５２は、まず暗時デジタル画像データと目標値Ｄａｖｅ＿ｎである４０との差分Δを算出する。次に、ＤＡＣ５５３が差分Δをアナログ電圧に変換してフィードバックする。ここで、ＡＤＣ５４のダイナミックレンジをＶＡＤ［Ｖ］、ＡＤＣ５４の分解能を１０ビット、ＶＧＡ５３のゲインをα［倍］とすると、差分Δを補正するのに必要な電圧ＶＯＦは、次式（１）により求まる。
【０００９】
［数１］
ＶＯＦ＝Δ÷１０２３×ＶＡＤ÷α      （１）
【００１０】
これにより、ＤＡＣ５５３は、相当の電圧を発生して出力する必要があり、ＤＡＣ５５３の分解能を１２ビット、ダイナミックレンジをＶＤＣ［Ｖ］とすると、ＤＡＣ５５３の設定コードとしてＶＯＦ÷ＶＤＣ×４０９５種類のコードを設定する必要がある。補正演算部５５２は、これらの演算を実行し、ＡＤＣ５４の出力データと目標値との差分Δをアナログ量としてフィードバックして、差分Δが０に近づくように主走査ライン期間毎に黒オフセット補正を実行する。
【００１１】
実際は、１つの主走査ライン期間で検出された差分Δに対応するアナログオフセット電圧を、次の主走査ライン期間においてすべてフィードバックすると、ＡＤＣ５４及びＤＡＣ５５３のダイナミックレンジのばらつきや、差分Δに含まれるノイズの影響により、ＡＤＣ５４の出力データは目標値に収束せずに発振する可能性がある。このため、差分Δに１より小さい係数βを乗算した値を用いて黒オフセット補正を実行する。したがって、ＡＤＣ５４の出力データを１回の黒オフセット補正で目標値まで補正せずに、数回の黒オフセット補正で緩やかに目標値に追従させるようにしている。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した従来技術に係る黒オフセット補正においては、黒オフセット補正を実行するためにＤＡＣ５５３に必要な出力電圧の範囲（ダイナミックレンジ）は、クランプ回路５１などのＡＦＥ回路５０の入力部で発生するリーク電流によって発生するオフセット電圧と、ＡＦＥ回路５０内部の回路で発生するオフセット電圧とを合わせた電圧に加え、ＡＤＣ５４の出力データとして必要なオフセットレベル（上述した例では、４０である。）に相当するアナログ電圧をさらに合わせたものが必要となり、一般的には余裕を見て±３００ｍＶ程度が必要となる。例として、補正演算部５５２によってＤＡＣ５５３に入力される設定コードとＤＡＣ５５３の出力電圧との関係を表１に示す。
【００１３】
【表１】
2012065115.tif 000003
【００１４】
次に、ＤＡＣ５５３に必要な分解能について説明する。従来技術に係る黒オフセット補正は、画像の読み取りを実行しているか否かに関わらず実行され続けるので、補正後しばらく経って黒オフセットレベルが変化して、ＤＡＣ５５３の設定コードが変化する可能性がある（例えば、経時の温度変化による緩やかな黒オフセットレベルの変動など。）。このため、ＤＡＣ５５３の分解能が粗い場合は、ＤＡＣ５５３の設定コードが変化したときに、ＤＡＣ５５３によって出力されるオフセット電圧が大きく変化することになる。画像読み取り実行中にＤＡＣ５５３の設定コードが変化すると、図３０に示すように、読み取り画像に濃度の段差が発生する。一方、図２９は、画像の読み取り中に図２７のＤＡＣ５３３の設定コードが変化しなかったときの読み取り画像例を示す図である。したがって、ＤＡＣ５５３の分解能としては、設定コードが１だけ変化しても、その変化が読み取り画像において認識できないくらいの細かい分解能が必要となる。
【００１５】
特に、黒オフセットレベルの経時変化は、通常は画像処理装置の電源をオンした後に緩やかに変化するため、１スキャンのような短い時間（例えば、２〜５秒である。）では実際に変化しない。しかしながら、スキャン中も黒オフセット補正を停止することはできない。それは、ＣＣＤの出力信号において、スミアの影響で１つの主走査ライン期間内に白のデータが多く存在する場合と、ほとんど存在しない場合とでオフセットレベルが変動するからである。上述したように、従来技術に係るＡＦＥ回路５０では、広いダイナミックレンジ及び高分解能を有するＤＡＣ５５３が必要となる。このような広いダイナミックレンジを有しかつ高分解能であるＤＡＣ５５３をＡＦＥ回路５０内部に実装すると、チップ面積が大きくなるとともに、コストが高くなるという問題がある。
【００１６】
また、例えば１２ビットといった高分解能のＤＡＣ５５３をＡＦＥ回路５０内部に実装すると、ＤＡＣ５５３の微分非直線性（ＤＮＬ）誤差を確保することが技術的に難しくなるという問題がある。ＤＡＣ５５３のＤＮＬ誤差が大きいと、黒オフセット補正中にＤＡＣ５５３への設定コードが１だけ変化した場合に、その設定コードがＤＮＬ誤差の大きい部分にかかると、設定コードが１だけ変化することに対して、異常に大きな出力電圧の変化が発生してしまう。したがって、このとき、ＤＡＣ５５３の分解能が低い場合と同じ不具合（読み取り画像における濃度の段差）が発生する可能性があるという問題がある。
【００１７】
さらに、ＡＤＣ５４の出力データに必要な目標値に相当するオフセット電圧もＤＡＣ５５３よって供給する必要があるため、目標値を高めに設定すると、ＤＡＣ５５３の正側のダイナミックレンジを消費してしまい、ＤＡＣ５５３のダイナミックレンジを無駄遣いすることになるという問題がある。
【００１８】
また、上述した従来技術の他に、特許文献１〜３において関連技術が開示されているが、特許文献１〜３のいずれの技術を用いても、上記課題を解決することができないという問題がある。
【００１９】
本発明の目的は以上の問題を解決し、従来技術に比較してチップ面積を減少させ、正確な黒オフセットレベルの調整を実行することができる画像処理装置及び方法を提供することにある。
【課題を解決するための手段】
【００２０】
本発明に係る画像処理装置は、主走査ライン期間において光電変換素子から入力されるアナログ画像信号を増幅して出力する増幅手段と、
上記増幅手段から入力されるアナログ画像信号をデジタル画像データにＡ／Ｄ変換して出力するＡ／Ｄ変換手段と、
上記Ａ／Ｄ変換手段から出力されるデジタル画像データに基づいてローパスフィルタ演算を行い、当該平均値に基づいて上記デジタル画像データに対して所望の黒オフセットレベルを得るように補正するためのデジタル補正値を演算し、当該デジタル補正値を用いて上記デジタル画像データに対して補正を行うデジタルオフセット補正手段とを備えた画像処理装置において、
上記デジタルオフセット補正手段は、上記デジタル補正値を所定のしきい値と比較し、上記デジタル補正値が当該しきい値以上のとき、上記デジタル補正値が上記しきい値以下となるように減少させて更新した後、上記デジタル画像データに基づいてローパスフィルタ演算を行いかつ上記デジタル補正値を演算することを特徴とする。
【００２１】
また、上記画像処理装置において、上記主走査ライン期間は、
上記光電変換素子の有効画素ではあるが光学的にマスクされている画素に対応するアナログ画像信号が上記光電変換素子から入力されるＯＰＢ画素転送期間と、
上記光電変換素子の有効画素に対応するアナログ画像信号が上記光電変換素子から入力される有効画素転送期間と、
上記光電変換素子の有効画素以外の画素に対応するアナログ画像信号が上記光電変換素子から入力される空転送期間とを順に含むことを特徴とする。
【００２２】
さらに、上記画像処理装置において、上記デジタルオフセット補正手段は、上記空転送期間において、上記デジタル補正値を所定のしきい値と比較し、上記デジタル補正値が当該しきい値以上のとき、上記デジタル補正値が上記しきい値以下となるように減少させて更新した後、上記デジタル画像データに基づいてローパスフィルタ演算を行いかつ上記デジタル補正値を演算することを特徴とする。
【００２３】
またさらに、上記画像処理装置において、上記デジタルオフセット補正手段は、上記有効画素転送期間において、上記デジタル補正値を所定のしきい値と比較し、上記デジタル補正値が当該しきい値以上のとき、上記デジタル補正値が上記しきい値以下となるように減少させて更新した後、上記空転送期間において、上記デジタル画像データに基づいてローパスフィルタ演算を行いかつ上記デジタル補正値を演算することを特徴とする。
【００２４】
また、上記画像処理装置において、上記デジタルオフセット補正手段による上記デジタル補正値の更新時の減少値に対応する第１のコードデータを第１のＤ／Ａ変換手段を用いてＤ／Ａ変換して上記光電変換素子から入力されるアナログ画像信号に加算して上記増幅手段に出力する第１の変換加算手段と、
入力される所定の第２のコードデータを第２のＤ／Ａ変換手段を用いてＤ／Ａ変換して上記増幅手段から入力されるアナログ画像信号に加算して上記Ａ／Ｄ変換手段に出力する第２の変換加算手段と、
上記第２のコードデータに基づいて上記第２の変換加算手段による加算値だけ又は当該加算値より所定値だけ減算した値だけ上記Ａ／Ｄ変換手段からのデジタル画像データから減算して上記デジタルオフセット補正手段に出力する制御減算手段と、
同一の製造プロセスで形成された基準電圧及び電流生成回路であって、上記第１のＤ／Ａ変換手段からの出力信号のダイナミックレンジを設定するための第１の基準電流と、上記第２のＤ／Ａ変換手段からの出力信号のダイナミックレンジを設定するための第２の基準電流と、上記Ａ／Ｄ変換手段への入力信号のダイナミックレンジを設定するための基準電圧とを発生する基準電圧及び電流生成回路とを備えたことを特徴とする。
【００２５】
本発明に係る画像処理方法は、増幅手段を用いて、主走査ライン期間において光電変換素子から入力されるアナログ画像信号を増幅して出力する増幅ステップと、
Ａ／Ｄ変換手段を用いて、上記増幅手段から入力されるアナログ画像信号をデジタル画像データにＡ／Ｄ変換して出力するＡ／Ｄ変換ステップと、
上記Ａ／Ｄ変換手段から出力されるデジタル画像データに基づいてローパスフィルタ演算を行い、当該平均値に基づいて上記デジタル画像データに対して所望の黒オフセットレベルを得るように補正するためのデジタル補正値を演算し、当該デジタル補正値を用いて上記デジタル画像データに対して補正を行うデジタルオフセット補正ステップとを含む画像処理方法において、
上記デジタルオフセット補正ステップは、上記デジタル補正値を所定のしきい値と比較し、上記デジタル補正値が当該しきい値以上のとき、上記デジタル補正値が上記しきい値以下となるように減少させて更新した後、上記デジタル画像データに基づいてローパスフィルタ演算を行いかつ上記デジタル補正値を演算することを特徴とする。
【００２６】
また、上記画像処理方法において、上記主走査ライン期間は、
上記光電変換素子の有効画素ではあるが光学的にマスクされている画素に対応するアナログ画像信号が上記光電変換素子から入力されるＯＰＢ画素転送期間と、
上記光電変換素子の有効画素に対応するアナログ画像信号が上記光電変換素子から入力される有効画素転送期間と、
上記光電変換素子の有効画素以外の画素に対応するアナログ画像信号が上記光電変換素子から入力される空転送期間とを順に含むことを特徴とする。
【００２７】
さらに、上記画像処理方法において、上記デジタルオフセット補正ステップは、上記空転送期間において、上記デジタル補正値を所定のしきい値と比較し、上記デジタル補正値が当該しきい値以上のとき、上記デジタル補正値が上記しきい値以下となるように減少させて更新した後、上記デジタル画像データに基づいてローパスフィルタ演算を行いかつ上記デジタル補正値を演算することを特徴とする。
【００２８】
またさらに、上記画像処理方法において、上記デジタルオフセット補正ステップは、上記有効画素転送期間において、上記デジタル補正値を所定のしきい値と比較し、上記デジタル補正値が当該しきい値以上のとき、上記デジタル補正値が上記しきい値以下となるように減少させて更新した後、上記空転送期間において、上記デジタル画像データに基づいてローパスフィルタ演算を行いかつ上記デジタル補正値を演算することを特徴とする。
【００２９】
さらに、上記画像処理方法において、上記デジタルオフセット補正ステップによる上記デジタル補正値の更新時の減少値に対応する第１のコードデータを第１のＤ／Ａ変換手段を用いてＤ／Ａ変換して上記光電変換素子から入力されるアナログ画像信号に加算して上記増幅手段に出力する第１の変換加算ステップと、
入力される所定の第２のコードデータを第２のＤ／Ａ変換手段を用いてＤ／Ａ変換して上記増幅手段から入力されるアナログ画像信号に加算して上記Ａ／Ｄ変換手段に出力する第２の変換加算ステップと、
上記第２のコードデータに基づいて上記第２の変換加算ステップによる加算値だけ又は当該加算値より所定値だけ減算した値だけ上記Ａ／Ｄ変換手段からのデジタル画像データから減算して上記デジタルオフセット補正ステップに出力する制御減算ステップと、
同一の製造プロセスで形成された基準電圧及び電流生成回路を用いて、上記第１のＤ／Ａ変換手段からの出力信号のダイナミックレンジを設定するための第１の基準電流と、上記第２のＤ／Ａ変換手段からの出力信号のダイナミックレンジを設定するための第２の基準電流と、上記Ａ／Ｄ変換手段への入力信号のダイナミックレンジを設定するための基準電圧とを発生するステップを含むことを特徴とする。
【発明の効果】
【００３０】
本発明に係る画像処理装置によれば、デジタルオフセット補正手段が、第１のＤ／Ａ変換手段に第１のコードデータを出力した後、Ａ／Ｄ変換手段から出力されるデジタル画像データに基づいてローパスフィルタ演算を行いかつ当該平均値に基づいてデジタル補正値を演算し、上記デジタル画像データに対して補正を行うので、デジタルオフセット補正手段が第１のＤ／Ａ変換手段のＤＮＬ誤差及びセトリングエラーを補正することができ、正確な黒オフセットレベルの調整を実行することができる。
【００３１】
また、本発明に係る画像処理装置によれば、基準電圧及び電流生成回路が第１のＤ／Ａ変換手段及び第２のＤ／Ａ変換手段の出力信号のダイナミックレンジと、Ａ／Ｄ変換手段への入力信号のダイナミックレンジとを設定するので、基準電圧及び電流生成回路が個体差によるばらつき（プロセスばらつき）を有する場合でも、それぞれのダイナミックレンジの間の関係に影響が及ばない。
【００３２】
さらに、本発明に係る画像処理装置によれば、第２の変換加算手段が、入力される所定の第２のコードデータを第２のＤ／Ａ変換手段を用いてＤ／Ａ変換して増幅手段から入力されるアナログ画像信号に加算してＡ／Ｄ変換手段に出力するので、Ａ／Ｄ変換手段によって出力されるデジタル画像データが０になることを防ぐことができる。また、制御減算手段が、上記第２のコードデータに基づいて上記第２の変換加算手段による加算値だけ又は当該加算値より所定値だけ減算した値だけＡ／Ｄ変換手段からのデジタル画像データから減算してデジタルオフセット補正手段に出力し、デジタルオフセット補正手段が、上記デジタル画像データに対して所望の黒オフセットレベルを得るように補正する。このため、第２のＤ／Ａ変換手段の出力信号の変化に伴う画像の濃度段差を避けることができ、広いダイナミックレンジ及び高分解能を有する第２のＤ／Ａ変換手段が不要となり、従来技術に比較してチップ面積が減少するとともに、低コスト化できる。
【００３３】
またさらに、本発明に係る画像処理装置によれば、上記デジタルオフセット補正手段は、上記デジタル補正値を所定のしきい値と比較し、上記デジタル補正値が当該しきい値以上のとき、上記デジタル補正値が上記しきい値以下となるように減少させて更新し、かつ上記デジタル補正値の更新時の減少値に対応する第１のコードデータを第１の変換加算手段に出力し、第１の変換加算手段は、第１のコードデータを第１のＤ／Ａ変換手段を用いてＤ／Ａ変換して上記光電変換素子から入力されるアナログ画像信号に加算して上記増幅手段に出力するので、Ａ／Ｄ変換手段のダイナミックレンジを狭めることなく、大きな黒オフセットレベルのずれを補正することができる。
【００３４】
本発明に係る画像処理方法によれば、デジタルオフセット補正ステップにおいて、第１のＤ／Ａ変換手段に第１のコードデータを出力した後、Ａ／Ｄ変換手段から出力されるデジタル画像データに基づいてローパスフィルタ演算を行いかつ当該平均値に基づいてデジタル補正値を演算し、上記デジタル画像データに対して補正を行うので、デジタルオフセット補正ステップにおいて第１のＤ／Ａ変換手段のＤＮＬ誤差及びセトリングエラーを補正することができ、正確な黒オフセットレベルの調整を実行することができる。
【００３５】
また、本発明に係る画像処理方法によれば、基準電圧及び電流生成回路が第１のＤ／Ａ変換手段及び第２のＤ／Ａ変換手段の出力信号のダイナミックレンジと、Ａ／Ｄ変換手段への入力信号のダイナミックレンジとを設定するので、基準電圧及び電流生成回路が個体差によるばらつき（プロセスばらつき）を有する場合でも、それぞれのダイナミックレンジの間の関係に影響が及ばない。
【００３６】
さらに、本発明に係る画像処理方法によれば、第２の変換加算ステップにおいて、入力される所定の第２のコードデータを第２のＤ／Ａ変換手段を用いてＤ／Ａ変換して増幅手段から入力されるアナログ画像信号に加算してＡ／Ｄ変換手段に出力するので、Ａ／Ｄ変換手段によって出力されるデジタル画像データが０になることを防ぐことができる。また、制御減算ステップにおいて、上記第２のコードデータに基づいて上記第２の変換加算ステップによる加算値だけ又は当該加算値より所定値だけ減算した値だけＡ／Ｄ変換手段からのデジタル画像データから減算してデジタルオフセット補正ステップに出力し、デジタルオフセット補正ステップにおいて、上記デジタル画像データに対して所望の黒オフセットレベルを得るように補正する。このため、第２のＤ／Ａ変換手段の出力信号の変化に伴う画像の濃度段差を避けることができ、広いダイナミックレンジ及び高分解能を有する第２のＤ／Ａ変換手段が不要となり、従来技術に比較してチップ面積が減少するとともに、低コスト化できる。
【００３７】
またさらに、本発明に係る画像処理方法によれば、上記デジタルオフセット補正ステップにおいて、上記デジタル補正値を所定のしきい値と比較し、上記デジタル補正値が当該しきい値以上のとき、上記デジタル補正値が上記しきい値以下となるように減少させて更新し、かつ上記デジタル補正値の更新時の減少値に対応する第１のコードデータを第１の変換加算ステップに出力し、第１の変換加算ステップにおいて、第１のコードデータを第１のＤ／Ａ変換手段を用いてＤ／Ａ変換して上記光電変換素子から入力されるアナログ画像信号に加算して上記増幅手段に出力するので、Ａ／Ｄ変換手段のダイナミックレンジを狭めることなく、大きな黒オフセットレベルのずれを補正することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施形態に係る画像処理装置１０の構成を示すブロック図である。
【図２】図１のセンサボード２０及び信号処理部２１の構成を示すブロック図である。
【図３】図２のＡＦＥ回路２０２の構成を示すブロック図である。
【図４】図３のＡＤＣ２０２４に入力されるアナログ画像信号の電圧が図３のＡＤＣ２０２４のダイナミックレンジの下限電圧近傍である状態を示すグラフである。
【図５】図４のアナログ画像信号を図３のＡＤＣ２０２４に入力したときに、図３のＡＤＣ２０２４によって出力されるデジタル画像データを示すグラフである。
【図６】図３のＡＤＣ２０２４に入力されるアナログ画像信号の電圧が図３のＡＤＣ２０２４のダイナミックレンジの下限電圧未満である状態を示すグラフである。
【図７】図６のアナログ画像信号を図３のＡＤＣ２０２４に入力したときに、図３のＡＤＣ２０２４によって出力されるデジタル画像データを示すグラフである。
【図８】ＡＤＣ２０２４に入力されるアナログ画像信号にＤＡＣ２０２７ａによって発生されたアナログオフセット電圧を加算したときのアナログ画像信号の電圧を示すグラフである。
【図９】図８のアナログ画像信号を図３のＡＤＣ２０２４に入力したときに、図３のＡＤＣ２０２４によって出力されるデジタル画像データを示すグラフである。
【図１０】図３のデジタルオフセット補正部２０２５がラインＬ１のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートである。
【図１１】図３のデジタルオフセット補正部２０２５がラインＬ２のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートである。
【図１２】図３のデジタルオフセット補正部２０２５がラインＬ３のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートである。
【図１３】図３のデジタルオフセット補正部２０２５から図３のオフセット付加部２０２６に入力されるデジタル画像データを示すグラフである。
【図１４】図３のオフセット付加部２０２６が図３のデジタルオフセット補正部２０２５から入力されるデジタル画像データにデジタルオフセットデータを加算したデジタル画像データを示すグラフである。
【図１５】第２の実施形態に係る画像処理装置のセンサボード２０Ａ及び信号処理部２１の構成を示すブロック図である。
【図１６】図１５のＡＦＥ回路２０２Ａの構成を示すブロック図である。
【図１７】第３の実施形態に係るＡＦＥ回路２０２Ｂの構成を示すブロック図である。
【図１８】空転送期間中に更新信号ＵＰＤＡＴＥがＨレベルになる場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ１のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートである。
【図１９】空転送期間中に更新信号ＵＰＤＡＴＥがＨレベルになる場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ２のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートである。
【図２０】空転送期間中に更新信号ＵＰＤＡＴＥがＨレベルになる場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ３のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートである。
【図２１】有効画素転送期間中に更新信号ＵＰＤＡＴＥがＨレベルになる場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ１のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートである。
【図２２】有効画素転送期間中に更新信号ＵＰＤＡＴＥがＨレベルになる場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ２のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートである。
【図２３】有効画素転送期間中に更新信号ＵＰＤＡＴＥがＨレベルになる場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ３のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートである。
【図２４】入力されるアナログ画像信号の電圧が急変した場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ１のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートである。
【図２５】入力されるアナログ画像信号の電圧が急変した場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ２のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートである。
【図２６】入力されるアナログ画像信号の電圧が急変した場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ３のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートである。
【図２７】従来技術に係る画像処理装置におけるＡＦＥ回路５０の構成を示す回路図である。
【図２８】図２７のＡＦＥ回路５０において画像処理を実行しているときのタイミングチャートである。
【図２９】画像の読み取り中に図２７のＤＡＣ５３３の設定コードが変化しないときの読み取り画像例を示す図である。
【図３０】画像の読み取り中に図２７のＤＡＣ５３３の設定コードが変化したときの読み取り画像例を示す図である。
【発明を実施するための形態】
【００３９】
第１の実施形態．
図１は、本発明の第１の実施形態に係る画像処理装置１０の構成を示すブロック図である。図１において、画像処理装置１０は、原稿２２を載置するコンタクトガラス１１と、原稿露光用のキセノンランプ１２及び第１の反射ミラー１３を備えて構成される第１のキャリッジ１６と、第２の反射ミラー１４及び第３の反射ミラー１５を備えて構成される第２のキャリッジ１７と、読み取り画像を光電変換素子であるＣＣＤリニアイメージセンサ（以下、ＣＣＤという。）１９に結像するためのレンズユニット１８と、ＣＣＤ１９と、センサボード２０と、信号処理部２１と、読み取り光学系等による各種の歪みを補正するための白基準板２３とを備えて構成される。
【００４０】
上記のように構成された画像処理装置１０において、原稿を露光走査して画像を読み取るときは、第１のキャリッジ１６及び第２のキャリッジ１７は、不図示のステッピングモータなどによって副走査方向Ａに移動する。ＣＣＤ１９は、主走査同期信号によって指定される主走査ライン期間において、１ラインのアナログ画像信号を読み取る。その後、第１のキャリッジ１６及び第２のキャリッジ１７が副走査方向Ａに移動し、ＣＣＤ１９は次の主走査ライン期間において、１ラインのアナログ画像信号を読み取る。図１の画像処理装置１０は、上記の動作を繰り返して原稿画像をＣＣＤ１９で読み取り、アナログ画像信号をデジタル画像データに変換して様々な画像処理を実行する。
【００４１】
図２は、図１のセンサボード２０及び信号処理部２１の構成を示すブロック図である。図２において、センサボード２０は、発振器（ＯＳＣ）２０３と、レジスタ２０４ａ及びＣＰＵインターフェース２０４ｂを備えたタイミング信号発生回路２０４と、ＣＣＤ１９と、コンデンサ２０１と、アナログフロントエンド（ＡＦＥ）回路２０２と、インターフェース部（Ｉ／Ｆ部）２０５とを備えて構成される。また、図２において、信号処理部２１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）２１５と、インターフェース部（Ｉ／Ｆ部）２１１と、ライン間補正回路２１２と、シェーディング補正回路２１３と、γ補正回路部２１４と、その他の処理回路（図示せず。）とを備えて構成される。
【００４２】
図２のセンサボード２０において、発振器（ＯＳＣ）２０３は、所定のクロック信号を発生して、タイミング信号発生回路２０４に出力する。タイミング信号発生回路２０４は、動作状態を決定するためのレジスタ２０４ａとＣＰＵインターフェース２０４ｂとを備えて構成され、レジスタ２０４ａに記憶される情報は、ＣＰＵインターフェース２０４ｂを介してＣＰＵ２１５とのシリアル通信によって変更される。以上のように構成されたタイミング信号発生回路２０４は、ＣＣＤ１９を駆動するための駆動パルスをレジスタ２０４ａに記憶された情報に基づくタイミングでＣＣＤ１９に出力し、かつレジスタ２０４ａに記憶された情報に基づいて、後述するＯＰＢ画素転送期間においてＡＦＥ回路２０２を駆動するためのサンプルパルスＳＰ及びブラッククランプ信号ＢＬＫＣＬＰを発生して、ＡＦＥ回路２０２に出力する。
【００４３】
ＣＣＤ１９は、上述した主走査ライン期間においてタイミング信号発生回路２０４からの駆動パルスに同期して、赤、緑、及び青である光学的な分解色毎のアナログ画像信号ＲＯ，ＧＯ，ＢＯをコンデンサ２０１を介してＡＦＥ回路２０２に出力する。ここで、ＣＣＤ１９に光が入力されていないときを暗時といい、暗時においてＣＣＤ１９からＡＦＥ回路２０２に入力されるアナログ画像信号を暗時アナログ画像信号という。主走査ライン期間において、ＣＣＤ１９は、まずＯＰＢ画素（ＣＣＤ１９の有効画素ではあるが、光学的にマスクされている画素）に対応するアナログ画像信号を出力し、次いでＣＣＤ１９の有効画素に対応するアナログ画像信号を出力し、その後ＣＣＤ１９の有効画素以外の画素に対応するアナログ画像信号を出力する。以下、ＣＣＤ１９がＯＰＢ画素に対応するアナログ画像信号を出力する期間をＯＰＢ画素転送期間といい、ＣＣＤ１９が有効画素に対応するアナログ画像信号を出力する期間を有効画素転送期間といい、ＣＣＤ１９が有効画素以外の画素に対応するアナログ画像信号を出力する期間を空転送期間という。すなわち、主走査ライン期間は、ＯＰＢ画素転送期間と、有効画素転送期間と、空転送期間とを順に含む。ここで、ＯＰＢ画素転送期間及び空転送期間において、ＣＣＤ１９によって出力されるアナログ画像信号は、上述した暗時アナログ画像信号と同様の信号であり、これらの期間に出力される信号も暗時アナログ画像信号ということとする。
【００４４】
上述したように、ＣＣＤ１９とＡＦＥ回路２０２とは、コンデンサ２０１を介して交流結合されているので、ＡＦＥ回路２０２には、アナログ画像信号ＲＯ，ＧＯ，ＢＯから直流成分が除去されたアナログ画像信号ＲＩＮ，ＧＩＮ，ＢＩＮが入力される。ＡＦＥ回路２０２は、詳細後述するように、入力されたアナログ画像信号ＲＩＮ，ＧＩＮ，ＢＩＮをデジタル画像データＲＯＵＴ，ＧＯＵＴ，ＢＯＵＴに変換して、インターフェース部２０５を介して信号処理部２１に出力する。ここで、ＡＦＥ回路２０２によって変換された暗時アナログ画像信号に対応するデジタル画像データを暗時デジタル画像データといい、暗時デジタル画像データのレベル（値）を黒オフセットレベルという。
【００４５】
図２の信号処理部２１において、ライン間補正回路２１２は、インターフェース部２１１を介して入力されるデジタル画像データに対して、ＣＣＤ１９でのＲＧＢ出力信号間の副走査方向の遅延を補正してシェーディング補正回路２１３に出力する。また、シェーディング補正回路２１３は、入力されるデジタル画像データに対して、図１のキセノンランプ１２で照射された白基準板２３の反射光をＣＣＤ１９で読み取ることによって得られる所定の濃度レベルを用いてＣＣＤ１９の感度のばらつき及び照射系の配光ムラを補正して、γ補正回路部２１４に出力する。さらに、γ補正回路部２１４は、入力されるデジタル画像データに対してγ補正処理を実行し、処理されたデジタル画像データを後段の処理回路に出力する。ライン間補正回路２１２、シェーディング補正回路２１３、及びγ補正回路部２１４は、ＣＰＵ２１５からの制御信号に基づいて動作する。
【００４６】
ＣＰＵ２１５は、タイミング信号発生回路２０４の動作を決定するための情報をＣＰＵインターフェース２０４ｂを介してレジスタ２０４ａに書き込む。また、ＣＰＵ２１５は、ＡＦＥ回路２０２の動作を決定するための情報をＡＦＥ回路２０２に出力する。さらに、ＣＰＵ２１５は、ライン間補正回路２１２、シェーディング補正回路２１３、及びγ補正回路部２１４に制御信号を出力する。
【００４７】
図３は、図２のＡＦＥ回路２０２の構成を示すブロック図である。なお、図３は、図２に示した赤、緑、及び青の３系統のうちの１系統の構成を示すブロック図であり、他の２つの系統の構成も、図３の構成と同様であるため説明を省略する。
【００４８】
図３において、ＡＦＥ回路２０２は、クランプ回路（ＣＬＭＰ）２０２１と、サンプルホールド回路（ＳＨ）２０２２と、増幅器（ＶＧＡ）２０２３と、加算器ＡＤ１と、Ａ／Ｄ変換手段であるＡ／Ｄ変換回路（以下、ＡＤＣという。）２０２４と、減算器ＳＵ１と、デジタルオフセット補正部２０２５と、オフセット付加部２０２６と、０レベル補正部２０２７と、ＣＰＵインターフェース２０２８とを備えて構成される。
【００４９】
また、図３において、デジタルオフセット補正部２０２５は、平均化処理部２０２５ｂと、補正演算部２０２５ａと、レジスタ２０２５ｃと、加算器ＡＤ２とを備えて構成される。さらに、０レベル補正部２０２７は、０レベルコントローラ２０２７ｂと、分解能が例えば２ビットであるＤ／Ａ変換回路（以下、ＤＡＣという。）２０２７ａとを備えて構成される。
【００５０】
図３において、クランプ回路２０２１は、コンデンサ２０１からのアナログ画像信号に所定のオフセット電圧（直流電位）を印加する。サンプルホールド回路２０２２は、タイミング信号発生回路２０４からのサンプルパルスＳＰに応答して、リセットノイズ、フィードスルーレベルなどを含むアナログ画像信号をサンプリングしかつ保持して、アナログ画像信号を連続したアナログ画像信号に変換して増幅器２０２３に出力する。増幅器２０２３は、入力されたアナログ画像信号をＡ／Ｄ変換に必要な基準電圧レベルまで増幅して、加算器ＡＤ１に出力する。
【００５１】
また、図３において、ＤＡＣ２０２７ａは、ＣＰＵインターフェース２０２８を介して、ＣＰＵ２１５から入力される設定コードＳ１に基づいたアナログオフセット電圧ＶＯＦ１を発生して、加算器ＡＤ１に出力する。加算器ＡＤ１は、増幅器２０２３からのアナログ画像信号にＤＡＣ２０２７ａからのアナログオフセット電圧ＶＯＦ１を加算して、ＡＤＣ２０２４に出力する。ＡＤＣ２０２４は、入力されたアナログ画像信号を１０ビットのデジタル画像データにＡ／Ｄ変換して減算器ＳＵ１に出力する。
【００５２】
０レベルコントローラ２０２７ｂは、ＣＰＵインターフェース２０２８を介して、ＣＰＵ２１５から入力される設定コードＳ１に基づいたデジタルオフセットデータＤＯＦ１を発生して、減算器ＳＵ１に出力する。０レベルコントローラ２０２７ｂには、上述したＤＡＣ２０２７ａに入力される設定コードＳ１と同一の設定コードが入力される。減算器ＳＵ１は、ＡＤＣ２０２４から入力されたデジタル画像データから、０レベルコントローラ２０２７ｂから入力されたデジタルオフセットデータＤＯＦ１を減算して、デジタルオフセット補正部２０２５に出力する。ここで、減算器ＳＵ１におけるデジタルオフセットデータＤＯＦ１の減算は、正負の極性があるので、ＡＤＣ２０２４から出力されるデジタル画像データは１０ビットであるが、減算器ＳＵ１から出力されるデジタル画像データは、符号ビットを有する１１ビットである。
【００５３】
ここで、０レベル補正部２０２７の動作について詳述する。まず、ＤＡＣ２０２７ａについて詳述する。ＤＡＣ２０２７ａによって発生されるアナログオフセット電圧ＶＯＦ１は、暗時においてＡＤＣ２０２４に入力されるアナログ画像信号が、ノイズ、クランプ回路２０２１などであるＡＦＥ回路２０２の入力部のリーク電流によって発生する電圧、及びＡＦＥ回路２０２の内部で発生する電圧も含めて、ＡＤＣ２０２４のダイナミックレンジから外れないように、アナログ画像信号に印加するための電圧である。すなわち、上記アナログオフセット電圧ＶＯＦ１は、ＡＤＣ２０２４に入力されるアナログ画像信号の電圧が、ノイズ及びＡＦＥ回路２０２の内部回路で発生するオフセット電圧も含めてＡＤＣ２０２４のダイナミックレンジの下限電圧以上となるように印加される電圧である。これにより、ＡＤＣ２０２４によって出力されるデジタル画像データは、ＡＤＣ２０２４に入力されるアナログ画像信号が暗時アナログ画像信号であっても必ず０以上となるため、ＡＤＣ２０２４におけるデータの飽和を防止することができる。以下、この原理を、図４乃至図９を用いて説明する。
【００５４】
図４は、図３のＡＤＣ２０２４に入力されるアナログ画像信号の電圧が図３のＡＤＣ２０２４のダイナミックレンジの下限電圧近傍である状態を示すグラフであり、図５は、図４のアナログ画像信号を図３のＡＤＣ２０２４に入力したときに、図３のＡＤＣ２０２４によって出力されるデジタル画像データを示すグラフである。図４に示すようなＡＤＣ２０２４のダイナミックレンジの下限電圧近傍を変動しているアナログ画像信号をＡＤＣ２０２４を用いてＡ／Ｄ変換すると、図５に示すように、ＡＤＣ２０２４によって出力されるデジタル画像データは、０付近で飽和する。
【００５５】
図６は、図３のＡＤＣ２０２４に入力されるアナログ画像信号の電圧が図３のＡＤＣ２０２４のダイナミックレンジの下限電圧未満である状態を示すグラフであり、図７は、図６のアナログ画像信号を図３のＡＤＣ２０２４に入力したときに、図３のＡＤＣ２０２４によって出力されるデジタル画像データを示すグラフである。図６に示すようなアナログ画像信号は、クランプ回路２０２１などであるＡＦＥ回路２０２の入力部又はＡＦＥ回路２０２の内部回路でオフセット電圧が発生したときに発生する。図６に示すようなＡＤＣ２０２４のダイナミックレンジの下限電圧未満のアナログ画像信号をＡＤＣ２０２４を用いてＡ／Ｄ変換すると、図７に示すように、ＡＤＣ２０２４によって出力されるデジタル画像データは、完全に０に飽和する。
【００５６】
そこで、ＡＦＥ回路２０２では、ＤＡＣ２０２７ａによって発生されるアナログオフセット電圧ＶＯＦ１を、ＡＤＣ２０２４に入力されるアナログ画像信号に印加することによって、ＡＤＣ２０２４から出力されるデジタル画像データが飽和することを防止する。
【００５７】
図８は、ＡＤＣ２０２４に入力されるアナログ画像信号にＤＡＣ２０２７ａによって発生されたアナログオフセット電圧ＶＯＦ１を加算したときのアナログ画像信号の電圧を示すグラフであり、図９は、図８のアナログ画像信号を図３のＡＤＣ２０２４に入力したときに、図３のＡＤＣ２０２４によって出力されるデジタル画像データを示すグラフである。図８に示すように、ＡＤＣ２０２４に入力されるアナログ画像信号の電圧が、ＡＤＣ２０２４のダイナミックレンジの下限電圧付近（一点鎖線で示される電圧）から、加算されたアナログオフセット電圧ＶＯＦ１だけ上昇している（実線で示される電圧）。また、図８に示したアナログオフセット電圧ＶＯＦ１が加算されたアナログ画像信号をＡＤＣ２０２４によってＡ／Ｄ変換すると、図９に示すように、飽和していないデジタル画像データを得ることができる。
【００５８】
次に、ＤＡＣ２０２７ａに入力される設定コードＳ１、及びＤＡＣ２０２７ａによって発生されるアナログオフセット電圧ＶＯＦ１について説明する。ここで、ＤＡＣ２０２７ａは、ダイナミックレンジがＶＤＡＣであり、かつ分解能がＮ１ビット（例えば２ビットである。）の小さなＤ／Ａ変換回路である。ＣＰＵインターフェース２０２８を介してＣＰＵ２１５から入力される設定コードＳ１（Ｓ１＝０，１，…，２Ｎ１−１）に対応して、ＤＡＣ２０２７ａから出力されるアナログオフセット電圧ＶＯＦ１は、例えば以下の式（２）で示される。
【００５９】
［数２］
ＶＯＦ１＝ＶＤＡＣ×Ｓ１÷（２Ｎ１−１）      （２）
【００６０】
ＤＡＣ２０２７ａの設定コードＳ１は、電源投入後に一度設定され、それ以降は変更されない。ＤＡＣ２０２７ａの設定コードＳ１は、アナログ画像信号におけるランダムノイズ成分、及びＡＦＥ回路２０２によって発生しうるオフセット電圧などに応じて決定される。一般的に、アナログ画像信号のランダムノイズ成分が大きい場合、又はＡＦＥ回路２０２で発生しうるオフセット電圧が大きい場合は、アナログオフセット電圧ＶＯＦ１が大きくなるように設定コードＳ１を設定する。
【００６１】
次に、０レベルコントローラ２０２７ｂについて詳述する。０レベルコントローラ２０２７ｂは、ＤＡＣ２０２７ａに入力される設定コードＳ１と同一の設定コードＳ１を受信し、当該設定コードＳ１に基づいてＤＡＣ２０２７ａによって発生されるアナログオフセット電圧ＶＯＦ１をデジタルオフセットデータＤＯＦ１に換算し、そのデジタルオフセットデータＤＯＦ１を減算器ＳＵ１に出力する。ここで、ＡＤＣ２０２４のダイナミックレンジがＶＡＤＣであり、分解能がＮＡＤＣビット（例えば１０ビット）であるとすると、ＤＡＣ２０２７ａによって発生されるアナログオフセット電圧ＶＯＦ１と、デジタルオフセットデータＤＯＦ１との関係は、以下の式（３）で示される。
【００６２】
［数３］
ＤＯＦ１＝ＶＯＦ１÷ＶＡＤＣ×（２ＮＡＤＣ−１）      （３）
【００６３】
また、ＤＡＣ２０２７ａの設定コードＳ１と、ＤＡＣ２０２７ａによって発生されるアナログオフセット電圧ＶＯＦ１との関係は、上述した式（２）で示されるので、ＤＡＣ２０２７ａの設定コードＳ１と、デジタルオフセットデータＤＯＦ１との関係は、以下の式（４）で示される。
【００６４】
［数４］
ＤＯＦ１＝ＶＤＡＣ×Ｓ１÷（２Ｎ１−１）÷ＶＡＤＣ×（２ＮＡＤＣ−１）      （４）
【００６５】
なお、０レベルコントローラ２０２７ｂは、ＤＡＣ２０２７ａによって発生されるアナログオフセット電圧ＶＯＦ１に相当するデジタルオフセットデータＤＯＦ１から、ＡＤＣ２０２４の電気的な特性及びＡＦＥ回路２０２で発生するノイズなどに応じた所定値だけ減算したデジタルオフセットデータを減算器ＳＵ１に出力してもよい。
【００６６】
以上のように構成されたＡＦＥ回路２０２では、ＡＤＣ２０２４の前段において、アナログ画像信号にＤＡＣ２０２７ａによって発生されるアナログオフセット電圧ＶＯＦ１が加算され、ＡＤＣ２０２４の後段において、デジタル画像データから０レベルコントローラ２０２７ｂによって出力されるデジタルオフセットデータＤＯＦ１が減算されて、１１ビットのデジタル画像データが得られる。
【００６７】
上述したようにして得られた１１ビットのデジタル画像データは、次段のデジタルオフセット補正部２０２５に入力される。デジタルオフセット補正部２０２５は、ＡＤＣ２０２４によって出力される暗時アナログ画像信号に対応するデジタル画像データが、所定のレベルとなるように補正するデジタルオフセット補正を実行する。
【００６８】
図１０は、図３のデジタルオフセット補正部２０２５がラインＬ１のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートであり、図１１は、図３のデジタルオフセット補正部２０２５がラインＬ２のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートであり、図１２は、図３のデジタルオフセット補正部２０２５がラインＬ３のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートである。ラインＬ１，Ｌ２，Ｌ３は、画像処理装置１０によって連続した主走査ライン期間で読み取られる。図１０乃至図１２を参照して、デジタルオフセット補正について説明する。
【００６９】
図１０において、時刻ｔ１から時刻ｔ１０までの期間が主走査ライン期間である。また、時刻ｔ３から時刻ｔ７までの期間がＯＰＢ画素転送期間であり、時刻ｔ７から時刻ｔ８までの期間が有効画素転送期間であり、時刻ｔ８から時刻ｔ９までの期間が空転送期間である。デジタルオフセット補正は、時刻ｔ３から時刻ｔ７までのＯＰＢ画素転送期間において実行される。ＯＰＢ画素転送期間内の時刻ｔ４から時刻ｔ５までの期間において、ブラッククランプ信号ＢＬＫＣＬＰがＨレベルとなる。この期間において、平均化処理部２０２５ｂには、暗時アナログ画像信号に対応するデジタル画像データが入力されており、平均化処理部２０２５ｂは、図１０（Ｆ）に示すように入力されるデジタル画像データの平均値ＤＡＶＥを計算して補正演算部２０２５ａに出力する。
【００７０】
その後、時刻ｔ５から時刻ｔ６までの期間において、補正演算部２０２５ａは、平均値ＤＡＶＥと目標値ＴＧ（例えば０である。）との差であるずれ量Ｄ１（＝ＤＡＶＥ−ＴＧ）を算出する。その後、時刻ｔ６において、補正演算部２０２５ａは、以下のようにデジタル補正値ＤＯＦＳを設定して、加算器ＡＤ２に出力する。
（１）Ｄ１＞０のとき、デジタル補正値ＤＯＦＳを（−１）×Ｄ１×βに設定する。
（２）Ｄ１＜０のとき、デジタル補正値ＤＯＦＳを（−１）×Ｄ１×βに設定する。
（３）Ｄ１＝０のとき、デジタル補正値ＤＯＦＳを０にする。
ここで、係数βは０以上１以下の定数値であり、ずれ量Ｄ１に係数βを乗算することにより、ずれ量Ｄ１を１度に補正せずに、複数回に分けて補正する。目標値ＴＧ及び係数βは、ＣＰＵインターフェース２０２８を介してＣＰＵ２１５からレジスタ２０２５ｃに書き込まれ、補正演算部２０２５ａはレジスタ２０２５ｃから目標値ＴＧ及び係数βを読み出して上記処理を実行する。すなわち、目標値ＴＧ及び係数βを任意の値に設定することができる。
【００７１】
次いで、加算器ＡＤ２は、減算器ＳＵ１から入力されるデジタル画像データと、補正演算部２０２５ａから入力されるデジタル補正値ＤＯＦＳとを加算して、オフセット付加部２０２６及び平均化処理部２０２５ｂに出力する。デジタル補正値ＤＯＦＳは、上述した値に設定されるので、ずれ量Ｄ１が正のときは、デジタル画像データからずれ量Ｄ１の係数β倍の値が減算される一方、ずれ量Ｄ１が負のときは、デジタル画像データにずれ量Ｄ１の係数β倍の値が加算される。時刻ｔ６において、デジタル補正値ＤＯＦＳが更新されるので、図１２（Ｇ）に示すようにデジタル画像データが変化する。デジタル補正値ＤＯＦＳは、ずれ量Ｄ１の係数β倍であるので、デジタル画像データは０まで補正されない。その後、時刻ｔ６から時刻ｔ７までの期間において、補正演算部２０２５ａは、更新したデジタル補正値ＤＯＦＳを保持する。
【００７２】
図１１は、図１０に示した主走査ライン期間の次の主走査ライン期間におけるＯＰＢ画素転送期間を示している。図１１に示したＯＰＢ画素転送期間においても、図１０のＯＰＢ画素転送期間と同様の動作が行われ、デジタル画像データが補正される。
【００７３】
図１２は、図１１に示した主走査ライン期間の次の主走査ライン期間におけるＯＰＢ画素転送期間を示している。図１２に示したＯＰＢ画素転送期間においても、図１１のＯＰＢ画素転送期間と同様の動作が行われ、デジタル画像データが補正される。
【００７４】
上述したデジタルオフセット補正を主走査ライン期間毎に実行すると、デジタルオフセット補正部２０２５からオフセット付加部２０２６に入力されるデジタル画像データは、常に目標値ＴＧである０付近の値となる。図１３は、デジタルオフセット補正部２０２５からオフセット付加部２０２６に入力されるデジタル画像データを示すグラフである。図１３に示すように、オフセット付加部２０２６に入力されるデジタル画像データは、０付近に調整されている。すなわち、黒オフセットレベルが、目標値ＴＧになるように補正される。
【００７５】
オフセット付加部２０２６は、ＣＰＵインターフェース２０２８を介してＣＰＵ２１５によって設定される所定のデジタルオフセットデータＤＯＦ２を、入力されるデジタル画像データに加算して、インターフェース部２０５を介して信号処理部２１に出力する。オフセット付加部２０２６によって加算されるデジタルオフセットデータＤＯＦ２は、加算後のデジタル画像データがランダムノイズ成分も含めて０以上となるような値である。したがって、オフセット付加部２０２６によって出力されるデジタル画像データは、すべて正の値となり符号ビットは意味の無いものとなるので、オフセット付加部２０２６は符号ビットを有しない１０ビットのデジタル画像データを出力する。
【００７６】
図１４は、オフセット付加部２０２６がデジタルオフセット補正部２０２５から入力されるデジタル画像データにデジタルオフセットデータＤＯＦ２を加算したデジタル画像データを示すグラフである。図１４に示すように、破線で示したデジタルオフセット補正部２０２５から入力されるデジタル画像データにオフセット付加部２０２６によって４０であるデジタルオフセットデータＤＯＦ２が加算されて、ＡＦＥ回路２０２の最終出力データである実線で示した１０ビットのデジタル画像データが生成される。
【００７７】
以上説明したように、第１の実施形態によれば、ＣＣＤ１９で読み取った原稿画像をＡＦＥ回路２０２内で信号処理する際に、ＡＦＥ回路２０２のＡＤＣ２０２４の前段で、所定のアナログオフセット電圧ＶＯＦ１を印加することにより、ＡＤＣ２０２４の前段においてアナログ画像信号がＡＤＣ２０２４のダイナミックレンジの下限電圧を下回ることを防ぐことができる。
【００７８】
また、第１の実施形態によれば、ＡＤＣ２０２４の後段において、ＡＤＣ２０２４の前段で印加したアナログオフセット電圧ＶＯＦ１に相当するデジタルオフセットデータＤＯＦ１、又はそれ以下のデジタルオフセットデータをＡＤＣ２０２４から出力されるデジタル画像データから減算し、その後のデジタルオフセット補正で黒オフセットレベルが目標値ＴＧとなるように補正されるので、ＤＡＣ２０２７ａのＤＮＬ誤差の影響による大きなアナログオフセット電圧ＶＯＦ１の変化に伴う画像の濃度段差を避けることができるとともに、ＤＡＣ２０２７ａが広いダイナミックレンジ及び高分解能を有する必要がなく、従来技術に比較してチップ面積が減少するとともに、低コスト化することができる。
【００７９】
さらに、第１の実施形態によれば、デジタルオフセット補正における目標値ＴＧ及び係数βと、オフセット付加部２０２６によって加算されるデジタルオフセットデータＤＯＦ２がＣＰＵインターフェース２０２８を介してＣＰＵ２１５から任意の値に設定できるので、画像処理装置１０に固有なノイズ量に応じて黒オフセットレベルを調整することができる。
【００８０】
またさらに、第１の実施形態によれば、ＡＤＣ２０２４の前段で印加するアナログオフセット電圧ＶＯＦ１は、ＣＰＵインターフェース２０２８を介してＣＰＵ２１５から設定することができるので、アナログ画像信号に必要な分だけアナログオフセット電圧ＶＯＦ１をはかせることができ、ＡＤＣ２０２４のダイナミックレンジを無意味に狭めたりすることがなくなる。また、この場合のＤＡＣ２０２７ａは、細かい分解能を必要としないため、低コスト化することができる。
【００８１】
第２の実施形態．
図１５は、第２の実施形態に係る画像処理装置のセンサボード２０Ａ及び信号処理部２１の構成を示すブロック図である。図１５のセンサボード２０Ａは、図２のセンサボード２０と比較して、タイミング信号発生回路２０４に代えてタイミング信号発生回路２０４Ａを備えること、及びＡＦＥ回路２０２に代えてＡＦＥ回路２０２Ａを備えることを特徴とし、その他の構成は図２のセンサボード２０と同様である。タイミング信号発生回路２０４Ａは、タイミング信号発生回路２０４と比較して、更新信号ＵＰＤＡＴＡをＡＦＥ回路２０２Ａにさらに出力することを特徴とする。
【００８２】
図１６は、図１５のＡＦＥ回路２０２Ａの構成を示すブロック図である。図１６のＡＦＥ回路２０２Ａは、図３のＡＦＥ回路２０２と比較して、デジタルオフセット補正部２０２５に代えてデジタルオフセット補正部２０２５Ａを備えることと、ＤＡＣ２０２９をさらに備えることと、ＤＡＣ２０２９によって発生されるアナログオフセット電圧ＶＯＦ２を増幅器２０２３に入力されるアナログ画像信号に印加する加算器ＡＤ３をさらに備えることとを特徴とし、その他の構成は、図３のＡＦＥ回路２０２と同様である。ここで、ＤＡＣ２０２９と加算器ＡＤ３とは、第１の変換加算手段を構成し、ＤＡＣ２０２７ａと加算器ＡＤ１とは、第２の変換加算手段を構成する。また、０レベルコントローラ２０２７ｂと減算器ＳＵ１は、制御減算手段を構成する。第２の実施形態にかかる画像処理装置の特徴は、デジタルオフセット補正部２０２５Ａにおけるデジタル補正値が所定のしきい値ＴＨ１以上になった場合に、ＤＡＣ２０２９によって発生されるアナログオフセット電圧ＶＯＦ２を増幅器２０２３に入力されるアナログ画像信号に印加するようにしたことにある。
【００８３】
図１６に示すように、ＡＦＥ回路２０２Ａでは、ＡＤＣ２０２４に入力されるアナログ画像信号にＤＡＣ２０２７ａからのアナログオフセット電圧ＶＯＦ１を印加し、ＡＤＣ２０２４から出力されるデジタル画像データから、０レベルコントローラ２０２７ｂからのデジタルオフセットデータＤＯＦ１を減算し、その後にデジタルオフセット補正部２０２５Ａにおいてデジタルオフセット補正を実行する。しかし、ＡＤＣ２０２４に入力されるアナログ画像信号に、大きなアナログオフセット電圧ＶＯＦ１が印加されると、印加された電圧分だけＡＤＣ２０２４のダイナミックレンジが狭くなるため、ＡＤＣ２０２４に入力されるアナログ画像信号に印加されるアナログオフセット電圧ＶＯＦ１を必要以上に大きくしないようにすることが望ましい。
【００８４】
そこで、ＤＡＣ２０２７ａによって発生されるアナログオフセット電圧ＶＯＦ１は、必要最低限、つまりアナログ画像信号のノイズ分だけをＡＤＣ２０２４の入力信号として飽和させないような電圧とする。このときにデジタルオフセット補正部２０２５Ａがデジタルオフセット補正を実行すると、クランプ回路２０２１などであるＡＦＥ回路２０２Ａの入力部のリーク電流によって発生するオフセット電圧、及びＡＦＥ回路２０２Ａ内部の回路で発生するオフセット電圧が大きい場合は、デジタル補正値ＤＯＦＳが大きくなる。また、場合によっては、これらのオフセット電圧の影響により、ＡＤＣ２０２４に入力されるアナログ画像信号が飽和している可能性もある。そこで、デジタル補正値ＤＯＦＳが所定のしきい値ＴＨ１以上になった場合は、ＤＡＣ２０２９を用いて、ＤＡＣ２０２７ａとは別にアナログオフセット電圧ＶＯＦ２をアナログ画像信号に印加し、当該アナログオフセット電圧ＶＯＦ２に対応する分だけデジタル補正値ＤＯＦＳを減少させて、デジタル補正値ＤＯＦＳがしきい値ＴＨ１以下となるように更新する。
【００８５】
ここで、ＤＡＣ２０２９のダイナミックレンジがＶＤＡＣ２［Ｖ］であり、ＤＡＣ２０２９の分解能がＮ２ビット（例えば４ビット）であり、増幅器２０２３のゲインがα［倍］であるとして、ＤＡＣ２０２９の設定コードＳ２が１だけ変化したときの、ＡＤＣ２０２４によって出力されるデジタル画像データの変化について説明する。ＤＡＣ２０２９の設定コードが１だけ変化したときに、ＤＡＣ２０２９の出力電圧において変化する電圧Ｖ１［Ｖ］は、以下の式（５）で示される。
【００８６】
［数５］
Ｖ１＝ＶＤＡＣ２÷（２Ｎ２−１）      （５）
【００８７】
また、電圧Ｖ１は、増幅器２０２３で増幅されて、ＡＤＣ２０２４に入力されるときには、以下の式（６）で示される電圧Ｖ２［Ｖ］となる。
【００８８】
［数６］
Ｖ２
＝Ｖ１×α
＝ＶＤＡＣ２÷（２Ｎ２−１）×α      （６）
【００８９】
さらに、電圧Ｖ２がＡＤＣ２０２４によってデジタルデータに変換される。このデジタルデータが上述したしきい値ＴＨ１である。しきい値ＴＨ１は、以下の式（７）で示される。
【００９０】
［数７］
ＴＨ１
＝Ｖ２÷ＶＡＤＣ×（２ＮＡＤＣ−１）
＝（ＶＤＡＣ２÷（２Ｎ２−１）×α）÷ＶＡＤＣ×（２ＮＡＤＣ−１）      （７）
【００９１】
補正演算部２０２５ａＡは、上述した補正演算部２０２５ａと同様にデジタル補正値ＤＯＦＳを算出して、加算器ＡＤ２に出力する。また、補正演算部２０２５ａＡはさらに、デジタル補正値ＤＯＦＳがしきい値ＴＨ１以上であるときに、ＤＡＣ２０２９の設定コードＳ２を１だけ増加させて、デジタル補正値ＤＯＦＳを、しきい値ＴＨ１だけ減少させる。式（５）乃至（７）を参照して説明したように、しきい値ＴＨ１は、ＤＡＣ２０２９の設定コードＳ２の変化量に対応した値となっている。なお、この場合もＤＡＣ２０２７ａの分解能を小さくするため、ＤＡＣ２０２９の設定コードＳ２が変化したタイミングで、ＤＡＣ２０２９によって発生されるアナログオフセット電圧ＶＯＦ２と補正演算部２０２５ａＡによって出力されるデジタル補正値ＤＯＦＳとのバランスがずれた場合は、デジタルオフセット補正部２０２５Ａによって出力されるデジタル画像データの黒オフセットレベルが乱れる可能性がある。したがって、補正演算部２０２５ａＡは、画像読み取り期間以外の期間においてタイミング信号発生回路２０４Ａによって出力される更新信号ＵＰＤＡＴＥに応答して、デジタル補正値ＤＯＦＳをしきい値ＴＨ１と比較し、デジタル補正値ＤＯＦＳがしきい値ＴＨ１以上であればＤＡＣ２０２９の設定コードＳ２の更新及びデジタル補正値ＤＯＦＳの更新を実行する。
【００９２】
なお、タイミング信号発生回路２０４Ａは、ＣＰＵインターフェース２０４ｂを介してＣＰＵ２１５からレジスタ２０４ａに書き込まれる情報に基づいて、更新信号ＵＰＤＡＴＥを出力するので、更新信号ＵＰＤＡＴＥが出力されるタイミングは調整可能である。また、タイミング信号発生回路２０４Ａは、上述した画像読み取り期間以外の期間に限らず、ＯＰＢ画素転送期間、有効画素転送期間、又は空転送期間において、更新信号ＵＰＤＡＴＥを出力することもできる。
【００９３】
以上説明したように、第２の実施形態によれば、第１の実施形態と同様の作用効果を有する。また、補正演算部２０２５ａＡによって算出されるデジタル補正値ＤＯＦＳがしきい値ＴＨ１以上になった場合は、ＤＡＣ２０２９を用いて、ＤＡＣ２０２７ａとは別にアナログオフセット電圧ＶＯＦ２をアナログ画像信号に印加し、当該アナログオフセット電圧ＶＯＦ２に対応する分だけデジタル補正値ＤＯＦＳを減少させるので、ＡＤＣ２０２４のダイナミックレンジを狭くすることなく、大きな黒オフセットレベルのずれを補正することができる。
【００９４】
さらに、第２の実施形態によれば、ＤＡＣ２０２９の設定コードＳ２の更新を画像読み取り期間中に行うと、図３０に示すような濃度段差を生じるおそれがある。そこで、タイミング信号発生回路２０４Ａは、画像読み取り期間以外の期間において更新信号ＵＰＤＡＴＥを出力し、補正演算部２０２５ａＡは、更新信号ＵＰＤＡＴＥに応答して、ＤＡＣ２０２９の設定コードＳ２の更新及びデジタル補正値ＤＯＦＳの更新を実行するので、濃度の安定した読み取り画像を得ることができる。
【００９５】
第３の実施形態．
図１７は、第３の実施形態に係るＡＦＥ回路２０２Ｂの構成を示すブロック図である。図１７のＡＦＥ回路２０２Ｂは、図１６のＡＦＥ回路２０２Ａと比較して、ＡＤＣ２０２４に代えてＡＤＣ２０２４Ｂを備えることと、デジタルオフセット補正部２０２５Ａに代えてデジタルオフセット補正部２０２５Ｂを備えることと、オフセット付加部２０２６に代えてオフセット付加部２０２６Ｂを備えることと、０レベル補正部２０２７に代えて０レベル補正部２０２７Ｂを備えることと、ＤＡＣ２０２９に代えてＤＡＣ２０２９Ｂを備えることと、基準電圧及び電流生成回路ＧＣ１をさらに備えることと、１４ビット及び１５ビットのデジタル画像データを取り扱うこととを特徴とし、その他の構成は図１６のＡＦＥ回路２０２Ａと同様である。
【００９６】
第３の実施形態に係る画像処理装置は、主走査ライン期間においてＣＣＤ１９から入力されるアナログ画像信号を増幅して出力する増幅器２０２３と、増幅器２０２３から入力されるアナログ画像信号をデジタル画像データにＡ／Ｄ変換して出力するＡＤＣ２０２４Ｂと、ＡＤＣ２０２４Ｂから出力されるデジタル画像データに基づいてローパスフィルタ演算を行い、当該平均値に基づいて上記デジタル画像データに対して所望の黒オフセットレベルを得るように補正するためのデジタル補正値ＤＯＦＳを演算し、当該デジタル補正値ＤＯＦＳを用いて上記デジタル画像データに対して補正を行うデジタルオフセット補正部２０２５Ｂとを備えた画像処理装置において、デジタルオフセット補正部２０２５Ｂは、デジタル補正値ＤＯＦＳを所定のしきい値ＴＨ１と比較し、デジタル補正値ＤＯＦＳがしきい値ＴＨ１以上のとき、デジタル補正値ＤＯＦＳがしきい値ＴＨ１以下となるように減少させて更新した後、上記デジタル画像データに基づいてローパスフィルタ演算を行いかつデジタル補正値ＤＯＦＳを演算することを特徴とする。
【００９７】
図１７のオフセット付加部２０２６Ｂは、図１６のオフセット付加部２０２６に比較して、入力される１５ビットのデジタル画像データにＣＰＵインターフェース２０２８を介してＣＰＵ２１５によって設定されるデジタルオフセットデータＤＯＦ２を加算して１４ビットのデジタル画像データを出力することを特徴とする。
【００９８】
図１７のＡＤＣ２０２４Ｂは、図１６のＡＤＣ２０２４に比較して、基準電圧及び電流生成回路ＧＣ１から入力信号のダイナミックレンジの下限電圧及び上限電圧が供給されていること、及び１４ビットのデジタル画像データを出力することを特徴とする。
【００９９】
また、図１７の０レベル補正部２０２７Ｂは、図１６の０レベル補正部２０２７に比較して、ＤＡＣ２０２７ａに代えてＤＡＣ２０２７ａＢを備えて構成されることを特徴とする。ＤＡＣ２０２７ａＢは、ＤＡＣ２０２７ａと比較して、分解能が例えば４ビットであり、出力電圧のダイナミックレンジが基準電圧及び電流生成回路ＧＣ１から入力される電流によって決定されることを特徴とする。ＤＡＣ２０２７ａＢの設定コードＳ１とＤＡＣ２０２７ａＢから出力されるアナログオフセット電圧ＶＯＦ１との関係は、上述した式（２）で表される。また、設定コードＳ１は、第１の実施形態で上述した方法と同様の方法で決定される。
【０１００】
図１７のデジタルオフセット補正部２０２５Ｂは、図１６のデジタルオフセット補正部２０２５Ａに比較して、平均化処理部２０２５ｂ及び補正演算部２０２５ａＡに代えてフィルタ処理部２０２５ｂＢ及び補正演算部２０２５ａＢを備えて構成されることと、１５ビットのデジタル画像データを取り扱うこととを特徴とする。
【０１０１】
図１６の平均化処理部２０２５ｂは、ブラッククランプ信号ＢＬＫＣＬＰがＨレベルである期間において、入力されるデジタル画像データの平均値ＤＡＶＥを算出したが、図１７のフィルタ処理部２０２５ｂＢは、ブラッククランプ信号ＢＬＫＣＬＰがＨレベルである期間において、デジタル画像データが入力される毎に、過去に入力された所定の個数のデジタル画像データに対してローパスフィルタ演算を行うことにより移動平均値ＳＭＡを算出して補正演算部２０２５ａＢに出力する。
【０１０２】
補正演算部２０２５ａＢは、ブラッククランプ信号ＢＬＫＣＬＰがＨレベルである期間において、移動平均値ＳＭＡが入力されるごとに、入力される移動平均値ＳＭＡ及びレジスタ２０２５ｃに記憶された目標値ＴＧに基づいて、補正演算部２０２５ａＡと同様の方法でデジタル補正値ＤＯＦＳを算出して、加算器ＡＤ２に出力する。ブラッククランプ信号ＢＬＫＣＬＰがＨレベルである期間におけるフィルタ処理部２０２５ｂＢ及び補正演算部２０２５ａＢによって実行される処理をデジタルオフセット補正という。デジタルオフセット補正では、デジタルオフセット補正部２０２５Ｂに入力される暗時アナログ画像信号に対応するデジタル画像データが、所定のレベルとなるように補正される。補正演算部２０２５ａＢはさらに、更新信号ＵＰＤＡＴＥに応答してデジタル補正値ＤＯＦＳを第２の実施形態で上述したしきい値ＴＨ１と比較し、デジタル補正値ＤＯＦＳがしきい値ＴＨ１以上であれば、補正演算部２０２５ａＡと同様の方法でＤＡＣ２０２９Ｂの設定コードＳ２を更新し、かつデジタル補正値ＤＯＦＳを更新する。
【０１０３】
図１７のＤＡＣ２０２９Ｂは、図１６のＤＡＣ２０２９に比較して、分解能が例えば８ビットであり、出力電圧のダイナミックレンジが基準電圧及び電流生成回路ＧＣ１から入力される電流によって決定されることを特徴とする。
【０１０４】
基準電圧及び電流生成回路ＧＣ１は、同一の製造プロセスで形成されており、外部電源（図示せず。）から入力される１．２Ｖの電圧を用いて、ＡＤＣ２０２４Ｂへの入力信号のダイナミックレンジの下限電圧（例えば、０．７７５Ｖである。）及び上限電圧（例えば１．２２５Ｖである。）を設定するための基準電圧をＡＤＣ２０２４Ｂに出力し、ＤＡＣ２０２７ａＢの出力電圧のダイナミックレンジ（例えば６０ｍＶである。）を設定するための電流（例えば１２μＡである。）をＤＡＣ２０２７ａＢに出力し、ＤＡＣ２０２９Ｂの出力電圧のダイナミックレンジ（例えば５００ｍＶである。）を決定するための電流（例えば１２μＡである。）をＤＡＣ２０２９Ｂに出力する。
【０１０５】
第２の実施形態では、同一の基準電圧及び電流生成回路ＧＣ１によって、ＡＤＣ２０２４Ｂの入力電圧のダイナミックレンジ、ＤＡＣ２０２７ａＢの出力電圧のダイナミックレンジ、及びＤＡＣ２０２９Ｂの出力電圧のダイナミックレンジが決定されるので、基準電圧及び電流生成回路ＧＣ１が個体差によるばらつき（プロセスばらつき）を有する場合でも、それぞれのダイナミックレンジの間の関係に影響しない。これについて、以下で説明する。
【０１０６】
例えば、ＡＤＣ２０２４Ｂの分解能がＮＡＤＣビットでありかつ入力電圧のダイナミックレンジがＶＡＤＣであり、ＤＡＣ２０２７ａＢの分解能がＮ１ビットでありかつ出力電圧のダイナミックレンジがＶＤＡＣ１であり、ＤＡＣ２０２９Ｂの分解能がＮ２ビットでありかつ出力電圧のダイナミックレンジがＶＤＡＣ２であるとする。このとき、ＡＤＣ２０２４Ｂによって出力されるデータにおける１単位当たりの電圧は、ＶＡＤＣ÷２ＮＡＤＣである。また、ＤＡＣ２０２７ａＢの設定コードが１だけ変化したときに、ＤＡＣ２０２７ａＢの出力電圧において変化する電圧はＶＤＡＣ１÷２Ｎ１であり、ＤＡＣ２０２９Ｂの設定コードが１だけ変化したときに、ＤＡＣ２０２９Ｂの出力電圧において変化する電圧はＶＤＡＣ２÷２Ｎ２である。ＤＡＣ２０２７ａＢの設定コードＳ１が１だけ変化すると、ＡＤＣ２０２４Ｂによって出力されるデータは、（ＶＤＡＣ１÷２Ｎ１）÷（ＶＡＤＣ÷２ＮＡＤＣ）だけ変化する。また、ＤＡＣ２０２９Ｂの設定コードＳ２が１だけ変化すると、ＡＤＣ２０２４Ｂによって出力されるデータは、（ＶＤＡＣ２÷２Ｎ２）÷（ＶＡＤＣ÷２ＮＡＤＣ）だけ変化する。
【０１０７】
ここで、基準電圧及び電流生成回路ＧＣ１によって出力される電圧及び電流が変動して、元々出力されていた電圧及び電流のα倍になったとする。このとき、ＡＤＣ２０２４Ｂ、ＤＡＣ２０２７ａＢ、及びＤＡＣ２０２９Ｂそれぞれのダイナミックレンジがα倍される。しかし、ＤＡＣ２０２７ａＢの設定コードＳ１が１だけ変化したときにＡＤＣ２０２４Ｂによって出力されるデータにおける変化は、上述した式において分母及び分子がともにα倍されるため、上述した場合と変化しない。さらに、ＤＡＣ２０２９Ｂの設定コードＳ２が１だけ変化したときにＡＤＣ２０２４Ｂによって出力されるデータにおける変化もまた、上述した場合と変化しない。
【０１０８】
すなわち、基準電圧及び電流生成回路ＧＣ１によって出力される電圧及び電流にばらつきが存在する場合でも、ＡＤＣ２０２４Ｂによって出力されるデジタル画像データにおいては、ＤＡＣ２０２７ａＢの設定コードＳ１、及びＤＡＣ２０２９Ｂの設定コードＳ２はばらつきの影響を受けない。
【０１０９】
次に、図１８乃至図２６に示したタイミングチャートを参照して、デジタルオフセット補正部２０２５Ｂによって実行されるＤＡＣ２０２９Ｂの設定コードＳ２の更新及びデジタルオフセット補正について説明する。ここでは、
（１）空転送期間中に更新信号ＵＰＤＡＴＥがＨレベルになり、ＣＣＤ１９によって出力されるアナログ画像信号における温度ドリフトを補正する場合と、
（２）有効画素転送期間中に更新信号ＵＰＤＡＴＥがＨレベルになり、ＣＣＤ１９によって出力されるアナログ画像信号における温度ドリフトを補正する場合と、
（３）有効画素転送期間中に更新信号ＵＰＤＡＴＥがＨレベルになり、電源投入時又は増幅器２０２３のゲインを更新した場合などのアナログ画像信号における電圧の急変を補正する場合とについて説明する。なお、第２の実施形態で上述したように、更新信号ＵＰＤＡＴＥが出力されるタイミングは調整可能である。
【０１１０】
まず、第１の場合について説明する。図１８は、空転送期間中に更新信号ＵＰＤＡＴＥがＨレベルになる場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ１のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートであり、図１９は、空転送期間中に更新信号ＵＰＤＡＴＥがＨレベルになる場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ２のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートであり、図２０は、空転送期間中に更新信号ＵＰＤＡＴＥがＨレベルになる場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ３のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートである。ラインＬ１，Ｌ２，Ｌ３は、第３の実施形態に係る画像処理装置によって連続した主走査ライン期間で読み取られる。
【０１１１】
図１８において、時刻ｔ２１から時刻ｔ３２までの主走査ライン期間においてラインＬ１が第３の実施形態に係る画像処理装置によって読み取られ、時刻ｔ３２から時刻ｔ３３までの主走査ライン期間においてラインＬ２が第３の実施形態に係る画像処理装置によって読み取られ、時刻ｔ３３から時刻ｔ３４までの主走査ライン期間においてラインＬ３が第３の実施形態に係る画像処理装置によって読み取られる。また、時刻ｔ２１から時刻ｔ３２までの主走査ライン期間内において、時刻ｔ２３から時刻ｔ２４までの期間がＯＰＢ画素転送期間であり、時刻ｔ２４から時刻ｔ２６までの期間が有効画素転送期間であり、時刻ｔ２６から時刻ｔ３１までの期間が空転送期間である。
【０１１２】
空転送期間内の時刻ｔ２７から時刻ｔ２８までの期間において、タイミング信号発生回路２０４Ａは、Ｈレベルの更新信号ＵＰＤＡＴＥを出力する。また、時刻ｔ２７において、補正演算部２０２５ａＢは、フィルタ処理部２０２５ｂＢから入力された移動平均値ＳＭＡ及びレジスタ２０２５ｃに記憶された目標値ＴＧに基づいて上述したようにデジタル補正値ＤＯＦＳを算出して、デジタル補正値ＤＯＦＳをしきい値ＴＨ１と比較する。図１８はデジタル補正値ＤＯＦＳがしきい値ＴＨ１以上であるときを示しており、補正演算部２０２５ａＢは、ＤＡＣ２０２９Ｂの設定コードＳ２を１だけ増加させるとともに、デジタル補正値ＤＯＦＳをしきい値ＴＨ１だけ減少させる。デジタル補正値ＤＯＦＳの更新は、即座に反映されるが、ＤＡＣ２０２９Ｂの設定コードの更新は、反映されるまでにある程度の時間がかかる。したがって、図１８（Ｉ）に示すように、オフセット付加部２０２６Ｂに出力されるデジタル画像データは、時刻ｔ２７においてデジタル補正値ＤＯＦＳの更新に基づいて低下し、その後時刻ｔ２７から時刻ｔ２９までの期間においてＤＡＣ２０２９Ｂの設定コードの更新に基づいて徐々に上昇する。ここで、時刻ｔ２７から時刻ｔ２９までの期間は、ＤＡＣ２０２９Ｂのセトリング時間である。
【０１１３】
次いで、時刻ｔ２９から時刻ｔ３０までの期間において、タイミング信号発生回路２０４Ａは、Ｈレベルのブラッククランプ信号ＢＬＫＣＬＰを出力する。また、時刻ｔ２９から時刻ｔ３０までの期間において、フィルタ処理部２０２５ｂＢ及び補正演算部２０２５ａＢはそれぞれ、上述したデジタルオフセット補正を実行する。これによって、図１８（Ｉ）に示すように、オフセット付加部２０２６Ｂに出力されるデジタル画像データは、０に補正される。
【０１１４】
なお、更新信号ＵＰＤＡＴＥをＨレベルにするタイミングと、ブラッククランプ信号ＢＬＫＣＬＰをＨレベルにするタイミングは、タイミング信号発生回路２０４Ａのレジスタ２０４ｂに記憶された情報によって決定されるが、これらのタイミングは、ＤＡＣ２０２９Ｂのセトリング時間を考慮して決定される。
【０１１５】
図１９は、図１８に示した時刻ｔ３２から時刻ｔ３３までの主走査ライン期間における有効画素転送期間の一部及び空転送期間を示している。なお、図１９に示した有効画素転送期間の一部及び空転送期間は、図１８に示した有効画素転送期間の一部及び空転送期間と同様の期間である。図１９の時刻ｔ２７ａにおいて、補正演算部２０２５ａＢは、フィルタ処理部２０２５ｂＢから入力された移動平均値ＳＭＡ及びレジスタ２０２５ｃに記憶された目標値ＴＧに基づいて上述したようにデジタル補正値ＤＯＦＳを算出して、デジタル補正値ＤＯＦＳをしきい値ＴＨ１と比較する。図１９では、図１８に示した空転送期間において、ＤＡＣ２０２９Ｂの設定コードＳ２の更新及びデジタル補正値ＤＯＦＳの更新が実行されたので、デジタル補正値ＤＯＦＳがＴＨ１未満であるときを示しており、ＤＡＣ２０２９Ｂの設定コードＳ２の更新及びデジタル補正値ＤＯＦＳの更新は実行されない。その後、時刻ｔ２９ａから時刻ｔ３０ａまでの期間において、フィルタ処理部２０２５ｂＢ及び補正演算部２０２５ａＢは、上述したデジタルオフセット補正を実行する。これによって、図１９（Ｅ）に示すように、１つのラインを読み込んでいる間に発生した温度ドリフト量ｄ１が補正される。
【０１１６】
図２０は、図１８に示した時刻ｔ３３から時刻ｔ３４までの主走査ライン期間における有効画素転送期間の一部及び空転送期間を示している。なお、図２０に示した有効画素転送期間の一部及び空転送期間は、図１８に示した有効画素転送期間の一部及び空転送期間と同様の期間である。図２０に示した有効画素転送期間の一部及び空転送期間においても、図１９の有効画素転送期間の一部及び空転送期間における動作と同様の動作が行われ、デジタル画像データが補正される。
【０１１７】
上述した第１の場合によれば、更新信号ＵＰＤＡＴＥがＨレベルになった後で、ブラッククランプ信号ＢＬＫＣＬＰがＨレベルとなるようにタイミング信号発生回路２０４Ａを動作させるので、ＤＡＣ２０２９ＢのＤＮＬ誤差及びセトリングエラーをデジタルオフセット補正で補正することができる。
【０１１８】
次に、第２の場合について説明する。図２１は、有効画素転送期間中に更新信号ＵＰＤＡＴＥがＨレベルになる場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ１のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートであり、図２２は、有効画素転送期間中に更新信号ＵＰＤＡＴＥがＨレベルになる場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ２のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートであり、図２３は、有効画素転送期間中に更新信号ＵＰＤＡＴＥがＨレベルになる場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ３のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートである。ラインＬ１，Ｌ２，Ｌ３は、第３の実施形態に係る画像処理装置によって連続した主走査ライン期間で読み取られる。
【０１１９】
図２１のタイミングチャートは、図１８のタイミングチャートと比較して、更新信号ＵＰＤＡＴＥがＨレベルである期間が、有効画素転送期間内の時刻ｔ４１から時刻ｔ４２までの期間となっていることを特徴とする。上述したように、Ｈレベルの更新信号ＵＰＤＡＴＥを出力するタイミングは、ＣＰＵインターフェース２０４ｂを介してＣＰＵ２１５からタイミング信号発生回路２０４Ａのレジスタ２０４ａに情報を書き込むことによって変更することができる。ここで、時刻ｔ４１から時刻ｔ４２までの期間は、有効画素転送期間であるが、読み取る原稿のサイズが小さい場合などに発生する未使用の有効画素に対応するアナログ画像信号を転送している期間である。
【０１２０】
時刻ｔ４１から時刻ｔ４２までの期間において、補正演算部２０２５ａＢは、図１８を参照して説明した時刻ｔ２７から時刻ｔ２８までの期間における動作と同様の動作をする。このとき、ＤＡＣ２０２９Ｂのセトリング時間は時刻ｔ４１から時刻ｔ２９までの期間であり、上述した第１の場合よりも長くなるので、上述した第１の場合と比較してＤＡＣ２０２９Ｂのセトリング時間に対する要求を緩和することができる。
【０１２１】
図２２は、図２１に示した時刻ｔ３２から時刻ｔ３３までの主走査ライン期間における有効画素転送期間の一部及び空転送期間を示している。なお、図２２に示した有効画素転送期間の一部及び空転送期間は、図２１に示した有効画素転送期間の一部及び空転送期間と同様の期間である。図２２のタイミングチャートは、図１９のタイミングチャートと比較して、更新信号ＵＰＤＡＴＥがＨレベルである期間が、有効画素転送期間内の時刻ｔ４１ａから時刻ｔ４２ａまでの期間となっていることを特徴とする。時刻ｔ４１ａから時刻ｔ４２ａまでの期間において補正演算部２０２５ａＢは、図１９を参照して説明した時刻ｔ２７ａから時刻ｔ２８ａまでの期間における動作と同様の動作をする。
【０１２２】
図２３は、図２１に示した時刻ｔ３３から時刻ｔ３４までの主走査ライン期間における有効画素転送期間の一部及び空転送期間を示している。なお、図２３に示した有効画素転送期間の一部及び空転送期間は、図２１に示した有効画素転送期間の一部及び空転送期間と同様の期間である。図２３に示した有効画素転送期間の一部及び空転送期間においても、図２２の有効画素転送期間の一部及び空転送期間における動作と同様の動作が行われ、デジタル画像データが補正される。
【０１２３】
上述した第２の場合によれば、読み取る原稿のサイズが小さい場合などにおいて、更新信号ＵＰＤＡＴＥを有効画素転送期間内でＨレベルとすることにより、上述した第１の場合よりも早期にデジタルオフセット補正を開始して空転送期間を短縮することができる。さらに、空転送期間を短縮することによって主走査ライン期間を短縮して、原稿の読み取り時間を短縮することができる。また、電源投入時においても、デジタルオフセット補正が上述した第１の場合よりも早期に完了することができるので、原稿読み取りまでに必要な立ち上げ時間が短縮される。
【０１２４】
次に、第３の場合について説明する。図２４は、入力されるアナログ画像信号の電圧が急変した場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ１のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートであり、図２５は、入力されるアナログ画像信号の電圧が急変した場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ２のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートであり、図２６は、入力されるアナログ画像信号の電圧が急変した場合において、図１７のデジタルオフセット補正部２０２５ＢがラインＬ３のデジタル画像データに基づいてデジタルオフセット補正を実行するときのタイミングチャートである。ラインＬ１，Ｌ２，Ｌ３は、第３の実施形態に係る画像処理装置によって連続した主走査ライン期間で読み取られる。また、ラインＬ１を読み取っている図２４の時刻ｔ２１から時刻ｔ３２までの主走査ライン期間においてアナログ画像信号の電圧が急変したとする。
【０１２５】
図２４のタイミングチャートは、図２１のタイミングチャートと比較して、図２４（Ｈ）に示すようにオフセット付加部２０２６Ｂに出力されるデジタル画像データの低下が大きいことを特徴とする。このため、時刻ｔ２９から時刻ｔ３０までの期間において、フィルタ処理部２０２５ｂＢ及び補正演算部２０２５ａＢがデジタルオフセット補正を実行するが、オフセット付加部２０２６Ｂに出力されるデジタル画像データは、０未満の値までしか補正されない。
【０１２６】
図２５は、図２４に示した時刻ｔ３２から時刻ｔ３３までの主走査ライン期間における有効画素転送期間の一部及び空転送期間を示している。なお、図２５に示した有効画素転送期間の一部及び空転送期間は、図２４に示した有効画素転送期間の一部及び空転送期間と同様の期間である。図２５のタイミングチャートでは、図２５（Ｅ）に示すように、オフセット付加部２０２６Ｂに出力されるデジタル画像データと目標値ＴＧである０との差が、図２４を参照して述べたラインＬ１に対するデジタルオフセット補正で補正できなかった分と、１ライン中に発生したドリフト量ｄ１との和となっている。図２５に示すように、時刻ｔ２９ａから時刻ｔ３０ａまでの期間において、フィルタ処理部２０２５ｂＢ及び補正演算部２０２５ａＢがデジタルオフセット補正を実行して、オフセット付加部２０２６Ｂに出力されるデジタル画像データは、０に補正される。
【０１２７】
図２６は、図２４に示した時刻ｔ３３から時刻ｔ３４までの主走査ライン期間における有効画素転送期間の一部及び空転送期間を示している。なお、図２６に示した有効画素転送期間の一部及び空転送期間は、図２４に示した有効画素転送期間の一部及び空転送期間と同様の期間である。図２６に示した有効画素転送期間の一部及び空転送期間においても、図２３の有効画素転送期間の一部及び空転送期間と同様の動作が行われ、デジタル画像データが補正される。上述した第３の場合によれば、第２の場合と同様の作用効果を有する。
【０１２８】
以上説明したように、第３の実施形態によれば、第２の実施形態と同様の作用効果を有する。また、基準電圧及び電流生成回路ＧＣ１がＡＤＣ２０２４Ｂの入力電圧のダイナミックレンジと、ＤＡＣ２０２７ａＢ及びＤＡＣ２０２９Ｂの出力電圧のダイナミックレンジとを決定するので、基準電圧及び電流生成回路ＧＣ１が個体差によるばらつき（プロセスばらつき）を有する場合でも、それぞれのダイナミックレンジの間の関係に影響が及ばない。さらに、ＤＡＣ２０２９Ｂの設定コードＳ２の更新をデジタルオフセット補正の前に実行するので、ＤＡＣ２０２９ＢのＤＮＬ誤差及びセトリングエラーをデジタルオフセット補正で補正することができ、正確な黒オフセットレベルの調整を実行することができる。
【０１２９】
なお、第１乃至第３の実施形態では、本発明の画像処理装置を複写機などの画像形成装置に用いた例で説明したが、スキャナ機能やファクシミリ機能を備えたスキャナ装置やファクシミリ装置などの画像形成装置に用いてもよい。また、上記機能にさらにプリンタ機能を追加した複合機などの画像形成装置にも好適に用いることができ、上記と同様の効果を有する画像形成装置とすることができる。
【産業上の利用可能性】
【０１３０】
本発明に係る画像処理装置によれば、デジタルオフセット補正手段が、第１のＤ／Ａ変換手段に第１のコードデータを出力した後、Ａ／Ｄ変換手段から出力されるデジタル画像データに基づいてローパスフィルタ演算を行いかつ当該平均値に基づいてデジタル補正値を演算し、上記デジタル画像データに対して補正を行うので、デジタルオフセット補正手段が第１のＤ／Ａ変換手段のＤＮＬ誤差及びセトリングエラーを補正することができ、正確な黒オフセットレベルの調整を実行することができる。
【０１３１】
また、本発明に係る画像処理装置によれば、基準電圧及び電流生成回路が第１のＤ／Ａ変換手段及び第２のＤ／Ａ変換手段の出力信号のダイナミックレンジと、Ａ／Ｄ変換手段への入力信号のダイナミックレンジとを設定するので、基準電圧及び電流生成回路が個体差によるばらつき（プロセスばらつき）を有する場合でも、それぞれのダイナミックレンジの間の関係に影響が及ばない。
【０１３２】
さらに、本発明に係る画像処理装置によれば、第２の変換加算手段が、入力される所定の第２のコードデータを第２のＤ／Ａ変換手段を用いてＤ／Ａ変換して増幅手段から入力されるアナログ画像信号に加算してＡ／Ｄ変換手段に出力するので、Ａ／Ｄ変換手段によって出力されるデジタル画像データのゼロ飽和を防ぐことができる。また、制御減算手段が、上記第２のコードデータに基づいて上記第２の変換加算手段による加算値だけ又は当該加算値より所定値だけ減算した値だけＡ／Ｄ変換手段からのデジタル画像データから減算してデジタルオフセット補正手段に出力し、デジタルオフセット補正手段が、上記デジタル画像データに対して所望の黒オフセットレベルを得るように補正する。このため、第２のＤ／Ａ変換手段の出力信号の変化に伴う画像の濃度段差を避けることができ、広いダイナミックレンジ及び高分解能を有する第２のＤ／Ａ変換手段が不要となり、従来技術に比較してチップ面積が減少するとともに、低コスト化できる。
【０１３３】
またさらに、本発明に係る画像処理装置によれば、上記デジタルオフセット補正手段は、上記デジタル補正値を所定のしきい値と比較し、上記デジタル補正値が当該しきい値以上のとき、上記デジタル補正値が上記しきい値以下となるように減少させて更新し、かつ上記デジタル補正値の更新時の減少値に対応する第１のコードデータを第１の変換加算手段に出力し、第１の変換加算手段は、第１のコードデータを第１のＤ／Ａ変換手段を用いてＤ／Ａ変換して上記光電変換素子から入力されるアナログ画像信号に加算して上記増幅手段に出力するので、Ａ／Ｄ変換手段のダイナミックレンジを狭くすることなく、大きな黒オフセットレベルのずれを補正することができる。
【０１３４】
本発明に係る画像処理方法によれば、デジタルオフセット補正ステップにおいて、第１のＤ／Ａ変換手段に第１のコードデータを出力した後、Ａ／Ｄ変換手段から出力されるデジタル画像データに基づいてローパスフィルタ演算を行いかつ当該平均値に基づいてデジタル補正値を演算し、上記デジタル画像データに対して補正を行うので、デジタルオフセット補正ステップにおいて第１のＤ／Ａ変換手段のＤＮＬ誤差及びセトリングエラーを補正することができ、正確な黒オフセットレベルの調整を実行することができる。
【０１３５】
また、本発明に係る画像処理方法によれば、基準電圧及び電流生成回路が第１のＤ／Ａ変換手段及び第２のＤ／Ａ変換手段の出力信号のダイナミックレンジと、Ａ／Ｄ変換手段への入力信号のダイナミックレンジとを設定するので、基準電圧及び電流生成回路が個体差によるばらつき（プロセスばらつき）を有する場合でも、それぞれのダイナミックレンジの間の関係に影響が及ばない。
【０１３６】
さらに、本発明に係る画像処理方法によれば、第２の変換加算ステップにおいて、入力される所定の第２のコードデータを第２のＤ／Ａ変換手段を用いてＤ／Ａ変換して増幅手段から入力されるアナログ画像信号に加算してＡ／Ｄ変換手段に出力するので、Ａ／Ｄ変換手段によって出力されるデジタル画像データのゼロ飽和を防ぐことができる。また、制御減算ステップにおいて、上記第２のコードデータに基づいて上記第２の変換加算ステップによる加算値だけ又は当該加算値より所定値だけ減算した値だけＡ／Ｄ変換手段からのデジタル画像データから減算してデジタルオフセット補正ステップに出力し、デジタルオフセット補正ステップにおいて、上記デジタル画像データに対して所望の黒オフセットレベルを得るように補正する。このため、第２のＤ／Ａ変換手段の出力信号の変化に伴う画像の濃度段差を避けることができ、広いダイナミックレンジ及び高分解能を有する第２のＤ／Ａ変換手段が不要となり、従来技術に比較してチップ面積が減少するとともに、低コスト化できる。
【０１３７】
またさらに、本発明に係る画像処理方法によれば、上記デジタルオフセット補正ステップにおいて、上記デジタル補正値を所定のしきい値と比較し、上記デジタル補正値が当該しきい値以上のとき、上記デジタル補正値が上記しきい値以下となるように減少させて更新し、かつ上記デジタル補正値の更新時の減少値に対応する第１のコードデータを第１の変換加算ステップに出力し、第１の変換加算ステップにおいて、第１のコードデータを第１のＤ／Ａ変換手段を用いてＤ／Ａ変換して上記光電変換素子から入力されるアナログ画像信号に加算して上記増幅手段に出力するので、Ａ／Ｄ変換手段のダイナミックレンジを狭くすることなく、大きな黒オフセットレベルのずれを補正することができる。
【符号の説明】
【０１３８】
１０…画像処理装置、
１１…コンタクトガラス、
１２…キセノンランプ、
１３，１４，１５…反射ミラー、
１６，１７…キャリッジ、
１８…レンズユニット、
１９…ＣＣＤリニアイメージセンサ、
２０，２０Ａ…センサボード、
２１…信号処理部、
２２…原稿、
２３…白基準板、
５５…黒オフセットレベル補正回路、
２０１…コンデンサ、
２０２，２０２Ａ、２０２Ｂ，５０…アナログフロントエンド回路、
２０３…発振器、
２０４，２０４Ａ…タイミング信号発生回路、
２０４ａ…レジスタ、
２０４ｂ…ＣＰＵインターフェース、
２０５、２１１…インターフェース部、
２１２…ライン間補正回路、
２１３…シェーディング補正回路、
２１４…γ補正回路、
２１５…ＣＰＵ、
２０２１，５１…クランプ回路、
２０２２，５２…サンプルホールド回路、
２０２３，５３…増幅器、
２０２４，２０２４Ｂ，５４…Ａ／Ｄ変換回路、
２０２５，２０２５Ａ，２０２５Ｂ…デジタルオフセット補正部、
２０２５ａ，２０２５ａＡ，２０２５ａＢ，５５２…補正演算部、
２０２５ｂ，５５１…平均化処理部、
２０２５ｂＢ…フィルタ処理部、
２０２５ｃ…レジスタ、
２０２６，２０２６Ｂ…オフセット付加部、
２０２７，２０２７Ｂ…０レベル補正部、
２０２７ａ，２０２７ａＢ，５５３…Ｄ／Ａ変換回路、
２０２７ｂ…０レベルコントローラ、
２０２８…ＣＰＵインターフェース、
２０２９，２０２９Ｂ…Ｄ／Ａ変換回路、
ＡＤ１，ＡＤ２，ＡＤ３，５６…加算器、
ＧＣ１…基準電圧及び電流生成回路、
ＳＵ１…減算器。
【先行技術文献】
【特許文献】
【０１３９】
【特許文献１】特開２００８−２９４５６７号公報。
【特許文献２】特開２００７−１５８６６３号公報。
【特許文献３】特開２００５−３１１９１９号公報。
【図１】
2012065115.tif 000004
【図２】
2012065115.tif 000005
【図３】
2012065115.tif 000006
【図４】
2012065115.tif 000007
【図５】
2012065115.tif 000008
【図６】
2012065115.tif 000009
【図７】
2012065115.tif 000010
【図８】
2012065115.tif 000011
【図９】
2012065115.tif 000012
【図１０】
2012065115.tif 000013
【図１１】
2012065115.tif 000014
【図１２】
2012065115.tif 000015
【図１３】
2012065115.tif 000016
【図１４】
2012065115.tif 000017
【図１５】
2012065115.tif 000018
【図１６】
2012065115.tif 000019
【図１７】
2012065115.tif 000020
【図１８】
2012065115.tif 000021
【図１９】
2012065115.tif 000022
【図２０】
2012065115.tif 000023
【図２１】
2012065115.tif 000024
【図２２】
2012065115.tif 000025
【図２３】
2012065115.tif 000026
【図２４】
2012065115.tif 000027
【図２５】
2012065115.tif 000028
【図２６】
2012065115.tif 000029
【図２７】
2012065115.tif 000030
【図２８】
2012065115.tif 000031
【図２９】
2012065115.tif 000032
【図３０】
2012065115.tif 000033