(57)【要約】      （修正有）【課題】スタンバイ時のリーク電流と回路面積の増大を抑制する。【解決手段】第１電源に接続する第１の回路１１の入力対に出力が夫々接続された第２及び第３の回路１２、１３と、前記第１の回路の入力、又は、前記第１の回路の内部ノードに接続された第４の回路１４と、を含み、前記第２の回路及び前記第３の回路は、第２電源と第３電源間に接続され、スタンバイ時にパワーゲーティングされる回路を有し、前記第２の回路は、前記第２及び第３電源電位を振幅範囲とする信号を入力し、前記第２の回路の出力は前記第３の回路の入力に接続され、前記第１の回路の出力信号の振幅範囲は、前記第１電源電位と、前記第２又は第３電源電位とされ、前記第４の回路は、パワーゲーティング時に前記第１の回路の前記入力対、又は前記内部ノードの論理値を保持し、スタンバイ時にも前記第１の回路の出力信号の論理を前記入力信号に関連した論理に維持する。【選択図】図１
2012209899.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位を有する第１の電源線に接続され、第１の電源が供給される第１の回路と、
第２の電位を有する第２の電源線と第３の電位を有する第３の電源線との間に接続され、第２の及び第３の電源が夫々供給される第２及び第３の回路と、
第４の回路と、
を含む電圧レベルシフタを備え、
前記第２及び第３の回路の一方には入力信号が供給され、
前記第２及び第３の回路の他方には前記一方の回路の出力信号が供給され、
前記第３の回路は、スタンバイ時に前記第２及び第３の電源からそれぞれ供給される電源をパワーゲーティングすることによって、前記第３の回路が出力する出力信号の論理を不定とする第１のパワーゲーティング回路を含み、
前記第１の回路は、夫々の入力ノードと出力ノードが互いにクロスカップルに接続された複数のトランジスタを含み、
前記第１の回路が有する複数の入力ノードには、前記第２及び第３の回路が夫々出力する出力信号が供給され、
前記第４の回路は、
該第４の回路が有する複数のノードが前記第１の回路の複数の入力ノードに接続し、前記第４の回路の複数のノードから、前記スタンバイ時に示す前記入力信号の論理に関連する出力信号を出力し、又は、
前記複数のトランジスタの夫々の出力ノードに関連する所定の内部ノードに接続し、前記スタンバイ時に前記内部ノードの論理値を保持する回路を含み、
よって、前記第１の回路は、前記パワーゲーティング回路によらず前記第４の回路によって、前記スタンバイ時に示す前記入力信号の論理に関連する出力信号を、前記電圧レベルシフタの出力信号として出力する、半導体装置。
【請求項２】
前記第１の回路は、
前記所定の内部ノードである第１及び第２のノード、
前記第１の回路の複数の入力ノードである第３及び第４のノード、
アクティブ時及び前記スタンバイ時に限らず常に前記入力信号の論理に関連する前記第１の回路の出力信号を供給する第５のノード、を含み、
前記第２の回路は、第６及び第７のノードを含み、前記第６のノードに前記入力信号が供給され、前記アクティブ時に前記第７のノードに前記入力信号に対応する第１の信号を前記一方の回路の出力信号として供給し、前記スタンバイ時に前記入力信号の電位によらず前記第１の信号の論理を不定とし、
前記第３の回路は、第８及び第９のノードと、前記スタンバイ時に前記パワーゲーティングされ、出力ノードが前記第９のノードに接続するインバータと、を含み、前記第８のノードに前記第１の信号が供給され、前記アクティブ時に前記第９のノードに前記第１の信号と逆の論理を示す第２の信号を前記他方の回路の出力信号として供給し、前記スタンバイ時に前記第１の信号の電位によらず前記第２の信号の論理を不定とし、
前記第４の回路は、
前記第１及び第２のノード、又は、前記第３及び第４のノード、に夫々接続する第１０及び第１１のノードを含み、
前記第１及び第２のノードは、前記第１の電位と、前記第２又は第３の電位と、の間で前記第３及び第４のノードの電位に夫々対応して振幅し、前記アクティブ時及び前記スタンバイ時に限らず常に互いに逆の電位を有し、
前記第３及び第４のノードは、前記アクティブ時に前記第２及び第３の電位の間で夫々振幅するも、少なくとも前記アクティブ時に互いに逆の電位を有し、
前記第２のノードは、前記第５のノードに接続し、
前記第７のノードは、前記第３及び第８のノードに接続し、
前記第９のノードは、前記第４のノードに接続し、
前記第４の回路は、更に、
少なくとも前記スタンバイ時、前記第１０及び第１１のノードが、前記スタンバイ中の前記入力信号の論理に夫々対応した互いに逆の電位を有するか、又は、前記アクティブ時から前記スタンバイ時に状態遷移したときの互いに逆の前記第１０及び第１１のノードの電位を維持する、請求項１記載の半導体装置。
【請求項３】
前記第１の回路は、
前記第１の回路の複数の入力ノードである第３及び第４のノード、
アクティブ時及び前記スタンバイ時に限らず常に前記入力信号の論理に関連する前記第１の回路の出力信号を供給する第５のノード、を含み、
前記第２の回路は、第６及び第７のノードを含み、前記第６のノードに前記入力信号が供給され、前記アクティブ時に前記第７のノードに前記入力信号の論理に関連する第１の信号を前記一方の回路の出力信号として供給し、前記スタンバイ時に前記入力信号の電位によらず前記第１の信号の論理を不定とし、
前記第３の回路は、第８及び第９のノードを含み、前記第８のノードに前記第１の信号が供給され、前記アクティブ時に前記第９のノードに前記第１の信号と逆の論理を示す第２の信号を前記他方の回路の出力信号として供給し、前記スタンバイ時に前記第１の信号の電位によらず前記第２の信号の論理を不定とし、
前記第４の回路は、
前記第３及び第４のノードに夫々接続する前記第１０及び第１１のノード、
前記入力信号が供給される第１２のノード、を含み、
前記第１０及び第１１のノードは、前記アクティブ時及び前記スタンバイ時に限らず常に前記入力信号の論理に関連して互いに逆の電位を有し、
前記第５のノードは、前記第１の電位と、前記第２又は第３の電位と、の間で前記第３及び第４のノードの電位に夫々対応して振幅し、前記アクティブ時及び前記スタンバイ時に限らず常に前記入力信号の論理に関連する電位を有し、
前記第３のノードは、前記第７、第８及び第１０のノードに接続し、
前記第４のノードは、前記第９及び第１１のノードに接続し、
前記第２の回路は、更に、入力ノードが前記第６のノード、出力ノードが前記第７のノードに接続し、スタンバイ時に前記パワーゲーティングされる第１のインバータを含み、よって、前記スタンバイ時に前記第７のノードは前記第６のノードの電位によらず不定の電位となり、
前記第３の回路は、更に、入力ノードが前記第８のノード、出力ノードが前記第９のノードに接続し、前記スタンバイ時に前記パワーゲーティングされる第２のインバータを含み、よって、前記スタンバイ時に前記第９のノードは前記第８のノードの電位によらず不定の電位となり、
前記第４の回路は、更に、
前記スタンバイ時にパワーゲーティングされず、前記第１及び第２のインバータが夫々有するトランジスタの閾値よりも高い閾値のトランジスタを夫々含む第３及び第４のインバータを含み、
前記第３のインバータの入力ノードが前記第１２のノードに接続し、その出力のノードが前記第１０のノードに接続し、
前記第４のインバータの入力ノードが前記第３のインバータの出力ノードに接続し、その出力ノードが前記第１１のノードに接続し、
よって、前記スタンバイ時に、前記第３及び第４のインバータは、前記入力信号の論理に関連した夫々の論理の値を、対応する前記第３及び第４のノードに供給する、請求項１記載の半導体装置。
【請求項４】
前記第１の回路は、第３乃至第５のノード、又は、第１乃至第５のノードを含み、アクティブ時及びスタンバイ時に限らず常に入力信号に対応する出力信号を前記第５のノードから供給し、
前記第２の回路は、第６及び第７のノードを含み、前記第６のノードに前記入力信号が供給され、前記アクティブ時に前記第７のノードに前記入力信号の論理に関連する第１の信号を供給し、前記スタンバイ時に前記入力信号の電位によらず前記第１の信号の論理を不定とし、
前記第３の回路は、第８及び第９のノードを含み、前記第８のノードに前記第１の信号が供給され、前記アクティブ時に前記第９のノードに前記第１の信号と逆の論理を示す第２の信号を前記他方の回路の出力信号として供給し、前記スタンバイ時に前記第１の信号の電位によらず前記第２の信号の論理を不定とし、
前記第４の回路は、第１０乃至第１１のノードを含み、
前記第５のノードは、前記第１の電位と、前記第２又は第３の電位と、の間で前記第３及び第４のノードの電位に夫々対応して振幅し、前記アクティブ時及び前記スタンバイ時に限らず常に前記入力信号の論理に関連する電位を有し、
前記第３のノードは、前記第７、第８及び第１０のノードに接続し、
前記第４のノードは、前記第９及び第１１のノードに接続し、
前記第２の回路は、更に、入力ノードが前記第６のノード、出力ノードが前記第７のノードに接続し、前記スタンバイ時に前記パワーゲーティングされる第１のインバータを含み、前記スタンバイ時に前記第７のノードは前記第６のノードの電位によらず不定の電位となり、
前記第３の回路は、更に、入力ノードが前記第８のノード、出力ノードが前記第９のノードに接続し、前記スタンバイ時に前記パワーゲーティングされる第２のインバータを含み、前記スタンバイ時に前記第９のノードは、前記第８のノードの電位によらず不定の電位となり、
前記第４の回路は、更に、
少なくとも前記スタンバイ時、前記第１０及び第１１のノードが、前記アクティブ時から前記スタンバイ時に状態遷移したときの互いに逆の前記第１０及び第１１のノードの電位の状態を維持するか、又は、前記第１、第２のノードの電位の状態を維持する、請求項１記載の半導体装置。
【請求項５】
前記第２及び第３の回路が夫々出力する出力信号は、差動信号であり、
前記第１の回路の複数の入力ノードである第３及び第４のノードには、前記差動信号の一方及び他方が供給され、
前記第４の回路は、
前記第２及び第３の電源に接続し、前記入力信号が供給され、前記差動信号の一方を出力する第５の回路と、
前記第２及び第３の電源に接続し、前記第５の回路の出力信号が供給され、前記作動信号の他方を出力する第６の回路と、を含み、
前記第２の回路は、更に、スタンバイ時に前記第２及び第３の電源からそれぞれ供給される電源をパワーゲーティングすることによって、前記第２の回路が出力する出力信号の論理を不定とする第２のパワーゲーティング回路を含み、
前記第１のパワーゲーティング回路は、前記第２及び第３の電源線に夫々接続し、前記第３の回路が出力する出力信号を生成する内部回路へそれぞれ電源を給電する第１と第２の給電パスに挿入され、前記アクティブ時に電気的に導通とされ、前記スタンバイ時に電気的に非導通に制御される第１及び第２のスイッチトランジスタを含み、
前記第２のパワーゲーティング回路は、前記第２及び第３の電源線に夫々接続し、前記第２の回路が出力する出力信号を生成する内部回路へ夫々電源を給電する第３と第４の給電パスに挿入され、前記アクティブ時に電気的に導通とされ、前記スタンバイ時に電気的に非導通に制御される第３、第４のスイッチトランジスタを含む、請求項１記載の半導体装置。
【請求項６】
前記第１の回路は、
前記第１の電源に、第１端子が接続されたクロックカップル構成の前記複数のトランジスタである第１のトランジスタ対と、
第４の電位を有する第４の電源線に、第１端子が接続され、夫々の入力ノードと出力ノードが互いにクロックカップルされた第２のトランジスタ対と、
前記第３及び第４のノードの一方のノードと、前記第１のトランジスタ対の一方のトランジスタの第２端子と、の間に接続された第１導電型の第１のトランジスタと、
前記第３及び第４のノードの一方のノードと、前記第２のトランジスタ対の一方のトランジスタの第２端子と、の間に接続された前記第１導電型と異なる第２導電型の第２のトランジスタと、を含み、
前記第１及び第２のトランジスタは、それぞれのゲート電極が共通に前記第３及び第４のノードの他方のノードに接続するスイッチ対であり、よって、電気的な導通と非導通とが相補に制御され、
前記第１のトランジスタ対の他方のトランジスタの第２端子及び前記第２のトランジスタ対の他方のトランジスタの第２端子が共通に接続する接続ノードが、前記第１の回路の出力信号を供給する出力ノードに接続される、請求項５記載の半導体装置。
【請求項７】
前記第１の回路は、前記所定の内部ノードであり、互いに逆論理である第１及び第２のノードを含み、
前記第２及び第３の回路が夫々出力する出力信号は、差動信号であり、
前記第１の回路の複数の入力ノードである第３及び第４のノードには、前記差動信号の一方及び他方が夫々供給され、
前記第２の回路は、更に、スタンバイ時に前記第２及び第３の電源からそれぞれ供給される電源をパワーゲーティングすることによって、前記第２の回路が出力する出力信号の論理を不定とする第２のパワーゲーティング回路を含み、
前記第１のパワーゲーティング回路は、前記第２及び第３の電源線に夫々接続し、前記第３の回路が出力する出力信号を生成する内部回路へそれぞれ電源を給電する第１と第２の給電パスに挿入され、前記アクティブ時に電気的に導通とされ、前記スタンバイ時に電気的に非導通に制御される第１及び第２のスイッチトランジスタを含み、
前記第２のパワーゲーティング回路は、前記第２及び第３の電源線に夫々接続し、前記第２の回路が出力する出力信号を生成する内部回路へ夫々電源を給電する第３と第４の給電パスに挿入され、前記アクティブ時に電気的に導通とされ、前記スタンバイ時に電気的に非導通に制御される第３、第４のスイッチトランジスタを含み、
前記第４の回路は、前記第１及び第２のノード、又は、前記第３及び第４のノード、に夫々接続する第１のラッチ回路を含み、
前記第２のノードは前記第１回路の出力ノードである、請求項１記載の半導体装置。
【請求項８】
前記第１のラッチ回路は、更に、前記スタンバイ時に活性状態とされ、前記アクティブ時に非活性状態に制御するスイッチ回路を含む、請求項７記載の半導体装置。
【請求項９】
前記第１の回路は、前記所定の内部ノードであり、互いに逆論理である第１及び第２のノードを含み、
前記第１の回路の複数の入力ノードである第３及び第４のノードには、前記一方の回路の出力及び他方の回路の出力が、夫々供給され、
前記第１のパワーゲーティング回路は、前記第２及び第３の電源線に夫々接続し、前記第３の回路が出力する出力信号を生成する内部回路へそれぞれ電源を給電する第１と第２の給電パスに挿入され、前記アクティブ時に電気的に導通とされ、前記スタンバイ時に電気的に非導通に制御される第１及び第２のスイッチトランジスタを含み、
前記第４の回路は、前記第２及び第３の電源で動作し、前記第３及び第４のノードに夫々の入力ノードと出力ノードが互いにクロスカップルされた２つのインバータを含む第２のラッチ回路を含む、請求項１記載の半導体装置。
【請求項１０】
前記第２の回路は、更に、スタンバイ時に前記第２及び第３の電源からそれぞれ供給される電源をパワーゲーティングすることによって、前記第２の回路が出力する出力信号の論理を不定とする第２のパワーゲーティング回路を含み、
前記第２のパワーゲーティング回路は、前記第２及び第３の電源線に夫々接続し、前記第２の回路が出力する出力信号を生成する内部回路へ夫々電源を給電する第３と第４の給電パスに挿入され、前記アクティブ時に電気的に導通とされ、前記スタンバイ時に電気的に非導通に制御される第３、第４のスイッチトランジスタを含む、請求項９記載の半導体装置。
【請求項１１】
前記第２の回路は、更に、前記入力信号の反転信号を一端に受け、他端が前記第３及び第４のノードの一方に接続され、前記スタンバイ時に非活性状態とされるトランスファゲートを含む、請求項９記載の半導体装置。
【請求項１２】
前記第１の回路は、前記所定の内部ノードであり、互いに逆論理である第１及び第２のノードを含み、
前記第２及び第３の回路が夫々出力する出力信号は、差動信号であり、
前記第１の回路の複数の入力ノードである第３及び第４のノードには、前記差動信号の一方及び他方が夫々供給され、
前記第２の回路は、更に、スタンバイ時に前記第２及び第３の電源からそれぞれ供給される電源をパワーゲーティングすることによって、前記第２の回路が出力する出力信号の論理を不定とする第２のパワーゲーティング回路を含み、
前記第１のパワーゲーティング回路は、前記第２及び第３の電源線に夫々接続し、前記第３の回路が出力する出力信号を生成する内部回路へそれぞれ電源を給電する第１と第２の給電パスに挿入され、前記アクティブ時に電気的に導通とされ、前記スタンバイ時に電気的に非導通に制御される第１及び第２のスイッチトランジスタを含み、
前記第２のパワーゲーティング回路は、前記第２及び第３の電源線に夫々接続し、前記第２の回路が出力する出力信号を生成する内部回路へ夫々電源を給電する第３と第４の給電パスに挿入され、前記アクティブ時に電気的に導通とされ、前記スタンバイ時に電気的に非導通に制御される第３、第４のスイッチトランジスタを含み、
前記第４の回路は、前記第１及び第２のノード、並びに、前記第３及び第４のノード、との間に接続される第３のラッチ回路を含む、請求項１記載の半導体装置。
【請求項１３】
前記第３のラッチ回路は、
前記第３及び第４のノードの一方に関連する前記第１のノードに入力端子が接続された第１のインバータと、
前記第１のインバータの出力端子と前記第４のノードと間に接続された第１のスイッチと、
前記第１の回路の出力信号を供給する出力ノードに接続される前記第２のノードに入力端子が接続された第２のインバータと、
前記第２のインバータの出力端子と前記第３のノードと間に接続された第２のスイッチと、を含み、
前記第１及び第２のスイッチは、前記スタンバイ時に導通し、前記アクティブ時に非導通とされる、請求項１２記載の半導体装置。
【請求項１４】
前記第２及び第３回路にそれぞれ対応する前記内部回路を構成するトランジスタの閾値は、前記第５の回路及び前記第６の回路を構成するトランジスタの閾値よりも低い、請求項５又は６記載の半導体装置。
【請求項１５】
前記第３回路に対応する前記内部回路を構成するトランジスタの閾値は、前記第４の回路を構成するトランジスタの閾値よりも低い、請求項７乃至１３のいずれか１項に記載の半導体装置。
【請求項１６】
前記第１のパワーゲーティング回路に対応する前記第１及び第２のスイッチトランジスタの閾値は、前記第３回路に対応する前記内部回路を構成するトランジスタの閾値よりも高い、請求項５乃至１４のいずれか１項に記載の半導体装置。
【請求項１７】
前記第１のパワーゲーティング回路に対応する前記第１及び第２のスイッチトランジスタの閾値は、前記第５の回路及び前記第６の回路を夫々構成するトランジスタの閾値と同じである、請求項５、６、１４のいずれか１項に記載の半導体装置。
【請求項１８】
前記第１のパワーゲーティング回路に対応する前記第１及び第２のスイッチトランジスタの閾値は、前記第４の回路を構成するトランジスタの閾値と同じである、請求項７乃至１６のいずれか１項に記載の半導体装置。
【請求項１９】
前記第１の回路が、
前記複数のトランジスタである第１及び第２のトランジスタと、
前記第１及び第２のトランジスタとは逆導電型の第３及び第４のトランジスタと、
を含み、
前記第１及び第２のトランジスタの第１端子は、前記第１の電源に接続され、
前記第１及び第２のトランジスタの第２端子は、前記第１の回路内部の第１及び第２のノード、及び前記第３及び第４のトランジスの第２端子に夫々接続され、更に、前記第２及び第１のトランジスタのゲート端子である第３端子に夫々交差に接続され、
前記第３及び第４のトランジスタの第１端子は、前記第２及び第３の回路が夫々出力する出力信号が夫々供給される第３及び第４のノードに夫々に接続され、
前記第２のノードが出力ノードとされる、請求項１乃至１８のいずれか１項に記載の半導体装置。
【請求項２０】
前記第３の回路は、前記スタンバイ時にパワーゲーティングされ、前記第３の回路が出力する出力信号を生成するインバータ素子を含む、請求項１乃至１９のいずれか１項に記載の半導体装置。
【請求項２１】
前記第２及び第３の回路が夫々含む前記内部回路は、それぞれ対応する前記第１乃至第４のスイッチトランジスタにより、前記スタンバイ時にパワーゲーティングされる第１及び第２のインバータ素子を、含み、
前記第５及び第６の回路は、それぞれ対応する前記第３及び第４のノードに夫々の出力が接続された第３及び第４のインバータ素子を含み、
前記第３のインバータ素子は、前記入力信号が供給され、前記第３のノードに前記差動信号の一方を出力し、
前記第４のインバータ素子は、前記第３のインバータ素子の出力信号が供給され、前記第４のノードに前記差動信号の他方を出力する、請求項５又は６記載の半導体装置。
【請求項２２】
前記第１の回路は、
第１及び第２のトランジスタと、
前記第１及び第２のトランジスタとは逆導電型の第３及び第４のトランジスタと、
前記第１及び第２のトランジスタとは逆導電型の第５のトランジスタと、
前記第１及び第２のトランジスタとは同一導電型の第６のトランジスタと、
を含み、
前記第１及び第２のトランジスタの第１端子は、前記第１の電源に接続され、
前記第１及び第２のトランジスタの第２端子は、前記第２及び第１のトランジスタのゲート端子である第３端子に夫々交差に接続され、
前記第１及び２のトランジスタの第２端子は、更に、前記第３及び第４のトランジスタの第２端子に夫々接続され、
前記第３及び第４のトランジスタの第２端子は、前記第４及び第３のトランジスタのゲート端子である第３端子に夫々交差に接続され、
前記第３及び第４のトランジスタの第１端子は、第４の電位を有する第４の電源線に接続され、
前記第５のトランジスタは、前記第１の回路の複数の入力ノードの一つのノードである第３のノードと、前記第１のトランジスタの第２端子と、の間に接続され、
前記第６のトランジスタは、前記第３のノードと、前記第３のトランジスタの第２端子と、の間に接続され、
前記第５及び第６のトランジスタのゲート電極は、前記第１の回路の複数の入力ノードの他の一つのノードである第４のノードに接続し、
前記第５及び第６のトランジスタは、前記第２の回路が出力する出力信号によって導通、非導通が相補に制御される、請求項１又は６記載の半導体装置。
【請求項２３】
前記第１の回路は、
第１及び第２のトランジスタと、
前記第１及び第２のトランジスタとは逆導電型の第３及び第４のトランジスタと、
前記第１のラッチ回路として、前記第１及び第２のトランジスタとは逆導電型の第５及び第６のトランジスタと、
を含み、
前記第４の回路が、前記第１のラッチ回路として、
前記第１及び第２のトランジスタの第１端子は前記第１の電源に接続され、
前記第１及び第２のトランジスタの第２端子は、前記第３及び第４のトランジスの第２端子に夫々接続されるとともに、前記第２及び第１のトランジスタのゲート端子である第３端子に夫々交差に接続され、
前記第３及び第４のトランジスタの第１端子は、前記第４及び第３のトランジスタのゲート端子である第３端子に夫々交差に接続されるとともに、前記第３及び第４のノードに夫々に接続され、
前記第２のトランジスタの第２端子と前記第４のトランジスタの第２端子の接続ノードとが、前記第１の回路が出力する出力信号の出力端子とされ、
前記第５及び第６のトランジスタの第１端子は、前記第３の電源に接続され、
前記第５及び第６のトランジスタの第２端子は、前記第１のトランジスタと前記第３のトランジスタの第２端子の接続ノードと、前記第２のトランジスタと前記第４のトランジスタの第２端子の接続ノードとに夫々接続されるとともに、前記第６及び第５のトランジスタのゲート端子である第３端子に夫々交差に接続される、請求項７記載の半導体装置。
【請求項２４】
前記第１の回路は、更に、第７及び第８のトランジスタを含み、
前記第５及び第６のトランジスタの第１端子は、前記スタンバイ時に電気的に非導通状態とされ、前記アクティブ時に電気的に導通状態に制御される前記第７及び第８のトランジスタを介して、前記第３の電源に接続される、請求項２３記載の半導体装置。
【請求項２５】
更に、前記電圧レベルシフタの出力信号が供給される記憶部を備える、請求項１乃至２４のいずれか１項に記載の半導体装置。
【請求項２６】
前記電圧レベルシフタは、前記記憶部を制御するデコーダに含まれる、請求項２５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、電圧レベル変換に好適な半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、電圧レベル変換回路（ＬＣ：Ｖｏｌｔａｇｅ  Ｌｅｖｅｌ  Ｃｏｎｖｅｒｔｅｒ：「電圧レベルシフタ」ともいう）は、例えば第１の振幅の信号を、第２の振幅の信号に電圧レベルをシフトする。一例として、低振幅の信号（振幅：ＶＳＳ〜ＶＤＤ）を高振幅の信号（振幅：ＶＳＳ〜ＶＰＰ）にレベルシフトする（ＶＰＰは昇圧電圧（＞ＶＤＤ）である）。あるいは、振幅（ＶＳＳ〜ＶＤＤ）の信号を負電源電位ＶＫＫ〜ＶＤＤの振幅等に電圧レベルをシフトする。
【０００３】
なお、特許文献１には、電源電圧ＶＤＤが低電圧化しても高速に動作する電圧レベル変換回路が提案されている。
【０００４】
また特許文献２には、インバータチェーンを構成する複数のインバータの共通電源が、パワーゲーティングされる電源に接続されることが開示される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１５１３８５号公報
【特許文献２】特開２００４−１４７１７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の記載は、本発明者等によって為された従来技術及び関連技術の分析結果である。
【０００７】
＜従来技術＞
図１８を参照して、従来技術の電圧レベル変換回路に関する分析を与える。なお、図１８は、特許文献１の図１の開示に基づく。図１８（Ａ）に示すように、レベル変換回路は、ソースが昇圧電源端子ＶＰＰに接続されるＰチャネルトランジスタ（ＰＭＯＳトランジスタ）ＱＰ１と、ソースが昇圧電源端子ＶＰＰに接続され、ゲートがトランジスタＱＰ１のドレインに接続され、ドレインがトランジスタＱＰ１のゲートに接続されるＰチャネルトランジスタＱＰ２と、ドレインがトランジスタＱＰ１のドレインに接続され、ゲートがインバータＩＬ０の出力（ノードＮ０）に接続され、ソースがインバータＩＬ１の出力（ノードＮ１）に接続されたＮチャネルトランジスタ（ＮＭＯＳトランジスタ）ＱＮＩ１と、ゲートがインバータＩＬ１の出力（ノードＮ１）に接続され、ソースがインバータＩＬ０の出力（ノードＮ０）に接続されたＮチャネルトランジスタＱＮＩ２と、を備え、インバータＩＬ０、ＩＬ１は電源ＶＤＤ、ＶＳＳ間に接続され、インバータＩＬ０は、振幅ＶＳＳ−ＶＤＤの入力信号ＩＮを入力して反転した信号をノードＮ０に出力し、インバータＩＬ１はノードＮ０の信号を反転した信号をノードＮ１に出力する。トランジスタＱＰ１のドレインとＱＮＩ１のドレインの接続点が出力端子ＯＵＴ１を構成している。ＮチャネルトランジスタＱＮＩ１、ＱＮＩ２の閾値電圧は０Ｖ程度と低く設定される。
【０００８】
図１８（Ｂ）は、図１８（Ａ）の回路動作を説明するタイミング波形図であり、図１８（Ａ）の各ノードＩＮ、Ｎ０、Ｎ１、ＯＵＴ１の電圧波形と、電源電流波形Ｉ（ＶＤＤ）が模式的に示されている。
【０００９】
ＩＮ＝Ｌｏｗ（＝ＶＳＳ）のとき、インバータＩＬ０、ＩＬ１の出力ノードＮ０、Ｎ１は夫々Ｈｉｇｈ、Ｌｏｗとなり、トランジスタＱＮＩ１がターン・オンし（導通）、トランジスタＱＮＩ１のドレインはＬｏｗ電位となり、トランジスタＱＰ２がターン・オンし、トランジスタＱＰ１のゲートは昇圧電源電位ＶＰＰとなり、トランジスタＱＰ１はオフ（非導通）とされ、ＯＵＴ１はＬｏｗ電位（ＶＳＳ）とされる。
【００１０】
ＩＮ＝Ｈｉｇｈ（＝ＶＤＤ）のとき、インバータＩＬ０、ＩＬ１の出力ノードＮ０、Ｎ１は夫々Ｌｏｗ、Ｈｉｇｈとなり、トランジスタＱＮＩ２がターン・オンし、トランジスタＱＮＩ１がターン・オフし、トランジスタＱＮＩ２のドレインはＬｏｗ電位となり、トランジスタＱＰ１がターン・オンし、ＯＵＴ１はＶＰＰとされる。なお、トランジスタＱＰ２のゲートはＶＰＰとなり、トランジスタＱＰ２はオフ状態となる。このとき、閾値電圧が０Ｖ付近のトランジスタＱＮＩ１のソース電位＝ＶＤＤ、ドレイン電位＝ＶＰＰ、バックゲート（基板電位）＝ＶＳＳ（０Ｖ）、ゲート電位＝ＶＳＳ（０Ｖ）であり、ゲート・ソース間電圧＝−ＶＤＤとなるため、ドレイン・ソース間電流は殆ど流れない（カットオフ）。トランジスタＱＮＩ１、ＱＮＩ２のうち、カットオフするトランジスタのゲート・ソース間電圧が負電圧になるため、活性動作時のリーク電流の増加なく高速化を可能としている。
【００１１】
＜関連技術＞
本願の発明者らは、特許文献１から、以下の分析及び課題を発見した。図１８（Ａ）に示したレベル変換回路において電源電圧ＶＤＤがさらに低電圧化された場合においても、同等の性能を維持するためには、インバータＩＬ０、ＩＬ１を構成するＭＯＳトランジスタの閾値ＶＴと、ＮチャネルトランジスタＱＮＩ１とＱＮＩ２の閾値ＶＴをさらに低くする必要がある。
【００１２】
これらのトランジスタの低閾値化により、インバータＩＬ０とＩＬ１のリーク電流（オフステート・リーク電流Ｉｏｆｆ：サブシュレッショルド電流ともいう）が増加する。そして、カットオフする低閾値電圧のＭＯＳトランジスタのゲート・ソース間電圧の絶対値が小さくなるため、低閾値電圧ＭＯＳトランジスタを介して流れるオフステート・リーク電流が更に増加する（本願の発明者らによる分析結果）。以下に説明する。
【００１３】
例えば、待機時（スタンバイ時）のＩＮのレベルがＬｏｗ（＝ＶＳＳ）の場合、トランジスタＱＮＩ１のゲートがＨｉｇｈ電位（ＶＤＤ）となってターン・オンし、トランジスタＱＰ２のゲート電位がノードＮ１のＬｏｗとなってターン・オンし、この結果、ＶＰＰ→ＰチャネルトランジスタＱＰ２→ＮチャネルトランジスタＱＮＩ２（ゲート電位＝Ｌｏｗ）→インバータＩＬ０（Ｐチャネルトランジスタ（ゲート＝Ｌｏｗ））→ＶＤＤのルートでオフステート・リーク電流が流れる。更に、ＶＰＰ→ＰチャネルトランジスタＱＰ２→ＮチャネルトランジスタＱＮＩ２（ゲート電位＝ＶＳＳ）→インバータＩＬ０（Ｎチャネルトランジスタのゲート＝Ｌｏｗ）→ＶＳＳのルートでも、オフステート・リーク電流が流れる。
【００１４】
さらに、ＶＰＰ→ＰチャネルトランジスタＱＰ１（ゲート＝Ｈｉｇｈ）→ＮチャネルトランジスタＱＮＩ１（ゲート電位＝Ｈｉｇｈ）→インバータＩＬ１（Ｎチャネルトランジスタ（ゲート＝Ｈｉｇｈ）→ＶＳＳのルートでオフステート・リーク電流が流れる。
【００１５】
＜参考例＞
そこで、本願の発明者らは、図１８（Ａ）に示した回路構成における上記問題点を解消するための構成について、特許文献１及び２から、以下の検討及び更なる課題を発見した。以下では、第１の参考例として、例えば、図１９（Ａ）に示すような回路構成を検討する。図１９（Ａ）の回路は、問題点の理解を容易とするために、本発明者等が新たに作図したものであり、図１８（Ａ）の回路の一部（インバータＩＬ０、ＩＬ１）において、パワーゲーティング回路（特許文献２の図１）を適用したものである（したがって、図１９は公知文献等に開示されたものではないことに注意が必要である）。また、第２の参考例として、第１の参考例である図１９（Ａ）から更に発展させた図１９（Ｂ）は、図１９（Ａ）のＩＬＶ０、ＩＬＶ１にパワーゲーティング回路（特許文献２の図１）を適用した構成例を示す図である。更に、図１９（Ａ）は、ＣＭＯＳトランスファゲート（カットゲート）、及び論理保持回路を付加している。尚、図１９（Ｃ）は、各トランジスタの閾値の例を一覧で示したものである。
【００１６】
図１９（Ａ）に示すように、この参考例は、図１８（Ａ）のインバータＩＬ０の低電位側電源端子とＶＳＳの間、インバータＩＬ０の高電位側電源端子とＶＤＤの間に夫々、ＮチャネルトランジスタＭ３２、ＰチャネルトランジスタＭ３４を備え、インバータＩＬ１の低電位側電源端子とＶＳＳの間、インバータＩＬ１の高電位側電源端子とＶＤＤ側の間に、ＮチャネルトランジスタＭ３３、ＰチャネルトランジスタＭ３５を備え、ＰチャネルトランジスタＭ３４、Ｍ３５のゲートには、パワーゲーティング用の制御信号ＰＤＴが入力され、ＮチャネルトランジスタＭ３２、Ｍ３３のゲートには、ＰＤＴの相補信号ＰＤＢが入力される。信号ＰＤＴ、ＰＤＢは、スタンバイ時に夫々Ｈｉｇｈ、Ｌｏｗとされ、アクティブ時には、夫々Ｌｏｗ、Ｈｉｇｈとされる。また、ソースが電源ＶＤＤに接続されゲートとドレインが交差接続されたＰチャネルトランジスタＱＰ１、ＱＰ２と、ソースがノードＮ１、Ｎ０に夫々接続され、互いのゲートとソースが交差接続されたＮチャネルトランジスタＱＮＩ１、ＱＮＩ２と、を備える。インバータＩＬ０、ＩＬ１らは、夫々ＰチャネルトランジスタＭ１９、Ｍ２１と、ＮチャネルトランジスタＭ１８、Ｍ２０で構成される。尚、ＱＰ１、ＱＰ２、ＱＮＩ１、ＱＮＩ２、インバータＩＬ０、ＩＬ１らは、図１８（Ａ）のＱＰ１、ＱＰ２、ＱＮＩ１、ＱＮＩ２、ＩＬ０、ＩＬ１に対応しており、電圧レベル変換回路を構成している。
【００１７】
レベル変換回路の出力ＯＵＴ１は、制御信号ＰＤＴ１、ＰＤＢ１をゲートに夫々入力するＰチャネルトランジスタＱＰ７とＮチャネルトランジスタＱＮ７からなるＣＭＯＳトランスファゲートを介して、ノードＯＵＴ２に接続され、ノードＯＵＴ２は、インバータＩＬＶ０、ＩＬＶ１を介して出力ノードＯＵＴ３に接続される。制御信号ＰＤＴ１、ＰＤＢ１は、制御信号ＰＤＴ、ＰＤＢと同一論理であるが、振幅電圧が異なる。
【００１８】
ノードＯＵＴ２は、ゲートに、制御信号ＰＤＴ１又はＰＤＴ２を入力するＮチャネルトランジスタＱＮ８とゲートにＰＤＢ１又はＰＤＢ２を入力するＰチャネルトランジスタＱＰ８からなるＣＭＯＳトランスファゲートを介してインバータＩＬＶ２の入力に接続され、インバータＩＬＶ２の出力は、ＰＤＴ１を第１端子に入力するＮＡＮＤ回路ＮＡＮＤ１の第２端子に入力され（２入力ＮＡＮＤ（否定論理積）回路ＮＡＮＤ１は、ＰＤＴ１がＨｉｇｈのときにインバータとして機能し、ＰＤＴ１がＬｏｗのときに、出力をＨｉｇｈ固定する）、ＮＡＮＤ１の出力は、インバータＩＬＶ２の入力に接続されている。ＰＤＴ１がＨｉｇｈのとき、ＣＭＯＳトランスファゲート（ＱＮ８、ＱＰ８）が導通し、インバータＩＬＶ２と、インバータとして機能するＮＡＮＤ１はラッチ回路を構成し、ＣＭＯＳトランスファゲート（ＱＰ７、ＱＮ７）がオフし、ＰＤＴ１がＨｉｇｈとなる直前のＯＵＴ２の値を保持する。ＮチャネルトランジスタＱＮ８及びＰチャネルトランジスタＱＰ８のそれぞれのゲートに供給される制御信号ＰＤＴ２、ＰＤＢ２は、ワンショットパルス信号である。それらワンショットパルス信号は、制御信号ＰＤＴ、ＰＤＢが遷移するときに、ＮチャネルトランジスタＱＮ８及びＰチャネルトランジスタＱＰ８を導通させるような信号である。
【００１９】
インバータＩＬＶ０は、ゲートがＯＵＴ２に共通接続され、ドレインが共通接続されたＰチャネルトランジスタＱＰ３とＮチャネルトランジスタＱＮ３と、ＶＰＰにソースが接続され、ドレインがＰチャネルトランジスタＱＰ３のソースに接続されゲートにＰＤＴ１を入力するＰチャネルトランジスタＱＰ５と、ＶＳＳにソースが接続され、ドレインがＮチャネルトランジスタＱＮ３のソースに接続されゲートにＰＤＢ１を入力するＮチャネルトランジスタＱＮ５とを備えている。インバータＩＬＶ１は、ゲートが、ＱＰ３とＱＮ３の共通ドレインに共通接続され、ドレインがＯＵＴ３に共通接続されたＰチャネルトランジスタＱＰ４とＮチャネルトランジスタＱＮ４と、ＶＰＰにソースが接続され、ドレインがＰチャネルトランジスタＱＰ４のソースに接続されゲートにＰＤＴ１を入力するＰチャネルトランジスタＱＰ６と、ＶＳＳにソースが接続され、ドレインがＮチャネルトランジスタＱＮ４のソースに接続されゲートにＰＤＢ１を入力するＮチャネルトランジスタＱＮ６とを備えている。
【００２０】
スタンバイ時には、ＰＤＴ＝ＰＤＴ１＝Ｈｉｇｈ、ＰＤＢ＝ＰＤＢ１＝Ｌｏｗに設定され、インバータＩＬ０、ＩＬ１のそれぞれの電源パスがオフし（非導通状態となる）、ノードＮ１、Ｎ０はフローティング状態（不定）となる。ＰＤＴ１＝Ｈｉｇｈ、ＰＤＢ１＝Ｌｏｗにより、ＣＭＯＳトランスファゲート（ＱＰ７、ＱＮ７）はターン・オフし（非導通）、インバータＩＬＶ０、ＩＬＶ１のそれぞれの電源パスがオフし（非導通状態となる）、ＯＵＴ３はＨｉｇｈインピーダンス状態となる。
【００２１】
スタンバイ時のパワーゲーティング制御により、特許文献１からの分析及び課題で前述した図１８（Ａ）の回路構成の問題は、インバータＩＬ０、ＩＬ１に夫々流れるオフリーク電流及び、低閾値のＮチャネルトランジスタ（ＱＮＩ１、ＱＮＩ２）を介して流れるオフリーク電流を、それぞれ低減でき、解決する。
【００２２】
しかしながら、図１９（Ａ）、（Ｂ）の構成において、スタンバイ時（ＰＤＴ＝Ｈｉｇｈ、ＰＤＢ＝Ｌｏｗ）、ノードＯＵＴ１はＩＮの論理（Ｌｏｗ又はＨｉｇｈ）を維持できないため不定論理となる。ノードＮ０とＮ１は、入力ＩＮのレベルによらず不定電位又は中間電位（ＶＳＳとＶＤＤの間の電位）になる。ノードＮ０の電位がノードＮ１の電位よりも高い場合、ノードＯＵＴ１の電位も中間電位になる。したがって、ノードＯＵＴ１の後段の回路にパワーゲーティングを採用しない場合、ノードＯＵＴ１の後段回路に、貫通電流が流れ、消費電流が増加する。
【００２３】
これを防ぐために、特許文献１及び２からの検討として示した図１９（Ａ）に示すように、ＣＭＯＳトランスファゲート（ＱＰ７、ＱＮ７）を更に備え、ノードＯＵＴ２の論理を保持する論理保持回路が必要である。スタンバイ時、論理保持回路はノードＯＵＴ２のスタンバイ直前の論理値を保持する。
【００２４】
一方、ＯＵＴ１の後段回路（ＩＬＶ０、ＩＬＶ１）として、特許文献１及び２からの検討として示した図１９（Ｂ）に示すようなパワーゲーティングを採用しても、レジューム機能（スタンバイ状態からアクティブ状態への復帰時に、スタンバイとなる直前に保持した情報を再度戻す）を実現するために、ノードＯＵＴ２又はＯＵＴ３のノードに接続する論理保持回路は必須とされる。図１９（Ａ）では、ノードＯＵＴ２の値を保持する論理保持回路を備えている。図１９（Ａ）に示す例では、論理保持回路として、トランジスタ数にして最小で８個（ＱＮ８、ＱＰ８、インバータにトランジスタが２個、ＮＡＮＤにはトランジスタが４個）が必要である。そして、これらのトランジスタはいずれも高耐圧トランジスタでなければならず、よって、回路素子数の増大により、チップ面積が増大する。
【課題を解決するための手段】
【００２５】
上記問題点の少なくとも１つを解決するために、本発明は概略以下の構成とされる（ただし、以下に制限されるものでない）。
【００２６】
本発明の一例によれば、電圧レベルシフタの入力ノードに、パワーゲーティング（ＰＷＧ）回路の出力を接続するとともに、パワーゲーティング中にも、電圧シフタの出力ノードの論理がＰＷＧ回路の入力信号に対応した論理に維持されるように、電圧シフタの入力又は電圧シフタ内部に論理保持回路を設ける。本発明の１つの側面によれば、第１の電位を有する第１の電源線に接続され、第１の電源が供給される第１の回路と、第２の電位を有する第２の電源線と第３の電位を有する第３の電源線との間に接続され、第２の及び第３の電源が夫々供給される第２及び第３の回路と、第４の回路と、を含む電圧レベルシフタを備え、前記第２及び第３の回路の一方には入力信号が供給され、前記第２及び第３の回路の他方には前記一方の回路の出力信号が供給され、前記第３の回路は、スタンバイ時に前記第２及び第３の電源からそれぞれ供給される電源をパワーゲーティングすることによって、前記第３の回路が出力する出力信号の論理を不定とする第１のパワーゲーティング回路を含み、前記第１の回路は、夫々の入力ノードと出力ノードが互いにクロスカップルに接続された複数のトランジスタを含み、前記第１の回路が有する複数の入力ノードには、前記第２及び第３の回路が夫々出力する出力信号が供給され、前記第４の回路は、該第４の回路が有する複数のノードが前記第１の回路の複数の入力ノードに接続し、前記第４の回路の複数のノードから、前記スタンバイ時に示す前記入力信号の論理に関連する出力信号を出力し、又は、前記複数のトランジスタの夫々の出力ノードに関連する所定の内部ノードに接続し、前記スタンバイ時に前記内部ノードの論理値を保持する回路を含み、よって、前記第１の回路は、前記パワーゲーティング回路によらず前記第４の回路によって、前記スタンバイ時に示す前記入力信号の論理に関連する出力信号を、前記電圧レベルシフタの出力信号として出力する、電圧レベルシフタを含む、半導体装置が提供される。
【発明の効果】
【００２７】
本発明によれば、電圧レベルシフタ回路及び該前段、後段の回路において、スタイバイ時のリーク電流を抑制するとともにそれら回路面積の増大を抑制可能としている。また、本発明によれば、第１の回路（電圧レベルシフタ）の後段に論理保持回路等を付加することなく、スタンバイ状態からアクティブ状態への復帰時に、第１の回路（電圧シフタ）はスタンバイに入る直前の論理レベルを出力することもできる。
【図面の簡単な説明】
【００２８】
【図１】本発明のいくつかの態様を模式的に説明する図である。
【図２】本発明のいくつかの態様を模式的に説明する図である。
【図３】本発明のいくつかの態様を模式的に説明する図である。
【図４】本発明の第１の実施例の回路構成を示す図である。
【図５】本発明の第１の実施例のタイミング波形を示す図である。
【図６】本発明の第１の実施例の変形例１の回路構成を示す図である。
【図７】本発明の第１の実施例の変形例１のタイミング波形を示す図である。
【図８】本発明の第１の実施例の変形例２の回路構成を示す図である。
【図９】本発明の第１の実施例の変形例２のタイミング波形を示す図である。
【図１０】本発明の第２実施例の回路構成を示す図である。
【図１１】本発明の第２の実施例の変形例１の回路構成を示す図である。
【図１２】本発明の第２の実施例の変形例２の回路構成を示す図である。
【図１３】本発明の第３の実施例の回路構成を示す図である。
【図１４】実施例の各トランジスタの特性を一覧で示す図である。
【図１５】本発明の第４の実施例の構成を示す図である（（Ａ）は装置全体の構成、（Ｂ）はバンク構成）。
【図１６】図１５のメモリアレイの構成例を示す図である（（Ａ）は折り返しビット線構成、（Ｂ）はオープンビット線構成）。
【図１７】（Ａ）は図１５（Ａ）のＸＤＥＣの構成、（Ｂ）は図１５（Ｂ）のＳＷＤＡの構成を示す図である。
【図１８】（Ａ）は従来技術の構成、（Ｂ）はタイミング波形を示す図である。
【図１９】発明者が発見した課題を導くための参考例を示す図である。
【発明を実施するための形態】
【００２９】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。いくつかの好ましい態様によれば、レベルシフタの後段回路に、図１９（Ａ）に参考例として示したような論理保持回路を具備することを不要としている。
【００３０】
開示されるいくつかの好ましい態様（ｐｒｅｆｅｒｒｅｄ  ｍｏｄｅｓ）において、図１を参照すると、第１の電位を有する第１の電源に接続する第１の回路（１１）の入力ノード（第３、第４ノード）に出力が夫々接続された第２及び第３の回路（１２、１３）と、前記第１の回路（１１）の入力ノード（Ｎ０／Ｎ１）、又は、前記第１の回路（１１）の出力に接続された内部ノード（第１ノード／第２ノード）に接続された第４の回路（１４）と、を含む。前記第２の回路（１２）及び前記第３の回路（１３）は、第２の電位を有する第２の電源と第３の電位を有する第３の電源間に接続され、スタンバイ時にパワーゲーティングされ、それら第２及び第３の回路の出力を不定とする回路を夫々有する。前記第２、第３の回路（１２、１３）の一方（例えば第２の回路）は、前記第２の電位と前記第３の電位を振幅範囲とする入力信号（ＩＮ）を入力し、前記第２、第３の回路（１２、１３）の他方（例えば第３の回路）は、前記一方の回路の出力を入力する。前記第１の回路（１１）は、入力信号の第１又は第２の論理に対応して前記第１の電位の信号を出力する。前記第４の回路（１４）は、前記第１の回路（１１）の入力ノード（Ｎ０／Ｎ１）に接続し、又は、前記第１の回路（１１）の出力に接続された内部ノード（第１ノード／第２ノード）の論理値を保持し、スタンバイ時にも前記第１の回路（１１）の出力信号を前記入力信号に対応した論理に維持する。
【００３１】
＜形態Ａ、Ｂ＞
開示されるいくつかの好ましい形態において、電圧シフタ（第１回路）の入力ノード（第３、４ノード）に、パワーゲーティング機能（第２、３回路）及び論理保持機能（第４回路）を備えた形態Ａの構成としてもよい。
【００３２】
あるいは、電圧シフタ（第１回路）の入力ノード（第３、４ノード）にパワーゲーティング機能（第２、３回路）を設け、電圧シフタ内部のノード（第１、２ノード）に論理保持機能（第４回路）を備えた形態Ｂの構成としてもよい。
【００３３】
より詳しくは、開示されるいくつかの好ましい形態において、図１を参照すると、電圧レベルシフタ（レベル変換回路）を備えた半導体装置は、第１の電位を有する第１の電源に接続し、第１乃至第５のノードを有し、アクティブ時及びスタンバイ時に限らず常に入力信号に対応する出力信号を前記第５のノードから供給する第１の回路（１１）と、
第２の電位を有する第２の電源及び第３の電位を有する第３の電源に接続し、第６のノードに前記入力信号（ＩＮ）が供給され、前記アクティブ時に第７のノードに前記入力信号に対応する第１の信号を供給し、前記スタンバイ時に前記入力信号の電位によらず前記第１の信号の論理を不定とする第２の回路（１２）と、
前記第２及び第３の電源に接続し、第８のノードに前記第１の信号が供給され、前記アクティブ時に第９のノードに前記第１の信号と逆の論理を示す第２の信号を供給し、前記スタンバイ時に前記第１の信号の電位によらず前記第２の信号の論理を不定とする第３の回路（１３）と、
第１０及び第１１のノードを有する第４の回路（１４）と、
を備えている。
【００３４】
前記第１の回路（１１）において、前記第１及び第２のノードは、前記第１の電位と、前記第２又は第３の電位と、の間で前記第３及び第４のノードの電位に夫々対応して振幅し、前記第１及び第２のノードは、前記アクティブ時及び前記スタンバイ時に限らず常に互いに相補の電位を有する。
【００３５】
前記第３及び第４のノード（Ｎ０、Ｎ１）は、前記アクティブ時に前記第２及び第３の電位の間で振幅するも、少なくとも前記アクティブ時に互いに逆の電位を有する。前記第２のノードは、前記第５のノードに接続する。前記第７のノードは、前記第３及び第８のノードに接続し、前記第９のノードは前記第４のノードに接続する。
【００３６】
前記第１０及び第１１のノードは、前記第１及び第２のノードに夫々接続するか（図１の方式Ｂ）、又は、前記第３及び第４のノードに夫々接続する（図１の方式Ａ）。
【００３７】
前記第３の回路（１３）は、出力ノードが第９のノードに接続し、スタンバイ時にパワーゲーティングされるインバータ（ＩＬ１）を含み、前記スタンバイ時に前記第９のノードは前記第８のノードの電位によらず不定の電位となる。
【００３８】
前記第４の回路（１４）において、少なくとも前記スタンバイ時に、前記第１０及び第１１のノードは、スタンバイ中の前記入力信号の論理に夫々対応した互いに逆の電位を有するか、又は、アクティブから前記スタンバイに状態遷移したときの互いに逆の前記第１０及び第１１のノードの電位の状態を維持する。
【００３９】
＜形態Ｃ＞
あるいは、レベルシフタの入力ノード（第３、４ノード）に、パワーゲーティングされた第２、３回路、及びパワーゲーティングされない第４回路を接続する形態Ｃの構成としても良い。
【００４０】
より詳しくは、開示されるいくつかの好ましい形態において、図２を参照すると、電圧レベルシフタ（レベル変換回路）を備えた半導体装置は、第１の電位を有する第１の電源に接続し、第３乃至第５のノードを有し、アクティブ時及びスタンバイ時に限らず常に入力信号に対応する出力信号を前記第５のノードから供給する第１の回路（２１）と、
第２の電位を有する第２の電源及び第３の電位を有する第３の電源に接続し、第６のノードに前記入力信号が供給され、前記アクティブ時に第７のノードに前記入力信号に対応する第１の信号を供給し、前記スタンバイ時に前記入力信号の電位によらず前記第１の信号の論理を不定とする第２の回路（２２）と、
前記第２及び第３の電源に接続し、第８のノードに前記第１の信号が供給され、前記アクティブ時に第９のノードに前記第１の信号と逆の論理を示す第２の信号を供給し、前記スタンバイ時に前記第１の信号の電位によらず前記第２の信号の論理を不定とする第３の回路（２３）と、
第１０乃至第１２のノードを有し、前記第１２のノードに前記入力信号が供給され、前記第１０及び第１１のノードが前記第３及び第４のノードに夫々接続し、前記第１０及び第１１のノードは前記アクティブ時及び前記スタンバイ時に限らず常に前記入力信号に対応して互いに逆の電位を有する第４の回路（２４）と、を備えている。
【００４１】
前記第１の回路（２１）において、前記第５のノードは、前記第１の電位と、前記第２又は第３の電位と、の間で、前記第３及び第４のノードの電位に対応して振幅し、前記アクティブ時及び前記スタンバイ時に限らず常に前記入力信号に対応する電位を有する。
【００４２】
前記第３のノードは、前記第７、第８及び第１０のノードに接続し、前記第４のノードは、前記第９及び第１１のノードに接続する。
【００４３】
前記第２の回路（２２）は、入力ノードが前記第６のノード、出力ノードが第７のノードに接続し、スタンバイ時にパワーゲーティングされる第１のインバータ（ＩＬ０）を含む。前記スタンバイ時に前記第７のノードは前記第６のノードの電位によらず不定の電位となる。
【００４４】
前記第３の回路（２３）は、入力ノードが前記第８のノード、出力ノードが第９のノードに接続し、スタンバイ時にパワーゲーティングされる第２のインバータ（ＩＬ１）を含む。前記スタンバイ時に前記第９のノードは、前記第８のノードの電位によらず不定の電位となる。
【００４５】
前記第４の回路（２４）は、前記スタンバイ時にパワーゲーティングされず、前記第１及び第２のインバータが夫々有するトランジスタの閾値よりも高い閾値のトランジスタを含む第３及び第４のインバータ（ＩＨ０、ＩＨ１）を含む。前記第３のインバータ（ＩＨ０）の入力ノードが前記第１２のノードに接続し、前記第３のインバータ（ＩＨ０）の出力のノードが前記第１０のノードに接続する。前記第４のインバータ（ＩＨ１）の入力ノードが前記第３のインバータの出力ノードである第１０のノードに接続し、前記第４のインバータ（ＩＨ１）の出力ノードが前記第１１のノードに接続する。前記スタンバイ時に、前記第３及び第４のインバータ（ＩＨ０、ＩＨ１）は、前記入力信号の論理に対応した夫々の論理の値を、対応する前記第３のノード（Ｎ０）及び第４のノード（Ｎ１）に供給する。
【００４６】
＜形態Ｄ＞
あるいは、レベルシフタの入力ノード（第３、４ノード）に、パワーゲーティングされた第２、３回路、レベルシフタの内部ノード（第１、２ノード）又は前記入力ノードに論理保持回路（第４の回路）を接続する形態Ｄの構成としてもよい。
【００４７】
より詳しくは、開示されるいくつかの好ましい形態において、図３を参照すると、第１の電位を有する第１の電源に接続し、第３乃至第５のノード、又は、第１乃至第５のノードを有し、アクティブ時及びスタンバイ時に限らず常に入力信号に対応する出力信号を前記第５のノードから供給する第１の回路（３１）と、
第２の電位を有する第２の電源及び第３の電位を有する第３の電源に接続し、第６のノードに前記入力信号が供給され、前記アクティブ時に第７のノードに前記入力信号に対応する第１の信号を供給し、前記スタンバイ時に前記入力信号の電位によらず前記第１の信号の論理を不定とする第２の回路（３２）と、
前記第２及び第３の電源に接続し、第８のノードに前記第１の信号が供給され、前記アクティブ時に第９のノードに前記第１の信号と逆の論理を示す第２の信号を供給し、前記スタンバイ時に前記第１の信号の電位によらず前記第２の信号の論理を不定とする第３の回路（３３）と、
第１０乃至第１１のノードを有する第４の回路（３４）と、
を備える。
【００４８】
前記第１の回路（３１）において、前記第５のノードは、前記第１の電位と、前記第２又は第３の電位と、の間で前記第３及び第４のノードの電位に対応して振幅し、前記アクティブ時及び前記スタンバイ時に限らず常に前記入力信号に対応する電位を有する。前記第３のノードは、前記第７、第８及び第１０のノードに接続し、前記第４のノードは、前記第９及び第１１のノードに接続する。
【００４９】
前記第２の回路（３２）は、入力ノードが前記第６のノード、出力ノードが第７のノードに接続し、スタンバイ時にパワーゲーティングされる第１のインバータ（ＩＬ０）を含む。前記スタンバイ時に前記第７のノードは前記第６のノードの電位によらず不定の電位となる。
【００５０】
前記第３の回路（３３）は、入力ノードが前記第８のノード、出力ノードが第９のノードに接続し、スタンバイ時にパワーゲーティングされる第２のインバータ（ＩＬ１）を含む。前記スタンバイ時に前記第９のノードは、前記第８のノードの電位によらず不定の電位となる。
【００５１】
前記第４の回路（３４）は、少なくとも前記スタンバイ時に、前記第１０及び第１１のノードを、アクティブから前記スタンバイに状態遷移したときの互いに逆の前記第１０及び第１１のノードの電位の状態を維持するか、第１の回路（３１）の第１、第２のノードの電位の状態を維持する。
【００５２】
以下では、いくつかの例示的な実施形態を記載し、つづいてそれぞれの形態について具体的な実施例を記載する。
【００５３】
＜実施形態１＞
例示的な実施形態１の半導体装置においては、図４を参照すると、第１及び第２のノード（Ｎ０、Ｎ１）に差動信号が供給され、第１の電源電圧（ＶＰＰ）で動作する第１回路（トランジスタＭ０−Ｍ３）と、
前記第１電源電圧と異なる第２の電源電圧（ＶＤＤ）で夫々動作し、入力信号がいずれか一方に供給され、前記差動信号の一方及び他方を夫々出力する第２回路（ＩＬ０）、第３回路（ＩＬ１）と、
前記第２の電源電圧で夫々動作し、前記入力信号が供給され、前記差動信号の一方及び他方を夫々出力する第４回路（ＩＨ０）、第５回路（ＩＨ１）と、
前記第２、第３回路（ＩＬ０、ＩＬ１）に供給する正側電源と負側電源との間に、夫々、スタンバイ時に、非導通に制御されるパワーゲーティングのＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）（Ｍ１６−Ｍ１７、Ｍ２２−Ｍ２３）と、を含む電圧レベルシフタを備えている。前記第２、第３回路（ＩＬ０、ＩＬ１）を夫々構成するＦＥＴの閾値は、前記第４、第５回路（ＩＨ０、ＩＨ１）を夫々構成するＦＥＴの閾値よりも低い。
【００５４】
パワーゲーティングのＦＥＴ（Ｍ１６−Ｍ１７、Ｍ２２−Ｍ２３）の閾値は、前記第２、第３回路（ＩＬ０、ＩＬ１）を夫々構成するＦＥＴの閾値よりも高い。パワーゲーティングのＦＥＴ（Ｍ１６−Ｍ１７、Ｍ２２−Ｍ２３）の閾値は、前記第４、第５回路（ＩＨ０、ＩＨ１）を夫々構成するＦＥＴの閾値と同じである。Ｍ１７及びＭ２３、並びにＭ１６及びＭ２２は、それぞれ共通の１つのＦＥＴであってもよい。
【００５５】
前記第１回路（Ｍ０−Ｍ３）は、２個のＮ型ＦＥＴ（Ｍ０、Ｍ１）と２個のＰ型ＦＥＴ（Ｍ２、Ｍ３）から構成される。２個のＰ型ＦＥＴ（Ｍ２、Ｍ３）のソースはＶＰＰ電源（第１の電源）に接続され、２個のＰ型ＦＥＴ（Ｍ２、Ｍ３）のドレインは２個のＰ型ＦＥＴ（Ｍ３、Ｍ２）のゲートと交差接続され、２個のＮ型ＦＥＴ（Ｍ０、Ｍ１）のドレインは２個のＰ型ＦＥＴ（Ｍ２、Ｍ３）のドレインと接続され、２個のＮ型ＦＥＴ（Ｍ０、Ｍ１）のソースは、ノードＮ０、Ｎ１に夫々接続されるとともに、２個のＮ型ＦＥＴ（Ｍ１、Ｍ０）のゲートと交差接続される。
【００５６】
＜実施形態１の変形例１＞
実施形態１の変形例１において、前記第１回路（Ｍ０−Ｍ３）は、図６を参照すると、２個のＮ型ＦＥＴ（Ｍ６、Ｍ７）と２個のＰ型ＦＥＴ（Ｍ４、Ｍ５）から構成される。２個のＮ型ＦＥＴ（Ｍ６、Ｍ７）のソースは第１電源（負電源ＶＮＮ）に接続され、２個のＮ型ＦＥＴ（Ｍ６、Ｍ７）のドレインは２個のＮ型ＦＥＴ（Ｍ７、Ｍ６）のゲートと交差接続され、２個のＰ型ＦＥＴ（Ｍ４、Ｍ５）のドレインは２個のＮ型ＦＥＴ（Ｍ６、Ｍ７）のドレインと接続され、２個のＰ型ＦＥＴ（Ｍ４、Ｍ５）のソースは、ノードＮ０、Ｎ１に夫々接続されるとともに、２個のＰ型ＦＥＴ（Ｍ５、Ｍ４）のゲートと交差接続される。
【００５７】
＜実施形態１の変形例２＞
実施形態１の変形例２において、前記第１回路は、図８を参照すると、３個のＮ型ＦＥＴ（Ｍ８、Ｍ１０−Ｍ１１）と３個のＰ型ＦＥＴ（Ｍ９、Ｍ１２−Ｍ１３）から構成される。ノードＮ１はＮ型ＦＥＴ（Ｍ８）を介してＰ型ＦＥＴ（Ｍ１２）のドレインに接続し、ノードＮ１はＰ型ＦＥＴ（Ｍ９）を介してＮ型ＦＥＴ（Ｍ１０）のドレインに接続し、Ｎ型ＦＥＴ（Ｍ８）とＰ型ＦＥＴ（Ｍ９）のゲート端子はノードＮ０に接続し、ソース端子が第１電源（ＶＰＰ）に共通接続したＰ型ＦＥＴ（Ｍ１２、Ｍ１３）のドレインとゲートは交差接続し、ソース端子が第４電源（ＶＮＮ）に共通接続したＮ型ＦＥＴ（Ｍ１０、Ｍ１１）のドレインとゲートは交差接続し、Ｐ型ＦＥＴ（Ｍ１３）とＮ型ＦＥＴ（Ｍ１１）のドレイン端子の接続ノードを出力ノードＯＵＴとしている。
【００５８】
＜実施形態１＋実施形態４＞
第１の回路（電圧シフタ）の出力が供給される記憶部を含む（図１５のＸＤＥＣにレベル変換回路を適用）。
【００５９】
＜実施形態２＞
例示的な実施形態２においては、図１０を参照すると、第１及び第２のノード（Ｎ０、Ｎ１）に差動信号が供給され、第１の電源電圧（ＶＰＰ）で動作する第１回路（Ｍ０−Ｍ３）と、
前記第１電源電圧と異なる第２の電源電圧（ＶＤＤ）で夫々動作し、入力信号がいずれか一方に供給され、前記差動信号の一方及び他方を夫々出力する第２回路（ＩＬ０）、第３回路（ＩＬ１）と、
前記第２、第３回路と正側電源と負側電源との間に、夫々スタンバイ時に非導通に制御されるパワーゲーティングのＦＥＴ（Ｍ１６−Ｍ１７、Ｍ２２−Ｍ２３）と、を含む電圧レベルシフタを備えている。前記第１回路は、前記第１及び第２のノードに関連する第３及び第４のノードに接続するラッチ回路（Ｍ１４−Ｍ１５、Ｍ３２−Ｍ３３）を含み、前記第４のノードは前記第１回路の出力ノードである。
【００６０】
前記第２、第３回路を夫々構成するＦＥＴの閾値は、前記ラッチ回路を構成するＦＥＴの閾値よりも低い。パワーゲーティングのＦＥＴの閾値は、前記第２、第３回路を夫々構成するＦＥＴの閾値よりも高い。
【００６１】
＜実施形態２＋実施形態４＞
第１の回路（電圧シフタ）の出力が供給される記憶部を含む（図１５のＸＤＥＣにレベル変換回路を適用）。
【００６２】
＜実施形態２の変形例１、２＞
実施形態２の変形例１、２において、夫々対応する図１１又は図１２を参照すると、第１及び第２のノード（Ｎ０、Ｎ１）に差動信号が供給され、第１の電源電圧（ＶＰＰ）で動作する第１回路（Ｍ０−Ｍ３）と、前記第１電源電圧と異なる第２の電源電圧（ＶＤＤ）で夫々動作し、入力信号が少なくともいずれか一方に供給され、前記差動信号の一方及び他方を夫々出力する第２回路（図１１のＩＬ０、又は図１２のＭ３４、Ｍ３５）、第３回路（ＩＬ１）と、前記第２及び第３の電源に接続され、前記差動信号の一方及び他方に対応する夫々の入力ノードと出力ノードが互いにクロスカップルされた２つのインバータ（（Ｍ４１、Ｍ４２）（Ｍ４３、Ｍ４４））を含む第４の回路（ＬＡＴ２）と、前記第３回路に供給する正側電源と負側電源との間に、スタンバイ時に、非導通に制御されるパワーゲーティングのＦＥＴ（Ｍ２２−Ｍ２３）と、を含む電圧レベルシフタを備えている。前記第３回路を構成するＦＥＴの閾値は、前記２つのインバータを構成するＦＥＴの閾値よりも低い。
【００６３】
＜実施形態２の変形例１＞
図１１において、前記第２回路（ＩＬ０）に供給する前記正側電源と前記負側電源との間に、前記スタンバイ時に非導通に制御されるパワーゲーティングのＦＥＴ（Ｍ１６−Ｍ１７）を備え、
前記第２回路（ＩＬ０）は、前記入力信号が供給され、前記差動信号の一方を出力し、前記第３回路は前記差動信号の一方が供給され、全差動信号の他方を出力する。    
【００６４】
＜実施形態２の変形例２＞
図１２において、前記第２回路は、入力信号の反転（ＩＮＢ）に一端（ソース／ドレイン）が接続され、前記差動信号の一方（ノードＮ０）に他端（ドレイン／ソース）が接続され、ゲートにスタンバイ動作に関連する制御信号（ＰＤＴ、ＰＤＢ）が接続するスイッチ（ＰチャネルトランジスタＭ３５、ＮチャネルトランジスタＭ３４）を含む。尚、入力信号の反転（ＩＮＢ）を供給する不図示のドライバがあることは明白である。その不図示のドライバも、例えば前記正側電源と前記負側電源で駆動される。よって、不図示のドライバは、本願の第２の回路に含まれることは言うまでもない。
【００６５】
＜実施形態２＋実施形態４＞
更に、前記電圧レベルシフタの出力が供給される記憶部を含む（図１５のＸＤＥＣにレベル変換回路を適用）。
【００６６】
＜実施形態３＞
例示的な実施形態３の半導体装置においては、図１３を参照すると、第１及び第２のノード（Ｎ０、Ｎ１）に差動信号が供給され、第１の電源電圧（ＶＰＰ）で動作する第１回路（Ｍ０−Ｍ３）と、前記第１電源電圧と異なる第２の電源電圧（ＶＤＤ）で夫々動作し、入力信号がいずれか一方に供給され、前記差動信号の一方及び他方を夫々出力する第２回路（ＩＬ０）、第３回路（ＩＬ１）と、前記第２、第３回路（ＩＬ０、ＩＬ１）に供給する正側電源と負側電源との間に、夫々、スタンバイ時に、非導通に制御されるパワーゲーティングのＦＥＴ（Ｍ１６−Ｍ１７、Ｍ２２−Ｍ２３）と、第１回路（Ｍ０−Ｍ３）内の第１、第２の内部ノードと、第１、第２のノード（Ｎ０、Ｎ１）間に接続される第４の回路（ＬＡＴ３）（ＩＨ２、ＩＨ３、Ｍ２８−Ｍ３１）とを含む電圧レベルシフタを備えている。
【００６７】
この実施形態３において、前記第２、第３回路（ＩＬ０、ＩＬ１）を夫々構成するＦＥＴの閾値は、前記第４、第５回路（ＩＨ２、ＩＨ３）を夫々構成するＦＥＴの閾値よりも低い。また、パワーゲーティングのＦＥＴ（Ｍ１６、Ｍ１７、Ｍ２２、Ｍ２３）の閾値は、前記第２、第３回路（ＩＬ０、ＩＬ１）を夫々構成するＦＥＴの閾値よりも高い。パワーゲーティングのＦＥＴ（Ｍ１６、Ｍ１７、Ｍ２２、Ｍ２３）の閾値は、前記第４、第５回路（ＩＨ２、ＩＨ３）を夫々構成するＦＥＴの閾値と同じであるか、より高い。
【００６８】
この実施形態３において、前記第１回路（Ｍ０−Ｍ３）は、２個のＮ型ＦＥＴ（Ｍ０、Ｍ１）と２個のＰ型ＦＥＴ（Ｍ２、Ｍ３）から構成される。２個のＰ型ＦＥＴ（Ｍ２、Ｍ３）のソースはＶＰＰ電源（第１の電源）に接続され、２個のＰ型ＦＥＴ（Ｍ２、Ｍ３）のドレインは２個のＰ型ＦＥＴ（Ｍ３、Ｍ２）のゲートと交差接続され、２個のＮ型ＦＥＴ（Ｍ０、Ｍ１）のドレインは２個のＰ型ＦＥＴ（Ｍ２、Ｍ３）のドレインと接続され、２個のＮ型ＦＥＴ（Ｍ０、Ｍ１）のソースは、ノードＮ０、Ｎ１に夫々接続されるとともに、２個のＮ型ＦＥＴ（Ｍ１、Ｍ０）のゲートと交差接続される。
【００６９】
この実施形態３において、第４の回路（ＬＡＴ３）は、第１の内部ノード（Ｎ２）に入力が接続された第１のインバータ（高閾値のインバータＩＨ２）と、インバータ（ＩＨ２）の出力とノードＮ１間に接続された第１のＣＭＯＳスイッチ（Ｍ３０、Ｍ３１）と、出力ノードに接続される第２の内部ノード（Ｎ４）に入力が接続された第２のインバータ（高閾値のインバータＩＨ３）と、第２のインバータ（ＩＨ３）の出力とノードＮ０間に接続された第２のＣＭＯＳスイッチ（Ｍ２８、Ｍ２９）と、を備えている。前記第１のＣＭＯＳスイッチ（Ｍ３０、Ｍ３１）と前記第２のＣＭＯＳスイッチ（Ｍ２８、Ｍ２９）はスタンバイ時に導通し、アクティブ時には非導通に制御される。
【００７０】
＜実施形態３＋実施形態４＞
更に、前記電圧レベルシフタの出力が供給される記憶部を含む（図１５のＸＤＥＣにレベル変換回路を適用）。
【００７１】
以下では、上記した各実施形態の回路構成を詳細に説明する。なお、以下の実施例において、各トランジスタの特性データ（閾値等）の具体例は、あくまで一例を示したものであり、本発明を制限するために解釈すべきものでないことは勿論である。
＜実施例１＞
【００７２】
図４は、本発明の実施例１の構成を示す図である。図４を参照すると、この電圧レベルシフタは、ソースがＶＰＰ電源端子に接続されたＰチャネルトランジスタ（ＦＥＴ）Ｍ２、Ｍ３（例えば閾値Ｖｔｈ＝−０．３６Ｖ）を備え、ＰチャネルトランジスタＭ２、Ｍ３のドレインは夫々ＰチャネルトランジスタＭ３、Ｍ２のゲートに交差接続されている。さらに、ドレインがＰチャネルトランジスタＭ２、Ｍ３のドレインに夫々接続されたＮチャネルトランジスタＭ０、Ｍ１（例えば閾値Ｖｔｈ＝０．０６Ｖ）を備え、ＮチャネルトランジスタＭ０、Ｍ１のソースは、夫々、ノードＮ０、Ｎ１に夫々接続されるとともに、ＮチャネルトランジスタＭ１、Ｍ０のゲートに交差接続されている。
【００７３】
なお、ノードＮ０、Ｎ１は、図１の第３、第４のノード、ＰチャネルトランジスタＭ２、Ｍ３のドレインは、図１の第１、第２のノードに対応している。
【００７４】
入力信号（振幅：ＶＳＳ−ＶＤＤ）を入力として受け出力がノードＮ０に接続された低閾値型のインバータＩＬ０（ソースがＶＤＤ、ＶＳＳに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたデイプリーション型ＰチャネルトランジスタＭ１９、デイプリーション型ＮチャネルトランジスタＭ１８からなる）と、
インバータＩＬ０の低位側電源端子（ＮチャネルトランジスタＭ１８のソース）とＶＳＳ電源端子間に接続され、電源スイッチとして機能するＮチャネルトランジスタＭ１６と、
ＶＤＤ電源端子とインバータＩＬ０の高位側電源端子（ＰチャネルトランジスタＭ１９のソース）間に接続され、電源スイッチとして機能するＰチャネルトランジスタＭ１７と、
ノードＮ０に入力が接続され、出力がノードＮ１に接続された低閾値型のインバータＩＬ１（ソースがＶＤＤ、ＶＳＳに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたデイプリーション型ＰチャネルトランジスタＭ２１、デイプリーション型ＮチャネルトランジスタＭ２０からなる）と、
インバータＩＬ１の低位側電源端子（ＮチャネルトランジスタＭ２０のソース）とＶＳＳ電源端子間に接続され、パワーゲーティング用の電源スイッチとして機能するＮチャネルトランジスタＭ２２と、
ＶＤＤ電源端子とインバータＩＬ１の高位側電源端子（ＰチャネルトランジスタＭ２１のソース）間に接続され、パワーゲーティング用の電源スイッチとして機能するＰチャネルトランジスタＭ２３と、
入力信号（振幅：ＶＳＳ−ＶＤＤ）を入力として受け、出力がノードＮ０に接続された高閾値型のインバータＩＨ０（ソースがＶＤＤ、ＶＳＳに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたＰチャネルトランジスタＭ２５、ＮチャネルトランジスタＭ２４からなる）と、
ノードＮ０に入力が接続され、出力がノードＮ１に接続された高閾値型のインバータＩＨ１（ソースがＶＤＤ、ＶＳＳに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたＰチャネルトランジスタＭ２７、ＮＭＯＳトランジスＭ２６からなる）と、
を備えている。低閾値型のインバータＩＬ０の入力、出力が例えば図１の第６、第７のノード、低閾値型のインバータＩＬ１の入力、出力が図１の第８、第９のノード、ＩＨ１の入力と出力が、例えば図１の第１０、第１１のノードに対応している。
【００７５】
電源電圧としてＶＰＰは１．３Ｖ、ＶＤＤは０．５Ｖとされる。
【００７６】
図４の各トランジスタの特性について説明する。ＰチャネルトランジスタＭ２、Ｍ３は高耐圧トランジスタ（ゲート酸化膜が厚膜）であり、閾値Ｖｔｈ＝−０．３６Ｖに設定される。
【００７７】
ＮチャネルトランジスタＭ０、Ｍ１は高耐圧トランジスタ（ゲート酸化膜が厚膜）であり、閾値Ｖｔｈ＝０．０６Ｖに設定される。
【００７８】
インバータＩＬ０、ＩＬ１のＰチャネルトランジスタＭ１９、Ｍ２１は、閾値Ｖｔｈ＝０．１２Ｖに設定され、ＮチャネルトランジスタＭ１８、Ｍ２０は閾値Ｖｔｈ＝−０．１２Ｖに設定される。
【００７９】
インバータＩＨ０、ＩＨ１のＰチャネルトランジスタＭ２５、Ｍ２７は、閾値Ｖｔｈ＝−０．１８Ｖに設定され、ＮチャネルトランジスタＭ２４、Ｍ２６は閾値Ｖｔｈ＝０．１８Ｖに設定される。
【００８０】
電源スイッチをなすＰチャネルトランジスタＭ１７、Ｍ２３は、閾値Ｖｔｈ＝−０．１８Ｖに設定され、ＮチャネルトランジスタＭ１６、Ｍ２２は閾値Ｖｔｈ＝０．１８Ｖに設定される。
【００８１】
次に図４の回路の動作を概説する。アクティブ時には、制御信号ＰＤＴ＝Ｌｏｗ、ＰＤＢ＝Ｈｉｇｈとされ、トランジスタＭ１６、Ｍ１７、Ｍ２２、Ｍ２３がターン・オン（導通）し、インバータＩＬ０、ＩＬ１が動作する。
【００８２】
ＩＮ＝Ｈｉｇｈのとき、ノードＮ０、Ｎ１はＬｏｗ、Ｈｉｇｈとなり、トランジスタＭ０がターン・オン（導通）し、トランジスタＭ１はターン・オフ（非導通）し、トランジスタＭ３がターン・オンし、ＯＵＴはＶＰＰ（Ｈｉｇｈ）とされる。ＩＮ＝Ｌｏｗのとき、ノードＮ０、Ｎ１はＨｉｇｈ、Ｌｏｗとなり、トランジスタＭ１がターン・オンし、トランジスタＭ０はターン・オンし、トランジスタＭ２がターン・オンし、トランジスタＭ３はターン・オフし、ＯＵＴはＶＳＳ（Ｌｏｗ）とされる。
【００８３】
スタンバイ時には、ＰＤＴ＝Ｈｉｇｈ、ＰＤＢ＝Ｌｏｗとされ、Ｍ１６、Ｍ１７、Ｍ２２、Ｍ２３がターン・オフし（非導通）、インバータＩＬ０、ＩＬ１の電源パスがカットされ動作しない。ただし、インバータＩＨ０、ＩＨ１は動作する。スタンバイ時、ＩＮがＬｏｗのとき、インバータＩＨ０、ＩＨ１の出力ノードＮ０、Ｎ１はＨｉｇｈ、Ｌｏｗとなり、トランジスタＭ１がターン・オンし、トランジスタＭ０はターン・オフし、トランジスタＭ２がターン・オンし、トランジスタＭ３はターン・オフし、ＯＵＴはＶＳＳとされる。
【００８４】
このとき、ＶＰＰ→Ｍ２（ゲート＝Ｌｏｗ）→Ｍ０（ゲート＝Ｌｏｗ）→Ｍ２５（ゲート＝Ｌｏｗ）→ＶＤＤのルートでのリーク電流は抑止される。またＶＰＰ→Ｍ２（ゲート＝Ｌｏｗ）→Ｍ０（ゲート＝Ｌｏｗ）→Ｍ２４（ゲート＝Ｌｏｗ）→ＶＳＳルートでのリーク電流も抑止される。これは、ゲート電位がＬｏｗのトランジスタＭ２４がエンハンスメント型のＮチャネルトランジスタ（Ｖｔｈ＝０．１８Ｖ）であり、ゲート電位がＬｏｗのトランジスタＭ２５がエンハンスメント型のＰチャネルトランジスタ（Ｖｔｈ＝−０．１８Ｖ）であり、Ｍ２４、Ｍ２５が低閾値トランジスタではないためである。さらに、ＶＰＰ→Ｍ３（ゲート＝Ｈｉｇｈ）→Ｍ１（ゲート＝Ｈｉｇｈ）→ＩＨ１のＭ２６（ゲート＝Ｈｉｇｈ）→ＶＳＳのルートでのリーク電流も抑止される。ゲート電位がＨｉｇｈのトランジスタＭ２６が、エンハンスメント型の高閾値Ｎチャネルトランジスタ（Ｖｔｈ＝０．１８Ｖ）であるためである。ＶＤＤ→ＩＨ１のＭ２７（ゲート＝Ｈｉｇｈ）→ＩＨ１のＭ２６（ゲート＝Ｈｉｇｈ）→ＶＳＳのルートでサブスレショールド電流は流れない。ゲート電位がＨｉｇｈのトランジスタＭ２７が、エンハンスメント型の高閾値Ｐチャネルトランジスタ（Ｖｔｈ＝−０．１８Ｖ）であるためである。
【００８５】
このように、ＩＮとノードＮ０間に、電源スイッチ（スイッチトランジスタＭ１６−Ｍ１７）により、パワーゲーティングされる低閾値インバータＩＬ０に対して、高閾値型のインバータＩＨ０を並列接続し、電源スイッチ（Ｍ２２−Ｍ２３）によりパワーゲーティングされる低閾値型のインバータＩＬ１に対して、高閾値型のインバータＩＨ０を並列接続し、インバータＩＬ０、ＩＨ０の共通出力ノードＮ０、インバータＩＬ０、ＩＨ０の共通出力ノードＮ１を、電圧シフタの２つの入力ノードに接続している。かかる構成により、インバータＩＬ０とＩＬ１の低リーク化の効果を向上している。さらに、ＯＵＴが中間電位になることを抑制するための回路のトランジスタ数は４個（Ｍ２５〜Ｍ２７）、図１９の構成（トランジスタ数８個）に対して、半減することができる。
【００８６】
実施例１は、レベルシフタに信号を供給する回路の出力が、スタンバイ時に、Ｈｉｇｈ及びＬｏｗのいずれか一方を出力する場合に有効である（例えば、アドレスやデータラッチ回路）。
【００８７】
図５は、図４の実施例１の回路の動作時のタイミング波形の一例を示す図である。図４には、ＰＤＴ／ＰＤＢ、ＩＮ、Ｎ０、Ｎ１、Ｎ２、ＯＵＴの電圧波形と、電源電流Ｉ（ＶＤＤ）が模式的に示されている。
【００８８】
ＰＤＴ＝Ｈｉｇｈ、ＰＤＢ＝Ｌｏｗのとき（スタンバイ時）、インバータＩＬ０、ＩＬ１の電源供給は遮断され、ＩＮ＝Ｌｏｗのとき、ノードＮ０、Ｎ１はＨｉｇｈ（ＶＤＤ）、Ｌｏｗであり、Ｎ２はＨｉｇｈ（ＶＰＰ）であり、ＯＵＴ＝ＶＳＳとされる。このとき、ＶＤＤからＶＳＳと、ＶＰＰからＶＤＤへの電源電流Ｉ（ＶＤＤ）が低く抑えられる（図５のＩ（ＶＤＤ）の「電源遮断あり」参照）。
【００８９】
一方、比較例として、スタンバイ時、パワーティング制御を行わない場合、Ｉ（ＶＤＤ）は、ＩＮ＝Ｌｏｗのときに、図５において、「電源遮断なし」のレベル（電流値）とされる。
【００９０】
ＰＤＴ＝Ｌｏｗ、ＰＤＢ＝Ｈｉｇｈのとき、トランジスタＭ１６、Ｍ１７、Ｍ２２、Ｍ２３がターン・オンし、ＩＬ０、ＩＬ１に電源電流が供給され、ＩＮ＝Ｈｉｇｈ（ＶＤＤ）、Ｌｏｗ（ＶＳＳ）に応じて、ＯＵＴには、Ｈｉｇｈ（ＶＰＰ）、Ｌｏｗ（ＶＳＳ）が出力される。
【００９１】
＜実施例１の変形例１＞
図６は、本発明の第１の実施例の変形例１を示す図である。本実施例は、電源振幅ＶＳＳ〜ＶＤＤの入力信号を負電源電位ＶＮＮ〜ＶＤＤ（ＶＮＮ＜ＶＳＳ）に変換する。
【００９２】
図６を参照すると、この電圧レベルシフタは、ソースがＶＮＮ電源端子に接続され、ドレインが互いに他方のトランジスタＭ７、Ｍ６のゲートに交差接続されたＮチャネルトランジスタＭ６、Ｍ７と、
ドレインがＮチャネルトランジスタＭ６、Ｍ７のドレインに夫々接続され、ソースがノードＮ０、Ｎ１に夫々接続されるとともに、他方のトランジスタＭ５、Ｍ４のゲートに交差接続されたＰチャネルトランジスタＭ４、Ｍ５と、
入力信号（振幅：ＶＳＳ−ＶＤＤ）を入力として受け、出力がノードＮ０に接続された低閾値型のインバータＩＬ０（ソースがＶＤＤ、ＶＳＳに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたデイプリーション型ＰチャネルトランジスタＭ１９、デイプリーション型ＮチャネルトランジスタＭ１８からなる）と、
インバータＩＬ０の低位側電源端子（ＮチャネルトランジスタＭ１８のソース）とＶＳＳ電源端子間に接続されたＮチャネルトランジスタＭ１６と、
ＶＤＤ電源端子とインバータＩＬ０の高位側電源端子（ＰチャネルトランジスタＭ１９のソース）間に接続されたＰチャネルトランジスタＭ１７と、
ノードＮ０に入力が接続され、出力がノードＮ１に接続された低閾値型のインバータＩＬ１（ソースがＶＤＤ、ＶＳＳに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたデイプリーション型ＰチャネルトランジスタＭ２１、デイプリーション型ＮチャネルトランジスタＭ２０からなる）と、
インバータＩＬ１の低位側電源端子（ＮチャネルトランジスタＭ２０のソース）とＶＳＳ電源端子間に接続されたＮチャネルトランジスタＭ２２と、
ＶＤＤ電源端子とインバータＩＬ１の高位側電源端子（ＰチャネルトランジスタＭ２１のソース）間に接続されたＰチャネルトランジスタＭ２３と、
入力信号ＩＮ（振幅：ＶＳＳ−ＶＤＤ）を入力として受け、出力がノードＮ０に接続された高閾値型のインバータＩＨ０（ソースがＶＤＤ、ＶＳＳに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたＰチャネルトランジスタＭ２５、ＮチャネルトランジスタＭ２４からなる）と、
ノードＮ０に入力が接続され、出力がノードＮ１に接続された高閾値型のインバータＩＨ１（ソースがＶＤＤ、ＶＳＳに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたＰチャネルトランジスタＭ２７、ＮＭＯＳトランジスＭ２６からなる）を備えている。
【００９３】
本実施例では、ＶＤＤ＝０．５Ｖ、ＶＮＮ＝−０．５Ｖとされる。
【００９４】
ＮチャネルトランジスタＭ６、Ｍ７は高耐圧トランジスタ（ゲート酸化膜が厚膜）であり、閾値Ｖｔｈ＝０．３６Ｖに設定される。
【００９５】
ＮチャネルトランジスタＭ４、Ｍ５は高耐圧トランジスタ（ゲート酸化膜が厚膜）であり、閾値Ｖｔｈ＝−０．０６Ｖに設定される。
【００９６】
インバータＩＬ０、ＩＬ１のＰチャネルトランジスタＭ１９、Ｍ２１は、閾値Ｖｔｈ＝０．１２Ｖに設定され、ＮチャネルトランジスタＭ１８、Ｍ２０は閾値Ｖｔｈ＝−０．１２Ｖに設定される。
【００９７】
インバータＩＨ０、ＩＨ１のＰチャネルトランジスタＭ２５、Ｍ２７は、閾値Ｖｔｈ＝−０．１８Ｖに設定され、ＮチャネルトランジスタＭ２４、Ｍ２６は閾値Ｖｔｈ＝０．１８Ｖに設定される。
【００９８】
電源スイッチをなすＰチャネルトランジスタＭ１７、Ｍ２３は、閾値Ｖｔｈ＝−０．１８Ｖに設定され、ＮチャネルトランジスタＭ１６、Ｍ２２は閾値Ｖｔｈ＝０．１８Ｖに設定される。
【００９９】
図７は、図６の回路のタイミング波形を示す図である。図７には、ＰＤＴ／ＰＤＢ、ＩＮ、Ｎ０、Ｎ１、Ｎ２、ＯＵＴの電圧波形と、電源電流Ｉ（ＶＤＤ）が模式的に示されている。ＰＤＴ＝Ｈｉｇｈ、ＰＤＢ＝Ｌｏｗのとき、インバータＩＬ０、ＩＬ１の電源供給は遮断される。
【０１００】
ＩＮ＝Ｌｏｗのとき、ノードＮ０、Ｎ１はＨｉｇｈ（ＶＤＤ）、Ｌｏｗ（ＶＳＳ）であり、Ｎ２はＨｉｇｈ（ＶＤＤ）であり、Ｍ４がターン・オン、Ｍ５はターン・オフ、Ｍ７がターン・オンとなり、ＯＵＴ＝ＶＮＮ（−０．５Ｖ）とされる。このとき、ＶＤＤからＶＮＮ、ＶＤＤからＶＳＳへの電流Ｉ（ＶＤＤ）が低く抑えられる。一方、比較例としてパワーティングしない場合、Ｉ（ＶＤＤ）は電源遮断なしのレベルとされる。
【０１０１】
なお、ＩＮ＝Ｈｉｇｈのとき、ノードＮ０、Ｎ１はＬｏｗ（ＶＳＳ）、Ｈｉｇｈ（ＶＤＤ）であり、Ｍ５がターン・オン、Ｍ４はターン・オフ、Ｍ７がターン・オフ、Ｍ６がターン・オンとなり、ＯＵＴ＝ＶＤＤとされる。
【０１０２】
ＰＤＴ＝Ｌｏｗ、ＰＤＢ＝Ｈｉｇｈのとき、電源スイッチＭ１６、Ｍ１７、Ｍ２２、Ｍ２３がターン・オンし、インバータＩＬ０、ＩＬ１に電源電流が供給され、ＩＮ＝Ｈｉｇｈ（ＶＤＤ）、Ｌｏｗ（ＶＳＳ）に応じて、ＯＵＴには、Ｈｉｇｈ（ＶＤＤ）、Ｌｏｗ（ＶＮＮ）が出力される。
【０１０３】
本実施例においても、スタンバイ時のＩ（ＶＤＤ）は、図５に示した前記実施例１のＩ（ＶＤＤ）と同様低く抑えられている。
【０１０４】
＜変形例２＞
図８は、本発明の実施例１の変形例２を示す図である。図８を参照すると、この電圧レベルシフタは、ソースがＶＰＰ電源端子に接続され、ドレインが他方トランジスタＭ１３、Ｍ１２のゲートに交差接続されたＰチャネルトランジスタＭ１２、Ｍ１３と、
ドレインがＰチャネルトランジスタＭ１３のドレインに接続され、ソースがノードＶＮＮ端子に接続されたＮチャネルトランジスタＭ１１と、
ドレインがＮチャネルトランジスタＭ１１のゲートに接続され、ゲートがＭ１１のドレインに接続され、ソースがＶＮＮ端子に接続されたＮチャネルトランジスタＭ１０と、
トランジスタＭ１２のドレイン（ノードＮ３）とノードＮ１間に接続され、ゲートがノードＮ０に接続されたＮチャネルトランジスタＭ８と、
トランジスタＭ１０のドレイン（ノードＮ２）とノードＮ１間に接続され、ゲートがノードＮ０に接続されたＰチャネルトランジスタＭ９と、
ＩＮに入力が接続され、出力がノードＮ０に接続された低閾値型のインバータＩＬ０（ソースがＶＤＤ、ＶＳＳに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたデイプリーション型ＰチャネルトランジスタＭ１９、デイプリーション型ＮチャネルトランジスタＭ１８からなる）と、
ＶＳＳ電源端子とインバータＩＬ０の低位側電源端子（ＮチャネルトランジスタＭ１８のソース）間に接続されたＰチャネルトランジスタＭ１６と、
ＶＤＤ電源端子とインバータＩＬ０の高位側電源端子（ＰチャネルトランジスタＭ１９のソース）間に接続されたＰチャネルトランジスタＭ１７と、
ノードＮ０に入力が接続され、出力がノードＮ１に接続された低閾値型のインバータＩＬ１（ソースがＶＤＤ、ＶＳＳに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたデイプリーション型ＰチャネルトランジスタＭ２１、デイプリーション型ＮチャネルトランジスタＭ２０からなる）と、
インバータＩＬ１の低位側電源端子（ＮチャネルトランジスタＭ２０のソース）とＶＳＳ電源端子間に接続されたＮチャネルトランジスタＭ２２と、
ＶＤＤ電源端子とインバータＩＬ１の高位側電源端子（ＰチャネルトランジスタＭ２１のソース）間に接続されたＰチャネルトランジスタＭ２３と、
入力信号（振幅：ＶＳＳ−ＶＤＤ）を入力として受け、出力がノードＮ０に接続された高閾値型のインバータＩＨ０（ソースがＶＤＤ、ＶＳＳに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたＰチャネルトランジスタＭ２５、ＮチャネルトランジスタＭ２４からなる）と、
ノードＮ０に入力が接続され、出力がノードＮ１に接続された高閾値型のインバータＩＨ１（ソースがＶＤＤ、ＶＳＳに夫々接続され、ゲート同士が接続され、ドレイン同士が接続されたＰチャネルトランジスタＭ２７、ＮＭＯＳトランジスＭ２６からなる）を備えている。
【０１０５】
本実施例では、ＶＰＰ＝１．３Ｖ、ＶＤＤ＝０．５Ｖ、ＶＮＮ＝−０．５Ｖとされる。
【０１０６】
ＰチャネルトランジスタＭ１２、Ｍ１３は高耐圧トランジスタ（ゲート酸化膜が厚膜）であり、閾値Ｖｔｈ＝−０．３６Ｖに設定される。
【０１０７】
ＮチャネルトランジスタＭ１０、Ｍ１１は高耐圧トランジスタ（ゲート酸化膜が厚膜）であり、閾値Ｖｔｈ＝０．３６Ｖに設定される。
【０１０８】
インバータＩＬ０、ＩＬ１のＰチャネルトランジスタＭ１９、Ｍ２１は、閾値Ｖｔｈ＝０．１２Ｖに設定され、ＮチャネルトランジスタＭ１８、Ｍ２０は閾値Ｖｔｈ＝−０．１２Ｖに設定される。
【０１０９】
インバータＩＨ０、ＩＨ１のＰチャネルトランジスタＭ２５、Ｍ２７は、閾値Ｖｔｈ＝−０．１８Ｖに設定され、ＮチャネルトランジスタＭ２４、Ｍ２６は閾値Ｖｔｈ＝０．１８Ｖに設定される。
【０１１０】
電源スイッチをなすＰチャネルトランジスタＭ１７、Ｍ２３は、閾値Ｖｔｈ＝−０．１８Ｖに設定され、ＮチャネルトランジスタＭ１６、Ｍ２２は閾値Ｖｔｈ＝０．１８Ｖに設定される。
【０１１１】
ＰチャネルトランジスタＭ９は高耐圧トランジスタ（ゲート酸化膜が厚膜）であり、閾値Ｖｔｈ＝−０．０６Ｖに設定され、ＮチャネルトランジスタＭ８は高耐圧トランジスタ（ゲート酸化膜が厚膜）であり閾値Ｖｔｈ＝０．０６Ｖに設定される。
【０１１２】
図９は、図８の回路のタイミング波形を示す図である。図９には、ＰＤＴ／ＰＤＢ、ＩＮ、Ｎ０、Ｎ１、Ｎ２、Ｎ３、ＯＵＴの電圧波形と、電源電流Ｉ（ＶＤＤ）が模式的に示されている。ＰＤＴ＝Ｈｉｇｈ、ＰＤＢ＝Ｌｏｗのとき、インバータＩＬ０、ＩＬ１の電源供給は遮断される。
【０１１３】
ＩＮ＝Ｌｏｗのとき、ノードＮ０、Ｎ１は夫々Ｈｉｇｈ（ＶＤＤ）、Ｌｏｗ（ＶＳＳ）であり、ノードＮ０の電位をゲートに受けるＮチャネルトランジスタＭ８がターン・オンし、ＰチャネルトランジスタＭ９がターン・オフし、ノードＮ３は、ノードＮ１の電位ＶＳＳとなり、ＰチャネルトランジスタＭ１３がターン・オンし、ＯＵＴの電位はＶＰＰとなる（ＩＮの論理の反転）。ＯＵＴの電位がＶＰＰとなると、ＯＵＴにゲートが接続されたＮチャネルトランジスタＭ１０はターン・オンし、ＮチャネルトランジスタＭ１０のドレイン電位はＶＮＮ（−０．５Ｖ）となり、ＮチャネルトランジスタＭ１０のドレインにゲートが接続されたＮチャネルトランジスタＭ１１はターン・オフする。なお、このとき、オフ状態のＰチャネルトランジスタＭ９により、ノードＮ１（＝ＶＳＳ）と、オン状態のＮチャネルトランジスタＭ１０のソースが接続する電源ＶＮＮとが導通することはない。
【０１１４】
ＩＮ＝Ｈｉｇｈのとき、ノードＮ０、Ｎ１は夫々Ｌｏｗ（ＶＳＳ）、Ｈｉｇｈ（ＶＤＤ）であり、ノードＮ０の電位をゲートに受けるＰチャネルトランジスタＭ９がターン・オンし、ＮチャネルトランジスタＭ８がターン・オフし、ノードＮ２はＨｉｇｈ電位となり、ＮチャネルトランジスタＭ１１がターン・オンし、ＯＵＴの電位はＶＮＮとなる（ＩＮの論理の反転）。ＯＵＴの電位がＶＮＮとなると、ＯＵＴにゲートが接続されたＰチャネルトランジスタＭ１２がターン・オンし、ＰチャネルトランジスタＭ１２のドレインがＶＰＰとなり、ＰチャネルトランジスタＭ１２のドレインにゲートが接続されたＰチャネルトランジスタＭ１３はターン・オフする。なお、このとき、オフ状態のＮチャネルトランジスタＭ８により、ノードＮ１（＝ＶＤＤ）と、オン状態のＰチャネルトランジスタＭ１２のソースが接続する電源ＶＰＰとが導通することはない。
【０１１５】
この変形例においても、スタンバイ時（ＰＤＴ＝Ｈｉｇｈ、ＰＤＢ＝Ｌｏｗ）に、Ｉ（ＶＤＤ）のリーク電流は前記実施例１と同様に抑えられている。
【０１１６】
＜実施例２＞
図１０（Ａ）は、本発明の実施例２の構成を示す図である。図４の実施例１と相違して、実施例２では、インバータＩＨ０、ＩＨ１を備えていない。ＰチャネルトランジスタＭ２とＮチャネルトランジスタＭ０のドレインの接続ノードＮ２にドレインが接続され、ソースがグランドに接続されたＮチャネルトランジスタＭ１４と、ＰチャネルトランジスタＭ３とＮチャネルトランジスタＭ１のドレインの接続ノードＯＵＴにドレインが接続され、ソースがグランドに接続されたＮチャネルトランジスタＭ１５を備え、ＮチャネルトランジスタＭ１４、Ｍ１５のゲートはＮチャネルトランジスタＭ１５、Ｍ１４のドレインに夫々接続されている。ＰチャネルトランジスタＭ２、Ｍ３、ＮチャネルトランジスタＭ１４、Ｍ１５はノードＮ２、ＯＵＴをラッチするＣＭＯＳ差動ラッチＬＡＴ１を構成する。Ｍ１６、Ｍ１７、インバータＩＬ０、トランジスタＭ２２、Ｍ２３、インバータＩＬ１よりなるパワーゲーティング構成は、図４と同様である。ＰＤＴ＝Ｈｉｇｈ、ＰＤＢ＝Ｌｏｗのとき、ノードＮ０、Ｎ１は、フローティング状態となるが、ＣＭＯＳラッチＬＡＴ１により、ＯＵＴはＶＰＰ又はＶＳＳ電位を保持する。
【０１１７】
ＶＰＰは１．３Ｖ、ＶＤＤ＝０．５Ｖとされる。
【０１１８】
ＰチャネルトランジスタＭ２、Ｍ３は高耐圧トランジスタ（ゲート酸化膜が厚膜）であり、閾値Ｖｔｈ＝−０．３６Ｖに設定される。
【０１１９】
ＮチャネルトランジスタＭ０、Ｍ１は高耐圧トランジスタ（ゲート酸化膜が厚膜）であり、閾値Ｖｔｈ＝０．０６Ｖに設定される。
【０１２０】
ＮチャネルトランジスタＭ１４、Ｍ１５は高耐圧トランジスタ（ゲート酸化膜が厚膜）であり、閾値Ｖｔｈ＝０．３６Ｖに設定される。
【０１２１】
インバータＩＬ０、ＩＬ１のＰチャネルトランジスタ、Ｎチャネルトランジスタの閾値は図４と同様に、Ｖｔｈ＝０．１２と−０．１２Ｖに設定される。
【０１２２】
パワーゲーティング用の電源スイッチをなすＰチャネルトランジスタＭ１７、Ｍ２３は、図４と同様、閾値Ｖｔｈ＝−０．１８Ｖに設定され、ＮチャネルトランジスタＭ１６、Ｍ２２は閾値Ｖｔｈ＝０．１８Ｖに設定される。
【０１２３】
本実施例は、Ｍ１４−Ｍ１５から構成されるクロスカップルを設け、ＯＵＴのレベルが中間電位（フローティング）になることを抑制している。
【０１２４】
トランジスタ（高耐圧トランジスタ）Ｍ１４、Ｍ１５を追加するだけで、ＩＮと同じ論理をＯＵＴに出力できる。ＩＮのレベルが不定であってもＩＮ０、ＩＮ１のリーク電流を低減可能である。
【０１２５】
図１０（Ｂ）は、図１０（Ａ）のＮチャネルトランジスタＭ１４のソースとＶＳＳ電源端子間に、ＮチャネルトランジスタＭ３２を挿入し、ＮチャネルトランジスタＭ１５のソースとＶＳＳ電源端子間に、ＮチャネルトランジスタＭ３３を挿入し、ＮチャネルトランジスタＭ３２、Ｍ３３のゲートにＰＤＴ１（図１９（Ａ）参照）を共通に入力するようにしたものである。
【０１２６】
ＮチャネルトランジスタＭ１４、Ｍ１５は、図１０（Ａ）と同様、高耐圧トランジスタ（ゲート酸化膜が厚膜）であり、閾値Ｖｔｈ＝０．３６Ｖに設定される。また、ＮチャネルトランジスタＭ３２、Ｍ３３は、高耐圧トランジスタ（ゲート酸化膜が厚膜）であり、閾値はＶｔｈ＝０．３６Ｖに設定される。
【０１２７】
スタンバイ時、すなわち、ＰＤＴ１＝Ｈｉｇｈのとき、ＮチャネルトランジスタＭ３２、Ｍ３３はオンし、図１０（Ａ）のラッチ回路ＬＡＴ１は動作する（活性状態となる）。
【０１２８】
一方、アクティブ時、すなわち、ＰＤＴ１＝Ｌｏｗのとき、ＮチャネルトランジスタＭ３２、Ｍ３３はターン・オフし、ＮチャネルトランジスタＭ１４、Ｍ１５のソースとＶＳＳ間のパスがオフするため、図１０（Ａ）のラッチ回路ＬＡＴ１は動作しない（非活性状態となる）。これにより、アクティブ時におけるＩＮの反転に対するＯＵＴの反転の遅れを抑制する。例えばアクティブ時において入力信号ＩＮ＝Ｌｏｗのとき、ノードＮ０はＨｉｇｈ、ノードＮ１＝Ｌｏｗより、トランジスタＭ１がターン・オン、トランジスタＭ０がターン・オフし、トランジスタＭ２がターン・オンし、トランジスタＭ３がオフし、ＯＵＴはＬｏｗ（ＶＳＳ）となり、このとき、トランジスタＭ１５がオン、トランジスタＭ１４はターン・オフし、ＯＵＴ＝Ｌｏｗにラッチされる。この状態で、入力信号ＩＮがＨｉｇｈに遷移すると、ノードＮ０はＬｏｗ、ノードＮ１はＨｉｇｈとなり、トランジスタＭ０がターン・オン、トランジスタＭ１はターン・オフとなり、トランジスタＭ０は、トランジスタＭ３のゲートが接続するノードＮ２を、ＨｉｇｈからＬｏｗに放電する。ノードＮ２には、オフ状態のトランジスタＭ１４のドレインが接続されており、また、オン状態のトランジスタＭ１５のゲートが接続されている。ノードＮ２を、ＨｉｇｈからＬｏｗに反転させるには、トランジスタＭ０を介して電荷を放電し、トランジスタＭ３をオンとしてＯＵＴをＨｉｇｈとし、トランジスタＭ２をオフとすることが必要とされるが、トランジスタＭ３がターン・オンし、ＯＵＴをＶＰＰ側にプルアップする場合、トランジスタＭ１５が未だオン状態にあるため、ＯＵＴのＶＰＰ側への立ち上がりに時間を要する。そして、ＯＵＴの立ち上がり時間が遅れると、トランジスタＭ１４のターン・オンも遅れ、ノードＮ２の放電が遅れることになる。そこで、アクティブ時には、ＰＤＴ１＝Ｌｏｗとし、トランジスタＭ１４、Ｍ１５をオフ状態とすることで、ラッチ機能を作用させない構成としている。
【０１２９】
＜実施例２の変形例１＞
図１１は、本発明の実施例２の変形例１の構成を示す図である。この実施例の電圧レベルシフタは、図４の実施例１と相違して、高閾値のインバータＩＨ０、ＩＨ１を備えていない。ノードＮ０とＮ１に入力と出力が接続されたＣＭＯＳ差動ラッチＬＡＴ２を備えている。
【０１３０】
ＣＭＯＳ差動ラッチＬＡＴ２は、ＶＤＤ電源端子とＶＳＳ電源端子間に接続されたＰチャネルトランジスタＭ４１とＮチャネルトランジスタＭ４２からなるＣＭＯＳインバータと、ＶＤＤ電源端子とＶＳＳ電源端子間に接続されたＰチャネルトランジスタＭ４３とＮチャネルトランジスタＭ４４からなるＣＭＯＳインバータとを備え、一方のＣＭＯＳインバータの共通ゲートと共通ドレインをノードＮ０、Ｎ１に接続し、他方のＣＭＯＳインバータの共通ゲートと共通ドレインをノードＮ１、Ｎ０に接続したものである。
【０１３１】
ＮチャネルトランジスタＭ４２、Ｍ４４は低耐圧（薄膜）トランジスタであり、閾値Ｖｔｈ＝０．１８Ｖに設定される。ＰチャネルトランジスタＭ４１、Ｍ４３は低耐圧（薄膜）トランジスタであり、閾値はＶｔｈ＝−０．１８Ｖに設定される。
【０１３２】
ラッチ回路ＬＡＴ２は、動作時のノードＮ０とＮ１の電位を反転の関係に保持するための回路である。ラッチ回路ＬＡＴ２は、ノードＮ０、Ｎ１に接続されている。この点で実施例２と相違している。分圧トランジスタの役割りも持つＭ０、Ｍ１によって、ノードＮ０、Ｎ１の電位は、ＶＤＤ〜ＶＳＳの振幅であり、ラッチ回路ＬＡＴ２は薄膜トランジスタで構成することができ、実施例２と比べて回路面積の縮小が可能である。すなわち、実施例２において、ＬＡＴ１のＮチャネルトランジスタＭ１４とＭ１５が高電圧（昇圧）電源ＶＰＰで駆動されるのに対し、本実施例のＬＡＴ２は電源ＶＤＤで駆動される。実施例２に比べて、動作時の消費電流を低減することができる。
【０１３３】
なお、図１１のＭ０−Ｍ３を、前記実施例１の変形例１（図６）のＭ４−Ｍ７に置き換えても良い。
【０１３４】
また、図１１のＭ０−Ｍ３を実施例１の変形例２（図８）のＭ８−Ｍ１３に置き換えた構成としてもよい。
【０１３５】
なお、図１１のＬＡＴ２のトランジスタＭ４２、Ｍ４４とＶＳＳ電源端子間に、図１０（Ｂ）の制御信号ＰＤＴ１による電源パスをオフするスイッチ素子Ｍ３２、Ｍ３３を挿入してもよい。
【０１３６】
＜実施例２の変形例２＞
図１２は、本発明の実施例２の変形例２の構成を示す図である。図１２を参照すると、入力ＩＮＢ（ＩＮの反転信号）とノードＮ０をＣＭＯＳスイッチＭ３４、３５により接続していること以外は、図１１の実施例２の変形例１と同じである。図１１のインバータＩＬ０の代わりに、ＰＤＴをゲートに入力するＰチャネルトランジスタＭ３５と、ＰＤＢをゲートに入力するＮチャネルトランジスタＭ３４と、が、ＩＮＢとノードＮ０間に並列に接続されている。ＰチャネルトランジスタＭ３５と、ＮチャネルトランジスタＭ３４のバックゲートは夫々ＶＤＤとＶＳＳ電位とされる。
【０１３７】
本実施例は、例えばＩＮを双方向のバスとして使い、本レベル変換回路をレシーバ回路として用いる場合に効果的である。
【０１３８】
なお、図１２のＭ０−Ｍ３を、前記実施例１の変形例１（図６）のＭ４−Ｍ７に置き換えても良い。
【０１３９】
また、図１２のＭ０−Ｍ３を実施例１の変形例２（図８）のＭ８−Ｍ１３に置き換えた構成としてもよい。
【０１４０】
なお、図１１のＬＡＴ２のトランジスタＭ４２、Ｍ４４とＶＳＳ間に、図１０（Ｂ）の制御信号ＰＤＴ１による電源パスをオフするスイッチ素子Ｍ３２、Ｍ３３を挿入してもよい。
【０１４１】
＜実施例３＞
図１３は、本発明の実施例３の構成を示す図である。図１３を参照すると、本実施例の電圧レベルシフタは、図４の実施例１と相違して、高閾値のインバータＩＨ０、ＩＨ１を備えていない。ＮチャネルトランジスタＭ２８、Ｍ３０、ＰチャネルトランジスタＭ２９、Ｍ３１を備え、インバータＩＨ２、ＩＨ３をさらに備えている。インバータＩＨ２は、ＶＤＤ電源端子とＶＳＳ電源端子間に接続され、入力がノードＮ２（ＰチャネルトランジスタＭ２のドレインとＮチャネルトランジスタＭ０のドレインの接続ノード）に接続されている。インバータＩＨ３は、ＶＤＤ電源端子とＶＳＳ電源端子間に接続され、入力がノードＯＵＴ（ＰチャネルトランジスタＭ３のドレインとＮチャネルトランジスタＭ１のドレインの接続ノード）に接続されている。並列接続されたトランジスタＭ２８とＭ２９は、インバータＩＨ３の出力とノードＮ０間に接続されてＣＭＯＳスイッチ（トランスファゲート）を構成し、並列接続されたトランジスタＭ３０とＭ３１は、インバータＩＨ２の出力とノードＮ１間に接続されてＣＭＯＳスイッチ（トランスファゲート）を構成し、ＮチャネルトランジスタＭ２８、Ｍ３０のゲートはＰＤＴに接続され、ＰチャネルトランジスタＭ２９、Ｍ３１のゲートはＰＤＢに接続されている。
【０１４２】
インバータＩＨ２、ＩＨ３、トランジスタ２８−３１はラッチ回路ＬＡＴ３を構成する。ＬＡＴ３は、動作時のノードＮ０とＮ１の電位を反転の関係に保持するための回路である。すなわち、スタンバイ時、ＰＤＴ＝Ｈｉｇｈ、ＰＤＢ＝Ｌｏｗとされ、トランジスタＭ２８、２９からなるＣＭＯＳスイッチ、トランジスタＭ３０、３１からなるＣＭＯＳスイッチはともにオンし、インバータＩＨ２から出力されるノードＮ２の反転信号をノードＮ１に与え、インバータＩＨ３から出力されるＯＵＴの反転信号をノードＮ０に与える。ＩＮのレベルが不定であっても、インバータＩＬ０とＩＬ１のリーク電流を低減することが可能である。
【０１４３】
アクティブ時には、ＰＤＴ＝Ｌｏｗ、ＰＤＢ＝Ｈｉｇｈとされ、トランジスタＭ２８、２９からなるＣＭＯＳスイッチ、トランジスタＭ３０、３１からなるＣＭＯＳスイッチはともにオフする。
【０１４４】
本実施例において、電源電圧ＶＰＰ＝１．３Ｖ、ＶＤＤ＝０．５Ｖとされる。
【０１４５】
ＰチャネルトランジスタＭ２、Ｍ３は高耐圧トランジスタ（ゲート酸化膜が厚膜）であり、閾値Ｖｔｈ＝−０．３６Ｖに設定される。ＮチャネルトランジスタＭ０、Ｍ１は高耐圧トランジスタ（ゲート酸化膜が厚膜）であり、閾値Ｖｔｈ＝０．０６Ｖに設定される。
【０１４６】
インバータＩＨ２、ＩＨ３を構成するＮチャネルトランジスタは高耐圧トランジスタ（ゲート酸化膜が厚膜）であり、閾値Ｖｔｈ＝０．３６Ｖに設定され、Ｐチャネルトランジスタは高耐圧トランジスタ（ゲート酸化膜が厚膜）であり、閾値Ｖｔｈ＝−０．３６Ｖに設定される。
【０１４７】
インバータＩＬ０、ＩＬ１のＰチャネルトランジスタ、Ｎチャネルトランジスタの閾値は、図４と同様に、Ｖｔｈ＝０．１２と−０．１２Ｖに設定される。電源スイッチをなすＰチャネルトランジスタＭ１７、Ｍ２３は、図４と同様、閾値Ｖｔｈ＝−０．１８Ｖに設定され、ＮチャネルトランジスタＭ１６、Ｍ２２は閾値Ｖｔｈ＝０．１８Ｖに設定される。
【０１４８】
ＣＭＯＳスイッチを構成するＰチャネルトランジスタＭ２９、Ｍ３１は低耐圧（薄膜）トランジスタとされ、閾値はＶｔｈ＝−０．１８Ｖとされ、ＮチャネルトランジスタＭ２８、Ｍ３０は低耐圧（薄膜）トランジスタとされ、閾値はＶｔｈ＝０．１８Ｖとされる。実施例２においてＰＤＴ制御を備えた構成と同等な高速化が可能である。実施例２ではＬＡＴ１（Ｎ２）とＩＬ０（Ｎ０）、ＬＡＴ１（ＯＵＴ）とＩＬ１（Ｎ１）の出力が夫々ショートしているのに対して、本実施例では、非スタンバイ時（レベルシフタの活性時）、ＬＡＴ３（ＩＨ２、ＩＨ３）とＩＬ０、ＩＬ１の出力は夫々パワーゲーティング信号ＰＤＴ、ＰＤＢにより、ＣＭＯＳスイッチ（Ｍ２８、Ｍ２９）、（Ｍ３０、Ｍ３１）が非導通となるために、ショートしない。ＣＭＯＳスイッチを構成するＭ２８〜Ｍ３１はＮ０、Ｎ１に接続されており、低耐圧トランジスタで構成される。したがって、これらのトランジスタＭ２８−Ｍ３１を高耐圧で構成するより、小さな回路面積で実現可能である。
【０１４９】
図１４は、前記各実施例のトランジスタ（参照符号）の特性（高耐圧（ゲート酸化膜が厚膜）、低耐圧（ゲート酸化膜が薄膜））、導電型、閾値（Ｖｔｈ）で一覧としてまとめたものである。
【０１５０】
＜実施例４＞
図１５（Ａ）は、半導体記憶装置全体（ＣＨＩＰ）の構成を機能ブロックにて模式的に示す図である。図１５（Ｂ）はバンク（ＢＡＮＫ）の構成例を模式的に示すブロック図である。ＢＡＮＫはメモリセルアレイのバンクである。ＸＡＢはアドレス端子Ａ０〜Ａｎの入力アドレス信号のＸアドレスを入力するアドレスバッファである。ＹＡＢはアドレス端子Ａ０〜ＡｎのＹアドレスを入力するアドレスバッファである。ＰＸＤＥＣは、Ｘアドレスのプリデコーダである。ＸＤＥＣは行デコーダであり、プリデコーダＰＸＤＥＣの出力をデコードし選択されたワード線を高電位（例えば昇圧電位ＶＰＰ）に駆動するワードドライバを備えている。ＰＹＤＥＣは、Ｙアドレスのプリデコーダである。ＹＤＥＣはプリデコーダＰＹＤＥＣの出力をデコードし選択されたカラムのカラムスイッチをオンする、Ｉ／Ｏ  ＣＴＬは入出力制御回路である。ＭＡＢは、データアンプブロックであり、ＭＩＯ（メインＩＯ）線からの読み出しデータの増幅、ＭＩＯへの書き込みデータの駆動を行う。Ｉ／Ｏ  Ｂは双方向（入出力）バッファである。ＤＱ０〜ＤＱｎはデータ端子である。ＭＲはモードレジスタである。ＴＣＧ（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌ  Ｇｅｎｅｒａｔｏｒ）は、クロック信号、コマンド信号を入力し、各種制御用のタイミング信号を生成する。ＣＬＫは外部クロック、ＣＫＥ、／ＣＫＥはクロックイネーブル信号（例えばＣＫＥがＨｉｇｈでクロック有効）、／ＣＳはチップセレクト信号、／ＲＡＳ、／ＣＡＳは、ロウとカラムのアドレスストローブ信号、／ＷＥはライトイネーブル信号、ＤＱＭはデータマスク信号、ＤＱＳはデータ入出力用のストローブ信号である。ＶＧ（Ｖｏｌｔａｇｅ  Ｇｅｎｅｒａｔｏｒ）は電源電圧発生回路であり、高電圧ＶＰＰ、ＶＤＤ、センスアンプ駆動電圧ＶＤＬ、プリチャージ電圧ＶＢＬＲ、プレート電圧ＶＰＬＴ、ＶＳＳ、基板バイアス電圧（負電位）ＶＢＢ等を生成する。上記実施例のレベル変換回路は、ＸＤＥＣのワードドライバに適用される。
【０１５１】
図１５（Ｂ）を参照すると、ＡＲＹはメモリアレイである。アレイ外周のＸＤＥＣはＸデコーダである。ＳＷＤＡはサブワードドライバ列（アレイ）である。ＡＣＣはアレイコントロール回路である。ＹＤＥＣはカラムデコーダである。ＳＡＡはセンスアンプ列（アレイ）である。ＸＰはマット間のクロスエリアである。
【０１５２】
図１６（Ａ）は、図１５（Ｂ）のメモリアレイ（ＡＲＹ）の回路の構成例（折り返しビット線構成）を示す図である。図１６（Ａ）において、ＭＣは、ダイナミックメモリとされ、ゲートがワード線（ＷＬ０等）に接続され、ドレイン又はソースの一方がビット線に接続され、他方が容量Ｃｓの一端（ＳＮ）に接続されたＮＭＯＳトランジスタと、他端がプレート電源ＰＬに接続された容量から構成されている。ＳＡはセンスアンプであり、ビット線対ＢＬＴ／ＢＬＢを差動で入力し、差動増幅する。ＳＡはセンスアンプ列（ＳＡＡ）の両側のアレイ（ＡＲＹ）のビット線対ＢＬＴ／ＢＬＢ間で共有される。ビット線対ＢＬＴ／ＢＬＢと、センスアンプＳＡ間のトランスファゲートは図示されない。アレイ（ＡＲＹ）の第１のビット線対ＢＬＴ／ＢＬＢ（図の一番上のビット線対）は図１６（Ａ）の左側のセンスアンプＳＡに接続され、第２のビット線対ＢＬＴ／ＢＬＢ（図の上から２段目のビット線対）は図１６（Ａ）の右側のセンスアンプＳＡに接続されるという具合に、複数のビット線対ＢＬＴ／ＢＬＢは、両側のセンスアンプに交互に接続される。この構成は、選択ワード線に接続されるセルＭＣに接続するビット線の隣に平行に折り返しビット線が配設されており、ノイズ耐性に優れている。
【０１５３】
図１６（Ｂ）は、メモリアレイ（ＡＲＹ）の第二の回路構成例（開放ビット線構成）を示す図である。アレイ（ＡＲＹ）の第１のビット線ＢＬＴ（図の一番上のビット線）は図１６（Ｂ）の左側にセンスアンプＳＡに接続され、第２のビット線ＢＬＴ（図の上から２段目のビット線）は図１６（Ｂ）の右側のセンスアンプＳＡに接続されるという具合に、複数のビット線は、両側のセンスアンプに交互に接続される。半導体装置の微細化、高集積化に伴い、開放ビット線構成が用いられている。
【０１５４】
図１７（Ａ）は、図１６（Ａ）の行デコーダ（ＸＤＥＣ）の要部回路ブロックである。複数のレベル変換回路ＬＣを備えている。レベル変換回路ＬＣはスタンバイ制御信号ＰＤＴ、ＰＤＢを入力する。スタンバイ時、ＰＤＴ、ＰＤＢはＨｉｇｈ、Ｌｏｗとされる。レベル変換回路に入力されるＭＷＬＢは、メインワード線信号である。ＦＸＢ０〜ＦＸＢ３、ＦＸ０〜ＦＸ３はサブワード線信号である。各レベル変換回路は、振幅ＶＤＤ／ＶＳＳのＭＷＬＢＬ、ＦＸＢＬ０〜ＦＸＢＬ３を入力し、振幅ＶＰＰ／ＶＳＳのＭＷＬＢ、ＦＸＢ０〜ＦＸＢ３を出力する。ＦＸ０〜ＦＸ３は、ＦＸＢ０〜ＦＸＢ３をインバータで反転して生成される。ＦＸ０〜ＦＸ３の振幅はＶＰＰ−ＶＳＳとされる。なお、レベル変換回路ＬＣとして図８の構成を用いた場合、ＭＷＬＢ、ＦＸＢ０〜ＦＸＢ３の振幅はＶＰＰ−ＶＮＮ（負電位）とされ、図１７（Ａ）のインバータＩｎｖ．の低位側電源はＶＳＳではなくＶＮＮとされる。
【０１５５】
図１７（Ｂ）は、サブワードドライバ列の要部を示す図である。ＦＸ０がＨｉｇｈ、ＦＸＢ０がＬｏｗ、メインワード線ＭＷＬＢがＬｏｗのとき、ワード線ＷＬ０に接続するサブワードドライバ（ＳＷＤ）のうちメインワード線ＭＷＬＢにゲートが接続され、ソースがＦＸ０に接続され、ドレインがＷＬ０に接続されたＰＭＯＳトランジスタがターン・オンし（導通）、ワード線ＷＬ０をＶＰＰに駆動する。ＦＸ０がＬｏｗ、ＦＸＢ０がＨｉｇｈの場合、ワード線ＷＬ０に接続するサブワードドライバのＰＭＯＳトランジスタがターン・オフし（非導通）、ＦＸＢ０にゲートが接続され、ソースがグランド接続され、ドレインがＷＬ０に接続されたＮＭＯＳトランジスタがターン・オンし（導通）、ＷＬ０はＬｏｗ電位となる。
【０１５６】
本実施例のレベル変換回路は、電源ＶＤＤが低電圧化しても、高速にワード線ＷＬの駆動が可能となる。また、スタンバイ時におけるＸＤＥＣの低リーク化が可能である。したがって、高速かつ低リークな半導体記憶装置を実現できる。
【０１５７】
本願の技術思想は、半導体記憶装置に限られず電圧レベルシフタを有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
【０１５８】
本発明の半導体装置の技術思想は、電圧レベルシフタを有する様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｐｒｏｄｕｃｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【０１５９】
更に、Ｎチャネルトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、Ｐチャネルトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１６０】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１６１】
１１、２１、３１  第１の回路
１２、２２、３２  第２の回路
１３、２３、３３  第３の回路
１４、２４、３４  第４の回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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