(57)【要約】【課題】工程数の増大を抑制しつつ、３次元集積化を図るとともに、制御ゲート電極と浮遊ゲート電極との間のカップリング比を向上させる。【解決手段】柱状半導体１０と、柱状半導体１０の側面にトンネル絶縁膜９を介して形成された浮遊ゲート電極８と、浮遊ゲート電極８を取り囲むようにブロック絶縁膜７を介して形成された制御ゲート電極２、３´、４を設ける。【選択図】      図１
2012119445.tif 000002
【特許請求の範囲】
【請求項１】
柱状半導体と、
前記柱状半導体の側面に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜を介して前記柱状半導体と対向するように設けられた浮遊ゲート電極と、
前記浮遊ゲート電極を取り囲むように設けられたブロック絶縁膜と、
前記ブロック絶縁膜を介して前記浮遊ゲート電極を取り囲むように設けられた制御ゲート電極とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記浮遊ゲート電極は、前記柱状半導体に遠い部分よりも近い部分の厚さが厚いことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記浮遊ゲート電極は、前記柱状半導体に遠い部分から近い部分に向かって段差を有することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記浮遊ゲート電極は、前記柱状半導体に遠い部分から近い部分に向かって斜面を有することを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記制御ゲート電極の上部と下部には絶縁膜が形成されており、前記制御ゲート電極と前記柱状半導体が対向する距離は、前記絶縁膜と前記柱状半導体とが対向する距離と少なくとも一部が同じであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記制御ゲート電極の上部と下部には絶縁膜が形成されており、前記制御ゲート電極と前記柱状半導体が対向する距離は、前記絶縁膜と前記柱状半導体とが対向する距離よりも大きいことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項７】
前記制御ゲート電極の一部の領域は、他の領域よりも不純物濃度が低い領域有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体記憶装置。
【請求項８】
基板上に不純物がドープされた第一の半導体層にて第二の半導体層の上下が挟まれた構造を層間絶縁膜を介してｎ（ｎは正の整数）層分だけ積層して積層構造を形成する工程と、
ｎ層分の前記積層構造を貫く貫通孔を形成する工程と、
前記貫通孔を介して前記第二の半導体層を水平方向に途中まで選択的にエッチングすることにより、前記第一の半導体層間に凹部を形成する工程と、
前記第一の半導体層間の凹部の表面が覆われるようにして前記貫通孔の側壁にブロック絶縁膜を形成するとともに、前記第一の半導体層間に残された前記第二の半導体層に前記第一の半導体層から不純物を拡散させることにより、前記第一の半導体層とともに制御ゲート電極を形成する工程と、
前記ブロック絶縁膜を介して前記第一の半導体層間の凹部に浮遊ゲート電極を埋め込む工程と、
前記第一の半導体層間の凹部の開口側に露出した浮遊ゲート電極の表面にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜を形成した後に前記貫通孔に柱状半導体を埋め込む工程とを備えることを特徴とする半導体記憶装置の製造方法。
【請求項９】
基板上に不純物がドープされた第一の半導体層にて第二の半導体層の上下が挟まれた構造を層間絶縁膜を介してｎ（ｎは正の整数）層分だけ積層して積層構造を形成する工程と、
ｎ層分の前記積層構造を貫く貫通孔を形成する工程と、
前記貫通孔を介して前記第二の半導体層を水平方向に途中までエッチングすることにより、前記第一の半導体層間に第１の凹部を形成する工程と、
前記第一の半導体層間の第１の凹部に犠牲膜を埋め込む工程と、
前記第１の凹部に犠牲膜を埋め込んだ後、前記貫通孔を介して前記第一の半導体層を水平方向に途中までエッチングすることにより、前記犠牲膜と前記層間絶縁膜との間に第２の凹部を形成する工程と、
前記第２の凹部を形成した後に前記犠牲膜を除去することにより、前記第２の凹部に対応した段差を第１の凹部に形成する工程と、
前記第２の凹部に対応した段差が形成された第１の凹部の表面が覆われるようにして前記貫通孔の側壁にブロック絶縁膜を形成するとともに、前記第一の半導体層間に残された前記第二の半導体層に前記第一の半導体層から不純物を拡散させることにより、前記第一の半導体層とともに制御ゲート電極を形成する工程と、
前記第２の凹部に対応した段差が形成された第１の凹部に前記ブロック絶縁膜を介して浮遊ゲート電極を埋め込む工程と、
前記第２の凹部に対応した段差が形成された第１の凹部の開口側に露出した浮遊ゲート電極の表面にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜を形成した後に前記貫通孔に柱状半導体を埋め込む工程とを備えることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
メモリの集積度を高めるために,メモリセルを３次元的に配置した半導体装置が多数提案されている。メモリセルを３次元的に配置した従来の半導体記憶装置の多くは、フォトリソグラフィ工程とエッチングなどの加工工程とを、メモリセル部分１層毎に行う必要がある。従来の３次元積層半導体記憶装置においては、メモリセルを単純に積層していくものが多く、３次元化によるコストの増加が避けられない。
上記した３次元不揮発性半導体装置の多くは、柱状の半導体層の周囲に電荷蓄積層を形成しており、１層毎のメモリセル部分において電荷蓄積層と制御ゲート電極との間のカップリング比を向上させることが困難である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２２４４６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、工程数の増大を抑制しつつ、３次元集積化を図るとともに、制御ゲート電極と浮遊ゲート電極との間のカップリング比を向上させることが可能な半導体記憶装置および半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置によれば、柱状半導体と、トンネル絶縁膜と、浮遊ゲート電極と、ブロック絶縁膜と、制御ゲート電極とが設けられている。トンネル絶縁膜は、前記柱状半導体の側面に設けられている。浮遊ゲート電極は、前記トンネル絶縁膜を介して前記柱状半導体と対向するように設けられている。ブロック絶縁膜は、前記浮遊ゲート電極を取り囲むように設けられている。制御ゲート電極は、前記ブロック絶縁膜を介して前記浮遊ゲート電極を取り囲むように設けられている。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置の概略構成を示す部分断面図である。
【図２】図２は、第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図３】図３は、第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図４】図４は、第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図５】図５は、第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図６】図６は、第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図７】図７は、第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図８】図８は、第４実施形態に係る半導体記憶装置の概略構成を示す部分断面図である。
【図９】図９は、第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１０】図１０は、第５実施形態に係る半導体記憶装置の概略構成を示す断面図である。
【図１１】図１１は、第６実施形態に係る半導体記憶装置の概略構成を示す斜視図である。
【図１２】図１２は、第７実施形態に係る半導体記憶装置の概略構成を示す斜視図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る半導体記憶装置および半導体記憶装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の概略構成を示す部分断面図である。
図１において、柱状半導体１０の側面には、トンネル絶縁膜９を介して浮遊ゲート電極８が形成されている。なお、柱状半導体１０には、チャネル領域を形成することができる。
【０００９】
そして、浮遊ゲート電極８の上下には、ブロック絶縁膜７を介して制御ゲート電極２、４が形成されている。なお、浮遊ゲート電極８は、柱状半導体１０をリング状に取り囲むように構成することができる。また、制御ゲート電極２、４は、ブロック絶縁膜７を介して柱状半導体１０の側面に配置することができる。そして、浮遊ゲート電極８の外周の側壁にはブロック絶縁膜７を介して制御ゲート電極３´が形成され、浮遊ゲート電極８は、ブロック絶縁膜７を介して制御ゲート電極２、３´、４にて取り囲まれている。制御ゲート電極２、３´、４が不純物をドープされた多結晶シリコンで形成されている場合、制御ゲート電極３´の不純物濃度は、制御ゲート電極２、４の不純物濃度よりも低くなっていても構わない。
【００１０】
また、制御ゲート電極２下には層間絶縁膜１が形成されるとともに、制御ゲート電極４上には層間絶縁膜５が形成されている。ここで、層間絶縁膜１、５および制御ゲート電極２、４には貫通孔６が形成されている。そして、貫通孔６には、浮遊ゲート電極８を貫くようにしてブロック絶縁膜７を介して柱状半導体１０が埋め込まれている。
【００１１】
なお、例えば、制御ゲート電極２、３´、４は、Ｎ型不純物がドープされたドープ半導体を用いることができ、浮遊ゲート電極８および柱状半導体１０は、多結晶半導体を用いることができる。これらの半導体は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＩｎＧａＡｓＰまたはＺｎＳｅなどを用いることができる。また、例えば、ブロック絶縁膜７、トンネル絶縁膜９および層間絶縁膜１はシリコン酸化膜を用いることができる。
【００１２】
前記した第１実施形態では制御ゲート電極２、３´、４にて浮遊ゲート電極８を取り囲む構造となっている。このため、製造工程の煩雑化を抑制しつつ、制御ゲート電極２、３´、４と浮遊ゲート電極８とのカップリング比を向上させることができる。
【００１３】
ここで、制御ゲート電極２、３´、４と浮遊ゲート電極８とのカップリング比を向上させることにより、制御ゲート電極２、３´、４の印加電圧を小さくすることができ、消費電力を下げることができる。
【００１４】
また、制御ゲート電極２、３´、４と浮遊ゲート電極８とのカップリング比を向上させることにより、閾値電圧を減少させることができる。このため、メモリセルの駆動電流を増加させることができ、動作速度を向上させることができる。
【００１５】
また、電荷蓄積層として浮遊ゲート電極８を用いることにより、トンネル絶縁膜９を介して電子をトンネルさせることで消去を行わせることができ、誘電体膜を用いた場合に比べて消去時間を短縮することが可能となるとともに、消去効率を向上させることができる。
【００１６】
また、電荷蓄積層として浮遊ゲート電極８を用いることにより、浮遊ゲート電極８で電界集中が起こるのを抑制することができる。このため、制御ゲート電極２、３´、４にて浮遊ゲート電極８が取り囲まれている場合においても、制御ゲート電極２、３´、４を介して浮遊ゲート電極８に印加される電界を均一化することができ、制御ゲート電極２、３´、４と浮遊ゲート電極８とのカップリング比を向上させることができる。
【００１７】
なお、図１の実施形態では、ブロック絶縁膜７を介して制御ゲート電極２、４を柱状半導体１０の側面に配置する方法について説明したが、トンネル絶縁膜を介して制御ゲート電極２、４を柱状半導体１０の側面に配置するようにしてもよい。
【００１８】
また、図１の実施形態では、メモリセルを１層分だけ設けた構成について説明したが、図１のメモリセルを柱状半導体１０の高さ方向にｎ層分だけ積層するようにしてもよい。
【００１９】
（第２実施形態）
図２から図４は、第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図２（ａ）において、ＣＶＤなどの方法にて、層間絶縁膜１−ｎ、非選択的半導体層２−ｎ、選択的半導体層３−ｎ、非選択的半導体層４−ｎおよび層間絶縁膜５−ｎをそれぞれｎ層分だけ順次積層する。この時の成膜温度は６００℃以下に設定することができる。なお、選択的半導体層３−ｎは、非選択的半導体層２−ｎ、４−ｎよりもエッチング選択比が高くなるように構成することができる。例えば、非選択的半導体層２−ｎ、４−ｎには、例えば、ボロンなど不純物が導入されたドープ半導体層を用いるとともに、選択的半導体層３−ｎには不純物が導入されていないノンドープ半導体層を用いることができる。あるいは、エッチング選択比の異なる半導体材料を組み合わせて用いるようにしてもよく、例えば、非選択的半導体層２−ｎ、４−ｎをＳｉ、選択的半導体層３−ｎをＳｉＧｅとするようにしてもよい。
【００２０】
次に、図２（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、層間絶縁膜１−ｎ、非選択的半導体層２−ｎ、選択的半導体層３−ｎ、非選択的半導体層４−ｎおよび層間絶縁膜５−ｎに貫通孔６を形成する。この時のエッチング温度は６００℃以下に設定することができる。
【００２１】
そして、貫通孔６を介して選択的半導体層３−ｎを水平方向に途中まで選択的にエッチングすることにより、非選択的半導体層２−ｎ、４−ｎ間に凹部Ｂ１を形成する。なお、この時のエッチングとしてはウェットエッチングを用いることができる。また、非選択的半導体層２−ｎ、４−ｎとしてボロンドープ多結晶シリコン層、選択的半導体層３−ｎとしてノンドープ多結晶シリコン層を用いた場合、エッチング選択比として１０００以上を確保することができる。
【００２２】
次に、図３（ａ）に示すように、ＣＶＤなどの方法を用いることにより、非選択的半導体層２−ｎ、４−ｎ間の凹部Ｂ１の表面が覆われるようにして貫通孔６の側壁にブロック絶縁膜７を形成する。なお、例えば、ブロック絶縁膜７としてはシリコン酸化膜を用いることができる。この時、非選択的半導体層２−ｎ、４−ｎとしてドープ半導体層、選択的半導体層３−ｎとしてノンドープ半導体層を用いた場合、非選択的半導体層２−ｎ、４−ｎの不純物を選択的半導体層３−ｎに拡散させることにより、選択的半導体層３−ｎを非選択的半導体層３´−ｎに変化させ、非選択的半導体層２−ｎ、３´−ｎ、４−ｎにて凹部Ｂ１の周囲を取り囲ませることができる。なお、例えば、この時の成膜温度は１０００℃、成膜時間２０秒に設定することができる。
【００２３】
次に、図３（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、貫通孔６を介して凹部Ｂ１が埋め込まれるように多結晶半導体膜８´をブロック絶縁膜７の側壁に形成する。なお、例えば、多結晶半導体膜８´としては多結晶シリコン膜を用いることができる。
【００２４】
次に、図４（ａ）に示すように、ウェットエッチングなどの方法を用いることにより、多結晶半導体膜８´を後退させ、多結晶半導体膜８にて凹部Ｂ１が埋め込まれたままブロック絶縁膜７の側壁の多結晶半導体膜８´を除去することにより、浮遊ゲート電極８−ｎを凹部Ｂ１内に形成する。そして、熱酸化などの方法を用いることにより、凹部Ｂ１の開口側に露出した浮遊ゲート電極８−ｎの表面にトンネル絶縁膜９−ｎを形成する。トンネル絶縁膜９−ｎとしては、例えば、トンネル酸化膜を用いることができる。なお、トンネル絶縁膜９−ｎはＣＶＤ等で形成しても構わない。ＣＶＤ等で形成した場合には、浮遊ゲート電極８−ｎ及び貫通孔６の側壁のブロック絶縁膜７の表面にトンネル絶縁膜９−ｎが形成される。
【００２５】
次に、図４（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、貫通孔６内に柱状半導体１０を埋め込む。なお、柱状半導体１０にはチャネル領域を形成することができる。また、例えば、柱状半導体１０としては多結晶シリコン膜を用いることができる。
【００２６】
前記した第２実施形態では製造工程の煩雑化を抑制しつつ、第１実施形態の構造を実現することができる。具体的には、ドープされた半導体層２−ｎ、４−ｎから不純物を半導体層３−ｎに拡散させることによって半導体層３´−ｎに変化させているため、リソグラフィ等の複雑な膜形成の工程を入れる必要がない。また、ＣＶＤ工程等の熱を用いて拡散させることにより、別途熱工程を行わずに半導体層３´−ｎを形成することができる。このため、工程数の増大を抑制しつつ、半導体記憶装置の３次元集積化を図るとともに、制御ゲート電極２、３´、４と浮遊ゲート電極８との間のカップリング比を向上させることが可能となる。
【００２７】
（第３実施形態）
図５は、第３実施形態に係る半導体記憶装置の概略構成を示す部分断面図である。
図５において、柱状半導体２０の側面には、トンネル絶縁膜１９を介して浮遊ゲート電極１８が形成されている。なお、柱状半導体２０には、チャネル領域を形成することができる。ここで、浮遊ゲート電極１８は、柱状半導体２０に遠い部分よりも近い部分の厚さが厚くなるように構成されている。例えば、浮遊ゲート電極１８には、柱状半導体２０に遠い部分から近い部分に向かって上り段差を形成することができる。この上り段差は、浮遊ゲート電極１８の上面および下面の双方に設けることが好ましい。
【００２８】
そして、浮遊ゲート電極１８の上下には、ブロック絶縁膜１７を介して制御ゲート電極１２、１４が形成されている。ここで、制御ゲート電極１２、１４は、浮遊ゲート電極１８の厚さの薄い部分にかかるようにし、浮遊ゲート電極１８の厚さの厚い部分にかからないようにすることができる。なお、浮遊ゲート電極１８は、柱状半導体２０をリング状に取り囲むように構成することができる。また、制御ゲート電極１２、１４は、ブロック絶縁膜１７を介して柱状半導体２０の側面に配置することができる。そして、浮遊ゲート電極１８の外周の側壁にはブロック絶縁膜１７を介して制御ゲート電極１３´が形成され、浮遊ゲート電極１８の厚さの薄い部分は、ブロック絶縁膜１７を介して制御ゲート電極１２、１３´、１４にて取り囲まれている。
【００２９】
また、制御ゲート電極１２下には層間絶縁膜１１が形成されるとともに、制御ゲート電極１４上には層間絶縁膜１５が形成されている。ここで、層間絶縁膜１１、１５には貫通孔１６が形成されている。そして、貫通孔１６には、浮遊ゲート電極１８を貫くようにしてブロック絶縁膜１７を介して柱状半導体２０が埋め込まれている。
【００３０】
制御ゲート電極１２、１３´、１４にて浮遊ゲート電極１８を取り囲む構造となっているため制御ゲート電極１２、１３´、１４と浮遊ゲート電極１８とのカップリング比を向上させることが可能となるとともに、しきい値電圧を容易に調整することができる。また、浮遊ゲート電極１８が、柱状半導体２０に遠い部分よりも近い部分の厚さが厚くなるように構成されていることにより、浮遊ゲート電極１８が柱状半導体２０と対向する面積を前記した第１実施形態より大きくすることができるため、メモリセルのしきい値調整を容易に行うことができる。加えて、本実施形態では前記した第１実施形態と異なり制御ゲート電極１２が柱状半導体２０からブロック絶縁膜１７の膜厚以上に離れて形成されている。具体的には制御ゲート電極１２、１４と柱状半導体２０が対向する距離は、層間絶縁膜１１、１５と柱状半導体２０とが対向する距離よりも大きくなるため、前記した第１実施形態と比較してリークを抑制することができるため望ましい。
【００３１】
なお、図５の実施形態では、ブロック絶縁膜１７を介して制御ゲート電極１２、１４を柱状半導体２０の側面に配置する方法について説明したが、トンネル絶縁膜を介して制御ゲート電極１２、１４を柱状半導体２０の側面に配置するようにしてもよい。
【００３２】
また、図５の実施形態では、メモリセルを１層分だけ設けた構成について説明したが、図５のメモリセルを柱状半導体２０の高さ方向にｎ層分だけ積層するようにしてもよい。
【００３３】
（第４実施形態）
図６から図９は、第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図６（ａ）において、図２（ａ）および図２（ｂ）と同様の工程を経ることにより、層間絶縁膜１１−ｎ、非選択的半導体層１２−ｎ、選択的半導体層１３−ｎ、非選択的半導体層１４−ｎおよび層間絶縁膜１５−ｎをそれぞれｎ層分だけ順次積層する。そして、層間絶縁膜１１−ｎ、非選択的半導体層１２−ｎ、選択的半導体層１３−ｎ、非選択的半導体層１４−ｎおよび層間絶縁膜１５−ｎに貫通孔１６を形成した後、非選択的半導体層１２−ｎ、１４−ｎ間に凹部Ｂ１を形成する。
【００３４】
そして、ＣＶＤなどの方法を用いることにより、貫通孔１６を介して凹部Ｂ１が埋め込まれるように犠牲膜２１を層間絶縁膜１１−ｎ、１５−ｎおよび非選択的半導体層１２−ｎ、１４−ｎの側壁に形成する。なお、犠牲膜２１は、非選択的半導体層１２−ｎ、１４−ｎよりもエッチング選択比の小さな材料を用いることができ、例えばシリコン窒化膜等を挙げることができる。
【００３５】
次に、図６（ｂ）に示すように、ウェットエッチングなどの方法を用いることにより、犠牲膜２１を後退させ、犠牲膜２１にて凹部Ｂ１が埋め込まれたまま層間絶縁膜１１−ｎ、１５−ｎおよび非選択的半導体層の側壁の犠牲膜２１を除去する。
【００３６】
次に、図７（ａ）に示すように、貫通孔１６を介して非選択的半導体層１２−ｎ、１４−ｎを水平方向に途中まで選択的にエッチングすることにより、層間絶縁膜１１−ｎ、１５−ｎと犠牲膜２１との間に凹部Ｂ２を形成する。なお、この時のエッチングとしてはウェットエッチングを用いることができる。
【００３７】
次に、図７（ｂ）に示すように、ウェットエッチングなどの方法を用いることにより、犠牲膜２１を除去し、凹部Ｂ２に対応した段差を凹部Ｂ１に形成する。
【００３８】
次に、図８（ａ）に示すように、ＣＶＤなどの方法を用いることにより、凹部Ｂ１および凹部Ｂ２に対応した段差の表面が覆われるようにして貫通孔１６の側壁にブロック絶縁膜１７を形成する。この時、非選択的半導体層１２−ｎ、１４−ｎとしてドープ半導体層、選択的半導体層１３−ｎとしてノンドープ半導体層を用いた場合、非選択的半導体層１２−ｎ、１４−ｎの不純物を選択的半導体層１３−ｎに拡散させることにより、選択的半導体層１３−ｎを非選択的半導体層１３´−ｎに変化させ、凹部Ｂ１の周囲を非選択的半導体層１２−ｎ、１３´−ｎ、１４−ｎにて取り囲ませることができる。
【００３９】
次に、図８（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、凹部Ｂ１および凹部Ｂ２に対応した段差が貫通孔１６を介して埋め込まれるように多結晶半導体膜１８´をブロック絶縁膜１６の側壁に形成する。
【００４０】
次に、図９（ａ）に示すように、ウェットエッチングなどの方法を用いることにより、多結晶半導体膜１８を後退させ、凹部Ｂ１および凹部Ｂ２に対応した段差が多結晶半導体膜１８にて埋め込まれたままブロック絶縁膜１７の側壁の多結晶半導体膜１８を除去することにより、凹部Ｂ１および凹部Ｂ２に対応した段差内に浮遊ゲート電極１８−ｎを形成する。そして、熱酸化などの方法を用いることにより、凹部Ｂ１の開口側に露出した浮遊ゲート電極１８−ｎの表面にトンネル絶縁膜１９−ｎを形成する。なお、トンネル絶縁膜１９−ｎはＣＶＤ等で形成しても構わない。ＣＶＤ等で形成した場合には、浮遊ゲート電極１８−ｎ及び貫通孔１６の側壁のブロック絶縁膜１７の表面にトンネル絶縁膜１９−ｎが形成される。
【００４１】
次に、図９（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、貫通孔１６内に柱状半導体２０を埋め込む。なお、柱状半導体２０にはチャネル領域を形成することができる。
【００４２】
前記した第４実施形態では製造工程の煩雑化を抑制しつつ、第３実施形態の構造を実現することができる。具体的には、ドープされた半導体層１２−ｎ、１４−ｎから不純物を半導体層１３−ｎに拡散させることによって半導体層１３´−ｎに変化させているため、リソグラフィ等の複雑な膜形成の工程を入れる必要がない。また、ＣＶＤ工程等の熱を用いて拡散させることにより、別途熱工程を行わずに半導体層１３´−ｎを形成することができる。また、犠牲膜２１を凹部Ｂ１に埋め込んでから半導体層１２−ｎ、１４−ｎを後退させることによって、リソグラフィ工程を経ない容易な工程で第３実施形態の構造を実現することができる。
【００４３】
（第５実施形態）
図１０は、第５実施形態に係る半導体記憶装置の概略構成を示す断面図である。
図１０において、柱状半導体３０の側面には、トンネル絶縁膜２９を介して浮遊ゲート電極２８が形成されている。なお、柱状半導体３０には、チャネル領域を形成することができる。ここで、浮遊ゲート電極２８は、柱状半導体３０に遠い部分よりも近い部分の厚さが厚くなるように構成されている。例えば、浮遊ゲート電極２８には、柱状半導体３０に遠い部分から近い部分に向かって上り斜面を形成することができる。この上り斜面は、浮遊ゲート電極２８の上面および下面の双方に設けることが好ましい。この構造は例えば、図２（ｂ）の選択的半導体層３−１、３−ｎを途中までエッチングする際の非選択的半導体層２−１、４−１、２−ｎ、４−ｎと選択的半導体層３−１、３−ｎとの選択比を調整することで実現可能である。具体的には半導体層３−１、３−ｎをウェットエッチングする際に半導体層２−１、４−１、２−ｎ、４−ｎを少しエッチングされるような条件とし、片落ちさせることで形成する。
【００４４】
そして、浮遊ゲート電極２８の上下には、ブロック絶縁膜２７を介して制御ゲート電極２２、２４が形成されている。ここで、制御ゲート電極２２、２４は、浮遊ゲート電極２８の厚さの薄い部分および上り斜面にかかるようにし、浮遊ゲート電極２８の厚さの厚い部分にかからないようにすることができる。なお、浮遊ゲート電極２８は、柱状半導体３０をリング状に取り囲むように構成することができる。また、制御ゲート電極２２、２４は、ブロック絶縁膜２７を介して柱状半導体３０の側面に配置することができる。そして、浮遊ゲート電極２８の外周の側壁にはブロック絶縁膜２７を介して制御ゲート電極２３が形成され、浮遊ゲート電極２８の厚さの薄い部分および上り斜面は、ブロック絶縁膜２７を介して制御ゲート電極２２、２３、２４にて取り囲まれている。
【００４５】
また、制御ゲート電極２２下には層間絶縁膜２１が形成されるとともに、制御ゲート電極２４上には層間絶縁膜２５が形成されている。ここで、層間絶縁膜２１、２５には貫通孔２６が形成されている。そして、貫通孔２６には、浮遊ゲート電極２８を貫くようにしてブロック絶縁膜２７を介して柱状半導体３０が埋め込まれている。
【００４６】
前記した第５実施形態では制御ゲート電極２２、２３、２４にて浮遊ゲート電極２８を取り囲む構造となっているため制御ゲート電極２２、２３、２４と浮遊ゲート電極２８とのカップリング比を向上させることが可能となるとともに、しきい値電圧を容易に調整することができる。また、浮遊ゲート電極２８が、柱状半導体３０に遠い部分よりも近い部分の厚さが厚くなるように構成されていることにより、浮遊ゲート電極２８が柱状半導体２０と対向する面積を前記した第１実施形態より大きくすることができるため、メモリセルのしきい値調整を容易に行うことができる。加えて、本実施形態では前記した第１実施形態と異なり制御ゲート電極２２が柱状半導体３０からブロック絶縁膜２７の膜厚以上に離れて形成されており、前記した第１実施形態と比較してリークを抑制することができるため望ましい。また、犠牲膜を用いないプロセスであるため、前記した第４実施形態よりも工程数を削減することができる。
【００４７】
なお、図１０の実施形態では、ブロック絶縁膜２７を介して制御ゲート電極２２、２４を柱状半導体３０の側面に配置する方法について説明したが、トンネル絶縁膜を介して制御ゲート電極２２、２４を柱状半導体３０の側面に配置するようにしてもよい。
【００４８】
（第６実施形態）
図１１は、第６実施形態に係る半導体記憶装置の概略構成を示す断面図である。なお、図１１の例では、図１のメモリセルを４層分だけ積層し、これら４個のメモリセルを直列接続することでＮＡＮＤストリングＮＳ１を形成する方法を示した。また、図１１の例では、簡単のために、図１の層間絶縁膜１、５は省略した。
【００４９】
図１１において、半導体基板５１にはウェル層５２が形成され、ウェル層５２上には、セレクトゲート電極ＳＧ１が形成されている。さらに、セレクトゲート電極ＳＧ１上には４層分のワード線ＷＬ１が積層され、最上層のワード線ＷＬ１上にはセレクトゲート電極ＳＧ１がロウごとに形成されている。さらに、セレクトゲート電極ＳＧ２上には、ビット線ＢＬ１がカラムごとに形成されている。なお、ワード線ＷＬ１は、図１の制御ゲート電極２、３´、４にて構成することができる。
【００５０】
また、ウェル層５２上には、セレクトゲート電極ＳＧ１、ＳＧ２および４層分のワード線ＷＬ１を貫く柱状半導体１０が形成され、柱状半導体１０の上端はビット線ＢＬ１に接続されている。なお、柱状半導体１０は、ビット線ＢＬ１とセレクトゲート電極ＳＧ２との交差点に配置することができる。
【００５１】
そして、各柱状半導体１０の側壁には、トンネル絶縁膜９を介して浮遊ゲート電極８がワード線ＷＬ１ごとに形成されている。そして、浮遊ゲート電極８が取り囲まれるようにして各柱状半導体１０の側壁に沿ってブロック絶縁膜７が形成されることで、制御ゲート電極２、３´、４が浮遊ゲート電極８および柱状半導体１０と絶縁されるとともに、セレクトゲート電極ＳＧ１、ＳＧ２が柱状半導体１０と絶縁されている。
【００５２】
これにより、浮遊ゲート電極８が制御ゲート電極２、３´、４にて取り囲まれたメモリセルを積層することでＮＡＮＤストリングＮＳ１を形成することができ、制御ゲート電極２、３´、４と浮遊ゲート電極８とのカップリング比を向上させつつ、ＮＡＮＤフラッシュメモリの集積度を向上させることができる。
【００５３】
なお、図１１の実施形態では、図１のメモリセルを４層分だけ積層した構成について説明したが、図１のメモリセルをｎ層分だけ積層するようにしてもよい。また、図１１の実施形態では、図１のメモリセルを用いる方法について説明したが、図５または図１０のメモリセルを用いるようにしてもよい。
【００５４】
（第７実施形態）
図１２は、第７実施形態に係る半導体記憶装置の概略構成を示す断面図である。なお、図１２の例では、図１のメモリセルを４層分だけ積層し、これら４個のメモリセルの下端で折り返された８個のメモリセルでＮＡＮＤストリングＮＳ２を形成する方法を示した。また、図１２の例では、簡単のために、図１の層間絶縁膜１、５は省略した。
【００５５】
図１２において、半導体基板６１には絶縁層６２を介してバックゲート電極６３が形成されている。そして、バックゲート電極６３上には４層分のワード線ＷＬ２が積層され、最上層のワード線ＷＬ２上にはセレクトゲート電極ＳＧ１１がロウごとに形成されている。さらに、セレクトゲート電極ＳＧ１１上にはソース線６６が形成され、ソース線６６上にはビット線ＢＬ２がカラムごとに形成されている。なお、ワード線ＷＬ２は、図１の制御ゲート電極２、３´、４にて構成することができる。
【００５６】
また、バックゲート電極６３上には、セレクトゲート電極ＳＧ１１および４層分のワード線ＷＬ２を貫く柱状半導体１０が形成されている。また、バックゲート電極６３には、絶縁層６７を介して接続層６４が形成され、ビット線ＢＬ２に沿って互いに隣接する２本の柱状半導体１０は接続層６４を介して接続されている。なお、例えば、接続層６４は多結晶シリコンを用いることができる。また、ビット線ＢＬ２に沿って互いに隣接する４本の柱状半導体１０のうち、両端の２本の上端はプラグ６５を介してビット線ＢＬ２に接続され、内側の２本の上端はソース線６６に接続されている。なお、柱状半導体１０は、ビット線ＢＬ２とセレクトゲート電極ＳＧ１１との交差点に配置することができる。また、ワード線ＷＬ２はロウごとに形成することができる。ただし、ソース線６６に接続された互いに隣接する２本の柱状半導体１０のワード線ＷＬ２は共有させることができる。
【００５７】
そして、各柱状半導体１０の側壁には、トンネル絶縁膜９を介して浮遊ゲート電極８がワード線ＷＬ２ごとに形成されている。そして、浮遊ゲート電極８が取り囲まれるようにして各柱状半導体１０の側壁に沿ってブロック絶縁膜７が形成されることで、制御ゲート電極２、３´、４が浮遊ゲート電極８および柱状半導体１０と絶縁されるとともに、セレクトゲート電極ＳＧ１１が柱状半導体１０と絶縁されている。
【００５８】
これにより、制御ゲート電極２、３´、４と浮遊ゲート電極８とのカップリング比を向上させることが可能となるとともに、柱状半導体１０の高さを増大させることなく、ＮＡＮＤストリングＮＳ２に含まれるメモリセルの個数を増大させることができ、ＮＡＮＤフラッシュメモリの集積度を向上させることができる。
【００５９】
なお、図１２の実施形態では、図１のメモリセルを４層分だけ積層した構成について説明したが、図１のメモリセルをｎ層分だけ積層するようにしてもよい。また、図１９の実施形態では、図１のメモリセルを用いる方法について説明したが、図５または図１０のメモリセルを用いるようにしてもよい。
【００６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６１】
１、５、１−１、５−１、１−ｎ、５−ｎ、１１、１５、１１−１、１５−１、１１−ｎ、１５−ｎ、２１、２５  層間絶縁膜、２、３´、４、１２、１３´、１４、２２、２３、２４  制御ゲート電極、６、１６、２６  貫通孔、７、１７、２７  ブロック絶縁膜、８、８−１、８−ｎ、１８、１８−１、１８−ｎ、２８  浮遊ゲート電極、９、９−１、９−ｎ、１９、１９−１、１９−ｎ、２９  トンネル絶縁膜、１０、２０、３０  柱状半導体、２−１、４−１、２−ｎ、４−ｎ、３´−１、３´−ｎ、１２−１、１４−１、１２−ｎ、１４−ｎ  非選択的半導体層、３−１、３−ｎ、１３−１、１３−ｎ  選択的半導体層、８´、１８´  多結晶半導体膜、２１  犠牲膜、Ｂ１、Ｂ２  凹部、５１  半導体基板、５２  ウェル層、ＷＬ１、ＷＬ２  ワード線、ＢＬ１、ＢＬ２  ビット線、ＳＧ１、ＳＧ２、ＳＧ１１  セレクトゲート電極、ＮＳ１、ＮＳ２  ＮＡＮＤストリング、６１  半導体基板、６２、６７  絶縁層、６３  バックゲート電極、６４  接続層、６５  プラグ、６６  ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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