(57)【要約】【課題】埋め込みゲート構造を有するＪ−ＦＥＴにおいて、ゲートの順方向立ち上がり電圧が高く、リーク電流が抑制されたＪ−ＦＥＴを提供する。【解決手段】本発明の接合電界トランジスタは、選択再成長によりゲートのｐｎ接合を形成する際、ｐ＋型高濃度ドーピング再成長層１４の直下に、ｐ＋型高濃度ドーピング再成長層１４よりも低濃度にドーピングされた低濃度ドーピング再成長層１３を挿入する。低濃度ドーピング再成長層１３の導電型はアンドープもしくはｐ型とする。【選択図】図１
2012028608.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成した第１の導電型チャネル層と、前記チャネル層上に形成したゲートリセス構造を有する接合型電界効果トランジスタであって、
ゲート電極と、前記ゲート電極に接続したＡｌｘＧａ１−ｘＡｓ（０≦ｘ≦１）からなる第２の導電型半導体層と、前記第２の導電型半導体層の直下に形成されるとともに、前記第２の導電型半導体層より低濃度にドーピングされた半導体層と、を有する層構造が
前記ゲートリセス構造の内部に埋め込まれている接合型電界効果トランジスタ。
【請求項２】
前記第２導電型半導体層は、ドーピング濃度１×１０２０ｃｍ−３以上のｐ＋型ＡｌｘＧａ１−ｘＡｓ（０≦ｘ≦１）層であり、
前記低濃度にドーピングされた半導体層は、アンドープまたはドーピング濃度５×１０１９ｃｍ−３以下の第２の導電型である請求項１に記載の接合型電界効果トランジスタ。
【請求項３】
前記第２導電型半導体層は、ドーピング濃度１×１０２０ｃｍ−３以上のｐ＋型ＡｌｘＧａ１−ｘＡｓ（０≦ｘ≦１）層であり、
前記低濃度にドーピングされた半導体層は、ドーピング濃度を多段階または連続的に変化させた層であり、アンドープまたはドーピング濃度５×１０１９ｃｍ−３以下の第２の導電型の領域を含む、請求項１に記載の接合型電界効果トランジスタ。
【請求項４】
請求項１乃至３のいずれか一項に記載の接合型電界効果トランジスタを含む半導体集積回路素子。
【請求項５】
半導体基板上に形成された、エンハンスメント型およびディプレッション型の閾値の異なる２種類の接合型電界効果トランジスタの少なくとも一つが、請求項１乃至３のいずれか一項に記載の接合型電界効果トランジスタであることを特徴とする半導体集積素子。
【請求項６】
半導体基板上に形成された、エンハンスメント型およびディプレッション型の閾値の異なる２種類の接合型電界効果トランジスタのうち、前記エンハンスメント型のトランジスタが請求項１乃至３のいずれか一項に記載の接合型電界効果トランジスタであり、前記エンハンスメント型および前記ディプレッション型の閾値は、前記ゲートリセス構造を形成する工程でエッチングの深さを調整することによりそれぞれの閾値になるように設定することを特徴とする半導体集積素子。
【請求項７】
半導体基板上に形成された、エンハンスメント型およびディプレッション型の閾値の異なる２種類の接合型電界効果トランジスタのうち、前記ディプレッション型のトランジスタが請求項１乃至３のいずれか一項に記載の接合型電界効果トランジスタであり、前記エンハンスメント型および前記ディプレッション型の前記ゲートリセス構造を形成する工程でのエッチングの深さが同じであることを特徴とする半導体集積素子。
【請求項８】
半導体基板上に形成された、エンハンスメント型およびディプレッション型の閾値の異なる２種類の接合型電界効果トランジスタのうち、前記エンハンスメント型および前記ディプレッション型のトランジスタが請求項１乃至３のいずれか一項に記載の接合型電界効果トランジスタであり、前記エンハンスメント型および前記ディプレッション型の閾値は、前記低濃度ドーピング半導体層の層厚により決定することを特徴とする半導体集積素子。
【請求項９】
前記低濃度ドーピング半導体層の膜厚が、２ｎｍ以上であることを特徴とする請求項４乃至８のいずれか一項に記載の半導体集積素子。
【請求項１０】
半導体基板上に第１の導電型チャネル層を形成し、前記第１の導電型チャネル層上にゲートリセス構造を形成し、
前期ゲートリセス構造に、第２導電型半導体層および前記第２導電型半導体層よりも低濃度にドーピングされた半導体層を選択再成長によって形成する接合型電界効果トランジスタの製造方法。
【請求項１１】
半導体基板上に第１の導電型チャネル層を形成し、前記第１の導電型チャネル層上にゲートリセス構造を形成し、
前期ゲートリセス構造に、第２導電型半導体層および前記第２導電型半導体層よりも低濃度にドーピングされた半導体層を選択再成長によって形成する接合型電界効果トランジスタを含む半導体集積素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、選択再成長工程によって形成した埋め込みゲートを有する接合型電界効果トランジスタおよびその製造方法に関し、特に、ゲートの順方向立ち上がり電圧が高く、リーク電流の少ない、接合型電界効果トランジスタに関する。
【背景技術】
【０００２】
ＧａＡｓに代表される化合物半導体材料を使用した電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｉｔｏｒ）は、ｐｎ接合やショットキー接合をゲートに利用したＦＥＴ構造が用いられる。
かかるＦＥＴは、シリコンで一般的なＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴとは異なり、ゲート・チャネル間は絶縁体を介さずに、接続されている。
【０００３】
そのため、ＦＥＴのゲート電位は、ｐｎ接合やショットキー接合がターンオンしない範囲、すなわち、ビルトインポテンシャル以下のバイアスに制限されている。
このゲート電位の動作範囲の指標として、ゲートの順方向立ち上がり電圧（Ｖｆ）が用いられる。ｐｎ接合を利用したＦＥＴ（Ｊ−ＦＥＴ：Ｊｕｎｃｔｉｏｎ ＦＥＴ）は、ショットキー接合を利用したＦＥＴに比べてＶｆが高いのが一般である。Ｖｆが高いことは、ゲートのリーク電流抑制にも効果があり、Ｊ−ＦＥＴは回路設計上、優位といえる。
【０００４】
例えば、特許文献１に、Ｊ−ＦＥＴにおけるＶｆ向上を課題とした電界効果トランジスタが記載されている。図１１に、特許文献１に係る電界効果トランジスタの概略を示す。
【０００５】
図１１に示すように、ゲートのｐｎ接合は、アンドープ（ｉ型）の下地半導体上に、ｐ＋型ＧａＡｓを再成長することによって形成している。従って、厳密にはｐｎではなくｐｉの接合になっている。
【０００６】
特許文献１に係る電界効果トランジスタは、再成長の際の下地の半導体材料を、関連する技術のＩｎＧａＰからＩｎを含まない材料（例えば、ＧａＡｓ）に変更することで、Ｖｆを向上させたものである。
【０００７】
ここで、Ｊ−ＦＥＴの作製手順について、以下説明する。
まず、半絶縁性ＧａＡｓ基板上に、バッファ層、電子供給層およびチャネル層、ゲートリセスストッパ層、ワイドリセスストッパ層、キャップ層等を、順次結晶成長する。
【０００８】
続いて、ワイドリセスおよびゲートリセス構造を、エッチング工程により形成する。ゲートリセス形成の際、ＩｎＧａＰゲートリセスストッパ層を利用して、ＡｌＧａＡｓ系材料をエッチングする。
【０００９】
次いで、ＩｎＧａＰゲートリセスストッパ層をエッチングし、その後、ゲートリセス部にｐ＋型ＧａＡｓ層を選択再成長することによって、埋め込みゲートのｐｎ接合を形成する。
上記のＩｎＧａＰゲートリセスストッパ層を除去せずに、ＩｎＧａＰゲートリセスストッパ層上にｐ＋型ＧａＡｓ層を選択再成長しても、Ｊ−ＦＥＴとして十分機能する。
【００１０】
しかしながら、特許文献１に係る電界効果トランジスタによれば、ＩｎＧａＰゲートリセスストッパ層上に再成長する場合、ｐ＋型ＧａＡｓ／ＩｎＧａＰの再成長界面に、Ｉｎ酸化物や反応生成物のＩｎＡｓが取り込まれる。
【００１１】
Ｉｎ酸化物は導電性があり、ＩｎＡｓはバンドギャップが小さいことから、ｐｎ接合のビルトインポテンシャル形成を阻害し、結果として、Ｖｆ低下やリーク電流発生を引き起こすことになる。これは、ＩｎＧａＰゲートリセスストッパ層を除去した後にｐ＋型ＧａＡｓ層を再成長することで、そのような不都合の発生を防止できる。なお、特許文献１同様に、製造工程に再成長を含む例として、特許文献２の窒化物半導体高電子移動度トランジスタ（ＧａＮ−ＨＥＭＴ）がある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−２７５９４号公報
【特許文献２】特開２００８−１５３３３０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、発明者は、特許文献１の電界効果トランジスタには、ＧａＡｓ層を再成長の際に生じる点に関し、改善すべき点があると考えた。
【００１４】
特許文献１に係る電界効果トランジスタは、高濃度ドーピング（実施例：１×１０２０ｃｍ−３）されたｐ＋型ＧａＡｓ層と、結晶欠陥を含む再成長界面が、直接接しており、その結果、依然としてリーク電流が発生し、Ｖｆが低下するという問題がある。
酸素やシリコンといった不純物元素は、ＩｎＧａＰゲートリセスストッパ層の除去に関係なく、再成長界面に取り込まれる。この不純物元素は結晶欠陥を生成し、結晶欠陥はキャリアトラップや再結合中心として作用する。
【００１５】
一方、ｐ＋型層は高濃度にドーピングされているため、空乏層はほとんど形成されない。空乏層は、下地半導体のｎ側（あるいはｉ側）にのみ存在する。
このため、再成長界面に形成された結晶欠陥に対し、キャリア濃度の高いｐ＋型層は直接接することになる。
【００１６】
従って、ｐ＋型ＧａＡｓ層から、多量のキャリアが結晶欠陥に供給される。これにより、結晶欠陥を介するゲートリーク電流が発生し、それに伴い、Ｖｆが低下することになる。
以上述べたように、特許文献１に記載の電界効果トランジスタでは、Ｖｆ低下の危険性を完全に取り除くことができないという問題点を有している。
【課題を解決するための手段】
【００１７】
本発明に係る接合型電界効果トランジスタは、半導体基板と、前記半導体基板上に形成した第１の導電型チャネル層と、前記チャネル層上に形成したゲートリセス構造を有する接合型電界効果トランジスタであって、ゲート電極と、前記ゲート電極に接続したＡｌｘＧａ１−ｘＡｓ（０≦ｘ≦１）からなる第２の導電型半導体層と、前記第２の導電型半導体層の直下に形成されるとともに、前記第２の導電型半導体層より低濃度にドーピングされた半導体層と、を有する層構造が前記ゲートリセス構造の内部に埋め込まれている。
【００１８】
このように、ｐ＋型高濃度ドーピング層の直下に、ｐ＋型高濃度ドーピング層よりも低濃度のドーピング層を挿入する、すなわち、再成長工程において、比較的低濃度のドーピング層を成長し、次いで、高濃度のｐ＋型ドーピング層を成長することにより、リーク電流の発生とＶｆ低下を防ぐことができる。
【００１９】
本発明に係る接合型電界効果トランジスタの製造方法は、半導体基板上に第１の導電型チャネル層を形成し、前記第１の導電型チャネル層上にゲートリセス構造を形成し、前期ゲートリセス構造に、第２導電型半導体層および前記第２導電型半導体層よりも低濃度にドーピングされた半導体層を選択再成長によって形成する。
【００２０】
このような構成により、ｐ＋型高濃度ドーピング層から再成長界面に存在する結晶欠陥へキャリアが供給されにくいことから、結晶欠陥を介するリーク電流の発生とそれに伴うＶｆ低下を防ぐことが可能となる
【００２１】
本発明に係る半導体集積素子の製造方法は、半導体基板上に第１の導電型チャネル層を形成し、前記第１の導電型チャネル層上にゲートリセス構造を形成し、前期ゲートリセス構造に、第２導電型半導体層および前記第２導電型半導体層よりも低濃度にドーピングされた半導体層を選択再成長によって形成する接合型電界効果トランジスタを含む。
【００２２】
このような構成により、再成長界面に存在する結晶欠陥にキャリアが供給されにくいことから、結晶欠陥を介するリーク電流の発生とそれに伴うＶｆ低下を防ぐことが可能となる
【発明の効果】
【００２３】
本発明によれば、再成長界面に存在する結晶欠陥にキャリアが供給されにくいことから、結晶欠陥を介するリーク電流の発生とそれに伴うＶｆ低下を防ぐことが可能となる。
特許文献１による接合型電界効果トランジスタの再成長界面付近の模式図を図１２に示す。前述のように、ｐ＋ＧａＡｓ層は高濃度にドーピングされているため、空乏層はほとんど形成されない。そのため、ｐ＋ＧａＡｓ層から再成長界面の結晶欠陥へキャリアが大量に供給される。よって、結晶欠陥を介したリーク電流が発生する。
一方、本発明では、再成長界面は図１３のようになる。低濃度ドーピング層がｐ型の場合、図１３左のように、再成長界面を起点にその両側に空乏層が形成される。低濃度ドーピング層がアンドープの場合は、図１３右のように低濃度ドーピング層とｐ＋型高濃度ドーピング層の界面を起点に低濃度ドーピング層側へ空乏層が形成される。いずれの場合も、結晶欠陥を含む再成長界面と、高濃度ドーピング層を隔てるように空乏層が形成される。よって、高濃度ドーピング層から結晶欠陥へのキャリア供給を防ぐことが可能である。これにより、結晶欠陥を介したリーク電流の発生と、それに伴うＶｆ低下を抑制可能である。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１に係る接合型電界効果トランジスタ構造の断面図である。
【図２】低濃度ドーピング再成長層のドーピング濃度と、ゲート順方向立ち上がり電圧との関係を示したグラフである。
【図３】本発明の実施の形態１に係る接合型電界効果トランジスタ構造の製造工程を示した断面図である。
【図４】本発明の実施の形態１に係る接合型電界効果トランジスタ構造の製造工程を示した断面図である。
【図５】本発明の実施の形態１に係る接合型電界効果トランジスタ構造の製造工程を示した断面図である。
【図６】本発明の実施の形態１に係る接合型電界効果トランジスタ構造の製造工程を示した断面図である。
【図７】本発明の実施の形態１に係る接合型電界効果トランジスタ構造の製造工程を示した断面図である。
【図８】本発明の実施の形態２に係るエンハンスメント型とディプレッション型の各々のＦＥＴ構造の断面図である。
【図９】本発明の実施の形態２に係るエンハンスメント型とディプレッション型の各々のＦＥＴ構造の断面図である。
【図１０】本発明の実施の形態２におけるエンハンスメント型とディプレッション型の各々のＦＥＴ構造の断面図である。
【図１１】関連する技術（特許文献１）のＪ−ＦＥＴ構造の概略を示す断面図である。
【図１２】関連する技術（特許文献１）の手法を示す図である。
【図１３】本発明の手法を示す図である。
【発明を実施するための形態】
【００２５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。
説明の明確化のため、以下の記載および図面は、適宜、省略、および簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。
【００２６】
まず、本発明に係る接合型電界効果トランジスタについて、図面を参照しつつ、詳細に説明する。
【００２７】
図１に、本発明の実施の形態１に係る接合型電界効果トランジスタの断面図を示す。
図１において、１は半導体基板としての半絶縁性ＧａＡｓ基板、２はアンドープバッファ層、３は第一ｎ型ＡｌＧａＡｓ電子供給層、４は第１の導電型チャネル層としてのアンドープＩｎＧａＡｓチャネル層、５は第二ｎ型ＡｌＧａＡｓ電子供給層、６はアンドープＧａＡｓ層、７はアンドープＩｎＧａＰゲートリセスストッパ層、８はアンドープＧａＡｓ層、９はアンドープワイドリセスストッパ層、１０はｎ型ＧａＡｓキャップ層、１１はゲート絶縁膜、１４はＡｌｘＧａ１−ｘＡｓ（０≦ｘ≦１）からなる第２の導電型半導体層としてのｐ＋型高濃度ドーピング再成長層、１３はｐ＋型高濃度ドーピング再成長層１４の下方、好ましくは直下に形成されるとともに、ｐ＋型高濃度ドーピング再成長層１４より低濃度にドーピングされた半導体層としての低濃度ドーピング再成長層、１５はゲート電極、１６はソース電極、１７はドレイン電極である。
【００２８】
すなわち、本実施の形態の接合型電界効果トランジスタは、半絶縁性ＧａＡｓ基板１上に形成されたアンドープＩｎＧａＡｓチャネル層４と、ゲート電極１５と、ゲート電極１５に接続したｐ＋型高濃度ドーピング再成長層１４と、ｐ＋型高濃度ドーピング再成長層１４の直下に位置し、ｐ＋型高濃度ドーピング再成長層１４よりも低濃度にドーピングされた低濃度ドーピング再成長層１３からなる層構造が、ゲートリセス構造内部に埋め込まれている。
【００２９】
本実施の形態の接合型電界効果トランジスタにおいて、関連する技術（特許文献１）と異なる点は、図１１に示すように、ゲートリセス部、選択再成長による層構造である。すなわち、特許文献１に記載のＪ−ＦＥＴは、選択再成長の際、ｐ＋型ＧａＡｓ層１２（ドーピング濃度１×１０２０ｃｍ−３）の単層を成長し、これを、２層構造に変更する。まず、ｐ型ＧａＡｓ層のような低濃度ドーピング再成長層１３（例えば、４×１０１９ｃｍ−３、層厚１０ｎｍ）を再成長した後、続いて、ｐ＋ＧａＡｓの高濃度ドーピング再成長層１４（例えば、１×１０２０ｃｍ−３、層厚９０ｎｍ）を成長する。
【００３０】
図２は、本実施の形態の低濃度ドーピング再成長層のドーピング濃度と、ゲート順方向立ち上がり電圧との関係を示したグラフである。すなわち、本実施の形態のＪ−ＦＥＴを、低濃度ドーピング再成長層１３のドーピング濃度振りで作製した際のデータを示している。
【００３１】
ここで、Ｖｆは、ウェハ面内平均値と標準偏差で表している。低濃度ドーピング再成長層１３は、カーボンドープのｐ型ＧａＡｓである。また、層厚は１０ｎｍ、ドーピング濃度は１×１０２０、４×１０１９、１×１０１９ｃｍ−３と条件振りした。さらに、ｐ＋型高濃度ドーピング再成長層１４は、カーボンドープで、層厚９０ｎｍ、濃度１×１０２０ｃｍ−３のｐ＋型ＧａＡｓである。
【００３２】
ドーピング濃度振り条件の中で、１×１０２０ｃｍ−３は、再成長層が均一濃度であり、１×１０１９ｃｍ−３と４×１０１９ｃｍ−３は、本実施の形態の２層構造に相当する。ここで、Ｖｆ平均値に注目すると、ドーピング濃度１×１０２０ｃｍ−３の０．７４Ｖに対し、４×１０１９ｃｍ−３、１×１０１９ｃｍ−３は、それぞれ０．７６Ｖ、０．７５Ｖである。
【００３３】
ドーピング濃度に対して単調な変化ではないが、低ドーピング濃度でＶｆが向上している。また、Ｖｆの標準偏差は、ドーピング濃度に対して単調に変化し、１×１０１９ｃｍ−３で最小である。
【００３４】
このように、ドーピング濃度を低減することで、Ｖｆのウェハ面内の平均値の増加と、ウェハ面内バラツキの減少が見られ、特性が改善している。
低濃度ドーピング再成長層１３の例として、４×１０１９ｃｍ−３と１×１０１９ｃｍ−３の濃度を挙げた。この数値は、一般には、低濃度とは言えず、十分に高い濃度である。しかしながら、上述のように、低濃度ドーピング再成長層１３の目的は、ｐ＋型高濃度ドーピング再成長層１４と、再成長界面の結晶欠陥を、空乏層により分離することにある。
例えば、４×１０１９ｃｍ−３の場合、低濃度ドーピング再成長層１３内に形成される空乏層は、単純計算で数ｎｍ程度と見積もられる。
【００３５】
図２は、上述した程度の空乏層厚でも十分な効果が得られることを示している。本実施の形態では、空乏層厚がｎｍオーダー以上となる程度にドーピング濃度が低い場合は、低濃度と称することにする。
【００３６】
そのため、低濃度ドーピング再成長層１３の層厚に関しては、内部に空乏層が十分に形成可能な層厚、すなわち、ｎｍオーダーでよいことがわかる。層厚は、好ましくは２ｎｍ以上、より好ましくは５ｎｍ以上である。ここで、膜厚が５ｎｍ以上であると、低濃度ドーピング層１３の層厚は、数ｎｍ程度の空乏層を形成するのに十分な層厚を有するので好適である。ただし、低濃度ドーピング層の膜厚が厚い場合、素子の閾値電圧Ｖｔがマイナス方向にシフト  する。低濃度ドーピング層厚は、閾値電圧Ｖｔが適切な範囲内に制御可能な層厚を上限とする。
【００３７】
また、高濃度ドーピング再成長層１４は、空乏層がほとんど無視できる程度に薄く、キャリアも自由に通過できる程度の濃度である。例えば、１×１０２０ｃｍ−３が挙げられる。
【００３８】
本実施の形態に係る第２導電型半導体層としてのｐ＋型高濃度ドーピング再成長層１４は、ドーピング濃度１×１０２０ｃｍ−３以上のｐ＋型ＡｌｘＧａ１−ｘＡｓ（０≦ｘ≦１）層であることが好ましい。ここで、Ａｌ組成ｘを大きくすることで、Ｖｆがさらに向上する効果が得られる。ただし、一般にＡｌ組成ｘが大きい場合、ｐ＋型高濃度ドーピング再成長層の抵抗が増大し、加えてゲート電極との良好なオーミックコンタクトもとりにくくなる。Ａｌ組成ｘはＶｆ増加と抵抗増大のトレードオフにより決定することが好ましい。トレードオフの設計マージンを拡大するためにも、ｐ＋型高濃度ドーピング再成長層１４のドーピング濃度は、１×１０２０ｃｍ−３以上の高濃度にすることが望ましい。
【００３９】
さらに、ｐ＋型高濃度ドーピング再成長層１４より低濃度にドーピングされた半導体層である低濃度ドーピング層１３は、アンドープまたはドーピング濃度５×１０１９ｃｍ−３以下の第２の導電型であることが好ましい。ここで、低濃度ドーピング層１３のドーピング濃度が５×１０１９ｃｍ−３を超えると、十分な厚さの空乏層が形成できなくなるため好ましくない。
【００４０】
さらに、ｐ＋型高濃度ドーピング再成長層１４より低濃度にドーピングされた半導体層である低濃度ドーピング層１３は、ドーピング濃度を多段階または連続的に変化させた層であり、アンドープまたはドーピング濃度５×１０１９ｃｍ−３以下の第２の導電型の領域を含むような構造としてもよい。ここで、ドーピング濃度を多段階にまたは連続的に変化させた層とは、低濃度ドーピング層１３がドーピング濃度の異なる複数の層からなる、もしくは低濃度ドーピング層１３を再成長中にドーピング濃度を連続的に変更した場合をいう。
【００４１】
なお、特許文献２に記載のトランジスタはＧａＮ−ＨＥＭＴに関するものであるが、実施例４に本発明と類似の素子構造が示されている。
しかしながら、本発明とは素子を構成する材料系が異なるのに加え、本発明の低濃度ドーピング層１３に相当するｉ−ＡｌＮは、Ｍｇの拡散防止のバリア層の機能を持ち、本発明とは構成、機能ともに異なるものである。また、本発明のｐ＋型高濃度ドーピング再成長層１４（例えば、ドーピング濃度が１×１０２０ｃｍ−３のｐ＋ＧａＡｓ）に相当するｐ−ＡｌＧａＮ層は、３×１０18ｃｍ−３が例として挙げられている。さらに、特許文献２に記載のトランジスタは、ショットキー接合を利用したＨＥＭＴなのに対し、本発明はＰ＋型高濃度ドーピング再成長層１４と、ゲート電極１５はオーミック・コンタクトであり、ＦＥＴ動作に必要な空乏層は、低濃度ドーピング再成長層１３もしくはその直下のアンドープ層に形成されるｐｎ接合によって発生する点においても異なっている。
【００４２】
次に、本発明の実施の形態１に係る電界効果トランジスタの製造方法を図面を参照しつつ、詳細に説明する。
【００４３】
まず、図３に示すように、半絶縁性ＧａＡｓ基板１の上に、順にアンドープバッファ層２（８００ｎｍ）、第一ｎ型ＡｌＧａＡｓ電子供給層３（５ｎｍ）、アンドープＩｎＧａＡｓチャネル層４（１５ｎｍ）、第二ｎ型ＡｌＧａＡｓ電子供給層５（１０ｎｍ）、アンドープＧａＡｓ層６（４ｎｍ）、アンドープＩｎＧａＰゲートリセスストッパ層７（１０ｎｍ）、アンドープＧａＡｓ層８（１２ｎｍ）、アンドープワイドリセスストッパ層９（１０ｎｍ）、ｎ型ＧａＡｓキャップ層１０（１００ｎｍ）を結晶成長する。
【００４４】
その後、図４に示すように、硫酸系あるいは燐酸系エッチャントにより、ｎ型ＧａＡｓキャップ層を、続いて、塩酸系エッチャントによりアンドープワイドリセスストッパ層９を、部分的にエッチングすることで、ワイドリセス構造を形成する。
【００４５】
次いで、素子分離のためのイオン注入を行う。イオン注入部は結晶欠陥が導入され高抵抗化することから、素子分離される。
【００４６】
その後、ウェハ表面全体に、ゲート絶縁膜１１を３００ｎｍ堆積する。ゲート絶縁膜１１の材料としては、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ膜等を使用する。また、これらの材料による多層構造を使用してもよい。
【００４７】
続いで、ワイドリセス領域の内部に、ゲートリセス領域を形成する。まず、これからゲート部を作製する領域のゲート絶縁膜１１を、ドライエッチングの手法により除去する。その後、アンドープＧａＡｓ層８とアンドープＩｎＧａＰゲートリセスストッパ層７の、ゲート開口部直下にあたる部分をエッチングで除去する（図５）。
【００４８】
次いで、図６に示すように、低濃度ドーピング再成長層１３として、ｐ型ＧａＡｓ（４×１０１９ｃｍ−３、カーボンドープ）を１０ｎｍ、ｐ＋型高濃度ドーピング再成長層１４としてｐ＋型ＧａＡｓ層（１×１０２０ｃｍ−３、カーボンドープ）を９０ｎｍ再成長する。ここで、ｐ＋型高濃度ドーピング再成長層１４は、Ｖｆのさらなる向上を目的として、ｐ＋型ＡｌＧａＡｓ層であってもよい。
【００４９】
次に、ウェハ全面にゲート電極１５をスパッタ、もしくは蒸着する。ゲート電極１５は、再成長層の上部に当たる部分（ゲート部）を除き、ドライエッチもしくはミリングによって除去する。続いで、図７に示すように、リフトオフにより、ソース電極１６とドレイン電極１７を形成することで、ＦＥＴ構造が完成する。
【００５０】
なお、ｐ＋型高濃度ドーピング再成長層１４（ｐ＋型ＧａＡｓ層）と、ゲート電極１５はショットキー接合ではなく、オーミック・コンタクトとする。ＦＥＴ動作に必要な空乏層は、低濃度ドーピング再成長層１３（ｐ型ＧａＡｓ）とその直下のアンドープ層間に形成されるｐｎ接合（厳密にはｐｉ接合）によって発生する。
上記の例では、低濃度ドーピング再成長層１３をドーピング濃度４×１０１９ｃｍ−３、層厚１０ｎｍのｐ型ＧａＡｓ層とした。これを、アンドープで層厚５ｎｍのｉ型ＧａＡｓ層としてもよい。この場合、空乏層はｐ＋型高濃度ドーピング再成長層１４（ｐ＋型ＧａＡｓ）と低濃度ドーピング再成長層１３（ｉ型ＧａＡｓ）によって形成されるｐｎ接合（厳密にはｐｉ接合）によって発生する。
【００５１】
また、上記の例では、低濃度ドーピング再成長層１３は、ドーピング濃度を均一とした。低濃度ドーピング再成長層１３の内部で、ドーピング濃度を多段階もしくは連続に変化させてもよい。
【００５２】
実施の形態２
本実施の形態においては、実施の形態１の単一種類のＦＥＴ構造のみとは異なり、Ｖｔの異なる二種類のＦＥＴ、すなわち、エンハンスメント型ＦＥＴ（Ｅ−ＦＥＴ）とディプレッション型ＦＥＴ（Ｄ−ＦＥＴ）を同一チップ内に混載する場合について説明する。
【００５３】
近年の移動体通信用の集積回路においては、アンプやスイッチのような異なる回路要素の集合体となっているのが一般である。このような回路をＦＥＴで構成する場合、Ｅ−ＦＥＴおよびＤ−ＦＥＴを同一チップ内に混載し、その実現しようとする回路要素によって使い分けるようにすると、回路設計の観点から非常に有利である。
【００５４】
図８に、本発明の実施の形態２に係るエンハンスメント型とディプレッション型の各々のＦＥＴ構造の断面図を示す。すなわち、Ｖｔの異なるＥ／Ｄ−ＦＥＴの２種類の素子を同一基板上に作製し、そのＥ−ＦＥＴを、実施の形態１で述べたＦＥＴ構造にした例である。
【００５５】
ゲートリセス構造は、Ｅ−ＦＥＴとＤ−ＦＥＴのそれぞれ別の工程で形成し、ゲートリセスのエッチング深さを変えることによって、Ｖｔの違いを実現している。また、Ｄ−ＦＥＴは選択再成長によるＪ−ＦＥＴではなく、ゲート電極１５とアンドープＩｎＧａＰゲートリセスストッパ層７のショットキー接合によるＦＥＴとした。図８の例とは逆に、Ｄ−ＦＥＴに実施の形態１のＦＥＴ構造を用いてもよく、またＥ−ＦＥＴとＤ−ＦＥＴの両方を用いてもよい。
【００５６】
図９は、本発明の実施の形態２に係るエンハンスメント型とディプレッション型の各々のＦＥＴ構造の断面図を示す。すなわち、Ｖｔの異なるＥ／Ｄ−ＦＥＴの２種類の素子を同一基板上に作製し、このＤ−ＦＥＴについては、実施の形態１で述べたＦＥＴ構造の例である。Ｅ−ＦＥＴは、ゲート電極１５とアンドープＩｎＧａＰゲートリセスストッパ層７のショットキー接合によるＦＥＴとした。ゲートリセス構造の作製は、Ｅ−ＦＥＴとＤ−ＦＥＴで２回に分けるが、ゲートリセスのエッチング深さは両者とも同一である。低濃度ドーピング再成長層１３の層厚によって、Ｄ−ＦＥＴ側のＶｔは、Ｅ−ＦＥＴに比べてマイナス側にシフトさせることが可能である。これにより、Ｖｔの違いを実現している。
【００５７】
図１０は、本発明の実施の形態２におけるエンハンスメント型とディプレッション型の各々のＦＥＴ構造の断面図を示す。すなわち、Ｖｔの異なるＥ／Ｄ−ＦＥＴの２種類の素子を同一基板上に作製し、その両方が実施の形態１で述べたＦＥＴ構造の例である。両者のゲートリセスの深さは同一であり、Ｖｔの違いは、低濃度ドーピング再成長層１３の層厚の違いによるものである。
【００５８】
以上のように、本実施の形態に係る半導体集積素子は、エンハンスメント型およびディプレッション型の閾値の異なる２種類の接合型電界効果トランジスタの少なくとも一つが、上述した接合型電界効果トランジスタである。
【００５９】
本実施の形態に係る半導体集積素子は、エンハンスメント型およびディプレッション型の閾値の異なる２種類の接合型電界効果トランジスタのうち、エンハンスメント型のトランジスタが、上述した接合型電界効果トランジスタである。そして、エンハンスメント型およびディプレッション型の閾値は、ゲートリセス構造を形成する工程でエッチングの深さにより決定する。ここで、エッチングが深いほど、素子のＶｔは＋方向にシフトする。従って、エンハンスメント型にする場合には、エッチングを比較的深めに、ディプレッション型にしたい場合には、エッチングを浅めにする。
【００６０】
本実施の形態に係る半導体集積素子は、エンハンスメント型およびディプレッション型の閾値の異なる２種類の接合型電界効果トランジスタのうち、ディプレッション型のトランジスタが、上述した接合型電界効果トランジスタである。そして、エンハンスメント型およびディプレッション型のゲートリセス構造を形成する工程でのエッチングの深さが同じである。
【００６１】
本実施の形態に係る半導体集積素子は、エンハンスメント型およびディプレッション型の閾値の異なる２種類の接合型電界効果トランジスタのうち、エンハンスメント型およびディプレッション型のトランジスタが、上述した接合型電界効果トランジスタである。そして、エンハンスメント型およびディプレッション型の閾値は、低濃度ドーピング再成長層の層厚により決定する。
【００６２】
なお、以上の電界効果トランジスタの構成は一例であり、本発明の趣旨を逸脱しない範囲で種々の変形が可能である。
【符号の説明】
【００６３】
１  半絶縁性ＧａＡｓ基板
２  アンドープバッファ層
３  第一ｎ型ＡｌＧａＡｓ電子供給層
４  アンドープＩｎＧａＡｓチャネル層
５  第二ｎ型ＡｌＧａＡｓ電子供給層
６  アンドープＧａＡｓ層
７  アンドープＩｎＧａＰゲートリセスストッパ層
８  アンドープＧａＡｓ層
９  アンドープワイドリセスストッパ層
１０  ｎ型ＧａＡｓキャップ層
１１  ゲート絶縁膜
１２  ｐ＋型ＧａＡｓ層
１３  低濃度ドーピング再成長層
１４  ｐ＋型高濃度ドーピング再成長層  
１５  ゲート電極
１６  ソース電極
１７  ドレイン電極
１８  イオン注入部  
２０  高濃度ドーピング層（ｐ＋型）
２１  アンドープもしくはｎ型
２２  再成長界面
２３  空乏層
２４  低濃度ドーピング層（ｐ型）
２５  低濃度ドーピング層（アンドープ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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