(57)【要約】【課題】実施形態は、簡便に形成できるＳＯＩ構造を有する半導体装置およびその製造方法を提供する。【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板の上に設けられた複数のゲート電極のチャネル方向に平行な側面を、隣り合うゲート電極の間に設けられた分離溝の内壁の一部として含む半導体装置の製造方法である。その製造方法は、ゲート電極となる導電膜を貫通して半導体基板に達する第１の分離溝を形成する工程と、ゲート電極の側面を含む第１の分離溝の側壁を覆う保護膜を形成する工程と、第１の分離溝の底面に露出した半導体基板をエッチングして第２の分離溝を形成する工程と、を備える。さらに、ゲート電極の両側に設けられた第２の分離溝の内面を酸化した２つの第１の絶縁膜を、ゲート電極の下方において接続させる工程と、第１の分離溝の内部を第２の絶縁膜で埋め込む工程と、を備える。【選択図】図２
2012028420.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に設けられた複数のゲート電極のチャネル方向に平行な側面を、隣り合う前記ゲート電極の間に設けられた分離溝の内壁の一部として含む半導体装置の製造方法であって、
前記ゲート電極となる導電膜を貫通して前記半導体基板に達する第１の分離溝を形成する工程と、
前記ゲート電極の側面を含む前記第１の分離溝の側壁を覆う保護膜を形成する工程と、
前記第１の分離溝の底面に露出した前記半導体基板をエッチングして第２の分離溝を形成する工程と、
前記ゲート電極の両側に設けられた前記第２の分離溝の内面を酸化した２つの第１の絶縁膜を、前記ゲート電極の下方において接続させる工程と、
前記第１の分離溝の内部を第２の絶縁膜で埋め込む工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記複数のゲート電極のうちの、チャネル幅の狭い前記ゲート電極の下方において、前記２つの第１の絶縁膜を接続させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の分離溝を、前記ゲート電極の側面に対して垂直な方向に拡張して形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記複数のゲート電極のうちの、前記半導体基板に設けられたメモリセル領域に配置された前記ゲート電極の下にＳＯＩ(Silicon On Insulator)構造が形成され、前記半導体基板に設けられた周辺回路部のゲート電極の下にはＳＯＩ構造が形成されないことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板の上に設けられたゲート電極と、
前記ゲート電極の両側に設けられ、前記ゲート電極となる導電層を貫通して前記半導体基板に達する分離溝のそれぞれの底部から、前記ゲート電極の側面に対して垂直な方向に延在し、前記ゲート電極の下方において接続された２つの第１の絶縁膜と、
前記分離溝の内部を埋め込んだ、前記第１の絶縁膜よりも密度が低い第２の絶縁膜と、
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高度に集積化されたＬＳＩの高性能化および低コスト化を図るためには、ＬＳＩの製造工程における微細加工技術の新たな進展が求められる。例えば、ＮＡＮＤ型フラッシュメモリではメモリセルの微細化が進み、メモリストリングス間のHalf Pitch が２０ｎｍ以下の世代に移行しようとしている。そこでは、所謂短チャネル効果によるチャネル電流のオン・オフ比の低下が顕著となるため、メモリセル領域のトランジスタが誤動作を起こし易くなり、性能および信頼性の劣化、また、歩留まり低下が生じてしまう。
【０００３】
これに対し、ＳＯＩ(Silicon On Insulator）技術やＳＯＮ（Silicon On Nothing）技術を用いて短チャネル効果を抑制し、Half Pitch 20nm世代のＮＡＮＤ型フラッシュメモリを実現する方法が検討されている。
【０００４】
しかしながら、例えば、従来のＳＯＩ技術は、ＳｉＧｅ層を犠牲層としてエピタキシャル成長した後に、ＳｉＧｅ層に連通する溝（トレンチ)を加工し、その後ＳｉＧｅ層を除去するような煩雑な工程を要し生産性に問題があった。そこで、より簡便にＳＯＩ構造を形成できる生産性が高い手法が求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−７０１１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、簡便に形成できるＳＯＩ構造を有する半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置の製造方法は、半導体基板の上に設けられた複数のゲート電極のチャネル方向に平行な側面を、隣り合う前記ゲート電極の間に設けられた分離溝の内壁の一部として含む半導体装置の製造方法である。その製造方法は、前記ゲート電極となる導電膜を貫通して前記半導体基板に達する第１の分離溝を形成する工程と、前記ゲート電極の側面を含む前記第１の分離溝の側壁を覆う保護膜を形成する工程と、前記第１の分離溝の底面に露出した前記半導体基板をエッチングして第２の分離溝を形成する工程と、を備えている。さらに、前記ゲート電極の両側に設けられた前記第２の分離溝の内面を酸化した２つの第１の絶縁膜を、前記ゲート電極の下方において接続させる工程と、前記第１の分離溝の内部を第２の絶縁膜で埋め込む工程と、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置の平面配置を示す模式図である。
【図２】第１の実施形態に係る半導体装置の部分断面を示す模式図である。
【図３】第１の実施形態に係る半導体装置の製造過程を模式的に示す部分断面図である。
【図４】図３に続く半導体装置の製造過程を模式的に示す部分断面図である。
【図５】図４に続く半導体装置の製造過程を模式的に示す部分断面図である。
【図６】図５に続く半導体装置の製造過程を模式的に示す部分断面図である。
【図７】第１の実施形態に係る半導体装置の構造パラメータを示す模式断面図である。
【図８】第２の実施形態に係る半導体装置の製造過程を模式的に示す部分断面図である。
【図９】第２の実施形態に係る半導体装置の部分断面を示す模式図である。
【図１０】第２の実施形態に係る半導体装置の構造パラメータを示す模式断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
【００１０】
（第１の実施形態）  
図１は、第１の実施形態に係る半導体装置１００を模式的に例示する平面配置図である。半導体装置１００は、例えば、ＮＡＮＤ型フラッシュメモリであり、図１は、メモリアレイ部１０の構成を例示している。ＮＡＮＤ型フラッシュメモリは、データを記憶するメモリアレイ部１０と、メモリアレイ部１０を駆動する周辺回路部（図示しない）を有する。
【００１１】
図１に示すように、メモリアレイ部１０には、メモリセル領域Ｒｍｃと、選択トランジスタ領域Ｒｓｔと、が配置され、メモリセル領域Ｒｍｃは、２つの選択トランジスタ領域Ｒｓｔの間に設けられる。同図中のＹ方向に、メモリセル領域Ｒｍｃおよび選択トランジスタ領域Ｒｓｔの両方を貫いて、複数のメモリストリング１３と、複数のＳＴＩ１２とが、交互に配置されている。ＳＴＩ１２は、隣り合うメモリストリング１３の間を絶縁する。
【００１２】
さらに、メモリストリング１３およびＳＴＩ１２をＸ方向に横断して、複数の制御ゲート電極２７と選択ゲート電極２９とが設けられている。メモリストリング１３と制御ゲート電極２７とが交差する場所にはメモリセルが形成され、メモリストリング１３と選択ゲート電極２９とが交差する場所には、選択トランジスタが形成されている。
【００１３】
ＮＡＮＤ型フラッシュメモリの大容量化の進展に対応して、メモリアレイ部１０の構造が微細化され、例えば、ＳＴＩ１２の横方向の幅は、２０ｎｍ以下に達しようとしている。
【００１４】
本実施形態では、メモリアレイ部１０に設けられるメモリセル領域Ｒｍｃ、および周辺回路部Ｒｐの一部を例示して、半導体装置１００の製造方法を説明する。以下、図２〜図６は、メモリセル領域ＲｍｃのＡ−Ａ断面、および周辺回路部Ｒｐに設けられるトランジスタ２０の断面を模式的に示している。
【００１５】
図２に示すように、半導体装置１００は、半導体基板２の上にゲート絶縁膜３を介して設けられた複数のゲート電極５を有し、ゲート電極５のチャネル方向に平行な側面７は、隣り合うゲート電極５の間に設けられた第１の分離溝である分離溝１６の内壁の一部となる。
ここで、チャネル方向とは、ストライプ状に形成されたメモリストリング１３が延在するＹ方向である。
【００１６】
ゲート電極５の両側に設けられた分離溝１６のそれぞれの底部からゲート電極５の側面に垂直な方向に、２つの第１の絶縁膜であるＳｉＯ２膜２１ａが延在している。２つのＳｉＯ２膜２１ａは、ゲート電極５の下方において相互に接続され、ゲート電極５の下の能動領域３８を半導体基板２から分離するＳＯＩ構造が設けられている。
分離溝１６の内部は第２の絶縁膜であるＳｉＯ２膜２３で埋め込まれ、さらに、ゲート電極５の上部と分離溝１６を覆って、絶縁膜２６と制御ゲート電極２７とが設けられている。
【００１７】
周辺回路部Ｒｐのトランジスタ２０は、ゲート電極６の下のチャネル幅がゲート電極５の下のチャネル幅よりも広く設けられている。このため、ゲート電極６の下方では、ＳｉＯ２膜２１ｂが接続されおらず、半導体基板２と能動領域３９とが分離されていない。  
すなわち、本実施形態に係る製造方法を用いて製作された半導体装置１００では、メモリセル領域ＲｍｃだけにＳＯＩ構造が設けられている。
【００１８】
以下、図３〜図６を参照して、半導体装置１００の製造方法を説明する。
まず、図３（ａ）に示すように、ゲート絶縁膜３となる厚さ約８ｎｍのＳｉＯＮ膜と、ゲート電極５となる厚さ約９０ｎｍの多結晶シリコン膜５ａとを、半導体基板２の上に積層する。さらに、反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）のマスクとなる厚さ約７０ｎｍのシリコン窒化膜（ＳｉＮ膜）９を形成する。
ＳｉＮ膜９は、化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）のストッパーとして使用することもできる（図６（ａ）参照）。半導体基板２には、例えば、シリコンウェーハを用いることができる。
【００１９】
次に、ＳｉＮ膜９の上にＲＩＥのマスクとなるシリコン酸化膜（ＳｉＯ２膜）１２を形成し、フォトリソグラフィ技術を用いてパターニングする。例えば、図１に示すメモリストリング１３となる領域を覆ったストライプ状に形成される。
【００２０】
続いて、図３（ｂ）に示すように、ＳｉＯ２膜１２をマスクとして、ＳｉＮ膜９および多結晶シリコン膜５ａ、ＳｉＯＮ膜３ａを順にエッチングする。
エッチングには、例えば、ＲＩＥ法を用いることができる。ＳｉＮ膜９のエッチングには、四フッ化炭素（ＣＦ４）ガス、多結晶シリコン膜５ａのエッチングには、臭化水素（ＨＢｒ）、酸素（Ｏ２）およびＣＦ４の混合ガスを用いることができる。さらに、ＳｉＯＮ膜３ａのエッチングには、ＣＨＦ３ガスを用いることができる。
【００２１】
そして、メモリセル領域Ｒｍｃには、複数のゲート電極５が、半導体基板２の上にゲート絶縁膜３を介して形成される。ゲート電極５は、メモリストリング１３の延在するＹ方向にストライプ状に形成され、後にＳＴＩ１２が形成されるスペースを空けてＸ方向に離間して配置される。一方、周辺回路部Ｒｐには、ゲート電極５よりもチャネル幅の広いゲート電極６が形成される。
【００２２】
さらに、図３（ｃ）に示すように、ゲート電極５の間に露出した半導体基板２をエッチングし、ＳｉＮ膜９の表面から半導体基板２に達する分離溝１６を形成する。  
そして、半導体基板２のエッチング深さｄＳは、高密度プラズマＣＶＤ法（High Density Plasma-Chemical Vapor Deposition：HDP-CVD）、あるいは、ＴＥＯＳ／Ｏ３法を用いて分離溝１６の内部を埋め込むことができるように、５０ｎｍ以内の深さ、例えば、ｄＳ＝２０ｎｍとすることができる。
周辺回路部Ｒｐにおいても、半導体基板２は、同じ深さｄＳだけエッチングされる。
【００２３】
分離溝１６のエッチングは、異方性を有するＲＩＥ条件を用いて、半導体基板２の表面に垂直な方向にエッチングすることができる。エッチングガスとして、例えば、ＨＢｒ、および、Ｏ２、ＣＦ４の混合ガスを用いることができる。
さらに、図３（ｃ）に示すように、分離溝１６のエッチングが完了した時点で、ＳｉＮ膜９の上のエッチングマスク（ＳｉＯ２膜１２）が全て無くなるように、予めＳｉＯ２膜１２の厚さを調整しておくこともできる。
【００２４】
次に、図４（ａ）に示すように、分離溝１６の内壁を覆う保護膜１５を形成する。
具体的には、分離溝１６が形成された半導体基板２の表面に、例えば、ＡＬＤ（Atomic Layer Deposition）法を用いて保護膜１５となるＳｉＮ膜を形成する。その後、分離溝１６の底部と、ＳｉＮ膜９の上に形成されたＳｉＮ膜を、ＲＩＥの異方性を利用して選択的にエッチングする。これにより、図４（ａ）に示すように、分離溝１６の内壁に保護膜１５を残すことができる。
保護膜１５は、周辺回路部Ｒｐに設けられたゲート電極６およびゲート絶縁膜３の側面にも形成される。
【００２５】
次に、図４（ｂ）に示すように、保護膜１５およびＳｉＮ膜９をマスクとして、分離溝１６の底面に露出した半導体基板２をエッチングして、第２の分離溝である分離溝１７を形成する。例えば、異方性を抑えたＲＩＥ条件を用いて、半導体基板２の表面に平行な横方向にもエッチングが進む条件を用いる。エッチングガスとして、例えば、六フッ化硫黄（ＳＦ６）ガスを用いることができる。
【００２６】
結果として、図４（ｂ）に示すように、分離溝１７は、ゲート電極５の側面７に垂直な方向にＴＳだけ拡張し、ゲート電極５の下方において能動領域３８の下部の幅が狭くなる。
周辺回路部Ｒｐにおいても、ゲート電極６の下方において能動領域３９の下部がエッチングされる。
【００２７】
続いて、分離溝１７内壁に露出した半導体基板２の表面を熱酸化して第１の絶縁膜であるＳｉＯ２膜２１ａを形成する。
図５（ａ）に示すように、本実施形態に係る半導体装置１００では、ゲート電極５の両側に設けられた分離溝１７の内面を酸化した２つのＳｉＯ２膜２１ａを、ゲート電極５の下方において接続させる。
【００２８】
熱酸化により形成されるＳｉＯ２膜２１ａは、半導体基板２の酸化された領域の体積よりも膨張し、分離溝１７の内部に広がって形成される。そして、分離溝１７の内部がＳｉＯ２膜２１ａで満たされると、Ｏ２が供給されなくなるため半導体基板２の酸化が停止する。この時、ＳｉＯ２膜２１ａがゲート電極５の下方で接続していなければ、図５（ａ）中に示すＳＯＩ構造を形成することができない。
【００２９】
そこで、本実施形態に係る半導体装置の製造方法では、後述するように、分離溝１７の拡張幅ＴＳを適切に調整し、ゲート電極５の下方においてＳｉＯ２膜２１ａを接続させてＳＯＩ構造を確実に形成することができる。
【００３０】
一方、周辺回路部Ｒｐでは、能動領域３９（ゲート電極６）の幅が広く設けられているため、能動領域３９の両側から形成されるＳｉＯ２膜２１ｂがゲート電極６の下方において接続されることはなく、メモリセル領域ＲｍｃだけにＳＯＩ構造を形成することができる。
また、分離溝１６の内壁が、保護膜１５によって覆われているため、熱酸化の過程においてゲート電極５および６、ゲート絶縁膜３の劣化を防止することができる。
【００３１】
次に、図５（ｂ）に示すように、例えば、希フッ酸、約１５０℃に加熱した燐酸などを用いて保護膜１５をエッチングした後、ＳｉＯ２膜２１ａの上に第２の絶縁膜であるＳｉＯ２膜２３を形成し、分離溝１６の内部を埋め込むことができる。
分離溝１７の内部にＳｉＯ２膜２１ａで埋め込まれていない空間１９がある時は、同時に埋め込まれる。
【００３２】
半導体装置１００の高集積化によりゲート電極５の間の間隔が微細化された場合、分離溝１６が深いと、その内部を絶縁膜で埋め込むことが難しくなる。
本実施形態では、半導体基板２のエッチング深さｄＳを、例えば、５０ｎｍ以下と制限することにより、分離溝１６を浅く形成している。このため、ゲート電極５の間隔が狭くなったとしても、例えば、ＨＤＰ−ＣＶＤ法、ＴＥＯＳ／Ｏ３法、さらに、塗布法、ＬＰ−ＣＶＤ法、ＡＬＤ法などの方法により、分離溝１６の内部をＳｉＯ２膜２３で埋め込むことができる。
【００３３】
さらに、上記の実施形態では、保護膜１５が除去される例を示したが、保護膜１５を残すこともできる。そして、ゲート電極５の側面において、制御ゲート電極２７（図６（ｂ）参照）とゲート電極５との間を保護膜１５が絶縁する構成とすることも可能である。
【００３４】
次に、図６（ａ）に示すように、ＳｉＯ２膜２３の表面をＣＭＰ法を用いて平坦化する。この際、ゲート電極５の上に設けられたＳｉＮ膜９がストッパーとして機能し、ゲート電極５の研磨を防ぐことができる。
続いて、図６（ｂ）に示すように、分離溝１６を埋め込んだＳｉＯ２膜２３の表面をエッチバックし、絶縁膜２５を介して制御ゲート電極２７を形成する。
【００３５】
分離溝１６のそれぞれの底部からゲート電極５の側面７に垂直な方向に延在するＳｉＯ２膜２１ａは、ゲート電極５の下方において相互に接続され、能動領域３８を半導体基板２から分離するＳＯＩ構造を形成している。さらに、ＳｉＯ２膜２１ａの上方には、ＳｉＯ２膜２１ａよりも密度が低い、分離溝１６の内部を埋め込んだ第２の絶縁膜ＳｉＯ２膜２３が設けられている。
【００３６】
例えば、ＨＤＰ−ＣＶＤ法、または、ＴＥＯＳ／Ｏ３法により形成されたＳｉＯ２膜２３の密度は、熱酸化により形成されたＳｉＯ２膜２１ａの密度よりも低くなる。  
周辺回路部Ｒｐにおいても同様に製造工程が進捗し、チャネル幅の広いトランジスタ２０が形成される。
【００３７】
次に、図７を参照して、隣り合うＳｉＯ２膜２１ａを接続するための条件について説明する。  
図７は、本実施形態に係る半導体装置１００の構造パラメータを示す模式断面図である。図７（ａ）は、半導体基板２に分離溝１６、１７が形成された状態の断面を示し、図７（ｂ）は、分離溝１７の内面を熱酸化した断面を示している。
【００３８】
図７（ａ）に示すように、分離溝１７のＸ方向の幅をＹとし、ゲート電極５の幅をＷｇ、隣り合うゲート電極５の間隔をＷＳとする。分離溝１６の内壁に形成された保護膜１５の幅はＴＮとする。
【００３９】
一方、図７（ｂ）には、隣り合うＳｉＯ２膜２１ａが接続されずΔＸの間隔で離間して設けられた状態が示されている。分離溝１７の内面において熱酸化されたＳｉＯ２膜２１ａの厚さをＴＯＸとし、熱酸化された半導体基板２の幅をＴ１、分離溝３７の内部に膨張する幅をＴ２とする。
【００４０】
隣り合うＳｉＯ２膜２１ａの間隔ΔＸは、次式により表される。
ΔＸ＝Ｗｇ＋２ＴＮ−２ＴＳ−２Ｔ１
分離溝１７の幅Ｙは、次式により表される。
Ｙ＝ＷＳ−２ＴＮ＋２ＴＳ
【００４１】
熱酸化される半導体基板２の幅Ｔ１と、分離溝３７の内部に膨張する幅Ｔ２と、の比率は、次式により表される。
Ｔ１：Ｔ２＝０．４４：０．５６
したがって、ＳｉＯ２膜２１ａの厚さＴＯＸは、次式により表される。
ＴＯＸ＝２．２７Ｔ１
【００４２】
例えば、Ｗｇ＝ＷＳ＝１５ｎｍ、ＴＮ＝３ｎｍ、ＴＳ＝５ｎｍである時、隣り合うＳｉＯ２膜２１ａの間隔ΔＸと、接触する厚さＴＯＸは、それぞれ次式により表される。
ΔＸ＝Ｗｇ＋２ＴＮ−２ＴＳ−２Ｔ１＝０
ＴＯＸ＝２．２７Ｔ１〜１２．４ｎｍ
したがって、例えば、１３ｎｍ以上の厚さのＳｉＯ２膜を形成する条件で熱酸化すれば、隣り合うＳｉＯ２膜２１ａを接続させて、ゲート電極５の下方にＳＯＩ構造を形成することができる。
【００４３】
一方、分離溝３７の内部が熱酸化されたＳｉＯ２膜２１ａで満たされると、半導体基板２の酸化の進行は停止し、ΔＸはそれ以上狭くならない。
この時、Ｔ２とＴ１は、それぞれ次式により表される。
Ｔ２＝０．５Ｙ
Ｔ１＝０．５×（０．４４／０．５６）Ｙ
したがって、ΔＸの最小幅ΔＸｍｉｎは、次式により表される。
ΔＸｍｉｎ＝Ｗｇ−０．７９ＷＳ＋３．５８ＴＮ−３．５８ＴＳ
【００４４】
分離溝３７の内面の酸化時間を長くしても、隣り合うＳｉＯ２膜２１ａの間の間隔はΔＸｍｉｎよりも狭くならない。したがって、ゲート電極５の下方でＳｉＯ２膜２１ａを接続してＳＯＩ構造を形成するためには、ΔＸｍｉｎ＜０であることが必要である。
すなわち、次式を満足する拡張幅ＴＳを設けることができる。
Ｗｇ＜０．７９ＷＳ−３．５８ＴＮ＋３．５８ＴＳ
【００４５】
上記の通り、本実施形態に係る半導体装置１００の製造方法では、分離溝１６の内壁に保護膜１５を設け、さらに、分離溝１６の下方に分離溝１７を形成し、その内面を熱酸化することにより、ゲート電極５の下方にＳＯＩ構造を形成することができる。
そして、このＳＯＩ構造は、ゲート電極のチャネル幅を変えることにより、チャネル幅の狭い領域だけに選択的に形成することが可能である。
【００４６】
このように、本実施形態によれば、半導体基板に、予めＳＯＩ構造を形成する必要が無く、例えば、ＮＡＮＤ型フラッシュメモリの製造工程に、分離溝１６の内壁に保護膜１５を形成する工程と、分離溝１７の内面を熱酸化する工程を加えるだけでＳＯＩ構造を有する半導体装置を簡便に製造することができ、生産性の向上を図ることが可能となる。
【００４７】
（第２の実施形態）  
図８および図９は、第２の実施形態に係る半導体装置２００の製造過程を模式的に示す部分断面図である。図１に示す平面配置におけるＡ−Ａ断面を示している。
【００４８】
本実施形態に係る半導体装置の製造方法では、図８（ａ）に示すように、分離溝１６の下方に形成される分離溝３７が、ゲート電極５の側面に垂直なＸ方向に拡張されていない点で、図４（ｂ）に示す第１の実施形態と相違する。
さらに、図８（ｂ）に示すように、分離溝３７の内面を熱酸化して形成されたＳｉＯ２膜２１ａを相互に離間させて設けても良い。
【００４９】
本実施形態では、例えば、ＲＩＥの異方性を利用して、分離溝１６の底面に露出した半導体基板２の表面に垂直な方向（図４（ａ）参照）にエッチングを進め、分離溝３７を形成する。エッチングガスとして、例えば、ＨＢｒ、Ｏ２およびＣＦ４の混合ガスを用いることができる。
【００５０】
図９は、半導体装置２００の部分断面を模式的に示している。  
本実施形態に係る半導体装置２００では、例えば、ＳｉＯ２膜２１ａが離間して設けられているため、分離溝１６がＳｉＯ２膜２３で埋め込まれたＳＴＩ構造により絶縁された能動領域３８の間に、半導体基板２を介したリークパスＩＬが存在する。
【００５１】
しかし、例えば、ゲート電極５の両側に形成されたＳｉＯ２膜２１ａが、近接して設けられ、そして、隣り合うＳｉＯ２膜２１ａの間隔が十分に狭ければ、リークパスＩＬの抵抗を大きくしリーク電流を低減することができる。さらに、隣り合うＳｉＯ２膜２１ａの間に挟まれた半導体領域を空乏化させれば、能動領域３８と半導体基板２との間を電気的に分離することが可能であり、ＳＯＩと同じ効果を得ることもできる。
【００５２】
すなわち、ゲート電極５の両側に形成されたＳｉＯ２膜２１ａは、ゲート電極５の下方において接続されていなくても、リーク電流が所望のレベル以下に抑えられる範囲で近接して設けられていれば良い。
【００５３】
図１０は、本実施形態に係る半導体装置２００の構造パラメータを示す模式断面図である。図１０（ａ）は、半導体基板２に分離溝３７が形成された状態の断面を示し、図１０（ｂ）は、分離溝３７の内面を熱酸化した断面を示している。
【００５４】
前述した図７と同じように、分離溝３７のＸ方向の幅をＹとし、ゲート電極５の幅をＷｇ、隣り合うゲート電極５の間隔をＷＳとする。分離溝１６の内壁に形成された保護膜１５の幅はＴＮとする。
【００５５】
本実施形態では、ＳｉＯ２膜２１ａの間隔ΔＸは、次式により表される。
ΔＸ＝Ｗｇ＋２ＴＮ−２Ｔ１
また、分離溝３７の幅Ｙは、次式により表される。
Ｙ＝ＷＳ−２ＴＮ
【００５６】
分離溝３７の内部が熱酸化されたＳｉＯ２膜２１ａで満たされると、半導体基板２の酸化の進行は停止し、ΔＸはそれ以上狭くならない。この時、Ｔ２ およびＴ１  は、それぞれ次式により表される。
Ｔ２＝０．５Ｙ
Ｔ１＝０．５×（０．４４／０．５６）Ｙ
したがって、ΔＸの最小幅ΔＸｍｉｎは、次式により表される。
ΔＸｍｉｎ＝Ｗｇ−０．７９ＷＳ＋３．５８ＴＮ
ゲート電極５の幅Ｗｇ、ゲート電極５の間隔ＷＳ、および保護膜１５の幅ＴＮは、比較的高い精度で適用することが可能であり、ΔＸｍｉｎは高い精度で制御することができる。
【００５７】
一方、分離溝３７の内面の酸化時間を長くしても、隣り合うＳｉＯ２膜２１ａの間の間隔はΔＸｍｉｎよりも狭くならない。したがって、ゲート電極５の下方でＳｉＯ２膜２１ａを接続させてＳＯＩ構造を形成するためには、ΔＸｍｉｎ＜０となる必要がある。
すなわち、次式が満足されればよい。
Ｗｇ＜０．７９ＷＳ−３．５８ＴＮ
【００５８】
上式によれば、仮にＴＮ＝０であっても、Ｗｇ＜０．７９ＷＳである。つまり、本実施形態に示すように、分離溝３７の幅をエッチングによって拡張しない場合には、ゲート電極５の幅Ｗｇを、隣り合うゲート電極５の間の間隔ＷＳよりも狭く設ける。これにより、隣り合うＳｉＯ２膜２１ａを接続してＳＯＩ構造を形成することが可能となる。
【００５９】
一方、第１の実施形態に示すように、分離溝１７の幅をゲート電極５の側面に垂直な方向に拡張すれば、例えば、ＷｇとＷＳとが同じであっても、ゲート電極５の下方で隣り合うＳｉＯ２膜２１ａを接続して形成することができる。
さらに、第１の実施形態に係る半導体装置１００においても、ゲート電極５の下方で、２つのＳｉＯ２膜２１ａを離間させて設けることもできる。
【００６０】
以上、本発明に係る第１および第２の実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。
【符号の説明】
【００６１】
２・・・半導体基板、  ３・・・ゲート絶縁膜、  ３ａ・・・ＳｉＯＮ膜、  ５、６・・・ゲート電極、  ５ａ・・・多結晶シリコン膜、  ７・・・側面、  ９・・・ＳｉＮ膜、  １０・・・メモリアレイ部、  １２、２１ａ、２１ｂ、２３・・・ＳｉＯ２膜、  １３・・・メモリストリング、  １５・・・保護膜、  １６、１７、３７・・・分離溝、  １９・・・空間、  ２０・・・トランジスタ、  ２５・・・絶縁膜、  ２７・・・制御ゲート電極、  ２９・・・選択ゲート電極、  ３８、３９・・・能動領域、  １００・・・半導体装置、  ＩＬ・・・リークパス、  Ｒｍｃ・・・メモリセル領域、  Ｒｐ・・・周辺回路部、  Ｒｓｔ・・・選択トランジスタ領域、  ＴＳ・・・拡張幅、  ｄＳ・・・エッチング深さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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