(57)【要約】【課題】エンハンスメントモードＦＥＴおよびデプリーションモードＦＥＴを容易に集積化すること。【解決手段】第１窒化物半導体よりなるチャネル層１４と、前記チャネル層上に設けられ、前記第１窒化物半導体よりバンドギャップの大きい第２窒化物半導体よりなる電子供給層１６と、前記電子供給層上に形成され、ショットキー接合を形成する第１ゲート電極２８を、有するエンハンスメントモードＦＥＴと、前記電子供給層上のゲート絶縁膜を介し形成された第２ゲート電極３０を有するデプリーションモードＦＥＴと、を具備する半導体装置。【選択図】図１
2012028705.tif 000002
【特許請求の範囲】
【請求項１】
第１窒化物半導体よりなるチャネル層と、
前記チャネル層上に設けられ、前記第１窒化物半導体よりバンドギャップの大きい第２窒化物半導体よりなる電子供給層と、
前記電子供給層上に形成され、ショットキー接合を形成する第１ゲート電極を、有するエンハンスメントモードＦＥＴと、
前記電子供給層上のゲート絶縁膜を介し形成された第２ゲート電極を有するデプリーションモードＦＥＴと、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１窒化物半導体はＧａＮであり、前記第２窒化物半導体はＡｌＧａＮであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電子供給層と前記第１ゲート電極との間、および前記電子供給層と前記ゲート絶縁膜との間に設けられ、前記第２窒化物半導体とは異なる第３窒化物半導体よりなるキャップ層を具備することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記チャネル層と前記電子供給層との界面から前記第１ゲート電極の下面までの距離は１０ｎｍ以下であることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記ゲート絶縁膜の膜厚は１０ｎｍ以上であることを特徴とする請求項１から４のいずれか一項記載の半導体装置。
【請求項６】
前記ゲート絶縁膜は、窒化シリコン、酸化シリコン、酸化窒化シリコンまたは酸化アルミニウムからなることを特徴とする請求項１から５のいずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にエンハンスメントモードＦＥＴおよびデプリーションモードＦＥＴを有する半導体装置に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）等の窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）等のＦＥＴ（Field Effect Transistor）は、高周波かつ高出力で動作するパワー素子として用いられている。近年、窒化物半導体を用いたエンハンスメントモードＦＥＴおよびデプリーションモードＦＥＴを集積化した半導体装置が提案されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２７３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
窒化物半導体を用いたＨＥＭＴは、ピエゾ電荷の影響でデプリーションモードとなってしまう。エンハンスメントモードとするには、電子供給層を薄くすることになる。しかしながら、同じ基板内にエンハンスメントモードＦＥＴおよびデプリーションモードＦＥＴを集積化することは難しく、製造ばらつきが大きくなってしまう。
【０００５】
本発明は、上記課題に鑑みなされたものであり、エンハンスメントモードＦＥＴおよびデプリーションモードＦＥＴを容易に集積化することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、第１窒化物半導体よりなるチャネル層と、前記チャネル層上に設けられ、前記第１窒化物半導体よりバンドギャップの大きい第２窒化物半導体よりなる電子供給層と、前記電子供給層上に形成され、ショットキー接合を形成する第１ゲート電極を、有するエンハンスメントモードＦＥＴと、前記電子供給層上のゲート絶縁膜を介し形成された第２ゲート電極を有するデプリーションモードＦＥＴと、を具備することを特徴とする半導体装置である。本発明によれば、エンハンスメントモードＦＥＴおよびデプリーションモードＦＥＴを容易に集積化することができる。
【０００７】
上記構成において、前記第１窒化物半導体はＧａＮであり、前記第２窒化物半導体はＡｌＧａＮである構成とすることができる。
【０００８】
上記構成において、前記電子供給層と前記第１ゲート電極との間、および前記電子供給層と前記ゲート絶縁膜との間に設けられ、前記第２窒化物半導体とは異なる第３窒化物半導体よりなるキャップ層を具備する構成とすることができる。
【０００９】
上記構成において、前記チャネル層と前記電子供給層との界面から前記第１ゲート電極の下面までの距離は１０ｎｍ以下である構成とすることができる。
【００１０】
上記構成において、前記ゲート絶縁膜の膜厚は１０ｎｍ以上である構成とすることができる。
【００１１】
上記構成において、前記ゲート絶縁膜は、窒化シリコン、酸化シリコン、酸化窒化シリコンまたは酸化アルミニウムからなる構成とすることができる。
【発明の効果】
【００１２】
本発明によれば、エンハンスメントモードＦＥＴおよびデプリーションモードＦＥＴを容易に集積化することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施例１に係る半導体装置の断面図である。
【図２】図２（ａ）から図２（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その１）である。
【図３】図３（ａ）から図３（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その２）である。
【図４】図４は、実施例１に係る半導体装置を用いたインバータ回路の回路図である。
【図５】図５は、実施例２に係るスイッチ回路を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照し、本発明の実施例について説明する。
【実施例１】
【００１５】
図１は、実施例１に係る半導体装置の断面図である。基板１０上に、半導体層１９として、バッファ層１２、チャネル層１４、電子供給層１６およびキャップ層１８が順次形成されている。基板１０は、例えばＳｉＣ、サファイアまたはＳｉ等である。バッファ層１２は例えば膜厚が３００ｎｍのＡｌＮ層である。チャネル層１４は例えば膜厚が１０００ｎｍのＧａＮ層である。電子供給層１６は、チャネル層１４よりバンドギャップが大きく、例えば膜厚が７ｎｍ、Ａｌ組成比が０．２のｎ型ＡｌＧａＮ層である。キャップ層１８は、例えば膜厚が３ｎｍのｎ型ＧａＮ層である。
【００１６】
半導体層１９上にソース電極２２およびドレイン電極２４が形成されている。ソース電極２２およびドレイン電極２４として、半導体層１９側から例えばＴａ層およびＡｌ層が形成されている。エンハンスメントモード（Ｅモード）ＦＥＴにおいては、第１ゲート電極２８が半導体層１９上に直接形成されている。第１ゲート電極２８はショットキー接合を形成する。デプリーションモード（Ｄモード）ＦＥＴにおいては、第２ゲート電極３０は、ゲート絶縁膜１５を介し形成されている。第１および第２ゲート電極２８および３０として、半導体層１９側から例えばＮｉ層およびＡｕ層が形成されている。ゲート絶縁膜２６は、例えばＳｉＮ膜である。チャネル層１４の電子供給層１６との界面には２ＤＥＧ（２次元電子ガス）１５が形成される。ソース電極２２から２ＤＥＧ１５を通りドレイン電極２４に至る電子の流れを第１および第２ゲート電極２８および３０を用い制御することにより、ＦＥＴとして機能する。
【００１７】
実施例１によれば、エンハンスメントモードＦＥＴは、電子供給層１６上に形成され、ショットキー接合を形成する第１ゲート電極２８を、有する。一方、デプリーションモードＦＥＴは、電子供給層１６上に形成され、ゲート絶縁膜２６を介し形成された第２ゲート電極３０を有する。このように、ＥモードＦＥＴの第１ゲート電極２８は半導体層１９の上面に直接形成されている。一方、ＤモードＦＥＴの第２ゲート３０は半導体上面にゲート絶縁膜２６を介し形成されている。これにより、ＤモードＦＥＴのしきい値電圧をＥモードＦＥＴより深くすることができる。
【００１８】
実施例１では、チェネル層１４がＧａＮからなる場合について説明したが、チャネル層１４は第１窒化物半導体からなればよい。電子供給層１６がＡｌＧａＮからなる場合について説明したが、電子供給層１６は、第１窒化物半導体よりバンドギャップの大きい第２窒化物半導体からなればよい。チャネル層１４をＧａＮ、電子供給層１６をＡｌＧａＮとすることで、簡単に、チャネル層１４と電子供給層１６とを形成することができる。
【００１９】
実施例１では、電子供給層１６と第１ゲート電極２８との間、および電子供給層１６とゲート絶縁膜２６との間に設けられたキャップ層１８が設けられる場合について説明したが、キャップ層１８は設けられず、電子供給層１６上に直接第１ゲート電極２８およびゲート絶縁膜２６が形成されていてもよい。キャップ層１８を設けることにより、ドレイン電流コラプスを抑制できる。また、キャップ層１８がＧａＮからなる場合について説明したが、キャップ層１８は第２窒化物半導体とは異なる第３窒化物半導体からなればよい。
【００２０】
ここで、窒化物半導体とは、窒素を含む半導体であり、例えばＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＮまたはＡｌＩｎＧａＮ等である。
【００２１】
実施例１においては、チャネル層１４と電子供給層１６との界面から第１ゲート電極２８の下面までの距離を小さくすることが好ましい。例えば、１０ｎｍ以下とすることができる。これにより、エンハンスメントモードＦＥＴを実現できる。チャネル層１４と電子供給層１６との界面から第１ゲート電極２８の下面までの距離は、キャップ層１８を設けない場合は電子供給層１６の膜厚に相当する。また、キャップ層１８を設ける場合は、電子供給層１６とキャップ層１８の膜厚の合計に相当する。この距離は、８ｎｍ以下がより好ましい。ＨＥＭＴとして動作させるためには、この距離は３ｎｍ以上であることが好ましい。
【００２２】
一方、ゲート絶縁膜２６の膜厚は大きいことが好ましい。例えば、１０ｎｍ以上とすることができる。これにより、ＤモードＦＥＴのしきい値電圧をＥモードＦＥＴより深くすることができる。よって、ＤモードＦＥＴを実現することができる。ゲート絶縁膜２６の膜厚は１５ｎｍ以上が好ましい。実用的な範囲のしきい値電圧とするためには、５０ｎｍ以下が好ましい。
【００２３】
ゲート絶縁膜２６としては、例えば、窒化シリコン、酸化シリコン、酸化窒化シリコンまたは酸化アルミニウムを用いることができる。これらの膜を用いることにより、成膜および加工が容易で、かつ安定なゲート絶縁膜２６を提供できる。
【００２４】
次に、実施例１に係る半導体装置の製造方法の例を説明する。図２（ａ）から図３（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図２（ａ）のように、基板１０上に、バッファ層１２、チャネル層１４、電子供給層１６およびキャップ層１８を半導体層１９として、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用い形成する。半導体層１９上に開口を有するフォトレジスト４０を形成する。フォトレジスト４０をマスクにＡｒをイオン注入し、素子分離領域２０を形成する。素子分離領域２０は少なくともチャネル層１４まで達し、ＦＥＴ間の２ＤＥＧを電気的に遮断することが好ましい。
【００２５】
図２（ｂ）のように、エッチング法を用い電子供給層１６まで達するリセスを形成する。蒸着法およびリフトオフ法を用い、リセス内にソース電極２２およびドレイン電極２４を形成する。なお、図２（ｂ）のように、電子供給層１６まで達するリセスを形成し、リセス内にソース電極２２およびドレイン電極２４を形成してもよいし、図１のように、リセスを形成せず、ソース電極２２およびドレイン電極２４を形成してもよい。図２（ｃ）のように、ソース電極２２およびドレイン電極２４間の半導体層１９上並びにソース電極２２およびドレイン電極２４を覆うようにゲート絶縁膜２６を形成する。
【００２６】
図３（ａ）のように、ゲート絶縁膜２６上に開口４４を有するフォトレジスト４２を形成する。開口４４はＥモードＦＥＴのゲート領域に形成され、ＤモードＦＥＴのゲート領域には形成されていない。フォトレジスト４２をマスクにゲート絶縁膜２６を除去する。このとき、例えばフッ素系のエッチングガスを用いることにより、窒化物半導体に対しゲート絶縁膜である窒化シリコン膜を選択的に除去することができる。
【００２７】
図３（ｂ）のように、フォトレジスト４２を剥離し、ゲート絶縁膜２６上に開口４６、４８を有するフォトレジスト５０を形成する。開口４６はＥモードＦＥＴのゲート領域に形成され、開口４８はＤモードＦＥＴのゲート領域に形成されている。
【００２８】
図３（ｃ）のように、第１および第２ゲート電極２８および３０を蒸着法およびリフトオフ法により形成する。これにより、第１ゲート電極２８は、半導体層１９上に直接形成されショットキー接合を形成する。第２ゲート電極３０は、半導体層１９上にゲート絶縁膜２６を介し形成される。これにより、ＤモードＦＥＴは、ＭＩＳ（Metal Insulator Semiconductor）構造のＦＥＴとなる。なお、図３（ｃ）のように、ゲート絶縁膜２６を半導体層１９の保護膜として用いてもよい。
【００２９】
実施例１によれば、図３（ａ）のように、ゲート絶縁膜２６を窒化物半導体に対し選択的に除去できるため、製造ばらつきが少ないＥモードＦＥＴおよびＤモードＦＥＴを提供できる。よって、エンハンスメントモードＦＥＴおよびデプリーションモードＦＥＴを容易に集積化することができる。
【実施例２】
【００３０】
実施例２は実施例１をスイッチ回路に適用した例である。図４は、実施例１に係る半導体装置を用いたインバータ回路の回路図である。図４のように、実施例１に係るＥモードＦＥＴ６０のソースが接地され、ゲートが入力端子Ｉｎに接続され、ドレインがノードＮ１に接続されている。実施例１に係るＤモードＦＥＴ６２のソースがノードＮ１に接続され、ゲートがノードＮ１に接続され、ドレインが電源ＶＤＤに接続されている。ノードＮ１は出力端子Ｏｕｔに接続されている。図４のように、ＥモードＦＥＴ６０とＤモードＦＥＴを用いＤＣＦＬ（Drain Coupled FET Logic）回路を形成することができる。
【００３１】
図５は、実施例２に係るスイッチ回路を示す回路図である。図５のように、スイッチ回路１００は、インバータ回路７０、スイッチＳＷ１およびＳＷ２を有している。スイッチＳＷ１は複数の実施例１に係るＤモードＦＥＴ６４が直列に接続されている。一端のＦＥＴ６４のソースまたはドレインは入力端子Ｉｎに接続される。他端のＦＥＴ６４のソースまたはドレインは出力端子Ｏｕｔ１に接続される。スイッチＳＷ２は複数の実施例１に係るＤモードＦＥＴ６６が直列に接続されている。一端のＦＥＴ６６のソースまたはドレインは入力端子Ｉｎに接続される。他端のＦＥＴ６６のソースまたはドレインは出力端子Ｏｕｔ２に接続される。インバータ回路７０の入力は制御端子Ｃｏｎｔに接続されている。制御端子Ｃｏｎｔの信号は、スイッチＳＷ１を構成するＦＥＴ６４のゲートに抵抗Ｒ１を介し接続されている。インバータ回路７０の出力は、スイッチＳＷ２を構成するＦＥＴ６６のゲートに抵抗Ｒ２を介し接続されている。
【００３２】
以上の構成により、制御端子Ｃｏｎｔにハイが入力すると、スイッチＳＷ１はオンし、スイッチＳＷ２はオフする。制御端子Ｃｏｎｔにローが入力すると、スイッチＳＷ１はオフし、スイッチＳＷ２はオンする。このように、窒化物半導体を用いたＥモードＦＥＴ６０とＤモードＦＥＴ６２とを有するインバータ回路７０をスイッチＳＷ１およびＳＷ２と同じ基板に集積化することができる。
【００３３】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００３４】
１０        基板
１４        チャネル層
１６        電子供給層
１８        キャップ層
２６        ゲート絶縁膜
２８        第１ゲート電極
３０        第２ゲート電極
【図１】
2012028705.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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