(57)【要約】【課題】サブＡ／Ｄコンバータで用いられるコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることのできるパイプライン型Ａ／Ｄコンバータを提供する。【解決手段】縦列接続されたステージのうち、少なくとも１つのステージにおいて、１回のサンプル動作に対して、ホールド動作を複数回行う。これにより、サブＡ／Ｄコンバータ２２ａ，２２ｂのコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることができる。【選択図】図４
2012029037.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号を入力してディジタル信号に変換すると共に、当該ディジタル信号に応じたアナログ信号を出力するように縦列に接続された複数のステージと、
前記ステージから出力された前記ディジタル信号を合成して、複数桁のディジタル信号を演算する演算手段と、
前記ステージに入力されたアナログ信号をサンプルおよびホールドするように動作を制御する制御手段と、
を備え、
複数の前記ステージのうち少なくとも１つの特殊ステージは、
自ステージに入力されたアナログ信号をサンプルおよびホールドするサンプルホールド手段と、
自ステージに入力されたアナログ信号をディジタル信号に変換する第１のＡ／Ｄ変換手段と、
前記第１のＡ／Ｄ変換手段によって変換されたディジタル信号に応じたアナログ信号をディジタル信号に変換する第２のＡ／Ｄ変換手段と、
前記第１のＡ／Ｄ変換手段によって変換されたディジタル信号と、前記第２のＡ／Ｄ変換手段によって変換されたディジタル信号とに応じたアナログ信号を出力するＤ／Ａ変換手段と、
前記Ｄ／Ａ変換手段から出力されたアナログ信号を増幅する信号増幅手段と、
を備え、
前記制御手段は、
前記特殊ステージでは１回のサンプル動作に対して複数回のホールド動作を行い、他の通常ステージでは１回のサンプル動作に対して１回のホールド動作を行うように、各ステージの動作を制御することを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項２】
前記制御手段は、
前記特殊ステージの最後のホールド動作によって出力されたアナログ信号を、次ステージの入力信号としてサンプルするように動作を制御することを特徴とする請求項１記載のパイプライン型Ａ／Ｄコンバータ。
【請求項３】
前記第１のＡ／Ｄ変換手段は、
自ステージに入力されたアナログ信号の電圧レベルと、基準電圧の電圧レベルとの比較を行い、当該比較結果によりディジタル信号を決定し、
前記第２のＡ／Ｄ変換手段は、
前記第１のＡ／Ｄ変換手段によって変換されたディジタル信号に応じたアナログ信号の電圧レベルと、前記基準電圧の電圧レベルとの比較を行い、当該比較結果によりディジタル信号を決定し、
前記演算手段は、
前記第１のＡ／Ｄ変換手段によって変換されたディジタル信号と、前記第２のＡ／Ｄ変換手段によって変換されたディジタル信号とを合成して、前記特殊ステージのディジタル信号を演算することを特徴とする請求項１または２に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項４】
前記演算手段は、
複数回比較を行うことで得られたディジタル信号に、演算係数を乗じて前記特殊ステージのディジタル信号を演算することを特徴とする請求項３に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項５】
前記通常ステージは、
自ステージに入力されたアナログ信号をサンプルおよびホールドするサンプルホールド手段と、
自ステージに入力されたアナログ信号をディジタル信号に変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段によって変換されたディジタル信号に応じたアナログ信号を出力するＤ／Ａ変換手段と、
前記Ｄ／Ａ変換手段から出力されたアナログ信号を増幅する信号増幅手段と、
を備えることを特徴とする請求項１〜４のいずれか１項に記載のパイプライン型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプライン型Ａ／Ｄコンバータに関し、特にステージで処理することができるレンジ幅を大きくすることのできるパイプライン型Ａ／Ｄコンバータに関する。
【背景技術】
【０００２】
ビデオカメラやオーディオ機器等、その内部でアナログ信号をディジタル信号に変換することが必要な電子機器は、多くのデータを高速かつ高精度に処理することが求められる。このような処理を行うことができるように、複数のＡ／Ｄコンバータを互いに縦列に多段で接続して構成することで、１クロックの間に複数のＡ／Ｄ変換処理を行うことのできるパイプライン型Ａ／Ｄコンバータが知られている。従来のパイプライン型Ａ／Ｄコンバータとしては、例えば、非特許文献１のパイプライン型Ａ／Ｄコンバータがある。
【０００３】
まず、図６を参照して、従来から使われている一般的なパイプライン型Ａ／Ｄコンバータ１００の構成を説明する。
図６に示すパイプライン型Ａ／Ｄコンバータ１００は、制御部１０１、縦列接続されたｋ個のステージ１０２−１〜１０２−ｎ、および演算回路１０３を備えて構成される。
制御部１０１は、内部で生成されるスイッチング素子制御信号φ０に合わせて、アナログ入力信号Ｖｉｎに対応する電荷をサンプルおよびホールドする動作を行うために、ステージ１０２−１〜１０２−ｋの内部の各スイッチング素子を電気的に接続状態または切断状態のいずれか一方に切り替えるためのスイッチング素子制御信号φ１，φ２を生成する。
【０００４】
スイッチング素子制御信号φ１は、スイッチング素子制御信号φ０がＨレベルになるとＨレベルになり、スイッチング素子制御信号φ０がＬレベルになるとＬレベルになる制御信号である。スイッチング素子制御信号φ２は、スイッチング素子制御信号φ０がＬレベルになるとＨレベルになり、スイッチング素子制御信号φ０がＨレベルになるとＬレベルになる制御信号である。
【０００５】
ステージ１０２−１〜１０２−ｎは、縦列接続され、各段に入力されるアナログ入力信号Ｖｉｎに基づいてＮ桁のディジタル出力信号Ｄｏｕｔのうちのｎ桁のディジタル出力信号ｄj（ｊ＝１，２，……，ｎ）を決定し、演算回路１０３に出力する。また、ステージ１０２−１〜１０２−ｎは、各段においてアナログ入力信号Ｖｉｎと、ディジタル出力信号ｄjのＤ／Ａ変換結果とから得られるアナログ出力信号Ｖｏｕｔを次段に出力する。
【０００６】
演算回路１０３は、ステージ１０２−１〜１０２−ｎから出力されたディジタル出力信号ｄ1〜ｄnを１つに合成して、Ｎ桁のディジタル出力信号Ｄｏｕｔを演算する。この演算回路１０３における演算方法は、以下の通りである。まず、ｄkの最上位桁とｄk-1の最下位桁とを２進法で加算する。次に、この結果に基づいて、ｄk-1の最上位桁とｄk-2の最下位桁とを、同じく２進法で加算する。以下、これを繰り返して、最後にｄ1の最下位ビットと、ｄ2の最上位ビットとを足し合わせる。このように、すべてのｄ1〜ｄnについて足し合わされた結果がディジタル出力信号Ｄｏｕｔになる。
【０００７】
パイプライン型Ａ／Ｄコンバータに入力されたアナログ信号は、縦列に接続された複数のステージ１０２−１、１０２−２、１０２−３、……、１０２−ｎでＡ／Ｄ変換されて、ディジタル信号に変換される。
なお、ステージ１０２−１〜１０２−ｋは実質同一の素子を有して構成される同じ回路であるため、図７を参照して、ステージ１０２−１の回路構成を説明する。
【０００８】
図７に示すステージ１０２−１は、サンプルホールド回路（以下、Ｓ／Ｈ回路とする。）１２１、サブＡ／Ｄコンバータ回路１２２、サブＤ／Ａコンバータ回路１２３、および演算増幅器１２４を備えて構成される。
Ｓ／Ｈ回路１２１は、入力されたアナログ入力信号Ｖｉｎをサンプルおよびホールドする。
【０００９】
サブＡ／Ｄコンバータ回路１２２は、入力されたアナログ入力信号Ｖｉｎをディジタル出力信号ｄjに変換する。
サブＤ／Ａコンバータ回路１２３は、サブＡ／Ｄコンバータ回路１２２から出力されたディジタル出力信号ｄjをアナログ信号に変換する。
演算増幅器１２４は、アナログ入力信号Ｖｉｎから、ディジタル出力信号ｄjに応じて決まる基準電圧を加減算した信号を増幅する。
【００１０】
このステージ１０２−１では、入力されたアナログ入力信号Ｖｉｎに所定のゲインをかけ、サブＡ／Ｄコンバータ１２３の出力に応じて決まる基準電圧を加減算するといった信号処理が行われ、処理結果が次のステージに順番に送られていく。ステージは、通常、冗長性を持たせて構成されており、出力レンジが１．５ビットである１．５ビットタイプ、２．５ビットである２．５ビットタイプ、３．５ビットである３．５ビットタイプが多く用いられている。
【００１１】
まず、図８を参照して、１．５ビットタイプのサブＡ／Ｄコンバータ回路１２２の回路構成を説明する。
図８に示すサブＡ／Ｄコンバータ回路１２２は、抵抗素子１３１ａ〜１３１ｈ、コンパレータ１３２ａ，１３２ｂおよびデコーダ１３３を備えて構成される。
抵抗素子１３１ａ〜１３１ｈは、基準電圧ＶＲＰ，ＶＲＮとの間に接続され、電圧降下によって、基準電圧＋Ｖｒｅｆ／４および−Ｖｒｅｆ／４を生成する。
【００１２】
コンパレータ１３２ａ，１３２ｂは、アナログ入力信号Ｖｉｎと＋Ｖｒｅｆ／４との比較、アナログ入力信号Ｖｉｎと−Ｖｒｅｆ／４との比較を行う。
デコーダ１３３は、コンパレータ１３２ａ，１３２ｂの２つの比較結果を入力し、デコードする。デコーダ１３３は、ディジタル出力信号Ｄｏｕｔとして、「００」、「０１」、「１０」の３値のうちいずれか１つの値を出力する。このデコーダ１３３は、Ｖｉｎ≧＋Ｖｒｅｆ／４の時、ディジタル出力信号Ｄｏｕｔ＝１０を出力する。また、デコーダ１３３は、−Ｖｒｅｆ／４＜Ｖｉｎ＜＋Ｖｒｅｆ／４の時、ディジタル出力信号Ｄｏｕｔ＝０１を出力する。また、デコーダ１３３は、Ｖｉｎ≦−Ｖｒｅｆ／４の時、ディジタル出力信号Ｄｏｕｔ＝００を出力する。
【００１３】
続いて、図９は、１．５ビットタイプのステージ１０２−１の主要回路部の回路構成を説明する。
図９に示すステージ１０２−１は、図示したようにＳ／Ｈ回路１２１、サブＡ／Ｄコンバータ回路１２２、サブＤ／Ａコンバータ回路１２３および演算増幅器１２４を備えて構成される。
Ｓ／Ｈ回路１２１は、サンプリング用スイッチング素子ＳＷ１〜ＳＷ５およびサンプリング用キャパシタＣｆ，Ｃｓを備えて構成される。
サンプリング用スイッチング素子ＳＷ１〜ＳＷ５は、スイッチング素子制御信号φ１，φ２の電圧レベルに応じて、電気的に接続状態または切断状態のいずれか一方に切り替える。
【００１４】
サンプリング用キャパシタＣｆ，Ｃｓは、入力されたアナログ入力信号Ｖｉｎに対応する電荷を蓄積する。
サブＤ／Ａコンバータ回路１２３は、基準電圧選択用スイッチング素子ＳＷ６〜ＳＷ８を備えて構成される。
基準電圧選択用スイッチング素子ＳＷ６〜ＳＷ８は、サブＡ／Ｄコンバータ１２２の出力であるディジタル出力信号ｄ1に応じて、いずれか１つのみが接続状態になり、その他が切断状態になる。この基準電圧選択用スイッチング素子ＳＷ６〜ＳＷ８の切り替えは次のように行われる。Ｖｉｎ≧＋Ｖｒｅｆ／４、つまりＤｏｕｔ＝１０の時、基準電圧選択用スイッチング素子ＳＷ６のみが接続状態になる。−Ｖｒｅｆ／４＜Ｖｉｎ＜＋Ｖｒｅｆ／４、つまりＤｏｕｔ＝０１の時、基準電圧選択用スイッチング素子ＳＷ７のみに接続状態になる。Ｖｉｎ≦−Ｖｒｅｆ／４、つまりＤｏｕｔ＝００の時、基準電圧選択用スイッチング素子ＳＷ８のみが接続状態になる。
【００１５】
演算増幅器１２４は、正転入力（＋）端子が信号のグランドに接続され、反転入力（−）端子がサンプリング用キャパシタＣｆ，Ｃｓの出力端子に接続され、２つの入力信号の差電圧を増幅する。
そして、１．５ビットタイプのステージ１０２−１は、サンプル動作とホールド動作とを交互に繰り返しながら動作する。
【００１６】
次に、図１０を参照して、一般的なパイプライン型Ａ／Ｄコンバータのステージの動作を説明する。
図１０に示すように、各ステージは、スイッチング素子制御信号φ０に同期してサンプル動作とホールド動作とを繰り返す。そして、制御部１０１は、自ステージにおけるホールド動作による出力が、次ステージのサンプル動作でサンプルされることで、信号が縦列に接続された各ステージを伝播していくように動作を制御する。
【００１７】
まず、スイッチング素子制御信号φ１がＨレベルになり、スイッチング素子制御信号φ２がＬレベルになると、サンプル動作フェーズになる。サンプル動作フェーズでは、サンプリング用スイッチング素子ＳＷ１〜ＳＷ３が接続状態になり、サンプリング用スイッチング素子ＳＷ４，ＳＷ５が切断状態になる。これにより、アナログ入力信号Ｖｉｎの電荷がサンプリング用キャパシタＣｆ，Ｃｓに蓄えられる。同時に、サブＡ／Ｄコンバータ１２２では、アナログ入力信号Ｖｉｎと基準信号が比較されアナログ入力信号Ｖｉｎに応じたディジタル出力信号Ｄjが出力される。
【００１８】
次に、スイッチング素子制御信号φ１がＬレベルになり、スイッチング素子制御信号φ２がＨレベルになると、ホールド動作フェーズになる。ホールド動作フェーズでは、サンプリング用スイッチング素子ＳＷ１〜ＳＷ３が切断状態になり、サンプリング用スイッチング素子ＳＷ４，ＳＷ５を接続状態になる。
【００１９】
以上のサンプル動作とホールド動作とを繰り返すことにより、サンプル時に蓄えられる電荷Ｑｓと、ホールド時に蓄えられる電荷Ｑｈは、
Ｑｓ＝Ｖｉｎ×（Ｃｆ＋Ｃｓ）    ……（１−１）
Ｑｈ＝Ｃｆ×Ｖｏｕｔ＋Ｃｓ×Ｖｒｅｆ    ……（１−２）
となる。また、上記式は、電荷保存則により、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓ）／Ｃｆ−（Ｃｓ／Ｃｆ）×Ｖｒｅｆ    ……（１−３）
のように展開することができる。また、上記式より、ステージ１０２−１のアナログ出力信号Ｖｏｕｔは、Ｖｉｎ≧＋Ｖｒｅｆ／４の時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓ）／Ｃｆ−（Ｃｓ／Ｃｆ）×Ｖｒｅｆ    ……（１−４）
となる。また、−Ｖｒｅｆ／４＜Ｖｉｎ＜＋Ｖｒｅｆ／４の時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓ）／Ｃｆ    ……（１−５）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓ）／Ｃｆ＋（Ｃｓ／Ｃｆ）×Ｖｒｅｆ    ……（１−６）
となる。
【００２０】
特に、Ｃｆ＝Ｃｓである理想的な回路状態では、Ｖｉｎ≧＋Ｖｒｅｆ／４、Ｄｏｕｔ＝１０の時、
Ｖｏｕｔ＝２×Ｖｉｎ−Ｖｒｅｆ    ……（１−７）
となる。また、−Ｖｒｅｆ／４＜Ｖｉｎ＜＋Ｖｒｅｆ／４、つまりＤｏｕｔ＝０１の時、
Ｖｏｕｔ＝２×Ｖｉｎ    ……（１−８）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４、つまりＤｏｕｔ＝００の時、
Ｖｏｕｔ＝２×Ｖｉｎ＋Ｖｒｅｆ    ……（１−９）
となる。
【００２１】
前述の通り、ステージは、特にＣｓ＝Ｃｆである時に、入力されたアナログ入力信号Ｖｉｎを２倍し、入力されたアナログ入力信号Ｖｉｎの電圧レベルに応じて、ディジタル出力信号Ｄｏｕｔを出力する。同時に、ディジタル出力信号Ｄｏｕｔに応じて２倍したアナログ入力信号Ｖｉｎを出力するか、アナログ入力信号Ｖｉｎに基準電圧を加減算して出力するといった動作を行う。さらに、ステージで処理することができるレンジ幅を大きくするには、例えば２．５ビットタイプや３．５ビットタイプのステージを用いる。
【００２２】
次に、図１１を参照して、２．５ビットタイプのステージ１４０−１の回路構成を説明する。
図１１に示すステージ１４０−１は、図７に示した１．５ビットタイプのステージ１０２−１と同様の回路部を備えて構成される。但し、ステージ１４０−１は、Ｓ／Ｈ回路１４１、サブＡ／Ｄコンバータ回路１４２およびサブＤ／Ａコンバータ回路１４３の回路構成が、Ｓ／Ｈ回路１２１、サブＡ／Ｄコンバータ回路１２２およびサブＤ／Ａコンバータ回路１２３の内部の回路構成と異なる。
【００２３】
次に、図１２を参照して、２．５ビットタイプのサブＡ／Ｄコンバータ回路１４２の回路構成を説明する。
図１２に示すサブＡ／Ｄコンバータ回路１４２においても、図８に示した１．５ビットタイプのサブＡ／Ｄコンバータ回路１２２と同様に、抵抗素子、コンパレータおよびデコーダを備えて構成される。
但し、２．５ビットタイプのサブＡ／Ｄコンバータ回路１４２は、図８に示したサブＡ／Ｄコンバータ回路１２２よりも８つ多くの抵抗素子１８１ａ〜１８１ｐと、４つ多くのコンパレータ１８２ａ〜１８２ｆを備えて構成される。
【００２４】
２．５ビットタイプのサブＡ／Ｄコンバータ回路１４２の場合、抵抗素子１８１ａ〜１８１ｐは、電圧降下によって、＋５／８×Ｖｒｅｆ、＋３／８×Ｖｒｅｆ、＋Ｖｒｅｆ／８、−Ｖｒｅｆ／８、−３／８×Ｖｒｅｆおよび−５／８×Ｖｒｅｆの６つの基準電圧を生成する。
コンパレータ１８２ａ〜１８２ｆは、アナログ入力信号Ｖｉｎと＋５／８×Ｖｒｅｆとの比較、入力信号と＋３／８×Ｖｒｅｆとの比較、アナログ入力信号Ｖｉｎと＋Ｖｒｅｆ／８との比較、アナログ入力信号Ｖｉｎと−Ｖｒｅｆ／８との比較、アナログ入力信号Ｖｉｎと−３／８×Ｖｒｅｆとの比較、アナログ入力信号Ｖｉｎと−５／８×Ｖｒｅｆとの比較を行う。
【００２５】
デコーダ１８３は、コンパレータ１８２ａ〜１８２ｆの６つの比較結果を入力し、デコードする。デコーダ１８３は、ディジタル出力信号Ｄｏｕｔとして、「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」の７値のうちいずれか１つの値を出力する。デコーダ１８３は、Ｖｉｎ≧＋５／８×Ｖｒｅｆの時、ディジタル出力信号Ｄｏｕｔ＝１１０を出力する。また、デコーダ１８３は、＋５／８×Ｖｒｅｆ＞Ｖｉｎ＞＋３／８×Ｖｒｅｆの時、ディジタル出力信号Ｄｏｕｔ＝１０１を出力する。また、デコーダ１８３は、＋３／８×Ｖｒｅｆ≧Ｖｉｎ≧＋Ｖｒｅｆ／８の時、ディジタル出力信号Ｄｏｕｔ＝１００を出力する。また、デコーダ１８３は、＋Ｖｒｅｆ／８＞Ｖｉｎ＞−Ｖｒｅｆ／８の時、ディジタル出力信号Ｄｏｕｔ＝０１１を出力する。また、デコーダ１８３は、−Ｖｒｅｆ／８≧Ｖｉｎ≧−３／８×Ｖｒｅｆの時、ディジタル出力信号Ｄｏｕｔ＝０１０を出力する。また、デコーダ１８３は、−３／８×Ｖｒｅｆ＞Ｖｉｎ＞−５／８×Ｖｒｅｆの時、ディジタル出力信号Ｄｏｕｔ＝００１を出力する。また、デコーダ１８３は、−５／８×Ｖｒｅｆ≧Ｖｉｎの時、ディジタル出力信号Ｄｏｕｔ＝０００を出力する。
【００２６】
続いて、図１３は、２．５ビットタイプのステージ１４０−１の主要回路部の回路構成を説明する。
図９に示すステージ１４０−１は、図示したようにＳ／Ｈ回路１４１、サブＡ／Ｄコンバータ回路１４２、サブＤ／Ａコンバータ回路１４３および演算増幅器１２４を備えて構成される。
Ｓ／Ｈ回路１４１は、サンプリング用スイッチング素子ＳＷ１〜ＳＷ４，ＳＷ５ａ〜ＳＷ５ｃおよびサンプリング用キャパシタＣｆ，Ｃｓａ〜Ｃｓｃを備えて構成される。Ｓ／Ｈ回路１４１では、Ｓ／Ｈ回路１２１のサンプリング用スイッチング素子ＳＷ５が３組のサンプリング用スイッチング素子ＳＷ５ａ〜ＳＷ５ｃに分かれており、サンプリング用キャパシタＣｓが３組のサンプリング用キャパシタＣｓａ〜Ｃｓｃに分かれている。
【００２７】
サブＤ／Ａコンバータ回路１４３は、基準電圧選択用スイッチング素子ＳＷ６ａ〜ＳＷ６ｃ，ＳＷ７ａ〜ＳＷ７ｃ，ＳＷ８ａ〜ＳＷ８ｃを備えて構成される。サブＤ／Ａコンバータ回路１４３では、基準電圧選択用スイッチング素子ＳＷ６〜ＳＷ８が、３組の基準電圧選択用スイッチング素子ＳＷ６ａ〜ＳＷ６ｃ，ＳＷ７ａ〜ＳＷ７ｃ，ＳＷ８ａ〜ＳＷ８ｃに分かれている。
【００２８】
基準電圧選択用スイッチング素子ＳＷ６ａ〜ＳＷ６ｃ，ＳＷ７ａ〜ＳＷ７ｃ，ＳＷ８ａ〜ＳＷ８ｃの切り替えは次のように行われる。Ｖｉｎ≧＋５／８×Ｖｒｅｆの時、Ｄｏｕｔ＝１１０で基準電圧選択用スイッチング素子ＳＷ６ａ，ＳＷ７ａ，ＳＷ８ａだけが接続状態になる。また、＋５／８×Ｖｒｅｆ＞Ｖｉｎ＞＋３／８×Ｖｒｅｆの時、Ｄｏｕｔ＝１０１で基準電圧選択用スイッチング素子ＳＷ６ａ，ＳＷ７ａ，ＳＷ８ｂだけが接続状態になる。また、＋３／８×Ｖｒｅｆ≧Ｖｉｎ≧＋Ｖｒｅｆ／８の時、Ｄｏｕｔ＝１００で基準電圧選択用スイッチング素子ＳＷ６ａ，ＳＷ７ｂ，ＳＷ８ｂだけが接続状態になる。また、＋Ｖｒｅｆ／８＞Ｖｉｎ＞−Ｖｒｅｆ／８の時、Ｄｏｕｔ＝０１１で基準電圧選択用スイッチング素子ＳＷ６ｂ，ＳＷ７ｂ，ＳＷ８ｂだけが接続状態になる。また、−Ｖｒｅｆ／８≧Ｖｉｎ≧−３／８×Ｖｒｅｆの時、Ｄｏｕｔ＝０１０で基準電圧選択用スイッチング素子ＳＷ６ｃ，ＳＷ７ｂ，ＳＷ８ｂだけが接続状態になる。また、−３／８×Ｖｒｅｆ＞Ｖｉｎ＞−５／８×Ｖｒｅｆの時、Ｄｏｕｔ＝００１で基準電圧選択用スイッチング素子ＳＷ６ｃ，ＳＷ７ｃ，ＳＷ８ｂだけが接続状態になる。また、−５／８×Ｖｒｅｆ≧Ｖｉｎの時、Ｄｏｕｔ＝０００で基準電圧選択用スイッチング素子ＳＷ６ｃ，ＳＷ７ｃ，ＳＷ８ｃだけが接続状態になる。
【００２９】
そして、２．５ビットタイプのステージ１４０−１においても、１．５ビットタイプのステージ１０２−１と同様に、サンプル動作とホールド動作とを交互に繰り返しながら動作する。
まず、サンプルフェーズで、サンプリング用スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３ａ〜ＳＷ３ｃが接続状態になり、サンプリング用スイッチング素子ＳＷ４，ＳＷ５ａ〜ＳＷ５ｃが切断状態になる。これにより、アナログ入力信号Ｖｉｎに対応する電荷がサンプリング用キャパシタＣｆ，Ｃｓａ〜Ｃｓｃに蓄えられる。同時に、サブＡ／Ｄコンバータ１４２では、アナログ入力信号Ｖｉｎと基準信号とが比較され、アナログ入力信号Ｖｉｎに応じたディジタル出力信号Ｄjが出力される。
【００３０】
次に、ホールド動作フェーズで、サンプリング用スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３ａ〜ＳＷ３ｃが切断状態になり、サンプリング用スイッチング素子ＳＷ４，ＳＷ５ａ〜ＳＷ５ｃが接続状態になる。
以上のサンプル動作およびホールドにより、サンプル時に蓄えられる電荷Ｑｓと、ホールド時Ｑｈに蓄えられる電荷は次の通りである。
Ｑｓ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）    ……（２−１）
Ｑｈ＝Ｃｆ×Ｖｏｕｔ＋（Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）×Ｖｒｅｆ    ……（２−２）
となる。また、上記式は、電荷保存則により
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ−（Ｃｓａ／Ｃｆ）×Ｖｒｅｆ−（Ｃｓｂ／Ｃｆ）×Ｖｒｅｆ−（Ｃｓｃ／Ｃｆ）×Ｖｒｅｆ    ……（２−３）
のように展開することができる。また、上記式より、ステージ１４０−１のアナログ出力信号Ｖｏｕｔは、Ｖｉｎ≧＋５／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ−（Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ×Ｖｒｅｆ    ……（２−４）
となる。また、＋５／８×Ｖｒｅｆ＞Ｖｉｎ＞＋３／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ−（Ｃｓａ＋Ｃｓｂ）／Ｃｆ×Ｖｒｅｆ    ……（２−５）
となる。また、＋３／８×Ｖｒｅｆ≧Ｖｉｎ≧＋Ｖｒｅｆ／８の時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ−Ｃｓａ／Ｃｆ×Ｖｒｅｆ    ……（２−６）
となる。また、＋Ｖｒｅｆ／８＞Ｖｉｎ＞−Ｖｒｅｆ／８の時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ    ……（２−７）
となる。また、−Ｖｒｅｆ／８≧Ｖｉｎ≧−３／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ＋Ｃｓａ／Ｃｆ×Ｖｒｅｆ    ……（２−８）
となる。また、−３／８×Ｖｒｅｆ＞Ｖｉｎ＞−５／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ＋（Ｃｓａ＋Ｃｓｂ）／Ｃｆ×Ｖｒｅｆ    ……（２−９）
となる。また、Ｖｉｎ≦−５／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ＋（Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ×Ｖｒｅｆ    ……（２−１０）
となる。
【００３１】
特に、Ｃｆ＝Ｃｓａ＝Ｃｓｂ＝Ｃｓｃである理想的な回路状態では、Ｖｉｎ≧＋５／８×Ｖｒｅｆ、つまりＤｏｕｔ＝１１０の時、
Ｖｏｕｔ＝４×Ｖｉｎ−３×Ｖｒｅｆ    ……（２−１１）
となる。また、＋５／８×Ｖｒｅｆ＞Ｖｉｎ＞＋３／８×Ｖｒｅｆ、つまりＤｏｕｔ＝１０１の時、
Ｖｏｕｔ＝４×Ｖｉｎ−２×Ｖｒｅｆ    ……（２−１２）
となる。また、＋３／８×Ｖｒｅｆ≧Ｖｉｎ≧＋Ｖｒｅｆ／８、つまりＤｏｕｔ＝１００の時、
Ｖｏｕｔ＝４×Ｖｉｎ−Ｖｒｅｆ    ……（２−１３）
となる。また、＋Ｖｒｅｆ／８＞Ｖｉｎ＞−Ｖｒｅｆ／８、つまりＤｏｕｔ＝０１１の時、
Ｖｏｕｔ＝４×Ｖｉｎ    ……（２−１４）
となる。また、−Ｖｒｅｆ／８≧Ｖｉｎ≧−３／８×Ｖｒｅｆ、つまりＤｏｕｔ＝０１０の時、
Ｖｏｕｔ＝４×Ｖｉｎ＋Ｖｒｅｆ    ……（２−１５）
となる。また、−３／８×Ｖｒｅｆ＞Ｖｉｎ＞−５／８×Ｖｒｅｆ、つまりＤｏｕｔ＝００１の時、
Ｖｏｕｔ＝４×Ｖｉｎ＋２×Ｖｒｅｆ    ……（２−１６）
となる。また、Ｖｉｎ≦−５／８×Ｖｒｅｆ、つまりＤｏｕｔ＝０００の時、
Ｖｏｕｔ＝４×Ｖｉｎ＋３×Ｖｒｅｆ    ……（２−１７）
となる。
【００３２】
前述の通り、ステージは、特にＣｆ＝Ｃｓａ＝Ｃｓｂ＝Ｃｓｃである時に、入力されたアナログ入力信号Ｖｉｎを４倍し、入力されたアナログ入力信号Ｖｉｎの電圧レベルに応じて、ディジタル出力信号Ｄｏｕｔを出力する。同時に、ディジタル出力信号Ｄｏｕｔに応じて４倍したアナログ入力信号Ｖｉｎを出力するか、アナログ入力信号Ｖｉｎにｎ倍した基準電圧を加減算して出力するといった動作を行う。
【先行技術文献】
【非特許文献】
【００３３】
【非特許文献１】ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ．Ｖｏｌ．３２．Ｎｏ３．Ｍａｒｃｈ  １９９７．Ｐ３１２〜Ｐ３２０
【発明の概要】
【発明が解決しようとする課題】
【００３４】
一般的に、ステージで処理することができるレンジ幅を大きくすると、パイプライン型Ａ／Ｄコンバータ全体におけるステージ数を減らすことができる。このため、パイプライン型Ａ／Ｄコンバータ全体の消費電力等を抑えることができる。同時に、ステージのゲインが大きくなるため、ステージ出力からの入力換算値を小さくすることができる。このため、パイプライン型Ａ／Ｄコンバータのリニアリティ等の諸特性を向上させることができる。
【００３５】
その反面、例えばステージの回路構成が複雑になる。前述したレンジ幅が１．５ビットから２．５ビットに大きくなることによって、ステージを構成するキャパシタとスイッチング素子の数が増加する。また、サブＡ／Ｄコンバータにおいては、コンパレータの数が増加する。特に、サブＡ／Ｄコンバータ回路におけるコンパレータの数が増加すると、コンパレータに要求されるオフセット精度を上げる必要がある。
【００３６】
例えば、図８に示した１．５ビットタイプのサブＡ／Ｄコンバータでは、隣り合うコンパレータ間の基準電圧差はＶＲＥＦ／２である。これに対して、図１２に示した２．５ビットタイプのサブＡ／Ｄコンバータでは、隣り合うコンパレータ間の基準電圧差はＶＲＥＦ／４である。従って、例えばオフセット特性に関して言えば、２．５ビットタイプのコンパレータは、１．５ビットタイプのコンパレータの半分に抑える必要がある。さらに、レンジ幅を大きくした場合、さらにオフセット特性を小さく抑えなければならない。
そこで、本発明は、上記の課題に鑑み、サブＡ／Ｄコンバータで用いられるコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることのできるパイプライン型Ａ／Ｄコンバータを提供することを目的とする。
【課題を解決するための手段】
【００３７】
本発明に係るパイプライン型Ａ／Ｄコンバータは、上記の目的を達成するために、次のように構成される。
本発明に係る第１のパイプライン型Ａ／Ｄコンバータは、アナログ信号を入力してディジタル信号に変換すると共に、当該ディジタル信号に応じたアナログ信号を出力するように縦列に接続された複数のステージと、前記ステージから出力された前記ディジタル信号を合成して、複数桁のディジタル信号を演算する演算手段と、前記ステージに入力されたアナログ信号をサンプルおよびホールドするように動作を制御する制御手段と、を備え、複数の前記ステージのうち少なくとも１つの特殊ステージは、自ステージに入力されたアナログ信号をサンプルおよびホールドするサンプルホールド手段と、自ステージに入力されたアナログ信号をディジタル信号に変換する第１のＡ／Ｄ変換手段と、前記第１のＡ／Ｄ変換手段によって変換されたディジタル信号に応じたアナログ信号をディジタル信号に変換する第２のＡ／Ｄ変換手段と、前記第１のＡ／Ｄ変換手段によって変換されたディジタル信号と、前記第２のＡ／Ｄ変換手段によって変換されたディジタル信号とに応じたアナログ信号を出力するＤ／Ａ変換手段と、前記Ｄ／Ａ変換手段から出力されたアナログ信号を増幅する信号増幅手段と、を備え、前記制御手段は、前記特殊ステージでは１回のサンプル動作に対して複数回のホールド動作を行い、他の通常ステージでは１回のサンプル動作に対して１回のホールド動作を行うように、各ステージの動作を制御することを特徴とする。
【００３８】
上記のパイプライン型Ａ／Ｄコンバータによれば、制御手段が、縦列接続された少なくとも１つのステージにおいて、１回のサンプリングに対して、ホールド動作を複数回行うように動作を制御する。１つのステージで、ホールド動作を複数回行うことで、レンジ幅を大きくしたステージと実質同様の動作が行えるようになっている。このため、サブＡ／Ｄコンバータのコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることが可能となる。
【００３９】
本発明に係る第２のパイプライン型Ａ／Ｄコンバータは、前記制御手段は、前記特殊ステージの最後のホールド動作によって出力されたアナログ信号を、次ステージの入力信号としてサンプルするように動作を制御することを特徴とする。
上記のパイプライン型Ａ／Ｄコンバータによれば、制御手段が、特殊ステージの最後のホールド動作によって出力されるアナログ信号を、次ステージの入力信号としてサンプルするように動作を制御する。これにより、初段のステージから最終段のステージの１つ前のステージのうちの任意の１つのステージだけの回路構成を変え、他のステージは通常の回路構成のままで、ステージで処理することができるレンジ幅を大きくすることが可能となる。
【００４０】
本発明に係る第３のパイプライン型Ａ／Ｄコンバータは、前記第１のＡ／Ｄ変換手段は、自ステージに入力されたアナログ信号の電圧レベルと、基準電圧の電圧レベルとの比較を行い、当該比較結果によりディジタル信号を決定し、前記第２のＡ／Ｄ変換手段は、前記第１のＡ／Ｄ変換手段によって変換されたディジタル信号に応じたアナログ信号の電圧レベルと、前記基準電圧の電圧レベルとの比較を行い、当該比較結果によりディジタル信号を決定し、前記演算手段は、前記第１のＡ／Ｄ変換手段によって変換されたディジタル信号と、前記第２のＡ／Ｄ変換手段によって変換されたディジタル信号とを合成して、前記特殊ステージのディジタル信号を演算することを特徴とする。
【００４１】
上記のパイプライン型Ａ／Ｄコンバータによれば、演算手段が、まず、ステージに入力されたアナログ信号の電圧レベルと基準電圧の電圧レベルとの比較を行うことで、ステージに入力されたアナログ信号の電圧レベルに応じたディジタル信号を得る。続いて、演算手段が、ステージから出力されたアナログ信号の電圧レベルと基準電圧の電圧レベルとの比較を行うことで、前記ステージから出力されたアナログ信号の電圧レベルに応じたディジタル信号を得る。このようにして、サンプル動作は１回だけしか行わないが、ホールド動作を複数回行い、その度複数のディジタル信号を得る。最後に、演算手段が、ホールド動作によって得られた複数のディジタル信号と、他のステージから得られたディジタル信号とを合成して複数桁のディジタル信号を演算することが可能となる。
【００４２】
本発明に係る第４のパイプライン型Ａ／Ｄコンバータは、前記演算手段は、複数回比較を行うことで得られたディジタル信号に、演算係数を乗じて前記特殊ステージのディジタル信号を演算することを特徴とする。
上記のパイプライン型Ａ／Ｄコンバータによれば、演算手段が、複数回比較を行うことで得られたディジタル信号に演算係数を乗じて複数桁のディジタル信号を演算する。これにより、１回のサンプル動作に対して、複数回のホールド動作によって得られた複数のディジタル信号を１つにまとめることが可能となる。
【００４３】
本発明に係る第５のパイプライン型Ａ／Ｄコンバータは、前記通常ステージは、自ステージに入力されたアナログ信号をサンプルおよびホールドするサンプルホールド手段と、自ステージに入力されたアナログ信号をディジタル信号に変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段によって変換されたディジタル信号に応じたアナログ信号を出力するＤ／Ａ変換手段と、前記Ｄ／Ａ変換手段から出力されたアナログ信号を増幅する信号増幅手段と、を備えることを特徴とする。
【００４４】
上記のパイプライン型Ａ／Ｄコンバータによれば、通常ステージは、サンプルホールド手段、Ａ／Ｄ変換手段、Ｄ／Ａ変換手段および信号増幅手段によって、アナログ信号を入力してディジタル信号に変換すると共に、そのディジタル信号に応じたアナログ信号を出力する。特殊ステージ以外の通常ステージは、従来と同様の回路構成で、Ａ／Ｄ変換を行うことが可能となる。
【発明の効果】
【００４５】
第１のパイプライン型Ａ／Ｄコンバータによれば、サブＡ／Ｄコンバータのコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることができる。
また、第２のパイプライン型Ａ／Ｄコンバータによれば、１つのステージで、ホールド動作を複数回行い、レンジ幅を大きくしたステージと実質同様の動作を行うようになっていることにより、サブＡ／Ｄコンバータのコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることができる。
【００４６】
また、第３のパイプライン型Ａ／Ｄコンバータによれば、複数回比較を行うことで得られたディジタル信号に演算係数を乗じて前記複数桁のディジタル信号を演算することで、１回のサンプル動作に対して、複数回のホールド動作によって得られた複数のディジタル信号を１つにまとめることができる。ステージは、１回のサンプル動作に対して、複数回のホールド動作が行えるような構成であるが、従来のレンジ幅を大きくしたステージと同様に、＋ｎビットの冗長性を持たすことができる。
【図面の簡単な説明】
【００４７】
【図１】本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０の装置構成を示すブロック図である。
【図２】ステージ１２−１の回路構成を示すブロック図である。
【図３】サブＡ／Ｄコンバータ回路２２ａの回路構成を示すブロック図である。
【図４】ステージ１２−１の主要回路部の回路構成を示す回路図である。
【図５】パイプライン型Ａ／Ｄコンバータ１０のステージ１２−１の動作を示すタイミングチャートである。
【図６】従来の一般的なパイプライン型Ａ／Ｄコンバータ１００の構成を示すブロック図である。
【図７】ステージ１０２−２の回路構成を示す回路図である。
【図８】１．５ビットタイプのサブＡ／Ｄコンバータ回路１２２の回路構成を示す回路図である。
【図９】１．５ビットタイプのステージ１０２−１の主要回路部の回路構成を示す回路図である。
【図１０】一般的なパイプライン型Ａ／Ｄコンバータのステージの動作タイミングを示すタイミングチャートである。
【図１１】２．５ビットタイプのステージ１４０−１の回路構成を示す回路図である。
【図１２】２．５ビットタイプのサブＡ／Ｄコンバータ１４２の回路構成を示す回路図である。
【図１３】２．５ビットタイプのサブＡ／Ｄコンバータ１４２の回路構成を示す回路図である。
【発明を実施するための形態】
【００４８】
以下に、本発明の好適な実施形態を添付図面に基づいて説明する。なお、以下の説明において参照する各図では、他の図と同等の構成要素は同一の符号によって示す。
（パイプライン型Ａ／Ｄコンバータ１０の装置構成）
まず、図１を参照して、本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０の装置構成を説明する。
【００４９】
図１に示すパイプライン型Ａ／Ｄコンバータ１０は、図６に示したパイプライン型Ａ／Ｄコンバータ１００と同様に、制御部１０１、縦列接続されたｋ個のステージ１２−１，１０２−２〜１０２−ｎ、および演算回路１０３を備えて構成される。このパイプライン型Ａ／Ｄコンバータ１０においても、図６に示したパイプライン型Ａ／Ｄコンバータ１００と同様に、各ステージ１２−１、１０２−２〜１０２−ｎは、パイプライン型Ａ／Ｄコンバータ１０へ入力されるアナログ入力信号Ｖｉｎや前ステージからのアナログ出力信号Ｖｏｕｔjを受け、後段のステージに信号処理したアナログ出力信号Ｖｏｕｔjを出力する。
但し、パイプライン型Ａ／Ｄコンバータ１０は、演算回路１０３が３つのスイッチング素子制御信号φ１〜φ３を出力し、初段のステージ１２−１の回路構成および動作が、パイプライン型Ａ／Ｄコンバータ１００のステージ１０２−１と異なる。
【００５０】
（ステージ１２−１の回路構成）
次に、図２を参照して、ステージ１２−１の回路構成を説明する。
図２に示すステージ１２−１は、図７に示したと同様に、ステージ１０２−１と同様に、Ｓ／Ｈ回路２１、サブＡ／Ｄコンバータ回路２２ａ，２２ｂ、サブＤ／Ａコンバータ回路２３および演算増幅器１２４を備えて構成される。但し、ステージ１２−１は、Ｓ／Ｈ回路２１およびサブＡ／Ｄコンバータ回路２３の回路構成が、Ｓ／Ｈ回路１２１およびサブＡ／Ｄコンバータ回路１２３の回路構成と異なる。また、ステージ１２−１は、同一のサブＡ／Ｄコンバータ回路を２つ備えている点が異なる。なお、サブＡ／Ｄコンバータ回路２２ａ，２２ｂは、いずれも図８に示した１．５ビットタイプのステージのサブＡ／Ｄコンバータ１２２と同じ回路構成である。
【００５１】
（サブＡ／Ｄコンバータ回路２２ａ，２２ｂの回路構成）
次に、図３を参照して、サブＡ／Ｄコンバータ回路２２ａ，２２ｂの回路構成を説明する。
図３に示すサブＡ／Ｄコンバータ回路２２ａは、図８に示したサブＡ／Ｄコンバータ回路１２２と同様に、抵抗素子１３１ａ〜１３１ｈ、コンパレータ１３２ａ，１３２ｂおよびデコーダ１３３を備えて構成される。
【００５２】
（ステージ１２−１の主要回路部の回路構成）
次に、図４を参照して、ステージ１２−１の主要回路部の回路構成を説明する。
図４に示すステージ１２−１は、図１３に示した２．５ビットタイプのステージ１４０−１と同様の素子を備えて構成される。但し、ステージ１２−１は、ステージ１４０−１のサンプリング用スイッチング素子ＳＷ４が、サンプリング用スイッチング素子ＳＷ４ａ，ＳＷ４ｂとの２つに分かれている。サンプリング用スイッチング素子ＳＷ４ａは、サンプリング用スイッチング素子ＳＷ４と同様に、演算増幅器１２４の出力端子と、サンプリング用キャパシタＣｓａの入力端子との間に接続される。サンプリング用スイッチング素子ＳＷ４ｂは、演算増幅器１２４の出力端子と、サンプリング用キャパシタＣｓａの入力端子との間に接続される。サンプリング用スイッチング素子ＳＷ４ａ，ＳＷ４ｂは、帰還抵抗として機能する。
【００５３】
また、サブＤ／Ａコンバータ回路２３は、サブＤ／Ａコンバータ回路１４３と同様の素子を備えて構成されるものであるが、基準電圧選択用スイッチング素子ＳＷ６ａ，ＳＷ６ｂ，ＳＷ６ｃ，ＳＷ７ａ，ＳＷ７ｂ，ＳＷ７ｃは、サブＡ／Ｄコンバータ２２ａの出力であるディジタル出力信号ｄ1に応じて、いずれか１つが接続状態になり、その他が切断状態になる。また、基準電圧選択用スイッチング素子ＳＷ８ａ，ＳＷ８ｂ，ＳＷ８ｃは、サブＡ／Ｄコンバータ２２ｂの出力であるディジタル出力信号ｄ´1に応じて、いずれか１つが接続状態になり、その他が全て切断状態になる。
【００５４】
この基準電圧選択用スイッチング素子ＳＷ６ａ，ＳＷ６ｂ，ＳＷ６ｃ，ＳＷ７ａ，ＳＷ７ｂ，ＳＷ７ｃの切り替えは次のように行われる。Ｖｉｎ≧＋Ｖｒｅｆ／４、つまりＤｏｕｔ＝１０の時、基準電圧選択用スイッチング素子ＳＷ６ａ，ＳＷ７ａだけが接続状態になる。また、−Ｖｒｅｆ／４＜Ｖｉｎ＜＋Ｖｒｅｆ／４、つまりＤｏｕｔ＝０１の時、基準電圧選択用スイッチング素子ＳＷ６ｂ，ＳＷ７ｂだけが接続状態になる。また、Ｖｉｎ≦−Ｖｒｅｆ／４、つまりＤｏｕｔ＝００の時、基準電圧選択用スイッチング素子ＳＷ６ｃ，ＳＷ７ｃだけが接続状態になる。
【００５５】
また、基準電圧選択用スイッチング素子ＳＷ８ａ，ＳＷ８ｂ，ＳＷ８ｃの切り替えは次のように行われる。Ｖｏｕｔ1≧＋Ｖｒｅｆ／４、つまりディジタル出力信号ｄ´1＝１０の時、基準電圧選択用スイッチング素子ＳＷ８ａたけが接続状態になる。−Ｖｒｅｆ／４＜Ｖｏｕｔ1＜＋Ｖｒｅｆ／４、ｄ´1＝０１の時、基準電圧選択用スイッチング素子ＳＷ８ｂだけが接続状態になる。Ｖｏｕｔ1≦−Ｖｒｅｆ／４、ディジタル出力信号ｄ´1＝００の時、基準電圧選択用スイッチング素子ＳＷ８ｃだけが接続状態になる。
【００５６】
そして、このステージ１２−１は、制御部１０３から出力されるスイッチング素子制御信号φ１〜φ３に合わせて各スイッチング素子の電気的接続状態を切り替えることによって、サンプル動作、第１ホールド動作、第２ホールド動作の３つの動作を行うようになっている。つまり、１回のサンプル動作に対して、ホールド動作を複数回行うようになっている。
【００５７】
（ステージ１２−１の動作）
次に、図５を参照して、パイプライン型Ａ／Ｄコンバータ１０のステージ１２−１の動作を説明する。
図５に示すように、ステージ１２−１は、スイッチング素子制御信号φ０ａと、スイッチング素子制御信号φ０ａより１／４周期遅れのスイッチング素子制御信号φ０ｂとに同期してサンプル動作と第１ホールド動作と第２ホールド動作とを交互に繰り返す。そして、制御部１０１は、自ステージの第２ホールド動作による出力が、次ステージのサンプル動作によってサンプルされることで、信号が縦列に接続された各ステージを順番に伝播していくように動作を制御する。
【００５８】
なお、スイッチング素子制御信号φ１は、スイッチング素子制御信号φ０ａ，φ０ｂがＨレベルになるとＨレベルになり、それ以外の時はＬレベルになる。スイッチング素子制御信号φ２は、スイッチング素子制御信号φ０ｂがＬレベルになるとＨレベルになり、それ以外の時はＬレベルになる。スイッチング素子制御信号φ３は、スイッチング素子制御信号φ０ａ，φ０ｂがＬレベルになるとＨレベルになり、それ以外の時はＬレベルになる。
【００５９】
図５に示すように、スイッチング素子制御信号φ１がＨレベルになり、スイッチング素子制御信号φ２，φ３がＬレベルになると、サンプル動作フェーズになる。サンプル動作フェーズでは、サンプリング用スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３ａ〜ＳＷ３ｃが接続状態になり、サンプリング用スイッチング素子ＳＷ４，ＳＷ５が切断状態になる。このとき、サンプリング用キャパシタＣｆ，Ｃｓａ〜Ｃｓｃのキャパシタにはアナログ入力信号Ｖｉｎの電圧レベルに対応する電荷が蓄えられる。
【００６０】
また、サブＡ／Ｄコンバータ２２ａでは、２つのコンパレータ１３２ａ，１３２ｂによってアナログ入力信号Ｖｉｎの電圧レベルが、基準電圧＋Ｖｒｅｆ／４，−Ｖｒｅｆ／４と比較される。そして、サブＡ／Ｄコンバータ２２ａより演算回路１０１にディジタル出力信号ｄ1が出力される。これと同時に、サブＡ／Ｄコンバータ１２２のコンパレータでも、２つのコンパレータによってアナログ出力信号Ｖｏｕｔ1の電圧レベルが、基準電圧＋Ｖｒｅｆ／４，−Ｖｒｅｆ／４と比較される。そして、サブＡ／Ｄコンバータ２２ｂより演算回路１０１にディジタル出力信号ｄ´1が出力される。
【００６１】
次に、スイッチング素子制御信号φ２がＨレベルになり、スイッチング素子制御信号φ１，φ３がＬレベルになると、第１ホールド動作フェーズになる。第１ホールド動作フェーズでは、サンプリング用スイッチング素子ＳＷ４ａ，ＳＷ５ａ，ＳＷ５ｂが接続状態になり、サンプリング用スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３ａ〜ＳＷ３ｂ，ＳＷ４ｂ，ＳＷ５ｃが切断状態になる。また、サブＡ／Ｄコンバータ２２ａから出力される１．５ビットのディジタル出力信号ｄ1に応じて、基準電圧選択用スイッチング素子ＳＷ６ａ，ＳＷ６ｂ、基準電圧選択用スイッチング素子ＳＷ７ａ，ＳＷ７ｂ、基準電圧選択用スイッチング素子ＳＷ８ａ，ＳＷ８ｂのいずれか２つのスイッチング素子の電気的接続状態が接続状態になり、その他のスイッチング素子は切断状態になる。
【００６２】
以上の動作により、サンプル動作によって蓄えられた電荷Ｑｓ、第１ホールド動作によって蓄えられた電荷Ｑｈは、第１ホールド動作によって出力されたアナログ出力信号をＶｏｕｔ´1とすると、
Ｑｓ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）    ……（３−１）
Ｑｈ＝（Ｃｆ＋Ｃｓａ）×Ｖｏｕｔ´1＋（Ｃｓｂ＋Ｃｓｃ）×Ｖｒｅｆ    ……（３−２）
となる。また、上記式は、電荷保存則により、
Ｖｏｕｔ´1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ）−（Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ）×Ｖｒｅｆ    ……（３−３）
のように展開することができる。上記式より、ステージの入出力特性は、Ｖｉｎ≧＋Ｖｒｅｆ／４の時、
Ｖｏｕｔ´1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ）−（Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ）×Ｖｒｅｆ    ……（３−４）
となる。また、−Ｖｒｅｆ／４＜Ｖｉｎ＜＋Ｖｒｅｆ／４の時、
Ｖｏｕｔ´1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ）    ……（３−５）
となる。Ｖｉｎ≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ´1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ）＋（Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ）×Ｖｒｅｆ    ……（３−６）
となる。
【００６３】
特に、理想的な回路状態ではＣｆ＝Ｃｓであるので、Ｖｉｎ≧＋Ｖｒｅｆ／４の時、
Ｖｏｕｔ´1＝２×Ｖｉｎ−Ｖｒｅｆ    ……（３−７）
となる。また、−Ｖｒｅｆ／４＜Ｖｉｎ＜＋Ｖｒｅｆ／４の時、
Ｖｏｕｔ´1＝２×Ｖｉｎ    ……（３−８）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ´1＝２×Ｖｉｎ＋Ｖｒｅｆ    ……（３−９）
となる。
上式で示される通り、式（３−７）〜式（３−９）と、前述した式（１−７）〜式（１−９）とは等しくなる。従って、ステージ１２−１におけるサンプル動作および第１のホールド動作によって得られる出力は、図９に示した１．５ビットタイプのステージ１０２−１の出力と同じである。
【００６４】
次に、スイッチング素子制御信号φ２，φ３がＨレベルになり、スイッチング素子制御信号φ１がＬレベルになると、第２ホールド動作フェーズになる。第２ホールド動作フェーズでは、サンプリング用スイッチング素子ＳＷ４ｂ，ＳＷ５ｃは接続状態になり，サンプリング用スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３ａ〜ＳＷ３ｃ，ＳＷ４ａ，ＳＷ５ａ，ＳＷ５ｂは切断状態になる。また、サブＡ／Ｄコンバータ２２ｂから出力される１．５ビットのディジタル出力信号ｄ´1に応じて、基準電圧選択用スイッチング素子ＳＷ６ｃ，ＳＷ７ｃ，ＳＷ８ｃのいずれか１つのスイッチング素子の電気的接続状態が接続状態になり、その他のスイッチング素子は切断状態になる。
【００６５】
なお、第２ホールド動作フェーズでも、基準電圧選択用スイッチング素子ＳＷ６ａ，ＳＷ６ｂ，ＳＷ７ａ，ＳＷ７ｂ，ＳＷ８ａ，ＳＷ８ｂのスイッチング素子の電気的接続状態は保持される。
以上の動作により。サンプル動作によって蓄えられた電荷Ｑｓ、第２ホールド動作によって蓄えられた電荷Ｑｈは、第２ホールド動作フェーズの出力をＶｏｕｔ1とすると次の通りである。
【００６６】
Ｑｓ＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）    ……（４−１）
Ｑｈ＝Ｃｆ×Ｖｏｕｔ1＋（Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）×Ｖｒｅｆ    ……（４−２）
となる。また、上記式は、電荷保存則により
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ）−（Ｃｓｂ＋Ｃｓｃ）／（Ｃｆ＋Ｃｓａ）×Ｖｒｅｆ    ……（４−３）
のように展開することができる。上記式より、ステージの入出力特性は、ＶｉｎおよびＶｏｕｔ1の基準電圧との比較結果により以下のように場合分けされる。Ｖｉｎ≧＋Ｖｒｅｆ／４、Ｖｏｕｔ´1≧＋Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ−（Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ×Ｖｒｅｆ    ……（４−４）
となる。また、Ｖｉｎ≧＋Ｖｒｅｆ／４、＋Ｖｒｅｆ／４＞Ｖｏｕｔ´1＞−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ−（Ｃｓｂ＋Ｃｓｃ）／Ｃｆ×Ｖｒｅｆ    ……（４−５）
となる。また、Ｖｉｎ≧＋Ｖｒｅｆ／４、Ｖｏｕｔ´1≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ−（Ｃｓｂ＋Ｃｓｃ）／Ｃｆ×Ｖｒｅｆ＋Ｃｓａ／Ｃｆ×Ｖｒｅｆ    ……（４−６）
となる。また、＋Ｖｒｅｆ／４＞Ｖｉｎ＞−Ｖｒｅｆ／４、＋Ｖｒｅｆ／４≦Ｖｏｕｔ´1の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ−Ｃｓａ／Ｃｆ×Ｖｒｅｆ    ……（４−７）
となる。また、＋Ｖｒｅｆ／４＞Ｖｉｎ＞−Ｖｒｅｆ／４、＋Ｖｒｅｆ／４＞Ｖｏｕｔ´1＞−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ    ……（４−８）
となる。また、＋Ｖｒｅｆ／４＞Ｖｉｎ＞−Ｖｒｅｆ／４、Ｖｏｕｔ´1≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ＋Ｃｓａ／Ｃｆ×Ｖｒｅｆ    ……（４−９）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４、＋Ｖｒｅｆ／４≧Ｖｏｕｔ´1の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ＋（Ｃｓｂ＋Ｃｓｃ）／Ｃｆ×Ｖｒｅｆ−Ｃｓａ／Ｃｆ×Ｖｒｅｆ    ……（４−１０）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４、＋Ｖｒｅｆ／４＞Ｖｏｕｔ´1＞−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ＋（Ｃｓｂ＋Ｃｓｃ）／Ｃｆ×Ｖｒｅｆ    ……（４−１１）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４、Ｖｏｕｔ´1≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝Ｖｉｎ×（Ｃｆ＋Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ＋（Ｃｓａ＋Ｃｓｂ＋Ｃｓｃ）／Ｃｆ×Ｖｒｅｆ    ……（４−１２）
となる。
【００６７】
特に、理想的な回路状態ではＣｆ＝Ｃｓａ＝Ｃｓｂ＝Ｃｓｃであるので、Ｖｉｎ≧＋Ｖｒｅｆ／４、Ｖｏｕｔ´1≧＋Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝４×Ｖｉｎ−３×Ｖｒｅｆ    ……（４−１３）
となる。また、Ｖｉｎ≧＋Ｖｒｅｆ／４、＋Ｖｒｅｆ／４＞Ｖｏｕｔ´1＞−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝４×Ｖｉｎ−２×Ｖｒｅｆ    ……（４−１４）
となる。また、Ｖｉｎ≧＋Ｖｒｅｆ／４、Ｖｏｕｔ´1≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝４×Ｖｉｎ−Ｖｒｅｆ    ……（４−１５）
となる。また、＋Ｖｒｅｆ／４＞Ｖｉｎ＞−Ｖｒｅｆ／４、＋Ｖｒｅｆ／４≦Ｖｏｕｔ´1の時、
Ｖｏｕｔ1＝４×Ｖｉｎ−Ｖｒｅｆ    ……（４−１６）
となる。また、＋Ｖｒｅｆ／４＞Ｖｉｎ＞−Ｖｒｅｆ／４、＋Ｖｒｅｆ／４＞Ｖｏｕｔ´1＞−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝４×Ｖｉｎ    ……（４−１７）
となる。また、＋Ｖｒｅｆ／４＞Ｖｉｎ＞−Ｖｒｅｆ／４、Ｖｏｕｔ´1≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝４×Ｖｉｎ＋Ｖｒｅｆ    ……（４−１８）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４、＋Ｖｒｅｆ／４≧Ｖｏｕｔ´1の時、
Ｖｏｕｔ1＝４×Ｖｉｎ＋Ｖｒｅｆ    ……（４−１９）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４、＋Ｖｒｅｆ／４＞Ｖｏｕｔ´1＞−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝４×Ｖｉｎ＋２×Ｖｒｅｆ    ……（４−２０）
となる。また、Ｖｉｎ≦−Ｖｒｅｆ／４、Ｖｏｕｔ´1≦−Ｖｒｅｆ／４の時、
Ｖｏｕｔ1＝４×Ｖｉｎ×＋３×Ｖｒｅｆ    ……（４−２１）
となる。
【００６８】
上記の式（４−１３）〜式（４−２１）の条件式Ｖｉｎ，Ｖｏｕｔ´1を、前述した式（２−１１）〜式（２−１７）のＶｉｎを用いた条件式で置き換えると、
Ｖｉｎ≧＋５／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝４×Ｖｉｎ−３×Ｖｒｅｆ    ……（５−１）
となる。また、＋５／８×Ｖｒｅｆ＞Ｖｉｎ＞＋３／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝４×Ｖｉｎ−２×Ｖｒｅｆ    ……（５−２）
となる。また、＋３／８×Ｖｒｅｆ≧Ｖｉｎの時、
Ｖｏｕｔ＝４×Ｖｉｎ−Ｖｒｅｆ    ……（５−３）
となる。また、Ｖｉｎ≧＋Ｖｒｅｆ／８の時、
Ｖｏｕｔ＝４×Ｖｉｎ−Ｖｒｅｆ    ……（５−４）
となる。また、＋Ｖｒｅｆ／８＞Ｖｉｎ＞−Ｖｒｅｆ／８の時、
Ｖｏｕｔ＝４×Ｖｉｎ    ……（５−５）
となる。また、−Ｖｒｅｆ／８≧Ｖｉｎの時、
Ｖｏｕｔ＝４×Ｖｉｎ＋Ｖｒｅｆ    ……（５−６）
となる。また、Ｖｉｎ≧−３／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝４×Ｖｉｎ＋Ｖｒｅｆ    ……（５−７）
となる。また、−３／８×Ｖｒｅｆ＞Ｖｉｎ＞−５／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝４×Ｖｉｎ＋２×Ｖｒｅｆ    ……（５−８）
となる。また、Ｖｉｎ≦−５／８×Ｖｒｅｆの時、
Ｖｏｕｔ＝４×Ｖｉｎ×＋３×Ｖｒｅｆ    ……（５−９）
となる。
【００６９】
また、演算回路１０１によってディジタル出力信号ｄ1とディジタル出力信号ｄ´1とを合成してディジタル出力信号Ｄｏｕｔを算出する処理を行う際、ディジタル出力信号ｄ1を２倍にする演算係数の重み付けの処理を行う。これにより、演算回路１０１は、１回のサンプル動作に対して、複数回のホールド動作によって得られた複数のディジタル信号を１つにまとめることができる。すると、ディジタル出力信号Ｄｏｕｔは、Ｖｉｎ≧＋５／８×Ｖｒｅｆの時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝１０×２＋０１０
＝１００＋０１０
＝１１０    ……（５−１０）
となる。また、＋５／８×Ｖｒｅｆ＞Ｖｉｎ＞＋３／８×Ｖｒｅｆの時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝１０×２＋００１
＝１００＋００１
＝１０１    ……（５−１１）
となる。また、＋３／８×Ｖｒｅｆ≧Ｖｉｎの時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝１０×２＋０００
＝１００＋０００
＝１００    ……（５−１２）
となる。また、Ｖｉｎ≧＋Ｖｒｅｆ／８の時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝０１×２＋０１０
＝０１０＋０１０
＝１００    ……（５−１３）
となる。また、＋Ｖｒｅｆ／８＞Ｖｉｎ＞−Ｖｒｅｆ／８の時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝０１×２＋００１
＝０１０＋００１
＝０１１    ……（５−１４）
となる。また、−Ｖｒｅｆ／８≧Ｖｉｎの時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝０１×２＋０００
＝０１０＋０００
＝０１０    ……（５−１５）
となる。また、Ｖｉｎ≧−３／８×Ｖｒｅｆの時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝００×２＋０１０
＝０００＋０１０
＝０１０    ……（５−１６）
となる。また、−３／８×Ｖｒｅｆ＞Ｖｉｎ＞−５／８×Ｖｒｅｆの時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝００×２＋＋００１
＝０００＋００１
＝００１    ……（５−１７）
となる。また、Ｖｉｎ≦−５／８×Ｖｒｅｆの時、
Ｄｏｕｔ＝ｄ1×２＋ｄ´1
＝００×２＋０００
＝０００＋０００
＝０００    ……（５−１８）
となる。
【００７０】
上記をまとめると、Ｖｉｎ≧＋５／８×Ｖｒｅｆ、つまりＤｏｕｔ＝１１０の時、
Ｖｏｕｔ1＝４×Ｖｉｎ−３×Ｖｒｅｆ    ……（５−１９）
となる。また、＋５／８×Ｖｒｅｆ＞Ｖｉｎ＞＋３／８×Ｖｒｅｆ、つまりＤｏｕｔ＝１０１の時、
Ｖｏｕｔ1＝４×Ｖｉｎ−２×Ｖｒｅｆ    ……（５−２０）
となる。また、＋３／８×Ｖｒｅｆ≧Ｖｉｎ≧＋Ｖｒｅｆ／８、つまりＤｏｕｔ＝１００の時、
Ｖｏｕｔ1＝４×Ｖｉｎ−Ｖｒｅｆ    ……（５−２１）
となる。また、＋Ｖｒｅｆ／８＞Ｖｉｎ＞−Ｖｒｅｆ／８、つまりＤｏｕｔ＝０１１の時、
Ｖｏｕｔ1＝４×Ｖｉｎ    ……（５−２２）
となる。また、−Ｖｒｅｆ／８≧Ｖｉｎ≧−３／８×Ｖｒｅｆ、つまりＤｏｕｔ＝０１０の時、
Ｖｏｕｔ1＝４×Ｖｉｎ＋Ｖｒｅｆ    ……（５−２３）
となる。また、−３／８×Ｖｒｅｆ＞Ｖｉｎ＞−５／８×Ｖｒｅｆ、つまりＤｏｕｔ＝００１の時、
Ｖｏｕｔ1＝４×Ｖｉｎ＋２×Ｖｒｅｆ    ……（５−２４）
となる。また、Ｖｉｎ≦−５／８×Ｖｒｅｆ、つまりＤｏｕｔ＝０００の時、
Ｖｏｕｔ1＝４×Ｖｉｎ＋３×Ｖｒｅｆ    ……（５−２５）
となる。
【００７１】
上式で示される通り、式（５−１９）〜式（５−２５）と、前述した式（２−１１）〜式（２−１７）とは等しくなる。従って、ステージ１２−１におけるサンプル動作および第２のホールド動作によって得られる出力は、図１３に示した２．５ビットタイプのステージ１４０−１の出力と同じである。すなわち、１つのステージで、ホールド動作を複数回行うことで、１．５ビットタイプのＡ／Ｄサブコンバータを用いて、２．５ビットのステージと実質同様の出力が得られるようになっている。このようにして、前述のステージ１２−１の回路構成により、サブＡ／Ｄコンバータ２２ａ，２２ｂのコンパレータ１３２ａ，１３２ｂに要求されるオフセット精度を上げることなく、ステージ１２−１〜１２−ｎで処理することのできるレンジ幅を大きくすることができる。
【００７２】
そして、パイプライン型Ａ／Ｄコンバータ１０においては、この第２ホールド動作によるアナログ信号出力Ｖｏｕｔ1のみが、次のステージ１０２−２のアナログ信号入力信号としてサンプルされる。最後に、演算回路１０１は、ステージ１２−１，１０２−２〜１０２−ｎから出力されたディジタル出力信号ｄ1〜ｄnを１つに合成して、Ｎ桁のディジタル出力信号Ｄｏｕｔを演算する。
【００７３】
（変形例）
また、本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０は、シングルエンドのアナログ信号をＡ／Ｄ変換するものであるが、全差動のアナログ信号をＡ／Ｄ変換するものであっても良い。
また、前述した通常のステージと異なる特殊の回路構成のステージは、初段のステージ１２−１として説明したが、これに限らず、ステージ１２−１から最終段のステージの１つ前のステージ１２−（ｎ−１）のうちの任意の１つのステージ１２−ｊに適用することが可能である。なお、パイプライン型Ａ／Ｄコンバータ１０の特性上、特に半分より入力側のステージを前述した回路構成のステージにすると良い。
【００７４】
また、本説明では、２つのサブＡ／Ｄコンバータ２２ａ，２２ｂは１．５ビットタイプと同様の構成であったが、これ以外にも、例えば、２つの２．５ビットタイプのサブＡ／Ｄコンバータを用いてステージを構成したり、２．５ビットタイプのサブＡ／Ｄコンバータと１．５ビットタイプのサブＡ／Ｄコンバータとを用いてステージを構成したりすることもできる。また、サンプルおよびホールド動作を行う基準となるスイッチング素子制御信号を３つ以上用いて、３つ以上のサブＡ／Ｄコンバータを用いてステージを構成しても良い。勿論、サブＡ／Ｄコンバータの数が増えても、サブＡ／Ｄコンバータのコンパレータに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることができる。
また、サブＡ／Ｄコンバータ２２ａ，２２ｂの出力をメモリ等に記憶できるように構成することにより、サブＡ／Ｄコンバータ２２ａとサブＡ／Ｄコンバータ２２ｂとを共用することもできる。
【００７５】
（まとめ）
本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０においては、縦列接続されたステージ１２−１，１０２−２〜１０２−ｎのうち、少なくとも１つのステージ１２−ｊにおいて、１回のサンプリングに対して、ホールド動作を複数回行う。これにより、サブＡ／Ｄコンバータのコンパレータ１３２ａ，１３２ｂに要求されるオフセット精度を上げることなく、ステージで処理することができるレンジ幅を大きくすることができる。
【産業上の利用可能性】
【００７６】
特に、アナログ信号からディジタル信号への変換を必要とする、ビデオカメラやオーディオ機器等の電子機器のパイプライン型Ａ／Ｄコンバータとして利用することができる。
【符号の説明】
【００７７】
１０……パイプライン型Ａ／Ｄコンバータ
１２−１．１０２−２〜１０２−ｋ……ステージ
１０２……演算回路
１０３……制御部
２１……Ｓ／Ｈ回路
２２ａ，２２ｂ……サブＡ／Ｄコンバータ回路
２３……サブＤ／Ａコンバータ回路
１２４……演算増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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