(57)【要約】【課題】メモリセル領域および周辺回路領域においてほぼ同程度の量の金属シリサイド層を形成する。【解決手段】半導体基板１と、半導体基板１上に設けられたメモリセル領域および周辺回路領域と、メモリセル領域上にゲート絶縁膜７と上部が金属シリサイド化された導電層１０とを有するゲート電極と、周辺回路領域上にゲート絶縁膜７と上部が金属シリサイド化された導電層１０とを有するゲート電極とを備える。周辺回路領域のゲート電極の導電層１０の金属シリサイド層１０ｂは、上面に複数の凹部、下面に前記複数の凹部に対応する複数の凸部を有する。【選択図】図５
2012028434.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ複数のメモリセルが形成されたメモリセル領域と、
前記メモリセルを駆動するために前記半導体基板上に設けられた周辺回路領域と、
前記メモリセル領域上にゲート絶縁膜および上部が金属シリサイド化された導電層を有するメモリゲート電極と、
前記周辺回路領域上にゲート絶縁膜および上部が金属シリサイド化された導電層を有する周辺ゲート電極とを備え、
前記周辺ゲート電極の導電層のうちの金属シリサイド層は、前記半導体基板と反対面側に複数の凹部を有し、前記半導体基板面側に前記複数の凹部に対応する複数の凸部を有することを特徴とする半導体装置。
【請求項２】
前記周辺ゲート電極の金属シリサイド層の凹部の開口幅寸法は、前記メモリゲート電極を分離する溝の開口幅寸法のほぼ２倍程度の寸法であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記周辺ゲート電極の金属シリサイド層の厚み寸法は、前記メモリゲート電極の金属シリサイド層の厚み寸法とほぼ同じであることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記金属シリサイド層を形成する金属は、コバルト、ニッケル、タングステンまたはアルミニウムであることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の形成後に制御ゲート電極用のシリコン層を形成する工程と、
前記シリコン層を加工して複数のゲート構造を形成する工程と、
前記複数のゲート構造間の溝に素子分離領域を形成し、前記シリコン層の上部が露出するように加工する工程と、
周辺回路領域の前記シリコン層の上面に複数の凹部を形成する工程と、
前記素子分離領域、および前記シリコン層上に金属膜を形成する工程と、
加熱することにより前記シリコン層を前記金属膜と反応させシリサイド化する工程と、
未反応の前記金属膜を除去した後、前記素子分離領域、およびシリサイド化された前記シリコン層上に層間絶縁膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体製造技術の微細化が進むと、さまざまな問題が発生しており、その一つとしてワード線（即ち、制御ゲート電極）の寄生抵抗増大がある。例えばＮＡＮＤ型フラッシュメモリ装置のワード線の抵抗値を低減させる構成として、メモリセルのゲート電極の上部に金属のシリサイド層を形成することにより、多結晶シリコン層などにより形成されるワード線の抵抗値を低減させる構成が知られている。
【０００３】
ゲート電極の上部に金属のシリサイド層を形成する方法について、説明する。この場合、ゲート電極の構成を成膜して加工した後、電極以外の部分を層間絶縁膜で覆う。その後、コバルトやニッケルなどの金属膜をスパッタ法などによって上記電極（多結晶シリコン層）上に形成し、熱処理を行うことで自己整合的に金属のシリサイド層を形成する。しかし、上記方法でシリサイド層を形成した場合、メモリセル領域と周辺回路領域の疎密形状差により、形成されるシリサイド層の量（膜厚）がメモリセル領域と周辺回路領域とで異なる。
【０００４】
この場合、メモリセル領域のシリサイド層の膜厚は厚くなり、周辺回路領域のシリサイド層の膜厚は薄くなる。ここで、このように膜厚が異なる理由について説明する。メモリセル領域では、多結晶シリコン層（電極）が狭いパターンとなるので、多結晶シリコン層と金属材料との接触面積が大きくなり、双方向よりシリサイド反応がおこり、奥までシリサイドが形成される。これに対して、周辺回路領域では、多結晶シリコン層（電極）が広いパターンとなるので、多結晶シリコン層と金属材料との接触面積が小さくなり、反応すべき金属材料が充分に供給されない構成となるため、奥までシリサイド反応が進み難いためと考えられる。
【０００５】
周辺回路領域において、シリサイド反応があまり進まなかった場合、局所的に金属材料が少ない部分でシリサイド層の薄い部分が生じ、この薄い部分で、後のコンタクト形成のための加工時などに、本来加工がストップするはずのシリサイド層で加工が止まらずに突き抜けを起こしてしまうことがあった。また、後熱工程によりシリサイド層に金属不足に起因するアグロメが生じて、抵抗値悪化を引き起こす原因となることがあった。
【０００６】
上記問題点を解消する構成として、金属材料を厚めに成膜し、周辺回路領域において多結晶シリコン層と金属材料との接触面積が少なくても充分にシリサイド反応が進むようにした構成が考えられる。しかし、金属材料の膜厚を厚くすると、メモリセル領域では、シリサイド反応が奥まで進みすぎてしまい、上部で段切れが起こる等、メモリセル領域部分の抵抗値悪化に繋がるおそれがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−６００９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、ゲート電極の上部に金属シリサイド層を形成するときに、メモリセル領域および周辺回路領域においてほぼ同程度の量の金属シリサイド層を形成することができる半導体装置および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
本実施形態の半導体装置は、半導体基板と、半導体基板上に設けられ複数のメモリセルが形成されたメモリセル領域とを有する。メモリセルを駆動するために半導体基板上に設けられた周辺回路領域を有する。メモリセル領域上にゲート絶縁膜および上部が金属シリサイド化された導電層を有するメモリゲート電極と、周辺回路領域上にゲート絶縁膜および上部が金属シリサイド化された導電層を有する周辺ゲート電極とを備える。周辺ゲート電極の導電層のうちの金属シリサイド層は、前記半導体基板の反対面側に複数の凹部を有し、前記半導体基板面側に前記複数の凹部に対応する複数の凸部を有する。
【図面の簡単な説明】
【００１０】
【図１】一実施形態のＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】（ａ）はメモリセル領域の一部のレイアウトパターンを示す模式的な平面図、（ｂ）は周辺回路領域の一部のレイアウトパターンを示す模式的な平面図
【図３】図２中のＡ−Ａ線に沿って示す模式的な断面図
【図４】図２中のＢ−Ｂ線に沿って示す模式的な断面図
【図５】図２中のＣ−Ｃ線に沿って示す模式的な断面図
【図６】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その１）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その１）
【図７】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その２）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その２）
【図８】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その３）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その３）
【図９】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その４）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その４）
【図１０】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その５）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その５）
【図１１】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その６）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その６）
【図１２】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その７）、（ｂ）は製造途中における図２中のＢ−Ｂ線に沿って示す断面図（その７）
【図１３】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その７）、（ｂ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その１）
【図１４】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その８）、（ｂ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その２）
【図１５】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その９）、（ｂ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その３）
【図１６】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その１０）、（ｂ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その４）
【図１７】（ａ）は製造途中における図２中のＡ−Ａ線に沿って示す断面図（その１１）、（ｂ）は製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その５）
【図１８】製造途中における図２中のＣ−Ｃ線に沿って示す断面図（その６）
【図１９】マスクパターンを示す平面図
【図２０】変形実施形態を示す図１９相当図
【図２１】変形実施形態を示す図１９相当図
【図２２】変形実施形態を示す図１９相当図
【発明を実施するための形態】
【００１１】
以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１２】
（第１実施形態）
まず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイには、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとを有するＮＡＮＤセルユニットＳＵが行列状に形成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用している。
【００１３】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２（ａ）はメモリセル領域の一部のレイアウトパターンを示す平面図であり、図２（ｂ）は周辺回路領域のトランジスタを示す平面図である。
図２（ａ）において、半導体基板としてのシリコン基板１に、図２（ａ）中Ｙ方向に沿って延びる素子分離領域２（例えばＳＴＩ（shallow trench isolation））が図２（ａ）中Ｘ方向に所定間隔で複数本形成されている。これによって、図２（ａ）中Ｙ方向に沿って延びる活性領域３が図２（ａ）中Ｘ方向に分離形成されている。メモリセルトランジスタのワード線ＷＬは、活性領域３と直交する方向（図２（ａ）中Ｘ方向）に沿って延びるように形成されると共に、図２（ａ）中Ｙ方向に所定間隔で複数本形成されている。この場合、ワード線ＷＬと活性領域３は、格子状に形成されており、例えばワード線ＷＬ３２本を一組とするＮＡＮＤ列を形成している。
【００１５】
また、ＮＡＮＤ列の両端には、それぞれ一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１、ＳＧＬ２が形成されている。一対の選択ゲート線ＳＧＬ１がドレイン側であり、一対の選択ゲート線ＳＧＬ２がソース側である。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ビット線コンタクトＣＢは、ホール配置を１つおきにビット線方向にずらして２列に配置（即ち、隣接するもの同士でビット線方向に交互にずらして２列に配置）されており、これにより所謂チドリ配置される構成となっている。
【００１６】
また、一対の選択ゲート線ＳＧＬ２間の活性領域３にはソース線コンタクトＣＳがそれぞれ形成されている。ソース線コンタクトＣＳは、ビット線コンタクトＣＢとは異なり、ライン状の１本の溝パターンから構成されたワード線方向に延びるライン状パターンである。
【００１７】
また、上記構成の場合、ＮＡＮＤ列をひとつおきにソース/ドレイン反転させて、ビット線コンタクトＣＢおよびソース線コンタクトＣＳを隣接ＮＡＮＤ列間で共用し、繰り返し配置する。また、ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧ（メモリゲート電極）が形成され、選択ゲート線ＳＧＬ１、２と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１８】
また、周辺回路領域を示す図２（ｂ）において、シリコン基板１には、矩形状の活性領域３ａを残すように素子分離絶縁膜２が形成されている。周辺回路領域に形成されるトランジスタＴｒＰは、上記矩形状の活性領域３ａに設けられている。活性領域３ａには、これを横切るようにゲート電極ＰＧ（周辺ゲート電極）が形成され、その両側に不純物を拡散して形成したソース／ドレイン領域が設けられている。
【００１９】
図３、図４、図５は、上記したＮＡＮＤ型フラッシュメモリ装置の製造工程の途中段階における模式的な断面構造を示すものである。図３は図２に示したメモリセル領域における切断線Ａ−Ａで示す部分、即ち、ワード線ＷＬに直交する方向（Ｙ方向、ビット線方向）に沿って切断した部分の断面図である。図４は図２に示したメモリセル領域における切断線Ｂ−Ｂで示す部分、即ち、ワード線ＷＬ方向（Ｘ方向）に沿って切断した部分の断面図である。図５は周辺回路領域における切断線Ｃ−Ｃで示す部分の断面図である。
【００２０】
図３、図４、図５に示すように、ｐ型のシリコン基板１の上部には、素子分離溝４がＸ方向に離間して複数形成されている。これら素子分離溝４は、活性領域３を図２中のＸ方向に分離している。素子分離溝４内には、素子分離絶縁膜５が形成されており、素子分離領域（ＳＴＩ）２を構成している。
【００２１】
メモリセルトランジスタは、シリコン基板１に形成されたｎ型の拡散層６と、シリコン基板１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に設けられたゲート電極ＭＧとを含んでいる。ゲート電極ＭＧは、電荷蓄積層となる浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極ＣＧとを有する。拡散層６は、シリコン基板１の表層におけるメモリセルトランジスタのゲート電極ＭＧの両脇に位置して形成されており、メモリセルトランジスタのソース／ドレイン領域を構成している。
【００２２】
ゲート絶縁膜７は、シリコン基板１（活性領域３）上に形成されており、例えばシリコン酸化膜を用いる。浮遊ゲート電極ＦＧは、例えばリン等の不純物がドープされた多結晶シリコン層（導電層）８を用いる。電極間絶縁膜９は、素子分離絶縁膜５の上面、浮遊ゲート電極ＦＧの上部側面、および、浮遊ゲート電極ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜９としては、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造の膜、即ち、いわゆるＯＮＯ膜を用いている。尚、周辺回路領域のゲート電極と電極間絶縁膜９には図示しない孔が形成されており、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧが導通している。
【００２３】
制御ゲート電極ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１０で構成される。導電層１０は、例えばリン等の不純物がドープされた多結晶シリコン層１０ａと、この多結晶シリコン層１０ａの直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、アルミ（Ａｌ）などの何れかの金属によってシリサイド化された金属のシリサイド層１０ｂとの積層構造を用いる。シリサイド層１０ｂは、本実施形態の場合、例えばニッケルシリサイド（ＮｉＳｉ）を用いる。
【００２４】
また、図３に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧは互いに電気的に分離されている。この分離領域内にはメモリセル間絶縁膜１１が形成されている。このメモリセル間絶縁膜１１は、例えばＴＥＯＳ（tetraethyl orthosilicate）を使用して形成したシリコン酸化膜または低誘電率絶縁膜を用いる。メモリセル間絶縁膜１１の上面、制御ゲート電極ＣＧの側面および上面上には、例えばシリコン酸化膜を用いた層間絶縁膜１２が形成されている。
【００２５】
次に、本実施形態によるＮＡＮＤ型フラッシュメモリ装置の製造方法の一例を、図６〜図１８に示す工程断面図を参照して説明する。尚、図６（ａ）〜図１７（ａ）は、図３に対応する断面構造の製造段階を模式的に示す。図６（ｂ）〜図１２（ｂ）は、図４に対応する断面構造の製造段階を模式的に示す。図１３（ｂ）〜図１７（ｂ）、図１８は、図５に対応する断面構造の製造段階を模式的に示す。
【００２６】
まず、図６に示すように、ｐ型のシリコン基板１（または表層にｐ型ウエルを形成したシリコン基板）の表面に、ゲート絶縁膜７として例えばシリコン酸化膜を周知の熱酸化法で形成する。この後、浮遊ゲート電極ＦＧとして例えばドープト多結晶シリコン層などの多結晶シリコン層８を減圧ＣＶＤ法（化学気相成長法）により成膜する。ドープト多結晶シリコン層の不純物としては、例えばリン（Ｐ）を用いる。
【００２７】
次に、多結晶シリコン層８上にＣＶＤ法によってシリコン窒化膜１４を形成し、続いて、シリコン窒化膜１４上にＣＶＤ法を用いてシリコン酸化膜１５を形成する。この後、シリコン酸化膜１５上にフォトレジスト（図示せず）を塗布し、露光現像によりレジストをパターニングし、当該レジストをマスクとしてシリコン酸化膜１５をＲＩＥ（reactive ion etching）法によりエッチング処理する。エッチング後に、フォトレジストを除去し、シリコン酸化膜１５をマスクにしてシリコン窒化膜１４をエッチングし、次いで、多結晶シリコン層８、ゲート絶縁膜７およびシリコン基板１をエッチングすることにより、素子分離のための溝４を形成する（図７参照）。
【００２８】
次に、図７に示すように、ＣＶＤ法あるいは塗布技術を用いて例えばシリコン酸化膜を加工後の溝４に埋め込んだ後、ＣＭＰ(chemical mechanical polishing)を用いて平坦化を行うことにより、素子分離絶縁膜５を形成する。この後、ウエットエッチングまたはドライエッチングを用いて素子分離絶縁膜５を選択的にエッチングすることにより、多結晶シリコン層８間の素子分離絶縁膜５を落とし込み、続いて、多結晶シリコン層８上に残っているシリコン窒化膜１４を選択的にエッチングして除去し、図８に示すような構成を得る。
【００２９】
次いで、図９に示すように、露出した多結晶シリコン層８および素子分離絶縁膜５の表面に、電極間絶縁膜９を形成する。この電極間絶縁膜９としては、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造の膜（ＯＮＯ膜）を周知のプロセスにより形成する。この後、電極間絶縁膜９上にＣＶＤ法を用いて制御ゲート電極ＣＧとなるドープト多結晶シリコン層などの多結晶シリコン層１０を形成する。ドープト多結晶シリコン層の不純物としては、例えばリン（Ｐ）を用いる。次いで、多結晶シリコン層１０上にＣＶＤ法によってシリコン窒化膜１６を形成し、さらに、シリコン窒化膜１６上にＣＶＤ法によってシリコン酸化膜１７を形成する。
【００３０】
次に、シリコン酸化膜１７上に、フォトレジスト（図示しない）を塗布し、露光現像によりレジストをパターニングする。続いて、フォトレジストを耐エッチングマスクにしてシリコン酸化膜１７をエッチングする。エッチング後にフォトレジストを除去し、シリコン酸化膜１７をマスクにしてシリコン窒化膜１６をエッチングする。次いで、シリコン窒化膜１６をマスクとして、多結晶シリコン層１０、電極間絶縁膜９、および、多結晶シリコン層８をエッチングして加工することにより、浮遊ゲート電極ＦＧを形成しつつ、制御ゲート電極ＣＧと電極間絶縁膜９と浮遊ゲート電極ＦＧを分離するための溝１８を形成する（図１０参照）。その後、シリコン酸化膜１７を除去して、複数のゲート構造を得る。
【００３１】
この後、図１０に示すように、溝１８の内底部のシリコン基板１の表面に、既存のイオン注入法を用いて不純物例えば砒素やリンをドーピングし、その後、不純物の活性化に必要な熱工程を施すことにより、n型拡散層６を形成する。尚、図１０には、メモリセル領域のn型拡散層６だけを図示しているが、実際の不揮発性半導体記憶装置にはメモリセルを駆動するための周辺回路が設けられており、周辺回路の動作に必要となる拡散層６（図１３（ｂ）参照）の形成も本工程と同様な方法にて行う。この周辺回路の拡散層６形成の際には、微細化に伴うトランジスタ動作不良の要因であるショートチャネル効果を抑制するため、例えば側壁絶縁膜を用いてトランジスタをＬＤＤ(lightly doped drain)構造やＤＤＤ(deeply doped drain)構造にすることが好ましい。上記構造は、シリコン酸化膜等を形成した後、異方性エッチングによりこのシリコン酸化膜等をエッチングして、ゲートの側壁として残し、自己整合的にイオン注入を行うことにより形成することができる。
【００３２】
次に、図１１に示すように、シリコン窒化膜１６の上面および溝１８内に、セルゲート間絶縁膜としてメモリセル間絶縁膜１１を形成した後、異方性エッチングにより表面を平坦化する。尚、メモリセル間絶縁膜１１としては、例えばＴＥＯＳを用いたシリコン酸化膜、または、セル間容量の増大に伴う回路動作不良を防ぐため低誘電率絶縁膜を使用することが好ましい。また、メモリセル間絶縁膜１１として、上記したＬＤＤ構造またはＤＤＤ構造の側壁として使用した絶縁膜をそのまま使用しても良い。
【００３３】
この後、シリコン窒化膜１６およびメモリセル間絶縁膜１１上にバリア絶縁膜１９を形成し、更にその上にメモリセル領域以外の凹部を埋め込むための絶縁膜２０を形成する。バリア絶縁膜１９は、メモリセル間絶縁膜１１に対してエッチングレートが異なると共に、水素バリア性を有する絶縁膜であり、例えばシリコン窒化膜を使用する。絶縁膜２０は、深く且つ幅広い溝の平坦化に適した絶縁膜であることが好ましく、例えばＢＰＳＧ（boro-phospho-silicate glass）膜を使用する。
【００３４】
次に、絶縁膜２０を、例えばバリア絶縁膜１９をストッパとしてＣＭＰにより除去して平坦化する。次いで、バリア絶縁膜１９およびシリコン窒化膜１６をエッチングにて除去した後、さらに、異方性エッチングを用いてメモリセル間絶縁膜１１を加工して落とし込むことにより、制御ゲート電極ＣＧとなる多結晶シリコン層１０の上部を露出させる（図１２参照）。この場合、図１２（ａ）に示すように、メモリセル間絶縁膜１１の上面が多結晶シリコン層１０よりも低くなっていることで、後のシリサイド形成時にシリコンと金属の接触面積が増加している。
【００３５】
ここで、上述した工程（即ち、ゲート電極を加工した後、メモリセル間絶縁膜１１を埋め込んで加工して落とし込むまでの工程）まで半導体プロセスを実行したときの周辺回路領域の断面構造（図２中のＣ−Ｃ線に沿う断面図）を、図１３（ｂ）に示す。尚、図１３（ａ）はメモリセル領域の断面構造（図２中のＡ−Ａ線に沿う断面図）を示す図であり、図１２（ａ）と同じ図である。そして、この図１３以降は、図２中のＢ−Ｂ線に沿う断面構造（メモリセル領域の断面構造）については図示することを省略する。
【００３６】
次に、図１４に示すように、メモリセル間絶縁膜１１の上面、並びに、多結晶シリコン層１０の上面および側面の上に、フォトレジスト２１を塗布し、露光現像によりレジストをパターニングし、開口２１ａを形成する。この場合、開口２１ａのパターンとしては、図１９に示すようなストライプパターン（即ち、ラインアンドスペースパターン）を形成する。尚、図１９は、マスクパターンを示す図である。開口２１ａの幅寸法ｄ１は、周辺回路領域の多結晶シリコン層１０の上面部に形成される開口２２（図１５（ｂ）参照）の幅寸法ｄ２が、メモリセル領域の前記溝１８（図１５（ａ）参照）の幅寸法ｄ３の２倍程度の寸法になるように設定されている。
【００３７】
続いて、図１５に示すように、フォトレジスト２１を耐エッチングマスクにして周辺回路領域の多結晶シリコン層１０を例えばＲＩＥ法によりエッチングし、多結晶シリコン層１０に例えば５〜２０ｎｍ程度の深さの開口２２を形成する。エッチング後にフォトレジスト２１を除去する。
【００３８】
次に、図１６に示すように、メモリセル間絶縁膜１１の上面、並びに、多結晶シリコン層１０の上面および側面の上に、金属層として例えばスパッタ法によりニッケル（Ｎｉ）層２３を形成する。この場合、ニッケルとシリコン界面の清浄度がシリサイド形成において重要な条件であるため、ニッケルスパッタの前に、ウェットエッチングまたはドライエッチングにより多結晶シリコン層１０表面の洗浄を行うことが望ましい。
【００３９】
この後、図１７に示すように、例えばＲＴＡ（rapid thermal anneal）法により熱を加えることにより、多結晶シリコン層１０の表面にニッケルシリサイド（ＮｉＳｉ）を有するシリサイド層１０ｂを形成する。この後、未反応のまま残留したセル間絶縁膜８上のニッケル膜２３を硫酸過水（硫酸＋過酸化水素水）あるいはアルカリ過水（アルカリ＋過酸化水素水）で選択的に除去する。これにより、図１７に示すように、多結晶シリコン層１０ａの上面にシリサイド層１０ｂが残った状態となる。
【００４０】
この構成の場合、周辺回路領域の多結晶シリコン層１０ａの上面に形成されるシリサイド層１０ｂの膜厚寸法と、メモリセル領域の多結晶シリコン層１０ａの上面に形成されるシリサイド層１０ｂの膜厚寸法とを、ほぼ同程度に形成することができる。これと共に、周辺回路領域の多結晶シリコン層１０ａの上面に形成されるシリサイド層１０ｂの膜厚寸法を均一にすることができる。また、上記シリサイド層１０ｂは、上面に複数の凹部が形成されると共に、下面に複数の凸部が前記複数の凹部に対応するように形成される。
【００４１】
このような均一の膜厚のシリサイド層１０ｂを形成できる理由は、周辺回路領域の多結晶シリコン層１０の上面に開口２２を形成したので、周辺回路領域の多結晶シリコン層１０とニッケル層２３との接触面積が、従来構成に比べて大きくなることから、周辺回路領域のシリサイド反応の進み具合とメモリセル領域のシリサイド反応の進み具合とがほほ同程度になるためと考えられる。
【００４２】
尚、上記熱工程によるニッケルシリサイド形成方法に関しては例えば特開２００５−１９７０５号公報などに示される技術があり、熱工程を２段階に分けるように構成しても良い。
【００４３】
この後、図３、図４、図５に示すように、層間絶縁膜１２として例えばプラズマＣＶＤ法を用いてシリコン酸化膜を形成する。さらに、コンタクトの形成や配線層の形成などの工程を経てＮＡＮＤ型フラッシュメモリ装置のチップが形成される。
【００４４】
さて、周辺回路領域のゲート電極にコンタクトを形成する場合、図１８に示すように、コンタクト用のホール２４を層間絶縁膜１２およびシリサイド層１０ｂに形成する。このとき、ホール２４はシリサイド層１０ｂ内の途中で止まるように加工する必要がある。これに対して、本実施形態によれば、周辺回路領域のシリサイド層１０ｂの膜厚寸法を、メモリセル領域のシリサイド層１０ｂの膜厚寸法とほぼ同程度の十分な厚さ、且つ、均一な厚さに形成したので、ホール２４をシリサイド層１０ｂ内の途中で止まるように加工することができる。また、本実施形態では、周辺回路領域の多結晶シリコン層１０の上面部に形成される開口２２を形成する工程（リソグラフィ工程とＲＩＥ工程）を追加するだけであるので、それほど製造コストが高くなることもない。
【００４５】
尚、従来構成の周辺回路領域のシリサイド層の膜厚寸法は不均一に形成される、即ち、薄い部分と厚い部分が混在するような構造となるので、シリサイド層の薄い部分でコンタクト用のホールが下方へ突き抜けてしまうという不具合が発生することがあった。
【００４６】
（その他の実施形態）
以上説明した実施形態に加えて以下のような構成を採用しても良い。
上記した実施形態では、フォトレジスト２１の開口２１ａのパターンを、図１９に示すようなストライプパターンとしたが、これに限られるものではなく、上記開口２１ａのパターンとして、例えば図２０に示すような格子状パターンを形成しても良いし、また、図２１に示すようなドット状パターンを形成しても良いし、また、図２２に示すような入れ子になったドット状パターンを形成しても良い。尚、格子状パターンおよびドット状パターンの開口２５の幅寸法Ｄ２およびＤ３は、ストライプパターンの開口２５の幅寸法Ｄ１とほぼ同じ程度に設定すれば良い。
【００４７】
また、上記実施形態では、導電層１０の上面および側面の上に金属層としてニッケル層を形成したが、これに限られるものではなく、金属層として例えばコバルト（Ｃｏ）層、タングステン（Ｗ）層、または、アルミニウム（Ａｌ）層を形成しても良い。
【００４８】
以上のように、本実施形態の半導体装置およびその製造方法によると、周辺回路領域のゲート電極の導電層のうちの金属シリサイド層の上面に複数の凹部が形成されると共に、下面に複数の凸部が前記複数の凹部に対応するように形成される構成としたので、ゲート電極の上部に金属シリサイド層を形成するときに、メモリセル領域および周辺回路領域においてほぼ同程度の量の金属シリサイド層を形成することができる。
【００４９】
以上説明した半導体装置およびその製造方法は、上記の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適宜変形して適用可能である。
【符号の説明】
【００５０】
図面中、１はシリコン基板、２は素子分離領域、３は活性領域、６は拡散層、７はゲート絶縁膜、８は多結晶シリコン層、９は電極間絶縁膜、１０は導電層、１０ａは多結晶シリコン層、１０ｂはシリサイド層、１１はメモリセル間絶縁膜、１２は層間絶縁膜、１８は溝、２１はフォトレジスト、２２は開口、２３はニッケル層、２４はホールである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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