(57)【要約】【課題】Ｃｄｓを抑制して高性能と高放熱性とを両立することが可能な半導体装置を提供する。【解決手段】ＦＥＴ１００は、背面電極６０が少なくともドレイン電極５０のフィンガ５２が設けられた領域の鉛直に位置する基板１０の第２主面上の領域を回避して設けられる。これによって、基板１０の厚みに拘らずドレイン電極５０と背面電極６０との間に生じるＣｄｓを抑制し、周波数特性を広帯域化させることができ、ＦＥＴの高性能と高放熱性を適切に両立させることができる。【選択図】  図２
2012028610.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１主面上に設けられ、それぞれ１または複数のフィンガを有するソース電極およびドレイン電極と、
１または複数のフィンガを有し、当該フィンガが前記ソース電極のフィンガと前記ドレイン電極のフィンガとの間に位置するように前記基板の第１主面上に設けられるゲート電極と、
前記基板の第２主面上に設けられる背面電極と、を備え、
前記背面電極は、少なくとも前記ドレイン電極のフィンガが設けられる領域の鉛直に位置する前記基板の第２主面上の領域を回避して設けられることを特徴とする半導体装置。
【請求項２】
前記背面電極の設置が回避される前記基板の第２主面上の領域は、前記ドレイン電極のフィンガの鉛直を中心に、当該フィンガの幅方向に対して前記ドレイン電極のフィンガの幅と前記基板の厚みとの和以上の幅を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記背面電極の設置が回避される前記基板の第２主面上の領域には、大気または絶縁体が設けられていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
実装面と、
前記実装面上に設けられ、前記背面電極と電気的に接続する実装面電極と、を有する収容部を更に含み、
前記実装面電極は、少なくとも前記ドレイン電極のフィンガが設けられた領域の鉛直に位置する前記実装面上の領域を回避して設けられることを特徴とする請求項１から３のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
高周波電力を増幅する半導体装置として、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が広く知られている。このようなＦＥＴは、ドレイン−ソース容量（Ｃｄｓ）を抑制することにより、その性能が向上することが知られている。例えば、非特許文献１には、Ｃｄｓを抑制することによりトランジスタの周波数特性を広帯域化できることが開示されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ｒ．Ｍ．Ｆａｎｏ，“Ｔｈｅｏｒｅｔｉｃａｌ  Ｌｉｍｉｔａｔｉｏｎｓ  ｏｎ  ｔｈｅ  Ｂｒｏａｄｂａｎｄ  Ｍａｔｃｈｉｎｇ  ｏｆ  Ａｒｂｉｔｒａｒｙ  Ｉｍｐｅｄａｎｃｅｓ，”Ｊ．Ｆｒａｎｋｌｉｎ  Ｉｎｓｔ．，Ｖｏｌ．２４９，ｐｐ．５７−８３，Ｊａｎ．１９５０．；ａｎｄ  ｐｐ．１３９−１５５，Ｆｅｂ．１９５０．
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高出力のＦＥＴでは、動作時における電力密度が上昇することにより単位面積あたりの発熱量が大きくなり、それによって信頼性が低下してしまう場合がある。このようなＦＥＴの信頼性低下を抑制するためには、基板の厚みを薄くして放熱性を向上させることが有効である。
【０００５】
ここで、ＦＥＴは、基板の表面側にドレイン電極、ソース電極、ゲート電極がそれぞれ形成され、基板の背面側に背面電極が形成される構成が多く採用されている。この構成によると、背面電極がソース電極と同じグランド電位に接続される、すなわちソース電極と同電位であるために、ドレイン電極と背面電極との間にＣｄｓが生じる。そして、基板を薄くするほどドレイン電極と背面電極との間に生じるＣｄｓが大きくなる。そのため、ＦＥＴの放熱性の向上を図ろうとするほどその性能が低下してしまう。
【０００６】
本発明は、かかる点に鑑みてなされたものであり、Ｃｄｓを抑制して高性能と高放熱性とを両立することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の半導体装置は、基板と、前記基板の第１主面上に設けられ、それぞれ１または複数のフィンガを有するソース電極およびドレイン電極と、１または複数のフィンガを有し、当該フィンガが前記ソース電極のフィンガと前記ドレイン電極のフィンガとの間に位置するように前記基板の第１主面上に設けられるゲート電極と、前記基板の第２主面上に設けられる背面電極と、を備え、前記背面電極が、少なくとも前記ドレイン電極のフィンガが設けられる領域の鉛直に位置する前記基板の第２主面上の領域を回避して設けられることを特徴とする。
上記の構成により、少なくともドレイン電極のフィンガと背面電極との間に生じるＣｄｓを抑制することができることから、高性能と高放熱性とを両立することができる。
【０００８】
特に、本発明の半導体装置は、前記背面電極の設置が回避される前記基板の第２主面上の領域が、前記ドレイン電極のフィンガの鉛直を中心に、当該フィンガの幅方向に対して前記ドレイン電極のフィンガの幅と前記基板の厚みとの和以上の幅を有する。
上記の構成により、ドレイン電極と背面電極との間に生じるＣｄｓをより適切に抑制することができることから、高性能と高放熱性とを両立することができる。
【０００９】
また、本発明の半導体装置は、前記背面電極の設置が回避される前記基板の第２主面上の領域には、大気または絶縁体が設けられている。
上記の構成により、ドレイン電極と背面電極との間に生じるＣｄｓをより効果的に抑制することができることから、高性能と高放熱性とを両立することができる。
【００１０】
そして、本発明の半導体装置は、実装面と、前記実装面上に設けられ、前記背面電極と電気的に接続する実装面電極と、を有する収容部を更に含み、前記実装面電極が、少なくとも前記ドレイン電極のフィンガが設けられた領域の鉛直に位置する前記実装面上の領域を回避して設けられる。
上記の構成により、少なくともドレイン電極のフィンガと背面電極および実装面電極との間に生じるＣｄｓを抑制することができることから、高性能と高放熱性とを両立することができる。
【発明の効果】
【００１１】
本発明の半導体装置によれば、ドレイン電極と背面電極との間に生じるＣｄｓを抑制することができることから、高性能と高放熱性とを両立することができる。
【図面の簡単な説明】
【００１２】
【図１】実施例１に係る半導体装置の一構成例を示した上面模式図である。
【図２】（ａ）は、実施例１に係る半導体装置の一構成例を示したＡ−Ａ断面模式図であり、（ｂ）は、実施例２に係る半導体装置の一構成例を示したＡ−Ａ断面模式図である。
【図３】実施例１に係る半導体装置の一構成例を示した背面模式図である。
【図４】実施例１に係る半導体装置の他の構成例を示した背面模式図である。
【図５】結合マイクロストリップモデルを用いた電極容量の見積りを示している。
【図６】結合マイクロストリップモデルにおける基板の厚みに対するＣｍ、ＣｌおよびＣｄｓの計算例を示している。
【図７】実施例１および２に係る半導体装置における基板の厚みとＣｄｓとの相関を示している。
【図８】実施例１および２に係る半導体装置のバンド幅の算出結果を示している。
【図９】実施例３に係るパッケージの一構成例を示した断面模式図である。
【図１０】実施例３に係るパッケージの他の構成例を示した断面模式図である。
【図１１】実施例３に係るパッケージの他の構成例におけるＣｄｓの計算結果を示している。
【発明を実施するための形態】
【００１３】
以下、本発明を実施するための形態を図面と共に詳細に説明する。
【実施例１】
【００１４】
本発明の実施例について図面を参照しつつ説明する。図１は、実施例１に係る半導体装置の一構成例を示した上面模式図である。実施例の半導体装置は、ゲート電極３０、ソース電極４０およびドレイン電極５０を含むＦＥＴ１００である。ゲート電極３０は、例えばパッド３１と、パッド３１から分岐するフィンガ３２ａ〜３２ｆを有する。ソース電極４０は、ゲート電極３０と同様に、例えばパッド４１およびフィンガ４２ａ〜４２ｄを有する。ドレイン電極５０は、ゲート電極３０およびソース電極４０と同様に、例えばパッド５１およびフィンガ５２ａ〜５２ｃを有する。ゲート電極３０、ソース電極４０およびドレイン電極５０の各フィンガは、互いに平行に延在するように配置されている。ゲート電極３０およびソース電極４０は、それぞれドレイン電極５０と対向するように配置されている。
【００１５】
図２（ａ）は、実施例１に係る半導体装置の一構成例を示したＡ−Ａ断面模式図である。基板１０は、例えば炭化ケイ素（ＳｉＣ）を主成分とする絶縁性の材料であり、その上面（第１主面）側には半導体層２０が形成されている。基板１０の厚みは、例えば１００μｍである。半導体層２０の上面にはゲート電極３０のフィンガ３２が形成され、フィンガ３２を挟んでソース電極４０のフィンガ４２およびドレイン電極５０のフィンガ５２が形成されている。この場合、基板１０はＳｉＣに限られずに、サファイアやシリコン（Ｓｉ）等の絶縁性、半絶縁性または半導体の材料を適用することもできる。
【００１６】
半導体層２０は、基板１０の側から順に積層されたシード層２１、電子走行層２２、電子供給層２３およびキャップ層２４を含む。シード層２１は、例えば窒化アルミニウム（ＡｌＮ）を成分とし、その厚みは例えば３００ｎｍである。電子走行層２２は、例えば窒化ガリウム（ｉ−ＧａＮ）を成分とし、その厚みは例えば１０００ｎｍである。電子供給層２３は、例えば窒化アルミニウムガリウム（ｎ−ＡｌＧａＮ）を成分とし、その厚みは例えば２０ｎｍである。キャップ層２４は、例えば窒化ガリウム（ｎ−ＧａＮ）を成分とし、その厚みは例えば５ｎｍである。電子走行層２２と電子供給層２３との界面には２ＤＥＧ（２次元電子ガス）が生じてチャネル層が形成され、電子供給層２３から供給された電子がこのチャネル層を通る。これにより高出力のトランジスタを得ることができる。
【００１７】
ゲート電極３０は、例えば半導体層２０の側から順にニッケル（Ｎｉ）、金（Ａｕ）を積層した２層構造とすることができる。ソース電極４０およびドレイン電極５０は、例えば半導体層２０の側から順にチタン（Ｔｉ）、アルミニウム（Ａｌ）を積層した２層構造とすることができる。この場合、ソース電極４０およびドレイン電極５０としては、Ｔｉのみならずタンタル（Ｔａ）等の他の材料を適用することもできる。
【００１８】
基板１０の下面（第２主面）には、背面電極６０が形成されている。背面電極６０は、ソース電極４０と同じグランド電位に接続されており、その成分は例えば金（Ａｕ）であって、その厚みは例えば５μｍとすることができる。
【００１９】
そして、背面電極６０は、ドレイン電極５０のフィンガ５２が設けられた領域の鉛直に位置する基板１０の第２主面上の領域を回避して設けられている。具体的には、背面電極６０は、ドレイン電極５０のフィンガ５２の鉛直を中心に、フィンガ５２の幅方向に対してフィンガ５２の幅（ｗ）と基板１０および半導体層２０の厚み（ｈ）との和（ｗ＋ｈ）の幅を有する領域を回避して、基板１０の第２主面に設けられている。これによって、背面電極６０には、ドレイン電極５０が設けられた領域の鉛直にフィンガ５２の幅方向に対して（ｗ＋ｈ）の幅を有する空間部６１が存在している。
【００２０】
背面電極６０はソース電極４０と同じグランド電位に接続されており、一方、ドレイン電極５０は動作時には高電圧となる。そのため、ドレイン電極５０の鉛直に位置する領域に背面電極６０が存在する場合、ドレイン電極５０と背面電極６０との間で容量が生じ、その結果ＦＥＴ１００のＣｄｓが大きくなる。一方、本実施例の構成では、ドレイン電極５０の鉛直の領域に空間部６１が存在している、すなわち、背面電極６０が存在しないために、ドレイン電極５０と背面電極６０との間に生じるＣｄｓを適切に抑制することができる。
【００２１】
図３は、実施例１に係る半導体装置の一構成例を示した背面模式図である。図３では、基板１０の第１主面側に存在するゲート電極３０、ソース電極４０およびドレイン電極５０を透視したものを破線で示している。背面電極６０は、ドレイン電極５０のフィンガ５２が設けられた領域の鉛直に位置する基板１０の第２主面上の領域を回避して設けられており、それによって背面電極６０には空間部６１が存在している。また、背面電極６０の設置が回避される領域（空間部６１）は、ドレイン電極５０のフィンガ５２の幅方向に対して（ｗ＋ｈ）の幅を有している。この場合、背面電極６０の設置を回避する領域、すなわち空間部６１は上記の形状に限られない。図４は、実施例１に係る半導体装置の他の構成例を示した背面模式図である。図４において、背面電極６０は、フィンガ５２の鉛直に位置する領域のみならず、ドレイン電極５０が設けられた領域の鉛直に位置する基板１０の第２主面上の領域を回避して設けられている。
【００２２】
ここで、比較例として、基板１０の第２主面上の全域に背面電極６０が形成された構成、すなわち、ドレイン電極５０の鉛直の領域に背面電極６０が存在する（空間部６１が存在しない）構成のＦＥＴについて説明する。図５は、比較例の電極間容量の見積りを示している。電極（本実施例のソース電極４０のフィンガ４２、およびドレイン電極５０のフィンガ５２に相当する）の幅をｗ、フィンガ４２とフィンガ５２との間の距離をｓ、基板（本実施例の基板１０および半導体層２０に相当する）の比誘電率をεｒ、基板１０の厚みをｈとしたモデル（図５（ａ）参照）におけるＣｄｓは、ドレイン電極−ソース電極間の相互キャパシタンス（Ｃｍ）とドレイン電極−背面電極間の容量（Ｃｌ）との和に相当する（図５（ｂ）参照）。
【００２３】
図６は、比較例における基板の厚みに対するＣｍ、ＣｌおよびＣｄｓの計算例を示している。Ｃｍ、ＣｌおよびＣｄｓの計算は、図５の結合マイクロストリップモデルに基づいて行い、電極の幅ｗを３０μｍ、電極間の距離ｓを４μｍとして計算している。図６の縦軸は、ドレイン電極の長さ方向に対する単位長さあたりの電極間容量（ｐＦ／ｍｍ）を示している。基板の厚み（ｈ）が大きくなるにつれ、ドレイン電極−ソース電極間の相互キャパシタンスＣｍが大きくなるが、ドレイン電極−背面電極間の容量Ｃｌは小さくなるために、モデルのＣｄｓは大きく変化しない。一方、基板の厚み（ｈ）が小さくなるにつれ、ドレイン電極−ソース電極間の相互キャパシタンスＣｍは小さくなるが、ドレイン電極−背面電極間の容量Ｃｌが著しく大きくなるために、モデルのＣｄｓは大きく上昇する。そのため、ＦＥＴの放熱性を向上させるために基板を薄くすると、Ｃｄｓが大きくなってＦＥＴの性能が低下してしまう。
【００２４】
一方、本実施例のＦＥＴ１００は、ドレイン電極５０が設けられた領域の鉛直であって、（ｗ＋ｈ）の幅を有する領域を回避して背面電極６０が設けられている（空間部６１が存在する）ことから、ドレイン電極５０と背面電極６０との間に生じる容量Ｃｌを抑制することができる。よって、基板１０の厚みに拘らずＣｄｓを抑制することができることから、ＦＥＴの高性能と高放熱性を両立させることができる。
【００２５】
実施例に戻り、図７は、実施例１および２に係る半導体装置における基板１０の厚みとＣｄｓとの相関を示している。図７の縦軸は、上述した比較例のＣｄｓに対する比率を示している。図７には、実施例１のＦＥＴ１００および後述する実施例２のＦＥＴ２００に加えて、図２における背面電極６０の設置が回避される領域の幅をドレイン電極５０のフィンガ５２の幅（ｗ）とした構成のＦＥＴ（変形例１）のＣｄｓを掲載している。図７より、変形例１および実施例１ともに、いずれの基板厚さにおいても比較例よりもＣｄｓが抑制されることが確認できる。よって、少なくともドレイン電極の鉛直の領域を回避して背面電極を設けることによって、ＦＥＴのＣｄｓを抑制することができる。
【００２６】
特に、本実施例のＦＥＴ１００は、変形例１のＦＥＴよりもＣｄｓの抑制効果が大きく、いずれの基板厚さにおいてもＣｄｓを比較例のおよそ７０％以下に低減することができる。よって、背面電極６０の設置が回避される基板１０の第２主面上の領域の幅は、ドレイン電極５０のフィンガ５２の幅（ｗ）とするよりも、フィンガ５２の幅（ｗ）と基板１０および半導体層２０の厚み（ｈ）との和（ｗ＋ｈ）とする方が、より効果的にＣｄｓを抑制することができる。
【００２７】
図８は、実施例１および２に係るＦＥＴ１００のバンド幅の算出結果を示している。図８には、上述した比較例および変形例１のＦＥＴのバンド幅も掲載している。ＦＥＴの性能の一例として、非特許文献１の（４）式に開示された以下の理論式（１）に基づいてバンド幅の計算を行った。
Δｆ≦−１／（２×Ｒｄｓ×Ｃｄｓ×ｌｎ｜ρ｜）・・・（１）
（Δｆ：バンド幅，  Ｒｄｓ：ドレイン−ソース抵抗，  ρ：反射係数）
反射係数（ρ）を０．３として計算した結果、変形例１および実施例１ともに、比較例のＦＥＴよりも広帯域性を得られることが確認できる。よって、少なくともドレイン電極の鉛直の領域を回避して背面電極を設けることによって、ＦＥＴの性能を向上させることができる。
【００２８】
特に、本実施例のＦＥＴ１００は、変形例１のＦＥＴよりも広帯域性が高く、比較例のＦＥＴよりもおよそ１．７倍の広帯域性を得られることが確認できる。よって、背面電極６０の設置が回避される基板１０の第２主面上の領域の幅は、ドレイン電極５０のフィンガ５２の幅（ｗ）とするよりも、フィンガ５２の幅（ｗ）と基板１０および半導体層２０の厚み（ｈ）との和（ｗ＋ｈ）とする方が、より効果的にＦＥＴの性能を向上させることができる。
【００２９】
以上のように、本実施例の半導体装置は、背面電極が少なくともドレイン電極のフィンガが設けられた領域の鉛直に位置する基板の第２主面上の領域を回避して設けられた（すなわち、背面電極には、ドレイン電極が設けられた領域の鉛直に空間部が存在している）ことで、基板の厚みに拘らずドレイン電極と背面電極との間に生じるＣｄｓを抑制し、周波数特性を広帯域化させることができる。よって、ＦＥＴの高性能と高放熱性を適切に両立させることができる。
【００３０】
また、本実施例の半導体装置は、背面電極の設置が回避される基板の第２主面上の領域（空間部）が、ドレイン電極のフィンガの鉛直を中心に、フィンガの幅方向に対してドレイン電極のフィンガの幅（ｗ）と基板および半導体層の厚み（ｈ）との和（ｗ＋ｈ）の幅を有することで、より適切にドレイン電極−背面電極間のＣｄｓを抑制することができる。
【００３１】
この場合、背面電極の設置が回避される領域（空間部）の長さは、ドレイン電極のフィンガの長さ方向（長軸方向）に対して少なくともドレイン電極のフィンガの長さ（ｌ）と基板および半導体層の厚み（ｈ）との和（ｌ＋ｈ）の長さを有することが好ましい。
【実施例２】
【００３２】
つづいて、本発明の実施例２について説明する。実施例２のＦＥＴ２００は、背面電極６５が、ドレイン電極５０のフィンガ５２の鉛直を中心に、フィンガ５２の幅方向に対してフィンガ５２の幅（ｗ）と基板１０および半導体層２０の厚みの２倍（２ｈ）との和（ｗ＋２ｈ）の幅を有する領域を回避して、基板１０の第２主面上に設けられている点で実施例１と相違する。
【００３３】
図２（ｂ）は、実施例２に係る半導体装置の一構成例を示したＡ−Ａ断面模式図である。本実施例のＦＥＴ２００は、基板１０の下面（第２主面）上における背面電極６５の設置が回避される領域の幅が異なる点を除いて、実施例１のＦＥＴ１００と同様の構成である。
【００３４】
背面電極６５は、ドレイン電極５０のフィンガ５２が設けられた領域の鉛直に位置する基板１０の第２主面上の領域を回避して設けられている。具体的には、背面電極６５は、ドレイン電極５０のフィンガ５２の鉛直を中心に、フィンガ５２の幅方向に対してフィンガ５２の幅（ｗ）と基板１０および半導体層２０の厚みの２倍（２ｈ）との和（ｗ＋２ｈ）の幅を有する領域を回避して、基板１０の第２主面上に設けられている。これによって、背面電極６５には、ドレイン電極５０が設けられた領域の鉛直にフィンガ５２の幅方向に対して（ｗ＋２ｈ）の幅を有する空間部６６が存在している。この構成によって、ドレイン電極５０と背面電極６５との間に生じるＣｄｓをより効果的に抑制することができる。
【００３５】
上述した図７より、変形例１、実施例１および実施例２ともに、いずれの基板厚さにおいても比較例よりもＣｄｓが抑制されることが確認できる。特に、本実施例のＦＥＴ２００は、比較例１および実施例１のＦＥＴよりもＣｄｓの抑制効果が大きく、いずれの基板厚さにおいてもＣｄｓを比較例のＦＥＴのおよそ４０％以下に低減することができる。よって、背面電極６５の設置が回避される基板１０の第２主面上の領域の幅は、ドレイン電極５０のフィンガ５２の幅（ｗ）と基板１０および半導体層２０の厚みの２倍（２ｈ）との和（ｗ＋２ｈ）とする方が、より効果的にＣｄｓを抑制することができる。
【００３６】
また、上述した図８より、変形例１、実施例１および実施例２ともに、比較例のＦＥＴよりも広帯域性を得られることが確認できる。特に、本実施例のＦＥＴ２００は、変形例１および実施例１のＦＥＴよりも広帯域性が高く、比較例のＦＥＴよりもおよそ２．７倍の広帯域性を得られることが確認できる。よって、背面電極６０の設置が回避される基板１０の第２主面上の領域の幅は、ドレイン電極５０のフィンガ５２の幅（ｗ）と基板１０および半導体層２０の厚みの２倍（２ｈ）との和（ｗ＋２ｈ）とする方が、より効果的にＦＥＴの性能を向上させることができる。
【００３７】
以上のように、本実施例の半導体装置は、背面電極の設置が回避される基板の第２主面上の領域（空間部）が、ドレイン電極のフィンガの鉛直を中心に、フィンガの幅方向に対してドレイン電極のフィンガの幅（ｗ）と基板および半導体層の厚みの２倍（２ｈ）との和（ｗ＋２ｈ）の幅を有することで、より効果的にドレイン電極−背面電極間のＣｄｓを抑制し、周波数特性を広帯域化させることができる。よって、ＦＥＴの高性能と高放熱性をより適切に両立させることができる。
【００３８】
この場合、背面電極の設置が回避される領域（空間部）の長さは、ドレイン電極のフィンガの長さ方向（長軸方向）に対して少なくともドレイン電極のフィンガの長さ（ｌ）と基板および半導体層の厚みの２倍（２ｈ）との和（ｌ＋２ｈ）の長さを有することが好ましい。また、背面電極の設置が回避される領域（空間部）の幅は、ドレイン電極のフィンガの幅（ｗ）と基板および半導体層の厚みの２倍（２ｈ）との和（ｗ＋２ｈ）の幅に限られない。例えば、ドレイン電極のフィンガの幅（ｗ）と基板および半導体層の厚みの３倍（３ｈ）との和（ｗ＋３ｈ）の幅であってもよいし、より大きな幅であってもよい。
【実施例３】
【００３９】
つづいて、本発明の実施例３について説明する。実施例３は、実施例１のＦＥＴ１００を収容したパッケージ３００である。
【００４０】
図９は、実施例３に係るパッケージ３００の一構成例を示した断面模式図である。パッケージ３００は、その内部にＦＥＴ１００が実装される実装面７０を有しており、実装面７０上にＦＥＴ１００の背面電極６０と電気的に接続する実装面電極８０が形成されている。
【００４１】
パッケージ３００は、例えば銅（Ｃｕ）およびモリブデン（Ｍｏ）等を成分とする金属またはセラミックス等の絶縁体を材料とするベース３０１と、例えばセラミックス等の絶縁体またはＣｕ等の金属を材料とするキャップ３０２と、例えばセラミックス等の絶縁体を材料とする側壁部３０３とを有している。そして、ベース３０１、キャップ３０２および側壁部３０３は互いに固着されている。これにより、ＦＥＴ１００はパッケージ３００内に封止される。パッケージ３００の外部には例えば銅（Ｃｕ）等の金属を材料とするリード３０４が引き出されている。リード３０４は、それぞれ例えば金（Ａｕ）等の金属を材料とするボンディングワイヤ３０５を通じてＦＥＴ１００のゲート電極３０、ドレイン電極５０に電気的に接続されている。
なお、パッケージ３００は、本発明の収容部の一構成例である。
【００４２】
そして、実装面電極８０は、ＦＥＴ１００の背面電極６０の設置が回避されている領域に対向する実装面７０上の領域を回避してパッケージ３００内に形成されている。すなわち、実装面電極８０は、ＦＥＴ１００のドレイン電極５０のフィンガ５２が設けられた領域の鉛直に位置する実装面７０上の領域を回避して設けられており、それによって実装面電極８０には空間部８１が存在している。また、実装面電極８０の設置が回避される領域（空間部８１）は、ドレイン電極５０のフィンガ５２の幅方向に対して（ｗ＋ｈ）の幅を有している。この構成によって、ＦＥＴ１００のドレイン電極５０と実装面電極８０との間に生じるＣｄｓを適切に抑制することができる。
【００４３】
この場合、実装面電極８０の設置が回避される領域（空間部８１）の長さは、ドレイン電極５０のフィンガ５２の長さ方向（長軸方向）に対して少なくともドレイン電極５０のフィンガ５２の長さ（ｌ）と基板１０および半導体層２０の厚み（ｈ）との和（ｌ＋ｈ）の長さを有することが好ましい。また、実装面電極８０の設置が回避される領域（空間部８１）は、ドレイン電極５０のフィンガ５２の幅方向に対して（ｗ＋ｈ）の幅に限られずに、ＦＥＴ１００の背面電極６０の設置が回避されている領域の幅よりも大きな幅を有していてもよい。
【００４４】
以上のように、本実施例のパッケージは、少なくともＦＥＴにおけるドレイン電極のフィンガが設けられた領域の鉛直に位置する実装面上の領域を回避して実装面電極を設けたことで、ドレイン電極と実装面電極との間のＣｄｓを抑制することができる。よって、ＦＥＴの高性能と高放熱性を適切に両立させることができる。
【００４５】
なお、本実施例のパッケージ３００は、ＦＥＴ１００のドレイン電極５０のフィンガ５２が設けられた領域の鉛直に位置する実装面７０上の領域を回避しない（空間部８１が存在しない）で実装面電極８０を設置する構成であってもよい。図１０は、実施例３に係るパッケージの他の構成例を示した断面模式図である。例えば、図１０に記載の構成のように、ドレイン電極５０の鉛直の領域に実装面電極８０が存在してもＣｄｓの抑制効果が期待できる。
【００４６】
図１１は、実施例３に係るパッケージの他の構成例におけるＣｄｓの計算結果を示している。Ｃｄｓの計算は、基板１０と実装面電極８０との間に背面電極６０の厚み（５μｍ）分の大気コンデンサが形成されたＦＥＴをパッケージ３００に実装したモデルについて行った。図１１の縦軸は、上述した比較例をパッケージ３００に実装したモデルのＣｄｓに対する比率を示している。図１１より、基板１０がより薄い（例えば５０μｍ未満）領域では実施例１および２のＦＥＴよりもＣｄｓの抑制効果は低いが、基板１０の厚みが５０μｍ以上の領域では実施例１および２のＦＥＴとほぼ同等のＣｄｓの抑制効果を示すことが確認できる。ＦＥＴの基板としては、より薄いと割れ易くなり、より厚いと放熱効果が小さくなるために、５０〜１５０μｍの厚みが好適に用いられている。そのため、図１０に記載のパッケージ３００の構造（すなわち、実装面電極８０に空間部８１が存在しない構造）であっても充分なＣｄｓの抑制効果を有する。
【００４７】
上記実施例は本発明を実施するための一例にすぎない。よって本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００４８】
例えば、本実施例ではＦＥＴの背面電極の設置が回避された領域（空間部）には大気が存在しているが、この空間部に絶縁体を設ける構成によっても、ドレイン電極と背面電極および実装面電極との間に生じるＣｄｓを効果的に抑制することができる。このような絶縁体としては、ＦＥＴの基板１０よりも誘電率が低いものであって、例えばＳｉＯ２，ＳｉＮ，ポリイミド等を適用することができる。
【００４９】
また、本実施例では窒化物半導体を用いたＦＥＴを例に説明したが、ＧａＡｓ系やシリコン系半導体等の窒化物半導体以外の半導体を用いたＦＥＴにおいても本技術を適用することができる。ただし、窒化物半導体を用いたＦＥＴは高出力高周波用ＦＥＴとして用いられており、本技術を適用することによる効果が大きい。窒化物半導体としては、ＧａＮやＡｌＧａＮの他に、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等を用いることができる。
【００５０】
更に、本実施例では基板１０上に半導体層２０が形成されたＦＥＴを例に説明したが、基板上に直接ゲート電極、ソース電極およびドレイン電極が設けられる構成のＦＥＴにおいても本技術を適用することができる。
【符号の説明】
【００５１】
１０  基板
２０  半導体層
３０  ゲート電極
４０  ソース電極
５０  ドレイン電極
５２  フィンガ
６０  背面電極
６１  空間部
７０  実装面
８０  実装面電極
８１  空間部
１００  ＦＥＴ
３００  パッケージ（収容部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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