(57)【要約】【課題】新しい形態のメモリ素子のトランジスタ構造及びその製造方法を提供する。【解決手段】本発明のトランジスタ構造は、半導体基板１１１の所定の領域から突出した活性領域１１１ａと、活性領域１１１ａ内のチャネル領域に形成された凹溝部ｇと、半導体基板１１１上に、凹溝部ｇの底面より低い位置にある表面を有するように形成されたフィールド膜１１２と、凹溝部ｇの底面および側壁と、フィールド膜１１２によって露出した活性領域１１１ａの側面とに形成されたゲート絶縁膜１１３と、ゲート絶縁膜１１３が形成された凹溝部ｇ及びフィールド膜１１２を横切るように形成されたゲート電極１１４と、ゲート電極１１４の両側の活性領域１１１ａに形成されたソースＳ及びドレーンＤ領域とを備え、ソースＳ及びドレーンＤラインに沿ったＸ−Ｘ’断面はリセストランジスタ構造であり、ゲートラインに沿ったＹ−Ｙ’断面は突起型トランジスタ構造である。【選択図】図４
2012209572.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の所定の領域から突出した活性領域と、
前記活性領域内のチャネル領域に形成された凹溝部と、
前記半導体基板上に、前記凹溝部の底面より低い位置にある表面を有するように形成されたフィールド膜と、
前記凹溝部の底面および側壁と、前記フィールド膜によって露出した前記活性領域の側面とに形成されたゲート絶縁膜と、
前記ゲート絶縁膜が形成された前記凹溝部及び前記フィールド膜を横切るように形成されたゲート電極と、
前記ゲート電極の両側の前記活性領域に形成されたソース及びドレーン領域とを備えることを特徴とするＤＲＡＭメモリ素子のトランジスタ構造。
【請求項２】
前記ゲート電極は、ポリゲート電極、又は低抵抗ゲート電極であることを特徴とする請求項１に記載のＤＲＡＭメモリ素子のトランジスタ構造。
【請求項３】
前記低抵抗ゲート電極は、ポリシリコンからなる第１導電膜上に低抵抗材料からなる第２導電膜が更に形成された積層構造を有することを特徴とする請求項２に記載のＤＲＡＭメモリ素子のトランジスタ構造。
【請求項４】
前記第２導電膜は、Ｗ、ＷＮ、ＷＳｉｘ、及びＴｉＳｉｘからなるグループの中から選択されたいずれか１つの材料で形成されることを特徴とする請求項３に記載のＤＲＡＭメモリ素子のトランジスタ構造。
【請求項５】
半導体基板をエッチングして、前記半導体基板の所定の領域から突出した活性領域を形成する第１ステップと、
前記半導体基板上に前記活性領域を画定するフィールド膜を形成する第２ステップと、
前記活性領域内のチャネル領域をエッチングして凹溝部を形成する第３ステップと、
前記凹溝部の底面より低い位置にある表面を有するように前記フィールド膜をエッチングする第４ステップと、
前記凹溝部の底面および側壁と、前記フィールド膜によって露出した前記活性領域の側面とにゲート絶縁膜を形成する第５ステップと、
前記ゲート絶縁膜が形成された前記凹溝部及び前記フィールド膜を横切るようにゲート電極を形成する第６ステップと、
前記ゲート電極の両側の前記活性領域にソース及びドレーン領域を形成する第７ステップとを含むことを特徴とするＤＲＡＭメモリ素子のトランジスタの製造方法。
【請求項６】
前記第３ステップの後に前記第４ステップが実行される、又は、前記第４ステップの後に前記第３ステップが実行されることを特徴とする請求項５に記載のＤＲＡＭメモリ素子のトランジスタの製造方法。
【請求項７】
前記第２ステップにおいて、前記フィールド膜は、２０００〜６０００Åの厚さで形成されることを特徴とする請求項５に記載のＤＲＡＭメモリ素子のトランジスタの製造方法。
【請求項８】
前記凹溝部は、前記第２ステップで形成された前記フィールド膜の厚さの１/３の深さで形成されることを特徴とする請求項５に記載のＤＲＡＭメモリ素子のトランジスタの製造方法。
【請求項９】
前記第４ステップにおいて、前記フィールド膜は、前記第２ステップで形成された前記フィールド膜の厚さの１/３に相当する膜が残存するようにエッチングされることを特徴とする請求項５に記載のＤＲＡＭメモリ素子のトランジスタの製造方法。
【請求項１０】
前記ゲート電極は、ポリゲート電極、又は低抵抗ゲート電極で形成されることを特徴とする請求項５に記載のＤＲＡＭメモリ素子のトランジスタの製造方法。
【請求項１１】
前記ゲート電極が低抵抗ゲート電極の場合、前記第６ステップは、前記ゲート絶縁膜及び前記フィールド膜の上にポリシリコンの第１導電膜を形成するステップと、前記第１導電膜を平坦化するステップと、平坦化した前記第１導電膜上に低抵抗材料の第２導電膜を形成するステップと、前記第１導電膜及び前記第２導電膜の所定の部分を順次エッチングするステップとを含むことを特徴とする請求項１０に記載のＤＲＡＭメモリ素子のトランジスタの製造方法。
【請求項１２】
前記第２導電膜は、Ｗ、ＷＮ、ＷＳｉｘ、及びＴｉＳｉｘからなるグループの中から選択されたいずれか１つの材料で形成されることを特徴とする請求項１１に記載のＤＲＡＭメモリ素子のトランジスタの製造方法。
【請求項１３】
前記第２導電膜は、ＣＶＤ、または、ＰＶＤ法により形成されることを特徴とする請求項１２に記載のＤＲＡＭメモリ素子のトランジスタの製造方法。
【請求項１４】
前記第１導電膜は、前記第４ステップの完了後に露出した前記活性領域の上部の高さ以上の厚さで形成されることを特徴とする請求項に１１記載のＤＲＡＭメモリ素子のトランジスタの製造方法。
【請求項１５】
前記第１導電膜は、前記活性領域の上に３００〜１５００Åの厚さの前記第１導電膜が残存するように平坦化されることを特徴とする請求項１１に記載のＤＲＡＭメモリ素子のトランジスタの製造方法。
【請求項１６】
前記第１導電膜は、ＣＭＰによって平坦化されることを特徴とする請求項１１に記載のＤＲＡＭメモリ素子のトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、より詳細には、リセストランジスタ（Ｒｅｃｅｓｓｅｄ  Ｔｒａｎｓｉｓｔｏｒ）と突起型トランジスタ（Ｆｉｎ  Ｔｒａｎｓｉｓｔｏｒ）の両方の長所を有する新しい形態のメモリ素子のトランジスタ構造及びその製造方法に関する。
【背景技術】
【０００２】
最近、半導体素子の集積度が増加するにつれて、トランジスタのチャネル長及びチャネル幅が非常に短くなっている。その結果、従来の２次元のトランジスタ構造では、高濃度ドーピングによって引起こされる接合漏洩電流の原因で、十分なデータ保持時間が確保できないだけでなく、高集積メモリ素子の電流駆動能力の確保の面においても限界に至っている。
【０００３】
図１は、高集積メモリ素子に十分なデータ保持時間を確保させるために提案された従来のリセストランジスタの構造を示す断面図である。図１において、参照符号１は半導体基板を、２はフィールド膜を、３はゲート絶縁膜を、４はゲート電極をそれぞれ表す。そして、参照符号ＳとＤはそれぞれソースとドレーン領域を、参照符号Ｃはチャネル領域を表す。
【０００４】
このリセストランジスタの構造の特徴は、半導体基板１を所定の深さにリセスさせ、ソース及びドレーン領域とチャネル領域との間の距離を最大限に大きく確保することである。
【０００５】
このようなリセストランジスタを、メモリ素子（例えば、ＤＲＡＭ）のトランジスタとして適用する場合、従来の一般的な２次元のトランジスタを適用する場合に比べて接合漏洩電流を著しく減少させ、２倍以上のデータ保持時間を確保することができる。
【０００６】
しかし、この従来のリセストランジスタの構造は、しきい値電圧のバックバイアス依存性が一層高くなるという短所、及び電流駆動能力の特性が良くないという短所がある。
【０００７】
一方、図２A及び図２Bは、高集積メモリ素子の電流駆動能力を改善するために提案された従来の、ポリゲート電極を有する突起型トランジスタの構造を示す図である。図２Aはその従来の突起型トランジスタの構造を示す斜視図であり、図２Bは図２Ａに示されたＸ−Ｘ’及びＹ−Ｙ’線に沿った従来の突起型トランジスタの構造を示す断面図である。図２Ａ及び図２Ｂにおいて、参照符号１１は半導体基板を、１２はフィールド膜を、１３はゲート絶縁膜を、１４はポリシリコンのゲート電極をそれぞれ表す。そして、参照符号ＳとＤはソースとドレーン領域を、参照符号Ｃ１、Ｃ２、Ｃ３はチャネル領域をそれぞれ表す。
【０００８】
この突起型トランジスタの構造の特徴は、チャネルが形成される部分の半導体基板（参照番号１１ａと表記された活性領域）を垂直方向に突出させて、その上にゲート絶縁膜１３とポリゲート電極１４を形成することにより、ゲート電極１４が接している半導体基板１１（活性領域１１ａ）の３つの面（図２Ｂにおいて、参照符号Ｃ１、Ｃ２、Ｃ３と表示された部分）を全てトランジスタのチャネルとして用いることである。
【０００９】
このような突起型トランジスタを、メモリ素子（例えば、ＤＲＡＭ）のトランジスタとして適用する場合、チャネルに３つの面を使用できるので、電流量の増大により、従来の一般的な２次元のトランジスタに比べてメモリ素子の電流駆動能力を著しく向上させることができる。特に、突起型トランジスタはオン-オフ特性が非常に優れているため高速素子の具現を可能にし、またバックバイアス依存性も小さいので、低い電圧でも希望するデバイス特性が得られる。即ち、突起型トランジスタはしきい値電圧のバックバイアス依存性を低減すると共に、低い電圧でも優れたデバイス特性を有する高速メモリ素子の具現を可能にする。
【００１０】
しかしながら、この従来の突起型トランジスタは、その構造によって、十分なデータ保持時間を確保することができないという致命的な短所がある。これは、狭い領域内に形成されたトリプルチャネルにより、接合漏洩電流のソースが著しく大きくなるためと推測できる。
【００１１】
さらに、ゲート電極を高集積メモリ素子で通常要求される低抵抗電極構造（例えば、ポリシリコンの導電膜上にＷＳｉｘ、又はＷなどの低抵抗材料の導電膜が更に形成された構造）とする場合、十分なデータ保持時間を確保することが難しいという短所の他に、低抵抗ゲート電極の形成時に発生する不良（例えば、ボイド）によりゲート電極の抵抗が急激に増加して問題を引き起こすという他の短所もある。
【００１２】
上記の不良は、ポリシリコンの導電膜上にＷＳｉｘ、Ｗなどの低抵抗材料からなる導電膜を形成する過程で発生しうる問題であって、半導体基板１１から垂直に突出した活性領域１１ａとフィールド膜１２との間に段差が存在することに起因する。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、上記のような従来技術の問題を解決するためになされたものであって、リセストランジスタと突起型トランジスタとを１つのセル内に集積させて同時に具現することにより、十分なデータ保持時間を確保することができるのみならず、しきい値電圧のバックバイアス依存性を減少させると共に、電流駆動能力を改善することができるメモリ素子のトランジスタ構造を提供することを目的とする。
【００１４】
また、本発明の別の目的は、上記の構造のトランジスタを効率的に製造することができる製造方法を提供することにある。
【００１５】
また、本発明のさらなる別の目的は、低抵抗ゲート電極の形成時にボイドの発生を抑制して、ゲート電極の抵抗値の増大を防ぐことができるメモリ素子のトランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記の技術的課題を解決するために、本発明の１側面によれば、ＤＲＡＭメモリ素子のトランジスタ構造を提供することができる。このトランジスタは、半導体基板の所定の領域から突出した活性領域と、前記活性領域内のチャネル領域に形成された凹溝部と、前記半導体基板上に、前記凹溝部の底面より低い位置にある表面を有するように形成されたフィールド膜と、前記凹溝部の底面および側壁と、前記フィールド膜によって露出した前記活性領域の側面とに形成されたゲート絶縁膜と、前記ゲート絶縁膜が形成された前記凹溝部及び前記フィールド膜を横切るように形成されたゲート電極と、前記ゲート電極の両側の前記活性領域に形成されたソース及びドレーン領域とを備える。
【００１７】
この場合、ゲート電極はポリゲート電極や低抵抗ゲート電極を全て適用可能であり、低抵抗ゲート電極の代表的な例としては、ポリシリコンの第１導電膜上にＷ、ＷＮ、ＷＳｉｘ、及びＴｉＳｉｘなどの低抵抗材料からなる第２導電膜が更に形成された積層構造を挙げることができる。
【００１８】
また、上記技術的課題を解決するために、本発明の他の側面によれば、ＤＲＡＭメモリ素子のトランジスタ製造方法を提供することができる。この製造方法は、半導体基板をエッチングして、前記半導体基板の所定の領域から突出した活性領域を形成する第１ステップと、前記半導体基板上に前記活性領域を画定するフィールド膜を形成する第２ステップと、前記活性領域内のチャネル領域をエッチングして凹溝部を形成する第３ステップと、前記凹溝部の底面より低い位置にある表面を有するように前記フィールド膜をエッチングする第４ステップと、前記凹溝部の底面および側壁と、前記フィールド膜によって露出した前記活性領域の側面とにゲート絶縁膜を形成する第５ステップと、前記ゲート絶縁膜が形成された前記凹溝部及び前記フィールド膜を横切るようにゲート電極を形成する第６ステップと、前記ゲート電極の両側の前記活性領域にソース及びドレーン領域を形成する第７ステップとを含む。
【００１９】
この際、凹溝部を形成する工程とフィールド膜をエッチングする工程とは、その順序を入れ替えて行ってもよい。
【００２０】
最初のフィールド膜は約２０００〜６０００Åの厚さで形成されることが好ましく、また、凹溝部の深さは最初に形成されたフィールド膜の厚さの約１/３であることが好ましく、さらに、フィールド膜は最初に形成されたフィールド膜の厚さの約１/３が残存するようにエッチングされることが好ましい。
【００２１】
一方、ゲート電極は、ポリシリコンの導電膜の単層構造、又はポリシリコンの第１導電膜上に低抵抗材料の第２導電膜が更に蒸着により形成された積層構造のいずれかで形成され、第２導電膜として適用可能な低抵抗材料はＷ、ＷＮ、ＷＳｉｘ、及びＴｉＳｉｘなどを挙げることができる。
【００２２】
従って、ゲート電極が単層構造の場合には、ゲート絶縁膜の形成後に、導電膜を形成する工程、及び該導電膜の所定の部分をエッチングする工程を経てゲート電極が形成される。
【００２３】
一方、ゲート電極が積層構造の場合には、ゲート絶縁膜の形成後に、ポリシリコンの第１導電膜を形成する工程、ＣＭＰで前記第１導電膜を平坦化する工程、平坦化した第１導電膜上に低抵抗材料の第２導電膜を形成する工程、及び第１及び第２導電膜の所定部分を順次エッチングする工程を経てゲート電極が形成される。この場合、第１導電膜は、フィールド膜のエッチング工程により突出した活性領域の上部の高さＬ１以上の厚さで形成されなければならなく、第１導電膜の平坦化は前記活性領域の上面に約３００〜１５００Åの厚さの第１導電膜が残存するように行われる。
【発明の効果】
【００２４】
本発明によれば、メモリ素子の単位トランジスタ内にリセストランジスタと突起型トランジスタとの特徴が同時に具現されているので、素子駆動の際、リセストランジスタが有するデータ保持時間の改善効果と、突起型トランジスタが有する、優れた電流駆動能力の特性及びバックバイアス依存性の改善効果とが同時に得られる。さらに、下部の第１導電膜を平坦化した状態で、Ｗ、ＷＮ、ＷＳｉｘ、ＴｉＳｉｘなどの低抵抗材料からなる上部の第２導電膜を形成するので、低抵抗ゲート電極の形成の際、ボイドの発生を抑制して、ゲート電極の急激な抵抗値の増大を防止することができる。
【図面の簡単な説明】
【００２５】
【図１】従来のリセストランジスタの構造を示す断面図である。
【図２Ａ】従来のポリゲート電極を有する突起型トランジスタの構造を示す斜視図である。
【図２Ｂ】図２AのＸ−Ｘ’及びＹ−Ｙ’線に沿った断面図である。
【図３Ａ】本発明の第１の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図３Ｂ】本発明の第１の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図３Ｃ】本発明の第１の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図３Ｄ】本発明の第１の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図３Ｅ】本発明の第１の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図３Ｆ】本発明の第１の実施の形態に係るポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図４】図３ＦのＸ−Ｘ’及びＹ−Ｙ’線に沿った断面図である。
【図５Ａ】本発明の第２の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図５Ｂ】本発明の第２の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図５Ｃ】本発明の第２の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図５Ｄ】本発明の第２の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図５Ｅ】本発明の第２の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図５Ｆ】本発明の第２の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図５Ｇ】本発明の第２の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図５Ｈ】本発明の第２の実施の形態に係る低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。
【図６】図５ＨのＸ−Ｘ’及びＹ−Ｙ’線に沿った断面図である。
【発明を実施するための形態】
【００２６】
以下、添付の図面を参照しながら本発明の好ましい実施の形態に関して詳細に説明する。
【００２７】
図３A〜図３Fは、本発明の第１の実施の形態に係るメモリ素子の、ポリゲート電極を有する単位トランジスタの製造方法を示す斜視図である。以下、これらの図面を参照しながら、単位トランジスタの製造方法を具体的に説明する。
【００２８】
図３Aに示すように、半導体基板１１１の所定の部分をエッチングして、基板１１１内にトレンチｔを形成する。その結果、半導体基板１１１から突出した活性領域１１１aが形成される。
【００２９】
次に、図３Bに示すように、トレンチｔ内にフィールド膜１１２を形成する。この場合、フィールド膜１１２は約２０００〜６０００Åの厚さｈ１で形成される。
【００３０】
その後、図３Cに示すように、活性領域１１１a内のチャネル領域に所定の深さｄを有する凹溝部ｇを形成する。凹溝部ｇの深さｄは最初に形成されたフィールド膜１１２の厚さｈ１の約１/３に相当することが好ましい。例えば、フィールド膜１１２の厚さｈ１が３０００Åの場合、好ましくは、凹溝部の深さｄを１０００Åとする。ただし、場合によっては、凹溝部ｇの深さｄを、ｈ１の１/３と異なる値に調節することも可能である。
【００３１】
次に、図３Dに示すように、フィールド膜１１２をウェット、あるいは、ドライエッチング法により所定の厚さｈ２にエッチングする。この際、エッチング処理は、エッチング後のフィールド膜１１２の厚さｈ２が最初に形成されたフィールド膜１１２の厚さｈ１の約１/３になるように行うことが好ましい。例えば、最初に形成されたフィールド膜１１２の厚さｈ１が３０００Åの場合、エッチング後のフィールド膜１１２の厚さｈ２が１０００Åとなるようにエッチングする。ただし、フィールド膜１１２の厚さｈ２を、ｈ１の１/３と異なる値に調節してもよい。その結果、図示したように、フィールド膜１１２の表面は、凹溝部ｇを含む活性領域１１１ａの上面より低い位置にある表面を有するように形成される。
【００３２】
ここでは、一例として、凹溝部ｇの形成後、フィールド膜１１２をエッチングする場合を説明したが、これらの工程の順序を変えても差し支えない。
【００３３】
次に、図３Eに示すように、凹溝部ｇを含む活性領域１１１ａ上にゲート絶縁膜１１３を形成する。
【００３４】
その後、図３Fに示すように、ゲート絶縁膜１１３とフィールド膜１１２の上にポリシリコンの導電膜を形成する。そして、この導電膜の所定部分をエッチングして、チャネル領域に形成された凹溝部ｇに重畳し、活性領域１１１ａの上を横切って延伸するポリゲート電極１１４を形成する。続いて、イオン注入工程によって、ポリゲート電極１１４の両側の活性領域１１１a内にソースとドレーン領域Ｓ、Ｄをそれぞれ形成する。
【００３５】
図４は、図３ＦのＸ−Ｘ’及びＹ−Ｙ’線に沿った断面図である。図４において、参照符号Ｃ１、Ｃ２、Ｃ３はチャネル領域を表す。
【００３６】
図４の断面図を参照すると、本発明の第１の実施の形態に係るトランジスタは、次のように構成されていることが分かる。即ち、半導体基板１１１の所定領域から突出した活性領域１１１ａと、この活性領域１１１ａ内のチャネル領域に形成された所定の深さの凹溝部ｇとを備えている。また、活性領域１１１ａの周りの半導体基板１１１には、凹溝部ｇを含む活性領域１１１ａの上面より低い位置にある表面を有するようにフィールド膜１１２が形成され、このフィールド膜１１２の上には、凹溝部ｇに重畳し、活性領域１１１ａの上を横切るようにゲート電極１１４が形成されている。ゲート電極１１４と活性領域１１１ａとの間にはゲート絶縁膜１１３が介装されている。ゲート電極１１４の両側の活性領域１１１ａにはソース及びドレーン領域Ｓ、Ｄが形成されている。
【００３７】
従って、本発明の第１の実施の形態に係るトランジスタは、ソース及びドレーンライン（Ｘ−Ｘ’）に沿った断面を見ると、リセストランジスタの構造を有し、ゲートライン（Ｙ−Ｙ’）に沿った断面を見ると、３つの面（Ｃ１、Ｃ２、Ｃ３）をチャネルとして使用する突起型トランジスタの構造を有する。即ち、リセストランジスタと突起型トランジスタとの特徴が１つのトランジスタ内に同時に具現されている。
【００３８】
このようなトランジスタ構造は、リセストランジスタと突起型トランジスタの両方の長所を有するので、メモリ素子の駆動時、十分なデータ保持時間と優れた電流駆動能力を確保することができるだけでなく、しきい値電圧のバックバイアス依存性も改善することができる。
【００３９】
図５A〜図５Hは、本発明の第２の実施の形態に係るメモリ素子の、低抵抗ゲート電極を有する単位トランジスタの製造方法を示す斜視図である。以下、これらの図面を参照しながら、その製造方法を具体的に説明する。
【００４０】
図５Aに示すように、半導体基板２１１の所定部分をエッチングして、半導体基板２１１内にトレンチｔを形成する。その結果、半導体基板２１１から突出した活性領域２１１ａが形成される。
【００４１】
そして、図５Bに示すように、トレンチｔ内にフィールド膜２１２を形成する。この場合、フィールド膜２１２は約２０００〜６０００Åの厚さｈ１で形成される。
【００４２】
その後、図５Cに示すように、活性領域２１１ａのチャネル領域に所定の深さｄの凹溝部ｇを形成する。凹溝部ｇの深さｄは最初に形成されたフィールド膜２１２の厚さｈ１の約１/３に相当することが好ましいが、場合によっては、その深さｄを、ｈ１の１/３と異なる値に調節することも可能である。
【００４３】
そして、図５Dに示すように、フィールド膜２１２をウェット、あるいは、ドライエッチング法で一定の厚さｈ２にエッチングする。この場合のエッチング処理は、フィールド膜２１２の厚さｈ２が最初に形成されたフィールド膜２１２の厚さｈ１の約１/３になるように行なうことが好ましいが、場合によっては、その厚さｈ２をｈ１の１/３と異なる値に調節することも可能である。その結果、凹溝部ｇを含む活性領域２１１ａの上面より低い位置にある表面を有するようにフィールド膜２１２が形成される。
【００４４】
なお、ここでは、凹溝部ｇを形成する工程とフィールド膜２１２をエッチングする工程とを、その順序を変えて行なっても差し支えない。
【００４５】
そして、図５Eに示すように、リセスｇ、及び表面が露出した活性領域２１１ａ上にゲート絶縁膜２１３を形成する。そして、ゲート絶縁膜２１３及びフィールド膜２１２の上にポリシリコンの第１導電膜２１４ａを形成する。この場合、第１導電膜２１４ａは、先に行なったフィールド膜２１２のエッチング処理によって突出させられた活性領域２１１ａの高さＬ１以上の厚さＬ２で形成される。
【００４６】
その後、図５Fに示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により第１導電膜２１４ａを平坦化する。この際、平坦化処理は、活性領域２１１ａの上面に約３００〜１５００Åの厚さＬ３の第１導電膜２１４ａが残存するように実施されることが好ましい。その結果、フィールド膜２１２上にはＬ２-αの厚さの第１導電膜２１４ａが残り、活性領域２１１ａの上面にはＬ３の厚さの第１導電膜２１４ａが残存する。このように、第１導電膜２１４ａを平坦化する理由は、半導体基板２１１から垂直に突出した活性領域２１１ａとフィールド膜２１２との間に存在する段差によって後続の工程時（例えば、低抵抗の第２導電膜の形成時）に、蒸着膜内にボイドが生成されることを防ぐためである。
【００４７】
次に、図５Gに示すように、平坦化された第１導電膜２１４ａ上にＣＶＤ（Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、あるいは、ＰＶＤ（Ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により第２導電膜２１４ｂを形成する。第２導電膜２１４ｂは、Ｗ、ＷＮ、ＷＳｉｘ、又はＴｉＳｉｘなどの低抵抗材料で形成される。
【００４８】
その後、図５Hに示すように、第１及び第２導電膜２１４ａ、２１４ｂの所定部分を順次エッチングして、凹溝部ｇに重畳し、活性領域２１１ａの上を横切る低抵抗ゲート電極２１４を形成する。この場合、低抵抗ゲート電極２１４は、図示したように、ポリシリコンの第１導電膜２１４ａ上に低抵抗の第２導電膜２１４ｂが更に蒸着により形成された積層構造を有する。その後、イオン注入工程により低抵抗ゲート電極２１４の両側の活性領域２１１ａ内にソース及びドレーン領域Ｓ、Ｄを形成する。
【００４９】
図６は、図５HのＸ−Ｘ’及びＹ−Ｙ’線に沿った断面図である。図６において、参照符号Ｃ１、Ｃ２、Ｃ３はチャネル領域を表す。
【００５０】
図６の断面図を参照すると、本第２の実施の形態に係るトランジスタは、ポリゲート電極１１４の代りに、低抵抗ゲート電極２１４が形成された点を除いては、上記した第１の実施の形態に係るトランジスタと同様の構造をしていることが分かる。
【００５１】
従って、本第２の実施の形態に係る構造のトランジスタも、やはりソース及びドレーンライン（Ｘ−Ｘ’）に沿った断面を見ると、リセストランジスタの構造を有し、ゲートライン（Ｙ−Ｙ’）に沿った断面を見ると、３つの面（Ｃ１、Ｃ２、Ｃ３と表示された部分）をチャネルとして使用する突起型トランジスタの構造を有する。即ち、第２の実施の形態でも、１つのトランジスタ内にリセストランジスタと突起型トランジスタとの特徴が同時に具現されている。
【００５２】
従って、図５Hのトランジスタを適用して、メモリ素子を設計すると、素子の駆動時に、上記第１の実施の形態と同様に、しきい値電圧のバックバイアス依存性を低減すると共に、優れた電流駆動能力、及び十分なデータ保持時間を確保することができる効果が得られる。
【００５３】
さらに、低抵抗ゲート電極２１４の形成時、ポリシリコンの第１導電膜２１４ａの形成及びその平坦化処理を行った後に第１導電膜２１４ａの上に低抵抗材料の第２導電膜２１４ｂを形成するので、低抵抗ゲート電極２１４内にボイドが発生しない。その結果、ボイドによるゲート電極の抵抗値の増大を防ぐことができる。
【００５４】
以上では、添付の図面を参照しながら本発明の好ましい実施の形態を説明したが、本発明は、上記説明した実施の形態に限定されるものではなく、本発明が属する技術分野において通常の知識を有する者であれば本発明の技術的要旨を逸脱しない範囲内で多様に変形、修正して実施できることは言うまでもない。
【符号の説明】
【００５５】
１、１１、１１１、２１１    半導体基板
１１ａ、１１１ａ、２１１ａ    活性領域
２、１２、１１２、２１２    フィールド膜
３、１３、１１３、２１３    ゲート絶縁膜
４、１４、１１４、２１４    ゲート電極
２１４ａ    第１導電膜
２１４ｂ    第２導電膜
【図１】
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【図２Ａ】
2012209572.tif 000004
【図２Ｂ】
2012209572.tif 000005
【図３Ａ】
2012209572.tif 000006
【図３Ｂ】
2012209572.tif 000007
【図３Ｃ】
2012209572.tif 000008
【図３Ｄ】
2012209572.tif 000009
【図３Ｅ】
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【図３Ｆ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図６】
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