(57)【要約】【課題】ヒューズメモリを利用したトリミングを行う半導体ウェハにおける各半導体チップの回路面積を小さくする。【解決手段】半導体ウェハ１０におけるシリコン基板上は、複数個のチップ領域ＴＡＲとこの領域ＴＡＲを囲むスクライブ領域ＳＡＲとに区画されている。チップ領域ＴＡＲには、トリミング対象回路１１と、ヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）と、ヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）が断線状態であるか否かを検出する検出回路としての役割を果たす定電流源ＩＰｍ（ｍ＝１〜２Ｍ）及びインバータＩＮｍ（ｍ＝１〜２Ｍ）とが形成されている。スクライブ領域ＳＡＲには、制御信号に応じてＯＮ／ＯＦＦが切り換わり、ＯＮとなることによりヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）を断線させる電流を発生するＮチャネル電界効果トランジスタＴＳｍ（ｍ＝１〜２Ｍ）がある。【選択図】図２
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【特許請求の範囲】
【請求項１】
ヒューズ素子と前記ヒューズ素子が断線状態であるか否かを検出する検出回路とを半導体ウェハのチップ領域に有し、制御信号に応じてＯＮ／ＯＦＦが切り換わり、ＯＮとなることにより前記ヒューズ素子を断線させる電流を発生するスイッチング素子を前記半導体ウェハにおいて前記チップ領域を囲むスクライブ領域に有することを特徴とする半導体ウェハ。
【請求項２】
前記チップ領域のヒューズ素子を断線させる電流を発生するスイッチング素子が、当該チップ領域とその隣のチップ領域との間のスクライブ領域のうちダイシング線と当該隣のチップ領域との間の領域に配置されており、前記ヒューズ素子を断線させる電流路が前記ダイシング線を横切って前記スイッチング素子に接続されていることを特徴とする請求項１に記載の半導体ウェハ。
【請求項３】
前記スクライブ領域を挟んで隣接する２つのチップ領域のうち一方のチップ領域のヒューズ素子を断線させる電流を発生するスイッチング素子と他方のチップ領域のヒューズ素子を断線させる電流を発生するスイッチング素子とが当該スクライブ領域内に当該スクライブ領域の長手方向に沿って交互に配置されていることを特徴とする請求項１または２に記載の半導体ウェハ。
【請求項４】
断線状態または非断線状態であるヒューズ素子と前記ヒューズ素子が断線状態であるか否かを検出する検出回路とをチップ領域に有するとともに、前記ヒューズ素子に接続され、かつ、前記チップ領域とスクライブ領域との境界線に至る配線が前記チップ領域に形成されたことを特徴とする半導体装置。
【請求項５】
ヒューズ素子と前記ヒューズ素子が断線状態であるか否かを検出する検出回路とを半導体ウェハのチップ領域に有し、制御信号に応じてＯＮ／ＯＦＦが切り換わり、ＯＮとなることにより前記ヒューズ素子を断線させる電流を発生するスイッチング素子を前記半導体ウェハにおいて前記チップ領域を囲むスクライブ領域に有する半導体ウェハを製造する工程と、
前記スイッチング素子に制御信号を与えて前記ヒューズ素子を断線状態／非断線状態のうち所望の状態にする工程と、
前記半導体ウェハを前記スクライブ領域の中心のダイシング線に沿って複数のチップに分離する工程と
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の電気的特性をトリミングする技術に関する。
【背景技術】
【０００２】
半導体装置の中には、例えばアナログ回路を含む半導体装置等、電気的特性が製造ばらつきの影響を受けやすく、目的とする電気的特性を有する半導体装置を高い歩留まりで製造することが困難なものがある。そこで、この種の半導体装置に関しては、高歩留まりで製造を可能にするために、いわゆるトリミング技術が一般的に用いられる。すなわち、半導体装置として、補正データを記憶する補正データメモリと、この補正データメモリに記憶された補正データに従って半導体装置内のトリミング対象の回路の電気的特性を補正する補正回路とが追加されたものを製造する。そして、半導体装置の形成された半導体ウェハが製造された段階において、同ウェハ上の各半導体装置（半導体チップ）の電気的特性を測定し、その測定結果に基づいて当該半導体装置の電気的特性を理想的な特性に近づけるための補正データを生成し、この補正データを当該半導体装置の補正データメモリに書き込むのである。この種のトリミング技術では、補正データメモリとして、図４に示すような構成を持ったヒューズメモリが一般的に用いられる。このヒューズメモリは例えばポリシリコンなどで形成されたＮ個のヒューズ素子Ｆｎ（ｎ＝１〜Ｎ）を含んでおり、これらヒューズ素子の各々は、ＯＮ抵抗が充分に小さいＮチャネル電界効果トランジスタＴＳｎとともに高電位電源線と低電位電源線との間に直列に介挿されている。ヒューズ素子ＦｎとＮチャネル電界効果トランジスタＴＳｎとの共通接続点Ｐｎと低電位電源線との間には、定電流源ＩＰｎ（例えば、Ｎチャネル電界効果トランジスタＴＳｎのＯＮ抵抗よりも充分に大きい抵抗値を有する抵抗）が介挿されており、当該共通接続点ＰｎにはインバータＩＮｎが接続されている。そして、各インバータＩＮｎの出力端が当該ヒューズメモリの出力端として半導体チップ内のトリミング対象回路に接続されている。
【０００３】
図４に示すヒューズメモリに第ｋビット（ＬＳＢ（第０）ビット〜ＭＳＢ（第Ｎ−１ビット）のうちの何れかのビット）が１であるデータを書き込む場合には、Ｎチャネル電界効果トランジスタＴＳｋ＋１をＯＮにする。すると、高電位電源線→ヒューズ素子Ｆｋ＋１→Ｎチャネル電界効果トランジスタＴＳｋ＋１→低電位電源線という電流路が形成される。Ｎチャネル電界効果トランジスタＴＳｋ＋１のＯＮ抵抗は充分に小さいため、このような電流路が形成されると、ヒューズ素子Ｆｋ＋１に非常に大きな電流値の電流が流れる。そして、この電流のジュール熱により、ヒューズ素子Ｆｋ＋１が焼き切れて断線状態になる。この状態でＮチャネル電界効果トランジスタＴＳｋ＋１をＯＦＦにすると、上記共通接続点Ｐｋ＋１の電位は低電位電源線の電位（すなわち、Ｌレベル）と等しくなり、インバータＩＮｋ＋１からトリミング対象回路に第ｋビットとして与えられる電圧は１を示すＨレベルになる。これに対して、Ｎチャネル電界効果トランジスタＴＳｋ＋１がＯＦＦ状態である状態（すなわち、ヒューズ素子Ｆｋ＋１が切れていない状態）では、上記共通接続点Ｐｋ＋１の電位は高電位電源線の電位（すなわち、Ｈレベル）と略等しくなり、インバータＩＮｋ＋１からトリミング対象回路に第ｋビットとして与えられる電圧は０を示すＬレベルになる。つまり、図４に示すヒューズメモリでは、ヒューズ素子Ｆｋ＋１を焼き切る（焼き切らない）ことにより、第ｋビットが１（０）であるデータが記憶されるのである。ヒューズメモリに関する技術を開示した文献として、例えば、特許文献１がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２７５９５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したように、この種の半導体ウェハの各半導体チップ内のヒューズメモリは、ヒューズに流す電流を発生するために、Ｎチャネル電界効果トランジスタ等のスイッチング素子を補正データのビット数相当の個数だけ必要とする。しかしながら、これらのスイッチング素子は、ヒューズを溶断するに足る大きな電流を流すことができるものでなくてはならないため、素子サイズの大きなものとなり、半導体チップ内において大きな面積を占有する。このため、図４に示すような構成を持ったヒューズメモリを半導体ウェハにおける各半導体チップ内に設けると、各半導体チップの面積が大きくなり、１枚の半導体ウェハから得ることができる半導体チップの個数が減るという問題があった。
本発明は、このような背景の下に案出されたものであり、ヒューズメモリを利用したトリミングを行う半導体ウェハにおける各半導体チップの回路面積を小さくすることを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、ヒューズ素子と前記ヒューズ素子が断線状態であるか否かを検出する検出回路とを半導体ウェハのチップ領域に有し、制御信号に応じてＯＮ／ＯＦＦが切り換わり、ＯＮとなることにより前記ヒューズ素子を断線させる電流を発生するスイッチング素子を前記半導体ウェハにおいて前記チップ領域を囲むスクライブ領域に有することを特徴とする半導体ウェハを提供する。
【０００７】
本発明では、半導体ウェハにおけるチップ領域内にヒューズ素子を形成し、このヒューズ素子のＯＮ／ＯＦＦを切り換えるスイッチング素子をチップ領域を囲むスクライブ領域に形成する。よって、本発明によると、チップ領域内にスイッチング素子を形成する従来技術に比べて、各半導体チップの回路面積を小さくすることができる。
【０００８】
また、本発明は、ヒューズ素子と前記ヒューズ素子が断線状態であるか否かを検出する検出回路とを半導体ウェハのチップ領域に有し、制御信号に応じてＯＮ／ＯＦＦが切り換わり、ＯＮとなることにより前記ヒューズ素子を断線させる電流を発生するスイッチング素子を前記半導体ウェハにおいて前記チップ領域を囲むスクライブ領域に有する半導体ウェハを製造する工程と、前記スイッチング素子に制御信号を与えて前記ヒューズ素子を断線状態／非断線状態のうち所望の状態にする工程と、前記半導体ウェハを前記スクライブ領域の中心のダイシング線に沿って複数のチップに分離する工程とを具備する半導体装置の製造方法を提供する。この製造方法によれば、半導体装置の電気的特性を理想的な特性に近づけるための補正データが上記ヒューズ素子からなる補正データメモリに書き込まれており、かつ、ヒューズ素子の溶断に用いられたスイッチング素子をチップ領域内に含まず、その分だけチップ面積の小さな半導体装置を得ることができる。
【０００９】
また、本発明は、上記製造方法により製造される半導体装置を提供する。すなわち、断線状態または非断線状態であるヒューズ素子と前記ヒューズ素子が断線状態であるか否かを検出する検出回路とをチップ領域に有するとともに、前記ヒューズ素子に接続され、かつ、前記チップ領域とスクライブ領域との境界線に至る配線が前記チップ領域に形成されたことを特徴とする半導体装置である。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態である半導体装置の製造方法の手順を示すフローチャートである。
【図２】同フローチャートのウェハ処理工程において製造される半導体ウェハの構成を示す図である。
【図３】同フローチャートのダイシング工程において半導体ウェハから分離された半導体チップの構成を示す図である。
【図４】従来の半導体ウェハにおける半導体チップ内に形成されるヒューズメモリの構成例を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ本発明の一実施形態について説明する。
図１は、本発明の一実施形態である半導体装置の製造方法の手順を示すフローチャートである。図１に示すように、本実施形態における製造方法は、ウェハ処理工程、トリミング工程、及びダイシング工程の３つの工程を有する。ウェハ処理工程は、円盤状のシリコン基板に電界効果トランジスタなどの複数の素子とそれらの素子間を接続する配線とを形成して半導体ウェハを製造する工程である。トリミング工程は、半導体ウェハ内の各半導体チップにおけるトリミング対象となる回路（以下、トリミング対象回路という）の電気的特性を測定し、測定結果に基づいて補正データを作成し、補正データを当該半導体チップのヒューズメモリに書き込む工程である。ダイシング工程は、半導体ウェハをダイシングソーにより切断して複数の半導体チップに分離する工程である。
【００１２】
以下、各工程の内容について順に説明する。図２は、ウェハ処理工程において製造された半導体ウェハ１０の構成を示す図である。この半導体ウェハ１０では、シリコン基板上に、幅Ｗ（例えば、Ｗ＝８０μｍ）のスクライブ領域ＳＡＲを互いの間に挟んで複数個のチップ領域ＴＡＲが形成されている。そして、半導体ウェハ１０は、スクライブ領域ＳＡＲの幅方向中心を通るダイシング線ＬＮに沿って切断され、複数の半導体チップに分離されるようになっている。図２に示す例では、各チップ領域ＴＡＲ内に、トリミング対象回路１１とこの回路１１を挟んで対向するヒューズメモリ１２Ｄ及び１２Ｕとが形成されている。
【００１３】
ヒューズメモリ１２Ｄは、高電位電源電圧ＶＤＤを供給するための高電位電源線と低電位電源電圧ＧＮＤ（この例では接地電位）を供給するための低電位電源線との間に直列に介挿されたＭ組のヒューズ素子Ｆ１及び定電流源ＩＰ１，ヒューズ素子Ｆ２及び定電流源ＩＰ２…ヒューズ素子ＦＭ及び定電流源ＩＰＭと、それらＭ組のヒューズ素子及び定電流源間の共通接続点Ｐ１，Ｐ２…ＰＭに各々接続されたＭ個のインバータＩＮ１，ＩＮ２…ＩＮＭとを有する。ヒューズメモリ１２Ｕは、高電位電源線及び低電位電源線間に直列に介挿されたＭ組のヒューズ素子ＦＭ＋１及び定電流源ＩＰＭ＋１，ヒューズ素子ＦＭ＋２及び定電流源ＩＰＭ＋２…ヒューズ素子Ｆ２Ｍ及び定電流源ＩＰ２Ｍと、それらＭ組のヒューズ素子及び定電流源間の共通接続点Ｐ１Ｍ＋１，Ｐ１Ｍ＋２…Ｐ２Ｍに各々接続されたＭ個のインバータＩＮＭ＋１，ＩＮＭ＋２…ＩＮ２Ｍとを有する。
【００１４】
以降は、ヒューズメモリ１２Ｄにおけるヒューズ素子Ｆ１〜ＦＭとヒューズメモリ１２Ｕにおけるヒューズ素子ＦＭ＋１〜Ｆ２Ｍの各々を適宜ヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）と記し、ヒューズメモリ１２Ｄにおける定電流源ＩＰ１〜ＩＰＭとヒューズメモリ１２Ｕにおける定電流源ＩＰＭ＋１〜ＩＰ２Ｍの各々を適宜定電流源ＩＰｍ（ｍ＝１〜２Ｍ）と記し、ヒューズメモリ１２ＤにおけるインバータＩＮ１〜ＩＮＭとヒューズメモリ１２ＵにおけるインバータＩＮＭ＋１〜ＩＮ２Ｍの各々を適宜インバータＩＮｍ（ｍ＝１〜２Ｍ）と記す。
【００１５】
また、この半導体ウェハ１０では、各チップ領域ＴＡＲについて、当該チップ領域ＴＡＲと隣のチップ領域ＴＡＲとの間のスクライブ領域ＳＡＲのうちダイシング線ＬＮと当該隣のチップ領域ＴＡＲとの間の領域に、ダイシング線ＬＮを跨いで当該チップ領域ＴＡＲ内に至る配線を有するＮチャネル電界効果トランジスタＴＳｍ（ｍ＝１〜２Ｍ）が形成されている。
【００１６】
以上説明した各素子のうちヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）は、各々の非断線／断線によってトリミング対象回路１１の出力特性の補正データ（２Ｍビットのビットデータ）の第０ビット〜第２Ｍ−１ビットを各々記憶する補正データメモリとしての役割を果たす。定電流源ＩＰｍ（ｍ＝１〜２Ｍ）及びインバータＩＮｍ（ｍ＝１〜２Ｍ）は、ヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）が断線状態であるか否かを検出する検出回路としての役割を果たす。Ｎチャネル電界効果トランジスタＴＳｍ（ｍ＝１〜２Ｍ）は、制御信号に応じてＯＮ／ＯＦＦが切り換わり、ＯＮとなることによりヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）を断線させる電流を発生するスイッチング素子としての役割を果たす。
【００１７】
チップ領域ＴＡＲ内における定電流源ＩＰ１〜ＩＰＭ及び低電位電源線の共通接続点Ｒ１〜ＲＭと上述した共通接続点Ｐ１〜ＰＭとからはヒューズメモリ１２Ｄの外側のスクライブ領域ＳＡＲに向かって２本の金属配線が伸びている。共通接続点Ｒ１〜ＲＭと共通接続点Ｐ１〜ＰＭからスクライブ領域ＳＡＲに向かって伸びた２本の金属配線は、そのスクライブ領域ＳＡＲのダイシング線ＬＮを横切って同線ＬＮと隣のチップ領域ＴＡＲとの間にあるＮチャネル電界効果トランジスタＴＳ１〜ＴＳＭのソース及びドレインに各々接続されている。
【００１８】
また、チップ領域ＴＡＲ内における定電流源ＩＰＭ＋１〜ＩＰ２Ｍ及び低電位電源線の共通接続点ＲＭ＋１〜Ｒ２Ｍと上述した共通接続点ＰＭ＋１〜Ｐ２Ｍとからはヒューズメモリ１２Ｕの外側のスクライブ領域ＳＡＲに向かって２本の金属配線が伸びている。共通接続点ＲＭ＋１〜Ｒ２Ｍと共通接続点ＰＭ＋１〜Ｐ２Ｍからスクライブ領域ＳＡＲに向かって伸びた２本の金属配線は、そのスクライブ領域ＳＡＲのダイシング線ＬＮを横切って同線ＬＮと隣のチップ領域ＴＡＲとの間にあるＮチャネル電界効果トランジスタＴＳＭ＋１〜ＴＳ２Ｍのソース及びドレインに各々接続されている。
【００１９】
そして、図２の拡大図に示すように、スクライブ領域ＳＡＲを挟んで隣り合う２つのチップ領域ＴＡＲのうち一方のチップ領域ＴＡＲ内の共通接続点Ｐ１及びＲ１，Ｐ２及びＲ２…ＰＭ及びＲＭに接続されたＮチャネル電界効果トランジスタＴＳ１，ＴＳ２…ＴＳＭと他方のチップ領域ＴＡＲ内の共通接続点ＰＭ＋１及びＲＭ＋１，ＰＭ＋２及びＲＭ＋２…Ｐ２Ｍ及びＲ２Ｍに接続されたＮチャネル電界効果トランジスタＴＳＭ＋１，ＴＳＭ＋２…ＴＳ２Ｍは、当該スクライブ領域ＳＡＲの長手方向に沿って交互に配置されている。また 、スクライブ領域ＳＡＲ内には、Ｎチャネル電界効果トランジスタＴＳ１，ＴＳ２…ＴＳ２Ｍの各ゲートに接続された針立て用電極ＰＡＤ１、ＰＡＤ２…ＰＡＤ２Ｍが各々配置されている。これらの針立て用電極ＰＡＤ１、ＰＡＤ２…ＰＡＤ２Ｍは、プローブ針を立てることが可能な十分な大きさの面積を有している。
【００２０】
図１におけるトリミング工程では、半導体ウェハ１０の各半導体チップを順次選択し、ＬＳＩテスタ等の測定装置に接続されたプローブカードのプローブ針を、選択した半導体チップのチップ領域ＴＡＲ内に形成されたボンディングパッドと、スクライブ領域ＳＡＲに形成された針立て用電極ＰＡＤ１〜ＰＡＤ２Ｍに接触させる。そして、この状態において、測定機がプローブカードを介してチップ領域ＴＡＲ内のトリミング対象回路１１の電気的特性を測定し、当該チップ領域ＴＡＲ内のトリミング対象回路１１の電気的特性と理想特性とのずれを補正するための補正データ（２Ｍビットのビットデータ）を作成し、補正データをチップ領域ＴＡＲ内のヒューズメモリ１２Ｄ及び１２Ｕへ書き込む。
【００２１】
この補正データの書き込みは次のようにして行われる。補正データにおける第ｉビット（第０ビット〜第２Ｎ−１ビットのうちの何れかのビット）として１を書き込む場合には、針立て用電極ＰＡＤｉ＋１に対してＮチャネル電界効果トランジスタＴＳｉ＋１をＯＮにするゲート電圧を供給し、Ｎチャネル電界効果トランジスタＴＳｉ＋１をＯＮにする。すると、高電位電源線→ヒューズ素子Ｆｉ＋１→Ｎチャネル電界効果トランジスタＴＳｉ＋１→低電位電源線という電流路が形成される。Ｎチャネル電界効果トランジスタＴＳｉ＋１のＯＮ抵抗は充分に小さいため、このような電流路が形成されると、ヒューズ素子Ｆｉ＋１に非常に大きな電流値の電流が流れる。この電流のジュール熱により、ヒューズ素子Ｆｉ＋１が焼き切れて断線状態になる。この状態でＮチャネル電界効果トランジスタＴＳｉ＋１をＯＦＦにすると、上記共通接続点Ｐｉ＋１の電位は低電位電源線の電位（すなわち、Ｌレベル）と等しくなり、インバータＩＮｉ＋１からトリミング対象回路１１に第ｉビットとして与えられる電圧は１を示すＨレベルとなる。
【００２２】
これに対して、補正データにおける第ｉビットとして０を書き込む場合には、針立て用電極ＰＡＤｉ＋１に対してＮチャネル電界効果トランジスタＴＳｉ＋１をＯＦＦにするゲート電圧を供給し、Ｎチャネル電界効果トランジスタＴＳｉ＋１をＯＦＦにする。このＮチャネル電界効果トランジスタＴＳｉ＋１がＯＦＦ状態である状態（すなわち、ヒューズ素子Ｆｉ＋１が切れていない状態）では、上記共通接続点Ｐｉ＋１の電位は高電位電源線の電位（すなわち、Ｈレベル）と略等しくなり、インバータＩＮｉ＋１からトリミング対象回路１１に第ｉビットとして与えられる電圧は０を示すＬレベルとなる。以上のようにして、ヒューズメモリ１２Ｄ及び１２Ｕへの補正データの書き込みが行われる。
【００２３】
ダイシング工程では、ダイシング線ＬＮに沿って切り込みを入れ、半導体ウェハ１０を複数個の半導体チップに分離する。図３は、ダイシング工程によって分離された半導体チップ２０の構成を示す図である。この半導体チップ２０は、四方を切断面２１Ｕ，２１Ｌ，２１Ｄ，２１Ｒによって囲まれている。この半導体チップ２０のチップ領域ＴＡＲには、トリミング対象回路１１と、トリミング工程において断線状態または非断線状態とされたヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）と、ヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）が断線状態であるか否かを検出する検出回路である定電流源ＩＰｍ（ｍ＝１〜２Ｍ）及びインバータＩＮｍ（ｍ＝１〜２Ｍ）とが形成されている。また、この半導体チップ２０のチップ領域ＴＡＲには、チップ領域ＴＡＲ内のヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）に直接接続され、チップ領域ＴＡＲとその外側のスクライブ領域ＳＡＲとの間の境界線に至る配線がある。また、半導体チップ２０のスクライブ領域ＳＡＲには、当該半導体チップ２０の分離前に隣の半導体チップ２０のヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）に接続されていたＮチャネル電界効果トランジスタＴＳｍ（ｍ＝１〜２Ｍ）がある。
【００２４】
以上説明した本実施形態では、半導体ウェハ１０におけるチップ領域ＴＡＲ内にヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）が形成されている。そして、トリミング工程後にはチップ領域ＴＡＲ内の回路の電気的機能に対して不要となる素子であるＮチャネル電界効果トランジスタＴＳｍ（ｍ＝１〜２Ｍ）が、チップ領域ＴＡＲではなくその外のスクライブ領域ＳＡＲに配置されている。よって、本実施形態によると、各半導体チップ２０の回路面積を小さくして、半導体ウェハから得ることができる半導体チップの個数を増やし、半導体チップのコストを低減することができる。
【００２５】
以上、この発明の一実施形態について説明したが、この発明には他にも実施形態があり得る。例えば、以下の通りである。
（１）上記実施形態では、チップ領域ＴＡＲにトリミング対象回路１１とこの回路１１を挟んで対向する２つのヒューズメモリ１２Ｄ及び１２Ｕがあった。しかし、チップ領域ＴＡＲに設けるヒューズメモリ１２Ｄ及び１２Ｕの個数を１つにしてもよいし、３つ以上にしてもよい。
【００２６】
（２）上記実施形態では、スクライブ領域ＳＡＲの両側のチップ領域ＴＡＲと接続されたＮチャネル電界効果トランジスタＴＳ１，ＴＳ２…ＴＳＭとＮチャネル電界効果トランジスタＴＳＭ＋１，ＴＳＭ＋２…ＴＳ２Ｍが当該領域ＳＡＲの長手方向に沿って交互に配置されていた。しかし、Ｎチャネル電界効果トランジスタＴＳ１，ＴＳ２…ＴＳＭとＮチャネル電界効果トランジスタＴＳＭ＋１，ＴＳＭ＋２…ＴＳ２Ｍとをスクライブ領域ＳＡＲの延在方向の両側に分けて纏めて配置してもよい。
【００２７】
（３）上記実施形態では、Ｎチャネル電界効果トランジスタＴＳ１，ＴＳ２…ＴＳ２Ｍの各ドレインを金属配線によりチップ領域内の共通接続点Ｐ１〜Ｐ２Ｍに各々接続するとともに、Ｎチャネル電界効果トランジスタＴＳ１，ＴＳ２…ＴＳ２Ｍの各ソースを金属配線によりチップ領域ＴＡＲ内の共通接続点Ｒ１〜Ｒ２Ｍに各々接続した。しかし、半導体基板が低電位電源電圧ＧＮＤに固定されており、スクライブ領域ＳＡＲ内においてＮチャネル電界効果トランジスタＴＳ１，ＴＳ２…ＴＳ２Ｍの各ソースが半導体基板に接続されている場合には、Ｎチャネル電界効果トランジスタＴＳ１，ＴＳ２…ＴＳ２Ｍの各ソースとチップ領域ＴＡＲ内の共通接続点Ｒ１〜Ｒ２Ｍとを各々接続する金属配線を省略してもよい。
【００２８】
（４）上記実施形態では、トリミング工程においてＮチャネル電界効果トランジスタＴＳ１〜ＴＳ２ＭのＯＮ／ＯＦＦ切り換えを可能にするために、各Ｎチャネル電界効果トランジスタＴＳ１〜ＴＳ２Ｍのゲートに接続された針立て用電極ＰＡＤ１〜ＰＡＤ２Ｍをスクライブ領域ＳＡＲ内に設け、測定機が補正データの各ビットに対応したゲート電圧を各針立て用電極ＰＡＤ１〜ＰＡＤ２Ｍに与えた。しかし、このような針立て用電極ＰＡＤ１〜ＰＡＤ２Ｍをスクライブ領域ＳＡＲ内に設ける代わりに、例えばチップ領域ＴＡＲ内に測定機から補正データを受け取って、補正データの各ビットに対応したゲート電圧を各Ｎチャネル電界効果トランジスタＴＳ１〜ＴＳ２Ｍのゲートに与える補正データ書き込み回路を設けてもよい。または、半導体チップ２０内に配置した外部ピン接続用電極に各Ｎチャネル電界効果トランジスタＴＳ１〜ＴＳ２Ｍのゲートを接続してもよい。この場合、補正データ書き込み回路が出力する各ゲート電圧をスクライブ領域ＳＡＲ内の各Ｎチャネル電界効果トランジスタＴＳ１〜ＴＳ２Ｍの各ゲートに伝達する金属配線を追加すればよい。
【００２９】
（５）上記実施形態では、ヒューズを溶断する電流を発生するためのスイッチング素子としてＮチャネル電界効果トランジスタを用いたが、他のスイッチング素子を用いてもよい。例えばスイッチング素子としてＰチャネル電界効果トランジスタを使用してもよい。あるいはスイッチング素子として、バイポーラトランジスタを使用してもよい。
【符号の説明】
【００３０】
１０…半導体ウェハ、１１…トリミング対象回路、１２Ｄ，１２Ｕ…ヒューズメモリ、２０…半導体チップ。
【図１】
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【図２】
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【図３】
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【図４】
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