(57)【要約】【課題】カスケード信号の遅延時間とシステムクロックのクロック周期との関係によらず、データドライバ間のデータの連続性を保つことができる駆動回路を提供する。【解決手段】駆動回路１００のデータドライバＮに内部カウンタ３０１を備え、内部カウンタ３０１は、初段のデータドライバ１が表示データの先頭信号を読み込む際にリセットされ、前段のデータドライバＮ−１からカスケード信号（ＣＡＳＣＡＤＥ）が入力され、カウンタ値が第１の設定値に等しくなった場合に、内部カウンタ３０１がリセットされるとともに、自段のデータドライバＮにおける表示データの読み込みが開始され、カウンタ値が（２）式で求められる第２の設定値に等しくなった場合に、カウンタ部３００は、次段のデータドライバＮ＋１にカスケード信号を入力するように構成した。【選択図】図２
2012013733.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数のデータドライバを備える表示装置の駆動回路であって、
複数の前記データドライバは、前記表示装置に出力する表示データを順次読み込み、
前記データドライバは、カウンタ部を備え、
前記カウンタ部は、内部クロックに基づいてカウントを行う内部カウンタを備え、
前記データドライバに、初段のデータドライバが前記表示データの先頭信号を読み込むタイミングで共通のタイミング信号が入力されて、前記内部カウンタがリセットされ、
前記データドライバに、前段の前記データドライバから、前記表示データの読み込みを行うタイミングを指定するカスケード信号が入力され、前記内部カウンタのカウンタ値が前段の前記データドライバの出力数である第１の設定値に等しくなった場合に、前記内部カウンタがリセットされるとともに、自段の前記データドライバにおける前記表示データの読み込みが開始され、
前記カウンタ値が第２の設定値に等しくなった場合に、前記カウンタ部は、次段の前記データドライバに前記カスケード信号を入力し、
前記カスケード信号の遅延クロック数を、前記カスケード信号の遅延時間をシステムクロックで除算し、小数点以下を四捨五入した値とした場合に、前記第２の設定値は、下記の（２）式で求められる駆動回路。
（第２の設定値）＝（自段の出力数）−（遅延クロック数）・・・・・（２）
【請求項２】
前記カウンタ部は、
前記内部カウンタのカウンタ値と前記第１の設定値とを比較する第１の比較器と、
前記内部カウンタのカウンタ値と前記第２の設定値とを比較する第２の比較器と、
を備え、
前記第１の比較器は、前記内部カウンタのカウンタ値が前記第１の設定値と等しい場合に、前記内部カウンタをリセットする内部カスケード信号を前記内部カウンタに入力し、
前記第２の比較器は、前記内部カウンタのカウンタ値が前記第２の設定値と等しい場合に、次段の前記データドライバに前記カスケード信号を入力する請求項１に記載の駆動回路。
【請求項３】
前記カウンタ部は、
前段の前記データドライバからカスケード信号が入力されたことを記憶する第１の記憶回路を備え、
前記第１の比較器は、前記第１の記憶回路から、前段の前記データドライバからカスケード信号が入力された旨の信号が入力された場合に、前記内部カウンタのカウンタ値と前記第１の設定値とを比較する請求項２に記載の駆動回路。
【請求項４】
前記カウンタ部は、
前記第１の比較器が前記内部カスケード信号を出力したことを記憶する第２の記憶回路を備え、
前記第２の比較器は、前記第２の記憶回路から、前記第１の比較器が前記内部カスケード信号を出力した旨の信号が入力された場合に、前記内部カウンタのカウンタ値と前記第２の設定値とを比較する請求項２又は３に記載の駆動回路。
【請求項５】
前記データドライバは、複数のシフトレジスタと、複数の前記シフトレジスタに対応する複数のラッチ回路を備え、
前記第１の比較器は、前記内部カスケード信号を初段の前記シフトレジスタに入力し、
複数の前記シフトレジスタは、前記内部カスケード信号を順次伝送し、
前記ラッチ回路は、対応する前記シフトレジスタから前記内部カスケード信号が入力されることにより、表示データをラッチする請求項２乃至４の何れか一項に記載の駆動回路。
【請求項６】
前記カウンタ部は、
自段の前記データドライバ以前の前記データドライバの出力数及び自段の前記データドライバの出力数を認識するドライバ出力数認識回路を備え、
前記ドライバ出力数認識回路は、初段の前記データドライバから順に、自段の前記データドライバ以前の前記データドライバの出力数を認識し、前記データドライバの出力数を認識する毎に、前記内部カウンタをリセットするｃａｒｒｙ信号を前記内部カウンタに入力する請求項１乃至５の何れか一項に記載の駆動回路。
【請求項７】
前記データドライバは、当該データドライバの出力数を表すパルス信号を、前記カスケード信号に付加して、次段の前記データドライバに伝送する請求項６に記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の駆動回路に関する。
【背景技術】
【０００２】
近年、液晶表示パネルの大画面化に伴い、ソースラインのピクセル数が増加している。これに伴い、より多くのピンを有するドライバが求められている。また、倍速駆動、４倍速駆動等により、１水平期間の表示時間が短くなるため、ドライバの動作のさらなる高速化が求められている。
【０００３】
特許文献１には、液晶パネルの駆動回路が記載されている。当該駆動回路は、コントローラとデータドライバとを備えている。また、当該データドライバは、シフトレジスタと、データレジスタと、データラッチ回路と、ドライバ回路とを備えている。
そして、シフトレジスタは、スタート信号を受け取り、クロック信号に同期しながらシフトパルスを順次データレジスタに出力する。また、シフトレジスタは、次段のデータドライバにスタート信号を出力する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−０７０６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の駆動回路では、図１６に示すように、カスケードラッチマージンが分周クロック（ＣＬＫ＿Ｉ）に依存している。図１６に示すように、分周クロックの周波数が低周波数である場合、カスケード信号の遅延時間（ｔＣＡＳ）がカスケードラッチマージン内に収まっている。そのため、当該分周クロックで定められる正常なタイミングで、データドライバがカスケード信号をラッチすることができる。ここで、カスケード信号とは、データドライバがデータを取り込むタイミングを指定するタイミング信号である。
しかし、分周クロックの周波数が高周波数である場合、カスケード信号の遅延時間（ｔＣＡＳ）がカスケードラッチマージンより長くなってしまう。そのため、データドライバは、本来のタイミングより１周期遅れてカスケード信号をラッチしてしまう。そのため、データドライバは、データの読み込み開始位置を誤認識してしまい、データドライバ間のデータの連続性が失われてしまうという問題がある。
【０００６】
例えば、カスケード信号の遅延時間（ｔＣＡＳ）を１５〜２０ｎｓとすると、データドライバが４分周クロックでカスケード信号をラッチする場合、分周クロックの周波数は２００ＭＨｚ程度までしか高くすることができない。ここで、分周クロックの最大周波数（ｆＣＬＫ）は、下記の（１）式で求められる。
ｆＣＬＫ＝１／（ｔＣＡＳ／分周数）
＝１／（２０ｎｓ／４分周）＝２００ＭＨｚ    ・・・・・（１）
【課題を解決するための手段】
【０００７】
本発明の第１の態様に係る駆動回路は、直列に接続された複数のデータドライバを備える表示装置の駆動回路である。複数の前記データドライバは、前記表示装置に出力する表示データを順次読み込む。また、前記データドライバは、カウンタ部を備えている。また、前記カウンタ部は、内部クロックに基づいてカウントを行う内部カウンタを備えている。そして、前記データドライバに、初段のデータドライバが前記表示データの先頭信号を読み込むタイミングで共通のタイミング信号が入力されて、前記内部カウンタがリセットされる。次いで、前記データドライバに、前段の前記データドライバから、前記表示データの読み込みを行うタイミングを指定するカスケード信号が入力され、前記内部カウンタのカウンタ値が前段の前記データドライバの出力数である第１の設定値に等しくなった場合に、前記内部カウンタがリセットされるとともに、自段の前記データドライバにおける前記表示データの読み込みが開始される。次いで、前記カウンタ値が第２の設定値に等しくなった場合に、前記カウンタ部は、次段の前記データドライバに前記カスケード信号を入力する。そして、前記カスケード信号の遅延クロック数を、前記カスケード信号の遅延時間をシステムクロックで除算し、小数点以下を四捨五入した値とした場合に、前記第２の設定値は、下記の（２）式で求められる。
（第２の設定値）＝（自段の出力数）−（遅延クロック数）・・・・・（２）
【０００８】
本発明の第１の態様においては、初段のデータドライバにおいて表示データの読み込みが開始されるタイミングで、共通のタイミング信号が入力され、内部カウンタがリセットされる。そのため、前段のデータドライバにおいて表示データの読み込み及び内部カウンタにおけるカウント動作が行われるのと同時に、自段のデータドライバにおいて、内部カウンタによるカウント動作が行われる。
【０００９】
次いで、前段のデータドライバＮ−１からカスケード信号（ＣＡＳＣＡＤＥ）が入力され、自段のデータドライバの内部カウンタのカウンタ値が第１の設定値に等しくなった場合、当該内部カウンタがリセットされるとともに、自段のデータドライバにおける表示データの読み込みが開始される。これにより、前段のデータドライバにおける表示データの読み込みが終了したタイミングで、自段のデータドライバにおける表示データの読み込みが開始できる。また、自段のデータドライバにおける表示データの読み込みが開始されたタイミングから、内部カウンタによるカウント動作が開始される。
【００１０】
次いで、自段のデータドライバの内部カウンタのカウンタ値が第２の設定値に等しくなった場合、カウンタ部が次段のデータドライバにカスケード信号を入力する。第２の設定値は、カスケード信号の遅延クロック数を考慮したものであるため、カウンタ部は、カスケード信号の遅延クロック数分早いタイミングで、次段のデータドライバにカスケード信号を入力することができる。
【００１１】
換言すれば、カウンタ部は、次段のデータドライバに、カスケード信号をカスケード信号の遅延時間分早く入力することができる。これにより、カスケード信号の遅延時間とシステムクロックのクロック周期との関係によらず、次段のデータドライバは、本来のタイミングで、表示データの読み込みを開始することができる。そのため、データドライバ間の表示データの連続性を保つことができる。
【発明の効果】
【００１２】
本発明により、カスケード信号の遅延時間とシステムクロックのクロック周期との関係によらず、データドライバ間のデータの連続性を保つことができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係る駆動回路の構成の一例を示すブロック図である。
【図２】本発明の実施の形態１に係るデータドライバの構成の一例を示すブロック図である。である。
【図３】本発明の実施の形態１に係る駆動回路におけるカスケード信号の入出力のタイミングと内部カウンタのカウンタ値とを説明するタイミングチャートである。
【図４】本発明の実施の形態１に係る駆動回路におけるカスケード信号の入出力のタイミングと内部カウンタのカウンタ値とを説明するタイミングチャートである。
【図５】本発明の実施の形態１に係るデータドライバＮとデータドライバＮ＋１におけるデータ読み込みのタイミングと、内部カウンタのカウンタ値との関係を示すタイミングチャートである。
【図６】本発明の実施の形態２に係るデータドライバの構成の一例を示すブロック図である。
【図７】本発明の実施の形態２に係る駆動回路の各データドライバにおけるカスケード信号（ＣＡＳＣＡＤＥ）の入出力のタイミングを示すタイミングチャートである。
【図８】本発明の実施の形態２に係る内部カウンタの動作を表すタイミングチャートである。
【図９】本発明の実施の形態２に係るドライバ出力数認識回路の構成の一例を示すブロック図である。
【図１０】本発明の実施の形態２に係るデコーダの構成の一例を示すブロック図である。
【図１１】本発明の実施の形態２に係る出力数と、ｃａｒｒｙ信号と、当該出力数を表すパルス数との関係の一例を示す表である。
【図１２】本発明の実施の形態２に係るデータドライバＮのドライバ出力数認識回路における動作を示すタイミングチャートである。
【図１３】図１２の続きのタイミングチャートである。
【図１４】本発明の実施の形態２に係るカスケード接続されたあるデータドライバＮの動作を示すタイミングチャートである。
【図１５】図１４の続きのタイミングチャートである。
【図１６】従来の駆動回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
以下に、本発明を適用可能な実施の形態を説明する。なお、本発明は、以下の実施の形態に限定されるものではない。
実施の形態１．
図１は、本発明の実施の形態１に係る駆動回路１００の構成の一例を示すブロック図である。駆動回路１００は、液晶パネル２００の駆動回路である。
図１に示すように、駆動回路１００は、データドライバ１，２，・・・，Ｎ，Ｎ＋１（Ｎは正の整数）と、タイミングコントローラ１０１と、を備えている。
データドライバ１，２，・・・，Ｎ，Ｎ＋１は、液晶パネル２００に沿って、一列に並んでおり、データドライバ１，２，・・・，Ｎ，Ｎ＋１は、直列に接続されている。換言すれば、データドライバ１，２，・・・，Ｎ，Ｎ＋１は、カスケード接続されている。
【００１５】
また、タイミングコントローラ１０１は、各データドライバ１，２，・・・，Ｎ，Ｎ＋１に、表示データ（ＤＡＴＡ）、制御信号（ＣＡＳＣＡＤＥ等）、システムクロック（ＣＬＫ）を直接入力する。
例えば、タイミングコントローラ１０１は、先頭のデータドライバ１に、制御信号としてカスケード信号（ＣＡＳＣＡＤＥ）を入力する。ここで、カスケード信号とは、データドライバが表示データを取り込むタイミングを指定するタイミング信号である。
また、タイミングコントローラ１０１は、各データドライバ１，２，・・・，Ｎ，Ｎ＋１に、制御信号として、共通のタイミング信号（ＳＴＢ）を入力する。ここで、共通のタイミング信号とは、各データドライバ１，２，・・・，Ｎ，Ｎ＋１が、ラッチした表示データを液晶パネル２００に入力するタイミングを指定するトリガ信号である。
【００１６】
また、各データドライバ１，２，・・・，Ｎ，Ｎ＋１は、カスケード信号（ＣＡＳＣＡＤＥ）が入力されると、自己の出力数分の表示データを順次ラッチする。そして、各データドライバ１，２，・・・，Ｎ，Ｎ＋１は、自己の出力数分の表示データ（１ライン分の表示データ）をラッチした後、カスケード信号（ＣＡＳＣＡＤＥ）を次段のデータドライバ１，２，・・・，Ｎ，Ｎ＋１に入力する。このようにして、カスケード信号（ＣＡＳＣＡＤＥ）は、順次、各データドライバ１，２，・・・，Ｎ，Ｎ＋１に伝送されていく。
また、本実施の形態１では、各データドライバ１，２，・・・，Ｎ，Ｎ＋１の出力数は同じである場合を例示する。
【００１７】
そして、各データドライバ１，２，・・・，Ｎ，Ｎ＋１は、カスケード信号（ＣＡＳＣＡＤＥ）の入力に基づいて、１ライン分の表示データをラッチする。そして、各データドライバ１，２，・・・，Ｎ，Ｎ＋１が１ライン分の表示データをラッチした後、タイミングコントローラ１０１から入力される共通のタイミング信号（ＳＴＢ）に基づいて、各データドライバ１，２，・・・，Ｎ，Ｎ＋１から１ライン分の表示データが液晶パネル２００に入力される。このようにして、液晶パネル２００は、表示データを表示する。
【００１８】
図２は、データドライバ１，２，・・・，Ｎ，Ｎ＋１の構成の一例を示すブロック図である。以下、各データドライバ１，２，・・・，Ｎ，Ｎ＋１を区別しない場合、単に、データドライバＮと称する。
【００１９】
図２に示すように、データドライバＮは、シフトレジスタＳＲ１，ＳＲ２，・・・，ＳＲｎ−１，ＳＲｎ（ｎは正の整数）と、ラッチ回路ＬＡＴ１，ＬＡＴ２，・・・ＬＡＴｎ−１，ＬＡＴｎと、カウンタ部３００と、を備えている。
また、シフトレジスタＳＲ１，ＳＲ２，・・・，ＳＲｎ−１，ＳＲｎは、直列に接続されている。また、ラッチ回路ＬＡＴ１，ＬＡＴ２，・・・ＬＡＴｎ−１，ＬＡＴｎは、直列に接続されている。
【００２０】
また、カウンタ部３００は、内部カウンタ３０１、第１の記憶回路３０２、第１の比較器３０３、第２の記憶回路３０４、第２の比較器３０５を備えている。
【００２１】
データドライバＮは、タイミングコントローラ１０１から入力されるシステムクロック（ＣＬＫ）から、内部クロック（ＣＬＫ＿Ｉ）を生成する。この内部クロック（ＣＬＫ＿Ｉ）は、１画素分の表示データをラッチするためのクロックである。すなわち、データドライバＮは、表示データの形式に合わせて、システムクロック（ＣＬＫ）から内部クロック（ＣＬＫ＿Ｉ）を生成する。
そして、内部クロック（ＣＬＫ＿Ｉ）は、各シフトレジスタＳＲ１，ＳＲ２，・・・，ＳＲｎ−１，ＳＲｎと、内部カウンタ３０１に入力される。
【００２２】
内部カウンタ３０１には、第１の比較器３０３から内部カスケード信号（ＤＡＲ＿Ｉ）が入力される。また、内部カウンタ３０１には、初段のデータドライバ１が読み込む表示データの先頭信号が入力される。また、内部カウンタ３０１には、内部クロック（ＣＬＫ＿Ｉ）が入力される。そして、内部カウンタ３０１は、内部カスケード信号（ＤＡＲ＿Ｉ）又は、初段のデータドライバ１が読み込む表示データの先頭信号によってリセットされ、内部クロック（ＣＬＫ＿Ｉ）に基づいて、カウントする。
また、内部カウンタ３０１の最大カウンタ値は、前段のデータドライバＮ−１の出力数及び自段のデータドライバＮの出力数よりも大きい値となっている。
そして、内部カウンタ３０１は、カウンタ値を第１の比較器３０３及び第２の比較器３０５に入力する。
【００２３】
第１の記憶回路３０２には、タイミングコントローラ１０１又は前段のデータドライバＮ−１からカスケード信号が入力される。そして、第１の記憶回路３０２は、当該カスケード信号が入力されることによりリセットされるとともに、当該カスケード信号が入力されたことを記憶する。
また、第１の記憶回路３０２から、カスケード信号が入力された旨の信号が、第１の比較器３０３に入力される。
【００２４】
第１の記憶回路３０２から、カスケード信号が入力された旨の信号が入力されると、第１の比較器３０３は、内部カウンタ３０１から入力されるカウンタ値と、前段以前のデータドライバ１，２，・・・，Ｎ−１の出力数の合計である第１の設定値とを比較する。そして、内部カウンタ３０１から入力されるカウンタ値が当該第１の設定値と等しくなった場合に、第１の比較器３０３は、内部カスケード信号（ＤＡＲ＿Ｉ）を初段のシフトレジスタＳＲ１に入力する。次いで、複数のシフトレジスタＳＲ１，ＳＲ２，・・・，ＳＲｎ−１，ＳＲｎは、内部カスケード信号（ＤＡＲ＿Ｉ）を順次伝送する。そして、ラッチ回路ＬＡＴ１，ＬＡＴ２，・・・，ＬＡＴｎ−１，ＬＡＴｎは、対応するシフトレジスタＳＲ１，ＳＲ２，・・・，ＳＲｎ−１，ＳＲｎから内部カスケード信号（ＤＡＲ＿Ｉ）が入力されることにより、表示データをラッチする。
また、第１の比較器３０３は、内部カスケード信号（ＤＡＲ＿１）を内部カウンタ３０１及び第２の記憶回路３０４に入力する。
【００２５】
第２の記憶回路３０４には、第１の比較器３０３から内部カスケード信号（ＤＡＲ＿Ｉ）が入力される。また、第２の記憶回路３０４には、第２の比較器３０５からカスケード信号（ＣＡＳＣＡＤＥ）が入力される。
そして、第２の比較器３０５からカスケード信号（ＣＡＳＣＡＤＥ）が入力されるまで、第２の記憶回路３０４は、第１の比較器３０３が内部カスケード信号（ＤＡＲ＿Ｉ）を出力したことを記憶している。また、第２の記憶回路３０４から、第１の比較器３０３が内部カスケード信号（ＤＡＲ＿Ｉ）を出力した旨の信号が、第２の比較器３０５に入力される。
【００２６】
第２の記憶回路３０４から、第１の比較器３０３が内部カスケード信号（ＤＡＲ＿Ｉ）を出力した旨の信号が入力されると、第２の比較器３０５は、内部カウンタ３０１から入力されるカウンタ値と、下記の（２）式によって規定される設定値２とを比較する。そして、内部カウンタ３０１から入力されるカウンタ値が当該第２の設定値と等しくなった場合に、第２の比較器３０５は、カスケード信号（ＣＡＳＣＡＤＥ）を、次段のデータドライバＮ＋１に入力する。
（第２の設定値）＝（自段の出力数）−（遅延クロック数）    ・・・・・（２）
（２）式において、「遅延クロック数」は、カスケード信号の遅延時間をシステムクロック（ＣＬＫ）で除算し、小数点以下を四捨五入した値である。
【００２７】
このように、本実施の形態１に係る駆動回路１００においては、初段のデータドライバ１の表示データ読み込みの先頭信号が入力されるタイミングで内部カウンタ３０１をリセットする。
次いで、前段のデータドライバＮ−１の表示データの読み込みとともに、自段のデータドライバＮの内部カウンタ３０１でカウント動作を行う。
そして、前段のデータドライバＮ−１からカスケード信号（ＣＡＳＣＡＤＥ）が入力され、内部カウンタ３０１のカウンタ値が第１の設定値に等しくなったタイミングで、すなわち、前段のデータドライバＮ−１が当該データドライバＮ−１の出力数分の表示データを読み込んだタイミングで、内部カウンタ３０１がリセットされるとともに、自段のデータドライバＮにおける表示データの取り込みが開始される。
次いで、内部カウンタ３０１のカウンタ値が第２の設定値に等しくなったタイミングで、すなわち、カスケード信号の遅延時間に対応した補正クロック数分だけ早いタイミングで、次段のデータドライバＮ＋１にカスケード信号を出力する。
【００２８】
これにより、カスケード信号の遅延時間とシステムクロック（ＣＬＫ）のクロック周期との関係によらず、次段のデータドライバＮ＋１は、カスケード信号の遅延時間分早いタイミングで、内部カウンタ３０１をリセットして、カウント動作を開始することができる。
そのため、次段のデータドライバＮ＋１は、カスケード信号の遅延時間とシステムクロック（ＣＬＫ）のクロック周期との関係によらず、適正なタイミングで、表示データの読み込みを開始することができる。
従って、カスケード信号の遅延時間がシステムクロック（ＣＬＫ）のクロック周期よりも長い場合であっても、データドライバＮとデータドライバＮ＋１との間の表示データの連続性を保つことができる。
【００２９】
次に、本発明の実施の形態１に係る駆動回路１００におけるデータドライバＮへのカスケード信号の入出力のタイミングと内部カウンタ３０１のカウンタ値との関係について、図３、図４を参照しながら説明する。
図３、図４の上段は、実施の形態１に係る駆動回路１００におけるカスケード信号の入出力のタイミングと内部カウンタ３０１のカウンタ値とを示すタイミングチャートである。また、図３、図４の下段は、従来例に係る駆動回路におけるカスケード信号の入出力のタイミングを示すタイミングチャートである。
なお、図３、図４において、各データドライバの出力数は７２０である。また、図３、図４において、データドライバのインターフェースは、ｍｉｎｉＬＶＤＳインターフェースであるため、６出力分の入力データをパラレルで受け取ることとなる。そのため、図３、図４において、データドライバが自己の出力数分の表示データを読み込む間に、内部カウンタ３０１がカウントするカウンタ値は、内部クロック（ＣＬＫ＿Ｉ）の周期が４分周（８ビット）の場合、（カウンタ値）＝（出力数）×４／６で求められる。そのため、データドライバの出力数が７２０であるとき、データドライバが自己の出力数分の表示データを読み込む間に、内部カウンタ３０１がカウントするカウンタ値は、４８０となる。すなわち、図３、図４において、第１の設定値は４８０である。
【００３０】
図３に示すように、従来に係る駆動回路では、データドライバが自己の出力数分の表示データを読み込んだ後に、カスケード信号（ＣＡＳＣＡＤＥ）を次段のデータドライバに出力する。そのため、カスケード信号（ＣＡＳＣＡＤＥ）の遅延時間がシステムクロック（ＣＬＫ）のクロック周期より長いと、本来のタイミングより遅れたタイミングで、次段のデータドライバが表示データの読み込みを開始することとなってしまう。
【００３１】
一方、本実施の形態１に係る駆動回路１００では、データドライバＮが自己の出力数分の表示データを読み込んでいる最中であっても、内部カウンタ３０１のカウンタ値が第２の設定値（図３の例では、第２の設定値は、４７９）に達したら、カスケード信号（ＣＡＳＣＡＤＥ）が次段のデータドライバＮ＋１に出力される。図３の例では、１クロック分早く、カスケード信号（ＣＡＳＣＡＤＥ）が次段のデータドライバＮ＋１に出力される。これにより、次段のデータドライバＮ＋１に、カスケード信号（ＣＡＳＣＡＤＥ）をカスケード信号（ＣＡＳＣＡＤＥ）の遅延時間分早く入力することができる。すなわち、カスケード信号（ＣＡＳＣＡＤＥ）の遅延時間とシステムクロック（ＣＬＫ）のクロック周期との関係によらず、次段のデータドライバＮ＋１は、本来のタイミングで、表示データの読み込みを開始することができる。
【００３２】
また、図４に示すように、図３同様、自段のデータドライバＮからカスケード信号（ＣＡＳＣＡＤＥ）を出力するタイミングを、カスケード信号（ＣＡＳＣＡＤＥ）の遅延時間分早くするとともに、自段のデータドライバＮの当該カスケード信号（ＣＡＳＣＡＤＥ）の出力を停止するタイミングを従来と同じタイミングとしてもよい。この場合も、図３同様に、システムクロック（ＣＬＫ）のクロック周波数が高い場合だけでなく、カスケード信号（ＣＡＳＣＡＤＥ）の遅延時間が問題にならないほど、システムクロック（ＣＬＫ）のクロック周波数が低い場合にも、次段のデータドライバＮ＋１に適正なタイミングでカスケード信号（ＣＡＳＣＡＤＥ）を入力することができる。
【００３３】
図５は、本実施の形態１に係るデータドライバＮとデータドライバＮ＋１における表示データ読み込みのタイミングと、内部カウンタ３０１のカウンタ値との関係を示すタイミングチャートである。
図５において、データドライバＮとデータドライバＮ＋１の出力数は７２０であり、データドライバＮ，Ｎ＋１が自己の出力数分の表示データを読み込む間に、内部カウンタ３０１がカウントするカウンタ値は、４８０となる。すなわち、図５において、データドライバＮ＋１の第１の設定値は４８０である。また、カスケード信号（ＣＡＳＣＡＤＥ）の遅延時間がシステムクロック（ＣＬＫ）のクロック周期よりも短い場合には、データドライバＮ＋１の第２の設定値も４８０である。
なお、図５において、ハッチングが施されたクロックが表示データの読み込みを行うクロックである。また、各データドライバＮ，Ｎ＋１の内部カウンタ３０１をリセットする共通のタイミング信号は、初段のデータドライバ１が読み込む表示データの先頭に付加されているデータ認識信号を用いる。すなわち、初段のデータドライバ１が表示データの先頭データを読み込むタイミングで、全てのデータドライバ１，２，・・・，Ｎ，Ｎ＋１の内部カウンタ３０１がリセットされ、内部カウンタ３０１はカウント動作を開始する。
【００３４】
また、図５に示すように、データドライバＮにおいて、表示データの読み込み及び内部カウンタ３０１によるカウント動作が開始されるとともに、次段のデータドライバＮ＋１においても、内部カウンタ３０１によるカウント動作が行われる。
次いで、データドライバＮ，Ｎ＋１の内部カウンタ３０１のカウンタ値がともに４８０になると、データドライバＮからデータドライバＮ＋１へカスケード信号（ＣＡＳＣＡＤＥ）が入力され、データドライバＮ，Ｎ＋１の内部カウンタ３０１がリセットされる。
同時に、データドライバＮにおける表示データの読み込みが停止され、データドライバＮ＋１における表示データの読み込みが開始される。各データドライバＮ，Ｎ＋１の出力数が同じで、各データドライバＮ，Ｎ＋１の設定値が同じであるため、データドライバＮとデータドライバＮ＋１との間で、読み込まれた表示データの連続性が保たれる。
【００３５】
以上に説明した、本発明の実施の形態１に係る駆動回路１００によれば、初段のデータドライバ１において表示データの読み込みが開始されるタイミングで、全てのデータドライバ１，２，・・・，Ｎ，Ｎ＋１の内部カウンタ３０１がリセットされる。そのため、前段のデータドライバＮ−１において表示データの読み込み及び内部カウンタ３０１におけるカウント動作が行われるのと同時に、自段のデータドライバＮにおいても内部カウンタ３０１によるカウント動作が行われる。
【００３６】
次いで、前段のデータドライバＮ−１からカスケード信号（ＣＡＳＣＡＤＥ）が入力され、自段のデータドライバＮの内部カウンタ３０１のカウンタ値が第１の設定値に等しくなった場合、当該内部カウンタ３０１がリセットされるとともに、自段のデータドライバＮにおける表示データの読み込みが開始される。これにより、前段のデータドライバＮ−１における表示データの読み込みが終了したタイミングで、自段のデータドライバＮにおける表示データの読み込みが開始できる。また、自段のデータドライバＮにおける表示データの読み込みが開始されたタイミングから、内部カウンタ３０１によるカウント動作が開始される。
【００３７】
次いで、自段のデータドライバＮの内部カウンタ３０１のカウンタ値が第２の設定値に等しくなった場合、カウンタ部３００が次段のデータドライバＮ＋１にカスケード信号（ＣＡＳＣＡＤＥ）を入力する。第２の設定値は、カスケード信号（ＣＡＳＣＡＤＥ）の遅延クロック数を考慮したものであるため、カウンタ部３００は、カスケード信号（ＣＡＳＣＡＤＥ）の遅延クロック数分早いタイミングで、次段のデータドライバＮ＋１にカスケード信号（ＣＡＳＣＡＤＥ）を入力することができる。
【００３８】
換言すれば、カウンタ部３００は、次段のデータドライバＮ＋１に、カスケード信号（ＣＡＳＣＡＤＥ）をカスケード信号（ＣＡＳＣＡＤＥ）の遅延時間分早く入力することができる。これにより、カスケード信号（ＣＡＳＣＡＤＥ）の遅延時間とシステムクロック（ＣＬＫ）のクロック周期との関係によらず、次段のデータドライバＮ＋１は、本来のタイミングで、表示データの読み込みを開始することができる。そのため、データドライバ１，２，・・・，Ｎ間の表示データの連続性を保つことができる。
【００３９】
実施の形態２．
本発明の実施の形態２に係る駆動回路は、各データドライバ１，２，・・・，Ｎ，Ｎ＋１の出力数が異なる場合にも、各データドライバ１，２，・・・，Ｎ，Ｎ＋１間の表示データの連続性を保つことができるように実施の形態１に係る駆動回路１００を改良したものである。
図６は、本発明の実施の形態２に係るデータドライバ１，２，・・・，Ｎ，Ｎ＋１の構成の一例を示すブロック図である。
図６に示すように、実施の形態２に係る駆動回路のデータドライバ１，２，・・・，Ｎ，Ｎ＋１は、ドライバ出力数認識回路４００を備える点が、実施の形態１に係るデータドライバ１，２，・・・，Ｎ，Ｎ＋１と異なるため、同一の構成については同一の符号を付すとともに、その説明を省略する。
【００４０】
内部カウンタ３０１には、内部カスケード信号（ＤＡＲ＿Ｉ）、初段のデータドライバ１が読み込む表示データの先頭信号、内部クロック（ＣＬＫ＿Ｉ）だけでなく、ドライバ出力数認識回路４００から、ｃａｒｒｙ信号及びカスケード信号（ＣＡＳＣＡＤＥ）が入力される点が、第１の実施の形態と異なっている。
そして、内部カウンタ３０１は、内部カスケード信号（ＤＡＲ＿Ｉ）によってリセットされるだけでなく、ｃａｒｒｙ信号及びカスケード信号（ＣＡＳＣＡＤＥ）によってもリセットされる点が、第１の実施の形態と異なっている。
ここで、ｃａｒｒｙ信号とは、各データドライバ１，２，・・・，Ｎ，Ｎ＋１のそれぞれの出力数に対応した、内部カウンタ３０１をリセットするための信号である。
また、内部カウンタ３０１は、カウンタ値を、第１の比較器３０３及び第２の比較器３０５だけでなく、ドライバ出力数認識回路４００に入力する点が、第１の実施の形態と異なっている。
【００４１】
ドライバ出力数認識回路４００には、自段のデータドライバＮ以前のデータドライバ１，２，・・・，Ｎ−１の出力数を表すパルス信号と、自段のデータドライバＮの出力数を表すパルス信号とが入力される。これらの自段のデータドライバＮ以前のデータドライバ１，２，・・・，Ｎ−１の出力数を表すパルス信号と自段のデータドライバＮの出力数を表すパルス信号とは、カスケード信号とともに伝送される。
そして、ドライバ出力数認識回路４００は、自段のデータドライバＮ以前のデータドライバ１，２，・・・，Ｎ−１の出力数を表すパルス信号に基づいて、自段のデータドライバＮ以前のデータドライバ１，２，・・・，Ｎ−１の出力数を認識する。また、ドライバ出力数認識回路４００は、自段のデータドライバＮ以前のデータドライバ１，２，・・・，Ｎ−１の出力数に基づいて、自段のデータドライバＮ以前のデータドライバ１，２，・・・，Ｎ−１の内部カウンタ３０１と同じタイミングで、自段のデータドライバＮの内部カウンタ３０１をリセットする。
【００４２】
図７は、本発明の実施の形態２に係る駆動回路の各データドライバ１，２，・・・，Ｎ，Ｎ＋１におけるカスケード信号（ＣＡＳＣＡＤＥ）の入出力のタイミングを示すタイミングチャートである。
図７は、説明簡単のため、４個のデータドライバ１，２，３，４をカスケード接続した場合について示す。また、図７において、「ドライバ１」、「ドライバ２」、「ドライバ３」、「ドライバ４」と記載された区間は、各データドライバ１，２，３，４が、カスケード信号（ＣＡＳＣＡＤＥ）を受け取り、表示データの読み込みを開始してから、自段のデータドライバ１，２，３，４の出力数分の表示データの読み込みを終了し、次段のデータドライバにカスケード信号（ＣＡＳＣＡＤＥ）を入力するまでの時間を表している。また、各データドライバ１，２，３，４の出力数はそれぞれ異なる値となっている。
【００４３】
図７に示すように、本実施の形態２に係る駆動回路においては、データドライバ１の出力数を表すパルス信号をデータドライバ２，３，４に伝送する。換言すれば、データドライバ１は、当該データドライバ１以降にカスケード接続されている全てのデータドライバに、当該データドライバ１の出力数を表すパルス信号を出力する。
同様に、データドライバ２の出力数を表すパルス信号も、当該データドライバ２以降にカスケード接続されているデータドライバ３，４に伝送され、データドライバ３の出力数を表すパルス信号も、当該データドライバ３以降にカスケード接続されているデータドライバ４に伝送されている。
これにより、各データドライバ１，２，３，４の内部カウンタ３０１の動作のタイミングを全て合わせることができる。
【００４４】
図８は、本実施の形態２に係る内部カウンタ３０１の動作を表すタイミングチャートである。図８の上段に、データドライバＮの内部カウンタ３０１のカウンタ値を示し、図８の下段に、データドライバＮの次段のデータドライバＮ＋１の内部カウンタ３０１のカウンタ値を示す。
また、図８において、データドライバＮの出力数は７２０であり、データドライバＮが自己の出力数分の表示データを読み込む間に、内部カウンタ３０１がカウントするカウンタ値は、４８０となる。すなわち、図８において、データドライバＮ＋１の第１の設定値は４８０である。
また、図８において、データドライバＮ＋１の出力数は７２６であり、データドライバＮ＋１が自己の出力数分の表示データを読み込む間に、内部カウンタ３０１がカウントするカウンタ値は、４８４となる。また、カスケード信号（ＣＡＳＣＡＤＥ）の遅延時間がシステムクロック（ＣＬＫ）のクロック周期よりも短い場合には、データドライバＮ＋１の第２の設定値も４８４である。
また、図８において、ハッチングが施されたクロックが表示データの読み込みを行うクロックである。
また、各データドライバＮ，Ｎ＋１の内部カウンタ３０１をリセットする共通のタイミング信号は、初段のデータドライバ１が読み込む表示データの先頭に付加されているデータ認識信号を用いる。すなわち、初段のデータドライバ１が表示データの先頭データを読み込むタイミングで、全てのデータドライバ１，２，・・・，Ｎ，Ｎ＋１の内部カウンタ３０１がリセットされ、内部カウンタ３０１はカウント動作を開始する。
【００４５】
そして、図８に示すように、データドライバＮにおいて、表示データの読み込み及び内部カウンタ３０１によるカウント動作が開始されるとともに、次段のデータドライバＮ＋１においても、内部カウンタ３０１によるカウント動作が行われる。
次いで、データドライバＮ，Ｎ＋１の内部カウンタ３０１のカウンタ値がともに４８０になると、データドライバＮからデータドライバＮ＋１へカスケード信号（ＣＡＳＣＡＤＥ）が入力され、データドライバＮ，Ｎ＋１の内部カウンタ３０１がリセットされる。
同時に、データドライバＮにおける表示データの読み込みが停止され、データドライバＮ＋１における表示データの読み込みが開始される。
次いで、次段のデータドライバＮ＋１の内部カウンタ３０１のカウンタ値が４８４になると、データドライバＮ＋１における表示データの読み込みが停止される。
このように、データドライバＮ，Ｎ＋１の出力数が異なっていても、データドライバＮ＋１のドライバ出力数認識回路４００が、データドライバＮの出力数を認識し、データドライバＮの内部カウンタ３０１と同じタイミングで、当該データドライバＮ＋１の内部回路３０１をリセットする。そのため、データドライバＮとデータドライバＮ＋１との間で、読み込まれた表示データの連続性が保たれる。
【００４６】
図９は、本実施の形態２に係るドライバ出力数認識回路４００の構成の一例を示すブロック図である。
図９に示すように、ドライバ出力数認識回路４００は、８ビットカウンタ４０１、第１の出力数認識回路４０２、第２の出力数認識回路４０３、デコーダ４０４、カスケードパルス補正回路４０５等を備えている。
【００４７】
また、図１０は、本実施の形態２に係るデコーダ４０４の構成の一例を示すブロック図である。
図１０に示すように、デコーダ４０４は、８ビットデコーダ（８  ｂｉｔ  ＤＥＣ）４０４Ａ，・・・、ｃａｒｒｙ信号選択回路４０４Ｂ等を備えている。
【００４８】
ここで、ｃａｒｒｙ信号Ｃ１とｃａｒｒｙ信号Ｃ２とは、自段のデータドライバＮ以前のデータドライバ１，２，・・・，Ｎ−１の出力数を認識するための区間を規定するための信号である。そのため、データドライバ１，２，・・・，Ｎ，Ｎ＋１の出力数がｍ通りある場合（ｍは、正の整数。）、ｃａｒｒｙ信号Ｃ３〜ｃａｒｒｙ信号Ｃｍ＋２が設定される。換言すれば、出力数とｃａｒｒｙ信号とは１：１で設定される。図１１に、出力数と、ｃａｒｒｙ信号と、当該出力数を表すパルス数との関係の一例を示す。
図９、図１０、図１１では、出力数が４通りの場合を示している。
【００４９】
８ビットカウンタ４０１には、分周クロック信号（ＤＩＶ＿ＣＬＫ）と、内部信号（ｃｎｔ＿ｒｅｓ）が入力される。
そして、８ビットカウンタ４０１は、ビット正転信号と、ビット反転信号とを、デコーダ４０４に入力する。
具体的には、８ビットカウンタ４０１は、分周クロック（ＤＩＶ＿ＣＬＫ）の立ち上がりによってカウントアップを行うカウンタ回路である。また、８ビットカウンタ４０１は、内部信号（ｃｎｔ＿ｒｅｓ）が入力されることによりリセットされる。そして、分周クロック（ＤＩＶ＿ＣＬＫ）の１周期毎に、８ビットカウンタ４０１は、カウンタ値に対応する値として、ビット正転信号及びビット反転信号をデコーダ４０４に入力する。
【００５０】
第１の出力数認識回路４０２には、カスケード信号（ｃａｓ＿ｉｎ）と、自段のデータドライバＮ以前のデータドライバ１，２，・・・，Ｎ−１の出力数に対応するｃａｒｒｙ信号Ｃ１，Ｃ２，・・・と、が入力される。
そして、第１の出力数認識回路４０２は、ｃａｒｒｙ信号Ｃ１，Ｃ２，・・・に基づいて、自段のデータドライバＮ以前のデータドライバ１，２，・・・，Ｎ−１の出力数を認識し、その情報（ｆｒｏｎｔ＿ｏｓｅｌ）をデコーダ４０４に入力する。
また、第１の出力数認識回路４０２は、内部信号（ｃａｓ＿ｏｓｅｌ）をカスケードパルス補正回路に入力する。
【００５１】
第２の出力数認識回路４０３には、自段のデータドライバＮの出力数を表すパルス信号（ｏｓｅｌ）が入力される。この自段のデータドライバＮの出力数を表すパルス信号（ｏｓｅｌ）は、データドライバＮの外部から個別に設定可能な信号である。
そして、第２の出力数認識回路４０３は、自段のデータドライバＮの出力数を表すパルス信号（ｏｓｅｌ）に基づいて、自段のデータドライバＮの出力数を認識し、その情報（ｃｎｔ＿ｏｓｅｌ）をカスケードパルス補正回路４０５に入力する。
【００５２】
デコーダ４０４には、８ビットカウンタ４０１から、ビット正転信号及びビット反転信号が入力される。
また、デコーダ４０４には、第１の出力数認識回路４０２から、自段のデータドライバＮ以前のデータドライバ１，２，・・・，Ｎ−１の出力数に関する情報（ｆｒｏｎｔ＿ｏｓｅｌ）が入力される。
また、デコーダ４０４には、自段のデータドライバＮの出力数を表すパルス信号（ｏｓｅｌ）が入力される。
【００５３】
そして、デコーダ４０４の８ビットデコーダ４０４Ａは、ビット正転信号及びビット反転信号の何れか一方を、ビット毎に選択する。これにより、８ビットデコーダ４０４Ａには、ビット正転信号又はビット反転信号が８ビット分入力される。
全ての８ビットデコーダ４０４Ａに入力されるビット正転信号とビット反転信号との組み合わせは異なる。また、８ビットデコーダ４０４Ａは、設定されたカウンタ値で設定されたｃａｒｒｙ信号を出力するように、ビット毎に、ビット正転信号又はビット反転信号を選択する。そして、８ビットカウンタ４０４Ａは、当該８ビットデコーダ４０４Ａに入力されるビット正転信号とビット反転信号との組み合わせに対応するｃａｒｒｙ信号を、ｃａｒｒｙ信号選択回路４０４Ｂに入力する。
【００５４】
ｃａｒｒｙ信号選択回路４０４Ｂには、８ビットデコーダ４０４Ａから、ｃａｒｒｙ信号Ｃ３，Ｃ４，Ｃ５，Ｃ６が入力される。
そして、ｃａｒｒｙ信号選択回路４０４Ｂは、自段のデータドライバＮ以前のデータドライバ１，２，・・・，Ｎ−１の出力数に関する情報（ｆｒｏｎｔ＿ｏｓｅｌ）に基づいて、自段のデータドライバＮ以前のデータドライバ１，２，・・・，Ｎ−１の出力数を認識する。次いで、ｃａｒｒｙ信号選択回路４０４Ｂは、認識した出力数に対応したｃａｒｒｙ信号を選択し、選択したｃａｒｒｙ信号（ｃａｓ＿ｏｕｔ）を、カスケードパルス補正回路４０５に入力する。
【００５５】
また、デコーダ４０４は、８ビットデコーダ４０４Ａによって生成されたｃａｒｒｙ信号Ｃ１，Ｃ２，・・・と、内部信号（ｃｎｔ＿ｒｅｓ）とを内部カウンタ３０１に入力する。
【００５６】
カスケードパルス補正回路４０５には、デコーダ４０４のｃａｒｒｙ信号選択回路４０４Ｂから、ｃａｒｒｙ信号（ｃａｓ＿ｏｕｔ）が入力される。
また、カスケードパルス補正回路４０５には、第１の出力数認識回路４０２から、内部信号（ｃａｓ＿ｏｓｅｌ）が入力される。
また、カスケードパルス補正回路４０５には、第２の出力数認識回路４０３から、自段のデータドライバＮの出力数に関する情報（ｃｎｔ＿ｏｓｅｌ）が入力される。
【００５７】
そして、カスケードパルス補正回路４０５は、当該ｃａｒｒｙ信号、内部信号（ｃａｓ＿ｏｓｅｌ）、自段のデータドライバＮの出力数に関する情報（ｃｎｔ＿ｏｓｅｌ）に基づいてカスケード信号（ＣＡＳＣＡＤＥ）を生成し、生成したカスケード信号（ＣＡＳＣＡＤＥ）を内部カウンタ３０１を介して、第２の比較器３０５に入力する。
【００５８】
図１２，１３は、データドライバＮのドライバ出力数認識回路４００における動作を示すタイミングチャートである。
図１２，１３に示すように、ｃａｒｒｙ信号Ｃ１が入力されてから、ｃａｒｒｙ信号Ｃ２が入力されるまでの間が、自段のデータドライバＮ以前のデータドライバ１，２，・・・，Ｎ−１の出力数を認識するための区間となっている。当該区間において、自段のデータドライバＮ以前のデータドライバ１，２，・・・，Ｎ−１の出力数を表すパルス信号に基づいて、第１の出力数認識回路４０２により、自段のデータドライバＮ以前のデータドライバ１，２，・・・，Ｎ−１の出力数が認識される。
次いで、デコーダ４０４の８ビットデコーダ４０４Ａから、ｃａｒｒｙ信号Ｃ３，Ｃ４，Ｃ５，Ｃ６が出力される。
そして、デコーダ４０４のｃａｒｒｙ信号選択回路４０４Ｂによって、何れかのｃａｒｒｙ信号が選択され、出力される。
【００５９】
図１４，１５は、カスケード接続されたあるデータドライバＮの動作を示すタイミングチャートである。
図１４，１５において、信号「ｃａｓ＿ｉｎ」は、データドライバＮに入力されるカスケード信号（ＣＡＳＣＡＤＥ）である。また、信号「ｃａｓ＿ｏｕｔ」は、ｃａｒｒｙ信号選択回路４０４Ｂによって選択され、出力されたｃａｒｒｙ信号である。また、信号「ｃｎｔ＿ｒｅｓ」は、８ビットカウンタ４０１をリセットする内部信号である。
【００６０】
図１４，１５に示すように、データドライバＮのドライバ出力数認識回路４００は、データドライバ１、データドライバ２、・・・、データドライバＮ−１の順に、当該データドライバ１，２，・・・，Ｎ−１の出力数を認識する。
そして、データドライバＮのドライバ出力数認識回路４００は、データドライバ１，２，・・・，Ｎ−１の出力数を認識する毎に、当該出力数に対応するｃａｒｒｙ信号を内部カウンタ３０１に入力することにより、内部カウンタ３０１をリセットする。
【００６１】
例えば、図１４，１５に示す例では、８ビットデコーダ４０４Ａが、内部カウンタ３０１のカウンタ値が１２のときにｃａｒｒｙ信号Ｃ１を出力し、内部カウンタ３０１のカウンタ値が１２２のときにｃａｒｒｙ信号Ｃ２を出力し、内部カウンタ３０１のカウンタ値が１６０のときにｃａｒｒｙ信号Ｃ３を出力し、内部カウンタ３０１のカウンタ値が１６２のときにｃａｒｒｙ信号Ｃ４を出力し、内部カウンタ３０１のカウンタ値が１６４のときにｃａｒｒｙ信号Ｃ５を出力し、内部カウンタ３０１のカウンタ値が１６５のときにｃａｒｒｙ信号Ｃ６を出力する。
【００６２】
また、ｃａｒｒｙ信号選択回路４０４Ｂが、例えば、内部カウンタ３０１のカウンタ値が１６２のときに８ビットデコーダ４０４Ａから出力されたｃａｒｒｙ信号Ｃ４を選択し、当該ｃａｒｒｙ信号Ｃ４をカスケードパルス補正回路４０５に入力する。
そして、カスケードパルス補正回路４０５から、当該ｃａｒｒｙ信号Ｃ４が内部カウンタ３０１に入力されることにより、内部カウンタ３０１がリセットされる。
次いで、カスケードパルス補正回路４０５から、カスケード信号（ＣＡＳＣＡＤＥ）が生成され、内部カウンタ３０１に入力される。
【００６３】
そして、カスケードパルス補正回路４０５から、カスケード信号（ＣＡＳＣＡＤＥ）が入力されると、内部カウンタ３０１がリセットされるとともに、データドライバＮが表示データの読み込みを開始する。
また、第２の比較器３０５は、データドライバ１，２，・・・，Ｎの出力数を表すパルス信号をカスケード信号（ＣＡＳＣＡＤＥ）に付加して、次段のデータドライバＮ−１に入力する。
【００６４】
以上に説明した、本発明の実施の形態２に係る駆動回路によれば、各データドライバ１，２，・・・，Ｎの出力数が異なる場合であっても、データドライバＮのドライバ出力数認識回路４００が、自段のデータドライバＮ以前のデータドライバ１，２，・・・，Ｎ−１の出力数に基づいて、自段のデータドライバＮ以前のデータドライバ１，２，・・・，Ｎ−１の内部カウンタ３０１と同じタイミングで、自段のデータドライバＮの内部カウンタ３０１をリセットする。そのため、各データドライバ１，２，・・・，Ｎの内部カウンタ３０１の動作のタイミングを合わせることができる。そのため、各データドライバ１，２，・・・，Ｎの出力数が異なる場合であっても、各データドライバ１，２，・・・，Ｎ，Ｎ＋１間の表示データの連続性を保つことができる。
【００６５】
なお、本発明は、以上の実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で適宜設計変更されるものとする。例えば、表示装置は液晶パネルに限定されるものではない。
【符号の説明】
【００６６】
１，２，・・・，Ｎ  データドライバ
１００  駆動回路
２００  液晶パネル（表示装置）
３００  カウンタ部
３０１  内部カウンタ
３０２  第１の記憶回路
３０３  第１の比較器
３０４  第２の記憶回路
３０５  第２の比較器
４００  ドライバ出力数認識回路
Ｃ１，Ｃ２，・・・Ｃｍ＋２  ｃａｒｒｙ信号
ＣＬＫ  システムクロック
ＣＬＫ＿Ｉ  内部クロック
ＣＡＳＣＡＤＥ  カスケード信号
ＤＡＲ＿Ｉ  内部カスケード信号
ＳＲ１，ＳＲ２，・・・，ＳＲｎ  シフトレジスタ
ＬＡＴ１，ＬＡＴ２，・・・，ＬＡＴｎ  ラッチ回路
【図１】
2012013733.tif 000003
【図２】
2012013733.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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