(57)【要約】【課題】多層基板内にＴＦＴ素子の構成要素のうちの少なくとも１つを内蔵させることによって薄膜トランジスタの高精細化を実現できる薄膜トランジスタ形成用基板、半導体装置、電気装置を提供する。【解決手段】本発明の第１基板３０（素子基板３００）は、表面に制御トランジスタの構成要素の少なくとも一部を備え、内部には制御トランジスタの構成要素に接続される走査線６６、データ線６８、保持容量線、保持容量が埋め込まれていることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板本体の厚さ方向のいずれか一方の面に薄膜トランジスタの構成要素であるソース電極、ドレイン電極、ゲート電極の少なくとも１つ、あるいは、第１電極を有し、
前記基板本体の内部には、前記ソース電極、前記ドレイン電極、前記ゲート電極および前記第１電極のいずれかに接続される埋込配線が埋め込まれている
ことを特徴とする薄膜トランジスタ形成用基板。
【請求項２】
前記埋込配線が、走査線、データ線、保持容量線、保持容量、信号線および電源線のいずれかである
ことを特徴とする請求項１に記載の薄膜トランジスタ形成用基板。
【請求項３】
前記基板本体が複数の基材を積層したものからなり、
前記埋込配線が、前記複数の基材のいずれか一つの前記基材内に埋め込まれている、あるいは複数の前記埋込配線がそれぞれ異なる前記基材内に埋め込まれている
ことを特徴とする請求項１または２に記載の薄膜トランジスタ形成用基板。
【請求項４】
前記基板本体がフレキシブル性または伸縮性を有している
ことを特徴とする請求項１から３のいずれか一項に記載の薄膜トランジスタ形成用基板。
【請求項５】
前記基板本体の内部に電子部品が埋め込まれている
ことを特徴とする請求項１から４のいずれか一項に記載の薄膜トランジスタ形成用基板。
【請求項６】
複数の前記電子部品どうしの配置間隔が、各電子部品の１辺長さの１倍以上、好ましくは前記１辺の３倍以上となっている
ことを特徴とする請求項１から５のいずれか一項に記載の薄膜トランジスタ形成用基板。
【請求項７】
前記電子部品が少なくともＩＣ、コンデンサ、抵抗、インダクタを１種類以上含んで構成されることを特徴とする請求項１から２いずれか一項に記載の薄膜トランジスタ形成用基板。
【請求項８】
前記ソース電極、前記ドレイン電極および前記ゲート電極のいずれかあるいは前記第１電極の少なくとも一部分が前記基板本体の内部に埋め込まれて前記埋込配線に接続されている
ことを特徴とする請求項１から７のいずれか一項に記載の薄膜トランジスタ形成用基板。
【請求項９】
前記埋込配線の線幅が、前記埋め込み配線どうしの間に配置される絶縁部材の厚さの各寸法よりも小さい寸法に設定されていることを特徴とする請求項２から８のいずれか一項に記載の薄膜トランジスタ形成用基板。
【請求項１０】
請求項１から９のいずれか一項に記載の薄膜トランジスタ形成用基板からなる基板と、
前記基板上に形成された前記薄膜トランジスタの構成要素の一部を含んで構成される、半導体層、ゲート電極、ドレイン電極およびソース電極を有する薄膜トランジスタと、
前記ドレイン電極に接続される前記第１電極と、
前記基板内に埋め込まれて前記薄膜トランジスタに接続される埋込配線と、を備える
ことを特徴とする半導体装置。
【請求項１１】
前記ソース電極および前記ドレイン電極と、前記第１電極とが同一層に形成されている
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記薄膜トランジスタにおいて、半導体層、前記ソース電極および前記ドレイン電極の少なくとも一部が一対の前記ゲート電極によって挟み込まれたダブルゲート構造とされている
ことを特徴とする請求項１０または１１に記載の半導体装置。
【請求項１３】
請求項１０から１２に記載の半導体装置からなる素子基板と、
前記素子基板に対向配置される対向基板と、
前記素子基板および前記対向基板との間に配置される機能素子と、
前記対向基板は前記機能素子側に対向電極を有し、
前記素子基板は前記機能素子側の面に複数の第１電極を有し、
前記複数の第１電極には、前記対向電極との間で前記機能素子を駆動するための電圧が前記電子部品より供給される
ことを特徴とする電気装置。
【請求項１４】
前記素子基板および前記対向基板がフレキシブル性を有している
ことを特徴とする請求項１３に記載の電気装置。
【請求項１５】
前記素子基板及び対向基板が伸縮性を有していることを特徴とする請求項１３記載の電気装置。
【請求項１６】
前記機能素子が、複数の画素が配列されてなる表示部を有した表示素子である
ことを特徴とする請求項１３から１５のいずれか一項に記載の電気装置。
【請求項１７】
複数の前記画素に亘って形成される一対の電極と、前記一対の電極間に絶縁部材を介して配置される保持容量線と、を有し、前記一対の電極と前記保持容量線との間にそれぞれ保持容量が形成されている
ことを特徴とする請求項１３から１６のいずれか一項に記載の電気装置。
【請求項１８】
前記ゲート電極と前記ドレイン電極および前記ソース電極との間に配置されるゲート絶縁膜と、当該ゲート絶縁膜上を覆う保護層と、が前記画素ごとに選択的に設けられている
ことを特徴とする請求項１３から１７のいずれか一項に記載の電気装置。
【請求項１９】
前記基板を構成する複数の基材のうち、少なくともいずれか一つの厚さ方向一方の面に耐湿層が設けられている
ことを特徴とする請求項１３から１８のいずれか一項に記載の電気装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ形成用基板、半導体装置、電気装置に関するものである。
【背景技術】
【０００２】
近年、液晶表示装置、有機ＥＬ表示装置、電気泳動表示装置等のフラットパネルディスプレイ（ＦＰＤ）の一般的な構成は、リジットなガラス基板からなる素子基板上にＴＦＴのアクティブマトリックスが形成され、この素子基板と対向基板との間に電気光学素子（機能素子）が挟持されてなる。このようなＦＰＤにおいては、重さ、柔軟性等の問題が存在する。
【０００３】
素子基板上にＴＦＴ素子を形成する方法としては、従来文献１に記載されているように、ガラス基板上に、ゲート電極、半導体層、ドレイン電極、ソース電極等を順次形成していく方法が用いられている。しかしながら、ＴＦＴ素子の微細化が進むにつれ、このような手法を用いてＴＦＴ素子を形成した場合にはＴＦＴ素子の多層配線間で生じる寄生容量（静電容量）が大きくなり、消費電力が増大してしまう。
【０００４】
また、一般に、印刷法を用いてＴＦＴ素子のパターニングを行う際はその解像度がＬ／Ｓ＝２０／２０μｍ程度であり、フォトエッチング時の解像度Ｌ／Ｓ＝３／３μｍと大きく異なる。カラープリンターの解像度は３００ｄｐｉであり、１画素の大きさは８４μｍに相当する。このため、上記印刷法でのパターニング時の解像度を実現するのは困難である。
【０００５】
また、上記解像度の問題とも関係しているが、解像度が低いためにＴＦＴ素子は形成できたとしてもこれ以外に保持容量まで作成するスペースを確保することができない。仮に、スペースを確保できたとしても小さな保持容量しか形成することができない。このため、電気泳動表示装置の場合には画像を書き換える時間が増大したり消費電力が増大するといった問題が生じ、液晶装置の場合にはフリッカーが増大したり焼き付きが増大するといった問題が生じる。
【０００６】
さらに、高精細表示においてはＴＦＴ素子の寄生容量が大きくなり、配線間の抵抗も高くなるので時定数が増加する。そのため、画像の書き換えスピードの低下やコントラストの低下、フリッカーの増大などの問題がある。Ａ４サイズの基板上に３００ｄｐｉの解像度でＴＦＴ素子を形成すると、およそ３０００×２２０万画素になり、デューティー比は１／３０００となり、一般的なハイビジョンテレビの３倍程度の画素数となる。
【０００７】
特許文献２には、多層基板上にＴＦＴ素子を形成し、ＴＦＴ素子どうしを多層基板中の配線を用いて形成する電子デバイスの製造方法が記載されている。また、このような電子デバイスを表示装置のバックプレーンとして形成することも開示されている。
【０００８】
特許文献３には、回路基板の電気泳動分散液層側とは反対側の裏面に薄膜トランジスタが配置されており、電気泳動分散液層と薄膜トランジスタとを回路基板を介して設けることによって、トランジスタの化学的劣化を防止する構成が記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−１３５５８４号公報
【特許文献２】特表２０１０−５０６４００号公報
【特許文献３】特開２００４−００４７１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献２では、多層基板と、該多層基板上に形成されるＴＦＴ素子等からなる薄膜部品形成層とを全く別工程で形成しているため、工程数が多く製造が煩雑になる。また、ＴＦＴ素子にスイッチング機能や表示画像駆動機能をもたせるためには保持容量を形成する必要がある。このため、ＴＦＴ層に保持容量を形成する工程が必要になる他、保持容量を形成するためのスペースが必要になり、高精細化が困難になる。さらに、一般的に多層基板は不透明基板からなるため修復を行うことが難しく、歩留まりの低下に繋がるなど、様々な問題が生じる。
【００１１】
また、特許文献３では、薄膜トランジスタが回路基板の裏面に構成されているため、湿度等に侵されやすく故障するおそれがある。また、電気光学装置の製造時に傷などが入りやすいという問題がある。
【００１２】
本発明は、上記従来技術の問題点に鑑み成されたものであって、多層基板内にＴＦＴ素子の構成要素のうちの少なくとも１つを内蔵させることによって薄膜トランジスタの高精細化を実現できる薄膜トランジスタ形成用基板、半導体装置、電気装置を提供することを目的の一つとしている。
【課題を解決するための手段】
【００１３】
本発明の薄膜トランジスタ形成用基板は、基板本体の厚さ方向のいずれか一方の最表面に薄膜トランジスタの構成要素であるソース電極、ドレイン電極、ゲート電極の少なくとも１つ、あるいは、第１電極を有し、前記基板本体の内部には、前記ソース電極、前記ドレイン電極、前記ゲート電極および前記第１電極のいずれかに接続される埋込配線が埋め込まれていることを特徴とする。
これによれば、基板本体の表面に設けられた薄膜トランジスタの構成要素の少なくとも一部に接続される埋込配線が基板本体の内部に埋め込まれているので、薄膜トランジスタの高精細化を実現することができる。
【００１４】
また、前記埋込配線が、走査線、データ線、保持容量線、保持容量、信号線および電源線のいずれかである構成としてもよい。
これによれば、薄膜トランジスタの高精細化に伴って増加する配線を基板本体の内部に埋め込むことにより、薄膜トランジスタおよび埋込配線の形成スペースをそれぞれ十分に確保することができる。したがって、基板上における配線形成スペースの問題を解消することができるとともに薄膜トランジスタの高精細化が可能となる。
【００１５】
また、前記基板本体が複数の基材を積層したものからなり、前記埋込配線が、前記複数の基材のいずれか一つの前記基材内に埋め込まれている、あるいは複数の前記埋込配線がそれぞれ異なる前記基材内に埋め込まれている構成としてもよい。
これによれば、基板を複数の基材が積層されてなる多層基板構造とすることにより、埋込配線の数に限らずこれらの形成スペースを確保することができるとともに、複数の埋込配線を良好に保持することが可能になる。
【００１６】
また、前記基板本体がフレキシブル性または伸縮性を有している構成としてもよい。
これによれば、上記した埋込配線を基板本体の内部に設けることにより薄膜トランジスタとの接続信頼性が高い状態で、基板本体を湾曲させて使用することが可能になる。
【００１７】
また、前記基板本体の内部に電子部品が埋め込まれている構成としてもよい。
これによれば、薄膜トランジスタを駆動するための電子部品が基板本体の内部に埋め込まれているので、電子部品の形成スペースを十分に確保することができる。また、基板を湾曲させて使用する場合にも本体内部に電子部品が良好に保持されることとなり、電子部品と埋込配線との間で高い接続信頼性が得られる。
【００１８】
また、複数の前記電子部品どうしの配置間隔が、各電子部品の１辺長さの１倍以上、好ましくは前記１辺の３倍以上となっている構成としてもよい。
これによれば、電子部品によって電子部品内蔵基板の湾曲が阻害されてしまうことを防止できる。これにより、薄膜トランジスタ形成用基板を、例えば文房具の下敷きのように緩やかに湾曲させて使用することが可能になるので、汎用性が高まる。また、上記配置間隔を各電子部品の１辺長さの３倍以上とすることによって、よりフレキシブル性を高めることができる。
【００１９】
また、前記電子部品が少なくともＩＣ、コンデンサ、抵抗、インダクタを１種類以上含んで構成される構成としてもよい。
【００２０】
また、前記ソース電極、前記ドレイン電極および前記ゲート電極のいずれかあるいは前記第１電極の少なくとも一部分が前記基板本体の内部に埋め込まれて前記埋込配線に接続されている構成としてもよい。
これによれば、電極の少なくとも一部分が基板内に埋め込まれていることとしたので、基板を湾曲させた状態で使用したとしても、各電極とそれらに接続される電極又は配線等との接続状態を良好なものとすることができる。
【００２１】
また、前記埋込配線の線幅が、前記埋め込み配線どうしの間に配置される絶縁部材の厚さの各寸法よりも小さい寸法に設定されている構成としてもよい。
これによれば、配線間に形成される寄生容量を小さくすることができる。これによりクロストークや表示ムラが発生することが防止される。
【００２２】
本発明の半導体装置は、上記の薄膜トランジスタ形成用基板からなる基板と、前記基板上に形成された前記薄膜トランジスタの構成要素の一部を含んで構成される、半導体層、ゲート電極、ドレイン電極およびソース電極を有する薄膜トランジスタと、前記ドレイン電極に接続される前記第１電極と、前記基板内に埋め込まれて前記薄膜トランジスタに接続される埋込配線と、を備えることを特徴とする。
これによれば、基板本体の表面に設けられた薄膜トランジスタの構成要素の少なくとも一部に接続される埋込配線が基板本体の内部に埋め込まれているので、薄膜トランジスタの高精細化を実現することができる。また、基板本体の内部に埋込配線が保持されているので、これらの断線等が防止されるとともに薄膜トランジスタとの接続状態も良好に維持できるので、信頼性の高い半導体装置が得られる。
【００２３】
また、前記ソース電極および前記ドレイン電極と、前記第１電極とが同一層に形成されている構成としてもよい。
これによれば、ソース電極およびドレイン電極と、第１電極とを同一工程において形成することができる。
【００２４】
また、前記薄膜トランジスタにおいて、半導体層、前記ソース電極および前記ドレイン電極の少なくとも一部が一対の前記ゲート電極によって挟み込まれたダブルゲート構造とされていても良い。
これによれば、ダブルゲート構造とすることによって薄膜トランジスタの高周波特性を高めることができる。
【００２５】
本発明の電気装置は、上記の半導体装置からなる素子基板と、前記素子基板に対向配置される対向基板と、前記素子基板および前記対向基板との間に配置される機能素子と、前記対向基板は前記機能素子側に対向電極を有し、前記素子基板は前記機能素子側の面に複数の第１電極を有し、前記複数の第１電極には、前記対向電極との間で前記機能素子を駆動するための電圧が前記電子部品より供給されることを特徴とする。
これによれば、特性のばらつきの小さい高精細な薄膜トランジスタを有する半導体装置からなる素子基板を備えているので、信頼性の高い電気装置が得られる。
【００２６】
また、前記素子基板および前記対向基板がフレキシブル性を有している構成としてもよい。
これによれば、湾曲させた状態で使用可能になるとともに、薄くて軽く、堅牢性の高い電気装置が得られる。また、電気装置を湾曲させた状態で使用された場合であっても、上記した基板本体の内部に埋込配線が保持されているので、これらの断線等が防止されるとともに薄膜トランジスタとの接続状態も良好に維持できるので、信頼性の高い半導体装置が得られる。
【００２７】
また、前記素子基板及び対向基板が伸縮性を有している構成としても良い。
これによれば、湾曲させた状態で使用可能になるとともに、薄くて軽く、堅牢性の高い電気装置が得られる。また、電気装置を湾曲させた状態で使用された場合であっても、上記した基板本体の内部に埋込配線が保持されているので、これらの断線等が防止されるとともに薄膜トランジスタとの接続状態も良好に維持できるので、信頼性の高い半導体装置が得られる。
【００２８】
また、前記機能素子が、複数の画素が配列されてなる表示部を有した表示素子である構成としてもよい。
これによれば、紙のように薄くて軽く、湾曲した状態で使用可能な表示素子が得られることとなり、汎用性が高まる。
【００２９】
また、複数の前記画素に亘って形成される一対の電極と、前記一対の電極間に絶縁部材を介して配置される保持容量線と、を有し、前記一対の電極と前記保持容量線との間にそれぞれ保持容量が形成される構成としてもよい。
これによれば、保持容量の形成面積を多く取ることができる。また、保持容量を上記した基板本体の内部に埋め込むことによって、素子基板における薄膜トランジスタの形成領域を十分に確保することができるので高精細化が可能になる。
【００３０】
また、前記ゲート電極と前記ドレイン電極および前記ソース電極との間に配置されるゲート絶縁膜と、当該ゲート絶縁膜上を覆う保護層と、が前記画素ごとに選択的に設けられている構成としてもよい。
これによれば、ゲート絶縁膜および保護層の材料コストを低減することができる。
【００３１】
また、前記基板を構成する複数の基材のうち、少なくともいずれか一つの厚さ方向一方の面に耐湿層が設けられている構成としてもよい。
これによれば、機能素子に対する耐湿性を高めることができるので、リーク電流の増加に伴って消費電力が増加してしまうのを防止することができる。
【図面の簡単な説明】
【００３２】
【図１】（ａ）は、電気装置を構成する第１実施形態の素子基板の概略構成を示す平面図、（ｂ）は、（ａ）のＡ−Ａ断面図。
【図２】図１（ａ）に示す領域Ｃの拡大平面図。
【図３】図２のＢ−Ｂ断面図。
【図４】１画素の概略構成を拡大して示す平面図
【図５】図４のＣ−Ｃ断面図。
【図６】上記した素子基板を備える電気泳動表示装置の概略構成を示す部分断面図。
【図７】上記した素子基板を備える液晶装置の概略構成を示す部分断面図。
【図８】第２実施形態の素子基板上の画素構成を示す平面図。
【図９】図８のＥ−Ｅ線に沿う断面図。
【図１０】第３実施形態の素子基板の画素構成を示す平面図。
【図１１】図１０のＦ−Ｆ線に沿う断面図。
【図１２】（ａ）〜（ｄ）は、制御トランジスタのソース電極とデータ線との接続構成を示す断面図。
【図１３】第４実施形態の素子基板上における１画素の構成を概略的に示す平面図。
【図１４】（ａ）図１３のＧ−Ｇ線に沿う断面図、（ｂ）素子基板の変形例を示す断面図。
【図１５】第５実施形態の素子基板上における１画素の構成を概略的に示す平面図。
【図１６】図１５のＨ−Ｈ線に沿う断面図。
【図１７】（ａ）は、第６実施形態の素子基板上における１画素の構成を概略的に示す平面図であり、図１７（ｂ）は、（ａ）のＩ−Ｉ線に沿う断面図。
【図１８】（ａ）は、第７実施形態の素子基板上における１画素の構成を概略的に示す平面図であり、（ｂ）は、（ａ）のＪ−Ｊ線に沿う断面図。
【図１９】（ａ）は、第８実施形態の素子基板上における１画素の構成を概略的に示す平面図であり、（ｂ）は、（ａ）のＫ−Ｋ線に沿う断面図。
【図２０】（ａ）〜（ｅ）は、制御トランジスタの構成例を示す断面図。
【図２１】耐湿層を備えた素子基板の概略構成を示す部分断面図。
【図２２】（ａ），（ｂ）はロボットの指先に感圧センサーが設けられた例を示す図。
【図２３】感圧センサーの構成を示す断面図。
【発明を実施するための形態】
【００３３】
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
【００３４】
（第１実施形態）
図１（ａ）は、電気装置を構成する第１実施形態の素子基板の概略構成を示す平面図、図１（ｂ）は、電気装置の概略構成を示す断面図である。
図１（ａ）、（ｂ）に示すように、電気光学装置（電気装置）１００は、共にフレキシブル性を有する素子基板３００と対向基板３１０との間に電気光学素子（機能素子）３２が挟持されてなる。
素子基板（半導体装置）３００は、複数の積層された基材からなる第１基板（薄膜トランジスタ形成用基板）３０と駆動回路層２４から構成されている。第１基板３０は、走査線、データ線、保持容量線等の埋込配線を有する配線層６７、走査線駆動回路６１およびデータ線駆動回路６２を含んで構成されている。さらにその最上層には制御トランジスタＴＲｃを構成するソース電極４１ｃ、ドレイン電極４１ｄ、ゲート電極４１ｅ、画素電極（第１電極）３５の少なくとも１つが設けられている。多くの場合はそれらの一部が第１基板３０中に埋め込まれており、それらの電極を含めて第１基板３０を形成している。駆動回路層２４は、画素電極（第１電極）３５および制御トランジスタ（薄膜トランジスタ）ＴＲｃ等を有する。
一方、対向基板３１０は、対向電極３７および第２基板３１を有して構成されている。そして、素子基板３００が対向基板３１０よりも大きな平面寸法を有している。
【００３５】
素子基板３００と対向基板３１０とが重なる領域には、複数の走査線（埋込配線）６６と複数のデータ線（埋込配線）６８とが形成されており、これらの交差位置に対応して複数の画素４０がマトリクス状に配置された表示部５が形成されている。この表示部５の周辺、すなわち対向基板３１０よりも外側に張り出した素子基板３００の第１基板３０内部には、複数の電子部品２２を有してなる走査線駆動回路６１と、複数の電子部品２３を有してなるデータ線駆動回路６２とが埋め込まれている。
【００３６】
走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｍ）を介して各々の画素４０に接続されており、各電子部品２２の制御のもと、１行目からｍ行目までの走査線６６を順次選択し、画素４０ごとに設けられた制御トランジスタＴＲｃ（図２参照）のオンタイミングを規定する選択信号を、選択した走査線６６を介して供給する。
【００３７】
データ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）を介して各々の画素４０に接続されており、各電子部品２３の制御のもと、画素４０の各々に対応する画素データを規定する画像信号を、画素４０に供給する。
【００３８】
ここで、電気光学装置１００をどれくらい湾曲させることができるかは、素子基板３００の材料自体のフレキシブル性、および第１基板３０内に埋め込まれた複数の電子部品（ＩＣ）２２，２３の大きさや配置間隔に関係している。ここでは、図１（ａ）に示すＸ方向およびＹ方向で隣り合う電子部品（ＩＣ）２２，２３どうしの配置間隔が、各電子部品（ＩＣ）２２，２３の一辺の長さの５倍以上に設定されている。具体的に、電子部品（ＩＣ）２２，２３の一辺は２ｍｍであるため、隣り合う電子部品（ＩＣ）２２，２３どうしの間の距離は１０ｍｍ以上となっている。
【００３９】
このような間隔で多数の電子部品（ＩＣ）２２，２３を配置することにより、素子基板３００に対して、第１基板３０の構成材料（ポリイミド材料）が本来有しているフレキシブル性とほぼ同等のフレキシブル性を付与することができる。素子基板３００に対して第１基板３０の材料と同等のフレキシブル性を持たせるためには、電子部品（ＩＣ）２２，２３どうしの配置間隔を、電子部品（ＩＣ）２２，２３の一辺の少なくとも３倍以上にする必要がある。
【００４０】
また、目安としては、電子部品（ＩＣ）２２，２３どうしの配置間隔を電子部品（ＩＣ）２２，２３の一辺の１倍以上にすることで、例えば文房具の下敷きのように、素子基板３００を緩やかに湾曲させることが可能となる。この状態では、電子部品（ＩＣ）２２，２３自体が湾曲しないため小さな極率半径を付与することはできないが、素子基板３００に対してフレキシブル性を付与することは可能である。
【００４１】
また、電子部品（ＩＣ）２２，２３の一辺の長さは５ｍｍ以下、できれば３ｍｍ以下が好ましく、さらには１ｍｍ以下がさらに好ましい。小さい電子部品（ＩＣ）２２，２３の方が素子基板３００を湾曲させたときに割れにくく、堅牢性も高めることができる。素子基板３００を湾曲させた際に電子部品（ＩＣ）２２，２３にかかるストレスも小さくなる。これにより、電子部品（ＩＣ）２２，２３の割れが防止されるとともに、第１基板３０と電子部品（ＩＣ）２２，２３との接着状態や、電子部品（ＩＣ）２２，２３の接続端子（不図示）とこれらを接続する接続配線（不図示）との接続状態を確保することができる。
【００４２】
ここで、素子基板３００内における電子部品（ＩＣ）２２，２３の内蔵位置、つまり素子基板３００の厚さ方向における電子部品（ＩＣ）２２，２３の位置は特に規定はしない。第１基板３０を構成する基材３０Ａ側に全ての電子部品（ＩＣ）２２，２３を配置してもいいし、基材３０Ｂ側に全ての電子部品（ＩＣ）２２，２３を配置してもいいし、基材３０Ａおよび基材３０Ｂのそれぞれに複数ずつ電子部品（ＩＣ）２２，２３を配置しても良い。また、第１基板３０を構成する基材の数は２つに限らず、全ての電子部品（ＩＣ）２２，２３が別の基材にそれぞれ設けられていてもよい。
電子部品２２，２３は、表示部５の外でなく、表示部５内の第１基板３０内に埋め込んでも良い。この構成だと表示部５以外の領域を小さくする事ができる。
【００４３】
また、研磨等により電子部品（ＩＣ）２２，２３の厚みを２０μｍ以下にまで薄くすることで、素子基板３００と同等のフレキシブル性を各電子部品（ＩＣ）２２，２３に付与することが知られている。しかし、この時においても電子部品２２，２３は弾性を有するので、上記のように位置を規定することで接続信頼性等を高める事が出来る。
なお、上記では表示素子駆動用の電子部品（ＩＣ）２２，２３を例に挙げて説明したが、各種のＩＣ（他の電子部品（ＩＣ）２２，２３）や、コンデンサ、抵抗及びインダクタ、スイッチ等のリジットな電子部品においても同様である。
【００４４】
図１（ａ）に示すように、本実施形態の素子基板３００には接続配線基板２０１を介して外部装置２０２が接続されている。この接続配線基板２０１には、走査線駆動回路６１およびデータ線駆動回路６２を動作させるための外部回路等が実装されている。外部装置２０２には電源等が用いられる。
【００４５】
図２は、図１（ａ）に示す領域Ｃの拡大平面図であり、図３は、図２のＢ−Ｂ断面図である。
図２および図３に示すように、表示部５には複数の画素４０が配置されており、画素４０毎に制御トランジスタＴＲｃおよび画素電極３５等が設けられている。
制御トランジスタＴＲｃは、ソース領域およびドレイン領域を有する平面視略矩形状の半導体層４１ａと、データ線６８から延出されたソース電極４１ｃと、半導体層４１ａと画素電極３５とを接続するドレイン電極４１ｄと、走査線６６から延出されたゲート電極４１ｅと、を有する。画素電極３５と保持容量線６９とが重なる領域には保持容量Ｃｓが形成されている。保持容量Ｃｓを構成する一方の保持容量電極１ａはドレイン電極４１ｄに接続され、他方の保持容量電極１ｂは保持容量線６９に接続されている。
【００４６】
制御トランジスタＴＲｃは画素４０への画像信号の入力を制御するスイッチング素子であり、制御トランジスタＴＲｃを介して供給される画像信号電圧が保持容量Ｃｓに保持される。そして、保持容量Ｃｓの電圧に応じた電流で電気光学素子３２を駆動する。ここで、制御トランジスタＴＲｃは、Ｎ−ＭＯＳ（Ｎｅｇａｔｉｖｅ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。
【００４７】
なお、画素４０を構成するトランジスタは、それらと同等の機能を有する他の種類のスイッチング素子と置き換えてもよい。例えば、Ｎ−ＭＯＳトランジスタに代えてＰ−ＭＯＳトランジスタを用いてもよい。
【００４８】
表示部５の周囲（非表示エリア）には、走査線駆動回路６１およびデータ線駆動回路６２が設けられている。そして、表示部５から延出された複数の走査線６６は、走査線駆動回路６１を構成する電子部品２２に接続されている。また、表示部５から延出された複数の保持容量線６９は、各々一端側が保持容量接続線６９Ａによって相互に接続されており、この保持容量接続線６９Ａを介して電子部品２２に接続されている。さらに、表示部５から延出された複数のデータ線６８は、各々の一端側に接続されたデータ線接続配線６８Ａを介して電子部品２３に接続されている。ここで、１つの電子部品２２，２３に対して２本あるいは複数の走査線６６あるいはデータ線６８が接続されている。
【００４９】
図３に示すように、本実施形態の素子基板３００は、内部に配線層６７を含む第１基板３０とその上に形成される駆動回路層２４とから構成されるもので、対向基板３１０とともにフレキシブル性を有している。このため、電子ペーパーや人口皮膚等のフレキシブル性を必要とする用途に好適である。
【００５０】
対向基板３１０は、厚さ１００μｍのＰＥＴからなる透明な第２基板３１上に、厚さ０．１μｍのＩＴＯからなる対向電極３７が形成されてなる。第２基板３１を通して電気光学素子３２を観察するため、それは透明である。
【００５１】
第１基板３０は、積層された５つの基材（絶縁部材）３０Ａ〜３０Ｅと、その内部の配線や回路および最上層の基材３０Ｅ上に設けられたソース電極４１ｃ、ドレイン電極４１ｄとから構成されている。ソース電極４１ｃとドレイン電極４１ｄはその一部が基材３０Ｄ、３０Ｅ中に埋め込まれている。内部に埋め込まれた配線は、走査線（埋込配線）６６、データ線（埋込配線）６８、保持容量（埋込配線）Ｃｓ、保持容量線（埋込配線）６９、走査線駆動回路６１およびデータ線駆動回路６２である。その他にも、信号線および電源線、配線や電極間の接続線、コンデンサ、抵抗のような電子部品が埋め込まれていてもよい。基材３０Ａ〜３０Ｅは厚さ５０μｍのポリイミドからなるフレキシブル基板である。ユーザーは画像を対向基板３１０側から視認するため、第１基板３０は非透明基板であってもよい。
【００５２】
具体的に、基材３０Ａには、その表面側に形成された凹部内に走査線駆動回路６１を構成する複数の電子部品２２と、データ線駆動回路６２を構成する複数の電子部品２３（電子部品２３：図３においては不図示）が埋め込まれている。ここで電子部品（ＩＣ）２２の周囲の基材は非透明である。このため光リークによる電子部品（ＩＣ）２２の誤動作が生じない。
【００５３】
基材３０Ａ上には、保持容量Ｃｓの一方の電極（埋込配線）１ｂとなる保持容量線６９、および保持容量線６９と電子部品２２とを接続する保持容量接続線（埋込配線）６９Ａが形成されており、厚さ３μｍのＣｕ配線からなる。これら保持容量線６９および保持容量接続線６９Ａを覆うようにて基材３０Ａ上に積層された基材３０Ｂの表面には、保持容量Ｃｓの他方の電極（埋込配線）１ａが画素４０毎に複数設けられている。
【００５４】
基材３０Ｂ上に積層された基材３０Ｃの表面には複数のデータ線６８が形成されており、コンタクトホールＨ１（図２）を介して基材３０Ａの表面に設けられたデータ線接続配線６８Ａ（図２）に接続されている。ここで、コンタクトホールＨ１は、データ線６８の一部が基材３０Ｂ，３０Ｃ内に埋め込まれることで形成される。このようにして、複数のデータ線６８がデータ線駆動回路６２を構成する各電子部品２３（外部接続用端子２３ａ）にそれぞれ接続されている。
【００５５】
基材３０Ｃ上に積層される基材３０Ｄの表面には、複数の走査線６６が設けられている。各走査線６６は、基材３０Ｂ，３０Ｃ，３０Ｄを貫通するコンタクトホールＨ２を介して基材３０Ａ内に配置された走査線駆動回路６１を構成する電子部品２２に接続されている。コンタクトホールＨ２は電子部品２２の外部接続用端子２２ａと重なる位置に形成されている。そして、走査線６６を覆うようにして基材３０Ｄ上に基材３０Ｅが積層されている。このように、本実施形態の素子基板３００を構成する第１基板３０内部には、走査線６６、データ線６８、保持容量Ｃｓ、保持容量線６９、走査線駆動回路６１およびデータ線駆動回路６２を含む配線層６７が埋め込まれている。
ここで、走査線６６、データ線６８、保持容量Ｃｓを構成する一対の保持容量電極（埋込配線）１ａ，１ｂ、および保持容量線６９は、厚さ５μｍのＣｕ配線からなる。
【００５６】
第１基板３０（基材３０Ｅ）の表面に形成される画素駆動用の駆動回路層２４は、画素４０毎に制御トランジスタＴＲｃと画素電極３５とを有する。制御トランジスタＴＲｃのソース電極４１ｃは、基材３０Ｄ，３０Ｅを貫通するコンタクトホールＨ３を介してデータ線６８に接続され、ドレイン電極４１ｄは、基材３０Ｃ，３０Ｄ，３０Ｅを貫通するコンタクトホールＨ５を介して保持容量Ｃｓの保持容量電極１ａに接続されている。これらソース電極４１ｃおよびドレイン電極４１ｄは、厚さ０．２ｕｍのＡｕ配線又はＣｕ配線からなる。
【００５７】
そして、画素４０ごとに設けられたソース電極４１ｃおよびドレイン電極４１ｄの周縁部に乗り上げるようにして、厚さ５０ｎｍのペンタセンからなる半導体層４１ａが設けられている。これらソース電極４１ｃ、ドレイン電極４１ｄおよび半導体層４１ａを覆うようにして基材３０Ｅの表面全体には、厚さ０．５ｕｍのポリイミドからなるゲート絶縁膜４１ｂが設けられている。
【００５８】
ゲート絶縁膜４１ｂの表面上には、半導体層４１ａと重なる位置に、制御トランジスタＴＲｃを構成するゲート電極４１ｅが設けられている。このゲート電極４１ｅは厚さ３００ｎｍのＣｕペーストからなる。
【００５９】
そして、ゲート絶縁膜４１ｂの表面全体には、ゲート電極４１ｅを覆うようにして厚さ１μｍのアクリルからなる保護層４２が設けられ、その表面上にはカーボンペーストからなる画素電極３５が画素４０ごとに複数形成されている。この画素電極３５は、保護層４２およびゲート絶縁膜４１ｂの厚さ方向を貫通するコンタクトホールＨ４を介して下方のドレイン電極４１ｄに接続されている。このようにして、本実施形態の素子基板３００が構成されている。保護層４２上の画素電極３５の膜厚は０．２μｍである。
【００６０】
また、駆動回路層２４が設けられる表示部５のエリアは図２に示すものに限らない。図２においては、第１基板３０内の配線層６７と第１基板３０上の駆動回路層２４との構成が分かりやすいように並べて図示してあるが、実際には第１基板３０内に配線層６７を埋め込み、平面視で駆動回路層２４と重なるように配置させることが可能である。
このため、第１基板３０上において制御トランジスタＴＲｃをもっと広い面積に形成することが可能である。これは、同じパターンルールでより高精細な制御トランジスタＴＲｃを備えた素子基板３００を構成できることを意味している。具体的には、平面視において第１基板３０内に埋め込んだ各種配線および保持容量Ｃｓ上に制御トランジスタＴＲｃを作成し、高精細を実現することになる。特にこれは、有機ＴＦＴや酸化物ＴＦＴのように塗布法で作成する場合において特に有効である。
また、画素領域内において形成面積を多く占めるのは保持容量Ｃｓである。このため、保持容量Ｃｓを第１基板３０内に埋め込むことは制御トランジスタＴＲｃの高精細化に有効である。
【００６１】
ここで、上記した制御トランジスタＴＲｃは、材料の塗布および焼成を繰り返し行うことにより作成した。一般に、シリコン系や酸化物ＴＦＴでは、プラズマＣＶＤやスパッタ法を用いて作成する。この方法では、プラズマの生成により基板が強く帯電する。本実施形態では、複数の電子部品２２，２３が埋め込まれた第１基板３０上に制御トランジスタＴＲｃを作成するため、第１基板３０をプラズマに晒すことによって電子部品２２，２３が静電破壊してしまう。例えば、電子部品２２，２３の外部接続用端子２２ａ，２３ａを介して内部に静電気が侵入して破壊されてしまう。このため、プラズマを用いない手法でＴＦＴを作成することが望ましい。
その手法の１つとして、印刷やインクジェット法を用いて材料を塗布する方法や、蒸着あるいはゾルゲル法を用いた方法が挙げられる。
【００６２】
また、一般に、有機ＴＦＴの半導体材料は透明な酸化物ＴＦＴと異なって光を吸収することが知られている。光を吸収すると光リーク電流が発生したり、有機されたキャリアがゲート絶縁膜４１ｂ中に取り込まれて閾値Ｖｔｈがシフトする。このため、第１基板３０は非透明基板であることが望ましい。
【００６３】
本実施形態では、走査線６６、データ線６８、保持容量線６９および保持容量Ｃｓや、第１基板３０の表面に配置される制御トランジスタＴＲｃのソース電極４１ｃおよびドレイン電極４１ｄは、第１基板３０を作成する工程中に形成される。一般的に、第１基板３０の内部およびその表面上に形成される各種配線や電極はフォトエッチング法を用いて形成される。このため、寸法のばらつきの小さいソース電極４１ｃおよびドレイン電極４１ｄが形成される。トップゲート・ボトムコンタクト構造のＴＦＴでは、ソース電極４１ｃおよびドレイン電極４１ｄがチャネル長を決定するので、フォトエッチング法を用いて作成できることはＴＦＴ特性（オン電流やオフ電流等）のばらつきの小さいＴＦＴを作成できることを示している。
【００６４】
特に、有機ＴＦＴや酸化物ＴＦＴのように塗布法を用いて形成するＴＦＴは、一般にフォトエッチング法を用いないで形成することを目標に開発が進められている。フォトエッチング法を用いると製造コストが増大するからである。しかしソース電極４１ｃとドレイン電極４１ｄ間の距離はチャネル長であり、ＴＦＴ特性に直接影響を与える。その寸法のばらつきはＴＦＴ特性のばらつきとなり、表示の不均一性の原因となる。そのため寸法ばらつきを小さくする必要がある。そのため、ソース電極４１ｃおよびドレイン電極４１ｄを第１基板３０の構成の一部とし、フォトエッチング法を用いてこれらを形成できることは、低コスト化、ＴＦＴ特性の向上に伴う品質の向上が可能になるという点で大きな効果がある。特に、塗布法で作成する有機ＴＦＴや酸化物ＴＦＴにおいて効果が高い。
さらに、ソース電極４１ｃ、ドレイン電極４１ｄの一部が第１基板３０中に埋め込まれていることから、接続信頼性が高く、堅牢な電気光学装置を実現できる。
【００６５】
ただ、原理的にはプラズマを用いても作成可能であり、アモルファスシリコンＴＦＴ、低温ポリシリコンＴＦＴ、ａ―ＩＧＺＯのような酸化物ＴＦＴを作成しても良い。
【００６６】
また、本実施形態においては、ＴＦＴ構造としてトップゲート／ボトムコンタクトの例を示したが、その他の構成も可能である。例えばボトムゲート／ボトムコンタクト、トップゲート／トップコンタクト、ボトムゲート／トップコンタクトとしてもよい。
【００６７】
また、図２および図３において、走査線６６、データ線６８、保持容量線６９、保持容量Ｃｓの保持容量電極１ａ，１ｂはそれぞれ異なる基材（領域）上に適宜設けられている。多層基板は一般的に不透明であり構成も複雑であるため、検査において不良が発生しても修復が困難である。このため、最初から高歩留まりで形成することのできる構成が望ましい。ここでは、各種配線および電極間のショートを防止するためにそれぞれを異なる層に設けている。特に、保持容量線６９（保持容量電極１ｂ）および保持容量電極１ｂは形成面積が大きいため、ショート不良が発生しやすい。このため、特に、保持容量線６９は走査線６６やデータ線６８とは別層に形成する事が望ましい。
また、後述するように、ＳＲＡＭのようなメモリー機能を持たせるときのように、電源配線を表示エリア内に形成するときはそれらも異なる層（基材上）に形成することが望ましい。
【００６８】
また、各種配線の断線を防止するために２重配線にしても良い。ここで言う２重構造とは、同一層内で１本の配線を２本に分離させて配置するものである。片方が断線しても配線そのものは断線しない。この時１本の配線を単に太くしても断線は防げるが、配線の寄生容量が増加して消費電力が増加する。このため、１本の配線を複数本に分割して配線することが望ましい。
【００６９】
また、図３に示すように、走査線駆動回路６１およびデータ線駆動回路６２を構成する複数の電子部品２２，２３は第１基板３０内に埋め込まれている。また、電子部品２２，２３は、接合される基材３０Ａおよび基材３０Ｂ同士の間に配置されて固定されているため、電子部品２２，２３に接続される走査線６６および保持容量接続線６９Ａ（保持容量線６９：図２）との接続信頼性が高い。本実施形態の素子基板３００（フレキシブル基板）は折り曲げて（湾曲させて）使用するものなので接続信頼性は特に重要である。電子部品２２，２３を第１基板３０（素子基板３００）の表面や裏面にＡＣＦ等を用いて接続した場合は、素子基板３００を折り曲げた（湾曲させた）時に接続不良が発生しやすい。このため、電子部品２２，２３を第１基板３０中に埋め込むことで湾曲使用（折り曲げ使用）に適した素子基板３００の堅牢性が得られる。
【００７０】
図４は、１画素の概略構成を拡大して示す平面図であって、図５は、図４のＣ−Ｃ断面図である。
ここでは、寄生容量について述べる。
従来、ガラス基板上に形成する駆動回路層のうち、ゲート絶縁膜４１ｂの厚さは０．５μｍ程度であり、走査線６６、データ線６８および保持容量線６９の配線幅は３μｍ程度である。代表的なボトムゲートトップコンタクト構造では、ゲート絶縁膜４１ｂはデータ線６８と走査線６６、保持容量線６９間の層間絶縁膜も兼ねており、薄い絶縁膜になっている。さらに、走査線６６、データ線６８および保持容量線６９の配線幅はゲート絶縁膜４１ｂの膜厚寸法よりも大きいため、各配線間に大きな寄生容量が形成されてしまう。この寄生容量によりクロストークや表示ムラが発生することが知られている。特に、走査線６６、データ線６８および保持容量線６９の波形なまりが生じると表示に直接影響が及んでしまう。
【００７１】
これに対し、図４および図５に示す、本実施形態におけるフレキシブルな素子基板３００では、層間絶縁膜が第１基板３０の各基材３０Ａ〜３０Ｅの厚さになるため、ガラス基板の場合よりも１桁大きい厚さを有する。一般的な各基材の厚さは２〜２００μｍである。図５に示すように、走査線６６とデータ線６８とが交差する（重なる）領域と、データ線６８と保持容量線６９とが交差する（重なる）領域において寄生容量（Ｃｐ）がそれぞれ生じる。基板の膜厚だけで小さい寄生容量（Ｃｐ）を実現できるが、さらに、第１基板３０内に埋め込まれる各種配線の線幅を、［各種配線幅（走査線６６、データ線６８、保持容量線６９）＜寄生容量を構成する第１基板３０の基材の厚さ］という関係に設定することによって、ガラス基板を用いる構成に比べて、これら配線間に生じる寄生容量をさらに減少させることができる。
【００７２】
図６は、上記した素子基板を備える電気泳動表示装置の概略構成を示す部分断面図である。
図６に示す電気泳動表示装置（電気装置）１０１は、上記した素子基板３００上に電気光学層（表示素子）３２として用いられる電気泳動層を介して対向基板３１０が配置されて構成されている。対向基板３１０は、厚さ１００μｍのＰＥＴからなる第２基板３１上に、厚さ０．１μｍのＩＴＯからなる対向電極３７が形成されてなる。電気泳動層（電気光学素子３２）は、複数のマイクロカプセル２０を配列してなる。そして、マイクロカプセル２０内に保持され、互いに異なる極性に帯電した白粒子と黒粒子とが、画素電極３５と対向電極３７との間に印加される電圧に基づいて移動することにより表示が行われる。
なお、電気泳動層の構成としては、マイクロカプセル２０を用いるものではなく、隔壁のような他の仕切りを用いる方法でも良いし、仕切りのない構成であっても良い。
【００７３】
図７は、上記した素子基板を備える液晶装置の概略構成を示す部分断面図である。
図７に示す液晶装置（電気装置）１０２は、上記した素子基板３００上に電気光学層（表示素子）３２として用いられる液晶層を介して対向基板３１０が配置されて構成されている。この対向基板３１０は、先に述べた電気泳動表示装置の対向基板と同様の構成をなす。
液晶材料としては、ゲストホスト液晶、ＰＤＬＣ（高分子分散型液晶）、ＰＮＬＣ（高分子ネットワーク型液晶）のようにセルギャップｄの影響の少ないものを適用した。一般に、液晶はセルギャップｄと屈折率の異方性Δｎとの積Δｎ・ｄにより光学設計を行っている。フレキシブル基板を採用した場合には、液晶表示装置を湾曲させた際にセルギャップが変化する。そのため、液晶表示装置を筒状に丸めたりすると表示の色やコントラストがシフトすることがある。このため、上記した液晶材料を用いることが望ましいが、それ以外の液晶材料であっても構わない。
【００７４】
ここで、液晶材料を用いる場合、それ自体がメモリー性を有していないため、ＳＲＡＭのような揮発性メモリーを各画素に設けることが望ましい。
また、液晶装置の場合は偏光板が必要になる。これに対して上記した電気泳動表示装置の場合は偏光板が不要なため明るい表示が可能である。
【００７５】
なお、液晶材料の代わりに、エレクトロルミネッセンス、エレクトロクロミック、エレクトロウェッティング等を用いても構わない。
【００７６】
このように、液晶材料や電気泳動材料を用いて構成される電気光学装置では、素子基板３００を構成する第１基板３０および対向基板３１０を構成する第２基板３１の材料として、フレキシブル性を有するポリイミド材料を用いている。フレキシブル性を有する材料は一般的に有機材料であり、線膨張係数がリジットな無機材料よりも約１桁大きく、熱伝導係数が１桁小さい。このため、素子基板３００が発熱すると熱が溜まりやすく基板が伸びる。このため電気光学装置に反りが発生する。さらに、この状態で電気光学装置を湾曲させた状態で使用すると、電子部品２２と配線との接続不良や配線の断線等が生じるおそれがある。従来、エレクトロルミネッセンスを用いた電気光学装置に熱拡散器を具備した無機基板を用いて、素子基板に熱が溜まらないようにしたものがあるが構造が煩雑であった。
【００７７】
そして、フレキシブル性あるいは有機材料を主体とした材料からなる素子基板３００（第１基板３０）を備える。本実施形態のような電気光学装置１００を湾曲させた状態で使用する場合には、電気光学材料（電気光学素子）として発熱が少なくなる材料を用いることが望ましい。発熱が少なくなる材料とは、表示を行っている際になるべく低電流や低電圧となる材料である。最も好適なのはメモリー性を有する電気光学材料であって、一度電圧を印加した後は電圧を印加しない状態であっても表示を保持できるものである。具体的には、電気泳動材料やエレクトロクロミック材料である。その次に好適なのは、電流ではなく電圧で駆動する材料を用いるものであり、液晶やエレクトロウェッティングである。最も好ましくないものは、電流で駆動するエレクトロルミネッセンスである。
【００７８】
なお、素子基板３００の第１基板３０や第２基板３１として用いる材料としては、フレキシブル性を有するポリエステル、ＰＥＴや他の有機材料、無機材料が挙げられる。また、フレキシブル性を有しないものであれば、ＢＴ樹脂、アリル化フェニレン樹脂、液晶ポリマー、ＰＥＥＫ、エポキシ樹脂、紙フェノール、紙エポキシ、ガラスコンポジット、ガラスエポキシ、薄ガラス、テフロン（登録商標）、セラミックス、それらのコンポジット材料や他の有機、無機材料を用いても良い。
また、ゴムやアクリル等の有機材料をコーティングした不織布、織布等の伸縮性を有する基材を用いると伸縮性も付与する事が出来る。
【００７９】
また、画素電極３５、対向電極３７、ソース電極４１ｃ、ドレイン電極４１ｄ、ゲート電極４１ｅ、保持容量Ｃｓの保持容量電極１ａ，１ｂ、各種配線（走査線６６、データ線６８、保持容量線６９等）に用いる材料としては、Ｃｕ、Ａｕ以外の金属ペースト、金属、カーボンナノチューブ等の有機導電性材料、無機導電性材料、透明電極（ＩＴＯ）等を用いてもよい。
また、信号線や電源線も埋込配線として第１基板３０内に埋め込んだ構成としても良い。
【００８０】
また、第１基板３０を構成する基材の数や厚みも上記に限らない。層毎に基材を変えても良い。配線やＩＣ、電子部品の位置も限定が無い。また、第１基板３０が多層基板ではなく単層基板から構成されていても良く、第１基板３０内に電子部品とＴＦＴの配線や電極を埋め込むことができれば多層基板に限らない。大きな保持容量Ｃｓを確保するためにそれを構成する基材（電極１ａ，１ｂ間に介在する）またはその一部を薄くしたり、高誘電率材料に変更しても良い。
また、画素回路の構成としては、前段の走査線６６によって保持容量Ｃｓに容量が保持される前段ゲート容量方式としても構わない。
【００８１】
第１基板３０内に保持容量Ｃｓを埋め込む構成にすることによって、保持容量Ｃｓの形成領域を大きく確保することが可能となる。従来の構成では、同一平面内にＴＦＴや各種配線等が存在するため、それぞれ十分な形成面積を確保することができなかった。そこで、本実施形態のように、ＴＦＴとは異なる位置、つまり第１基板３０の内部に保持容量Ｃｓを埋め込むことによって、制御トランジスタＴＲｃおよび保持容量Ｃｓの形成面積をそれぞれ十分に確保することが可能である。
ここで、図２〜図７においては、走査線６６とデータ線６８と平面視で重ならない位置に保持容量Ｃｓを図示したが、実施には走査線６６およびデータ線６８とは異なる層に形成するため、平面視で重なっていても構わない。
【００８２】
保持容量Ｃｓの形成面積を十分に確保することによって、保持容量Ｃｓに蓄積される容量が大きくなる。容量が大きいと画像を切り換えるための書き換え回数が減り、消費電力の減少、フリッカーや焼き付きの減少、コントラストの増加などが実現される。
【００８３】
例えば、電気光学材料として電気泳動材料を用いる場合、帯電粒子を移動させるための電荷量が必要になる。１画素に対して１回の書き込み動作で保持される電荷量はＣｓ×Ｖ（Ｖ：保持容量Ｃｓに書き込んだ電荷量）で与えられる。帯電粒子を移動させるために必要な電荷量をＱとすると、電気泳動表示装置の画面を書き換えるために必要な書き換え回数は、下記の式１によって得られる。
【００８４】
【数１】
2012119532.tif 000003
Ｎ＝Ｑ／（Ｃｓ×Ｖ）・・・（１）
【００８５】
また、上記実施形態によれば、走査線６６、データ線６８、保持容量線６９等を第１基板３０内に埋め込んだ構成となっているので、制御トランジスタＴＲｃの形成領域を大きく取ることができる。
【００８６】
上記実施形態では、画素ＴＦＴを駆動する走査線駆動回路６１およびデータ線駆動回路６２を第１基板３０（素子基板３００）内に埋め込む構成としたが、他の方法でも構わない。所謂、ＴＦＴで駆動回路を構成した内蔵ドライバを用いることも可能であり、また、第１基板３０上にＩＣチップを直接実装するＣＯＧ方式や、外部回路が実装されたフレキシブル基板を第１基板３０に接続する構成としても構わない。あるいは、外部回路等を素子基板３００（第１基板３０）内に埋め込んで内蔵する構成としても構わない。
図６，７で示したような電気光学装置は実使用時に紙のように折りまげを繰り返しながら使用される。このため第１基板３０上の電極や電子部品２２との接続信頼性は極めて重要である。
【００８７】
（第２実施形態）
次に、第２実施形態の素子基板の構成について述べる。
図８は、第２実施形態の素子基板上の画素構成を示す平面図であり、図９は、図８のＥ−Ｅ線に沿う断面図である。画素ＴＦＴはボトムゲートボトムコンタクト構造である。ゲート電極４１ｅと同層に保持容量接続部６９ａ、６９ｂが第１基板３０上に設けられている。
図８および図９に示すように、本実施形態においては、素子基板３０１を構成する第１基板３０内に、隣り合う２つの画素４０Ａ，４０Ｂに亘って保持容量Ｃｓ１，Ｃｓ２が埋め込まれている。保持容量Ｃｓ１，Ｃｓ２は、互いに異なる層に形成された一対の保持容量電極２ａのいずれか一方とこれらの間に配置された保持容量電極２ｂとによりそれぞれ構成されている。保持容量電極２ａ，２ｂは平面視矩形状を呈し、走査線６６の延在方向で隣り合う２つの画素４０Ａ，４０Ｂの各画素領域を覆う大きさをそれぞれ有している。ここで、保持容量Ｃｓ１，Ｃｓ２に共通して用いられる保持容量電極２ｂは、保持容量線６９より延出されてなるものである。
【００８８】
第１基板３０は、ポリイミドからなる４つの基材３０Ａ〜３０Ｄが積層されてなる。基材３０Ａ上には保持容量Ｃｓ２の一方の電極となる保持容量電極２ａが形成されている。
基材３０Ｂ上には保持容量電極２ｂが形成されている。保持容量電極２ｂはこれよりも下層側に設けられた上記保持容量電極２ａと対向する位置に配置され、この保持容量電極２ａとにより保持容量Ｃｓ２を構成することになる。
【００８９】
基材３０Ｂ上には保持容量電極２ｂ（保持容量線６９）を覆うようにしてさらに基材３０Ｃが積層されており、その表面上には、平面視において上記保持容量電極２ｂと対向する保持容量電極２ａが形成されている。この保持容量電極２ａとこれよりも下層側の上記保持容量電極２ｂとにより保持容量Ｃｓ１が構成されることになる。
【００９０】
基材３０Ｃ上には保持容量電極２ｂを覆うようにして基材３０Ｄが設けられており、この表面上に保持容量接続部６９ａ，６９ｂが形成されている。画素４０Ａ内に設けられた保持容量接続部６９ａは基材３０Ｄを貫通するコンタクトホールＨ７を介して基材３０Ｃ上に配置された保持容量電極２ａに接続されている。画素４０Ｂに設けられた保持容量接続部６９ｂは基材３０Ｂ〜３０Ｄを貫通するコンタクトホールＨ９を介して基材３０Ａ上に配置された保持容量電極２ａに接続されている。
ここで、基材３０Ｂ上に配置された保持容量電極２ｂと、基材３０Ｃ上に配置された保持容量電極２ａとには、上記したコンタクトホールＨ９を挿通させる貫通孔６がそれぞれ形成されている。
【００９１】
保持容量接続部６９ａ，６９ｂを覆うようにして基材３０Ｄの表面全体にゲート絶縁膜４１ｂが形成されている。図９では制御トランジスタの他の構成要素の図示を省略してある。ゲート絶縁膜４１ｂ上には制御トランジスタＴＲｃのドレイン電極４１ｄ（ソース電極４１ｃ：図８）が各画素４０Ａ，４０Ｂにそれぞれ設けられている。画素４０Ａ側のドレイン電極４１ｄはゲート絶縁膜４１ｂを貫通するコンタクトホールＨ８を介して保持容量接続部６９ａに接続され、画素４０Ｂ側のドレイン電極４１ｄはゲート絶縁膜４１ｂを貫通するコンタクトホールＨ８を介して保持容量接続部６９ｂに接続されている。
【００９２】
そして、これら各画素４０Ａ，４０Ｂに設けられたドレイン電極４１ｄ，４１ｄを覆うようにして保護層４２が形成され、その表面に各画素４０Ａ，４０Ｂに対応する画素電極３５がそれぞれ設けられている。画素電極３５は、保護層４２に設けられたコンタクトホールＨ５（図８）を介して各画素４０Ａ，４０Ｂの各制御トランジスタＴＲｃのドレイン電極４１ｄとそれぞれ接続されている。
【００９３】
本実施形態によれは、上記第１実施形態の構成よりも、保持容量Ｃｓの形成面積をより広く確保することができる。ここで、保持容量Ｃｓの保持容量電極２ａ，２ｂ間に存在する基材（絶縁部材）３０Ｂおよび基材（絶縁部材）３０Ｃの材料およびその厚さを変えてもよい。例えば、厚さを薄くしたり、比誘電率の大きい材料等に変更したりすることによって、容量を大きく設定することが可能である。材料を変化する際は、保持容量Ｃｓに用いる領域のみを変更しても良い。
【００９４】
（第３実施形態）
次に、第３実施形態の素子基板の構成について述べる。
図１０は、第３実施形態の素子基板の画素構成を示す平面図であり、図１１は、図１０のＦ−Ｆ線に沿う断面図である。
図１０および図１１に示すように、本実施形態においては、制御トランジスタＴＲｃのゲート絶縁膜４１ｂおよび保護層４２が素子基板３０２（第１基板３０）の全面に形成されているのではなく、画素ごとにそれぞれ設けられている。
ゲート絶縁膜４１ｂは、画素領域の一部（走査線６６とデータ線６８との交点近傍）であって、第１基板３０上に形成された半導体層４１ａの全てとソース電極４１ｃおよびドレイン電極４１ｄの一部を覆うようにして選択的に形成されている。ゲート電極４１ｅは、このようなゲート絶縁膜４１ｂ上の半導体層４１ａと対向する位置に設けられている。そして、ゲート絶縁膜４１ｂおよびゲート電極４１ｅを覆うようにして画素領域の略全体に保護層４２が設けられている。画素電極３５は、この保護層４２の表面上に配置され、保護層４２からはみ出すことのない大きさで形成されている。
【００９５】
本実施形態では、制御トランジスタＴＲｃのゲート絶縁膜４１ｂおよび保護層４２を画素毎に複数設け、それぞれを必要最低限の大きさで形成することとした。これらゲート絶縁膜４１ｂおよび保護層４２を必要な領域のみに選択的に形成することで、材料にかかるコストを削減することができる。
なお、ゲート絶縁膜４１ｂおよび保護層４２のいずれかを画素領域内に選択的に設けるようにしてもよい。
【００９６】
図１２（ａ）〜（ｄ）は、制御トランジスタのソース電極とデータ線との接続構成を示す断面図である。
図１２（ａ）では、第１基板３０（基材３０Ｅ）上に形成されたソース電極４１ｃが基材３０Ｄ，３０Ｅを貫通するコンタクトホールＨを介して基材３０Ｃ上のデータ線６８と接続されている。この場合、第１基板３０を湾曲させた際に、第１基板３０（基材３０Ｅ）の表面からソース電極４１ｃが剥がれやすくなり、ソース電極４１ｃとデータ線６８との接続不良が生じるおそれがある。
【００９７】
そこで、図１２（ｂ）〜（ｄ）に示すような接続構造とすることが考えられる。
図１２（ｂ）では、第１基板３０上に接続端子７８が設けられており、この接続端子７８の表面全体を覆うようにしてソース電極４１ｃが形成されている。接続端子７８はその一部が基材３０Ｄ，３０Ｅ内に埋め込まれており、データ線６８の表面に達する。
このように、接続端子７８の一部を第１基板３０内に埋め込むとともに、この接続端子７８の表面全体をカバーするようにソース電極４１ｃを形成することによって、素子基板（第１基板３０）を湾曲させた場合であっても、ソース電極４１ｃおよび接続端子７８が基材３０Ｅ上から剥がれてしまうことが防止される。このため、ソース電極４１ｃと接続端子７８との接続状態、つまりソース電極４１ｃとデータ線６８との接続状態を良好に維持することが可能である。
【００９８】
図１２（ｃ）では、第１基板３０上に形成されたソース電極４１ｃが、第１基板３０内に埋め込まれた接続端子７８を介して下方のデータ線６８と接続されている。接続端子７８は、データ線６８を覆う基材３０Ｄの表面に設けられているとともにその一部分が基材３０Ｄ内に埋め込まれており、データ線６８の表面に達している。ソース電極４１ｃは、基材３０Ｅの表面に設けられているとともにその一部分が基材３０Ｅ内に埋め込まれており、接続端子７８の表面に達している。
このように、ソース電極４１ｃの一部分および接続端子７８の一部分を基材内に埋め込むことによって、素子基板（第１基板３０）を湾曲させて使用した場合であっても、ソース電極４１ｃとデータ線６８との接続状態を良好に維持することが可能である。
【００９９】
図１２（ｄ）では、ソース電極４１ｃは、基材３０Ｅの表面に設けられているとともにその一部分が基材３０Ｅ内に埋め込まれており、基材３０Ｄ内に埋め込まれた導電材料７６を介してデータ線６８と接続されている。このような構成であっても、素子基板（第１基板３０）を湾曲させて使用する場合にソース電極４１ｃとデータ線６８との接続状態を良好に維持することが可能である。
【０１００】
これは、ソース電極４１ｃとデータ線６８との接続部分のみならず、ドレイン電極４１ｄと保持容量Ｃｓの保持容量電極１ａとの接続部分、ゲート電極４１ｅと走査線６６との接続部分においても同様の構成とすることができる。もちろん他の電源線や信号線との接続部分に用いることも出来る。これにより、素子基板３００を湾曲させて使用した場合であっても、ドレイン電極４１ｄと保持容量Ｃｓの保持容量電極１ａとの接続状態、ゲート電極４１ｅと走査線６６との接続状態を良好に維持することが可能になる。
【０１０１】
図１２（ｃ）、（ｄ）において基材３０Ｅ中のソース電極４１ｃは基材３０Ｅに設けられたコンタクトホールを埋めるように設けられている。しかしこの構造に限らない。ソース電極４１ｃが基材３０Ｅの側壁と接続先の導電材料７６，７８の表面を覆い、それらが基材３０Ｅの表面に接続される状態でも良い。すなわち例えばスパッタリング法で形成したように、平面視においてコンタクトホールの中に空間が存在するような状態で構成しても良い。
また、基材３０Ｅ上が２層の金属、コンタクトホール内が単層のような複数層を用いて構成でも良い。この時も複数層の内の１つはコンタクトホールと基材３０Ｅの表面の両方において同時に形成される。
もちろんこれらの接続方法はドレイン電極４１ｄ、ゲート電極４１ｅや画素電極３５と埋込配線との接続にも用いられる。
【０１０２】
（第４実施形態）
次に、第４実施形態の素子基板の構成について述べる。
図１３は、第４実施形態の素子基板上における１画素の構成を概略的に示す平面図であり、図１４（ａ）は、図１３のＧ−Ｇ線に沿う断面図である。
図１３および図１４（ａ）に示すように、本実施形態の素子基板３０３は、ボトムゲートトップコンタクト（ＢＧＴＣ）構造の制御トランジスタＴＲｃを備えている。ここでは、この制御トランジスタＴＲｃと走査線６６とが第１基板３０上に形成されており、データ線６８および保持容量Ｃｓ（保持容量電極１ａ，１ｂ）が第１基板３０内に埋め込まれている。
【０１０３】
第１基板３０（基材３０Ｄ）上には、ゲート電極４１ｅおよび走査線６６が形成されている。その他にも、制御トランジスタＴＲｃのソース電極４１ｃとデータ線６８とを接続するための接続端子７８と、ドレイン電極４１ｄと保持容量Ｃｓの保持容量電極１ａとを接続するための接続端子７９とが配置されている。接続端子７８は、基材３０Ｄ，３０Ｅの厚さ方向を貫通するスルーホール内にその一部分（形成材料）が埋め込まれてデータ線６８と接続され、接続端子７９は、基材３０Ｃ〜３０Ｅを貫通するスルーホール内にその一部が埋め込まれて保持容量電極１ａと接続されている。接続端子７８，７９は、基材３０Ｅの表面の一部を覆うとともにその一部が基材３０Ｅ内に埋め込まれているので、素子基板３０３が湾曲された場合でも、基材３０Ｅの表面からの剥離を防止できる構成になっている。
【０１０４】
そして、走査線６６、ゲート電極４１ｅ、接続端子７８，７９を覆うようにして基材３０Ｅの表面全体にゲート絶縁膜４１ｂが形成され、その上に半導体層４１ａと、半導体層４１ａの周縁に乗り上げるようにして形成されたソース電極４１ｃおよびドレイン電極４１ｄが設けられている。ソース電極４１ｃはコンタクトホールＨ３を介してデータ線６８に接続され、ドレイン電極４１ｄはコンタクトホールＨ４を介して保持容量Ｃｓの一方の保持容量電極１ａと接続された構成となっている。
ここで、ソース電極４１ｃおよびドレイン電極４１ｄは、それぞれの一部がゲート絶縁膜４１ｂ内に埋め込まれるようにして形成されることで接続端子７８，７９に接続されている。
【０１０５】
上記したコンタクトホールＨ３は、接続端子７８の材料によって形成され、コンタクトホールＨ４は、接続端子７９の材料によって形成されたものである。
【０１０６】
ゲート絶縁膜４１ｂを覆う保護層４２の表面には画素ごとに画素電極３５がマトリクス状に形成されているが、これら各画素電極３５においてもその一部が保護層４２内に埋め込まれている。画素電極３５は、その一部が保護層４２内に埋め込まれることによって形成されたコンタクトホールＨ５を介して制御トランジスタＴＲｃのドレイン電極４１ｄと接続されている。
【０１０７】
本実施形態のように、ボトムゲートトップコンタクト構造の制御トランジスタＴＲｃの構成であっても、データ線６８および保持容量Ｃｓ（保持容量線６９）を第１基板３０内に埋め込むことによって、これらを第１基板３０上に引き廻す構成に比べてこれらの断線等を防止することが可能となる。
【０１０８】
図１４（ｂ）に本実施形態における素子基板の変形例を示す断面図である。
図１４（ｂ）に示すように、制御トランジスタＴＲｃのソース電極４１ｃとデータ線６８とを接続するコンタクトホールＨ３がソース電極４１ｃの一部分（形成材料）によって構成され、ドレイン電極４１ｄと保持容量電極１ａとを接続するコンタクトホールＨ４がドレイン電極４１ｄの一部分（形成材料）によって構成されていてもよい。具体的には、ソース電極４１ｃおよびドレイン電極４１ｄはゲート絶縁膜４１ｂ上だけでなく第１基板３０を構成する基材３０Ｄ内にまで埋め込まれた構成となっている。このような構成によっても、素子基板３０３が湾曲された場合でも、ソース電極４１ｃおよびデータ線６８の接続状態と、ドレイン電極４１ｄおよび保持容量電極１ａの接続状態とを良好に保持することができる。
【０１０９】
（第５実施形態）
次に、第５実施形態の素子基板の構成について述べる。
図１５は、第５実施形態の素子基板上における１画素の構成を概略的に示す平面図であって、図１６は、図１５のＨ−Ｈ線に沿う断面図である。
図１５および図１６に示すように、本実施形態の素子基板３０４は、ボトムゲートトップコンタクト（ＢＧＴＣ）構造の制御トランジスタＴＲｃを備えており、この制御トランジスタＴＲｃが第１基板３０上に形成されており、走査線６６、データ線６８および保持容量Ｃｓが第１基板３０内に埋め込まれている。ゲート電極４１ｅが第１基板３０上に設けられ、その一部がその中に埋め込まれて走査線６６と接続している。
このように、走査線６６を第１基板３０内に埋め込むことによって、第１基板３０上に走査線６６を引き廻す構成よりも走査線６６の断線等を防止することができるとともに、制御トランジスタＴＲｃの高精細化および電気光学装置の狭額縁化を実現できる。
【０１１０】
（第６実施形態）
次に、第６実施形態の素子基板の構成について述べる。
図１７（ａ）は、第６実施形態の素子基板上における１画素の構成を概略的に示す平面図であり、図１７（ｂ）は、（ａ）のＩ−Ｉ線に沿う断面図である。
図１７（ａ），（ｂ）に示すように、本実施形態の素子基板３０５は、ソース電極４１ｃおよびドレイン電極４１ｄと同一平面上に画素電極３５が形成されている構成となっている。先の実施形態では、ドレイン電極４１ｄよりも上層側（ドレイン電極４１ｄよりも第１基板３０から離れた位置）に、ゲート絶縁膜４１ｂや保護層４２を介して画素電極３５が形成されていたが、本実施形態では画素電極３５がドレイン電極４１ｄと同じ第１基板３０の表面３０ａに形成されている点において先の実施形態と異なっている。ここで、ゲート絶縁膜４１ｂは、ソース電極４１ｃおよびドレイン電極４１ｄと半導体層４１ａを覆うようにして画素領域内に選択的に形成されて、保護層４２は、画素領域内に選択的に形成されたゲート絶縁膜４１ｂとゲート電極４１ｅの一部を覆うようにして画素領域の略全体に形成されている。これは、先に述べた第３実施形態（図１０および図１１参照）と同様の構成である。
本実施形態では、画素電極３５をソース電極４１ｃおよびドレイン電極４１ｄと同一工程において形成することができる。このため、製造が容易になるとともに、画素電極３５とソース電極４１ｃおよびドレイン電極４１ｄとの間に配置されていたゲート絶縁膜等が不要になるので基板の薄厚化を実現できる。
また、画素電極３５はその一部が基板内に埋め込まれるようにして保持容量電極１ａと接続している。
【０１１１】
（第７実施形態）
次に、第７実施形態の素子基板の構成について述べる。
図１８（ａ）は、第７実施形態の素子基板上における１画素の構成を概略的に示す平面図であり、図１８（ｂ）は、（ａ）のＪ−Ｊ線に沿う断面図である。
先の実施形態では１画素内に１つの画素電極３５が設けられていたが、本実施形態の素子基板３０６には、１画素内に複数の画素電極（第１電極）３５Ａが設けられている点において先の実施形態と異なっている。
図１８（ａ），（ｂ）に示すように、第１基板３０の表面３０ａ上には、画素４０ごとに平面視円形状を呈する島状の画素電極３５Ａが複数配置されている。画素電極３５Ａは、制御トランジスタＴＲｃのソース電極４１ｃおよびドレイン電極４１ｄと同一工程で形成される。これら複数の画素電極３５Ａどうしは、下層側に設けられた接続電極４４にコンタクトホールＨ２を介して接続されている。接続電極４４は、櫛歯形状を呈しており、走査線６６に沿って延在する幹部４４１と当該幹部４４１によって連結された複数の枝部４４２とを有してなる。このように、１画素内の複数の画素電極３５Ａは、この接続電極４４によって相互に接続されて同時に駆動されるようになっている。
【０１１２】
本実施形態によれば、表示ドットの大きさを小さくすることができるので、明るく高精細な表示が可能となる。このドットの大きさ、つまり画素電極３５Ａの大きさで階調を調整することができる。
【０１１３】
（第８実施形態）
次に、第８実施形態の素子基板の構成について述べる。
図１９（ａ）は、第７実施形態の素子基板上における１画素の構成を概略的に示す平面図であり、図１９（ｂ）は、（ａ）のＫ−Ｋ線に沿う断面図である。
本実施形態の素子基板３０７は、ソース電極４１ｃおよびドレイン電極４１ｄおよび半導体層４１ａの少なくとも一部の上下が一対のゲート電極４１ｅ，４１２ｅによって挟み込まれたダブルゲート構造となっている。
ゲート電極４１２ｅは走査線６６の幅方向両側に延出されたもので、ゲート絶縁膜４１ｂ上に配置されたゲート電極４１ｅと対向する位置に形成されている。異なる層に形成されたゲート電極４１ｅ，４１２ｅ同士は、ゲート絶縁膜４１ｂと基材３０Ｅを貫通するコンタクトホールＨ４を介して互いに接続されている。ゲート電極４１２ｅの平面視における大きさはゲート電極４１ｅよりも一回り大きい面積となっているが、これに限るものではない。チャネル領域がそのゲート電極４１ｅ内に存在するように設ければ良い。
本実施形態のように制御トランジスタＴＲｃの構成をダブルゲート構造とすることによって、トランジスタの高周波特性を高めることができる。
【０１１４】
（ＴＦＴ構造）
次に、制御トランジスタの構成例を示す。
図２０（ａ）〜（ｂ）は、制御トランジスタの構成例を示す断面図である。なお、図２０（ａ）〜（ｂ）において第１基板３０は単層で示してあるが、先に述べたように実際には多層構造となっている。
図２０（ａ）に示すボトムゲートトップコンタクト構造（ＢＧＴＣ）の制御トランジスタＴＲｃは、第１基板３０側から順に形成された、ゲート電極４１ｅ、ゲート絶縁膜４１ｂ、半導体層４１ａ、ソース電極４１ｃおよびドレイン電極４１ｄによって構成されている。ここでは、制御トランジスタＴＲｃを覆う保護層４２の上にさらに保護層４３を設け、その保護層４２上に少なくとも制御トランジスタＴＲｃの半導体層４１ａを覆う反射電極８１が設けられている。この反射電極８１はＡｌペーストからなる。画素電極３５はアクリルからなる透明な保護層４３の表面に設けられる。
このように、遮光膜として機能する反射電極８１を制御トランジスタＴＲｃ上に配置することによって、制御トランジスタＴＲｃ（チャネル領域）にリーク光（外光）が入射するのを阻止することができる。これにより、制御トランジスタの光リーク電流による画像に対する影響を抑えられるので、良好な画像表示が可能となる。
【０１１５】
図２０（ｂ）に示すボトムゲートボトムコンタクト構造（ＢＧＢＣ）の制御トランジスタＴＲｃは、第１基板３０側から順に形成された、ゲート電極４１ｅ、ゲート絶縁膜４１ｂ、ソース電極４１ｃ、ドレイン電極４１ｄ、および半導体層４１ａによって構成されている。そして、この制御トランジスタＴＲｃを覆う保護層４２上に画素電極３５が形成されている。
第１基板３０として準備されたゲート電極４１ｅ付きの基板を用いて、ボトムゲートトップコンタクト構造の制御トランジスタＴＲｃやボトムゲートボトムコンタクト構造の制御トランジスタＴＲｃを作成することが可能である。
【０１１６】
図２０（ｃ）に示すトップゲートトップコンタクト構造（ＴＧＴＣ）の制御トランジスタＴＲｃは、第１基板３０側から順に形成された、半導体層４１ａ、ソース電極４１ｃ、ドレイン電極４１ｄ、ゲート絶縁膜４１ｂ、ゲート電極４１ｅによって構成されている。そして、この制御トランジスタＴＲｃを覆う保護層４２上に画素電極３５が形成されている。
【０１１７】
なお、図２０において、１画素内におけるレイアウトや等価回路も１Ｔ１Ｃに限る必要はなく、複数のＴＦＴを用いて画素回路を構成しても良い。
【０１１８】
次に、ＴＦＴの製造方法について述べる。
ここで、走査線６６、データ線６８、保持容量Ｃｓの少なくとも１つを第１基板３０内に埋め込む場合には、ＴＦＴとの接続を上述したいずれかの方法で行う。
【０１１９】
次に、耐湿層を備えた素子基板の構造について述べる。
制御トランジスタＴＲｃや、電気光学材料として用いられる電気泳動材料、液晶材料は、湿度によって電気光学特性が変化してしまう。そこで、このような課題を解決するために耐湿性を有した素子基板を構成した。
【０１２０】
図２１は、耐湿層を備えた素子基板の概略構成を示す部分断面図である。
図２１に示す素子基板３０８は複数（３つ）の耐湿層８３を備えている。第１基板３０内には、保持容量Ｃｓ、保持容量線６９、走査線６６、およびデータ線６８が埋め込まれている。このような第１基板３０の表面３０ａ全体に耐湿層８２が設けられている。制御トランジスタＴＲｃのソース電極４１ｃ、ドレイン電極４１ｄおよび半導体層４１ａはこの耐湿層８２の表面上に形成される。また、ソース電極４１ｃ、ドレイン電極４１ｄおよび半導体層４１ａを覆うようにして耐湿層８２上に形成されるゲート絶縁膜４１ｂの表面にも耐湿層８３が設けられている。ゲート電極４１ｅは耐湿層８３上に配置される。さらに、ゲート電極４１ｅを覆う保護層４２の表面上にも耐湿層８４が設けられており、画素電極３５はこの耐湿層８２上に配置される。
【０１２１】
これら複数の耐湿層８２〜８４は厚さ５０ｎｍの窒化シリコン膜からなる。しかしながらこれに限られることはなく、制御トランジスタＴＲｃおよび電気光学材料に対する耐湿性を確保することができれば、シリコン酸化膜や有機耐湿層を用いてもよい。
なお、耐湿層を一つのみ備えた構成としてもいいし、３つ以上備えた構成としてもよい。
また、第１基板３０を構成する各基材間のいずれかに設けてもよい。
また、図２１では多層基板からなる第１基板３０について示したが、保持容量Ｃｓ、保持容量線６９、走査線６６およびデータ線６８等を保持することができれば多層構造に限ったものではない。
【０１２２】
次に、電気光学装置以外の装置へ応用した例を示す。
図２２及び図２３は、ロボットの人工皮膚として感圧センサーを用いた例であって、図２２（ａ），（ｂ）はロボットの指先に感圧センサーが設けられた例を示す図、図２３は感圧センサーの構成を示す断面図である。
図２２及び図２３に示すように、ロボットの指先７４に設けられた感圧センサー７０（電気装置）は複数の検出素子７１（電気光学装置の画素に対応）を備えて構成されている。検出素子７１は、第１基板３０内に走査線６６、データ線６８、保持容量Ｃｓおよび保持容量線６９が埋め込まれている素子基板３００を備える。素子基板は、上記した各実施形態の素子基板３００〜３０８うちいずれかからなる。第１基板３０上には、表示エリアに画素電極３５及び制御トランジスタＴＲｃが設けられ、非表示エリアに不図示の走査線駆動回路及びデータ線駆動回路が設けられている。一方、対向基板３１０は、第２基板３１と、第２基板３１の表面（圧電体層７７と対向する面）に設けられたカーボンナノチューブからなる対向電極３７とを備えて構成されている。ここで、第２基板３１は厚さ０．２ｍｍのＰＥＴからなる。
【０１２３】
そして、素子基板３００（３０１〜３０８）と対向基板３１０との間に、厚さ１μｍのトリフルオロエチレンとフッ化ビニリデンの共重合体からなる圧電体層７７が挟持されている。トリフルオロエチレンとフッ化ビニリデンの共重合体は有機材料であり、素子基板３００と同様に湾曲させることが可能である。また、素子基板３００および対向基板３１０の周縁部どうしの間には、圧電体層７７を取り囲むようにして区画形成されたシール材６５が配置されている。
【０１２４】
このような検出素子７１を複数備えてなる感圧センサー７０は、各検出素子７１に対して外部から圧力が印加されたときに対向電極３７と画素電極３５との間に電圧が誘起され、この電圧変化を検出することによって、ロボットの指先７４が物体に触れたか否かが判断される。
【０１２５】
なお、圧電材料、対向電極３７及び保護層３８は上記に限らない他の有機材料、無機材料を用いることができる。電圧材料の代わりに焦電材料を用いれば二次元温度センサーを構成することができ、光電変換材料を用いれば二次元光センサーやテラヘルツ波センサー、Ｘ線センサーを構成することができる。また、電流値の変化を検出する構成としても良い。また、これ以外の電気機器への応用も可能である。
これらセンサー等に用いた時に制御トランジスタＴＲｃの特性ばらつきがあるとそれがセンシング結果に現れる。例えば光センサーだと均一な出力でなく、ざらついたような出力画面になる。本発明では、第１基板３０のソース電極４１ｃ、ドレイン電極４１ｄ等を、フォトエッチングを用いて形成するため制御トランジスタＴＲｃの特性のばらつきが小さい。そのため、均一な出力画像を得る事が出来る。
また、本実施例において第１基板３０や第２基板３１の材料として伸縮性のある材料、例えばゴム、を用いることにより伸縮性を付与する事が出来る。これは図２２の感圧センサーを複雑な曲面に貼り付ける時に均一性良く貼る事が出来る。また伸縮性や弾力性を有するため人間の皮膚のような感触を実現できる。
今まで説明した実施例をセンサー以外の電気装置への応用も可能である。
【０１２６】
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１２７】
先に述べた実施形態においてカプセル型の電気泳動材料を用いた例もあるがこれに限らない。隔壁型のような仕切りが存在するものでも良いし、仕切りが存在しないものでも良い。また、異なる極性に帯電した白黒の２粒子以外の粒子構成でも構わない。
【０１２８】
また、適用できる電気光学材料は電気泳動材料や液晶材料に限らない。例えば、ＥＬ、エレクトロウェッティング、ＭＥＭＳ等を用いることもできる。
【符号の説明】
【０１２９】
１ａ，１ｂ，２ａ，２ｂ…保持容量電極（埋込配線）、５…表示部、２２，２３…電子部品、２２ａ，２３ａ…外部接続用端子、３０…第１基板（薄膜トランジスタ形成用基板：基板本体）、３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｅ…基材（絶縁部材）、３２…電気光学素子（機能素子、表示素子）、３５、３５Ａ…画素電極（第１電極）、３７…対向電極、３８，４２，４３…保護層、４０，４０Ａ，４０Ｂ，４１ａ…半導体層、４１ｂ…ゲート絶縁膜、４１ｃ…ソース電極、４１ｄ…ドレイン電極、４１ｅ，４１２ｅ…ゲート電極、４４…接続電極、６６…走査線（埋込配線）、６８…データ線（埋込配線）、６９…保持容量線（埋込配線）、６９Ａ…保持容量接続線（埋込配線）、８２，８３，８４…耐湿層、１００…電気光学装置（電気装置）、１０１…電気泳動表示装置（電気装置）、１０２…液晶装置（電気装置）、３００，３０１，３０２，３０３，３０４，３０５，３０６，３０７，３０８…素子基板（半導体装置）、３１０…対向基板、Ｃｓ，Ｃｓ１，Ｃｓ２…保持容量（埋込配線）、ＴＲｃ…制御トランジスタＴＲｃ（薄膜トランジスタ）
【図１】
2012119532.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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