(57)【要約】【課題】半導体層の表面から貫通孔絶縁層が後退した場合においても、半導体層と貫通電極との絶縁性を確保する。【解決手段】貫通孔６には、貫通孔絶縁層７、８を介して貫通電極９が埋め込まれ、貫通孔絶縁層７、８は、半導体層３の表面から後退するようにして形成され、半導体層３と貫通電極９との間には、貫通孔絶縁層７、８の後退部分の対応した凹部１０が形成され、貫通電極９の側壁には、凹部１０に埋め込まれたサイドウォール絶縁膜１２が形成される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体層に形成された貫通孔と、
前記半導体層の表面から後退するようにして前記貫通孔の側壁に形成された貫通孔絶縁層と、
前記貫通孔絶縁層を介して前記貫通孔に埋め込まれた貫通電極と、
前記貫通孔絶縁層の後退部分に埋め込まれるようにして、前記貫通電極の側壁に形成されたサイドウォール絶縁膜とを備えることを特徴とする半導体装置。
【請求項２】
前記貫通孔絶縁層は、シリコン酸化膜とシリコン窒化膜の積層構造であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記サイドウォール絶縁膜の表面は前記半導体層の表面と高さ方向の位置が等しいことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
光電変換部が形成された半導体層と、
前記半導体層の表面側に形成され、前記光電変換部から信号を読み出す読み出し回路と、
前記光電変換部の裏面側に設けられた受光面と、
前記半導体層に形成された貫通孔と、
前記半導体層の表面から後退するようにして前記貫通孔の側壁に形成された貫通孔絶縁層と、
前記貫通孔絶縁層を介して前記貫通孔に埋め込まれた貫通電極と、
前記貫通孔絶縁層の後退部分に埋め込まれるようにして、前記貫通電極の側壁に形成されたサイドウォール絶縁膜と、
前記半導体層の表面側に形成された配線と、
前記半導体層の裏面側に形成され、前記貫通電極を介して前記配線に接続されたパッド電極とを備えることを特徴とする半導体装置。
【請求項５】
半導体層上にストッパ層を形成する工程と、
前記ストッパ層および前記半導体層に貫通孔を形成する工程と、
前記貫通孔の側壁に貫通孔絶縁層を形成する工程と、
前記貫通孔絶縁層を介して前記貫通孔に貫通電極を埋め込む工程と、
前記ストッパ層を除去する工程と、
前記ストッパ層を除去する時に前記貫通孔絶縁層が後退した部分に埋め込まれるようにして、前記貫通電極の側壁にサイドウォール絶縁膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の３次元構造を実現するために、配線が形成された半導体層に貫通電極を設ける方法がある。半導体層に貫通電極を設ける場合、半導体層と貫通電極とを絶縁する貫通孔絶縁層が貫通孔の側壁に形成される。ここで、半導体層の表面から貫通孔絶縁層が後退していると、その後退部分に導電体が埋め込まれることがあり、半導体層と貫通電極との絶縁性が低下することがあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１１４３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、半導体層の表面から貫通孔絶縁層が後退した場合においても、半導体層と貫通電極との絶縁性を確保することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置によれば、貫通孔と、貫通孔絶縁層と、貫通電極と、サイドウォール絶縁膜とが設けられている。貫通孔は、半導体層に形成されている。貫通孔絶縁層は、前記半導体層の表面から後退するようにして前記貫通孔の側壁に形成されている。貫通電極は、前記貫通孔絶縁層を介して前記貫通孔に埋め込まれている。サイドウォール絶縁膜は、前記貫通孔絶縁層の後退部分に埋め込まれるようにして、前記貫通電極の側壁に形成されている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の概略構成を示す断面図。
【図２Ａ】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図２Ｂ】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図２Ｃ】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３Ａ】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３Ｂ】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３Ｃ】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】（ａ）は、第２実施形態に係る半導体装置の製造方法を示す断面図、（ｂ）は、（ａ）のＡ部分を拡大して示す断面図。
【図５】第３実施形態に係る半導体装置の製造方法を示す断面図。
【図６】（ａ）は、第３実施形態に係る半導体装置の製造方法を示す断面図、（ｂ）は、（ａ）のＢ部分を拡大して示す断面図。
【図７Ａ】第４実施形態に係る半導体装置の製造方法を示す断面図。
【図７Ｂ】第４実施形態に係る半導体装置の製造方法を示す断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略構成を示す断面図である。なお、以下の説明では、半導体装置として裏面照射型ＣＭＯＳイメージセンサを用いた場合を例にとるが、本発明は裏面照射型ＣＭＯＳイメージセンサに限定されることなく、それ以外の３次元構造の半導体装置に適用してもよい。
図１において、半導体層３には画素領域Ｒ１および周辺領域Ｒ２が設けられている。そして、半導体層３の裏面にはシールド層２１が設けられている。なお、半導体層３およびシールド層２１としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣまたはＧａＩｎＡｓＰなどを用いることができる。また、半導体層３としては、Ｎ型エピタキシャル半導体を用いることができる。また、シールド層２１としては、Ｐ＋型エピタキシャル半導体を用いることができる。
【０００９】
そして、画素領域Ｒ１の半導体層３には、不純物拡散層３５が画素ごとに形成されることで、フォトダイオードが光電変換部として画素ごとに形成されている。なお、図１の例では、ＰＮダイオードを光電変換部として形成する方法について説明したが、光電変換部はＰＮダイオードに限定されることなく、例えば、ＰＩＮダイオードなどであってもよい。なお、不純物拡散層３５は、Ｎ型エピタキシャル半導体を用いることができる。
【００１０】
ここで、不純物拡散層３５の間には光電変換部を画素ごとに分離する画素分離層３４が形成され、光電変換部の裏面側に受光面Ｐが設けられている。なお、画素分離層３４は、Ｐ＋型エピタキシャル半導体を用いることができる。
【００１１】
また、画素領域Ｒ１において、光電変換部の裏面側には有機膜４１が設けられ、有機膜４１にはカラーフィルタ４２が画素ごとに形成されている。
【００１２】
また、画素領域Ｒ１において、半導体層３の表面側には、ゲート絶縁膜１４を介してゲート電極２４が形成され、ゲート電極２４の側壁にはサイドウォール絶縁膜２５が形成されている。なお、例えば、ゲート絶縁膜１４としてはシリコン酸化膜、ゲート電極２４としては多結晶シリコン膜、サイドウォール絶縁膜２５としては、シリコン酸化膜またはシリコン窒化膜を用いることができる。
【００１３】
ここで、ゲート電極２４は、光電変換部から信号を読み出す読み出し回路を形成することができる。なお、読み出し回路として、例えば、行選択トランジスタ、増幅トランジスタ、リセットトランジスタ、読み出しトランジスタおよびフローティングディフュージョンを画素ごとに設けるようにしてもよい。
【００１４】
一方、周辺領域Ｒ２では、貫通孔６が半導体層３およびシールド層２１に形成され、貫通孔６には、貫通孔絶縁層７、８を介して貫通電極９が埋め込まれている。ここで、貫通孔絶縁層７、８は、半導体層３の表面から後退するようにして形成されている。そして、半導体層３と貫通電極９との間には、貫通孔絶縁層７、８の後退部分の対応した凹部１０が形成されている。そして、貫通電極９の側壁には、凹部１０に埋め込まれたサイドウォール絶縁膜１２が形成されている。なお、例えば、貫通電極９としては多結晶シリコン、貫通孔絶縁層７としてはシリコン酸化膜、貫通孔絶縁層８としてはシリコン窒化膜を用いることができる。また、例えば、サイドウォール絶縁膜１２としてはシリコン酸化膜またはシリコン窒化膜を用いることができる。
【００１５】
そして、半導体層３の裏面側において、シールド層２１上には絶縁膜３６が形成され、絶縁膜３６上には、バリアメタル膜３７を介してパッド電極３８が形成されている。ここで、絶縁膜３６には貫通電極９を露出させる開口部３６ａが形成され、パッド電極３８は開口部３６ａを介して貫通電極９に電気的に接続されている。なお、例えば、絶縁膜３６としてはシリコン酸化膜またはシリコン窒化膜、バリアメタル膜３７としてはＴｉとＴＩＮの積層構造、パッド電極３８としてはＡｌ膜を用いることができる。
【００１６】
さらに、周辺領域Ｒ２において、絶縁膜３６上には保護膜３９、４０が形成され、保護膜３９、４０には、パッド電極３８を露出させる開口部３９ａ、４０ａがそれぞれ形成されている。なお、例えば、保護膜３９としてはシリコン酸化膜、保護膜４０としてはシリコン窒化膜を用いることができる。
【００１７】
また、画素領域Ｒ１および周辺領域Ｒ２において、半導体層３の表面側には層間絶縁層２６が形成されている。そして、層間絶縁層２６には、配線２８、３０が各層ごとに埋め込まれるとともに、層間絶縁層２６上には配線３２が形成されている。そして、配線２８と貫通電極９とは埋め込み電極２７を介して互いに接続され、配線２８、３０は埋め込み電極２９を介して互いに接続され、配線３０、３２は埋め込み電極３１を介して互いに接続されている。
【００１８】
配線３２上には保護膜３３が形成され、保護膜３３上には支持基板２２が設けられている。なお、例えば、保護膜３３としてはシリコン酸化膜を用いることができ、支持基板２２としてはシリコン基板を用いることができる。また、支持基板２２は、ＳｉＯ２直接接合にて保護膜３３に貼り付けることができる。
【００１９】
ここで、半導体層３と貫通電極９との間の凹部１０にサイドウォール絶縁膜１２を埋め込むことにより、ゲート電極２４の形成時に導体材料が凹部１０に入り込むのを防止することができる。このため、半導体層３と貫通電極９との間にリークパスができるのを防止することができ、半導体層３の表面から貫通孔絶縁層７、８が後退した場合においても、半導体層３と貫通電極９との絶縁性を確保することが可能となる。
【００２０】
なお、上述した実施形態では、貫通電極９としては多結晶シリコンを用いる方法について説明したが、多結晶シリコン以外にもＷまたはＣｕなどを用いるようにしてもよい。貫通孔絶縁層７としてシリコン酸化膜、貫通孔絶縁層８としてはシリコン窒化膜を用いる方法について説明したが、貫通孔絶縁層７、８のいずれか一方のみを単層で用いるようにしてもよい。
【００２１】
（第２実施形態）
図２Ａ〜図２Ｃ、図３Ａ〜図３Ｃおよび図４は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２Ａにおいて、半導体基板１上にはＢＯＸ層２を介してシールド層２１および半導体層３が順次設けられている。なお、半導体基板１上にＢＯＸ層２を介してシールド層２１および半導体層３が順次設けられた基板としては、ＳＯＩ基板を用いることができる。なお、例えば、半導体基板１の材料はＳｉ、ＢＯＸ層２の材料はシリコン酸化膜を用いることができる。また、半導体基板１にボロンがドープされている場合、半導体基板１からボロンを半導体層３に拡散させることでシールド層２１を形成することができる。
【００２２】
そして、半導体層３の熱酸化などの方法で半導体層３上にシリコン酸化膜４を形成した後、ＣＶＤなどの方法にてシリコン酸化膜４上にストッパ層５を積層する。なお、例えば、ストッパ層５としてはシリコン窒化膜を用いることができる。そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、ストッパ層５、シリコン酸化膜４、半導体層３およびシールド層２１に貫通孔６を形成する。なお、例えば、貫通孔６の深さは４μｍ程度、貫通孔６の径は６００ｎｍ程度に設定することができる。
【００２３】
次に、図２Ｂに示すように、ＣＶＤなどの方法にて貫通孔６の側壁が覆われるようにしてストッパ層５上の全面に貫通孔絶縁層７、８を順次積層する。なお、貫通孔絶縁層７としてシリコン酸化膜、貫通孔絶縁層８としてシリコン窒化膜を用いることにより、シリコン窒化膜の応力が半導体層３にかかるのを緩和しつつ、貫通孔絶縁層７、８の絶縁性を向上させることができる。
【００２４】
そして、メッキまたはＣＶＤなどの方法にて貫通孔６が埋め込まれるようにしてストッパ層５上に貫通電極９を形成する。
【００２５】
次に、図２Ｃに示すように、ＣＭＰなどの方法にて貫通電極９を薄膜化することにより、ストッパ層５上の貫通電極９を除去する。その後、ストッパ層５およびシリコン酸化膜４のエッチングを行うことにより、半導体層３上のストッパ層５およびシリコン酸化膜４を除去する。なお、半導体層３の表面のダメージを抑制するために、ストッパ層５およびシリコン酸化膜４をウェットエッチングで除去することが好ましい。ここで、ストッパ層５およびシリコン酸化膜４をエッチングすると、貫通孔絶縁層７、８もエッチングされ、貫通孔絶縁層７、８が半導体層３の表面から後退することで、半導体層３と貫通電極９との間の凹部１０が形成される。また、ストッパ層５およびシリコン酸化膜４をエッチングすると、貫通電極９は、ストッパ層５およびシリコン酸化膜４の厚み分だけ半導体層３上に突出する。なお、例えば、凹部１０の幅は３０ｎｍ程度、貫通電極９の突出量は５０〜７０ｍ程度に設定することができる。
【００２６】
次に、図３Ａに示すように、ＣＶＤなどの方法にて貫通電極９が覆われるようにして半導体層３上に絶縁膜１１を形成する。
【００２７】
次に、図３Ｂに示すように、絶縁膜１１の異方性エッチングを行うことにより半導体層３を露出させ、凹部１０に埋め込まれたサイドウォール絶縁膜１２を貫通電極９の側壁に形成する。なお、例えば、絶縁膜１１の膜厚は１５０〜２００ｎｍ程度に設定することができる。また、絶縁膜１１はシリコン酸化膜またはシリコン窒化膜を用いることができる。ここで、半導体層３の表面のダメージを抑制するために、異方性エッチングにて絶縁膜１１を途中まで薄膜化した後に、絶縁膜１１のウェットエッチングにて半導体層３を露出させるようにしてもよい。
【００２８】
次に、図３Ｃに示すように、凹部１０からはみ出したサイドウォール絶縁膜１２を除去する。そして、半導体層３の熱酸化などの方法にて半導体層３上にゲート絶縁膜１４を形成する。この時、サイドウォール絶縁膜１２の表面は半導体層３の表面と高さ方向の位置が等しくなるようにしてもよい。なお、例えば、ゲート絶縁膜１４の膜厚は２ｎｍ程度に設定することができる。そして、ＣＶＤなどの方法にて導電膜１５をゲート絶縁膜１４上に形成する。なお、例えば、導電膜１５としては多結晶シリコン膜を用いることができる。
【００２９】
次に、図４（ａ）および図４（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて導電膜１５をパターニングすることにより、貫通電極９上の導電膜１５を除去するとともに、図１のゲート電極２４を半導体層３上に形成する。
【００３０】
これにより、半導体層３と貫通電極９との間の凹部１０にサイドウォール絶縁膜１２を埋め込むことができ、導電膜１５が凹部１０に入り込むのを防止することができ、半導体層３と貫通電極９との間にリークパスができるのを防止することができる。このため、半導体層３の表面から貫通孔絶縁層７、８が後退した場合においても、半導体層３と貫通電極９との絶縁性を確保することが可能となる。
【００３１】
（第３実施形態）
図５および図６は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
図５において、図３Ｂの工程後、凹部１０からはみ出したサイドウォール絶縁膜１２を除去することなく、貫通電極９の突出部分にサイドウォール絶縁膜１２を残したまま、ゲート絶縁膜１４および導電膜１５を半導体層３上に順次形成する。
【００３２】
次に、図６（ａ）および図６（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて導電膜１５をパターニングすることにより、貫通電極９上の導電膜１５を除去するとともに、図１のゲート電極２４を半導体層３上に形成する。この時、サイドウォール絶縁膜１２は半導体層３上にはみ出すようにしてもよい。また、サイドウォール絶縁膜１２の表面は貫通電極９の表面と高さ方向の位置が等しくなるようにしてもよい。
【００３３】
ここで、貫通電極９の突出部分にサイドウォール絶縁膜１２を残したままにすることにより、貫通電極９の側壁に導電膜１５が付着するのを防止することができ、半導体層３と貫通電極９との絶縁性を向上させることが可能となる。
【００３４】
（第４実施形態）
図７Ａおよび図７Ｂは、第４実施形態に係る半導体装置の製造方法を示す断面図である。
図７Ａにおいて、図２Ａ〜図２Ｃ、図３Ａ〜図３Ｃおよび図４の工程にて、半導体層３に貫通電極９およびゲート電極２４を形成する。また、不純物拡散層３５および画素分離層３４を半導体層３に形成することにより、光電変換部を画素ごとに形成する。
【００３５】
その後、埋め込み電極２７、２９、３１および配線２８、３０、３２を層間絶縁層２６に形成した後、層間絶縁層２６上に保護膜３３を形成し、保護膜３３に支持基板２２を接合する。
【００３６】
次に、図７Ｂに示すように、ＢＯＸ層２をストッパ層として半導体基板１のＣＭＰを行うことにより、半導体基板１を除去する。その後、ＢＯＸ層２のエッチングを行うことにより、半導体層３の裏面からＢＯＸ層２を除去する。そして、半導体層３の裏面側の貫通孔絶縁層７、８を除去することにより、半導体層３の裏面側に貫通電極９を露出させる。
【００３７】
そして、シールド層２１上には絶縁膜３６を形成した後、開口部３６ａを介して貫通電極９に接続されたバリアメタル膜３７およびパッド電極３８を形成する。その後、周辺領域Ｒ２に保護膜３９、４０を形成した後、カラーフィルタ４２を画素領域Ｒ１に画素ごとに形成する。
【００３８】
ここで、半導体層３と貫通電極９との間の凹部１０にサイドウォール絶縁膜１２を埋め込むことにより、裏面照射型ＣＭＯＳイメージセンサに貫通電極９を設けた場合においても、半導体層３と貫通電極９との間にリークパスができるのを防止することができ、半導体層３と貫通電極９との絶縁性を確保することが可能となる。
【００３９】
なお、上述した実施形態では、ＳＯＩ基板を用いることにより裏面照射型ＣＭＯＳイメージセンサを形成する方法について説明したが、バルクエピ基板を用いて裏面照射型ＣＭＯＳイメージセンサを形成する方法に適用してもよい。
【００４０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４１】
Ｐ  受光面、１  半導体基板、２  ＢＯＸ層、３  半導体層、４  シリコン酸化膜、５  ストッパ層、６  貫通孔、７、８  貫通孔絶縁層、９  貫通電極、１０  凹部、１１、３６  絶縁膜、１２、２５  サイドウォール絶縁膜、１４  ゲート絶縁膜、１５  導電膜、２１  シールド層、２２  支持基板、２４  ゲート電極、２６  層間絶縁層、２７、２９、３１  埋め込み電極、２８、３０、３２  配線、３３、３９、４０  保護膜、３４  画素分離層、３５  不純物拡散層、３７  バリアメタル膜、３８  パッド電極、４１  有機膜、４２  カラーフィルタ、３６ａ、３９ａ、４０ａ  開口部、Ｒ１  画素領域、Ｒ２  周辺領域
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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