(57)【要約】【課題】  可変抵抗膜を有する半導体装置の電気的特性のバラツキを低減する。【解決手段】  半導体装置の製造方法は、導電性材料を含み、所定方向に沿って延在する柱状体を形成する工程と、形成された柱状体の所定方向の一部を酸化させ、所定方向に見て、導電性材料の酸化物からなる可変抵抗部が未酸化の導電性材料に挟まれた構造を一体的に形成する工程と、を含む【選択図】図１１
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【特許請求の範囲】
【請求項１】
導電性材料を含み、所定方向に沿って延在する柱状体を形成する工程と、
前記柱状体の前記所定方向の一部を酸化させることにより、前記所定方向に見て、前記導電性材料の酸化物からなる可変抵抗部が未酸化の前記導電性材料に挟まれた構造を一体的に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記所定方向に沿って複数の積層用絶縁膜が積層された絶縁性積層膜に開口部を形成し、前記柱状体は前記開口部内に形成され、
前記絶縁性積層膜の第１の部分を除去して前記柱状体の一方の端部を露出させ、
露出させた前記柱状体の一方の端部の外周面にサイドウォールを形成し、
前記絶縁性積層膜の第２の部分を除去して残りを第１の絶縁層とするとともに、前記柱状体の前記所定方向中央部を露出させ、前記柱状体の前記所定方向中央部は酸化され、
前記柱状体全体を覆うように第２の絶縁層を形成し、
前記柱状体の前記一方の端部側に形成された酸化部分を除去するように前記第２の絶縁層の表面を平坦に研削する、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記開口部を形成した後、前記開口部を埋め込むのに十分な膜厚の前記導電性材料からなる導電性膜を形成し、
前記絶縁性積層膜が露出するまで前記導電性膜を表面側から研削して、当該導電性膜の一部を前記柱状体として前記開口部内に残す、
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記開口部を形成した後、前記開口部を部分的に埋め込む膜厚の前記導電性材料からなる導電性膜を形成し、
前記導電性膜の上に前記開口部内に残る空間を埋めるのに十分な膜厚の埋め込み用絶縁膜を形成し、
前記絶縁性積層膜が露出するまで前記埋め込み用絶縁膜及び前記導電性膜を表面側から研削して、前記導電性膜の一部を前記柱状体として前記開口部内に残し、当該埋め込み用絶縁膜の一部を前記空間内に残す、
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記複数の積層用絶縁膜が、上層幕と下層膜を有する二層構造を有し、前記上層膜は前記第１の部分に相当し、前記下層膜は前記サイドウォールを形成する際にエッチングストッパとして利用され、前記下層膜が前記第２の部分と前記第１の絶縁層とに相当することを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記サイドウォールは窒化シリコンから成り、前記上層膜は窒化シリコン膜、前記下層膜は酸化シリコン膜であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記複数の積層用絶縁膜が、順次積層された第１、第２及び第３の絶縁膜を有し、前記第３の絶縁膜は前記第１の部分に相当し、前記第２の絶縁膜は前記第２の部分に相当し、前記サイドウォールを形成する際にエッチングストッパとして利用され、前記第３の絶縁膜は前記第１の絶縁層に相当することを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記サイドウォールは窒化シリコンから成り、前記第１の絶縁膜は窒化シリコン膜、前記第２の絶縁膜は酸化シリコン膜、前記第３の絶縁膜は窒化シリコン膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
トランジスタ及び該トランジスタに接続されるソース・ドレインプラグを形成した後、前記柱状体を前記ソース・ドレインプラグに接続するように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
トランジスタ及び該トランジスタに接続されるソース・ドレインプラグを形成した後、前記ソース・ドレインプラグを覆うように前記絶縁性積層膜を形成し、前記開口部を前記ソース・ドレインプラグの一部を露出させるように形成することを特徴とする請求項２乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記導電性材料を含む前記柱状体として、その酸化物が可変抵抗材料となる導体を形成することを特徴とする請求項１乃至請求項１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記酸化物が可変抵抗材料となる導体として、タングステン、ハフニウム、ジルコニウム、チタン、ニッケル、又はコバルトを形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
同一の導電性材料からなる一対の電極部と、
前記導電性材料の酸化物からなり、前記一対の電極部に挟まれた可変抵抗部と、を有し、
前記一対の電極部と前記可変抵抗部は、柱状体を形成し、
前記可変抵抗部の厚みは、前記一対の電極部の間の距離が外周側より中心側で短くなるように、外周側から中心側へ向かって減少している
ことを特徴とする半導体装置。
【請求項１４】
前記一対の電極部と前記可変抵抗部は、連続する外周面を有する前記柱状体を形成することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
第１の絶縁材料からなり、前記一対の電極部のうちの一方の電極部の外周面を覆うサイドウォールと、
前記第１の絶縁材料又は当該第１の絶縁材料とは異なる第２の絶縁材料からなり、前記一対の電極部のうちの他方の電極部の外周を囲う第１の絶縁層と、
前記第２の絶縁材料からなり、前記可変抵抗部の外周及び前記サイドウォールの外周を囲む第２の絶縁層と、
をさらに備えることを特徴とする請求項１３又は１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、一対の電極部間に挟まれた可変抵抗部を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
不揮発メモリ装置の一つとしてＣＥＲ（Colossal Electro-Resistance：巨大電界誘起抵抗変化）効果を利用する抵抗変化型メモリ（ＲｅＲＡＭ：Resistance Random Access Memory）がある。ＲｅＲＡＭは、１つのメモリセルが１つのトランジスタと１つの抵抗素子からなり、さらに抵抗素子の構造が、上部電極と下部電極との間に可変抵抗膜を挟み込む比較的単純な積層構造であるため、今後のさらなる素子の微細化が期待されている。
【０００３】
関連するＲｅＲＡＭの製造方法では、抵抗素子の下部電極となるプラグを形成し、その表面を熱酸化などにより酸化させて可変抵抗膜とした後、可変抵抗膜の上に上部電極となる金属膜を形成する、というものである（例えば、特許文献１、非特許文献１及び２参照）。
【０００４】
また、消費電力の低減と安定した動作を実現するため、可変抵抗体の電気的に寄与する面積を上部電極若しくは下部電極により規定される面積よりも小さくする技術がある（例えば、特許文献２参照）。
【０００５】
さらに、素子の特性バラツキを抑えるため、第１の電極と第２の電極の周囲をそれぞれ酸化物絶縁体で囲う技術がある（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−７２０３１号公報
【特許文献２】特開２００７−１８０４７３号公報
【特許文献３】特開２０１０−４０７２８号公報
【非特許文献】
【０００７】
【非特許文献１】ChiaHua Ho, et al.: "A Highly Reliable Self-Aligned Graded Oxide WOx Resistance Memory: Conduction Mechanisms and Reliability" VLSI Technology, 2007, pp.228-229
【非特許文献２】An Chen, et al.: "Non-Volatile Resistive Switching for Advanced Memory Applications" 10.1109/IEDM.2005.1609461,pp746-749
【発明の概要】
【発明が解決しようとする課題】
【０００８】
関連するＲｅＲＡＭの製造方法では、下部電極の表面を熱酸化等により酸化させて可変抵抗膜を形成した後、金属堆積工程により上部電極膜の形成が行われる。この場合、可変抵抗膜の表面状態によって、即ち可変抵抗膜と上部電極との界面の状態によって、素子の電気的特性にバラツキを生じる恐れがあるという問題点がある。この問題点は、金属堆積工程の前に可変抵抗膜の表面の洗浄を十分に行うようにしても完全に解消することはできない。また、特許文献２や３に記載された技術によってもこの問題点は解決されていない。
【０００９】
本発明は、可変抵抗膜と電極との間の界面の状態に起因する電気的特性のバラツキを抑制することができる半導体装置の製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の一実施の形態に係る半導体装置の製造方法は、導電性材料を含み、所定方向に沿って延在する柱状体を形成する工程と、前記柱状体の前記所定方向の一部を酸化させることにより、前記所定方向に見て、前記導電性材料の酸化物からなる可変抵抗部が未酸化の前記導電性材料に挟まれた構造を一体的に形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、導電性材料を含む柱状体を形成し、形成された柱状体の所定方向の一部を酸化させて可変抵抗部に変えるようにしたことで、所定方向に見て、導電性材料の酸化物からなる可変抵抗部が未酸化の導電性材料に挟まれた構造を、可変抵抗部と未酸化の導電性材料（電極部）との間の界面を外部に露出させることなく形成することができる。これにより、電極部と可変抵抗部との間の界面の状態に起因する電気的特性のバラツキを抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態に係る半導体装置の製造方法によって製造される半導体装置の（ａ）縦断面図及び（ｂ）平面図である。
【図２】図１の半導体装置の製造工程を説明するための（ａ）縦断面図及び（ｂ）平面図である。
【図３】図２に示す工程に続く工程を説明するための（ａ）縦断面図及び（ｂ）平面図である。
【図４】図３に示す工程に続く工程を説明するための（ａ）縦断面図及び（ｂ）平面図である。
【図５】図４に示す工程に続く工程を説明するための（ａ）縦断面図及び（ｂ）平面図である。
【図６】図５に示す工程に続く工程を説明するための（ａ）縦断面図及び（ｂ）平面図である。
【図７】図６に示す工程に続く工程を説明するための（ａ）縦断面図及び（ｂ）平面図である。
【図８】図７に示す工程に続く工程を説明するための（ａ）縦断面図及び（ｂ）平面図である。
【図９】図８に示す工程に続く工程を説明するための（ａ）縦断面図及び（ｂ）平面図である。
【図１０】図９に示す工程に続く工程を説明するための（ａ）縦断面図及び（ｂ）平面図である。
【図１１】図１０に示す工程に続く工程を説明するための（ａ）縦断面図及び（ｂ）平面図である。
【図１２】図１１に示す工程に続く工程を説明するための（ａ）縦断面図及び（ｂ）平面図である。
【図１３】図１２に示す工程に続く工程を説明するための（ａ）縦断面図及び（ｂ）平面図である。
【図１４】図１３に示す工程に続く工程を説明するための（ａ）縦断面図及び（ｂ）平面図である。
【図１５】本発明の第２の実施の形態に係る半導体装置の製造方法により製造される半導体装置の（ａ）縦断面図及び（ｂ）平面図である。
【図１６】図１５の半導体装置の製造工程を説明するための（ａ）縦断面図及び（ｂ）平面図である。
【図１７】図１６に示す工程に続く工程を説明するための（ａ）縦断面図及び（ｂ）平面図である。
【図１８】図１７に示す工程に続く工程を説明するための（ａ）縦断面図及び（ｂ）平面図である。
【図１９】図１８に示す工程に続く工程を説明するための（ａ）縦断面図及び（ｂ）平面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１４】
図１(ａ)及び(ｂ)に、本発明の第１の実施の形態に係る半導体装置の製造方法により製造される半導体装置１０の概略構成を示す。図１（ａ）は縦断面図、図１（ｂ）は平面図である。なお、図１（ａ）は、図１（ｂ）のＡ−Ａ線断面に対応している。また、図１（ｂ）は、一部が透視図のように描かれている。
【００１５】
半導体装置１０は、ＲｅＲＡＭ（Resistance Random Access Memory，抵抗変化型メモリ）と呼ばれる不揮発性メモリ装置である。ＲｅＲＡＭでは、一つのトランジスタと一つの可変抵抗素子とにより一つのメモリセルが構成される。
【００１６】
詳述すると、半導体装置１０は、半導体基板１１の一面側（図の上側）の素子形成領域に形成された複数のトランジスタ１２を有している。複数のトランジスタ１２は、第１の方向（ここでは図の表裏方向）及びそれと交差する第２の方向（ここでは図の左右方向）に沿って配列形成されている。図１（ａ）では、２個のトランジスタが示されている。また、図１（ｂ）は、２×２＝４個のトランジスタが形成される領域に相当する領域が示されている。
【００１７】
半導体装置１０は、また、各トランジスタ１２を覆う第１の層間絶縁膜１３を有している。そして、各トランジスタ１２のソース及びドレインは、第１の層間絶縁膜１３を貫いて形成された一対のソース・ドレインプラグ１４に接続されている。
【００１８】
一方（ソース側）のソース・ドレインプラグ１４の端部は、第１の方向に沿って第１の層間絶縁膜１３上に形成されたソース配線１５に接続されている。また、他方（ドレイン側）のソース・ドレインプラグ１４の端部は、可変抵抗素子１６に接続されている。
【００１９】
可変抵抗素子１６は、下部電極１６１及び上部電極１６２と、その間に挟まれた可変抵抗部１６３とを含む。これらは単一プラグとして形成された後、中央部を酸化させて形成される。したがって、これらは連続する外周面を持つ柱状体を形成している。また、上部電極１６２の外周面にはサイドウォール１７が形成されている。サイドウォール１７は、プラグの中央部を酸化させる際に、未酸化部分を残すために用いられる。
【００２０】
半導体装置１０は、さらに素子形成領域全体を覆う第２の層間絶縁膜１８及び第３の層間絶縁膜１９を有している。第３の層間絶縁膜の上には、第２の方向に沿って形成され、可変抵抗素子１６の上部電極１６２に接続されるビット線配線２０が形成されている。
【００２１】
以下、図２乃至図１４を参照して、半導体装置１０の製造方法について説明する。ここで、各図において（ａ）は縦断面図、（ｂ）は平面図である。図１と同様に、各図（ａ）は、（ｂ）のＡ−Ａ線断面に対応し、各図（ｂ）は、一部が透視図のように描かれている。
【００２２】
なお、以下に説明する各工程において用いられる技術（即ち、成膜、パターニング、エッチング等の技術）としては、公知の技術を用いることができる。
【００２３】
まず、図２(ａ)及び(ｂ)に示すように、半導体基板１１の一面側に素子分離領域１１１を形成し、素子形成領域を画定する。そして、素子形成領域にトランジスタ１２、第１の層間絶縁膜（第１の絶縁層）１３、ソース・ドレインプラグ１４及びソース配線１５を形成する。
【００２４】
次に、図３（ａ）及び（ｂ）に示すように、素子形成領域全体を覆うように層間絶縁膜１８０を形成する。層間絶縁膜１８０は複数の異なる絶縁膜（積層用絶縁膜）からなる絶縁性積層膜であり、例えば、第１、第２及び第３の絶縁膜１８１，１８２及び１８３を有してよい。あるいは、第１及び第２の絶縁膜１８１及び１８２に代わる下層絶縁膜と、第３の絶縁膜１８３に相当する上層絶縁膜とを有する２層構造であってもよい。
【００２５】
第１、第２及び第３の絶縁膜１８１，１８２及び１８３として、例えば、ＳｉＮ、ＳｉＯ２及びＳｉＮを用いることができる。また、下層絶縁膜及び上層絶縁膜としては、ＳｉＯ２及びＳｉＮを用いることができる。
【００２６】
層間絶縁膜１８０が二層構造の場合は、三層構造の場合に比べて成膜工程が一工程少なくてすむ。一方、層間絶縁膜１８０が三層構造の場合は、後のエッチング工程において第１の絶縁膜１８１をエッチングストッパとして利用することができるので、層間絶縁膜１８０の一部を除去する工程において、自己整合的に容易かつ高精度に膜厚制御を行うことができる。なお、三層構造の場合、最終的に第２の絶縁膜１８２及び第３の絶縁膜１８３は除去され、第１の絶縁膜１８１が第２の層間絶縁膜（第２の絶縁層）１８として残ることになる。
【００２７】
次に、リソグラフィー及びエッチングにより、図４（ａ）及び（ｂ）に示すように、層間絶縁膜１８０に、一対のソース・ドレインプラグ１４の他方の上面に達する開口部（コンタクトホール）４１を形成する。
【００２８】
次に、導電性材料を含む膜、たとえば導体膜を形成する。具体的には、図５（ａ）及び（ｂ）に示すように、素子形成領域全体に導電性膜（金属膜）５１を形成する。このとき、開口部４１内を埋め込むのに十分な膜厚の導電性膜５１を堆積させることにより、開口部４１内を埋め込む。導電性膜５１の堆積法としては、例えば、ＣＶＤ（Chemical vapor deposition）を用いることができる。導電性膜の材料としては、堆積の際に開口部４１内を埋め込むことができ、酸化によって可変抵抗膜になる材料であればよい。つまり、その酸化物が可変抵抗材料となる導体であればよい。そのような導体として、例えば、Ｗ（タングステン）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、或いはＣｏ（コバルト）などを使用することができる。Ｗ膜は、代表的な成膜条件を用いたback-end-of-line-W-plugプロセスにより成膜することができる。
【００２９】
続いて、導電性膜５１の表面をＣＭＰ等で研磨（研削）する。この研磨は、図６（ａ）及び（ｂ）に示すように、層間絶縁膜１８０の表面が露出するまで行う。こうして、開口部４１内に導電性プラグ５２を形成する。導電性プラグ５２は、所定方向（図の上下方向、堆積方向）に沿って延在し、その形状は円柱状である。ただし、導電性プラグ５２の形状は柱状形であればよく、例えば多角柱状でもよい。
【００３０】
次に、層間絶縁膜１８０の一部（第１の部分）を除去、具体的には、第３の絶縁膜１８３を選択的にエッチングして、図７（ａ）及び（ｂ）に示すように、第２の絶縁膜１８２を露出させるとともに、導電性プラグ５２の一方の端部（上端部）を露出させる。
【００３１】
次に、図８（ａ）及び（ｂ）に示すように、素子形成領域全体にサイドウォール形成用絶縁膜１７０を形成する。絶縁膜１７０としては、例えば、ＳｉＮを用いることができる。
【００３２】
それから、この絶縁膜１７０に対してエッチバックを行い、図９（ａ）及び（ｂ）に示すように、導電性プラグ５２の一方の端部の外周面を覆うサイドウォール１７１を形成する。サイドウォール１７１の一部が、後に図１のサイドウォール１７として残る。
【００３３】
次に、層間絶縁膜１８０の別の一部（第２の部分）を除去、具体的には、第２の絶縁膜１８２を選択的にエッチングし、図１０（ａ）及び（ｂ）に示すように、第１の絶縁膜１８１を露出させるとともに導電性プラグ５２の堆積方向の一部（以下、中央部と呼ぶ）を露出させる。なお、層間絶縁膜１８０が二層構造の場合はエッチングパラメータを調整することにより、下層絶縁膜の一部（第２の部分、第２の絶縁膜１８２の厚みに相当する分）を除去するようにすればよい。
【００３４】
続いて、導電性プラグ５２の堆積方向中央部を露出させた状態で、等方的な酸化処理、例えば熱酸化処理を行う。これにより、図１１（ａ）及び（ｂ）に示すように、導電性プラグ５２の堆積方向中央部は酸化されＷＯｘ等の可変抵抗部１６３となる。また、導電性プラグ５２の上端部も酸化され、可変抵抗部５３を形成している。
【００３５】
可変抵抗部１６３の上下両側には、未酸化の導電性部分が残る。これら未酸化の導電性部分が下部電極１６１及び上部電極１６２となる。この方法によれば、導電性材料の酸化物からなる可変抵抗部１６３が未酸化の導電性材料（１６１，１６２）に挟まれた構造を一体的に形成することができる。それゆえ、可変抵抗部１６３と電極部（下部電極１６１又は上部電極１６２）との間の界面は、大気や酸素雰囲気等に曝されることが無い。故に、電気的特性が安定する。
【００３６】
次に、図１２（ａ）及び（ｂ）に示すように、素子形成領域全体に層間絶縁膜１９０を形成する。層間絶縁膜１９０としては、例えば、ＳｉＯ２が利用できる。
【００３７】
それから、層間絶縁膜１９０の表面をＣＭＰ等で研磨する。この研磨は、図１３（ａ）及び（ｂ）に示すように、導電性プラグ５２の上端部に形成された可変抵抗部５３が除去され、未酸化の上部電極１６２となる部分が露出するまで行う。研磨により膜厚が減少した層間絶縁膜１９０が図１の第３の層間絶縁膜１９となる。また、サイドウォール１７１の研磨後に残った部分が図１のサイドウォール１７となる。
【００３８】
次に、図１４（ａ）及び（ｂ）に示すように、第３の層間膜１９の上に第２の方向に沿って形成され、第２の方向に沿って並ぶ複数の上部電極１６２に接続されるよう、複数のビット線配線２０を形成する。ビット線配線２０の形成は、例えば、ＴｉＮ膜を５０ｎｍ、Ｗ膜を１００ｎｍ、順次積層した後、リソグラフィ及びエッチングにより配線パターンを形成することにより行われる。
【００３９】
この後、公知の配線工程（ＡｌやＣｕ等の金属配線形成工程）や保護膜形成工程等を行い、半導体装置１０が完成する。
【００４０】
上述したように、本実施の形態では導電性プラグを形成し、形成した導電性プラグの堆積方向の一部（中央部）を酸化させることにより、可変抵抗部が一対の電極部に挟まれた構造を一括形成する。したがって、可変抵抗部の電極部との界面となる部分が外部に露出することがない。それゆえ、界面をクリーニングする必要がなく、また、クリーニングの状態によって電気的特性にバラツキが生じるということもない。
【００４１】
加えて、酸化の進行は、酸化される領域の周辺部よりも中央部の方が早い。したがって、可変抵抗部の厚みは、外周側から中心に向かって進むに従い堆積方向に関して薄くなる。その結果、一対の電極部間の距離は、外周側よりも中心側で短くなる。したがって、一対の電極部間に電圧を印加したとき、それら電極部間に形成される電流経路は中心付近に偏る。つまり、一対の電極部間において電流経路が形成される領域は中心付近に制限される。
【００４２】
以上の結果、半導体装置１０では、可変抵抗部と電極部との界面の状態に起因する電気的特性のバラツキの発生が抑制される。
【００４３】
ＲｅＲＡＭでは、一対の電極間に高電圧を印加することで、これら電極に挟まれた可変抵抗部中に電流経路を形成し、低抵抗化状態又はフォーミング状態と呼ばれる状態にする。そして、フォーミング状態で、両電極間に印加する電圧を制御することで、可変抵抗部中に形成された電流経路の抵抗値を変化（セット抵抗⇔リセット抵抗）させ、記憶素子として機能させる。
【００４４】
関連するＲｅＲＡＭでは、上下電極部の対向面が実質的に平行なので、電流経路形成時に複数の電流経路が形成され始め、いくつかの不完全な電流経路が残る可能性が高い。不完全な電流経路は、その後の抵抗値を変化させる際（動作時）に導通して、ＲｅＲＡＭの誤動作の原因となる恐れがある。
【００４５】
これに対し、本実施の形態に係る半導体装置では、上部電極と下部電極とが最も近接した箇所（中心部）に電界が集中し、電流経路が１本だけ形成される可能性が高い。つまり、不完全な電流経路が形成される可能性がほとんどない。よって、半導体装置の動作に不完全な電流経路が導通し（抵抗値が急激に低下し）、半導体装置が誤動作するようなこともほとんどない。
【００４６】
次に、図１５を参照して、本発明の第２の実施の形態に係る半導体装置の製造方法により製造される半導体装置１０−１について詳細に説明する。
【００４７】
半導体装置１０−１と第１の実施の形態に係る半導体装置１０とほぼ同じに構成されている。しかしながら、半導体装置１０−１が、絶縁部２１を備える可変抵抗素子１６−１を有している点で、半導体装置１０と異なっている。絶縁部２１は、可変抵抗素子１６−１の中心軸に沿って積層方向に延び、下部電極１６１から上部電極１６２にまで達している。
【００４８】
次にこの半導体装置１０−１の製造方法について、図１６乃至図１９を参照して説明する。
【００４９】
図１６（ａ）及び（ｂ）は、第１の実施の形態の場合と同様の工程により、開口部４１を形成するまでの工程を終えた状態を示している。この状態から、図１７（ａ）及び（ｂ）に示すように、開口部４１が部分的に埋め込まれ、完全には埋め込まれない膜厚となるように堆積条件を設定し、導電性膜５１を堆積させる。導電性膜５１としては、例えば、Ｗ（タングステン）膜等の上述した導体（金属膜）のいずれかを用いることができる。さらに、導電性膜５１上に、開口部４１内に残された空間を完全に埋め込むのに十分な膜厚の絶縁膜（埋め込み用絶縁膜）２１０を形成して開口部４１を完全に埋め込む。絶縁膜２１０としては、例えば、ＳｉＯ２膜を用いることができる。
【００５０】
次に、絶縁膜２１０と導電性膜５１とを表面側からＣＭＰ等により研磨する。この研磨は、図１８（ａ）及び（ｂ）に示すように、層間絶縁膜１８０の表面が露出するまで行う。こうして、中心部に円柱状絶縁膜２１１が埋め込まれた導電性プラグ５５を開口部４１内に形成する。導電性プラグ５５は一部（中心部）が絶縁膜であるが、その外形は円柱状形である。
【００５１】
その後、第１の実施の形態と同様の工程（図７〜図１４参照）を行い、図１９（ａ）及び（ｂ）に示すような半導体装置１０−１を得る。
【００５２】
本実施の形態では、導電性プラグ５５の中心部に円柱状絶縁膜２１１が存在するので、導電性プラグ５５の所定方向中央部を酸化させて可変抵抗部を形成する工程に要する時間を、第１の実施の形態に比べて短縮することができる。
【００５３】
また、可変抵抗部と電極部との界面の面積を小さくすることができ、電流経路の抵抗値を変化させる書き換え電流を低減することができる。
【００５４】
以上、本発明について、いくつかの実施の形態に即して説明したが、本発明は、上記実施の形態に限定されるものではなく、種々の変更、変形が可能である。例えば、上記実施の形態では、導電性プラグの材料としてＷ（タングステン）を例示したが、その酸化物がＣＥＲ効果を示すものであれば他の材料であってもよい。
【符号の説明】
【００５５】
１０，１０−１    半導体装置
１１    半導体基板
１１１    素子分離領域
１２    トランジスタ
１３    第１の層間絶縁膜
１４    ソース・ドレインプラグ
１５    ソース配線
１６，１６−１    可変抵抗素子
１６１    下部電極
１６２    上部電極
１６３    可変抵抗部
１７    サイドウォール
１７０    サイドウォール形成用絶縁膜
１７１    サイドウォール
１８    第２の層間絶縁膜
１８０    層間絶縁膜
１８１    第１の絶縁膜
１８２    第２の絶縁膜
１８３    第３の絶縁膜
１９    第３の層間絶縁膜
１９０    層間絶縁膜
２０    ビット線配線
２１    絶縁部
２１０    絶縁膜
２１１    円柱状絶縁膜
４１    開口部
５１    導電性膜
５２    導電性プラグ
５３    可変抵抗部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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