(57)【要約】【課題】サポート膜で保持されたシリンダ型電極を有するキャパシタを形成する際に、シリンダホール形成時にデフォーカスの発生したウエハエッジ部において、シリンダ型電極を形成する際の型材となるコア絶縁膜を除去すると、パターンとびが発生する。【解決手段】コア絶縁膜２６を除去するために形成するサポート膜２７の開口部をデフォーカスの発生したウエハエッジ部では形成せず、好ましくは通常露光部のマット幅Ｍａよりも大きなマット幅Ｍｂとなるように形成し、ウエハエッジ部のサポート膜２７下にコア絶縁膜２６が残るようにする。【選択図】図１６
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【特許請求の範囲】
【請求項１】
半導体基板上に機能素子を形成する工程、
前記機能素子上にコア絶縁膜を形成する工程、
前記コア絶縁膜上にサポート膜を形成する工程、
前記サポート膜及びコア絶縁膜にシリンダホールを形成する工程、
前記シリンダホール内にキャパシタの下部電極を形成する工程、
前記サポート膜に開口部を形成する工程、
前記開口部を介して前記サポート膜下の前記コア絶縁膜をウェットエッチングにより選択的に除去する工程、
とを有し、前記半導体基板として一枚のウエハ上に複数の半導体装置を製造する方法において、
前記シリンダホール形成時にウエハエッジ部においてデフォーカスが発生する部分では、前記サポート膜に開口部を形成せず、前記コア絶縁膜を選択的に除去する工程において、当該部分のサポート膜下のコア絶縁膜の少なくとも一部を残すことを特徴とする半導体装置の製造方法。
【請求項２】
前記サポート膜に開口部を形成するパターン露光の際に、ネガ型レジストに対して全面に均等に所定の開口部パターンを有する露光マスクを用いてショット露光を行った後、前記デフォーカスが発生する部分に多重露光を行って、前記ショット露光における少なくとも開口部パターンに相当する未露光部を露光して、レジストマスクを形成し、該レジストマスクを用いて前記サポート膜の開口部加工を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記デフォーカスが発生する部分への多重露光に際して、サポート膜開口パターンを半ピッチずらして露光する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記デフォーカスが発生する部分への多重露光に際して、通常露光部のマット面積より大きなマット面積となるように露光する請求項２に記載の半導体装置の製造方法。
【請求項５】
前記デフォーカスが発生する部分への多重露光に際して、サポート膜開口パターンのない露光マスクであって、通常露光部のマット領域より左右上下の４方向に大きなマット幅となる露光パターンを有する露光マスクを用いて露光する請求項４に記載の半導体装置の製造方法。
【請求項６】
通常露光部のマット領域より左右上下の４方向に大きなマット幅となる露光パターンは、通常露光を行う露光マスク上に形成されている請求項５に記載の半導体装置の製造方法。
【請求項７】
前記デフォーカスが発生する部分への多重露光に際して、サポート膜開口パターンを左右上下４方向に半ピッチずつずらして多重露光する請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、詳しくは、クラウン型キャパシタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ等の半導体装置では、微細化に伴い、３次元構造のキャパシタが専ら用いられている。特に、ＤＲＡＭのメモリセルに使用するキャパシタについて、下部電極の内壁と外壁を共に電極として使用するクラウン型キャパシタが適用されている。キャパシタをクラウン型とすることにより、占有面積を増加させずに静電容量を増やすことができる。
【０００３】
このようなクラウン型キャパシタの形成方法は、シリンダ状の下部電極を形成するためにコア絶縁膜にシリンダホールを形成した後、下部電極をシリンダホール内に形成し、その後、コア絶縁膜を除去することで下部電極の外壁を露出させている。
【０００４】
コア絶縁膜を除去する際、ウェットエッチングにてコア絶縁膜を除去するが、この際、下部電極の倒れ（倒壊）が発生することがあり、これを防止するためにサポート膜（支持体）構造を備えたものが知られている（特許文献１）。
【０００５】
また、サポート膜には、ウェットエッチングの薬液を浸透させるため、所定のパターンで開口部が形成されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２９７９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
通常、ＤＲＡＭ等の半導体装置では、シリコンウエハ上に複数のチップをまとめて形成する。シリコンウエハのエッジ部は割れや欠けを防止するために面取り（ラウンド）形状に加工されている。半導体装置の製造コストを低減するためには、一枚のウエハ上にできるだけ多くのチップを形成するように、できるだけウエハエッジ部近傍にまでチップ取り領域を設けることが有利である。
【０００８】
キャパシタを形成するシリンダホールをコア絶縁膜に形成する場合、フォトリソグラフィー技術を用いて微細なホールパターンをレジスト膜に多数形成する。フォトリソグラフィー技術では、所定領域を一度に露光できるマスク（レチクル）を用いて、一枚の卯へは上を順次露光するショット露光が一般的である。ショット露光では、ウエハエッジ部を跨って露光する。しかしながら、特に微細なホールパターンを形成するシリンダホール露光の際には、段差のあるウエハエッジ部にデフォーカス（焦点ズレ）が発生しやすいという問題がある。このようなデフォーカスが発生したウエハエッジ部には、正常に露光された部分と比較してレジストマスクに形成するホールパターン径が小さくなり、このレジストマスクを用いてコア絶縁膜にシリンダホール加工を行うと、開孔不良を引き起こす。下部電極材料は、このような開孔不良部にも形成され、その後のサポート膜形成、コア絶縁膜の除去を行うと、開孔不良部の下部電極材料が脱離（いわゆる、パターンとび）してゴミの発生源となっている。
【課題を解決するための手段】
【０００９】
本発明では、デフォーカスの発生するウエハエッジ部のサポート膜のパターニング時に、通常形成するサポート膜の開口部を形成せずに、コア絶縁膜の除去時にウエハエッジ部のサポート膜下にコア絶縁膜を残すことで、パターンとびを抑制する方法が提供される。
【００１０】
詳しくは、本発明の一実施形態に係る半導体装置の製造方法は、
半導体基板上に機能素子を形成する工程、
前記機能素子上にコア絶縁膜を形成する工程、
前記コア絶縁膜上にサポート膜を形成する工程、
前記サポート膜及びコア絶縁膜にシリンダホールを形成する工程、
前記シリンダホール内にキャパシタの下部電極を形成する工程、
前記サポート膜に開口部を形成する工程、
前記開口部を介して前記サポート膜下の前記コア絶縁膜をウェットエッチングにより選択的に除去する工程、
とを有し、前記半導体基板として一枚のウエハ上に複数の半導体装置を製造する方法において、
前記シリンダホール形成時にウエハエッジ部においてデフォーカスが発生する部分では、前記サポート膜に開口部を形成せず、前記コア絶縁膜を選択的に除去する工程において、当該部分のサポート膜下のコア絶縁膜の少なくとも一部を残すことを特徴とする半導体装置の製造方法である。
【００１１】
より好ましくは、前記サポート膜に開口部を形成するパターン露光の際に、ネガ型レジストを用いて全面に均等にパターン露光を行った後、前記デフォーカス部に二段露光を行って、前記パターン露光における少なくとも開口部パターンに相当する未露光部を露光し、パターン露光におけるレジスト残存領域を大きくすることで、レジストマスクを用いたサポート膜の加工時にデフォーカス部では開口部が形成されず、また残存するサポート膜を多くする。
【発明の効果】
【００１２】
本発明の一実施形態によれば、シリンダホール形成時にデフォーカスが発生するウエハエッジ部のサポート膜の開口部をなくし、コア絶縁膜が除去されずに残存することで、パターンとびが抑制される。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態例に係るＤＲＡＭ装置におけるメモリセル領域のレイアウトを示す平面図である。
【図２】本発明の一実施形態例に係るＤＲＡＭ装置の一つのメモリセルにおける構造を示す模式的断面図である。
【図３】本発明の一実施形態例に係るＤＲＡＭ装置の製造方法を説明する工程断面図である。
【図４】本発明の一実施形態例に係るＤＲＡＭ装置の製造方法を説明する工程断面図である。
【図５】シリンダホール形成時のウエハショットレイアウトを示す図である。
【図６】本発明の一実施形態例に係るＤＲＡＭ装置の製造方法を説明する工程断面図であり、（ａ）はデフォーカスの発生したウエハエッジ部、（ｂ）は正常露光部である。
【図７】本発明の一実施形態例に係るＤＲＡＭ装置の製造方法を説明する工程断面図であり、（ａ）はデフォーカスの発生したウエハエッジ部、（ｂ）は正常露光部である。
【図８】本発明の一実施形態例に係るＤＲＡＭ装置の製造方法を説明する工程断面図であり、（ａ）はデフォーカスの発生したウエハエッジ部、（ｂ）は正常露光部である。
【図９】本発明の一実施形態例に係るＤＲＡＭ装置の製造方法を説明する工程断面図であり、（ａ）はデフォーカスの発生したウエハエッジ部、（ｂ）は正常露光部である。
【図１０】サポート膜に形成する開口部パターンの一例を示す平面図である。
【図１１】開口部パターンの露光に用いる露光マスク（レチクル）の一例を示す平面図であり、（ａ）は全体図、（ｂ）は通常露光部Ａの拡大図、（ｃ）は追加露光部Ｂの拡大図である。
【図１２】サポート膜開口部形成時のウエハショットレイアウトを示す図であり、（ａ）は通常露光、（ｂ）は追加露光のショットレイアウトである。
【図１３】本発明の一実施形態例に係るＤＲＡＭ装置の製造方法を説明する工程断面図であり、（ａ）はデフォーカスの発生したウエハエッジ部、（ｂ）は正常露光部である。
【図１４】本発明の一実施形態例に係るＤＲＡＭ装置の製造方法を説明する工程断面図であり、（ａ）はデフォーカスの発生したウエハエッジ部、（ｂ）は正常露光部である。
【図１５】本発明の一実施形態例に係るＤＲＡＭ装置の製造方法を説明する工程断面図であり、（ａ）はデフォーカスの発生したウエハエッジ部、（ｂ）は正常露光部である。
【図１６】本発明の一実施形態に係るシリンダホール形成からコア絶縁膜除去までの概略を示す図であり、（ａ）ではシリンダホール形成後の概略図、（ｂ）はサポート膜への開口部形成後の概略図、（ｃ）はコア絶縁膜除去後の概略図である。
【図１７】従来例のシリンダホール形成からコア絶縁膜除去までの概略を示す図であり、（ａ）ではシリンダホール形成後の概略図、（ｂ）はサポート膜への開口部形成後の概略図、（ｃ）はコア絶縁膜除去後の概略図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施形態例について具体的に説明するが、本発明はこれらの実施形態例のみに限定されるものではない。
【００１５】
まず、本発明の目的とするクラウン型キャパシタを有する半導体装置について説明する。
図１は、本発明に係る半導体装置、例えば、ＤＲＡＭ装置におけるメモリセル領域のレイアウトを示す平面図である。
【００１６】
同図に示すように、半導体装置５０には、複数のメモリセル領域５１が配置されている。各メモリセル領域５１の周辺にはセンスアンプ回路やデコーダ回路等のメモリセル以外の回路ブロック（図示しない）を含む周辺回路領域５２が配置されている。なお、周辺回路領域５２には補償容量を設けることができ、メモリセル領域に形成するキャパシタと同様のクラウン型キャパシタとすることができる。
【００１７】
一つのメモリセル領域には複数のクラウン型キャパシタが、例えば、８Ｆ２、６Ｆ２、４Ｆ２等と称される一般的なレイアウトに配置されており、各キャパシタの下部電極はその上方でサポート膜により支持されている。図２は、一つのメモリセルにおける構造を示す模式的断面図である。
【００１８】
図２に示すように、半導体基板１１の素子分離領域１２によって画定された活性領域には、２つのトランジスタが設けられており、トランジスタはゲート絶縁膜１３上にゲート導電膜１４、ゲートキャップ層１５の積層からなるゲート電極１６と、ゲート電極１６の側壁に形成されたゲートサイドウォールスペーサ１７、ゲート電極間の活性領域にソース／ドレイン領域となる拡散層１８ａ〜１８ｃを有する。２つのトランジスタに共有される拡散層１８ｂは、ビットコンタクトとなるセルコンタクトプラグ２０ｂを介して第１層間絶縁膜１９上のビット線２１に接続されており、また、各トランジスタの共有されていない拡散層１８ａ及び１８ｃは、セルコンタクトプラグ２０ａ及び２０ｃを介して第２層間絶縁膜２２を貫通する容量コンタクトプラグ２３に接続される。さらに容量コンタクトプラグ２３は第２層間絶縁膜２２上のパッド電極２４に接続されており、パッド電極は第３層間絶縁膜２５で覆われている。パッド電極２４には第３層間絶縁膜２５を貫通してキャパシタ３１の下部電極２８が接続されており、下部電極２８の上方はサポート膜２７で支持されている。下部電極２８の外壁及び内壁には容量絶縁膜２９、上部電極３０が設けられており、キャパシタ３１を構成している。
【００１９】
実施形態例１
次に、半導体装置の製造方法について工程断面図を参照して説明する。
まず、公知の方法により第３層間絶縁膜２５まで形成した状態を図３に示す。なお、ここでは、トランジスタとしてプレーナ型を例として挙げているが、これに限定されず、ゲート電極の一部を基板中に埋設したリセスゲート構造や、ゲート電極を基板中に埋設したトレンチゲート構造でも良い。また、ゲート電極構造によってビット線の配置やコンタクトプラグの積層数等を変更しても良い。
【００２０】
次に、図４に示すように、第３層間絶縁膜２５上にコア絶縁膜２６を形成する。コア絶縁膜２６はキャパシタ下部電極を形成する際の型材として機能し、例えばシリコン酸化膜で形成する。コア絶縁膜２６をシリコン酸化膜で構成する場合、第３層間絶縁膜２５はコア絶縁膜２６とエッチング選択比のとれる材料、例えばシリコン窒化膜で形成する。コア絶縁膜２６上には、サポート膜２７が形成されており、サポート膜２７もコア絶縁膜２６とエッチング選択比のとれるシリコン窒化膜等で形成される。
【００２１】
サポート膜２７上にフォトリソグラフィー技術を用いてシリンダホール用のレジストマスクパターン（図示しない）を形成する。この時、１枚のウエハ上に複数のチップを形成するために、ステッパーによりフォトマスクとなるレチクルをウエハ上で移動しながら順次露光（ショット露光）を行う。図５にシリンダホール形成時のウエハショットレイアウトを示す。同図に示すように、ウエハエッジ部の段差により、斜線部においてシリンダデフォーカス（Ｄｆ）が発生する。このようなデフォーカスが発生した状態でシリンダホール加工を行うと、図６に示すように、正常露光部（ｂ）では所望のシリンダホール２６ｂが形成されるが、ウエハエッジ部（ａ）のデフォーカス部では径が小さくなり、いびつなシリンダホール２６ａが形成されてしまう。なお、第３層間絶縁膜２５から下の構造については変化が無いため、以下、記載を省略する。
【００２２】
次に、図７に示すように、下部電極材料２８Ｍを成膜する。サポート膜２７上部からシリンダホール２６ｂの内壁部に所定の膜厚の下部電極材料２８Ｍを成膜する。下部電極材料の一例として、窒化チタン（ＴｉＮ）を挙げることができるが、これに限定されない。下部電極材料２８Ｍの膜厚はシリンダホール２６ｂの内部を充填しない膜厚で形成され、例えば、シリンダホール２６ｂの開孔径が８０ｎｍの場合、１０〜２０ｎｍ程度の膜厚とする。一方、シリンダホール２６ａにも下部電極材料が埋め込まれ、同図ではシリンダホール２６ａ内が下部電極材料で充填された態様を示しているが、これに限定されない。
【００２３】
続いて、図８に示すように、プラズマＣＶＤ法などの段差カバレッジの悪い成膜方法を用いて、下部電極材料上に、シリコン酸化膜等のキャップ絶縁膜３２を形成する。シリンダホール２６ｂでは開孔の上端近傍のみ、キャップ絶縁膜３２で埋め込まれる。これは、最小加工寸法が６５ｎｍの世代以降の設計ルールで加工されたシリンダホールにカバレッジの悪い成膜方法でキャップ絶縁膜を形成すると、ホールの上端が先に閉塞してホール内に膜が堆積しないためである。なお、キャップ絶縁膜３２は後の工程で除去されるため、ホール内の下部電極内壁の付着を完全に防止する必要はない。
【００２４】
次に、図９に示すように、コア絶縁膜２６を除去するための開口部をサポート膜２７に形成するため、マスクとしてフォトレジスト膜３３を形成する。フォトレジスト膜３３としてはネガ型フォトレジストを用いる。ここでの露光もショット露光で行う。
【００２５】
フォトレジスト膜３３に形成する開口部パターン３３Ａの一例として図１０に平面図を示す。正常露光部では同図に示すように、各下部電極の側壁の少なくとも一部がサポート膜で保持された状態となるように開口部パターン３３Ａを形成する。
【００２６】
図１１（ａ）は、このショット露光に使用するレチクルの例を示す平面図である。レチクルはガラス基板などの透明基板１上に遮光マスク２としてクロム（Ｃｒ）膜が所定のパターンに形成されたもので、一つの四角が一つのマット領域に相当する。この例では、正常露光部の開口部パターンに対応する通常露光部Ａと後述する追加露光を行う追加露光部Ｂを設けた例を示しているが、追加露光部Ｂは別のレチクルとしても良い。各マット領域のパターンの拡大図を図１１（ｂ）、（ｃ）に示す。図１１（ｂ）には、通常露光部Ａのマットパターンが示されており、ハッチングされた領域が遮光マスク２であり、それ以外の領域が光透過部３である。一方、図１１（ｃ）に示すように追加露光部Ｂのマットパターン内部には、サポート膜への開口パターンが設けられていない。さらに、マット領域の幅も通常露光部Ａのマット幅Ｍａよりも一回り大きいＭｂとしている。
【００２７】
このようなレチクルを用いて、まず、図１２（ａ）に示すようにシリンダデフォーカス部も含めて通常露光部Ａを用いて通常露光を行う。この露光により、ウエハエッジのシリンダデフォーカス部にもサポート膜開口部に相当する未露光部が形成される。次に、図１２（ｂ）に示すように、ウエハエッジのシリンダデフォーカス部のみレチクル上の追加露光部Ｂを用いて二重露光を行う。これにより、未露光部が露光される。このような露光を行った後、現像処理すると、露光部はレジスト膜が残り、未露光部が除去される。つまり、図９に示すように、ウエハエッジのシリンダデフォーカス部のサポート膜上には開口部パターンが形成されず（図９（ａ））、正常露光部にのみ開口部パターンが形成される（図９（ｂ））。
【００２８】
このように形成したフォトレジスト膜３３をマスクとして、異方性ドライエッチングを行うことにより、フォトレジスト膜３３で覆われていない部分のキャップ絶縁膜３２、下部電極膜２８Ｍ、サポート膜２７を除去する。これにより、開口部パターンに対応する部分のサポート膜２７には開口部（窓パターン）が形成されるが（図１３（ｂ））、ウエハエッジのデフォーカス部では、開口部が形成されない（図１３（ａ））。さらに、正常露光部のマット領域幅Ｍａよりも幅広のマット領域幅Ｍｂを有するウエハエッジ部では、サポート膜のマット面積が大きくなる。
【００２９】
次に、ドライエッチングにより残存しているキャップ絶縁膜３２と、サポート膜２７上の下部電極膜２８Ｍを除去する。ここで、シリンダホールのアスペクト比が高い場合（例えばアスペクト比が１５以上の場合）、シリンダホール底の下部電極膜にはダメージを与えることなく、サポート膜２７上の下部電極膜２８Ｍを除去することができる（図１４（ｂ））。ウエハエッジ部でも同様にサポート膜２７上の下部電極膜２８Ｍが除去される（図１４（ａ））。
【００３０】
次に、図１５に示すように、フッ酸（フッ化水素酸（ＨＦ）溶液）を薬液として用いたウェットエッチングにより、サポート膜２７下のコア絶縁膜２６を除去する。フッ酸溶液としては、ウェットエッチングに要する時間を短縮するため、工業用に市販されている濃フッ酸（４９ｗｔ％）の原液をそのまま用いることが好ましい。
【００３１】
このようなウェットエッチングにより、正常露光部ではサポート膜２７に形成した開口部を介して薬液が浸透し、コア絶縁膜２６を全て除去することができる（図１５（ｂ））。一方、ウエハエッジ部では、サポート膜２７には開口部が設けられておらず、コア絶縁膜２６が残留する（図１５（ａ））。この時、マット端からはエッチング薬液が侵入するため、マット端はエッチングされる。マット端からのエッチング量（サイドエッチング量）を考慮して、マット端の下部電極膜が露出しないようにマット幅Ｍｂを選択することが好ましい。
【００３２】
シリンダホール形成から、コア絶縁膜の除去までの概略を図１６に示す。同図（ａ）ではシリンダホール形成後の概略を示している。同図（ｂ）ではサポート膜２７への開口部形成後の概略を示している。ウエハエッジ部のマット領域は通常露光部のマット領域の幅Ｍａよりも幅広のＭｂに形成されていることが分かる。同図（ｃ）ではコア絶縁膜２６を除去した後の概略を示している。通常露光部ではコア絶縁膜が除去されているが、ウエハエッジ部ではマット端からのサイドエッチのみとなっていることが分かる。
【００３３】
ここで、従来例としてウエハエッジのデフォーカス部に追加露光を行わず、サポート膜開口部を同様に形成した場合を図１７に示す。同図（ａ）〜（ｃ）は図１６の（ａ）〜（ｃ）にそれぞれ対応する。図１２（ａ）に示した通常露光のみを行っていることで、同図（ｂ）に示すようにデフォーカスの発生するウエハエッジ部でも、サポート膜のマット幅は同じＭａとなっている。また、サポート膜には同様に開口部が形成されている。このような状態でコア絶縁膜２６の除去を行うと、ウエハエッジ部においてもコア絶縁膜２６が除去され、パターンとびが発生している（同図（ｃ））。なお、図面は本発明の課題を説明するために、本発明者が独自に作図したものであり、従来技術そのものではない。これに対して、本実施形態例ではウエハエッジ部のサポート膜には開口部を形成しておらず、サポート膜下のコア絶縁膜を残存させることで、パターンとびを抑制することができる。さらにマット領域幅Ｍｂを正常露光領域のマット幅Ｍａよりも大きくしていることで、残存するコア絶縁膜２６を多くして密着力を高めることができる。
【００３４】
その後、容量絶縁膜２９、上部電極３０を形成することで図２に示す装置が完成する。さらに不図示の上部層間膜及び上部配線等を形成することで、本発明に係る半導体装置が得られる。さらに、ウエハ上の各半導体装置はチップ毎に切断されて、個々の半導体装置が得られる。なお、ウエハエッジ部のシリンダデフォーカス部を含むものは、キャパシタとして正常に機能しないため、廃棄する。
【００３５】
実施形態例２
実施形態例１では、サポート膜２７の開口パターン形成のために、通常パターンとは異なるマットパターンを用いていたが、本実施形態例では、通常のサポート膜開口パターンを半ピッチずらして二重露光することでも、デフォーカス部のサポート開口をなくすことができる。さらに、セルマット端の４方向に対してコアウェットエッチング量よりも大きく位置をずらして多重露光することにより、実施形態例１と同様に、ウエハエッジ部のデフォーカス部でのサポート膜のマット領域幅を通常露光部よりも広くすることもできる。本実施形態例では、高価なレチクルを別途作成する必要がないので、製造コストの高騰を抑制することができる。
【００３６】
実施形態例３
上記の実施形態例では、デフォーカス部にもマット領域としてサポート膜を分離しているが、さらにマット領域として分離せずに連続して残すこともできる。例えば、追加露光のレチクルをより大きな光透過部３を有するパターンとして露光しても良い。
【符号の説明】
【００３７】
１  透明基板
２  遮光膜
３  光透過部
１１  半導体基板
１２  素子分離膜
１３  ゲート絶縁膜
１４  ゲート導体膜
１５  ゲートキャップ膜
１６  ゲート電極
１７  ゲート側壁サイドウォールスペーサ
１８ａ〜１８ｃ  拡散層
１９  第１層間絶縁膜
２０ａ〜２０ｃ  セルコンタクトプラグ
２１  ビット線
２２  第２層間絶縁膜
２３  容量コンタクトプラグ
２４  パッド電極
２５  第３層間絶縁膜
２６  コア絶縁膜
２７  サポート膜
２８  下部電極
２９  容量絶縁膜
３０  上部電極
３１  キャパシタ
３２  キャップ絶縁膜
３３  フォトレジスト膜
３３Ａ  開口部パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2012209350.tif 000012
【図１１】
2012209350.tif 000013
【図１２】
2012209350.tif 000014
【図１３】
2012209350.tif 000015
【図１４】
2012209350.tif 000016
【図１５】
2012209350.tif 000017
【図１６】
2012209350.tif 000018
【図１７】
2012209350.tif 000019