(57)【要約】【課題】界面層膜厚が異なるＨｉｇｈ−ｋゲート絶縁膜を有するＭＩＳＦＥＴのしきい値電圧を合わせこむことができる半導体装置及びその製造方法を提供する。【解決手段】実施形態の半導体装置の製造方法は、半導体基板１１上の第１の領域にシリコン酸化膜２０を、第２の領域にシリコン酸化膜２１を形成する工程と、シリコン酸化膜２０上及びシリコン酸化膜２１上にハフニウム酸化膜２２を形成する工程と、ハフニウム酸化膜２２上に、Ｍｇ、Ｌａ、Ｙ、Ｄｙ、Ｓｃ、Ａｌのうち少なくとも１つの元素からなる添加元素を含む膜２３を形成する工程と、添加元素を含む膜２３を形成する工程の後、熱処理を行い、シリコン酸化膜２０中及びシリコン酸化膜２１中に添加元素を拡散する工程と、シリコン酸化膜２０上のハフニウム酸化膜２２上、及びシリコン酸化膜２１上のハフニウム酸化膜２２上にメタルゲート電極を形成する工程とを備える。【選択図】図２
2012028418.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第１の領域に第１酸化膜を、第２の領域に第２酸化膜を形成する工程と、
前記第１酸化膜上及び前記第２酸化膜上にＨｉｇｈ−ｋ絶縁膜を形成する工程と、
前記Ｈｉｇｈ−ｋ絶縁膜上に、Ｍｇ、Ｌａ、Ｙ、Ｄｙ、Ｓｃ、Ａｌのうち少なくとも１つの元素からなる添加元素を含む膜を形成する工程と、
前記添加元素を含む膜を形成する工程の後、熱処理を行い、前記第１酸化膜中及び前記第２酸化膜中に前記添加元素を拡散する工程と、
前記第１酸化膜上の前記Ｈｉｇｈ−ｋ絶縁膜上、及び前記第２酸化膜上の前記Ｈｉｇｈ−ｋ絶縁膜上にメタル材料を含むメタルゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１酸化膜と前記第２酸化膜を形成する工程では，前記第１酸化膜を第１の膜厚形成し、前記第２酸化膜を前記第１の膜厚より厚い第２の膜厚形成し、
前記添加元素を拡散する工程の後、前記第１酸化膜は前記添加元素を単位面積当たり第１の量含み、前記第２酸化膜は前記添加元素を単位面積当たり前記第１の量より多い第２の量含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の酸化膜の平面の面積は、前記第１の酸化膜の平面の面積よりも大である請求項１または２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に形成され、第１の膜厚を持ち、かつＭｇ、Ｌａ、Ｙ、Ｄｙ、Ｓｃ、Ａｌのうち少なくとも１つの元素からなる添加元素を単位面積当たり第１の量含む第１界面層と、前記第１界面層上に形成され、Ｈｉｇｈ−ｋ材料から成る第１絶縁膜とを有する第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１メタルゲート電極と、
を備える第１のＭＩＳＦＥＴと、
前記半導体基板上に形成され、前記第１の膜厚と異なる第２の膜厚を持ち、かつ前記添加元素を単位面積当たり前記第１の量と異なる第２の量含む第２界面層と、前記第２界面層上に形成され、前記Ｈｉｇｈ−ｋ材料から成る第２絶縁膜とを有する第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２メタルゲート電極と、
を備える第２のＭＩＳＦＥＴと
を具備することを特徴とする半導体装置。
【請求項５】
前記第２界面層が持つ前記第２の膜厚は、前記第１界面層が持つ前記第１の膜厚より厚く、前記第２界面層が含む前記第２の量は、前記第１界面層が含む前記第１の量より多いことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、半導体集積回路は、入出力回路が形成されるＩ／Ｏ部分と論理回路などの本体回路が形成されるコア部分を有する。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Gen Tsutsui et al., “A Cost-Effective LOP/LSTP Integrated CMOS Platform Utilizing Multi-Thickness SiON Gate Dielectrics with Hafnium for 45-nm Node”, 2007 symposium on VLSI Technology Digest of Technical Papers, p.176-177
【発明の概要】
【発明が解決しようとする課題】
【０００４】
界面層膜厚が異なるＨｉｇｈ−ｋゲート絶縁膜を有するＭＩＳＦＥＴ（metal-insulator semiconductor field-effect transistor）のしきい値電圧を合わせこむことができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施態様の半導体装置の製造方法は、半導体基板上の第１の領域に第１酸化膜を、第２の領域に第２酸化膜を形成する工程と、前記第１酸化膜上及び前記第２酸化膜上にＨｉｇｈ−ｋ絶縁膜を形成する工程と、前記Ｈｉｇｈ−ｋ絶縁膜上に、Ｍｇ、Ｌａ、Ｙ、Ｄｙ、Ｓｃ、Ａｌのうち少なくとも１つの元素からなる添加元素を含む膜を形成する工程と、前記添加元素を含む膜を形成する工程の後、熱処理を行い、前記第１酸化膜中及び前記第２酸化膜中に前記添加元素を拡散する工程と、前記第１酸化膜上の前記Ｈｉｇｈ−ｋ絶縁膜上、及び前記第２酸化膜上の前記Ｈｉｇｈ−ｋ絶縁膜上にメタル材料を含むメタルゲート電極を形成する工程とを具備する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態のＭＩＳＦＥＴの構造を示す断面図である。
【図２】第１実施形態のＭＩＳＦＥＴの製造方法を示す断面図である。
【図３】第１実施形態のＭＩＳＦＥＴにおけるＭｇＯによるフラットバンド電圧の界面層膜厚依存性を示す図である。
【図４】第１実施形態のＭＩＳＦＥＴにおけるゲート絶縁膜とゲート電極中のＭｇの分布を示す図である。
【図５】第１実施形態のＭＩＳＦＥＴにおけるしきい値電圧のゲート長依存性を示す図である。
【図６】第２実施形態のＭＩＳＦＥＴの構造を示す断面図である。
【図７】第２実施形態のＭＩＳＦＥＴの製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態のＭＩＳＦＥＴを有する半導体装置について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
［１］第１実施形態
まず、第１実施形態のＭＩＳＦＥＴについて説明する。
【０００９】
［１−１］ＭＩＳＦＥＴの構造
半導体装置は、入出力回路が形成されるＩ／Ｏ部分と、論理回路などの本体回路が形成されるコア部分とを有する。Ｉ／Ｏ部分のＭＩＳＦＥＴ（以下、Ｉ／Ｏトランジスタ）は、コア部分のＭＩＳＦＥＴ（以下、コアトランジスタ）よりも高耐圧が求められるため、Ｉ／Ｏトランジスタはコアトランジスタよりも膜厚が厚いゲート絶縁膜を有している。
【００１０】
図１（ａ）及び図１（ｂ）は、第１実施形態のＭＩＳＦＥＴの構造を示す断面図である。図示するように、半導体基板（例えば、ｐ型シリコン半導体基板）１１上には、図１（ａ）に示すコアトランジスタと、図１（ｂ）に示すＩ／Ｏトランジスタが形成されている。
【００１１】
以下に、図１（ａ）に示すコアトランジスタの構造を述べる。
【００１２】
半導体基板１１には、素子分離領域１２が形成され、素子分離領域１２の間の半導体基板には素子領域としてのｐ型ウェル領域１３が形成されている。素子分離領域１２は、例えばシリコン酸化膜（ＳｉＯ２）から成る。
【００１３】
ｐ型ウェル領域１３上には、ゲート絶縁膜１４が形成されている。ゲート絶縁膜１４は、ｐ型ウェル領域１３上に形成された界面層１４Ａと、界面層１４Ａ上に形成されたＨｉｇｈ−ｋ絶縁膜１４Ｂとを有する。界面層１４Ａは、例えば、Ｍｇを含むシリコン酸化膜（または、ＳｉＯＮ）、すなわちＭｇとシリコン酸化物の化合物から成る。Ｈｉｇｈ−ｋ絶縁膜１４Ｂは、Ｈｉｇｈ−ｋ（高誘電率）材料から成る絶縁膜であり、例えば、Ｍｇを含むハフニウム酸化膜（ＨｆＯ２）、すなわちＭｇとハフニウム酸化物の化合物から成る。
【００１４】
ゲート絶縁膜１４上、すなわちＨｉｇｈ−ｋ絶縁膜１４Ｂ上には、ゲート電極１５が形成されている。ゲート電極１５は、メタル材料を含むメタルゲート電極から成る。ゲート電極１５は、Ｈｉｇｈ−ｋ絶縁膜１４Ｂ上に形成された、例えば窒化チタン膜（または、窒化タンタル膜）１５Ａと、窒化チタン膜１５Ａ上に形成された、例えばポリシリコン膜（またはニッケルシリサイド膜）１５Ｂから成る。
【００１５】
ゲート電極１５の側面には、側壁絶縁膜１６が形成されている。側壁絶縁膜１６は、例えばシリコン酸化膜またはシリコン窒化膜から成る。また、ゲート絶縁膜１４下のウェル領域１３を挟むように、エクステンション領域１７が形成されている。さらに、エクステンション領域１７を挟むウェル領域１３には、ソース及びドレイン領域１８が形成されている。
【００１６】
次に、図１（ｂ）に示すＩ／Ｏトランジスタの構造を述べる。Ｉ／Ｏトランジスタは、コアトランジスタが形成される基板と同一の基板１１上に形成される。
【００１７】
半導体基板１１には、素子分離領域１２が形成され、素子分離領域１２の間の半導体基板には素子領域としてのｐ型ウェル領域１３が形成されている。
【００１８】
ｐ型ウェル領域１３上には、ゲート絶縁膜１９が形成されている。ゲート絶縁膜１９は、ｐ型ウェル領域１３上に形成された界面層１９Ａと、界面層１９Ａ上に形成されたＨｉｇｈ−ｋ絶縁膜１９Ｂとを有する。界面層１９Ａは、例えば、Ｍｇを含むシリコン酸化膜（または、ＳｉＯＮ）、すなわちＭｇとシリコン酸化物の化合物から成る。Ｈｉｇｈ−ｋ絶縁膜１９Ｂは、Ｈｉｇｈ−ｋ材料から成る絶縁膜であり、例えば、Ｍｇを含むハフニウム酸化膜、すなわちＭｇとハフニウム酸化物の化合物から成る。
【００１９】
ここで、界面層１９Ａの膜厚は、界面層１４Ａの膜厚より厚い。さらに、界面層１９Ａが含むＭｇの量は、界面層１４Ａが含むＭｇの量より多い。
【００２０】
また、ゲート絶縁膜１９上、すなわちＨｉｇｈ−ｋ絶縁膜１９Ｂ上には、ゲート電極１５が形成されている。ゲート電極１５は、メタル材料を含むメタルゲート電極から成る。ゲート電極１５は、Ｈｉｇｈ−ｋ絶縁膜１９Ｂ上に形成された、例えば窒化チタン膜（または、窒化タンタル膜）１５Ａと、窒化チタン膜１５Ａ上に形成された、例えばポリシリコン膜（またはニッケルシリサイド膜）１５Ｂから成る。
【００２１】
ゲート電極１５の側面には、側壁絶縁膜１６が形成されている。側壁絶縁膜１６は、例えばシリコン酸化膜またはシリコン窒化膜から成る。また、ゲート絶縁膜１４下のウェル領域１３を挟むように、エクステンション領域１７が形成されている。さらに、エクステンション領域１７を挟むウェル領域１３には、ソース及びドレイン領域１８が形成されている。
【００２２】
［１−２］ＭＩＳＦＥＴの製造方法
次に、第１実施形態のＭＩＳＦＥＴの製造方法について説明する。
【００２３】
図２（ａ）〜図２（ｅ）は、第１実施形態のＭＩＳＦＥＴの製造方法を示す断面図である。
【００２４】
まず、図２（ａ）に示すように、半導体基板１１のコアトランジスタの形成領域（以下、コア領域）とＩ／Ｏトランジスタの形成領域（Ｉ／Ｏ領域）に、素子分離領域１２を形成する。さらに、素子分離領域１２間の半導体基板１１に、イオン注入によりウェル領域１３を形成する。さらに、しきい値電圧を調整するためのイオン注入を、コア領域とＩ／Ｏ領域に同一工程にて同一条件で行う。すなわち、同一の加速電圧を用いたイオン注入により、同一のドーズ量の不純物をコア領域とＩ／Ｏ領域に注入する。
【００２５】
次に、図２（ｂ）に示すように、コア領域のウェル領域１３上及び素子分離領域１２上にシリコン酸化膜２０を熱酸化法により形成する。同様に、Ｉ／Ｏ領域のウェル領域１３上及び素子分離領域１２上にシリコン酸化膜２１を熱酸化法により形成する。ここで、Ｉ／Ｏ領域に形成するシリコン酸化膜２１は、コア領域に形成するシリコン酸化膜２０より膜厚を厚くする。
【００２６】
さらに、図２（ｂ）に示すように、シリコン酸化膜２０，２１上に、Ｈｉｇｈ−ｋ材料から成る絶縁膜、例えばハフニウム酸化膜２２を形成する。このとき、ハフニウム酸化膜２２は、コア領域とＩ／Ｏ領域に同一の工程により成膜され、同一の膜厚を持つ。
【００２７】
さらに、図２（ｃ）に示すように、ハフニウム酸化膜２２上にＭｇＯ膜（あるいはＭｇ膜）２３を形成する。このとき、ＭｇＯ膜２３は、コア領域とＩ／Ｏ領域に同一の工程により成膜され、同一の膜厚を持つ。
【００２８】
その後、図２（ｃ）に示した構造に熱処理を行い、ＭｇＯ膜またはＭｇ膜２３をハフニウム酸化膜２２及びシリコン酸化膜２０，２１に拡散させる。このときの熱処理の温度は、１０００〜１１００℃が望ましい。これにより、図２（ｄ）に示すように、コア領域には界面層１４Ａ及びＨｉｇｈ−ｋ絶縁膜１４Ｂを形成し、Ｉ／Ｏ領域には界面層１９Ａ及びＨｉｇｈ−ｋ絶縁膜１９Ｂを形成する。
【００２９】
界面層１４Ａ，１９Ａは、Ｍｇを含むシリコン酸化膜、すなわちＭｇとシリコン酸化物の化合物から成る。Ｈｉｇｈ−ｋ絶縁膜１４Ｂ，１９Ｂは、Ｍｇを含むハフニウム酸化膜、すなわちＭｇとハフニウム酸化物の化合物から成る。ここで、界面層１９Ａは界面層１４Ａに比べて膜厚が厚いため、界面層１９Ａ中に含まれるＭｇの量は界面層１４Ａ中に含まれるＭｇの量より多くなる。
【００３０】
次に、図２（ｅ）に示すように、Ｈｉｇｈ−ｋ絶縁膜１４Ｂ，１９Ｂ上に窒化チタン膜（または、窒化タンタル膜）１５Ａを形成し、窒化チタン膜１５Ａ上に、例えばポリシリコン膜（またはニッケルシリサイド膜）１５Ｂを形成する。
【００３１】
次に、図１（ａ）及び図１（ｂ）に示すように、ポリシリコン膜１５Ｂ及び窒化チタン膜１５Ａを、例えばＲＩＥ（Reactive Ion Etching）によりエッチングしてゲート電極１５を形成する。さらに、Ｈｉｇｈ−ｋ絶縁膜１４Ｂ及び界面層１４Ａと、Ｈｉｇｈ−ｋ絶縁膜１９Ｂ及び界面層１９Ａを、例えばＲＩＥによりエッチングしてゲート絶縁膜１４，１９をそれぞれ形成する。
【００３２】
その後、図１（ａ）及び図１（ｂ）に示すように、ゲート電極１５の両側のウェル領域１３にエクステンション領域１７を形成する。続いて、ゲート電極１５の側面に側壁絶縁膜１６を形成する。さらに、側壁絶縁膜１６の両側のウェル領域１３にソース及びドレイン領域１８を形成する。以上の工程により、コアトランジスタとＩ／Ｏトランジスタが同一の半導体基板１１に製造される。
【００３３】
［１−３］作用及び効果
次に、第１実施形態における作用及び効果について説明する。
【００３４】
図３は、ＭＩＳＦＥＴにおけるＭｇＯによるフラットバンド電圧Ｖｆｂ変化の界面層膜厚依存性を示す。ＭｇＯ膜２３をＨｉｇｈ−ｋ絶縁膜１４Ｂ，１９Ｂ及び界面層１４Ａ，１９Ａに拡散させる熱処理温度は１０５０℃である。フラットバンド電圧Ｖｆｂは、しきい値電圧を決定する要素の１つであり、フラットバンド電圧Ｖｆｂが負方向にシフトすれば、しきい値電圧も負方向にシフトする。ＥＯＴは、ゲート絶縁膜１４，１９をシリコン酸化膜に換算した場合の膜厚を示す。図３中の０．８ｎｍ、１．２ｎｍ、４．０ｎｍは、界面層の膜厚である。ＭｇＯ膜を堆積しない場合、フラットバンド電圧Ｖｆｂの界面層膜厚依存性は小さいが、ＭｇＯ膜を堆積させた場合、界面層の膜厚が厚いほど、フラットバンド電圧Ｖｆｂが負方向にシフトしていることがわかる。
【００３５】
また、図４はＭＩＳＦＥＴにおけるゲート絶縁膜（Ｈｉｇｈ−ｋ絶縁膜及び界面層）とゲート電極（窒化チタン）中のＭｇの分布を示す。縦軸のcounts/sは、単位時間（ここでは１秒）当たりの検出器でのＭｇのカウント数である。このカウント数が大きいほど、多くのＭｇが存在することを意味する。図４中の０．８ｎｍ、１．２ｎｍ、４．０ｎｍは界面層の膜厚である。界面層の膜厚が厚いほど、ゲート絶縁膜中にＭｇ量が多いことがわかる。このため、界面層の膜厚が厚いほど、界面層中のＭｇ量が多くなり、フラットバンド電圧Ｖｆｂが負方向にシフトしたと考えられる。
【００３６】
また、図５（ａ）及び図５（ｂ）はＭＩＳＦＥＴにおけるしきい値電圧Ｖｔのゲート長Ｌｇ依存性を示し、図５（ａ）はＭｇＯ膜を堆積しない場合、図５（ｂ）はＭｇＯ膜を堆積させた場合を示す。
【００３７】
図５中の０．８ｎｍ、１．２ｎｍ、４．０ｎｍは界面層の膜厚である。図５（ａ）に示すように、ＭｇＯ膜を堆積しない場合は、界面層の膜厚が厚くなると、しきい値電圧が高くなる。一方、図５（ｂ）に示すように、ＭｇＯ膜を堆積させた場合は、しきい値電圧が低くなり、かつしきい値電圧の界面層膜厚依存性を小さくなる。これにより、ＭｇＯ膜を堆積した場合は、界面層の膜厚が厚くなっても、ほぼ同等のしきい値電圧が得られていることがわかる。
【００３８】
以上により、Ｉ／Ｏトランジスタのゲート絶縁膜（界面層）の膜厚を、コアトランジスタのゲート絶縁膜（界面層）の膜厚より厚くした場合でも、Ｉ／Ｏトランジスタの界面層はコアトランジスタの界面層より単位面積当たり多くのＭｇを含有するため、Ｉ／Ｏトランジスタのしきい値電圧をコアトランジスタのしきい値電圧より低下させることができる。さらに、界面層の膜厚に依存せず、ほぼ同等のしきい値電圧を得ることができる。これを用いて、第１実施形態では、コアトランジスタとＩ／Ｏトランジスタの界面層の膜厚を調整することにより、コアトランジスタとＩ／Ｏトランジスタのしきい値電圧をほぼ同等に合わせこむことが可能である。ここで、単位面積当たりのＭｇの含有量は、界面層を上方から見たとき、界面層の単位面積内に含まれるＭｇ原子の数で表される。
【００３９】
また、しきい値電圧調整用のイオン注入は、コアトランジスタとＩ／Ｏトランジスタとで別々に行う必要がなく、同一工程にて同一条件で行うことができる。すなわち、コアトランジスタとＩ／Ｏトランジスタにおけるゲート絶縁膜下のウェル領域の濃度を同一にできる。このため、製造工程を簡素化できる。
【００４０】
また、ゲート絶縁膜（界面層）上に形成するＭｇＯ膜は、同一工程で同一の膜厚で成膜すればよいため、この点でも製造工程を簡素化できる。
【００４１】
以上説明したように第１実施形態では、耐圧が異なるコア部分のＭＩＳＦＥＴとＩ／Ｏ部分のＭＩＳＦＥＴのしきい値電圧を合わせこむことができる半導体装置及びその製造方法を提供できる。すなわち、膜厚が異なるＨｉｇｈ−ｋゲート絶縁膜を有するＭＩＳＦＥＴのしきい値電圧を合わせこむことができる半導体装置及びその製造方法を提供できる。
【００４２】
［２］第２実施形態
次に、第２実施形態のＭＩＳＦＥＴについて説明する。
【００４３】
一般に、Ｉ／Ｏ部分のＭＩＳＦＥＴ（Ｉ／Ｏトランジスタ）に比べて、チャネルサイズが小さいコア部分のＭＩＳＦＥＴ（コアトランジスタ）では、ＬａまたはＹ、Ｍｇ、Ｄｙ、Ｓｃ、Ａｌを添加されたＨｉｇｈ−ｋ絶縁膜から、これらの元素がチャネル領域外の素子分離領域などに拡散し易い。一方、チャネルサイズが大きく界面層の厚いＩ／Ｏトランジスタでは、ＬａまたはＹ、Ｍｇ、Ｄｙ、Ｓｃ、Ａｌを添加されたＨｉｇｈ−ｋ絶縁膜から、これらの元素がチャネル領域外の素子分離領域などに拡散し難い。これを利用し、第２実施形態では、コアトランジスタの界面層に取り込まれる前記元素量を少なくし、Ｉ／Ｏトランジスタの界面層に取り込まれる前記元素量を多くすることにより、しきい値電圧を調整する例を説明する。
【００４４】
［２−１］ＭＩＳＦＥＴの構造
半導体装置は、入出力回路が形成されるＩ／Ｏ部分と、論理回路などの本体回路が形成されるコア部分とを有する。Ｉ／Ｏ部分のＭＩＳＦＥＴ（Ｉ／Ｏトランジスタ）は、コア部分のＭＩＳＦＥＴ（コアトランジスタ）よりも高耐圧が求められるため、Ｉ／Ｏトランジスタはコアトランジスタよりも膜厚が厚いゲート絶縁膜を有している。
【００４５】
図６（ａ）及び図６（ｂ）は、第２実施形態のＭＩＳＦＥＴの構造を示す断面図である。図示するように、半導体基板１１上には、図６（ａ）に示すコアトランジスタと、図６（ｂ）に示すＩ／Ｏトランジスタが形成されている。
【００４６】
以下に、図６（ａ）に示すコアトランジスタの構造を述べる。
【００４７】
半導体基板１１には、素子分離領域１２が形成され、素子分離領域１２の間の半導体基板には素子領域としてのｐ型ウェル領域１３が形成されている。素子分離領域１２は、例えばシリコン酸化膜（ＳｉＯ２）から成る。
【００４８】
ｐ型ウェル領域１３上には、ゲート絶縁膜２４が形成されている。ゲート絶縁膜２４は、ｐ型ウェル領域１３上に形成された界面層２４Ａと、界面層２４Ａ上に形成されたＨｉｇｈ−ｋ絶縁膜２４Ｂとを有する。界面層２４Ａは、例えば、Ｌａ、Ｙ、Ｍｇ、Ｄｙ、Ｓｃ、Ａｌのうち少なくともいずれかの元素（以下、添加元素と記す）を含むシリコン酸化膜（または、ＳｉＯＮ）、すなわち添加元素とシリコン酸化物の化合物から成る。Ｈｉｇｈ−ｋ絶縁膜２４Ｂは、Ｈｉｇｈ−ｋ（高誘電率）材料から成る絶縁膜であり、例えば、添加元素を含むハフニウム酸化膜（ＨｆＯ２）、すなわち添加元素とハフニウム酸化物の化合物から成る。
【００４９】
ゲート絶縁膜２４上、すなわちＨｉｇｈ−ｋ絶縁膜２４Ｂ上には、ゲート電極１５が形成されている。ゲート電極１５は、メタル材料を含むメタルゲート電極から成る。ゲート電極１５は、Ｈｉｇｈ−ｋ絶縁膜２４Ｂ上に形成された、例えば窒化チタン膜（または、窒化タンタル膜）１５Ａと、窒化チタン膜１５Ａ上に形成された、例えばポリシリコン膜（またはニッケルシリサイド膜）１５Ｂから成る。
【００５０】
ゲート電極１５の側面には、側壁絶縁膜１６が形成されている。また、ゲート絶縁膜２４下のウェル領域１３を挟むように、エクステンション領域１７が形成されている。さらに、エクステンション領域１７を挟むウェル領域１３には、ソース及びドレイン領域１８が形成されている。
【００５１】
次に、図６（ｂ）に示すＩ／Ｏトランジスタの構造を述べる。Ｉ／Ｏトランジスタは、コアトランジスタが形成される基板と同一の基板１１上に形成される。
【００５２】
半導体基板１１には、素子分離領域１２が形成され、素子分離領域１２の間の半導体基板には素子領域としてのｐ型ウェル領域１３が形成されている。
【００５３】
ｐ型ウェル領域１３上には、ゲート絶縁膜２５が形成されている。ゲート絶縁膜２５は、ｐ型ウェル領域１３上に形成された界面層２５Ａと、界面層２５Ａ上に形成されたＨｉｇｈ−ｋ絶縁膜２５Ｂとを有する。界面層２５Ａは、例えば、Ｌａ、Ｙ、Ｍｇ、Ｄｙ、Ｓｃ、Ａｌのうち少なくともいずれかの元素（添加元素）を含むシリコン酸化膜（または、ＳｉＯＮ）、すなわち添加元素とシリコン酸化物の化合物から成る。Ｈｉｇｈ−ｋ絶縁膜２５Ｂは、Ｈｉｇｈ−ｋ材料から成る絶縁膜であり、例えば、添加元素を含むハフニウム酸化膜、すなわち添加元素とハフニウム酸化物の化合物から成る。
【００５４】
ここで、界面層２５Ａの膜厚は、界面層２４Ａの膜厚より厚い。さらに、界面層２５Ａが含む添加元素の量は、界面層２４Ａが含む添加元素の量より多い。
【００５５】
また、ゲート絶縁膜２５上、すなわちＨｉｇｈ−ｋ絶縁膜２５Ｂ上には、ゲート電極１５が形成されている。ゲート電極１５は、メタル材料を含むメタルゲート電極から成る。ゲート電極１５は、Ｈｉｇｈ−ｋ絶縁膜２５Ｂ上に形成された、例えば窒化チタン膜（または、窒化タンタル膜）１５Ａと、窒化チタン膜１５Ａ上に形成された、例えばポリシリコン膜（またはニッケルシリサイド膜）１５Ｂから成る。
【００５６】
ゲート電極１５の側面には、側壁絶縁膜１６が形成されている。また、ゲート絶縁膜１４下のウェル領域１３を挟むように、エクステンション領域１７が形成されている。さらに、エクステンション領域１７を挟むウェル領域１３には、ソース及びドレイン領域１８が形成されている。その他の構造は第１実施形態と同様である。
【００５７】
［２−２］ＭＩＳＦＥＴの製造方法
次に、第２実施形態のＭＩＳＦＥＴの製造方法について説明する。
【００５８】
図７（ａ）〜図７（ｅ）は、第２実施形態のＭＩＳＦＥＴの製造方法を示す断面図である。
【００５９】
まず、図７（ａ）に示すように、半導体基板１１のコアトランジスタの形成領域（コア領域）とＩ／Ｏトランジスタの形成領域（Ｉ／Ｏ領域）に、素子分離領域１２を形成する。さらに、素子分離領域１２間の半導体基板１１に、イオン注入によりウェル領域１３を形成する。さらに、しきい値電圧を調整するためのイオン注入を、コア領域とＩ／Ｏ領域に同一工程にて同一条件で行う。
【００６０】
次に、図７（ｂ）に示すように、コア領域のウェル領域１３上及び素子分離領域１２上にシリコン酸化膜２０を熱酸化法により形成する。同様に、Ｉ／Ｏ領域のウェル領域１３上及び素子分離領域１２上にシリコン酸化膜２１を熱酸化法により形成する。ここで、Ｉ／Ｏ領域に形成するシリコン酸化膜２１は、コア領域に形成するシリコン酸化膜２０より膜厚を厚くする。
【００６１】
さらに、図７（ｂ）に示すように、シリコン酸化膜２０，２１上に、Ｈｉｇｈ−ｋ材料から成る絶縁膜、例えばハフニウム酸化膜２２を形成する。このとき、ハフニウム酸化膜２２は、コア領域とＩ／Ｏ領域に同一の工程により成膜され、同一の膜厚を持つ。
【００６２】
さらに、図７（ｃ）に示すように、ハフニウム酸化膜２２上に、Ｌａ、Ｙ、Ｍｇ、Ｄｙ、Ｓｃ、Ａｌのうち少なくともいずれかの元素（添加元素）を含む膜（例えば、酸化膜）２６を形成する。この膜２６は、コア領域とＩ／Ｏ領域に同一の工程により成膜され、同一の膜厚を持つ。
【００６３】
その後、図７（ｃ）に示した構造に熱処理を行い、添加元素を含む膜２６中の添加元素をハフニウム酸化膜２２及びシリコン酸化膜２０，２１に拡散させる。このときの熱処理の温度は、１０００〜１１００℃が望ましい。これにより、図７（ｄ）に示すように、コア領域には界面層２４Ａ及びＨｉｇｈ−ｋ絶縁膜２４Ｂを形成し、Ｉ／Ｏ領域には界面層２５Ａ及びＨｉｇｈ−ｋ絶縁膜２５Ｂを形成する。
【００６４】
界面層２４Ａ，２５Ａは、添加元素を含むシリコン酸化膜、すなわち添加元素とシリコン酸化物の化合物から成る。Ｈｉｇｈ−ｋ絶縁膜２４Ｂ，２５Ｂは、添加元素を含むハフニウム酸化膜、すなわち添加元素とハフニウム酸化物の化合物から成る。
【００６５】
ここで、Ｉ／Ｏ領域の素子領域はコア領域の素子領域に比べて十分に大きく、また界面層が厚いため、添加元素を含む界面層（シリコン酸化膜）２５Ａ、及び添加元素を含むＨｉｇｈ−ｋ絶縁膜（ハフニウム酸化膜）２５Ｂから添加元素が素子領域外の素子分離領域１２などに拡散し難い。一方、素子領域が小さく界面層の薄いコア領域では、添加元素を含む界面層（シリコン酸化膜）２４Ａ、及び添加元素を含むＨｉｇｈ−ｋ絶縁膜（ハフニウム酸化膜）２４Ｂから添加元素が素子領域外の素子分離領域１２などに拡散し易い。このため、Ｉ／Ｏ領域ではコア領域に比べて多くの添加元素が残る。
【００６６】
次に、図７（ｅ）に示すように、Ｈｉｇｈ−ｋ絶縁膜２４Ｂ，２５Ｂ上に窒化チタン膜（または、窒化タンタル膜）１５Ａを形成し、窒化チタン膜１５Ａ上に、例えばポリシリコン膜（またはニッケルシリサイド膜）１５Ｂを形成する。
【００６７】
次に、図６（ａ）及び図６（ｂ）に示すように、ポリシリコン膜１５Ｂ及び窒化チタン膜１５Ａを、例えばＲＩＥによりエッチングしてゲート電極１５を形成する。さらに、Ｈｉｇｈ−ｋ絶縁膜２４Ｂ及び界面層２４Ａと、Ｈｉｇｈ−ｋ絶縁膜２５Ｂ及び界面層２５Ａを、例えばＲＩＥによりエッチングしてゲート絶縁膜２４，２５をそれぞれ形成する。
【００６８】
その後、図６（ａ）及び図６（ｂ）に示すように、ゲート電極１５の両側のウェル領域１３にエクステンション領域１７を形成する。続いて、ゲート電極１５の側面に側壁絶縁膜１６を形成する。さらに、側壁絶縁膜１６の両側のウェル領域１３にソース及びドレイン領域１８を形成する。以上の工程により、コアトランジスタとＩ／Ｏトランジスタが同一の半導体基板１１に製造される。その他の製造方法は第１実施形態と同様である。
【００６９】
［２−３］作用及び効果
次に、第２実施形態における作用及び効果について説明する。
【００７０】
第２実施形態では、Ｉ／Ｏトランジスタのゲート絶縁膜（界面層）の膜厚を、コアトランジスタのゲート絶縁膜（界面層）の膜厚より厚くした場合でも、Ｉ／Ｏトランジスタの界面層はコアトランジスタの界面層より、Ｌａ、Ｙ、Ｍｇ、Ｄｙ、Ｓｃ、Ａｌのうち少なくともいずれかの元素（添加元素）を単位面積当たり多く含有するため、Ｉ／Ｏトランジスタのしきい値電圧をコアトランジスタのしきい値電圧より低下させることができる。さらに、第１実施形態と同様に、界面層の膜厚に依存せず、ほぼ同等のしきい値電圧を得ることができる。これを用いて、第２実施形態では、コアトランジスタとＩ／Ｏトランジスタの界面層の膜厚を調整することにより、コアトランジスタとＩ／Ｏトランジスタのしきい値電圧をほぼ同等に合わせこむことが可能である。
【００７１】
また、しきい値電圧調整用のイオン注入は、コアトランジスタとＩ／Ｏトランジスタとで別々に行う必要がなく、同一工程にて同一条件で行うことができる。すなわち、コアトランジスタとＩ／Ｏトランジスタにおけるゲート絶縁膜下のウェル領域の濃度を同一にできる。このため、製造工程を簡素化できる。
【００７２】
さらに、ゲート絶縁膜（界面層）上に形成する添加元素を含む膜は、同一工程で同一の膜厚で成膜すればよいため、この点でも製造工程を簡素化できる。
【００７３】
以上説明したように第２実施形態では、耐圧が異なるコア部分のＭＩＳＦＥＴとＩ／Ｏ部分のＭＩＳＦＥＴのしきい値電圧を合わせこむことができる半導体装置及びその製造方法を提供できる。すなわち、膜厚が異なるＨｉｇｈ−ｋゲート絶縁膜を有するＭＩＳＦＥＴのしきい値電圧を合わせこむことができる半導体装置及びその製造方法を提供できる。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１１…半導体基板、１２…素子分離領域、１３…ｐ型ウェル領域、１４，１９，２４，２５…ゲート絶縁膜、１４Ａ，１９Ａ，２４Ａ，２５Ａ…界面層、１４Ｂ，１９Ｂ，２４Ｂ，２５Ｂ…Ｈｉｇｈ−ｋ絶縁膜、１５…ゲート電極、１５Ａ…窒化チタン膜（または、窒化タンタル膜）、１５Ｂ…ポリシリコン膜（またはニッケルシリサイド膜）、１６…側壁絶縁膜、１７…エクステンション領域、１８…ソース及びドレイン領域、２０，２１…シリコン酸化膜、２２…ハフニウム酸化膜、２３…ＭｇＯ膜（あるいはＭｇ膜）、２６…添加元素を含む膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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