(57)【要約】【課題】少ない工数で、短期間に集積回路装置のレイアウト設計が可能な集積回路装置のレイアウト方法、レイアウト装置、プログラム及び情報記憶媒体等を提供する。【解決手段】マクロセルを用いた集積回路装置のレイアウト方法は、配置位置の変更が可能な第１のマクロセル又は該第１のマクロセルの第１の電源配線とチップに配置される第２の電源配線との重なりを検出する重なり検出ステップと、重なり検出ステップにおいて重なりが検出されたとき、第１の電源配線及び第２の電源配線を共有電源配線に置換する電源配線置換ステップとを含む。【選択図】図３
2012198854.tif 000002
【特許請求の範囲】
【請求項１】
マクロセルを用いた集積回路装置のレイアウト方法であって、
配置位置の変更が可能な第１のマクロセル又は該第１のマクロセルの第１の電源配線とチップに配置される第２の電源配線との重なりを検出する重なり検出ステップと、
前記重なり検出ステップにおいて前記重なりが検出されたとき、前記第１の電源配線及び前記第２の電源配線を共有電源配線に置換する電源配線置換ステップとを含むことを特徴とするレイアウト方法。
【請求項２】
請求項１において、
前記第１の電源配線及び前記第２の電源配線が同電位の電源配線であるか否かを検出する電位検出ステップを含み、
前記第１の電源配線及び前記第２の電源配線が同電位の電源配線であるとき、前記重なり検出ステップにおいて前記第１の電源配線及び前記第２の電源配線の重なりを検出し、
前記第１の電源配線及び前記第２の電源配線が異電位の電源配線であるとき、前記第２の電源配線と重なる前記第１のマクロセルの配置を禁止することを特徴とするレイアウト方法。
【請求項３】
請求項１又は２において、
前記共有電源配線に置換する前の前記チップの第１の配置配線可能領域と、前記共有電源配線に置換した後の前記チップの第２の配置配線可能領域とを算出する領域算出ステップを含み、
前記第１の配置配線可能領域が前記第２の配置配線可能領域より狭いとき、前記電源配線置換ステップにおいて前記第１の電源配線及び前記第２の電源配線を前記共有電源配線に置換することを特徴とするレイアウト方法。
【請求項４】
請求項１乃至３のいずれかにおいて、
所与のデザインルールに従って、前記共有電源配線の幅に応じた位置に前記第１のマクロセルの配置位置を調整する配置処理ステップを含むことを特徴とするレイアウト方法。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記共有電源配線と前記チップに配置される第２のマクロセルの配置位置が所与のデザインルールを満たさないとき、所与の情報を通知する通知ステップを含むことを特徴とするレイアウト方法。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第１の電源配線は、
前記第１のマクロセルの周囲に設けられる環状電源配線の一部又は全部であることを特徴とするレイアウト方法。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第１の電源配線及び前記第２の電源配線を検出する電源配線検出ステップを含み、
前記重なり検出ステップは、
前記電源配線検出ステップにおいて検出された前記第１の電源配線及び前記第２の電源配線の重なりを検出することを特徴とするレイアウト方法。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記電源配線置換ステップは、
前記第１の電源配線及び前記第２の電源配線のうち幅の広い電源配線を幅の狭い電源配線に代えて前記共有電源配線として置換することを特徴とするレイアウト方法。
【請求項９】
請求項１乃至７のいずれかにおいて、
前記電源配線置換ステップは、
前記第１の電源配線及び前記第２の電源配線のうち電流容量の大きい電源配線を電流容量の小さい電源配線に代えて前記共有電源配線として置換することを特徴とするレイアウト方法。
【請求項１０】
マクロセルを用いた集積回路装置のレイアウト装置であって、
配置位置の変更が可能な第１のマクロセル又は該第１のマクロセルの第１の電源配線とチップに配置される第２の電源配線との重なりを検出する重なり検出部と、
前記重なり検出部によって前記重なりが検出されたとき前記第１の電源配線及び前記第２の電源配線を共有電源配線に置換する電源配線置換部とを含むことを特徴とするレイアウト装置。
【請求項１１】
請求項１０において、
前記第１の電源配線及び前記第２の電源配線が同電位の電源配線であるか否かを検出する電位検出部を含み、
前記第１の電源配線及び前記第２の電源配線が同電位の電源配線であるとき、前記重なり検出部が前記第１の電源配線及び前記第２の電源配線の重なりを検出し、
前記第１の電源配線及び前記第２の電源配線が異電位の電源配線であるとき、前記第２の電源配線と重なる前記第１のマクロセルの配置を禁止することを特徴とするレイアウト装置。
【請求項１２】
コンピューターに、請求項１乃至９のいずれか記載の集積回路装置のレイアウト方法における各ステップを実行させることを特徴とするプログラム。
【請求項１３】
コンピューターを、請求項１０又は１１記載の集積回路装置のレイアウト装置における各部として機能させることを特徴とするプログラム。
【請求項１４】
請求項１２又は１３記載のプログラムを記憶したことを特徴とするコンピューター読出可能な情報記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置のレイアウト方法、レイアウト装置、プログラム及び情報記憶媒体等に関する。
【背景技術】
【０００２】
従来より、半導体集積回路装置については、特定の機能を実現する回路ブロックをマクロセルとして定義し、このような１又は複数のマクロセルを用いてレイアウトの設計が行われる。マクロセルは、再利用性の向上の観点から、マクロセルを構成する回路の消費電流に応じた電流容量を有する環状電源配線が周囲に設けられ、再利用されることが一般的である。
【０００３】
図１７に、マクロセルが配置された従来の半導体集積回路装置の説明図を示す。図１７は、半導体集積回路装置のチップＣＰ０に、２つのマクロセルＭＣ１０，ＭＣ１１が配置された例を模式的に表す。
【０００４】
マクロセルＭＣ１０，ＭＣ１１の各々には、各マクロセルを構成する回路に高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳＳを供給するための環状電源配線ＶＰＬ１０，ＶＰＬ１１が設けられている。また、チップＣＰ０の全体レイアウトにも、例えばチップＣＰ０の外縁部に沿って電源配線（基幹電源配線）ＶＰＬ０が、マクロセルＭＣ１０，ＭＣ１１の環状電源配線ＶＰＬ１０，ＶＰＬ１１とは別に準備されている。レイアウト設計においてマクロセルＭＣ１０，ＭＣ１１をチップＣＰ０内に配置した段階で、同電位の電源配線間を接続してマクロセルＭＣ１０，ＭＣ１１の各々に電流を供給するようにしている。
【０００５】
ところが、チップの全体レイアウトの電源配線とマクロセルの環状電源配線とを別々に準備した場合、チップに配置される電源配線が冗長となり、配線間の領域が配置配線領域として使用できず、チップサイズが大きくなってしまう。
【０００６】
そこで、例えばチップの全体レイアウトの電源配線とマクロセルの環状電源配線とを共有して、チップサイズの面積を削減することが考えられる。この場合、レイアウト設計者が、チップの全体レイアウトの電源配線及びマクロセルの環状電源配線の幅や配線経路を確認し、共有できそうな電源配線箇所を見つける必要がある。そして、レイアウト設計者が、例えば環状電源配線を一旦削除し、その後、全体レイアウトにマクロセルを配置した後、新たに電源配線を追加することになる。
【０００７】
そのため、レイアウト設計者は、電源配線の電流容量やフロアプランの考慮を並列に行いながら、電源配線を追加する必要がある。従って、最適な電源配線を行うことができない場合、マクロセル等への電流供給の不足や、チップサイズの面積の最適化に要する期間の長期化を招く。このように、レイアウト設計者が新たな電源配線を追加してフロアプランを最適化する作業は、非常に工数が必要となり、短期間に最適なレイアウト設計を行うことは困難である。
【０００８】
一方、このようなマクロセルを用いて半導体集積回路装置のレイアウトを行う際に、チップの面積を削減してチップサイズの面積の最適化を図る技術が種々提案されている。
【０００９】
例えば特許文献１には、ハードマクロを内蔵する内部機能ブロックを有する集積回路装置の階層レイアウトについての技術が開示されている。具体的には、特許文献１では、階層レイアウトする際に、ハードマクロの配線領域上に異なる配線層で内部機能ブロックの電源配線を設け、チップの基幹電源配線を内部機能ブロックの電源配線を流用して設置することで、チップの面積の削減を図る。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−３４３８６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に開示された技術では、マクロセルの環状電源配線についても必要な電流容量を見積もる必要があり、マクロセルの設計段階で用意することができる環状電源配線の情報を十分に生かすことができないという問題がある。そのため、特許文献１に開示された技術を用いても、チップサイズの面積の最適化に時間を要し、集積回路装置の設計工数の増大と設計期間の長期化を招く。
【００１２】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、少ない工数で、短期間に集積回路装置のレイアウト設計が可能な集積回路装置のレイアウト方法、レイアウト装置、プログラム及び情報記憶媒体等を提供することができる。
【課題を解決するための手段】
【００１３】
（１）本発明の第１の態様は、マクロセルを用いた集積回路装置のレイアウト方法が、配置位置の変更が可能な第１のマクロセル又は該第１のマクロセルの第１の電源配線とチップに配置される第２の電源配線との重なりを検出する重なり検出ステップと、前記重なり検出ステップにおいて前記重なりが検出されたとき、前記第１の電源配線及び前記第２の電源配線を共有電源配線に置換する電源配線置換ステップとを含む。
【００１４】
本態様においては、マクロセルを用いて集積回路装置のレイアウトを行う際に、第１のマクロセル又は該第１のマクロセルに対応して設けられる第１の電源配線と、チップに配置される第２の電源配線との重なりを検出する。そして、第１の電源配線及び第２の電源配線の一部でも重なりが検出されると、第１の電源配線及び第２の電源配線を共有電源配線に置換するようにしたので、冗長な電源配線を省略して、チップのサイズを小さくすることができるようになる。そのため、最適なフロアプランで、より小さいチップサイズの検討を短時間で実現することができるようになる。更に、マニュアルで、マクロセルの環状電源配線とチップの電源配線とを共有させる必要がなくなるため、電流供給不足を抑制したり、電流供給能力を考慮しながらレイアウト設計を行ったりすることがなくなる。従って、本態様によれば、少ない工数で、短期間に集積回路装置の最適なレイアウト設計が可能となる。
【００１５】
（２）本発明の第２の態様に係る集積回路装置のレイアウト方法は、第１の態様において、前記第１の電源配線及び前記第２の電源配線が同電位の電源配線であるか否かを検出する電位検出ステップを含み、前記第１の電源配線及び前記第２の電源配線が同電位の電源配線であるとき、前記重なり検出ステップにおいて前記第１の電源配線及び前記第２の電源配線の重なりを検出し、前記第１の電源配線及び前記第２の電源配線が異電位の電源配線であるとき、前記第２の電源配線と重なる前記第１のマクロセルの配置を禁止する。
【００１６】
本態様においては、第１の電源配線及び第２の電源配線が同電位の電源配線であるか否かを検出し、同電位の電源配線については電源配線の重なりを検出し、異電位の電源配線は、第２の電源配線と重なる第１のマクロセルの配置を禁止する。そのため、電源配線の幅や重なり等をレイアウト設計者が考慮することなく、マクロセルを用いたフロアプランを検討することができ、最適なフロアプランで、より小さいチップサイズの検討を短時間で実現することができるようになる。
【００１７】
（３）本発明の第３の態様に係る集積回路装置のレイアウト方法は、第１の態様又は第２の態様において、前記共有電源配線に置換する前の前記チップの第１の配置配線可能領域と、前記共有電源配線に置換した後の前記チップの第２の配置配線可能領域とを算出する領域算出ステップを含み、前記第１の配置配線可能領域が前記第２の配置配線可能領域より狭いとき、前記電源配線置換ステップにおいて前記第１の電源配線及び前記第２の電源配線を前記共有電源配線に置換する。
【００１８】
本態様によれば、共有電源配線への置換前後の配置配線可能領域を比較した結果に基づいて、実際に共有電源配線への置換を行うようにしたので、より一層、短時間で最適なフロアプランを検討することができるようになる。
【００１９】
（４）本発明の第４の態様に係る集積回路装置のレイアウト方法は、第１の態様乃至第３の態様のいずれかにおいて、所与のデザインルールに従って、前記共有電源配線の幅に応じた位置に前記第１のマクロセルの配置位置を調整する配置処理ステップを含む。
【００２０】
本態様によれば、上記の効果に加えて、電源配線の幅や重なり等をレイアウト設計者が考慮することなく、マクロセルを用いたフロアプランを検討することができ、最適なフロアプランで、より小さいチップサイズの検討を短時間で実現することができるようになる。
【００２１】
（５）本発明の第５の態様に係る集積回路装置のレイアウト方法は、第１の態様乃至第４の態様のいずれかにおいて、前記共有電源配線と前記チップに配置される第２のマクロセルの配置位置が所与のデザインルールを満たさないとき、所与の情報を通知する通知ステップを含む。
【００２２】
本態様においては、第１のマクロセルの第１の電源配線を置換する共有電源配線を配線したことにより、第１のマクロセルとは別の第２のマクロセルとの位置関係によりデザインルールを満たさなくなることを、第１のマクロセルの配置段階で通知される。これにより、チップの全体レイアウトが終了した段階でデザインルールを満たさないことがわかり、レイアウト設計をやり直すという事態を回避でき、レイアウト設計の短期間を少ない工数で実現することができるようになる。
【００２３】
（６）本発明の第６の態様に係る集積回路装置のレイアウト方法では、第１の態様乃至第５の態様のいずれかにおいて、前記第１の電源配線は、前記第１のマクロセルの周囲に設けられる環状電源配線の一部又は全部である。
【００２４】
本態様によれば、周囲に環状電源配線が設けられるマクロセルを用いて集積回路装置のレイアウト設計を行う場合に、少ない工数で、短期間に最適なレイアウト設計が可能となる。
【００２５】
（７）本発明の第７の態様に係る集積回路装置のレイアウト方法は、第１の態様乃至第６の態様のいずれかにおいて、前記第１の電源配線及び前記第２の電源配線を検出する電源配線検出ステップを含み、前記重なり検出ステップは、前記電源配線検出ステップにおいて検出された前記第１の電源配線及び前記第２の電源配線の重なりを検出する。
【００２６】
本態様によれば、第１の電源配線及び第２の電源配線を検出してから、第１の電源配線及び第２の電源配線の重なりを検出するようにしたので、電源配線の重なりの検出対象を絞り、処理負荷を軽減することができるようになる。
【００２７】
（８）本発明の第８の態様に係る集積回路装置のレイアウト方法では、第１の態様乃至第７の態様のいずれかにおいて、前記電源配線置換ステップは、前記第１の電源配線及び前記第２の電源配線のうち幅の広い電源配線を幅の狭い電源配線に代えて前記共有電源配線として置換する。
【００２８】
本態様によれば、複雑の共有電源配線幅の算出処理を行うことなく、最適な共有電源配線幅を決定することができるので、共有電源配線の配線処理の処理負荷を大幅に軽減することができるようになる。
【００２９】
（９）本発明の第９の態様に係る集積回路装置のレイアウト方法では、第１の態様乃至第７の態様のいずれかにおいて、前記電源配線置換ステップは、前記第１の電源配線及び前記第２の電源配線のうち電流容量の大きい電源配線を電流容量の小さい電源配線に代えて前記共有電源配線として置換する。
【００３０】
本態様によれば、複雑の共有電源配線幅の算出処理を行うことなく、最適な共有電源配線幅を決定することができるので、共有電源配線の配線処理の処理負荷を大幅に軽減することができるようになる。
【００３１】
（１０）本発明の第１０の態様は、マクロセルを用いた集積回路装置のレイアウト装置が、配置位置の変更が可能な第１のマクロセル又は該第１のマクロセルの第１の電源配線とチップに配置される第２の電源配線との重なりを検出する重なり検出部と、前記重なり検出部によって前記重なりが検出されたとき前記第１の電源配線及び前記第２の電源配線を共有電源配線に置換する電源配線置換部とを含む。
【００３２】
本態様においては、マクロセルを用いて集積回路装置のレイアウトを行う際に、第１のマクロセル又は該第１のマクロセルに対応して設けられる第１の電源配線と、チップに配置される第２の電源配線との重なりを検出する。そして、第１の電源配線及び第２の電源配線の一部でも重なりが検出されると、第１の電源配線及び第２の電源配線を共有電源配線に置換するようにしたので、冗長な電源配線を省略して、チップのサイズを小さくすることができるようになる。そのため、最適なフロアプランで、より小さいチップサイズの検討を短時間で実現する集積回路装置のレイアウト装置を提供することができるようになる。更に、マニュアルで、マクロセルの環状電源配線とチップの電源配線とを共有させる必要がなくなるため、電流供給不足を抑制したり、電流供給能力を考慮しながらレイアウト設計を行ったりすることがなくなる。従って、本態様によれば、少ない工数で、短期間に集積回路装置の最適なレイアウト設計が可能となる。
【００３３】
（１１）本発明の第１１の態様に係る集積回路装置のレイアウト装置は、第１０の態様において、前記第１の電源配線及び前記第２の電源配線が同電位の電源配線であるか否かを検出する電位検出部を含み、前記第１の電源配線及び前記第２の電源配線が同電位の電源配線であるとき、前記重なり検出部が前記第１の電源配線及び前記第２の電源配線の重なりを検出し、前記第１の電源配線及び前記第２の電源配線が異電位の電源配線であるとき、前記第２の電源配線と重なる前記第１のマクロセルの配置を禁止する。
【００３４】
本態様においては、第１の電源配線及び第２の電源配線が同電位の電源配線であるか否かを検出し、同電位の電源配線については電源配線の重なりを検出し、異電位の電源配線は、第２の電源配線と重なる第１のマクロセルの配置を禁止する。そのため、電源配線の幅や重なり、デザインルールをレイアウト設計者が考慮することなく、マクロセルを用いたフロアプランを検討することができ、最適なフロアプランで、より小さいチップサイズの検討を短時間で実現することができるようになる。
【００３５】
（１２）本発明の第１２の態様は、プログラムが、コンピューターに、上記のいずれか記載の集積回路装置のレイアウト方法における各ステップを実行させる。
【００３６】
本態様によれば、少ない工数で、短期間に集積回路装置の最適なレイアウト設計が可能なレイアウト方法を実現するプログラムを提供することができるようになる。
【００３７】
（１３）本発明の第１３の態様は、プログラムが、コンピューターを、上記のいずれか記載の集積回路装置のレイアウト装置における各部として機能させる。
【００３８】
本態様によれば、少ない工数で、短期間に集積回路装置の最適なレイアウト設計が可能なレイアウト方法を実現するプログラムを提供することができるようになる。
【００３９】
（１４）本発明の第１４の態様は、コンピューター読出可能な情報記憶媒体が、上記のいずれか記載のプログラムを記憶している。
【００４０】
本態様によれば、少ない工数で、短期間に集積回路装置の最適なレイアウト設計が可能なレイアウト方法を実現するプログラムを記憶した情報記憶媒体を提供することができるようになる。
【図面の簡単な説明】
【００４１】
【図１】第１の実施形態における半導体集積回路装置のレイアウト装置の構成例の機能ブロック図。
【図２】第１の実施形態におけるマクロセルの説明図。
【図３】第１の実施形態におけるレイアウト装置の処理例のフロー図。
【図４】図３のステップＳ１６の説明図。
【図５】図３のステップＳ１８の説明図。
【図６】図６（Ａ）は、マクロセルの環状電源配線を、同電位の電源配線と重なるように仮配置する様子を模式的に示す図。図６（Ｂ）は、図６（Ａ）において仮配置後に算出される共有電源配線幅の説明図。
【図７】図７（Ａ）は、マクロセルの環状電源配線を、同電位の電源配線と重なるように仮配置する様子を模式的に示す図。図７（Ｂ）は、図７（Ａ）において仮配置後に算出される共有電源配線幅の説明図。
【図８】図３のステップＳ２４の説明図。
【図９】図３のステップＳ３２の説明図。
【図１０】図３のステップＳ３４の説明図。
【図１１】図１１（Ａ）は、マクロセルの環状電源配線を、異電位の電源配線と重なるように仮配置する様子を模式的に示す図。図１１（Ｂ）は、図１１（Ａ）のようにマクロセルが仮配置されたときのマクロセル配置処理部の処理内容の説明図。
【図１２】第１の実施形態におけるレイアウト装置によりレイアウトが行われた半導体集積回路装置の説明図。
【図１３】第２の実施形態における半導体集積回路装置のレイアウト装置の構成例の機能ブロック図。
【図１４】第２の実施形態におけるマクロセルの説明図。
【図１５】第２の実施形態におけるレイアウト装置の処理例のフロー図。
【図１６】図１５のステップＳ５６の説明図。
【図１７】マクロセルが配置された従来の半導体集積回路装置の説明図。
【発明を実施するための形態】
【００４２】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。
【００４３】
〔第１の実施形態〕
図１に、本発明の第１の実施形態における半導体集積回路装置のレイアウト装置の構成例の機能ブロック図を示す。
図２に、第１の実施形態におけるマクロセルの説明図を示す。なお、以下に説明する第１の実施形態は、図２の形状のマクロセルに限定されるものではない。
【００４４】
第１の実施形態におけるレイアウト装置１００は、特定の機能を実現する回路ブロック単位で定義されるマクロセルを用いた半導体集積回路装置（広義には、集積回路装置）全体の回路の配置及び回路間の信号線の配線（以下、レイアウト）を行う。このようなレイアウト装置１００は、処理部１０と、記憶部４０と、操作部５０とを備えている。レイアウト装置１００には表示装置２００が接続され、表示装置２００は、レイアウト装置１００によって生成された半導体集積回路装置のレイアウト情報を表示する。レイアウト設計者（ユーザー）は、表示装置２００に表示されるレイアウト情報を見ながら、操作部５０を操作し、矩形状のチップの全体レイアウト内にマクロセルを配置してレイアウト設計を行う。なお、図１では、表示装置２００がレイアウト装置１００の外部に設けられているが、レイアウト装置１００が、表示装置２００の機能を内蔵していてもよい。
【００４５】
図２に示すように、マクロセルＭＣ１の周囲には、マクロセルＭＣ１を構成する回路の消費電流に応じた電流容量の環状電源配線ＶＰＬ１が設けられている。また、チップの全体レイアウトには、別にチップの電源配線が設けられている。レイアウト装置１００は、チップの全体レイアウト内におけるマクロセルＭＣ１の配置位置に応じて、該マクロセルＭＣ１の周囲に設けられる環状電源配線ＶＰＬ１及びチップの電源配線を共有電源配線に置換する。こうすることで、レイアウト装置１００は、半導体集積回路装置の効率的なレイアウトを行うことができる。
【００４６】
そのため、処理部１０は、電源配線検出部１２と、電位検出部１４と、マクロセル配置処理部１６と、重なり検出部１８と、配置配線可能領域算出部２０と、共有電源配線処理部（電源配線置換部）２２と、通知処理部２４と、画像生成部３０とを備えている。記憶部４０は、少なくとも、チップ配置配線情報４２と、マクロ図形情報４４と、電源配線情報４６とを記憶する。
【００４７】
電源配線検出部１２は、チップの全体レイアウトの電源配線（基幹電源配線。第２の電源配線）（以下、適宜、チップの電源配線と表記する）と、マクロセルの環状電源配線（第１の電源配線）とを検出する。電源配線検出部１２は、チップ配置配線情報４２に基づいてチップの電源配線を検出し、電源配線情報４６に基づいてマクロセルの環状電源配線を検出する。
【００４８】
電位検出部１４は、チップの電源配線の電位やマクロセルの環状電源配線の電位を検出する。具体的には、電位検出部１４は、チップ配置配線情報４２に基づいてチップの電源配線の電位を検出し、電源配線情報４６に基づいてマクロセルの環状電源配線の電位を検出する。
【００４９】
マクロセル配置処理部１６は、チップの全体レイアウト内にマクロセルの仮配置、配置位置の微調整、配置等の処理を行う。例えばマクロセル配置処理部１６は、操作部５０からの操作情報に基づいて指定された位置に、マクロ図形情報４２により定義される形状のマクロセルを配置する処理を行う。このとき、マクロセル配置処理部１６は、デザインルールに従ってマクロセルの配置位置を調整する。
【００５０】
重なり検出部１８は、マクロセル配置処理部１６により仮配置されるマクロセルの環状電源配線と、チップの全体レイアウトの電源配線との重なりを検出する。具体的には、重なり検出部１８は、電位検出部１４により検出された同電位の環状電源配線とチップの電源配線との重なりを検出する。このとき、重なり検出部１８は、チップの全体レイアウト内で環状電源配線とチップの電源配線とが重複する部分があるときに重なりとして検出する。重なり検出部１８による検出結果は、共有電源配線処理部２２等に通知される。
【００５１】
配置配線可能領域算出部２０は、マクロセルの配置位置に応じて共有電源配線に置換される前における他のセルの配置及び信号線の配線が可能な第１の配置配線可能領域を算出する。また、配置配線可能領域算出部２０は、この共有電源配線に置換された後における他のセルの配置及び信号線の配線が可能な第２の配置配線可能領域を算出する。
【００５２】
共有電源配線処理部２２は、チップの全体レイアウトにおける電源配線と、該電源配線と同電位の環状電源配線とが重なるようにマクロセルが配置されるとき、該電源配線及び該環状電源配線を共有電源配線に置換する処理を行う。
【００５３】
通知処理部２４は、処理部１０を構成する各部の処理において予め決められた通知条件を満たしたとき、レイアウト設計者に対して通知する処理を行う。このような通知処理部２４は、例えば表示装置２００において通知すべき内容に対応したテキスト情報等を表示したり、表示オブジェクト画像の色や形態等を異ならせたり、音出力を行ったりすることで、レイアウト設計者に通知する。
【００５４】
画像生成部３０は、処理部１０の各部における処理の内容を反映させた画像データを生成する。画像生成部３０によって生成された画像データは、表示装置２００に供給され、表示装置２００が、該画像データに対応した画像を表示する。
【００５５】
記憶部４０に記憶されるチップ配置配線情報４２は、チップの全体レイアウトを構成するセルの配置情報、各セル間を接続する信号線の配線情報、チップの電源配線（基幹電源配線）の電位や幅等の情報を含む。マクロ図形情報４４は、マクロセルの形状に対応した情報を含む。電源配線情報４６は、マクロセルの環状電源配線の電位や幅、その配置配線情報等の情報を含む。
【００５６】
以上のような処理部１０は、中央演算処理装置（Central Processing Unit：以下、ＣＰＵ）及びメモリーを備えており、メモリーにはプログラムが記憶されている。そして、このメモリーに記憶されたプログラムを読み出したＣＰＵが、該プログラムに対応した処理を実行することで、処理部１０を構成する各部の機能をソフトウェア処理により実現する。なお、プログラムを記憶するメモリーは、記憶部４０であってもよい。
【００５７】
記憶部４０の機能は、読み出し専用メモリー（Read Only Memory：以下、ＲＯＭ）、ランダムアクセスメモリー（Random Access Memory：以下、ＲＡＭ）、ＨＤＤ（Hard Disk Drive）等により実現される。操作部５０の機能は、キーボードやマウス等により実現される。表示装置２００の機能は、液晶ディスプレイ装置、ＣＲＴ（Cathode Ray Tube）、有機ＥＬ（Electro Luminescence）ディスプレイ装置等により実現される。
【００５８】
また、処理部１０が有するＣＰＵは、情報記憶媒体３００に記憶されたプログラムを読み出し、該プログラムに対応した処理を実行することで、処理部１０を構成する各部の機能をソフトウェア処理により実現してもよい。このような情報記憶媒体３００としては、例えばＣＤ−ＲＯＭ（Compact Disk Read Only Memory），ＤＶＤ−ＲＯＭ（Digital Versatile Disk Read Only Memory)，ＲＯＭ，ＲＡＭ，ＨＤＤ等を適用することができる。
【００５９】
図３に、第１の実施形態におけるレイアウト装置１００の処理例のフロー図を示す。レイアウト装置１００における処理部１０の各部の機能をソフトウェア処理により実現する場合、図３の各ステップに対応したプログラムが図示しないメモリーに記憶され、ＣＰＵが該メモリーから読み出したプログラムを実行する。
【００６０】
まず、レイアウト装置１００において、処理部１０は、記憶部４０に記憶されたチップ配置配線情報４２、マクロ図形情報４４、及び電源配線情報４６を読み出す（ステップＳ１０）。そこで、画像生成部３０は、チップ配置配線情報４２に基づいて、チップの全体レイアウトの画像データを生成し、表示装置２００が、該画像データに対応した画像を表示する。また、画像生成部３０は、マクロ図形情報４４に基づいて、配置処理対象のマクロセルの画像データを生成し、表示装置２００が、該画像データに対応した形状のマクロセルの画像を、指定された位置に表示する。
【００６１】
次に、電源配線検出部１２が、チップ配置配線情報４２に基づいてチップの電源配線を検出すると共に、電源配線情報４６に基づいてマクロセルの環状電源配線を検出する（ステップＳ１２、電源配線検出ステップ）。
【００６２】
続いて、電位検出部１４が、電源配線検出部１２によって検出されたチップの全体レイアウトの電源配線の電位とマクロセルの環状電源配線の電位とを検出する（ステップＳ１４、電位検出ステップ）。電位検出部１４は、チップ配置配線情報４２に基づいてチップの全体レイアウトの電源配線の電位（高電位側電源電圧及び低電位側電源電圧の電位）を検出する。また、電位検出部１４は、電源配線情報４６に基づいてマクロセルの環状電源配線の電位（高電位側電源電圧及び低電位側電源電圧の電位）を検出する。
【００６３】
その後、処理部１０は、操作部５０においてレイアウト設計者による操作を受け付ける。マクロセルの配置位置は、チップの全体レイアウト内において変更が可能に構成されており、マクロセル配置処理部１６は、操作部５０によって受け付けた操作に対応した操作情報に基づいて、マクロセルの配置位置を仮配置する（ステップＳ１６）。
【００６４】
図４に、図３のステップＳ１６の説明図を示す。図４において、図２と同様の部分には同一符号を付している。
【００６５】
マクロセルＭＣ１（第１のマクロセル）には、マクロセルＭＣ１を構成する回路に高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳＳを供給するための環状電源配線ＶＰＬ１が設けられている。また、チップＣＰの全体レイアウトにも、例えばチップＣＰの外縁部に沿って電源配線（基幹電源配線）ＶＰＬが、マクロセルＭＣ１の環状電源配線ＶＰＬ１とは別に準備されている。
【００６６】
例えば、操作部５０がマウスである場合、レイアウト設計者は、移動前の配置位置におけるマクロセルＭＣ１又は環状電源配線ＶＰＬ１にマウスポインターを合わせてクリックした状態で、目的の配置位置までマウスポインターを移動させてマウスから指を離す。このとき、画像生成部３０は、マクロセルＭＣ１及び環状電源配線ＶＰＬ１を元の位置に残したまま、マクロセルＭＣ１及び環状電源配線ＶＰＬ１と同一形態のオブジェクトがマウスポインターと連動して移動するように画像データを生成する。そのため、レイアウト設計者は、表示装置２００に表示される移動前と移動後のマクロセルＭＣ１の配置位置を確認しながら、マクロセルＭＣ１を仮配置することができる。
【００６７】
図３に示すステップＳ１６に続き、重なり検出部１８は、電位検出部１４により同電位の電源配線と検出されたチップの全体レイアウトの電源配線と仮配置されたマクロセルの環状電源配線との重なりを検出する（ステップＳ１８、重なり検出ステップ）。
【００６８】
図５に、図３のステップＳ１８の説明図を示す。図５において、図４と同様の部分には同一符号を付している。図５では、マクロセルＭＣ１の環状電源配線ＶＰＬ１と、チップＣＰの全体レイアウトの電源配線ＶＰＬとが同電位の電源配線であるものとする。
【００６９】
重なり検出部１８は、チップＣＰ内に仮配置されるマクロセルＭＣ１の環状電源配線ＶＰＬ１の少なくとも一部が、チップＣＰの上面から見てチップＣＰの電源配線ＶＰＬと重なるか否かを検出する。例えば、図５では、環状電源配線ＶＰＬ１の一部が電源配線ＶＰＬと重なる状態で仮配置されるため、重なり検出部１８は、環状電源配線ＶＰＬ１と電源配線ＶＰＬとの重なりを検出する。
【００７０】
図３に示すステップＳ２０において、同電位の両電源配線が重なるとき（ステップＳ２０：Ｙ）、共有電源配線処理部２２は、共有電源配線幅を算出する処理を行う（ステップＳ２２）。この共有電源配線は、電源配線ＶＰＬ及び環状電源配線ＶＰＬ１の少なくとも一部に代えて設けられる。共有電源配線処理部２２は、チップ配置配線情報４２及び電源配線情報４６に基づいて、必要な電流容量に対応した共有電源配線幅を算出することができる。また、共有電源配線処理部２２は、共有電源配線幅の算出処理を簡素化するために、次のように共有電源配線幅を算出するようにしてもよい。
【００７１】
図６（Ａ）、図６（Ｂ）に、共有電源配線処理部２２の第１の処理例の説明図を示す。図６（Ａ）は、マクロセルＭＣ１の環状電源配線ＶＰＬ１を、同電位の電源配線ＶＰＬと重なるように仮配置する様子を模式的に表す。図６（Ｂ）は、図６（Ａ）において仮配置後に算出される共有電源配線幅の説明図を示す。図６（Ａ）、図６（Ｂ）において、図５と同様の部分には同一符号を付している。
【００７２】
図６（Ａ）では、環状電源配線ＶＰＬ１の電流容量が電源配線ＶＰＬの電流容量より小さく、環状電源配線ＶＰＬ１の幅ｄ１が電源配線ＶＰＬの幅ｄより小さい例を表している。このとき、共有電源配線処理部２２は、環状電源配線ＶＰＬ１及び電源配線ＶＰＬのうち電流容量の大きい電源配線ＶＰＬの幅を、電流容量の小さい環状電源配線ＶＰＬ１の幅に代えて共有電源配線ＣＰＬの幅として算出する。図６（Ｂ）では、環状電源配線ＶＰＬ１及び電源配線ＶＰＬの重なり部分のみ、共有電源配線ＣＰＬの幅に揃え、環状電源配線ＶＰＬ１ａが残るが、電流容量の小さい環状電源配線ＶＰＬ１の全部を、共有電源配線ＣＰＬの幅に揃えるようにしてもよい。
【００７３】
また、共有電源配線処理部２２は、環状電源配線ＶＰＬ１及び電源配線ＶＰＬのうち幅の広い電源配線ＶＰＬを、幅の狭い環状電源配線ＶＰＬ１に代えて共有電源配線ＣＰＬの幅として算出するようにしてもよい。こうすることで、電流容量に基づいて電源配線幅を算出する必要がなくなり、共有電源配線処理部２２の処理負荷をより一層軽減することができるようになる。
【００７４】
図７（Ａ）、図７（Ｂ）に、共有電源配線処理部２２の第２の処理例の説明図を示す。図７（Ａ）は、マクロセルＭＣ１の環状電源配線ＶＰＬ１を、同電位の電源配線ＶＰＬと重なるように仮配置する様子を模式的に表す。図７（Ｂ）は、図７（Ａ）において仮配置後に算出される共有電源配線幅の説明図を示す。図７（Ａ）、図７（Ｂ）において、図５と同様の部分には同一符号を付している。
【００７５】
図７（Ａ）では、環状電源配線ＶＰＬ１の電流容量が電源配線ＶＰＬの電流容量より大きく、環状電源配線ＶＰＬ１の幅ｄ２が電源配線ＶＰＬの幅ｄより大きい例を表している。このとき、共有電源配線処理部２２は、環状電源配線ＶＰＬ１及び電源配線ＶＰＬのうち電流容量の大きい環状電源配線ＶＰＬ１の幅を、電流容量の小さい電源配線ＶＰＬの幅に代えて共有電源配線ＣＰＬの幅として算出する。
【００７６】
また、共有電源配線処理部２２は、環状電源配線ＶＰＬ１及び電源配線ＶＰＬのうち幅の広い環状電源配線ＶＰＬ１を、幅の狭い電源配線ＶＰＬに代えて共有電源配線ＣＰＬの幅として算出するようにしてもよい。こうすることで、電流容量に基づいて電源配線幅を算出する必要がなくなり、共有電源配線処理部２２の処理負荷をより一層軽減することができるようになる。
【００７７】
このように共有電源配線幅を算出すると、図３に示すように、マクロセル配置処理部１６は、ステップＳ２２において算出した共有電源配線幅に合わせてマクロセルの配置位置を調整する処理を行う（ステップＳ２４、配置処理ステップ）。
【００７８】
図８に、図３のステップＳ２４の説明図を示す。図８において、図４と同様の部分には同一符号を付している。
【００７９】
ステップＳ２４では、ステップＳ２２において共有電源配線幅が算出されると、マクロセル配置処理部１６は、所与のデザインルールに従って、算出された共有電源配線の幅に応じた位置にマクロセルの配置位置を調整する処理を行う。例えば、図８に示すように、デザインルールで決められた距離ＤＲを電源配線ＶＰＬから離してマクロセルＭＣ１の配置位置を調整し、距離ＤＲより小さい距離で電源配線ＶＰＬに配置されないように処理する。こうすることで、レイアウト設計者によって仮配置されたマクロセルＭＣ１の配置位置を共有電源配線幅に応じた位置に微調整することができ、レイアウト設計者は、共有電源配線幅を考慮してマクロセルＭＣ１を配置する必要がなくなる。このため、マクロセルを配置した後に、他のセル等の配置配線後にデザインルールを満たさなくなり、配置配線をやり直すことがなくなる。
【００８０】
図３のステップＳ２４に続いて、配置配線可能領域算出部２０は、チップの全体レイアウトにおいて、共有電源配線への置換前の第１の配置配線可能領域と、共有電源配線への置換後の第２の配置配線可能領域とを算出する（ステップＳ２６、領域算出ステップ）。
【００８１】
第１の配置配線可能領域が第２の配置配線可能領域以上に広いとき、オーバーヘッドが大きいと判断し（ステップＳ２８：Ｙ）、通知処理部２４は、マクロセルの環状電源配線の非共有を通知し（ステップＳ３０）、一連の処理を終了する（エンド）。このとき、通知処理部２４は、非共有である旨のテキスト情報を表示装置２００に表示する処理を行ったり、配置処理対象のマクロセルの表示装置２００における表示態様を異ならせる処理を行ったりすることが望ましい。
【００８２】
第１の配置配線可能領域が第２の配置配線可能領域より狭いとき、オーバーヘッドが小さいと判断し（ステップＳ２８：Ｎ）、マクロセル配置処理部１６は、マクロセルの環状電源配線を削除する処理を行う（ステップＳ３２）。その後、共有電源配線処理部２２が、ステップＳ３２で算出した共有電源配線幅の共有電源配線を配線する処理を行い（ステップＳ３４、電源配線置換ステップ）、一連の処理を終了する（エンド）。
【００８３】
図９に、図３のステップＳ３２の説明図を示す。図９において、図４と同様の部分には同一符号を付している。
図１０に、図３のステップＳ３４の説明図を示す。図１０において、図４と同様の部分には同一符号を付している。
【００８４】
ステップＳ３２では、マクロセル配置処理部１６は、共有電源配線に置換される環状電源配線ＶＰＬ１（図９の波線部分）を削除する処理を行う。その後、ステップＳ３４において、共有電源配線処理部２２は、図１０に示すように、チップＣＰの全体レイアウトにおける電源配線ＶＰＬ及びマクロセルＭＣ１の環状電源配線ＶＰＬ１に代えて、共有電源配線ＣＰＬに置換する処理を行う。
【００８５】
また、ステップＳ２０において、重なりが検出されないとき、又は両電源配線の電位が異電位であるとき（ステップＳ２０：Ｎ）、通知処理部２４は、マクロセルの環状電源配線の非共有を通知する（ステップＳ３０）。特に、環状電源配線ＶＰＬ１と電源配線ＶＰＬとが異電位であるとき（ステップＳ２０：Ｎ）、マクロセル配置処理部１６は、次のように処理することが望ましい。
【００８６】
図１１（Ａ）、図１１（Ｂ）において、マクロセル配置処理部１６の処理内容の説明図を示す。図１１（Ａ）は、マクロセルＭＣ１の環状電源配線ＶＰＬ１を、異電位の電源配線ＶＰＬと重なるように仮配置する様子を模式的に表す。図１１（Ｂ）は、図１１（Ａ）のようにマクロセルＭＣ１が仮配置されたときのマクロセル配置処理部１６の処理内容の説明図を示す。図１１（Ａ）、図１１（Ｂ）において、図５と同様の部分には同一符号を付している。
【００８７】
マクロセルＭＣ１を、環状電源配線ＶＰＬ１と異電位の電源配線ＶＰＬと重ねて仮配置したとき、マクロセル配置処理部１６は、チップＣＰの全体レイアウトにおける電源配線ＶＰＬと重なるマクロセルＭＣ１の配置を禁止する処理を行う。具体的には、マクロセル配置処理部１６は、電源配線ＶＰＬを含む領域をマクロセルＭＣ１の配置禁止領域ＡＲ１に設定し、配置禁止領域ＡＲ１を除く配置可能領域ＡＲ２内にのみマクロセルＭＣ１の配置を許可する。配置禁止領域ＡＲ１の境界は、電源配線ＶＰＬからデザインルールを考慮した距離を置いて設けられることが望ましい。こうすることで、レイアウト設計者は、マクロセルの無駄な配置を行うことなく、効率的なフロアプランの検討を行うことができるようになる。
【００８８】
また、第１のマクロセルを配置することによりステップＳ３４において配線した共有電源配線と、該マクロセルとは別の第２のマクロセルの配置位置が所与のデザインルールを満たさないとき、通知処理部２４は、所与の情報を通知することが望ましい。このとき、通知処理部２４は、第２のマクロセルについてデザインルールを満たさない旨のテキスト情報を表示装置２００に表示する処理を行うことができる（通知ステップ）。また、通知処理部２４は、第１のマクロセル又は第２のマクロセルの表示装置２００における表示態様を異ならせる処理を行うことができる（通知ステップ）。
【００８９】
図１２に、第１の実施形態におけるレイアウト装置１００によりレイアウトが行われた半導体集積回路装置の説明図を示す。図１２は、半導体集積回路装置のチップＣＰに、２つのマクロセルＭＣ１，ＭＣ２が配置された例を模式的に表す。
【００９０】
第１の実施形態によれば、マクロセルＭＣ１，ＭＣ２の各々の環状電源配線はチップＣＰの全体レイアウトの電源配線（基幹電源配線）と共に共有電源配線ＣＰＬに置換される。図１２では、各マクロセルの環状電源配線の全部が共有電源配線ＣＰＬに置換された例を表している。図１２に示すように、冗長な電源配線を省略することができるので、マクロセルを配置後の配置配線可能領域が広くなり、マクロセルを用いたチップのレイアウトを効率化することができるようになる。
【００９１】
以上説明したように、第１の実施形態によれば、マクロセルの環状電源配線とは別に、チップの全体レイアウトにおける電源配線が準備されている場合であっても、冗長な電源配線を省略することができるようになる。そして、チップのサイズを小さくして、効率的なレイアウトを行うことができるようになる。また、電源配線の幅や重なり、デザインルールをレイアウト設計者が考慮することなく、マクロセルを用いたフロアプランを検討することができ、最適なフロアプランで、より小さいチップサイズの検討を短時間で実現することができるようになる。更に、マニュアルで、マクロセルの環状電源配線とチップの電源配線とを共有させる必要がなくなるため、電流供給不足を抑制したり、電流供給能力を考慮しながらレイアウト設計を行ったりすることがなくなる。
【００９２】
以上のように、第１の実施形態によれば、少ない工数で、短期間に半導体集積回路装置の最適なレイアウト設計が可能となる。
【００９３】
〔第２の実施形態〕
第１の実施形態では、配置処理対象のマクロセルに環状電源配線が設けられていたいが、本発明に係る実施形態は、これに限定されるものではない。本発明に係る第２の実施形態では、配置処理対象のマクロセルには環状電源配線が設けられておらず、当該マクロセルに必要な電源配線情報を別途有したり、設定したりすることができる。
【００９４】
図１３に、第２の実施形態における半導体集積回路装置のレイアウト装置の構成例の機能ブロック図を示す。図１３において、図１と同様の部分には同一符号を付し、適宜説明を省略する。
図１４に、第２の実施形態におけるマクロセルの説明図を示す。なお、以下に説明する第２の実施形態は、図１４の形状のマクロセルに限定されるものではない。
【００９５】
第２の実施形態におけるレイアウト装置１００ａは、処理部１０ａと、記憶部４０と、操作部５０とを備えている。このレイアウト装置１００ａは、図１４に示す形状のマクロセルＭＣ１を用いた半導体集積回路装置のチップのレイアウトを行う。このとき、レイアウト装置１００ａは、電源配線情報４６ａを用いて、チップの全体レイアウト内におけるマクロセルＭＣ１の配置位置に応じて、環状電源配線ＶＰＬ１及びチップの電源配線を共有電源配線に置換する。ここで、電源配線情報４６ａは、マクロセルＭＣ１の環状電源配線ＶＰＬ１の電位や幅等の情報を有する。こうすることで、レイアウト装置１００ａは、半導体集積回路装置の効率的なレイアウトを行う。
【００９６】
処理部１０ａは、電源配線検出部１２ａと、電位検出部１４ａと、マクロセル配置処理部１６と、重なり検出部１８ａと、共有電源配線処理部２２と、画像生成部３０と、マクロセル用電源配線幅算出部３２と、環状電源配線処理部３４とを備えている。記憶部４０は、少なくとも、チップ配置配線情報４２と、マクロ図形情報４４ａと、電源配線情報４６ａとを記憶する。
【００９７】
電源配線検出部１２ａは、チップの全体レイアウトの電源配線と、マクロセルの環状電源配線とを検出する。電源配線検出部１２ａは、チップ配置配線情報４２に基づいてチップの電源配線を検出し、電源配線情報４６ａに基づいてマクロセルの環状電源配線を検出する。
【００９８】
電位検出部１４ａは、チップの電源配線の電位やマクロセルの環状電源配線の電位を検出する。具体的には、電位検出部１４ａは、チップ配置配線情報４２に基づいてチップの電源配線の電位を検出し、電源配線情報４６ａに基づいてマクロセルの環状電源配線の電位を検出する。
【００９９】
マクロセル配置処理部１６は、チップの全体レイアウト内にマクロセルの仮配置、配置位置の微調整、配置等の処理を行う。例えばマクロセル配置処理部１６は、操作部５０からの操作情報に基づいて指定された位置に、マクロ図形情報４２により定義される形状のマクロセルを配置する処理を行う。このとき、マクロセル配置処理部１６は、デザインルールに従ってマクロセルの配置位置を調整することができる。
【０１００】
重なり検出部１８ａは、マクロセル配置処理部１６により仮配置されるマクロセルと、チップの全体レイアウトの電源配線との重なりを検出する。具体的には、重なり検出部１８ａは、マクロセルとチップの電源配線との重なりを検出する。このとき、重なり検出部１８ａは、チップの全体レイアウト内でマクロセルとチップの電源配線とが重複する部分があるときに重なりとして検出する。重なり検出部１８ａによる検出結果は、共有電源配線処理部２２等に通知される。
【０１０１】
共有電源配線処理部２２は、チップの全体レイアウトにおける電源配線と、該電源配線と同電位の環状電源配線とが重なるようにマクロセルが配置されるとき、該電源配線及び該環状電源配線とを共有電源配線に置換する処理を行う。
【０１０２】
画像生成部３０は、処理部１０の各部における処理の内容を反映させた画像データを生成する。画像生成部３０によって生成された画像データは、表示装置２００に供給され、表示装置２００が、該画像データに対応した画像を表示する。
【０１０３】
マクロセル用電源配線幅算出部３２は、電源配線情報４６ａに基づいてマクロセルの環状電源配線幅を算出する。このマクロセル用電源配線幅算出部３２は、後述するように、チップの全体レイアウトの電源配線とマクロセルの環状電源配線とを共有電源配線により置換せずにマクロセルの環状電源配線を設けるとき、環状電源配線幅を算出する。
【０１０４】
環状電源配線処理部３４は、マクロセルの環状電源配線を配線する処理を行う。環状電源配線処理部３４は、電源配線情報４６ａに基づいて決められる配線幅の環状電源配線を、マクロセルの周囲に配線する処理を行う。
【０１０５】
記憶部４０に記憶されるチップ配置配線情報４２は、チップの全体レイアウトを構成するセルの配置情報、各セル間を接続する信号線の配線情報、チップの電源配線の電位や幅等の情報を含む。マクロ図形情報４４ａは、マクロセルの形状に対応した情報を含む。電源配線情報４６ａは、マクロセルの環状電源配線の電位や幅、その配置配線情報等の情報を含む。
【０１０６】
以上のような処理部１０ａは、ＣＰＵ及びメモリーを備えており、メモリーにはプログラムが記憶されている。そして、このメモリーに記憶されたプログラムを読み出したＣＰＵが、該プログラムに対応した処理を実行することで、処理部１０ａを構成する各部の機能をソフトウェア処理により実現する。なお、プログラムを記憶するメモリーは、記憶部４０であってもよい。記憶部４０の機能は、ＲＯＭ，ＲＡＭ，ＨＤＤ等により実現される。操作部５０の機能は、キーボードやマウス等により実現される。表示装置２００の機能は、液晶ディスプレイ装置、ＣＲＴ、有機ＥＬディスプレイ装置等により実現される。
【０１０７】
また、処理部１０ａが有するＣＰＵは、情報記憶媒体３００ａに記憶されたプログラムを読み出し、該プログラムに対応した処理を実行することで、処理部１０ａを構成する各部の機能をソフトウェア処理により実現してもよい。このような情報記憶媒体３００ａとしては、例えばＣＤ−ＲＯＭ，ＤＶＤ−ＲＯＭ，ＲＯＭ，ＲＡＭ，ＨＤＤ等を適用することができる。
【０１０８】
図１５に、第２の実施形態におけるレイアウト装置１００ａの処理例のフロー図を示す。レイアウト装置１００ａにおける処理部１０ａの各部の機能をソフトウェア処理により実現する場合、図１５の各ステップに対応したプログラムが図示しないメモリーに記憶され、ＣＰＵが該メモリーから読み出したプログラムを実行する。
【０１０９】
まず、レイアウト装置１００ａにおいて、処理部１０ａは、記憶部４０に記憶されたチップ配置配線情報４２、マクロ図形情報４４ａ、及び電源配線情報４６ａを読み出す（ステップＳ５０）。そこで、画像生成部３０は、チップ配置配線情報４２に基づいて、チップの全体レイアウトの画像データを生成し、表示装置２００が、該画像データに対応した画像を表示する。
【０１１０】
次に、電源配線検出部１２ａが、チップ配置配線情報４２に基づいてチップの電源配線を検出すると共に、電源配線情報４６ａに基づいて、配置配線されるべきマクロセルの環状電源配線を検出する（ステップＳ５２、電源配線検出ステップ）。
【０１１１】
続いて、電位検出部１４ａが、電源配線検出部１２ａによって検出されたチップの全体レイアウトの電源配線の電位とマクロセルの環状電源配線の電位とを検出する（ステップＳ５４、電位検出ステップ）。電位検出部１４ａは、チップ配置配線情報４２に基づいてチップの全体レイアウトの電源配線の電位を検出する。また、電位検出部１４ａは、電源配線情報４６ａに基づいてマクロセルの環状電源配線の電位を検出する。
【０１１２】
その後、処理部１０ａは、操作部５０においてレイアウト設計者による操作を受け付ける。マクロセルの配置位置は、チップの全体レイアウト内において変更が可能にこうせいされており、マクロセル配置処理部１６は、操作部５０によって受け付けた操作に対応した操作情報に基づいて、マクロセルの配置位置を仮配置する（ステップＳ５６）。
【０１１３】
図１６に、図１５のステップＳ５６の説明図を示す。図１６において、図１４と同様の部分には同一符号を付している。
【０１１４】
図１６に示すように、チップＣＰの全体レイアウトには、例えばチップＣＰの外縁部に沿って電源配線（基幹電源配線）ＶＰＬが設けられている。一方、仮配置の段階では、マクロセルＭＣ１には、環状電源配線が設けられていない。例えば、操作部５０がマウスである場合、レイアウト設計者は、移動前の配置位置におけるマクロセルＭＣ１にマウスポインターを合わせてクリックした状態で、目的の配置位置までマウスポインターを移動させてマウスから指を離す。このとき、画像生成部３０は、マクロセルＭＣ１を元の位置に残したまま、マクロセルＭＣ１と同一形態のオブジェクトがマウスポインターと連動して移動するように画像データを生成する。そのため、レイアウト設計者は、表示装置２００に表示される移動前と移動後のマクロセルＭＣ１の配置位置を確認しながら、マクロセルＭＣ１を仮配置することができる。
【０１１５】
図１５において、ステップＳ５６に続き、重なり検出部１８は、電位検出部１４ａにより同電位の電源配線と検出されたチップの全体レイアウトの電源配線と、仮配置されたマクロセルとの重なりを検出する（ステップＳ５８、重なり検出ステップ）。
【０１１６】
同電位の両電源配線が重なるとき（ステップＳ６０：Ｙ）、共有電源配線処理部２２は、共有電源配線幅を算出する処理を行う（ステップＳ６２）。この共有電源配線処理部２２は、チップ配置配線情報４２及び電源配線情報４６ａに基づいて、必要な電流容量に対応した共有電源配線幅を算出することができる。また、共有電源配線処理部２２は、共有電源配線幅の算出処理を簡素化するために、第１の実施形態と同様に共有電源配線幅を算出するようにしてもよい。
【０１１７】
例えば、共有電源配線処理部２２は、電源配線情報４６ａに基づいて決められるマクロセルの環状電源配線及び電源配線ＶＰＬのうち電流容量の大きい電源配線ＶＰＬの幅を、電流容量の小さい環状電源配線の幅に代えて共有電源配線の幅として算出する。或いは、共有電源配線処理部２２は、電源配線情報４６ａに基づいて決められるマクロセルの環状電源配線及び電源配線ＶＰＬのうち幅の広い電源配線を、幅の狭い電源配線に代えて共有電源配線の幅として算出するようにしてもよい。
【０１１８】
このように共有電源配線幅を算出すると、マクロセル配置処理部１６は、ステップＳ６２において算出した共有電源配線幅に合わせてマクロセルの配置位置を調整する処理を行う（ステップＳ６４、配置処理ステップ）。その後、共有電源配線処理部２２が、ステップＳ６２で算出した共有電源配線幅の共有電源配線を配線する処理を行い（ステップＳ６６、電源配線置換ステップ）、一連の処理を終了する（エンド）。即ち、ステップＳ６６では、電源配線情報４６ａにより定義されるマクロセルの環状電源配線の少なくとも一部と、チップの電源配線とに代えて、共有電源配線を配線することで、該環状電下配線及びチップの電源配線を、共有電源配線に置換する。
【０１１９】
また、ステップＳ６０において、重なりが検出されないとき、又は両電源配線の電位が異電位であるとき（ステップＳ６０：Ｎ）、マクロセル用電源配線幅算出部３２は、マクロセルの環状電源配線幅を算出する（ステップＳ６８）。このとき、マクロセル用電源配線幅算出部３２は、電源配線情報４６ａに基づいてマクロセルの環状電源配線幅を算出する。
【０１２０】
続いて、マクロセル配置処理部１６は、ステップＳ６８において算出した環状電源配線幅に合わせてマクロセルの配置位置を調整する処理を行う（ステップＳ７０、配置処理ステップ）。その後、環状電源配線処理部３４は、ステップＳ６８で算出した環状電源配線幅の環状電源配線を、ステップＳ７０において配置したマクロセルの周囲に配線する処理を行い（ステップＳ７２）、一連の処理を終了する（エンド）。
【０１２１】
以上説明したように、第２の実施形態によれば、第１の実施形態と同様に、マクロセルの環状電源配線とは別に、チップの全体レイアウトにおける電源配線が準備されている場合であっても、冗長な電源配線を省略することができるようになる。そして、チップのサイズを小さくして、効率的なレイアウトを行うことができるようになる。また、電源配線の幅や重なり、デザインルールをレイアウト設計者が考慮することなく、マクロセルを用いたフロアプランを検討することができ、最適なフロアプランで、より小さいチップサイズの検討を短時間で実現することができるようになる。更に、マニュアルで、マクロセルの環状電源配線とチップの電源配線とを共有させる必要がなくなるため、電流供給不足を抑制したり、電流供給能力を考慮しながらレイアウト設計を行ったりすることがなくなる。即ち、第２の実施形態によれば、第１の実施形態と同様に、少ない工数で、短期間に半導体集積回路装置の最適なレイアウト設計が可能となる。
【０１２２】
以上、本発明に係る集積回路装置のレイアウト方法、レイアウト装置、プログラム及び情報記憶媒体等を上記のいずれかの実施形態に基づいて説明したが、本発明は上記のいずれかの実施形態に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。
【０１２３】
（１）上記のいずれかの実施形態では、配置処理対象のマクロセルがハードマクロである例を説明したが、本発明は、これに限定されるものではない。配置処理対象のマクロセルがソフトマクロであってもよい。
【０１２４】
（２）上記のいずれかの実施形態では、マクロセルの周囲に環状電源配線が設けられる例を説明したが、本発明は、これに限定されるものではない。マクロセルの周囲に設けられる環状電源配線に限らず、マクロセルに対して設けられる電源配線に本発明を適用することができる。
【０１２５】
（３）上記のいずれかの実施形態では、チップの全体レイアウトの電源配線が、該チップの外縁部に沿って設けられる例を説明したが、本発明は、これに限定されるものではない。例えば、チップの電源配線が、チップの外縁部に沿って設けられていないものに対しても、本発明を適用することができる。
【０１２６】
（４）上記のいずれかの実施形態では、レイアウト装置の機能を、主に、ソフトウェア処理により実現する例を説明したが、本発明は、これに限定されるものではない。本発明に係る集積回路装置のレイアウト装置の機能の一部又は全部を、ハードウェアにより実現してもよい。
【０１２７】
（５）上記のいずれかの実施形態では、重なり検出部が、同電位のマクロセルの環状電源配線及びチップの電源配線の重なりを検出するものとして説明したが、本発明は、これに限定されるものではない。例えば、重なり検出部が、同電位であるか異電位であるかにかかわらず、マクロセルの環状電源配線及びチップの電源配線の重なりを検出し、重なりが検出された電源配線の電位を検出するようにしてもよい。
【０１２８】
（６）第２の実施形態では、マクロセルの配置に先立ち、予めマクロセルに対応した電源配線情報を有する例を説明したが、本発明は、これに限定されるものではない。例えば、マクロセルの配置処理途中で、電源配線情報を設定し、設定された電源配線情報に基づいて、環状電源配線の配線等を行ってもよい。
【０１２９】
（７）上記のいずれかの実施形態では、対話形式によりマクロセルを半導体集積回路装置のチップ内に配置しながらレイアウト設計を行う例を説明したが、本発明は、これに限定されるものではない。例えば、レイアウト条件を設定しながら、バッチ形式により、半導体集積回路装置のチップ内にマクロセルを配置する場合にも、本発明を適用することができる。
【０１３０】
（８）上記のいずれかの実施形態において、本発明を、集積回路装置のレイアウト方法、レイアウト装置等として説明したが、本発明はこれに限定されるものではない。例えば、本発明は、本発明に係る集積回路装置のレイアウト方法における各ステップをコンピューターに実行させるプログラムであってもよい。また、本発明は、本発明に係る集積回路装置のレイアウト装置における各部として、コンピューターを機能させるプログラムであってもよい。更に、本発明は、上記のいずれかのプログラムを記憶したことを特徴とするコンピューター読出可能な情報記憶媒体であってもよい。
【符号の説明】
【０１３１】
１０，１０ａ…処理部、  １２，１２ａ…電源配線検出部、
１４，１４ａ…電位検出部、  １６…マクロセル配置処理部、
１８，１８ａ…重なり検出部、  ２０…配置配線可能領域算出部、
２２…共有電源配線処理部（電源配線置換部）、  ２４…通知処理部、
３０…画像生成部、  ３２…マクロセル用電源配線幅算出部、
３４…環状電源配線処理部、  ４０…記憶部、  ４２…チップ配置配線情報、
４４，４４ａ…マクロ図形情報、  ４６，４６ａ…電源配線情報、  ５０…操作部、
１００，１００ａ…レイアウト装置、  ２００…表示装置、
３００，３００ａ…情報記憶媒体、  ＡＲ１…配置禁止領域、  ＡＲ２…配置可能領域、
ＣＰ，ＣＰ０…チップ、  ＣＰＬ…共有電源配線、
ＭＣ１…マクロセル（第１のマクロセル）、
ＭＣ２…マクロセル（第２のマクロセル）、  ＭＣ１０，ＭＣ１１…マクロセル、
ＶＤＤ…高電位側電源電圧、  ＶＰＬ１，ＶＰＬ１０，ＶＰＬ１１…環状電源配線、
ＶＰＬ１ａ…環状電源配線の一部、  ＶＰＬ，ＶＰＬ０…チップの電源配線、
ＶＳＳ…低電位側電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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