(57)【要約】【課題】熱処理を経てもメモリ特性が劣化しにくい不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置の製造方法は、基板１１０上にビット線１８０を形成する工程と、ビット線１８０上を覆うように基板１１０上に層間絶縁膜１００を形成する工程と、層間絶縁膜１００の上面を平坦化する工程と、層間絶縁膜１００上に水素バリア膜２００を形成する工程と、水素バリア膜２００上に強誘電体又は高誘電体を含む容量素子３８０を形成する工程と、容量素子３８０に含まれる強誘電体又は高誘電体を焼結する熱処理を行う工程とを備える。層間絶縁膜１００は、熱処理による膜厚変動率が２．３％以下である。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上にビット線を形成する工程（ａ）と、
前記ビット線上を覆うように前記基板上に層間絶縁膜を形成する工程（ｂ）と、
前記層間絶縁膜の上面を研磨により平坦化する工程（ｃ）と、
前記工程（ｃ）の後、前記層間絶縁膜上に水素バリア膜を形成する工程（ｄ）と、
前記水素バリア膜上に強誘電体又は高誘電体を含む容量素子を形成する工程（ｅ）と、
前記容量素子に含まれる前記強誘電体又は前記高誘電体を焼結する熱処理を行う工程（ｆ）とを備え、
前記層間絶縁膜は、前記工程（ｆ）での熱処理による膜厚変動率が２．３％以下である不揮発性半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置の製造方法において、
前記工程（ｆ）での熱処理は、６００℃以上で行う不揮発性半導体記憶装置の製造方法。
【請求項３】
基板上にビット線を形成する工程（ａ）と、
前記ビット線上を覆うように前記基板上に層間絶縁膜を形成する工程（ｂ）と、
前記層間絶縁膜の上面を研磨により平坦化する工程（ｃ）と、
前記工程（ｃ）の後、前記層間絶縁膜上に水素バリア膜を形成する工程（ｄ）と、
前記水素バリア膜上に抵抗変化素子を形成する工程（ｅ）と、
前記抵抗変化素子に対して４００℃〜１０００℃の熱処理を行う工程（ｆ）とを備え、
前記層間絶縁膜は、前記工程（ｆ）での熱処理による膜厚変動率が２．３％以下である不揮発性半導体記憶装置の製造方法。
【請求項４】
請求項１〜３のうちいずれか１つに記載の不揮発性半導体記憶装置の製造方法において、
前記工程（ｄ）と（ｅ）との間に、前記水素バリア膜の上部を除去する工程をさらに備える不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置の製造方法において、
前記水素バリア膜の上部を除去する工程は、ＣＭＰ法を用いた研磨で行なう不揮発性半導体記憶装置の製造方法。
【請求項６】
請求項１〜５のうちいずれか１つに記載の不揮発性半導体記憶装置の製造方法において、
前記工程（ｄ）で形成される前記水素バリア膜のサイズは、２００μｍ×２００μｍ以上である不揮発性半導体記憶装置の製造方法。
【請求項７】
請求項１〜６のうちいずれか１つに記載の不揮発性半導体記憶装置の製造方法において、
前記工程（ｂ）で形成される前記層間絶縁膜は、前記ビット線と直接接触しない高密度プラズマＣＶＤ膜を有する不揮発性半導体記憶装置の製造方法。
【請求項８】
請求項７に記載の不揮発性半導体記憶装置の製造方法において、
前記工程（ｄ）では、前記ビット線を覆うように熱ＣＶＤ法によりＳＡ−ＮＳＧ膜を形成した後、前記ＳＡ−ＮＳＧ膜の上に高密度プラズマＣＶＤ法によりＨＤＰ−ＮＳＧ膜を形成することで前記層間絶縁膜を形成する不揮発性半導体記憶装置の製造方法。
【請求項９】
請求項１〜８のうちいずれか１つに記載の不揮発性半導体記憶装置の製造方法において、
前記工程（ｄ）では、ＬＰ−ＣＶＤ法によって窒化シリコンからなる前記水素バリア膜が形成される不揮発性半導体記憶装置の製造方法。
【請求項１０】
請求項９に記載の不揮発性半導体記憶装置の製造方法において、
前記水素バリア膜の膜厚は２５０ｎｍ以下である不揮発性半導体記憶装置の製造方法。
【請求項１１】
基板上に形成されたビット線と、
前記ビット線上を覆うように前記基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された水素バリア膜と、
前記水素バリア膜上に形成され、強誘電体又は高誘電体を含む容量素子とを備え、
前記層間絶縁膜は、前記ビット線を覆う第１の絶縁膜と、前記第１の絶縁膜よりも膜密度の大きい第２の絶縁膜とを有している前記不揮発性半導体記憶装置。
【請求項１２】
基板上に形成されたビット線と、
前記ビット線上を覆うように前記基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された水素バリア膜と、
前記水素バリア膜上に形成された抵抗変化素子とを備え、
前記層間絶縁膜は、前記ビット線を覆う第１の絶縁膜と、前記第１の絶縁膜よりも膜密度の大きい第２の絶縁膜とを有している前記不揮発性半導体記憶装置。
【請求項１３】
請求項１１または１２に記載の不揮発性半導体記憶装置において、
前記水素バリア膜のサイズは、２００μｍ×２００μｍ以上である不揮発性半導体記憶装置。
【請求項１４】
請求項１１〜１３のうちいずれか１つに記載の不揮発性半導体記憶装置において、
前記層間絶縁膜は、前記第２の絶縁膜として、前記ビット線と直接接触しない高密度プラズマＣＶＤ膜を有する不揮発性半導体記憶装置。
【請求項１５】
請求項１４に記載の不揮発性半導体記憶装置において、
前記第１の絶縁膜は前記ビット線を覆うＳＡ−ＮＳＧ膜であり、前記第２の絶縁膜は前記ＳＡ−ＮＳＧ膜上に形成されたＨＤＰ−ＮＳＧ膜である不揮発性半導体記憶装置。
【請求項１６】
請求項１１〜１５のうちいずれか１つに記載の不揮発性半導体記憶装置において、
前記水素バリア膜は窒化シリコンからなる不揮発性半導体記憶装置。
【請求項１７】
請求項１６に記載の不揮発性半導体記憶装置において、
前記水素バリア膜の膜厚は２５０ｎｍ以下である不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載された技術は、不揮発性半導体記憶装置及びその製造方法に関し、特に、強誘電体層、高誘電体層あるいは抵抗変化層を記憶層として用いた、capacitor over bit line（ＣＯＢ）構造の不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、電子マネー等の発達により、動作電圧が低く、かつ高速で読み書きが可能な不揮発性半導体記憶装置に対する需要が高まってきている。この特性を有する不揮発性半導体記憶装置として、強誘電体膜又は高誘電体膜を容量絶縁膜とする不揮発性半導体記憶装置、あるいは、電気的パルスの印加によって抵抗値が可逆的に変化する材料を用いてデータを記憶する抵抗変化型の不揮発性半導体記憶装置などが用いられる。
【０００３】
また一方で、不揮発性半導体記憶装置においては、用途と機能の広がりと共に多くの情報を蓄積するために、単位面積あたりのメモリ容量を増やすことが必須となってきている。同一面積で、より多くのメモリセルを搭載できる構造として、容量素子をビット線の上方に形成するＣＯＢ構造の開発が盛んに行われている。この構造によれば、ビット線コンタクト部を考慮せずに、互いに隣接する容量素子間を分離することが可能であり、容量素子の容量値を維持したまま、搭載メモリ容量を増やすことが可能となる。
【０００４】
ところで、上述した強誘電体膜又は高誘電体膜を容量絶縁膜とする不揮発性半導体記憶装置は、強誘電体特性又は高誘電体特性を発現させるために６００℃以上の熱処理が必須である。また、薄膜に印加される特定の電圧により薄膜の抵抗状態が急激に変化することを利用する抵抗変化型の不揮発性半導体記憶装置においても、所望の抵抗値を得るために薄膜材料に４００〜１０００℃の熱処理を加えることが必要である。
【０００５】
さらに、これらの不揮発性半導体記憶装置を製造するプロセスに共通の特性として、容量絶縁膜や抵抗膜として用いる薄膜は配線工程等で水素雰囲気に曝されると不揮発性半導体記憶装置としての特性が劣化するため、容量素子を水素バリア膜で覆うことが必須である（例えば、特許文献１参照）。
【０００６】
したがって、上記の不揮発性半導体記憶装置においてＣＯＢ構造を採用する場合、ビット線の上方に容量素子を形成するので、例えば、ビット線上にboro phospho silicate glass(ＢＰＳＧ)膜を堆積した後にchemical vapor deposition(ＣＭＰ)法による平坦化を行う。次いで、ＢＰＳＧ膜上に、水素還元による劣化から容量素子を保護する水素バリア膜、容量素子をこの順に形成した後、上記不揮発性半導体記憶装置に必須の強誘電体膜又は高誘電体膜の焼結のための熱処理（４００〜１０００℃）を行う。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−０６７０６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記の先行技術では、容量素子の下には上面が平坦化されたＢＰＳＧ膜が形成されている。この先行技術に上述したＣＯＢ構造を採用する場合、ＢＰＳＧ膜をchemical mechanical polishing(ＣＭＰ)法で平坦化する際に被平坦化膜であるＢＰＳＧ膜にＣＭＰパッドによる圧力が加わり、その影響でＢＰＳＧ膜にスクラッチが発生するおそれがある。ＢＰＳＧ膜にスクラッチが生じた状態で後工程の水素バリア膜形成及び容量素子形成を行ない、さらに強誘電体膜又は高誘電体膜の焼結のための熱処理（４００〜１０００℃）を行うと、ＢＰＳＧ膜に発生したスクラッチに起因して水素バリア膜に局所的なストレスの不均衡が発生し、水素バリア膜にクラックが発生する。
【０００９】
この結果、さらに後工程において容量素子を水素雰囲気に曝した際に、上記クラックから容量素子へ水素が侵入し、ヒステリシス特性を示す強誘電体酸化物等が還元され、残留分極量等が低下して不揮発性半導体記憶装置のリテンション（データ保持）特性が劣化する。そして、最終的に不揮発性半導体記憶装置の歩留りが低下するという課題が発生する。
【００１０】
この課題について、図を参照しながら説明する。図４（ａ）、（ｂ）は、従来の不揮発性半導体記憶装置における課題を示す断面図である。
【００１１】
まず、図４（ａ）に示すように、半導体基板１上部の所定箇所に、素子分離領域２を形成し、半導体基板１上にトランジスタのゲート絶縁膜及びゲート電極からなるゲート構造体４０を形成する。次に、半導体基板１のうち素子分離領域２に囲まれ、ゲート構造体４０が形成された領域を除く領域の上面部をシリサイド化してシリサイド層３０を形成する。次に、半導体基板１上にトランジスタのゲート絶縁膜及びゲート電極からなるゲート構造体４０を形成する。
【００１２】
次に、半導体基板１上にトランジスタを覆う第１の層間絶縁膜６０を形成し、その上面をＣＭＰ法で平坦化する。次に、第１の層間絶縁膜６０中にトランジスタの一方の拡散層に接続するビット線コンタクト７０を形成する。次に、第１の層間絶縁膜６０上にビット線コンタクト７０と接続するビット線８０を形成する。次に、ビット線８０を覆うように第１の層間絶縁膜６０上に、ＢＰＳＧ膜からなる第２の層間絶縁膜１０を形成し、その上面をＣＭＰ法で平坦化する。
【００１３】
ここで、ＢＰＳＧ膜からなる第２の層間絶縁膜１０の上面をＣＭＰ法で平坦化する際に、被平坦化膜であるＢＰＳＧ膜に研磨パッドによる圧力が加わり、ＢＰＳＧ膜にスクラッチ１９が発生する。
【００１４】
次に、図４（ｂ）に示すように、上面が平坦化された第２の層間絶縁膜１０上に、水素バリア膜２０を形成する。次に、水素バリア膜２０の所定領域上に、下部電極、強誘電体膜又は高誘電体膜からなる容量絶縁膜、及び上部電極で構成される容量素子３８を形成した後、強誘電体膜又は高誘電体膜の特性を発現させるために、例えば６００℃以上で焼結熱処理を行う。
【００１５】
ここで、焼結熱処理を行うと、第２の層間絶縁膜１０に発生したスクラッチ１９に起因して水素バリア膜２０に局所的なストレスの不均衡が発生し、水素バリア膜２０にクラック２１が発生する。
【００１６】
水素バリア膜２０にクラック２１が発生すると、後工程において容量素子を水素雰囲気に曝す際に、上記クラック２１を介して容量素子３８へと水素が侵入する。水素は、例えば半導体基板１とメタル配線とを接続するコンタクトの密着層をchemical vapor deposition(ＣＶＤ)法で形成する際やコンタクトホール（ビアホール）内にタングステン等を埋め込む際、パッド形成前にプラズマ窒化膜を形成する際などに発生する。容量素子３８に水素が侵入する結果、ヒステリシス特性を示す強誘電体酸化物等が還元され、残留分極量等が低下してリテンション（データ保持）特性が劣化して、最終的に不揮発性半導体記憶装置の歩留りが低下する。
【００１７】
特に近年、不揮発性半導体記憶装置のメモリ容量は増大する傾向にあり、水素バリア膜の面積が拡大し、水素バリア膜が持つストレスも大きくなる傾向にある。このため、焼結熱処理が加わった際の影響がさらに顕著になり、上述の課題が大きくなる傾向にある。
【００１８】
なお、薄膜に印加される特定の電圧により薄膜の抵抗状態が急激に変化することを利用した抵抗変化型の不揮発性半導体記憶装置においても、所望の抵抗値を得るために、薄膜材料に４００〜１０００℃の熱処理を加えることがあるので、強誘電体メモリと同様の課題を有している。
【００１９】
そこで、本発明は、上記課題に鑑み、ＣＯＢ構造を有する不揮発性半導体記憶装置において、熱処理を行っても、容量素子下又は抵抗変化素子下に形成された水素バリア膜にクラックが発生しにくく、後工程で実施する水素雰囲気下での熱処理を経てもメモリ特性が劣化しにくい不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の課題を解決するために、本発明の一例に係る不揮発性半導体記憶装置の製造方法は、基板上にビット線を形成する工程（ａ）と、前記ビット線上を覆うように前記基板上に層間絶縁膜を形成する工程（ｂ）と、前記層間絶縁膜の上面を研磨により平坦化する工程（ｃ）と、前記工程（ｃ）の後、前記層間絶縁膜上に水素バリア膜を形成する工程（ｄ）と、前記水素バリア膜上に強誘電体又は高誘電体を含む容量素子を形成する工程（ｅ）と、前記容量素子に含まれる前記強誘電体又は前記高誘電体を焼結する熱処理を行う工程（ｆ）とを備えている。また、前記層間絶縁膜は、前記工程（ｆ）での熱処理による膜厚変動率が２．３％以下である。
【００２１】
この方法によれば、層間絶縁膜の熱処理前後での膜厚変動率が２．３％以下となっているので、層間絶縁膜を研磨する際にスクラッチが発生しにくくなっている。そのため、水素バリア膜におけるクラックの発生を効果的に抑えることができる。従って、水素雰囲気等で熱処理をする際にクラックを介して強誘電体又は高誘電体が水素により劣化するのを防ぐことができる。よって、リテンション（データ保持）特性もほとんど劣化しないので、この方法によれば、高い信頼性の不揮発性半導体記憶装置を高い歩留りで得ることが出来る。
【００２２】
なお、強誘電体又は高誘電体を含む容量素子に代えて抵抗変化素子を設けても同様の効果を得ることができる。
【００２３】
本発明の一例に係る不揮発性半導体記憶装置は、基板上に形成されたビット線と、前記ビット線上を覆うように前記基板上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された水素バリア膜と、前記水素バリア膜上に形成され、強誘電体又は高誘電体を含む容量素子とを備えている。また、前記層間絶縁膜は、前記ビット線を覆う第１の絶縁膜と、前記第１の絶縁膜よりも膜密度の大きい第２の絶縁膜とを有している。
【００２４】
この構成によれば、層間絶縁膜が膜密度の大きい第２の絶縁膜を有しているので、製造時の研磨工程中に層間絶縁膜にスクラッチが入りにくい。そのため、水素バリア膜にクラックがほとんど生じていない。そのため、クラックに起因する強誘電体や高誘電体への水素の侵入が効果的に抑えられている。
【発明の効果】
【００２５】
本発明の一例に係る不揮発性半導体記憶装置及びその製造方法によれば、ＣＯＢ構造の不揮発性半導体記憶装置において、熱処理を行っても、容量素子下又は抵抗変化素子下に形成された水素バリア膜にクラックがほとんど発生せず、例えば水素雰囲気下での熱処理を経てもメモリ特性の劣化を抑えることが可能となる。
【図面の簡単な説明】
【００２６】
【図１】（ａ）〜（ｃ）は、本発明の一実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の実施形態の一変形例に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３】（ａ）は、３種の絶縁膜に対して、模擬製造工程を実施し、発生したスクラッチ数を調べた結果を示す図であり、（ｂ）は、各絶縁膜について、熱処理による膜厚変動率と発生したクラック数との関係を示す図である。
【図４】（ａ）、（ｂ）は、従来の不揮発性半導体記憶装置における課題を示す断面図である。
【発明を実施するための形態】
【００２７】
（実施形態）
本発明の一実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図面を参照しながら以下に説明する。図１（ａ）〜（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。なお、特に具体的な形成しない場合には、公知の方法を用いて各工程を行うものとする。
【００２８】
まず、図１（ａ）に示すように、シリコン等からなる半導体基板１１０上部の所定箇所に、素子分離領域１２０を形成する。次に、半導体基板１１０のうち、素子分離領域１２０に囲まれた部分の上にトランジスタのゲート絶縁膜及びゲート電極からなるゲート構造体１４０を形成する。次に、半導体基板１のうち、ゲート構造体１４０が形成された領域を除く領域の上面部をシリサイド化してシリサイド層１３０を形成する。なお、ゲート構造体１４０の側面上に設けられるサイドウォールや、ゲート構造体１４０の両側方に形成されるソースドレイン領域などは図示が省略されている。
【００２９】
次に、半導体基板１１０上にトランジスタを覆う熱酸化膜であるsub-atmospheric non-doped silicate glass(ＳＡ−ＮＳＧ)膜からなる第１の層間絶縁膜１６０を例えば６００ｎｍ程度の膜厚で形成し、その上面をＣＭＰ法により平坦化する。
【００３０】
次に、リソグラフィー法とドライエッチング法とを用いて、第１の層間絶縁膜１６０中にコンタクトホールを形成した後、コンタクトホールの内部にＴｉ／ＴｉＮの密着層とタングステン（膜）とをＣＶＤ法を用いて埋め込む。次いで、第１の層間絶縁膜１６０上に残存するＴｉ／ＴｉＮの密着層及びタングステン膜を除去することで、ビット線コンタクト１７０を形成する。
【００３１】
次に、ビット線コンタクト１７０上にＴｉ／ＴｉＮの密着層とタングステン膜をこの順に堆積してから、リソグラフィー法とドライエッチング法を用いてＴｉ／ＴｉＮの密着層及びタングステン膜をパターニングし、所望のビット線１８０を形成する。
【００３２】
次に、ビット線１８０上にＳＡ−ＮＳＧ膜を例えば１００ｎｍ程度の膜厚で堆積し、続いてＨＤＰ−ＮＳＧ膜を例えば５００ｎｍ以上７００ｎｍ以下程度の膜厚で堆積して、第２の層間絶縁膜１００を形成する。ここで、ＳＡ−ＮＳＧ膜とは、熱ＣＶＤ法で形成したＮＳＧ膜のことである。その後、ＣＭＰ法を用いて第２の層間絶縁膜１００の上面を研磨して平坦化する。なお、研磨後の第２の層間絶縁膜１００の膜厚は２５０ｎｍ程度である。
【００３３】
ここで、ＣＭＰ法を用いて第２の層間絶縁膜１００の上面を研磨して平坦化する際に、研磨パッドによって研磨圧力が第２の層間絶縁膜１００に加えられるが、従来技術とは異なり、スクラッチは発生しない。以下に、その理由について図３（ａ）、（ｂ）を参照しながら説明する。
【００３４】
本願発明者らは、ＣＭＰ法による層間絶縁膜の上面の平坦化の際にスクラッチが発生する原因として、層間絶縁膜の膜質（緻密性）及び膜厚が関係すると推定し、以下の実験を行なった。
【００３５】
まず、層間絶縁膜として、膜厚５００ｎｍ及び１０００ｎｍのＢＰＳＧ膜と、ＨＤＰ−ＮＳＧ膜を用いた。ＨＤＰ−ＮＳＧ膜は高密度プラズマ化学的気相成長法で成長した絶縁膜であり、ＢＰＳＧ膜に比べ非常に緻密な膜質を有している。
【００３６】
図３（ａ）は、上記３種の絶縁膜に対して、以下の模擬製造工程（１）〜（４）を実施し、発生したスクラッチ数を調べた結果を示す図である。
【００３７】
（１）半導体基板上に上記の各絶縁膜を形成する。
【００３８】
（２）各絶縁膜に対して、その上面をＣＭＰ法で研磨して平坦化する。
【００３９】
（３）各絶縁膜に対して、酸化雰囲気で６００℃の熱処理を行う。
【００４０】
（４）熱処理後の各絶縁膜の表面を観察し、発生したスクラッチ数を求める。
【００４１】
図３（ａ）から分かるように、同一膜種（ＢＰＳＧ膜）では膜厚が薄い５００ｎｍのＢＰＳＧ膜の方がスクラッチ数が少なく、ほぼ同一膜厚で異種膜種（５００ｎｍのＢＰＳＧ膜、５９０ｎｍのＨＤＰ−ＮＳＧ膜）ではＨＤＰ−ＮＳＧ膜の方がスクラッチ数が少ない。
【００４２】
本願発明者らは、この結果から、スクラッチの発生が絶縁膜の熱処理による膜厚変動率に関係しているのではないかと推定した。ここで、膜厚変動率とは、絶縁膜の初期成長膜厚から熱処理による収縮後の膜厚を差し引いた収縮による膜厚減少分を研磨等による平坦後の最終膜厚（以下に説明する図３（ｂ）では２５０ｎｍと規定）で除した値をパーセントで表したものと定義する。
【００４３】
上記の定義に基づけば、同一膜種（ＢＰＳＧ膜）では初期膜厚が薄い方が熱処理による膜厚変動率が小さいことは自明であり、異種膜種では膜質が緻密なＨＤＰ−ＮＳＧ膜はほとんど膜厚変動がなく、そのため膜厚変動が大きいＢＰＳＧ膜よりも膜厚変動率が小さいことも自明である。
【００４４】
そこで、本願発明者らは、上記３種の絶縁膜に対して、上記（１）〜（４）の模擬製造工程を実施した後、さらに以下の（５）〜（７）の模擬製造工程を実施して、水素バリア膜に発生したクラック数を調べた。図３（ｂ）は、各絶縁膜について、熱処理による膜厚変動率と発生したクラック数との関係を示す図である。なお、クラック数は、絶縁膜をＨＤＰ−ＮＳＧ膜としたときを基準として、ウエハ１枚あたりの数として規格化している。
【００４５】
（５）各絶縁膜の上にＴｉＡｌＯｘ膜からなる水素バリア膜を形成する。
【００４６】
（６）各絶縁膜及び水素バリア膜に対して、酸化雰囲気中で６００℃の熱処理を行う。
【００４７】
（７）熱処理後の水素バリア膜の表面を観察し、発生したクラック数を求める。
【００４８】
図３（ｂ）に示す結果から、膜厚変動率が約１２％の膜厚１０００ｎｍのＢＰＳＧ膜、膜厚変動率が約６％の膜厚５００ｎｍのＢＰＳＧ膜、膜厚変動率が約０％のＨＤＰ−ＮＳＧ膜の順に、水素バリア膜に発生するクラック数が減少していることが分かる。特に、膜厚変動率が約０％のＨＤＰ−ＮＳＧ膜ではクラックが発生していない。
【００４９】
一方、図３（ｂ）において、ＢＰＳＧ膜の膜厚変動率とクラック数との関係を示す実験値を外挿すると、膜厚変動率が約２．３％でクラック数が０個になることが分かる。ここで、図３（ｂ）に示す実験値は絶縁膜としてＢＰＳＧ膜を用いた場合のものであるが、半導体製造工程において一般的に用いられる層間絶縁膜のうち、熱処理による膜厚変動が非常に大きいＢＰＳＧ膜であっても膜厚変動率が約２．３％になるとクラック数が０個になると推定できること、及び、ビット線と容量素子との間に形成する層間絶縁膜として、一般的な平坦化後の層間絶縁膜の最終膜厚は２５０ｎｍ以下であることから、一般的に層間絶縁膜として用いられる膜種を想定した場合、膜厚変動率が約２．３％以下であればほぼクラックが発生することはないと言うことができる。
【００５０】
図３（ａ）、（ｂ）の結果に基づいて、スクラッチが生じにくい絶縁膜を形成し、その上に水素バリア膜を成長すれば、水素バリア膜に局所的なストレスの不均衡が発生せず、水素バリア膜でのクラック発生を抑制できることが分かる。
【００５１】
本実施形態の製造方法では、膜厚が１００ｎｍ程度のＳＡ−ＮＳＧ膜上に膜厚が５００ｎｍ以上７００ｎｍ以下のＨＤＰ−ＮＳＧ膜を堆積した後、ＣＭＰ法で例えば２５０ｎｍにまで絶縁膜を研磨している。このときのＳＡ−ＮＳＧ膜の熱処理前後の膜厚変動は約０ｎｍで、ＨＤＰ−ＮＳＧ膜の膜厚変動はほぼ０ｎｍであるので、膜厚変動率はほぼ０％となり、上述の２．３％を下回っている。
【００５２】
このため、本実施形態の方法によれば、第２の層間絶縁膜１００にほとんどスクラッチが入らない。従って、後に、パッシベーション膜の堆積に代表される水素雰囲気での熱処理の影響を受けず、強誘電体特性又は高誘電体特性が劣化することがほとんどない。よって、残留分極量等のリテンション（データ保持）特性も劣化しないので、本実施形態の方法によれば、高い信頼性の不揮発性半導体記憶装置を高い歩留りで得ることが出来る。
【００５３】
次に、図１（ｂ）に示すように、第２の層間絶縁膜１００上に、ＴｉＡｌＯｘからなる水素バリア膜２００を形成する。水素バリア膜２００は、後の工程において、容量素子３８０（あるいはセル）の下方から当該容量素子３８０（セル）へと水素が拡散するのを防ぐ機能を有している。
【００５４】
次に、水素バリア膜２００、第２の層間絶縁膜１００、及び第１の層間絶縁膜１６０を貫通し、トランジスタの一方の拡散層（図示せず）上に位置するシリサイド層１３０に到達するコンタクトホールを形成する。続いて、コンタクトホール内にＴｉ／ＴｉＮの密着層、タングステン（Ｗ）を埋め込んだ後、所望の領域以外に形成されたＴｉ／ＴｉＮの密着層及びＷをＣＭＰ法により除去してキャパシタコンタクト２２０を形成する。
【００５５】
次に、キャパシタコンタクト２２０上及び水素バリア膜２００上に、ＴｉＮからなるバリア層２３０、ＴｉＡｌＮからなる導電性水素／酸素バリア層２４０、イリジウム（Ｉｒ）からなる第１の酸素バリア層２５０、ＩｒＯｘからなる第２の酸素バリア層２６０、Ｐｔからなる下部電極２７０、ペロブスカイト構造と呼ばれる結晶構造をとるＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）からなる強誘電体膜２８０、Ｐｔからなる上部電極２９０をこの順に形成する。なお、上記各膜厚は、１０〜１００ｎｍとする。こうして得られた積層膜を、リソグラフィー法とドライエッチング法により所望の形状にパターニングして容量素子３８０を形成する。
【００５６】
次に、図１（ｃ）に示すように、容量素子３８０上を含む基板（製造中の不揮発性半導体記憶装置）上に、熱酸化膜であるＳＡ−ＣＶＤ膜で構成された第３の層間絶縁膜４００を膜厚６００ｎｍで堆積形成した後、この第３の層間絶縁膜４００の上面をＣＭＰ法により平坦化する。次に、強誘電体特性を発現させるために必須である６００〜８５０℃の熱処理を加える。
【００５７】
上記したように、本実施形態では、第２の層間絶縁膜１００として薄膜のＳＡ−ＮＳＧ膜とＨＤＰ−ＮＳＧ膜との積層膜を採用したので、第２の層間絶縁膜１００の膜厚変動率が２．３％以下となっている。ＣＭＰ工程後に第２の層間絶縁膜１００の上面にスクラッチがほとんど発生しない。そのため、第２の層間絶縁膜１００上に形成した水素バリア膜２００に局所的なストレスの不均衡がほとんど発生せず、水素バリア膜２００でのクラック発生を抑制できる。
【００５８】
従って、容量素子３８０が、後にパッシベーション膜の堆積に代表される、水素雰囲気での熱処理の影響を受けず、強誘電体特性又は高誘電体特性がほとんど劣化しない。よって、残留分極量等のリテンション（データ保持）特性もほとんど劣化しないので、本実施形態の製造方法によれば、高い信頼性の不揮発性半導体記憶装置を高い歩留りで得ることが出来る。
【００５９】
なお、上述の製造方法では強誘電体膜を有する容量素子を形成する例について説明したが、強誘電体膜に換えて抵抗値が変化する金属酸化物膜を形成することで、歩留まり良く信頼性が高い抵抗変化メモリを作製することもできる。
【００６０】
以上の方法により作製された本実施形態の不揮発性半導体記憶装置は、図１（ｃ）に示すように、半導体基板１１０上に形成され、ゲート構造体１４０を有するＭＩＳトランジスタと、ＭＩＳトランジスタを覆い、半導体基板１１０上に形成された第１の層間絶縁膜１６０と、第１の層間絶縁膜１６０上に形成され、ビット線コンタクト１７０を介してＭＩＳトランジスタのソースドレイン領域（拡散層；図示せず）の一方に接続されたビット線１８０と、ビット線１８０上及び第１の層間絶縁膜１６０上に形成された第２の層間絶縁膜１００と、第２の層間絶縁膜１００上に形成された水素バリア膜２００と、水素バリア膜２００上に形成された容量素子３８０と、容量素子３８０上及び水素バリア膜２００上に形成された第３の層間絶縁膜４００とを備えている。
【００６１】
容量素子３８０は、水素バリア膜２００上に形成されたバリア層２３０と、バリア層２３０上に形成された導電性水素／酸素バリア層２４０と、導電性水素／酸素バリア層２４０上に形成された第１の酸素バリア層２５０と、第１の酸素バリア層２５０上に形成された第２の酸素バリア層２６０と、第２の酸素バリア層２６０上に形成された下部電極２７０と、下部電極２７０上に形成された強誘電体膜２８０と、強誘電体膜２８０上に形成された上部電極２９０とを有している。
【００６２】
下部電極２７０は、バリア層２３０、導電性水素／酸素バリア層２４０、第１の酸素バリア層２５０、第２の酸素バリア層２６０、キャパシタコンタクト２２０、及びシリサイド層１３０を介してＭＩＳトランジスタのソースドレイン領域の他方に接続されている。
【００６３】
第２の層間絶縁膜１００は、第１の層間絶縁膜１６０上に形成された第１の絶縁膜と、第１の絶縁膜上に形成され、第１の絶縁膜よりも膜密度が高い第２の絶縁膜とを有している。第１の絶縁膜は例えばＳＡ−ＮＳＧ膜であり、第２の絶縁膜は例えばＨＤＰ−ＮＳＧ膜である。ＨＤＰ−ＮＳＧ膜は第２の層間絶縁膜１００内の最上層であってよいが、第１の層間絶縁膜１６０及びビット線１８０と直接接触しない方が好ましい。
【００６４】
第２の層間絶縁膜１００がこのような構成を有しているので、研磨後にスクラッチが生じにくくなっており、熱処理後によるクラックが水素バリア膜２００にほとんど見られない。
【００６５】
−実施形態の変形例−
図２（ａ）〜（ｃ）は、本発明の実施形態の一変形例に係る不揮発性半導体記憶装置の製造工程を示す断面図である。以下、この変形例に係る不揮発性半導体装置の製造方法について説明する。
【００６６】
まず、第１の実施形態と同様に、図１（ａ）に示す製造工程を経て、図２（ａ）に示す構造を得る。本変形例においても、第２の層間絶縁膜１００は薄膜のＳＡ−ＮＳＧ膜とＨＤＰ−ＮＳＧ膜との積層膜であり、上述の実施形態で説明した効果を得ることができる。
【００６７】
次に、図２（ｂ）に示すように、第２の層間絶縁膜１００上に、例えばＬＰ−ＳｉＮからなる水素バリア膜２００を形成する。ここで、水素バリア膜２００の膜厚は例えば１５０ｎｍであり、図１（ｂ）に示す例よりも厚くなっている。
【００６８】
次に、水素バリア膜２００、第２の層間絶縁膜１００及び第１の層間絶縁膜１６０を貫通し、ＭＩＳトランジスタの一方のソースドレイン領域（図示せず）上に形成されたシリサイド層１３０に到達するコンタクトホールを形成する。
【００６９】
次に、コンタクトホール内にＴｉ／ＴｉＮの密着層、タングステン（Ｗ）を埋め込んだ後、所望の領域以外に形成されたＴｉ／ＴｉＮの密着層及びＷをＣＭＰ法により除去してキャパシタコンタクト２２０を形成する。
【００７０】
このとき、所望の領域以外に形成されたＴｉ／ＴｉＮの密着層及びＷをＣＭＰ法により除去する際に、キャパシタコンタクト２２０のプラグ上端が周囲の水素バリア膜２００の上面に対して凹型形状２２５になることがある。この状態でキャパシタコンタクト２２０の上に容量素子３８０を形成すると、キャパシタコンタクト２２０と容量素子３８０の底部との間に隙間ができ、容量素子３８０の底部と水素バリア膜２００との間の密着性が悪くなる。
【００７１】
凹型形状２２５をこのまま放置すると、後に、パッシベーション膜の堆積に代表される水素雰囲気での熱処理に曝された場合に、上記の密着性の悪い箇所から水素が進入し、強誘電体特性又は高誘電体特性が劣化する懸念がある。
【００７２】
そこで、キャパシタコンタクト２２０のプラグ上端の凹型形状２２５を緩和する目的で、ＣＭＰ法を用いて水素バリア膜２００の上部を部分的に研磨する。研磨後の水素バリア膜２００の膜厚は例えば１３０ｎｍ程度とする。研磨の際、水素バリア膜２００には、ＣＭＰパッドの研磨圧力が加わる。
【００７３】
ここで、従来技術のように、第２の層間絶縁膜にＣＭＰ法による平坦化を行った際のスクラッチが存在すれば、第２の層間絶縁膜上に形成した水素バリア膜がＣＭＰ研磨の際に受けるパッドからの圧力で、第２の層間絶縁膜１００に存在するスクラッチを基に、局所的なストレスの不均衡が発生する。この場合、水素バリア膜にクラックが発生する恐れがあるが、本変形例の方法では、図１（ａ）〜（ｃ）に示す実施形態に係る方法と同様に、第２の層間絶縁膜１００を薄膜のＳＡ−ＮＳＧ膜とＨＤＰ−ＮＳＧ膜との積層膜としているために、スクラッチがほとんど発生しない。また、ＣＭＰ法を用いて水素バリア膜２００の研磨を行う際に研磨パッドの研磨圧力が加わっても、第２の層間絶縁膜１００にスクラッチは発生しない。このため、水素バリア膜にもクラックはほとんど発生しない。
【００７４】
なお、ここではＣＭＰ法を用いて水素バリア膜２００の上部を除去する例を示したが、異方性エッチング等によって水素バリア膜２００の上部を除去してもよい。ただし、クラック発生の懸念が高まるＣＭＰ法を用いる方が、クラックの発生を抑えるという本実施形態の効果をより発揮することができる。
【００７５】
次に、図２（ｃ）に示すように、図１（ｃ）と同様の工程を経て、本変形例に係る不揮発性半導体装置が作製できる。
【００７６】
以上のように、本変形例に係る不揮発性半導体記憶装置では、第２の層間絶縁膜１００として薄膜のＳＡ−ＮＳＧ膜とＨＤＰ−ＮＳＧ膜との積層膜を用いているので、膜厚変動率が２．３％以下となっている。そのため、第２の層間絶縁膜１００上に水素バリア膜２００を成長しても水素バリア膜に局所的なストレスの不均衡が発生せず、水素バリア膜２００でのクラック発生を抑制できる。
【００７７】
このため、後に、パッシベーション膜の堆積に代表される水素雰囲気での熱処理の影響を受けにくく、容量素子３８０において強誘電体特性又は高誘電体特性がほとんど劣化しない。よって、残留分極量等のリテンション（データ保持）特性も劣化しないので、高信頼性の不揮発性半導体記憶装置を高い歩留まりで得ることが出来る。
【００７８】
なお、本発明の実施形態及びその変形例において、下部電極２７０、上部電極２９０はともにＰｔで構成されるとしたが、これに限定されるものではなく、貴金属またはその導電性化合物で構成されていればよい。下部電極２７０及び上部電極２９０は例えば、Ｉｒ、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）又はオスミウム（Ｏｓ）の酸化物、酸化イリジウム（ＩｒＯ2）、酸化ルテニウム（ＲｕＯ2）、酸化鉄（Ｆｅ2Ｏ3、Ｆｅ3Ｏ4）又は酸化銀(Ａｇ2Ｏ）等でも、また、それらの積層膜でも同様の効果を得ることができる。
【００７９】
また、強誘電体膜の構成材料はＳＢＴとしたが、一般式がＡＢＯ3（但し、ＡとＢとは異なる元素である。）で表わされるペロブスカイト構造を有する化合物ならば同様の効果を得ることが出来る。ここで、元素Ａは、例えば、鉛（Ｐｂ）、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、カルシウム（Ｃａ）、ランタン（Ｌａ）、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、マグネシウム（Ｍｇ）及びビスマス（Ｂｉ）からなる群より選択される少なくとも１つであり、元素Ｂは、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、タングステン（Ｗ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、スカンジウム（Ｓｃ）、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、マグネシウム（Ｍｇ）及びモリブデン（Ｍｏ）からなる群より選択される少なくとも１つである。また、それらの元素を含むビスマス層状化合物で強誘電体膜が構成されていてもよい。
【００８０】
また、第１の酸素バリア層２５０には、Ｉｒ以外にＩｒＴａＯｘ、ＲｕＯ2、Ｒｕを用いることが出来る。また、第２の酸素バリア層２６０には、ＩｒＯｘ以外にＩｒＴａＯｘ・ＲｕＯ2のいずれかの導電性酸化物を用いることが出来る。
【００８１】
さらに、上記の実施形態においては水素バリア膜２００をＴｉＡｌＯｘ膜、変形例においては水素バリア膜２００をＬＰ−ＳｉＮ膜としたが、ＴｉＮ膜、ＴｉＡｌＮ膜、ＡｌＯｘ膜及びＳｉＮ膜でも上述したのと同様の効果を得ることが出来る。
【００８２】
本変形例に係る方法のように、ＬＰ−ＣＶＤ法によるＳｉＮ膜を水素バリア膜２００として用いる場合は、成膜温度が６００℃以上になり、第２の層間絶縁膜１００を高温に曝しながら、水素バリア膜２００を堆積することになる。そのため、水素バリア膜２００は第２の層間絶縁膜１００のスクラッチの影響を受けやすくなる。従って、本変形例では、第２の層間絶縁膜１００を６００℃以上の熱処理において膜厚変動の少ない膜にすることにより、特に大きな効果を得ることが出来る。
【００８３】
また、本実施形態及びその変形例に係る方法では、ビット線１８０上の第２の層間絶縁膜１００をＳＡ−ＮＳＧ膜／ＨＤＰ−ＮＳＧ膜の積層膜としたが、ＨＤＰ−ＮＳＧ膜単層の構成でも、水素バリア膜２００でのクラック発生を防ぐ効果はあり、クラックからの水素侵入による容量素子の特性劣化を大幅に低減できる効果はある。
【００８４】
しかしながら、ビット線１８０上に直接ＨＤＰ−ＮＳＧ膜を堆積すると、下地部分にプラズマダメージやスパッタダメージが入る懸念がある。そのため、上述の実施形態のように、第２の層間絶縁膜１００を、プラズマを使用せずに成膜する膜とＨＤＰ−ＮＳＧ膜との積層構造にすることで、下地部分にプラズマ損傷が生じるおそれが除かれる。
【００８５】
また、本実施形態及びその変形例に係る方法において、ＳＡ−ＮＳＧ膜の代わりにＢＰＳＧ膜、ＰＳＧ膜、high aspect ratio process（ＨＡＲＰ）膜を用いても同様の効果を得ることができる。ただし、ＢＰＳＧ膜を用いる場合は、ＢＰＳＧ膜自体が熱処理による膜厚変動を起こすため、ＢＰＳＧ膜／ＨＤＰ−ＮＳＧ膜の膜厚比率を十分に小さくして第２の層間絶縁膜１００にスクラッチが生じない範囲にすることが必要である。
【００８６】
また、本実施形態及びその変形例に係る方法において、ＨＤＰ−ＮＳＧ膜をＰＥ−ＴＥＯＳ膜またはＬＰ−ＳｉＮ等の膜厚変動率が少ない膜種に置き換えても同様の効果を得ることが出来る。
【００８７】
また、本実施形態及びその変形例に係る不揮発性半導体記憶装置において、メモリ搭載容量が大きくなり、基板を覆う水素バリア膜２００のサイズ（表面積）が縦横２００μｍ×２００μｍ（４００００μｍ2）を超えるまでになると、強誘電体特性を発現させるために必須である６００〜８５０℃の熱処理が加わることにより、第２の層間絶縁膜のスクラッチに起因する局所的ストレスの不均衡によってクラックがより発生しやすくなる。そのため、水素バリア膜２００の表面積が大きい場合には、特に本実施形態で説明した構成の効果が大きくなる。
【００８８】
また、水素バリア膜２００として膜ストレスの大きなＳｉＮ膜を用いた場合は、膜に加わるストレスの不均衡が局所的に大きくなりやすいので、膜厚を（０ｎｍより大きく）２５０ｎｍ以下にすることが望ましい。
【００８９】
なお、薄膜に印加される特定の電圧により薄膜の抵抗状態が急激に変化することを利用した抵抗変化型不揮発半導体記憶装置においても、金属（高融点金属：Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ｎｉ、白金族：Ａｕ、Ｐｔ及びその合金）の酸化物を薄膜材料として用いる場合があり、さらに所望の抵抗値を得るために、薄膜材料に４００〜１０００℃の熱処理を加えることがあるため、本実施形態及びその変形例に係る構成及び方法を適用することで高い信頼性の不揮発性半導体記憶装置を高い歩留りで得ることが出来る。
【産業上の利用可能性】
【００９０】
以上に説明したように、本発明の不揮発性半導体記憶装置及びその製造方法は、強誘電体、高誘電体あるいは抵抗変化層を記憶層として用いた、ＣＯＢ構造の不揮発性半導体記憶装置及びその製造方法として有用であり、種々の電子機器に搭載可能である。
【符号の説明】
【００９１】
１００      第２の層間絶縁膜
１１０      半導体基板
１２０      素子分離領域
１３０      シリサイド層
１４０      ゲート構造体
１６０      第１の層間絶縁膜
１７０      ビット線コンタクト
１８０      ビット線
２００      水素バリア膜
２２０      キャパシタコンタクト
２２５      凹型形状
２３０      バリア層
２４０      導電性水素／酸素バリア層
２５０      第１の酸素バリア層
２６０      第２の酸素バリア層
２７０      下部電極
２８０      強誘電体膜
２９０      上部電極
３８０      容量素子
４００      第３の層間絶縁膜
【図１】
2012028606.tif 000003
【図２】
2012028606.tif 000004
【図３】
2012028606.tif 000005
【図４】
2012028606.tif 000006