(57)【要約】【課題】  結晶性に優れ、電気特性、特にリーク電流の少ない結晶性シリコン薄膜半導体装置を提供する。【解決手段】  ソース電極およびドレイン電極上に非晶質シリコン層を形成し、その上に微結晶シリコン層、ゲート絶縁層、ゲート電極を形成する薄膜トランジスタであって、前記非晶質シリコン層と前記ソース電極とドレイン電極とが前記微結晶シリコン層を介して接続する領域と、前記非晶質シリコン層と前記ソース電極およびドレイン電極と直接接続する領域と、を有する。【選択図】  図１
2012119396.tif 000002
【特許請求の範囲】
【請求項１】
基板に、ソース電極およびドレイン電極と、非晶質シリコン層と、微結晶シリコン層と、ゲート絶縁層と、ゲート電極と、を積層してなる薄膜トランジスタであって、
前記非晶質シリコン層と前記ソース電極およびドレイン電極とが前記微結晶シリコン層を介して接続する領域と、前記非晶質シリコン層と前記ソース電極およびドレイン電極と直接接続する領域と、を有することを特徴とする薄膜トランジスタ。
【請求項２】
前記ゲート電極の幅は、前記非晶質シリコン層の幅よりも小さく、前記ソース電極およびドレイン電極の幅は、前記非晶質シリコン層の幅よりも小さいことを特徴とする請求項１に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、結晶性シリコン層を活性層とする薄膜トランジスタに関する。
【背景技術】
【０００２】
表示素子の駆動に薄膜トランジスタ（以下、ＴＦＴと記述する）を用いたアクティブマトリクス型の表示装置が広く知られている。薄膜トランジスタの活性層には、シリコン薄膜が好適に用いられている。シリコン薄膜は、非晶質シリコン膜と結晶性シリコンに大別され、結晶性シリコンはレーザーアニール法によるＬＴＰＳ膜と気相成長法による微結晶シリコン膜とに分けることができる。
【０００３】
微結晶シリコン膜やＬＴＰＳ膜を活性層とするＴＦＴは、非晶質シリコン膜を活性層とするＴＦＴ（以下、ａＳｉ−ＴＦＴ）に比べ、移動度が大きいため駆動能力が高く、対電流ストレス耐性が高いため長時間駆動した後のＶｔｈのシフトが小さい。また、微結晶シリコンを活性層とするＴＦＴ（以下、μｃＳｉ−ＴＦＴ）を製造する際には、ＬＴＰＳを活性層とするＴＦＴ（以下、ＬＴＰＳ‐ＴＦＴという）を製造する際に必要なレーザーアニール処理を用いない。そのため、μｃＳｉ−ＴＦＴはＬＴＰＳ‐ＴＦＴに比べて生産コストを低く抑えることができ、レーザーアニール処理に起因する結晶性のばらつきが無いため大面積の基板に特性むらの少ないＴＦＴを製造することができる。以上のように、μｃＳｉ−ＴＦＴは、ａＳｉ−ＴＦＴやＬＴＰＳ‐ＴＦＴに比べて有利な点が多く、表示装置に用いるＴＦＴとして注目されている。
【０００４】
特許文献１には、微結晶シリコンからなる活性層とソース電極およびドレイン電極との間に非晶質シリコン層を積層した、トップゲートスタガー型ＴＦＴが開示されている。ソース電極およびドレイン電極と活性層を、バンドギャップの広い非晶質シリコン層を介して接続することにより、ＴＦＴに逆バイアスが印加された状態あるいはオフの状態にチャネル領域の外側を通って流れるリーク電流を低減することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１‐７７３７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、特許文献１のＴＦＴは、ソース電極およびドレイン電極と活性層との間にはバンドギャップの広い非晶質シリコン層が設けられているため、キャリアの移動を妨げる障壁となり、オン状態の電流特性が悪くなるという問題がある。微結晶シリコンＴＦＴとしての特性を十分に発揮させ、実用化するためには、オン状態の電流特性を悪化させること無く、オフ状態（逆バイアス印加状態を含む）に流れるリーク電流を抑える必要がある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明にかかる薄膜トランジスタは、
基板に、ソース電極およびドレイン電極と、非晶質シリコン層と、微結晶シリコン層と、ゲート絶縁層と、ゲート電極と、を積層してなる薄膜トランジスタであって、
前記非晶質シリコン層と前記ソース電極とドレイン電極とが前記微結晶シリコン層を介して接続する領域と、前記非晶質シリコン層と前記ソース電極およびドレイン電極と直接接続する領域と、を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、オン電流を減少させることなく、オフ状態に流れるリーク電流を低減することができ、電流特性に優れた薄膜トランジスタの実現を可能とする。
【図面の簡単な説明】
【０００９】
【図１】本発明にかかる薄膜トランジスタの平面図（ａ）および断面図（ｂ）である。
【図２】本発明にかかる薄膜トランジスタのドレインでの電流の流れを模式的に表す図である。
【図３】実施例にかかる薄膜トランジスタの断面図である。
【図４】薄膜トランジスタのエネルギーバンドを説明する図である。
【図５】実施例および比較例の薄膜トランジスタの断面図である。
【図６】実施例および比較例の薄膜トランジスタのＶｇ−Ｉｄ特性を示す図である。
【発明を実施するための形態】
【００１０】
以下、添付の概略図面を参照しながら本発明の好適な実施の形態を説明する。本発明では、ラマン分光法により５２０ｃｍ−１にラマンシフトが観察され、かつ結晶の体積分率が２０％以上である層を、結晶性シリコン層と定義する。５２０ｃｍ−１にラマンシフトが観察されても結晶の体積分率が２０％以下の場合や、５２０ｃｍ−１にラマンシフトが観察されない場合に非晶質シリコン層という。ただし、非晶質シリコン層中にも短距離的には結晶性シリコンと同じ構造を有する領域は存在する。
【００１１】
本発明に係る半導体装置の例として、トップゲートスタガー型の薄膜トランジスタ（ＴＦＴ）の平面図を図１（ａ）、図１（ａ）のＸ−Ｘ´断面図を図１（ｂ）に示す。
【００１２】
図１（ａ）（ｂ）において、１はガラス基板、２はガラス基板１上に形成されたソース電極及びドレイン電極である。ソース電極及びドレイン電極２は、金属層２ａと不純物含有半導体（ｎ＋Ｓｉ）層からなるコンタクト層２ｂとの積層で構成されており、島状にパターニングされている。３は非晶質シリコン層であり、ソース電極およびドレイン電極２の一部とソース電極およびドレイン電極の間の領域とに設けられている。４は活性層となる微結晶シリコン層である。微結晶シリコン層は、ソース電極およびドレイン電極層２が非晶質シリコン層３で覆われない領域Ａで直接ソース電極およびドレイン電極２と接続し、非晶質シリコン層３で覆われていない領域Ｂで非晶質シリコン層３を介して接続している。５はゲート絶縁層で、微結晶シリコン層４を覆うように形成され、６はゲート電極であり所望の形状にパターニングされる。ゲート絶縁層５には、窒化シリコン（ＳｉＮｘ）等が好適に用いられ、ゲート電極６と微結晶シリコン層４との電気的な絶縁を保っている。微結晶シリコン層４の側面を絶縁するために、ゲート絶縁層５を２層構成としてもよい。ソース電極とドレイン電極との間にあり、かつゲート電極６の直下にある微結晶シリコン層４のゲート電極６側の表面がチャネル領域７として機能する。
【００１３】
非晶質シリコン層３は、上部に積層される微結晶シリコン層４のリーク電流を抑えるため、図１（ａ）に示すようにＴＦＴのチャネル領域７を含み、チャネル領域７より広い領域に設けられる。さらに、ＴＦＴがオン状態の時の電流特性を向上させるため、活性層である微結晶シリコン層４とソース電極およびドレイン電極層２とが直接接触するように設けられる。つまり、非晶質シリコン層３の長さＬａ（電流の流れる方向の長さ）はゲート電極６の長さＬｇ、および、ソース電極とドレイン電極との間の距離Ｌｓｄ１よりも大きい。かつ、ドレイン電極から最も離れたソース電極の端部とソース電極から最も離れたドレイン電極の端部との距離Ｌｓｄ２よりも小さい。また、非晶質シリコン３の幅（電流の流れと直交する方向の長さ）Ｗａは、ソース電極およびドレイン電極２の幅Ｗｓｄよりも大きい。
【００１４】
図２に本発明にかかるｎ型ＴＦＴのドレイン電極層側の断面図を示す。破線で囲まれた領域８は、チャネル領域とコンタクト層との接合部である。チャネル領域とコンタクト層との間には非晶質シリコン層３が設けられているため、オフ時においてもトンネル電流が流れにくく、結果としてオフリーク電流の減少が達成できる。この現象を図６に示すエネルギーバンド図（以下、単にバンド図と記述する）を用いて詳しく説明する。
【００１５】
図４（ａ）（ｂ）において、キャリアが流れるＴＦＴの部位とそのエネルギーバンドとを示しており、紙面に向かって左側からソース電極、ソース電極と活性層の接合部、活性層、活性層とドレイン電極の接合部、ドレイン電極である。
【００１６】
図４（ａ）は、チャネル領域とコンタクト層との間に非晶質シリコン層３が設けられていない、従来のＴＦＴのバンドを示している。図４（ａ）−１は、ゲート電極に正の電位を印加したＴＦＴがオン状態の時のバンドを表している。ＴＦＴがオン状態の時、結晶性シリコン層のチャネル領域のバンドは低エネルギー側にシフトし、電子と正孔はそれぞれ矢印で示した向きに流れる。この時流れる電流をオン電流という。一方、図４（ａ）−２は、ゲート電極に負の電位を印加したＴＦＴがオフ状態の時のバンドを表している。ＴＦＴがオフ状態の時は、結晶性シリコン層のチャネル領域のバンドが高エネルギー側にシフトして、ドレイン電極と活性層とのバンドギャップが広くなるため、本来ならば電子と正孔は流れない。ところが、図４（ａ）−２のように接合部の電位の傾きが急峻な場合、トンネル電流、すなわちオフリーク電流が生じてしまう。
【００１７】
図４（ｂ）は、本発明にかかるＴＦＴのバンド図である。図１に示したように、チャネル層とソース電極およびドレイン電極との間にバンドギャップの広い非晶質シリコン層を設けることによって、接合部の電位の傾きを緩和させることができる。その結果、トンネル電流が流れにくくなり、オフ時のリーク電流を低減することができる。
【００１８】
以上のように、チャネル層とソース電極およびドレイン電極との間に設けた非晶質シリコン層によって、オフ時のリーク電流を低減し、ＴＦＴの電気特性を改善することができる。しかし、その一方でバンドギャップの広い非晶質シリコン層はキャリアの移動を阻害する障壁、すなわち抵抗成分となるため、オン電流特性を悪化させてしまう。オン電流特性向上させるためには、微結晶シリコン層４はソース電極およびドレイン電極２と直接接触していることが望ましい。
【００１９】
図２にドレイン部の電流のパスを示す。この時、非晶質シリコン層３が抵抗成分となり、オン電流の抵抗となっている。そこでソース電極およびドレイン電極２と活性層である微結晶シリコン層４とが直接接触する領域を設け、オン電流が流れるパス１９を作ることでオン電流を増加させることが可能となる。パス１９がゲート電極６から離れすぎているとオン電流が流れるパス１９の領域が小さくなってしまう。従って、ソース電極およびドレイン電極２と活性層である微結晶シリコン層４とが直接接触する領域とゲート電極との距離ｄは、２ミクロン以下が好ましい。
【００２０】
さらに、ゲート電極５は、ソース電極およびドレイン電極２とオーバーラップしていることが望ましい。ゲート電極６の直下の微結晶シリコン層（活性層）４がチャネル領域となるため、ゲート電極６がオーバーラップしていない場合はソース電極およびドレイン電極からの電流パス１８が小さく、十分なオン電流を得ることができない。
【００２１】
次に、上記の構造のＴＦＴの製造方法について図３を用いて説明する。
まず、図３の（ａ）に示したように、高融点ガラス、石英、セラミック等の基板１上に、スパッタや真空蒸着法等によってＭｏ、Ｔｉ、Ｗ、Ｎｉ、Ｔａ、Ｃｕ、Ａｌ、あるいはそれらの合金、それらの積層構造体からなる電極層２ａを１０〜３００ｎｍ堆積する。さらにこの電極層２ａ上に、同じくプラズマＣＶＤ法にてｎ型非晶質シリコン層（ｎ＋Ｓｉ）２ｂを形成する。このｎ型非晶質シリコン層２ｂの厚みは、一般には１０〜３００ｎｍ、望ましくは２０〜１００ｎｍである。そして、これにレジスト（不図示）でパターンを形成した後、ハロゲン元素を含むドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方でエッチングし、ソース電極およびドレイン電極２が形成される。
【００２２】
続いて、ソース電極及びドレイン電極上にプラズマＣＶＤ法で非晶質シリコン膜３および微結晶シリコン層４を形成する（図３（ｂ））。非晶質シリコン層３の厚みは、一般には５０〜３００ｎｍ、望ましくは１００〜２００ｎｍである。ここで、非晶質シリコン層３の成膜条件は、相対的に低パワー密度、高反応圧力、低水素希釈とする。具体的には、ＲＦパワー密度として０．０１〜１Ｗ／ｃｍ２、より望ましくは０．０１〜０．３Ｗ／ｃｍ２であり、反応圧力としては、０．５〜５ｔｏｒｒ、より望ましくは０．７〜２．０Ｔｏｒｒである。また、原料ガスとしてはＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＦ４、ＳｉＨ２Ｆ２、希釈ガスとしてＨ２  や不活性ガスを用いる。なお、シリコン系原料ガスのＨ２希釈率は、一般には０〜２０倍希釈、望ましくは０〜１５倍希釈である。
【００２３】
非晶質シリコン層３にはドーパントとしてホウ素を混合しても良く、ドーピングガスとしてはＢＦ３、Ｂ２Ｈ６が適用可能である。なお、ドーピング量は一般的には１×１０−１９ａｔｍ／ｃｍ３以下、望ましくは１×１０−１７〜２×１０−１８ａｔｍ／ｃｍ３である。ホウ素のドーピングはトランジスタの電気特性を制御するために用いるものである。そして、レジスト（不図示）でパターンを形成した後、ハロゲン元素を含む雰囲気、具体的にはドライエッチまたはウェットエッチ、あるいはそれらを組み合わせてエッチングを行い、非晶質シリコン層をパターニングする。
【００２４】
次にレジスト（不図示）を剥離し、非晶質シリコン層３の表面を前記エッチング工程と同様のプロセスにより改質処理する。表面改質処理を行なった後の非晶質シリコン層３上には、非晶質シリコン内に含まれていた結晶粒が膜の表面（不図示）に現れる。ここでは、ハロゲン元素により、非晶質シリコン層表面の弱い結合は除去してしまうため、より強い結合、つまり結晶構造に近い結合だけが取り残される事となる。続いて、ＣＶＤ法で微結晶シリコン層４を形成する。この時、非晶質シリコン層３の表面に露出した結晶粒を核にして微結晶シリコンが成長するため、堆積初期の段階より結晶性の高い結晶性シリコン層を得ることができる。微結晶シリコン層４の厚みは、一般には２０〜２００ｎｍ、望ましくは４０〜１００ｎｍである。
【００２５】
微結晶シリコン層４の成膜条件は、相対的に高圧力かつ高水素希釈で行う。具体的には、ＲＦパワー密度は０．０５〜１Ｗ／ｃｍ２、より望ましくは０．１〜０．８Ｗ／ｃｍ２、反応圧力は１．０〜１０ｔｏｒｒ、より望ましくは１．５〜８．０ｔｏｒｒである。また、原料ガスはＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＦ４、ＳｉＨ２Ｆ２、希釈ガスとしてＨ２や不活性ガスを用いる。なお、シリコン系原料ガスのＨ２の希釈率は、一般には１００〜２０００倍であるが、希釈率の好ましい値は、シリコン系原料ガスがハロゲン系元素を含む場合と、含まない場合で異なる。
【００２６】
微結晶シリコン層１０５の結晶性をより高くするためには、微結晶シリコン層を堆積する工程と水素プラズマを照射する工程とを交互に繰り返しながら堆積する方法が好適に用いられる。これは成膜ガスのマスフローコントローラーを任意に調整することで可能であり、堆積する工程と、水素プラズマ照射の時間配分は、堆積速度と結晶化率を確認した上で、適宜調整される。
【００２７】
さらに、結晶性シリコン層４上にレジスト（不図示）でパターンを形成した後、ドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方でエッチングし、結晶性半導体層を島状にアイソレーションする。
【００２８】
次に、図３（ｃ）に示すように、ＣＶＤ法でゲート絶縁層５を形成する。ゲート絶縁層５の厚みは、５０〜３００ｎｍである。このゲート絶縁層５としては、ＳｉＯ２やＳｉＮｘが用いられる。ＳｉＯ２やＳｉＮｘは、ＴＥＯＳとＯ２の混合ガス、ＳｉＨ４とＮＨ３とＮ２との混合ガスを用いプラズマＣＶＤ法により形成することができる。
【００２９】
このゲート絶縁層５は、第１のゲート絶縁層と第２のゲート絶縁層に分けて形成しても良い。この場合、微結晶シリコン層４を形成した後、続けて第１のゲート絶縁層（不図示）を形成する。第１ゲート絶縁層の厚みは、３０〜２００ｎｍである。第１のゲート絶縁層（不図示）形成後、レジスト（不図示）でパターン形成し、微結晶シリコン層４と第１ゲート絶縁層を同時にパターニングする。その後、微結晶シリコン層４の端部を覆うように、パターン形成された第１ゲート絶縁層上に第２ゲート絶縁層（不図示）を形成する。第２ゲート絶縁層の厚みは１００〜３００ｎｍである。
【００３０】
続いて、Ａｌ、Ｃｒ，Ｔｉ、Ｍｏ，Ｔａの単膜やそれらの積層膜からなるゲート電極層を、厚みが１００〜６００ｎｍで形成する。最後に、ゲート電極層上にレジスト（不図示）でパターンを形成した後、ドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方でエッチングし、ゲート電極６をパターニングする。この時、非晶質シリコン層の領域よりも狭い範囲にゲート電極６をパターニングする。
【００３１】
以上、トップゲート型のＴＦＴについて説明してきた。しかし、活性層となる微結晶シリコン層とソース電極およびドレイン電極層が、直接接続する領域と非晶質シリコン層を介して接続する領域とを設けておけば、積層順を変えるだけで、本発明をボトムゲート型ＴＦＴに適用することができる。
【００３２】
（実施例）
図３（ａ）に示す、ガラス基板１上にスパッタ法により５０ｎｍのＭｏ層２ａを堆積させた。続いてプラズマＣＶＤ法によりｎ＋  Ｓｉ層２ｂを３０ｎｍ堆積した後、フォトリソグラフィーおよびドライエッチングによりソース電極およびドレイン電極２をパターニングした。その上に、プラズマＣＶＤ法により２００ｎｍの非晶質シリコン層３を堆積し、再びフォトリソグラフィーおよびドライエッチングによりパターニングを行なった。次に、非晶質シリコン層３の表面に、ドライエッチングと同じガスを用いて界面処理を行い、結晶性シリコン成長核を形成した。このときの非単結晶性シリコンの成膜条件、ドライエッチングの条件、および界面処理の条件は以下のようであった。
【００３３】
（成膜条件）
基板サイズ                                        ３００×４００ｍｍ
基板温度                                          ３００℃
ＲＦパワー                                        ０．０５Ｗ／ｃｍ２
圧力                                              １．５ｔｏｒｒ
ＳｉＨ４                                          ２５０ｓｃｃｍ
Ｈ２                                              ２０００ｓｃｃｍ
（ドライエッチング条件）
ＣＦ４                                            １００ｓｃｃｍ
ＲＦパワー                                        ０．１Ｗ／ｃｍ２
（界面処理条件）
ＣＦ４                                            ３０ｓｃｃｍ
ＲＦパワー                                        ０．０５Ｗ／ｃｍ２
【００３４】
さらに、このソース電極およびドレイン電極２と非晶質シリコン層３の上にプラズマＣＶＤにより微結晶シリコン層４を堆積した。ここでは、結晶性シリコン層堆積工程と水素プラズマ照射工程を交互に繰返し行っており、それぞれの工程の条件は以下の通りである。
【００３５】
（成膜条件）
基板温度                                          ２５０℃
ＲＦパワー                                        ０．２０Ｗ／ｃｍ２
圧力                                              ５．０ｔｏｒｒ
膜厚                                              ５０ｎｍ
（堆積工程）
ＳｉＨ４                                          １０ｓｃｃｍ
Ｈ２                                              ３０００ｓｃｃｍ
（水素プラズマ照射工程）
ＳｉＨ４                                          ０ｓｃｃｍ
Ｈ２                                              ３０００ｓｃｃｍ
（工程サイクル）
堆積／水素プラズマ照射        １５サイクル
サンプルについては、微結晶シリコン層４を、フォトリソグラフィーとドライエッチングにより島状に形成した。
【００３６】
次に、この島状の微結晶シリコン層４上にプラズマＣＶＤ法によりゲート絶縁層５としてＳｉＮｘ膜を２００ｎｍ堆積した後、最後にＭｏ／Ａｌ、５０ｎｍ／５００ｎｍのメタル層を堆積した。（図３（ｃ）参照）。その後、メタル層上にフォトレジストを塗布し、マスク露光を行い、ゲート電極６のパターニングをウェットエッチングにより行った。
【００３７】
次に、ソース電極、ドレイン電極部分のコンタクトホールをゲート絶縁層上よりフォトリソグラフィーおよびドライエッチングにより形成した。
【００３８】
実施例で作製したＴＦＴの、模式図を図５に示す。
図５（ａ）は、完成したＴＦＴを上から見た図、図５（ｂ）は図５（ａ）のＡ−Ａ’断面図である。本実施例において使用したＴＦＴの寸法は、ソース電極とドレイン電極との間の距離Ｌｓｄが３０ミクロン、ソース電極およびドレイン電極の幅Ｗｓｄが３００ミクロンである。
【００３９】
また図５（ｂ）中、Ｌｓｄより長い分の非晶質シリコン層の長さＬ１（図中オーバーラップ長、（Ｌａ−Ｌｓｄ）／２）は１ミクロン、ゲート電極とソース電極およびドレイン電極のオーバーラップ長Ｌ２（（Ｌｇ−Ｌｓｄ）／２）は０．５ミクロンとした。従って、ソース電極およびドレイン電極２と微結晶シリコン層４とが直接接触する領域とゲート電極との距離ｄは、０．５ミクロンである。
【００４０】
そして、このようにして形成したＴＦＴについては、結晶性シリコン層が最表面にある状態のサンプルについては結晶性の評価を行ない、ＴＦＴとして作成したサンプルについては電気特性を測定した。
【００４１】
電気測定には、Ａｇｉｌｅｎｔ社製４１５５Ｃ半導体パラメータアナライザを使用し、作製したＴＦＴは２５℃に保たれたステージ上で測定した。
【００４２】
測定条件は、ソース電極に０Ｖ、ドレイン電極に０．５Ｖ、５．０Ｖ、２０Ｖをそれぞれ印加した状態でゲート電圧を−１０Ｖから＋２０Ｖまでスィープさせた。
【００４３】
こうして得られた特性をＴＦＴのＶｇ−Ｉｄ特性とした。代表的な結果を、図６（ａ）および図６（ｂ）に実線で示す。
【００４４】
［比較例１］
オーバーラップ長（非晶質シリコン）Ｌ１を１ミクロン、オーバーラップ長（ゲート電極）Ｌ２を３ミクロンとなるようにした以外は、実施例１と同様にしてゲート電極まで形成した。完成したＴＦＴのソース電極とドレイン電極との間の距離Ｌｓｄが３０ミクロン、ソース電極およびドレイン電極の幅Ｗｓｄが３００ミクロンとした。得られたＴＦＴを実施例と同様に電気特性の測定し、代表的な結果を図６（ａ）に破線で示す。
【００４５】
図６（ａ）の実施例と比較例１との結果比較から明らかなように、ゲート電極の長さが非晶質シリコン層の長さよりも短い場合、オフ時のリーク電流は１桁低減できることがわかる。
【００４６】
［比較例２］
微結晶シリコン層４とソース電極およびドレイン電極２が直接接触しないようにパターニングを行なった点を除いて、実施例と同様にしてＴＦＴを作成した。このとき、ゲート電極６は、非晶質シリコン層３よりも狭い面積となる。完成したＴＦＴの断面図を図５（ｃ）に示す。オーバーラップ長（非晶質シリコン）Ｌ１を１０ミクロン、オーバーラップ長（ゲート電極）Ｌ２を３ミクロンとした。また、ソース電極とドレイン電極との間の距離Ｌｓｄは実施例および比較例１と同様に３０ミクロン、ソース電極およびドレイン電極の幅Ｗｓｄは３００ミクロンである。代表的な結果を、図６（ｂ）に破線で示す。
【００４７】
図６（ｂ）から明らかなように、部結晶シリコン層４とソース電極およびドレイン電極２が直接接触しないＴＦＴのオフリーク電流は実施例と同等であるが、オン電流は、実施例の方が約半桁高いものが得られ、特性が改善されることがわかる。
【符号の説明】
【００４８】
１  基板
２  ソース電極およびドレイン電極
３  非晶質シリコン層
４  微結晶シリコン層
５  ゲート絶縁層
６  ゲート電極層
【図１】
2012119396.tif 000003
【図２】
2012119396.tif 000004
【図３】
2012119396.tif 000005
【図４】
2012119396.tif 000006
【図５】
2012119396.tif 000007
【図６】
2012119396.tif 000008