(57)【要約】【課題】適切な動作可能以上の数のトリガ・イベントがある時に不要なトリガ・イベントを廃棄して、安定表示に有用なトリガ信号を発生する。【解決手段】パターン認識器は、被試験信号と種々の所定イベントを選択するデータとを受け、被試験信号内の選択イベントの全ての発生を示す出力信号402を発生する。クオリファイ回路505,510,515,520,525,530,535は、被試験信号の繰り返しを示す出力信号の第１特性を測定する。比較回路540は、第１特性を、この第１特性の次に発生する第２特性と比較する。クォリファイド・トリガ信号発生回路545,55は、第２特性が第１特性の所定許容範囲内であると比較回路が決定した場合にクォリファイド・トリガ信号404を発生し、そうでない場合にクォリファイド・トリガ信号の発生を禁止する。【選択図】図５
2012013700.tif 000002
【特許請求の範囲】
【請求項１】
試験測定機器用のデジタル・トリガ回路であって、
立ち上がりエッジ、立ち下がりエッジ、ラント、所定時間よりも長い期間のパルス幅、又は所定時間よりも短い期間のパルス幅である所定イベントの選択を示すデータを受けると共に、被試験信号を受け、上記受けた被試験信号内の上記選択した所定イベントの全ての発生を示す出力信号を発生するパターン認識器と、
上記受けた被試験信号の繰り返しを示す上記出力信号の第１特性を測定するクオリファイ回路と、
該クオリファイ回路に結合され、上記第１特性を、上記第１特性の次に発生する第２特性と比較する比較回路と、
該比較回路に結合され、上記第２特性が上記第１特性の所定許容範囲内であると上記比較回路が決定したときにクォリファイド・トリガ信号を発生し、上記第２特性が上記第１特性の所定許容範囲内でないと上記比較回路が決定したときに上記クォリファイド・トリガ信号の発生を禁止するクォリファイド・トリガ信号発生回路と
を具えたデジタル・トリガ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、デジタル・ストレージ・オシロスコープ、ロジック・アナライザなどの試験測定機器の分野に関し、特に、試験測定機器をトリガするデジタル・トリガ回路に関する。
【背景技術】
【０００２】
本願出願人のテクトロニクス社製ＤＰＯ４０２４型オシロスコープの如き最近の試験測定機器は、被試験装置（ＤＵＴ）からの被試験信号(ＳＵＴ)を取込み、ＳＵＴ内のトリガ・イベント（事象）の検出に応答して、ＳＵＴの関心部分をメモリに蓄積する。
【０００３】
図１は、既知のデジタル・ストレージ・オシロスコープ１００を示し、被測定装置(ＤＵＴ)１９０に接触するプローブ１０５を有し、ＤＵＴ１９０の接触点に存在する被試験信号(ＳＵＴ)を取込み、処理し、測定を行う。処理した取込み信号は、最終的には、表示器１４０に表示される。
【０００４】
図２は、従来のオシロスコープ１００の動作部分の簡略化したブロック図を示す。特に、オシロスコープ１００は、第１プローブ１０５を用いるが、第２プローブ２１０も用いてもよく、チャネル１取込み回路２１５、チャネル２取込み回路２２０、制御器２２５、処理回路２３０、表示メモリ２４０、表示器２４０を有する。プローブ１０５及び２１０は、ＤＵＴ１９０からアナログ電圧又は電流信号を検出するのに適切な従来の任意の電圧又は電流プローブでよい。
【０００５】
プローブ１０５及び２１０は、例えば、テクトロニクス社製Ｐ２２０２型、ＴＣＰ２０２型アクティブ・プローブでもよく、これらプローブを用いて、ＤＵＴ１９０から実時間信号情報を取り込む。プローブ１０５及び２１０の出力信号をチャネル１取込み回路２１５及びチャネル２取込み回路２２０に夫々送る。簡単のため、２つのプローブと２つのオシロスコープ・チャネルのみを示すが、４の如く任意の合理的な数のプローブ及びチャネルを用いてよいことが当業者には理解できよう。
【０００６】
チャネル１取込み回路２１５及びチャネル２取込み回路２２０の各々は、アナログ・デジタル変換器回路（図示せず）、トリガ回路２１６、２２１、デシメーション回路（図示せず）、取込みメモリ２１８、２２３などを含む。取込み回路２１５及び２２０は、サンプル・レートＳで１つ以上の被試験信号をデジタル化し、制御器２２５又は処理回路２３０が用いるのに適する１つ以上の取込みサンプル・ストリームを発生する。取込み回路２１５及び２２０は、制御器２２５から受けたコマンドに応答して、トリガ条件、デシメーション関数、及び他の取込み関連パラメータを変更する。取込み回路２１５及び２２０の各々は、その各結果のサンプル・ストリームを制御器２２５に通信する。取込み回路２１５及び２２０の各々は、互いに通信をして、トリガ条件及び時間での取込み位置を調整する。
【０００７】
制御器２２５は、取込み回路２１５及び２２０が提供する１つ以上の取込みサンプル・ストリームを処理して、１つ以上のサンプル・ストリームに関連した各波形データを発生する。すなわち、単位目盛り当たりの所望時間及び単位目盛り当たりの電圧である表示パラメータを決めて、制御器２２５は、取り込んだサンプル・ストリームに関連した生のデータを変更又はラスタ化して、単位目盛り当たりの所望時間及び単位目盛り当たりの電圧のパラメータによる対応波形データを発生する。制御器２２５は、非所望の単位目盛り当たりの時間、単位目盛り当たりの電圧及び単位目盛り値の電流による波形データを正規化し、所望パラメータでの波形データを発生することもできる。制御器２２５は、波形データを処理回路２３０に供給し、次に、この処理回路２３０は、表示器２４０での次の表示のために波形データを表示メモリ２３５に蓄積する。
【０００８】
処理回路２３０は、取り込んだサンプル・ストリーム又は波形データをイメージ又はビデオ信号に変換するのに適切なデータ処理回路を具える。処理回路２３０は、表示メモリ２３５及び表示器２４０（例えば、組み込み型表示器）を含んでもよく、又は、外部表示器２４０が用いるのに適切な出力信号を（例えば、ビデオ・ドライバ回路を介して）提供してもよい。
【０００９】
図２の制御器２２５は、好ましくは、プロセッサ２４５、サポート回路２５０、Ｉ／Ｏ回路２５５及びメモリ２６０を含む。プロセッサ２４５は、電源、クロック回路、キャッシュ・メモリなどの如き従来のサポート回路や、メモリ２６０に蓄積されたソフトウェア・ルーチンを実行するのを援助する回路と協働する。それ自体としては、ソフトウェア処理としてここで説明する処理ステップのいくつかをハードウェア内に実現しようとする。このハードウェアは、例えば、種々のステップを実行するためにプロセッサ２４５と協働する回路であり。制御器２２５は、この制御器２２５と通信を行う種々の機能要素の間のインタフェースを形成する入力／出力（Ｉ／Ｏ）回路２５５も含んでいる。例えば、Ｉ／Ｏ回路２５５に結合する装置（図示せず）は、キー・パッド、ポインティング・デバイス、タッチ・スクリーン、又は制御器２２５との間でユーザ入力及び出力のやり取りを行う他の手段でもよい。制御器２２５は、かかる入力に応答して、例のように、取込み回路２１５及び２２０の動作に適合して、種々のデータ取込み、トリガ、処理、表示通信などを実行する。さらに、ユーザ入力を用いて、自動校正機能をトリガし、又は、表示器２４０の動作パラメータ、ロジック分析又は他のデータ取込み装置に適合する。
【００１０】
説明を容易にするために取込み回路２１５、２２０内の取込みメモリ、処理メモリ２６０及び表示メモリ２３５を別のメモリとして示したが、同じ物理的メモリ内に含まれてもよい。さらに、これらメモリは、ＳＲＡＭ、ＤＲＡＭの如き種々の揮発性メモリでもよく、また、ディスク・ドライブ又はテープ媒体などの如き不揮発性メモリ装置や、ＥＰＲＯＭなどの如きプログラマブル・メモリでもよい。
【００１１】
デジタル・ストレージ・オシロスコープで最も一般的に用いるトリガ・モードは、エッジ・トリガである。取込み回路２１５、２２０のトリガ回路２１６、２２１は、正弦波又は一連のクロック・パルスの如き単純な繰り返し信号に対して従来のエッジ・トリガを良好に実行する。しかし、従来のエッジ・トリガは、やや複雑な信号に対してトリガをするときでさえ、安定な表示ができない。例えば、図４のＡ及びＢに示すように、３つのパルスの繰り返しで構成される信号４００を考察する。オシロスコープは、一度につき３つの繰り返しの第１パルスでトリガするかもしれないが（図４のＣに示す）、他の時点で異なるパルスにてトリガして図４のＢに示すような表示を行うかもしれない。
【００１２】
多くのオシロスコープは、安定表示をするのにしばしば用いられるトリガ・ホールドオフ回路を含んでいる。しかし、この機能を適切に用いるのがいくらか難しいため、デジタル・オシロスコープのユーザは、この機能を滅多に用いない。
【００１３】
１９８８年９月１３日に発行されたゲンイチロ・オオタによる米国特許第４７７１１９３号明細書（特開昭６２-１５６５６６号公報及び特開昭６２-１５６５６７号公報に対応）は、入力信号内の最大長パルスでトリガを行うアナログ回路を示している。かかる米国特許明細書の図２に示すように、入力デジタル信号（ａ）は、各パルスに対して傾斜信号（ｂ）を発生し、この傾斜の高さがパルス幅の関数となる。信号（ｃ）に示すようにコンデンサを充電して、掃引（Ｉ）を付勢（イネーブル）し最長パルスの判定にて開始させる。この方法において、測定機器は、最長パルス幅により示される非信号インターバルにてトリガを行う。このトリガ回路は、ピーク検出を基に動作する（即ち、傾斜信号（ｂ）の最高ピークにてトリガを行う）。
【００１４】
１９９３年６月２９日に発行されたディラー等の米国特許第５２２３７８４号明細書（特開平６―３４６６６号公報に対応）は、入力信号の１期間中に１回だけ取込みシステムをトリガする回路を示している。第１トリガ比較器は、第１基準トリガ・レベルを用いて入力信号内のクオリファイ・トリガ・イベントを検出するが、クオリファイ・トリガ・イベントがコンデンサを充電する。第２トリガ比較器は、コンデンサの電圧を第２基準トリガ・レベルと比較し、コンデンサの電圧が第２基準トリガ・レベルと所定関係ならばパルスを発生する。ＲＣ時定数により決まる所定時間前に生じる次のトリガ・イベントは、他のトリガ・イベントを発生しない。特に、かかる米国特許明細書は、パターンを認識する回路を開示している。この回路は、適応型でない点に留意されたい。
【００１５】
上述の２つの米国特許明細書は、アナログ・トリガ回路に関するものである。現在のデジタル・ストレージ・オシロスコープでは、デジタル・トリガ回路の導入が一般的に望まれている。
【００１６】
２００６年７月４日に発行されたデニス・ジェイ・ウェラーの米国特許第７０７２８０４号明細書は、デジタル化入力信号から得た低及び高周波数除去トリガ信号と共にＡＣ及びＤＣトリガ信号を発生する入力フィルタを具えるデジタル・トリガ回路を開示している。４つのトリガ信号の１つが、マルチプレクサにより選択され、高トリガ・レベル及び低トリガ・レベルを有するトリガ比較器に入力されて、所望量のヒステリシス、所望トリガ・レベルの１つのトリガ・レベル、ヒステリシス・レベルの他のトリガ・レベルを発生する。
【００１７】
２０１０年５月２５日に発行されたサリバン等の米国特許第７７２３９７６号明細書は、充分なヒステリシスがないことにより（又はヒステリシスがないことにより）生じる偽のエッジ・トリガを避ける回路を記載している。
【００１８】
２００３年９月１６日に発行されたジョアン・ディ・ベリエスの米国特許第６６２１９１３号明細書は、安定した表示を行うトリガ回路を開示している。特に、かかる米国特許明細書は、いくつかのトリガをブロックして表示を安定させるホールドオフ回路を記載している。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】米国特許第４７７１１９３号明細書
【特許文献２】米国特許第５２２３７８４号明細書
【特許文献３】米国特許第７０７２８０４号明細書
【特許文献４】米国特許第７７２３９７６号明細書
【特許文献５】米国特許第６６２１９１３号明細書
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかし、上述の従来技術は、オシロスコープが複雑な波形にてエッジ・トリガを行う際に、オシロスコープの表示を安定できなかった。
【課題を解決するための手段】
【００２１】
本発明の態様は、次のようになる。
（１）試験測定機器用のデジタル・トリガ回路であって；立ち上がりエッジ、立ち下がりエッジ、ラント、所定時間よりも長い期間のパルス幅、又は所定時間よりも短い期間のパルス幅である所定イベントの選択を示すデータを受けると共に、被試験信号を受け、上記受けた被試験信号内の上記選択した所定イベントの全ての発生を示す出力信号を発生するパターン認識器と；上記受けた被試験信号の繰り返しを示す上記出力信号の第１特性を測定するクオリファイ回路（識別回路）と；該クオリファイ回路に結合され、上記第１特性を、上記第１特性の次に発生する第２特性と比較する比較回路と；  該比較回路に結合され、上記第２特性が上記第１特性の所定許容範囲内であると上記比較回路が決定したときにクォリファイド（クオリファイされた）トリガ信号を発生し、上記第２特性が上記第１特性の所定許容範囲内でないと上記比較回路が決定したときに上記クォリファイド・トリガ信号の発生を禁止するクォリファイド・トリガ信号発生回路とを具えたデジタル・トリガ回路。
（２）上記第１特性は、所定イベントの複数の再現の間の最長期間である態様１のデジタル・トリガ回路。
（３）上記第１特性は、継続的に更新され、上記受けた信号の変化により繰り返し特性に対して異なる条件を検出することに応答して、上記受けた信号内の変化にダイナミックに反応する態様１のデジタル・トリガ回路。
（４）上記第１特性は、所定イベントの複数の再現の間の最短期間である態様１のデジタル・トリガ回路。
（５）上記第１特性は、継続的に更新され、上記受けた信号の変化により繰り返し特性に対して異なる条件を検出することに応答して、上記受けた信号内の変化にダイナミックに反応する態様４のデジタル・トリガ回路。
（６）上記第１特性は、所定イベントの複数の再現の間の最長期間であるか、又は上記所定イベントの複数の再現の間の最短期間である態様１のデジタル・トリガ回路。
（７）上記第１特性は、継続的に更新され、上記受けた信号の変化により繰り返し特性に対して異なる条件を検出することに応答して、上記受けた信号内の変化にダイナミックに反応する態様６のデジタル・トリガ回路。
【発明の効果】
【００２２】
よって、本発明によれば、デジタル・ストレージ・オシロスコープは、オシロスコープが使用できる以上の数のトリガ・イベントがあると決定したときに、いくつかのトリガ・イベントを廃棄して、改善されたエッジ・トリガの回路を提供できる。この決定は、複雑な信号の繰り返し性を示す信号の特性の検出に応答して行われる。この決定に応じて、あるトリガ・イベントを選択して反応し、他のトリガ・イベントを廃棄する。本発明による回路は、入力信号が変化すると、繰り返し特性に対する異なる条件の検出に応答して、入力信号内の変化にダイナミックに反応できる。
【図面の簡単な説明】
【００２３】
【図１】従来技術としてのデジタル・ストレージ・オシロスコープ１００を示す図である。
【図２】図１の従来のオシロスコープの動作部分の簡略化したブロック図である。
【図３】本発明によるオシロスコープの動作部分の簡略化したブロック図である。
【図４】本発明の理解に用いる波形図である。
【図５】本発明の一実施例によるトリガ・クオリファイ回路のブロック図である。
【図６】本発明の第２実施例によるトリガ・クオリファイ回路のブロック図である。
【図７】本発明による動作の実施例を説明する流れ図である。
【図８】本発明による動作の実施例を説明する流れ図である。
【図９】本発明による動作の実施例を説明する流れ図である。
【図１０】本発明による動作の実施例を説明する流れ図である。
【発明を実施するための形態】
【００２４】
ここでの説明では、エッジ・トリガ回路を変更して、一連のパルスの第１パルスでトリガできるようにする。この結果、表示は、図４のＣに示すようになる。オシロスコープは、依然、エッジでトリガをするが、本発明により改善されたエッジ・トリガでは、正弦波又はクロック信号よりも複雑な信号の場合でも、安定した表示が得られる。かかる改善されたエッジ・トリガは、オシロスコープのユーザの時間を節約し、ユーザの観察をより一層容易にする。
【００２５】
正弦波又はクロック信号のように簡単な信号では、本発明による回路は、オシロスコープでの通常のエッジ・トリガのように動作する。しかし、オシロスコープが適用できる以上の多くのトリガ・イベント（事象）がある場合、本発明による回路は、これらトリガ・イベントのいくつかを廃棄する。これは、信号の繰り返し性を示す信号の特性を捜す。すなわち、より複雑な特性は、正弦波又はロジック・レベル・クロック内に見つかるかもしれない。この特性を用いて、渡すべきトリガ・イベントと廃棄すべきトリガ・イベントとを選択する。この回路は、入力信号が変化すると、繰り返しの特性の異なる条件を見つけて、入力信号内の変化にダイナミックに反応する。
【００２６】
本発明は、信号内の繰り返しパターンを検出し、この情報を用いて、エッジ・トリガのほとんどを廃棄し、残りのエッジ・トリガを用いて、安定した表示を得る。本発明は、多くのヒューリステックな（即ち、試行錯誤的な）技術を用いるが、これら技術は、限定された数の種類の繰り返し波形と共に用いるのに適する。
【００２７】
［ヒューリステック１：トリガ内の最も広いギャップを見つける］
まず、トリガ信号内の繰り返しパターンを見つけるときに用いる時間インターバルを定義する。以下の説明のために、表示する１つの波形と表示する次の波形との間の平均時間をこのインターバルと仮定する。
【００２８】
本発明によるオシロスコープの動作部分の簡略化したブロック図である図３と、上述の図４とを参照する。パターン認識器３１５、３２５は、立ち上がりエッジ、立ち下がりエッジ、ラント（即ち、通常より低い）信号、所定時間よりも長い期間のパルス幅、所定時間よりも短い期間のパルス幅などの如き取込み波形４００内の特定パターン（即ち、波形形状）を検出する。任意の適切なパターン認識器（アナログ又はデジタル）をパターン認識器３１５、３２５として用いることができる。かかるパターン認識器（即ち、イベント検出器）の１つは、２００７年３月１３日に発行された米国特許第９１９１０７９号明細書に記載されている。波形４００内の所望トリガ・パターンの検出により、パターン認識器３１５、３２５は、非クォリファイド（クオリファイ（識別）されない）トリガ信号４０２をトリガ・クオリファイア（識別器）回路３１７、３２７に渡す。トリガ・クオリファイア回路３１７、３２７は、非クォリファイド・トリガ信号を分析し、信号の繰り返しレートと同じレートで繰り返すようなトリガ信号の特性を見つける。
【００２９】
本発明の一実施例によるトリガ・クオリファイ回路のブロック図である図５も参照する。図４のＡの波形４００の３つのパルスの上述の例において、回路５００は、複数のトリガ・イベントの間の最長時間を測定できる。波形４００の３つのパルスの全ての繰り返しにおいて、これら３つのパルス間の時間に１つの長い期間がある点に留意されたい。トリガ・クオリファイア回路３１７、３２７は、この長い期間を検出する。この長い期間は、各繰り返しにて１回だけ生じる特性である。
【００３０】
トリガ・クオリファイア回路３１７、３２７の第１実施例を図５に示し、回路５００は、長時間を示す長時間しきい値を超えるトリガ・イベントを検出する。一連のエッジ・トリガ・イベント４０２を表す非クォリファイド・トリガ・イベント波形は、入力端子５０２で受信され、マルチプレクサ・スイッチ５１０の制御端子及びアンド・ゲート５５０の一方の入力端に供給される。この時点で、アンド・ゲート５５０の第２入力端は、ロジック低レベルに引っ張られ、アンド・ゲート５５０の出力を０（ロジック低レベル）に維持する。１２ビット・ラッチ５１５は、周期的クロック信号（好ましくは、取込みクロック信号）でクロックされて、その入力端に存在するビットの各配列をラッチする。１２ビットの配列は、周期的クロック信号のカウント数を示す。波形４０２がそのロジック低レベル状態に保持されている限り、カウント（計数値）が増分され、００００_００００_００００から開始して、循環することなく、１１１１_１１１１_１１１１のカウントにて飽和する。すなわち、現在のカウントを飽和加算器５０５の一方の入力端に供給し、固定カウントである００００_００００_０００１を飽和加算器の他方の入力端に供給することにより、各カウントは、飽和加算器５０５にて増分される。各増分カウントは、マルチプレクサ・スイッチ５１０の入力スイッチ端子０を介してラッチ５１５に供給される。最大ビット・カウントが１２ビットとして記述できる間、任意の数のビットを使用できる。
【００３１】
マルチプレクサ・スイッチ５１０の制御入力端に供給される各トリガ・イベントにより、マルチプレクサ・スイッチ５１０の入力端子を入力０から入力１に切り換えて、カウントをリセットする。すなわち、マルチプレクサ・スイッチ５１０の入力１は、００００_００００_００００のカウントにハードワイヤー（結線）され、非クォリファイド・トリガ・イベントの受信に続く周期的クロック信号の次の発生において、１２ビット・ラッチ５１５が００００_００００_００００のカウントをラッチする。
【００３２】
ラッチされた１２ビット・カウントを第２マルチプレクサ・スイッチ５２０及びデジタル比較器５４０に供給する。通常、マルチプレクサ・スイッチ５２０の０入力端の信号を長時間しきい値ラッチ５２５の入力端に伝搬する。長時間しきい値ラッチ５２５の出力端は、マルチプレクサ・スイッチ５２０の入力端子０に戻って結合されて、複数のトリガ・イベントの間で最長時間を維持するのを確実にする。マルチプレクサ・スイッチの１２ビット出力は、減算回路５３５の被減数入力端と除算器５３０の入力端に供給される。回路５３０及び５３５は、＋０及び現在のカウントの−１／８の許容範囲を提供する。除算器５３０に付したラベル「＞＞３」は、その入力端に現れる長時間しきい値カウント値を３ポジションだけ右にシフトする（即ち、２3＝８による除算）の概念を意味する。除算したカウントを減算器５３５の減数入力端に供給する。その結果、長時間しきい値カウントの１／８が長時間しきい値カウントから減算され、長時間しきい値カウントの７／８が新たなしきい値となる。
【００３３】
デジタル比較器５４０にて、長時間しきい値カウントの７／８である新たなしきい値を現在のカウント（即ち、前のトリガ・イベントからのカウント）と比較する。現在のカウントが長時間しきい値カウントの７／８を超えると、しきい値ホールドオフ期間が超過して、次のトリガ・イベントが受け入れられる。すなわち、しきい値ホールドオフ値が超過したときに、デジタル比較器５４０がロジック高レベル信号を発生し、そのロジック高レベル信号がオア・ゲート５４５の一方の入力端に供給される。この高レベル信号の供給により、オア・ゲート５４５が高レベル信号をアンド・ゲート５５０の一方の入力端に供給する。この動作は、アンド・ゲート５５０を前もって処理して、その他方の入力端で受ける次の高レベル信号を第３ラッチ５５５に通過させる。ラッチ５５５は、好ましくは取込みクロック信号によりクロックされて、その入力端のデータをラッチし、それをクォリファイド（クオリファイ（識別）した）トリガ・イベント４０４として出力端子５６０に伝搬する。
【００３４】
受け入れたトリガ・イベントがアンド・ゲート５５０の出力端に現れると、このトリガ・イベントがマルチプレクサ・スイッチ５２０の制御入力端にも供給される。これにより、マルチプレクサ・スイッチ５２０が現在のカウントをラッチ５２５の入力端に渡し、新たな長時間しきい値カウントとする。複数のクォリファイド・トリガ・イベントの間で過度に長時間が経過する場合、タイマ（図示せず）が最終クォリファイド・トリガ・イベントから所定期間をカウントして、「タイムアウト」パルスを発生し、次のトリガ・イベントを受け入れさせ、ラッチ５１５及び５２５を００００_００００_００００にリセットする。
【００３５】
要約すれば、トリガ・クオリファイア回路３１７、３２７は、いくつかのエッジ・トリガ・イベントを廃棄（即ち、ブロック）して、トリガ信号の各繰り返しに対して１つのみのトリガ・イベントを残す。上述の例では、パターン認識器回路３１５、３２５が非クォリファイド・トリガ・イベント信号４０２をトリガ・クオリファイア回路３１７、３２７に渡す。なお、非クォリファイド・トリガ・イベント信号４０２は、この複数のトリガ・イベントの間で、この場合、一連のエッジ・トリガの間で見つかった最長時間を示す。トリガ・クオリファイア回路３１７、３２７は、続く複数のトリガ・イベントの間の実際の時間を測定する。複数のトリガ・イベントの間の時間が、繰り返し信号内の複数のエッジの間の最長時間の７／８よりも短いときには、エッジ・トリガ・イベントを用いない。複数のトリガ・イベントの間の時間が、複数のエッジの間の最長時間の７／８よりも長いときのみ、エッジ・トリガ・イベントがこの回路を通過し、オシロスコープをトリガするのに使用できるトリガになる。すなわち、飽和加算器５０５、マルチプレクサ・スイッチ５１０、ラッチ５１５、マルチプレクサ・スイッチ５２０、ラッチ５２５、除算器５３０及び減算器５３５は、クオリファイ回路を構成し、被試験信号の繰り返しを示す出力信号の特性を測定する。デジタル比較器５４０である比較回路は、クオリファイ回路に結合され、第１特性を、この第１特性の次に発生する第２特性と比較する。オア・ゲート５４５及びアンド・ゲート５５０は、クォリファイド・トリガ信号発生回路を構成し、第２特性が第１特性の所定許容範囲内であると比較回路が決定したときにクォリファイド・トリガ信号を発生し、第２特性が第１特性の所定許容範囲内でないと比較回路が決定したときにクォリファイド・トリガ信号の発生を禁止する。
【００３６】
再び、図４のＡを参照する。クォリファイド・トリガ・イベント４０４が波形４００の各３つのパルスの最初にて生じる点に留意されたい。図４のＣのように安定した表示を行うようにオシロスコープをトリガするために、これが正に必要とされていることである。
【００３７】
ヒューリステック１に応じた上述の動作は、図８の流れ図８００に示されている。このルーチンは、ステップ８０５にて開始し、ステップ８１０に進んで、被試験信号内の複数のパルス間の最長インターバルを求める。ステップ８１５にて、被試験信号における次の長いインターバルを最長しきい値と比較する。ステップ８２０にて、現在の最長インターバルが「タイムアウト」期間を超えたかを判断する。そうである場合、ルーチンは、イエスの経路に沿ってステップ８３０に進み、クォリファイド・トリガを受け入れる（即ち、クォリファイド・トリガをトリガ回路の出力に渡す）。次に、プログラムは、連続動作において、ステップ８１０に戻る。
【００３８】
ステップ８２０にて、現在の最長インターバルが「タイムアウト」期間を超えない場合、ノーの経路に沿ってステップ８２５に進む。ステップ８２５にて、現在の測定インターバルが最長しきい値の７／８よりも大きいかを判断する。そうである場合、イエスの経路に沿ってステップ８３０に進み、クォリファイド・トリガを受け入れる。連続動作において、プログラムがステップ８１０に戻る。一方、ステップ８２５において、現在の測定インターバルが最長しきい値の７／８以下ならば、ノーの経路に沿ってステップ８１５に戻り、クォリファイド・トリガが受け入れられない。
【００３９】
［ヒューリステック２：トリガ内の最も狭いギャップを見つける］
ヒューリステック１では、図４のＡの波形に示される３つのパルスの如き信号に対して良好に動作する。しかし、これは、たまに近接する対のパルスを除いて等しい間隔のパルスから信号が構成される場合に、良好に動作しない。かかる信号を図４のＤに示す。図４のＤにおいて、波形４０９は、低ロジック・レベル部分４１０、４２０、４３０、４１０’、４２０’及び４３０’で分離された一連のパルスを含む。低ロジック・レベル部分４１０、４２０、４１０’及び４２０’の全てが同じ第１時間の期間を示す点に留意されたい。また、低ロジック・レベル部分４３０及び４３０’が短い第２時間である点に留意されたい。
【００４０】
周期が発見される波形４０９の特色（即ち、特性）は、２つの立ち上がりエッジの間に生じる低ロジック・レベル部分４３０及び４３０’の短い時間である。安定した表示を行う回路は、ヒューリステック１（即ち、図５）が用いる回路と類似しているが、パターン認識器回路３１５、３２５は、複数のトリガ・イベントの間の最長時間ではなく、複数のトリガ・イベントの間の最短時間を見つけるものであり、トリガ・クオリファイア回路６００を用いて、パターン認識器回路が見つけた最小時間よりも１．２５倍だけトリガからトリガの期間が長い全てのトリガを廃棄する。
【００４１】
かかるトリガ・クオリファイア回路６００を図６に示す。一連の非クォリファイド・エッジ・トリガ・イベント４０２を表す波形を入力端子６０２で受け、マルチプレクサ・スイッチ６１０の制御端子及びアンド・ゲート６５０の一方の入力端に供給される。この時点で、アンド・ゲート６５０の第２入力端がロジック低レベルに引っ張られ、アンド・ゲート６５０を０（ロジック低レベル）出力に維持する。１２ビット・ラッチ６１５は、周期的クロック信号（好ましくは、取込みクロック信号）によりクロックされ、その入力端に存在するビットの各配列をラッチする。この１２ビットの配列は、周期的クロック信号のカウントの数を表す。波形４０２がそのロジック低レベル状態を維持する限り、カウントは、循環することなく、００００_００００_００００から開始して、１１１１_１１１１_１１１１のカウントで飽和するまで、増分する。すなわち、飽和加算器６０５の一方の一方の入力端に現在のカウントを供給し、飽和加算器の他方の入力端に００００_００００_００００の固定カウントを供給することにより、飽和加算器６０５にて各カウントを増分する。マルチプレクサ・スイッチ６１０の入力スイッチ端子０を介して、各増分カウントをラッチ６１５に供給する。最大ビット・カウントが１２ビットであると、任意の合理的なビット数を用いることができる。
【００４２】
マルチプレクサ・スイッチ６１０の制御入力端に供給される各トリガ・イベントにより、マルチプレクサ・スイッチ６１０の入力端子を入力端０から入力端１に切り換えることによって、カウントをリセットする。すなわち、入力端１が００００_００００_００００のカウントに結線されることにより、非クォリファイド・トリガ・イベントの受信が続く周期的クロック信号の次の発生にて、１２ビット・ラッチ６１５が００００_００００_００００のカウントをラッチする。
【００４３】
ラッチされた１２ビット・カウントを第２マルチプレクサ・スイッチ６２０及びデジタル比較器６４０に供給する。通常、マルチプレクサ・スイッチ６２０の０入力端での信号を短時間しきい値ラッチ６２５の入力端に伝送する。短時間しきい値ラッチ６２５の出力端をマルチプレクサ・スイッチ６２０の入力端子０に結合して、複数のトリガ・イベント間の最短時間を保持するのを確実にする。マルチプレクサ・スイッチ６２５の１２ビット出力を、加算器６３５の入力端及び除算器６３０の入力端にも供給する。回路６３０及び６３５は、現在のカウントの＋１／４（即ち、＋０．２５）の許容範囲を提供する。除算器６３０に付したラベル「＞＞２」は、その入力端に現れる短時間敷地カウント値を２ポジションだけ右にシフトすること（即ち、２2＝４で除算すること）を意味する。除算したカウントを加算器６３５の他方の入力端に供給する。その結果、長時間しきい値カウントの１／４を短時間しきい値カウントに加算して、短時間しきい値カウントを１．２５倍した新たなしきい値を発生する。
【００４４】
デジタル比較器５４０にて、短時間しきい値カウントの１．２５倍の新たなしきい値を現在のカウント（即ち、以前のトリガ・イベントからのカウント）と比較する。現在のカウントが長時間しきい値カウントの１．２５倍未満ならば、しきい値ホールドオフ期間が超過せず、次のトリガ・イベントを受け入れる。すなわち、デジタル比較器６４０は、しきい値ホールドオフ値が超過しないときにロジック高レベル信号を発生し、このロジック高レベル信号をオア・ゲート６４５の一方の入力端に供給する。この動作により、オア・ゲート６４５が高レベル信号をアンド・ゲート６５０の一方の入力端に供給する。これは、アンド・ゲート６５０を前もって処理して、その他方の入力端に受ける次の高レベル信号を第３ラッチ６５５に渡す。ラッチ６５５は、好ましくは取込みクロック信号によりクロックされて、その入力端のデータをラッチし、それをクォリファイド・トリガ・イベント４０４として出力端子６６０に伝送する。
【００４５】
受け入れたトリガ・イベントがアンド・ゲート６５０の出力端に現れると、これがマイクロプログラム・スイッチ６２０の正入力端に供給される。これにより、マルチプレクサ・スイッチ６２０は、現在のカウントをラッチ６２５の入力端に渡し、新たな短時間しきい値カウントとする。複数のクォリファイド・トリガ・イベントの間で過度に長時間が経過する場合、タイマ（図示せず）は、最終クォリファイド・トリガ・イベントからの所定時間をカウントし、「タイムアウト」パルスを発生して、次のトリガ・イベントを受け入れさせ、ラッチ６１５及びラッチ６２５のカウントを００００_００００_００００にリセットする。
【００４６】
要約すれば、トリガ・クオリファイア回路３１７、３２７は、いくつかのエッジ・トリガ・イベントを廃棄（即ち、ブロック）して、トリガ信号の各繰り返しに対して１つのみのトリガ・イベントを残す。上述の例において、パターン認識器回路３１５、３２５は、トリガ・クオリファイア回路３１７、３２７に非クォリファイド・トリガ信号４０２を渡して、複数のトリガ・イベント、この場合、一連のエッジ・トリガの間の最長時間を示す。トリガ・クオリファイア回路３１７、３２７は、引き続く複数のトリガ・イベントの間の実際の時間を測定する。複数のトリガ・イベントの間の時間がパターン認識器３１５、３２５の見つけた時間の１．２５倍よりも長いとき、エッジ・トリガ・イベントを用いない。複数のトリガ・イベントの間の時間がパターン認識器３１５、３２５の見つけた時間の１．２５倍よりも短いときのみ、エッジ・トリガ・イベントが回路を通過して、オシロスコープをトリガするのに用いるトリガとなる。すなわち、飽和加算器６０５、マルチプレクサ・スイッチ６１０、ラッチ６１５、マルチプレクサ・スイッチ６２０、ラッチ６２５、除算器６３０及び加算器６３５は、クオリファイ回路を構成し、被試験信号の繰り返しを示す出力信号の特性を測定する。デジタル比較器６４０である比較回路は、クオリファイ回路に結合され、第１特性を、この第１特性の次に発生する第２特性と比較する。オア・ゲート６４５及びアンド・ゲート６５０は、クォリファイド・トリガ信号発生回路を構成し、第２特性が第１特性の所定許容範囲内であると比較回路が決定したときにクォリファイド・トリガ信号を発生し、第２特性が第１特性の所定許容範囲内でないと比較回路が決定したときにクォリファイド・トリガ信号の発生を禁止する。
【００４７】
ヒューリステック２による上述の動作を図９の流れ図９００に示す。このルーチンは、ステップ９０５で開始し、ステップ９１０に進み、被試験信号内の複数のパルスの間の最短インターバルを求める。ステップ９１５にて、現在の最短インターバルが「タイムアウト」期間を超えたか否かを判断する。超えた場合、ルーチンは、イエスの経路に沿ってステップ９３０に進み、クォリファイド・トリガを受け入れる（即ち、クォリファイド・トリガをトリガ回路の出力に渡す）。プログラムは、連続動作にてステップ９１０に戻る。
【００４８】
ステップ９１５にて、現在の最短インターバルが「タイムアウト」期間を超えていない場合、ノーの経路に沿ってステップ９２０に進み、次の信号内の複数のパルス間のインターバルを測定する。その後、ステップ９２５に進み、現在の測定インターバルが最短しきい値の１．２５倍未満であるか否かを判断する。肯定の場合、イエスの経路に沿ってステップ９３０に進み、クォリファイド・トリガを受け入れる。次に、プログラムは、連続動作にてステップ９１０に戻る。一方、ステップ９２５にて、現在の測定インターバルが最短しきい値の１．２５倍以上の場合、ノーの経路に沿ってステップ９２０に進み、クォリファイド・トリガが受け入れられない。
【００４９】
［ヒューリステック３：最も広いギャップと最も狭いギャップの両方を見つける］
いくつかの信号の繰り返しが複数のトリガ間の長い期間により特徴付けられ、また他の信号ではそれが複数のトリガ間の短時間であるので、ヒューリステック３は、最長ギャップ及び最短ギャップの両方を測定する。さらに、複数のトリガ・イベントの間の平均時間も測定する。最長ギャップを見つける回路と最短ギャップを見つける回路とについて、図５及び６を参照して既に説明したので、これらをどの様に組合せるかが当業者には理解できるので、この組合せ回路を詳細に説明する必要はないであろう。
【００５０】
かかる組合せトリガ・クオリファイア回路は、これら３つの値である最大ギャップ、最小ギャップ、複数のトリガ・イベント間の平均時間を用いる。この回路は、最小及び最大トリガ・ギャップを平均トリガ・レートと比較する。平均から最も離れているギャップは、最初の２つのヒューリステックのどちらを用いるかを決定する。最大ギャップが平均トリガ・レートから最も離れていると、この信号がパルスのグループであると仮定し、ヒューリステック１を用いてトリガを除外する。最小ギャップが平均トリガ・レートから最も離れていると、その信号は、区別できる最も狭いギャップを有し、ヒューリステック２が用いてトリガを除外する。
【００５１】
図４のＡに示す如き３つのパルスの第１例にとって、最小トリガ・ギャップ（即ち、低ロジック・レベル部分）が２単位であり、平均トリガ・レートが３．６７単位であり、最大トリガ・ギャップが７単位である。最大ギャップは、平均から２．３３単位だけ離れており、最小ギャップは、平均から１．６７単位だけ離れている。よって、安定表示になるように選択するため、この用途にヒューリステック１を選択する。
【００５２】
図４のＤに示すように、第２信号では２つのパルスが互いに一緒になり、最小トリガ・ギャップが２単位であり、平均トリガ・レートが３．３３単位であり、最大トリガ・ギャップが４単位である。最小ギャップが平均から１．３３単位だけ離れ、最大ギャップが平均から０．６７単位だけ離れている。したがって、よって、安定表示になるように選択するため、この用途にヒューリステック２を選択する。
【００５３】
ヒューリステック１及びヒューリステック２に応じた上記の動作を図１０の流れ図１０００に示す。このルーチンは、ステップ１００５にて開始し、ステップ１０１０に進んで、被試験信号内の複数のパルス間の最長インターバルを求める。ルーチンは、次にステップ１０１５に進み、被試験信号内の複数のパルス間の最短インターバルを求める。ステップ１０２０において、複数のパルス間の平均時間インターバルを求める。ステップ１０２５において、平均インターバルが最長インターバル又は最短インターバルに近いか否かを判断する。最短インターバルに近い場合、ルーチンはステップ１０３０にて抜け出て、図８のルーチンにステップ８４０にて入る。一方、平均インターバルが最長インターバルに近い場合、ルーチンはステップ１０３５にて抜け出て、図９のルーチンにステップ９４０にて入る。
【００５４】
［ヒューリステック４：連続動作］
本発明は、バッチ・モード実施においても動作可能であり、パターン認識器回路は、ある期間にわたって動作し、この期間の終わりにて評価を行う。この評価は、トリガ・クオリファイア回路に渡される。別のモードの動作は、パターン認識器を連続的に更新し、この更新した値をトリガ・クオリファイアが連続的に用いる。
【００５５】
例えば、複数のトリガの間の最長ギャップの大雑把なサイズを見つけるため、トリガ・クオリファイアは、各ギャップを測定し、測定値を最大値と比較し、測定値が大きいときに最大値を更新する。トリガ・クオリファイア回路は、最大ギャップ超の７／８よりも長い全てのトリガ・イベントを渡す。
【００５６】
最大を減らすメカニズムが必要であり、トリガ・ソースの変化が高速トリガ・レートになる。これを行える１つの方法は、最終クォリファイド・トリガからの時間を測定することである。この時間が、最大ドローイング・レートに関連した所定期間の時間よりも長くなると、最大ギャップ長をゼロに設定できる。
【００５７】
最大値を減らす別のメカニズムは、全てのクロック・サイクルで小さな値だけ最大値を減らす。ここでは、最大値を新たな最大値に設定しない。この低下は、現在の最大値の小さな部分を減算することにより実現できる。例えば、右にシフトした値を減算することにより、最大値をそれ自体からその値の１／２５６だけ減らすことができる。適切な動作が妨げられても丸めエラーを保持するために、わずかなビットが必要となることが当業者には理解できよう。
【００５８】
減らす実際の量を選択するので、オシロスコープ操作者に受け入れられる時間内で最高速レートにてトリガ・イベントを渡すのに充分なほど小さな値に最大値が減る。例えば、最大値を減らすある方法によらず、トリガ・レートが１００Ｈｚから最大トリガ・レートに変化すると、回路は、クォリファイド・トリガを発生させない。最大値が連続的に減少すると、この最大値は、充分に迅速に、充分に小さな値に減らなければならない。これにより、自動ホールドオフ時間に近似した時間内で最大トリガ・レートが識別される。最大値は、それ自体があるレンジ内に制限されるので、長期間にわたってトリガ・イベントがなくても、最大値が特に大きくならないことが明瞭なる。
【００５９】
一般的に、これらの例において、パターン認識器回路への入力は、「生」のエッジ・トリガ・イベントであった。本発明は、他の種類の情報であっても良好に動作する。例えば、立ち上がりエッジ及び立ち下がりエッジの両方をパターン認識器回路に供給できる。信号繰り返しの更なる特徴は、立ち下がりエッジ及び立ち上がりエッジの間の時間である。更なる他の実施例において、デジタル化信号をパターン認識器に供給し、スペクトラム内容の如き信号の測定可能な特徴を用いて、その信号の各繰り返しの独特な概要を認識できる。
【００６０】
各波形を描画する間に経過する時間程度に長い所定期間にわたって、パターン認識器回路及びトリガ・クオリファイア回路が良好に動作するが、他の期間でも適切である。より長い期間を用いると、信号に変化に適合するのに回路が長い時間を要する。ユーザが異なる信号をプロービングするために信号内に変化が生じるとき、トリガ・クオリファイアに割り当てられたタイムアウトを、人間の動き及び反応時間に近似の時間スケールで設定できる。短い期間を用いると、パターン認識器は、完全な繰り返しを観察できない。
【００６１】
図２の制御器２２５は、本発明に応じた種々の制御機能を果たすようにプログラムされた汎用マイクロプロセッサとして示されるが、本発明は、例えば、用途限定集積回路（ＡＳＩＣ）の如きハードウェアによっても実現できる。それ自体は、ここで記載したようにプロセッサ２２５は、ハードウェア、ソフトウェア又はこれらの組合せによって等価的に実行できるものを広く意味する。
【００６２】
信号緩衝回路、信号調整回路等の如き標準信号処理コンポーネント（図示せず）を必要に応じて用いて、上述した種々の機能を実現できることが当業者には明らかであろう。
【００６３】
用語「又は」は、包括的な意味で用いている（即ち、一方、他方又は両方を意味する）。さらに、「又は」を用いるのは、選択肢の全部を本発明を実施例に限定するものではなく、選択肢の１つであっても本発明を実現できる。
【符号の説明】
【００６４】
１００  デジタル・ストレージ・オシロスコープ
１０５、２１０  プローブ
１４０  表示器
１９０  被測定装置
２１５、２２０  取込み回路
２１８、２２３  取込みメモリ
２１６、２２１  トリガ回路
２２５  制御器
２４５  プロセッサ
２５０  サポート回路
２５５  Ｉ／Ｏ回路
２６０  メモリ
２３０  処理回路
２３５  表示メモリ
２４０  表示器
３１５、３２０  取込み回路
３１８、３２３  取込みメモリ
３１６、３２１  トリガ回路
３１５、３２５  パターン認識器
３１７、３２７  トリガ・クオリファイア
５０５  飽和加算器（クオリファイ回路）
５１０、５２０  マルチプレクサ・スイッチ（クオリファイ回路）
５１５、５２５  ラッチ（クオリファイ回路）
５３０  除算器（クオリファイ回路）
５３５  減算器（クオリファイ回路）
５４０  デジタル比較器（比較回路）
５４５  オア・ゲート（クォリファイド・トリガ信号発生回路）
５５０  アンド・ゲート（クォリファイド・トリガ信号発生回路）
５５５  ラッチ
６０５  飽和加算器（クオリファイ回路）
６１０、６２０  マルチプレクサ・スイッチ（クオリファイ回路）
６１５、６２５  ラッチ（クオリファイ回路）
６３０  除算器（クオリファイ回路）
６３５  加算器（クオリファイ回路）
６４０  デジタル比較器（比較回路）
６４５  オア・ゲート（クォリファイド・トリガ信号発生回路）
６５０  アンド・ゲート（クォリファイド・トリガ信号発生回路）
６５５  ラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2012013700.tif 000011
【図１０】
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