(57)【要約】【課題】デュアルダマシン法を用いて層間絶縁膜内にＣｕ配線を形成する際、硬度が低い層間絶縁膜および硬度が高い層間絶縁膜のそれぞれに形成されたビアホール内に配線材料を良好に埋め込むことができるようにする。【解決手段】第２層間絶縁膜１７には、配線溝３０ａとビアホール２８ａとが形成されている。また、ビアホール２８ａの開口部には、第２層間絶縁膜１７を斜め下方に後退（リセス）させることによって、テーパ状の断面形状を有するリセス部３１が形成されている。これにより、ビアホール２８ａの開口部の直径は、開口部よりも下方の領域の直径に比べて大きくなり、ビアホール２８ａの直径が微細な場合であっても、ビアホール２８ａの内部に配線材料を良好に埋め込むことができる。【選択図】図２０
2012209287.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面上に第１エッチングストッパ膜および第１層間絶縁膜を順次形成し、前記第１層間絶縁膜の上部に金属元素を含む第１メタルハードマスク層を形成する工程と、
（ｂ）第１フォトレジスト膜をマスクにして前記第１メタルハードマスク層をエッチングすることにより、前記第１メタルハードマスク層に複数の第１配線溝パターンを形成する工程と、
（ｃ）前記第１フォトレジスト膜を除去した後、前記複数の第１配線溝パターンが形成された前記第１メタルハードマスク層の上部に、第２フォトレジスト膜を形成する工程と、
（ｄ）複数の第１ビアホールがパターニングされた前記第２フォトレジスト膜および前記第１メタルハードマスク層をマスクにして前記第１層間絶縁膜をエッチングすることにより、前記第１層間絶縁膜に前記複数の第１ビアホールを形成する工程と、
（ｅ）前記第２フォトレジスト膜を除去した後、前記第１メタルハードマスク層をマスクにして前記第１層間絶縁膜をエッチングすることにより、前記第１層間絶縁膜に前記第１層間絶縁膜の膜厚よりも浅い深さを有する複数の第１配線溝を形成する工程と、
（ｆ）前記（ｅ）工程において、または前記（ｅ）工程の後、前記複数の第１ビアホールのそれぞれの底面に露出した前記第１エッチングストッパ膜を除去する工程と、
（ｇ）前記（ｆ）工程の後、前記第１メタルハードマスク層の上部、前記複数の第１配線溝のそれぞれ内部、および前記複数の第１ビアホールの内部に第１バリアメタル膜およびＣｕを主成分とする第１金属膜を順次堆積する工程と、
（ｈ）前記第１層間絶縁膜の上部の前記第１金属膜、前記第１バリアメタル膜および前記第１メタルハードマスク層を化学的機械研磨法で研磨・除去することにより、前記複数の第１配線溝のそれぞれの内部、および前記複数の第１ビアホールのそれぞれの内部に前記第１金属膜および前記第１バリアメタル膜からなる第１層配線を形成する工程と、
（ｉ）前記第１層間絶縁膜の上部および前記第１層配線の上部に、第２エッチングストッパ膜および第２層間絶縁膜を順次形する工程と、
（ｊ）複数の第２ビアホールがパターニングされた第３フォトレジスト膜をマスクにして前記第２層間絶縁膜をエッチングすることにより、前記第２層間絶縁膜に前記複数の第２ビアホールを形成する工程と、
（ｋ）前記第３フォトレジスト膜を除去した後、前記第２層間絶縁膜の上部に第４フォトレジスト膜を形成する工程と、
（ｌ）複数の第２配線溝がパターニングされた前記第４フォトレジスト膜をマスクにして前記第２層間絶縁膜をエッチングすることにより、前記第２層間絶縁膜に前記第２層間絶縁膜の膜厚よりも浅い深さを有する前記複数の第２配線溝を形成する工程と、
（ｍ）前記第４フォトレジスト膜を除去した後、前記複数の第２ビアホールのそれぞれの底面に露出した前記第２エッチングストッパ膜を除去する工程と、
（ｎ）前記（ｍ）工程の後、前記第２層間絶縁膜の上部、前記複数の第２配線溝のそれぞれの内部、および前記複数の第２ビアホールのそれぞれの内部に金属窒化物膜からなる第２バリアメタル膜を堆積する工程と、
（ｏ）前記複数の第２ビアホールのそれぞれの底面の前記第２バリアメタル膜をスパッタエッチングにより除去し、前記複数の第２ビアホールのそれぞれの底面に前記第１層配線を露出させる工程と、
（ｐ）前記（ｏ）工程の後、前記第２層間絶縁膜の上部、前記複数の第２配線溝のそれぞれの内部、および前記複数の第２ビアホールのそれぞれの内部に金属膜からなる第３バリアメタル膜およびＣｕを主成分とする第２金属膜を順次堆積する工程と、
（ｑ）前記第２層間絶縁膜の上部の前記第２金属膜、前記第３バリアメタル膜および前記第２バリアメタル膜を化学的機械研磨法で研磨・除去することにより、前記複数の第２配線溝のそれぞれの内部、および前記複数の第２ビアホールのそれぞれの内部に前記第２金属膜および前記第３バリアメタル膜を含む第２層配線を形成する工程と、
を有し、
前記（ｆ）工程において、前記複数の第１ビアホールのそれぞれの開口部の前記第１層間絶縁膜をリセスさせることにより、前記複数の第１ビアホールのそれぞれの前記開口部の径を、前記開口部よりも下方の領域の径より大きくし、
前記（ｍ）工程において、前記複数の第２ビアホールのそれぞれの開口部の前記第２層間絶縁膜をリセスさせることにより、前記複数の第２ビアホールのそれぞれの前記開口部の径を、前記開口部よりも下方の領域の径より大きくし、
前記（ｏ）工程において、前記複数の第２ビアホールのそれぞれの開口部の前記第２バリアメタル膜および前記第２層間絶縁膜をスパッタエッチングすることにより、前記複数の第２ビアホールのそれぞれの前記開口部の径を、前記開口部よりも下方の領域の径よりもさらに大きくすることを特徴とする半導体装置の製造方法。
【請求項２】
前記複数の第１ビアホールは、回路の最小加工寸法と同一の径を有するビアホールと、前記回路の最小加工寸法よりも小さい径を有するビアホールとからなり、前記複数の第２ビアホールのそれぞれは、回路の最小加工寸法よりも大きい径を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１層間絶縁膜の比誘電率は、前記第２層間絶縁膜の比誘電率よりも小さいことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１層間絶縁膜の弾性率は、前記第２層間絶縁膜の弾性率よりも小さいことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第２バリアメタル膜は、ＴａＮ膜、ＴｉＮ膜またはＷＮ膜からなり、前記第３バリアメタル膜は、Ｔａ膜、Ｔｉ膜またはＷ膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
（ａ）半導体基板の主面上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜をエッチングすることにより、前記絶縁膜の第１領域に、第１配線溝と、第１の径を有し、前記第１配線溝の底面と上部とが連なるように形成された第１ビアホールとを形成し、前記絶縁膜の第２領域に、第２配線溝と、前記第１の径よりも大きい第２の径を有し前記第１配線溝の底面と上部とが連なるように形成された第２ビアホールを形成する工程と、
（ｃ）前記絶縁膜の上部、前記第１および第２配線溝のそれぞれの内部、前記第１および第２ビアホールのそれぞれの内部に第１バリアメタル膜を堆積する工程と、
（ｄ）前記（ｃ）工程の後、前記絶縁膜の上部、前記第１および第２配線溝のそれぞれの内部、前記第１および第２ビアホールのそれぞれの内部にＣｕを主成分とする金属膜を堆積する工程と、
（ｅ）前記絶縁膜の上部の前記金属膜および前記バリアメタル膜を化学的機械研磨法で研磨・除去することにより、前記第１および第２配線溝のそれぞれの内部、前記第１および第２ビアホールのそれぞれの内部に前記金属膜および前記バリアメタル膜からなる配線を形成する工程と、
を有し、
前記（ｃ）工程において、スパッタリング法による前記第１バリアメタル膜の堆積と、前記第１バリアメタル膜のスパッタエッチングとを同時に行うことにより、前記第１ビアホールの開口部に第１の深さを有する第１リセス部を形成し、前記第２ビアホールの開口部に前記第１の深さよりも浅い第２リセス部を形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１ビアホールは、回路の最小加工寸法よりも小さい径を有することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記（ｃ）工程の後、前記（ｄ）工程に先だって、前記絶縁膜の上部、前記第１および第２配線溝のそれぞれの内部、前記第１および第２ビアホールのそれぞれの内部に第２バリアメタル膜を堆積する工程をさらに含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
半導体基板の主面上に形成された第１絶縁膜と、
前記第１絶縁膜に形成された第１銅配線と、
前記第１絶縁膜上および前記第１銅配線上に形成された第２絶縁膜と、
前記第２絶縁膜内に配置された第１ビアホールと、
前記第２絶縁膜内に配置された第２ビアホールと、
前記第１ビアホールの上部と連なるように配置され、前記第２絶縁膜に配置された第１溝と、
前記第２ビアホールの上部と連なるように配置され、前記第２絶縁膜に配置された第２溝と、
前記第１ビアホール内および前記第１溝内に銅が埋め込まれた第２銅配線と、
前記第２ビアホール内および前記第１溝内に銅が埋め込まれた第３銅配線とを有し、
前記第１ビアホールの上部に第１の深さを有する第１リセス部が存在し、
前記第２ビアホールの上部に第１の深さよりも浅い第２リセス部が存在し、
断面視において、前記第１ビアホールの上部の径よりも前記第２ビアホールの径の方が大きいことを特徴とする半導体装置。
【請求項１０】
平面視において、前記第１ビアホールは、回路の最小加工寸法よりも小さい径であることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第１ビアホールの側面および底面、前記第１溝の側面および底面に配置された第１バリアメタルと、
前記第１バリアメタル上に配置された第２バリアメタルと、
前記第２ビアホールの側面および底面、前記第２溝の側面および底面に配置された第３バリアメタルと、
前記第３バリアメタル上に配置された第４バリアメタルとを有し、
前記第１バリアメタルは前記第１リセス部上では除去されており、前記第２バリアメタルは前記第１リセス部上にも配置されており、前記第３および前記第４バリアメタルは前記第２リセス部上にも配置されていることを特徴とする請求項９記載の半導体装置。
【請求項１２】
断面視において、前記第１ビアホールの形状は円の一部が切り取られたような形であることを特徴とする請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造技術に関し、特に、デュアルダマシン(dual damascene)法を用いて半導体基板上の層間絶縁膜内に微細なＣｕ配線を形成する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＬＳＩ（Large‐Scale Integrated circuit）の微細化、高速化に伴ない、ＬＳＩの配線材料として、従来用いられていたＡｌ（アルミニウム）に代わり、電気抵抗がより低いＣｕ（銅）が多用されつつある。
【０００３】
しかし、Ｃｕは、プラズマイオンとの反応速度が非常に遅いことから、エッチングによってＣｕ配線を形成しようとすると十分な生産性が得られない。そこで、Ｃｕ配線の形成工程では、ダマシン法と呼ばれる技術が採用されている。これは、層間絶縁膜内に配線溝を形成した後、層間絶縁膜上および配線溝の内部にＣｕ膜を堆積し、続いて、層間絶縁膜上のＣｕ膜を化学的機械研磨法で研磨・除去することによって、配線溝内にＣｕ配線を形成する技術である。
【０００４】
また、Ｃｕは、層間絶縁膜に拡散し易いため、配線溝内に形成されたＣｕ配線の周囲を拡散防止膜（バリア膜）で覆う必要がある。通常、Ｃｕ配線の上面を覆うバリア膜としては、絶縁膜系バリア膜（ライナー膜）が用いられる。このライナー膜は、Ｃｕ配線上の層間絶縁膜の一部としても用いられる。一方、配線溝の側壁、底面を覆うバリア膜としては、金属系バリア膜（バリアメタル膜）が用いられる。バリアメタルは、層間絶縁膜の配線溝内に形成されるので、配線材料の一部として用いられる。
【０００５】
また、ダマシン法には、単純に配線溝内にＣｕ配線を形成するシングルダマシン法と、層間絶縁膜に配線溝とビアホールを連続して形成した後、この配線溝とビアホールとに同時にＣｕ膜を埋め込むデュアルダマシン法とがある。このうち、デュアルダマシン法は、Ｃｕ配線の形成工程を簡略化できるので、多層Ｃｕ配線を有する半導体装置の製造工程で多用されている。
【０００６】
上記デュアルダマシン法を用いたＣｕ配線の形成技術については、特許文献１〜３などに記載がある。
【０００７】
特許文献１（特開２００６−２４５２３６号公報）に記載されたデュアルダマシン法は、半導体基板上に形成された絶縁層上に、第１の被エッチング膜を形成する工程と、前記第１の被エッチング膜上に、開口部を有する第１のマスク膜を形成する工程と、前記第１のマスク膜上に、前記開口部を埋めるように第２の被エッチング膜を形成する工程と、前記第２の被エッチング膜上に第２のマスク膜を形成する工程と、前記開口部の上方に位置する前記第２のマスク膜に、配線パターンを形成する工程と、前記第２のマスク膜をマスクとして、前記第２の被エッチング膜をエッチングすることにより、前記第１のマスク膜が底部に露出した配線パターンを形成し、前記配線パターンの底部に露出した前記第１のマスク膜をマスクとして、前記第１の被エッチング膜をエッチングすることにより、前記第１の被エッチング膜にビアパターンを形成する工程と、前記配線パターンと前記ビアパターンとを用いて前記絶縁層を選択的にエッチングし、前記絶縁層にビアホールを形成すると共に、前記ビアホールの上部に配線溝を形成する工程とを含んでいる。
【０００８】
この方法によれば、第１および第２のマスク膜をマスクにして、選択的に第１および第２の被エッチング膜を一度のエッチング工程により除去し、配線パターンとビアパターンとが絶縁層上に同時に、かつ高精度に形成されるため、微細な配線構造を有するデュアルダマシン構造を高精度に形成することができるとされている。
【０００９】
特許文献２（特開２００６−２９４７７１号公報）に記載されたデュアルダマシン法は、絶縁膜上に配線溝パターンを有するように第１マスクを形成する工程と、前記第１マスク上に接続孔パターンを有するように第２マスクを形成する工程と、前記第１マスクと前記第２マスクとを用いて前記絶縁膜に配線溝と接続孔とを形成する工程とを備え、前記第１マスクと前記第２マスクとを用いて前記絶縁膜に配線溝と接続孔とを形成する工程で前記絶縁膜に接続孔を先に形成する方法であって、前記接続孔パターンは、前記配線溝パターンの配設方向に対して交差する方向に形成されると共に、前記接続孔パターンの端部は前記第１マスクの一部上に形成されることを特徴としている。
【００１０】
この方法によれば、接続孔パターンのリソグラフィーのマージンが確保され、配線溝パターンが形成された第１マスクが自己整合的に配線溝の配列方向の位置決めを行うので位置ずれを起こすことがなくなり、配線溝の配列方向に接続孔パターンを密に形成することができるとされている。
【００１１】
特許文献３（特開２００２−３１９６１７号公報）には、第１の配線層上を覆う層間絶縁膜に配線溝とビアホールを形成する際、配線溝の底部に至るビアホールの上部をエッチングしてテーパ形状にすることにより、第２の配線層の埋め込み時にオーバーハング状態になるのを抑制してボイドの発生を防止する技術が開示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００６−２４５２３６号公報
【特許文献２】特開２００６−２９４７７１号公報
【特許文献３】特開２００２−３１９６１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上記したデュアルダマシン法によって形成されるＣｕ配線の微細化が進み、層間絶縁膜内に形成される配線溝の幅やビアホールの径が回路の最小加工寸法と同程度まで小さくなると、特に、配線溝の底部に位置するビアホールのアスペクト比が大きくなるため、ビアホール内に配線材料（バリアメタル膜、Ｃｕ膜）を良好に埋め込むことが困難となる。
【００１４】
また、近年は、配線溝内に形成される配線の寄生容量を低減するために、配線溝の密度が高くなる下層の層間絶縁膜材料として、極低誘電率膜あるいは超低誘電率などと呼ばれるポーラスな絶縁膜が使用されるが、ポーラスな絶縁膜は、通常の絶縁膜に比べて硬度が低いために、加工が難しいという問題がある。
【００１５】
金属膜をマスクにしたエッチングで絶縁膜に配線溝を形成するＭＨＭ（Metal Hard Mask）プロセスにおいては、配線溝形成用のマスクパターンとビアホール形成用のマスクパターンとの間に合わせずれが発生したときには、ビアホールの径が回路の最小加工寸法以下となるので、配線材料の埋め込みがさらに困難となる。
【００１６】
その結果、ビアホールの内部でＣｕ配線の抵抗が上昇したり、抵抗がばらついたりする問題が顕著に発生するようになる。また、このＣｕ配線に接続される上層のＣｕ配線において、エレクトロマイグレーション(electro migration)やストレスマイグレーション(stress migration)が発生し、配線寿命が大幅に低下するようになる。
【００１７】
本発明の目的は、デュアルダマシン法を用いて複数層の層間絶縁膜内にＣｕ配線を形成する半導体装置において、下層の硬度が低い層間絶縁膜および上層の硬度が高い層間絶縁膜のそれぞれに形成されたビアホール内に配線材料を良好に埋め込むことのできる技術を提供することにある。
【００１８】
本発明の他の目的は、デュアルダマシン法を用いて複数層の層間絶縁膜内にＣｕ配線を形成する半導体装置において、同一の層間絶縁膜に形成された、直径が互いに異なる複数のビアホール内に配線材料を良好に埋め込むことのできる技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
本願発明の好ましい一実施態様である半導体装置の製造方法は、
（ａ）半導体基板の主面上に第１エッチングストッパ膜および第１層間絶縁膜を順次形成し、前記第１層間絶縁膜の上部に金属元素を含む第１メタルハードマスク層を形成する工程と、
（ｂ）第１フォトレジスト膜をマスクにして前記第１メタルハードマスク層をエッチングすることにより、前記第１メタルハードマスク層に複数の第１配線溝パターンを形成する工程と、
（ｃ）前記第１フォトレジスト膜を除去した後、前記複数の第１配線溝パターンが形成された前記第１メタルハードマスク層の上部に、第２フォトレジスト膜を形成する工程と、
（ｄ）複数の第１ビアホールがパターニングされた前記第２フォトレジスト膜および前記第１メタルハードマスク層をマスクにして前記第１層間絶縁膜をエッチングすることにより、前記第１層間絶縁膜に前記複数の第１ビアホールを形成する工程と、
（ｅ）前記第２フォトレジスト膜を除去した後、前記第１メタルハードマスク層をマスクにして前記第１層間絶縁膜をエッチングすることにより、前記第１層間絶縁膜に前記第１層間絶縁膜の膜厚よりも浅い深さを有する複数の第１配線溝を形成する工程と、
（ｆ）前記（ｅ）工程において、または前記（ｅ）工程の後、前記複数の第１ビアホールのそれぞれの底面に露出した前記第１エッチングストッパ膜を除去する工程と、
（ｇ）前記（ｆ）工程の後、前記第１メタルハードマスク層の上部、前記複数の第１配線溝のそれぞれ内部、および前記複数の第１ビアホールの内部に第１バリアメタル膜およびＣｕを主成分とする第１金属膜を順次堆積する工程と、
（ｈ）前記第１層間絶縁膜の上部の前記第１金属膜、前記第１バリアメタル膜および前記第１メタルハードマスク層を化学的機械研磨法で研磨・除去することにより、前記複数の第１配線溝のそれぞれの内部、および前記複数の第１ビアホールのそれぞれの内部に前記第１金属膜および前記第１バリアメタル膜からなる第１層配線を形成する工程と、
（ｉ）前記第１層間絶縁膜の上部および前記第１層配線の上部に、第２エッチングストッパ膜および第２層間絶縁膜を順次形する工程と、
（ｊ）複数の第２ビアホールがパターニングされた第３フォトレジスト膜をマスクにして前記第２層間絶縁膜をエッチングすることにより、前記第２層間絶縁膜に前記複数の第２ビアホールを形成する工程と、
（ｋ）前記第３フォトレジスト膜を除去した後、前記第２層間絶縁膜の上部に第４フォトレジスト膜を形成する工程と、
（ｌ）複数の第２配線溝がパターニングされた前記第４フォトレジスト膜をマスクにして前記第２層間絶縁膜をエッチングすることにより、前記第２層間絶縁膜に前記第２層間絶縁膜の膜厚よりも浅い深さを有する前記複数の第２配線溝を形成する工程と、
（ｍ）前記第４フォトレジスト膜を除去した後、前記複数の第２ビアホールのそれぞれの底面に露出した前記第２エッチングストッパ膜を除去する工程と、
（ｎ）前記（ｍ）工程の後、前記第２層間絶縁膜の上部、前記複数の第２配線溝のそれぞれの内部、および前記複数の第２ビアホールのそれぞれの内部に金属窒化物膜からなる第２バリアメタル膜を堆積する工程と、
（ｏ）前記複数の第２ビアホールのそれぞれの底面の前記第２バリアメタル膜をスパッタエッチングにより除去し、前記複数の第２ビアホールのそれぞれの底面に前記第１層配線を露出させる工程と、
（ｐ）前記（ｏ）工程の後、前記第２層間絶縁膜の上部、前記複数の第２配線溝のそれぞれの内部、および前記複数の第２ビアホールのそれぞれの内部に金属膜からなる第３バリアメタル膜およびＣｕを主成分とする第２金属膜を順次堆積する工程と、
（ｑ）前記第２層間絶縁膜の上部の前記第２金属膜、前記第３バリアメタル膜および前記第２バリアメタル膜を化学的機械研磨法で研磨・除去することにより、前記複数の第２配線溝のそれぞれの内部、および前記複数の第２ビアホールのそれぞれの内部に前記第２金属膜および前記第３バリアメタル膜を含む第２層配線を形成する工程と、
を有し、
前記（ｆ）工程において、前記複数の第１ビアホールのそれぞれの開口部の前記第１層間絶縁膜をリセスさせることにより、前記複数の第１ビアホールのそれぞれの前記開口部の径を、前記開口部よりも下方の領域の径より大きくし、
前記（ｍ）工程において、前記複数の第２ビアホールのそれぞれの開口部の前記第２層間絶縁膜をリセスさせることにより、前記複数の第２ビアホールのそれぞれの前記開口部の径を、前記開口部よりも下方の領域の径より大きくし、
前記（ｏ）工程において、前記複数の第２ビアホールのそれぞれの開口部の前記第２バリアメタル膜および前記第２層間絶縁膜をスパッタエッチングすることにより、前記複数の第２ビアホールのそれぞれの前記開口部の径を、前記開口部よりも下方の領域の径よりもさらに大きくするものである。
【００２２】
また、本願発明の好ましい一実施態様である半導体装置は、
半導体基板の主面上に形成された第１絶縁膜と、
前記第１絶縁膜に形成された第１銅配線と、
前記第１絶縁膜上および前記第１銅配線上に形成された第２絶縁膜と、
前記第２絶縁膜内に配置された第１ビアホールと、
前記第２絶縁膜内に配置された第２ビアホールと、
前記第１ビアホールの上部と連なるように配置され、前記第２絶縁膜に配置された第１溝と、
前記第２ビアホールの上部と連なるように配置され、前記第２絶縁膜に配置された第２溝と、
前記第１ビアホール内および前記第１溝内に銅が埋め込まれた第２銅配線と、
前記第２ビアホール内および前記第１溝内に銅が埋め込まれた第３銅配線とを有し、
前記第１ビアホールの上部に第１の深さを有する第１リセス部が存在し、
前記第２ビアホールの上部に第１の深さよりも浅い第２リセス部が存在し、
断面視において、前記第１ビアホールの上部の径よりも前記第２ビアホールの径の方が大きいことを特徴とするものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２４】
上記した一実施態様によれば、下層の硬度が低い層間絶縁膜および上層の硬度が高い層間絶縁膜のそれぞれに配線材料を埋め込むためのビアホールを形成する際、各ビアホールの開口部に所望の後退量を有するリセス部を形成することができる。
【００２５】
これにより、複数層の層間絶縁膜のそれぞれに形成されたビアホールの内部に配線材料を良好に埋め込むことができるので、多層配線を有する半導体装置の信頼性、製造歩留まりを向上させることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図２】図１に続く半導体装置の製造方法を示す断面図である。
【図３】図２に続く半導体装置の製造方法を示す断面図である。
【図４】図３に続く半導体装置の製造方法を示す断面図である。
【図５】図４に続く半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】配線溝の内部に形成された第１層配線の一部を示す平面図である。
【図９】図７に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】上層レジスト膜に転写された配線溝パターンの平面形状を示す平面図である。
【図１２】図１０に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】上層レジスト膜に転写されたビアホールパターンの平面形状を示を示す平面図である。
【図１５】図１３に続く半導体装置の製造方法を示す断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す断面図である。
【図１７】絶縁膜および第２層間絶縁膜に形成されたビアホールの平面形状を示す平面図である。
【図１８】図１６に続く半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す断面図である。
【図２０】ビアホールの開口部近傍を示す拡大断面図である。
【図２１】絶縁膜および第２層間絶縁膜に形成された配線溝の平面形状を示す平面図である。
【図２２】図１９に続く半導体装置の製造方法を示す断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す断面図である。
【図２６】図２５に続く半導体装置の製造方法を示す断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す断面図である。
【図２８】図２７に続く半導体装置の製造方法を示す断面図である。
【図２９】図２８に続く半導体装置の製造方法を示す断面図である。
【図３０】図２９に続く半導体装置の製造方法を示す断面図である。
【図３１】図３０に続く半導体装置の製造方法を示す断面図である。
【図３２】図３１に続く半導体装置の製造方法を示す断面図である。
【図３３】図３２に続く半導体装置の製造方法を示す断面図である。
【図３４】図３１に続く半導体装置の製造方法を示す断面図である。
【図３５】図３２に続く半導体装置の製造方法を示す断面図である。
【図３６】本発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図３７】図３６に続く半導体装置の製造方法を示す断面図である。
【図３８】図３７に続く半導体装置の製造方法を示す断面図である。
【図３９】層間絶縁膜に形成された配線溝とその下部のビアホールの断面形状を模式的に示す図である。
【図４０】本発明者らが見出したビアホールの深さと肩落ち量との関係を示すグラフである。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。
【００２８】
本発明は、本発明者らが初めて見出した以下のような知見に基づいてなされたものである。これを図３９および図４０を用いて説明する。図３９は、層間絶縁膜に形成された配線溝とその下部のビアホールの断面形状を模式的に示している。ここで、図中の符号Ａは、ビアホールの開口部の直径、Ｂは、層間絶縁膜をエッチングしてビアホールを形成する際に、ビアホールの開口部の層間絶縁膜が斜め下方に後退してできるリセス部の直径、Ｃは、リセス部を除いたビアホールの深さ、Ｄは、リセス部を含んだビアホールの深さをそれぞれ示している。また、符号Ｅで示す肩落ち量とは、深さＤと深さＣとの差、すなわちリセス部における層間絶縁膜の後退量の垂直成分を示している。
【００２９】
従来、図３９に示すような層間絶縁膜の肩落ち量（Ｅ）は、大きい方が配線材料（Ｃｕ膜およびバリアメタル膜）の埋め込みに有利であり、バリアメタル膜のカバレージを向上させるために、肩落ち量（Ｅ）を大きくすべきであると考えられていた。
【００３０】
ところが、図４０のグラフに示されるように、肩落ち量（Ｅ）があまり大きくなると、ビアホール内に埋め込まれる配線材料の抵抗値のばらつきが大きくなることが本発明者らによって見出された。
【００３１】
この理由として、肩落ち量（Ｅ）が大き過ぎる場合は、ビアホールの底部にＣｕ膜よりも高抵抗のバリアメタル膜が厚く堆積され、さらに、肩落ち量（Ｅ）を大きくした場合は、多数のビアホール間において肩落ちの大きさ自体のばらつきが大きくなる。その結果ビアホールの底部にバリアメタルが不均一に堆積され、抵抗値の高いビアホールも存在するようになり、複数のビアホール間の抵抗値のばらつきも大きくなる。なお、図４０のグラフの横軸は規格化された抵抗値であり、グラフの縦軸は多数のビアホールを形成した場合の累積確率を表している。
【００３２】
さらに、肩落ちの比率（Ｃ／Ｄ）が大き過ぎた場合、およびリセス部の上部と下部との差の比率（Ｂ／Ａ）が大き過ぎた場合においても、肩落ち量（Ｅ）が大き過ぎる場合と同じような問題が引き起こされることが本発明者らによって見出された。
【００３３】
（実施の形態１）
本実施の形態は、多層Ｃｕ配線を有する半導体装置に適用したものであり、以下、図面を参照しながら、その製造方法を工程順に説明する。
【００３４】
まず、図１に示すように、単結晶シリコンからなる半導体基板１の主面に素子分離溝２、ｎ型ウエル３およびｐ型ウエル４を形成した後、ｎ型ウエル３およびｐ型ウエル４のそれぞれの表面に酸化シリコンからなるゲート絶縁膜５を形成する。素子分離溝２は、半導体基板１の主面に形成した溝の内部に酸化シリコン膜を埋め込むＳＴＩ(Shallow Trench Isolation)法によって形成し、ｎ型ウエル３およびｐ型ウエル４は、不純物のイオン注入によって形成する。また、ゲート絶縁膜５は、ｎ型ウエル３およびｐ型ウエル４のそれぞれの表面を熱酸化することによって形成する。
【００３５】
次に、図２に示すように、ｎ型ウエル３にｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）を形成し、ｐ型ウエル４にｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）を形成する。なお、図中の符号６は、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース、ドレインを構成するｐ型半導体領域であり、符号７は、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレインを構成するｎ型半導体領域である。また、符号８ｐは、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極であり、符号８ｎは、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極である。ゲート電極８ｐは、例えばｐ型の不純物がドープされた多結晶シリコン膜で構成され、ゲート電極８ｎは、例えばｎ型の不純物がドープされた多結晶シリコン膜で構成される。
【００３６】
次に、図３に示すように、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）およびｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）の上部に絶縁膜１０を形成した後、絶縁膜１０の表面を化学的機械研磨法によって平坦化する。続いて、フォトレジスト膜をマスクにして絶縁膜１０をドライエッチングすることにより、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース、ドレイン（ｐ型半導体領域６）の上部、およびｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレイン（ｎ型半導体領域７）上部にコンタクトホール１１を形成する。コンタクトホール１１の直径は、このコンタクトホール１１が設けられる絶縁層（絶縁膜１０）においての、回路の最小加工寸法と同一であり、ここでは例えば７０ｎｍである。
【００３７】
上記絶縁膜１０は、例えばプラズマＣＶＤ法で堆積されたＵＳＧ（Undoped Silicate Glass）酸化膜で構成され、平坦化後の膜厚は４００ｎｍ程度である。絶縁膜１０は、ＵＳＧ酸化膜以外の酸化シリコン系絶縁膜、例えば熱ＣＶＤ法あるいはプラズマＣＶＤ法で堆積したＴＥＯＳ（tetra ethyl ortho silicate）膜などで構成することもできる。
【００３８】
次に、図４に示すように、上記絶縁膜１０に形成されたコンタクトホール１１の内部にメタルプラグ１２を埋め込む。メタルプラグ１２は、スパッタリング法で堆積されたバリアメタル膜と、このバリアメタル膜の内側に埋め込まれたＷ（タングステン）膜との積層膜で構成される。ここで、バリアメタル膜は、例えば膜厚５ｎｍのＴｉ（チタン）膜とこのＴｉ膜上に形成された膜厚５ｎｍのＴｉＮ（窒化チタン）膜との積層膜、または膜厚５ｎｍのＴａ（タンタル）膜とこのＴａ膜上に形成された膜厚５ｎｍのＴａＮ（窒化タンタル）膜との積層膜で構成される。また、Ｗ膜の膜厚は、例えば２００ｎｍである。
【００３９】
上記コンタクトホール１１の内部にメタルプラグ１２を埋め込むには、例えば絶縁膜１０の上部およびコンタクトホール１１の内部にスパッタリング法またはＣＶＤ法を用いてバリアメタル膜を堆積し、続いてＣＶＤ法を用いてＷ膜を堆積した後、絶縁膜１０の上部のバリアメタル膜およびＷ膜を化学的機械研磨法で研磨・除去する。
【００４０】
次に、図５に示すように、上記絶縁膜１０の上部に膜厚１５０ｎｍの第１層間絶縁膜１３を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでコンタクトホール１１の上部の第１層間絶縁膜１３に配線溝１４を形成する。第１層間絶縁膜１３は、次の工程で配線溝１４内に形成される配線の寄生容量を低減するために、極低誘電率(ＥＬＫ:Extremely Low-k)膜または超低誘電率(ＵＬＫ:Ultra Low-k)膜と呼ばれる比誘電率２．５未満の絶縁膜で構成される。極低誘電率膜としては、例えばＣＶＤ法や塗布法で堆積されたポーラスＳｉＯＣ膜、ポーラスＨＳＱ(Hydrogen Silsesquioxane)膜、ポーラスＭＳＱ(Methyl Silsesquioxane)膜などが例示できる。
【００４１】
上記したポーラスＳｉＯＣ膜、ポーラスＨＳＱ膜、ポーラスＭＳＱ膜は、まず、ＣＶＤ法や塗布法によってポロジェン（Porogen）を含む膜成分が堆積され、その後、ＵＶキュア、プラズマキュア、熱処理、電子線によるキュアによってポロジェンが膜成分から脱離することにより形成される。従って、これらポーラスＳｉＯＣ膜、ポーラスＨＳＱ膜、ポーラスＭＳＱ膜には、それぞれの膜に元々備わった平均径の小さい複数の空孔のみならず、ポロジェンの脱離によって形成された平均径の大きい複数の空孔も含まれている。
【００４２】
次に、図６に示すように、第１層間絶縁膜１３の上部および配線溝１４の内部にバリアメタル膜１５ａおよびＣｕ膜１５ｂを堆積する。バリアメタル膜１５ａは、例えばスパッタリング法で堆積された膜厚５ｎｍのＴａＮ膜と、このＴａＮ膜上にスパッタリング法で堆積された膜厚５ｎｍのＴａ膜とで構成される。また、Ｃｕ膜１５ｂは、例えばスパッタリング法で堆積された膜厚５０ｎｍのＣｕシード膜と電解メッキ法で堆積された膜厚５００ｎｍのＣｕ膜とで構成される。Ｃｕシード膜は、主成分であるＣｕに微量の元素、例えばＡｌ、Ｓｉ、Ｇｅ、Ｇａ、Ｓｎ、Ｍｎなどを添加したＣｕ合金からなる。そのため、Ｃｕ膜１５ｂを堆積した後の熱処理により、Ｃｕシード膜内の微量の元素が電解メッキ法で堆積されたＣｕ膜に拡散し、このＣｕ膜がＣｕ合金膜となる。バリアメタル膜１５ａは、配線材料であるＣｕ膜１５ｂが配線溝１４の周囲の第１層間絶縁膜１３中に拡散するのを防止するために形成される。
【００４３】
次に、図７に示すように、第１層間絶縁膜１３の上部のＣｕ膜１５ｂとバリアメタル膜１５ａを化学的機械研磨法で研磨・除去することにより、配線溝１４の内部にバリアメタル膜１５ａとＣｕ膜１５ｂとからなる複数の第１層配線１５を形成する。これらの第１層配線１５は、絶縁膜１０に形成されたコンタクトホール１１内のメタルプラグ１２を介してｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース、ドレイン（ｐ型半導体領域６）、またはｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレイン（ｎ型半導体領域７）に電気的に接続される。
【００４４】
図８は、上記配線溝１４の内部に形成された第１層配線１５を示す平面図である。ここで、第１層配線１５の線幅（Ｌ１）、および互いに隣接する２本の第１層配線１５、１５のスペース（Ｓ１）は、第１層配線１５が形成される配線層においての、回路の最小加工寸法（ここでは例えば７０ｎｍ）と同一である。
【００４５】
次に、図９に示すように、第１層間絶縁膜１３および第１層配線１５の上部に膜厚４０ｎｍのライナー膜１６、膜厚２３０ｎｍの第２層間絶縁膜１７、膜厚２０ｎｍの絶縁膜１８、および膜厚３０ｎｍのメタルハードマスク層１９をこの順に堆積する。なお、図９および以下の工程を説明する図面では、絶縁膜１０よりも上層の領域のみを図示し、絶縁膜１０よりも下層の領域、すなわち半導体基板１、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）などの図示は省略する。
【００４６】
上記ライナー膜１６は、第１層配線１５の主成分であるＣｕが第２層間絶縁膜１７中に拡散するのを防ぐための絶縁性バリア膜であり、例えばＣＶＤ法で堆積されたＳｉＣ膜（比誘電率＝約４．８）で構成される。このライナー膜１６は、後述する工程で第２層間絶縁膜１７にビアホールを形成する際のエッチングストッパ膜としても機能する。ライナー膜１６は、ＳｉＣ膜以外の絶縁膜、例えばプラズマＣＶＤ法で堆積したＳｉＣＮ膜、ＳｉＮ膜などで構成することもできる。
【００４７】
上記ライナー膜１６の上部の第２層間絶縁膜１７は、後述する工程で第２層間絶縁膜１７内に形成される第２層配線の寄生容量を低減するために、下層の第１層間絶縁膜１３と同じく極低誘電率膜（ＥＬＫ膜）で構成される。また、第２層間絶縁膜１７の上部の絶縁膜１８は、エッチング選択比が第２層間絶縁膜（ＥＬＫ膜）１７と異なる絶縁材料、例えばプラズマＣＶＤ法で堆積されたＴＥＯＳ膜で構成される。また、絶縁膜１８の上部のメタルハードマスク層１９は、例えばスパッタリング法で堆積されたＴｉＮ膜で構成される。メタルハードマスク層１９は、後述する工程で第２層間絶縁膜１７に配線溝を形成する際のエッチングマスクとして使用される。なお、メタルハードマスク層１９は、Ｔａ、Ｔｉ、Ｒｕ、Ｍｎ、Ｗなどの金属膜や、これらの金属の窒化膜あるいは酸化膜などで構成することもできる。
【００４８】
次に、図１０に示すように、メタルハードマスク層１９の上部に膜厚２００ｎｍの下層レジスト膜２０、膜厚５０ｎｍの中間層２１、および膜厚１５０ｎｍの上層レジスト膜２２をこの順に堆積する。続いて、上層レジスト膜２２を露光・現像することにより、上層レジスト膜２２にフォトマスク（図示せず）の配線溝パターン２３ａ、２３ｂ、２３ｃを転写する。配線溝パターン２３ａ、２３ｂ、２３ｃは、後の工程で第２層間絶縁膜１７内に形成される配線溝のマスクパターンである。
【００４９】
図１１のハッチングを付した領域は、上層レジスト膜２２に転写された配線溝パターン２３ａ、２３ｂ、２３ｃの平面形状を示している。また、図１１には、第１層配線１５の平面形状が破線で示されている。なお、図１０は、図１１のＡ−Ａ線に沿った断面図である。
【００５０】
図１１に示すように、上層レジスト膜２２に転写された配線溝パターン２３ａ、２３ｂ、２３ｃのそれぞれは、第１層配線１５の延在方向と直交する方向に延在している。ここで、配線溝パターン２３ａ、２３ｂのそれぞれの線幅（Ｌ２）、および互いに隣接する配線溝パターン２３ａ、２３ｂ、２３ｃのスペース（Ｓ２）は、配線溝パターン２３ａ、２３ｂ、２３ｃが形成される絶縁層においての、回路の最小加工寸法（＝７０ｎｍ）と同一である。一方、配線溝パターン溝２３ｃの線幅（Ｌ３）は、配線溝パターン２３ａ、２３ｂ、２３ｃが形成される絶縁層においての、回路の最小加工寸法よりも大きく、ここでは例えば１４０ｎｍである。
【００５１】
次に、図１２に示すように、上層レジスト膜２２をマスクにして中間層２１をドライエッチングし、続いて上層レジスト膜２２および中間層２１をマスクにして下層レジスト膜２０をドライエッチングした後、中間層２１および下層レジスト膜２０をマスクにしてメタルハードマスク層１９をドライエッチングする。これにより、上層レジスト膜２２に転写された配線溝パターン２３ａ、２３ｂ、２３ｃがメタルハードマスク層１９に転写される。なお、上層レジスト膜２２は下層レジスト膜２０をドライエッチングした後に消失し、中間層２１はメタルハードマスク層１９をドライエッチングした後に消失する。
【００５２】
次に、下層レジスト膜２０をアッシングで除去した後、図１３に示すように、メタルハードマスク層１９の上部に膜厚２００ｎｍの下層レジスト膜２４、膜厚５０ｎｍの中間層２５、および膜厚１５０ｎｍの上層レジスト膜２６をこの順に堆積し、続いて、上層レジスト膜２６を露光・現像することによって、上層レジスト膜２６にフォトマスク（図示せず）のビアホールパターン２７ａ、２７ｂ、２７ｃを転写する。ビアホールパターン２７ａ、２７ｂ、２７ｃは、後の工程で第２層間絶縁膜１７内に形成されるビアホールのマスクパターンであり、それらの直径は、後述するビアホールパターン２８ａ、２８ｂ、２８ｃが形成される絶縁層においての、回路の最小加工寸法（＝７０ｎｍ）と同一である。
【００５３】
図１４のハッチングを付した円形の領域は、上層レジスト膜２６に転写されたビアホールパターン２７ａ、２７ｂ、２７ｃの平面形状を示している。また、図１４には、第１層配線１５の平面形状、および配線溝パターン２３ａ、２３ｂ、２３ｃの平面形状が破線で示されている。なお、図１３は、図１４のＡ−Ａ線に沿った断面図である。
【００５４】
ところで、実際の半導体装置の製造工程では、ビアホールのマスクパターン（ビアホールパターン２７ａ、２７ｂ、２７ｃ）と、配線溝のマスクパターン（配線溝パターン２３ａ、２３ｂ、２３ｃ）との間に合わせずれが生じることがある。例えば図１３および図１４は、配線溝のマスクパターン（配線溝パターン２３ａ、２３ｂ、２３ｃ）に対して、ビアホールのマスクパターン（ビアホールパターン２７ａ、２７ｂ、２７ｃ）が第１層配線１５の延在方向（図の右方向）にずれた例を示している。
【００５５】
上記のようなマスクパターン同士の合わせずれが生じた場合、第１層配線１５と配線溝パターン２３ａとが交差する領域に配置されたビアホールパターン２７ａは、図１４に示すように、その一部が配線溝パターン２３ａの外側にはみ出す。同様に、第１層配線１５と配線溝パターン２３ｂとが交差する領域に配置されたビアホールパターン２７ｂは、その一部が配線溝パターン２３ｂの外側にはみ出す。一方、第１層配線１５と配線溝パターン２３ｃとが交差する領域に配置されたビアホールパターン２７ｃは、その直径が配線溝パターン２３ｃの線幅よりも小さいので、配線溝パターン２３ｃの外側にはみ出すことはない。
【００５６】
次に、図１５に示すように、上層レジスト膜２６をマスクにして中間層２５をドライエッチングし、続いて上層レジスト膜２６および中間層２５をマスクにして下層レジスト膜２４をドライエッチングする。このとき、ビアホールパターン２７ａ（および図１５には示さないビアホールパターン２７ｂ）の底面には、上記したマスクパターン同士の合わせずれに起因してメタルハードマスク層１９の一部が露出する。しかし、メタルハードマスク層１９は、下層レジスト膜２４に対するエッチング選択比が大きい（例えば２０：１）ので、ビアホールパターン２７ａ、２７ｂの底面に露出したメタルハードマスク層１９は、ほとんどエッチングされない。なお、上層レジスト膜２６は下層レジスト膜２４をドライエッチングした後に消失する。
【００５７】
次に、図１６に示すように、上記２層レジスト膜（中間層２５、下層レジスト膜２４）をマスクにして、メタルハードマスク層１９の下層の絶縁膜１８および第２層間絶縁膜１７をドライエッチングする。そして、第２層間絶縁膜１７とその下層のライナー膜１６のエッチング選択比が互いに異なることを利用し、ライナー膜１６の表面でエッチングを停止する。これにより、ビアホールパターン２７ａが配置された領域の絶縁膜１８および第２層間絶縁膜１７にビアホール２８ａが形成され、ビアホールパターン２７ｃが配置された領域の絶縁膜１８および第２層間絶縁膜１７にビアホール２８ｃが形成される。図１６には示さないが、このとき、ビアホールパターン２７ｂ（図１４参照）が配置された領域の絶縁膜１８および第２層間絶縁膜１７にはビアホール２８ｂ（図１７参照）が形成される。
【００５８】
図１７のハッチングを付した領域は、絶縁膜１８および第２層間絶縁膜１７に形成されたビアホール２８ａ、２８ｂ、２８ｃの平面形状を示している。また、図１７には、第１層配線１５の平面形状、および配線溝パターン２３ａ、２３ｂ、２３ｃの平面形状が破線で示されている。なお、図１６は、図１７のＡ−Ａ線に沿った断面図である。
【００５９】
前述した下層レジスト膜２４をドライエッチングする工程では、マスクパターンの合わせずれに起因してビアホールパターン２７ａ、２７ｂの底面にメタルハードマスク層１９の一部が露出した（図１５参照）。そのため、メタルハードマスク層１９の下層の絶縁膜１８および第２層間絶縁膜１７をドライエッチングする工程では、露出したメタルハードマスク層１９もエッチングマスクとなる（図１６参照）。その結果、絶縁膜１８および第２層間絶縁膜１７に形成されたビアホール２８ａ、２８ｂは、図１７に示すように、マスクパターンの合わせずれ方向（ここでは、第１層配線１５の延在方向）の直径が回路の最小加工寸法（＝７０ｎｍ）よりも小さくなる。ビアホールパターン２８aや２８ｂは円の一部が切り取られたような形であり、円弧状の箇所と直線状の箇所を両方持つ。半月状の形をしているとも言える。
【００６０】
一方、ビアホールパターン２７ｃが配置された領域では、中間層レジスト膜２５および下層レジスト膜２４をドライエッチングする工程でメタルハードマスク層１９が露出しない（図１５参照）。そのため、この領域に形成されたビアホール２８ｃは、図１６および図１７に示すように、マスクパターンの合わせずれ方向に沿った直径がビアホール２８ａ、２８ｂの直径よりも大きくなる。
【００６１】
なお、上記３層のレジスト膜（上層レジスト膜２６、中間層レジスト膜２５、下層レジスト膜２４）をマスクにして絶縁膜１８および第２層間絶縁膜１７をエッチングする工程では、上層レジスト膜２６、あるいはさらに中間層レジスト膜２５がエッチングされて消失する場合もある。この場合でも、下層レジスト膜２４が残っていれば、ビアホール２８ａ、２８ｂ、２８ｃを形成することができるので支障はない。
【００６２】
次に、上層レジスト膜２６、中間層レジスト膜２５および下層レジスト膜２４をアッシングで除去した後、図１８に示すように、メタルハードマスク層１９をマスクにして絶縁膜１８および第２層間絶縁膜１７をドライエッチングする。図１８は、第２層間絶縁膜１７のエッチングが途中まで進行し、ビアホール２８ａ、２８ｃの底面にライナー膜１６が露出した状態を示している。このとき、図１８には示さないビアホール２８ｂの底面にもライナー膜１６が露出する。
【００６３】
続いて、図１９に示すように、メタルハードマスク層１９をマスクにした第２層間絶縁膜１７のエッチングをさらに進行させると共に、ビアホール２８ａ、２８ｃの底面に露出したライナー膜１６をエッチングし、第１層配線１５の表面を露出させる。図１９には示さないが、このとき、ビアホール２８ｂの底面に露出したライナー膜１６もエッチングされるので、ビアホール２８ｂの底面に第１層配線１５の表面が露出する。これにより、配線溝パターン２３ａ、２３ｂ、２３ｃが配置された領域の絶縁膜１８および第２層間絶縁膜１７に深さ１２０ｎｍ程度の配線溝３０ａ、３０ｂ、３０ｃが形成されると共に、ビアホール２８ａ、２８ｂ、２８ｃが完成する。
【００６４】
第２層間絶縁膜１７をエッチングして配線溝３０ａ、３０ｂ、３０ｃを形成する上記の工程では、ビアホール２８ａ、２８ｂ、２８ｃの底面にライナー膜１６が露出した時点で一旦エッチングを停止し、次にエッチングガスを切り替えてライナー膜１６をエッチングしてもよく、第２層間絶縁膜１７のエッチングとライナー膜１６のエッチングを連続して行ってもよい。
【００６５】
また、上記した第２層間絶縁膜１７のエッチング工程では、図１９に示すように、ビアホール２８ａ、２８ｃのそれぞれの開口部（上端部）において第２層間絶縁膜１７が斜め下方に後退（リセス）し、テーパ状の断面形状を有するリセス部３１が形成される。また、図１９には示さないが、ビアホール２８ｂの開口部にも同様のリセス部３１が形成される。この結果、ビアホール２８ａ、２８ｂ、２８ｃのそれぞれの開口部の直径は、開口部よりも下方の領域の直径に比べて大きくなる。
【００６６】
このように、上記した製造方法によれば、ビアホールのマスクパターン（ビアホールパターン２７ａ、２７ｂ、２７ｃ）と、配線溝のマスクパターン（配線溝パターン２３ａ、２３ｂ、２３ｃ）との間に合わせずれが生じた場合でも、回路の最小加工寸法より微細な径を有するビアホール２８ａ、２８ｂをメタルハードマスク層１９に対してセルフアラインで形成することができる。
【００６７】
図２０は、ビアホール２８ａの開口部近傍を示す拡大断面図である。図２０に示すように、ビアホール２８ａの開口部に形成されたリセス部３１のテーパ角（θ）、すなわち配線溝３０ａの底面に対するリセス部３１の傾斜角は４５°程度である。また、リセス部３１の深さ（Ｄ）、すなわちリセス部３１の上端部から下端部までの垂直距離は３５ｎｍ程度である。なお、リセス部３１のテーパ角（θ）は、２０°〜８０°程度の範囲内で適宜変更することができる。また、リセス部３１の断面形状はテーパ状でなくともよく、丸みを帯びた形状であってもよい。
【００６８】
図２１は、図１９に示した配線溝３０ａ、３０ｂ、３０ｃの平面形状を示している。ここで、図中のハッチングを付した領域は、メタルハードマスク層１９を示している。また、図２１には、ビアホール２８ａ、２８ｂ、２８ｃおよびそれらの開口部に形成されたリセス部３１の平面形状や、ビアホール２８ａ、２８ｂ、２８ｃの底面に露出した第１層配線１５の表面も示されている。なお、図１９は、図２１のＡ−Ａ線に沿った断面図である。
【００６９】
次に、例えば水素ガス＋窒素ガスのような還元性ガス雰囲気中でプラズマ処理を行う。これにより、ビアホール２８ａ、２８ｂ、２８ｃの底面に露出した第１層配線１５の表面に生成した酸化物が還元されるので、第１層配線１５の表面が清浄化される。また、メタルハードマスク層１９の表面に付着したエッチング残渣などの異物も除去される。
【００７０】
なお、上記したビアホール２８ａ、２８ｂ、２８ｃの開口部のリセス部３１は、このプラズマエッチング処理によって形成することもできる。また、上記した第２層間絶縁膜１７のエッチングと、このプラズマエッチング処理とを併用してリセス部３１を形成することもできる。
【００７１】
次に、図２２に示すように、絶縁膜１８の上部、配線溝３０ａ、３０ｂ、３０ｃの底面と側面、およびビアホール２８ａ、２８ｃの底面と側面とにバリアメタル膜３２ａを堆積し、続いてバリアメタル膜３２ａの上部にＣｕ膜３２ｂを堆積する。このとき、図２２には示さないビアホール２８ｂの内部にもバリアメタル膜３２ａおよびＣｕ膜３２ｂが堆積される。
【００７２】
上記バリアメタル膜３２ａは、スパッタリング法で堆積された膜厚５ｎｍのＴａＮ膜と、このＴａＮ膜上にスパッタリング法で堆積された膜厚５ｎｍのＴａ膜とで構成される。また、Ｃｕ膜３２ｂは、スパッタリング法で堆積された膜厚５０ｎｍのＣｕシード膜と、このＣｕシード膜上に電解メッキ法で堆積された膜厚５００ｎｍのＣｕ膜とで構成される。Ｃｕシード膜は、主成分であるＣｕに微量の元素、例えばＡｌ、Ｓｉ、Ｇｅ、Ｇａ、Ｓｎ、Ｍｎなどを添加した合金膜からなる。そのため、Ｃｕ膜を堆積した後の熱処理により、下層のＣｕシード膜内の微量の元素が電解メッキ法で堆積されたＣｕ膜に拡散し、このＣｕ膜がＣｕ合金膜となる。バリアメタル膜３２ａは、配線材料であるＣｕ膜３２ｂが配線溝３０ａ、３０ｂ、３０ｃの周囲の第２層間絶縁膜１７中に拡散するのを防止するために形成される。
【００７３】
前述したように、ビアホール２８ａ、２８ｂ、２８ｃのそれぞれの開口部には、リセス部３１が形成されているので、これらの開口部は、下方の領域に比べて直径が大きくなっている。そのため、ビアホール２８ｃの内部は勿論のこと、回路の最小加工寸法より微細な径を有するビアホール２８ａ、２８ｂの内部にもバリアメタル膜３２ａおよびＣｕ膜３２ｂを良好に埋め込むことができる。
【００７４】
なお、前述した還元性ガス雰囲気中でのプラズマ処理を行った後、バリアメタル膜３２ａを堆積する工程に先立ち、アルゴンイオン（Ａｒ＋）を用いたスパッタエッチング処理を行ってもよい。これにより、ビアホール２８ａ、２８ｂ、２８ｃの底面に露出した第１層配線１５の表面に生成した酸化物や、第１層配線１５の表面に付着したメタルハードマスク層１９のエッチング残渣が除去されるので、第１層配線１５の表面が清浄化される。また、このスパッタエッチング処理を利用して上記リセス部３１を形成してもよい。さらに、前述した第２層間絶縁膜１７のエッチングや、還元性ガス雰囲気中でのプラズマ処理とこのスパッタエッチング処理とを併用してリセス部３１を形成することもできる。
【００７５】
次に、図２３に示すように、絶縁膜１８の上部のＣｕ膜３２ｂ、バリアメタル膜３２ａおよびメタルハードマスク層１９を化学的機械研磨法で研磨・除去する。これにより、配線溝３０ａおよびビアホール２８ａの内部にバリアメタル膜３２ａとＣｕ膜３２ｂからなる第２層配線３２が形成される。また、配線溝３０ｃおよびビアホール２８ｃの内部にも同様の第２層配線３２が形成される。さらに、配線溝３０ｂおよび図２３には示さないビアホール２８ｂの内部にも同様の第２層配線３２が形成される。
【００７６】
次に、図２４に示すように、絶縁膜１８および第２層配線３２の上部にライナー膜３３を堆積し、続いてライナー膜３３の上部に第３層間絶縁膜３４を堆積する。ライナー膜３３は、第２層配線３２の主成分であるＣｕが第３層間絶縁膜３４中に拡散するのを防ぐための絶縁性バリア膜であり、後述する工程で第３層間絶縁膜３４にビアホールを形成する際のエッチングストッパ膜としても機能する。ライナー膜３３は、下層のライナー膜１６と同じく、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜などで構成されるが、下層のライナー膜１６よりも厚い膜厚（例えば５０ｎｍ〜８０ｎｍ、より好ましくは５０ｎｍ〜７０ｎｍ）で堆積する。
【００７７】
第３層間絶縁膜３４は、比誘電率が３程度のＳｉＯＣ膜などで構成される。下層の層間絶縁膜（第１層間絶縁膜１３、第２層間絶縁膜１７）は、配線の寄生容量を低減するために、ポーラスＳｉＯＣ膜などの極低誘電率膜で構成したが、第３層間絶縁膜３４内に形成される第３層配線（後述）は、第１層配線１５や第２層配線３２に比べて配線間スペースが広い。そこで、第３層間絶縁膜３４は、膜質を考慮し、極低誘電率膜よりも緻密な低誘電率膜で構成する。また、第３層間絶縁膜３４は、下層の第２層間絶縁膜１７厚い膜厚（例えば４００ｎｍ）で堆積する。
【００７８】
次に、図２５に示すように、第３層間絶縁膜３４の上部に、ビアホールパターン３５が転写されたフォトレジスト膜３６を形成し、このフォトレジスト膜３６をマスクにしたドライエッチングで第２層配線３２の上部の第３層間絶縁膜３４にビアホール３７を形成する。このとき、ビアホール３７の底部には、エッチングストッパ膜であるライナー膜３３が露出する。
【００７９】
次に、フォトレジスト膜３６をアッシングで除去した後、図２６に示すように、第３層間絶縁膜３４の上部に、配線溝パターン３８ａ、３８ｂが転写されたフォトレジスト膜３９を形成する。このとき、ビアホール３７の内部には、有機膜４７を埋め込んでおくことが望ましい。このようにすると、次の工程で第３層間絶縁膜３４をエッチングする際、ビアホール３７の底部に露出したライナー膜３３の削れを防ぐことができるので、ビアホール３７の底部における第２層配線３２の不所望な削れを防ぐことができる。
【００８０】
ここで、上記フォトレジスト膜３９に転写された配線溝パターン３８ａ、３８ｂのそれぞれの幅、すなわち、次の工程で第３層間絶縁膜３４内に形成される第３層配線の線幅は、第１層配線１５の線幅よりも大きい。また、配線溝パターン３８ａと配線溝パターン３９のスペース、すなわち、互いに隣接する第３層配線のスペースは、第１層配線１５間の最小スペースよりも大きい。さらに、第３層間絶縁膜３４に形成された前記ビアホール３７の直径も、ビアホール２８ａ、２８ｂ、２８ｃの直径より大きい。
【００８１】
一方、前述したように、前記第２層配線３２内に形成された第２層配線３２の線幅（Ｌ２）、および互いに隣接する配線間スペース（Ｓ２）は、いずれもそれらが形成される配線層においての、回路の最小加工寸法と同一である。また、第２層配線３２の底面に形成されたビアホール２８ａ、２８ｂ、２８ｃの直径は、それらが形成される層においての、回路の最小加工寸法と同一、またはそれ以下である。
【００８２】
本実施の形態では、上記第２層配線３２のように、最小の線幅および最小の配線間スペースが他の配線層と比較して最も小さい配線層をファイン配線と呼び、以下の工程で第３層間絶縁膜３４内に形成される第３層配線のように、最小の線幅および最小の配線間スペースがファイン配線よりも大きい配線をセミグローバル配線と呼ぶ。また、セミグローバル配線の上部に形成される最上層の配線（後述）をグローバル配線と呼ぶ。このグローバル配線は、最小の線幅および最小の配線間スペースがセミグローバル配線のそれよりもさらに大きく、通常は、Ｃｕ合金膜ではなく、Ａｌ合金膜で構成される。
【００８３】
一般に、多層Ｃｕ配線を有する半導体装置では、上記ファイン層およびセミグローバル層は、それぞれ複数層設けられるが、本実施の形態では、図面を見易くするために、第１層配線１３および第２層配線３２をファイン層として例示している。また、以下の工程で形成される第３層配線をセミグローバル層として例示し、第３層配線の上部に形成される第４層配線を最上層の配線（グローバル層）として例示する。
【００８４】
次に、図２７に示すように、フォトレジスト膜３９をマスクにして第３層間絶縁膜３４を途中までドライエッチングすることにより、第３層間絶縁膜３４に配線溝４０ａ、４０ｂを形成する。このとき、第３層間絶縁膜３４の上部のフォトレジスト膜３９およびビアホール３７の内部に埋め込まれた有機膜４７がそれぞれエッチングされて後退するので、配線溝４０ｂの底部にビアホール３７の開口部（上端部）が露出する。
【００８５】
また、上記した第３層間絶縁膜３４のエッチング工程では、ビアホール３７の開口部の第３層間絶縁膜３４も僅かに削られるが、その後退（リセス）量は極めて僅かである。すなわち、前述した第２層間絶縁膜１７に配線溝３０ａ、３０ｂ、３０ｃを形成する工程では、ビアホール２８ａ、２８ｃのそれぞれの開口部の第２層間絶縁膜１７が斜め下方に後退し、テーパ状の断面形状を有するリセス部３１が形成された（図１９参照）が、第３層間絶縁膜３４に配線溝４０ａ、４０ｂを形成する工程でビアホール３７の開口部に形成されるリセス部の大きさは、ビアホール２８ａ、２８ｃの開口部に形成されたリセス部３１の大きさよりも小さい。これは、第２層間絶縁膜１７が多孔性の極低誘電率(ＥＬＫ)膜で構成されているために、膜質が軟らかい（例えば弾性率７．５ＧＰａ程度）のに対し、ＳｉＯＣ膜などで構成された第３層間絶縁膜３４は、極低誘電率(ＥＬＫ)膜に比べて膜質が硬い（例えば弾性率２０ＧＰａ程度）ためである。
【００８６】
次に、第３層間絶縁膜３４の上部のフォトレジスト膜３９およびビアホール３７の内部の有機膜４７をアッシングで除去した後、図２８に示すように、ビアホール３７の底部のライナー膜３３をエッチバックにより除去し、第２層配線３２を露出させる。このとき、ビアホール３７の開口部において第３層間絶縁膜３４が斜め下方に削られて後退し、テーパ状の断面形状を有するリセス部４１が形成される。さらに、配線溝４０ａ、４０ｂの開口部において第３層間絶縁膜３４が斜め下方に削られて後退し、テーパ状の断面形状を有するリセス部４２が形成される。
【００８７】
上記ライナー膜３３のエッチバックを行った後のビアホール３７内には、フォトレジスト膜３９の残渣やライナー膜３３の残渣が残留している。そこで、ライナー膜３３のエッチバックを行った後、ビアホール３７内の残渣を除去するためのウェット洗浄を行ってもよい。また、このウェット洗浄の他、必要に応じてＡｒガス、またはヘリウム（Ｈｅ）とアルゴンとの混合ガスなどを用いたスパッタエッチング、水素（Ｈ２）を数％から１００％含有した雰囲気でのアニール（例えば温度１００℃〜３５０℃、１０秒〜１８０秒）、（リモート）プラズマ処理などによる洗浄を行なってもよい。
【００８８】
次に、図２９に示すように、第３層間絶縁膜３４の上部、配線溝４０ａ、４０ｂの底面と側面、およびビアホール３７の底面と側面とに第１バリアメタル膜４３ａを堆積する。第１バリアメタル膜４３ａは、例えばスパッタリング法で堆積された膜厚２０ｎｍのＴａＮ膜からなる。第１バリアメタル膜４３ａは、ＴａＮ膜以外の金属窒化物膜、例えばＴｉＮ膜やＷＮ膜で構成することもできる。
【００８９】
図示は省略するが、上記第１バリアメタル膜４３ａの堆積により、ビアホール３７の底面に露出した第２層配線３２と第１バリアメタル膜４３ａとの界面には、高抵抗の反応層が形成される。この反応層は、第２層配線３２を構成するＣｕ合金膜に添加されている元素（例えばＡｌ）と、第１バリアメタル膜４３ａを構成する金属窒化物膜（ここではＴａＮ膜）中の窒素（Ｎ）との反応生成物である。そして、このような反応生成物が形成されると、後の工程でビアホール３７内に形成される第３層配線と、ビアホール３７の底面に露出した第２層配線３２との界面における電気抵抗が上昇したり、この電気抵抗にばらつきが生じたりする。
【００９０】
そこで、次に、上記第１バリアメタル膜４３ａの堆積を行ったスパッタリング装置のチャンバ内において、アルゴンイオン（Ａｒ＋）などを用いたスパッタエッチング処理を施す。これにより、図３０に示すように、配線溝４０ａ、４０ｂの底面の第１バリアメタル膜４３ａが除去されて第３層間絶縁膜３４が露出する。また、ビアホール４３の底面の第１バリアメタル膜４３ａが除去されて第２層配線３２が露出する。このとき、ビアホール３７の側面に残った第１バリアメタル膜４３ａは、その下端部が第２層配線３２と接続された状態になっている。なお、このスパッタエッチング処理において、配線溝４０ａ、４０ｂの底面の第３層間絶縁膜３４の一部が削られ、配線溝４０ａ、４０ｂの深さが大きくなることもあり、ビアホール３７の底部の第２層間絶縁膜３２の一部が削られ、半円形状や円錐形状の溝が形成されることもある。
【００９１】
上記のスパッタエッチング処理を行うことにより、第２層配線３２と第１バリアメタル膜４３ａとの界面に形成された反応生成物が除去されるので、この界面における電気抵抗の上昇やばらつきを抑制することができる。また、上記反応生成物の形成をさらに抑制するため、第２層配線３２を構成するＣｕ膜３２ｂに含まれる添加元素の濃度を０．０４重量％以下にすることも有効である。
【００９２】
また、上記のスパッタエッチング処理を行うと、ビアホール３７の開口部（リセス部４１）を覆っていた第１バリアメタル膜４３ａも除去される。そのため、ビアホール３７の開口部に露出した第３層間絶縁膜３４の表面がスパッタエッチングされて後退する。その結果、ビアホール３７の開口部には、下層のビアホール２８ａ、２８ｂ、２８ｃの開口部に形成されたリセス部３１よりも後退量の大きいリセス部４１Ａが形成され、ビアホール４３の開口部の径がさらに大きくなる。
【００９３】
このように、本実施の形態では、ビアホール３７の底部のライナー膜３３をエッチバックにより除去する工程（図２８参照）、および第２層配線３２と第１バリアメタル膜４３ａとの界面の反応生成物をスパッタエッチングにより除去工程（図３０参照）を利用し、ビアホール３７の開口部に露出した硬い膜質の第３層間絶縁膜３４をエッチングする。これにより、ビアホール３７の開口部に後退量の大きいリセス部４１Ａを形成することができるので、ビアホール４３の開口部の径を大きくすることができる。
【００９４】
なお、通常、図２９の工程において第３層間絶縁膜３４の上部に堆積される第１バリアメタル膜４３ａは、配線溝４０ａ、４０ｂの内部やビアホール３７の内部に堆積される第１バリアメタル膜４３ａに比べて膜厚が厚い。そのため、上記スパッタエッチング処理を行った後も、第３層間絶縁膜３４の上部には第１バリアメタル膜４３ａが僅かに残る。そのため、上記スパッタエッチング処理を行ったとき、配線溝４０ａ、４０ｂの開口部（リセス部４２）の第３層間絶縁膜３４が削られて後退することはない。
【００９５】
次に、図３１に示すように、第３層間絶縁膜３４の上部、配線溝４０ａ、４０ｂの底面と側面、およびビアホール３７の底面と側面とに第２バリアメタル膜４３ｂを堆積する。第２バリアメタル膜４３ｂは、例えばスパッタリング法で堆積された膜厚２０ｎｍのＴａ膜からなる。第２バリアメタル膜４３ｂは、Ｔａ膜に代えてＴｉ膜やＷ膜などで構成することもできる。
【００９６】
前述したように、ビアホール３７の開口部には後退量の大きいリセス部４１Ａが形成されている。そのため、ビアホール３７の内部にも第２バリアメタル膜４３ｂを良好に埋め込むことができる。
【００９７】
これにより、配線溝４０ａ、４０ｂの側面、およびビアホール３７の側面には、第１バリアメタル膜４３ａと第２バリアメタル膜４３ｂとの積層膜からなるバリアメタル膜４３が形成される。また、第３層間絶縁膜３４の上部にも、第１バリアメタル膜４３ａと第２バリアメタル膜４３ｂとの積層膜からなるバリアメタル膜４３が形成される。他方、配線溝４０ａ、４０ｂの底面とビアホール３７の底面では、前述したスパッタエッチング処理によって第１バリアメタル膜４３ａが除去されているので、第２バリアメタル膜４３ｂのみからなるバリアメタル膜４３が形成される。バリアメタル膜４３は、次の工程で配線溝４０ａ、４０ｂの内部に堆積されるＣｕ膜が配線溝４０ａ、４０ｂの周囲の第３層間絶縁膜３４中に拡散するのを防止するために形成される。
【００９８】
なお、前述したアルゴンイオン（Ａｒ＋）などを用いたスパッタエッチング処理と第２バリアメタル膜４３ｂの堆積処理とを同一工程、同一チャンバで行ってもよく、ビアホール３７の開口部（リセス部４１）を覆っていた第１バリアメタル膜４３ａの除去と、後退量の大きいリセス部４１Ａの形成と、第２バリアメタル膜４３ｂの堆積とを、プロセス条件を調節し、それぞれを適切な量だけ処理するようにしてもよい。
【００９９】
次に、図３２に示すように、バリアメタル膜４３の上部にＣｕ膜４４を堆積する。Ｃｕ膜４４は、スパッタリング法で堆積されたＣｕシード膜と電解メッキ法で堆積されたＣｕ膜とで構成される。Ｃｕシード膜は、主成分であるＣｕに微量の元素、例えばＡｌ、Ｓｉ、Ｇｅ、Ｇａ、Ｓｎ、Ｍｎなどを添加した合金膜である。そのため、Ｃｕ膜４４を堆積した後の熱処理により、Ｃｕシード膜内の微量の元素が電解メッキ法で堆積されたＣｕ膜に拡散し、このＣｕ膜がＣｕ合金膜となる。
【０１００】
前述したように、ビアホール３７の開口部には後退量の大きいリセス部４１Ａが形成されているため、ビアホール３７の内部にもＣｕ膜４４を良好に埋め込むことができる。
【０１０１】
次に、図３３に示すように、第３層間絶縁膜３４の上部のＣｕ膜４４とバリアメタル膜４３を化学的機械研磨法で研磨・除去する。これにより、配線溝４０ａ、４０ｂの内部およびビアホール３７の内部にバリアメタル膜４３とＣｕ膜４４からなる第３層配線４５が形成される。
【０１０２】
上記配線溝４０ｂおよびその下部のビアホール３７の内部に形成された第３層配線４５は、その下層に配置された配線溝３０ｃおよびビアホール２８ｃの内部に第２層配線３２が良好に埋め込まれているので、エレクトロマイグレーションやストレスマイグレーションが発生し難くなる。
【０１０３】
次に、図３４に示すように、第３層間絶縁膜３４および第３層配線４５の上部にライナー膜５０、および第４層間絶縁膜５１を堆積した後、フォトレジスト膜（図示せず）をマスクにして第４層間絶縁膜５１およびライナー膜５０をドライエッチングし、第３層配線４５の上部にコンタクトホール５２を形成する。ライナー膜５０はＳｉＣ膜、ＳｉＣＮ膜などで構成され、第４層間絶縁膜５１は、プラズマＣＶＤ法で堆積したＴＥＯＳ膜などの酸化シリコン系絶縁膜で構成される。
【０１０４】
次に、図３５に示すように、第４層間絶縁膜５１の上部、およびコンタクトホール５２の内部に堆積したＡｌ合金膜をパターニングすることによって、最上層の配線（グローバル配線）である第４層配線５３を形成する。その後、第４層配線５３の上部に表面保護膜５４を堆積した後、フォトレジスト膜（図示せず）をマスクにして表面保護膜５４をドライエッチングし、第４層間絶縁膜５１の一部を露出させることにより、電極パッド５３Ｐを形成する。表面保護膜５４は、例えば酸化シリコン膜と窒化シリコン膜の積層膜で構成される。ここまでの工程により、本実施の形態の半導体装置が完成する。
【０１０５】
このように、本実施の形態によれば、下層の硬度が低い層間絶縁膜および上層の硬度が高い層間絶縁膜のそれぞれに配線材料（バリアメタル膜、Ｃｕ膜）を埋め込むためのビアホールを形成する際、各ビアホールの開口部に所望の後退量を有するリセス部を形成することができる。
【０１０６】
すなわち、ファイン配線が形成される層間絶縁膜は、誘電率の低いポーラスな絶縁膜によって構成されるのでその硬度が低く、かつ厚さ薄い。そのため、この層間絶縁膜に形成されたビアホールの底部のライナー膜をエッチングする際に適切な後退（リセス）が発生する。
【０１０７】
一方、セミグローバル配線が形成される層間絶縁膜は、ポーラスな絶縁膜よりも硬度の高い低誘電率膜によって構成されており、それ自体の膜厚も大きく、かつ、この層間絶縁膜に形成されたビアホールの底部のライナー膜の膜厚もポーラスな絶縁膜の下層のライナー膜に比べて厚い。そのため、この層間絶縁膜に形成されたビアホールの底部のライナー膜をエッチングする際の後退（リセス）およびパンチスルー処理の両方によって適切が後退（リセス）量が得られる。
【０１０８】
これにより、硬度が互いに異なる複数層の層間絶縁膜のそれぞれに形成されたビアホールの内部に配線材料を良好に埋め込むことができるので、多層配線を有する半導体装置の信頼性、製造歩留まりを向上させることができる。
【０１０９】
（実施の形態２）
本実施の形態は、前記実施の形態１のファイン配線のビアホールに関して、以下に示す更なる工夫を行ったものである。
【０１１０】
前記実施の形態１では、硬度が低い層間絶縁膜および上層の硬度が高い層間絶縁膜のそれぞれに形成されたビアホールの内部に配線材料を良好に埋め込む方法について説明した。
【０１１１】
一方、同一の層間絶縁膜に直径の異なる複数のビアホールが同時に形成される場合、直径の大きいビアホールにおいて、リセス部の肩落ちが大きいと、ビアホールの開口部の直径に対するビアホールの深さの割合が小さくなる。その結果、ビアホールの底部にＣｕ膜よりも高抵抗のバリアメタル膜が過剰に堆積されるので、ビアホールに埋め込まれた配線材料の抵抗値が高くなる。
【０１１２】
また、リセス部の肩落ちが大きくなると、リセス部自体の個々の深さのばらつきも大きくなり、ビアホールの底部や側壁におけるバリアメタル膜の厚さのばらつきが大きくなり、これに伴って、ビアホールに埋め込まれた配線材料の抵抗値のばらつきも大きくなる。他方、直径の大きいビアホールにおいては、ビアホールの開口部の直径に対するビアホールの深さの割合が小さくなるので、ビアホールの底部にバリアメタル膜が過剰に堆積されるという問題は抑制されるが、ビアホールの開口部の直径に対するビアホールの深さの割合が小さい場合は、ビアホール内への配線材料の埋め込みが不足する恐れがある。
【０１１３】
このように、ビアホールの開口部に形成されるリセス部の深さ（図３９にて説明を行ったＤ−ＣであるＥ）には、ビアホールの直径に応じた最適な範囲がある。従って、直径の大きいビアホール（例えば前記実施の形態１のビアホール２８ｃ）と直径の小さいビアホール（例えば前記実施の形態１のビアホール２８ａ、２８ｂ）を同時に形成する際には、直径の小さいビアホール２８ａでリセス部３１の深さ（Ｅ）が大きくなり、直径の大きいビアホール２８ｃでリセス部３１の深さ（Ｅ）が小さくなるように、エッチング条件を最適化することが望ましい。
【０１１４】
直径の小さいビアホール２８ａでリセス部３１の深さ（Ｅ）を大きくし、直径の大きいビアホール２８ｃでリセス部３１の深さ（Ｅ）を小さくする方法の一例を説明する。なお、ここでは、ビアホール２８ｂについての説明は省略する。
【０１１５】
まず、図３６に示すように、前記実施の形態１の図１９に示した工程に従い、絶縁膜１８および第２層間絶縁膜１７に配線溝３０ａ、３０ｂ、３０ｃを形成すると共に、ビアホール２８ａ、２８ｂ、２８ｃの底面に露出したライナー膜１６をエッチングすることによって、ビアホール２８ａ、２８ｃを完成させる。このとき、ビアホール２８ａ、２８ｂ、２８ｃのそれぞれの開口部にはリセス部３１が形成されるが、直径の小さいビアホール２８ａ、２８ｂの開口部に形成されるリセス部３１と、直径の大きいビアホール２８ｃの開口部に形成されるリセス部３１は、深さ（Ｅ）がほぼ同一となる。
【０１１６】
次に、スパッタリング法を用いてバリアメタル膜３２ａを堆積する。前述したように、バリアメタル膜３２ａは、ＴａＮ膜と、このＴａＮ膜上に堆積したＴａ膜との積層膜で構成される。
【０１１７】
図３７は、バリアメタル膜３２ａの下層膜であるＴａＮ膜４６を通常のスパッタリング法で堆積した状態を示すビアホール２８ａ、２８ｃのそれぞれの近傍を示す拡大断面図である。図３７に示すように、直径が異なる２つのビアホール２８ａ、２８ｃの内部に同時にＴａＮ膜４６を堆積すると、通常、直径の小さいビアホール２８ａ内におけるＴａＮ膜４６の膜厚は、直径の大きいビアホール２８ｃ内におけるＴａＮ膜４６の膜厚よりも薄くなる。これは、ビアホールの径が小さくなる程、その内部に入り込むＴａＮ膜４６の量が少なくなるためである。
【０１１８】
ここで、本実施の形態では、ＴａＮ膜４６をスパッタリング法で堆積する際、ＴａＮ膜４６の堆積とスパッタエッチングとを同時に行う。すなわち、スパッタリング装置のチャンバ内にアルゴンのような不活性ガスを供給し、ＴａＮ膜４６を成膜しながらアルゴンイオン（Ａｒ＋）によるスパッタエッチングを行う。このときのスパッタ条件は、例えばスパッタターゲットに印加するＤＣパワー＝５００Ｗ、半導体基板１に印加するＲＦパワー＝４００Ｗ、ＲＦコイルに印加するパワー＝１２００Ｗ、ＤＣコイルに印加するパワー＝０Ｗ、アルゴン流量＝１５ｓｃｃｍである。一般に、エッチング成分（アルゴンイオン）に対する成膜成分（ＴａＮ膜４６）の割合が１０〜９０％の範囲であれば、スパッタターゲットに印加するＤＣパワー＝５００〜１０００Ｗ、半導体基板１に印加するＲＦパワー＝３００〜１０００Ｗ、ＲＦコイルに印加するパワー＝８００〜２０００Ｗ、ＤＣコイルに印加するパワー＝０〜１０００Ｗの範囲でスパッタ条件を制御すればよい。
【０１１９】
これにより、図３８に示すように、直径の小さいビアホール２８ａの開口部では、ＴａＮ膜４６の堆積量が小さいために、開口部の第２層間絶縁膜１７が削られて後退し、深さ（Ｄ）の大きいリセス部３１Ａが形成される。他方、直径の大きいビアホール２８ｃの開口部では、ＴａＮ膜４６の堆積量が大きく、開口部にＴａＮ膜４６がより多く堆積されるので、リセス部３１の深さ（Ｅ）があまり大きくなることはない。
【０１２０】
すなわち、ＴａＮ膜４６の堆積とスパッタエッチングとを同時に行うと、径が小さいビアホール２８ａの内部ではＴａＮ膜４６の堆積量が相対的に減少するのに対し、ＴａＮ膜４６のエッチング量は、直径の小さいビアホール２８ａの内部と直径の大きいビアホール２８ｃの内部とでほぼ同一であるため、直径の小さいビアホール２８ａでリセス部３１の深さ（Ｄ）が相対的に大きくなり、直径の大きいビアホール２８ｃでリセス部３１の深さ（Ｄ）が相対的に小さくなる。これは、エッチング成分（アルゴンイオン）と成膜成分（ＴａＮ膜４６）では、半導体基板１に対する入射角の分布が異なっており、エッチング成分（アルゴンイオン）の方が半導体基板１に垂直に入射する成分が多いため、直径の小さいビアホール２８ａの内部にも直径の大きいビアホール２８ｃの内部とほぼ同じ量のエッチング成分が入射するためであると考えられる。
【０１２１】
図示は省略するが、その後、バリアメタル膜３２ａの上層膜であるＴａ膜を通常のスパッタリング法で堆積し、続いてＴａ膜の上部にＣｕ膜３２ｂを堆積する。
【０１２２】
このように、本実施の形態の製造方法によれば、直径の大きいビアホール２８ｃと直径の小さいビアホール２８ａ、２８ｂを同時に形成する際、直径の小さいビアホール２８ａでリセス部３１の深さ（Ｅ）を大きくし、直径の大きいビアホール２８ｃでリセス部３１の深さ（Ｅ）を小さくすることができる。これにより、直径の小さいビアホール２８ａではＣｕ膜３２ｂの埋め込みが良好となり、直径の大きいビアホール２８ｃでは第２層配線３２の抵抗の上昇やばらつきが抑制される。すなわち、本実施の形態の製造方法によれば、同一の層間絶縁膜に形成された、互いに直径の異なる複数のビアホールのそれぞれの内部に配線材料（Ｃｕ膜、バリアメタル膜）を良好に埋め込むことができる。
【０１２３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２４】
例えば前記実施の形態１の製造方法と前記実施の形態２の製造方法を組み合わせて実施することも可能である。
【産業上の利用可能性】
【０１２５】
本発明は、デュアルダマシン法を用いて多層Ｃｕ配線を形成する半導体装置に利用することができる。
【符号の説明】
【０１２６】
１  半導体基板
２  素子分離溝
３  ｎ型ウエル
４  ｐ型ウエル
５  ゲート絶縁膜
６  ｐ型半導体領域
７  ｎ型半導体領域
８ｎ、８ｐ  ゲート電極
１０  絶縁膜
１１  コンタクトホール
１２  メタルプラグ
１３  第１層間絶縁膜
１４  配線溝
１５  第１層配線
１５ａ  バリアメタル膜
１５ｂ  Ｃｕ膜
１６  ライナー膜
１７  第２層間絶縁膜
１８  絶縁膜
１９  メタルハードマスク層
２０  下層レジスト膜
２１  中間層
２２  上層レジスト膜
２３ａ、２３ｂ、２３ｃ  配線溝パターン
２４  下層レジスト膜
２５  中間層
２６  上層レジスト膜
２７ａ、２７ｂ、２７ｃ  ビアホールパターン
２８ａ、２８ｂ、２８ｃ  ビアホール
３０ａ、３０ｂ、３０ｃ  配線溝
３１、３１Ａ  リセス部
３２  第２層配線
３２ａ  バリアメタル膜
３２ｂ  Ｃｕ膜
３３  ライナー膜
３４  第３層間絶縁膜
３５  ビアホールパターン
３６  フォトレジスト膜
３７  ビアホール
３８ａ、３８ｂ  配線溝パターン
３９  フォトレジスト膜
４０ａ、４０ｂ  配線溝
４１、４１Ａ、４２  リセス部
４３  バリアメタル膜
４３ａ  第１バリアメタル膜
４３ｂ  第２バリアメタル膜
４４  Ｃｕ膜
４５  第３層配線
４６  ＴａＮ膜
４７  有機膜
５０  ライナー膜
５１  第４層間絶縁膜
５２  コンタクトホール
５３  第４層配線
５３Ｐ  電極パッド
５４  表面保護膜
【図１】
2012209287.tif 000003
【図２】
2012209287.tif 000004
【図３】
2012209287.tif 000005
【図４】
2012209287.tif 000006
【図５】
2012209287.tif 000007
【図６】
2012209287.tif 000008
【図７】
2012209287.tif 000009
【図８】
2012209287.tif 000010
【図９】
2012209287.tif 000011
【図１０】
2012209287.tif 000012
【図１１】
2012209287.tif 000013
【図１２】
2012209287.tif 000014
【図１３】
2012209287.tif 000015
【図１４】
2012209287.tif 000016
【図１５】
2012209287.tif 000017
【図１６】
2012209287.tif 000018
【図１７】
2012209287.tif 000019
【図１８】
2012209287.tif 000020
【図１９】
2012209287.tif 000021
【図２０】
2012209287.tif 000022
【図２１】
2012209287.tif 000023
【図２２】
2012209287.tif 000024
【図２３】
2012209287.tif 000025
【図２４】
2012209287.tif 000026
【図２５】
2012209287.tif 000027
【図２６】
2012209287.tif 000028
【図２７】
2012209287.tif 000029
【図２８】
2012209287.tif 000030
【図２９】
2012209287.tif 000031
【図３０】
2012209287.tif 000032
【図３１】
2012209287.tif 000033
【図３２】
2012209287.tif 000034
【図３３】
2012209287.tif 000035
【図３４】
2012209287.tif 000036
【図３５】
2012209287.tif 000037
【図３６】
2012209287.tif 000038
【図３７】
2012209287.tif 000039
【図３８】
2012209287.tif 000040
【図３９】
2012209287.tif 000041
【図４０】
2012209287.tif 000042