(57)【要約】【課題】不良回路ブロックを特定する時間を短くでき、また、各回路ブロックの信頼性加速試験での特性劣化を精度良く測定できる半導体集積回路を提供することを目的とする。【解決手段】複数の回路ブロックＢ１、Ｂ２、・・・Ｂｎと、複数の回路ブロックに対応し、回路ブロックと電源端子２との接続を制御する複数のスイッチ回路Ｓａ１、Ｓａ２、・・・Ｓａｎと、複数のスイッチ回路に対応し、スイッチ回路へ回路ブロック選択信号を出力する複数のフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎとを備え、複数のフリップフロップ回路は、シフトレジスタ回路を構成し、外部信号の入力に基づいて、２以上のスイッチ回路を選択して回路ブロック選択信号を出力し、当該回路ブロック選択信号を入力された２以上のスイッチ回路は、当該２以上のスイッチ回路それぞれに対応する回路ブロックと電源端子とを接続する半導体集積回路１００。【選択図】図５
2012251949.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路ブロックと、
前記複数の回路ブロックのそれぞれに対応して設けられ、対応する回路ブロックと電源端子との接続を制御する複数のスイッチ回路と、
前記複数のスイッチ回路のそれぞれに対応して設けられ、対応するスイッチ回路へ回路ブロック選択信号を出力する複数のフリップフロップ回路と
を備え、
前記複数のフリップフロップ回路は、直列接続されることによりシフトレジスタ回路を構成し、外部信号の入力に基づいて、前記複数のスイッチ回路のうちで２以上のスイッチ回路を選択し、当該２以上のスイッチ回路に対して選択を示す前記回路ブロック選択信号を出力し、
前記選択を示す回路ブロック選択信号を入力された前記２以上のスイッチ回路は、当該２以上のスイッチ回路それぞれに対応する回路ブロックと前記電源端子とを接続する
半導体集積回路。
【請求項２】
前記シフトレジスタ回路における初段の前記フリップフロップ回路の入力端子と、前記複数のフリップフロップ回路のクロック端子の全てを共通に接続した端子とには、前記外部信号が入力される
請求項１に記載の半導体集積回路。
【請求項３】
前記複数のスイッチ回路は、外部端子からの入力に基づいて、全ての前記回路ブロックと電源端子との接続を制御する
請求項１または２に記載の半導体集積回路。
【請求項４】
前記複数のスイッチ回路は、
前記回路ブロックと電源端子とを接続するためのＮチャネルＭＯＳトランジスタを有し、
前記ＮチャネルＭＯＳトランジスタのゲート端子が前記外部端子に接続される
請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ型半導体等の半導体集積回路、その検査、及び試験方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳ型集積回路において異常なリーク電流が流れる回路がある場合に、信頼性で問題になるため異常なリーク電流が流れる回路を選別する必要がある。また、正常なリーク電流が増加する場合があり、このような場合に、信頼性に影響を与える異常なリーク電流が正常なリーク電流の中に埋もれてしまい、リーク電流の値による良否の選別が困難である。これらの問題を解決するために、回路ブロック毎のリーク電流を測定する付加回路を内蔵させたＣＭＯＳ型集積回路が考案されている（特許文献１参照）。
【０００３】
特許文献１の技術について図９及び図１０に基づいて説明する。図９は、従来の半導体集積回路の回路図である。図１０は、図９の回路図における入力信号波形及び内部回路の状態を示すタイムチャートである。
【０００４】
従来の半導体集積回路は、複数の回路ブロックＢ１、Ｂ２、・・・Ｂｎと、複数のスイッチ回路Ｓｃ１、Ｓｃ２、・・・Ｓｃｎと、複数のディレイフリップフロップ回路（ＤＦＦ：Ｄｅｌａｙ  Ｆｌｉｐ  Ｆｌｏｐ）とにより構成される。
【０００５】
複数の回路ブロックＢ１、Ｂ２、・・・Ｂｎは本体集積回路をブロック分けしたものであり、電源端子１に共通に接続される。
【０００６】
複数のスイッチ回路Ｓｃ１、Ｓｃ２、・・・Ｓｃｎは、各回路ブロックＢ１、Ｂ２、・・・Ｂｎそれぞれに対応し、対応する回路ブロックと電源端子２（接地側）及び測定端子３とを接続する。つまり、電源端子２及び測定端子３は、スイッチ回路Ｓｃ１、Ｓｃ２、・・・Ｓｃｎを通して各回路ブロックへ接続される。スイッチ回路Ｓｃ１、Ｓｃ２、・・・Ｓｃｎはまた、各ブロック回路の電源切替用のスイッチ回路であって、ＮチャネルＭＯＳトランジスタ及びインバータを組み合わせることにより構成されている。
【０００７】
スイッチ回路Ｓｃｉは、回路ブロック選択信号ＳＬｉが（Ｈ：Ｈｉｇｈ）のときに回路ブロックＢｉと電源端子２とを接続し、回路ブロック選択信号ＳＬｉが（Ｌ：Ｌｏｗ）のときに回路ブロックＢｉと測定端子３とを接続する。
【０００８】
複数のディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎは、互いに直列接続されてシフトレジスタ回路として動作する。ディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎのＳ端子はＤＦＦのセット（Ｈ）入力を受け付ける端子であり、ディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎのＲ端子はＤＦＦのリセット入力を受け付ける端子である。回路ブロック選択信号ＳＬｉが（Ｌ）になると回路ブロックＢｉの接続先は電源端子２から測定端子３にスイッチ回路Ｓｃｉにより切り替えられ、回路ブロックＢｉの特性が測定される。複数の回路ブロックＢ１、Ｂ２、・・・Ｂｎの測定時には、複数の回路ブロック選択信号ＳＬ１、ＳＬ２、・・・ＳＬｎの中の一つのみが（Ｌ）になり、（Ｌ）になった回路ブロック選択信号に対応する一つの回路ブロックのみが選択されて、測定端子３と当該回路ブロックのみとが接続される。
【０００９】
ＥＮ端子４は、複数の回路ブロックＢ１、Ｂ２、・・・Ｂｎの特性を測定（回路ブロック特性測定）する場合と、本来の機能による動作（通常動作）を行う場合との切り替え用の端子である。ＥＮ端子４は、回路ブロック特性測定の場合には（Ｈ）を入力し、通常動作の場合には（Ｌ）を入力することで、全ＮＡＮＤ回路の出力である回路ブロック選択信号ＳＬ１、ＳＬ２、・・・ＳＬｎが（Ｈ）になり、全ての回路ブロックＢ１、Ｂ２、・・・Ｂｎは電源端子２と接続される。
【００１０】
Ｒ／Ｓ端子５はディレイフリップフロップ回路ＤＦＦ１の出力をセット、ディレイフリップフロップ回路ＤＦＦ２、ＤＦＦ３、・・・ＤＦＦｎの出力をリセットするための入力端子である。ＣＬＫ端子６は各ディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎの入力データを出力に送出するためのクロック信号端子である。
【００１１】
複数のディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎからなるシフトレジスタ回路は、ＣＬＫ信号を入力されるごとに出力（Ｈ）となるディレイフリップフロップ回路が右隣のディレイフリップフロップ回路へ１つずつ順にシフトする。ＥＮ端子４が（Ｈ）を入力している時に、ディレイフリップフロップ回路ＤＦＦｉの出力が（Ｈ）になると回路ブロック選択信号ＳＬｉは（Ｌ）になり、回路ブロックＢｉは測定端子３に接続される。なお、Ｖｃｃ端子７は複数のスイッチ回路Ｓｃ１、Ｓｃ２、・・・Ｓｃｎのインバータ、複数のディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎ、及びＮＡＮＤ回路を動作させるためのＶｃｃ電源印加用の端子である。
【００１２】
各回路ブロックを選択するまでの方法について図１０で説明する。まず、ＥＮ端子４、Ｒ／Ｓ端子５、及びＣＬＫ端子６による入力を全て（Ｌ）にする。次にＲ／Ｓ端子５の入力を（Ｌ）、（Ｈ）、（Ｌ）の順に変化させることにより生じるパルス信号を入力し、ディレイフリップフロップ回路ＤＦＦ１の出力を（Ｈ）にし、残りのディレイフリップフロップ回路ＤＦＦ２、ＤＦＦ３、・・・ＤＦＦｎの出力を（Ｌ）する。そして、ＥＮ端子４による入力を（Ｈ）にする。これにより、回路ブロックＢ１が選択され、回路ブロックＢ１の特性が測定される。次に、ＣＬＫ端子６の入力を（Ｌ）、（Ｈ）、（Ｌ）の順に変化させることによりパルス信号を入力しディレイフリップフロップ回路ＤＦＦ１の入力が次のディレイフリップフロップ回路ＤＦＦ２に送出され、回路ブロックＢ２が選択される。そして、回路ブロックＢ２の特性が測定される。このようにして、ＣＬＫ端子６による入力を上述したパルス信号とし、パルス信号を順次入力することにより回路ブロックＢ３からＢｎまでの特性が測定される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平７−３７９５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の半導体集積回路において、複数の回路ブロックを同時に選択できないため、不良の回路ブロックを特定する場合に、１回路ブロックずつ、順番に特性の測定を行う必要があり、時間がかかる。更に、回路ブロックに信頼性加速試験する場合に、ＮＡＮＤ回路及び電源切替スイッチ回路に高電圧を印加する必要があり、制御回路の特性を劣化させやすく、本来の回路ブロックの特性変動を正確に評価することが難しいという課題があった。
【００１５】
そこで、本発明は、このような状況に鑑みてなされたものであり、不良の回路ブロックを特定する検査時間を短くすることができ、また、各回路ブロックの信頼性加速試験での特性劣化について精度良く測定できる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明の一形態に係る半導体集積回路は、複数の回路ブロックと、前記複数の回路ブロックのそれぞれに対応して設けられ、対応する回路ブロックと電源端子との接続を制御する複数のスイッチ回路と、前記複数のスイッチ回路のそれぞれに対応して設けられ、対応するスイッチ回路へ回路ブロック選択信号を出力する複数のフリップフロップ回路とを備え、前記複数のフリップフロップ回路は、直列接続されることによりシフトレジスタ回路を構成し、外部信号の入力に基づいて、前記複数のスイッチ回路のうちで２以上のスイッチ回路を選択し、当該２以上のスイッチ回路に対して選択を示す前記回路ブロック選択信号を出力し、前記選択を示す回路ブロック選択信号を入力された前記２以上のスイッチ回路は、当該２以上のスイッチ回路それぞれに対応する回路ブロックと前記電源端子とを接続する。
【００１７】
また、好ましくは、前記シフトレジスタ回路における初段の前記フリップフロップ回路の入力端子と、前記複数のフリップフロップ回路のクロック端子の全てを共通に接続した端子とには、前記外部信号が入力される。
【００１８】
これによれば、例えば、搭載している回路ブロック数と同じ数のクロックパルスと、選択したい回路ブロックの情報を盛り込んだＤａｔａ信号とを外部信号として入力することができる。このため、複数の回路ブロックのうち特定の回路ブロックを複数選択することができる。これにより、不良回路ブロックを特定する検査の回数を最小限にすることができ、検査時間を短縮できる。このため、検査にかかるコストを削減することができる。
【００１９】
また、好ましくは、前記複数のスイッチ回路は、外部端子からの入力に基づいて、全ての前記回路ブロックと電源端子との接続を制御する。
【００２０】
これによれば、同時に全回路ブロックへ高電圧を印加した信頼性劣化による不良ブロックを特定する検査を行うことができる。
【００２１】
また、好ましくは、前記複数のスイッチ回路は、前記回路ブロックと電源端子とを接続するためのＮチャネルＭＯＳトランジスタを有し、前記ＮチャネルＭＯＳトランジスタのゲート端子が前記外部端子に接続される。
【００２２】
これによれば、信頼性加速試験をする場合に、高電圧がかかるのは、高温バイアスによる信頼性劣化が小さいＮチャネルＭＯＳトランジスタのみとなる。このため、回路ブロックの信頼性による変動特性を精度よく評価できるという効果を得ることができる。
【発明の効果】
【００２３】
本発明による半導体集積回路によれば、同時に特定の複数の回路ブロックを選択することができるので、不良回路ブロックを特定する検査を最小限にすることができる。このため、検査時間を短縮することができ、検査コストを削減できる。
【００２４】
また、信頼性加速試験をする場合に、高電圧がかかるのは、高温バイアスによる信頼性劣化が小さいＮチャネルＭＯＳトランジスタのみであるため、回路ブロックの信頼性による変動特性を精度よく評価できるという効果を得ることができる。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態の半導体集積回路の回路図である。
【図２】第１実施形態の半導体集積回路に使用されるスイッチ回路の回路図である。
【図３】第１実施形態の半導体集積回路に印加する信号波形及び内部回路の選択状態を示すタイムチャートである。
【図４】第１実施形態の半導体集積回路の各回路ブロックの特性を測定する処理（動作検査処理）のフローチャートである。
【図５】第２実施形態の半導体集積回路の回路図である。
【図６】第２実施形態の半導体集積回路に使用されるスイッチ回路の回路図である。
【図７】第２実施形態の半導体集積回路に印加する信号波形及び内部回路の選択状態を示すタイムチャートである。
【図８】第２実施形態の半導体集積回路の各回路ブロックに対して行う信頼性加速試験の処理のフローチャートである。
【図９】従来の半導体集積回路の回路図である。
【図１０】従来の半導体集積回路に印加する信号波形及び内部回路の選択状態を示すタイムチャートである。
【発明を実施するための形態】
【００２６】
以下、半導体集積回路の実施形態について図面を参照して説明する。なお、実施形態において同じ符号を付した構成要素は同様の動作を行うため、再度の説明を省略する場合がある。
【００２７】
（第１実施形態）
本発明の第１実施形態について説明する。
【００２８】
図１は、選択回路を複数のディレイフリップフロップ回路で構成した場合の第１実施形態の半導体集積回路１００の回路図である。図２は、図１の半導体集積回路１００に使用されるスイッチ回路Ｓａ１、Ｓａ２、・・・Ｓａｎの回路図である。図３は、半導体集積回路に印加する信号波形及び内部回路の選択状態を示すタイムチャートである。
【００２９】
半導体集積回路１００は、電源の非接地側（電圧側）に接続される電源端子１と、電源の接地側に接続される電源端子２と、本体集積回路をブロック分けした複数の回路ブロックＢ１、Ｂ２、・・・Ｂｎと、複数の回路ブロックＢ１、Ｂ２、・・・Ｂｎのそれぞれに対応する複数のスイッチ回路Ｓａ１、Ｓａ２、・・・Ｓａｎと、複数のスイッチ回路Ｓａ１、Ｓａ２、・・・Ｓａｎそれぞれに対応する複数のディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎと、クロックパルス信号が入力されるＣＬＫ端子６と、複数のスイッチ回路Ｓａ１、Ｓａ２、・・・Ｓａｎ及び複数のディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎを動作させるためのＶｃｃ電源印加用のＶｃｃ端子７と、Ｄａｔａ信号が入力されるＤａｔａ端子８と、接地されるＧＮＤ端子１５とにより構成される。
【００３０】
複数の回路ブロックＢ１、Ｂ２、・・・Ｂｎの全ては、電源端子１に共通に接続される。複数の回路ブロックＢ１、Ｂ２、・・・Ｂｎはまた、複数のスイッチ回路Ｓａ１、Ｓａ２、・・・Ｓａｎを介して電源端子２と接続される。つまり、回路ブロックＢｉは、回路ブロックＢｉに対応するスイッチ回路Ｓａｉを介して電源端子２と接続される。
【００３１】
複数のスイッチ回路Ｓａ１、Ｓａ２、・・・Ｓａｎは、図２に示すように、それぞれがＮチャネルＭＯＳトランジスタ１０、ＰチャネルＭＯＳトランジスタ１１、ＮチャネルＭＯＳトランジスタ１２、及びインバータ回路１３により構成されている。以下、ｉ番目のスイッチ回路Ｓａｉを代表して説明する。スイッチ回路Ｓａｉでは、ＮチャネルＭＯＳトランジスタ１０は、そのゲート端子がディレイフリップフロップ回路ＤＦＦｉのＮＱ端子と接続され、ゲート端子に電圧が印加されて当該ＮＱ端子の出力ＮＱｉ（以下、「回路ブロック選択信号ＮＱｉ」と言う）が（Ｈ）になることにより電源端子２と回路ブロックＢｉとを接続する。また、ＰチャネルＭＯＳトランジスタ１１は、そのゲート端子がインバータ回路１３を介してディレイフリップフロップ回路ＤＦＦｉのＮＱ端子と接続され、ゲート端子に電圧が印加される（つまり、当該ＮＱ端子の回路ブロック選択信号ＮＱｉが（Ｈ）になりインバータ回路１３の出力が（Ｌ）になる）ことにより電源端子２と回路ブロックＢｉとを接続する。また、ＮチャネルＭＯＳトランジスタ１２は、そのゲート端子がディレイフリップフロップ回路ＤＦＦｉのＮＱ端子とインバータ回路１３を介して接続され、ゲート端子に電圧が印加される（つまり、当該ＮＱ端子の出力Ｑｉが（Ｌ）になりインバータ回路１３の出力が（Ｈ）になる）ことによりＧＮＤ端子１５と回路ブロックＢｉとを接続する。
【００３２】
上述のように、スイッチ回路Ｓａｉは、ディレイフリップフロップ回路ＤＦＦｉの回路ブロック選択信号ＮＱｉに基づいて、ＮチャネルＭＯＳトランジスタ１０、ＰチャネルＭＯＳトランジスタ１１、及びＮチャネルＭＯＳトランジスタ１２のＯＮ／ＯＦＦの切替を行う。具体的には、スイッチ回路Ｓａｉは、回路ブロック選択信号ＮＱｉが（Ｈ）のときに、ＮチャネルＭＯＳトランジスタ１０及びＰチャネルＭＯＳトランジスタ１１がＯＮ、ＮチャネルＭＯＳトランジスタ１２がＯＦＦとなる。これにより、回路ブロックＢｉは、電源端子２と接続され、ＧＮＤ端子１５と切断される。このため、回路ブロックＢｉは、スイッチ回路Ｓａｉにより電源端子２と接続され、電源端子１及び電源端子２による電圧が印加される。一方で、スイッチ回路Ｓａｉは、回路ブロック選択信号ＮＱｉが（Ｌ）のときに、ＮチャネルＭＯＳトランジスタ１０及びＰチャネルＭＯＳトランジスタ１１がＯＦＦ、ＮチャネルＭＯＳトランジスタ１２がＯＮとなる。これにより、回路ブロックＢｉは、電源端子２と切断され、ＧＮＤ端子１５と接続される。
【００３３】
複数のディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎは、直列接続されることによりシフトレジスタ回路を構成することにより、選択回路として機能する。なお、ここでいう選択回路とは、外部からの入力（本実施形態では、ＣＬＫ端子６に入力されるクロックパルス信号及びＤａｔａ端子８に入力されるＤａｔａ信号）に基づいて、複数のスイッチ回路Ｓａ１、Ｓａ２、・・・Ｓａｎのうちで１以上のスイッチ回路を選択する回路である。そして、選択回路によって選択された１以上のスイッチ回路は、当該スイッチ回路に対応する回路ブロックと電源端子２とを接続する。シフトレジスタ回路における初段のディレイフリップフロップ回路ＤＦＦ１のＤ端子（データ端子）は、Ｄａｔａ端子８と接続され、Ｄａｔａ端子８を介して外部からの入力としてのＤａｔａ信号を受け付ける。複数のディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎのＣ端子（クロック端子）の全てを共通に接続した端子は、ＣＬＫ端子６と接続され、ＣＬＫ端子６を介して外部からの入力としてのクロックパルス信号を受け付ける。上述したように各ディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎは直列接続されてシフトレジスタ回路を構成しており、各ディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎはクロックパルス信号の入力ごとにＤ端子に入力された信号をＱ端子へ出力する。このため、Ｑ端子より出力される信号は、クロックパルス信号が入力されるごとに一つ右隣のディレイフリップフロップ回路へシフトする。
【００３４】
第１実施形態に係る半導体集積回路１００では、上述したような構成により、Ｄａｔａ信号とクロックパルス信号とを制御することにより、選択回路として機能する複数のディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎよって１以上のスイッチ回路を選択し、当該スイッチ回路に対応する回路ブロックと電源端子２とを電気的に接続された状態とする。
【００３５】
以下に、同時に複数の回路ブロックを選択する方法について、図３を参照して説明する。図３は、図１における複数の回路ブロックＢ１、Ｂ２、・・・Ｂｎが８つである場合の半導体集積回路に対して印加する信号波形及び内部回路の選択状態を示すタイムチャートを示す図である。図３では、特に回路ブロックＢ２、Ｂ３を選択する場合のクロックパルス信号及びＤａｔａ信号の波形を示す。
【００３６】
まず、全てのディレイフリップフロップ回路ＤＦＦ１〜ＤＦＦ８にリセット信号を入力し、全てのディレイフリップフロップ回路ＤＦＦ１〜ＤＦＦ８の出力Ｑを（Ｌ）に設定する。
【００３７】
次に、全ての回路ブロックＢ１〜Ｂ８と同じ数（８つ）のクロックパルス信号をＣＬＫ端子６に入力し、回路ブロックＢ２、Ｂ３を選択するＤａｔａ信号をＤａｔａ端子８に入力する。なお、８つのクロックパルス信号の各パルスは、各回路ブロックＢ１〜Ｂ８に対応しており、左端から右方向に並ぶ回路ブロックＢ１、Ｂ２・・・Ｂ８に対して、右端のパルスから左方向に順に１パルス毎に対応する。つまり、８つのクロックパルス信号における右端のパルスは左端の回路ブロックＢ１に対応しており、右から２番目のパルスは回路ブロックＢ２に対応しており、右から３番目のパルスは回路ブロックＢ３に対応しており、左端のパルスは回路ブロックＢ８に対応している。Ｄａｔａ信号は、クロックパルス信号の各パルスに対して（Ｈ）又は（Ｌ）がセットされることにより、任意の回路ブロックが選択されるように設定される。なお、任意の回路ブロックを選択する場合は、対応するクロックパルス信号に対して（Ｌ）のＤａｔａ信号がセットされる。具体的に回路ブロックＢ２、Ｂ３を選択する場合に、Ｄａｔａ信号は、クロックパルス信号の左から６番目及び７番目のパルスに対して（Ｌ）がセットされ、それ以外のパルスに対しては（Ｈ）のＤａｔａ信号がセットされる。
【００３８】
そして、このＤａｔａ信号に対してクロックパルス信号が入力されると、全てのディレイフリップフロップ回路ＤＦＦ１〜ＤＦＦ８のＤ端子の信号がＱ端子に出力されるため、１から５番目のパルスの期間で全てのディレイフリップフロップ回路ＤＦＦ１〜ＤＦＦ８のＤ端子への入力は（Ｈ）になり、全てのディレイフリップフロップ回路ＤＦＦ１〜ＤＦＦ８のＱ端子から出力される出力Ｑ１〜Ｑ８は（Ｌ）になる。
【００３９】
次の６番目のパルスの期間ではＤａｔａ信号が（Ｌ）となっているため、６番目のパルスが入力されるとディレイフリップフロップ回路ＤＦＦ１のＱ端子の出力Ｑ１は（Ｌ）となり、ＮＱ端子の出力ＮＱ１（回路ブロック選択信号ＮＱ１）は（Ｈ）となる。一方で、６番目のパルスが入力される時、他のディレイフリップフロップ回路ＤＦＦ２〜ＤＦＦ８のＤ端子への入力は全て（Ｌ）であるため、ＮＱ端子の出力ＮＱ２〜ＮＱ８（回路ブロック選択信号ＮＱ１〜ＮＱ８）は（Ｌ）となる。
【００４０】
同様に７番目のパルスが入力されると、７番目のパルスの期間ではＤａｔａ信号が（Ｌ）であり、７番目のパルスが入力される時に出力Ｑ１が（Ｌ）となっているため、出力Ｑ１及びディレイフリップフロップ回路ＤＦＦ２のＱ端子の出力Ｑ２の出力Ｑ２が（Ｌ）となり、回路ブロック選択信号ＮＱ１及びその右隣のディレイフリップフロップ回路ＤＦＦ２の回路ブロック選択信号ＮＱ２が（Ｈ）となる。また、７番目のパルスが入力される時、他のディレイフリップフロップ回路ＤＦＦ３〜ＤＦＦ８のＤ端子への入力は全て（Ｈ）であるため、ディレイフリップフロップ回路ＤＦＦ３〜ＤＦＦ８の回路ブロック選択信号ＮＱ３〜ＮＱ８は（Ｌ）となる。
【００４１】
そして、最後の８番目のパルスが入力されると、８番目のパルスが入力される時に出力Ｑ１及び出力Ｑ２が（Ｌ）となっているため、出力Ｑ１が（Ｈ）となり、出力Ｑ２及び出力Ｑ３が（Ｌ）となり、回路ブロック選択信号ＮＱ２及び回路ブロック選択信号ＮＱ３が（Ｈ）となる。また、８番目のパルスの期間ではＤａｔａ信号が（Ｈ）であり、８番目のパルスが入力される時に他のディレイフリップフロップ回路ＤＦＦ４〜ＤＦＦ８のＤ端子への入力は全て（Ｈ）であるため、ディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ４〜ＤＦＦ８の回路ブロック選択信号ＮＱ１、ＮＱ４〜ＮＱ８は（Ｌ）になる。
【００４２】
以上の結果、回路ブロック数と同じ数のパルスによるクロックパルス信号をＣＬＫ端子６に入力し、回路ブロックＢ２、Ｂ３を選択するＤａｔａ信号を初段のディレイフリップフロップ回路ＤＦＦ１のＤ端子に入力することで、回路ブロックＢ２、Ｂ３と電源端子２とが接続され、回路ブロックＢ２、Ｂ３の特性を測定できる。また、例えば、回路ブロック数と同じ数のパルスによるクロックパルス信号をＣＬＫ端子６に入力し、クロックパルス信号の全期間に対してＤａｔａ信号を（Ｌ）にして初段のディレイフリップフロップ回路ＤＦＦ１のＤ端子に入力することにより、全回路ブロックを選択することができる。このようにして、回路ブロック数と同じ数のパルスによるクロックパルス信号と、任意の回路ブロックを選択するためのＤａｔａ信号とを外部端子（ＣＬＫ端子６及びフリップフロップ回路ＤＦＦ１のＤ端子）に入力することにより、任意の回路ブロックを選択して、選択した回路ブロックの特性を測定することができる。
【００４３】
以上に説明した半導体集積回路１００の回路ブロックの１以上を選択する方法を利用することにより、図４に示すように、半導体集積回路１００の各回路ブロックの特性を測定している。図４は、第１実施形態に係る半導体集積回路１００の各回路ブロックの特性を測定する処理（動作検査処理）のフローチャートである。なお、図４は、複数の回路ブロックが８つの場合における動作検査処理のフローチャートである。
【００４４】
この処理において、まず、全回路ブロックの動作検査を行い、不良品の回路ブロックが含まれるか否かを判定する（Ｓ１１）。良品であると判定されると、動作検査処理を終了する。
【００４５】
ステップＳ１１において不良品であると判定されると、不良品である回路ブロックを特定するために、以下のステップＳ１２〜Ｓ２８の不良品特定処理を行う。つまり、動作検査処理においては、全回路ブロックが良品であるか否かの判定処理と、不良品特定処理とが行われる。
【００４６】
以下、不良品特定処理について説明する。不良品特定処理では、８つの回路ブロックのうちの半分の４つの回路ブロックＢ１〜Ｂ４を選択して動作検査を行い、選択された回路ブロックＢ１〜Ｂ４に不良品の回路ブロックが含まれるか否かを判定する（Ｓ１２）。
【００４７】
ステップＳ１２において不良品の回路ブロックが含まれていると判定されると、４つの回路ブロックＢ１〜Ｂ４のさらに半分の２つの回路ブロックＢ１、Ｂ２を選択して動作検査を行い、選択された回路ブロックＢ１、Ｂ２に不良品の回路ブロックが含まれるか否かを判定する（Ｓ１３）。
【００４８】
ステップＳ１３において不良品の回路ブロックが含まれていると判定されると、回路ブロックＢ１に対して動作検査を行い（Ｓ１４）、回路ブロックＢ２に対して動作検査を行い（Ｓ１５）、回路ブロックＢ３に対して動作検査を行い（Ｓ１６）、回路ブロックＢ４に対して動作検査を行う（Ｓ１７）。ここでは、ステップＳ１３において不良品の回路ブロックが含まれていると判定されると、４つの回路ブロックＢ１〜Ｂ４の少なくとも１つが不良品であると判断している。そして、ステップＳ１４〜Ｓ１７を行うことにより、４つの回路ブロックＢ１〜Ｂ４のうちの不良品を特定する。
【００４９】
ステップＳ１３において不良品の回路ブロックが含まれていない（つまり、良品の回路ブロックであると判定される）と判定されると、回路ブロックＢ３に対して動作検査を行い（Ｓ１８）、その後に回路ブロックＢ４に対して動作検査を行う（Ｓ１９）。ここでは、ステップＳ１３において不良品の回路ブロックが含まれていないと判定されると、４つの回路ブロックＢ１〜Ｂ４のうちの残りの半分の２つの回路ブロックＢ３、Ｂ４の少なくともいずれかに不良品の回路ブロックが含まれていると判断している。そして、ステップＳ１８及びステップＳ１９を行うことにより、回路ブロックＢ３及び回路ブロックＢ４のうちの不良品を特定する。
【００５０】
ステップＳ１２において不良品の回路ブロックが含まれていないと判定されると、８つの回路ブロックＢ１〜Ｂ８の残りの４つの回路ブロックＢ５〜Ｂ８のうちで、さらに半分の２つの回路ブロックＢ５、Ｂ６を選択して動作検査を行い、不良品の回路ブロックが含まれるか否かを判定する（Ｓ２０）。
【００５１】
ステップＳ２０において不良品の回路ブロックが含まれていると判定されると、回路ブロックＢ５に対して動作検査を行い（Ｓ２１）、回路ブロックＢ６に対して動作検査を行い（Ｓ２２）、回路ブロックＢ７に対して動作検査を行い（Ｓ２３）、回路ブロックＢ８に対して動作検査を行う（Ｓ２４）。ここでは、ステップＳ２０において不良品の回路ブロックが含まれていると判定されると、４つの回路ブロックＢ５〜Ｂ８の少なくとも１つが不良品であると判断している。そして、ステップＳ２１〜Ｓ２４を行うことにより、４つの回路ブロックＢ５〜Ｂ８のうちの不良品を特定する。
【００５２】
ステップＳ２０において不良品の回路ブロックが含まれていないと判定されると、回路ブロックＢ７に対して動作検査を行い（Ｓ２５）、その後に回路ブロックＢ８に対して動作検査を行う（Ｓ２６）。ここでは、ステップＳ２０において不良品の回路ブロックが含まれていないと判定されると、４つの回路ブロックＢ５〜Ｂ８のうちの残りの半分の２つの回路ブロックＢ７、Ｂ８のいずれかに不良品の回路ブロックが含まれていると判断している。そして、ステップＳ２５１及びステップＳ２６を行うことにより、回路ブロックＢ７及び回路ブロックＢ８のうちの不良品を特定する。ステップＳ２０又はステップＳ２６が終了すると、不良品特定処理を終了し、動作検査処理を終了する。
【００５３】
ステップＳ１７又はステップＳ１９が終了すると、８つの回路ブロックＢ１〜Ｂ８の残りの４つの回路ブロックＢ５〜Ｂ８を選択して動作検査を行い、選択された回路ブロックＢ５〜Ｂ８に不良品の回路ブロックが含まれるか否かを判定する（Ｓ２７）。
【００５４】
ステップＳ２７において不良品の回路ブロックが含まれていると判定されると、４つの回路ブロックＢ５〜Ｂ８のさらに半分の２つの回路ブロックＢ５、Ｂ６を選択して動作検査を行い、不良品の回路ブロックが含まれるか否かを判定する（Ｓ２８）。一方で、ステップＳ２７において不良品の回路ブロックが含まれていないと判定されると、不良品特定処理を終了し、動作検査処理を終了する。
【００５５】
ステップＳ２８において不良品の回路ブロックが含まれていると判定されると、回路ブロックＢ５に対して動作検査を行い（Ｓ２９）、回路ブロックＢ６に対して動作検査を行い（Ｓ３０）、回路ブロックＢ７に対して動作検査を行い（Ｓ３１）、回路ブロックＢ８に対して動作検査を行う（Ｓ３２）。ここでは、ステップＳ２８において不良品の回路ブロックが含まれていると判定されると、４つの回路ブロックＢ５〜Ｂ８の少なくとも１つが不良品であると判断している。そして、ステップＳ２９〜Ｓ３２を行うことにより、４つの回路ブロックＢ５〜Ｂ８のうちの不良品を特定する。
【００５６】
ステップＳ２８において不良品の回路ブロックが含まれていないと判定されると、回路ブロックＢ７に対して動作検査を行い（Ｓ３３）、その後に回路ブロックＢ８に対して動作検査を行う（Ｓ３４）。ここでは、ステップＳ２８において不良品の回路ブロックが含まれていないと判定されると、４つの回路ブロックＢ５〜Ｂ８のうちの残りの半分の２つの回路ブロックＢ７、Ｂ８のいずれかに不良品の回路ブロックが含まれていると判断している。そして、ステップＳ３３及びステップＳ３４を行うことにより、回路ブロックＢ７及び回路ブロックＢ８のいずれが不良品であることを特定する。ステップＳ３２又はステップＳ３４が終了すると、不良品特定処理を終了し、動作検査処理を終了する。
【００５７】
以上、第１実施形態によれば、全ての回路ブロックＢ１、Ｂ２、・・・Ｂｎと同じ数（ｎ）のクロックパルス信号をＣＬＫ端子６に入力し、任意の回路ブロックを選択するＤａｔａ信号をＤａｔａ端子８に入力することにより特定の複数の回路ブロックの選択が可能となる。そして、上述のように８つの回路ブロックＢ１〜Ｂ８を有する半導体集積回路１００で構成された回路ブロックについて不良の回路ブロックを特定する場合に、特定の複数の回路ブロックを選択することを利用することにより、従来の半導体集積回路よりも検査回数を削減することができ検査時間を短縮できる。
【００５８】
具体的には、従来の半導体集積回路では、８つの回路ブロックＢ１〜Ｂ８を１ブロックごとに検査を行うため常に８回の検査が必要であったが、図４に示すように、２分割法を行うことにより複数の回路ブロックを選択しつつ８つの回路ブロックの検査を行うことにより、不良品特定処理において４〜１２回の検査とすることができる。しかも、不良品が発生する発生率は低いことを鑑みると、全ての回路ブロックに不良品が生じない場合には検査を1回の検査のみで終了できるため検査時間の短縮に非常に有効である。このため、１回路ブロック検査時間を１ｓｅｃとした場合に、従来の回路と比較して最高で４ｓｅｃ、半分の検査時間を短縮することができる。このため、従来よりも検査に係るコストを削減することができる。
【００５９】
（第２実施形態）
第２実施形態について説明する。
【００６０】
図５は図１と同様に、選択回路を複数のディレイフリップフロップ回路で構成した場合の第２実施形態の半導体集積回路２００の回路図である。図６は、図５の半導体集積回路２００に使用されるスイッチ回路Ｓｂ１、Ｓｂ２、・・・Ｓｂｎの回路図である。図７は、半導体集積回路２００に印加する信号波形及び内部回路の選択状態を示すタイムチャートである。
【００６１】
半導体集積回路２００は、図１の第１実施形態の半導体集積回路１００に対して、外部端子としてのＱＣ端子９をさらに備える。ＱＣ端子９は、全てのスイッチ回路Ｓｂ１、Ｓｂ２、・・・Ｓｂｎに対して並列に接続されている。
【００６２】
スイッチ回路Ｓｂ１、Ｓｂ２、・・・Ｓｂｎは、ＱＣ端子９に電圧が印加されると、それぞれが対応する回路ブロックと電源端子２とを接続するという点で第１実施形態に係るスイッチ回路Ｓｂ１、Ｓｂ２、・・・Ｓｂｎと異なる。つまり、スイッチ回路Ｓｂ１、Ｓｂ２、・・・Ｓｂｎは、ＱＣ端子９からの入力に基づいて、全ての回路ブロックＢ１、Ｂ２、・・・Ｂｎと電源端子２との接続を制御する。
【００６３】
具体的に、スイッチ回路Ｓｂ１、Ｓｂ２、・・・Ｓｂｎは、図６に示すように、高温電圧印加での信頼性劣化が小さいＮチャネルＭＯＳトランジスタのみで構成され、ＮチャネルＭＯＳトランジスタ１０、ＮチャネルＭＯＳトランジスタ１２、ＮチャネルＭＯＳトランジスタ１４、及び抵抗１６により構成されている。以下、ｉ番目のスイッチ回路Ｓｂｉを代表して説明する。スイッチ回路Ｓｂｉでは、ＮチャネルＭＯＳトランジスタ１０は、そのゲート端子がディレイフリップフロップ回路ＤＦＦｉのＮＱ端子と接続され、ゲート端子に電圧が印加されて当該ＮＱ端子の出力ＮＱｉ（以下、「回路ブロック選択信号ＮＱｉ」と言う）が（Ｈ）になることにより電源端子２と回路ブロックＢｉとを接続する。また、ＮチャネルＭＯＳトランジスタ１２は、そのゲート端子がディレイフリップフロップ回路ＤＦＦｉのＱ端子と接続され、ゲート端子に電圧が印加される（つまり、当該Ｑ端子の出力Ｑｉが（Ｈ）になる）ことによりＧＮＤ端子１５と回路ブロックＢｉとを接続する。さらに、ＮチャネルＭＯＳトランジスタ１４は、そのゲート端子がＱＣ端子９に接続され、ゲート端子に電圧が印加される（つまり、ＱＣ端子９に電圧が印加される）ことにより電源端子２と回路ブロックＢｉとを接続する。つまり、第２実施形態に係るスイッチ回路Ｓｂｉは、回路ブロックＢｉと電源端子２とを接続するためのＮチャネルＭＯＳトランジスタ１４を有し、ＮチャネルＭＯＳトランジスタのゲート端子が外部端子であるＱＣ端子９に接続される。
【００６４】
上述のように、スイッチ回路Ｓｂｉは、ディレイフリップフロップ回路ＤＦＦｉの回路ブロック選択信号ＮＱｉに基づいて、ＮチャネルＭＯＳトランジスタ１０及びＮチャネルＭＯＳトランジスタ１２のＯＮ／ＯＦＦの切替を行う。具体的には、スイッチ回路Ｓｂｉは、回路ブロック選択信号ＮＱｉが（Ｈ）のときに、ＮチャネルＭＯＳトランジスタ１０がＯＮとなり、このとき出力Ｑｉが（Ｌ）であるため、ＮチャネルＭＯＳトランジスタ１２がＯＦＦとなる。つまり、ディレイフリップフロップ回路ＤＦＦｉの回路ブロック選択信号ＮＱｉが（Ｈ）または（Ｌ）と切り替わることによって、第２実施形態に係るスイッチ回路Ｓｂｉは第１実施形態に係るスイッチ回路Ｓｂｉと同様に、回路ブロックＢｉの接続先を電源端子２とＧＮＤ端子１５とに切り替えている。このため、各回路ブロックＢ１、Ｂ２、・・・Ｂｎを選択する方法は、第１実施形態の回路と同じである。
【００６５】
そして、第２実施形態に係るスイッチ回路Ｓｂｉは、第１実施形態と異なりＮチャネルＭＯＳトランジスタ１４を有しているため、ＱＣ端子９によりＮチャネルＭＯＳトランジスタ１４のゲート端子に対して電圧が印加されると、回路ブロックＢｉと電源端子２とを接続する。複数のスイッチ回路Ｓｂ１、Ｓｂ２、・・・Ｓｂｎは全て、ＱＣ端子９と共通に接続されているため、ＱＣ端子９により電圧が印加されると、全ての回路ブロックＢ１、Ｂ２、・・・Ｂｎと電源端子２とが接続されることになる。これにより、ディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎを動作させずに全ての回路ブロックＢ１、Ｂ２、・・・Ｂｎと電源端子２との接続を行うことができる。また、ディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎを動作させずに全ての回路ブロックＢ１、Ｂ２、・・・Ｂｎと電源端子２との接続を行うため、この時のＱ端子の状態は不定となる。この時に、スイッチ回路ＳｂｉのＮチャネルＭＯＳトランジスタ１２は、そのゲート端子が抵抗１６を介してＧＮＤ端子１５と接続されているため低電位（Ｌ）となり、ＧＮＤ端子１５と回路ブロックＢｉとの接続を遮断する。
【００６６】
なお、各回路ブロックＢ１、Ｂ２、・・・Ｂｎの特性を測定する動作検査処理を行う場合に、ＱＣ端子９にはＧＮＤ電位が印加される。全ての回路ブロックＢ１、Ｂ２、・・・Ｂｎへ電圧を印加する場合に、ＱＣ端子９には電源端子２と同じ電圧を印加する。
【００６７】
以上に説明した半導体集積回路２００のＱＣ端子９に電圧を印加することによる全ての回路ブロックＢ１、Ｂ２、・・・Ｂｎと電源端子２とを接続する方法を利用することにより、図８に示すように、半導体集積回路２００に対して信頼性加速試験を行うことができる。図８は、半導体集積回路２００の各回路ブロックに対して行う信頼性加速試験の処理のフローチャートである。
【００６８】
信頼性加速試験において、まず、Ｖｃｃ端子７にＶｃｃ電圧（＝３．３Ｖ）を印加し、ＱＣ端子９にＧＮＤ電位を印加する（Ｓ４１）。
【００６９】
次に、第１実施形態で説明した回路ブロックの選択方法を利用することにより、回路ブロックの初期特性を測定する処理（Ｓ４３、Ｓ４４）を、各回路ブロックＢ１、Ｂ２、・・・Ｂｎに対して繰り返し行う（ループ１：Ｓ４２〜Ｓ４５）。
【００７０】
まず、ＣＬＫ端子６にクロックパルス信号を入力し、Ｄａｔａ端子８にＤａｔａ信号を入力することにより任意の回路ブロックを選択する（Ｓ４３）。そして、選択された回路ブロックの初期特性を測定する（Ｓ４４）。
【００７１】
例えば、回路ブロックＢ３を選択する場合には、図７に示すように、ＱＣ端子９への入力を全ての期間において（Ｌ）として、ＮチャネルＭＯＳトランジスタ１４をＯＦＦにした状態で、クロックパルス信号の６番目のパルスのみに合わせて（Ｌ）を設定したＤａｔａ信号を入力する。これにより、クロックパルス信号の８番目のパルスが入力された時に、スイッチ回路Ｓ３により回路ブロックＢ３と電源端子２とが接続されることになる。なお、ステップＳ４２とステップＳ４３とは回路ブロックＢ１、Ｂ２、・・・Ｂｎの全てに対して順番に１つずつが選択された上で行われる。
【００７２】
次に、高温状態かつ高電圧印加状態で長時間保持するに当たり、高温状態にして、Ｖｃｃ端子７にＧＮＤ電位を印加する（Ｓ４６）。そして、電源端子１、電源端子２、及びＱＣ端子９にストレス電圧Ｖｓを印加する（Ｓ４７）。この結果、全ての回路ブロックＢ１、Ｂ２、・・・Ｂｎにストレス電圧Ｖｓが印加される。このとき、スイッチ回路Ｓｂ１、Ｓｂ２、・・・ＳｂｎのＮチャネルＭＯＳトランジスタ１４にも高電圧が印加されるが、ディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎには電圧が印加されない。
【００７３】
再度、Ｖｃｃ端子７にＶｃｃ電圧（＝３．３Ｖ）を印加し、ＱＣ端子９にＧＮＤを設定する（Ｓ４８）。
【００７４】
そして、再び、回路ブロックの高温状態かつ高電圧印加後の特性を測定する処理（Ｓ５０、Ｓ５１）を、各回路ブロックＢ１、Ｂ２、・・・Ｂｎに対して繰り返し行う（ループ２：Ｓ４９〜Ｓ５２）。
【００７５】
この状態で、ＣＬＫ端子６にクロックパルス信号を入力し、Ｄａｔａ端子８にＤａｔａ信号を入力することにより任意の回路ブロックを選択する（Ｓ５０）。そして、選択された回路ブロックの高温状態かつ高電圧印加後の特性を測定する（Ｓ５１）。なお、ステップＳ４７とステップＳ４８とは回路ブロックＢ１、Ｂ２、・・・Ｂｎの全てに対して順番に１つずつが選択された上で行われる。
【００７６】
以上、第２実施形態によれば、高温状態かつ高電圧印加による信頼性加速試験をする場合に、複数のディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎにはストレス電圧Ｖｓが印加されず、全てのスイッチ回路Ｓｂ１、Ｓｂ２、・・・Ｓｂｎは高温状態かつ高電圧印加による特性劣化が小さいＮチャネルＭＯＳトランジスタのみで構成されている。このため、複数の回路ブロックＢ１、Ｂ２、・・・Ｂｎの高温状態かつ高電圧印加による特性変動を正確に測定することができる。また、ＱＣ端子９に電源端子２と同じ電圧を印加することにより、全てのディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎを動作させることなく、全ての回路ブロックＢ１、Ｂ２、・・・Ｂｎに電源端子２の電圧を印加することができる。
【００７７】
以上、本発明に係る半導体集積回路について、実施形態に基づいて説明したが、本発明は、この実施形態に限定されるものではない。
【００７８】
つまり、今回開示された実施形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内で全ての変更が含まれることが意図される。
【００７９】
例えば、上記実施形態では、測定対象を回路ブロックとしているが、単体トランジスタとしても構わない。
【００８０】
上記実施形態では、半導体集積回路１００、２００は、ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）を対象としているが、ＴＥＧ以外にも製品の中に搭載することにより、不良Ｃｈｉｐについて不良回路ブロックの特定、及び信頼性による劣化特性の評価が可能となり、不良の原因究明の解析を容易にできる。
【００８１】
上記実施形態では、選択回路として複数のディレイフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎを直列接続することにより構成したシフトレジスタ回路を採用しているが、選択回路はディレイフリップフロップ回路ＤＦＦにより構成することに限るものではなく、他のフリップフロップ回路を複数接続することにより構成してもよい。例えば、複数のＪＫフリップフロップ回路を直列に接続してシフトレジスタ回路を選択回路として採用してもよい。
【産業上の利用可能性】
【００８２】
本発明に係る半導体集積回路は、不良の回路ブロックを特定する検査時間を短くすることができ、また、各回路ブロックの信頼性加速試験での特性劣化について精度良く測定できるという効果を有する半導体集積回路として有用である。
【符号の説明】
【００８３】
１  電源端子
２  電源端子
３  測定端子
４  ＥＮ端子
５  Ｒ／Ｓ端子
６  ＣＬＫ端子
７  Ｖｃｃ端子
８  Ｄａｔａ端子
９  ＱＣ端子
１０  ＮチャネルＭＯＳトランジスタ
１１  ＰチャネルＭＯＳトランジスタ
１２  ＮチャネルＭＯＳトランジスタ
１３  インバータ回路
１４  ＮチャネルＭＯＳトランジスタ
１５  ＧＮＤ端子
１６  抵抗
１００、２００  半導体集積回路
Ｂ１、Ｂ２、・・・Ｂｎ  回路ブロック
Ｂｉ  回路ブロック
ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎ  ディレイフリップフロップ回路
ＤＦＦｉ  ディレイフリップフロップ回路
Ｓａ１、Ｓａ２、・・・Ｓａｎ  スイッチ回路
Ｓｂ１、Ｓｂ２、・・・Ｓｂｎ  スイッチ回路
Ｓｃ１、Ｓｃ２、・・・Ｓｃｎ  スイッチ回路
Ｓａｉ  スイッチ回路
Ｓｂｉ  スイッチ回路
Ｓｃｉ  スイッチ回路
Ｑｉ  出力
ＮＱｉ  出力
【図１】
2012251949.tif 000003
【図２】
2012251949.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2012251949.tif 000008
【図７】
2012251949.tif 000009
【図８】
2012251949.tif 000010
【図９】
2012251949.tif 000011
【図１０】
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