(57)【要約】【課題】Ａ／Ｄ変換器を内蔵する半導体集積回路において、少なくとも一部のチャンネルの高速化を可能とすること。【解決手段】半導体集積回路ＭＰＵは、多数の端子Ｔ0、Ｔ1、Ｔ2…ＴN、多数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷN、Ａ／Ｄ変換器ＡＤＣと、制御レジスタＲＥＧを具備する。多数の端子は、多数のアナログスイッチを介してＡ／Ｄ変換器の入力端子と接続可能とされる。制御レジスタＲＥＧは、多数のアナログスイッチのオン・オフを制御する多数の制御信号ＣＳ0、ＣＳＷ1、ＣＳＷ2…ＣＳＷNを生成する。多数の端子の複数の端子は共通接続可能とされて、共通接続の複数の端子に対応する複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2を多重選択するために、制御レジスタＲＥＧは複数の制御信号ＣＳ0、ＣＳＷ1、ＣＳＷ2を略同時に選択レベルに設定可能とする。【選択図】図２
2012029154.tif 000002
【特許請求の範囲】
【請求項１】
多数の端子と、多数のアナログスイッチと、Ａ／Ｄ変換器と、制御レジスタとを具備する半導体集積回路であって、
前記多数の端子の各端子は、前記多数のアナログスイッチの各アナログスイッチを介して前記Ａ／Ｄ変換器の入力端子と接続可能とされ、
前記制御レジスタは、前記多数のアナログスイッチのオン・オフを制御するための多数の制御信号を生成可能とされ、
前記多数の端子の複数の端子は、共通接続可能とされ、
前記共通接続可能とされた前記複数の端子に対応する前記多数のアナログスイッチの複数のアナログスイッチを多重選択するために、前記制御レジスタは前記多数の制御信号の対応する複数の制御信号を略同時に選択レベルに設定可能とすることを特徴とする半導体集積回路。
【請求項２】
請求項１において、
中央処理ユニットを更に具備して、
前記中央処理ユニットの命令実行によって、前記制御レジスタの格納制御情報が設定可能とされたことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記多数のアナログスイッチの各アナログスイッチはＣＭＯＳアナログスイッチによって構成されたことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記制御レジスタの前記格納制御情報のための制御情報を格納可能な制御テーブルを更に具備して、
前記制御レジスタは、第１制御レジスタと第２制御レジスタとによって構成され、
前記第１制御レジスタは現時点での前記多数のアナログスイッチの前記オン・オフを制御する前記多数の制御信号を格納する一方、次タイミングでの多数の制御信号が前記中央処理ユニットによって前記制御テーブルから読み出され前記第２制御レジスタに格納され、
前記第２制御レジスタに格納された前記次タイミングでの前記多数の制御信号は、前記第１制御レジスタに転送可能とされたことを特徴とする半導体集積回路。
【請求項５】
請求項３において、
前記半導体集積回路が搭載される配線基板上の接続配線によって、前記多数の端子の複数の端子が共通接続されることを特徴とする半導体集積回路。
【請求項６】
請求項３において、
多数の追加アナログスイッチと追加レジスタとを更に具備して、
前記多数の追加アナログスイッチの各追加アナログスイッチは、前記多数の端子の隣接した各２個の端子の間に接続され、
前記追加制御レジスタは、前記多数の追加アナログスイッチのオン・オフを制御するための多数の追加制御信号を生成可能とされたことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記多数の追加アナログスイッチの各追加アナログスイッチはＣＭＯＳアナログスイッチによって構成されたことを特徴とする半導体集積回路。
【請求項８】
請求項３において、
前記多数の端子は、前記半導体集積回路の半導体チップの主表面に形成された多数のボンディングパッドによって形成され、
前記多数の端子に対応する多数の外部リード端子と多数のボンディングワイヤとを更に具備して、
前記多数の端子の各端子は、前記多数のボンディングワイヤの各ボンディングワイヤを介して、前記多数の外部リード端子の各外部リード端子と電気的に接続され、
追加ボンディングワイヤを更に具備して、
前記追加ボンディングワイヤによって、前記多数の端子の複数の端子が共通接続されることを特徴とする半導体集積回路。
【請求項９】
請求項１乃至請求項８のいずれか１つの半導体集積回路において、
前記Ａ／Ｄ変換器は、比較器と逐次比較レジスタと局部Ｄ／Ａ変換器とを含む逐次比較型アナログ／デジタル変換器によって構成されたことを特徴とする半導体集積回路。
【請求項１０】
請求項９において、
バスと、ランダムアクセスメモリと、不揮発性メモリとを更に具備して、
前記バスに、前記Ａ／Ｄ変換器の出力端子と前記中央処理ユニットと前記ランダムアクセスメモリと前記不揮発性メモリとが電気的に接続され、
前記Ａ／Ｄ変換器の前記出力端子のデジタル信号は、前記バスを介して前記中央処理ユニットに供給され前記中央処理ユニットによって処理されることを特徴とする半導体集積回路。
【請求項１１】
多数の端子と、多数のアナログスイッチと、Ａ／Ｄ変換器と、制御レジスタとを具備する半導体集積回路の動作方法であって、
前記多数の端子の各端子は、前記多数のアナログスイッチの各アナログスイッチを介して前記Ａ／Ｄ変換器の入力端子と接続可能とされ、
前記制御レジスタは、前記多数のアナログスイッチのオン・オフを制御するための多数の制御信号を生成可能とされ、
前記多数の端子の複数の端子は、共通接続可能とされ、
前記共通接続可能とされた前記複数の端子に対応する前記多数のアナログスイッチの複数のアナログスイッチを多重選択するために、前記制御レジスタは前記多数の制御信号の対応する複数の制御信号を略同時に選択レベルに設定可能とすることを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１において、
前記半導体集積回路は、中央処理ユニットを更に具備して、
前記中央処理ユニットの命令実行によって、前記制御レジスタの格納制御情報が設定可能とされたことを特徴とする半導体集積回路の動作方法。
【請求項１３】
請求項１２において、
前記多数のアナログスイッチの各アナログスイッチはＣＭＯＳアナログスイッチによって構成されたことを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１３において、
前記半導体集積回路は、前記制御レジスタの前記格納制御情報のための制御情報を格納可能な制御テーブルを更に具備して、
前記制御レジスタは、第１制御レジスタと第２制御レジスタとによって構成され、
前記第１制御レジスタは現時点での前記多数のアナログスイッチの前記オン・オフを制御する前記多数の制御信号を格納する一方、次タイミングでの多数の制御信号が前記中央処理ユニットによって前記制御テーブルから読み出され前記第２制御レジスタに格納され、
前記第２制御レジスタに格納された前記次タイミングでの前記多数の制御信号は、前記第１制御レジスタに転送可能とされたことを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１３において、
前記半導体集積回路が搭載される配線基板上の接続配線によって、前記多数の端子の複数の端子が共通接続されることを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１３において、
前記半導体集積回路は、多数の追加アナログスイッチと追加レジスタとを更に具備して、
前記多数の追加アナログスイッチの各追加アナログスイッチは、前記多数の端子の隣接した各２個の端子の間に接続され、
前記追加制御レジスタは、前記多数の追加アナログスイッチのオン・オフを制御するための多数の追加制御信号を生成可能とされたことを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１６において、
前記多数の追加アナログスイッチの各追加アナログスイッチはＣＭＯＳアナログスイッチによって構成されたことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１３において、
前記多数の端子は、前記半導体集積回路の半導体チップの主表面に形成された多数のボンディングパッドによって形成され、
前記半導体集積回路は、前記多数の端子に対応する多数の外部リード端子と多数のボンディングワイヤとを更に具備して、
前記多数の端子の各端子は、前記多数のボンディングワイヤの各ボンディングワイヤを介して、前記多数の外部リード端子の各外部リード端子と電気的に接続され、
前記半導体集積回路は、追加ボンディングワイヤを更に具備して、
前記追加ボンディングワイヤによって、前記多数の端子の複数の端子が共通接続されることを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１１乃至請求項１８のいずれか１つの半導体集積回路において、
前記Ａ／Ｄ変換器は、比較器と逐次比較レジスタと局部Ｄ／Ａ変換器とを含む逐次比較型アナログ／デジタル変換器によって構成されたことを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１９において、
前記半導体集積回路は、バスと、ランダムアクセスメモリと、不揮発性メモリとを更に具備して、
前記バスに、前記Ａ／Ｄ変換器の出力端子と前記中央処理ユニットと前記ランダムアクセスメモリと前記不揮発性メモリとが電気的に接続され、
前記Ａ／Ｄ変換器の前記出力端子のデジタル信号は、前記バスを介して前記中央処理ユニットに供給され前記中央処理ユニットによって処理されることを特徴とする半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器を内蔵する半導体集積回路およびその動作方法に関し、特に少なくとも一部のチャンネルの高速化を可能とするのに有効な技術に関するものである。
【背景技術】
【０００２】
Ａ／Ｄ変換器を内蔵するマイクロコンピュータやマイクロコントローラ等の半導体集積回路においては、外部から供給されるアナログ信号がＡ／Ｄ変換器によってデジタル信号に変換されて、デジタル信号は中央処理ユニット(ＣＰＵ：Central Processing Unit)に供給される。
【０００３】
下記特許文献１には、複数の外部端子から供給される複数のアナログ信号を選択するアナログマルチプレクサが入力端子に接続されたＡ／Ｄ変換器を内蔵するマイクロコンピュータが記載されている。内蔵されたＡ／Ｄ変換器は、サンプルホールド回路の形式のコンパレータ回路とデジタル部と逐次比較レジスタと局部ＤＡ変換器を含む逐次比較型Ａ／Ｄとして構成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２６８０５号  公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者等は本発明に先立って、複数のアナログ信号のＡ／Ｄ変換の可能な汎用マイクロコントローラの開発に従事した。この汎用マイクロコントローラでは、Ａ／Ｄ変換器によりＡ／Ｄ変換されるアナログ信号の複数のチャンネルの一部のチャンネルのアナログ信号が高速でＡ／Ｄ変換されることが要求された。
【０００６】
例えば、汎用マイクロコントローラが自動車に搭載される場合に、自動車のタイヤのスリップやロック等の情報は極めて高速に処理されて、ブレーキを高速制御する必要がある。
【０００７】
図１は、本発明に先立って本発明者等によって検討された汎用マイクロコントローラとしてのマイクロコントローラユニットＭＰＵの構成を示す図である。
【０００８】
図１に示したマイクロコントーラユニットＭＰＵは、デジタル回路Ｄｉｇ＿ＣｋｔとＡ／Ｄ変換器ＡＤＣと他のアナログ回路ＡＮＬとを具備している。図１で図示されてはいないが、デジタル回路Ｄｉｇ＿Ｃｋｔには、中央処理ユニットＣＰＵとデジタルロジック回路とメモリ回路とが含まれている。
【０００９】
複数のアナログ入力信号が供給される複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNは、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNを介してコモン信号線ＣＯＭＭＯＮに接続される。コモン信号線ＣＯＭＭＯＮは、サンプルホールドスイッチＳ＆Ｈ＿ＳＷとサンプリング容量Ｃｓとを含んだＡ／Ｄ変換器ＡＤＣの入力端子に接続されている。
【００１０】
複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNは、マイクロコントーラユニットＭＰＵの外部のアナログセンサーを構成する抵抗Ｒ0、Ｒ1、Ｒ2…ＲNを介して外部電源電圧ＶEXTに接続されている。複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNの寄生容量に依存する時定数が大きくならないように、アナログセンサーの抵抗Ｒ0、Ｒ1、Ｒ2…ＲNの抵抗値は、略５００Ω〜１．５ｋΩと比較的低い抵抗値に設定されている。また複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNは、Ａ／Ｄ変換器ＡＤＣのアナログ入力端子として使用されるだけではなく、デジタル入力バッファ回路の入力端子やデジタル出力バッファ回路の出力端子のデジタル端子と兼用される場合もある。
【００１１】
複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNには、複数の静電保護回路ＥＳＤ0、ＥＳＤ1、ＥＳＤ2…ＥＳＤNが、それぞれ接続されている。複数の静電保護回路ＥＳＤ0、ＥＳＤ1、ＥＳＤ2…ＥＳＤNは、デジタル電源電圧Ｖccと複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNとの間に接続されたハイレベルクランプダイオードと、デジタル接地電圧Ｖssと複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNとの間に接続されたローレベルクランプダイオードとを含んでいる。
【００１２】
複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNとコモン信号線ＣＯＭＭＯＮとに接続された複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの各アナログスイッチは、ＰチャンネルＭＯＳ転送トランジスタとＮチャンネルＭＯＳ転送トランジスタとからなるＣＭＯＳアナログスイッチによって構成される。ＣＭＯＳアナログスイッチのＮチャンネルＭＯＳ転送トランジスタのＰ型ウェルにはアナログ接地電圧ＡＶssが供給され、ＣＭＯＳアナログスイッチのＰチャンネルＭＯＳ転送トランジスタのＮ型ウェルにはアナログ電源電圧ＡＶccが供給されている。
【００１３】
複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNを構成するＣＭＯＳアナログスイッチのＰチャンネルＭＯＳ転送トランジスタのゲート電極とＮチャンネルＭＯＳ転送トランジスタのゲート電極とを逆位相の制御信号によって駆動するために、複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNにはスイッチ制御回路ＣswS0、ＣswS1、ＣswS2…ＣswSNが接続されている。スイッチ制御回路ＣswS0、ＣswS1、ＣswS2…ＣswSNはＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを含むＣＭＯＳインバータによって構成され、このＣＭＯＳインバータの入力端子と出力端子とは複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNを構成するＣＭＯＳアナログスイッチのＮチャンネルＭＯＳ転送トランジスタのゲート電極とＰチャンネルＭＯＳ転送トランジスタのゲート電極とにそれぞれ接続されている。
【００１４】
またアナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNのオン・オフを制御するマルチプレクサ制御信号ＣＳ0、ＣＳＷ1、ＣＳＷ2…ＣＳＷNがデジタル回路Ｄｉｇ＿Ｃｋｔから生成され、複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNと複数のスイッチ制御回路ＣswS0、ＣswS1、ＣswS2…ＣswSNとに供給される。
【００１５】
しかしながら、本発明に先立って本発明者等が検討したところ、本発明に先立って検討された図１に示すマイクロコントローラユニットＭＰＵでは、Ａ／Ｄ変換のために一部のチャンネルで要求された速度を達成することができないと言う問題が明らかとされた。この問題のメカニズムを本発明者等が検討したところ、下記のような検討結果が得られた。
【００１６】
それは、複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNからアナログマルチプレクサＭＰＸとＡ／Ｄ変換器ＡＤＣのサンプルホールドスイッチＳ＆Ｈ＿ＳＷとを経由してＡ／Ｄ変換器ＡＤＣの入力端子に接続されたサンプリング容量Ｃｓまでの信号伝達速度が遅延されることが原因である。またこの信号伝達の遅延に寄与する素子には、アナログセンサーの抵抗Ｒ0、Ｒ1、Ｒ2…ＲNと複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNの寄生容量とアナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNのオン抵抗とコモン信号線ＣＯＭＭＯＮの寄生容量とサンプリング容量Ｃｓが含まれる。コモン信号線ＣＯＭＭＯＮの寄生容量は略２．０ｐＦ、サンプリング容量Ｃｓは略６．０ｐＦと、見積もられた。
【００１７】
またアナログセンサーの抵抗Ｒ0、Ｒ1、Ｒ2…ＲNは略５００Ω〜１．５ｋΩでサンプルホールドスイッチＳ＆Ｈ＿ＳＷのアナログスイッチのオン抵抗は略１．０ｋオームとこれらの抵抗は比較的低い抵抗値であるのに対して、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNのオン抵抗は略４．０ｋΩと比較的高い抵抗値であった。それは、複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNが静電破壊の降伏電圧を高くするために、各ＣＭＯＳアナログスイッチにおいてＰチャンネルＭＯＳ転送トランジスタが複数個直列接続され、ＮチャンネルＭＯＳ転送トランジスタも複数個直列接続されているためであった。従って、アナログマルチプレクサＭＰＸの複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNでは、略１．０μＳｅｃのＡ／Ｄ変換速度しか実現できないので、一部のチャンネルで要求された速度を達成することができないものであった。
【００１８】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００１９】
従って、本発明の目的とするところは、Ａ／Ｄ変換器を内蔵する半導体集積回路において、少なくとも一部のチャンネルの高速化を可能とすることにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２２】
すなわち、本発明の代表的な実施の形態は、多数の端子(Ｔ0、Ｔ1、Ｔ2…ＴN)と、多数のアナログスイッチ(ＳＷ0、ＳＷ1、ＳＷ2…ＳＷN)と、Ａ／Ｄ変換器(ＡＤＣ)と、制御レジスタ(ＲＥＧ)とを具備する半導体集積回路(ＭＰＵ)である。
【００２３】
前記多数の端子の各端子は、前記多数のアナログスイッチの各アナログスイッチを介して前記Ａ／Ｄ変換器の入力端子と接続可能とされる。
【００２４】
前記制御レジスタは、前記多数のアナログスイッチのオン・オフを制御するための多数の制御信号(ＣＳ0、ＣＳＷ1、ＣＳＷ2…ＣＳＷN)を生成可能とされる。
【００２５】
前記多数の端子の複数の端子は、共通接続可能とされる。
【００２６】
前記共通接続可能とされた前記複数の端子に対応する前記多数のアナログスイッチの複数のアナログスイッチを多重選択するために、前記制御レジスタは前記多数の制御信号の対応する複数の制御信号を略同時に選択レベルに設定可能とすることを特徴とする(図２参照)。
【発明の効果】
【００２７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２８】
すなわち、本発明によれば、Ａ／Ｄ変換器を内蔵する半導体集積回路において、少なくとも一部のチャンネルの高速化を可能とすることができる。
【図面の簡単な説明】
【００２９】
【図１】図１は、本発明に先立って本発明者等によって検討された汎用マイクロコントローラとしてのマイクロコントローラユニットＭＰＵの構成を示す図である。
【図２】図２は、本発明の実施の形態１によるマイクロコントーラユニットＭＰＵの全体構成を示す図である。
【図３】図３は、本発明の実施の形態２によって改良されたマイクロコントーラユニットＭＰＵの構成を示す図である。
【図４】図４は、図３に示した本発明の実施の形態２による改良されたマイクロコントーラユニットＭＰＵが高速スキャンモードを実行する際に第１制御レジスタＲＥＧ０からアナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNに供給される複数のマルチプレクサ制御信号ＣＳ0、ＣＳＷ1、ＣＳＷ2…ＣＳＷNの波形を示す図である。
【図５】図５は、図３に示す本発明の実施の形態２によって改良されたマイクロコントーラユニットＭＰＵがノーマルスキャンモードを実行するために、制御テーブルＴＢＬの内部のスタティックランダムアクセスメモリＳＲＡＭにノーマルスキャンモード実行制御情報が格納された様子を示す図である。
【図６】図６は、図５に示した本発明の実施の形態２による改良されたマイクロコントーラユニットＭＰＵがノーマルスキャンモードを実行する際に第１制御レジスタＲＥＧ０からアナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNに供給される複数のマルチプレクサ制御信号ＣＳ0、ＣＳＷ1、ＣＳＷ2…ＣＳＷNの波形を示す図である。
【図７】図７は、本発明の実施の形態３によって改良されたマイクロコントーラユニットＭＰＵの構成を示す図である。
【図８】図８は、本発明の実施の形態４によって改良されたマイクロコントーラユニットＭＰＵの構成を示す図である。
【図９】図９は、図２に示した本発明の実施の形態１または図３に示した本発明の実施の形態２または図７に示した本発明の実施の形態３または図８に示した本発明の実施の形態４のマイクロコントーラユニットＭＰＵに内蔵されるＡ／Ｄ変換器ＡＤＣの構成を示す図である。
【図１０】図１０は、本発明の実施の形態６によるマイクロコントーラユニットＭＰＵとしての半導体集積回路の構成を示す図である。
【発明を実施するための形態】
【００３０】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３１】
〔１〕本発明の代表的な実施の形態は、多数の端子(Ｔ0、Ｔ1、Ｔ2…ＴN)と、多数のアナログスイッチ(ＳＷ0、ＳＷ1、ＳＷ2…ＳＷN)と、Ａ／Ｄ変換器(ＡＤＣ)と、制御レジスタ(ＲＥＧ)とを具備する半導体集積回路(ＭＰＵ)である。
【００３２】
前記多数の端子の各端子は、前記多数のアナログスイッチの各アナログスイッチを介して前記Ａ／Ｄ変換器の入力端子と接続可能とされる。
【００３３】
前記制御レジスタは、前記多数のアナログスイッチのオン・オフを制御するための多数の制御信号(ＣＳ0、ＣＳＷ1、ＣＳＷ2…ＣＳＷN)を生成可能とされる。
【００３４】
前記多数の端子の複数の端子は、共通接続可能とされる。
【００３５】
前記共通接続可能とされた前記複数の端子に対応する前記多数のアナログスイッチの複数のアナログスイッチを多重選択するために、前記制御レジスタは前記多数の制御信号の対応する複数の制御信号を略同時に選択レベルに設定可能とすることを特徴とするものである(図２参照)。
【００３６】
前記実施の形態によれば、Ａ／Ｄ変換器を内蔵する半導体集積回路において、少なくとも一部のチャンネルの高速化を可能とすることができる。
【００３７】
好適な実施の形態では、前記半導体集積回路は、中央処理ユニット(ＣＰＵ)を更に具備する。
【００３８】
前記中央処理ユニットの命令実行によって、前記制御レジスタの格納制御情報が設定可能とされたことを特徴とするものである(図２参照)。
【００３９】
他の好適な実施の形態では、前記多数のアナログスイッチの各アナログスイッチはＣＭＯＳアナログスイッチによって構成されたことを特徴とするものである(図２参照)。
【００４０】
更に他の好適な実施の形態では、前記半導体集積回路は、前記制御レジスタの前記格納制御情報のための制御情報を格納可能な制御テーブル(ＴＢＬ)を更に具備する。
【００４１】
前記制御レジスタは、第１制御レジスタ(ＲＥＧ０)と第２制御レジスタ(ＲＥＧ１)とによって構成される。
【００４２】
前記第１制御レジスタは現時点での前記多数のアナログスイッチの前記オン・オフを制御する前記多数の制御信号を格納する一方、次タイミングでの多数の制御信号が前記中央処理ユニットによって前記制御テーブルから読み出され前記第２制御レジスタに格納される。
【００４３】
前記第２制御レジスタに格納された前記次タイミングでの前記多数の制御信号は、前記第１制御レジスタに転送可能とされたことを特徴とするものである(図３、図５参照)。
【００４４】
より好適な実施の形態では、前記半導体集積回路が搭載される配線基板上の接続配線によって、前記多数の端子の複数の端子が共通接続されることを特徴とするものである(図２参照)。
【００４５】
他のより好適な実施の形態では、前記半導体集積回路は、多数の追加アナログスイッチ(ＡＳＷ01、ＡＳＷ12、ＡＳＷ23…)と追加レジスタ(ＲＧ２)とを更に具備する。
【００４６】
前記多数の追加アナログスイッチの各追加アナログスイッチは、前記多数の端子の隣接した各２個の端子の間に接続される。
【００４７】
前記追加制御レジスタは、前記多数の追加アナログスイッチのオン・オフを制御するための多数の追加制御信号(ＡＣＳ01、ＡＣＳＷ12、ＡＣＳＷ23…)を生成可能とされたことを特徴とするものである(図７参照)。
【００４８】
更に他のより好適な実施の形態では、前記多数の追加アナログスイッチの各追加アナログスイッチはＣＭＯＳアナログスイッチによって構成されたことを特徴とするものである(図７参照)。
【００４９】
別のより好適な実施の形態では、前記多数の端子(Ｔ0、Ｔ1、Ｔ2…ＴN)は、前記半導体集積回路の半導体チップの主表面に形成された多数のボンディングパッドによって形成されている。
【００５０】
前記半導体集積回路は、前記多数の端子に対応する多数の外部リード端子(Ｌ0、Ｌ1、Ｌ2…ＬN)と多数のボンディングワイヤ(ＷＢ0、ＷＢ1、ＷＢ2…ＷＢN)とを更に具備する。
【００５１】
前記多数の端子の各端子は、前記多数のボンディングワイヤの各ボンディングワイヤを介して、前記多数の外部リード端子の各外部リード端子と電気的に接続されている。
【００５２】
前記半導体集積回路は、追加ボンディングワイヤ(ＷＢ01、ＷＢ12)を更に具備する。
【００５３】
前記追加ボンディングワイヤによって、前記多数の端子の複数の端子が共通接続されることを特徴とするものである(図８参照)。
【００５４】
更に別のより好適な実施の形態では、前記Ａ／Ｄ変換器は、比較器(Ｃｏｍｐ)と逐次比較レジスタ(ＳＡＲ＿Ｒｅｇ)と局部Ｄ／Ａ変換器(ＬＯＣ＿ＤＡＣ)とを含む逐次比較型アナログ／デジタル変換器によって構成されたことを特徴とする(図９参照)。
【００５５】
最も具体的な実施の形態では、前記半導体集積回路は、バス(ＣＰＵ＿Ｂｕｓ、Ｐｅｒｉｐｈ＿Ｂｕｓ)と、ランダムアクセスメモリ(２２)と、不揮発性メモリ(２３、２４)とを更に具備する。
【００５６】
前記バスに、前記Ａ／Ｄ変換器の出力端子と前記中央処理ユニットと前記ランダムアクセスメモリと前記不揮発性メモリとが電気的に接続されている。
【００５７】
前記Ａ／Ｄ変換器の前記出力端子のデジタル信号は、前記バスを介して前記中央処理ユニットに供給され前記中央処理ユニットによって処理されることを特徴とする(図１０参照)。
【００５８】
〔２〕本発明の別の観点の代表的な実施の形態は、多数の端子(Ｔ0、Ｔ1、Ｔ2…ＴN)と、多数のアナログスイッチ(ＳＷ0、ＳＷ1、ＳＷ2…ＳＷN)と、Ａ／Ｄ変換器(ＡＤＣ)と、制御レジスタ(ＲＥＧ)とを具備する半導体集積回路(ＭＰＵ)の動作方法である。
【００５９】
前記多数の端子の各端子は、前記多数のアナログスイッチの各アナログスイッチを介して前記Ａ／Ｄ変換器の入力端子と接続可能とされる。
【００６０】
前記制御レジスタは、前記多数のアナログスイッチのオン・オフを制御するための多数の制御信号(ＣＳ0、ＣＳＷ1、ＣＳＷ2…ＣＳＷN)を生成可能とされる。
【００６１】
前記多数の端子の複数の端子は、共通接続可能とされる。
【００６２】
前記共通接続可能とされた前記複数の端子に対応する前記多数のアナログスイッチの複数のアナログスイッチを多重選択するために、前記制御レジスタは前記多数の制御信号の対応する複数の制御信号を略同時に選択レベルに設定可能とすることを特徴とするものである(図２参照)。
【００６３】
前記実施の形態によれば、Ａ／Ｄ変換器を内蔵する半導体集積回路において、少なくとも一部のチャンネルの高速化を可能とすることができる。
【００６４】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００６５】
［実施の形態１］
《マイクロコントーラユニットの全体構成》
図２は、本発明の実施の形態１によるマイクロコントーラユニットＭＰＵの全体構成を示す図である。
【００６６】
図２に示したマイクロコントーラユニットＭＰＵは、モノリシックシリコン半導体チップの形態の半導体集積回路に集積化されている。
【００６７】
図２に示したマイクロコントーラユニットＭＰＵは、デジタル回路Ｄｉｇ＿ＣｋｔとＡ／Ｄ変換器ＡＤＣと他のアナログ回路ＡＮＬとを具備している。図１で図示されてはいないが、デジタル回路Ｄｉｇ＿Ｃｋｔには、中央処理ユニットＣＰＵとデジタルロジック回路とメモリ回路とが含まれている。
【００６８】
《図２のＭＰＵの基本的な相違点》
図２に示す本発明の実施の形態１によるマイクロコントーラユニットＭＰＵが図１に示した本発明に先立って本発明者等によって検討されたマイクロコントローラユニットＭＰＵの基本的に相違する点は、下記の通りである。
【００６９】
すなわち、図２に示す本発明の実施の形態１によるマイクロコントーラユニットＭＰＵは、高速化が必要とされる高速化チャンネルが、複数のアナログ入力信号が供給される複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNの最初の端子Ｔ0と２番目の端子Ｔ1と３番目の端子Ｔ2との共通接続によって実現されるものである。すなわち、この３個の端子Ｔ0、Ｔ1、Ｔ2には、高速化が必要なチャンネルのアナログセンサーの抵抗Ｒ0が共通に接続されている。この共通接続は、マイクロコントローラユニットＭＰＵが搭載される配線基板上の接続配線によって可能となる。更に、高速チャンネルを構成する３個の端子Ｔ0、Ｔ1、Ｔ2の共通接続に対応して、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNのオン・オフを制御するマルチプレクサ制御信号ＣＳ0、ＣＳＷ1、ＣＳＷ2…ＣＳＷNにおいて３個のマルチプレクサ制御信号ＣＳ0、ＣＳＷ1、ＣＳＷ2が同時にハイレベルの選択レベルに設定される。
【００７０】
それによって、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNにおいて、３個のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2が、多重選択されて、同時にオン状態に制御される。従って、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNのオン抵抗は略４．０ｋΩと比較的高い抵抗値であっても、多重選択によって同時にオン状態に制御される３個のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2の並列接続のオン抵抗は、略１．３ｋΩの比較的低い抵抗値となる。その結果、３個のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2の多重選択の場合のＡ／Ｄ変換速度は、略０．８５μＳｅｃの値まで高速化することが可能となる。一方、２個のアナログスイッチＳＷ0、ＳＷ1の多重選択の場合のＡ／Ｄ変換速度は、略０．９μＳｅｃの値まで高速化が可能となる。
【００７１】
図２に示した本発明の実施の形態１によるマイクロコントーラユニットＭＰＵで、アナログマルチプレクサＭＰＸの複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNの一部のチャンネルでの高速化を可能とする多重選択は、複数のマルチプレクサ制御信号ＣＳ0、ＣＳＷ1、ＣＳＷ2…ＣＳＷNを生成する制御レジスタＲＥＧを中央処理ユニットＣＰＵが制御することによって実現される。この中央処理ユニットＣＰＵによる制御は、バスＢＵＳを介して中央処理ユニットＣＰＵに接続されるランダムアクセスメモリＲＡＭとフラッシュ不揮発性メモリＮＶとリードオンリーメモリＲＯＭのいずれかに格納されるプログラムを中央処理ユニットＣＰＵが実行することによって実現される。
【００７２】
尚、図２に示す本発明の実施の形態１によるマイクロコントーラユニットＭＰＵでは、図１に示したマイクロコントローラユニットＭＰＵの２番目の端子Ｔ1と３番目の端子Ｔ2とに接続されていた２番目のアナログセンサーの抵抗Ｒ1と３番目のアナログセンサーの抵抗Ｒ2とが削除されているものである。
【００７３】
図２のマイクロコントーラユニットＭＰＵでも、アナログ入力信号が供給される複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNは、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNを介して、コモン信号線ＣＯＭＭＯＮに接続される。コモン信号線ＣＯＭＭＯＮは、サンプルホールドスイッチＳ＆Ｈ＿ＳＷとサンプリング容量Ｃｓとを含んだＡ／Ｄ変換器ＡＤＣの入力端子に接続されている。
【００７４】
図２のマイクロコントーラユニットＭＰＵでも、アナログセンサーの抵抗Ｒ0…ＲNの抵抗値は、略５００Ω〜１．５ｋΩと比較的低い抵抗値に設定されている。また複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNは、Ａ／Ｄ変換器ＡＤＣのアナログ入力端子として使用されるだけではなく、デジタル入力バッファ回路の入力端子やデジタル出力バッファ回路の出力端子のデジタル端子と兼用される。
【００７５】
複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNには、複数の静電保護回路ＥＳＤ0、ＥＳＤ1、ＥＳＤ2…ＥＳＤNが、それぞれ接続されている。複数の静電保護回路ＥＳＤ0、ＥＳＤ1、ＥＳＤ2…ＥＳＤNは、デジタル電源電圧Ｖccと複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNとの間に接続されたハイレベルクランプダイオードと、デジタル接地電圧Ｖssと複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNとの間に接続されたローレベルクランプダイオードとを含んでいる。
【００７６】
複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNとコモン信号線ＣＯＭＭＯＮとに接続された複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの各アナログスイッチは、ＰチャンネルＭＯＳ転送トランジスタとＮチャンネルＭＯＳ転送トランジスタとからなるＣＭＯＳアナログスイッチによって構成される。ＣＭＯＳアナログスイッチのＮチャンネルＭＯＳ転送トランジスタのＰ型ウェルにはアナログ接地電圧ＡＶssが供給され、ＣＭＯＳアナログスイッチのＰチャンネルＭＯＳ転送トランジスタのＮ型ウェルにはアナログ電源電圧ＡＶccが供給されている。
【００７７】
複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNを構成するＣＭＯＳアナログスイッチのＰチャンネルＭＯＳ転送トランジスタのゲート電極とＮチャンネルＭＯＳ転送トランジスタのゲート電極とを逆位相の制御信号によって駆動するために、複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNにはスイッチ制御回路ＣswS0、ＣswS1、ＣswS2…ＣswSNが接続されている。スイッチ制御回路ＣswS0、ＣswS1、ＣswS2…ＣswSNはＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを含むＣＭＯＳインバータによって構成され、このＣＭＯＳインバータの入力端子と出力端子とは複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNを構成するＣＭＯＳアナログスイッチのＮチャンネルＭＯＳ転送トランジスタのゲート電極とＰチャンネルＭＯＳ転送トランジスタのゲート電極とにそれぞれ接続されている。
【００７８】
またアナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNのオン・オフを制御するマルチプレクサ制御信号ＣＳ0、ＣＳＷ1、ＣＳＷ2…ＣＳＷNが中央処理ユニットＣＰＵによって制御された制御レジスタＲＥＧから生成され、複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNと複数のスイッチ制御回路ＣswS0、ＣswS1、ＣswS2…ＣswSNとに供給される。
【００７９】
［実施の形態２］
《改良されたマイクロコントーラユニットの構成》
図３は、本発明の実施の形態２によって改良されたマイクロコントーラユニットＭＰＵの構成を示す図である。
【００８０】
図３に示す本発明の実施の形態２によるマイクロコントーラユニットＭＰＵが、図２に示した本発明の実施の形態１によるマイクロコントーラユニットＭＰＵと相違するのは、下記の点である。
【００８１】
すなわち、図３に示した本発明の実施の形態２によるマイクロコントーラユニットＭＰＵでは、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNのオン・オフ状態を制御するマルチプレクサ制御信号ＣＳ0、ＣＳＷ1、ＣＳＷ2…ＣＳＷNを生成する制御レジスタが２個の制御レジスタＲＥＧ０、ＲＥＧ１に増加され、また更に中央処理ユニットＣＰＵによる制御に従って２個の制御レジスタＲＥＧ０、ＲＥＧ１の制御情報を生成する制御テーブルＴＢＬが追加されている。
【００８２】
第１制御レジスタＲＥＧ０がアナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNに複数のマルチプレクサ制御信号ＣＳ0、ＣＳＷ1、ＣＳＷ2…ＣＳＷNを供給する間に、中央処理ユニットＣＰＵによって制御された制御テーブルＴＢＬは次の制御情報を生成して第２制御レジスタＲＥＧ１に供給する。
【００８３】
図３に示したように、制御テーブルＴＢＬは、スタティックランダムアクセスメモリＳＲＡＭとリード・ライト回路Ｒ／Ｗ＿Ｃｋｔを含んでいる。図３に示した例では、高速チャンネルを実現する多重選択を含む高速スキャンモードを実行するための制御情報が、制御テーブルＴＢＬの内部のスタティックランダムアクセスメモリＳＲＡＭに格納されている。すなわち、最初に中央処理ユニットＣＰＵは、高速スキャンモード実行命令に応答して図３に示した９ワードＷ０…Ｗ８×８ビットＣ０、Ｃ１、Ｃ２…Ｃ７の構成の制御情報を制御テーブルＴＢＬの内部のスタティックランダムアクセスメモリＳＲＡＭに格納する。
【００８４】
《高速スキャンモード》
すなわち、第１ワードＷ０の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７は、オール“０”であり、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの全てをオフ状態とする全非選択に使用される情報である。
【００８５】
次の第２ワードＷ１の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７では、第１ビットの制御信号Ｃ０と第２ビットの制御信号Ｃ１と第３ビットの制御信号Ｃ２とがハイレベル“１”の選択レベルであり、その他の第４ビットから第８ビットの制御信号Ｃ３〜Ｃ７がローレベル“０”の非選択レベルである。従って、第２ワードＷ１の情報は、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの３個のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2を多重選択して同時にオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御するための制御信号である。
【００８６】
その次の第３ワードＷ２の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７では、第４ビットの制御信号Ｃ３がハイレベル“１”の選択レベルであって、その他の全てのビットの制御信号がローレベル“０”の非選択レベルである。このように第３ワードＷ２の情報は、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの４番目のアナログスイッチＳＷ3のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御するための制御信号である。
【００８７】
その次の第４ワードＷ３の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７では、第５ビットの制御信号Ｃ４がハイレベル“１”の選択レベルであって、その他の全てのビットの制御信号がローレベル“０”の非選択レベルである。このように第４ワードＷ３の情報は、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの５番目のアナログスイッチＳＷ4のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御するための制御信号である。
【００８８】
その次の第５ワードＷ４の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７では、第６ビットの制御信号Ｃ５がハイレベル“１”の選択レベルであって、その他の全てのビットの制御信号がローレベル“０”の非選択レベルである。このように第５ワードＷ４の情報は、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの６番目のアナログスイッチＳＷ5のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御するための制御信号である。
【００８９】
その次の第６ワードＷ５の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７では、第７ビットの制御信号Ｃ６がハイレベル“１”の選択レベルであって、その他の全てのビットの制御信号がローレベル“０”の非選択レベルである。このように第６ワードＷ５の情報は、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの７番目のアナログスイッチＳＷ6のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御するための制御信号である。
【００９０】
その次の第７ワードＷ６の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７で、第８ビットの制御信号Ｃ７がハイレベル“１”の選択レベルであって、その他の全てのビットの制御信号がローレベル“０”の非選択レベルである。このように第７ワードＷ６の情報は、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの８番目のアナログスイッチＳＷ7のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御するための制御信号である。
【００９１】
その次の第８ワードＷ７の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７は、高速スキャンモードでは、不使用とされる。従って、第８ワードＷ７の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７は、オール・ドント・ケア“Ｘ”である。
【００９２】
最後の第９ワードＷ８の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７は、高速スキャンモードでは不使用とされる。従って、最後の第９ワードＷ８の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７も、同様にオール・ドント・ケア“Ｘ”である。
【００９３】
図４は、図３に示した本発明の実施の形態２による改良されたマイクロコントーラユニットＭＰＵが高速スキャンモードを実行する際に第１制御レジスタＲＥＧ０からアナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNに供給される複数のマルチプレクサ制御信号ＣＳ0、ＣＳＷ1、ＣＳＷ2…ＣＳＷNの波形を示す図である。
【００９４】
図４に示すように、最初は第１ワードＷ０によって８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７はオール“０”とされて、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの全てはオフ状態に制御される。
【００９５】
次の第２ワードＷ１によって８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７で、第１ビットの制御信号Ｃ０と第２ビットの制御信号Ｃ１と第３ビットの制御信号Ｃ２とがハイレベル“１”の選択レベルとされ、その他の第４ビットから第８ビットの制御信号Ｃ３〜Ｃ７がローレベル“０”の非選択レベルとされ、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの３個のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2を多重選択して同時にオン状態に制御され、他の全てのアナログスイッチを非選択としてオフ状態に制御する。
【００９６】
その次の第３ワードＷ２によって８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７で、第４ビットの制御信号Ｃ３がハイレベル“１”の選択レベルとされて、その他の全てのビットの制御信号がローレベル“０”の非選択レベルとされ、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの４番目のアナログスイッチＳＷ3のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御する。
【００９７】
その次の第４ワードＷ３によって８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７で、第５ビットの制御信号Ｃ４がハイレベル“１”の選択レベルとされて、その他の全てのビットの制御信号がローレベル“０”の非選択レベルとされ、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの５番目のアナログスイッチＳＷ4のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御する。
【００９８】
その次の第５ワードＷ４によって８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７で、第６ビットの制御信号Ｃ５がハイレベル“１”の選択レベルとされて、その他の全てのビットの制御信号がローレベル“０”の非選択レベルとされ、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの６番目のアナログスイッチＳＷ5のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御する。
【００９９】
その次の第６ワードＷ５によって８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７で、第７ビットの制御信号Ｃ６がハイレベル“１”の選択レベルとされて、その他の全てのビットの制御信号がローレベル“０”の非選択レベルとされ、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの７番目のアナログスイッチＳＷ6のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御する。
【０１００】
その次の第７ワードＷ６によって８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７で、第８ビットの制御信号Ｃ７がハイレベル“１”の選択レベルとされて、その他の全てのビットの制御信号がローレベル“０”の非選択レベルとされ、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの８番目のアナログスイッチＳＷ7のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御する。
【０１０１】
《ノーマルスキャンモード》
図５は、図３に示す本発明の実施の形態２によって改良されたマイクロコントーラユニットＭＰＵがノーマルスキャンモードを実行するために、制御テーブルＴＢＬの内部のスタティックランダムアクセスメモリＳＲＡＭにノーマルスキャンモード実行制御情報が格納された様子を示す図である。
【０１０２】
一方、このノーマルスキャンモードでは、図３に示す本発明の実施の形態２によって改良されたマイクロコントーラユニットＭＰＵの複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNは、図１に示したマイクロコントーラユニットＭＰＵと同様に、個々のアナログセンサーを構成する抵抗Ｒ0、Ｒ1、Ｒ2…ＲNを介して外部電源電圧ＶEXTに接続されている。
【０１０３】
図５に示した例では、ノーマルチャンネルを実現するノーマル選択のノーマルスキャンモードを実行するための制御情報が、制御テーブルＴＢＬの内部のスタティックランダムアクセスメモリＳＲＡＭに格納されている。すなわち、最初に中央処理ユニットＣＰＵは、ノーマルスキャンモード実行命令に応答して図５に示した９ワードＷ０…Ｗ８×８ビットＣ０、Ｃ１、Ｃ２…Ｃ７の構成の制御情報を制御テーブルＴＢＬ内部のスタティックランダムアクセスメモリＳＲＡＭに格納する。
【０１０４】
すなわち、第１ワードＷ０の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７は、オール“０”であり、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの全てをオフ状態とする全非選択に使用される情報である。
【０１０５】
次に、第２ワードＷ１の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７では、第１ビットの制御信号Ｃ０がハイレベル“１”の選択レベルで、その他の全てのビットの制御信号がローレベル“０”の非選択レベルである。このように第２ワードＷ１の情報は、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの１番目のアナログスイッチＳＷ0のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御するための制御信号である。
【０１０６】
その次の第３ワードＷ２の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７では、第２ビットの制御信号Ｃ１がハイレベル“１”の選択レベルで、その他の全てのビットの制御信号がローレベル“０”の非選択レベルである。従って、第３ワードＷ２の情報は、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの２番目のアナログスイッチＳＷ1のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御するための制御信号である。
【０１０７】
その次の第４ワードＷ３の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７では、第３ビットの制御信号Ｃ２がハイレベル“１”の選択レベルで、その他の全てのビットの制御信号がローレベル“０”の非選択レベルである。従って、第４ワードＷ３の情報は、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの３番目のアナログスイッチＳＷ2のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御するための制御信号である。
【０１０８】
その次の第５ワードＷ４の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７では、第４ビットの制御信号Ｃ３がハイレベル“１”の選択レベルで、その他の全てのビットの制御信号がローレベル“０”の非選択レベルである。従って、第５ワードＷ４の情報は、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの４番目のアナログスイッチＳＷ3のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御するための制御信号である。
【０１０９】
その次の第６ワードＷ５の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７では、第５ビットの制御信号Ｃ４がハイレベル“１”の選択レベルで、その他の全てのビットの制御信号がローレベル“０”の非選択レベルである。従って、第６ワードＷ５の情報は、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの５番目のアナログスイッチＳＷ4のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御するための制御信号である。
【０１１０】
その次の第７ワードＷ６の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７では、第６ビットの制御信号Ｃ５がハイレベル“１”の選択レベルで、その他の全てのビットの制御信号がローレベル“０”の非選択レベルである。従って、第７ワードＷ６の情報は、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの６番目のアナログスイッチＳＷ5のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御するための制御信号である。
【０１１１】
その次の第８ワードＷ７の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７では、第７ビットの制御信号Ｃ６がハイレベル“１”の選択レベルで、その他の全てのビットの制御信号がローレベル“０”の非選択レベルである。従って、第８ワードＷ７の情報は、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの７番目のアナログスイッチＳＷ6のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御するための制御信号である。
【０１１２】
最後の第９ワードＷ８の８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７では、第８ビットの制御信号Ｃ７がハイレベル“１”の選択レベルで、その他の全てのビットの制御信号がローレベル“０”の非選択レベルである。従って、最後の第９ワードＷ８の情報は、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの８番目のアナログスイッチＳＷ7のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御するための制御信号である。
【０１１３】
図６は、図５に示した本発明の実施の形態２による改良されたマイクロコントーラユニットＭＰＵがノーマルスキャンモードを実行する際に第１制御レジスタＲＥＧ０からアナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNに供給される複数のマルチプレクサ制御信号ＣＳ0、ＣＳＷ1、ＣＳＷ2…ＣＳＷNの波形を示す図である。
【０１１４】
図６に示すように、最初は第１ワードＷ０によって８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７はオール“０”とされて、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの全てはオフ状態に制御される。
【０１１５】
次の第２ワードＷ１によって８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７で、第１ビットの制御信号Ｃ０がハイレベル“１”の選択レベルとされて、その他の全てのビットの制御信号がローレベル“０”の非選択レベルとされ、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの１番目のアナログスイッチＳＷ0のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御する。
【０１１６】
その次の第３ワードＷ２によって８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７で、第２ビットの制御信号Ｃ１がハイレベル“１”の選択レベルとされ、その他の全てのビットの制御信号がローレベル“０”の非選択レベルとされ、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの２番目のアナログスイッチＳＷ1のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御する。
【０１１７】
その次の第４ワードＷ３によって８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７で、第３ビットの制御信号Ｃ２がハイレベル“１”の選択レベルとされ、その他の全てのビットの制御信号がローレベル“０”の非選択レベルとされ、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの３番目のアナログスイッチＳＷ2のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御する。
【０１１８】
その次の第５ワードＷ４によって８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７で、第４ビットの制御信号Ｃ３がハイレベル“１”の選択レベルとされ、その他の全てのビットの制御信号がローレベル“０”の非選択レベルとされ、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの４番目のアナログスイッチＳＷ3のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御する。
【０１１９】
その次の第６ワードＷ５によって８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７で、第５ビットの制御信号Ｃ４がハイレベル“１”の選択レベルとされ、その他の全てのビットの制御信号がローレベル“０”の非選択レベルとされ、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの５番目のアナログスイッチＳＷ4のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御する。
【０１２０】
その次の第７ワードＷ６によって８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７で、第６ビットの制御信号Ｃ５がハイレベル“１”の選択レベルとされ、その他の全てのビットの制御信号がローレベル“０”の非選択レベルとされ、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの６番目のアナログスイッチＳＷ5のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御する。
【０１２１】
その次の第８ワードＷ７によって８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７で、第７ビットの制御信号Ｃ６がハイレベル“１”の選択レベルとされ、その他の全てのビットの制御信号がローレベル“０”の非選択レベルとされ、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの７番目のアナログスイッチＳＷ6のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御する。
【０１２２】
最後の第９ワードＷ８によって８ビットの制御情報Ｃ０、Ｃ１、Ｃ２…Ｃ７では、第８ビットの制御信号Ｃ７がハイレベル“１”の選択レベルとされ、その他の全てのビットの制御信号がローレベル“０”の非選択レベルとされ、アナログマルチプレクサＭＰＸの複数のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2…ＳＷNの８番目のアナログスイッチＳＷ7のみを選択してオン状態に制御して他の全てのアナログスイッチを非選択としてオフ状態に制御する。
【０１２３】
［実施の形態３］
《他の改良されたマイクロコントーラユニットの構成》
図７は、本発明の実施の形態３によって改良されたマイクロコントーラユニットＭＰＵの構成を示す図である。
【０１２４】
図７に示したように、複数のアナログ入力信号が供給される複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNでは、隣接した２個の端子は追加アナログスイッチによって相互に接続可能とされている。
【０１２５】
すなわち、第１番目の追加アナログスイッチＡＳＷ01によって、第１番目の端子Ｔ0と第２番目の端子Ｔ1とは、相互に接続可能とされている。また、第２番目の追加アナログスイッチＡＳＷ12によって、第２番目の端子Ｔ1と第３番目の端子Ｔ2とは、相互に接続可能とされている。更に第３番目の追加アナログスイッチＡＳＷ23によって、第３番目の端子Ｔ2と第４番目の端子Ｔ3とは、相互に接続可能とされている。
【０１２６】
図７には、図示されていないが、第４番目の追加アナログスイッチＡＳＷ34によって、第４番目の端子Ｔ3と第５番目の端子Ｔ4とは、相互に接続可能とされている。更に第５番目の追加アナログスイッチＡＳＷ45によって、第５番目の端子Ｔ4と第６番目の端子Ｔ5とは、相互に接続可能とされている。また、第６番目の追加アナログスイッチＡＳＷ56によって、第６番目の端子Ｔ5と第７番目の端子Ｔ6とは、相互に接続可能とされている。更に第７番目の追加アナログスイッチＡＳＷ67によって、第７番目の端子Ｔ6と第８番目の端子Ｔ7とは、相互に接続可能とされている。
【０１２７】
更に、図７に示した第１番目、２番目、第３番目の追加アナログスイッチＡＳＷ01、ＡＳＷ12、ＡＳＷ23のオン・オフ制御は、第３制御レジスタＲＥＧ２から生成される追加アナログスイッチ制御信号Ｃ01、Ｃ12、Ｃ23のハイレベル・ローレベルで制御可能である。同様に、図７には図示されていない第４番目、５番目、第６番目、第７番目の追加アナログスイッチＡＳＷ34、ＡＳＷ45、ＡＳＷ56、ＡＳＷ67のオン・オフ制御は、第３制御レジスタＲＥＧ２から生成される他の追加アナログスイッチ制御信号Ｃ34、Ｃ45、Ｃ56、Ｃ67のハイレベル・ローレベルで制御可能である。
【０１２８】
また、第３制御レジスタＲＥＧ２の制御格納情報Ｃ01、Ｃ12、Ｃ23、Ｃ34、Ｃ45、Ｃ56、Ｃ67の格納も、図７に図示していないバスＢＵＳを介して中央処理ユニットＣＰＵに接続されるランダムアクセスメモリＲＡＭとフラッシュ不揮発性メモリＮＶとリードオンリーメモリＲＯＭのいずれかに格納されるプログラムを中央処理ユニットＣＰＵが実行することによって実現可能である。
【０１２９】
また、図７は、本発明の実施の形態３によって改良されたマイクロコントーラユニットＭＰＵにおいても、図３と図４で説明した高速スキャンモードを実行することが可能であり、また図５と図と６で説明したノーマルスキャンモードを実行することが可能である。
【０１３０】
［実施の形態４］
《別の改良されたマイクロコントーラユニットの構成》
図８は、本発明の実施の形態４によって改良されたマイクロコントーラユニットＭＰＵの構成を示す図である。
【０１３１】
図８に示したように、複数のアナログ入力信号が供給される複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNの３個の端子Ｔ0、Ｔ1、Ｔ2では、隣接した２個の端子は追加ボンディングワイヤＷＢ01、ＷＢ12によって相互に接続可能とされている。
【０１３２】
図８で、複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNは、マイクロコントーラユニットＭＰＵを構成するモノリシックシリコン半導体チップの主表面に形成された複数のボンディングパッドによって形成されている。更に複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNに対応して、複数の外部リード端子Ｌ0、Ｌ1、Ｌ2…ＬNが形成されている。また更に、複数の端子Ｔ0、Ｔ1、Ｔ2…ＴNと複数の外部リード端子Ｌ0、Ｌ1、Ｌ2…ＬNは、複数のボンディングワイヤＷＢ0、ＷＢ1、ＷＢ2…ＷＢNを介して相互に電気的に接続されている。
【０１３３】
すなわち、１番目の端子Ｔ0と１番目の外部リード端子Ｌ0とは、１番目のボンディングワイヤＷＢ0を介して相互に電気的に接続され、２番目の端子Ｔ1と２番目の外部リード端子Ｌ1とは、２番目のボンディングワイヤＷＢ1を介して相互に電気的に接続され、３番目の端子Ｔ2と３番目の外部リード端子Ｌ2とは、３番目のボンディングワイヤＷＢ2を介して相互に電気的に接続され、４番目の端子Ｔ3と４番目の外部リード端子Ｌ3とは、４番目のボンディングワイヤＷＢ3を介して相互に電気的に接続されている。
【０１３４】
また、５番目の端子Ｔ4と５番目の外部リード端子Ｌ4とは、５番目のボンディングワイヤＷＢ4を介して相互に電気的に接続され、６番目の端子Ｔ5と６番目の外部リード端子Ｌ5とは、６番目のボンディングワイヤＷＢ5を介して相互に電気的に接続され、７番目の端子Ｔ6と７番目の外部リード端子Ｌ6とは、７番目のボンディングワイヤＷＢ6を介して相互に電気的に接続されて、８番目の端子Ｔ7と８番目の外部リード端子Ｌ7とは、８番目のボンディングワイヤＷＢ7を介して相互に電気的に接続されている。
【０１３５】
図８では、高速チャンネルを実現するための３個の端子Ｔ0、Ｔ1、Ｔ2の共通接続が、図２に示したような配線基板上の接続配線により実現されるのではなく、２本の追加ボンディングワイヤＷＢ01、ＷＢ12により実現されている。すなわち、図８では、１本目の追加ボンディングワイヤＷＢ01が２番目の外部リード端子Ｌ1と１番目の端子Ｔ0に電気的に接続され、２本目の追加ボンディングワイヤＷＢ12が２番目の外部リード端子Ｌ1と３番目の端子Ｔ2と電気的に接続されている。また、図８に示すように、マイクロコントーラユニットＭＰＵを構成するモノリシックシリコン半導体チップの主表面と、８本のボンディングワイヤＷＢ0…ＷＢ7と、２本の追加ボンディングワイヤＷＢ01、ＷＢ12は封止樹脂パッケージＰＫＧ内部に封止され、物理的に保護されている。
【０１３６】
マイクロコントーラユニットＭＰＵの外部で、１番目、２番目、３番目の外部リード端子Ｌ0…Ｌ2のいずれか１個の外部リード端子に、高速チャンネルのアナログセンサーの抵抗Ｒ0が接続される。３個のアナログスイッチＳＷ0、ＳＷ1、ＳＷ2が多重選択され同時にオン状態に制御されることによって、高速チャンネルのアナログセンサーの抵抗Ｒ0からのアナログ入力信号が高速でＡ／Ｄ変換器ＡＤＣによってデジタル信号に変換されることが可能となる。
【０１３７】
［実施の形態５］
《逐次比較型Ａ／Ｄ変換器の構成》
図９は、図２に示した本発明の実施の形態１または図３に示した本発明の実施の形態２または図７に示した本発明の実施の形態３または図８に示した本発明の実施の形態４のマイクロコントーラユニットＭＰＵに内蔵されるＡ／Ｄ変換器ＡＤＣの構成を示す図である。
【０１３８】
図９に示すように、Ａ／Ｄ変換器ＡＤＣは、サンプルホールドスイッチＳ＆Ｈ＿ＳＷとサンプリング容量Ｃｓと比較器Ｃｏｍｐと逐次比較レジスタＳＡＲ＿Ｒｅｇと局部Ｄ／Ａ変換器ＬＯＣ＿ＤＡＣと基準電圧生成器Ｒｅｆ＿Ｇｅｎとを含む逐次比較型アナログ／デジタル変換器によって構成されている。
【０１３９】
他のＡ／Ｄ変換器ＡＤＣとしては、超高速のフラッシュ型Ａ／Ｄ変換器は極めて消費電力が大きいと言う欠点があり、高速のパイプライン型Ａ／Ｄ変換器は比較的消費電力が大きいと言う欠点があり、高分解能のΣΔＡ／Ｄ変換器は出力部のデシメーションフィルタが必要で量子化雑音を低減するためにはＭＡＳＨ(Multistage Noise Shaping)と呼ばれる複雑な多段量子化雑音抑圧方式の回路が必要であり回路設計が困難であると言う欠点がある。それに対して、図９に示した逐次比較型アナログ／デジタル変換器によって構成されたＡ／Ｄ変換器ＡＤＣは、低消費電力であり、１６ビットの比較的高い分解能が得られ、回路設計等も容易であると言う利点を有している。
【０１４０】
図９に示すＡ／Ｄ変換器ＡＤＣでは、逐次比較レジスタＳＡＲ＿Ｒｅｇからの１６ビットデジタル信号Ｄ0、Ｄ1、Ｄ2、Ｄ3…Ｄ15と基準電圧生成器Ｒｅｆ＿Ｇｅｎから生成される基準電圧Ｖrefとに応答して局部Ｄ／Ａ変換器ＬＯＣ＿ＤＡＣから生成されるアナログフィードバック電圧ＶfbとサンプルホールドスイッチＳ＆Ｈ＿ＳＷのホールド期間のサンプリング容量Ｃｓのアナログ入力電圧Ｖanとが、比較器Ｃｏｍｐで比較される。比較器Ｃｏｍｐはアナログ比較結果に応答して、例えばバイナリーサーチ等の所定のサーチアルゴリズムに従って逐次比較レジスタＳＡＲ＿Ｒｅｇの１６ビットデジタル信号Ｄ0、Ｄ1、Ｄ2、Ｄ3…Ｄ15のデジタル値を更新する。
【０１４１】
その結果、アナログ入力電圧Ｖanの電圧レベルにアナログフィードバック電圧Ｖfbの電圧レベルが逐次近似(Successive Approximation)するようになり、アナログ入力電圧Ｖanが１６ビットデジタル信号Ｄ0、Ｄ1、Ｄ2、Ｄ3…Ｄ15にＡ／Ｄ変換されるものとなる。尚、図９に示したＡ／Ｄ変換器ＡＤＣでは、サンプルホールドスイッチＳ＆Ｈ＿ＳＷとサンプリング容量Ｃｓと比較器Ｃｏｍｐと局部Ｄ／Ａ変換器ＬＯＣ＿ＤＡＣと基準電圧生成器Ｒｅｆ＿Ｇｅｎとのアナログ回路には、アナログ回路のためのアナログ電源電圧ＡＶccとアナログ接地電圧ＡＶssとが供給されている。一方、Ａ／Ｄ変換器ＡＤＣの１６ビットのデジタル信号を生成する逐次比較レジスタＳＡＲ＿Ｒｅｇに、デジタル回路のためのデジタル電源電圧Ｖccとデジタル接地電圧Ｖssとが供給されている。
【０１４２】
［実施の形態６］
図１０は、本発明の実施の形態６によるマイクロコントーラユニットＭＰＵとしての半導体集積回路の構成を示す図である。
【０１４３】
図１０に示したように、半導体集積回路の半導体チップＩＣ＿Ｃｈｉｐのアナログ回路コア１０は、アナログマルチプレクサー(ＭＰＸ)１１と逐次比較型Ａ／Ｄ変換器(ＳＡＲ＿ＡＤＣ)１２とを含んでいる。
【０１４４】
《アナログ回路コア》
図１０に示したアナログマルチプレクサー(ＭＰＸ)１１は、図２に示した本発明の実施の形態１または図３に示した本発明の実施の形態２または図７に示した本発明の実施の形態３または図８に示した本発明の実施の形態４のいずれかのアナログマルチプレクサーＭＰＸか使用されることが可能である。
【０１４５】
更に図１０に示す逐次比較型Ａ／Ｄ変換器(ＳＡＲ＿ＡＤＣ)１２としては、図９に示した本発明の実施の形態５による逐次比較型アナログ／デジタル変換器によって構成されることが可能である。尚、アナログ回路コア１０には例えば、５ボルトと比較的高い電圧に設定されたアナログ電源電圧ＡＶccが供給される一方、アナログ回路コア１０にはアナログ接地電位ＡＶssが供給される。
【０１４６】
《デジタル回路コア》
図１０に示したように、半導体集積回路の半導体チップＩＣ＿Ｃｈｉｐのデジタル回路コア２０は、中央処理ユニット(ＣＰＵ)２１とランダムアクセスメモリ(ＲＡＭ)２２とフラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)２３とリードオンリーメモリ(ＲＯＭ)２４とバススイッチコントローラ(ＢＳＣ)２５とを含んでいる。尚、デジタル回路コア２０には、例えば略１ボルトと比較的低い電圧に設定されたデジタル電源電圧Ｖccが供給される一方、デジタル回路コア２０にはデジタル接地電位Ｖssが供給される。
【０１４７】
すなわち、中央処理ユニット(ＣＰＵ)２１にはＣＰＵバスＣＰＵ＿Ｂｕｓと制御線Ｃｎｔｒ＿Ｌｉｎｅｓとを介して、ランダムアクセスメモリ(ＲＡＭ)２２とフラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)２３とリードオンリーメモリ(ＲＯＭ)２４とバススイッチコントローラ(ＢＳＣ)２５とが接続されている。尚、中央処理ユニット(ＣＰＵ)２１には、ＣＰＵバスＣＰＵ＿Ｂｕｓと制御線Ｃｎｔｒ＿Ｌｉｎｅｓと周辺バスＰｅｒｉｐｈ＿Ｂｕｓとバススイッチコントローラ(ＢＳＣ)２５とを介して、複数の周辺回路Ｐｅｒｉｐｈ＿Ｃｉｒｔ１、Ｐｅｒｉｐｈ  Ｃｉｒ２が接続されている。
【０１４８】
従って、アナログ回路コア１０の逐次比較型Ａ／Ｄ変換器(ＳＡＲ＿ＡＤＣ)１２によりアナログマルチプレクサー(ＭＰＸ)１１で選択されサンプルされた入力アナログ信号がデジタル信号に変換され、変換されたデジタル信号は周辺バスＰｅｒｉｐｈ＿Ｂｕｓ、バススイッチコントローラ(ＢＳＣ)２５、ＣＰＵバスＣＰＵ＿Ｂｕｓを介して中央処理ユニット(ＣＰＵ)２１によって処理されることができる。
【０１４９】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１５０】
例えば、本発明はＡ／Ｄ変換器を内蔵する汎用用途のマイクロコンピュータやマイクロコントローラ等の半導体集積回路に限定されるものではなく、特定用途のシステムオンチップ(ＳＯＣ：System On Chip)にも適応可能であることは言うまでもない。
【０１５１】
更に図３と図５の半導体集積回路において、第２制御レジスタＲＥＧ１は、制御テーブルＴＢＬのリード・ライト回路Ｒ／Ｗ＿Ｃｋｔの８個の読み出しセンスラッチによって置換されることが可能である。
【０１５２】
また更に、本発明による半導体集積回路において、Ａ／Ｄ変換器のアナログ入力に幹線信号線と支線信号線とを含む階層信号線構造を採用することができる。高速アナログチャンネルとされる可能性のある端子は、アナログスイッチを介してＡ／Ｄ変換器のアナログ入力端子に接続されたコモン線ＣＯＭＭＯＮと呼ばれる幹線信号線に接続される。それに対して、低速アナログチャンネルの端子は、アナログスイッチを介して、サブコモン線ＳＵＢ＿ＣＯＭＭＯＮと呼ばれる支線信号線に接続される。低速アナログの支線線信号線は、階層接続スイッチを介して、幹線信号線とＡ／Ｄ変換器の入力端子とサンプリング容量に接続される。高速アナログチャンネルが使用される間には、階層接続スイッチはオフ状態に制御され、支線線信号線の大きな浮遊容量はＡ／Ｄ変換器の入力端子と電気的に分離されることが可能となる。
【０１５３】
また、本発明によれば、一部のチャンネルだけではなく、全チャンネルを高速化することもできる。その際には、２個の外部端子が共通接続され、２個の対応するアナログスイッチが同時選択されるものである。同様に、他の２個の外部端子が共通接続され、他の対応する２個のアナログスイッチが同時選択される。
【符号の説明】
【０１５４】
ＭＰＵ…マイクロコントーラユニット
Ｄｉｇ＿Ｃｋｔ…デジタル回路
ＡＤＣ…Ａ／Ｄ変換器
ＡＮＬ…他のアナログ回路
Ｔ0、Ｔ1、Ｔ2…ＴN…複数の端子
Ｒ0、Ｒ1、Ｒ2…ＲN…アナログセンサーの抵抗
ＶEXT…外部電源電圧
ＭＰＸ…アナログマルチプレクサ
ＳＷ0、ＳＷ1、ＳＷ2…ＳＷN…複数のアナログスイッチ
ＡＤＣ…Ａ／Ｄ変換器
Ｓ＆Ｈ＿ＳＷ…サンプルホールドスイッチ
Ｃｓ…サンプリング容量
Ｖcc…デジタル電源電圧
Ｖss…デジタル接地電圧
ＡＶcc…アナログ電源電圧
ＡＶss…アナログ接地電圧
ＣＯＭＭＯＮ…コモン信号線
Ｓ＆Ｈ＿ＳＷ…サンプルホールドスイッチ
Ｃｓ…サンプリング容量
ＣＰＵ…中央処理ユニット
ＲＡＭ…ランダムアクセスメモリ
ＲＯＭ…リードオンリーメモリ
ＮＶ…フラッシュ不揮発性メモリ
ＢＵＳ…バス
Ｃｏｍｐ…比較器
ＳＡＲ＿Ｒｅｇ…逐次比較レジスタ
ＬＯＣ＿ＤＡＣ…局部Ｄ／Ａ変換器
Ｒｅｆ＿Ｇｅｎ…基準電圧生成器
ＩＣ＿Ｃｈｉｐ…半導体チップ
１０…アナログ回路コア
１１…アナログマルチプレクサー
１２…逐次比較型Ａ／Ｄ変換器(ＳＡＲ＿ＡＤＣ)
２０…デジタル回路コア
２１…中央処理ユニット(ＣＰＵ)
２２…ランダムアクセスメモリ(ＲＡＭ)
２３…フラッシュ不揮発性メモリデバイス(ＮＶ＿Ｆｌａｓｈ)
２４…リードオンリーメモリ(ＲＯＭ)
２５…バススイッチコントローラ(ＢＳＣ)
２６、２７…周辺回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2012029154.tif 000008
【図７】
2012029154.tif 000009
【図８】
2012029154.tif 000010
【図９】
2012029154.tif 000011
【図１０】
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