(57)【要約】【課題】  本発明は、ＳｉＯ２膜、特に塗布型ＳｉＯ２膜の応力を緩和することが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。【解決手段】  上記課題を解決するために、例えば、本実施形態のＲｅＲＡＭは、メモリ部において、メモリ構造を複数積層してなる三次元構造が形成され、例えば、配線領域において、素子の周辺部の広い空間を充填している塗布型ＳｉＯ２膜がＳｉＮ膜によって細かく分断されてなる構造に形成されている。【選択図】  図８
2012028590.tif 000002
【特許請求の範囲】
【請求項１】
第１ワード線と、
前記第１ワード線と交差するビット線と、
前記第１ワード線と前記ビット線との交差部かつ間に形成され、前記第１ワード線と前記ビット線とに電気的に接続された第１メモリセルと、
前記第１メモリセルの側方に形成された第１酸化膜と、
前記第１メモリセルと前記第１酸化膜との間に形成された第１窒化膜と、
前記ビット線と交差する第２ワード線と、
前記ビット線と前記第２ワード線との交差部かつ間に形成され、前記ビット線と前記第２ワード線とに電気的に接続された第２メモリセルと、
前記第２メモリセルの側方に形成された第２酸化膜と、
前記第２メモリセルと前記第２酸化膜との間に形成された第２窒化膜と、
前記第１および第２メモリセルの周辺領域に形成された周辺酸化膜と、
前記周辺酸化膜内に形成された周辺窒化膜と、
を具備し、
前記第１メモリセルと前記第２メモリセルとが、前記ビット線を共有して積層するように形成され、
前記周辺酸化膜が前記周辺窒化膜によって分割されていることを特徴とする半導体装置。
【請求項２】
前記第１および第２メモリセルが遷移金属酸化膜、電極、およびダイオードを有していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記周辺酸化膜が塗布型シリコン酸化膜であって、ポリシラザンまたは水素シルセスキオキサンを主成分とするスピンオンガラス膜であることを特徴とする請求項１記載の半導体装置。
【請求項４】
メモリセルアレイが形成されることとなる領域およびその周辺領域のシリコン基板上方に、第１配線層、第１ダイオード層、および第１可変抵抗膜層を形成する工程と、
前記第１可変抵抗膜層上方に、第１フォトレジスト膜層を用いたエッチングにより加工された第１マスク層を形成する工程と、
前記第１マスク層を用いて、前記第１配線層、前記第１ダイオード層、および前記第１可変抵抗膜層をエッチングにより加工する工程と、
前記第１配線層、前記第１ダイオード層、前記第１可変抵抗膜層、および前記第１マスク層の側壁を含んで覆うように第１窒化膜を形成する工程と、
前記第１窒化膜上方に、第１酸化膜を形成する工程と、
前記第１マスク層を化学機械研磨により除去する工程と、
前記第１可変抵抗膜層、前記第１窒化膜、および前記第１酸化膜の上方に、第２配線層、第２ダイオード層、および第２可変抵抗膜層を形成する工程と、
前記第２可変抵抗膜層上方に、第２フォトレジスト膜層を用いたエッチングにより加工された第２マスク層を形成する工程と、
前記第２マスク層を用いて、前記第２配線層、前記第２ダイオード層、および前記第２可変抵抗膜層、更に前記第１配線層、前記第１ダイオード層、および前記第１可変抵抗膜層をエッチングにより加工する工程と、
前記第２配線層、前記第２ダイオード層、前記第２可変抵抗膜層、および前記第２マスク層、更に前記第１配線層、前記第１ダイオード層、および前記第１可変抵抗膜層の側壁を含んで覆うように第２窒化膜を形成する工程と、
前記第２窒化膜上方に、第２酸化膜を形成する工程と、
前記第２マスク層を化学機械研磨により除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１フォトレジスト膜層と前記第２フォトレジスト膜層とが、メモリセル周辺領域において、格子状に形成されていることを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に係り、特にＳｉＯ２膜を層間絶縁膜として用いた半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）の高集積化による素子の動作速度向上、低消費電力化を図り、製造コストを抑制していくためには、ＬＳＩの微細化を進め、素子面積を縮小していくことが必要である。更に近年、素子を三次元的に積層することで、面積あたりの素子数を増やす構造が提案されている（例えば、特許文献１参照。）。
【０００３】
このような構造では、メモリセル部間の細い溝と例えば、素子分離のための広い溝とが同一平面上に形成されるため、広さの異なる溝を同一工程で埋め込む必要がある。そこで、広さの異なる溝を同一工程で埋め込む方法としては、ＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）法により形成された塗布型ＳｉＯ２膜を用いる方法等が検討されている。
【０００４】
塗布型ＳｉＯ２膜は、細い溝の埋め込みに非常に有効であるのに対し、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成されたＳｉＯ２膜と比較して、膜の応力が大きい。このため、配線を引き回すための広い領域に塗布型ＳｉＯ２膜を形成し、積層を繰り返すと、塗布型ＳｉＯ２膜の体積が大きくなり、応力によって塗布型ＳｉＯ２膜にクラックが発生してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００９／０１３４４３２  Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題点を解決するためになされたもので、ＳｉＯ２膜、特に塗布型ＳｉＯ２膜の応力を緩和することが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明による一形態の半導体装置は、第１ワード線と、前記第１ワード線と交差するビット線と、前記第１ワード線と前記ビット線との交差部かつ間に形成され、前記第１ワード線と前記ビット線とに電気的に接続された第１メモリセルと、前記第１メモリセルの側方に形成された第１酸化膜と、前記第１メモリセルと前記第１酸化膜との間に形成された第１窒化膜と、前記ビット線と交差する第２ワード線と、前記ビット線と前記第２ワード線との交差部かつ間に形成され、前記ビット線と前記第２ワード線とに電気的に接続された第２メモリセルと、前記第２メモリセルの側方に形成された第２酸化膜と、前記第２メモリセルと前記第２酸化膜との間に形成された第２窒化膜と、前記第１および第２メモリセルの周辺領域に形成された周辺酸化膜と、前記周辺酸化膜内に形成された周辺窒化膜と、を具備し、前記第１メモリセルと前記第２メモリセルとが、前記ビット線を共有して積層するように形成され、前記周辺酸化膜が前記周辺窒化膜によって分割されていることを特徴とする。
【０００８】
また、本発明による一形態の半導体装置の製造方法は、メモリセルアレイが形成されることとなる領域およびその周辺領域のシリコン基板上方に、第１配線層、第１ダイオード層、および第１可変抵抗膜層を形成する工程と、前記第１可変抵抗膜層上方に、第１フォトレジスト膜層を用いたエッチングにより加工された第１マスク層を形成する工程と、前記第１マスク層を用いて、前記第１配線層、前記第１ダイオード層、および前記第１可変抵抗膜層をエッチングにより加工する工程と、前記第１配線層、前記第１ダイオード層、前記第１可変抵抗膜層、および前記第１マスク層の側壁を含んで覆うように第１窒化膜を形成する工程と、前記第１窒化膜上方に、第１酸化膜を形成する工程と、前記第１マスク層を化学機械研磨により除去する工程と、前記第１可変抵抗膜層、前記第１窒化膜、および前記第１酸化膜の上方に、第２配線層、第２ダイオード層、および第２可変抵抗膜層を形成する工程と、前記第２可変抵抗膜層上方に、第２フォトレジスト膜層を用いたエッチングにより加工された第２マスク層を形成する工程と、前記第２マスク層を用いて、前記第２配線層、前記第２ダイオード層、および前記第２可変抵抗膜層、更に前記第１配線層、前記第１ダイオード層、および前記第１可変抵抗膜層をエッチングにより加工する工程と、前記第２配線層、前記第２ダイオード層、前記第２可変抵抗膜層、および前記第２マスク層、更に前記第１配線層、前記第１ダイオード層、および前記第１可変抵抗膜層の側壁を含んで覆うように第２窒化膜を形成する工程と、前記第２窒化膜上方に、第２酸化膜を形成する工程と、前記第２マスク層を化学機械研磨により除去する工程と、を具備することを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る不揮発性メモリのメモリセルアレイの一部（１層を示す。）の斜視図。
【図２】図１におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１つ分の断面図。
【図３】本発明の実施形態に係る不揮発性メモリのメモリセルアレイの一部（複数層を示す。）の斜視図。
【図４】図３におけるＩＩ−ＩＩ´線で切断して矢印方向に見たメモリセルの断面図。
【図５】本発明の実施形態に係る不揮発性メモリのメモリ部および配線領域の形成工程を工程順に示した斜視図。
【図６】本発明の実施形態に係る不揮発性メモリのメモリ部および配線領域の形成工程を工程順に示した斜視図。
【図７】本発明の実施形態に係る不揮発性メモリのメモリ部および配線領域の形成工程を工程順に示した斜視図。
【図８】本発明の実施形態に係る不揮発性メモリのメモリ部および配線領域の形成工程を工程順に示した斜視図。
【図９】本発明の実施形態に係る不揮発性メモリの配線領域の形成工程に用いるフォトレジスト膜。
【発明を実施するための形態】
【００１０】
本発明の実施形態を以下に図面を参照して説明する。なお、以下の実施形態においては、クロスポイント型メモリセルを積層した多層構造の不揮発性半導体装置であるＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）およびＲｅＲＡＭの製造方法へ適用した例について述べる。
【実施例】
【００１１】
先ず、本発明の実施形態による半導体装置の製造方法によって形成されたＲｅＲＡＭのメモリセルアレイの構造について説明する。
【００１２】
図１は、メモリセルアレイの一部の斜視図、図２は、図１におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１３】
図１に示すように、複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に形成され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に形成され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが形成される。第１および第２の配線は、熱に強くかつ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００１４】
図２に示すように、メモリセルＭＣは、例えば、多結晶シリコンからなるダイオード１１、遷移金属酸化膜からなる可変抵抗膜１２、および導電性材料からなる電極１３から構成されるものとする。
【００１５】
図３は、上述したメモリ構造を複数積層して三次元構造に形成した場合の斜視図である。図４は、図３のＩＩ−ＩＩ´断面を示す断面図である。
【００１６】
図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０、ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１、ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２、ＭＣ３で共有されている。
【００１７】
上記のように形成されたＲｅＲＡＭのメモリセル（以下、メモリ部という。）の周辺領域、即ち、メモリ部の周期性が崩れた領域には、例えば、配線を引き回すための領域（以下、配線領域という。）が形成されることとなる。
【００１８】
そこで、次に、図５から図９を参照して、本発明の実施形態において、上述したメモリ構造を複数積層して三次元構造に形成した、ＲｅＲＡＭのメモリ部および配線領域の製造方法を説明する。ここで、全ての工程はメモリ部および配線領域で、同時に行われるものとする。
【００１９】
図５（ａ）に示すように、図示しない半導体基板であるシリコン基板上方に、ワード線ＷＬやビット線ＢＬ等の配線層２０、ダイオード層２１、可変抵抗膜層２２、および電極層２３を順次形成する。そして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）のマスクとなるＳｉＯ２膜２４をＣＶＤ法により形成し、ＳｉＯ２膜２４上に図示しないフォトレジスト膜を形成する。通常のリソグラフィ技術によってフォトレジスト膜を形成後、ＳｉＯ２膜２４を図５（ａ）で示されている形状に、フォトレジスト膜をマスクとしたＲＩＥによって加工する。この時、配線領域においては、フォトレジストとして例えば図９（ａ）に示すダミーパターンを用いることとする。フォトレジストは、通常のアッシャー工程、例えば硫酸と過酸化水素水の混合液でのエッチングによって除去される。
【００２０】
次に、図５（ｂ）に示すように、ＳｉＯ２膜２４をマスクとしたＲＩＥによって、電極層２３、可変抵抗膜層２２、ダイオード層２１、および配線層２０を順次加工する。そして、配線層２０、ダイオード層２１、可変抵抗膜層２２、電極層２３、およびＳｉＯ２膜２４を覆うようにＳｉＮ膜２５を形成する。
【００２１】
次に、図５（ｃ）に示すように、ＳｉＮ膜２５上に塗布型ＳｉＯ２膜２６を形成する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって、電極層２３が露出するまで、塗布型ＳｉＯ２膜２６、ＳｉＮ膜２５、ＳｉＯ２膜２４を削り取る。ここで、塗布型ＳｉＯ２膜としては、例えば、ポリシラザン［ポリペルヒドロシラザン：‐（ＳｉＨ２ＮＨ）ｎ‐］膜、ＨＳＱ［水素シスセスキオサン：‐（ＨＳｉＯ３／２）ｎ‐］膜等を使用することができる。
【００２２】
次に、図６（ａ）に示すように、電極層２３、ＳｉＮ膜２５、および塗布型ＳｉＯ２膜２６上に、ワード線ＷＬやビット線ＢＬ等の二層目の配線層３０、ダイオード層３１、可変抵抗膜層３２、および電極層３３を順次形成する。そして、ＲＩＥのマスクとなるＳｉＯ２膜３４をＣＶＤ法により形成し、ＳｉＯ２膜３４上に図示しないフォトレジスト膜を形成する。通常のリソグラフィ技術によってフォトレジスト膜を形成後、ＳｉＯ２膜３４を図６（ａ）で示されている形状に、フォトレジスト膜をマスクとしたＲＩＥによって加工する。この時、メモリ部においては、一層目のマスクであるＳｉＯ２膜２４と直行するような形状を有するフォトレジストを、配線領域においては、フォトレジストとして例えば図９（ｂ）に示すダミーパターンを用いることとする。フォトレジストは、通常のアッシャー工程、例えば硫酸と過酸化水素水の混合液でのエッチングによって除去される。
【００２３】
次に、図６（ｂ）に示すように、ＳｉＯ２膜３４をマスクとしたＲＩＥによって、二層目の電極層３３、可変抵抗膜層３２、ダイオード層３１、および配線層３０、更に一層目の電極層２３、可変抵抗膜層２２、ダイオード層２１、および配線層２０を順次加工する。そして、配線層３０、ダイオード層３１、可変抵抗膜層３２、電極層３３およびＳｉＯ２膜３４、更に配線層２０、ダイオード層２１、可変抵抗膜層２２、および電極層２３を覆うようにＳｉＮ膜３５を形成する。
【００２４】
次に、図７に示すように、ＳｉＮ膜３５上に塗布型ＳｉＯ２膜３６を形成する。その後、ＣＭＰによって、電極層３３が露出するまで、塗布型ＳｉＯ２膜３６、ＳｉＮ膜３５、ＳｉＯ２膜３４を削り取る。
【００２５】
次に、図８（ａ）に示すように、電極層３３、ＳｉＮ膜３５、および塗布型ＳｉＯ２膜３６上に、ワード線ＷＬやビット線ＢＬ等の三層目の配線層４０、ダイオード層４１、可変抵抗膜層４２、および電極層４３を順次形成する。そして、ＲＩＥのマスクとなるＳｉＯ２膜４４をＣＶＤ法により形成し、ＳｉＯ２膜４４上に図示しないフォトレジスト膜を形成する。通常のリソグラフィ技術によってフォトレジスト膜を形成後、ＳｉＯ２膜４４を図８（ａ）で示されている形状に、フォトレジスト膜をマスクとしたＲＩＥによって加工する。この時、メモリ部においては、一層目のマスクであるＳｉＯ２膜２４と同一な形状を有するフォトレジストを、配線領域においては、フォトレジストとして、例えば一層目の加工に用いたのと同様な形状を有する、図９（ａ）に示すようなダミーパターンを用いることとする。フォトレジストは、通常のアッシャー工程、例えば硫酸と過酸化水素水の混合液でのエッチングによって除去される。
【００２６】
そして、ＳｉＯ２膜４４をマスクとしたＲＩＥによって、三層目の電極層４３、可変抵抗膜層４２、ダイオード層４１、および配線層４０、更に二層目の電極層３３、可変抵抗膜層３２、ダイオード層３１、および配線層３０を順次加工する。
【００２７】
次に、図８（ｂ）に示すように、配線層４０、ダイオード層４１、可変抵抗膜層４２、電極層４３、およびＳｉＯ２膜４４、更に配線層３０、ダイオード層３１、可変抵抗膜層３２、および電極層３３を覆うようにＳｉＮ膜４５を形成し、ＳｉＮ膜４５上に塗布型ＳｉＯ２膜４６を形成する。その後、ＣＭＰによって、電極層４３が露出するまで、塗布型ＳｉＯ２膜４６、ＳｉＮ膜４５、ＳｉＯ２膜４４を削り取る。
【００２８】
そして、電極層４３、ＳｉＮ膜４５、および塗布型ＳｉＯ２膜４６上に図示しない配線層を形成する。
【００２９】
上記の製造工程を経ることで、クロスポイント型メモリセルを積層した多層構造の不揮発性半導体装置であるＲｅＲＡＭは、メモリ部において、上述したようにメモリ構造を複数積層してなる三次元構造が形成され、例えば配線領域において、素子の周辺部の広い空間を充填している塗布型ＳｉＯ２膜がＳｉＮ膜によって細かく分断されてなる構造が形成されることとなる。従って、塗布型ＳｉＯ２膜の積層による体積増大に伴う応力拡大の緩和が可能となり、塗布型ＳｉＯ２膜のクラック発生を抑制することができる。
【００３０】
本実施形態においては、多数方向の応力を分断することができることから格子状のダミーパターン（例えば、図９。）を用いたが、縦じま、横じま等、格子状以外の形状を有するダミーパターンも用いることができる。
【００３１】
本実施形態においては、メモリ部と配線領域を同一工程で形成したが、それぞれを別工程で形成することも可能である。
【００３２】
本実施形態においては、メモリ部が三層に積層された三次元構造を有するＲｅＲＡＭが記載されているが、上記のような積層構造の形成を繰り返すことも可能である。この場合においても、最も上層には配線層が形成されることとなる。
【００３３】
なお、本発明は、上記実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変更して実施してもよいことは勿論である。
【符号の説明】
【００３４】
１１  ダイオード
１２  可変抵抗膜
１３  電極
２０，３０，４０  配線層
２１，３１，４１  ダイオード層
２２，３２，４２  可変抵抗膜層
２３，３３，４３  電極層
２４，３４，４４  ＳｉＯ２膜
２５，３５，４５  ＳｉＮ膜
２６，３６，４６  塗布型ＳｉＯ２膜
ＷＬ  ワード線
ＢＬ  ビット線
ＭＣ  メモリセル
ＭＡ  セルアレイ層
【図１】
2012028590.tif 000003
【図２】
2012028590.tif 000004
【図３】
2012028590.tif 000005
【図４】
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【図５】
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【図６】
2012028590.tif 000008
【図７】
2012028590.tif 000009
【図８】
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【図９】
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