(57)【要約】【課題】本発明の実施形態は、微細加工された高アスペクト比の分離溝の内部に絶縁膜を形成できる半導体装置およびその製造方法を提供する。【解決手段】半導体基板の上にゲート絶縁膜を介して設けられた複数のゲート電極のチャネル方向に平行な側面を、隣り合うゲート電極の間に設けられた分離溝の内壁の一部として含む半導体装置の製造方法であって、ゲート電極の側面を覆う保護膜を形成する工程と、保護膜に側面が覆われたゲート電極をマスクとして、半導体基板をエッチングし分離溝を形成する工程と、を備える。さらに、分離溝の表面を酸化して第１の絶縁膜を形成し分離溝の底部を埋め込む工程と、第１の絶縁膜の上に第２の絶縁膜を形成し、ゲート電極の側面を含む分離溝の上部を埋め込む工程と、を備えたことを特徴とする。【選択図】図５
2012028419.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上にゲート絶縁膜を介して設けられた複数のゲート電極のチャネル方向に平行な側面を、隣り合う前記ゲート電極の間に設けられた分離溝の内壁の一部として含む半導体装置の製造方法であって、
前記ゲート電極の前記側面を覆う保護膜を形成する工程と、
前記保護膜に前記側面が覆われた前記ゲート電極をマスクとして、前記半導体基板をエッチングし、前記分離溝を形成する工程と、
前記分離溝表面を酸化した第１の絶縁膜を形成し、前記分離溝の底部を埋め込む工程と、
前記第１の絶縁膜の上に第２の絶縁膜を形成し、前記ゲート電極の前記側面を含む前記分離溝の上部を埋め込む工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極は、前記半導体基板の上に形成された前記ゲート絶縁膜と、前記ゲート絶縁膜の上に形成された導電膜と、前記半導体基板と、をエッチングして設けられ、
前記ゲート電極の側面、および、前記ゲート絶縁膜の側面、さらに前記半導体基板に形成された凹部の側面に前記保護膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記保護膜は、シリコン窒化膜を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極の前記側面に直交する方向に前記ゲート電極が並列して設けられ、
前記保護膜の前記側面に直交する方向の幅は、隣り合う前記ゲート電極の間隔の２２％よりも狭いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
半導体基板の上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極のチャネル方向に平行な側面を内壁の一部として含む分離溝と、
前記分離溝の底部に埋め込まれた第１の絶縁膜と、
前記第１の絶縁膜の上に設けられて前記分離溝の上部を埋め込み、前記第１の絶縁膜よりも密度が低い第２の絶縁膜と、
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高度に集積化されたＬＳＩの高性能化および低コスト化を図るためには、ＬＳＩの製造工程における微細加工技術の新たな進展が求められる。例えば、素子分離領域の微細化は、素子面積の縮小に直結し低コスト化に寄与する。一方、素子分離領域のアイソレーション特性は、ＬＳＩの動作速度や消費電力を左右する。そして、素子分離領域の絶縁性は、高度に微細化された構造においても維持されなければならない。
【０００３】
ＬＳＩの素子分離技術として広く採用されているＳＴＩ（Shallow Trench Isolation）は、微細な分離溝に絶縁膜を埋め込んだ素子分離構造を有している。この分離溝は、ＬＳＩの高集積化にともなって縮小し、例えば、２０ｎｍ以下の非常に微細な溝幅に達しようとしている。
【０００４】
一方、素子分離構造の絶縁性を維持するためには、分離溝の深さを一定に保つ必要がある。結果として、高集積化の進展に伴ってＳＴＩの分離溝のアスペクト比が増大し、絶縁膜による埋め込みが困難になるという問題を生じる可能性がある。そこで、微細加工された高アスペクト比の分離溝の内部に絶縁膜を形成する新たな技術が求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平３−１７８１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、微細加工された高アスペクト比の分離溝の内部に絶縁膜を形成できる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置の製造方法は、半導体基板の上にゲート絶縁膜を介して設けられた複数のゲート電極のチャネル方向に平行な側面を、隣り合う前記ゲート電極の間に設けられた分離溝の内壁の一部として含む半導体装置の製造方法であって、前記ゲート電極の前記側面を覆う保護膜を形成する工程と、前記保護膜に前記側面が覆われた前記ゲート電極をマスクとして、前記半導体基板をエッチングし前記分離溝を形成する工程と、を備える。さらに、前記分離溝の表面を酸化して第１の絶縁膜を形成し、前記分離溝の底部を埋め込む工程と、前記第１の絶縁膜の上に第２の絶縁膜を形成し、前記ゲート電極の側面を含む前記分離溝の上部を埋め込む工程と、を備えたことを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置の平面配置を示す模式図である。
【図２】第１の実施形態に係る半導体装置の製造過程を模式的に示す部分断面図である。
【図３】図２に続く半導体装置の製造過程を模式的に示す部分断面図である。
【図４】図３に続く半導体装置の製造過程を模式的に示す部分断面図である。
【図５】第１の実施形態に係る半導体装置の部分断面を示す模式図である。
【図６】比較例に係る半導体ウェーハの断面の一部を表す模式図である。
【図７】第１の実施形態に係る半導体装置の構造パラメータを示す模式断面図である。
【図８】第２の実施形態に係る半導体装置の製造過程を模式的に示す部分断面図である。
【図９】図８に続く半導体装置の製造過程を模式的に示す部分断面図である。
【図１０】第３の実施形態に係る半導体装置の製造過程を模式的に示す部分断面図である。
【図１１】図１０に続く半導体装置の製造過程を模式的に示す部分断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
【００１０】
（第１の実施形態）  
図１は、第１の実施形態に係る半導体装置１００を模式的に例示する平面配置図である。半導体装置１００は、例えば、ＮＡＮＤ型フラッシュメモリであり、図１は、メモリアレイ部の構成を例示している。ＮＡＮＤ型フラッシュメモリは、データを記憶するメモリアレイ部１０と、メモリアレイ部１０を駆動する周辺回路部（図示しない）を有する。
【００１１】
図１に示すように、メモリアレイ部１０には、メモリセル領域Ｒｍｃと、選択トランジスタ領域Ｒｓｔと、が配置され、メモリセル領域Ｒｍｃは、２つの選択トランジスタ領域Ｒｓｔの間に設けられる。同図中のＹ方向に、メモリセル領域Ｒｍｃおよび選択トランジスタ領域Ｒｓｔの両方を貫いて、複数のメモリストリング１３と、複数のＳＴＩ１２とが、交互に配置されている。ＳＴＩ１２は、隣り合うメモリストリング１３の間を絶縁する。
【００１２】
さらに、メモリストリング１３およびＳＴＩ１２をＸ方向に横断して、複数の制御ゲート電極２７と選択ゲート電極２９とが設けられている。メモリストリング１３と制御ゲート電極２７とが交差する場所にはメモリセルが形成され、メモリストリング１３と選択ゲート電極２９とが交差する場所には、選択トランジスタが形成されている。
【００１３】
ＮＡＮＤ型フラッシュメモリの大容量化の進展に対応して、メモリアレイ部１０の構造が微細化され、例えば、ＳＴＩ１２の横方向の幅は、２０ｎｍ以下に達しようとしている。
【００１４】
本実施形態では、メモリアレイ部１０に設けられるメモリセル領域Ｒｍｃの一部を例示して、半導体装置１００の製造方法を説明する。以下、図２〜図４は、メモリセル領域ＲｍｃのＡ−Ａ断面（図１参照）を模式的に示している。
【００１５】
図２（ａ）に示すように、半導体装置１００は、半導体基板２の上にゲート絶縁膜３を介して設けられた複数のゲート電極５を有し、ゲート電極５のチャネル方向に平行な側面７は、隣り合うゲート電極５の間に設けられた分離溝の内壁の一部となる。
【００１６】
ここで、チャネル方向とは、ストライプ状に形成されたメモリストリング１３が延在するＹ方向である。分離溝は、半導体基板２に設けられるトレンチ１７と、トレンチ１７の上方の隣り合うゲート電極５の間のスペースと、を合わせた溝を意味する。トレンチ１７は、分離溝の底部であり、ゲート電極５の間のスペースは、分離溝の上部である（図３（ａ）参照）。例えば、図１のＳＴＩ１２は、分離溝を絶縁膜で埋め込んで形成される。
【００１７】
本実施形態では、ゲート絶縁膜３となる厚さ約８ｎｍのＳｉＯＮ膜と、ゲート電極５となる厚さ約９０ｎｍの多結晶シリコン膜とを、半導体基板２の上に積層する。さらに、反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）のエッチングマスクとなる厚さ約７０ｎｍのシリコン窒化膜（ＳｉＮ膜）９を積層する。
ＳｉＮ膜９は、化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）のストッパーとして使用することもできる（図４（ｂ）参照）。半導体基板２には、例えば、シリコンウェーハを用いることができる。
【００１８】
例えば、ＳｉＮ膜９の上に形成されたストライプ状のシリコン酸化膜（ＳｉＯ２膜）をマスクとして、ＳｉＮ膜９および多結晶シリコン膜、ＳｉＯＮ膜を順にエッチングすることができる。エッチングにはＲＩＥ法を用いることができる。
【００１９】
そして、図２（ａ）に示すように、ゲート電極５が、半導体基板２の上にゲート絶縁膜３を介して形成される。ゲート電極５は、メモリストリング１３の延在するＹ方向にストライプ状に形成され、後にＳＴＩ１２が形成されるスペースを空けてＸ方向に並列して配置される。
【００２０】
次に、ゲート電極５の側面７を覆う保護膜を形成する。
図２（ｂ）に示すように、ゲート電極５が形成された半導体基板２の表面に、例えば、ＡＬＤ（Atomic Layer Deposition）法を用いて保護膜１５となるＳｉＮ膜１５ａを形成する。
【００２１】
続いて、図２（ｃ）に示すように、ゲート電極５の側面に保護膜１５を残してＳｉＮ膜１５ａをエッチングする。例えば、半導体基板２の表面に垂直な方向のエッチングレートが、半導体基板２の表面に平行な方向のエッチングレートよりも早くなるＲＩＥの異方性を利用することができる。エッチングガスとして、例えば、四フッ化炭素（ＣＦ４）を用いることができる。
【００２２】
これにより、ゲート電極５の上に形成されたＳｉＮ膜１５ａと、隣り合うゲート電極５の間において半導体基板２の表面に形成されたＳｉＮ膜１５ａと、を除去し、ゲート電極５の側面７に保護膜１５を残し、ゲート電極５の間に半導体基板２の表面を露出させることができる。
【００２３】
次に、図３（ａ）に示すように、保護膜１５に側面７が覆われたゲート電極５をマスクとして、分離溝の底部であるトレンチ１７を形成する。例えば、異方性を有するＲＩＥ条件を用いて、半導体基板２の表面に垂直な方向にエッチングする。エッチングガスとして、例えば、臭化水素（ＨＢｒ）、および、酸素（Ｏ２）、ＣＦ４の混合ガスを用いることができる。
【００２４】
これにより、半導体基板２の表面に平行な横方向のエッチングを抑制し、隣り合うゲート電極５の間に露出した半導体基板２の表面から深さ方向にトレンチ１７を形成することができる。トレンチ１７の間口は、ゲート電極５の間に露出した半導体基板２のＸ方向の幅と同じに形成することができる。
【００２５】
また、トレンチ１７は、ゲート電極５の両側に左右均等に形成される。保護膜１５と半導体基板２との境界にできる分離溝の上部と底部との間のズレも左右均等に形成することができる。
【００２６】
次に、トレンチ１７内壁に露出した半導体基板２の表面を熱酸化して第１の絶縁膜であるＳｉＯ２膜２１を形成する。
熱酸化により形成されるＳｉＯ２膜２１は、半導体基板２の酸化された領域の体積よりも大きいため、図３（ｂ）に示すように、トレンチ１７の内部をＳｉＯ２膜２１により埋め込むことができる。
【００２７】
上述したように、トレンチ１７は、ゲート電極５の両側に左右均等に形成され、トレンチ１７の内部に露出した半導体基板２の熱酸化は、左右均等に進行する。したがって、トレンチ１７を埋め込んだＳｉＯ２膜２１も均等に形成され、ＳｉＯ２膜２１の中心からゲート絶縁膜３およびゲート電極５までの距離は等しい。
【００２８】
図３（ａ）において、例えば、隣り合うゲート電極５の間のＸ方向の間隔を２０ｎｍとし、保護膜１５のＸ方向の幅を５ｎｍとすれば、トレンチ１７の間口の幅は１０ｎｍとなる。さらに、トレンチ１７の深さを２２０ｎｍに設ければ、トレンチ１７のアスペクト比は２２となる。
【００２９】
このように、間口が狭くアスペクト比の大きいトレンチ１７の内部を、例えば、高密度プラズマＣＶＤ法（High Density Plasma-Chemical Vapor Deposition：HDP-CVD）、あるいは、ＴＥＯＳ／Ｏ３法を用いて形成されるＳｉＯ２膜により埋め込むことは難しい。
【００３０】
これに対し、本実施形態のように、トレンチ１７の内面を熱酸化してＳｉＯ２膜２１を形成すれば、ＳｉＯ２膜２１の体積膨張によりトレンチ１７の内部も埋め込むことができる。そして、トレンチ１７の内部には、ボイドや継ぎ目（Void or Seam）が抑制された高品質なＳｉＯ２膜を形成することができる。
【００３１】
一方、ゲート電極５の側面７には保護膜１５が形成されているので、ゲート電極５に含まれるシリコンは酸化されず、トレンチ１７の内部のみに熱酸化膜が形成される。さらに、保護膜１５として、例えば、耐酸化性を有するＳｉＮ膜を用いることにより、ゲート電極５およびゲート絶縁膜３の酸化による劣化も防止することができる。
【００３２】
次に、図４（ａ）に示すように、ＳｉＯ２膜２１の上に第２の絶縁膜であるＳｉＯ２膜２３を形成し、ゲート電極５の側面７に挟まれた分離溝の上部１８を埋め込むことができる。
例えば、希フッ酸、約１５０℃に加熱した燐酸などを用いて保護膜１５をエッチングし、その後、ＨＤＰ−ＣＶＤ法、ＴＥＯＳ／Ｏ３法、さらに、塗布法、ＬＰ−ＣＶＤ法、ＡＬＤ法などの方法により、ＳｉＯ２膜２３を形成する。
【００３３】
分離溝の底部であるトレンチ１７はＳｉＯ２膜２１で埋め込まれており、ゲート電極５の側面７に挟まれた分離溝の上部１８は、間口が狭いとしてもアスペクト比が小さく相対的に浅い溝となっている。したがって、上記のＨＤＰ−ＣＶＤ法、ＴＥＯＳ／Ｏ３法などを用いて容易に埋め込むことができる。
【００３４】
上記の実施形態では、保護膜１５をエッチングして除去する例を示したが、保護膜１５を残すこともできる。そして、ゲート電極５の側面において、制御ゲート電極２７（図５参照）とゲート電極５との間を絶縁するインターポリ絶縁膜２５（図５参照）の一部として用いることも可能である。
【００３５】
次に、図４（ｂ）に示すように、ＳｉＯ２膜２３の表面をＣＭＰ法を用いて平坦化する。この際、ゲート電極５の上に設けられたＳｉＮ膜９がストッパーとして機能し、ゲート電極５の研磨を防ぐことができる。
【００３６】
続いて、図５に示すように、分離溝の上部１８を埋め込んだＳｉＯ２膜２３の表面をエッチバックし、インターポリ絶縁膜２５を介して制御ゲート電極２７を形成する。
【００３７】
このようにして製作された半導体装置１００は、半導体基板２の上にゲート絶縁膜３を介して設けられたゲート電極５と、ゲート電極５のチャネル方向に平行な側面７を内壁の一部として含む分離溝と、を備えている。
【００３８】
分離溝の底部（トレンチ１７）は、第１の絶縁膜であるＳｉＯ２膜２１で埋め込まれ、分離溝の上部１８は、ＳｉＯ２膜２１の上に設けられた第２の絶縁膜であるＳｉＯ２膜２３によって埋め込まれている。例えば、ＨＤＰ−ＣＶＤ法、または、ＴＥＯＳ／Ｏ３法により形成されたＳｉＯ２膜２３の密度は、熱酸化膜であるＳｉＯ２膜２１の密度よりも低くなる。
【００３９】
図６は、比較例に係る半導体基板２の断面の一部を表す模式図である。
図６（ａ）は、半導体基板２の上にゲート絶縁膜３を介してゲート電極５が形成された状態を示している。ゲート電極５の上には、ＳｉＮ膜９が設けられている。隣り合うゲート電極５の間には、分離溝１６が形成されている。分離溝１６は、ＳｉＮ膜９の表面から半導体基板２の所定の深さまで連続してエッチングされている。
【００４０】
図６（ｂ）は、図６（ａ）に示す半導体基板２の表面を熱酸化した後の断面を示している。分離溝１６の底部である半導体基板２の溝は、ＳｉＯ２膜２１によって埋め込まれている。さらに、分離溝１６の上部でもゲート電極５が酸化され、溝の上部がＳｉＯ２膜３１によって塞がれている。
分離溝１６の底部に挟まれた領域２９には、半導体基板２の一部が残されている。これに対し、ゲート電極５は、全てが酸化されＳｉＯ２に変化していることがわかる。
【００４１】
一方、図６（ｃ）は、図６（ａ）に示す半導体基板２の表面に保護膜１９を形成し、その後、熱酸化した状態の断面を示している。保護膜は、ＡＬＤ法により形成された厚さ約５ｎｍのＳｉＮ膜である。
図６（ｃ）に示すように、半導体基板２およびゲート電極５のいずれも熱酸化されておらず、保護膜１９によって酸化が抑制されることを示している。
【００４２】
保護膜１９を形成しなければ、図６（ｂ）に示すようにゲート電極５の側面から酸化が進行し、ＳｉＯ２膜により分離溝１６の上部が塞がれてしまうことがわかる。さらに、ゲート電極５の全体がＳｉＯ２に変化し、例えば、フローティングゲートとして機能しなくなる場合が生じる。
【００４３】
一方、分離溝１６の底部では、熱酸化が進行し分離溝１６がＳｉＯ２膜で埋め込まれている。そして、ゲート電極５の下には、チャネルとなる半導体基板２の一部２９が残されている。
【００４４】
すなわち、ゲート電極５の側面に保護膜１９を残し、分離溝１６の底部を露出させた状態で熱酸化を行うことにより、ゲート電極５の下にチャネルとなる部分２９を残し、分離溝１６の底部だけをＳｉＯ２膜で埋め込むことが可能となる。
【００４５】
図７は、本実施形態に係る半導体装置１００の構造パラメータを示す模式断面図である。図７（ａ）は、半導体基板２にトレンチ１７が形成された状態の断面を示し、図７（ｂ）は、トレンチ１７の内面を熱酸化した断面を示している。
【００４６】
図７（ａ）に示すように、トレンチ１７のＸ方向の幅をＹとし、ゲート電極５の幅をＷｇ、隣り合うゲート電極５の間隔をＷＳとする。ゲート電極５の側面に形成された保護膜１５の幅はＴＮとする。
【００４７】
一方、図７（ｂ）に示すように、トレンチ１７の内面において熱酸化される半導体基板２の幅をＴＯＸ１とし、トレンチ１７の内部に膨張するＳｉＯ２膜２１の幅をＴＯＸ２とする。また、ゲート電極５の下におけるチャネル幅をＸとする。
【００４８】
トレンチ１７の内部がＳｉＯ２膜２１で埋め込まれた場合には、トレンチ１７のＸ方向の幅Ｙは、次式により表される。
Ｙ＝２ＴＯＸ２
一方、熱酸化される半導体の幅ＴＯＸ１と、トレンチ１７の内部に膨張する幅ＴＯＸ２と、の比率は、次式により表される。
ＴＯＸ１：ＴＯＸ２＝０．４４：０．５６
ＴＯＸ１をＹとの関係で表すと、次式により表される。
ＴＯＸ１＝０．３９Ｙ
トレンチ１７の内部がＳｉＯ２膜２１で埋め込まれた時、トレンチ１７の内部への酸素の供給が止まり、半導体基板２の熱酸化が停止する。つまり、トレンチ１７の開口幅Ｙの３９％に相当する幅だけトレンチ１７の内面の熱酸化が進行し、そして、停止することになる。
【００４９】
さらに、ゲート電極５の下のチャネル幅Ｘは、次式により表される。
Ｘ＝Ｗｇ−２×（ＴＯＸ１−ＴＮ）
また、トレンチ１７の開口幅Ｙは、次式により表される。
Ｙ＝ＷＳ−２ＴＮ
したがって、チャネル幅Ｘは、次式により表される。
Ｘ＝Ｗｇ−２×（０．３８ＷＳ−１．７８ＴＮ）
すなわち、チャネル幅Ｘは、ゲート電極５の幅Ｗｇ、および、隣り合うゲート電極５の間隔ＷＳ、さらに、保護膜１５の幅ＴＮによって決定される。
【００５０】
一方、保護膜１５の幅ＴＮが次式を満足する場合、トレンチ１７の内面の熱酸化はゲート電極５の下部まで進行する。
ＴＮ＜０．３９Ｙ
ＴＮ＜０．２２ＷＳ
つまり、保護膜１５のＸ方向の幅ＴＮが、ゲート電極５の間隔ＷＳの２２％以下であれば、トレンチ１７の内面の酸化は、ゲート電極５の下部まで進行する。そして、チャネル幅Ｘは、ゲート幅Ｗｇよりも狭くなる。
【００５１】
例えば、ＮＡＮＤ型フラッシュメモリでは、フローティングゲート（ゲート電極５）の幅Ｗｇよりもチャネル幅Ｘを狭くすることができ、カップリング比を大きくすることが可能となる。そして、フローティングゲートへのキャリアの注入効率を向上させることができる。
【００５２】
本実施形態では、半導体基板２の上に、予めゲート絶縁膜３およびゲート電極５を形成しておいてからトレンチ１７を設ける。さらに、トレンチ１７の内部を熱酸化し、ＳｉＯ２膜の体積膨張を利用して埋め込む。これにより、幅が狭くアスペクト比が高い分離溝の内部に絶縁膜を形成することが可能となり、絶縁性の高いＳＴＩ構造を実現することができる。
【００５３】
さらに、ゲート電極５の側面７に形成する保護膜１５の幅ＴＮにより、ゲート電極５の下に形成されるチャネル幅Ｘを制御することができる。
例えば、ＮＡＮＤ型フラッシュメモリにおける大容量化が進めば、ＳＴＩ１２だけでなくメモリストリング１３の幅も狭くなる。したがって、チャネル幅Ｘの精度を高めることも重要となる。そして、チャネル幅Ｘは、ゲート電極５の幅Ｗｇ、および、ゲート電極５の間隔ＷＳ、さらに、保護膜１５の幅ＴＮによって制御することができる。これらの構造パラメータは比較的高い精度で適用できるものであり、本実施形態に係る半導体装置の製造方法によれば、チャネル幅Ｘの高精度な制御を実現することが可能となる。
【００５４】
（第２の実施形態）  
図８および図９は、第２の実施形態に係る半導体装置１００の製造過程を模式的に示す部分断面図である。図１に示す平面配置におけるＡ−Ａ断面を示している。
【００５５】
図８（ａ）に示すように、本実施形態に係る製造方法では、ゲート電極５は、半導体基板２の上に形成されたゲート絶縁膜３と、ゲート絶縁膜３の上に形成されたゲート電極５となる導電膜５ａと、さらに半導体基板２とをエッチングして設けられる。
導電膜５ａの上にはＳｉＮ膜９が形成されており、例えば、ＲＩＥ法を用いてＳｉＮ膜９の表面から半導体基板２に達する溝を選択的に形成することができる。半導体基板２に形成される凹部１４の深さは、例えば、１０ｎｍとすることができる。
【００５６】
次に、図８（ｂ）に示すように、ゲート電極５の側面７、および、ゲート絶縁膜３の側面８、さらに半導体基板２に形成された凹部１４の側面３２に保護膜１５を形成する。前述したように、保護膜１５には、例えば、ＡＬＤ法により形成されたＳｉＮ膜を用いることができる。
【００５７】
続いて、図９（ａ）に示すように、保護膜１５が形成されたゲート電極５をマスクとして半導体基板２をエッチングし、トレンチ１７を形成する。
具体的には、図８（ｂ）に示すように、隣り合う保護膜１５の間において、凹部１４の底面に露出した半導体基板２の表面を、例えば、ＲＩＥ法を用いてエッチングする。エッチングガスには、ＨＢｒ、Ｏ２、ＣＦ４の混合ガスを用いることができる。そして、エッチングの異方性を利用して、凹部１４の底面に露出した半導体基板２の表面から深さ方向に真っ直ぐエッチングされたトレンチ１７を形成することができる。
【００５８】
次に、図９（ｂ）に示すように、トレンチ１７の内面を熱酸化してＳｉＯ２膜２１を形成しトレンチ１７の内部を埋め込む。
さらに、ＳｉＯ２膜２１の上に、例えば、ＨＤＰ−ＣＶＤ法、または、ＴＥＯＳ／Ｏ３法を用いてＳｉＯ２膜２３を形成し、隣り合うゲート電極５の間のスペースを埋め込むことができる。
【００５９】
上記の本実施形態に係る半導体装置の製造方法では、図８（ｂ）および図９（ａ）に示すように、ゲート絶縁膜３と半導体基板２との間の界面を含む断面が保護膜１５で完全に覆われる。これにより、トレンチ１７の内面を熱酸化する際に、ゲート絶縁膜３と半導体基板２との間の界面に沿って酸化が異常に進行する、所謂「バーズビーク」などと呼ばれる欠陥の発生を抑制することができる。
【００６０】
（第３の実施形態）  
図１０および図１１は、第３の実施形態に係る半導体装置１００の製造過程を模式的に示す部分断面図である。図１に示す平面配置におけるＡ−Ａ断面を示している。
【００６１】
本実施形態に係る製造方法では、半導体基板４２の上に、半導体層４３と半導体層４５とが積層されたウェーハを用いる。半導体層４３には、半導体層４５よりも熱酸化の進行が早い材料を用いる。例えば、半導体層４３をＳｉＧｅ層、半導体層４５をシリコン層とすることができる。半導体基板４２には、シリコン基板を用いることができる。
【００６２】
図１０（ａ）に示すように、半導体層４５の上に形成されたゲート絶縁膜３、ゲート電極５となる導電膜５ａ、および、ＳｉＮ膜９を、選択的にエッチングし、さらに、半導体層４５をエッチングする。これにより、ＳｉＮ膜９の表面から半導体層４３に達する溝が形成される。溝の底部には、半導体層４５がエッチングされた凹部１４が形成され、凹部１４の底面に半導体層４３の表面を露出させることができる。
【００６３】
次に、図１０（ｂ）に示すように、ゲート電極５の側面７、および、ゲート絶縁膜３の側面８、さらに半導体層４５の側面３２を覆う保護膜１５を形成する。
【００６４】
続いて、図１１（ａ）に示すように、保護膜１５が形成されたゲート電極５をマスクとして半導体層４３をエッチングし、トレンチ１７を形成する。
具体的には、図１０（ｂ）に示すように、凹部１４の底面に露出した半導体層４３の表面を、例えば、ＲＩＥ法を用いてエッチングする。そして、エッチングの異方性を利用して、半導体層４３の表面から深さ方向に真っ直ぐエッチングされたトレンチ１７を形成する。
【００６５】
続いて、図１１（ｂ）に示すように、トレンチ１７の内面に露出した半導体層４３を熱酸化してＳｉＯ２膜２１を形成し、トレンチ１７の内部を埋め込むことができる。  
さらに、ＳｉＯ２膜２１の上に、例えば、ＨＤＰ−ＣＶＤ法、または、ＴＥＯＳ／Ｏ３法を用いてＳｉＯ２膜２３を形成し、隣り合うゲート電極５の間のスペースを埋め込むことができる。
【００６６】
本実施形態に係る半導体装置の製造方法では、半導体層４３にトレンチ１７が形成される。半導体層４３の熱酸化の進行は、ゲート電極５の直下においてチャネルが形成される半導体層４５よりも早い。したがって、例えば、半導体基板４２の上に半導体層４５のみが設けられている場合よりも短時間で熱酸化を行い、トレンチ１７の内部をＳｉＯ２膜２１で埋め込むことができる。
【００６７】
このため、ゲート電極５の側面７に形成される保護膜１５が薄い場合や、保護膜１５の耐酸化性が劣る場合であっても、ゲート電極５およびゲート絶縁膜３を劣化させないで熱酸化を実施することができる。
具体的には、チャネル幅Ｘとの兼ね合いで保護膜１５の幅ＴＮを薄く設定する場合、また、保護膜１５としてＳｉＮ膜に代えてＳｉＯ２膜を用いるような場合に有効である。
【００６８】
以上、本発明に係る第１〜第３の実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。
【符号の説明】
【００６９】
２、４２・・・半導体基板、  ３・・・ゲート絶縁膜、  ５・・・ゲート電極、  ５ａ・・・導電膜、  ７、８、３２・・・側面、  ９・・・ＳｉＮ膜、  １０・・・メモリアレイ部、  １３・・・メモリストリング、  １４・・・凹部、  １５、１９・・・保護膜、  １５ａ・・・ＳｉＮ膜、  １６・・・分離溝、  １７・・・トレンチ、  １８・・・分離溝上部、  ２１、２３、３１・・・ＳｉＯ２膜、  ２５・・・インターポリ絶縁膜、  ２７・・・制御ゲート電極、  ２９・・・選択ゲート電極、  ４３、４５・・・半導体層、  １００・・・半導体装置、  Ｒｍｃ メモリセル領域、  Ｒｓｔ 選択トランジスタ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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