(57)【要約】【課題】応力が緩和され、かつ放熱性の良好なミリ波帯用薄型パッケージを提供する。【解決手段】端子接続パターンと端子電極と裏面金属層とを備えたセラミック基板と、導体ベースプレートから構成され、セラミック基板と導体ベースプレートは、半導体装置の接合時に、半田により接合される。【選択図】図１
2012209334.tif 000002
【特許請求の範囲】
【請求項１】
導体ベースプレートと、
端子接続パターンと、前記端子接続パターン上に接続された端子電極とを表面に備え、裏面金属層を裏面に備え、開口部を有する、前記導体ベースプレート上に配置されたセラミック基板と
を備えることを特徴とするミリ波帯用薄型パッケージ。
【請求項２】
凹部を有する筐体と、
前記筐体の前記凹部を囲む端面上に配置された配線基板と、
前記配線基板上に配置された配線層と
を備え、前記端子電極は、前記配線基板上に延伸し、前記配線層と接続されることを特徴とする請求項１に記載のミリ波帯用薄型パッケージ。
【請求項３】
前記実装面から前記配線層表面までの高さは、前記実装面から前記端子接続パターン表面までの高さに等しいことを特徴とする請求項２に記載のミリ波帯用薄型パッケージ。
【請求項４】
前記端子接続パターンおよび前記裏面金属層は、真空蒸着層、若しくはメッキ層であることを特徴とする請求項１に記載のミリ波帯用薄型パッケージ。
【請求項５】
導体ベースプレートと、
端子電極を表面に備え、金属箔を裏面に備え、開口部を有する、前記導体ベースプレート上に配置されたセラミック基板と
を備えることを特徴とするミリ波帯用薄型パッケージ。
【請求項６】
凹部を有する筐体を備え、前記凹部底面の実装面上に前記導体ベースプレートが配置されたことを特徴とする請求項１または５に記載のミリ波帯用薄型パッケージ。
【請求項７】
端子電極を表面に備え、金属箔を裏面に備え、開口部を有するセラミック基板と、
前記セラミック基板の前記開口部の金属箔上に配置される導体ベースプレートと
を備えることを特徴とするミリ波帯用薄型パッケージ。
【請求項８】
凹部を有する筐体を備え、前記凹部底面の実装面上に前記金属箔を介して前記セラミック基板が実装されたことを特徴とする請求項７に記載のミリ波帯用薄型パッケージ。
【請求項９】
凹部を有する筐体と、
前記筐体の前記凹部を囲む端面上に配置された配線基板と、
前記配線基板上に配置された配線層と
を備え、前記端子電極は、前記配線基板上に延伸し、前記配線層と接続されることを特徴とする請求項５または７に記載のミリ波帯用薄型パッケージ。
【請求項１０】
前記凹部底面の実装面から前記配線層表面までの高さは、前記凹部底面の実装面から前記セラミック基板表面までの高さに等しいことを特徴とする請求項９に記載のミリ波帯用薄型パッケージ。
【請求項１１】
前記端子電極および前記金属箔は、ＤＢＣ金属層であることを特徴とする請求項５または７に記載のミリ波帯用薄型パッケージ。
【請求項１２】
前記セラミック基板は、酸化アルミニウム（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、若しくは酸化ベリリウム（ＢｅＯ）のいずれかであることを特徴とする請求項１〜１１のいずれか１項に記載のミリ波帯用薄型パッケージ。
【請求項１３】
開口部を有するセラミック基板の表面に端子接続パターンを形成する工程と、
前記端子接続パターン上に端子電極を形成する工程と、
前記セラミック基板の裏面に裏面金属層を形成する工程と、
導体ベースベースプレート上に半田層を形成する工程と、
前記半田層に前記裏面金属層を接合させて、前記セラミック基板を前記導体ベースプレート上に実装する工程と、
前記開口部において、前記半田層を介して前記導体ベースプレート上に半導体装置を実装する工程と
を有することを特徴とするミリ波帯用薄型パッケージの製造方法。
【請求項１４】
前記セラミック基板を前記導体ベースプレート上に実装する工程と、前記導体ベースプレート上に半導体装置を実装する工程とを同時に実施することを特徴とする請求項１３に記載のミリ波帯用薄型パッケージの製造方法。
【請求項１５】
開口部を有するセラミック基板の表面に端子電極を配置し、前記セラミック基板の裏面側に金属箔を配置する工程と、
前記セラミック基板の表面に前記端子電極を形成すると同時に、前記セラミック基板の裏面に前記金属箔を形成する工程と、
前記セラミック基板の裏面側から前記金属箔上に裏面金属層を形成する工程と、
導体ベースプレート上に第１半田層を形成する工程と、
前記第１半田層に前記裏面金属層を接合させて、前記セラミック基板を前記導体ベースプレート上に実装する工程と、
前記セラミック基板の前記開口部内において、前記金属箔上に第２半田層を形成する工程と、
前記セラミック基板の前記開口部内において、前記第２半田層上に半導体装置を実装する工程と
を有することを特徴とするミリ波帯用薄型パッケージの製造方法。
【請求項１６】
筐体に凹部を形成する工程と、
前記凹部底面の実装面上に前記導体ベースプレートを実装する工程と
を有することを特徴とする請求項１３または１５に記載のミリ波帯用薄型パッケージの製造方法。
【請求項１７】
開口部を有するセラミック基板の表面に端子電極を配置し、前記セラミック基板の裏面側に金属箔を配置する工程と、
前記セラミック基板の表面に前記端子電極を形成すると同時に、前記セラミック基板の裏面に前記金属箔を形成する工程と、
前記セラミック基板の前記開口部内において、前記金属箔上に第１半田層を形成する工程と、
前記セラミック基板の前記開口部内において、前記第１半田層上に導体ベースプレートを形成する工程と、
前記セラミック基板の前記開口部内において、前記導体ベースプレート上に第２半田層を形成する工程と、
前記セラミック基板の前記開口部内において、前記第２半田層上に半導体装置を実装する工程と
を有することを特徴とするミリ波帯用薄型パッケージの製造方法。
【請求項１８】
筐体に凹部を形成する工程と、
前記凹部底面の実装面上に前記金属箔を介して前記セラミック基板を実装する工程と
を有することを特徴とする請求項１７に記載のミリ波帯用薄型パッケージの製造方法。
【請求項１９】
前記凹部を囲む前記筐体の端面上に配線基板を形成する工程と、
前記配線基板上に配線層を形成する工程と、
前記配線基板上に延伸する前記端子電極を前記配線層と接続する工程とを有することを特徴とする請求項１６または１８に記載のミリ波帯用薄型パッケージの製造方法。
【請求項２０】
前記端子電極および前記金属箔は、ＤＢＣ処理で同時に形成されたことを特徴とする請求項１５または１７に記載のミリ波帯用薄型パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ミリ波帯用薄型パッケージおよびその製造方法に関する。
【背景技術】
【０００２】
ミリ波帯用パッケージでは、実装面から端子面までの高さが低い薄型パッケージが求められている。これらのパッケージの製造技術としては、ＤＢＣ（Direct Bonding Copper）接合によるベースメタルと端子メタルを接合する技術、銀ロウ材によるアルミナとベースメタルを接合する技術、ＤＢＣ接合によるセラミック基板とベースメタルおよび端子メタルとの接合技術などが一般的である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１５６１９６号公報
【特許文献２】特開２００１−３１３３４５号公報
【特許文献３】特開２００２−１１０８３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
セラミック基板は損失(tanδ)の少ない点で、ミリ波帯の基板として優れている。セラミック基板と、接地と放熱を兼ねたベース金属との接合には、半導体装置の実装工程で剥離しないことが必要であるため、その工程温度よりも融点が高い接合方法が用いられる。具体的には、銀ロウ付けやＤＢＣ接合が用いられる。しかしながら、これらの技術は、何れも約８５０℃や約１０００℃などの高温処理を伴うため、セラミック基板が割れてしまう。
【０００５】
放熱性のよい銅（Ｃｕ）をベース金属とすると、銀ロウ付けの温度は８５０℃もの高温のため、セラミック基板とＣｕの線熱膨張率差から生じる応力で、セラミック基板にクラックが発生し割れる。このため、セラミック基板は、約０．３ｍｍより薄くすることができなかった。
【０００６】
また、ＣｕＷなどセラミック基板と線熱膨張率の近い材料をベース金属とすると、セラミック基板との線熱膨張率差が小さくなるので、応力が小さく、薄いセラミック基板でも割れない。このため、セラミック基板を薄く形成できるが、放熱性が損なわれる。
【０００７】
低温での接合方法として接着剤を用いると、その後の半導体等を実装するＡｕＳｎ半田の工程温度（約３００℃）に耐えられない。すなわち、ベースメタルとセラミック基板を接合する際に、接着剤を用いれば、そのキュア温度である約２００℃の低温工程にできるが、その一方、半導体チップを実装する際に、ＡｕＳｎ半田を用いるため、約３００℃の高温工程となり、このとき接着剤の許容温度を超えてしまう。
【０００８】
本実施の形態が解決しようとする課題は、応力が緩和され、かつ放熱性の良好なミリ波帯用薄型パッケージおよびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本実施の形態に係るミリ波帯用薄型パッケージは、端子接続パターンと端子電極と裏面金属層とを備えたセラミック基板と、導体ベースプレートから構成される。セラミック基板と導体ベースプレートは、半導体装置の接合時に、半田により接合される。
【図面の簡単な説明】
【００１０】
【図１】（ａ）第１の実施の形態に係るミリ波帯用薄型パッケージの模式的断面構造図、（ｂ）図１（ａ）のＰ部分の拡大図。
【図２】第１の実施の形態に係るミリ波帯用薄型パッケージの製造方法を説明する模式的鳥瞰構造であって、（ａ）セラミック基板２０の表面に入力端子接続パターン１９ａ、出力端子接続パターン１９ｂ、ゲート端子接続パターン２１ｇ、およびドレイン端子接続パターン２１ｄを形成する工程図、（ｂ）ＲＦ入力端子電極２１ａ、ＲＦ出力端子電極２１ｂ、ゲート端子電極２３Ｇ、およびドレイン端子電極２３Ｄの形成工程図、（ｃ）裏面金属層２０ａの形成工程図。
【図３】第１の実施の形態に係るミリ波帯用薄型パッケージの製造方法を説明する模式的鳥瞰構造であって、（ａ）導体ベースプレート２００を加熱する工程図、（ｂ）導体ベースプレート２００上に半田層２００ａを形成する工程図、（ｃ）図２（ｃ）の工程後のセラミック基板２０を導体ベースプレート２００上に接合する工程図、（ｄ）半導体装置２４を半田層２００ａを介して導体ベースプレート２００上に実装する工程図。
【図４】（ａ）第２の実施の形態に係るミリ波帯用薄型パッケージの模式的断面構造図、（ｂ）図４（ａ）のＱ部分の拡大図。
【図５】第２の実施の形態に係るミリ波帯用薄型パッケージの製造方法を説明する模式的鳥瞰構造であって、（ａ）セラミック基板２０の表面にＲＦ入力端子電極２１ａ、ＲＦ出力端子電極２１ｂ、ゲート端子電極２３Ｇ、およびドレイン端子電極２３Ｄを配置すると共に、セラミック基板２０の裏面側に金属箔２０ｂを配置する工程図、（ｂ）セラミック基板２０の表面にＲＦ入力端子電極２１ａ、ＲＦ出力端子電極２１ｂ、ゲート端子電極２３Ｇ、およびドレイン端子電極２３Ｄを形成すると同時に、セラミック基板２０の裏面に金属箔２０ｂを形成する工程、および裏面金属層２０ａの形成工程図。
【図６】第２の実施の形態に係るミリ波帯用薄型パッケージの製造方法を説明する模式的鳥瞰構造であって、（ａ）導体ベースプレート２００を加熱する工程図、（ｂ）導体ベースプレート２００上に半田層２００ａを形成する工程図、（ｃ）図５（ｂ）の工程後のセラミック基板２０を導体ベースプレート２００上に接合する工程図、（ｄ）半田層２００ｂをセラミック基板２０に囲まれた金属箔２０ｂ上に形成する工程図、（ｅ）半導体装置２４を半田層２００ｂを介して導体ベースプレート２００上に実装する工程図。
【図７】（ａ）第３の実施の形態に係るミリ波帯用薄型パッケージの模式的断面構造図、（ｂ）図７（ａ）のＲ部分の拡大図。
【図８】第３の実施の形態に係るミリ波帯用薄型パッケージの第３の製造方法を説明する模式的鳥瞰構造であって、（ａ）セラミック基板２０の表面にＲＦ入力端子電極２１ａ、ＲＦ出力端子電極２１ｂ、ゲート端子電極２３Ｇ、およびドレイン端子電極２３Ｄを配置すると共に、セラミック基板２０に裏面に金属箔２０ｂを配置する工程図、（ｂ）セラミック基板２０の表面にＲＦ入力端子電極２１ａ、ＲＦ出力端子電極２１ｂ、ゲート端子電極２３Ｇ、およびドレイン端子電極２３Ｄを形成すると同時に、セラミック基板２０の裏面に金属箔２０ｂを形成する工程図、（ｃ）半田層２００ｂをセラミック基板２０に囲まれた金属箔２０ｂ上に形成する工程図、（ｄ）導体ベースプレート２００ｃを半田層２００ｂ上に配置形成する工程図、（ｅ）半田層２００ｄを導体ベースプレート２００ｃ上に形成する工程図、（ｆ）半導体装置２４を半田層２００ｄ上に実装する工程図。
【図９】（ａ）実施の形態に係るミリ波帯用薄型パッケージに搭載される半導体装置の模式的平面パターン構成の拡大図、（ｂ）図９（ａ）のＪ部分の拡大図。
【図１０】実施の形態に係るミリ波帯用薄型パッケージに搭載される半導体装置の構成例１であって、図９（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１１】実施の形態に係るミリ波帯用薄型パッケージに搭載される半導体装置の構成例２であって、図９（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１２】実施の形態に係るミリ波帯用薄型パッケージに搭載される半導体装置の構成例３であって、図９（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１３】実施の形態に係るミリ波帯用薄型パッケージに搭載される半導体装置の構成例４であって、図９（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
[第１の実施の形態]
第１の実施の形態に係るミリ波帯用薄型パッケージ１の模式的断面構造は、図１（ａ）に示すように表され、図１（ａ）のＰ部分の拡大構造は、図１（ｂ）に示すように表される。
【００１４】
また、第１の実施の形態に係るミリ波帯用薄型パッケージ１の製造方法を説明する模式的鳥瞰構造であって、セラミック基板２０の表面に入力端子接続パターン１９ａ、出力端子接続パターン１９ｂ、ゲート端子接続パターン２１ｇ、およびドレイン端子接続パターン２１ｄを形成する工程は、図２（ａ）に示すように表され、ＲＦ入力端子電極２１ａ、ＲＦ出力端子電極２１ｂ、ゲート端子電極２３Ｇ、およびドレイン端子電極２３Ｄの形成工程は、図２（ｂ）に示すように表され、裏面金属層２０ａの形成工程は、図２（ｃ）に示すように表される。
【００１５】
さらに、第１の実施の形態に係るミリ波帯用薄型パッケージ１の製造方法を説明する模式的鳥瞰構造であって、導体ベースプレート２００を加熱する工程は、図３（ａ）に示すように表され、導体ベースプレート２００上に半田層２００ａを形成する工程は、図３（ｂ）に示すように表され、図２（ｃ）の工程後のセラミック基板２０を導体ベースプレート２００上に接合する工程は、図３（ｃ）に示すように表され、半導体装置２４を半田層２００ａを介して導体ベースプレート２００上に実装する工程は、図３（ｄ）に示すように表される。ここで、図１（ａ）は、筐体７０・配線基板６０・配線層６１ａ・６１ｂを除き、図３（ｄ）のＩ−Ｉ線に沿う模式的断面構造に対応している。
【００１６】
第１の実施の形態に係るミリ波帯用薄型パッケージ１は、図１〜図３に示すように、端子接続パターン１９ａ・１９ｂ・２１ｇ・２１ｄと端子電極２１ａ・２１ｂ・２３Ｇ・２３Ｄと裏面金属層２０ａとを備えたセラミック基板２０と、導体ベースプレート２００から構成される。セラミック基板２０と導体ベースプレート２００は、半導体装置２４の接合時に、半田２００ａにより接合される。
【００１７】
第１の実施の形態に係るミリ波帯用薄型パッケージ１は、図１〜図３に示すように、導体ベースプレート２００と、端子接続パターン１９ａ・１９ｂ・２１ｇ・２１ｄと端子接続パターン１９ａ・１９ｂ・２１ｇ・２１ｄ上に接続された端子電極２１ａ・２１ｂ・２３Ｇ・２３Ｄとを表面に備え，裏面金属層２０ａを裏面に備え，開口部３０を有する，導体ベースプレート２００上に配置されたセラミック基板２０とを備える。
【００１８】
第１の実施の形態に係るミリ波帯用薄型パッケージ１は、図１〜図３に示すように、開口部３０を有するセラミック基板２０と、セラミック基板２０の表面に配置された入力端子接続パターン１９ａ・出力端子接続パターン１９ｂ・ゲート端子接続パターン２１ｇ・ドレイン端子接続パターン２１ｄと、入力端子接続パターン１９ａ・出力端子接続パターン１９ｂ・ゲート端子接続パターン２１ｇ・ドレイン端子接続パターン２１ｄ上に接続されたＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂ・ゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄと、セラミック基板２０の裏面に配置された裏面金属層２０ａと、導体ベースプレート２００と、導体ベースプレート２００上に配置された半田層２００ａと、半田層２００ａに裏面金属層２０ａを接合させて、導体ベースプレート２００上に配置したセラミック基板２０の開口部３０において、導体ベースプレート２００上に半田層２００ａを介して配置された半導体装置２４とを備える。
【００１９】
また、第１の実施の形態に係るミリ波帯用薄型パッケージ１は、図１（ａ）に示すように、凹部８０を有する筐体７０を備えていても良い。ここで、凹部底面の実装面７０ａ上に導体ベースプレート２００が配置される。
【００２０】
また、第１の実施の形態に係るミリ波帯用薄型パッケージ１は、図１（ａ）および図１（ｂ）に示すように、筐体７０の凹部８０を囲む端面８０ａ上に配置された配線基板６０と、配線基板６０上に配置された配線層６１ａ・６１ｂとを備えていても良い。ここで、ＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂは、配線基板６０上に延伸し、配線層６１ａ・６１ｂと接続される。ここで、図示は省略するが、ゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄも、紙面に垂直な方向において、同様に配線基板６０上に延伸し、別の配線層と接続される。
【００２１】
また、第１の実施の形態に係るミリ波帯用薄型パッケージ１は、図１（ａ）に示すように、実装面７０ａから配線層６１ａ・６１ｂの表面までの高さは、実装面７０ａから入力端子接続パターン１９ａ・出力端子接続パターン１９ｂ・ゲート端子接続パターン２１ｇ・ドレイン端子接続パターン２１ｄの表面までの高さに等しい。第１の実施の形態に係るミリ波帯用薄型パッケージ１においては、図１（ａ）に示すように、ＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂの裏面の端子面２１ｃは、入力端子接続パターン１９ａ・出力端子接続パターン１９ｂの表面および配線層６１ａ・６１ｂの表面に接している。
【００２２】
第１の実施の形態に係るミリ波帯用薄型パッケージ１においては、裏面金属層２０ａによって裏面メタライズされた薄いセラミック基板２０を使用する。セラミック基板２０を薄くする理由は、動作周波数の高周波化とともにミリ波帯用薄型パッケージ１の入力端子接続パターン１９ａ・出力端子接続パターン１９ｂからなる信号ラインから筐体７０のグランドとなる実装面７０ａまでの高さｔ１を低くする必要があるからである。例えば、動作周波数が、１４ＧＨｚ帯ならば、高さｔ１は２ｍｍ以下まで許容可能であるが、３０ＧＨｚ帯では高さｔ１は１ｍｍ以下とする必要がある。
【００２３】
この高さｔ１は、導体ベースプレート２００の厚さｔBと、半田層２００ａの厚さｔSと、裏面金属層２０ａの厚さｔMと、セラミック基板２０の厚さｔAとの和で表される。例えば、導体ベースプレート２００の厚さｔBは、約０．５００ｍｍ、半田層２００ａの厚さｔSは、約０．１００ｍｍ、裏面金属層２０ａの厚さｔMは、真空蒸着法あるいはめっき技術で形成された場合、約０．００２ｍｍ、セラミック基板２０の厚さｔAは、約０．２００ｍｍである。したがって、高さｔ１は、約０．８０２ｍｍであり、１ｍｍ以下となる。
【００２４】
（製造方法）
第１の実施の形態に係るミリ波帯用薄型パッケージ１の製造方法は、図２（ａ）に示すように、開口部３０を有するセラミック基板２０の表面に入力端子接続パターン１９ａ・出力端子接続パターン１９ｂ・ゲート端子接続パターン２１ｇ・ドレイン端子接続パターン２１ｄを形成する工程と、図２（ｂ）に示すように、入力端子接続パターン１９ａ・出力端子接続パターン１９ｂ・ゲート端子接続パターン２１ｇ・ドレイン端子接続パターン２１ｄ上に、例えば、銀ロウ付けにより、ＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂ・ゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄを形成する工程と、図２（ｃ）に示すように、セラミック基板２０の裏面に裏面金属層２０ａを形成する工程とを有する。
【００２５】
さらに、第１の実施の形態に係るミリ波帯用薄型パッケージ１の製造方法は、図３（ａ）に示すように、導体ベースプレート２００を加熱する工程と、図３（ｂ）に示すように、導体ベースベースプレート２００上に半田層２００ａを形成する工程と、図３（ｃ）に示すように、半田層２００ａに裏面金属層２０ａを接合させて、セラミック基板２０を導体ベースプレート２００上に実装する工程と、図３（ｄ）に示すように、開口部３０において、半田層２００ａを介して導体ベースプレート２００上に半導体装置２４を実装する工程とを有する。
【００２６】
ここで、セラミック基板２０を導体ベースプレート２００上に実装する工程と、導体ベースプレート２００上に半導体装置２４を実装する工程とを同時に実施する。
【００２７】
また、第１の実施の形態に係るミリ波帯用薄型パッケージ１の製造方法は、図１（ａ）に示すように、筐体７０に凹部８０を形成する工程と、凹部底面の実装面７０ａ上に導体ベースプレート２００を実装する工程を有する。
【００２８】
さらに、第１の実施の形態に係るミリ波帯用薄型パッケージ１の製造方法は、図１（ａ）に示すように、凹部８０を囲む筐体７０の端面８０ａ上に配線基板６０を形成する工程と、配線基板６０上に配線層６１ａ・６１ｂを形成する工程と、配線基板６０上に延伸する端子電極ＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂを配線層６１ａ・６１ｂと接続する工程とを有する。ここで、同工程において、図示は省略するが、配線基板６０上に延伸するゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄも、紙面に垂直な方向において、別の配線層と接続される。
【００２９】
また、第１の実施の形態に係るミリ波帯用薄型パッケージ１において、入力端子接続パターン１９ａ・出力端子接続パターン１９ｂ・ゲート端子接続パターン２１ｇ・ドレイン端子接続パターン２１ｄおよび裏面金属層２０ａは、真空蒸着層、若しくはメッキ層で形成可能である。
【００３０】
また、半田層２００ａには、例えば、ＡｕＳｎ半田を適用可能である。
【００３１】
また、第１の実施の形態に係るミリ波帯用薄型パッケージ１において、セラミック基板２０は、酸化アルミニウム（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、若しくは酸化ベリリウム（ＢｅＯ）のいずれかで形成可能である。
【００３２】
第１の実施の形態に係るミリ波帯用薄型パッケージ１に適用される導体ベースプレート２００は、導電性と放熱性の高い金属からなり、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）などによって形成されている。さらに、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。
【００３３】
第１の実施の形態に係るミリ波帯用薄型パッケージ１に適用されるキャップ１０は、図１に示すように、例えば、鍵型の平板形状を備える。キャップ１０は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属、若しくはセラミックによって形成可能である。
【００３４】
また、第１の実施の形態に係るミリ波帯用薄型パッケージ１は、セラミック基板２０に囲まれた導体ベースプレート２００上に半導体装置２４に隣接して配置された整合回路基板と、整合回路基板上に配置された整合回路と、半導体装置と整合回路を接続するボンディングワイヤとなどを備えていても良い。
【００３５】
第１の実施の形態に係るミリ波帯用薄型パッケージ１においては、筐体７０の凹部８０内の実装面７０ａ上に導体ベースプレート２００、セラミック基板２０、半導体装置２４、整合回路基板などを配置し、ボンディングワイヤなどを実装後、接着剤等でキャップを固定して封止する。
【００３６】
第１の実施の形態によれば、入力端子接続パターン１９ａ・出力端子接続パターン１９ｂからなる信号ラインから筐体７０のグランドとなる実装面７０ａまでの高さｔ１を１ｍｍ以下に薄くすることができる。
【００３７】
第１の実施の形態によれば、予めメタライズされた薄いセラミック基板と導電性と放熱性の良好な導体ベースプレートを接合して形成されるため、応力が緩和され、かつ放熱性の良好なミリ波帯用薄型パッケージを提供することができる。
【００３８】
[第２の実施の形態]
第２の実施の形態に係るミリ波帯用薄型パッケージ１の模式的断面構造は、図４（ａ）に示すように表され、図４（ａ）のＱ部分の拡大構造は、図４（ｂ）に示すように表される。
【００３９】
また、第２の実施の形態に係るミリ波帯用薄型パッケージ１の製造方法を説明する模式的鳥瞰構造であって、セラミック基板２０の表面に、ＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂ・ゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄを配置すると共に、セラミック基板２０の裏面に金属箔２０ｂを配置する工程は、図５（ａ）に示すように表され、セラミック基板２０の表面に、ＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂ・ゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄを形成すると同時に、セラミック基板２０の裏面に金属箔２０ｂを形成する工程、および裏面金属層２０ａの形成工程は、図５（ｂ）に示すように表される。
【００４０】
さらに、第２の実施の形態に係るミリ波帯用薄型パッケージ１の製造方法を説明する模式的鳥瞰構造であって、導体ベースプレート２００を加熱する工程は、図６（ａ）に示すように表され、導体ベースプレート２００上に半田層２００ａを形成する工程は、図６（ｂ）に示すように表され、図６（ｂ）の工程後のセラミック基板２０を導体ベースプレート２００上に接合する工程は、図６（ｃ）に示すように表され、半田層２００ｂをセラミック基板２０に囲まれた金属箔２０ｂ上に形成する工程は、図６（ｄ）に示すように表され、半導体装置２４を半田層２００ｂを介して導体ベースプレート２００上に実装する工程は、図６（ｅ）に示すように表される。ここで、図４（ａ）は、筐体７０・配線基板６０・配線層６１ａ・６１ｂを除き、図６（ｅ）のＩＩ−ＩＩ線に沿う模式的断面構造に対応している。
【００４１】
第２の実施の形態に係るミリ波帯用薄型パッケージ１は、図４〜図６に示すように、端子電極２１ａ・２１ｂ・２３Ｇ・２３Ｄと金属箔２０ｂとを備えたセラミック基板２０と、導体ベースプレート２００から構成される。セラミック基板２０と導体ベースプレート２００は、半導体装置２４の接合時に、半田２００ａにより接合される。
【００４２】
第２の実施の形態に係るミリ波帯用薄型パッケージ１は、図４〜図６に示すように、導体ベースプレート２００と、端子電極２１ａ・２１ｂ・２３Ｇ・２３Ｄを表面に備え，金属箔２０ｂを裏面に備え，開口部３０を有する，導体ベースプレート２００上に配置されたセラミック基板２０とを備える。
【００４３】
第２の実施の形態に係るミリ波帯用薄型パッケージ１は、図４〜図６に示すように、開口部３０を有するセラミック基板２０と、セラミック基板２０の表面に配置されたＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂ・ゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄと、セラミック基板２０の裏面側に配置された金属箔２０ｂと、セラミック基板２０の裏面側から金属箔２０ｂ上に配置された裏面金属層２０ａと、導体ベースプレート２００と、導体ベースプレート２００上に配置された半田層２００ａと、半田層２００ａに裏面金属層２０ａを接合させて、導体ベースプレート２００上に配置したセラミック基板２０の開口部３０内において、金属箔２０ｂ上に配置された半田層２００ｂと、セラミック基板２０の開口部３０内において、半田層２００ｂ上に配置された半導体装置２４とを備える。
【００４４】
また、第２の実施の形態に係るミリ波帯用薄型パッケージ１は、図４（ａ）に示すように、凹部８０を有する筐体７０を備えていても良い。ここで、凹部底面の実装面７０ａ上に導体ベースプレート２００が配置される。
【００４５】
また、第２の実施の形態に係るミリ波帯用薄型パッケージ１は、図４（ａ）および図４（ｂ）に示すように、筐体７０の凹部８０を囲む端面８０ａ上に配置された配線基板６０と、配線基板６０上に配置された配線層６１ａ・６１ｂとを備えていても良い。ここで、ＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂは、配線基板６０上に延伸し、配線層６１ａ・６１ｂと接続される。ここで、図示は省略するが、ゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄも、紙面に垂直な方向において、同様に配線基板６０上に延伸し、別の配線層と接続される。
【００４６】
また、第２の実施の形態に係るミリ波帯用薄型パッケージ１は、図４（ａ）に示すように、実装面７０ａから配線層６１ａ・６１ｂの表面までの高さｔ２は、実装面７０ａから、セラミック基板２０表面までの高さに等しい。第２の実施の形態に係るミリ波帯用薄型パッケージ１においては、図４（ａ）に示すように、ＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂの裏面の端子面２１ｃは、セラミック基板２０の表面および配線層６１ａ・６１ｂの表面に接している。
【００４７】
第２の実施の形態に係るミリ波帯用薄型パッケージ１においては、金属箔２０ｂおよび裏面金属層２０ａによって裏面メタライズされた薄いセラミック基板２０を使用する。セラミック基板２０を薄くする理由は、動作周波数の高周波化とともにミリ波帯用薄型パッケージ１のＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂからなる信号ラインから筐体７０のグランドとなる実装面７０ａまでの高さｔ２を低くする必要があるからである。例えば、動作周波数が、１４ＧＨｚ帯ならば、高さｔ２は２ｍｍ以下まで許容可能であるが、３０ＧＨｚ帯では高さｔ２は１ｍｍ以下とする必要がある。
【００４８】
この高さｔ２は、導体ベースプレート２００の厚さｔBと、半田層２００ａの厚さｔSと、裏面金属層２０ａの厚さｔMと、金属箔の厚さｔCと、セラミック基板２０の厚さｔAとの和で表される。例えば、導体ベースプレート２００の厚さｔBは、約０．５００ｍｍ、半田層２００ａの厚さｔSは、約０．１００ｍｍ、裏面金属層２０ａの厚さｔMは、真空蒸着法あるいはめっき技術で形成された場合、約０．００２ｍｍ、金属箔の厚さｔCは、例えば、ＤＢＣによる銅箔の場合、約０．０５０ｍｍ、セラミック基板２０の厚さｔAは、約０．２００ｍｍである。したがって、高さｔ２は、約０．８５２ｍｍであり、１ｍｍ以下となる。
【００４９】
（製造方法）
第２の実施の形態に係るミリ波帯用薄型パッケージ１の製造方法は、図５（ａ）に示すように、開口部３０を有するセラミック基板２０の表面にＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂ・ゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄを配置すると共に、セラミック基板２０の裏面側に金属箔２０ｂを配置する工程と、図５（ｂ）に示すように、開口部３０を有するセラミック基板２０の表面にＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂ・ゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄを形成すると同時に、セラミック基板２０の裏面側に金属箔２０ｂを形成する工程、およびセラミック基板２０の裏面側から金属箔２０ｂ上に裏面金属層２０ａを形成する工程と、図６（ａ）に示すように、導体ベースプレート２００を加熱する工程と、図６（ｂ）に示すように、導体ベースプレート２００上に半田層２００ａを形成する工程と、図６（ｃ）に示すように、半田層２００ａに裏面金属層２０ａを接合させて、セラミック基板２０を導体ベースプレート２００上に実装する工程と、図６（ｄ）に示すように、セラミック基板２０の開口部３０内において、金属箔２０ｂ上に半田層２００ｂを形成する工程と、図６（ｅ）に示すように、セラミック基板２０の開口部３０内において、半田層２００ｂ上に半導体装置２４を実装する工程とを有する。
【００５０】
また、第２の実施の形態に係るミリ波帯用薄型パッケージ１の製造方法は、図４（ａ）に示すように、筐体７０に凹部８０を形成する工程と、凹部底面の実装面７０ａ上に導体ベースプレート２００を実装する工程とを有する。
【００５１】
さらに、第２の実施の形態に係るミリ波帯用薄型パッケージ１の製造方法は、図４（ａ）に示すように、凹部８０を囲む筐体７０の端面８０ａ上に配線基板６０を形成する工程と、配線基板６０上に配線層６１ａ・６１ｂを形成する工程と、配線基板６０上に延伸するＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂを配線層６１ａ・６１ｂと接続する工程とを有する。ここで、同工程において、図示は省略するが、配線基板６０上に延伸するゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄも、紙面に垂直な方向において、別の配線層と接続される。
【００５２】
また、第２の実施の形態に係るミリ波帯用薄型パッケージ１の製造方法において、ＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂ・ゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄおよび金属箔２０ｂは、ＤＢＣで形成可能である。
【００５３】
ここで、ＤＢＣ工程について説明する。まず、薄いセラミック基板２０を所望の形状に加工後、上面のＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂ・ゲート端子電極２３Ｇ・ドレイン端子電極２３ＤとなるＤＢＣ（Ｃｕ箔）と下面の金属箔２０ｂとなるＤＢＣ（Ｃｕ箔）とで、セラミック基板２０を挟み、例えば、約１１００℃の熱処理工程を実施する。このとき、ＤＢＣのＣｕは、例えば、アルミナ（Ａｌ2Ｏ3）と溶融する。ＤＢＣ処理後、Ｃｕ部分にＡｕメッキを施しても良い。また、その他の構成および工程は、第１の実施の形態と同様であるため、重複説明は省略する。
【００５４】
第２の実施の形態に係るミリ波帯用薄型パッケージ１の構造は、図４（ａ）に示すように、第１の実施の形態と比べて、金属箔２０ｂを有する分だけ半導体装置２４の底面から筐体７０の実装面７０ａまでの距離は厚く形成される。しかしながら、金属箔２０ｂは、ＤＢＣによって形成された純Ｃｕであるため、放熱性を損なうことは無い。
【００５５】
第２の実施の形態に係るミリ波帯用薄型パッケージによれば、ＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂからなる信号ラインから筐体７０のグランドとなる実装面７０ａまでの高さｔ２を１ｍｍ以下に薄くすることができる。
【００５６】
第２の実施の形態に係るミリ波帯用薄型パッケージによれば、ＤＢＣ技術により、端子電極および裏面金属箔を形成するため、製造工程が簡単化され、またセラミック基板の薄型構造を容易に実現することができる。
【００５７】
[第３の実施の形態]
第３の実施の形態に係るミリ波帯用薄型パッケージ１の模式的断面構造は、図７（ａ）に示すように表され、図７（ａ）のＲ部分の拡大構造は、図７（ｂ）に示すように表される。
【００５８】
また、第３の実施の形態に係るミリ波帯用薄型パッケージの第３の製造方法を説明する模式的鳥瞰構造であって、セラミック基板２０の表面にＲＦ入力端子電極２１ａ、ＲＦ出力端子電極２１ｂ、ゲート端子電極２３Ｇ、およびドレイン端子電極２３Ｄを配置すると共に、当該セラミック基板２０を金属箔２０ｂ上に配置する工程は、図８（ａ）に示すように表され、セラミック基板２０の表面にＲＦ入力端子電極２１ａ、ＲＦ出力端子電極２１ｂ、ゲート端子電極２３Ｇ、およびドレイン端子電極２３Ｄを形成すると同時に、セラミック基板２０の裏面に金属箔２０ｂを形成する工程は、図８（ｂ）に示すように表され、半田層２００ｂをセラミック基板２０に囲まれた金属箔２０ｂ上に形成する工程は、図８（ｃ）に示すように表され、導体ベースプレート２００ｃを半田層２００ｂ上に形成する工程は、図８（ｄ）に示すように表され、半田層２００ｄを導体ベースプレート２００ｃ上に形成する工程は、図８（ｅ）に示すように表され、半導体装置２４を半田層２００ｄ上に実装する工程は、図８（ｆ）に示すように表される。ここで、図７（ａ）は、筐体７０・配線基板６０・配線層６１ａ・６１ｂを除き、図８（ｆ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造に対応している。
【００５９】
第３の実施の形態に係るミリ波帯用薄型パッケージ１は、図７〜図８に示すように、端子電極２１ａ・２１ｂ・２３Ｇ・２３Ｄと金属箔２０ｂとを備えたセラミック基板２０と、導体ベースプレート２００ｃから構成される。セラミック基板２０と導体ベースプレート２００ｃは、半導体装置２４の接合時に、半田２００ｂにより接合される。
【００６０】
第３の実施の形態に係るミリ波帯用薄型パッケージ１は、図７〜図８に示すように、端子電極２１ａ・２１ｂ・２３Ｇ・２３Ｄを表面に備え，金属箔２０ｂを裏面に備え，開口部３０を有するセラミック基板２０と、セラミック基板２０の開口部３０の金属箔２０ｂ上に配置される導体ベースプレート２００ｃとを備える。
【００６１】
第３の実施の形態に係るミリ波帯用薄型パッケージ１は、図７〜図８に示すように、開口部３０を有するセラミック基板２０と、セラミック基板２０の表面に配置されたＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂ・ゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄと、セラミック基板２０の裏面側に配置された金属箔２０ｂと、セラミック基板２０の開口部３０内において、金属箔２０ｂ上に配置された半田層２００ｂと、セラミック基板２０の開口部３０内において、半田層２００ｂ上に配置された導体ベースプレート２００ｃと、セラミック基板２０の開口部３０内において、導体ベースプレート２００ｃ上に配置された半田層２００ｄと、セラミック基板２０の前記開口部３０内において、半田層２００ｄ上に配置された半導体装置２４とを備える。
【００６２】
また、第３の実施の形態に係るミリ波帯用薄型パッケージ１は、図７（ａ）に示すように、凹部８０を有する筐体７０を備えていても良い。ここで、凹部底面の実装面７０ａ上に金属箔２０ｂを介してセラミック基板２０が実装される。
【００６３】
また、第３の実施の形態に係るミリ波帯用薄型パッケージ１は、図７（ａ）および図７（ｂ）に示すように、筐体７０の凹部８０を囲む端面８０ａ上に配置された配線基板６０と、配線基板６０上に配置された配線層６１ａ・６１ｂとを備えていても良い。ここで、ＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂは、配線基板６０上に延伸し、配線層６１ａ・６１ｂと接続される。ここで、図示は省略するが、ゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄも、紙面に垂直な方向において、同様に配線基板６０上に延伸し、別の配線層と接続される。
【００６４】
また、第３の実施の形態に係るミリ波帯用薄型パッケージ１は、図７（ａ）に示すように、実装面７０ａから配線層６１ａ・６１ｂ表面までの高さｔ３は、実装面７０ａからセラミック基板２０表面までの高さに等しい。第３の実施の形態に係るミリ波帯用薄型パッケージ１においては、図７（ａ）に示すように、ＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂの裏面の端子面２１ｃは、セラミック基板２０の表面および配線層６１ａ・６１ｂの表面に接している。
【００６５】
第３の実施の形態に係るミリ波帯用薄型パッケージ１においては、金属箔２０ｂによって裏面メタライズされた薄いセラミック基板２０を使用する。セラミック基板２０を薄くする理由は、動作周波数の高周波化とともにミリ波帯用薄型パッケージ１のＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂからなる信号ラインから筐体７０のグランドとなる実装面７０ａまでの高さｔ３を低くする必要があるからである。例えば、動作周波数が、１４ＧＨｚ帯ならば、高さｔ３は２ｍｍ以下まで許容可能であるが、３０ＧＨｚ帯では高さｔ３は１ｍｍ以下とする必要がある。
【００６６】
この高さｔ３は、金属箔２０ｂの厚さｔCと、セラミック基板２０の厚さｔAとの和で表される。例えば、金属箔２０ｂの厚さｔCは、ＤＢＣによる銅箔の場合、約０．０５０ｍｍ、セラミック基板２０の厚さｔAは、約０．５００ｍｍである。したがって、高さｔ２は、約０．５５０ｍｍであり、十分に１ｍｍ以下となる。
【００６７】
第３の実施の形態に係るミリ波帯用薄型パッケージ１においては、セラミック基板２０の厚さｔAとして、約０．５００ｍｍとして、相対的に厚い基板を使用するため、強度的にも強化されている。
【００６８】
また、高温のＤＢＣ接合処理で、薄いセラミック基板２０が割れないようにするためには、Ｃｕ箔は５０μｍ程度が適している。しかしながら５０μｍ程度では発熱体である半導体装置２４を実装する放熱板としては機能しない。このため、第３の実施の形態に係るミリ波帯用薄型パッケージ１においては、ある程度の厚さ、例えば、０．５００ｍｍ程度の導体ベースプレート２００ｃを比較的低温の実装工程で接合している。
【００６９】
（製造方法）
第３の実施の形態に係るミリ波帯用薄型パッケージ１の製造方法は、図８（ａ）に示すように、開口部３０を有するセラミック基板２０の表面にＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂ・ゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄを配置し、セラミック基板２０の裏面側に金属箔２０ｂを配置する工程と、図８（ｂ）に示すように、開口部３０を有するセラミック基板２０の表面にＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂ・ゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄを形成すると同時に、セラミック基板２０の裏面側に金属箔２０ｂを形成する工程と、図８（ｃ）に示すように、セラミック基板２０の開口部３０内において、金属箔２０ｂ上に半田層２００ｂを形成する工程と、図８（ｄ）に示すように、セラミック基板２０の開口部３０内において、半田層２００ｂ上に導体ベースプレート２００ｃを形成する工程と、図８（ｅ）に示すように、セラミック基板２０の開口部３０内において、導体ベースプレート２００ｃ上に半田層２００ｄを形成する工程と、セラミック基板２０の開口部３０内において、半田層２００ｄ上に半導体装置２４を実装する工程とを有する。
【００７０】
また、第３の実施の形態に係るミリ波帯用薄型パッケージ１の製造方法は、図７（ａ）に示すように、筐体７０に凹部８０を形成する工程と、凹部底面の実装面７０ａ上に金属箔２０ｂを介してセラミック基板２０を実装する工程とを有する。
【００７１】
また、第３の実施の形態に係るミリ波帯用薄型パッケージ１の製造方法は、図７（ａ）に示すように、凹部８０を囲む筐体７０の端面８０ａ上に配線基板６０を形成する工程と、配線基板６０上に配線層６１ａ・６１ｂを形成する工程と、配線基板６０上に延伸するＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂを配線層６１ａ・６１ｂと接続する工程とを有する。ここで、同工程において、図示は省略するが、配線基板６０上に延伸するゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄも、紙面に垂直な方向において、別の配線層と接続される。
【００７２】
また、第３の実施の形態に係るミリ波帯用薄型パッケージ１の製造方法において、ＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂ・ゲート端子電極２３Ｇ・ドレイン端子電極２３Ｄおよび金属箔２０ｂは、ＤＢＣで形成可能である。ＤＢＣ工程は、第２の実施の形態と同様である。また、その他の構成および工程は、第１の実施の形態と同様であるため、重複説明は省略する。
【００７３】
第３の実施の形態に係るミリ波帯用薄型パッケージによれば、ＲＦ入力端子電極２１ａ・ＲＦ出力端子電極２１ｂからなる信号ラインから筐体７０のグランドとなる実装面７０ａまでの高さｔ３を１ｍｍ以下に薄くすることができる。
【００７４】
第３の実施の形態に係るミリ波帯用薄型パッケージによれば、ＤＢＣ技術により、端子電極および裏面金属箔を形成するため、製造工程が簡単化され、またセラミック基板の薄型構造を容易に実現することができる。
【００７５】
第３の実施の形態に係るミリ波帯用薄型パッケージによれば、セラミック基板の開口部内に導体ベースプレートを配置する構造を有するため、薄型構造を容易に実現することができる。
【００７６】
（半導体素子構造）
第１〜第３の実施の形態に係るミリ波帯用薄型パッケージパッケージに搭載される半導体装置２４の模式的平面パターン構成の拡大図は、図９（ａ）に示すように表され、図９（ａ）のＪ部分の拡大図は、図９（ｂ）に示すように表される。また、実施の形態に係るパッケージに搭載される半導体装置２４の構成例１〜４であって、図９（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成例１〜４は、それぞれ図１２〜図１５に示すように表される。
【００７７】
第１〜第３の実施の形態に係るミリ波帯用薄型パッケージに搭載される半導体装置２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図１０〜図１３に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。
【００７８】
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０には、ボンディングワイヤが接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、ボンディングワイヤが接続され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部には、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２が形成され、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２は、接地電極（図示省略）に接続されている。
【００７９】
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００８０】
（構造例１）
第１〜第３の実施の形態に係るミリ波帯用薄型パッケージパッケージに搭載される半導体装置２４のＦＥＴセルの構成例１は、図１０に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図１０に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００８１】
（構造例２）
第１〜第３の実施の形態に係るミリ波帯用薄型パッケージパッケージに搭載される半導体装置２４のＦＥＴセルの構成例２は、図１１に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極（Ｓ）１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極（Ｇ）１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極（Ｇ）１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図１１に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００８２】
（構造例３）
第１〜第３の実施の形態に係るミリ波帯用薄型パッケージパッケージに搭載される半導体装置２４のＦＥＴセルの構成例３は、図１２に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極（Ｇ）１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１２に示す構成例３では、ＨＥＭＴが示されている。
【００８３】
（構造例４）
第１〜第３の実施の形態に係るミリ波帯用薄型パッケージパッケージに搭載される半導体装置２４のＦＥＴセルの構成例４は、図１３に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１３に示す構成例４では、ＨＥＭＴが示されている。
【００８４】
また、上記の構成例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。
【００８５】
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
【００８６】
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
【００８７】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００８８】
なお、第１〜第３の実施の形態に係るミリ波帯用薄型パッケージパッケージに搭載される半導体装置２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００８９】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００９０】
本実施の形態によれば、応力が緩和され、かつ放熱性の良好なミリ波帯用薄型パッケージおよびその製造方法を提供することができる。
【００９１】
[その他の実施の形態]
第１〜第３の実施の形態に係るミリ波帯用薄型パッケージおよびその製造方法を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００９２】
なお、第１〜第３の実施の形態に係るミリ波帯用薄型パッケージに搭載される半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【００９３】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【００９４】
１…ミリ波帯用薄型パッケージ
１０…キャップ
１９ａ…入力端子接続パターン
１９ｂ…出力端子接続パターン
２０…セラミック基板
２０ａ…裏面金属層
２０ｂ…金属箔
２１ａ…ＲＦ入力端子電極
２１ｂ…ＲＦ出力端子電極
２１ｃ…端子面
２１ｇ…ゲート端子接続パターン
２１ｄ…ドレイン端子接続パターン
２３Ｇ…ゲート端子電極
２３Ｄ…ドレイン端子電極
２４…半導体装置
３０…開口部
６０…配線基板
６１ａ、６１ｂ…配線層
７０…筐体
７０ａ…実装面
８０…凹部
８０ａ…端面
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
２００、２００ｃ…導体ベースプレート
２００ａ、２００ｂ、２００ｄ…半田層
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図９】
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