(57)【要約】【課題】半導体チップへの熱の影響を低減できる半導体装置の製造方法を提供する。【解決手段】半導体チップ１０となる部分が複数並んで形成された半導体基板１０Ａの面上に、複数の半導体チップ１１ａ〜１１ｄを半導体チップ１０となる部分毎に積層する工程と、半導体基板１０Ａ及び複数の半導体チップ１１ａ〜１１ｃの各隙間に第１の封止体４を充填しながら、複数の半導体チップ１１ａ〜１１ｃを第１の封止体４で封止する工程と、半導体基板１０Ａを半導体チップ１０となる部分毎に切断することによって個々のチップ積層体３Ａに分割する工程とを含む。【選択図】図９
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【特許請求の範囲】
【請求項１】
半導体チップとなる部分が複数並んで形成された半導体基板の面上に、複数の半導体チップを前記半導体チップとなる部分毎に積層する工程と、
前記半導体基板及び前記複数の半導体チップの各隙間に第１の封止体を充填しながら、前記複数の半導体チップを第１の封止体で封止する工程と、
前半導体基板を前記半導体チップとなる部分毎に個々のチップ積層体に分割する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
基材の一面から深さ方向の中途部に亘って埋め込まれた貫通電極と、前記基材の一面に位置して前記貫通電極と接続された第１の接続端子とが、前記半導体チップとなる部分毎に設けられた半導体基板を用意する工程と、
前記半導体基板の一面に接着層を介してサポート基板を貼着する工程と、
前記半導体基板の他面を前記貫通電極が露出するまで研削する工程と、
前記半導体基板の他面に前記貫通電極と接続された第２の接続端子を形成する工程とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板の前記半導体チップとなる部分毎に、基材を貫通する貫通電極と、前記基材の一面に前記貫通電極と接続された第１の接続端子と、前記基材の他面に前記貫通電極と接続された第２の接続端子とを有する半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第１の接続端子と前記第２の接続端子とを接合して積層することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の封止体で封止されたチップ積層体の全体を覆うように前記半導体基板の他面側を第２の封止体で封止する工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
配線基板となる部分が複数並んで形成された母配線基板の一面に、前記第１及び第２の封止体で封止されたチップ積層体を前記配線基板となる部分毎に実装する工程と、
前記第１及び第２の封止体で封止されたチップ積層体の全体を覆うように前記母配線基板の一面側を第３の封止体で封止する工程と、
前記母配線基板を前記配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
基材の他面から深さ方向の中途部に亘って埋め込まれた貫通電極と、前記基材の他面に位置して前記貫通電極と接続された第２の接続端子とが、前記半導体チップとなる部分毎に設けられた半導体基板を用意する工程と、
前記半導体基板の前記半導体チップとなる部分毎に、基材を貫通する貫通電極と、前記基材の一面に前記貫通電極と接続された第１の接続端子と、前記基材の他面に前記貫通電極と接続された第２の接続端子とを有する半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第１の接続端子と前記第２の接続端子とを接合して積層する工程と、
前記半導体基板の前記半導体チップとなる部分の分割線に沿って、前記基材の他面から深さ方向の中途部に亘って切り欠かれた溝部を形成する工程と、
前記半導体基板の他面側に接着層を介してサポート基板を貼着する工程と、
前記半導体基板の一面を前記貫通電極が露出するまで研削する工程と、
前記半導体基板の一面に前記貫通電極と接続された第１の接続端子を形成する工程とを含み、
前記研削時に前記溝部の間で前半導体基板が前記半導体チップとなる部分毎に分割されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
配線基板となる部分が複数並んで形成された母配線基板の一面に、前記第１の封止体で封止されたチップ積層体を前記配線基板となる部分毎に実装する工程と、
前記第１の封止体で封止されたチップ積層体の全体を覆うように前記母配線基板の一面側を第２の封止体で封止する工程と、
前記母配線基板を前記配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記チップ積層体を前記母配線基板に実装する工程は、前記配線基板となる部分に第３の接続端子が設けられた母配線基板を用意し、この母配線基板の前記配線基板となる部分毎に、前記チップ積層体の最下層に位置する半導体チップを下方に向けた状態で、この半導体チップの一面と前記配線基板となる部分とを対向させながら、その間にある前記第３の接続端子と前記第１の接続端子とを接合することにより行うことを特徴とする請求項５又は７に記載の半導体装置の製造方法。
【請求項９】
基材の他面に位置して第２の接続端子が、前記半導体チップとなる部分毎に設けられた半導体基板を用意する工程と、
前記半導体基板の前記半導体チップとなる部分毎に、基材を貫通する貫通電極と、前記基材の一面に前記貫通電極と接続された第１の接続端子と、前記基材の他面に前記貫通電極と接続された第２の接続端子とを有する半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第１の接続端子と前記第２の接続端子とを接合して積層する工程とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
配線基板となる部分が複数並んで形成された母配線基板の一面に、前記第１の封止体で封止されたチップ積層体を前記配線基板となる部分毎に実装する工程と、
前記第１の封止体で封止されたチップ積層体の全体を覆うように前記母配線基板の一面側を第２の封止体で封止する工程と、
前記母配線基板を前記配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記チップ積層体を前記母配線基板に実装する工程は、前記配線基板となる部分に第３の接続端子が設けられた母配線基板を用意し、この母配線基板の前記配線基板となる部分毎に、前記チップ積層体の最上層に位置する半導体チップを下方に向けた状態で、この半導体チップの他面と前記配線基板となる部分とを対向させながら、その間にある前記第２の接続端子と前記第３の接続端子とを接合することにより行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記チップ積層体を前記配線基板となる部分毎に実装する際に、前記チップ積層体と前記配線基板となる部分との間に接着部材を設け、この接着部材を介して前記チップ積層体を前記配線基板となる部分に接着固定することを特徴とする請求項８又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記母配線基板の他面側に前記配線基板となる部分毎に外部接続端子を配置する工程を含むことを特徴とする請求項８又は１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの集積度が年々向上し、それに伴ってチップサイズの大型化や、配線の微細化及び多層化などが進んでいる。一方、高密度実装化のためには、パッケージサイズの小型化及び薄型化が必要となっている。
【０００３】
このような要求に対して、ＭＣＰ(Multi Chip Package)と呼ばれる１つの配線基板の上に複数の半導体チップを高密度実装する技術が開発されている。その中でも、ＴＳＶ(Through Silicon Via)と呼ばれる貫通電極を有する半導体チップを積層したチップ積層体を配線基板の一面に実装したＣｏＣ(Chip on Chip)型の半導体パッケージ（半導体装置）が注目されている。
【０００４】
ＣｏＣ型の半導体パッケージの製造方法としては、配線基板上にチップ積層体を構成する複数の半導体チップを順次積載し、積載した半導体チップの各隙間にアンダーフィル材（第１の封止体）を充填した後、このアンダーフィル材を熱硬化させることで、チップ積層体を封止することが行われている。さらに、このアンダーフィル材を含むチップ積層体の全体を覆うように配線基板の一面をモールド樹脂（第２の封止体）で封止することが行われている（特許文献１を参照。）。
【０００５】
一方、ベースウエハに複数の半導体チップを搭載し、ベース基板を切断することで、複数の半導体チップを得る技術が提案されている（特許文献２を参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２５１３４７号公報
【特許文献２】特開２００６−１９４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上述したチップ積層体を作製する工程において、吸着ステージ上に半導体チップを安定的に吸着保持できず、この半導体チップ上にボンディングツールを用いて半導体チップをフリップ実装する際に、超音波を印加することが困難となることがあった。この場合、高温（例えば３００℃程度）による熱圧着が必要となるため、半導体チップの信頼性が熱の影響により低下する懸念がある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の製造方法は、半導体チップとなる部分が複数並んで形成された半導体基板の面上に、複数の半導体チップを半導体チップとなる部分毎に積層する工程と、半導体基板及び複数の半導体チップの各隙間に第１の封止体を充填しながら、複数の半導体チップを第１の封止体で封止する工程と、半導体基板を半導体チップとなる部分毎に個々のチップ積層体に分割する工程とを含むことを特徴とする。
【発明の効果】
【０００９】
以上のように、本発明では、半導体基板の状態で吸着ステージ上に安定的に吸着保持できるため、この半導体基板上にボンディングツールを用いて複数の半導体チップを積層する際に、従来のような高温による熱圧着が不要となり、それよりも低温で超音波を印加した熱圧着が可能となる。
【００１０】
したがって、本発明によれば、半導体チップへの熱の影響を低減できるため、信頼性の高い半導体装置を製造することが可能である。また、本発明よれば、個々のチップ積層体に分割されるまでの間、この半導体基板のまま取り扱うことができるため、組立工程の効率化を図ることが可能である。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態として示す半導体パッケージの構造を示す断面図である。
【図２】図１に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図３】図１に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図４】図１に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図５】図１に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図６】図１に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図７】図１に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図８】図１に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図９】図１に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図１０】図１に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図１１】図１に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図１２】図１に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図１３】図１に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図１４】図１に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図１５】図１に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図１６】第２の実施形態として示す半導体パッケージの構造を示す断面図である。
【図１７】図１６に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図１８】図１６に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図１９】図１６に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図２０】図１６に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図２１】図１６に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図２２】図１６に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図２３】図１６に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図２４】図１６に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図２５】図１６に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図２６】図１６に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図２７】図１６に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図２８】図１６に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図２９】第３の実施形態として示す半導体パッケージの構造を示す断面図である。
【図３０】図２９に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図３１】図２９に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図３２】図２９に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図３３】図２９に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図３４】図２９に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図３５】図２９に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図３６】図２９に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図３７】図２９に示す半導体パッケージの製造工程を順に説明するための断面図である。
【図３８】図２９に示す半導体パッケージの製造工程を順に説明するための断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明を適用した半導体装置の製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１３】
［第１の実施形態］
（半導体装置）
先ず、第１の実施形態として図１に示すＣｏＣ型の半導体パッケージ１Ａについて説明する。
この半導体パッケージ１Ａは、図１に示すように、配線基板２と、この配線基板２の一面（上面）に実装されたチップ積層体３Ａと、このチップ積層体３Ａを封止する第１の封止体４と、この第１の封止体４を覆った状態で配線基板２の一面を封止する第２の封止体５ａ及び第３の封止体５ｂと、配線基板２の他面（下面）に配置された複数のはんだボール（外部接続端子）６とを備えることによって、ＢＧＡ(Ball Grid Array)と呼ばれるパッケージ構造を有している。
【００１４】
配線基板２は、平面視で矩形状を為すプリント配線板からなり、このプリント配線板は、例えばガラスエポキシ樹脂等からなる絶縁基材の面上にＣｕ等の導電材料からなる導体パターン等を形成し、その表面をソルダーレジスト等の絶縁膜で被覆したものからなる。なお、本例では、厚み０．２ｍｍ程度の配線基板２を用いている。
【００１５】
この配線基板２の上面中央部には、チップ積層体３Ａが実装される実装領域２ａが設けられている。また、配線基板２の実装領域２ａには、複数のパッド電極（第３の接続端子）７が並んで設けられている。一方、配線基板２の他面（下面）には、複数の接続ランド８が並んで設けられている。そして、上記はんだボール６は、これら接続ランド８の上に配置されている。その他にも、配線基板２には、パッド電極７と接続ランド８との間を電気的に接続するためのビア（貫通電極）や配線パターンなどの引回し配線部９（図１中において模式的に示す。）が設けられている。また、配線基板２の表面は、上述したパッド電極７や接続ランド８が形成された部分を除いて、絶縁膜（図示せず。）で被覆されている。
【００１６】
チップ積層体３Ａは、配線基板２側から順に、ＩＦチップ（第１の半導体チップ）１０と、複数（本例では４つ）のメモリーチップ（第２の半導体チップ）１１ａ〜１１ｄとが積層された構造を有している。
【００１７】
ＩＦチップ１０は、各メモリーチップ１１ａ〜１１ｄと配線基板２との間のインターフェースを取るためのＩＦ(InterFace)回路などが形成されたものであり、平面視で矩形状を為すと共に、上記配線基板２よりも小さい形状を有している。また、ＩＦチップ１０は、一面側に複数の第１のバンプ電極（第１の接続端子）１２ａと、他面側に複数の第２のバンプ電極（第２の接続端子）１２ｂと、これら第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間を接続する複数の貫通電極（ＴＳＶ）１３とを有している。さらに、ＩＦチップ１０の第１のバンプ電極１２ａは、配線基板２のパッド電極７との間隔に合わせて、第２のバンプ電極１２ｂ及び貫通電極１３よりも広い間隔（２００μｍ以上）を有している。このため、ＩＦチップ１０では、第１のバンプ電極１２ａと貫通電極１３との間に、再配線のための配線パターン（図示せず。）を設けて、配線基板２のパッド電極７との間隔調整を行っている。なお、本例では、厚み５０μｍ程度のＩＦチップ１０を用いている。
【００１８】
メモリーチップ１１ａ〜１１ｄは、ＤＲＡＭ（Dynamic Random Access Memory）回路などが形成されたものであり、平面視で矩形状を為すと共に、ＩＦチップ１０よりも小さい形状を有している。また、各メモリーチップ１１ａ〜１１ｄは、それぞれ一面側に複数の第１のバンプ電極（第１の接続端子）１２ａと、他面側に複数の第２のバンプ電極（第２の接続端子）１２ｂと、これら第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間を接続する複数の貫通電極（ＴＳＶ）１３とを有している。なお、本例では、厚み５０μｍ程度のメモリーチップ１１ａ〜１１ｄを用いている。
【００１９】
そして、これらＩＦチップ１０及び複数のメモリーチップ１１ａ〜１１ｄは、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを接合して積層されることによって、チップ積層体３Ａを構成している。
【００２０】
また、チップ積層体３Ａは、ＩＦチップ１０を下方に向けた状態で、このＩＦチップ１０の一面と配線基板２の一面（実装領域２ａ）とを対向させながら、その間にある第１のバンプ電極１２ａとパッド電極７とを接合することによって、配線基板２の一面に実装されている。さらに、このチップ積層体３Ａは、配線基板２の一面とＩＦチップ１０の一面との間に充填された絶縁性の接着部材１４を介して配線基板２の実装領域２ａに接着固定されている。なお、チップ積層体３Ａは、配線基板２のパッド電極７上にワイヤーバンプ（接合部材）を設けて、このワイヤーバンプを介して第１のバンプ電極１２ａとパッド電極７とを接合することによって、配線基板２の一面に実装することも可能である。
【００２１】
第１の封止体４は、チップ積層体３Ａを構成するＩＦチップ１０及び複数のメモリーチップ１１ａ〜１１ｄの各隙間に充填されたアンダーフィル材によって、チップ積層体３Ａを封止している。
【００２２】
第２の封止体５ａは、第１の封止体４で封止された複数のメモリーチップ１１ａ〜１１ｄの全体を覆うモールド樹脂によって、チップ積層体３Ａの他面側を全面的に封止している。
【００２３】
第３の封止体５ｂは、第１及び第２の封止体４，５ａで封止されたチップ積層体３Ａの全体を覆うモールド樹脂によって、配線基板２の一面側を全面的に封止している。
【００２４】
（半導体装置の製造方法）
次に、本発明を適用した半導体装置の製造方法として、上記図１に示す半導体パッケージ１Ａの製造工程について説明する。
上記半導体パッケージ１Ａを製造する際は、先ず、上述したＩＦチップ１０の上に複数のメモリーチップ１１ａ〜１１ｄが積層されたチップ積層体３Ａを作製する。
【００２５】
具体的には、先ず、図２に示すように、上記ＩＦチップ１０となる部分が複数並んで設けられた半導体基板１０Ａを用意する。この半導体基板１０Ａは、上記ＩＦチップ１０よりも大きい厚みを有するシリコン基材１０ａからなり、上記ＩＦチップ１０となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングライン（分割線）Ｌに沿って切断することで、上記ＩＦチップ１０となる部分を個々のＩＦチップ１０として切り出すことが可能となっている。また、半導体基板１０Ａの上記ＩＦチップ１０となる部分には、それぞれシリコン基材１０ａの一面から深さ方向の中途部に亘ってＣｕ等の導体が埋め込まれた貫通電極１３と、シリコン基材１０ａの一面に位置して貫通電極１３と接続された第１のバンプ電極１２ａとが設けられている。
【００２６】
次に、図３に示すように、この半導体基板１０Ａの一面、すなわち第１のバンプ電極１２ａが形成された側の面に、接着層３０を介してサポート基板３１を貼着する。接着層３０には、例えば紫外線(ＵＶ)硬化型のアクリル系接着剤を用いることができ、この接着層３０は、シリコン基材１０ａの一面に所定の厚み（例えば２０μｍ程度）で形成された上記第１のバンプ電極１２ａを覆うのに十分な厚み（例えば５０μｍ程度）を有している。サポート基板３１には、半導体基板１０Ａを支持するのに十分な剛性を有するガラス等の透明基板を用いることができる。
【００２７】
次に、図４に示すように、半導体基板１０Ａの他面を貫通電極１３が露出するまで研削（バックグラインド）する。本例では、半導体基板１０Ａが５０μｍ程度の厚みとなるまで研削する。その後、この薄型化された半導体基板１０Ａの他面に上記貫通電極１３と配線パターンを介して接続される第２のバンプ電極１２ｂを形成する。
【００２８】
次に、図５に示すように、この半導体基板１０Ａの面上に、上記複数のメモリーチップ１１ａ〜１１ｄを上記ＩＦチップ１０となる部分毎に積層搭載（フリップ実装）する。
【００２９】
具体的には、吸着ステージ（図示せず。）上に、サポート基板３１側を下方に向けた状態で、半導体基板１０Ａを載置する。これにより、半導体基板１０Ａは、吸着ステージに設けられた複数の吸引孔により吸引されながら、この吸着ステージ上に安定的に保持される。
【００３０】
この状態から、半導体基板１０Ａ上の上記ＩＦチップ１０となる部分に、ボンディングツール（図示せず。）を用いて、１層目のメモリーチップ１１ａを積層搭載（フリップチップ実装）する。
【００３１】
このフリップチップ実装では、ボンディングツールに設けられた吸引孔により１層目のメモリーチップ１１ａを吸引保持しながら、このボンディングツールがメモリーチップ１１ａを第１のバンプ電極１２ａが形成された面（一面）を下方に向けた状態で保持する。
【００３２】
このボンディングツールは、１層目のメモリーチップ１１ａの一面と、その下にある上記ＩＦチップ１０となる部分の他面とを対向させながら、その間にある第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの位置を合わせた状態で、１層目のメモリーチップ１１ａを上記ＩＦチップ１０となる部分に載置する。
【００３３】
そして、この状態でボンディングツールが所定の温度（例えば常温〜１５０℃程度）で加熱しながら荷重及び超音波を印加することによって、第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを超音波熱圧着により接合（フリップチップボンディング）する。
【００３４】
これにより、第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間が電気的に接続（フリップチップ接続）されて、１層目のメモリーチップ１１ａが上記ＩＦチップ１０となる部分にフリップチップ実装される。
【００３５】
この状態から更に、上述した１層目のメモリーチップ１１ａをフリップチップ実装する場合と同様の方法を用いて、この１層目のメモリーチップ１１ａ上に２層目のメモリーチップ１１ｂと、この２層目のメモリーチップ１１ｂ上に３層目のメモリーチップ１１ｃと、この３層目のメモリーチップ１１ｃ上に４層目のメモリーチップ１１ｄとを、順にフリップチップ実装する。そして、このようなボンディングツールを用いた操作を、半導体基板１０Ａの上記ＩＦチップ１０となる部分毎に繰り返す。
【００３６】
次に、図６に示すように、半導体基板１０Ａ上に積層された複数のメモリーチップ１１ａ〜１１ｄの各隙間に、ディスペンサー（図示せず。）を用いて、上記第１の封止体４となる液状のアンダーフィル材を充填する。
【００３７】
このとき、アンダーフィル材は、毛細管現象により各隙間に浸透しながら充填される。また、各隙間から周囲にはみ出したアンダーフィル材は、上層側から下層側に向かって漸次幅方向に広がった形状となる。
【００３８】
この状態から、アンダーフィル材を例えば１５０℃程度で加熱（キュア）することで、このアンダーフィル材を硬化させる。これにより、半導体基板１０Ａの上記ＩＦチップ１０となる部分に積層された複数のメモリーチップ１１ａ〜１１ｄの各隙間が上記第１の封止体４により封止される。そして、このようなディスペンサーを用いた操作を、半導体基板１０Ａの上記ＩＦチップ１０となる部分毎に繰り返す。
【００３９】
次に、図７に示すように、上記第１の封止体４により封止された複数のメモリーチップ１１ａ〜１１ｄを覆うように半導体基板１０Ａの他面側を上記第２の封止体５ａとなるモールド樹脂で封止する。具体的には、トランスファモールド装置（図示せず。）を用いる。このトランスファモールド装置は、半導体基板１０Ａの他面側を保持する下金型（固定型）と、半導体基板１０Ａの他面側に対向してモールド樹脂が充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型（可動型）とからなる一対の成型金型を備える。
【００４０】
そして、このトランスファモールド装置の成形金型に、上記半導体基板１０Ａをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂を注入する。このモールド樹脂には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。
【００４１】
そして、この状態で、モールド樹脂を所定の温度（例えば１８０℃程度）で加熱（キュア）することで、モールド樹脂を硬化させる。さらに、所定の温度でベークすることで、モールド樹脂が完全に硬化される。これにより、半導体基板１０Ａの他面側が上記第２の封止体５ａとなるモールド樹脂で完全に封止される。
【００４２】
本発明では、上述したように、第１の封止体４で封止された複数のメモリーチップ１１ａ〜１１ｄを半導体基板１０Ａ上に実装した後、この半導体基板１０Ａ上を上記第２の封止体５ａとなるモールド樹脂で一括的に封止することで、ボイド（気泡）の発生を低減できる。
【００４３】
次に、図８に示すように、上記第２の封止体５ａで封止された半導体基板１０Ａの他面側にダイシングテープ４０を貼着した後、サポート基板３１側から紫外線を照射し、このサポート基板３１を透過する紫外線によって接着層３０の接着力を低下させる。そして、この接着層３０と共にサポート基板３１を除去し、半導体基板１０の一面を露出させる。
【００４４】
次に、図９に示すように、ダイシングブレード５０を用いて、半導体基板１０Ａを第２の封止体５ａと共にダイシングテープ４０とは反対側からダイシングラインＬに沿って切断し、上記ＩＦチップ１０となる部分を個々のチップ積層体３Ａに分割する。そして、このチップ積層体３Ａをダイシングテープ４０から引き剥がす。
【００４５】
これにより、図１０に示すように、上記第１及び第２の封止体４，５ａにより封止されたチップ積層体３Ａを一括して作製することができる。そして、このチップ積層体３Ａは、収納用トレイ（図示せず。）に収容されて、次工程へと送られる。
【００４６】
次に、図１１に示すように、上記配線基板２となる部分が複数並んで形成された母配線基板２Ａを用意する。この母配線基板２Ａは、例えばガラスエポキシ基板からなり、上記配線基板２となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングライン（分割線）Ｌに沿って切断することで、上記配線基板２となる部分を個々の配線基板２として切り出すことが可能となっている。
【００４７】
そして、この母配線基板２Ａの一面に、ディスペンサー（図示せず。）を用いて、ＮＣＰ(Non Conductive Paste)と呼ばれる液状の接着部材１４を上記配線基板２となる部分の実装領域２ａ毎に塗布する。
【００４８】
次に、図１２に示すように、ボンディングツール（図示せず。）を用いて、上記第１及び第２の封止体４，５ａにより封止されたチップ積層体３Ａを母配線基板２Ａの上記配線基板２となる部分の実装領域２ａにフリップ実装する。
【００４９】
このフリップチップ実装では、ボンディングツールの吸引孔によりチップ積層体３Ａを吸引保持しながら、このボンディングツールがＩＦチップ１０を下方に向けた状態でチップ積層体３Ａを保持する。
【００５０】
このボンディングツールは、ＩＦチップ１０の一面と上記配線基板２となる部分の実装領域２ａとを対向させながら、その間にある第１のバンプ電極１２ａとパッド電極７との位置を合わせた状態で、上記第１及び第２の封止体４，５ａにより封止されたチップ積層体３Ａを上記配線基板２となる部分の実装領域２ａ上に載置する。そして、この状態でボンディングツールが加熱しながら荷重を加えることによって、第１のバンプ電極１２ａとパッド電極７とを熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
【００５１】
これにより、第１のバンプ電極１２ａとパッド電極７との間が電気的に接続（フリップチップ接続）されて、上記第１及び第２の封止体４，５ａにより封止されたチップ積層体３Ａが母配線基板２Ａの配線基板２となる部分の実装領域２ａにフリップチップ実装される。
【００５２】
また、上記接着部材１４は、母配線基板２Ａの一面とＩＦチップ１０の一面との間からはみ出した状態で硬化される。これにより、上記第１及び第２の封止体４，５ａにより封止されたチップ積層体３Ａは、この接着部材１４を介して母配線基板２Ａの配線基板２となる部分の実装領域２ａに接着固定される。そして、このようなボンディングツールを用いた操作を、母配線基板２Ａの上記配線基板２となる部分毎に繰り返す。
【００５３】
次に、図１３に示すように、上記第１及び第２の封止体４，５ａにより封止されたチップ積層体３Ａを覆うように母配線基板２Ａの一面側を上記第３の封止体５ｂとなるモールド樹脂で封止する。具体的には、トランスファモールド装置（図示せず。）を用いる。このトランスファモールド装置は、母配線基板２Ａの他面側を保持する下金型（固定型）と、母配線基板２Ａの一面側に対向してモールド樹脂が充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型（可動型）とからなる一対の成型金型を備える。
【００５４】
そして、このトランスファモールド装置の成形金型に、上記第１及び第２の封止体４，５ａにより封止されたチップ積層体３Ａが実装された母配線基板２Ａをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂を注入する。このモールド樹脂には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。
【００５５】
そして、この状態で、モールド樹脂を所定の温度（例えば１８０℃程度）で加熱（キュア）することで、モールド樹脂を硬化させる。さらに、所定の温度でベークすることで、モールド樹脂が完全に硬化される。これにより、母配線基板２Ａの一面側が上記第３の封止体５ｂとなるモールド樹脂で完全に封止される。
【００５６】
本発明では、上述したように、第１及び第２の封止体４，５ａで封止されたチップ積層体３Ａを母配線基板２Ａ上に実装した後、この母配線基板２Ａ上を上記第３の封止体５ｂとなるモールド樹脂で一括的に封止することで、ボイド（気泡）の発生を低減できる。
【００５７】
次に、図１４に示すように、母配線基板２Ａの各配線基板２となる部分に設けられた上記接続ランド８上に、上記はんだボール６を配置する。具体的には、マウントツール（図示せず。）を用いて、複数のはんだボール６をマウントツールで吸着保持しながら、これら複数のはんだボール６にフラックスを転写形成した後、母配線基板２Ａの各配線基板２となる部分毎にはんだボール６を接続ランド８上に載置する。そして、母配線基板２Ａの全ての配線基板２となる部分にはんだボール６を載置した後、この母配線基板２Ａをリフローする。これにより、母配線基板２Ａの各配線基板２となる部分の接続ランド８上に、はんだボール６が配置される。
【００５８】
次に、図１５に示すように、母配線基板２Ａの第３の封止体５ｂ側にダイシングテープ６０を貼着した後、ダイシングブレード（図示せず。）を用いて、母配線基板２Ａを第３の封止体５ｂと共にダイシングテープ６０とは反対側からダイシングラインＬに沿って切断し、個々の半導体パッケージ１Ａ毎に分割する。そして、これら半導体パッケージ１Ａをダイシングテープ６０から引き剥がすことで、上記図１に示す半導体パッケージ１Ａを一括して製造することができる。
【００５９】
以上のように、本発明では、上述した吸着ステージ上に半導体基板１０Ａを安定的に吸引保持できるため、この半導体基板１０Ａ上にボンディングツールを用いて複数のメモリーチップ１１ａ〜１１ｄをフリップ実装する際に、従来のような高温（例えば３００℃程度）による熱圧着が不要となり、例えば常温〜１５０℃程度での超音波熱圧着による接合が可能となる。
【００６０】
したがって、本発明によれば、これらメモリーチップ１１ａ〜１１ｄへの熱の影響を低減できるため、信頼性の高い半導体パッケージ１Ａを製造することが可能である。また、本発明によれば、半導体基板１０Ａを切断して個々のチップ積層体３Ａに分割するまで、この半導体基板１０Ａのまま取り扱うことができるため、組立工程の効率化を図ることが可能である。
【００６１】
［第２の実施形態］
（半導体装置）
次に、第２の実施形態として図１６に示すＣｏＣ型の半導体パッケージ１Ｂについて説明する。なお、以下の説明では、上記半導体パッケージ１Ａと同等の部位については、図面において同じ符号を付すものとする。
【００６２】
この半導体パッケージ１Ｂは、図１６に示すように、配線基板２と、この配線基板２の一面（上面）に実装されたチップ積層体３Ｂと、このチップ積層体３Ｂを封止する第１の封止体４と、この第１の封止体４を覆った状態で配線基板２の一面を封止する第２の封止体５と、配線基板２の他面（下面）に配置された複数のはんだボール（外部接続端子）６とを備えることによって、ＢＧＡ(Ball Grid Array)と呼ばれるパッケージ構造を有している。
【００６３】
配線基板２は、平面視で矩形状を為すプリント配線板からなり、このプリント配線板は、例えばガラスエポキシ樹脂等からなる絶縁基材の面上にＣｕ等の導電材料からなる導体パターン等を形成し、その表面をソルダーレジスト等の絶縁膜で被覆したものからなる。なお、本例では、厚み０．２ｍｍ程度の配線基板２を用いている。
【００６４】
この配線基板２の上面中央部には、チップ積層体３Ｂが実装される実装領域２ａが設けられている。また、配線基板２の実装領域２ａには、複数のパッド電極（第３の接続端子）７が並んで設けられている。一方、配線基板２の他面（下面）には、複数の接続ランド８が並んで設けられている。そして、上記はんだボール６は、これら接続ランド８の上に配置されている。その他にも、配線基板２には、パッド電極７と接続ランド８との間を電気的に接続するためのビア（貫通電極）や配線パターンなどの引回し配線部９（図１中において模式的に示す。）が設けられている。また、配線基板２の表面は、上述したパッド電極７や接続ランド８が形成された部分を除いて、絶縁膜（図示せず。）で被覆されている。
【００６５】
チップ積層体３Ｂは、配線基板２側から順に、ＩＦチップ（第１の半導体チップ）１０と、複数（本例では４つ）のメモリーチップ（第２の半導体チップ）１１ａ〜１１ｄとが積層された構造を有している。
【００６６】
ＩＦチップ１０は、各メモリーチップ１１ａ〜１１ｄと配線基板２との間のインターフェースを取るためのＩＦ(InterFace)回路などが形成されたものであり、平面視で矩形状を為すと共に、上記配線基板２よりも小さい形状を有している。また、ＩＦチップ１０は、一面側に複数の第１のバンプ電極（第１の接続端子）１２ａと、他面側に複数の第２のバンプ電極（第２の接続端子）１２ｂと、これら第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間を接続する複数の貫通電極（ＴＳＶ）１３とを有している。さらに、ＩＦチップ１０の第１のバンプ電極１２ａ及び貫通電極１３は、配線基板２のパッド電極７との間隔に合わせて、第２のバンプ電極１２ｂよりも広い間隔（２００μｍ以上）を有している。このため、ＩＦチップ１０では、第２のバンプ電極１２ｂと貫通電極１３との間に、再配線のための配線パターン（図示せず。）を設けて、配線基板２のパッド電極７との間隔調整を行っている。なお、本例では、厚み５０μｍ程度のＩＦチップ１０を用いている。
【００６７】
メモリーチップ１１ａ〜１１ｄは、ＤＲＡＭ（Dynamic Random Access Memory）回路などが形成されたものであり、平面視で矩形状を為すと共に、ＩＦチップ１０よりも小さい形状を有している。また、各メモリーチップ１１ａ〜１１ｄは、それぞれ一面側に複数の第１のバンプ電極（第１の接続端子）１２ａと、他面側に複数の第２のバンプ電極（第２の接続端子）１２ｂと、これら第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間を接続する複数の貫通電極（ＴＳＶ）１３とを有している。なお、本例では、厚み５０μｍ程度のメモリーチップ１１ａ〜１１ｄを用いている。
【００６８】
そして、これらＩＦチップ１０及び複数のメモリーチップ１１ａ〜１１ｄは、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを接合して積層されることによって、チップ積層体３Ｂを構成している。
【００６９】
また、チップ積層体３Ｂは、ＩＦチップ１０を下方に向けた状態で、このＩＦチップ１０の一面と配線基板２の一面（実装領域２ａ）とを対向させながら、その間にある第１のバンプ電極１２ａとパッド電極７とを接合することによって、配線基板２の一面に実装されている。さらに、このチップ積層体３Ｂは、配線基板２の一面とＩＦチップ１０の一面との間に充填された絶縁性の接着部材１４を介して配線基板２の実装領域２ａに接着固定されている。なお、チップ積層体３Ｂは、配線基板２のパッド電極７上にワイヤーバンプ（接合部材）を設けて、このワイヤーバンプを介して第１のバンプ電極１２ａとパッド電極７とを接合することによって、配線基板２の一面に実装することも可能である。
【００７０】
第１の封止体４は、チップ積層体３Ｂを構成するＩＦチップ１０及び複数のメモリーチップ１１ａ〜１１ｄの各隙間に充填されたアンダーフィル材によって、チップ積層体３Ｂを封止している。
【００７１】
第２の封止体５は、第１の封止体４で封止されたチップ積層体３Ｂの全体を覆うモールド樹脂によって、配線基板２の一面側を全面的に封止している。
【００７２】
（半導体装置の製造方法）
次に、本発明を適用した半導体装置の製造方法として、上記図１６に示す半導体パッケージ１Ｂの製造工程について説明する。
上記半導体パッケージ１Ｂを製造する際は、先ず、上述したＩＦチップ１０の上に複数のメモリーチップ１１ａ〜１１ｄが積層されたチップ積層体３Ｂを作製する。
【００７３】
具体的には、先ず、図１７に示すように、上記ＩＦチップ１０となる部分が複数並んで設けられた半導体基板１０Ｂを用意する。この半導体基板１０Ｂは、上記ＩＦチップ１０よりも大きい厚みを有するシリコン基材１０ａからなり、上記ＩＦチップ１０となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングライン（分割線）Ｌに沿って切断することで、上記ＩＦチップ１０となる部分を個々のＩＦチップ１０として切り出すことが可能となっている。また、半導体基板１０Ｂの上記ＩＦチップ１０となる部分には、シリコン基材１０ａの他面から深さ方向の中途部に亘ってＣｕ等の導体が埋め込まれた貫通電極１３と、シリコン基材１０ａの他面に位置して貫通電極１３と配線パターン（図示せず。）を介して接続された第２のバンプ電極１２ｂとが設けられている。
【００７４】
次に、図１８に示すように、この半導体基板１０Ｂの面上に、上記複数のメモリーチップ１１ａ〜１１ｄを上記ＩＦチップ１０となる部分毎に積層搭載（フリップ実装）する。
【００７５】
具体的には、吸着ステージ（図示せず。）上に、サポート基板３１側を下方に向けた状態で、半導体基板１０Ｂを載置する。これにより、半導体基板１０Ｂは、吸着ステージに設けられた複数の吸引孔により吸引されながら、この吸着ステージ上に安定的に保持される。
【００７６】
この状態から、半導体基板１０Ｂ上の上記ＩＦチップ１０となる部分に、ボンディングツール（図示せず。）を用いて、１層目のメモリーチップ１１ａを積層搭載（フリップチップ実装）する。
【００７７】
このフリップチップ実装では、ボンディングツールに設けられた吸引孔により１層目のメモリーチップ１１ａを吸引保持しながら、このボンディングツールがメモリーチップ１１ａを第１のバンプ電極１２ａが形成された面（一面）を下方に向けた状態で保持する。
【００７８】
このボンディングツールは、１層目のメモリーチップ１１ａの一面と、その下にある上記ＩＦチップ１０となる部分の他面とを対向させながら、その間にある第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの位置を合わせた状態で、１層目のメモリーチップ１１ａを上記ＩＦチップ１０となる部分に載置する。
【００７９】
そして、この状態でボンディングツールが所定の温度（例えば常温〜１５０℃程度）で加熱しながら荷重及び超音波を印加することによって、第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを超音波熱圧着により接合（フリップチップボンディング）する。
【００８０】
これにより、第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間が電気的に接続（フリップチップ接続）されて、１層目のメモリーチップ１１ａが上記ＩＦチップ１０となる部分にフリップチップ実装される。
【００８１】
この状態から更に、上述した１層目のメモリーチップ１１ａをフリップチップ実装する場合と同様の方法を用いて、この１層目のメモリーチップ１１ａ上に２層目のメモリーチップ１１ｂと、この２層目のメモリーチップ１１ｂ上に３層目のメモリーチップ１１ｃと、この３層目のメモリーチップ１１ｃ上に４層目のメモリーチップ１１ｄとを、順にフリップチップ実装する。そして、このようなボンディングツールを用いた操作を、半導体基板１０Ｂの上記ＩＦチップ１０となる部分毎に繰り返す。
【００８２】
次に、図１９に示すように、半導体基板１０Ｂ上に積層された複数のメモリーチップ１１ａ〜１１ｄの各隙間に、ディスペンサー（図示せず。）を用いて、上記第１の封止体４となる液状のアンダーフィル材を充填する。
【００８３】
このとき、アンダーフィル材は、毛細管現象により各隙間に浸透しながら充填される。また、各隙間から周囲にはみ出したアンダーフィル材は、上層側から下層側に向かって漸次幅方向に広がった形状となる。
【００８４】
この状態から、アンダーフィル材を例えば１５０℃程度で加熱（キュア）することで、このアンダーフィル材を硬化させる。これにより、半導体基板１０Ｂの上記ＩＦチップ１０となる部分に積層された複数のメモリーチップ１１ａ〜１１ｄの各隙間が上記第１の封止体４により封止される。そして、このようなディスペンサーを用いた操作を、半導体基板１０Ｂの上記ＩＦチップ１０となる部分毎に繰り返す。
【００８５】
次に、図２０に示すように、ダイシングブレード（図示せず。）を用いたハーフカットダイシングにより、半導体基板１０Ｂの上記ＩＦチップ１０となる部分のダイシングラインＬに沿って、シリコン基材１０ａの他面から深さ方向の中途部に亘って切り欠かれた溝部１０ｂを形成する。
【００８６】
次に、図２１に示すように、半導体基板１０Ｂの他面側に接着層３０を介してサポート基板３１を貼着する。接着層３０には、例えば紫外線(ＵＶ)硬化型のアクリル系接着剤を用いることができ、この接着層３０は、最上層に位置するメモリーチップ１１ｄの他面に所定の厚み（例えば２０μｍ程度）で形成された上記第２のバンプ電極１２ｂを覆うのに十分な厚み（例えば５０μｍ程度）を有している。サポート基板３１には、半導体基板１０Ｂを支持するのに十分な剛性を有するガラス等の透明基板を用いることができる。
【００８７】
次に、図２２に示すように、半導体基板１０Ｂの一面を貫通電極１３が露出するまで研削（バックグラインド）する。本例では、半導体基板１０Ｂが５０μｍ程度の厚みとなるまで研削する。その後、この薄型化された半導体基板１０Ｂの他面に上記貫通電極１３と配線パターンを介して接続される第１のバンプ電極１２ａを形成する。
【００８８】
そして、サポート基板３１側から紫外線を照射し、このサポート基板３１を透過する紫外線によって接着層３０の接着力を低下させた後、この接着層３０と共にサポート基板３１を除去する。これにより、図２３に示すように、上記第１の封止体４により封止されたチップ積層体３Ｂを一括して作製することができる。そして、このチップ積層体３Ｂは、収納用トレイ（図示せず。）に収容されて、次工程へと送られる。
【００８９】
次に、図２４に示すように、上記配線基板２となる部分が複数並んで形成された母配線基板２Ａを用意する。この母配線基板２Ａは、例えばガラスエポキシ基板からなり、上記配線基板２となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングライン（分割線）Ｌに沿って切断することで、上記配線基板２となる部分を個々の配線基板２として切り出すことが可能となっている。
【００９０】
そして、この母配線基板２Ａの一面に、ディスペンサー（図示せず。）を用いて、ＮＣＰ(Non Conductive Paste)と呼ばれる液状の接着部材１４を上記配線基板２となる部分の実装領域２ａ毎に塗布する。
【００９１】
次に、図２５に示すように、ボンディングツール（図示せず。）を用いて、上記第１の封止体４により封止されたチップ積層体３Ｂを母配線基板２Ａの上記配線基板２となる部分の実装領域２ａにフリップ実装する。
【００９２】
このフリップチップ実装では、ボンディングツールの吸引孔によりチップ積層体３Ｂを吸引保持しながら、このボンディングツールがＩＦチップ１０を下方に向けた状態でチップ積層体３Ｂを保持する。
【００９３】
このボンディングツールは、ＩＦチップ１０の一面と上記配線基板２となる部分の実装領域２ａとを対向させながら、その間にある第１のバンプ電極１２ａとパッド電極７との位置を合わせた状態で、上記第１の封止体４により封止されたチップ積層体３Ｂを上記配線基板２となる部分の実装領域２ａ上に載置する。そして、この状態でボンディングツールが加熱しながら荷重を加えることによって、第１のバンプ電極１２ａとパッド電極７とを熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
【００９４】
これにより、第１のバンプ電極１２ａとパッド電極７との間が電気的に接続（フリップチップ接続）されて、上記第１の封止体４により封止されたチップ積層体３Ｂが母配線基板２Ａの配線基板２となる部分の実装領域２ａにフリップチップ実装される。
【００９５】
また、上記接着部材１４は、母配線基板２Ａの一面とＩＦチップ１０の一面との間からはみ出した状態で硬化される。これにより、上記第１の封止体４により封止されたチップ積層体３Ｂは、この接着部材１４を介して母配線基板２Ａの配線基板２となる部分の実装領域２ａに接着固定される。そして、このようなボンディングツールを用いた操作を、母配線基板２Ａの上記配線基板２となる部分毎に繰り返す。
【００９６】
次に、図２６に示すように、上記第１の封止体４により封止されたチップ積層体３Ｂを覆うように母配線基板２Ａの一面側を上記第２の封止体５となるモールド樹脂で封止する。具体的には、トランスファモールド装置（図示せず。）を用いる。このトランスファモールド装置は、母配線基板２Ａの他面側を保持する下金型（固定型）と、母配線基板２Ａの一面側に対向してモールド樹脂が充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型（可動型）とからなる一対の成型金型を備える。
【００９７】
そして、このトランスファモールド装置の成形金型に、上記第１の封止体４により封止されたチップ積層体３Ｂが実装された母配線基板２Ａをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂を注入する。このモールド樹脂には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。
【００９８】
そして、この状態で、モールド樹脂を所定の温度（例えば１８０℃程度）で加熱（キュア）することで、モールド樹脂を硬化させる。さらに、所定の温度でベークすることで、モールド樹脂が完全に硬化される。これにより、母配線基板２Ａの一面側が上記第２の封止体５となるモールド樹脂で完全に封止される。
【００９９】
本発明では、上述したように、第１の封止体４で封止されたチップ積層体３Ｂを母配線基板２Ａ上に実装した後、この母配線基板２Ａ上を上記第２の封止体５となるモールド樹脂で一括的に封止することで、ボイド（気泡）の発生を低減できる。
【０１００】
次に、図２７に示すように、母配線基板２Ａの各配線基板２となる部分に設けられた上記接続ランド８上に、上記はんだボール６を配置する。具体的には、マウントツール（図示せず。）を用いて、複数のはんだボール６をマウントツールで吸着保持しながら、これら複数のはんだボール６にフラックスを転写形成した後、母配線基板２Ａの各配線基板２となる部分毎にはんだボール６を接続ランド８上に載置する。そして、母配線基板２Ａの全ての配線基板２となる部分にはんだボール６を載置した後、この母配線基板２Ａをリフローする。これにより、母配線基板２Ａの各配線基板２となる部分の接続ランド８上に、はんだボール６が配置される。
【０１０１】
次に、図２８に示すように、母配線基板２Ａの第２の封止体５側にダイシングテープ６０を貼着した後、ダイシングブレード（図示せず。）を用いて、母配線基板２Ａを第２の封止体５と共にダイシングテープ６０とは反対側からダイシングラインＬに沿って切断し、個々の半導体パッケージ１Ｂ毎に分割する。そして、これら半導体パッケージ１Ｂをダイシングテープ６０から引き剥がすことで、上記図１６に示す半導体パッケージ１Ｂを一括して製造することができる。
【０１０２】
以上のように、本発明では、上述した吸着ステージ上に半導体基板１０Ｂを安定的に吸引保持できるため、この半導体基板１０Ｂ上にボンディングツールを用いて複数のメモリーチップ１１ａ〜１１ｄをフリップ実装する際に、従来のような高温（例えば３００℃程度）による熱圧着が不要となり、例えば常温〜１５０℃程度での超音波熱圧着による接合が可能となる。
【０１０３】
したがって、本発明によれば、これらメモリーチップ１１ａ〜１１ｄへの熱の影響を低減できるため、信頼性の高い半導体パッケージ１Ｂを製造することが可能である。また、本発明よれば、半導体基板１０Ｂを切断して個々のチップ積層体３Ｂに分割するまで、この半導体基板１０Ｂのまま取り扱うことができるため、組立工程の効率化を図ることが可能である。
【０１０４】
また、本発明によれば、研削時に溝部１０ｂの間で半導体基板１０ＢがＩＦチップ１０となる部分毎に分割されるため、チップ欠け等の発生を抑制しながら、上記ＩＦチップ１０となる部分を個々のチップ積層体３Ｂに分割することが可能である。さらに、上記第１の実施形態に示す半導体パッケージ１Ａを作製する場合よりも、モールド樹脂で封止する工程を減らすことが可能である。
【０１０５】
（半導体装置）
次に、第３の実施形態として図２９に示すＣｏＣ型の半導体パッケージ１Ｃについて説明する。なお、以下の説明では、上記半導体パッケージ１Ａ，１Ｂと同等の部位については、図面において同じ符号を付すものとする。
【０１０６】
この半導体パッケージ１Ｃは、図２９に示すように、配線基板２と、この配線基板２の一面（上面）に実装されたチップ積層体３Ｃと、このチップ積層体３Ｃを封止する第１の封止体４と、この第１の封止体４を覆った状態で配線基板２の一面を封止する第２の封止体５と、配線基板２の他面（下面）に配置された複数のはんだボール（外部接続端子）６とを備えることによって、ＢＧＡ(Ball Grid Array)と呼ばれるパッケージ構造を有している。
【０１０７】
配線基板２は、平面視で矩形状を為すプリント配線板からなり、このプリント配線板は、例えばガラスエポキシ樹脂等からなる絶縁基材の面上にＣｕ等の導電材料からなる導体パターン等を形成し、その表面をソルダーレジスト等の絶縁膜で被覆したものからなる。なお、本例では、厚み０．２ｍｍ程度の配線基板２を用いている。
【０１０８】
この配線基板２の上面中央部には、チップ積層体３Ｃが実装される実装領域２ａが設けられている。また、配線基板２の実装領域２ａには、複数のパッド電極（第３の接続端子）７が並んで設けられている。一方、配線基板２の他面（下面）には、複数の接続ランド８が並んで設けられている。そして、上記はんだボール６は、これら接続ランド８の上に配置されている。その他にも、配線基板２には、パッド電極７と接続ランド８との間を電気的に接続するためのビア（貫通電極）や配線パターンなどの引回し配線部９（図１中において模式的に示す。）が設けられている。また、配線基板２の表面は、上述したパッド電極７や接続ランド８が形成された部分を除いて、絶縁膜（図示せず。）で被覆されている。
【０１０９】
チップ積層体３Ｃは、配線基板２側から順に、ＩＦチップ（第３の半導体チップ）１１ｅと、複数（本例では３つ）の第２のメモリーチップ（第２の半導体チップ）１１ｃ〜１１ａと、第１のメモリーチップ（第１の半導体チップ）１１０とが順次積層された構造を有している。
【０１１０】
第１及び第２のメモリーチップ１１０，１１ａ〜１１ｃは、ＤＲＡＭ（Dynamic Random Access Memory）回路などが形成されたものであり、平面視で矩形状を為すと共に、配線基板２よりも小さい形状を有している。このうち、第１のメモリーチップ１１０は、一面側に複数の第２のバンプ電極（第２の接続端子）１２ｂを有している。一方、第２のメモリーチップ１１ａ〜１１ｃは、第１のメモリーチップ１１０よりも小さい形状を有し、それぞれ一面側に複数の第１のバンプ電極（第１の接続端子）１２ａと、他面側に複数の第２のバンプ電極（第２の接続端子）１２ｂと、これら第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間を接続する複数の貫通電極（ＴＳＶ）１３とを有している。なお、本例では、厚み３００μｍ以上の第１のメモリーチップ１１０と、厚み５０μｍ程度の第２のメモリーチップ１１ａ〜１１ｃとを用いている。
【０１１１】
ＩＦチップ１１ｅは、各メモリーチップ１１０，１１ａ〜１１ｃと配線基板２との間のインターフェースを取るためのＩＦ(InterFace)回路などが形成されたものであり、平面視で矩形状を為すと共に、上記第２のメモリーチップ１１ａ〜１１ｃよりも小さい形状を有している。また、ＩＦチップ１１ｅは、一面側に複数の第１のバンプ電極（第１の接続端子）１２ａと、他面側に複数の第２のバンプ電極（第２の接続端子）１２ｂと、これら第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間を接続する複数の貫通電極（ＴＳＶ）１３とを有している。さらに、ＩＦチップ１１ｅの第２のバンプ電極１２ｂは、配線基板２のパッド電極７との間隔に合わせて、第１のバンプ電極１２ａ及び貫通電極１３よりも広い間隔（２００μｍ以上）を有している。このため、ＩＦチップ１１ｅでは、第２のバンプ電極１２ｂと貫通電極１３との間に、再配線のための配線パターン（図示せず。）を設けて、配線基板２のパッド電極７との間隔調整を行っている。なお、本例では、厚み５０μｍ程度のＩＦチップ１１ｅを用いている。
【０１１２】
そして、これら第１のメモリーチップ１１０、第２のメモリーチップ１１ａ〜１１ｃ及びＩＦチップ１１ｅは、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを接合して積層されることによって、チップ積層体３Ｃを構成している。
【０１１３】
また、チップ積層体３Ｃは、ＩＦチップ１１ｅを下方に向けた状態で、このＩＦチップ１１ｅの他面と配線基板２の一面（実装領域２ａ）とを対向させながら、その間にある第２のバンプ電極１２ｂとパッド電極７とを接合することによって、配線基板２の一面に実装されている。さらに、このチップ積層体３Ｃは、配線基板２の一面とＩＦチップ１１ｅの他面との間に充填された絶縁性の接着部材１４を介して配線基板２の実装領域２ａに接着固定されている。なお、チップ積層体３Ｃは、配線基板２のパッド電極７上にワイヤーバンプ（接合部材）を設けて、このワイヤーバンプを介して第２のバンプ電極１２ｂとパッド電極７とを接合することによって、配線基板２の一面に実装することも可能である。
【０１１４】
第１の封止体４は、チップ積層体３Ｃを構成する第１のメモリーチップ、第２のメモリーチップ１１ａ〜１１ｃ及びＩＦチップ１１ｅの各隙間に充填されたアンダーフィル材によって、チップ積層体３Ｃを封止している。
【０１１５】
第２の封止体５は、第１の封止体４で封止されたチップ積層体３Ｃの全体を覆うモールド樹脂によって、配線基板２の一面側を全面的に封止している。
【０１１６】
（半導体装置の製造方法）
次に、本発明を適用した半導体装置の製造方法として、上記図２９に示す半導体パッケージ１Ｃの製造工程について説明する。
上記半導体パッケージ１Ｃを製造する際は、先ず、上述した第１のメモリーチップ１１０の上に複数の第２のメモリーチップ１１ａ〜１１ｃ及びＩＦチップ１１ｅが積層されたチップ積層体３Ｃを作製する。
【０１１７】
具体的には、先ず、図３０に示すように、上記第１のメモリーチップ１１０となる部分が複数並んで設けられた半導体基板１１０Ａを用意する。この半導体基板１１０Ａは、上記第２のメモリーチップ１１ａ〜１１ｃよりも大きい厚み（３００μｍ以上）を有するシリコン基材１１０ａからなり、上記第１のメモリーチップ１１０となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングライン（分割線）Ｌに沿って切断することで、上記第１のメモリーチップ１１０となる部分を個々の第１のメモリーチップ１１０として切り出すことが可能となっている。また、半導体基板１１０Ａの上記第１のメモリーチップ１１０となる部分には、シリコン基材１１０ａの他面に位置して第２のバンプ電極１２ｂが設けられている。
【０１１８】
次に、図３１に示すように、この半導体基板１１０Ａの面上に、上記複数の第２のメモリーチップ１１ａ〜１１ｃ及びＩＦチップ１１ｅを上記第１のメモリーチップ１１０となる部分毎に積層搭載（フリップ実装）する。
【０１１９】
具体的には、吸着ステージ（図示せず。）上に、一面側を下方に向けた状態で半導体基板１１０Ａを載置する。これにより、半導体基板１１０Ａは、吸着ステージに設けられた複数の吸引孔により吸引されながら、この吸着ステージ上に安定的に保持される。
【０１２０】
この状態から、半導体基板１１０Ａ上の上記第１のメモリーチップ１１０となる部分に、ボンディングツール（図示せず。）を用いて、１層目の第２のメモリーチップ１１ａを積層搭載（フリップチップ実装）する。
【０１２１】
このフリップチップ実装では、ボンディングツールに設けられた吸引孔により１層目の第２のメモリーチップ１１ａを吸引保持しながら、このボンディングツールが第２のメモリーチップ１１ａを第１のバンプ電極１２ａが形成された面（一面）を下方に向けた状態で保持する。
【０１２２】
このボンディングツールは、１層目の第２のメモリーチップ１１ａの一面と、その下にある上記第１のメモリーチップ１１０となる部分の他面とを対向させながら、その間にある第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの位置を合わせた状態で、１層目の第２のメモリーチップ１１ａを上記第１のメモリー１１０となる部分に載置する。
【０１２３】
そして、この状態でボンディングツールが所定の温度（例えば常温〜１５０℃程度）で加熱しながら荷重及び超音波を印加することによって、第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを超音波熱圧着により接合（フリップチップボンディング）する。
【０１２４】
これにより、第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間が電気的に接続（フリップチップ接続）されて、１層目の第２のメモリーチップ１１ａが上記第１のメモリーチップ１０となる部分にフリップチップ実装される。
【０１２５】
この状態から更に、上述した１層目の第２のメモリーチップ１１ａをフリップチップ実装する場合と同様の方法を用いて、この１層目の第２のメモリーチップ１１ａ上に２層目の第２のメモリーチップ１１ｂと、この２層目の第２のメモリーチップ１１ｂ上に３層目の第２のメモリーチップ１１ｃと、この３層目の第２のメモリーチップ１１ｃ上にＩＦチップ１１ｅとを、順にフリップチップ実装する。そして、このようなボンディングツールを用いた操作を、半導体基板１１０Ａの上記第１のメモリーチップ１１０となる部分毎に繰り返す。
【０１２６】
次に、図３２に示すように、半導体基板１１０Ａ上に積層された複数の第２のメモリーチップ１１ａ〜１１ｃ及びＩＦチップ１１ｅの各隙間に、ディスペンサー（図示せず。）を用いて、上記第１の封止体４となる液状のアンダーフィル材を充填する。
【０１２７】
このとき、アンダーフィル材は、毛細管現象により各隙間に浸透しながら充填される。また、各隙間から周囲にはみ出したアンダーフィル材は、上層側から下層側に向かって漸次幅方向に広がった形状となる。
【０１２８】
この状態から、アンダーフィル材を例えば１５０℃程度で加熱（キュア）することで、このアンダーフィル材を硬化させる。これにより、半導体基板１１０Ａの上記第１のメモリーチップ１１０となる部分に積層された複数の第２のメモリーチップ１１ａ〜１１ｃ及びＩＦチップの各隙間が上記第１の封止体４により封止される。そして、このようなディスペンサーを用いた操作を、半導体基板１１０Ａの上記第１のメモリーチップ１１０となる部分毎に繰り返す。
【０１２９】
次に、図３３に示すように、上記半導体基板１１０Ａの他面側にダイシングテープ４０を貼着した後、ダイシングブレード（図示せず。）を用いて、半導体基板１１０Ａをダイシングテープ４０とは反対側からダイシングラインＬに沿って切断し、上記第１のメモリーチップ１１０となる部分を個々のチップ積層体３Ｃに分割する。
【０１３０】
そして、このチップ積層体３Ｃをダイシングテープ４０から引き剥がすことによって、上記第１の封止体４により封止されたチップ積層体３Ｃを一括して作製することができる。そして、このチップ積層体３Ｃは、収納用トレイ（図示せず。）に収容されて、次工程へと送られる。
【０１３１】
次に、図３４に示すように、上記配線基板２となる部分が複数並んで形成された母配線基板２Ａを用意する。この母配線基板２Ａは、例えばガラスエポキシ基板からなり、上記配線基板２となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングライン（分割線）Ｌに沿って切断することで、上記配線基板２となる部分を個々の配線基板２として切り出すことが可能となっている。
【０１３２】
そして、この母配線基板２Ａの一面に、ディスペンサー（図示せず。）を用いて、ＮＣＰ(Non Conductive Paste)と呼ばれる液状の接着部材１４を上記配線基板２となる部分の実装領域２ａ毎に塗布する。
【０１３３】
次に、図３５に示すように、ボンディングツール（図示せず。）を用いて、上記第１の封止体４により封止されたチップ積層体３Ｃを母配線基板２Ａの上記配線基板２となる部分の実装領域２ａにフリップ実装する。
【０１３４】
このフリップチップ実装では、ボンディングツールの吸引孔によりチップ積層体３Ｃを吸引保持しながら、このボンディングツールがＩＦチップ１１ｅを下方に向けた状態でチップ積層体３Ｃを保持する。
【０１３５】
このボンディングツールは、ＩＦチップ１１ｅの他面と上記配線基板２となる部分の実装領域２ａとを対向させながら、その間にある第２のバンプ電極１２ｂとパッド電極７との位置を合わせた状態で、上記第１の封止体４により封止されたチップ積層体３Ｃを上記配線基板２となる部分の実装領域２ａ上に載置する。そして、この状態でボンディングツールが加熱しながら荷重を加えることによって、第２のバンプ電極１２ｂとパッド電極７とを熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
【０１３６】
これにより、第２のバンプ電極１２ｂとパッド電極７との間が電気的に接続（フリップチップ接続）されて、上記第１の封止体４により封止されたチップ積層体３Ｃが母配線基板２Ａの配線基板２となる部分の実装領域２ａにフリップチップ実装される。
【０１３７】
また、上記接着部材１４は、母配線基板２Ａの一面とＩＦチップ１１ｅの一面との間からはみ出した状態で硬化される。これにより、上記第１の封止体４により封止されたチップ積層体３Ｃは、この接着部材１４を介して母配線基板２Ａの配線基板２となる部分の実装領域２ａに接着固定される。そして、このようなボンディングツールを用いた操作を、母配線基板２Ａの上記配線基板２となる部分毎に繰り返す。
【０１３８】
次に、図３６に示すように、上記第１の封止体４により封止されたチップ積層体３Ｃを覆うように母配線基板２Ａの一面側を上記第２の封止体５となるモールド樹脂で封止する。具体的には、トランスファモールド装置（図示せず。）を用いる。このトランスファモールド装置は、母配線基板２Ａの他面側を保持する下金型（固定型）と、母配線基板２Ａの一面側に対向してモールド樹脂が充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型（可動型）とからなる一対の成型金型を備える。
【０１３９】
そして、このトランスファモールド装置の成形金型に、上記第１の封止体４により封止されたチップ積層体３Ｃが実装された母配線基板２Ａをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂を注入する。このモールド樹脂には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。
【０１４０】
そして、この状態で、モールド樹脂を所定の温度（例えば１８０℃程度）で加熱（キュア）することで、モールド樹脂を硬化させる。さらに、所定の温度でベークすることで、モールド樹脂が完全に硬化される。これにより、母配線基板２Ａの一面側が上記第２の封止体５となるモールド樹脂で完全に封止される。
【０１４１】
本発明では、上述したように、第１の封止体４で封止されたチップ積層体３Ｃを母配線基板２Ａ上に実装した後、この母配線基板２Ａ上を上記第２の封止体５となるモールド樹脂で一括的に封止することで、ボイド（気泡）の発生を低減できる。
【０１４２】
次に、図３７に示すように、母配線基板２Ａの各配線基板２となる部分に設けられた上記接続ランド８上に、上記はんだボール６を配置する。具体的には、マウントツール（図示せず。）を用いて、複数のはんだボール６をマウントツールで吸着保持しながら、これら複数のはんだボール６にフラックスを転写形成した後、母配線基板２Ａの各配線基板２となる部分毎にはんだボール６を接続ランド８上に載置する。そして、母配線基板２Ａの全ての配線基板２となる部分にはんだボール６を載置した後、この母配線基板２Ａをリフローする。これにより、母配線基板２Ａの各配線基板２となる部分の接続ランド８上に、はんだボール６が配置される。
【０１４３】
次に、図３８に示すように、母配線基板２Ａの第２の封止体５側にダイシングテープ６０を貼着した後、ダイシングブレード（図示せず。）を用いて、母配線基板２Ａを第２の封止体５と共にダイシングテープ６０とは反対側からダイシングラインＬに沿って切断し、個々の半導体パッケージ１Ｃ毎に分割する。そして、これら半導体パッケージ１Ｃをダイシングテープ６０から引き剥がすことで、上記図１６に示す半導体パッケージ１Ｃを一括して製造することができる。
【０１４４】
以上のように、本発明では、上述した吸着ステージ上に半導体基板１１０Ａを安定的に吸引保持できるため、この半導体基板１１０Ａ上にボンディングツールを用いて複数の第２のメモリーチップ１１ａ〜１１ｃ及びＩＦチップ１１ｅをフリップ実装する際に、従来のような高温（例えば３００℃程度）による熱圧着が不要となり、例えば常温〜１５０℃程度での超音波熱圧着による接合が可能となる。
【０１４５】
したがって、本発明によれば、これら第２のメモリーチップ１１ａ〜１１ｃ及びＩＦチップ１１ｅへの熱の影響を低減できるため、信頼性の高い半導体パッケージ１Ｃを製造することが可能である。また、本発明によれば、半導体基板１１０Ａを切断して個々のチップ積層体３Ｃに分割するまで、この半導体基板１１０Ａのまま取り扱うことができるため、組立工程の効率化を図ることが可能である。
【０１４６】
また、本発明によれば、上述したサポート基板３１を用いることなく半導体基板１１０Ａを取り扱うことができる。さらに、上記第１の実施形態に示す半導体パッケージ１Ａを作製する場合よりも、モールド樹脂で封止する工程を減らすことができる。
【０１４７】
また、本発明によれば、ＩＦチップ１１ｅを小型化できるため、熱膨張率の異なる配線基板２とチップ積層体３Ｃとの接続領域を小さくして、これら配線基板２とチップ積層体３Ｃとの接続部分に加わる熱応力を低減することが可能である。
【０１４８】
さらに、上記チップ積層体３Ｃでは、第２のメモリーチップ１１ａ〜１１ｃよりも厚みの大きい第１のメモリーチップ１１０を最上層に配置することで、実装後の加熱より各第２のメモリーチップ１１ａ〜１１ｃ及びＩＦチップ１１ｅを厚み方向に貫通する貫通電極１３が熱膨張した場合でも、これら第２のメモリーチップ１１ａ〜１１ｃ及びＩＦチップ１１ｅに加わる応力を貫通電極１３が形成されていない第１のメモリーチップ１１０が受けることになる。したがって、このチップ積層体３Ｃの各チップ１１０，１１ａ〜１１ｃ，１１ｅに加わる応力を低減し、これらチップ１１０，１１ａ〜１１ｃ，１１ｅにクラック等が発生することを抑制することが可能である。
【０１４９】
なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、本発明は、上述した５段構成のチップ積層体３Ａ〜３Ｃの構成に必ずしも限定されるものではなく、４段以下や６段以上とすることも可能である。また、第１のバンプ電極１２ａ、貫通電極１３及び第２のバンプ電極１２ｂの配置や数についても、上記チップ積層体３Ａ〜３Ｃの構成に限らず、適宜変更して実施することが可能である。
【０１５０】
また、本発明は、上記ＢＧＡ型の半導体パッケージ１Ａ〜１Ｃに限らず、例えば、ＬＧＡ（Land Grid Array）型やＣＳＰ(Chip Size Package)型などの半導体パッケージにも適用可能である。
【符号の説明】
【０１５１】
１Ａ，１Ｂ，１Ｃ…半導体パッケージ（半導体装置）  ２Ａ…母配線基板  ２…配線基板  ２ａ…実装領域  ３Ａ，３Ｂ，３Ｃ…チップ積層体  ４…第１の封止体  ５ａ，５…第２の封止体  ５ｂ…第３の封止体  ６…はんだボール（外部接続端子）  ７…パッド電極（第３の接続端子）  ８…接続ランド  ９…引回し配線部  １０Ａ，１０Ｂ，１１０Ａ…半導体基板  １０…ＩＦチップ（第１の半導体チップ）  １０ａ…シリコン基材  １０ｂ…溝部  １１０…第１のメモリーチップ（第１の半導体チップ）  １１０Ａ…半導体基板  １１０ａ…シリコン基材  １１ａ〜１１ｄ…メモリーチップ（第２の半導体チップ）  １１ｅ…ＩＦチップ（第３の半導体チップ）  １２ａ…第１のバンプ電極（第１の接続端子）  １２ｂ…第２のバンプ電極（第２の接続端子）  １３…貫通電極  １４…接着部材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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