(57)【要約】【課題】回路面積を大幅に増大させること無く、ランプ波形の大振幅のグリッチを抑制することができるランプ電圧発生回路を提供する。【解決手段】単調増加または単調減少するデジタル値が入力され、入力された前記デジタル値に対応する電圧を出力する複数のラダー回路と、選択信号に従い前記複数のラダー回路の出力のうちの１つを選択して出力する出力選択スイッチ１０３とを備え、複数のラダー回路が出力する電圧の変化する時刻は、複数のラダー回路それぞれで異なるよう制御され、出力選択スイッチ１０３は、選択信号に従い、当該時刻には、前記電圧が変化するラダー回路とは異なるラダー回路の出力を選択している。【選択図】図２
2012029038.tif 000002
【特許請求の範囲】
【請求項１】
単調増加または単調減少するデジタル値が入力され、入力された前記デジタル値に対応する電圧を出力する複数のラダー回路と、
選択信号に従い前記複数のラダー回路の出力のうちの１つを選択して出力する出力選択スイッチとを備え、
前記複数のラダー回路が出力する前記電圧の変化する時刻は、前記複数のラダー回路それぞれで異なるよう制御され、
前記出力選択スイッチは、前記選択信号に従い、当該時刻には、前記電圧が変化するラダー回路とは異なるラダー回路の出力を選択している
ランプ電圧発生回路。
【請求項２】
前記ランプ電圧発生回路は、さらに、
入力されるクロック信号に従って値が増加または減少するｎビットのデジタル値を出力するカウンタ回路と、
複数のラッチ回路と、
前記カウンタ回路の出力に接続され、前記カウンタ回路から出力された前記デジタル値を、前記複数のラダー回路のうちの１つへ対応する前記複数のラッチ回路を介して選択的に出力するデマルチプレクサとを備え、
前記複数のラッチ回路は、前記デマルチプレクサの出力に接続され、前記デマルチプレクサから入力されたデジタル値を、対応する前記複数のラダー回路に出力することにより、前記複数のラダー回路に入力されるデジタル値の変化する時刻を、前記複数のラダー回路それぞれで異なるようにし、
前記複数のラダー回路は、当該デジタル値が入力されることにより、出力する前記電圧の変化する時刻が前記複数のラダー回路それぞれで異なるよう制御される
請求項１に記載のランプ電圧発生回路。
【請求項３】
前記複数のラダー回路の個数は、２m（ｍは２以上の整数）であり、
ａ（２m−１以下の整数）個目のラダー回路に入力されるｎビットのデジタル値のうち最下位側の第１ビットから第ｍビットまでに構成される数値はａである
請求項１または２に記載のランプ電圧発生回路。
【請求項４】
前記ランプ電圧発生回路は、さらに、
前記カウンタ回路の下位ｍビットとクロックとが入力され、前記選択信号を前記出力選択スイッチに出力する論理回路を備える
請求項３に記載のランプ電圧発生回路。
【請求項５】
前記ランプ電圧発生回路は、さらに、
前記複数のラダー回路のそれぞれの出力と前記出力選択スイッチとの間に設けられた複数のスイッチと、
前記複数のスイッチのそれぞれと前記出力選択スイッチとを接続する配線とグランド電位との間に接続された複数のキャパシタとを備え、
複数のラダー回路は、前記複数のスイッチと前記複数のキャパシタにより、出力する前記電圧の変化する時刻が前記複数のラダー回路それぞれで異なるよう制御される
請求項１に記載のランプ電圧発生回路。
【請求項６】
前記複数のラダー回路の個数は、２m（ｍは２以上の整数）であり、
前記２m個のラダー回路のそれぞれは、ｎ個の第１ラダー素子と、ｎ−１個の第２ラダー素子と、ｎ−１個の内部スイッチを備え、
ｎ個の前記第１ラダー素子はそれぞれ、一端が第１の電圧源および第２の電圧源のいずれかに接続され、
ｎ個の前記第１ラダー素子のうちの第０番目の前記第１ラダー素子は、一端が、前記第１の電圧源よりも低い電圧源である前記第２の電圧源に接続されており、
ｎ個の前記第１ラダー素子のうちの最下位ビットを表現する第１番目の第１ラダー素子は、他端が前記第０番目の第１ラダー素子に接続されており、
ｎ−１個の前記第２ラダー素子のうちの第ｊ（ｊはｍ以下の整数）番目の前記第２ラダー素子は、一端が第ｊ−１番目の前記第１ラダー素子の他端に接続され、
第ｊ番目の前記第１ラダー素子は、一端が対応する内部スイッチを介して第１の電圧源または第２の電圧源に接続され、他端が第ｊ番目の前記第２ラダー素子の他端に接続され、
前記２m個のラダー回路にはｎ−ｍビットのデジタル値が入力され、
第ｊ番目の内部スイッチは、前記入力されるｎ−ｍビットのデジタル値の第ｉビットの値に応じて、第ｉ番目の第１ラダー素子と、前記第１の電圧源または前記第２の電圧源を選択的に接続し、
前記複数のラダー回路のそれぞれは、前記電圧を第ｎ番目の第１ラダー素子の他端から出力する
請求項１〜５のいずれか１項に記載のランプ電圧発生回路。
【請求項７】
前記複数のラダー回路の個数は、２m（ｍは２以上の整数）であり、
前記ランプ電圧発生回路は、入力されるクロック信号に従ってデジタル値が増加または減少するｎビットのデジタル値を出力するカウンタ回路を備え、
前記ランプ電圧発生回路は、さらに、
前記カウンタ回路が出力するｎビットのデジタル値のうちの上位ｎ−ｍビットが入力され、前記上位ｎ−ｍビットのデジタル値を、対応する前記複数のラダー回路に出力する２m個の遅延回路とを備え、
前記２m個の遅延回路のうち第ｋ（ｋは、ｍ以下の整数）番目の遅延回路は、ｋ−１クロックの遅延時間後に、前記上位ｎ−ｍビットのデジタル値を出力する
請求項６に記載のランプ電圧発生回路。
【請求項８】
前記複数のラダー回路のそれぞれは、ｎ個の第１ラダー素子と、ｎ−１個の第２ラダー素子と、ｎ個の内部スイッチとを備え、
ｎ個の前記第１ラダー素子はそれぞれ、一端が、第１の電圧源および第２の電圧源のいずれかに接続され、
ｎ個の前記第１ラダー素子のうちの第０番目の前記第１ラダー素子は、一端が前記第２の電圧源よりも高い電圧源である前記第１の電圧源に接続され、
ｎ個の前記第１ラダー素子のうちの最下位ビットを表現する第１番目の第１ラダー素子は、一端が対応する１番目の内部スイッチに接続され、他端が前記第０番目の第１ラダー素子に接続され、
ｎ−１個の前記第２ラダー素子のうちの第ｉ番目の前記第２ラダー素子は、一端が第ｉ−１番目の前記第１のラダー素子の他端に接続され、
第ｉ番目の第１ラダー素子は、一端が対応する第ｉ（ｉはｍ以下の整数）番目の内部スイッチに接続され、他端が、前記第ｉ番目の第２ラダー素子の他端に接続され、
前記第１番目の内部スイッチは、入力されるｎビットの前記デジタル値の最下位ビットの値に応じて前記第１番目の第１ラダー素子の前記一端と前記第１の電圧源または前記第２の電圧源とを選択的に接続し、
前記第ｉ番目の内部スイッチは、前記入力されるｎビットのデジタル値の第ｉビットの値に応じて、前記第ｉ番目の第１ラダー素子と、前記第１の電圧源または前記第２の電圧源を選択的に接続し、
前記複数のラダー回路のそれぞれは、前記電圧を前記第ｎ番目の第１ラダー素子の他端から出力する
請求項１〜５のいずれか１項に記載のランプ電圧発生回路。
【請求項９】
前記第１ラダー素子は、容量値Ｃを有するキャパシタであり、
前記第２ラダー素子は、容量値２Ｃを有するキャパシタである
請求項６〜８のいずれか１項に記載のランプ電圧発生回路。
【請求項１０】
前記第１ラダー素子は、抵抗値２Ｒを有する抵抗であり、
前記第２ラダー素子は、抵抗値Ｒを有する抵抗である
請求項６〜８のいずれか１項に記載のランプ電圧発生回路。
【請求項１１】
請求項１〜１０のいずれか１項に記載のランプ電圧発生回路を有する
固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ランプ電圧発生回路に関し、特にラダー回路を有するランプ電圧発生回路に関するものである。
【背景技術】
【０００２】
近年、ＭＯＳセンサおよびＣＭＯＳセンサ（以下、これらをＣＭＯＳセンサと呼ぶ）を用いる固体撮像装置では、固体撮像装置内にＡＤ変換器が内蔵され始めている（例えば、特許文献１）。特許文献１では、２次元的に配列した画素のうち、各列に対応したＡＤ変換器（カラムＡＤ回路）が配列されている。
【０００３】
各ＡＤ変換器は、比較器を含んでおり、比較器の一方の入力に各列画素からの信号、比較器のもう一方の入力にランプ電圧（時間とともに一定速度で変化する電圧）が入力される。そして、比較器は、ＤＡ変換器により１クロック毎に微小な階段状または連続的に変化させたランプ電圧が入力され、入力されたランプ電圧と画素からの電圧とが一致するかどうかを判定する。このようにして、各ＡＤ変換器はデジタル値を得る。
【０００４】
ここで、このＡＤ変換回路で必ず必要となるのは、ランプ電圧発生回路である。ランプ電圧発生回路としては、例えば、カウンタ回路を用いてデジタル値を増加または減少させ、そのデジタル値をデジタル−アナログ（ＤＡ）変換回路に入力することで、徐々に変化する電圧波形（ランプ波形）を得るもの（これをＤＡ変換型と呼ぶ）がある。そして、このＤＡ変換を実現するための回路としては、固体撮像装置内に搭載するため、比較的小型なものが適しており、例えば、Ｒ−２Ｒ型ラダー回路や、Ｃ−２Ｃ型ラダー回路がある（例えば特許文献２、３）。特許文献３ではＣ−２Ｃラダー型回路を用いた回路が示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３２３３３１号公報
【特許文献２】特開平４−０７２８１９号公報
【特許文献３】特開２００１−１６０７５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ランプ電圧発生回路がＤＡ変換回路としてラダー型回路を備えた場合、以下に説明するようにランプ波形に大振幅のグリッチが重畳し、結果としてＡＤ変換器の出力にもノイズが重畳するという課題がある。
【０００７】
すなわち、ラダー型回路では、スイッチが変化した後の瞬間に、グリッチと呼ばれるノイズが発生する。さらに、入力されるデジタル値により、複数のスイッチが同時に変化することがあり、このときはグリッチがさらに大きくなる。例えば、１０ビットのデジタル値を連続的に増加させてランプ電圧を生成する場合を考える。このとき、２進数表記で０１１１１１１１１１から１０００００００００に変化するとき、ラダー型回路内の１０個のスイッチ全てが変化することになる。つまり、この１０個分のグリッチが重畳して出力されことになる。通常はローパスフィルタによりグリッチを除去するが、グリッチが大きすぎる場合、除去できるようにローパスフィルタのカットオフ周波数を下げると、元のランプ波形まで平滑化されてしまうため、実質除去できないことになる。
【０００８】
このように、ＣＭＯＳセンサ用ＡＤ変換回路に対しラダー型回路を内蔵し、ＤＡ変換器を用いたランプ電圧発生回路を用いる場合、ランプ波形にスパイク状のノイズなどが重畳すれば、そのスパイクに対応するデジタル値にもノイズが重畳してしまう。その結果、画像にノイズやむらなどが出現することになってしまう。
【０００９】
本発明は、上述の事情を鑑みてなされたもので、回路面積を大幅に増大させること無く、ランプ波形の大振幅のグリッチを抑制することができるランプ電圧発生回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の一形態におけるランプ電圧発生回路は、単調増加または単調減少するデジタル値が入力され、入力された前記デジタル値に対応する電圧を出力する複数のラダー回路と、選択信号に従い前記複数のラダー回路の出力のうちの１つを選択して出力する出力選択スイッチとを備え、前記複数のラダー回路が出力する前記電圧の変化する時刻は、前記複数のラダー回路それぞれで異なるよう制御され、前記出力選択スイッチは、前記選択信号に従い、当該時刻には、前記電圧が変化するラダー回路とは異なるラダー回路の出力を選択している。
【００１１】
この構成によれば、ランプ電圧発生回路では、複数のラダー回路が出力する前記電圧の変化する時刻が、前記複数のラダー回路それぞれで異なるよう制御され、かつ、出力選択スイッチにより、当該時刻には、前記電圧が変化するラダー回路とは異なるラダー回路の出力が選択されることになる。つまり、ＤＡ変換器としてラダー型回路を用いつつも、回路面積を大幅に増大させること無く、ランプ波形の大振幅のグリッチ（重畳されたグリッチ）の発生を抑制することができ、単調増加または単調減少するランプ電圧の出力を可能にする。それにより、回路面積を大幅に増大させること無く、ランプ波形の大振幅のグリッチを抑制することができるランプ電圧発生回路を実現することができる。
【００１２】
また、前記ランプ電圧発生回路は、さらに、入力されるクロック信号に従って値が増加または減少するｎビットのデジタル値を出力するカウンタ回路と、複数のラッチ回路と、前記カウンタ回路の出力に接続され、前記カウンタ回路から出力された前記デジタル値を、前記複数のラダー回路のうちの１つへ対応する前記複数のラッチ回路を介して選択的に出力するデマルチプレクサとを備え、前記複数のラッチ回路は、前記デマルチプレクサの出力に接続され、前記デマルチプレクサから入力されたデジタル値を、対応する前記複数のラダー回路に出力することにより、前記複数のラダー回路に入力されるデジタル値の変化する時刻を、前記複数のラダー回路それぞれで異なるようにし、前記複数のラダー回路は、当該デジタル値が入力されることにより、出力する前記電圧の変化する時刻が前記複数のラダー回路それぞれで異なるよう制御されるとしてもよい。
【００１３】
また、前記複数のラダー回路の個数は、２m（ｍは２以上の整数）であり、ａ（２m−１以下の整数）個目のラダー回路に入力されるｎビットのデジタル値のうち最下位側の第１ビットから第ｍビットまでに構成される数値はａであるとしてもよい。
【００１４】
また、前記ランプ電圧発生回路は、さらに、前記カウンタ回路の下位ｍビットとクロックとが入力され、前記選択信号を前記出力選択スイッチに出力する論理回路を備えるとしてもよい。
【００１５】
また、前記ランプ電圧発生回路は、さらに、前記複数のラダー回路のそれぞれの出力と前記出力選択スイッチとの間に設けられた複数のスイッチと、前記複数のスイッチのそれぞれと前記出力選択スイッチとを接続する配線とグランド電位との間に接続された複数のキャパシタとを備え、複数のラダー回路は、前記複数のスイッチと前記複数のキャパシタにより、出力する前記電圧の変化する時刻が前記複数のラダー回路それぞれで異なるよう制御されるとしてもよい。
【００１６】
また、前記複数のラダー回路の個数は、２m（ｍは２以上の整数）であり、前記２m個のラダー回路のそれぞれは、ｎ個の第１ラダー素子と、ｎ−１個の第２ラダー素子と、ｎ−１個の内部スイッチを備え、ｎ個の前記第１ラダー素子はそれぞれ、一端が第１の電圧源および第２の電圧源のいずれかに接続され、ｎ個の前記第１ラダー素子のうちの第０番目の前記第１ラダー素子は、一端が、前記第１の電圧源よりも低い電圧源である前記第２の電圧源に接続されており、ｎ個の前記第１ラダー素子のうちの最下位ビットを表現する第１番目の第１ラダー素子は、他端が前記第０番目の第１ラダー素子に接続されており、ｎ−１個の前記第２ラダー素子のうちの第ｊ（ｊはｍ以下の整数）番目の前記第２ラダー素子は、一端が第ｊ−１番目の前記第１ラダー素子の他端に接続され、第ｊ番目の前記第１ラダー素子は、一端が対応する内部スイッチを介して第１の電圧源または第２の電圧源に接続され、他端が第ｊ番目の前記第２ラダー素子の他端に接続され、前記２m個のラダー回路にはｎ−ｍビットのデジタル値が入力され、第ｊ番目の内部スイッチは、前記入力されるｎ−ｍビットのデジタル値の第ｉビットの値に応じて、第ｉ番目の第１ラダー素子と、前記第１の電圧源または前記第２の電圧源を選択的に接続し、前記複数のラダー回路のそれぞれは、前記電圧を第ｎ番目の第１ラダー素子の他端から出力するとしてもよい。
【００１７】
また、前記複数のラダー回路の個数は、２m（ｍは２以上の整数）であり、前記ランプ電圧発生回路は、入力されるクロック信号に従ってデジタル値が増加または減少するｎビットのデジタル値を出力するカウンタ回路を備え、前記ランプ電圧発生回路は、さらに、前記カウンタ回路が出力するｎビットのデジタル値のうちの上位ｎ−ｍビットが入力され、前記上位ｎ−ｍビットのデジタル値を、対応する前記複数のラダー回路に出力する２m個の遅延回路とを備え、前記２m個の遅延回路のうち第ｋ（ｋは、ｍ以下の整数）番目の遅延回路は、ｋ−１クロックの遅延時間後に、前記上位ｎ−ｍビットのデジタル値を出力するとしてもよい。
【００１８】
また、前記複数のラダー回路のそれぞれは、ｎ個の第１ラダー素子と、ｎ−１個の第２ラダー素子と、ｎ個の内部スイッチとを備え、ｎ個の前記第１ラダー素子はそれぞれ、一端が、第１の電圧源および第２の電圧源のいずれかに接続され、ｎ個の前記第１ラダー素子のうちの第０番目の前記第１ラダー素子は、一端が前記第２の電圧源よりも高い電圧源である前記第１の電圧源に接続され、ｎ個の前記第１ラダー素子のうちの最下位ビットを表現する第１番目の第１ラダー素子は、一端が対応する１番目の内部スイッチに接続され、他端が前記第０番目の第１ラダー素子に接続され、ｎ−１個の前記第２ラダー素子のうちの第ｉ番目の前記第２ラダー素子は、一端が第ｉ−１番目の前記第１のラダー素子の他端に接続され、第ｉ番目の第１ラダー素子は、一端が対応する第ｉ（ｉはｍ以下の整数）番目の内部スイッチに接続され、他端が、前記第ｉ番目の第２ラダー素子の他端に接続され、前記第１番目の内部スイッチは、入力されるｎビットの前記デジタル値の最下位ビットの値に応じて前記第１番目の第１ラダー素子の前記一端と前記第１の電圧源または前記第２の電圧源とを選択的に接続し、前記第ｉ番目の内部スイッチは、前記入力されるｎビットのデジタル値の第ｉビットの値に応じて、前記第ｉ番目の第１ラダー素子と、前記第１の電圧源または前記第２の電圧源を選択的に接続し、前記複数のラダー回路のそれぞれは、前記電圧を前記第ｎ番目の第１ラダー素子の他端から出力するとしてもよい。
【発明の効果】
【００１９】
本発明によれば、回路面積を大幅に増大させること無く、ランプ波形の大振幅のグリッチを抑制することができるランプ電圧発生回路を実現することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明におけるランプ電圧発生回路を備える固体撮像装置の概略構成を示す図である。
【図２】実施の形態１におけるランプ電圧発生回路を示す図である。
【図３】実施の形態１のランプ電圧発生回路が備えるラダー回路の一例を示す図である。
【図４】実施の形態１のランプ電圧発生回路が備えるラダー回路の一例を示す図である。
【図５】実施の形態１におけるランプ電圧発生回路の動作を説明するための図である。
【図６】実施の形態２におけるランプ電圧発生回路を示す図である。
【図７】実施の形態３におけるランプ電圧発生回路の１例を示す図である。
【図８】実施の形態４におけるランプ電圧発生回路を示す図である。
【図９】実施の形態４におけるランプ電圧発生回路を示す図である。
【図１０】図８のランプ電圧発生回路の具体的な回路構成を示す図である。
【図１１】本実施の形態４におけるランプ電圧発生回路の動作を説明するための図である。
【図１２】本実施の形態５におけるランプ電圧発生回路を示す図である。
【図１３】本実施の形態５におけるランプ電圧発生回路の動作を説明するための図である。
【発明を実施するための形態】
【００２１】
以下、本発明に係る実施の形態について、図面を参照しながら説明する。なお、図中で、同じ符号のものは同一の構成要素を表している。
【００２２】
（実施の形態１）
図１は、固体撮像装置１の構成を示すブロック図である。
【００２３】
図１に示す固体撮像装置１は、ＣＭＯＳ型の固体撮像装置であり、例えば、ＣＭＯＳセンサである。この固体撮像装置１は、行列状に配置された複数の画素において受光した光を光電変換して得られたアナログ信号をＡＤ変換し、変換して得られたデジタル信号を出力する。また、この固体撮像装置１は、ＡＤ変換器を画素の列毎に備え、１行分の画素の信号電圧を並列にＡＤ変換する。
【００２４】
具体的には、固体撮像装置１は、入射光量に応じた信号を出力する受光素子を含む複数の画素３を行列状に配列してなる撮像領域（画素アレイ）１０と、撮像領域１０の外側に設けられた駆動制御部７と、撮像領域１０の画素３の各列に対応して配設された複数のＡＤ変換器２５により構成されたカラム処理部２６と、ランプ電圧発生回路２７と、出力回路２８とを備えている。
【００２５】
ランプ電圧発生回路２７は、所定変化率で時間の経過とともに単調に電圧値が変化するランプ電圧（ＲＡＭＰ）を生成し、カラム処理部２６のＡＤ変換器２５に入力される。ランプ電圧発生回路２７は、本発明の特徴的な構成要素であり、詳細は後述する。
【００２６】
ＡＤ変換器２５は、電圧比較部５２及びカウンタ部５４を備え、撮像領域１０の各列に対応して配設され、アナログの画素信号をデジタルデータに変換する回路である。具体的には、ＡＤ変換器２５は、ランプ電圧発生回路２７により生成されたランプ電圧と、対応する列の画素３から垂直信号線１９（Ｈ０、Ｈ１、・・・Ｈｍ）を介して得られた画素信号とを比較する電圧比較部５２と、カウンタ部５４に入力されたクロックＣＮ５をカウントするカウンタ部５４とを備える。ＡＤ変換器２５は、カウンタ部５４によるカウントの開始後、対応する列の電圧比較部５２により画素信号とランプ電圧（ランプ信号）との一致が検出（判定）されると、検出したランプ電圧の値に対応するデジタル値を画素信号のデジタル値（デジタルデータ）として、水平走査回路１２により出力回路２８を介して映像データＤ１として固体撮像装置１の外部に出力する。
【００２７】
このように、各ＡＤ変換器２５は、電圧比較部５２を含んでおり、電圧比較部５２の一方の入力に各列の画素１０からの信号が入力され、比較器のもう一方の入力にランプ電圧発生回路２７から１クロック毎に微小な階段状または連続的に変化させたランプ電圧が入力される。そして、各ＡＤ変換器２５は、電圧比較部５２に、入力されたランプ電圧と単位画素１０からの電圧とが一致するかどうかを判定させ、一致したと判定されたときのランプ電圧に対応するデジタル値を画素信号のデジタル値（デジタルデータ）として出力回路２８に出力する。
【００２８】
駆動制御部７は、撮像領域１０の信号を順次読み出すための制御回路機能を備えている。具体的には、駆動制御部７は、列アドレスや列走査を制御する水平走査回路（列走査回路）１２と、行アドレスや行走査を制御する垂直走査回路（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。
【００２９】
画素３は、行選択のための行制御線１５を介して垂直走査回路１４と、垂直信号線１９を介してカラム処理部２６と接続されている。ここで、行制御線１５は垂直走査回路１４から画素３に入る配線全般を示す。
【００３０】
水平走査回路１２は、カラム処理部２６からカウント値を水平信号線１８へ読み出す読出走査部の機能を持つ。
【００３１】
水平走査回路１２や垂直走査回路１４などの駆動制御部７の各要素は、撮像領域１０とともに、例えば半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像装置として構成される。つまり、これらの各機能部は、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、半導体システムの一例であるＣＭＯＳセンサとして、固体撮像装置１の一部をなすように構成される。
【００３２】
水平走査回路１２や垂直走査回路１４は、例えばデコーダを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１及びＣＮ２に応答してシフト動作（走査）を開始するようになっている。このため、例えば、行制御線１５には、画素３を駆動するための種々のパルス信号が供給される。
【００３３】
通信・タイミング制御部２０では、端子５ａを介して入力される入力クロック（マスタークロック）ＣＬＫ０と同じ周波数のクロックや、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、例えば水平走査回路１２、垂直走査回路１４、及びカラム処理部２６などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックとも言う。
【００３４】
垂直走査回路１４は、撮像領域１０の行を選択し、その行に必要なパルスを供給するものである。具体的には、垂直走査回路１４は、垂直方向の読出行を規定する（撮像領域１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（読出行）の画素３に接続された行制御線１５にパルスを供給して該画素３を駆動する垂直駆動回路１４ｂとを備える。なお、垂直デコーダ１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。
【００３５】
水平走査回路１２は、低速クロックに同期してカラム処理部２６の列に対応するＡＤ変換器２５を順番に選択し、その信号を水平信号線（水平出力線）１８に導くものである。具体的には、水平走査回路１２は、水平方向の読出列を規定する（カラム処理部２６内の個々のＡＤ変換器２５を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレス（読出列）に従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動回路１２ｂとを有する。なお、水平信号線１８は、例えばＡＤ変換器２５が取り扱うビット数ｘ（自然数）分、例えば１０（＝ｘ）ビットならば、そのビット数分に対応して１０本配置される。
【００３６】
以上のように構成された固体撮像装置１では、画素３から出力された画素信号は、列毎に、垂直信号線１９を介して、カラム処理部２６のＡＤ変換器２５に供給される。カラム処理部２６の各ＡＤ変換器２５は、１列分の単位画素０３のアナログ信号を受けて、そのアナログ信号を処理する。各ＡＤ変換器２５は、アナログ信号を、例えば低速クロックを用いて、例えば１０ビットのデジタル信号に変換する。
【００３７】
以下、本発明の特徴的な構成要素であるランプ電圧発生回路２７について詳細に説明する。
【００３８】
図２は、本実施の形態１におけるランプ電圧発生回路を示す図である。図３および図４は、本実施の形態１のランプ電圧発生回路が備えるラダー回路の一例を示す図である。
【００３９】
図２に示すランプ電圧発生回路２７は、第１のラダー回路１０１と、第２のラダー回路１０２と、出力選択スイッチ１０３と、アンプ１０４と、ローパスフィルタ１０５とを備える。なお、図２に示すランプ電圧発生回路では、説明を簡単にするためラダー回路を２つ備えている場合を示しているが、実際にはそれより大きな個数でもよい。その場合は、出力選択スイッチ１０３をそれらのうち１つを選択してアンプ１０４の入力に接続する構成にすればよい。
【００４０】
第１のラダー回路１０１は、入力信号として単調増加または単調減少する第１デジタル値が入力され、出力選択スイッチ１０３を介して、入力された第１デジタル値に対応した出力電圧（以下、第１の出力電圧とも記載）が出力信号としてアンプ１０４に出力される。同様に、第２のラダー回路１０２は、入力信号として単調増加または単調減少する第２デジタル値が入力され、出力選択スイッチ１０３を介して、入力された第２デジタル値に対応した出力電圧（以下、第２の出力電圧とも記載）が出力信号としてアンプ１０４に出力される。ここで、第１のラダー回路１０１および第２のラダー回路１０２に入力されるデジタル値が変化する時刻は、第１のラダー回路１０１および第２のラダー回路１０２それぞれ異なる。それにより、第１のラダー回路１０１が出力する第１の出力電圧と、第２のラダー回路１０２が出力する第２の出力電圧とが変化する時刻は、第１のラダー回路１０１および第２のラダー回路１０２それぞれで異なるよう制御される。
【００４１】
また、第１のラダー回路１０１および第２のラダー回路１０２は、図３および図４に示すようなＲ−２Ｒラダー型の回路や、Ｃ−２Ｃ型のラダー回路である。
【００４２】
以下具体的に、第１のラダー回路１０１および第２のラダー回路１０２の構成について、図３を用いて説明する。
【００４３】
第１のラダー回路１０１および第２のラダー回路１０２のそれぞれは、図３に示すように、ｎ個の第１ラダー素子（Ｃ1〜Ｃn）と、ｎ−１個の第２ラダー素子（Ｃ´1〜Ｃ´n-1）と、ｎ個の内部スイッチとを備える。ここで、図３に示すように、第１ラダー素子（Ｃ1〜Ｃn）は、容量値Ｃを有するキャパシタであり、第２ラダー素子（Ｃ´1〜Ｃ´n-1）は、容量値２Ｃを有するキャパシタである。
【００４４】
ｎ個の前記第１ラダー素子（Ｃ1〜Ｃn）はそれぞれ、一端が、ランプ電圧発生回路２７の発生するランプ電圧の最小値および最大値を与える第１の電圧源１１０および第２の電圧源１１１のいずれかに接続される。
【００４５】
例えば、ｎ個の第１ラダー素子（Ｃ1〜Ｃn）のうちの第０番目の第１ラダー素子Ｃ0は、一端が、第２の電圧源１１１よりも高い電圧源である第１の電圧源１１０に接続される。
【００４６】
また、ｎ個の第１ラダー素子（Ｃ1〜Ｃn）のうちの最下位ビットを表現する第１番目の第１ラダー素子Ｃ1は、一端が対応する１番目の内部スイッチに接続され、他端が第０番目の第１ラダー素子Ｃ0に接続される。
【００４７】
ｎ−１個の第２ラダー素子（Ｃ´1〜Ｃ´n-1）のうちの第ｉ（ｉはｍ以下の整数）番目の第２ラダー素子Ｃ´iは、一端が第ｉ−１番目の第１ラダー素子Ｃi-1の他端に接続される。
【００４８】
第ｉ番目の第１ラダー素子Ｃiは、一端が対応する第ｉ番目の内部スイッチに接続され、他端が、第ｉ番目の第２ラダー素子Ｃ´iの他端に接続される。
【００４９】
また、第１番目の内部スイッチは、第１のラダー回路１０１および第２のラダー回路１０２の外部から入力されるｎビットのデジタル値の最下位ビットの値に応じて第１番目の第１ラダー素子Ｃ1の一端と第１の電圧源１１０または第２の電圧源１１１とを選択的に接続する。また、第ｉ番目の内部スイッチは、第１のラダー回路１０１および第２のラダー回路１０２の外部から入力されるｎビットのデジタル値の第ｉビットの値に応じて、第ｉ番目の第１ラダー素子Ｃiと、第１の電圧源１１０または第２の電圧源１１１を選択的に接続する。そして、第１のラダー回路１０１および第２のラダー回路１０２のそれぞれは、入力されるデジタル値に対応する出力電圧（第１の出力電圧または第２の出力電圧）を第ｎ番目の第１ラダー素子Ｃnの他端から出力する。
【００５０】
なお、第１ラダー素子および第２ラダー素子をキャパシタとして説明したが、それに限らない。図４に示すように、第１ラダー素子（Ｒ1〜Ｒn）は、抵抗値Ｒを有する抵抗であり、第２ラダー素子（Ｒ｀1〜Ｒ｀n-1）は、抵抗値２Ｒを有する抵抗であってもよい。図４は、図３と同様の構成であるので、説明を省略する。
【００５１】
出力選択スイッチ１０３は、選択信号に従い、第１のラダー回路１０１および第２のラダー回路１０２のうちの１つを選択して、アンプ１０４の入力と接続する。つまり、出力選択スイッチ１０３は、第１のラダー回路１０１の出力電圧または第２のラダー回路１０２の出力電圧を選択して、アンプ１０４に出力する。そして、出力選択スイッチ１０３は、選択信号に従い、当該時刻には、出力電圧が変化するラダー回路とは異なるラダー回路の出力を選択するよう制御させている。つまり、出力選択スイッチ１０３は、選択信号に従い、第１のラダー回路１０１が出力する第１の出力電圧が変化する時刻には、第２のラダー回路１０２が出力する第２の出力電圧を選択し、第２のラダー回路１０２が出力する第２の出力電圧が変化する時刻には、第１のラダー回路１０１が出力する第１の出力電圧を選択するように制御される。
【００５２】
アンプ１０４は、入力信号を増幅する増幅器であり、出力選択スイッチ１０３を介して、第１のラダー回路１０１または第２のラダー回路１０２からの入力信号を増幅し、ローパスフィルタ１０５へ出力する。
【００５３】
ローパスフィルタ１０５は、低周波帯域の信号を通し、ある遮断周波数（カットオフ周波数）より高い周波数の帯域を通さない（減衰させる）フィルタである。このローパスフィルタ１０５は、出力選択スイッチ１０３が変化した（切り替えた）後の瞬間に発生するグリッチを除去するために用いられる。
【００５４】
次に、以上のように構成されたランプ電圧発生回路２７の動作を説明する。ここで説明するのは、ラダー回路が２個で、ランプ電圧が増加する場合である。ランプ電圧が減少する場合も同様に動作させればよい。ラダー回路が２個以上の個数の場合は後述する。
【００５５】
図５は、実施の形態１におけるランプ電圧発生回路の動作を説明するための図である。図５において、横軸は時間を表しており、左から右へすなわちｔ１〜ｔ２０へと時間が経過する。
【００５６】
第１のラダー回路１０１は、入力信号として図５（ａ）に示す第１デジタル値が入力される。同様に、第２のラダー回路１０２は、入力信号として図５（ｃ）に示す第２デジタル値が入力される。
【００５７】
ここで、各時刻（ｔ１〜ｔ２０）における第１デジタル値と第２デジタル値とは少しだけ異なる値である。また、第１デジタル値が変化する時刻と、第２デジタル値が変化する時刻は、１クロック分ずれているとする。また、第１デジタル値および第２デジタル値は２ずつ増加し、第１デジタル値および第２デジタル値は２クロック毎に変化するとする。
【００５８】
なお、本発明に係るランプ電圧発生回路２７において、第１デジタル値が変化する時刻と、第２デジタル値が変化する時刻は、必ずしも１クロック分ずれている必要は無く、異なる時間に変化していればよい。また、第１デジタル値および第２デジタル値は必ずしも２クロックごとに変化する必要はなく、整数クロック毎に変化すればよい。そうすることで、第１のラダー回路１０１が出力する第１の出力電圧と、第２のラダー回路１０２が出力する第２の出力電圧とが変化する時刻は、第１のラダー回路１０１および第２のラダー回路１０２それぞれで異なるよう制御されることになる。
【００５９】
まず、図５（ｅ）に示すように、出力選択スイッチ１０３は第１のラダー回路１０１の出力を選択しているとする。このとき、出力選択スイッチ１０３は、図１（ｂ）に示す第１の出力電圧をアンプ１０４に出力する。
【００６０】
次に、図５（ａ）に示すように、時刻ｔ１で、第１デジタル値が０から２に変化する。それと同時に、出力選択スイッチ１０３は、図５（ｅ）に示すように、第１のラダー回路１０１の出力から第２のラダー回路１０２の出力へと切り替わる。このとき、出力選択スイッチ１０３は、図５（ｄ）に示す第２の出力電圧を、ランプ電圧発生回路２７の出力電圧としてアンプ１０４に出力する。ここで、第２デジタル値は、図５（ｃ）に示すように、時刻ｔ１では１のままで変化していないので、第２の出力電圧にはグリッチによるノイズは重畳しない（クロック周期はグリッチ幅に対して十分長い）。従って、図５（ｆ）に示すように、ランプ電圧発生回路２７から出力される出力電圧には、第１のラダー回路１０１のグリッチは重畳せず、出力選択スイッチ１０３によるグリッチのみで済む。そして、このグリッチは、ローパスフィルタ１０５で容易に除去できる。
【００６１】
次に、図５（ｃ）に示すように、時刻ｔ２で、第２デジタル値が１から３に変化する。それと同時に、出力選択スイッチ１０３は、図５（ｅ）に示すように、第２のラダー回路１０２の出力から第１のラダー回路１０１の出力へと切り替わる。このとき、出力選択スイッチ１０３は、図１（ｂ）に示す第２の出力電圧を、ランプ電圧発生回路２７の出力電圧としてアンプ１０４に出力する。ここで、第１デジタル値は図５（ａ）に示すように、時刻ｔ２では２のままで変化していないので、第１の出力電圧にはグリッチによるノイズは重畳しない。従って、図５（ｆ）に示すように、ランプ電圧発生回路２７から出力される出力電圧には、第２のラダー回路１０２のグリッチは重畳せず、出力選択スイッチ１０３によるグリッチのみで済む。そして、このグリッチは、ローパスフィルタ１０５で容易に除去できる。
【００６２】
以下、同様にｔ３〜ｔ２０まで動作する。
【００６３】
このようにして、複数のラダー回路（第１のラダー回路１０１、第２のラダー回路１０２）を内蔵したランプ電圧発生回路２７において、複数のラダー回路に入力するデジタル値が変化するタイミングをずらされ、デジタル値が変化していないラダー回路の出力すなわち、対応する出力電圧が変化していないラダー回路の出力電圧が選択される。
【００６４】
それにより単調増加または単調減少するランプ電圧に大振幅のグリッチが重畳されてしまうことを抑制することができる。
【００６５】
ここで、比較のために、上記の第１のラダー回路１０１および第２のラダー回路１０２を備えるが、従来の動作のままの場合でのランプ電圧発生回路が発生するランプ電圧について説明する。デジタル値が変化した直後はラダー回路内部のスイッチ変化によるグリッチのため、電圧が急激に上下するノイズが重畳する。つまり、デジタル値が変化した直後では、第１のラダー回路１０１内部のスイッチ変化によるグリッチによるノイズが第１のラダー回路１０１からの出力電圧（第１の出力電圧）に重畳される。同様に、第２デジタル値が変化した直後では、第２のラダー回路１０２内部のスイッチ変化によるグリッチによるノイズが第２のラダー回路１０２からの出力電圧（第２の出力電圧）に重畳される。そのため、従来では、出力選択スイッチ１０３が第１のラダー回路１０１または第１のラダー回路１０１に固定（選択）されたままであるので、グリッチによるノイズがそのまま出力されてしまう。従って、第１のラダー回路１０１内部または第２のラダー回路１０２内部において変化するスイッチの個数が増大すればグリッチの大きさも増加するから、例えば全スイッチが変化する場合などは非常に大きなグリッチが重畳してしまうのである。
【００６６】
しかし、本実施の形態のように、出力選択スイッチ１０３の切り替えを、上述した図５に示した方法によって行えば第１のラダー回路１０１および第２のラダー回路１０２が有する複数スイッチによるグリッチの重畳（大振幅のグリッチの重畳）を抑制することができる。
【００６７】
なお、ランプ電圧発生回路２７が備えるラダー回路は２個（第１のラダー回路１０１および第２のラダー回路１０２）に限られない。２個以上でもよい。ランプ電圧発生回路２７がラダー回路を２個以上備える場合は、次のように動作させればよい。
【００６８】
回路構成としては、ラダー回路を２ｊ個用意し（ｊは１以上の整数であり、ｊ≦ｎ）、出力選択スイッチ１０３を介してアンプ１０４に接続する。つまり、出力選択スイッチ１０３を２ｊ個のラダー回路のうち１つを選択してアンプ１０４の入力に接続する構成にすればよい。
【００６９】
そして、２ｊ個のラダー回路に入力されるデジタル値は以下のようにする。１個目のラダー回路に入力信号として入力されるデジタル値を第１デジタル値とする。同様に、ｉ個目のラダー回路に入力信号として入力されるデジタル値を第ｉデジタル値（ｉは整数、１＜ｉ≦ｊ）とし、図５で同様に、第１デジタル値から第ｊデジタル値にまで順に（または逆順に）デジタル値が変化していき、第ｊデジタル値の変化後、再び第１デジタル値が変化するとする。また、入力される第１デジタル値が変化する時刻に対し、第ｉデジタル値の変化する時刻はｉクロックだけ遅延（または早いとしてもよい）した時刻とする。
【００７０】
第１デジタル値が変化する時刻を０とすると、（ｉ＋２(j-1)＋ａ・２j）クロック（ａは整数）に出力選択スイッチ１０３は第ｉのラダー回路の出力を選択する。すると、この（ｉ＋２(j-1)＋ａ・２j）クロックの時刻では第ｉデジタル値は変化せず、第ｉラダー回路にはグリッチが重畳されないので、ランプ電圧発生回路２７の出力として、グリッチの少ない波形を得ることができる。
【００７１】
（実施の形態２）
以下、実施の形態２について、図面を参照しながら説明する。図６は、実施の形態２におけるランプ電圧発生回路を示す図である。図２と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【００７２】
図６に示すランプ電圧発生回路３７は、第１のラダー回路１０１と、第２のラダー回路１０２と、出力選択スイッチ１０３と、アンプ１０４と、ローパスフィルタ１０５と、カウンタ２０６と、ラッチ回路２０７−１と、ラッチ回路２０７−２と、デマルチプレクサ２０８とを備える。なお、以下では、ラッチ回路２０７−１およびラッチ回路２０７―２を含む総括名称として遅延回路２０７とも記載する。
【００７３】
図６に示すランプ電圧発生回路３７は、図２に示すランプ電圧発生回路２７に対して、カウンタ２０６と、ラッチ回路２０７と、デマルチプレクサ２０８とを備える点で構成が異なる。
【００７４】
カウンタ２０６は、入力されるクロック信号に従って値が増加または減少するｎビットのデジタル値を出力するカウンタ回路である。
【００７５】
デマルチプレクサ２０８は、カウンタ２０６の出力に接続され、カウンタ２０６の出力を、複数のラダー回路のうちの１つ（すなわち第１のラダー回路１０１と第２のラダー回路１０２とのうちの１つ）へ選択的に出力する。
【００７６】
ラッチ回路２０７は、デマルチプレクサ２０８の出力に接続され、デマルチプレクサ２０８から入力されたデジタル値を、対応するラダー回路に出力する。具体的には、ラッチ回路２０７は、ラッチ回路２０７−１およびラッチ回路２０７−２で構成される。ラッチ回路２０７−１は、デマルチプレクサ２０８から入力されたデジタル値を、対応する第１のラダー回路１０１に出力する。ラッチ回路２０７−２は、デマルチプレクサ２０８から入力されたデジタル値を、対応する第２のラダー回路１０２に出力する。
【００７７】
そして、クロック毎にカウンタ２０６で発生したデジタル値を、デマルチプレクサ２０８により交互にラッチ回路２０７（２０７―１、２０７―２）に振り分ける。このとき、ラッチ回路２０７―１またはラッチ回路２０７―２から出力されるデジタル値を、第１のデジタル値または第２のデジタル値として、図５に示したのと同様のタイミングで生成することになる。このようにして、図２に示すランプ電圧発生回路２７と同様の動作を行う。
【００７８】
なお、図６に示すランプ電圧発生回路３７では、ラダー回路を２個備える場合を示しているが、それ以上の個数（ｍ個）の場合も同様に考えられることはいうまでもない。
【００７９】
（実施の形態３）
以下、実施の形態３について、図面を参照しながら説明する。本実施の形態では、ランプ電圧発生回路が備える複数のラダー回路の最下位ビットを固定した場合について説明する。図７は、実施の形態３におけるランプ電圧発生回路の１例を示す図である。図２と同様の要素には同一の符号を付しており、詳細な説明は省略する。図７では、２m個のラダー回路を備えるランプ電圧発生回路４７の１例、すなわちｍ＝１の場合のランプ電圧発生回路４７を示している。
【００８０】
本実施の形態においても、上述のように、複数のラダー回路を用いたランプ電圧発生回路４７において、複数のラダー回路に入力するデジタル値が変化するタイミングをずらし、かつ、デジタル値が変化していない（すなわち、対応する出力電圧が変化していない）ラダー回路の出力を選択する。また、最終的にランプ電圧発生回路から出力される出力電圧は、１ずつ増加するデジタル値をＤＡ変換したものでなくてはならないのも同様である。以下、これを実現するラダー回路の具体的な動作例を説明する。
【００８１】
まず、ランプ電圧発生回路４７が備えるラダー回路の個数が２m個の場合について説明する。ランプ電圧発生回路４７は２m個のラダー回路を備えるとする。その場合に、ａ（ａは０以上２m−１以下の整数）番目のラダー回路に入力するｎビットのデジタル値において、下から第１ビットから第ｍビットだけで構成される数値を常にａにする。第ｍビットより大きい第ｋビット（ｍ＜ｋ≦ｎ）については、整数クロック毎に順番に１番目、２番目、・・・２m番目のラダー回路に入力していく。ここで、第ｋビットの値は固定しておき、全てのラダー回路に入力し終わったら、第ｋビット以上で構成されるデジタル値で１増加もしくは減少させてこれを繰り返す。
【００８２】
以上のようにして、ランプ電圧発生回路４７が備える複数のラダー回路の最下位ビットを固定した動作を行う。
【００８３】
次に、以上の動作について、図７を用いて、ｍ＝１の場合について説明する。
【００８４】
図７に示すランプ電圧発生回路４７は、第１のラダー回路３０１と、第２のラダー回路３０２と、出力選択スイッチ１０３と、アンプ１０４と、ローパスフィルタ１０５とを備える。ここで、図７に示すランプ電圧発生回路４７は、図２に示すランプ電圧発生回路２７に対して、第１のラダー回路３０１と、第２のラダー回路３０２との構成が異なる。
【００８５】
第１のラダー回路３０１と第２のラダー回路３０２とは、図７に示すように、Ｃ−２Ｃ型のラダー回路である。ここで、Ｃｎ（０〜ｎ）、Ｃ´ｎ（１〜ｎ）はコンデンサを示しており、以下、第ｎ（０〜ｎ）のラダー素子１、第ｎ（１〜ｎ）のラダー素子２と記載する。なお、第１のラダー回路３０１と第２のラダー回路３０２とがＲ−２Ｒ型のラダー回路を備えるとしてもよく、その場合も同様に考えられるため説明を省略する。
【００８６】
ところで、第１のラダー回路３０１と第２のラダー回路３０２とが、従来のＣ−２Ｃ型のラダー回路を備える場合、各Ｃ（コンデンサ）すなわち第ｎ（０〜ｎ）のラダー素子１の一端に接続されているスイッチ（回路内スイッチ）が入力される各ビットに対応する。具体的には、回路内スイッチを第１の電圧源１１０側に接続すれば１を示し、第２の電圧源１１１側に接続すれば０を示す。
【００８７】
一方、図７に示すように、本実施の形態の第１のラダー回路３０１と第２のラダー回路３０２において、第１のラダー回路３０１の第１ビットに対応する回路内スイッチはなく、代わりに第２の電圧源１１１側に直接接続されている。同様に、第２のラダー回路３０２の第１ビットに対応する回路内スイッチはなく、代わりに第１の電圧源１１０側に直接接続されている。したがって、第１のラダー回路３０１に入力されるデジタル値の最下位ビットは常に０、第２のラダー回路３０２に入力されるデジタル値の最下位ビットは常に１になっている。すなわち、ランプ電圧発生回路４７が備える複数のラダー回路の最下位ビットを固定した動作を行うことになる。
【００８８】
次に、以上のように構成された本実施の形態におけるランプ電圧発生回路４７の動作を説明する。
【００８９】
図７に示すランプ電圧発生回路４７は、ｍ＝１の場合すなわち２個のラダー回路を備えるため、その動作は、図５に示す通りとなる。
【００９０】
具体的には、第１番目のラダー回路（第１のラダー回路３０１）に入力されるデジタル値の最下位ビットは常に０になっている。また、第２番目のラダー回路（第２のラダー回路３０２）に入力されるデジタル値最下位ビットは常に１に固定されている。そして、第２ビット以上で構成されるデジタル値を両ラダー回路（第１のラダー回路３０１及び第２のラダー回路３０２）に１増加させながら順番に入力すればよい。
【００９１】
なお、ランプ電圧発生回路４７が備えるラダー回路はｍ＝１の場合に限られない。ｍ＝１以外の場合でもよく、同様に考えられる。
【００９２】
その場合、回路構成としては、ラダー回路を２m個用意し、出力選択スイッチ１０３を介してアンプ１０４に接続する。つまり、出力選択スイッチ１０３を２m個のラダー回路（第１のラダー回路から第２mのラダー回路）のうち１つを選択してアンプ１０４の入力に接続する構成にすればよい。
【００９３】
そして、第ａ（０＜ａ＜２m）のラダー回路は、以下のように構成する。まず、第０のラダー素子１（図７のＣ0に対応）を第１の電圧源１１０に接続する。そして、第１のラダー素子１〜第ｍのラダー素子１（図７ではＣ1、Ｃ2、・・・、Ｃmに対応）の一端を、ａを二進数にしたときの各ビット０、１に従って、第１の電圧源１１０または第２の電圧源１１１のどちらか一方に接続する。さらに、第ｉ（ｍ＜ｉ≦ｎ）のラダー素子１の一端には、回路内スイッチを接続し、外部からの入力にしたがって第１の電圧源１１０または第２の電圧源１１１のどちらか一方を選択できるようにする。また、これら第１のラダー素子１〜第ｍのラダー素子１の他端には、ラダー素子２（図７ではＣ´1、Ｃ´2、・・・、Ｃ´mに対応）が接続される。
【００９４】
そして、上記のように構成された２m個のラダー回路に対して（ｎ−ｍ）桁のデジタル値を入力し、それによって、各回路内スイッチを切り替える。
【００９５】
以上のようにして、ランプ電圧発生回路４７が備える複数のラダー回路の最下位ビットを固定した動作を行う。
【００９６】
（実施の形態４）
以下、実施の形態４について、図面を参照しながら説明する。図８は、実施の形態４におけるランプ電圧発生回路を示す図である。図２および図７と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【００９７】
図８に示すランプ電圧発生回路５７は、第１のラダー回路３０１と、第２のラダー回路３０２と、出力選択スイッチ１０３と、アンプ１０４と、ローパスフィルタ１０５と、カウンタ４０６と、遅延回路４０７−１、遅延回路４０７−２とを備える。なお、以下では、遅延回路４０７−１および遅延回路４０７―２を含む総括名称として遅延回路４０７とも記載する。
【００９８】
図８に示すランプ電圧発生回路５７は、図７に示すランプ電圧発生回路４７に対して、カウンタ４０６と、遅延回路４０７とを備える点で構成が異なる。
【００９９】
第１のラダー回路３０１と第２のラダー回路３０２との内部はそれぞれ、実施の形態３と同様、第１ビットに対応する部分がそれぞれ電圧源（第１の電圧源１１０、第２の電圧源１１１）に接続されている。
【０１００】
カウンタ４０６は、第１のラダー回路３０１と第２のラダー回路３０２とのビット数ｎに対して、ｍビットだけ（ここではｍ＝１）少ないビット数になっている。そして、カウンタ４０６は、２m＝２クロック（ｍ＝１）おきに（またはその整数倍おきに）、その値（デジタル値）が１つ増加（または減少）する。
【０１０１】
２つの遅延回路４０７（４０７―１、４０７―２）は、それぞれカウンタ４０６よりデジタル値が入力され、入力されたデジタル値に遅延時間を加えて第１のラダー回路３０１または第２のラダー回路３０２に出力する。ここで、２つの遅延回路４０７（４０７―１、４０７―２）が加える遅延時間は異なっている。
【０１０２】
具体的には、第１のラダー回路３０１に接続されている遅延回路４０７−１の遅延時間は０、第２のラダー回路３０２に接続されている遅延回路４０７−２の遅延時間は２−１＝１クロック（またはこれに整数クロックを加えた値）になっている。このようにして、実施の形態３と同様の動作が実現される。
【０１０３】
なお、図８では、ランプ電圧発生回路５７が備えるラダー回路をｍ＝１の場合として説明したがそれに限られない。ｍ＝１以外の場合でもよく、同様に考えられる。以下、ｍ＝１以外の場合について説明する。
【０１０４】
図９は、実施の形態４におけるランプ電圧発生回路を示す図である。図９に示すランプ電圧発生回路５７は、ｍ＝１に限らず、ｍが一般的な場合を示している。
【０１０５】
図９に示すランプ電圧発生回路５７は、ｍ個のラダー回路５０１と、ｍ個のラダー回路５０１のうち１つを選択する出力選択スイッチ５０３と、アンプ１０４と、ローパスフィルタ１０５と、カウンタ４０６と、それぞれ対応するラダー回路５０１に接続されているｍ個の遅延回路４０７とを備える。ここで、遅延回路４０７は、遅延回路４０７−１、遅延回路４０７−２、・・・、遅延回路４０７−ｍ−１および遅延回路４０７−ｍを含む総括名称である。また、ラダー回路５０１は、ラダー回路５０１−１、ラダー回路５０１−２、・・・、ラダー回路５０１−ｍ−１およびラダー回路５０１−ｍを含む総括名称として記載している。
【０１０６】
例えば、２m個の遅延回路のうち第ｋ番目の遅延回路は、（ｋ−１）クロックの遅延時間を有している。
【０１０７】
ここで、（ｎ−ｍ）ビットのデジタル値が入力されるｍ個のラダー回路５０１の具体的構成について説明する。すなわち、ｍ個のラダー回路５０１のそれぞれは、図７に示す第１のラダー回路３０１及び第２のラダー回路３０２と同様に、ｎ個の第１ラダー素子（Ｃ1〜Ｃn）と、ｎ−１個の第２ラダー素子（Ｃ´1〜Ｃ´n-1）と、ｎ−２個の内部スイッチを備える。ｎ個の第１ラダー素子（Ｃ1〜Ｃn）はそれぞれ、一端が、ランプ電圧発生回路５７の発生するランプ電圧の最小値および最大値を与える第１の電圧源１１０および第２の電圧源１１１のいずれかに接続される。
【０１０８】
例えば、ｎ個の第１ラダー素子（Ｃ1〜Ｃn）のうちの第０番目の第１ラダー素子Ｃ0は、一端が、第１の電圧源１１０よりも低い電圧源である第２の電圧源１１１に接続される。
【０１０９】
また、ｎ個の第１ラダー素子（Ｃ1〜Ｃn）のうちの最下位ビットを表現する第１番目の第１ラダー素子Ｃ1は、一端が第１の電圧源１１０または第２の電圧源１１１に接続され、他端が第０番目の第１ラダー素子Ｃ0に接続される。
【０１１０】
ｎ−１個の第２ラダー素子（Ｃ´1〜Ｃ´n-1）のうちの第ｊ（ｊはｍ以下の整数）番目の第２ラダー素子Ｃ´jは、一端が第ｊ−１番目の第１ラダー素子Ｃj-1の他端に接続される。
【０１１１】
第ｊ番目の第１ラダー素子Ｃjは、一端が対応する内部スイッチを介して第１の電圧源１１０または第２の電圧源１１１に接続され、他端が第ｊ番目の第２ラダー素子Ｃ´iの他端に接続される。また、第ｉ番目の第２ラダー素子Ｃ´iは、一端が第ｉ−１番目の第１ラダー素子Ｃi-1の他端に接続されている。
【０１１２】
そして、第ｊ番目の内部スイッチは、入力されるｎ−ｍビットのデジタル値の第ｉビットの値に応じて、第ｉ番目の第１ラダー素子Ｃ1と、第１の電圧源１１０または第２の電圧源１１１を選択的に接続し、複数のラダー回路５０１のそれぞれは、出力電圧を第ｎ番目の第１ラダー素子Ｃ1の他端から出力する。
【０１１３】
図９に示すとおり、第１の遅延回路４０７−１の遅延時間は０、第２の遅延回路４０７−２の遅延時間は１クロック、・・・、第ｍ−１の遅延回路４０７−ｍ−１の遅延時間はｍ−２クロック、第ｍの遅延回路４０７−ｍの遅延時間はｍ−１クロックに設定されている。そして、この回路に対し、図８で説明したのと同様の動作を行えば、グリッチの少ないランプ電圧が出力できる。
【０１１４】
次に、図８に示すランプ電圧発生回路５７のさらに具体的な回路構成に説明する。
【０１１５】
図１０は、図８のランプ電圧発生回路に２７の具体的な回路構成（ｍ＝１の場合）を示す図である。図１１は、本実施の形態４におけるランプ電圧発生回路の動作を示す図である。なお、図８と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【０１１６】
図１０に示すランプ電圧発生回路６７は、第１のラダー回路３０１と、第２のラダー回路３０２と、出力選択スイッチ１０３と、アンプ１０４と、ローパスフィルタ１０５と、カウンタ４０６と、遅延回路４０７（第１の遅延回路４０７−１、第２の遅延回路４０７−１と、排他的論理和回路６１２とを備える。また、第１のラダー回路３０１と第２のラダー回路３０２とは、第１の電圧源１１０と、第２の電圧源１１１とに接続されている。そして、第１の電圧源１１０の電圧値に対し、第２の電圧源１１１の電圧値は低く設定されている。
【０１１７】
図１０に示すように、第１のラダー回路３０１内の第１のラダー素子１（図１０のＣ1に対応）には第２の電圧源１１１が接続されている。第２のラダー回路３０２内の第１のラダー素子１は第１の電圧源１１０と接続されている。
【０１１８】
また、第１の遅延回路４０７−１の遅延時間は０、第２の遅延回路４０７−２の遅延時間は１クロックである。遅延回路４０７−１、４０７−２へは、カウンタ４０６の出力ｎビットのうち、上位（ｎ−１）ビットが入力される。つまり、２クロックおきに変化するデジタル値が遅延回路４０７−１、４０７−２に入力されることになる。このようにして、実施の形態３と同様の動作が実現される。
【０１１９】
排他的論理和回路６１２は、図１０に示すランプ電圧発生回路６７に内蔵されている出力選択スイッチ１０３を制御する制御回路である。排他的論理和回路６１２は、カウンタ４０６回路の下位ｍビットとクロックとが入力され、選択信号を出力選択スイッチ１０３に出力する。つまり、排他的論理和回路６１２には、クロックとカウンタ４０６の最下位ビットとが入力され、出力選択スイッチ１０３を制御するための選択信号が出力選択スイッチ１０３に出力される。ここで、カウンタ４０６は、クロックの立下り（または立ち上り）エッジで値（デジタル値）が変化するので、排他的論理和回路６１２は、図１１に示すように出力選択スイッチ１０３を制御する。
【０１２０】
以下、図１１を用いて具体的に説明する。
【０１２１】
図１０において、第１のラダー回路３０１および第２のラダー回路３０２には、遅延回路４０７を介して（ｎ−１）ビットのデジタル値が入力されている。ところで、第１のラダー回路３０１の第１のラダー素子１（図１０中でＣ1と記載）は第２の電圧源１１１に接続されている。一方、第１のラダー回路３０１の第１のラダー素子１（図１０中でＣ1と記載）は第１の電圧源１１０に接続されている。第１の電圧源１１０に印加されている電圧が最低電圧で、第２の電圧源１１１に印加されている電圧が最高電圧であるとする。このとき、第１のラダー回路３０１に入力されるデジタル値は、最下位ビットが０で、その上位（ｎ−１）ビットが遅延回路４０７を介して入力される値の、ｎビットのデジタル値であるとみなすことが出来る。これを図１１では第１デジタル値と記している。同様に、第２のラダー回路３０２に入力されるデジタル値は、最下位ビットが１のｎビットのデジタル値とみなせ、これを第２デジタル値と記す。
【０１２２】
それぞれのラダー回路に入力される（ｎ−１）ビットのデジタル値は、遅延回路４０７−１と、遅延回路４０７−２の遅延時間が互いに異なる。ゆえに、第１デジタル値および第２デジタル値の変化するタイミングは、図１１に示すように互いにずれている。具体的には、各時刻（ｔ１〜ｔ２０）における第１デジタル値と第２デジタル値とは少しだけ異なる値であり、第１デジタル値が変化する時刻と、第２デジタル値が変化する時刻は、１クロック分ずれている。例えば、第１デジタル値および第２デジタル値は２ずつ増加し、第１デジタル値および第２デジタル値は２クロック毎に変化する。
【０１２３】
まず、図１１（ｅ）に示すように、出力選択スイッチ１０３は第１のラダー回路３０１の出力を選択しているとする。このとき、出力選択スイッチ１０３は、図１１（ｂ）に示す第１の出力電圧をアンプ１０４に出力する。
【０１２４】
次に、図１１（ａ）に示すように、時刻ｔ１で、第１デジタル値が０から２に変化する。すると、排他的論理和回路６１２に入力されているカウンタ４０６の最下位ビットが変化するので、その変化に基づき、排他的論理和回路６１２は、出力選択スイッチ１０３を、図１１（ｅ）に示すように、第１のラダー回路３０１の出力から第２のラダー回路３０２の出力へと切り替える。このとき、出力選択スイッチ１０３は、図１１（ｄ）に示す第２の出力電圧を、ランプ電圧発生回路６７の出力電圧としてアンプ１０４に出力する。ここで、第２デジタル値は、図１１（ｃ）に示すように、時刻ｔ１では１のままで変化していないので、第２の出力電圧にはグリッチによるノイズは重畳しない。従って、図１１（ｆ）に示すように、ランプ電圧発生回路６７から出力される出力電圧には、第１のラダー回路３０１のグリッチは重畳せず、出力選択スイッチ１０３によるグリッチのみで済む。そして、このグリッチは、ローパスフィルタ１０５で容易に除去できる。
【０１２５】
次に、図１１（ｃ）に示すように、時刻ｔ２で、第２デジタル値が１から３に変化する。
【０１２６】
すると、排他的論理和回路６１２に入力されているカウンタ４０６の最下位ビットが変化するので、その変化に基づき、排他的論理和回路６１２は、出力選択スイッチ１０３を、図１１（ｅ）に示すように、第１のラダー回路３０１の出力から第２のラダー回路３０２の出力へと切り替える。このとき、出力選択スイッチ１０３は、図１１（ｂ）に示す第２の出力電圧を、ランプ電圧発生回路６７の出力電圧としてアンプ１０４に出力する。ここで、第１デジタル値は図１１（ａ）に示すように、時刻ｔ２では２のままで変化していないので、第１の出力電圧にはグリッチによるノイズは重畳しない。従って、図１１（ｆ）に示すように、ランプ電圧発生回路６７から出力される出力電圧には、第２のラダー回路３０２のグリッチは重畳せず、出力選択スイッチ１０３によるグリッチのみで済む。そして、このグリッチは、ローパスフィルタ１０５で容易に除去できる。
【０１２７】
以下、同様にｔ３〜ｔ２０まで動作する。
【０１２８】
このようにして、複数のラダー回路（第１のラダー回路３０１、第２のラダー回路３０２）を内蔵したランプ電圧発生回路６７において、複数のラダー回路に入力するデジタル値が変化するタイミングをずらし、かつ、デジタル値が変化していない（すなわち、対応する出力電圧が変化していない）ラダー回路の出力を選択する。それにより単調増加または単調減少するランプ電圧に大振幅のグリッチが重畳されてしまうことを抑制することができる。
【０１２９】
（実施の形態５）
以下、本発明における実施の形態５を、図面を参照しながら説明する。本実施の形態では、ランプ電圧発生回路２７が備える複数のラダー回路とアンプ１０４との間に、さらにスイッチとキャパシタを追加することで、出力選択スイッチ１０３自身のグリッチを抑制する場合について説明する。
【０１３０】
図１２は、実施の形態５におけるランプ電圧発生回路を示す図である。図２および図６と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【０１３１】
図１２に示すランプ電圧発生回路７７は、第１のラダー回路１０１と、１１０２は第２のラダー回路１０２と、出力選択スイッチ１０３と、アンプ１０４と、ローパスフィルタ１０５と、カウンタ２０６と、第１のスイッチ８１２と、第２のスイッチ８１３と、第１のキャパシタ８１４と、第２のキャパシタ８１５とを備える。
【０１３２】
図１２に示すランプ電圧発生回路７７は、図２に示すランプ電圧発生回路２７に対して、カウンタ２０６と、第１のスイッチ８１２と、第２のスイッチ８１３と、第１のキャパシタ８１４と、第２のキャパシタ８１５とを備える点で構成が異なる。なお、カウンタ２０６については、実施の形態２で説明したカウンタ２０６と同じであるため説明を省略する。
【０１３３】
第１のスイッチ８１２は、第１のラダー回路１０１と出力選択スイッチ１０３との間に設けられている。そして、第１のスイッチ８１２がオン状態のとき、第１のラダー回路１０１は、カウンタ２０６からのデジタル値が入力され、入力されたデジタル値に対応した出力電圧（第１の出力電圧）が出力される。また、第１のスイッチ８１２は、出力選択スイッチ１０３が第１のラダー回路１０１の出力を選択する場合には、オフ状態となるよう制御される。一方、第１のスイッチ８１２は、出力選択スイッチ１０３が第２のラダー回路１０２の出力を選択する場合に、オン状態となるよう制御される。
【０１３４】
第２のスイッチ８１３は、第２のラダー回路１０２と出力選択スイッチ１０３との間に設けられている。そして、第２のスイッチ８１３がオン状態のとき、第２のラダー回路１０２には、カウンタ２０６からのデジタル値が入力され、入力されたデジタル値に対応した出力電圧（第１の出力電圧）が出力される。また、第２のスイッチ８１３は、出力選択スイッチ１０３が第２のラダー回路１０２の出力を選択する場合には、オフ状態となるよう制御される。一方、第２のスイッチ８１３は、出力選択スイッチ１０３が第１のラダー回路１０１の出力を選択する場合に、オン状態となるよう制御される。
【０１３５】
なお、第２のスイッチ８１３と第１のスイッチ８１２とは、反転状態である。つまり、第２のスイッチ８１３は、第１のスイッチ８１２がオンのときは、オフであり、第１のスイッチ８１２がオフのときは、オンであるよう制御される。
【０１３６】
第１のキャパシタ８１４は、出力選択スイッチ１０３の他端とグランド電位との間すなわち第１のスイッチ８１２と出力選択スイッチ１０３との間の配線に設けられている。第１のキャパシタ８１４は、例えば、第１のスイッチ８１２がオンされる場合、出力選択スイッチ１０３により第１のラダー回路１０１が選択されていないため、第１のラダー回路１０１の出力電圧（電圧値）を保持する。そして、第１のスイッチ８１２がオフされると、出力選択スイッチ１０３により第１のラダー回路１０１が選択されるので、保持している第１のラダー回路１０１の出力電圧（電圧値）を、出力選択スイッチ１０３を介して、アンプ１０４に出力する。
【０１３７】
第２のキャパシタ８１５は、出力選択スイッチ１０３の他端とグランド電位との間すなわち第２のスイッチ８１３と出力選択スイッチ１０３との間の配線に設けられている。第２のキャパシタ８１５は、例えば、第２のスイッチ８１３がオンされる場合、出力選択スイッチ１０３により第２のラダー回路１０２が選択されていないので、第２のラダー回路１０２の出力電圧（電圧値）を保持する。そして、第２のスイッチ８１３がオフされると、出力選択スイッチ１０３により第２のラダー回路１０２が選択されるので、保持している第２のラダー回路１０２の出力電圧（電圧値）を、出力選択スイッチ１０３を介して、アンプ１０４に出力する。
【０１３８】
次に、以上のように構成されたランプ電圧発生回路７７の動作を説明する。図１３は、実施の形態５におけるランプ電圧発生回路の動作を説明するための図である。ここで、図１３において、横軸は時間を表しており、左から右へすなわちｔ６１〜ｔ７０へと時間が経過する。また、第１のラダー回路１０１は、図１３（ｂ）に示すように、第１のスイッチ８１２がオンされたときに、入力信号として図１３（ａ）に示すデジタル値が入力され、図１３（ｃ）に示す第１の出力信号を出力する。同様に、第２のラダー回路１０２は、図１３（ｂ）に示すように、第２のスイッチ８１３がオンされたときに、入力信号として図１３（ａ）に示すデジタル値が入力され、図１３（ｃ）に示す第２の出力信号を出力する。
【０１３９】
以下、ランプ電圧発生回路７７が図１３に示すタイミングに従って動作することを説明する。
【０１４０】
まず、時刻ｔ６１でカウンタ２０６が出力するカウンタ値（デジタル値）が０になってから半クロック経過したとき、第１のスイッチ８１２をオフ、第２のスイッチ８１３をオンにしておく。ここで、カウンタ２０６は、１クロックおきに１増加するとする。
【０１４１】
このとき、出力選択スイッチ１０３は、図１３（ｆ）に示すように第１のラダー回路１０１側に接続されているので、第１のラダー回路１０１の出力選択スイッチ１０３端（図１２のａ端）では、図１３（ｃ）に示すように第１のキャパシタ８１４が保持している電圧値（第１の出力電圧）が出力されている。そして、その電圧値がアンプ１０４に出力されている。一方、第２のラダー回路１０２の出力選択スイッチ１０３端（図１２のｂ端）には、図１３（ｅ）に示すように、カウンタ値０に対応する電圧（第２の出力電圧）が出力されるとともに、第２のキャパシタ８１５にこの電圧値が記憶される。
【０１４２】
次に、この状態で、図１３（ａ）に示すように、カウンタ２０６のカウンタ値（デジタル値）が１に変化する。このとき、第１のスイッチ８１２はオフ状態、第２のスイッチ８１３はオン状態であるので、第２のラダー回路１０２の出力選択スイッチ１０３端（図１２のｂ端）では、図１３（ｅ）に示すように、カウンタ値（デジタル値）１に対応する電圧がグリッチとともに出力される。一方、第１のラダー回路１０１の出力選択スイッチ１０３端（図１２のａ端）の電圧（第１の出力電圧）は、図１３（ｃ）に示すように、変化しない。
【０１４３】
そして、半クロック経過後の時刻ｔ６２には、図１３（ｂ）および図１３（ｄ）に示すように、第１のスイッチ８１２および第２のスイッチ８１３の状態が反転する。つまり、第１のスイッチ８１２はオンに、第２のスイッチ８１３はオフに制御される。
【０１４４】
このとき、出力選択スイッチ１０３は、図１３（ｆ）に示すように第２のラダー回路１０２側に接続されているので、第１のラダー回路１０１の出力選択スイッチ１０３端（図１２のａ端）では、図１３（ｃ）に示すようにデジタル値１に対応した電圧（第１の出力電圧）が出力されるが、ラダー回路内スイッチによるグリッチは重畳されない。一方、第２のラダー回路１０２の出力選択スイッチ１０３端（図１２のｂ端）は、図１３（ｅ）に示すようにカウンタ値１に対応する電圧（第２の出力電圧）が出力されたままで変化しない。以下（ｔ６３以降）、同様の動作が繰り返される。
【０１４５】
このようにして、出力選択スイッチ１０３を、ラダー回路内スイッチによるグリッチを避けるように切り替えることにより、ランプ電圧発生回路は、グリッチの少ないランプ電圧を出力することができる。
【０１４６】
なお、上記説明では、複数のラダー回路の構成を２つとして説明したが、それ以上の場合も当然考えられ、同様の考え方で動作させることができる。
【０１４７】
以上のように、本発明によれば、回路面積を大幅に増大させること無く、ランプ波形の大振幅のグリッチを抑制することができるランプ電圧発生回路を実現することができる。
【０１４８】
具体的には、本発明におけるランプ電圧発生回路は、ＤＡ変換器としてラダー型回路を用いつつも、回路面積を大幅に増大させること無く、ランプ波形の大振幅のグリッチ（重畳されたグリッチ）の発生を抑制することができ、単調増加または単調減少するランプ電圧の出力を可能にすることができる。そして、このランプ電圧発生回路をイメージセンサに適用する場合には、出力画像へのノイズやムラを防止することができる。
【０１４９】
以上、本発明のランプ電圧発生回路について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【産業上の利用可能性】
【０１５０】
本発明は、ランプ電圧発生回路に利用でき、特に、電子スチルカメラ、監視カメラ、ビデオカメラなど、画像を電子的に記録する分野に応用できる固体撮像装置に備えられるランプ電圧発生回路に利用することができる。
【符号の説明】
【０１５１】
１５    行制御線
１８    水平信号線
１９    垂直信号線
２０    タイミング制御部
２５    ＡＤ変換器
２６    カラム処理部
２７、３７、４７、５７、６７、７７    ランプ電圧発生回路
２８    出力回路
５２    電圧比較部
５４    カウンタ部
１０１、３０１    第１のラダー回路
１０２、３０２    第２のラダー回路
１０３、５０３    出力選択スイッチ
１０５    ローパスフィルタ
１１０    第１の電圧源
１１１    第２の電圧源
２０６、４０６    カウンタ
２０７、２０７−１、２０７−２    ラッチ回路
２０８    デマルチプレクサ
４０７、４０７−１、４０７−２    遅延回路
５０１    ラダー回路
６１２    排他的論理和回路
８１２    第１のスイッチ
８１３    第２のスイッチ
８１４    第１のキャパシタ
８１５    第２のキャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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