(57)【要約】【課題】高品質な半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、第１の配線Ｌ２（ｉ）と、第１の配線と交差する第２の配線Ｌ３（ｊ）と、第１の配線と第２の配線とが交差する各領域に設けられ、一端が第１の配線に接続され、且つ他端が第２の配線に接続され、可変抵抗素子２５及び非オーミック素子Ｄ−ｍｉｍが直列接続されたメモリセル構造ＣＵｓと、を備え、非オーミック素子は、絶縁層２２として、第１の層２２ａと、第１の層のバンドギャップとは異なるバンドギャップを有し、第１の層上に設けられた第２の層２２ｂと、第２の層のバンドギャップとは異なるバンドギャップを有し、第２の層上に設けられた第３の層２２ｃとを備えている。【選択図】      図４
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【特許請求の範囲】
【請求項１】
第１の配線と、
前記第１の配線と交差する第２の配線と、
前記第１の配線と前記第２の配線とが交差する各領域に設けられ、一端が前記第１の配線に接続され、且つ他端が前記第２の配線に接続され、可変抵抗素子及び非オーミック素子が直列接続されたメモリセル構造と、
を備え、
前記非オーミック素子は、絶縁層として、第１の層と、前記第１の層のバンドギャップとは異なるバンドギャップを有し、前記第１の層上に設けられた第２の層と、前記第２の層のバンドギャップとは異なるバンドギャップを有し、前記第２の層上に設けられた第３の層とを備えていることを特徴とする半導体装置。
【請求項２】
前記第１の層の誘電率および前記第２の層の誘電率は異なり、前記第３の層の誘電率および前記第２の層の誘電率は異なることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の層のバンドギャップは、前記第１の層のバンドギャップおよび前記第３の層のバンドギャップよりも狭いことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記絶縁層は、前記第３の層のバンドギャップとは異なるバンドギャップを有し、前記第３の層上に設けられた第４の層と、前記第４の層のバンドギャップとは異なるバンドギャップを有し、前記第４の層上に設けられた第５の層と、をさらに備えていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第３の層の誘電率および前記第４の層の誘電率は異なり、前記第５の層の誘電率および前記第４の層の誘電率は異なることを特徴とする請求項４記載の半導体装置。
【請求項６】
第１の配線上に、第１の下部電極を形成することと、
前記第１の下部電極上に第１の層を形成することと、
前記第１の層上に第２の層を形成することと、
前記第２の層上に第３の層を形成することと、
前記第３の層の形成後、前記第２の層に対し、アニールを行うことと、
前記アニールを行った後、前記第３の層上に第１の上部電極を形成することと、
前記第１の上部電極上に第２の下部電極を形成することと、
前記第２の下部電極上に抵抗変化層を形成することと、
前記抵抗変化層上に第２の上部電極を形成することと、
前記第２の上部電極、前記抵抗変化層、前記第２の下部電極、前記第１の上部電極、前記第３の層、前記第２の層、前記第１の層、および前記第１の下部電極をパターニングすることと、
前記パターニングの後、前記第２の上部電極上に第２の配線を形成することと
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記アニールは、レーザーアニールであることを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするＲｅＲＡＭ(Resistive RAM)や、相変化素子をメモリ素子とするＰＣＲＡＭ(Phase change RAM)などの抵抗変化メモリの開発が行われている。
【０００３】
これらの抵抗変化メモリのひとつとして、平行に配置された複数の配線と、平行に配置され該配線と立体交差する複数の他の配線との間の交点にセル構造が形成されている構造であるクロスポイント型が想定されている。
【０００４】
このようなクロスポイント型メモリのセルにおいては、選択セルと隣接する選択されていないセルに迷走電流を流さないように阻止する選択素子がメモリ素子と直列に接続されて設けられる必要がある。
【０００５】
選択素子としては、２つの金属電極の中間に薄い絶縁膜を配置したＭＩＭ(metal-insulator-metal)型の整流素子がある。整流性をもたせるためには、陽極側と、陰極側に、異なる絶縁膜を配置して、金属電極からの仕事関数差の異なるような絶縁膜を配置することで、陽極側に印加したときには電流を流し、陰極側に印加した場合には、電流が流れないような整流特性を持たせることができる。しかし、ＭＩＭ型の整流素子では、絶縁膜のトンネル電流を用いて動作するため、その電流上限が小さくなり、絶縁破壊が起こる電界が小さくなるという問題がある。
【０００６】
従来の選択素子では、電流の高い選択特性を有し、絶縁破壊が抑制された薄膜の選択素子が得られなかった。そのため、高品質な半導体装置を得ることが困難であった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１３１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
高品質な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００９】
実施形態の半導体装置は、第１の配線と、前記第１の配線と交差する第２の配線と、前記第１の配線と前記第２の配線とが交差する各領域に設けられ、一端が前記第１の配線に接続され、且つ他端が前記第２の配線に接続され、可変抵抗素子及び非オーミック素子が直列接続されたメモリセル構造と、を備え、前記非オーミック素子は、絶縁層として、第１の層と、前記第１の層のバンドギャップとは異なるバンドギャップを有し、前記第１の層上に設けられた第２の層と、前記第２の層のバンドギャップとは異なるバンドギャップを有し、前記第２の層上に設けられた第３の層とを備えている。
【図面の簡単な説明】
【００１０】
【図１】実施形態に係る半導体装置の基本的な構成を概略的に示したブロック図である。
【図２】実施形態に係るクロスポイント型メモリセルアレイの構造を概略的に示した斜視図である。
【図３】実施形態に係る第一及び第二制御回路のレイアウトの一例を示した図である。
【図４】第１の実施形態に係るメモリセル構造を概略的に示した斜視図である。
【図５】第１の実施形態に係るメモリセル構造を概略的に示した断面図である。
【図６】第１の実施形態に係る清流素子の絶縁層を概略的に示した断面図である。
【図７】第１の実施形態に係るユニポーラ動作時のメモリセルの電圧と電流との関係を示した図である。
【図８】第１の実施形態に係るＭＩＭダイオードのバンド構造を示したエネルギーバンド図である。
【図９】第１の実施形態に係るＭＩＭダイオードのバンド構造を示したエネルギーバンド図である。
【図１０】第１の実施形態に係る抵抗変化メモリ装置の基本的な製造方法の一部を模式的に示した、ビット線方向に沿った断面図である。
【図１１】第１の実施形態に係る抵抗変化メモリ装置の基本的な製造方法の一部を模式的に示した、ビット線方向に沿った断面図である。
【図１２】第１の実施形態に係る抵抗変化メモリ装置の基本的な製造方法の一部を模式的に示した、ビット線方向に沿った断面図である。
【図１３】第１の実施形態に係る抵抗変化メモリ装置の基本的な製造方法の一部を模式的に示した、ビット線方向に沿った断面図である。
【図１４】第１の実施形態に係る抵抗変化メモリ装置の基本的な製造方法の一部を模式的に示した、ビット線方向に沿った断面図である。
【図１５】第１の実施形態に係る抵抗変化メモリ装置の基本的な製造方法の一部を模式的に示した、ビット線方向に沿った断面図である。
【図１６】第１の実施形態に係る抵抗変化メモリ装置の基本的な製造方法の一部を模式的に示した、ビット線方向に沿った断面図である。
【図１７】第２の実施形態に係るバイポーラ動作時のメモリセルの電圧と電流との関係を示した図である。
【図１８】第２の実施形態に係るバイポーラ動作時のメモリセルの電圧と電流との関係を示した図である。
【図１９】第２の実施形態に係るメモリセル構造を概略的に示した斜視図である。
【図２０】第２の実施形態に係るメモリセル構造を概略的に示した断面図である。
【図２１】第２の実施形態に係る清流素子の絶縁層を概略的に示した断面図である。
【図２２】第２の実施形態に係る抵抗変化メモリ装置の基本的な製造方法の一部を模式的に示した、ビット線方向に沿った断面図である。
【図２３】第２の実施形態に係る抵抗変化メモリ装置の基本的な製造方法の一部を模式的に示した、ビット線方向に沿った断面図である。
【図２４】第２の実施形態に係る抵抗変化メモリ装置の基本的な製造方法の一部を模式的に示した、ビット線方向に沿った断面図である。
【図２５】第２の実施形態に係る抵抗変化メモリ装置の基本的な製造方法の一部を模式的に示した、ビット線方向に沿った断面図である。
【図２６】第２の実施形態に係る抵抗変化メモリ装置の基本的な製造方法の一部を模式的に示した、ビット線方向に沿った断面図である。
【図２７】第２の実施形態の例１に係るＭＩＭダイオードのバンド構造を示したエネルギーバンド図である。
【図２８】第２の実施形態の例１に係るＭＩＭダイオードのバンド構造を示したエネルギーバンド図である。
【図２９】第２の実施形態の例２に係るＭＩＭダイオードのバンド構造を示したエネルギーバンド図である。
【図３０】第２の実施形態の例２に係るＭＩＭダイオードのバンド構造を示したエネルギーバンド図である。
【図３１】第２の実施形態の例３に係るＭＩＭダイオードのバンド構造を示したエネルギーバンド図である。
【図３２】第２の実施形態の例３に係るＭＩＭダイオードのバンド構造を示したエネルギーバンド図である。
【図３３】第２の実施形態の例４に係るＭＩＭダイオードのバンド構造を示したエネルギーバンド図である。
【図３４】第２の実施形態の例４に係るＭＩＭダイオードのバンド構造を示したエネルギーバンド図である。
【図３５】第２の実施形態の例５に係るＭＩＭダイオードのバンド構造を示したエネルギーバンド図である。
【図３６】第２の実施形態の例５に係るＭＩＭダイオードのバンド構造を示したエネルギーバンド図である。
【発明を実施するための形態】
【００１１】
以下、実施形態の詳細を図面を参照して説明する。
【００１２】
１．  基本構成  
後述する各実施形態は、可変抵抗素子をメモリ素子とするＲｅＲＡＭや、相変化素子をメモリ素子とするＰＣＲＡＭなどの抵抗変化メモリを対象とする。ここで、可変抵抗素子とは、電圧、電流、熱などにより抵抗値が変化する材料からなる素子のことであり、相変化素子とは、相変化により抵抗値やキャパシタンスなどの物性が変化する材料からなる素子のことである。
【００１３】
相変化（相転移）とは以下のものを含む。
【００１４】
・  金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移
・  量子状態の相変化（金属-超伝導体転移など）
・  常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移
・  常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移
・  以上の転移の組み合わせからなる転移  
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移
この定義によれば、可変抵抗素子は、相変化素子を含むことになるが、本明細書では、可変抵抗素子としては、主として、金属酸化物、金属化合物、有機物薄膜、カーボン(Carbon)、カーボンナノチューブなどからなる素子を意味するものとする。
【００１５】
ここで、メモリ素子の抵抗値を変化させる方法として、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法と、メモリ素子に印加される電圧の極性を変えることにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法とがある。
【００１６】
前者は、ユニポーラ動作と呼ばれ、後者は、バイポーラ動作と呼ばれる。
【００１７】
バイポーラ動作は、例えば、書き込みに際して双方向電流が必要とされるメモリに採用される。
【００１８】
しかし、例えば、整流素子がｐ−ｎ接合ダイオード又はｐ−ｉ−ｎダイオードから構成される場合、この特性を満たすためには、整流素子を厚くしなければならない。整流素子が厚くなると、整流素子を加工した後にできる溝のアスペクト比が大きくなり、メモリセルアレイの三次元化には不利となる。
【００１９】
ここで、ｐ−ｎ接合ダイオードとは、ｐ−ｎ接合を有するｐ型半導体層（陽極層）とn型半導体層（陰極層）とから構成されるダイオードのことである。また、ｐ−ｉ−ｎダイオードとは、ｐ型半導体層（陽極層）とｎ型半導体層（陰極層）との間に真性半導体層(intrinsic semiconductor layer)を有するダイオードのことである。
【００２０】
そこで、本発明では、抵抗変化メモリに要求される整流素子の特性を満たすと同時にその厚さも十分に薄くするために、整流素子を、陽極層、陰極層及びこれらの間に配置される絶縁層から構成する。
【００２１】
具体的には、整流素子は、ＭＩＭ(metal-insulator-metal)ダイオードから構成される。このダイオードは、メタル層（陽極層）−絶縁層−メタル層（陰極層）の順に並ぶスタック構造から構成される。
【００２２】
各ダイオードを使用したときの動作メカニズム及び効果については、以下の実施形態で詳細に説明する。
【００２３】
２．  概要  
（１）  全体図  
図１は、抵抗変化メモリの主要部を示している。
【００２４】
本実施形態のセルアレイはクロスポイント型である。クロスポイント型とは、平行に配置された複数の配線と、平行に配置され該配線と立体交差する複数の他の配線との間の交点にセル構造が形成されている構造を指す。
【００２５】
抵抗変化メモリ（例えば、チップ）１は、クロスポイント型メモリセルアレイ２を有する。クロスポイント型メモリセルアレイ２は、複数のメモリセルアレイのスタック構造から構成される。
【００２６】
クロスポイント型メモリセルアレイ２の第一方向の一端には、第一制御回路３が配置され、第一方向に直交する第二方向の一端には、第二制御回路４が配置される。
【００２７】
第一及び第二制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの一つを選択する。
【００２８】
第一制御回路３は、例えば、ロウアドレス信号に基づいてクロスポイント型メモリセルアレイ２のロウを選択する。また、第二制御回路４は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ２のカラムを選択する。
【００２９】
第一及び第二制御回路３，４は、クロスポイント型メモリセルアレイ２内のメモリ素子に対するデータの書き込み／消去／読み出しを制御する。
【００３０】
第一及び第二制御回路３，４は、スタックされた複数のメモリセルアレイのうちの一つに対してデータの書き込み／消去／読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの二つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
【００３１】
ここで、抵抗変化メモリにおいては、例えば、書き込みをセット（Ｓｅｔ）、消去をリセット（Ｒｅｓｅｔ）と称する。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよい。
【００３２】
また、セット動作において、複数の抵抗値のうちの一つを選択的に書き込めるようにすれば、一つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
【００３３】
コントローラ５は、制御信号及びデータを１１に供給する。制御信号は、コマンド・インターフェイス回路６に入力され、データは、データ入出力バッファ７に入力される。また、コントローラ５はチップ１の中に配置されていても良いし、チップ１とは別のホスト（コンピュータ）中に配置されていても良い。
【００３４】
コマンド・インターフェイス回路６は、制御信号に基づいて、ホスト５からのデータがコマンドデータであるか否かを判断し、コマンドデータであれば、それをデータ入出力バッファ７からステートマシーン８に転送する。
【００３５】
ステートマシーン８は、コマンドデータに基づいて、抵抗変化メモリの動作を管理する。例えば、ステートマシーン８は、ホスト５からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。
【００３６】
コントローラ５は、ステートマシーン８が管理するステータス情報を受け取り、抵抗変化メモリでの動作結果を判断することも可能である。
【００３７】
セット／リセット動作及び読み出し動作において、コントローラ５は、アドレス信号を抵抗変化メモリに供給する。アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。
【００３８】
アドレス信号は、アドレスバッファ９を経由して、第一及び第二制御回路３，４に入力される。
【００３９】
パルスジェネレータ１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。
【００４０】
（２）  メモリセルアレイ  
図２は、クロスポイント型メモリセルアレイを示している。
【００４１】
クロスポイント型メモリセルアレイ２は、半導体基板（例えば、シリコン基板）１１上に配置される。なお、クロスポイント型メモリセルアレイ２と半導体基板１１の間には、ＭＯＳトランジスタ等の回路素子や絶縁膜が挟まれていても良い。
【００４２】
同図では、一例として、クロスポイント型メモリセルアレイ２が、第三方向（半導体基板１１の主平面に垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から構成される場合を示しているが、スタックされるメモリセルアレイの数は、これに限らない。
【００４３】
メモリセルアレイＭ１は、第一及び第二方向にアレイ状に配置された複数のセルユニットＣＵ１から構成される。
【００４４】
同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４から構成される。
【００４５】
セルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４は、それぞれ、直列接続されるメモリ素子と整流素子とから構成される。
【００４６】
また、半導体基板１１上には、半導体基板１１側から順に、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が配置される。
【００４７】
半導体基板１１側から奇数番目の導電線、即ち、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第二方向に延びる。
【００４８】
半導体基板１１側から偶数番目の導電線、即ち、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第一方向に延びる。
【００４９】
これら導電線は、ワード線又はビット線として機能する。
【００５０】
最も下の第一番目のメモリセルアレイＭ１は、第一番目の導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第二番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作では、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
【００５１】
メモリセルアレイＭ２は、第二番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第三番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対するセット／リセット動作及び読み出し動作では、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
【００５２】
メモリセルアレイＭ３は、第三番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対するセット／リセット動作及び読み出し動作では、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
【００５３】
メモリセルアレイＭ４は、第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第五番目の導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対するセット／リセット動作及び読み出し動作では、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
【００５４】
（３）  第一及び第二制御回路のレイアウト  
図３は、第一及び第二制御回路のレイアウトの一例を示している。
【００５５】
図２で示した、メモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４のいずれか１層に相当するメモリセルアレイＭｓは、図３に示すように、アレイ状に配置される複数のセルユニットＣＵｓから構成される。セルユニットＣＵｓの一端は、導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）に接続され、その他端は、導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続される。
【００５６】
導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第一方向の一端には、スイッチ素子ＳＷ１を介して第一制御回路３が接続される。スイッチ回路ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１）により制御されるＮチャネルＦＥＴ(field effect transistor)から構成される。
【００５７】
導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第二方向の一端には、スイッチ素子ＳＷ２を介して第二制御回路４が接続される。スイッチ回路ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１）により制御されるＮチャネルＦＥＴから構成される。
【００５８】
（４）  動作  
図３を用いて、上述の抵抗変化メモリの動作について説明する。
【００５９】
次に、メモリセルのデータ書き込み動作について概略的に説明する。
【００６０】
データを書き込むためには、選択された可変抵抗素子２５に電圧（Ｖｓｅｔ）を印加し、その選択された可変抵抗素子２５内に電位勾配を発生させて、電流を流せば良い。例えば、ワード線ＷＬｉの電位がビット線ＢＬｊの電位よりも相対的に高い状態を作る。すなわち、ワード線ＷＬｉが、例えば３Ｖ程度の固定電位である場合、ビット線ＢＬｊに接地電位が供給される。
【００６１】
なお、このデータ書き込み動作の際、非選択のワード線ＷＬｉ−１、ＷＬｉ＋１およびビット線ＢＬｊ−１、ＢＬｊ＋１は、全て同電位（例えば非選択Ｖｓｅｔ）にバイアスしておくことが好ましい。また、データの書き込み動作前のスタンバイ時、全てのワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１および全てのビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１をプリチャージしておくことが好ましい。
【００６２】
次に、可変抵抗素子２５のデータ読み出し動作について概略的に説明する。
【００６３】
データ読み出し動作は、例えば読み出し電圧（Ｖｒｅａｄ）パルスを選択された可変抵抗素子２５に印加し、その可変抵抗素子２５の抵抗によって定まる電流を検出することにより行う。ここで、この電圧パルスは、可変抵抗素子２５を構成する材料が状態変化を起こさない程度の微小な振幅とすることが望ましい。
【００６４】
これは例えば、読み出し電圧を、ビット線ＢＬｊから選択メモリセルに印加し、センスアンプによりそのときの電流値を測定することにより行う。
【００６５】
次に、可変抵抗素子２５のデータ消去および書き込み動作について概略的に説明する。
【００６６】
例えば、書き込み状態とする高抵抗状態（ＨＲＳ：High Resistance State）の可変抵抗素子２５に、例えば消去電圧とするリセット電圧（Ｖｒｅｓｅｔ）パルスを印加する。これにより、可変抵抗素子２５を消去状態とする低抵抗状態（ＬＲＳ：Low Resistance State）に遷移させることができる。このように、可変抵抗素子２５の抵抗を高抵抗状態（ＨＲＳ）から低抵抗状態（ＬＲＳ）に遷移させることを、例えばデータ消去と呼ぶ。
【００６７】
また、消去状態とする低抵抗状態（ＬＲＳ）の可変抵抗素子２５に、例えば書き込み電圧とするセット電圧（Ｖｓｅｔ）パルスを印加する。これにより、可変抵抗素子２５を例えば書き込み状態とする高抵抗状態（ＨＲＳ）に遷移させることができる。このように、可変抵抗素子２５の抵抗を低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）に遷移させることを、例えばデータ書き込みと呼ぶ。
【００６８】
本実施形態では、可変抵抗素子２５の抵抗が低抵抗状態（ＬＲＳ）である場合を消去状態（例えば“1”）、高抵抗状態（ＨＲＳ）である場合を書込み状態（例えば“0”）として２値でデータを記録する。また、低抵抗状態（ＬＲＳ）の可変抵抗素子２５の抵抗をＲｏｎ、高抵抗状態（ＨＲＳ）の可変抵抗素子２５の抵抗をＲｏｆｆとする。Ｒｏｆｆの大きさはＲｏｎの３倍以上である。
【００６９】
（第１の実施形態）
次に、ユニポーラ動作時に用いるＭＩＭダイオードについて説明する。
【００７０】
クロスポイント型メモリセルアレイを有する抵抗変化メモリ（以下、クロスポイント型抵抗変化メモリ）をユニポーラ動作させる場合、整流素子には、セット／リセット動作及び読み出し動作を正確に行うために、順バイアスが印加されたときの電流が大きく、かつ、逆バイアスが印加されたときの電流が小さく、破壊電圧が大きい、という特性が要求される。
【００７１】
図４は、本実施形態に係るメモリセル構造を概略的に示した斜視図であり、図５は、本実施形態に係るメモリセル構造を概略的に示した断面図である。
【００７２】
図４および５に示すように、第一方向に延びる導電線Ｌ２（ｉ）上には、ＭＩＭダイオードＤ−ｍｉｍ及び下部電極（第２の下部電極）２４がスタックされる。そして、下部電極２４上には、可変抵抗素子(ＲｅＲＡＭ)または相変化素子(ＰＣＲＡＭ)からなるメモリ素子２５が配置され、メモリ素子２５上には、上部電極（第２の上部電極）２６が配置される。
【００７３】
このＭＩＭダイオードＤ−ｍｉｍは、第１のメタル層（第１の下部電極）２１、絶縁層２２及び第２のメタル層（第１の上部電極）２３のスタック構造である。また、本実施形態のＭＩＭダイオードＤ−ｍｉｍの絶縁層２２は少なくとも３層以上の積層構造である。
【００７４】
絶縁層２２は、第１の層２２ａと、第１の層２２ａ上の第２の層２２ｂと、第２の層２２ｂ上の第３の層２２ｃとを備えている。第１の層２２ａおよび第３の層２２ｃは絶縁層であり、第２の層２２ｂは、第１の層２２ａおよび第３の層２２ｃとはバンドギャップが異なる層である。例えば、第１の層２２ａおよび第３の層２２ｃはＳｉＯ２層であり、第２の層２２ｂはＨｆＯ層である。また、例えば第１の層２２ａの膜厚は８ｎｍであり、第２の層２２ｂの膜厚は２ｎｍであり、第３の層２２ｃの膜厚は２ｎｍとなる。これは、後述するように、ユニポーラ動作の際は、絶縁層２２内において第１の上部電極側にＳｉＯ２よりもバンドギャップの小さいＨｆＯが形成されることが好ましいからである。第１の層２２ａ、第２の層２２ｂ、第３の層２２ｃの膜厚は、第１のメタル層２１と第２のメタル層２３との間で電荷のトンネリング現象（直接トンネリング及びＦＮトンネリングの双方を含む）が発生することを条件に決定される。このように、ＨｆＯ層の上部と、下部に配置したＳｉＯ２膜の厚さを上下非対称にして、上を薄くすることで、上からの電子注入を容易にさせて、整流特性をもたせることができる。
【００７５】
ＳｉＯ２膜よりも、バンドギャップの小さい材料としては、シリコン窒化膜、多結晶または、非晶質または、単結晶のシリコン膜、ＴａＯ、ＴｉＯなど遷移金属酸化物または、欠陥準位を形成する酸化物（例えばＧｅＯ）または、半導体／メタルドット（量子ドット）などが挙げられる。
【００７６】
また、整流特性を得るためには、ＨｆＯの上下の絶縁膜の膜厚だけでなく、種類を変えることも有効である。本実施例では、上部にＡｌ２Ｏ３を配置して、下部にＳｉＯ２を配置することが有効となる。
【００７７】
また、例えば第１のメタル層２１および第２のメタル層２３の膜厚は１０ｎｍである。
【００７８】
次に、ユニポーラ動作時のＭＩＭダイオードの絶縁層の構成例について説明する。
【００７９】
図６は、本実施形態の清流素子の絶縁層を概略的に示した断面図である。
【００８０】
ユニポーラ動作時に有効なＭＩＭダイオードの絶縁層は、図６（ａ）、（ｂ）の２種類が考えられる。  
図６（ａ）に示すように、絶縁層２２の第２の層２２ｂが、絶縁層２２の中心から陰極側にずれている。この場合、第１の層２２ａおよび第３の層２２ｃは同一の材料で形成され、第２の層２２ｂは第１の層２２ａおよび第３の層２２ｃと異なる材料で形成されている。
【００８１】
図６（ｂ）に示すように、陰極側の第３の層２２ｃの誘電率ｋ（２２ｃ）の方が、陽極側の第１の層２２ａの誘電率ｋ（２２ａ）よりも高い（ｋ（２２ｃ）＞（ｋ２２ａ））。また、陰極側の第３の層２２ｃのバンドギャップエネルギーＥｇ（２２ｃ）の方が、陽極側の第１の層２２ａのバンドギャップエネルギーＥｇ（２２ａ）よりも高い（Ｅｇ（２２ｃ）＞Ｅｇ（２２ａ））。この場合、第１の層２２ａ、第２の層２２ｂ、および第３の層２２ｃはそれぞれ異なる材料で形成されている。例えば、第３の層２２ｃをＡｌ２Ｏ３で形成し、第１の層２２ａを、Ａｌ２Ｏ３のバンドギャップよりも大きいＳｉＯ２で形成している。
【００８２】
上述するように、第１の実施形態と同様のＭＩＭダイオードの整流特性を得るためには、第２の層２２ｂの上下の絶縁膜である、第１の層２２ａおよび第３の層２２ｃの膜厚や位置だけでなく、第１の層２２ａおよび第３の層２２ｃの種類を変えても良い。
【００８３】
また、第１の層２２ａを構成する材料のバリアハイト（又は電子親和力）は、第２の層２２ｂを構成する材料のバリアハイト（又は電子親和力）とは異なる。例えば、第１の層２２ａを構成する材料のバリアハイトは、第２の層２２ｂを構成する材料のバリアハイトよりも高い。
【００８４】
本実施形態に係るＭＩＭダイオードの動作メカニズムについて、図４，５の構造を例に説明する。図７は、ユニポーラ動作時のメモリセルの電圧に対応する電流の特性を示しており、図８，９は、ＭＩＭダイオードのバンド構造を示している。
【００８５】
図７に示すように、ユニポーラ動作時において、例えば読み出し電圧Ｖｒｅａｄ、書き込み電圧Ｖｓｅｔ、消去電圧Ｖｒｅｓｅｔが印加された選択メモリセル（ＭＩＭダイオード）は電流を流す。また、読み出し電圧Ｖｒｅａｄ、書き込み電圧Ｖｓｅｔ、消去電圧Ｖｒｅｓｅｔとは逆バイアスの、非選択Ｖｒｅａｄ、非選択Ｖｒｅｓｅｔ、非選択Ｖｓｅｔが印加された非選択メモリセル（ＭＩＭダイオード）は、電流を流さない。
【００８６】
図８は、バイアスが印加されていない状態の絶縁層２２のエネルギーバンド図を示している。図８でわかるように、第１の層２２ａおよび第３の層２２ｃのバリアハイトは、第２の層２２ｂのバリアハイトよりも高くなっている。
【００８７】
図９に示すように、このＭＩＭダイオードに所定値（閾値）以上の順バイアスを印加すると、第３の層２２ｃのＦＮトンネリングによる電荷の移動が発生する。このバイアスが大きいほど、ＭＩＭダイオードに流れる電流が大きくなる。第１の層２２ａおよび第３の層２２ｃよりもバリアハイトの低い第２の層２２ｂは、絶縁破壊を起こすような強いバイアスよりも弱い所定のバイアスを印加した際に、電荷が第２の層２２ｂの厚みを感じないように配置されている。このため、絶縁破壊を起こすような強いバイアスを印加する必要がない。
【００８８】
一方、ＭＩＭダイオードに逆バイアスを印加すると、電子は第１の層２２ａの厚さを感じるため、第１の層２２ａをトンネリングするキャリアが存在しない。このため、逆バイアス印加時に、ＭＩＭダイオードに電流が流れることはない。
【００８９】
この絶縁層２２ａ，２２ｂ、２２ｃの厚さや位置は、二つのメタル層２１、２３の間で電荷のトンネリング現象（直接トンネリング及びＦＮトンネリングの双方を含む）が発生することを条件に決定される。
【００９０】
上述した実施形態によれば、半導体装置は、第１の配線Ｌ２（ｉ）と、第１の配線Ｌ２（ｉ）と交差する第２の配線Ｌ３（ｊ）と、第１の配線Ｌ２（ｉ）と第２の配線Ｌ３（ｊ）とが交差する各領域に設けられ、一端が第１の配線Ｌ２（ｉ）に接続され、且つ他端が第２の配線Ｌ３（ｊ）に接続され、可変抵抗素子２５及び非オーミック素子Ｄ−ｍｉｍが直列接続されたメモリセル構造ＣＵｓと、を備え、非オーミック素子Ｄ−ｍｉｍは、絶縁層２２として、第１の層２２ａと、第１の層２２ａのバンドギャップとは異なるバンドギャップを有し、第１の層２２ａ上に設けられた第２の層２２ｂと、第２の層２２ｂのバンドギャップとは異なるバンドギャップを有し、第２の層２２ｂ上に設けられた第３の層２２ｃとを備えている。また、第２の層２２ｂのバンドギャップは、第１の層２２ａのバンドギャップおよび第３の層２２ｃのバンドギャップよりも狭い。
【００９１】
このように、ＭＩＭダイオードは、第１の層２２ａ、第２の層２２ｂ、および第３の層２２ｃからなる積層構造の絶縁層２２を有している。そして、第２の層２２ｂのバリアハイトは、第１の層２２ａ、および第３の層２２ｃのバリアハイトと比べて低い。そして、例えば順方向のバイアス印加時に、電荷が所定のバイアスで第２の層２２ｂの厚みを感じないように第２の層２２ｂが配置される。また、逆バイアス印加時に、電荷が第１の層２２ａの厚みを感じ続けるように、第１の層２２ａに厚みを持たせるか、または、第１の層２２ａのバリアハイトを高くする。
【００９２】
このため、第１の上部電極２３に負の電圧を印加した場合、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ伝導でＳｉＯ２層２２ｃへ第１の上部電極２３から電子が注入される。その際、絶縁層２２内において第１の上部電極２３側にＳｉＯ２よりもバンドギャップの小さい材料を導入することで、電極からのトンネリングを容易にさせることができる。そのため、電子の注入量を増加することができ、電流を大きくすることができる。
【００９３】
その結果、順方向バイアスに対して、十分に大きな順方向電流（セット／リセット電流）を得ることができる。同時に、セット／リセット時の逆バイアスに対して、ＭＩＭダイオードの逆方向電流を十分に抑えられることが分かる。
【００９４】
従って、抵抗変化メモリの消費電力の低減、動作速度の向上、読み出しの容易化などを実現することができる。これにより、電流の高い選択特性を有し、絶縁破壊が抑制された薄膜の選択素子得られる。このため、高品質な半導体装置を得ることができる。
【００９５】
＜例１＞  
次に、図１０〜図１６を用いて、第１の実施形態の抵抗変化メモリ装置の基本的な製造方法を概略的に説明する。ここでは、第２の層２２ｂにＨｆＯ膜を形成する例について説明する。
【００９６】
図１０〜図１６は第１の実施形態に係る抵抗変化メモリ装置の基本的な製造方法を模式的に示した、ビット線方向に沿った断面図である。
【００９７】
まず、図１０に示すように、半導体基板（シリコン基板）１００上に膜厚４００ｎｍ程度のシリコン酸化膜１０１を成膜する。そして、パターンニングしたレジスト（図示せず）をマスクにシリコン酸化膜１０１の一部を除去する。その後、バリアメタル膜として例えばＴｉＮを成膜し、例えばダングステンをスパッタ成膜する。その後、シリコン酸化膜１０１をストップ膜としてＣＭＰ(Chemical mechanical polish)により、余分なタングステン膜及びバリアメタル膜を除去する。これにより、ワード線２７（ＷＬｉ−１、ＷＬｉ、、、）が形成される。
【００９８】
次に、図１１に示すように、ワード線２７上およびシリコン酸化膜１０１上に、バリアメタル層２１となる膜厚数ｎｍ程度の例えばＴｉＮを成膜する。
【００９９】
次に、図１２に示すように、バリアメタル層２１上に、ＬＰＣＶＤ法により膜厚が８ｎｍ程度のＳｉＯ２膜２２ａを形成し、その上に、ＬＰＣＶＤ法により膜厚が２ｎｍ程度のＨｆＯ膜２２ｂを形成し、さらにその上に、ＬＰＣＶＤ法により膜厚が２ｎｍ程度のＳｉＯ２膜２２ｃを形成する。
【０１００】
この後、８００度程度のアニールによって、ＳｉＯ２膜２２ａ、２２ｃ、およびＨｆＯ膜２２ｂからＬＰＣＶＤの材料ガスに含まれる炭素、水素などの不純物を脱利させる。これにより、各膜自身が収縮し、緻密で、欠陥の少ない絶縁膜にすることができる。
【０１０１】
次に、図１３に示すように、ＳｉＯ２膜２２ｃ上に、ＭＩＭダイオードの上部電極となり、かつＳｉＯ２膜と熱的に安定している導電性膜２３を成膜する。その上に、下部電極２４となる膜厚数ｎｍ程度のバリアメタル膜として例えばＴｉＮを成膜した後、ＲｅＲＡＭのメモリセル（抵抗変化素子）２５となる膜厚１０ｎｍ程度の抵抗変化層、例えばＨｆＯ膜を形成する。この抵抗変化層の材料としては他に、ＮｉＯなどがある。続いて、上部電極２６となる膜厚数ｎｍ程度のバリアメタル膜を形成する。その後、マスク材料層２８を形成する。このマスク材料層２８は例えばシリコン酸化膜等を含む積層構造である。そして、その上に、パターンニングしたレジスト２９を形成する。このレジスト２９を用いてマスク材料層２８をパターニングする。
【０１０２】
次に、図１４に示すように、パターニングされたマスク材料層２８をマスクとして用いて、ＲＩＥ法によって、バリアメタル膜２６、抵抗変化層２５、バリアメタル膜２４、導電性膜２３、ＳｉＯ２層２２ｃ、ＨｆＯ層２２ｂ、ＳｉＯ２層２２ａ及びバリアメタル膜２１をエッチングする。これにより、メモリセル構造が形成される。
【０１０３】
次に、図１５に示すように、該メモリセル構造の周辺を層間絶縁膜３０で覆い、ＣＭＰ法などで平坦化をする。その後、図１６に示すように、メモリセル構造の上部に電気的に接続できるように、ワード線２７に直行する方向にビット線３１を形成する。
【０１０４】
このようにして、抵抗変化メモリ装置が形成される。
【０１０５】
形成されたピラーの中のバリアメタル層２１が下部電極となり、ＳｉＯ２膜２２ａ、ＨｆＯ層２２ｂとＳｉＯ２膜２２ｃの絶縁膜層を挟んだ、導電性膜２３によりＭＩＭ構造を形成している。
【０１０６】
＜例２＞  
次に、第２の層２２ｂに多結晶のナノクリスタル（微結晶）シリコン膜（Ｓｉドット）を形成する例について説明する。なお、本例の基本的な構造および基本的な製造方法は、上述した第２の層２２ｂにＨｆＯを形成する例と同様である。したがって、上述した事項および上述した例から容易に類推可能な事項についての説明は省略する。
【０１０７】
バリアメタル層２１上に、ＡＬＤ（Atomic layer deposition）法により膜厚が３ｎｍ程度のＳｉＯ２膜２２ａを形成し、ＳｉＯ２膜２２ａ上に、ＬＰＣＶＤ法によりジシランなどを用いて、膜厚が２ｎｍ程度のアモルファスＳｉ膜２２ｂを形成する。アモルファスＳｉ膜２２ｂ上に、ＡＬＤ法により膜厚が３ｎｍ程度のＳｉＯ２膜２２ｃを形成する。その後、アモルファスＳｉ膜２２ｂに対して、温度は１０００℃程度の高温、かつ時間は１０ｍｓｅｃ程度の短時間でレーザーアニールを行う。これにより、アモルファスＳｉ膜２２ｂを数ｎｍ程度の粒径をもつナノクリスタル（微結晶）シリコン膜に変化させることができる。さらにその上に、ＬＰＣＶＤ法により膜厚が２ｎｍ程度のＳｉＯ２膜２２ｃを形成する。
【０１０８】
その後、図１３〜図１６で説明した方法と同様にして、抵抗変化メモリ装置が形成される。
【０１０９】
形成されたピラーの中のバリアメタル層２１が下部電極となり、ＳｉＯ２膜２２ａ、ナノクリスタルシリコン膜（シリコンドット）２２ｂとＳｉＯ２膜２２ｃの絶縁膜層を挟んだ、導電性膜２３によりＭＩＭ構造を形成している。
【０１１０】
上述した例によれば、アモルファスＳｉ膜２２ｂに対し、高温かつ短時間でアニールを行うことで、最初に結晶化した核が成長する前に、他の結晶核が形成される。これにより、微結晶（ナノクリスタル）ＳｉによるＳｉドットが形成される。
【０１１１】
＜例３＞  
次に、第２の層２２ｂにナノクリスタル（微結晶）シリコン膜（Ｓｉドット）を形成する他の例について説明する。なお、本例の基本的な構造および基本的な製造方法は、上述した第２の層２２ｂにＨｆＯを形成する例と同様である。したがって、上述した事項および上述した例から容易に類推可能な事項についての説明は省略する。
【０１１２】
バリアメタル層２１上に、ＡＬＤ法により膜厚が３ｎｍ程度のＳｉＯ２膜２２ａを形成し、ＳｉＯ２膜２２ａ上に、ＬＰＣＶＤ法によりジシランおよび微量のＮ２Ｏなどを用いて、膜厚が２ｎｍ程度のＯを微量に含むアモルファスＳｉ膜２２ｂを形成する。アモルファスＳｉ膜２２ｂ上に、ＡＬＤ法により膜厚が３ｎｍ程度のＳｉＯ２膜２２ｃを形成する。その後、アモルファスＳｉ膜２２ｂに対して、温度は７００℃程度のアニール（結晶化アニール）を行う。これにより、アモルファスＳｉ膜２２ｂを数ｎｍ程度の粒径をもつナノクリスタルシリコン膜に変化させることができる。さらにその上に、ＬＰＣＶＤ法により膜厚が２ｎｍ程度のＳｉＯ２膜２２ｃを形成する。
【０１１３】
その後、図１３〜図１６で説明した方法と同様にして、抵抗変化メモリ装置が形成される。
【０１１４】
形成されたピラーの中のバリアメタル層２１が下部電極となり、ＳｉＯ２膜２２ａ、ナノクリスタルシリコン膜（シリコンドット）２２ｂとＳｉＯ２膜２２ｃの絶縁膜層を挟んだ、導電性膜２３によりＭＩＭ構造を形成している。
【０１１５】
上述した例によれば、アモルファスＳｉ膜２２ｂ中にＯを混ぜることで、アモルファスＳｉ膜の結晶化の速度が抑制され、相対的に、核生成の速度が増加する。これにより、結晶化した核が成長する前に、他の結晶核を形成することができ、微結晶（ナノクリスタル）ＳｉによるＳｉドットが形成される。
【０１１６】
（第２の実施形態）
次に、バイポーラ動作時に用いるＭＩＭダイオードについて説明する。  
例えば正の電圧を印加することで書き込みを行い、負の電圧（書き込み時とは極性の異なる電圧）を印加して消去をそれぞれ行うようなバイポーラ動作を行う場合には、低電圧で電流を流さず、閾値電圧以上で電流を流す素子が適切である。
【０１１７】
本実施形態に係るバイポーラ動作について、図１７、１８を例に説明する。図１７、１８は、バイポーラ動作時のメモリセルの電圧に対応する電流の特性を示している。
【０１１８】
図１７に示すように、バイポーラ動作時において、例えば読み出し電圧Ｖｒｅａｄ、書き込み電圧Ｖｓｅｔ、消去電圧Ｖｒｅｓｅｔが印加された選択メモリセル（ＭＩＭダイオード）は電流を流す。また、読み出し電圧Ｖｒｅａｄ、書き込み電圧Ｖｓｅｔ、消去電圧Ｖｒｅｓｅｔより電圧の低い、非選択Ｖｒｅａｄ、非選択Ｖｒｅｓｅｔ、非選択Ｖｓｅｔが印加された非選択メモリセル（ＭＩＭダイオード）は、電流を流さない。このように、バイポーラ動作に用いるＭＩＭダイオードは、低電圧で電流を流さず、閾値電圧以上で電流を流す。
【０１１９】
また、図１８の（１）、（２）、（３）に示すように、設計者の要求によって、求められるＭＩＭダイオードの特性は変化する。
【０１２０】
図１９は、本実施形態に係るメモリセル構造を概略的に示した斜視図であり、図２０は、本実施形態に係るメモリセル構造を概略的に示した断面図である。
【０１２１】
図１９、２０に示すように、第一方向に延びる導電線Ｌ２（ｉ）上には、ＭＩＭダイオードＤ−ｍｉｍ及び下部電極（第２の下部電極）２４がスタックされる。そして、下部電極２４上には、可変抵抗素子または相変化素子からなるメモリ素子２５が配置され、メモリ素子２５上には、上部電極（第２の上部電極）２６が配置される。
【０１２２】
このＭＩＭダイオードＤ−ｍｉｍは、第１のメタル層（第１の下部電極）２１、絶縁層３２及び第２のメタル層（第１の上部電極）２３のスタック構造である。また、本実施形態のＭＩＭダイオードＤ−ｍｉｍの絶縁層３２は少なくとも３層以上の積層構造である。
【０１２３】
絶縁層３２は、第１の層３２ａと、第１の層３２ａ上の第２の層３２ｂと、第２の層３２ｂ上の第３の層３２ｃとを備えている。第１の層３２ａおよび第３の層３２ｃは絶縁層であり、第２の層３２ｂは、第１の層３２ａおよび第３の層３２ｃとはバンドギャップが異なる層である。例えば、第１の層３２ａおよび第３の層３２ｃはＡｌ２Ｏ３層であり、第２の層３２ｂはナノクリスタルシリコン膜である。また、例えば第１の層３２ａの膜厚は５ｎｍであり、第２の層３２ｂの膜厚は２ｎｍであり、第３の層３２ｃの膜厚は５ｎｍとなる。第１の層３２ａ、第２の層３２ｂ、第３の層３２ｃの膜厚は、第１のメタル層２１と第２のメタル層２３との間で電荷のトンネリング現象が発生することを条件に決定される。
【０１２４】
本実施形態の絶縁層３２は、第１の層３２ａおよび第３の層３２ｃを、高誘電体率膜とし、第２の層３２ｂを低誘電率膜とする構成、または、第１の層３２ａおよび第３の層３２ｃを、低誘電体率膜とし、第２の層３２ｂを高誘電率膜とする構成にすることができる。
【０１２５】
この低誘電率膜としては、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、多結晶または、非晶質または、単結晶または、薄膜のシリコン膜、または、欠陥準位を形成する酸化膜（例えばＧｅＯ）または、半導体／メタルドット（量子ドット）などが挙げられる。ＳｉＯ２よりも誘電率が低い膜からなる酸化物も同様な効果がみられる。また、上記高誘電率膜は、ＡｌＯ、ＭｇＯ、ＡｌＮ、ＭｇＮ、ＡｌＯＮ、ＭｇＯＮなどの非遷移金属元素を有する酸化物、窒化物、または、ＨｆＯ、ＺｒＯ、ＨｆＮ、ＺｒＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＯ、ＴｉＮ、ＴｉＯＮ、ＴａＯ、ＴａＮ、ＴａＯＮなどの遷移金属元素を有する酸化物、窒化物とする。そして、これらはナノクリスタルにすることで薄膜にすることができる。
【０１２６】
また、整流特性を得るためには、ＨｆＯの上下の絶縁膜の膜厚だけでなく、種類を変えることも有効である。
【０１２７】
また、例えば第１のメタル層２１および第２のメタル層２３の膜厚は１０ｎｍである。
【０１２８】
次に、バイポーラ動作時のＭＩＭダイオードの絶縁層の構成例について説明する。
【０１２９】
図２１は、本実施形態の清流素子の絶縁層を概略的に示した断面図である。
【０１３０】
バイポーラ動作時に有効なＭＩＭダイオードの絶縁層は、図２１（ａ）、（ｂ）の２種類が考えられる。
【０１３１】
図２１（ａ）に示すように、第１の層３２ａおよび第３の層３２ｃは同一の材料で形成され、第２の層３２ｂは第１の層３２ａおよび第３の層３２ｃと異なる材料で形成されている。  
図１８に示すように、半導体装置の動作の特性が（１）の場合、絶縁層３２の第２の層３２ｂは、絶縁層３２の中心に配置される。  
半導体装置の動作の特性が（２）であり、第２の層３２ｂのバンドギャップエネルギーＥｇ（３２ｂ）が、第１の層３２ａのバンドギャップエネルギーＥｇ（３２ａ）および第３の層３２ｃのバンドギャップエネルギーＥｇ（３２ｃ）よりも小さい場合、第２の層３２ｂは、絶縁層３２中において、中心から陽極側にずれて配置される。  
また、半導体装置の動作の特性が（２）であり、第２の層３２ｂのバンドギャップエネルギーＥｇ（３２ｂ）が、第１の層３２ａのバンドギャップエネルギーＥｇ（３２ａ）および第３の層３２ｃのバンドギャップエネルギーＥｇ（３２ｃ）よりも大きい場合、第２の層３２ｂは、絶縁層３２中において、中心から陰極側にずれて配置される。  
また、半導体装置の動作の特性が（３）であり、第２の層３２ｂのバンドギャップエネルギーＥｇ（３２ｂ）が、第１の層３２ａのバンドギャップエネルギーＥｇ（３２ａ）および第３の層３２ｃのバンドギャップエネルギーＥｇ（３２ｃ）よりも小さい場合、第２の層３２ｂは、絶縁層３２中において、中心から陰極側にずれて配置される。  
半導体装置の動作の特性が（３）であり、第２の層３２ｂのバンドギャップエネルギーＥｇ（３２ｂ）が、第１の層３２ａのバンドギャップエネルギーＥｇ（３２ａ）および第３の層３２ｃのバンドギャップエネルギーＥｇ（３２ｃ）よりも大きい場合、第２の層３２ｂは、絶縁層３２中において、中心から陽極側にずれて配置される。
【０１３２】
図２１（ｂ）に示すように、絶縁層３２は、第３の層３２ｃ上に、第４の層３２ｄと第５の層３２ｅの積層構造をさらに有している。第１の層３２ａ、第３の層３２ｃおよび第５の層３２ｅは同一の材料で形成され、第２の層３２ｂおよび第４の層３２ｄは同一の材料で形成されている。また、第１の層３２ａ、第３の層３２ｃおよび第５の層３２ｅと、第２の層３２ｂおよび第４の層３２ｄと、は異なる材料で形成されている。
【０１３３】
図１８に示すように、半導体装置の動作の特性が（１）の場合、絶縁層３２の第２の層３２ｂは、絶縁層３２の中心から陰極側にずれて配置され、第４の層３２ｄは、絶縁層３２の中心から陽極側にずれて配置される。  
半導体装置の動作の特性が（２）であり、第２の層３２ｂのバンドギャップエネルギーＥｇ（３２ｂ）および第４の層３２ｄのバンドギャップエネルギーＥｇ（３２ｄ）が、第１の層３２ａのバンドギャップエネルギーＥｇ（３２ａ）、第３の層３２ｃのバンドギャップエネルギーＥｇ（３２ｃ）および第５の層３２ｅのバンドギャップエネルギーＥｇ（３２ｅ）よりも小さい場合、第２の層３２ｂおよび第４の層３２ｄは、絶縁層３２中において、半導体装置の動作の特性が（１）の際の位置と比較し、陽極側にずれて配置される。  
また、半導体装置の動作の特性が（３）であり、第２の層３２ｂのバンドギャップエネルギーＥｇ（３２ｂ）および第４の層３２ｄのバンドギャップエネルギーＥｇ（３２ｄ）が、第１の層３２ａのバンドギャップエネルギーＥｇ（３２ａ）、第３の層３２ｃのバンドギャップエネルギーＥｇ（３２ｃ）および第５の層３２ｅのバンドギャップエネルギーＥｇ（３２ｅ）よりも小さい場合、第２の層３２ｂおよび第４の層３２ｄは、絶縁層３２中において、半導体装置の動作の特性が（１）の際の位置と比較し、陰極側にずれて配置される。
【０１３４】
この絶縁層３２ａ，３２ｂ、３２ｃの厚さや位置は、二つのメタル層２１、２３の間で電荷のトンネリング現象（直接トンネリング及びＦＮトンネリングの双方を含む）が発生することを条件に決定される。
【０１３５】
上述するように、第２の実施形態と同様のＭＩＭダイオードの整流特性を得るためには、第２の層３２ｂの上下の絶縁膜である、第１の層３２ａおよび第３の層３２ｃの膜厚や位置だけでなく、第１の層３２ａおよび第３の層３２ｃの種類を変えても良い。
【０１３６】
上述した実施形態によれば、半導体装置は、第１の配線Ｌ２（ｉ）と、第１の配線Ｌ２（ｉ）と交差する第２の配線Ｌ３（ｊ）と、第１の配線Ｌ２（ｉ）と第２の配線Ｌ３（ｊ）とが交差する各領域に設けられ、一端が第１の配線Ｌ２（ｉ）に接続され、且つ他端が第２の配線Ｌ３（ｊ）に接続され、可変抵抗素子２５及び非オーミック素子Ｄ−ｍｉｍが直列接続されたメモリセル構造ＣＵｓと、を備え、非オーミック素子Ｄ−ｍｉｍは、絶縁層３２として、第１の層３２ａと、第１の層３２ａのバンドギャップとは異なるバンドギャップを有し、第１の層３２ａ上に設けられた第２の層３２ｂと、第２の層３２ｂのバンドギャップとは異なるバンドギャップを有し、第２の層３２ｂ上に設けられた第３の層３２ｃとを備えている。例えば、第１の層３２ａの誘電率および第２の層３２ｂの誘電率は異なり、第３の層３２ｃの誘電率および第２の層３２ｂの誘電率は異なる。また、例えば、第２の層３２ｂのバンドギャップは、第１の層３２ａのバンドギャップおよび第３の層３２ｃのバンドギャップよりも狭い。
【０１３７】
このように、ＭＩＭダイオードは、第１の層３２ａ、第２の層３２ｂ、および第３の層３２ｃからなる積層構造の絶縁層３２を有している。そして、第２の層３２ｂのバリアハイトは、第１の層３２ａ、および第３の層３２ｃと異なる。そして、例えば所定値よりも強いバイアスの印加時に、電荷が第１の層３２ａ、第２の層３２ｂおよび第３の層３２ｃの厚みを感じないように第１の層３２ａ、第２の層３２ｂおよび第３の層３２ｃが配置される。また、所定値よりも弱いバイアス印加時に、電荷が第１の層３２ａ、第２の層３２ｂおよび第３の層３２ｃの厚みを感じ続けるように、第１の層３２ａおよび第３の層３２ｃのバリアハイトを高くするか、第２の層３２ｂのバリアハイトを高くする。これにより、低電界側ではリーク電流を押さえ、高電界側では、リーク電流を増やす効果がみられる。
【０１３８】
その結果、所定値以上のバイアスに対して、十分に大きな電流（セット／リセット電流）を得ることができる。同時に、所定値以下のバイアスに対して、ＭＩＭダイオードの電流を十分に抑えられることが分かる。
【０１３９】
従って、抵抗変化メモリの消費電力の低減、動作速度の向上、読み出しの容易化などを実現することができる。これにより、電流の高い選択特性を有し、絶縁破壊が抑制された薄膜の選択素子得られる。このため、高品質な半導体装置を得ることができる。
【０１４０】
なお、上述した実施形態によれば、絶縁層３２は、第３の層３２ｃのバンドギャップとは異なるバンドギャップを有し、第３の層３２ｃ上に設けられた第４の層３２ｄと、第４の層３２ｄのバンドギャップとは異なるバンドギャップを有し、第４の層３２ｄ上に設けられた第５の層３２ｅと、をさらに備える場合がある。この場合、第３の層３２ｃの誘電率および第４の層３２ｄの誘電率は異なり、第５の層３２ｅの誘電率および第４の層３２ｄの誘電率は異なる。
【０１４１】
＜例１＞
次に、図２２〜２６を用いて、ＭＩＭダイオードが図２１（ａ）に示す構成を有し、図１８に示す半導体装置の動作の特性が（１）の場合において、第１の層３２ａとしてＡｌ２Ｏ３膜を有し、第２の層３２ｂにナノクリスタルシリコン膜（Ｓｉドット）を有し、第３の層３２ｃにＡｌ２Ｏ３を有する場合の製造方法について説明する。なお、本例の絶縁層３２以外の基本的な構造および基本的な製造方法は、上述した各例と同様である。したがって、上述した事項および上述した例から容易に類推可能な事項についての説明は省略する。
【０１４２】
第１の実施形態で説明した図１０、１１の工程の後、図２２に示すように、バリアメタル層２１上に、ＡＬＤ法により、膜厚が５ｎｍ程度のＡｌ２Ｏ３膜３２ａを形成し、Ａｌ２Ｏ３膜３２ａ上に、ＬＰＣＶＤ法により、膜厚が２ｎｍ程度のアモルファスＳｉ膜３２ｂを形成する。アモルファスＳｉ膜３２ｂ上に、ＡＬＤ法により膜厚が５ｎｍ程度のＡｌ２Ｏ３膜３２ｃを形成する。その後、アモルファスＳｉ膜３２ｂに対して、温度は１０００℃程度の高温、かつ時間は１０ｍｓｅｃ程度の短時間でレーザーアニールを行う。これにより、アモルファスＳｉ膜３２ｂを数ｎｍの粒径をもつナノクリスタルシリコン膜に変化させることができる。
【０１４３】
次に、図２３に示すように、Ａｌ２Ｏ３膜３２ｃ上に、ＭＩＭダイオードの上部電極となる導電性膜（メタルシリサイド膜）２３を成膜する。その上に、下部電極２４となる膜厚数ｎｍ程度のバリアメタル膜として例えばＴｉＮを成膜した後、ＲｅＲＡＭのメモリセル（抵抗変化素子）２５となる膜厚１０ｎｍ程度の抵抗変化層、例えばＨｆＯ膜を形成する。続いて、上部電極２６となる膜厚数ｎｍ程度のバリアメタル膜を形成する。その後、マスク材料層２８を形成する。このマスク材料層２８は例えばシリコン酸化膜等を含む積層構造である。そして、その上に、パターンニングしたレジスト２９を形成する。このレジスト２９を用いてマスク材料層２８をパターニングする。
【０１４４】
次に、図２４に示すように、パターニングされたマスク材料層２８をマスクとして用いて、ＲＩＥ法によってバリアメタル膜２６、抵抗変化層２５、バリアメタル膜２４、導電性膜２３、Ａｌ２Ｏ３膜３２ｃ、ナノクリスタルシリコン膜３２ｂ、Ａｌ２Ｏ３膜３２ａ及びバリアメタル膜２１をエッチングする。これにより、メモリセル構造が形成される。
【０１４５】
次に、図２５に示すように、該メモリセル構造の周辺を層間絶縁膜３０で覆い、ＣＭＰ法などで平坦化をする。その後、図２６に示すように、メモリセル構造の上部に電気的に接続できるように、ワード線２７に直行する方向にビット線３１を形成する。
【０１４６】
このようにして、抵抗変化メモリ装置が形成される。
【０１４７】
形成されたピラーの中のバリアメタル層２１が下部電極となり、Ａｌ２Ｏ３膜３２ａ、ナノクリスタルシリコン膜３２ｂおよびＡｌ２Ｏ３膜３２ｃの絶縁膜層を挟んだ、導電性膜２３によりＭＩＭ構造を形成している。
【０１４８】
この結晶化の際に、あらかじめＡｌ２Ｏ３膜３２ｃにて、アモルファスＳｉ膜３２ｂの表面を覆っておくことで、アモルファスＳｉ膜３２ｂが結晶化の際に流動して、表面張力で凝集してしまうことを防ぐことができる。
【０１４９】
また、この例では、電子注入を増加させる役割をもつものとして、Ａｌ２Ｏ３膜中にナノクリスタルのＳｉを導入しているが、これは、ナノクリスタル化させることで、電子を閉じ込める量子効果により、Ｓｉの伝導帯のエネルギー準位よりも、エネルギー高い準位に変調させることで、低電圧を印加した時の電流を抑制して、閾値となる高電圧で印加したときの電流を増加させるようなオンオフ比率を増大させることができる。
【０１５０】
次に、図２７、２８を参照して、本例に係るＭＩＭダイオードの動作メカニズムについて説明する。図２７、２８は、ＭＩＭダイオードのバンド構造を示している。
【０１５１】
本例では、第１の層３２ａおよび第３の層３２ｃのバリアハイトは、第２の層３２ｂのバリアハイトよりも高くなっている。
【０１５２】
図２７に示すように、ＭＩＭダイオードに順方向かつ所定値以下の低バイアスが印加されている場合、電子は第３の層３２ｃおよび第２の層３２ｂの厚さを感じるため、第３の層３２ｃおよび第２の層３２ｂをトンネリングするキャリアが存在しない。このため、順方向の低バイアス印加時に、ＭＩＭダイオードに電流が流れることはない。また、図示しないが、ＭＩＭダイオードに逆方向の低バイアスが印加されている場合、電子は第１の層３２ａおよび第２の層３２ｂの厚さを感じるため、第１の層３２ａおよび第２の層３２ｂをトンネリングするキャリアが存在しない。このため、逆方向の低バイアス印加時に、ＭＩＭダイオードに電流が流れることはない。
【０１５３】
次に、図２８に示すように、このＭＩＭダイオードに順方向かつ所定値以上のバイアスを印加すると、電荷は第２の層３２ｂの厚みを感じなくなり、第３の層３２ｃのＦＮトンネリングによる電荷の移動が発生する。このバイアスが大きいほど、ＭＩＭダイオードに流れる電流が大きくなる。また、図示していないが、ＭＩＭダイオードに逆方向かつ所定値以上のバイアスを印加すると、電荷は第２の層３２ｂの厚みを感じなくなり、第１の層３２ａのＦＮトンネリングによる電荷の移動が発生する。このバイアスが大きいほど、ＭＩＭダイオードに流れる電流が大きくなる。第１の層３２ａおよび第３の層３２ｃよりもバリアハイトの低い第２の層３２ｂは、絶縁破壊を起こすような強いバイアスよりも弱い所定のバイアスを印加した際に、電荷が第２の層３２ｂの厚みを感じないように配置されている。このため、絶縁破壊を起こすような強いバイアスを印加する必要がない。
【０１５４】
＜例２＞
次に、図２１（ａ）に示す構成を有し、図１８に示すように、半導体装置の動作の特性が（１）の場合において、第１の層３２ａとしてＳｉＯ２膜を有し、第２の層３２ｂにＡｌ２Ｏ３を有し、第３の層３２ｃにＳｉＯ２を有する例の製造方法について説明する。なお、本例の絶縁層３２以外の基本的な構造および基本的な製造方法は、上述した各例と同様である。したがって、上述した事項および上述した例から容易に類推可能な事項についての説明は省略する。
【０１５５】
第１の実施形態で説明した図１０、１１の工程の後、バリアメタル層２１上に、ＡＬＤ法により、膜厚が２ｎｍ程度のＳｉＯ２膜３２ａを形成し、ＳｉＯ２膜３２ａ上に、ＡＬＤ法により、膜厚が２ｎｍ程度のＡｌ２Ｏ３膜３２ｂを形成する。Ａｌ２Ｏ３膜３２ｂ上に、ＡＬＤ法により膜厚が２ｎｍ程度のＳｉＯ２膜３２ｃを形成する。この後、温度８００度程度のＮ２雰囲気下のアニールによって、ＳｉＯ２膜、Ａｌ２Ｏ３膜からＡＬＤ法の材料ガスに含まれる炭素、水素などの不純物を脱利させる。このように、膜自身を収縮することで、緻密で、欠陥の少ない絶縁膜にすることができる。
【０１５６】
その後、図２２〜図２６で説明した方法と同様にして、抵抗変化メモリ装置が形成される。
【０１５７】
形成されたピラーの中のバリアメタル層２１が下部電極となり、ＳｉＯ２膜３２ａ、Ａｌ２Ｏ３膜３２ｂおよびＳｉＯ２膜３２ｃの絶縁膜層を挟んだ、導電性膜２３によりＭＩＭ構造を形成している。
【０１５８】
次に、図２９、３０を参照して、本例に係るＭＩＭダイオードの動作メカニズムについて説明する。図２９、３０は、本例に係るＭＩＭダイオードのバンド構造を示している。
【０１５９】
本例では、第１の層３２ａおよび第３の層３２ｃのバリアハイトは、第２の層３２ｂのバリアハイトよりも高くなっている。
【０１６０】
図２９に示すように、ＭＩＭダイオードに順方向かつ所定値以下の低バイアスが印加されている場合、電子は第３の層３２ｃおよび第２の層３２ｂの厚さを感じるため、第３の層３２ｃおよび第２の層３２ｂをトンネリングするキャリアが存在しない。このため、順方向の低バイアス印加時に、ＭＩＭダイオードに電流が流れることはない。また、図示しないが、ＭＩＭダイオードに逆方向の低バイアスが印加されている場合、電子は第１の層３２ａおよび第２の層３２ｂの厚さを感じるため、第１の層３２ａおよび第２の層３２ｂをトンネリングするキャリアが存在しない。このため、逆方向の低バイアス印加時に、ＭＩＭダイオードに電流が流れることはない。
【０１６１】
次に、図３０に示すように、このＭＩＭダイオードに順方向かつ所定値以上のバイアスを印加すると、電荷は第２の層３２ｂの厚みを感じなくなり、第３の層３２ｃのＦＮトンネリングによる電荷の移動が発生する。このバイアスが大きいほど、ＭＩＭダイオードに流れる電流が大きくなる。また、図示していないが、ＭＩＭダイオードに逆方向かつ所定値以上のバイアスを印加すると、電荷は第２の層３２ｂの厚みを感じなくなり、第１の層３２ａのＦＮトンネリングによる電荷の移動が発生する。このバイアスが大きいほど、ＭＩＭダイオードに流れる電流が大きくなる。第１の層３２ａおよび第３の層３２ｃよりもバリアハイトの低い第２の層３２ｂは、絶縁破壊を起こすような強いバイアスよりも弱い所定のバイアスを印加した際に、電荷が第２の層３２ｂの厚みを感じないように配置されている。このため、絶縁破壊を起こすような強いバイアスを印加する必要がない。
【０１６２】
＜例３＞
次に、図２１（ａ）に示す構成を有し、図１８に示す半導体装置の動作の特性が（１）の場合において、第１の層３２ａとしてＳｉＮ膜を形成し、第２の層３２ｂにＡｌ２Ｏ３を形成し、第３の層３２ｃにＳｉＮを形成する例について説明する。なお、本例の絶縁層３２以外の基本的な構造および基本的な製造方法は、上述した各例と同様である。したがって、上述した事項および上述した例から容易に類推可能な事項についての説明は省略する。
【０１６３】
第１の実施形態で説明した図１０、１１の工程の後、バリアメタル層２１上に、ＡＬＤ法により、膜厚が２ｎｍ程度のＳｉＮ膜３２ａを形成し、ＳｉＮ膜３２ａ上に、ＡＬＤ法により、膜厚が２ｎｍ程度のＡｌ２Ｏ３膜３２ｂを形成する。Ａｌ２Ｏ３膜３２ｂ上に、ＡＬＤ法により膜厚が２ｎｍ程度のＳｉＮ膜３２ｃを形成する。この後、温度８００度程度のＮ２雰囲気下のアニールによって、ＳｉＮ膜、Ａｌ２Ｏ３膜からＡＬＤ法の材料ガスに含まれる炭素、水素などの不純物を脱利させる。このように、膜自身を収縮することで、緻密で、欠陥の少ない絶縁膜にすることができる。また、第１の層３２ａ、第３の層３２ｃとしてＳｉＮを用いているため、電極からの金属の拡散防止を担う効果もある。
【０１６４】
その後、図２２〜図２６で説明した方法と同様にして、抵抗変化メモリ装置が形成される。
【０１６５】
形成されたピラーの中のバリアメタル層２１が下部電極となり、ＳｉＮ膜３２ａ、Ａｌ２Ｏ３膜３２ｂおよびＳｉＮ膜３２ｃの絶縁膜層を挟んだ、導電性膜２３によりＭＩＭ構造を形成している。
【０１６６】
次に、図３１、３２を参照して、本例に係るＭＩＭダイオードの動作メカニズムについて説明する。図３１、３２は、ＭＩＭダイオードのバンド構造を示している。
【０１６７】
本例では、第１の層３２ａおよび第３の層３２ｃのバリアハイトは、第２の層３２ｂのバリアハイトよりも低くなっている。また、第２の層３２ｂの誘電率は、第１の層３２ａの誘電率、第３の層３２ｃの誘電率よりも高い。
【０１６８】
図３１に示すように、ＭＩＭダイオードに順方向かつ所定値以下の低バイアスが印加されている場合、電子は第３の層３２ｃおよび第２の層３２ｂの厚さを感じる。これにより第３の層３２ｃおよび第２の層３２ｂをトンネリングするキャリアが存在しない。このため、順方向の低バイアス印加時に、ＭＩＭダイオードに電流が流れることはない。また、図示しないが、ＭＩＭダイオードに逆方向の低バイアスが印加されている場合、電子は第１の層３２ａおよび第２の層３２ｂの厚さを感じる。これにより、第１の層３２ａおよび第２の層３２ｂをトンネリングするキャリアが存在しない。このため、逆方向の低バイアス印加時に、ＭＩＭダイオードに電流が流れることはない。
【０１６９】
次に、図３２に示すように、このＭＩＭダイオードに順方向かつ所定値以上のバイアスを印加すると、第２の層３２ｂの誘電率よりも誘電率が低い第３の層３２ｃのバンドが急峻になり、電荷は第２の層３２ｂの厚みを感じなくなり、第３の層３２ｃのＦＮトンネリングによる電荷の移動が発生する。このバイアスが大きいほど、ＭＩＭダイオードに流れる電流が大きくなる。また、図示していないが、ＭＩＭダイオードに逆方向かつ所定値以上のバイアスを印加すると、第２の層３２ｂの誘電率よりも誘電率が低い第１の層３２ａのバンドが急峻になり、電荷は第２の層３２ｂの厚みを感じなくなり、第１の層３２ａのＦＮトンネリングによる電荷の移動が発生する。このバイアスが大きいほど、ＭＩＭダイオードに流れる電流が大きくなる。第２の層３２ｂよりも誘電率の低い第１の層３１ａおよび第３の層３２ｃは、絶縁破壊を起こすような強いバイアスよりも弱い所定のバイアスを印加した際にバンドギャップが急峻になり、電荷が第２の層３２ｂの厚みを感じないように配置されている。このため、絶縁破壊を起こすような強いバイアスを印加する必要がない。
【０１７０】
＜例４＞
次に、図２１（ａ）に示す構成を有し、図１８に示すように、半導体装置の動作の特性が（１）の場合において、第１の層３２ａとしてＡｌ２Ｏ３膜を形成し、第２の層３２ｂにＳｉＯ２を形成し、第３の層３２ｃにＡｌ２Ｏ３を形成する例について説明する。なお、本例の絶縁層３２以外の基本的な構造および基本的な製造方法は、上述した各例と同様である。したがって、上述した事項および上述した例から容易に類推可能な事項についての説明は省略する。
【０１７１】
第１の実施形態で説明した図１０、１１の工程の後、バリアメタル層２１上に、ＡＬＤ法により、膜厚が２ｎｍ程度のＡｌ２Ｏ３膜３２ａを形成し、Ａｌ２Ｏ３膜３２ａ上に、ＡＬＤ法により、膜厚が２ｎｍ程度のＳｉＯ２膜３２ｂを形成する。ＳｉＯ２膜３２ｂ上に、ＡＬＤ法により膜厚が２ｎｍ程度のＡｌ２Ｏ３膜３２ｃを形成する。この後、温度８００度程度のＮ２雰囲気下のアニールによって、ＳｉＯ２膜、Ａｌ２Ｏ３膜からＡＬＤ法の材料ガスに含まれる炭素、水素などの不純物を脱利させる。このように、膜自身を収縮することで、緻密で、欠陥の少ない絶縁膜にすることができる。
【０１７２】
その後、図２２〜図２６で説明した方法と同様にして、抵抗変化メモリ装置が形成される。
【０１７３】
形成されたピラーの中のバリアメタル層２１が下部電極となり、Ａｌ２Ｏ３膜３２ａ、ＳｉＯ２膜３２ｂおよびＡｌ２Ｏ３膜３２ｃの絶縁膜層を挟んだ、導電性膜２３によりＭＩＭ構造を形成している。
【０１７４】
次に、図３３、３４を参照して、本例に係るＭＩＭダイオードの動作メカニズムについて説明する。図３３、３４は、ＭＩＭダイオードのバンド構造を示している。
【０１７５】
本例では、第１の層３２ａおよび第３の層３２ｃのバリアハイトは、第２の層３２ｂのバリアハイトよりも低くなっている。また、第２の層３２ｂの誘電率は、第１の層３２ａの誘電率、第３の層３２ｃの誘電率よりも低い。
【０１７６】
図３３に示すように、ＭＩＭダイオードに順方向かつ所定値以下の低バイアスが印加されている場合、電子は第３の層３２ｃおよび第２の層３２ｂの厚さを感じる。これにより、第３の層３２ｃおよび第２の層３２ｂをトンネリングするキャリアが存在しない。このため、順方向の低バイアス印加時に、ＭＩＭダイオードに電流が流れることはない。また、図示しないが、ＭＩＭダイオードに逆方向の低バイアスが印加されている場合、電子は第１の層３２ａおよび第２の層３２ｂの厚さを感じる。これにより、第１の層３２ａおよび第２の層３２ｂをトンネリングするキャリアが存在しない。このため、逆方向の低バイアス印加時に、ＭＩＭダイオードに電流が流れることはない。この構造によれば、上述した第２の実施形態の例２、例３よりさらに低電界側でリーク電流を抑制することが可能である。
【０１７７】
次に、図３４に示すように、このＭＩＭダイオードに順方向かつ所定値以上のバイアスを印加すると、第３の層３２ｃの誘電率よりも誘電率が低い第２の層３２ｂのバンドが急峻になり、電荷は第２の層３２ｂの厚みを感じなくなり、第３の層３２ｃのＦＮトンネリングによる電荷の移動が発生する。このバイアスが大きいほど、ＭＩＭダイオードに流れる電流が大きくなる。また、図示していないが、ＭＩＭダイオードに逆方向かつ所定値以上のバイアスを印加すると、第１の層３２ａの誘電率よりも誘電率が低い第２の層３２ｂのバンドが急峻になり、電荷は第２の層３２ｂの厚みを感じなくなり、第１の層３２ａのＦＮトンネリングによる電荷の移動が発生する。このバイアスが大きいほど、ＭＩＭダイオードに流れる電流が大きくなる。第２の層３２ｂよりも誘電率の高い第１の層３１ａおよび第３の層３２ｃは、絶縁破壊を起こすような強いバイアスよりも弱い所定のバイアスを印加した際に、電荷が第２の層３２ｂの厚みを感じないように配置されている。このため、絶縁破壊を起こすような強いバイアスを印加する必要がない。
【０１７８】
また、本例の構成によると、電荷のＦＮトンネリングを起こす電圧値（閾値）が小さくなるため、素子の省電力化が可能となる。
【０１７９】
＜例５＞
次に、図２１（ａ）に示す構成を有し、図１８に示すように、半導体装置の動作の特性が（１）の場合において、第１の層３２ａとしてＡｌ２Ｏ３膜を形成し、第２の層３２ｂにＳｉＮを形成し、第３の層３２ｃにＡｌ２Ｏ３を形成する例について説明する。なお、本例の絶縁層３２以外の基本的な構造および基本的な製造方法は、上述した第１の実施形態と同様である。したがって、上述した事項および上述した例から容易に類推可能な事項についての説明は省略する。
【０１８０】
第１の実施形態で説明した図１０、１１の工程の後、バリアメタル層２１上に、ＡＬＤ法により、膜厚が２ｎｍ程度のＡｌ２Ｏ３膜３２ａを形成し、Ａｌ２Ｏ３膜３２ａ上に、ＡＬＤ法により、膜厚が２ｎｍ程度のＳｉＮ膜３２ｂを形成する。ＳｉＮ膜３２ｂ上に、ＡＬＤ法により膜厚が２ｎｍ程度のＡｌ２Ｏ３膜３２ｃを形成する。この後、温度８００度程度のＮ２雰囲気下のアニールによって、ＳｉＮ膜、Ａｌ２Ｏ３膜からＡＬＤ法の材料ガスに含まれる炭素、水素などの不純物を脱利させる。このように、膜自身を収縮することで、緻密で、欠陥の少ない絶縁膜にすることができる。また、第２の層３２ｂとしてＳｉＮを用いているため、電極からの金属の拡散防止を担う効果もある。
【０１８１】
その後、図２２〜図２６で説明した方法と同様にして、抵抗変化メモリ装置が形成される。
【０１８２】
形成されたピラーの中のバリアメタル層２１が下部電極となり、Ａｌ２Ｏ３膜３２ａ、ＳｉＮ膜３２ｂおよびＡｌ２Ｏ３膜３２ｃの絶縁膜層を挟んだ、導電性膜２３によりＭＩＭ構造を形成している。
【０１８３】
次に、図３５、３６を参照して、本例に係るＭＩＭダイオードの動作メカニズムについて説明する。図３５、３６は、ＭＩＭダイオードのバンド構造を示している。
【０１８４】
本例では、第１の層３２ａおよび第３の層３２ｃのバリアハイトは、第２の層３２ｂのバリアハイトよりも低くなっている。また、第２の層３２ｂの誘電率は、第１の層３２ａの誘電率、第３の層３２ｃの誘電率よりも高い。
【０１８５】
図３５に示すように、ＭＩＭダイオードに順方向かつ所定値以下の低バイアスが印加されている場合、第２の層３２ｂの誘電率が、第３の層３２ｃの誘電率よりも高いため、電子は第３の層３２ｃおよび第２の層３２ｂの厚さを感じる。これにより、第３の層３２ｃおよび第２の層３２ｂをトンネリングするキャリアが存在しない。このため、順方向の低バイアス印加時に、ＭＩＭダイオードに電流が流れることはない。また、図示しないが、ＭＩＭダイオードに逆方向の低バイアスが印加されている場合、第２の層３２ｂの誘電率が、第１の層３２ａの誘電率よりも高いため、電子は第１の層３２ａおよび第２の層３２ｂの厚さを感じるため、第１の層３２ａおよび第２の層３２ｂをトンネリングするキャリアが存在しない。このため、逆方向の低バイアス印加時に、ＭＩＭダイオードに電流が流れることはない。この構造によれば、上述した第２の実施形態の例２、例３よりさらに低電界側でリーク電流を抑制することが可能である。
【０１８６】
次に、図３６に示すように、このＭＩＭダイオードに順方向かつ所定値以上のバイアスを印加すると、第２の層３２ｂの誘電率よりも誘電率が低い第３の層３２ｃのバンドが急峻になり、電荷は第２の層３２ｂの厚みを感じなくなり、第３の層３２ｃのＦＮトンネリングによる電荷の移動が発生する。このバイアスが大きいほど、ＭＩＭダイオードに流れる電流が大きくなる。また、図示していないが、ＭＩＭダイオードに逆方向かつ所定値以上のバイアスを印加すると、第２の層３２ｂの誘電率よりも誘電率が低い第１の層３２ａのバンドが急峻になり、電荷は第２の層３２ｂの厚みを感じなくなり、第１の層３２ａのＦＮトンネリングによる電荷の移動が発生する。このバイアスが大きいほど、ＭＩＭダイオードに流れる電流が大きくなる。第２の層３２ｂよりも誘電率の低い第１の層３１ａおよび第３の層３２ｃは、絶縁破壊を起こすような強いバイアスよりも弱い所定のバイアスを印加した際にバンドギャップが急峻になり、電荷が第２の層３２ｂの厚みを感じないように配置されている。このため、絶縁破壊を起こすような強いバイアスを印加する必要がない。
【０１８７】
また、本例の構成によると、電荷のＦＮトンネリングを起こす電圧値（閾値）が小さくなるため、素子の省電力化が可能となる。
【０１８８】
なお、メモリ素子と整流素子との位置関係及び構造については、整流素子の整流性が失われないことを条件に様々な変更が可能である。例えば、メモリ素子と整流素子とが上下逆、整流素子のアノードとカソードとが逆、電極層の省略又は追加、不純物の拡散を抑えるバリア層の追加、さらに、これらの組み合わせ、などが可能である。
【０１８９】
また、上述した各例では、改質アニールをＮ２雰囲気で行った。しかし、改質アニールに関しては、Ｎ２雰囲気でなくとも、Ｏ２、Ｈ２Ｏ、Ｈ２、ＮＯ、Ｎ２Ｏ、ＮＨ３などの雰囲気のアニールも同様な効果をもたらす。
【０１９０】
また、上述した例において、ナノクリスタル（微結晶）シリコン膜をシリコンドットとして用いているが、これに限らない。例えば、シリコンドットであれば、アモルファス状態でも良い。また、ナノクリスタル（微結晶）シリコン膜は非連続的に形成されるドット状でなく、体積が１〜２ｎｍ３程度の結晶が連続して配置される集合体でも良い。
【０１９１】
また、上記では、絶縁層２２、絶縁層３２に用いられる絶縁性酸化膜や絶縁性窒化膜の形成方法は特に限定していないが、絶縁性酸化膜は、有機ソースと酸化剤とを交互に供給することで形成されることができ、絶縁性窒化膜は、有機ソースとＮＨ３とを交互に供給することで形成されることができる。
【０１９２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１９３】
１…チップ、      ２…クロスポイント型メモリセルアレイ、      ３…第一制御回路
４…第二制御回路、      ５…ホスト、      ６…コマンド・インターフェイス回路
７…データ入出力バッファ、    ８…ステートマシーン、      ９…アドレスバッファ
１０…パルスジェネレータ、      １１…半導体基板、      ２１…第１のメタル層
２２…絶縁層、      ２２ａ…第１の層、      ２２ｂ…第２の層
２２ｃ…第３の層、      ２３…第２のメタル層、      ２４…下部電極、
２５…メモリ素子、      ２６…上部電極、      ２７…ワード線、    
２８…マスク材料層、      ２９…レジスト、      ３０…層間絶縁膜
３１…ビット線、      ３２…絶縁層、      ３２ａ…第１の層
３２ｂ…第２の層、      ３２ｃ…第３の層、      １００…半導体基板
１０１…シリコン酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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