(57)【要約】【課題】従来のＭＯＮＯＳ型の不揮発性半導体記憶装置の製造方法では、トップ絶縁膜のエッチング加工にウェットエッチングを用いるため、サイドエッチングが侵攻してしまうという問題があった。これにより電荷蓄積層とゲート電極との間の絶縁性が損なわれ、電気的リークが発生し、消去特性などの電気特性が低下していた。【解決手段】本発明の不揮発性半導体記憶装置の製造方法は、２つの犠牲膜を用いることにより、トップ絶縁膜と側壁保護膜とを同時に形成するエリアを作り出し、酸化処理によってそれらを形成する。このような製造方法とすることで、メモリゲート絶縁膜のサイドエッチングが発生することはない。【選択図】図２
2012209337.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にソース領域及びドレイン領域を備え、これらの領域に挟まれてなるチャネル領域の前記半導体基板の表面に、トンネル絶縁膜と電荷蓄積層とトップ絶縁膜とを積層してなるメモリゲート絶縁膜を備え、該メモリゲート絶縁膜の上部に金属を主成分とするゲート電極を備えるＭＩＳ型トランジスタ構造の不揮発性半導体記憶装置の製造方法であって、
前記メモリゲート絶縁膜を形成する領域の前記半導体基板表面に、前記トンネル絶縁膜と前記電荷蓄積層とを形成する絶縁膜形成工程と、
前記トンネル絶縁膜及び前記電荷蓄積層の上端面及び側端面を覆うように第１の犠牲膜を形成する第１の犠牲膜形成工程と、
前記半導体基板の上部に、前記第１の犠牲膜を覆うように第２の犠牲膜を形成する第２の犠牲膜形成工程と、
前記第１の犠牲膜と平面的に重なる前記第２の犠牲膜の表面を除去して前記第１の犠牲膜の上端面を露出させるように前記第２の犠牲膜をエッチング加工する第２の犠牲膜除去工程と、
前記第１の犠牲膜を除去し、前記トンネル絶縁膜及び前記電荷蓄積層の上端面及び側端面を露出させる第１の犠牲膜除去工程と、
前記半導体基板を酸化処理し、前記電荷蓄積層の上部にトップ絶縁膜と、前記トンネル絶縁膜及び前記電荷蓄積層の側端部を覆う側壁保護膜とを同時に形成する側壁保護膜形成工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記絶縁膜形成工程は、前記トンネル絶縁膜を、前記半導体基板を酸化処理して形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１の犠牲膜除去工程と前記側壁保護膜形成工程との間に、
前記トンネル絶縁膜及び前記電荷蓄積層の側端面と前記第２の犠牲膜との間の領域の前記半導体基板に窒素をイオン注入する窒素イオン注入工程を有することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記側壁保護膜形成工程後、前記側壁保護膜と平面的に重なる前記半導体基板に、前記ソース領域及び前記ドレイン領域と同一導電型であり不純物濃度が低いライトドープ領域を形成するライトドープ領域形成工程を有することを特徴とする請求項１から３のいずれか１つに記載の不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリゲート絶縁膜内の電荷蓄積層に電荷を蓄積することで情報を記憶する不揮発性半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、電源供給が中断されても記憶したデータを維持する特性を有する。
現在、不揮発性半導体記憶装置は、フローティングゲートを有するＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）型が広く使用されており、特に比較的製造工程が単純な積層ゲート構造が多く採択されている。
【０００３】
積層ゲート構造の不揮発性半導体記憶装置は、半導体基板上にトンネル絶縁膜、導電性の膜で構成するフローティングゲート（電荷蓄積層）、ゲート層間絶縁膜、制御ゲート電極を順次積層し、フローティングゲートの両端部分の半導体基板内にソース、ドレインを形成する構造である。
【０００４】
フローティングゲートは、制御ゲート電極及び半導体基板から電気的に隔離された状態であり、自由に電荷を保持することが可能となるため、フローティングゲートに保持された電荷の有無によって、情報の記憶の有無とすることができる。
【０００５】
このような不揮発性半導体記憶装置に情報を記憶させるには、制御ゲート電極から所定の書き込み電圧を印加し、半導体基板側から電荷（電子又は正孔）をトンネル絶縁膜を介してフローティングゲートに注入させることが一般的である。このとき、電荷に高エネルギを与えホットキャリア化して注入させる手法や、トンネル絶縁膜にトンネル電流を流して注入させる手法などが知られている。
【０００６】
フローティングゲートは電気的に他と隔離されているので、非常に長い時間そこに留まることができるが、注入されたフローティングゲート内の電荷は自由電荷状態であるから、フローティングゲートの下のトンネル絶縁膜が一部分でも損傷されれば、そこから抜け出し、フローティングゲート内に蓄積された電荷を全て失うこととなる。このような不良モードを回避するため、フローティングゲートを有する不揮発性半導体記憶装置においては、十分な厚さのトンネル絶縁膜が求められる。
【０００７】
しかしながら、トンネル絶縁膜の厚さが増加すると、トンネル絶縁膜の破壊確率は減少する一方、半導体基板側からの電荷の注入がしにくくなるため、制御ゲート電極から印加する書き込み電圧も上昇し、不揮発性半導体記憶装置の動作電圧も上昇してしまう。その結果、不揮発性半導体記憶装置全体の消費電力も増加してしまう。
【０００８】
このような問題を解決するため、ＭＯＳＦＥＴ型の不揮発性半導体記憶装置でありながら、メモリゲート絶縁膜に特徴を有するＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体記憶装置が提案されている。
【０００９】
ここで、一般的なＭＯＮＯＳ型の不揮発性半導体記憶装置を図７を用いて説明する。図７はその断面を模式的に示す図である。図７において、５０は半導体基板、５１はトンネル絶縁膜、５２は絶縁性の電荷蓄積層、５３はトップ絶縁膜、５４はゲート電極、５５は
ソース及びドレインとなる高濃度不純物層である。トンネル絶縁膜５１と電荷蓄積層５２とトップ絶縁膜５３とでメモリゲート絶縁膜５６を構成する。
【００１０】
ＭＯＮＯＳ型の不揮発性半導体記憶装置は、半導体基板５０上にトンネル絶縁膜５１、電荷蓄積層５２、トップ絶縁膜５３を順次積層したメモリゲート絶縁膜５６を有している。そのメモリゲート絶縁膜の上部にゲート電極５４を設けている。このメモリゲート絶縁膜５６の両端部分の半導体基板５０の内部に高濃度不純物層５５を設けている。
【００１１】
ＭＯＮＯＳ型の不揮発性半導体記憶装置の電荷蓄積層５２は、フローティングゲートを有する不揮発性半導体記憶装置と違い、絶縁性の膜で構成している。このため、蓄積された電荷は、拘束電荷状態であるため、トンネル絶縁膜５１の一部分が損傷されても、失われる電荷は僅かである。
【００１２】
したがって、ＭＯＮＯＳ型の不揮発性半導体記憶装置は、フローティングゲートを有する不揮発性半導体記憶装置に比べ、トンネル絶縁膜５１の膜厚を薄くすることができる。これにより、ＭＯＮＯＳ型の不揮発性半導体記憶装置は、より低い動作電圧で駆動することが可能となり、その消費電力を低減することができる。
このようなＭＯＮＯＳ型の不揮発性半導体記憶装置は、多くの提案を見るものである（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平４−３４３４７７号公報（３頁−４頁、第１図）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
特許文献１に示した従来技術は、一般的なＭＯＮＯＳ型の不揮発性半導体記憶装置について言及している。そのようなＭＯＮＯＳ型の不揮発性半導体記憶装置を製造するときは、半導体基板上にトンネル絶縁膜、電荷蓄積層、トップ絶縁膜を順次積層し、その後に所定の形状にこれらの膜をエッチング除去してメモリゲート絶縁膜を形成する。
【００１５】
しかし、発明者が検討したところによると、トンネル絶縁膜、電荷蓄積層、トップ絶縁膜をエッチング除去するときに、トンネル絶縁膜とトップ絶縁膜とがサイドエッチングされてしまうことがわかった。
【００１６】
その状況を表したものが図８である。図８は、ＭＯＮＯＳ型の不揮発性半導体記憶装置の製造途中を模式的に示す断面図である。
図８において、６０はシリコン半導体基板、６１ａ，６１ｂはトンネル絶縁膜（シリコン酸化膜）、６２ａ，６２ｂは電荷蓄積層（シリコン窒化膜）、６３ａ，６３ｂはトップ絶縁膜（シリコン酸化膜）である。６４はマスク材（フォトレジスト）である。６６はメモリゲート絶縁膜である。
【００１７】
図８（ａ）は、シリコン半導体基板６０上に、トンネル絶縁膜６１ａ、電荷蓄積層６２ａ、トップ絶縁膜６３ａを順次積層し、その上部の所定の領域にマスク材６４を設けた状態を示している。その後の製造工程で、マスク材６４の形状に合わせてトンネル絶縁膜６１ａ、電荷蓄積層６２ａ、トップ絶縁膜６３ａで構成するメモリゲート絶縁膜６６をエッチング加工する。
図８（ｂ）は、マスク材６４に沿って、メモリゲート絶縁膜６６を順次エッチング加工した後の様子を示したものである。
【００１８】
図８（ｂ）に示したように、電荷蓄積層６２ｂは、マスク材６４の形状に合わせて形状加工されており、マスク材６４の端部とその端部とが一致しておりサイドエッチングがない。しかし、トンネル絶縁膜６１ｂ及びトップ絶縁膜６３ｂは、サイドエッチングされている。特にトップ絶縁膜６３ｂはサイドエッチング量が多い。
【００１９】
このような状況になるのは、トンネル絶縁膜、電荷蓄積層、トップ絶縁膜のそれぞれの膜ごとに別々のエッチング条件を用いてエッチング加工することが関係している。
トップ絶縁膜６３ａ及びトンネル絶縁膜６１ａのエッチングにはフッ酸によるウェットエッチングを用い、電荷蓄積層６２ａのエッチングにはフッ素系ガスによるドライエッチングを用いるのであるが、トンネル絶縁膜６１ａ、トップ絶縁膜６３ａはそれぞれウェットエッチングを用いているためである。
【００２０】
そもそもウェットエッチングは等方性であるからサイドエッチングが発生しやすい。このため、トンネル絶縁膜はサイドエッチングされてしまうが、トップ絶縁膜は、そのトンネル絶縁膜のウェットエッチング時には２回目のエッチング環境となるから、エッチング液に２度も晒されることになる。このため、トップ絶縁膜は、さらにサイドエッチングされてしまうのである。
【００２１】
このような製造方法を採択する背景として、トンネル絶縁膜、電荷蓄積層、トップ絶縁膜の各膜の膜厚が薄いこと、及び下地膜となる半導体基板のオーバーエッチング量の制御の難しさが挙げられる。
すなわち、トンネル絶縁膜、電荷蓄積層、トップ絶縁膜の各膜は不揮発性半導体記憶装置の電気特性にもよるが、数Åから数十Å程度の薄膜であり、トンネル絶縁膜のエッチング加工の際に、下部の素子形成領域の半導体基板の表面がエッチングされてしまうと、後の製造工程でソース領域やドレイン領域を形成すべく不純物イオンをイオン注入した際に、不純物イオンの拡散状態が変化してしまうのである。
【００２２】
ＭＯＮＯＳ型の不揮発性半導体記憶装置はＭＯＳＦＥＴ型の素子であるから、このような不純物イオンの拡散状態変化が起きると、その閾値電圧がシフトしてしまったり、リークが発生してしまうなどの問題が起きる。
【００２３】
このため、トンネル絶縁膜、電荷蓄積層、トップ絶縁膜のエッチングは、下地の半導体基板に対して選択性の良い条件を用いなければならないという事情がある。
【００２４】
トンネル絶縁膜、トップ絶縁膜の加工形状だけを考慮するのであれば、ウェットエッチングに比較してサイドエッチング量が大変少ないドライエッチングを用いることが望ましい。しかしながら、ドライエッチングはエッチングレートの面内均一性が悪く、また高エネルギのプラズマを用いるため、下地膜に対する選択性が悪い。
したがって、トンネル絶縁膜及びトップ絶縁膜のエッチングには、半導体基板に対して選択性の高いウェットエッチングを用いざるを得ないのである。
【００２５】
さて、図８（ｂ）に示したようなサイドエッチングが発生したＭＯＮＯＳ型の不揮発性半導体記憶装置は、半導体素子として大きな問題を抱えている。
本来、トップ絶縁膜は、その上部のゲート電極から電荷蓄積層へ不必要なキャリア注入が発生しないように、充分な絶縁性を有していなければならない。しかしながら、図８（ｂ）に示した状態では、トップ絶縁膜６３ｂが大きくサイドエッチングされているため、図示しないゲート電極との間の絶縁性が保たれず、ゲート電極からのキャリアがトップ絶縁膜を通過して電荷蓄積層へ注入されてしまうことがある。
【００２６】
このようなことが起きると、例えば、消去不良などの不揮発性半導体記憶装置の動作上
の不具合を生じてしまうのである。
Ｎチャネル型のＭＯＮＯＳ型の不揮発性半導体記憶装置を例にして説明する。この場合、正孔がキャリアとなるため、情報の書き込み状態では電荷蓄積層に電子を蓄積しているが、その情報の消去の際は、ゲート電極から消去電圧を印加する。その際、図８（ｂ）に示した状態では、ゲート電極から電荷蓄積層へ電子が注入されてしまうため、電荷蓄積層に蓄積している電子を排除することができない。このため、消去不良が発生するのである。
【００２７】
以上の説明で明らかなように、一般的なＭＯＮＯＳ型の不揮発性半導体記憶装置を製造しようとしたとき、閾値電圧のシフトやリークといった電気特性悪化を防止しようとした製造方法を用いると、特にトップ絶縁膜にサイドエッチングが発生し、電荷蓄積層の絶縁性が保たれなくなり、不揮発性半導体記憶装置として消去不良などの動作上の不具合が発生してしまうのである。
【００２８】
本発明は、そのような課題を解決するためになされたものであって、トンネル絶縁膜やトップ絶縁膜をサイドエッチングから保護する不揮発性半導体記憶装置の製造方法を提供するものである。
【課題を解決するための手段】
【００２９】
上記目的を達成するために、本発明の不揮発性半導体記憶装置の製造方法は、以下の方法を採用するものである。
【００３０】
半導体基板にソース領域及びドレイン領域を備え、これらの領域に挟まれてなるチャネル領域の半導体基板の表面に、トンネル絶縁膜と電荷蓄積層とトップ絶縁膜とを積層してなるメモリゲート絶縁膜を備え、このメモリゲート絶縁膜の上部に金属を主成分とするゲート電極を備えるＭＩＳ型トランジスタ構造の不揮発性半導体記憶装置の製造方法であって、
メモリゲート絶縁膜を形成する領域の半導体基板表面に、トンネル絶縁膜と電荷蓄積層とを形成する絶縁膜形成工程と、トンネル絶縁膜及び電荷蓄積層の上端面及び側端面を覆うように第１の犠牲膜を形成する第１の犠牲膜形成工程と、半導体基板の上部に、第１の犠牲膜を覆うように第２の犠牲膜を形成する第２の犠牲膜形成工程と、第１の犠牲膜と平面的に重なる第２の犠牲膜の表面を除去して第１の犠牲膜の上端面を露出させるように第２の犠牲膜をエッチング加工する第２の犠牲膜除去工程と、第１の犠牲膜を除去し、トンネル絶縁膜及び電荷蓄積層の上端面及び側端面を露出させる第１の犠牲膜除去工程と、半導体基板を酸化処理し、電荷蓄積層の上部にトップ絶縁膜と、トンネル絶縁膜及び電荷蓄積層の側端部を覆う側壁保護膜とを同時に形成する側壁保護膜形成工程と、を有することを特徴とする。
【００３１】
このようにすれば、メモリゲート絶縁膜のサイドエッチングが発生しない。
【００３２】
絶縁膜形成工程は、トンネル絶縁膜を、半導体基板を酸化処理して形成するようにしてもよい。
【００３３】
このような構成にすることにより、簡単な方法で良質な絶縁膜を形成できる。
【００３４】
第１の犠牲膜除去工程と側壁保護膜形成工程との間に、トンネル絶縁膜及び電荷蓄積層の側端面と第２の犠牲膜との間の領域の半導体基板に窒素をイオン注入する窒素イオン注入工程を有するようにしてもよい。
【００３５】
このような構成にすることにより、側壁保護膜の膜厚を変えないまま、トップ絶縁膜の膜
厚を厚くすることができる。
【００３６】
側壁保護膜形成工程後、側壁保護膜と平面的に重なる半導体基板に、ソース領域及びドレイン領域と同一導電型であり不純物濃度が低いライトドープ領域を形成するライトドープ領域形成工程を有するようにしてもよい。
【００３７】
このような構成にすることにより、不揮発性半導体記憶装置への書き込みの際に、より高い電界をチャネル領域とソース領域やドレイン領域との境界に印加できるから、ホットキャリア注入を行う際により安定して書き込みができるようになる。
【発明の効果】
【００３８】
本発明によれば、トンネル絶縁膜やトップ絶縁膜にサイドエッチングが発生しない。これにより、ゲート電極と電荷蓄積層間とで絶縁性が保たれ、動作上の不具合がない不揮発性半導体記憶装置を製造することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の不揮発性半導体記憶装置の製造方法の第１の実施形態を説明するために模式的に示す断面図である。
【図２】本発明の不揮発性半導体記憶装置の製造方法の第１の実施形態を順に説明するための断面図である。
【図３】本発明の不揮発性半導体記憶装置の製造方法の第２の実施形態を説明するために模式的に示す断面図である。
【図４】本発明の不揮発性半導体記憶装置の製造方法の第２の実施形態を順に説明するための断面図である。
【図５】本発明の不揮発性半導体記憶装置の製造方法の第３の実施形態を説明するために模式的に示す断面図である。
【図６】本発明の不揮発性半導体記憶装置の製造方法の第３の実施形態を順に説明するための断面図である。
【図７】知られているＭＯＮＯＳ型の不揮発性半導体記憶装置を説明する断面図である。
【図８】知られているＭＯＮＯＳ型の不揮発性半導体記憶装置のサイドエッチングの様子を説明する断面図である。
【発明を実施するための形態】
【００４０】
本発明の不揮発性半導体記憶装置の製造方法は、トンネル絶縁膜、電荷蓄積層、トップ絶縁膜で構成するメモリゲート絶縁膜の側壁を保護する側壁保護膜を、そのトップ絶縁膜と同時に形成する点が特徴である。
このようにするために、トンネル絶縁膜と電荷蓄積層と形成した後、これらの積層膜を覆うように、第１の犠牲膜と第２の犠牲膜を形成し、これら２つの犠牲膜を加工して、トンネル絶縁膜と電荷蓄積層との積層膜の周囲に空きスペースを設ける。これを仮に酸化エリアと称すると、トップ酸化膜の形成時に、この酸化エリアも酸化膜で埋められる。そしてこの埋め込まれた酸化膜が側壁保護膜となるのである。
【００４１】
つまり、トンネル絶縁膜と電荷蓄積層との積層膜の周囲に、２つの犠牲膜を加工して形成した「型」を作り、その中を酸化するというような考え方である。
【００４２】
この側壁保護膜を有することにより、メモリゲート絶縁膜のサイドエッチングは発生しなくなるのである。
【００４３】
また、側壁保護膜を残すことで、不純物の進入等からメモリゲート絶縁膜の側壁部分を保護することもできるから、製造後も不揮発性半導体記憶装置を保護することができる。
このように側壁保護膜を側壁保護膜として残した形状は、ＭＯＳＦＥＴで言えば、ゲート絶縁膜の側壁部分に設けるサイドウォールに似た構造になる。
【００４４】
以下、本発明の不揮発性半導体記憶装置の製造方法を図面を用いて説明する。３つの実施の形態があり、第１の実施形態は、本発明の特徴的な製造方法を示すものであり、第２の実施形態は、ライトドープ領域をさらに設ける製造方法を示すものであり、第３の実施形態は、窒素注入によって側壁保護膜の膜厚を調整する製造方法を示すものである。いずれも、ＭＯＮＯＳ型の不揮発性半導体記憶装置を用いて説明する。
【００４５】
なお、説明にあっては、図面を指示しながら説明を行うが、指示していない図面も適宜参照されたい。また、同一の構成には同一の番号を付与しており、詳細な説明は省略する。
【実施例１】
【００４６】
［第１の実施形態の説明：図１、図２］
不揮発性半導体記憶装置の製造方法の第１の実施形態を図１、図２を用いて説明する。
図１は、不揮発性半導体記憶装置の構造を模式的に示す断面図、図２は製造方法を順に説明するために模式的に表した断面図である。なお、発明に使用する図は、発明を説明するために必要な部分のみを示す模式図としており、金属配線、最終保護膜などは省略している。
【００４７】
まず、図１を用いて構造を説明する。
この構造は、トンネル絶縁膜、電荷蓄積層を製造したあと、トップ絶縁膜を成膜すると同時に、メモリゲート絶縁膜の側壁を保護するように側壁保護膜を設けた形状である。
【００４８】
図１において、１は半導体基板、２はトンネル絶縁膜、３は電荷蓄積層、４はトップ絶縁膜、５は側壁保護膜、６はゲート電極、７はソース領域又はドレイン領域となる高濃度不純物層である。１１はトンネル絶縁膜２と電荷蓄積層３とトップ絶縁膜４とで構成するメモリゲート絶縁膜である。
【００４９】
半導体基板１は、例えば、シリコン基板を用いることができる。また、トンネル絶縁膜２、トップ絶縁膜４はシリコン酸化膜で構成することができる。そして、電荷蓄積層３はシリコン窒化膜によって構成することができる。
【００５０】
高濃度不純物層７は、不揮発性半導体記憶装置のソース領域やドレイン領域となる。どちらがソースでどちらがドレインになるかについては、この不揮発性半導体記憶装置をどのように動作させるかや、図示しない金属配線をどのように配置するかによっても決定するため、一概には断定できない。
【００５１】
ＭＯＮＯＳ型の不揮発性半導体記憶装置は、半導体基板１上にトンネル絶縁膜２、電荷蓄積層３、トップ絶縁膜４を順次積層し、これらでメモリゲート絶縁膜１１を構成する。そのメモリゲート絶縁膜１１の上部にゲート電極６を設けている。このメモリゲート絶縁膜１１の側壁部分には、側壁保護膜５を設けている。そして、側壁保護膜５を含むメモリゲート絶縁膜１１の両端部分の半導体基板１の内部に高濃度不純物層７を設けている。
【００５２】
図１に示す例では、側壁保護膜５は、メモリゲート絶縁膜１１と垂直方向の高さがほぼ同一となるように形成しているが、メモリゲート絶縁膜１１よりもその高さが高くてもかまわない。
側壁保護膜５は、トップ絶縁膜４及び電荷蓄積層３の側壁を保護する必要があるから、垂直方向に構造的に制限がなければ、メモリゲート絶縁膜１１よりも高く形成する方が好
ましい。
【００５３】
なお、ＭＯＮＯＳ型の不揮発性半導体記憶装置の電気特性にもよるが、メモリゲート絶縁膜１１の膜厚は、８０〜１００Å程度である。このメモリゲート絶縁膜１１の膜厚よりも側壁保護膜５を厚くするときは、各膜がエッチング工程中に目減りする量などを鑑みてマージンを取って設定するなどしてもよい。
【００５４】
また、高濃度不純物層７は、側壁保護膜５と平面的に重ならないように設けている例を示しているが、高濃度不純物層７をメモリゲート絶縁膜１１方向（水平方向）に延長して、側壁保護膜５と平面的に重なるようにしてもかまわない。
【００５５】
次に、図２を用いて製造方法を説明する。
図２において、８はフィールド絶縁膜、９は第1の犠牲膜、１０は第２の犠牲膜である。２２は酸化エリアである。酸化エリア２２は、２つの犠牲膜を加工してなる空きスペースのことであり、便宜上この名称を用いることにする。
図２（ａ）から図２（ｄ）は、共に図１に示す断面図と同一の方向から見た図である。
【００５６】
図２（ａ）は、素子分離工程後、トンネル絶縁膜２、電荷蓄積層３を形成する絶縁膜形成工程を説明する図である。
図２（ｂ）は、第１の犠牲膜９を形成する第１の犠牲膜形成工程と、第２の犠牲膜１０とを形成する第２の犠牲膜形成工程とを説明する図である。
図２（ｃ）は、第２の犠牲膜１０を、第１の犠牲膜９と平面的に重なる部分のみエッチングして第１の犠牲膜９の上面を露出させる第２の犠牲膜除去工程と、その後に、第１の犠牲膜９を選択的に除去する第１の犠牲膜除去工程とを説明する図である。
図２（ｄ）は、露出した半導体基板１の表面及び電荷蓄積層３の表面を同一の酸化工程によって酸化して側壁保護膜５とトップ絶縁膜４とを形成する側壁保護膜形成工程と、その後、ゲート電極６及び高濃度不純物層７を形成する工程とを説明する図である。
【００５７】
まず、素子分離工程、絶縁膜形成工程を説明する（図２（ａ））。
半導体基板１を選択的に酸化し、素子絶縁膜であるフィールド酸化膜８を形成する。この製造工程は、ＬＯＣＯＳ（ＬｏＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法と呼ばれる公知の選択酸化法で形成する。フィールド酸化膜８の膜厚は、例えば、５０００Å程度である。
【００５８】
フィールド酸化膜８を形成した後は、半導体基板１の表面が露出しており、この部分が素子形成領域となっている。この素子形成領域に、不揮発性半導体記憶装置のメモリゲート絶縁膜をはじめとする構成物を形成する。フィールド酸化膜８によって、隣接する不揮発性半導体記憶装置との電気的絶縁性が確保される。
【００５９】
次に、トンネル絶縁膜２、電荷蓄積層３を順に形成する。これらの膜は、フィールド絶縁膜８に囲まれた素子形成領域より内側の、メモリゲート絶縁膜を形成すべき領域であるチャネル領域にのみ形成する。このときのトンネル絶縁膜２の膜厚は１５〜２０Å程度、電荷蓄積層３の膜厚は７０〜９０Å程度である。
図２は模式図であるから、トンネル絶縁膜２と電荷蓄積層３との合計膜厚が、フィールド酸化膜８の膜厚の半分ほどあるように記載しているが、それは図面を見やすくするためである。ちなみに、フィールド酸化膜の膜厚は、５０００Å程度である。
【００６０】
トンネル絶縁膜２の形成は、まず、半導体基板１の表面をフィールド酸化膜８も含めて酸化し、半導体基板１の上部にトンネル絶縁膜２を形成する。次に、電荷蓄積層３を知られているＣＶＤ法などで形成する。
【００６１】
その後、図示しない所定のマスク材を用いて、チャネル領域部分を覆い、電荷蓄積層３、トンネル絶縁膜２の順にエッチングする。
電荷蓄積層３のエッチングには、ドライエッチング、ウェットエッチングのどちらを用いてもよいが、電荷蓄積層３の下部にはトンネル絶縁膜２が設けてあり、オーバーエッチングによる半導体基板１へのダメージが発生しないことを考えると、この場合はサイドエッチングの発生しないドライエッチングを用いるのがよい。
【００６２】
トンネル絶縁膜２のエッチングは、ウェットエッチングを用いなければならない。すでに説明したように、トンネル絶縁膜２の下部は半導体基板１であり、ドライエッチングを用いるとオーバーエッチングによって半導体基板１が僅かにエッチングされてしまうため、後の工程で高濃度不純物を注入した際に不純物拡散度が変化し、トランジスタ特性にバラツキが生じてしまうからである。よって、ここでは半導体基板１に対して選択性の良いウェットエッチングを用いて、トンネル絶縁膜２を加工する。
【００６３】
このとき、トンネル絶縁膜２はサイドエッチングによって、水平方向に退縮する。但し前述したように、トンネル絶縁膜２は膜厚１５〜２０Å程度と薄膜であり、サイドエッチング自体が僅かな量であるため、図２（ａ）においては、トンネル絶縁膜2と電荷蓄積層3の側端面は垂直に連なっているように図示しているが、実際は、僅かにトンネル絶縁膜２は水平方向に退縮しているものと考えて良い。
【００６４】
次に、犠牲膜形成工程を説明する（図２（ｂ））。この工程は、第１の犠牲膜形成工程と第２の犠牲膜形成工程とで構成している。
第１の犠牲膜９と第２の犠牲膜１０とは、それぞれ異なる材質の薄膜で構成する。第１の犠牲膜９には、例えば、ＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）を用いることができ、第２の犠牲膜１０には、例えば、シリコン窒化膜を用いることができる。
【００６５】
第１の犠牲膜形成工程を説明する。
第１の犠牲膜９の目的はトンネル絶縁膜２と電荷蓄積層３とを覆うことであるから、これらの膜の膜厚を上述の例にすれば、２００〜３００Å程度の膜厚が必要である。ＳＯＧを用いる場合は、半導体基板１の上部全面にＳＯＧをコーティングしたのち、３００〜４００℃程度の熱処理を施して焼結させて薄膜とする。
【００６６】
その後、トンネル絶縁膜２と電荷蓄積層３との積層膜の上端面及び側端面を覆うような形状にＳＯＧをエッチング加工する。
このとき、第１の犠牲膜９の下部は半導体基板１であるため、エッチング方法はウェットエッチングを用いる。また、第１の犠牲膜９はトンネル絶縁膜２、および電荷蓄積層３の側端面を保護する必要があるので、これらの側端面が露出しないようにチャネル長方向に一定の幅を持たせてマスキングしてエッチングする。つまり、マスキングは、トンネル絶縁膜２と電荷蓄積層３との積層膜の端部が露出しないように十分プロセスマージンを考えて行うのである。
【００６７】
第２の犠牲膜形成工程を説明する。
第２の犠牲膜１０は、後の側壁保護膜形成工程の酸化処理でマスク材としての役割を持つため、下部の半導体基板１の表面にまで酸素分子が貫通しないような充分な膜厚を有していなければならない。勿論、これは第２の犠牲膜１０にどのような膜を用いるかによっても変わってくるが、ＣＶＤ法によるシリコン窒化膜を用いる場合は、例えば、１５００Å程度の膜厚が必要である。因みに、ＣＶＤ法は着膜面の凹凸を反映するように膜が成長するため、図２（ｂ）に示すような、第１の犠牲膜９を覆う形状となる。
【００６８】
次に、第２の犠牲膜除去工程を説明する。
この工程では、第１の犠牲膜９と平面的に重なる部分の第２の犠牲膜１０の表面を除去する。
まず、図示しない所定のマスク材を用いて、第１の犠牲膜９と平面的に重なる部分の第２の犠牲膜１０の表面が開口するようにマスキングし、エッチングする。この場合、エッチング領域である第２の犠牲膜１０の下部は第１の犠牲膜９の上面部分のみであり、オーバーエッチングの影響は考えなくて良いため、エッチングには加工精度の良いドライエッチングを用いることができる。
【００６９】
次に、第１の犠牲膜除去工程を説明する（図２（ｃ））。
この工程では、露出した第１の犠牲膜９を除去し、トンネル絶縁膜２と電荷蓄積層３との積層膜の周囲に、第２の犠牲膜１０による、酸化エリア２２を形成するための工程である。
露出した第１の犠牲膜９が、ＳＯＧを用いている場合、希釈したフッ酸によって除去することができる。
【００７０】
因みに、第１の絶縁膜９に用いるＳＯＧとトンネル絶縁膜２とは、共に同じシリコン酸化膜であるが、トンネル絶縁膜２は酸化炉によって高温（１０００℃程度）成長した硬度なシリコン酸化膜（以下、熱酸化膜と呼ぶ）であるのに対し、ＳＯＧは液状のシリコン酸化膜を低温（３００〜４００℃程度）で焼結させただけの脆弱な膜であるので、フッ酸の希釈度を調整することによってエッチング選択性を持たせることが可能である。
【００７１】
この場合、フッ酸の濃度を１０％程度に希釈することで、ＳＯＧのみをエッチングし、熱酸化膜はエッチングされないようなウェットエッチング溶液を構成することが可能となる。希釈材には水などを用いることができる。
【００７２】
このようなウェットエッチング溶液を用いることにより、第１の犠牲膜９であるＳＯＧが除去された後、トンネル絶縁膜２の側端面がウェットエッチング溶液中に晒されても、トンネル絶縁膜２がエッチングされることはなくなる。また、電荷蓄積層３及び第２の犠牲膜１０はシリコン窒化膜で構成しており、半導体基板１もシリコンであるため、いずれもフッ酸系溶液に対して耐性を備えている。よって、この工程では、トンネル絶縁膜２、電荷蓄積層３、第２の犠牲膜１０、そして半導体基板１の表面のいずれもエッチングによるダメージを受けることなく、第１の犠牲膜９のみを選択的に除去することができるのである。
【００７３】
この工程により、第２の犠牲膜１０は、トンネル絶縁膜２と電荷蓄積層３との積層膜の周囲から、除去された第１の犠牲膜９の分だけ離間する形状となる。この空きスペースが酸化エリア２２である。
この酸化エリア２２は、後述する側壁保護膜形成工程で、酸化膜で埋められる部分である。
【００７４】
次に、側壁保護膜形成工程を説明する（図２（ｄ））。
この工程は、先の工程により作成された、酸化エリア２２を酸化膜で埋める工程である。
第２の犠牲膜１０が開口しているため、トンネル絶縁膜２と電荷蓄積層３との積層膜の上端面及び側端面は露出している。この状態で、半導体基板１を酸化処理する。電荷蓄積層３は、シリコン窒化膜で構成されているため、この上部にも僅かに酸化膜が形成され、これが薄膜のトップ絶縁膜４となる。そして、トンネル絶縁膜２と電荷蓄積層３との積層膜の側壁には、側壁保護膜５が形成される。このトップ絶縁膜２と側壁保護膜５との形成が同時に行われるのが、本発明の特徴である。
【００７５】
このとき、トップ絶縁膜４及び側壁保護膜５は、同一の酸化工程によって成膜されるが、その酸化速度に違いがあることに留意されたい。
トップ絶縁膜４は、電荷蓄積層３であるシリコン窒化膜中のシリコンと酸素が反応して酸化成長することにより形成されるが、シリコン窒化膜は、既にシリコンと窒素が反応して安定した状態であるため、酸化速度が遅い。一方、側壁保護膜５は、半導体基板１であるシリコンの表面を酸化することにより形成されるので、酸化速度が速い。
【００７６】
これにより、側壁保護膜５をトップ絶縁膜４と同等の膜厚まで成長させることが可能となる。側壁保護膜５は、この後の工程で第２の犠牲膜１０を剥離する時に、第２の犠牲膜１０と同一の材質で構成している電荷蓄積層３を保護する目的があるので、垂直方向に少なくとも電化蓄積層３の側端面を覆う高さまで成長させれば良いが、更に後の工程でゲート電極６を形成することを考えると、電荷蓄積層３とゲート電極６との絶縁性を十分に確保するため、垂直方向にトップ絶縁膜４と同程度の高さまで成長させることが望ましい。勿論、垂直方向に素子の高さを制限する要因が無ければ、トップ絶縁膜４よりも高く成長させてもよい。
【００７７】
次に、その後の工程を説明する。
側壁保護膜５及びトップ絶縁膜４の形成後、第２の犠牲膜１０を除去する。ここでは、例えば、リン酸を用いることにより、第２の犠牲膜１０であるシリコン窒化膜のみを選択的に除去することができる。電荷蓄積層３も同じシリコン窒化膜で形成しているが、側壁保護膜５によってその側端面を、トップ絶縁膜４によってその上面を、それぞれ保護されているためエッチングされることはない。
【００７８】
第２の犠牲膜１０を剥離した後は、側壁保護膜５とフィールド酸化膜８の間の半導体基板１は露出しているので、この領域に高濃度不純物層７を形成する。高濃度不純物層７は、知られているイオン注入技術により形成する。その後、図示はしないが、イオン注入技術により半導体基板１に注入された不純物イオンを活性化させる熱処理工程をすぐさま行ってもかまわない。
【００７９】
図２（ｄ）に示す例では、側壁保護膜５とフィールド酸化膜８との間に高濃度不純物層７を形成する場合を示した。もちろん、これに限定するものではない。
例えば、知られている斜め打ち込みイオン注入技術を用いれば、不純物イオンを半導体基板１に対して角度を付けてイオン注入できるから、右傾斜、左傾斜、傾斜なしと、それぞれマスク材で所定領域を覆いつつ３回のイオン注入を行うことで、側壁保護膜５の下部の半導体基板１まで延長した高濃度不純物層７を形成することができる。
【００８０】
そして、半導体基板１の上部に、ゲート電極の材料となる膜（例えば、ポリシリコン）を知られているＣＶＤ法で形成し、図示しないマスク材を用いてマスキングして、その材料をエッチングすることで、ゲート電極６を形成する。
このゲート電極６を形成したあとの製造工程については、公知の技術を用いるものであるから、説明は省略する。
【実施例２】
【００８１】
［第２の実施形態の説明：図３、図４］
不揮発性半導体記憶装置の製造方法の第２の実施形態を図３、図４を用いて説明する。図３は、不揮発性半導体記憶装置の構造を模式的に示す断面図、図４は製造方法を順に説明するために模式的に表した断面図である。なお、これらの図は、すでに説明した図と同様に、発明を説明するために必要な部分のみを示す模式図である。
【００８２】
まず、図３を用いて構造を説明する。
この構造は、図１を用いて説明した第１の実施形態で製造された不揮発性半導体記憶装置にて、側壁保護膜５の膜厚を変えないまま、トップ絶縁膜４の膜厚を相対的に厚く形成したものである。
【００８３】
本発明の特徴的な部分は、トップ絶縁膜４と側壁保護膜５とを同一の工程にて形成している点にある。
２つの膜の同時形成は、酸化処理してこれらの膜を形成するときにあっては、酸化条件を変更しても成膜速度比は変わらないという特徴がある。例えば、酸化条件として、酸素の導入量を変化させる、または酸化温度を変化させるなどによって、酸化速度自体を変化させることはできるが、トップ絶縁膜４の成膜速度も、側壁保護膜５の成膜速度も、同じ割合で変化するため、成膜速度比は変わらない。
【００８４】
これにより、メモリゲート絶縁膜のサイドエッチングが発生しない不揮発性半導体記憶装置を製造できるが、ときにメモリ特性などの電気特性に応じて、トップ絶縁膜の膜厚を変えたい場合がある。
すでに説明しているように、トップ絶縁膜は、上部のゲート電極と電荷蓄積層との絶縁性を保つために設けてある膜であると共に、情報の書き込みや消去の際にゲート電極からの余剰な電荷の注入を防ぐ役割がある。
このため、欲するメモリ特性などに応じて、このトップ絶縁膜の膜厚を所定の値にしたい場合がある。
【００８５】
しかしながら、上述の理由により、単純にトップ絶縁膜４を厚めに成膜しようとすると、側壁保護膜５も厚めに成膜されてしまうのである。側壁保護膜５が厚めに成膜されるということは、半導体基板１の深さ方向にも酸化膜が成長するということであり、ＭＯＳＦＥＴの閾値電圧特性が高くなってしまうことがあり、問題である。
【００８６】
第２の実施形態は、このような背景に対応するものであり、側壁保護膜５の膜厚を変えないまま、トップ絶縁膜４を厚くすることができる。具体的には、半導体基板１に窒素イオン注入を行い、側壁保護膜５の酸化を抑制する。
【００８７】
次に、図４を用いてその製造方法を説明する。
図４において、３３は窒素イオン注入領域である。図４（ａ）から図４（ｄ）は、共に図３に示す断面図と同一の方向から見た図である。
【００８８】
図４（ａ）は、素子分離工程後、トンネル絶縁膜２、電荷蓄積層３を形成する絶縁膜形成工程を説明する図である。
図４（ｂ）は、第１の犠牲膜９を形成する第１の犠牲膜形成工程と、第２の犠牲膜１０とを形成する第２の犠牲膜形成工程とを説明する図である。
図４（ｃ）は、第２の犠牲膜１０を、第１の犠牲膜９と平面的に重なる部分のみエッチングして第１の犠牲膜の上面を露出させる第２の犠牲膜除去工程と、その後に、第１の犠牲膜９を選択的に除去する第１の犠牲膜除去工程と、露出した半導体基板１の表面に窒素イオン注入領域３３を形成する窒素イオン注入工程とを説明する図である。を説明する図である。
図４（ｄ）は、露出した半導体基板１の表面及び電荷蓄積層３の表面を同一の酸化工程によって酸化して側壁保護膜５とトップ絶縁膜４とを形成する側壁保護膜形成工程と、その後、ゲート電極６及び高濃度不純物層７を形成する工程とを説明する図である。
【００８９】
まず、図４（ａ）から図４（ｃ）に至る製造工程には、図２（ａ）から図２（ｃ）を用いて説明した第１の実施形態と同様であるから、説明は省略する。
【００９０】
窒素イオン注入工程を説明する（図４（ｃ））。
この工程は、半導体基板１に窒素イオン注入を行い、側壁保護膜５の形成の際にその酸化を抑制し、トップ絶縁膜２の酸化による膜厚が多くなるようにしたものである。
それまでの工程により、酸化エリア２２の半導体基板１の表面は露出している。この半導体基板１に窒素イオン注入を行う。
【００９１】
このとき、電荷蓄積層３は、その側端部にまだ側壁保護膜がないので表面が露出しているため、図示しないマスク材によって表面を保護する必要がある。第２の犠牲膜１０は、１５００Å程度のシリコン窒化膜で構成されており、下部の半導体基板１まで窒素イオンが到達することはないため、このまま剥き出しの状態でもよい。注入された窒素イオンは、窒素イオン注入領域３３として図示している。
【００９２】
次に、側壁保護膜形成工程を説明する（図４（ｄ））。
第１の実施形態と同様に、トップ絶縁膜４及び側壁保護膜５を同一の工程によって成膜する。このとき、窒素イオンの注入量に反比例して側壁保護膜５の成膜速度は低下する。
但し、厳密には、窒素イオンの注入量だけでなく、注入エネルギや、注入の深さなども条件となるため、注入量だけでは一概に酸化速度との相関は数値化できない。
よって、窒素イオン注入条件と酸化速度との関係性と、それらと目的とするトップ絶縁膜４の膜厚との関係などを、予め実験などして把握して、窒素イオン注入の条件を設定すればよい。
【００９３】
その後の工程であるが、側壁保護膜５及びトップ絶縁膜４の形成後に、第２の犠牲膜１０を除去し、高濃度不純物層７、ゲート電極６を形成するが、それらは第１の実施形態で説明しているので、説明は省略する。
【００９４】
なお、図３には図示しないが、不揮発性半導体記憶装置が完成したときには、側壁保護膜５の下部の半導体基板１には窒素イオン注入領域３３が残っていることになる。しかし、予め側壁保護膜５の酸化成長によって消費し切るように窒素イオンの量を調整して注入すれば、窒素イオンの残留は無くなるので、問題はない。仮に、僅かに窒素イオンが残留し、それが側壁保護膜５の下部のシリコンと反応してシリコン窒化膜を構成したとしても、シリコン窒化膜は絶縁膜ではない（絶縁性が低い）ため、この窒素イオン注入領域３３が残っていても電気特性上は何らの問題もない。
【実施例３】
【００９５】
［第３の実施形態の説明：図５、図６］
次に、不揮発性半導体記憶装置の製造方法の第３の実施形態を図５、図６を用いて説明する。
図５は、不揮発性半導体記憶装置の構造を模式的に示す断面図、図６は製造方法を順に説明するために模式的に表した断面図である。なお、これらの図は、すでに説明した図と同様に、発明を説明するために必要な部分のみを示す模式図である。
【００９６】
まず、図５を用いて構造を説明する。
この構造は、図１を用いて説明した第１の実施形態で製造された不揮発性半導体記憶装置にライトドープ領域１２を設けるものである。以降の説明は、第１の実施形態との違いのみを説明する。
【００９７】
メモリゲート絶縁膜１１の下部の半導体基板１の領域はチャネル領域であり、これと高濃度不純物層７との間に、ライトドープ領域１２を設けている。図５に示す例では、側壁保護膜５と平面的に重なる半導体基板１の内部に設けているが、もちろんこれは一例であ
って、側壁保護膜５から図示しないフィールド酸化膜方向にライトドープ領域１２をずらした形状で製造してもかまわない。
ライトドープ領域１２は、ソース領域及びドレイン領域である高濃度不純物層７と同一導電型であるが、不純物濃度が低い領域である。
【００９８】
ライトドープ領域１２を設けることによって、不揮発性半導体記憶装置のゲート電極６にはより高い書き込み電圧を印加することができる。書き込み電圧を印加すると、ソース領域からドレイン領域に向かって電流が流れるが、その書き込み電圧が高ければ、ドレイン領域近傍のチャネル領域で高いエネルギを得た電荷がホットキャリアとなり、電荷蓄積層３へ注入しやすくなるのである。つまり、ホットキャリア注入を行う際により安定して書き込みができるようになる。
【００９９】
不揮発性半導体記憶装置の書き込みは、電荷蓄積層３への電荷の注入が一通りではなく、上述のようなホットキャリア注入を行う場合と、トンネル絶縁膜２にトンネル電流を流して書き込む場合とがある。いずれの場合も不揮発性半導体記憶装置の使用方法やシステム上の仕様に関係するから、より高い耐圧を有する不揮発性半導体記憶装置を得ることは、複数の場合に対応できて便利である。
このように、ライトドープ領域１２を備えることによって、より安定した書き込みと、不揮発性半導体記憶装置が高耐圧化することの効果も合わせて得ることができるのである。
【０１００】
次に、図６を用いてその製造方法を説明する。
図６において、１２はライトドープ領域である。図６（ａ）から図６（ｄ）は、共に図５に示す断面図と同一の方向から見た図である。
【０１０１】
図６（ａ）は、素子分離工程後、トンネル絶縁膜２、電荷蓄積層３を形成する絶縁膜形成工程を説明する図である。
図６（ｂ）は、第１の犠牲膜９を形成する第１の犠牲膜形成工程と、第２の犠牲膜１０とを形成する第２の犠牲膜形成工程とを説明する図である。
図６（ｃ）は、第２の犠牲膜１０を、第１の犠牲膜９と平面的に重なる部分のみエッチングして第１の犠牲膜９の上面を露出させる第２の犠牲膜除去工程と、その後に、第１の犠牲膜９を選択的に除去する第１の犠牲膜除去工程と、露出した半導体基板１の表面にライトドープ領域１２を形成するライトドープ領域形成工程とを説明する図である。
図６（ｄ）は、露出した半導体基板１の表面及び電荷蓄積層３の表面を同一の酸化工程によって酸化して側壁保護膜５とトップ絶縁膜４とを形成する側壁保護膜形成工程と、その後、ゲート電極６及び高濃度不純物層７を形成する工程とを説明する図である。
【０１０２】
まず、図６（ａ）から図６（ｃ）に至る製造工程には、図２（ａ）から図２（ｃ）を用いて説明した第１の実施形態と同様であるから、説明は省略する。
【０１０３】
ライトドープ領域形成工程を説明する（図６（ｃ））。
この工程は、半導体基板１に後の工程で形成する高濃度不純物層７を形成する不純物と同一導電型の不純物を、少ない不純物量でイオン注入する。このライトドープ領域１２を形成する工程がある点が特徴的な部分である。
【０１０４】
このとき、電荷蓄積層３は、その側端部にまだ側壁保護膜がないので表面が露出しているため、図示しないマスク材によって表面を保護する必要がある。第２の犠牲膜１０は、１５００Å程度のシリコン窒化膜で構成されており、下部の半導体基板１まで窒素イオンが到達することはないため、このまま剥き出しの状態でもよい。注入された不純物イオンは、ライトドープ領域１２として図示している。
【０１０５】
そして、すでに説明した他の実施形態と同様に、側壁保護膜形成工程をはじめとする一連の工程を経て、図４（ｄ）に示す構成になるが、その説明は省略する。
【０１０６】
以上、第１、第２、第３の実施形態を用いて説明した本発明の不揮発性半導体記憶装置の製造法の特徴は、２つの犠牲膜を用いることにより、トップ絶縁膜と側壁保護膜とを同時に形成するエリアを作り出すことができるという点である。これにより、メモリゲート絶縁膜のサイドエッチングを防止し、ゲート電極と電荷蓄積層間とで絶縁性が保たれ、動作上の不具合がない、つまり、信頼性の高い不揮発性半導体記憶装置を製造することができる。
【産業上の利用可能性】
【０１０７】
本発明の不揮発性半導体記憶装置の製造方法によれば、消去不良など電気特性が悪化しないから、高い信頼性を有するシステムに用いる不揮発性半導体記憶装置の製造方法として好適である。
【符号の説明】
【０１０８】
１  半導体基板
２  トンネル絶縁膜
３  電荷蓄積層
４  トップ絶縁膜
５  側壁保護膜
６  ゲート電極
７  高濃度不純物層
８  フィールド絶縁膜
９  第１の犠牲膜
１０  第２の犠牲膜
１１  窒素注入領域
１２  ライトドープ領域
２２  酸化エリア
３３  窒素イオン注入領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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