(57)【要約】【課題】出力電流の制限を高精度に行う。【解決手段】ボルテージレギュレータにおける過電流保護回路であって、ボルテージレギュレータの出力電圧ＶＯと基準電圧源３８の電圧とを比較し、比較結果に応じた出力電圧を出力端から出力する誤差増幅器３１と、ボルテージレギュレータの出力電流IＯに比例した電流Ｉ４と基準電流Ｉ５との差電流Ｉ６に応じた電流Ｉ３を誤差増幅器３１の出力端にフィードバックさせてボルテージレギュレータの出力電流ＩＯを制限する電流制御回路１９と、を備える。【選択図】図１
2012198624.tif 000002
【特許請求の範囲】
【請求項１】
ボルテージレギュレータにおける過電流保護回路であって、
前記ボルテージレギュレータの出力電圧と基準電圧とを比較し、比較結果に応じた出力電圧を出力端から出力する誤差増幅器と、
前記ボルテージレギュレータの出力電流に比例した電流と基準電流との差電流に応じた電流を前記誤差増幅器の出力端にフィードバックさせて前記ボルテージレギュレータの出力電流を制限する電流制御回路と、
を備えることを特徴とする過電流保護回路。
【請求項２】
前記電流制御回路は、前記誤差増幅器の出力端にフィードバックさせる電流を、前記ボルテージレギュレータの過電流動作時に対し、短絡電流動作時において増加させることで前記ボルテージレギュレータの出力電流を制限するように構成されることを特徴とする請求項１記載の過電流保護回路。
【請求項３】
前記誤差増幅器は、前記ボルテージレギュレータの出力電圧と前記基準電圧とを比較する差動対を含み、
前記電流制御回路は、前記差動対における前記ボルテージレギュレータの出力電圧を受ける側のトランジスタに流れる電流に比例した電流に基づいて前記基準電流を生成することを特徴とする請求項１記載の過電流保護回路。
【請求項４】
前記電流制御回路は、前記ボルテージレギュレータの出力電圧に応じてオンオフする第１のＭＯＳトランジスタを前記差電流が流れるフィードバック経路中に備え、前記ボルテージレギュレータの出力電圧が所定電圧より低下した場合に前記第１のＭＯＳトランジスタをオフさせて、前記誤差増幅器の出力端にフィードバックさせる電流を増加させることを特徴とする請求項２記載の過電流保護回路。
【請求項５】
前記所定電圧は、前記第１のＭＯＳトランジスタの閾値電圧であることを特徴とする請求項４記載の過電流保護回路。
【請求項６】
前記ボルテージレギュレータの出力電流に比例した電流が流れ込むノードに対し、
前記ノードを入力端に接続するカレントミラーを構成する、ダイオード接続とされる第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソースに接続され、前記第１のＭＯＳトランジスタがオンである場合にカレントミラーの入力端側を前記第２のＭＯＳトランジスタと共に構成する第３のＭＯＳトランジスタと、
前記ノードに接続され、前記基準電流を流す第４のＭＯＳトランジスタと、
を備え、
前記第１〜第４のＭＯＳトランジスタは、同一の導電型であって、
前記第１のＭＯＳトランジスタは、ドレインを前記ノードに接続し、
前記カレントミラーの出力端側から前記誤差増幅器の出力端に対してフィードバックさせるように構成されることを特徴とする請求項４または５記載の過電流保護回路。
【請求項７】
請求項１乃至６のいずれか一に記載の過電流保護回路を備えるボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流保護回路に関し、特にボルテージレギュレータにおける過電流保護回路に関する。
【背景技術】
【０００２】
ボルテージレギュレータの過電流保護回路は、出力電流を許容電流以下となるように最大電流を制限する機能と、出力短絡時に短絡時の電流を制限する機能が必要である。このような過電流保護回路に関し、短絡電流を最大電流より小さく設定でき、かつ最大電流と短絡電流の比をプロセスばらつきによらず正確に設定することのできる過電流保護回路を備えたボルテージレギュレータが特許文献１において開示されている。
【０００３】
図４は、特許文献１に記載の過電流保護回路を備えたボルテージレギュレータの回路図である。このボルテージレギュレータは、電源の電圧をボルテージレギュレータに供給する入力端子１１０と、電源の電圧から所定の電圧を出力する出力端子１００と、出力端子１００の電圧を分圧する出力電圧分圧回路１０３と、基準電圧を発生する基準電圧回路１０６と、分圧電圧と基準電圧を比較する誤差増幅器１０１と、誤差増幅器１０１の出力電圧によって制御され出力端子１００の電圧を一定に保つ出力トランジスタ１０２と、出力トランジスタ１０２と並列に接続した出力電流検出回路である出力電流検出トランジスタ１０４と、出力電流検出トランジスタ１０４の電流と出力端子１００と基準電圧回路１０７の電圧を入力する電流制御電流源１０５と、電流制御電流源１０５の電流によって制御される出力電流制御回路を構成する抵抗１０８と出力電流制御トランジスタ１０９と、からなる。
【０００４】
出力電流検出トランジスタ１０４は、出力トランジスタ１０２との比（例えば、１：１０００）により、出力電流に比例した電流を流す。電流制御電流源１０５は、出力電流検出トランジスタ１０４が流す電流を、出力端子１００と基準電圧回路１０７の電圧の関係により増幅した電流を抵抗１０８に流す。電流制御電流源１０５の電流が増加すると、出力電流制御トランジスタ１０９のゲート電圧が低下し、出力トランジスタ１０２のゲート電圧が上昇し、出力端子１００の電流は減少する。従って、ボルテージレギュレータは、出力端子１００の電流が増加した時に、出力電流検出トランジスタ１０４によって検出した電流と、出力端子１００と基準電圧回路１０７の電圧の関係により、出力端子の電流を制御するように動作する。
【０００５】
次に、電流制御電流源１０５の具体的な回路と動作を以下に説明する。出力端子１００とゲートを接続したＰＭＯＳトランジスタ７と、基準電圧回路１０７とゲートを接続したＰＭＯＳトランジスタ５とは、同一アスペクト比であり、ソースおよびバックゲートを共通に出力電流検出トランジスタ１０４のドレインと接続する。
【０００６】
ＰＭＯＳトランジスタ７のドレインは、飽和結線（ダイオード接続）されたＮＭＯＳトランジスタ８のドレインおよびゲートと接続する。ＮＭＯＳトランジスタ１０は、ゲートをＮＭＯＳトランジスタ８のゲートと接続し、夫々のソースおよびバックゲートは共に接地されており、カレントミラー回路を形成している。ＮＭＯＳトランジスタ８とＮＭＯＳトランジスタ１０の相互コンダクタンス係数を１：ｂにすることで、ＮＭＯＳトランジスタ１０にｂ倍のドレイン電流が流れる。ＰＭＯＳトランジスタ５のドレインは、飽和結線されたＮＭＯＳトランジスタ６のドレインおよびゲートと接続する。ＮＭＯＳトランジスタ９は、ゲートをＮＭＯＳトランジスタ６のゲートと接続し、夫々のソースおよびバックゲートは共に接地されており、カレントミラー回路を形成している。ＮＭＯＳトランジスタ６とＮＭＯＳトランジスタ９の相互コンダクタンス係数を１：ａにすることで、ＮＭＯＳトランジスタ９にａ倍のドレイン電流が流れる。ＮＭＯＳトランジスタ９及び１０のドレインは、抵抗１０８に接続している。
【０００７】
ここで、基準電圧回路１０７の電圧は、ボルテージレギュレータが出力端子１００に出力するべき電圧よりも低い電圧に設定する。また、ミラー比ａはミラー比ｂより小さく設定する。さらに、出力トランジスタ１０２と出力電流検出トランジスタ１０４の相互コンダクタンス係数の比を１／ｃとなる様に設定すると、出力電流Ｉｏｕｔに対する出力電流検出トランジスタ１０４のドレイン電流は、Ｉｏｕｔ／ｃとなる。
【０００８】
ＰＭＯＳトランジスタ５とＰＭＯＳトランジスタ７は差動対を構成しており、正常な出力電圧の場合には、出力電流検出トランジスタ１０４に流れ出る電流は、全てＮＭＯＳトランジスタ５に流れる。結果として、電流制御電流源１０５が抵抗１０８に流す電流は、Ｉｏｕｔ×ａ／ｃとなる。出力端子１００の出力電流が増加すると、出力電流検出トランジスタ１０４の電流も増加するため、抵抗１０８の電圧降下により出力電流制御トランジスタ１０９のゲート・ソース間電圧｜Ｖｇｓ１０９｜は増加する。ここで、抵抗１０８の抵抗値をＲとすると、｜Ｖｇｓ１０９｜は、次の式で求められる。
｜Ｖｇｓ１０９｜＝Ｒ×Ｉｏｕｔ×ａ／ｃ
【０００９】
｜Ｖｇｓ１０９｜が出力電流制御トランジスタ１０９のしきい値電圧｜Ｖｔｈ１０９｜を超えたとき、出力電流検出手段１０４と電流制御電流源１０５と抵抗１０８とトランジスタ１０９とによりフィードバックループが形成される。このフィードバックループの働きにより、ボルテージレギュレータの出力電流はＶｔｈ１０９＝Ｒ×Ｉｏｕｔ×ａ／ｃを満たす定電流動作に切り替わるため、出力電圧は低下する。よって、このボルテージレギュレータの最大出力電流Ｉｍａｘはこの時の出力電流となり、出力電流が次式となるよう過電流保護が働く。
Ｉｏｕｔ＝Ｉｍａｘ＝（ｃ×｜Ｖｔｈ１０９｜）／（Ｒ×ａ）
【００１０】
出力端子１００の電圧が過電流保護回路の働きによって低下して、基準電圧回路１０７の電圧に近づくと、ＰＭＯＳトランジスタ７に電流が流れ始める。出力端子１００の電圧が基準電圧回路１０７の電圧と等しいとき、出力電流検出トランジスタ１０４に流れる電流は、ＰＭＯＳトランジスタ５とＰＭＯＳトランジスタ７に等しく分流される。よって、ＮＭＯＳトランジスタ９のドレインに流れる電流はＩｏｕｔ×ａ／２ｃとなり、ＮＭＯＳトランジスタ１０のドレインに流れる電流はＩｏｕｔ×ｂ／２ｃとなるため、出力電流は次式を満たす様にさらに制限される。
Ｉｏｕｔ＝（２ｃ×｜Ｖｔｈ１０９｜）／（Ｒ×（ａ＋ｂ））
【００１１】
さらに、出力端子１００の電圧が低下して、基準電圧回路１０７の電圧よりも低くなると、出力電流検出トランジスタ１０４に流れる電流は、ほとんどＰＭＯＳトランジスタ７に流れるようになる。従って、出力電流Ｉｏｕｔは、次式となるように過電流保護が働く。
Ｉｏｕｔ＝Ｉｓｈｏｒｔ＝（ｃ×｜Ｖｔｈ１０９｜）／（Ｒ×ｂ）
【００１２】
基準電圧回路１０７の電圧が接地電圧よりも十分に高いとき、短絡電流は上記電流となる。また、ｂ＞ａの条件にあるとき、短絡電流は最大電流よりも小さくなり、その電流比はｂ：ａとなる。
【００１３】
以上のことから、最大電流が規定値となるように抵抗１０８などを設定すれば、短絡電流はＮＭＯＳトランジスタ９とＮＭＯＳトランジスタ１０の相互コンダクタンスの比によって正確に設定することが可能となる。ＮＭＯＳトランジスタ９とＮＭＯＳトランジスタ１０の相互コンダクタンスの比は、トランジスタの形状のみで設定可能であるので、短絡電流もまたプロセスばらつきによらず正確に設定することが可能となる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００８−１９３７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
以下の分析は本発明において与えられる。
【００１６】
図４において、出力端子１００の出力電流が増加すると、出力電流検出トランジスタ１０４の電流も増加するため、抵抗１０８の電圧降下により出力電流制御トランジスタ１０９のゲート・ソース間電圧｜Ｖｇｓ１０９｜は増加する。ここで、抵抗１０８の抵抗値をＲとすると、｜Ｖｇｓ１０９｜は、次の式で求められる。
｜Ｖｇｓ１０９｜＝Ｒ×Ｉｏｕｔ×ａ／ｃ
【００１７】
｜Ｖｇｓ１０９｜が出力電流制御トランジスタ１０９のしきい値電圧｜Ｖｔｈ１０９｜を超えたとき、出力電流検出手段１０４と電流制御電流源１０５と抵抗１０８とトランジスタ１０９とによりフィードバックループが形成される。
【００１８】
図５は、このようなボルテージレギュレータにおける出力電圧・出力電流特性を示す図である。図５において、｜Ｖｔｈ１０９｜が高い場合、あるいはＲの値が低い場合には、軌跡Ｓ１のように、過電流値（Ｉｍａｘ）、短絡電流値（Ｉｓｈｏｒｔ）が大きくなるほうにばらつく。逆に、｜Ｖｔｈ１０９｜が低い場合、あるいはＲの値が高い場合には、軌跡Ｓ２のように、過電流値（Ｉｍａｘ）、短絡電流値（Ｉｓｈｏｒｔ）が小さくなるほうにばらつく。
【００１９】
以上のように、従来のボルテージレギュレータは、電流の変化を抵抗によって電圧に変換し、入力されるトランジスタの閾値を基準に動作を行っているため、結果として、過電流値（Ｉｍａｘ）、短絡電流値（Ｉｓｈｏｒｔ）のばらつきが大きくなる。すなわち、電流の変化を電圧に変換する抵抗のばらつきΔＲと、トランジスタのばらつきによる閾値の変化分ΔＶｔｈの影響が現れ、過電流値および短絡電流値におけるばらつきを抑えることができない。言い換えれば、出力電流の変化を抵抗を用いて電圧に変換し、ＭＯＳトランジスタの閾値を用いて再度電流変換するというように、電流→電圧→電流と変換させているので、抵抗のばらつきとＭＯＳトランジスタの閾値のばらつきによる影響が現れ、過電流保護、短絡電流保護の電流の設定値のばらつきを抑えることができない。このため外部に接続される装置への電流供給能力がばらついてしまうことになる。
【課題を解決するための手段】
【００２０】
本発明の１つのアスペクト（側面）に係る過電流保護回路は、ボルテージレギュレータにおける過電流保護回路であって、ボルテージレギュレータの出力電圧と基準電圧とを比較し、比較結果に応じた出力電圧を出力端から出力する誤差増幅器と、ボルテージレギュレータの出力電流に比例した電流と基準電流との差電流に応じた電流を誤差増幅器の出力端にフィードバックさせてボルテージレギュレータの出力電流を制限する電流制御回路と、を備える。
【発明の効果】
【００２１】
本発明によれば、出力電流の制限を高精度に行うことが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態に係るに係るボルテージレギュレータの構成を示すブロック図である。
【図２】本発明の一実施例に係るボルテージレギュレータの回路図である。
【図３】本発明の一実施例に係るボルテージレギュレータにおける出力電圧・出力電流特性を示す図である。
【図４】従来の過電流保護回路を備えたボルテージレギュレータの回路図である。
【図５】従来のボルテージレギュレータにおける出力電圧・出力電流特性を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００２４】
図１は、本発明の一実施形態に係るボルテージレギュレータの構成を示すブロック図である。図１において、過電流保護回路は、ボルテージレギュレータにおける過電流保護回路であって、ボルテージレギュレータの出力電圧ＶＯと基準電圧（基準電圧源３８の電圧）とを比較し、比較結果に応じた出力電圧を出力端から出力する誤差増幅器３１と、ボルテージレギュレータの出力電流ＩＯに比例した電流Ｉ４と基準電流Ｉ５との差電流Ｉ６に応じた電流Ｉ３を誤差増幅器の出力端にフィードバックさせてボルテージレギュレータの出力電流を制限する電流制御回路１９と、を備える。
【００２５】
過電流保護回路において、電流制御回路は、誤差増幅器の出力端にフィードバックさせる電流を、ボルテージレギュレータの過電流動作時に対し、短絡電流動作時において増加させることでボルテージレギュレータの出力電流を制限するように構成されることが好ましい。
【００２６】
過電流保護回路において、誤差増幅器は、ボルテージレギュレータの出力電圧と基準電圧とを比較する差動対（図２の２２、２３）を含み、電流制御回路は、差動対におけるボルテージレギュレータの出力電圧を受ける側のトランジスタ（図２の２３）に流れる電流に比例した電流に基づいて基準電流を生成するようにしてもよい。
【００２７】
過電流保護回路において、電流制御回路は、ボルテージレギュレータの出力電圧に応じてオンオフする第１のＭＯＳトランジスタ（図２の１５）を差電流が流れるフィードバック経路中に備え、ボルテージレギュレータの出力電圧が所定電圧より低下した場合に第１のＭＯＳトランジスタをオフさせて、誤差増幅器の出力端にフィードバックさせる電流を増加させるようにしてもよい。
【００２８】
過電流保護回路において、所定電圧は、第１のＭＯＳトランジスタの閾値電圧であってもよい。
【００２９】
過電流保護回路において、ボルテージレギュレータの出力電流に比例した電流が流れ込むノード（図２のＮ２）に対し、ノードを入力端に接続するカレントミラーを構成する、ダイオード接続とされる第２のＭＯＳトランジスタ（図２の１３）と、第１のＭＯＳトランジスタのソースに接続され、第１のＭＯＳトランジスタがオンである場合にカレントミラーの入力端側を第２のＭＯＳトランジスタと共に構成する第３のＭＯＳトランジスタ（図２の１４）と、ノードに接続され、基準電流を流す第４のＭＯＳトランジスタ（図２の１７）と、を備え、第１〜第４のＭＯＳトランジスタは、同一の導電型であって、第１のＭＯＳトランジスタは、ドレインをノードに接続し、カレントミラーの出力端側から誤差増幅器の出力端に対してフィードバックさせるように構成されるようにしてもよい。
【００３０】
ボルテージレギュレータは、上記の過電流保護回路を備えるようにしてもよい。
【００３１】
以上のような過電流保護回路によれば、出力電流の制限を高精度に行って、過電流値および短絡電流値の制御を行うことが可能となる。
【００３２】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００３３】
図２は、本発明の一実施例に係るボルテージレギュレータの回路図であって、図１のブロック図の詳細を表す。図２において、ボルテージレギュレータは、電源電圧を供給する電源３７と、電源３７の電圧を降圧して所定の電圧を出力電圧ＶＯとして出力する出力用のＰＭＯＳトランジスタ３４と、負荷に相当する抵抗３６と、基準電圧を発生する基準電圧源３８と、出力電圧ＶＯと基準電圧源３８の電圧を比較する誤差増幅器３１と、ＰＭＯＳトランジスタ３４と並列に接続される出力電流検出用のＰＭＯＳトランジスタ３３と、誤差増幅器３１の差動対の一方の出力電圧（ＮＭＯＳトランジスタ２３のドレイン電圧）とＰＭＯＳトランジスタ３３からの電流とを入力する電流制御回路１９と、電流制御回路１９の電流によって制御される出力電流制御用のＰＭＯＳトランジスタ３２とを備える。
【００３４】
ＰＭＯＳトランジスタ３２は、ソースおよびバックゲートを電源３７に接続し、ゲートを電流制御回路１９内のＰＭＯＳトランジスタ１１のドレインに接続し、ドレインを誤差増幅器３１内のＰＭＯＳトランジスタ２６のドレインに接続する。
【００３５】
ＰＭＯＳトランジスタ３３は、ソースおよびバックゲートを電源３７に接続し、ゲートを誤差増幅器３１内のＰＭＯＳトランジスタ２６のドレインに接続し、ドレインを電流制御回路１９内のＮＭＯＳトランジスタ１７のドレインに接続する。
【００３６】
ＰＭＯＳトランジスタ３４は、ソースおよびバックゲートを電源３７に接続し、ゲートを誤差増幅器３１内のＰＭＯＳトランジスタ２６のドレインに接続し、ドレインを一端が接地された抵抗３６の他端に接続する。ＰＭＯＳトランジスタ３４のドレインの電圧は、出力電圧ＶＯとなり、ドレインから抵抗３６を介して出力電流ＩＯが流れる。
【００３７】
次に、誤差増幅器３１について説明する。
【００３８】
ＰＭＯＳトランジスタ２０は、ソースおよびバックゲートを電源３７に接続し、ゲートをＰＭＯＳトランジスタ２４のドレインに接続し、ドレインをＮＭＯＳトランジスタ２１のドレインに接続する。ＰＭＯＳトランジスタ２４は、ソースおよびバックゲートを電源３７に接続し、ゲートおよびドレインをＮＭＯＳトランジスタ２２のドレインに接続し、ＰＭＯＳトランジスタ２０とカレントミラーを構成する。
【００３９】
ＰＭＯＳトランジスタ２５は、ソースおよびバックゲートを電源３７に接続し、ゲートおよびドレインをＮＭＯＳトランジスタ２３のドレインに接続する。ＰＭＯＳトランジスタ２６は、ソースおよびバックゲートを電源３７に接続し、ゲートをＰＭＯＳトランジスタ２５のドレインに接続し、ドレインをＮＭＯＳトランジスタ２７のドレインに接続し、ＰＭＯＳトランジスタ２５とカレントミラーを構成する。ここでＰＭＯＳトランジスタ２６のドレインをノードＮ１とする。
【００４０】
ＮＭＯＳトランジスタ２１は、ソースおよびバックゲートを接地し、ゲートおよびドレインをＰＭＯＳトランジスタ２０のドレインに接続する。ＮＭＯＳトランジスタ２７は、ソースおよびバックゲートを接地し、ゲートをＮＭＯＳトランジスタ２１のドレインに接続し、ドレインをＰＭＯＳトランジスタ２６のドレインに接続し、ＮＭＯＳトランジスタ２１とカレントミラーを構成する。
【００４１】
ＮＭＯＳトランジスタ２２は、ソースを定電流源２８に接続し、バックゲートを接地し、ゲートを基準電圧源３８に接続し、ドレインをＰＭＯＳトランジスタ２４のドレインに接続する。ＮＭＯＳトランジスタ２３は、ソースを定電流源２８に接続し、バックゲートを接地し、ゲートをＰＭＯＳトランジスタ３４のドレインに接続し、ドレインをＰＭＯＳトランジスタ２５のドレインに接続し、ＮＭＯＳトランジスタ２２と差動対を構成する。
【００４２】
このような構成の誤差増幅器３１は、基準電圧源３８の電圧と出力電圧ＶＯとを比較して比較誤差を増幅し、過電流状態および短絡電流動作に無い場合には、基準電圧源３８の電圧と出力電圧ＶＯとが一致するようにＰＭＯＳトランジスタ３４を駆動する。
【００４３】
次に、電流制御回路１９について説明する。
【００４４】
ＰＭＯＳトランジスタ１１は、ソースおよびバックゲートを電源３７に接続し、ゲートおよびドレインをＮＭＯＳトランジスタ１２のドレインに接続し、ＰＭＯＳトランジスタ３２とカレントミラーを構成する。
【００４５】
ＰＭＯＳトランジスタ１８は、ソースおよびバックゲートを電源３７に接続し、ゲートを誤差増幅器３１内のＰＭＯＳトランジスタ２５のドレインに接続し、ドレインをＮＭＯＳトランジスタ１６のドレインに接続し、ＰＭＯＳトランジスタ２５とカレントミラーを構成する。
【００４６】
ＮＭＯＳトランジスタ１２は、ソースおよびバックゲートを接地し、ゲートをＮＭＯＳトランジスタ１３のドレインに接続し、ドレインをＰＭＯＳトランジスタ１１のドレインに接続する。ＮＭＯＳトランジスタ１３は、ソースおよびバックゲートを接地し、ゲートおよびドレインをＮＭＯＳトランジスタ１７のドレインおよびＮＭＯＳトランジスタ１５のドレインに接続し、ＰＭＯＳトランジスタ１２とカレントミラーを構成する。
【００４７】
ＮＭＯＳトランジスタ１４は、ソースおよびバックゲートを接地し、ゲートをＮＭＯＳトランジスタ１３のドレインに接続し、ドレインをＮＭＯＳトランジスタ１５のソースに接続する。ＮＭＯＳトランジスタ１５は、ソースをＮＭＯＳトランジスタ１４のドレインに接続し、バックゲートを接地し、ゲートをＰＭＯＳトランジスタ３４のドレインに接続し、ドレインをＮＭＯＳトランジスタ１３のドレインに接続する。ＮＭＯＳトランジスタ１４は、ＮＭＯＳトランジスタ１５がオン状態である場合、ＮＭＯＳトランジスタ１３と共にカレントミラーの入力側を構成する。
【００４８】
ＮＭＯＳトランジスタ１６は、ソースおよびバックゲートを接地し、ゲートおよびドレインをＰＭＯＳトランジスタ１８のドレインに接続する。ＮＭＯＳトランジスタ１７は、ソースおよびバックゲートを接地し、ゲートをＮＭＯＳトランジスタ１６のドレインに接続し、ドレインをＰＭＯＳトランジスタ３３のドレインに接続し、ＮＭＯＳトランジスタ１６とカレントミラーを構成する。ここでＮＭＯＳトランジスタ１３、１５、１７のそれぞれのドレインの接続点をノードＮ２とする。
【００４９】
次に、過電流保護回路の動作を説明する。図３は、本実施例のボルテージレギュレータにおける出力電圧・出力電流特性を示す図である。図３において、出力電圧ＶＯを一定のまま、出力電流ＩＯを増加させた場合、過電流保護によって出力電流ＩＯが制限される。この時の出力電流ＩＯの電流値を過電流Ｉｍａｘと呼ぶ。また、例えばボルテージレギュレータの出力が短絡状態となっていた場合、あるいは過電流保護回路の働きにより出力が低下した場合、更に電流が流れ続けるため、出力電流ＩＯを更に低下させるように短絡電流保護によって電流制限を行う。出力電圧ＶＯが０となった時の出力電流ＩＯの電流を短絡電流Ｉｓｈｏｒｔと呼ぶ。
【００５０】
１）過電流動作時
過電流動作状態に至った場合、基準電圧源３８の電圧と出力電圧ＶＯとを誤差増幅器３１が比較している。この状態で、ＰＭＯＳトランジスタ１８は、ＰＭＯＳトランジスタ２５とカレントミラーを構成しているため、ＰＭＯＳトランジスタ２５に流れる電流に比例した電流が流れ、ＮＭＯＳトランジスタ１６にも同一の電流が流れる。さらに、ＮＭＯＳトランジスタ１６のドレインが接続されるＮＭＯＳトランジスタ１７にも同一の電流Ｉ５が流れる。この電流Ｉ５を基準電流とする。
【００５１】
ＰＭＯＳトランジスタ３３では、誤差増幅器３１の出力であるノードＮ１をゲートに入力しており、出力電流ＩＯに比例した電流Ｉ４が流れる。Ｉ５とＩ４を比較し、比較結果である差電流Ｉ６がＮＭＯＳトランジスタ１３〜１５に流れる。ＮＭＯＳトランジスタ１３、１４とカレントミラーを構成しているＮＭＯＳトランジスタ１２は、差電流Ｉ６に比例した電流が流れる。ＰＭＯＳトランジスタ１１にも差電流Ｉ６に比例した電流が流れる。ＰＭＯＳトランジスタ１１とカレントミラーを構成しているＰＭＯＳトランジスタ３２のドレインに差電流Ｉ６に比例した電流Ｉ３が流れることで、ノードＮ１の電位を変化させるフィードバックループ動作となる。フィードバックループ動作では、ＮＭＯＳトランジスタ１３〜１５とＮＭＯＳトランジスタ１２のサイズ比となる折り返し比（ミラー比）により生成される電流Ｉ３がＩ１と等しくなるまで動作する。
【００５２】
以上のことから、
Ｉ１＝Ｉ３  ・・・  式（１）
Ｉ３＝Ｉ６・ａ  ・・・  式（２）
が成り立つ。ただし、ａは、差電流Ｉ６とＩ３の折り返し比である。
【００５３】
式（２）において、ａを１とすると、
Ｉ３＝Ｉ６  ・・・  式（３）
となる。
【００５４】
ノードＮ２において、出力電流ＩＯに比例する電流Ｉ４は、
Ｉ４＝Ｉ５＋Ｉ６  ・・・  式（４）
と表される。
【００５５】
式（１）、（３）、（４）より、過電流Ｉｍａｘは、
Ｉｍａｘ＝ｋ・Ｉ４＝ｋ（Ｉ５＋Ｉ１）  ・・・  式（５）
と表される。ただし、ｋは、ＰＭＯＳトランジスタ３４と３３のサイズ比である。
【００５６】
このように、ＮＭＯＳトランジスタ１３〜１５とＮＭＯＳトランジスタ１２のサイズ比およびＰＭＯＳトランジスタ３４と３３のサイズ比で過電流Ｉｍａｘの値を設定することが可能となる。
【００５７】
２）短絡電流動作時
短絡電流動作状態では、出力電圧ＶＯがＮＭＯＳトランジスタ１５の閾値電圧｜Ｖｔｈ１５｜よりも低下し、ＮＭＯＳトランジスタ１５はオフし、ＮＭＯＳトランジスタ１４もオフする。したがって、ＮＭＯＳトランジスタ１３のみがオンとなり、過電流動作時においてＮＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１４とに流れていた差電流Ｉ６は、ＮＭＯＳトランジスタ１３のみに流れる。
【００５８】
このためＮＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１２とのサイズ比が等価的に変化したことに相当し、差電流Ｉ６と差電流に比例した電流Ｉ３との比（ミラー比）が減少する。
【００５９】
式（２）におけるａを１とし、オフとなったＮＭＯＳトランジスタ１５で可変される比をｎ（ｎ＞１）とすると、
Ｉ３＝Ｉ６・ｎ
すなわち、Ｉ３／ｎ＝Ｉ６・・・  式（６）
と表される。
【００６０】
さらに、出力電圧ＶＯが基準電圧源３８の電圧よりも低下した場合、アンプの帰還動作によって誤差増幅器３１においてＰＭＯＳトランジスタ２５がオフとなり、さらにＰＭＯＳトランジスタ１８、ＮＭＯＳトランジスタ１６、１７がオフし、
Ｉ５＝０  ・・・  式（７）
である。
【００６１】
式（１）、（６）、（７）より短絡電流Ｉｓｈｏｒｔは、
Ｉｓｈｏｒｔ＝ｋ・Ｉ１／ｎ  ・・・  式（８）
と表される。
【００６２】
以上のような過電流保護回路によれば、ＮＭＯＳトランジスタ１３〜１５とＮＭＯＳトランジスタ１２のサイズ比およびＰＭＯＳトランジスタ３４と３３のサイズ比で過電流Ｉｍａｘの値を設定することができる。また、ＮＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１２のサイズ比およびＰＭＯＳトランジスタ３４と３３のサイズ比で短絡流Ｉｓｈｏｒｔの値を設定することができる。ここで、動作条件や製造ばらつきは、チップ内でほぼ同一であるため、電流特性の変化は、チップ内に含まれるトランジスタにおいてほぼ同様となり、動作条件や製造ばらつきの影響が相殺され、ほとんど無視することができる。したがって、過電流Ｉｍａｘおよび短絡電流Ｉｓｈｏｒｔの値をトランジスタのサイズ比のみによって高精度に設定することが可能である。
【００６３】
すなわち、本実施例の過電流保護回路は、基準電流以上に増加したことを検出し、その検出した電流のみで出力トランジスタの電流が小さくなるようにフィードバックループを動作させる。したがって、従来において、誤差要因であった電流→電圧→電流変換は行わないので、従来に比べ高精度化が可能である。
【００６４】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６５】
１１、１８、２０、２４〜２６、３２〜３４  ＰＭＯＳトランジスタ
１２〜１７、２１〜２３、２７  ＮＭＯＳトランジスタ
１９  電流制御回路
２８  定電流源
３１  誤差増幅器
３６  抵抗
３７  電源
３８  基準電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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