(57)【要約】【課題】高い電流増幅率が得られる半導体装置と、その製造方法とを提供する。【解決手段】領域ＲＢには、ベースＢとなるＰ型ウェル４ａ、エミッタＥとなるＮ＋拡散領域１５ａおよびコレクタＣとなるボトムＮ型ウェル６が形成されている。Ｐ型ウェル４ａは、半導体基板１の主表面から所定の深さにわたり形成されている。Ｎ＋拡散領域１５ａは、素子分離酸化膜３ａを貫通する開口部１３の底に位置するＰ型ウェル４ａの部分に、その表面から所定の深さにわたり形成されている。ボトムＮ型ウェル６は、Ｐ型ウェル４ａに接触するようにＰ型ウェル４ａの下方に形成されている。【選択図】図２
2012028670.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面における第１領域において、前記主表面から第１の深さにわたり形成され、ベースとなる第１導電型の第１不純物領域と、
前記第１不純物領域に接するように前記第１不純物領域の下方に形成され、コレクタとなる第２導電型の第２不純物領域と、
前記第１不純物領域における所定の領域を取り囲むように、前記半導体基板の前記主表面から前記第１の深さよりも浅い第２の深さにわたり形成された素子分離絶縁膜と、
前記所定の領域の表面から前記第１の深さよりも浅い第３の深さにわたり形成され、エミッタとなる第２導電型の第３不純物領域と
を備え、
前記第３不純物領域は、前記素子分離絶縁膜の下端部よりも下方に位置する、半導体装置。
【請求項２】
前記半導体基板の前記主表面における第２領域に不揮発性記憶素子が形成された、請求項１記載の半導体装置。
【請求項３】
前記不揮発性記憶素子は、コントロールゲート電極とフローティングゲート電極とを備えたフラッシュメモリである、請求項２記載の半導体装置。
【請求項４】
半導体基板の主表面における第１領域において、前記主表面から第１の深さにわたり、ベースとなる第１導電型の第１不純物領域を形成する工程と、
前記第１不純物領域に接するように前記第１不純物領域の下方に、コレクタとなる第２導電型の第２不純物領域を形成する工程と、
前記第１領域に、前記半導体基板の前記主表面から前記第１の深さよりも浅い第２の深さにわたり第１素子分離絶縁膜を形成する工程と、
前記第１素子分離絶縁膜に、前記第１不純物領域の部分の表面を露出する開口部を形成する工程と、
前記開口部の底に露出した前記第１不純物領域の部分の表面から前記第１の深さよりも浅い第３の深さにわたり、エミッタとなる第２導電型の第３不純物領域を形成する工程と
を備えた、半導体装置の製造方法。
【請求項５】
前記半導体基板の前記主表面における第２領域において、不揮発性記憶素子を形成する工程を備えた、請求項４記載の半導体装置の製造方法。
【請求項６】
前記不揮発性記憶素子を形成する工程は、
それぞれ所定の幅を有して第１方向に延在する複数の第２素子分離絶縁膜を互いに間隔を隔てて形成する工程と、
複数の前記第２素子分離絶縁膜を横切るように前記第１方向と交差する第２方向に延在し、コントロールゲート電極とフローティングゲート電極とを含むゲート配線を形成する工程と、
複数の前記第２素子分離絶縁膜のそれぞれによって挟まれた前記半導体基板の領域において、前記ゲート配線に対して、前記第１方向に位置する部分にソース領域を形成し、前記第１方向とは反対方向に位置する部分にドレイン領域を形成する工程と、
前記ゲート配線に対して前記第１方向に位置する前記第２素子分離絶縁膜の部分を除去することにより、前記半導体基板の部分の表面を露出する工程と、
露出した前記半導体基板の部分の表面に第２導電型の不純物を導入することにより、前記ソース領域を電気的に接続する配線を前記ゲート配線に沿って形成する工程と
を含み、
前記第２素子分離絶縁膜の部分を除去することにより、前記半導体基板の部分の表面を露出する工程と、前記第１素子分離絶縁膜に、前記第１不純物領域の部分の表面を露出する開口部を形成する工程とは同時に行われ、
露出した前記半導体基板の部分にエミッタとなる前記第３不純物領域を形成する工程と、第２導電型の不純物を導入することにより前記配線を形成する工程とは同時に行われる、請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、バイポーラトランジスタと不揮発性メモリを備えた半導体装置と、そのような半導体装置の製造方法とに関するものである。
【背景技術】
【０００２】
半導体装置の一つに、不揮発性メモリとしてフラッシュメモリを内蔵したマイコンがある。この種の半導体装置では、フラッシュメモリを動作させたり、周辺回路を動作させるために複数の異なった電圧が使用される。各電圧は、電源回路部の基準電圧発生回路部によって作られる基準電圧を昇圧等させることによって得られる。その基準電圧発生回路部は、バイポーラトランジスタにより構成される。
【０００３】
従来、この種の半導体装置では、バイポーラトランジスタだけを形成する工程は設けられておらず、バイポーラトランジスタは、フラッシュメモリや周辺回路の相補型のＭＯＳ（Metal Oxide Semiconductor）トランジスタ等を形成する工程を利用して形成される。このため、たとえば、ボトムＮ型ウェル、Ｐ型ウェルおよびＮ＋型高濃度拡散層によって形成される構造（縦構造）が擬似的にバイポーラトランジスタとして利用されることになる。なお、バイポーラトランジスタを開示した文献として、たとえば、特許文献１および特許文献２がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−３０８０７８号公報
【特許文献２】特開２００１−２１０６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した半導体装置では次のような問題点があった。相補型のＭＯＳトランジスタ等を形成する工程を利用して形成されるバイポーラトランジスタでは、ｐ型ウェルがベース領域に対応し、そのベース領域の幅はｐ型ウェルの深さ方向に相当することになる。このため、ベース領域の幅としては比較的長くなり、電流増幅率ｈＦＥを容易に上げることが困難であった。
【０００６】
本発明は、上述した問題点を解決するためになされたものであり、その目的は、高い電流増幅率が得られる半導体装置を提供することであり、他の目的は、そのような半導体装置を新たな工程を追加することなく製造することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の実施の形態に係る半導体装置は、主表面を有する半導体基板と、ベースとなる第１導電型の第１不純物領域と、コレクタとなる第２導電型の第２不純物領域と、素子分離絶縁膜と、エミッタとなる第２導電型の第３不純物領域とを備えている。ベースとなる第１導電型の第１不純物領域は、半導体基板の主表面における第１領域において、主表面から第１の深さにわたり形成されている。コレクタとなる第２導電型の第２不純物領域は、第１不純物領域に接するように第１不純物領域の下方に形成されている。素子分離絶縁膜は、第１不純物領域における所定の領域を取り囲むように、半導体基板の主表面から第１の深さよりも浅い第２の深さにわたり形成されている。エミッタとなる第２導電型の第３不純物領域は、所定の領域の表面から第１の深さよりも浅い第３の深さにわたり形成されている。第３不純物領域は、素子分離絶縁膜の下端部よりも下方に位置する。
【０００８】
本発明の他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面における第１領域において、主表面から第１の深さにわたり、ベースとなる第１導電型の第１不純物領域を形成する。第１不純物領域に接するように第１不純物領域の下方に、コレクタとなる第２導電型の第２不純物領域を形成する。第１領域に、半導体基板の主表面から第１の深さよりも浅い第２の深さにわたり第１素子分離絶縁膜を形成する。第１素子分離絶縁膜に、第１不純物領域の部分の表面を露出する開口部を形成する。開口部の底に露出した第１不純物領域の部分の表面から第１の深さよりも浅い第３の深さにわたり、エミッタとなる第２導電型の第３不純物領域を形成する。
【発明の効果】
【０００９】
本発明の実施の形態に係る半導体装置によれば、エミッタとなる第２導電型の第３不純物領域は、所定の領域の表面から第１の深さよりも浅い第３の深さにわたり形成され、素子分離絶縁膜の下端部よりも下方に位置する。これにより、エミッタとなる第３不純物領域とコレクタとなる第２不純物領域との間のベース距離が縮められて、電流増幅率を容易に上げることができる。
【００１０】
本発明の他の実施の形態に係る半導体装置の製造方法によれば、第１素子分離絶縁膜に、第１不純物領域の部分の表面を露出する開口部を形成し、その開口部の底に露出した第１不純物領域の部分の表面から第１の深さよりも浅い第３の深さにわたり、エミッタとなる第２導電型の第３不純物領域を形成する。これにより、エミッタとなる第３不純物領域とコレクタとなる第２不純物領域との間のベース距離を縮めることができて、電流増幅率を容易に上げることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る半導体装置の回路構成の一例を示すブロック図である。
【図２】同実施の形態において、半導体装置における、バイポーラトランジスタが形成されている領域、フラッシュメモリが形成されている領域および相補型のＭＯＳトランジスタが形成されている領域の断面図である。
【図３】同実施の形態において、バイポーラトランジスタが形成されている領域を示す部分斜視図である。
【図４】比較例に係る、バイポーラトランジスタが形成されている領域を示す部分平面図である。
【図５】図４に示す断面線Ｖ−Ｖにおける部分断面図である。
【図６】同実施の形態において、バイポーラトランジスタが形成されている領域を示す部分平面図である。
【図７】同実施の形態において、図６に示す断面線ＶＩＩ−ＶＩＩにおける部分断面図である。
【図８】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程におけるバイポーラトランジスタが形成される領域を示す部分平面図である。
【図１７】同実施の形態において、図１５に示す工程におけるメモリセルが形成される領域を示す部分平面図である。
【図１８】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行われる工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行われる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行われる工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程におけるメモリセルが形成される領域を示す部分平面図である。
【図３６】同実施の形態において、図３５に示す断面線ＸＸＸＶＩ−ＸＸＸＶＩにおける断面図である。
【図３７】同実施の形態において、図３５に示す断面線ＸＸＸＶＩＩ−ＸＸＸＶＩＩにおける断面図である。
【図３８】同実施の形態において、図３４に示す工程の後に行われる工程を示す断面斜視図である。
【図３９】同実施の形態において、図３８に示す工程の後に行われる工程を示す断面斜視図である。
【図４０】同実施の形態において、図３９に示す工程におけるメモリセルが形成される領域を示す部分平面図である。
【図４１】同実施の形態において、図４０に示す断面線ＸＬＩ−ＸＬＩにおける断面図である。
【図４２】同実施の形態において、図４０に示す断面線ＸＬＩＩ−ＸＬＩＩにおける断面図である。
【図４３】同実施の形態において、図３９に示す工程の後に行われる工程を示す断面斜視図である。
【図４４】同実施の形態において、図４３に示す工程におけるメモリセルが形成される領域を示す部分平面図である。
【図４５】同実施の形態において、図４４に示す断面線ＸＬＶ−ＸＬＶにおける断面図である。
【図４６】同実施の形態において、図４４に示す断面線ＸＬＶＩ−ＸＬＶＩにおける断面図である。
【図４７】同実施の形態において、図４３に示す工程の後に行われる工程を示す断面図である。
【図４８】同実施の形態において、図４７に示す工程における、図４４に示す断面線ＸＬＶＩ−ＸＬＶＩに対応する断面線に沿った断面図である。
【図４９】同実施の形態において、図４７に示す工程の後に行われる工程を示す断面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行われる工程を示す断面図である。
【図５１】同実施の形態において、図５０に示す工程の後に行われる工程を示す断面図である。
【図５２】同実施の形態において、図５１に示す工程の後に行われる工程を示す断面図である。
【図５３】同実施の形態において、図５２に示す工程の後に行われる工程を示す断面図である。
【図５４】同実施の形態において、図５３に示す工程の後に行われる工程を示す断面図である。
【図５５】同実施の形態において、図５４に示す工程の後に行われる工程を示す断面図である。
【図５６】同実施の形態において、図５５に示す工程の後に行われる工程を示す断面図である。
【図５７】同実施の形態において、図５６に示す工程の後に行われる工程を示す断面図である。
【発明を実施するための形態】
【００１２】
実施の形態１
本発明の実施の形態に係る半導体装置として、バイポーラトランジスタとフラッシュメモリを備えたマイコンについて説明する。図１に示すように、半導体装置としてのマイコンには、半導体チップ５１内に、たとえば、電源部５２、ロジック部５３、フラッシュメモリ部５４、ＳＲＡＭ（Static Random Access Memory）部５５が配置されている。基準電圧を発生させるバイポーラトランジスタは電源部５２内に形成されている。
【００１３】
次に、そのようなバイポーラトランジスタおよびフラッシュメモリ等を含む半導体装置の断面構造について説明する。図２に示すように、半導体基板１の主表面には、素子分離酸化膜３ａ，３ｂ，３ｃ，３ｄによって、所定の素子を形成するための領域ＲＢ，ＲＦ，ＲＣ等が複数規定されている。素子分離酸化膜３ａ，３ｂ，３ｃ，３ｄは、半導体基板１の主表面から所定の深さにわたり形成された溝（トレンチ）２ａ，２ｂ，２ｃ，２ｄに、シリコン酸化膜を充填することによって形成されている。領域ＲＢにはバイポーラトランジスタＢＴが形成され、領域ＲＦにはフラッシュメモリ部のメモリセルＦＭが形成され、領域ＲＣには、ロジック部のｐチャネル型のＭＯＳトランジスタＰＴとｎチャネル型のＭＯＳトランジスタＮＴとの相補型のＭＯＳトランジスタが形成されている。各領域ＲＢ，ＲＦ，ＲＣの構造についてさらに詳しく説明する。
【００１４】
まず、図２および図３に示すように、電源部のバイポーラトランジスタＢＴが形成される領域ＲＢには、ベースＢとなるＰ型ウェル４ａ、エミッタＥとなるＮ＋拡散領域１５ａおよびコレクタＣとなるボトムＮ型ウェル６が形成されている。Ｐ型ウェル（ベースＢ）４ａは、半導体基板１の主表面から所定の深さにわたり形成されている。Ｎ＋拡散領域（エミッタＥ）１５ａは、素子分離酸化膜３ａを貫通する開口部１３の底に位置するＰ型ウェル４ａの部分に、その表面から所定の深さにわたり形成されている。ボトムＮ型ウェル（コレクタＣ）６は、Ｐ型ウェル４ａに接触するようにＰ型ウェル４ａの下方に形成されている。後述するように、本半導体装置では、素子分離酸化膜３ａを貫通する開口部１３の底に位置するＰ型ウェル４ａの部分に、Ｎ＋拡散領域（エミッタＥ）１５ａが形成されていることで、Ｎ＋拡散領域（エミッタＥ）１５ａとボトムＮ型ウェル（コレクタＣ）６との距離（ベース距離）を狭めることができ、電流増幅率ｈＦＥを上げることができる。
【００１５】
素子分離酸化膜３ａと素子分離酸化膜３ｂとによって取り囲まれたＰ型ウェル４ａの部分には、表面から所定の深さにわたりＰ＋拡散領域１６ａが形成されている。また、Ｐ型ウェル４ａを取り囲むように、半導体基板の表面からボトムＮ型ウェル６に達するＮ型ウェル５ａが形成されている。そのＮ型ウェル５ａには、表面から所定の深さにわたりＮ＋拡散領域１５ａが形成されている。Ｎ＋拡散領域（エミッタＥ）１５ａ、Ｐ＋拡散領域１６ａおよびＮ＋拡散領域１５ａのそれぞれの表面には、コバルトシリサイド膜１７が形成されている。
【００１６】
メモリセルＦＭが形成される領域ＲＦには、半導体基板１の主表面から所定の深さにわたりＰ型ウェル４ｂが形成されている。Ｐ型ウェル４ｂの表面に接触するようにゲート酸化膜７が形成され、そのゲート酸化膜７に接触するようにフローティングゲート電極ＦＧが形成されている。フローティングゲート電極ＦＧに接触するようにＯＮＯ膜９が形成され、そのＯＮＯ膜９に接触するようにコントロールゲート電極ＣＧが形成されている。コントロールゲート電極ＣＧ等が延在する方向と交差する一方側に位置するＰ型ウェル４ｂの部分には、その表面から所定の深さにわたり、ドレインとなるＮ＋拡散領域１５ｃが形成され、他方側に位置するＰ型ウェル４ｂの部分には、その表面から所定の深さにわたり、ソースとなるＮ＋拡散領域１５ｃが形成されている。後述するように、Ｎ＋拡散領域１５ｃは、コントロールゲート電極ＣＧ等に沿って位置するソース領域を電気的に接続する拡散配線ＤＨを構成する。Ｎ＋拡散領域１５ｃおよびコントロールゲート電極ＣＧのそれぞれの表面には、コバルトシリサイド膜１７が形成されている。
【００１７】
フラッシュメモリのメモリセルでは、たとえば、ＮＯＲ型のメモリセルの場合には、書き込み動作は、ホットエレクトロン注入により電子をフローティングゲート電極に注入することによって書き込み動作が行われる。読み出し動作は、コントロールゲート電極に所定の電圧を印加し、ソース・ドレイン間に電流が流れるか否かによって行われる。消去動作は、ファウラ−ノルドハイム・トンネル効果により、フローティンゲート電極の電子を主に半導体基板に抜くことによって行われる。
【００１８】
相補型のＭＯＳトランジスタＰＴ，ＮＴが形成される領域ＲＣには、半導体基板１の主表面から所定の深さにわたり、Ｎ型ウェル５ｃとＰ型ウェル４ｃとが形成されている。Ｎ型ウェル５ｃにｐチャネル型のＭＯＳトランジスタＰＴが形成され、Ｐ型ウェル４ｃにｎチャネル型のＭＯＳトランジスタＮＴが形成されている。
【００１９】
Ｎ型ウェル５ｃには、Ｎ型ウェル５ｃの表面に接触するようにゲート酸化膜１０が形成され、そのゲート酸化膜１０に接触するようにゲート電極ＧＰが形成されている。ゲート電極ＧＰが延在する方向と交差する一方側と他方側とにそれぞれ位置するＮ型ウェル５ｃの部分には、その表面から所定の深さにわたり、ソース領域あるいはドレイン領域としてのＰ＋拡散領域１６ｂが形成されている。Ｐ＋拡散領域１６ｂおよびゲート電極ＧＰのそれぞれの表面には、コバルトシリサイド膜１７が形成されている。
【００２０】
Ｐ型ウェル４ｃには、Ｐ型ウェル４ｃの表面に接触するようにゲート酸化膜１０が形成され、そのゲート酸化膜１０に接触するようにゲート電極ＧＮが形成されている。ゲート電極ＧＮが延在する方向と交差する一方側と他方側とにそれぞれ位置するＰ型ウェル４ｃの部分には、その表面から所定の深さにわたり、ソース領域あるいはドレイン領域としてのＮ＋拡散領域１５ｄが形成されている。Ｎ＋拡散領域１５ｄおよびゲート電極ＧＮのそれぞれの表面には、コバルトシリサイド膜１７が形成されている。
【００２１】
バイポーラトランジスタＢＴ、メモリセルＦＭおよび相補型のＭＯＳトランジスタＰＴ，ＮＴを覆うように、シリコン酸化膜等の層間絶縁膜１８が形成されている。その層間絶縁膜１８には、複数のコンタクトホールが形成されている。領域ＲＢでは、エミッタＥに電気的に接続されているコバルトシリサイド膜７を露出するコンタクトホール１９ａ、ベースＢに電気的に接続されているコバルトシリサイド膜７を露出するコンタクトホール１９ｂ、コレクタＣに電気的に接続されているコバルトシリサイド膜７を露出するコンタクトホール１９ｃが形成されている。そのコンタクトホール１９ａ，１９ｂ，１９ｃ内には、プラグ２０ａ，２０ｂ，２０ｃが形成されている。
【００２２】
領域ＲＦでは、ドレインとなるＮ＋拡散領域１５ｃに電気的に接続されているコバルトシリサイド膜７を露出するコンタクトホール１９ｄが形成されている。そのコンタクトホール１９ｄ内には、プラグ２０ｄが形成されている。領域ＲＣでは、ｐチャネル型のＭＯＳトランジスタの１対のＰ＋拡散領域１６ｂに電気的に接続されるコバルトシリサイド膜１７を露出するコンタクトホール１９ｅが形成されている。また、領域ＲＣでは、ｎチャネル型のＭＯＳトランジスタの１対のＮ＋拡散領域１５ｄに電気的に接続されるコバルトシリサイド膜１７を露出するコンタクトホール１９ｆが形成されている。そのコンタクトホール１９ｅ，１９ｆ内には、プラグ２０ｅ，２０ｆが形成されている。
【００２３】
層間絶縁膜１８の表面に接触するように第１配線が形成されている。領域ＲＢでは、プラグ２０ａに電気的に接続される第１配線２１ａ、プラグ２０ｂに電気的に接続される第１配線２１ｂ、プラグ２０ｃに電気的に接続される第１配線２１ｃが形成されている。領域ＲＦでは、プラグ２０ｄに電気的に接続される第１配線２１ｄが形成されている。領域ＲＣでは、プラグ２０ｅに電気的に接続される第１配線２１ｅ、プラグ２０ｆに電気的に接続される第１配線２１ｆが形成されている。半導体装置では、必要に応じて、第１配線の上にさらに層間絶縁膜を介在させて第２配線等の多層配線構造（図示せず）が形成されることになる。
【００２４】
上述した半導体装置では、領域ＲＢに形成されるバイポーラトランジスタのエミッタＥとなるＮ＋拡散領域１５ａが、素子分離酸化膜３ａを貫通する開口部１３の底に位置するＰ型ウェル４ａの部分に形成されていることで、バイポーラトランジスタの電流増幅率ｈＦＥを容易に上げることができる。このことについて、比較例を交えて説明する。
【００２５】
図４および図５に示すように、比較例に係る半導体装置では、Ｐ型ウェル（ベースＢ）１０４ａは、半導体基板１０１の主表面から所定の深さにわたり形成されている。Ｎ＋拡散領域（エミッタＥ）１１５ａは、素子分離酸化膜１０３ａによって取り囲まれた領域に位置するＰ型ウェル１０４ａの部分に、その表面から所定の深さにわたり形成されている。ボトムＮ型ウェル（コレクタＣ）１０６は、Ｐ型ウェル１０４ａに接触するようにＰ型ウェル１０４ａの下方に形成されている。素子分離酸化膜１０３ａと素子分離酸化膜１０３ｂとによって取り囲まれたＰ型ウェル１０４ａの部分には、表面から所定の深さにわたりＰ＋拡散領域１１６ａが形成されている。また、Ｐ型ウェル１０４ａを取り囲むように、半導体基板の表面からボトムＮ型ウェル１０６に達するＮ型ウェル１０５ａが形成されている。Ｎ型ウェル１０５ａには、表面から所定の深さにわたりＮ＋拡散領域１１５ａが形成されている。
【００２６】
比較例に係る半導体装置では、素子分離酸化膜１０３ａは、半導体基板の所定の領域（領域Ａ）を取り囲むように形成される所定の深さの溝内に形成されているため、Ｎ＋拡散領域（エミッタＥ）１１５ａが形成される領域Ａの表面の位置は、半導体基板の当初の表面の位置とほとんど変わらない。このため、領域Ａの表面から所定の深さにわたり形成されるエミッタＥ（Ｎ＋拡散領域１１５ａ）とコレクタＣ（ボトムＮ型ウェル１０６）との距離（ベース距離ＬＰ）は約１μｍ程度なり、ベース距離としては比較的長くなる。
【００２７】
バイポーラトランジスタでは、エミッタＥから注入された電子はベースＢを通り、コレクタＣに達することになる。このとき、一部の電子はベースＢにおける多数キャリアであるホール（正孔）と結合することにより消滅（再結合）し、ベース電流となる。ベース距離が長いと再結合によるベース電流が多くなり、電流増幅率ｈＦＥを上げることが難しくなる。電流増幅率ｈＦＥは、ベース電流ＩＢに対するコレクタ電流ＩＣの比（ＩＣ／ＩＢ）として定義される。
【００２８】
比較例に係る半導体装置に対して、本実施の形態に係る半導体装置では、図６および図７に示すように、Ｎ＋拡散領域（エミッタＥ）１５ａは、素子分離酸化膜３ａを貫通する開口部１３の底に位置するＰ型ウェル４ａの部分に形成される。このため、Ｎ＋拡散領域（エミッタＥ）１５ａが形成される領域の表面の位置は、半導体基板の当初の表面の位置よりも低い位置にある。これにより、その領域の表面から所定の深さにわたり形成されるエミッタＥ（Ｎ＋拡散領域１５ａ）とコレクタＣ（ボトムＮ型ウェル６）との距離（ベース距離）Ｌは、比較例の場合におけるベース距離よりも短くなる。その結果、ベースＢにおいて再結合によるベース電流を減少させることができて、電流増幅率ｈＦＥ（ＩＣ／ＩＢ）を容易に上げることができる。
【００２９】
また、半導体装置では、バイポーラトランジスタの電流増幅率ｈＦＥを上げることで、たとえば、ステッピングモータ等の動作を高速に制御させる入出力回路（Ｉ／Ｏ）を設計する場合に、半導体チップの面積が大きくなるのを抑制することも可能になる。さらに、半導体チップの面積が大きくなるのを抑制することで、ＥＭＩ（Electro-Magnetic Interference）耐性を向上させることも可能になる。
【００３０】
しかも、後述するように、素子分離酸化膜３ａを貫通する開口部１３の底に位置するＰ型ウェル４ａの部分に形成するＮ＋拡散領域（エミッタＥ）１５ａを新たな工程を追加することなく形成することができる。
【００３１】
実施の形態２
ここでは、前述した半導体装置の製造方法について説明する。まず、図８に示すように、半導体基板１の主表面に接触するようにシリコン窒化膜３１が形成され、そのシリコン窒化膜３１に接触するようにシリコン酸化膜３２が形成される。次に、素子分離絶縁膜を形成するための溝（トレンチ）が形成される。図９に示すように、所定の写真製版処理を施すことにより、レジスト３６が形成される。次に、図１０に示すように、レジスト３６をマスクとして、所定のドライエッチング処理を施すことにより、露出しているシリコン酸化膜３２の部分およびその直下に位置するシリコン窒化膜３１の部分を除去し、半導体基板１の表面を露出させる。次に、図１１に示すように、レジスト３６が除去される。
【００３２】
次に、図１２に示すように、残されたシリコン酸化膜３２の部分およびシリコン窒化膜３１の部分をマスクとして、露出した半導体基板１の表面に所定のドライエッチング処理を施すことにより、半導体基板１の表面から所定の深さにわたり、素子分離絶縁膜を充填する溝２ａ，２ｂ，２ｃ，２ｄがそれぞれ形成される。次に、図１３に示すように、溝２ａ，２ｂ，２ｃ，２ｄを充填するように、半導体基板１の表面上にシリコン酸化膜３が形成される。次に、図１４に示すように、化学的機械研磨処理（ＣＭＰ：Chemical Mechanical Polishing）を施すことにより、溝２ａ，２ｂ，２ｃ，２ｄ内に位置するシリコン酸化膜３の部分を残して、シリコン酸化膜３２の上面上に位置するシリコン酸化膜３の部分が除去される。
【００３３】
次に、図１５に示すように、半導体基板１の表面上に残されたシリコン酸化膜３２の部分およびシリコン窒化膜３１の部分が除去される。このとき、シリコン酸化膜３の部分も一部除去される。こうして、素子分離酸化膜３ａ，３ｂにより、バイポーラトランジスタが形成される領域ＲＢが規定され、素子分離酸化膜３ｃにより、フラッシュメモリのメモリセルが形成される領域ＲＦが規定され、素子分離酸化膜３ｄにより、相補型のＭＯＳトランジスタが形成される領域ＲＣが規定される。図１６に示すように、バイポーラトランジスタが形成される領域ＲＢでは、素子分離酸化膜３ａを取り囲むように、素子分離酸化膜３ｂが形成される。また、図１７に示すように、メモリセルが形成される領域ＲＦでは、所定の幅を有する素子分離酸化膜３ｃが互いに間隔を隔てて形成される。なお、図１５に示される領域ＲＦは、図１７に示すｙ方向に沿った断面を示す。
【００３４】
次に、図１８に示すように、所定の熱酸化処理を施すことにより、半導体基板１の表面に犠牲酸化膜３３が形成されて、その後、その犠牲酸化膜３３が除去される。次に、図１９に示すように、所定の熱酸化処理を施すことにより、半導体基板１の表面にゲート酸化膜７が形成される。次に、図２０に示すように、たとえばＣＶＤ（Chemical Vapor Deposition）法により、ゲート酸化膜７に接触するようにポリシリコン膜８が形成される。次に、図２１に示すように、所定の写真製版処理を施すことにより、領域ＲＢ，ＲＣを覆い、メモリセルが形成される領域ＲＦを露出するレジスト３７が形成される。次に、所定のエッチング処理を施すことにより、領域ＲＦに位置する露出したポリシリコン膜８の表面の部分が除去される。その後、レジスト３７が除去される。
【００３５】
次に、図２２に示すように、ポリシリコン膜８の表面に接触するように、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を積層することによりＯＮＯ膜９が形成される。次に、図２３に示すように、所定の写真製版処理を施すことにより、メモリセルが形成される領域ＲＦを覆うレジスト３８が形成される。次に、そのレジスト３８をマスクとして、所定の異方性エッチング処理を施すことにより、領域ＲＢおよび領域ＲＣに位置するＯＮＯ膜９の部分およびポリシリコン膜８の部分等が除去される。次に、図２４に示すように、レジスト３８が除去される。次に、図２５に示すように、所定の熱酸化処理を施すことにより、ゲート酸化膜１０が形成される。そのゲート酸化膜１０の表面に接触するように、たとえばＣＶＤ法により、ポリシリコン膜１１が形成される。
【００３６】
次に、図２６に示すように、ポリシリコン膜１１の表面に接触するように、シリコン酸化膜３４が形成される。次に、図２７に示すように、所定の写真製版処理を施すことにより、メモリセルが形成される領域ＲＦを覆うレジスト３９が形成される。次に、レジスト３９をマスクとして異方性エッチングを施すことにより、露出したシリコン酸化膜３４の部分が除去される。次に、図２８に示すように、レジスト３９が除去される。次に、図２９に示すように、たとえばＣＶＤ法により、残されたシリコン酸化膜３４を覆うようにシリコン酸化膜３５が形成される。
【００３７】
次に、図３０に示すように、所定の写真製版処理を施すことにより、ゲート電極をパターニングするためのレジスト４０が形成される。次に、図３１に示すように、レジスト４０をマスクとして、シリコン酸化膜３５等にエッチングすることにより、シリコン酸化膜３５等のハードマスクが形成される。そのハードマスクとしてのシリコン酸化膜３５等をマスクとして、ポリシリコン膜１１等に異方性エッチング処理を施すことにより、メモリセルが形成される領域ＲＦでは、コントロールゲート電極ＣＧが形成される。相補型のＭＯＳトランジスタが形成される領域ＲＣでは、ゲート電極ＧＰ，ＧＮが形成される。
【００３８】
次に、図３２に示すように、所定の写真製版処理を施すことにより、領域ＲＢ，ＲＣを覆い、メモリセルが形成される領域ＲＦを露出するレジスト４１が形成される。次に、図３３に示すように、レジスト４１およびシリコン酸化膜３５等をマスクとして、ＯＮＯ膜９およびポリシリコン膜８等に異方性エッチングを施すことにより、フローティングゲート電極ＦＧが形成される。また、レジスト４１等をマスクとして、領域ＲＭへボロンあるいは砒素の不純物イオンの注入が行われる。次に、図３４に示すように、レジスト４１が除去される。
【００３９】
この工程が完了した時点でのメモリセルが形成される領域ＲＦの平面構造を図３５に示し、その断面構造を図３６および図３７に示す。図３５および図３６に示すように、コントロールゲート電極ＣＧおよびフローティングゲート電極ＦＧは、一方向に延在する素子分離酸化膜３ｃに対してほぼ直交するように、互いに間隔を隔てて形成されている。また、図３５および図３７に示すように、互いに隣接する一方のコントロールゲート電極ＣＧ等と他方のコントロールゲート電極ＣＧ等との間には、素子分離酸化膜３ｃが互いに間隔を隔てて位置する。
【００４０】
次に、図３８に示すように、所定の写真製版処理を施すことによりレジスト４２が形成される。レジスト４２は、領域ＲＦでは、ソース領域をコントロールゲート電極ＣＧ等（ゲート配線）に沿って電気的に接続する拡散配線を形成するための半導体基板の部分を露出させるために、ゲート配線に対してソース領域が形成される側に位置する領域については、ゲート配線が延在する方向に沿って露出するパターンとされる。一方、レジスト４２は、ゲート配線に対してドレイン領域が形成される側に位置する領域については、ゲート配線が延在する方向に沿って覆うパターンとされる。さらに、領域ＲＢでは、素子分離酸化膜３ａの領域内において素子分離酸化膜３ａの表面を露出するパターン（開口部４２ａ）が形成される。
【００４１】
次に、図３９に示すように、レジスト４２をマスクとして、所定の異方性エッチング処理を施すことにより、領域ＲＦでは、ゲート配線が延在する方向に沿って露出する素子分離酸化膜３ｃの部分が除去され、領域ＲＢでは、開口部４２ａの底に露出する素子分離酸化膜３ａの部分が除去される。また、レジスト４２等をマスクとして、Ｎ型の不純物イオンが注入される。この工程が完了した時点での平面構造を図４０に示し、断面構造を図４１および図４２に示す。図４０および図４１に示すように、互いに隣接する一方のコントロールゲート電極ＣＧ等と他方のコントロールゲート電極ＣＧ等との間に位置する素子分離酸化膜３ｃの部分は除去されて、図４２に示すように、ゲート配線が延在する方向に沿って、拡散配線が形成されることになる半導体基板１の部分の表面が露出する。
【００４２】
一方、領域ＲＢでは、図３９に示すように、素子分離酸化膜３ａの領域内に、エミッタが形成されることになるＰ型ウェル４ａの部分の表面を露出する開口部１３が形成される。こうして、本実施の形態に係る製造方法では、メモリセルが形成される領域ＲＦにおいて、拡散配線を形成するための素子分離酸化膜３ｃのエッチング処理と、バイポーラトランジスタが形成される領域ＲＢにおいて、エミッタを形成するための素子分離酸化膜３ａのエッチング処理とが同時に行なわれることになる。次に、図４３、図４４、図４５および図４６に示すように、レジスト４２が除去される。
【００４３】
次に、コントロールゲート電極ＣＧ等およびゲート電極ＧＰ，ＧＮを覆うように、シリコン酸化膜（図示せず）が形成される。そのシリコン酸化膜の全面にエッチバック処理を施すことにより、図４７に示すように、領域ＲＦでは、コントロールゲート電極ＣＧ等の側面上にサイドウォールスペーサ１４が形成される。また、領域ＲＣでは、ゲート電極ＧＰ，ＧＮの側面上にサイドウォールスペーサ１４が形成される。次に、所定の写真製版処理を施すことにより、レジスト４３が形成される。領域ＲＢでは、レジスト４３は、素子分離酸化膜３ａと素子分離酸化膜３ｂとによって挟まれたＰ型ウェル４ａの部分を覆い、素子分離酸化膜２ａの開口部の底に位置するＰ型ウェル４ａの部分の表面を露出する。領域ＲＦでは、レジスト４３は、メモリセルを露出し、領域ＲＣでは、ゲート電極ＧＰ等を覆う。
【００４４】
次に、そのレジスト４３をマスクとして、Ｎ型の不純物イオンを注入することにより、領域ＲＢでは、エミッタとなるＮ＋拡散領域１５ａが形成され、また、コレクタに電気的に接続されるＮ＋拡散領域１５ｂが形成される。領域ＲＦでは、ソース領域あるいはドレイン領域となるＮ＋拡散領域１５ｃが形成される。また、図４７および図４８に示すように、ソース領域（Ｎ＋拡散領域１５ｃ）を互いに電気的に接続する拡散配線ＤＨが形成される。領域ＲＣでは、ｎチャネル型のＭＯＳトランジスタのソースあるいはドレインとなるＮ＋拡散領域１５ｄが形成される。こうして、本実施の形態に係る製造方法では、メモリセルの拡散配線ＤＨを形成するための不純物イオンの注入と、バイポーラトランジスタのエミッタを形成するための不純物イオンの注入とが同時に行なわれることになる。その後、レジスト４３が除去される。
【００４５】
次に、図４９に示すように、所定の写真製版処理を施すことにより、領域ＲＢでは、素子分離酸化膜３ａと素子分離酸化膜３ｂとの間に位置するＰ型ウェル４ａの部分を露出するとともに、Ｎ＋拡散領域１５ａを覆い、領域ＲＦでは、これを覆い、領域ＲＣでは、ゲート電極ＧＮ等を覆うレジスト４４が形成される。次に、そのレジスト４４をマスクとして、Ｐ型の不純物イオンを注入することにより、領域ＲＢでは、ベースに電気的に接続されるＰ＋拡散領域１６ａが形成され、領域ＲＣでは、ｐチャネル型のＭＯＳトランジスタのソースあるいはドレインとなるＰ＋拡散領域１６ｂが形成される。次に、図５０に示すように、レジスト４４が除去される。
【００４６】
次に、図５１に示すように、サリサイドプロセスによりコバルトシリサイド膜１７が形成される。次に、図５２に示すように、コントロールゲート電極ＣＧ等およびゲート電極ＧＰ，ＧＮ等を覆うように、たとえばＣＶＤ法により、シリコン酸化膜等の層間絶縁膜１８が形成される。次に、図５３に示すように、所定の写真製版処理を施すことにより、コンタクトホールを形成するためのレジスト４５が形成される。
【００４７】
次に、図５４に示すように、レジスト４５をマスクとして、層間絶縁膜１８に異方性エッチングを施すことにより、コンタクトホールが形成される。領域ＲＢでは、Ｎ＋拡散領域１５ａ（コバルトシリサイド膜１７）に達するコンタクトホール１９ａ、Ｐ＋拡散領域１６ａ（コバルトシリサイド膜１７）に達するコンタクトホール１９ｂおよびＮ＋拡散領域１５ｂ（コバルトシリサイド膜１７）に達するコンタクトホール１９ｃが形成される。領域ＲＦでは、Ｎ＋拡散領域１５ｃ（コバルトシリサイド膜１７）に達するコンタクトホール１９ｄが形成される。領域ＲＣでは、Ｐ＋拡散領域１６ｂ（コバルトシリサイド膜１７）に達するコンタクトホール１９ｅおよびＮ＋拡散領域１５ｄ（コバルトシリサイド膜１７）に達するコンタクトホール１９ｆが形成される。
【００４８】
次に、レジスト４５が除去される。次に、コンタクトホール１９ａ〜１９ｆを充填するように、層間絶縁膜１８の表面にタングステン膜（図示せず）が形成される。次に、化学的機械研磨処理を施して、コンタクトホール１９ａ〜１９ｆ内に位置するタングステン膜の部分を残して、層間絶縁膜１８の上面上に位置するタングステン膜の部分を除去することにより、図５５に示すように、コンタクトホール１９ａ〜１９ｆ内にプラグ２０ａ〜２０ｆがそれぞれ形成される。
【００４９】
次に、図５６に示すように、たとえばスパッタ法により、層間絶縁膜１８の表面に接触するようにアルミニウム膜２１が形成される。次に、所定の写真製版処理を施すことにより、配線をパターニングするためのレジスト４６が形成される。次に、そのレジスト４６をマスクとしてアルミニウム膜２１に異方性エッチングを施すことにより、図５７に示すように、第１配線が形成される。領域ＲＢでは、エミッタＥとなるＮ＋拡散領域１５ａに電気的に接続される第１配線２１ａ、ベースＢとなるＰ型ウェル４ａに電気的に接続される第１配線２１ｂおよびコレクタＣとなるボトムＮ型ウェル６に電気的に接続される第１配線２１ｃがそれぞれ形成される。領域ＲＦでは、メモリセルのＮ＋拡散領域１５ｃに電気的に接続される第１配線２１ｄが形成される。領域ＲＣでは、ｐチャネル型のＭＯＳトランジスタのＰ＋拡散領域１６ｂに電気的に接続される第１配線２１ｅが形成され、ｎチャネル型のＭＯＳトランジスタのＮ＋拡散領域１５ｄに電気的に接続される第１配線２１ｆが形成される。
【００５０】
その後、レジスト４６が除去される。さらに、必要に応じて、第１配線２１ａ〜２１ｆの上に層間絶縁膜（図示せず）を介在させて第２配線等の多層配線構造（図示せず）が形成されて、半導体装置が完成する。
【００５１】
上述した半導体装置の製造方法では、Ｎ＋拡散領域（エミッタＥ）１５ａは、素子分離酸化膜３ａを貫通する開口部１３の底に位置するＰ型ウェル４ａの部分に形成される。これにより、実施の形態１において説明したように、エミッタＥ（Ｎ＋拡散領域１５ａ）とコレクタＣ（ボトムＮ型ウェル６）との距離（ベース距離）Ｌが縮められて、電流増幅率ｈＦＥ（ＩＣ／ＩＢ）を容易に上げることができる。
【００５２】
しかも、そのエミッタＥ（Ｎ＋拡散領域１５ａ）は、工程を追加することなく、メモリセルが形成される領域ＲＦに拡散配線ＤＨを形成する工程と同時に形成することができる。すなわち、まず、素子分離酸化膜３ｃにエッチング処理を施して半導体基板１の表面を露出させる際に、バイポーラトランジスタを形成する領域ＲＢの素子分離酸化膜３ａに同時にエッチング処理を施すことで、工程を追加することなくエミッタを形成するＰ型ウェル４ａの部分の表面を露出させることができる。そして、露出した領域ＲＦの半導体基板の表面にＮ型の不純物イオンを注入して拡散配線を形成する際に、露出した領域ＲＢのＰ型ウェル４ａの部分に同時にＮ型の不純物イオンを注入することで、工程を追加することなくエミッタとなるＮ＋拡散領域１５ａを形成することができる。
【００５３】
なお、上述した半導体装置では、メモリとしてスタックゲート型のフラッシュメモリを例に挙げて説明したが、メモリとしてはこの種のメモリに限られず、不揮発性記憶素子を備えた半導体装置においても適用が可能である。
【００５４】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５５】
本発明は、バイポーラトランジスタと不揮発性記憶素子を備えた半導体装置に有効に利用される。
【符号の説明】
【００５６】
１  半導体基板、３１  シリコン窒化膜、３２  シリコン酸化膜、２ａ，２ｂ，２ｃ，２ｄ  溝、３  シリコン酸化膜、３ａ，３ｂ，３ｃ，３ｄ  素子分離酸化膜、４ａ，４ｂ，４ｃ  Ｐ型ウェル、５ａ，５ｂ，５ｃ  Ｎ型ウェル、６  ボトムＮ型ウェル、３３  犠牲シリコン酸化膜、７  ゲート酸化膜、８  ポリシリコン膜、９  ＯＮＯ膜、１０  ゲート酸化膜、１１  ポリシリコン膜、３４  シリコン酸化膜、３５  シリコン酸化膜、１３  開口部、１４  サイドウォールスペーサ、１５ａ，１５ｂ，１５ｃ，１５ｄ  Ｎ＋拡散領域、１６ａ，１６ｂ  Ｐ＋拡散領域、１７  コバルトシリサイド膜、１８  層間絶縁膜、１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ  コンタクトホール、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ  プラグ、２１  アルミニウム膜、２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ  第１配線、３６〜４２  レジスト、４２ａ  開口部、４３〜４６  レジスト、５１  半導体チップ、５２  電源部、５３  ロジック部、５４  フラッシュメモリ部、５５  ＳＲＡＭ部、ＣＧ  コントロールゲート電極、ＦＧ  フローティングゲート電極、ＧＮ，ＧＰ  ゲート電極、ＤＨ  拡散配線、ＢＴ  バイポーラトランジスタ、Ｂ  ベース、Ｅ  エミッタ、Ｃ  コレクタ、ＦＭ  メモリセル、ＮＴ  ｎチャネル型のＭＯＳトランジスタ、ＰＴ  ｐチャネル型のＭＯＳトランジスタ、ＲＢ  領域、ＲＦ  領域、ＲＣ  領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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