(57)【要約】【課題】微細化されたＮ＋型ソース層とソース電極のコンタクト抵抗が低減されたパワーＭＯＳトランジスタの実現を図る。【解決手段】Ｎ型ドリフト層２の表面にＰ型ボディ層６を形成し、該Ｐ型ボディ層６の表面にＮ＋型ソース層７を形成する。Ｎ＋型ソース層７上を被覆する層間絶縁膜８に第１のコンタクトホール９を形成し、Ｎ＋型ソース層７の一部を露出する。第１のコンタクトホール９の底面に露出したＮ＋型ソース層７の表面からＰ型ボディ層６内まで第２のコンタクトホール１０を形成する。第２のコンタクトホール１０の底面に露出したＰ型ボディ層６の表面にＰ＋型コンタクト層１１を形成する。第１のコンタクトホール９の底面にフォトリソグラフィ工程のマスク合わせ精度のばらつき幅より小さい幅のＮ＋型層７ａを形成し、第１、第２のコンタクトホール９、１０内をタングステン層１２等で埋設する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表面から内部まで延在して形成されたトレンチと、
前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記ドリフト層の表面から該トレンチの深さより浅い位置まで延在して形成された第２導電型のボディ層と、
前記ボディ層の表面に形成された第１導電型のソース層と、
前記ソース層上に堆積された層間絶縁膜に形成された第１のコンタクト開口と、
前記第１のコンタクト開口の底面に露出する前記ソース層の表面から前記ボディ層内部まで、該第１のコンタクト開口と連続して形成された第２のコンタクト開口と、
前記第２のコンタクト開口に露出する前記ボディ層に形成された第２導電型のコンタクト層と、
前記第２のコンタクト開口の上端と前記第１のコンタクト開口の下端の間に挟まれた該第１のコンタクト開口の底面に露出された前記ソース層と、を具備することを特徴とする半導体装置。
【請求項２】
前記第２の開口の上端と前記第１の開口の下端の間に挟まれた該第１のコンタクト開口の底面に露出された前記ソース層の幅がフォトリソグラフィ工程のマスク合わせ精度のばらつき幅より小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチが格子状に形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記トレンチがストライプ上に形成されることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
半導体基板上に第１導電型のドリフト層を形成する工程と、
前記ドリフト層の表面から内部に延在する複数のトレンチを形成する工程と、
前記トレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ドリフト層の表面に第２導電型のボディ層を形成する工程と、
前記ボディ層の表面に第１導電型のソース層を形成する工程と、
前記ソース層上に堆積された層間絶縁膜に第１のコンタクト開口を形成する工程と、
前記第１のコンタクト開口の底面に露出する前記ソース層の表面から前記ボディ層内部まで、該第１のコンタクト開口と連続して延在する第２のコンタクト開口を形成する工程と、
前記第２のコンタクト開口に露出する前記ボディ層の表面に第２導電型のコンタクト層を形成する工程と、
前記コンタクト層を形成した後に前記層間絶縁膜をライトエッチングして、前記第２のコンタクト開口の上端と前記第１のコンタクト開口の下端の間に挟まれた該第１のコンタクト開口の底面に前記ソース層を露出する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記第２のコンタクト開口の上端と前記第１のコンタクト開口の下端の間に挟まれた該第１のコンタクト開口の底面に露出する前記ソース層の幅が、フォトリソグラフィ工程のマスク合わせ精度のばらつき幅より小さいことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記層間絶縁膜のライトエッチングの後に、前記第２のコンタクト開口の側壁に露出する前記ソース層及び該第２のコンタクト開口の底面に露出する前記コンタクト層、それぞれの表面層を逆スパッタすることを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
前記表面層が逆スパッタされる膜厚が１０ｎｍ以上であることを特徴とする請求項５乃至請求項７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にオン抵抗の低減されたパワーＭＯＳトランジスタ及びその製造方法に係るものである。
【背景技術】
【０００２】
パワーＭＯＳトランジスタは、ＩＧＢＴと共に、バイポーラ型のパワートランジスタに比べてスイッチング特性が優れ特性も安定し使いやすいことからＤＣ−ＤＣコンバータなどのスイッチング電源や照明機器のインバータ回路、モーターのインバータ回路等に広く使用されている。
【０００３】
パワーＭＯＳトランジスタの重要な特性としてオン抵抗があり、その低減については、低消費電力化の流れの中、重要な課題として幾多の先行技術が開示されている。オン抵抗の大きさは、主として高抵抗のドレイン側ドリフト層の不純物濃度で決定され、次にゲートに電圧が印加されたとき生じる反転層からなるチャネル層の抵抗で決定される。
【０００４】
縦型のパワーＭＯＳトランジスタにおいて、オン電流は、Ｎ＋型ソース層からＰ型ボディ層の表面に形成されたチャネル層を通り、不純物濃度の低いＮ型ドリフト層を経由して半導体基板の底面のＮ＋型ドレイン層まで流れる。この電流の通路となるＮ型ドリフト層の一部に不純物濃度の高いＮ＋型層を形成し、オン抵抗の低減を図る内容が以下の特許文献１に開示されている。
【０００５】
また、ゲート幅を広くして電流容量を大きくするため、ゲート電極を微細化されたストライプ状、更には、格子状に配置しオン抵抗の低減を図ることが一般的に行われている。微細化が進展するとフォトリソグラフィ工程でのマスク合わせ作業が困難になる。係る問題に対処するため、マスク合わせ作業を行わずにパターンを形成するセルフアライン技術も導入されてきた。
【０００６】
半導体基板の上にゲート電極の一部を露出させ、該露出したゲート電極をマスクとして砒素（Ａｓ）等をイオン注入し、セルフアラインでＮ＋型ソース層を形成する。更に、ゲート電極の側壁に形成されたシリコン酸化膜のサイドウォールによりセルフアラインでＰ型ボディ層と接続するＰ＋型コンタクト層を形成する等の内容が特許文献２に開示されている。
【０００７】
また、トレンチ内に形成されたゲート電極上を被覆するＣＶＤ法により形成された絶縁膜の側壁に、砒素（Ａｓ）等がドープされたポリシリコンからなるサイドウォールを形成し、該サイドウォールを構成するポリシリコンから砒素（Ａｓ）等をＰ型ボディ層に拡散し、セルフアラインでＮ＋型ソース層を形成する。
【０００８】
次に、Ｎ＋型ソース層及び前記サイドウォールの双方と接続するソース電極を形成し、ソース電極とＮ＋型ソース層等の接触面積を増加させコンタクト抵抗を低減するという技術内容が、以下の特許文献３に開示されている。微細化の進展と共に、オン抵抗に占めるソース電極とＮ＋型ソース層とのコンタクト抵抗も無視できなくなっており、それに対処する内容である。  
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−５３９８号公報
【特許文献２】特開２００４−１１１６６１号公報
【特許文献３】特開２００２−１５８２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
微細化の進展と共に、ゲート電極がストライプ状の構成であれ、格子状の構成であれＮ＋型ソース層の中にフォトマスクを使用してＰ＋型コンタクト層を形成することは困難になってきている。そこで、Ｎ＋型ソース層とソース電極を接続するため、該Ｎ＋型ソース層上を被覆する層間絶縁膜にコンタクトホールを形成するとき、このコンタクトホール内に露出したＮ＋型ソース層からＰ型ボディ層に至るＰ＋型コンタクト形成用コンタクトホールを同時に形成することが行われている。
【００１１】
半導体基板上に開口された該コンタクトホールからボロン（Ｂ）等を所定のイオン注入法で注入しセルフアラインでＰ＋型コンタクト形成用コンタクトホールの底面に露出したＰ型ボディ層にＰ＋型コンタクト層を形成する。
【００１２】
この場合、ソース電極はＰ型ボディ層に形成されたＰ＋型コンタクト層に接続されると共に、Ｐ＋型コンタクト形成用コンタクトホールの側壁に露出したＮ＋型ソース層と接続される。Ｎ＋型ソース層のＰ型ボディ層内の深さが深い場合は、ソース電極は該Ｎ＋型ソース層と所望の接触面積を確保できるが、微細化の進展と共にＮ＋型ソース層の深さも浅くなり、ソース電極はＮ＋型ソース層との接触面積を十分に取れない場合も出てくる。その分オン抵抗が増加する。
【００１３】
係る状況の元、オン抵抗の規格の上限も厳しくなる中、ソース電極とＮ＋型ソース層の接触面積を如何にして拡大するかが課題になる。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層の表面から内部まで延在して形成されたトレンチと、前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、前記ドリフト層の表面から該トレンチの深さより浅い位置まで延在して形成された第２導電型のボディ層と、前記ボディ層の表面に形成された第１導電型のソース層と、前記ソース層上に堆積された層間絶縁膜に形成された第１のコンタクト開口と、前記第１のコンタクト開口の底面に露出する前記ソース層の表面から前記ボディ層内部まで、該第１のコンタクト開口と連続して形成された第２のコンタクト開口と、前記第２のコンタクト開口に露出する前記ボディ層に形成された第２導電型のコンタクト層と、前記第２のコンタクト開口の上端と前記第１のコンタクト開口の下端の間に挟まれた該第１のコンタクト開口の底面に露出された前記ソース層と、を具備することを特徴とする。
本発明の半導体装置の製造方法は、半導体基板上に第１導電型のドリフト層を形成する工程と、前記ドリフト層の表面から内部に延在する複数のトレンチを形成する工程と、前記トレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、前記ドリフト層の表面に第２導電型のボディ層を形成する工程と、前記ボディ層の表面に第１導電型のソース層を形成する工程と、前記ソース層上に堆積された層間絶縁膜に第１のコンタクト開口を形成する工程と、前記第１のコンタクト開口の底面に露出する前記ソース層の表面から前記ボディ層内部まで、該第１のコンタクト開口と連続して延在する第２のコンタクト開口を形成する工程と、前記第２のコンタクト開口に露出する前記ボディ層の表面に第２導電型のコンタクト層を形成する工程と、前記コンタクト層を形成した後に前記層間絶縁膜をライトエッチングして、前記第２のコンタクト開口の上端と前記第１のコンタクト開口の下端の間に挟まれた該第１のコンタクト開口の底面に前記ソース層を露出する工程と、を具備することを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置及びその製造方法によれば、微細化されたＮ＋型ソース層とソース電極のコンタクト抵抗が低減されたパワーＭＯＳトランジスタを実現できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態における半導体装置及びその製造方法を示す平面図及び断面図である。
【図２】本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。
【図３】本発明の第１、第２の実施形態における半導体装置において、ソース電極を形成する前の前処理方法の違いとオン抵抗の関係を示すグラフである。
【図４】本発明の第２の実施形態における半導体装置及びその製造方法を示す平面図及び断面図である。
【図５】本発明の第２の実施形態との比較例を示す平面図及び断面図である。
【発明を実施するための形態】
【００１７】
〔第１の実施形態〕
本実施形態の半導体装置及びその製造方法について、図１〜図３に基づいて、以下に説明する。本実施形態の半導体装置は縦型のトレンチゲートを有するパワーＭＯＳトランジスタであり、図１（Ａ）は格子状に形成されたゲート電極５にＮ＋型ソース層７、該Ｎ＋型ソース層７内のＰ＋型コンタクト層１１が取り囲まれている様子を示す平面図の一部である。
【００１８】
図１（Ｂ）は図１（Ａ）のＡ−Ａ線での断面図である。Ｎ＋型の半導体基板１上に所望の耐圧特性とオン抵抗のバランスをとった状態で決定された所定の比抵抗、膜厚からなるＮ型エピタキシャル層からなるＮドリフト型２が堆積される。該Ｎ型ドリフト層２の表面から内部に向かって延在する格子状のトレンチ３が形成され、該トレンチ３の内部にはゲート絶縁膜４を介してゲート電極５が形成される。
【００１９】
格子状のトレンチ３、３間のそれぞれの格子内に形成されたＮ型ドリフト層２には、その表面からトレンチ３の深さより浅いＰ型ボディ層６が形成される。Ｐ型ボディ層６の表面にはＮ＋型ソース層７が形成され、該Ｎ＋型ソース層７及びゲート電極５上には層間絶縁膜８が形成される。該層間絶縁膜８には第１のコンタクトホール９が形成される。
【００２０】
第１のコンタクトホール９の底面に露出したＮ＋型ソース層７には、Ｎ＋型ソース層７からＰ型ボディ層６内まで延在する第２のコンタクトホール１０が形成される。第２のコンタクトホール１０の底面に露出したＰ型ボディ層６にはその表面にＰ＋型コンタクト層１１が形成される。Ｐ＋型コンタクト層１１はＰ型ボディ層６の電位をＮ＋型ソース層７の電位に固定する役割を有している。
【００２１】
第２のコンタクトホール１０には、その底面にＰ＋型コンタクト層１１が、その側壁にはＮ＋型ソース層７ｂが露出しているが、第１のコンタクトホール９にはその底面の一部にフォトリソグラフィ工程のマスク合わせ精度のばらつき幅より小さな幅のＮ＋型ソース層７ａが露出する。この小さな幅のＮ＋型ソース層７ａが本発明の要旨となる構成である。
【００２２】
第１のコンタクトホール９、第２のコンタクトホール１０内に露出するＮ＋型ソース層７ａ、７ｂ、Ｐ＋型コンタクト層１１上に、不図示のチタン膜及び窒化チタン膜からなるバリアメタルを介して、該第１のコンタクトホール９、第２のコンタクトホール１０内を埋め込むタングステン（Ｗ）層１２が形成される。
【００２３】
タングステン（Ｗ）層１２上にはアルミニューム（Ａｌ）等からなるソース電極１３が形成される。また、Ｎ＋型半導体基板１の裏面には銅（Ｃｕ）等からなる金属電極が形成される。
【００２４】
本実施形態のパワーＭＯＳトランジスタのドレイン・ソース間のオン抵抗ＲＤＳ（ｏｎ）の改善度合いについて、図３に基づき以下に説明する。同図にオン抵抗ＲＤＳ（ｏｎ）と不図示のチタニューム（Ｔｉ）等のバリア層形成前のＮ＋型半導体基板１の前処理条件との関係を示す。横軸に希フッ酸液等中でライトエッチングする時間、即ち層間絶縁膜８のライトエッチング量を、縦軸にＲＤＳ（ｏｎ）を示している。
【００２５】
○印は、希フッ酸液等中でライトエッチングした後に、第１、第２のコンタクトホール９、１０内に露出するＮ＋型ソース層７ａ、７ｂ、及びＰ＋型コンタクト層１１の表面を逆スパッタし、表面のシリコン層を１００Å程度除去した場合のＲＤＳ（ｏｎ）とライトエッチング時間との関係を示している。×印は逆スパッタしないで希フッ酸液等中で３０秒間ライトエッチングしただけのときのＲＤＳ（ｏｎ）を示している。
【００２６】
逆スパッタ１００Å程度のみ行い、希フッ酸液等中でのライトエッチング時間が０秒のときのＲＤＳ（ｏｎ）を１として相対値で示している。逆スパッタした場合、希フッ酸液等中でのライトエッチング時間が増えることによりＲＤＳ（ｏｎ）は低下するが、ある時間以上エッチングしてもその低下の程度は少なくなり、ＲＤＳ（ｏｎ）は飽和する傾向を示す。
【００２７】
一方、逆スパッタをしないで希フッ酸液等中で３０秒間ライトエッチングした×印の場合、逆スパッタ及び３０秒間ライトエッチングした場合のようにＲＤＳ（ｏｎ）が低下しない。エッチング時間が０秒で逆スパッタのみ行った場合と比べても高い値になる。このことから逆スパッタによるＲＤＳ（ｏｎ）の改善と希フッ酸液等中でのライトエッチングによるＲＤＳ（ｏｎ）の改善とは別の理由であると認識できる。
また、逆スパッタがない状態でライトエッチングを３０秒行っても逆スパッタのみの場合に比しＲＤＳ（ｏｎ）が低減されず逆に大きい位であるとの結果から、逆スパッタもライトエッチングもしない場合は、ＲＤＳ（ｏｎ）が更に高い値であることが推定できる。そのような状態でライトエッチングしてもＲＤＳ（ｏｎ）の低下の程度が低いことが×印の結果から判明した。
【００２８】
逆スパッタ１００Å程度行っただけで、ライトエッチング時間が０秒のときは、図１（Ｂ）の第１のコンタクトホール１０の底部に示すＮ＋型ソース層７ａ部分は層間絶縁膜８の下に埋もれ露出していないため、第１、第２のコンタクトホール内に埋設されるタングステン（Ｗ）等と接触することは無い。タングステン（Ｗ）等と接触する部分は、第２のコンタクトホール１０部分に露出するＮ＋型ソース層７ｂとＰ＋型コンタクト層１１のみである。
【００２９】
従って、逆スパッタによりＲＤＳ（ｏｎ）が改善されるのは、Ｎ＋型ソース層７ｂとタングステン（Ｗ）等との接触が良好になり、当該部分のコンタクト抵抗が低減できるからである。逆スパッタによりＮ＋型ソース層７ｂとタングステン（Ｗ）等との接触が良好になるのは、後述するようにＰ＋型コンタクト層１１を形成するときのイオン注入によりＮ＋型ソース層７ｂ等に発生したダメージ層が逆スパッタにより除去されるためである。
【００３０】
図３に示すように、逆スパッタ１００Å程度行うことによりタングステン（Ｗ）等とＮ＋型ソース層７ｂとのコンタクト抵抗を改善しＲＤＳ（ｏｎ）を相対値で１まで低下させることができる。その後、同図に示すように、ライトエッチング時間と共にＲＤＳ（ｏｎ）が低下するがその理由は、ライトエッチングにより、図１（Ｂ）に示す第１のコンタクトホール９の底面に新たに露出するＮ＋型ソース層７ａの幅が増え、タングステン（Ｗ）１２等との接触面積が増加した分でコンタクト抵抗が低下するからである。
【００３１】
エッチング時間を３０秒以上にしてもＲＤＳ（ｏｎ）の低下度が飽和気味になるがその理由は、高抵抗からなるＮ型ドリフト層２等の抵抗によりＲＤＳ（ｏｎ）が支配されるからである。
【００３２】
ＲＤＳ（ｏｎ）＝Ｒ＋Ｙと表すことができる。抵抗Ｒは、Ｎ＋型ソース層７ｂ部分とタングステン（Ｗ）１２等とのコンタクト抵抗Ｒ０と、Ｎ＋型ソース層７ａとタングステン（Ｗ）層１２等とのコンタクト抵抗ｒとの並列抵抗になる。抵抗ＹはＮ型ドリフト層２等の抵抗分でＲＤＳ（ｏｎ）の支配的部分である。ここで、Ｎ＋型ソース層７ｂの幅をＸ０、層間絶縁膜８から露出するＮ＋型ソース層７ａの幅をｘとする。
【００３３】
微細化の進展が少なく、本実施形態のようにセルフアラインでＰ＋型コンタクト層１１を形成する必要のない場合、Ｒ成分は無視できた。例えば、図５Ｂに示されるように、タングステン層１２等がストライプ上に形成された広い面積のＮ＋型ソース層７と接触していたので、当該部分のコンタクト抵抗は小さかったからである。
【００３４】
抵抗Ｒはコンタクト抵抗Ｒ０とコンタクト抵抗ｒで表すと１／Ｒ＝１／Ｒ０＋１／ｒからＲ＝Ｒ０／（１＋Ｒ０／ｒ）になる。即ち、抵抗Ｒはタングステン層１２等とＮ＋型ソース層７ａとのコンタクト抵抗ｒが大きくなれば大きくなり、コンタクト抵抗ｒが小さくなれば小さくなる。
【００３５】
また、逆スパッタによりイオン注入時のダメージ層が除去されタングステン層１２等とＮ＋型ソース層７ｂの接触状態が改善され、タングステン層１２等とダメージ層のないＮ＋型ソース層７ａと同様な接触状態になれば、Ａを定数としてＲ０＝Ａ／Ｘ０、ｒ＝Ａ／ｘと表せる。これを上記Ｒの式に代入し整理することによりＲ＝Ａ／（ｘ＋Ｘ０）と表せる。
【００３６】
従って、ライトエッチング量の増加により層間絶縁膜８の底面に露出するＮ＋型ソース層７ａの幅ｘが大きくなるが、それに伴い抵抗Ｒは小さくなり限りなく０に近づく。逆に、ライトエッチング量の減少に伴い幅ｘが小さくなれば、抵抗Ｒは大きくなる。ライトエッチングしない場合はタングステン層１２等と幅Ｘ０のＮ＋型ソース層７ｂのコンタクト抵抗であるＲ０になる。
【００３７】
本実施形態では、図３に示すように、ライトエッチング時間３０秒程度まではＲＤＳ（ｏｎ）は大きく改善されるが、それ以上ライトエッチング時間を延ばしても、前述したようにＮ型ドリフト層２等の抵抗成分が支配的になるためＲＤＳ（ｏｎ）は飽和する傾向となる。本実施形態ではＸ０は２５０ｎｍ程度であり、ライトエッチング３０秒でのｘは２０ｎｍ程度であった。
【００３８】
ＲＤＳ（ｏｎ）を低減するためには、Ｘ０が大きければ、即ちＮ＋ソース層７の深さが深ければ、ライトエッチング量を減らすことができ、Ｘ０が小さければ、即ちＮ＋ソース層７の深さが浅ければ、ライトエッチング量を増やさなければならない。
【００３９】
第２のコンタクトホール１０を第１のコンタクトホール９にセルフアラインして形成する場合、タングステン（Ｗ）層１２等は幅の狭いＮ＋型ソース層７ｂ部分と接触する。従って、当該部分のコンタクト抵抗Ｒ０は大きくなり、その分だけＲＤＳ（ｏｎ）は大きくなる。また、当該Ｎ＋型ソース層７ｂの幅、形状、表面状態は、第１、第２のコンタクトホール９、１０形成時のエッチングばらつき、イオン注入時のばらつき、ダメージ層のばらつき等によりばらつく。
【００４０】
その結果、タングステン（Ｗ）層１２等とＮ＋型ソース層７ｂ部分との接触状態が変化し、当該部分のコンタクト抵抗が上昇する。狭い規格幅のＲＤＳ（ｏｎ）が要求される中、係る部分のコンタクト抵抗が上昇すればＲＤＳ（ｏｎ）の規格上限を超える不良が発生する。
【００４１】
本実施形態の発明は、係るタングステン（Ｗ）層１２等とＮ＋型ソース層７ｂとの接触で構成されるタングステン（Ｗ）層１２等とＮ＋型ソース層７とのコンタクト抵抗を低減し、ＲＤＳ（ｏｎ）の規格上限を超える不良の減少を図るものである。
【００４２】
次に本実施形態の半導体装置の製造方法について、図１に示す平面図、断面図及び図２に示す断面図に基づいて簡単に説明する。先ず、図２（Ａ）に示すように、不図示のＮ＋型半導体基板１上にＮ型ドリフト層２を構成するＮ型エピタキシャル層を、所定のエピタキシャル法により堆積する。次に、Ｎ型ドリフト層２の表面から内部に向かって、絶縁膜等をマスクとして所定の反応性イオンエッチング法（ＲＩＥ）により複数のトレンチ３を形成する。
【００４３】
次に、少なくともトレンチ３の底面及び側壁を被覆するゲート絶縁膜４を所定の方法で形成する。次に、該トレンチ３内部を含むＮ＋型半導体基板１の表面全面を被覆するポリシリコン膜を堆積し、イオン注入等によりリン（Ｐ）等をドープした後、所定の方法でポリシリコン層を全面エッチバックし、トレンチ３内に埋設されたゲート電極５を形成する。ゲート絶縁膜４はシリコン熱酸化膜のみ、または他の絶縁膜、あるいはそれらの多層膜のいずれでもよい。
【００４４】
次に、格子状のトレンチ３間に挟まれたＮ型ドリフト層２のそれぞれの表面から、トレンチ３の深さより浅い層からなるＰ型ボディ層６を、所定の方法によりボロン（Ｂ）等をイオン注入して形成する。トレンチ３の側壁に形成されたゲート絶縁膜４と該Ｐ型ボディ層６との界面はチャネル層になる領域である。
【００４５】
次に、該Ｐ型ボディ層６の表面に、所定の方法により砒素（Ａｓ）等をイオン注入してＮ＋型ソース層７を形成する。本実施形態ではＮ＋型ソース層７のＰ型ボディ層６内の深さは２５０ｎｍである。次に、所定の工程を経て、Ｎ＋型ソース層７を含む不図示のＮ＋型半導体基板１の全面を被覆する層間絶縁膜８を所定のＣＶＤ法で形成する。
【００４６】
次に、図２（Ｂ）に示すように、コンタクトホール形成用フォトレジストマスクＣを使用して層間絶縁膜８をＲＩＥ法によりエッチングして第１のコンタクト開口となる第１のコンタクトホール９を形成する。次に、フォトレジストマスクＣを除去してから、層間絶縁膜８をマスクとして、該層間絶縁膜８に形成された第１のコンタクトホールの底面に露出するＮ＋型ソース層７を所定のＲＩＥ法でエッチングし、Ｐ型ボディ層６の内部まで延在する第２のコンタクト開口となる第２のコンタクトホール１０を形成する。
【００４７】
同図に示すように、第２のコンタクトホール１０の側壁にはＮ＋型ソース層７ｂが、その底面にはＰ型ボディ層６の一部が露出する。一方、第１のコンタクトホール９の側壁及び底面には空間があるだけである。第１のコンタクトホール９、第２のコンタクトホール１０は若干傾斜面となっているが、これによりタングステン（Ｗ）層１２等との接触面積が大きくなりコンタクト抵抗の低減が図かられる。
【００４８】
次に、第２のコンタクトホール１０上からボロン（Ｂ）等を所定の方法でイオン注入して該第２のコンタクトホール１０の底面に露出したＰ型ボディ層６にＰ＋型コンタクト層１１を形成する。この場合、ボロン（Ｂ）等はＮ＋型ソース層７ｂにも注入されるが不純物濃度的にはＮ＋型ソース層７のほうが高いので問題ない。但し、イオン注入時のダメージ層が残るという問題がある。
【００４９】
次に、図１（Ｂ）に示すように、Ｐ＋型コンタクト層１１等が形成されたＮ＋型半導体基板１を希フッ酸液等からなるエッチング液にさらすことにより、Ｎ＋型ソース層７ｂ等の表面に形成された自然酸化膜を除去すると共に、Ｎ＋型ソース層７を被覆するＢＰＳＧ等からなる層間絶縁膜８の一部をエッチング除去する。
【００５０】
この結果、同図に示すように、Ｎ＋型ソース層７上の層間絶縁膜８が一部除去され、第１のコンタクトホール９の底面にフォトリソグラフィ工程のマスク合わせ精度のばらつき幅より、幅の狭いＮ＋型ソース層７ａが露出する。本実施形態では、３０秒間のエッチングで幅２０ｎｍ程度が露出する。第１のコンタクトホール９の底面に係る狭い幅のＮ＋型ソース層７を露出させたことが本実施形態の特徴である。
【００５１】
前記したコンタクトホール形成用のフォトレジストマスクＣとは別に、Ｐ＋型コンタクト層形成のためのフォトレジストマスクＣＰを使用する場合、フォトリソグラフィ工程のマスク合わせ作業等が増えるという問題に加え、フォトレジストマスクＣが微細化されたものであるとき、フォトレジストマスクＣＰが、フォトレジストマスクＣにより形成された第１のコンタクトホール９の中心からマスクずれを生じる場合がある。  
【００５２】
係るマスクずれが生じた場合、フォトレジストマスクＣＰは第１のコンタクトホール９の側壁となる層間絶縁膜８上に跨ってその一部が形成されることになる。その結果、フォトレジストマスクＣＰ内に露出するＮ＋型ソース層７の面積が小さくなり、現像がうまくできない、または、第２のコンタクトホール１０の底面にＰ型ボデイ層６が十分な広さの面積で露出できないという不具合が起きる。
【００５３】
次に、第２のコンタクトホール１０の側壁に露出したＮ＋型ソース層７ｂ及びその底面に露出したＰ＋型コンタクト層１１の表面層の１０ｎｍ程度を逆スパッタにより除去する。Ｐ＋型コンタクト層１１を形成するときのボロン（Ｂ）等のイオン注入によりＮ＋型ソース層７ｂ等に生じ、且つ、残存しているダメージ層を除去するためである。なお、Ｎ＋型ソース層７ａの表面も逆スパッタされる。
【００５４】
次に、不図示のバリアメタルとしてチタン膜及び窒化チタン膜をＮ＋型ソース層７ｂ等を含むＮ＋型半導体基板の表面全面に所定のスパッタ法等により形成する。次に、所定のＣＶＤ法によりタングステン（Ｗ）層１２をバリアメタル層上に堆積し、第１のコンタクトホール９及び第２のコンタクトホール１０内を埋設する。不要部分に堆積されたタングステン（Ｗ）層等は所定の方法でエッチング除去される。
【００５５】
次に、アルミニューム（Ａｌ）を主成分とする金属膜を、タングステン（Ｗ）層１２等が形成されたＮ＋型半導体基板１上に所定のスパッタ法により堆積した後、所定のフォトエッチング工程を経てソース電極１３を形成する。必要に応じ多層配線を行い、最上層をシリコン窒化膜等からなる不図示のパッシベーション膜で被覆し、Ｎ＋型半導体基板１の裏面に所定の方法により不図示の裏面電極を形成すれば、本実施形態の半導体装置は完成する。
〔第２の実施形態〕
本実施形態について図４に基づき、比較例としての図５と対比して説明する。第１の実施形態と同一の構成は、原則同一の符号で示す。図４（Ａ）は本実施形態の平面図の一部を示す。図４（Ｂ）は図４（Ａ）のＢ−Ｂ線での断面図である。第１の実施形態ではゲート電極５が格子状の構成をとり、Ｎ＋型ソース層７等が各格子ごとに形成されているのに対して、本実施形態ではゲート電極５、Ｎ＋型ソース層７等がストライプ状に形成されている点で異なる。
【００５６】
従って、第１の実施形態の第１のコンタクトホール９、第２のコンタクトホール１０は本実施形態では、それぞれ第１のコンタクト溝９ａ、第２のコンタクト溝１０ａとなる。本実施形態でも、図４（Ｂ）に示すように、第１のコンタクト溝９ａの底面に露出するＮ＋型ソース層７ａによりタングステン（Ｗ）１２等との接触面積を増やし抵抗Ｒを小さくできる効果や、フォトレジストマスクＣＰを別に必要としないため、十分な面積のＰ＋型コンタクト層１１が確保できる効果は第１の実施形態と同様である。
【００５７】
図５に比較例の半導体装置を示す。図５（Ａ）は比較例の半導体装置の平面図の一部である。また、図５（Ｂ）は、図５（Ａ）のＰ＋型コンタクト層１１を含む領域であるＣ−Ｃ線の断面図である。図５Ｃは、図５ＡのＰ＋型コンタクト層１１が存在しない領域であるＤ−Ｄ線の断面図である。
【００５８】
一般に、Ｎ＋型ソース７等がストライプ構造になっている場合、図５（Ａ）、同（Ｂ）に示す比較例のように、Ｎ＋型ソース層７を露出させるフォトレジストマスクＣとそれより開口の狭いＰ＋型コンタクト層１１形成領域のＰ型ボディ層６を露出させるフォトレジストマスクＣＰを使用して、Ｎ＋型ソース層７の中に分離した状態で複数のＰ＋型コンタクト層１１を形成する。
【００５９】
この場合、微細化の程度によっては、図５（Ｂ）に示すように、フォトレジストマスクＣより小さい開口のフォトレジストマスクＣＰを使用したときでも、フォトレジストマスクＣＰにより形成された第２のコンタクト溝１０ａの底面に十分な面積のＰ＋型コンタクト層１１を形成することができる。
【００６０】
また、図５（Ｃ）に示すように、Ｎ＋型ソース層７はＰ＋型コンタクト層１１の存在していない領域で第１のコンタクト溝１０ａの底面に大きな面積で露出される。そのため、タングステン（Ｗ）層１２等とＮ＋型ソース層７との接触面積は大きくなり、当該部分でのコンタクト抵抗は十分低くＲＤＳ（ｏｎ）に対する影響は無視できる程度である。
【００６１】
従って、比較例に対して本実施形態の最大の特徴は、フォトマスク枚数の低減による工程の合理化であり、該合理化に伴うタングステン（Ｗ）層１２等とＮ＋型ソース層７ｂとの接触で構成されるタングステン（Ｗ）層１２等とＮ＋型ソース層７とのコンタクト抵抗を低減したことである。
【００６２】
即ち、逆スパッタによりＮ＋型ソース層７ｂの表面状態を良好にし、且つ、ライトエッチングを導入することによりＮ＋型ソース層７ａを露出させ、タングステン（Ｗ）層１２等とＮ＋型ソース層７との接触面積を拡大し、両者の間に良好な接触状態を形成したことである。
【００６３】
また、ゲート電極５等がストライプ状の構成で微細化が進んだ場合でも、十分な面積のＰ＋型コンタクト層１１を形成できるという特徴も有する。
【００６４】
なお、本発明はパワーＭＯＳトランジスタに関するものであるが、技術的思想が同一である限りＩＧＢＴに関しても適用できる。  
【符号の説明】
【００６５】
１  Ｎ＋型半導体基板    ２  Ｎ型ドリフト層    ３  トレンチ    ４  ゲート絶縁膜
５  ゲート電極    ６  Ｐ型ボディ層    ７，７ａ，７ｂ  Ｎ＋型ソース層
８  層間絶縁膜    ９  第１のコンタクトホール    ９ａ  第１のコンタクト溝
１０  第２のコンタクトホール    １０ａ  第２のコンタクト溝    
１１  Ｐ＋型コンタクト層    １２  タングステン層    １３  ソース電極
【図１】
2012119559.tif 000003
【図２】
2012119559.tif 000004
【図３】
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【図４】
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【図５】
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