(57)【要約】【課題】チップ厚を容易に任意の薄さとすることができ、且つダイシングにおけるカーフロス、チップ周辺のチッピングやクラックなどの機械的ダメージの発生を防止し、且つチップの機械的強度を向上し、且つスクライブライン幅の縮小を可能とし、且つ後半工程におけるコスト低減および工程時間短縮を実現する。【解決手段】エッチオフ層２をＳｉ層１，３で上下から挟む半導体ウェハ１０を用い、半導体ウェハ１０の表面側のチップ周辺を囲むチップ分割位置に、半導体ウェハ１０中の被エッチオフ層２の上層部までの深さで溝を形成する溝形成工程と、半導体ウェハ１０の裏面を半導体ウェハ１０中の被エッチオフ層２の下層部に達するまで研削する裏面研削工程と、溝底部に達しかつ被エッチオフ層２を全て除去するまでＷＥＴエッチング（薬液処理）を行うエッチング除去工程とを有している。【選択図】図１
2012028654.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハ上に２次元状に形成した複数の半導体素子を複数の半導体チップに個片化する半導体素子の製造方法において、
シリコン層間に被エッチオフ層が形成された該半導体ウェハの表面側のチップ周辺を囲むチップ分割ラインに、少なくとも該被エッチオフ層に至る深さで溝を形成する溝形成工程と、
該半導体ウェハの裏面側を少なくとも該被エッチオフ層まで研削する研削工程と、
該被エッチオフ層をエッチング除去するエッチング除去工程とを有する半導体素子の製造方法。
【請求項２】
前記溝形成工程は、前記チップ分割ラインに対応して開口したマスクを用いてエッチングすることにより格子状の溝を形成する請求項１に記載の半導体素子の製造方法。
【請求項３】
前記溝形成工程は、
前記半導体ウェハの表面にレジストマスク材料をレジスト膜として成膜するレジスト成膜工程と、
フォトリソグラフィ法により、前記チップ周辺を囲むチップ分割ラインに沿って格子状に開口部をレジストマスクとして該レジスト膜に形成するレジストマスクパターン形成工程と、
該レジストマスクを用いて、エッチングによって格子状の溝を形成するエッチング工程とを有する請求項１または２に記載の半導体素子の製造方法。
【請求項４】
前記エッチング工程のエッチングは異方性ドライエッチングである請求項３に記載の半導体素子の製造方法。
【請求項５】
前記レジストマスクを剥離するレジスト剥離工程と、耐薬液性のある保護膜を少なくとも前記溝内壁に形成する保護膜形成工程とを更にを有する請求項３に記載の半導体素子の製造方法。
【請求項６】
前記研削工程は、前記被エッチオフ層の所望の厚さ位置まで裏面研削を行うかまたは、該被エッチオフ層の少なくとも全表面が現れるまで裏面研削を行う請求項１に記載の半導体素子の製造方法。
【請求項７】
前記研削工程は、
前記半導体ウェハの表面側に、耐薬液性のある表面保護用の保護テープを貼り付ける保護テープ貼付工程と、
該保護テープ側を研磨装置のチャッキング部に固定し、該半導体ウェハの裏面側を研削するチャッキング・研削工程とを有する請求項５に記載の半導体素子の製造方法。
【請求項８】
前記研削工程は、
前記レジストマスクの表面側に、耐薬液性のある表面保護用の保護テープを貼り付ける保護テープ貼付工程と、
該保護テープ側を研磨装置のチャッキング部に固定し、該半導体ウェハの裏面側を研削するチャッキング・研削工程とを有する請求項３に記載の半導体素子の製造方法。
【請求項９】
前記エッチング除去工程は、フッ酸およびサイロックスエッチャントの少なくともいずれかの薬液を用いて、前記被エッチオフ層をウェットエッチングして、該被エッチオフ層をエッチング除去する請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記被エッチオフ層の除去後に、前記半導体ウェハのシリコン層の裏面側にマウンティング用テープを貼着するマウンティング用テープ貼付工程と、
前記レジストマスクを剥離するレジストマスク剥離工程とを有する請求項８に記載の半導体素子の製造方法。
【請求項１１】
前記半導体ウェハにおいて、前記シリコン層の上層の厚さを５μｍとし、前記被エッチオフ層の中間層の厚さを２０μｍとし、該シリコン層の下層の厚さを７００μｍとする請求項１に記載の半導体素子の製造方法。
【請求項１２】
前記半導体素子は、ＩＣチップ回路または固体撮像素子である請求項１に記載の半導体素子の製造方法。
【請求項１３】
請求項１２に記載の半導体素子の製造方法により製造されてチップの機械的ダメージの発生を防止したＩＣチップ回路。
【請求項１４】
請求項１２に記載の半導体素子の製造方法により製造されてチップの機械的ダメージの発生を防止した固体撮像素子。
【請求項１５】
半導体ウェハ上に２次元状に形成した複数の固体撮像素子を複数の半導体チップに個片化する固体撮像素子の製造方法において、
シリコン層間に被エッチオフ層が形成された該半導体ウェハの表面側のチップ周辺を囲むチップ分割ラインに、少なくとも該被エッチオフ層に至る深さで溝を形成する溝形成工程と、
該半導体ウェハの裏面側を少なくとも該被エッチオフ層まで研削する研削工程と、
該被エッチオフ層をエッチング除去するエッチング除去工程とを有する固体撮像素子の製造方法。
【請求項１６】
請求項１５に記載の固体撮像素子の製造方法により製造されてチップの機械的ダメージの発生を防止した固体撮像素子を画像入力デバイスとして撮像部に用いた電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被写体からの画像光を光電変換して撮像する半導体素子で構成された固体撮像素子や半導体集積回路（ＩＣチップ回路）などの半導体素子の製造方法および固体撮像素子の製造方法、半導体素子の製造方法により製造されたＩＣチップ回路、この半導体素子の製造方法により製造された固体撮像素子、この固体撮像素子の製造方法により製造された固体撮像素子を用いた電子情報機器に関する。
【背景技術】
【０００２】
従来の半導体素子の製造方法における個片化工程について、図４、図５を用いて詳細に説明する。
【０００３】
図８および図９は、従来の半導体素子の製造方法の個片化工程を模式的に示す縦断面図である。
【０００４】
まず、図８に示すように、ウェハプロセスにより、半導体ウェハ１０１の表面側に複数のＩＣチップ回路１０２を行列方向にマトリクス状に形成した後に、半導体ウェハ１０１のＩＣチップ回路１０２の形成面に、このＩＣチップ回路１０２を保護するための保護テープ１０３を貼着する。
【０００５】
次に、半導体ウェハ１０１の表面の保護テープ１０３側を研磨装置のチャッキング部で固定し、半導体ウェハ１０１の裏面を、通常の半導体ウェハ裏面研削加工にて、所望の厚さまで裏面研削を行う。
【０００６】
続いて、図９に示すように、半導体ウェハ１０１の保護テープ１０３を剥がし、半導体ウェハ１０１の裏面に別の保護テープ１０４を貼付する。
【０００７】
その後、図９に示すように、通常のダイシング装置を使用して、ブレードと呼ばれる極薄の円形刃１０５を用いたダイシング加工により、ＩＣチップ回路１０２の間にある分割予定位置に沿って半導体ウェハ１０１の表面に溝１０６を形成する。このとき、保護テープ１０４の途中まで切り込み、ＩＣチップ回路１０２は個々に分割された状態となるが、保護テープ１０４によって各ＩＣチップ回路１０２はばらばらにはならない。
【０００８】
しかし、上記従来の半導体素子の製造方法では、溝１０６を円形刃１０５（ブレード）を用いた機械的加工によって形成しているために、半導体ウェハ１０１の溝１０６の低部や溝１０６の内壁面にダメージが残り、これによってチップ割れが発生し易い。
【０００９】
このような半導体ウェハ１０１のダイシング加工によるチップ割れを防止するための半導体素子の製造方法の一例が特許文献１に開示されている。
【００１０】
図１０および図１１は、特許文献１に開示されている従来の半導体素子の製造方法の個片化工程を模式的に示す縦断面図である。
【００１１】
この特許文献１に開示されている従来の半導体素子の製造方法は、図１０に示すように、ウェハプロセスにより、半導体ウェハ２０１の表面にＩＣチップ回路２０２を行列方向にマトリクス状に形成した後に、半導体ウェハ２０１の表面のチップ分割予定位置に異方性ドライエッチングにより半導体ウェハ２０１の途中まで有底の溝２０３を形成する。
【００１２】
次に、図１１に示すように、半導体ウェハ２０１の裏面側から通常の裏面研削により、その有底の溝２０３が貫通するまで研削し、個々の半導体チップに分割する際、溝２０３の低部および内壁面のダメージによる割れを防止することができる。
【００１３】
ところが、上記従来の半導体素子の製造方法においては以下のような問題点がある。即ち、機械的な裏面研削により半導体チップの厚さを決めているため、裏面研削によるチップへのチッピングやクラックなどの機械的ダメージが残ることから、その後の工程においてチップ割れが発生する。
【００１４】
また、半導体ウェハ２０１の裏面研削は、砥石を使用して機械的に研削するため、デバイス毎に研削厚の限界があり、特に、チップ表面に金バンプなどの突起電極が存在するデバイスに対しては、半導体ウェハ厚が薄くなってくると、裏面研削時に表面の突起電極の形状が裏面に転写されてしまうなど、技術的に半導体チップの薄型化が困難とされている。このことから、半導体チップの厚さにおいても現状の機械的な裏面研削の限界である数十μｍを超えることができず、数μｍ単位のチップの薄型化が困難であった。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００４−３１６１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上記従来の各半導体素子の製造方法ではいずれも、機械的な裏面研削により半導体チップの厚さを決めているため、裏面研削による半導体チップへのチッピングやクラックなどの機械的ダメージが残ることから、その後の工程においてチップ割れが発生する。また、半導体チップの厚さにおいても現状の機械的な裏面研削の限界である数十μｍを超えることができず、数μｍ単位のチップの薄型化が困難であった。
【００１７】
また、半導体ウェハ上のチップを分割するための一般的な方法であるブレードダイシングでは、ブレードにより機械的にダイシングを行うことから、チップ周辺にチッピングやクラックなどの機械的ダメージが発生し、チップ分割後の工程で加わる衝撃によりチップ割れが発生する原因となっていた。また、機械的なダイシングは原理的にブレード幅に相当したカーフロスが生じるため、ダイシング時のカーフロス相当以上のスクライブラインが必要となることから、ウェハ上にレイアウトできるチップ数に影響してしまう。ブレードダイシングの他にもレーザーダイシングやステルスダイシングなどの手法があるが、いずれも後半工程においてコストがかかり、また、全スクライブラインを１ラインずつダイシングする必要があるため、ダイシング工程の作業時間がかかり、後半工程全体の工程時間にも影響してしまう。
【００１８】
本発明は、上記従来の問題を解決するもので、チップ厚を容易に任意の薄さとすることができ、且つダイシングにおけるカーフロス、チップ周辺のチッピングやクラックなどの機械的ダメージの発生を防止し、且つチップの機械的強度を向上し、且つスクライブライン幅の縮小を可能とし、且つ後半工程におけるコスト低減および工程時間短縮を実現できる半導体素子の製造方法、半導体素子の製造方法により製造されたＩＣチップ回路、固体撮像素子の製造方法、この半導体素子の製造方法により製造された固体撮像素子および、この固体撮像素子の製造方法により製造された固体撮像素子を用いた電子情報機器を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の半導体素子の製造方法は、半導体ウェハ上に２次元状に形成した複数の半導体素子を複数の半導体チップに個片化する半導体素子の製造方法において、シリコン層間に被エッチオフ層が形成された該半導体ウェハの表面側のチップ周辺を囲むチップ分割ラインに、少なくとも該被エッチオフ層に至る深さで溝を形成する溝形成工程と、該半導体ウェハの裏面側を少なくとも該被エッチオフ層まで研削する研削工程と、該被エッチオフ層をエッチング除去するエッチング除去工程とを有するものであり、そのことにより上記目的が達成される。
【００２０】
また、好ましくは、本発明の半導体素子の製造方法における溝形成工程は、前記チップ分割ラインに対応して開口したマスクを用いてエッチングすることにより格子状の溝を形成する。
【００２１】
さらに、好ましくは、本発明の半導体素子の製造方法における溝形成工程は、前記半導体ウェハの表面にレジストマスク材料をレジスト膜として成膜するレジスト成膜工程と、フォトリソグラフィ法により、前記チップ周辺を囲むチップ分割ラインに沿って格子状に開口部をレジストマスクとして該レジスト膜に形成するレジストマスクパターン形成工程と、該レジストマスクを用いて、エッチングによって格子状の溝を形成するエッチング工程とを有する。
【００２２】
さらに、好ましくは、本発明の半導体素子の製造方法におけるエッチング工程のエッチングは異方性ドライエッチングである。
【００２３】
さらに、好ましくは、本発明の半導体素子の製造方法において、前記レジストマスクを剥離するレジスト剥離工程と、耐薬液性のある保護膜を少なくとも前記溝内壁に形成する保護膜形成工程とを更にを有する。
【００２４】
さらに、好ましくは、本発明の半導体素子の製造方法における研削工程は、前記被エッチオフ層の所望の厚さ位置まで裏面研削を行うかまたは、該被エッチオフ層の少なくとも全表面が現れるまで裏面研削を行う。
【００２５】
さらに、好ましくは、本発明の半導体素子の製造方法における研削工程は、前記半導体ウェハの表面側に、耐薬液性のある表面保護用の保護テープを貼り付ける保護テープ貼付工程と、該保護テープ側を研磨装置のチャッキング部に固定し、該半導体ウェハの裏面側を研削するチャッキング・研削工程とを有する。
【００２６】
さらに、好ましくは、本発明の半導体素子の製造方法における研削工程は、前記レジストマスクの表面側に、耐薬液性のある表面保護用の保護テープを貼り付ける保護テープ貼付工程と、該保護テープ側を研磨装置のチャッキング部に固定し、該半導体ウェハの裏面側を研削するチャッキング・研削工程とを有する。
【００２７】
さらに、好ましくは、本発明の半導体素子の製造方法におけるエッチング除去工程は、フッ酸およびサイロックスエッチャントの少なくともいずれかの薬液を用いて、前記被エッチオフ層をウェットエッチングして、該被エッチオフ層をエッチング除去する。
【００２８】
さらに、好ましくは、本発明の半導体素子の製造方法において、前記被エッチオフ層の除去後に、前記半導体ウェハのシリコン層の裏面側にマウンティング用テープを貼着するマウンティング用テープ貼付工程と、前記レジストマスクを剥離するレジストマスク剥離工程とを有する。
【００２９】
さらに、好ましくは、本発明の半導体素子の製造方法における半導体ウェハにおいて、前記シリコン層の上層の厚さを５μｍとし、前記被エッチオフ層の中間層の厚さを２０μｍとし、該シリコン層の下層の厚さを７００μｍとする。
【００３０】
さらに、好ましくは、本発明の半導体素子の製造方法における半導体素子は、ＩＣチップ回路または固体撮像素子である。
【００３１】
本発明のＩＣチップ回路は、本発明の上記半導体素子の製造方法により製造されてチップの機械的ダメージの発生を防止したものであり、そのことにより上記目的が達成される。
【００３２】
本発明の固体撮像素子は、本発明の上記半導体素子の製造方法により製造されてチップの機械的ダメージの発生を防止したものであり、そのことにより上記目的が達成される。
【００３３】
本発明の固体撮像素子の製造方法は、半導体ウェハ上に２次元状に形成した複数の固体撮像素子を複数の半導体チップに個片化する固体撮像素子の製造方法において、シリコン層間に被エッチオフ層が形成された該半導体ウェハの表面側のチップ周辺を囲むチップ分割ラインに、少なくとも該被エッチオフ層に至る深さで溝を形成する溝形成工程と、該半導体ウェハの裏面側を少なくとも該被エッチオフ層まで研削する研削工程と、該被エッチオフ層をエッチング除去するエッチング除去工程とを有するものであり、そのことにより上記目的が達成される。
【００３４】
本発明の電子情報機器は、本発明の上記固体撮像素子の製造方法により製造されてチップの機械的ダメージの発生を防止した固体撮像素子を画像入力デバイスとして撮像部に用いたものであり、そのことにより上記目的が達成される。
【００３５】
上記構成により、以下、本発明の作用を説明する。
【００３６】
本発明においては、半導体ウェハ上に２次元状に形成した複数のＩＣチップ回路を複数の半導体チップに個片化する半導体素子としてのＩＣチップ回路の製造方法または、半導体ウェハ上に２次元状に形成した複数の固体撮像素子を複数の半導体チップに個片化する半導体素子としての固体撮像素子の製造方法において、シリコン層間に被エッチオフ層が形成された半導体ウェハの表面側のチップ周辺を囲むチップ分割ラインに、少なくとも被エッチオフ層までの深さで溝を形成する溝形成工程と、半導体ウェハの裏面側を少なくとも被エッチオフ層まで研削する研削工程と、被エッチオフ層をエッチング除去するエッチング除去工程とを有している。
【００３７】
これによって、機械研削による薄型化ではなく、ブレードなどによる機械的切断ではないので、チップ厚を容易に厚さ数十μｍ以下の任意の薄さにもすることが可能で、かつダイシングにおけるカーフロス、チップ周辺のチッピングやクラックなどの機械的ダメージの発生を防止し、かつチップの機械的強度を向上し、かつスクライブライン幅の縮小を可能とし、かつ後半工程におけるコスト低減および工程時間短縮を実現する高品質の半導体素子を得ることが可能となる。
【発明の効果】
【００３８】
以上により、本発明によれば、機械研削ではなく、機械的切断ではないため、研磨チップ厚を容易に厚さ数十μｍ以下の任意の薄さにもすることができ、且つダイシングにおけるカーフロス、チップ周辺のチッピングやクラックなどの機械的ダメージの発生を防止し、且つチップの機械的強度を向上し、且つスクライブライン幅の縮小を可能とし、且つ後半工程におけるコスト低減および工程時間短縮を実現する高品質の半導体素子を得ることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態１における半導体素子の製造方法の個片化工程（その１）を模式的に示す縦断面図である。
【図２】本発明の実施形態１における半導体素子の製造方法の個片化工程（その２）を模式的に示す縦断面図である。
【図３】本発明の実施形態１における半導体素子の製造方法の個片化工程（その３）を模式的に示す縦断面図である。
【図４】本発明の実施形態２における半導体素子の製造方法の個片化工程（その１）を模式的に示す縦断面図である。
【図５】本発明の実施形態２における半導体素子の製造方法の個片化工程（その２）を模式的に示す縦断面図である。
【図６】本発明の実施形態２における半導体素子の製造方法の個片化工程（その３）を模式的に示す縦断面図である。
【図７】本発明の実施形態３として、本発明の実施形態１または２の半導体素子としての固体撮像素子を撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
【図８】従来の半導体素子の製造方法の個片化工程（その１）を模式的に示す縦断面図である。
【図９】従来の半導体素子の製造方法の個片化工程（その２）を模式的に示す縦断面図である。
【図１０】特許文献１に開示されている従来の半導体素子の製造方法の個片化工程（その１）を模式的に示す縦断面図である。
【図１１】特許文献１に開示されている従来の半導体素子の製造方法の個片化工程（その２）を模式的に示す縦断面図である。
【発明を実施するための形態】
【００４０】
以下に、本発明の半導体素子の製造方法の実施形態１、２について図面を参照しながら詳細に説明する。なお、各図における構成部材のそれぞれの厚みや長さなどは図面作成上の観点から、図示する構成に限定されるものではない。
【００４１】
（実施形態１）
図１〜図３は、本発明の実施形態１における半導体素子の製造方法の個片化工程（その１〜その３）を模式的に示す縦断面図である。
【００４２】
まず、図１に示すように、ウェハプロセスにより、被エッチオフ層２をＳｉ層１とＳｉ層３で上下に挟んだ半導体ウェハ１０、例えば上層側のＳｉ層３（シリコン層）は厚さ５μｍ、中間層の被エッチオフ層２は厚さ２０μｍ、下層側のＳｉ層１（シリコン層）は厚さ７００μｍで合計厚さ７２５μｍであるＳＯＩウェハを使用する。ＩＣチップ回路形成工程において、このような半導体ウェハ１０のウェハ表面（Ｓｉ層３）に複数のＩＣチップ回路４を２次元状でマトリクス状に形成し、レジストマスク成膜工程として、ウェハ表面（Ｓｉ層３）にレジストマスク５を例えば厚さ約１０μｍ塗布する。
【００４３】
続いて、レジストマスクパターン形成工程において、通常のフォトリソグラフィ法により、ＩＣチップ回路４を囲うチップ分割位置に沿って格子状に、例えば幅約４０μｍの開口部５ａを有する所定パターンのレジストマスク５を形成する。
【００４４】
その後、所定パターンのレジストマスク５をマスクにして、溝３ａを例えば異方性ドライエッチングＲＩＥによって、上層側のＳｉ層３に格子状に形成する。この溝３ａは、半導体ウェハ１０中の被エッチオフ層２まで溝３ａの底部が至り（被エッチオフ層２中に溝３ａの底部がある）、かつ被エッチオフ層２の上層部、例えば厚さ２０μｍの被エッチオフ層２の上部から例えば５μｍに到達するまでの深さを有する溝として形成する。
【００４５】
さらに、通常のレジスト剥離手法によりレジストマスク５を剥離し、溝３ａを含む半導体ウェハ１０表面に耐薬液性のある例えばＳｉＮ膜などの保護膜３ｂを通常のＣＶＤ法やスパッタ法などにより付着形成する。
【００４６】
次に、半導体ウェハ１０のＩＣチップ回路４の形成面側に、このＩＣチップ回路４を保護するための、耐薬液性のある図２に示す保護テープ６を貼着する。
【００４７】
さらに、チャッキング・研削工程において、半導体ウェハ１０の表面の保護テープ６側を研磨装置のチャッキング部で固定し、半導体ウェハ１０の裏面を、通常の半導体ウェハ１０の裏面研削加工にて、被エッチオフ層２の底面から所望の厚さまで裏面研削を行うかまたは被エッチオフ層２の全表面が現れるまで裏面研削を行って、図２に示すように半導体ウェハ１０ａとする。
【００４８】
この裏面研削は、半導体ウェハ１０中のＳｉ層１を被エッチオフ層２まで研削し、かつ被エッチオフ層２の下層部、例えば厚さ２０μｍの被エッチオフ層２の下端部から５μｍに到達する位置まで加工する。
【００４９】
次に、図３に示すように、通常のリフトオフ法により、例えばフッ酸やサイロックスエッチャントなどの薬液を用いて、半導体ウェハ１０ａ中の被エッチオフ層２をＷＥＴエッチングし、被エッチオフ層２を全て除去する。したがって、ＷＥＴエッチング後において、溝３ａは、半導体ウェハのＳｉ層３の裏面側において開口し、その結果、ＩＣチップ回路部４はＩＣチップとして個々に分割された状態になる。この場合、保護テープ６によって、ＩＣチップ回路部４はＩＣチップとして個々に分割されない。
【００５０】
さらに、半導体ウェハのＳｉ層３の裏面における被エッチオフ層２の除去後に、半導体ウェハのＳｉ層３の裏面側にマウンティング用テープを貼着する。このマウンティングテープ貼着後に、ＩＣチップ回路部４を保護していた、耐薬液性のある保護テープ６を半導体ウェハのＳｉ層３の表面側から剥離して、通常のマウンティング工程に送る。
【００５１】
要するに、本実施形態１の半導体素子の製造方法は、エッチオフ層２をＳｉ層１，３で上下から挟む半導体ウェハ１０を用い、半導体ウェハ１０の表面側のチップ周辺を囲むチップ分割位置に、半導体ウェハ１０中の被エッチオフ層２の上層部までの深さで溝を形成する溝形成工程と、半導体ウェハ１０の裏面を半導体ウェハ１０中の被エッチオフ層２の下層部に達するまで研削する裏面研削工程と、溝底部に達しかつ被エッチオフ層２を全て除去するまでＷＥＴエッチング（薬液処理）を行うエッチング除去工程とを有している。これによって、個片化された機械的ダメージの発生がない高品質のＩＣチップ回路部４が製造される。
【００５２】
以上により、本実施形態１によれば、本実施形態１による半導体素子の製造方法によれば、溝３ａの加工は異方性ドライエッチングなどによる加工であるため、ＩＣチップ回路部４に機械的な力が加わらず、ＩＣチップ回路部４の周辺にチッピングやクラックなどの機械的ダメージは発生しない。したがって、個々に分割されたチップは機械的強度が大きく、チップ分割後の工程で加わる衝撃によるチップの割れを低減することができる。
【００５３】
さらに、溝３ａの加工は、異方性ドライエッチングなどによる加工であるため、ダイシングに伴うカーフロスがほとんど発生しない。したがって、スクライブラインの縮小が可能になり、半導体ウェハ１０のチップに寄与する面積を増やすことができるため、半導体ウェハ１０からのチップ収率を向上させることができる。
【００５４】
さらに、通常のダイシング工程では溝３ａを１ラインずつ加工する必要があるため、溝３ａの本数に比例して工程時間がかかるが、本実施形態１による半導体素子の製造方法によれば、溝３ａの加工は異方性ドライエッチングなどによる加工であるため、半導体ウェハ全面に対して一括で溝３ａ形成ができることから、溝加工の工程時間を大幅に短縮することができる。
【００５５】
さらに、後半工程からダイシング工程を削除できることから、後半工程全体のコスト低減、工程時間短縮が可能となる。
【００５６】
さらに、半導体ウェハ裏面のＳｉ層１を裏面研削し、被エッチオフ層２をＷＥＴエッチングにより加工してチップ分割を行うため、現状の機械的な裏面研削の限界である数十μｍを超える、数μｍ単位のチップ薄型化が可能となる。
【００５７】
（実施形態２）
上記実施形態１では、Ｓｉ層３の表面からレジストマスク５を取り除いた後に、溝３ａの内周壁に保護膜３ｂを形成し、Ｓｉ層３のＩＣチップ回路４の形成面側（表面側）に保護テープ６を貼り付けたが、本実施形態２では、半導体ウェハ１０ａ中の被エッチオフ層２をＷＥＴエッチングし、被エッチオフ層２を除去するときに、フッ酸などのエッチャントがＳｉ層３の表面側に回り込むのを完全に回避するために、Ｓｉ層３の表面の密着性の高いレジストマスク５を残したまま、その上に保護テープ６を貼り付ける場合について説明する。
【００５８】
図４〜図６は、本発明の実施形態２における半導体素子の製造方法の個片化工程（その１〜その３）を模式的に示す縦断面図である。
【００５９】
まず、図４に示すように、ウェハプロセスにより、Ｓｉ層１とＳｉ層３の間に被エッチオフ層２が設けられた半導体ウェハ１０、例えば上層側のＳｉ層３は厚さ５μｍ、中間層の被エッチオフ層２は厚さ２０μｍ、下層側のＳｉ層１は厚さ７００μｍで合計厚さ７２５μｍであるＳＯＩウェハを使用する。レジストマスク成膜工程において、このような半導体ウェハ１０のウェハ表面にＩＣチップ回路４を２次元状でマトリクス状に形成し、ウェハ表面にレジストマスク５を例えば厚さ約１０μｍだけ塗布する。
【００６０】
続いて、レジストマスクパターン形成工程として、通常のフォトリソグラフィ法によりＩＣチップ回路４を囲うチップ分割予定位置に沿って格子状に、例えば幅約４０μｍの格子状の開口部５ａを有するレジストマスク５をパターン形成する。
【００６１】
その後、所定パターンのレジストマスク５をマスクにして、溝５ａを例えば異方性ドライエッチングＲＩＥによって、上層側のＳｉ層３に所定深さの溝３ａを格子状に形成する。この溝３ａは、半導体ウェハ１０中の被エッチオフ層２まで溝３ａの底部が至り（被エッチオフ層２中に溝３ａの底部がある）、かつ被エッチオフ層２の上層部、例えば厚さ２０μｍの被エッチオフ層２の上部から例えば５μｍに到達するまでの深さを有する溝として形成する。
【００６２】
次に、所定パラーンのレジストマスク５上に、このＩＣチップ回路４の表面を保護し、かつチップがバラバラになるのを避けるための、耐薬液性のある図５に示す保護テープ６を貼着する。このタイミングでレジストマスク５を除去しないのは、被エッチオフ層２の除去時に、半導体ウェハ１０の表面との密着性の高いレジストマスク５の存在によって、フッ酸などのエッチャントが裏面側からＳｉ層３の表面側に回り込んで半導体ウェハ１０の表面に至るのを完全に回避するためである。
【００６３】
さらに、半導体ウェハ１０の表面の保護テープ６側を研磨装置のチャッキング部で固定し、半導体ウェハ１０の裏面を、通常の半導体ウェハ１０の裏面研削加工にて、被エッチオフ層２の底面から所望の厚さまで裏面研削を行うかまたは被エッチオフ層２の少なくとも全表面が現れるまで裏面研削を行って、図５に示すように半導体ウェハ１０ａとする。
【００６４】
この裏面研削は、半導体ウェハ１０中のＳｉ層１を被エッチオフ層２まで研削し、かつ被エッチオフ層２の下層部、例えば厚さ２０μｍの被エッチオフ層２の下端部から例えば５μｍに到達する位置まで加工する。
【００６５】
さらに、図６に示すように、通常のリフトオフ法により、例えばフッ酸やサイロックスエッチャントなどの薬液を用いて、半導体ウェハ１０ａ中の被エッチオフ層２をＷＥＴエッチングし、被エッチオフ層２を全て除去する。したがって、ＷＥＴエッチング後において、溝３ａは、半導体ウェハのＳｉ層３の裏面側において格子状に開口し、その結果、ＩＣチップ回路部４はＩＣチップとして個々に分割された状態になる。この場合、保護テープ６によって、ＩＣチップ回路部４はＩＣチップとして個々に分割されない。
【００６６】
さらに、半導体ウェハのＳｉ層３の裏面における被エッチオフ層２の除去後に、半導体ウェハのＳｉ層３の裏面側にマウンティング用テープを貼着する。このマウンティングテープ貼着後に、通常のレジスト剥離手法により、ＩＣチップ回路４の表面保護用のレジストマスク５を剥離する。このように、ＩＣチップ回路部４の表面を保護していたレジストマスク５を半導体ウェハのＳｉ層３の表面側から剥離する。その後、レジストマスク５を剥離した基板部を通常のマウンティング工程に送る。
【００６７】
本実施形態２による半導体素子の製造方法によれば、Ｓｉ層３の表面との密着性の高いレジストマスク５を残したまま、その上に保護テープ６を貼り付けて、半導体ウェハ１０ａ中の被エッチオフ層２をＷＥＴエッチングするため、被エッチオフ層２を除去するときに、フッ酸やサイロックスエッチャントなどの薬液がＳｉ層３の表面側に回り込むのを完全に回避することができる。
【００６８】
また、半導体ウェハ１０に形成された多数のチップを個々に分割するための溝３ａを異方性エッチングなどにより形成するため、ＩＣチップ製造における後半工程でのダイシング工程を必要としないチップの分割が可能となることから、ダイシング時のチップ周辺に発生するチッピング、クラックなどの機械的ダメージがなくなり、チップの機械的強度を向上させることができる。また、ダイシングに伴うカーフロスがほとんどなくなることにより、格子状のスクライブライン幅を縮小することが可能となる。さらに、例えば、異方性ドライエッチングであれば、一度に半導体ウェハ１０全面の溝形成が可能となることから、溝加工の工程時間が短縮でき、後半工程のコスト低減および工程時間短縮が可能となる。さらに、裏面研削を被エッチオフ層２で止め、ＷＥＴエッチングによる半導体ウェハ１０のエッチングおよびチップの分割を行うことにより、裏面研削の物理的・技術的限界を超えたチップの薄型化を実現することができる。
【００６９】
これによって、個片化された機械的ダメージの発生がない高品質のＩＣチップ回路部４が製造される。
【００７０】
なお、上記実施形態１，２では、半導体素子の製造方法について説明したが、これに限らず、半導体素子の製造方法の実施形態１，２を固体撮像素子の製造方法に適用することもできる。この場合、半導体集積回路としてのＩＣチップ回路４の代わりに図７に示す固体撮像素子２０を用いることもできる。
【００７１】
即ち、ＣＭＯＳ型固体撮像素子は、複数の画素部のそれぞれに、画素部毎に、被写体からの入射光を光電変換して撮像する複数の光電変換部として複数の受光部が設けられ、各受光部に隣接して、受光部からの信号電荷が電荷電圧変換部に電荷転送するための電荷転送トランジスタと、受光部毎に電荷転送トランジスタにより電荷電圧変換部に電荷転送された信号電荷が電圧変換され、この変換電圧に応じて増幅されて該画素部毎の撮像信号として読み出すための読出回路とを有している。
【００７２】
また、ＣＣＤ型固体撮像素子は、複数の画素部のそれぞれに、画素部毎に、被写体からの入射光を光電変換して撮像する複数の光電変換部として複数の受光部が設けられ、各受光部に隣接して、受光部からの信号電荷を所定方向に電荷転送するための電荷転送部および、この上に、読み出された信号電荷を電荷転送制御するためのゲート電極およびその上の金属遮光膜が配置されている。
【００７３】
これらのＣＭＯＳ型固体撮像素子やＣＣＤ型固体撮像素子の固体撮像素子２０が、半導体ウエハ１０に行列方向に２次元状でマトリクス状に複数配列されている。これらの複数の固体撮像素子２０が上記実施形態１，２のように分割されて個片化される。
【００７４】
即ち、半導体ウェハ上に２次元状に形成した複数の固体撮像素子２０を複数の半導体チップに個片化する固体撮像素子２０の製造方法は、Ｓｉ層１とＳｉ層３間に被エッチオフ層２が形成された半導体ウェハ１０の表面側のチップ周辺を囲むチップ分割位置（すくライブライン）に被エッチオフ層２の上層部までの深さで溝３ａを形成する溝形成工程と、半導体ウェハ１０の裏面側を被エッチオフ層２の下層部まで研削する研削工程と、被エッチオフ層２をエッチング除去するエッチング除去工程とを有している。
【００７５】
この場合の固体撮像素子２０の製造方法においても、その効果として上記の場合と同様に、半導体ウェハ１０に形成された多数の撮像素子チップを個々に分割するための溝３ａを異方性エッチングなどにより形成するため、撮像素子チップ製造における後半工程でのダイシング工程を必要としないチップの分割が可能となることから、ダイシング時のチップ周辺に発生するチッピング、クラックなどの機械的ダメージが全くなくなり、撮像素子チップの機械的強度を向上させることができて高品質の撮像素子チップとなる。また、ダイシングに伴うカーフロスがほとんどなくなることにより、格子状のスクライブライン幅を縮小することが可能となる。さらに、例えば、異方性ドライエッチングであれば、一度に半導体ウェハ１０全面の溝形成が可能となることから、溝加工の工程時間が短縮でき、後半工程のコスト低減および工程時間短縮が可能となる。さらに、裏面研削を被エッチオフ層２で止め、ＷＥＴエッチングによる半導体ウェハ１０のエッチングおよびチップの分割を行うことにより、裏面研削の物理的・技術的限界を超えたチップの薄型化を実現することができる。
【００７６】
さらに、上記実施形態２に対応した半導体撮像素子２０の製造方法によれば、Ｓｉ層３の表面との密着性の高いレジストマスク５を残したまま、その上に保護テープ６を貼り付けて、半導体ウェハ１０ａ中の被エッチオフ層２をＷＥＴエッチングするため、被エッチオフ層２を除去するときに、フッ酸やサイロックスエッチャントなどの薬液がＳｉ層３の表面側に回り込むのを完全に回避することができる。
【００７７】
このようにして、個片化された機械的ダメージの発生がない高品質の半導体撮像素子２０が製造される。
【００７８】
（実施形態３）
図７は、本発明の実施形態３として、本発明の実施形態１または２の半導体素子としての固体撮像素子２０を撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
【００７９】
図７において、本実施形態３の電子情報機器９０は、上記実施形態１、２の半導体素子としての固体撮像素子２０からの撮像信号を所定の信号処理をしてカラー画像信号を得る固体撮像装置９１と、この固体撮像装置９１からのカラー画像信号を記録用に所定の信号処理した後にデータ記録可能とする記録メディアなどのメモリ部９２と、この固体撮像装置９１からのカラー画像信号を表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示可能とする液晶表示装置などの表示部９３と、この固体撮像装置９１からのカラー画像信号を通信用に所定の信号処理をした後に通信処理可能とする送受信装置などの通信部９４と、この固体撮像装置９１からのカラー画像信号を印刷用に所定の印刷信号処理をした後に印刷処理可能とするプリンタなどの画像出力部９５とを有している。なお、この電子情報機器９０として、これに限らず、固体撮像装置９１の他に、メモリ部９２と、表示部９３と、通信部９４と、プリンタなどの画像出力部９５とのうちの少なくともいずれかを有していてもよい。
【００８０】
この電子情報機器９０としては、前述したように例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、監視カメラ、ドアホンカメラ、車載用後方監視カメラなどの車載用カメラおよびテレビジョン電話用カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、カメラ付き携帯電話装置および携帯端末装置（ＰＤＡ）などの画像入力デバイスを有した電子機器が考えられる。
【００８１】
したがって、本実施形態３によれば、この固体撮像装置９１からのカラー画像信号に基づいて、これを表示画面上に良好に表示したり、これを紙面にて画像出力部９５により良好にプリントアウト（印刷）したり、これを通信データとして有線または無線にて良好に通信したり、これをメモリ部９２に所定のデータ圧縮処理を行って良好に記憶したり、各種データ処理を良好に行うことができる。
【００８２】
なお、本実施形態１、２では、特に説明しなかったが、半導体ウェハ１０上に２次元状に形成した複数のＩＣチップ回路４を複数の半導体チップに個片化するＩＣチップ回路４の製造方法において、Ｓｉ層１，３間に被エッチオフ層２が形成された半導体ウェハ１０の表面側のチップ周辺を囲むチップ分割位置（チップ分割ライン；スクライブライン）に被エッチオフ層２の上層部までの深さで溝３ａを形成する溝形成工程と、半導体ウェハ１０の裏面側を被エッチオフ層２の下層部まで研削する研削工程と、被エッチオフ層２をエッチング除去するエッチング除去工程とを有している。またこれに限らず、半導体ウェハ１０上に２次元状に形成した複数の固体撮像素子２０を複数の半導体チップに個片化する固体撮像素子２０の製造方法において、Ｓｉ層１，３間に被エッチオフ層２が形成された半導体ウェハ１０の表面側のチップ周辺を囲むチップ分割位置に被エッチオフ層２の上層部までの深さで溝を形成する溝形成工程と、半導体ウェハ１０の裏面側を被エッチオフ層２の下層部まで研削する研削工程と、被エッチオフ層２をエッチング除去するエッチング除去工程とを有していてもよい。いずれのＩＣチップ回路４の製造方法であっても、固体撮像素子２０の製造方法であっても、チップ厚を容易に任意の薄さとすることができ、且つダイシングにおけるカーフロス、チップ周辺のチッピングやクラックなどの機械的ダメージの発生を防止し、且つチップの機械的強度を向上し、且つスクライブライン幅の縮小を可能とし、且つ後半工程におけるコスト低減および工程時間短縮を実現できる本発明の目的を達成することができるものである。
【００８３】
以上のように、本発明の好ましい実施形態１〜３を用いて本発明を例示してきたが、本発明は、この実施形態１〜３に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜３の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００８４】
本発明は、被写体からの画像光を光電変換して撮像する半導体素子で構成された固体撮像素子や半導体集積回路（ＩＣチップ回路）などの半導体素子の製造方法および固体撮像素子の製造方法、半導体素子の製造方法により製造されたＩＣチップ回路、この半導体素子の製造方法により製造された固体撮像素子、この固体撮像素子の製造方法により製造された固体撮像素子を用いた電子情報機器の分野において、機械研削による薄型化ではなく、ブレードなどによる機械的切断ではないので、チップ厚を容易に任意の薄さとすることができ、かつダイシングにおけるカーフロス、チップ周辺のチッピングやクラックなどの機械的ダメージの発生を防止し、かつチップの機械的強度を向上し、かつスクライブライン幅の縮小を可能とし、且つ後半工程におけるコスト低減および工程時間短縮を実現することができる。
【符号の説明】
【００８５】
１  下側のＳｉ層
２  被エッチオフ層
３  上側のＳｉ層
３ａ  溝
３ｂ  保護膜
４  ＩＣチップ回路
５  レジストマスク
５ａ  開口部
６  保護テープ
１０，１０ａ  半導体ウェハ
２０  固体撮像素子
９０  電子情報機器
９１  固体撮像装置
９２  メモリ部
９３  表示部
９４  通信部
９５  画像出力部
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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