(57)【要約】【課題】半導体素子を作製する方法を提供する。【解決手段】主に半導体ダイの周辺領域中に位置する信号パッドと、主に前記信号パッドから半導体ダイの内部領域中に位置する電力パッドおよび接地パッドとを伴う、ダイパッドレイアウトを有する半導体ダイを提供するステップと、前記信号パッド、電力パッド、および接地パッド上に複数のバンプを形成するステップと、基板を提供するステップと、前記基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップであって、前記バンプは、相互接続部位よりも幅広い、ステップと、前記バンプが前記相互接続部位の頂面および側面を覆うように、前記バンプを前記相互接続部位に接着するステップと、前記半導体ダイと基板との間で前記バンプの周囲に封入材を堆積させるステップとを含む、半導体素子を作製する方法。【選択図】図３
2012119648.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子を作製する方法であって、
主に半導体ダイの周辺領域中に位置する信号パッドと、主に該信号パッドから半導体ダイの内部領域中に位置する電力パッドおよび接地パッドとを有するダイパッドレイアウトを有する半導体ダイを提供することと、
該信号パッド、電力パッド、および接地パッド上に複数のバンプを形成することと、
基板を提供することと、
該基板上に相互接続部位を有する複数の伝導性トレースを形成することであって、該バンプは、相互接続部位よりも幅広い、ことと、
該バンプが該相互接続部位の頂面および側面を覆うように、該バンプを該相互接続部位に接着することと、
該半導体ダイと基板との間で該バンプの周囲に封入材を堆積させることと
を含む、方法。
【請求項２】
前記バンプは、可融性部分と、非可融性部分とを含む、請求項１に記載の方法。
【請求項３】
周辺列で、または前記半導体ダイの縁とほぼ平行な周辺アレイで、前記信号パッドを配設することをさらに含む、請求項１に記載の方法。
【請求項４】
交互配設または直交配設で隣接する列に前記信号パッドを配設することをさらに含む、請求項１に記載の方法。
【請求項５】
前記電力パッドおよび接地パッドの１０％未満は、前記周辺領域内に位置し、前記信号パッドの１０％未満は、前記内部領域内に位置する、請求項１に記載の方法。
【請求項６】
前記相互接続部位から離れた前記基板の領域上にマスキング層を形成することをさらに含む、請求項１に記載の方法。
【請求項７】
半導体素子を作製する方法であって、
半導体ダイを提供することと、
基板を提供することと、
該基板の周囲付近に位置する信号部位と、該信号部位から内部に位置する電力部位および接地部位とを有するレイアウトで配設される、該基板上に相互接続部位を伴う複数の伝導性トレースを形成することと、
相互接続構造が該相互接続部位の頂面および側面を覆うように、該半導体ダイと基板との間に相互接続構造を形成することと
を含む、方法。
【請求項８】
前記半導体ダイと基板との間に封入材を堆積させることをさらに含む、請求項７に記載の方法。
【請求項９】
前記相互接続構造は、可融性部分と、非可融性部分とを含む、請求項７に記載の方法。
【請求項１０】
周辺列で、または前記基板の縁とほぼ平行な周辺アレイで、前記信号部位を配設することをさらに含む、請求項７に記載の方法。
【請求項１１】
交互配設または直交配設で隣接する列に前記信号部位を配設することをさらに含む、請求項７に記載の方法。
【請求項１２】
前記基板の中心付近のアレイに前記電力および接地部位を配設することをさらに含む、請求項７に記載の方法。
【請求項１３】
前記半導体ダイの中心領域には、パッドがない、請求項７に記載の方法。
【請求項１４】
半導体素子を作製する方法であって、
半導体ダイを提供することと、
基板を提供することと、
主に該基板の周辺領域中に位置する信号部位と、主に該信号パッドから該基板の内部領域中に位置する電力部位および接地部位とを伴うレイアウトで配設される、該基板上に相互接続部位を伴う複数の伝導性トレースを形成することと、
該半導体ダイを該相互接続部位に接着することと、
該半導体ダイと基板との間に封入材を堆積させることと
を含む、半導体素子を作製する方法。
【請求項１５】
前記半導体ダイ上に相互接続構造を形成することをさらに含み、該相互接続構造は、可融性部分と、非可融性部分とを含む、請求項１４に記載の方法。
【請求項１６】
前記電力部位および接地部位の１０％未満は、前記周辺領域内に位置する、請求項１４に記載の方法。
【請求項１７】
前記信号部位の１０％未満は、前記内部領域内に位置する、請求項１４に記載の方法。
【請求項１８】
周辺列で、または前記基板の縁とほぼ平行な周辺アレイで、前記信号部位を配設することをさらに含む、請求項１４に記載の方法。
【請求項１９】
前記基板の中心付近のアレイに前記電力部位および接地部位を配設することをさらに含む、請求項１４に記載の方法。
【請求項２０】
交互配設または直交配設で隣接する列に前記信号部位を配設することをさらに含む、請求項１４に記載の方法。
【請求項２１】
主に半導体ダイの周辺領域中に位置する信号パッドと、主に該信号パッドから半導体ダイの内部領域中に位置する電力パッドおよび接地パッドとを伴う、ダイパッドレイアウトを有する半導体ダイと、
基板と、
該基板上に形成される相互接続部位を伴う複数の伝導性トレースであって、該半導体ダイは、該相互接続部位に接着される、伝導性トレースと、
該半導体ダイと基板との間に堆積させられる封入材と
を備える、半導体素子。
【請求項２２】
前記半導体ダイ上に形成される相互接続構造であって、可融性部分と、非可融性部分とを含む、相互接続構造をさらに含む、請求項２１に記載の半導体素子。
【請求項２３】
前記電力パッドおよび接地パッドの１０％未満は、前記周辺領域内に位置する、請求項２１に記載の半導体素子。
【請求項２４】
前記信号パッドの１０％未満は、前記内部領域内に位置する、請求項２１に記載の半導体素子。
【請求項２５】
前記信号パッドは、交互配設または直交配設で隣接する列に配設される、請求項２１に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００９年４月２９日に出願された米国出願第１２／４３２，１３７号の一部継続出願であり、３５  Ｕ．Ｓ．Ｃ．§１２０に従って、上記出願に対する優先権を主張する。
【０００２】
本発明は、半導体素子に関し、より具体的には、半導体素子、およびフリップチップ半導体ダイ用のパッドレイアウトを形成する方法に関する。
【背景技術】
【０００３】
半導体素子は、現代の電子製品でよく見られる。半導体素子は、電気構成要素の数および密度が異なる。離散半導体素子は、概して、１種類の電気構成要素、例えば、発光ダイオード（ＬＥＤ）、小信号トランジスタ、抵抗器、コンデンサ、インダクタ、およびパワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含有する。集積半導体素子は、典型的に、数百から数百万個の電気構成要素を含有する。集積半導体素子の例は、マイクロコントローラ、マイクロプロセッサ、電荷結合素子（ＣＣＤ）、太陽電池、およびデジタルマイクロミラー素子（ＤＭＤ）を含む。
【０００４】
半導体素子は、信号処理、高速計算、電磁信号の伝送および受信、電子デバイスの制御、電気への日光の転換、およびテレビディスプレイ用の視覚投影の作成等の、広範囲の機能を果たす。半導体素子は、娯楽、通信、電力変換、ネットワーク、コンピュータ、および消費者製品の分野で見られる。半導体素子はまた、軍事用途、航空、自動車、工業用コントローラ、および事務機器でも見られる。
【０００５】
半導体素子は、半導体材料の電気特性を利用する。半導体材料の原子構造は、電界または基本電流の印加によって、またはドーピングの工程を通して、その電気伝導性が操作されることを可能にする。ドーピングは、半導体材料に不純物を導入して、半導体素子の伝導性を操作および制御する。
【０００６】
半導体素子は、能動および受動的電気構造を含有する。バイポーラおよび電界効果トランジスタを含む、能動的構造は、電流の流れを制御する。ドーピングおよび電界または基本電流の印加のレベルを変化させることによって、トランジスタは、電流の流れを推進または制限する。抵抗器、コンデンサ、およびインダクタを含む、受動的構造は、種々の電気的機能を果たすために必要な電圧と電流との間の関係を生じる。受動および能動的構造は、半導体素子が高速計算および他の有用な機能を果たすことを可能にする回路を形成するように、電気的に接続される。
【０００７】
半導体素子は概して、２つの複雑な製造工程、すなわち、それぞれ何百ものステップを潜在的に伴う、フロントエンド製造およびバックエンド製造を使用して製造される。フロントエンド製造は、半導体ウエハの表面上の複数のダイの形成を伴う。各ダイは、典型的には同一であり、能動および受動的構成要素を電気的に接続することによって形成される回路を含有する。バックエンド製造は、完成したウエハから個別ダイを単一化することと、構造的支持および環境的隔離を提供するようにダイをパッケージ化することとを伴う。
【０００８】
半導体製造の１つの目標は、より小型の半導体素子を生産することである。より小型の素子は、典型的には、より少ない電力を消費し、より高い性能を有し、より効率的に生産することができる。加えて、より小型の半導体素子は、より小型の最終製品に望ましい、より小さい設置面積を有する。小さいダイサイズは、より小型で高密度の能動および受動的構成要素を伴うダイをもたらす、フロントエンド工程の改良によって達成することができる。バックエンド工程は、電気的相互接続およびパッケージ化材料の改良によって、より小さい設置面積を伴う半導体素子パッケージをもたらしてもよい。
【０００９】
フリップチップパッケージでは、半導体ダイは、典型的には、基板に対面するダイの能動側を伴うパッケージ基板に載置される。基板の中の回路との半導体ダイの中の回路の相互接続は、ダイ上の相互接続パッドのアレイに取り付けられ、基板上の相互接続パッドの対応する相補的アレイに接着される、バンプによって行われる。
【００１０】
信号、電力、および接地機能のための半導体ダイ上のパッドは、従来、アレイの全体を通して分布し、基板上の対応するパッドは、外部第２レベル相互接続への適切な回路に接続される。第２レベル相互接続は、フリップチップ相互接続よりも大きいピッチを有し、それにより、基板上のルーティングは、従来、扇形に広がる。半導体ダイ上のパッドとパッケージの外部ピンとの間の扇形に広がったルーティングは、パッケージ基板内の複数の金属層上に形成される。
【００１１】
多層基板は高価であり、従来のフリップチップ構築物では、基板のみが、典型的には、パッケージ費用の半分以上を計上する。多層基板の高い費用は、主流製品におけるフリップチップ技術の拡散を制限する要因となっている。従来のフリップチップ構築物では、ルーティングが短距離の遮蔽されていない配線と、信号伝送経路中の配線層間のビアとを含むため、エスケープルーティングパターンは、典型的には、付加的な電気的寄生を導入する。電気的寄生は、パッケージ性能を有意に制限し得る。
【００１２】
従来のフリップチップパッケージでは、半導体ダイ１３上の入出力パッド、まとめて信号パッドは、概して図１の１０において平面図で示されるように、ダイの能動表面１２を実質的に覆うエリアアレイで配設される。それぞれ、半導体ダイ１３の信号、電力、および接地機能を対象とする、信号パッド１８および１９、電力パッド１４、および接地パッド１６は、アレイ内の複数の横列および縦列の全体を通して分布する。具体的には、信号パッド１８のうちのいくつかがアレイの周囲に配設される一方で、他の信号パッド１９は配設されない。通常、種々の信号パッドが、電力パッドおよび／または接地パッドによって包囲されるか、または電力パッドおよび／または接地パッドに少なくとも隣接するように、パッドを配設するために、なんらかの設計努力が行われる。
【００１３】
多くの従来のフリップチップパッケージが、セラミック基板を使用して作製される。セラミック基板は、比較的安価に多数の層で作製することができ、ブラインドビアは、難なくセラミック層に作製することができる。従来のセラミック基板とともに使用するために作製される従来のチップでは、パッドピッチは、典型的には、１５０マイクロメートル（μｍ）から２５０μｍの範囲であり、２２５μｍのグリッドピッチが、多くのチップに典型的である。
【００１４】
基板の中の扇形に広がったルーティング、すなわち、基板上の対応するパッドをパッケージの外部端子と接続する、基板上の配線は、信号配線と、電力および接地配線とを提供するようにパターン化される、複数の金属層で実装される。ダイパッドレイアウト１０に対応する基板パッドの配設が、概して図２の２０において平面図で示されている。信号パッド２８および２９、電力パッド２４、および接地パッド２６は、それぞれ、ダイ上の対応するパッドに取り付けられる、信号、電力、および接地バンプを受容し、それらに接着することができるように、基板表面２２上の相補的アレイに配設される。従来の配設では、信号ルーティングと関連するパッド２８のうちのいくつかが、アレイの周囲に位置する一方で、他のパッド２９は位置しない。アレイの周囲上の信号パッド用のエスケープルーティングは、基板の最上金属層におけるトレース３０として、ダイの縁２３の下に直接横断することができる。アレイの周囲にない基板上のパッドは、短いトレースおよびビアによって、基板の中のより深い金属層に接続される。信号パッド２９は、信号ビア３４を通る短いトレース（信号スタブまたはジョグ）３２によって、下のいくつかの金属層のうちの１つの中の信号トレースに接続される。同様に、電力パッド２４は、電力ビア３８を通る短いトレース（電力スタブまたはジョグ）３６によって、下の金属層の中の電力トレースに接続され、接地パッド２６は、接地ビア４２を通る短いトレース（接地スタブまたはジョグ）４０によって、下の金属層の中の電力トレースに接続される。
【００１５】
約１０００個の外部端子を有する、典型的な従来のパッケージでは、少なくとも２層または３層の信号配線と、少なくとも４層または５層の電力および接地配線とが基板の中にあり、それは、約６または８以上の層の総数につながる。一般規則として、信号配線層の数の増加は、パッケージの中の伝送線電気的環境を維持する必要性により、電力および接地層の同時増加を必要とし、それは、層の総数をさらに増加させる。付加的な層の必要性はまた、より長い信号経路、および多くの層間ビアももたらし、望ましくない電気的寄生および性能の劣化を追加する。
【発明の概要】
【課題を解決するための手段】
【００１６】
ルーティング密度を増加させ、相互接続層の必要数を最小限化しながら、フリップチップ半導体ダイに必要とされる、信号パッドならびに電力パッドおよび接地パッドを収容するためのダイパッドレイアウトの必要性が存在する。したがって、一実施形態では、本発明は、主に半導体ダイの周辺領域中に位置する信号パッドと、主に信号パッドから半導体ダイの内部領域中に位置する電力パッドおよび接地パッドとを伴う、ダイパッドレイアウトを有する半導体ダイを提供するステップと、信号パッド、電力パッド、および接地パッド上に複数のバンプを形成するステップと、基板を提供するステップと、基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップとを含む、半導体素子を作製する方法である。バンプは、相互接続部位よりも幅広い。方法はさらに、バンプが相互接続部位の頂面および側面を覆うように、バンプを相互接続部位に接着するステップと、半導体ダイと基板との間でバンプの周囲に封入材を堆積させるステップとを含む。
【００１７】
別の実施形態では、本発明は、半導体ダイを提供するステップと、基板を提供するステップと、基板の周囲付近に位置する信号部位と、信号部位から内部に位置する電力部位および接地部位とを伴うレイアウトで配設される、基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップと、相互接続構造が相互接続部位の頂面および側面を覆うように、半導体ダイと基板との間に相互接続構造を形成するステップとを含む、半導体素子を作製する方法である。
【００１８】
別の実施形態では、本発明は、半導体ダイを提供するステップと、基板を提供するステップと、主に基板の周辺領域中に位置する信号部位と、主に信号パッドから基板の内部領域中に位置する電力部位および接地部位とを伴うレイアウトで配設される、基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップと、半導体ダイを相互接続部位に接着するステップと、半導体ダイと基板との間に封入材を堆積させるステップとを含む、半導体素子を作製する方法。
【００１９】
別の実施形態では、本発明は、主に半導体ダイの周辺領域中に位置する信号パッドと、主に信号パッドから半導体ダイの内部領域中に位置する電力パッドおよび接地パッドとを伴う、ダイパッドレイアウトを有する半導体ダイを備える、半導体素子である。相互接続部位を伴う複数の伝導性トレースが、基板上に形成される。半導体ダイは、相互接続部位に接着される。封入材が、半導体ダイと基板との間に堆積させられる。
【００２０】
例えば、本発明は以下の項目を提供する。
（項目１）
半導体素子を作製する方法であって、
主に半導体ダイの周辺領域中に位置する信号パッドと、主に該信号パッドから半導体ダイの内部領域中に位置する電力パッドおよび接地パッドとを有するダイパッドレイアウトを有する半導体ダイを提供することと、
該信号パッド、電力パッド、および接地パッド上に複数のバンプを形成することと、
基板を提供することと、
該基板上に相互接続部位を有する複数の伝導性トレースを形成することであって、該バンプは、相互接続部位よりも幅広い、ことと、
該バンプが該相互接続部位の頂面および側面を覆うように、該バンプを該相互接続部位に接着することと、
該半導体ダイと基板との間で該バンプの周囲に封入材を堆積させることと
を含む、方法。
（項目２）
上記バンプは、可融性部分と、非可融性部分とを含む、上記項目のいずれかに記載の方法。
（項目３）
周辺列で、または上記半導体ダイの縁とほぼ平行な周辺アレイで、上記信号パッドを配設することをさらに含む、上記項目のいずれかに記載の方法。
（項目４）
交互配設または直交配設で隣接する列に上記信号パッドを配設することをさらに含む、上記項目のいずれかに記載の方法。
（項目５）
上記電力パッドおよび接地パッドの１０％未満は、上記周辺領域内に位置し、上記信号パッドの１０％未満は、上記内部領域内に位置する、上記項目のいずれかに記載の方法。
（項目６）
上記相互接続部位から離れた上記基板の領域上にマスキング層を形成することをさらに含む、上記項目のいずれかに記載の方法。
（項目７）
半導体素子を作製する方法であって、
半導体ダイを提供することと、
基板を提供することと、
該基板の周囲付近に位置する信号部位と、該信号部位から内部に位置する電力部位および接地部位とを有するレイアウトで配設される、該基板上に相互接続部位を伴う複数の伝導性トレースを形成することと、
相互接続構造が該相互接続部位の頂面および側面を覆うように、該半導体ダイと基板との間に相互接続構造を形成することと
を含む、方法。
（項目８）
上記半導体ダイと基板との間に封入材を堆積させることをさらに含む、上記項目のいずれかに記載の方法。
（項目９）
上記相互接続構造は、可融性部分と、非可融性部分とを含む、上記項目のいずれかに記載の方法。
（項目１０）
周辺列で、または上記基板の縁とほぼ平行な周辺アレイで、上記信号部位を配設することをさらに含む、上記項目のいずれかに記載の方法。
（項目１１）
交互配設または直交配設で隣接する列に上記信号部位を配設することをさらに含む、上記項目のいずれかに記載の方法。
（項目１２）
上記基板の中心付近のアレイに上記電力および接地部位を配設することをさらに含む、上記項目のいずれかに記載の方法。
（項目１３）
上記半導体ダイの中心領域には、パッドがない、上記項目のいずれかに記載の方法。
（項目１４）
半導体素子を作製する方法であって、
半導体ダイを提供することと、
基板を提供することと、
主に該基板の周辺領域中に位置する信号部位と、主に該信号パッドから該基板の内部領域中に位置する電力部位および接地部位とを伴うレイアウトで配設される、該基板上に相互接続部位を伴う複数の伝導性トレースを形成することと、
該半導体ダイを該相互接続部位に接着することと、
該半導体ダイと基板との間に封入材を堆積させることと
を含む、半導体素子を作製する方法。
（項目１５）
上記半導体ダイ上に相互接続構造を形成することをさらに含み、該相互接続構造は、可融性部分と、非可融性部分とを含む、上記項目のいずれかに記載の方法。
（項目１６）
上記電力部位および接地部位の１０％未満は、上記周辺領域内に位置する、上記項目のいずれかに記載の方法。
（項目１７）
上記信号部位の１０％未満は、上記内部領域内に位置する、上記項目のいずれかに記載の方法。
（項目１８）
周辺列で、または上記基板の縁とほぼ平行な周辺アレイで、上記信号部位を配設することをさらに含む、上記項目のいずれかに記載の方法。
（項目１９）
上記基板の中心付近のアレイに上記電力部位および接地部位を配設することをさらに含む、上記項目のいずれかに記載の方法。
（項目２０）
交互配設または直交配設で隣接する列に上記信号部位を配設することをさらに含む、上記項目のいずれかに記載の方法。
（項目２１）
主に半導体ダイの周辺領域中に位置する信号パッドと、主に該信号パッドから半導体ダイの内部領域中に位置する電力パッドおよび接地パッドとを伴う、ダイパッドレイアウトを有する半導体ダイと、
基板と、
該基板上に形成される相互接続部位を伴う複数の伝導性トレースであって、該半導体ダイは、該相互接続部位に接着される、伝導性トレースと、
該半導体ダイと基板との間に堆積させられる封入材と
を備える、半導体素子。
（項目２２）
上記半導体ダイ上に形成される相互接続構造であって、可融性部分と、非可融性部分とを含む、相互接続構造をさらに含む、上記項目のいずれかに記載の半導体素子。
（項目２３）
上記電力パッドおよび接地パッドの１０％未満は、上記周辺領域内に位置する、上記項目のいずれかに記載の半導体素子。
（項目２４）
上記信号パッドの１０％未満は、上記内部領域内に位置する、上記項目のいずれかに記載の半導体素子。
（項目２５）
上記信号パッドは、交互配設または直交配設で隣接する列に配設される、上記項目のいずれかに記載の半導体素子。
【００２１】
（摘要）
半導体素子は、ダイパッドレイアウトを伴う半導体ダイを有する。ダイパッドレイアウトの中の信号パッドは、主に半導体ダイの周囲付近に位置し、電力パッドおよび接地パッドは、主に信号パッドから内部に位置する。信号パッドは、周辺列で、または半導体ダイの縁とほぼ平行な周辺アレイで配設される。バンプが、信号パッド、電力パッド、および接地パッド上に形成される。バンプは、可融性部分および非可融性部分を有する。相互接続部位を伴う伝導性トレースが、基板上に形成される。バンプは、相互接続部位よりも幅広い。バンプは、バンプが相互接続部位の頂面および側面を覆うように、相互接続部位に接着される。封入材が、半導体ダイと基板との間でバンプの周囲に堆積させられる。
【図面の簡単な説明】
【００２２】
【図１】図１は、フリップチップパッケージ用のダイ上の従来のパッドレイアウトを平面図で図示する。
【図２】図２は、フリップチップ基板上のパッドおよびルーティングの配設を平面図で図示する。
【図３】図３は、その表面に載置された異なる種類のパッケージを伴うＰＣＢを図示する。
【図４ａ】図４ａ−４ｃは、ＰＣＢに載置された半導体パッケージのさらなる詳細を図示する。
【図４ｂ】図４ａ−４ｃは、ＰＣＢに載置された半導体パッケージのさらなる詳細を図示する。
【図４ｃ】図４ａ−４ｃは、ＰＣＢに載置された半導体パッケージのさらなる詳細を図示する。
【図５】図５は、フリップチップパッケージ用のダイ上のパッドレイアウトを図示する。
【図６】図６は、フリップチップ基板上のパッドおよびルーティングの配設を図示する。
【図７】図７は、ダイパッドレイアウトおよび基板パッド配設を有する、基板上に載置されたフリップチップの一部分を図示する。
【図８ａ】図８ａ−８ｂは、フリップチップパッケージ用のダイ上の第１のパッドレイアウトを図示する。
【図８ｂ】図８ａ−８ｂは、フリップチップパッケージ用のダイ上の第１のパッドレイアウトを図示する。
【図９ａ】図９ａ−９ｂは、フリップチップパッケージ用のダイ上の第２のパッドレイアウトを図示する。
【図９ｂ】図９ａ−９ｂは、フリップチップパッケージ用のダイ上の第２のパッドレイアウトを図示する。
【図１０ａ】図１０ａ−１０ｂは、フリップチップパッケージ用のダイ上の第３のパッドレイアウトを図示する。
【図１０ｂ】図１０ａ−１０ｂは、フリップチップパッケージ用のダイ上の第３のパッドレイアウトを図示する。
【図１１ａ】図１１ａ−１１ｂは、フリップチップパッケージ用のダイ上の第４のパッドレイアウトを図示する。
【図１１ｂ】図１１ａ−１１ｂは、フリップチップパッケージ用のダイ上の第４のパッドレイアウトを図示する。
【図１２ａ】図１２ａ−１２ｈは、基板上の伝導性トレースに接着するために半導体ダイ上に形成される、種々の相互接続構造を図示する。
【図１２ｂ】図１２ａ−１２ｈは、基板上の伝導性トレースに接着するために半導体ダイ上に形成される、種々の相互接続構造を図示する。
【図１２ｃ】図１２ａ−１２ｈは、基板上の伝導性トレースに接着するために半導体ダイ上に形成される、種々の相互接続構造を図示する。
【図１２ｄ】図１２ａ−１２ｈは、基板上の伝導性トレースに接着するために半導体ダイ上に形成される、種々の相互接続構造を図示する。
【図１２ｅ】図１２ａ−１２ｈは、基板上の伝導性トレースに接着するために半導体ダイ上に形成される、種々の相互接続構造を図示する。
【図１２ｆ】図１２ａ−１２ｈは、基板上の伝導性トレースに接着するために半導体ダイ上に形成される、種々の相互接続構造を図示する。
【図１２ｇ】図１２ａ−１２ｈは、基板上の伝導性トレースに接着するために半導体ダイ上に形成される、種々の相互接続構造を図示する。
【図１２ｈ】図１２ａ−１２ｈは、基板上の伝導性トレースに接着するために半導体ダイ上に形成される、種々の相互接続構造を図示する。
【図１３ａ】図１３ａ−１３ｇは、伝導性トレースに接着された半導体ダイおよび相互接続構造を図示する。
【図１３ｂ】図１３ａ−１３ｇは、伝導性トレースに接着された半導体ダイおよび相互接続構造を図示する。
【図１３ｃ】図１３ａ−１３ｇは、伝導性トレースに接着された半導体ダイおよび相互接続構造を図示する。
【図１３ｄ】図１３ａ−１３ｇは、伝導性トレースに接着された半導体ダイおよび相互接続構造を図示する。
【図１３ｅ】図１３ａ−１３ｇは、伝導性トレースに接着された半導体ダイおよび相互接続構造を図示する。
【図１３ｆ】図１３ａ−１３ｇは、伝導性トレースに接着された半導体ダイおよび相互接続構造を図示する。
【図１３ｇ】図１３ａ−１３ｇは、伝導性トレースに接着された半導体ダイおよび相互接続構造を図示する。
【図１４ａ】図１４ａ−１４ｄは、伝導性トレースに接着された楔形の相互接続構造を伴う半導体ダイを図示する。
【図１４ｂ】図１４ａ−１４ｄは、伝導性トレースに接着された楔形の相互接続構造を伴う半導体ダイを図示する。
【図１４ｃ】図１４ａ−１４ｄは、伝導性トレースに接着された楔形の相互接続構造を伴う半導体ダイを図示する。
【図１４ｄ】図１４ａ−１４ｄは、伝導性トレースに接着された楔形の相互接続構造を伴う半導体ダイを図示する。
【図１５ａ】図１５ａ−１５ｄは、伝導性トレースに接着された半導体ダイおよび相互接続構造の別の実施形態を図示する。
【図１５ｂ】図１５ａ−１５ｄは、伝導性トレースに接着された半導体ダイおよび相互接続構造の別の実施形態を図示する。
【図１５ｃ】図１５ａ−１５ｄは、伝導性トレースに接着された半導体ダイおよび相互接続構造の別の実施形態を図示する。
【図１５ｄ】図１５ａ−１５ｄは、伝導性トレースに接着された半導体ダイおよび相互接続構造の別の実施形態を図示する。
【図１６ａ】図１６ａ−１６ｃは、伝導性トレースに接着された階段状バンプおよびスタッドバンプ相互接続構造を図示する。
【図１６ｂ】図１６ａ−１６ｃは、伝導性トレースに接着された階段状バンプおよびスタッドバンプ相互接続構造を図示する。
【図１６ｃ】図１６ａ−１６ｃは、伝導性トレースに接着された階段状バンプおよびスタッドバンプ相互接続構造を図示する。
【図１７ａ】図１７ａ−１７ｂは、伝導性ビアを伴う伝導性トレースを図示する。
【図１７ｂ】図１７ａ−１７ｂは、伝導性ビアを伴う伝導性トレースを図示する。
【図１８ａ】図１８ａ−１８ｃは、半導体ダイと基板との間の鋳型アンダーフィルを図示する。
【図１８ｂ】図１８ａ−１８ｃは、半導体ダイと基板との間の鋳型アンダーフィルを図示する。
【図１８ｃ】図１８ａ−１８ｃは、半導体ダイと基板との間の鋳型アンダーフィルを図示する。
【図１９】図１９は、半導体ダイと基板との間の別の鋳型アンダーフィルを図示する。
【図２０】図２０は、鋳型アンダーフィルの後の半導体ダイおよび基板を図示する。
【図２１ａ】図２１ａ−２１ｇは、開放はんだ位置合わせを伴う伝導性トレースの種々の配設を図示する。
【図２１ｂ】図２１ａ−２１ｇは、開放はんだ位置合わせを伴う伝導性トレースの種々の配設を図示する。
【図２１ｃ】図２１ａ−２１ｇは、開放はんだ位置合わせを伴う伝導性トレースの種々の配設を図示する。
【図２１ｄ】図２１ａ−２１ｇは、開放はんだ位置合わせを伴う伝導性トレースの種々の配設を図示する。
【図２１ｅ】図２１ａ−２１ｇは、開放はんだ位置合わせを伴う伝導性トレースの種々の配設を図示する。
【図２１ｆ】図２１ａ−２１ｇは、開放はんだ位置合わせを伴う伝導性トレースの種々の配設を図示する。
【図２１ｇ】図２１ａ−２１ｇは、開放はんだ位置合わせを伴う伝導性トレースの種々の配設を図示する。
【図２２ａ】図２２ａ−２２ｂは、伝導性トレース間にパッチを伴う開放はんだ位置合わせを図示する。
【図２２ｂ】図２２ａ−２２ｂは、伝導性トレース間にパッチを伴う開放はんだ位置合わせを図示する。
【図２３】図２３は、鋳型アンダーフィル中に封入材を拘束するマスキング層ダムを伴うＰＯＰを図示する。
【発明を実施するための形態】
【００２３】
類似数字が同一または同様の要素を表す図を参照して、以下の説明における１つ以上の実施形態で、本発明を説明する。本発明の目的を達成するための最良の様態に関して本発明を説明するが、以下の開示および図面によって支持されるような添付の請求項およびそれらの同等物によって定義されるような、本発明の精神および範囲内に含まれてもよい、代替案、修正、および同等物を網羅するよう意図されていることが、当業者によって理解されるであろう。
【００２４】
半導体素子は、概して、フロントエンド製造およびバックエンド製造といった、２つの複雑な製造工程を使用して製造される。フロントエンド製造は、半導体ウエハの表面上の複数のダイの形成を伴う。ウエハ上の各ダイは、機能的電気回路を形成するように電気的に接続される、能動および受動的電気構成要素を含有する。トランジスタおよびダイオード等の能動的電気構成要素は、電流の流れを制御する能力を有する。コンデンサ、インダクタ、抵抗器、および変圧器等の受動的電気構成要素は、電気的回路機能を果たすために必要な電圧と電流との間の関係を生じる。
【００２５】
受動的および能動的構成要素は、ドーピング、堆積、フォトリソグラフィ、エッチング、および平坦化を含む、一連の工程ステップによって、半導体ウエハの表面上に形成される。ドーピングは、イオン注入または熱拡散等の技法によって、半導体材料に不純物を導入する。ドーピング工程は、能動素子の半導体材料の電気伝導性を修正し、半導体材料を絶縁材や導体に転換し、または、電界または基本電流に応じて、半導体材料の伝導性を動的に変化させる。トランジスタは、電界または基本電流の印加時に、トランジスタが電流の流れを推進または制限することを可能にするように、必要に応じて配設された様々な種類および程度のドーピングの領域を含有する。
【００２６】
能動的および受動的構成要素は、異なる電気特性を伴う材料の層によって形成される。層は、堆積させられている材料の種類によって部分的に決定される、種々の堆積技法によって形成することができる。例えば、薄膜堆積は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、電解めっき、および無電解めっき工程を伴うことができる。各層は、概して、能動的構成要素、受動的構成要素、または構成要素間の電気接続の複数部分を形成するようにパターン化される。
【００２７】
層は、パターン化される層上に、感光性材料、例えば、フォトレジストの堆積を伴う、フォトリソグラフィを使用してパターン化することができる。パターンは、光を使用して、フォトマスクからフォトレジストに転写することができる。光を受けるフォトレジストパターンの部分は、溶剤を使用して除去され、パターン化される下位層の複数部分を露出する。フォトレジストの残りの部分が除去され、パターン化した層を残す。代替として、いくつかの種類の材料は、無電解または電解めっき等の技法を使用して、以前の堆積／エッチング工程によって形成された領域または空隙の中に、材料を直接堆積させることによってパターン化される。
【００２８】
既存のパターン上に材料の薄膜を堆積させることにより、下層パターンを誇張し、不均一な平面を作成することができる。より小型で密集した能動および受動的構成要素を生産するために、均一な平面が必要とされる。ウエハの表面から材料を除去し、均一な平面を生産するために、平坦化を使用することができる。平坦化は、研磨パッドでウエハの表面を研磨することを伴う。研削材および腐食性化学物質が、研磨中にウエハの表面に加えられる。研削材の機械的作用および化学物質の腐食作用の組み合わせは、不規則なトポグラフィを除去し、均一な平面をもたらす。
【００２９】
バックエンド製造は、完成したウエハを個別ダイに切断または単一化し、次いで、構造的支持および環境的隔離のためにダイをパッケージ化することを指す。ダイを単一化するために、ウエハは、鋸通路またはスクライブと呼ばれるウエハの非機能的領域に沿って、分割され、破断される。ウエハは、レーザ切断ツールまたは鋸刃を使用して単一化される。単一化の後に、個別ダイは、他のシステム構成要素との相互接続のために、ピンまたは接触パッドを含むパッケージ基板に載置される。次いで、半導体ダイ上に形成される接触パッドは、パッケージ内の接触パッドに接続される。電気的接続は、はんだバンプ、スタッドバンプ、伝導性ペースト、またはワイヤボンドで行うことができる。封入材または他の成形材料が、物理的支持および電気的隔離を提供するようにパッケージ上に堆積させられる。次いで、完成したパッケージが電気システムに挿入され、半導体素子の機能性が他のシステム構成要素に利用可能となる。
【００３０】
図３は、その表面上に載置された複数の半導体パッケージを伴うチップキャリア基板またはプリント回路板（ＰＣＢ）５２を有する電子デバイス５０を図示する。電子デバイス５０は、用途に応じて、１種類の半導体パッケージまたは複数の種類の半導体パッケージを有することができる。例証の目的で、異なる種類の半導体パッケージが図３に示されている。
【００３１】
電子デバイス５０は、１つ以上の電気的機能を果たすために半導体パッケージを使用する、独立型システムとなり得る。代替として、電子デバイス５０は、より大型のシステムの従属構成要素となり得る。例えば、電子デバイス５０は、携帯電話、携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、または他の電子通信デバイスの一部となり得る。代替として、電子デバイス５０は、グラフィックカード、ネットワークインターフェースカード、またはコンピュータに挿入することができる他の信号処理カードとなり得る。半導体パッケージは、マイクロプロセッサ、メモリ、特定用途向け集積回路（ＡＳＩＣ）、論理回路、アナログ回路、ＲＦ回路、個別素子、または他の半導体ダイあるいは電気構成要素を含むことができる。小型化および減量は、これらの製品が市場によって受け入れられるために不可欠である。半導体素子間の距離は、より高い密度を達成するように減少しなければならない。
【００３２】
図３では、ＰＣＢ５２は、ＰＣＢ上に載置された半導体パッケージの構造的支持および電気的相互接続のための一般的基板を提供する。伝導性信号トレース５４は、蒸発、電解めっき、無電解めっき、スクリーン印刷、または他の好適な金属堆積工程を使用して、ＰＣＢ５２の表面上または層内に形成される。信号トレース５４は、半導体パッケージ、載置された構成要素、および他の外部システム構成要素のそれぞれの間の電気通信を提供する。トレース５４はまた、半導体パッケージのそれぞれへの電力および接地接続も提供する。
【００３３】
いくつかの実施形態では、半導体素子は、２つのパッケージ化レベルを有する。第１レベルのパッケージ化は、半導体ダイを中間キャリアに機械的かつ電気的に取り付けるための技法である。第２レベルのパッケージ化は、中間キャリアをＰＣＢに機械的かつ電気的に取り付けることを伴う。他の実施形態では、半導体素子は、ダイがＰＣＢに機械的かつ電気的に直接載置される、第１レベルのパッケージ化のみを有してもよい。
【００３４】
例証の目的で、ワイヤボンドパッケージ５６およびフリップチップ５８を含む、数種類の第１レベルのパッケージ化が、ＰＣＢ５２上に示されている。加えて、ボールグリッドアレイ（ＢＧＡ）６０、バンプチップキャリア（ＢＣＣ）６２、デュアルインラインパッケージ（ＤＩＰ）６４、ランドグリッドアレイ（ＬＧＡ）６６、マルチチップモジュール（ＭＣＭ）６８、クワッドフラットノンリードパッケージ（ＱＦＮ）７０、およびクアワッドフラットッケージ７２を含む、数種類の第２レベルのパッケージ化が、ＰＣＢ５２上に載置されて示されている。システム要件に応じて、第１および第２レベルのパッケージ化様式の任意の組み合わせ、ならびに他の電子構成要素を伴って構成される、半導体パッケージの任意の組み合わせを、ＰＣＢ５２に接続することができる。いくつかの実施形態では、電子デバイス５０が、単一の取り付けられた半導体パッケージを含む一方で、他の実施形態は、複数の相互接続されたパッケージを要求する。単一の基板上で１つ以上の半導体パッケージを組み合わせることによって、製造業者は、事前に作製された構成要素を電子デバイスおよびシステムに組み込むことができる。半導体パッケージが洗練された機能性を含むため、より安価の構成要素および合理化された製造工程を使用して、電子デバイスを製造することができる。結果として生じるデバイスは、故障する可能性が低く、製造することがあまり高価ではなく、消費者にとってより低い費用をもたらす。
【００３５】
図４ａ−４ｃは、例示的な半導体パッケージを示す。図４ａは、ＰＣＢ５２上に載置されたＤＩＰ６４のさらなる詳細を図示する。半導体ダイ７４は、ダイ内に形成され、ダイの電気的設計に従って電気的に相互接続される、能動素子、受動素子、伝導層、および誘電層として実装される、アナログまたはデジタル回路を含有する能動領域を含む。例えば、回路は、１つ以上のトランジスタ、ダイオード、インダクタ、コンデンサ、抵抗器、および半導体ダイ７４の能動領域内に形成される他の回路要素を含むことができる。接触パッド７６は、アルミニウム（Ａｌ）、銅（Ｃｕ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、金（Ａｕ）、または銀（Ａｇ）等の伝導性材料の１つ以上の層であり、半導体ダイ７４内に形成される回路要素に電気的に接続される。ＤＩＰ６４の組立中に、半導体ダイ７４は、金・シリコン共晶層、または熱エポキシあるいはエポキシ樹脂等の接着材料を使用して、中間キャリア７８に載置される。パッケージ本体は、ポリマーまたはセラミック等の絶縁性パッケージ化材料を含む。導体リード８０およびボンドワイヤ８２は、半導体ダイ７４とＰＣＢ５２との間の電気的相互接続を提供する。封入材８４は、湿気および粒子がパッケージに進入し、ダイ７４またはボンドワイヤ８２を汚染することを防止することによって、環境保護のためにパッケージ上に堆積させられる。
【００３６】
図４ｂは、ＰＣＢ５２上に載置されたＢＣＣ６２のさらなる詳細を図示する。半導体ダイ８８は、アンダーフィルまたはエポキシ樹脂接着材料９２を使用して、キャリア９０上に載置される。ボンドワイヤ９４は、接触パッド９６および９８の間の第１レベルのパッケージ化相互接続を提供する。成形化合物または封入材１００は、デバイスに対する物理的支持および電気的隔離を提供するように、半導体ダイ８８およびボンドワイヤ９４上に堆積させられる。接触パッド１０２は、酸化を防止するように、電解めっきまたは無電解めっき等の好適な金属堆積工程を使用して、ＰＣＢ５２の表面上に形成される。接触パッド１０２は、ＰＣＢ５２の中の１つ以上の伝導性信号トレース５４に電気的に接続される。バンプ１０４は、ＢＣＣ６２の接触パッド９８とＰＣＢ５２の接触パッド１０２との間に形成される。
【００３７】
図４ｃでは、半導体ダイ５８は、フリップチップ様式の第１レベルのパッケージ化で、表を下にして中間キャリア１０６に載置される。半導体ダイ５８の能動領域１０８は、ダイの電気的設計に従って形成される、能動素子、受動素子、伝導層、および誘電層として実装される、アナログまたはデジタル回路を含有する。例えば、回路は、１つ以上のトランジスタ、ダイオード、インダクタ、コンデンサ、抵抗器、および能動領域１０８内の他の回路要素を含むことができる。半導体ダイ５８は、バンプ１１０を通してキャリア１０６に電気的かつ機械的に接続される。
【００３８】
ＢＧＡ６０は、バンプ１１２を使用して、ＢＧＡ様式の第２レベルのパッケージ化でＰＣＢ５２に電気的かつ機械的に接続される。半導体ダイ５８は、バンプ１１０、信号線１１４、およびバンプ１１２を通して、ＰＣＢ５２の中の伝導性信号トレース５４に電気的に接続される。成形化合物または封入材１１６は、デバイスに対する物理的支持および電気的隔離を提供するように、半導体ダイ５８およびキャリア１０６上に堆積させられる。フリップチップ半導体素子は、信号伝搬距離を縮小し、静電容量を低下させ、全体的な回路性能を向上させるために、半導体ダイ５８上の能動素子からＰＣＢ５２上の伝導トラックまでの短い電気伝導経路を提供する。別の実施形態では、半導体ダイ５８は、中間キャリア１０６を伴わずにフリップチップ様式の第１レベルのパッケージ化を使用して、ＰＣＢ５２に機械的かつ電気的に直接接続することができる。
【００３９】
フリップチップ相互接続パッドレイアウトでは、全てまたは実質的に全ての信号パッドが、半導体ダイおよび対応するパッケージ基板の境界部に位置する。ダイ信号パッドは、半導体ダイの周囲付近のダイ表面上に配設され、ダイ電力および接地パッドは、信号パッドから内部のダイ表面上に配設される。対応するパッケージ基板上の信号パッドは、ダイパッドレイアウトを補完する方式で配設される。信号線は、ダイ設置面積から離れたダイの縁の下で信号パッドから送られ、電力および接地線は、ダイ設置面積の下でビアに送られる。
【００４０】
パッドレイアウトは、チップ境界において、高い信号トレースエスケープルーティング密度を提供する。パッケージ基板は、パッドレイアウトを使用して構築されたパッケージを、有意に低い費用で作製することができるように、より少ない金属層を有する。より少ない金属層があるため、およびビアの数が信号伝送経路から低減または完全排除されるため、電気的寄生が低減され、パッケージは向上した性能を有することができる。
【００４１】
フリップチップ相互接続のためのダイパッドレイアウトは、主に半導体ダイの周囲付近に位置する信号パッドと、主に信号パッドから内部に位置する接地および電力パッドとを有することができる。信号パッドは、ダイの縁とほぼ平行な列で配設することができる。代替として、信号パッドは、ダイの縁と平行な２つ以上の列のアレイで配設することができる。いくつかの実施形態では、隣接する列の中のパッドは、交互である。信号パッドの列またはアレイが配置される半導体ダイの領域は、ダイの周辺領域と呼ばれる。
【００４２】
他の実施形態では、接地および電力パッドは、半導体ダイの中心付近の長方形のアレイに配設される。代替として、半導体ダイの中心領域には、パッドがない。電力および接地パッドはまた、信号パッド付近のダイの縁と平行な列で、または信号パッド付近のダイと平行な２つ以上の列のアレイで、配設することもできる。電力および接地パッドの列またはアレイが配置される半導体ダイの領域は、ダイの内部領域と呼ばれる。
【００４３】
図５は、ダイパッドレイアウト１２０の実施形態を示す。信号パッド１２２は、ダイの縁１２６と平行な列で、半導体ダイの周囲付近のダイ表面１２４上に配設される。信号パッド１２２は、図１の従来の混合パッドアレイの中のパッドよりも細かいピッチを有する。電力パッド１２８および接地パッド１３０は、ダイ表面１２４の内部領域上のアレイに配設される。ダイ表面１２４の中心領域１３２は、電力パッド１２８および接地パッド１３０を含む、全てのパッドを含まない。
【００４４】
図５のダイパッドレイアウト１２０に対応する基板パッドの配設が、概して図６の１３４において平面図で示されている。信号パッド１３６、電力パッド１３８、および接地パッド１４０は、半導体ダイ上の対応するパッドに取り付けられる、信号、電力、および接地バンプをそれぞれ受容し、それらに接着することができるように、基板表面１４２上の相補的アレイに配設される。この配設では、信号ルーティングに関連する全てのパッド１３６は、アレイの周囲に位置し、アレイの周囲上の信号パッド用のエスケープルーティングは、基板の最上金属層におけるトレース１４６として、ダイの縁１４４の下に直接横断することができる。アレイの周囲にない基板上の信号パッド１３６および電力パッド１３８は、短いトレースおよびビアによって、基板の中のより深い金属層に接続される。電力パッド１３８は、電力ビア１５０を通る短いトレース（電力スタブまたはジョグ）１４８によって、下の金属層の中の電力トレースに接続され、接地パッド１４０は、接地ビア１５４を通る短いトレース（接地スタブまたはジョグ）１５２によって、下の金属層の中の電力トレースに接続される。
【００４５】
図５および６では、全ての信号線は、信号パッド１３６から送られ、ダイ設置面積から離れて通過し、全ての電力および接地線は、ダイ設置面積の下でビアに送られる。したがって、いずれのスタブまたはビアも信号経路の中で必要とされず、信号伝送における寄生が回避される。信号トレースは、トレース形成のための利用可能な技術が許容するほどに接近して送ることができるが、接近しすぎた場合は、信号干渉が隣接する線の中で発生し得る。信号パッド１３６は、トレース形成およびバンプ接着のための利用可能な技術が許容するほどに接近させることができる。
【００４６】
図７は、基板１５８の表面のダイ取付領域上に載置された半導体ダイ１５７を有する、フリップチップパッケージ１５６の一部分を示す。信号パッド１５９、電力パッド１６０、および接地パッド１６１を含む、ダイパッドは、半導体ダイ１５７の能動側１５５の上または中に形成される。伝導性ボールまたはバンプが、ダイパッドに取り付けられ、基板１５８へのフリップチップ相互接続は、基板の上部金属層１６２の中の対応するパターン化トレース上の相互接続部位上に、ボールまたはバンプを接着することによって行われる。信号バンプ１６３は、信号パッド１５９に取り付けられ、信号トレース１６４上の相互接続部位に接着される。電力バンプ１６５は、電力パッド１６０に取り付けられ、電力トレース１６６上の相互接続部位に接着され、接地バンプ１６７は、接地パッド１６１に取り付けられ、接地トレース１６８上の相互接続部位に接着される。
【００４７】
基板１５８は、コアと呼ばれる、より厚い中間２層基板の上面および下面のそれぞれの上に付加される、１つ以上のより薄い交互誘電層および金属層を有する、蓄積型基板となり得る。蓄積基板１５８は、典型的には、最上部に底部と同じ数の単金属を有する。したがって、１−２−１蓄積基板には、コアの最上部および底部上にそれぞれ、誘電層とともに１つのより薄い単金属層が付加されており、全体で４つの金属層となる。２−２−２蓄積基板は、コアの最上部および底部上にそれぞれ、誘電層とともに２つのより薄い単金属層が付加されており、全体で６つの金属層となる。３−２−３蓄積基板は、コアの最上部および底部上にそれぞれ、誘電層とともに３つのより薄い単金属層が付加されており、全体で８つの金属層となる。それぞれの付加的な一式の蓄積層が、蓄積層の費用を引き上げ、したがって、より少ない層を必要とする回路レイアウトが望ましい。
【００４８】
蓄積工程は、コアの表面上の層の中、またはスピン工程による以前に確立された蓄積層の表面上に、誘電材料を塗布し、次いで、誘電体の表面を金属化し、マスクおよびエッチング工程によって金属化をパターン化することを伴うことができる。
【００４９】
基板１５８は、コアとして、誘電体の頂面および底面上にパターン化した金属層を有するプリント回路板、すなわち、２金属層基板を含む。プリント回路板の中の誘電体の厚さは、典型的には、約５００μｍである。実用的な方式として、コア上の金属層の中の特徴的ピッチは、約１００μｍの範囲の下限を有し、ビア捕捉パッドの直径は、約３００μｍの範囲の下限を有する。対照的に、より薄い単一蓄積層の中の誘電体の厚さは、典型的には、約５０μｍである。蓄積層上の金属層は、典型的には、より厚いコア上の金属層よりも薄い。蓄積層の中の金属層の中の特徴的ピッチは、約５０μｍの範囲の下限を有し、ビア捕捉パッドの直径は、約１２０μｍの範囲の下限を有する。
【００５０】
図７の実施形態の基板１５８は、蓄積１−２−１型の４金属層基板である。つまり、基板１５８は、中間のより厚い２金属層基板１７２上に形成される、上下の薄い単金属層基板１７０および１７１を含む。２金属層基板１７２は、パターン化した上下の金属層１７３および１７４を有する。単金属層基板１７０および１７１は、パターン化した金属層１６２および１７６を有する。パターン化した金属層１６２、１７３、１７４、および１７６のそれぞれは、信号、電力、および接地回路用のトレースを有する。例えば、金属層１７３は、接地回路専用のトレース１７７と、電力回路専用のトレース１７８とを含み、金属層１７４は、電力トレース１７９と、接地トレース１８０とを含む。
【００５１】
下部金属層１７６は、デバイスのマザーボード等のプリント回路板上の設置時に、パッケージの第２レベルのはんだバンプ相互接続のための接着部位を提供するようにパターン化される。具体的には、接地バンプ１８１、信号バンプ１８２、および電力バンプ１８３は、パッケージ基板１５８の裏面の境界上に配列された、接地バンプ部位１８４、信号バンプ部位１８５、および電力バンプ部位１８６に取付けられる。コア接地バンプ１８７およびコア電力バンプ１８８は、パッケージ基板１５８の裏面上のダイの下に配列された、コア接地バンプ部位１８９およびコア電力バンプ部位１９０に取付けられる。
【００５２】
上部接地トレース１６８および電力トレース１６６は、接地および電力バンプ１６７、１６５のフリップチップ取付のための部位を含み、ダイ設置面積の下のビア１９１および１９２によって、金属層１７３の中のトレース１７７および１７８に接続される。トレース１７７および１７８は、ビア１９８および１９３によって、金属層１７４の中のトレース１８０および１９４に接続される。トレース１８０および１９４は順に、ビアによって、第２レベルの相互接続部位１８９および１９０（コア接地およびコア電力）ならびに１８４および１８６（接地および電力）接続される。
【００５３】
ダイ信号パッド１５９は、半導体ダイの周囲付近に配設され、基板１５８上の対応する信号トレース線１６４は、ダイ設置面積から離れてダイの縁１９５の下に送られる。信号トレース１６４は、概して、第２レベルの信号バンプ部位１８５の上を覆う基板１５８の表面に直接送られるため、下部金属層１７３、１７４、および１７６内に最低限の信号回路を伴って、バンプ部位１８５への上部金属層１６２の中の信号トレースの接続を短縮し、主としてビア１９６および１９７によって行うことができる。第２レベルの信号バンプ、および下行するビアは、接地および電力バンプとビアとの間および付近に位置することができる。
【００５４】
概して、パッケージ基板の中の接地線は、好ましくは、隣接する信号線間の距離と少なくとも同じ桁数に匹敵する距離だけ信号線から分離されるため、信号によって生成される力線は、他の信号に干渉するよりもむしろ接地に進む。したがって、好ましくは、第２の金属層１７３は、主として接地面として動作し、上部金属層の中の誘電体の厚さは、上部層上の隣接する信号線間の最小間隔にほぼ等しいか、またはそれより小さい。したがって、パッケージ１５６用の扇形に広がった接地回路の大部分は、薄い上部層の誘電体によって上部金属層１６２から分離される、第２の金属層１７３の中に形成される。上下の単金属層基板の中の誘電体の厚さが約５０μｍとなり得るため、隣接する信号線間の公称距離が約５０μｍ以上である場合、信号に対する安定したマイクロストリップ制御インピーダンス伝送線環境を提供するように、接地および信号線の望ましい間隔が得られる。
【００５５】
下記で論議されるように、少数の選択された信号パッドが、ダイの内部領域の中、つまり、ダイのコア回路領域内で、接地および電力パッドの間に位置する状況がある。設計が要求する場合、またはダイ回路がより好ましくする場合に、半導体ダイのコア回路領域内の接地または電力パッドの間に位置する信号パッドは、ダイのコア回路領域の設置面積内で基板上に対応するパッドを有することができ、基板コアを通るビアを通して、さらに底層へと直接下向きに送ることができる。
【００５６】
他の蓄積基板を採用することができるが、上述のように、付加的な層が追加されると費用が上昇し、より少ない層を有する基板が好まれてもよい。２−２−２基板が使用される場合、１−２−１基板について上記で説明されるのと同じだけ、最上および底部蓄積層をパターン化することができる。中間基板上の金属層は、主に電力ルーティングに採用することができ、中間基板より上側および下側の蓄積層上の金属層は、主として接地面として採用することができる。より多数の層が蓄積基板で採用される場合、電気的寄生による信号の劣化を低減するよう、信号ビアが実用的な程度まで接地および電力ビアによって包囲されるように、基板層上のレイアウトを配設することができる。
【００５７】
特徴的ピッチおよびビア捕捉パッド設計がコア基板の粗い設計規則に収まるならば、蓄積層を伴わずに、４層蓄積型０−４−０積層基板を使用することができる。蓄積の必要を回避することにより、積層作成において有意な費用削減を提供することができる。
【００５８】
ダイの周囲付近に配設されるダイ信号パッドと、信号パッドから内部に配設される金電力および接地パッドとを伴って、他のダイパッドレイアウトを作製することができる。他のレイアウト配設では、信号パッドは、ダイパッドレイアウトを補完する方式で、または、ダイ設置面積から離れてダイの縁の下で信号パッドから送られる信号線と、ダイ設置面積の下でビアに送られる電力および接地線とを伴って配設される。図８ａ−８ｂ、９ａ−９ｂ、１０ａ−１０ｂ、および１１ａ−１１ｂは、対応する基板を伴うパッドレイアウトの４つの例証的実施例を示す。
【００５９】
図８ａのダイパッドレイアウト２００では、信号パッド２０２は、ダイの縁２０６と平行な２つの交互列のアレイで、半導体ダイの周囲付近のダイ表面２０４上に配設される。信号パッド２０２は、図５等の単列実施形態で、パッドとほぼ同じピッチを有して示されており、結果として、はるかに多数の信号パッドを半導体ダイの周囲上に収容することができる。代替として、パッドピッチおよびパッド直径、ならびに対応する相互接続バンプまたはボールがより大きくなり、製造費用を削減することができるように、単列実施形態と同じ数のパッドを２列に収容し、交互にすることができる。電力パッド２０８および接地パッド２１０は、図５と同様に、ダイ表面の内部領域上にパッドを含まない中心領域を有するアレイで配設される。数百個のパッドを有する何らかのダイを伴う図で示されるよりも多くのダイパッドが、典型的なダイに存在できることに留意されたい。例えば、半導体ダイは、１５０個の電力および接地パッドと、３５０個の信号パッドとを含む、合計５００個のパッドを有することができる。
【００６０】
図８ａのダイパッドレイアウト２００に対応する基板パッド上の配設が、概して図８ｂの２１２において平面図で示されている。信号パッド２１４、電力パッド２１６、および接地パッド２１８は、半導体ダイ２０４上の対応するパッドに取り付けられる、信号、電力、および接地バンプをそれぞれ受容し、それらに接着することができるように、図８ａのダイパッドレイアウトを補完するアレイで、基板表面２２０上に配設される。この配設では、信号ルーティングに関連する全てのパッド２１４は、アレイの周囲で２つの交互列のアレイに配設され、アレイの周囲上の信号パッド用のエスケープルーティングは、基板の最上金属層におけるトレース２２４として、ダイの縁２２２の下に直接横断することができる。信号パッド２１４は、図６のパッドとほぼ同じピッチを有するが、信号トレース２２４は、信号トレース１４６の約半分のピッチを有する。つまり、所与のパッドピッチについて、エスケープ密度を２倍にすることができる。アレイの周囲にない基板２２０上の信号パッド２１４および電力パッド２１６は、短いトレースおよびビアによって、基板の中のより深い金属層に接続される。図８ｂでは、電力パッド２１６は、電力ビア２２８を通る電力スタブまたはジョグ２２６によって、下の金属層の中の電力トレースに接続される。接地パッド２１８は、接地ビア２３２を通る接地スタブまたはジョグ２３０によって、下の金属層の中の電力トレースに接続される。
【００６１】
図９ａは、ダイの縁２４０と平行な列で、ダイの周囲付近のダイ表面２３８上に配設された信号パッド２３６を伴うダイパッドレイアウト２３４を示す。信号パッド２３６は、図５のパッドとほぼ同じピッチを有して示されている。電力パッド２４２および接地パッド２４４も、ダイの縁２４０と平行であり、かつ信号パッド２３６の列の内部にある列で配設される。電力パッド２４２は、列の中で接地パッド２４４と交互になることができる。内側列の中のパッドを外側列の中の信号パッドと交互にすることによって、全てのパッドをより密接に形成することができる。
【００６２】
典型的には、ダイの能動層の中の入出力回路は、縁のうちの１つ以上の付近で、ダイの周囲に沿って構成される。ダイ上のルーティングおよびチップ設計ツールの量を低減することによってダイ費用の削減を可能にする、パッドリングを形成する半導体ダイの周囲付近の列に全てのパッドを閉じ込めることは、ダイを構築する際に採用することができる。
【００６３】
図９ａのダイパッドレイアウト２３４に対応する基板パッド上の配設が、概して図９ｂの２５０において平面図で示されている。信号パッド２５２、電力パッド２５４、および接地パッド２５６は、半導体ダイ２３８上の対応するパッドに取り付けられる、信号、電力、および接地バンプをそれぞれ受容し、それらに接着することができるように、図９ａのダイパッドレイアウト２３４を補完するアレイで、基板表面２５８上に配設される。この配設では、信号ルーティングに関連する全てのパッド２５２は、アレイの周囲の列で配設され、アレイの周囲上の信号パッド用のエスケープルーティングは、基板の最上金属層におけるトレース２６２として、ダイの縁２６０の下に直接横断することができる。アレイの周囲付近の信号パッドの内部にある、基板２５８上の接地パッド２５６および電力パッド２５４は、短いトレースおよびビアによって、基板の中のより深い金属層に接続される。図９ｂでは、電力パッド２５４は、電力ビア２６６を通る電力スタブまたはジョグ２６４によって、下の金属層の中の電力トレースに接続される。接地パッド２５６は、接地ビア２６９を通る接地スタブまたはジョグ２６８によって、下の金属層の中の電力トレースに接続される。
【００６４】
図９ａおよび９ｂでは、少数の接地パッドおよび／または少数の電力パッドが、ダイの縁により近い、外側列に位置することができる。基板の中で、接地パッドおよび／または電力パッドを対応する様式で配設することができる。構成は、外側列に、１０％もの接地および電力パッド、さらに通常は０％または約２％未満を有することができるが、外側列に電力または接地パッドを位置付けることにより、信号パッドエスケープ密度の低減をもたらす。信号パッドエスケープ密度は、パッドの周辺の電力または接地パッドの数を最小限化することによって最大限化することができる。いくつかの実施形態では、外側列に電力パッドまたは接地パッドがない。同様に、少数の信号パッドが、ダイの周辺から内側に向かって電力および接地パッドの間に位置することができ、基板の中では、信号パッドを対応する様式で配設することができる。しかしながら、そのような配設は、下部基板層を採用すること、ビアの使用を伴うこと、および信号経路長を増加させることを必要としてもよい。
【００６５】
上述のように、外側列の中の接地および／または電力パッドの数が最小限化される場合に、信号パッドエスケープ密度が最大限化され、したがって、外側列に接地パッドまたは電力パッドがない場合に、エスケープ密度が最大限となり得る。しかしながら、無線周波数（ＲＦ）信号を供給する信号パッドは、１辺に隣接する接地パッドを有することができ、または、信号の電磁遮蔽のために信号パッドおよび接地パッドが２辺に並ぶことができる。信号パッドエスケープ密度は、限られた程度にトレードオフすることができ、ダイの周辺付近で信号パッドの２辺または３辺上に電力および／または接地パッドを配設することにより、有用な妥協を提供することができる。
【００６６】
図１０ａのダイパッドレイアウト２７０では、信号パッド２７１は、ダイの縁２７３と平行な列で、ダイの周囲付近のダイ表面２７２上に配設される。信号パッド２７１は、図５のパッドとほぼ同じピッチを有して示されている。電力パッド２７４および接地パッド２７５は、ダイの縁２７３と平行であり、かつ信号パッド２７１の列の内部にある列で配設される。電力パッド２７４および接地パッド２７５は減らされている。つまり、図９ａに示された電力および接地パッドの数の約半分がある。電力パッド２７４は、列の中で接地パッド２７５と交互になる。内側列の中のパッドを外側列の中の信号パッドと交互にすることによって、全てのパッドをより密接に形成することができる。
【００６７】
図１０ａのダイパッドレイアウト２７０に対応する、概して２７６において平面図で基板パッドの配設を示す、図１０ｂで図示されるように、電力および接地パッドを減らすことにより、半導体ダイの陰になった、はるかに大型の接地ビアおよび電力ビアを有するレイアウトを可能にする。信号パッド２７８、電力パッド２７９、および接地パッド２８０は、半導体ダイ２７２上の対応するパッドに取り付けられる、信号、電力、および接地バンプをそれぞれ受容し、それらに接着することができるように、図１０ａのダイパッドレイアウトを補完するアレイで、基板表面２８１上に配設される。この配設では、信号ルーティングに関連する全てのパッド２７８は、アレイの周囲の列で配設され、アレイの周囲上の信号パッド用のエスケープルーティングは、基板２８１の最上金属層におけるトレース２８３として、ダイの縁２８２の下に直接横断することができる。アレイの周囲付近の信号パッドの内部にある、基板２８１上の接地パッド２８０および電力パッド２７９は、短いトレースおよびビアによって、基板の中のより深い金属層に接続される。電力パッド２７９は、電力ビア２８５を通る電力スタブまたはジョグ２６４によって、下の金属層の中の電力トレースに接続される。接地パッド２８０は、接地ビア２８７を通る接地スタブまたはジョグ２８６によって、下の金属層の中の電力トレースに接続される。
【００６８】
接地および電力ビアの直径は、概して、線ピッチの約２倍から３倍に作られる。より大きい電力および接地ビアのサイズのために、図１０ｂに示されるように、電力および接地ビアが交互アレイで配設されるように、交互スタブは異なる長さとなり得る。約１００μｍの信号線エスケープピッチに対して、接地ビアと電力ビアとの間の有効ビアピッチは、約２２０μｍとなり得て、ビア直径は、約２５０μｍほどの大きさになり得る。より大きいビアを有する基板が、はるかに安価となり得て、そのような構成は、完成したパッケージの費用の優位な削減を提供することができる。
【００６９】
図１１ａのダイパッドレイアウト２８８では、信号パッド２８９は、ダイの縁２９１と平行な２列の略直交アレイで、半導体ダイの周囲付近のダイ表面２９０上に配設される。各列の中の信号パッド２８９は、図８ａのパッドとほぼ同じピッチを有して示されており、内側列および外側列は、図５の単一列の中の隣接パッドよりもいくぶん離れて離間している。つまり、図８ａの交互周辺アレイと同じ数の信号パッド２８９が、図１１ａの直交周辺アレイの中にある。図１１ａでは、直交周辺信号ピッチアレイは、図８ａの交互周辺信号ピッチアレイよりもわずかに大きい面積を占有する。しかしながら、相互接続幾何学形状、すなわち、パッドピッチおよびパッド直径、ならびに対応する相互接続バンプまたはボールが、より大きくなり、製造費用を削減することができるように、直交アレイの中の最も近い隣接パッド間のピッチは、交互アレイの中の最も近い隣接パッド間のピッチよりも小さい。電力パッド２９２および接地パッド２９３は、図５および８ａと同様に、ダイ表面の内部領域上にパッドを含まない中心領域を有するアレイで配設される。
【００７０】
ダイパッドレイアウト２８８に対応する基板パッド上の配設が、概して図１１ｂの２９４において平面図で示されている。信号パッド２９５、電力パッド２９６、および接地パッド２９７は、半導体ダイ２９０上の対応するパッドに取り付けられる、信号、電力、および接地バンプをそれぞれ受容し、それらに接着することができるように、図１１ａのダイパッドレイアウト２８８を補完するアレイで、基板表面２９８上に配設される。この配設では、信号ルーティングに関連する全てのパッド２９５は、アレイの周囲の２列の直交アレイで配設され、アレイの周囲上の信号パッド用のエスケープルーティングは、基板の最上金属層におけるトレース３０２として、ダイの縁３００の下に直接横断することができる。アレイの周囲にない、基板２９８上の信号パッド２９５および電力パッド２９６は、短いトレースおよびビアによって、基板の中のより深い金属層に接続される。電力パッド２９６は、電力ビア３０６を通る電力スタブまたはジョグ３０４によって、下の金属層の中の電力トレースに接続される。接地パッド２９７は、接地ビア３１２を通る接地スタブまたはジョグ３１０によって、下の金属層の中の電力トレースに接続される。
【００７１】
図８ｂ、９ｂ、１０ｂ、および１１ｂの実施形態の信号線は、信号パッドから送られ、ダイ設置面積から離れて通過し、全ての電力および接地線は、ダイ設置面積の下でビアに送られる。信号トレースは全て、基板上の単一上部金属層の中で送ることができる。したがって、いずれのスタブまたはビアも信号経路の中で必要とされず、信号伝送における寄生が回避される。信号トレースは、トレース形成のための利用可能な技術が許容するほどに接近させることができる。信号パッドは、トレース形成およびバンプ接着のための利用可能な技術が許容するほどに接近させることができる。
【００７２】
先述の実施例は、基板上のダイおよびダイ設置面積の周囲に最も近い信号相互接続の間にいずれの接地または電力相互接続も位置しない、実施形態を例証する。いずれの信号相互接続も、ダイおよびダイ設置面積のほぼ中央のコアアレイの十分範囲内にある電力および接地相互接続の間に位置しない。状況によっては、１つまたはいくつかの信号相互接続が、通常は接地相互接続に隣接して、コアアレイ内に位置し、したがって、基板の中の１つまたはいくつかの信号線をダイ設置面積の下でビアに送る、基板の中の下部金属層と接続する、または、ダイ設置面積内からダイの縁の下で外向きに、基板の上部金属層の中のそのような信号線を送ることができる。状況によっては、信号相互接続の間で、さらに周辺にある、１つまたはいくつかの電力相互接続、またはより通常は、１つまたはいくつかの接地相互接続が、ダイの周囲付近、したがって、基板上のダイ設置面積の周囲付近に位置することができる。いくつかの回路設計は、接地相互接続のより近くにクロック信号相互接続を位置付ける。
【００７３】
全てまたは実質的に全てのダイ信号パッドは、列で、またはダイ周囲付近のアレイで配設される。全てまたは実質的に全てのダイ電力および接地パッドは、実質的に全てのダイ信号パッドから内部に位置する。特に、分離されていないパッドの数または割合が増加するにつれて、コアの中の接地および電力パッドから、周囲付近の信号パッドを分離するという利点は、有意に低下し得る。周辺列の中または周辺アレイの中にない信号パッドの割合は、通常は全ての信号パッドの約１０％未満、より通常は全ての信号パッドの約５％未満、さらに通常は全ての信号パッドの０％または０％から約２％の範囲である。信号パッドの周辺列または周辺アレイから内部にない、接地または電力パッドの割合は、通常は全ての電力および接地パッドの約１０％未満、より通常は全ての電力および接地パッドの約５％未満、さらに通常は全ての信号パッドの０％または０％から約２％の範囲である。
【００７４】
信号パッドは、ダイの周囲全体に沿って、つまり、長方形のダイの４つ全ての縁に沿って、列で、またはアレイで配設される。いくつかの実施形態では、信号パッドは、全てよりも少ないダイの縁に沿って配設され、特に、信号パッドが４つのダイの縁のうちのいずれか２つ以上に沿って周辺列または周辺アレイで配設される、実施形態で、利点を実現することができる。
【００７５】
フリップチップパッケージは、より少ない層を有する基板を使用して作製することができ、種々の層の上の回路は、機能に従って効果的に割り当てることができ、基板の費用を削減し、ならびに性能を向上させる。
【００７６】
図１２−１７は、図５−１１で説明されるような信号パッド、電力パッド、および接地パッドを含む、ダイパッドレイアウトと組み合わせて使用することができる、種々の相互接続構造を伴う他の実施形態を説明する。より具体的には、半導体ダイ接触パッドおよび対応する相互接続伝導性トレースは、ダイパッドレイアウトの中の信号パッド、電力パッド、または接地パッドに対応する。図１２ａは、構造的支持のために、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウム、または炭化ケイ素等のベース基板材料３２２を伴う半導体ウエハ３２０を示す。複数の半導体ダイまたは構成要素３２４は、上記で説明されるような鋸通路３２６によって分離されるウエハ３２０上に形成される。
【００７７】
図１２ｂは、半導体ウエハ３２０の一部分の断面図を示す。各半導体ダイ３２４は、ダイ内に形成され、ダイの電気的設計および機能に従って電気的に相互接続される、能動素子、受動素子、伝導層、および誘電層として実装される、アナログまたはデジタル回路を含有する、裏面３２８および能動領域３３０を含む。例えば、回路は、デジタル信号プロセッサ（ＤＳＰ）、ＡＳＩＣ、メモリ、または他の信号処理回路等のアナログ回路またはデジタル回路を実装するように、１つ以上のトランジスタ、ダイオード、および能動表面３３０内に形成される他の回路要素を含むことができる。半導体ダイ３２４はまた、ＲＦ信号処理のために、インダクタ、コンデンサ、および抵抗器等の集積受動素子（ＩＰＤ）を含有することもできる。一実施形態では、半導体ダイ３２４は、フリップチップ型半導体ダイである。
【００７８】
導電性層３３２は、ＰＶＤ、ＣＶＤ、電解めっき、無電解めっき工程、または他の好適な金属堆積工程を使用して、能動表面３３０上に形成される。伝導層３３２は、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、または他の好適な導電性材料の１つ以上の層となり得る。伝導層３３２は、能動表面３３０上の回路に電気的に接続される接触パッドとして動作する。
【００７９】
図１２ｃは、接触パッド３３２上に形成される相互接続構造を伴う半導体ウエハ３２０の一部分を示す。導電性バンプ材料３３４は、蒸発、電解めっき、無電解めっき、ボールドロップ、またはスクリーン印刷工程を使用して、接触パッド３３２上に堆積させられる。バンプ材料３３４は、随意的な流束溶液とともに、Ａｌ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｐｂ、Ｂｉ、Ｃｕ、はんだ、およびそれらの組み合わせとなり得る。例えば、バンプ材料３３４は、共晶Ｓｎ／Ｐｂ、鉛の含有量が高いはんだ、または無鉛はんだとなり得る。バンプ材料３３４は、略柔軟であり、約２００グラムの垂直荷重と同等の力の下で、約２５μｍより大きい塑性変形を受ける。バンプ材料３３４は、好適な取付または接着工程を使用して、接触パッド３３２に接着される。例えば、バンプ材料３３４を接触パッド３３２に圧縮接着することができる。バンプ材料３３４はまた、図１２ｄに示されるように、球状ボールまたはバンプ３３６を形成するように、その融点を上回って材料を加熱することによって、リフローすることもできる。いくつかの用途では、バンプ３３６は、接触パッド３３２への電気的接続を向上させるように、２回リフローされる。バンプ３３６は、接触パッド３３２上に形成することができる１種類の相互接続構造を表す。相互接続構造はまた、スタッドバンプ、マイクロバンプ、または他の電気的相互接続も使用することができる。
【００８０】
図１２ｅは、非可融性または非折り畳み式部分３４０と、可融性または折り畳み式部分３４２とを含む、複合バンプ３３８として接触パッド３３２上に形成される相互接続構造の別の実施形態を示す。可融性性または折り畳み式および非可融性性または非折り畳み式の属性は、リフロー条件に関しバンプ３３８に対して定義される。非可融性部分３４０は、Ａｕ、Ｃｕ、Ｎｉ、鉛の含有量が高いはんだ、または鉛スズ合金となり得る。可融性部分３４２は、Ｓｎ、無鉛合金、Ｓｎ-Ａｇ合金、Ｓｎ-Ａｇ-Ｃｕ合金、Ｓｎ-Ａｇ-インジウム（Ｉｎ）合金、共晶はんだ、Ａｇ、Ｃｕ、またはＰｂを伴うスズ合金、または比較的低温溶融のはんだとなり得る。一実施形態では、１００μｍの接触パッド３３２の幅または直径を考慮すると、非可融性部分３４０は、高さが約４５μｍであり、可融性部分３４２は、高さが約３５μｍである。
【００８１】
図１２ｆは、伝導柱３４６上のバンプ３４４として接触パッド３３２上に形成される相互接続構造の別の実施形態を示す。バンプ３４４は、可融性性または折り畳み式であり、伝導柱３４６は、非可融性性または非折り畳み式である。可融性性または折り畳み式および非可融性性または非折り畳み式の属性は、リフロー条件に関して定義される。バンプ３４４は、Ｓｎ、無鉛合金、Ｓｎ-Ａｇ合金、Ｓｎ-Ａｇ-Ｃｕ合金、Ｓｎ-Ａｇ-Ｉｎ合金、共晶はんだ、Ａｇ、Ｃｕ、またはＰｂを伴うスズ合金、または比較的低温溶融のはんだとなり得る。伝導柱３４６は、Ａｕ、Ｃｕ、Ｎｉ、鉛の含有量が高いはんだ、または鉛スズ合金となり得る。一実施形態では、伝導柱３４６は、Ｃｕ柱であり、バンプ３４４は、はんだキャップである。１００μｍの接触パッド３３２の幅または直径を考慮すると、伝導柱３４６は、高さが約４５μｍであり、バンプ３４４は、高さが約３５μｍである。
【００８２】
図１２ｇは、凹凸３５０を伴うバンプ材料３４８として接触パッド３３２上に形成される相互接続構造の別の実施形態を示す。バンプ材料３４８は、バンプ材料３３４と同様に、破断に対する低い降伏強度および高い伸長を伴って、リフロー条件下で軟質および変形可能である。凹凸３５０は、めっき表面仕上げで形成され、例証の目的で、図中では誇張されて示されている。凹凸３５０の規模は、概して、約１〜２５μｍである。凹凸はまた、バンプ３３６、複合バンプ３３８、およびバンプ３４４上に形成することもできる。
【００８３】
図１２ｈでは、半導体ウエハ３２０は、鋸刃またはレーザ切断ツール３５２を使用して、鋸通路３２６を通して個別半導体ダイ３２４に単一化される。
【００８４】
図１３ａは、伝導性トレース３５６を伴う基板またはＰＣＢ３５４を示す。基板３５４は、片面ＦＲ５積層または２面ＢＴ樹脂積層となり得る。半導体ダイ３２４は、バンプ材料３３４が伝導性トレース３５６上の相互接続部位と整合されるように位置付けられる（図２１ａ−２１ｇ参照）。代替として、バンプ材料３３４は、基板３５４上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。バンプ材料３３４は、伝導性トレース３５６よりも幅広い。一実施形態では、バンプ材料３３４は、１００μｍ未満の幅を有し、伝導性トレースまたはパッド３５６は、１５０μｍのバンプピッチに対して３５μｍの幅を有する。接触パッド３３２および伝導性トレース３５６は、図５−１１のダイパッドレイアウトの中の信号パッド、電力パッド、または接地パッドに対応することができる。
【００８５】
圧力または力Ｆは、伝導性トレース３５６上にバンプ材料３３４を押し付けるように、半導体ダイ３２４の裏面３２８に印加される。力Ｆは、高温で印加することができる。バンプ材料３３４の柔軟性により、バンプ材料は、伝導性トレース３５６の頂面および側面の周囲で変形または押出し、バンプオンリード（ＢＯＬ）と呼ばれる。具体的には、圧力の印加は、約２００グラムの垂直荷重と同等の力Ｆの下で、約２５μｍより大きい塑性変形をバンプ材料３３４に受けさせ、図１３ｂに示されるように、伝導性トレースの頂面および側面を覆わせる。バンプ材料３３４はまた、バンプ材料を伝導性トレースと物理的接触させ、次いで、リフロー温度下でバンプ材料をリフローすることによって、伝導性トレース３５６に冶金接続することもできる。
【００８６】
伝導性トレース３５６をバンプ材料３３４よりも狭くすることによって、ルーティング密度および入出力計数を増加させるように伝導性トレースピッチを低減することができる。より狭い伝導性トレース３５６は、伝導性トレースの周囲のバンプ材料３３４を変形させるために必要な力Ｆを低減する。例えば、必要な力Ｆは、バンプ材料よりも幅広い伝導性トレースまたはパッドに対してバンプ材料を変形させるために必要な力の３０〜５０％であってもよい。より低い圧縮力Ｆは、細かいピッチ相互接続および小型ダイが、特定公差で共平面性を維持し、均一なｚ方向変形および高信頼性の相互接続結合を達成するために有用である。加えて、伝導性トレース３５６の周囲のバンプ材料３３４を変形させることにより、バンプをトレースに機械的に係止し、リフロー中のダイの移行またはダイの浮動を防止する。
【００８７】
図１３ｃは、半導体ダイ３２４の接触パッド３３２上に形成されるバンプ３３６を示す。半導体ダイ３２４は、バンプ３３６が伝導性トレース３５６上の相互接続部位と整合されるように位置付けられる。代替として、バンプ３３６は、基板３５４上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。バンプ３３６は、伝導性トレース３５６よりも幅広い。接触パッド３３２および伝導性トレース３５６は、図５−１１のダイパッドレイアウトの中の信号パッド、電力パッド、または接地パッドに対応することができる。
【００８８】
圧力または力Ｆは、伝導性トレース３５６上にバンプ３３６を押し付けるように、半導体ダイ３２４の裏面３２８に印加される。力Ｆは、高温で印加することができる。バンプ３３６の柔軟性により、バンプは、伝導性トレース３５６の頂面および側面の周囲で変形または押出する。具体的には、圧力の印加は、バンプ材料３３６に塑性変形を受けさせ、伝導性トレース３５６の頂面および側面を覆わせる。バンプ３３６はまた、リフロー温度下でバンプを伝導性トレースと物理的接触させることによって、伝導性トレース３５６に冶金接続することもできる。
【００８９】
伝導性トレース３５６をバンプ３３６よりも狭くすることによって、ルーティング密度および入出力計数を増加させるように伝導性トレースピッチを低減することができる。より狭い伝導性トレース３５６は、伝導性トレースの周囲のバンプ３３６を変形させるために必要な力Ｆを低減する。例えば、必要な力Ｆは、バンプよりも幅広い伝導性トレースまたはパッドに対してバンプを変形させるために必要な力の３０〜５０％であってもよい。より低い圧縮力Ｆは、細かいピッチ相互接続および小型ダイが、特定公差で共平面性を維持し、均一なｚ方向変形および高信頼性の相互接続結合を達成するために有用である。加えて、伝導性トレース３５６の周囲のバンプ３３６を変形させることにより、バンプをトレースに機械的に係止し、リフロー中のダイの移行またはダイの浮動を防止する。
【００９０】
図１３ｄは、半導体ダイ３２４の接触パッド３３２上に形成される複合バンプ３３８を示す。半導体ダイ３２４は、複合バンプ３３８が伝導性トレース３５６上の相互接続部位と整合されるように位置付けられる。代替として、複合バンプ３３８は、基板３５４上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。複合バンプ３３８は、伝導性トレース３５６よりも幅広い。接触パッド３３２および伝導性トレース３５６は、図５−１１のダイパッドレイアウトの中の信号パッド、電力パッド、または接地パッドに対応することができる。
【００９１】
圧力または力Ｆは、伝導性トレース３５６上に可融性部分３４２を押し付けるように、半導体ダイ３２４の裏面３２８に印加される。力Ｆは、高温で印加することができる。可融性部分３４２の柔軟性により、可融性部分は、伝導性トレース３５６の頂面および側面の周囲で変形または押出する。具体的には、圧力の印加は、可融性部分３４２に塑性変形を受けさせ、伝導性トレース３５６の頂面および側面を覆わせる。複合バンプ３３８はまた、リフロー温度下で可融性部分３４２を伝導性トレースと物理的接触させることによって、伝導性トレース３５６に冶金接続することもできる。非可融性部分３４０は、圧力または温度の印加中に融解または変形せず、半導体ダイ３２４と基板３５４との間の垂直スタンドオフとして、その高さおよび形状を保持する。半導体ダイ３２４と基板３５４との間の付加的な変位は、噛合面間のさらに優れた共平面性公差を提供する。
【００９２】
リフロー工程中に、半導体ダイ３２４上の多数（例えば、数千）の複合バンプ３３８は、基板３５４の伝導性トレース３５６上の相互接続部位に取付けられる。バンプ３３８のうちのいくつかは、特に、ダイ３２４が歪曲された場合に、伝導性トレース３５６に適正に接続できない場合がある。複合バンプ３３８は伝導性トレース３５６よりも幅広いことを思い出されたい。適正な力が印加されると、可融性部分３４２は、伝導性トレース３５６の頂面および側面の周囲で変形または押出し、複合バンプ３３８を伝導性トレースに係止する。機械的相互係止は、伝導性トレース３５６よりも軟質かつ柔軟であり、したがって、より大きい接触面積に対して伝導性トレースの頂面上および側面の周囲で変形する、可融性部分３４２の性質によって形成される。複合バンプ３３８と伝導性トレース３５６との間の機械的相互係止は、リフロー中にバンプを伝導性トレースに担持し、すなわち、バンプおよび伝導性トレースは、接触を失わない。したがって、伝導性トレース３５６に噛合する複合バンプ３３８は、バンプ相互接続の不具合を低減する。
【００９３】
図１３ｅは、半導体ダイ３２４の接触パッド３３２上に形成される伝導柱３４６およびバンプ３４４を示す。半導体ダイ３２４は、バンプ３４４が伝導性トレース３５６上の相互接続部位と整合されるように位置付けられる。代替として、バンプ３４４は、基板３５４上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。バンプ３４４は、伝導性トレース３５６よりも幅広い。接触パッド３３２および伝導性トレース３５６は、図５−１１のダイパッドレイアウトの中の信号パッド、電力パッド、または接地パッドに対応することができる。
【００９４】
圧力または力Ｆは、伝導性トレース３５６上にバンプ３４４を押し付けるように、半導体ダイ３２４の裏面３２８に印加される。力Ｆは、高温で印加することができる。バンプ３４４の柔軟性により、バンプは、伝導性トレース３５６の頂面および側面の周囲で変形または押出する。具体的には、圧力の印加は、バンプ３４４に塑性変形を受けさせ、伝導性トレース３５６の頂面および側面を覆わせる。伝導柱３４６およびバンプ３４４はまた、リフロー温度下でバンプを伝導性トレースと物理的接触させることによって、伝導性トレース３５６に冶金接続することもできる。伝導柱３４６は、圧力または温度の印加中に融解または変形せず、半導体ダイ３２４と基板３５４との間の垂直スタンドオフとして、その高さおよび形状を保持する。半導体ダイ３２４と基板３５４との間の付加的な変位は、噛合面間のさらに優れた共平面性公差を提供する。より幅広いバンプ３４４およびより狭い伝導性トレース３５６は、同様の低い必要圧縮力および機械的係止特徴、ならびにバンプ材料３３４およびバンプ３３６について上記で説明される利点を有する。
【００９５】
図１３ｆは、半導体ダイ３２４の接触パッド３３２上に形成される凹凸３５０を伴うバンプ材料３４８を示す。半導体ダイ３２４は、バンプ材料３４８が伝導性トレース３５６上の相互接続部位と整合されるように位置付けられる。代替として、バンプ材料３４８は、基板３５４上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。バンプ材料３４８は、伝導性トレース３５６よりも幅広い。圧力または力Ｆは、伝導性トレース３５６上にバンプ材料３４８を押し付けるように、半導体ダイ３２４の裏面３２８に印加される。力Ｆは、高温で印加することができる。バンプ材料３４８の柔軟性により、バンプは、伝導性トレース３５６の頂面および側面の周囲で変形または押出する。具体的には、圧力の印加は、バンプ材料３４８に塑性変形を受けさせ、伝導性トレース３５６の頂面および側面を覆わせる。加えて、凹凸３５０は、伝導性トレース３５６に冶金接続される。凹凸３５０は、約１〜２５μｍにサイズ決定される。
【００９６】
図１３ｇは、角度付きまたは傾斜側面を有する、台形伝導性レース３６０を伴う基板またはＰＣＢ３５８を示す。バンプ材料３６１は、半導体ダイ３２４の接触パッド３３２上に形成される。半導体ダイ３２４は、バンプ材料３６１が伝導性トレース３６０上の相互接続部位と整合されるように位置付けられる。代替として、バンプ材料３６１は、基板３５８上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。バンプ材料３６１は、伝導性トレース３６０よりも幅広い。接触パッド３３２および伝導性トレース３６０は、図５−１１のダイパッドレイアウトの中の信号パッド、電力パッド、または接地パッドに対応することができる。
【００９７】
圧力または力Ｆは、伝導性トレース３６０上にバンプ材料３６１を押し付けるように、半導体ダイ３２４の裏面３２８に印加される。力Ｆは、高温で印加することができる。バンプ材料３６１の柔軟性により、バンプ材料は、伝導性トレース３６０の頂面および側面の周囲で変形または押出する。具体的には、圧力の印加は、バンプ材料３６１に塑性変形を受けさせ、伝導性トレース３６０の頂面および角度付き側面を覆わせる。バンプ材料３６１はまた、バンプ材料を伝導性トレースと物理的接触させ、次いで、リフロー温度下でバンプ材料をリフローすることによって、伝導性トレース３６０に冶金接続することもできる。
【００９８】
図１４ａ−１４ｄは、半導体ダイ３２４、および非可融性または非折り畳み式部分３６４と、可融性または折り畳み式部分３６６とを有する、細長い複合バンプ３６２のＢＯＬ実施形態を示す。非可融性部分３６４は、Ａｕ、Ｃｕ、Ｎｉ、鉛の含有量が高いはんだ、または鉛スズ合金となり得る。可融性部分３６６は、Ｓｎ、無鉛合金、Ｓｎ-Ａｇ合金、Ｓｎ-Ａｇ-Ｃｕ合金、Ｓｎ-Ａｇ-Ｉｎ合金、共晶はんだ、Ａｇ、Ｃｕ、またはＰｂを伴うスズ合金、または比較的低温溶融のはんだとなり得る。非可融性部分３６４は、可融性部分３６６よりも大きい複合バンプ３６２の一部を構成する。非可融性部分３６４は、半導体ダイ３２４の接触パッド３３２に固定される。
【００９９】
半導体ダイ３２４は、図１４ａに示されるように、複合バンプ３６２が基板３７０上に形成された伝導性トレース３６８上の相互接続部位と整合されるように位置付けられる。複合バンプ３６２は、伝導性トレース３６８に沿って先細であり、すなわち、複合バンプは、伝導性トレース３６８の長さに沿って長く、伝導性トレースを横断して狭い、楔形を有する。複合バンプ３６２の先細側面は、伝導性トレース３６８の長さに沿って生じる。図１４ａの図は、伝導性トレース３６８と同一線上にある、短いほうの側面または狭小先細を示す。図１４ａに垂直である、図１４ｂの図は、楔形の複合バンプ３６２の長いほうの側面を示す。複合バンプ３６２の短いほうの側面は、伝導性トレース３６８よりも幅広い。可融性部分３６６は、図１４ｃおよび１４ｄに示されるように、圧力および／または熱によるリフローの印加時に、伝導性トレース３６８の周囲で折り重なる。非可融性部分３６４は、リフロー中に融解または変形せず、その形態および形状を保持する。非可融性部分３６４は、半導体ダイ３２４と基板３７０との間にスタンドオフを提供するように寸法決定することができる。Ｃｕ  ＯＳＰ等の仕上げを基板３７０に塗布することができる。接触パッド３３２および伝導性トレース３６８は、図５−１１のダイパッドレイアウトの中の信号パッド、電力パッド、または接地パッドに対応することができる。
【０１００】
リフロー工程中に、半導体ダイ３２４上の多数（例えば、数千）の複合バンプ３６２は、基板３７０の伝導性トレース３６８上の相互接続部位に取付けられる。バンプ３６２のうちのいくつかは、特に、半導体ダイ３２４が歪曲された場合に、伝導性トレース３６８に適正に接続できない場合がある。複合バンプ３６２は伝導性トレース３６８よりも幅広いことを思い出されたい。適正な力が印加されると、可融性部分３６６は、伝導性トレース３６８の頂面および側面の周囲で変形または押出し、複合バンプ３６２を伝導性トレースに係止する。機械的相互係止は、伝導性トレース３６８よりも軟質かつ柔軟であり、したがって、より大きい接触面積に対して伝導性トレースの頂面および側面の周囲で変形する、可融性部分３６６の性質によって形成される。複合バンプ３６２の楔形は、図１４ａおよび１４ｃの短いほうの側面に沿ったピッチを犠牲にすることなく、バンプと伝導性トレースとの間、例えば、図１４ｂおよび１４ｄの長いほうの側面に沿った、接触面積を増加させる。複合バンプ３６２と伝導性トレース３６８との間の機械的相互係止は、リフロー中にバンプを伝導性トレースに担持し、すなわち、バンプおよび伝導性トレースは、接触を失わない。したがって、伝導性トレース３６８に噛合する複合バンプ３６２は、バンプ相互接続の不具合を低減する。
【０１０１】
図１５ａ−１５ｄは、図１２ｃと同様である、接触パッド３３２上に形成されたバンプ材料３７４を伴う半導体ダイ３２４のＢＯＬ実施形態を示す。図１５ａでは、バンプ材料３７４は、略柔軟であり、約２００グラムの垂直荷重と同等の力の下で、約２５μｍより大きい塑性変形を受ける。バンプ材料３７４は、基板３７８上の伝導性トレース３７６よりも幅広い。複数の凹凸３８０は、約１〜２５μｍの高さで伝導性トレース３７６上に形成される。
【０１０２】
半導体ダイ３２４は、バンプ材料３７４が伝導性トレース３７６上の相互接続部位と整合されるように位置付けられる。代替として、バンプ材料３７４は、基板３７８上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。圧力または力Ｆは、図１５ｂに示されるように、伝導性トレース３７６および凹凸３８０上にバンプ材料３７４を押し付けるように、半導体ダイ３２４の裏面３２８に印加される。力Ｆは、高温で印加することができる。バンプ材料３７４の柔軟性により、バンプ材料は、伝導性トレース３７６および凹凸３８０の頂面および側面の周囲で変形または押出する。具体的には、圧力の印加は、バンプ材料３７４に塑性変形を受けさせ、伝導性トレース３７６および凹凸３８０の頂面および側面を覆わせる。バンプ材料３７４の塑性流動は、バンプ材料と、伝導性トレース３７６および凹凸３８０の頂面および側面との間に、巨視的な機械的相互係止点を作成する。バンプ材料３７４の塑性流動は、伝導性トレース３７６および凹凸３８０の頂面および側面の周囲で生じるが、電気的短絡および他の欠陥を引き起こし得るので、過剰に基板３７８上に延在しない。バンプ材料と、伝導性トレース３７６および凹凸３８０の頂面および側面との間の機械的相互係止は、接着力を有意に増加させることなく、それぞれの表面間により大きい接触面積を伴って頑丈な接続を提供する。バンプ材料と、伝導性トレース３７６および凹凸３８０の頂面および側面との間の機械的相互係止はまた、カプセル化等の後続の製造工程中に横方向のダイの移行を低減する。接触パッド３３２および伝導性トレース３７６は、図５−１１のダイパッドレイアウトの中の信号パッド、電力パッド、または接地パッドに対応することができる。
【０１０３】
図１５ｃは、伝導性トレース３７６より狭いバンプ材料３７４を伴う別のＢＯＬ実施形態を示す。圧力または力Ｆは、伝導性トレース３７６および凹凸３８０上にバンプ材料３７４を押し付けるように、半導体ダイ３２４の裏面３２８に印加される。力Ｆは、高温で印加することができる。バンプ材料３７４の柔軟性により、バンプ材料は、伝導性トレース３７６および凹凸３８０の頂面上で変形または押出する。具体的には、圧力の印加は、バンプ材料３７４に塑性変形を受けさせ、伝導性トレース３７６および凹凸３８０の頂面を覆わせる。バンプ材料３７４の塑性流動は、バンプ材料と、伝導性トレース３７６および凹凸３８０の頂面との間に、巨視的な機械的相互係止点を作成する。バンプ材料と、伝導性トレース３７６および凹凸３８０の頂面との間の機械的相互係止は、接着力を有意に増加させることなく、それぞれの表面間により大きい接触面積を伴って頑丈な接続を提供する。バンプ材料と、伝導性トレース３７６および凹凸３８０の頂面との間の機械的相互係止はまた、カプセル化等の後続の製造工程中に横方向のダイの移行を低減する。
【０１０４】
図１５ｄは、伝導性トレース３７６の縁上に形成されたバンプ材料３７４を伴う別のＢＯＬ実施形態を示し、すなわち、バンプ材料の一部は伝導性トレース上にあり、バンプ材料の一部は伝導性トレース上にない。圧力または力Ｆは、伝導性トレース３７６および凹凸３８０上にバンプ材料３７４を押し付けるように、半導体ダイ３２４の裏面３２８に印加される。力Ｆは、高温で印加することができる。バンプ材料３７４の柔軟性により、バンプ材料は、伝導性トレース３７６および凹凸３８０の頂面および側面上で変形または押出する。具体的には、圧力の印加は、バンプ材料３７４に塑性変形を受けさせ、伝導性トレース３７６および凹凸３８０の頂面および側面を覆わせる。バンプ材料３７４の塑性流動は、バンプ材料と、伝導性トレース３７６および凹凸３８０の頂面および側面との間に、巨視的な機械的相互係止を作成する。バンプ材料と、伝導性トレース３７６および凹凸３８０の頂面および側面との間の機械的相互係止は、接着力を有意に増加させることなく、それぞれの表面間により大きい接触面積を伴って頑丈な接続を提供する。バンプ材料と、伝導性トレース３７６および凹凸３８０の頂面および側面との間の機械的相互係止はまた、カプセル化等の後続の製造工程中に横方向のダイの移行を低減する。
【０１０５】
図１６ａ−１６ｃは、図１２ｃと同様である、接触パッド３３２上に形成されたバンプ材料３８４を伴う半導体ダイ３２４のＢＯＬ実施形態を示す。先端３８６は、図１６ａに示されるように、バンプ材料３８４の本体よりも狭い先端３８６を伴う階段状バンプとして、バンプ材料３８４の本体から延在する。半導体ダイ３２４は、バンプ材料３８４が基板３９０上の伝導性トレース３８８上の相互接続部位と整合されるように位置付けられる。より具体的には、先端３８６は、伝導性トレース３８８上の相互接続部位上で中心に置かれる。代替として、バンプ材料３８４および先端３８６は、基板３９０上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。バンプ材料３８４は、基板３９０上の伝導性トレース３８８よりも幅広い。
【０１０６】
伝導性トレース３８８は、略柔軟であり、約２００グラムの垂直荷重と同等の力の下で、約２５μｍより大きい塑性変形を受ける。圧力または力Ｆは、伝導性トレース３８８上に先端３８４を押し付けるように、半導体ダイ３２４の裏面３２８に印加される。力Ｆは、高温で印加することができる。伝導性トレース３８８の柔軟性により、伝導性トレースは、図１６ｂに示されるように、先端３８４の周囲で変形する。具体的には、圧力の印加は、伝導性トレース３８８に塑性変形を受けさせ、先端３８４の頂面および側面を覆わせる。接触パッド３３２および伝導性トレース３８８は、図５−１１のダイパッドレイアウトの中の信号パッド、電力パッド、または接地パッドに対応することができる。
【０１０７】
図１６ｃは、接触パッド３３２上に形成された丸いバンプ材料３９４を伴う別のＢＯＬ実施形態を示す。先端３９６は、バンプ材料３９４の本体から延在して、バンプ材料３９４の本体よりも狭い先端３８６を伴うスタッドバンプを形成する。半導体ダイ３２４は、バンプ材料３９４が基板４００上の伝導性トレース３９８上の相互接続部位と整合されるように位置付けられる。より具体的には、先端３９６は、伝導性トレース３９８上の相互接続部位上で中心に置かれる。代替として、バンプ材料３９４および先端３９６は、基板４００上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。バンプ材料３９４は、基板４００上の伝導性トレース３９８よりも幅広い。
【０１０８】
伝導性トレース３９８は、略柔軟であり、約２００グラムの垂直荷重と同等の力の下で、約２５μｍより大きい塑性変形を受ける。圧力または力Ｆは、伝導性トレース３９８上に先端３９６を押し付けるように、半導体ダイ３２４の裏面３２８に印加される。力Ｆは、高温で印加することができる。伝導性トレース３９８の柔軟性により、伝導性トレースは、先端３９６の周囲で変形する。具体的には、圧力の印加は、伝導性トレース３９８に塑性変形を受けさせ、先端３９６の頂面および側面を覆わせる。接触パッド３３２および伝導性トレース３９８は、図５−１１のダイパッドレイアウトの中の信号パッド、電力パッド、または接地パッドに対応することができる。
【０１０９】
図１３ａ−１３ｇ、１４ａ−１４ｄ、および１５ａ−１５ｄで説明される伝導性トレースもまた、図１６ａ−１６ｃで説明されるような柔軟材料となり得る。
【０１１０】
図１７ａ−１７ｂは、図１１ｃと同様である、接触パッド３３２上に形成されたバンプ材料４０４を伴う半導体ダイ３２４のＢＯＬ実施形態を示す。バンプ材料４０４は、略柔軟であり、約２００グラムの垂直荷重と同等の力の下で、約２５μｍより大きい塑性変形を受ける。バンプ材料４０４は、基板４０８上の伝導性トレース４０６よりも幅広い。伝導性ビア４１０は、図１７ａに示されるように、開口部４１２および伝導性側壁４１４を伴って伝導性トレース４０６を通して形成される。接触パッド３３２および伝導性トレース４０６は、図５−１１のダイパッドレイアウトの中の信号パッド、電力パッド、または接地パッドに対応することができる。
【０１１１】
半導体ダイ３２４は、バンプ材料４０４が伝導性トレース４０６上の相互接続部位と整合されるように位置付けられる（図２１−２１ｇ参照）。代替として、バンプ材料４０４は、基板４０８上に形成される伝導性パッドまたは他の相互接続部位と整合させることができる。圧力または力Ｆは、バンプ材料４０４を伝導性トレース４０６上に押し付け、伝導性ビア４１０の開口部４１２の中へ押し込むように、半導体ダイ３２４の裏面３２８に印加される。力Ｆは、高温で印加することができる。バンプ材料４０４の柔軟性により、バンプ材料は、図１７ｂに示されるように、伝導性トレース４０６の頂面および側面の周囲で、かつ伝導性ビア４１０の開口部４１２の中へ変形または押出する。具体的には、圧力の印加は、バンプ材料４０４に塑性変形を受けさせ、伝導性トレース４０６の頂面および側面を覆わせ、かつ伝導性ビア４１０の開口部４１２の中へ覆わせる。したがって、バンプ材料４０４は、基板４０８を通したｚ方向の垂直相互接続のために、伝導性トレース４０６および伝導性側壁４１４に電気的に接続される。バンプ材料４０４の塑性流動は、バンプ材料と、伝導性トレース４０６の頂面および側面ならびに伝導性ビア４１０の開口部４１２との間に、巨視的な機械的相互係止を作成する。バンプ材料と、伝導性トレース４０６の頂面および側面ならびに伝導性ビア４１０の開口部４１２との間の機械的相互係止は、接着力を有意に増加させることなく、それぞれの表面間により大きい接触面積を伴って頑丈な接続を提供する。バンプ材料と、伝導性トレース４０６の頂面および側面ならびに伝導性ビア４１０の開口部４１２との間の機械的相互係止はまた、カプセル化等の後続の製造工程中に横方向のダイの移行を低減する。伝導性ビア４１０がバンプ材料４０４を伴う相互接続部位内に作成されるため、総基板相互接続面積は低減される。
【０１１２】
図１３ａ−１３ｇ、１４ａ−１４ｄ、１５ａ−１５ｄ、１６ａ−１６ｃ、および１７ａ−１７ｂのＢＯＬ実施形態では、伝導性トレースを相互接続構造よりも狭くすることによって、ルーティング密度および入出力計数を増加させるように伝導性トレースピッチを低減することができる。より狭い伝導性トレースは、伝導性トレースの周囲の相互接続構造を変形させるために必要な力Ｆを低減する。例えば、必要な力Ｆは、バンプよりも幅広い伝導性トレースまたはパッドに対してバンプを変形させるために必要な力の３０〜５０％であってもよい。より低い圧縮力Ｆは、細かいピッチ相互接続および小型ダイが、特定公差で共平面性を維持し、均一なｚ方向変形および高信頼性の相互接続結合を達成するために有用である。加えて、伝導性トレースの周囲の相互接続構造を変形させることにより、バンプをトレースに機械的に係止し、リフロー中のダイの移行またはダイの浮動を防止する。
【０１１３】
図１８ａ−１８ｃは、半導体ダイと基板との間のバンプの周囲に封入材を堆積させる鋳型アンダーフィル（ＭＵＦ）工程を示す。図１８ａは、図１３ｂからのバンプ材料３３４を使用して基板３５４に載置され、チェイス鋳型４２０の上部鋳型支持材４１６と下部鋳型支持材４１８との間に配置される半導体ダイ３２４を示す。図１３ａ−１３ｇ、１４ａ−１４ｄ、１５ａ−１５ｄ、１６ａ−１６ｃ、および１７ａ−１７ｂからの他の半導体ダイおよび基板の組み合わせは、チェイス鋳型４２０の上部鋳型支持材４１６と下部鋳型支持材４１８との間に配置することができる。上部鋳型支持材４１６は、圧縮性解放膜４２２を含む。
【０１１４】
図１８ｂでは、上部鋳型支持材４１６および下部鋳型支持材４１８は、基板上および半導体ダイと基板との間に開放空間を伴って、半導体ダイ３２４および基板３５４を取り囲むように接合される。圧縮性解放膜４２２は、半導体ダイ３２４の裏面３２８および側面に一致して、これらの表面上での封入材の形成を阻止する。液体状態の封入材４２４が、ノズル４２６を伴うチェイス鋳型４２０の片側の中に注入される一方で、随意的な真空補助４２８は、反対側から圧力を引き込み、基板３５４上の開放空間、および半導体ダイ３２４と基板３５４との間の開放空間を封入材で均一に充填する。封入材４２４は、充填材を伴うエポキシ樹脂、充填材を伴うエポキシアクリレート、または適正な充填材を伴うポリマー等の、ポリマー複合材料となり得る。封入材４２４は、非伝導性であり、外部要素および汚染物質から半導体素子を環境的に保護する。圧縮性材料４２２は、封入材４２４が裏面３２８上、および半導体ダイ３２４の側面の周囲で流れることを防止する。封入材４２４は硬化される。半導体ダイ３２４の裏面３２８および側面は、封入材４２４から露出されたままである。
【０１１５】
図１８ｃは、ＭＵＦおよび鋳型オーバーフィル（ＭＯＦ）の実施形態を示し、すなわち、圧縮性材料４２２を伴わない。半導体ダイ３２４および基板３５４は、チェイス鋳型４２０の上部鋳型支持材４１６と下部鋳型支持材４１８との間に配置される。上部鋳型支持材４１６および下部鋳型支持材４１８は、基板上、半導体ダイの周囲、および半導体ダイと基板との間に開放空間を伴って、半導体ダイ３２４および基板３５４を取り囲むように接合される。液体状態の封入材４２４が、ノズル４２６を伴うチェイス鋳型４２０の片側の中に注入される一方で、随意的な真空補助４２８は、反対側から圧力を引き込み、半導体ダイ３２４の周囲および基板３５４上の開放空間、および半導体ダイ３２４と基板３５４との間の開放空間を封入材で均一に充填する。封入材４２４は硬化される。
【０１１６】
図１９は、半導体ダイ３２４の周囲、および半導体ダイ３２４と基板３５４との間の間隙の中に、封入材を堆積させる別の実施形態を示す。半導体ダイ３２４および基板３５４は、ダム４３０によって取り囲まれる。封入材４３２は、基板３５４上の開放空間、および半導体ダイ３２４と基板３５４との間の開放空間を充填するように、液体状態でノズル４３４からダム４３０の中へ分注される。ノズル４３４から分注される封入材４３２の量は、半導体ダイ３２４の裏面３２８または側面を覆うことなく、ダム４３０を充填するように制御される。封入材４３２は硬化される。
【０１１７】
図２０は、図１８ａ、１８ｃ、および１９からのＭＵＦ工程後の半導体ダイ３２４および基板３５４を示す。封入材４２４は、基板３５４上で、および半導体ダイ３２４と基板３５４との間のバンプ材料３３４の周囲で均一に分布する。
【０１１８】
図２１ａ−２１ｇは、基板またはＰＣＢ４４０上の種々の伝導性トレースレイアウトの上面図を示す。図２１ａでは、伝導性トレース４４２は、基板４４０上に形成された集積バンプパッドまたは相互接続部位４４４を伴う直線導体である。基板バンプパッド４４４の側面は、伝導性トレース４４２と同一線上にあり得る。従来技術では、はんだ位置合わせ開口部（ＳＲＯ）は、典型的には、リフロー中にバンプ材料を含有するように相互接続部位上に形成される。ＳＲＯは、相互接続ピッチを増加させ、入出力計数を低減する。対照的に、マスキング層４４６を基板４４０の一部分上に作成することができるが、マスキング層は、伝導性トレース４４２の基板バンプパッド４４４の周囲には形成されない。つまり、バンプ材料と噛合するように設計されている伝導性トレース４４２の部分には、リフロー中にバンプを含有するために使用されるマスキング層４４６のＳＲＯが欠けている。
【０１１９】
半導体ダイ３２４は、基板４４０上に配置され、バンプ材料は、基板バンプパッド４４４と整合させられる。バンプ材料は、バンプ材料をバンプパッドと物理的接触させ、次いで、リフロー温度下でバンプ材料をリフローすることによって、基板バンプパッド４４４に電気的かつ冶金術的に接続される。
【０１２０】
別の実施形態では、導電性バンプ材料は、蒸発、電解めっき、無電解めっき、ボールドロップ、またはスクリーン印刷工程を使用して、基板バンプパッド４４４上に堆積させられる。バンプ材料は、随意的な流束溶液とともに、Ａｌ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｐｂ、Ｂｉ、Ｃｕ、はんだ、およびそれらの組み合わせとなり得る。例えば、バンプ材料は、共晶Ｓｎ／Ｐｂ、鉛の含有量が高いはんだ、または無鉛はんだとなり得る。バンプ材料は、好適な取付または接着工程を使用して、基板バンプパッド４４４に接着される。一実施形態では、バンプ材料は、図２１ｂに示されるように、バンプまたは相互接続４４８を形成するように、その融点を上回って材料を加熱することによって、リフローされる。いくつかの用途では、バンプ４４８は、基板バンプパッド４４４への電気接触を向上させるように、２回リフローされる。より狭い基板バンプパッド４４４の周囲のバンプ材料は、リフロー中にダイの配置を維持する。
【０１２１】
高ルーティング密度用途では、伝導性トレース４４２のエスケープピッチを最小限化することが望ましい。伝導性トレース４４２間のエスケープピッチは、リフロー格納の目的でマスキング層を排除することによって、すなわち、マスキング層を伴わないバンプ材料をリフローすることによって低減することができる。ダイバンプパッド３３２または基板バンプパッド４４４の周囲にＳＲＯが形成されないため、伝導性トレース４４２を、より細かいピッチで形成することができ、すなわち、伝導性トレース４４２を、ともに密接して、または近くの構造に密接して配置することができる。基板バンプパッド４４４の周囲にＳＲＯがないと、伝導性トレース４４２の間のピッチは、Ｐ＝Ｄ＋ＰＬＴ＋Ｗ／２として求められ、式中、Ｄはバンプ４４８の基礎直径であり、ＰＬＴはダイ配置公差であり、Ｗは伝導性トレース４４２の幅である。一実施形態では、１００μｍのバンプ基礎直径、１０μｍのＰＬＴ、および３０μｍのトレース線幅を考慮すると、伝導性トレース４４２の最小エスケープピッチは、１２５μｍである。マスクがないバンプ形成は、従来技術で見出されるような、隣接する開口部間のマスキング材料の間膜間隔、はんだマスク位置合わせ公差（ＳＲＴ）、および最小溶解性ＳＲＯに対処する必要性を排除する。
【０１２２】
バンプ材料が、ダイバンプパッド３３２を基板バンプパッド４４４に冶金術的かつ電気的に接続するように、マスキング層を伴わずにリフローされると、湿潤および表面張力が、バンプ材料に自己閉じ込めを維持させ、ダイバンプパッド３３２および基板バンプパッド４４４と、実質的にバンプパッドの設置面積内にある伝導性トレース４４２に直接隣接する基板４４０の部分との間の空間内で保持させる。
【０１２３】
所望の自己閉じ込め特性を達成するために、伝導性トレース４４２の周辺領域よりも可湿性であるバンプ材料によって領域を選択的に接触させるように、ダイバンプパッド３３２または基板バンプパッド４４４上に配置する前に、バンプ材料を流束溶液に浸漬することができる。溶解バンプ材料は、流束溶液の可湿特性により、実質的にバンプパッドによって画定される領域内に閉じ込められたままである。バンプ材料は、可湿性の低い領域へと流出しない。バンプ材料が領域の可湿性を低くすることを目的としない領域上で、薄い酸化層または他の絶縁層を形成することができる。したがって、ダイバンプパッド３３２または基板バンプパッド４４４の周囲ではマスキング層４４０が必要とされない。
【０１２４】
図２１ｃは、基板４５０上に形成される集積長方形バンプパッドまたは相互接続部位４５４を伴う直線導体として、並列伝導性トレース４５２の別の実施形態を示す。この場合、基板バンプパッド４５４は、伝導性トレース４５２よりも幅広いが、噛合バンプの幅より小さい。基板バンプパッド４５４の側面は、伝導性トレース４５２と平行となり得る。マスキング層４５６は、基板４５０の一部分上に形成することができる。しかしながら、マスキング層は、伝導性トレース４５２の基板バンプパッド４５４の周囲には形成されない。つまり、バンプ材料と噛合するように設計されている伝導性トレース４５２の部分には、リフロー中にバンプを含有するために使用されるマスキング層４５６のＳＲＯが欠けている。
【０１２５】
図２１ｄは、最大相互接続密度および容量のために、基板４６６上に形成されたオフセット集積バンプパッドまたは相互接続部位４６４を伴う複数列のアレイに配設された、伝導性トレース４６０および４６２の別の実施形態を示す。代替伝導性トレース４６０および４６２は、バンプパッド４６４へのルーティングのための肘部を含む。各基板バンプパッド４６４の側面は、伝導性トレース４６０および４６２と同一線上にある。マスキング層４６８は、基板４６６の一部分上に形成することができるが、マスキング層４６８は、伝導性トレース４６０および４６２の基板バンプパッド４６４の周囲には形成されない。つまり、バンプ材料と噛合するように設計されている伝導性トレース４６０および４６２の部分には、リフロー中にバンプを含有するために使用されるマスキング層４６８のＳＲＯが欠けている。
【０１２６】
図２１ｅは、最大相互接続密度および容量のために、基板４７６上に形成されたオフセット集積バンプパッドまたは相互接続部位４７４を伴う複数列のアレイに配設された、伝導性トレース４７０および４７２の別の実施形態を示す。代替伝導性トレース４７０および４７２は、バンプパッド４７４へのルーティングのための肘部を含む。この場合、基板バンプパッド４７４は、伝導性トレース４７０および４７２よりも幅広いが、噛合相互接続バンプ材料の幅より小さい。マスキング層４７８は、基板４７６の一部分上に形成することができるが、マスキング層４７８は、伝導性トレース４７０および４７２の基板バンプパッド４７４の周囲には形成されない。つまり、バンプ材料と噛合するように設計されている伝導性トレース４７０および４７２の部分には、リフロー中にバンプを含有するために使用されるマスキング層４７８のＳＲＯが欠けている。
【０１２７】
図２１ｆは、最大相互接続密度および容量のために、基板４８６上に形成されたオフセット集積バンプパッドまたは相互接続部位４８４を伴う複数列のアレイに配設された、伝導性トレース４８０および４８２の別の実施形態を示す。代替伝導性トレース４８０および４８２は、バンプパッド４８４へのルーティングのための肘部を含む。この場合、基板バンプパッド４８４は、伝導性トレース４８０および４８２よりも幅広いが、噛合相互接続バンプ材料の幅より小さい。マスキング層４８８は、基板４８６の一部分上に形成することができるが、マスキング層４８８は、伝導性トレース４８０および４８２の基板バンプパッド４８４の周囲には形成されない。つまり、バンプ材料と噛合するように設計されている伝導性トレース４８０および４８２の部分には、リフロー中にバンプを含有するために使用されるマスキング層４８８のＳＲＯが欠けている。
【０１２８】
相互接続工程の一実施例として、半導体ダイ３２４は、基板４６６上に配置され、バンプ材料３３４は、図２１ｄからの基板バンプパッド４６４と整合させられる。バンプ材料３３４は、図１３ａ−１３ｇ、１４ａ−１４ｄ、１５ａ−１５ｄ、１６ａ−１６ｃ、および１７ａ−１７ｂについて説明されるように、バンプ材料を押し付けることによって、または、バンプ材料をバンプパッドと物理的接触させ、次いで、リフロー温度下でバンプ材料をリフローすることによって、基板バンプパッド４６４に電気的かつ冶金術的に接続される。
【０１２９】
別の実施形態では、導電性バンプ材料は、蒸発、電解めっき、無電解めっき、ボールドロップ、またはスクリーン印刷工程を使用して、基板バンプパッド４６４上に堆積させられる。バンプ材料は、随意的な流束溶液とともに、Ａｌ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｐｂ、Ｂｉ、Ｃｕ、はんだ、およびそれらの組み合わせとなり得る。例えば、バンプ材料は、共晶Ｓｎ／Ｐｂ、鉛の含有量が高いはんだ、または無鉛はんだとなり得る。バンプ材料は、好適な取付または接着工程を使用して、基板バンプパッド４６４に接着される。一実施形態では、バンプ材料は、図２１ｇに示されるように、バンプまたは相互接続４９０を形成するように、その融点を上回って材料を加熱することによって、リフローされる。いくつかの用途では、バンプ４９０は、基板バンプパッド４６４への電気接触を向上させるように、２回リフローされる。より狭い基板バンプパッド４６４の周囲のバンプ材料は、リフロー中にダイの配置を維持する。バンプ材料３３４またはバンプ４９０はまた、図２１ａ−２１ｇの基板バンプパッド構成上に形成することもできる。
【０１３０】
高ルーティング密度用途では、伝導性トレース４６０および４６２または図２１ａ−２１ｇの他の伝導性トレース構成のエスケープピッチを最小限化することが望ましい。伝導性トレース４６０および４６２の間のエスケープピッチは、リフロー格納の目的でマスキング層を排除することによって、すなわち、マスキング層を伴わないバンプ材料をリフローすることによって低減することができる。ダイバンプパッド３３２または基板バンプパッド４６４の周囲にＳＲＯが形成されないため、伝導性トレース４６０および４６２を、より細かいピッチで形成することができ、すなわち、伝導性トレース４６０および４６２を、ともに密接して、または近くの構造に密接して配置することができる。基板バンプパッド４６４の周囲にＳＲＯがないと、伝導性トレース４６０および４６２の間のピッチは、Ｐ＝Ｄ／２＋ＰＬＴ＋Ｗ／２として求められ、式中、Ｄはバンプ４９０の基礎直径であり、ＰＬＴはダイ配置公差であり、Ｗは伝導性トレース４６０および４６２の幅である。一実施形態では、１００μｍのバンプ基礎直径、１０μｍのＰＬＴ、および３０μｍのトレース線幅を考慮すると、伝導性トレース４６０および４６２の最小エスケープピッチは、１２５μｍである。マスクがないバンプ形成は、従来技術で見出されるような、隣接する開口部間のマスキング材料の間膜間隔、ＳＲＴ、および最小溶解性ＳＲＯに対処する必要性を排除する。
【０１３１】
バンプ材料が、ダイバンプパッド３３２を基板バンプパッド４６４に冶金術的かつ電気的に接続するように、マスキング層を伴わずにリフローされると、湿潤および表面張力が、バンプ材料に自己閉じ込めを維持させ、ダイバンプパッド３３２および基板バンプパッド４６４と、実質的にバンプパッドの設置面積内にある伝導性トレース４６０および４６２に直接隣接する基板４６６の部分との間の空間内で保持させる。
【０１３２】
所望の自己閉じ込め特性を達成するために、伝導性トレース４６０および４６２の周辺領域よりも可湿性であるバンプ材料によって領域を選択的に接触させるように、ダイバンプパッド３３２または基板バンプパッド４６４上に配置する前に、バンプ材料を流束溶液に浸漬することができる。溶解バンプ材料は、流束溶液の可湿特性により、実質的にバンプパッドによって画定される領域内に閉じ込められたままである。バンプ材料は、可湿性の低い領域へと流出しない。バンプ材料が領域の可湿性を低くすることを目的としない領域上で、薄い酸化層または他の絶縁層を形成することができる。したがって、ダイバンプパッド３３２または基板バンプパッド４６４の周囲ではマスキング層４６８が必要とされない。
【０１３３】
図２２ａでは、マスキング層４９２は、伝導性トレース４９４および４９６の一部分上に堆積させられる。しかしながら、マスキング層４９２は、集積バンプパッド４９８上には形成されない。その結果として、基板５００上の各バンプパッド４９８にはＳＲＯがない。非可湿性マスキングパッチ５０２は、集積バンプパッド４９８のアレイ内に介在して、すなわち、隣接するバンプパッドの間で、基板５００上に形成される。マスキングパッチ５０２はまた、ダイバンプパッド４９８のアレイ内に介在して、半導体ダイ３２４上に形成することもできる。より一般的に、マスキングパッチは、可湿性の低い領域への流出を防止する任意の配設で、集積バンプパッドにごく接近して形成される。
【０１３４】
半導体ダイ３２４は、基板５００上に配置され、バンプ材料は、基板バンプパッド４９８と整合させられる。バンプ材料は、図１３ａ−１３ｇ、１４ａ−１４ｄ、１５ａ−１５ｄ、１６ａ−１６ｃ、および１７ａ−１７ｂについて説明されるように、バンプ材料を押し付けることによって、または、バンプ材料をバンプパッドと物理的接触させ、次いで、リフロー温度下でバンプ材料をリフローすることによって、基板バンプパッド４９８に電気的かつ冶金術的に接続される。
【０１３５】
別の実施形態では、導電性バンプ材料は、蒸発、電解めっき、無電解めっき、ボールドロップ、またはスクリーン印刷工程を使用して、集積バンプパッド４９８上に堆積させられる。バンプ材料は、随意的な流束溶液とともに、Ａｌ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、Ｐｂ、Ｂｉ、Ｃｕ、はんだ、およびそれらの組み合わせとなり得る。例えば、バンプ材料は、共晶Ｓｎ／Ｐｂ、鉛の含有量が高いはんだ、または無鉛はんだとなり得る。バンプ材料は、好適な取付または接着工程を使用して、集積バンプパッド４９８に接着される。一実施形態では、バンプ材料は、球状ボールまたはバンプ５０４を形成するように、その融点を上回って材料を加熱することによって、リフローされる。いくつかの用途では、バンプ５０４は、集積バンプパッド４９８への電気接触を向上させるように、２回リフローされる。バンプはまた、集積バンプパッド４９８に圧縮接着することもできる。バンプ５０４は、集積バンプパッド４９８上に形成することができる、１種類の相互接続構造を表す。相互接続構造は、スタッドバンプ、マイクロバンプ、または他の電気的相互接続を使用することができる。
【０１３６】
高ルーティング密度用途では、エスケープピッチを最小限化することが望ましい。伝導性トレース４９４および４９６の間のピッチを低減するために、バンプ材料は、集積バンプパッド４９８の周囲にマスキング層を伴わずにリフローされる。伝導性トレース４９４および４９６の間のエスケープピッチは、リフロー格納の目的でマスキング層を排除することによって、すなわち、マスキング層を伴わないバンプ材料をリフローすることによって低減することができる。マスキング層４９２は、集積バンプパッド４９８から離れて、伝導性トレース４９４および４９６ならびに基板５００の一部分上に形成することができるが、マスキング層４９２は、集積バンプパッド４９８の周囲には形成されない。つまり、バンプ材料と噛合するように設計されている伝導性トレース４９４および４９６の部分には、リフロー中にバンプを含有するために使用されるマスキング層４９２のＳＲＯが欠けている。
【０１３７】
加えて、マスキングパッチ５０２が、集積バンプパッド４９８のアレイ内に介在して基板５００上に形成される。マスキングパッチ５０２は、非可湿性材料である。マスキングパッチ５０２は、マスキング層４９２と同じ材料であり、同じ処理ステップ中に塗布することができるか、または異なる処理ステップ中に異なる材料となり得る。マスキングパッチ５０２は、集積バンプパッド４９８のアレイ内のトレースまたはパッドの部分の選択的酸化、めっき、または他の処理によって形成することができる。マスキングパッチ５０２は、集積バンプパッド４９８にバンプ材料流動を閉じ込め、隣接構造への伝導性バンプ材料の浸出を防止する。
【０１３８】
バンプ材料が、集積バンプパッド４９８のアレイ内に介在して配置されたマスキングパッチ５０２とともにリフローされると、湿潤および表面張力が、ダイバンプパッド３３２および集積バンプパッド４９８と、実質的に集積バンプパッド４９８の設置面積内にある伝導性トレース４９４および４９６に直接隣接する基板５００の部分との間の空間内で、バンプ材料を閉じ込めさせ、保持させる。
【０１３９】
所望の自己閉じ込め特性を達成するために、伝導性トレース４９４および４９６の周辺領域よりも可湿性であるバンプ材料によって領域を選択的に接触させるように、ダイバンプパッド３３２または集積バンプパッド４９８上に配置する前に、バンプ材料を流束溶液に浸漬することができる。溶解バンプ材料は、流束溶液の可湿特性により、実質的にバンプパッドによって画定される領域内に閉じ込められたままである。バンプ材料は、可湿性の低い領域へと流出しない。バンプ材料が領域の可湿性を低くすることを目的としない領域上で、薄い酸化層または他の絶縁層を形成することができる。したがって、ダイバンプパッド３３２または集積バンプパッド４９８の周囲ではマスキング層４９２が必要とされない。
【０１４０】
ダイバンプパッド３３２または集積バンプパッド４９８の周囲にＳＲＯが形成されないため、伝導性トレース４９４および４９６を、より細かいピッチで形成することができ、すなわち、接触し、電気的短絡を形成することなく、伝導性トレースを隣接構造に密接して配置することができる。はんだ位置合わせ設計規則を仮定すると、伝導性トレース４９４および４９６の間のピッチは、Ｐ＝（１．１Ｄ＋Ｗ）／２として求められ、式中、Ｄはバンプ５０４の基礎直径であり、Ｗは伝導性トレース４９４および４９６の幅である。一実施形態では、１００μｍのバンプ基礎直径、および２０μｍのトレース線幅を考慮すると、伝導性トレース４９４および４９６の最小エスケープピッチは、６５μｍである。バンプ形成は、従来技術で見出されるような、隣接する開口部間のマスキング材料の間膜間隔、および最小溶解性ＳＲＯに対処する必要性を排除する。
【０１４１】
図２３は、ダイ取付接着剤５１０を使用して半導体ダイ５０８上に積み重ねられた、半導体ダイ５０６を伴うパッケージオンパッケージ（ＰｏＰ）５０５を示す。半導体ダイ５０６および５０８はそれぞれ、ダイ内に形成され、ダイの電気的設計および機能に従って電気的に相互接続される、能動素子、受動素子、伝導層、および誘電層として実装される、アナログまたはデジタル回路を含有する、能動表面を有する。例えば、回路は、ＤＳＰ、ＡＳＩＣ、メモリ、または他の信号処理回路等のアナログ回路またはデジタル回路を実装するように、１つ以上のトランジスタ、ダイオード、および能動表面内に形成される他の回路要素を含むことができる。半導体ダイ５０６および５０８はまた、ＲＦ信号処理のために、インダクタ、コンデンサ、および抵抗器等の集積受動素子ＩＰＤを含有することもできる。
【０１４２】
半導体ダイ５０６は、図１３ａ−１３ｇ、１４ａ−１４ｄ、１５ａ−１５ｄ、１６ａ−１６ｃ、および１７ａ−１７ｂからの実施形態のうちのいずれかを使用して、接触パッド５１８上に形成されたバンプ材料５１６を使用して基板５１４上に形成された伝導性トレース５１２に載置される。接触パッド５１８および伝導性トレース５１２は、図５−１１のダイパッドレイアウトの中の信号パッド、電力パッド、または接地パッドに対応することができる。半導体ダイ５０８は、ボンドワイヤ５２２を使用して、基板５１４上に形成された接触パッド５２０に電気的に接続される。ボンドワイヤ５２２の反対の端は、半導体ダイ５０６上の接触パッド５２４に接着される。
【０１４３】
マスキング層５２６は、基板５１４上に形成され、半導体ダイ５０６の設置面積を越えて開放される。マスキング層５２６が、リフロー中にバンプ材料５１６を伝導性トレース５１２に閉じ込めない一方で、開放マスクは、ＭＵＦ中に封入材５２８が接触パッド５２０またはボンドワイヤ５２２に移動することを防止するようにダムとして動作することができる。封入材５２８は、図１８ａ−１８ｃと同様に、半導体ダイ５０８と基板５１４との間に配置される。マスキング層５２６は、欠陥を引き起こし得るので、ＭＵＦ封入材５２８が接触パッド５２０およびボンドワイヤ５２２に到達することを阻止する。マスキング層５２６は、封入材５２８が接触パッド５２０上に漏出する危険性を伴わずに、より大型の半導体ダイが所与の基板上に配置されることを可能にする。
【０１４４】
本発明の１つ以上の実施形態を詳細に例証してきたが、当業者であれば、以下の請求項で規定されるような本発明の範囲から逸脱することなく、これらの実施形態の修正および適合が行われてもよいことを認識するであろう。
【図１】
2012119648.tif 000003
【図２】
2012119648.tif 000004
【図３】
2012119648.tif 000005
【図４ａ】
2012119648.tif 000006
【図４ｂ】
2012119648.tif 000007
【図４ｃ】
2012119648.tif 000008
【図５】
2012119648.tif 000009
【図６】
2012119648.tif 000010
【図７】
2012119648.tif 000011
【図８ａ】
2012119648.tif 000012
【図８ｂ】
2012119648.tif 000013
【図９ａ】
2012119648.tif 000014
【図９ｂ】
2012119648.tif 000015
【図１０ａ】
2012119648.tif 000016
【図１０ｂ】
2012119648.tif 000017
【図１１ａ】
2012119648.tif 000018
【図１１ｂ】
2012119648.tif 000019
【図１２ａ】
2012119648.tif 000020
【図１２ｂ】
2012119648.tif 000021
【図１２ｃ】
2012119648.tif 000022
【図１２ｄ】
2012119648.tif 000023
【図１２ｅ】
2012119648.tif 000024
【図１２ｆ】
2012119648.tif 000025
【図１２ｇ】
2012119648.tif 000026
【図１２ｈ】
2012119648.tif 000027
【図１３ａ】
2012119648.tif 000028
【図１３ｂ】
2012119648.tif 000029
【図１３ｃ】
2012119648.tif 000030
【図１３ｄ】
2012119648.tif 000031
【図１３ｅ】
2012119648.tif 000032
【図１３ｆ】
2012119648.tif 000033
【図１３ｇ】
2012119648.tif 000034
【図１４ａ】
2012119648.tif 000035
【図１４ｂ】
2012119648.tif 000036
【図１４ｃ】
2012119648.tif 000037
【図１４ｄ】
2012119648.tif 000038
【図１５ａ】
2012119648.tif 000039
【図１５ｂ】
2012119648.tif 000040
【図１５ｃ】
2012119648.tif 000041
【図１５ｄ】
2012119648.tif 000042
【図１６ａ】
2012119648.tif 000043
【図１６ｂ】
2012119648.tif 000044
【図１６ｃ】
2012119648.tif 000045
【図１７ａ】
2012119648.tif 000046
【図１７ｂ】
2012119648.tif 000047
【図１８ａ】
2012119648.tif 000048
【図１８ｂ】
2012119648.tif 000049
【図１８ｃ】
2012119648.tif 000050
【図１９】
2012119648.tif 000051
【図２０】
2012119648.tif 000052
【図２１ａ】
2012119648.tif 000053
【図２１ｂ】
2012119648.tif 000054
【図２１ｃ】
2012119648.tif 000055
【図２１ｄ】
2012119648.tif 000056
【図２１ｅ】
2012119648.tif 000057
【図２１ｆ】
2012119648.tif 000058
【図２１ｇ】
2012119648.tif 000059
【図２２ａ】
2012119648.tif 000060
【図２２ｂ】
2012119648.tif 000061
【図２３】
2012119648.tif 000062
【外国語明細書】
2012119648000001.pdf