(57)【要約】【課題】フィルタのＱ値が変動することがないアクティブフィルタを提供する。【解決手段】位相容量素子を含む演算増幅器、フィルタ用抵抗素子、フィルタ用容量素子、バイアス回路を含むアクティブフィルタにおいて、バイアス回路を、ゲート同士が接続されるＭＯＳＴｒ４１、４２、ＭＯＳＴｒ４１とドレイン同士が接続されるＭＯＳＴｒ４３、ＭＯＳＴｒ４４とゲート同士が接続され、ＭＯＳＴｒ４２とドレイン同士が接続されるＭＯＳＴｒ４４、ＭＯＳＴｒ４１またはＭＯＳＴｒ４２のうちのいずれか１つのソースに接続される抵抗素子４５、ＭＯＳＴｒ４１のドレインに接続される出力端子４６またはＭＯＳＴｒ４４のドレインに接続される出力端子４７によって構成し、抵抗素子４５を、フィルタ用抵抗素子と同じプロセス条件で製造し、位相補償容量素子をフィルタ用容量素子と同じプロセス条件で製造する。【選択図】図３
2012119835.tif 000002
【特許請求の範囲】
【請求項１】
入力ＭＯＳトランジスタが第１導電型のＭＯＳトランジスタである演算増幅器と、フィルタ用抵抗素子と、フィルタ用容量素子と、前記演算増幅器のＧＢ積を制御するフィルタ制御信号を生成するバイアス回路と、を含むアクティブフィルタにおいて、
前記バイアス回路は、
自己のドレインとゲートが接続される第１導電型の第１ＭＯＳトランジスタと、当該第１ＭＯＳトランジスタとゲート同士が接続される第１導電型の第２ＭＯＳトランジスタと、からなる第１ＭＯＳトランジスタ対と、
前記第１ＭＯＳトランジスタとドレイン同士が接続される第２導電型の第３ＭＯＳトランジスタと、自己のドレインとゲートが接続されると共に、前記第３ＭＯＳトランジスタとゲート同士が接続され、前記第２ＭＯＳトランジスタとドレイン同士が接続される第２導電型を有する第４ＭＯＳトランジスタと、からなる第２ＭＯＳトランジスタ対と、
前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタのうちのいずれか１つのソースに接続される第１抵抗素子と、
前記第１ＭＯＳトランジスタのドレインに接続される第１出力端子、前記第４ＭＯＳトランジスタのドレインに接続される第２出力端子の少なくとも一方と、を含み、
前記第１出力端子または前記第２出力端子から、前記フィルタ制御信号が出力され、
前記第１抵抗素子は、前記フィルタ用抵抗素子と同じプロセス条件で製造され、
前記演算増幅器は位相補償容量素子を有しており、当該位相補償容量素子は前記フィルタ用容量素子と同じプロセス条件で製造されていることを特徴とするアクティブフィルタ。
【請求項２】
前記フィルタ用抵抗素子のうち、第１フィルタ用抵抗素子がアクティブフィルタの入力端子と前記演算増幅器の反転入力端子との間に接続され、第２フィルタ用抵抗素子が前記演算増幅器の反転入力端子と出力端子との間に接続され、前記フィルタ用容量素子は前記演算増幅器の反転入力端子と出力端子との間に前記第２抵抗素子と並列に接続されることを特徴とする請求項１に記載のアクティブフィルタ。
【請求項３】
前記演算増幅器は、
互いにソース同士が接続される第１導電型の第５ＭＯＳトランジスタ及び第６ＭＯＳトランジスタから構成される入力ＭＯＳトランジスタ対と、前記第５ＭＯＳトランジスタとドレイン同士が接続される第２導電型の第７ＭＯＳトランジスタ及び前記第６ＭＯＳトランジスタとドレイン同士が接続される第２導電型の第８ＭＯＳトランジスタから構成されるロードＭＯＳトランジスタ対と、前記入力ＭＯＳトランジスタ対のソースに電流を供給する第１導電型の電流源ＭＯＳトランジスタと、を含む差動増幅回路と、
前記第６ＭＯＳトランジスタ及び前記第８ＭＯＳトランジスタのドレインに自己のゲートが接続される第２導電型の第９ＭＯＳトランジスタと、前記第９ＭＯＳトランジスタのドレインに自己のドレインが接続される第１の導電型の第１０ＭＯＳトランジスタと、を含む出力増幅回路と、
前記第６ＭＯＳトランジスタのドレインと、前記第８ＭＯＳトランジスタのドレインと、前記位相補償容量素子と接続される第２抵抗素子と、前記位相補償容量素子とを含む位相補償回路と、を含み、
前記バイアス回路は、前記電流源ＭＯＳトランジスタのゲートに前記フィルタ制御信号を印加することを特徴とする請求項１または２に記載のアクティブフィルタ。
【請求項４】
前記フィルタ用抵抗素子と前記第１抵抗素子とが同一基板上で作成された抵抗素子であり、前記位相補償容量素子と前記フィルタ用容量素子とが同一基板上で作成された容量素子であることを特徴とする請求項１から３のいずれか１項に記載のアクティブフィルタ。
【請求項５】
半導体上に形成された抵抗素子、容量素子、演算増幅器素子とから構成されるアクティブフィルタにおいて、アクティブフィルタのカットオフ周波数と演算増幅器のＧＢ積の比が一定となっていることを特徴とするアクティブフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、帯域が狭くても高速動作が可能なアクティブフィルタに関する。
【背景技術】
【０００２】
現在、多種多様な構成のフィルタが提案されており、それぞれが目的及び仕様によって使い分けられている。例えば、デジタルフィルタやＳＣＦ（スイッチトキャパシタフィルタ）は、サンプリング動作するために高速動作に適さない。このような背景から高い周波数領域のフィルタとしては、Ｇｍ−Ｃフィルタ（ＯＴＡ−Ｃフィルタと称することもある）が適するとされている。ただし、Ｇｍ−Ｃフィルタは大信号処理に不適であり、Ｇｍ−Ｃフィルタを使って大信号を処理する場合には、ＴＨＤ（Total Harmonic Distortion）特性を犠牲にせざるを得ないという問題がある。
【０００３】
また、演算増幅器（オペアンプ）、抵抗素子、容量素子から構成されるアクティブフィルタは、大信号処理に適しているが、演算増幅器の帯域より十分低い帯域でしか動作できないという問題がある。
図７は、代表的なアクティブフィルタを示した図である。図７に示したアクティブフィルタは、次数が１次であり、演算増幅器１１、抵抗素子１２、１３、容量素子１４からなる。ここで、抵抗素子１２、１３の抵抗値をそれぞれＲ12、Ｒ13、容量素子１４の容量値をＣ14とする。入力端子１６に入力信号電圧Ｖinを与えることで、出力端子１７から出力信号電圧Ｖoutが出力される。演算増幅器１１の周波数帯域が十分高い場合、入力電圧Ｖinに対する出力電圧Ｖoutの比として表されるアクティブフィルタの伝達関数Ｈo（ｓ）は、式（１）のように記述できる。
Ｈo（ｓ）＝Ｖout／Ｖin＝Ｇ／｛１＋（ｓ／ωo）｝            式（１）
【０００４】
ここで、Ｇはアクティブフィルタのゲインであり、式（２）によって示される。また、ωoはアクティブフィルタのカットオフ角周波数（厳密な定義として、角周波数は周波数の値に２πを掛けたものであるが、角周波数と周波数を明確に区別する必要がないので以下ではωを周波数、ωoをカットオフ周波数と記す）であり、式（３）によって示される。
Ｇ＝−Ｒ13／Ｒ12                                       式（２）
ωo＝１／（Ｒ13・Ｃ14）                                式（３）
このように、図７のアクティブフィルタは、抵抗素子１２、１３と容量素子１４の値を適当に選ぶことによって、式（１）で示されるように任意のフィルタを実現できる。カットオフ周波数ωoを高くするには、式（３）からもわかるように、抵抗値Ｒ13と容量値Ｃ14との積を小さくすればよい。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】M.E.VAN VALKENBURG著、柳沢健  監訳、金井元  訳 「アナログフィルタの設計」秋葉出版株式会社  １９８５年
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、式（３）で表されるアクティブフィルタのカットオフ周波数ωoは、演算増幅器１１の帯域に近づくと演算増幅器１１の帯域の影響を受けるので、式（３）では表せなくなる。このことを説明するため、図７のフィルタの伝達関数Ｈ（ｓ）を演算増幅器１１の伝達関数Ａ（ｓ）を用いて表す。伝達関数の計算のために、先ず、図７において端子１８に流れ込む電流総和はゼロになるというキルヒホッフの式を適用することで式（４）のように表される。
【０００７】
（Ｖ17−Ｖ18）／Ｒ13＋ｓＣ（Ｖ17−Ｖ18）＋（Ｖ16−Ｖ18）／Ｒ12＝０
式（４）
式（４）において、Ｖ17はアクティブフィルタの出力端子１７の出力電圧であり、また、演算増幅器１１の出力電圧でもある。Ｖ18は演算増幅器１１の反転入力端子１８の電圧、Ｖ16はフィルタの入力端子１６の入力電圧である。
【０００８】
また、演算増幅器１１の反転入力端子１８の電圧Ｖ18と演算増幅器１１の出力端子１７の出力電圧Ｖ17の関係は、演算増幅器１１の伝達関数を用いて式（５）のように表すことができる。
Ｖ17＝−Ａ（ｓ）・Ｖ18                      式（５）
【０００９】
式（４）と式（５）から電圧Ｖ18を消去して、電圧Ｖ16、Ｖ17に関して整理すると、式（６）のようになる。
｛（Ｒ13／Ｒ12）Ａ（ｓ）／（１＋ｓＣ14・Ｒ13）｝Ｖ16
＋［Ａ（ｓ）＋１＋｛（Ｒ13／Ｒ12）／（１＋ｓＣ14・Ｒ13）｝］Ｖ17＝０      式（６）
【００１０】
これより、フィルタの伝達関数Ｈ（ｓ）＝Ｖ17／Ｖ16は、式（７）のようになる。
Ｈ（ｓ）＝−（Ｒ13／Ｒ12）Ａ（ｓ）／（１＋ｓＣ14・Ｒ13）／
［Ａ（ｓ）＋１＋｛（Ｒ13／Ｒ12）／（１＋ｓＣ14・Ｒ13）｝］    式（７）
式（７）中の演算増幅器の伝達関数Ａ（ｓ）は、式（８）のように１ポールモデルで表すことができる。
Ａ（ｓ）＝Ａｏ／｛１＋（ｓ／ωｐ）｝                    式（８）
式（８）中のＡｏは、演算増幅器のＤＣゲイン、ωｐは、演算増幅器の第１ポール周波数（オープンループ特性における帯域に相当する）である。式（８）を式（７）に代入することで、演算増幅器の帯域を考慮に入れたフィルタ伝達関数Ｈ（ｓ）は、式（９）のように示される。
Ｈ＝−（Ｒ13／Ｒ12）／
［１＋｛Ｃ14・Ｒ13＋（Ｒ12＋Ｒ13）／（Ｒ12・ωgb）｝ｓ
＋｛（Ｃ14・Ｒ13）／ωgb｝ｓ2］                      式（９）
ただし、式（９）中のωgbは、式（１０）で表されるＧＢ積（Gain Bandwidth積：ゲイン帯域積）と呼ばれる演算増幅器１１の動作速度を表す重要なパラメータである。
ωgb＝Ａｏ・ωｐ                                        式（１０）
【００１１】
演算増幅器１１の帯域の影響を取り入れた伝達関数である式（９）において、演算増幅器１１の帯域が十分高い場合、すなわちＧＢ積ωgbが無限大とみなせる場合、式（９）は式（１）に一致することがわかる。逆に、ＧＢ積ωgbが小さくなればなるほど式（９）から得られるフィルタ特性は、式（１）から得られるフィルタ特性から外れていく。ここで式（９）中のＣ14・Ｒ13の代わりに式（３）のカットオフ周波数ωoを用いて式（９）を式（１１）のように書き換えることができる。
Ｈ＝−（Ｒ13／Ｒ12）／［１＋｛１／ωo＋（Ｒ12＋Ｒ13）／（Ｒ12・ωgb）｝ｓ
＋｛１／（ωo・ωgb）｝ｓ2］                      式（１１）
式（１１）は、２次のフィルタ特性を表す伝達関数でありこのフィルタのＱ値は式（１２）で表される。
Ｑ＝（ωo・ωgb）1/2／［｛（Ｒ12＋Ｒ13）／Ｒ12｝・ωo＋ωgb］
＝１／［｛（Ｒ12＋Ｒ13）／Ｒ12｝・（ωo／ωgb）1/2＋（ωgb／ωo）1/2］
式（１２）
また、式（１２）において、
Ｍ＝（ωo／ωgb）                          式（１３）
とおいて、Ｑ値を表す式（１２）をＭで微分すると、式（１４）を得る。
ｄＱ／ｄＭ＝−｛（Ｒ12＋Ｒ13）／Ｒ12−１／Ｍ｝
／２・｛（Ｒ12＋Ｒ13）／Ｒ12・Ｍ1/2＋Ｍ-1/2｝・Ｍ1/2              式（１４）
【００１２】
式（１２）、（１４）からもわかるように、Ｑ値はアクティブフィルタのカットオフ周波数と演算増幅器１１のＧＢ積に依存していて、特に両者の比を示すＭに強く依存する。しかも、Ｍがゼロでなく、また無限大でない中間値の場合にＱ値は大きく変動する。すなわち、フィルタカットオフ周波数と演算増幅器のＧＢ積の比が比較的近い場合、フィルタの特性を決める抵抗値Ｒ12、Ｒ13あるいは容量値Ｃ14の変動が、カットオフ周波数の変動をもたらすと同時にＱ値を変動させる。
【００１３】
設計値に対してＱ値が変動するということは、フィルタのカットオフ周波数付近でフィルタ周波数特性を示す波形の形状（以下、フィルタ周波数特性形状とも記す）に変動をもたらすことになる。このようなフィルタ周波数特性形状の変動は、高次フィルタにおける通過帯域の平坦性を著しく損なうことになるという問題を生じる。
【００１４】
次に、演算増幅器のＧＢ積について図８の演算増幅器を用いて説明する。図８は、図７のアクティブフィルタに用いられた演算増幅器１１を説明するための図である。演算増幅器１１は、入力ＭＯＳトランジスタ対として動作するＭＯＳトランジスタ２１、２２と、ロードＭＯＳトランジスタ対として動作するＭＯＳトランジスタ２３、２４と、ＭＯＳトランジスタ２１、２２へ電流を供給するための電流源として動作し、電流源の電流値がゲート端子３５からのフィルタ制御信号で制御されるＭＯＳトランジスタ２５から構成される差動増幅回路と、ＭＯＳトランジスタ２６、２７からなる出力増幅回路と、さらに抵抗素子２８、位相補償容量素子２９からなる位相補償回路と、からなる演算増幅器回路である。
【００１５】
また、ＭＯＳトランジスタ２５の電流値を制御するためのフィルタ制御信号は、バイアス回路３００で生成される。バイアス回路３００に用いるバイアス回路を、典型的なバイアス回路として頻繁に用いられる図９の回路を用いて説明する。
図９に示したバイアス回路３００では、ＭＯＳトランジスタ１２０のドレインに接続される端子１２２と、抵抗素子１２１の一方の端子とが接続されている。このようなバイアス回路３００では、抵抗素子１２１の両端子間の電圧を抵抗素子１２１の抵抗値で割った値の電流がＭＯＳトランジスタ１２０に流れる。抵抗素子１２１の両端子間の電圧はほぼ一定であるから、ＭＯＳトランジスタ１２０に流れる電流はほぼ一定となる。
【００１６】
バイアス回路３００のＭＯＳトランジスタ１２０と図８に示したＭＯＳトランジスタ２５とは、カレントミラーを形成している。このため、ＭＯＳトランジスタ２５にもほぼ一定の電流が流れる。後に述べるように、演算増幅器のＧＢ積は、ＭＯＳトランジスタのＫ＝（１／２）・μn・Ｃox・（Ｗ／Ｌ）によって表されるＫ値と、電流の積の平方根を２倍し、図８に示した位相補償容量素子２９の容量値Ｃ1で割った値となる。Ｋ値は、ＭＯＳトランジスタの性能を表すパラメータによって決まるもので、フィルタのカットオフ周波数を決めるパラメータとは無関係である。このため従来のよく知られている演算増幅器においては、式（１３）で表されるようなフィルタカットオフ周波数ωoと演算増幅器のＧＢ積ωgbの比が一定にならない。
【００１７】
次に、２次フィルタの例としてマルチフィードバックフィルタを説明する。上記した図７のアクティブフィルタは１次フィルタであったが、図１０は、マルチフィードバックフィルタを示した図である。図１０に示したアクティブフィルタは、次数が２次であり、演算増幅器８１、抵抗素子８２、８３、８４、容量素子８５、８６からなる。ここで抵抗素子８２、８３、８４の抵抗値をそれぞれＲ82、Ｒ83、Ｒ84、容量素子８５、８６の容量値をＣ85、Ｃ86とする。入力端子８８に入力信号電圧Ｖ88を与えることにより、出力端子８９から出力信号電圧Ｖ89が出力される。
【００１８】
演算増幅器８１の帯域が十分高い場合、入力電圧Ｖ88に対する出力電圧Ｖ89の比として表されるフィルタの伝達関数Ｈ２（ｓ）は、式（１５）のように記述できる。なお、この点は、例えば、（文献CARSON CHEN著、「Active Filter Design」４０−４７ページ、Hayden Book Company,Inc. 出版）に記載されているように公知であるから、これ以上の説明を省く。
【００１９】
Ｈ２（ｓ）＝Ｖ89／Ｖ88＝Ｇ２／｛１＋（１／ωo2・Ｑ２）ｓ＋ｓ2／ωo22｝
式（１５）
ここで、Ｇ２はアクティブフィルタのゲインであり、式（１６）によって表される。ωo2はアクティブフィルタのカットオフ周波数であり、式（１７）によって表される。また、Ｑ２はアクティブフィルタのＱ値であり、式（１８）によって表される。
Ｇ２＝−Ｒ84／Ｒ82                                      式（１６）
ωo2＝１／（Ｒ83・Ｒ84・Ｃ85・Ｃ86）1/2                式（１７）
Ｑ２＝Ｒ82（Ｃ85・Ｒ83・Ｒ84）1/2
／（Ｒ82・Ｒ83＋Ｒ83・Ｒ84＋Ｒ84・Ｒ82）・Ｃ861/2        式（１８）
【００２０】
このように、図１０に示したアクティブフィルタは、抵抗素子８２、８３、８４と容量素子８５、８６の値を適当に選ぶことによって、式（１５）で示されるように任意の特性のフィルタを実現できる。例えば、図１０に示したアクティブフィルタでカットオフ周波数を高くするには、式（１７）からもわかるように、抵抗値Ｒ83、Ｒ84と容量値Ｃ85、Ｃ86の積を小さくすればよい。
【００２１】
しかしながら、式（１７）で表されるアクティブフィルタのカットオフ周波数が演算増幅器の帯域に近づくと、アクティブフィルタのカットオフ周波数は演算増幅器１１の帯域の影響を受けるので、式（１７）で表せなくなる。このことを示すために、図７において演算増幅器の帯域の影響を含んだ伝達関数の式（７）を導いたときと同様に、計算によって図１０のフィルタの伝達関数Ｈ３（ｓ）を求める。伝達関数Ｈ３（ｓ）を求めるには、先ず、端子９１、及び端子９３に関してキルヒホッフの法則を適用し、式（１９）及び式（２０）求める。
（Ｖ93―Ｖ88）／Ｒ82＋ｓＣ85・Ｖ93＋（Ｖ93−Ｖ91）／Ｒ83
＋（Ｖ93−Ｖ89）／Ｒ84＝０                              式（１９）
（Ｖ91−Ｖ93）／Ｒ83＋ｓＣ86・（Ｖ91−Ｖ89）＝０        式（２０）
【００２２】
ここで、Ｖ89はフィルタの出力端子８９の出力電圧であり、また演算増幅器８１の出力電圧でもある。Ｖ91は演算増幅器８１の反転入力端子９１の電圧、Ｖ88はフィルタの入力端子８８の入力電圧、Ｖ93は端子９３の電圧である。また、演算増幅器８１の反転入力端子９１の電圧Ｖ91と演算増幅器８１の出力端子８９の出力電圧Ｖ89の関係は演算増幅器の伝達関数を用いて式（２１）のように表すことができる。
Ｖ89＝−Ａ（ｓ）・Ｖ91                    式（２１）
式（１９）、式（２０）及び式（２１）からＶ93とＶ91を消去して、入力電圧Ｖ88に対する出力電圧Ｖ89の比、すなわちフィルタの伝達関数Ｈ３（ｓ）＝Ｖ89／Ｖ88を式（２２）のように求めることができる。
Ｈ３（ｓ）＝−１／Ｒ82／Ｒ83
／［｛１／Ｒ83／Ａ（ｓ）＋ｓ・Ｃ86／Ａ（ｓ）＋ｓ・Ｃ86｝
・｛１／Ｒ82＋ｓ・Ｃ85＋１／Ｒ83＋１／Ｒ84｝
−１／Ｒ832／Ａ（ｓ）＋１／Ｒ83／Ｒ84］                      式（２２）
【００２３】
演算増幅器の伝達関数Ａ（ｓ）は、図７のフィルタで計算した時と同様に式（８）の１ポールモデルで表すことができる。式（２２）に式（８）を代入して計算することにより、演算増幅器８１の帯域を考慮に入れたフィルタ伝達関数Ｈ３（ｓ）は、式（２３）のように示される。
なお、図１０のフィルタは３つの抵抗素子Ｒ８２、Ｒ８３、Ｒ８４と２つの容量素子Ｃ８５、Ｃ８６からなり、フィルタのパラメータとしては冗長であるため、式（２３）においては、Ｒ82＝Ｒ83＝Ｒ84＝Ｒ20としている。
Ｈ３（ｓ）＝−１／［１＋｛３・Ｃ86・Ｒ20＋（２／ωgb）｝ｓ
＋｛Ｒ202・Ｃ85・Ｃ86＋（３・Ｃ86・Ｒ20＋Ｃ85・Ｒ20）／ωgb｝ｓ2
＋｛（Ｃ85・Ｃ86・Ｒ202）／ωgb｝ｓ3］                    式（２３）
【００２４】
式（２３）中のＧＢ積ωgbは、前記した式（１０）で表されるＧＢ積である。演算増幅器８１の帯域の影響を取り入れた伝達関数である式（２３）において、演算増幅器８１の帯域が十分高い場合、すなわちＧＢ積ωgbが無限大であるとすると、式（２３）は式（１５）に一致することがわかる。逆に、ＧＢ積ωgbが小さくなればなるほど式（２３）から得られるフィルタ特性は、式（１５）から得られるフィルタ特性から外れていく。
【００２５】
図１０に示したアクティブフィルタの伝達関数を示す式（２３）を解析することにより、図７の場合と同様にフィルタのＱ値が演算増幅器のＧＢ積とフィルタのカットオフ周波数の比に依存しており、この比が無限大から１に接近することで、フィルタのＱ値は大きく変動することを示すことができる。ただし、式（２３）はｓの３次関数であるため、ωgb＞ωoという条件の元で式（２３）をテーラー展開による近似計算をすることで、フィルタのＱ値を式（２４）のように示すことができる。
Ｑ＝Ｑｏ／β                                          式（２４）
ただし、式（２４）中において、Ｑoは、演算増幅器の帯域がアクティブフィルタのカットオフ周波数に対して十分高い時のＱ値で具体的には式（１８）によって表される。またβは式（２５）のように表される。
β＝１＋｛１＋（Ｍ−Ｑｏ）（１−３・Ｍ・Ｑｏ）
／（６・Ｍ・Ｑｏ2＋２・Ｍ2Ｑｏ−２・Ｍ＋Ｑｏ）｝／Ｍ        式（２５）
【００２６】
ここで、Ｍは式（１３）で与えられているように、フィルタのカットオフ周波数ωoと演算増幅器８１のＧＢ積ωgbの比である。演算増幅器８１のＧＢ積ωgbがフィルタのカットオフ周波数に比べて十分大きい場合、Ｍ＝０となるので、式（２５）よりβ＝１となる。β＝１の場合、式（２４）よりフィルタのＱ値はＧＢ積ωgbが十分高い場合の値Ｑoと一致していることがわかる。
【００２７】
また、逆に、フィルタのカットオフ周波数ωoに比べてＧＢ積ωgbが大きくない場合、Ｍは０とならず、フィルタのＱ値はフィルタのカットオフ周波数ωoとＧＢ積ωgbの比に依存することがわかる。このとき、例えば、演算増幅器８１のＧＢ積が一定であっても、フィルタのカットオフ周波数が抵抗値及び容量値の変動で変化すると、Ｑ値もまた変化する。
【００２８】
図１１は、ＳＰＩＣＥシミュレーションによって求めた図１０のアクティブフィルタの周波数特性を示す波形を示した図である。図１１の横軸は周波数、縦軸はフィルタのゲイン（＝フィルタ伝達特性の絶対値に相当する）を示す。図１１は、例えばフィルタカットオフ周波数と演算増幅器８１のＧＢ積の比が比較的近い場合、Ｑ値が２．６のフィルタにおいて、図１０のアクティブフィルタの全ての抵抗素子８２、８３、８４の抵抗値Ｒ82、Ｒ83、Ｒ84を設計中央値に対して±１５％変動させて、また、同時に全ての容量素子８５、８６の容量値Ｃ85、Ｃ86を設計中央値に対して±１０％変動させた場合の周波数特性を表している。
【００２９】
図１１中の曲線Ａで示した特性（特性Ａ）は設計中央値のもので、曲線Ｂで示した特性（特性Ｂ）は抵抗値Ｒ82、Ｒ83、Ｒ84と容量値Ｃ85、Ｃ86が最も大きくなった場合の周波数特性である。また、曲線Ｃで示した特性（特性Ｃ）は抵抗値Ｒ82、Ｒ83、Ｒ84と容量値Ｃ85、Ｃ86が最も小さくなった場合の周波数特性である。図１１から、図１０に示したアクティブフィルタのピーク値は、抵抗値Ｒ82、Ｒ83、Ｒ84、容量値Ｃ85、Ｃ86の変動によって約±０．７ｄＢ変化していることがわかる。
【００３０】
すなわち、図７の１次フィルタで説明したように、フィルタのＱ値はＧＢ積あるいはフィルタのカットオフ周波数の変動によって変化し、その結果フィルタのカットオフ周波数付近でフィルタ周波数特性形状が変化する。このようなフィルタ周波数特性形状の変動は、高次フィルタにおける通過帯域の平坦性を著しく損なうことになるという問題を引き起こす。
【００３１】
なお、演算増幅器のＧＢ積がフィルタカットオフ周波数に比べて十分高い場合は、ＳＰＩＣＥシミュレーションにおいてもフィルタのＱ値に変化はみられない。このように、Ｑ値はフィルタカットオフ周波数と演算増幅器のＧＢ積に依存していて、特に両者の比を示すＭに強く依存することが計算式（２５）だけでなくシミュレーションによっても確認できる。
【００３２】
本発明は、このような点に鑑みてなされたものであり、演算増幅器のＧＢ積がフィルタのカットオフ周波数に比較的近い値であって、かつフィルタの特性に影響をもたらす抵抗値、容量値が変動するような場合でも、フィルタのＱ値が変動することがないアクティブフィルタを提供することを目的とする。
【課題を解決するための手段】
【００３３】
以上の課題を解決するため、本発明のアクティブフィルタは、入力ＭＯＳトランジスタが第１導電型のＭＯＳトランジスタである演算増幅器（例えば図１、図５に示した演算増幅器１０１、図４に示した演算増幅器）と、フィルタ用抵抗素子（例えば図１に示した抵抗素子１２、１３、例えば図５に示した抵抗素子８２、８３、８４）と、フィルタ用容量素子（例えば図１に示した容量素子１４、例えば図５に示した容量素子８５、８６）と、前記演算増幅器のＧＢ積を制御するフィルタ制御信号を生成するバイアス回路（例えば図２、３に示したバイアス回路３０）と、を含むアクティブフィルタにおいて、前記バイアス回路は、自己のドレインとゲートが接続される第１導電型の第１ＭＯＳトランジスタ（例えば図３に示したＭＯＳトランジスタ４１）と、当該第１ＭＯＳトランジスタとゲート同士が接続される第１導電型の第２ＭＯＳトランジスタ（例えば図３に示したＭＯＳトランジスタ４２）と、からなる第１ＭＯＳトランジスタ対と、前記第１ＭＯＳトランジスタとドレイン同士が接続される第２導電型の第３ＭＯＳトランジスタ（例えば図３に示したＭＯＳトランジスタ４３）と、自己のドレインとゲートが接続されると共に、前記第３ＭＯＳトランジスタとゲート同士が接続され、前記第２ＭＯＳトランジスタとドレイン同士が接続される第２導電型を有する第４ＭＯＳトランジスタ（例えば図３に示したＭＯＳトランジスタ４４）と、からなる第２ＭＯＳトランジスタ対と、前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタのうちのいずれか１つのソースに接続される第１抵抗素子（例えば図３に示した抵抗素子４５）と、前記第１ＭＯＳトランジスタのドレインに接続される第１出力端子（例えば図３に示した出力端子４６）、前記第４ＭＯＳトランジスタのドレインに接続される第２出力端子（例えば図３に示した出力端子４７）の少なくとも一方と、を含み、前記第１出力端子または前記第２出力端子から、前記フィルタ制御信号が出力され、前記第１抵抗素子は、前記フィルタ用抵抗素子と同じプロセス条件で製造され、前記演算増幅器は位相補償容量素子（例えば図２に示した位相補償容量素子２９、例えば図４に示した位相補償容量素子６１）を有しており、当該位相補償容量素子は前記フィルタ用容量素子と同じプロセス条件で製造されていることを特徴とする。
【００３４】
また、本発明のアクティブフィルタは、上記した発明において、前記フィルタ用抵抗素子のうち、第１フィルタ用抵抗素子（例えば図１に示した抵抗素子１２）がアクティブフィルタの入力端子と前記演算増幅器の反転入力端子との間に接続され、第２フィルタ用抵抗素子（例えば図１に示した抵抗素子１３）が前記演算増幅器の反転入力端子と出力端子との間に接続され、前記フィルタ用容量素子（例えば図１に示した容量素子１４）は前記演算増幅器の反転入力端子と出力端子との間に前記第２抵抗素子と並列に接続されることが望ましい。
【００３５】
また、本発明のアクティブフィルタは、上記した発明において、前記演算増幅器が、互いにソース同士が接続される第１導電型の第５ＭＯＳトランジスタ（例えば図２に示したＭＯＳトランジスタ２１）及び第６ＭＯＳトランジスタ（例えば図２に示したＭＯＳトランジスタ２２）から構成される入力ＭＯＳトランジスタ対と、前記第５ＭＯＳトランジスタとドレイン同士が接続される第２導電型の第７ＭＯＳトランジスタ（例えば図２に示したＭＯＳトランジスタ２３）及び前記第６ＭＯＳトランジスタとドレイン同士が接続される第２導電型の第８ＭＯＳトランジスタ（例えば図２に示したＭＯＳトランジスタ２４）から構成されるロードＭＯＳトランジスタ対と、前記入力ＭＯＳトランジスタ対のソースに電流を供給する第１の導電型の電流源ＭＯＳトランジスタ（例えば図２に示したＭＯＳトランジスタ２５）と、を含む差動増幅回路と、前記第６ＭＯＳトランジスタ及び前記第８ＭＯＳトランジスタのドレインに自己のゲートが接続される第２導電型の第９ＭＯＳトランジスタ（例えば図２に示したＭＯＳトランジスタ２６）と、前記第９ＭＯＳトランジスタのドレインに自己のドレインが接続される第１の導電型の第１０ＭＯＳトランジスタ（例えば図２に示したＭＯＳトランジスタ２７）と、を含む出力増幅回路と、前記第６ＭＯＳトランジスタのドレインと、前記第８ＭＯＳトランジスタのドレインと、前記位相補償容量素子と接続される第２抵抗素子（例えば図２に示した抵抗素子２８）と、前記位相補償容量素子とを含む位相補償回路と、を含み、前記バイアス回路は、前記電流源ＭＯＳトランジスタのゲートに前記フィルタ制御信号を印加することが望ましい。
【００３６】
また、本発明のアクティブフィルタは、上記した発明において、前記フィルタ用抵抗素子と前記第１抵抗素子とが同一基板上で作成された抵抗素子であり、前記位相補償容量素子と前記フィルタ用容量素子とが同一基板上で作成された容量素子であることが望ましい。
また、本発明のアクティブフィルタは、半導体上に形成された抵抗素子、容量素子、演算増幅器素子とから構成されるアクティブフィルタにおいて、アクティブフィルタのカットオフ周波数と演算増幅器のＧＢ積の比が一定となっていることを特徴とする。
【発明の効果】
【００３７】
本発明によれば、アクティブフィルタのカットオフ周波数と演算増幅器のＧＢ積の比を常に一定にすることができるので、例えアクティブフィルタに設けられた抵抗素子の抵抗値と容量素子の容量値の積が変動しても、フィルタのＱ値は変動することがない。このため抵抗値と容量値の積が変動することで、フィルタ特性が周波数軸方向に変動することがあってもフィルタ周波数特性の形状は変化しない。この効果は、高次フィルタすなわち通過域リップルが平坦な特性を実現するような場合に格別に有用である。
【００３８】
つまり、本発明のアクティブフィルタのカットオフ周波数と演算増幅器のＧＢ積の比はいつも一定であるので、フィルタ周波数特性変動をもたらすことなく、演算増幅器の帯域を小さくすることができる。
このようなアクティブフィルタを使用すれば、演算増幅器の帯域を従来のアクティブフィルタに比べて格段に低くすることができるので、演算増幅器の低消費電流化が達成できる。また、演算増幅器のＧＢ積を大きくしなくても、アクティブフィルタのカットオフ周波数を従来のものより高くすることができるし、従来なら演算増幅器のＧＢ積の制限により実現できなかったような高いカットオフ周波数のフィルタを実現可能になる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態１のアクティブフィルタを説明するための回路図である。
【図２】本発明の実施形態１に使用する演算増幅器を説明するための回路図である。
【図３】本発明の実施形態１に使用する演算増幅器のバイアス回路を説明するための回路図である。
【図４】本発明の実施形態１に使用する別の演算増幅器を説明するための回路図である。
【図５】本発明の実施形態２のアクティブフィルタを説明するための回路図である。
【図６】本発明の実施形態２のアクティブフィルタの周波数特性図である。
【図７】従来のアクティブフィルタを説明するための回路図である。
【図８】図７のアクティブフィルタに用いる演算増幅器を説明するための回路図である。
【図９】図８の演算増幅器に用いるバイアス回路を説明するための回路図である。
【図１０】従来の２次アクティブフィルタを説明するための回路図である。
【図１１】図１０のアクティブフィルタの周波数特性図である。
【発明を実施するための形態】
【００４０】
以下、本発明の実施形態１、実施形態２のアクティブフィルタについて、図面を用いて説明する。
（実施形態１）
図１は、本発明の実施形態１のアクティブフィルタを説明するための図である。図１において、図７に示した構成と同様の構成には図７と同様の符号を付す。すなわち、図１のアクティブフィルタは、演算増幅器１０１、演算増幅器１０１の反転入力端子１０８と出力端子１０７との間に接続される抵抗素子１３、抵抗素子１３と並列に接続される容量素子１４と、反転入力端子１０８に一方の端子が接続される抵抗素子１２と、を含んでいる。抵抗素子１２の他方の端子は入力端子１６に接続される。また、演算増幅器１０１の出力端子１０７は、出力端子１７に接続され、非反転入力端子１０９には基準電圧が印加されている。
【００４１】
実施形態１のアクティブフィルタは、このようなアクティブフィルタの構成のうち演算増幅器１０１だけが図７に示したアクティブフィルタと相違している。以下、演算増幅器１０１について詳細に説明する。
図２は、演算増幅器１０１をより詳細に説明するための図である。演算増幅器１０１は、入力ＭＯＳトランジスタ対として動作するｎ型のＭＯＳトランジスタ２１、２２と、ロードＭＯＳトランジスタ対として動作するｐ型のＭＯＳトランジスタ２３、２４と、ＭＯＳトランジスタ２１、２２へ電流を供給するための電流源として動作し、電流源の電流値をゲート端子３５からのフィルタ制御信号で制御されるｎ型のＭＯＳトランジスタ２５と、から構成される差動増幅回路と、ｐ型のＭＯＳトランジスタ２６、ｎ型のＭＯＳトランジスタ２７からなる出力増幅回路と、抵抗素子２８と、位相補償容量素子２９（容量値Ｃ1）とからなる位相補償回路と、を含む演算増幅器である。
【００４２】
ＭＯＳトランジスタ２１のソースとＭＯＳトランジスタ２２のソースは、互いに接続されるとともに、ＭＯＳトランジスタ２５のドレインと接続されて電流の供給を受けている。ＭＯＳトランジスタ２５のゲート端子３５には、バイアス回路３０が接続されている。
ＭＯＳトランジスタ２１のドレインはＭＯＳトランジスタ２３のドレインに、ＭＯＳトランジスタ２２のドレインはＭＯＳトランジスタ２４のドレインに接続される。また、ＭＯＳトランジスタ２１のドレインは、ＭＯＳトランジスタ２３、２４のゲートに接続されている。ＭＯＳトランジスタ２４のドレインは、ＭＯＳトランジスタ２６のゲート及び抵抗素子２８の一の端子に接続されている。さらに、ＭＯＳトランジスタ２１のゲート端子３１は、演算増幅器の反転入力端子であり、図１の端子１０８に対応する。またＭＯＳトランジスタ２２のゲート端子３２は、演算増幅器の非反転入力端子であり、図１の端子１０９に対応する。
【００４３】
また、抵抗素子２８の他方の端子には位相補償容量素子２９が接続され、位相補償容量素子２９の抵抗素子２８と接続されない側の端子がＭＯＳトランジスタ２６のドレイン及びＭＯＳトランジスタ２７のドレインに接続される。ＭＯＳトランジスタ２６、２７のドレインは出力端子３４に接続され、接続端子３４は、図１に示した演算増幅器の出力端子１０７に対応する。
【００４４】
ＭＯＳトランジスタ２５の電流値を制御するためのフィルタ制御信号は、バイアス回路３０で生成される。図３は、バイアス回路３０に用いるバイアス回路を説明するための図である。バイアス回路３０は、ドレインとゲートが接続されるｎ型のＭＯＳトランジスタ４１と、ＭＯＳトランジスタ４１とゲート同士が接続されるｎ型のＭＯＳトランジスタ４２とからなるＭＯＳトランジスタ対と、ＭＯＳトランジスタ４１とドレイン同士が接続されるｐ型のＭＯＳトランジスタ４３と、ドレインとゲートが接続されると共に、ＭＯＳトランジスタ４３とゲート同士が接続され、ＭＯＳトランジスタ４２とドレイン同士が接続されるｐ型のＭＯＳトランジスタ４４と、からなるＭＯＳトランジスタ対と、ＭＯＳトランジスタ４２のソースに接続される抵抗素子４５（抵抗値Ｒ1）と、ＭＯＳトランジスタ４１のドレインに接続される出力端子４６、ＭＯＳトランジスタ４４のドレインに接続される出力端子４７の少なくとも一方と、を含んでいる。
【００４５】
出力端子４６または出力端子４７からはフィルタ制御信号が出力され、抵抗素子４５は、図１に示した抵抗素子１２、１３と同じプロセス条件で製造されている。なお、抵抗素子の「プロセス条件」とは、抵抗素子が作成された工程の種別や製造、加工の条件（不純物濃度や酸化膜厚等）が等しいことをいい、抵抗素子のサイズの異同は問わないものとする。なお、実施形態１では、同一のプロセス条件で作成された抵抗素子を、「種類が同じ」とも記すものとする。
【００４６】
例えば、抵抗素子４５、抵抗素子１２、１３としてトランジスタが用いられる場合、このトランジスタの製造プロセスやプロセス条件が等しければトランジスタのサイズが異なっていても抵抗素子４５、抵抗素子１２、１３は同じ種類の抵抗素子である。また、例えば、抵抗素子４５、抵抗素子１２、１３としてポリシリコン等の導電層が用いられる場合、導電層の製造プロセスやプロセス条件が等しければ、導電層のサイズが異なっていても抵抗素子４５、抵抗素子１２、１３は同じ種類の抵抗素子である。実施形態１では、同じ種類の抵抗素子に、同一のウェハ上に形成された抵抗素子を用いることが特に望ましい。
【００４７】
すなわち、図３に示したバイアス回路３０では、ＭＯＳトランジスタ４４のソースは正の電源端子Ｖddに接続され、ゲートとドレインとが接続され、互いに接続されたゲートとドレインとが、さらに、ＭＯＳトランジスタ４３のゲートに接続されている。また、ＭＯＳトランジスタ４３では、ソースが正電源端子Ｖddに接続されて、ドレインがＭＯＳトランジスタ４１のドレイン及びゲートに接続されている。さらに、ＭＯＳトランジスタ４３のドレインは、ＭＯＳトランジスタ４２のゲートに接続されている。
【００４８】
また、ＭＯＳトランジスタ４１のソースは、負の電源端子Ｖssに接続されている。ＭＯＳトランジスタ４２のドレインは、ＭＯＳトランジスタ４４のドレインと接続され、ＭＯＳトランジスタ４２のソースは抵抗素子４５の一方の端子に接続され、抵抗素子４５の他方の端子は負の電源端子Ｖssに接続されている。抵抗素子４５の抵抗値はＲ1である。
ＭＯＳトランジスタ４３、４４のトランジスタサイズ（チャネル長及びチャネル幅）は等しく、ＭＯＳトランジスタ４１、４２とのトランジスタサイズの比Ｎ（以下、トランジスタサイズ比Ｎ：Ｎは１より大きい任意の値）は、式（２６）のように表される。
Ｎ＝（Ｗ42／Ｌ42）／（Ｗ41／Ｌ41）            式（２６）
【００４９】
式（２６）に示したＷ42、Ｌ42は、ＭＯＳトランジスタ４２のチャネル幅、チャネル長で、Ｗ41、Ｌ41はＭＯＳトランジスタ４１のチャネル幅、チャネル長である。この場合、ＭＯＳトランジスタ４１〜４４に流れる電流Ｉ41は、式(２７)のように表される。
Ｉ41＝（Ｎ1/2−１）2／（Ｎ・Ｋ41・Ｒ12）            式（２７）
【００５０】
図３に示したバイアス回路３０では、カレントミラー回路を構成するＭＯＳトランジスタ４３、４４のトランジスタサイズが同じであるため、ＭＯＳトランジスタ４３、４４に流れる電流は等しい。それに伴って、ＭＯＳトランジスタ４１、４２に流れる電流も等しくなる。なお、このような原理は、例えば、非特許文献、「ROUBIK GREGORIAN, GABOR C. TEMES著 ANALOG MOS INTEGRATED CIRCUITS FOR SIGNAL PROCESSING,JOHN WILEY & SONS Inc. page 127-128．」に記載されているように周知である。このため、この内容についてはこれ以上の説明を省くものとする。なお、図３のバイアス回路において、抵抗素子４５はＭＯＳトランジスタ４２のソースと負の電源端子Ｖssの間に接続されているが、ＭＯＳトランジスタ４１のソースと負の電源端子Ｖssの間に接続しても式（２７）で表される電流が得られる。ただし、この場合にはＮは１より小さい値にする必要がある。図２の演算増幅器あるいは図４の演算増幅器の入力ＭＯＳトランジスタはＮＭＯＳトランジスタであったが、演算増幅器の入力ＭＯＳトランジスタとしてＰＭＯＳトランジスタが用いられている場合には、バイアス回路も図３において、抵抗素子４５をＭＯＳトランジスタ４３あるいはＭＯＳトランジスタ４４のソースと正の電源端子Ｖddの間に接続して、さらにＭＯＳトランジスタ４１、４２のサイズを同じにする一方、ＭＯＳトランジスタ４３、４４のサイズ比を１とは異なる値にすればよい。ＭＯＳトランジスタサイズ比は、抵抗素子４５がソース端子に接続されているほうのＭＯＳトランジスタのサイズが他方のＭＯＳトランジスタサイズより大きくなるような任意の値にすればよい。この場合の式（２７）に対応する電流の式は式（２７）においてＫ41の代わりにＫ43に置き換えることで得ることができる。
【００５１】
式（２７）に示したＫ41は、式（２８）によって与えられる。
Ｋ41＝（１／２）・μn・Ｃox・（Ｗ41／Ｌ41）                  式（２８）
式（２８）のμnはＮＭＯＳトランジスタの移動度、ＣoxはＭＯＳトランジスタのゲート酸化膜の単位容量である。なお、上述したＫ43はＫ41を表す式（２８）において、μｎの代わりにＰＭＯＳトランジスタの移動度μｐに、（Ｗ41／Ｌ41）の代わりにＭＯＳトランジスタ４３のサイズ（Ｗ43／Ｌ43）に置き換えたものになる。
【００５２】
図３に示したバイアス回路の出力端子４６は、図２に示したＭＯＳトランジスタ２５のゲート端子３５に接続される。図３に示したＭＯＳトランジスタ４１と図２に示したＭＯＳトランジスタ２５とのトランジスタサイズ比が２である場合、ＭＯＳトランジスタ２５の電流Ｉ25は、式（２７）によって求められる電流Ｉ41の２倍になる。また、図２に示したＭＯＳトランジスタ２１、２２に流れる電流の電流値Ｉ21はその半分、つまり電流Ｉ41になる。
【００５３】
図２に示したＭＯＳトランジスタ２１、またはＭＯＳトランジスタ２２のｇｍ値であるｇｍ1は、以下の式（２９）のように表すことができる。
ｇｍ1＝２（Ｋ21・Ｉ21）1/2                      式（２９）
式（２９）のＩ21は、式（２７）によって求められる電流Ｉ41に等しい。また、式（２９）中のＫ21は、式（３０）によって求められる。
Ｋ21＝（１／２）・μn・Ｃox・（Ｗ21／Ｌ21）                式（３０）
式（３０）、式（２７）を式（２９）に代入すると、式（３１）が得られる。
ｇｍ1＝（２／Ｒ1）・［｛（Ｗ21／Ｌ21）／（Ｗ41／Ｌ41）｝
・｛（Ｎ1/2−１）2／Ｎ｝］1/2                        式（３１）
【００５４】
図２に示す演算増幅器のＧＢ積ωgbは、式（３２）に示すようにＭＯＳトランジスタ２１またはＭＯＳトランジスタ２２のｇｍ値（両者とも同じ値である）を位相補償容量素子２９の容量値Ｃ1で割ることで得られる。
ωgb＝ｇｍ1／Ｃ1                                  式（３２）
なお、このような原理は、例えば、非特許文献、「PHILLIP E. ALLEN, DOUGLAS R. HOLBERG著 CMOS ANALOG CIRCUIT DESIGN, HOLT RINEHART AND WINSTON, INC. page 379-381．」に記載されているように周知である。
式（３２）に式（３１）を代入することにより、ＧＢ積ωgbは式（３３）のように表すことができる。ただし、式（３３）中のＡは式（３４）で与えられる。
【００５５】
ωgb＝Ａ・｛２／（Ｒ1・Ｃ1）｝                              式（３３）
Ａ＝［｛（Ｗ21／Ｌ21）／（Ｗ41／Ｌ41）｝・｛（Ｎ1/2−１）2／Ｎ｝］1/2
式（３４）
【００５６】
式（３４）中のＡは一定値であるので、ＧＢ積ωgbは図３のバイアス回路の抵抗素子４５の抵抗値Ｒ1と演算増幅器１０１の位相補償容量素子２９の容量値Ｃ1の積に反比例する。ここで、抵抗素子４５が図１に示したアクティブフィルタの抵抗素子１２、１３と同じプロセス条件、位相補償容量素子２９が容量素子１４と同じプロセス条件で製造されたものであるならば、式（３）と見比べてみればわかるように、図２の演算増幅器１０１のＧＢ積は、図１のアクティブフィルタのカットオフ周波数に正確に比例する。
【００５７】
なお、容量素子の「プロセス条件」とは、容量素子が作成された工程の種別や製造、加工の条件（不純物濃度や酸化膜厚等）が等しいことをいい、容量素子のサイズの異同は問わないものとする。なお、実施形態１では、同一のプロセス条件で作成された容量素子を、「種類が同じ」とも記すものとする。
【００５８】
例えば、位相補償容量素子２９、容量素子１４として絶縁層の上下を導電層で挟み込むことで積層したキャパシタが用いられる場合、このキャパシタの製造プロセスやプロセス条件が等しければキャパシタのサイズが異なっていても位相補償容量素子２９、容量素子１４は同じ種類の容量素子である。実施形態１では、容量素子にあっても、同じ種類の素子に同一のウェハ上に形成された容量素子を用いることが特に望ましい。
【００５９】
すなわち、式（１３）で与えられるフィルタのカットオフ周波数ωoと演算増幅器１０１のＧＢ積ωgbの比であるＭも一定であるので、式（１２）よりアクティブフィルタに用いられている抵抗素子の抵抗値や容量素子の容量値が変化したとしてもアクティブフィルタのＱ値が変動することはない。
したがって、実施形態１によれば、アクティブフィルタのカットオフ周波数と演算増幅器１０１のＧＢ積の比がいつも一定であるので、例えアクティブフィルタが備える抵抗素子の抵抗値と容量素子の容量値との積が変動しても、アクティブフィルタのＱ値は変動することがない。このため抵抗値と容量値の積が変動することにより、フィルタ特性が周波数軸方向に変動することがあってもフィルタ周波数特性形状は変化しない。この効果は、アクティブフィルタが高次フィルタ、すなわち通過域リップルが平坦な特性を実現するような場合に特に有用である。
【００６０】
つまり、実施形態１では、アクティブフィルタのカットオフ周波数と演算増幅器１０１のＧＢ積の比がいつも一定であるので、アクティブフィルタのフィルタ周波数特性が変動することなく、演算増幅器１０１の帯域を小さくすることができる。このようなアクティブフィルタを使用すれば、演算増幅器１０１の帯域を従来のアクティブフィルタよりも格段に低くすることができる。このため、実施形態１では、演算増幅器１０１の低消費電流化、または演算増幅器１０１のＧＢ積を大きくしなくてもアクティブフィルタのカットオフ周波数を従来のものより高くすることができる。このような実施形態１によれば、従来のアクティブフィルタでは演算増幅器のＧＢ積の制限により実現できなかったような高いカットオフ周波数のフィルタを実現可能になる。
【００６１】
（変形例）
図４は、図１に示す実施形態１のアクティブフィルタに使用される演算増幅器１０１の代わりに用いられる別の演算増幅器１０２の回路を例示した図である。図４に示した演算増幅器１０２は、入力ＭＯＳトランジスタ対として動作するＭＯＳトランジスタ５０、５１と、電流源トランジスタ対として動作するＭＯＳトランジスタ５３、５４と、カスコードＭＯＳトランジスタとして動作するＭＯＳトランジスタ５５、５６と、ロードＭＯＳトランジスタ対として動作するＭＯＳトランジスタ５７、５８と、ＭＯＳトランジスタ５０、５１へ電流を供給するための電流源として動作し、電流源の電流値をゲート端子６９からのフィルタ制御信号で制御されるＭＯＳトランジスタ５２と、から構成される差動増幅回路と、ＭＯＳトランジスタ５９、６０から構成される出力増幅回路と、抵抗素子６２、位相補償容量素子６１からなる位相補償回路と、を含む演算増幅器である。またＭＯＳトランジスタ５２の電流値を制御するためのフィルタ制御信号は、図３に示したバイアス回路３０で生成される。
【００６２】
ＭＯＳトランジスタ５０のソースとＭＯＳトランジスタ５１のソースは、互いに接続されるとともに、ＭＯＳトランジスタ５２のドレインと接続されて電流の供給を受けている。ＭＯＳトランジスタ５２のゲート端子６９には、バイアス回路３０が接続されている。
ＭＯＳトランジスタ５０のドレインは、ＭＯＳトランジスタ５３のドレインとＭＯＳトランジスタ５５のソースに、ＭＯＳトランジスタ５１のドレインはＭＯＳトランジスタ５４のドレインとＭＯＳトランジスタ５６のソースに接続される。ＭＯＳトランジスタ５５、５６は互いにゲート同士が接続されていて、ＭＯＳトランジスタ５５のドレインはＭＯＳトランジスタ５７のドレインとゲートに、ＭＯＳトランジスタ５６のドレインはＭＯＳトランジスタ５８のドレインにそれぞれ接続されている。
【００６３】
ＭＯＳトランジスタ５６、５８のドレインは、ＭＯＳトランジスタ５９のゲート及び抵抗素子６２（抵抗値Ｒ）の一端に接続され、抵抗素子６２の他方の端子には位相補償容量素子６１（容量値Ｃ2）が接続され、位相補償容量素子６１の抵抗素子６２と接続されない側の端子がＭＯＳトランジスタ５９のドレイン及びＭＯＳトランジスタ６０のドレインに接続される。ＭＯＳトランジスタ５９、６０のドレインは出力端子６４に接続され、接続端子６４は、図１に示した出力端子１７に接続されている。ＭＯＳトランジスタ５２、５７、５８、５９のソースには基準電源端子Ｖssに接続され、ＭＯＳトランジスタ５３、５４、６０のソースには正電源端子Ｖddに接続されている。
【００６４】
図３に示したバイアス回路の出力端子４６は、図４に示したＭＯＳトランジスタ５２のゲート端子６９に接続される。図３に示したＭＯＳトランジスタ４１と図４に示したＭＯＳトランジスタ５２とのトランジスタサイズ比が２である場合、ＭＯＳトランジスタ５２の電流I52は、式（２７）によって求められる電流Ｉ41の２倍になる。また、図４に示したＭＯＳトランジスタ５０、５１に流れる電流の電流値Ｉ50はその半分、つまり電流Ｉ41になる。
【００６５】
図４に示したＭＯＳトランジスタ５０、またはＭＯＳトランジスタ５１のｇｍ値であるｇｍ50は、以下の式（３５）のように表すことができる。
ｇｍ50＝２（Ｋ50・Ｉ50）1/2                        式（３５）
式（３５）の電流Ｉ50は、式（２７）によって求められる電流Ｉ41に等しい。また、式（３５）中のＫ50は、式（３６）によって与えられる。
Ｋ50＝（１／２）・μn・Ｃox・（Ｗ50／Ｌ50）                式（３６）
式（３６）、式（２７）を式（３５）に代入すると、式（３７）が得られる。
ｇｍ50＝（２／Ｒ1）・［｛（Ｗ50／Ｌ50）／（Ｗ41／Ｌ41）｝
・｛（Ｎ1/2−１）2／Ｎ｝］1/2                            式（３７）
図４に示す演算増幅器のＧＢ積ωgbは、式（３８）に示すように、ＭＯＳトランジスタ５０またはＭＯＳトランジスタ５１のｇｍ値（両者とも同じ値である）を位相補償容量素子６１の容量値Ｃ2で割ることによって求められる。
ωgb＝ｇｍ50／Ｃ2                                  式（３８）
式（３８）に式（３７）を代入することで、ＧＢ積ωgbは式（３９）のように表すことができる。ただし、式（３９）中のＡは式（４０）で与えられる。
ωgb＝Ａ１・｛２／（Ｒ1・Ｃ2）｝                              式（３９）
Ａ1＝［｛（Ｗ50／Ｌ50）／（Ｗ41／Ｌ41）｝・｛（Ｎ1/2−１）2／Ｎ｝］1/2
式（４０）
【００６６】
Ａ1は一定値であるので、ＧＢ積ωgbは図３のバイアス回路の抵抗素子４５の抵抗値Ｒ1と、演算増幅器１０２の位相補償容量素子６１の容量値Ｃ2の積に反比例する。ここで、抵抗素子４５及び位相補償容量素子６１が、図１のアクティブフィルタ１０１の抵抗素子１２、１３ならびに容量素子１４と同じ種類のものであるならば、式（３）と見比べてみればわかるように、図４の演算増幅器１０２のＧＢ積ωgbは、図１のアクティブフィルタのカットオフ周波数に正確に比例する。
【００６７】
すなわち、式（１３）で与えられるフィルタのカットオフ周波数ωoと演算増幅器のＧＢ積ωgbの比であるＭも一定であるので、式（１２）より、アクティブフィルタに用いられる抵抗素子の抵抗値及び容量素子の容量値が変化したとしても、アクティブフィルタのＱ値が変動することはない。
以上説明した実施形態１によれば、演算増幅器のＧＢ積ωgbがフィルタのカットオフ周波数ωoに常に比例するため、図１のアクティブフィルタに図２に示した演算増幅器１０１を用いても、図４の演算増幅器１０２を用いても、同様の効果を発揮する。したがって、実施形態１は、図２、図４に示した演算増幅器以外の演算増幅器を用いた場合にも、ＭＯＳトランジスタ２１、２２またはＭＯＳトランジスタ５０、５１に流れる電流が図３に示したバイアス回路３０から供給されるような場合には、ＭＯＳトランジスタ２１、２２またはＭＯＳトランジスタ５０、５１のｇｍ値が式（３１）あるいは式（３７）で与えられるので、フィルタのカットオフ周波数ωoが変化してもＱ値が変動することはない。
【００６８】
このような実施形態１によれば、アクティブフィルタに用いられる演算増幅器の帯域を従来の場合に比べて格段に低くすることができるので、演算増幅器の低消費電流化が達成できる。また、演算増幅器のＧＢ積を大きくしなくてもアクティブフィルタのカットオフ周波数を従来のものより高くすることができるので、従来なら演算増幅器のＧＢ積の制限により実現できなかったような高いカットオフ周波数のフィルタを実現可能になる。
【００６９】
（実施形態２）
次に、実施形態２のアクティブフィルタを説明する。図５は、実施形態２のアクティブフィルタを説明するための図である。実施形態２のアクティブフィルタは、実施形態１のアクティブフィルタの次数が１次であったのに対し、図５に示すような２次のアクティブフィルタである点で実施形態１と相違する。図５に示した実施形態２のアクティブフィルタの構成は、演算増幅器に実施形態１で説明した図２の演算増幅器１０１を用いること以外は従来の図１０に示したアクティブフィルタと全て同じである。このため、図５において、図１０に示したアクティブフィルタと同一の構成には同一の符号を付してその説明を一部略すものとする。
【００７０】
すなわち、図５に示したアクティブフィルタは、演算増幅器１０１、抵抗素子８２、８３、８４、容量素子８５、８６からなる。抵抗素子８２の一端は入力端子８８に接続されていて、抵抗素子８２の他端には抵抗素子８４、８３、容量素子８５が接続されている。抵抗素子８２、８４、８３及び容量素子８３の接続点を図中に符号９３を付して示す。抵抗素子８３の接続点９３と接続されない端子は、演算増幅器１０１の反転入力端子９１に接続されている。また、演算増幅器１０１の出力端子９２と接続点９３との間には、抵抗素子８４が接続され、演算増幅器１０１の出力端子９２と演算増幅器１０１の反転入力端子９１との間には、容量素子８６が接続される。演算増幅器１０１の出力端子９２は、アクティブフィルタの出力端子８９に接続される。演算増幅器１０１の非反転入力端子９０は、アナロググランド端子に接続されている。
【００７１】
図５のアクティブフィルタの演算増幅器の帯域影響を考慮に入れた伝達関数は、式（２３）で与えられる。式（２３）はｓの３次式であるため、ωgb＞ωoという条件の元で式（２３）をテーラー展開による近似計算をすることで、フィルタのＱ値を式（２４）のように示すことができる。
図２に示した演算増幅器のＧＢ積ωgbは、式（３３）を用いて表すことができる。先に述べたように、式（３３）、式（３４）によるとＡは一定値であるので、ＧＢ積ωgbは図３に示したバイアス回路３０の抵抗素子４５の抵抗値Ｒ1と演算増幅器１０１の位相補償容量素子２９の容量値Ｃ1の積に反比例する。ここで、図３の抵抗素子４５が図５のアクティブフィルタの抵抗素子８２〜８４と同じ種類の素子であり、図２の位相補償容量素子２９が図５の容量素子８５、８６と同じ種類のものであるならば、式（１７）と見比べてみればわかるように、図２の演算増幅器１０１のＧＢ積ωgbは、図１のアクティブフィルタのカットオフ周波数ωoに正確に比例する。すなわち、式（１３）で与えられるフィルタのカットオフ周波数ωoと演算増幅器のＧＢ積ωgbの比を示すＭが一定であるので、式（２４）、式（２５）より、アクティブフィルタに用いている抵抗素子の抵抗値及び容量素子の容量値が変化したとしてもフィルタのＱ値が変動することはない。
【００７２】
図６は、図５のアクティブフィルタのＳＰＩＣＥシミュレーションによって得られた周波数特性を表している。図６は、図１１と同様に、横軸が周波数で縦軸はフィルタのゲイン（＝フィルタ伝達特性の絶対値に相当する）を示す。例えば、フィルタカットオフ周波数と演算増幅器のＧＢ積の比が比較的近い場合、Ｑ値が２．６のフィルタにおいて、図５のアクティブフィルタの全ての抵抗素子８２、８３、８４の抵抗値Ｒ82、Ｒ83、Ｒ84を設計中央値に対して±１５％変動させて、また同時に全ての容量素子８５、８６の容量値Ｃ85、Ｃ86を設計中央値に対して±１０％変動させた場合の周波数特性を表している。
【００７３】
図６中の曲線Ｄで示した特性（特性Ｄ）は設計中央値のもので、曲線Ｅで示した特性（特性Ｅ）は抵抗値Ｒ82、Ｒ83、Ｒ84と容量値Ｃ85、Ｃ86が最も大きくなった場合の周波数特性である。また、曲線Ｆで示した特性（特性Ｆ）は抵抗値Ｒ82、Ｒ83、Ｒ84と容量値Ｃ85、Ｃ86が最も小さくなった場合の周波数特性である。図６から、図５に示したアクティブフィルタのピーク値、すなわちＱ値は、抵抗値Ｒ82、Ｒ83、Ｒ84、容量値Ｃ85、Ｃ86の変動があっても全く変化していないことがわかる。
【００７４】
このように、実施形態２の２次のアクティブフィルタは、実施形態１の１次アクティブフィルタと同様に、アクティブフィルタのカットオフ周波数と演算増幅器のＧＢ積の比がいつも一定であればフィルタのＱ値が変動しないことが明らかである。さらに同様にしてこれら１次あるいは２次フィルタを組み合わせて得られる３次以上の高次フィルタの場合も、同様にして、アクティブフィルタのカットオフ周波数と演算増幅器のＧＢ積の比がいつも一定であればフィルタのＱ値が変動しないことを示すことができるが、より詳細な説明は省略する。
【００７５】
なお、図５では、図１、２に示した演算増幅器１０１を用いているが、実施形態２はこのような構成に限定されるものではなく、図４に示した演算増幅器１０２を用いることができる。図４の演算増幅器１０２を用いた場合でも、図２の演算増幅器１０１を用いた場合と同様に、図３の抵抗素子４５が図５に示した抵抗素子８２、８３、８４と同じ種類であり、図４の位相補償容量素子６１が図５のアクティブフィルタの容量素子８５、８６と同じ種類のものであるならば、式（１７）と見比べてみればわかるように、図４の演算増幅器１０２のＧＢ積は、図５のアクティブフィルタのカットオフ周波数に正確に比例する。
【００７６】
すなわち、式（１３）で与えられるアクティブフィルタのカットオフ周波数ωoと演算増幅器のＧＢ積ωgbの比を示すＭが一定であるので、式（２４）、式（２５）よりアクティブフィルタに用いられる抵抗素子の抵抗値及び容量素子の容量値が変化したとしてもフィルタのＱ値が変動することはない。
このように、図５のアクティブフィルタに図２の演算増幅器１０１を用いても、図４の演算増幅器１０２を用いても、演算増幅器のＧＢ積がフィルタのカットオフ周波数にいつも比例するので、同じ効果を発揮する。したがって、図２、図４以外の演算増幅器の場合にも、入力ＭＯＳトランジスタとして機能するＭＯＳトランジスタ２１、２２またはＭＯＳトランジスタ５０、５１に流れる電流が図３のバイアス回路３０から供給されるような場合には、ＭＯＳトランジスタ２１、２２またはＭＯＳトランジスタ５０、５１のｇｍ値が式（３１）あるいは式（３７）で与えられるようになるので、フィルタカットオフ周波数ωoが変化してもＱ値が変動することはない。
【００７７】
なお、図５のアクティブフィルタにおいて、アクティブフィルタのカットオフ周波数ωoと演算増幅器１０１の帯域の比が接近する場合、式（２４）からもわかるように帯域が十分高い演算増幅器を用いた時のＱ値（＝Ｑｏ）に対して１／βだけ偏差がある。したがって、設計に際してはこの偏差１／βを込みにして所望のＱ値に対するＱｏを算出してフィルタ係数を定めるとよい。
【００７８】
以上説明した実施形態２のアクティブフィルタを使用すれば、演算増幅器の帯域を従来の場合に比べて格段に低くすることができるので、アクティブフィルタに用いられる演算増幅器の低消費電流化が達成できる。また、演算増幅器のＧＢ積を大きくしなくてもアクティブフィルタのカットオフ周波数を従来のものより高くすることができるので、従来なら演算増幅器のＧＢ積の制限により実現できなかったような高いカットオフ周波数のフィルタを実現可能になる。
【産業上の利用可能性】
【００７９】
本発明のアクティブフィルタは、演算増幅器の帯域がアクティブフィルタのカットオフ周波数に常に比例するので、消費電流を節約でき携帯電子機器に用いるフィルタ設計に好適に適用することができる。
【符号の説明】
【００８０】
１２，１３，２８，４５，６２，８２〜８４  抵抗素子
１４，８５，８６  容量素子
１６  入力端子
１７  出力端子
２１〜２７，４１〜４４，５０〜６０  ＭＯＳトランジスタ
２９，６１  位相補償容量素子
３０  バイアス回路
４６，４７  出力端子
１０１，１０２  演算増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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