(57)【要約】【課題】半導体装置、半導体装置の製造方法、電気装置を提供する。【解決手段】本発明の半導体装置は、一面に、ソース電極４１ｃおよびドレイン電極４１ｄを有する第１基板３４と、一面に、ゲート電極４１ｅ、ゲート絶縁膜４１ｂおよび半導体層４１ａを有する第２基板３９と、第１基板３４および第２基板３９が互いの一面側を対向させて貼り合わされることによりこれら第１基板３４と第２基板３９との間に構成される薄膜トランジスタＴＲと、を備えている。【選択図】図１
2012119531.tif 000002
【特許請求の範囲】
【請求項１】
一面に、ソース電極およびドレイン電極を有する第１基板と、
一面に、ゲート電極、ゲート絶縁膜および半導体層を有する第２基板と、
前記第１基板および前記第２基板が互いの前記一面側を対向させて貼り合わされることによりこれら前記第１基板と前記第２基板との間に構成される薄膜トランジスタと、を備えている
ことを特徴とする半導体装置。
【請求項２】
一面に、ソース電極、ドレイン電極および半導体層を有する第１基板と、
一面に、ゲート電極を有する第２基板と、
前記ソース電極および前記ドレイン電極と前記ゲート電極との間に配置されこれらを絶縁させるゲート絶縁膜と、
前記第１基板および前記第２基板が互いの前記一面側を対向させて貼り合わされることによりこれら前記第１基板および前記第２基板との間に構成される薄膜トランジスタと、を備え、
前記ゲート絶縁膜が、前記第１基板あるいは前記第２基板に設けられている
ことを特徴とする半導体装置。
【請求項３】
一面に、ソース電極と、ドレイン電極と、ゲート電極と、前記ソース電極および前記ドレイン電極と前記ゲート電極との間に配置されるゲート絶縁膜と、を有する第１基板と、
一面に、半導体層を有する第２基板と、
前記第１基板および前記第２基板が互いの前記一面側を対向させて貼り合わされることによりこれら前記第１基板および前記第２基板との間に構成される薄膜トランジスタと、を備えている
ことを特徴とする半導体装置。
【請求項４】
前記半導体層が、有機半導体あるいは酸化物半導体からなる
ことを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記薄膜トランジスタが、前記ソース電極および前記ドレイン電極と前記ゲート電極とが平面視において互いに重なることのないオフセット構造とされており、
前記ソース電極に接続される第１導電部と、前記ドレイン電極に接続される第２導電部との少なくとも一部が前記ゲート電極と平面視において重なっている構成とされ、
前記第１導電部および前記第２導電部が、前記ゲート電極、前記ドレイン電極および前記ソース電極よりも軟質な材料を用いて形成されている
ことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体層と前記第１基板あるいは前記第２基板との界面に保護層が設けられている
ことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１基板あるいは前記第２基板の表面に、前記ドレイン電極に接続する画素電極が設けられている
ことを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
少なくとも前記半導体層を覆うようにして反射膜が設けられている
ことを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１基板および前記第２基板がフレキシブル性又は伸縮性を有している
ことを特徴とする請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
第１基板の一面にソース電極およびドレイン電極を形成する工程と、
第２基板の一面にゲート電極、ゲート絶縁膜および半導体層を形成する工程と、
前記第１基板および前記第２基板の前記一面側どうしを貼り合わせることによりこれら前記第１基板および前記第２基板の間に薄膜トランジスタを形成する工程と、を有する
ことを特徴とする半導体装置の製造方法。
【請求項１１】
第１基板の一面にソース電極およびドレイン電極を形成する工程と、
前記ソース電極および前記ドレイン電極上に半導体層を形成する工程と、
第２基板の一面にゲート電極を形成する工程と、
前記ソース電極、前記ドレイン電極および前記半導体層を有する前記第１基板上にゲート絶縁膜を形成する、あるいは、前記ゲート電極を有する第２基板上にゲート絶縁膜を形成する工程と、
前記第１基板および前記第２基板の前記一面側どうしを貼り合わせることによりこれら前記第１基板および前記第２基板の間に薄膜トランジスタを形成する工程と、を有する
ことを特徴とする半導体装置の製造方法。
【請求項１２】
第１基板の一面にゲート電極を形成する工程と、
前記ゲート電極を覆うようにして前記第１基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にソース電極およびドレイン電極を形成する工程と、
第２基板の一面に半導体層を形成する工程と、
前記第１基板および前記第２基板の前記一面側どうしを貼り合わせることによりこれら前記第１基板および前記第２基板の間に薄膜トランジスタを形成する工程と、を有する
ことを特徴とする半導体装置の製造方法。
【請求項１３】
前記半導体層が、有機半導体あるいは酸化物半導体からなる
ことを特徴とする請求項１０から１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記ソース電極および前記ドレイン電極を形成する工程では、
前記ソース電極および前記ドレイン電極を、平面視において前記ゲート電極と重なることのないオフセット位置にそれぞれ形成し、
前記ソース電極に接続される第１導電部と、前記ドレイン電極に接続される第２導電部とを形成する工程をさらに有し、該工程では、前記第１導電部および前記第２導電部の少なくとも一部が平面視において前記ゲート電極と重なるように形成し、前記第１導電部および前記第２導電部の形成材料として、前記ゲート電極、前記ドレイン電極および前記ソース電極よりも軟質な材料を用いる
ことを特徴とする請求項１０〜１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記半導体層と前記第１基板あるいは前記第２基板との界面に保護層を形成する
ことを特徴とする請求項１０〜１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
前記第１基板および前記第２基板のいずれか一方に、前記ドレイン電極に接続する画素電極を形成する工程を有する
ことを特徴とする請求項１０〜１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１７】
前記第１基板および前記第２基板のいずれか一方に、少なくとも前記半導体層を覆う反射膜を形成する工程を有する
ことを特徴とする請求項１０〜１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記第１基板および前記第２基板の前記一面上にそれぞれアライメントマークを形成するとともに、前記第１基板および前記第２基板に対して他の基板上の前記アライメントマークを読み取るための読取孔を形成し、
これら各基板どうしを貼り合わせる際に、一方の基板上の前記アライメントマークを他の基板の前記読取孔を介して読み取ることで、前記第１基板および前記第２基板どうしの貼り合わせ位置を決定する
ことを特徴とする請求項１０〜１７のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記第１基板の前記一面上にアライメントマークを形成し、
前記第１基板および前記第２基板を貼り合わせる際に、前記第２基板を透過する透過光を用いて前記第１基板上の前記アライメントマークを読み取ることによって前記第１基板および前記第２基板どうしの貼り合わせ位置を決定する
ことを特徴とする請求項１０〜１７のいずれか一項に記載の半導体装置の製造方法。
【請求項２０】
複数の電極が設けられた素子基板と、
前記素子基板に対向して配置される対向基板と、
前記素子基板と前記対向基板との間に配置される機能素子と、を備え、
前記素子基板が請求項１〜９のいずれか一項に記載の半導体装置からなり、当該素子基板内に埋め込まれた前記薄膜トランジスタが前記電極に接続されている
ことを特徴とする電気装置。
【請求項２１】
前記機能素子が、複数の画素が配列されてなる表示部を有した表示素子であり、
前記薄膜トランジスタが前記表示部を構成する画素を駆動するためのスイッチング素子として機能する
ことを特徴とする請求項２０に記載の電気装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法、電気装置に関するものである。
【背景技術】
【０００２】
従来、基板上に複数の薄膜を順次成膜すると共に加工を行うことで薄膜トランジスタを作成する方法が知られている（特許文献１）。また、薄膜トランジスタを形成する基板とは別の基板上に画素電極を形成し、異方性導電膜を介してこれら基板どうしを貼り合わせることで画素電極と薄膜トランジスタとを接続する方法も開示されている（特許文献２，３）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１３５５８４号公報
【特許文献２】特開２００５−１１４９１６号公報
【特許文献３】特開２００４−２７２１６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら特許文献１の場合、薄膜トランジスタが基板の表面に存在するため、その後の工程や実際の使用時において、薄膜トランジスタを構成する材料が基板から剥がれるなどして壊れやすい。これは、フレキシブル性を有する基板上に薄膜トランジスタを形成してこの基板を例えば湾曲させた状態で使用する場合には、特に問題となる。また、基板上に複数の薄膜を連続的に形成するとともに各薄膜に対して加工を繰り返すので、不良が生じやすく、歩留まりが低下してしまう。
【０００５】
また、薄膜トランジスタを構成するソース電極およびドレイン電極等を形成する際、金属膜のパターニングがフォトエッチング法を用いて行われる。この際に使用されるエッチング液や剥離液に下層の半導体層やゲート絶縁膜が晒されるため、これら半導体層やゲート絶縁膜に劣化等の不具合が生じて、作成した薄膜トランジスタの特性の劣化や信頼性の低下が発生しやすい。フォトエッチング法を用いずに印刷法によって薄膜トランジスタを作成しようとしても、パターンルールが大きくなり（フォトエッチング法：Ｌ／Ｓ＝３／３μｍ、印刷法：Ｌ／Ｓ＝２０／２０μｍ程度）、必要な精細度等を出すことができない。
【０００６】
また、特許文献２，３の場合は異方性導電膜が必要となるため、フラットパネルディスプレイの薄厚化の実現が阻害される。また、それを設ける位置精度の課題が生じる。
【０００７】
本発明は、上記従来技術の問題点に鑑み成されたものであって、薄くて軽い半導体装置、半導体装置の製造方法、電気装置を提供することを目的の一つとしている。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、一面に、ソース電極およびドレイン電極を有する第１基板と、一面に、ゲート電極、ゲート絶縁膜および半導体層を有する第２基板と、前記第１基板および前記第２基板が互いの前記一面側を対向させて貼り合わされることによりこれら前記第１基板と前記第２基板との間に構成される薄膜トランジスタと、を備えていることを特徴とする。
【０００９】
これによれば、第１基板および第２基板の貼り合わせ界面に、従来用いられていたような異方性導電膜が不要になるので、ＴＧＢＣ構造の薄膜トランジスタを有した薄くて軽い半導体装置を形成することができる。
【００１０】
本発明の半導体装置は、一面に、ソース電極、ドレイン電極および半導体層を有する第１基板と、一面に、ゲート電極を有する第２基板と、前記ソース電極および前記ドレイン電極と前記ゲート電極との間に配置されこれらを絶縁させるゲート絶縁膜と、前記第１基板および前記第２基板が互いの前記一面側を対向させて貼り合わされることによりこれら前記第１基板および前記第２基板との間に構成される薄膜トランジスタと、を備え、前記ゲート絶縁膜が、前記第１基板あるいは前記第２基板に設けられていることを特徴とする。
【００１１】
これによれば、第１基板および第２基板の貼り合わせ界面に、従来用いられていたような異方性導電膜が不要になるので、ＢＧＴＣ構造、ＢＧＢＣ構造、ＴＧＢＣ構造、ＴＧＴＣ構造のうちのいずれかの構造の薄膜トランジスタを備えた薄くて軽い半導体装置を得ることができる。
【００１２】
本発明の半導体装置は、一面に、ソース電極と、ドレイン電極と、ゲート電極と、前記ソース電極および前記ドレイン電極と前記ゲート電極との間に配置されるゲート絶縁膜と、を有する第１基板と、一面に、半導体層を有する第２基板と、前記第１基板および前記第２基板が互いの前記一面側を対向させて貼り合わされることによりこれら前記第１基板および前記第２基板との間に構成される薄膜トランジスタと、を備えていることを特徴とする。
【００１３】
これによれば、第１基板および第２基板の貼り合わせ界面に、従来用いられていたような異方性導電膜が不要になるので、ＴＧＴＣ構造あるいはＢＧＢＣ構造の薄膜トランジスタを有した薄くて軽い半導体装置を形成することができる。
【００１４】
また、前記半導体層が、有機半導体あるいは酸化物半導体からなる構成とされていてもよい。
ここで、薄膜トランジスタは第１基板および第２基板を貼り合わせることによって構成されるが、この際、半導体層とドレイン電極およびソース電極との導通を貼り合わせ時の圧着によって取ることとなる。このため、半導体層の表面がシリコンのように自然酸化膜を形成する材料だと安定して導通をとることができない。本発明では、薄膜トランジスタの半導体層として有機半導体あるいは酸化物半導体を用いることにより接触抵抗の変化が発生せず、上記各電極との安定した導通をとることができる。
【００１５】
また、前記薄膜トランジスタが、前記ソース電極および前記ドレイン電極と前記ゲート電極とが平面視において互いに重なることのないオフセット構成とされており、前記ソース電極に接続される第１導電部と、前記ドレイン電極に接続される第２導電部との少なくとも一部が前記ゲート電極と平面視において重なっている構成とされ、前記第１導電部および前記第２導電部が、前記ゲート電極、前記ドレイン電極および前記ソース電極よりも軟質な材料を用いて形成されている構成としてもよい。
【００１６】
ここで、硬質な金属材料から構成される各電極どうしのオーバーラップ領域を基板どうしの貼り合わせによって形成しようとする場合、基板どうしの貼り合わせ時の圧着によって、これら硬質な電極間でショートが発生することがある。本発明の構成によれば、ドレイン電極およびソース電極にそれぞれ接続されるとともに、各電極よりも軟質な材料によって構成される第１および第２導電部とゲート電極とのオーバーラップ領域を構成しているので、基板どうしの貼り合わせの圧着によって生じる、ゲート電極と、ドレイン電極およびソース電極との間のショートを防止することができる。
【００１７】
また、前記半導体層と前記第１基板あるいは前記第２基板との界面に保護層が設けられている構成としてもよい。
これによれば、半導体層の内部に不純物が侵入するのを阻止することができるので、電気特性が大きく変化してしまうのを防止することができる。
【００１８】
また、前記第１基板あるいは前記第２基板の表面に、前記ドレイン電極に接続する画素電極が設けられている構成としてもよい。
これによれば、画素電極をフォトエッチング法により形成することが可能になる。塗布法により形成する場合に比べて寸法精度が高精度になる。また、画素電極に接続される薄膜トランジスタが基板どうしの間に保持されているので、画素電極の形成領域を十分に確保することができる。その結果、電極の配置や大きさ等を適宜変更することができて設計自由度が向上する。
【００１９】
また、少なくとも前記半導体層を覆うようにして反射膜が設けられている構成としてもよい。
これによれば、半導体層に外光が入射するのを阻止することができるので、薄膜トランジスタの光リーク電流による破壊が防止される。また、外光を反射させることによって、明るい画像表示が可能な表示装置が得られる。
【００２０】
また、前記第１基板および前記第２基板がフレキシブル性又は伸縮性を有している構成としてもよい。
これによれば、薄膜トランジスタを含む半導体装置全体がフレキシブル性を有したものとなり、半導体装置を湾曲させて使用することが可能となる。また、このような使用状態であっても、薄膜トランジスタが第１基板および第２基板間に配置されているため薄膜トランジスタの剥離等が防止され、これら基板間に良好に保持される。これにより、フレキシブル性を有した薄くて軽い半導体装置を得ることができる。
【００２１】
本発明の半導体装置の製造方法は、第１基板の一面にソース電極およびドレイン電極を形成する工程と、第２基板の一面にゲート電極、ゲート絶縁膜および半導体層を形成する工程と、前記第１基板および前記第２基板の前記一面側どうしを貼り合わせることによりこれら前記第１基板および前記第２基板の間に薄膜トランジスタを形成する工程と、を有することを特徴とする。
これによれば、従来用いられていた異方性導電膜が不要になるので、ＴＧＢＣ構造の薄膜トランジスタを有した薄くて軽い半導体装置を形成することができる。
【００２２】
本発明の半導体装置の製造方法は、第１基板の一面にソース電極およびドレイン電極を形成する工程と、前記ソース電極および前記ドレイン電極上に半導体層を形成する工程と、第２基板の一面にゲート電極を形成する工程と、前記ソース電極、前記ドレイン電極および前記半導体層を有する前記第１基板上にゲート絶縁膜を形成する、あるいは、前記ゲート電極を有する第２基板上にゲート絶縁膜を形成する工程と、前記第１基板および前記第２基板の前記一面側どうしを貼り合わせることによりこれら前記第１基板および前記第２基板の間に薄膜トランジスタを形成する工程と、を有することを特徴とする。
【００２３】
これによれば、従来用いられていた異方性導電膜が不要になるので、薄くて軽い薄膜トランジスタを備えた半導体装置が得られる。また、第１基板および第２基板にそれぞれ分けて形成する薄膜トランジスタの構成要素の種類を変えることによって、ＢＧＴＣ構造、ＢＧＢＣ構造、ＴＧＢＣ構造、ＴＧＴＣ構造の、各構造の薄膜トランジスタを有した半導体装置を形成することができる。
【００２４】
本発明の半導体装置の製造方法は、第１基板の一面にゲート電極を形成する工程と、前記ゲート電極を覆うようにして前記第１基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にソース電極およびドレイン電極を形成する工程と、第２基板の一面に半導体層を形成する工程と、前記第１基板および前記第２基板の前記一面側どうしを貼り合わせることによりこれら前記第１基板および前記第２基板の間に薄膜トランジスタを形成する工程と、を有することを特徴とする。
【００２５】
これによれば、従来用いられていた異方性導電膜が不要になるので、ＴＧＴＣ構造あるいはＢＧＢＣ構造の薄膜トランジスタを有した薄くて軽い半導体装置を形成することができる。
【００２６】
また、半導体層が、有機半導体あるいは酸化物半導体からなる方法としてもよい。
ここで、薄膜トランジスタは第１基板および第２基板を貼り合わせることによって構成されるが、この際、半導体層とドレイン電極およびソース電極との導通を、基板貼り合わせ時の圧着によってとることとなる。このため、半導体層の表面がシリコンのように自然酸化膜を形成する材料だと安定して導通をとることができない。本発明では、薄膜トランジスタの半導体層として有機半導体あるいは酸化物半導体を用いることにより接触抵抗の変化が発生せず、上記各電極との安定した導通をとることができる。
【００２７】
また、前記ソース電極および前記ドレイン電極を形成する工程では、前記ソース電極および前記ドレイン電極を、平面視において前記ゲート電極と重なることのないオフセット位置にそれぞれ形成し、前記ソース電極に接続される第１導電部と、前記ドレイン電極に接続される第２導電部とを形成する工程をさらに有し、該工程では、前記第１導電部および前記第２導電部の少なくとも一部が平面視において前記ゲート電極と重なるように形成し、前記第１導電部および前記第２導電部の形成材料として、前記ゲート電極、前記ドレイン電極および前記ソース電極よりも軟質な材料を用いる方法としてもよい。
これによれば、第１基板および第２基板どうしの貼り合わせ時の圧着によって生じる、ゲート電極と、ドレイン電極およびソース電極との間のショートを防止することができる。
【００２８】
また、前記半導体層と前記第１基板あるいは前記第２基板との界面に保護層を形成する方法としてもよい。
これによれば、半導体層の内部に不純物が侵入するのを阻止することができるので、電気特性が大きく変化してしまうのを防止することができる。
【００２９】
また、前記第１基板および前記第２基板のいずれか一方に、前記ドレイン電極に接続する画素電極を形成する工程を有する方法としてもよい。
これによれば、画素電極をフォトエッチング法により形成することが可能になる。塗布法により形成する場合に比べて寸法精度が高精度になる。また、画素電極に接続される薄膜トランジスタが基板どうしの間に保持されているので、基板の表面上に画素電極の形成領域を十分に確保することができるので、電極の配置や大きさ等を適宜変更することができて設計自由度が向上する。
【００３０】
また、前記第１基板および前記第２基板のいずれか一方に、少なくとも前記半導体層を覆う反射膜を形成する工程を有する方法としてもよい。
これによれば、半導体層に外光が入射するのを阻止することができるので、薄膜トランジスタの光リーク電流による破壊が防止される。また、外光を反射させることによって、明るい画像表示が可能な表示装置が得られる。
【００３１】
また、前記第１基板および前記第２基板の前記一面上にそれぞれアライメントマークを形成するとともに、前記第１基板および前記第２基板に対して他の基板上の前記アライメントマークを読み取るための読取孔を形成し、これら各基板どうしを貼り合わせる際に、一方の基板上の前記アライメントマークを他の基板の前記読取孔を介して読み取ることで、前記第１基板および前記第２基板どうしの貼り合わせ位置を決定する方法としてもよい。
これによれば、第１基板および第２基板上にそれぞれ形成されたアライメントマークを他の基板に形成された読取孔を介して読み取ることで、基板どうしの貼り合わせ位置を決定しているので、アライメントマークの形成材料は特に問わない。
【００３２】
また、前記第１基板の前記一面上にアライメントマークを形成し、前記第１基板および前記第２基板を貼り合わせる際に、前記第２基板を透過する透過光を用いて前記第１基板上の前記アライメントマークを読み取ることによって前記第１基板および前記第２基板どうしの貼り合わせ位置を決定する方法としてもよい。
これによれば、第１基板および第２基板に読取孔を形成する必要がなくなる。表示装置に用いる場合には、一方の基板側が視認側になるので透明基板であっても問題はない。
【００３３】
本発明の電気装置は、複数の電極が設けられた素子基板と、前記素子基板に対向して配置される対向基板と、前記素子基板と前記対向基板との間に配置される機能素子と、を備え、前記素子基板が上記の半導体装置からなり、当該素子基板内に埋め込まれた前記薄膜トランジスタが前記電極に接続されていることを特徴とする。
これによれば、第１基板および第２基板どうしが異方性導電膜を介することなく貼り合わされてなる半導体装置を素子基板として用いていることから、薄くて軽い電気装置を得ることができる。
【００３４】
また、前記機能素子が、複数の画素が配列されてなる表示部を有した表示素子であり、前記薄膜トランジスタが前記表示部を構成する画素を駆動するためのスイッチング素子として機能する構成としてもよい。
これによれば、スイッチング素子としての薄膜トランジスタが素子基板内に保持されているので信頼性が高く、薄くて軽い表示装置を得ることが可能である。
【図面の簡単な説明】
【００３５】
【図１】各構造の薄膜トランジスタを基板内に内蔵した半導体装置の概略構成を示す断面図。
【図２】薄膜トランジスタおよび反射電極を内蔵した半導体装置の概略構成を示す断面図。
【図３】画素電極を有しない半導体装置の概略構成を示す断面図。
【図４】半導体基板の裏面側に画素電極を備えた半導体装置の概略構成を示す断面図。
【図５】１画素内に複数の島状の画素電極が配置された半導体装置の概略構成を示す断面図。
【図６】ＢＧＴＣ構造の薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図。
【図７】第１基板および第２基板どうしの貼り合わせ状態を説明するための図。
【図８】ボトムゲートトップコンタクト（ＢＧＴＣ）構造の薄膜トランジスタを内蔵する半導体装置の第２の製造工程を示す断面図。
【図９】ボトムゲートトップコンタクト（ＢＧＴＣ）構造の薄膜トランジスタを内蔵する半導体装置の第３の製造工程を示す断面図。
【図１０】ボトムゲートトップコンタクト（ＢＧＴＣ）構造の薄膜トランジスタを内蔵する半導体装置の第４の製造工程を示す断面図。
【図１１】ＴＧＢＣ構造の薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図。
【図１２】トップゲートボトムコンタクト（ＴＧＢＣ）構造の薄膜トランジスタを内蔵する半導体装置の第２の製造工程を示す断面図。
【図１３】ＢＧＢＣ構造の薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図。
【図１４】ＴＧＴＣ構造の薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図。
【図１５】保護層を備えた薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図。
【図１６】反射電極とＢＴＢＣ構造の薄膜トランジスタとを備えた半導体装置の製造工程を示す断面図。
【図１７】（ａ）〜（ｅ）は、上記した各構造の薄膜トランジスタを用いて作成したアクティブマトリクス基板の概略構成を示す平面図。
【図１８】１画素における等価回路図。
【図１９】図１７（ｃ）のＡ−Ａ線に沿う断面図。
【図２０】図１７（ｅ）のＢ−Ｂ線に沿う断面図。
【図２１】電気泳動表示装置の概略構成を示す断面図。
【図２２】液晶装置の概略構成を示す断面図。
【図２３】制御トランジスタに対する耐湿性が付与された素子基板の概略構成を示す図。
【図２４】（ａ）はオフセット構造のＴＦＴを示す断面図であって、（ｂ）はオフセット構造の保持容量を構成する断面図。
【図２５】（ａ）は対策前の構成を示す図、（ｂ）は対策後の構成を示す図。
【図２６】ロボットの指先に感圧センサーが設けられた例を示す図。
【図２７】感圧センサーの構成を示す断面図。
【図２８】製造歩留まりを低下させる要因を示す図。
【発明を実施するための形態】
【００３６】
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
【００３７】
〔第１実施形態の半導体装置〕
以下に、各構造の薄膜トランジスタＴＲを内蔵した半導体装置１００（１）〜１００（４）の構成について、薄膜トランジスタＴＲの構成を中心に述べる。
図１は、各構造の薄膜トランジスタを基板内に内蔵した半導体装置の概略構成を示す断面図であって、（ａ）は、ボトムゲートトップコンタクト（ＢＧＴＣ）構造、（ｂ）は、トップゲートボトムコンタクト（ＴＧＢＣ）構造、（ｃ）は、ボトムゲートボトムコンタクト（ＢＧＢＣ）構造、（ｄ）は、トップゲートトップコンタクト（ＴＧＴＣ）構造の薄膜トランジスタを示す。
【００３８】
（ＢＧＴＣ構造）
図１（ａ）に示すように、ＢＧＴＣ構造の薄膜トランジスタＴＲ（ｂｇｔｃ）は、第１基板３４の表面（一面）３４ａに設けられたゲート電極４１ｅと、このゲート電極４１ｅを覆うようにして表面３４ａの全面に設けられたゲート絶縁膜４１ｂと、ゲート絶縁膜４１ｂ上にゲート電極４１ｅに重なるようにして設けられる半導体層４１ａと、半導体層４１ａの周縁部に一部乗り上げるようにして形成されるソース電極４１ｃおよびドレイン電極４１ｄとから構成されている。第１基板３４上には、薄膜トランジスタＴＲ（ｂｇｔｃ）を覆うようにして表面３４ａ全体に第２基板３９が設けられている。そして、この第２基板３９上に形成される画素電極３５は、第２基板３９の厚さ方向を貫通するコンタクトホールＨを介してドレイン電極４１ｄに接続されている。
【００３９】
（ＴＧＢＣ構造）
図１（ｂ）に示すように、ＴＧＢＣ構造の薄膜トランジスタＴＲ（ｔｇｂｃ）は、第１基板３４の表面３４ａに設けられたソース電極４１ｃおよびドレイン電極４１ｄと、これらソース電極４１ｃおよびドレイン電極４１ｄ上に一部乗り上げるようにして形成された半導体層４１ａと、半導体層４１ａを覆うようにして表面３４ａ全体に成膜されたゲート絶縁膜４１ｂと、ゲート絶縁膜４１ｂ上の上記半導体層４１ａ、ソース電極４１ｃおよびドレイン電極４１ｄと重なる位置に配置されたゲート電極４１ｅとから構成されている。第１基板３４上には、薄膜トランジスタＴＲ（ｔｇｂｃ）を覆うようにして第２基板３９が設けられている。そして、この第２基板３９上に形成される画素電極３５は、第２基板３９およびゲート絶縁膜４１ｂの厚さ方向を貫通するコンタクトホールＨを介してドレイン電極４１ｄと接続されている。
【００４０】
（ＢＧＢＣ構造）
図１（ｃ）に示すように、ＢＧＢＣ構造の薄膜トランジスタＴＲ（ｂｇｂｃ）は、第１基板３４の表面３４ａに設けられたゲート電極４１ｅと、このゲート電極４１ｅを覆うようにして表面３４ａの全面に設けられたゲート絶縁膜４１ｂと、ゲート絶縁膜４１ｂ上に、上記したゲート電極４１ｅの一部と重なるようにして設けられたソース電極４１ｃおよびドレイン電極４１ｄと、これらソース電極４１ｃおよびドレイン電極４１ｄに一部乗り上げるようにして設けられた半導体層４１ａとから構成されている。第１基板３４上には、薄膜トランジスタＴＲ（ｂｇｂｃ）を覆うようにして第２基板３９が設けられている。そして、この第２基板３９上に形成される画素電極３５は、第２基板３９の厚さ方向を貫通するコンタクトホールＨを介して、薄膜トランジスタＴＲ（ｔｇｂｃ）のドレイン電極４１ｄと接続されている。
【００４１】
（ＴＧＴＣ構造）
図１（ｄ）に示すように、ＴＧＴＣ構造の薄膜トランジスタＴＲ（ｔｇｔｃ）は、第１基板３４の表面３４ａに設けられた半導体層４１ａと、この半導体層４１ａの周縁部に一部乗り上げるようにして設けられたソース電極４１ｃおよびドレイン電極４１ｄと、半導体層４１ａ、ソース電極４１ｃおよびドレイン電極４１ｄを覆うようにして表面３４ａの全体に設けられたゲート絶縁膜４１ｂと、このゲート絶縁膜４１ｂ上に、半導体層４１ａ、ソース電極４１ｃおよびドレイン電極４１ｄの一部と重なるようにして設けられたゲート電極４１ｅとから構成されている。第１基板３４上は、薄膜トランジスタＴＲ（ｔｇｔｃ）を覆うようにして第２基板３９が設けられている。そして、第２基板３９上に形成される画素電極３５は、第２基板３９およびゲート絶縁膜４１ｂの厚さ方向を貫通するコンタクトホールＨを介して、薄膜トランジスタＴＲ（ｔｇｔｃ）のドレイン電極４１ｄと接続されている。
【００４２】
ここで、第１基板３４は厚さ５０μｍのポリイミドからなり、ゲート電極４１ｅは厚さ０．５μｍのＣｕからなり、ゲート絶縁膜４１ｂは厚さ０．５μｍのアクリルからなり、半導体層４１ａは厚さ０．０５μｍのペンタセンからなる。ソース電極４１ｃおよびドレイン電極４１ｄは厚さ１μｍのＣｕからなり、第２基板３９は厚さ５０μｍのポリイミドからなる。また、画素電極３５は厚さ０．３μｍのＣｕにより構成されている。
【００４３】
一般的に、第２基板３９は、厚さ１０μｍ程度のアクリル等の絶縁材料により構成され、薄膜トランジスタＴＲの保護と絶縁機能とを兼ねるように用いている。このため、薄膜トランジスタＴＲは、結果として厚い絶縁膜で覆われた構成となり、取り扱い時に各構成要素に傷等が入りにくい。
【００４４】
また、第１基板３４および第２基板３９は、ともにポリイミド材料から構成されているためフレキシブル性を有したものとなっている。このため、第１基板３４および第２基板３９の湾曲に伴ってこれら基板３４，３９間に形成された薄膜トランジスタＴＲも湾曲することとなり、フレキシブル性を有したものとなっている。薄膜トランジスタＴＲは２つの基板３４，３９によって挟み込まれた構成となっているため、両基板３４，３９を湾曲させたとしても、これら基板面から薄膜トランジスタＴＲの各構成要素が剥離しにくく、また各構成要素間での剥離も生じにくい。このため、湾曲させて使用する場合にも薄膜トランジスタの特性が劣化することもなく、さらに堅牢性に優れた高信頼性の半導体装置１００が得られる。
【００４５】
ここで、第１基板３４および第２基板３９は非透明基板であることが好ましい。一般に、半導体層４１ａは光を吸収しやすい。光を吸収すると光リークが発生して、実効的な薄膜トランジスタＴＲのＯＮ／ＯＦＦ比が低下したり、光によって誘起されたキャリアがゲート絶縁膜４１ｂの内に移動して閾値Ｖｔｈがシフトすることがある。これを避けるためにも、薄膜トランジスタＴＲを挟み込む上下の基板３４，３９はともに非透明であることが望ましい。
【００４６】
なお、上記においては第１基板３４および第２基板３９がともにポリイミド材料から構成されていると述べたが、これに限られることはない。例えば、ポリエステルや他の有機材料あるいは無機材料を用いることでフレキシブル性を有する基板となり、フェノール、紙エポキシ、ガラスコンポジット、ガラスエポキシ、薄ガラス、テフロン（登録商標）、セラミックス、それらのコンポジット材料や他の有機材料あるいは無機材料を用いることによってフレキシブルでないリジットな基板となる。ここでゴムや不織布や織布を有機材料でコーティングしたような伸縮性を有する基板を用いることにより、伸縮性を付与することができる。
また、画素電極３５、ゲート電極４１ｅ、ソース電極４１ｃおよびドレイン電極４１ｄは、他のペースト、金属、カーボンナノチューブ等の導電性材料、無機導電性材料、有機導電性材料、透明電極（ＩＴＯ等）あるいは導電性ペーストを用いて形成することも可能である。
【００４７】
〔第２実施形態の各半導体装置〕
次に、第２実施形態の各半導体装置について述べる。
図２は、薄膜トランジスタおよび反射電極を内蔵した半導体装置の概略構成を示す断面図であって、（ａ）〜（ｄ）に各構造の薄膜トランジスタと反射電極とを示す。
図２（ａ）〜（ｄ）に示すように、半導体装置１０２（１）〜１０２（４）は、第１基板３４と第２基板３９との間に各構造の薄膜トランジスタＴＲを有する。そして、各第２基板３９の表面３９ａには、それぞれ所定の大きさで形成された反射電極４５が設けられている。反射電極４５は、厚さ０．５μｍのＡｌまたはＡｕからなり、少なくとも半導体層４１ａのチャネル領域を覆う大きさを有している。この反射電極４５は外部から電位の入力が可能な構成となっており、例えば、画素電極３５と同一電位が入力されることとしてもよい。第２基板３９上には、反射電極４５を覆うようにして表面３９ａ全体に形成された第３基板４６が設けられている。第３基板４６は透明基板である。
【００４８】
ここで、反射電極４５は上記以外の金属、カーボンナノチューブ等を用いて構成することも可能である。反射電極４５は半導体層４１ａを覆うようにして設けられており、遮光層としての機能も兼ねる。また、電位の入力が可能な反射電極４５ではなく、遮光層として設けてもよい。こうすることで、導電性を有する材料に限られることなく、遮光機能が得られれば他の材料を用いて構成することが可能である。
なお、反射電極４５を画素電極３５と接続させてもよい。
【００４９】
本実施形態では、上述したように反射電極４５に対して電位の入力が可能な構成とされていてもよく、この場合には、電気泳動表示装置の素子基板として本構成の半導体装置を採用した場合に、帯電粒子の移動を制御する制御電極としても機能させることができる。これにより、帯電粒子の移動がスムーズになり、表示の切り替えを安定して行えるようになる。
【００５０】
上記した第１および第２実施形態の半導体装置１００，１０２は、内部に薄膜トランジスタＴＲが埋め込まれた半導体基板１１１と、その表面１１１ａに設けられた画素電極３５とにより構成されている。このような構成（薄膜トランジスタＴＲと画素電極３５との構成）は、画素回路の一部が基板内に埋め込まれた、電気光学装置の素子基板（アクティブマトリクス基板）の構成に採用することが可能である。
【００５１】
〔第３実施形態の各半導体装置〕
次に、第３実施形態の各半導体装置について述べる。
図３は、画素電極を有しない半導体装置の概略構成を示す断面図であって、（ａ）〜（ｄ）に各構造の薄膜トランジスタを備えた場合を示す。
図３（ａ）〜（ｄ）に示すように、半導体装置１０３（１）〜１０３（４）はそれぞれ画素電極３５を有しない構成となっている。このような半導体装置（薄膜トランジスタのみ）の構成は、各薄膜トランジスタＴＲと画素電極３５とにより構成される画素回路ではなく、画素回路を駆動するための内蔵ドライバ（走査線駆動ドライバ、データ線駆動ドライバ）の構成に採用することが可能である。あるいは、他の機能を得るための回路や、検査回路を構成する場合にも、基板内に薄膜トランジスタＴＲが内蔵された構成を採用することが可能である。
【００５２】
〔第４実施形態の各半導体装置〕
次に、第４実施形態の各半導体装置について述べる。
図４は、半導体基板の裏面側に画素電極を備えた半導体装置の概略構成を示す断面図であって、（ａ）〜（ｄ）に各構造の薄膜トランジスタを備えた場合を示す。
図４（ａ）に示すように、半導体基板１１１の裏面１１１ｂ（第１基板３４の裏面３４ｂ）側に設けられた画素電極３５は、第１基板３４およびゲート絶縁膜４１ｂを貫通するコンタクトホールＨを介して、ＢＧＴＣ構造の薄膜トランジスタＴＲのドレイン電極４１ｄと接続されている。
図４（ｂ）に示すように、半導体基板１１１の裏面１１１ｂ（第１基板３４の裏面３４ｂ）側に設けられた画素電極３５は、第１基板３４を貫通するコンタクトホールＨを介して、ＴＧＢＣ構造の薄膜トランジスタＴＲのドレイン電極４１ｄと接続されている。
図４（ｃ）に示すように、半導体基板１１１の裏面１１１ｂ（第１基板３４の裏面３４ｂ）側に設けられた画素電極３５は、第１基板３４およびゲート絶縁膜４１ｂを貫通するコンタクトホールＨを介して、ＢＧＢＣ構造の薄膜トランジスタＴＲのドレイン電極４１ｄと接続されている。
図４（ｄ）に示すように、半導体基板１１１の裏面１１１ｂ（第１基板３４の裏面３４ｂ）側に設けられた画素電極３５は、第１基板３４を貫通するコンタクトホールＨを介して、ＴＧＴＣ構造の薄膜トランジスタＴＲのドレイン電極４１ｄと接続されている。
【００５３】
このように、半導体基板１１１の裏面１１１ｂ側に画素電極３５を設ける構成の場合、画素電極３５をフォトエッチング法により形成することが可能になる。塗布法により形成する場合に比べて高精度に形成できる。このため、１画素を、複数の小さな島状の画素電極３５の集合体により構成することも可能である。
また、第１基板３４と第２基板３９との間に薄膜トランジスタＴＲが保持されているので、基板３４の裏面３４ｂ上に画素電極３５の形成領域を十分に確保することができる。これにより、画素電極３５の配置や大きさ等を適宜変更することができて、設計自由度が向上する。
【００５４】
〔第５実施形態の各半導体装置〕
次に、第５実施形態の各半導体装置について述べる。
図５は、１画素内に複数の島状の画素電極が配置された半導体装置の概略構成を示す断面図であって、（ａ）〜（ｄ）に各構造の薄膜トランジスタを備えた場合を示す。なお、同図では１画素の一部を示している。
図５（ａ）〜（ｄ）に示すように、半導体装置１０５（１）〜１０５（４）はそれぞれ島状の画素電極３５を所定領域に複数有しており、これら複数の画素電極３５が一つの薄膜トランジスタＴＲに接続されている。本実施形態の半導体基板１１１は、第１基板３４および第２基板３９と、これら基板３４，３９の間に配置される薄膜トランジスタＴＲと、第１基板３４の裏面３４ｂ側に配置された第３基板４６とにより構成されている。これら画素電極３５は全て半導体基板１１１の裏面１１１ｂ（第３基板４６の裏面４６ｂ）上に設けられている。そして、第１基板３４の裏面３４ｂ上に形成された接続電極４４によって相互に接続されることにより、所定領域に形成された全ての画素電極３５に対してこれらに対応する薄膜トランジスタＴＲから同時に同電位が入力されるようになっている。各画素電極３５は、第３基板４６を貫通するコンタクトホールＨを介して接続電極４４に接続されている。一方、接続電極４４は、第１基板３４およびゲート絶縁膜４１ｂを貫通するコンタクトホールＨ１を介して、各構造の薄膜トランジスタＴＲのドレイン電極４１ｄに接続されている。画素電極３５は平面視円形状を呈してなるもので、直径が１０〜２０μｍの寸法に設定されている。
【００５５】
〔半導体装置の製造方法〕
以下に、半導体装置の製造方法について薄膜トランジスタの構成ごとに述べる。
まず、ボトムゲートトップコンタクト（ＢＧＴＣ）構造の薄膜トランジスタを内蔵する半導体装置の製造方法について、以下に４つの例を挙げて説明する。
【００５６】
（第１実施形態の半導体装置「ＢＧＴＣ（１）」の製造方法）
図６は、ＢＧＴＣ構造の薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図である。図７は、第１基板および第２基板どうしの貼り合わせ状態を示す説明図である。
まず、図６（ａ）に示すように、厚さ５０μｍのポリイミドからなる第１基板３４の表面（一面）３４ａ上に、厚さ０．５μｍのＣｕからなるゲート電極４１ｅを形成する。Ｃｕ膜の成膜は無電界メッキ法を用いて行い、その後、フォトエッチング法でパターニングを行なった。
【００５７】
次に、図６（ｂ）に示すように、ゲート電極４１ｅを覆うようにして第１基板３４の表面３４ａ全体に厚さ０．５μｍのゲート絶縁膜４１ｂを形成する。ここでは、スピンコート法を用いてアクリル材料を表面３４ａの全体に塗布し、焼成を行うことによってゲート絶縁膜４１ｂを形成した。続けて、ゲート絶縁膜４１ｂ上のゲート電極４１ｅと重なる位置に、ペンタセンからなる厚さ０．０５μｍの半導体層４１ａを形成する。ここでは、インクジェット法を用いて形成した。
このようにして、ゲート電極４１ｅ、ゲート絶縁膜４１ｂおよび半導体層４１ａを有する第１基板３４を用意する。
【００５８】
一方、図６（ｃ）に示すように、厚さ５０μｍのポリイミドからなる第２基板３９の裏面（一面）３９ｂ側に、厚さ１μｍのＣｕからなるソース電極４１ｃおよびドレイン電極４１ｄを形成する。その後、ドレイン電極４１ｄと平面視で重なる位置に、レーザーあるいはフォトエッチングなどを用いて第２基板３９の厚さ方向を貫通する貫通孔１３を形成し、この貫通孔１３内に画素電極材料を入り込ませるようにして、表面３４ａ上に厚さ０．３μｍのＣｕからなる画素電極３５を形成する。これにより、画素電極３５と同時にコンタクトホールＨが形成され、当該コンタクトホールＨを介して画素電極３５が裏面３４ｂ側のドレイン電極４１ｄに接続される。ここで、Ｃｕ膜の成膜は無電界メッキ法を用いて行い、その後、フォトエッチング法でパターニングを行なうことによって、ソース電極４１ｃ、ドレイン電極４１ｄおよび画素電極３５を形成した。なお、貫通孔１３もフォトエッチング法を用いて形成した。
このようにして、ソース電極４１ｃ、ドレイン電極４１ｄおよび画素電極３５を有する第２基板３９を用意する。
【００５９】
次に、図６（ｄ）に示すように、第１基板３４の表面（一面）３４ａ側と第２基板３９の裏面（一面）３９ｂ側とを対向させて、これら第１基板３４および第２基板３９どうしを圧着させるようにして貼り合わせる。基板３４，３９どうしの貼り合わせは減圧下において行った。その後、薄膜トランジスタＴＲと基板３４，３９を構成する材料のうち、最も低い融点または融点より低い温度で焼成を行った。この時圧力を印加しながら行なっても良い。このため、各層の界面における材料の拡散や分解が生じず、清浄度が制御しやすくなり、低い界面準位数を再現性よく実現できる。
【００６０】
第１基板３４と第２基板３９との貼り合わせを行う際、第１基板３４あるいは第２基板３９の貼り合わせ面上に予め形成しておいたアライメントマーク１１２を用いて、基板３４，３９どうしの位置決めを行う。ここで、第１基板３４および第２基板３９上に形成されたアライメントマーク１１２の読み込みが重要となる。貼り合わせる基板が透明な基板からなる場合、ＣＣＤカメラ等を用いて各基板上に形成されたアライメントマーク１１２を読み取ることが可能であるが、上記した基板３４，３９は非透明性基板であることから、通常のカメラを用いてアライメントマーク１１２を検出することができない。
【００６１】
そこで、図７に示すように、第１基板３４の表面３４ａと第２基板３９の裏面３９ｂにそれぞれアライメントマーク１１２を形成するとともに、他の基板上のアライメントマーク１１２を読み取るための読取孔１１３を形成する。そして、ＣＣＤカメラ９３により、一方の基板３４（３９）に形成された読取孔１１３を介して他の基板３９（３４）上のアライメントマーク１１２を読み取る。なお、ＣＣＤカメラ９３の数は特に問わず、また、アライメントマーク１１２および読取孔１１３の位置や大きさ、形状等についても自由に設定することができる。
【００６２】
このようにして、両基板３４，３９どうしの間にＢＧＴＣ構造の薄膜トランジスタＴＲが形成される。
【００６３】
本実施形態の製造方法では、ゲート電極４１ｅ、ソース電極４１ｃ、ドレイン電極４１ｄおよび画素電極３５を全てフォトエッチング法により形成した。これにより、精細度の高いパターン形成が可能である。そして、ゲート絶縁膜４１ｂおよび半導体層４１ａ上にフォトエッチング法でパターニングを行なわない。このためエッチング液や現像液等の薬液に晒されることがない。このため、信頼性が高く、キャリア移動度やＯＮ／ＯＦＦ比に優れた薄膜トランジスタが形成されることになる。
【００６４】
上記した各製造工程において、各要素の構成材料を基板上に成膜する方法としては、無電界めっきやインクジェット、スピンコートに限らない他のめっき方法やスパッタ法、あるいは蒸着等の真空中での成膜、他の印刷方法を用いてもよい。また、各成膜材料の焼成温度も上記に限らないし、焼成を必ずしも行う必要はない。さらに、基板３４，３９どうしの貼り合わせも必ずしも減圧下で行う必要はなく、貼り合わせ時に圧力を印加しなくてもよい。本実施形態では、両基板３４，３９を圧着させることにより貼り合わせることとした。
【００６５】
つまり、ソース電極４１ｃおよびドレイン電極４１ｄと半導体層４１ａとは圧着により導通をとるため、半導体層４１ａの表面がシリコンのように自然酸化膜を形成する材料の場合は、導通を安定してとることが困難である。有機半導体や酸化物半導体のように、自然酸化膜による接触抵抗の変化が発生しない材料が好適である。特に、有機半導体や酸化物半導体を用いて構成した半導体層４１ａは塗布法によっても形成することができるため、本実施形態の製造方法には適している。
【００６６】
このように、本実施形態では両基板３４，３９を圧着により接続するので、従来のように異方性導電膜のような特別な材料を貼り合わせ界面に介在させる必要がない。その結果、薄くて軽い半導体装置の作成が可能である。
【００６７】
また、可視光ではなく、赤外光を用いてアライメントマーク１１２を読み取ることも可能である。これは、赤外光に対し透明な基板上に赤外光を透過させない材料や反射させる材料でアライメントマーク１１２を形成することによって実現できる。赤外光を透過させない材料としては、Ｃｕやそれ以外の金属、透明電極等の使用も可能である。この方法によれば、アライメントマーク１１２を読み取るための読取孔１１３を各基板３４，３９に形成する必要がなくなる。
【００６８】
（第２実施形態の半導体装置「ＢＧＴＣ（２）」の製造方法）
図８は、ボトムゲートトップコンタクト（ＢＧＴＣ）構造の薄膜トランジスタを内蔵する半導体装置の第２の製造工程を示す断面図である。なお、以下の説明において先の第１実施形態の製造方法と同一の工程については説明を省略する。
先に述べた第１実施形態の製造方法では、第１基板３４側に半導体層４１ａを形成したが、本実施形態では第２基板３９側に半導体層４１ａを形成する点において、先の実施形態とは異なっている。
【００６９】
図８（ａ）に示すように、第１基板３４の表面３４ａ上にゲート電極４１ｅを形成した後、図８（ｂ）に示すように、ゲート電極４１ｅを覆うようにして第１基板３４の表面３４ａ全体にゲート絶縁膜４１ｂを形成する。
このようにして、ゲート電極４１ｅおよびゲート絶縁膜４１ｂを有する第１基板３４を用意する。
【００７０】
一方、図８（ｃ）に示すように、第２基板３９の裏面３９ｂ側にソース電極４１ｃおよびドレイン電極４１ｄを形成するとともに、表面３９ａ側に画素電極３５を形成する。
次に、図８（ｄ）に示すように、裏面３９ｂ側に形成されたソース電極４１ｃおよびドレイン電極４１ｄ上に一部乗り上げるようにして半導体層４１ａを形成する。
このようにして、ソース電極４１ｃ、ドレイン電極４１ｄ、半導体層４１ａおよび画素電極３５を有する第２基板３９を用意する。
【００７１】
次に、図８（ｅ）に示すように、第１基板３４の表面（一面）３４ａ側と第２基板３９の裏面（一面）３９ｂ側とを対向させて、これら第１基板３４および第２基板３９どうしを圧着させることにより貼り合わせる。この際、上述したアライメントマーク１１２を用いて両基板３４，３９の位置決めを行う。このようにして、両基板３４，３９間にＢＧＴＣ構造の薄膜トランジスタＴＲが形成される。
【００７２】
本実施形態の製造方法の場合、ゲート絶縁膜４１ｂと半導体層４１ａとが別基板３４，３９に形成されることになる。このため、双方の界面（各基板３４，３９の貼り合わせ界面）の清浄度をいかにして保つかが重要となる。
そこで、貼り合わせ前の両基板３４，３９（ゲート電極４１ｅおよびゲート絶縁膜４１ｂ付きの第１基板３４、ソース電極４１ｃ、ドレイン電極４１ｄ、半導体層４１ａおよび画素電極３５付きの第２基板３９）をそれぞれ減圧下で保存しておき、大気中に晒さずに減圧下においてこれらの貼り合わせを行う。
これにより、信頼性の高い薄膜トランジスタＴＲ（ｂｇｔｃ）が得られる。
【００７３】
（第３実施形態の半導体装置「ＢＧＴＣ（３）」の製造方法）
図９は、ボトムゲートトップコンタクト（ＢＧＴＣ）構造の薄膜トランジスタを内蔵する半導体装置の第３の製造工程を示す断面図である。なお、以下の説明において先の各実施形態の製造方法と同一の工程については説明を省略する。
本実施形態では、第１基板３４側にゲート電極４１ｅのみを形成し、第２基板３９側にその他の構成要素を形成する点において先の実施形態と異なっている。
【００７４】
図９（ａ）に示すように、第１基板３４の表面３４ａ上にゲート電極４１ｅを形成する。
一方、図９（ｂ）に示すように、第２基板３９の裏面３９ｂ側にソース電極４１ｃおよびドレイン電極４１ｄを形成するとともに、表面３９ａ側に画素電極３５を形成する。
次に、図９（ｃ）に示すように、裏面３９ｂ側に形成されたソース電極４１ｃおよびドレイン電極４１ｄ上に一部乗り上げるようにして半導体層４１ａを形成する。その後、これらソース電極４１ｃ、ドレイン電極４１ｄおよび半導体層４１ａを覆うようにして裏面３９ｂ全体にゲート絶縁膜４１ｂを形成する。
【００７５】
そして、図９（ｄ）に示すように、第１基板３４の表面（一面）３４ａ側と第２基板３９の裏面（一面）３９ｂ側とを対向させて、アライメントマーク１１２を利用して両基板３４，３９の位置決めを行う。その後、これら第１基板３４および第２基板３９どうしを圧着させながら貼り合わせることによって、ＢＧＴＣ構造の薄膜トランジスタを備えた半導体装置が得られる。
【００７６】
本実施形態の製造方法の場合、ゲート絶縁膜４１ｂおよび半導体層４１ａの界面における清浄度を良好に保つことができるとともに、ソース電極４１ｃおよびドレイン電極４１ｄと半導体層４１ａとの接続が良好な状態で形成できる。ゲート電極４１ｅとゲート絶縁膜４１ｂとは両基板３４，３９の貼り合わせによって接触することになるが、ゲート電極４１ｅとゲート絶縁膜４１ｂとの間に電流を流す必要がないため、比較的プロセスマージンを大きく取ることができる。ただし、これらゲート電極４１ｅとゲート絶縁膜４１ｂとの間に隙間が形成されないように（気泡が混入しないように）貼り合わせることが重要である。隙間（空間）が残っているとその部分でゲート電圧が低下してしまうことになるため、注意して貼り合わせを行う。
【００７７】
（第４実施形態の半導体装置「ＢＧＴＣ（４）」の製造方法）
図１０は、ボトムゲートトップコンタクト（ＢＧＴＣ）構造の薄膜トランジスタを内蔵する半導体装置の第４の製造工程を示す断面図である。なお、以下の説明において先の各実施形態の製造方法と同一の工程については説明を省略する。
本実施形態では、第２基板３９側に画素電極３５のみを形成し、第１基板３４側にその他の構成要素を形成する点において先の実施形態と異なっている。
【００７８】
図１０（ａ）〜（ｃ）に示すように、第１基板３４の表面３４ａ上に、ゲート電極４１ｅ、ゲート絶縁膜４１ｂ、半導体層４１ａ、ソース電極４１ｃおよびドレイン電極４１ｄを形成し、薄膜トランジスタＴＲを有した基板を用意する。
一方、図１０（ｄ）に示すように、第２基板３９の表面３９ａ側には画素電極３５のみを形成する。この画素電極３５は第２基板３９の厚さ方向を貫通する貫通孔１３を介して裏面３９ｂ側に露出している。
そして、図１０（ｅ）に示すように、両基板３４，３９を圧着により貼り合わせることによって、第２基板３９に形成されたコンタクトホールＨを介して第２基板３９側の画素電極３５が第１基板３４側のドレイン電極４１ｄに接続され、これら基板３４，３９間に薄膜トランジスタＴＲが形成されることになる。
【００７９】
本実施形態では、ソース電極４１ｃおよびドレイン電極４１ｄを、Ｃｕペーストを半導体層４１ａ上に直接塗布することにより形成した。この方法によれば、ゲート電極４１ｅとソース電極４１ｃおよびドレイン電極４１ｄとのオーバーラップ領域を直接形成することができる。薄膜トランジスタＴＲの寄生容量（Ｃｇｓ）はオーバーラップ領域の面積に比例する。貼り合わせ時の合わせ位置ばらつき寸法はオーバーラップ領域の面積のばらつきと成る。このため上記方法で寄生容量のばらつきの小さい薄膜トランジスタが作成できる。
【００８０】
次に、トップゲートボトムコンタクト（ＴＧＢＣ）構造の薄膜トランジスタを内蔵する半導体装置の製造方法について、以下に２つの例を挙げて説明する。
【００８１】
（第１実施形態の半導体装置「ＴＧＢＣ（１）」の製造方法）
図１１は、ＴＧＢＣ構造の薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図である。
まず、第１基板３４の表面３４ａ上にソース電極４１ｃおよびドレイン電極４１ｄを形成し（図１１（ａ））、これらソース電極４１ｃおよびドレイン電極４１ｄに一部乗り上げるようにして半導体層４１ａを形成する。その後、第１基板３４の表面３４ａ上に、ソース電極４１ｃ、ドレイン電極４１ｄおよび半導体層４１ａを覆うとともに、ドレイン電極４１ｄの一部を露出させる貫通孔４１Ｂを有したゲート絶縁膜４１ｂを形成する（図１１（ｂ））。
【００８２】
一方、第２基板３９の所定の位置に貫通孔１３を形成し、この貫通孔１３の内部を生めるようにして、表裏面のそれぞれにＣｕからなる金属膜を成膜する。
次に、表裏面に設けた両金属膜を適宜パターニングすることによって、表面３９ａ上に画素電極３５を形成し、裏面３９ｂ側にゲート電極４１ｅを形成する（図１１（ｃ））。ゲート電極４１ｅを形成する際、貫通孔１３上の金属膜を残すようにパターニングを行うことによって、表面３９ａ側に設けられた画素電極３５の一部が裏面３９ｂ側に突出した、突出部３５Ａが形成される。この突出部３５Ａは第１基板３４に設けられたゲート絶縁膜４１ｂの貫通孔４１Ｂに対応する形状となっている。
【００８３】
そして、両基板３４，３９を貼り合わせることによって、これらの間にＴＧＢＣ構造の薄膜トランジスタＴＲが形成されることになる。このとき、第１基板３４側のゲート絶縁膜４１ｂの貫通孔４１Ｂ内に、第２基板３９側の画素電極３５の突出部３５Ａが挿入されることによって、画素電極３５がドレイン電極４１ｄに接続される。
【００８４】
本実施形態の製造方法によれば、半導体層４１ａとゲート絶縁膜４１ｂとを連続して形成するため、これらの界面を保護できて清浄度を保つことができる。また、半導体層４１ａおよびゲート絶縁膜４１ｂがエッチング液等の薬液に晒されることがないので、良好なＴＦＴ特性が得られる。また、フォトエッチング法を用いて各電極を形成することによって微細なパターンとすることができる。また、本実施形態においては、ソース電極４１ｃおよびドレイン電極４１ｄと半導体層４１ａとを連続して形成しているため、有機ＴＦＴ以外の他の半導体材料（シリコンのような自然酸化膜を形成する材料）に対しても電極４１ｄ，４１ｃとの良好なコンタクト特性を得ることができる。
【００８５】
（第２実施形態の半導体装置「ＴＧＢＣ（２）」の製造方法）
図１２は、トップゲートボトムコンタクト（ＴＧＢＣ）構造の薄膜トランジスタを内蔵する半導体装置の第２の製造工程を示す断面図である。なお、以下の説明において先の各実施形態の製造方法と同一の工程については説明を省略する。
本実施形態では、第２基板３９側に画素電極３５のみを形成し、第１基板３４側にその他の構成要素を形成する点において先の実施形態と異なっている。
【００８６】
図１２（ａ）〜（ｃ）に示すように、第１基板３４の表面３４ａ上に、ゲート電極４１ｅ、ゲート絶縁膜４１ｂ、半導体層４１ａ、ソース電極４１ｃおよびドレイン電極４１ｄを形成し、薄膜トランジスタＴＲを有した基板を用意する。
一方、図１２（ｄ）に示すように、第２基板３９の表面３９ａ側には画素電極３５のみを形成する。
そして、両基板３４，３９を貼り合わせることによって、薄膜トランジスタＴＲ（ＴＧＢＣ）のドレイン電極４１ｄと画素電極３５とが接続されることになる。
【００８７】
次に、ボトムゲートボトムコンタクト（ＢＧＢＣ）構造の薄膜トランジスタを内蔵する半導体装置の製造方法について説明する。
図１３は、ＢＧＢＣ構造の薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図である。
まず、第１基板３４の表面３４ａ上に、ゲート電極４１ｅ、ゲート絶縁膜４１ｂ、ソース電極４１ｃおよびドレイン電極４１ｄを形成する（図１３（ａ），（ｂ））。
一方、第２基板３９の所定の位置に貫通孔１３を形成し、表面３９ａ上に画素電極３５を形成する（図１３（ｃ））。このとき、画素電極３５の一部を裏面３９ｂ側に突出させるようにして形成する。さらに、裏面３９ｂ上に半導体層４１ａを形成する。
【００８８】
そして、両基板３４，３９を貼り合わせることによって、これらの間にＢＧＢＣ構造の薄膜トランジスタＴＲが形成されることになる。このとき、両基板３４，３９を圧着させるようにして外側から加圧することによって、半導体層４１ａがソース電極４１ｃおよびドレイン電極４１ｄの間の隙間に入り込むようにして接合されるとともに、画素電極３５の突出部３５Ａがドレイン電極４１ｄ上に圧着（押圧）される。画素電極３５の突出部３５Ａは第２基板３９の裏面３９ｂから突出しているため、基板貼り合わせ時の加圧によって画素電極３５の突出部３５Ａがドレイン電極４１ｄ上に圧着（押圧）されることになる。その結果、双方の接続不良が防止されて確実に導通をとることができる。
【００８９】
本実施形態においては、ソース電極４１ｃおよびドレイン電極４１ｄをインクジェットによる印刷法を用いて形成した。印刷法はフォトエッチング法に比べてパターニング精度が低下する。このため、ソース電極４１ｃおよびドレイン電極４１ｄをフォトエッチング法により形成しても良いが、ゲート絶縁膜４１ｂがエッチング液に晒されることになるため耐薬品性を有する材料であることが好ましい。印刷法はインクジェット法に限らず、他の印刷方法を用いてもよい。
【００９０】
また、ＢＧＢＣ構造のトランジスタの他の製造方法としては、例えば、表面３４ａ側にゲート電極４１ｅとその上にゲート絶縁膜４１ｂとが形成された第１基板３４と、表面３９ａ側に画素電極３５が形成され、裏面３９ｂ側にソース電極４１ｃおよびドレイン電極４１ｄとこれらの上に半導体層４１ａとが形成された第２基板３９と、を貼り合わせることによって、これらの間にＢＴＢＧ構造の薄膜トランジスタを形成しても良い。
また、表面３４ａにゲート電極４１ｅが形成された第１基板３４と、裏面３９ｂ上に、半導体層４１ａ、ソース電極４１ｃおよびドレイン電極４１ｄおよびゲート絶縁膜４１ｂが形成された第２基板３９と、を貼り合わせることによってＢＧＢＣ構造の薄膜トランジスタＴＲを形成してもよい。
【００９１】
このように、各製造方法においても、第１基板３４上にゲート電極４１ｅを形成し、第２基板３９側に画素電極３５を形成し、第１基板３４および第２基板３９のどちらかにソース電極４１ｃおよびドレイン電極４１ｄを形成する。
【００９２】
次に、トップゲートトップコンタクト（ＴＧＴＣ）構造の薄膜トランジスタを内蔵する半導体装置の製造方法について説明する。
【００９３】
図１４は、ＴＧＴＣ構造の薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図である。
第１基板３４の表面３４ａ上に半導体層４１ａとその周縁部に一部乗り上げるようにしてソース電極４１ｃおよびドレイン電極４１ｄをこの順で形成する（図１４（ａ），（ｂ））。
第２基板３９の表面３９ａ上に画素電極３５を形成した後、裏面３９ｂ側にゲート電極４１ｅを形成し（図１４（ｃ））、その上を覆うようにして裏面３９ｂの全体にゲート絶縁膜４１ｂを形成する（図１４（ｄ））。
そして、第１基板３４と第２基板３９とを貼り合わせることによって、両基板３４，３９間にＴＧＴＣ構造の薄膜トランジスタＴＲを形成する（図１４（ｅ）。
【００９４】
また、ＴＧＴＣ構造のトランジスタの他の製造方法としては、例えば、第１基板３４上に半導体層４１ａとソース電極４１ｃおよびドレイン電極４１ｄ、ゲート絶縁膜４１ｂとをこの順で形成し、第２基板３９の表面３９ａ上に画素電極３５を形成するとともに、裏面３９ｂ上にゲート電極４１ｅをこの順で形成しておき、両基板３４，３９を貼り合わせることによって形成してもよい。
【００９５】
また、第１基板３４上に半導体層４１ａと、ソース電極４１ｃおよびドレイン電極４１ｄと、およびゲート絶縁膜４１ｂとゲート電極４１ｅとをこの順で形成し、第２基板３９の表面３９ａ上に画素電極３５を形成しておき、両基板３４，３９を貼り合わせることによって形成してもよい。
【００９６】
次に、半導体層の保護方法について述べる。
半導体層４１ａは実際に電流が流れる領域であり、不純物が混入していると電気特性が大きく変化することが一般的に知られている。このため、半導体層４１ａの上下には不純物の侵入を防止するための保護層を設けることが重要となる。特に、ポリイミドのようなフレキシブル基板は一般に有機材料であり、不純物が多く、さらに水分や酸素をよく透過させてしまうことも知られている。
【００９７】
以下に、保護層を備えた薄膜トランジスタの構成について述べる。
図１５は、保護層を備えた薄膜トランジスタを内蔵する半導体装置の製造工程を示す断面図である。ここでは、ＢＧＴＣ構造の薄膜トランジスタの構成について述べるが、これ以外の構造の薄膜トランジスタの場合にも適用できる。
図１５（ａ）に示すように、第１基板３４の表面３４ａ上にゲート電極４１ｅを形成し、図１５（ｂ）に示すように、ゲート電極４１ｅを覆うようにしてゲート絶縁膜４１ｂを形成するとともに、その上に半導体層４１ａを形成する。
【００９８】
一方、図１５（ｃ）に示すように、第２基板３９の表面３９ａ上に画素電極３５を形成するとともに、裏面３９ｂ側にソース電極４１ｃおよびドレイン電極４１ｄを形成する。その後、ソース電極４１ｃおよびドレイン電極４１ｄどうしの間にこれらソース電極４１ｃおよびドレイン電極４１ｄよりも薄い厚さで保護層３８を形成する。保護層３８はゲート絶縁膜４１ｂと同一材料を用いて形成する。この場合はアクリル材料が用いられる。保護層３８をゲート絶縁膜４１ｂの形成材料と同一の材料を用いて形成することにより、材料コストが抑えられる。
そして、図１５（ｅ）に示すように両基板３４，３９を貼り合わせることによって、これらの間にＢＧＴＣ構造の薄膜トランジスタＴＲが形成されることになる。
【００９９】
このように、半導体層４１ａの上下がゲート絶縁材料（ゲート絶縁膜４１ｂと保護層３８と）によって挟まれた状態となり、半導体層４１ａを保護することが可能となる。これにより、半導体層４１ａ内に不純物が侵入してしまうのを防止することができる。
【０１００】
ここでは、半導体層４１ａと第２基板３９との境界部分に保護層３８を設けた構成としたが、半導体層４１ａと第１基板３４とが接触する構成の場合にはこれらの境界部分に保護層３８を設けるようにし、半導体層４１ａへの不純物の侵入を防止する。
【０１０１】
その他の構成としては、ＴＧＢＣ構造（図１（ｂ））およびＴＧＴＣ構造（図１（ｄ））の薄膜トランジスタの場合は（図１（ｂ））、第１基板３４と半導体層４１ａとの間に保護層３８を設け、ＢＧＢＣ構造（図１（ｃ））の薄膜トランジスタの場合は、第２基板３９と半導体層４１ａとの間に保護層３８を設けることによって、半導体層４１ａを保護することができる。
【０１０２】
次に、反射電極および薄膜トランジスタを備えた半導体装置の製造方法について述べる。
図１６は、反射電極とＢＴＢＣ構造の薄膜トランジスタとを備えた半導体装置の製造工程を示す断面図である。
図１６（ａ），（ｂ）に示すように、第１基板３４上にゲート電極４１ｅ、ゲート絶縁膜４１ｂ、半導体層４１ａをこの順で形成する。
一方、図１６（ｃ）に示すように、反射電極４５を介して第２基板３９および第３基板４６を貼り合わせるとともに、第２基板３９の裏面３９ｂ上にソース電極４１ｃおよびドレイン電極４１ｄを形成し、第３基板４６の表面４６ａ上に画素電極３５を形成する。ここで、画素電極３５は第２基板３９および第３基板４６を貫通するコンタクトホールＨを介してドレイン電極４１ｄに接続される。
そして、第１基板３４の表面３４ａ側と、第３基板４６が貼り合わされた第２基板３９の裏面３９ｂ側とを貼り合わせることによって、これらの間に、上方が反射電極４５で覆われたＢＧＴＣ構造の薄膜トランジスタＴＲが形成されることになる。
【０１０３】
なお、ここでは、ＢＧＴＣ構造の薄膜トランジスタを例に挙げて述べたが、他の構成の薄膜トランジスタの場合にも、上述した製造方法を用いて作成できる。
【０１０４】
（アクティブマトリクス基板）
図１７（ａ）〜（ｅ）は、上記した各構造の薄膜トランジスタを内蔵する半導体装置を用いて作成したアクティブマトリクス基板の概略構成を示す平面図であり、図１８は、１画素における等価回路図である。
図１７（ａ）に示すアクティブマトリクス基板（素子基板３００）には、複数の画素４０がマトリクス状に配列してなる表示部（表示エリア）５が設けられている。各画素４０は上記した各構造のいずれかからなる制御トランジスタＴＲｃ（図１８）を有しており、素子基板３００を構成する第１基板３０内に埋め込まれている。この制御トランジスタＴＲｃは上記した各製造方法を用いて作成されたものである。
【０１０５】
素子基板（半導体装置）３００上には、３つの走査線駆動回路６１、２つのデータ線駆動回路６２、３つの共通電源回路６４が、フレキシブル基板２０１Ａ〜２０１Ｃ上にそれぞれＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）実装（あるいはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）実装）されている。また、フレキシブル基板２０１Ａ〜２０１Ｃにはそれぞれ外部回路基板２０２Ａ〜２０２Ｃが接続されている。外部回路基板２０２Ａ〜２０２Ｃには、上記した走査線駆動回路６１、データ線駆動回路６２、共通電源回路６４をそれぞれ駆動するための、ドライバＩＣや電池、メモリー等の回路が実装されている。
【０１０６】
また、表示部５から引き出された複数の配線（走査線６６やデータ線６８）は、走査線駆動回路６１、データ線駆動回路６２および共通電源回路６４が実装されている領域にまで延出され、各実装領域に形成された接続端子にそれぞれ接続されている。そして、かかる接続端子に対してフレキシブル基板２０１Ａ〜２０１ＣがＡＣＰやＡＣＦを介して実装されている。
【０１０７】
図１７（ｂ）に示す素子基板（半導体装置）３０１は、上記した各構造のいずれかからなる駆動トランジスタＴＲｓ（図１９）を備えて構成された内蔵ドライバ（走査線駆動回路６１、データ線駆動回路６２、共通電源回路６４）を有しており、これらが表示部５の周囲の第１基板３０内に埋め込まれている。素子基板３０１の一辺には、フレキシブル基板２０４を介して、上記した内蔵ドライバを駆動するためのコントローラーＩＣや電池、メモリー等の回路が実装された外部回路基板２０５が接続されている
【０１０８】
図１７（ｃ）に示す素子基板（半導体装置）３０２は、内蔵ドライバ（走査線駆動回路６１、データ線駆動回路６２、共通電源回路６４）を駆動するためのコントローラーＩＣや電池、メモリー等の回路が、電子部品１０として第１基板３０内に複数埋め込まれている。
【０１０９】
図１７（ｄ）に示す素子基板（半導体装置）３０３は、内蔵ドライバ（走査線駆動回路６１、データ線駆動回路６２、共通電源回路６４）が上記した各構造の薄膜トランジスタを有するものではなく、電子部品でも有るドライバＩＣ５１，５２、５４を備えて構成されている。走査線駆動回路６１は複数のドライバＩＣ５１を有してなり、データ線駆動回路６２複数のドライバＩＣ５２を有してなり、共通電源回路６４は複数のドライバＩＣ５４を有してなる。図１７（ｄ）では素子基板３０３の一辺にフレキシブル基板２０４を介して外部回路基板２０５が接続されているが、これらの代わりに、図１７（ｅ）に示すように複数の電子部品１０を第１基板３０内に内蔵させた素子基板（半導体装置）３０４としても良い。
【０１１０】
上記した各素子基板３００〜３０４の表示部５には、図１８に示すように、複数の走査線６６と複数のデータ線６８との交点位置に対応して複数の画素４０が設けられている。１画素（画素４０）における画素回路は、表示素子としての電気光学素子（機能素子）３２と、スイッチング動作を行って電気光学素子３２に電圧を印加させるための制御トランジスタＴＲｃと、を含んでそれぞれ構成されている。
【０１１１】
各画素４０における制御トランジスタＴＲｃは、ゲートに走査線６６が接続され、ソースにデータ線６８が接続され、ドレインに保持容量Ｃｓの一方の電極と画素電極３５（電気光学素子３２）とが接続されている。保持容量Ｃｓの他方の電極は、図示略の容量線と接続されている。
【０１１２】
なお、図１８では保持容量を記載したが保持容量を付加していない等価回路であってもよい。
【０１１３】
図１９は、図１７（ｃ）のＡ−Ａ線に沿う断面図である。
素子基板３０２は複数の基材を貼り合わせてなるもので、ここでは３つの基材３０Ａ、３０Ｂ、３０Ｆが貼り合わされてなる。基材３０Ａに埋め込まれた電子部品１０の出力側には、基材３０Ｂに形成されたＣｕからなる接続線２３（コンタクトホールＨ）を介して走査線駆動回路６１（内臓ドライバ）の駆動トランジスタＴＲｓのゲート電極４１ｅが接続されている。接続配線２２は電子部品１０どうしの接続等に用いられている。基材３０Ｂと基材３０Ｆとの間には上述した方法で作成された、内蔵ドライバを構成する制御トランジスタＴＲｃ（図１９では走査線駆動回路６１のみ図示）および画素回路を構成する駆動トランジスタＴＲｓが配置されている。ここで、基材３０Ａおよび基材３０Ｂ、基材Ｆは共に非透明ポリイミドから構成されている。また、基材３０Ａ、３０Ｂ、３０Ｆは厚さ５０μｍからなり、同一の厚さを有するものである。
【０１１４】
なお、図２に示した上方に反射電極４５を有した薄膜トランジスタは、画素ＴＦＴの代わりとして用いることができる。各画素に設けられた反射電極４５は不図示の接続配線等によって互いに接続され、表示エリア外で電源に接続される。これにより、複数の反射電極４５に対して同時に同じ電圧を印加することができる。
【０１１５】
ここで、トランジスタＴＲｃ，ＴＲｓは塗布法と焼成とを繰り返すことによって作成することが好ましい。一般的に、シリコン系や酸化物ＴＦＴでは作成にプラズマＣＶＤやスパッタ法を用いる。この方法では、プラズマが発生し基板が強く帯電する。本実施例においては、基材３０Ａと基材３０Ｂとを貼り合わせてなる第１基板３０内に電子部品１０を埋め込んだ後に制御トランジスタＴＲｃおよび駆動トランジスタＴＲｓを含む駆動回路層２４を作成している。
【０１１６】
このため、電子部品１０が既に埋め込まれた第１基板３０をＴＦＴの作成の際にプラズマに晒すことになる。第１基板３０をプラズマに晒すと、電子部品１０が静電破壊してしまう。特に、電子部品１０の外部接続端子１０ａに接続される接続線２３が表面３０ａに露出しているため、そこから静電気が電子部品１０内に侵入して静電破壊が生じてしまう。このため、プラズマを用いない工程で薄膜トランジスタを作成することが好ましい。
【０１１７】
その一つの手法として、印刷やインクジェットによる塗布法と焼成の組み合わせ、または蒸着、ゾルゲル法等が挙げられる。このような手法を用いて作成できる有機ＴＦＴや酸化物ＴＦＴが好適である。
【０１１８】
図２０は、図１７（ｅ）のＢ−Ｂ線に沿う断面図である。
素子基板３０４は複数の基材を貼り合わせてなるもので、ここでは６つの基材３０Ａ〜３０Ｆが貼り合わされてなる。
図２０に示す素子基板３０４は、非透明ポリイミドからなる複数の基材３０Ａ〜３０Ｅが積層されてなる第１基板３０と、その表面３０ａ上に形成された駆動回路層２４とを中心に構成されている。
【０１１９】
第１基板３０内には、制御トランジスタＴＲｃを含む画素回路により構成される駆動回路層２４を駆動するためのドライバＩＣ５１，５２（図１７（ｅ）），５４（図１７（ｅ））と、これらドライバＩＣ５１，５２，５４を制御するための複数の電子部品１０（コントローラー６３）とが保持されている。
【０１２０】
具体的には、基材３０Ａと基材３０Ｂとの間に電子部品（コントローラ）１０とドライバＩＣ５１とが配置されており、これら（外部接続端子１０ａ、５１ａどうし）が基材３０Ｂ上に設けられた接続配線２２を介して接続されている。ドライバＩＣ５１は、基材３０Ｂ上に形成されたゲート接続線６６Ａを介して第１基板３０の表面３０ａ（基材３０Ｅの表面３０ａ）上の走査線６６と接続されている。ここで、基材３０Ｃ上に形成された保持容量接続線６９Ａは不図示のコンタクトホール、接続線等を介して表面３０ａ上の保持容量線６９に接続されている。
【０１２１】
制御トランジスタＴＲｃは、内部に電子部品（コントローラ）１０、ドライバＩＣ５１等が埋め込まれ、表面３０ａに走査線６６、ゲート電極４１ｅ、保持容量線６９等が設けられた第１基板３０上に、ゲート絶縁膜４１ｂを介して、制御トランジスタＴＲｃの他の構成要素を備えた基材３０Ｆを貼り合わせることによって、これら第１基板３０（基材３０Ｅ）と基材３０Ｆとの間に形成されることになる。基材３０Ｆ上に設けられた画素電極３５はコンタクトホールＨを介して制御トランジスタＴＲｃのドレイン電極４１ｄに接続されている。
基材３０Ｆも非透明ポリイミドからなり、制御トランジスタＴＲｃの保護層としても機能する。
【０１２２】
本実施例における画素回路には、ゲート絶縁膜４１ｂを介して対向配置される一対の保持容量電極１ａ，１ｂを有する保持容量Ｃｓが設けられている。保持容量Ｃｓを構成する一方の保持容量電極１ａは制御トランジスタＴＲｃのドレイン電極４１ｄに接続され、他方の保持容量電極１ｂは保持容量線６９に接続されている。この保持容量Ｃｓは制御トランジスタＴＲｃと同層であり、ゲート絶縁膜４１ｂを保持容量として用いている。
【０１２３】
本実施例においても、第１基板３０内に保持された電子部品１０の静電破壊を防止するために、プラズマを用いない工程で薄膜トランジスタを作成することが好ましい。その手法として、上記した印刷やインクジェットによる塗布法と焼成の組み合わせ、または蒸着、ゾルゲル法等が挙げられ、先と同様に、このような手法を用いて作成できる有機ＴＦＴや酸化物ＴＦＴが好適である。
【０１２４】
なお、図１９および図２０では、基材３０Ａと基材３０Ｂとの間に電子部品１０が保持された構成となっているが、他の基材間や基材内に保持された構成としても良い。電子部品１０が各基材の厚さより厚いときは複数層の基材にまたがって保持される。また、膜厚方向において複数の電子部品が基材を挟んで重なるように、配置しても良い。
また、図１９および図２０では、表示部５の周囲に電子部品が配置されているが、表示部５内に配置しても良い。また、表示部５および表示部５の周囲（非表示エリア）のいずれにも配置させるようにしても良い。これにより、これら素子基板３０２，３０４を用いて構成される電気光学装置の額縁を小さくすることができる。
また、電子部品１０の外部との接続端子（図示せず）を第１基板の駆動回路層２４の裏面に設けても良い。そこでは第１基板３０の裏面に外部接続電極を設け、電気光学装置と外部との信号の入出力や電力の供給等を行う。電子部品１０としては、上記に限らず電池、メモリ、通信機能、抵抗、コンデンサ等の部品等を用いても良い。
【０１２５】
次に、上述した各構成の素子基板を用いて構成される電気光学装置について述べる。
図２１は、電気泳動表示装置の概略構成を示す断面図である。
図２１に示す素子基板３０２は、図１９に示した素子基板と同様である。
電気泳動表示装置（電気装置）１２０は、上述した素子基板３０２と、対向基板３１０との間に電気光学素子３２としての電気泳動層が挟持されている。対向基板３１０は、基板３１と、その一面（電気光学素子３２側の面）全体に形成された対向電極３７と、を有して構成されている。電気泳動層（電気光学素子３２）は、複数のマイクロカプセル２０を配列してなる。そして、マイクロカプセル２０内に保持され、互いに異なる極性に帯電した白粒子と黒粒子とが、画素電極３５と対向電極３７との間に印加される電圧に基づいて移動することにより表示が行われる。
なお、電気泳動層（電気光学素子３２）の構成としては、マイクロカプセル２０を用いるものではなく、隔壁のような他の仕切りを用いる方法でも良いし、仕切りのない構成であっても良い。
【０１２６】
また、白粒子を用いずに黒粒子のみを用いた電気泳動材料の利用も可能である。この場合は、白表示を実現するために、図２に示した反射電極４５を用いる構成とする。反射電極４５により外光を反射させて白表示を行う。
【０１２７】
図２２は、液晶装置の概略構成を示す断面図である。
図２２に示す素子基板３０２は、図１９に示した素子基板と同様である。
液晶装置（電気装置）１２１は、上述した素子基板３０２と、対向電極３７を有した対向基板３１０との間に電気光学素子３２としての液晶層を挟持してなるものである。
液晶材料としては、ゲストホスト液晶、ＰＤＬＣ（高分子分散型液晶）、ＰＮＬＣ（高分子ネットワーク型液晶）のようにセルギャップｄの影響の少ないものを適用した。一般に、液晶はセルギャップｄと屈折率の異方性Δｎとの積Δｎ・ｄにより光学設計を行っている。フレキシブル基板を採用した場合には、液晶表示装置を湾曲させた際にセルギャップが変化する。そのため、液晶表示装置を筒状に丸めたりすると表示の色やコントラストがシフトすることがある。このため、上記した液晶材料を用いることが望ましいが、それ以外の液晶材料であっても構わない。
【０１２８】
ここで、液晶材料を用いる場合、それ自体がメモリー性を有していないため、ＳＲＡＭのような揮発性メモリーを各画素に設けることが望ましい。
また、液晶装置の場合は偏光板が必要になる。これに対して上記した電気泳動表示装置の場合は偏光板が不要なため明るい表示が可能である。
【０１２９】
なお、液晶材料の代わりに、エレクトロルミネッセンス、エレクトロクロミック、エレクトロウェッティング等を用いても構わない。
【０１３０】
このように、液晶装置や電気泳動表示装置を含む電気光学装置では、素子基板３００の材料としてフレキシブル性を有するポリイミド材料を用いている。フレキシブル性を有する材料は一般的に有機材料であり、熱膨張係数がリジットな無機材料よりも約１桁大きく、熱伝導係数が１桁小さい。このため、素子基板３００が発熱すると熱が溜まりやすく基板が伸びる。このため電気光学装置に反りが発生する。さらに、この状態で電気光学装置を湾曲させた状態で使用すると、電子部品１０と接続配線２２との接続不良や配線の断線等が生じるおそれがある。従来、エレクトロルミネッセンスを用いた電気光学装置に熱拡散器を具備した無機基板を用いて、素子基板に熱が溜まらないようにしたものがあるが構造が煩雑であった。
【０１３１】
このように、フレキシブル性あるいは有機材料を主体とした材料からなる素子基板３００（第１基板３０）を備える電気光学装置を湾曲させた状態で使用する場合には、電気光学材料（電気光学素子）として発熱が少なくなる材料を用いることが望ましい。発熱が少なくなる材料とは、表示を行っている際に電流や電圧をなるべく流さない材料である。最も好適なのはメモリー性を有する電気光学材料であって、一度電圧を印加した後は電圧を印加しない状態であっても表示を保持できるものである。具体的には、電気泳動材料やエレクトロクロミック材料である。その次に好適なのは、電流ではなく電圧で駆動する材料を用いるものであり、液晶やエレクトロウェッティングである。最も好ましくないものは、電流で駆動するエレクトロルミネッセンスである。
【０１３２】
なお、素子基板３０２の第１基板３０や第２基板３１、第１基板３４、第２基板３９として用いる材料としては、フレキシブル性を有するポリエステル、ＰＥＴや他の有機材料、無機材料が挙げられる。また、フレキシブル性を有しないものであれば、ＢＴ樹脂、アリル化フェニレン樹脂、液晶ポリマー、ＰＥＥＫ、エポキシ樹脂、紙フェノール、紙エポキシ、ガラスコンポジット、ガラスエポキシ、薄ガラス、テフロン（登録商標）、セラミックス、それらのコンポジット材料や他の有機、無機材料を用いても良い。ゴムなどのように伸縮性を有する基板を用いても良い。
【０１３３】
また、画素電極３５、対向電極３７、ソース電極４１ｃ、ドレイン電極４１ｄ、ゲート電極４１ｅ、保持容量Ｃｓの保持容量電極１ａ，１ｂ、各種配線（走査線６６、データ線６８、保持容量線６９等）に用いる材料としては、Ｃｕ、Ａｕ以外の金属ペースト、金属、有機導電性材料、無機導電性材料、透明電極（ＩＴＯ）、カーボンナノチューブ等の導電材料等を用いてもよい。
【０１３４】
また、第１基板３０や第２基板３１、第１基板３４、第２基板３９を構成する基材の数や厚みも上記に限らない。また、第１基板３０が多層基板ではなく単層基板から構成されていても良く、第１基板３０内に電子部品とＴＦＴの配線や電極を埋め込むことができれば多層基板に限らない。
また、画素回路の構成としては、前段の走査線６６によって保持容量Ｃｓに容量が保持される前段ゲート容量方式としても構わない。
【０１３５】
ここで、液晶材料、電気泳動材料、エレクトロルミネッセンス材料、およびエレクトロクロミック材料等は、湿度により特性が変化することが知られている。例えば、湿度が材料中に多く含まれてしまうと、リーク電流が増加して消費電力が増えてしまう。これを防止するために耐湿構造にすることが重要となる。
以下に、耐湿構造とした素子基板の構成について述べる。
【０１３６】
図２３（ａ）〜（ｂ）に制御トランジスタに対する耐湿性が付与された素子基板の概略構成を示す。
図２３（ａ）に示すように、第１基板３０を構成する複数の基材の少なくともいずれか１つを耐湿性基板７８に代えても良い。耐湿性基板７８としてはガラス基板が挙げられ、ここでは厚さ２０μｍまで薄厚化したガラス基板が用いられる。第１基板３０の最下層に設けられる基材３０Ａを耐湿性基板７８にしてもよいし、それ以外の基材を耐湿性基板７８に代えても良い。また、いずれかの基材どうしの間に介在させても良い。また、第１基板３０の裏面３０ｂ側に耐湿性基板７８を別途設ける構成としてもよい。
【０１３７】
図２３（ｂ）では、基材３０Ｆの表面３０ｅ全体を覆うようにして耐湿層７９が設けられている。この耐湿層７９の表面上に画素電極３５が形成されている。耐湿層７９は、窒化シリコンからなるもので、シリコンを含む有機物を塗布、焼成することによって形成した。この耐湿層７９は、第１基板３０の表面３０ａ（図２３（ｃ））および裏面３０ｂのいずれかに設けてもよいし、第１基板３０を構成する複数の基材どうしの間に配置しても良い。耐湿層７９の配置位置は特に限定されることはなく、１層に限らず複数設けてもよい。
また、制御トランジスタＴＲｃの保護層としても機能する基材３０Ｆの材料自体に耐湿性を付与しても良いし、第１基板３０を構成する基材の材料自体に耐湿性を付与しても良い。ここで、耐湿層の材料としては窒化シリコンに限らない。
【０１３８】
ところで、上記した各実施形態においては、ＴＦＴの構成要素を異なる基材上に分けて形成しておき、これら基材どうしを貼り合わせることによって貼り合わされた基板間にＴＦＴを作成している。ここで、製造歩留まりを低下させる要因がいくつかある。まず１つ目は、基材どうしを貼り合わせる際に、ゲート電極４１ｅと、ソース電極４１ｃおよびドレイン電極４１ｄとの間や、保持容量における一対の保持容量電極１ａ，１ｂ間において、ショート不良が発生するおそれがあることである（図２８（ａ），（ｂ））。各電極はＣｕなどの金属からなるため剛性を有しているとともに同一エリアにおいて互いに重なる構成のため、基材どうしを貼り合わせた際に、ゲート電極４１ｅとソース電極４１ｃおよびドレイン電極４１ｄとの間でショートする。
【０１３９】
２つ目は、基材どうしの貼り合わせ面が凹凸形状になっているため、貼り合わせた後に貼り合わせ界面に気泡が混入したりして接触不良が生じることである（図２８（ａ），（ｂ））。つまり、基材どうしを圧着させることによって電極間の導通をとっているため、接触不良発生しやすい。
【０１４０】
以下に、製造不良を防止する対策方法について述べる。
（ショート不良対策）
図２４（ａ）はオフセット構造のＴＦＴを示す断面図であって、（ｂ）はオフセット構造の保持容量を構成する断面図である。
前述したＴＦＴの構成では、平面視においてゲート電極４１ｅの周縁部に一部重なるようにしてソース電極４１ｃとドレイン電極４１ｄとが配置されていた。
【０１４１】
図２４（ａ）に示す薄膜トランジスタＴＲは、ソース電極４１ｃおよびドレイン電極４１ｄのいずれも平面視においてゲート電極４１ｅと重なっておらず、ソース電極４１ｃおよびドレイン電極４１ｄとゲート電極４１ｅとの間にオーバーラップ部分（平面視で重なる部分）のないオフセット構造とされている。
ソース電極４１ｃおよびドレイン電極４１ｄは、平面視においてゲート電極４１ｅから所定の距離だけ離れた位置（オフセット位置）に配置されている。そして、面方向におけるゲート電極４１ｅとソース電極４１ｃおよびドレイン電極４１ｄとの間のオフセット部分には、導電部１１４，１１５が配置されている。導電部（第１導電部）１１４は、一端側がソース電極４１ｃに接続されており、他端側が平面視でゲート電極４１ｅと重なるようにして形成されている。導電部（第２導電部）１１５は、一端側がドレイン電極４１ｄに接続されており、他端側が平面視でゲート電極４１ｅと重なるようにして形成されている。半導体層４１ａはこれら導電部１１４，１１５の対向するそれぞれの端部上に一部乗り上げるようにして形成されている。
【０１４２】
また、前述した保持容量の構成では、一対の保持容量電極１ａ，１ｂが平面視において対向配置されていた。
図２４（ｂ）に示す保持容量Ｃｓは、保持容量電極１ａ，１ｂどうしが平面視で重なっておらず、これら保持容量電極１ａ，１ｂどうしの間にオーバーラップ部分のない構成とされている。そして、保持容量電極１ａ，１ｂ間の面方向におけるオフセット部分には導電部１１６が配置されている。この導電部１１６は、保持容量電極１ｂを覆うようにしてゲート絶縁膜４１ｂ上に形成されており、その一端側がオフセット配置された保持容量電極１ａ（ドレイン電極４１ｄ）に接続されている。
【０１４３】
ここで、ゲート電極４１ｅ、ドレイン電極４１ｄ、およびソース電極４１ｃは、Ｃｕなどの硬質な金属材料によって形成されるため、ゲート電極４１ｅと、ドレイン電極４１ｄおよびソース電極４１ｃとのオーバーラップ領域を基板どうしの貼り合わせによって形成使用とする場合、基板どうしの圧着によってこれら硬質な電極間でショートが発生することがある。
本実施形態で用いている導電部１１４〜１１６は、有機材料のような柔らかい材料で構成されている。このため、基板どうしの貼り合わせ時の圧着によって上記した各電極どうしを良好に接触させることが可能となり、電極間ショートの発生を防止することができる。導電部１１４〜１１６の材料としては、有機導電ポリマーやカーボンナノチューブ、その他の有機材料や、有機・無機材料の混合材料等の非金属材料を用いることができる。
【０１４４】
図２４（ａ）に示す構成以外の薄膜トランジスタの構成にも適用可能である。また、導電部１１４〜１１６を配置する位置は上記した位置に限らない。半導体層４１ａと、ソース電極４１ｃおよびドレイン電極４１ｄを接続できれば良く、また、保持容量Ｃｓを構成する一方の保持容量電極１ａに接続できれば、どの位置でも構わない。
【０１４５】
（接触不良対策）
電極どうしの接触不良は、貼り合わせる基材どうしの貼り合わせ面に凹凸があることで、各基材上にそれぞれ分けて形成された各電極（配線）どうしを十分に接触させることができないことが原因である。特に、薄膜トランジスタを構成する各電極４１ｃ，４１ｄ，４１ｅは特定のエリアに形成され、且つ、膜厚も厚めに形成されるため、接触不良が生じやすい。
【０１４６】
図２５（ａ）は対策前の構成を示す図であり、図２５（ｂ）は対策後の構成を示す図である。
そこで、図２５（ａ）に示すように、各電極４１ｃ，４１ｄ，４１ｅやこれらに接続される配線等の部材を各基材３０Ａ〜３０Ｅ内にそれぞれ埋め込むように構成する。このとき、各電極４１ｃ，４１ｄ，４１ｅや各配線の表面は露出させておき、基材の表面と同一面上かそれよりも若干突出させた状態にしておく。これにより、基材どうしを貼り合わせた際に電極どうしの接触不良を低減させることができる。
なお、金属膜の埋め込みは、画素電極３５や反射電極４５等にも適用可能である。
【０１４７】
次に、上記した各実施形態の素子基板を備えた電気装置を他の装置へ応用した例を示す。
図２６及び図２７は、ロボットの人工皮膚として感圧センサーを用いた例であって、図２６はロボットの指先に感圧センサーが設けられた例を示す図、図２７は感圧センサーの構成を示す一部の断面図である。
図２６及び図２７に示すように、ロボットの指先７４に設けられた感圧センサー７０（電気装置）は複数の検出素子（電気光学装置の画素に対応）７１を備えて構成されている。検出素子７１は、上記各実施形態のいずれかの素子基板を用いて構成することが可能である。
検出素子７１は、第１基板３０および当該第１基板３０上に設けられた駆動回路層２４を有してなる素子基板（半導体装置）９２と、第２基板３１上に対向電極３７を有する対向基板３１０と、これら素子基板９２および対向基板３１０間に配置される圧電素子７７と、を備える。
【０１４８】
検出エリア９６内の第１基板３０上には、検出電極９７及び制御トランジスタＴＲｃを具備する検出回路９８と、この検出回路９８に接続される駆動回路９９が配置されている。また、検出エリア９６内における第１基板３０の内部には、検出回路９８および駆動回路９９を構成するための配線等が埋め込まれている。また、検出エリア９６と非検出エリア９５との境界部分の第１基板３０の内部には、上記配線等を介して検出回路９８および駆動回路９９に接続される駆動ＩＣ７６が埋め込まれている。
一方、対向基板３１０は、第２基板３１と、第２基板３１の内面（圧電素子７７と対向する面）に設けられたカーボンナノチューブからなる対向電極３７とを備えて構成されている。ここで、第２基板３１は厚さ０．２ｍｍのＰＥＴからなる。
【０１４９】
そして、これら素子基板９２と対向基板３１０との間に、厚さ１μｍのトリフルオロエチレンとフッ化ビニリデンの共重合体からなる圧電素子７７が挟持されている。トリフルオロエチレンとフッ化ビニリデンの共重合体は有機材料であり、素子基板９２と同様に湾曲させることが可能である。また、素子基板９２および対向基板３１０の周縁部どうしの間には、圧電素子７７を取り囲むようにして区画形成されたシール材６５が配置されている。
【０１５０】
このような検出素子７１を多数備えてなる感圧センサー７０は、各検出素子７１に対して圧力がかかったときに対向電極３７と画素電極３５との間に電圧が誘起され、この電圧変化を検出することによって、ロボットの指先７４が物体に触れたか否かが判断される。
【０１５１】
ここで、素子基板９２としては、上記した各実施形態のうちいずれかを用いることが可能である。
なお、圧電材料としては、上記に限らない他の有機材料、無機材料を用いることができる。圧電材料の代わりに焦電材料を用いれば二次元温度センサーを構成することができ、光電変換材料を用いれば二次元光センサーやテラヘルツ波センサー、Ｘ線センサーを構成することができる。また、電流値の変化を検出する構成としても良い。また、これ以外の電気機器への応用も可能である。
第１基板３０と第２基板３１にゴムのように伸縮性の有る材料を用いると電気装置に伸縮性を持たせる事ができる。これは手のひらのような複雑な面に隙間無く電気装置を配置できる。
【０１５２】
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１５３】
上記した各実施形態では、駆動回路層以外の素子を第１基板３０内に埋め込むことにより、素子基板の４辺、つまり電気装置の４辺全てをフレキシブルにすることができる。これにより、紙のように薄くて軽い柔軟性に富んだ電気装置であって、装置全体の薄厚化、狭額縁化などによる小型化や軽量化、さらには高堅牢性（高信頼性）を実現することができる。これにより、電気装置の汎用性が広がる。
【０１５４】
以上の実施例においてカプセル型の電気泳動材料を用いたがこれに限らない。隔壁型のような仕切りが存在するものでも良いし、仕切りが存在しないものでも良い。また、異なる極性に帯電した白黒の２粒子以外の粒子構成でも構わない。
また、適用できる電気光学材料は電気泳動材料に限らない。例えば液晶、ＥＬ、エレクトロウェッティング、ＭＥＭＳ等を用いることもできる。
また、電子部品を表示エリアの外側に設置しても良いし、表示エリアの下方に埋め込むことによって、額縁が極力小さくなるようにした構成としても良い。
【符号の説明】
【０１５５】
５…表示部、３０，３４…第１基板、３０ａ，３０ｅ，３４ａ，３９ａ，４６ａ，１１１ａ…表面、３１，３９…第２基板、３２…電気光学素子（機能素子）、３４ａ…表面（一面）、３５…画素電極、３８…保護層、３９ｂ…裏面（一面）、４０，ＴＦＴ…画素、４１ａ…半導体層、４１ｂ…ゲート絶縁膜、４１ｃ…ソース電極、４１ｄ…ドレイン電極、４１ｅ…ゲート電極、７１…検出素子（電気装置）、９２，３００，３０１，３０２，３０３，３０４…素子基板、９２，３００，３０１，３０２，３０３，３０４…素子基板（半導体装置）、ＴＲ，ＴＲｃ…薄膜トランジスタ、１００，１０２，１０３，１０５…半導体装置、１１２…アライメントマーク、１１３…読取孔、１１４，１１６…導電部、１１４…導電部（第１導電部）、１１５…導電部（第２導電部）、１２０…電気泳動表示装置（電気装置）、１２１…液晶装置（電気装置）、３１０…対向基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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