(57)【要約】【課題】ＤＡ変換前のデジタルデータの確認をＤＡ変換後のアナログデータを用いて行うことのできる駆動装置と該駆動装置の検査方法を提供する。【解決手段】本適用例にかかる駆動装置は、ビット列変換器と、ＤＡ変換器と、を含み、第１のビット列から構成される第１のデジタル階調データが、前記ビット列変換器により第２のビット列から構成される第２のデジタル階調データに変換され、前記第２のデジタルデータが、前記ＤＡ変換器によりアナログデータに変換されて出力されることを特徴とする。また、該アナログデータを測定することにより、容易に駆動装置の検査を行うことができる。【選択図】図１
2012053327.tif 000002
【特許請求の範囲】
【請求項１】
ビット列変換器と、
ＤＡ変換器と、を含み、
第１のビット列から構成される第１のデジタル階調データが、前記ビット列変換器により第２のビット列から構成される第２のデジタル階調データに変換され、
前記第２のデジタル階調データが、前記ＤＡ変換器によりアナログデータに変換されて出力されることを特徴とする駆動装置。
【請求項２】
前記第２のビット列は、前記第１のビット列におけるビットの並びを替えたものであることを特徴とする請求項１に記載の駆動装置。
【請求項３】
更に、演算器を含み、前記第１のデジタル階調データは前記演算器の出力であることを特徴とする請求項１又は２に記載の駆動装置。
【請求項４】
前記ビット列変換器が行う前記第１のビット列におけるビット列の並び替えは、外部からの制御信号により制御されることを特徴とする請求項１乃至３のいずれか一項に記載の駆動装置。
【請求項５】
アナログデータを駆動する駆動装置の検査方法であって、
前記駆動装置が、演算器と、ビット列変換器と、ＤＡ変換器と、を含み、
前記演算器の演算結果である第１のビット列を有する第１のデジタル階調データが、前記ビット列変換器により第２のビット列を有する第２のデジタル階調データに変換され、
前記第２のデジタル階調データが、前記ＤＡ変換器により前記アナログデータに変換され、
前記アナログデータを測定することにより、前記演算器の検査を行うことを特徴とする駆動装置の検査方法。
【請求項６】
前記第２のビット列は、前記第１のビット列におけるビットの並びを入れ替えたものであることを特徴とする請求項５に記載の駆動装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば、液晶表示パネルなどに対して画像データを駆動する駆動装置と該駆動装置の検査を行うための検査方法に関する。
【背景技術】
【０００２】
従来、液晶組成物と薄膜トランジスター（以降ＴＦＴと呼ぶ）とを組み合わせた液晶表示パネルを用いた表示装置において、該液晶表示パネルに画像データを出力するために駆動装置（以降ソースドライバーと呼ぶ）が用いられている。図８に、表示装置１の概略ブロック図を示す。表示装置１は、液晶表示パネル２、ソースドライバー４及び走査ドライバー５、ソース信号線６及び走査信号線７を有する。図８中の３は表示パネルに含まれるＴＦＴ及び画素電極含む部分で、ソース信号線６と走査信号線７との交点付近に配置される画素を示した概略図である。ソースドライバー４がソース信号線に出力する画像データ（以降ソースデータと呼ぶ）はアナログデータであり、複数の階調を表すデジタルデータが駆動装置内のデジタル−アナログ変換器（以降ＤＡ変換器と呼ぶ）により変換されたものである。尚、図８に示したソースドライバー４の個数、走査ドライバー５の個数、ソース信号線６の本数及び走査信号線７の本数は便宜上のものであり、表示装置に用いられる液晶表示パネルの画素数などの使用により個数または本数が決められるものである。
【０００３】
ソースドライバーの検査に用いられる検査装置は、階調数が大きくなるにつれて複数の階調を表すデジタルデータにおけるビット列の最下位ビット（以降ＬＳＢ；Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔと呼ぶ）側のデータの変化に対応するソースデータの変化量が小さくなり、より高い精度が必要になる。特許文献１には、ＬＣＤドライバーにセンス端子を設け、測定機側のガンマ電源のセンス点からガンマ端子とセンス端子とにガンマ電圧を供給することで、測定時のガンマ電圧の配線に関わる影響を小さくして安定したガンマ電圧を与えることができ、これにより正確な測定が行えることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１３９０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ソースドライバーの検査において、デジタル−アナログ変換（以降ＤＡ変換と呼ぶ）前のデータが正しいかどうかの確認を行いたい場合がある。ＤＡ変換前のデータは通常のソースドライバーの使用においては、ソースドライバー外部に出力する必要がないことから、ＤＡ変換前のデータの確認を行うためには専用の端子を設けるか、検査のときのみ他の端子を切り替えてＤＡ変換前のデータを出力できるようにするなどの対応が必要となる。しかしながら、上述したような端子の設定が行えない場合がある。このような場合は、ＤＡ変換後のアナログ信号を測定することで、ＤＡ変換前のデータの確認を行うことになる。ソースデータの振幅幅が３Ｖとした場合、ＤＡ変換前の階調データを８ビットとするとＬＳＢのみの変化は、ソースデータの変化量としては１１．７ｍＶに過ぎない。ＤＡ変換後のアナログ信号の変化量はごく僅かであり、ＤＡ変換後のアナログデータの測定結果を用いてＤＡ変換前のデジタルデータの検査を安定して行うことは、ＤＡ変換器若しくは検査装置の動作安定性等を考慮すると、検査装置側の工夫だけで行うには難しいと考えられる。
【課題を解決するための手段】
【０００６】
本発明は、上述した課題の少なくともひとつを解決するためになされたものであり、以下の適用例又は実施形態として実現することが可能である。
【０００７】
［適用例１］
本適用例にかかる駆動装置は、ビット列変換器と、ＤＡ変換器と、を含み、第１のビット列から構成される第１のデジタル階調データが、前記ビット列変換器により第２のビット列から構成される第２のデジタル階調データに変換され、前記第２のデジタル階調データが、前記ＤＡ変換器によりアナログデータに変換されて出力されることを特徴とする。
【０００８】
この構成によれば、ビット列変換器により第１のビット列を第２のビット列に変換し、ＤＡ変換器により第２のビット列をアナログデータに変換して出力することで、アナログデータの変化量を第１のデジタル階調データの変化幅に対する変化量以上の変化量とすることができる。これにより、たとえば、第１のデジタル階調データのＬＳＢのみが変化した場合において、第１のビット列に対応するアナログデータの変化量よりも第２のビット列に対応するアナログデータの変化量を大きくすることができ、第１のデジタル階調データが正しい値となっているかどうかの検査を容易に行うことができる。また、アナログデータを検査装置などに付随する表示装置にイメージとして表示したときの目視による確認も容易に行うことができる。
【０００９】
［適用例２］
上記適用例にかかる駆動装置において、前記第２のビット列は、前記第１のビット列におけるビットの並びを入れ替えたものであることが好ましい。
【００１０】
この構成によれば、第２のビット列を第１のビット列のビットの並びを入れ替えたものにすることで、ビット列変換器の構成を簡単なものとすることができる。
【００１１】
［適用例３］
上記適用例にかかる駆動装置において、更に、演算器を含み、前記第１のデジタル階調データは前記演算器の出力であることが好ましい。
【００１２】
この構成によれば、演算器の出力である第１のデジタル階調データのビット列を変更して検査が行われることで、演算器の検査を容易に行うことができる。
【００１３】
［適用例４］
上記適用例にかかる駆動装置において、前記ビット列変換器が行う前記第１のビット列におけるビット列の並び替えは、外部からの制御信号により制御されることが好ましい。
【００１４】
この構成によれば、駆動装置外部からの制御信号によりビット列変換器の制御が行えることにより、検査のときに検査装置からビット列変換器の制御を行うことができ、演算器の検査内容に応じてＤＡ変換されるデジタルデータのビット列の変更を行うことができる。これにより、演算器の行う演算に対して検査結果の判定が容易となるように検査装置がビット列を変更することが可能となる。
【００１５】
［適用例５］
本適用例にかかる駆動装置の検査方法は、アナログデータを駆動する駆動装置の検査方法であって、前記駆動装置が、演算器と、ビット列変換器と、ＤＡ変換器と、を含み、前記演算器の演算結果である第１のビット列を有する第１のデジタル階調データが、前記ビット列変換器により第２のビット列を有する第２のデジタル階調データに変換され、前記第２のデジタル階調データが、前記ＤＡ変換器により前記アナログデータに変換され、前記アナログデータを測定することにより、前記演算器の検査を行うことを特徴とする。
【００１６】
この方法によれば、演算器の演算結果である第１のビット列を有する第１のデジタル階調データをビット列変換器により第２のビット列を有する第２のデジタル階調データに変換し、第２のデジタル階調データをＤＡ変換器によりアナログデータに変換して測定することにより、演算器の演算結果の判定を容易に行うことができる。
【００１７】
［適用例６］
上記適用例にかかる駆動装置の検査方法において、前記第２のビット列は、前記第１のビット列におけるビットの並びを入れ替えたものであることが好ましい。
【００１８】
この方法によれば、第２のビット列を第１のビット列の並びを入れ替えたものにすることで、ビット列変換器の構成を容易にすることができ、検査のための回路規模を小さくすることができる。
【図面の簡単な説明】
【００１９】
【図１】第１実施形態における駆動装置の回路構成の一部を示すブロック図。
【図２】駆動装置とテスターとの接続を示す模式図。
【図３】変更されるビット列の並びのイメージ図。
【図４】第２実施形態における駆動装置の回路構成の一部を示すブロック図。
【図５】第３実施形態における駆動装置の回路構成の一部を示すブロック図。
【図６】第３データ変換器の概略ブロック図。
【図７】データ演算変換器のブロック図。
【図８】表示装置の概略ブロック図。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について図を用いて説明する。
【００２１】
（第１実施形態）
図１に示したのは、本発明を適用したひとつの駆動装置１００１の回路構成の一部を示すブロック図である。駆動装置１００１は、シリアルデータを入力とし、該シリアルデータをパラレルデータに変換して複数の階調を示すデジタル画像データを生成し、該デジタル画像データに基づいてアナログデータを生成して出力する装置である。入力されるシリアルデータは複数であり、出力されるアナログデータも複数である。図１で示した、第１シリアルデータ１１００及び第２シリアルデータ１１０１が駆動装置１００１に入力される複数のシリアルデータの内の２本であり、第１アナログデータ１１６０及び第２アナログデータ１１６１が駆動装置１００１から出力される複数のアナログデータの内の２本である。駆動装置１００１は、表示パネルなどの表示に用いるソースデータを駆動するために用いられる。第１アナログデータ１１６０及び第２アナログデータ１１６１は、駆動装置１００１に接続される表示パネルの水平方向に隣り合う画素のソースデータとして用いられる。図１には駆動装置に並行して入力されるシリアルデータを２本示しているが、これは便宜上のことであり、本発明の実施は入力されるシリアルデータが２本の場合に限られる訳ではない。尚、便宜上、第１アナログデータ１１６０に基づいて表示が行われる画素を画素Ｐ（ｎ）、第２アナログデータ１１６１に基づいて表示が行われる画素を画素Ｐ（ｎ＋１）で表すことにする。ｎは、表示パネルの水平方向の１ライン上に並べられた画素をラインの所定の一方向から数えたときの自然数である。
【００２２】
駆動装置１００１は出力するアナログデータの数に対応した数の処理ユニットから構成される。図１において、第１処理ユニット１２００及び第２処理ユニット１２０１が該処理ユニットに当たる。該処理ユニットについて、図１に示した第１処理ユニット１２００を用いて説明する。第１処理ユニット１２００は、第１ラッチ１０５０、第２ラッチ１０４０、第１演算器１０３０、ビット列変換器１０２０及びＤＡ変換器１０１０を含む。第１シリアルデータ１１００は、第１データ変換器１０６０で第１パラレルデータ１１１０に変換され、第１処理ユニット１２００の入力となる。
【００２３】
第１パラレルデータ１１１０は、第１のタイミングで第１ラッチ１０５０に保持され、その後、第２のタイミングで第２ラッチ１０４０に保持され、第１画像データ１１３０として第１演算器１０３０の入力となる。第１演算器１０３０には、第２処理ユニット１２０１から出力される第１画像データ１１３１も入力される。第１演算器１０３０の出力である第２画像データ１１４０はビット列変換器１０２０の入力となる。ビット列変換器１０２０は、ビット列変換制御信号１１７０の制御に従い第２画像データ１１４０のビット列の並びを変換し第１表示データ１１５０としてＤＡ変換器１０１０に出力する。第１表示データ１１５０はＤＡ変換器１０１０においてアナログデータに変換され、第１アナログデータ１１６０となる。
【００２４】
次に第１演算器１０３０で行われる演算について説明する。尚、本発明の実施は、特に演算の内容を特定するものではない。演算は、駆動装置１００１に含まれる複数の処理ユニットにおいて同一のものでもよく、複数の処理ユニット個々で異なるものであってもよい。便宜上本実施形態においては後述する演算を定義して説明を行うが、演算の内容によっては複数の処理ユニット間で伝達されるデータの種類が本実施形態で示すものとは異なってくる場合がある。本実施形態においては、演算を下記のように定義した。
【００２５】
【数１】
2012053327.tif 000003
【００２６】
式（１）において、ＴＤ１は第１閾値であり、ＴＤ２は第２閾値であり、ＴＤ１＞ＴＤ２の関係にある。ＴＤ１及びＴＤ２は予め第１演算器１０３０が参照可能なレジスターなどに保持されていることでよい。式（１）の条件式に含まれるＤ１（ｎ）及びＤ１（ｎ＋１）は、第１演算器１０３０に対する入力データに当たり、Ｄ２（ｎ）が第１演算器１０３０からの出力データに当たる。第１演算器１０３０においては、Ｄ１（ｎ）が第１画像データ１１３０であり、Ｄ１（ｎ＋１）が第２処理ユニット１２０１から出力される第１画像データ１１３１であり、Ｄ２（ｎ）が第２画像データ１１４０である。Ｄ１（ｎ）は画素Ｐ（ｎ）に表示される画像の元データということができ、Ｄ１（ｎ＋１）は画素Ｐ（ｎ＋１）に表示される画像の元データということができる。隣接する２つの画素において式（１）の条件式を満たす場合には、画素Ｐ（ｎ）に表示される画像データは第２閾値ＴＤ２の値となる。
【００２７】
第２処理ユニット１２０１の動作は、上述した第１処理ユニット１２００と同じ動作となる。第２シリアルデータ１１０１は、第２データ変換器１０６１で第２パラレルデータ１１１１に変換され、第２処理ユニット１２０１の入力となる。第２パラレルデータ１１１１は、第１のタイミングで第１ラッチ１０５１に保持され、その後、第２のタイミングで第２ラッチ１０４１に保持され、第１画像データ１１３１として第１演算器１０３１の入力となる。第１演算器１０３１には、画素Ｐ（ｎ＋２）の処理を行う処理ユニット（図示しない）から出力される第１画像データ１１３２が入力される。第１演算器１０３１の出力である第２画像データ１１４１はビット列変換器１０２１の入力となる。ビット列変換器１０２１は、ビット列変換制御信号１１７０の制御に従い第２画像データ１１４１のビット列の並びを変換し第１表示データ１１５１としてＤＡ変換器１０１１に出力する。第１表示データ１１５１はＤＡ変換器１０１１においてアナログデータに変換され、第２アナログデータ１１６１となる。
【００２８】
上述した第１のタイミングは、入力されたシリアルデータがパラレルデータに変換されるのに要する時間間隔と略等しい時間間隔で規定されるタイミングである。即ち、本実施形態においては、第１シリアルデータ１１００及び第２シリアルデータ１１０１として入力されるシリアルデータが、表示される画素の階調を示す元データとなる第１パラレルデータ１１１０及び第２パラレルデータ１１１１にパラレル変換されるのに要する時間間隔でと略等しい時間間隔で規定されるタイミングである。たとえば、表示される画素データの階調が８ビットで表される場合、この略等しいタイミングとは、シリアルデータを８ビット受信する時間間隔と略等しい時間間隔で規定されるタイミングとなる。また、上述した第２のタイミングは、表示パネルの１ラインのスキャン時間に略等しい時間間隔で規定されるタイミングである。１ラインの画像の表示に用いられるパラレルデータのすべてが、すべての処理ユニットの第１ラッチに保持された後で、同一のタイミングで第１ラッチに保持されたすべてのデータが第２ラッチに保持される。図示はないが、駆動装置１００１に対して、第１のタイミング及び第２のタイミングを規定するための信号が駆動装置１００１外部から与えられる。
【００２９】
図２−（ａ）に、駆動装置１００１の検査におけるイメージを示す概略図を示す。図２−（ａ）に示したのは駆動装置１００１及び検査装置１００２である。第１シリアルデータ１１００、第２シリアルデータ１１０１及びビット列変換制御信号１１７０が検査装置１００２から駆動装置１００１に対して出力され、第１アナログデータ１１６０及び第２アナログデータ１１６１が駆動装置１００１から検査装置１００２に入力される。また、図示はないが、第１のタイミング及び第２のタイミングを規定する信号も検査装置１００２から駆動装置１００１に対して与えられる。駆動装置１００１は、第１シリアルデータ１１００、第２シリアルデータ１１０１、ビット列変換制御信号１１７０、第１のタイミングを規定する信号及び第２のタイミングを規定する信号に従った動作を行い、第１アナログデータ１１６０及び第２アナログデータ１１６１を出力する。検査装置１００２において、第１アナログデータ１１６０の値及び第２アナログデータ１１６１の値の判定が行われ、該判定の結果から第１演算器１０３０及び第１演算器１０３１において演算が正しく行われたかどうかを知ることができる。
【実施例１】
【００３０】
図３−（ａ）にビット列変換器１０２０において行われる変換のひとつのイメージを示す。図３−（ａ）では、第２画像データ１１４０若しくは第２画像データ１１４１のビットの並びが、ビット列変換器１０２０によりＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）とＬＳＢとの位置を入れ替えて並び替えた逆の並びの順番に変換され、第１表示データ１１５０若しくは第１表示データ１１５１が生成されることを示している。ビットの並びをどのように変更するかの指示はビット列変換制御信号１１７０により行われる。
【実施例２】
【００３１】
図３−（ｂ）にビット列変換器１０２０において行われる変換のひとつのイメージを示す。図３−（ｂ）では、第２画像データ１１４０若しくは第２画像データ１１４１のビットの並びが、ビット列変換器１０２０により上位４ビットと下位４ビットとを入れ替えた並びに変換され、第１表示データ１１５０若しくは第１表示データ１１５１が生成されることを示している。ビットの並びをどのように変更するかの指示はビット列変換制御信号１１７０により行われる。
【００３２】
尚、ビット列変換器１０２０は、実施例１で示したビット列の変換の機能と実施例２で示したビット列変換の機能との両方の機能を有し、どちらを使用するかをビット列変換制御信号１１７０により規定するようにしてもよい。また、ビット列の並びを任意に行えるようにビット列変換器１０２０を構成し、並び替えの指定をビット列変換制御信号１１７０でできるようにしてもよい。
【００３３】
（第２実施形態）
図４に、本発明を適用した駆動装置１００３の回路構成のブロック図の一部を示す。第１実施形態で用いた駆動装置１００１との違いは、いくつかの処理ユニットの機能をまとめてひとつの処理単位とするとともに、処理ユニット個々に有していたＤＡ変換器をひとつの処理単位がひとつのＤＡ変換器を有するように変更した点である。図４において、駆動装置１００３の構成要素の中で駆動装置１００１の構成要素と同じ構成要素となるものについては同じ符号番号を付与したものがある。
【００３４】
駆動装置１００３においては、ひとつの処理単位が第３処理ユニット１３００である。第３処理ユニット１３００は、排他的にオンとなる時分割スイッチ１０９０を有する。時分割スイッチ１０９０が排他的にオンになることにより複数の表示データが時系列的に切り替わりＤＡ変換器１０８０の入力となる。これにより、ＤＡ変換器１０８０の出力する第３アナログデータ１１８１は、複数のアナログデータが時系列的にマルチプレクスされたアナログデータとなる。尚、図４において、８本のシリアルデータから変換された８個のパラレルデータに対する処理がひとつの処理単位となることがイメージできるように符号番号を付与している。第１ラッチ（１０５０、１０５１及び１０５７）、第２ラッチ（１０４０、１０４１及び１０４７）、第１演算器（１０３０、１０３１及び１０３７）及びビット列変換器（１０２０、１０２１及び１０２７）の動作は、第１実施形態で行った説明の通りである。尚、本実施形態においては、第１パラレルデータ１１１０、第２パラレルデータ１１１１、・・・、第８パラレルデータ１１１７の８個のパラレルデータに対する処理をひとつの処理単位としてくくったが、本発明の実施においてはこれに限られるものではない。
【００３５】
図２−（ｂ）に、駆動装置１００３の検査におけるイメージを示す概略図を示す。図２−（ｂ）に示したのは駆動装置１００３及び検査装置１００４である。第１シリアルデータ１１００、第２シリアルデータ１１０１、第８シリアルデータ１１０７及びビット列変換制御信号１１７０が検査装置１００４から駆動装置１００３に対して出力され、第３アナログデータ１１８１が駆動装置１００３から検査装置１００４に入力される。
【００３６】
また、図示はないが、上述した第１のタイミング及び第２のタイミング及びを規定する信号、及び、時分割スイッチ１０９０を制御する信号が検査装置１００４から駆動装置１００３に対して与えられる。駆動装置１００３は、第１シリアルデータ１１００、第２シリアルデータ１１０１、第８シリアルデータ１１０７、ビット列変換制御信号１１７０、第１のタイミングを規定する信号、第２のタイミングを規定する信号及び時分割スイッチ１０９０を制御する信号に従った動作を行い、第３アナログデータ１１８１を出力する。検査装置１００４において、入力された第３アナログデータ１１８１の値の判定が行われ、該判定の結果から第３処理ユニット１３００に含まれる複数の第１演算器において演算が正しく行われたかどうかを知ることができる。
【００３７】
（第３実施形態）
本実施形態においても、演算器は上記した式（１）の演算を行う。しかしながら、本実施形態と第１実施形態及び第２実施形態とでは、演算器の配置位置が異なる。本実施形態においては、演算器は、処理ユニットの中ではなく後述する第３データ変換器２１００の内部に配置される。本実施形態における駆動装置２０００の概略ブロック図を図５に示す。図から分かるように、駆動装置２０００には第１シリアルデータ１１００から第８シリアルデータ１１０７の８本のシリアルデータが入力される。この８本のシリアルデータは、第３データ変換器２１００の入力データとなる。第１シリアルデータ１１００から第８シリアルデータ１１０７は第３データ変換器２１００により第１パラレルデータ２０６０から第８パラレルデータ２０６７の８個のパラレルデータに変換され、駆動装置２０００内の複数の処理ユニットの入力信号となる。図５においては、略一列に配列される複数の処理ユニットの中の両端の処理ユニットである、処理ユニット２１１０と処理ユニット２１２０とを図示した。
【００３８】
処理ユニット２１１０から処理ユニット２１２０の複数の処理ユニットに含まれるタイミングレジスター２１１５は直列に接続され、ひとつのシフトレジスターを構成しており、駆動装置２０００に入力される信号２０５１が該シフトレジスターの入力信号となる。信号２０５１として与えられたビットデータは、上述した第１のタイミングで該シフトレジスターをシフトしていく。第１パラレルデータ２０６０から第８パラレルデータ２０６７の８個のパラレルデータは該ビットデータが保持されたタイミングレジスター２１１５を有する処理ユニット内の第１ラッチ２１１１に保持される。最終段のタイミングレジスター２１１５の出力である保持信号２０７１は第３データ変換器２１００の入力信号となる。
【００３９】
上述したが、タイミングレジスター２１１５により構成されるシフトレジスターの第１段となるレジスターは、処理ユニット２１２０におけるタイミングレジスター２１１５であり、信号２０５１が入力されるレジスターである。従って、第３データ変換器２１００から出力される８個のパラレルデータは、処理ユニット２１２０から処理ユニット２１１０に向かって順次保持されることになる。
【００４０】
第１ラッチ２１１１に保持されたデータは、第１実施形態の説明において記載した第２のタイミングで第２ラッチ２１１２に伝播される。第２ラッチ２１１２に保持されたデータは時分割スイッチ２１１３がオンとなるタイミングでＤＡ変換器２１１４の入力データとなりアナログデータに変換され、第３アナログデータ１１８１として処理ユニット２１１０から出力される。尚、駆動装置２０００の診断における検査装置との接続は、図２−（ｂ）で示した駆動装置１００３の場合と同様であるため、特に図示はしない。
【００４１】
次に、第３データ変換器２１００の概略ブロック図を図６に示す。第３データ変換器２１００は、複数のデータ変換演算部１０、データセレクター３０及びデータレジスター４０を有する。第３データ変換器２１００に含まれるデータ変換演算部１０の個数は、駆動装置２０００に入力されるシリアルデータの信号線の本数と同じである。本実施形態の場合、図６から分かるように、第１シリアルデータ１１００から第８シリアルデータ１１０７までの８本のシリアルデータが入力される。従って、８個のデータ変換演算部１０が存在する。
【００４２】
データ変換演算部１０の概略ブロック図を図７に示す。データ変換演算部１０は、シリアルデータレシーバー１１、シリアル−パラレル変換器１２、バッファーレジスター１３、第２演算器１４及びビット列変換器１５を含む。第２演算器１４では、上述した式（１）の処理が実行される。
【００４３】
第１シリアルデータ１１００が入力されるデータ変換演算部１０の動作を説明する。第１シリアルデータ１１００は、シリアルデータレシーバー１１で受信され、シリアル−パラレル変換器１２に出力され、所定のビット幅のパラレルデータに変換される。所定のビット幅とは、たとえば表示パネルで表示される画素が４０９６階調である場合には１２ビット幅となる。所定のビット幅のパラレルデータに変換されたデータはバッファーレジスター１３に保持され、第２演算器１４に入力される信号８２となる。また、信号２１は、表示パネルの１ライン上で隣接する画素の入力データを扱うデータ変換演算部１０において、信号８２に当たる信号である。第２演算器１４の処理結果はビット列変換器１５により所定のビット列の並びに変換され、第１パラレルデータ２０６０として出力される。
【００４４】
表示パネルの１ラインに存在する画素の個数をＭ個とした場合、処理ユニット２１２０に入力される第８パラレルデータ２０６７の処理のためには、Ｄ（Ｍ＋１）のデータが必要になる。実際のデータとしてＤ（Ｍ＋１）は存在しないために、Ｄ（Ｍ＋１）の代わりとなるデータが必要となる。このデータが、図６で示した信号８３として与えられる“Ａ”であり、信号８３は、データセレクター３０の入力信号である。データセレクター３０の他のひとつの入力信号は、第１シリアルデータ１１００が入力されるデータ変換演算部１０から出力される信号８２である。データセレクター３０は、処理ユニット２１１０から出力される保持信号２０７１の値により信号８２又は信号８３のいずれかをデータレジスター４０に出力する。
【００４５】
処理ユニット２１１０のタイミングレジスター２１１５から出力される保持信号２０７１が有効な値のとき（上述したビットデータが存在するとき）は、第１パラレルデータ２０６０から第８パラレルデータ２０６７が処理ユニット２１１０に取り込まれることを示しており、このときにデータセレクター３０は信号８３を選択する。これにより、処理ユニット２１２０に出力するパラレルデータの処理において、データセレクター３０の出力として“Ａ”が選択されデータレジスター４０に保持されることで、第８パラレルデータ２０６７を出力するデータ変換演算部１０における次の演算で“Ａ”が使用される。“Ａ”は実験などにより予め固定値を設定しておいてもよく、外部から値を設定できるようにしてもよい。ちなみに、第１実施形態及び第２実施形態においては、特に本実施形態におけるデータセレクター３０は必要なく、Ｄ（Ｍ）の処理を行う処理ユニットの演算器におけるＤ（Ｍ＋１）の値を入力する信号に“Ａ”の値が入力されるようにすればよい。
【００４６】
また、処理ユニット２１１０のタイミングレジスター２１１５から出力される保持信号２０７１が有効な値でないときは、データセレクター３０は信号８２を選択する。これにより、第１シリアルデータ１１００からパラレルデータに変換されバッファーレジスター１３に保持されたデータがデータセレクター３０から出力され、データレジスター４０に保持される。データレジスター４０に保持されたデータは、第８パラレルデータ２０６７を出力するデータ変換演算部１０における次の演算で使用される。データレジスター４０の出力である信号８１は、図７における信号２１に相当する信号である。
【００４７】
第１実施形態及び第２実施形態では演算器及びビット列変換器を、アナログデータを生成する第１処理ユニット１２００、第２処理ユニット１２０１及び第３処理ユニット１３００の内部に有していたが、本実施形態は第３データ変換器２１００内に設けた。これにより演算器及びビット列変換器の個数を入力されるシリアルデータと同数とすることができる。このため、駆動装置１００１及び駆動装置１００３よりも少ないハードウエアのゲート数で駆動装置２０００を実現することができる。
【００４８】
以上、本発明の実施形態について説明を行ったが、本発明の実施は、上述した実施形態に限られるものではない。たとえば、演算器にビット列変換の機能を持たせ、ビット列制御信号を演算器の入力とすることで実施することも可能である。また、ビット列変換制御信号１１７０は、被検査対象における他のテストモードの制御と兼ねて設定されていてもよい。
【符号の説明】
【００４９】
１…表示装置、２…液晶表示パネル、３…画素、４…ソースドライバー、５…走査ドライバー、６…ソース信号線、７…走査信号線、１０…データ変換演算部、１１…シリアルデータレシーバー、１２…シリアル−パラレル変換器、１３…バッファーレジスター、１４…第２演算器、１５…ビット列変換器、２１…信号、３０…データセレクター、４０…データレジスター、８１…信号、８２…信号、８３…信号、１００１…駆動装置、１００２…検査装置、１００３…駆動装置、１００４…検査装置、１０１０…ＤＡ変換器、１０１１…ＤＡ変換器、１０２０…ビット列変換器、１０２１…ビット列変換器、１０３０…第１演算器、１０３１…第１演算器、１０４０…第２ラッチ、１０４１…第２ラッチ、１０５０…第１ラッチ、１０５１…第１ラッチ、１０６０…第１データ変換器、１０６１…第２データ変換器、１０８０…ＤＡ変換器、１０９０…時分割スイッチ、１１００…第１シリアルデータ、１１０１…第２シリアルデータ、１１０７…第８シリアルデータ、１１１０…第１パラレルデータ、１１１１…第２パラレルデータ、１１１７…第８パラレルデータ、１１３０…第１画像データ、１１３１…第１画像データ、１１３２…第１画像データ、１１４０…第２画像データ、１１４１…第２画像データ、１１５０…第１表示データ、１１５１…第１表示データ、１１６０…第１アナログデータ、１１６１…第２アナログデータ、１１７０…ビット列変換制御信号、１１８１…第３アナログデータ、１２００…第１処理ユニット、１２０１…第２処理ユニット、１３００…第３処理ユニット、２０００…駆動装置、２０５１…信号、２０６０…第１パラレルデータ、２０６７…第８パラレルデータ、２０７１…保持信号、２１００…第３データ変換器、２１１０…処理ユニット、２１１１…第１ラッチ、２１１２…第２ラッチ、２１１３…時分割スイッチ、２１１４…ＤＡ変換器、２１１５…タイミングレジスター、２１２０…処理ユニット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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