(57)【要約】【課題】チップコストの低下とチップ歩留りの向上とを同時に実現する。【解決手段】実施形態に係わる半導体チップは、パッド領域１１及び方形でないゲート領域１２を備える第１のレイアウトＬ１と、第１のレイアウトＬ１を１８０°回転させた第２のレイアウトＬ２とを備える。第１及び第２のレイアウトＬ１，Ｌ２は、点対称かつ重なり合わずに結合されることによりチップレイアウトを構成する。チップレイアウトは、方形のチップ領域内に配置され、第１及び第２のレイアウトＬ１，Ｌ２は、それぞれ独立に動作するＬＳＩを構成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
パッド領域及び方形でないゲート領域を備える第１のレイアウトと、前記第１のレイアウトを１８０°回転させた第２のレイアウトとを具備し、
前記第１及び第２のレイアウトは、点対称かつ重なり合わずに結合されることによりチップレイアウトを構成し、
前記チップレイアウトは、方形のチップ領域内に配置され、
前記第１及び第２のレイアウトは、それぞれ独立に動作するＬＳＩを構成する半導体チップ。
【請求項２】
前記第１及び第２のレイアウトは、それぞれ半導体メモリ及びコントローラのうちの１つを構成する請求項１に記載の半導体チップ。
【請求項３】
請求項１に記載の半導体チップと、前記半導体チップにより制御されるメモリチップとを具備し、前記第１のレイアウトにより構成されるＬＳＩ及び前記第２のレイアウトにより構成されるＬＳＩは、選択信号により選択的に動作する半導体装置。
【請求項４】
設計を行う処理部と、前記処理部を制御する制御部とを具備し、
前記制御部は、パッド領域及び方形の設計領域を設定する手段と、前記設計領域内にゲート領域を設定する手段と、前記パッド領域及び前記ゲート領域のレイアウトを第１のレイアウトとし、前記第１のレイアウトを１８０°回転させたレイアウトを第２のレイアウトとする手段と、前記第１及び第２のレイアウトを点対称かつ重なり合わずに結合させてチップレイアウトを形成する手段と、前記チップレイアウトを方形のチップ領域内に配置する手段とを備え、
前記第１及び第２のレイアウトは、それぞれ独立に動作するＬＳＩを構成するＬＳＩ設計装置。
【請求項５】
前記ゲート領域は、方形以外の形状を有する請求項４に記載のＬＳＩ設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体チップ、半導体装置及びＬＳＩ設計装置に関する。
【背景技術】
【０００２】
ＬＳＩのフロアプランのデザインは、まず、ピン数及びピン配置に基づいてＬＳＩを設計する設計領域を決定する。この設計領域は、チップの中央部に設定される。また、チップは、ウェハからチップを切り出すダイシング工程のために方形となる。チップの縦横比は、チップをパッケージや回路基板(circuit board)などに実装するときの熱応力耐性を高めるために一定範囲内に設定される。
【０００３】
一方、ＬＳＩの回路規模は、その用途に応じて様々に変化する。ＬＳＩの回路規模が設計領域のサイズよりも小さいとき、設計領域は、実際にＬＳＩが配置されるゲート領域と、それ以外の未使用領域とを有する。未使用領域は、無駄な領域であり、この未使用領域が増えることは、ウェハからチップを効率よく取り出せず、チップコストが増加することを意味する。
【０００４】
また、一般的には、１つのチップには１つのＬＳＩが形成される。このため、テスト工程によりＬＳＩが正常に動作しないと、チップ不良となり、チップ歩留りが低下する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２８４０７９号公報
【特許文献２】特開２００９−２６０３７３号公報
【特許文献３】特開平２−１２２５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、新規なチップレイアウトによりチップコストの低下とチップ歩留りの向上とを同時に実現する技術を提案する。
【課題を解決するための手段】
【０００７】
実施形態によれば、半導体チップは、パッド領域及び方形でないゲート領域を備える第１のレイアウトと、前記第１のレイアウトを１８０°回転させた第２のレイアウトとを備え、前記第１及び第２のレイアウトは、点対称かつ重なり合わずに結合されることによりチップレイアウトを構成し、前記チップレイアウトは、方形のチップ領域内に配置され、前記第１及び第２のレイアウトは、それぞれ独立に動作するＬＳＩを構成する。
【０００８】
実施形態によれば、半導体装置は、前記半導体チップと、前記半導体チップにより制御されるメモリチップとを備え、前記第１のレイアウトにより構成されるＬＳＩ及び前記第２のレイアウトにより構成されるＬＳＩは、選択信号により選択的に動作する。
【０００９】
実施形態によれば、ＬＳＩ設計装置は、設計を行う処理部と、前記処理部を制御する制御部とを備え、前記制御部は、パッド領域及び方形の設計領域を設定する手段と、前記設計領域内にゲート領域を設定する手段と、前記パッド領域及び前記ゲート領域のレイアウトを第１のレイアウトとし、前記第１のレイアウトを１８０°回転させたレイアウトを第２のレイアウトとする手段と、前記第１及び第２のレイアウトを点対称かつ重なり合わずに結合させてチップレイアウトを形成する手段と、前記チップレイアウトを方形のチップ領域内に配置する手段とを備え、前記第１及び第２のレイアウトは、それぞれ独立に動作するＬＳＩを構成する。
【図面の簡単な説明】
【００１０】
【図１】ウェハを示す図。
【図２】半導体チップを示す図。
【図３】半導体装置を示す図。
【図４】ＬＳＩ設計装置を示す図。
【図５】設計手順を示すフローチャート。
【図６】設計手順を示す図。
【図７】設計手順を示す図。
【図８】設計手順を示す図。
【図９】設計手順を示す図。
【図１０】１チップの仕様上の取り扱いを示す図。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら実施形態を説明する。
【００１２】
コンベンショナルなＬＳＩ設計装置により設計されたＬＳＩは、ピン数及びピン配置などの制限により、チップ領域内に効率よくＬＳＩを配置することが難しい。これは、ＬＳＩの回路規模に関係なく、ピン数及びピン配置などに基づいてチップ領域のサイズが決定されるためである。
【００１３】
そこで、実施形態は、ＬＳＩの回路規模がチップ領域のサイズに比べて小さく、ゲート使用率が低いフロアプランとなるときに、チップ領域内に２つのＬＳＩを配置する新規なチップレイアウトを提案する。
【００１４】
例えば、設計プロセスでは、まず、ピン数及びピン配置に基づいてパッド領域及び方形の設計領域を設定する。また、ＬＳＩの回路規模に合わせて設計領域内に実際にＬＳＩが配置されるゲート領域を設定する。ゲート領域内においてＬＳＩの設計が行われた後に、パッド領域及びゲート領域のレイアウトを第１のレイアウトとし、かつ、第１のレイアウトを１８０°回転させたレイアウトを第２のレイアウトとする。そして、第１及び第２のレイアウトを点対称かつ重なり合わずに結合させてチップレイアウトを形成する。最後に、チップレイアウトを方形のチップ領域内に配置して設計を終了する。
【００１５】
このチップ領域のサイズは、熱応力耐性が考慮されているため、その縦横比は、一定範囲内に設定されている。
【００１６】
以上のような新規なチップレイアウトによれば、１つの半導体チップにそれぞれ独立に動作する２つのＬＳＩが搭載されることになる。従って、ゲート使用率が改善され、１枚のウェハから製造されるＬＳＩ数を増やすことができる。結果として、チップコストの低下とチップ歩留りの向上とを同時に実現できる。
【００１７】
ここで、チップ領域とは、１つの半導体チップと等価である。実施形態において、チップ領域と称するのは、ＬＳＩの設計プロセスや、ウェハプロセスなどにおいては、未だ１つの半導体チップとして成立していないからである。
【００１８】
また、ゲート使用率とは、チップ領域内に占めるＬＳＩ領域（ゲート領域）の割合を意味する。
【００１９】
図１及び図２は、実施形態の半導体チップを説明するための図である。  
図１に示すように、１枚のウェハ１は、複数の半導体チップ（チップ領域）１０を備える。また、図２に示すように、半導体チップ１０は、パッド領域１１及びゲート領域１２を備える第１のレイアウトＬ１と、第１のレイアウトＬ１を１８０°回転させた第２のレイアウトＬ２とを備える。
【００２０】
第１及び第２のレイアウトＬ１，Ｌ２は、点対称かつ重なり合わずに結合されることによりチップレイアウトを構成する。例えば、第１及び第２のレイアウトＬ１，Ｌ２は、半導体チップ１０の中心点Ｏに対して点対称に配置する。但し、点対称の基準となる点は、半導体チップ１０の中心点でなくてもよい。
【００２１】
チップレイアウト（第１及び第２のレイアウトＬ１，Ｌ２）は、方形のチップ領域１０内に配置される。チップ領域１０の縦横比は、熱応力耐性に基づいて一定範囲内に設定される。
【００２２】
第１のレイアウトＬ１により構成されるＬＳＩ及び第２のレイアウトＬ２により構成されるＬＳＩは、それぞれ独立に動作する。また、これら２つのＬＳＩは、選択信号により選択的に動作する。
【００２３】
例えば、これら２つのＬＳＩがコントローラを構成するときは、選択信号により、これら２つのＬＳＩのうちの１つを動作させてもよいし、全てを同時に動作させてもよい。同様に、これら２つのＬＳＩが半導体メモリを構成するときは、選択信号により、これら２つのＬＳＩのうちの１つを動作させてもよいし、全てを同時に動作させてもよい。
【００２４】
半導体チップ１０のピン配置は、以下の３通りとなる。
【００２５】
１つ目は、第１及び第２のレイアウトＬ１，Ｌ２のパッド領域（ピン配置）１１が、それぞれ方形の半導体チップ１０の一辺に配置される場合である。この場合、全体として、半導体チップ１０の互いに対向する二辺にパッド領域１１が設けられる。ゲート領域１２の形状は、方形でも、方形以外の形状でも、どちらでもよい。
【００２６】
実施形態は、１つの半導体チップ１０に２つのＬＳＩを搭載することを前提としているため、ゲート領域１２を方形以外の形状とすることが可能になる。
【００２７】
２つ目は、第１及び第２のレイアウトＬ１，Ｌ２のパッド領域（ピン配置）１１が、それぞれ方形の半導体チップ１０の二辺に配置される場合である。この場合、全体として、半導体チップ１０の四辺の全てにパッド領域１１が設けられる。ゲート領域１２の形状は、方形でも、方形以外の形状でも、どちらでもよい。
【００２８】
３つ目は、第１及び第２のレイアウトＬ１，Ｌ２のパッド領域（ピン配置）１１が、それぞれ方形の半導体チップ１０の三辺に配置される場合である。この場合も、全体として、半導体チップ１０の四辺の全てにパッド領域１１が設けられる。ゲート領域１２の形状は、方形でも、方形以外の形状でも、どちらでもよい。
【００２９】
尚、第１及び第２のレイアウトＬ１，Ｌ２は、それぞれ、半導体メモリ、コントローラなどのＬＳＩを構成する。
【００３０】
図３は、図２の半導体チップを用いた半導体装置を示している。
【００３１】
この半導体装置は、メモリカードであり、コントローラとこれにより制御される半導体メモリとを備える。
【００３２】
例えば、図２の半導体チップをコントローラとして使用するときは、半導体装置としてのメモリカード２０は、２つのコントローラＡを備えることになる。
【００３３】
この場合、ホストコントローラ２１からのコマンド（選択信号）ＣＭＤにより、例えば、２つのコントローラＡのうちの１つを動作させ、その選択されたコントローラＡにより半導体メモリ（メモリチップ）を制御する。非選択のコントローラＡは、予備となる。
【００３４】
仮に、現在動作中のコントローラＡが不良になったときは、これに代えて、予備としてのコントローラＡを起動させることにより、半導体装置としてのメモリカード２０の寿命を延ばすことができる。
【００３５】
また、メモリカードの１つであるマルチメディアカード（ＭＭＣ）は、マルチモードと呼ばれる接続状態がある。マルチモードでは、１つのホストコントローラ２１により複数のメモリカードの動作が制御される。
【００３６】
本実施形態の半導体装置（メモリカード）は、見かけ上は１つのメモリカードであるが、実質的には、２つのメモリカードを実装しているのと等価である。
【００３７】
例えば、ホストコントローラ２１からのコマンド（選択信号）ＣＭＤにより、２つのコントローラＡを同時に動作させれば、そのうちの１つのコントローラＡとそれにより制御される半導体メモリからなる第１のメモリカードと、他の１つのコントローラＡとそれにより制御される半導体メモリからなる第２のメモリカードとを備えるコンボカードを実現することができる。
【００３８】
この場合、コントローラと半導体メモリとの対応を図るため、半導体メモリについても、コントローラと同様に、図２の半導体チップから構成するのが望ましい。
【００３９】
このようなコンボカードの利点としては、ファームウェアの簡略化とそれを検証する時間の短縮化とがある。
【００４０】
図４は、ＬＳＩ設計装置を示している。  
このＬＳＩ設計装置３１は、ＬＳＩの設計を行う処理部３２と、処理部３２の動作を制御する制御部３３とを備える。ＬＳＩ設計装置３１は、例えば、ＣＡＤ（computer aided design system）を構成する。
【００４１】
図５は、図４のＬＳＩ設計装置の動作を示している。  
図５のフローチャートは、図６乃至図９の半導体チップの設計手順に対応する。以下、これらの図に基づいて設計手順を説明する。
【００４２】
まず、設計対象となるＬＳＩのピン数及びピン配置に基づいて、パッド領域（パッドレイアウト）１１を決定する（ステップＳＴ１）。
【００４３】
パッド領域１１の決定により設計領域Ｄが自動的に設定される。例えば、パッド領域１１とチップの縦横比の範囲とに基づいて、仮チップ領域１０’を設定し、かつ、仮チップ領域１０’内に方形の設計領域Ｄを設定する。
【００４４】
次に、設計対象となるＬＳＩの回路規模及び後述する２つのレイアウト同士の結合を考慮して、設計領域Ｄ内に、実際にＬＳＩが配置されるゲート領域１２を設定する（ステップＳＴ２）。
【００４５】
設計者は、このゲート領域１２内においてＬＳＩの設計を行う。
【００４６】
設計後、ＬＳＩの静的タイミング解析（Static Timing Analysis: STA）、イベント・ドリブン方式のタイミングシミュレーションや、IR-Drop検証などを実行し、サインオフが行なえるまでＬＳＩの設計作業を繰り返す。
【００４７】
次に、パッド領域１１及びゲート領域１２のレイアウトを１８０°回転させる（ステップＳＴ３）。
【００４８】
例えば、パッド領域１１及びゲート領域１２のレイアウトを第１のレイアウトＬ１とし、かつ、第１のレイアウトＬ１を１８０°回転させたレイアウトを第２のレイアウトＬ２とする。
【００４９】
最後に、回転前後の２つのレイアウトを組み合わせる（ステップＳＴ４）。
【００５０】
例えば、第１及び第２のレイアウトＬ１，Ｌ２を点対称かつ重なり合わずに結合させてチップレイアウトを形成する。この時、ゲート未使用領域（２つのゲート領域１２の間の領域）が最小になるように両者を結合させる。そして、チップレイアウトを方形のチップ領域１０内に配置して設計作業を終了する。
【００５１】
チップ領域１０の縦横比は、熱応力耐性に基づいて一定範囲内に設定される。
【００５２】
設計作業を終えた後に、チップ領域１０内のレイアウトに基づき、マスクパターンデータを形成し、さらに、フォトマスクを形成する。また、これに代えて、第１及び第２のレイアウトＬ１，Ｌ２に基づいてフォトマスクを形成してもよい。
【００５３】
以上のフォトマスクは、２つのＬＳＩのパターンを含んでいるので、１回の転写により２つのＬＳＩを含む半導体チップのパターンを同時に転写可能である。
【００５４】
但し、フォトマスクは、第１又は第２のレイアウトＬ１，Ｌ２に基づいて１つのＬＳＩを含むパターンにしてもよい。
【００５５】
この場合、「レチクル/マスターレチクル → オリジナルマスク/マスターマスク」の縮小転写工程において、フォトリピータにより、奇数回目（例えば、１回目）の転写を通常どおりに行い、偶数回目（例えば、２回目）の転写を、パターンを１８０°回転させた状態で行うことにより、２つのＬＳＩを含む半導体チップのパターンを転写可能である。
【００５６】
設計プロセス及びウェハプロセスを終了した後に、ダイソートテストや機能テストなどを行う。これらのテストの結果、１つの半導体チップ内の２つのＬＳＩのうちの少なくとも１つが良品であれば、パッケージングプロセスを経た後に良品として製品出荷する。
【００５７】
このように、１つの半導体チップ内の２つのＬＳＩの両方が不良品でない限り、製品としては良品となるため、チップ歩留りの向上を図ることができる。
【００５８】
図１０は、実施形態の半導体チップの仕様上の取り扱いを示している。
【００５９】
１チップ内の２つのＬＳＩが共に良品であるときは、以下の２つの仕様のうちの１つを選択可能である。
【００６０】
１つは、２つのＬＳＩを同時に使用する仕様である。パッケージングも、２つのＬＳＩが同時に使用できるように行う。見掛け上は１つのＬＳＩであるが、実質的には２つのＬＳＩが実装されたパッケージであるため、ユーザは、１つのパッケージに２つのＬＳＩが搭載されているものとしてシステムを設計し、製品を製作する。
【００６１】
他の１つは、２つのＬＳＩのうちの１つを使用する仕様である。パッケージングも、１つのＬＳＩが使用できるように行えばよい。この場合、残りの１つのＬＳＩは、予備としておくことが可能である。
【００６２】
例えば、選択された１つのＬＳＩがロジックBIST (Built-in self test)などのセルフテストによりエラーと判断された後は、ファームウェア又はＣＰＵからのチップイネーブル制御によりその使用を禁止し、予備のＬＳＩを使用する制御を行う。これにより、仮にＬＳＩが故障したとしても、パッケージを交換することなく、早急な修理が可能になるため、結果的に、製品の信頼性及び寿命の向上を図ることができる。
【００６３】
１チップ内の１つのＬＳＩが良品であるときは、その良品を使用する仕様とする。
【００６４】
パッケージングは、その１つのＬＳＩが使用できるように行う。１チップ内に２つのＬＳＩを備えているため、１つのＬＳＩが不良であっても、もう１つのＬＳＩが良品であれば、それを搭載したパッケージを製品として出荷することが可能である。
【００６５】
従って、チップ歩留りの向上を図ることができる。
【００６６】
１チップ内の２つのＬＳＩが共に不良品であるときは、チップ不良として処理する。
【００６７】
尚、図２の（ａ）、（ｃ）及び（ｆ）のレイアウトにおいては、ゲート領域１２が方形を有する。この場合、２つのゲート領域１２の間をダイシングすることも可能であるため、ダイシング方法の選択により、２つのＬＳＩを有する半導体チップと１つのＬＳＩを有する半導体チップとを製造することができる。
【００６８】
また、ウェハマップ（チップ歩留り）の内容や、製品の在庫状況などに応じて、ダイシング方法を決めることも可能であるし、予め、１チップ−２ＬＳＩの製品を製造することを前提としていれば、１チップ−１ＬＳＩの製品を製造する場合に比べて、ダイシング回数を約半分に減らすことができる。
【００６９】
以上、説明したように、実施形態によれば、新規なチップレイアウトによりチップコストの低下とチップ歩留りの向上とを同時に実現することができる。
【００７０】
具体的には、半導体チップのフロアプランは、第１のレイアウトとこれをコピーした第２のレイアウトとを作成し、第１及び第２のレイアウトを点対称に組み合わせるだけなので、特性が均一の２つのＬＳＩを備えた半導体チップを容易に形成することができる。
【００７１】
ゲート使用率に応じて設計を変えることができる。例えば、ゲート使用率が一定値より高いときは、通常どおりに１チップ−１ＬＳＩの製品を設計し、ゲート使用率が一定値より低いときは、１チップ−２ＬＳＩの製品を設計することも可能である。１チップ−２ＬＳＩの製品に関しては、２つのＬＳＩのうちの少なくとも１つが良品であれば、チップとして良品と判定されるため、チップ歩留りを改善することができる。
【００７２】
第１のレイアウトを設計するときは、仮チップ領域を設定し、第１及び第２のレイアウトを結合させるときは、熱応力耐性を考慮した縦横比の範囲内にあるチップ領域内に第１及び第２のレイアウトを配置することにより、チップサイズの大幅な変更なく、チップコストの低下とチップ歩留りの向上とを図ることができる。
【００７３】
同一機能を有する複数のＬＳＩ（半導体チップ）を備える製品に、実施形態の半導体チップを適用すれば、半導体チップ数は、コンベンショナルな半導体チップ（１チップ−１ＬＳＩ）の半分で済むため、パッケージコストを低減することが可能になる。この効果は、パッケージ単価がチップ単価よりも上回っている製品に特に有効である。
【００７４】
実施形態によれば、製品の部品点数を減らせるため、その製品が搭載されるパッケージや回路基板などの面積を縮小し、総合的に製品のコストダウンを図ることができる。
【００７５】
標準で１つのＬＳＩのみを使用する仕様の製品に、実施形態の２つのＬＳＩを搭載した半導体チップを適用するときは、選択信号を用いて２つのＬＳＩのうちの１つを選択的に使用するシステムを構成することにより、実施形態に係わる半導体チップをそのようなコンベンショナルな仕様の製品に適用することも可能である。
【００７６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７７】
１：  ウェハ、  １０：  半導体チップ（チップ領域）、  １０’：  仮チップ領域、  １１：  パッド領域、  １２：  ゲート領域、  ２０：  半導体装置、  ２１：  ホストコントローラ、  ３１：  ＬＳＩ設計装置、  ３２：  処理部、  ３３：  制御部、  Ｄ：  設計領域、  Ｌ１：  第１のレイアウト、  Ｌ２：  第２のレイアウト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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