(57)【要約】【課題】半導体装置が有する素子分離膜の高さを制御する。【解決手段】半導体装置の製造方法は、基板に素子分離膜を形成し、基板の上に第１の酸化膜を形成し、第１の領域を覆い、第２の領域が露出した開口を有するレジストパターンをマスクとしてウェットエッチングを行い、第２の領域の第１の酸化膜を除去し、第２の領域の素子分離膜の上部を除去し、第２の領域の基板の上に第２の酸化膜を形成し、基板にイオン注入を行い、ウェットエッチングを行い、第１の領域の第１の酸化膜及び第２の領域の第２の酸化膜を除去し、基板の上に第１のゲート絶縁膜を形成し、第２の領域を覆い、第１の領域が露出した開口を有するレジストパターンをマスクとしてウェットエッチングを行い、第１の領域の第１のゲート絶縁膜を除去し、第１の領域の素子分離膜の上部を除去し、第１の領域の基板の上に第２のゲート絶縁膜を形成する。【選択図】図１４
2012028562.tif 000002
【特許請求の範囲】
【請求項１】
基板に、第１の領域及び第２の領域を画定する素子分離膜を形成する工程と、
前記第１の領域の前記基板の上及び前記第２の領域の前記基板の上に第１の酸化膜を形成する工程と、
前記第１の領域を覆い、前記第２の領域が露出した開口を有する第１のレジストパターンをマスクとして第１のウェットエッチングを行うことにより、前記第２の領域の前記第１の酸化膜を除去するとともに、前記第２の領域の前記素子分離膜の上部を除去する工程と、
前記第２の領域の前記基板の上に第２の酸化膜を形成する工程と、
前記基板にイオン注入を行う工程と、
第２のウェットエッチングを行うことにより、前記第１の領域の前記第１の酸化膜及び前記第２の領域の前記第２の酸化膜を除去する工程と、
前記第１の領域の前記基板の上及び前記第２の領域の前記基板の上に第１のゲート絶縁膜を形成する工程と、
前記第２の領域を覆い、前記第１の領域が露出した開口を有する第２のレジストパターンをマスクとして第３のウェットエッチングを行うことにより、前記第１の領域の前記第１のゲート絶縁膜を除去するとともに、前記第１の領域の前記素子分離膜の上部を除去する工程と、
前記第１の領域の前記基板の上に第２のゲート絶縁膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりも膜厚が厚いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
基板の上に第１酸化膜を形成する工程と、
前記第１酸化膜及び前記基板をドライエッチングすることにより、前記第１酸化膜に開口を形成するとともに、前記基板に溝を形成する工程と、
前記第１酸化膜の開口及び前記基板の溝に絶縁膜を埋め込むことにより、前記基板に、第１の領域及び第２の領域を画定する前記素子分離膜を形成する工程と、
前記第１の領域を覆い、前記第２の領域が露出した開口を有する第１のレジストパターンをマスクとして第１のウェットエッチングを行うことにより、前記第２の領域の前記第１酸化膜を除去するとともに、前記第２の領域の前記素子分離膜の上部を除去する工程と、
前記第２の領域の前記基板の上に第２酸化膜を形成する工程と、
第２のウェットエッチングを行うことにより、前記第１の領域の前記第１膜酸化膜及び前記第２の領域の第２酸化膜を除去する工程と、
前記第１の領域の前記基板の上及び前記第２の領域の前記基板の上に第３酸化膜を形成する工程と、
前記基板にイオン注入を行う工程と、
第３のウェットエッチングを行うことにより、前記第１の領域の前記第３酸化膜及び前記第２の領域の前記第３酸化膜を除去する工程と、
前記第１の領域の前記基板の上及び前記第２の領域の前記基板の上に第１のゲート絶縁膜を形成する工程と、
前記第２の領域を覆い、前記第１の領域が露出した開口を有する第２のレジストパターンをマスクとして第４のウェットエッチングを行うことにより、前記第１の領域の前記第１のゲート絶縁膜を除去するとともに、前記第１の領域の前記素子分離膜の上部を除去する工程と、
前記第１の領域の前記基板の上に第２のゲート絶縁膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりも膜厚が厚いことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）に用いられる半導体装置の１つに、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）がある。ＭＯＳＦＥＴにおいては、素子間の電気的分離のために素子分離構造を用いている。素子間分離法に、ＬＯＣＯＳ（local oxidation of silicon）やＳＴＩ（shallow trench isolation）がある。ＬＯＣＯＳは、窒化シリコン膜をマスクとして、熱酸化によりシリコン基板表面に酸化シリコン膜を形成することで素子分離膜を形成する。ＳＴＩは、例えば窒化シリコン膜のハードマスクをエッチングマスクとして用い、異方性ドライエッチングによりシリコン基板に溝を形成する。そして、シリコン基板の溝内を酸化シリコン膜等の絶縁膜で埋めることにより素子分離膜を形成する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−３０３４２３号公報
【特許文献２】特開２００３−２９７９５０号公報
【特許文献３】特開２００５−９３５６２号公報
【特許文献４】特開２００７−１０９８８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本件は、半導体装置が有する素子分離膜の高さを制御することを目的とする。
【課題を解決するための手段】
【０００５】
本件の一観点による半導体装置の製造方法は、基板に、第１の領域及び第２の領域を画定する素子分離膜を形成する工程と、前記第１の領域の前記基板の上及び前記第２の領域の前記基板の上に第１の酸化膜を形成する工程と、前記第１の領域を覆い、前記第２の領域が露出した開口を有する第１のレジストパターンをマスクとして第１のウェットエッチングを行うことにより、前記第２の領域の前記第１の酸化膜を除去するとともに、前記第２の領域の前記素子分離膜の上部を除去する工程と、前記第２の領域の前記基板の上に第２の酸化膜を形成する工程と、前記基板にイオン注入を行う工程と、第２のウェットエッチングを行うことにより、前記第１の領域の前記第１の酸化膜及び前記第２の領域の前記第２の酸化膜を除去する工程と、前記第１の領域の前記基板の上及び前記第２の領域の前記基板の上に第１のゲート絶縁膜を形成する工程と、前記第２の領域を覆い、前記第１の領域が露出した開口を有する第２のレジストパターンをマスクとして第３のウェットエッチングを行うことにより、前記第１の領域の前記第１のゲート絶縁膜を除去するとともに、前記第１の領域の前記素子分離膜の上部を除去する工程と、前記第１の領域の前記基板の上に第２のゲート絶縁膜を形成する工程と、を備える。
【発明の効果】
【０００６】
本件によれば、半導体装置が有する素子分離膜の高さを制御することができる。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体装置の製造工程図（その１）である。
【図２】実施形態に係る半導体装置の製造工程図（その２）である。
【図３】実施形態に係る半導体装置の製造工程図（その３）である。
【図４】実施形態に係る半導体装置の製造工程図（その４）である。
【図５】実施形態に係る半導体装置の製造工程図（その５）である。
【図６】実施形態に係る半導体装置の製造工程図（その６）である。
【図７】実施形態に係る半導体装置の製造工程図（その７）である。
【図８】実施形態に係る半導体装置の製造工程図（その８）である。
【図９】実施形態に係る半導体装置の製造工程図（その９）である。
【図１０】実施形態に係る半導体装置の製造工程図（その１０）である。
【図１１】実施形態に係る半導体装置の製造工程図（その１１）である。
【図１２】実施形態に係る半導体装置の製造工程図（その１２）である。
【図１３】実施形態に係る半導体装置の製造工程図（その１３）である。
【図１４】実施形態に係る半導体装置の製造工程図（その１４）である。
【図１５】実施形態に係る半導体装置の製造工程図（その１５）である。
【図１６】実施形態に係る半導体装置の製造工程図（その１６）である。
【図１７】実施形態に係る半導体装置の製造工程図（その１７）である。
【図１８】実施形態の変形例に係る半導体装置の製造工程図（その１）である。
【図１９】実施形態の変形例に係る半導体装置の製造工程図（その２）である。
【図２０】実施形態の変形例に係る半導体装置の製造工程図（その３）である。
【図２１】実施形態の変形例に係る半導体装置の製造工程図（その４）である。
【発明を実施するための形態】
【０００８】
ＭＯＳＦＥＴは、その用途により求められる性能が異なっている。例えば、入出力（Ｉ／Ｏ）部に用いられるＭＯＳＦＥＴは、高電圧が印加されるため、ある程度膜厚の厚いゲート絶縁膜を備えている。また、ロジック部に用いられるＭＯＳＦＥＴは、高速動作のため、薄膜化されたゲート絶縁膜を備えている。同一基板上に複数種類のＭＯＳＦＥＴを形成する場合、ＭＯＳＦＥＴの種類毎にゲート絶縁膜を除去する回数を変更することにより、ゲート絶縁膜の膜厚を調整している。例えば、入出力部に用いられるＭＯＳＦＥＴが形成される領域（入出力Ｔｒ領域）及びロジック部に用いられるＭＯＳＦＥＴが形成される領域（ロジックＴｒ領域）に膜厚の厚いゲート絶縁膜を形成する。そして、ロジックＴｒ領域に形成された膜厚の厚いゲート絶縁膜を除去した後、膜厚の薄いゲート絶縁膜をロジックＴｒ領域に形成することにより、ＭＯＳＦＥＴの種類毎にゲート絶縁膜の膜厚を調整する。
【０００９】
膜厚の厚いゲート絶縁膜を除去する際のウェットエッチングにより、ロジックＴｒ領域の素子分離膜のみが削られるため、入出力Ｔｒ領域の素子分離膜の高さと、ロジックＴｒ領域の素子分離膜の高さとが異なることになる。入出力Ｔｒ領域とロジック領域との境界に位置する素子分離膜では、素子分離膜に段差が発生する。
【００１０】
多結晶シリコン膜をゲート絶縁膜上に形成した後、多結晶シリコン膜上にフォトレジストを形成し、フォトレジストを露光してレジストパターンを形成する。レジストパターンをマスクとして、多結晶シリコン膜をエッチングすることにより、ゲート電極を形成する。入出力Ｔｒ領域の素子分離膜の高さと、ロジックＴｒ領域の素子分離膜の高さとが異なると、フォトレジストが部分的に隆起する。フォトレジストを露光する際に、焦点がフォトレジストの隆起した部分に合ってしまい、レジストパターンが所望の寸法にならない場合がある。その場合、ゲート電極が所望の寸法にならず、所望の特性のＭＯＳＦＥＴを製造することが困難になる。
【００１１】
上記課題を解決するための実施形態に係る半導体装置及びその製造方法を、図面を参照して、以下に説明する。実施形態の構成は例示であり、本件は実施形態の構成に限定されない。
【００１２】
《実施形態》
実施形態に係る半導体装置の製造方法においては、入出力（Ｉ／Ｏ）部に用いられるＭＯＳＦＥＴ（入出力トランジスタ）と、ロジック部に用いられるＭＯＳＦＥＴ（ロジックトランジスタ）とを同一の半導体基板１に形成する。入出力トランジスタは、例えば、駆動電圧が高いトランジスタであり、ロジックトランジスタは、例えば、入出力トランジスタよりも駆動電圧が低いトランジスタである。実施形態ではｎ型ＭＯＳＦＥＴを製造する例を示すが、これに限らず、ｐ型ＭＯＳＦＥＴを製造する場合に実施形態に係る半導体装置及びその製造方法を適用してもよい。
【００１３】
実施形態に係る半導体装置の製造方法においては、まず、熱酸化法により半導体基板１の表面を熱酸化することによって、半導体基板１の上にパッド酸化膜２を形成する。半導体基板１は、例えば、シリコン基板である。パッド酸化膜２は、例えば、ＳｉＯ2膜であ
り、パッド酸化膜２の膜厚を、例えば、５ｎｍ以上２０ｎｍ以下程度としてもよい。熱酸化法に代えて、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、半導体
基板１の上にパッド酸化膜２を形成してもよい。
【００１４】
次に、図１に示すように、パッド酸化膜２の上にマスク膜３を形成する。マスク膜３は、ＣＶＤ法により形成してもよい。マスク膜３は、例えば、ＳｉＮ膜、ＳｉＯ2膜又はＳ
ｉＯＮ膜であるが、ＳｉＮ膜、ＳｉＯ2膜及びＳｉＯＮ膜のうちのいずれか２つ以上を含
む積層膜であってもよい。例えば、原料ガスとしてジシラン（Ｓｉ2Ｈ6）及びアンモニア（ＮＨ3）を用いたＣＶＤ法により、マスク膜３としてＳｉＮ膜を形成することができる
。
【００１５】
次いで、マスク膜３の上にフォトレジストを塗布し、フォトリソグラフィにより、マスク膜３の上にフォトレジストパターン４を形成する。活性領域が覆われ、素子分離領域が露出するように、フォトレジストパターン４には開口が形成されている。フォトレジストパターン４をエッチングマスクとして、素子分離領域のマスク膜３を異方性ドライエッチングすることにより、図２に示すように、マスク膜３に素子分離領域が露出した開口５を形成する。その後、フォトレジストパターン４を、アッシング（灰化処理）等により除去する。
【００１６】
そして、開口５が形成されたマスク膜３をエッチングマスクとして、パッド酸化膜２及び半導体基板１の表層部分を異方性ドライエッチングする。異方性ドライエッチングを行うことにより、図３に示すように、パッド酸化膜２に開口を形成するとともに、半導体基板１に溝（トレンチ）６を形成する。異方性ドライエッチングは、例えば、Ｃｌ2ガスを
原料として用いてもよい。溝６の深さを、例えば、２００ｎｍ以上４００ｎｍ以下としてもよい。
【００１７】
次に、図４に示すように、マスク膜３を覆うように絶縁膜７を堆積する。半導体基板１の全面に絶縁膜７を堆積することにより、マスク膜３の開口、パッド酸化膜２の開口及び半導体基板１の溝６に絶縁膜７が埋め込まれる。ＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition：高密度プラズマ化学気相成長）法により、絶縁膜７を形成
してもよい。絶縁膜７は、例えば、ＳｉＮ膜、ＳｉＯ2膜又はＳｉＯＮ膜であるが、Ｓｉ
Ｎ膜、ＳｉＯ2膜及びＳｉＯＮ膜のうちのいずれか２つ以上を含む積層膜であってもよい
。例えば、原料ガスとしてシラン（Ｓｉ2Ｈ6）、フォスフィン（ＰＨ3）及びＯ2（酸素）を用いたＨＤＰ−ＣＶＤ法により、絶縁膜７としてＳｉＯ2膜を形成することができる。
【００１８】
半導体基板１に溝６を形成する際の異方性ドライエッチングや、半導体基板１の溝６に対する絶縁膜７の埋め込みにより、半導体基板１の表層部分は構造欠陥や汚染等のダメージを受ける。
【００１９】
次いで、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法により、絶縁膜
７からマスク膜３が露出するまで絶縁膜７を研磨する。絶縁膜７からマスク膜３が露出するまで絶縁膜７を研磨することにより、図５に示すように、半導体基板１に素子分離絶縁膜８を形成する。半導体基板１に素子分離絶縁膜８が形成されることにより、半導体基板１及びその上方に、入出力部に用いられるＭＯＳＦＥＴが形成される領域と、ロジック部に用いられるＭＯＳＦＥＴが形成される領域とがそれぞれ画定される。実施形態では、入出力部に用いられるＭＯＳＦＥＴが形成される領域を入出力Ｔｒ形成領域と表記し、ロジック部に用いられるＭＯＳＦＥＴが形成される領域をロジックＴｒ形成領域と表記する。
【００２０】
素子分離絶縁膜８の上端部分は、半導体基板１の表面よりも上方に突出している。マスク膜３の上端部分と素子分離絶縁膜８の上端部分とは、半導体基板１の深さ方向に対してほぼ同程度の位置にある。
【００２１】
素子分離絶縁膜８を形成するためのストッパ膜としてマスク膜３を用いてもよい。マスク膜３をストッパ膜として機能させるため、マスク膜３及び絶縁膜７を、研磨速度が相互に異なる材料で形成してもよい。図５では、ＣＭＰ法により、マスク膜３の表層部分を薄く除去している例を示しているが、これに限らず、マスク膜３の表層部分を除去しないようにしてもよい。
【００２２】
また、例えば、半導体基板１に対して、１０００度程度の高温でアニール処理を行ってもよい。１０００度程度の高温でアニール処理を行うことにより、素子分離絶縁膜８の高密度化及び膜応力低減が行われる。アニール処理は、絶縁膜７に対するＣＭＰ工程の前に行ってもよいし、絶縁膜７に対するＣＭＰ工程の後に行ってもよい。
【００２３】
そして、ウェットエッチングにより、マスク膜３及びパッド酸化膜２を除去することにより、図６に示すように、入出力Ｔｒ形成領域の半導体基板１の表面及びロジックＴｒ形成領域の半導体基板１の表面が露出する。例えば、マスク膜３がＳｉＮ膜である場合、リン酸（Ｈ3ＰＯ4）を用いたウェットエッチングを行い、パッド酸化膜２がＳｉＯ2膜であ
る場合、フッ酸（ＨＦ）を用いたウェットエッチングを行う。図６に示すように、隣接する素子分離絶縁膜８によって挟まれた活性領域９において、半導体基板１の表面が露出している。
【００２４】
次に、熱酸化法により半導体基板１の表面を熱酸化することによって、図７に示すように、入出力Ｔｒ形成領域の半導体基板１の上にスルー酸化膜（犠牲酸化膜）１０を形成し、ロジックＴｒ形成領域の半導体基板１の上にスルー酸化膜１０を形成する。スルー酸化膜１０は、例えば、ＳｉＯ2膜である。スルー酸化膜１０の膜厚は、後の工程における不
純物注入の際に半導体基板１の表面を十分に保護できる厚さであることが好ましい。スルー酸化膜１０の膜厚を、例えば、２ｎｍ以上２０ｎｍ以下程度としてもよい。求められる信頼性に応じて、熱酸化法に代えて、ＣＶＤ法により半導体基板１の上にスルー酸化膜１０を形成してもよい。
【００２５】
次いで、半導体基板１の上方にフォトレジストを塗布し、フォトリソグラフィにより、ロジックＴｒ形成領域が覆われ、入出力Ｔｒ形成領域が露出した開口を有するフォトレジストパターン１１を半導体基板１の上方に形成する。
【００２６】
そして、フォトレジストパターン１１をマスクとして、希フッ酸（ＤＨＦ）又はフッ酸（ＨＦ）等を用いたウェットエッチングを行うことにより、図８に示すように、入出力Ｔｒ形成領域のスルー酸化膜１０を除去する。入出力Ｔｒ形成領域のスルー酸化膜１０を除去することにより、入出力Ｔｒ形成領域の半導体基板１の表面が露出する。入出力Ｔｒ形
成領域のスルー酸化膜１０の形成及び除去によって、入出力Ｔｒ形成領域の半導体基板１の表層部分の構造欠陥や汚染等のダメージが除去される。ロジックＴｒ形成領域のスルー酸化膜１０は、フォトレジストパターン１１によって覆われているため、ウェットエッチングにより除去されずに残存している。
【００２７】
図８に示すように、入出力Ｔｒ形成領域の素子分離絶縁膜８は、フォトレジストパターン１１によって覆われていないため、ウェットエッチングにより入出力Ｔｒ形成領域の素子分離絶縁膜８の上部が除去される。その結果、入出力Ｔｒ形成領域の素子分離絶縁膜８の高さと、ロジックＴｒ形成領域の素子分離絶縁膜８の高さとが異なる。入出力Ｔｒ形成領域とロジックＴｒ形成領域との境界に位置する素子分離絶縁膜８では、素子分離絶縁膜８の上部に段差が発生する。
【００２８】
入出力Ｔｒ形成領域のスルー酸化膜１０を除去する際のウェットエッチングに使用する希フッ酸（ＤＨＦ）又はフッ酸（ＨＦ）等の量を調整してもよい。入出力Ｔｒ形成領域のスルー酸化膜１０を除去する際のウェットエッチングに使用する希フッ酸（ＤＨＦ）又はフッ酸（ＨＦ）等の量を調整することにより、入出力Ｔｒ形成領域の素子分離絶縁膜８を所定の高さに制御することができる。
【００２９】
その後、フォトレジストパターン１１を、アッシング（灰化処理）等により除去する。次に、熱酸化法により半導体基板１の表面を熱酸化することによって、図９に示すように、入出力Ｔｒ形成領域の半導体基板１の上にスルー酸化膜（犠牲酸化膜）１２を形成する。スルー酸化膜１２は、例えば、ＳｉＯ2膜である。スルー酸化膜１２の膜厚は、後の工
程における不純物注入の際に半導体基板１の表面を十分に保護できる厚さであることが好ましい。スルー酸化膜１２の膜厚を、例えば、２ｎｍ以上２０ｎｍ以下程度としてもよい。求められる信頼性に応じて、熱酸化法に代えて、ＣＶＤ法により入出力Ｔｒ形成領域の半導体基板１の上にスルー酸化膜１２を形成してもよい。
【００３０】
次いで、必要に応じて活性領域選択用のレジストパターンを用いて、入出力Ｔｒ形成領域の半導体基板１に対して、入出力Ｔｒ形成領域のスルー酸化膜１２を通してウェル形成のイオン注入を行う。また、必要に応じて活性領域選択用のレジストパターンを用いて、ロジックＴｒ形成領域の半導体基板１に対して、ロジックＴｒ形成領域のスルー酸化膜１０を通してウェル形成のイオン注入を行う。ウェル形成のイオン注入を行うことにより、図１０に示すように、入出力Ｔｒ形成領域の半導体基板１にウェル１３を形成し、ロジックＴｒ形成領域の半導体基板１にウェル１４を形成する。ウェル１３の形成のイオン注入は、例えば、ｐ型不純物としてボロン（Ｂ）を用い、ドーズ量５×１０12／ｃｍ2以上１
×１０14／ｃｍ2以下、加速エネルギー１００ｋｅＶ以上２００ｋｅＶ以下、の条件で行
われる。ウェル１４の形成のイオン注入は、例えば、ｐ型不純物としてボロン（Ｂ）を用い、ドーズ量５×１０12／ｃｍ2以上１×１０14／ｃｍ2以下、加速エネルギー１００ｋｅＶ以上２００ｋｅＶ以下、の条件で行われる。
【００３１】
そして、必要に応じて活性領域選択用のレジストパターンを用いて、入出力Ｔｒ形成領域の半導体基板１に対して、入出力Ｔｒ形成領域のスルー酸化膜１２を通してチャネルストップ形成のイオン注入を行う。また、必要に応じて活性領域選択用のレジストパターンを用いて、ロジックＴｒ形成領域の半導体基板１に対して、ロジックＴｒ形成領域のスルー酸化膜１０を通してチャネルストップ形成のイオン注入を行う。チャネルストップ形成のイオン注入を行うことにより、入出力Ｔｒ形成領域の半導体基板１及びロジックＴｒ形成領域の半導体基板１に、チャネルストップを形成する。図１０では、チャネルストップの図示は省略している。入出力Ｔｒ形成領域のチャネルストップを形成するイオン注入は、例えば、ｐ型不純物としてインジウム（Ｉｎ）を用い、ドーズ量１×１０12／ｃｍ2以
上５×１０13／ｃｍ2以下、加速エネルギー５０ｋｅＶ以上１５０ｋｅＶ以下、の条件で
行われる。ロジックＴｒ形成領域のチャネルストップを形成するイオン注入は、例えば、ｐ型不純物としてインジウム（Ｉｎ）を用い、ドーズ量１×１０12／ｃｍ2以上５×１０13／ｃｍ2以下、加速エネルギー５０ｋｅＶ以上１５０ｋｅＶ以下、の条件で行われる。
【００３２】
次に、必要に応じて活性領域選択用のレジストパターンを用いて、入出力Ｔｒ形成領域の半導体基板１に対して、入出力Ｔｒ形成領域のスルー酸化膜１２を通して閾値電圧の調整用のイオン注入を行う。また、必要に応じて活性領域選択用のレジストパターンを用いて、ロジックＴｒ形成領域の半導体基板１に対して、ロジックＴｒ形成領域のスルー酸化膜１０を通して閾値電圧の調整用のイオン注入を行う。入出力Ｔｒ形成領域の閾値電圧を調整するイオン注入は、例えば、ｐ型不純物としてボロン（Ｂ）を用い、ドーズ量１×１０12／ｃｍ2以上１×１０13／ｃｍ2以下、加速エネルギー１０ｋｅＶ以上５０ｋｅＶ以下、の条件で行われる。ロジックＴｒ形成領域の閾値電圧を調整するイオン注入は、例えば、ｐ型不純物としてボロン（Ｂ）を用い、ドーズ量１×１０13／ｃｍ2以上１×１０14／
ｃｍ2以下、加速エネルギー５ｋｅＶ以上２０ｋｅＶ以下、の条件で行われる。また、ロ
ジックＴｒ形成領域の閾値電圧の調整について、例えば、ｐ型不純物としてインジウム（Ｉｎ）を用い、ドーズ量１×１０13／ｃｍ2以上１×１０14／ｃｍ2以下、加速エネルギー１０ｋｅＶ以上２０ｋｅＶ以下、の条件によるイオン注入を追加してもよい。
【００３３】
ロジックＴｒ形成領域のスルー酸化膜１０及び入出力Ｔｒ形成領域のスルー酸化膜１２は、イオン注入を行う際の半導体基板１へのダメージを抑制するダメージ抑制膜として機能する。
【００３４】
次いで、希フッ酸（ＤＨＦ）又はフッ酸（ＨＦ）等を用いたウェットエッチングにより、図１１に示すように、ロジックＴｒ形成領域のスルー酸化膜１０及び入出力Ｔｒ形成領域のスルー酸化膜１２を除去する。ロジックＴｒ形成領域のスルー酸化膜１０及び入出力Ｔｒ形成領域のスルー酸化膜１２を除去することにより、ロジックＴｒ形成領域の半導体基板１の表面及び入出力Ｔｒ形成領域の半導体基板１の表面が露出する。この場合、ウェットエッチングにより、ロジックＴｒ形成領域の素子分離絶縁膜８の上部及び入出力Ｔｒ形成領域の素子分離絶縁膜８の上部が除去される。
ロジックＴｒ形成領域のスルー酸化膜１０形成及び除去によって、ロジックＴｒ形成領域の半導体基板１の表層部分の構造欠陥や汚染等のダメージが除去される。入出力Ｔｒ形成領域のスルー酸化膜１２の形成及び除去によって、入出力Ｔｒ形成領域の半導体基板１の表層部分の構造欠陥や汚染等のダメージが除去される。
【００３５】
そして、熱酸化法により半導体基板１の表面を熱酸化することによって、図１２に示すように、入出力Ｔｒ形成領域の半導体基板１の上にゲート絶縁膜１５を形成し、ロジックＴｒ形成領域の半導体基板１の上にゲート絶縁膜１５を形成する。ゲート絶縁膜１５は、例えば、ＳｉＯ2膜であり、ゲート絶縁膜１５の膜厚を、例えば、２ｎｍ以上７ｎｍ以下
程度としてもよい。
【００３６】
次に、半導体基板１の上方にフォトレジストを塗布し、フォトリソグラフィにより、入出力Ｔｒ形成領域が覆われ、ロジックＴｒ形成領域が露出した開口を有するフォトレジストパターン１６を半導体基板１の上方に形成する。
【００３７】
次いで、フォトレジストパターン１６をマスクとして、希フッ酸（ＤＨＦ）又はフッ酸（ＨＦ）等を用いたウェットエッチングを行うことにより、図１３に示すように、ロジックＴｒ形成領域のゲート絶縁膜１５を除去する。ロジックＴｒ形成領域のゲート絶縁膜１５を除去することにより、ロジックＴｒ形成領域の半導体基板１の表面が露出する。入出力Ｔｒ形成領域のゲート絶縁膜１５は、フォトレジストパターン１６によって覆われているため、ウェットエッチングにより除去されずに残存している。
【００３８】
図１３に示すように、ロジックＴｒ形成領域の素子分離絶縁膜８は、フォトレジストパターン１６によって覆われていないため、ウェットエッチングによりロジックＴｒ形成領域の素子分離絶縁膜８の上部が除去される。その結果、入出力Ｔｒ形成領域の素子分離絶縁膜８の高さと、ロジックＴｒ形成領域の素子分離絶縁膜８の高さとが同じ又は同程度になる。入出力Ｔｒ形成領域とロジックＴｒ形成領域との境界に位置する素子分離絶縁膜８では、素子分離絶縁膜８の上部の段差が無くなる又は小さくなる。
【００３９】
ロジックＴｒ形成領域のゲート絶縁膜１５を除去する際のウェットエッチングに使用する希フッ酸（ＤＨＦ）又はフッ酸（ＨＦ）等の量を調整してもよい。ロジックＴｒ形成領域のゲート絶縁膜１５を除去する際のウェットエッチングに使用する希フッ酸（ＤＨＦ）又はフッ酸（ＨＦ）等の量を調整することにより、ロジックＴｒ形成領域の素子分離絶縁膜８を所定の高さに制御することができる。
【００４０】
その後、フォトレジストパターン１６を、アッシング（灰化処理）等により除去する。そして、熱酸化法により半導体基板１の表面を熱酸化することによって、図１４に示すように、ロジックＴｒ形成領域の半導体基板１の上にゲート絶縁膜１７を形成する。ゲート絶縁膜１７は、例えば、ＳｉＯ2膜であり、ゲート絶縁膜１７の膜厚を、例えば、１ｎｍ
以上２ｎｍ以下程度としてもよい。ゲート絶縁膜１５の膜厚は、ゲート絶縁膜１７の膜厚より厚く形成されている。ゲート絶縁膜１７の膜厚は、ゲート絶縁膜の膜厚より薄く形成されている。
【００４１】
ゲート絶縁膜１５及び１７の表層部分を窒化処理することにより、ゲート絶縁膜１５及び１７をＳｉＯ2膜とＳｉＯＮ膜との積層膜としてもよい。窒化処理は、例えば、Ｎ2ガスを用いた窒素プラズマによるプラズマ窒化を用いてもよい。また、ＮＨ3ガス、Ｎ2Ｏガス等を用いたガス窒化、及びこれらの組み合わせによる窒化処理を行ってもよい。また、ゲート絶縁膜１５及び１７は、ＳｉＯ2膜の上に、Ｈｆ、Ｓｉ、Ｇａ、Ａｌ、Ｌａ、Ｚｒ、
Ｙ、Ｂｉ、Ｂａ、Ｒｕ及びＣｕのうちのいずれか一つ又は複数を含む酸化物又は酸窒化物の高誘電率膜を形成した積層膜であってもよい。
【００４２】
次に、図１５に示すように、ゲート電極２０、２１及びＬＤＤ（Lightly Doped Drain
）領域２２を形成する。詳細には、まず、ＣＶＤ法により、半導体基板１の上方に導電膜を形成する。導電膜は、例えば、多結晶シリコン膜である。次いで、フォトリソグラフィ及び異方性ドライエッチングにより導電膜を電極形状にパターニングし、入出力Ｔｒ形成領域のゲート絶縁膜１５の上にゲート電極２０を形成し、ロジックＴｒ形成領域のゲート絶縁膜１７の上にゲート電極２１を形成する。
【００４３】
そして、ゲート電極２０及び２１をマスクとしてウェル１３及び１４に不純物をイオン注入することにより、ウェル１３及び１４にＬＤＤ領域２２を形成する。ＬＤＤ領域２２を形成するイオン注入は、例えば、ｎ型不純物として、砒素（Ａｓ）を用い、ドーズ量１×１０13／ｃｍ2、加速エネルギー１０ｋｅＶの条件で行われる。
【００４４】
次に、図１６に示すように、サイドウォール絶縁膜２３、ソース／ドレイン領域２４及びシリサイド層２５を形成する。詳細には、まず、ＣＶＤ法により、ゲート電極２０及び２１を覆うように絶縁膜を形成する。絶縁膜は、例えば、ＳｉＯ2膜である。次いで、ゲ
ート電極２０及び２１をマスクとして、絶縁膜の全面に対して異方性ドライエッチング（エッチバック）を行う。エッチバックにより、ゲート電極２０及び２１の側面にサイドウォール絶縁膜２３を形成する。そして、ゲート電極２０、２１及びサイドウォール絶縁膜２３をマスクとして、ゲート絶縁膜１５及び１７に対してドライエッチングを行う。
【００４５】
次に、ゲート電極２０、２１及びサイドウォール絶縁膜２３をマスクとして、ウェル１３及び１４に不純物をイオン注入することにより、ウェル１３及び１４にソース／ドレイン領域２４を形成する。例えば、ＬＤＤ領域２２よりも高不純物濃度となるように、ｎ型不純物であるリン（Ｐ）を、ドーズ量５×１０13／ｃｍ2、加速エネルギー１５ｋｅＶの
条件でイオン注入し、ＬＤＤ領域２４の一部と重畳するソース／ドレイン領域２４を形成する。
【００４６】
次いで、スパッタ法により、半導体基板１、ゲート電極２０及び２１を覆うように、タングステン（Ｗ）等の金属を形成した後、熱処理を行う。熱処理により、タングステン（Ｗ）とシリコン（Ｓｉ）とがシリサイド反応し、露出している半導体基板１の表面及びゲート電極２０及び２１の上部にシリサイド層２５が形成される。シリサイド層２５を形成することにより、ゲート電極２０、２１及びソース／ドレイン領域２４の低抵抗化が行われる。
【００４７】
そして、図１７に示すように、層間絶縁膜２６、コンタクトプラグ２７及び金属配線２８を形成する。詳細には、まず、ＣＶＤ法により、半導体基板１の上方に層間絶縁膜２６を形成する。層間絶縁膜２６は、例えば、ＳｉＯ2膜である。次に、フォトリソグラフィ
及び異方性ドライエッチングにより、ソース／ドレイン領域２４上のシリサイド層２５の一部が露出したコンタクトを形成する。次いで、コンタクトを埋め込むように、タングステン（Ｗ）等の導電膜を堆積する。そして、層間絶縁膜２６をストッパ膜として、ＣＭＰ法により導電膜を研磨することにより、層間絶縁膜２６にコンタクトプラグ２７を形成する。
【００４８】
次に、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属を層間絶縁膜２６の上に形成し、フォトリソグラフィ及び異方性ドライエッチングにより、層間絶縁膜２６の上にソース／ドレイン領域２４と電気的に接続する金属配線２８を形成する。
【００４９】
その後、ゲート電極２０及び２１を接続するためのパターニングや更なる層間絶縁膜・配線等の形成工程を経て、入出力Ｔｒ形成領域には入出力トランジスタが形成され、ロジックＴｒ形成領域にはロジックトランジスタが形成される。これにより、入出力トランジスタ及びロジックトランジスタを有する半導体装置が製造される。入出力トランジスタは、例えば、ゲート長が１５０ｎｍ以上５μｍ以下程度であり、ゲート幅が０．３μｍ以上３０μｍ以下程度である。ロジックトランジスタは、例えば、ゲート長が３０ｎｍ以上２μｍ以下程度であり、ゲート幅が０．１μｍ以上１０μｍ以下程度である。
【００５０】
実施形態に係る半導体装置の製造方法によれば、入出力Ｔｒ形成領域の素子分離絶縁膜８の高さと、ロジックＴｒ形成領域の素子分離絶縁膜８の高さとを同じ又は同程度にすることができる。また、実施形態に係る半導体装置の製造方法によれば、入出力Ｔｒ形成領域とロジックＴｒ形成領域との境界に位置する素子分離絶縁膜８の上部の段差を無くす又は小さくすることができる。
【００５１】
図１５に示す工程で説明したように、実施形態に係る半導体装置の製造方法では、ゲート電極２０、２１を形成する際に導電膜を半導体基板１の上方に形成している。入出力Ｔｒ形成領域の素子分離絶縁膜８の高さと、ロジックＴｒ形成領域の素子分離絶縁膜８の高さとを同じ又は同程度にすることで、半導体基板１の上方に形成する導電膜が部分的に隆起することを抑制することができる。その結果、半導体基板１の上方に形成した導電膜の上に形成するフォトレジストが部分的に隆起することを抑制することができる。したがって、フォトレジストを露光する際に、焦点がフォトレジストの隆起した部分に合うことが無くなり、レジストパターンを所望の寸法に形成することができる。ゲート電極２０及び２１が所望の寸法になるため、所望の特性の入出力トランジスタ及びロジックトランジス
タを有する半導体装置を製造することができる。
【００５２】
実施形態に係る半導体装置の製造方法によれば、入出力Ｔｒ形成領域の素子分離絶縁膜８を所定の高さに制御するとともに、ロジックＴｒ形成領域の素子分離絶縁膜８を所定の高さに制御することができる。したがって、実施形態に係る半導体装置の製造方法によれば、入出力Ｔｒ形成領域とロジックＴｒ形成領域との境界に位置する素子分離絶縁膜８の上部の段差を所定の値に制御することができる。例えば、入出力Ｔｒ形成領域とロジックＴｒ形成領域との境界に位置する素子分離絶縁膜８の上部の段差を所定の値にしておき、ロジックＴｒ形成領域のゲート絶縁膜１５を除去した後の工程において、素子分離絶縁膜８の上部の段差が無くなるようにしてもよい。
【００５３】
入出力Ｔｒ形成領域では、スルー酸化膜１０の形成及び除去と、スルー酸化膜１２の形成及び除去とが行われるため、入出力Ｔｒ形成領域の半導体基板１の表層部分の構造欠陥や汚染等のダメージの除去が２度行われる。その結果、実施形態に係る半導体装置が有する入出力トランジスタの信頼性を向上することができる。
【００５４】
ロジックＴｒ形成領域において、スルー酸化膜１０の形成及び除去と、スルー酸化膜１２の形成及び除去とを行うと、ロジックＴｒ形成領域の半導体基板１にディボットが発生する可能性が増加し、ロジックトランジスタのＨｕｍｐの発生が増加する。実施形態では、ロジックＴｒ形成領域において、スルー酸化膜１０の形成及び除去を行い、スルー酸化膜１２の形成及び除去を行っていない。そのため、ロジックＴｒ形成領域において、スルー酸化膜１０の形成及び除去と、スルー酸化膜１２の形成及び除去とを行う場合と比べて、実施形態では、ロジックＴｒ形成領域の半導体基板１にディボットが発生する可能性を低減することができる。ロジックＴｒ形成領域において、スルー酸化膜１０の形成及び除去と、スルー酸化膜１２の形成及び除去とを行うことにより製造された半導体装置と比べて、実施形態に係る半導体装置は、ロジックトランジスタのＨｕｍｐの発生を低減することができる。
【００５５】
《変形例》
上記実施形態の変形例について説明する。上記実施形態の変形例では、上記実施形態の図６から図９を用いて説明した工程を、以下のように変形してもよい。すなわち、上記実施形態の図５を用いて説明した工程を行った後、ウェットエッチングにより、マスク膜３を除去する。次に、半導体基板１の上方にフォトレジストを塗布し、フォトリソグラフィにより、ロジックＴｒ形成領域が覆われ、入出力Ｔｒ形成領域が露出した開口を有するフォトレジストパターン３０を半導体基板１の上方に形成する。
【００５６】
次いで、フォトレジストパターン３０をマスクとして、希フッ酸（ＤＨＦ）又はフッ酸（ＨＦ）等を用いたウェットエッチングを行うことにより、図１８に示すように、入出力Ｔｒ形成領域のパッド酸化膜２を除去する。入出力Ｔｒ形成領域のパッド酸化膜２を除去することにより、入出力Ｔｒ形成領域の半導体基板１の表面が露出する。ロジックＴｒ形成領域のパッド酸化膜２は、フォトレジストパターン３０によって覆われているため、ウェットエッチングにより除去されずに残存している。
【００５７】
図１８に示すように、入出力Ｔｒ形成領域の素子分離絶縁膜８は、フォトレジストパターン３０によって覆われていないため、ウェットエッチングにより入出力Ｔｒ形成領域の素子分離絶縁膜８の上部が除去される。その結果、入出力Ｔｒ形成領域の素子分離絶縁膜８の高さと、ロジックＴｒ形成領域の素子分離絶縁膜８の高さとが異なる。入出力Ｔｒ形成領域とロジックＴｒ形成領域との境界に位置する素子分離絶縁膜８では、素子分離絶縁膜８の上部に段差が発生する。
【００５８】
入出力Ｔｒ形成領域のパッド酸化膜２を除去する際のウェットエッチングに使用する希フッ酸（ＤＨＦ）又はフッ酸（ＨＦ）等の量を調整してもよい。入出力Ｔｒ形成領域のパッド酸化膜２を除去する際のウェットエッチングに使用する希フッ酸（ＤＨＦ）又はフッ酸（ＨＦ）等の量を調整することにより、入出力Ｔｒ形成領域の素子分離絶縁膜８を所定の高さに制御することができる。
【００５９】
その後、フォトレジストパターン３０を、アッシング（灰化処理）等により除去する。そして、熱酸化法により半導体基板１の表面を熱酸化することによって、図１９に示すように、入出力Ｔｒ形成領域の半導体基板１の上にスルー酸化膜（犠牲酸化膜）３１を形成する。スルー酸化膜３１は、例えば、ＳｉＯ2膜である。スルー酸化膜３１の膜厚は、後
の工程における不純物注入の際に半導体基板１の表面を十分に保護できる厚さであることが好ましい。スルー酸化膜３１の膜厚を、例えば、２ｎｍ以上２０ｎｍ以下程度としてもよい。求められる信頼性に応じて、熱酸化法に代えて、ＣＶＤ法により入出力Ｔｒ形成領域の半導体基板１の上にスルー酸化膜３１を形成してもよい。
【００６０】
次に、希フッ酸（ＤＨＦ）又はフッ酸（ＨＦ）等を用いたウェットエッチングにより、図２０に示すように、ロジックＴｒ形成領域のパッド酸化膜２及び入出力Ｔｒ形成領域のスルー酸化膜３１を除去する。ロジックＴｒ形成領域のパッド酸化膜２及び入出力Ｔｒ形成領域のスルー酸化膜３１を除去することにより、ロジックＴｒ形成領域の半導体基板１の表面及び入出力Ｔｒ形成領域の半導体基板１の表面が露出する。この場合、ウェットエッチングにより、ロジックＴｒ形成領域の素子分離絶縁膜８の上部及び入出力Ｔｒ形成領域の素子分離絶縁膜８の上部が除去される。入出力Ｔｒ形成領域のスルー酸化膜３１の形成及び除去によって、入出力Ｔｒ形成領域の半導体基板１の表層部分の構造欠陥や汚染等のダメージが除去される。
次いで、熱酸化法により半導体基板１の表面を熱酸化することによって、図２１に示すように、入出力Ｔｒ形成領域の半導体基板１の上にスルー酸化膜（犠牲酸化膜）３２を形成し、ロジックＴｒ形成領域の半導体基板１の上にスルー酸化膜３２を形成する。スルー酸化膜３２は、例えば、ＳｉＯ2膜である。スルー酸化膜３２の膜厚は、後の工程におけ
る不純物注入の際に半導体基板１の表面を十分に保護できる厚さであることが好ましい。スルー酸化膜３２の膜厚を、例えば、２ｎｍ以上２０ｎｍ以下程度としてもよい。求められる信頼性に応じて、熱酸化法に代えて、ＣＶＤ法により半導体基板１の上にスルー酸化膜３２を形成してもよい。
【００６１】
図２１を用いて説明した工程を行った後、上記実施形態の図１０から図１７を用いて説明した工程を行う。この場合、図１０及び図１１を用いて説明した工程においては、ロジックＴｒ形成領域のスルー酸化膜１０をロジックＴｒ形成領域のスルー酸化膜３２と置き換え、入出力Ｔｒ形成領域のスルー酸化膜１２を入出力Ｔｒ形成領域のスルー酸化膜３２と置き換える。
【００６２】
入出力Ｔｒ形成領域では、スルー酸化膜３１の形成及び除去と、スルー酸化膜３２の形成及び除去とが行われるため、入出力Ｔｒ形成領域の半導体基板１の表層部分の構造欠陥や汚染等のダメージの除去が２度行われる。その結果、本実施形態の変形例に係る半導体装置が有する入出力トランジスタの信頼性を向上することができる。
【符号の説明】
【００６３】
１    半導体基板
２    パッド酸化膜
３    マスク膜
４、１１、１６、３０    フォトレジストパターン
５    開口
６    溝（トレンチ）
７    絶縁膜
８    素子分離絶縁膜
９    活性領域
１０、１２、３１、３２    スルー酸化膜
１３、１４    ウェル
１５、１７    ゲート絶縁膜
２０、２１    ゲート電極
２２    ＬＤＤ領域
２３    サイドウォール絶縁膜
２４    ソース／ドレイン領域
２５    シリサイド層
２６    層間絶縁膜
２７    コンタクトプラグ
２８    金属配線
【図１】
2012028562.tif 000003
【図２】
2012028562.tif 000004
【図３】
2012028562.tif 000005
【図４】
2012028562.tif 000006
【図５】
2012028562.tif 000007
【図６】
2012028562.tif 000008
【図７】
2012028562.tif 000009
【図８】
2012028562.tif 000010
【図９】
2012028562.tif 000011
【図１０】
2012028562.tif 000012
【図１１】
2012028562.tif 000013
【図１２】
2012028562.tif 000014
【図１３】
2012028562.tif 000015
【図１４】
2012028562.tif 000016
【図１５】
2012028562.tif 000017
【図１６】
2012028562.tif 000018
【図１７】
2012028562.tif 000019
【図１８】
2012028562.tif 000020
【図１９】
2012028562.tif 000021
【図２０】
2012028562.tif 000022
【図２１】
2012028562.tif 000023