(57)【要約】【課題】耐入力電力特性の悪化を招くことなく、櫛型ゲート構造の電界効果トランジスタと同等の歪み特性を得ることができるミアンダ形状のマルチゲート構造を有する電界効果トランジスタを提供する。【解決手段】ミアンダ形状のマルチゲート構造のレイアウト有する電界効果トランジスタにおいて、第１乃至第の３ゲート電極２４ａ〜２４ｃは、ドレイン電極２１を構成する分割電極２１−１〜２１−３とソース電極２２を構成する分割電極２２−１〜２２−３の間に、互いに平行するようにして配設されると共に、第１のゲート電極２４ａには、ドレイン連結部２１ａと平行に対向する第１及び第２のドレイン側付加容量電極片２５ａ，２５ｂが突出形成され、また、第３のゲート電極２４ｃには、ソース連結部２２ａと平行に対向する第１及び第２のソース側付加容量電極片２６ａ，２６ｂが突出形成され、それぞれ付加容量Ｃａｄｄ／２が生ずるようになっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ミアンダ形状に形成されてなるゲート電極と、櫛型状に形成されてなるドレイン電極及びソース電極を有し、前記櫛型状に形成されてなるドレイン電極とソース電極は、それぞれ複数の分割された分割電極を有し、前記ドレイン電極とソース電極のそれぞれの分割電極が交互に位置するように配置されると共に、前記分割電極の配設によって生ずる前記ドレイン電極と前記ソース電極との間隙に、前記ゲート電極が配設されてなり、
前記ドレイン電極の分割電極と分割電極とを連結する部位及びソース電極の分割電極と分割電極と連結する部位に対して、前記ゲート電極の一部を突出形成させて前記部位と対向せしめ、前記ゲート電極の一部と前記ドレイン電極又は前記ソース電極間に付加容量が形成せしめられてなることを特徴とする付加容量付き電界効果トランジスタ。
【請求項２】
請求項１記載の付加容量付き電界効果トランジスタにおいて、前記ドレイン電極の分割電極又は前記ソース電極の分割電極に最も近接するゲート電極の、前記ドレイン電極の分割電極及び前記ソース電極の分割電極の端部近傍の部位を、前記ドレイン電極の分割電極及び前記ソース電極の分割電極の端部側へ突出形成させて前記端部と対向せしめ、前記ゲート電極の一部と前記ドレイン電極又は前記ソース電極間に付加容量が形成せしめられてなることを特徴とする付加容量付き電界効果トランジスタ。
【請求項３】
入力端子と出力端子間の高周波経路に一又は直列接続された複数の電界効果トランジスタが配されて、その導通、非導通がゲートへの制御信号の印加によって制御可能に構成されてなる半導体スイッチ回路において、前記電界効果トランジスタとして前記請求項１又は２いずれか記載の付加容量付き電界効果トランジスタを用いてなることを特徴とする半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに係り、特に、耐入力電力特性、歪み特性の向上等を図ったものに関する。
【背景技術】
【０００２】
近年、世界中のいたる所で通信可能な携帯端末の開発が盛んになってきており、それに伴い、小型、かつ、安価な高周波切替用スイッチの開発が求められている。高周波信号の送信、受信を切り替える高周波用のスイッチに求められる電気的特性としては、低損失、かつ、低電圧動作（低消費電力）、低歪み特性を主たるものとして挙げることができる。
近年の携帯端末における多バンド化に伴い、高周波切替用スイッチの回路規模も大きくなるが、特に、低歪み特性の仕様を満足するのは年々困難になりつつある。先の低損失等の要求を満足するには、高周波信号を切り替える半導体スイッチのパワーハンドリング能力を上げることが有効な手段である。
【０００３】
一般に、最大パワーハンドリング能力Ｐｍａｘと半導体スイッチに使用されている電界効果トランジスタ（ＦＥＴ）の段数（ｎ）、ＦＥＴのピンチオフ電圧（Ｖｐ）、切替電圧（Ｖｃｔｌ）との間には、下記する式１に表されるような関係があることが知られている。
【０００４】
Ｐｍａｘ＝２｛ｎ×（Ｖｐ−Ｖｃｔｌ）｝２／Ｚ0・・・式１
【０００５】
なお、式１において、Ｚ0は、負荷インピーダンスであり、一般的に５０Ωである。
つまり、最大パワーハンドリング能力Ｐｍａｘを上げるためには、ＦＥＴの段数ｎを増加する、ピンチオフ電圧Ｖｐを浅くする、切替電圧Ｖｃｔｌを高くすることが考えられる。
しかしながら、段数ｎを単純に増加する場合、ＦＥＴのオン抵抗が増加するため、挿入損失が悪化してしまう。この挿入損失を、段数ｎを増加する前後で同等とするためには、段数ｎと同様にＦＥＴのゲート幅もｎ倍にする必要があり、このため、チップ面積は段数増加に伴い更に大きくなり、コストアップを招くこととなる。
【０００６】
また、ピンチオフ電圧Ｖｐを浅くした場合、ＦＥＴのオン抵抗増加によって挿入損失は悪化するため、極端に浅くすることはできない。
さらに、切替電圧Ｖｃｔｌは、低消費電力を実現する観点からその低電圧化が要求されており、安易に高くすることは出来ない。例えば、切替電圧Ｖｃｔｌを高くする方法としては、昇圧回路を搭載することは有効な手段であるが、昇圧回路分だけチップサイズが大きくなってしまい、チップサイズ増加によるコストアップや、動作電流の増加による消費電力の増加を招くという欠点がある。
【０００７】
そのため、ＦＥＴの段数をさほど増加させることなく、最大パワーハンドリング能力の向上を図る上で、ＦＥＴのゲート電極とソース電極、又は、ゲート電極とドレイン電極間に付加容量を接続する手法が知られている。
図７には、上述のような付加容量を接続することにより最大パワーハンドリング能力の向上を図った半導体スイッチ回路の構成例が示されており、以下、同図を参照しつつ、この半導体スイッチ回路について説明する。
【０００８】
この半導体スイッチ回路は、入力端子１と出力端子２との間に、３つのＦＥＴ５ａ、５ｂ、５ｃが直列接続されて設けられる一方、出力端子２とグランドとの間に、３つのＦＥＴ６ａ、６ｂ、６ｃと直流阻止用キャパシタ１１が直列接続されて設けられたものとなっている。
また、ＦＥＴ５ａのゲートと入力端子１との間には、付加キャパシタ９ａが、ＦＥＴ５ｃのゲートと出力端子２との間には、付加キャパシタ９ｃが、ＦＥＴ６ａのゲートと出力端子２との間には、付加キャパシタ１０ａが、ＦＥＴ６ｃのゲートと直流阻止用キャパシタ１１との間には、付加キャパシタ１０ｃが、それぞれ接続されて設けられている。
【０００９】
かかる構成において、第１の制御端子３に電圧信号Ｖｃ１として論理値Ｈｉｇｈに相当する電圧を、第２の制御端子４に電圧信号Ｖｃ２として論理値Ｌｏｗに相当する電圧を、それぞれ印加すると、３つのＦＥＴ５ａ、５ｂ、５ｃがオン状態となる一方、３つのＦＥＴ６ａ、６ｂ、６ｃはオフ状態となり、入力端子１に入力された高周波信号は出力端子２に出力されることとなる。
【００１０】
また、第１の制御端子３に電圧信号Ｖｃ１として論理値Ｌｏｗに相当する電圧を、第２の制御端子４に電圧信号Ｖｃ２として論理値Ｈｉｇｈに相当する電圧を、それぞれ印加すると、３つのＦＥＴ５ａ、５ｂ、５ｃがオフ状態となる一方、３つのＦＥＴ６ａ、６ｂ、６ｃはオン状態となる。その結果、入力端子１から出力端子２へリークする高周波信号は、ＦＥＴ６ａ、６ｂ、６ｃ、及び、直流阻止用キャパシタ１１を介してグランドへ流れ込み、出力端子２への高周波信号のリークが低減されることとなる。
【００１１】
付加キャパシタ９ａ、９ｃ、１０ａ、１０ｃは、オフ状態にあるＦＥＴに、より高いピーク値を有する高周波信号が入力された場合に、ＦＥＴがオフ状態を維持できなくなることを防止する機能を有しており、耐入力電力の向上を可能とするものである。
このような付加キャパシタを用いた半導体スイッチ回路は、例えば、特許文献１等に開示されている。
【００１２】
上述の半導体スイッチ回路におけるＦＥＴをレイアウトする際、通常、ゲート電極を複数に分割して平行に配置した櫛型ゲート構造と称される構造が用いられるのが一般的である。図８には、３段構成のＦＥＴに、櫛型ゲート構造を適用したレイアウト例の一部が示されており、以下、同図を参照しつつ、このレイアウトレ例について説明する。
このレイアウト例は、図７に示された半導体スイッチ回路を構成する一つのＦＥＴ、例えば、５ａをレイアウトした場合の例であり、櫛形ゲート電極４１は、短冊状に形成された５つの分割ゲートＧ１〜Ｇ５を有し、これら５つの分割ゲートＧ１〜Ｇ５は、一方の端部が連結部４１ａによって連結されて一体化されたものとなっている。
【００１３】
そして、連結部４１ａの適宜な部位から付加容量用電極４２が突出形成されて、同様に櫛型に形成されたドレイン電極のドレイン電極用連結部４３ａの下層側に位置するように設けられ、両者の間には、絶縁部材からなる絶縁層（図示せず）が配設されることで、付加容量Ｃａｄｄが実現されたものとなっている。
なお、図８において、Ｄ１、Ｄ２、Ｄ３は、分割ゲートＧ１〜Ｇ５とほぼ同様な構成を有してなる分割ドレイン電極、Ｓ１、Ｓ２、Ｓ３は、分割ゲートＧ１〜Ｇ５とほぼ同様な構成を有してなる分割ソース電極、Ｒｇは、ゲート抵抗器を、それぞれ示すものとする。
【００１４】
図９には、上述のようにレイアウトされたＦＥＴの等価回路図が示されており、以下、同図を参照しつつ、この等価回路について説明する。
図８に示されたように、付加容量Ｃａｄｄが、分割ドレイン電極Ｄ１、Ｄ２、Ｄ３を一体に連結するドレイン電極用連結部４３ａに対向するように設けられた場合、各ゲートＧ１〜Ｇ５から付加容量Ｃａｄｄまでの距離が異なり、それによって、付加容量Ｃａｄｄと各ゲートＧ１〜Ｇ５間でのインダクタ成分が生ずることとなる（図９参照）。
したがって、各等価ＦＥＴａ〜ＦＥＴｅから見たインピーダンスもそれぞれ異なるため、付加容量Ｃａｄｄによる耐入力電力特性の改善効果が希釈されてしまうという欠点があった。
【００１５】
このような欠点の解決手段としては、図１０に示されたように、ゲート電極とドレイン電極（又はゲート電極とソース電極）とで形成される付加容量Ｃａｄｄが、各ゲート電極Ｇ１〜Ｇ５からほぼ同様な距離で近接するように配置することでインダクタンス成分の減少を図る方法がある。
図１１には、図１０のレイアウト例の等価回路が示されており、以下、この等価回路ついて説明すれば、上述のように付加容量Ｃａｄｄが各ゲート電極Ｇ１〜Ｇ５に近接した配置であるため、各ゲート電極Ｇ１〜Ｇ５におけるインダクタンス成分（図９参照）は、十分小さくなり、等価的に省略した回路とすることができる。また、上述したようにインダクタンス成分が小さくなることと相俟って、各等価ＦＥＴａ〜ＦＥＴｅから見たインピーダンスもほぼ均一となるため、耐入力電力特性の改善が期待できるものとなっている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平１１−１３６１１１号公報（第５−８頁、図１−図６）
【発明の概要】
【発明が解決しようとする課題】
【００１７】
ところで、上述したような櫛型ゲート構造に対して、櫛型ゲート構造からのレイアウトシュリンクとして、ソース電極とドレイン電極間に、ゲート電極を複数本、平行に配置し、ミアンダ形状にしたマルチゲート構造と称される構造がある。
シュリンクの程度としては、ｎ段相当の櫛型ゲート構造のレイアウトをマルチゲート構造にすることで、ｎ−１段相当の櫛型ゲート構造のチップサイズとほぼ同等にすることが可能である。
【００１８】
このようなチップシュリンクに有効なマルチゲート構造のレイアイウト例が図１２に、その等価回路が図１３に、それぞれ示されており、以下、これらの図について説明する。
このレイアウト例は、３段の櫛型ゲート構造に相当するトリプルゲートＦＥＴの例であり、３本のゲート電極Ｇ１〜Ｇ３が、ソース電極とドレイン電極との間に、ミアンダ形状をなすように平行に配置されたものとなっている（図１２参照）。
【００１９】
しかしながら、ミアンダ形状のマルチゲート構造のＦＥＴは、櫛形ゲート構造に比して、ゲートから付加容量Ｃａｄｄまでの距離が長くなるため、その分、インダクタンス成分も増え（図１３参照）、付加容量Ｃａｄｄの効果が著しく損なわれ、耐入力電力特性が大幅に悪化するという問題がある。
例えば、図１４には、櫛型ゲート構造のＦＥＴと、ミアンダ形状のマルチゲート構造のＦＥＴのそれぞれに、同等の付加容量を接続し、半導体スイッチ回路とした場合の入力電力に対する挿入損失のシミュレーション結果の一例が示されており、以下、同図について説明する。
【００２０】
まず、図１４において、実線の特性線は、図１０に示されたレイアウト構成を有する櫛型ゲート構造のＦＥＴを用いた半導体スイッチ回路における入力電力に対する挿入損失の変化特性を表しており、点線の特性線は、ミアンダ形状のマルチゲート構造のＦＥＴを用いた半導体スイッチ回路における入力電力に対する挿入損失の変化特性を表している。
同図によれば、ミアンダ形状のマルチゲート構造のＦＥＴを用いた場合、櫛型ゲート構造のＦＥＴを用いた場合と比較して、挿入損失が悪化し始める入力電力が約２ｄＢほど低くなってしまうことが確認できるものとなっている。
【００２１】
本発明は、上記実状に鑑みてなされたもので、耐入力電力特性の悪化を招くことなく、櫛型ゲート構造の電界効果トランジスタと同等の歪み特性を得ることができるミアンダ形状のマルチゲート構造を有する電界効果トランジスタ及び半導体スイッチ回路を提供するものである。
【課題を解決するための手段】
【００２２】
上記本発明の目的を達成するため、本発明の請求項１に係る発明は、ミアンダ形状に形成されてなるゲート電極と、櫛型状に形成されてなるドレイン電極及びソース電極を有し、前記櫛型状に形成されてなるドレイン電極とソース電極は、それぞれ複数の分割された分割電極を有し、前記ドレイン電極とソース電極のそれぞれの分割電極が交互に位置するように配置されると共に、前記分割電極の配設によって生ずる前記ドレイン電極と前記ソース電極との間隙に、前記ゲート電極が配設されてなり、
前記ドレイン電極の分割電極と分割電極とを連結する部位及びソース電極の分割電極と分割電極と連結する部位に対して、前記ゲート電極の一部を突出形成させて前記部位と対向せしめ、前記ゲート電極の一部と前記ドレイン電極又は前記ソース電極間に付加容量が形成せしめられてなるものである。
【００２３】
本願請求項２に係る発明は、前記請求項１記載の付加容量付き電界効果トランジスタにおいて、前記ドレイン電極の分割電極又は前記ソース電極の分割電極に最も近接するゲート電極の、前記ドレイン電極の分割電極及び前記ソース電極の分割電極の端部近傍の部位を、前記ドレイン電極の分割電極及び前記ソース電極の分割電極の端部側へ突出形成させて前記端部と対向せしめ、前記ゲート電極の一部と前記ドレイン電極又は前記ソース電極間に付加容量が形成せしめられてなることを特徴とする。
【００２４】
本願請求項３に係る発明は、入力端子と出力端子間の高周波経路に一又は直列接続された複数の電界効果トランジスタが配されて、その導通、非導通がゲートへの制御信号の印加によって制御可能に構成されてなる半導体スイッチ回路において、前記電界効果トランジスタとして前記請求項１又は２いずれか記載の付加容量付き電界効果トランジスタを用いてなることを特徴とする。
【発明の効果】
【００２５】
本発明によれば、ミアンダ形状をマルチゲート構成のレイアウトを有する電界効果トランジスタにおいて、各ゲートから付加容量までの距離を極力短くし、しかも、従来と異なり、付加容量が対称的に設けられるようなレイアウト構成にすることで、ゲート配線の寄生インダクタンス成分を十分小さくでき、各付加容量の値を均等にでき、そのため、等価的に形成される各電界効果トランジスタから見たインピーダンスが等しくなり、付加容量を設けたことによる耐入力電力特性が向上する。
また、櫛型ゲート構造よりもチップサイズを小さくできるので、マルチゲート構造でありながら、ハイパワー入力時にあっても低歪み特性を実現することができるという効果を奏するものである。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態における付加容量付電界効果トランジスタの第１のレイアウト例を示す平面図である。
【図２】図１に示されたレイアウトを有する付加容量付電界効果トランジスタの等価回路図である。
【図３】本発明の実施の形態における付加容量付電界効果トランジスタを用いた半導体スイッチ回路における入出力特性のシミュレーション結果を従来回路の同様な特性例と共に示した特性線図である。
【図４】本発明の実施の形態における付加容量付電界効果トランジスタを用いた半導体スイッチ回路における入力電力に対する３倍高調波の変化のシミュレーション結果を従来回路の同様な特性例と共に示した特性線図である。
【図５】本発明の実施の形態における付加容量付電界効果トランジスタの第２のレイアウト例を示す平面図である。
【図６】本発明の実施の形態における付加容量付電界効果トランジスタの第３のレイアウト例を示す平面図である。
【図７】３段構成の半導体スイッチ回路の構成例を示す回路図である。
【図８】従来の付加容量を有する櫛型ゲート構造の電界効果トランジスタの第１のレイアウト例を示す平面図である。
【図９】図８に示されたレイアウトを有する電界効果トランジスタの等価回路図である。
【図１０】従来の付加容量を有する櫛型ゲート構造の電界効果トランジスタの第２のレイアウト例を示す平面図である。
【図１１】図１０に示されたレイアウトを有する電界効果トランジスタの等価回路図である。
【図１２】従来の付加容量を有するミアンダ形状のマルチゲート構造を有する電界効果トランジスタのレイアウト例を示す平面図である。
【図１３】図１２に示されたレイアウトを有する電界効果トランジスタの等価回路図である。
【図１４】図１０に示されたレイアウトを有する櫛型ゲート構造のＦＥＴを用いた半導体スイッチ回路における入力電力に対する挿入損失の変化特性及び図１２に示されたレイアウトを有するミアンダ形状のマルチゲート構造のＦＥＴを用いた半導体スイッチ回路における入力電力に対する挿入損失の変化特性のシミュレーション結果を示す特性線図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における付加容量付電界効果トランジスタの第１のレイアウト例について、図１を参照しつつ説明する。
本発明の実施の形態における付加容量付電界効果トランジスタは、ミアンダ形状のマルチゲート構成を有してなるものである。
【００２８】
本発明の実施の形態における付加容量付電界効果トランジスタのドレイン電極２１とソース電極２２は、いずれも基本的に同様な形状を有したものとなっている。すなわち、ドレイン電極２１は、全体形状が大凡櫛型に形成されると共に、矩形状に形成された第１乃至第３の分割ドレイン電極２１−１〜２１−３を有してなるものである。また、同様に、ソース電極２２も全体形状が大凡櫛型に形成されると共に、矩形状に形成された第１乃至第３の分割ソース電極２２−１〜２２−３を有してなるものとなっている。
【００２９】
より具体的には、第１乃至第３の分割ドレイン電極２１−１〜２１−３、及び、第１乃至第３の分割ソース電極２２−１〜２２−３のいずれも短冊状に形成されてなり、第１乃至第３の分割ドレイン電極２１−１〜２１−３は、ドレイン連結基部２１ａの長手軸方向において適宜な間隔を隔て、しかも、互いに平行となるように、かつ、ドレイン連結基部２１ａの長手軸に対して直交するようにして突出形成されたものとなっている。また、同様に、第１乃至第３の分割ソース電極２２−１〜２２−３は、ソース連結基部２２ａの長手軸方向において適宜な間隔を隔て、しかも、互いに平行となるようにソース連結基部２２ａから同一方向へ突出形成されたものとなっている。
【００３０】
かかるドレイン電極２１とソース電極２２は、第１乃至第３の分割ドレイン電極２１−１〜２１−３と、第１乃至第３の分割ソース電極２２−１〜２２−３が、互いに平行して、交互に位置するように、第１乃至第３の分割ドレイン電極２１−１〜２１−３の間に、第１乃至第３の分割ソース電極２２−１〜２２−３が入り込むように配設されたものとなっており、それによって、ドレイン電極２１とソース電極２２の間には、いわばジグザグ状、換言すれば、ミアンダ状の間隙２３が形成され、かかる間隙２３には、次述するように第１乃至第３のゲート電極２４ａ〜２４ｃが配設されるものとなっている。
【００３１】
第１乃至第３のゲート電極２４ａ〜２４ｃは、ミアンダ形状に形成されてなり、上述した間隙２３において互いにほぼ等間隔となるように配設されたものとなっている。
本発明の実施の形態においては、ドレイン電極２１側に第１のゲート電極２４ａが、ソース電極２２側に第３のゲート電極２４ｃが、それぞれ位置するように配置されている。
なお、図１において、「Ｒｇ」の表記は、第１乃至第３のゲート電極２４ａ〜２４ｃに接続されるゲート抵抗器を略記したもので、かかるゲート抵抗器を介して外部から制御電圧の印加が可能とされており、この制御電圧によって、電界効果トランジスタの導通、非導通が制御されるようになっている。特に、半導体スイッチ回路においては、かかる制御電圧の印加によって、高周波スイッチとしてのオン、オフが制御されることとなる。
【００３２】
本発明の実施の形態における第１のゲート電極２４ａには、第１乃至第３の分割ドレイン電極２１−１〜２１−３の連結部であるドレイン連結基部２１ａに近接する２箇所の部位からドレイン連結基部２１ａ側へ第１及び第２のドレイン側付加容量用電極片２５ａ、２５ｂがそれぞれ矩形状に突出形成されている。これら第１及び第２のドレイン側付加容量用電極片２５ａ、２５ｂは、ドレイン連結基部２１ａと平行に対向するようにドレイン連結基部２１ａの下層側に位置するように配設され、ドレイン連結基部２１ａとの間には、絶縁層（図示せず）が設けられるものとなっている。
この第１及び第２のドレイン側付加容量用電極片２５ａ，２５ｂの面積は、ドレイン側に必要とされる付加容量を、仮に、Ｃａｄｄとすると、その１／２の容量を得るに必要な大きさに設定されるものとなっている。
【００３３】
同様に、本発明の実施の形態における第３のゲート電極２４ｃには、第１乃至第３の分割ソース電極２２−１〜２２−３の連結部であるソース連結基部２２ａに近接する２箇所の部位からソース連結基部２２ａ側へ第１及び第２のソース側付加容量用電極片２６ａ、２６ｂがそれぞれ矩形状に突出形成されている。これら第１及び第２のソース側付加容量用電極片２６ａ、２６ｂは、ソース連結基部２２ａと平行に対向するようにソース連結基部２２ａの下層側に位置するように配設され、ソース連結基部２２ａとの間には、絶縁層（図示せず）が設けられるものとなっている。
この第１及び第２のソース側付加容量用電極片２６ａ、２６ｂの面積は、ソース側に必要とされる付加容量を、仮に、Ｃａｄｄとすると、その１／２の容量を得るに必要な大きさに設定されるものとなっている。
【００３４】
かかるレイアウトを有する付加容量付電界効果トランジスタは、図２に示された等価回路で表すことができる。
すなわち、図１に示されたレイアウトを有する付加容量付電界効果トランジスタは、等価的に５つの電界効果トランジスタ（以下、便宜的に「第１乃至第５の等価電界効果トランジスタ」と称する）２７−１〜２７−５が並列接続されてなるものと見ることができる。
ここで、第１の等価電界効果トランジスタ２７−１は、第１の分割ドレイン電極２１−１、第１の分割ソース電極２２−１及び第１乃至第３のゲート電極２４ａ〜２４ｃによって形成されたと見ることができる等価的な電界効果トランジスタである。
また、第２の等価電界効果トランジスタ２７−２は、第２の分割ドレイン電極２１−２、第１の分割ソース電極２２−１及び第１乃至第３のゲート電極２４ａ〜２４ｃによって形成されたと見ることができる等価的な電界効果トランジスタである。
【００３５】
また、第３の等価電界効果トランジスタ２７−３は、第２の分割ドレイン電極２１−２、第２の分割ソース電極２２−２及び第１乃至第３のゲート電極２４ａ〜２４ｃによって形成されたと見ることができる等価的な電界効果トランジスタである。
また、第４の等価電界効果トランジスタ２７−４は、第３の分割ドレイン電極２１−３、第２の分割ソース電極２２−２及び第１乃至第３のゲート電極２４ａ〜２４ｃによって形成されたと見ることができる等価的な電界効果トランジスタである。
【００３６】
そして、第５の等価電界効果トランジスタ２７−５は、第３の分割ドレイン電極２１−３、第３の分割ソース電極２２−３及び第１乃至第３のゲート電極２４ａ〜２４ｃによって形成されたと見ることができる等価的な電界効果トランジスタである。
これら第１乃至第５の等価電界効果トランジスタ２７−１〜２７−５のドレインは、相互に接続される一方、第１乃至第５の等価電界効果トランジスタ２７−１〜２７−５のソースは、相互に接続されたものとなっている（図２参照）。
【００３７】
第１の等価電界効果トランジスタ２７−１と第２の等価電界効果トランジスタ２７−２の第１のゲートとドレインとの間には、第１のドレイン付加容量２８ａが接続され、第２の等価電界効果トランジスタ２７−２の第１のゲートと第３の等価電界効果トランジスタ２７−３の第１のゲートとの間には、インダクタンス成分Ｌ１が生じたと等価な回路となっている。
【００３８】
さらに、第３の等価電界効果トランジスタ２７−３と第４の等価電界効果トランジスタ２７−４の第１のゲートとドレインとの間には、第２のドレイン付加容量２８ｂが接続され、第４の等価電界効果トランジスタ２７−４と第５の等価電界効果トランジスタ２７−５の間の第１のゲートには、インダクタンス成分Ｌ２が生じたと等価な回路となっている。
【００３９】
一方、第１乃至第５の等価電界効果トランジスタ２７−１〜２７−５の第２のゲート電極２４ｂにおいては、各等価電界効果トランジスタ２７−１〜２７−５に応じて、インダクタンス成分Ｌ３〜Ｌ７が順に生じたと等価な回路となっている。
また、第１の等価電界効果トランジスタ２７−１と第２の等価電界効果トランジスタ２７−２の間の第３のゲートには、インダクタンス成分Ｌ８が生じたと等価な回路となっている。
そして、第２の等価電界効果トランジスタ２７−２と第３の等価電界効果トランジスタ２７−３の第３のゲートとソースとの間には、第１のソース付加容量２９ａが接続され、第３の等価電界効果トランジスタ２７−３と第４の等価電界効果トランジスタ２７−４間の第３のゲートには、インダクタンス成分Ｌ９が生じたと等価な回路となっている。
【００４０】
さらに、第４の等価電界効果トランジスタ２７−４と第５の等価電界効果トランジスタ２７−５の第３のゲートとソースとの間には、第２のソース付加容量２９ｂが接続され、第５の等価電界効果トランジスタ２７−５の第３のゲート電極２４ｃと外部へ接続される端部Ｇ３との間には、インダクタンス成分Ｌ１０が生じたと等価な回路となっている。
【００４１】
一方、先に図１を参照しつつ説明したように、本発明の実施の形態においては、第１の分割ドレイン電極２１−１と第１の分割ソース電極２２−１の間、第１の分割ソース電極２２−１と第２の分割ドレイン電極２１−２の間、第２の分割ドレイン電極２１−２と第２の分割ソース電極２２−２の間、第２の分割ソース電極２２−２と第３の分割ドレイン電極２１−３の間、及び、第３の分割ドレイン電極２１−３と第３の分割ソース電極２２−３の間において、それぞれの等価電界効果トランジスタ２７−１〜２７−５のゲートに対して付加容量Ｃａｄｄ／２が対称に接続され、各等価電界効果トランジスタ２７−１〜２７−５のゲートから付加容量Ｃａｄｄ／２まで距離ができるだけ短く、等しくなるようにしてあるため、各等価電界効果トランジスタ２７−１〜２７−５のゲートから付加容量Ｃａｄｄ／２までの間に寄生インダクタンス成分が殆ど無視できる程度となっている（図２参照）。
【００４２】
そして、付加容量Ｃａｄｄ／２が各等価電界効果トランジスタ２７−１〜２７−５のゲートに対してバランス良く接続されているため、各等価電界効果トランジスタ２７−１〜２７−５から見たインピーダンスも等しくなり、また、回路の対称性も改善されるため、後述するような半導体スイッチ回路に用いた場合に、回路動作が従来に比して安定したものとなり、耐入力電力特性も向上することとなる。
【００４３】
これに対して、同じトリプルゲート構成のミアンダゲート構造をした電界効果トランジスタにおいて、例えば、先に図１２に示されたような従来のレイアウトを採る場合にあっては、付加容量Ｃａｄｄがゲート抵抗器Ｒｇ直近に配置されているため、同図のＤ１とＳ１の間、Ｓ１とＤ２の間、Ｄ２とＳ２の間、Ｓ２とＤ３の間、及び、Ｄ３とＳ３の間の、それぞれの電界効果トランジスタのゲートから付加容量Ｃａｄｄまでの寄生インダクタンス成分の大きさはそれぞれ異なったものとなっている。
このようなレイアウトの電界効果トランジスタは、既に説明したように図１３に示された等価回路として表すことができるが、各々の等価な電界効果効果トランジスタから見たインピーダンスが異なるため、回路の対称性はアンバランスとなり、そのため、これを半導体スイッチ回路に用いた場合、回路動作も不安定なものとなり、耐入力電力特性も悪化してしまうことは良く知られている通りである。
【００４４】
このような回路の対称性の違いが、半導体スイッチ回路における耐入力電力特性へ与える影響について、図３及び図４の特性線図を参照しつつ説明する。
図３において、横軸は入力電力Ｐｉｎ（ｄＢｍ）を、縦軸は挿入損失Ｌｏｓｓ（ｄＢ）を、それぞれ示しており、実線の特性線は、本発明の実施の形態における付加容量付電界効果トランジスタを用いた半導体スイッチ回路における入力電力に対する挿入損失の変化のシミュレーション結果を、点線の特性線は、図１２に示されたレイアウトを有する電界効果トランジスタを用いた半導体スイッチ回路における入力電力に対する挿入損失の変化のシミュレーション結果を、それぞれ表している。
【００４５】
ここで、半導体スイッチ回路としては、本発明の実施の形態における付加容量付電界効果トランジスタを用いる場合、図１２に示された従来のレイアウト構成を有する電界効果トランジスタを用いる場合、いずれも基本的に従来同様の回路構成のもので良く、具体的には、例えば、図７に示された回路構成を有する半導体スイッチ回路が好適である。
ここで、図７に示された半導体スイッチ回路について、概括的に説明すれば、この半導体スイッチ回路は、入力端子１と出力端子２との間に、３つのＦＥＴ５ａ、５ｂ、５ｃが直列接続されて設けられる一方、出力端子２とグランドとの間に、３つのＦＥＴ６ａ、６ｂ、６ｃと直流阻止用キャパシタ１１が直列接続されて設けられたものとなっている。
【００４６】
また、ＦＥＴ５ａのゲートと入力端子１との間には、付加キャパシタ９ａが、ＦＥＴ５ｃのゲートと出力端子２との間には、付加キャパシタ９ｃが、ＦＥＴ６ａのゲートと出力端子２との間には、付加キャパシタ１０ａが、ＦＥＴ６ｃのゲートと直流阻止用キャパシタ１１との間には、付加キャパシタ１０ｃが、それぞれ接続されて設けられている。
かかる構成において、第１の制御端子３に電圧信号Ｖｃ１として論理値Ｈｉｇｈに相当する電圧を、第２の制御端子４に電圧信号Ｖｃ２として論理値Ｌｏｗに相当する電圧を、それぞれ印加すると、３つのＦＥＴ５ａ、５ｂ、５ｃがオン状態となる一方、３つのＦＥＴ６ａ、６ｂ、６ｃはオフ状態となり、入力端子１に入力された高周波信号は出力端子２に出力されることとなる。
【００４７】
一方、第１の制御端子３に電圧信号Ｖｃ１として論理値Ｌｏｗに相当する電圧を、第２の制御端子４に電圧信号Ｖｃ２として論理値Ｈｉｇｈに相当する電圧を、それぞれ印加すると、３つのＦＥＴ５ａ、５ｂ、５ｃがオフ状態となる一方、３つのＦＥＴ６ａ、６ｂ、６ｃはオン状態となる。その結果、入力端子１から出力端子２へリークする高周波信号は、ＦＥＴ６ａ、６ｂ、６ｃ、及び、直流阻止用キャパシタ１１を介してグランドへ流れ込み、出力端子２への高周波信号のリークが低減されることとなる。
なお、本発明の実施の形態における付加容量付電界効果トランジスタを用いる場合、図１２に示された従来のレイアウト構成の電界効果トランジスタを用いる場合、いずれも電界効果トランジスタ自体が付加容量を有するものであるので、図７における付加キャパシタ９ａ、９ｃ、１０ａ、１０ｃを別途設ける必要はない。
【００４８】
図３に示されたシミュレーション結果は、かかる回路構成を前提として、次述するような条件の下で得られたものである。
シミュレーションの条件としては、入力高周波信号の周波数１９００ＭＨｚとして、入力電力の変化範囲を２０ｄＢｍから４０ｄＢｍとしてある。
しかして、本発明の実施の形態における付加容量付電界効果トランジスタを用いた半導体スイッチ回路の場合、入力電力が約３６．８ｄＢｍまで挿入損失の悪化は無いのに対して、従来の電界効果トランジスタを用いた半導体スイッチ回路では、１．８ｄＢ低い入力電力が約３５．０ｄＢｍの付近から挿入損失が悪化し始めるものとなっていることが確認できる（図３参照）。
【００４９】
次に、図４のシミュレーション結果について説明する。なお、前提となる半導体スイッチ回路は、上述した通りであり、シミュレーション条件も図３の場合と同一である。
図４において、横軸は入力電力Ｐｉｎ（ｄＢｍ）を、縦軸は高調波のレベル（ｄＢｃ）を、それぞれ示しており、実線の特性線は、本発明の実施の形態における付加容量付電界効果トランジスタを用いた半導体スイッチ回路における入力電力に対する３倍高調波の変化のシミュレーション結果を、点線の特性線は、図１２に示されたレイアウトを有する電界効果トランジスタを用いた半導体スイッチ回路における入力電力に対する３倍高調波の変化のシミュレーション結果を、それぞれ表している。
【００５０】
同図によれば、図３で説明したような挿入損失の悪化が生じ始める入力電力以上の領域において、急激な歪み特性の悪化が生じていることが確認できる。
これらのことから、耐入力電力特性を向上させることが、歪み特性の改善に有効な方策であり、上述したような本発明の実施の形態の付加容量付電界効果トランジスタを用いることで、例えば、ＧＳＭ方式の携帯電話端末などに要求される入力電力３５ｄＢｍのレベルにおいても、優れた低歪み特性の実現が可能となっている。
【００５１】
次に、本発明の実施の形態における付加容量付電界効果トランジスタのレイアウトの第２の構成例について、図５を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例は、特に、ゲート電極をシングルゲートにした点に特徴を有するもので、他の構成については、図１に示された構成例と基本的に同一である。
【００５２】
すなわち、図５に示された付加容量付電界効果トランジスタのレイアウト例においては、アミンダ形状のシングルゲートとして、一つのゲート電極２４が設けられたものとなっている。
かかる付加容量付電界効果トランジスタは、勿論、先の第１の構成例の付加容量付電界効果トランジスタ同様、例えば、図７に示されたような電界効果トランジスタが多段接続されて構成される半導体スイッチ回路に用いることができるものである。
【００５３】
かかるレイアウト構成の場合、ゲート抵抗器Ｒｇ直近に付加容量を配設して多段接続した構成の従来のレイアウト構成例（図１２参照）の電界効果トランジスタを用いた半導体スイッチ回路と比較して、耐入力電力特性や３倍高調波の改善がなされることに加えて、回路の対称性が良くなることで、２倍高調波の絶対値も改善される。具体的には、電界効果トランジスタを３段接続で構成した半導体スイッチ回路（例えば、図７参照）について、図５に示されたレイアウトを有する付加容量付電界効果トランジスタを用いた場合と、図１２に示された従来のレイアウトを有する電界効果トランジスタを用いた場合とで、２倍高調波を評価した結果、図５に示されたレイアウトを有する本発明の実施の形態における付加容量付電界効果トランジスタを用いた半導体スイッチ回路の方が、従来回路に比して、低入力時から絶対値が５ｄＢほど改善されることが確認されている。
【００５４】
次に、本発明の実施の形態における付加容量付電界効果トランジスタのレイアウトの第３の構成例について、図６を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の構成例は、図１に示された構成例において、さらに、第１のゲート電極２４ａと第１及び第２の分割ドレイン電極２１−１，２１−２との間に付加容量を形成し、また、同様に、第３のゲート電極２４ｃと第１及び第２の分割ソース電極２２−１，２２−２との間に付加容量を形成した構成を有するものである。
【００５５】
すなわち、第１のゲート電極２４ａには、第２及び第３の分割ドレイン電極２１−２，２１−３に近接する部位から第２及び第３の分割ドレイン電極２１−２，２１−３側へ、第３及び第４のドレイン付加容量用電極片２５ｃ、２５ｄがそれぞれ矩形状に突出形成されている。
これら第３及び第４のドレイン側付加容量用電極片２５ａ、２５ｄは、第２、第３の分割ドレイン電極２１−２、２１−３の端部と、それぞれ平行に対向するように第２、第３の分割ドレイン電極２１−２、２１−３の下層側に位置するように配設され、両者間には、絶縁層（図示せず）が設けられるものとなっている点は、図１の構成例で説明したドレイン連結基部２１ａに位置する第１及び第２のドレイン側付加容量用電極片２５ａ、２５ｂと同様である。
【００５６】
同様に、第３のゲート電極２４ｃには、第１及び第２の分割ソース電極２２−１，２２−２に近接する部位から第１及び第２の分割ソース電極２２−１，２２−２側へ、第３及び第４のソース側付加容量用電極片２６ｃ、２６ｄがそれぞれ矩形状に突出形成されている。
これら第３及び第４のソース側付加容量用電極片２６ｃ、２６ｄは、第１、第２の分割ソース電極２２−１、２２−２と、それぞれ平行に対向するようにして第１、第２のソース分割ソース電極２２−１、２２−２の下層側に位置するように配設され、両者間間には、絶縁層（図示せず）が設けられるものとなっている点は、図１の構成例で説明したソース連結基部２２ａに位置する第１及び第２のソース側付加容量用電極片２６ａ、２６ｂと同様である。
【００５７】
この第３の構成例においては、第１乃至第４のドレイン側付加容量用電極片２５ａ〜２５ｄと、第１乃至第４のソース側付加容量用電極片２６ａ〜２６ｄの各々の面積は、必要とされる付加容量を、仮に、Ｃａｄｄとすると、それぞれ、その１／４の容量を得るに必要な大きさに設定されるものとなっている。
この構成例においては、必要な付加容量を、図１の構成例に比してより分割して配置できるので、それぞれの容量を形成するために必要とされるレイアウト面積が小さくなり、よりコストの削減が可能なものとなっている。
【産業上の利用可能性】
【００５８】
付加容量を用いて耐入力電力特性の向上と共に歪み特性の改善が所望される電界効果トランジスタに適用できる。
【符号の説明】
【００５９】
２１…ドレイン電極
２２…ソース電極
２４ａ〜２４ｃ…第１乃至第３のゲート電極
２８ａ〜２８ｄ…第１乃至第４のドレイン付加容量
２９ａ〜２９ｄ…第１乃至第４のソース付加容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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