(57)【要約】【課題】マスク合わせ精度や寸法精度に関する許容度を拡大できる不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態によれば、積層構造体と、半導体ピラーと、記憶部と、半導体接続部と、を備えた不揮発性半導体記憶装置が提供される。積層構造体は、交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する。半導体ピラーは、積層構造体を貫通する。記憶部は、電極膜と半導体ピラーとの間に設けられる。半導体接続部は、２本の半導体ピラーの一端どうしを接続する。半導体接続部は、積層構造体の方向に対して垂直な方向に沿った接続部側面を有する端接続部と、接続部側面に設けられ、半導体ピラーの側面に連続した側面を有する突出部と、を有する。半導体接続部は、半導体ピラーの径よりも小さい部分を有していない。【選択図】図１
2012028537.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に交互に積層された複数の第１電極膜と複数の第１電極間絶縁膜とを有する第１積層構造体と、
前記第１方向に対して垂直な方向において前記第１積層構造体と並び、前記第１方向に交互に積層された複数の第２電極膜と複数の第２電極間絶縁膜とを有する第２積層構造体と、
前記第１積層構造体を前記第１方向に沿って貫通する第１半導体ピラーと、
前記第２積層構造体を前記第１方向に沿って貫通し、前記第１方向に対して垂直な第２方向に沿って前記第１半導体ピラーと並ぶ第２半導体ピラーと、
前記複数の第１電極膜と前記第１半導体ピラーとの間に設けられた第１記憶部と、
前記複数の第２電極膜と前記第２半導体ピラーとの間に設けられた第２記憶部と、
前記第１半導体ピラーの一端と前記第２半導体ピラーの一端とを接続する半導体接続部と、
を備え、
前記半導体接続部は、
前記第２方向に沿った接続部側面を有する端接続部と、
前記接続部側面において前記第１方向に対して交差する方向に突出し、前記第１半導体ピラーの前記第１方向に沿った側面に連続した側面を有する第１突出部と、
を有し、
前記半導体接続部は、前記第１半導体ピラーの径よりも小さい部分を有していないことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体接続部は、前記接続部側面において前記第１方向に対して交差する方向に突出し、前記第２半導体ピラーの前記第１方向に沿った側面に連続した側面を有する第２突出部をさらに有していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１方向と前記第２方向とに対して垂直な第３方向における前記端接続部の中心の前記第３方向における位置は、前記第１半導体ピラーの前記第３方向における中心の前記第３方向における位置と、前記第３方向に沿ってシフトしていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１突出部の前記第１半導体ピラーとは反対の側の第１突出部端面と、前記接続部側面と、が交差する第１突出部端線の前記第２方向における中心と、前記端接続部の前記第１半導体ピラーと接する第１接続面の前記第１突出部とは反対側の第１外周線の前記第２方向における中心と、の間の距離は、前記第１半導体ピラーの前記径の前記第１方向と前記第２方向とに対して垂直な第３方向に沿った長さ以上であることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記第１突出部の前記第１半導体ピラーとは反対の側の第１突出部端面と、前記接続部側面と、が交差する第１突出部端線の前記第２方向における中心と、前記端接続部の前記第１半導体ピラーと接する第１接続面の前記第１突出部とは反対側の第１外周線の前記第２方向における中心と、の間の距離は、前記端接続部の前記第１方向と前記第２方向とに対して垂直な第３方向に沿った幅以上であることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
第１方向に交互に積層された複数の第１電極膜と複数の第１電極間絶縁膜とを有する第１積層構造体と、前記第１方向に対して垂直な方向において前記第１積層構造体と並び、前記第１方向に交互に積層された複数の第２電極膜と複数の第２電極間絶縁膜とを有する第２積層構造体と、前記第１積層構造体を前記第１方向に沿って貫通する第１半導体ピラーと、前記第２積層構造体を前記第１方向に沿って貫通し、前記第１方向に対して垂直な第２方向に沿って前記第１半導体ピラーと並ぶ第２半導体ピラーと、前記複数の第１電極膜と前記第１半導体ピラーとの間に設けられた第１記憶部と、前記複数の第２電極膜と前記第２半導体ピラーとの間に設けられた第２記憶部と、前記第１半導体ピラーの一端と前記第２半導体ピラーの一端とを接続する半導体接続部と、を有する不揮発性半導体記憶装置の製造方法であって、
基板の上に下層を形成する工程と、
前記下層の前記半導体接続部が形成される領域に溝を形成して前記溝に犠牲層を埋め込む工程と、
前記下層及び前記犠牲層の上に、前記第１積層構造体及び前記第２積層構造体となる積層膜を形成する工程と、
前記第１半導体ピラーに対応する位置において前記積層膜を前記第１方向に沿って貫通し前記犠牲層に到達する第１貫通ホールと、前記第２半導体ピラーに対応する位置において前記積層膜を前記第１方向に沿って貫通し前記犠牲層に到達する第２貫通ホールと、を形成する工程と、
前記第１貫通ホールから露出する前記下層の少なくとも一部を除去して第１追加ホールを形成し、前記第２貫通ホールから露出する前記下層の少なくとも一部を除去して第２追加ホールを形成する工程と、
前記第１貫通ホール及び前記第２貫通ホールを介して前記犠牲層を除去して、前記第１貫通ホール、前記第２貫通ホール、前記溝、前記第１追加ホール及び第２追加ホールを含むメモリホールを形成する工程と、
前記メモリホールの壁面に、前記第１記憶部及び第２記憶部となる絶縁膜を形成し、前記メモリホールの残余の空間に、前記第１半導体ピラー、前記第２半導体ピラー及び前記半導体接続部となる半導体層を形成する工程と、
を備え、
前記メモリホールは、前記第１貫通ホールの径よりも小さい部分を有していないことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
前記溝の前記第１方向と前記第２方向とに対して垂直な第３方向における中心の前記第３方向における位置は、前記第１貫通ホールの前記第３方向における中心の前記第３方向における位置と、前記第３方向に沿ってシフトしていることを特徴とする請求項６記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置においては、シリコン基板上の２次元平面内に素子を集積してきた。メモリの記憶容量を増加させるには１つの素子の寸法を微細化するが、近年その微細化もコスト的、技術的に困難になってきた。
【０００３】
これに対し、一括加工型３次元積層メモリが提案されている。この一括加工型３次元積層メモリにおいては、交互に積層された絶縁膜と電極膜とを有する積層構造体と、積層構造体を貫通するシリコンピラーと、シリコンピラーと電極膜との間の電荷蓄積層（記憶層）と、が設けられ、これにより、シリコンピラーと各電極膜との交差部にメモリセルが設けられる。さらに、２本のシリコンピラーを基板の側で接続したＵ字形状のメモリストリングを用いる構成も提案されている。
【０００４】
このような一括加工型３次元積層メモリにおいて、マスク合わせ精度や寸法精度に関する許容度を拡大し、生産性を向上するためには、改良の余地がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、マスク合わせ精度や寸法精度に関する許容度を拡大できる不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施形態によれば、第１積層構造体と、第２積層構造体と、第１半導体ピラーと、第２半導体ピラーと、第１記憶部と、第２記憶部と、半導体接続部と、を備えた不揮発性半導体記憶装置が提供される。前記第１積層構造体は、第１方向に交互に積層された複数の第１電極膜と複数の第１電極間絶縁膜とを有する。前記第２積層構造体は、前記第１方向に対して垂直な方向において前記第１積層構造体と並び、前記第１方向に交互に積層された複数の第２電極膜と複数の第２電極間絶縁膜とを有する。前記第１半導体ピラーは、前記第１積層構造体を前記第１方向に沿って貫通する。前記第２半導体ピラーは、前記第２積層構造体を前記第１方向に沿って貫通し、前記第１方向に対して垂直な第２方向に沿って前記第１半導体ピラーと並ぶ。前記第１記憶部は、前記複数の第１電極膜と前記第１半導体ピラーとの間に設けられる。前記第２記憶部は、前記複数の第２電極膜と前記第２半導体ピラーとの間に設けられる。前記半導体接続部は、前記第１半導体ピラーの一端と前記第２半導体ピラーの一端とを接続する。前記半導体接続部は、前記第２方向に沿った接続部側面を有する端接続部と、前記接続部側面において前記第１方向に対して交差する方向に突出し、前記第１半導体ピラーの前記第１方向に沿った側面に連続した側面を有する第１突出部と、を有する。前記半導体接続部は、前記第１半導体ピラーの径よりも小さい部分を有していない。
【０００８】
本発明の実施形態によれば、第１積層構造体と、第２積層構造体と、第１半導体ピラーと、第２半導体ピラーと、第１記憶部と、第２記憶部と、半導体接続部と、を有する不揮発性半導体記憶装置の製造方法が提供される。前記第１積層構造体は、第１方向に交互に積層された複数の第１電極膜と複数の第１電極間絶縁膜とを有する。前記第２積層構造体は、前記第１方向に対して垂直な方向において前記第１積層構造体と並び、前記第１方向に交互に積層された複数の第２電極膜と複数の第２電極間絶縁膜とを有する。前記第１半導体ピラーは、前記第１積層構造体を前記第１方向に沿って貫通する。前記第２半導体ピラーは、前記第２積層構造体を前記第１方向に沿って貫通し、前記第１方向に対して垂直な第２方向に沿って前記第１半導体ピラーと並ぶ。前記第１記憶部は、前記複数の第１電極膜と前記第１半導体ピラーとの間に設けられる。前記第２記憶部は、前記複数の第２電極膜と前記第２半導体ピラーとの間に設けられる。前記半導体接続部は、前記第１半導体ピラーの一端と前記第２半導体ピラーの一端とを接続する。前記製造方法は、基板の上に下層を形成する工程と、前記下層の前記半導体接続部が形成される領域に溝を形成して前記溝に犠牲層を埋め込む工程と、前記下層及び前記犠牲層の上に、前記第１積層構造体及び前記第２積層構造体となる積層膜を形成する工程と、前記第１半導体ピラーに対応する位置において前記積層膜を前記第１方向に沿って貫通し前記犠牲層に到達する第１貫通ホールと、前記第２半導体ピラーに対応する位置において前記積層膜を前記第１方向に沿って貫通し前記犠牲層に到達する第２貫通ホールと、を形成する工程と、前記第１貫通ホールから露出する前記下層の少なくとも一部を除去して第１追加ホールを形成し、前記第２貫通ホールから露出する前記下層の少なくとも一部を除去して第２追加ホールを形成する工程と、前記第１貫通ホール及び前記第２貫通ホールを介して前記犠牲層を除去して、前記第１貫通ホール、前記第２貫通ホール、前記溝、前記第１追加ホール及び第２追加ホールを含むメモリホールを形成する工程と、前記メモリホールの壁面に、前記第１記憶部及び第２記憶部となる絶縁膜を形成し、前記メモリホールの残余の空間に、前記第１半導体ピラー、前記第２半導体ピラー及び前記半導体接続部となる半導体層を形成する工程と、を備える。前記メモリホールは、前記第１貫通ホールの径よりも小さい部分を有していない。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の要部の構成を例示する模式的斜視図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図４】第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【図６】図６（ａ）、図６（ｂ）及び図６（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面である。
【図７】図７（ａ）、図７（ｂ）及び図７（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面である。
【図８】図８（ａ）、図８（ｂ）及び図８（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面である。
【図９】図９（ａ）、図９（ｂ）及び図９（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面である。
【図１０】図１０（ａ）、図１０（ｂ）及び図１０（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面である。
【図１１】図１１（ａ）、図１１（ｂ）及び図１１（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面である。
【図１２】図１２（ａ）、図１２（ｂ）及び図１２（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面である。
【図１３】図１３（ａ）、図１３（ｂ）及び図１３（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面である。
【図１４】図１４（ａ）、図１４（ｂ）及び図１４（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面である。
【図１５】図１５（ａ）、図１５（ｂ）及び図１５（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面である。
【図１６】図１６（ａ）、図１６（ｂ）及び図１６（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面である。
【図１７】図１７（ａ）、図１７（ｂ）及び図１７（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面である。
【図１８】図１８（ａ）、図１８（ｂ）及び図１８（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面である。
【図１９】第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を例示する模式的断面図である。
【図２０】第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を例示する模式的断面図である。
【図２１】第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を例示する模式的斜視面である。
【図２２】第１の実施形態に係る不揮発性半導体記憶装置の要部の構成を例示する模式的斜視図である。
【図２３】第１の実施形態に係る不揮発性半導体記憶装置の要部の構成を例示する模式的断面図である。
【図２４】図２４（ａ）及び図２４（ｂ）は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式図である。
【図２５】図２５（ａ）及び図２５（ｂ）は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式図である。
【図２６】図２６（ａ）及び図２６（ｂ）は、比較例の不揮発性半導体記憶装置の構成を例示する模式図である。
【図２７】第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
【図２８】図２８（ａ）、図２８（ｂ）及び図２８（ｃ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面である。
【図２９】不揮発性半導体記憶装置の製造方法を例示する模式的断面である。
【図３０】第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図３１】第４の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図３２】第５の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【発明を実施するための形態】
【００１０】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１１】
（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の要部の構成を例示する模式的斜視図である。  
図２は、第１の実施形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。  
図３は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
なお、図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。  
図４は、第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【００１２】
図２に表したように、不揮発性半導体記憶装置１１０においては、半導体基板１１（基板）が設けられる。半導体基板１１には、例えば単結晶シリコンが用いられる。半導体基板１１の主面１１ａにおいて、例えば、メモリセルが形成されるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺回路領域ＰＲとが設定される。周辺回路領域ＰＲに関しては後述する。
【００１３】
メモリアレイ領域ＭＲにおいては、例えば、半導体基板１１の上に回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている。
【００１４】
メモリ部ＭＵは、例えば、マトリクスメモリセル部ＭＵ１と、配線接続部ＭＵ２と、を有する。マトリクスメモリセル部ＭＵ１は、３次元マトリクス状に配列したメモリセルトランジスタを有する。配線接続部ＭＵ２に関しては後述する。  
以下では、マトリクスメモリセル部ＭＵ１について説明する。
【００１５】
図３は、マトリクスメモリセル部ＭＵ１の構成を例示している。  
図２においては、マトリクスメモリセル部ＭＵ１として、図３のＡ−Ａ’線断面の一部と、図３のＢ−Ｂ’線断面の一部が例示されている。
【００１６】
図２及び図３に表したように、マトリクスメモリセル部ＭＵ１においては、半導体基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。  
積層構造体ＭＬは、第１方向に交互に積層された複数の電極膜６１と複数の電極間絶縁膜６２とを有する。電極間絶縁膜６２は、電極膜６１どうしを絶縁する層間絶縁膜として機能する。
【００１７】
なお、本願明細書において、「積層」とは、直接重ねられる場合の他、間に他の要素が挿入されて重ねられる場合も含む。
【００１８】
積層構造体ＭＬにおける電極膜６１及び電極間絶縁膜６２の積層方向をＺ軸方向（第１方向）とする。本具体例では、Ｚ軸方向は、半導体基板１１の主面１１ａに対して垂直な方向である。Ｚ軸方向に対して垂直な１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸方向とＹ軸方向とに対して垂直な方向をＸ軸方向（第３方向）とする。
【００１９】
電極膜６１は、例えば、Ｚ軸方向に対して垂直な方向に沿って延在する帯状の部分を有している。本具体例では、電極膜６１が延在する方向はＸ軸方向である。  
図２及び図３においては、電極膜６１が４枚描かれているが、積層構造体ＭＬにおいて、設けられる電極膜６１の数は任意である。
【００２０】
なお、図２に表したように、積層構造体ＭＬの最下部（例えば、半導体基板１１に最も近い側）の電極膜６１の下に絶縁膜１５ａを設けることができ、この絶縁膜１５ａも積層構造体ＭＬに含まれることができる。また、積層構造体ＭＬの最上部（例えば、半導体基板１１から最も遠い側）の電極膜６１の上に絶縁膜１５を設けることができ、この絶縁膜１５ａも積層構造体ＭＬに含まれることができる。なお、絶縁膜１５及び１５ａには、例えば酸化シリコンを用いることができる。ただし、実施形態はこれに限らず、絶縁膜１５及び１５ａの材料は任意である。
【００２１】
積層構造体ＭＬをＺ軸方向に沿って貫通する半導体ピラーＳＰが設けられる。この半導体ピラーＳＰは、例えば、積層構造体ＭＬをＺ軸方向に沿って貫通する貫通ホールＴＨの中に半導体を埋め込むことによって形成される。半導体ピラーＳＰは複数設けられる。
【００２２】
なお、半導体ピラーＳＰは、Ｚ軸方向に延在する柱状でも良く、また、Ｚ軸方向に延在する筒状でも良い。半導体ピラーＳＰがＺ軸方向に延在する筒状の場合には、その筒の内部に例えば絶縁膜が埋め込まれる。
【００２３】
半導体ピラーＳＰをＺ軸方向に対して垂直な平面で切断したときの断面の外形は、円形でも良く、扁平円形でも良く、また任意の多角形でも良い。以下では、説明を簡単にするために、半導体ピラーＳＰをＺ軸方向に対して垂直な平面で切断したときの断面の外形が略円形である場合として説明する。
【００２４】
複数の半導体ピラーＳＰを、例えば、第１〜第４半導体ピラーＳＰ１〜ＳＰ４とする。  図３に表したように、２本ずつの半導体ピラーＳＰは、半導体基板１１の側で、半導体接続部ＣＰ（第１半導体接続部ＣＰ１及び第２半導体接続部ＣＰ２）によって電気的に接続される。第１半導体接続部ＣＰ１によって接続された第１及び第２半導体ピラーＳＰ１及びＳＰ２がペアとなって１つのＵ字形状のＮＡＮＤストリングとなる。第２半導体接続部ＣＰ２によって接続された第３及び第４半導体ピラーＳＰ３及びＳＰ４がペアとなって別のＵ字形状のＮＡＮＤストリングとなる。不揮発性半導体記憶装置１１０は、３次元積層型のフラッシュメモリである。
【００２５】
半導体接続部ＣＰによって互いに接続された第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とが並ぶ方向がＹ軸方向に設定される。  
以下、マトリクスメモリセル部ＭＵ１の具体的な構成の例について説明する。
【００２６】
図４は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図３のＢ−Ｂ’線断面の一部に対応する断面図である。  
図４に表したように、不揮発性半導体記憶装置１１０は、第１積層構造体ＭＬ１と、第２積層構造体ＭＬ２と、を備える。  
第１積層構造体ＭＬ１は、Ｚ軸方向に交互に積層された複数の第１電極膜６１ａと複数の第１電極間絶縁膜６２ａとを有する。  
第２積層構造体ＭＬ２は、Ｚ軸方向に対して垂直な方向において第１積層構造体ＭＬ１と並ぶ。第２積層構造体ＭＬ２は、Ｚ軸方向に交互に積層された複数の第２電極膜６１ｂと複数の第２電極間絶縁膜６２ｂとを有する。
【００２７】
複数の第１電極膜６１ａのそれぞれと、複数の第２電極膜６１ｂのそれぞれと、は同層である。例えば、半導体基板１１と、複数の第１電極膜６１ａのそれぞれと、の距離は、半導体基板１１と、複数の第２電極膜６１ｂのそれぞれと、の距離と、同じである。半導体基板１１と、複数の第２電極間絶縁膜６２ａのそれぞれと、の距離は、半導体基板１１と、複数の第２電極間絶縁膜６２ｂのそれぞれと、の距離と、同じである。
【００２８】
不揮発性半導体記憶装置１１０は、第１半導体ピラーＳＰ１と、第２半導体ピラーＳＰ２と、第１記憶部４７ａと、第２記憶部４７ｂと、をさらに備える。
【００２９】
第１半導体ピラーＳＰ１は、第１積層構造体ＭＬ１をＺ軸方向に沿って貫通する。第２半導体ピラーＳＰ２は、第２積層構造体ＭＬ２をＺ軸方向に沿って貫通する。第２半導体ピラーＳＰ２は、第１方向（Ｚ軸方向）に対して垂直な第２方向（Ｙ軸方向）に沿って第１半導体ピラーＳＰ１と並ぶ。
【００３０】
第１記憶部４７ａは、複数の第１電極膜６１ａと第１半導体ピラーＳＰ１との間に設けられる。第２記憶部４７ｂは、複数の第２電極膜６１ｂと第２半導体ピラーＳＰ２との間に設けられる。
【００３１】
第１記憶部４７ａは、例えば、複数の第１電極膜６１ａと第１半導体ピラーＳＰ１との間に設けられた第１ピラー部記憶層４８ｐａと、第１ピラー部記憶層４８ｐａと複数の第１電極膜６１ａとの間に設けられた第１ピラー部外側絶縁膜４３ｐａと、第１ピラー部記憶層４８ｐａと第１半導体ピラーＳＰ１との間に設けられた第１ピラー部内側絶縁膜４２ｐａと、を含む。
【００３２】
第２記憶部４７ｂは、例えば、複数の第２電極膜６１ｂと第２半導体ピラーＳＰ２との間に設けられた第２ピラー部記憶層４８ｐｂと、第２ピラー部記憶層４８ｐｂと複数の第２電極膜６１ｂとの間に設けられた第２ピラー部外側絶縁膜４３ｐｂと、第２ピラー部記憶層４８ｐｂと第２半導体ピラーＳＰ２との間に設けられた第２ピラー部内側絶縁膜４２ｐｂと、を含む。
【００３３】
不揮発性半導体記憶装置１１０は、第１半導体ピラーＳＰ１の一端と第２半導体ピラーＳＰ２の一端とを接続する半導体接続部ＣＰと、半導体接続部ＣＰに対向する接続部導電層ＢＧ（バックゲート）と、半導体接続部ＣＰと接続部導電層ＢＧとの間に設けられた接続部絶縁膜４７ｃと、をさらに備える。半導体接続部ＣＰには、例えば、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２となる材料が用いられる。
【００３４】
接続部絶縁膜４７ｃは、例えば、半導体接続部ＣＰと接続部導電層ＢＧとの間に設けられた接続部記憶層４８ｃと、接続部記憶層４８ｃと接続部導電層ＢＧとの間に設けられた接続部外側絶縁膜４３ｃと、接続部記憶層４８ｃと半導体接続部ＣＰとの間に設けられた接続部内側絶縁膜４２ｃと、を含む。
【００３５】
記憶層４８は、第１ピラー部記憶層４８ｐａ、第２ピラー部記憶層４８ｐｂ及び接続部記憶層４８ｃを含む。記憶層４８は、例えば半導体ピラーＳＰと電極膜６１との間に印加される電界によって電荷を蓄積または放出し、情報を記憶する部分として機能する。記憶層４８は単層膜でも良く、また積層膜でも良い。
【００３６】
内側絶縁膜４２は、第１ピラー部内側絶縁膜４２ｐａ、第２ピラー部内側絶縁膜４２ｐｂ及び接続部内側絶縁膜４２ｃを含む。内側絶縁膜４２は、例えばトンネル絶縁膜として機能する。
【００３７】
外側絶縁膜４３は、第１ピラー部外側絶縁膜４３ｐａ、第２ピラー部外側絶縁膜４３ｐｂ及び接続部外側絶縁膜４３ｃを含む。外側絶縁膜４３は、例えばブロック絶縁膜として機能する。
【００３８】
外側絶縁膜４３、記憶層４８及び内側絶縁膜４２を含む積層膜を、積層絶縁膜４７と呼ぶことにする。
【００３９】
積層絶縁膜４７の一部が第１記憶部４７ａとなり、積層絶縁膜４７の別の一部が第２記憶部４７ｂとなり、積層絶縁膜４７のさらに別の一部が接続部絶縁膜４７ｃとなる。
【００４０】
電極間絶縁膜６２、内側絶縁膜４２及び外側絶縁膜４３には、例えば酸化シリコンを用いることができる。記憶層４８には、例えば窒化シリコンを用いることができる。
【００４１】
なお、電極間絶縁膜６２、内側絶縁膜４２、外側絶縁膜４３及び記憶層４８には、上記に例示した材料に限らず、任意の材料を用いることができる。
【００４２】
電極膜６１には所定の電気信号が印加される。電極膜６１は、例えば不揮発性半導体記憶装置１１０のワード電極として機能する。
【００４３】
接続部導電層ＢＧは、例えば、所定の電位に設定される。これにより、例えば半導体接続部ＣＰによる第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２との電気的な接続が制御される。
【００４４】
電極膜６１及び接続部導電層ＢＧには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン（非晶質シリコン）、または、不純物が導入されて導電性が付与されたポリシリコン（多結晶シリコン）などを用いることができ、また、金属及び合金なども用いることができる。
【００４５】
不揮発性半導体記憶装置１１０においては、電極膜６１と半導体ピラーＳＰとが交差する部分において、記憶層４８を有するメモリセルトランジスタが形成される。メモリセルトランジスタは３次元マトリクス状に配列し、この記憶層４８に電荷を蓄積させることにより、各メモリセルトランジスタがデータを記憶するメモリセルＭＣとして機能する。
【００４６】
図３に表したように、不揮発性半導体記憶装置１１０は、選択ゲート電極ＳＧをさらに備える。  
選択ゲート電極ＳＧは、積層構造体ＭＬとＺ軸方向に沿って積層される。本具体例においては、選択ゲート電極ＳＧは、Ｘ軸方向に沿って延在する帯状の部分を有している。そして、半導体ピラーＳＰは、積層構造体ＭＬに加えて、選択ゲート電極ＳＧをＺ軸方向に沿ってさらに貫通する。選択ゲート電極ＳＧと半導体ピラーＳＰとの間には、選択ゲート絶縁膜（図３では図示しない）が設けられる。
【００４７】
なお、半導体ピラーＳＰのうち、積層構造体ＭＬを貫通する部分と、選択ゲート電極ＳＧを貫通する部分と、には、連続して形成された半導体層を用いることができる。または、半導体ピラーＳＰのうちの積層構造体ＭＬを貫通する部分と、半導体ピラーＳＰのうちの選択ゲート電極ＳＧを貫通する部分と、が別の工程で形成され、これらの部分が電気的に接続されていても良い。
【００４８】
このように、不揮発性半導体記憶装置１１０は、第１積層構造体ＭＬ１とＺ軸方向に沿って積層され第１半導体ピラーＳＰ１に貫通された第１選択ゲート電極ＳＧ１と、第２積層構造体ＭＬ２とＺ軸方向に沿って積層され第２半導体ピラーＳＰ２に貫通された第２選択ゲート電極ＳＧ２と、をさらに備える。
【００４９】
第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２は、Ｚ軸方向に対して垂直な方向に沿って延在する。第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２は、例えば、第１電極膜６１ａ及び第２電極膜６１ｂの延在方向に対して平行な方向であるＸ軸方向に沿って延在する。
【００５０】
第１選択ゲート電極ＳＧ１と第１半導体ピラーＳＰ１とが交差する部分に第１選択ゲートトランジスタＳＧＴ１が形成され、第２選択ゲート電極ＳＧ２と第２半導体ピラーＳＰ２とが交差する部分に第２選択ゲートトランジスタＳＧＴ２が形成される。これらの選択ゲートトランジスタは、半導体ピラーＳＰを選択する機能を有する。
【００５１】
図３に例示したように、不揮発性半導体記憶装置１１０は、例えば、ビット線ＢＬ（例えば第１配線）と、ソース線ＳＬ（例えば第２配線）と、をさらに備える。ビット線ＢＬは、第１半導体ピラーＳＰ１の第１半導体接続部ＣＰ１とは反対の側の他端と接続される。ソース線ＳＬは、第２半導体ピラーＳＰ２の第１半導体接続部ＣＰ１とは反対の側の他端と接続される。例えば、ソース線ＳＬは、ビット線ＢＬの延在方向に対して直交する方向に延在する。本具体例では、ビット線ＢＬは、Ｙ軸方向に沿って延在し、ソース線ＳＬは、Ｘ軸方向に沿って延在する。
【００５２】
ビット線ＢＬは、第４半導体ピラーＳＰ４の第２半導体接続部ＣＰ２とは反対の側の他端とさらに接続される。ソース線ＳＬは、第３半導体ピラーＳＰ３の第２半導体接続部ＣＰ２とは反対の側の他端とさらに接続される。なお、第３半導体ピラーＳＰ３は、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側でＹ軸方向に沿って第２半導体ピラーＳＰ３と並ぶ。第４半導体ピラーＳＰ３は、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側でＹ軸方向に沿って第３半導体ピラーＳＰ３と並ぶ。第１半導体ピラーＳＰ１は、ビアＶ１によってビット線ＢＬに接続され、第４半導体ピラーＳＰ４は、ビアＶ２によってビット線ＢＬに接続されている。
【００５３】
ビット線ＢＬと第１積層構造体ＭＬ１との間に第１選択ゲート電極ＳＧ１が配置される。ソース線ＳＬと第２積層構造体ＭＬ２との間に第２選択ゲート電極ＳＧ２が配置される。ビット線ＢＬと第４積層構造体との間に第４選択ゲート電極ＳＧ４が配置される。ソース線ＳＬと第３積層構造体との間に第３選択ゲート電極ＳＧ３が配置される。
【００５４】
上記の構成により、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、消去し、また読み出すことができる。
【００５５】
図１に表したように、不揮発性半導体記憶装置１１０においては、半導体接続部ＣＰは、端接続部ＣＰＥと、第１突出部ＣＰＰ１と、第２突出部ＣＰＰ２と、を有する。  
後述するように、例えば、第１突出部ＣＰＰ１が設けられ、第２突出部ＣＣＰ２が設けられない場合もある。
【００５６】
端接続部ＣＰＥは、Ｙ軸方向に沿った接続部側面ＣＰＥｓを有する。端接続部ＣＰＥの上面ＣＰＥｕにおいて、第１半導体ピラーＳＰ１の一端が端接続部ＣＰＥに接続される。端接続部ＣＰＥの上面ＣＰＥｕにおいて、第２半導体ピラーＳＰ２の一端が端接続部ＣＰＥに接続される。端接続部ＣＰＥは、Ｙ軸方向に沿って延在する。
【００５７】
第１突出部ＣＰＰ１は、接続部側面ＣＰＥｓに設けられる。第１突出部ＣＰＰ１は、接続部側面ＣＰＥｓにおいてＺ軸方向に対して交差する方向に突出する。第１突出部ＣＰＰ１は、第１半導体ピラーＳＰ１のＺ軸方向に沿った側面に連続した側面を有する。
【００５８】
第２突出部ＣＰＰ２は、接続部側面ＣＰＥｓに設けられる。第２突出部ＣＰＰ２は、接続部側面ＣＰＥｓにおいてＺ軸方向に対して交差する方向に突出する。第２突出部ＣＰＰ２は、第２半導体ピラーＳＰ２のＺ軸方向に沿った側面に連続した側面を有する。
【００５９】
半導体接続部ＣＰは、第１半導体ピラーＳＰ１の径及び第２半導体ピラーＳＰ２の径よりも小さい部分を有していない。さらに、半導体接続部ＣＰは、端接続部ＣＰＥのＸ軸方向に沿った幅よりも小さい部分を有していないこともできる。
【００６０】
これにより、マスク合わせ精度や寸法精度に関する許容度を拡大し、生産性を向上できる一括加工型３次元積層メモリ構成の不揮発性半導体記憶装置が提供できる。
【００６１】
以下、半導体接続部ＣＰの構成について詳しく説明する。  
図１に表したように、半導体ピラーＳＰの中心軸と、半導体接続部ＣＰの中心軸とが、互いにずれている。これは、例えば、半導体接続部ＣＰの端接続部ＣＰＥの形成工程と、半導体ピラーＳＰの形成工程と、で、マスクの合わせずれなどが生じたことなどに起因している。
【００６２】
すなわち、図１に表したように、端接続部ＣＰＥのＸ軸方向における中心ＣＰＥｃのＸ軸方向における位置は、第１半導体ピラーＳＰ１のＸ軸方向における中心ＳＰｃ（及び第２半導体ピラーＳＰ２のＺ軸方向における中心）のＸ軸方向における位置と、Ｘ軸方向に沿ってシフトしている。
【００６３】
中心ＣＰＥｃと中心ＳＰｃとのＸ軸方向に沿った距離であるシフト量ｘｃｓは、例えば、端接続部ＣＰＥの形成工程と、半導体ピラーＳＰの形成工程と、におけるマスクの合わせずれの量及び寸法ばらつきに対応している。
【００６４】
第１突出部ＣＰＰ１及び第２突出部ＣＰＰ２は、例えば、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２の形成の際に、端接続部ＣＰＥの中心からシフトした位置に、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２の高さよりも深いホールが形成されることで形成される。
【００６５】
後述するように、半導体接続部ＣＰは、例えば、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２を形成するための貫通ホールを介して半導体接続部ＣＰとなる溝の空間に半導体材料を埋め込むことによって形成される。
【００６６】
もし、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２の高さよりも深いホールが形成されず、第１突出部ＣＰＰ１及び第２突出部ＣＰＰ２が設けられない比較例においては、マスクの合わせずれ量及び寸法ばらつきに対応するシフト量ｘｃｓが大きくなると、貫通ホールとこの溝との接続部の開口幅が小さくなり、貫通ホールを介して溝に半導体材料を埋め込み難くなる。このため、生産性が低下することがある。
【００６７】
これに対して、本実施形態に係る不揮発性半導体記憶装置１１０においては、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２の高さよりも深いホールを形成することで、マスクの合わせずれ量及び寸法ばらつきに対応するシフト量ｘｃｓが大きい場合でも、貫通ホールと溝との接続部の開口幅を、十分大きくできる。
【００６８】
不揮発性半導体記憶装置１１０の製造方法の例について、マスクの合わせずれ及び寸法ばらつきが存在する場合の例を説明する。  
図５は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。  
図６（ａ）、図６（ｂ）及び図６（ｃ）〜図１５（ａ）、図１５（ｂ）及び図１５（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面である。  
図６（ｃ）は平面図であり、図６（ａ）は図６（ｃ）のＡ１−Ａ２線断面図であり、図６（ｂ）は、図６（ｃ）のＢ１−Ｂ２線断面図である。図６（ｃ）のＡ１−Ａ２線断面は、図１のＡ１−Ａ２線断面に対応する。図７（ａ）、図７（ｂ）及び図７（ｃ）〜図１５（ａ）、図１５（ｂ）及び図１５（ｃ）も、同様の対応関係をそれぞれ有する。
【００６９】
図６（ａ）、図６（ｂ）及び図６（ｃ）に表したように、半導体基板１１の上に下層ＵＬを形成する。この工程が、図５に例示したステップＳ１１０に対応する。下層ＵＬは、例えば接続部導電層ＢＧの少なくとも一部となる層を含む。なお、これらの図においては、層間絶縁膜１３は省略されている。下層ＵＬの上に、半導体接続部ＣＰの端接続部ＣＰＥに対応する形状の開口部８１ｈを有するレジスト層８１を形成する。
【００７０】
図７（ａ）、図７（ｂ）及び図７（ｃ）に表したように、レジスト層８１をマスクにして、下層ＵＬの半導体接続部ＣＰが形成される領域に溝ＴＲを形成する。この工程が、図５に例示したステップＳ１２０に対応する。溝ＴＲの形成には、例えばドライエッチングが用いられる。なお、本具体例では、溝ＴＲの深さは下層ＵＬの厚さと同等とされているが、溝ＴＲの深さは下層ＵＬの厚さよりも浅くても良い。
【００７１】
図８（ａ）、図８（ｂ）及び図８（ｃ）に表したように、溝ＴＲに犠牲層ＳＣｆを埋め込む。この工程が、図５に例示したステップＳ１３０に対応する。
【００７２】
そして、下層ＵＬ及び犠牲層ＳＣｆの上に、第１積層構造体ＭＬ１及び第２積層構造体ＭＬ２となる積層膜ＭＬｆを形成する。この工程が、図５に例示したステップＳ１４０に対応する。  
積層膜ＭＬｆは、第１電極膜６１ａ及び第２電極膜６１ｂとなる導電膜６１ｆと、第１電極間絶縁膜６２ａ及び第２電極間絶縁膜６２ｂとなる絶縁膜６２ｆと、を含む。  
さらに、積層膜ＭＬｆの上にマスク材８２を形成する。
【００７３】
図９（ａ）、図９（ｂ）及び図９（ｃ）に表したように、マスク材８２の上に、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２に対応する形状の開口部８３ｈを有するレジスト層８３を形成する。
【００７４】
図１０（ａ）、図１０（ｂ）及び図１０（ｃ）に表したように、レジスト層８３をマスクにして、マスク材８２を加工して、マスク材８２に開口部８２ｈを形成する。
【００７５】
図１１（ａ）、図１１（ｂ）及び図１１（ｃ）に表したように、マスク材８２をマスクにして積層膜ＭＬｆに貫通ホールＴＨ（第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２）を形成する。すなわち、第１半導体ピラーＳＰ１に対応する位置において積層膜ＭＬｆをＺ軸方向に沿って貫通し犠牲層ＳＣｆに到達する第１貫通ホールＴＨ１と、第２半導体ピラーＳＰ２に対応する位置において積層膜ＭＬｆをＺ軸方向に沿って貫通し犠牲層ＳＣｆに到達する第２貫通ホールＴＨ２と、を形成する。この工程が、図５に例示したステップＳ１５０に対応する。貫通ホールＴＨの形成には、例えばドライエッチングが用いられる。
【００７６】
図１２（ａ）、図１２（ｂ）及び図１２（ｃ）に表したように、マスク材８２をマスクにして、貫通ホールＴＨから露出している下層ＵＬを掘り、追加ホールＡＨを形成する。すなわち、第１貫通ホールＴＨ１から露出する下層ＵＬの少なくとも一部を除去して第１追加ホールＡＨ１を形成し、第２貫通ホールＴＨ２から露出する下層ＵＬの少なくとも一部を除去して第２追加ホールＡＨ２を形成する。この工程が図５に例示したステップＳ１６０に対応する。追加ホールＡＨの形成には、例えばドライエッチングが用いられる。  
追加ホールＡＨ（第１追加ホールＡＨ１及び第２追加ホールＡＨ２）の深さに関しては後述する。
【００７７】
図１３（ａ）、図１３（ｂ）及び図１３（ｃ）に表したように、第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２を介して犠牲層ＳＣｆを除去して、第１貫通ホールＴＨ１、第２貫通ホールＴＨ２、溝ＴＲ、第１追加ホールＡＨ１及び第２追加ホールＡＨ２を含むメモリホールＭＨを形成する。この工程が、図５に例示したステップＳ１７０に対応する。
【００７８】
図１４（ａ）、図１４（ｂ）及び図１４（ｃ）に表したように、メモリホールＭＨの壁面に、第１記憶部４７ａ及び第２記憶部４７ｂとなる絶縁膜（積層絶縁膜４７）を形成し、メモリホールＭＨの残余の空間に、第１半導体ピラーＳＰ１、第２半導体ピラーＳＰ２及び半導体接続部ＣＰとなる半導体層ＳＰｆを形成する。この工程が、図５に例示したステップＳ１８０に対応する。
【００７９】
図１５（ａ）、図１５（ｂ）及び図１５（ｃ）に表したように、必要に応じて、積層膜ＭＬｆの上に形成された半導体層ＳＰｆを除去して平坦化する。
【００８０】
この後、選択ゲート電極ＳＧの形成、各種配線の形成、接続用のコンタクト電極の形成などを経て、不揮発性半導体記憶装置１１０が完成する。
【００８１】
図１６（ａ）、図１６（ｂ）及び図１６（ｃ）〜図１８（ａ）、図１８（ｂ）及び図１８（ｃ）は、比較例の不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面である。  
図１６（ｃ）は平面図であり、図１６（ａ）は図１６（ｃ）のＡ１−Ａ２線断面図であり、図１６（ｂ）は、図１６（ｃ）のＢ１−Ｂ２線断面図である。他の図も同様の対応関係を有する。
【００８２】
比較例の不揮発性半導体記憶装置１１９においては、図５に例示したステップＳ１１０〜ステップＳ１５０の工程は不揮発性半導体記憶装置１１０と同様であるが、不揮発性半導体記憶装置１１９においてはステップＳ１６０が行われない。  
すなわち、図１６（ａ）、図１６（ｂ）及び図１６（ｃ）に表したように、ステップＳ１５０として、第１半導体ピラーＳＰ１に対応する位置において積層膜ＭＬｆをＺ軸方向に沿って貫通し犠牲層ＳＣｆに到達する第１貫通ホールＴＨ１と、第２半導体ピラーＳＰ２に対応する位置において積層膜ＭＬｆをＺ軸方向に沿って貫通し犠牲層ＳＣｆに到達する第２貫通ホールＴＨ２と、を形成する。
【００８３】
図１７（ａ）、図１７（ｂ）及び図１７（ｃ）に表したように、第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２を介して犠牲層ＳＣｆを除去して、メモリホールＭＨを形成する。すなわち、不揮発性半導体記憶装置１１９においては、ステップＳ１６０が実施されずにステップＳ１７０が実施される。
【００８４】
これにより形成されたメモリホールＭＨは、第１貫通ホールＴＨ１、第２貫通ホールＴＨ２及び溝ＴＲを含むが、メモリホールＭＨには、第１追加ホールＡＨ１及び第２追加ホールＡＨ２が設けられていない。このため、貫通ホールＴＨと溝ＴＲとの接続部の開口幅ｗ０は、狭い。
【００８５】
接続部の開口幅ｗ０は、例えば、貫通ホールＴＨの幅（貫通ホール径ｘｈ）よりも、貫通ホールＴＨと溝ＴＲとのマスクの合わせずれに相当する幅だけ小さな値となる。
【００８６】
図１８（ａ）、図１８（ｂ）及び図１８（ｃ）に表したように、メモリホールＭＨの壁面に、第１ピラー部記憶層４８ｐａ及び第２ピラー部記憶層４８ｐｂとなる絶縁膜（積層絶縁膜４７）を形成し、メモリホールＭＨの残余の空間に、第１半導体ピラーＳＰ１、第２半導体ピラーＳＰ２及び半導体接続部ＣＰとなる半導体層ＳＰｆを形成する。
【００８７】
このとき、貫通ホールＴＨと溝ＴＲとの接続部の開口幅ｗ０が、上記のように、例えば貫通ホール径ｘｈよりもマスクの合わせずれに相当する幅だけ小さな値となるため、メモリホールＭＨ内を積層絶縁膜４７及び半導体層ＳＰｆで十分に埋め込むことが困難になる場合が生じる。これにより、例えば、半導体ピラーＳＰと半導体接続部ＣＰとの接続が不十分となる可能性がある。
【００８８】
溝ＴＲの形成（ステップＳ１２０）と、貫通ホールＴＨの形成（ステップＳ１５０）とで、マスクの合わせずれ及び寸法ばらつきが生じると、貫通ホールＴＨと溝ＴＲとの接続部（連結部分）の開口幅ｗ０が小さくなり、例えば連結部分が積層絶縁膜４７によって閉塞する可能性がある。閉塞した場合には、半導体層ＳＰｆの埋め込みが不十分になり、デバイスとして機能しなくなる可能性もある。  
また、例えば、溝ＴＲの部分において、半導体層ＳＰｆの断面積が小さくなり半導体層ＳＰｆの実効的な抵抗が上昇する。また、溝ＴＲの部分において、積層絶縁膜４７及び半導体層ＳＰｆが不均一に形成される可能性があり、特性のばらつきが生じる可能性がある。
【００８９】
本実施形態に係る不揮発性半導体記憶装置１１０及びその製造方法においては、メモリホールＭＨ内を積層絶縁膜４７及び半導体層ＳＰｆで十分に均一に埋め込むことができるように、追加ホールＡＨを形成し、貫通ホールＴＨと溝ＴＲとの接続部の開口幅を十分な大きさに維持する。
【００９０】
図１９は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を例示する模式的断面図である。  
すなわち、同図は、追加ホールＡＨを形成する工程を例示しており、図１２（ａ）を拡大した模式的断面図である。  
図２０は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を例示する模式的断面図である。  
すなわち、同図は、メモリホールＭＨを形成する工程を例示しており、図１３（ａ）を拡大した模式的断面図である。  
図２１は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法の一工程を例示する模式的斜視面である。  
すなわち、同図は、メモリホールＭＨを仮想的に例示しており、メモリホールＭＨの周囲の積層構造体ＭＬ及び下層ＵＬを透過した見たときの仮想的な模式図である。
【００９１】
第２追加ホールＡＨ２の形状は第１追加ホールＡＨ１の形状と同じとすることができ、第２追加ホールＡＨ２のＸ軸方向及びＺ軸方向に関する配置は第１追加ホールＡＨ１のＸ軸方向及びＺ軸方向に関する配置と同じとすることができるので、以下では、第１追加ホールＡＨ１に関して説明する。
【００９２】
図１９〜図２１に表したように、溝ＴＲのＸ軸方向における中心ＴＲｃのＸ軸方向における位置は、第１貫通ホールＴＨ１のＸ軸方向における中心ＴＨｃのＸ軸方向における位置と、Ｘ軸方向に沿ってシフトしている。
【００９３】
中心ＴＲｃと中心ＴＨｃとのＸ軸方向に沿った距離であるシフト量ｘｈｔは、溝ＴＲの形成工程と、貫通ホールＴＨの形成工程と、における設計上のマスクの合わせずれ及び寸法ばらつきに対応する。
【００９４】
すなわち、図１９に例示したように、第１貫通ホールＴＨ１が、溝ＴＲの中心ＴＲｃからＸ軸方向に沿ってシフトした位置において、積層膜ＭＬｆに形成される。そして、そのシフトした位置において、下層ＵＬ（例えば接続部導電層ＢＧ）に孔を形成することで、第１追加ホールＡＨ１が形成される。
【００９５】
ここで、第１貫通ホールＴＨ１の径のＸ軸方向に沿った長さを貫通ホール径ｘｈとする。溝ＴＲのＸ軸方向に沿った幅を溝幅ｘｔとする。  
第１追加ホールＡＨ１の下層ＵＬの上面からの深さを追加ホール深さｚａとする。第１追加ホールＡＨ１の側面と、溝ＴＲの第１追加ホールＡＨ１の側の側面と、の間のＸ軸方向に沿った最大距離を追加ホール幅ｘａとする。  
なお、図２０に例示したように、積層構造体ＭＬ１と犠牲層ＳＣｆとが重なる領域のＸ軸方向に沿った最大距離ｘｂは、追加ホール幅ｘａと実質的に同じになる。
【００９６】
貫通ホール径ｘｈが溝幅ｘｔ以上であるときに、追加ホール幅ｘａは、以下の第１式で表される。
ｘａ＝ｘｈｔ＋（ｘｈ−ｘｔ）／２                    （１）
一方、貫通ホール径ｘｈが溝幅ｘｔ未満であるときに、追加ホール幅ｘａは、以下の第２式で表される。
ｘａ＝ｘｈｔ−（ｘｔ−ｘｈ）／２                    （２）
不揮発性半導体記憶装置１１０においては、追加ホールＡＨが形成されることで、貫通ホールＴＨと溝ＴＲとの接続部の開口幅は、貫通ホール径ｘｈ以上に設定される。さらに、貫通ホールＴＨと溝ＴＲとの接続部の開口幅は、溝幅ｘｔ以上に設定されることができる。
【００９７】
第１追加ホールＡＨ１を設けることで、貫通ホールＴＨと溝ＴＲとの接続部の開口幅が狭い部分は、Ｚ軸方向に対して傾斜する。  
図１９〜図２１に表したように、第１追加ホールＡＨ１の底面ＡＨ１ｓにおいて下層ＵＬと犠牲層ＳＣｆとが接する線分ＡＨ１ＬのＹ軸方向における中心Ｑ０１と、Ｘ軸方向において第１追加ホールＡＨ１と対向する側の第１貫通ホールＴＨ１の側壁の最下端ＴＨ１ｂのＹ軸方向における中心Ｑ０２と、の間の距離ｗｔが、貫通ホールＴＨと溝ＴＲとの接続部の開口幅に相当する。
【００９８】
不揮発性半導体記憶装置１１０においては、Ｚ軸に対して傾斜した方向に沿ったこの距離ｗｔが、所定の値以上に設定される。
【００９９】
距離ｗｔは、例えば、第１貫通ホールＴＨ１の径のＸ軸方向に沿った長さ（貫通ホール径ｘｈ）以上に設定される。  
距離ｗｔは、例えば、溝ＴＲのＸ軸方向に沿った幅（溝幅ｘｔ）以上に設定される。
【０１００】
すなわち、既に説明した比較例の不揮発性半導体記憶装置１１９においては、第１追加ホールＡＨ１が設けられないため、貫通ホールＴＨと溝ＴＲとの接続部の開口幅ｗ０の方向は、Ｚ軸方向に対して垂直な方向である。このため、開口幅ｗ０は、貫通ホール径ｘｈからマスクの合わせずれに相当する幅だけ小さな値となる。
【０１０１】
これに対し、本実施形態に係る不揮発性半導体記憶装置１１０においては、追加ホールＡＨを形成することで、貫通ホールＴＨと溝ＴＲとの接続部の開口幅に相当する距離ｗｔは、Ｚ軸方向に対して傾斜した方向に沿った距離となる。そして、第１追加ホールＡＨ１の深さ（追加ホール深さｚａ）を適切に設定することで、Ｚ軸方向に対して傾斜した方向に沿った距離ｗｔを貫通ホール径ｘｈ以上に設定できる。さらに、距離ｗｔを溝幅ｘｔ以上に設定することもできる。
【０１０２】
不揮発性半導体記憶装置１１０及びその製造方法においては、メモリホールＭＨは、貫通ホール径ｘｈ（第１貫通ホールＴＨ１の径及び第２貫通ホールＴＨ２の径）よりも小さい部分を有していない。また、メモリホールＭＨは、溝幅ｘｔ（溝ＴＲのＸ軸方向に沿った幅）よりも小さい部分を有していないことができる。
【０１０３】
第１追加ホールＡＨ１の望ましい形状として、追加ホール深さｚａの望ましい大きさについて説明する。  
図１９〜図２１に表したように、追加ホール深さｚａは、以下の第３式で表される。  
ｗｔ２＝ｚａ２＋（ｘｈ−ｘａ）２                                （３）
距離ｗｔが貫通ホール径ｘｈ以上となる条件は、以下の第４式となる。  
ｚａ≧（ｘｈ２−（ｘｈ−ｘａ）２）１／２                          （４）
第１式及び第２式を用いると、距離ｗｔが貫通ホール径ｘｈ以上となる条件は、以下の第５式となる。  
ｚａ≧（ｘｈ２−（（ｘｈ＋ｘｔ）／２−ｘｈｔ）２）１／２          （５）
一方、距離ｗｔが溝幅ｘｔ以上となる条件は、以下の第６式となる。  
ｚａ≧（ｘｔ２−（ｘｈ−ｘａ）２）１／２                          （６）
第１式及び第２式を用いると、距離ｗｔが溝幅ｘｔ以上となる条件は、以下の第７式となる。  
ｚａ≧（ｘｔ２−（（ｘｈ＋ｘｔ）／２−ｘｈｔ）２）１／２          （７）
貫通ホール径ｘｈが溝幅ｘｔ以下である場合には、距離ｗｔが貫通ホール径ｘｈ以上であることが望ましい。すなわち、第４式及び第５式が成立することが望ましい。
【０１０４】
溝幅ｘｔが貫通ホール径ｘｈ以下である場合には、距離ｗｔが溝幅ｘｔ以上であることが望ましい。すなわち、第６式及び第７式が成立することが望ましい。
【０１０５】
すなわち、メモリホールＭＨの加工において、貫通ホールＴＨから露出する下層ＵＬが十分な深さで掘り込まれる。これにより、メモリホールＭＨのうちで、マスクの合わせずれ及び寸法ばらつき等によって閉塞する可能性のある部分の寸法を広げることができる。
【０１０６】
これにより、図２０及び図２１に表したように、犠牲層ＳＣｆを除去してメモリホールＭＨを形成したときに、メモリホールＭＨは、貫通ホール径ｘｈ及び溝幅ｘｔよりも狭い部分を有さない状態となる。
【０１０７】
本実施形態に係る不揮発性半導体記憶装置１１０においては、メモリホールＭＨの溝ＴＲ、第１追加ホールＡＨ１及び第２追加ホールＡＨ２の形状に従って半導体接続部ＣＰが形成される。すなわち、溝ＴＲの内壁に積層絶縁膜４７が形成されその内側に半導体層ＳＰｆが形成されて端接続部ＣＰＥが形成される。そして、第１追加ホールＡＨ１及び第２追加ホールＡＨ２の内壁に積層絶縁膜４７が形成されその内側に半導体層ＳＰｆが形成されて第１突出部ＣＰＰ１及び第２突出部ＣＰＰ２が形成される。
【０１０８】
図２２は、第１の実施形態に係る不揮発性半導体記憶装置の要部の構成を例示する模式的斜視図である。  
すなわち、同図は、半導体接続部ＣＰの構成を例示している。  
図２３は、第１の実施形態に係る不揮発性半導体記憶装置の要部の構成を例示する模式的断面図である。  
すなわち、同図は、図１のＡ１−Ａ２線断面に相当し、図２のＡ−Ａ’線断面に相当する断面図である。
【０１０９】
積層絶縁膜４７の厚さが実質的に均一である場合には、半導体ピラーＳＰの形状は貫通ホールＴＨの形状に対応し、半導体接続部ＣＰの端接続部ＣＰＥの形状は、溝ＴＲの形状に対応し、半導体接続部ＣＰの第１突出部ＣＰＰ１及び第２突出部ＣＰＰ２の形状は、第１追加ホールＡＨ１及び第２追加ホールＡＨ２の形状にそれぞれ対応する。
【０１１０】
図２２及び図２３に表したように、第１半導体ピラーＳＰ１の径のＸ軸方向に沿った長さを半導体ピラー径ｘｓとする。半導体ピラー径ｘｓは、例えば、貫通ホール径ｘｈから積層絶縁膜４７の厚さの２倍を減じた値に相当する。
【０１１１】
端接続部ＣＰＥのＺ軸方向に沿った幅を端接続部幅ｘｃとする。端接続部幅ｘｃは、例えば、溝幅ｘｔから積層絶縁膜４７の厚さの２倍を減じた値に相当する。  
第１突出部ＣＰＰ１の側面と、接続部側面ＣＰＥｓと、の間のＸ軸方向に沿った最大の距離を突出部幅ｘｐとする。突出部幅ｘｐは、例えば、追加ホール幅ｘａから積層絶縁膜４７の厚さを減じた値に相当する。
【０１１２】
既に説明したように、端接続部ＣＰＥのＸ軸方向における中心ＣＰＥｃと、第１半導体ピラーＳＰ１のＸ軸方向における中心ＳＰｃと、の間のＸ軸方向に沿った距離をシフト量ｘｃｓとする。
【０１１３】
貫通ホールＴＨ、溝ＴＲ及び第１追加ホールＡＨ１に関する第１式〜第７式に相当して、半導体ピラーＳＰ、端接続部ＣＰＥ及び第１突出部ＣＰＰ１に関して以下が導出される。
【０１１４】
半導体ピラー径ｘｓが端接続部幅ｘｃ以上であるときに、突出部幅ｘｐは、以下の第８式で表される。  
ｘｐ＝ｘｃｓ＋（ｘｓ−ｘｃ）／２                    （８）
一方、半導体ピラー径ｘｓが端接続部幅ｘｃ未満であるときに、突出部幅ｘｐは、以下の第９式で表される。  
ｘｐ＝ｘｃｓ−（ｘｃ−ｘｓ）／２                    （９）
ここでシフト量ｘｃｓは、溝ＴＲの形成工程と、貫通ホールＴＨの形成工程と、において、マスクの合わせずれ及び寸法ばらつきによって発生するシフト量ｘｈｔと実質的に同じ値になる。
【０１１５】
図２２及び図２３に例示したように、第１突出部ＣＰＰ１を設けることで、第１半導体ピラーＳＰ１と端接続部ＣＰＥとの接続部のうちで幅が狭い部分は、Ｚ軸方向に対して傾斜する。
【０１１６】
第１突出部ＣＰＰ１の第１半導体ピラーＳＰ１とは反対の側の第１突出部端面ＣＰＰ１ｓと、接続部側面ＣＰＥｓと、が交差する第１突出部端線ＣＰＰ１ＬのＹ軸方向における中心Ｐ０１と、端接続部ＣＰＥの第１半導体ピラーＳＰ１と接する第１接続面ＣＰＥｕ１の第１突出部ＣＰＰ１と反対側の第１外周線ＣＰＥｕ１ＬのＹ軸方向における中心Ｐ０２と、の間の距離ｗｃが、第１半導体ピラーＳＰ１と端接続部ＣＰＥとの接続部のうちで幅が狭い部分の幅に相当する。
【０１１７】
不揮発性半導体記憶装置１１０においては、傾斜した方向に沿った距離ｗｃが、所定の値以上に設定される。
【０１１８】
距離ｗｃは、第１半導体ピラーＳＰ１の径のＸ軸方向に沿った長さ（半導体ピラー径ｘｓ）以上に設定される。  
距離ｗｃは、端接続部ＣＰＥのＸ軸方向に沿った幅（端接続部幅ｘｃ）以上に設定される。
【０１１９】
不揮発性半導体記憶装置１１０においては、第１突出部ＣＰＰ１及び第２突出部ＣＰＰ２を設けることで、第１半導体ピラーＳＰ１と端接続部ＣＰＥとの接続部の幅に相当する距離ｗｃは、Ｚ軸方向に対して傾斜した方向に沿った距離となる。そして、第１突出部ＣＰＰ１の深さ（突出部深さｚｐ）を適切に設定することで、傾斜した方向に沿った距離ｗｃを半導体ピラー径ｘｓ以上に設定できる。さらに、距離ｗｃを端接続部幅ｘｃ以上に設定することもできる。
【０１２０】
すなわち、不揮発性半導体記憶装置１１０においては、第１突出部ＣＰＰ１及び第２突出部ＣＰＰ２を設けることで、半導体接続部ＣＰは、半導体ピラー径ｘｓ（第１半導体ピラーＳＰ１の径及び第２半導体ピラーＳＰ２の径）よりも小さい部分を有していない。さらに、半導体接続部ＣＰは、端接続部幅ｘｃ（端接続部ＣＰＥのＸ軸方向に沿った幅）よりも小さい部分を有していないこともできる。
【０１２１】
第１突出部ＣＰＰ１の望ましい形状として、突出部深さｚｐの望ましい大きさについて説明する。  
図２２及び図２３に表したように、突出部深さｚｐは以下の第１０式で表される。  
ｗｃ２＝ｚｐ２＋（ｘｓ−ｘｐ）２                                （１０）
距離ｗｃが半導体ピラー径ｘｓ以上となる条件は、以下の第１１式となる。
ｚｐ≧（ｘｓ２−（ｘｓ−ｘｐ）２）１／２                          （１１）
第８式及び第９式を用いると、距離ｗｃが半導体ピラー径ｘｓ以上となる条件は、以下の第１２式となる。  
ｚｐ≧（ｘｓ２−（（ｘｓ＋ｘｃ）／２−ｘｃｓ）２）１／２          （１２）
一方、距離ｗｃが端接続部幅ｘｃ以上となる条件は、以下の第１３式となる。  
ｚｐ≧（ｘｃ２−（ｘｓ−ｘｐ）２）１／２                          （１３）
第８式及び第９式を用いると、距離ｗｃが端接続部幅ｘｃ以上となる条件は、以下の第１４式となる。  
ｚｐ≧（ｘｃ２−（（ｘｓ＋ｘｃ）／２−ｘｃｓ）２）１／２          （１４）
半導体ピラー径ｘｓが端接続部幅ｘｃ以下である場合には、距離ｗｃが半導体ピラー径ｘｓ以上であることが望ましい。すなわち、第１１式及び第１２式が成立することが望ましい。
【０１２２】
端接続部幅ｘｃが半導体ピラー径ｘｓ以下である場合には、距離ｗｃが端接続部幅ｘｃ以上であることが望ましい。すなわち、第１３式及び第１４式が成立することが望ましい。
【０１２３】
これにより、図２２及び図２３に表したように、半導体接続部ＣＰは、半導体ピラー径ｘｓよりも小さい部分を有していない状態となる。また、半導体接続部ＣＰは、端接続部幅ｘｃよりも小さい部分を有していない状態となる。このような半導体接続部ＣＰは、貫通ホール径ｘｈ及び溝幅ｘｔよりも狭い部分を有さないメモリホールＭＨを用いて形成できる。
【０１２４】
不揮発性半導体記憶装置１１０及びその製造方法によれば、マスク合わせ精度や寸法精度に関する許容度を拡大できる。
【０１２５】
図２４（ａ）及び図２４（ｂ）は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式図である。  
これらの図は、本実施形態に係る別の不揮発性半導体記憶装置１１１における半導体ピラーＳＰと半導体接続部ＣＰとの接続部の構成を例示している。図２４（ａ）は模式的斜視図であり、図２４（ｂ）は図２４（ａ）のＡ１−Ａ２線断面図である。
【０１２６】
図２４（ａ）及び図２４（ｂ）に表したように、不揮発性半導体記憶装置１１１においては、第１突出部ＣＰＰ１の突出部深さｚｐが比較的大きい。このため、第１半導体ピラーＳＰ１と端接続部ＣＰＥとの接続部の幅に相当し、Ｚ軸方向に対して傾斜する方向に沿った距離ｗｃは、非常に大きい。
【０１２７】
例えば、不揮発性半導体記憶装置１１１においては、以下の第１５式〜第１８式が満足される。  
ｚｐ＞（ｘｓ２−（ｘｓ−ｘｐ）２）１／２                          （１５）
ｚｐ＞（ｘｓ２−（（ｘｓ＋ｘｃ）／２−ｘｃｓ）２）１／２          （１６）
ｚｐ＞（ｘｃ２−（ｘｓ−ｘｐ）２）１／２                          （１７）
ｚｐ＞（ｘｃ２−（（ｘｓ＋ｘｃ）／２−ｘｃｓ）２）１／２          （１８）
不揮発性半導体記憶装置１１１においては、突出部深さｚｐが非常に大きく設定されており、不揮発性半導体記憶装置１１１の製造工程において、追加ホール深さｚａが非常に大きく設定される。このため、メモリホールＭＨを形成したときに、メモリホールＭＨは、貫通ホール径ｘｈ及び溝幅ｘｔよりも狭い部分を有さない状態となる。これにより、メモリホールＭＨ内を積層絶縁膜４７及び半導体層ＳＰｆで十分に均一に埋め込むことができる。これにより、マスク合わせ精度や寸法精度に関する許容度を拡大できる。
【０１２８】
図２５（ａ）及び図２５（ｂ）は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式図である。  
これらの図は、本実施形態に係る別の不揮発性半導体記憶装置１１２における半導体ピラーＳＰと半導体接続部ＣＰとの接続部の構成を例示している。図２５（ａ）は模式的斜視図であり、図２５（ｂ）は図２５（ａ）のＡ１−Ａ２線断面図である。
【０１２９】
図２５（ａ）及び図２５（ｂ）に表したように、不揮発性半導体記憶装置１１２においては、第１突出部ＣＰＰ１の突出部深さｚｐが不揮発性半導体記憶装置１１２よりも小さく設定されている。ただし、不揮発性半導体記憶装置１１２においても第１１式〜第１４式が満足されている。
【０１３０】
すなわち、距離ｗｃは実質的に半導体ピラー径ｘｓに等しく設定されている。例えば、不揮発性半導体記憶装置１１２においては、以下の第１９式及び第２０式が満足される。  
ｚｐ＝（ｘｓ２−（ｘｓ−ｘｐ）２）１／２                          （１９）
ｚｐ＝（ｘｓ２−（（ｘｓ＋ｘｃ）／２−ｘｃｓ）２）１／２          （２０）
例えば、距離ｗｃは実質的に端接続部幅ｘｃに等しく設定されている。例えば、不揮発性半導体記憶装置１１２においては、以下の第２１式及び第２２式が満足される。  
ｚｐ＝（ｘｃ２−（ｘｓ−ｘｐ）２）１／２                          （２１）
ｚｐ＝（ｘｃ２−（（ｘｓ＋ｘｃ）／２−ｘｃｓ）２）１／２          （２２）
このように、距離ｗｃが半導体ピラー径ｘｓ以上に設定されることで、不揮発性半導体記憶装置１１２においては、突出部深さｚｐが比較的大きく設定される。すなわち、不揮発性半導体記憶装置１１２の製造工程においても、追加ホール深さｚａが比較的大きく設定される。これにより、メモリホールＭＨ内を積層絶縁膜４７及び半導体層ＳＰｆで十分に均一に埋め込むことができる。これにより、マスク合わせ精度や寸法精度に関する許容度を拡大できる。
【０１３１】
図２６（ａ）及び図２６（ｂ）は、比較例の不揮発性半導体記憶装置の構成を例示する模式図である。  
これらの図は、比較例の不揮発性半導体記憶装置１１９における半導体ピラーＳＰと半導体接続部ＣＰとの接続部の構成を例示している。図２６（ａ）は模式的斜視図であり、図２６（ｂ）は図２６（ａ）のＡ１−Ａ２線断面図である。
【０１３２】
図２６（ａ）及び図２６（ｂ）に表したように、比較例の不揮発性半導体記憶装置１１９においては、第１突出部ＣＰＰ１が設けられていない。  
または、第１突出部ＣＰＰ１が設けられた場合においても突出部深さｚｐが小さく設定され、第１１式〜第１４式が満たされていない。  
このため、距離ｗｃは、半導体ピラー径ｘｓよりも小さい。そして、距離ｗｃは、端接続部幅ｘｃよりも小さい。
【０１３３】
不揮発性半導体記憶装置１１９の製造工程においては、追加ホール深さｚａが小さく設定される。これにより、メモリホールＭＨ内を積層絶縁膜４７及び半導体層ＳＰｆで十分に埋め込むことが困難な場合がある。
【０１３４】
なお、貫通ホールＴＨを形成する際にオーバーエッチングをすると、意図せずに第１追加ホールＡＨ１及び第２追加ホールＡＨ２が形成されることがあるが、その場合には、追加ホール深さｚａを所定の値以上に設定することが考慮されないため、第４式〜第７式は満足されない。このため、意図しないで第１追加ホールＡＨ１及び第２追加ホールＡＨ２が形成される場合は、それに伴って形成される第１突出部ＣＰＰ１及び第２突出部ＣＰＰ２に関しても突出部深さｚｐが不十分であり、第１１式〜第１４式が満足されない。
【０１３５】
本実施形態に係る不揮発性半導体記憶装置の構成の例として、不揮発性半導体記憶装置１１０の構成について、図２を参照しつつさらに説明する。  
マトリクスメモリセル部ＭＵ１において、積層構造体ＭＬと選択ゲート電極ＳＧとの間には、例えば層間絶縁膜１６が設けられる。選択ゲート電極ＳＧどうしをＺ軸に対して垂直な方向に沿って分断する層間絶縁膜１７が設けられている。本具体例では、分断された選択ゲート電極ＳＧのそれぞれの延在する方向は、Ｘ軸方向である。すなわち、本具体例では、層間絶縁膜１７は、Ｘ軸方向に沿って延在する。
【０１３６】
そして、第１選択ゲート電極ＳＧ１と第１半導体ピラーＳＰ１との間に、第１選択ゲート絶縁膜（選択ゲート絶縁膜ＳＧＩ）が設けられ、第２選択ゲート電極ＳＧ２と第２半導体ピラーＳＰ２との間に第２選択ゲート絶縁膜（選択ゲート絶縁膜ＳＧＩ）が設けられる。
【０１３７】
選択ゲート絶縁膜ＳＧＩには、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３の積層膜を用いても良く、また、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３の積層膜とは異なる絶縁膜を用いても良い。選択ゲート絶縁膜ＳＧＩは、単層膜でも良く、積層膜でも良い。
【０１３８】
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬとビア２２とが設けられている。ソース線ＳＬの周りには層間絶縁膜１９が設けられている。ビア２２は、例えば、バリア層２０と金属層２１との積層膜を有する。
【０１３９】
そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬが設けられている。ビット線ＢＬは、例えば、Ｙ軸に沿った帯状の形状を有している。なお、層間絶縁膜１６、１７、１８、１９及び２３には、例えば酸化シリコンを用いることができる。
【０１４０】
図２７は、第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。  
図２７に表したように、例えば、第１半導体ピラーＳＰ１及び第４半導体ピラーＳＰ４に対応する電極膜６１が共通に接続され電極膜６１Ａとなる。第２半導体ピラーＳＰ２及び第３半導体ピラーＳＰ３に対応する電極膜６１が共通に接続され電極膜６１Ｂとなる。すなわち、電極膜６１は、Ｘ軸方向に沿って互いに対向し櫛歯状に組み合わされた電極膜６１Ａ及び電極膜６１Ｂの形状を有している。  
なお、図２７に表したように、電極膜６１Ａと電極膜６１Ｂとは、絶縁層ＩＬによって互いに分断される。
【０１４１】
図２に例示されたように、メモリ部ＭＵにおいて、配線接続部ＭＵ２がマトリクスメモリセル部ＭＵ１と併設される。配線接続部ＭＵ２は、マトリクスメモリセル部ＭＵ１から延在する配線を接続する。
【０１４２】
そして、配線接続部ＭＵ２においては、Ｘ軸方向における一方の端において、電極膜６１Ｂは、ビアプラグ３１によってワード配線３２に接続され、例えば半導体基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜６１Ａは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される（図２では図示しない）。すなわち、Ｚ軸方向に沿って積層された各電極膜６１（電極膜６１Ａ及び電極膜６１Ｂ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端で電極膜６１Ａが駆動回路との電気的に接続され、Ｘ軸方向の他方の端で電極膜６１Ｂが駆動回路との電気的に接続される。なお、図２では、便宜的に、Ｙ軸方向の同じ位置で、各電極膜６１のそれぞれにビアプラグ３１が接続されているが、各電極膜６１に対応するビアプラグ３１の位置は、Ｙ軸方向の異なる位置に配置される。
【０１４３】
これにより、半導体基板１１からの距離が同じ電極膜６１において、ペアとなる第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２とで異なる電位が設定できる。これにより、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とに対応する同層のメモリセルＭＣは互いに独立して動作できる。第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４に関しても同様である。
【０１４４】
接続部導電層ＢＧ（バックゲート）は、例えば、ビアプラグ３３によってバックゲート配線３４に接続される。
【０１４５】
図２に表したように、周辺回路領域ＰＲにおいては、半導体基板１１の上には、例えば、各種の周辺回路ＰＲ１が設けられる。周辺回路ＰＲ１は、例えば、ビット線ＢＬ、ソース線ＳＬ、ワード配線３２、バックゲート配線３４、及び、選択ゲート電極ＳＧに接続され、メモリセルＭＣのメモリ状態を制御する。
【０１４６】
（第２の実施の形態）  
図２８（ａ）、図２８（ｂ）及び図２８（ｃ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面である。  
すなわち、図２８（ｃ）は平面図であり、図２８（ａ）は図２８（ｃ）のＡ１−Ａ２線断面図であり、図２８（ｂ）は、図２８（ｃ）のＢ１−Ｂ２線断面図である。これらの図は、図１２に例示した工程に相当する工程を例示している。
【０１４７】
本実施形態に係る不揮発性半導体記憶装置１２０の構成は、不揮発性半導体記憶装置１１０の構成と同様とすることができるので説明を省略する。不揮発性半導体記憶装置１２０の製造方法の一部が、不揮発性半導体記憶装置１１０の製造方法とは異なる。  
不揮発性半導体記憶装置１２０の製造方法においては、ステップＳ１１０〜ステップＳ１５０は不揮発性半導体記憶装置１１０と同様である。
【０１４８】
不揮発性半導体記憶装置１２０においては、積層膜ＭＬｆに貫通ホールＴＨ（第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２）を形成（ステップＳ１５０）する。  
その後、図２８（ａ）、図２８（ｂ）及び図２８（ｃ）に表したように、マスク材８２をマスクにして、貫通ホールＴＨから露出している下層ＵＬ及び犠牲層ＳＣｆを掘り、追加ホールＡＨを形成する。
【０１４９】
すなわち、第１追加ホールＡＨ１の形成及び第２追加ホールＡＨ２の形成（ステップＳ１６０）は、第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２から露出する犠牲層ＳＣｆの少なくとも一部を除去する工程を含む。
【０１５０】
そして、この工程以降は、不揮発性半導体記憶装置１１０と同様の工程を経て不揮発性半導体記憶装置１２０が形成される。
【０１５１】
図２９は、不揮発性半導体記憶装置の製造方法を例示する模式的断面である。  
同図は、第１追加ホールＡＨ１の形成及び第２追加ホールＡＨ２の形成（ステップＳ１６０）において、犠牲層ＳＣｆを下層ＵＬと一緒に除去しない場合の下層ＵＬの状態を例示している。
【０１５２】
図２９に表したように、ステップＳ１６０において、第１追加ホールＡＨ１の形成及び第２追加ホールＡＨ２の形成と共に、第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２から露出する犠牲層ＳＣｆを除去しない場合は、犠牲層ＳＣｆの影の領域の下層ＵＬの一部が、フェンス状の残渣ＵＬｒとなって残る場合がある。
【０１５３】
これに対し、図２８（ａ）〜図２８（ｃ）に例示したように、不揮発性半導体記憶装置１２０においては、ステップＳ１６０において、第１追加ホールＡＨ１の形成及び第２追加ホールＡＨ２の形成と共に、第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２から露出する犠牲層ＳＣｆを除去するため、フェンス状の残渣ＵＬｒの発生が抑制でき、さらに、安定した生産が可能となる。
【０１５４】
（第３の実施の形態）  
図３０は、第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
すなわち、同図は、本実施形態に係る不揮発性半導体記憶装置１３０の半導体ピラーＳＰ及び半導体接続部ＣＰの構成を例示している。  
図３０に表したように、不揮発性半導体記憶装置１３０においても、半導体接続部ＣＰは、端接続部ＣＰＥと、第１突出部ＣＰＰ１と、第２突出部ＣＰＰ２と、を有する。
【０１５５】
不揮発性半導体記憶装置１３０においては、第１突出部ＣＰＰ１及び第２突出部ＣＰＰ２が設けられる端接続部ＣＰＥの側面（接続部側面ＣＰＥｓ）が、Ｚ軸方向に対して傾斜している。なお、この場合も、接続部側面ＣＰＥｓはＹ軸方向に沿っている。
【０１５６】
このような構成においても、第１突出部ＣＰＰ１及び第２突出部ＣＰＰ２の深さ（突出部深さｚｐ）を適切に設定することで、半導体接続部ＣＰが半導体ピラー径ｘｓよりも小さい部分を有していない状態が実現できる。さらに、半導体接続部ＣＰが、端接続部幅ｘｃよりも小さい部分を有していない状態が実現できる。
【０１５７】
なお、接続部側面ＣＰＥｓがＺ軸方向に対して傾斜している構成は、溝ＴＲの壁面がＺ軸方向に対して傾斜しているテーパ形状を有するように、溝ＴＲを形成することで形成できる。
【０１５８】
溝ＴＲの壁面がテーパ形状を有している場合には、中心Ｑ０１（中心Ｐ０１）と中心Ｑ０２（中心Ｐ０２）との距離は、溝ＴＲの壁面がＺ軸方向に垂直な場合における第３式及び第１０式の関係とは異なる関係になる。しかし、溝ＴＲの壁面がテーパ形状を有している場合には、溝ＴＲの内部の空間への積層絶縁膜４７及び半導体層ＳＰｆを埋め込み易さも変化する。
【０１５９】
このため、実用的には、第１１式〜第１４式を満たすことで、溝ＴＲの内部の空間への積層絶縁膜４７及び半導体層ＳＰｆの良好な埋め込み性が得られる。そして、第４式〜第７式を満たすことで、半導体ピラーＳＰと端接続部ＣＰＥとの良好な接続性が得られる。
【０１６０】
例えば、接続部側面ＣＰＥｓがＺ軸方向に対して傾斜している場合などのように、端接続部ＣＰＥのＸ軸方向に沿った幅がＺ軸方向に沿って変化する場合は、端接続部幅ｘｃは、例えば、端接続部ＣＰＥのＸ軸方向に沿った幅をＺ軸方向に沿って平均した値とされる。
【０１６１】
同様に、溝ＴＲのＸ軸方向に沿った幅がＺ軸方向に沿って変化する場合は、溝幅ｘｔは、例えば、溝ＴＲのＸ軸方向に沿った幅をＺ軸方向に沿って平均した値とされる。
【０１６２】
半導体ピラーＳＰのＸ軸方向に沿った径がＺ軸方向に沿って変化する場合は、半導体ピラー径ｘｓは、例えば、半導体ピラーＳＰのＸ軸方向に沿った径をＺ軸方向に沿って平均した値とされる。または、半導体ピラー径ｘｓは、例えば、半導体ピラーＳＰの最下端（半導体ピラーＳＰと半導体接続部ＣＰとが接続される部分）の半導体ピラーＳＰのＸ軸方向に沿った径としても良い。
【０１６３】
同様に、貫通ホールＴＨのＸ軸方向に沿った径がＺ軸方向に沿って変化する場合は、貫通ホール径ｘｈは、例えば、貫通ホールＴＨのＸ軸方向に沿った径をＺ軸方向に沿って平均した値とされる。または、貫通ホール径ｘｈは、例えば、貫通ホールＴＨの最下端（貫通ホールＴＨと溝ＴＲとが接続される部分）の貫通ホールＴＨのＸ軸方向に沿った径としても良い。
【０１６４】
（第４の実施の形態）  
図３１は、第４の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
なお、図３１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。  
図３１に表したように、本実施形態に係る不揮発性半導体記憶装置１４０においても、第１積層構造体ＭＬ１、第２積層構造体ＭＬ２、第１半導体ピラーＳＰ１、第２半導体ピラーＳＰ２及び半導体接続部ＣＰが設けられる。
【０１６５】
第１積層構造体ＭＬ１は、Ｚ軸方向（第１方向）に沿って交互に積層された複数の第１電極膜６１ａと複数の第１電極間絶縁膜６２ａとを有する。第２積層構造体ＭＬ２は、Ｚ軸方向に沿って交互に積層された複数の第２電極膜６１ｂと複数の第２電極間絶縁膜６２ｂとを有する。
【０１６６】
第１半導体ピラーＳＰ１は、第１積層構造体ＭＬ１をＺ軸方向に沿って貫通する。第２
半導体ピラーＳＰ２は、第２積層構造体ＭＬ２をＺ軸方向に沿って貫通する。
【０１６７】
半導体接続部ＣＰは、第１半導体ピラーＳＰ１の一端と、第２半導体ピラーＳＰ２の一端と、を接続する。
【０１６８】
第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とが対向する方向がＹ軸方向に設定されている。半導体接続部ＣＰは、Ｙ軸方向に沿って延在する。
【０１６９】
一方、第１電極膜６１ａ及び第２電極膜６１ｂは、Ｚ軸方向に対して垂直で、Ｙ軸方向と交差する方向に延在している。
【０１７０】
さらに、不揮発性半導体記憶装置１４０は、第１選択ゲート電極ＳＧ１と第２選択ゲート電極ＳＧ２とをさらに備える。第１選択ゲート電極ＳＧ１は、第１積層構造体ＭＬ１と第１方向において積層され、第１半導体ピラーＳＰ１に貫通される。第２選択ゲート電極ＳＧ２は、第２積層構造体ＭＬ２と第１方向において積層され、第２半導体ピラーＳＰ２に貫通される。そして、第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２は、第１電極膜６１ａ及び第２電極膜６１ｂが延在する方向に沿って延在する帯状の形状を有している。
【０１７１】
さらに、不揮発性半導体記憶装置１４０は、第１導電配線ＬＬ１と、第２導電配線ＬＬ２と、をさらに備える。第１導電配線ＬＬ１は、第１半導体ピラーＳＰ１の他端に電気的に接続される。第２導電配線ＬＬ２は、第２半導体ピラーＳＰ２の他端に電気的に接続される。第１導電配線ＬＬ１は、例えばソース線に接続される。第２導電配線ＬＬ２は、例えばビット線に接続される。
【０１７２】
第１導電配線ＬＬ１及び第２導電配線ＬＬ２は、Ｚ軸方向に対して垂直で、第１電極膜６１ａ及び第２電極膜６１ｂの延在方向に対して垂直な方向に延在している。
【０１７３】
すなわち、第１電極膜６１ａ及び第２電極膜６１ｂの延在方向に対して斜めで、第１導電配線ＬＬ１及び第２導電配線ＬＬ２の延在方向に対して斜めの方向において並ぶ第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２が、半導体接続部ＣＰによって接続される。
【０１７４】
このような構成の不揮発性半導体記憶装置１４０においても、第１及び第２の実施形態に関して説明した構成を適用できる。
【０１７５】
すなわち、不揮発性半導体記憶装置１４０においても、半導体接続部ＣＰは、半導体ピラー径ｘｓよりも小さい部分を有していない。さらに、半導体接続部ＣＰは、端接続部幅ｘｃよりも小さい部分を有していないこともできる。  
半導体接続部ＣＰには、端接続部ＣＰＥに加えて、第１突出部ＣＰＰ１及び第２突出部ＣＰＰ２が設けられる。
【０１７６】
端接続部ＣＰＥのＸ軸方向における中心ＣＰＥｃのＸ軸方向における位置は、第１半導体ピラーＳＰ１のＸ軸方向における中心ＳＰｃのＸ軸方向における位置と、Ｘ軸方向に沿って、例えばシフト量ｘｃｓだけ、シフトしている。
【０１７７】
そして、第１突出部ＣＰＰ１の深さ（突出部深さｚｐ）は、第１１式〜第１４式を満たす。
【０１７８】
また、不揮発性半導体記憶装置１４０においては、第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２に加え、第１追加ホールＡＨ１及び第２追加ホールＡＨ２が設けられる。メモリホールＭＨは、第１貫通ホールＴＨ１、第２貫通ホールＴＨ２、溝ＴＲ、第１追加ホールＡＨ１及び第２追加ホールＡＨ２を含む。
【０１７９】
メモリホールＭＨは、貫通ホール径ｘｈよりも小さい部分を有していない。さらに、メモリホールＭＨは、溝幅ｘｔよりも小さい部分を有していないこともできる。例えば、第１追加ホールＡＨ１及び第２追加ホールＡＨ２の追加ホール深さｚａは、第４式〜第７式を満たす。
【０１８０】
これにより、メモリホールＭＨ内を積層絶縁膜４７及び半導体層ＳＰｆで十分に均一に埋め込むことができる。
【０１８１】
（第５の実施の形態）  
図３２は、第５の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
同図は、本実施形態に係る不揮発性半導体記憶装置１５０における第１半導体ピラーＳＰ１、第２半導体ピラーＳＰ２及び半導体接続部ＣＰ（第１半導体接続部）の部分を例示している。
【０１８２】
図３２に表したように、半導体接続部ＣＰは、端接続部ＣＰＥと、第１突出部ＣＰＰ１と、を有する。すなわち、不揮発性半導体記憶装置１５０においては、第２突出部ＣＣＰ２が設けられていない。そして、第１突出部ＣＣＰ１は、Ｙ軸方向に沿って端接続部ＣＰＥから突出している。
【０１８３】
端接続部ＣＰＥは、Ｘ軸方向に沿った接続部側面ＣＰＥｘを有する。端接続部ＣＰＥの上面ＣＰＥｕにおいて、第１半導体ピラーＳＰ１の一端が端接続部ＣＰＥに接続される。端接続部ＣＰＥの上面ＣＰＥｕにおいて、第２半導体ピラーＳＰ２の一端が端接続部ＣＰＥに接続される。端接続部ＣＰＥは、Ｙ軸方向に沿って延在する。
【０１８４】
第１突出部ＣＰＰ１は、Ｘ軸方向に沿った接続部側面ＣＰＥｘに設けられる。第１突出部ＣＰＰ１は、接続部側面ＣＰＥｓにおいてＺ軸方向に対して交差する方向に突出する。第１突出部ＣＰＰ１は、第１半導体ピラーＳＰ１のＺ軸方向に沿った側面に連続した側面を有する。
【０１８５】
このような構成の不揮発性半導体記憶装置１５０は、第１半導体ピラーＳＰ１に対応する第１貫通ホールＴＨ１及び第２半導体ピラーＳＰ２に対応する第２貫通ホールＴＨ２と、半導体接続部ＣＰ（端接続部ＣＰＥ）と、が互いにＹ軸方向に沿ってシフトした場合に相当する。この場合も、追加ホールＡＨを形成することで、第１突出部ＣＰＰ１が形成される。
【０１８６】
本具体例では、第１突出部ＣＰＰ１の第１半導体ピラーＳＰ１とは反対の側の第１突出部端面ＣＰＰ１ｓｙと、接続部側面ＣＰＥｘと、が交差する第１突出部端線ＣＰＰ１ＬｙのＹ軸方向における中心Ｐ１１と、端接続部ＣＰＥの第１半導体ピラーＳＰ１と接する第１接続面ＣＰＥｕ１の第１突出部ＣＰＰ１と反対側の第１外周線ＣＰＥｕ１Ｌのｘ軸方向における中心Ｐ１２と、の間の距離ｗｄが、第１半導体ピラーＳＰ１と端接続部ＣＰＥとの接続部のうちで幅が狭い部分の幅に相当する。
【０１８７】
第１突出部ＣＰＰ１が設けられることで、半導体接続部ＣＰは、第１半導体ピラーＳＰの径（Ｙ軸方向に沿った半導体ピラー径ｙｓ）よりも小さい部分を有していない。
【０１８８】
距離ｗｄは、第１半導体ピラーＳＰ１の径のＹ軸方向に沿った長さ（半導体ピラー径ｙｓ）以上に設定される。また、距離ｗｄは、端接続部ＣＰＥのＸ軸方向に沿った幅（端接続部幅ｘｃ）以上に設定される。
【０１８９】
距離ｗｄに関する望ましい条件は、第８式〜第１４式において、距離ｗｃを距離ｗｄに置き換え、半導体ピラー半径ｘｓを半導体ピラー半径ｙｓに置き換え、突出部幅ｘｐを突出部幅ｙｐに置き換え、Ｘ軸方向に沿ったシフト量ｘｃｓをＹ軸方向に沿ったシフト量ｙｃｓに置き換え、Ｘ軸方向に沿ったシフト量ｘｈｔをＹ軸方向に沿ったシフト量ｙｈｔに置き換えることで、求められる。
【０１９０】
不揮発性半導体記憶装置１５０によっても、マスク合わせ精度や寸法精度に関する許容度を拡大できる不揮発性半導体記憶装置が得られる。
【０１９１】
なお、上記においては、端接続部ＣＰＥからＹ軸方向に突出した第１突出部ＣＰＰ１が設けられ、第２突出部ＣＰＰ２が設けられない例であるが、端接続部ＣＰＥからＹ軸方向に沿って突出した第２突出部ＣＰＰ２が受けられ、第１突出部ＣＰＰ１が設けられなくても良い。
【０１９２】
さらに、第１突出部ＣＣＰ１は、Ｙ軸方向及びＸ軸方向の両方の方向に沿って端接続部ＣＰＥから突出し、Ｘ軸方向に沿って突出する第２突出部ＣＰＰ２が設けられても良い。または、端接続部ＣＰＥからＹ軸方向及びＸ軸方向の両方の方向に沿って突出する第２接続部ＣＰＰ２が設けられ、端接続部ＣＰＥからＸ軸方向に沿って突出する第１突出部ＣＰＰ１が設けられても良い。
【０１９３】
なお、実施形態に係る不揮発性半導体記憶装置に用いられる犠牲層ＳＣｆには、複数の膜の積層膜を用いることができる。例えば、犠牲像ＳＣｆとして、例えば、薄い酸化シリコンの膜と、その酸化シリコンの膜よりも厚い窒化シリコンの膜と、の積層膜を用いることができる。これにより、例えばプロセスインテグレーション性が向上し、例えば加工性が向上する。
【０１９４】
電極膜６１（導電膜６１ｆ）及び電極間絶縁膜６２（絶縁膜６２ｆ）には、Ｓｉ、多結晶Ｓｉ、ＳｉＯ２、ＳｉＮ、Ｃ（炭素）、Ｗ、ＷＳｉ、ＮｉＳｉ、ＴｉＳｉ、ＣｏＳｉ、Ａｌ２Ｏ３及びＡｌＮから選ばれた材料を用いることができる。
【０１９５】
また、電極膜６１及び電極間絶縁膜６２を含む積層構造体ＭＬの形成においては、例えば、エッチング速度が異なる第１膜及び第２膜を交互に積層して積層膜を形成し、この積層膜を積層方向に沿って貫通する支柱を形成し、その後、積層膜のうちの例えば第１膜を除去し、残された第２膜どうしの間を第２膜とは異なる材料で埋め込む方法を採用しても良い。例えば、第１膜としてシリコン窒化膜を用い、第２膜としてポリシリコン膜を用いる。そして、上記の積層膜を形成し、支柱を形成した後に第１膜を除去し、第２膜どうしの間に例えば酸化シリコンを埋め込む。この例では第２膜が電極膜６１となり、酸化シリコンの膜が電極間絶縁膜６２となる。
【０１９６】
このように第１積層構造体ＭＬ１及び第２積層構造体ＭＬ２となる積層膜ＭＬｆを形成する工程（ステップＳ１４０）は、第１膜と第２膜とを交互に積層する工程を含むことができる。第１膜の材料は、第２膜の材料とは異なる。
【０１９７】
実施形態の不揮発性半導体記憶装置の製造方法において、溝ＴＲの形成（ステップＳ１２０）のための第１のエッチング、貫通ホールＴＨの形成（ステップＳ１５０）のための第２のエッチング、及び、追加ホールＡＨの形成（ステップＳ１６０）のための第３のエッチングの少なくともいずれかには、マルチステップのエッチングを適用できる。これにより、より制御性良く加工が実施できる。
【０１９８】
なお、上記においては、記憶層４８として窒化シリコンを用いる場合について説明したが、実施形態はこれに限らず、記憶層４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１９９】
また、電極間絶縁膜６２、内側絶縁膜４２及び外側絶縁膜４３には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０２００】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０２０１】
以上説明したように、実施形態によれば、マスク合わせ精度や寸法精度に関する許容度を拡大できる不揮発性半導体記憶装置及びその製造方法が提供される。
【０２０２】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれる電極膜、電極間絶縁膜、選択ゲート電極、半導体ピラー、貫通ホール、溝、半導体接続部、突出部、接続部導電膜、記憶層、内側絶縁膜、外側絶縁膜、絶縁膜、導電膜、層間絶縁膜、ソース線、ビット線、配線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０２０３】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０２０４】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０２０５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２０６】
１１…半導体基板（基板）、  １１ａ…主面、  １３…層間絶縁膜、  １５、１５ａ…絶縁膜、  １６、１７、１８、１９…層間絶縁膜、  ２０…バリア層、  ２１…金属層、  ２２…ビア、  ２３…層間絶縁膜、  ３１…ビアプラグ、  ３２…ワード配線、  ３３…ビアプラグ、  ３４…バックゲート配線、  ４２…内側絶縁膜、  ４２ｃ…接続部内側絶縁膜、  ４２ｐａ、４２ｐｂ…第１及び第２ピラー部内側絶縁膜、  ４３…外側絶縁膜、  ４３ｃ…接続部外側絶縁膜、  ４３ｐａ、４３ｐｂ…第１及び第２ピラー部外側絶縁膜、  ４７…積層絶縁膜、  ４７ａ、４７ｂ…第１及び第２記憶部、  ４７ｃ…接続部絶縁膜、  ４８…記憶層、  ４８ｃ…接続部記憶層、  ４８ｐａ、４８ｐｂ…第１及び第２ピラー部記憶層、  ６１、６１Ａ、６１Ｂ…電極膜、  ６１ａ、６１ｂ…第１及び第２電極膜、  ６１ｆ…導電膜、  ６２…電極間絶縁膜、  ６２ａ、６２ｂ…第１及び第２電極間絶縁膜、  ６２ｆ…絶縁膜、  ８１…レジスト層、  ８１ｈ…開口部、  ８２…マスク材、  ８２ｈ…開口部、  ８３…レジスト層、  ８３ｈ…開口部、  １１０、１１１、１１２、１１９、１２０、１３０、１４０、１５０…不揮発性半導体記憶装置、  ＡＨ…追加ホール、  ＡＨ１、ＡＨ２…第１及び第２追加ホール、  ＡＨ１Ｌ…線分、  ＡＨ１ｓ…底面、  ＢＧ…接続部導電層、  ＢＬ…ビット線、  ＣＰ…半導体接続部、  ＣＰ１、ＣＰ２…第１及び第２半導体接続部、  ＣＰＥ…端接続部、  ＣＰＥｃ…中心、  ＣＰＥｓ、ＣＰＥｘ…接続部側面、  ＣＰＥｕ…上面、  ＣＰＥｕ１…第１接続面、  ＣＰＥｕ１Ｌ…第１外周線、  ＣＰＰ１…第１突出部、  ＣＰＰ１Ｌ、ＣＰＰ１Ｌｙ…第１突出部端線、  ＣＰＰ１ｓ、ＣＰＰ１ｓｙ…第１突出部端面、  ＣＰＰ２…第２突出部、  ＣＵ…回路部、  ＩＬ…絶縁層、  ＬＬ１、ＬＬ２…第１及び第２導電配線、  ＭＣ…メモリセル、  ＭＨ…メモリホール、  ＭＬ…積層構造体、  ＭＬ１、ＭＬ２…第１及び第２積層構造体、  ＭＬｆ…積層膜、  ＭＲ…メモリアレイ領域、  ＭＵ…メモリ部、  ＭＵ１…マトリクスメモリセル部、  ＭＵ２…配線接続部、  Ｐ０１、Ｐ０２、Ｐ１１、Ｐ１２…中心、  ＰＲ…周辺回路領域、  ＰＲ１…周辺回路、  Ｑ０１、Ｑ０２…中心、  ＳＣｆ…犠牲層、  ＳＧ…選択ゲート電極、  ＳＧ１〜ＳＧ４…第１〜第４選択ゲート電極、  ＳＧＩ…選択ゲート絶縁膜、  ＳＧＴ１、ＳＧＴ２…第１及び第２選択ゲートトランジスタ、  ＳＬ…ソース線、  ＳＰ、ＳＰｎ…半導体ピラー、  ＳＰ１〜ＳＰ４…第１〜第４半導体ピラー、  ＳＰｃ…中心、  ＳＰｆ…半導体層、  ＴＨ…貫通ホール、  ＴＨ１、ＴＨ２…第１及び第２貫通ホール、  ＴＨ１ｂ…最下端、  ＴＨｃ…中心、  ＴＲ…溝、  ＴＲｃ…中心、  ＵＬ…下層、  ＵＬｒ…残渣、  Ｖ１、Ｖ２…ビア、  ｗ０…開口幅、  ｗｃ、ｗｄ…距離、  ｗｔ…距離、  ｘａ…追加ホール幅、  ｘｂ…最大距離、  ｘｃ…端接続部幅、  ｘｃｓ…シフト幅、  ｘｈ…貫通ホール幅、  ｘｈｔ…シフト量、  ｘｐ…突出部幅、  ｘｓ…半導体ピラー径、  ｙｓ…半導体ピラー径、  ｙｐ…突出部幅、  ｘｔ…溝幅、  ｚａ…追加ホール深さ、  ｚｐ…突出部深さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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