(57)【要約】【課題】プルアップ電流を増加することなく、オープンドレイン接続の信号ラインのスルーレートを向上させる。【解決手段】オープンドレイン若しくはオープンコレクターの出力端子を駆動する出力回路と、前記出力回路を制御する制御回路と、を含み、前記制御回路は、前記出力回路が前記出力端子にローレベルを出力しない期間において、前記出力端子がローレベルからハイレベルに遷移する場合に前記出力回路が前記出力端子にハイレベルを出力する制御を行うことを特徴とする。【選択図】図１
2012209746.tif 000002
【特許請求の範囲】
【請求項１】
オープンドレイン若しくはオープンコレクターの出力端子を駆動する出力回路と、
前記出力回路を制御する制御回路と、を含み、
前記制御回路は、前記出力回路が前記出力端子にローレベルを出力しない期間において、前記出力端子がローレベルからハイレベルに遷移する場合に前記出力回路が前記出力端子にハイレベルを出力する制御を行うことを特徴とする回路装置。
【請求項２】
オープンドレイン若しくはオープンコレクターの出力端子を駆動する出力回路と、
前記出力回路を制御する制御回路と、を含み、
前記出力回路は、第１の出力端子と、第１の入力端子と、第２の入力端子と、を含み、
前記第１の入力端子は前記第１の出力端子の出力を許可するためのイネーブル信号を入力する端子であり、
前記第２の入力端子は前記第１の出力端子の出力データを前記出力回路に入力する端子であり、
前記イネーブル信号は前記制御回路から出力され、
前記制御回路は、前記出力回路が前記第１の出力端子にローレベルを駆動する第１の期間に続く第２の期間において、前記出力データがハイレベルとなる値を前記第２の入力端子に設定した状態で前記イネーブル信号の値を出力許可の値から出力停止の値に切り替える第１の制御を行うことを特徴とする回路装置。
【請求項３】
前記制御回路は、前記第１の期間の終了時刻から第１の所定期間の経過後に前記第１の制御を行い、
前記第１の制御を行ってから第２の所定時間の経過後に前記出力データがローレベルとなる値を前記第２の入力端子に設定する第２の制御を行うことを特徴とする請求項２に記載の回路装置。
【請求項４】
前記第１の出力端子が接続された信号ラインにおけるデータの送受信は転送クロックに同期して行われ、
前記第１の制御は、前記転送クロックの値が切替わるタイミングと異なるタイミングで行われることを特徴とする請求項２又は３に記載の回路装置。
【請求項５】
更に、第２の出力端子と、を含み、
前記第２の出力端子の出力は、前記第１の出力端子における信号が伝搬されたものであることを特徴とする請求項２乃至４のいずれか一項に記載の回路装置。
【請求項６】
オープンドレイン若しくはオープンコレクターの出力端子を駆動する出力回路を含む回路装置の制御方法であって、
前記出力回路は、第１の出力端子と、前記第１の出力端子におけるデータの出力を許可するためのイネーブル信号が入力される第１の入力端子と、出力データが入力される第２の入力端子と、を含み、
前記第１の出力端子がローレベルからハイレベルの状態に遷移する場合に、
前記第１の出力端子をローレベルからハイレベルに駆動するデータを前記第２の入力端子に設定する第１の処理と、
前記出力回路が前記第１の出力端子をハイレベルに駆動する状態が第１の所定の期間だけ継続された後に前記イネーブル信号を出力許可から出力停止に切り替える第２の処理と、
前記第２の処理の後、第２の所定の期間の経過後に前記第１の出力端子をローレベルに駆動する値を前記第２の入力端子に設定する第３の処理と、を行うことを特徴とする回路装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置に関わるものであり、特にオープンドレイン接続若しくはオープンコレクター接続を行う入出力回路に関わるものである。
【背景技術】
【０００２】
従来、電子回路において、オープンドレイン接続若しくはオープンコレクター接続は様々なところに使われている。共にトランジスターの一端子をオープンにして出力端子として使用するもので、ＦＥＴ（電界効果トランジスター）の場合にオープンドレイン、他のトランジスターの場合はオープンコレクターと呼ばれる。一般的に、オープンドレイン接続若しくはオープンコレクター接続が行われる信号ラインはプルアップ抵抗を介して電源電圧に接続されており、該信号ラインに対してローレベルの駆動がない場合において信号ラインはプルアップ抵抗によりハイレベルにクランプされている。従って、該信号ラインに接続された素子はローレベルの駆動を行うことでデータの送信を行うことができる。
【０００３】
このため、オープンドレイン接続若しくはオープンコレクター接続は、信号の出力側と入力側とで電源電圧が異なる場合のレベルシフトに利用することができる。また、複数の素子からの出力同士を短絡させることが可能であることから、バス接続として使用することができる。しかしながら、ローレベルからハイレベルへの変化時間がプルアップ抵抗の抵抗値を要素のひとつとする時定数で決まることもあり、該時定数による遅延が通信速度を左右する場合がある。特許文献１には、オープンドレイン接続の信号ラインにおけるスルーレートを監視し、スルーレートが閾値を超えた場合にプルアップ電流を増やしてスルーレートを上げることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１０１４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、オープンドレイン接続若しくはオープンコレクター接続の信号ラインに流れるプルアップ電流を増加させることは、該信号ラインがローレベルに駆動されているときに定常的に流れる電流が増えることであり、消費電力を考慮すると好ましいことではない。
【課題を解決するための手段】
【０００６】
本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の適用例又は実施形態として実現することが可能である。
【０００７】
尚、上記においてローレベル及びハイレベルという表現を用いているが、上記及び以降の記載において信号などの電圧レベルを表すのにハイレベル及びローレベルという表現を用いる。ハイレベルとは、信号などの電圧レベルをデジタル信号の１（以降１ｂと記載する）として認識できる電圧レベルのことであり、ローレベルとは、信号などの電圧レベルをデジタル信号の０（以降０ｂと記載する）として認識できる電圧レベルのことである。また、ハイレベルとローレベルとに切り分けられる境界の電圧レベルを閾値と記載する。
【０００８】
［適用例１］
本適用例にかかる回路装置は、オープンドレイン若しくはオープンコレクターの出力端子を駆動する出力回路と、前記出力回路を制御する制御回路と、を含み、前記制御回路は、前記出力回路が前記出力端子にローレベルを出力しない期間において、前記出力端子がローレベルからハイレベルに遷移する場合に前記出力回路が前記出力端子にハイレベルを出力する制御を行うことを特徴とする。
【０００９】
この構成によれば、オープンドレイン若しくはオープンコレクターの出力端子がローレベルからハイレベルに遷移する場合に出力回路がハイレベルを出力する制御を行うことで、出力端子が接続された信号線がハイレベルに遷移するのに要する時間を短くすることができる。
【００１０】
［適用例２］
本適用例にかかる回路装置は、オープンドレイン若しくはオープンコレクターの出力端子を駆動する出力回路と、前記出力回路を制御する制御回路と、を含み、前記出力回路は、第１の出力端子と、第１の入力端子と、第２の入力端子と、を含み、前記第１の入力端子は前記第１の出力端子の出力を許可するためのイネーブル信号を入力する端子であり、前記第２の入力端子は前記第１の出力端子の出力データを前記出力回路に入力する端子であり、前記イネーブル信号は前記制御回路から出力され、前記制御回路は、前記出力回路が前記第１の出力端子にローレベルを駆動する第１の期間に続く第２の期間において、前記出力データがハイレベルとなる値を前記第２の入力端子に設定した状態で前記イネーブル信号の値を出力許可の値から出力停止の値に切り替える第１の制御を行うことを特徴とする。
【００１１】
この構成によれば、出力回路が第１の出力端子と第１の入力端子と第２の入力端子とを含み、出力端子がオープンドレイン若しくはオープンコレクターであり、第２の入力端子は出力端子から出力の出力データを入力する端子であり、第１の入力端子は第１の出力端子からのデータの出力を許可するイネーブル信号を入力する端子であるときに、イネーブル信号を出力許可から出力停止に切り替える第１の制御を第２の入力端子がハイレベルであるときに行うことで、オープンドレイン接続若しくはオープンコレクター接続されている信号ラインにおける信号のハイレベルへの移行時間を短縮することができる。これにより、信号ラインに接続されたプルアップ抵抗の抵抗値が要素のひとつとなる時定数で決まる遅延の影響を軽減し、信号ラインのスルーレートをより向上させることができる。尚、上記第１の出力端子は、入出力端子として用いられる端子であってもよい。
【００１２】
［適用例３］
上記適用例にかかる回路装置において、前記制御回路は、前記第１の期間の終了時刻から第１の所定期間の経過後に前記第１の制御を行い、前記第１の制御を行ってから第２の所定時間の経過後に前記出力データがローレベルとなる値を前記第２の入力端子に設定する第２の制御を行うことが好ましい。
【００１３】
この構成によれば、制御回路が、出力データがハイレベルになってから第１の所定の期間の経過後に第１の制御を行い、第１の制御を行ってから第２の所定の期間後に出力データをローレベルに設定する第２の制御を行うことで、信号ラインのハイレベルへの信号の立ち上がり時間の短縮を確実に行うことができる。
【００１４】
［適用例４］
上記適用例にかかる回路装置において、前記第１の出力端子が接続された信号ラインにおけるデータの送受信は転送クロックに同期して行われ、前記第１の制御は、前記転送クロックの値が切替わるタイミングと異なるタイミングで行われることが好ましい。
【００１５】
この構成によれば、出力端子が接続された信号ラインにおけるデータの送受信が転送クロックに同期して行われ、第１の制御が転送クロックの値が切替わるタイミングと異なるタイミングで行われることにより、転送クロックが切替わってから第１の制御が行われるまでの期間にハイレベルとした出力データを第１の出力端子に伝搬することができる。これにより、信号ラインのハイレベルへの信号の立ち上がり時間の短縮を確実に行うことができる。
【００１６】
［適用例５］
上記適用例にかかる回路装置において、更に、第２の出力端子と、を含み、前記第２の出力端子の出力は、前記第１の出力端子における信号が伝搬されたものであることが好ましい。
【００１７】
この構成によれば、第２の出力端子に第１の出力端子の信号が伝搬されることで、第１の出力端子が接続された信号ラインの状態を第２の出力端子の出力により知ることができる。これにより、信号ラインにおけるローレベルからハイレベルへの変化に要する時間を測定することができる。また、イネーブル信号が出力停止を指示する状態であるときに、第１の出力端子が接続された信号レベルの電圧レベルを第１の出力端子から知ることができることから、第１の出力端子を入力端子として扱うことができる。
【００１８】
［適用例６］
本適用例にかかる回路装置の制御方法は、オープンドレイン若しくはオープンコレクターの出力端子を駆動する出力回路を含む回路装置の制御方法であって、前記出力回路は、第１の出力端子と、前記第１の出力端子におけるデータの出力を許可するためのイネーブル信号が入力される第１の入力端子と、出力データが入力される第２の入力端子と、を含み、前記第１の出力端子がローレベルからハイレベルの状態に遷移する場合に、前記第１の出力端子をローレベルからハイレベルに駆動するデータを前記第２の入力端子に設定する第１の処理と、前記出力回路が前記第１の出力端子をハイレベルに駆動する状態が第１の所定の期間だけ継続された後に前記イネーブル信号を出力許可から出力停止に切り替える第２の処理と、前記第２の処理の後、第２の所定の期間の経過後に前記第１の出力端子をローレベルに駆動する値を前記第２の入力端子に設定する第３の処理と、を行うことを特徴とする。
【００１９】
この方法によれば、オープンドレイン出力若しくはオープンコレクター出力である第１の出力端子を有する出力回路において、該出力回路の第２の入力端子に入力される出力データをローレベルからハイレベルに変更する第１の処理と、出力データをハイレベルにしてから第１の所定の期間経過後に該出力回路の第１の入力端子に入力されるイネーブル信号を出力停止に切り替える第２の処理と、第２の処理の後に第２の所定の期間経過後に出力データをハイレベルからローレベルに設定する第３の処理と、を行うことで、オープンドレイン接続若しくはオープンコレクター接続されている信号ラインにおける信号のハイレベルへの移行時間を短縮することができる。
【００２０】
尚、上記の適用例で示した出力回路は、出力のみの機能を有するものに限らない。出力回路が入出力回路を構成する回路の一部であってもよい。
【図面の簡単な説明】
【００２１】
【図１】第１実施形態における回路装置の出力回路の模式図。
【図２】第１実施形態における回路装置の出力回路のタイミングチャート図。
【図３】第２実施形態における回路装置の入出力回路の模式図。
【図４】第３実施形態における回路装置の模式図。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態について図面を用いて説明する。尚、オープンドレイン若しくはオープンコレクターは素子の種類の違いによる呼び方の違いであることから、以降の説明においては、便宜上、オープンドレインとだけ記載することにする。従って、以降に記載される技術内容はオープンコレクターにおいても適用されるものである。また、説明中に、例えば信号線が「オン」若しくは「オフ」という表現を用いることがあるが、オンはその信号線に定義づけられた機能が有効であることを示し、オフはその信号線に定義づけられた機能が無効であることを示すものとする。また、信号の記載を「信号名（信号が伝搬される信号線）」の形で行う場合がある。
【００２３】
（第１実施形態）
本発明を適用した回路装置１００の模式図を図１に示す。回路装置１００は、第１出力回路１０、制御回路２０、機能部３０、第２出力回路５０及びクロック生成回路６０を含む。また。図１に、外部信号線４１、外部信号線４１に接続されたプルアップ抵抗４０、外部クロック信号線７１及び外部クロック信号線７１に接続されたプルアップ抵抗７０を示している。プルアップ抵抗４０及びプルアップ抵抗７０は、いずれも電源電圧レベル（Ｖ）に接続されている。尚、図１におけるブロック及び信号線は、本実施形態の説明に必要なものだけを便宜上記載したものであり、回路装置１００の構成が図１で示したものに限られるわけではない。
【００２４】
まず、図１に示した回路装置１００の構成要素について説明する。
【００２５】
第１出力回路１０は、第１出力端子１１、第１入力端子１２及び第２入力端子１３を有する。第１出力端子１１はオープンドレインであり、外部信号線４１が接続されている。第１入力端子１２は、第１出力回路１０の出力を制御する制御信号が入力される端子である。第１入力端子１２は、イネーブル信号線２１により制御回路２０に接続されており、制御回路２０で生成される第１出力制御信号が入力される。第１出力制御信号がローレベルの場合は、第２入力端子１３に入力されたデータが第１出力端子１１に伝搬される。第１出力制御信号がハイレベルの場合には、第１出力端子１１はハイインピーダンスとなる。第２入力端子１３は、データ線２２により制御回路２０に接続されている。
【００２６】
第２出力回路５０は、第２出力端子５１、第３入力端子５２及び第４入力端子５３を有する。第２出力端子５１はオープンドレインであり、外部クロック信号線７１が接続されている。第３入力端子５２は、第２出力回路５０の出力を制御する制御信号が入力される端子である。第３入力端子５２は、イネーブル信号線２３により制御回路２０に接続されており、制御回路２０で生成される第２出力制御信号が入力される。第２出力制御信号がローレベルの場合は、第４入力端子５３に入力されたデータが第２出力端子５１に伝搬される。第２出力制御信号がハイレベルの場合には、第２出力端子５１はハイインピーダンスとなる。第４入力端子５３は、クロック線６１によりクロック生成回路６０に接続されている。
【００２７】
制御回路２０は、第１出力回路１０及び第２出力回路５０に対する制御を行う回路である。第１出力回路１０に対しての制御は、第１出力制御信号と第２出力データとで行う。第２出力データは、制御回路２０が第１出力回路１０に対して出力するデータであり、データ線２２を介して第２入力端子１３に伝搬される。第２出力回路５０に対しての制御は、第２出力制御信号により行う。また、クロック生成回路６０で生成される第１クロックがクロック線６１を介して、第２クロックがクロック線６２を介して制御回路２０に伝搬される。第１クロック及び第２クロックは、共に制御回路２０内において第１出力制御信号、第２出力データ及び第２出力制御信号のタイミング生成に用いられる。尚、第１クロックは、外部クロック信号線７１に出力されるクロックであり、外部信号線４１におけるデータ転送の制御は主に第１クロックに同期を取って行われる。第２クロックは第１クロックよりも高い周波数のクロックである。
【００２８】
機能部３０は、回路装置１００の装置のファンクション部分を示すものとして記載したものである。便宜上ひとつのブロックとして図示した。機能部３０は、データ線３１及び制御回路２０を介して第１出力データを第１出力回路１０に伝搬させる。第１出力データは、例えば、機能部３０における何らかの処理の結果を示すデータである。
【００２９】
クロック生成回路６０は、外部クロック信号線７１に出力する第１クロック（クロック線６１）及び制御回路２０で用いる第２クロック（クロック線６２）を生成する回路である。上述したが第２クロック（クロック線６２）は制御回路２０で使用されるクロックで第１クロック（クロック線６１）よりも周波数が高い。第２クロック（クロック線６２）の周波数は第１クロック（クロック線６１）の周波数のｎ倍（ｎは２以上の整数）に設定され、第１クロック（クロック線６１）の立ち上がりのタイミングは、第２クロック（クロック線６２）の立ち上がりのタイミングに略一致する。
【００３０】
制御回路２０は、機能部３０から出力される第１出力データ（データ線３１）に応じて第１出力制御信号（イネーブル信号線２１）及び第２出力データ（データ線２２）を生成する。外部信号線４１上のデータは、外部クロック信号線７１上の外部クロックに同期して変化する。外部クロックは、第１クロック（クロック線６１）が第２出力回路５０を介して出力されたものであるが、機能部３０から出力される第１出力データ（データ線３１）は必ずしも第１クロック（クロック線６１）に同期して変化する必要はない。第１出力データ（データ線３１）の変化が第１クロック（クロック線６１）の変化と同期していないときは、制御回路２０内に所定のバッファーを設け、一旦該所定のバッファーに第１出力データ（データ線３１）を保存した後で、該所定のバッファーに保存された第１出力データの読み出しを第１クロック（クロック線６１）に同期して行うことで第１出力データの変化を第１クロックと同期したものにすることができる。これより、機能部３０から出力されるときの第１出力データ（データ線３１）の変化が第１クロック（クロック線６１）に同期していなくても、制御回路２０に入力された後で第１クロック（クロック線６１）に同期をとったデータとして扱うことが可能である。よって、以降の説明においては、第１出力データ（データ線３１）の変化が仮に第１クロック（クロック線６１）に同期していないとしても、第１出力データの変化は第１クロック（クロック線６１）に同期しているものとして扱うこととする。尚、第１出力データを含むすべてのデータが、レジスター等に保持される場合、説明の便宜上、データの保持が確実に行われるためのホールドタイムは確保されているものとする。
【００３１】
次に、制御回路２０の外部信号線４１に対するデータの出力動作について説明する。この説明において、機能部３０から出力される第１出力データ（データ線３１）は、０ｂ及び１ｂの繰り返しとする。
【００３２】
最初に、制御回路２０を用いて従来の動作を説明する。制御回路２０は、第２出力データ（データ線２２）をローレベルに固定している。制御回路２０は、第１クロック（クロック線６１）の立ち上がりで第１出力データの値（０ｂ）を所定のレジスターに保持する。該所定のレジスターの値が０ｂであることから、制御回路２０は、第１出力制御信号（イネーブル信号線２１）をローレベルに設定する。これにより、第１出力回路１０において第２入力端子１３の値（ローレベル）が外部信号線４１に伝搬され、外部信号線４１がローレベルに引かれることにより０ｂが出力されたことになる。次に制御回路２０は第１クロック（クロック線６１）の立ち上がりで第１出力データの値（１ｂ）を所定のレジスターに保持する。該所定のレジスターの値が１ｂであることから、制御回路２０は、第１出力制御信号（イネーブル信号線２１）をハイレベルに設定する。これにより、第１出力回路１０の第１出力端子１１はハイインピーダンスとなり、外部信号線４１はプルアップ抵抗４０によりハイレベルに引かれる。これにより外部信号線４１に１ｂが出力されたことになる。
【００３３】
上述のように従来の動作においては、第２入力端子１３はローレベルに固定されたままとする制御でよい。しかしながら、制御回路２０が第２出力データ（データ線２２）及び第１出力制御信号（イネーブル信号線２１）を上述のように制御することにより、第１出力データ（データ線３１）の値を外部信号線４１に伝搬させることができる。上述した従来の動作における外部信号線４１における変化を、図２の外部信号線４１（ａ）及び外部信号線４１（ｂ）にタイミングチャートとして示す。外部信号線４１（ｂ）は外部信号線４１（ａ）を、時間方向に拡大して表示したものである。
【００３４】
続いて、制御回路２０を用いて本発明を適用した動作を説明する。制御回路２０は、第１クロック（クロック線６１）の立ち上がりで第１出力データの値（０ｂ）を所定のレジスターに保持する。該所定のレジスターの値が０ｂであることから、制御回路２０は、第１出力制御信号（イネーブル信号線２１）をローレベルに設定する。第２出力データ（データ線２２）は、第１出力制御信号（イネーブル信号線２１）がローレベルに設定されるときか、ローレベルに設定されるときまでにローレベル（０ｂ）に設定されていればよい。これにより、第１出力回路１０において第２入力端子１３の値（０ｂ）が外部信号線４１に伝搬され、外部信号線４１がローレベルに引かれることにより０ｂが出力されたことになる。
【００３５】
制御回路２０は、次の第１クロック（クロック線６１）の立ち上がりで第１出力データの値（１ｂ）を所定のレジスターに保持する。該所定のレジスターの値が１ｂであることから、制御回路２０は第１クロック（クロック線６１）の立ち上がりに同期して第２出力データ（データ線２２）をハイレベル（１ｂ）に設定する。データ線２２が接続されている第２入力端子１３はハイレベル（１ｂ）となり、これが第１出力端子１１に伝搬され、外部信号線４１における電圧レベルがローレベル（０ｂ）からハイレベルに向けて変化する。
【００３６】
制御回路２０は、第１クロック（クロック線６１）の立ち上がりから所定の期間の経過後に第１出力制御信号（イネーブル信号線２１）をハイレベルに設定する。これにより第１出力端子１１はハイインピーダンスとなる。第１出力回路１０の出力によりハイレベルに向けて電圧レベルが変化した外部信号線４１は、これ以降はプルアップ抵抗４０によりハイレベルに引かれる。これにより外部信号線４１に１ｂが出力されたことになる。該所定の期間は、第２クロック（クロック線６２）により計測される時間である。この例における外部信号線４１の状態を外部信号線４１（ｃ）として図２のタイミングチャートとして示す。
【００３７】
上述した本発明を適用した場合の効果を図２のタイミングチャートを用いて説明する。図２中、矢印で示しているｔは時間の経過を示す。また、各々の信号の電圧レベルの変化の範囲は、図中の点線で表された範囲である。この範囲は、外部信号線４１（ａ）で例示しているが、上側の点線がハイレベルの上限値（Ｈで示している）、下側の点線がローレベルの下限値（Ｌで示している）、上側の点線と下側の点線との中間にある点線が閾値（Ｔｈで示している）を示す。また、Ｔは、第１クロック（クロック線６１）の周期を示す。
【００３８】
回路装置１００は、図２の外部信号線４１（ａ）に示すように、外部信号線４１に０ｂ及び１ｂを第１クロック毎に交互に出力している。図２に示した外部信号線４１（ａ）以外の信号は、第１クロックの２周期分を時間方向に拡大したものである。上述したように、外部信号線４１（ｂ）は従来の動作におけるタイミングチャートであり、外部信号線４１（ｃ）は本発明を適用した場合におけるタイミングチャートである。また、データ線２２及びイネーブル信号線２１のタイミングチャートは、本発明を適用した場合のものである。尚、クロック線６１は、従来及び本発明の適用において共通である。
【００３９】
従来の動作では、図２−（１）のタイミングでイネーブル信号線２１がハイレベルに設定される。これにより第１出力端子１１がハイインピーダンスとなり、外部信号線４１の電圧レベルはプルアップ抵抗４０の抵抗値が要因のひとつとなる時定数に応じた遅延をもって図２のＨで示した電圧レベルに向けて変化する。このときに、外部信号線４１が１ｂになるのまでに経過した時間が図２の外部信号線４１（ｂ）に示したｔ１である。
【００４０】
これに対し、本発明を適用した場合では、図２−（１）のタイミングでデータ線２２がハイレベルに設定される。イネーブル信号線２１は、第１クロック（クロック線６１）の立ち上がりから第２クロック（クロック線６２）で計測可能な所定の期間（図２のｔ３）遅れてハイレベルに設定される。従って、該所定の期間で決まる時間の間、ハイレベルとなった第２入力端子１３の値が第１出力端子１１に伝搬されて外部信号線４１を駆動する。これにより外部信号線４１が図２のＨで示した電圧レベルに到達する時間を短くすることができる。このときの外部信号線４１が１ｂとなるまでに経過した時間が図２の外部信号線４１（ｃ）に示したｔ２である。
【００４１】
図２から分かるように、ｔ２の方がｔ１よりも短く、本発明を適用した場合の方が従来よりも、外部信号線４１が１ｂとなるまでの時間が短い。この時間が短くなると、その分第１クロック（クロック線６１）の周波数を上げることが可能となり、外部信号線４１におけるデータ転送速度の向上を図ることができる。例えば、図２で示した電圧レベルの変化状態においては、第１クロック（クロック線６１）の周波数を４倍にすることは従来の動作では不可能であるが、本発明を適用することで可能となる。
【００４２】
尚、ハイレベルに設定された第２出力データ（データ線２２）は、第１出力制御信号（イネーブル信号線２１）がハイレベルに設定された後、かつ、第１出力制御信号（イネーブル信号線２１）が次にローレベルに設定される前、にローレベルに設定されることでよい。
【００４３】
続いて、第２出力回路５０に本発明を適用した場合について説明する。上記したように、第２出力回路５０の第３入力端子５２は、イネーブル信号線２３に接続されており、第２出力回路５０の第４入力端子５３はクロック線６１に接続されている。制御回路２０は、イネーブル信号線２３を介して第２出力制御信号を伝搬させ第２出力回路５０の制御を行う。第２出力制御信号は、第１クロック（クロック線６１）をデータとする以外は、上述した第１出力制御信号と同様の方法で生成される。
【００４４】
第２出力端子５１の電圧レベルをローレベルからハイレベルに変更するときは、第２出力制御信号（イネーブル信号線２３）は制御回路２０により第１クロックの立ち上がりから所定の期間遅れてローレベルからハイレベルに設定される。該所定の期間は第４入力端子５３に入力されている第１クロックの値が第２出力端子５１に伝搬される。該所定の期間において、第１クロックはハイレベルの状態にある。該所定の期間はこのハイレベルの状態が第２出力端子５１に伝搬されることで、外部クロック信号線７１の信号の立ち上がり時間を短くすることができる。これにより、第１クロック（クロック線６１）の周波数を上げることができる。
【００４５】
（第２実施形態）
本実施形態は、出力回路として入出力回路を用いた場合の例である。入出力回路１１０を有する回路装置２００の模式図を図３に示す。回路装置２００は、入出力回路１１０、制御回路１２０及び機能部１３０を含む。入出力回路１１０は、入出力端子１１１、第１入力端子１１２、第２入力端子１１３及び第１出力端子１１４を有する。入出力端子１１１は、外部信号線１４１に接続されており、外部信号線１４１は、プルアップ抵抗１４０により電源電圧レベル（Ｖ）にクランプされている。
【００４６】
制御回路１２０は、第１実施形態における制御回路２０に対応する部分であり、同様の機能を有する。機能部１３０は、第１実施形態における機能部３０に対応する部分であり、同様の機能を有する。本実施形態の説明において、第１実施形態で対応する部分があり、同様の機能を有するものにおいては、その説明を省略する。尚、図３は、便宜上、回路装置２００に含まれる構成要素の中で、本実施形態の説明に必要な部分を記載したものである。
【００４７】
入出力回路１１０は、入力バッファー１１６と出力バッファー１１７とを有する。入出力回路１１０内部において、入出力端子１１１は出力バッファー１１７の出力端子及び入力バッファー１１６の入力端子に接続され、第１入力端子１１２は出力バッファー１１７のイネーブル端子に接続され、第２入力端子１１３は出力バッファー１１７の入力端子に接続され、第１出力端子１１４は入力バッファー１１６の出力端子に接続されている。出力バッファー１１７の出力はオープンドレインである。
【００４８】
出力バッファー１１７は、第１実施形態における第１出力回路１０に対応する部分である。第１入力端子１１２は、出力バッファー１１７の出力を許可する制御信号が入力される端子であり、イネーブル信号線１２１を介して制御回路１２０に接続されている。イネーブル信号線１２１がローレベルのときに第２入力端子１１３のデータが入出力端子１１１に伝搬される。第２入力端子１１３は、データ線１２２を介して制御回路１２０に接続されている。
【００４９】
また、第１出力端子１１４は、入出力端子１１１の状態が常時伝搬されており、データ線１１５を介して機能部１３０に接続されている。これにより、機能部１３０は外部信号線１４１の状態を知ることができる。本発明を入出力回路に適応することにより、外部信号線がバスである場合における対応を可能とすることができる。
【００５０】
（第３実施形態）
本実施形態は、第２実施形態における制御回路１２０内に測定回路１２３を設けた例である。模式図を図４に示す。尚、第２実施形態と同様の構成については同じ符号を付し、その説明を省略する。データ線１１５が測定回路１２３に接続されている。測定回路１２３は、外部信号線１４１に０ｂを出力した後に１ｂを出力したときに、外部信号線１４１の電圧レベルが０ｂから１ｂに移行するまでの遅延を測定するための回路である。測定できる遅延は入出力回路１１０を介して変化した遅延時間となる。測定回路１２３には、データ線１１５の他に、第１実施形態で説明した第１クロック及びデータ線１３１に対応する信号が入力される。また、測定用のクロックは測定回路１２３内で生成されてもよく、図４には図示していないクロック生成回路（図１におけるクロック生成回路６０に相当）から供給されてもよい。このため、本実施形態においては測定用のクロックの生成については限定しない。
【００５１】
データ線１３１の値が第１クロックの立ち上がりにおいて所定のレジスターに保持され、該所定のレジスターの値が１ｂから０ｂに変化したときに、測定回路１２３は測定を開始する。その後、データ線１１５の値が１ｂから０ｂに変化したときに測定回路１２３は測定を停止する。図２でｔ１若しくはｔ２で示した期間が測定の対象となる。測定を開始してから測定を停止するまでの測定クロックによるカウント数が測定結果となる。
【００５２】
該測定結果は、制御回路１２０における制御情報として用いることができる。例えば、図２のｔ３の長さを変えながらｔ２の測定を行い、ｔ３とｔ２の対応を制御回路１２０内にテーブルとして保持する。ｔ２の値をクロック周波数に対応付けることで、第１クロックの周波数に適したｔ３の長さを求めることができる。回路装置２００の動作する環境は、実装される装置によって異なると考えられるが、ｔ３の設定値としてその環境に適したものを選択することが可能となる。
【００５３】
以上、本発明の実施形態及び実施例の説明を行ったが、本発明の適用は上述した内容に限られる訳ではなく、本発明の趣旨を逸脱しない範囲において広く変形並びに適用が可能である。例えば、回路装置内の信号極性は個々の設計事情によって異なってくるものである。
【符号の説明】
【００５４】
１０…第１出力回路、１１…第１出力端子、１２…第１入力端子、１３…第２入力端子、２０…制御回路、２１…イネーブル信号線、２２…データ線、２３…イネーブル信号線、３０…機能部、３１…データ線、４０…プルアップ抵抗、４１…外部信号線、５０…第２出力回路、５１…第２出力端子、５２…第３入力端子、５３…第４入力端子、６０…クロック生成回路、６１…クロック線、６２…クロック線、７０…プルアップ抵抗、７１…外部クロック信号線、１００…回路装置、１１０…入出力回路、１１１…入出力端子、１１２…第１入力端子、１１３…第２入力端子、１１４…第１出力端子、１１５…データ線、１１６…入力バッファー、１１７…出力バッファー、１２０…制御回路、１２１…イネーブル信号線、１２２…データ線、１２３…測定回路、１３０…機能部、１３１…データ線、１４０…プルアップ抵抗、１４１…外部信号線、２００…回路装置。
【図１】
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【図２】
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【図３】
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【図４】
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