(57)【要約】【課題】生産性が良く、プロセス耐性に優れた保護層を備え、且つ、立ち上がり特性及び駆動に対する素子安定性の優れたＩＧＺＯ系電界効果型薄膜トランジスタを提供する。【解決手段】電界効果型トランジスタ１は、基板１０上に、ゲート電極２１と、ゲート絶縁膜３０と、ＩＧＺＯ系アモルファス酸化物からなる（不可避不純物を含んでもよい）活性層４０と、活性層４０上にパターン形成されてなるソース電極２２及びドレイン電極２３を備え、少なくとも、ソース電極２２とドレイン電極２３との間のバックチャネル領域に、パターン形成による活性層４０の損傷を抑制する、平均膜密度が４．２ｇ／ｃｍ３以上の保護層５０が形成されてなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に、ゲート電極と、ゲート絶縁膜と、ＩＧＺＯ系アモルファス酸化物からなる（不可避不純物を含んでもよい）活性層と、該活性層上にパターン形成されてなるソース電極及びドレイン電極を備えた電界効果型トランジスタにおいて、
少なくとも、前記ソース電極と前記ドレイン電極との間のバックチャネル領域に、前記パターン形成による前記活性層の損傷を抑制する保護層が形成されてなり、
前記バックチャネル領域の該保護層の平均膜密度が４．２ｇ／ｃｍ３以上であることを特徴とする電界効果型トランジスタ。
【請求項２】
前記保護層が、酸化ガリウムを主成分とすることを特徴とする請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記保護層の平均層厚が、１０ｎｍ以上５０ｎｍ未満であることを特徴とする請求項１又は２に記載の電界効果型トランジスタ。
【請求項４】
基板上に、ゲート電極と、ゲート絶縁膜と、ＩＧＺＯ系アモルファス酸化物からなる（不可避不純物を含んでもよい）活性層と、該活性層上にパターン形成されてなるソース電極及びドレイン電極を備えた電界効果型トランジスタの製造方法において、
前記活性層上に、前記ソース電極とドレイン電極を含むベタ電極層を成膜する電極層形成工程と、
該ベタ電極層と、少なくとも前記活性層のバックチャネル領域との間に、該バックチャネル領域の平均膜密度が４．２ｇ／ｃｍ３以上の保護層を、スパッタ法により形成する保護層形成工程と、
前記ベタ電極層をエッチングによりパターニングして前記ソース電極と前記ドレイン電極を形成するパターニング工程とを有することを特徴とする電界効果型トランジスタの製造方法。
【請求項５】
前記保護層形成工程において、前記スパッタ法における投入電力密度が６．６Ｗ／ｃｍ２以上１５．２Ｗ／ｃｍ２以下となる条件で前記保護層を成膜することを特徴とする請求項４に記載の電界効果型トランジスタの製造方法。
【請求項６】
前記保護層形成工程において、スパッタリングガスとして、アルゴンガスと酸素とを前記プラズマ密度の範囲となる組成で混合させたガスを用いることを特徴とする請求項５に記載の電界効果型トランジスタの製造方法。
【請求項７】
前記保護層を、酸化ガリウムを主成分とする保護層とし、前記スパッタリングガスとして、アルゴンガス中に０体積％以上１０体積％未満の酸素を含むスパッタリングガスを用いることを特徴とする請求項６に記載の電界効果型トランジスタの製造方法。
【請求項８】
前記スパッタリングガスとして、前記アルゴンガス中に７体積％以下の酸素を含むスパッタリングガスを用いることを特徴とする請求項７に記載の電界効果型トランジスタの製造方法。
【請求項９】
前記スパッタリングガスとして、前記アルゴンガス中に４．９体積％以下の酸素を含むスパッタリングガスを用いることを特徴とする請求項８に記載の電界効果型トランジスタの製造方法。
【請求項１０】
前記保護層の平均層厚が１０ｎｍ以上５０ｎｍ未満となる条件で、該保護層を形成することを特徴とする請求項４〜９のいずれかに記載の電界効果型トランジスタの製造方法。
【請求項１１】
前記活性層を１８０℃〜２００℃の温度における加熱処理によりアニール処理する工程を有することを特徴とする請求項４〜１０のいずれかに記載の電界効果型トランジスタの製造方法。
【請求項１２】
前記電極層形成工程の前に、前記ゲート絶縁膜を形成する工程と、該ゲート絶縁膜上に前記活性層を形成する工程とを有し、
前記ゲート絶縁膜を形成する工程から前記保護層形成工程までがｉｎｓｉｔｕにて実施されることを特徴とする請求項４〜１１に記載の電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＺＯ系電界効果型トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
電界効果型トランジスタは、半導体メモリ用集積回路の単位素子、高周波信号増幅素子、液晶駆動用素子等に用いられており、特に薄膜化したものは薄膜トランジスタ（ＴＦＴ）として幅広い分野で用いられている。
【０００３】
電界効果型トランジスタを形成する半導体チャネル層（活性層）としては、シリコン半導体やその化合物が多く用いられており、高速動作が必要な高周波増幅素子、集積回路等には単結晶シリコン、低速動作で十分であるが、ディスプレイ用途等大面積化への対応が要求される液晶駆動装置用にはアモルファスシリコンが用いられている。
【０００４】
ディスプレイ分野では、近年、軽量かつ曲げられるフレキシブルディスプレイが注目を浴びている。かかるフレキシブルデバイスには、可撓性の高い樹脂基板が主に用いられるが、樹脂基板は、その耐熱温度が通常１５０〜２００℃、耐熱性の高いポリイミド系樹脂でも３００℃程度とガラス基板等の無機基板に比して低い。アモルファスシリコンは、その製造工程において３００℃を超える高温の加熱処理が通常必要とされていることから、耐熱性現在のディスプレイにおけるフレキシブル基板などの支持基板には用いることが難しい。
【０００５】
一方、室温にて成膜可能であり、かつアモルファスでも半導体としての性能を出すことが可能なＩｎ-Ｇａ-Ｚｎ-Ｏ系（ＩＧＺＯ系）の酸化物半導体が東工大細野らにより発見され、次世代ディスプレイ用のＴＦＴ材料として有望視されている。
【０００６】
ＩＧＺＯ系酸化物半導体からなる活性層は、使用環境における水分や酸素等の影響により特性の変化が生じやすく素子安定性に課題を有しており、また、製造過程におけるプラズマやＵＶによるダメージにより低抵抗化して閾値電圧が負になりやすいという問題がある。閾値電圧が負である場合は、オフ電流を生じるためノーマリーオフ型のＴＦＴとならず、消費電力が大きくなる。
【０００７】
活性層の劣化を抑制するために、チャネル層上を保護膜で覆うことで、ＴＦＴの特性及び安定性向上を目指す試みがなされている（特許文献１〜３）。特許文献１では、ボトムゲート型のＴＦＴにおいて、チャネル層上を金属酸化物膜やシリコン酸化物膜、シリコン窒化物膜等の絶縁体膜で覆う技術が提案されている。特許文献１には、金属酸化物やＳｉＯ２等の保護膜を、比較的酸素分圧の高い雰囲気中においてスパッタ成膜することにより大気圧下と真空下との違いなどの環境の変化による特性の変動を抑制できることが記載されている。
【０００８】
特許文献２には、活性層のバックチャネル領域に金属酸化物膜やシリコン酸化物膜、シリコン窒化物膜等の保護膜を設けたボトムゲート型のＴＦＴにおいて、活性層のゲート電極側のキャリア密度を、保護膜側のキャリア密度より大きくし、且つ、活性層の膜厚を３０ｎｍ±１５ｎｍとすることにより消費電力を抑制する技術が提案されている。特許文献３では、活性層のキャリア密度を調整するために、保護膜の成膜時におけるスパッタ成膜ガスのＯ２／Ａｒ混合比率を増加させている（具体的には、Ｏ２２０％以上５０％以下）。
【０００９】
特許文献３には、ソース／ドレイン電極のパターニング時の活性層の保護層として、昇温脱離分析により酸素として観測される脱離ガスを３．８×１０１９個／ｃｍ３以上含有した酸化物絶縁体保護層を設けることによって、製造時における活性層へのダメージを抑制する技術が開示されている。特許文献３において、スパッタ成膜ガスのＯ２／Ａｒ混合比率は、Ｏ２１０％以上５０％以下がよいことが記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−５３３５６号公報
【特許文献２】特開２００８−２１８４９５号公報
【特許文献３】特開２００８−１６６７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１〜３においては、環境変化による特性の安定性の改善の効果に加えてノーマリーオフ型のＴＦＴが得られることが記載されているが、本発明者はスパッタガス中の酸素分圧が高ければ高いほど、金属酸化物膜は、ソース／ドレイン電極のパターニングプロセスにおいて溶解しやすい膜となること、更に、成膜レートも遅くなることから生産性の点でも好ましくないことを見出した。図３は、スパッタ法により成膜した酸化ガリウム膜のエッチング耐性及び成膜レートと、スパッタガス中の酸素分圧との関係を本発明者が見出したものである。
【００１２】
本発明は上記事情に鑑みてなされたものであり、生産性が良く、且つ、プロセス耐性の優れた保護膜を備え、消費電力が少なく、且つ、立ち上がり特性の及び駆動に対する素子安定性の優れた電界効果型薄膜トランジスタ及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
本発明の電界効果型トランジスタは、基板上に、ゲート電極と、ゲート絶縁膜と、ＩＧＺＯ系アモルファス酸化物からなる（不可避不純物を含んでもよい）活性層と、該活性層上にパターン形成されてなるソース電極及びドレイン電極を備えた電界効果型トランジスタにおいて、
少なくとも、前記ソース電極と前記ドレイン電極との間のバックチャネル領域に、前記パターン形成による前記活性層の損傷を抑制する保護層が形成されてなり、
前記バックチャネル領域の該保護層の平均膜密度が４．２ｇ／ｃｍ３以上であることを特徴とするものである。
【００１４】
本明細書において、ＩＧＺＯ系アモルファス酸化物とは、Ｉｎ，Ｇａを含むアモルファス酸化物を意味し、好ましくは更にＺｎを含むアモルファス酸化物を意味する。これらの金属元素以外に、ドーパントや置換元素等の他の元素を含んでいてもよい。
【００１５】
本発明の電界効果型トランジスタにおいて、前記保護層は、酸化ガリウムを主成分とするものであることが好ましい。本明細書において、「主成分」とは、含量８０質量パーセント以上の成分を意味するものとする。
【００１６】
前記保護層の平均層厚は、１０ｎｍ以上５０ｎｍ未満であることが好ましい。
【００１７】
本発明の電界効果型トランジスタの製造方法は、基板上に、ゲート電極と、ゲート絶縁膜と、ＩＧＺＯ系アモルファス酸化物からなる（不可避不純物を含んでもよい）活性層と、該活性層上にパターン形成されてなるソース電極及びドレイン電極を備えた電界効果型トランジスタの製造方法において、
前記活性層上に、前記ソース電極とドレイン電極を含むベタ電極層を成膜する電極層形成工程と、
該ベタ電極層と、少なくとも前記活性層のバックチャネル領域との間に、該バックチャネル領域の平均膜密度が４．２ｇ／ｃｍ３以上の保護層を、スパッタ法により形成する保護層形成工程と、
前記ベタ電極層をエッチングによりパターニングして前記ソース電極と前記ドレイン電極を形成するパターニング工程とを有することを特徴とするものである。
【００１８】
前記保護層形成工程において、前記スパッタ法における投入電力密度が６．６Ｗ／ｃｍ２以上１５．２Ｗ／ｃｍ２以下となる条件で前記保護層を成膜することにより、平均膜密度が４．２ｇ／ｃｍ３以上の保護層を形成することができる。
【００１９】
かかる構成では、スパッタリングガスとして、アルゴンガスと酸素とを前記プラズマ密度の範囲となる組成で混合させたガスを用いることが好ましい。また、前記保護層を、酸化ガリウムを主成分とする保護層とした構成では、前記スパッタリングガスとして、アルゴンガス中に０体積％以上１０体積％以下の酸素を含むスパッタリングガスを用いることが好ましく、前記アルゴンガス中に７体積％以下の酸素を含むスパッタリングガスを用いることがより好ましく、前記アルゴンガス中に４．９体積％以下の酸素を含むスパッタリングガスを用いることが更に好ましい。
【００２０】
本発明の電界効果型トランジスタの製造方法では、前記保護層の平均層厚が１０ｎｍ以上５０ｎｍ未満となる条件で、該保護層を形成すればよい。
【００２１】
また、前記活性層は１８０℃〜２００℃の温度における加熱処理によりアニール処理することが好ましい。
【００２２】
上記本発明の電界効果型トランジスタの製造方法において、前記ゲート絶縁膜を形成する工程から前記保護層形成工程までがｉｎｓｉｔｕにて実施されることがより好ましい。
【００２３】
ここで、「ｉｎｓｉｔｕ」とは、成膜室が異なっていてもよいが、全ての成膜室が真空条件下であり、一度も大気圧下に取り出されないことを意味する。
【発明の効果】
【００２４】
本発明の電界効果型トランジスタは、ＩＧＺＯ系アモルファス酸化物半導体系電界効果型トランジスタにおいて、少なくとも、ソース電極とドレイン電極との間のバックチャネル領域に、ソース電極とドレイン電極をパターニングする際に活性層の損傷を抑制する保護層が形成されており、この保護層のバックチャネル領域の平均膜密度を４．２ｇ／ｃｍ３以上としている。かかる構成では、保護層によりパターニングする際に活性層の損傷を防いでオフ電流を良好に低減させることができる上、この保護層により駆動環境中における活性層への水分進入によるダメージを抑制することができる。また、平均膜密度を４．２ｇ／ｃｍ３以上の保護層は、スパッタ法において、比較的低い酸素分圧にて、生産性良く成膜できる上、パターニングプロセス耐性に優れている。従って、本発明によれば、生産性が良く、且つ、プロセス耐性の優れた保護膜を備え、消費電力が少なく、且つ、立ち上がり特性及び駆動に対する素子安定性の優れた電界効果型薄膜トランジスタ及びその製造方法を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】（ａ）は、本発明に係る一実施形態の電界効果型トランジスタの構成を示す概略断面図、（ｂ）は、本発明に係るその他の実施形態の電界効果型トランジスタの構成を示す概略断面図。
【図２】（ａ）〜（ｈ）は、図１（ａ）に示される電界効果型トランジスタの製造工程を示す概略断面図。
【図３】スパッタ法により成膜した酸化ガリウム膜のエッチング耐性及び成膜レートの、スパッタガス中の酸素分圧との関係を示す図
【図４】スパッタ法における背圧と、成膜される酸化ガリウム膜のエッチング耐性との関係を示す図
【図５】実施例１，２、比較例１，２の３週間後の閾値電圧の変化を示す図
【図６】比較例１の電流―電圧特性を示す図
【発明を実施するための形態】
【００２６】
「電界効果型トランジスタ」
図面を参照して、本発明に係る一実施形態の電界効果型トランジスタ及びその製造方法について説明する。図１（ａ）は電界効果型トランジスタ１の厚み方向断面図、（ｂ）はその他の実施形態である電界効果型トランジスタ１’の厚み方向断面図、図２（ａ）〜（ｈ）は図１（ａ）の電界効果型トランジスタ１の製造工程図である。視認しやすくするため、構成要素の縮尺は実際のものとは適宜異ならせてある。
【００２７】
図１に示すように、本実施の形態の電界効果型トランジスタ１は、基板１０上に、ゲート電極２１、ゲート絶縁膜３０、活性層４０、保護層５０、ソース電極２２とドレイン電極２３を備えた構成とした、ボトムゲート型のトランジスタである。活性層４０は、詳細は後述するが、電子またはホールの移動するチャネル層として機能し、本実施形態の電界効果型トランジスタは、活性層４０の上面側（活性層４０の基板１０とは反対側の面）にソース電極２１及びドレイン電極２２を配するトップコンタクト型である。
【００２８】
この電界効果型トランジスタ１は、ゲート電極２１に電圧を印加することで活性層４０に流れる電流を制御して、ソース電極２２とドレイン電極２３との電極間の電流をスイッチングする機能を有するアクティブ素子である。
【００２９】
本実施の形態の電界効果型トランジスタ１では、保護層５０は、活性層４０上に一様に成膜されている。保護層５０は、ソース電極２２及びドレイン電極２３のエッチングによるパターニングの際に、活性層４０の表面をエッチングダメージから保護する層（エッチングストッパ層）であるため、少なくともソース電極２２とドレイン電極２３との電極間のバックチャネル領域に配されていればよい。
【００３０】
また、保護層５０は、エッチングストッパ層として機能した後は、トランジスタとして駆動する際に、ソース／ドレイン電極側から活性層４０への水分等の侵入を抑制する保護層として機能する。電界効果型トランジスタ１は、駆動環境下において水分が発生しやすく、その水分が活性層４０へ侵入すると、活性層４０はダメージを受けて低抵抗化して閾値シフトを生じる。本実施形態のように、保護層５０を活性層４０のバックチャネル領域に備えた構成では、保護膜５０により活性層４０への水分侵入が抑制されるため、閾値シフトが少なく安定性の高い電界効果型トランジスタ１となる。
【００３１】
本実施形態において、保護層５０はバックチャネル領域の平均膜密度が４．２ｇ／ｃｍ３以上の緻密性の高い膜である。かかる膜密度とすることにより、エッチングにより浸食（溶解）されにくい膜となることから、膜厚を薄くしても、良好にエッチングストッパ層としての機能、及び、その後の水分侵入を抑制する保護膜としての機能を有する膜となる。保護膜５０は、活性層とソース／ドレイン電極との間の層であることからあまり厚みが厚くない方が、トランジスタ特性上好ましい上、成膜時間も短くすることができるため、生産性の点でも好ましい。
【００３２】
本実施形態のように保護膜５０が活性層４０の表面の全面を覆っている場合は、ソース／ドレイン電極と活性層４０との間の保護膜５０は、通電時の抵抗層として機能し、ＯＮ／ＯＦＦ比を向上させる機能を担う。
【００３３】
一方、図１（ｂ）に示されるように、保護膜５０がソース電極２２とドレイン電極２３との電極間のバックチャネル領域を含む一部の活性層上にのみ成膜されている場合は、その抵抗層としての機能は少なくなる。
【００３４】
保護層５０としては上記膜密度を有するものであり、活性層４０とソース／ドレイン電極の間の層としてのバンドギャップ条件を満たしていれば、特に制限されないが、より生産性が良く、トランジスタ特性に悪影響の少ないものであることが好ましい。かかる保護層５０の主成分としては、酸化ガリウム、酸化クロム、酸化ハフニウム、酸化ニッケル、酸化ランタン、酸化タンタル、イットリア、酸化亜鉛、フッ化ネオジム、フッ化カルシウム、窒化ガリウムからなる群より選ばれる少なくとも１種が挙げられる。成膜の容易性、コスト面で優れることから、保護膜５０としては、酸化ガリウムを主成分とするものが好ましい。酸化ガリウムは電荷中性組成としては、Ｇａ２Ｏ３であるが、その組成は成膜条件によって変動することがある。従って、保護層５０の主成分である酸化ガリウムは、Ｇａ２Ｏ３，ＧａＯ，Ｇａ３Ｏ２，ＧａＯ２，ＧａＯ３のいずれかの組成の状態で存在していてもよい。
【００３５】
保護層５０の主成分が酸化ガリウムである場合は、バンドギャップが活性層４０に比して大きい。保護層５０の成膜条件については後記するが、本実施形態では、低酸素分圧での気相成膜により、プラズマダメージを大きく与えることなく保護層５０を成膜することができるので、保護層５０の成膜時の活性層４０の低抵抗化を良好に抑制し、活性層４０のキャリア濃度よりも充分小さいキャリア濃度の保護層５０とすることができる。
【００３６】
保護層５０のキャリア濃度が活性層４０に比して小さい場合は、ソース電極２２から保護層５０に電子が注入されて該保護層５０からドレイン電極２３へ流れることが良好に抑制される。このため、ドレイン電流が立ち上がるときのゲート印加電圧であるＶｏｎが極端に小さくなることが抑制される。従って、電界効果型トランジスタ１においては、ソース電極２２及びドレイン電極２３の電極間では活性層４０側に電流が流れ易い状態となり、駆動時の閾値シフトが抑制され、高い動作安定性が得られる。
【００３７】
保護層５０の形成方法については、特に限定はなく、一般的な方法が用いられる。例えば、真空蒸着法、スパッタリング法、反応性スパッタリング法、ＭＢＥ（分子線エピタキシ）法、クラスターイオンビーム法、イオンプレーティング法、プラズマ重合法（高周波励起イオンプレーティング法）、プラズマＣＶＤ法、レーザＣＶＤ法、熱ＣＶＤ法、ガスソースＣＶＤ法、コーティング法、印刷法、または転写法が適用される。これらの中でも、成膜速度や膜質の観点からスパッタリング法を用いることが好ましい。また、保護層の安定化のために、保護膜形成後アニール処理を行ってもよい。
【００３８】
本発明者は、スパッタ法による保護層成膜において、スパッタガス（成膜ガス）組成（アルゴンガス中の酸素分圧）と成膜レートとの関係、及びスパッタガス組成と保護層のエッチング耐性について酸化ガリウム膜を例に検討を行った。その結果を図３に示す。
【００３９】
図３において、横軸は成膜ガス中の酸素分圧、縦軸は左側が成膜レート、右側はエッチングプロセス後の酸化ガリウム膜（図中には簡略化のためＧａＯと記載）の消失量（膜厚減少量）を示している。ここで、酸化ガリウム膜の消失量は、絶縁層加工や活性層加工、保護層加工、ソース・ドレイン電極加工の各工程後の透過型電子顕微鏡（ＴＥＭ）画像から算出した値である。
【００４０】
図３に示されるように、成膜ガス中の酸素分圧が低いほど成膜レートが早く、また、エッチングプロセス耐性が高いことが確認された。フレキシブル化や小型軽量化の点からも、各層の層厚は薄い方が好ましく、生産性の点からは成膜レートは早い方が好ましい。従って、保護膜のスパッタ法における成膜において、成膜ガスの酸素分圧は低い方が好ましい。
【００４１】
本発明者はまた、エッチングプロセス耐性と膜特性との関係について確認するために、図３における酸素分圧（１５％，１０％，４．９％）の膜の膜密度を測定した。その結果を表１に示す。表１に示されるように、酸素分圧の低い条件で成膜された酸化ガリウム膜ほど、膜密度が高く、エッチングプロセス耐性に優れ、且つ生産性もよいことが確認された。  
【表１】
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【００４２】
上記結果より、実用的な生産性及びプロセス耐性を考慮すると、保護層５０は、図３において、酸素分圧を１０％以下として成膜された膜、すなわち、膜密度が４．９ｇ／ｃｍ３以上の膜であればよいことを本発明者は見出した。
【００４３】
上記膜密度以上であり、一般的にエッチングストッパ層として用いることが可能なものであれば、本実施形態の電界効果型トランジスタ１の保護層５０として用いることができる。
【００４４】
上記膜密度の保護層５０をスパッタ法により成膜するためには、プラズマ密度を制御することが必要である。プラズマ密度は、基板―ターゲット間距離や、プラズマ電位と基板電位との差等によっても変化させることが可能であるが、制御が容易であることから、スパッタガス中の酸素分圧により制御することが好ましい。
【００４５】
上記したように酸化ガリウムを主成分とする保護層５０の場合は、酸素分圧は０％以上１０％以下であることが好ましく、より好ましくは、７％以下、更に好ましくは、４．９％以下である。この場合、投入電力密度は６．６Ｗ／ｃｍ２以上１５．２Ｗ／ｃｍ２以下となる。
【００４６】
酸素分圧については成膜する膜の組成によって好適な範囲が異なるが、投入電力密度については膜組成によらず同様に適用することができる。従って、保護層５０は、スパッタ法において、投入電力密度が６．６Ｗ／ｃｍ２以上１５．２Ｗ／ｃｍ２以下となる条件で成膜することにより、膜密度４．９ｇ／ｃｍ３以上の緻密な保護層を、生産性良く製造することができる。この投入電力密度の範囲に酸素分圧を変化させて調整する場合、膜の種類や組成によらず、成膜ガス中の酸素分圧は低くなるように調整するため、生産性を左右する成膜速度は速くなる。
【００４７】
本発明者は、更に、スパッタ成膜時の背圧によるエッチングプロセス耐性への影響についても検討を行った、その結果を図４に示す。図４に示されるように、背圧が低い、つまり、真空度が高いほど、プロセス耐性は良好となることが確認された。
【００４８】
また、酸化ガリウムを主成分とする保護層５０をスパッタ法により成膜する場合は、上記酸素分圧の条件とすることにより、閾値電圧を正化してオフ電流をゼロに近づける効果を得ることができる（後記実施例を参照）。特許文献１〜３によれば、このような低酸素分圧のスパッタ条件においては、保護層５０としてＳｉＯ２を用いる場合は、活性層４０へのダメージが大きく、逆に活性層４０を低抵抗化させてしまうが、酸化ガリウムの成膜においても、活性層４０を低抵抗率化させることなく、オフ電流を低減させ、ノーマリーオフに近づけることができることが確認されている。
【００４９】
本実施形態の電界効果型トランジスタ１で用いる保護層５０の成膜条件（酸素分圧）は、通常のスパッタ法の成膜条件の範囲内であり、かかる条件において活性層４０にダメージを与えること無く容易に成膜することが可能であり、好ましい。なお、上記スパッタ成膜ガス以外のスパッタ条件（投入ＲＦパワーや圧力）についても、ターゲットに応じて一般的な条件を採用すればよい。
【００５０】
保護層５０は、活性層４０に直接接触するように配置されていてもよく、他の層を介して設けられていてもよい。
以下に電界効果型トランジスタ１の製造方法及び各部の構成について説明する。
【００５１】
図２（ａ）に示されるように、まず、基板１０を用意する。基板１０としては特に制限されず、例えば、ＹＳＺ（ジルコニア安定化イットリウム）、ガラス等の無機材料、ポリエチレンテレフタレート、ポリブチレンフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の有機材料が挙げられる。基板１０が有機材料である場合には、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れた材料を選択することが好ましい。
【００５２】
基板１０としては、可撓性を有することがより好ましい。可撓性を有する基板としては、上記有機材料をフィルム状とした樹脂基板や、金属基板の表面に絶縁層が設けられた基板等が挙げられる。基板１０が樹脂基板の場合は、水分や酸素の透過させやすいことから、基板１０の片面又は両面にガスバリア層を設けることが好ましい（図示略）。また、絶縁性や平坦性、及び積層する層との密着性を向上するために、各種のコート層を積層した構成としてもよい。
【００５３】
基板１０の厚みは、５０μｍ以上５００μｍ以下とすることが好ましい。基板１０の厚みが５０μｍ未満であると、基板１０自体が十分な平坦性を保持することが難しい場合がある。基板１０の厚みが５００μｍよりも厚いと、基板１０自体を自由に曲げることが困難になり、すなわち基板１０自体の可撓性が乏しくなる。
【００５４】
次に、ゲート電極２１を、活性層４０のチャネル領域（図示略）にゲート電圧を良好に印加可能な領域に、常法を用いてパターン形成する（図３（ｂ））。  
ゲート電極２１としては、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、またはＡｇ等の金属、Ｍｏ−Ｎｂ、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物が挙げられる。
【００５５】
ゲート電極２１の厚みは、配線抵抗が確保され、かつ、絶縁層で十分覆うことができるという観点から、１０ｎｍ以上１００ｎｍ以下とすることが好ましく、２０ｎｍ以上５００ｎｍ以下とすることが更に好ましく、４０ｎｍ以上１００ｎｍ以下とすることが特に好ましい。
【００５６】
次いで、ゲート電極２１の上に、ゲート絶縁膜３０を成膜する。ゲート絶縁膜３０としては、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁体、又はそれらの化合物を少なくとも二つ以上含む混晶化合物が用いられる。また、ポリイミドのような高分子絶縁体をゲート絶縁膜３０として用いてもよい。
【００５７】
ゲート絶縁膜３０の膜厚としては１０ｎｍ以上１０００ｎｍ以下が好ましく、５０ｎｍ以上５００ｎｍ以下が更に好ましく、１００ｎｍ以上３００ｎｍ以下が特に好ましい。ゲート絶縁膜３０はリーク電流を減らすため、また耐電圧性を高める為に、ある程度膜厚を厚くする必要がある。しかし、ゲート絶縁膜３０の膜厚を厚くすると、電界効果型トランジスタ１の駆動電圧の上昇を招く結果となる。その為、ゲート絶縁膜３０の膜厚は、上記範囲内とすることが好ましい。
【００５８】
ゲート絶縁膜３０の成膜方法としては、スパッタ法、パルスレーザデポジション（ＰＬＤ）法、及び電子ビーム蒸着法などの気相法等が好適に用いられるが、これらの方法に限られない。
【００５９】
次いで、活性層４０を形成する図３（ｄ）。本実施形態において、活性層４０は、ＩＧＺＯ系アモルファス酸化物からなる層であり、ＩＧＺＯ系アモルファス酸化物としては、下記一般式（Ｐ１）で表されるＩｎＧａＺｎＯ４（ＩＧＺＯ）等のホモロガス化合物が一例として挙げられる。かかる活性層４０は、低温（室温）で成膜可能であることから、可撓性のある基板１０上に好適に形成される。
【００６０】
（Ｉｎ２−ｘＧａｘ）Ｏ３・（ＺｎＯ）ｍ・・・（Ｐ１）
（式中０＜ｘ＜２かつｍは自然数）
【００６１】
活性層４０のキャリア濃度は、特に限定されないが、好ましくは１×１０１５／ｃｍ３以上の高い領域である。より好ましくは、１×１０１５／ｃｍ３以上１×１０２１／ｃｍ３以下である。
【００６２】
活性層４０のキャリア濃度の調整方法としては、（１）酸素欠陥による調整、（２）組成比による調整、（３）不純物による調整等が挙げられる。
【００６３】
（１）酸素欠陥による調整
アモルファス酸化物半導体においては、酸素欠陥によりキャリア濃度が増加し、電気伝導度が大きくなることが知られている。よって、本実施形態においても、活性層４０の酸素欠陥量を調整することで、活性層４０のキャリア濃度が調整される。活性層４０の酸素欠陥量を制御する具体的な方法としては、活性層４０の成膜中の酸素分圧、成膜後の後処理時の酸素濃度と処理時間等が挙げられる。ここでいう後処理とは、具体的に１００℃以上の熱処理、酸素プラズマ、ＵＶオゾン処理がある。これらの方法の中でも、生産性の観点から活性層４０の成膜中の酸素分圧を調整する方法が好ましい。
【００６４】
（２）組成比による調整
活性層４０におけるアモルファス酸化物半導体の金属組成比を変えることによって、活性層４０のキャリア濃度は変化する。例えば、上記一般式（Ｐ１）において、Ｉｎの比率が大きくなるほどキャリア濃度が高くなり、Ｇａの比率が大きくなるほど、キャリア濃度は小さくなる。
【００６５】
活性層４０の組成比を変える具体的な方法として、例えば、スパッタによる成膜方法においては、組成比の異なるターゲットを用いることで活性層４０の組成比を調整する方法や、多元のターゲットにより共スパッタして、そのスパッタレートを個別に調整することにより、活性層４０の組成比を調整する方法が挙げられる。
【００６６】
（３）不純物による調整
活性層４０におけるアモルファス酸化物半導体に、Ｌｉ，Ｎａ，Ｍｎ，Ｎｉ，Ｐｄ，Ｃｕ，Ｃｄ，Ｃ，Ｎ，又はＰ等の元素を不純物として添加すると、キャリア濃度は減少する。不純物を添加する方法としては、アモルファス酸化物半導体と不純物元素とを共蒸着する方法や、成膜されたアモルファス酸化物半導体から構成される活性層４０に不純物元素のイオンをイオンドープする方法が挙げられる。
【００６７】
なお、活性層４０のキャリア濃度の調整方法としては、上記（１）〜（３）の方法を単独に用いてもよいし、組み合わせて用いてもよい。
【００６８】
活性層４０の成膜方法としては、上記酸化物半導体の多結晶焼結体をターゲットとして、気相成膜法を用いるのが好ましい。気相成膜法の中でも、スパッタリング法、ＰＬＤ法が適している。さらに、量産性の観点から、スパッタリング法が好ましい。例えば、ＲＦマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。
【００６９】
成膜された活性層４０は、周知のＸ線回折法によりアモルファス膜であることが確認される。活性層４０の組成比は、ＲＢＳ（ラザフォード後方散乱）分析法により求められる。
【００７０】
活性層４０は、アニール処理を施すことにより、素子化した際に、駆動による閾値電圧が変動（閾値シフト）を抑制し素子安定性の高いものとすることができるため、本実施形態では、アニール処理を施す。
【００７１】
アニール処理の温度は、成膜時の条件にもよるが、所望のキャリア濃度を安定的に維持可能となる温度とすることが好ましい。後記する実施例においては、スパッタリング法による成膜後、１８０℃にてアニール処理を行うことにより、良好な素子特性を有するＴＦＴを得ることができている。好適なアニール処理温度は、１００℃以上４００℃未満、好ましくは１８０℃〜２００℃と考えられる。成膜条件及び基板の耐熱温度に応じてアニール処理温度は選択することが好ましい。
【００７２】
アニール処理は、上記したように加熱による処理の他、レーザアニールやフラッシュランプアニールなどの光アニールを行ってもよい。
【００７３】
アニール処理のタイミングは、活性層４０の成膜直後に実施してもよいし、その他の層を成膜（パターン成膜）した後に実施してもよい。
【００７４】
活性層４０の厚みは、動作が十分可能であること、また、極端に厚いと駆動による閾値シフトが大きくなるなどの理由から、０．１ｎｍ以上１００ｎｍ以下であることが好ましく、1ｎｍ以上８０ｎｍ以下であることが更に好ましく、１０ｎｍ以上５０ｎｍ以下であることが特に好ましい。
【００７５】
次に、保護層５０を成膜する（保護層形成工程）。保護層５０については上述したとおりであり、エッチングストッパ層及びトランジスタにおいて活性層への水分侵入を抑制する保護層の２つの機能を有する層である。
【００７６】
保護層５０の平均厚み（層厚）は、水や酸素の浸入による活性層４０の低抵抗化を抑制可能な被覆性を充分に有し、且つ、配線を取り出すための縦穴のあけやすい程度の厚さ以下であることの観点からは、１０ｎｍ以上１０００ｎｍ以下であればよい。初期電流の立ち上がり特性（Ｓ値）を悪化させることなく、閾値電圧を良好に正化してオフ電流をゼロに近づけるためには、後記実施例に示されるように、１０ｎｍ以上５０ｎｍ未満であることが好ましく、４０ｎｍ以下であることがより好ましい。
【００７７】
保護層５０は、バックチャネル領域の平均膜密度が４．２ｇ／ｃｍ３以上の緻密膜である。従って、後工程のソース／ドレイン電極のパターニングの際に殆ど損失されずに残ることから、上記層厚の範囲内で活性層４０の表面凹凸に合わせて好ましい層厚となるように成膜すればよい。
【００７８】
次に、ソース電極２２及びドレイン電極２３となるベタ電極層２０を成膜する（図２（ｆ），電極層成膜工程）。  
ベタ電極層２０（ソース電極２２及びドレイン電極２３）を構成する材料としては、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、またはＡｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物が好適に挙げられる。
【００７９】
形成されるベタ電極層２０（ソース電極２２及びドレイン電極２３）の層厚は、十分に低い抵抗を確保するためにある程度の厚さが必要であることと、極端に厚いとＴＦＴ素子上にさらにデバイスを形成することが困難であるという理由から、１０ｎｍ以上１０００ｎｍ以下とすることが好ましく、２０ｎｍ以上５００ｎｍ以下とすることが更に好ましく、４０ｎｍ以上４００ｎｍ以下とすることが特に好ましい。
【００８０】
ベタ電極層２０の成膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って成膜される。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等が用いられる。
【００８１】
最後に、ソース電極２２及びドレイン電極２３のパターン形成を行って電界効果型トランジスタ１を得る（パターン形成工程）。パターン形成方法は、特に制限されず、上記のように両電極を含むベタ膜（連続膜）２０を成膜した後（図２（ｆ））、一般的に用いられるエッチング等によりパターニングする方法等が挙げられる（図２（ｇ））。図２（ｇ）は、レーザＬを用いたドライエッチングによりパターニングした例を示してある。
【００８２】
実際、電界効果型トランジスタは、ソース電極２２及びドレイン電極２３上に、平坦化膜を形成し、コンタクトホール及び取り出し電極を形成するが、本実施形態では省略する。
【００８３】
また、上記一般式（Ｐ１）で示されるＩＧＺＯ系アモルファス酸化物半導体層は、ソース／ドレイン電極のパターニングにおいて、ウェットエッチングの場合、電極層のエッチング速度と半導体層のエッチング速度とが近いため、パターニング時に活性層表面にある上記酸化物半導体層がダメージを受けやすい。
【００８４】
また、ドライエッチングの場合は、ウェットエッチングに比べればダメージは少ないが、エッチングによるダメージにより活性層表面の低抵抗化は、オフ電流が大きくなるため好ましくない。
【００８５】
しかしながら、本実施形態のように、電極層形成前に、保護膜５０を活性層４０のバックチャネル領域に形成することにより、エッチングによるダメージを抑制し、且つ、素子化した後の水分の侵入をも抑制することができるため、オフ電流が少なく、且つ、駆動環境中での閾値シフトの少ないＴＦＴ素子とすることができる。
【００８６】
その理由は明らかではないが、本発明者は、酸化ガリウムを主成分とする保護層５０を、成膜時に活性層４０の表面の低抵抗化を促進させることなく、低抵抗化した活性層４０表面上に低酸素分圧でのスパッタ成膜することにより、保護層５０により活性層４０の表面ダメージがカバーされて、その抵抗値を正にシフトさせるのではないかと考えている。
【００８７】
上記製造方法において、活性層４０のダメージの抑制効果を最大限に得るためには、ゲート絶縁膜を形成する工程から前記保護層形成工程までがｉｎｓｉｔｕにて実施されることがより好ましい。活性層４０は大気中に曝されると大気中の水分により低抵抗化する可能性があるため、下地層の形成工程から保護層の形成工程までは大気中に曝されないようにすることが好ましい。
【００８８】
以上説明したように、本実施の形態の電界効果型トランジスタ１は、ＩＧＺＯ系アモルファス酸化物半導体系電界効果型トランジスタにおいて、ソース電極２２とドレイン電極２３との間のバックチャネル領域の活性層４０上に、酸化ガリウムを主成分とする保護膜５０を備えている。かかる構成では、バックチャネル領域の活性層４０が、活性層４０よりも充分にキャリア濃度の低い酸化ガリウムを主成分とする保護膜５０により保護されているため、環境変化による特性の安定性が優れている。また、保護膜５０の成膜により活性層４０に与えるダメージが少ないため、オフ電流を良好に低減させることができる上、アニール処理による安定化を行ってもかかる効果が維持される。従って、本発明によれば、消費電力が少なく、且つ、立ち上がり特性及び駆動に対する素子安定性の優れた電界効果型薄膜トランジスタ１とすることができる。
【００８９】
「設計変更」
本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、適宜設計変更可能である。
【実施例】
【００９０】
本発明に係る実施例及び比較例について説明する。  
（実施例１）
０．５ｍｍ厚み、２．５ｃｍ角のガラス基板を洗浄容器に入れ、２−プロパノール中で超音波洗浄した後、３０分間ＵＶ−オゾン処理を行った。このガラス基板上に、ゲート電極としてスパッタリング法によりＭｏ−Ｎｂ膜（４０ｎｍ）を成膜した後、エッチングによりパターニングした。エッチングは、３１℃のＡｌエッチャントに２０秒弱浸漬することで行った。
【００９１】
次に、上記ゲート電極上に、ＳｉＯ２ゲート絶縁膜を、ＲＦマグネトロンスパッタ法（条件：ターゲットＳｉＯ２、成膜温度５４℃、スパッタガスＯ２／Ａｒ＝２／１２ｓｃｃｍ、ＲＦパワー４００Ｗ、成膜圧力０．４Ｐａ）にて２００ｎｍの厚みに成膜し、その後、バッファードフッ酸（ＢＨＦ）を用いたウェットエッチングによりパターン形成した。  
次いで、上記ゲート絶縁層上に、５０ｎｍ厚の活性層をＲＦマグネトロンスパッタ法（条件：ターゲット組成ＩｎＧａＺｎＯ４、スパッタガスＯ２／Ａｒ＝２／９７ｓｃｃｍ、ＲＦパワー２００Ｗ、全圧０．３８Ｐａ）により形成し、その上に、２０ｎｍ厚の酸化ガリウム保護層をＲＦマグネトロンスパッタ法（スパッタ条件：ターゲット組成Ｇａ２Ｏ３、スパッタガスＯ２／Ａｒ＝３／９７ｓｃｃｍ（３％）、ＲＦパワー１００Ｗ、全圧０．４Ｐａ）により形成し、ウェットエッチングによりパターニングした。
【００９２】
次いで、ソース電極２２及びドレイン電極２３としてモリブデン（Ｍｏ）を１００ｎｍの厚みに抵抗加熱蒸着（成膜温度２５℃）することによって形成した。なお、ソース電極及びドレイン電極のパターニングは、ウェットエッチングにより行った。形成されたソース電極及びドレイン電極の電極間の距離は、２００μｍであった。
【００９３】
次に、平坦化膜としてアクリル樹脂（ＪＳＲ社製  ＪＥＭ−５３１）を塗布成膜してアルカリ現像液によりパターニング後、１８０℃の乾燥器を用いて、加熱アニール処理を行った後、電界効果型トランジスタを作製した。アニール処理は、３０分かけて１８０℃への昇温した後、１８０℃にて６０分間行った。
【００９４】
（実施例２，３）
保護層の成膜時のスパッタガスの組成をＯ２／Ａｒ＝４．９／９５．１ｓｃｃｍ（４．９％），Ｏ２／Ａｒ＝１０／９０ｓｃｃｍ（１０％）とした以外は実施例１と同様にして電界効果型トランジスタを作製した。
【００９５】
（比較例１）
保護層の成膜時のスパッタガスの組成をＯ２／Ａｒ＝１５／８５ｓｃｃｍ（１５％）とした以外は実施例１と同様にして電界効果型トランジスタを作製した。
【００９６】
＜評価＞
上記実施例１〜３、及び上記比較例１の電界効果型トランジスタについて電流電圧特性を測定し、更に、３週間後に同様の電流電圧特性の測定を行って閾値の経時変化を測定した。電流−電圧特性曲線は、飽和領域ドレイン電圧Ｖｄ＝１５Ｖ（ゲート電圧−１０Ｖ≦Ｖｇ≦１５Ｖ）での伝達特性の測定を行うことによって求めた。なお、この伝達特性の測定は、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用いて行った。
【００９７】
図５に示されるように、実施例１では閾値電圧はほとんど変化がなく、また実施例２及び実施例３においても僅かに負にシフトが見られただけであった。
【００９８】
図６に、代表として実施例３の電流電圧特性の経時変化を示す。横軸はゲート電圧（Ｖｇ）、縦軸はドレイン電流（Ｉｄ）である。
【産業上の利用可能性】
【００９９】
本発明の電界効果型トランジスタ及びその製造方法は、液晶やＥＬ素子を用いた画像表示装置、特に（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）のスイッチング素子、駆動素子として用いられる。特に、フレキシブルＦＰＤ装置のスイッチング素子、駆動素子として好適に用いられる。また、可撓性基板上に電界効果型トランジスタを形成することで、ＩＣカードやＩＤタグ、フレキシブルＤＲセンサ、バイオセンサ、フレキシブル太陽電池などに幅広く応用される。
【符号の説明】
【０１００】
１ 電界効果型トランジスタ
１０ 基板
２０  電極層（連続膜）
２１ ゲート電極
３０ ゲート絶縁膜
４０ 活性層
２２ ソース電極
２３ ドレイン電極
５０ 保護層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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