(57)【要約】【課題】メモリセルアレイの面積の増大を回避しつつもパターンを形成する。【解決手段】メモリセルアレイには、第１方向に沿って複数のメモリセルを直列に接続して構成されたメモリストリングが配列される。複数のワード線及び選択ゲート線は、第１方向とは直交する第２方向に沿って延びるように形成される。また、選択ゲート線は、第２方向に沿って延びるように形成される。複数のワード線は、それぞれ第１方向において第１の線幅を有すると共にそれらの間に第１の間隔をもって配列される。一方、選択ゲート線は、第１方向において第１の線幅よりも大きい第２の線幅を有する第１配線部と、第１配線部の端部から延び、第１の線幅と同一の第３の線幅を有する第２配線部とを含む。選択ゲート線と隣接する第１ワード線は、第２配線部との間に、第１の間隔の（４Ｎ＋１）倍（ただし、Ｎは１以上の整数）の大きさを有する第２の間隔をもって配列される。【選択図】図５
2012028467.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に沿って複数のメモリセルを直列に接続して構成されたメモリストリングと、前記メモリストリングの端部に接続された選択トランジスタとを含むメモリセルアレイと、
前記第１方向とは直交する第２方向に沿って延びるように形成され前記第２方向に沿って並ぶ前記メモリセルに共通接続される複数のワード線と、
前記第２方向に沿って延びるように形成され前記第２方向に沿って並ぶ前記選択トランジスタに共通接続される選択ゲート線と
を備え、
複数の前記ワード線は、それぞれ前記第１方向において第１の線幅を有すると共にそれらの間に第１の間隔をもって配列され、
前記選択ゲート線は、前記第１方向において前記第１の線幅よりも大きい第２の線幅を有する第１配線部と、
前記第１配線部の端部から延び、前記第１の線幅と同一の第３の線幅を有する第２配線部と
を含み、
前記選択ゲート線と隣接する前記ワード線である第１ワード線は、前記第２配線部との間に、前記第１の間隔の（４Ｎ＋１）倍（ただし、Ｎは１以上の整数）の大きさを有する第２の間隔をもって配列される
ことを特徴とする半導体記憶装置。
【請求項２】
前記第２配線部と前記第１ワード線との間に配設され、前記第２方向を長手方向とする閉ループ形状を有するダミー配線を更に備えた請求項１記載の半導体記憶装置。
【請求項３】
前記第２配線部、及び前記ワード線は、それぞれ
第１方向に折り返されて前記第１方向に延びる折り返し配線部、及び
その折り返し配線部の先端に形成されコンタクトと接続されるコンタクト接続部を備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
半導体基板上に前記第１の方向に長手方向を有するように半導体により形成され前記メモリストリングがその表面に形成される複数の素子形成領域と、
複数の前記素子形成領域の間に形成され複数の前記素子形成領域を互いに電気的に分離する複数の第１素子分離領域と、
前記折り返し配線部及び前記コンタクト接続部が形成される配線領域に形成される第２素子分離領域と、
前記配線領域に形成され、前記第２素子分離領域と隣接する第２素子領域と、
前記第２素子領域上に配置されたダミー配線と
を備えたことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記第１ワード線が接続される前記メモリセルは、データの記憶には用いられないダミーメモリセルである請求項１乃至５のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリの微細化及び大容量化の進展に対応するため、リソグラフィの解像度の限界未満の配線幅を得ることのできる、いわゆる側壁転写プロセスにより、ＮＡＮＤ型フラッシュメモリの各種配線等を形成する製造技術が提案されている。
【０００３】
側壁転写プロセスは、次のような手順で実行される。まず、リソグラフィの解像限界のラインアンドスペースパターンを有する第１のハードマスクを形成する。その後、この第１のハードマスクをウエットエッチング等を用いて細線化（スリミング）させ、このスリミング後の第１ハードマスクの側壁に、第２のハードマスクとしての側壁膜を形成する。
【０００４】
そして、第１のハードマスクを異方性エッチングにより除去し、残存した第２のハードマスクとしての側壁膜をマスクとして、その下方にある材料膜をエッチングする。これにより、リソグラフィの解像限界未満の線幅及びピッチを有する配線が形成され得る。
【０００５】
しかし、側壁転写プロセスを用いる場合でも、選択トランジスタの選択ゲート配線や、コンタクトを落とすためのコンタクトフリンジ配線などは、リソグラフィの解像限界以上の幅を有する配線として形成する必要がある。このため、このような大きな幅を要する配線は、側壁転写プロセスとは別のプロセスにより形成する必要があった。この場合、メモリセルアレイの面積の増大を回避しつつ、パターンを形成することが、従来の技術では困難である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２５８３６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
この発明は、メモリセルアレイの面積の増大を回避しつつパターンを形成することができる半導体記憶装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
以下に説明する実施の形態の半導体記憶装置は、第１方向に沿って複数のメモリセルを直列に接続して構成されたメモリストリングと、前記メモリストリングの端部に接続された選択トランジスタとを含むメモリセルアレイを備える。複数のワード線は、前記第１方向とは直交する第２方向に沿って延びるように形成され前記第２方向に沿って並ぶ前記メモリセルに共通接続される。また、選択ゲート線は、前記第２方向に沿って延びるように形成され前記第２方向に沿って並ぶ前記選択トランジスタに共通接続される。
複数の前記ワード線は、それぞれ前記第１方向において第１の線幅を有すると共にそれらの間に第１の間隔をもって配列される。一方、前記選択ゲート線は、前記第１方向において前記第１の線幅よりも大きい第２の線幅を有する第１配線部と、前記第１配線部の端部から延び、前記第１の線幅と同一の第３の線幅を有する第２配線部とを含む。前記選択ゲート線と隣接する前記ワード線である第１ワード線は、前記第２配線部との間に、前記第１の間隔の（４Ｎ＋１）倍（ただし、Ｎは１以上の整数）の大きさを有する第２の間隔をもって配列される。
【図面の簡単な説明】
【０００９】
【図１】この発明の第１の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイＭＳの概略レイアウトを示している。
【図２】図１のワード線ＷＬに沿ったＩ−Ｉ′断面図である。
【図３】図１のビット線ＢＬに沿ったＩＩ−ＩＩ′断面図である
【図４】側壁転写プロセスの概要を説明した工程図である。
【図５】第１の実施の形態のＮＡＮＤ型フラッシュメモリの、ワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳの引き回し配線領域のレイアウト例を説明する。
【図６】図５に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図７Ａ】図５に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図７Ｂ】図５に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図７Ｃ】図５に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図８】第１の実施の形態のＮＡＮＤ型フラッシュメモリの、ワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳの引き回し配線領域のレイアウトの別の例を説明する。
【図９】この発明の第２の実施の形態の半導体記憶装置におけるワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳの引き回し配線領域のレイアウト例である。
【図１０】図９に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図１１Ａ】図９に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図１１Ｂ】図９に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図１１Ｃ】図９に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図１２】この発明の第３の実施の形態におけるＮＡＮＤ型フラッシュメモリの、ワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳの引き回し配線領域のレイアウト例である。
【図１３】図１２に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図１４Ａ】図１２に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図１４Ｂ】図１２に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図１４Ｃ】図１２に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図１５】この発明の第４の実施の形態におけるＮＡＮＤ型フラッシュメモリの、ワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳの引き回し配線領域のレイアウト例である。
【図１６】図１５に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図１７Ａ】図１５に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図１７Ｂ】図１５に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図１７Ｃ】図１５に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図１８】この発明の第５の実施の形態におけるＮＡＮＤ型フラッシュメモリの、ワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳの引き回し配線領域のレイアウト例である。
【図１９】この発明の第６の実施の形態におけるＮＡＮＤ型フラッシュメモリの、ワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳの引き回し配線領域のレイアウト例である。
【図２０】図１９に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図２１Ａ】図１９に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図２１Ｂ】図１９に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図２１Ｃ】図１９に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図２２】この発明の第７の実施の形態におけるＮＡＮＤ型フラッシュメモリの、ワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳの引き回し配線領域のレイアウト例である。
【図２３】図２２に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図２４Ａ】図２２に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図２４Ｂ】図２２に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【図２４Ｃ】図２２に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。
【発明を実施するための形態】
【００１０】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１１】
［第１の実施の形態］
図１は、この発明の第１の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイＭＳの概略レイアウトを示している。なお、以下の説明において、ここで、ワード線ＷＬが延びる方向を「ワード線方向」と、ビット線ＢＬが延びる方向を「ビット線方向」と定義する。
ワード線（ＷＬ）１３とビット線（ＢＬ）２５とが互いに交差して配設され、それらの各交差部にメモリセルＭＣが形成される。メモリセルトランジスタはメモリセルＭＣと、ビット線方向（第１方向）においてメモリセルＭＣを挟むソース・ドレイン拡散層（図３の参照番号１５）とにより構成されている。
【００１２】
ビット線方向に並ぶ複数のメモリセルＭＣは、後述するように、ソース・ドレイン拡散層１５を介して直列接続されて１つのメモリストリングＭＳを構成する。なお、この実施形態においては、メモリストリングＭＳの両端のメモリトランジスタは、ダミーセルＤＭＣであり、データの記憶には用いられない。このダミーセルＤＭＣには、ダミーワード線ＤＷＬ（１３）が接続されている。ダミーセルＤＭＣは、通常のメモリセルＭＣと同一の構造・サイズを有しており、ダミーワード線ＤＷＬは、通常のワード線ＷＬと同じ配線幅、配線間隔、配線ピッチにて配設されている。ダミーセルＤＭＣを通常のメモリセルＭＣと同一の構造・サイズとすることにより、ダミーセルＤＭＣの閾値電圧を、メモリセルＭＣのそれと同一とすることができ、これにより、例えば読み出し動作時などにおいて、ダミーワード線ＤＷＬに特別の電圧を印加する必要がなくなり、制御の安定化が図られると共に、誤読み出し等の虞を小さくすることができる。
【００１３】
本実施の形態では、ワード線ＷＬ、ダミーワード線ＤＷＬは、所謂側壁転写プロセスに従って形成される。従って、ワード線ＷＬ、ダミーワード線ＤＷＬは、解像限界を２・Ｆとした場合、例えばその半分の幅Ｆの線幅を有している。また、ワード線ＷＬ同士の間隔、及びワード線ＷＬとダミーワード線ＤＷＬの間の間隔も例えばＦとされる。
【００１４】
メモリストリングＭＳの一端（第１の端部）のダミーセルＤＭＣ（ＤＭＣ１）は、ドレイン側選択ゲートトランジスタＳＧ１を介してビット線ＢＬ（２５）に接続される。ビット線ＢＬ（２５）とドレイン側選択ゲートトランジスタＳＧ１とは、コンタクト２１、金属配線２２、及びコンタクト２４を介して接続される。
また、メモリストリングＭＳの他端（第２の端部）のダミーセルＤＭＣ（ＤＭＣ２）は、ソース側選択ゲートトランジスタＳＧ２を介して、図示しないソース線ＳＬに接続される。ソース線ＳＬとソース側選択ゲートトランジスタＳＧ２とは、ソース側コンタクト３３を介して接続される。
【００１５】
ドレイン側選択ゲートトランジスタＳＧ１のゲートは、ワード線ＷＬと平行に配設されたドレイン側選択ゲート線（ＳＧＤ）１３Ａに接続される。また、ソース側選択ゲートトランジスタＳＧ２のゲートは、ワード線ＷＬと平行に配設されたソース側選択ゲート線（ＳＧＳ）１３Ｂに接続される。
ドレイン側選択ゲート線ＳＧＤとこれに隣接するダミーワード線ＤＷＬとの間の間隔Ｄは、前述の幅Ｆよりも大きい（Ｄ＞Ｆ）。また、図１では図示していないが、このドレイン側選択ゲート線ＳＧＤの一端から延びる延長配線（図４のＳＧＤｅ）とこれに隣接するダミーワード線ＤＷＬとの間の間隔は、５Ｆとされている。
【００１６】
同様に、ソース側選択ゲート線ＳＧＳとこれに隣接するダミーワード線ＤＷＬとの間の間隔Ｄは、幅Ｆよりも大きい。また、後述するように、このソース側選択ゲート線ＳＧＳの一端から延びる延長配線（図４のＳＧＳｅ）とこれに隣接するダミーワード線ＤＷＬとの間の間隔は、５Ｆとされている。
【００１７】
図２は、図１のワード線ＷＬに沿ったＩ−Ｉ′断面図であり、図３は同じくビット線ＢＬに沿ったＩＩ−ＩＩ′断面図である。図２に示すように、ｐ型シリコン基板１００上のセルアレイ領域には、ｎ型ウエル１、ｐ型ウエル２が形成されている。このｐ型ウエル２には、略等間隔にトレンチ３が形成されており、このトレンチ３には素子分離絶縁膜４が形成されている。この素子分離絶縁膜４に挟まれたｐ型ウエル２には、メモリセルＭＣが直列接続されたメモリストリング、ドレイン側選択ゲートトランジスタＳＧ１、ソース側選択ゲートトランジスタＳＧ２が形成される。すなわち、素子分離絶縁膜４に挟まれたｐ型ウエル２は、メモリトランジスタとなるメモリセルＭＣ、選択ゲートトランジスタＳＧ１、ＳＧ２等が形成される素子形成領域２Ａとして機能する。
【００１８】
次に、図３を参照してメモリセルＭＣ、及びメモリストリングＭＳの構成を説明する。素子形成領域２Ａにトンネル酸化膜１０を介して多結晶シリコン膜からなる浮遊ゲート１１が形成され、浮遊ゲート１１上にゲート間絶縁膜１２（例：ＯＮＯ膜）を介して制御ゲート１３が形成されている。制御ゲート１３は、多結晶シリコン膜１３ａと、例えば、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイトなどのシリサイド膜１３ｂの積層膜により形成される。制御ゲート１３は、図２に示すように、ワード線方向に連続的にパターニングされて、ワード線ＷＬとなる。なお、選択ゲートトランジスタＳＧ１の領域でも、同一の浮遊ゲート１１、制御ゲート１３が形成されている。すなわち、選択ゲートトランジスタＳＧ１は、浮遊ゲート１１と同層に形成されたゲート電極、制御ゲート１３と同層に形成されたゲート電極、及びこれらのゲート電極に挟まれたゲート間絶縁膜を有している。ただし、選択ゲートトランジスタＳＧ１では、ゲート間絶縁膜１２がエッチングにより除去されて開口ＥＩが形成され、この開口ＥＩを介して浮遊ゲート１１と制御ゲート１３が短絡状態とされている。図３では図示を省略しているが、選択ゲートトランジスタＳＧ２も同様の構成を有している。
【００１９】
制御ゲート１３と浮遊ゲート１１は、シリコン窒化膜（ＳｉＮ膜）１４をマスクとして同時にパターニングされ、これをマスクとしてｎ型不純物イオンの注入を行って、ｎ型のソース・ドレイン拡散領域１５が形成される。ソース・ドレイン拡散領域１５は、隣接するメモリセルトランジスタで共有されて、複数のメモリセルＭＣが直列接続されたメモリストリングＭＳが形成され、このメモリストリングＭＳの両端に選択ゲートトランジスタＳＧ１、ＳＧ２が接続されてＮＡＮＤセルユニットが形成される。この選択ゲートトランジスタＳＧ１、ＳＧ２のメモリセルトランジスタ側と反対側のｎ型の素子形成領域２Ａ表面にはドレインコンタクト拡散領域１５'が形成される。
【００２０】
複数の浮遊ゲート１１、制御ゲート１３間は、層間絶縁膜１６により埋め込まれ、更にメモリセルストリングＭＳを覆うようにＳｉＮ膜１７が堆積される。
【００２１】
メモリセルアレイＭＡ上は、層間絶縁膜２０で覆われる。この層間絶縁膜２０には、コンタクトプラグ２１と、第１層メタルとしての金属配線２２が埋め込まれる。金属配線２２は、例えばタングステンにより形成され得る。コンタクトプラグ２１の底面はｎ型のドレインコンタクト拡散領域１５'に接続されている。この層間絶縁膜２０上に、更に層間絶縁膜２３が積層される。この層間絶縁膜２３にコンタクトプラグ２４が埋め込まれ、この上に例えば、Ａｌ膜またはＣｕ膜などのビット線（ＢＬ）２５が形成される。図３では、ビット線側のコンタクト部のみ示しており、配線２２はビット線のための中継配線となるが、ソース線ＳＬは配線２２と同じ膜で形成される。
【００２２】
ビット線２５上には、層間絶縁膜として、例えば、シリコン酸化膜２６、プラズマＣＶＤによるＳｉＮ膜２７が、パシベーション膜として、例えば、ポリイミド膜２８が堆積されている。
【００２３】
図１に示すＮＡＮＤ型フラッシュメモリのうち、例えばワード線ＷＬ、及びダミーワード線ＤＷＬは、いわゆる側壁転写プロセスを用いて形成される。ここで、この側壁転写プロセスの概要について、図４を参照して説明する。
半導体基板１００上に、ワード線ＷＬ、ダミーワード線ＤＷＬとなる配線層を形成するための配線材料２００が堆積され、この上にハードマスク１１１が形成される。
【００２４】
図４のＳＴＥＰ−１に示すように、このハードマスク１１１は、図示しないレジストを用いたフォトリソグラフィ及びエッチングにより所望の配線パターンにパターニングされる。
次に、ＳＴＥＰ−２に示すように、等方性エッチングにより所謂スリミング処理を行ってハードマスク１１１の幅を細化させる。その後、このハードマスク１１１の側壁を含めた全面に側壁転写プロセス用の側壁膜となる薄膜を堆積させる。この薄膜のうちハードマスク１１の上面及び材料膜２００の上面に堆積されたものを、異方性エッチング等を用いてエッチング除去し、ハードマスク１１１の側壁にのみ側壁転写プロセス用の側壁膜１１２を形成する。
【００２５】
ハードマスク１１１は、例えばＢＳＧ膜から構成することができる。側壁膜１１２は、ハードマスク１１１に対する選択比が高い材料により形成され、例えばハードマスク１１１がＢＳＧ膜からなる場合、例えばシリコン窒化膜を材料として形成され得る。
【００２６】
次に、ＳＴＥＰ−３に示すように、アルカリ系溶液を用いたウエットエッチングによりハードマスク１１１をエッチング除去し、ハードマスク１１１に対し選択比が高い側壁膜１１２のみを残存させる。
その後、ＳＴＥＰ−４に示すように、この側壁膜１１２をマスクとした異方性エッチングにより、配線材料２００をエッチングして配線層２００’を形成する。側壁膜１１２は、パターニングされたハードマスク１１１の外周を覆う閉ループ形状を有するように形成されるので、配線層２００’もこの側壁膜１１２に沿った閉ループ形状に形成される。閉ループ形状に形成された配線層２００’は、いずれかの位置において切断され、各種配線として利用される。ＮＡＮＤ型フラッシュメモリの場合、閉ループ形状の任意の２か所において閉ループを切断し、１つの閉ループ形状の配線から２本の開ループ状の配線を形成する。これにより、解像限界２Ｆのリソグラフィにより配線ピッチ４Ｆで形成されたハードマスクから、配線幅Ｆ、配線ピッチ２Ｆ（間隔Ｆ）のラインアンドスペースパターンを形成することができる。
【００２７】
次に、図５を参照して、ワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域のレイアウト例を説明する。
【００２８】
図５に示すように、ワード線ＷＬ、及びダミーワード線ＤＷＬは、上述の側壁転写プロセスを用いて、解像限界２Ｆの半分の幅Ｆを有するとともに、隣接するワード線ＷＬ、ダミーワード線ＤＷＬとの間隔がＦとなるように形成される（配線ピッチ２Ｆで形成される）。
【００２９】
一方、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳは、幅Ｆよりも大きな幅Ｗを有すると共に、隣接するダミーワード線ＤＷＬとの間の間隔は、Ｆよりも大きな幅Ｄ（Ｄ＞Ｆ）となっている。更に、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳは、素子形成領域２Ａ上を引き回されて選択ゲートトランジスタＳＧ１、ＳＧ２のゲート電極として機能する本体配線（第１配線部）ＳＧＤｍ、ＳＧＳｍ（幅Ｗ＞Ｆ）を備えると共に、本体配線ＳＧＤｍ、ＳＧＳｍの一端から延びる延長配線（第２配線部）ＳＧＤｅ、ＳＧＳｅ（幅Ｆ）を備えている。
【００３０】
これらの延長配線ＳＧＤｅ、ＳＧＳｅは、ワード線ＷＬ及びダミーワード線ＤＷＬと同様に側壁転写プロセスを用いて形成されたものであり、解像限界２Ｆよりも小さな幅Ｆを有している。また、延長配線ＳＧＤｅ、ＳＧＳｅ（第２配線部）は、選択ゲート線ＳＧＤ、ＳＧＳの本体部分である本体配線ＳＧＤｍ、ＳＧＳｍ（第１配線部）の幅Ｗよりも小さな幅Ｆを有している。図５では、延長配線ＳＧＤｅ、ＳＧＳｅは選択ゲート線ＳＧＤ、ＳＧＳの本体部分の中央付近からワード線方向に向かって延出しているが、選択ゲート線ＳＧＤ、ＳＧＳの端部側面から延出されていても良い。なお、延長配線ＳＧＳｅに隣接する位置（ワード線ＷＬが配置される側と反対側）には、側壁転写プロセスに起因して幅Ｆ、間隔Ｆをもって形成されたダミー配線ＣＬｄ０が形成されている。ダミー配線ＣＬｄ０は閉ループ状の配線であり、隣接する延長配線ＳＧＳｅとダミー配線ＣＬｄ０の間の間隔はＦである。このようなダミー配線ＣＬｄ０が形成されることにより、延長配線ＳＧＳｅのリソグラフィマージンを高めることができる。
【００３１】
本体配線ＳＧＤｍ、及びＳＧＳｍは、側壁転写プロセスとは別の通常のリソグラフィ工程により形成される。具体的には、まず、ワード線ＷＬ、ダミーワード線ＤＷＬ、及び延長配線ＳＧＤｅ、ＳＧＳｅを形成するため、側壁転写プロセスに基づいて側壁膜１１２（図４のＳＴＥＰ−３）が形成される。続いて、通常のリソグラフィ工程により本体部分ＳＧＤｍ、ＳＧＳｍのエッチングのためのレジストが、側壁膜１１２と一部において重複するように形成される。このレジストと側壁膜１１２とをマスクとして材料膜２００がエッチングされる。これにより、幅Ｗ（＞Ｆ）の本体配線ＳＧＤｍ、ＳＧＳｍが、幅Ｆの延長配線ＳＧＤｅ、ＳＧＳｅと一体に形成される。また、本体配線ＳＧＤｍ、ＳＧＳｍを、側壁転写プロセスに起因して形成された延長配線ＳＧＤｅ、ＳＧＳｅと重複するように形成することにより、側壁転写プロセスと、これとは別の通常のフォトリソグラフィ工程とを併用してパターンを形成した場合でも、引き回し配線領域の回路面積を小さくすることができる。この延長配線ＳＧＤｅ、ＳＧＳｅは、上述の閉ループ配線の切断工程の前においては、隣接するダミーワード線ＤＷＬと共に閉ループ形状の配線を形成する。
【００３２】
延長配線ＳＧＤｅ、ＳＧＳｅ、ワード線ＷＬ、及びダミーワード線ＤＷＬは、メモリセルアレイＭＡから見て、一方向、例えば左方向に折り返された折り返し配線部ＦＷを備えている。そして、それぞれの延長配線ＳＧＤｅ、ＳＧＳｅ、ワード線ＷＬ、及びダミーワード線ＤＷＬは、この折り返し配線部ＦＷの端部（閉ループ状配線の折り返し位置付近）において、コンタクトフリンジＣＦを備えている。このコンタクトフリンジＣＦは、コンタクトＣを形成するための配線部であり、延長配線ＳＧＤｅ、ＳＧＳｅ、ワード線ＷＬ、及びダミーワード線ＤＷＬよりも大きな配線幅Ｗｃを有している。
【００３３】
上述したように、延長配線ＳＧＤｅ、ＳＧＳｅ、ワード線ＷＬ、及びダミーワード線ＤＷＬは、側壁転写プロセスにより形成される。側壁転写プロセスにより得られる配線は、ハードマスクの周囲を覆う閉ループ配線として得られる。このため、延長配線ＳＧＤｅ、ＳＧＳｅ、ワード線ＷＬ、及びダミーワード線ＤＷＬの形成のためには、得られた閉ループ配線をいずれかの箇所においてカットする工程を実行する必要がある。
【００３４】
この実施の形態では、１つの閉ループ配線の折り返し配線部ＦＷにおける先端部分に２つのコンタクトフリンジＣＦが形成され、その２つのコンタクトフリンジＣＦに挟まれる位置ＬＰ（図５参照）おいて閉ループ配線が切断される。また、図５では図示しない閉ループ曲線の別の箇所でも同様の閉ループ曲線の切断が実施される。なお、切断された閉ループ配線の先端部がコンタクトフリンジＣＦから突出する場合がある。
ドレイン側選択ゲート線ＳＧＤから延びる延長配線ＳＧＤｅ、及びソース側選択ゲート線ＳＧＳから延びる延長配線ＳＧＳｅは、閉ループ配線の切断工程の実行前においては、ダミーワード線ＤＷＬとなる配線と共に閉ループ配線を形成している。閉ループ曲線の切断工程が実行されることにより、延長配線ＳＧＤｅ、ＳＧＳｅは、ダミーワード線ＤＷＬとは別の配線となる。
延長配線ＳＧＤｅは、これと隣接するダミーワード線ＤＷＬとの間に、例えば間隔５Ｆを与えられており、これはワード線ＷＬ同士の間、又はワード線ＷＬとダミーワード線ＤＷＬとの間の間隔（Ｆ）の５倍である。これは、後述する側壁転写プロセスにおいて、ワード線ＷＬの形成に用いる溝Ｔｒ１の幅の６倍の幅を有する溝Ｔｒ２（更に、スリミング工程により幅は拡大される）に沿って、延長配線ＳＧＤｅとこれに隣接するダミーワード線ＤＷＬが形成されることに基づく。延長配線ＳＧＳｅも、同様の理由から、これと隣接するダミーワード線ＤＷＬとの間に間隔５Ｆを与えられている。なお、延長配線ＳＧＤｅ、ＳＧＳｅとこれらと隣接するダミーワード線ＤＷＬとの間の間隔は５Ｆに限られず、（４Ｎ＋１）×Ｆ（Ｎは１以上の整数）であってもよい。換言すれば、ワード線ＷＬ同士の間隔Ｆの（４Ｎ＋１）倍（ただし、Ｎは１以上の整数）の間隔を有していてもよい。例えば、Ｎ＝２、すなわち延長配線ＳＧＤｅ、ＳＧＳｅとこれらと隣接するダミーワード線ＤＷＬとの間の間隔を９Ｆとするときは、溝Ｔｒ２の幅を溝Ｔｒ１の１０倍にすればよい。
【００３５】
次に、図６、図７Ａ〜図７Ｃを参照して、図５に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。メモリセルアレイＭＡにおける各種配線の製造方法は従来と同様であるので、説明は省略する。
【００３６】
まず、ワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの材料膜２００（図３の１１〜１４に相当）を半導体基板１００上の全面に形成した後、その材料膜２００の全面に、ハードマスク１１１（図４）を堆積する。更に、そのハードマスク１１１上にレジストＲｇを堆積させる。
【００３７】
その後、図６に示すように、公知のフォトリソグラフィと異方性エッチングにより、このレジストＲｇに溝Ｔｒ１、Ｔｒ２、Ｔｒｄを形成する。溝Ｔｒ１は、幅２Ｆ、間隔２Ｆ（すなわち、解像限界に従うピッチ）をもって、ビット線方向に沿って繰り返し形成される。また、繰り返し形成された複数の溝Ｔｒ１の両側には、間隔２Ｆをあけて溝Ｔｒ２が形成されている。
【００３８】
溝Ｔｒ２は、溝Ｔｒ１の幅２Ｆの３倍、即ち幅６Ｆを有している。なお、溝Ｔｒ２に隣接して、リソグラフィマージンを確保するための溝Ｔｒｄも形成される。この溝Ｔｒｄは、幅２Ｆ、間隔２Ｆをもってビット線方向に繰り返し形成される。
【００３９】
その後、レジストＲｇに更にスリミング処理を施して、溝Ｔｒ１、Ｔｒ２の幅を大きくした後、このレジストＲｇをマスクとしてハードマスク１１１をエッチングする（図４のＳＴＥＰ−１の状態）。そして、このハードマスク１１１の側壁に、側壁膜１１２（図４）を形成し（図４のＳＴＥＰ−２の状態）、その後、ハードマスク１１１を異方性エッチングにより除去し、側壁膜１１２のみを残存させる（図４のＳＴＥＰ−３の状態）。この側壁膜１１２は、溝Ｔｒ１、Ｔｒ２の内周に沿って閉ループ曲線ＣＬ、ＣＬ’を形成する。閉ループ曲線ＣＬがビット線方向に形成するラインアンドスペースパターンが、配線ピッチ２Ｆ（配線幅Ｆ、間隔Ｆ）となるとき、閉ループ曲線ＣＬ’が形成する２本の配線は、幅Ｆ、間隔５Ｆとなる。
【００４０】
続いて、図７Ｂに示すように、側壁膜１１２の閉ループ曲線ＣＬ、ＣＬ’の折り返し部分の一端に、コンタクトフリンジＣＦを形成するためのレジストＲｇ０を、周知の方法に従って形成する。また、本体配線ＳＧＤｍ、ＳＧＳｍを形成するためのレジストＲｇ０（ＳＧＤｍ）、Ｒｇ（ＳＧＳｍ）も、閉ループ曲線ＣＬ’と一部重複するように形成する。
ここで、閉ループ曲線ＣＬ’を形成する側壁膜１１２は、配線パターンの最外周にあるため、パターンの疎密差が大きく、その形状に歪などが発生しやすく、パターン倒れが発生する可能性が高い。しかし、本実施の形態の製造方法では、このパターン倒れが発生しやすい閉ループ曲線ＣＬ’の側壁膜１１２をレジストＲｇ０で覆うため、パターン倒れによるパターン欠陥が発生することを防止される。
なお、本体配線ＳＧＤｍを形成するためのレジストＲｇ０（ＳＧＤｍ）は、コンタクトフリンジＣＦを形成するためのレジストＲｇ０との間に適切な間隔を置いて配置されるのが好適である。延長配線ＳＧＤｅが形成されないように、本体配線ＳＧＤｍを形成するためのレジストＲｇ０（ＳＧＤｍ）で閉ループ曲線ＣＬ’の最外周に形成された側壁膜１１２を全て覆うようにした場合、本体配線ＳＧＤｍがコンタクトフリンジＣＦに近付き過ぎてしまい、コンタクトフリンジＣＬの配線パターンの規則性を乱す虞がある。コンタクトフリンジＣＦは、セルアレイの占有面積縮小のため短い間隔で配置されているからである。従って、本体配線ＳＧＤｍを形成するレジストＲｇ０（ＳＧＤｍ）は閉ループ曲線ＣＬ’の最外周に形成された側壁膜１１２を全て覆わず、コンタクトフリンジＣＦのパターンから所定の間隔をおいて形成するのが好ましい。レジストＲｇ０（ＳＧＤｍ）により覆われない閉ループ曲線ＣＬ’の最外周に形成された側壁膜１１２が存在しても、そのような側壁膜１１２の長さが短ければパターン倒れが発生する可能性は低い。
また、このレジストＲｇ０により、周辺回路領域に形成される各種トランジスタのパターンを形成することもできる。その結果、周辺回路領域のゲート電極パターンも同時に形成することができ、工程を省略することができる。
その後、このレジストＲｇ０と側壁膜１１２とをマスクとして材料膜２００をエッチングする。更に、レジストＲｇ０を全て剥離した後、図７Ｃに示すように、上述した位置ＬＰのみに開口Ｍｃｃを有するレジストＲｇ０−１を形成して、材料膜２００が形成する閉ループ曲線に対し、位置ＬＰにおいて閉ループ切断工程を実行する。これにより、図５に示すようなワード線ＷＬ、ダミーワード線ＤＷＬ、選択ゲート線ＳＧＤ、ＳＧＳ及びコンタクトフリンジＣＦが出来上がる。その後レジストＲｇ０−１を除去する。
【００４１】
材料膜２００は、溝Ｔｒ１の外周に相当する部分では、幅Ｆ、間隔Ｆ（配線ピッチ２Ｆ）を有するラインアンドスペースパターンの配線（ワード線ＷＬ）として形成される。また、材料膜２００は、溝Ｔｒ２の外周に相当する部分では、間隔が５Ｆ（ピッチ６Ｆ）の２本の配線（ダミーワード線ＤＷＬと延長配線ＳＧＤｅ、ＳＧＳｅ）として形成される。その結果、平行するダミーワード線ＤＷＬと延長配線ＳＧＤｅ、ＳＧＳｅとの間の間隔は、５Ｆとされる。
【００４２】
このように、この実施の形態の製造方法によれば、ワード線ＷＬとダミーワード線ＤＷＬとは、いずれも幅Ｆ、間隔Ｆを有するラインアンドスペースパターンとして形成され得る。
従来の製造方法においては、ダミーワード線ＤＷＬは閉ループ曲線群の最も外側に位置する側壁膜１１２によって形成される。その結果、従来の製造方法においては、ダミーワード線ＤＷＬはパターンの粗密差が最も大きくなる部分に形成された側壁膜１１２により形成されており、その配線形状に歪みが発生しやすい。また、その配線幅もワード線ＷＬと一致させることは難しかった。
【００４３】
一方、本実施の形態では、ダミーワード線ＤＷＬは閉ループ曲線ＣＬ’の最も外側に位置する側壁膜１１２ではなく、閉ループ曲線ＣＬと向かい合う方の側壁膜１１２によって形成される。ゆえに、ダミーワード線ＤＷＬは粗密差が比較的小さい部分に形成された側壁膜１１２により形成されており、その配線形状に歪みの発生は少なく、その配線幅もワード線ＷＬとほぼ一致させることができる。その結果、通常のメモリセルＭＣとダミーセルＤＭＣとは、同一のイオン注入工程により、ほぼ同一の閾値電圧を有し得る。したがって、読み出し動作時において、ダミーセルＤＭＣに通常のメモリセルＭＣとは異なる電圧を印加する必要がなく、動作制御が簡便化される。
【００４４】
なお、図５では、選択ゲート線ＳＧＤ、ＳＧＳの本体配線ＳＧＤｍ、ＳＧＳｍにコンタクトＣを形成していたが、図８に示すように、延長配線ＳＧＤｅ、ＳＧＳｅの部分にコンタクトＣを形成することも可能である。メモリセルアレイ内において選択ゲート線ＳＧＤが配置される位置により、選択ゲート線ＳＧＤ、ＳＧＳの本体配線ＳＧＤｍ、ＳＧＳｍにコンタクトＣを配置するか、延長配線ＳＧＤｅ、ＳＧＳｅの先端部分に形成されたコンタクトフリンジＣＦにコンタクトＣを配置するかを適宜決定することができる。このように、選択ゲート線ＳＧＤの配置位置に応じてコンタクトＣの配置位置を決定することにより、上層配線のレイアウトの自由度を高くすることができる。
【００４５】
また、従来の製造方法においては、図６の溝Ｔｒ１が配線パターンの最も外側に位置している。配線パターンの最も外側の溝Ｔｒ１が、最小露光寸法（２Ｆ）で形成されると、配線パターンの疎密差の変動が大きくなってしまう。その結果、最も外の溝Ｔｒ１の形状に歪みが生じ、その最も外側の溝Ｔｒ１によって形成されるダミーワード線ＤＷＬの形状も歪んでしまう。歪の発生を避けるため、最も外側の溝Ｔｒ１の幅を太くすることも考えられる。しかし、この場合はセルアレイの占有面積が増え、チップサイズが大きくなってしまう。
【００４６】
一方、本実施の形態では、最も外の溝Ｔｒ１のさらに外側に溝Ｔｒ２が配置されている。すなわち、比較的幅の太い溝Ｔｒ２が存在することにより、粗密差を小さくできる。その結果、最も外の溝Ｔｒ１の幅を太くすることなく、この形状に歪みが生じることを防止することができる。その結果、チップ面積を増加させることなく、ダミーワード線ＤＷＬ及びワード線ＷＬの形状に歪みが生じることを防止することができる。
【００４７】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図９を参照して説明する。
メモリセルアレイＭＳの構造は第１の実施の形態（図１〜図３）と同一であるので、説明は省略する。
【００４８】
図９は、第２の実施の形態の半導体記憶装置におけるワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域のレイアウト例である。このレイアウトは、第１の実施の形態（図５）のレイアウトと略同一であり、図５と同一の部分には図９において同一の符号を付してあり、以下では重複する説明は省略する。
【００４９】
図５と異なる点は、ソース側選択ゲート線ＳＧＳの延長配線ＳＧＳｅと、これに隣接するダミーワード線ＤＷＬとの間に、閉ループ形状のダミー配線ＣＬｄ１が形成されていることである。
【００５０】
このダミー配線ＣＬｄ１は、ワード線ＷＬ、ダミーワード線ＤＷＬ、延長配線ＳＧＤｅ及びＳＧＳｅと同様に、幅Ｆ、間隔Ｆ（配線ピッチ２Ｆ）をもって形成される配線である。加えて、ダミー配線ＣＬｄ１は、ダミー配線ＤＷＬと延長配線ＳＧＳｅとの間に、間隔Ｆをおいて配置されている。このため、ダミー配線ＣＬｄ１は、ワード線ＷＬ、ダミーワード線ＤＷＬ、延長配線ＳＧＤｅ、ＳＧＳｅ、及びダミー配線ＣＬｄ０と共に、幅Ｆ、間隔Ｆのラインアンドスペースパターンを形成する。第１の実施の形態（図５）では、このようなダミー配線ＣＬｄ１が存在しないため、図５の点線で囲った領域Ａ付近では、配線のピッチが変化するため、配線幅やピッチが想定のものとは異なってしまう虞がある。本実施の形態では、上述のようなレイアウトを採用することにより、配線の配列の規則性が高まり、その結果第１の実施の形態に比べリソグラフィマージンを高めることができる。
【００５１】
次に、図１０、図１１Ａ〜図１１Ｃを参照して、図９に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。第１の実施の形態の製造方法（図６、図７Ａ、図７Ｂ、図７Ｃ）と略同様であるので、以下では異なる部分のみを説明する。
【００５２】
図１０に示すように、この第２の実施の形態では、上述のダミー配線ＣＬｄ１を形成するために、ソース側選択ゲート線ＳＧＳ側の溝Ｔｒ２に、島状のレジストＲｇ１を残存させる。
【００５３】
その後、第１の実施の形態と同様に、レジストＲｇに対するスリミング処理（レジストＲｇ１は、細線化される）、レジストＲｇをマスクとしたハードマスク１１１に対するエッチング処理、側壁膜１１２の形成工程を実行する。これにより、側壁膜１１２は、図１１Ａに示すように、溝Ｔｒ１、Ｔｒ２の内周に沿った閉ループ曲線ＣＬ、ＣＬ’として形成されると共に、レジストＲｇ１に対応するハードマスク１１１の外周に沿った閉ループ曲線ＣＬｄ１として形成される。
【００５４】
その後、図１１Ｂに示すように、コンタクトフリンジＣＦを形成するためのレジストＲｇ０を形成した後、このレジストＲｇ０と側壁膜１１２とをマスクとして材料膜２００をエッチングする。更に、図１１Ｃに示すように、上述した位置ＬＰのみに開口Ｍｃｃを有するレジストを形成して閉ループ切断工程を実行することにより、図９に示すようなワード線ＷＬ、ダミーワード線ＤＷＬ、選択ゲート線ＳＧＤ、ＳＧＳ及びコンタクトフリンジＣＦが出来上がる。
【００５５】
［第３の実施の形態］
次に、本発明の第３の実施の形態を、図１２を参照して説明する。メモリセルアレイＭＳの構造は第１の実施の形態（図１〜図３）と同一であるので、説明は省略する。
【００５６】
図１２は、第３の実施の形態の半導体記憶装置におけるワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域のレイアウト例である。このレイアウトは、第２の実施の形態（図９）のレイアウトと略同一であり、図９と同一の部分には図１２において同一の符号を付してあり、以下では重複する説明は省略する。
【００５７】
図９と異なる点は、ソース側選択ゲート線ＳＧＤの延長配線ＳＧＤｅと、これに隣接するダミーワード線ＤＷＬとの間に、閉ループ形状のダミー配線ＣＬｄ２が形成されていることである。
このダミー配線ＣＬｄ２は、ワード線ＷＬ、ダミーワード線ＤＷＬ、延長配線ＳＧＤｅ及びＳＧＳｅと同様に、幅Ｆ、間隔Ｆをもって形成される配線である。加えて、ダミー配線ＣＬｄ２は、ダミー配線ＤＷＬと延長配線ＳＧＤｅとの間に、間隔Ｆをおいて配置されている。このため、ダミー配線ＣＬｄｓは、ワード線ＷＬ、ダミーワード線ＤＷＬ、延長配線ＳＧＤｅ、ＳＧＳｅ、及びダミー配線ＣＬｄ０と共に、幅Ｆ、間隔Ｆのラインアンドスペースパターンを形成する。このようなレイアウトを採用することにより、前述の実施の形態に比べリソグラフィマージンを高めることができる。
【００５８】
次に、図１３、図１４〜図１４Ｃを参照して、図９に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。第２の実施の形態の製造方法（図１０、図１１Ａ〜図１１Ｃ）と略同様でるので、以下では異なる部分のみを説明する。
【００５９】
図１３に示すように、この第３の実施の形態では、上述のダミー配線ＣＬｄ２を形成するために、選択ゲート線ＳＧＤ側の溝Ｔｒ２に、島状のレジストＲｇ２を残存させる。
【００６０】
その後、前述の実施の形態と同様に、レジストＲｇに対するスリミング処理（レジストＲｇ１、Ｒｇ２は、細線化される）、レジストＲｇをマスクとしたハードマスク１１１に対するエッチング処理、側壁膜１１２の形成工程を実行する。これにより、側壁膜１１２は、図１４Ａに示すように、溝Ｔｒ１、Ｔｒ２の内周に沿った閉ループ曲線ＣＬ、ＣＬ’として形成されると共に、レジストＲｇ１、Ｒｇ２に対応するハードマスク１１１の外周に沿った閉ループ曲線ＣＬｄ１，ＣＬｄ２として形成される。
【００６１】
その後、図１４Ｂに示すように、コンタクトフリンジＣＦを形成するためのレジストＲｇ０を形成した後、このレジストＲｇ０と側壁膜１１２とをマスクとして材料膜２００をエッチングする。
【００６２】
ここで、本体配線ＳＧＤｍ、ＳＧＳｍを覆うレジストＲｇ０がコンタクトフリンジＣＦのパターンから遠くなり、レジストＲｇ０により覆われない閉ループ曲線ＣＬ’の最外周の側壁膜１１２の長さが長くなる場合、この側壁膜１１２のパターン倒れが発生する可能性が高くなる。しかし、閉ループ曲線ＣＬｄ２の存在により、レジストＲｇ０により覆われない閉ループ曲線ＣＬ’の最外周に形成された側壁膜１１２の粗密差（図１４Ｃの地点Ａ）が小さくなる。その結果、側壁膜１１２のパターン倒れが発生しにくくなる。
【００６３】
更に、図１４Ｃに示すように、上述した位置ＬＰのみに開口Ｍｃｃを有するレジストＲｇ０−１を形成して、位置ＬＰにおける閉ループ切断工程を実行することにより、図９に示すようなワード線ＷＬ、ダミーワード線ＤＷＬ、選択ゲート線ＳＧＤ、ＳＧＳ及びコンタクトフリンジＣＦが出来上がる。
【００６４】
［第４の実施の形態］
次に、本発明の第４の実施の形態を、図１５を参照して説明する。メモリセルアレイＭＳの構造は第１の実施の形態（図１〜図３）と同一であるので、説明は省略する。
【００６５】
図１５は、第４の実施の形態の半導体記憶装置におけるワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域のレイアウト例である。この第４の実施の形態では、延長配線ＳＧＤｅ、これに隣接するダミーワード線ＤＷＬ、ワード線ＷＬの一部がメモリセルアレイＭＡ側から見て左方向に折れ曲がる折り返し配線部ＦＷを有しており、他のワード線ＷＬ、延長配線ＳＧＳｅ及びこれに隣接するダミーワード線ＤＷＬが、メモリセルアレイＭＡ側から見て右方向に折れ曲がる折り返し配線部ＦＷを有している。この点において、第１の実施の形態では全てのワード線ＷＬ、ダミーワード線ＤＷＬ及び延長配線ＳＧＤｅ、ＳＧＳｅが、一方向（左方向）に向かって折れ曲がる形状を有しているのと異なっている。
【００６６】
この形状の場合、選択ゲート線ＳＧＳとこれに接続されるコンタクトフリンジＣＦの距離を短くすることができ、延長配線ＳＧＳｅの長さを短くすることが出来る。その結果、延長配線ＳＧＳｅのパターン倒れを防止するために延長配線ＳＧＳｅの外側にダミー配線ＣＬｄ０、ＣＬｄ１を配置しなくても、リソグラフィマージンを確保することが可能である。ダミーワード線ＤＷＬに対する間隔Ｆでダミー配線ＣＬｄ１を挿入することは、選択ゲートトランジスタＳＧ２の耐圧を低下させることもあり得るが、本実施の形態によれば、耐圧低下の虞を除去しつつ、リソグラフィマージンを確保することができる。
【００６７】
次に、図１６、図１７Ａ〜図１７Ｃを参照して、図１５に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。この製造方法は、第１の実施の形態の製造方法（図１０、図１１Ａ〜図１１Ｃ）と略同様であるので、以下では異なる部分のみを説明する。
図１５のレイアウトに対応するため、溝Ｔｒ１、Ｔｒ２も、一部はメモリセルアレイＭＡ側から見て左方向に折れ曲がる折り返し部分を有し、残りのものは、右方向に折れ曲がる折り返し部分を有している。その他は、第１の実施の形態と同様である。
【００６８】
［第５の実施の形態］
次に、本発明の第５の実施の形態を、図１８を参照して説明する。メモリセルアレイＭＳの構造は第１の実施の形態（図１〜図３）と同一であるので、説明は省略する。
【００６９】
図１８は、第５の実施の形態の半導体記憶装置におけるワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域のレイアウト例である。この第５の実施の形態では、メモリセルアレイＭＡ側から見て左方向に折れ曲がる折り返し配線部ＦＷを有する各種配線と、メモリセルアレイＭＡ側から見て右方向に折れ曲がる折り返し配線部ＦＷを有する各種配線との両方を備えている点で第４の実施の形態と共通している。
【００７０】
ただし、この実施の形態では、引き回し配線領域にも、素子形成領域２Ａと同じ高さのダミー素子形成領域２Ｂ及び２Ｃが存在する点で、前述の実施の形態と異なっている。ダミー素子形成領域２Ｂは、素子形成領域２Ａと同様に、Ｐ型ウエル２が、エッチングされずに元の高さのまま残された領域である。ダミー素子形成領域２Ｂは素子領域２Ａの外側に配置されており、素子領域２Ａと同じ方向（ビット線方向）に延び、幅が素子領域２Ａよりも太い。ダミー素子形成領域２Ｂとワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線ＳＧＤ、ＳＤＳの交点にはダミーメモリセルＤＭＣが形成される。
また、選択ゲート線ＳＧＤ、ＳＧＳに接続されるコンタクトフリンジＣＦ’にコンタクトＣ’が配置されている。ダミー素子形成領域２Ｂ上の本体配線ＳＧＤｍ、ＳＧＳｍにコンタクトＣ’が配置されるとコンタクト加工時におけるダメージにより素子破壊が発生する可能性があるためである。その結果、選択ゲート線ＳＧＤ、ＳＧＳにそれぞれ接続されるコンタクトフリンジＣＦを延長配線ＳＧＤｅ、ＳＧＳｅで接続することにより、コンタクトフリンジＣＦの異形状を防止しつつ、セルアレイ領域の占有面積を小さくすることができる。
【００７１】
ダミー素子形成領域２Ｃは、素子形成領域２Ａと同様に、Ｐ型ウエル２が、エッチングされずに元の高さのまま残された領域である。このようなＰ型領域２Ｃが存在することにより、引き回し配線領域における素子分離絶縁膜３’がＣＭＰ（Chemical Mechanical Polishing）されて部分的に陥没した領域が形成され、これによるエッチング残渣等がその上部に残ることが防止される。また、ダミーメモリセルＤＭＣを形成しないように、ダミー素子形成領域２Ｃ上にワード線ＷＬ、ダミーＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳは配置されていない。一方、閉ループ曲線ＣＬｄ０はダミー素子領域２Ｃ上に配置されており、このためダミー素子領域２ＣにはダミーメモリセルＤＭＣが形成されている。しかし、閉ループ曲線ＣＬｄ０はフローティング状態であるため、閉ループ曲線ＣＬｄ０にダミーメモリセルＤＭＣが形成されたとしても回路動作上問題とならない。その結果、リソグラフィマージンを高めつつ、引き回し配線領域におけるエッチング残渣等を効果的に防止することができる。
【００７２】
［第６の実施の形態］
次に、本発明の第６の実施の形態を、図１９を参照して説明する。メモリセルアレイＭＳの構造は第１の実施の形態（図１〜図３）と同一であるので、説明は省略する。
【００７３】
図１９は、第６の実施の形態の半導体記憶装置におけるワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域のレイアウト例である。この第６の実施の形態では、各種配線のうち、延長配線ＳＧＳｅと、これに隣接するダミーワード線ＤＷＬのみが、メモリセルアレイＭＡから見て右側に折れ曲がる折り返し配線領域ＦＷを有しており、その他の配線は全てメモリセルアレイＭＡから見て左側に折れ曲がる折り返し配線領域ＦＷを有している点で、上記の実施の形態と異なっている。このレイアウトの場合、図１９に示す領域Ｃ，Ｄにおいても、配線の幅、間隔が変化しているが、この領域Ｄの外側にはその他の配線は無く、その意味において配線幅や間隔が大きく変化する領域は存在していない。従って、このレイアウトによれば、リソグラフィマージンを十分に高く保つことができる。
【００７４】
図２０、図２１Ａ、図２１Ｂ、及び図２１Ｃは、図１９に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を示している。延長配線ＳＧＳｅとこれに隣接するダミーワード線ＤＷＬを形成するための溝Ｔｒ２の形状のみが、第５の実施の形態と異なっているが（図２０参照）、その他は第５の実施の形態と同様であるので、以下ではその説明は省略する。
【００７５】
［第７の実施の形態］
次に、本発明の第７の実施の形態を、図２２を参照して説明する。メモリセルアレイＭＳの構造は第１の実施の形態（図１〜図３）と同一であるので、説明は省略する。
【００７６】
図２２は、第７の実施の形態の半導体記憶装置におけるワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域のレイアウト例である。この第７の実施の形態では、第１の実施の形態と同様に、ソース側選択ゲート線ＳＧＳ以外の配線の折り返し配線部ＦＷは、メモリセルアレイＭＡから見て左方向に折り返される折り返し配線部ＦＷとされている。一方、ソース側選択ゲート線ＳＧＳは、折り返し配線部ＦＷを有しておらず、コンタクトＣは本体配線ＳＧＳｍに接続されている。そして、延長配線ＳＧＳｅの延長線上には、ダミー配線ＯＬｄ０が形成されている。
【００７７】
次に、図２３、図２４Ａ〜図２４Ｃを参照して、図２２に示すワード線ＷＬ、ダミーワード線ＤＷＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの引き回し配線領域の製造方法を説明する。工程の殆どは第１の実施の形態の製造方法（図６、図７Ａ〜図７Ｃ）と略同様でるので、以下では異なる部分のみを説明する。
【００７８】
図２３に示すように、この実施の形態では、上述のダミー配線ＯＬｄ０を形成するために、選択ゲート線ＳＧＳ側の溝Ｔｒ２に、島状のレジストＯｐ１を残存させる。
【００７９】
その後、前述の実施の形態と同様に、レジストＲｇに対するスリミング処理（レジストＲｇ１、Ｏｐ１は、細線化される）、レジストＲｇをマスクとしたハードマスク１１１に対するエッチング処理、側壁膜１１２の形成工程を実行する。これにより、側壁膜１１２は、図２４Ａに示すように、溝Ｔｒ１、Ｔｒ２の内周に沿った閉ループ曲線ＣＬ、ＣＬ’として形成されると共に、レジストＲｇ１、Ｏｐ１に対応するハードマスク１１１の外周に沿った閉ループ曲線ＣＬｄ０、ＣＬｄ０’が形成される。
【００８０】
その後、図２４Ｂに示すように、コンタクトフリンジＣＦを形成するためのレジストＲｇ０を形成した後、このレジストＲｇ０と側壁膜１１２とをマスクとして材料膜２００をエッチングする。更に、図２４Ｃに示すように、上述した位置ＬＰ、及び閉ループ配線ＣＬｄ０’のみに開口Ｍｃｃを有するレジストを形成して、位置ＬＰ、及び閉ループ配線ＣＬｄ０’における閉ループ切断工程を実行することにより、図２２に示すようなワード線ＷＬ、ダミーワード線ＤＷＬ、選択ゲート線ＳＧＤ、ＳＧＳ及びコンタクトフリンジＣＦが出来上がる。
【００８１】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の実施の形態では、選択ゲートトランジスタに隣接するメモリセルをダミーセルとして、データ記憶には用いない形式を採用していたが、本発明はこれに限定されるものではない。選択ゲートトランジスタに隣接するメモリセルも、実効データを記憶するためのメモリセルとして用いた半導体記憶装置にも、本発明が適用可能である。特に、上述した実施の形態では、選択ゲート線ＳＧＤ、ＳＧＳに隣接するダミーワード線ＤＷＬとして説明したが、ダミーワード線ＤＷＬではなく通常のワード線ＷＬを選択ゲート線ＳＧＤ、ＳＧＳに隣接するように配置することも可能である。上述した実施の形態では、選択ゲート線ＳＧＤ、ＳＧＳに隣接するダミーワード線ＤＷＬの形状改善により、通常のワード線ＷＬとして使用することも可能となるからである。
【符号の説明】
【００８２】
１・・・シリコン基板、  ２・・・ｐ型ウエル、  ２Ａ・・・素子形成領域、  ３・・・トレンチ、  ４・・・素子分離絶縁膜、  １０・・・トンネル酸化膜、  １１・・・浮遊ゲート、  １２・・・ゲート間絶縁膜、  １３・・・制御ゲート（ワード線）、  １４・・・シリコン窒化膜、  １５、１５’・・・拡散層、  １６・・・絶縁膜、  １７・・・シリコン窒化膜、  ２０・・・層間絶縁膜、  ２１・・・コンタクトプラグ、  ２２・・・金属配線、  ２３・・・層間絶縁膜、  ２４・・・コンタクトプラグ、  ２５・・・ビット線、  ２６・・・シリコン酸化膜、  ２７・・・シリコン窒化膜、  ２８・・・ポリイミド膜、  ３１・・・絶縁膜、  ＭＡ・・・メモリセルアレイ、  ＷＬ・・・ワード線、  ＤＷＬ・・・ダミーワード線、  ＢＬ・・・ビット線、  １３Ａ、ＳＧＤ・・・ドレイン側選択ゲート線、  １３Ｂ，ＳＧＳ・・・ソース側選択ゲート線、  ＳＧＤｍ、ＳＧＳｍ・・・本体配線、  ＳＧＤｅ、ＳＳｅ・・・延長配線、  ＬＰ・・・閉ループ配線の切断位置、  ＣＦ・・・コンタクトフリンジ、  Ｔｒ１、Ｔｒ２、Ｔｒｄ・・・溝、  Ｒｇ・・・レジスト、  ＣＬ、ＣＬ’・・・閉ループ状曲線。  ＣＬｄ０、ＣＬｄ１・・・ダミー配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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