(57)【要約】      （修正有）【課題】所望の電子放出特性が安定して得られる電子放出素子を製造する。【解決手段】シリコンからなる第１層１０ｂ、絶縁体からなる第２層２０ｂ、及び、非絶縁体からなる第３層３０ｂがこの順で積層され、第１乃至３層の各々の側面（１０３ｂ、２０３ｂ、３０３ｂ）を含む連続面４０３ｂを有する積層構造４０ｂと、連続面４０３ｂを覆うように設けられて第１乃至３層と界面を成す、シリサイド化し得る金属材料からなる金属膜５０と、を備える構造体６０を加熱することによって、第１層１０ｂと金属膜５０との界面をシリサイド化する第１工程（ｄ）と、金属材料のシリサイドに対するエッチングレートよりも金属材料に対するエッチングレートが高いエッチャントを用いて、第２層２０ｂの側面２０３ｂが露出するように、金属膜５０の一部を除去する第２工程（ｅ）と、を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
シリコンからなる第１層、絶縁体からなる第２層、及び、非絶縁体からなる第３層がこの順で積層され、前記第１乃至３層の各々の側面を含む連続面を有する積層構造と、前記連続面を覆うように設けられて前記第１乃至３層と界面を成す、シリサイド化し得る金属材料からなる金属膜と、を備える構造体を加熱することによって、前記第１層と前記金属膜との界面をシリサイド化する第１工程と、
前記金属材料のシリサイドに対するエッチングレートよりも前記金属材料に対するエッチングレートが高いエッチャントを用いて、前記第２層の前記側面が露出するように、前記金属膜の一部を除去する第２工程と、
を有することを特徴とする電子放出素子の製造方法。
【請求項２】
シリコン層上に絶縁体層を形成した後に、前記絶縁体層上に非絶縁体層を形成する工程を、前記第１工程の前に有することを特徴とする請求項１に記載の電子放出素子の製造方法。
【請求項３】
シリコン層上に絶縁体層を形成した後に、前記絶縁体層上に非絶縁体層を形成して、積層体を形成する工程と、
前記積層体を加工して、前記積層構造を形成する工程と、
前記積層構造上に前記金属膜を成膜して、前記構造体を形成する工程と、を前記第１工程の前に有することを特徴とする請求項１に記載の電子放出素子の製造方法。
【請求項４】
前記金属材料のシリサイドに対するエッチングレートよりも前記絶縁体に対するエッチングレートが高いエッチャントを用いて、前記第２層の側面が前記第１層と前記金属膜との前記界面の位置及び前記第３層と前記金属膜との前記界面の位置よりも後退するように、前記第２層の一部を除去する第３工程を、前記第２工程の後に有することを特徴とする請求項１乃至３のいずれか１項に記載の電子放出素子の製造方法。
【請求項５】
前記第１工程で前記第１層と前記金属膜との界面に形成されたシリサイド部の前記第３層側の端部を、仕事関数が５．０ｅＶ以下の材料からなる膜で覆う第４工程を、前記第３工程の後に有することを特徴とする請求項４に記載の電子放出素子の製造方法。
【請求項６】
前記非絶縁体はシリコンであって、前記第１工程において、前記第３層と前記金属膜との界面をシリサイド化することを特徴とする請求項１乃至５のいずれか１項に記載の電子放出素子の製造方法。
【請求項７】
前記連続面は、前記第１層の前記側面と前記第２層の側面とが連続し、前記第２層の前記側面と前記第３層の前記側面とが連続した面であることを特徴とする請求項１乃至６のいずれか１項に記載の電子放出素子の製造方法。
【請求項８】
前記シリサイド化における拡散種は、前記金属材料であることを特徴とする請求項１乃至７のいずれか１項に記載の電子放出素子の製造方法。
【請求項９】
前記第２層の厚みは、前記第１層及び前記第３層の厚みよりも薄いことを特徴とする請求項１乃至８のいずれか１項に記載の電子放出素子の製造方法。
【請求項１０】
複数の電子放出素子を備えた電子源の製造方法であって、
前記複数の電子放出素子を請求項１乃至９のいずれか１項に記載の電子放出素子の製造方法によって同時に製造することを特徴とする電子源の製造方法。
【請求項１１】
電子放出素子と、前記電子放出素子から放出された電子を加速する電位が付与される部材とを備えた電子線装置の製造方法であって、前記電子放出素子を請求項１乃至９のいずれか１項に記載の電子放出素子の製造方法によって製造することを特徴とする電子線装置の製造方法。
【請求項１２】
電子放出素子と、前記電子放出素子に対向し、前記電子放出素子から放出された電子の照射によって発光する発光部材とを備える発光装置の製造方法であって、前記電子放出素子を請求項１乃至９のいずれか１項に記載の電子放出素子の製造方法によって製造することを特徴とする発光装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子放出素子の製造方法に関し、特に表面伝導型電子放出素子の製造方法に関する。
【背景技術】
【０００２】
電子放出部の近傍に電界を形成することにより、電子放出部から電子が電界放出される電子放出素子（電界放出型電子放出素子）が知られている。本発明者らは、電界放出型電子放出素子の中でも、導電性膜に平行に電流を流し、導電性膜に形成された電子放出部から放出電流を得る、表面伝導型電子放出素子を検討している。特許文献１〜３には、導電性膜が基板に対して非平行な、いわゆる縦型の表面伝導型電子放出素子が開示されている。
【０００３】
特許文献１では、予め絶縁層の側面部分に表出するエッチング部材を形成しておき、かかるエッチング部材を除去して形成した空隙部に対応する導電性膜の領域に亀裂を形成して電子放出部とすることが開示されている。
【０００４】
特許文献２、３では、第１絶縁層と第２絶縁層と導電層（ゲート）とを積層し、第２絶縁層をエッチングして第１絶縁層と導電性部材との間に凹部を形成している。その後に、第１絶縁層の側面上に、電子放出部を有する導電性膜（カソード）を成膜することが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０９−３３０６４６号公報
【特許文献２】特開２００１−１６７６９３号公報
【特許文献３】特許第４４５８３８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１〜３に記載された電子放出素子の導電性膜は、絶縁層の側面上に堆積させて形成されている。そのため、絶縁層と導電性膜との密着性が低く、また、導電性膜が露出しているために、電子放出素子の製造時や使用時に導電性膜が損傷しやすいという課題があった。そして、導電性膜の絶縁層の側面に沿った方向を電流経路として用いているため、導電性膜に損傷があると、電子放出時における電子放出部への電子の供給が不安定になり、所望の電子放出特性が安定して得られない場合があった。
【０００７】
そこで本発明は、電流経路の機械的な強度が高く、所望の電子放出特性が安定して得られる電子放出素子を製造することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するための電子放出素子の製造方法は、シリコンからなる第１層、絶縁体からなる第２層、及び、非絶縁体からなる第３層がこの順で積層され、前記第１乃至３層の各々の側面を含む連続面を有する積層構造と、前記連続面を覆うように設けられて前記第１乃至３層と界面を成す、シリサイド化し得る金属材料からなる金属膜と、を備える構造体を加熱することによって、前記第１層と前記金属膜との界面をシリサイド化する第１工程と、前記金属材料のシリサイドに対するエッチングレートよりも前記金属材料に対するエッチングレートが高いエッチャントを用いて、前記第２層の前記側面が露出するように、前記金属膜の一部を除去する第２工程と、を有する。
【発明の効果】
【０００９】
本発明によれば、電子放出時の電流経路（シリサイド部）を、シリサイド化を用いて形成しているために電流経路の機械的な強度が高く、所望の電子放出特性が安定して得られる電子放出素子を製造することができる。
【図面の簡単な説明】
【００１０】
【図１】電子放出素子の一例を説明する模式図。
【図２】（ａ）は電子線装置の一例を説明する模式図、（ｂ）は電子源の一例を説明する模式図、（ｃ）は表示装置の一例を説明する模式図。
【図３】電子放出素子の製造方法の第１形態を説明する模式図。
【図４】連続面について説明する模式図。
【図５】シリサイド化について説明する模式図。
【図６】電子放出素子の製造方法の第２形態を説明する模式図。
【図７】電子放出素子の一例を説明する模式図。
【図８】電子放出素子の製造方法の第３形態を説明する模式図。
【図９】電子放出素子の製造方法の第４形態を説明する模式図。
【発明を実施するための形態】
【００１１】
以下に図面を参照して、本発明の好適な実施の形態を例示的に説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、限定的な記載がない限りは、本発明の範囲をそれらのみに限定する趣旨のものではない。
【００１２】
本発明に関する電子放出素子はシリコン部とシリサイド部を有している。そして、電子放出素子の製造方法においては、シリコンのシリサイド化を用いており、特に、自己整合的シリサイド（サリサイド：ｓｅｌｆ−ａｌｉｎｇｅｄ−ｓｉｌｉｃｉｄｅ）プロセスを利用している。
【００１３】
シリコンは半導体であり、本発明では、常温でシリコンよりも抵抗率が高い（導電率が低い）材料を絶縁体と定義し、常温でシリコンよりも抵抗率が低い（導電率が高い）材料を導電体と定義する。シリコンと導電体とをまとめて非絶縁体と表現する。シリサイドはシリコンよりも抵抗率が低いため、導電体として扱う。実用的には、絶縁体の抵抗率は１０６Ω・ｍ以上であることが好ましく、導電体の抵抗率は１０−５Ω・ｍ以下であることが好ましい。典型的なシリコンの抵抗率は１０−５Ω・ｍより高く、１０６Ω・ｍより低い。
【００１４】
まず、第１形態の製造方法によって製造される電子放出素子（第１の電子放出素子）について図１（ａ）、（ｂ）、（ｃ）を用いて説明する。第３形態の製造方法によって製造される電子放出素子（第３の電子放出素子）について図７（ａ）、（ｂ）、（ｃ）を用いて説明する。第２形態、第４形態の製造方法によって製造される第２、第４の電子放出素子については、後述するが、動作は第１、第２の電子放出素子とほぼ同じである。図１（ａ）、図７（ａ）は電子放出素子のＸ−Ｙ上面図、図１（ｂ）、図７（ｂ）はＹ−Ｚ側面図、図１（ｃ）、図７（ｂ）はＸ−Ｚ断面図である。図１（ａ）〜（ｃ）と、図７（ａ）〜（ｃ）とで、同じ部材あるいは類似の部材については、同じ符号を付しており、必要に応じて違いを記載する。
【００１５】
図１、図７の例では、電子放出素子２は基板１上に設けられている。ここでは１つの電子放出素子２のみを示しているが、複数の電子放出素子２を１次元状あるいは２次元状に配列して電子源を構成することもできる。
【００１６】
電子放出素子２は、基板１上に、第１層１０、第２層２０、第３層３０を、基板１側からこの順で有している。各層の基板１側の面を下面、下面とは反対側の面を上面、下面と上面との間に位置する面を側面と呼ぶことにする。側面は下面及び上面に連続している。
【００１７】
第１層１０の下面１０１は基板１と接し、第１層１０の第１上面１０２は第２層２０の下面と接し、第２層２０の上面は第３層３０の下面３０１と接している。このようにして、第２層２０は第１層１０と第３層３０とに挟まれている。
【００１８】
第１層１０は、シリコンからなるシリコン部１１と、シリサイドからなるシリサイド部１２とで構成されている。第１層１０の大部分はシリコン部１１からなり、第１層１０の側面１０３および第２上面１０４を含む、側面１０３の近傍と第２上面１０４の近傍のみがシリサイド部１２となっている。すなわち、側面１０３および第２上面１０４は、シリサイド部１２で構成されている。シリサイド部１２の表面からの深さ（シリサイド部１２の厚み）は、実用的には１００ｎｍ以下である。第２上面１０４は、低電位電極１５と接続している。
【００１９】
第２層２０は、絶縁体からなる。第２層２０は、第１層１０と第３層３０との間隔を規定する機能を有する。
【００２０】
第３層３０は、少なくとも表面の一部が導電体からなる。第１の電子放出素子の１つの例において、第３層３０は、図１（ｃ）に示す様に、シリコンからなるシリコン部３１と、シリサイド（導電体）からなるシリサイド部３２とで構成されている。詳細には、第３層３０の大部分はシリコン部３１からなり、第３層３０の上面３０２および側面３０３を含む、上面３０２と側面３０３の近傍のみがシリサイド部３２となっている。ただし、第１の電子放出素子の別の例（不図示）において、第１層１０がシリコン部３１を有さずに、第１層１０の全体がシリサイドからなる場合もある。第３の電子放出素子においては、第３層３０の全体が導電体からなる。第３層３０の上面３０２は、高電位電極３５と接続している。
【００２１】
第２層２０の側面２０３は側面１０３及び側面３０３に対して、−Ｘ側に後退している。第１の電子放出素子では、側面２０３は、側面１０３近傍のシリサイド部１２及び側面３０３近傍のシリサイド部３２よりも−Ｘ側に後退している。第３の電子放出素子では、側面１０３近傍のシリサイド部１２よりも−Ｘ側に後退している。
【００２２】
側面２０３が後退している結果、第１層１０と第２層２０と第３層３０とで構成される凹部が形成されている。凹部において、第１層１０の上面１０２の一部と第３層１０の下面３０１の一部とが空隙Ｇを介して対向している。第１の電子放出素子では、シリサイド部１２とシリサイド部３２とが空隙Ｇを介して対向しており、さらに、シリコン部１１とシリコン部３１とが空隙Ｇを介して対向している。図５を用いて後述する、第２の電子放出素子では、シリサイド部１２とシリサイド部３２とが空隙Ｇを介して対向しているが、シリコン部１１とシリコン部３１との間には第２層２０が位置しており、空隙は存在していない。第３の電子放出素子では、シリサイド部１２と導電体からなる第３層３０とが空隙Ｇを介して対向しており、さらに、シリコン部１１と第３層３０とが空隙Ｇを介して対向している。このように、本発明に関する電子放出素子２は、少なくともシリサイド部１２と導電体（第１の電子放出素子における第３層３０のシリサイド部３２、第２形態における第３層３０）とが空隙を介して対向しているものである。
【００２３】
電子放出素子２の動作及び、電子線装置３について図２（ａ）を用いて説明する。なお、図２（ａ）における電子放出素子２は、第３層３０として示しているが、第３層３０は、図１に示した第１の電子放出素子のように、シリコン部３１とシリサイド部３２とで構成されていてもよいし、第３の電子放出素子のように、全体が導電体で構成されていてもよい。
【００２４】
図２（ａ）に示すように、シリサイド部１２にカソード電位Ｖｃを、第３層３０（シリサイド部３２）にゲート電位Ｖｇを付与する。カソード電位Ｖｃはゲート電位Ｖｇよりも低い電位である。シリサイド部１２が基板１に沿って延在していることにより、側面１０３を構成しているシリサイド部１２へのカソード電位Ｖｃの付与は、電子放出素子２が備える低電位電極１５を介して容易に行うことができる。また、第３層３０へのゲート電位Ｖｇの付与は、高電位電極３５を介して行うことができる。
【００２５】
シリサイド部１２とシリサイド部３２との間にＶｃとＶｇとの電位差である駆動電圧Ｖｄが印加されることによって、空隙Ｇに電界（Ｖｄ／Ｇ）が形成される。この電界によって、シリサイド部１２の第３層３０側の端部近傍から電子が電界放出される。放出された電子の電流を放出電流Ｉｅと呼ぶ。放出電流Ｉｅは、低電位電極１５からシリサイド部１２を介して供給される。シリサイド部１２に流れる電流を素子電流Ｉｆ（≧Ｉｅ）と呼ぶ。そのため、シリサイド部１２の表面（側面１０３、第２上面１０４）に沿った方向が素子電流Ｉｆの電流経路となる。このような電子放出素子は、表面伝導型の電子放出素子である。なお、第１層１０はシリコンからなるために、抵抗率は高いが、第１層１０と第３層３０との間でオーミックに流れる電流を低減するために第２層２０は、第１層１０と第３層３０とを絶縁する機能を有していると云える。このように、シリサイド部１２はカソード（電子放出体）として機能する。第３層３０（第１形態においてはシリサイド部３２）はゲート（引き出し電極）として機能する。詳細には、シリサイド部１２の空隙Ｇに露出する端部（第３層３０側の端部）が電子放出部として機能する。また、第３層３０（第１形態においてはシリサイド部３２）の空隙Ｇに露出する端部（第１層１０側の端部）が電界形成部として機能する。
【００２６】
シリサイド部１２から電界放出された電子を、基板１から離れる方向に取り出して、電子線として利用することができる、電界放出された電子の一部は、第３層３０の表面で散乱する場合や、第３層３０に吸収される場合もある。そのため、典型的には、Ｉｅ＜Ｉｆであり、１００×Ｉｅ／Ｉｆ（％）は電子放出効率と呼ばれる。放出電流Ｉｅと空隙Ｇについて説明する。本発明に係る電子放出素子においては、電界放出型の電子放出素子であり、ファウラーノルドハイムの式で示される電界で電子放出特性が記述できる。ファウラーノルドハイムの式によれば前述の素子電流Ｉｆは電子放出部に加わる電界強度に対して指数関数的な単調増加の特性を示す。すなわち同じＶｄを印加しても空隙Ｇの大きさが異なれば空隙Ｇに形成される電界強度に差が生じ、結果として得られる素子電流Ｉｆおよび放出電流Ｉｅに差が生ずる。すなわち複数の電子放出素子間での空隙１０のばらつきは、放出電流Ｉｅをばらつかせることになる。電子放出素子間でのＩｅばらつきは、抑制すべきである。電子放出効率は空隙Ｇが大きいほど高くなる傾向にあるが、空隙Ｇが大きくなると、電子放出に要する駆動電圧Ｖｄも大きくする必要がある。このように、空隙Ｇの大きさは所望の駆動条件に応じて設定する必要があり、空隙Ｇの制御が肝要である。
【００２７】
このように、電子放出素子２において、電子放出に係る動作は主に各層の側面近傍で生じる。一方、第２上面１０４や上面３０４は、空隙Ｇの近傍へ電流や電位を供給するための接続部として用いている。そのため、電子放出素子２の動作においては、側面が、第２上面１０４や上面３０４に比べて、より重要な機能を有している。
【００２８】
図１（ａ）、（ｂ）、図７（ａ）、（ｂ）に示す様に、１つの電子放出素子２は、複数の（ここでは３つ）シリサイド部１２を有することができるが、１つの電子放出素子２につき、１つのシリサイド部１２のみを有していてもよい。図１（ａ）、（ｂ）に示す様に、１つの電子放出素子２は、複数の（ここでは３つ）シリサイド部３２を有することができるが、１つの電子放出素子２につき、１つのシリサイド部３２のみを有していてもよい。また、複数のシリサイド部１２につき、１つのシリサイド部３２のみを設けることもできる。
【００２９】
電子放出素子２の一部を成す低電位電極１５や高電位電極３５を素子電極と呼ぶが、電子放出素子２は、低電位電極１５と高電位電極３５の両方を有していてもよいし、図７のように一方のみを有していてもよいし、両方を有していなくてもよい。図１（ａ）、図７（ａ）に示す様に、シリサイド部１２が複数設けられる場合には、低電位電極１５は複数のシリサイド部１２を共通に接続するように設けられる。シリサイド部３２と高電位電極３５との関係も同様である。
【００３０】
図２（ａ）は、本発明の電子放出素子２の電子放出特性を測定するときの駆動形態を示している。また、図２（ａ）に示した構成を、電子線装置３としても用いることができる。
【００３１】
電子線装置３は、電子放出素子２と、電子放出素子２に対向するアノード４とを備えている。アノード４には電子放出素子２の電位（Ｖｃ，Ｖｇ）よりも高い電位であるアノード電位Ｖａを付与する。電子放出素子２から放出された電子はアノード電位Ｖａとカソード電位Ｖｃ、ゲート電位Ｖｇに依存して、電子放出素子２とアノード４との間に形成される電界によって加速される。その結果、電子線がアノード４に照射される。このように、電子放出素子２とアノード４とで電子線装置３を構成することができる。アノード４は、電子が透過しないように厚くすることもできるし、電子が透過するように薄くしたり、グリッド状にしたりすることもできる。
【００３２】
電子線を発光部材に照射させることにより、発光部材が光を発する発光装置を構成することができる。光の波長は可視光線に限らず、赤外線や紫外線、Ｘ線でも良い。可視光線を発光させる場合には、発光部材としては、カソードルミネセンスを生じる蛍光体を好ましく用いることができる。蛍光体が発光する可視光線を利用して、表示装置を構成することもできる。Ｘ線を発光させる場合にはＣｕやＭｏなど、発光部材として電子線の衝突によって特性Ｘ線を発するような金属材料を用いることができる。発光部材が導電性を有する場合には、発光部材自体をアノード４として用いても良い。
【００３３】
電子線装置３には、本発明によって製造された複数の電子放出素子２を１次元状あるいは２次元状に配列した電子源５を用いることもできる。図２（ｂ）には多数の電子放出素子２が２次元マトリックス状に配列された電子源５を示している。本発明によれば、フォトリソグラフィ技術等でパターニングを行うことにより、多数の電子放出素子２を同時に形成することが可能となる。多数の電子放出素子２は複数（ｍ本）の行配線６２と複数（ｎ本）の列配線６３とからなるマトリックス配線で接続されている。各電子放出素子２は、低電位電極１５が行配線６２に接続され、高電位電極３５が列配線６３に接続されている。
【００３４】
次に、本発明に係る電子放出素子２を用いた表示装置６について、図２（ｃ）を用いて説明する。図２（ｃ）は表示装置６の一例を示す模式図であり、一部を切り欠いた状態で示す。
【００３５】
図７において、表示装置６は、互いに対向するリアプレート６９とフェースプレート６７とを備えている。リアプレート６９には電子源５が固定されている。ここでは、電子源５が、リアプレート６９とは別の基板１上に設けられている例を示しているが、リアプレート６９自体を、その上に電子放出素子２を形成する基板（基板１）として用いてもよい。フェースプレート６７は、透明基板６４の内面に発光部材としての、細分化された複数の蛍光体膜６５と、アノード４としてのメタルバック６６等が形成されてなる。また、リアプレート６９とフェースプレート６７との間には枠体６８が設けられている。リアプレート６９とフェースプレート６７がフリットガラス等を介して枠体６８と接合されており、外囲器７０を構成している。外囲器７０は気密性を有しており、外囲器７０の内部は真空（大気圧より低い圧力）に維持されている。
【００３６】
このような表示装置６では、放出した電子軌道を考慮して、各電子放出素子２と各蛍光体膜６５とが、アライメントして配置されている。表示装置は、端子Ｄｘ１乃至Ｄｘｍ、端子Ｄｙ１乃至Ｄｙｎ、及びアノード端子ＨＶを介して外部の電気回路（不図示）と接続している。端子Ｄｘ１乃至Ｄｘｍにはそれぞれ行配線６２が接続され、表示パネル内に設けられている電子源５、即ち、ｍ行ｎ列のマトリクス状に配列された電子放出素子群を一行（ｎ素子）ずつ順次駆動する為の走査信号が印加される。一方、端子Ｄｙ１乃至Ｄｙｎには、それぞれ列配線６３が接続され、走査信号により選択された一行の電子放出素子の各素子の出力電子ビームを制御する為の変調信号が印加される。
【００３７】
アノード端子ＨＶには、不図示の直流電圧源より、たとえば数ｋＶ〜数１０ｋＶの高電位が供給されるが、これは電子放出素子２から放出される電子を加速して、電子ビームに蛍光体を励起するのに十分なエネルギーを付与する為の加速電圧となる。
【００３８】
上述のように走査信号、変調信号、及びアノードへの高電位付与により、放出された電子を加速して蛍光体へと照射することによって、画像表示を実現する。尚、このような表示装置６の電子放出素子２や電子源５を本発明の製造方法を用いて製造することによって、電子ビームの形状の整った表示装置を構成でき、その結果、良好な表示特性を有する表示装置を提供することができる。
【００３９】
＜第１形態＞
図１に示した第１の電子放出素子２の製造方法の一例を説明する。
【００４０】
（工程ａ）
この工程ａでは、図３（ａ）に示すように、基板１上に積層体４０ａを形成する。積層体４０ａの各層は、積層方向（Ｚ方向）において、基板１側から、シリコン層１０ａ、絶縁体層２０ａ、シリコン層３０ａの順（空間的な順序）で積層されている。すなわち、積層体４０ａの各層は、シリコン層１０ａとシリコン層１０ａとの間に絶縁体層２０ａが位置する空間的な関係を有している。換言すれば、絶縁体層２０ａは、シリコン層１０ａとシリコン層３０ａに挟まれている。より詳細には、シリコン層１０ａの下面１０１ａは基板１と接し、シリコン層１０ａの上面１０２ａは絶縁体層２０ａの下面と接し、シリコン層３０ａの下面３０１ａは、絶縁体層２０ａの上面と接している。実質的に、各層の上面および下面は積層方向に対して垂直である。
【００４１】
（工程ｂ）
この工程ｂでは、図３（ｂ）に示すように、基板１上に積層構造４０ｂを形成する。このような積層構造４０ｂは、工程ａで形成した積層体４０ａを加工することによって形成することができる。積層構造４０ｂの各層は、積層方向（Ｚ方向）において、基板１側から、第１層１０ｂ、第２層２０ｂ、第３層３０ｂを有している。第１層１０ｂはシリコンからなり、第２層２０ｂは絶縁体からなり、第３層３０ｂはシリコンからなる。積層構造４０ｂは、各々が露出した、第１層１０ｂの側面１０３ｂ、第２層２０ｂの側面２０３ｂ、第３層３０ｂの側面３０３ｂを有している。側面１０３ｂと側面２０３ｂと側面３０３ｂとを少なくとも含む連続した面を、まとめて、連続面４０３ｂと呼ぶ事にする。図３（ｂ）では、側面１０３ｂと側面２０３ｂと側面３０３ｂとを太線で示してある。
【００４２】
図３（ｂ）の例では、第１層１０ｂは、その上に第２層２０ｂが位置する積層部１３ｂに加えて、延長部１４ｂを有するように形成されている。延長部１４ｂは、基板１に沿って延長しており、側面１０３ｂに連続して露出した第２上面１０４ｂを有している。また、第３層３０ｂは、側面３０３ｂに連続する第３層３０ｂの上面３０２ｂが露出するように形成されている。したがって、連続面４０３ｂは、露出した上面３０２ｂと露出した第２上面１０４ｂも含んでいる。
【００４３】
（工程ｃ）
この工程ｃでは、図３（ｂ）で示した連続面４０３ｂ上に、連続面４０３ｂを覆うように、シリサイド化し得る金属材料からなる膜（金属膜５０）を形成する。すなわち、金属膜５０は、少なくとも側面１０３ｂ上と側面２０３ｂ上と側面２０３ｂ上とに渡って連続的に形成される。このように金属膜５０を形成すると、図３（ｃ）に示すように、金属膜５０は、点線で示されるように、第１層１０ｂ上に位置する部分５１、第２層２０ｂ上に位置する部分５２、第３層３０ｂ上に位置する部分５３に区分することができる。本工程ｃにおいて、工程ｂにおける側面１０３ｂは、第１層２０ｂと部分５１との界面１０３ｃとなる。同様に、側面２０３ｂは界面２０３ｃとなり、側面３０３ｂは界面３０３ｃとなる。また、上面３０２ｂは界面３０２ｃとなり、第２上面１０４ｂは界面１０４ｃとなる。図３（ｃ）には、界面１０３ｃ、２０３ｃ、３０３ｃを太線で示した。連続面４０３ｂは積層構造４０ｂと金属膜５０との界面としての連続面４０３ｃとなる。これにより、図３（ｃ）に示した、積層構造４０ｂと、金属膜５０とを備え、積層構造４０ｂと金属膜５０とが界面（連続面４０３ｃ）をなす構造体６０を作製することができる。
【００４４】
（工程ｄ）
この工程ｄでは、図３（ｃ）で示した構造体６０の、金属膜５０と第１層２０ｂとの界面１０３ｃをシリサイド化する。シリサイド化は、構造体６０を加熱することによって行われる。本工程ｄによって、図３（ｄ）に示すように、工程ｃにおける界面１０３ｃの近傍にはシリサイド部１２が形成される。界面１０３ｃの近傍とは、具体的には、界面１０３ｃの第１層１０ｃ（シリコン）側と金属膜５０側の一方あるいは両方である。参考のために、図３（ａ）〜（ｇ）には、側面１０３ｂ、２０３ｂ、３０３ｂ、および、界面１０３ｃ、２０３ｃ、３０３ｃの位置を規定する一点鎖線を示してある。シリサイド部１２の金属成分は、部分５１に含まれるシリサイド化し得る金属材料の全部又は一部である。本工程ｄにおいて、界面３０２ｃ、界面３０３ｃ、界面１０４ｃもシリサイド化される。そのため、界面３０２ｃ、界面３０３ｃの近傍にはシリサイド部３２が形成され、同様に界面１０４ｃの近傍にもシリサイド部１２が形成される。この工程ｄで、第１の電子放出素子２の第１層１０および第３層３０が形成される。
【００４５】
シリサイド化は、シリサイド化し得る金属材料とシリコンとで形成される界面で生じるが、界面２０３ｃにはシリコンが存在していないために、界面２０３ｃは全くあるいは殆どシリサイド化されない。そのため、本工程ｄのシリサイド化は、第２層２０ｂ及び部分５２に実質的な変化が極力生じないように行われる。
【００４６】
（工程ｅ）
この工程ｅでは、図３（ｅ）に示すように、金属材料からなる部分５２をウェットエッチングによって除去して、第２層２０ｂの側面２０３ｂを再度露出させる。このとき、ウェットエッチングのエッチング液（第１エッチャント）は、シリサイド部１２に対するエッチングレートよりも、金属膜５０を構成する金属材料（部分５２）に対するエッチングレートが高いものを用いる。すなわち、本工程ｅでは、金属材料からなる部分５２を選択的に除去することによって、第２層２０ｂの側面２０３ｂを露出させる。なお、本発明におけるエッチングレートとは、任意の材料からなる膜を所定のエッチング液でエッチングした場合の、単位時間当たりの膜の厚みの減少量（ｍ／ｓ）である。対象となる膜がエッチング液によって全くエッチングされない場合には、減少量は０である。
【００４７】
エッチングを進めていくと、部分５２の厚みの減少量がシリサイド部１２の厚みの減少量よりも大きくなる。エッチングはシリサイド部１２の厚みが０になる前に、すなわち、シリサイド部１２が残存している状態で停止させる。その結果、部分５２の厚みが０になった時点、すなわち、第２層２０ｂの側面２０３ｂが露出した時点で、シリサイド部１２が残存している。同様に、シリサイド部３２も残存している。なお、部分５１、部分５３の金属材料のうち、シリサイド化しなかった金属材料があれば、この工程で除去することができる。
【００４８】
（工程ｆ）
この工程ｆでは、図３（ｆ）に示すように、第２層２０ｂの一部をウェットエッチングによって除去して、第２層２０ｂの側面２０３ｂを後退させる。このとき、ウェットエッチングのエッチング液（第２エッチャント）は、シリサイド部１２に対するエッチングートよりも、第２層２０ｂに対するエッチングレートが高いものを用いる。すなわち、本工程ｅでは、絶縁体からなる第２層２０ｂの一部を選択的に除去することによって、第２層２０ｂの側面２０３ｂを後退させる。参考のために、図３（ｅ）〜（ｇ）には、後退した側面２０３ｂの位置を規定する二点鎖線を示してある。
【００４９】
エッチングを進めていくと、第２層２０ｂの後退量がシリサイド部１２の厚みの減少量よりも大きくなる。エッチングはシリサイド部１２の厚みが０になる前に、かつ、第２層２０ｂが完全に除去される前に停止させる。すなわち、シリサイド部１２及び第２層２０ｂの一部が残存している状態で停止させる。この工程ｆで、第１の電子放出素子２の第２層２０が形成される。
【００５０】
（工程ｇ）
最後に、図３（ｇ）に示すように、シリサイド部１２と配線（不図示）との電気的な導通を取るために低電位電極１５を形成する。また、シリサイド部３２と配線（不図示）との電気的な導通を取るために高電位電極３５を形成する。
【００５１】
以上のようにして、第１の電子放出素子２を製造することができる。
【００５２】
かかる製造方法によれば、シリサイド部１２が、シリコン部１１と化学結合（シリサイド化反応）によって強固に接合している。そのため、素子電流Ｉｆの電流経路となるシリサイド部１２の機械的な強度が高く、所望の電子放出特性が長期にわたって安定して得られる。また、電子放出部となるシリサイド部１２のシリサイド部３２側の端部の位置は、部分５１と部分５２の境界の位置に応じて自己整合的に決定され、部分５２の除去に伴って電子放出部が表出する。同様に、電界形成部となるシリサイド部３２のシリサイド部１２側の端部の位置も、部分５３と部分５２の境界の位置に応じて自己整合的に決定され、部分５２の除去に伴って電界形成部が表出する。そして、側面２０３ｃの後退によって、シリサイド部１２のシリサイド部３２側の端部とシリサイド部３２のシリサイド部１２側の端部との距離を大きく変更することなく、電界形成部と電子放出部と間の空隙Ｇを形成することができる。そのため、製造工程中で、空隙Ｇの変動に影響する不確実な要因を減らすことも可能になる。その結果、例えば製造ロットが変わっても、電子放出素子２の電子放出特性のばらつきを低減することができる。あるいは、多数の電子放出素子２を基板１上に形成しても、電子放出素子２毎の電子放出特性のばらつきを低減することもできる。したがって、所望の電子放出特性を有する電子放出素子２や電子源５を製造することができる。
【００５３】
次に、電子放出素子２の製造方法の第１形態について、各工程毎に詳細に説明する。
【００５４】
（工程ａ）について
基板１は、熱処理（例えば、工程ｄにおける構造体６０の加熱）に対して耐性を有する材料が用いられる。また、熱処理に伴いガラス内部からのアルカリ元素等が拡散しにくい材料が好ましい。また、成膜材料や他の積層部材と熱膨張差が小さいものが好ましい。また、化学処理（例えば、工程ｅや工程ｆにおけるエッチング）に対する耐性を有する材料が用いられる。基板１としては、その表面が絶縁性であることが好ましい。例えば、ガラス基板や石英基板、セラミック基板、シリコン基板を用いることができる。あるいは、絶縁膜で全面がコートされた金属基板を用いることもできる。
【００５５】
積層体４０ａは、シリコン層１０ａの上に絶縁体層２０ａを形成し、その後に、絶縁体層２０ａの上にシリコン層３０ａを形成することで作製できる。典型的には、基板１上に、シリコン層１０ａとしてのシリコン膜を成膜し、シリコン膜の上に絶縁体層２０ａとしての絶縁体膜を成膜し、絶縁体膜の上にシリコン層３０ａとしてのシリコン膜を成膜する。
【００５６】
ただし、各層の形成の時間的な順序は、シリコン層１０ａ、絶縁体層２０ａ、シリコン層３０ａの順に限定されることはない。例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術で用いられているような張り合わせ方式や埋め込み方式を用いてもよい。しかし、シリコン層１０ａ、絶縁体層２０ａ、シリコン層３０ａの順に形成することは、積層体４０ａの形成が容易かつ低コストであるし、各層の上面と下面を明確かつ平滑にでき、各層の厚みを高精度に制御できるので好ましい。
【００５７】
基板１として単結晶シリコン基板（シリコンウェハ）を用いる場合には、シリコン層１０ａと単結晶シリコン基板とが一体であってもよい。すなわち、単結晶シリコン基板を加工することで、単結晶シリコン基板の表面に第１層１０ｂのような段差形状を形成することができる。さらに、単結晶シリコン基板を用いる場合には、絶縁体層２０ａを真空成膜法ではなく、単結晶シリコン基板自体に化学反応を生じさせることによって、絶縁体層２０ａとして酸化シリコン層、あるいは窒化シリコン層を形成してもよい。その場合には、絶縁体層２０ａは、熱酸化や熱窒化プロセスによって形成することができる。
【００５８】
シリコン層１０ａの厚みＴ１、絶縁体層２０ａの厚みＴ２、シリコン層３０ａの厚みＴ３は適宜設定することができる。各層の厚みは、積層方向（Ｚ方向）における各層の上面と下面との距離である。典型的には積層方向は、基板１に対して垂直であり、各層の上面と下面は基板１の表面と平行である。しかし、典型的には各層の厚みを、Ｔ２＜Ｔ３およびＴ２＜Ｔ１とすることが好ましく、Ｔ３＜Ｔ１とすること（すなわち、Ｔ２＜Ｔ３＜Ｔ１）がより好ましい。Ｔ１は、５ｎｍから５０μｍの範囲が好ましく、５０ｎｍから８００ｎｍの範囲がより好ましい。Ｔ２は、実用的には、１ｎｍから５０ｎｍの範囲が好ましく、３ｎｍから１５ｎｍの範囲がより好ましい。Ｔ３は、５ｎｍから５００ｎｍの範囲が好ましく、１０ｎｍから１００ｎｍの範囲がより好ましい。一般的に、このような積層体４０ａの各層の厚みの制御は、フォトリソグラフィー技術等による基板１に平行な面内でのパターニング幅の制御に比べて、精度が高いというメリットがある。基本的に積層体４０ａの各層の厚みＴ１，Ｔ２は電子放出素子２の第１層１０、第２層２０の厚みと同じである。第３層３０の厚みは、上面３０２近傍のシリサイド部３２の厚みによっては、Ｔ３から変化する場合もある。絶縁体層２０ａの厚みＴ２は、電子放出素子の電界放出に要する電界強度と印加する電圧の大きさに応じて設定される空隙Ｇの大きさに基づいて決定される。換言すれば、絶縁体層２０ａの厚みＴ２は、電子放出素子２の空隙Ｇの幅を決定する要因となるため、他の層に比べてより高精度で厚みを制御する必要がある。
【００５９】
シリコン層（シリコン層１０ａ、シリコン層３０ａ）は、単結晶シリコン、多結晶シリコン（ポリシリコン）、非晶質シリコン（アモルファスシリコン）の何れでも良い。ただし、シリコン膜を基板１上に成膜する場合には、容易にする観点では、非晶質シリコンを用いると成膜が容易である。なお、上記シリコンは不純物（ドーパント）を含んでいるｎ型半導体やｐ型半導体であっても良いが、不純物を含まない真性半導体であることが望ましい。シリコン膜の形成方法は一般的な真空成膜法、例えばＣＶＤ法、電子ビーム蒸着法あるいはスパッタ法を用いることができる。
【００６０】
絶縁体からなる層（絶縁体層２０ａ）は、加工性に優れる材料が用いられる。例えば酸化シリコン（ＳｉＯｘで表され、典型的にはＳｉＯ２である）、窒化シリコン（ＳｉＮｙで表され、典型的にはＳｉ３Ｎ４である）、ＢＳＧ（Ｂｏｒｏｎ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＰＢＳＧ（Ｐｈｏｓｐｈｏ  Ｂｏｒｏｎ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）が挙げられる。絶縁体層２０ａの形成方法は一般的な真空成膜法、例えばＣＶＤ法、電子ビーム蒸着法あるいはスパッタ法を用いることができる。
【００６１】
（工程ｂ）について
積層構造４０ｂの形成方法は特に限定されない。本実施形態では、工程ａと工程ｂとを別々の工程とする場合を記載したが、シリコン層１０ａ、絶縁体層２０ａ、シリコン層３０ａの各々を形成するごとに、側面１０３ｂ、側面２０３ｂ、側面３０３ｂを形成してもよい。ただし、連続面４０３ｂを平滑面とする場合には、上記したように、工程ａによって積層体４０ａを形成した後に、工程ｂで積層体４０ａを加工して連続面４０３ｂを形成することが好ましい。工程ａの後に工程ｂを行う場合には、例えば、フォトリソグラフィー技術等により、シリコン層３０ａ上に、図３（ａ）で示した領域（ｉｉ）、（ｉｉｉ）をマスクする所定のパターンの第１保護膜（不図示）を形成する。そして、第１保護層をマスクとして、領域（ｉ）に対応するシリコン層３０ａ、絶縁体層２０ａ、シリコン層１０ａを順次エッチングして、基板１を露出させる。さらに、第１保護層を除去した後に、領域（ｉ）、（ｉｉｉ）をマスクする別のパターンの第２保護層をシリコン層３０ａ上に形成する。第２保護層をマスクとして、領域（ｉｉ）に対応するシリコン層３０ａ、絶縁体層２０ａ、シリコン層１０ａを順次エッチングする。このときのエッチングは、第２保護層で保護されない領域（ｉｉ）のシリコン層１０ａが完全に除去される前に停止する。その後、第２保護層を除去すると、第３層３０ｂの上面３０２ｂが露出する。
【００６２】
連続面４０３ｂに関しては、図３（ｂ）に示すように、側面１０３ｂと側面２０３ｂ、側面２０３ｂと側面３０３ｂの各々が互いに連続していることが望ましい。このような連続面４０３ｂを便宜的に平滑面と呼ぶことにする。連続面４０３ｂが平滑面である場合、第１層１０ｂと第２層２０ｂの界面の端が、側面１０３ｂと側面２０３ｂとの境界と一致しており、第２層２０ｂと第３層３０ｂの界面の端が、側面２０３ｂと側面３０３ｂとの境界と一致している。換言すれば、側面１０３ｂと側面２０３ｂとの間に、第１層１０ｂの上面や第２層１０ｂの下面は露出せず、側面２０３ｂと側面３０３ｂとの間に、第２層２０ｂの上面や第３層３０ｂの下面は露出しない。そのため、平滑面である連続面４０３ｂには、各層間に段差が存在しない。
【００６３】
図４には、側面１０３ｂと側面２０３ｂ、側面２０３ｂと側面３０３ｂの各々（太線で示した）が互いに不連続であり、連続面４０３ｂが平滑面でない例を示した。図４（ａ）では、側面２０３ｂが側面１０３ｂおよび３０３ｂに対して、−Ｘ方向に後退しており、第１層１０ｂの上面の一部と、第３層３０ｂの下面の一部が露出している。そのため、連続面４０３ｂには、側面１０３ｂ、側面２０３ｂ、側面３０３ｂに加えて、第１層１０ｂの上面と、第３層３０ｂの下面が含まれる。図４（ｂ）では、側面１０３ｂ、３０３ｂが側面２０３ｂに対して、−Ｘ方向に後退しており、第２層２０ｂの下面の一部と、第２層２０ｂの上面の一部が露出している。そのため、連続面４０３ｂには、側面１０３ｂ、側面２０３ｂ、側面３０３ｂに加えて、第２層２０ｂの下面と、第２層２０ｂの上面が含まれる。図４（ｃ）では、側面２０３ｂが側面１０３ｂに対して−Ｘ方向に後退しており、側面３０３ｂが側面２０３ｂに対して、−Ｘ方向に後退しており、第１層１０ｂの上面の一部と、第２層２０ｂの上面の一部が露出している。
【００６４】
図３（ｂ）では連続面４０３ｃおよび側面１０３ｂ、２０３ｂ、３０３ｂのそれぞれの、積層構造４０ｂの積層方向（Ｚ方向）に対する角度は、いずれも０度である。図４（ａ）〜（ｃ）では、側面１０３ｂ、２０３ｂ、３０３ｂのそれぞれの、積層構造４０ｂの積層方向（Ｚ方向）に対する角度は、いずれも０度である。しかしながら、連続面４０３ｂ、側面１０３ｂ、側面２０３ｂ、側面３０３ｂは、積層方向に対して傾斜した斜面であってもよい。すなわち、積層方向（Ｚ方向）に対する、連続面４０３ｃの角度、あるいは、側面１０３ｂ、２０３ｂ、３０３ｂのそれぞれの角度は、０度以上９０度未満である。好ましくは０度以上６０度以下、より好ましくは０度以上４５度以下である。側面１０３ｂ、側面２０３ｂ、側面３０３ｂの積層方向に対する角度が互いに異なっていてもよい。また、連続面４０３ｃ、あるいは側面１０３ｂ、側面２０３ｂ、側面３０３ｂのそれぞれは、曲面であってもよい。連続面４０３ｃは、図中のＹ方向において凹凸が繰り返される、波状あるいは櫛歯状の面であってもよい。
【００６５】
図３（ｂ）と図４には、側面１０３ｂの、側面２０３ｂ側の端部１０３１ｂと、側面３０３ｂの、側面２０３ｂ側の端部３０３１ｂと、を示してある。端部１０３１ｂと端部３０３１ｂとを結ぶ線分の長さを表す距離ｇは第２層２０ｂの厚みＴ２に依存する。具体的には、距離ｇは、端部１０３１ｂと端部３０３１ｂとを結ぶ直線の、積層構造４０ｂの積層方向（Ｚ方向）に対する角度θによって、ｇ＝Ｔ２／ｃｏｓθで表される。図３（ｂ）や図４（ａ）、（ｂ）に示したように、端部１０３１ｂと端部３０３１ｂとを結ぶ直線が積層構造４０ｂの積層方向（Ｚ方向）に平行な場合には、θ＝０°であり、ｇ＝Ｔ２となる。連続面４０３ｂが斜面であったり、図４（ｃ）のような階段形状であったりするなど、端部１０３１ｂと端部３０３１ｂとを結ぶ直線が積層構造４０ｂの積層方向（Ｚ方向）に非平行な場合には、θ＞０°となる。θが０°以上４５°以下であれば、距離ｇは厚みＴ２の１倍以上√２倍以下に収めることができる。したがって、厚みＴ２を高精度に制御することで、距離ｇの制御性を向上することができる。
【００６６】
角度θは、工程ｂのエッチング手法に依存する。エッチングの手法としては、各層を順次ウェットエッチングしてもよいが、比較的選択比の小さいドライエッチングを好適に用いることができる。ドライエッチングとしては、サンドブラストやプラズマエッチング、イオンビームエッチングを用いることもできる。容易に連続面４０３ｂを平滑面とする上では、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）が好適である。加工する対象物の材料がフッ化物を形成し得る場合は、ＲＩＥの際の反応ガスとしては、ＣＦ４、ＣＨＦ３、ＳＦ６等のフッ素系ガスが選ばれる。またＳｉやＡｌのように塩化物を形成し得る場合はＣｌ２、ＢＣｌ３などの塩素系ガスが選ばれる。また、反応ガスに、水素や酸素、アルゴンガスなどを適宜添加することで、エッチング面（連続面４０３ｂ）の平滑性の確保あるいはエッチングスピードを上げることもできる。
【００６７】
（工程ｃ）について
シリサイド化し得る金属材料としては、Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｍｏ，Ｔａ，Ｗ，Ｔｉ，Ｃｏ，Ｎｉ，Ｐｔ，Ｐｄ，Ａｕ，Ｒｕ，Ｏｓ，Ｉｒ，Ｃｒ等の金属元素を含む、単体材料、合金材料が使用可能であり、単体材料を好ましく用いることができる。
【００６８】
図４に示したように、連続面４０３ｂが平滑面でない場合には、各層の側面の間に露出して位置する面をも覆うように、金属膜５０を形成する。すなわち、図４（ａ）に示したように、側面１０３ｂと側面２０３ｂとの間に露出する第１層１０ｂの上面（第１上面１０２ｂ）の一部、および、側面２０３ｂと側面３０３ｂとの間に露出する第３層３０ｂの下面の一部をも覆うように、金属膜５０を形成する。あるいは、図４（ｂ）に示したように、側面１０３ｂと側面２０３ｂとの間に露出する第２層２０ｂの下面の一部、および、側面２０３ｂと側面３０３ｂとの間に露出する第２層２０ｂの上面の一部をも覆うように、金属膜５０を形成する。また、金属膜５０を、第３層３０ｂの上面３０３ｂ上と第１層１０ｂの第２上面１０４ｂ上にも形成する。図４（ｃ）についても同様である。
【００６９】
金属膜５０の形成方法は一般的な真空成膜法、例えばＣＶＤ法、電子ビーム蒸着法あるいはスパッタ法で、薄膜（厚みが１μｍ以下）として形成することが望ましい。金属膜５０の厚みＴｍは５ｎｍから１００ｎｍの範囲が好ましく、５ｎｍから２０ｎｍの範囲がより好ましい。なお、金属膜５０の厚みＴｍは、第１層１０ｂの側面１０３ｂに対して垂直な方向で測定する。図４のような連続面４０３ｂが非平滑面でない場合に、連続面４０３ｃに生じる段差は、薄い金属膜５０が段差によって途切れない程度に小さく抑えることが好ましい。具体的には、工程ｂにおいて各層の側面の間に露出しうる、各層の上面または下面のＸ方向における長さは、金属膜５０の膜厚よりも小さくすることが好ましい。
【００７０】
図１（ａ）、（ｂ）に示したように、１つの電子放出素子２につき、複数のシリサイド部１２や複数のシリサイド部３２を設ける場合には、本工程ｃで複数の金属膜５０を形成する。例えば、全面に金属膜を成膜した後に、フォトリソグラフィー技術を用いて、Ｙ方向に所定のピッチでパターニングすればよい。
【００７１】
（工程ｄ）について
構造体６０の加熱は、構造体６０ごと加熱炉の中で加熱したり、ヒーターで基板１を加熱したりすることによって行うことができる。加熱時の雰囲気は、Ｎ２ガスあるいはＮ２とＨ２との混合ガス等にするとよい。シリサイド化に必要な温度は、熱処理時の温度は、シリコンの種類と金属膜５０の材料との組み合わせにより選択される。２００℃〜１０００℃の間で適宜選択される。シリサイド化に必要な温度の一例をあげると、ＭｏＳｉ２，ＴａＳｉ２，ＷＳｉ２では９００〜１１００℃、ＴｉＳｉ２では６００〜８００℃、ＣｏＳｉ２では５５０〜７００℃、ＰｔＳｉでは７００〜８００℃である。シリサイド化に要する温度は低い方が、電子放出素子を安定に作製でき、この観点では金属材料としてＰｔ、Ｔｉ、Ｃｏが好ましく、Ｃｏがより好ましい。
【００７２】
シリサイド化について図５を用いて説明する。図５（ａ）、（ｂ）の矢印の上側と下側は、シリサイド化の前後での変化を表している。シリサイド化は、シリコンと金属材料との界面１０３ｃ（界面３０３ｃも同様である）で生じるが、界面１０３ｃのシリコン側で生じるか、界面１０３ｃの金属材料側で生じるかは、金属材料によって異なる。シリサイド部３２についても同様である。なお、シリサイド化によって得られるシリサイド部１２の厚み（側面１０３からの深さ）は、金属膜５０の厚みＴｍ、加熱時間、加熱温度、金属材料の種類、第１層１０ｃの種類によって制御が可能である。第１層１０ｂの積層部１３ｂの、Ｘ方向における長さ（側面側から見た奥行き）は、界面１０３ｃからシリサイド化しうる範囲よりも十分に大きいため、第１層１０ｂのすべてがシリサイド化されることはない。典型的に、積層部１３ｂのＸ方向における長さは、シリサイド化しうる範囲の２倍以上であり、好ましくは、１０倍以上、より好ましくは１００倍に設定される。実用的には、シリサイド化し得る範囲は、１００ｎｍ以下である。一方、Ｔ３が十分に小さいと、第３層３０ｂは界面３０２ｃからすべてシリサイド化される場合もある。
【００７３】
シリサイド化における拡散種が金属材料である場合には、図４（ａ）に示すように、主に界面１０３ｃのシリコン側でシリサイド化が生じる。拡散種がシリコンである場合には、図４（ｂ）に示すように主に界面１０３ｃの金属材料側でシリサイド化が生じる。ただし、拡散種が金属材料であっても界面１０３ｃの金属材料側でわずかにシリサイド化が生じたり、拡散種がシリコンであっても界面１０３ｃのシリコン側でわずかにシリサイド化が生じたりする可能性もある。一例としては、シリサイドがＺｒＳｉ２，ＨｆＳｉ２，ＶＳｉ２，ＮｂＳｉ２，ＭｏＳｉ２，ＴａＳｉ２，ＷＳｉ２，ＴｉＳｉ２である場合はシリコンが拡散種である。シリサイドがＣｏＳｉ２、ＮｉＳｉ，ＮｉＳｉ２，ＰｔＳｉである場合は金属材料（Ｃｏ，Ｎｉ，Ｐｔ）が拡散種であり、Ｐｄ２ＳｉではＰｄもＳｉも拡散種であり得る。なお、図３（ｄ）は拡散種が金属材料である場合を示している。
【００７４】
拡散種がシリコンである場合、図５（ｂ）で示したように、シリコンが界面２０３ｃ上まで拡散し、部分５２が意図せずにシリサイド化する可能性がある。そのため、距離ｇと空隙Ｇとの一致性が低下する。また、第２層２０ｂの厚みが極端に小さい場合には、部分５２のすべてがシリサイド化されてしまい、金属材料からなる部分５２が残らない場合がある。第２層２０ｂの厚みが極端に小さい場合とは、たとえば、部分５２の、界面２０３ｃに沿った長さ（第２層２０ｂの厚みに依存し、連続面４０３ｃが平滑面である場合には、距離ｇと同等である）がシリコンの拡散長よりも短い場合などがあげられる。以上のことから、第１形態では、シリコンと金属材料の何れが拡散種であってもよいが、より精度よく空隙Ｇを形成する観点において、拡散種が金属材料であると好ましい。
【００７５】
シリサイド化における拡散種が金属材料である場合には、図４（ａ）〜（ｃ）のいずれの形態でも空隙Ｇの幅を高精度に制御することができる。一方で、シリサイド化における拡散種がシリコンである場合には、図３（ｂ）や図４（ｂ）に示す様に、第１層１０ｂの上面および第３層３０ｂの下面は露出しないことが、空隙Ｇの幅を高精度に制御する上で、好ましい。
【００７６】
空隙の幅Ｇは、側面１０３ｂの第３層３０ｂ側の端部１０３１ｂと、側面３０３ｂの第１層側の端部３０３１ｂとの距離ｇに完全にあるいはほぼ完全に一致する。特に、拡散種が金属材料である場合には、拡散種がシリコンである場合に比べて、幅Ｇと距離ｇとの一致性が高くなる。
【００７７】
（工程ｅ）について
第１エッチャントは、エッチングしたい金属材料（および、エッチングしたくないシリサイド）に応じて適宜設定することができる。シリサイド部１２に対するエッチングレートは０であることが好ましいが、シリサイド部１２はわずかにエッチングされてもよい。シリサイド部１２のエッチングレートに対する金属材料（部分５２）のエッチングレートの比（選択比）は、１０以上であることが好ましく、５０以上であることがより好ましい。本工程ｅで用いる第１エッチャントは、シリサイド部１２、３２だけでなく、シリコン部１１、シリコン部３１、基板１に対するエッチングレートが、部分５２を構成する金属材料に対するエッチングレートよりも低いものが選択される。第１エッチャントとして好適な例を表１に示す。表１の組み合わせに限定されることはなく、より適切な組み合わせを選択してもよいことは言うまでもない。表１中で、ＳＰＭは硫酸と過酸化水素水の混合溶液（Ｓｕｌｆｕｒｉｃ  Ａｃｉｄ  Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）である。エッチング液の濃度はエッチングレートに応じて適宜設定すればよい。
【００７８】
（工程ｆ）について
第２エッチャントは、エッチングしたい第２層２０ｂの絶縁体（および、エッチングしたくないシリサイド）に応じて適宜設定することができる。シリサイド部１２に対するエッチングレートは０であることが好ましいが、シリサイド部１２はわずかにエッチングされてもよい。シリサイド部１２のエッチングレートに対する第２層２０のエッチングレートの比（選択比）は、１０以上であることが好ましく、５０以上であることがより好ましい。本工程ｆで用いる第２エッチャントは、シリサイド部１２、３２だけでなく、シリコン部１１、３１や、基板１に対するエッチングレートが、第２層２０ｂを構成する絶縁体に対するエッチングレートよりも低いものが選択される。第２エッチャントとして好適な例を表１に示す。表１の組み合わせに限定されることはなく、より適切な組み合わせを選択してもよいことは言うまでもない。また、第２エッチャントとして、第１エッチャントを用いて、工程ｅと工程ｆとを連続的に行ってもよい。
【００７９】
第２エッチャントは、例えば、第２層１０ｂが酸化シリコン，ＰＳＧ，ＢＳＧ、ＰＢＳＧの場合には、フッ酸系エッチング液（ＨＦ）を用いることができる。フッ酸系エッチング液としては、ＢＨＦ（Ｈｆ＋ＮＨ４Ｆ）、ＨＦ＋ＨＦ−ＮＯ３であってもよい。第２層１０ｂが窒化シリコンの場合には、熱リン酸系エッチング液（Ｈ３ＰＯ４），ＨＦ，ＨＦ−ＣＨ３ＣＯＯＨを用いることができる。ただしフッ酸系エッチャントの、窒化シリコンに対するエッチングレートは小さいので十分な選択比が得られない場合がある。なお、側面２０３ｂの後退量を極端に大きくすると第３層３０が変形する可能性が大きくなるため、後退量は３０ｎｍ〜２００ｎｍとすることが好ましい。
【００８０】
（工程ｇ）について
図３（ｇ）では、低電位電極１５がシリサイド部１２の端を覆うように基板１上からシリサイド部１２上に渡って形成しているが、低電位電極１５を、シリサイド部１２上のみに形成していてもよい。この低電位電極１５は蒸着法、スパッタ法等の一般的真空成膜技術、フォトリソグラフィー技術により形成される。低電位電極１５の材料は、例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料が使用可能である。また、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ２，ＺｒＢ２，ＬａＢ６，ＣｅＢ６，ＹＢ４，ＧｄＢ４等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ等の窒化物も使用可能である。また、更には、有機高分子材料、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等も使用可能である。低電位電極１５の厚みとしては、５０ｎｍから５ｍｍの範囲で設定され、好ましくは５０ｎｍから５μｍの範囲で選択される。この工程は、工程ｃと同時あるいは、工程ｃと工程ｅとの間に行ってもよく、工程ｃで形成する金属膜５０の金属材料を、低電位電極１５の材料として用いてもよい。また、電子放出素子２が低電位電極１５を備えない場合には、この工程ｇは省略することもできる。たとえばマトリックス配線や、ワイヤーボンディング、プローブなどをシリサイド部１２にコンタクトさせることによって、カソード電位Ｖｃを付与してもよい。
【００８１】
【表１】
2012119278.tif 000003
【００８２】
＜第２形態＞
第２形態が第１形態と異なるのは、工程ｆ（シリサイド化の後の第２層２０ｃのエッチングによる側面２０３の後退）を省略する点である。
【００８３】
第２形態の１つの例は、工程ｃで形成する金属膜５０として、工程ｄのシリサイド化における拡散種がシリコンとなるような金属材料を用いることである。
【００８４】
工程ａ、工程ｂは第１形態と同様に行うことができる。図６（ａ）に示すように、工程ｃでは、工程ｄのシリサイド化において拡散種がシリコンとなるような金属材料からなる金属膜５０を形成する。そのような金属材料としては、例えばＺｒ，Ｈｆ，Ｖ，Ｎｂ，Ｍｏ，Ｔａ，Ｗ，Ｔｉが挙げられる。工程ｄにおいて、シリサイド化を行うと、図６（ｂ）に示すように、界面１０３ｃの金属膜５０側にシリサイド部１２が形成される。また、界面３０２ｃの金属膜５０側にシリサイド部３２が形成される。工程ｅにおいて、部分５２を選択的に除去して側面２０３ｂを露出させる。すると、図６（ｃ）に示すように、側面２０３ｂよりも＋Ｘ側の位置にシリサイド部１２とシリサイド部３２が残り、シリサイド部１２とシリサイド部３２との間に空隙Ｇが形成される。そのため、本形態では、側面２０３ｂを後退させる工程（工程ｆ）を行わない。工程ｇにおいて、第１形態と同様に低電位電極１５、高電位電極３５を形成する。以上のようにして、図６（ｄ）に示した電子放出素子２を製造することができる。
【００８５】
また、第２形態の別の例として、図３（ｂ）で示したように、工程ｂの時点で、第２層２０ｂの側面２０３ｂが、側面１０３ｂおよび側面３０３に対して、後退している場合があげられる。この場合には、拡散種がシリコンであるか金属材料であるかに関わらず、工程ｆを省略することも可能である。ただし、拡散種がシリコンである場合には、工程ｄのシリサイド化を経ても、良好な電子放出特性が得られない場合がある。これは、第１層１０ｂの上面と、第２層２０ｂの側面２０３ｂと、第３層２０ｂの下面とで形成される連続面４０３ｂの凹部内で、シリサイド部１２とシリサイド部３２とが接触して、空隙Ｇが形成されない可能性が高くなるためである。拡散種が金属材料であれば、工程ｆを省略しても、電子放出素子を良好に製造することができる。
【００８６】
本形態によれば、工程ｆを省略できるため製造工程が簡単になるだけでなく、工程ｆにおける第２エッチャントを使用せずに済むため、シリサイド部１２、３２や基板１へのダメージを低減することができる。また、第２層２０ｂや基板１、あるいは、基板１上に予め設けられた構造体６０以外の部材の材料選の余地が広がり、製造工程の制限が小さくなる。
【００８７】
＜第３形態＞
図６に示した第３の電子放出素子２の製造方法を説明する。
【００８８】
第３形態が第１形態と異なる点は、第３層１０ｂがシリコンではなく、導電体からなる点である。第３形態は第１形態と類似しているので、工程毎の違いのみを述べる。
【００８９】
（工程ａ）
この工程ａは、第１形態の工程ａとは異なり、積層体４０ａを、シリコン層１０ａ、絶縁体層２０ａ、導電体層３０ａによって構成する。先に述べたように、導電体はシリコンよりも抵抗率が低い（導電率が高い）材料である。導電体としては、各種金属、金属合金、ゲルマニウム、あるいは、金属窒化物、金属炭化物、金属硼化物、金属珪化物（シリサイド）、金属ゲルマニウム化合物（ジャーマナイド、ゲルマニド）等の化合物を用いることができる。図８（ａ）参照。
【００９０】
（工程ｂ）
この工程ｂは、第１形態の工程ｂと同様に行うことができる。ただし、積層構造４０ｂは、シリコンからなる第１層１０ｂ、絶縁体からなる第２層２０ｂ、導電体からなる第３層３０ｂで構成される。図８（ｂ）参照。
【００９１】
（工程ｃ）
この工程ｃは、第１形態の工程ｃと同様に行うことができる。拡散種は金属材料であってもよいし、シリコンであってもよいが、金属材料であることが好ましい。図８（ｃ）参照。
【００９２】
（工程ｄ）
この工程ｄにおいて、界面１０３ｃは第１形態と同様にシリサイド化されるが、界面２０３ｃ、界面３０３ｃはシリコンが存在していないため、シリサイド化されない。すなわち、この工程ｄでは、部分５２、部分５３は実質的に変化しない。ただし、第３層３０ｂの材料によっては、部分５３と第３層３０ｂが化学反応を生じる場合もある。当該化学反応によって生じた部分が導電体からなる場合には、残しておいてもよいし除去してもよいが、絶縁体からなる場合には除去することが望ましい。図８（ｄ）参照。
【００９３】
（工程ｅ）
この工程ｅにおいて、第１エッチャントを用いて部分５２を除去して側面２０３ｂを露出させると、シリサイド化されていない部分５３も第１エッチャントによって除去される。その結果、第３層３０ｂの側面３０３ｂや上面３０３ｂが露出する。図８（ｅ）参照。
【００９４】
（工程ｆ）
この工程ｆにおいて、第２層２０ｂを後退させると、導電体からなる第３層３０とシリサイド部との間に空隙Ｇが形成される。図８（ｆ）参照。
【００９５】
（工程ｇ）
この工程ｇは、第１形態の工程ｇと同様に行うことができる。第１形態と同様に省略することもできる。図８（ｇ）参照。
【００９６】
＜第４形態＞
第４形態は、図９（ａ）に示す様に、第１形態または第３形態において、工程ｆの後に、シリサイド部１２上に、低仕事関数膜７０を形成する点が第１形態または第３形態と異なる。
【００９７】
低仕事関数膜７０としては、実用的には、仕事関数が５．０ｅＶ以下であればよい。特に、その仕事関数が第１層１０を構成するシリコン部１１より小さいことが好ましく、シリサイド部１２よりも仕事関数が低いことがより好ましい。
【００９８】
低仕事関数材料としては、金属や金属化合物が挙げられる。例えば、Ｍｏ、Ｗ、Ｔｉ、Ｔａなどの遷移金属、ＺｒＯ２、ＴｈＯ２等の金属酸化物である。特に、希土類金属化合物が好ましい。例えば、Ｙ２Ｏ３、Ｌａ２Ｏ３（仕事関数は２．５ｅＶ程度）、ＣｅＯ２（３．０ｅＶ程度）、Ｐｒ２Ｏ３（２．６ｅＶ程度）等の希土類金属酸化物、ＬａＢ６（３．０ｅＶ程度）やＣｅＢ６（２．６ｅＶ程度）等の希土類金属硼化物である。
【００９９】
低仕事関数膜７０の厚みは十分に薄くすることが好ましく、特に、シリサイド部１２の厚み（側面１０３からの深さ）よりも薄いこと、及び／又は２０ｎｍ未満であることが好ましい。
【０１００】
低仕事関数膜７０を形成する方法は特に限定されない。例えば、一般的な真空成膜法、例えばＣＶＤ法、電子ビーム蒸着法あるいはスパッタ法で形成される。ＣＶＤ法として、表面伝導型電子放出素子の製造方法として広く知られている、カーボンガスを用いた活性化が挙げられる。また、斜方蒸着法や、コリメーションスパッタ法等も好ましく用いることができる。
【０１０１】
本発明によれば、ギャップ近傍の電位規定や電子供給は、シリサイド部１２によって行うことができる。そして、導電体間（シリサイド部１２と第３層３０）のギャップＧは、第２層２０の厚みＴ２によって高精度に制御することができる。図９（ｂ）には比較のために、第１層１１０、第２層１２０がともに絶縁体からなり、第３層１３０が導電体からなる形態を示した。第１層１１０の側面に導電体膜１４０と低仕事関数膜１５０が堆積されている。図９（ｂ）のような形態では、側面上の電流経路の抵抗を低くする必要がある。特に、化学的に安定な低仕事関数材料である希土類金属酸化物は導電率が低いという問題がある。そのために、低仕事関数膜１５０を形成する前に厚い導電体膜１４０を形成する必要がある。あるいは、導電体膜１４０を形成しない場合には、低仕事関数膜１５０の厚みを厚くする必要がある。このような、厚い導電体膜１４０や厚い低仕事関数膜１５０を堆積によって形成することは、間隙ＧとＴ２との差を大きくする要因である。このことは、電子放出素子の製造ばらつきにつながる。また、堆積で形成した膜の厚さを厚くすると膜応力が大きくなって剥がれ易くなる場合もある。これに対して、本発明のようにシリサイド化を用いると、十分に薄い低仕事関数膜を用いることができるため、間隙ＧとＴ２との一致性を高めることが可能になる。また、機械的に強固な構造も可能となる。
【０１０２】
したがって、優れた電子放出特性を得ることができる。
【０１０３】
＜実施例１＞
図３を用いて、第１形態の製造方法を説明する。
【０１０４】
（工程ａ）
基板１として、プラズマディスプレイ用に開発された低ナトリウムガラスであるＰＤ２００（旭硝子社製）を用意した。基板１上に、シリコン層１０ａとして、厚みが５００ｎｍの非晶質シリコン膜をスパッタ法にて成膜した。シリコン層１０ａ上に、絶縁体層２０ａとして、厚みが１０ｎｍの窒化シリコン膜をスパッタ法にて成膜した。絶縁体層２０ａ上に、非絶縁体層３０ａとして、厚みが３０ｎｍの非晶質シリコン膜を成膜した。このようにして、図３（ａ）に示した積層体４０ａを形成した。
【０１０５】
（工程ｂ）
フォトリソグラフィー技術によりシリコン層３０ａ上に領域（ｉｉ）、（ｉｉｉ）をマスクするレジストパターンを形成した後、ＲＩＥにより領域（ｉ）に対応する部分を除去した。レジストパターンを除去した後に、再度フォトリソグラフィー技術によりシリコン層３０ａ上に領域（ｉ）、（ｉｉ）をマスクするレジストパターンを形成した。そして、ＲＩＥにより領域（ｉｉｉ）に対応する部分を、シリコン層３０ａ、絶縁体層２０ａ、シリコン層１０ａの順に連続的に除去した。ＲＩＥの反応ガスとしては、ＣＦ４を用いた。このとき、シリコン層１０ａの延長部１４ｂが残るようにエッチング時間を調整した。レジストパターンを除去して、図３（ｂ）に示した積層構造４０ｂを形成した。積層構造４０ｂにおいて、第１層１０ｂ、第２層２０ｂ、第３層３０ｂの各側面は互いに連続しており、連続面４０３ｂは基板１の主面に対して８０°の角度（θ）で傾斜していた。
【０１０６】
（工程ｃ）
フォトリソグラフィー技術により積層構造４０ｂ上に、Ｙ方向に１００μｍ幅の開口を有するレジストパターンを形成した。レジストパターン上及び積層構造４０ｂ上に金属膜５０として、厚さが１０ｎｍのニッケル膜をスパッタ法に成膜した。その後、レジストパターンを除去して、余分な金属材料をリフトオフした。このようにして、図３（ｃ）に示した構造体６０を形成した。
【０１０７】
（工程ｄ）
加熱炉に構造体６０を入れて、炉内をＮ２ガス雰囲気にしたうえで、炉内温度を４００℃まで上昇させて５分間維持した後、自然冷却した。これにより、第１層１０ｂと金属膜５０との界面１０３ｃ、第３層３０ｂと金属膜５０との界面３０３ｃにニッケルシリサイドが形成された。このようにして、図３（ｄ）に示した、シリサイド部１２、３２を有する構造が得られた。
【０１０８】
（工程ｅ）
工程ｄでシリサイド化しなかった第２層２０ｂ上のニッケルを、ＳＰＭを用いてエッチング除去し、第２層２０ｂの側面２０３ｂを露出させた。この時、工程ｄで形成されたシリサイド部１２、３２はほとんどエッチングされなかった。
【０１０９】
（工程ｆ）
次に熱リン酸を用いて、第２層２０ｂの側面２０３ｂが５０ｎｍだけ後退するように、第２層２０ｂの一部を除去した。この時、工程ｄで形成されたシリサイド部１２、３２はほとんどエッチングされなかった。
【０１１０】
（工程ｇ）
最後に、低電位電極１５、高電位電極３５として、厚みが５００ｎｍの銅電極膜をスパッタ法にて成膜した。低電位電極１５は、延長部１４の端部を覆うように形成した。
【０１１１】
以上の方法で、複数の電子放出素子を同時に基板１上に作製し、図２に示した構成で電子放出素子の特性を評価した。
【０１１２】
低電位電極１５にカソード電位Ｖｃとして０Ｖを付与し、高電位電極３５におゲート電位Ｖｇとして＋５０Ｖを付与して、電子放出素子２に５０Ｖの駆動電圧Ｖｄを印加した。また、アノード電位Ｖａは＋１１．８ｋＶとした。電子放出特性を評価後に、各電子放出素子に対してＴＥＭにより図３（ｇ）における空隙Ｇの大きさを測定した。
【０１１３】
このとき第２層２０に用いた窒化シリコンの厚みは、標準偏差をσとしたとき３σで平均値に対して３σ／平均値＝５％の厚みばらつきを持っていた。
【０１１４】
電子放出特性の評価結果を表２に示す。表２は複数の電子放出素子の空隙Ｇの大きさ，素子電流Ｉｆ及び電子放出電流Ｉｅの、平均値および電子放出素子間ばらつきを示している。素子間ばらつきとしては、標準偏差をσとしたときの３σと、３σ／平均値の値を示した。表２に示すように、空隙Ｇの大きさは平均値１０．０ｎｍに対して３σ／平均値＝５％、素子電流Ｉｆは平均値６２ｕＡに対して３σ／平均値＝７２％、電子放出電流Ｉｅは平均値８ｕＡに対して３σ／平均値＝５８％であった。
【０１１５】
【表２】
2012119278.tif 000004
【０１１６】
＜比較例＞
比較例として、図９（ｂ）を用いて説明した、堆積により電流経路を形成した例を説明する。なお、図９（ｂ）で説明した低仕事関数膜１５０の成膜は省略した。
【０１１７】
まず、基板１上に、厚みが５００ｎｍの窒化シリコン膜、厚みが２０ｎｍの酸化シリコン膜、厚みが３０ｎｍの窒化タンタル膜を形成した。そして、実施例１の工程ｂと同様にして、窒化タンタル膜、酸化シリコン膜、窒化シリコン膜に対して順次エッチングを行い、各層の側面を露出させた。
【０１１８】
次いで、ＢＨＦを用いて深さ約７０ｎｍになるようにエッチング手法を用いて、酸化シリコン層をエッチングして酸化シリコン層の側面を後退させて、窒化シリコン層１１０、酸化シリコン層１２０、窒化タンタル層１３０で構成される凹部を形成した。
【０１１９】
そして、厚みが１９ｎｍのモリブデン膜１４０を表面に付着させた。モリブデン膜１４０には凹部に対応する領域に空隙が形成されていた。
【０１２０】
以上の方法により複数の電子放出素子を作成し、実施例１同様の方法で電子放出素子の特性を評価をした。このとき酸化シリコン層の厚みは、標準偏差をσとしたとき３σで平均値に対して３σ／平均値＝５％の厚み分布を持っていた。モリブデン（Ｍｏ）の厚みは、平均値に対して３σ／平均値＝５％の厚み分布を持っていた。
【０１２１】
電子放出特性の評価結果を表３に示す。表３は複数の電子放出素子の空隙Ｇの大きさ，素子電流Ｉｆ及び電子放出電流Ｉｅの、平均値および電子放出素子間ばらつきを示している。素子間ばらつきとしては、標準偏差をσとしたときの３σと、３σ／平均値の値を示した。表３に示すように、空隙Ｇの大きさは平均値９．８ｎｍに対して３σ／平均値＝８％、素子電流Ｉｆは平均値８ｕＡに対して３σ／平均値＝８８％、電子放出電流Ｉｅは平均値８ｕＡに対して３σ／平均値＝５８％であった。実施例１と比較して空隙Ｇの大きさ、素子電流のＩｆ、電子放出電流Ｉｅ共に素子間でのばらつきが大きかった。
【０１２２】
以下に、電子放出特性の評価結果を表３に示す。表２は複数作成した電子放出素子の空隙１０の大きさｄ，素子電流Ｉｆ及び電子放出電流Ｉｅの平均値、素子間ばらつきを示している。素子間ばらつきとしては、標準偏差をσとしたときの３σと、３σ／平均値の値を示した。表２に示すように、空隙１０の大きさｄは平均値９．８ｎｍに対して３σ／平均値＝８％、素子電流Ｉｆは平均値６４ｕＡに対して３σ／平均値＝９３％、電子放出電流Ｉｅは平均値８ｕＡに対して３σ／平均値＝８８％であった。実施例１と比較して空隙１０の大きさｄ、素子電流のＩｆ、放出電流Ｉｅ共に素子間でのばらつきが大きかった。
【０１２３】
【表３】
2012119278.tif 000005
【０１２４】
＜実施例２＞
第３形態を用いた例を説明する。基本的な作製方法は、非絶縁体層３０ａとして、厚みが３０ｎｍのＰｔを用い点以外は実施例１と同様である。工程ｂのＲＩＥにおける反応ガスとしては、Ｃｌ２系とＣＦ４系の混合ガスを用いた。
【０１２５】
こうして得られた電子源を用いて実施例１同様の方法で評価したところ、空隙Ｇの素子間ばらつき及び素子電流Ｉｆ、放出電流Ｉｅの素子間ばらつきは、ほぼ同等の結果が得られた。
【０１２６】
＜実施例３＞（マトリクス基板）
本実施例では、上述した本発明の実施例１で作成した電子放出素子と同様の製造方法によって形成した電子放出素子２を基板１上にマトリクス状に配列して電子源５を形成し、この電子源５を用いて図２（ｃ）に示した表示装置６を作成した。以下に本実施例で作製した表示装置の製造工程を説明する。
【０１２７】
実施例１で作製した電子源５に対して、基板１上に、銀を主成分とする列配線６３を高電位電極３５に接続するように配置した。この列配線６３は変調信号が印加される配線として機能する。次に、次の工程で形成する行配線６２と前述の列配線６３を絶縁するために、酸化シリコンからなる層間絶縁膜を配置した。次に、銀を主成分とする行配線６２を、先に形成した層間絶縁膜を介して、列配線６３と交差するように形成した。この行配線６２は走査信号が印加される配線として機能する。このようにして多数の電子放出素子２がマトリクス配線された電子源５を作製した。
【０１２８】
次いで、図７に示したように、上記基板１の２ｍｍ上方に、ガラス基板６４の内面に蛍光体膜６５とアノードとしてのメタルバック６６とを積層したフェースプレート６７を公知の手法で作製した。
【０１２９】
次に、リアプレート６９を基板１の補強部材として、基板１に貼り付け、フェースプレート６７と、リアプレート６９とを支持枠６８を間に挟んで配置した。
【０１３０】
フェースプレート６７と支持枠６８との接合部、およびリアプレート６９と支持枠６８との接合部を、低融点金属であるインジウム（Ｉｎ）を加熱し冷却することによって封着した。また、この封着工程は、真空チャンバー中で行ったため、排気管を用いずに、封着と封止を同時に行った。
【０１３１】
上述の実施例３によって表示装置６を作製し、動作させたところ、良好な画像を長期にわたって安定に表示することができた。
【符号の説明】
【０１３２】
１０ａ  シリコン層
１０ｂ  第１層
１１  シリコン部
１２  シリサイド部
１３  積層部
１４  延長部
１５  低電位電極
２０ａ  絶縁体層
２０ｂ  第２層
３０ａ  非絶縁体層
３０ｂ  第３層
３１  シリコン部
３２  シリサイド部
３５  高電位電極
４０ａ  積層体
４０ｂ  積層構造
４０３（ｂ、ｃ）  連続面
５０  金属膜
６０  構造体
【図１】
2012119278.tif 000006
【図２】
2012119278.tif 000007
【図３】
2012119278.tif 000008
【図４】
2012119278.tif 000009
【図５】
2012119278.tif 000010
【図６】
2012119278.tif 000011
【図７】
2012119278.tif 000012
【図８】
2012119278.tif 000013
【図９】
2012119278.tif 000014