(57)【要約】【課題】Ｃdsubの低減化を通じて、出力容量Ｃossの低減化に寄与する半導体装置及びその製造方法を提供する。【解決手段】半導体基板１とこの半導体基板１上に埋め込み絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性領域３内に形成された素子領域と、素子領域の少なくとも１つに接続される外部取り出し用の電極(ドレインパッド９ｐ)とを有する半導体装置において、外部取り出し用の電極９ｐ下に位置する活性領域が、埋め込み絶縁層２に到達するように形成された絶縁分離領域１１で囲まれており、絶縁分離領域１１で分離された活性領域３と、外部取り出し用の電極９ｐとの間に絶縁体１３が配されたことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と前記半導体基板上に埋め込み絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、
前記第１導電型の半導体層からなる活性領域内に形成された素子領域と、
前記素子領域の少なくとも１つに接続される外部取り出し用の電極とを有する半導体装置において、
前記外部取り出し用の電極下に位置する前記活性領域が、前記埋め込み絶縁層に到達するように形成された絶縁分離領域で囲まれており、
前記絶縁分離領域で分離された前記活性領域と、前記外部取り出し用の電極との間に絶縁体が配された半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記絶縁体がポリイミドである半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記ポリイミドは感光性ポリイミド膜である半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記絶縁体がノンドープ多結晶シリコン膜である半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記絶縁体は多結晶シリコン膜の酸化で形成された酸化シリコン膜を含む半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
多結晶シリコン膜はドープト多結晶シリコン膜であり、前記ドープト多結晶シリコン膜は全体にわたり酸化され、酸化シリコン膜を構成する半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、
前記絶縁体は、ＣＶＤ酸化膜である半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
前記絶縁分離領域は、少なくとも内壁が絶縁膜で被覆されたトレンチで構成される半導体装置。
【請求項９】
請求項１に記載の半導体装置であって、
前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴを具備しており、
前記絶縁分離領域は、
前記ドレイン領域に接続された前記外部取り出し用の電極を囲み、前記絶縁層に到達するように形成され、前記第１導電型の半導体層と、前記ドレイン領域とを絶縁分離する半導体装置。
【請求項１０】
半導体基板と前記半導体基板上に絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板を形成する工程と、
前記外部取り出し用の電極に接続された活性領域の周辺が、前記絶縁層に到達するように形成された絶縁分離領域で囲まれるように、前記半導体層内に選択的に絶縁分離領域を形成する工程と、
前記第１導電型の半導体層からなる活性領域内に素子領域を形成するとともに、
前記素子領域の少なくとも１つに接続される外部取り出し用の電極とを形成する工程とを含み、
前記外部取出し電極を形成する工程に先立ち、前記絶縁分離領域で囲まれた前記活性領域上に、絶縁膜を形成する工程を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法にかかり、特にＳＯＩパワー半導体素子の高速化に関する。
【背景技術】
【０００２】
近年、低消費電力化、高速スイッチング特性、高集積化を求めて、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術を用いたＳＯＩパワー半導体素子が注目されている。ＳＯＩパワー半導体素子としては、一例を特許文献１に示すように、ＳＯＩ基板を利用した横型二重拡散ＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ）がある。図１１は、ＳＯＩ基板を利用した横型二重拡散ＭＯＳＦＥＴの概略断面図である。このＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）は、ｎ型またはｐ型のシリコン基板等の半導体基板１上に酸化シリコン膜等の埋め込み絶縁層２を介して第１導電型半導体層としてｎ型シリコン層等のｎ型半導体層(活性領域３)が形成されてＳＯＩ基板を構成している。
【０００３】
そして、ｎ型半導体層内に第２導電型ウェル領域であるｐ型ウェル領域４と、高濃度第１導電型ドレイン領域であるｎ+型ドレイン領域６とが離間して形成され、さらに高濃度第１導電型ソース領域であるｎ+型ソース領域５がｐ型ウェル領域内に形成されている。このとき、ｐ型ウェル領域４は、埋め込み絶縁層２に達する深さまで形成されており、ｐ型ウェル領域４内には、高濃度第２導電型ボディコンタクト領域であるｐ+型ボディコンタクト領域７が形成されている。
また、ｎ+型ドレイン領域６と電気的に接続されるようにドレイン電極９が形成され、ｐ型ウェル領域４及びｎ+型ソース領域と電気的に接続されるようにソース電極が形成され、ｎ型半導体層表面の、ｎ+型ドレイン領域６とｎ+型ソース領域５との間に介在するｐ型ウェル領域４上には、ゲート酸化膜を介して導電性を有するポリシリコンより成るゲート電極１０が形成されている。ここで、ｎ型シリコン層(活性領域３)は、ドリフト領域を形成している。
【０００４】
ところで、ＳＯＩ構造のＬＤＭＯＳＦＥＴの寄生容量は、図１２に示すようにゲート・ドレイン間容量Ｃdg、ゲート・ソース間容量Ｃgs、ドレイン・ソース間容量Ｃds、ドレイン・基板間容量Ｃdsub、ソース・基板間容量Ｃssubがある。これは、図１１に示すように、各端子間に容量が形成されているためである。ＳＯＩ構造型のＬＤＭＯＳＦＥＴの出力容量Ｃossは、図１３に示すように、Ｃoss＝Ｃds+Ｃdg+Ｃdsubである。ここで、Ｃdgはゲート・ドレイン間容量であり、通常の縦型ＭＯＳＦＥＴとＳＯＩ構造型のＬＤＭＯＳＦＥＴは同一レベルである。また、Ｃdsは接合容量であり、埋め込み絶縁層２の存在により、ｐ型ウェル領域４の、ｎ＋型ドレイン領域６側の側面の面積の大きさが限定されるＳＯＩ構造は、通常の縦型ＭＯＳＦＥＴと比較して桁違いにＣdsが低くなる。
従って、ＳＯＩ構造型のＬＤＭＯＳＦＥＴは、出力容量Ｃossが低減され、同素子が高速動作と低消費電力に優れているとして注目されるに至っている。出力容量Ｃossは、同素子の高速動作と低消費電力に影響し、小さいほど良い。このＣossにおいて、Ｃdsubが占める割合は少なくなく、素子特性に影響を与えている。
【０００５】
ところが、ＳＯＩ構造型のＬＤＭＯＳＦＥＴにあっては、縦型ＭＯＳＦＥＴには存在しないＣdsub成分を有している。もっとも、縦型ＭＯＳＦＥＴと比較したとき、Ｃdsの低減分に比べてＣdsubの新規付加分は極めて小さいので、両者の出力容量Ｃossを比較するとき、Ｃdsubの新規付加分は問題にならないほど小さい値である。
【０００６】
しかしながら、ＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、Ｃossの絶対値が小さくなったことにより、ＣdsubはＣossのおよそ半分程度の割合を占める場合もあり、Ｃdsubの大きさが無視できない。
そこで特許文献２では、ｎ型半導体層と埋め込み絶縁層との界面近傍の、ｎ型半導体層内のドリフト領域にｐ-型不純物領域を形成することで、Ｃdsubの低減を図るようにした構造を提案している。
【０００７】
また素子分離方法としてトレンチ内に誘電体膜を形成し、高耐圧化、高集積化をはかるようにした横型ＭＯＳＦＥＴも提案されている（特許文献３）。
【０００８】
さらにまた、活性領域のドレインパッド下にトレンチを形成し、ドレインパッド下の容量の低減をはかるようにし、さらなる高速化にむけて、Ｃdsubの低減を図るようにした構造も提案されている（特許文献４）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００-０１２８６７号公報
【特許文献２】特開２０００-１６４８７６号公報
【特許文献３】特開２００４-１５３１４０号公報
【特許文献４】特開２０１０-１７１０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
このように、ＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、Ｃossの絶対値が小さくなったことにより、ＣdsubはＣossのおよそ半分程度の割合を占める場合もあり、Ｃdsubの大きさが無視できない。このため、Ｃdsubの低減が課題となっており、種々の改善がなされているが、さらなる高周波要素への適用、高速化にむけて、さらなるＣdsubの低減が求められている。
本発明は、前記実情に鑑みてなされたものであり、その目的とするところは、Ｃdsubの低減化を通じて、出力容量Ｃossの低減化に寄与する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
そこで本発明の半導体装置は、半導体基板と前記半導体基板上に埋め込み絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、前記第１導電型の半導体層からなる活性領域内に形成された素子領域と、前記素子領域の少なくとも１つに接続される外部取り出し用の電極とを有する半導体装置において、前記外部取り出し用の電極下に位置する前記活性領域が、前記埋め込み絶縁層に到達するように形成された絶縁分離領域で囲まれており、前記絶縁分離領域で分離された前記活性領域と、前記外部取り出し用の電極との間に絶縁体が配されたことを特徴とする。
【００１２】
また、本発明は、上記半導体装置において、前記絶縁体がポリイミドであるものを含む。
【００１３】
また、本発明は、上記半導体装置において、前記ポリイミドは感光性ポリイミド膜であるものを含む。
【００１４】
また、本発明は、上記半導体装置において、前記絶縁体がノンドープ多結晶シリコン膜であるものを含む。
【００１５】
また、本発明は、上記半導体装置において、前記絶縁体は多結晶シリコン膜の酸化で形成された酸化シリコン膜を含む。
【００１６】
また、本発明は、上記半導体装置において、多結晶シリコン膜はドープト多結晶シリコン膜であり、前記ドープト多結晶シリコン膜は全体にわたり酸化され、酸化シリコン膜を構成するものを含む。
【００１７】
また、本発明は、上記半導体装置において、前記絶縁体は、ＣＶＤ酸化膜であるものを含む。
【００１８】
また、本発明は、上記半導体装置において、前記絶縁分離領域は、少なくとも内壁が絶縁膜で被覆されたトレンチで構成されるものを含む。
【００１９】
また、本発明は、上記半導体装置において、前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴを具備しており、前記絶縁分離領域は、前記ドレイン領域に接続された前記外部取り出し用の電極を囲み、前記絶縁層に到達するように形成され、前記第１導電型の半導体層と、前記ドレイン領域とを絶縁分離するものを含む。
【００２０】
また、本発明は、半導体基板と前記半導体基板上に絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板を形成する工程と、前記外部取り出し用の電極に接続された活性領域の周辺が、前記絶縁層に到達するように形成された絶縁分離領域で囲まれるように、前記半導体層内に選択的に絶縁分離領域を形成する工程と、前記第１導電型の半導体層からなる活性領域内に素子領域を形成するとともに、前記素子領域の少なくとも１つに接続される外部取り出し用の電極とを形成する工程とを含み、前記外部取出し電極を形成する工程に先立ち、前記絶縁分離領域で囲まれた前記活性領域上に、絶縁膜を形成する工程を含む。
【発明の効果】
【００２１】
以上説明してきたように、本発明によれば、半導体装置を形成する活性領域のうち、外部接続用の電極下の少なくとも一部を、ＳＯＩ基板の絶縁膜に到達するように形成された絶縁分離領域で囲み、外部接続用の電極との間に絶縁体を形成している。このため、絶縁体が形成されることによってドレインパッド領域などの外部接続用の電極と基板との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１に係る半導体装置の概略構成を示す要部断面図
【図２】本発明の実施の形態１に係る半導体装置の上面図
【図３】本発明の実施の形態１に係る半導体装置の概略構成を示す断面図
【図４】本発明の実施の形態１に係る半導体装置の製造工程図
【図５】本発明の実施の形態２に係る半導体装置の概略構成を示す断面図
【図６】本発明の実施の形態３に係る半導体装置の概略構成を示す断面図
【図７】本発明の実施の形態４に係る半導体装置の概略構成を示す断面図
【図８】本発明の実施の形態４に係る半導体装置の製造工程図
【図９】本発明の実施の形態５に係る半導体装置の概略構成を示す断面図
【図１０】本発明の実施の形態５に係る半導体装置の製造工程図
【図１１】従来例の半導体装置の概略構成を示す断面図
【図１２】従来例の半導体装置の等価回路構成を示す図
【図１３】従来例の半導体装置の等価回路構成を示す図
【図１４】従来例の半導体装置のドレインパッド下周辺の等価回路構成を示す図
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態に係る半導体装置について、図面を参照しつつ詳細に説明する。
【００２４】
（実施の形態１）
図１および２は、本発明の実施の形態１に係るＳＯＩ基板上に形成されたＬＤＭＯＳＦＥＴを示す概略断面図および上面説明図である。図３は、本発明の実施の形態１に係る半導体装置の要部概略構成を示す図である。図４は、本発明の実施の形態１に係る半導体装置の製造工程を示す図である。
なお、以下に示す実施の形態においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型がｐ型、第２導電型がｎ型である場合にも適用可能である。
【００２５】
本発明のＬＤＭＯＳＦＥＴは、ＳＯＩ基板上に設けられた半導体装置において、外部取り出し用の電極としてのドレインパッド９ｐ下に位置する活性領域３としてのｎ型シリコン層が、埋め込み絶縁層２に到達するように形成されたトレンチＴ内に形成された酸化シリコン膜からなる絶縁分離領域１１で囲まれており、この絶縁分離領域１１で分離された活性領域３と、ドレインパッド９ｐとの間にポリイミド膜からなる絶縁体１３が配されたことを特徴とする。
【００２６】
ここで図１は図２のＡ−Ａ断面図である。本実施の形態に係るＬＤＭＯＳＦＥＴは、従来例として図１０に示したＬＤＭＯＳＦＥＴにおいて、ｎ+型ドレイン領域６のドレインパッド形成領域の活性領域３（ＳＯＩ基板の第１導電型の半導体層を構成するｎ型シリコン層）に対し、異方性エッチングにより埋め込み絶縁膜２に到達するように形成されたトレンチＴを形成し、このトレンチ内に絶縁性の樹脂膜であるポリイミド膜からなる絶縁分離領域１１が形成され、さらにこの絶縁分離領域１１で分離された活性領域３と、ドレインパッド形成領域９ｐとの間にポリイミド膜からなる絶縁体１３が配されたことを特徴とする。すなわち、ワイヤボンディングのためのボンディングパッド形成領域下を絶縁体（絶縁性領域）とすることでの容量を低減し、かつ活性領域３をトレンチＴで絶縁分離領域１１を構成することで全体としての寄生容量を低減するものである。ここでポリイミド膜としては、フォトニースと指称する東レ製の樹脂層（比誘電率３）を用いている。
【００２７】
すなわち本発明では、半導体基板１としてのシリコン基板と、シリコン基板上に埋め込み絶縁膜２を介して形成された第１導電型の半導体層としてのｎ型シリコン層（活性領域３）とを有するＳＯＩ基板と、この活性領域３内に、第２導電型の半導体層としてｎ+型シリコン層からなるソース・ドレイン領域５，６を形成した横型ＭＯＳＦＥＴを構成する。そして、ｎ+型のドレイン領域６に接続され、ドレインパッド形成領域９ｐ下となる領域を囲むように、トレンチＴを具備し、このトレンチＴ内にポリイミド膜を充填し酸化シリコン膜からなる絶縁分離領域１１を形成する。ここでは、ｎ型シリコン層からなる活性領域３内に第２導電型ウェル領域であるｐ型ウェル領域４と、高濃度第１導電型のドレイン領域であるｎ+型ドレイン領域６とが離間して形成され、高濃度第１導電型のソース領域であるｎ+型ソース領域５がｐ型ウェル領域４内に形成されている。このとき、ｐ型ウェル領域４は、埋め込み絶縁膜２に達する深さまで形成されており、ｐ型ウェル領域４内には、高濃度第２導電型のボディコンタクト領域であるｐ+型ボディコンタクト領域７が形成されている。８はソース電極、９はドレイン電極、１０はゲート電極である。８ｐはソースパッド形成領域、９ｐはドレインパッド形成領域、１０ｐはゲートパッド形成領域である。ここでゲート電極１０は蛇行するように形成したが、これはゲート幅を増大すべく形成したもので、直線でもよいことはいうまでもない。１２は絶縁膜である。２０はゲート酸化膜である。
【００２８】
また、ｎ+型ドレイン領域６と電気的に接続されるようにドレイン電極９が形成され、ｐ型ウェル領域４及びｎ+型ソース領域５と電気的に接続されるようにソース電極８が形成され、ｎ型シリコン層からなる活性領域３表面の、ｎ+型ドレイン領域６とｎ+型ソース領域５との間に介在するｐ型ウェル領域４上には、ゲート酸化膜を介して導電性を有するポリシリコンより成るゲート電極１０が形成されている。ここで、ｎ型シリコン層からなる活性領域３は、ドリフト領域を形成している。
【００２９】
この構成においては、半導体装置を形成する活性領域のドレインパッド形成領域９ｐ下の少なくとも一部を、ＳＯＩ基板の絶縁膜に到達するように形成された絶縁性領域(絶縁体)で構成している。
ここで、ドレインパッド９ｐと基板（Ｓｕｂ）１との間に発生する寄生容量（Ｃ）は次式で表される。容量和Ｃ’はＣ１とＣ２の直列容量和となるため、Ｃ’= １／（Ｃ１+ Ｃ２）となる。
Ｃ’=（Ｃ１×Ｃ２）／（Ｃ１＋Ｃ２）＜Ｃ
Ｃ  : 従来のドレインパッド・基板間の寄生容量
Ｃ’: 絶縁分離領域および絶縁体を形成した後のドレインパッド・基板間の寄生容量
Ｃ１：活性領域−基板間の寄生容量
Ｃ２：ドレインパッド−活性領域の寄生容量
この構成によれば、絶縁分離領域およびドレインパッド下の絶縁体が形成されることによってドレインパッド領域と基板間との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。
つまり、従来構造におけるドレインパッド・基板間容量は、活性領域と基板間の埋め込み絶縁層であるＢＯＸ酸化膜のみで決定されていたのに対し、本発明の構造によれば、ドレインパッド・基板間容量は、活性領域と基板間のＢＯＸ酸化膜に加え、絶縁体による容量も直列和として効果を発揮するため、従来構造よりも大きく低減される。
これは図１４に示す従来例のドレインパッド下の容量との説明図からも明らかである。
【００３０】
なお、
Ｃoss= Ｃds + Ｃdg+ Ｃdsub’
Ｃdsub  : 従来のドレイン領域・基板間の寄生容量
Ｃdsub’: 絶縁体を形成した後のドレイン領域・基板間の寄生容量
Ｃdsub1：ドレイン活性領域−基板間の寄生容量
Ｃdsub2：ドレインパッド領域−基板間の寄生容量
【００３１】
すなわち、ｎ+型のドレイン領域６に接続されるドレインパッド９ｐの下層はポリイミド膜からなる絶縁体１３となっており、この絶縁体１３上の突出領域にドレインパッド９ｐが形成されている。このため、ボンディングにあたり、表面が突出しているため、ボンディングが容易である。特に、導電性の箔を用いた帯状電極により、リードフレームとの電気的接続も容易である。また、ボンディングパッド下は絶縁分離領域１１により、他の活性領域（ｎ型シリコン層）３とは電気的には分離されている（ＤＣ電圧をかけても電流は流れない）。
このようにしてドレインパッド９ｐ下は絶縁体１３となっており、かつその下層は活性領域３がトレンチ内に形成された絶縁分離領域１１によって絶縁分離されているため、ドレイン電極９と半導体基板１との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。
【００３２】
次に、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程について説明する。
図４は、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程の一部を示す概略断面図である。本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程は、通例のＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程と略同様であるが、トレンチＴの形成およびポリイミド膜の充填によって、絶縁分離領域１１を形成しドレインパッド９ｐ下の活性領域を絶縁分離するとともに、この上層のドレインパッド９ｐとの間に形成された絶縁体１３としてポリイミド膜を形成する点が特徴である。
【００３３】
本実施の形態では、まず図４（ａ）に示すように、ＳＯＩ基板を用意し、活性領域３を構成するｎ型シリコン層に対し窒化シリコン膜などのマスクパターンを形成し、異方性エッチングを施すことで、トレンチＴを形成する。
【００３４】
そして、トレンチＴの内壁にポリイミド樹脂を充填し絶縁分離領域１１を形成する。このとき、図４（ｂ）に示すように、ポリイミド樹脂をトレンチＴの側壁から活性領域３上に乗り上げるように形成する。そしてこのポリイミド樹脂をパターニングし、絶縁分離領域１１で囲まれた領域上に残留させ、これを絶縁体１３とする。このとき、またマスクパターンを残したまま表面酸化を行い、トレンチＴの内壁に選択的に酸化シリコン膜を形成するようにしてもよい。この点については後述する。
【００３５】
そしてこの後、ポリシリコンを用いてゲート電極１０を形成し、活性領域３を構成するｎ型シリコン層内に、図示しないマスクを形成して、高エネルギーイオン注入法によりボロン（Ｂ）等のｐ型不純物を導入し、ｐ型ウェル領域４を形成した後に、ｎ+型ドレイン領域６及びｎ+型ソース領域５形成のためのｎ型不純物の導入を行う。
【００３６】
そしてこの後、図４（ｃ）に示すように、ソースおよびドレイン電極８，９を形成する。このときドレイン電極９はドレインパッド９ｐで突出した表面をもつように、絶縁体１３上に乗り上げるようにして形成される。
【００３７】
この方法によれば、通例の工程にトレンチエッチングおよび樹脂膜の充填、パターニング工程のみを追加するだけでよいので、比較的容易に製造することができる。
【００３８】
また、ＳＯＩ構造型のＬＤＭＯＳＦＥＴをインバーター等に応用するためには、その耐圧を実用的な３０Ｖ以上に設定する必要がある。
【００３９】
なお、本実施の形態においては、埋め込み絶縁膜２として酸化シリコン膜を用いたが、窒化アルミニウム（ＡｌＮ）または、酸化シリコン膜よりも誘電率が低く、かつ、熱伝導率が高い材料を用いるようにすれば、ドレイン・基板間容量Ｃdsubを低減できるとともに、オン抵抗とドレイン電流によってドリフト領域内に発生する熱を効率良く半導体基板１（シリコン基板）側に逃がして発熱を抑制することができ、熱破壊を防止することができる。
【００４０】
また、ドリフト領域をＳｉに比べて移動度が高く、熱伝導度が高く、高電界強度を有するＳｉＣまたは、同様の特性を有し、Ｓｉよりも広いバンドギャップを有する材料により形成すれば、オン抵抗が低くなり、耐圧が高くなるとともに、ドリフト領域内で発生する熱を効率良く半導体基板（シリコン基板）１側に逃がして発熱を抑制することができ、熱破壊を防止することができる。
【００４１】
なお前記実施の形態１では、ｎ＋型ドレイン領域６に接続されるドレインパッド９ｐ下領域全体に、絶縁体１３を形成したが、絶縁体１３はｎ＋型ドレイン領域６の周りを含めて少なくとも一部に形成されていてもよい。
また、前記実施の形態では絶縁体としてポリイミド膜を用いたが、感光性ポリイミドを用いることにより、マスクパターンを形成することなく、直接パターン露光を行い現像を行うのみでパターニングを行うことができるため、極めて良好である。
（実施の形態２）
次に本発明の実施の形態２について説明する。
図５は本発明の実施の形態２のＬＤＭＯＳＦＥＴを示す断面図である。上面図については実施の形態１で説明した図２と同様であるためここでは説明を省略する。
前記実施の形態では、絶縁体１３をポリイミド膜で構成したが、本実施の形態では、絶縁体としてノンドープ多結晶シリコン膜２３を用いたことを特徴とする。ｎ＋型ドレイン領域６の周りを囲むように、埋め込み絶縁膜２に到達する断面垂直のトレンチＴを形成し、このトレンチＴに酸化シリコン層を埋め込むことにより、ドレインパッド形成領域９ｐ下の活性領域３を絶縁分離するとともに、ドレインパッド９ｐと活性領域３との間にノンドープ多結晶シリコン膜２３を形成してなることを特徴とする。
【００４２】
他の構成については前記実施の形態１と同様である。
製造に際しては、トレンチエッチングのためのエッチング条件を調整する点と、トレンチ内に酸化シリコン膜を充填するように形成する、ＣＶＤ法によりノンドープ多結晶シリコン膜を形成する点で実施の形態１の製造方法と異なる。
【００４３】
この構成によれば、断面垂直のトレンチを構成しているため、絶縁分離領域１１が小さい。このため、占有面積の増大を防止し、小型のＬＤＭＯＳＦＥＴを形成することが可能となる。
【００４４】
なおトレンチ内には酸化シリコン膜を充填するようにしたが、ノンドープ多結晶シリコン膜、ポリイミド樹脂などの絶縁性樹脂でもよく、また、トレンチ内壁を酸化し、絶縁化した後、ノンドープの多結晶シリコン膜を充填してもよく、熱膨張率の差により反りや歪を生じない程度の膜であればよい。
【００４５】
（実施の形態３）
次に本発明の実施の形態３について説明する。
図６は本発明の実施の形態３のＬＤＭＯＳＦＥＴを示す断面図である。上面図については実施の形態１で説明した図２と同様であるためここでは説明を省略する。
本実施の形態では、ドレインパッド９ｐ下の絶縁体３３を多結晶シリコン膜の酸化によって形成した酸化シリコン膜を用いた点で前記実施の形態２と異なるのみで他は同様であるため、ここでは説明を省略する。すなわち、埋め込み絶縁膜２に到達する断面垂直のトレンチＴを形成し、このトレンチＴに酸化シリコン層を埋め込むことにより、ドレインパッド９ｐ下の活性領域３を絶縁分離するとともに、ドレインパッド９ｐと活性領域３との間に多結晶シリコン膜の酸化により形成した絶縁体３３を形成してなることを特徴とする。
【００４６】
他の構成については前記実施の形態２と同様である。
製造に際しては、トレンチエッチングのためのエッチング条件を調整する点と、トレンチ内に酸化シリコン膜を充填するように形成する点で実施の形態１の製造方法と異なる。
【００４７】
この構成によれば、断面垂直のトレンチを構成しているため、絶縁分離領域１１が小さい。このため、占有面積の増大を防止し、小型のＬＤＭＯＳＦＥＴを形成することが可能となる。
また、この絶縁体３３を形成するための酸化工程は厚さ方向全体にわたって形成する必要はなく、一部の深さまでの酸化であってもよい。
さらにまた、すべて酸化する場合には、不純物をドープしてドープト多結晶シリコン膜とすることで酸化速度を増大することができ、短時間で完全に酸化することができる。
この場合にも、トレンチ内壁にもドープト多結晶シリコン膜を形成しておき、酸化を行うことで、トレンチ内壁の絶縁物の充填も行うことができる。
【００４８】
（実施の形態４）
次に本発明の実施の形態４について説明する。
図７は本発明の実施の形態４のＬＤＭＯＳＦＥＴを示す断面図、図８（ａ）乃至（ｄ）はこの工程を示す要部断面図である。
本実施の形態では、常圧ＣＶＤ法により酸化シリコン膜からなる絶縁膜４３を形成したことを特徴とするものである。
製造に際しては、図８（ａ）に示すようにＳＯＩ基板の活性領域３を構成するｎ型シリコン層上にマスクＭとしての窒化シリコン膜を形成し、このマスクＭを用いて異方性エッチングを行うことにより、図８（ｂ）に示すようにトレンチＴを形成する。
この後、図８（ｃ）に示すようにＣＶＤ法により酸化シリコン膜を成膜し、フォトリソグラフィにより一部を除去し、絶縁分離領域１１を形成する。
そしてこの上層にアルミニウム薄膜を形成し、これをパターニングしてドレインパッド９ｐを含むドレイン電極を形成する。
最後に図８（ｄ）に示すように保護膜２１を形成し、ドレインパッドとなる領域に開口を形成する。
このようにして、ドレインパッド９ｐ下にＣＶＤ法で形成した酸化シリコン膜からなる絶縁膜４３を有する縦型ＭＯＳＦＥＴが形成される。
この構成により、大幅なチップ面積の低減を図ることができる。
【００４９】
他の構成については前記実施の形態１と同様である。
この構成によれば、ＣＶＤ法で形成した絶縁膜を用いているため、誘電率は４であり、より信頼性の高い絶縁分離が可能となる。
【００５０】
（実施の形態５）
次に本発明の実施の形態５について説明する。
図９は本発明の実施の形態５のＬＤＭＯＳＦＥＴを示す要部拡大断面図である。
前記実施の形態では、ｎ+型ドレイン領域６にコンタクトするドレインパッド形成領域９ｐ下に、埋め込み絶縁膜２に到達するように、トレンチを形成しトレンチによる絶縁分離を行うようにし、表面に絶縁物を形成したが、本実施の形態では、ＣＶＤ法により多結晶シリコン膜１４を形成したのち、全面酸化を行なうことで、酸化シリコン膜からなる絶縁膜６３を形成し、ドレインパッド９ｐ下の容量を低減するとともに電流が流れないようにしてなることを特徴とする。
本実施の形態では、常圧ＣＶＤ法により多結晶シリコン膜を形成したことを特徴とするものである。
製造に際しては、図１０（ａ）に示すようにトレンチＴ形成用のマスクとして窒化シリコン膜のパターンを形成し、このマスクＭを用いて異方性エッチングにより活性領域３に、トレンチＴを形成する。この後、図１０（ｂ）に示すようにＣＶＤ法によりノンドープの多結晶シリコン膜１４を成膜する。
この後、図１０（ｃ）に示すようにフォトリソグラフィにより一部を除去し、酸化し絶縁膜６３、１１ｐを形成する。
そしてこの上層にアルミニウム薄膜を形成し、これをパターニングしてドレインパッドを含むドレイン電極９を形成する。
最後に図１０（ｄ）に示すように塗布法によりポリイミド膜からなる保護膜２１を形成し、フォトリソグラフィによりドレインパッドとなる領域に開口を形成する。
このようにして、ドレインパッド９ｐ下にＣＶＤ法で形成した酸化シリコン膜からなる絶縁膜６３を有する縦型ＭＯＳＦＥＴが形成される。
他の構成については前記実施の形態１および３と同様である。
【００５１】
製造に際しては、ＳＯＩ基板上にまず絶縁分離領域を形成する工程を付加するのみである。すなわち、ｎ+型ドレイン領域６となる領域を含む活性領域となる領域に窒化シリコン膜などのマスクを形成して、埋め込み絶縁膜２に到達するまで選択酸化を行い、絶縁分離領域１１ｓを形成した後、ｐ型ウェル領域４、ｎ+型ソース領域５、ｎ+型ドレイン領域６、ｐ+型ボディコンタクト領域７を形成する。
【００５２】
この構成によっても、確実に基板容量を低減することが可能となる。
【符号の説明】
【００５３】
１  半導体基板
２  埋め込み絶縁膜
３  活性領域
４  ｐ型ウェル領域
５  ｎ+型ソース領域
６  ｎ+型ドレイン領域
７  ｐ+型ボディコンタクト領域
８  ソース電極
８ｐ  ソースパッド形成領域
９  ドレイン電極
９ｐ  ドレインパッド形成領域
１０  ゲート電極
１０ｐ  ゲートパッド形成領域
１１、１１Ｓ  絶縁分離領域
１２  絶縁膜
１３、３３、４３、６３    絶縁体（絶縁膜）
１４  多結晶シリコン膜
２０  ゲート酸化膜
２１  保護膜
２３  ノンドープ多結晶シリコン膜（絶縁膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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