(57)【要約】【課題】従来のＭＯＮＯＳ型の不揮発性半導体記憶装置の製造方法では、トップ絶縁膜のエッチング加工にウェットエッチングを用いるため、サイドエッチングが侵攻してしまうという問題があった。これにより電荷蓄積層とゲート電極との間の絶縁性が損なわれ、電気的リークが発生し、消去特性などの電気特性が低下していた。【解決手段】メモリゲート絶縁膜の形成前に保護絶縁膜を形成し、この保護絶縁膜によりメモリゲート絶縁膜のサイドエッチングを防止する製造方法とすることで、電荷蓄積層とゲート電極との間の絶縁性が向上する。そして、この保護絶縁膜を不揮発性半導体記憶装置の製造後も側壁保護膜として残してもよい。そうすると不揮発性半導体記憶装置の完成後に、他の半導体素子を形成するためのウェットエッチング工程があったとしても、メモリゲート絶縁膜がサイドエッチングされることはない。【選択図】図２
2012209338.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にソース領域及びドレイン領域を備え、これらの領域に挟まれてなるチャネル領域の前記半導体基板の表面に、トンネル絶縁膜と電荷蓄積層とトップ絶縁膜とを積層してなるメモリゲート絶縁膜を備え、該メモリゲート絶縁膜の上部にゲート電極を備えるＭＯＳＦＥＴ構造の不揮発性半導体記憶装置の製造方法であって、
前記メモリゲート絶縁膜を形成する領域の前記半導体基板表面を露出し、他の部分を覆うように保護絶縁膜を形成する保護絶縁膜形成工程と、
前記保護絶縁膜形成工程で露出した前記半導体基板表面に、前記トンネル絶縁膜、前記電荷蓄積層、前記トップ絶縁膜を順次形成して前記メモリゲート絶縁膜を形成するメモリ絶縁膜形成工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記メモリゲート絶縁膜の側端部を覆うような形状に前記保護絶縁膜をエッチング加工して側壁保護膜とする側壁保護膜形成工程を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記メモリゲート絶縁膜形成工程は、前記トップ絶縁膜を、前記電荷蓄積層を酸化処理して形成することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記チャネル領域と前記ソース領域及び前記ドレイン領域との間の前記半導体基板の領域に、前記ソース領域及び前記ドレイン領域と同一導電型であり不純物濃度が低いライトドープ領域を形成するライトドープ領域形成工程を有することを特徴とする請求項１から３のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリゲート絶縁膜内の電荷蓄積層に電荷を蓄積することで情報を記憶する不揮発性半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、電源供給が中断されても記憶したデータを維持する特性を有する。
現在、不揮発性半導体記憶装置は、フローティングゲートを有するＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）型が広く使用されており、特に比較的製造工程が単純な積層ゲート構造が多く採択されている。
【０００３】
積層ゲート構造の不揮発性半導体記憶装置は、半導体基板上にトンネル絶縁膜、導電性の膜で構成するフローティングゲート（電荷蓄積層）、ゲート層間絶縁膜、制御ゲート電極を順次積層し、フローティングゲートの両端部分の半導体基板内にソース、ドレインを形成する構造である。
【０００４】
フローティングゲートは、制御ゲート電極及び半導体基板から電気的に隔離された状態であり、自由に電荷を保持することが可能となるため、フローティングゲートに保持された電荷の有無によって、情報の記憶の有無とすることができる。
【０００５】
このような不揮発性半導体記憶装置に情報を記憶させるには、制御ゲート電極から所定の書き込み電圧を印加し、半導体基板側から電荷（電子又は正孔）をトンネル絶縁膜を介してフローティングゲートに注入させることが一般的である。このとき、電荷に高エネルギを与えホットキャリア化して注入させる手法や、トンネル絶縁膜にトンネル電流を流して注入させる手法などが知られている。
【０００６】
フローティングゲートは電気的に他と隔離されているので、非常に長い持間そこに留まることができるが、注入されたフローティングゲート内の電荷は自由電荷状態であるから、フローティングゲートの下のトンネル絶縁膜が一部分でも損傷されれば、そこから抜け出し、フローティングゲート内に蓄積された電荷を全て失うこととなる。このような不良モードを回避するため、フローティングゲートを有する不揮発性半導体記憶装置においては、十分な厚さのトンネル絶縁膜が求められる。
【０００７】
しかしながら、トンネル絶縁膜の厚さが増加すると、トンネル絶縁膜の破壊確率は減少する一方、半導体基板側からの電荷の注入がしにくくなるため、制御ゲート電極から印加する書き込み電圧も上昇し、不揮発性半導体記憶装置の動作電圧も上昇してしまう。その結果、不揮発性半導体記憶装置全体の消費電力も増加してしまう。
【０００８】
このような問題を解決するため、ＭＯＳＦＥＴ型の不揮発性半導体記憶装置でありながら、メモリゲート絶縁膜に特徴を有するＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体記憶装置が提案されている。
【０００９】
ここで、一般的なＭＯＮＯＳ型の不揮発性半導体記憶装置を図５を用いて説明する。図５はその断面を模式的に示す図である。図５において、５０は半導体基板、５１はトンネル絶縁膜、５２は絶縁性の電荷蓄積層、５３はトップ絶縁膜、５４はゲート電極、５５は
ソース及びドレインとなる高濃度不純物層である。トンネル絶縁膜５１と電荷蓄積層５２とトップ絶縁膜５３とでメモリゲート絶縁膜５６を構成する。
【００１０】
ＭＯＮＯＳ型の不揮発性半導体記憶装置は、半導体基板５０上にトンネル絶縁膜５１、電荷蓄積層５２、トップ絶縁膜５３を順次積層したメモリゲート絶縁膜５６を有している。そのメモリゲート絶縁膜の上部にゲート電極５４を設けている。このメモリゲート絶縁膜５６の両端部分の半導体基板５０の内部に高濃度不純物層５５を設けている。
【００１１】
ＭＯＮＯＳ型の不揮発性半導体記憶装置の電荷蓄積層５２は、フローティングゲートを有する不揮発性半導体記憶装置と違い、絶縁性の膜で構成している。このため、蓄積された電荷は、拘束電荷状態であるため、トンネル絶縁膜５１の一部分が損傷されても、失われる電荷は僅かである。
【００１２】
したがって、ＭＯＮＯＳ型の不揮発性半導体記憶装置は、フローティングゲートを有する不揮発性半導体記憶装置に比べ、トンネル絶縁膜５１の膜厚を薄くすることができる。これにより、ＭＯＮＯＳ型の不揮発性半導体記憶装置は、より低い動作電圧で駆動することが可能となり、その消費電力を低減することができる。
このようなＭＯＮＯＳ型の不揮発性半導体記憶装置は、多くの提案を見るものである（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平４−３４３４７７号公報（３頁−４頁、第１図）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
特許文献１に示した従来技術は、一般的なＭＯＮＯＳ型の不揮発性半導体記憶装置について言及している。そのようなＭＯＮＯＳ型の不揮発性半導体記憶装置を製造するときは、半導体基板上にトンネル絶縁膜、電荷蓄積層、トップ絶縁膜を順次積層し、その後に所定の形状にこれらの膜をエッチング除去してメモリゲート絶縁膜を形成する。
【００１５】
しかし、発明者が検討したところによると、トンネル絶縁膜、電荷蓄積層、トップ絶縁膜をエッチング除去するときに、トンネル絶縁膜とトップ絶縁膜とがサイドエッチングされてしまうことがわかった。
【００１６】
その状況を表したものが図６である。図６は、ＭＯＮＯＳ型の不揮発性半導体記憶装置の製造途中を模式的に示す断面図である。
図６において、６０はシリコン半導体基板、６１ａ，６１ｂはトンネル絶縁膜（シリコン酸化膜）、６２ａ，６２ｂは電荷蓄積層（シリコン窒化膜）、６３ａ，６３ｂはトップ絶縁膜（シリコン酸化膜）である。６４はマスク材（フォトレジスト）である。６６はメモリゲート絶縁膜である。
【００１７】
図６（ａ）は、シリコン半導体基板６０上に、トンネル絶縁膜６１ａ、電荷蓄積層６２ａ、トップ絶縁膜６３ａを順次積層し、その上部の所定の領域にマスク材６４を設けた状態を示している。その後の製造工程で、マスク材６４の形状に合わせてトンネル絶縁膜６１ａ、電荷蓄積層６２ａ、トップ絶縁膜６３ａで構成するメモリゲート絶縁膜６６をエッチング加工する。
図６（ｂ）は、マスク材６４に沿って、メモリゲート絶縁膜６６を順次エッチング加工した後の様子を示したものである。
【００１８】
図６（ｂ）に示したように、電荷蓄積層６２ｂは、マスク材６４の形状に合わせて形状加工されており、マスク材６４の端部とその端部とが一致しておりサイドエッチングがない。しかし、トンネル絶縁膜６１ｂ及びトップ絶縁膜６３ｂは、サイドエッチングされている。特にトップ絶縁膜６３ｂはサイドエッチング量が多い。
【００１９】
このような状況になるのは、トンネル絶縁膜、電荷蓄積層、トップ絶縁膜のそれぞれの膜ごとに別々のエッチング条件を用いてエッチング加工することが関係している。
トップ絶縁膜６３ａ及びトンネル絶縁膜６１ａのエッチングにはフッ酸によるウェットエッチングを用い、電荷蓄積層６２ａのエッチングにはフッ素系ガスによるドライエッチングを用いるのであるが、トンネル絶縁膜６１ａ、トップ絶縁膜６３ａはそれぞれウェットエッチングを用いているためである。
【００２０】
そもそもウェットエッチングは等方性であるからサイドエッチングが発生しやすい。このため、トンネル絶縁膜はサイドエッチングされてしまうが、トップ絶縁膜は、そのトンネル絶縁膜のウェットエッチング時には２回目のエッチング環境となるから、エッチング液に２度も晒されることになる。このため、トップ絶縁膜は、さらにサイドエッチングされてしまうのである。
【００２１】
このような製造方法を採択する背景として、トンネル絶縁膜、電荷蓄積層、トップ絶縁膜の各膜の膜厚が薄いこと、及び下地膜となる半導体基板のオーバーエッチング量の制御の難しさが挙げられる。
すなわち、トンネル絶縁膜、電荷蓄積層、トップ絶縁膜の各膜は不揮発性半導体記憶装置の電気特性にもよるが、数Åから数十Å程度の薄膜であり、トンネル絶縁膜のエッチング加工の際に、下部の素子形成領域の半導体基板の表面がエッチングされてしまうと、後の製造工程でソース領域やドレイン領域を形成すべく不純物イオンをイオン注入した際に、不純物イオンの拡散状態が変化してしまうのである。
【００２２】
ＭＯＮＯＳ型の不揮発性半導体記憶装置はＭＯＳＦＥＴ型の素子であるから、このような不純物イオンの拡散状態変化が起きると、その閾値電圧がシフトしてしまったり、リークが発生してしまうなどの問題が起きる。
【００２３】
このため、トンネル絶縁膜、電荷蓄積層、トップ絶縁膜のエッチングは、下地の半導体基板に対して選択性の良い条件を用いなければならないという事情がある。
【００２４】
トンネル絶縁膜、トップ絶縁膜の加工形状だけを考慮するのであれば、ウェットエッチングに比較してサイドエッチング量が大変少ないドライエッチングを用いることが望ましい。しかしながら、ドライエッチングはエッチングレートの面内均一性が悪く、また高エネルギのプラズマを用いるため、下地膜に対する選択性が悪い。
したがって、トンネル絶縁膜及びトップ絶縁膜のエッチングには、半導体基板に対して選択性の高いウェットエッチングを用いざるを得ないのである。
【００２５】
さて、図６（ｂ）に示したようなサイドエッチングが発生したＭＯＮＯＳ型の不揮発性半導体記憶装置は、半導体素子として大きな問題を抱えている。
本来、トップ絶縁膜は、その上部のゲート電極から電荷蓄積層へ不必要なキャリア注入が発生しないように、充分な絶縁性を有していなければならない。しかしながら、図６（ｂ）に示した状態では、トップ絶縁膜６３ｂが大きくサイドエッチングされているため、図示しないゲート電極との間の絶縁性が保たれず、ゲート電極からのキャリアがトップ絶縁膜を通過して電荷蓄積層へ注入されてしまうことがある。
【００２６】
このようなことが起きると、例えば、消去不良などの不揮発性半導体記憶装置の動作上
の不具合を生じてしまうのである。
Ｎチャネル型のＭＯＮＯＳ型の不揮発性半導体記憶装置を例にして説明する。この場合、正孔がキャリアとなるため、情報の書き込み状態では電荷蓄積層に電子を蓄積しているが、その情報の消去の際は、ゲート電極から消去電圧を印加する。その際、図６（ｂ）に示した状態では、ゲート電極から電荷蓄積層へ電子が注入されてしまうため、電荷蓄積層に蓄積している電子を排除することができない。このため、消去不良が発生するのである。
【００２７】
以上の説明で明らかなように、一般的なＭＯＮＯＳ型の不揮発性半導体記憶装置を製造しようとしたとき、閾値電圧のシフトやリークといった電気特性悪化を防止しようとした製造方法を用いると、特にトップ絶縁膜にサイドエッチングが発生し、電荷蓄積層の絶縁性が保たれなくなり、不揮発性半導体記憶装置として消去不良などの動作上の不具合が発生してしまうのである。
【００２８】
本発明は、そのような課題を解決するためになされたものであって、トンネル絶縁膜やトップ絶縁膜をサイドエッチングから保護する不揮発性半導体記憶装置の製造方法を提供するものである。
【課題を解決するための手段】
【００２９】
上記目的を達成するために、本発明の不揮発性半導体記憶装置の製造方法は、以下の方法を採用するものである。
【００３０】
半導体基板にソース領域及びドレイン領域を備え、これらの領域に挟まれてなるチャネル領域の半導体基板の表面に、トンネル絶縁膜と電荷蓄積層とトップ絶縁膜とを積層してなるメモリゲート絶縁膜を備え、そのメモリゲート絶縁膜の上部にゲート電極を備えるＭＯＳＦＥＴ構造の不揮発性半導体記憶装置の製造方法であって、メモリゲート絶縁膜を形成する領域の半導体基板表面を露出し、他の部分を覆うように保護絶縁膜を形成する保護絶縁膜形成工程と、保護絶縁膜形成工程で露出した半導体基板表面に、トンネル絶縁膜、電荷蓄積層、トップ絶縁膜を順次形成してメモリゲート絶縁膜を形成するメモリゲート絶縁膜形成工程と、を有することを特徴とする。
【００３１】
このようにすれば、メモリゲート絶縁膜をウェットエッチングで加工するときでも、保護絶縁膜がメモリゲート絶縁膜の側壁を保護するため、サイドエッチングを防止することができる。
【００３２】
メモリゲート絶縁膜の側端部を覆うような形状に保護絶縁膜をエッチング加工して側壁保護膜とする側壁保護膜形成工程を有するようにしてもよい。
【００３３】
このようにすれば、不揮発性半導体記憶装置を形成したあと、隣接するなどして他の半導体素子を製造する工程があっても、不揮発性半導体記憶装置のメモリゲート絶縁膜がサイドエッチングされることはない。
【００３４】
メモリ絶縁膜形成工程は、トップ絶縁膜を、電荷蓄積層を酸化処理して形成してもよい。
【００３５】
このような構成にすることにより、ＣＶＤ法による酸化膜などに比べて、膜質の良いトップ絶縁膜を形成することができる。
【００３６】
チャネル領域とソース領域及びドレイン領域との間の半導体基板の領域に、ソース領域及びドレイン領域と同一導電型であり不純物濃度が低いライトドープ領域を形成するライ
トドープ領域形成工程を有するようにしてもよい。
【００３７】
このような構成にすることにより、不揮発性半導体記憶装置への書き込みの際に、より高い電界をチャネル領域とソース領域やドレイン領域との境界に印加できるから、ホットキャリア注入を行う際により安定して書き込みができるようになる。
【発明の効果】
【００３８】
本発明によれば、トンネル絶縁膜やトップ絶縁膜にサイドエッチングが発生しない。これにより、ゲート電極と電荷蓄積層間とで絶縁性が保たれ、動作上の不具合がない不揮発性半導体記憶装置を製造することができる。
【００３９】
また、メモリゲート絶縁膜形成後にも保護絶縁膜をエッチング加工して側壁保護膜として残すことで、不揮発性半導体記憶装置を形成したあと、隣接する他の素子を製造することがあって、その際にウェットエッチングを行ったとしてもメモリゲート絶縁膜がサイドエッチングされることはない。
【図面の簡単な説明】
【００４０】
【図１】本発明の不揮発性半導体記憶装置の製造方法の第１の実施形態を説明するために模式的に示す断面図である。
【図２】本発明の不揮発性半導体記憶装置の製造方法の第１の実施形態を順に説明するための断面図である。
【図３】本発明の不揮発性半導体記憶装置の製造方法の第２の実施形態を説明するために模式的に示す断面図である。
【図４】本発明の不揮発性半導体記憶装置の製造方法の第２の実施形態を順に説明するための断面図である。
【図５】知られているＭＯＮＯＳ型の不揮発性半導体記憶装置を説明する断面図である。
【図６】知られているＭＯＮＯＳ型の不揮発性半導体記憶装置のサイドエッチングの様子を説明する断面図である。
【発明を実施するための形態】
【００４１】
本発明の不揮発性半導体記憶装置の製造方法は、トンネル絶縁膜、電荷蓄積層、トップ絶縁膜で構成するメモリゲート絶縁膜の側壁を保護する保護絶縁膜を、そのメモリゲート絶縁膜を成膜する前に形成するために、メモリゲート絶縁膜を所定の形状にエッチング加工するときに、サイドエッチングが発生しないのである。
【００４２】
この保護絶縁膜は、メモリゲート絶縁膜を所定の形状に加工した後に除去してもよいのであるが、保護絶縁膜を所定の形状に加工してメモリゲート絶縁膜の側壁部分に残して側壁保護膜とすることにより、不揮発性半導体記憶装置の完成後に、他の半導体素子を形成するためのウェットエッチング工程があったとしても、メモリゲート絶縁膜がサイドエッチングされることはない。
【００４３】
また、側壁保護膜を残すことで、不純物の進入等からメモリゲート絶縁膜の側壁部分を保護することもできるから、製造後も不揮発性半導体記憶装置を保護することができる。
このように保護絶縁膜を側壁保護膜として残した形状は、ＭＯＳＦＥＴで言えば、ゲート絶縁膜の側壁部分に設けるサイドウォールに似た構造になる。
【００４４】
以下、本発明の不揮発性半導体記憶装置の製造方法を図面を用いて説明する。２つの実施の形態があり、第１の実施形態は、本発明の特徴的な製造方法を示すものであり、第２の実施形態は、ライトドープ領域をさらに設ける製造方法を示すものである。共に、ＭＯＮＯＳ型の不揮発性半導体記憶装置を用いて説明する。
【００４５】
なお、説明にあっては、図面を指示しながら説明を行うが、指示していない図面も適宜参照されたい。また、同一の構成には同一の番号を付与しており、詳細な説明は省略する。
【実施例１】
【００４６】
［第１の実施形態の説明：図１、図２］
不揮発性半導体記憶装置の製造方法の第１の実施形態を図１、図２を用いて説明する。
図１は、不揮発性半導体記憶装置の構造を模式的に示す断面図、図２は製造方法を順に説明するために模式的に表した断面図である。なお、発明に使用する図は、発明を説明するために必要な部分のみを示す模式図としており、金属配線、最終保護膜などは省略している。
【００４７】
まず、図１を用いて構造を説明する。
この構造は、保護絶縁膜を設けてメモリゲート絶縁膜の側壁を保護して製造したあと、この保護絶縁膜を加工して側壁保護膜として残した形状である。
【００４８】
図１において、１は半導体基板、２はトンネル絶縁膜、３は電荷蓄積層、４はトップ絶縁膜、５は側壁保護膜、６はゲート電極、７はソース領域又はドレイン領域となる高濃度不純物層である。１１はトンネル絶縁膜２と電荷蓄積層３とトップ絶縁膜４とで構成するメモリゲート絶縁膜である。
【００４９】
半導体基板１は、例えば、シリコン基板を用いることができる。また、トンネル絶縁膜２、トップ絶縁膜４はシリコン酸化膜で構成することができる。そして、電荷蓄積層３はシリコン窒化膜によって構成することができる。
【００５０】
高濃度不純物層７は、不揮発性半導体記憶装置のソース領域やドレイン領域となる。どちらがソースでどちらがドレインになるかについては、この不揮発性半導体記憶装置をどのように動作させるかや図示しない金属配線の配線の仕方によっても決定するため、一概には断定できない。
【００５１】
ＭＯＮＯＳ型の不揮発性半導体記憶装置は、半導体基板１上にトンネル絶縁膜２、電荷蓄積層３、トップ絶縁膜４を順次積層し、これらでメモリゲート絶縁膜１１を構成する。そのメモリゲート絶縁膜１１の上部にゲート電極６を設けている。このメモリゲート絶縁膜１１の側壁部分には、側壁保護膜５を設けている。そして、側壁保護膜５を含むメモリゲート絶縁膜１１の両端部分の半導体基板１の内部に高濃度不純物層７を設けている。
【００５２】
図１に示す例では、側壁保護膜５は、メモリゲート絶縁膜１１と垂直方向の高さがほぼ同一となるように形成しているが、メモリゲート絶縁膜１１よりもその高さが高くてもかまわない。
側壁保護膜５は、トップ絶縁膜４の側壁を保護する必要があるから、垂直方向に構造的に制限がなければ、メモリゲート絶縁膜１１よりも高く形成する方が好ましい。
【００５３】
なお、ＭＯＮＯＳ型の不揮発性半導体記憶装置の電気特性にもよるが、メモリゲート絶縁膜１１の膜厚は、８０〜１００Å程度である。このメモリゲート絶縁膜１１の膜厚よりも側壁保護膜５を厚くするときは、各膜がエッチング工程中に目減りする量などを鑑みてマージンを取って設定するなどしてもよい。
【００５４】
また、高濃度不純物層７は、側壁保護膜５と平面的に重ならないように設けている例を示しているが、高濃度不純物層７をメモリゲート絶縁膜１１方向（水平方向）に延長して
、側壁保護膜５と平面的に重なるようにしてもかまわない。
【００５５】
次に、図２を用いて製造方法を説明する。
図２において、８はフィールド酸化膜、９は保護絶縁膜であり、不揮発性半導体記憶装置を形成後にもこの保護絶縁膜を残したものが側壁保護膜５である。図２（ａ）から図２（ｄ）は、共に図１に示す断面図と同一の方向から見た図である。
【００５６】
図２（ａ）は、素子分離工程後の様子を説明する図である。
図２（ｂ）は、保護絶縁膜９を形成してチャネル領域となる半導体基板１の表面を露出させた保護絶縁膜形成工程を説明する図である。
図２（ｃ）は、トンネル絶縁膜２、電荷蓄積層３、トップ絶縁膜４を順次積層するメモリゲート絶縁膜形成工程を説明する図である。
図２（ｄ）は、保護絶縁膜９をエッチング加工して側壁保護膜５を形成する側壁保護膜形成工程と、ゲート電極６及び高濃度不純物層７を形成する工程を説明する図である。
【００５７】
まず、素子分離工程を説明する（図２（ａ））。
半導体基板１を選択的に酸化し、素子絶縁膜であるフィールド酸化膜８を形成する。この製造工程は、ＬＯＣＯＳ（ＬｏＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法と呼ばれる公知の選択酸化法で形成する。フィールド酸化膜８の膜厚は、例えば、５０００Å程度である。
【００５８】
フィールド酸化膜８を形成した後は、半導体基板１の表面が露出しており、この部分が素子形成領域となっている。この素子形成領域に、不揮発性半導体記憶装置のメモリゲート絶縁膜をはじめとする構成物を形成する。フィールド酸化膜８によって、隣接する不揮発性半導体記憶装置との電気的絶縁性が確保される。
【００５９】
次に、保護絶縁膜形成工程を説明する（図２（ｂ））。
図２（ｂ）に示すように、フィールド酸化膜８に囲まれた素子形成領域より内側の、メモリゲート絶縁膜を形成すべき領域であるチャネル領域のみ開口するようにして保護絶縁膜９を形成する。このときの保護絶縁膜９の膜厚は、８０〜１００Åである。図２は模式図であるから、保護絶縁膜９の膜厚がフィールド酸化膜８と同等かそれ以上あるように記載しているが、それは図面を見やすくするためである。ちなみに、フィールド酸化膜８の膜厚は、５０００Å程度である。
【００６０】
保護絶縁膜９の形成は、まず、半導体基板１の表面をフィールド酸化膜８も含めて酸化し、半導体基板１の上部に保護絶縁膜９を形成する。その後、メモリゲート絶縁膜を形成すべきチャネル領域を、知られているようなマスクとエッチングとを用いる一般的なエッチング処理によって開口し、半導体基板１を露出させる。
【００６１】
保護絶縁膜９の膜厚は、トンネル絶縁膜と電荷蓄積層とトップ絶縁膜とで構成するメモリゲート絶縁膜の膜厚と同じかそれよりも厚くなるように形成する。そしてその材質は、シリコン酸化膜で形成することができる。
【００６２】
なお、この保護絶縁膜９の形成は、上述の製造方法では半導体基板１を酸化処理して行う例を示したが、これに限定はしない。
例えば、半導体基板１の上部に、シリコン酸化膜を公知のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学気相成長）法などにより堆積させて形成してもよいのである。
【００６３】
次に、メモリゲート絶縁膜形成工程を説明する（図２（ｃ））。
まず、チャネル領域部分が開口した保護絶縁膜９のその開口部分の半導体基板１の表面を酸化してトンネル絶縁膜２を形成する。そして、トンネル絶縁膜２の上面に電荷蓄積層３を知られているＣＶＤ法などで形成する。このとき、図示しない所定のマスク材を用いて、トンネル絶縁膜２の上面以外に電荷蓄積層が形成されないようにしてもよい。そして、電荷蓄積層３の表面を酸化してトップ絶縁膜４を形成する。
【００６４】
その後、図示しない所定のマスク材を用いて、チャネル領域部分（保護絶縁膜９は開口している領域）を覆い、保護絶縁膜９と平面的に重なる電荷蓄積層３とトップ絶縁膜４（すなわち、保護絶縁膜９の上にはみ出した電荷蓄積膜３とトップ絶縁膜４）とをエッチング処理によって除去し、メモリゲート絶縁膜１１を形成する。
メモリゲート絶縁膜１１の膜厚は、不揮発性半導体記憶装置の電気特性にもよるが、例えば、８０〜１００Åである。
【００６５】
このようにすることで、メモリゲート絶縁膜１１はサイドエッチングされずに、設計どおりの幅で形成することができる。
【００６６】
次に、図１に示す例のような、保護絶縁膜９を所定の形状にエッチング加工して側壁保護膜５として残す場合を含めた以降の製造方法を説明する（図２（ｄ））。
図２（ｃ）に示す状態の半導体基板１の上部に、図示しないマスク材を形成する。このマスク材を用いて、保護絶縁膜９を、メモリゲート絶縁膜１１の側壁部分のみに膜が残るような形状に保護絶縁膜９をウェットエッチングし、側壁保護膜５を形成する。これが側壁保護膜形成工程である。
【００６７】
側壁保護膜形成工程の後は、素子形成領域では保護絶縁膜９として存在していた部分がなくなっているので、側壁保護膜５とフィールド酸化膜８との間の半導体基板１は露出している。この領域に高濃度不純物層７を形成する。高濃度不純物層７は、知られているイオン注入技術により形成する。その後、図示はしないが、イオン注入技術により半導体基板１に注入された不純物イオンを活性化させる熱処理工程をすぐさま行ってもかまわない。
【００６８】
ところで、保護絶縁膜９は、そもそもその膜厚がメモリゲート絶縁膜１１と同等程度であるから、薄膜である。したがって、この保護絶縁膜９を残したままでも、高濃度不純物層７を形成するときのイオン注入は可能である。つまり、図２（ｃ）に示す状態で保護絶縁膜９を貫通させて半導体基板１に不純物をイオン注入させることもできる。
もちろん、保護絶縁膜９の膜厚は、メモリゲート絶縁膜１１よりも厚くしてもかまわないから、その膜圧がかなり厚いとき（例えば、数千Åなど）は、高濃度不純物層７を形成する領域の保護絶縁膜９を除去するなどして半導体基板１にイオン注入する方が好ましい。
【００６９】
図２（ｄ）に示す例では、側壁保護膜５とフィールド酸化膜８との間に高濃度不純物層７を形成する場合を示した。もちろん、これに限定するものではない。
例えば、知られている斜め打ち込みイオン注入技術を用いれば、不純物イオンを半導体基板１に対して角度を付けてイオン注入できるから、右傾斜、左傾斜、傾斜なしと、それぞれマスク材で所定領域を覆いつつ３回のイオン注入を行うことで、側壁保護膜５の下部の半導体基板１まで延長した高濃度不純物層７を形成することができる。
【００７０】
そして、半導体基板１の上部に、ゲート電極の材料となる膜（例えば、ポリシリコン）を知られているＣＶＤ法で形成し、図示しないマスク材を用いてマスキングして、その材料をエッチングすることで、ゲート電極６を形成する。
このゲート電極６を形成したあとの製造工程については、公知の技術を用いるものであ
るから、説明は省略する。
【実施例２】
【００７１】
［第２の実施形態の説明：図３、図４］
次に、不揮発性半導体記憶装置の製造方法の第２の実施形態を図３、図４を用いて説明する。
図３は、不揮発性半導体記憶装置の構造を模式的に示す断面図、図４は製造方法を順に説明するために模式的に表した断面図である。なお、これらの図は、すでに説明した図と同様に、発明を説明するために必要な部分のみを示す模式図である。
【００７２】
まず、図３を用いて構造を説明する。
この構造は、図１を用いて説明した第１の実施形態で製造された不揮発性半導体記憶装置にライトドープ領域１０を設けるものである。以降の説明は、第１の実施形態との違いのみを説明する。
【００７３】
メモリゲート絶縁膜１１の下部の半導体基板１の領域はチャネル領域であり、これと高濃度不純物層７との間に、ライトドープ領域１０を設けている。図３に示す例では、側壁保護膜５と平面的に重なる半導体基板１の内部に設けているが、もちろんこれは一例であって、側壁保護膜５から図示しないフィールド酸化膜方向にライトドープ領域１０をずらした形状で製造してもかまわない。
ライトドープ領域１０は、ソース領域及びドレイン領域である高濃度不純物層７と同一導電型であるが、不純物濃度が低い領域である。
【００７４】
ライトドープ領域１０を設けることによって、不揮発性半導体記憶装置のゲート電極６にはより高い書き込み電圧を印加することができる。書き込み電圧を印加すると、ソース領域からドレイン領域に向かって電流が流れるが、その書き込み電圧が高ければ、ドレイン領域近傍のチャネル領域で高いエネルギを得た電荷がホットキャリアとなり、電荷蓄積層３へ注入しやすくなるのである。つまり、ホットキャリア注入を行う際により安定して書き込みができるようになる。
【００７５】
不揮発性半導体記憶装置の書き込みは、電荷蓄積層３への電荷の注入が一通りではなく、上述のようなホットキャリア注入を行う場合と、トンネル絶縁膜２にトンネル電流を流して書き込む場合とがある。いずれの場合も不揮発性半導体記憶装置の使用方法やシステム上の仕様に関係するから、より高い耐圧を有する不揮発性半導体記憶装置を得ることは、複数の場合に対応できて便利である。
このように、ライトドープ領域１０を備えることによって、より安定した書き込みと、不揮発性半導体記憶装置が高耐圧化することの効果も合わせて得ることができるのである。
【００７６】
次に、図４を用いて製造方法を説明する。
図４（ａ）から図４（ｄ）は、共に図３に示す断面図と同一の方向から見た図である。
図４（ａ）は、素子分離工程後、ライトドープ領域１０を形成した後の様子を説明する図である。
図４（ｂ）は、保護絶縁膜９を形成してチャネル領域となる半導体基板１の表面を露出させた保護絶縁膜形成工程を説明する図である。
図４（ｃ）は、トンネル絶縁膜２、電荷蓄積層３、トップ絶縁膜４を順次積層するメモリゲート絶縁膜形成工程を説明する図である。
図４（ｄ）は、保護絶縁膜９をエッチング加工して側壁保護膜５を形成する側壁保護膜形成工程と、ゲート電極６及び高濃度不純物層７を形成する工程を説明する図である。
【００７７】
まず、図４（ａ）に示すように、素子分離工程により、半導体基板１を選択的に酸化し、素子絶縁膜であるフィールド酸化膜８を形成する。この工程は、第１の実施形態と同様である。
【００７８】
フィールド酸化膜８を形成し、素子形成領域の半導体基板１の表面が露出しており、この素子形成領域に、図示しないマスク材を用いて選択的にライトドープ領域１０をイオン注入法を用いて形成する。このライトドープ領域１０を形成する工程がある点が特徴的な部分である。
【００７９】
そして、図４（ｂ）から図４（ｄ）に至る製造工程には、図２（ｂ）から図２（ｄ）を用いて説明した第１の実施形態と同様であるから、説明は省略する。
【００８０】
以上、第１の実施形態及び第２の実施形態を用いて説明した不揮発性半導体記憶装置の製造法は、保護絶縁膜を有することによりメモリゲート絶縁膜のサイドエッチングを防止することができた。
また、保護絶縁膜をメモリゲート絶縁膜形成後も側壁保護膜として残すことにより、他の半導体装置、例えば、隣接する他の不揮発性半導体記憶装置や制御回路用のＭＯＳＦＥＴを同一の半導体基板に混載するときであっても、製造工程を終えた不揮発性半導体記憶装置側に耐エッチング保護膜等をその都度形成してエッチングから保護する必要がなく、その製造工程中にメモリゲート絶縁膜がサイドエッチングしてしまうことはないのである。
【産業上の利用可能性】
【００８１】
本発明の不揮発性半導体記憶装置の製造方法によれば、消去不良など電気特性が悪化しないから、高い信頼性を有するシステムに用いる不揮発性半導体記憶装置の製造方法として好適である。
【符号の説明】
【００８２】
１  半導体基板
２  トンネル絶縁膜
３  電荷蓄積層
４  トップ絶縁膜
５  側壁保護膜
６  ゲート電極
７  高濃度不純物層
８  フィールド絶縁膜
９  保護絶縁膜
１０  ライトドープ領域
１１  メモリゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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