(57)【要約】【課題】消去時間を短縮する。【解決手段】不揮発性半導体記憶装置１０は、共通の半導体領域に設けられた複数のページを有し、複数のページの各々は電気的に書き換え可能な複数のメモリセルを有する、メモリセルアレイ１１と、選択ページに対して消去動作を行う制御回路２３と、消去動作後に、メモリセルアレイ１１に対して消去し過ぎたメモリセルが存在するか否かを判定するベリファイ回路１８とを含む。ベリファイ回路１８は、選択ページの全メモリセルが閾値ＯＥＶ１以上であるか否かを判定し、非選択ページのうち消去状態のメモリセルが閾値ＯＥＶ１より低い閾値ＯＥＶ２以上であるか否かを判定する。【選択図】      図６
2012198966.tif 000002
【特許請求の範囲】
【請求項１】
共通の半導体領域に設けられた複数のページを有し、前記複数のページの各々は電気的に書き換え可能な複数のメモリセルを有する、メモリセルアレイと、
選択ページに対して消去動作を行う制御回路と、
前記消去動作後に、前記メモリセルアレイに対して消去し過ぎたメモリセルが存在するか否かを判定するベリファイ回路と、
を具備し、
前記ベリファイ回路は、前記選択ページの全メモリセルが第１の閾値以上であるか否かを判定し、非選択ページのうち消去状態のメモリセルが前記第１の閾値より低い第２の閾値以上であるか否かを判定することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記選択ページのうち前記第１の閾値より低いメモリセル、及び前記非選択ページのうち前記第２の閾値より低いメモリセルに対して、通常の書き込み動作よりも低い電圧を用いた弱い書き込み動作を行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記複数のページの各々に接続されたワード線をさらに具備し、
前記制御回路は、前記消去動作時に、前記選択ページのワード線に負の第１の電圧を印加し、前記非選択ページのワード線に前記第１の電圧より高い第２の電圧を印加することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
不揮発性半導体記憶装置のデータ消去方法であって、
前記不揮発性半導体記憶装置は、共通の半導体領域に設けられた複数のページを有するメモリセルアレイを具備し、前記複数のページの各々は、電気的に書き換え可能な複数のメモリセルを有し、
前記データ消去方法は、
選択ページに対して消去動作を行う工程と、
前記消去動作後に、前記選択ページの全メモリセルが第１の閾値以上であるか否かを判定する工程と、
前記消去動作後に、非選択ページのうち消去状態のメモリセルが前記第１の閾値より低い第２の閾値以上であるか否かを判定する工程と、
を具備することを特徴とする不揮発性半導体記憶装置のデータ消去方法。
【請求項５】
前記選択ページのうち前記第１の閾値より低いメモリセル、及び前記非選択ページのうち前記第２の閾値より低いメモリセルに対して、通常の書き込み動作よりも低い電圧を用いた弱い書き込み動作を行う工程をさらに具備することを特徴とする請求項４に記載の不揮発性半導体記憶装置のデータ消去方法。
【請求項６】
前記不揮発性半導体記憶装置は、前記複数のページの各々に接続されたワード線をさらに具備し、
前記消去動作を行う工程は、前記選択ページのワード線に負の第１の電圧を印加する工程と、前記非選択ページのワード線に前記第１の電圧より高い第２の電圧を印加する工程とを含むことを特徴とする請求項４又は５に記載の不揮発性半導体記憶装置のデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びそのデータ消去方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一種としてＮＯＲ型フラッシュメモリが知られている。このＮＯＲ型フラッシュメモリは、携帯機器やＩＣカードなどに多用されている。
【０００３】
ＮＯＲ型フラッシュメモリは、複数のメモリセルを有するブロック単位で消去を行うことが可能である。ＮＯＲ型フラッシュメモリのデータの書き込み動作（メモリセルに電子を注入する動作）では、ビット線及びワード線を指定して電圧を印加することにより、１ビット単位でデータを書き込むことができる。実際の製品では、書き込みを高速化するために、複数ビットを同時に書き込むこともある。これに対して、データの消去動作（メモリセルから電子を引き抜く動作）では、ワード線とウェル領域にバイアスを印加することにより、ウェル領域を共通にしているブロックを一括して消去する。
【０００４】
ブロックの一括消去動作においては、ワード線及びウェル領域に印加する電圧は一定である。各メモリセルは、実際には各種寸法や膜厚などがばらついており、ブロックの一括消去動作が終了した時点で、消え過ぎたメモリセル（過消去セル）が発生する。この過消去セルは、リーク電流が多いので、読み出し不良や書き込み不良の原因となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２９３６１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、消去時間を短縮することが可能な不揮発性半導体記憶装置及びそのデータ消去方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性半導体記憶装置は、共通の半導体領域に設けられた複数のページを有し、前記複数のページの各々は電気的に書き換え可能な複数のメモリセルを有する、メモリセルアレイと、選択ページに対して消去動作を行う制御回路と、前記消去動作後に、前記メモリセルアレイに対して消去し過ぎたメモリセルが存在するか否かを判定するベリファイ回路とを具備する。前記ベリファイ回路は、前記選択ページの全メモリセルが第１の閾値以上であるか否かを判定し、非選択ページのうち消去状態のメモリセルが前記第１の閾値より低い第２の閾値以上であるか否かを判定する。
【０００８】
実施形態に係る不揮発性半導体記憶装置のデータ消去方法であって、前記不揮発性半導体記憶装置は、共通の半導体領域に設けられた複数のページを有するメモリセルアレイを具備し、前記複数のページの各々は、電気的に書き換え可能な複数のメモリセルを有し、前記データ消去方法は、選択ページに対して消去動作を行う工程と、前記消去動作後に、前記選択ページの全メモリセルが第１の閾値以上であるか否かを判定する工程と、前記消去動作後に、非選択ページのうち消去状態のメモリセルが前記第１の閾値より低い第２の閾値以上であるか否かを判定する工程とを具備する。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係るＮＯＲ型フラッシュメモリのブロック図。
【図２】メモリセルアレイの回路図。
【図３】メモリセルアレイの平面図。
【図４】メモリセルの消去動作及び書き込み動作を説明する模式図。
【図５】メモリセルの閾値電圧分布を説明する図。
【図６】ＮＯＲ型フラッシュメモリ１０の消去動作を示すフローチャート。
【図７】消去動作におけるメモリセルの閾値電圧の変化を説明する図。
【図８】非選択ページのディスターブを説明する図。
【発明を実施するための形態】
【００１０】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
［１．不揮発性半導体記憶装置の構造］
以下に、不揮発性半導体記憶装置として、ＮＯＲ型フラッシュメモリを例に挙げて説明する。図１は、本実施形態に係るＮＯＲ型フラッシュメモリ１０のブロック図である。
【００１２】
メモリセルアレイ１１は、マトリクス状に配置された複数のＮＯＲ型フラッシュメモリセルを備えている。各メモリセルは、ビット線、ワード線、及びソース線に接続されている。
【００１３】
ロウデコーダ１２は、ワード線に接続されており、ロウアドレスに基づいてワード線の選択動作を行う。また、ロウデコーダ１２は、消去動作、書き込み動作、及び読み出し動作において、所定の電圧をワード線に印加する。
【００１４】
カラムデコーダ１３は、カラムアドレスに基づいてビット線の選択動作を行い、ビット線を選択するためのカラム選択信号を生成する。このカラム選択信号は、カラムセレクタ１４に送られる。カラムセレクタ１４は、カラム選択信号に基づいてビット線を選択し、ビット線をセンスアンプ（Ｓ／Ａ）１５又は書き込み／消去回路１６に接続する。センスアンプ１５は、メモリセルアレイ１１から読み出されたデータを検知及び増幅する。
【００１５】
書き込み／消去回路１６は、所定のメモリセル単位（ページ）に一括してデータを書き込む。また、書き込み／消去回路１６は、所定のメモリセル単位（ブロック又はページ）のデータを一括して消去する。この書き込み動作及び消去動作において、書き込み／消去回路１６は、ビット線、ワード線、ソース線、及びメモリセルが形成されたウェルの電圧を制御する。
【００１６】
データラッチ１７は、外部から書き込みデータを受け、この書き込みデータを保持する。データラッチ１７に保持された書き込みデータは、書き込み／消去回路１６及びベリファイ回路１８に送られる。
【００１７】
ベリファイ回路１８は、書き込み動作において、データラッチ１７から送られる書き込みデータと、センスアンプ１５から読み出されたデータとを用いてベリファイ動作を行う。また、ベリファイ回路１８は、消去動作において、センスアンプ１５から読み出されたデータが消去状態を示すデータであるか否かを判定（ベリファイ）する。ベリファイ回路１８によるベリファイ結果は、ステートマシン（制御回路）２３に送られる。
【００１８】
出力バッファ１９は、外部からアウトプットイネーブル信号ＯＥを受け、アウトプットイネーブル信号ＯＥが活性化（例えばハイレベル）された場合に、センスアンプ１５から送られた読み出しデータを外部へ出力する。コマンドデコーダ２０は、外部からチップイネーブル信号ＣＥ及びライトイネーブル信号ＷＥを受け、また、チップイネーブル信号ＣＥ及びライトイネーブル信号ＷＥが共に活性化（例えばハイレベル）された際に外部から入力されたコマンドを受ける。そして、コマンドデコーダ２０は、このコマンドを解釈してコマンド信号をステートマシン２３に送る。
【００１９】
アドレスラッチ２１は、外部からアドレスを受け、このアドレスを保持する。アドレスデコーダ２２は、外部からチップイネーブル信号ＣＥを受け、また、アドレスラッチ２１からアドレスを受ける。アドレスデコーダ２２は、チップイネーブル信号ＣＥが活性化された場合に、アドレスをデコードし、ロウアドレスをロウデコーダ１２に送り、カラムアドレスをカラムデコーダ１３に送る。
【００２０】
電圧発生回路２４は、外部から供給される電源電圧ＶＤＤ及び接地電圧ＶＳＳを用いて、消去動作、書き込み動作、読み出し動作、及びベリファイ動作に必要な各種電圧を生成する。
【００２１】
ステートマシン（制御回路）２３は、ＮＯＲ型フラッシュメモリ１０内の各モジュールを制御する。この際、ステートマシン２３は、ＮＯＲ型フラッシュメモリ１０内の各モジュールのステートを制御することで、消去動作、書き込み動作、読み出し動作、及びベリファイ動作を制御する。なお、ステートマシン２３は、センスアンプ１５やベリファイ回路１８などへも制御信号を送っているが、図が煩雑になるのを避けるために、これらの制御信号線のブロックへの図示を省略している。
【００２２】
次に、メモリセルアレイ１１の構成について説明する。図２は、メモリセルアレイ１１の回路図である。メモリセルアレイ１１は、（ｊ＋１）個（ｊは０以上の整数）のブロックＢＬＫ０〜ＢＬＫｊを備えている。各ブロックＢＬＫは、（（ｍ＋１）×（ｎ＋１））個（ｍ、ｎは１以上の整数）のメモリセルＭＣを備えている。メモリセルＭＣは、ウェル上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート電極）と、浮遊ゲート電極上にゲート間絶縁膜を介在して形成された制御ゲート電極とを含む積層ゲートを備えたＭＯＳＦＥＴである。
【００２３】
同一行にあるメモリセルＭＣの制御ゲート電極は、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続されている。同一列にあるメモリセルＭＣのドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。メモリセルＭＣのソースは、同一のソース線ＳＬに共通接続されている。また、同一のワード線に接続された（ｎ＋１）個のメモリセルＭＣの集合をページと呼ぶ。なお、ページとは、同一のワード線に接続された複数のメモリセルの集合であれば良いが、本実施形態では説明の簡単化のために（ｎ＋１）個のメモリセルの集合をページとする。ページは、データ書き込み及びデータ消去の最小単位である。また、複数のページが集まってブロックＢＬＫという単位を構成する。ブロックＢＬＫは、ウェルを共有したメモリセルからなり、データ消去の単位である。すなわち、本実施形態では、メモリセルアレイ１１のデータを消去する場合、ブロックＢＬＫ及びページの両方を単位として行うことが可能である。ビット線ＢＬ０〜ＢＬｎは、ブロックＢＬＫ０〜ＢＬＫｊに共通接続されている。
【００２４】
図３は、メモリセルアレイ１１の平面図である。ワード線ＷＬ０〜ＷＬ４は、行方向に延在している。また、ワード線ＷＬに直交するように、複数のアクティブ領域ＡＡが形成されている。そして、ワード線ＷＬとアクティブ領域ＡＡとが交差する領域に、メモリセルＭＣが形成されている。ソース線ＳＬ０〜ＳＬ２は、ワード線と平行に形成されている。ソース線ＳＬ０〜ＳＬ２は、互いに電気的に接続される。ワード線ＷＬ０とＷＬ１との間にはソース線ＳＬ０が配置され、ワード線ＷＬ２とＷＬ３との間にはソース線ＳＬ１が配置される。ソース線ＳＬ０は、ワード線ＷＬ０とＷＬ１との間のソース領域に、コンタクトプラグを介して電気的に接続される。同様に、ソース線ＳＬ１は、ワード線ＷＬ２とＷＬ３との間のソース領域に、コンタクトプラグを介して電気的に接続される。ワード線ＷＬ１とＷＬ２との間のドレイン領域、及びワード線ＷＬ３とＷＬ４との間のドレイン領域上には、ビット線コンタクトプラグＢＣが形成されている。ビット線コンタクトプラグＢＣは、図示せぬビット線ＢＬに接続される。
【００２５】
図４は、メモリセルＭＣの消去動作及び書き込み動作を説明する模式図である。ｐ型半導体基板（図示せず）にはｎ型ウェルが形成され、ｎ型ウェル内にはｐ型ウェルが形成され、このｐ型ウェルにメモリセルＭＣが形成されている。１個のｐ型ウェルには１個のブロックＢＬＫが形成され、複数のブロックＢＬＫはｎ型ウェルによって電気的に分離されている。
【００２６】
メモリセルＭＣは、ｐ型ウェル内に離間して設けられたソース領域Ｓ及びドレイン領域Ｓと、ソース領域Ｓ及びドレイン領域Ｄ間のｐ型ウェル上に設けられかつ浮遊ゲート電極及び制御ゲート電極を含む積層ゲートとを備えている。ソース領域Ｓ及びドレイン領域Ｄは、ｐ型ウェル内に高濃度のｎ型不純物が導入されたｎ＋型拡散領域から構成される。
【００２７】
メモリセルＭＣの消去動作は、ＦＮトンネリング方式により行われる。図４（ａ）に示すように、書き込み／消去回路１６による電圧制御により、メモリセルＭＣのゲート電圧Ｖｇが例えば−７Ｖ、ソース電圧Ｖｓが例えば１０Ｖ、ドレインがフローティング状態に設定される。また、書き込み／消去回路１６は、ｎ型ウェル及びｐ型ウェルに例えば１０Ｖを印加する。これにより、トンネル絶縁膜に１７Ｖの高電界が印加され、ＦＮトンネル現象により浮遊ゲート電極から電子が引き抜かれる。この場合、浮遊ゲート電極に電子がほとんど無い状態なので、セル閾値電圧Ｖｔｈが低くなり、読み出し電圧（例えば５Ｖ）では、オン状態（消去状態）となる。この消去状態を“１”データと規定する。
【００２８】
メモリセルの書き込み動作は、ＣＨＥ（Channel hot electron）方式により行われる。図４（ｂ）に示すように、書き込み／消去回路１６による電圧制御により、選択メモリセルのゲート電圧Ｖｇが例えば１０Ｖ、ソース電圧Ｖｓが０Ｖ、ドレイン電圧Ｖｄが例えば５Ｖに設定される。また、書き込み／消去回路１６は、ｎ型ウェル及びｐ型ウェルに０Ｖを印加する。これにより、ドレイン近傍で発生するホットエレクトロンが浮遊ゲート電極に注入される。この場合、浮遊ゲート電極に注入された電子により、セル閾値電圧Ｖｔｈが高くなり、読み出し電圧（例えば５Ｖ）では、オフ状態（書き込み状態）となる。この書き込み状態を“０”データと規定する。
【００２９】
メモリセルの読み出し動作は、以下のように行われる。センスアンプ１５は、カラムアドレスによって選択されたビット線ＢＬを例えば１Ｖに充電する。ソース線ＳＬには０Ｖが印加される。その上で、ロウデコーダ１２は、ロウアドレスによって選択されたワード線ＷＬに例えば５Ｖを印加する。これにより、消去状態のメモリセルでは電流が流れ、書き込み状態のメモリセルでは電流が流れない。この電流をセンスアンプ１５が検知及び増幅することにより、“０”データ又は“１”データが読み出される。
【００３０】
図５は、メモリセルＭＣの閾値電圧分布を説明する図である。消去状態のメモリセルは、消去動作とベリファイ動作との繰り返しにより、所定の電圧分布に収まるようにその閾値電圧Ｖｔｈが設定される。同様に、書き込み状態のメモリセルは、書き込み動作とベリファイ動作との繰り返しにより、所定の電圧分布に収まるようにその閾値電圧Ｖｔｈが設定される。
【００３１】
消去状態のメモリセルの閾値電圧は、過消去ベリファイ電圧ＯＥＶと消去ベリファイ電圧ＥＶとの間に設定される。書き込み状態のメモリセルの閾値電圧は、書き込みベリファイ電圧ＰＶ以上に設定される。これにより、消去ベリファイ電圧ＥＶ以上かつ書き込みベリファイ電圧ＰＶ以下の読み出し電圧をワード線に印加した場合に、消去状態のメモリセルはオン状態となり、一方書き込み状態のメモリセルはオフ状態となるため、メモリセルのデータを判別することができる。
【００３２】
［２．動作］
上記のように構成されたＮＯＲ型フラッシュメモリ１０の動作について説明する。本実施形態では、メモリセルアレイ１１のデータを消去する場合、ブロック単位及びページ単位の両方で消去動作を行うことが可能である。ブロック単位の消去動作は、一般的な消去動作と同じである。以下に、ページ単位で行う消去動作について説明する。消去対象のページを選択ページと呼び、選択ページが含まれるブロックを選択ブロックと呼ぶ。
【００３３】
図６は、ＮＯＲ型フラッシュメモリ１０の消去動作を示すフローチャートである。図７は、消去動作におけるメモリセルの閾値電圧の変化を説明する図である。
【００３４】
図７（ａ）は、消去前における選択ページの閾値電圧分布を説明する図である。消去前では、選択ページには、“１”（消去状態）、“０”（書き込み状態）がランダムに存在している。まず、ステートマシン２３は、選択ページの全メモリセルをある閾値電圧以上に書き込む（ステップＳ１００）。この動作をプリプログラム（Preprogram）と呼ぶ。選択ページ内のメモリセルに“１”（消去状態）、“０”（書き込み状態）がランダムに存在している（すなわち、閾値電圧がばらついている）と、一括消去後に消え過ぎ、或いは消えなさ過ぎのメモリセルが出てきて消去後に閾値電圧のばらつきが大きくなってしまう。このため、消去前において閾値電圧のスタート地点を揃えるためにこのプリプログラムを行う。
【００３５】
このプリプログラム動作は、書き込み動作と同じであり、ステートマシン２３は、図４（ｂ）の電圧を選択ページの全メモリセルに印加する。図７（ｂ）は、プリプログラム終了後の閾値電圧分布を示している。図７（ｂ）に示すように、選択ページ内の全メモリセルの閾値電圧が、例えば書き込み状態にシフトされる。なお、プリプログラムによって設定する閾値電圧は、書き込み状態と同じでなくてもよい。
【００３６】
続いて、ステートマシン２３は、選択ページを一括消去する（ステップＳ１０１）。すなわち、ステートマシン２３は、選択ワード線に電圧ＶＢＢ（例えば−７Ｖ）、ソース線に電圧ＶＤＤＨ（例えば１０Ｖ）、ｐ型ウェル及びｎ型ウェルに電圧ＶＤＤＨを印加し、全ビット線をフローティング状態にする。図７（ｃ）は、例えば一回目のページ消去後の閾値電圧分布を示している。図７（ｃ）には、選択ページに加えて、非選択ページのうち消去状態のメモリセルに関する閾値電圧分布を示している。なお、図７（ｃ）において、図の理解を容易にするために、非選択ページの閾値電圧分布を選択ページよりも右側にずらして図示している。図７（ｄ）及び図７（ｅ）についても同様である。
【００３７】
続いて、センスアンプ１５及びベリファイ回路１８は、選択ページの全メモリセルの閾値電圧が消去ベリファイ電圧ＥＶ以下であるか否かを判定（ベリファイ）する（ステップＳ１０２）。このベリファイ動作は、メモリセル単位で行われる（ステップＳ１０３，Ｓ１０４）。すなわち、ステートマシン２３は、選択ページ内の最後のアドレスになるまでアドレスを１ずつインクリメントしながら、メモリセル単位で消去ベリファイ電圧ＥＶを用いたベリファイ動作を繰り返す。ステップＳ１０２においてベリファイがパスしないメモリセルが存在する場合は、再度消去動作が行われる。図７（ｄ）は、消去ベリファイ電圧ＥＶを用いたベリファイ後の閾値電圧分布を示している。
【００３８】
ここで、本実施形態では、ページ消去を行うようにしているため、選択ページと同一ブロック（選択ブロック）内の非選択ページにおいてディスターブが発生する。図８は、非選択ページのディスターブを説明する図である。
【００３９】
選択ページを一括消去する際、非選択ページのデータが消去されないようにする必要がある。このため、非選択ページのワード線には非選択ゲート電圧ＶＤＤＬ（例えば３Ｖ）が印加される。これにより、選択ページでは、制御ゲート電極及びウェル間に１７Ｖの電圧が印加されるのに対して、非選択ページでは、制御ゲート電極及びウェル間に７Ｖの電圧が印加される。また、非選択ブロックでは、全ワード線に非選択ゲート電圧ＶＤＤＬが印加され、ソース線及びｐ型ウェルに例えば６Ｖが印加される。ビット線はフローティング状態であるので、電圧“１０Ｖ−ｖｆ”に設定される。ｖｆは、ＰＮ接合の電圧降下である。これにより、非選択ブロックでは、制御ゲート電極及びウェル間に３Ｖの電圧が印加される。このような電圧制御によって、非選択ページ及び非選択ブロックのデータが消去されないようにしている。
【００４０】
しかしながら、前述したように、非選択ページでは、制御ゲート電極及びウェル間に７Ｖの電圧が印加されるため、非選択ページのメモリセルから電子が引き抜かれてしまう可能性がある。この結果、非選択ページの消去状態のメモリセルが過消去される。図７（ｄ）に示すように、消去ベリファイ電圧ＥＶを用いたベリファイ終了後において、消去対象でない非選択ページのメモリセルの一部の閾値電圧が過消去ベリファイ電圧ＯＥＶ１より低くなっている。そこで、本実施形態では、後述するように、過消去ベリファイに使用する過消去ベリファイ電圧を選択ページと非選択ページとで変えるようにしている。
【００４１】
ステートマシン２３は、選択ブロック内の全メモリセルに対して過消去ベリファイ動作を行う。過消去ベリファイは、メモリセル単位で行われる。すなわち、ステートマシン２３は、過消去ベリファイの対象であるメモリセルが選択ページに含まれるか否かを判定する（ステップＳ１０５）。過消去ベリファイの対象であるメモリセルが選択ページに含まれる場合は、センスアンプ１５及びベリファイ回路１８は、選択ページの全メモリセルの閾値電圧が過消去ベリファイ電圧ＯＥＶ１以上であるか否かをベリファイする（ステップＳ１０６）。
【００４２】
ステップＳ１０６において過消去ベリファイがパスしないメモリセルに対しては、ステートマシン２３は、ウィークプログラム（Weak Program）を行う（ステップＳ１０７）。このウィークプログラムは、“０”データに書き込むような高い電圧ＶＤＤＨ（例えば１０Ｖ）をメモリセルのゲート及びドレインに印加するのではなく、電圧ＶＤＤＨより低い電圧をメモリセルのゲート及びドレインに印加する動作であり、通常の書き込み動作に比べてメモリセルの閾値電圧のシフト幅を小さくする。ウィークプログラムにおけるドレイン電圧、ソース電圧、及びウェル電圧は、書き込み動作と同じである。
【００４３】
一方、ステップＳ１０５において過消去ベリファイの対象であるメモリセルが非選択ページに含まれる場合は、センスアンプ１５及びベリファイ回路１８は、非選択ページの全メモリセルの閾値電圧が過消去ベリファイ電圧ＯＥＶ２以上であるか否かをベリファイする（ステップＳ１０８）。電圧ＯＥＶ２は、電圧ＯＥＶ１より低く設定される。しかし、電圧ＯＥＶ２があまり低くすぎると、閾値電圧が低いメモリセルが増えてしまい、リーク電流が大きくなるので望ましくない。このため、メモリセルのリーク電流が大きくならないように適切な電圧ＯＥＶ２を設定する。ステップＳ１０８において過消去ベリファイがパスしないメモリセルに対しては、ステートマシン２３は、ウィークプログラムを行う（ステップＳ１０７）。このように、非選択ページのうちディスターブによって閾値電圧が過消去ベリファイ電圧ＯＥＶ２以上かつ過消去ベリファイ電圧ＯＥＶ１未満に変化したメモリセルに対しては、過消去ベリファイ電圧ＯＥＶ２を用いてベリファイ動作が行われるので、ウィークプログラムの対象にはならない。
【００４４】
続いて、ステートマシン２３は、過消去ベリファイ電圧ＯＥＶ１及びＯＥＶ２を用いた過消去ベリファイ動作を選択ブロックの全メモリセルに対してメモリセル単位で実行する（ステップＳ１０９，Ｓ１１０）。すなわち、ステートマシン２３は、選択ブロック内の最後のアドレスになるまでアドレスを１ずつインクリメントしながら、メモリセル単位で過消去ベリファイ電圧ＯＥＶ１及びＯＥＶ２を用いた過消去ベリファイ動作を繰り返す。
【００４５】
図７（ｅ）は、過消去ベリファイ後の閾値電圧分布を示している。選択ページの全メモリセルは、その閾値電圧が過消去ベリファイ電圧ＯＥＶ１以上に設定されている。非選択ページのうち“１”データを記憶しているメモリセル（消去状態のメモリセル）は、その閾値電圧が過消去ベリファイ電圧ＯＥＶ２以上に設定されている。図７（ｅ）には図示していないが、非選択ページのうち書き込み状態のメモリセルについては、当然に過消去ベリファイ電圧ＯＥＶ２以上の閾値電圧を有している。
【００４６】
続いて、センスアンプ１５及びベリファイ回路１８は、再度、選択ページの全メモリセルの閾値電圧が消去ベリファイ電圧ＥＶ以下であるか否かをベリファイする（ステップＳ１１１）。選択ページの全メモリセルに対して消去ベリファイがパスすれば、消去動作が完了する。一方、選択ページの全メモリセルの中に消去ベリファイをパスしないメモリセルが存在する場合は、ステップＳ１０１に戻って、消去動作を繰り返す。
【００４７】
［３．効果］
以上詳述したように本実施形態では、ＮＯＲ型フラッシュメモリ１０は、ページ単位で消去動作を行うことが可能であり、選択ページの消去動作を行った後、選択ページを含む選択ブロック全体に対して過消去ベリファイ動作を行う。そして、選択ページに含まれるメモリセルには過消去ベリファイ電圧ＯＥＶ１を用いて過消去ベリファイ動作を行い、非選択ページに含まれるメモリセルには過消去ベリファイ電圧ＯＥＶ１より低い過消去ベリファイ電圧ＯＥＶ２を用いて過消去ベリファイ動作を行うようにしている。
【００４８】
仮に、選択ブロックに対して過消去ベリファイ電圧ＯＥＶ１のみを用いてベリファイ動作を行うことを考えると、ディスターブよって非選択ページのメモリセルのうち閾値電圧が過消去ベリファイ電圧ＯＥＶ１より低いメモリセルが増えるため、過消去ベリファイをパスしないメモリセルが多発し、ウィークプログラム処理にかかる時間が増大してしまう。特に、ブロックの容量が大きくなると、ウィークプログラム処理にかかる時間がより増大するため、トータルの消去時間が増大してしまう。
【００４９】
しかしながら、本実施形態では、前述したように、非選択ページでは、過消去ベリファイ電圧ＯＥＶ１より低い過消去ベリファイ電圧ＯＥＶ２を用いてベリファイ動作を行っているため、ウィークプログラム処理が行われるメモリセルを低減することができる。これにより、ベリファイ動作を含めたトータルの消去時間を短縮することができる。
【００５０】
また、消去ベリファイ電圧ＥＶを用いて消去ベリファイを行う工程と、過消去ベリファイ電圧ＯＥＶ１を用いて過消去ベリファイを行う工程と、過消去ベリファイ電圧ＯＥＶ２を用いて過消去ベリファイを行う工程と、再度、消去ベリファイ電圧ＥＶを用いて消去ベリファイを行う工程とを実行しているので、一連の消去動作が完了した時点で選択ブロック内の閾値電圧が精度よく制御できる。これにより、消去状態のメモリセルにおいて閾値電圧のバラツキを低減することができる。
【００５１】
また、過消去ベリファイ電圧ＯＥＶを制御することで、消去後のメモリセルの閾値電圧分布を狭くすることができる。これにより、ビット線オフリーク電流を削減することができるため、読み出し及び書き込み動作の性能向上が図れる。
【００５２】
さらに、メモリセルの閾値電圧分布を狭くできることで、メモリセルの閾値電圧分布を全体的に低くすることができる。これにより、読み出しゲート電圧の低電圧化、及び書き込み後の閾値電圧の低電圧化によって、ＮＯＲ型フラッシュメモリ１０の低消費電力化が実現可能である。
【００５３】
なお、選択ブロック内で複数ページ（ブロック単位よりは小さい）を一括して消去するようにしてもよい。この場合は、図６のステップＳ１００〜Ｓ１０３を複数ページ分繰り返した後、ＯＥＶ１及びＯＥＶ２を用いた過消去ベリファイを複数ページで纏めて行うようにする。これにより、ベリファイ動作にかかる時間が短縮できるので、消去時間を短縮することができる。
【００５４】
また、選択ブロック内の過消去ベリファイは、消去状態のメモリセルのみ行うようにしてもよい。
【００５５】
また、本実施形態では、簡略化のために２値データ（１ビットデータ）を記憶するメモリセルについて説明しているが、２値以上の多値データ（２ビット以上のデータ）を記憶可能なメモリセルを採用した場合でも本実施形態を適用可能である。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
１０…ＮＯＲ型フラッシュメモリ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…カラムセレクタ、１５…センスアンプ、１６…書き込み／消去回路、１７…データラッチ、１８…ベリファイ回路、１９…出力バッファ、２０…コマンドデコーダ、２１…アドレスラッチ、２２…アドレスデコーダ、２３…ステートマシン、２４…電圧発生回路。
【図１】
2012198966.tif 000003
【図２】
2012198966.tif 000004
【図３】
2012198966.tif 000005
【図４】
2012198966.tif 000006
【図５】
2012198966.tif 000007
【図６】
2012198966.tif 000008
【図７】
2012198966.tif 000009
【図８】
2012198966.tif 000010