(57)【要約】      （修正有）【課題】素子の微細化とともに、ＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）などにより、トランジスタのＯＮ／ＯＦＦ性能が劣化する。【解決手段】半導体基板上に絶縁膜を積層し、その上にＳｉ層を積層した構造上に形成した半導体装置において、前記Ｓｉ層が１０ｎｍ以下のであり、ゲート長が２０ｎｍ以下であって、前記半導体基板から負電界のバックゲート電界が印加されていることを特徴とする半導体装置。【選択図】図３
2012209445.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を積層し、その上にｐ型にドープしたＳｉ層を積層した構造上に形成した半導体装置において、前記Ｓｉ層が１０ｎｍ以下であり、ゲート長が２０ｎｍ以下であって、前記半導体基板から負電界のバックゲート電界が印加されていることを特徴とする半導体装置。
【請求項２】
前記Ｓｉ層が４ｎｍ以上であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板から０．３５ＭＶ／ｃｍ〜２．８ＭＶ／ｃｍの負電界のバックゲート電界が印加されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板から１．４ＭＶ／ｃｍ〜２．８ＭＶ／ｃｍの負電界のバックゲート電界が印加されていることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いた高集積化と高性能化を達成できる半導体装置に関する。
【背景技術】
【０００２】
近年、超大規模集積回路装置において、高集積化と高性能化が要求されているが、このような半導体集積回路は、主としてＭＯＳＦＥＴと呼ばれている半導体素子から構成されている。このようなＭＯＳＦＥＴ型半導体は、高集積化と高性能化のために、半導体素子の微細化と製造上の効率化が求められている。
【０００３】
一般に、ＭＯＳＦＥＴ型半導体は、主としてゲート絶縁膜上に形成したゲート電極、該ゲート電極側面に形成したサイドウオール、さらにソース領域及びドレイン領域を備えた構造を有している。
【０００４】
ＭＯＳＦＥＴ型半導体装置製造の具体的な例としては、半導体基板の表面に、絶縁膜とその上にゲート電極を形成するとともに、前記半導体基板表面に前記ゲート絶縁膜とゲート電極とを部分的に覆う絶縁膜を形成し、前記絶縁膜を介してイオン注入して、この後、前記絶縁膜をエッチングして、ソース領域及びドレイン領域を形成する技術が開示されている（例えば、特許文献１）。
【０００５】
従来、ＳＯＩ基板を用いたＭＯＳＦＥＴ型半導体装置については、ＳＯＩ基板に電圧を印加して、ＳＯＩ基板上のトランジスタのしきい値電圧（トランジスタが電気的にＯＮ状態になる入力電圧）を調整する技術が知られている。
【０００６】
具体的に例として、ＳＯＩ基板上の２つ以上のＭＯＳＦＥＴにＳＯＩ膜下のシリコン半導体基板側からそれぞれ異なる電位のバックバイアスを与えて、２つ以上の異なる所望のしきい値電圧の制御を可能とする半導体装置が開示されている（特許文献２）。
【０００７】
別の具体的な例として、薄膜ＳＯＩの厚さ、またはゲート絶縁膜厚さを変えることにより、ＭＯＳＦＥＴのしきい電圧を制御し、また、シリコン基体上の絶縁電極に電圧を印加することにより、ＳＯＩＭＯＳＦＥＴのしきい電圧を変化させ、集積回路の低電力で動作時には低リーク電流化、集積回路の高速動作時には大ドレイン電流化する技術が開示されている（特許文献３）。
【０００８】
また、従来は、前記のようなＳＯＩ基板を用いたＭＯＳＦＥＴ型半導体装置のＯＮ電流（駆動電流）を向上させ、電子移動度の向上を図るために、窒化膜のライナー（ＣＥＳＬ）のデポ（堆積）や、Ｓｉ：Ｃなど材料によるテンソル（Ｔｅｎｓｉｌｅ）ストレス、あるいは、Ｄｕａｌ  Ｓｔｒｅｓｓ  Ｌｉｎｅｒによるプロセス歪みを形成させることが行われてきた。
【０００９】
しかし、ＬＳＩ（大規模集積回路）は高集積化の要求に応えるために素子がさらに微細化されていることから、これらストレス負荷の方法では、素子を微細化するにつれて、ストレス強度が弱くなり、移動度の向上が困難となるという問題がある。また、素子の微細化とともに、ＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）などにより、トランジスタのＯＮ／ＯＦＦ性能が劣化するという問題がある。
【００１０】
このように、ＳＯＩ基板を用いたＭＯＳＦＥＴ型半導体装置おいて、従来のようなプロセス歪みを用いた場合、トランジスタの出力電流を向上させることが困難であるという問題がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０００−９１４４４号公報
【特許文献２】特開平９−２２３８０２号公報
【特許文献３】特開平７−１０６５７９号公報
【非特許文献】
【００１２】
【非特許文献１】J.B. et al., “FD-SOI CMOS with Dual Backgate Control for Performance and Power Modulation”, Extended Abstract of VLSI-TSA 2009, pp.84.
【非特許文献２】K. Natori et al., Jpn. J. Appl. Phys. Vol. 42 (2003) pp.2063-2066.
【非特許文献３】K. Uchida et al., J. of Appl. Phys. VOL.102, 07510 (2007).
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、上記の課題と問題点を解決することを目的とし、従来のストレスプロセスを全く用いることなく、極微細素子で構成されるトランジスタの駆動電流を向上させることを可能にするＳＯＩ基板を用いたＭＯＳＦＥＴ型半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１４】
上記の課題に鑑み、本願発明は
１）半導体基板上に絶縁膜を積層し、その上にｐ型にドープしたＳｉ層を積層した構造上に形成した半導体装置において、前記Ｓｉ層が１０ｎｍ以下であり、ゲート長が２０ｎｍ以下であって、前記半導体基板から負電界のバックゲート電界が印加されていることを特徴とする半導体装置、を提供する。
２）前記Ｓｉ層が４ｎｍ以上であることを特徴とする請求項１記載の半導体装置、を提供する。
３）前記半導体基板から０．３５ＭＶ／ｃｍ〜２．８ＭＶ／ｃｍの負電界のバックバックゲート電界が印加されていることを特徴とする請求項１又は２に記載の半導体装置、を提供する。
４）前記半導体基板から１．４ＭＶ／ｃｍ〜２．８ＭＶ／ｃｍの負電界のバックゲート電界が印加されていることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置、を提供する。
【発明の効果】
【００１５】
本発明は、従来のプロセス歪みを一切使用しないで、極微細素子で構成されるトランジスタの駆動電流を向上させることを可能にするＳＯＩ基板を用いたＭＯＳＦＥＴ型半導体装置を提供することができるという優れた効果を有する。特に、トランジスタにおけるバリステッィク伝道というキャリア散乱があまり起きなくなる領域（ゲート長が２０ｎｍ以下）で効果が顕著となり、微細化が進めば進むほどドレイン電流を向上させる効果が顕著になるという優れた効果を有する。また、プロセス歪みを用いる必要がないので、今後益々増大すると懸念される製造コストを効果的に抑制することができるという優れた効果を有する。
【図面の簡単な説明】
【００１６】
【図１】本願発明のＳＯＩ基板を用いた半導体装置の概略説明図である。
【図２】本願発明のバックゲート電圧と電子濃度の関係図である。
【図３】本願発明のバックゲート電圧とソース端でのキャリア速度の関係図である。
【発明を実施するための形態】
【００１７】
以下、本発明の特徴を、図に沿って具体的に説明する。なお、以下の説明は、本願発明の理解を容易にするためのものであり、これに制限されるものではない。すなわち、本願発明の技術思想に基づく変形、実施態様、他の例は、本願発明に含まれるものである。
【００１８】
まず、本発明について説明する前に、発明の説明に関わる用語について定義する。図１に示されるゲート電極（３）に対して、電源（２）によって印加される電圧あるいは電界を、ゲート電圧あるいはゲート電界と定義する。また、図１に示される半導体基板（９）から、電源（１０）を介して印加される電圧あるいは電界を、バックゲート（バイアス）電圧あるいはバックゲート（バイアス）電界と定義する。
【００１９】
本願発明のＳＯＩ基板を用いた半導体装置の概略断面図を図１に示す。図１のように、シリコン基板上に絶縁膜（Ｂｏｘ：Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）を積層する。次に、前記絶縁膜上にＳｉ層（ＳＯＩ層）を積層する。Ｓｉ層の厚みは、１０ｎｍ以下が好ましい。１０ｎｍを超え、１０ｎｍよりもＳＯＩ層が厚くなるに従い、特にゲート長が２０ｎｍ以下のＳＯＩのＮ型トランジスタでは、ゲート電圧を閾値電圧以下にしても、トランジスタのドレイン電流がＯＦＦ状態にならないという、いわゆる短チャネル効果が顕在化する。この短チャネル効果により、トランジスタとして機能しなくなるからである。
【００２０】
また、Ｓｉ層の厚みは、４ｎｍ以上が好適である。厚みが４ｎｍ未満の場合、量子力学的な閉じ込め効果によって、ソース端の電子速度は向上するものの、図３に示すように、バックゲート電圧を印加してもソース端の電子速度は変化せず、駆動電流の制御が困難となる。さらに、２ｎｍ程度まで薄くすることは、量産的な観点からも極めて困難である。また、ＳＯＩを４ｎｍ未満に薄くすると現状の量産レベルの半導体技術では、ＳＯＩ層の細かい凹凸に起因する表面粗さ散乱による激しい移動度劣化が起こり（非特許文献３）、ゲート長を２０ｎｍ以下にしても、バリスティック伝導が起こりにくくなる。
【００２１】
次に、ドレイン領域及びソース領域を形成した後、ゲート絶縁膜を形成し、Ｐｏｌｙ−Ｓｉあるいは金属ゲート電極を形成する。ゲート電極の幅（ゲート長）は少なくとも２０ｎｍ以下である必要がある。このゲート長範囲は、バリステッィク伝導というキャリア散乱があまり起きなくなる領域であり、効果的に駆動電流を向上することができる。一方、２０ｎｍを大幅に越えると、バリステッィク伝導が見えなくなり、負のバックゲート電圧を印加すると、移動度が小さくなる（散乱が増える）ため、むしろ、ドレイン電流が小さくなることが知られている（非特許文献１）。
【００２２】
このように形成した半導体装置において、前記半導体基板から、０．３５ＭＶ／ｃｍ〜２．８ＭＶ／ｃｍの負電界のゲートバイアスが印加することが好ましく、さらに、１．４ＭＶ／ｃｍ〜２．８ＭＶ／ｃｍの負電界のゲートバイアスが印加することが好ましい。正電界のゲートバイアスでは量子力学的な閉じ込めの効果がなく、また、０．３５ＭＶ／ｃｍ未満では、前記閉じ込めの効果が弱い。一方、２．８ＭＶ／ｃｍ超では、すでに十分な閉じ込めの効果があるため、これ以上の電界は余分の電源電圧の増大を招き、ＬＳＩ回路構成上、不都合である。また、２．８ＭＶ／ｃｍを超過するような強いバックゲート電界を印加すると、下部Ｂｏｘ絶縁膜が劣化するため、長期的なデバイスの信頼性を悪化させる。したがって、この範囲のゲートバイアスを印加することで、後述するようにＳＯＩ層に存在する有効質量の軽い電子の割合が増え、電子の速度を上昇することができ、その結果、トランジスタの駆動電流を向上させることができる。
【００２３】
上記のような半導体装置において、駆動電流を向上させることができるメカニズムは、次のとおりと考えられる。電子は薄いＳＯＩ層の中に量子力学的に閉じ込められており、基底状態から、高エネルギー状態へ、いくつかのエネルギー状態を占める形で存在している。そして、基底状態には、有効質量の軽い電子が存在し、第１励起状態には有効質量の重い電子が存在している。
【００２４】
この状態において、下側のシリコン基板（半導体基板）から負の電圧（負の電界）を印加すると、ＳＯＩ層に閉じ込められている電子は、ＳＯＩ層のより上方に寄り集まり、すなわち、さらに量子力学的に閉じ込められることとなる。その結果、電子の量子力学的な分布が変わり、図２に示されるように、電子は基底状態をより占有することになる。
【００２５】
図２の計算は、ＳＯＩ層中の電子の量子力学的な振る舞いを記述するシュレディンガーの方程式と、ＳＯＩ中の電界強度分布を記述するマクスウエル方程式（ガウスの法則）を連立し、自己無撞着になるように計算している。その結果、図３に示すように、有効質量の軽い電子の割合が増えることとなり、電子の速度は上昇し、トランジスタのＯＮ電流（駆動電流）を向上させることになる。なお、本計算においては、図２において計算されたＳＯＩ中の電子の、密度、束縛エネルギーなどを基に、非特許文献２に基づいて計算されたものである。
【産業上の利用可能性】
【００２６】
本発明は、従来のプロセス歪みを一切使用しないで、極微細素子で構成されるトランジスタの駆動電流を向上させることを可能にするＳＯＩ基板を用いたＭＯＳＦＥＴ型半導体装置を提供することができるという優れた効果を有する。特に、トランジスタにおけるバリステッィク伝道というキャリア散乱があまり起きなくなる領域（ゲート長が２０ｎｍ以下）で効果が顕著となり、微細化が進めば進むほど効果が向上するという優れた効果を有する。そして、プロセス歪みを用いる必要がないので、半導体の製造工程における品質向上、歩留まり改善、コスト削減に有用である。
【符号の説明】
【００２７】
１  ドレイン電圧
２  ゲート電圧
３  ゲート電極
４  ゲート絶縁膜
５  ソース領域
６  シリコンチャネル（１００）
７  ドレイン領域
８  バックゲート絶縁膜
９  半導体基板（シリコン基板）
１０  バックゲート電圧
【図１】
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【図２】
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【図３】
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