(57)【要約】【課題】空きソケットとなっている第２ソケットでの信号の反射を抑制可能なメモリ装置を提供する。【解決手段】メモリモジュール２が接続されたソケット３と、空きソケットとなっているソケット４と、コントローラ５とは、接続配線６によって接続されている。接続配線６は、ソケット３とコントローラ５とを接続する配線６ａと、配線６ａから分岐点６ｂで分岐しソケット４と接続する配線６ｃと、を備える。配線６ｃには、ダミー配線７の一端７ａが接続され、ダミー配線７の他端７ｂは、終端抵抗８に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリモジュールと、
前記メモリモジュールが接続された第１ソケットと、
空きソケットとなっている第２ソケットと、
前記メモリモジュールに信号を出力するコントローラと、
前記コントローラと前記第１ソケットとを接続する第１配線、および、当該第１配線から分岐点で分岐し前記第２ソケットと接続する第２配線を備える接続配線と、
前記分岐点または前記第２配線に一端が接続された終端用配線と、
前記終端用配線の他端に接続され当該終端用配線を終端する終端抵抗と、を含むメモリ装置。
【請求項２】
請求項１に記載のメモリ装置において、
前記信号が前記終端用配線の一端から他端まで伝播するのに要する時間が、前記信号が前記接続配線と前記終端用配線との接続箇所に達してから前記第２ソケットで反射されるまでに要する時間と同一になるように、前記終端用配線の長さが設定されている、メモリ装置。
【請求項３】
請求項１または２に記載のメモリ装置において、
前記第１配線のうち前記分岐点から前記第１ソケットとの接続箇所までの部分に一端が接続された第１ソケット用配線と、
前記第１ソケット用配線の他端に接続され当該第１ソケット用配線を終端する第１ソケット用終端抵抗と、をさらに含むメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関し、特には、ＤＩＭＭ（Dual Inline Memory Module）等のメモリモジュールを搭載するメモリ装置に関する。
【背景技術】
【０００２】
特許文献１には、メモリコントローラ（以下、単に「コントローラ」と称する）と、発振器と、２つのメモリスロット（以下「ソケット」と称する）と、を有した装置が記載されている。特許文献１に記載の装置では、コントローラと一方のソケットとは信号線で接続され、その信号線から分岐した分岐信号線が他方のソケットに接続されている。
【０００３】
コントローラは、ソケットに装着されているメモリモジュールに、信号線を介して信号を送信することによって、メモリモジュールにデータの書き込みを行ったり、メモリモジュールからデータを読み出したりする。また、２つのソケットには、発振器からのクロック信号が、別々のクロック配線を介して供給される。
【０００４】
特許文献１に記載の装置は、メモリモジュールが未装着であるソケット（以下「空きソケット」と称する）にクロックが供給されることによって生じる放射ノイズレベルへの影響を抑制するために、空きソケットを検出する機能と、検出された空きソケットへのクロック信号の供給を停止する機能と、を有する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２１１７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の装置は、空きソケットにクロックが供給されることによって生じる放射ノイズレベルへの影響を抑制することはできるが、空きソケットで生じるコントローラからの信号の反射を抑制することはできないという問題があることを、本願発明者らは明らかにした。
【０００７】
すなわち、特許文献１に記載の装置では、コントローラと２つのソケットとは、単に、分岐点で分岐した分岐信号線を有する信号線にて接続されている。このため、オープン端子となっている空きソケットにて、コントローラからの信号の反射が生じてしまう。
【０００８】
以下、図２０〜２３を用いて、空きソケットでコントローラからの信号が反射された際の影響を説明する。
【０００９】
図２０は、コントローラ１０１とソケット１０２および１０３がＴ分岐形態の配線（マザーボード配線）１０４で接続され、かつ、ソケット１０２にＤＩＭＭ１０５が接続され、ソケット１０３にＤＩＭＭ１０６が接続されたメモリ装置１００Ａを示した図である。
【００１０】
図２１は、コントローラ１０１とソケット１０２および１０３がＴ分岐形態の配線１０４で接続され、かつ、ソケット１０２にＤＩＭＭ１０５が接続され、ソケット１０３が空きソケットとなっているメモリ装置１０１Ａを示した図である。
【００１１】
図２２は、図２０に示したメモリ装置１００ＡにおいてＤＩＭＭ１０５内のＤＲＡＭ１０５ａへの入力信号の波形を示した図である。図２３は、図２１に示したメモリ装置１０１ＡにおいてＤＩＭＭ１０５内のＤＲＡＭ１０５ａへの入力信号の波形を示した図である。
【００１２】
図２３に示した波形は、図２２に示した波形に比べて安定していない。これは、図２１に示したメモリ装置１０１Ａでは、空きソケット１０３によるコントローラ１０１からの信号の反射が大きく、この信号の反射が伝送波形に悪影響を与えているからである。
【課題を解決するための手段】
【００１３】
本発明のメモリ装置は、メモリモジュールと、前記メモリモジュールが接続された第１ソケットと、空きソケットとなっている第２ソケットと、前記メモリモジュールに信号を出力するコントローラと、前記コントローラと前記第１ソケットとを接続する第１配線、および、当該第１配線から分岐点で分岐し前記第２ソケットと接続する第２配線を備える接続配線と、前記分岐点または前記第２配線に一端が接続された終端用配線と、前記終端用配線の他端に接続され当該終端用配線を終端する終端抵抗と、を含む。
【発明の効果】
【００１４】
本発明によれば、メモリモジュールが接続された第１ソケットと、空きソケットとなっている第２ソケットと、コントローラとは、接続配線によって接続されている。接続配線は、第１ソケットとコントローラとを接続する第１配線と、第１配線から分岐点で分岐し第２ソケットと接続する第２配線と、を備える。そして、分岐点または第２配線には、終端用配線の一端が接続され、終端用配線の他端は、終端抵抗に接続されている。
【００１５】
このため、コントローラから出力され分岐点を介して第２配線に進んだ信号の一部が、終端用配線を介して終端抵抗で消費される。したがって、空きソケットとなっている第２ソケットでの信号の反射を抑制することが可能になる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態のメモリ装置１を示した回路図である。
【図２】メモリ装置１の構成例を示した図である。
【図３】図２に示したマザーボード１０上の配線を模式的に示した図である。
【図４】図２に示したメモリ装置１のシミュレーションモデルの模式図である。
【図５】図４に示したシミュレーションモデルでのＤＲＡＭ２ａ１への入力信号のシミュレーション結果を示した図である。
【図６】本実施形態によって信号品質が改善する理由を説明するための図である。
【図７】ダミー抵抗７と終端抵抗８がない場合の観測ポイントＣＴでの波形のシミュレーション結果を示した図である。
【図８】ダミー抵抗７と終端抵抗８がある場合の観測ポイントＣＴでの波形のシミュレーション結果を示した図である。
【図９】ダミー配線７の配線長を変化させた際のシミュレーション模式図である。
【図１０】図９に示したシミュレーション模式図における配線６ｃ上の観測ポイントＣＴでの波形のシミュレーション結果を示した図である。
【図１１】図１０に示した波線部分を拡大して示した図である。
【図１２】図１に示したメモリ装置１のソケット３側にもダミー配線１２と終端抵抗１３とが接続された実施形態を示した図である。
【図１３】図１に示したメモリ装置１の分岐点６ｂに、ダミー配線７と終端抵抗８との直列回路が接続された実施形態を示した図である。
【図１４】図１に示したメモリ装置１の分岐点６ｂに、ダミー配線７と終端抵抗８との直列回路と、ダミー配線７ａと終端抵抗８ａとの直列回路とが接続された実施形態を示した図である。
【図１５】ソケット３にＤＩＭＭ２ａが接続されソケット４にＤＩＭＭ２０ａが接続されたメモリ装置１に対応するシミュレーション模式図である。
【図１６】図１５に示したシミュレーション模式図においてにＤＲＡＭ２ａ１へ入力する信号の波形を示した図である。
【図１７】図１５に示したシミュレーション模式図においてＤＲＡＭ２０ａ１へ入力する信号の波形を示した図である。
【図１８】ソケット３にＤＩＭＭ２ａが接続されソケット４が空きソケットになっているメモリ装置１に対応するシミュレーション模式図である。
【図１９】図１８に示したシミュレーション模式図においてＤＲＡＭ２ａ１へ入力する信号の波形を示した図である。
【図２０】関連技術のメモリ装置１００Ａを示した図である。
【図２１】関連技術のメモリ装置１０１Ａを示した図である。
【図２２】図２０に示したメモリ装置１００ＡにおいてＤＩＭＭ１０５内のＤＲＡＭ１０５ａへの入力信号の波形を示した図である。
【図２３】図２１に示したメモリ装置１０１ＡにおいてＤＩＭＭ１０５内のＤＲＡＭ１０５ａへの入力信号の波形を示した図である。
【発明を実施するための形態】
【００１７】
以下、本発明の一実施形態について図面を参照して説明する。
【００１８】
（第１実施形態）
図１は、本発明の第１実施形態のメモリ装置１を示した回路図である。
【００１９】
図１において、メモリ装置１は、メモリモジュール２と、ソケット３および４と、コントローラ５と、接続配線６と、ダミー配線７と、終端抵抗８と、定電圧源９と、を含む。
【００２０】
メモリモジュール２は、ソケット３と接続可能であり、また、ソケット４とも接続可能である。メモリモジュール２は、例えば、ＤＩＭＭである。なお、メモリモジュール２は、ＤＩＭＭに限らず、適宜変更可能である。
【００２１】
ソケット３は、第１ソケットの一例である。ソケット３には、メモリモジュール２が接続されている。メモリモジュール２がＤＩＭＭである場合、ソケット３は、ＤＩＭＭ用のソケットとなる。
【００２２】
ソケット４は、第２ソケットの一例である。ソケット４には、メモリモジュール２が接続されておらず、ソケット４は、空きソケットとなっている。メモリモジュール２がＤＩＭＭである場合、ソケット４もＤＩＭＭ用のソケットとなる。
【００２３】
コントローラ５は、メモリモジュール２に信号を出力することによって、メモリモジュール２を制御し、また、メモリモジュール２へのデータの読み書きを行う。データ書き込み時は、コントローラ５から出力されたライトデータが、メモリモジュール２に実装されたメモリに書き込まれる。ライトデータは、コントローラ５からメモリモジュール２に出力される信号の一例である。
【００２４】
接続配線６は、メモリモジュール２が接続されたソケット３と、空きソケットとなっているソケット４と、コントローラ５とを接続する。接続配線６は、ソケット３とコントローラ５とを接続する配線６ａと、配線６ａから分岐点６ｂで分岐しソケット４と接続する配線６ｃと、を備える。配線６ａは、第１配線の一例であり、配線６ｂは、第２配線の一例である。
【００２５】
ダミー配線７は、終端用配線の一例である。ダミー配線７の一端７ａは、配線６ｃと接続され、ダミー配線７の他端７ｂは、終端抵抗８の一端８ａと接続されている。
【００２６】
終端抵抗８の他端８ｂは、ＶＤＤ（電源の高電位側電圧）、ＶＳＳ（電源の低電位側電圧）、または１／２ＶＤＤ等の定電圧を発生する定電圧源９と接続されている。終端抵抗８の他端８ｂに、定電圧源９が発生する定電圧が供給されることによって、終端抵抗８は、ダミー配線７、さらに言えば配線６を終端する。
【００２７】
このように、本実施形態によるメモリ装置１は、メモリモジュール２と、メモリモジュール２が接続された第１ソケット３と、空きソケットとなっている第２ソケット４と、メモリモジュール２に信号を出力するコントローラ５と、コントローラ５と第１ソケット３とを接続する第１配線６ａと第１配線６ａから分岐点６ｂで分岐し第２ソケット４と接続する第２配線６ｃとを備える接続配線６と、第２配線６ｃに一端７ａが接続された終端用配線７と、終端用配線７の他端７ｂに接続され終端用配線７を終端する終端抵抗８と、を含む。
【００２８】
図２は、メモリ装置１の構成例を示した図である。図２において、図１に示したものと同一構成のものには同一符号を付してある。
【００２９】
図２では、マザーボード１０に形成されたメモリ装置１が示されている。また、図２では、メモリモジュール２として、ＤＩＭＭ２ａが用いられている。ＤＩＭＭ２ａ内のＤＲＡＭ２ａ１および２ａ２は、ソケット３および接続配線６を介してコントローラ５と接続される。ＤＲＡＭ２ａ１および２ａ２は、コントローラ５からのライトデータをメモリ領域に書き込む。
【００３０】
図３は、図２に示したマザーボード１０上の配線を模式的に示した図である。図３において、配線６ａと配線６ｃとからなる接続配線６は、Ｔ分岐の形態を有している。
【００３１】
図４は、図２に示したメモリ装置１のシミュレーションモデルの模式図である。図４では、ＤＩＭＭ２ａ内の配線（ＤＩＭＭ配線）に対応する配線モデル２ａ３も示されている。
【００３２】
図５は、図４に示したシミュレーションモデルでのＤＲＡＭ２ａ１への入力信号のシミュレーション結果を示した図である。
【００３３】
図６は、本実施形態によって信号品質が改善する理由を説明するための図であり、具体的には、ＤＩＭＭ２ａとソケット３との代わりに整合抵抗１１が用いられたシミュレーション模式図である。整合抵抗１１は、配線６ａを終端しており、配線６ａ側での信号の反射を防止する。このため、図６に示したシミュレーション模式図を用いることによって、空きソケット４での信号の反射が、ダミー配線７と終端抵抗８にて抑制される程度をシミュレーションすることが可能になる。
【００３４】
図７は、図６に示したシミュレーション模式図からダミー抵抗７と終端抵抗８とが削除されたシミュレーション模式図において、コントローラ５からステップ波形の信号を入力した際の配線６ｃ上の観測ポイントＣＴでの波形のシミュレーション結果を示した図である。
【００３５】
図８は、図６に示したシミュレーション模式図において、コントローラ５からステップ波形の信号を入力した際の配線６ｃ上の観測ポイントＣＴでの波形のシミュレーション結果を示した図である。
【００３６】
図７と図８を比較すると、ダミー配線７と終端抵抗８とが付加されたモデルでの反射波（図８に示したシミュレーション結果）が、ダミー配線７と終端抵抗８とが付加されていないモデルでの反射波（図７に示したシミュレーション結果）に比べて、明らかに減少していることが分かる。
【００３７】
これは、ダミー配線７と終端抵抗８が付加されたことにより、コントローラ５から伝送された信号の一部が終端抵抗８で消費され、その結果、反射波のレベルが減衰したためである。
【００３８】
図９は、図６に示したシミュレーション模式図において、ダミー配線７の配線長を変化させた際のシミュレーション模式図である。
【００３９】
図１０は、図９に示したシミュレーション模式図における配線６ｃ上の観測ポイントＣＴでの波形のシミュレーション結果を示した図である。図１１は、図１０に示した波線部分を拡大して示した図である。
【００４０】
図１０および１１で示すシミュレーション結果では、ダミー配線７の配線長を変更することによる差異は顕著ではないが、ダミー配線７の伝播遅延時間ＴＤが分岐点６ｄから空きソケット４の反射点までの伝播遅延時間と同じになるＴＤ＝４２ｐｓのケースが、反射波のレベルが一番低いことがわかる。
【００４１】
これは、分岐点６ｄからソケット４の端部（反射点）までの伝播遅延時間と、分岐点６ｄからダミー配線７の他端７ｂまでの伝播遅延時間を同じにすることにより、分岐点６ｄを中心とした対称性のある構造が形成され、反射波の一部が相互にキャンセルするためである。
【００４２】
したがって、ダミー配線７の伝播遅延時間が、配線６ｃとダミー配線７との接続点から空きソケット４の端（反射点）までの伝播遅延時間と合うように、ダミー配線７の配線長を決定することが望ましい。しかしながら、ノイズレベルが実使用上問題なければ、ダミー配線７の伝播遅延時間を任意に決めることも可能である。
【００４３】
本実施形態によれば、メモリモジュール２が接続されたソケット３と、空きソケットとなっているソケット４と、コントローラ５とは、接続配線６によって接続されている。接続配線６は、ソケット３とコントローラ５とを接続する配線６ａと、配線６ａから分岐点６ｂで分岐しソケット４と接続する配線６ｃと、を備える。そして、配線６ｃには、ダミー配線７の一端７ａが接続され、ダミー配線７の他端７ｂは、終端抵抗８に接続されている。
【００４４】
このため、コントローラ５から出力され分岐点６ｂを介して配線６ｃに進んだ信号の一部が、ダミー配線７を介して終端抵抗８で消費される。したがって、空きソケットとなっているソケット４での信号の反射を抑制することが可能になる。
【００４５】
なお、信号がダミー配線７の一端７ａから他端７ｂまで伝播するのに要する時間が、信号が配線６ｃとダミー配線７との接続点に達してからソケット４で反射されるまでの時間と、同一になるように、ダミー配線７の長さが設定されていることが望ましい。
【００４６】
この場合、ソケット４にて生じた反射波と、ダミー配線７と終端抵抗８とのインピーダンスの不整合に起因するダミー配線７と終端抵抗８との接続点で生じた反射波とが、互いに弱め合う関係になる。このため、ソケット４にて生じた反射波をさらに弱めることが可能になる。
【００４７】
（第２実施形態）
図１２は、図１に示したメモリ装置１のソケット３側にもダミー配線１２と終端抵抗１３とが接続された実施形態を示した図である。なお、図１２では、説明の簡略化を図るため、第１実施形態と異なる箇所を中心に示している。ダミー配線１２は、第１ソケット用配線の一例であり、終端抵抗１３は、第１ソケット用終端抵抗の一例である。
【００４８】
本実施形態によれば、ＤＩＭＭ２ａがソケット３および４のうち、いずれに挿入されても、空きソケットに起因する信号の反射波を抑制することが可能になる。
【００４９】
（第３実施形態）
図１３は、図１に示したメモリ装置１の分岐点６ｂに、ダミー配線７と終端抵抗８との直列回路が接続された実施形態を示した図である。なお、図１３では、説明の簡略化を図るため、第１実施形態と異なる箇所を中心に示している。
【００５０】
本実施形態によれば、分岐点６ｂにダミー配線７の一端７ａが接続され、ダミー配線７の他端７ｂは、終端抵抗８に接続されている。このため、ＤＩＭＭ２ａがソケット３および４のうちのいずれに挿入されても、空きソケットに起因する信号の反射波を抑制することが可能になる。
【００５１】
（第４実施形態）
図１４は、図１に示したメモリ装置１の分岐点６ｂに、ダミー配線７と終端抵抗８との直列回路と、ダミー配線７ａと終端抵抗８ａとの直列回路とが接続された実施形態を示した図である。なお、図１４では、説明の簡略化を図るため、第１実施形態と異なる箇所を中心に示している。
【００５２】
本実施形態でも、第３実施形態と同様に、ＤＩＭＭ２ａがソケット３および４のうちのいずれに挿入されても、空きソケットに起因する信号の反射波を抑制することが可能になる。
【００５３】
次に、個々のケースでのＤＲＡＭへの入力波形を説明する。
【００５４】
図１５は、ソケット３にＤＩＭＭ２ａが接続されソケット４にＤＩＭＭ２０ａが接続されたメモリ装置１に対応するシミュレーション模式図である。
【００５５】
図１６は、図１５に示したシミュレーション模式図においてＤＲＡＭ２ａ１へ入力する信号の波形を示した図である。
【００５６】
図１７は、図１５に示したシミュレーション模式図においてＤＲＡＭ２０ａ１へ入力する信号の波形を示した図である。
【００５７】
図１８は、ソケット３にＤＩＭＭ２ａが接続され、かつ、ソケット４が空きソケットになっているメモリ装置１に対応するシミュレーション模式図である。
【００５８】
図１９は、図１８に示したシミュレーション模式図においてＤＲＡＭ２ａ１へ入力する信号の波形を示した図である。
【００５９】
図１６、１７および１９に示したように、どのケースにおいても、十分な波形品質を確保できていることがわかる。
【００６０】
以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【００６１】
１      メモリ装置
２      メモリモジュール
２ａ、２０ａ  ＤＩＭＭ
２ａ１、２ａ２  ＤＲＡＭ
２ａ３  配線モデル
３、４  ソケット
５      コントローラ
６      接続配線
６ａ、６ｃ  配線
６ｂ、６ｄ  分岐点
７、７ａ、１２  ダミー配線
７ａ    ダミー配線の一端
７ｂ    ダミー配線の他端
８、８ａ、１３  終端抵抗
８ａ    終端抵抗の一端
８ｂ    終端抵抗の他端
９      定電圧源
１０      マザーボード
１１      整合抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2012053737.tif 000018
【図１７】
2012053737.tif 000019
【図１８】
2012053737.tif 000020
【図１９】
2012053737.tif 000021
【図２０】
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【図２１】
2012053737.tif 000023
【図２２】
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【図２３】
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