(57)【要約】      （修正有）【課題】データ入力信号が所定のパターンに選択的に反転され、検査時に不具合を特定する確率を最大限にする集積回路メモリ検査用のデータ反転レジスタ技術を提供する。【解決手段】所定の入力／出力（Ｉ／Ｏ）において、データ入力は、Ｉ／Ｏ回路用の「最悪な場合」である所望の検査パターン（たとえば、データストライプ）、または、メモリアレイ用の「最悪の場合」である列ストライプを作成するために反転されうる。次に、本技術による回路は、パターンをデータ出力経路に一致し、予期されるテストデータを獲得するよう適切なデータ出力を反転する。このようにして、検査モードは、任意のメモリテスタに対し透過的となる。【選択図】図２
2012198983.tif 000002
【特許請求の範囲】
【請求項１】
一のメモリアレイを含む一の集積回路デバイス用の検査方法であって、
前記メモリアレイに適用される複数のデータ入力からなる一のパターンを決定することと、
前記複数のデータ入力からなる前記パターンの選択された複数のデータ入力を反転することと、
前記メモリアレイに、前記反転された複数の選択データ入力を含む前記複数のデータ入力からなる前記パターンを適用することと、
前記メモリアレイの一のコンテンツを読出しすることと、
前記読出しされたコンテンツのうち前記適用されたパターンの前記前に反転された複数の選択データ入力をさらに反転することと、
前記複数のデータ入力からなる前記適用されたパターンと、前記読出しされたコンテンツとを比較することと、
を含む方法。
【請求項２】
前記複数のデータ入力からなる前記パターンを決定することは、前記集積回路デバイスの一の入出力部を検査することを目的とする前記データ入力からなる一のパターンを選択することを含む請求項１に記載の方法。
【請求項３】
前記複数のデータ入力からなる前記パターンを決定することは、前記集積回路デバイスの前記メモリアレイを検査することを目的とする前記データ入力からなる一のパターンを選択することを含む請求項１に記載の方法。
【請求項４】
一のメモリアレイを含む一の集積回路デバイス用の検査方法であって、
前記メモリアレイに適用される複数のデータ入力からなる一のパターンを動的に供給することと、
前記複数のデータ入力からなる前記パターンの選択された複数のデータ入力を反転することと、
前記メモリアレイに、前記反転された複数の選択データ入力を含む前記複数のデータ入力からなる前記パターンを適用することと、
前記メモリアレイの一のコンテンツを読出しすることと、
前記読出しされたコンテンツのうち前記適用されたパターンの前記前に反転された複数の選択データ入力をさらに反転することと、
前記複数のデータ入力からなる前記適用されたパターンと、前記読出しされたコンテンツとを比較することと、
を含む方法。
【請求項５】
前記複数のデータ入力からなる前記パターンを動的に供給することは、前記集積回路デバイスの一の入出力部を検査することを目的とする前記データ入力からなる一のパターンを選択することを含む請求項４に記載の方法。
【請求項６】
前記パターンを選択することは、前記選択されたパターンにおける複数のデータストライプを使用することを含む請求項２または５に記載の方法。
【請求項７】
前記複数のデータ入力からなる前記パターンを動的に供給することは、前記集積回路デバイスの前記メモリアレイを検査することを目的とする前記データ入力からなる一のパターンを選択することを含む請求項４に記載の方法。
【請求項８】
前記パターンを選択することは、前記選択されたパターンにおける複数の列ストライプを使用することを含む請求項２または５に記載の方法。
【請求項９】
前記複数のデータ入力からなる前記パターンを動的に供給することは、一のプログラム可能レジスタにより行われる請求項４に記載の方法。
【請求項１０】
前記複数のデータ入力の数は、前記メモリアレイのデータバスの幅より小さい請求項１または４に記載の方法。
【請求項１１】
前記複数のデータ入力の数は、１である請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、集積回路メモリデバイス、及び、混載メモリを組み込む集積回路メモリデバイスに関する。より具体的には、本発明は、検査時にデバイス不具合を特定する確率を最大限にする、集積回路メモリ検査用のデータ反転レジスタ技術に関する。
【背景技術】
【０００２】
今日の標準ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスでは、入力／出力（Ｉ／Ｏ）幅はこれまでになく大きくなってきており、３２ビット幅及びそれより大きいことは比較的よく見受けられる。これと比較するに、混載ＤＲＡＭ回路は、２５６のデータ入力（Ｄｉｎ）幅及び２５６のデータ出力（Ｄｏｕｔ）幅、並びにそれより大きい幅を含むさらに大きい入力／出力幅を含みうる。
【０００３】
これらの広幅入力／出力ＤＲＡＭ回路の製造検査は、特に困難である。データ圧縮検査モードを使用してこの課題に対応してきたが、この技術は、メモリアレイ及びデータ経路を十分に検査するのに必要なパターン可能性が欠けている。さらに、従来のデータ経路回路は、単一のデータ入力信号から複数のデータストライプを書込みする機能を有さない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、本発明は、メモリアレイの検査時に不具合及び欠陥を特定する確率を最大限にするよう所定のパターンにデータ入力信号を反転するよう動作するデータ反転レジスタ技術を提供することを目的とする。
【０００５】
所定のＩ／Ｏにおいて、本発明の技術は、データストライプといった、Ｉ／Ｏ回路用の、たとえば、「最悪な場合」である所望の検査パターンを作成するためにデータ入力を反転するよう動作する。また、本発明の技術はさらに、列ストライプといった、メモリアレイ用の「最悪の場合」である検査パターンを生成するようデータ入力を反転しうる。次に、本発明の技術による回路は、パターンをデータ出力経路に一致し、予期されるテストデータを獲得するよう適切なデータ出力を反転する。このようにして、検査モードは、任意のメモリテスタに対し透過的となる。
【０００６】
検査モードにある間、反転データ（ＩＤ）制御入力は、「ハイ」または「ロー」であることが可能であり、これにより、これらの選択されたデータライン上で反転が行われるか否かを可能にする。反転のために選択されたデータラインは、「偶数」または「奇数」のデータが反転されるよう配線接続されることが可能であり、または、レジスタにより反転されるまたは制御される８データビットのうちの１ビットといった別のパターンに従う。レジスタ制御では、反転されるビットは、ユーザの要求通りに変更可能である。
【０００７】
したがって、本発明の技術は、減少された数のデータ入力（最小で１を含む）がＤＲＡＭに供給されることを可能にする。たとえば、検査を容易にするために、１データビットを、すべてのＤＲＡＭチップまたはマクロブロックデータ入力に供給することができる。本発明では、単にすべて「１」または「０」ではなく、より興味深いデータパターンを実際のメモリアレイに供給することができる。
【０００８】
データ出力はさらに、必要な場合には、単一の出力を含む減少された数に多重化または圧縮されうる。本願に開示する本発明の一実施形態では、出力データ経路は、ＩＤが制御されたインバータを有する経路におけるデータに単に一致される。本発明の別の実施形態は、検査を容易にするために、より小さい出力幅となるようデータを多重化することと、どのデータビットが実際の多重化されたアドレスで反転されるかを制御することとを考慮する。このことは、出力経路上に必要とされるデータインバータの数を減少する。
【０００９】
本願は特に、メモリアレイを含む集積回路デバイス用の検査技術を開示する。この技術は、メモリアレイに適用される複数のデータ入力からなるパターンを決定することと、複数のデータ入力からなるパターンの選択された複数のデータ入力を反転することと、メモリアレイに、反転された複数の選択データ入力を含む複数のデータ入力からなるパターンを適用することと、メモリアレイの一のコンテンツを読出しすることと、読出しされたコンテンツのうち適用されたパターンに含まれる前に反転された複数の選択データ入力をさらに反転することと、複数のデータ入力からなる適用されたパターンと、読出しされたコンテンツとを比較することを含む。
【００１０】
本発明の上述及び他の特徴並びに目的と、それらを獲得する方法は、添付図面と共に行う好適な実施形態の以下の説明を参照することにより、より明らかとなりまた本発明自体もそれらを参照することにより、最もよく理解されるであろう。
【発明を実施するための最良の形態】
【００１１】
図１を参照するに、多数のデータ入力（Ｄ）ライン及びデータ出力（Ｑ）ラインによる、中央演算処理ユニット（ＣＰＵ）１０４とのＤＲＡＭ１０２の相互接続を示す従来技術の回路１００を例示的に示す略式機能ブロック図を示す。
【００１２】
さらに図２を参照するに、本発明のデータ反転レジスタ技術を実施するための代表的な検査構成２００を示す対応略式機能ブロック図を示す。この説明図では、多数の検査モード入力ドライバ４００Ｂと１つのマルチプレクサ２０６が、ＤＲＡＭ２０２とＣＰＵ２０８との間に結合される。検査モード入力ドライバ４００Ｂは、入力検査データ（ＴＤ）に加えて、反転データ（ＩＤ）信号及び検査有効化（ＴＥＳＴ  ＥＮＡＢＬＥ）信号を受信する。図示するように、マルチプレクサ２０６は、検査データ（ＴＱ）を最終的に出力する。
【００１３】
さらに図３Ａを参照するに、本発明の技術を実施するための更なる代表的な検査構成３００を示す別の略式機能ブロック図を示す。図３Ａでは、関連付けられるＤＲＡＭ及びＣＰＵは図示しない。
【００１４】
図示するように、多数の検査モード入力ドライバ４００（たとえば、ドライバ０乃至３）を示し、それぞれ、図示するように共通に接続されるデータ入力（ＤＡＴＡ  ＩＮＰ）ライン上でデータ入力を受信するよう結合される。検査モード入力ドライバ４００のうち偶数番号が付けられた検査モード入力ドライバは、供給電圧源に結合される入力を有し、奇数番号が付けられた検査モード入力ドライバは、以下により詳細に説明するデコーダ３０４からのＩＤＤＢ信号を受信する。検査モード入力ドライバ４００は、ＤＲＡＭ（図示せず）にデータ入力（Ｄ）を供給する。
【００１５】
ＤＲＡＭからのデータ出力（Ｑ）は、多数の排他的ＯＲ（ＥＸＯＲ）回路５００（たとえば、回路０乃至３）への１つの入力として供給される。排他的ＯＲ回路は、デコーダ３０４から出力されるＩＤＱ信号も受信する。デコーダ３０４は、発明の検査モード時にどのＥＸＯＲ５００及びどの入力ドライバ４００が操作されるのかを選択するための多数のＳＥＬビット入力を受信する。この代表的な例では４つが必要となるこれらの選択ビットは、最終データマルチプレクサに使用される選択ビットと同じである。図示するように、ＥＸＯＲ回路５００の出力は、検査データ出力（Ｑ）を選択的に供給するよう４：１マルチプレクサ３０８への入力として供給される。４：１マルチプレクサ３０８を以下により詳細に図示及び説明する。
【００１６】
これらの選択ビットは、所与の適用に対して選択可能である。たとえば、ビット０及び２は、奇数データラインではなく偶数データライン上で反転するよう使用されうる。または、４つすべての選択ビットは、４つすべてのデータライン上で反転するよう共に使用されうる。これらの選択ビットは、選択データ反転ビットが変更可能であるよう検査モードレジスタから供給可能である。
【００１７】
さらに図３Ｂを参照するに、図３Ａのデコーダ３０４の可能な実施の略式ゲートレベル図を示す。デコーダ３０４は、奇数番号が付けられたＥＸＯＲ回路５００用の選択信号ＳＥＬ＜１＞及びＳＥＬ＜３＞を、ＯＲゲート３１０への入力として受信し、ＯＲゲート３１０は、２入力ＡＮＤゲート３１２の１つの入力に結合される出力を有する。ＡＮＤゲート３１２のもう１つの入力は、検査モード有効化（ＴＭ  ＥＮＡＢＬＥ）信号である。ＡＮＤゲート３１２の出力は、ＥＸＯＲ回路５００に供給されるＩＤＱ信号である。ＩＤＱは、入力ドライバ４００及び４００Ｂに供給される第２の出力ＩＤＤＢを生成するインバータ３１４に結合される。
【００１８】
さらに図４Ａを参照するに、図３Ａの代表検査構成３００と共に使用可能な検査データ入力ドライバ４００Ａの特定の実施を示す詳細な略図を示す。検査データ入力ドライバ４００Ａは、ノードＤＡＴＡ  ＩＮにおいてデータ入力を受信する。ノードＤＡＴＡ  ＩＮは、インバータ４０２を介して、供給電圧源（ＶＣＣ）に関連付けられる、コンデンサが結合されたＰチャネルトランジスタ４０４と、基準電圧源（ＶＳＳまたは回路接地）に関連付けられる、対応コンデンサが結合されたＮチャネルトランジスタ４０６を有する別の中間ノードに結合される。この中間ノードは、別のインバータ４０８を介して、ＣＭＯＳ伝送ゲート４１６の１つの入力に結合される。
【００１９】
同様に、ノードＤＡＴＡ  ＩＮにおけるデータ入力は、別の一列の直列接続されたインバータ４１０、４１２、及び４１４を介して、第２のＣＭＯＳ伝送ゲート４１８の入力に結合される。デコーダ３０４（図３Ｂ）からのＩＤＤＢ信号は、伝送ゲート４１６のＰチャネルトランジスタのゲートと、伝送ゲート４１８のＮチャネルトランジスタのゲートに直接供給される。ＩＤＤＢ信号はさらに、伝送ゲート４１６のＮチャネルトランジスタ及び伝送ゲート４１８のＰチャネルトランジスタのゲート端子への適用のためにインバータ４２０を介して変換される。両方の伝送ゲート４１６及び４１８の出力は、ＤＲＡＭ（図示せず）にデータ入力（Ｄ）を供給するようＣＭＯＳインバータ４２２に入力として供給される。
【００２０】
動作時、検査データ入力ドライバ４００Ａは、ＩＤＤＢ入力が論理「ロー」レベルにある場合、データ経路においてデータ反転機能を実行する。ＩＤＤＢ入力が論理「ハイ」レベルにある場合、検査データ入力ドライバ４００Ａは、非反転データ（Ｄ）を出力する。
【００２１】
さらに図４Ｂを参照するに、図２の代表検査構成２００と共に使用可能な検査データ入力ドライバ４００Ｂの別の特定の実施を示す詳細な略図を示す。検査データ入力ドライバ４００Ｂは、ノードＴＤにおいてデータ入力を受信する。ノードＴＤは、前述したように、インバータ４０２を介して、供給電圧源（ＶＣＣ）に関連付けられる、コンデンサが結合されたＰチャネルトランジスタ４０４と、基準電圧源（回路接地）に関連付けられる、対応コンデンサが結合されたＮチャネルトランジスタ４０６を有する別の中間ノードに結合される。この中間ノードは、別のインバータ４０８を介して、ＣＭＯＳ伝送ゲート４１６の１つの入力に結合される。
【００２２】
同様に、ノードＴＤにおけるデータ入力は、別の一列の直列接続されたインバータ４１０、４１２、及び４１４を介して、第２のＣＭＯＳ伝送ゲート４１８の入力に結合される。ＩＤＤＢ信号は、伝送ゲート４１６のＰチャネルトランジスタのゲートと、伝送ゲート４１８のＮチャネルトランジスタのゲートに直接供給される。ＩＤＤＢ信号はさらに、伝送ゲート４１６のＮチャネルトランジスタ及び伝送ゲート４１８のＰチャネルトランジスタのゲート端子への適用のためにインバータ４２０を介して変換される。両方の伝送ゲート４１６及び４１８の出力は、追加のＣＭＯＳ伝送ゲート４２４の入力に結合される出力を有するＣＭＯＳインバータ４２２に入力として供給される。検査有効化（ＴＥＳＴ  ＥＮＡＢＬＥ）信号は、伝送ゲート４２４のＮチャネルトランジスタのゲートに供給され、一方で、インバータ４２６を介して変換された信号は、転送ゲート４２４のＰチャネルトランジスタのゲート端子に供給される。データ入力（Ｄ）は、追加の伝送ゲート４２４の出力において供給される。
【００２３】
動作時、検査データ入力ドライバ４００ＢもＩＤＤＢ入力が論理「ロー」レベルにある場合、データ経路においてデータ反転機能を実行する。ＩＤＤＢ入力が論理「ハイ」レベルにある場合で、ＴＥＳＴ  ＥＮＡＢＬＥが「ハイ」である場合、検査データ入力ドライバ４００Ｂは、非反転データ（Ｄ）を出力し、ＴＥＳＴ  ＥＮＡＢＬＥが「ロー」である場合、検査データ入力ドライバ４００Ｂは、データ出力ライン（Ｄ）を高インピーダンス（ｈｉ−Ｚ）にし、関連付けられるＣＰＵまたは他の回路（図示せず）がデータを供給することを可能にする。
【００２４】
さらに図５を参照するに、排他的ＯＲ（ＥＸＯＲ）回路５００の略図を示す。ＥＸＯＲ回路５００は、図示するように、ＶＣＣとＶＳＳとの間に結合される、第１の列の直列接続されるＰチャネルトランジスタ５２２、５２４、及びＮチャネルトランジスタ５２６、５２８を含む。ＩＤＱ信号は、トランジスタ５２２のゲートに供給され、ＩＮＰ＜０＞信号は、トランジスタ５２４のゲート及びトランジスタ５２６のゲートに供給され、ＩＤＱＢ信号は、トランジスタ５２８のゲートに供給される。
【００２５】
ＥＸＯＲ回路５００はさらに、図示するように、ここでもＶＣＣとＶＳＳとの間に結合される、第２の列の直列接続されるＰチャネルトランジスタ５３０、５３２、及びＮチャネルトランジスタ５３４、５３６を含む。ＩＤＱ信号は、トランジスタ５３６のゲートに供給され、ＩＮＢ＜０＞信号は、トランジスタ５３２及び５３４のゲートに供給され、一方、ＩＤＱＢ信号は、トランジスタ５３０のゲートに供給される。トランジスタ５２４及び５３２のドレイン端子（ノード「ＳＵＭ」）において供給される第１の列及び第２の列の出力は、ＶＣＣとＶＳＳとの間に結合される、直列接続されるＰチャネルトランジスタ及びＮチャネルトランジスタを含むインバータ５３８の入力に結合される。インバータ５３８の出力は、図示するようにＥＸＯＲの出力となる。さらに、図示するように、インバータ５４０は、トランジスタ５２２のゲートをトランジスタ５３０のゲートに結合する。一方、別のインバータ５４２は、ＩＮＰ＜０＞信号を、トランジスタ５３４のゲートに結合する。
【００２６】
さらに図６を参照するに、ＥＸＯＲ回路へのＩＮＰ＜０＞信号及びＩＤＱ入力信号の様々な状態に応じた図５のＥＸＯＲ回路５００の出力における出力信号を例示的に示す真理値表を示す。ＥＸＯＲ関数を使用することにより、ＥＸＯＲ回路５００の出力は、ＩＤＱが「ロー」である場合に入力ＩＮＰ＜０＞と同じであり、ＩＤＱが「ハイ」である場合にＩＮＰ＜０＞の反転であり、その結果、書込みデータに一致する。
【００２７】
さらに図７を参照するに、図３Ａの４：１マルチプレクサ３０８のより詳細な説明図を示す。この代表的な実施形態では、マルチプレクサ３０８は、多数のＣＭＯＳ伝送ゲート７０００乃至７００３を含み、それぞれ、図３Ａにおいて０乃至３の番号が付けられた排他的ＯＲ回路５００の出力を受信するよう結合される。伝送ゲート７０００乃至７００３の出力は、図示するように、共通のデータ出力（ＤＡＴＡ  ＯＵＴ）ノードにすべて結合される。機能的に、伝送ゲート７０００乃至７００３は、（図３Ａのデコーダ３０４へも入力される）それぞれの選択信号ＳＥＬ＜０＞乃至＜３＞により制御される。これらの選択信号は、各伝送ゲート７０００乃至７００３のＮチャネルトランジスタに直接適用され、また、各伝送ゲート７０００乃至７００３のＰチャネルトランジスタに対してそれぞれのインバータ７０２０乃至７０２３を介して反転される。
【００２８】
上記には、本発明の原理を特定の回路実施と共に説明したが、上述の説明は例示的に過ぎず、本発明の範囲の限定ではないことは明らかに理解されよう。特に、上述の開示の教示内容は、当該技術における当業者には他の変形も示唆しよう。そのような変形は、それ自体は周知である他の特徴であり、また、本願にすでに記載した特徴の代わりにまたは追加して使用されうる。本願では、請求項は、特徴の特定の組み合わせとして作成されるが、本願における開示の範囲は、当業者には明らかである、明示的または暗示的に開示される任意の新規の特徴または任意の新規の特徴の組み合わせ、或いはそれらの任意の一般化または変更も、それらが任意の請求項において現在請求される同一の発明に関するか否か、および、本発明が対処する同一の技術的課題のいずれかまたはすべてを軽減するか否かに関係なく包含することは理解されよう。出願人は、本願及び本願から派生する任意の更なる出願の手続時にそのような特徴、及び／またはそのような特徴の組み合わせに対して新しい請求項を作成する権利を有する。
【００２９】
本願にて使用する「含む」という用語及びその活用形は、特定の構成要素の引用を含む処理、方法、製品、または装置がそれらの構成要素だけではなく、明示的に引用されないまたはそのような処理、方法、製品、または装置に固有ではない他の構成要素も含みうるよう非独占的な包含を意味することを意図する。本願における説明は、任意の特定の構成要素、工程、または機能が、請求項の範囲に包含されなければならないことを示唆すると解釈すべきではなく、また、特許付与される対象の範囲は、許可された請求項だけにより定義される。さらに、「〜のための手段」という表現そのものが使用され、分詞が後続しない限り、請求項のいずれも合衆国法典第３５巻第１１２条の第６段落を発動しないことを意図する。
【図面の簡単な説明】
【００３０】
【図１】中央演算処理ユニット（ＣＰＵ）とのＤＲＡＭの従来技術の相互接続を示す略式機能ブロック図である。
【００３１】
【図２】本発明のデータ反転レジスタ技術を実施するための代表検査構成を示す対応略式機能ブロック図である。
【００３２】
【図３Ａ】本発明の技術を実施するための更なる代表検査構成を示す別の略式機能ブロックである。
【００３３】
【図３Ｂ】図３Ａのデコーダの可能な実施を示す略式ゲートレベル図である。
【００３４】
【図４Ａ】図３Ａの代表検査構成と共に使用可能な検査データ入力ドライバの特定の実施を示す詳細な略図である。
【００３５】
【図４Ｂ】図２の代表検査構成と共に使用可能な検査データ入力ドライバの別の特定の実施を示す詳細な略図である。
【００３６】
【図５】本発明の技術と共に使用可能な排他的ＯＲ（ＥＸＯＲ）回路を示す略図である。
【００３７】
【図６】ＥＸＯＲ回路への入力の状態に応じたＥＸＯＲ回路の出力を示す図５のＥＸＯＲ回路の真理値表を示す図である。
【００３８】
【図７】図３Ａの４：１マルチプレクサを示すより詳細な説明図である。
【符号の説明】
【００３９】
１００  回路
１０２  ＤＲＡＭ
１０４  ＣＰＵ
２００  検査構成
２０２  ＤＲＡＭ
２０６  マルチプレクサ
２０８  ＣＵＰ
３００  検査構成
３０４  デコーダ
３０８  マルチプレクサ
３１０  ＯＲゲート
３１２  ２入力ＡＮＤゲート
３１４  インバータ
４００  検査モード入力ドライバ
４０２  インバータ
４０４  Ｐチャネルトランジスタ
４０６  Ｎチャネルトランジスタ
４０８  インバータ
４１０  インバータ
４１２  インバータ
４１４  インバータ
４１６  伝送ゲート
４１８  伝送ゲート
４２０  インバータ
４２２  インバータ
４２４  伝送ゲート
４２６  伝送ゲート
５００  排他的ＯＲ回路
５２２  Ｐチャネルトランジスタ
５２４  Ｐチャネルトランジスタ
５２６  Ｎチャネルトランジスタ
５２８  Ｎチャネルトランジスタ
５３０  Ｐチャネルトランジスタ
５３２  Ｐチャネルトランジスタ
５３４  Ｎチャネルトランジスタ
５３６  Ｎチャネルトランジスタ
５４０  インバータ
５４２  インバータ
７００  伝送ゲート
７０２  インバータ
【図１】
2012198983.tif 000003
【図２】
2012198983.tif 000004
【図３Ａ】
2012198983.tif 000005
【図３Ｂ】
2012198983.tif 000006
【図４Ａ】
2012198983.tif 000007
【図４Ｂ】
2012198983.tif 000008
【図５】
2012198983.tif 000009
【図６】
2012198983.tif 000010
【図７】
2012198983.tif 000011
【手続補正書】
【提出日】平成24年7月17日(2012.7.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリアレイを含む集積回路デバイス用の検査方法であって、
複数のデータ入力からなる第１データ入力パターンを決定する決定段階と、
前記第１データ入力パターンのうちの選択されたデータ入力を反転して第２データ入力パターンを生成する第１反転段階と、
前記メモリアレイに、前記第２データ入力パターンを適用する適用段階と、
前記メモリアレイのコンテンツを読出しする読出し段階と、
前記メモリアレイから読出しされたコンテンツのうちの反転された前記選択されたデータ入力に対応するコンテンツを反転して読出しパターンを生成する第２反転段階と、
前記第１データ入力パターンと、前記読出しパターンとを比較する比較段階と、
を含む方法。
【請求項２】
前記決定段階は、前記集積回路デバイスの入出力部を検査することを目的とするデータ入力パターンを選択し、選択データ入力パターンを生成する選択段階を含む請求項１に記載の方法。
【請求項３】
前記選択データ入力パターンは、データストライプを有する請求項２に記載の方法。
【請求項４】
前記決定段階は、前記集積回路デバイスの前記メモリアレイを検査することを目的とするデータ入力パターンを選択し、選択データ入力パターンを生成する選択段階を含む請求項１に記載の方法。
【請求項５】
前記選択データ入力パターンは、列ストライプを有する請求項４に記載の方法。
【請求項６】
メモリアレイを含む集積回路デバイス用の検査方法であって、
複数のデータ入力からなる第１データ入力パターンを動的に供給する供給段階と、
前記第１データ入力パターンのうちの選択されたデータ入力を反転して第２データ入力パターンを生成する第１反転段階と、
前記メモリアレイに、前記第２データ入力パターンを適用する適用段階と、
前記メモリアレイのコンテンツを読出しする読出し段階と、
前記メモリアレイから読出しされたコンテンツのうちの反転された前記選択されたデータ入力に対応するコンテンツを反転して読出しパターンを生成する第２反転段階と、
前記第１データ入力パターンと、前記読出しパターンとを比較する比較段階と、
を含む方法。
【請求項７】
前記供給段階は、プログラム可能なレジスタにより行われる請求項６に記載の方法。
【請求項８】
前記供給段階は、前記集積回路デバイスの入出力部を検査することを目的とするデータ入力パターンを選択し、選択データ入力パターンを生成する選択段階を含む請求項６または７に記載の方法。
【請求項９】
前記選択データ入力パターンは、データストライプを有する請求項８に記載の方法。
【請求項１０】
前記供給段階は、前記集積回路デバイスの前記メモリアレイを検査することを目的とするデータ入力パターンを選択し、選択データ入力パターンを生成する選択段階を含む請求項６または７に記載の方法。
【請求項１１】
前記選択データ入力パターンは、列ストライプを有する請求項１０に記載の方法。
【請求項１２】
前記複数のデータ入力の数は、前記メモリアレイのデータバスの幅より小さい請求項１から１１のいずれか一項に記載の方法。
【請求項１３】
前記第１反転段階は、選択入力に基づいて、前記選択されたデータ入力を反転し、
前記第２反転段階は、前記選択入力に基づいて、反転された前記選択されたデータ入力に対応するコンテンツを反転し、
前記比較段階は、前記選択入力に基づいて、前記読出しパターンの一部を選択するようマルチプレクサを動作させる動作段階を含む請求項１から１２のいずれか一項に記載の方法。
【請求項１４】
メモリアレイを含む集積回路デバイスを検査する処理を実行する回路を備え、
前記処理は、
複数のデータ入力からなる第１データ入力パターンを決定する決定処理と、
前記第１データ入力パターンのうちの選択されたデータ入力を反転して第２データ入力パターンを生成する第１反転処理と、
前記メモリアレイに、前記第２データ入力パターンを適用する適用段階と、
前記メモリアレイのコンテンツを読出しする読出し処理と、
前記メモリアレイから読出しされたコンテンツのうちの反転された前記選択されたデータ入力に対応するコンテンツを反転して読出しパターンを生成する第２反転処理と、
前記第１データ入力パターンと、前記読出しパターンとを比較する比較処理と、
を含む装置。
【請求項１５】
前記決定処理は、前記集積回路デバイスの入出力部を検査することを目的とするデータ入力パターンを選択し、選択データ入力パターンを生成する選択処理を含む請求項１４に記載の装置。
【請求項１６】
前記選択データ入力パターンは、データストライプを有する請求項１５に記載の装置。
【請求項１７】
前記決定処理は、前記集積回路デバイスの前記メモリアレイを検査することを目的とするデータ入力パターンを選択し、選択データ入力パターンを生成する選択処理を含む請求項１４に記載の装置。
【請求項１８】
前記選択データ入力パターンは、列ストライプを有する請求項１７に記載の装置。
【請求項１９】
メモリアレイを含む集積回路デバイスを検査する処理を実行する回路を備え、
前記処理は、
複数のデータ入力からなる第１データ入力パターンを動的に供給する供給処理と、
前記第１データ入力パターンのうちの選択されたデータ入力を反転して第２データ入力パターンを生成する第１反転処理と、
前記メモリアレイに、前記第２データ入力パターンを適用する適用処理と、
前記メモリアレイのコンテンツを読出しする読出し処理と、
前記メモリアレイから読出しされたコンテンツのうちの反転された前記選択されたデータ入力に対応するコンテンツを反転して読出しパターンを生成する第２反転処理と、
前記第１データ入力パターンと、前記読出しパターンとを比較する比較処理と、
を含む装置。
【請求項２０】
前記供給処理は、プログラム可能なレジスタにより行われる請求項１９に記載の装置。
【請求項２１】
前記供給処理は、前記集積回路デバイスの入出力部を検査することを目的とするデータ入力パターンを選択し、選択データ入力パターンを生成する選択処理を含む請求項１９または２０に記載の装置。
【請求項２２】
前記選択データ入力パターンは、データストライプを有する請求項２１に記載の装置。
【請求項２３】
前記供給処理は、前記集積回路デバイスの前記メモリアレイを検査することを目的とするデータ入力パターンを選択し、選択データ入力パターンを生成する選択処理を含む請求項１９または２０に記載の装置。
【請求項２４】
前記選択データ入力パターンは、列ストライプを有する請求項２３に記載の装置。
【請求項２５】
前記複数のデータ入力の数は、前記メモリアレイのデータバスの幅より小さい請求項１４から２４のいずれか一項に記載の装置。
【請求項２６】
前記第１反転処理は、選択入力に基づいて、前記選択されたデータ入力を反転し、
前記第２反転処理は、前記選択入力に基づいて、反転された前記選択されたデータ入力に対応するコンテンツを反転し、
前記比較処理は、前記選択入力に基づいて、前記読出しパターンの一部を選択するようマルチプレクサを動作させる動作段階を含む請求項１４から２５のいずれか一項に記載の装置。
【請求項２７】
前記第２反転段階と前記動作段階のそれぞれが選択された同じビットによりなされ、当該選択された同じビットが前記選択入力である、請求項１３に記載の方法。
【請求項２８】
前記第２反転処理及び前記動作段階のそれぞれが選択された同じビットによりなされ、当該選択された同じビットが前記選択入力である、請求項２６の記載の装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
図示するように、多数の検査モード入力ドライバ４００（たとえば、ドライバ０乃至３）を示し、それぞれ、図示するように共通に接続されるデータ入力（ＤＡＴＡ  ＩＮ）ライン上でデータ入力を受信するよう結合される。検査モード入力ドライバ４００のうち偶数番号が付けられた検査モード入力ドライバは、供給電圧源に結合される入力を有し、奇数番号が付けられた検査モード入力ドライバは、以下により詳細に説明するデコーダ３０４からのＩＤＤＢ信号を受信する。検査モード入力ドライバ４００は、ＤＲＡＭ（図示せず）にデータ入力（Ｄ）を供給する。
【外国語明細書】
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