(57)【要約】【課題】フィン型電界効果トランジスタはその動作原理から、低消費電力化を図るためには、動作時のバルク領域は完全空乏化される必要があった。結果として、プロセスばらつきがバルク領域のばらつきを生み、消費電力にばらつきを与えるという問題が生じていた。【解決手段】本発明のフィン型電界効果トランジスタは、ゲート絶縁膜を介してチャネル領域に電界を印加するためのゲート電極を備えるフィン型電界効果トランジスタにおいて、バルク領域に所定の電位を印加するためのバルク電極を、ゲート電極と別に備えられている。このような構造にすることで、フィンの幅を空乏層程度に保つことを必要せず、基板電位を変化させることでデバイスの特性を変化させる、基板バイアス効果によって消費電力を削減することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に設ける絶縁膜と、
前記絶縁膜上に設ける半導体層と、を備え、
前記半導体層の所定の部分にバルク領域、ソース領域、チャネル領域、ドレイン領域を備え、
前記チャネル領域の前記半導体層表面にゲート絶縁膜を備え、
前記ゲート絶縁膜を介して前記チャネル領域に電界を印加するためのゲート電極を備えるフィン型電界効果トランジスタにおいて、
前記バルク領域に所定の電位を印加するためのバルク電極を、前記ゲート電極と別に備えることを特徴とするフィン型電界効果トランジスタ。
【請求項２】
前記半導体層の第１の垂直端面に前記チャネル領域を設け、
前記半導体層の前記第１の垂直端面と対向する第２の垂直端面に前記バルク領域を設けることを特徴とする請求項１に記載のフィン型電界効果トランジスタ。
【請求項３】
前記ゲート絶縁膜は、前記第１の垂直端面に設けることを特徴とする請求項２に記載のフィン型電界効果トランジスタ。
【請求項４】
前記ゲート電極は、前記第１の垂直端面に対向して設け、
前記バルク電極は、前記第２の垂直端面に対向して設けると共に前記バルク領域に直接接続することを特徴とする請求項２又は３に記載のフィン型電界効果トランジスタ。
【請求項５】
前記ゲート電極と前記バルク電極とを電気的に接続する接続配線を備えることを特徴とする請求項１から４のいずれか１つに記載のフィン型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ電界効果型トランジスタ（以下、ＭＯＳＦＥＴと記載する）に関し、起立型のチャネルを有するフィン型電界効果トランジスタに関するものである。
【背景技術】
【０００２】
近年の電子機器は、小型化や低消費電力化しているために、それに用いるＬＳＩもまた微細化や低消費電力化の要求がある。多くの場合、搭載する半導体素子のサイズをスケーリング則に従って微細化することで対応してきた。
【０００３】
半導体産業におけるスケーリング則とは、ＭＯＳＦＥＴのサイズと電源電圧とを１／κ倍にすれば、ＭＯＳＦＥＴの動作が保証された上で、スイッチング速度が１／κ倍に、消費電力は１／κ２倍となるという、公知の法則である。
【０００４】
しかし、さらに低い電源電圧下で一定の性能を維持するためには、ＭＯＳＦＥＴのしきい値電圧を低く設定する必要がある。そのためには、ゲート絶縁膜の薄膜化が必要となる。  ところが、ゲート絶縁膜の薄膜化は、スタンバイリーク電流の増大を招き、ＬＳＩの消費電力が増大してしまうという問題が生じる。
近年のＬＳＩにあっては、電子機器の小型化や低消費電力化の流れから、低消費電力化は必要不可欠であり、低消費電力化を可能とした新たな半導体素子が提案されてきている。
【０００５】
そのような新たな半導体素子の代表的なものの１つとして、フィン型電界効果トランジスタが提案されている。
フィン型電界効果トランジスタとは、起立型のチャネル領域を有するＭＯＳＦＥＴである。起立したチャネル領域は、半導体基板の上部に絶縁膜を設け、その上部に形成する半導体層（単結晶シリコン材料）にソース領域やドレイン領域、バルク領域（この中にチャネル領域を形成する）を備える。この半導体層の形状が魚のヒレに似ていることからフィン型電界効果トランジスタと呼ばれる。
【０００６】
フィン型電界効果トランジスタは、多くの場合は半導体層の垂直端面にチャネル領域を設ける構造である。このため、その半導体層の垂直方向の高さがＭＯＳＦＥＴのチャネル幅となる。そして、このチャネル領域である半導体層の垂直端面にゲート電極を備えている。
【０００７】
フィン型電界効果トランジスタは、このように半導体基板の上部に起立した半導体層を有しているため、半導体基板内にチャネル領域を有する通常のＭＯＳＦＥＴ（便宜的に、バルク型ＭＯＳＦＥＴと称することにする）と比べて小型化できるという特徴がある。
【０００８】
また、半導体層に対して複数のゲート電極を設けることもできるため、ゲート電極が１つの場合に比べてしきい値のばらつきを抑制し、低いしきい値を有するＭＯＳＦＥＴを構成することができる（例えば、特許文献１参照。）。
【０００９】
特許文献１に示した従来技術は、フィン型電界効果トランジスタを構成する半導体層上面を厚い絶縁膜で覆い、左右の側壁（垂直端面）に分離された２つのゲート電極を設けてこれを配線で連結した構造である。
【００１０】
特許文献１に示した従来技術によるフィン型電界効果トランジスタは、ゲート電極が複
数個存在し、起立した半導体層の左右の垂直端面から電界を印加できるため、空乏層が素早くバルク領域（バルク型ＭＯＳＦＥＴで言うところの基板領域）を覆い、ピンチオフする前にトランジスタ動作を始めることができる。
ゲート電極が１つしかないＭＯＳＦＥＴの場合は、チャネル領域から空乏層方向への電位変化が急であるのに対し特許文献１に示した従来技術によるフィン型電界効果トランジスタは、その電位の変化も比較的安定する。加えて、複数のゲート電極が分離された構造のため、通常のフィン型電界効果トランジスタよりしきい値の制御に適している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特表２００７−５０４６７９号公報（第８頁、図９）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、フィン型電界効果トランジスタのような、バルク型ＭＯＳＦＥＴではない半導体素子の構造には、部分空乏型と完全空乏型の２種類がある。部分空乏型は、バルク領域を完全に空乏化せず一部中性領域を有するものであって、完全空乏型はバルク領域をすべて空乏化するものである。
【００１３】
一般的に、部分空乏型は、ソース領域やドレイン領域の耐圧を高くすることができるという特徴がある。しかし、バルク領域内に中性領域が存在するため、基板浮遊効果に対する対策を講じる必要がある。
完全空乏型は部分空乏型に比べて、ソース領域やドレイン領域とバルク領域との間の接合容量が小さく、電流駆動能力の指標となるサブスレッショルド特性が良いという特徴がある。また、基板浮遊効果が大変少ないという特徴もある。そして、オフリーク電流が小さくできるので、換言すれば、オフリーク電流を同じにすれば、動作電圧を下げることができる。
【００１４】
部分空乏型と完全空乏型とは、それぞれ利点があり、用途によって使い分けがなされているが、半導体素子の低消費電力化という観点で言えば、完全空乏型が有利である。低い動作電圧で動作するということは、すなわち、しきい値も下げることができるからである。
【００１５】
フィン型電界効果トランジスタにあっては、低電圧駆動、低消費電力化するためには、ゲート電極から電圧を印加してトランジスタ動作させるときに、少なくともバルク領域が完全空乏化していなければならない。
【００１６】
特許文献１に示した従来技術によるフィン型電界効果トランジスタのように、起立した半導体層の垂直端面にチャネル領域を設け、そこに対向して２つのゲート電極を備えると、その半導体層の厚さが厚いと、そのチャネル領域は完全空乏化できない。無理に完全空乏化しようとすると、ゲート電極からの電界をさらに上げなければならず、低消費電力化の流れに逆行してしまう。
【００１７】
また、このような状況を回避するために、チャネル領域となる起立した半導体層の平面的な厚さを薄くしようとすると、製造工程における加工ばらつき（寸法ばらつき）の影響を受けてしまい、電気特性が安定した半導体素子を構成することはできない。
【００１８】
特許文献１に示した従来技術は、２つのゲート電極からの電界によりしきい値を制御できるという利点があるものの、バルク領域を完全空乏化した状態で電気的に安定して動作させることは困難であるから、低消費電力化が困難である。また、半導体素子の電気特性
を安定させることもまた難しい。
【００１９】
本発明は、このような問題を解決するためになされたものである。フィン型電界効果トランジスタの低消費電力化と電気特性の安定化とを両立したフィン型電界効果トランジスタを提供できる。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明のフィン型電界効果トランジスタは、下記記載の構造を採用する。
【００２１】
本発明のフィン型電界効果トランジスタは、半導体基板上に設ける絶縁膜と、絶縁膜上に設ける半導体層と、を備え、半導体層の所定の部分にバルク領域、ソース領域、チャネル領域、ドレイン領域を備え、チャネル領域の前記半導体層表面にゲート絶縁膜を備え、ゲート絶縁膜を介して前記チャネル領域に電界を印加するためのゲート電極を備えるフィン型電界効果トランジスタにおいて、バルク領域に所定の電位を印加するためのバルク電極を、ゲート電極と別に備えることを特徴とする。
【００２２】
このような構成とすることによって、バルク領域に直接電位を印加できるから、低いしきい値を実現し、しきい値のばらつきとリーク電流とを抑制し、低消費電力化ができる。
【００２３】
半導体層の第１の垂直端面にチャネル領域を設け、半導体層の第１の垂直端面と対向する第２の垂直端面に前記バルク領域を設けるようにしてもよい。
【００２４】
このような構成とすることによって、半導体層の幅を任意に定義できるから、フィン型電界効果トランジスタの平面的な面積を小さくすることができる。また、チャネル領域と対向する部分にバルク領域を設けることにより、チャネル領域と同じ面積のバルク領域が対向することになるので、基板バイアスのための電位にむらがない。
【００２５】
ゲート絶縁膜は、第１の垂直端面に設けるようにしてもよい。
【００２６】
このような構成とすることによって、半導体層の垂直方向の高さがチャネル幅とすることができ、垂直方向に制限がなければ半導体層の厚さでドレイン電流を任意に定義することができる。
【００２７】
ゲート電極は、第１の垂直端面に対向して設け、バルク電極は、第２の垂直端面に対向して設けると共に前記バルク領域に直接接続するようにしてもよい。
【００２８】
このような構成とすることによって、第１の垂直端面からはゲート電界を印加でき、第２の垂直端面からはバルク電位を与えることができ、ＭＯＳＦＥＴとしての電気特性を安定させることができる。
【発明の効果】
【００２９】
本発明のフィン型電界効果トランジスタは、バルク領域に任意の電位を直接印加できるから、しきい値電圧を任意の値に定めることができ、動作時には低いしきい値に、非動作時には高いしきい値に保つことで、理想的なサブスレッショルドウィングを行うことができるため、低リーク電流を実現できる。
【００３０】
また、この構造のため、基板バイアス効果を利用することができ、フィン型電界効果トランジスタで問題であった、半導体層の寸法ばらつきによるしきい値のばらつきを防ぐことが可能となる。そのため、低消費電力を実現できると共に、半導体層の厚さを完全空乏
層の深さ程度に抑える必要がなくなり、その製造が容易となる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態におけるフィン型電界効果トランジスタの構造を説明する平面図及び断面図である。
【図２】本発明の第１の実施形態におけるフィン型電界効果トランジスタの応用例の構造を説明する平面図及び断面図である。
【図３】本発明の第２の実施形態におけるフィン型電界効果トランジスタの構造を説明する平面図及び断面図である。
【図４】本発明の第３の実施形態におけるフィン型電界効果トランジスタの構造を説明する平面図である。
【図５】本発明の第３の実施形態におけるフィン型電界効果トランジスタの構造を説明する断面図である。
【図６】導電型の異なる２つの本発明のフィン型電界効果トランジスタを集積させた例を説明する断面図である。
【発明を実施するための形態】
【００３２】
本発明のフィン型電界効果トランジスタは、絶縁膜上に設けられたフィン型電界効果トランジスタのバルク領域に所定の電位を直接印加するためのバルク電極を、ゲート電極と別に備えることで低いしきい値を実現すると共にし、しきい値のばらつきを抑制している。
【００３３】
以下、図面を用いてフィン型電界効果トランジスタを説明する。以下に示す実施形態については、フィン型電界効果トランジスタは、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を用いて作成される例で説明する。そして、フィン型電界効果トランジスタの導電型をＮチャネル型ＭＯＳＦＥＴ（以下、Ｎ型ＭＯＳＦＥＴと記載する）とする例で説明する。また、説明に必要の無い構成（例えば、最終保護膜やソース電極、ドレイン電極など）は、図面を見やすくするために省略する。
【実施例１】
【００３４】
［本発明の第１の実施形態の構成説明：図１］
第１の実施形態のフィン型電界効果トランジスタの全体的な構成を、図１を用いて説明する。図１はフィン型電界効果トランジスタの構造を模式的に示す平面図及び断面図であって、図１（ａ）に平面図を、図１（ｂ）にその切断線Ａ−Ａ´で切断した断面図を示す。
【００３５】
図１において、１は半導体基板、２は絶縁膜である。３は半導体層、３Ａは半導体層３の第１の垂直端面、３Ｂは半導体層３の第２の垂直端面、３Ｃは半導体層３の上端面である。４はゲート絶縁膜、５はチャネル領域、６はゲート電極である。７Ａはソース領域、７Ｂはドレイン領域、８はバルク領域、９はバルク電極、１０は層間絶縁膜、１１はコンタクトホール、１２は金属配線である。
【００３６】
第１の実施形態のフィン型電界効果トランジスタは、ＳＯＩ基板を用いて作成される。半導体基板１は単結晶シリコンよりなる支持基板である。絶縁膜２は埋め込み酸化膜であるシリコン酸化膜である。半導体層３は単結晶シリコンであり、絶縁膜２を介し設けられる。この半導体層３は半導体基板１に対して起立している。
【００３７】
ところで、ＳＯＩ基板を用いなくてもフィン型電界効果トランジスタを形成できる。例えば、半導体基板１の上部に酸化処理などしてシリコン酸化膜からなる絶縁膜２を形成し、この絶縁膜２上に化学気相成長法（以下、ＣＶＤ法と記載する）によりアモルファスシ
リコン膜を形成する。その後、熱処理を実施することにより単結晶化させ半導体層３を形成することもできる。この場合、半導体層３は単結晶膜を絶縁膜２上に形成後、エッチング処理することで所定の形状に加工する。
【００３８】
半導体層３は、第１の垂直端面３Ａと第２の垂直端面３Ｂとが対向すると共に、平行して位置する形状を有している。Ｎ型ＭＯＳＦＥＴの場合、半導体層３の導電型はＰ型である。
【００３９】
半導体層３には、ソース領域７Ａとドレイン領域７Ｂとの間にバルク領域８が設けてある。このバルク領域８にチャネル領域５が設けている。この構成は、バルク型ＭＯＳＦＥＴと同様である。
ゲート絶縁膜４は、半導体層３の表面に設けている。詳しくは、この半導体層３に設ける、ソース領域７Ａとドレイン領域７Ｂとに挟まれるチャネル領域５の第１の垂直端面３Ａの表面に設けている。
このゲート絶縁膜４は、既知の手法により、単結晶シリコンである半導体層３を熱酸化することで形成しており、膜厚は、例えば８ｎｍである。
【００４０】
ゲート電極６は、ゲート絶縁膜４を覆うようにしてチャネル領域５上に設けている。ゲート電極６は、例えば、ＣＶＤ法により形成した多結晶シリコンより成る。膜厚は、例えば、３５０ｎｍである。
【００４１】
ソース領域７Ａとドレイン領域７Ｂとは、上述のように、平面的にバルク領域８を挟むように設けており、バルク領域８の第１の垂直端面３Ａにチャネル領域５を設けている。
ソース領域７Ａとドレイン領域７Ｂとは高濃度の不純物層より成り、不純物は、例えば、Ｎ型ＭＯＳＦＥＴの場合、砒素（Ａｓ）又はリン（Ｐ）であり、１０Ｅ−１５ａｔｏｍｓ／ｃｍ２程度のドーズ量（不純物量）でイオン注入されて形成されたものである。
【００４２】
バルク電極９は、ゲート電極６とは別に設けるバルク領域８に直接電位を印加する電極であり、半導体層３の上端面３Ｃの表面に直接接するように設けている。平面的には、ソース領域７Ａとドレイン領域７Ｂとに挟まれるバルク領域８の表面に、ゲート電極６と離間して設けている。
【００４３】
バルク電極９は、例えば、チタンとアルミニウムとの積層膜などが望ましい。半導体層３であるシリコン表面には自然酸化膜が発生しているが、チタンと半導体層３であるシリコンとをシリサイド化させることにより、半導体層３とバルク電極９との間で電気的に良好な接続を得ることができ、電圧制御に適しているためである。
【００４４】
さらに、層間絶縁膜１０を全面に設け、層間絶縁膜１０にコンタクトホール１１を設け、金属配線１２がゲート電極６に接続し、バルク電極９がバルク領域８に接続している。
この金属配線１２とバルク電極９とは、それぞれ本実施形態において同じ材料、同じプロセスで形成され、図示しない所定の回路素子や端子に接続している。
層間絶縁膜１０は、例えば、ＣＶＤ法により形成したシリコン酸化膜である。金属配線１２は、例えば、チタンとアルミニウムの積層膜より成る。
【００４５】
ソース領域７Ａ及びドレイン領域７Ｂにも電気的な接続を行い、電気信号の授受を行う必要がある。これらの領域と平面的に重なる部分の層間絶縁膜１０にコンタクトホール１１を設け、金属配線にて電気的な接続を行う。なお、これらの構造についてはすでに説明したとおり、図示を省略している。
【００４６】
ところで、一般的にフィンの幅とは、図１に記号Ｗで示す、対向する第１の垂直端面３
Ａと第２の垂直端面３Ｂとに挟まれる半導体層３の距離に相当する。
この距離Ｗが狭いと、すでに説明したように加工精度の影響を受けてしまい、電気特性が安定しなくなり、厚いと低消費電力化のための完全空乏化がしにくくなるのである。
しかし、本発明のフィン型電界効果トランジスタは、バルク電極９を設けており、バルク領域８に直接電圧を印加できるため、バルク領域８の電位を自由に制御できる。このため、距離Ｗが厚くても、完全空乏化することができる。
【００４７】
［第１の実施形態の動作の説明］
次に、第１の実施形態のフィン型電界効果トランジスタの構造をまとめ、駆動の様子について説明する。
フィン型電界効果トランジスタは、半導体基板１の上部に設けている絶縁膜２上に起立して半導体層３を設けている。この半導体層３は、フィンを構成する。
半導体層３のバルク領域８の第１の垂直端面３Ａの表面にはチャネル領域５を設けており、そのチャネル領域５を覆うようにゲート絶縁膜５を設け、このゲート絶縁膜５を介しゲート電極６を設けている。
そして、半導体層３の上端面３Ｃと直接接続するようにバルク電極９を備えている。
【００４８】
フィン型電界効果トランジスタを駆動する際は、ゲート電極６にゲート電圧を印加する。  そして、このゲート電極６とは別に設けているバルク電極９からは、バルク領域８に直接電位を印加するためのバルク電圧を印加する。
【００４９】
チャネル領域５は、このゲート電圧による電界により導電型が反転し、この反転した領域を介してソース領域７Ａとドレイン領域７Ｂとが導通する。つまり、半導体層３の第１の垂直端面３Ａ表面部分に沿って電流が流れるのである。
【００５０】
すでに説明したように、本発明のフィン型電界効果トランジスタは、ゲート電圧をゲート電極６からゲート絶縁膜４を介してチャネル領域５に電界として印加し、バルク電極９からは電界ではなくバルク電位をバルク領域８に直接印加できる。電界を与えるのではないから正確にバルク領域８の電位を制御できる。
従来から知られているＳＯＩ基板を用いた半導体素子には、半導体基板側から絶縁膜を介して電界を半導体層に与えていた例が提案されていたが、そのような構成とはまったく異なる構成である。
【００５１】
ゲート電極６からチャネル領域５に印加する電界と、バルク電極９からバルク領域８に印加される電位との関係を、フィン型電界効果トランジスタに望む電気特性に応じて自由に変更することができる。
【００５２】
例えば、ゲート電極６から印加するゲート電圧とバルク電極９から印加するバルク電圧とを同じにすることができる。
こうすると、このフィン型電界効果トランジスタを、知られているＤＴＭＯＳＦＥＴとして動作させることができる。
【００５３】
もちろんこれは一例であって、双方の電圧値を変えてもよい。
例えば、バルク電極９からバルク領域８に所定の電位を与えることにより、バルク領域８の電位を低くすると、バルク領域８とゲート電圧との間の電位差が大きくなるから、フィン型電界効果トランジスタのしきい値電圧を上げることができる。そうすると、リーク電流を削減でき、低消費電力化ができる。
また、反対にバルク領域８の電位を高くすると、バルク領域８とゲート電圧との間の電位差が小さくなるから、しきい値電圧を下げることができる。そうすると、高速動作を実現することができる。
【００５４】
このように、本発明のフィン型電界効果トランジスタは、バルク領域８に印加する電位をバルク電極９によって自由に変えることができるから、欲する電気特性に応じたフィン型電界効果トランジスタを得ることができる。
また、バルク領域８に電圧を印加することで、しきい値電圧ばらつきを抑制することもできるので、信頼性が高いフィン型電界効果トランジスタを構成することもできる。
【００５５】
［第１の実施形態の応用例の構成説明：図２］
次に、図２を用いて、第１実施形態のフィン型電界効果トランジスタの応用例を説明する。図２はフィン型電界効果トランジスタの応用例の構造を模式的に示す平面図及び断面図であって、図２（ａ）に平面図を、図２（ｂ）にその切断線Ｂ−Ｂ´で切断した断面図を示す。
【００５６】
この応用例の特徴は、２つのゲート電極を有する点である。
図２に示すように、第１の側端面３Ａにゲート絶縁膜４ａ及びゲート電極６ａを設けており、第１の側端面３Ａと対向する第２の側端面３にゲート絶縁膜４ｂ及びゲート電極６ｂを設けている構造である。
なお、ゲート絶縁膜４ａ，４ｂ、ゲート電極６ａ，６ｂの材質や膜厚については、第２の実施形態と同様であるから説明は省略する。
【００５７】
ソース領域７Ａ及びドレイン領域７Ｂにも電気的な接続を行い、電気信号の授受を行う必要がある。これらの領域と平面的に重なる部分の層間絶縁膜１０にコンタクトホール１１を設け、金属配線にて電気的な接続を行う。なお、これらの構造についてはすでに説明したとおり、図面を見やすくするために図示を省略している。そのため、図２（ａ）ではソース領域７A上にバルク電極９が配線されているが、実際に構成する場合は、ソース電極とバルク電極９とが接触しないように離間して配置する。
【００５８】
［第１の実施形態の応用例の効果の説明］
この応用例は、２つのゲート電極６を有しており、各々独立してゲート電圧を印加できる。このような構造は、いわゆるダブルゲート型ＭＯＳＦＥＴとしてすでに知られている構成である。図２に示す第１の実施形態の応用例は、知られているダブルゲート型ＭＯＳＦＥＴの特徴に加え、バルク電極９によりバルク領域８に直接電位を印加できる点にある。
【００５９】
このような構成であるから、バルク電位を０Ｖ付近に近づけたときのしきい値電圧のばらつきを抑制することができ、消費電力を削減することに加えて、スイッチング特性の向上と、短チャネルによるリーク電流をより抑えやすくすることが可能となる。
【００６０】
その理由は、ゲート電極の数が増加するため、ゲート電極が１つしかないＭＯＳＦＥＴと比較して、ゲート電極でチャネル領域の電圧を制御しやすくなるからである。
【００６１】
例えば、バルク電極から電位を印加しバルク領域を０Ｖに保ったとき、電流が流れるチャネル部分では、ゲート電極から離れるにつれて電位が半導体層（バルク領域）の電位０Ｖに近づいてしまい、１つのゲート電極によるゲート電圧でチャネル領域の電圧変化の勾配をなだらかにするのは難しくなる。
【００６２】
これに対し、この応用例のような、チャネル領域の左右にゲート電極を設けたダブルゲート構造を有していると、対向するゲート電極が互いのチャネルを引き伸ばすため、双方のチャネル領域の電位はバルク領域に向かうに従って、よりなだらかに０Ｖへと変化する。
【００６３】
この結果、チャネル領域の電圧のばらつきは小さく抑えることができ、チャネル領域の電圧をゲート電極でより制御しやすくなるのである。
【００６４】
チャネル領域の電圧のばらつきが小さくなると、スイッチング特性を向上させることができ、さらにゲート長が短くてもリーク電流を抑えやすくなる。
【００６５】
また、ゲート電極数が増えると、同じ電位で駆動させた場合、駆動する際の電流量が増える（理想的にはゲート数倍に増加）ため、小さなＭＯＳＦＥＴでも大きな電流駆動能力を得るようにすることもできるようになる。
【実施例２】
【００６６】
［本発明の第２の実施形態の構成説明：図３］
次に、図３を用いて、フィン型電界効果トランジスタの第２実施形態を説明する。図３はフィン型電界効果トランジスタの構造を模式的に示す平面図及び断面図であって、図３（ａ）に平面図を、図３（ｂ）にその切断線Ｃ−Ｃ´で切断した断面図を示す。
【００６７】
第２の実施形態の特徴は、ゲート電極６とバルク電極９とを半導体層３を挟み対向して設ける点である。
【００６８】
図３に示すように、半導体層３の第１の垂直端面３Ａにチャネル領域５を設け、これを覆うようにゲート絶縁膜４を設けている。ゲート電極６は、すでに説明した例と同様に、このゲート絶縁膜４を覆うように設けており、多くの部分が第１の垂直端面３Ａに対向して設けている。
バルク電極９は、半導体層３の第２の垂直端面３Ｂのバルク領域８に直接接して設けている。
【００６９】
［第３の実施形態の効果の説明］
この第３の実施形態は、すでに説明した実施形態と同様の効果を有することに加え、バルク領域８とバルク電極９とを、より低抵抗で接続できるという効果がある。
すなわち、半導体層３上端面（図１でいうところの上端面３ｃ）の狭い領域で、バルク領域８とバルク電極９とを接続するのではなく、より広い半導体層３の垂直端面３Ｂでバルク電極とバルク領域とが接続できる。
【００７０】
具体的には、半導体層３の半導体基板１側から起立した距離と、半導体層３の第２の垂直端面３Ｂにおけるバルク電極９の配線幅との分で、双方を接触できるから、より多くの接触面積で、バルク領域８とバルク電極９とを接触させることができる。これにより、より低抵抗で双方を電気的に接続できるという効果を有するのである。
【００７１】
また、半導体層３上端面にバルク電極９とバルク領域８とを接触させるように加工するよりも、加工が簡単に行える場合もあるので、プロセスコストを下げることができる場合もある。
【実施例３】
【００７２】
［本発明の第３の実施形態の構成及び効果の説明：図４、図５］
次に、図４、図５を用いて、フィン型電界効果トランジスタの第３実施形態を説明する。図４はフィン型電界効果トランジスタの構造を模式的に示す平面図である。図５は図４に示す構成の断面図を示すものであって、図５（ａ）には図４に示す切断線Ｄ−Ｄ´で切断した様子を、図５（ｂ）に図４に示す切断線Ｅ−Ｅ´で切断した断面図をそれぞれ示す。
【００７３】
第２の実施形態の特徴は、ゲート電極６とバルク電極９とを半導体層３を挟み対向して設ける点である。
【００７４】
図４に示すように、バルク領域８はすでに説明した例とは異なり、平面的にソース領域７Ａの方向に屈曲している。
半導体層３の第１の垂直端面３Ａにチャネル領域５、ゲート絶縁膜４、ゲート電極６を設ける構成はすでに説明した例と同じであるが、屈曲したバルク領域８により、バルク電極９とバルク領域８との接触部分は、ゲート電極６の延長線上にはなく、ソース領域７Ａ方向にシフトしている。この様子は、２つの切断線で切断した様子を表した図５を見れば明らかであろう。
【００７５】
このような構成にすることで、ゲート電極６とバルク電極９との平面的な配置に自由度を向上させることができる。すでに説明したように、ソース領域７Ａやドレイン領域７Ｂには、それぞれ図示はしないがソース電極とドレイン電極とが接続されている。このように配線が多く存在すると、この第３の実施形態のようにバルク電極９をシフトする構成であれば、配線の引き回しの自由度が増えるのである。
【００７６】
なお、この第３の実施形態でも、第２の実施形態と同様に、バルク領域８とバルク電極９とは、半導体層３の第２の垂直端面３Ｂにて接触しているから、双方の接触抵抗は低く、バルク領域８を屈曲させた構成でも、まったく影響はない。
【００７７】
［応用例の構成説明：図６］
次に、図６を用いて、すでに説明した実施形態の応用例を、第２の実施形態を例にして説明する。
この応用例は、フィン型電界効果トランジスタであるＮ型ＭＯＳＦＥＴとＰチャネル型ＭＯＳＦＥＴ（以後、Ｐ型ＭＯＳＦＥＴと記載する）とを並列に並べた構造（コンプリメンタリーＭＯＳ、所謂ＣＭＯＳ構造）としたものである。すでに説明した実施形態では、例えば、Ｎ型ＭＯＳＦＥＴを構成する例を説明したが、Ｐ型ＭＯＳＦＥＴと合わせたＣＭＯＳ構造の例を説明する。
【００７８】
図６において、１３ＡはＮ型ＭＯＳＦＥＴ、１３ＢはＰ型ＭＯＳＦＥＴ、１４は素子間絶縁膜である。素子間絶縁膜１４は、既知のＣＶＤ法により形成するシリコン酸化膜である。４ａ，４ｂはゲート絶縁膜、５ａ，５ｂはチャネル領域、６ａ，６ｂはゲート電極、８ａ，８ｂはバルク領域、１２ａ，１２ｂは金属配線、３Ａａ，３Ａｂは第１の垂直端面、３Ｂａ，３Ｂｂは第２の垂直端面であり、それぞれ、すでに説明したゲート絶縁膜３、チャネル領域５、ゲート電極６、バルク電極８、金属電極１２、第１の垂直端面３Ａ、第２の垂直端面３Ｂに相当する。
【００７９】
図６に示すように、Ｎ型ＭＯＳＦＥＴ１３ＡとＰ型ＭＯＳＦＥＴ１３Ｂとを、それぞれの第２の垂直端面３Ｂａと第２の垂直端面３Ｂｂとを対向するように隣合わせて配置している。
Ｎ型ＭＯＳＦＥＴ１３Ａのバルク領域８ａの第１の垂直端面３Ａａにチャネル領域５ａを設け、これを覆うようにゲート絶縁膜４ａを設けており、さらにゲート電極６ａを設けている。
Ｐ型ＭＯＳＦＥＴ１３Ｂのバルク領域８ｂの第１の垂直端面３Ａｂにチャネル領域５ｂを設け、これを覆うようにゲート絶縁膜４ｂを設けており、さらにゲート電極６ｂを設けている。
【００８０】
第２の垂直端面３Ｂａと第２の垂直端面３Ｂｂとに直接接続する共通のバルク電極９を
備えている。このバルク電極９と、ゲート電極６ａ，６ｂに接続する金属配線１２ａ，１２ｂとは、この実施形態においても他の実施形態と同様に、同じ材料、同じプロセスで形成され、図示しない所定の回路素子や端子に接続している。
【００８１】
素子間絶縁膜１４は、Ｎ型ＭＯＳＦＥＴ１３ＡとＰ型ＭＯＳＦＥＴ１３Ｂとを絶縁する役割と、バルク電極９からの電界が半導体基板１側に余剰に及ばないようにする役割、またバルク電極を形成する際の被覆性を向上させる役割がある。このため、ある程度の膜厚が必要であって、印加するバルク電位でもよるが、例えば、０．５μｍ程度である。
【００８２】
［応用例の効果の説明］
Ｎ型ＭＯＳＦＥＴ１３ＡとＰ型ＭＯＳＦＥＴ１３Ｂとのゲート電極に、それぞれの導電型のＭＯＳＦＥＴを駆動するための適正なゲート電圧を印加する。そして、バルク電極９には、所定の電圧を印加する。
例えば、バルク電極９には０．５Ｖを印加しておき、Ｎ型ＭＯＳＦＥＴ１３Ａを駆動するタイミングでゲート電極６ａには＋０．８Ｖを印加する。次に、バルク電極９には−０．５Ｖを印加しておき、Ｐ型ＭＯＳＦＥＴ１３Ｂを駆動するタイミングでゲート電極６ｂには−０．８Ｖを印加する。
【００８３】
そうすると、印加されているバルク電位によって、Ｎ型ＭＯＳＦＥＴ１３Ａがオンするときは、Ｐ型ＭＯＳＦＥＴ１３Ｂがオンしにくくなり、逆にＰ型ＭＯＳＦＥＴ１３Ｂがオンするときは、Ｎ型ＭＯＳＦＥＴ１３Ａがオンしにくくなる。
これは、半導体層に印加される電位の上下が、しきいち電圧を上下させるためである。
【００８４】
以上説明した本発明のフィン型電界効果トランジスタは、ゲート電極とは別にバルク領域に直接電位を印加するバルク電極を設けているため、しきい値電圧を任意の値に定めることができ、動作時には低いしきい値に、非動作時には高いしきい値に保つことができる。
このような特徴を有していれば、本発明の主旨を逸脱しない範囲で変形が可能である。例えば、半導体層の形状、ゲート電極とバルク電極との位置関係や電極の種類などは任意に定めることができる。
【産業上の利用可能性】
【００８５】
本発明は、低しきい値電圧、しきい値電圧ばらつきとリーク電流の抑制、低面積を実施することができる。このため低電圧駆動するＬＳＩに適用できる。特に低消費電力を必要とするＬＳＩに好適である。
【符号の説明】
【００８６】
１  半導体基板
２  埋め込み絶縁膜
３  半導体層
３Ａ  第１の垂直端面
３Ｂ  第２の垂直端面
３Ｃ  上端面
４  ゲート絶縁膜
５  チャネル領域
６  ゲート電極
７Ａ  ソース領域
７Ｂ  ドレイン領域
８  バルク領域
９  バルク電極
１０  層間絶縁膜
１１  コンタクトホール
１２  金属配線
１３Ａ  Ｎ型ＭＯＳＦＥＴ
１３Ｂ  Ｐ型ＭＯＳＦＥＴ
１４  素子間絶縁膜図１
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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