(57)【要約】【課題】貫通電極を用いた積層型の半導体装置において、被制御チップに供給する電源電圧を安定化させる。【解決手段】基板電源端子９１Ｖが設けられたインターポーザＩＰと、一方の表面に表面バンプＦＢが設けられ、他方の表面に裏面バンプＢＢが設けられたインターフェースチップＩＦと、インターフェースチップＩＦに接続されたコアチップＣＣとを備える。インターフェースチップＩＦに設けられ、基板電源端子９１Ｖに接続された表面バンプＦＢ、裏面バンプＢＢ及びこれらを接続する貫通電極ＴＳＶ１の積層方向から見た平面的な位置は互いに一致しており、その配列ピッチＰ１よりも信号用の裏面バンプＢＢの配列ピッチＰ２の方が小さい。本発明によれば、インターポーザＩＰからコアチップへストレートに電源を供給することができることから、コアチップに供給する電源電圧を安定化させることが可能となる。【選択図】図８
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【特許請求の範囲】
【請求項１】
複数の基板電源端子を含む複数の基板端子が設けられた基板と、
前記基板上に積層され、一方の表面には前記複数の基板端子にそれぞれ接続された複数の第１のチップ端子が設けられ、他方の表面には複数のチップ電源端子及び複数のチップ信号端子を含む複数の第２のチップ端子が設けられた制御チップと、
前記制御チップ上に積層され、前記複数の第２のチップ端子にそれぞれ接続された複数の第３のチップ端子が設けられた被制御チップと、を備え、
前記制御チップは、前記複数のチップ電源端子と前記複数の基板電源端子とをそれぞれ接続する複数の電源貫通電極を有し、
対応する前記複数のチップ電源端子、前記複数の基板電源端子及び前記複数の電源貫通電極の積層方向から見た平面的な位置は互いに一致しており、
前記複数のチップ信号端子の配列ピッチは、前記複数のチップ電源端子の配列ピッチよりも小さい、ことを特徴とする半導体装置。
【請求項２】
前記複数の基板端子は複数の基板信号端子をさらに含み、
前記制御チップは、前記複数の第１のチップ端子を介して前記複数の基板信号端子から供給される外部信号に基づいて内部信号を生成する内部制御回路を備え、
前記内部信号は、前記複数のチップ信号端子を介して前記被制御チップに供給される、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御チップは、前記内部制御回路と前記複数の基板信号端子又は前記複数のチップ信号端子とをそれぞれ接続する複数の信号貫通電極をさらに有し、
対応する前記複数の信号貫通電極と前記複数の基板信号端子又は前記複数のチップ信号端子の前記積層方向から見た平面的な位置が互いに異なっている、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記制御チップは、前記複数の第１のチップ端子を介して前記複数の基板電源端子から供給される外部電圧に基づいて内部電圧を生成する内部電源生成回路をさらに備え、
前記内部電圧は、前記内部制御回路に供給されることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記被制御チップを複数備え、前記複数の被制御チップはそれぞれ前記複数の第３のチップ端子が設けられた位置に形成された複数の貫通電極を介して共通接続されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第３のチップ端子のうち前記チップ電源端子に接続された端子は、前記被制御チップの端部に配置されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記制御チップはメモリデバイスのフロントエンド部が集積されたインターフェースチップであり、前記被制御チップはメモリデバイスのバックエンド部が集積されたコアチップであることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記基板には複数の外部端子が設けられ、前記複数の基板端子と前記複数の外部端子とは再配線層を介して接続されることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、貫通電極を用いた積層型の半導体装置に関する。
【背景技術】
【０００２】
近年、複数の半導体チップが積層されてなる積層型の半導体装置が提案されている。この種の半導体装置においては、積層された複数の半導体チップに貫通電極が設けられており、貫通電極を介して信号や電源の供給が行われる。例えば、特許文献１の図２０には、基板上に３つの半導体チップが積層された構造を有する半導体装置が記載されている。ここで、信号や電源の供給は基板側から行われるため、最下層の半導体チップから最上層の半導体チップへと信号及び電源が供給されることになる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１３６１８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された半導体装置では、貫通電極の平面的な位置が半導体チップごとに相違することから、対応する貫通電極同士を接続するために平面方向に延在する配線が必要となる。平面方向に延在する配線は貫通電極と比べると電気抵抗が大きいことから、このような配線を介して電源を供給すると、上層の半導体チップほど電源電圧が低下するという問題があった。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、複数の基板電源端子を含む複数の基板端子が設けられた基板と、前記基板上に積層され、一方の表面には前記複数の基板端子にそれぞれ接続された複数の第１のチップ端子が設けられ、他方の表面には複数のチップ電源端子及び複数のチップ信号端子を含む複数の第２のチップ端子が設けられた制御チップと、前記制御チップ上に積層され、前記複数の第２のチップ端子にそれぞれ接続された複数の第３のチップ端子が設けられた被制御チップとを備え、前記制御チップは、前記複数のチップ電源端子と前記複数の基板電源端子とをそれぞれ接続する複数の電源貫通電極を有し、対応する前記複数のチップ電源端子、前記複数の基板電源端子及び前記複数の電源貫通電極の積層方向から見た平面的な位置は互いに一致しており、前記複数のチップ信号端子の配列ピッチは、前記複数のチップ電源端子の配列ピッチよりも小さいことを特徴とする。
【発明の効果】
【０００６】
本発明によれば、平面方向に延在する配線を経由することなく基板から被制御チップへストレートに電源を供給することができることから、被制御チップに供給する電源電圧を安定化させることが可能となる。
【図面の簡単な説明】
【０００７】
【図１】本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図２】コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。
【図３】図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【図４】図２（ｂ）に示すタイプの貫通電極ＴＳＶ２及び図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。
【図５】インターフェースチップＩＦに設けられる裏面バンプＢＢの構造を説明するための断面図である。
【図６】インターフェースチップＩＦに設けられる表面バンプＦＢの構造を説明するための断面図である。
【図７】半導体記憶装置１０の回路構成を示すブロック図である。
【図８】インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７に設けられた各端子の位置を説明するための模式的な断面図である。
【図９】インターフェースチップＩＦの一部断面を拡大して示す図である。
【図１０】コアチップＣＣ０〜ＣＣ７の一部断面を拡大して示す図である。
【図１１】インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７に設けられた各端子の位置を説明するための模式的な平面図であり、主にインターフェースチップに含まれる構成要素を示している。
【図１２】インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７に設けられた各端子の位置を説明するための模式的な平面図であり、主にコアチップＣＣ０〜ＣＣ７に含まれる構成要素を示している。
【図１３】電源用の貫通電極ＴＳＶ１ｖ及び信号用の貫通電極ＴＳＶ１ｓの好ましいレイアウトを説明するための略平面図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【０００９】
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１０】
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップ（メモリチップ）ＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７とは異なる製造マスクで製作された１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００１１】
コアチップＣＣ０〜ＣＣ７は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細については後述する。
【００１２】
一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。
【００１３】
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極（基板端子）９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＳＤＲＡＭとして取り扱うことができる。
【００１４】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００１５】
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００１６】
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述するチップアドレス情報が挙げられる。
【００１７】
さらに他の一部の貫通電極ＴＳＶについては、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。
【００１８】
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００１９】
このように、各コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図２（ａ）〜（ｃ）に示すいずれのタイプであるかに関わらず、積層方向から見た平面的な形成位置が一致している。これに対応して、インターフェースチップＩＦに設けられた貫通電極ＴＳＶの平面的な形成位置も、各コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの平面的な位置形成と一致している。
【００２０】
図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【００２１】
図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０、シリコン基板８０の表面に設けられた層間絶縁膜８１、及びシリコン基板８０の裏面に設けられたパッシベーション膜８３を貫通して設けられている。特に限定されるものではないが、貫通電極ＴＳＶ１はＣｕ（銅）からなる。シリコン基板８０の表面は、トランジスタなどのデバイスが形成されるデバイス形成面である。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
【００２２】
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部は、裏面バンプＢＢで覆われている。裏面バンプＢＢは、下層のコアチップ又はインターフェースチップＩＦに設けられた表面バンプＦＢと接する電極であり、特に限定されるものではないがＮｉ（ニッケル）とＡｕ（金）の積層構造を有している。表面バンプＦＢは、各配線層Ｌ１〜Ｌ４に設けられたパッドＭ１〜Ｍ４及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部に接続されている。特に限定されるものではないが、表面バンプＦＢはＳｎＡｇ半田からなる。表面バンプＦＢ及び裏面バンプＢＢの径は約２０μｍ程度である。本発明においては、表面バンプＦＢ及び裏面バンプＢＢを単に「チップ端子」と呼ぶことがある。
【００２３】
これにより、平面視で同じ位置に設けられた表面バンプＦＢと裏面バンプＢＢは、短絡された状態となる。表面バンプＦＢはパッシベーション膜８４を貫通して設けられている。パッシベーション膜８４の表面は、表面バンプＦＢが形成された領域を除いてポリイミド膜８５で覆われている。尚、図示しない内部回路との接続は、配線層Ｌ１〜Ｌ３に設けられたパッドＭ１〜Ｍ３から引き出される内部配線（図示せず）を介して行われる。
【００２４】
図３に示す貫通電極ＴＳＶ１は、各コアチップＣＣ０〜ＣＣ７に設けられた大部分の貫通電極に利用されるとともに、インターフェースチップＩＦに設けられた電源用の貫通電極（電源貫通電極）に利用される。上述の通り、図３に示す貫通電極ＴＳＶ１の特徴は、平面視で同じ位置に設けられた表面バンプＦＢと裏面バンプＢＢが短絡される点にある。
【００２５】
図４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２及び図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。
【００２６】
図４に示すように、貫通電極ＴＳＶ２及びＴＳＶ３は、同じ平面位置にあるパッドＭ２とパッドＭ３を直接接続するスルーホール電極ＴＨ２が削除されている点において、図３に示した貫通電極ＴＳＶ１と相違している。図２（ｂ）に示すタイプの貫通電極ＴＳＶ２においては、パッドＭ２が図２に示す内部回路５の例えば出力ノードに接続され、パッドＭ３が図２に示す内部回路５の例えば入力ノードに接続される。これにより、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されることになる。また、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３においては、パッドＭ２が他の貫通電極ＴＳＶ３と平面位置が等しい表面バンプＦＢに接続され、パッドＭ３がさらに他の貫通電極ＴＳＶ３に接続される。
【００２７】
図４に示す貫通電極ＴＳＶ２，ＴＳＶ３の特徴は、一対の表面バンプＦＢと裏面バンプＢＢが平面視で同じ位置に設けられているももの、これらが短絡されない点にある。貫通電極ＴＳＶ２，ＴＳＶ３は各コアチップＣＣ０〜ＣＣ７において一部利用されるが、インターフェースチップＩＦにおいては基本的に利用されない。
【００２８】
以上、図３及び図４に示した貫通電極ＴＳＶ１〜ＴＳＶ３は、主にコアチップＣＣ０〜ＣＣ７にて使用され、いずれも一対の表面バンプＦＢと裏面バンプＢＢが平面視で同じ位置に設けられている。これに対し、インターフェースチップＩＦにおいては、コアチップＣＣ０〜ＣＣ７側の接続とインターポーザＩＰ側の接続を異なるピッチで行う必要があることから、表面バンプＦＢの平面的な位置と裏面バンプＢＢの平面的な位置の大部分が相違する。
【００２９】
図５はインターフェースチップＩＦに設けられる裏面バンプＢＢの構造を説明するための断面図であり、図６はインターフェースチップＩＦに設けられる表面バンプＦＢの構造を説明するための断面図である。
【００３０】
図５に示すように、インターフェースチップＩＦに設けられる裏面バンプＢＢは、貫通電極ＴＳＶ４を介してパッドＭ１〜Ｍ３に接続されているが、その上方にはパッドＭ４及び表面バンプＦＢは設けられていない。図５に示す貫通電極ＴＳＶ４は、インターフェースチップＩＦに設けられた信号用の貫通電極（信号貫通電極）に利用される。一方、図６に示すように、インターフェースチップＩＦに設けられる表面バンプＦＢは、パッドＭ４，Ｍ３に接続されているが、その下方にはパッドＭ２，Ｍ１、貫通電極ＴＳＶ及び裏面バンプＢＢは設けられていない。裏面バンプＢＢ及び表面バンプＦＢは、図示しないインターフェースチップＩＦ内のロジック回路に接続される。
【００３１】
ここで、図６に示す表面バンプＦＢはインターポーザＩＰに接続される側のバンプであり、本発明においては「第１のチップ端子」と呼ぶことがある。一方、図５に示す裏面バンプＢＢはコアチップＣＣ０〜ＣＣ７に接続される側のバンプであり、本発明においては「第２のチップ端子」と呼ぶことがある。
【００３２】
表面バンプＦＢはインターポーザＩＰに接続される側のバンプであるため、その配列ピッチはインターポーザＩＰに形成された基板端子９１の配列ピッチに合わせる必要がある。ここで、インターポーザＩＰの加工精度は半導体チップの加工精度よりも低いことから、表面バンプＦＢの配列ピッチは相対的に大きくなる。一方、裏面バンプＢＢはコアチップＣＣ０〜ＣＣ７に接続される側のバンプであるため、その配列ピッチはコアチップＣＣ０〜ＣＣ７に形成された貫通電極ＴＳＶの配列ピッチに合わせる必要がある。コアチップＣＣ０〜ＣＣ７の加工精度はインターポーザＩＰの加工精度よりも高いことから、裏面バンプＢＢの配列ピッチは相対的に小さくなる。
【００３３】
図７は、半導体記憶装置１０の回路構成を示すブロック図である。
【００３４】
図７に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
【００３５】
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
【００３６】
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００３７】
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
【００３８】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００３９】
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
【００４０】
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
【００４１】
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
【００４２】
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
【００４３】
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。すなわち、インターフェースチップＩＦと外部との間で同時に入出力する単位外部データのビット数よりも、各コアチップＣＣ０〜ＣＣ７とインターフェースチップＩＦとの間で同時に入出力する単位内部データのビット数の方が多い。すなわち、データラッチ回路２５は、シリアルな単位外部データをパラレルな単位内部データに変換し、パラレルな単位内部データをシリアルな単位外部データに変換する役割を果たす。
【００４４】
つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。
【００４５】
更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
【００４６】
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられた内部電源発生回路４０及びパワーオン検出回路４３に接続されるとともに、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。内部電源発生回路４０は、電源電位ＶＤＤ，ＶＳＳを受けて各種内部電圧を生成する。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
【００４７】
層アドレスコントロール回路４５は、本実施形態による半導体記憶装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体記憶装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
【００４８】
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプのＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
【００４９】
さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプのＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
【００５０】
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。コアチップＣＣ０〜ＣＣ７は、ロウアクセスとカラムアクセスをこの順に行うことによってリード動作又はライト動作が可能なチップである。
【００５１】
図７に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図７においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
【００５２】
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
【００５３】
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
【００５４】
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間はＴＳＶを介してパラレルに接続される。
【００５５】
コントロールロジック回路６３は、ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。
【００５６】
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体記憶装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプのＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）がＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
【００５７】
層アドレス発生回路４６には、ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
【００５８】
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
【００５９】
さらに、コアチップＣＣ０〜ＣＣ７には、内部電源発生回路７０が設けられている。内部電源発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電源発生回路７０はこれを受けて各種内部電圧を生成する。内部電源発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
【００６０】
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
【００６１】
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
【００６２】
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
【００６３】
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
【００６４】
以上が本実施形態による半導体記憶装置１０の全体構成である。このように、本実施形態による半導体記憶装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。
【００６５】
図８は、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７に設けられた各端子の位置を説明するための模式的な断面図である。
【００６６】
図８に示すように、インターポーザＩＰとインターフェースチップＩＦとの接続は、基板端子９１を介して行われる。より正確には、インターポーザＩＰ上に設けられた基板端子９１と、インターフェースチップＩＦに設けられた表面バンプＦＢとが接続される。上述の通り、インターポーザＩＰの加工精度は半導体チップの加工精度よりも低く、基板端子９１及びインターフェースチップＩＦの表面バンプＦＢは、配列ピッチＰ１で配列される。ここで配列ピッチとは、隣接する端子間の最短距離に等しい。
【００６７】
図８においては、インターフェースチップＩＦに含まれる各種内部回路のうち、内部電源発生回路４０を除く回路ブロックを内部制御回路１１０と表記している。したがって、内部制御回路１１０は、インターポーザＩＰを介して供給される各種の外部信号Ｓｏ（アドレスやコマンドなど）を受け、これらに基づいて内部信号Ｓｉ（内部コマンドなど）を生成する。一方、内部電源発生回路４０は、インターポーザＩＰを介して供給される電源電圧を受け、各種の内部電圧ＶＩＮＴＩ１，ＶＩＮＴＩ２等を生成する。これらの内部電圧ＶＩＮＴＩ１，ＶＩＮＴＩ２は内部制御回路１１０に供給され、内部制御回路１１０の動作電圧として用いられる。
【００６８】
内部電源発生回路４０に対しては、図３に示したタイプの貫通電極ＴＳＶ１を用いて外部電圧が供給される。このため、インターポーザＩＰ上に設けられた基板端子９１のうち、外部電圧を供給する基板電源端子９１Ｖの平面的な位置は、インターフェースチップＩＦの対応する表面バンプＦＢ、貫通電極ＴＳＶ１及び裏面バンプＢＢの平面的な位置と全て一致する。つまり、基板電源端子９１ＶからインターフェースチップＩＦの裏面バンプＢＢまで垂直方向にストレートに接続され、平面的な迂回ルートは存在しない。しかも、貫通電極ＴＳＶはチップ上に形成される平面的な配線に比べて断面積が非常に大きいため、電気抵抗が小さいという特徴を有している。このため、貫通電極ＴＳＶを経由することによる電圧降下はほとんど無視できるレベルとなる。
【００６９】
これに対し、内部制御回路１１０に対しては、図６に示した表面バンプＦＢを用いて外部信号Ｓｏが供給される。そして、内部制御回路１１０から出力される内部信号Ｓｉは、図５に示したタイプの貫通電極ＴＳＶ４を介して裏面バンプＢＢに供給される。このため、インターポーザＩＰ上に設けられた基板端子９１のうち、外部信号Ｓｏを供給する基板信号端子９１Ｓの平面的な位置は、インターフェースチップＩＦの対応する裏面バンプＢＢの平面的な位置とは基本的に一致しない。貫通電極ＴＳＶ４に接続された裏面バンプＢＢを「チップ信号端子」と呼ぶことがある。上述の通り、インターフェースチップＩＦの加工精度はインターポーザＩＰの加工精度よりも高く、このため、内部信号Ｓｉが出力される裏面バンプＢＢの配列ピッチＰ２は、基板端子９１の配列ピッチＰ１よりも小さくなる。なお、図８には示されていないが、内部制御回路１１０には内部電圧ＶＩＮＴＩ１，ＶＩＮＴＩ２のみならず、外部電圧ＶＤＤ，ＶＳＳも供給される。内部制御回路１１０に供給される外部電圧ＶＤＤ，ＶＳＳは、インターフェースチップＩＦに設けられた配線層を介して貫通電極ＴＳＶ４にも接続される。これら貫通電極ＴＳＶ４についても、配列ピッチＰ２で配列される。
【００７０】
図９は、インターフェースチップＩＦの一部断面を拡大して示す図である。尚、図９においては図面の上側がインターポーザＩＰに接続される側であり、図面の下側がコアチップＣＣ０〜ＣＣ７に接続される側である点に注意されたい。
【００７１】
図９に示す例では、電源用の表面バンプＦＢ（Ｖ）は、貫通電極ＴＳＶ１を介して電源用の裏面バンプＢＢ（Ｖ）に接続されるとともに、パッドＭ２から引き出された配線層を介してトランジスタＴＲのソース領域ＴＲｓに接続されている。トランジスタＴＲは、シリコン基板８０に形成されたＭＯＳトランジスタであり、その周囲が素子分離領域ＳＴＩによって囲まれている。トランジスタＴＲのゲート電極ＴＲｇは、信号用の表面バンプＦＢ（Ｓ）に接続され、ドレインＴＲｄは貫通電極ＴＳＶ４を介して信号用の裏面バンプＢＢ（Ｓ）に接続されている。そして、裏面バンプＢＢ（Ｓ）の配列ピッチＰ２は、表面バンプＦＢの配列ピッチＰ１よりも小さい。
【００７２】
このような構成を有するインターフェースチップＩＦ上に、複数のコアチップＣＣ０〜ＣＣ７が積層される。コアチップＣＣ０〜ＣＣ７に設けられ、インターフェースチップＩＦの裏面バンプＢＢに接続される表面バンプＦＢを「第３のチップ端子」と呼ぶことがある。
【００７３】
図８に示すように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、いずれのタイプであるかに関わらず、積層方向から見た平面的な形成位置が一致している。このため、電源用の貫通電極ＴＳＶについては配列ピッチＰ１で配列され、信号用の貫通電極ＴＳＶについては配列ピッチＰ２で配列される。図８においては、コアチップＣＣ０〜ＣＣ７に含まれる各種内部回路のうち、内部電源発生回路７０を除く回路ブロックを内部回路１２０と表記している。内部回路１２０には、内部電源発生回路７０によって生成された各種の内部電圧ＶＩＮＴＣ１，ＶＩＮＴＣ２等が供給され、内部回路１２０の動作電圧として用いられる。
【００７４】
図１０は、コアチップＣＣ０〜ＣＣ７の一部断面を拡大して示す図である。尚、図１０においては図面の上側がインターフェースチップＩＦに接続される側である。図１０における左右方向の位置は、図９における左右方向の位置と対応している。
【００７５】
図１０に示す例では、電源用の表面バンプＦＢ（Ｖ）及び信号用の表面バンプＦＢ（Ｓ）ともに、貫通電極ＴＳＶ１を介して電源用の裏面バンプＢＢ（Ｖ）及び信号用の裏面バンプＢＢ（Ｓ）に接続される。このうち、信号用の表面バンプＦＢ（Ｓ）及び信号用の裏面バンプＢＢ（Ｓ）の配列ピッチはＰ２である。貫通電極ＴＳＶ１のうち、電源用のものは貫通電極ＴＳＶ１ｖと表記され、信号用のものは貫通電極ＴＳＶ１ｓと表記されている。
【００７６】
図１１及び図１２は、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７に設けられた各端子の位置を説明するための模式的な平面図である。このうち、図１１は主にインターフェースチップＩＦに含まれる構成要素を示しており、図１２は主にコアチップＣＣ０〜ＣＣ７に含まれる構成要素を示している。
【００７７】
図１１及び図１２に示すように、本例ではインターフェースチップＩＦの平面サイズがコアチップＣＣ０〜ＣＣ７の平面サイズよりも小さい。インターポーザＩＰに設けられた外部端子ＳＢとインターフェースチップＩＦとの接続は、インターポーザＩＰに設けられた再配線層９３及び基板端子９１を介して行われる。基板端子のうち、電源用の基板電源端子９１Ｖは、図１１において黒丸で表示した表面バンプＦＢ（Ｖ）に接続され、信号用の基板信号端子９１Ｓは、図１１において白丸で表示した表面バンプＦＢ（Ｓ）に接続されている。グレーの小さな丸で表示しているのは裏面バンプＢＢに繋がる貫通電極ＴＳＶ４である。図１１においても、Ｐ１＞Ｐ２であることが理解できる。
【００７８】
図１１に示す表面バンプＦＢ（Ｖ）は、図１２に示す貫通電極ＴＳＶ１ｖの平面的な位置と一致している。ここで、貫通電極ＴＳＶ１ｖとは、コアチップＣＣ０〜ＣＣ７に設けられた電源用の貫通電極ＴＳＶ１を指す。また、図１１に示す貫通電極ＴＳＶ４は、図１２に示す貫通電極ＴＳＶ１ｓの平面的な位置と一致している。ここで、貫通電極ＴＳＶ１ｓとは、コアチップＣＣ０〜ＣＣ７に設けられた信号用の貫通電極ＴＳＶ１を指す。図１２に示す例では、内部電源発生回路７０及び内部回路１２０がバンク間に配置されている。また、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶ１ｖの一部は、コアチップＣＣ０〜ＣＣ７の端部にレイアウトされている。チップの端部は電源電圧が低下しやすいエリアであるため、このようなエリアに貫通電極ＴＳＶ１ｖを配置することにより、チップの面内における電源電圧のばらつきを抑制することが可能となる。
【００７９】
図１３は、電源用の貫通電極ＴＳＶ１ｖ及び信号用の貫通電極ＴＳＶ１ｓの好ましいレイアウトを説明するための略平面図である。
【００８０】
図１３に示す例では、メモリセルアレイ５０がＸ方向及びＹ方向にマトリクス状にレイアウトされており、Ｘ方向に隣接する２つのメモリセルアレイ５０間には内部電源発生回路７０が配置され、Ｙ方向に隣接する２つのメモリセルアレイ５０間には信号用の貫通電極ＴＳＶ１ｓが多数設けられたエリアＴＳＶＡが配置される。エリアＴＳＶＡに配置された貫通電極ＴＳＶの配列ピッチはＰ２である。エリアＴＳＶＡには、信号用の貫通電極ＴＳＶ１ｓだけでなく電源用の貫通電極ＴＳＶ１ｖも配置されており、これを介して供給された電源が電源配線ＶＬを経由して内部電源発生回路７０に供給される。
【００８１】
しかしながら、図１３に示すように内部電源発生回路７０がチップの端部に配置されていたり、エリアＴＳＶＡから離れて配置されていたりすると、電源配線ＶＬが長くなるため、内部電源発生回路７０に十分な電力を供給できないおそれが生じる。これを補償すべく、図１３に示す例では内部電源発生回路７０の近傍に電源用の貫通電極ＴＳＶ１ｖを複数個配置している。これにより、内部電源発生回路７０に十分な電力が供給されることになる。
【００８２】
このように、本実施形態によれば、インターポーザＩＰから各コアチップＣＣ０〜ＣＣ７に外部電圧をストレートに供給するルートを設けていることから、各コアチップＣＣ０〜ＣＣ７に供給する電源電圧を安定化させることが可能となる。
【００８３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８４】
例えば、上記実施形態では、インターフェースチップＩＦの表面バンプＦＢがインターポーザＩＰに接続され、インターフェースチップＩＦの裏面バンプＢＢがコアチップＣＣ０〜ＣＣ７に接続されているが、これとは逆に、インターフェースチップＩＦの表面バンプＦＢがコアチップＣＣ０〜ＣＣ７に接続され、インターフェースチップＩＦの裏面バンプＢＢがインターポーザＩＰに接続されていても構わない。同様に、コアチップＣＣ０〜ＣＣ７の向きについても特に限定されるものではない。
【００８５】
また、上記実施形態では、制御チップの一例としてインターフェースチップＩＦを用い、被制御チップの一例としてコアチップＣＣ０〜ＣＣ７を用いているが、制御チップ及び被制御チップがこれらに限定されるものではない。同様に、上記実施形態では、基板の一例としてインターポーザＩＰを用いているが、基板がこれに限定されるものではない。
【符号の説明】
【００８６】
１０      半導体装置
４０，７０    内部電源発生回路
５０      メモリセルアレイ
８０      シリコン基板
９１      基板端子
９１Ｓ    基板信号端子
９１Ｖ    基板電源端子
９３      再配線層
１１０    内部制御回路
１２０    内部回路
ＢＢ      裏面バンプ
ＣＣ０〜ＣＣ７    コアチップ
ＦＢ      表面バンプ
ＩＦ      インターフェースチップ
ＩＰ      インターポーザ
ＳＢ      外部端子
ＴＳＶ１〜ＴＳＶ４    貫通電極
【図１】
2012209497.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１３】
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【図１１】
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【図１２】
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