(57)【要約】【課題】  電気信号の電圧振幅が大きいときにも、可変容量回路に形成されるトランジスタの寄生ダイオードがオンすることを防止し、電気信号の波形が歪むことを防止する。【解決手段】  可変容量回路は、電気信号が伝達されるノードに一端が接続される容量素子と、容量素子の他端と第１電源線との間に配置される第１トランジスタと、他端と第２電源線との間に直列に配置される抵抗素子および第１トランジスタと極性が逆の第２トランジスタとを含んでいる。第１トランジスタはゲートで第１制御信号を受け、第１モード中にオンし、第２モード中にオフする。第２トランジスタは、ゲートで第２制御信号を受け、第１モード中にオフし、第２モード中にオンする。これにより、容量素子の他端の中心電圧は、第１トランジスタのオフ中に第２電源線の電圧に設定され、第２トランジスタのオフ中に第１電源線の電圧に設定される。【選択図】    図１
2012209434.tif 000002
【特許請求の範囲】
【請求項１】
電気信号が伝達されるノードに一端が接続される第１容量素子と、
前記第１容量素子の他端と第１電源線との間に配置される第１トランジスタと、
前記他端と第２電源線との間に直列に配置される抵抗および前記第１トランジスタと極性が逆の第２トランジスタと
を備え、
前記第１トランジスタは、ゲートで第１制御信号を受け、第１モード中にオンし、第２モード中にオフし、
前記第２トランジスタは、ゲートで第２制御信号を受け、前記第１モード中にオフし、前記第２モード中にオンすること
を特徴とする可変容量回路。
【請求項２】
前記他端と前記第１電源線との間に、前記第１トランジスタと並列に配置される第２容量素子を備えていること
を特徴とする請求項１に記載の可変容量回路。
【請求項３】
請求項１または請求項２に記載の可変容量回路と、
前記電気信号を前記ノードに出力する信号生成部と、
前記第１制御信号および前記第２制御信号を生成する制御部と
を備えていることを特徴とするシステム。
【請求項４】
前記第２電源線に供給する電源電圧を生成する電圧生成部を備えていること
を特徴とする請求項３に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変容量回路および可変容量回路を有するシステムに関する。
【背景技術】
【０００２】
例えば、可変容量回路は、スイッチ素子を介して信号端子に接続される複数の容量素子を有しており、スイッチ素子のオン／オフにより、信号端子に接続される容量素子の数を変更することで、容量値が変更される（例えば、特許文献１、非特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭５７−９９７８７号公報
【非特許文献】
【０００４】
【非特許文献１】A Fully-Integrated Dual-Mode Tunable CMOS RF Power Amplifier with Enhanced Low-Power Efficiency, Youngchang Yoon et al., EuMC2010
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スイッチ素子がトランジスタで形成される可変容量回路では、トランジスタのドレインとバックゲート間に形成される寄生ダイオードが信号端子に伝達される電気信号の電圧の変化によりオンすると、電気信号の波形は歪んでしまう。信号の歪みを防止するために、電気信号の電圧振幅は、寄生ダイオードがオンしない大きさに制限されてしまう。
【０００６】
本発明の目的は、電気信号の電圧振幅が大きいときにも、可変容量回路に形成されるトランジスタの寄生ダイオードがオンすることを防止し、電気信号の波形が歪むことを防止することである。
【課題を解決するための手段】
【０００７】
本発明の一形態では、可変容量回路は、電気信号が伝達されるノードに一端が接続される容量素子と、容量素子の他端と第１電源線との間に配置される第１トランジスタと、他端と第２電源線との間に直列に配置される抵抗素子および第１トランジスタと極性が逆の第２トランジスタとを含み、第１トランジスタはゲートで第１制御信号を受け、第１モード中にオンし、第２モード中にオフし、第２トランジスタは、ゲートで第２制御信号を受け、第１モード中にオフし、第２モード中にオンする。
【発明の効果】
【０００８】
容量素子の他端の中心電圧を、第１トランジスタのオフ中に第２電源線の電圧に設定でき、第２トランジスタのオフ中に第１電源線の電圧に設定できる。これにより、容量素子の他端を第１および第２トランジスタの寄生ダイオードがオンしない電圧に設定でき、電気信号の電圧振幅が大きいときにも、電気信号の波形が歪むことを防止できる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態における可変容量回路の例を示している。
【図２】図１に示した可変容量回路の断面構造の例を示している。
【図３】図１に示した可変容量回路の動作の例を示している。
【図４】別の実施形態における可変容量回路の例を示している。
【図５】別の実施形態における可変容量回路の例を示している。
【図６】図５に示した可変容量回路の断面構造の例を示している。
【図７】図５に示した可変容量回路の動作の例を示している。
【図８】別の実施形態における可変容量回路の例を示している。
【図９】別の実施形態における可変容量回路の例を示している。
【図１０】上述した実施形態の可変容量回路が搭載されるシステムの例を示している。
【発明を実施するための形態】
【００１０】
以下、図面を用いて実施形態を説明する。信号が伝達される信号線および端子には、信号名と同じ符号を使用する。
【００１１】
図１は、一実施形態における可変容量回路ＶＣＰの例を示している。可変容量回路ＶＣＰは、容量素子Ｃ１、ＮＭＯＳトランジスタＮＭ１、ＰＭＯＳトランジスタＰＭ１および抵抗素子ＲＡ１を有している。容量素子Ｃ１は、電気信号が伝達されるノードＮＡに一端が接続され、他端がノードＱに接続されている。
【００１２】
ＮＭＯＳトランジスタＮＭ１は、ドレインがノードＱに接続され、ソースが電源線ＶＥに接続され、ゲートが制御信号ＮＣＮＴＬを受ける制御端子に接続されている。例えば、電源線ＶＥには接地電圧（０Ｖ）に設定される。ＰＭＯＳトランジスタＰＭ１は、ドレイン（ノードＱＰ）が抵抗素子ＲＡ１を介してノードＱに接続され、ソースが電源線ＶＣに接続され、ゲートが制御信号ＰＣＮＴＬを受ける制御端子に接続されている。例えば、電源線ＶＣには正の電圧（例えば、３Ｖ)に設定される。
【００１３】
抵抗素子ＲＡ１の抵抗値は、ノードＮＡに伝達される電気信号の周波数における容量素子Ｃ１のインピーダンス、ＮＭＯＳトランジスタＮＭ１のオン抵抗値およびＰＭＯＳトランジスタＰＭ１のオン抵抗値に比べて十分に高く設定される。例えば、抵抗素子ＲＡ１の抵抗値は、ＮＭＯＳトランジスタＮＭ１のオン抵抗値およびＰＭＯＳトランジスタＰＭ１のオン抵抗値の数百倍から数千倍である。ＮＭＯＳトランジスタＮＭ１のオン抵抗値は、ノードＮＡに伝達される電気信号の周波数における容量素子Ｃ１のインピーダンスに比べて、低く設定される。例えば、ＮＭＯＳトランジスタＮＭ１のオン抵抗値は、容量素子Ｃ１のインピーダンスの数十分の１である。
【００１４】
図１に示す可変容量回路ＶＣＰは、ハイレベルの制御信号ＮＣＮＴＬおよびハイレベルの制御信号ＰＣＮＴＬを受ける第１モード中に、ＮＭＯＳトランジスタＮＭ１をオンし、ＰＭＯＳトランジスタＰＭ１をオフする。第１モードにおける容量素子Ｃ１のインピーダンスは、容量素子Ｃ１の容量値をＣ、ノードＮＡに伝達される電気信号の角周波数をω、虚数単位をｊとすると、１／ｊωＣである。このため、第１モードにおけるノードＮＡと電源線ＶＥ（０Ｖ）間のインピーダンスＺ１は、ＮＭＯＳトランジスタＮＭ１のオン抵抗をＲnonとすると、式（１）で表される。なお、抵抗素子ＲＡ１の抵抗値は十分に高いため、ＰＭＯＳトランジスタＰＭ１の寄生容量は、インピーダンスＺ１に影響しない。
Ｚ１＝１／ｊωＣ＋Ｒnon  ‥‥‥（１）
ここで、ＮＭＯＳトランジスタＮＭ１のオン抵抗Ｒnonは、容量素子Ｃ１のインピーダンス１／ｊωＣに比べて十分に低いため（１／ｊωＣ＞＞Ｒnon）、インピーダンスＺ１は、式（２）でも表すことができる。
Ｚ１＝１／ｊωＣ  ‥‥‥（２）
一方、可変容量回路ＶＣＰは、ロウレベルの制御信号ＮＣＮＴＬおよびロウレベルの制御信号ＰＣＮＴＬを受ける第２モード中に、ＮＭＯＳトランジスタＮＭ１をオフし、ＰＭＯＳトランジスタＰＭ１をオンする。ＮＭＯＳトランジスタＮＭ１がオフしているときのＮＭＯＳトランジスタの寄生容量をＣnoffとすると、ＮＭＯＳトランジスタＮＭ１がオフしているときのＮＭＯＳトランジスタＮＭ１のインピーダンスは、１／ｊωＣnoffである。これより、第２モードにおけるノードＮＡと電源線ＶＥ（０Ｖ）間のインピーダンスＺ２は、式（３）で表される。
Ｚ２＝１／ｊωＣ＋１／ｊωＣnoff  ‥‥‥（３）
式（３）を変形すると式（４）、（５）になる。
Ｚ２＝１／ｊω（１／Ｃ＋１／Ｃnoff）  ‥‥‥（４）
Ｚ２＝１／｛ｊω・（Ｃ・Ｃnoff／（Ｃ＋Ｃnoff））｝  ‥‥‥（５）
式（２）における容量値を示す項より、ＮＭＯＳトランジスタＮＭ１がオンし、ＰＭＯＳトランジスタＰＭ１がオフしている第１モードにおいて、ノードＮＡと電源線ＶＥ（０Ｖ）間の容量値は、Ｃになる。式（５）における容量値を示す項より、ＮＭＯＳトランジスタＮＭ１がオフし、ＰＭＯＳトランジスタＰＭ１がオンしている第２モードにおいて、ノードＮＡと電源線ＶＥ（０Ｖ）間の容量値は、Ｃ・Ｃnoff／（Ｃ＋Ｃnoff）になる。したがって、図１に示した可変容量回路ＶＣＰは、第１モードと第２モードとの切り換えにより容量値を可変にできる。
【００１５】
図２は、図１に示した可変容量回路ＶＣＰの断面構造の例を示している。符号Ｎ＋、Ｎ−は、Ｎ形拡散領域を示し、符号Ｐ＋、Ｐ−はＰ形拡散領域を示す。”＋”は不純物濃度が相対的に高いことを示し、”−”は不純物濃度が相対的に低いことを示す。半導体基板ＳＵＢ上に形成される配線は、矩形形状または実線で示している。配線は、ポリシリコンや金属等の配線材料で形成される。
【００１６】
例えば、ＮＭＯＳトランジスタＮＭ１は、シリコン等の半導体基板ＳＵＢであるＰ型ウエル領域ＰＷ（Ｐ−）の表面に一対のＮ型拡散領域Ｎ＋（ソースおよびドレイン）を形成し、半導体基板ＳＵＢの表面に絶縁膜を介してゲートＧを形成することで製造される。ＰＭＯＳトランジスタＰＭ１は、半導体基板ＳＵＢの表面に形成されるＮ型ウエル領域ＮＷ（Ｎ−）内に形成されている。ＰＭＯＳトランジスタＰＭ１は、Ｎ型ウエル領域ＮＷ（Ｎ−）の表面に一対のＰ型拡散領域Ｐ＋（ソースおよびドレイン）を形成し、半導体基板ＳＵＢの表面に絶縁膜を介してゲートＧを形成することで製造される。
【００１７】
Ｐ型ウエル領域ＰＷ（Ｐ−）は、ＮＭＯＳトランジスタＮＭ１のバックゲートである。Ｎ型ウエル領域ＮＷ（Ｎ−）は、ＰＭＯＳトランジスタＰＭ１のバックゲートである。Ｎ型ウエル領域ＮＷの電圧ＶＣは、Ｎ型拡散層Ｎ＋を介して供給される。
【００１８】
容量素子Ｃ１は、例えば、絶縁膜ＩＮＳを介して対向する電極Ｅ１、Ｅ２により形成される。電極Ｅ１はノードＱに接続され、電極Ｅ２はノードＮＡに接続される。特に限定されないが、電極Ｅ１、Ｅ２は、半導体基板ＳＵＢ上に積層される金属配線層を用いて形成される。抵抗素子ＲＡ１は、例えば、配線抵抗を利用して形成される。なお、容量素子Ｃ１は、櫛歯状の配線間容量を用いた容量素子やトランジスタのゲート容量（ＭＯＳ容量）等を利用して形成されてもよい。
【００１９】
例えば、ＮＭＯＳトランジスタＮＭ１のＰＮ接合（寄生ダイオード）がオンする順方向電圧（閾値電圧）ＶＦＮ、およびＰＭＯＳトランジスタＰＭ１のＰＮ接合（寄生ダイオード）がオンする順方向電圧（閾値電圧）ＶＦＰは、０．６Ｖ程度である。ＮＭＯＳトランジスタＮＭ１のドレイン（ノードＱ）の電圧が、電源電圧ＶＥ（例えば、０Ｖ）から閾値電圧ＶＦＮを差し引いた電圧（例えば、−０．６Ｖ）以下になると、ＮＭＯＳトランジスタＮＭ１の寄生ダイオードはオンし、オン電流が発生して電圧がクリップされ、信号波形の歪みの原因になる。
【００２０】
同様に、ＰＭＯＳトランジスタＰＭ１のドレイン（ノードＱｐ）の電圧が、電源電圧ＶＣ（例えば、３Ｖ）に閾値電圧ＶＦＰを加えた電圧（例えば、３．６Ｖ）以上になると、ＰＭＯＳトランジスタＰＭ１の寄生ダイオードはオンし、オン電流が発生して電圧がクリップされ、信号波形の歪みの原因になる。このため、可変容量回路ＶＣＰが動作するときに、ノードＱ、Ｑｐの電圧は、寄生ダイオードがオンしない値に設定する必要がある。
【００２１】
図３は、図１に示した可変容量回路ＶＣＰの動作の例を示している。例えば、ノードＮＡに伝達される電気信号の交流振幅Ｖacの値は、第１モードおよび第２モードで同じであり、電気信号は０Ｖを中心として＋Ｖac、−Ｖacの範囲で変化する。
【００２２】
ＮＭＯＳトランジスタＮＭ１がオンされ、ＰＭＯＳトランジスタＰＭ１がオフされる第１モードでは、ＮＭＯＳトランジスタＮＭ１のオン抵抗Ｒnonは、容量素子Ｃ１のインピーダンス１／ｊωＣに比べて十分に低い（１／ｊωＣ＞＞Ｒnon）ように設計される。このため、ノードＱの交流振幅は、ノードＮＡの交流振幅より小さくなる。ノードＱは、ＮＭＯＳトランジスタＮＭ１のオンにより、電源線ＶＥ（０Ｖ）に接続されるため、ノードＱの平均電圧は０Ｖになる。ＮＭＯＳトランジスタＮＭ１の抵抗Ｒnonおよび容量素子Ｃ１のインピーダンス成分１／ｊωＣは、ノードＮＡと電源線ＶＥとの間に直列に接続される。このため、ノードＱの電圧は、０Ｖを中心として、＋Ｖac・Ｒnon／（Ｒnon＋１／ｊωＣ）、−Ｖac・Ｒnon／（Ｒnon＋１／ｊωＣ）の範囲で変化する。
【００２３】
第１モードでは、ＮＭＯＳトランジスタＮＭ１のオンにより、ＮＭＯＳトランジスタＮＭ１のドレイン（ノードＱ）は、ＮＭＯＳトランジスタＮＭ１のソース（電圧ＶＥ）に接続される。ＮＭＯＳトランジスタＮＭ１のソースは、Ｐ型ウエル領域ＰＷ（Ｐ−）と同じ電圧のため、ＮＭＯＳトランジスタＮＭ１の寄生ダイオードはオフ状態に維持され、可変容量回路ＶＣＰの動作および可変容量回路ＶＣＰが搭載されるシステムの動作に影響しない。
【００２４】
また、第１モードでは、ＰＭＯＳトランジスタＰＭ１がオフしているため、ノードＱｐの交流振幅は、抵抗素子ＲＡ１を介して接続されるノードＱの交流振幅とほぼ等しくなる。このため、ノードＱｐの電圧は、ノードＱの電圧と同様に、０Ｖを中心として、＋Ｖac・Ｒnon／（Ｒnon＋１／ｊωＣ）、−Ｖac・Ｒnon／（Ｒnon＋１／ｊωＣ）の範囲で変化する。
【００２５】
ＰＭＯＳトランジスタＰＭ１の寄生ダイオードは、ＰＭＯＳトランジスタＰＭ１のドレイン（ノードＱｐ）の電圧が電源電圧ＶＣに閾値電圧ＶＦＰを加えた電圧以上になるときにオンする。このため、ＮＭＯＳトランジスタＮＭ１のオン抵抗Ｒnonの値は、ノードＱｐの電圧の最大値”＋Ｖac・Ｒnon／（Ｒnon＋１／ｊωＣ）”が”ＶＣ＋ＶＦＰ”を超えないように設計される。
【００２６】
一方、ＮＭＯＳトランジスタＮＭ１がオフされ、ＰＭＯＳトランジスタＰＭ１がオンされる第２モードでは、ノードＱは、抵抗素子ＲＡ１およびＰＭＯＳトランジスタＰＭ１を介して電源線ＶＣに接続される。このため、ノードＱの平均電圧はＶＣになる。抵抗素子ＲＡ１の抵抗値は、ノードＮＡに伝達される電気信号の周波数における容量素子Ｃ１のインピーダンスより十分に高い。このため、ノードＱの交流振幅Ｖ１は、ノードＮＡの交流振幅が容量素子Ｃ１とＮＭＯＳトランジスタＮＭ１のオフ容量により分圧され、Ｖac・Ｃ・Ｃnoff／（Ｃ＋Ｃnoff）になる。したがって、ノードＱの最大電圧はＶＣ＋Ｖ１になり、ノードＱの最小電圧はＶＣ−Ｖ１になる。
【００２７】
上述したように、ＮＭＯＳトランジスタＮＭ１の寄生ダイオードは、ＮＭＯＳトランジスタＮＭ１のドレイン（ノードＱ）の電圧が、電源電圧ＶＥ（例えば、０Ｖ）から閾値電圧ＶＦＮを差し引いた電圧（例えば、−０．６Ｖ）以下になるとオンする。ＮＭＯＳトランジスタＮＭ１の寄生ダイオードがオンすることを防止するために、電源電圧ＶＣは、ノードＱの最小電圧”ＶＣ−Ｖ１”が電圧”ＶＥ−ＶＦＮ”（例えば、−０．６Ｖ）より高くなるように設定される。
【００２８】
第２モードでは、ノードＱｐは、ＰＭＯＳトランジスタＰＭ１のオンにより、電源線ＶＣに接続されるため、ノードＱｐの平均電圧はＶＣになる。抵抗素子ＲＡ１およびＰＭＯＳトランジスタＰＭ１の抵抗成分Ｒponは、ノードＱと電源線ＶＣとの間に直列に接続される。このため、ノードＱｐの電圧は、抵抗素子ＲＡ１の抵抗値をＲ１とし、ノードＱの交流振幅をＶ１（＝Ｖac・Ｃ・Ｃnoff／（Ｃ＋Ｃnoff））とすると、電源電圧ＶＣを中心としてＶＣ＋Ｖ１・Ｒpon／（Ｒpon＋Ｒ１）、ＶＣ−Ｖ１・Ｒpon／（Ｒpon＋Ｒ１）の範囲で変化する。抵抗値Ｒ１は、ＰＭＯＳトランジスタＰＭ１のオン抵抗値Ｒponより十分に高いため、ノードＱｐの交流振幅は、ノードＱの交流振幅に比べてかなり小さくなり、ノードＱｐの電圧の最大値はＶＣ＋ＶＦＰを超えず、ＰＭＯＳトランジスタＰＭ１のドレインとバックゲート間の寄生ダイオードはオフ状態に維持され、可変容量回路ＶＣＰの動作および可変容量回路ＶＣＰが搭載されるシステムの動作に影響しない。
【００２９】
第２モードでは、ＰＭＯＳトランジスタＰＭ１のソースは、Ｎ型ウエル領域ＮＷ（Ｎ−）と同じ電圧のため、ＰＭＯＳトランジスタＰＭ１のソースとバックゲート間の寄生ダイオードはオフ状態に維持され、可変容量回路ＶＣＰの動作および可変容量回路ＶＣＰが搭載されるシステムの動作に影響しない。
【００３０】
以上、この実施形態では、ノードＱの中心電圧を、ＮＭＯＳトランジスタＮＭ１のオフ中に、ＮＭＯＳトランジスタＮＭ１のソース電圧（０Ｖ）より高い電源電圧ＶＣに設定できる。また、ＮＭＯＳトランジスタＮＭ１のドレインに接続されるノードＱの電圧振幅を、電気信号が伝達されるノードＮＡの電圧振幅より小さくできる。これにより、ＮＭＯＳトランジスタＮＭ１のオフ中に、ＮＭＯＳトランジスタＮＭ１の寄生ダイオードがオンすることを防止できる。
【００３１】
ノードＱ、Ｑｐの中心電圧を、ＰＭＯＳトランジスタＰＭ１のオフ中に、ＰＭＯＳトランジスタＰＭ１のソース電圧ＶＣより低い電源電圧ＶＥに設定できる。また、ＰＭＯＳトランジスタＰＭ１のドレインに接続されるノードＱｐの電圧振幅を、電気信号が伝達されるノードＮＡの電圧振幅より小さくできる。これにより、ＰＭＯＳトランジスタＰＭ１のオフ中に、ＰＭＯＳトランジスタＰＭ１の寄生ダイオードがオンすることを防止できる。
【００３２】
この結果、ノードＮＡに伝達される電気信号の電圧振幅が大きいときにも、電気信号の波形が歪むことを防止できる。さらに、寄生ダイオードのオンを防止できるため、寄生サイリスタが動作することを防止できる。
【００３３】
図４は、別の実施形態における可変容量回路ＶＣＰの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。この実施形態では、ＰＭＯＳトランジスタＰＭ１のゲートおよびＮＭＯＳトランジスタＮＭ１のゲートは、制御信号ＣＮＴＬを受ける共通の制御端子ＣＮＴＬに接続されている。可変容量回路ＶＣＰのその他の構成は、図１と同じである。
【００３４】
制御信号ＣＮＴＬは、第１モード中にハイレベル（例えば、電源電圧ＶＣ）に設定され、第２モード中にロウレベル（例えば、０Ｖ）に設定される。これにより、第１モード中にＮＭＯＳトランジスタＮＭ１をオンし、ＰＭＯＳトランジスタＰＭ１をオフすることができ、第２モード中にＮＭＯＳトランジスタＮＭ１をオフし、ＰＭＯＳトランジスタＰＭ１をオンすることができる。図４に示した可変容量回路ＶＣＰの動作は、制御信号ＮＣＮＴＬ、ＰＣＮＴＬの代わりに、制御信号ＣＮＴＬが使用されることを除き、図３と同じである。
【００３５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、１つの制御信号ＣＮＴＬにより、ＮＭＯＳトランジスタＮＭ１およびＰＭＯＳトランジスタＰＭ１の動作を制御できるため、制御端子の数を減らすことができ、可変容量回路ＶＣＰを簡易に形成できる。また、可変容量回路ＶＣＰの動作を制御する制御回路を簡易に形成できる。
【００３６】
図５は、別の実施形態における可変容量回路ＶＣＰの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。この実施形態では、可変容量回路ＶＣＰは、容量素子Ｃ２、ＰＭＯＳトランジスタＰＭ２、ＮＭＯＳトランジスタＮＭ２および抵抗素子ＲＡ２を有している。容量素子Ｃ２は、電気信号が伝達されるノードＮＡに一端が接続され、他端がノードＱに接続されている。
【００３７】
ＰＭＯＳトランジスタＰＭ２は、ドレインがノードＱに接続され、ソースが電源線ＶＣに接続され、ゲートが制御信号ＰＣＮＴＬを受ける制御端子に接続されている。ＮＭＯＳトランジスタＮＭ２は、ドレイン（ＱＰ）が抵抗素子ＲＡ２を介してノードＱに接続され、ソースが電源線ＶＥに接続され、ゲートが制御信号ＮＣＮＴＬを受ける制御端子に接続されている。なお、図４に示した可変容量回路ＶＣＰと同様に、ＰＭＯＳトランジスタＰＭ２のゲートおよびＮＭＯＳトランジスタＮＭ２のゲートは、制御信号ＣＮＴＬを受ける共通の制御端子ＣＮＴＬに接続されてもよい。
【００３８】
例えば、電源線ＶＣは正の電圧（例えば、３Ｖ）に設定され、電源線ＶＥは接地電圧（０Ｖ）に設定される。例えば、抵抗素子ＲＡ２の抵抗値は、ノードＮＡに伝達される電気信号の周波数における容量素子Ｃ２のインピーダンス、ＰＭＯＳトランジスタＰＭ２のオン抵抗値およびＮＭＯＳトランジスタＮＭ２のオン抵抗値に比べて高く設定される。ＰＭＯＳトランジスタＰＭ２のオン抵抗値は、ノードＮＡに伝達される電気信号の周波数における容量素子Ｃ２のインピーダンスに比べて、低く設定される。
【００３９】
図５に示す可変容量回路ＶＣＰは、図１の可変容量回路ＶＣＰとは逆に、ロウレベルの制御信号ＮＣＮＴＬおよび制御信号ＰＣＮＴＬを受ける第１モード中に、ＰＭＯＳトランジスタＰＭ２をオンし、ＮＭＯＳトランジスタＮＭ２をオフする。ハイレベルの制御信号ＮＣＮＴＬおよび制御信号ＰＣＮＴＬを受ける第２モード中に、ＰＭＯＳトランジスタＰＭ２をオフし、ＮＭＯＳトランジスタＮＭ２をオンする。
【００４０】
第１モードにおけるノードＮＡと電源線ＶＣ間のインピーダンスＺ１は、ＰＭＯＳトランジスタＰＭ２のオン抵抗をＲponとし、容量素子Ｃ２の容量値をＣ、容量素子Ｃ２のインピーダンスを１／ｊωＣとすると、式（６）で表される。なお、抵抗素子ＲＡ２の抵抗値は十分に高いため、ＮＭＯＳトランジスタＮＭ２の寄生容量は、インピーダンスＺ１に影響しない。
Ｚ１＝１／ｊωＣ＋Ｒpon  ‥‥‥（６）
ここで、１／ｊωＣ＞＞Ｒponであるため、インピーダンスＺ１は、式（７）でも表すことができる。
Ｚ１＝１／ｊωＣ  ‥‥‥（７）
第２モードにおいて、ＰＭＯＳトランジスタＰＭ２がオフしているときの電源線ＶＣとドレイン間の容量値をＣpoffとすると、ＰＭＯＳトランジスタＰＭ２がオフしているときのインピーダンスは、１／ｊωＣpoffである。これより、第２モードにおけるノードＮＡと電源線ＶＣ間のインピーダンスＺ２は、式（８）で表される。
Ｚ２＝１／ｊωＣ＋１／ｊωＣpoff  ‥‥‥（８）
式（８）を変形すると式（９）、（１０）になる。
Ｚ２＝１／ｊω（１／Ｃ＋１／Ｃpoff）  ‥‥‥（９）
Ｚ２＝１／｛ｊω・（Ｃ・Ｃpoff／（Ｃ＋Ｃpoff））｝  ‥‥‥（１０）
式（７）における容量値を示す項より、ＰＭＯＳトランジスタＰＭ２がオンし、ＮＭＯＳトランジスタＮＭ２がオフしている第１モードでの容量値は、Ｃになる。式（１０）における容量値を示す項より、ＰＭＯＳトランジスタＰＭ２がオフし、ＮＭＯＳトランジスタＮＭ２がオンしている第２モードでの容量値は、Ｃ・Ｃpoff／（Ｃ＋Ｃpoff）になる。したがって、図５に示した可変容量回路ＶＣＰは、第１モードと第２モードとの切り換えにより容量値を可変にできる。
【００４１】
図６は、図５に示した可変容量回路ＶＣＰの断面構造の例を示している。図２と同じ要素については、同一の符号を付し、詳細な説明を省略する。ＮＭＯＳトランジスタＮＭ２、ＰＭＯＳトランジスタＰＭ２および容量素子Ｃ２の構造は、図２に示したＮＭＯＳトランジスタＮＭ１、ＰＭＯＳトランジスタＰＭ１および容量素子Ｃ１の構造と同じである。この実施形態では、抵抗ＲＡ２は、容量素子Ｃ２の電極Ｅ１（ノードＱ）とＮＭＯＳトランジスタＮＭ２のドレイン（ノードＱｎ）の間に配置されている。抵抗素子ＲＡ２は、例えば、配線抵抗を利用して形成される。
【００４２】
図２と同様に、ＮＭＯＳトランジスタＮＭ２のＰＮ接合（寄生ダイオード）がオンする順方向電圧（閾値電圧）をＶＦＮとし、ＰＭＯＳトランジスタＰＭ２のＰＮ接合（寄生ダイオード）がオンする順方向電圧（閾値電圧）をＶＦＰとする。
【００４３】
図７は、図５に示した可変容量回路ＶＣＰの動作の例を示している。図３と同じ要素については、詳細な説明は省略する。ノードＮＡに伝達される電気信号の交流振幅Ｖacは、図３と同じである。
【００４４】
ＰＭＯＳトランジスタＰＭ２がオンされ、ＮＭＯＳトランジスタＮＭ２がオフされる第１モードでは、ＰＭＯＳトランジスタＰＭ２のオン抵抗Ｒponは、容量素子Ｃ１のインピーダンス１／ｊωＣに比べて十分に低い（１／ｊωＣ＞＞Ｒpon）ように設計される。このため、ノードＱの交流振幅は、ノードＮＡの交流振幅より小さくなる。ノードＱは、ＰＭＯＳトランジスタＰＭ２のオンにより、電源線ＶＣに接続されるため、ノードＱの平均電圧はＶＣになる。ＰＭＯＳトランジスタＰＭ２の抵抗Ｒponおよび容量素子Ｃ１のインピーダンス成分１／ｊωＣは、ノードＮＡと電源線ＶＣとの間に直列に接続される。このため、ノードＱの電圧は、電源電圧ＶＣを中心として、ＶＣ＋Ｖac・Ｒpon／（Ｒpon＋１／ｊωＣ）、ＶＣ−Ｖac・Ｒpon／（Ｒpon＋１／ｊωＣ）の範囲で変化する。
【００４５】
第１モードでは、ＰＭＯＳトランジスタＰＭ２のオンにより、ＰＭＯＳトランジスタＰＭ２のドレイン（ノードＱ）は、ＰＭＯＳトランジスタＰＭ２のソース（電圧ＶＣ）に接続される。ＰＭＯＳトランジスタＰＭ２のソースは、Ｎ型ウエル領域ＮＷ（Ｎ−）と同じ電圧のため、ＰＭＯＳトランジスタＰＭ２のＰＮ接合はオフ状態に維持され、可変容量回路ＶＣＰの動作および可変容量回路ＶＣＰが搭載されるシステムの動作に影響しない。
【００４６】
また、第１モードでは、ＮＭＯＳトランジスタＮＭ２がオフしているため、ノードＱｎの交流振幅は、抵抗素子ＲＡ２を介して接続されるノードＱの交流振幅とほぼ等しくなる。このため、ノードＱｎの電圧は、ノードＱの電圧と同様に、電源電圧ＶＣを中心として、ＶＣ＋Ｖac・Ｒpon／（Ｒpon＋１／ｊωＣ）、ＶＣ−Ｖac・Ｒpon／（Ｒpon＋１／ｊωＣ）の範囲で変化する。
【００４７】
ＮＭＯＳトランジスタＮＭ２の寄生ダイオードは、ＮＭＯＳトランジスタＮＭ２のドレイン（ノードＱｎ）の電圧が、電源電圧ＶＥ（例えば、０Ｖ）から閾値電圧ＶＦＮを差し引いた電圧（例えば、−０．６Ｖ）以下になるとオンする。このため、ＰＭＯＳトランジスタＰＭ２のオン抵抗Ｒponの値は、電圧Ｑｎの最小値” ＶＣ−Ｖac・Ｒpon／（Ｒpon＋１／ｊωＣ）”が”ＶＥ−ＶＦＮ”より低くならないように設計される。
【００４８】
一方、ＰＭＯＳトランジスタＰＭ２がオフされ、ＮＭＯＳトランジスタＮＭ２がオンされる第２モードでは、ノードＱは、抵抗素子ＲＡ２およびＮＭＯＳトランジスタＮＭ２を介して電源線ＶＥ（例えば、０Ｖ）に接続される。このため、ノードＱの平均電圧は０Ｖになる。抵抗素子ＲＡ２の抵抗値は、ノードＮＡに伝達される電気信号の周波数における容量素子Ｃ２のインピーダンスより十分に高い。このため、ノードＱの交流振幅Ｖ１は、ノードＮＡの交流振幅が容量素子Ｃ２とＰＭＯＳトランジスタＰＭ２のオフ容量により分圧され、Ｖac・Ｃ・Ｃpoff／（Ｃ＋Ｃpoff）になる。したがって、ノードＱの最大電圧はＶＣ＋Ｖ１になり、ノードＱの最小電圧はＶＣ−Ｖ１になる。
【００４９】
上述したように、ＰＭＯＳトランジスタＰＭ２の寄生ダイオードは、ＰＭＯＳトランジスタＰＭ２のドレイン（ノードＱ）の電圧が、電源電圧ＶＣ（例えば、３Ｖ）に閾値電圧ＶＦＰを加えた電圧（例えば、３．６Ｖ）以上になるとオンする。ＰＭＯＳトランジスタＰＭ２の寄生ダイオードがオンすることを防止するために、電源電圧ＶＣは、ノードＱの最大電圧”＋Ｖ１”が電圧”ＶＣ＋ＶＦＰ”より低くなるように設定される。
【００５０】
第２モードでは、ノードＱｎは、ＮＭＯＳトランジスタＮＭ２のオンにより、電源線ＶＥに接続されるため、ノードＱｎの平均電圧はＶＥ（０Ｖ）になる。抵抗素子ＲＡ２およびＮＭＯＳトランジスタＮＭ２の抵抗成分Ｒnonは、ノードＱと電源線ＶＥとの間に直列に接続される。このため、ノードＱｎの電圧は、抵抗素子ＲＡ２の抵抗値をＲ２とし、ノードＱの交流振幅をＶ１（＝Ｖac・Ｃ・Ｃpoff／（Ｃ＋Ｃpoff））とすると、０Ｖを中心として＋Ｖ１・Ｒnon／（Ｒnon＋Ｒ２）、−Ｖ１・Ｒnon／（Ｒnon＋Ｒ２）の範囲で変化する。抵抗値Ｒ２は、ＮＭＯＳトランジスタＮＭ２のオン抵抗値Ｒnonより十分に高いため、ノードＱｎの交流振幅は、ノードＱの交流振幅に比べてかなり小さくなり、ノードＱｎの電圧の最小値は−ＶＦＮより低くならず、ＮＭＯＳトランジスタＮＭ２のドレインとバックゲート間の寄生ダイオードはオフ状態に維持され、可変容量回路ＶＣＰの動作および可変容量回路ＶＣＰが搭載されるシステムの動作に影響しない。
【００５１】
第２モードでは、ＮＭＯＳトランジスタＮＭ２のソースは、Ｐ型ウエル領域ＰＷ（Ｐ−）と同じ電圧のため、ＮＭＯＳトランジスタＮＭ２のソースとバックゲート間の寄生ダイオードはオフ状態に維持され、可変容量回路ＶＣＰの動作および可変容量回路ＶＣＰが搭載されるシステムの動作に影響しない。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００５２】
図８は、別の実施形態における可変容量回路ＶＣＰの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。この実施形態では、図１に示した可変容量回路ＶＣＰのＮＭＯＳトランジスタＮＭ１に並列に容量素子Ｃaddが配置されている。例えば、容量素子Ｃaddは、容量素子Ｃ１と同様に、絶縁膜を介して対向する配線層を用いて形成されてもよく、櫛歯状の配線間容量を用いた容量素子やトランジスタのゲート容量（ＭＯＳ容量）等を利用して形成されてもよい。可変容量回路ＶＣＰのその他の構成は、図１に示した可変容量回路ＶＣＰと同じである。
【００５３】
図８に示す可変容量回路ＶＣＰは、ハイレベルの制御信号ＮＣＮＴＬおよびハイレベルの制御信号ＰＣＮＴＬを受ける第１モード中に、ＮＭＯＳトランジスタＮＭ１をオンし、ＰＭＯＳトランジスタＰＭ１をオフする。このとき、ノードＮＡと電源線ＶＥ（例えば、０Ｖ）間の容量値は、図１と同様に、Ｃになる。
【００５４】
また、可変容量回路ＶＣＰは、ロウレベルの制御信号ＮＣＮＴＬおよびロウレベルの制御信号ＰＣＮＴＬを受ける第２モード中に、ＮＭＯＳトランジスタＮＭ１をオフし、ＰＭＯＳトランジスタＰＭ１をオンする。ＮＭＯＳトランジスタＮＭ１がオフしているときのＮＭＯＳトランジスタＮＭ１の寄生容量をＣnoffとし、容量素子Ｃaddの容量値をＣaddとするとき、ノードＮＡと電源線ＶＥ間の容量値は、Ｃ・（Ｃnoff＋Ｃadd）／（Ｃ＋Ｃnoff＋Ｃadd）になる。したがって、図８に示した可変容量回路ＶＣＰは、第１モードと第２モードとの切り換えにより容量値を可変にできる。
【００５５】
一般に、トランジスタの寄生容量の値は、拡散領域の不純物濃度や、ゲート絶縁膜の厚さ等の製造条件に依存して変化する。加えて、トランジスタの寄生容量は、空乏層の分布などが電圧に依存することから比較的大きな電圧依存性を持つ。一方、配線層を利用して形成される容量素子Ｃaddの容量値は、拡散領域の不純物濃度に依存しない。また、電圧依存性も比較的小さい。このため、容量素子ＣaddをＮＭＯＳトランジスタＮＭ１に並列に挿入することで、製造条件の変動による寄生容量のばらつきや電圧依存性の影響を低減できる。
【００５６】
また、図１に示す構成では、図３に示したように、ＮＭＯＳトランジスタＮＭ１がオフされる第２モードにおいて、ＮＭＯＳトランジスタＮＭ１のドレインに接続されるノードＱの交流振幅は、Ｖac・Ｃ・Ｃnoff／（Ｃ＋Ｃnoff）となる。さらに、ノードＱの電圧は、ノードＮＡの電圧より電源電圧ＶＣだけ高くなる。図８に示す構成で容量素子ＣaddをＮＭＯＳトランジスタＮＭ１に並列に挿入することで、寄生容量Ｃnoffおよび容量素子Ｃaddと容量素子Ｃ１（容量値Ｃ）とによる分圧作用により、ＮＭＯＳトランジスタＮＭ１のドレインの交流振幅をＶac・Ｃ・（Ｃnoff＋Ｃadd）／（Ｃ＋Ｃnoff＋Ｃadd）に下げることができる。例えば、容量素子Ｃ１と同じ容量値を有する容量素子Ｃaddを形成することにより、ＮＭＯＳトランジスタＮＭ１のドレインに掛かる交流振幅を約半分にできる。ＮＭＯＳトランジスタＮＭ１のソース、ドレイン間に掛かる電圧を下げることによりＮＭＯＳトランジスタＮＭ１の信頼性を向上できる。
【００５７】
なお、図４に示した可変容量回路ＶＣＰと同様に、ＰＭＯＳトランジスタＰＭ１のゲートおよびＮＭＯＳトランジスタＮＭ１のゲートは、制御信号ＮＣＮＴＬを受ける共通の制御端子ＣＮＴＬに接続されてもよい。
【００５８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ＮＭＯＳトランジスタＮＭ１と並列に容量素子Ｃaddを配置することで、製造条件の変動によるＮＭＯＳトランジスタＮＭ１の寄生容量のばらつきや電圧依存性の影響を低減できる。また、オフ状態のＮＭＯＳトランジスタＮＭ１のソース、ドレイン間に掛かる電圧を下げることができ、ＮＭＯＳトランジスタＮＭ１の信頼性を向上できる。
【００５９】
図９は、別の実施形態における可変容量回路の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。この実施形態では、図５に示した可変容量回路ＶＣＰのＰＭＯＳトランジスタＰＭ２に並列に容量素子Ｃaddが配置されている。例えば、容量素子Ｃaddは、図８と同様に、絶縁膜を介して対向する配線層を用いて形成されてもよく、櫛歯状の配線間容量を用いた容量素子やトランジスタのゲート容量（ＭＯＳ容量）等を利用して形成されてもよい。可変容量回路ＶＣＰのその他の構成は、図５に示した可変容量回路ＶＣＰと同じである。
【００６０】
図９に示す可変容量回路ＶＣＰは、ロウレベルの制御信号ＮＣＮＴＬおよびロウレベルの制御信号ＰＣＮＴＬを受ける第１モード中に、ＰＭＯＳトランジスタＰＭ２をオンし、ＮＭＯＳトランジスタＮＭ２をオフする。このとき、ノードＮＡと電源線ＶＣ（例えば、３Ｖ）間の容量値は、図５と同様に、Ｃになる。
【００６１】
また、可変容量回路ＶＣＰは、ハイレベルの制御信号ＮＣＮＴＬおよびハイレベルの制御信号ＰＣＮＴＬを受ける第２モード中に、ＰＭＯＳトランジスタＰＭ２をオフし、ＮＭＯＳトランジスタＮＭ２をオンする。ＰＭＯＳトランジスタＰＭ２がオフしているときのＰＭＯＳトランジスタＰＭ２の寄生容量をＣpoffとし、容量素子Ｃaddの容量値をＣaddとするとき、ノードＮＡと電源線ＶＣ間の容量値は、Ｃ・（Ｃpoff＋Ｃadd）／（Ｃ＋Ｃpoff＋Ｃadd）になる。したがって、図９に示した可変容量回路ＶＣＰは、第１モードと第２モードとの切り換えにより容量値を可変にできる。
【００６２】
なお、図４に示した可変容量回路ＶＣＰと同様に、ＰＭＯＳトランジスタＰＭ２のゲートおよびＮＭＯＳトランジスタＮＭ２のゲートは、制御信号ＮＣＮＴＬを受ける共通の制御端子ＣＮＴＬに接続されてもよい。
【００６３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、図８と同様に、容量素子ＣaddをＰＭＯＳトランジスタＰＭ２に並列に挿入することで、容量値のばらつきや電圧依存性の影響を低減でき、オフ状態のＰＭＯＳトランジスタＰＭ２のソース、ドレイン間に掛かる電圧を下げることができる。
【００６４】
図１０は、上述した実施形態の可変容量回路ＶＣＰが搭載されるシステムＳＹＳの例を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。
【００６５】
システムＳＹＳは、例えば、携帯電話等の無線通信機器であり、半導体装置ＳＥＭおよびアンテナＡＮＴを有している。半導体装置ＳＥＭは、信号発生器ＳＧＥＮ、パワーアンプＰＡＭＰ、電圧生成部ＶＧＥＮＵ、制御部ＣＮＴＬＵ、インダクタＬ１、Ｌ２および図１、図４、図５、図８、図９に示した可変容量回路ＶＣＰのいずれか２つを有している。信号発生器ＳＧＥＮは、電源電圧ＶＣＣを受けて、パワーアンプＰＡＭＰに供給する高周波信号ＲＦ０を発生する。パワーアンプＰＡＭＰは、制御信号ＡＣＮＴＬに応じて高周波信号ＲＦ０を増幅し、伝送信号ＲＦを生成する。パワーアンプＰＡＭＰは、電圧生成部ＶＧＥＮＵにより生成される電源電圧ＶＣＣと異なる電圧を受けて動作してもよい。信号発生器ＳＧＥＮおよびパワーアンプＰＡＭＰは、電気信号である伝送信号ＲＦを出力端子ＲＦＯＵＴに出力する信号生成部の一例である。
【００６６】
電圧生成部ＶＧＥＮＵは、電源電圧ＶＣＣ、ＧＮＤに基づいて可変容量回路ＶＣＰで使用する電源電圧ＶＣを生成する。なお、電圧生成部ＶＧＥＮＵは、半導体装置ＳＥＭの外部に配置されてもよい。制御部ＣＮＴＬＵは、パワーアンプＰＡＭＰの動作を制御する制御信号ＡＣＮＴＬおよび可変容量回路ＶＣＰの各々に供給される制御信号ＣＮＴＬ１、ＣＮＴＬ２を生成する。制御信号ＣＮＴＬ１は、図１、図５、図８、図９に示した制御信号ＰＣＮＴＬ、ＮＣＮＴＬであり、図４に示した制御信号ＣＮＴＬである。同様に、制御信号ＣＮＴＬ２は、図１、図５、図８、図９に示した制御信号ＰＣＮＴＬ、ＮＣＮＴＬであり、図４に示した制御信号ＣＮＴＬである。
【００６７】
インダクタＬ１、Ｌ２は、パワーアンプＰＡＭＰと伝送信号ＲＦを出力する出力端子ＲＦＯＵＴとの間に、例えば、信号線路を利用して形成される。一対の可変容量回路ＶＣＰのノードＮＡは、インダクタＬ２の両端にそれぞれ接続されている。そして、インダクタＬ１、Ｌ２および一対の可変容量回路ＶＣＰにより、制御信号ＣＮＴＬ１、ＣＮＴＬ２により整合状態を変化させることが可能な可変インピーダンス整合回路が形成されている。
【００６８】
図１０に示したシステムＳＹＳでは、伝送信号ＲＦの伝送路に接続される可変容量回路ＶＣＰにより可変インピーダンス整合回路が形成されるときに、可変容量回路ＶＣＰ内の寄生ダイオードがオンすることを防止でき、伝送信号ＲＦの波形が歪むことを防止できる。これにより、システムＳＹＳの性能を向上できる。
【００６９】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
電気信号が伝達されるノードに一端が接続される第１容量素子と、
前記第１容量素子の他端と第１電源線との間に配置される第１トランジスタと、
前記他端と第２電源線との間に直列に配置される抵抗および前記第１トランジスタと極性が逆の第２トランジスタと
を備え、
前記第１トランジスタは、ゲートで第１制御信号を受け、第１モード中にオンし、第２モード中にオフし、
前記第２トランジスタは、ゲートで第２制御信号を受け、前記第１モード中にオフし、前記第２モード中にオンすること
を特徴とする可変容量回路。
（付記２）
前記第１トランジスタはＮＭＯＳトランジスタであり、
前記第２トランジスタはＰＭＯＳトランジスタであること
を特徴とする付記１に記載の可変容量回路。
（付記３）
前記第１トランジスタはＰＭＯＳトランジスタであり、
前記第２トランジスタはＮＭＯＳトランジスタであること
を特徴とする付記１に記載の可変容量回路。
（付記４）
前記他端と前記第１電源線との間に、前記第１トランジスタと並列に配置される第２容量素子を備えていること
を特徴とする付記１ないし付記３のいずれか１項に記載の可変容量回路。
（付記５）
付記１ないし付記４のいずれか１項に記載の可変容量回路と、
前記電気信号を前記ノードに出力する信号生成部と、
前記第１制御信号および前記第２制御信号を生成する制御部と
を備えていることを特徴とするシステム。
（付記６）
前記第２電源線に供給する電源電圧を生成する電圧生成部を備えていること
を特徴とする付記５に記載のシステム。
【００７０】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００７１】
ＡＮＴ‥アンテナ；Ｃ１、Ｃ２‥容量素子；Ｃadd‥容量素子；ＣＮＴＬ‥制御信号；ＣＮＴＬ１、ＣＮＴＬ２‥制御信号；ＣＮＴＬＵ‥制御部；Ｌ１、Ｌ２‥インダクタ；ＮＣＮＴＬ‥制御信号；ＮＭ１、ＮＭ２‥ＮＭＯＳトランジスタ；ＰＡＭＰ‥パワーアンプ；ＰＣＮＴＬ‥制御信号；ＰＭ１、ＰＭ２‥ＰＭＯＳトランジスタ；ＲＡ１、ＲＡ２‥抵抗素子；ＲＦ‥伝送信号；ＲＦ０‥高周波信号；ＲＦＯＵＴ‥出力端子；ＳＧＥＮ‥信号発生器；ＳＥＭ‥半導体装置；ＶＣ‥電源線；ＶＣＰ‥可変容量回路；ＶＥ‥電源線；ＶＧＥＮＵ‥電圧生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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