(57)【要約】【課題】電源幹線内で同電位の電源線を相互に接続することにより配線抵抗を削減するとともに、電源幹線間で同電位の電源線を接続することにより配線抵抗をさらに削減できるようにすること。【解決手段】半導体集積回路装置は、第１の層において第１の方向に延伸する第１の電源線および第２の電源線と、第２の層において第１の方向に延伸するとともに第１の電源線の直上に設けられた第３の電源線と、第２の層において第１の方向に延伸するとともに第２の電源線の直上に設けられた第４の電源線とを備え、第１の電源線および第２の電源線は第１の方向に延伸するセル棚（セル列）に含まれる複数のセルに電源を供給し、第３の電源線は第１の電源線の電位と異なる電位が供給され、第４の電源線は第２の電源線の電位と異なる電位が供給される。【選択図】図１６
2012209296.tif 000002
【特許請求の範囲】
【請求項１】
第１の層において第１の方向に延伸する第１の電源線および第２の電源線と、
第２の層において前記第１の方向に延伸するとともに前記第１の電源線の上部に設けられた第３の電源線と、
前記第２の層において前記第１の方向に延伸するとともに前記第２の電源線の上部に設けられた第４の電源線とを備え、
前記第１の電源線および前記第２の電源線は、前記第１の方向に延伸するセル棚（セル列）に含まれる複数のセルに電源を供給し、
前記第３の電源線は、前記第１の電源線の電位と異なる電位が供給され、
前記第４の電源線は、前記第２の電源線の電位と異なる電位が供給されることを特徴とする半導体集積回路装置。
【請求項２】
前記第１の電源線および前記第４の電源線は、第１の電位が供給され、
前記第２の電源線および前記第３の電源線は、第２の電位が供給されることを特徴とする、請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１の電源線および前記第４の電源線は、電源電位が供給され、
前記第２の電源線および前記第３の電源線は、接地電位が供給されることを特徴とする、請求項２に記載の半導体集積回路装置。
【請求項４】
前記第１の電源線と前記第４の電源線とを接続する第１のコンタクトと、
前記第２の電源線と前記第３の電源線とを接続する第２のコンタクトとをさらに備えていることを特徴とする、請求項２または３に記載の半導体集積回路装置。
【請求項５】
前記第１の電源線は、前記第２の電源線に向かって突出し、前記第１のコンタクトを介して前記第４の電源線に接続された凸部を有することを特徴とする、請求項４に記載の半導体集積回路装置。
【請求項６】
前記第２の電源線は、前記第１の電源線に向かって突出し、前記第２のコンタクトを介して前記第３の電源線に接続された凸部を有することを特徴とする、請求項４または５に記載の半導体集積回路装置。
【請求項７】
前記第３の電源線は、前記第４の電源線に向かって突出し、前記第２のコンタクトを介して前記第２の電源線に接続された凸部を有することを特徴とする、請求項４ないし６のいずれか１項に記載の半導体集積回路装置。
【請求項８】
前記第４の電源線は、前記第３の電源線に向かって突出し、前記第１のコンタクトを介して前記第１の電源線に接続された凸部を有することを特徴とする、請求項４ないし７のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、特に、多層配線構造を有する半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置（チップ）の低電圧化、大容量化および高速化が進むにつれて、電源抵抗値の削減、すなわち、電源線の低抵抗化が必須となってきている。
【０００３】
図１は、以下の説明に登場する領域Ａ０ないしＡ３の定義を示す図である。半導体集積回路装置のレイアウト図において、図１に示すように、領域Ａ０ないしＡ３を定義する。ここで、領域Ａ０は、入出力ＰＡＤが配置されている領域であり、電源供給元である。領域Ａ１は、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）、ラッチアップ対策のために、電源保護素子、入出力保護素子、または、出力トランジスタが配置される領域である。領域Ａ２は、出力トランジスタ、または、これを制御する回路素子が配置される領域である。領域Ａ３は、領域Ａ１および領域Ａ２とは異なる電源で駆動する論理回路が配置される領域である。以下の図２ないし図１０は、図１において実線で囲まれた領域を、それぞれ図示している。
【０００４】
図２は、従来の電源線のレイアウトを示す図である。図２（ａ）を参照すると、セル棚（セル列）（非図示）の上部の第２メタル層において、セル棚に沿って、ＧＮＤ電源線Ｗ１１１およびＶＤＤ電源線Ｗ１１２から成る一対の電源線が設けられている。また、第２メタル層の上部の第３メタル層において、ＧＮＤ電源線Ｗ１１３およびＶＤＤ電源線Ｗ１１４から成る一対の電源線が設けられている。ここで、ＧＮＤ電源線Ｗ１１３は、ＧＮＤ電源線Ｗ１１１の上部に設けられている。一方、ＶＤＤ電源線Ｗ１１４は、ＶＤＤ電源線Ｗ１１２の上部に設けられている。
【０００５】
図２（ｂ）は、図２（ａ）の実線で囲んだ領域を拡大したレイアウト図である。図２（ｃ）は、図２（ｂ）の経路Ａ−Ａ’に沿った断面図である。図２（ａ）および図２（ｂ）において、「×」は第１メタル層と第２メタル層との間のコンタクトを示し、黒丸は第２メタル層と第３メタル層との間のコンタクトを示す。第２メタル層と第３メタル層との間で定期的にコンタクトをとることにより、ＧＮＤ電源線Ｗ１１１とＧＮＤ電源線Ｗ１１３とを接続するとともに、ＶＤＤ電源線Ｗ１１２とＶＤＤ電源線Ｗ１１４とを接続し、これらの電源線の配線抵抗を削減している。
【０００６】
図３は、図２に示した電源幹線Ｍ１０１の下に設けられる回路（セル）のレイアウトを一例として示す図である。図３（ｂ）は、図３（ａ）の実線で囲んだ領域を拡大してたレイアウト図である。
【０００７】
また、特許文献１の図６において、複数段のセル棚（セル例）の各段に対して、一対の電源線（電源電圧供給線およびＧＮＤ線）を設けた構成が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−０４１３９３号公報（図６）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は、本発明者によってなされたものである。
【００１０】
図２に示した構成においては、第２メタル層に設けられたＧＮＤ電源線Ｗ１１１と、第３メタル層に設けられたＧＮＤ電源線Ｗ１１３とが、同電位の接地電位とされている。また、第２メタル層に設けられたＶＤＤ電源線Ｗ１１２と、第３メタル層に設けられたＶＤＤ電源線Ｗ１１４とが、同電位の電源電位とされている。この場合には、電源幹線間を相互に接続する場合に問題が生じる。以下では、図４ないし図６を参照して、この問題について説明する。
【００１１】
図４は、電源幹線Ｍ１０１と電源幹線Ｍ１０２とを第１メタル層で接続した場合のレイアウトを示す。図４を参照すると、電源幹線Ｍ１０１は、ＧＮＤ電源線Ｗ１１１、Ｗ１１３、および、ＶＤＤ電源線Ｗ１１２、Ｗ１１４を有し、図２と同様の構成を有する。同様に、電源幹線Ｍ１０２は、ＶＤＤ電源線Ｗ１２１、Ｗ１２３、および、ＧＮＤ電源線Ｗ１２２、Ｗ１２４を有し、図２と同様の構成を有する。
【００１２】
図４の構成において、電源幹線Ｍ１０１に含まれるＶＤＤ電源線と、電源幹線Ｍ１０２に含まれるＶＤＤ電源線とを、第１メタル層を経由して接続する場合には、図４に示すように、ＶＤＤ電源線Ｗ１２３とＶＤＤ電源線Ｗ１１４とを、第１メタル層に設けられた配線Ｗ１３１を介して接続することになる。図４の「×」は、ＶＤＤ電源線Ｗ１２３と配線Ｗ１３１とを接続するコンタクト、および、ＶＤＤ電源線Ｗ１１４と配線Ｗ１３１とを接続するコンタクトを示している。このとき、図４において、実線で囲まれた２つの領域Ｂ１、Ｂ２には、回路（セル）を配置することができなくなる。
【００１３】
一方、図５は、電源幹線Ｍ１０１と電源幹線Ｍ１０２とを第１メタル層において接続した場合の他のレイアウトを示す。図５を参照すると、電源幹線Ｍ１０１は、ＧＮＤ電源線Ｗ１１１、Ｗ１１３、および、ＶＤＤ電源線Ｗ１１２、Ｗ１１４を有し、図２と同様の構成を有する。同様に、電源幹線Ｍ１０２は、ＶＤＤ電源線Ｗ１２１、Ｗ１２３、および、ＧＮＤ電源線Ｗ１２２、Ｗ１２４を有し、図２と同様の構成を有する。
【００１４】
図５の構成において、電源幹線Ｍ１０１に含まれるＶＤＤ電源線と、電源幹線Ｍ１０２に含まれるＶＤＤ電源線とを、第１メタル層を経由して接続する場合には、図５に示すように、ＶＤＤ電源線Ｗ１２３とＶＤＤ電源線Ｗ１１４とを、第１メタル層に設けられた配線Ｗ１３２を介して接続することになる。図５の「×」は、ＶＤＤ電源線Ｗ１２３と配線Ｗ１３２とを接続するコンタクト、および、ＶＤＤ電源線Ｗ１１４と配線Ｗ１３２とを接続するコンタクトを示す。この場合にも、図４に示した場合と同様に、図５において実線で囲まれた２つの領域Ｃ１、Ｃ２には、回路（セル）を配置することができなくなる。さらに、図５のように配線Ｗ１３２を引き回す距離が長くなるにしたがって、配線抵抗が増大するという問題が生じる。
【００１５】
図６は、電源幹線Ｍ１０１と電源幹線Ｍ１０２とを第２メタル層において接続した場合のレイアウトを示す。図６を参照すると、電源幹線Ｍ１０１は、ＧＮＤ電源線Ｗ１１１、Ｗ１１３、および、ＶＤＤ電源線Ｗ１１２、Ｗ１１４を有し、図２と同様の構成を有する。同様に、電源幹線Ｍ１０２は、ＶＤＤ電源線Ｗ１２１、Ｗ１２３、および、ＧＮＤ電源線Ｗ１２２、Ｗ１２４を有し、図２と同様の構成を有する。
【００１６】
図６の構成において、電源幹線Ｍ１０１に含まれるＶＤＤ電源線と、電源幹線Ｍ１０２に含まれるＶＤＤ電源線とを、第２メタル層を経由して接続する場合には、図６に示すように、ＶＤＤ電源線Ｗ１２３とＶＤＤ電源線Ｗ１１４とを、第２メタル層に設けられた配線Ｗ１３３を介して接続することになる。このとき、実線で囲まれた４つの領域Ｄ１〜Ｄ４において、第２メタル層のＧＮＤ電源線Ｗ１１１およびＧＮＤ電源線Ｗ１２２が切断され、抵抗値が増大するという問題がある。
【００１７】
そこで、電源幹線内で同電位の電源線を相互に接続することにより配線抵抗を削減するとともに、電源幹線間で同電位の電源線を接続することにより配線抵抗をさらに削減できるようにすることが課題となる。
【課題を解決するための手段】
【００１８】
本発明の第１の視点に係る半導体集積回路装置は、
第１の層において第１の方向に延伸する第１の電源線および第２の電源線と、
第２の層において前記第１の方向に延伸するとともに前記第１の電源線の上部に設けられた第３の電源線と、
前記第２の層において前記第１の方向に延伸するとともに前記第２の電源線の上部に設けられた第４の電源線とを備え、
前記第１の電源線および前記第２の電源線は、前第１の方向に延伸するセル棚（セル列）に含まれる複数のセルに電源を供給し、
前記第３の電源線は、前記第１の電源線の電位と異なる電位が供給され、
前記第４の電源線は、前記第２の電源線の電位と異なる電位が供給される。
【発明の効果】
【００１９】
本発明に係る半導体集積回路装置によると、電源幹線内で同電位の電源線を相互に接続することにより配線抵抗を削減するとともに、電源幹線間で同電位の電源線を接続することにより配線抵抗をさらに削減することができる。
【図面の簡単な説明】
【００２０】
【図１】領域Ａ０ないしＡ３の定義を示す図である。
【図２】電源線のレイアウトを示す図である。
【図３】電源幹線下に設けられた回路のレイアウトを示す図である。
【図４】電源幹線間で電源線を接続したときのレイアウトを示す図である。
【図５】電源幹線間で電源線を接続したときのレイアウトを示す図である。
【図６】電源幹線間で電源線を接続したときのレイアウトを示す図である。
【図７】実施形態に係る半導体集積回路装置の構成を示すレイアウト図である。
【図８】実施形態に係る半導体集積回路装置によってもたらされる効果について説明するためのレイアウト図である。
【図９】実施形態に係る半導体集積回路装置のＰＡＤ近傍のレイアウトを示す図である。
【図１０】実施形態の変形例を示すレイアウト図である。
【図１１】実施形態における電源幹線間の接続方法を例示する図である。
【図１２】実施形態に係る半導体集積回路装置による効果について説明するための図である。
【図１３】実施形態に係る半導体集積回路装置による効果について説明するための図である。
【図１４】実施形態に係る半導体集積回路装置による効果について説明するための図である。
【図１５】実施形態に係る半導体集積回路装置による効果について説明するための図である。
【図１６】本発明に係る半導体集積回路装置の構成を概略的に示すレイアウト図である。
【発明を実施するための形態】
【００２１】
はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００２２】
図１６は、本発明に係る半導体集積回路装置の構成を概略的に示すレイアウト図である。図１６を参照すると、半導体集積回路装置は、第１の層において第１の方向に延伸する第１の電源線（Ｗ１１）および第２の電源線（Ｗ１２）と、第２の層において第１の方向に延伸するとともに第１の電源線（Ｗ１１）の上部に設けられた第３の電源線（Ｗ１３）と、第２の層において第１の方向に延伸するとともに第２の電源線（Ｗ１２）の上部に設けられた第４の電源線（Ｗ１４）とを備え、第１の電源線（Ｗ１１）および第２の電源線（Ｗ１２）は、第１の方向に延伸するセル棚（セル列）に含まれる複数のセル（非図示）に電源を供給し、第３の電源線（Ｗ１３）は第１の電源線（Ｗ１１）の電位と異なる電位が供給され、第４の電源線（Ｗ１４）は第２の電源線（Ｗ１２）の電位と異なる電位が供給される。
【００２３】
また、第１の電源線（Ｗ１１）および第４の電源線（Ｗ１４）は第１の電位が供給され、第２の電源線（Ｗ１２）および第３の電源線（Ｗ１３）は第２の電位が供給されるようにしてもよい。さらに、第１の電源線（Ｗ１１）および第４の電源線（Ｗ１４）は電源電位が供給され、第２の電源線（Ｗ１２）および第３の電源線（Ｗ１３）は接地電位が供給されるようにしてもよい。
【００２４】
また、半導体集積回路装置は、第１の電源線（Ｗ１１）と第４の電源線（Ｗ１４）とを接続する第１のコンタクト（Ｘ１）と、第２の電源線（Ｗ１２）と第３の電源線（Ｗ１３）とを接続する第２のコンタクト（Ｘ２）とをさらに備えていることが好ましい。
【００２５】
また、図１６を参照すると、第１の電源線（Ｗ１１）は、第２の電源線（Ｗ１２）に向かって突出し、第１のコンタクト（Ｘ１）を介して第４の電源線（Ｗ１４）に接続された凸部を有するようにしてもよい。さらに、第２の電源線（Ｗ１２）は、第１の電源線（Ｗ１１）に向かって突出し、第２のコンタクト（Ｘ２）を介して第３の電源線（Ｗ１３）に接続された凸部を有するようにしてもよい。
【００２６】
本発明に係る半導体集積回路装置によると、電源幹線内で電源線を相互に接続することにより配線抵抗を削減するとともに、電源幹線間で電源線を接続することにより配線抵抗をさらに削減することができる。
【００２７】
（実施形態）
実施形態に係る半導体集積回路装置について、図面を参照して説明する。
【００２８】
図７は、本実施形態に係る半導体集積回路装置の構成を示すレイアウト図である。図７（ａ）を参照すると、セル棚（セル列）（非図示）の上部の第２メタル層において、セル棚に沿って、ＶＤＤ電源線Ｗ１１およびＧＮＤ電源線Ｗ１２から成る一対の電源線が設けられている。また、第２メタル層の上部の第３メタル層において、ＧＮＤ電源線Ｗ１３およびＶＤＤ電源線Ｗ１４から成る一対の電源線が設けられている。ここで、ＧＮＤ電源線Ｗ１３はＶＤＤ電源線Ｗ１１の上部に設けられ、ＶＤＤ電源線Ｗ１４はＧＮＤ電源線Ｗ１２の上部に設けられている。
【００２９】
図７（ｂ）は、図７（ａ）の実線で囲んだ領域を拡大したレイアウト図である。図７（ｃ）は、図７（ｂ）の経路Ａ−Ａ’に沿った断面図である。一方、図７（ｄ）は、図７（ｂ）の経路Ｂ−Ｂ’に沿った断面図である。図７（ａ）および図７（ｂ）において、「×」は第１メタル層と第２メタル層との間のコンタクトを示す。一方、黒丸は、第２メタル層と第３メタル層との間のコンタクトを示す。第２メタル層と第３メタル層との間で定期的にコンタクトをとることにより、ＶＤＤ電源線Ｗ１１とＶＤＤ電源線Ｗ１４とを接続するとともに、ＧＮＤ電源線Ｗ１２とＧＮＤ電源線Ｗ１３とを接続し、これらの電源線の配線抵抗を削減している。
【００３０】
本実施形態では、第２メタル層に設けられた電源線の電位とは異なる電位の電源線を第３メタル層に設けるようにしている。このとき、第２メタル層の電源線と第３メタル層の電源線とを、従来技術のようにコンタクトを経由して上下に接続することができなくなってしまう。そこで、いずれか一方の電源線を引き出して、同電位の他方の電源線に接続することで、従来と同様の低抵抗化を実現する。
【００３１】
図７（ａ）〜（ｅ）を参照すると、ＶＤＤ電源線Ｗ１１は、ＧＮＤ電源線Ｗ１２に向けて突出した凸部を有する。一方、ＧＮＤ電源線Ｗ１２は、ＶＤＤ電源線Ｗ１１に向けて突出した凸部を有する。図７（ｃ）を参照すると、ＧＮＤ電源線Ｗ１２とＧＮＤ電源線Ｗ１３は、ＧＮＤ電源線Ｗ１２に設けれた凸部およびコンタクトを介して接続されている。同様に、図７（ｄ）を参照すると、ＶＤＤ電源線Ｗ１１とＶＤＤ電源線Ｗ１４は、ＶＤＤ電源線Ｗ１１に設けられた凸部およびコンタクトを介して接続されている。なお、図７においては、第２メタル層のＶＤＤ電源線Ｗ１１およびＧＮＤ電源線Ｗ１２が凹凸形状を有する場合を示したが、代わりに、第３メタル層のＧＮＤ電源線Ｗ１３およびＶＤＤ電源線Ｗ１４が凹凸形状を有するようにしてもよい。また、第２メタル層および第３メタル層の双方の電源線に対して、凹凸形状を設けるようにしてもよい。
【００３２】
本実施形態では、第３メタル層の電源線と第２メタル層の電源線とを並走して配線する。また、第３メタル層の電源線の直下の第２メタル層の電源線は対極電位（逆電位）である。さらに、凹凸の形状で第２メタル層の電源線（ないし、第３メタル層の電源線）を構成して、互いに同電位の第２メタル層の電源線と第３メタル層の電源線とを、定期的に接続する。このような構成により、以下に詳述するような効果がもたらされる。
【００３３】
以下では、本実施形態の半導体集積回路装置によってもたらされる効果について、図面を参照して説明する。図８は、図７に示した構成を有する電源幹線Ｍ１１およびＭ１２を相互に接続する場合のレイアウトを示す図である。
【００３４】
図８を参照すると、電源幹線Ｍ１１は、ＶＤＤ電源線Ｗ１１、Ｗ１４、および、ＧＮＤ電源線Ｗ１２、Ｗ１３を有し、図７と同様の構成を有する。同様に、電源幹線Ｍ１２は、ＧＮＤ電源線Ｗ２１、Ｗ２４、および、ＶＤＤ電源線Ｗ２２、Ｗ２３を有し、図７と同様の構成を有する。
【００３５】
本実施形態では、電源幹線Ｍ１１と電源幹線Ｍ１２との間で、電源電位および接地電位のいずれの電位の電源線も容易に相互に接続することができる。図８を参照すると、電源幹線Ｍ１１に含まれるＶＤＤ電源線Ｗ１１と、電源幹線Ｍ１２に含まれるＶＤＤ電源線Ｗ２２とは、第２メタル層に設けれた配線Ｗ３１を介して容易に接続することができる。同様に、電源幹線Ｍ１１に含まれるＧＮＤ電源線Ｗ１３と、電源幹線Ｍ１２に含まれるＧＮＤ電源線Ｗ２４とは、第３メタル層に設けれた配線Ｗ３２を介して容易に接続することができる。したがって、本実施形態によると、図４ないし図６を参照して説明した従来の構成の場合のように、回路（セル）を配置することができない領域が生じたり、電源線が切断されて配線抵抗が増大したりすることがなくなる。
【００３６】
図９は、本実施形態の半導体集積回路装置におけるＰＡＤ近傍のレイアウトを一例として示す図である。ＩＯのＰＡＤの周りには、保護素子、出力トランジスタ等の素子が、限られた領域に同一形状で繰り返して配置される。従来の電源構成によると、図４および図５に示したように、電源幹線間を接続することにより、回路を配置できない箇所が生じ、ＩＯのＰＡＤ周りの領域が増大し、チップサイズの増大を招く。
【００３７】
本実施形態によると、図９に示すように、ＰＡＤから電源幹線Ｍ１１への電源線を、小さい配線抵抗で接続することができる。また、電源幹線Ｍ１１から電源幹線Ｍ１２への接続も、小さい配線抵抗で容易に接続することができる。さらに、電源幹線Ｍ１１下には、ＥＳＤ保護素子を配置し、電源幹線Ｍ１２下に出力ドライバ等の内部論理回路を配置することができる。このように、本実施形態によると、電源幹線間を接続することによって回路（セル）を配置できない領域が生じることを防ぐことができる。
【００３８】
図１０は、本実施形態の半導体集積回路装置の他のレイアウト（ＡＳＩＣ回路）を例示するものである。本実施形態によると、ＡＳＩＣのような論理回路の繰り返しのレイアウトにおいても、電源幹線下に回路（セル）を配置したまま、複数の電源幹線Ｍ１１〜Ｍ１６を容易に接続でき、チップ全体の低抵抗化を図ることができる。
【００３９】
図１１は、図１０の電源幹線Ｍ１１〜Ｍ１６を相互に接続する方法を例示する図である。図１１（ａ）を参照すると、隣接する電源幹線間で、電源電位（ＶＤＤ）の電源線同士は、第２メタル層の配線を介して接続されている。一方、接地電位（ＧＮＤ）の電源線同士は、第３メタル層の配線を介して接続されている。図１１（ｂ）および図１１（ｃ）では、隣接する電源幹線間を接続する配線に対しても、図７に示した電源線の構成と同様の構成が適用されている。図１１（ａ）〜（ｃ）に示すように、本実施形態によると、電源幹線間を小さい配線抵抗で相互に接続することが可能となる。
【００４０】
図１２は、半導体集積回路のチップの全体の構成を概略的に示す図である。Ｉ／Ｏ領域のように限られた領域に繰り返しによって構成されるレイアウトにおいては、Ｉ／Ｏ当りのレイアウトのサイズの増大がチップサイズの増大を招き、コストの増大をもたらす。この点について、図１３および図１４を参照して後述する。
【００４１】
また、Ｉ／Ｏ領域は、複数のＩ／Ｏが配置されており、出力パターンの条件に応じて流れる電流が変化し、ノイズの問題や電源の浮き沈みといった特性面の影響を大きく左右する領域である。さらに、顧客のチップを搭載したときのボード条件の影響により、しばしば、特性上の問題が生じる。この点について、図１５を参照して後述する。
【００４２】
現在、主流となっている半導体製品では、１６Ｉ／Ｏ、３２Ｉ／Ｏ等のＩ／Ｏ数となっている。しかしながら、、今後、１２８Ｉ／Ｏ、２５６Ｉ／Ｏ等のワイド（Ｗｉｄｅ）Ｉ／Ｏの製品が登場することが予想され、Ｉ／Ｏ数は増大する傾向にある。したがって、チップサイズの縮小および特性向上を図ることが、ますます重要となる。
【００４３】
図１３は、本実施形態の半導体集積回路装置によってもたらされる効果について、説明するための図である。図１３を参照すると、Ｉ／ＯのＰＡＤ周りは、保護素子、出力トランジスタ等の素子が、限られた領域に同一形状で繰り返して配置される。従来の電源構成によると、電源幹線間を接続する際に、図４および図５に示したように、回路を配置できない箇所が生じ、ＩＯのＰＡＤ周りの領域が増大し、ひいてはチップサイズの増大を招く。一方、図７ないし図９に示すように、本実施形態の電源構成によると、電源幹線下のすべての領域に対して、保護素子等の回路を配置することができる。したがって、本実施形態によると、Ｉ／ＯのＰＡＤ周りの領域が増大することがなく、チップサイズの増大を防ぐことができ、コストの削減にもつながる。
【００４４】
図１４は、図１３のセル配置領域１およびセル配置領域２に配置される等価回路を一例として示す図である。
【００４５】
図１５は、本実施形態の半導体集積回路装置によってもたらされる効果について、説明するための図である。図１５（ａ）は、従来の構成を採用した場合におけるＶＤＤ電位およびＧＮＤ電位の立ち上がりおよび立ち下がりを示す。一方、図１５（ｂ）は、本実施形態における、ＶＤＤ電位およびＧＮＤ電位の立ち上がりおよび立ち下がりを示す。図１５（ａ）、（ｂ）において、実線は、１Ｉ／Ｏ動作時のＶＤＤ電位およびＧＮＤ電位の立ち上がりおよび立ち下がりを示す。一方、一点鎖線は、全Ｉ／Ｏ動作時のＶＤＤ電位およびＧＮＤ電位の立ち上がりおよび立ち下がりを示す。
【００４６】
図１５（ａ）を参照すると、従来の構成によると、全Ｉ／Ｏ動作時におけるＶＤＤ電位およびＧＮＤ電位の立ち上がりおよび立ち下がりは、１Ｉ／Ｏ動作時と比較して、図１３および図１４に示す回路群が同時に動くことによる高インピーダンスにより、立ち上がりまでの波形がなまり、電源ドロップおよび立ち上がり（ないし立ち下がり）時間の遅延が生じる。また、電源が高抵抗で接続されることにより、電源ドロップが生じ、データ速度の遅延や誤動作を引き起こし、特性の悪化を招く。そこで、電源幹線幅を太くしたり、電源線の補償容量を設けることで電源ドロップを防ぐことが考えられるが、この場合にはチップサイズの増大を招くという問題がある。
【００４７】
一方、本実施形態によると、図１５（ｂ）に示すように、対極（逆電位）の電源線を並走させることで、全Ｉ／Ｏ動作時において、電源立ち上がりおよび立ち下がりに遅延が起きないようにすることができる。また、本実施形態のように、対極（逆電位）の電源線を並走させることで、図８に示すように、電源幹線同士を低抵抗で接続することができ、チップ全体の電源抵抗を下げることができる。このとき、特性向上のみならず、チップサイズの縮小によって、コストを削減することも可能となる。
【００４８】
なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４９】
Ａ０〜Ａ３    領域
Ｂ１、Ｂ２    領域
Ｃ１、Ｃ２    領域
Ｄ１〜Ｄ４    領域
Ｍ１１〜Ｍ１６    電源幹線
Ｍ１０１、Ｍ１０２    電源幹線
Ｗ１１、Ｗ１４、Ｗ２２、Ｗ２３    ＶＤＤ電源線
Ｗ１２、Ｗ１３、Ｗ２１、Ｗ２４    ＧＮＤ電源線
Ｗ３１、Ｗ３２  配線
Ｗ１１１、Ｗ１１３、Ｗ１２２、Ｗ１２４    ＧＮＤ電源線
Ｗ１１２、Ｗ１１４、Ｗ１２１、Ｗ１２３    ＶＤＤ電源線
Ｗ１３１〜Ｗ１３３    配線
Ｘ１、Ｘ２    コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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