(57)【要約】【課題】半導体集積回路のレイアウト設計において、幅が広い第１の配線と幅が狭い第２の配線との間に無駄なスペースが発生することによる配線性の悪さを改善する。【解決手段】このレイアウト設計方法は、回路情報に基づいて、レイアウト領域において複数の横ラインと複数の縦ラインとが交差する格子点上に、複数の回路素子の接続点を配置するステップ（ａ）と、回路情報及び複数の回路素子の配置に基づいて、いずれかの横ライン又は縦ラインの位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する第１の配線を配置するステップ（ｂ）と、ステップ（ｂ）において配置された第１の配線に第１の方向と反対の第２の方向において隣接する横ライン又は縦ライン上に、最小幅を有する第２の配線を配置するステップ（ｃ）とを含む。【選択図】図２
2012119578.tif 000002
【特許請求の範囲】
【請求項１】
入力された回路情報によって表される回路の配置及び配線を、デザインルールに従って回路素子の接続点の最小配置間隔を表す格子を用いて決定することにより、半導体集積回路のレイアウトを設計する方法であって、
前記回路情報に基づいて、レイアウト領域において複数の横ラインと複数の縦ラインとが交差する格子点上に、複数の回路素子の接続点を配置するステップ（ａ）と、
前記回路情報及び前記複数の回路素子の配置に基づいて、いずれかの横ライン又は縦ラインの位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する第１の配線を配置するステップ（ｂ）と、
ステップ（ｂ）において配置された第１の配線に前記第１の方向と反対の第２の方向において隣接する横ライン又は縦ライン上に、最小幅を有する第２の配線を配置するステップ（ｃ）と、
を具備するレイアウト設計方法。
【請求項２】
ステップ（ｂ）が、
前記回路情報及び前記複数の回路素子の配置に基づいて、前記複数の回路素子及び複数のパッドを接続する仮配線を実施することにより、第１の配線と第２の配線との両方を配置する少なくとも１つのレイヤーにおける配線の混雑度を算出するステップ（ｂ１）と、
前記少なくとも１つのレイヤーにおける配線の混雑度が所定の値よりも高い領域において、いずれかの横ライン又は縦ラインの位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する第１の配線を配置するステップ（ｂ２）と、
を含み、
ステップ（ｃ）が、ステップ（ｂ２）において配置された第１の配線に前記第１の方向と反対の第２の方向において隣接する横ライン又は縦ライン上に、最小幅を有する第２の配線を配置することを含む、
請求項１記載のレイアウト設計方法。
【請求項３】
ステップ（ｂ）が、前記少なくとも１つのレイヤーにおける配線の混雑度が所定の値以下の領域において、隣接する２本の横ライン又は２本の縦ラインの中間位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する第１の配線を配置するステップ（ｂ３）を含み、
ステップ（ｃ）が、ステップ（ｂ３）において配置された第１の配線に前記第１の方向と反対の第２の方向において隣々接する横ライン又は縦ライン上に、最小幅を有する第２の配線を配置することを含む、
請求項２記載のレイアウト設計方法。
【請求項４】
ステップ（ｂ）が、
前記回路情報及び前記複数の回路素子の配置に基づいて、前記複数の回路素子及び複数のパッドを接続する仮配線を実施することにより、第１の配線と第２の配線との両方を配置する少なくとも１つのレイヤーにおける配線の混雑度を算出するステップ（ｂ１）と、
前記少なくとも１つのレイヤーにおける配線の混雑度が所定の値よりも高い領域を通過する第１の配線を配置する場合に、いずれかの横ライン又は縦ラインの位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する第１の配線を配置するステップ（ｂ２）と、
を含み、
ステップ（ｃ）が、ステップ（ｂ２）において配置された第１の配線に前記第１の方向と反対の第２の方向において隣接する横ライン又は縦ライン上に、最小幅を有する第２の配線を配置することを含む、
請求項１記載のレイアウト設計方法。
【請求項５】
ステップ（ｂ）が、前記少なくとも１つのレイヤーにおける配線の混雑度が所定の値よりも高い領域を通過しない第１の配線を配置する場合に、隣接する２本の横ライン又は２本の縦ラインの中間位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する第１の配線を配置するステップ（ｂ３）を含み、
ステップ（ｃ）が、ステップ（ｂ３）において配置された第１の配線に前記第１の方向と反対の第２の方向において隣々接する横ライン又は縦ライン上に、最小幅を有する第２の配線を配置することを含む、
請求項４記載のレイアウト設計方法。
【請求項６】
前記第１の配線が格子間隔の２倍以上の幅を有し、前記第２の配線が格子間隔の０．４倍〜０．６倍の幅を有する、請求項１〜５のいずれか１項記載のレイアウト設計方法。
【請求項７】
前記第１の配線が電源配線であり、前記第２の配線が信号配線である、請求項１〜６のいずれか１項記載のレイアウト設計方法。
【請求項８】
前記第１の配線がアナログ信号配線であり、前記第２の配線がディジタル信号配線である、請求項１〜６のいずれか１項記載のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＳＩＣ（Application Specific IC）等の半導体集積回路のレイアウトを設計する方法に関する。
【背景技術】
【０００２】
自動配置配線プログラムを用いたＡＳＩＣ等の半導体集積回路のレイアウト設計においては、入力された回路情報等に基づいて、グリッド（grid）と呼ばれる格子の上に複数の回路素子のシンボルを配置すると共に、それらの回路素子及び複数のパッド（端子）間を配線で接続することにより、回路の配置及び配線が決定される。ここで、複数の回路素子の接続点は、レイアウト領域において複数の横ラインと複数の縦ラインとが交差する格子点上に配置される。
【０００３】
例えば、回路素子であるトランジスタは、Ｎ型又はＰ型の不純物拡散層を表すレイヤーにおいてソース及びドレインを表す長方形のシンボルと、ポリシリコン層を表すレイヤーにおいてゲート電極を表す長方形のシンボルとによって構成される。トランジスタのソース、ドレイン、及び、ゲート電極の接続点は、レイアウト領域における３つの格子点上に配置される。また、配線は、１つ又は複数の配線層を表す１つ又は複数のレイヤーに配置される。複数の異なるレイヤーを接続するためには、コンタクトが使用される。
【０００４】
図１０は、従来のレイアウト設計手法に従って設計された配線レイアウトの例を示す図である。図１０においては、格子（グリッド）が、Ｘ軸に平行な複数の横ラインＬＸ０、ＬＸ１、ＬＸ２、・・・と、Ｙ軸に平行な複数の縦ラインＬＹ０、ＬＹ１、ＬＹ２、・・・とによって構成されている。
【０００５】
各部の寸法は、半導体集積回路の製造プロセスの精度に対応するデザインルールに従って決定される。この例においては、隣接する２本の横ライン又は２本の縦ラインの間隔（格子間隔）が１．００μｍであり、電源配線２１の幅が６．００μｍであり、信号配線２２の幅が０．６０μｍである。また、複数の信号配線２２間の間隔（隙間）は、０．４０μｍ以上であることが必要であり、電源配線２１と信号配線２２との間の間隔（隙間）は、少なくとも０．４０μｍ以上であることが必要である。
【０００６】
半導体集積回路には、多数の電源配線及び多数の信号配線が設けられるが、図１０においては、１つの電源配線２１及び１つの信号配線２２のみを示している。信号配線２２は、他のレイヤーにおける回路素子の接続点に接続されるので、信号配線２２の中心軸が横ライン又は縦ライン上に位置するように配置される。上記のデザインルールによれば、複数の信号配線２２を、隣接する複数の横ライン又は複数の縦ライン上にそれぞれ配置することが可能である。
【０００７】
一方、電源配線２１は、信号配線２２よりも十分大きい幅を有しており、できるだけ多くの接続点をカバーするように、幅方向における少なくとも一端の横ライン又は縦ラインを跨ぐように配置される。即ち、図１０において、電源配線２１は、隣接する２本の縦ラインＬＹ２及びＬＹ３の中間位置（座標Ｘ１）を始点として、Ｘ軸方向に所定の幅Ｗを有するように配置される。図１０に示す例においては、電源配線２１の幅Ｗが格子間隔の整数倍（６倍）であるので、隣接する２本の縦ラインＬＹ８及びＬＹ９の中間位置（座標Ｘ２）に終点が位置する。これにより、電源配線２１は、幅方向における両端の縦ラインＬＹ３及びＬＹ８を跨ぐように配置されることになる。
【０００８】
ここで、電源配線２１と信号配線２２との間の間隔は、１．２０μｍとなっている。上記のデザインルールによれば、電源配線２１と信号配線２２との間の間隔は０．４０μｍ以上であることが要求されるので、電源配線２１のすぐ左側に位置する縦ラインＬＹ２上には信号配線２２を配置することができず、信号配線２２は、電源配線２１の左側において電源配線２１に隣々接する縦ラインＬＹ１上に配置されることになる。従って、電源配線２１と信号配線２２との間には、配線を設けることができない無駄なスペースが発生することになり、配線性が悪く、チップサイズを小さくすることができなかった。チップサイズが大きいと、歩留りの低減や消費電力の低減に対する障害となってしまう。
【０００９】
関連する技術として、特許文献１には、分岐させた同電位の電源配線が重なる接続エラーを検証および修正し、ノイズ抑制効果を確実にする半導体集積回路の電源配線方法が開示されている。この電源配線方法は、半導体集積回路のＩＯセル内に設けられた電源端子及びグランド端子を、それぞれチップ内部のマクロセルに接続される電源配線及びグランド配線の幅に応じて分割するステップと、電源端子及びグランド端子が分割されたＩＯセルを、分割された端子毎に電位が異なるレイアウトモデル設計用のＩＯセルに変換するステップと、レイアウトモデル設計用のＩＯセルを、各々の端子がボンデングパッドに接続されたマスク設計用のＩＯセルに変換するステップとを有する。
【００１０】
特許文献１によれば、チップ内部の別々のマクロセルに分岐して接続される同じ配線層の電源配線同士又はグランド配線同士が重なる接続エラーを自動的に検証して修正することが可能となり、その結果、電源配線とグランド配線の分岐によるノイズ抑制効果を保証することが可能となる。しかしながら、特許文献１には、電源配線と信号配線との間に無駄なスペースが発生することによる配線性の悪さを改善することに関しては、特に開示されていない。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００３−１６１２９号公報（要約書、段落００３４）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
そこで、上記の点に鑑み、本発明の幾つかの観点によれば、半導体集積回路のレイアウト設計において、幅が広い電源配線等の第１の配線と幅が狭い信号配線等の第２の配線との間に無駄なスペースが発生することによる配線性の悪さを改善することができる。
【課題を解決するための手段】
【００１３】
本発明の１つの観点に係るレイアウト設計方法は、入力された回路情報によって表される回路の配置及び配線を、デザインルールに従って回路素子の接続点の最小配置間隔を表す格子を用いて決定することにより、半導体集積回路のレイアウトを設計する方法であって、回路情報に基づいて、レイアウト領域において複数の横ラインと複数の縦ラインとが交差する格子点上に、複数の回路素子の接続点を配置するステップ（ａ）と、回路情報及び複数の回路素子の配置に基づいて、いずれかの横ライン又は縦ラインの位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する第１の配線を配置するステップ（ｂ）と、ステップ（ｂ）において配置された第１の配線に第１の方向と反対の第２の方向において隣接する横ライン又は縦ライン上に、最小幅を有する第２の配線を配置するステップ（ｃ）とを具備する。
【００１４】
本発明の１つの観点によれば、第１の配線のすぐ隣に位置する横ライン又は縦ライン上に第２の配線を配置することができる。従って、第１の配線と第２の配線との間に配線を設けることができない無駄なスペースが発生することによる配線性の悪さが改善されて、チップサイズを小さくすることが可能となる。チップサイズを小さくすることは、歩留りの低減や消費電力の低減に有効である。
【００１５】
ここで、ステップ（ｂ）が、回路情報及び複数の回路素子の配置に基づいて、複数の回路素子及び複数のパッドを接続する仮配線を実施することにより、第１の配線と第２の配線との両方を配置する少なくとも１つのレイヤーにおける配線の混雑度を算出するステップ（ｂ１）と、該少なくとも１つのレイヤーにおける配線の混雑度が所定の値よりも高い領域において、いずれかの横ライン又は縦ラインの位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する第１の配線を配置するステップ（ｂ２）とを含み、ステップ（ｃ）が、ステップ（ｂ２）において配置された第１の配線に第１の方向と反対の第２の方向において隣接する横ライン又は縦ライン上に、最小幅を有する第２の配線を配置することを含むようにしても良い。
【００１６】
さらに、ステップ（ｂ）が、該少なくとも１つのレイヤーにおける配線の混雑度が所定の値以下の領域において、隣接する２本の横ライン又は２本の縦ラインの中間位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する第１の配線を配置するステップ（ｂ３）を含み、ステップ（ｃ）が、ステップ（ｂ３）において配置された第１の配線に第１の方向と反対の第２の方向において隣々接する横ライン又は縦ライン上に、最小幅を有する第２の配線を配置することを含むようにしても良い。
【００１７】
その場合には、第１の配線と第２の配線との両方を配置する少なくとも１つのレイヤーにおける配線の混雑度が所定の値よりも高い領域において、配線性を改善することができる。
【００１８】
あるいは、ステップ（ｂ）が、回路情報及び複数の回路素子の配置に基づいて、複数の回路素子及び複数のパッドを接続する仮配線を実施することにより、第１の配線と第２の配線との両方を配置する少なくとも１つのレイヤーにおける配線の混雑度を算出するステップ（ｂ１）と、該少なくとも１つのレイヤーにおける配線の混雑度が所定の値よりも高い領域を通過する第１の配線を配置する場合に、いずれかの横ライン又は縦ラインの位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する第１の配線を配置するステップ（ｂ２）とを含み、ステップ（ｃ）が、ステップ（ｂ２）において配置された第１の配線に第１の方向と反対の第２の方向において隣接する横ライン又は縦ライン上に、最小幅を有する第２の配線を配置することを含むようにしても良い。
【００１９】
さらに、ステップ（ｂ）が、該少なくとも１つのレイヤーにおける配線の混雑度が所定の値よりも高い領域を通過しない第１の配線を配置する場合に、隣接する２本の横ライン又は２本の縦ラインの中間位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する第１の配線を配置するステップ（ｂ３）を含み、ステップ（ｃ）が、ステップ（ｂ３）において配置された第１の配線に第１の方向と反対の第２の方向において隣々接する横ライン又は縦ライン上に、最小幅を有する第２の配線を配置することを含むようにしても良い。
【００２０】
その場合には、配線の混雑度が所定の値よりも高い領域を通過する第１の配線において、配線の混雑度が所定の値よりも高い領域内の部分とそれ以外の部分との間における段差が解消される。
【００２１】
以上において、第１の配線が格子間隔の２倍以上の幅を有し、第２の配線が格子間隔の０．４倍〜０．６倍の幅を有することが望ましい。また、第１の配線が電源配線であり、第２の配線が信号配線であっても良いし、あるいは、第１の配線がアナログ信号配線であり、第２の配線がディジタル信号配線であっても良い。
【図面の簡単な説明】
【００２２】
【図１】本発明の各実施形態に係るレイアウト設計装置の概要を示す図。
【図２】本発明の第１の実施形態に係るレイアウト設計方法を示すフローチャート。
【図３】第１のレイアウト設計手法に従って設計された配線レイアウトの例を示す図。
【図４】縦方向の電源配線と横方向の電源配線との接続状態を示す図。
【図５】第１の実施形態における半導体集積回路のレイアウトを模式的に示す平面図。
【図６】第１の実施形態の変形例に係るレイアウト設計方法を示すフローチャート。
【図７】第１の実施形態の変形例における半導体集積回路のレイアウトを示す平面図。
【図８】本発明の第２の実施形態に係るレイアウト設計方法を示すフローチャート。
【図９】第２の実施形態における半導体集積回路のレイアウトを模式的に示す平面図。
【図１０】従来のレイアウト設計手法に従って設計された配線レイアウトを示す図。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図１は、本発明の各実施形態に係るレイアウト設計方法を実施するためのレイアウト設計装置の概要を示す図である。図１に示すように、このレイアウト設計装置は、入力部１と、演算部２と、格納部３と、出力部４とによって構成される。
【００２４】
入力部１は、回路情報等のデータを入力するためのネットワークインターフェースやキーボード等を含んでいる。演算部２は、入力部１に入力された回路情報によって表される回路の配置及び配線を決定することにより、半導体集積回路のレイアウト設計を行う。格納部３は、各種のデータベースやプログラムを格納する。出力部４は、演算部２によって設計されたレイアウトを出力するディスプレイやプリンタ等を含んでいる。
【００２５】
演算部２は、ＣＰＵ（中央演算装置）を含んでいる。ＣＰＵに各種のデータ処理を実行させるソフトウエア（レイアウト設計プログラム）は、格納部３の記録媒体に保存されている。また、格納部３は、入力情報データベース３１、デザインルールデータベース３２、回路素子配置情報データベース３３、配線混雑度情報データベース３４、配線情報データベース３５を記録媒体に格納する。格納部３における記録媒体としては、内蔵のハードディスクの他に、外付けハードディスク、フレキシブルディスク、ＭＯ、ＭＴ、ＲＡＭ、ＣＤ−ＲＯＭ、及び／又は、ＤＶＤ−ＲＯＭ等を用いることができる。
【００２６】
次に、図１に示すレイアウト設計装置によって実施されるレイアウト設計方法について説明する。
図２は、本発明の第１の実施形態に係るレイアウト設計方法を示すフローチャートである。オペレータが、半導体集積回路において所望の回路を構成するための回路情報、及び、半導体集積回路における物理的なレイアウト領域に関するレイアウト領域情報を入力部１に入力すると、ステップＳ１１において、演算部２が、入力された回路情報及びレイアウト領域情報を入力情報データベース３１に格納する。回路情報は、例えば、回路素子の種類や接続関係等を表すデータの集合であるネットリストとして入力することができる。
【００２７】
ステップＳ１２において、演算部２は、入力情報データベース３１に格納されている回路情報及びレイアウト領域情報に基づいて、グリッド（grid）と呼ばれる格子の上に複数の回路素子のシンボルを配置する。ここで、複数の回路素子の接続点は、レイアウト領域において複数の横ラインと複数の縦ラインとが交差する格子点上に配置される。
【００２８】
例えば、回路素子であるトランジスタは、Ｎ型又はＰ型の不純物拡散層を表すレイヤーにおいてソース及びドレインを表す長方形のシンボルと、ポリシリコン層を表すレイヤーにおいてゲート電極を表す長方形のシンボルとによって構成される。トランジスタのソース、ドレイン、及び、ゲート電極の接続点は、レイアウト領域における３つの格子点上に配置される。
【００２９】
複数の回路素子の配置が完了すると、演算部２は、それらの回路素子の配置情報を、回路素子配置情報データベース３３に格納する。各回路素子の配置情報は、例えば、その回路素子が配置されるレイヤーの種類、及び、その回路素子の配置座標を含んでいる。
【００３０】
各部の寸法は、半導体集積回路の製造プロセスの精度に対応するデザインルールに従って決定される。デザインルールデータベース３２は、様々な製造プロセスの精度に対応して複数種類のデザインルールを格納している。オペレータは、デザインルールデータベース３２に格納されている複数種類のデザインルールの内から、今回のレイアウト設計に用いられるデザインルールを選択することができる。
【００３１】
格子（グリッド）は、デザインルールに従って回路素子の接続点の最小配置間隔を表しており、所定の間隔（格子間隔）で並べられた複数の横ラインと、所定の間隔（格子間隔）で並べられた複数の縦ラインとによって構成される。
【００３２】
格子（グリッド）において、隣接する複数の横ライン又は複数の縦ライン上には、最小幅を有する複数の信号配線（特に、ディジタル信号配線に多い）を隣接して配置することができる。配線の最小幅は、格子間隔の０．４倍〜０．６倍であることが望ましく、隣接する複数の配線間の間隔（隙間）は、格子間隔の０．６倍〜０．４倍であることが望ましい。
【００３３】
一方、電源配線は、抵抗値やインダクタンス値を小さくするために、最小幅を有する信号配線よりも十分太く設定され、一般に、格子間隔よりも大きい幅を有している。本願において、「電源配線」とは、２つ又はそれ以上の電源電位（グランド電位を含む）を電源パッドから各部の回路に供給するために用いられる配線を意味する。また、「電源パッド」とは、２つ又はそれ以上の電源電位（グランド電位を含む）を半導体集積回路に供給するために用いられるパッド（端子）を意味する。
【００３４】
ステップＳ１３において、演算部２は、入力情報データベース３１に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース３３に格納されている複数の回路素子の配置情報に基づいて、複数の回路素子及び複数のパッド（端子）を接続する仮配線を実施することにより、各配線レイヤーの各領域における配線の混雑度を算出して、配線の混雑度の見積りを行う。配線の混雑度は、例えば、単位長さ当りの配線数によって定義される。演算部２は、各配線レイヤーの各領域における配線の混雑度を表す配線混雑度情報を配線混雑度情報データベース３４に格納する。
【００３５】
ステップＳ１４において、演算部２は、配線混雑度情報データベース３４に格納されている配線混雑度情報に基づいて、電源配線と信号配線との両方を配置する少なくとも１つのレイヤー（以下においては、「特定レイヤー」ともいう）における配線の混雑度が所定の値よりも高い領域Ａと、特定レイヤーにおける配線の混雑度が所定の値以下である領域Ｂとに、レイアウト領域を分割する。
【００３６】
特定レイヤーにおける配線の混雑度が所定の値よりも高い領域Ａの内部については、ステップＳ１５において、演算部２が、第１のレイアウト設計手法に従って、且つ、入力情報データベース３１に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース３３に格納されている複数の回路素子の配置情報に基づいて、電源パッドと複数の回路素子との間を接続する電源配線を配置する。第１のレイアウト設計手法によれば、いずれかの横ライン又は縦ラインの位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する電源配線が配置される。
【００３７】
特定レイヤーにおける配線の混雑度が所定の値以下である領域Ｂの内部については、ステップＳ１６において、演算部２が、第２のレイアウト設計手法に従って、且つ、入力情報データベース３１に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース３３に格納されている複数の回路素子の配置情報に基づいて、電源パッドと複数の回路素子との間を接続する電源配線を配置する。第２のレイアウト設計手法は、図１０を参照しながら説明した従来のレイアウト設計手法と同様である。第２のレイアウト設計手法によれば、隣接する２本の横ライン又は２本の縦ラインの中間位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する電源配線が配置される。
【００３８】
なお、電源配線のみを配置するレイヤーにおいては、第１のレイアウト設計手法に従って電源配線を配置しても良いし、第２のレイアウト設計手法に従って電源配線を配置しても良い。
【００３９】
ステップＳ１７において、演算部２は、デザインルールに従って、且つ、入力情報データベース３１に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース３３に格納されている複数の回路素子の配置情報に基づいて、複数の回路素子間を接続する信号配線を配置する。
【００４０】
ここで、ステップＳ１５において領域Ａの内部に配置された電源配線については、第１の方向と反対の第２の方向において電源配線に隣接する横ライン又は縦ライン上に、最小幅を有する信号配線を配置することができる。
【００４１】
一方、ステップＳ１６において領域Ｂの内部に配置された電源配線については、デザインルールによれば、電源配線に隣接する横ライン又は縦ライン上に信号配線を配置することが不可能である。そこで、第１の方向と反対の第２の方向において電源配線に隣々接する横ライン又は縦ライン上に、最小幅を有する信号配線が配置される。
【００４２】
複数の電源配線及び複数の信号配線の配置が完了すると、演算部２は、それらの配線の配置情報を、配線情報データベース３５に格納する。各配線の配置情報は、例えば、その配線が配置されるレイヤーの種類、及び、その配線の配置座標を含んでいる。
【００４３】
図３は、第１のレイアウト設計手法に従って設計された配線レイアウトの例を示す図である。図３においては、格子（グリッド）が、Ｘ軸に平行な複数の横ラインＬＸ０、ＬＸ１、ＬＸ２、・・・と、Ｙ軸に平行な複数の縦ラインＬＹ０、ＬＹ１、ＬＹ２、・・・とによって構成されている。
【００４４】
この例においては、隣接する２本の横ライン又は２本の縦ラインの間隔（格子間隔）が１．００μｍであり、電源配線１１の幅が６．００μｍであり、信号配線１２の幅が０．６０μｍである。また、複数の信号配線１２間の間隔（隙間）は、０．４０μｍ以上であることが必要であり、電源配線１１と信号配線１２との間の間隔（隙間）は、少なくとも０．４０μｍ以上であることが必要である。
【００４５】
半導体集積回路には、多数の電源配線及び多数の信号配線が設けられるが、図３においては、１つの電源配線１１及び１つの信号配線１２のみを示している。信号配線１２は、他のレイヤーにおける回路素子の接続点に接続されるので、信号配線１２の中心軸が横ライン又は縦ライン上に位置するように配置される。上記のデザインルールによれば、隣接する複数の横ライン又は複数の縦ライン上に、複数の信号配線１２を隣接して配置することが可能である。
【００４６】
一方、電源配線１１は、いずれかの横ライン又は縦ラインの位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有するように配置される。図３において、電源配線１１は、縦ラインＬＹ２の位置（座標Ｘ１）を始点として、Ｘ軸方向に所定の幅Ｗを有するように配置されている。図３に示す例においては、電源配線１１の幅Ｗが格子間隔の整数倍（６倍）であるので、縦ラインＬＹ８の位置（座標Ｘ２）に終点が位置し、電源配線１１は、幅方向における両端の縦ラインＬＹ２及びＬＹ８と重なるように配置されることになる。
【００４７】
信号配線１２は、第１の方向と反対の第２の方向において電源配線１１に隣接する横ライン又は縦ライン上に配置される。図３において、信号配線１２は、Ｘ軸方向の反対方向において電源配線１１に隣接する縦ラインＬＹ１上に配置されている。
【００４８】
ここで、電源配線１１と信号配線１２との間の間隔は、０．７０μｍとなっており、上記のデザインルール（０．４０μｍ以上）を満たしている。さらに、デザインルールを厳しくして、電源配線２１と信号配線２２との間の間隔として０．６０μｍ以上が要求される場合においても、第１のレイアウト設計手法は、このデザインルールを満たすことができる。
【００４９】
このように、第１のレイアウト設計手法によれば、電源配線１１のすぐ左側に位置する縦ラインＬＹ１上に信号配線１２を配置することができる。従って、電源配線１１と信号配線１２との間に無駄なスペースが発生することによる配線性の悪さが改善されて、チップサイズを小さくすることが可能となる。チップサイズを小さくすることは、歩留りの低減や消費電力の低減に有効である。
【００５０】
図４は、縦方向の電源配線と横方向の電源配線との接続状態を示す図である。ここでは、特定レイヤーである第２配線層に縦方向の電源配線が形成され、第２配線層の上層である第３配線層に横方向の電源配線が形成される場合について説明する。実際の半導体集積回路においては、第２配線層と第３配線層との間の層間絶縁膜において、縦方向の電源配線の領域と横方向の電源配線の領域とが交わった部分の格子点上に複数の開口（スルーホール）が形成され、それらのスルーホールを通して、縦方向の電源配線と横方向の電源配線とを接続するコンタクトが形成される。図４においては、縦方向の電源配線と横方向の電源配線とを接続するために用いられる複数のスルーホールが示されている。
【００５１】
図４の（ａ）は、第１のレイアウト設計手法に従って格子上に配置された縦方向の電源配線１１と、第２のレイアウト設計手法に従って格子上に配置された横方向の電源配線１３との接続状態を示している。図４の（ａ）に示すように、電源配線１１の領域内には、幅方向に５個のスルーホール１４を並べることができる。
【００５２】
一方、図４の（ｂ）は、第２のレイアウト設計手法に従って格子上に配置された縦方向の電源配線２１と、第２のレイアウト設計手法に従って格子上に配置された横方向の電源配線２３との接続状態を示している。図４の（ｂ）に示すように、電源配線２１の領域内には、幅方向に６個のスルーホール２４を並べることができる。
【００５３】
このように、第１のレイアウト設計手法においては、電源配線の領域内において層間絶縁膜に形成できるスルーホールの数が少なくなり、電源配線に接続可能なコンタクトの数も減少する。しかしながら、電源配線の幅が格子間隔の２倍以上であれば、幅方向に少なくとも１個のスルーホールを配置することができる。
【００５４】
図５は、本発明の第１の実施形態に係るレイアウト設計方法によって設計された半導体集積回路のレイアウトを模式的に示す平面図である。図５に示すように、半導体集積回路１０の周辺領域には、複数の入出力（ＩＯ）セル１５が配置されており、半導体集積回路１０の内部領域には、複数の回路素子１６が配置されている。それらの回路素子１６が配置されている層の上層には、複数の電源配線１１及び複数の信号配線が配置されている。
【００５５】
図５においては、信号配線は示されていないが、特定レイヤーにおいて配線の混雑度が所定の値よりも高い領域Ａが示されている。第１の実施形態によれば、領域Ａの内部においては、第１のレイアウト設計手法に従って電源配線１１が配置される。従って、領域Ａにおいて、電源配線１１のすぐ隣に位置する横ライン又は縦ライン上に信号配線を配置することができる。ただし、領域Ａを通過する電源配線において、領域Ａ内の部分とそれ以外の部分との間に段差が発生する。また、領域Ａにおいては、電源配線１１の領域内において層間絶縁膜に形成できるスルーホールの数は減少するが、それ以外の領域においては、スルーホールの数は減少しない。
【００５６】
次に、本発明の第１の実施形態の変形例について説明する。第１の実施形態の変形例においては、特定レイヤーにおける配線の混雑度が所定の値よりも高い領域を通過する電源配線は、第１のレイアウト設計手法に従って配置され、特定レイヤーにおける配線の混雑度が所定の値よりも高い領域を通過しない電源配線は、第２のレイアウト設計手法に従って配置される。その他の点は、第１の実施形態と同様である。
【００５７】
図６は、本発明の第１の実施形態の変形例に係るレイアウト設計方法を示すフローチャートである。図６において、ステップＳ２１〜Ｓ２３は、図２に示すステップＳ１１〜Ｓ１３と同一であるので、説明を省略する。
【００５８】
ステップＳ２４において、演算部２は、配線混雑度情報データベース３４に格納されている配線混雑度情報に基づいて、電源配線と信号配線との両方を配置する少なくとも１つのレイヤー（以下においては、「特定レイヤー」ともいう）における配線の混雑度が所定の値よりも高い領域Ａを抽出する。
【００５９】
領域Ａを通過する電源配線については、ステップＳ２５において、演算部２が、第１のレイアウト設計手法に従って、且つ、入力情報データベース３１に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース３３に格納されている複数の回路素子の配置情報に基づいて、電源パッドと複数の回路素子との間を接続する電源配線を配置する。第１のレイアウト設計手法によれば、いずれかの横ライン又は縦ラインの位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する電源配線が配置される。
【００６０】
領域Ａを通過しない電源配線については、ステップＳ２６において、演算部２が、第２のレイアウト設計手法に従って、且つ、入力情報データベース３１に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース３３に格納されている複数の回路素子の配置情報に基づいて、電源パッドと複数の回路素子との間を接続する電源配線を配置する。第２のレイアウト設計手法によれば、隣接する２本の横ライン又は２本の縦ラインの中間位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する電源配線が配置される。
【００６１】
なお、電源配線のみを配置するレイヤーにおいては、第１のレイアウト設計手法に従って電源配線を配置しても良いし、第２のレイアウト設計手法に従って電源配線を配置しても良い。
【００６２】
ステップＳ２７において、演算部２は、デザインルールに従って、且つ、入力情報データベース３１に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース３３に格納されている複数の回路素子の配置情報に基づいて、複数の回路素子間を接続する信号配線を配置する。
【００６３】
ここで、ステップＳ２５において配置された領域Ａを通過する電源配線については、第１の方向と反対の第２の方向において電源配線に隣接する横ライン又は縦ライン上に、最小幅を有する信号配線を配置することができる。
【００６４】
一方、ステップＳ２６において配置された領域Ａを通過しない電源配線については、デザインルールによれば、電源配線に隣接する横ライン又は縦ライン上に信号配線を配置することは不可能である。そこで、第１の方向と反対の第２の方向において電源配線に隣々接する横ライン又は縦ライン上に、最小幅を有する信号配線が配置される。
【００６５】
複数の電源配線及び複数の信号配線の配置が完了すると、演算部２は、それらの配線の配置情報を、配線情報データベース３５に格納する。各配線の配置情報は、例えば、その配線が配置されるレイヤーの種類、及び、その配線の配置座標を含んでいる。
【００６６】
図７は、本発明の第１の実施形態の変形例に係るレイアウト設計方法によって設計された半導体集積回路のレイアウトを模式的に示す平面図である。図７においては、信号配線は示されていないが、特定レイヤーにおいて配線の混雑度が所定の値よりも高い領域Ａが示されている。第１の実施形態の変形例によれば、領域Ａを通過する電源配線１１ａは、図中上側のＩＯセルから図中下側のＩＯセルに到るまで、第１のレイアウト設計手法に従って配置される。一方、領域Ａを通過しない電源配線１１ｂは、図中上側のＩＯセルから図中下側のＩＯセルに到るまで、第２のレイアウト設計手法に従って配置される。
【００６７】
従って、電源配線１１ａのすぐ隣に位置する横ライン又は縦ライン上に信号配線を配置することができると共に、領域Ａを通過する電源配線１１ａにおいて、領域Ａ内の部分とそれ以外の部分との間における段差が解消される。また、電源配線１１ａの領域内において層間絶縁膜に形成できるスルーホールの数は減少するが、電源配線１１ｂの領域内において層間絶縁膜に形成できるスルーホールの数は減少しない。
【００６８】
次に、本発明の第２の実施形態について説明する。第２の実施形態においては、配線の混雑度に応じてレイアウト設計手法を変更することはせずに、電源配線と信号配線との両方を配置するレイヤー（特定レイヤー）の全ての領域において、第１のレイアウト設計手法が用いられる。
【００６９】
図８は、本発明の第２の実施形態に係るレイアウト設計方法を示すフローチャートである。図８において、ステップＳ３１〜Ｓ３３は、図２に示すステップＳ１１〜Ｓ１３と同一であるので、説明を省略する。
【００７０】
ステップＳ３４において、演算部２は、第１のレイアウト設計手法に従って、且つ、入力情報データベース３１に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース３３に格納されている複数の回路素子の配置情報に基づいて、電源パッドと複数の回路素子との間を接続する電源配線を配置する。第１のレイアウト設計手法によれば、いずれかの横ライン又は縦ラインの位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する電源配線が配置される。
【００７１】
なお、電源配線のみを配置するレイヤーにおいては、第１のレイアウト設計手法に従って電源配線を配置しても良いし、第２のレイアウト設計手法に従って電源配線を配置しても良い。
【００７２】
ステップＳ３５において、演算部２は、デザインルールに従って、且つ、入力情報データベース３１に格納されている回路情報及びレイアウト領域情報、及び、回路素子配置情報データベース３３に格納されている複数の回路素子の配置情報に基づいて、複数の回路素子間を接続する信号配線を配置する。
【００７３】
これにより、特定レイヤーの全ての領域において、第１の方向と反対の第２の方向において電源配線に隣接する横ライン又は縦ライン上に、最小幅を有する信号配線を配置することができる。
【００７４】
複数の電源配線及び複数の信号配線の配置が完了すると、演算部２は、それらの配線の配置情報を、配線情報データベース３５に格納する。各配線の配置情報は、例えば、その配線が配置されるレイヤーの種類、及び、その配線の配置座標を含んでいる。
【００７５】
図９は、本発明の第２の実施形態に係るレイアウト設計方法によって設計された半導体集積回路のレイアウトを模式的に示す平面図である。図９に示すように、半導体集積回路１０の周辺領域には、複数の入出力（ＩＯ）セル１５が配置されており、半導体集積回路１０の内部領域には、複数の回路素子１６が配置されている。それらの回路素子１６が配置されている層の上層には、複数の電源配線１１が配置されている。
【００７６】
図９においては、信号配線は示されていないが、特定レイヤーにおいて配線の混雑度が所定の値よりも高い領域Ａが示されている。本実施形態によれば、配線の混雑度によらず、特定レイヤーの全ての領域において、第１のレイアウト設計手法に従って電源配線１１が配置される。従って、特定レイヤーの全ての領域において、電源配線１１のすぐ隣に位置する横ライン又は縦ライン上に信号配線を配置することができる。ただし、電源配線１１の領域内において層間絶縁膜に形成できるスルーホールの数は減少する。本実施形態は、レイアウト領域全体に亘って配線の混雑度が高い場合に、チップサイズを小さくするために有効である。
【００７７】
以上の実施形態においては、電源配線と信号配線との間の配置関係について説明したが、アナログ信号配線も、抵抗値やインダクタンス値を小さくするために、ディジタル信号配線よりも十分太く設定される場合があるので、本発明は、アナログ信号配線とディジタル信号配線との間の配置関係にも適用することができる。その場合には、以上の実施形態において、「電源配線」を「アナログ信号配線」に読み替えるものとする。
【符号の説明】
【００７８】
１  入力部、  ２  演算部、  ３  格納部、  ４  出力部、  １０  半導体集積回路、  １１、１１ａ、１１ｂ、１３、２１、２３  電源配線、  １２、２２  信号配線、  １４、２４  スルーホール、  １５  ＩＯセル、  １６  回路素子、  ３１  入力情報データベース、  ３２  デザインルールデータベース、  ３３  回路素子配置情報データベース、  ３４  配線混雑度情報データベース、  ３５  配線情報データベース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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