(57)【要約】【課題】出力変動が少なく動作の安定化に有利な半導体集積回路装置を提供する。【解決手段】実施形態によれば、半導体集積回路装置は、電流経路が第１，第２電源電圧の間に直列接続される第１，第２トランジスタ（Ｍ１、Ｎ１）を有するインバータを備える出力回路３１と、一端が前記第１電源電圧に接続され、他端が前記第１トランジスタの制御端子に接続される第１ダイオード回路Ｄ１と、入力クロックが第１レベルの際に、前記第１トランジスタの制御端子の電荷を前記第２電源電圧に放出する電流経路を形成する調整回路３３とを具備する。【選択図】図３
2012065285.tif 000002
【特許請求の範囲】
【請求項１】
電流経路が第１，第２電源電圧の間に直列接続される第１，第２トランジスタを有するインバータを備える出力回路と、
一端が前記第１電源電圧に接続され、他端が前記第１トランジスタの制御端子に接続される第１ダイオード回路と、
入力クロックが第１レベルの際に、前記第１トランジスタの制御端子の電荷を前記第２電源電圧に放出する電流経路を形成する調整回路とを具備すること
を特徴とする半導体集積回路装置。
【請求項２】
一方の電極が前記第１トランジスタの制御端子に接続され、他方の電極が前記第２トランジスタの制御端子に接続され、他方の電極に前記入力クロックが与えられるキャパシタを更に具備すること
を特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
一端が前記第１電源電圧に接続され、他端が前記第１トランジスタの制御端子に接続される第２ダイオード回路を更に具備すること
を特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記第１ダイオード回路は、前記第１トランジスタの制御端子に与えられる電圧の初期値を決定する第３トランジスタを備えること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記第１トランジスタの制御端子に与えられる電圧の電圧レベルの上限を制御する制限回路を更に具備すること
を特徴とする請求項１乃至４のいずれか１項に半導体集積回路装置。
【請求項６】
前記入力クロックが第２レベルの際に、前記第１トランジスタの電流経路を非導通とさせるオフ回路を更に具備すること
を特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体集積回路装置に関するものである。
【背景技術】
【０００２】
入力クロックから比較的大きな振幅の出力クロックを発生させるクロック発生回路（ＣＬＫ generator）としては、例えば、基本電源を利用して高い振幅を発生させるもの等が考えられる。
【０００３】
しかしながら、かかる構成では、クロック発生動作が長時間動作した場合に、電圧レベルの上昇を防止することができず出力変動が発生するため、動作の安定化に不利であるという傾向がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１９４７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
動作の安定化に有利な半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、一態様に係る半導体集積回路装置は、電流経路が第１，第２電源電圧の間に直列接続される第１，第２トランジスタを有するインバータを備える出力回路と、一端が前記第１電源電圧に接続され、他端が前記第１トランジスタの制御端子に接続される第１ダイオード回路と、入力クロックが第１レベルの際に、前記第１トランジスタの制御端子の電荷を前記第２電源電圧に放出する電流経路を形成する調整回路とを具備する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体集積回路装置の全体構成例を示すブロック図。
【図２】図１中のブロックを示す等価回路図。
【図３】第１の実施形態に係る半導体集積回路装置のクロック発生部を示す等価回路図。
【図４】第１の実施形態に係る調整回路がない場合のクロック発生部を示す等価回路図。
【図５】図４に示す構成のノード（Ｖｍ）における時間と電圧との関係を示す図。
【図６】第１の実施形態に係る半導体集積回路装置のクロック発生部の出力を示す図。
【図７】変形例１に係る半導体集積回路装置のクロック発生部を示す等価回路図。
【図８】図７に示す構成のスタンバイ状態におけるノード（Ｖｍ）における時間と電圧との関係を示す図。
【図９】変形例１に係る半導体集積回路装置のクロック発生部の出力を示す図。
【図１０】第２の実施形態に係る半導体集積回路装置のクロック発生部を示す等価回路図。
【図１１】第２の実施形態に係るクロック発生動作の際のノード（Ｖｍ）の電圧変動を示す図。
【図１２】第３の実施形態に係る半導体集積回路装置のクロック発生部を示す等価回路図。
【図１３】第４の実施形態に係る半導体集積回路装置のクロック発生部を示す等価回路図。
【図１４】第５の実施形態に係る半導体集積回路装置のクロック発生部を示す等価回路図。
【図１５】第６の実施形態に係る半導体集積回路装置のクロック発生部を示す等価回路図。
【図１６】比較例１に係る半導体集積回路装置のクロック発生部を示す等価回路図。
【図１７】比較例１に係る半導体集積回路装置のクロック発生部の出力を示す図。
【図１８】比較例２に係る半導体集積回路装置のクロック発生部を示す等価回路図。
【発明を実施するための形態】
【０００８】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【０００９】
［第１の実施形態］  
図１乃至図６を用いて、第１の実施形態に係る半導体集積回路装置について説明する。
【００１０】
＜１．構成例＞  
１−１．全体構成例  
まず、図１を用い、第１の実施形態に係る半導体集積回路装置の全体構成例について説明する。この実施形態においては、ＮＡＮＤ型フラッシュメモリを一例に挙げて説明する。
【００１１】
図示するように、第１の実施形態に係る半導体集積回路装置は、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、データ入出力端子１５、ワード線制御回路１６、制御回路１７、制御信号入力端子１８、電源電圧発生回路１９、およびクロック発生回路２０を備える。
【００１２】
メモリセルアレイ１１は、この例では、複数のプレーン（Plane）を備える。本例の場合、メモリセルアレイ１１は、４つのプレーン（Plane<0>, Plane<1>, Plane<2>, Plane<3>）を備える４つの複数プレーン構成である。プレーンのそれぞれは、ワード線とビット線との交差位置にマトリクス状に配置される複数のメモリセル（図示せず）を有する複数のブロック（Block 0 〜 Block n）を備える。メモリセルアレイ１１には、ワード線を制御するワード線制御回路１６、ビット線を制御するビット制御回路１２、制御回路１７、および電源電圧発生回路１９が電気的に接続される。
【００１３】
ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１１中のメモリセルの状態を検出する。また、ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路１２には、カラムデコーダ１３、データ入出力バッファ１４、制御回路１７が電気的に接続されている。
【００１４】
ビット線制御回路１２内にはセンスアンプ（Ｓ／Ａ）やデータ記憶回路等（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ１３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ１４を介してデータ入出力端子１５から外部へ出力される。データ入出力端子１５は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。
【００１５】
ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＯＭ、アドレスＡＤＤ、及びデータＤＴをデータ入出力端子１５に出力する。ホスト機器からデータ入出力端子１５に入力された書き込みデータＤＴは、データ入出力バッファ１４を介して、カラムデコーダ１３によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンドＣＯＭ及びアドレスＡＤＤは、制御回路１７に供給される。
【００１６】
ワード線制御回路１６は、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に電源電圧発生回路１９から与えられる読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００１７】
制御回路１７は、上記メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、ワード線制御回路１６、および電源電圧発生回路１９に電気的に接続される。制御回路１７は、接続された上記構成回路を制御する。制御回路１７は、制御信号入力端子１８に接続され、外部のホスト機器から制御信号入力端子１８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。また、制御回路１７は、電源電圧発生回路１９に後述する制御信号を出力し、電源電圧発生回路１９を制御する。
【００１８】
電源電圧発生回路１９は、制御回路１７の制御に従い、書き込み、読み出し、消去等の各動作において、メモリセルアレイ１１、ワード線制御回路１６等に必要な電源電圧を与える。電源電圧発生回路１９は、クロック発生部１９−１および電源電圧発生部１９−２を備える。
【００１９】
クロック発生部１９−１は、クロック発生回路２０から与えられる短い周期の比較的振幅が小さなクロックＣＬＫを、短い周期のより大きな出力クロックＶoutとして発生する。電源電圧発生部１９−２は、上記クロック発生部１９−１から発生されたクロックＶoutを受け、制御回路１７の制御に従い、書き込み、読み出し、消去等の各動作において、メモリセルアレイ１１等に必要な電源電圧を与える。詳細については、後述する。
【００２０】
クロック発生回路２０は、本例の場合、少なくともクロックＣＬＫを、制御回路１７および電源電圧発生回路１９に供給する。尚、制御回路１７に供給されるクロックとは別に、新たなクロック発生回路を設けても良い。
【００２１】
ここで、上記ワード線制御回路１６、ビット線制御回路１２、カラムデコーダ１３、制御回路１７、電源電圧発生回路１９は、書き込み回路、読み出し回路、および消去回路を構成する。
【００２２】
１−２．ブロックの構成例
次に、図２を用い、第１の実施形態に係るブロック（Ｂｌｏｃｋ）の構成例について説明する。ここでは、１つのブロックＢＬＯＣＫを例に挙げて説明する。また、このブロックＢＬＯＣＫ中のメモリセルトランジスタＭＴは、一括して消去される。即ち、ブロックは消去単位である。
【００２３】
図示するように、ブロックＢＬＯＣＫは、ワード線方向（ＷＬ方向）に配置された複数のメモリセル列（メモリセルユニット）ＭＵから構成される。メモリセル列ＭＵは、電流経路が直列接続される６４個のメモリセルトランジスタＭＴおよび２個のダミーセルＤＭＴからなるＮＡＮＤストリングと、ＮＡＮＤストリングの一端に接続される選択ランジスタＳ１と、ＮＡＮＤストリングの他端に接続される選択トランジスタＳ２とから構成される。尚、本例では、ＮＡＮＤストリングは、６４個のメモリセルＭＴから構成されるが、２つ以上のメモリセルから構成されていればよく、特に、この個数に限定されるというものではない。
【００２４】
選択トランジスタＳ２の電流経路の他端はビット線ＢＬに接続され、選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続される。
【００２５】
ワード線ＷＬ０〜ＷＬ６３およびダミーワード線ＤＷＬは、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルトランジスタＭＴおよびダミーセルＤＭＴに共通に接続される。セレクトゲート線ＳＧＤは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。セレクトゲート線ＳＧＳも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。
【００２６】
ワード線ＷＬ０〜ＷＬ６３ごとに、ページ（Ｐａｇｅ）と称する単位を構成する。例えば、図中の破線で囲って示すように、ワード線ＷＬ０には、１ページ（Ｐａｇｅ０）が割り当てられている。このページごとに読み出し動作、書き込み動作が行われるため、ページは読み出し単位であり、書き込み単位である。尚、１つのメモリセルに複数ビットのデータを保持可能な多値メモリセルの場合は、１つのワード線に複数ページが割り当てられる。
【００２７】
メモリセルＭＴは、ビット線ＢＬとワード線ＷＬとの交差位置にそれぞれ設けられ、半導体基板上に順次、トンネル絶縁膜、電荷蓄積層としての浮遊電極ＦＧ、ゲート間絶縁膜、及び制御電極ＣＧが設けられた積層構造である。メモリセルＭＴの電流経路であるソース／ドレインは、隣接するメモリセルＭＴのソース／ドレインに直列接続されている。電流経路の一端は選択トランジスタＳ２を介してビット線ＢＬに接続され、電流経路の他端は選択トランジスタＳ１を介してソース線ＳＬに接続される。また、メモリセルＭＴのそれぞれは、積層構造の側壁上に沿って設けられたスペーサ、及び上記積層構造を挟むように半導体基板（Ｓｉ基板（Ｓｉ−ｓｕｂ）またはＰウェル）中に設けられたソース／ドレインを備えている。
【００２８】
選択トランジスタＳ１、Ｓ２は、ゲート絶縁膜、ゲート間絶縁膜、ゲート電極を備えている。選択トランジスタＳ１、Ｓ２のゲート間絶縁膜は、その中央が分離され、その上下層が電気的に接続するように設けられている。選択トランジスタＳ１、Ｓ２は、同様に、ゲート電極の側壁上に沿って設けられたスペーサ、及びゲート電極を挟むように半導体基板中に設けられたソース／ドレインを備える。
【００２９】
１−３．クロック発生部  
次に、図３を用い、第１の実施形態に係るクロック発生部１９−１の構成例について説明する。  
図示するように、第１の実施形態に係るクロック発生部１９−１は、第１ダイオード回路Ｄ１，インバータを有する出力回路３１，キャパシタＣ０，および調整回路３３を備える。
【００３０】
第１ダイオード回路Ｄ１は、本例では、ＰＭＯＳトランジスタＭ２により構成される。ＰＭＯＳトランジスタＭ２のソースは電源電圧Ｖhsupに接続され、ドレインおよびゲートはノードＶｍに接続される。ダイオード接続回路Ｄ１によれば、クロック発生回路１９−１の出力Ｖout動作時のノードＶｍの初期値を決めることが可能である。また、第１ダイオード回路Ｄ１は、出力回路３１のトランジスタＭ１のしきい値と比較して、どのレベルに出力Ｖoutの電圧を安定させるかを決定することが可能である。
【００３１】
出力回路３１は、ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＮ１からなるインバータにより構成される。ＰＭＯＳトランジスタＭ１のソースは電源電圧Ｖhsupに接続され、ドレインは出力端子（Ｖout）に接続され、ゲートはノードＶｍに接続される。ＮＭＯＳトランジスタＮ１のソースは接地電源電圧ＧＮＤに接続され、ドレインは出力端子（Ｖout）に接続され、ゲートにはクロック発生回路２０から入力されるクロックＣＬＫが与えられる。
【００３２】
キャパシタＣ０の一方の電極はノードＶｍに接続され、他方の電極にはクロックＣＬＫが与えられる。キャパシタＣ０を設けることにより、入力信号であるクロックＣＬＫ（ＰＭＯＳＭ１のしきい値を制御可能な振幅）は、小さい振幅で高い電圧の転送と遮断とを制御することが可能である。
【００３３】
調整回路３３は、本例では、ＰＭＯＳトランジスタＭ３，Ｍ４により構成される。ＰＭＯＳトランジスタＭ３，Ｍ４の電流経路は、ノードＶｍと接地電源電圧ＧＮＤとの間に直列接続される。ＰＭＯＳトランジスタＭ３のゲートは、ソースに接続され、ダイオード接続される。ＰＭＯＳトランジスタＭ４のゲートには、制御回路１７から送信される制御信号Signalが入力される。調整回路３３は、後述するクロック発生動作の際に、ノードＶｍにおける放出（discharge）回路として働く。そのため、出力Ｖoutの初期値およびノードＶｍの電圧レベルを一定にすることができる。詳細については、後述する。
【００３４】
＜２．クロック発生動作＞  
次に、図４乃至図６を用い、第１の実施形態に係る半導体集積回路装置のクロック発生動作について説明する。  
２−１．原則  
上記のように、本例に係るクロック発生部１９−１の構成の基本は、出力回路３１の有するインバータである。インバータの入力であるクロックＣＬＫ（ここではＶhsup−０Ｖの振幅をすると仮定する）は、ＮＭＯＳトランジスタＮ１のゲートとキャパシタ電極の一端に接続される。一方、ＰＭＯＳトランジスタＭ１のゲートには、電源電圧Ｖhsupから（Ｍ２の電流経路分）しきい値落ちした電圧レベルに加えて、クロックＣＬＫの振幅分増減する電圧が印加される。従って、ノードＶｍの電圧は、下記式（１）のように示される。
【００３５】
Ｖｍ ＝ （Ｖhsup − Ｖth）± Ｖhsup       ・・・ 式（１）
その結果、出力Ｖoutとして、Ｖhsup−０Ｖの振幅を持つ電圧レベルが出力される。
【００３６】
２−２．調整回路がない場合  
次に、図４および図５を用い、調整回路３３がない場合の半導体集積回路装置のクロック発生動作について説明する。  
調整回路３３がない場合の第１の実施形態に係るクロック発生部の構成は、図４のように示される。
【００３７】
調整回路３３がない場合、ノードＶｍにおける時間（time）と電圧（Ｖ）との関係は、図５のように示される。
【００３８】
図示するように、調整回路３３がないため、ノードＶｍにおける電荷を放出（discharge）することができず、出力Ｖoutの初期値およびノードＶｍの電圧レベルを一定にすることができない。
【００３９】
そのため、図示するように、長時間動作させると、ノードＶｍの値が上昇（ΔＶth）していく現象が発生する。
【００４０】
これは、初期値が、ＰＭＯＳトランジスタＭ１のしきい値より上に設定されているため、クロックＣＬＫ＝”Ｌ”レベル時にＰＭＯＳトランジスタＭ１がオン（ＯＮ）する。一方、ダイオード接続（Ｍ１）でノードＶｍの初期値を決めているため、ＣＬＫ＝”Ｈ”レベル時に、電源電圧ＶhsupからノードＶｍへ電荷が転送される。その結果、図５に示すように、ノードＶｍの下限の電圧レベルが上昇して行き、最終的には、オフ（ＯＦＦ）領域でしか振幅しなくなる。
【００４１】
２−３．調整回路がある場合  
次に、図６を用い、調整回路３３がある場合の、第１の実施形態に係る半導体集積回路装置のクロック発生動作について説明する。  
本例のように、調整回路３３が配置されている場合、上記図５により示したノードＶｍの電圧レベルの上昇は解決される。
【００４２】
調整回路３３は、クロック発生動作の初期時および動作時において、クロックＣＬＫ＝”Ｌ”レベル時には、ノードＶｍにおける電荷を放出（discharge）するための電流放出経路（ＤＣ path）を形成することができる。換言すれば、調整回路３３は、ＰＭＯＳトランジスタＭ１がオン（ＯＮ）するための電圧レベルを保つ役割をする。
【００４３】
そのため、ノードＶｍの初期値をトランジスタＭ１のしきい値より高く設定され、クロック発生動作としては初期値からＶhsup分だけ降圧した電圧レベルが印加されるため、クロックＣＬＫ＝”Ｌ”レベルの場合はトランジスタＭ１がオン（ＯＮ）する。クロックＣＬＫ＝”Ｈ”レベルの場合は、トランジスタＭ１がオフ（ＯＦＦ）しきい値よりノードＶｍの電圧レベルが高くなるために、トランジスタＭ１がオフ（ＯＦＦ）する。
【００４４】
その結果、図６（ｂ）に示すように、出力Ｖoutとして、比較的大きな振幅Ｖhsup−０Ｖを持つ電圧レベル（１０Ｖ程度以上）が出力される。図６（ａ）に示すように、ノードＶｍにおける電圧レベルの上限は、トランジスタＭ１のしきい値（Ｖth（Ｍ１））より上昇することはない。
【００４５】
上記のように、本例に係る構成によれば、クロック発生動作が長時間動作した場合であっても、ノードＶｍの電圧レベルの上昇を防止でき、安定動作をすることができる。
【００４６】
尚、ＰＭＯＳトランジスタＭ３を高抵抗化させるため十分にチャネル長（Ｌ）があることが望ましい。このため、トランジスタＭ３のサイズは、トランジスタＭ１，Ｍ２よりも大きいこと（Size：Ｍ１≒Ｍ２＞Ｍ３）が望ましい。
【００４７】
＜３．作用効果＞  
第１の実施形態に係る半導体集積回路装置によれば、少なくとも下記（１）乃至（２）の効果が得られる。
【００４８】
（１）出力変動が少なく動作の安定化に有利である。  
上記のように、第１の実施形態に係る半導体集積回路装置のクロック発生部１９−１は、少なくとも、アノードが第１電源電圧Ｖhsupに接続される第１ダイオード回路Ｄ１と、第１，第２電源電圧（Ｖhsup，ＧＮＤ）の間に電流経路が直列に接続される第１，第２トランジスタ（Ｍ１，Ｎ１）を有するインバータを備える出力回路３１と、入力クロックＣＬＫが”Ｌ”レベルの際に第１トランジスタ（Ｍ１）のゲートの電荷を第２電源電圧（ＧＮＤ）に放出するための電流放出経路（ＤＣ path）を形成する調整回路３３を具備する。
【００４９】
その結果、図６（ｂ）に示すように、出力Ｖoutとして、比較的大きな振幅Ｖhsup−０Ｖを持つ電圧レベル（１０Ｖ程度以上）を出力することができる。一方、図６（ａ）に示すように、トランジスタＭ１のゲートであるノードＶｍにおける電圧レベルの上限は、トランジスタＭ１のしきい値（Ｖth（Ｍ１））より上昇することはない。
【００５０】
上記のように、本例に係るクロック発生回路１９−１によれば、クロック発生動作が長時間動作した場合であっても、ノードＶｍの電圧レベルの上昇を防止できる点で、出力変動が少なく動作の安定化に有利である。
【００５１】
加えて、本例では、一方の電極がノードＶｍに接続され、他方の電極には入力クロックＣＬＫが与えられるキャパシタＣ０が配置される。このキャパシタＣ０を設けることにより、入力信号であるクロックＣＬＫ（ＰＭＯＳＭ１のしきい値を制御可能な振幅）は、小さい振幅で高い電圧の転送および遮断を制御することができる点で有利である。このような小さい振幅で高い電圧の転送および遮断の制御は、例えば、本例のようなＮＡＮＤ型フラッシュ等の大容量で微細化が進行した半導体メモリ等に必要なクロックを発生する場合により有利である。
【００５２】
（２）微細化および消費電流の低減に対して有利である。  
上記のように、第１の実施形態に係る半導体集積回路装置のクロック発生部１９−１は、後述する比較例１のように、高い電圧を上限に持つクロックを生成するためにｎ段分のキャパシタ（Ｃ１０）を必要としないため、面積の増大を防止でき、微細化に対して有利である。
【００５３】
さらに、後述する比較例２のように、充電されたトランジスタ（Ｎ２１,Ｎ２２）の電荷を引き抜く必要もないため、消費電流の低減に対して有利である。
【００５４】
［変形例１（第２ダイオード回路を更に備える一例）］  
次に、図７乃至図９を用い、変形例１に係る半導体集積回路装置について説明する。この変形例１は、第２ダイオード回路を更に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００５５】
＜構成例＞  
まず、図７を用い、変形例１に係るクロック発生部１９−１の構成例について説明する。  
図示するように、変形例１に係るクロック発生部１９−１は、第２ダイオード回路Ｄ２を更に備える点で、上記第１の実施形態と相違する。
【００５６】
第２ダイオード回路Ｄ２は、電流経路が、電源電圧ＶshupとノードＶｍとの間に、直列接続されたＰＭＯＳトランジスタＭ５，Ｍ６により構成される。ＰＭＯＳトランジスタＭ５のソースは電源電圧Ｖshupに接続され、ドレインおよびゲートはＰＭＯＳトランジスタＭ６のソースに接続される。ＰＭＯＳトランジスタＭ６のドレインおよびゲートはノードＶｍに接続される。
【００５７】
第２ダイオード回路Ｄ２を更に備えることにより、ノードＶｍの初期値を、トランジスタＭ１のしきい値より低く設定することができる。後述する図９に示すように、電圧変動は、ノードＶｍの電圧レベルがトランジスタＭ１のしきい値を超える場合と超えない場合に設定される。Ｖoutへの転送方法は、上記第１の実施形態と同様である。
【００５８】
＜クロック発生動作＞  
次に、図８および図９を用い、変形例１に係る半導体集積回路装置のクロック発生動作について説明する。  
調整回路がない場合  
まず、図８を用い、調整回路３３がない場合の半導体集積回路装置のクロック発生動作について説明する。構成については、上記第１の実施形態と同様であるため、その図示を省略する。  
調整回路３３がない場合、長時間スタンドバイ（standby）状態としたノードＶｍにおける時間（time）と電圧（Ｖ）との関係は、図８のように示される。
【００５９】
図示するように、ノードＶｍの電圧レベルは、電源電圧Ｖhsupからダイオード接続でトランジスタＭ１のしきい値Ｖth分だけ降圧する。しかしながら、長時間スタンドバイ（standby）状態が継続し長時間（Δｔ（Ｍ１））クロック発生動作されないと、ノードＶｍの電圧レベルが、上昇し電源電圧Ｖhsupになることを示している。この場合、入力クロックＣＬＫが入力され、次のクロック発振動作が開始される際には、ノードＶｍの初期値が電源電圧Ｖhsupになっているため、トランジスタＭ１がオン（ＯＮ）しない領域での振幅をするおそれがあると考えられる。
【００６０】
調整回路がある場合  
次に、図９を用い、調整回路３３がない場合の、第１の実施形態に係る半導体集積回路装置のクロック発生動作について説明する。  
本例のように、調整回路３３が配置されている場合、上記図８により示したスタンドバイ状態が長時間継続したノードＶｍの電圧レベルの上昇は解決される。  
即ち、上記と同様に、調整回路３３は、クロック発生動作の初期時および動作時において、クロックＣＬＫ＝”Ｌ”レベル時には、ノードＶｍにおける電荷を放出（discharge）するための電流放出経路（ＤＣ path）を形成する。換言すれば、調整回路３３は、ＰＭＯＳトランジスタＭ１がオン（ＯＮ）するための電圧レベルを保つ役割をする。
【００６１】
その結果、図９（ｂ）に示すように、出力Ｖoutとして、比較的大きな振幅Ｖhsup−０Ｖを持つ電圧レベルを出力することができる。一方、図９（ａ）に示すように、長時間スタンドバイ（standby）状態が継続し長時間クロック発生動作されない場合であっても、トランジスタＭ１のゲートであるノードＶｍにおける電圧レベルの上限は、トランジスタＭ１のしきい値（Ｖth（Ｍ１））より上昇することはない。
【００６２】
尚、本変形例１で示した長時間スタンドバイ（standby）状態が継続し長時間クロック発生動作されない場合であっても、トランジスタＭ１のゲートであるノードＶｍにおける電圧レベルの上限は、トランジスタＭ１のしきい値（Ｖth（Ｍ１））より上昇することはないという効果については、上記第１の実施形態についても同様である。
【００６３】
＜作用効果＞  
変形例１に係る半導体集積回路装置によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。  
変形例１に係る半導体集積回路装置のクロック発生部１９−１は、第２ダイオード回路Ｄ２を更に備える。
【００６４】
第２ダイオード回路Ｄ２を更に備えることにより、ノードＶｍの初期値を、トランジスタＭ１のしきい値より低く設定することができる。
【００６５】
例えば、図９（ｂ）に示すように、出力Ｖoutとして、比較的大きな振幅Ｖhsup−０Ｖを持つ電圧レベルを出力することができる。一方、図９（ａ）に示すように、長時間スタンドバイ（standby）状態が継続し長時間クロック発生動作されない場合であっても、ノードＶｍの初期値を、トランジスタＭ１のしきい値より低く設定し、トランジスタＭ１のゲートであるノードＶｍにおける電圧レベルの上限は、トランジスタＭ１のしきい値（Ｖth（Ｍ１））より上昇することはない。
【００６６】
このように、必要に応じて、変形例１のような構成を適用することが可能である。
【００６７】
［第２の実施形態（Ｖｍの上限を制限する上限制限回路を更に備える一例）］  
次に、図１０乃至図１１を用い、第２の実施形態に係る半導体集積回路装置について説明する。第２の実施形態は、ノードＶｍの上限を制限する上限の制限回路３５を更に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００６８】
＜構成例＞  
図１０に示すように、第２の実施形態に係るクロック発生部は、上限の制限回路３５を更に備える点で、上記第１の実施形態と相違する。
【００６９】
制限回路３５は、本例の場合、ＰＭＯＳトランジスタＭ４１により構成される。ＰＭＯＳトランジスタＭ４１のソースおよびゲートは電源電圧Ｖshupに接続され、ドレインはノードＶｍに接続される。
【００７０】
尚、トランジスタＭ４１のサイズは、トランジスタＭ１，Ｍ２よりも大きいトランジスタＭ３と同程度であること（Size：Ｍ１≒Ｍ２＞Ｍ３≒Ｍ４１）が望ましい。
【００７１】
＜クロック発生動作の際のノードＶｍの電圧変動＞  
第２の実施形態に係るクロック発生動作の際のノードＶｍの電圧変動は、図１１のように示される。  
上記のように、本例では、制限回路３５としてのトランジスタＭ４１が挿入されている。Ｍ４トランジスタが配置されるため、クロックＣＬＫ＝”Ｈ”レベル時においても、ノードＶｍの上限を制限（Limitter）することができる。
【００７２】
その結果、図１１中の破線で示すように、クロックＣＬＫの振幅によってノードＶｍが変動するが、上限の電圧レベルが電源電圧Ｖhsupよりしきい値分だけ高くなると、制限回路３５により、電源電圧Ｖhsupに電荷転送しノードＶｍの電圧レベルの上限を制御することができる。
【００７３】
＜作用効果＞  
第２の実施形態に係る半導体集積回路装置によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、本例によれば、下記（３）に係る効果が得られる。
【００７４】
（３）クロック発生動作時のノードＶｍの電圧の上限を制限できる。  
第２の実施形態に係るクロック発生部は、上限の制限回路３５を更に備える。このように、制限回路３５としてのトランジスタＭ４１が挿入されている。Ｍ４トランジスタが配置されるため、クロックＣＬＫ＝”Ｈ”レベル時においても、ノードＶｍの上限を制限（Limitter）することができる。
【００７５】
その結果、図１１中の破線で示すように、クロックＣＬＫの振幅によってノードＶｍが変動するが、上限の電圧レベルが電源電圧Ｖhsupよりしきい値分だけ高くなると、制限回路３５により、電源電圧Ｖhsupに電荷転送しノードＶｍの電圧レベルの上限を制御することができる点で有利である。
【００７６】
このように、上記第１の実施形態に加えて、本例の制限回路３５を更に備えることにより、ノードＶｍの振幅の上限および下限のいずれをも制御することが可能になる。
【００７７】
［第３の実施形態（インバータＭ１を確実にオフさせるオフ回路を更に備える一例）］  
次に、図１２を用い、第３の実施形態に係る半導体集積回路装置について説明する。第３の実施形態は、インバータ中のＰＭＯＳトランジスタＭ１を確実に非導通（オフ）させるオフ（ＯＦＦ）回路３６を更に更に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７８】
＜構成例＞  
図１２に示すように、第３の実施形態に係るクロック発生部は、オフ回路３６を更に備える点で、上記第１の実施形態と相違する。
【００７９】
オフ回路３６は、本例の場合、ＰＭＯＳトランジスタＭ５１により構成される。ＰＭＯＳトランジスタＭ５１のソースは電源電圧Ｖshupに接続され、ドレインはトランジスタＭ１のゲート（ノードＶｍ）に接続され、ゲートは、出力（Ｖout）に接続される。
【００８０】
＜クロック発生動作＞  
上記構成において、クロック発生動作のクロックＣＬＫ＝”Ｌ”レベル時においては、出力Ｖoutの電圧ＶhsupがトランジスタＭ５１のゲートに与えられるため、トランジスタＭ５１はオフ（ＯＦＦ）となる。この際、トランジスタＭ５１を介して、ノードＶｍに電荷は転送されない。
【００８１】
一方、ＣＬＫ＝”Ｈ”レベル時においては、出力Ｖoutの０ＶがトランジスタＭ５１のゲートに与えられるため、トランジスタＭ５１はオン（ＯＮ）し、トランジスタＭ５１を介してノードＶｍがＶhsupになるまで電荷が転送され、トランジスタＭ１が確実にオフ（ＯＦＦ）する。
【００８２】
このように、オフ回路３６中のトランジスタＭ５１は、ＣＬＫ＝”Ｌ”レベル時には作用しない一方、ＣＬＫ＝”Ｈ”レベル時にはトランジスタＭ１を確実にオフ（ＯＦＦ）させる役割を果たす。
【００８３】
尚、本例に係るクロック発生回路における、出力Ｖoutは、上記と同様である。
【００８４】
＜作用効果＞  
第３の実施形態に係る半導体集積回路装置によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。  
第３の実施形態に係る半導体集積回路装置のクロック発生部１９−１は、オフ回路３６を更に備える点で、上記第１の実施形態と相違する。
【００８５】
オフ回路３６中のトランジスタＭ５１は、ＣＬＫ＝”Ｌ”レベル時には作用しない一方、ＣＬＫ＝”Ｈ”レベル時にはトランジスタＭ１を確実にオフ（ＯＦＦ）させる役割を果たす。そのため、トランジスタＭ１を確実にオフ（ＯＦＦ）させることができ、動作の安定化に更に有利である。
【００８６】
［第４の実施形態（各回路の素子の導電型を変更した一例）］  
次に、図１３を用い、第４の実施形態に係る半導体集積回路装置について説明する。第３の実施形態は、上記各回路中のトランジスタ素子の導電型を変更（Ｐ型→Ｎ型）した一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００８７】
＜構成例＞  
図１３に示すように、上記各回路中のトランジスタ素子の導電型を変更し、ＮＭＯＳトランジスタに変更しても、上記と同様の特性が得られる。
【００８８】
図示するように、調整回路３３は、ＮＭＯＳトランジスタＮ３，Ｎ４により同様に構成される。
【００８９】
第１ダイオード回路Ｄ１は、ＮＭＯＳトランジスタＮ５，Ｎ６により同様に構成される。
【００９０】
第４の実施形態に係る半導体集積回路装置によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。このように、必要に応じて、本例のような構成を適用することが可能である。
【００９１】
［第５の実施形態（各回路の素子の導電型を変更した一例）］  
次に、図１４を用い、第５の実施形態に係る半導体集積回路装置について説明する。第３の実施形態は、上記各回路中のトランジスタ素子の導電型を変更（Ｐ型→Ｎ型）した一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９２】
＜構成例＞  
図１４に示すように、上記各回路中のトランジスタ素子の導電型を変更し、ＮＭＯＳトランジスタに変更しても、上記と同様の特性が得られる。
【００９３】
図示するように、制限回路３５は、ＮＭＯＳトランジスタＮ４１により同様に構成される。
【００９４】
第５の実施形態に係る半導体集積回路装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。このように、必要に応じて、本例のような構成を適用することが可能である。
【００９５】
［第６の実施形態（各回路の素子の導電型を変更した一例）］  
次に、図１５を用い、第５の実施形態に係る半導体集積回路装置について説明する。第３の実施形態は、上記各回路中のトランジスタ素子の導電型を変更（Ｐ型→Ｎ型）した一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９６】
＜構成例＞  
図１５に示すように、上記各回路中のトランジスタ素子の導電型を変更し、ＮＭＯＳトランジスタに変更しても、上記と同様の特性が得られる。
【００９７】
図示するように、オフ回路３６は、ＮＭＯＳトランジスタＮ５１により同様に構成される。
【００９８】
第５の実施形態に係る半導体集積回路装置によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。このように、必要に応じて、本例のような構成を適用することが可能である。
【００９９】
［比較例１］  
次に、図１６乃至図１７を用い、上記第１乃至第６の実施形態と比較するために、比較例１に係る半導体集積回路装置について説明する。
【０１００】
＜構成例＞  
比較例１に係るクロック発生回路の構成は、図１６のように示される。図示するように、比較例１に係るクロック発生回路は、基本電源（Ｖsup）から高い出力クロックＶoutを生成する方式である。
【０１０１】
比較例１に係るクロック発生回路は、Ｎ型トランジスタＮ１１，Ｎ１２、Ｐ型トランジスタＭ１１を備える。
【０１０２】
さらに、比較例１に係るクロック発生回路は、複数の入力クロックＣＬＫ１,ＣＬＫ１ｎ,ＣＬＫ２ｎを使用し、振幅の大きなＶoutを生成するように構成される。
【０１０３】
この構成では、ＣＬＫ1はＶsup（ここでは低いレベルの電源と仮定する）−０Ｖの間で振幅するクロック、ＣＬＫ２はＶsupを通すことが出来る電圧レベルを上限に持つ(ここでは２Ｖsupと仮定)、２Ｖsup−０Ｖの振幅をするクロックと仮定する。ＣＬＫ１ｎ,ＣＬＫ２ｎは、それぞれＣＬＫ１,ＣＬＫ２と逆位相かつ同振幅のクロックである。この様なクロックを準備することで、高い振幅のクロックＶoutを生み出すことが可能である。
【０１０４】
上記構成によれば、詳細動作として、ノード（node）Ｖｍのおける振幅は、以下の式（２）のように表される。
【０１０５】
Ｖｍ＝Ｖsup ＋（Ｖsup − ０Ｖ）    ・・・ 式（２)
式（２）に示すように、ノードＶｍの電圧レベルが、２Ｖsupになったと同じタイミングで、ＰＭＯＳＭ１１のゲート電圧レベルが下がるため、出力Ｖoutとして、２Ｖsupの電圧レベルが転送される。１／２Ｔ（Ｔはクロック周期）後には、PMOSＭ１１のゲート電圧レベルが２Ｖsupになるため、PMOSＭ１１がオフする。同タイミングで、出力Ｖoutから放出する（discharge）NMOSＮ１２が、オン（ON）状態になるため、出力Ｖoutとして、２Ｖsup ‐ ０Ｖの振幅をするクロックが出力される。
【０１０６】
このように、クロックＣＬＫ１, ＣＬＫ２,ＣＬＫ１ｎ, ＣＬＫ２ｎ, Ｖｍ及びＶoutの出力波形は、図１７のように示される。
【０１０７】
しかしながら、比較例１に係るクロック発生回路の構成である場合、複数種類（少なくとも２種類以上の）の入力クロックが必要となる。
【０１０８】
ここで、生成されるクロックは、以下の式（３）のように示される。
【０１０９】
Ｖout(Ｘ，Ｙ）＝（Ｖsup×ｎ，０)   ・・・ 式（３)
式（３）に示すように、高い電圧のクロックを生成するためにはｎ段分のキャパシタ（Cap）が必要である。
【０１１０】
このように、比較例１に係る構成では、面積が増大する点で不利である。
【０１１１】
［比較例２］  
次に、図１８を用い、上記実施形態と比較するために、比較例２に係る半導体集積回路装置について説明する。  
＜構成例＞  
比較例２に係るクロック発生回路の構成は、図１８のように示される。図示するように、比較例２に係るクロック発生回路は、高い電圧源（ここではＶhsupと称する）を別回路（図示せず）で生成したと仮定した場合の構成のレベルシフタ型のCLK generatorである。
【０１１２】
比較例２に係るクロック発生回路では、比較例１に比べ、準備する入力クロックの種類は少ない。一方、レベルシフタ（クロスカップ）構成のため、ＣＬＫ１(ＣＬＫ２)の振幅に対して、Ｖout１（Ｖout２)の応答速度が遅いこと点で不利である。  
この応答速度が遅いことを解消するためには、NMOSＮ２１，Ｎ２２およびPMOSＭ２１，Ｍ２２のサイズを調整し、ＣＬＫ１(ＣＬＫ２)に対してＶout１(Ｖout２)が、遅延の無い様に動作させる必要がある。
【０１１３】
しかしながら、この場合でも、電圧源Ｖhsupが高い電圧（例えば、１０Ｖ程度以上）になるほど、接地電源電圧ＧＮＤに引き抜かれる電流が増加し、消費電流が増大する点で不利である。これは、NMOSＮ２１,Ｎ２２が充電された電荷Ｑを引き抜く必要があるためである。
【０１１４】
このように、比較例１に係る構成では高い電圧を上限に持つクロックを生成するために面積が増大し、比較例２に係る構成では消費電流が増大する点で、上記実施形態に係る構成に比べて、不利である。
【０１１５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１６】
１９…電源電圧発生回路、１９−１…クロック発生部、１９−２…電源発生部、Ｄ１…第１ダイオード回路、３１…出力回路、３３…調整回路、Ｃ０…キャパシタ、Ｖhsup…第１電源電圧、ＧＮＤ…第２電源電圧、ＣＬＫ…入力クロック、Ｖout…出力。
【図１】
2012065285.tif 000003
【図２】
2012065285.tif 000004
【図３】
2012065285.tif 000005
【図４】
2012065285.tif 000006
【図５】
2012065285.tif 000007
【図６】
2012065285.tif 000008
【図７】
2012065285.tif 000009
【図８】
2012065285.tif 000010
【図９】
2012065285.tif 000011
【図１０】
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【図１１】
2012065285.tif 000013
【図１２】
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【図１３】
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【図１４】
2012065285.tif 000016
【図１５】
2012065285.tif 000017
【図１６】
2012065285.tif 000018
【図１７】
2012065285.tif 000019
【図１８】
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