(57)【要約】【課題】電圧比較器を用いることなく、電源遮断ブロックの電源復帰を検出する。【解決手段】電源遮断ブロック１に配置された信号遅延回路１１と、電源が常時供給される常時オンブロック９に配置された測定パターン生成回路１３、測定パターン検出回路１５及び遅延時間測定回路１７を備えている。遅延時間測定回路１７は、測定パターン生成回路１３から送信された測定パターンが信号遅延回路１１を介して測定パターン検出回路１５に到達するまでの遅延時間を測定する。電源遮断ブロック１の電源が遮断状態から投入状態に切り替えられた後、上記遅延時間が信号遅延回路１１の設計値に基づく所定の遅延量以内になったときに、電源遮断ブロック１の電源が復帰したと判断する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源の投入と遮断が切り替えられる電源遮断ブロックの電源が遮断状態から投入状態に切り替えられたときに電源遮断ブロックの電源が復帰したことを検出する電源復帰検出回路において、
前記電源遮断ブロックに配置された信号遅延回路と、
電源が常時供給される常時オンブロックに配置された測定パターン生成回路、測定パターン検出回路及び遅延時間測定回路を備え、
前記測定パターン生成回路は前記信号遅延回路に測定パターンを送信するものであり、
前記測定パターン検出回路は前記信号遅延回路からの前記測定パターンを検出するものであり、
前記遅延時間測定回路は、前記測定パターンが前記測定パターン生成回路から前記測定パターン検出回路に到達するまでの遅延時間を測定するものであって、前記電源遮断ブロックの電源が遮断状態から投入状態に切り替えられた後、前記遅延時間が前記信号遅延回路の設計値に基づく所定の遅延量以内になったときに、前記電源遮断ブロックの電源が復帰したと判断することを特徴とする電源復帰検出回路。
【請求項２】
前記電源遮断ブロック内の互いに異なる位置に配置された複数の前記信号遅延回路と、
複数の前記信号遅延回路ごとに設けられた複数の前記測定パターン検出回路を備え、
前記遅延時間測定回路は、複数の前記測定パターン検出回路の検出結果に基づいて求めた複数の前記遅延時間のすべてが前記所定の遅延量以内になったときに、前記電源遮断ブロックの電源が復帰したと判断する請求項１に記載の電源復帰検出回路。
【請求項３】
前記信号遅延回路は、前記電源遮断ブロック内で比較的電源復帰の遅い箇所に配置されている請求項１又は２に記載の電源復帰検出回路。
【請求項４】
前記常時オンブロックに配置されたクロックジェネレータと、前記クロックジェネレータからのクロック信号を分配するために前記電源遮断ブロックに配置されたクロックツリーバッファを備えた半導体集積回路に適用され、
前記測定パターン生成回路は前記クロックジェネレータ内に配置されており、
前記信号遅延回路は前記クロックツリーバッファによって実現され、
前記測定用パターン検出回路は前記クロックツリーバッファの出力信号を検出する請求項１から３のいずれか一項に記載の電源復帰検出回路。
【請求項５】
前記信号遅延回路と同一の遅延量をもつ比較用信号遅延回路を前記常時オンブロックにさらに備え、
前記測定パターン生成回路は前記比較用信号遅延回路にも前記測定パターンを送信し、
前記測定パターン検出回路及び前記遅延時間測定回路に替えて前記常時オンブロックに配置された測定パターン比較回路を備え、
前記測定パターン比較回路は、前記信号遅延回路からの測定パターンと前記比較用信号遅延回路からの測定パターンの遅延時間差を検出するものであって、前記電源遮断ブロックの電源が遮断状態から投入状態に切り替えられた後、前記遅延時間差が所定の遅延時間差以内になったときに、前記電源遮断ブロックの電源が復帰したと判断する請求項１から４のいずれか一項に記載の電源復帰検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源の投入と遮断が切り替えられる電源遮断ブロックの電源が遮断状態から投入状態に切り替えられたときに電源遮断ブロックの電源が復帰したことを検出する電源復帰検出回路に関するものである。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）の低消費電力化のため、ＬＳＩの電源を機能ブロックごとに分割し、動作不要な機能ブロックについては電流を遮断することによって、リーク電流を削減する機能をもつＬＳＩが開発されるようになってきた（例えば特許文献１を参照。）。
【０００３】
そのようなＬＳＩは、動作モードに応じて、各機能ブロックの電源遮断と電源投入を切り替える。ここでは電源遮断と電源投入が切り替えられる機能ブロックを電源遮断ブロックと称す。一旦遮断された電源遮断ブロックについて電源を復帰する際、電源配線とその他の配線との間に寄生容量があることから、電源復帰スタートから通常動作可能な電圧に達するまでにある程度の時間がかかる。その時間は一般的に数十マイクロ秒程度と言われている。
【０００４】
図１１は、電源遮断ブロックを備えた従来のＬＳＩを説明するための概略的な構成図である。
電源遮断時の動作モードに応じて、各ブロックの電源が予め分割されている。電源遮断と電源投入が切り替えられる電源遮断ブロック１ごとに電源スイッチ３が設けられている。電源スイッチ３のイネーブルを制御するための機能ブロックである電源コントローラ５が設けられている。電源コントローラ５は電源の遮断がされない常時オンブロック９に配置されている。電源コントローラ５から電源スイッチ３のイネーブルに信号が伝達し、電源遮断ブロック１の電源投入時には、電源スイッチ３のトランジスタがオンとなった後、グローバル電源７から電源スイッチ３を介して電源遮断ブロック１に電荷が供給され、ある程度の時間が経過した後、電源遮断ブロック１内の電源は安定する。
【０００５】
ここで問題となるのは、電源遮断ブロックについて、電源投入から実際に動作可能となるまでの時間予測が困難なことである。これは、電源遮断された電源遮断ブロックの周辺回路の動作状況や、温度及び電圧などの動作条件、製造プロセス条件などによって、消費電力や配線負荷容量が異なり、さらに製造時にばらつきが存在することが理由である。
【０００６】
一般的には、電源遮断ブロックへの電源投入後、十分な時間をおいて動作可能と判断して、それ以降の復帰動作を開始する。そのため、電源遮断ブロックについて電源遮断と電源復帰の動作を繰り返す場合、実際に必要な電源復帰時間以外の待機時間が多くなるため、回路全体の動作の効率を落とすことが問題となっていた。また、回路全体の動作の効率を向上させるために、電源遮断ブロックへの電源投入後の時間的マージンを少なく設定すると、チップばらつきや動作条件に起因して誤動作が発生する場合があった。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記問題を克服するため、電圧比較器を搭載し、電源遮断ブロックの電圧と基準電圧と比較することで電源復帰したか否かを判断する技術がある。
この技術では、基準電圧源と測定対象となるリファレンス電源を電圧比較器まで配線することが必要である。また、電圧比較器そのものは常時オンブロックに配置する必要がある。ＬＳＩ内の電源配線には抵抗成分が存在するため、トランジスタの消費電力が大きくなるほど電圧降下が発生する。そのため、電圧降下は電源遮断ブロックの中心付近で最も大きくなる。電源遮断ブロックの中心付近の電位を引き出して電圧比較を行なうには、電圧比較器までの物理的な距離が長くなる。被測定電圧は連続的に変化するので、電源遮断ブロックの中心付近から電圧比較器まで導かれた配線にリピーターセルを配置できず、その配線長さが長くなってしまう。長い配線は周辺からのノイズに弱いので、測定結果にばらつきが生じるという問題があった。
【０００８】
また、ＬＳＩに配置される多数のトランジスタは、ＬＳＩ内で均一に配置されているわけではなく、信号伝達タイミングや配線混雑の余裕度などを考慮して、必要な箇所に偏って配置される。さらに、トランジスタの活性化率も一律ではなく、ＬＳＩ内の電源配線に電流が均等に流れることは少ない。そのため、電圧降下もＬＳＩ内の領域で偏ることが一般的であり、電源遮断ブロック内のどの箇所の電源を測定対象とするかの判断が困難である。それに対応するために多数の測定箇所を設けると、上述のような長い配線が多数必要になってしまうという問題もあった。
【０００９】
本発明は、電圧比較器を用いることなく、電源遮断ブロックの電源復帰を検出できる電源復帰検出回路を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明にかかる電源復帰検出回路は、電源の投入と遮断が切り替えられる電源遮断ブロックの電源が遮断状態から投入状態に切り替えられたときに電源遮断ブロックの電源が復帰したことを検出するものである。本発明の電源復帰検出回路は、上記電源遮断ブロックに配置された信号遅延回路と、電源が常時供給される常時オンブロックに配置された測定パターン生成回路、測定パターン検出回路及び遅延時間測定回路を備えている。上記測定パターン生成回路は上記信号遅延回路に測定パターンを送信するものである。上記測定パターン検出回路は上記信号遅延回路からの上記測定パターンを検出するものである。上記遅延時間測定回路は、上記測定パターンが上記測定パターン生成回路から上記測定パターン検出回路に到達するまでの遅延時間を測定するものであって、上記電源遮断ブロックの電源が遮断状態から投入状態に切り替えられた後、上記遅延時間が上記信号遅延回路の設計値に基づく所定の遅延量以内になったときに、上記電源遮断ブロックの電源が復帰したと判断する。
【００１１】
本発明の電源復帰検出回路において、上記電源遮断ブロック内の互いに異なる位置に配置された複数の上記信号遅延回路と、複数の上記信号遅延回路ごとに設けられた複数の上記測定パターン検出回路を備えているようにしてもよい。この態様において、上記遅延時間測定回路は、複数の上記測定パターン検出回路の検出結果に基づいて求めた複数の上記遅延時間のすべてが上記所定の遅延量以内になったときに、上記電源遮断ブロックの電源が復帰したと判断する。
【００１２】
また、本発明の電源復帰検出回路において、上記信号遅延回路は、上記電源遮断ブロック内で比較的電源復帰の遅い箇所に配置されている例を挙げることができる。ただし、信号遅延回路が配置される位置は、上記比較的電源復帰の遅い箇所に限定されない。
【００１３】
また、本発明の電源復帰検出回路は、例えば、上記常時オンブロックに配置されたクロックジェネレータと、上記クロックジェネレータからのクロック信号を分配するために上記電源遮断ブロックに配置されたクロックツリーバッファを備えた半導体集積回路に適用できる。この態様において、上記測定パターン生成回路は上記クロックジェネレータ内に配置される。上記信号遅延回路は上記クロックツリーバッファによって実現される。上記測定用パターン検出回路は上記クロックツリーバッファの出力信号を検出する。なお、本発明の電源復帰検出回路が適用される半導体集積回路は上記クロックジェネレータ及び上記クロックツリーバッファを備えたものに限定されない。
【００１４】
また、本発明の電源復帰検出回路において、上記信号遅延回路と同一の遅延量をもつ比較用信号遅延回路を上記常時オンブロックにさらに備え、上記測定パターン生成回路は上記比較用信号遅延回路にも上記測定パターンを送信し、上記測定パターン検出回路及び上記遅延時間測定回路に替えて上記常時オンブロックに配置された測定パターン比較回路を備えているようにしてもよい。この態様において、上記測定パターン比較回路は、上記信号遅延回路からの測定パターンと上記比較用信号遅延回路からの測定パターンの遅延時間差を検出するものであって、上記電源遮断ブロックの電源が遮断状態から投入状態に切り替えられた後、上記遅延時間差が所定の遅延時間差以内になったときに、上記電源遮断ブロックの電源が復帰したと判断する。
ここで、比較用信号遅延回路は、常時オンブロックに配置されているので、電源遮断ブロックの電源状態に影響されない。
【発明の効果】
【００１５】
本発明の電源復帰検出回路は、電源遮断ブロックに信号遅延回路を配置し、遅延時間測定回路によって測定パターン生成回路から信号遅延回路に送信された測定パターンが測定パターン検出回路に到達するまでの遅延時間を遅延時間測定回路によって測定し、電源遮断ブロックの電源が遮断状態から投入状態に切り替えられた後、上記遅延時間が信号遅延回路の設計値に基づく所定の遅延量以内になったときに、電源遮断ブロックの電源が復帰したと判断するようにしたので、電圧比較器を用いることなく、電源遮断ブロックの電源復帰を検出できる。
さらに、測定パターン生成回路と測定パターン検出回路の間の配線には信号遅延回路が設けられており、当該配線は信号遅延回路によって分割されるので、電源遮断ブロック内に長い配線を配置する必要はない。本発明の電源復帰検出回路は、特別な長い配線を用いないので、ノイズに強く、電源遮断ブロックの電源復帰を信頼性高く検出することができる。
【００１６】
また、電圧比較器を用いた電源復帰検出回路を形成する場合には、通常のＬＳＩの開発で参照されるセルライブラリ内には電圧比較器は用意されていないので、チップレイアウトの際に、電圧比較器を配置するには他の標準的なセルとは別な手順が必要となる場合があった。
これに対し、本発明の電源復帰検出回路を構成する各回路は、特別なセルを使うことなく、標準で準備されるセルを用いて手順をそれほど増やすことなく形成できる。
【００１７】
本発明の電源復帰検出回路において、電源遮断ブロック内の互いに異なる位置に配置された複数の号遅延回路と、複数の信号遅延回路ごとに設けられた複数の測定パターン検出回路を備え、遅延時間測定回路は、複数の測定パターン検出回路の検出結果に基づいて求めた複数の遅延時間のすべてが所定の遅延量以内になったときに、電源遮断ブロックの電源が復帰したと判断するようにすれば、電源遮断ブロック内の複数の箇所を選択的に測定することができ、電源遮断ブロックの全体が電源復帰したかどうかを検出できるので、電源遮断ブロックの電源復帰をより信頼性高く検出することができる。
【００１８】
また、本発明の電源復帰検出回路において、信号遅延回路は、電源遮断ブロック内で比較的電源復帰の遅い箇所に配置されているようにしても、電源遮断ブロックの電源復帰をより信頼性高く検出することができる。
【００１９】
また、本発明の電源復帰検出回路を、常時オンブロックに配置されたクロックジェネレータと、電源遮断ブロックに配置されたクロックツリーバッファを備えた半導体集積回路に適用する場合、測定パターン生成回路はクロックジェネレータ内に配置され、信号遅延回路はクロックツリーバッファによって実現され、測定用パターン検出回路はクロックツリーバッファの出力信号を検出するようにすれば、信号遅延回路を別途設ける必要がなくなり、オーバーヘッドを少なくして、電源遮断ブロックの電源復帰を検出することができる。
【００２０】
また、本発明の電源復帰検出回路において、信号遅延回路と同一の遅延量をもつ比較用信号遅延回路を常時オンブロックにさらに備え、測定パターン生成回路は比較用信号遅延回路にも測定パターンを送信し、測定パターン検出回路及び遅延時間測定回路に替えて常時オンブロックに配置された測定パターン比較回路を備えているようにし、測定パターン比較回路は、信号遅延回路からの測定パターンと比較用信号遅延回路からの測定パターンの遅延時間差を検出して、電源遮断ブロックの電源が遮断状態から投入状態に切り替えられた後、遅延時間差が所定の遅延時間差以内になったときに、電源遮断ブロックの電源が復帰したと判断するようにすれば、測定パターン検出回路及び遅延時間測定回路を設けることなく測定パターン比較回路だけで測定用パターンの検出が可能となり、回路のオーバーヘッドを少なくして、電源遮断ブロックの電源復帰を検出することができる。
【図面の簡単な説明】
【００２１】
【図１】一実施例を説明するための概略的な構成図である。
【図２】図１に示した実施例で、電源遮断ブロックについて電源遮断された状態から電源復帰する際の制御手順を説明するためのフローチャートである。
【図３】図１の実施例における、電源復帰直後からの電源遮断ブロックの電圧変化と、測定パターン生成回路出力の波形、及び測定パターン検出回路入力の波形を説明するための図である。
【図４】他の実施例を説明するための概略的な構成図である。
【図５】図４の実施例における、電源復帰直後からの電源遮断ブロックの電圧変化と、測定パターン生成回路出力の波形、及び測定パターン検出回路入力の波形を説明するための図である。
【図６】さらに他の実施例を説明するための概略的な構成図である。
【図７】図６に示した実施例で、電源遮断ブロックについて電源遮断された状態から電源復帰する際の制御手順を説明するためのフローチャートである。
【図８】さらに他の実施例を説明するための概略的な構成図である。
【図９】図８の実施例における、電源復帰直後からの電源遮断ブロックの電圧変化と、測定パターン生成回路出力の波形、信号遅延回路出力の波形、比較用信号遅延回路出力の波形、及び比較結果の波形を説明するための図である。
【図１０】さらに他の実施例を説明するための概略的な構成図である。
【図１１】電源遮断ブロックを備えた従来のＬＳＩを説明するための概略的な構成図である。
【発明を実施するための形態】
【００２２】
（実施例１）
図１は、一実施例を説明するための概略的な構成図である。
電源遮断と電源投入が切り替えられる電源遮断ブロック１に電源スイッチ３が接続されている。電源スイッチ３は、パワースイッチセルと呼ばれ、駆動力の小さなトランジスタの集合体によって構成されている。電源スイッチ３の形状によって、電源遮断ブロック１内に列で配置されるカラム型パワースイッチと、電源遮断ブロック１の周辺を取り囲むように配置されるリング型パワースイッチがあるが、本明細書はリング型パワースイッチを備えたものについて述べる。なお、本発明における効果は、カラム型パワースイッチを使用する場合でも変わるものではない。
【００２３】
電源スイッチ３はイネーブル端子をもち、イネーブル端子を制御することで電源スイッチ３内のトランジスタをオンとオフに切り替えることができる。ここで、電源スイッチ３のイネーブルを制御するための機能ブロックを電源コントローラ５と呼ぶ。電源コントローラ５は電源の遮断がされない常時オンブロック（ＬＳＩ ＴＯＰ）９に配置されている。電源コントローラ５から電源スイッチ３のイネーブルに信号が伝達し、電源遮断ブロック１の電源投入時には、電源スイッチ３のトランジスタがオンとなった後、グローバル電源７から電源スイッチ３を介して電源遮断ブロック１に電荷が供給され、ある程度の時間が経過した後、電源遮断ブロック１内の電源は安定する。
【００２４】
電源遮断ブロック１内に、複数のディレイセル（バッファセル）が直列に接続されてなる信号遅延回路１１が設けられている。信号遅延回路１１は電源遮断ブロック１に供給される電源によって動作する。信号遅延回路１１を構成するディレイセルの数については、１つでも多数でも構わない。ただし、正常動作の範囲内でどの程度遅延するかを求めることが可能なように、極端に信号がなまらないように適切にバッファを追加することなど、通常の設計基準を満たすように接続する。配置配線の手法については問わない。
【００２５】
信号遅延回路１１の入力側に測定パターン生成回路１３が接続されている。信号遅延回路１１の出力側に測定パターン検出回路１５が接続されている。測定パターン検出回路１５に遅延時間測定回路１７が接続されている。測定パターン生成回路１３は信号遅延回路１１に測定パターンを送信するものである。測定パターン検出回路１５は信号遅延回路１１からの測定パターンを検出するものである。遅延時間測定回路１７は、測定パターンが測定パターン生成回路１３から測定パターン検出回路１５に到達するまでの遅延時間を測定するものである。
測定パターン生成回路１３から送信される測定パターンは、例えばトグル波形など、測定パターン検出が終了するまで継続的に送信できるパターンとする。
【００２６】
図２は、図１に示した実施例で、電源遮断ブロック１について電源遮断された状態から電源復帰する際の制御手順を説明するためのフローチャートである。
【００２７】
ステップＳ１：電源遮断ブロック１の電源を復帰させるための電源復帰信号が電源コントローラ５に入力されたかどうかを判定する。電源コントローラ５に電源復帰信号入力されたとき（Ｙｅｓ）、ステップＳ２に進む。
【００２８】
ステップＳ２：電源コントローラ５は、測定パターン生成回路１３に測定パターン生成スタート信号を送信し、さらに測定パターン検出回路１５に測定パターン検出スタート信号を送信する。測定パターン生成回路１３は測定パターン生成スタート信号を受信した後、測定パターンを生成する。測定パターン検出回路１５は測定パターン検出を開始する。
【００２９】
ステップＳ３：電源コントローラ５は、電源スイッチ３へのイネーブル信号をアクティブにする。ここで、電源コントローラ５による、電源スイッチ３へのイネーブル信号をアクティブにする時期と、測定パターン生成回路１３及び測定パターン検出回路１５へスタート信号を送信する時期は同時でもよい。
【００３０】
ステップＳ４：測定パターン生成回路１３から送信されるパターンは予め決めてられており、測定パターン検出回路１５は、その測定パターンが入力された場合に測定パターン検出したと判定する。遅延時間測定回路１７は、測定パターンが測定パターン生成回路１３から測定パターン検出回路１５に到達するまでの遅延時間を測定する。
【００３１】
図３は、図１の実施例における、電源復帰直後からの電源遮断ブロック１の電圧変化と、測定パターン生成回路出力の波形、及び測定パターン検出回路入力の波形を説明するための図である。
電源遮断ブロック１の電源復帰直後は、電源遮断ブロック１の電圧が十分に高くなっておらず、トランジスタの動作範囲外である（トランジスタ動作ＮＧ期間）。このため、信号遅延回路１１は動作せず、測定パターン検出回路までパターンが到達しない。
【００３２】
その後、トランジスタが動作する電圧に到達すると、信号遅延回路１１が動作して測定パターンが測定パターン検出回路１５に到達するが、信号遅延回路１１が十分に動作電圧を得られないうちは、設計値よりも大きな遅延時間をもって測定パターンが測定パターン検出回路１５に到達する（遅延量大期間）。
【００３３】
やがて、電源遮断ブロック１に供給される電圧が安定し、信号遅延回路１１が十分な動作電圧を得ると、信号遅延回路１１の遅延時間設計値内で、測定パターン検出回路１５によって測定パターンが検出される（安定期間）。
【００３４】
遅延時間測定回路１７は、電源遮断ブロック１の電源が遮断状態から投入状態に切り替えられた後、上記遅延時間が信号遅延回路１１の設計値に基づく所定の遅延量以内になったときに、電源遮断ブロック１１の電源が復帰したと判断する。これにより、電源遮断ブロック１の電圧値が既定の電圧に到達したことを判定することが可能となる。
【００３５】
図２に戻ってフローチャートの説明を続ける。
ステップＳ５：ステップＳ４で電源遮断ブロック１の電源が復帰したと判定したとき（Ｙｅｓ）、遅延時間測定回路１７は、電源コントローラ５を介して、又は直接、測定パターン生成回路１３に測定パターン送信を停止させる信号を送る。
【００３６】
ステップＳ６：電源遮断ブロック１の電源が復帰した後は、電源遮断ブロック１の通常動作が可能となるので、電源遮断ブロック１のリセットやパラメータ設定など、電圧復帰シーケンスの所定の手続きを行なう。
その後、電源遮断ブロック１の電源オン状態が継続される。
【００３７】
このように、本発明の電源復帰検出回路は、電圧比較器を用いることなく、電源遮断ブロック１の電源復帰を検出できる。
さらに、測定パターン生成回路１３と測定パターン検出回路１５の間の配線は信号遅延回路１３によって分割されており、電源遮断ブロック１内に長い配線を配置する必要はないので、本発明の電源復帰検出回路は、ノイズに強く、電源遮断ブロック１の電源復帰を信頼性高く検出することができる。
さらに、本発明の電源復帰検出回路を構成する各回路は、特別なセルを使うことなく、標準で準備されるセルを用いて手順をそれほど増やすことなく形成できる。
【００３８】
ところで、電源配線にはＲＣ成分（抵抗成分や寄生容量）が存在するため、電源遮断ブロック１の電源投入時に電源遮断ブロック１内に電圧分布が発生する。電源遮断ブロック１を正常動作させるためには、電源遮断ブロック１内の電圧がすべて既定の電圧内に収まり、なおかつ安定している必要がある。これを利用して、例えば電源遮断ブロック１内で電源復帰の遅い個所に信号遅延回路１１を設けることで、電源遮断ブロック１全体の電源復帰を判定して、電源遮断ブロック１の電源復帰をより信頼性高く検出することができる。
【００３９】
（実施例２）
図４は、他の実施例を説明するための概略的な構成図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例では、電源遮断ブロック１内に複数の信号遅延回路１１が配置されている。複数の信号遅延回路１１は電源遮断ブロック１内の互いに異なる位置に配置されている。各信号遅延回路１１には測定パターン生成回路１３からそれぞれ測定パターンが入力される。ここでは測定パターン生成回路１３は１つであるが、信号遅延回路１１ごとに測定パターン生成回路が設けられてもよい。
【００４０】
複数の信号遅延回路１１ごとに測定パターン検出回路１５が設けられている。遅延時間測定回路１７は、測定パターン検出回路１５ごとに、測定パターンが測定パターン生成回路１３から測定パターン検出回路１５に到達するまでの遅延時間を測定する。
【００４１】
図５は、図４の実施例における、電源復帰直後からの電源遮断ブロック１の電圧変化と、測定パターン生成回路出力の波形、及び測定パターン検出回路入力の波形を説明するための図である。
電源コントローラ５から測定パターン生成回路１３及び測定パターン検出回路１５にスタート信号が送信されると、測定パターン生成回路１３から複数の信号遅延回路１１に測定パターンが送信される。
【００４２】
各信号遅延回路１１の配置位置で、トランジスタ動作ＮＧ期間が経過すると、測定パターンが信号遅延回路１１からその信号遅延回路１１に対応する測定パターン検出回路１５に入力される。遅延量大期間では、電源遮断ブロック１で電圧が低い箇所を通過する測定パターン信号ほど遅延量が大きくなる。
【００４３】
やがて、電源遮断ブロック１内の電源が安定する（安定期間）と、すべての測定パターンの信号遅延量が信号遅延回路１１の設計値に基づく所定の遅延量以内になる。遅延時間測定回路１７はその状態になったことを確認したとき、電源遮断ブロック１の電源が復帰したと判断する。
【００４４】
この実施例は、電源遮断ブロック１内の複数の箇所を選択的に測定することができ、電源遮断ブロック１の全体が電源復帰したかどうかを検出できるので、電源遮断ブロック１の電源復帰をより信頼性高く検出することができる。
【００４５】
なお、この実施例で、遅延時間測定回路１７は、複数の信号遅延回路１１のうち、予め選択しておいた信号遅延回路１１からの測定パターンの上記遅延量が所定の遅延量以内になったときに、電源遮断ブロック１の電源が復帰したと判断するようにしてもよい。この場合、予め選択される信号遅延回路１１は、電源遮断ブロック１１内で比較的電源復帰の遅い箇所に配置されていることが好ましい。なお、予め選択される信号遅延回路１１は１つでもよいし、複数個でもよい。
【００４６】
（実施例３）
上記実施例で示した信号遅延回路は、回路追加が多少なりとも必要となる。この実施例ではそれを抑える手法について述べる。
図６は、さらに他の実施例を説明するための概略的な構成図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【００４７】
同期式レジスタベースのＬＳＩでは、ＬＳＩ内のフリップフロップ（ＦＦ）１９のクロックを共通化してできるだけスキューを小さくし、レジスタ間の信号遅延量を１サイクル分のクロック周期に抑えることで、所望の機能を実現する同期設計手法が多く用いられている。この設計手法ではクロックのファンアウトが非常に大きくなるため、１つのトランジスタでは駆動することができなかったり、遅延時間が大きくなったりするので、バッファを適当に挿入して、全体としての遅延時間を抑えるとともに、スキューも小さくしている。これらのバッファ構成はクロックツリーバッファ２１と呼ばれている。
【００４８】
この実施例は、クロックツリーバッファ２１を信号遅延回路としても使用し、クロックツリーバッファ２１の起点となるクロックジェネレータ２３内にパターン生成回路を設けた例である。
パターン生成回路１３は、上記実施例で説明した回路と同じでよい。電源遮断ブロック１内のクロックは電源ブロック１外のクロックと論理的に分割する。電源遮断ブロック１の電源復帰時に測定パターンを選択的にクロックツリーバッファ２１に送信できるように、クロックジェネレータ２３内にセレクタ等の選択回路２５を設け、電源遮断ブロック１の電源復帰中にアクティブとなる信号を電源コントローラ５から接続する。さらにクロックツリーバッファ２１の出力信号を測定パターン検出回路１５に接続する。
【００４９】
図７は、図６に示した実施例で、電源遮断ブロック１について電源遮断された状態から電源復帰する際の制御手順を説明するためのフローチャートである。
【００５０】
ステップＳ１１：図２を参照して説明した上記ステップＳ１と同様に、電源復帰信号が電源コントローラ５に入力されたかどうかを判定する。電源コントローラ５に電源復帰信号入力されたとき（Ｙｅｓ）、ステップＳ１２に進む。
ステップＳ１２：電源コントローラ５は、クロックジェネレータ２３内に設けられた選択回路２５で測定パターンを出力するように選択する。
ステップＳ１３：図２を参照して説明した上記ステップＳ２と同様に、電源コントローラ５は、測定パターン生成回路１３及び測定パターン検出回路１５にスタート信号を送信する。
ステップＳ１４：図２を参照して説明した上記ステップＳ３と同様に、電源コントローラ５は、電源スイッチ３へのイネーブル信号をアクティブにする。
【００５１】
ステップＳ１５：図２を参照して説明した上記ステップＳ４と同様に、遅延時間測定回路１７は、電源遮断ブロック１の電源が遮断状態から投入状態に切り替えられた後、上記遅延時間が信号遅延回路１１の設計値に基づく所定の遅延量以内になったときに、電源遮断ブロック１１の電源が復帰したかどうかを判定する。
ステップＳ１６：ステップＳ１５で電源遮断ブロック１の電源が復帰したと判定したとき（Ｙｅｓ）、遅延時間測定回路１７は、電源コントローラ５を介して、又は直接、測定パターン生成回路１３に測定パターン送信を停止させる信号を送る。
【００５２】
ステップＳ１７：クロックジェネレータ２３内に設けられた選択回路２５で、電源遮断ブロック１を動作させるための通常クロック出力に切り替える。これにより、電源遮断ブロック１の電源復帰後の通常動作が可能となる。
ステップＳ１８：電源遮断ブロック１の電源が復帰し、電源遮断ブロック１に通常クロック信号が入力された後は、電源遮断ブロック１の通常動作が可能となるので、電源遮断ブロック１のリセットやパラメータ設定など、電圧復帰シーケンスの所定の手続きを行なう。
その後、電源遮断ブロック１の電源オン状態が継続される。
【００５３】
この実施例は、測定パターン生成回路１３はクロックジェネレータ２３内に配置され、信号遅延回路はクロックツリーバッファ２１によって実現されるので、電源復帰検出回路を形成するために追加する回路が図１に示した実施例及び図４に示した実施例に比べて少なくなる。
【００５４】
（実施例４）
図８は、さらに他の実施例を説明するための概略的な構成図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例では、信号遅延回路１１と同一の遅延量をもつ比較用信号遅延回路２７が常時オンブロック９にさらに備えられている。測定パターン生成回路１３は、信号遅延回路１１に送信する測定パターンと同じ測定パターンを比較用信号遅延回路２７にも送信する。
【００５５】
この実施例は、図１に示した実施例と比較して、測定パターン検出回路１５及び遅延時間測定回路１７に替えて測定パターン比較回路２９を備えている。測定パターン比較回路２９は常時オンブロック９に配置されている。
【００５６】
測定パターン比較回路２９は、信号遅延回路１１からの測定パターンと比較用信号遅延回路２７からの測定パターンの遅延時間差を検出する。測定パターン比較回路２９は、電源遮断ブロック１の電源が遮断状態から投入状態に切り替えられた後、上記遅延時間差が所定の遅延時間差以内になったときに、電源遮断ブロック１の電源が復帰したと判断する。
【００５７】
図９は、図８の実施例における、電源復帰直後からの電源遮断ブロック１の電圧変化と、測定パターン生成回路出力の波形、信号遅延回路出力の波形、比較用信号遅延回路出力の波形、及び比較結果の波形を説明するための図である。
【００５８】
電源遮断ブロック１の電源投入初期（トランジスタ動作ＮＧ期間）は電源遮断ブロック１内の信号遅延回路１１の出力はＬレベル又はＨレベルに固定されているので、測定パターン比較回路２９による比較結果は一致しない。
【００５９】
次の段階（遅延大期間）では、信号遅延回路１１が動作して測定パターンが測定パターン検出回路１５に到達するが、信号遅延回路１１が十分に動作電圧を得られないうちは、遅延時間設計値よりも大きな遅延時間をもって信号遅延回路１１から測定パターンが測定パターン比較回路２９に到達する。これに対し、常時オンブロック９に配置された比較用信号遅延回路２７からの測定パターンは設計値の遅延時間をもって測定パターン比較回路２９に到達する。したがって、測定パターン比較回路２９による比較結果は不一致となる。
【００６０】
やがて、電源遮断ブロック１に供給される電圧が安定し、信号遅延回路１１が十分な動作電圧を得ると（安定期間）、信号遅延回路１１の遅延時間設計値内で、信号遅延回路１１から測定パターンが、測定パターン比較回路２９に到達する。安定期間では、遅延差は微小となる。なお、この遅延差については、パルス除去回路により除去することが可能である。
これにより、電源遮断ブロック１の電源復帰検出が可能となる。
【００６１】
（実施例５）
ここまではＬＳＩ内部の電源遮断ブロック１の電源復帰に対する課題解決手段を述べた。同じような手段はプリント配線基板上に配置された電源遮断ＬＳＩや、システム上の電源遮断プリント配線基板に対しても活用できる。
【００６２】
図１０は、さらに他の実施例を説明するための概略的な構成図である。
プリント配線基板３１に、電源遮断と電源投入が切り替えられる電源遮断ＩＣ（電源遮断ブロック）３３と電源ＩＣ３５が搭載されている。電源遮断ＩＣ３３には、所望の機能ブロック（図示は省略）と信号遅延回路３３ａが形成されている。
プリント配線基板３１に、電源コントローラ回路３７、測定パターン生成回路３９、測定パターン検出回路４１、及び遅延時間測定回路４３が形成されている。
【００６３】
この実施例と図１に示した実施例を比較すると、電源遮断ＩＣ３３は電源遮断ブロック１に相当し、信号遅延回路３３ａは信号遅延回路１１に相当し、電源ＩＣ３５は電源スイッチ３に相当し、電源コントローラ回路３７は電源コントローラ５に相当し、測定パターン生成回路３９は測定パターン生成回路１３に相当し、測定パターン検出回路４１は測定パターン検出回路１５に相当し、遅延時間測定回路４３は遅延時間測定回路１７に相当する。
【００６４】
この実施例では、プリント配線基板３１に搭載された電源ＩＣ３５でグローバル電源と遮断電源が生成されるものとして記述しているが、プリント配線基板３１外から電源供給される場合でも同じ効果が期待される。
このように、本発明の電源復帰検出回路を構成する各回路やブロックは、１つのＩＣに形成されてもよいし、複数のＩＣに分けて、又はプリント配線基板上に形成されていてもよい。
【００６５】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例では、電源遮断ブロックの電源を投入状態と遮断状態で切り替える電源スイッチは、電源遮断ブロックに対してグローバル電源側に配置されているが、本発明は、電源スイッチを電源遮断ブロックに対して接地電位（ＧＮＤ）側に配置した場合でも、同じ効果を得ることが可能である。
【産業上の利用可能性】
【００６６】
本発明は、電源の投入と遮断が切り替えられる電源遮断ブロックを備えた電気回路や電子回路に適用できる。
【符号の説明】
【００６７】
１  電源遮断ブロック
９  常時オンブロック
１１  信号遅延回路
１３  測定パターン生成回路
１５  測定パターン検出回路
１７  遅延時間測定回路
２１  クリックツリーバッファ
２３  クロックジェネレータ
１７  比較用信号遅延回路
２９  測定パターン比較回路
【先行技術文献】
【特許文献】
【００６８】
【特許文献１】特許第３１７７９６５号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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