(57)【要約】      （修正有）【課題】小型化と高いアイソレーションを実現可能な半導体装置を提供する。【解決手段】装置本体２は、半導体素子搭載部３と、第１の導電体４及び第２の導電体５を有する。第１の導電体４及び第２の導電体５は、半導体素子搭載部３の周囲に互いに近接して設けられている。半導体素子は、半導体素子搭載部に配設される。半導体素子は、第１のスルースイッチＦＥＴ１と、第１のシャントスイッチＦＥＴ１と、第２のスルースイッチＦＥＴ２と、第２のシャントスイッチＦＥＴ２と、を有する。第１のスルースイッチＦＥＴ１は、共通端子ＡＮＴと第１の高周波端子ＲＦ１との間に接続される。第１のシャントスイッチＦＥＴ１は、第１の高周波端子ＲＦ１に接続される。第２のスルースイッチＦＥＴ２は、共通端子ＡＮＴと第２の高周波端子ＲＦ２との間に接続される。第２のシャントスイッチＦＥＴ２は、一端が第２の高周波端子ＲＦ２に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子搭載部と、前記半導体素子搭載部の周囲に互いに近接して設けられた第１の導電体及び第２の導電体と、を有する装置本体と、
前記半導体素子搭載部に配設された半導体素子と、
を備え、
前記半導体素子は、
共通端子と第１の高周波端子との間に接続され、前記第１の導電体を介して第１の高周波電流が流れる第１のスルースイッチ素子と、
前記第１の高周波端子に接続された第１のシャントスイッチ素子と、
前記共通端子と第２の高周波端子との間に接続された第２のスルースイッチ素子と、
一端が前記第２の高周波端子に接続され、他端から前記第１の高周波電流により前記第２の導電体に誘起される誘導電流が流れる第２のシャントスイッチ素子と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１の導電体と前記第２の導電体とは、互いに平行に配設された部分を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記装置本体は、前記第１の導電体及び前記第２の導電体と近接して配設され、前記第２の高周波端子を介して第２の高周波電流が流れる第３の導電体をさらに有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第３の導電体は、前記第１の導電体及び前記第２の導電体と、平行に配設されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１のシャントスイッチ素子は、前記第２の高周波電流により誘起される誘導電流を前記第２の導電体に流すことを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
携帯電話機の高周波回路部においては、送信回路および受信回路が高周波信号用スイッチ回路を介して共通のアンテナに選択的に接続されるようになっている。
高周波スイッチ回路における重要な特性指標の１つにアイソレーションがある。アイソレーションを向上させるためには、高周波スイッチ回路におけるシャントスイッチ素子のサイズを大きくすることにより、シャントスイッチ素子がオンしている時の抵抗を下げる必要がある。しかし、一般に、レイアウト効率の観点から、シャントスイッチ素子はパッド間領域を利用してレイアウトされるため、あまり大きなサイズにすることは出来ない。
【０００３】
近年、高周波スイッチの小型化が強く求められており、そのため、パッド間隔を狭くする必要がある。そのため、シャントスイッチ素子のサイズは小さくせざるを得ない。また、パッド間隔を狭くすると、実装基板上でのＲＦライン間の電磁結合によるアイソレーション劣化も懸念される。
このように、高周波スイッチＩＣの小型化と高いアイソレーションの両立は困難であった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−８１２５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、小型化と高いアイソレーションを実現可能な半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、装置本体と、半導体素子とを備えた半導体装置が提供される。装置本体は、半導体素子搭載部と、第１の導電体及び第２の導電体を有する。前記第１の導電体及び第２の導電体は、前記半導体素子搭載部の周囲に互いに近接して設けられている。前記半導体素子は、前記半導体素子搭載部に配設される。前記半導体素子は、第１のスルースイッチ素子と、第１のシャントスイッチ素子と、第２のスルースイッチ素子と、第２のシャントスイッチ素子と、を有する。前記第１のスルースイッチ素子は、共通端子と第１の高周波端子との間に接続され、前記第１の導電体を介して第１の高周波電流が流れる。第１のシャントスイッチ素子は、前記第１の高周波端子に接続される。第２のスルースイッチ素子は、前記共通端子と第２の高周波端子との間に接続される。第２のシャントスイッチ素子は、一端が前記第２の高周波端子に接続され、他端から前記第１の高周波電流により前記第２の導電体に誘起される誘導電流が流れる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置の構成を例示する平面図である。
【図２】図１に表した半導体装置の拡大図である。
【図３】図１に表した半導体装置の高周波スイッチの構成を例示する回路図である。
【図４】半導体装置の電流経路を表すブロック図である。
【図５】半導体装置の等価回路を表す回路図である。
【図６】アイソレーションのシミュレーションの結果を表す特性図である。
【図７】第２の実施形態に係る半導体装置の構成を例示する拡大平面図である。
【図８】第３の実施形態に係る半導体装置の構成を例示する拡大平面図である。
【図９】高周波スイッチの他の構成を例示する回路図である。
【図１０】第４の実施形態に係る半導体装置の構成を例示する拡大平面図である。
【図１１】図１０に表した半導体装置の高周波スイッチの構成を例示する回路図である。
【図１２】高周波スイッチの他の構成を例示する回路図である。
【図１３】比較例の半導体装置の構成を例示する拡大平面図である。
【発明を実施するための形態】
【０００８】
以下、実施形態について図面を参照して詳細に説明する。なお、図面は模式的または概念的なものであり、各部分の形状や縦横の寸法の関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する平面図である。
図２は、図１に表した半導体装置の拡大図である。
図１、図２に表したように、半導体装置１においては、装置本体２のほぼ中央部に半導体素子搭載部３が設けられている。また、半導体素子搭載部３の周囲に、第１の導電体４、第２の導電体５、第３の導電体６を含む複数の導電体が設けられている。第１の導電体４、第２の導電体５、第３の導電体６は、平行に配設され互いに近接している。
【００１０】
半導体素子搭載部３には、半導体素子７が搭載されている。半導体素子７には、共通端子ＡＮＴと、第１及び第２の高周波端子ＲＦ１、ＲＦ２を含む複数の高周波端子ＲＦ１〜ＲＦ６と、の信号経路を切り替える高周波スイッチ８が設けられている。
【００１１】
共通端子ＡＮＴと各高周波端子ＲＦ１〜ＲＦ６との間には、それぞれスルーＦＥＴ１〜スルーＦＥＴ６が接続される。また、各高周波端子ＲＦ１〜ＲＦ６には、それぞれシャントＦＥＴ１〜シャントＦＥＴ６が接続される。
なお、図２においては、スルーＦＥＴ３〜６、シャントＦＥＴ３〜６、高周波端子ＲＦ３〜ＲＦ６については、省略している。
【００１２】
共通端子ＡＮＴ及び各高周波端子ＲＦ１〜ＲＦ６は、装置本体２の導電体と、それぞれ電気的に接続される。第１及び第２の高周波端子ＲＦ１、ＲＦ２と第１及び第３の導電体４、６とは、それぞれボンディングワイヤ９ａ、９ｃで接続される。また、シャントＦＥＴ１及びシャントＦＥＴ２が接続されたシャント端子ＧＮＤ１と第２の導電体５とは、ボンディングワイヤ９ｂで接続される。
【００１３】
半導体装置１においては、高周波スイッチ８を含む半導体素子７が、装置本体２に表面実装されている。
装置本体２は、実装基板であり、例えば、グランド層、電源層、配線層などの各層がパターン化され、絶縁層を介して多層化されている。なお、図１においては、表面層の部品面を表している。
【００１４】
半導体素子搭載部３は、表面層上に設けられたグランドパターンであり、装置本体２の共通グランドと電気的に接続される。半導体素子搭載部３は、半導体素子７をマウントする領域である。なお、半導体素子搭載部３は、グランド電位にされ、半導体素子７のシールドとしても機能する。
【００１５】
半導体素子搭載部３の周囲に設けられた複数の導電体は、表面層上に設けられた配線である。各導電体は、グランド層との間で高周波信号の伝送路となり、また半導体素子７に電源を供給する。第１の導電体４、第２の導電体５、第３の導電体６は、半導体素子搭載部３と近接しており、また互いに平行に近接して設けられている。第１の導電体４、第２の導電体５、第３の導電体６は、誘導性結合している。
【００１６】
なお、図２においては、第１の導電体４、第２の導電体５、第３の導電体６は、互いに平行に配設されている。しかし、第１の導電体４、第２の導電体５、第３の導電体６は、平行でなくても誘導性結合するように近接していればよく、また、一部に平行な部分があればよい。
【００１７】
半導体素子７は、例えばＳＯＩ（Silicon On Insulator）基板上に形成される。半導体素子７上には、高周波スイッチ８、制御回路１０、電源端子Ｖｄｄ、切替信号端子Ｖｃ１〜Ｖｃ３などが設けられている。なお、各端子は、パッドとして形成されている。
【００１８】
図３は、図１に表した半導体装置の高周波スイッチの構成を例示する回路図である。
図３に表わしたように、共通端子ＡＮＴと、第１及び第２の高周波端子ＲＦ１、ＲＦ２との間には、それぞれｎ段（ｎは自然数）の第１のスルースイッチ素子Ｔ１１、Ｔ１２、・・・、Ｔ１ｎ、第２のスルースイッチ素子Ｔ２１、Ｔ２２、・・・、Ｔ２ｎが直列に接続されている。また、共通端子ＡＮＴと、各高周波端子ＲＦ３〜ＲＦ６のそれぞれとの間には、ｎ段（ｎは自然数）のスルースイッチ素子Ｔ３１、Ｔ３２、・・・、Ｔ３ｎ、Ｔ４１、Ｔ４２、・・・、Ｔ４ｎ、・・・、Ｔ６１、Ｔ６２、・・・、Ｔ６ｎが直列に接続されている。なお、各スイッチ素子は、ＦＥＴ（Field Effect Transistor）で構成されている。
【００１９】
共通端子ＡＮＴと高周波端子ＲＦ１との間には、スルーＦＥＴ１として、第１のスルースイッチ素子Ｔ１１、Ｔ１２、・・・、Ｔ１ｎが接続されている。共通端子ＡＮＴと高周波端子ＲＦ２との間には、スルーＦＥＴ２として、第２のスルースイッチ素子Ｔ２１、Ｔ２２、・・・、Ｔ２ｎが接続されている。共通端子ＡＮＴと高周波端子ＲＦ３との間には、スルーＦＥＴ３として、スルースイッチ素子Ｔ３１、Ｔ３２、・・・、Ｔ３ｎが接続されている。共通端子ＡＮＴと高周波端子ＲＦ４との間には、スルーＦＥＴ４として、スルースイッチ素子Ｔ４１、Ｔ４２、・・・、Ｔ４ｎが接続されている。共通端子ＡＮＴと高周波端子ＲＦ５との間には、スルーＦＥＴ５として、スルースイッチ素子Ｔ５１、Ｔ５２、・・・、Ｔ５ｎが接続されている。共通端子ＡＮＴと高周波端子ＲＦ６との間には、スルーＦＥＴ６として、スルースイッチ素子Ｔ６１、Ｔ６２、・・・、Ｔ６ｎが接続されている。
【００２０】
第１及び第２の高周波端子ＲＦ１、ＲＦ２とシャント端子ＧＮＤ１との間には、それぞれｍ段（ｍは自然数）の第１のシャントスイッチ素子Ｓ１１、Ｓ１２、・・・、Ｓ１ｍ、第２のシャントスイッチ素子Ｓ２１、Ｓ２２、・・・、Ｓ２ｍが直列に接続されている。
また、各高周波端子ＲＦ３〜ＲＦ６のそれぞれとグランドとの間には、ｍ段（ｍは自然数）のシャントスイッチ素子Ｓ３１、Ｓ３２、・・・、Ｓ３ｍ、Ｓ４１、Ｓ４２、・・・、Ｓ４ｍ、・・・、Ｓ６１、Ｓ６２、・・・、Ｓ６ｍが直列に接続されている。
なお、各スイッチ素子は、ＦＥＴで構成されている。
【００２１】
第１の高周波端子ＲＦ１とシャント端子ＧＮＤ１との間には、シャントＦＥＴ１として、第１のシャントスイッチ素子Ｓ１１、Ｓ１２、・・・、Ｓ１ｍが接続されている。第２の高周波端子ＲＦ２とシャント端子ＧＮＤ１との間には、シャントＦＥＴ２として、第２のシャントスイッチ素子Ｓ２１、Ｓ２２、・・・、Ｓ２ｍが接続されている。高周波端子ＲＦ３とグランドとの間には、シャントＦＥＴ３として、シャントスイッチ素子Ｓ３１、Ｓ３２、・・・、Ｓ３ｍが接続されている。高周波端子ＲＦ４とグランドとの間には、シャントＦＥＴ４として、シャントスイッチ素子Ｓ４１、Ｓ４２、・・・、Ｓ４ｍが接続されている。高周波端子ＲＦ５とグランドとの間には、シャントＦＥＴ５として、シャントスイッチ素子Ｓ５１、Ｓ５２、・・・、Ｓ５ｍが接続されている。高周波端子ＲＦ６とグランドとの間には、シャントＦＥＴ６として、シャントスイッチ素子Ｓ６１、Ｓ６２、・・・、Ｓ６ｍが接続されている。
【００２２】
第１の高周波端子ＲＦ１に接続された第１のスルースイッチ素子Ｔ１１、Ｔ１２、・・・、Ｔ１ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ１ａと接続されている。第１の高周波端子ＲＦ１に接続されたシャントスイッチ素子Ｓ１１、Ｓ１２、・・・、Ｓ１ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ１ｂと接続されている。
【００２３】
第２の高周波端子ＲＦ２に接続された第２のスルースイッチ素子Ｔ２１、Ｔ２２、・・・、Ｔ２ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ２ａと接続されている。第２の高周波端子ＲＦ２に接続された第２のシャントスイッチ素子Ｓ２１、Ｓ２２、・・・、Ｓ２ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ２ｂと接続されている。
【００２４】
高周波端子ＲＦ３に接続されたスルースイッチ素子Ｔ３１、Ｔ３２、・・・、Ｔ３ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ３ａと接続されている。高周波端子ＲＦ３に接続されたシャントスイッチ素子Ｓ３１、Ｓ３２、・・・、Ｓ３ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ３ｂと接続されている。
【００２５】
高周波端子ＲＦ４に接続されたスルースイッチ素子Ｔ４１、Ｔ４２、・・・、Ｔ４ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ４ａと接続されている。高周波端子ＲＦ４に接続されたシャントスイッチ素子Ｓ４１、Ｓ４２、・・・、Ｓ４ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ４ｂと接続されている。
【００２６】
高周波端子ＲＦ５に接続されたスルースイッチ素子Ｔ５１、Ｔ５２、・・・、Ｔ５ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ５ａと接続されている。高周波端子ＲＦ５に接続されたシャントスイッチ素子Ｓ５１、Ｓ５２、・・・、Ｓ５ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ５ｂと接続されている。
【００２７】
高周波端子ＲＦ６に接続されたスルースイッチ素子Ｔ６１、Ｔ６２、・・・、Ｔ６ｎの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ６ａと接続されている。高周波端子ＲＦ６に接続されたシャントスイッチ素子Ｓ６１、Ｓ６２、・・・、Ｓ６ｍの各ゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ６ｂと接続されている。
【００２８】
制御端子Ｃｏｎ１ａ〜Ｃｏｎ６ａ、Ｃｏｎ１ｂ〜Ｃｏｎ６ｂは、それぞれ制御回路１０に接続される。
【００２９】
例えば、第１の高周波端子ＲＦ１と共通端子ＡＮＴとの間を導通するためには、第１の高周波端子ＲＦ１と共通端子ＡＮＴとの間のｎ段直列接続第１のスルースイッチ素子Ｔ１１〜Ｔ１ｎ、すなわちスルーＦＥＴ１をオンとし、第１の高周波端子ＲＦ１とグランドとの間のｍ段直列接続第１のシャントスイッチ素子Ｓ１１〜Ｓ１ｍ、すなわちシャントＦＥＴ１をオフとする。同時に第２の高周波端子ＲＦ２と共通端子ＡＮＴとの間の第２のスルースイッチ素子及び他の各高周波端子ＲＦ３〜ＲＦ６と共通端子ＡＮＴとの間のスルースイッチ素子をすべてオフとし、第２の高周波端子ＲＦ２とシャント端子ＧＮＤ１との間の第２のシャントスイッチ素子をオンとし、他の各高周波端子ＲＦ３〜ＲＦ６とグランドとの間のシャントスイッチ素子をすべてオンとすればよい。
【００３０】
上記の場合、制御端子Ｃｏｎ１ａにはオン電位Ｖｏｎ、制御端子Ｃｏｎ２ｂ〜Ｃｏｎ６ｂにはオン電位Ｖｏｎ、制御端子Ｃｏｎ１ｂにはオフ電位Ｖｏｆｆ、制御端子Ｃｏｎ２ａ〜Ｃｏｎ６ａにはオフ電位Ｖｏｆｆの電位が与えられる。オン電位Ｖｏｎは、各ＦＥＴが導通状態となりそのオン抵抗が十分小さい値になるゲート電位であり、オフ電位Ｖｏｆｆは各ＦＥＴが遮断状態となり高周波信号が重畳しても遮断状態を十分維持できるゲート電位である。各ＦＥＴのしきい値電圧Ｖｔｈは例えば０．１Ｖである。
【００３１】
高周波スイッチ８の各ＦＥＴのゲート電位を制御する制御信号は、図１に表わした制御回路１０で生成される。
制御回路１０は、切替信号端子Ｖｃ１〜Ｖｃ３に入力される端子切替信号をデコードして、高周波スイッチ８に制御信号を出力する。
【００３２】
高周波スイッチにおける重要な特性指標の１つにアイソレーションがある。ＦＥＴはオフ状態であっても、ソース・ドレイン間に有限の容量を有するため、高周波信号はオフしているポートに漏洩してしまう。その漏洩電力と入力電力との比がアイソレーションである。
【００３３】
シャントスイッチ素子は、そのシャントスイッチ素子が接続された高周波端子に接続されたスルースイッチ素子がオフにされた際、その高周波端子と共通端子間のアイソレーションを高める。すなわち、スルースイッチ素子がオフ状態であってもそのオフ状態のスルースイッチ素子と接続された高周波端子に高周波信号が漏れてしまう場合があるが、この時、オン状態のシャントスイッチ素子を介して、漏れた高周波信号をグランド端子に逃がすことができる。
【００３４】
アイソレーションを向上させるためには、シャントスイッチ素子のサイズを大きくすることにより、シャントスイッチ素子がオンしている時の抵抗を下げる必要がある。しかし、一般に、レイアウト効率の観点から、シャントスイッチ素子はパッド間領域を利用してレイアウトされるため、あまり大きなサイズにすることは出来ない。例えば、図１に表した半導体装置１においても、半導体素子７上のパッド間にシャントＦＥＴ１〜６が配置されている。
【００３５】
小型化するためにパッド間隔を狭くすると、パッド間に配置されるシャントスイッチ素子のサイズは小さくせざるを得ない。また、パッド間隔を狭くすると、実装基板上でのＲＦライン間の電磁結合によるアイソレーション劣化も懸念される。
このように、高周波スイッチ８の小型化と高いアイソレーションの両立には困難が伴う。
【００３６】
そこで、半導体装置１においては、高周波スイッチ８のシャントＦＥＴ１は、第１の高周波端子ＲＦ１とシャント端子ＧＮＤ１との間に接続されている。また、シャントＦＥＴ２は、第２の高周波端子ＲＦ２とシャント端子ＧＮＤ１との間に接続されている。
【００３７】
高周波スイッチ８においては、シャントＦＥＴ１及びシャントＦＥＴ２の各ＦＥＴのソースは、シャント端子ＧＮＤ１に接続され、高周波スイッチ８の内部ではグランド端子ＧＮＤと接続されていないという回路的な特徴を有する。
また、半導体素子７は、シャント端子ＧＮＤ１が、第１及び第２の高周波端子ＲＦ１、ＲＦ２の間にレイアウトされているというレイアウト的な特徴を有する。
【００３８】
第１の高周波端子ＲＦ１と第１の導電体４とは、ボンディングワイヤ９ａで接続される。シャントＦＥＴ１及びシャントＦＥＴ２が接続されたシャント端子ＧＮＤ１と第２の導電体５とは、ボンディングワイヤ９ｂで接続される。第２の高周波端子ＲＦ２と第３の導電体６とは、ボンディングワイヤ９ｃで接続される。
【００３９】
第１の導電体４は、スルーＦＥＴ１がオンしたとき、第１の高周波端子ＲＦ１と共通端子ＡＮＴとの間に流れる第１の高周波電流の伝送路となる。第２の導電体５は、シャント端子ＧＮＤ１を介してシャントＦＥＴ１及びシャントＦＥＴ２を流れる電流の伝送路となる。第３の導電体６は、第２の高周波端子ＲＦ２と共通端子ＡＮＴとの間に流れる第２の高周波電流の伝送路となる。
【００４０】
そのため、第１の導電体４、第２の導電体５、第３の導電体６は、半導体素子搭載部３と近接しており、また互いに平行に近接して設けられている。第１の導電体４、第２の導電体５、第３の導電体６は、誘導性結合している。なお、第２の導電体５は、図１、図２の右側の図示されていない領域において、装置本体２の共通グランドと接続されている。
【００４１】
半導体装置１は、シャント端子ＧＮＤ１を介して、シャントＦＥＴ１及びシャントＦＥＴ２の専用のグランドラインが、第１及び第２の高周波電流用の伝送ラインとの間に平行に配置されているという、実装上の特徴を有する。
【００４２】
このような構成とすることにより、共通端子ＡＮＴと第１の高周波端子ＲＦ１との間が導通状態のときに、第１の高周波端子ＲＦ１から第２の高周波端子ＲＦ２に漏洩する高周波電力を低減できる。また、共通端子ＡＮＴと第２の高周波端子ＲＦ２との間が導通状態のときに、第２の高周波端子ＲＦ２から第１の高周波端子ＲＦ１に漏洩する高周波電力を低減できる。すなわち、一対の隣接端子間のアイソレーションを改善できる。
【００４３】
図４は、半導体装置の電流経路を表すブロック図である。
図４においては、共通端子ＡＮＴと第１の高周波端子ＲＦ１との間が導通状態の場合の電流経路を概念的に表している。なお、矢印はある瞬間における電流の向きを示している。
例えば、スルーＦＥＴ１がオンすると、共通端子ＡＮＴと第１の高周波端子ＲＦ１との間が導通状態になる。
【００４４】
第１の高周波端子ＲＦ１とシャント端子ＧＮＤ１との間に接続されたシャントＦＥＴ１は、オフである。共通端子ＡＮＴと第２の高周波端子ＲＦ２との間のスルーＦＥＴ２はオフである。第２の高周波端子ＲＦ２とシャント端子ＧＮＤ１との間に接続されたシャントＦＥＴ２はオンである。
【００４５】
高周波信号は、第１の導電体４を介して第１の高周波端子ＲＦ１に入力される。高周波信号は、オンの状態のスルーＦＥＴ１を経て、共通端子ＡＮＴに出力される。この経路を流れる電流（第１の高周波電流）をＩ１とする。
【００４６】
スルーＦＥＴ２はオフの状態であるが、その容量成分の存在により、スルーＦＥＴ２を電流Ｉ２が流れる。電流Ｉ２は、オンの状態にあるシャントＦＥＴ２を流れる電流Ｉ３と、第２の高周波端子ＲＦ２を介して第３の導電体６を流れる電流Ｉ４に、分岐する。
この第３の導電体６を流れる電流Ｉ４は、漏洩電流となる。
【００４７】
第１の導電体４と第２の導電体５とは平行に配設されているため、その間には相互インダクタンスが存在する。従って、第１の高周波電流Ｉ１によって誘導電流Ｉ５が第２の導電体５に誘起される。誘導電流Ｉ５は、図示したように、第１の高周波電流Ｉ１と逆向きに流れる。また、この誘導電流Ｉ５は、シャントＦＥＴ２から供給される。従って、シャントＦＥＴ２には、電流Ｉ３に加え、誘導電流Ｉ５が流れる。
【００４８】
第３の導電体６を流れる漏洩電流Ｉ４は、スルーＦＥＴ２を流れる電流Ｉ２よりも、誘導電流Ｉ５の分だけ低減する。従って、第１及び第２の高周波端子ＲＦ１、ＲＦ２間のアイソレーションを改善することができる。
【００４９】
第１の導電体４、第２の導電体５、第３の導電体６の間の間隔、長さ等を変えることで、誘導電流Ｉ５の大きさを調整でき、アイソレーションを大幅に改善することが可能である。
なお、スルーＦＥＴ２がオンして、共通端子ＡＮＴと第２の高周波端子ＲＦ２との間が導通状態になる場合も同様である。
【００５０】
上記のとおり、半導体装置１においては、高周波スイッチ８が半導体素子７の内部において、シャント端子ＧＮＤ１が、他のグランド端子ＧＮＤとは接続されていないことは重要である。例えば、シャント端子ＧＮＤ１が、他のグランド端子ＧＮＤと接続されていたとすると、誘導電流Ｉ５は、シャントＦＥＴ２ではなく、その接続されたグランド端子ＧＮＤに流れてしまう。そのため、この場合は、漏洩電流Ｉ４を低減させることはできない。
【００５１】
上記のアイソレーションの改善効果を確認するために、半導体装置１のアイソレーションについてシミュレーションを行った。
図５は、半導体装置の等価回路を表す回路図である。
図５においては、共通端子ＡＮＴと第１の高周波端子ＲＦ１との間が導通状態の場合の等価回路を表している。
【００５２】
オンの状態にあるスルーＦＥＴ１、シャントＦＥＴ２は、それぞれ抵抗Ｒ１、Ｒ２で表している。オフの状態にあるスルーＦＥＴ２、シャントＦＥＴ１は、それぞれ容量Ｃ１、Ｃ２で表している。
【００５３】
（比較例）
図１３は、比較例の半導体装置の構成を例示する拡大平面図である。
図１３に表したように、比較例の半導体装置２１においては、装置本体２２の半導体素子搭載部２３と接続された導電体２３ａが、第１及び第３の導電体４、６との間に配設されている。
【００５４】
また、半導体素子搭載部２３にマウントされた半導体素子２４には、高周波スイッチ２５が設けられている。高周波スイッチ２５のシャントＦＥＴ１は、第１の高周波端子ＲＦ１とグランド端子ＧＮＤとの間に接続されている。高周波スイッチ２５のシャントＦＥＴ２は、第２の高周波端子ＲＦ２とグランド端子ＧＮＤとの間に接続されている。
【００５５】
また、第１及び第２の高周波端子ＲＦ１、ＲＦ２は、それぞれ第１及び第３の導電体４、６とボンディングワイヤ９ａ、９ｃで接続されている。グランド端子ＧＮＤは、導電体２３ａとボンディングワイヤ２６で接続されている。
従って、比較例の半導体装置２１においては、図５に表した等価回路のシャント端子ＧＮＤ１を、共通グランドに接続したのと等価である。
【００５６】
そこで、シミュレーションは、図５に表した等価回路を用いて行った。高周波スイッチ８及び第１の導電体４、第２の導電体５、第３の導電体６のパラメータとしては、それぞれ表１及び表２の値を用いている。
【００５７】
【表１】
2012065186.tif 000003
【００５８】
【表２】
2012065186.tif 000004
【００５９】
図６は、アイソレーションのシミュレーションの結果を表す特性図である。
図６においては、横軸に周波数をとって、第１及び第２の高周波端子ＲＦ１、ＲＦ２間のアイソレーションの周波数依存性を表している。実施形態に係る半導体装置１の特性を実施例として実線で、比較例の半導体装置２１の特性を破線で、それぞれ表している。
周波数２ＧＨｚにおけるアイソレーションは、比較例が３４ｄＢであるのに対して、半導体装置１は、４５．６ｄＢであり、１０ｄＢ以上向上している。
【００６０】
このように、半導体装置１によれば、第１の導電体４、第２の導電体５、第３の導電体６の間の相互インダクタンスを適正値に設定することにより、第１及び第２の高周波端子ＲＦ１、ＲＦ２間のアイソレーションを改善することができる。同時に、シャントＦＥＴ１及びシャントＦＥＴ２のサイズを小さくしてパッド間隔を狭くし、小型化することができる。半導体装置１においては、小型化とアイソレーションの改善とを両立させている。
【００６１】
（第２の実施形態）
図７は、第２の実施形態に係る半導体装置の構成を例示する拡大平面図である。
図７に表したように、半導体装置１ａは、装置本体２ａとしてパッケージを用いて、例えば樹脂により封止したり、キャン（can）やセラミック筐体などで封止して半導体素子７を収容した構造を有する。
【００６２】
また、第１の導電体４ａ、第２の導電体５ａ、第３の導電体６ａは、装置本体２ａのリードであり、互いに平行に配設され、その一部は装置本体２ａから外部に露出している。
高周波スイッチ８などが設けられた半導体素子７、及びその他の構成については、図１に表した半導体装置１と同様である。
半導体装置１ａにおいても、小型化とアイソレーションの改善とを両立させることができる。
【００６３】
（第３の実施形態）
図８は、第３の実施形態に係る半導体装置の構成を例示する拡大平面図である。
図８に表したように、半導体装置１ｂにおいては、高周波スイッチ８などが設けられた半導体素子７ａは装置本体２ｂにバンプ実装されている。
【００６４】
半導体素子７ａには、第１の高周波端子ＲＦ１、シャント端子ＧＮＤ１、及び第２の高周波端子ＲＦ２にそれぞれバンプ１１ａ、１１ｂ、１１ｃが設けられている。第１の導電体４、第２の導電体５、第３の導電体６は、装置本体２ｂの半導体素子搭載部３ａの内部にまで配設され、それぞれバンプ１１ａ〜１１ｃと接続される。
【００６５】
高周波スイッチ８など、その他の構成については、図１に表した半導体装置１と同様である。
半導体装置１ｂにおいても、小型化とアイソレーションの改善とを両立させることができる。また、ボンディングワイヤを用いないため、さらに小型化が可能である。
【００６６】
図９は、高周波スイッチの他の構成を例示する回路図である。
図９に表したように、高周波スイッチ８ａは、シャント端子ＧＮＤ１とグランド端子ＧＮＤとの間に、ＥＳＤ保護素子１２が設けられている。
その他の構成については、図３に表した高周波スイッチ８と同様である。
【００６７】
ＥＳＤ保護素子１２が追加されたことにより、シャント端子ＧＮＤ１とグランド端子ＧＮＤとの間のＥＳＤ耐性が向上する。ＥＳＤ保護素子１２は、オンの状態のシャントＦＥＴ１及びシャントＦＥＴ２に比べて十分高いインピーダンスを有する。そのため、図４における誘導電流Ｉ５のほとんどすべては、シャントＦＥＴ１またはシャントＦＥＴ２に流れる。
【００６８】
従って、高周波スイッチ８ａを用いても、アイソレーションの改善効果が損なわれることはない。上記の半導体装置１、１ａ、１ｂに高周波スイッチ８ａを用いても、小型化とアイソレーションの改善とを両立させることができる。
【００６９】
なお、ＥＳＤ保護素子１２の代わりに、シャントＦＥＴ１及びシャントＦＥＴ２のオン抵抗よりも十分大きいインピーダンスを有し、かつ、ＥＳＤ耐性のある素子であれば、別の種類の素子であってもよい。
【００７０】
（第４の実施形態）
図１０は、第４の実施形態に係る半導体装置の構成を例示する拡大平面図である。
図１０に表したように、半導体装置１ｃにおいては、シャントＦＥＴ２のシャント端子ＧＮＤ１のみが、第１の高周波端子ＲＦ１と第２の高周波端子ＲＦ２との間に設けられている。
【００７１】
シャントＦＥＴ１は、グランド端子ＧＮＤに接続され、装置本体２ｃの半導体素子搭載部３にボンディングワイヤ９ｄでボンディングされている。さらに、第３の導電体６ｂは、第１及び第２の導電体４、５と平行に配設されていない。その他の点については、図１及び図２に表した半導体装置１と同様である。
【００７２】
なお、図１０においては、第１及び第２の導電体４、５は、互いに平行に配設されている。しかし、第１及び第２の導電体４、５は、平行でなくても誘導性結合するように近接していればよく、また、一部に平行な部分があればよい。
【００７３】
図１１は、図１０に表した半導体装置の高周波スイッチの構成を例示する回路図である。
図１１に表したように、高周波スイッチ８ｂにおいては、第２の高周波端子ＲＦ２に接続されたシャントＦＥＴ２のソース端子のみがシャント端子ＧＮＤ１に接続されている。
第１の高周波端子ＲＦ１に接続されたシャントＦＥＴ１のソース端子は、他の高周波端子ＲＦ３〜ＲＦ６と同様に、グランド端子ＧＮＤに接続されている。
【００７４】
この構成では、第１の高周波端子ＲＦ１と共通端子ＡＮＴとの間が導通状態になるときの、第１及び第２の高周波端子ＲＦ１、ＲＦ２間のアイソレーションのみが改善される。逆に第２の高周波端子ＲＦ２と共通端子ＡＮＴとの間が導通状態になるときの、第１及び第２の高周波端子ＲＦ１、ＲＦ２間のアイソレーションは改善されない。
【００７５】
しかし、図１０に表したように、第１の高周波電流Ｉ１を流す第１の導電体４と、シャントＦＥＴ２の誘導電流Ｉ５が流れる第２の導電体５との間隔を近づけることができる。また、第１の導電体４と、漏洩電流Ｉ４が流れる第３の導電体６との間隔を遠ざけることができる。そのため、第１の高周波端子ＲＦ１と共通端子ＡＮＴとの間が導通状態になるときの、第１及び第２の高周波端子ＲＦ１、ＲＦ２間のアイソレーションを半導体装置１よりも大きく改善させることが出来る。
【００７６】
なお、第１の導電体４と第３の導電体６とを平行に配置していない理由は、両者間の相互インダクタンスによるアイソレーション劣化を低減させるためであるが、その必要がなければ平行であってもよい。
例えば、第１の高周波端子ＲＦ１が送信用ポートで、第２の高周波端子ＲＦ２が受信用ポートの場合に大変有効である。
【００７７】
第１の高周波端子ＲＦ１と共通端子ＡＮＴとの間が導通状態になるとき、すなわち送信モードの時、受信用ポートに漏洩する電力は極めて小さくする必要がある。
しかし、受信モードの時は、共通端子ＡＮＴから入力される電力は微弱であり、オフのポートに漏洩する電力が問題になることはほとんどないからである。
【００７８】
なお、図１０においては、高周波スイッチ８ｂが設けられた半導体素子７ａを装置本体２ｃにワイヤーボンディングしている構成を例示している。しかし、半導体装置１ａ、１ｂのように、パッケージ実装、または、バンプ実装でも同様の効果が得られる。
【００７９】
図１２は、高周波スイッチの他の構成を例示する回路図である。
図１２に表したように、高周波スイッチ８ｃは、シャント端子ＧＮＤ１とグランド端子ＧＮＤとの間に、ＥＳＤ保護素子１２が設けられている。
その他の構成については、図１１に表した高周波スイッチ８ｂと同様である。
【００８０】
ＥＳＤ保護素子１２が追加されたことにより、シャント端子ＧＮＤ１とグランド端子ＧＮＤとの間のＥＳＤ耐性が向上する。ＥＳＤ保護素子１２は、オンの状態のシャントＦＥＴ２に比べて十分高いインピーダンスを有する。そのため、図４における誘導電流Ｉ５のほとんどすべては、シャントＦＥＴ２に流れる。
【００８１】
従って、高周波スイッチ８ｂを用いても、アイソレーションの改善効果が損なわれることはない。上記の半導体装置１ｃに高周波スイッチ８ｃを用いても、小型化とアイソレーションの改善とを両立させることができる。
【００８２】
なお、ＥＳＤ保護素子１２の代わりに、シャントＦＥＴ２のオン抵抗よりも十分大きいインピーダンスを有し、かつ、ＥＳＤ耐性のある素子であれば、別の種類の素子であってもよい。
【００８３】
以上、半導体装置１、１ａ〜１ｃおいては、高周波スイッチ８、８ａ〜８ｃとしてＳＰ６Ｔスイッチを一例として説明した。しかし、他の構成の高周波スイッチに対しても同様に適用でき、ｍＰｎＴ（ｍは自然数、ｎは２以上の整数）スイッチに適用することができる。また、３以上の高周波端子に対して、アイソレーションを改善することもできる。
また、高周波スイッチの各スイッチ素子を構成するＦＥＴは、ＭＯＳＦＥＴ、ＨＥＭＴ、ＭＥＳＦＥＴなどでもよい。
【００８４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８５】
１、１ａ〜１ｃ、２１…半導体装置、  ２、２ａ〜２ｃ、２２…装置本体、  ３、３ａ、２３…半導体素子搭載部、  ４、４ａ、２４…第１の導電体、  ５、５ａ…第２の導電体、  ６、６ａ、６ｂ…第３の導電体、  ７、７ａ…半導体素子、  ８、８ａ〜８ｃ、２５…高周波スイッチ、  ９ａ〜９ｃ、２６…ボンディングワイヤ、  １０…制御回路、  １１ａ〜１１ｃ…バンプ、  １２…ＥＳＤ保護素子、  ＡＮＴ…共通端子、  Ｃｏｎ１ａ〜Ｃｏｎ６ａ、Ｃｏｎ１ｂ〜Ｃｏｎ６ｂ…制御端子、  Ｃ１、Ｃ２…容量、  ＧＮＤ…グランド端子、  ＧＮＤ１…シャント端子、  Ｒ１、Ｒ２…抵抗、  ＲＦ１…第１の高周波端子、  ＲＦ２…第２の高周波端子、  ＲＦ３〜ＲＦ６…高周波端子、  Ｓ１１〜Ｓ１ｎ…第１のシャントスイッチ素子、  Ｓ２１〜Ｓ２ｎ…第２のシャントスイッチ素子、  Ｓ３１〜Ｓ６ｎ…シャントスイッチ素子、  Ｔ１１〜Ｔ１ｎ…第１のスルースイッチ素子、  Ｔ２１〜Ｔ２ｎ…第２のスルースイッチ素子、  Ｔ３１〜Ｔ６ｎ…スルースイッチ素子
【図１】
2012065186.tif 000005
【図２】
2012065186.tif 000006
【図３】
2012065186.tif 000007
【図４】
2012065186.tif 000008
【図５】
2012065186.tif 000009
【図６】
2012065186.tif 000010
【図７】
2012065186.tif 000011
【図８】
2012065186.tif 000012
【図９】
2012065186.tif 000013
【図１０】
2012065186.tif 000014
【図１１】
2012065186.tif 000015
【図１２】
2012065186.tif 000016
【図１３】
2012065186.tif 000017