(57)【要約】【課題】共有バスのアクセス調停待ち時間により、プログラム実行時間が長くなる。【解決手段】複数のプロセッサと、共有バスに接続される共有メモリと、前記共有バスに接続される複数の内部バスと、複数のプロセッサに対応した固有メモリと、前記共有メモリ上にある例外ベクタと例外処理プログラムを前記固有メモリに取得させるベクタ取得部と、前記複数のプロセッサの処理実行時に発生する、前記固有メモリが取得した前記例外ベクタもしくは前記例外処理プログラムに対するアクセスを検知した場合、前記共有メモリではなく前記固有メモリが取得した前記例外ベクタもしくは前記例外処理プログラムにアクセスする制御を行うベクタ制御部と、を有するマルチプロセッサシステム。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のプロセッサと、
共有バスに接続される共有メモリに、前記複数のプロセッサが例外処理を行う例外処理プログラムと、前記例外処理プログラムに対応した例外ベクタが実装されるマルチプロセッサであって、
前記共有バスと前記複数のプロセッサとの間をそれぞれ接続する複数の内部バスと、
前記複数のプロセッサのそれぞれに対応した複数の固有メモリと、
前記内部バスのそれぞれに接続され、前記例外ベクタと前記例外処理プログラムを前記共有メモリから前記固有メモリに対して取得させるベクタ取得部と、
前記プロセッサの処理実行時に発生する、そのプロセッサに対応した前記固有メモリが取得した前記例外ベクタもしくは前記例外処理プログラムに対するアクセスを検知した場合、前記共有メモリではなくそのプロセッサに対応した前記固有メモリが取得した前記例外ベクタもしくは前記例外処理プログラムにアクセスする制御を行うベクタ制御部と、を有する
マルチプロセッサシステム。
【請求項２】
当該マルチプロセッサシステムのシステムリセットの解除後、前記複数の固有メモリが前記共有メモリから、前記例外ベクタと前記例外処理プログラムを取得完了した場合に、前記複数のプロセッサのリセットを解除するベクタ取得制御部を更に有する
請求項１に記載のマルチプロセッサシステム。
【請求項３】
前記ベクタ取得部は、外部から入力される選択信号に応じた前記例外ベクタに対応する前記例外処理プログラムを前記共有メモリから前記固有メモリに対して取得させる
請求項１または請求項２に記載のマルチプロセッサシステムシステム。
【請求項４】
前記複数の内部バスと前記共有バスとの間にそれぞれ配置される複数のバスバッファを更に有し、
それぞれ前記複数のバスバッファは、前記ベクタ制御部が前記プロセッサの処理実行時に発生する、そのプロセッサに対応した前記固有メモリが取得した前記例外ベクタもしくは前記例外処理プログラムに対するアクセスを検知した場合に出力するバスアクセス抑制信号に応じて前記内部バスと前記共有バスとの接続を遮断する
請求項１〜請求項３のいずれか１項に記載のマルチプロセッサシステム。
【請求項５】
複数のプロセッサと、
共有バスに接続される共有メモリに、前記複数のプロセッサが例外処理を行う例外処理プログラムと、前記例外処理プログラムに対応した例外ベクタが実装されるマルチプロセッサシステムの制御方法であって、
前記マルチプロセッサシステムが、前記複数のプロセッサのそれぞれに対応した固有メモリを有し、
前記マルチプロセッサシステムのシステムリセットの解除後、前記共有メモリから前記例外ベクタを前記固有メモリが取得するステップと、
設定信号で指定された前記例外ベクタに対応する前記例外処理プログラムを選択するステップと、
前記選択された前記例外処理プログラムを前記共有メモリから前記固有メモリが取得するステップと、
前記固有メモリが前記例外処理プログラムを前記共有メモリから取得完了した場合、前記複数のプロセッサのリセットを解除するステップと、を有する
マルチプロセッサシステムの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチプロセッサシステムと制御方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路において実装されるシステム（製品）の機能が複雑化してきている。このため、プロセッサが１つでは実行効率が低下するため、複数のプロセッサを実装した半導体集積回路（マルチプロセッサ）を採用するシステムが増加してきている。その流れの中で、マルチプロセッサにおいて、リソースとしてのメモリを共有化することによる処理の効率化を図っている。このため、プロセッサ毎のアクセス競合を可能な限り減らし、全体の実行効率を上げることが求められている。
【０００３】
図６に、従来技術のマルチプロセッサシステムＭＰ１のブロック構成を示す。図６に示すように、マルチプロセッサシステムＭＰ１は、プロセッサ１ａ、１ｂと、ベクタレジスタ２ａ、２ｂと、ベクタ制御部３ａ、３ｂと、バスバッファ４ａ、４ｂと、ローカルバス５ａ、５ｂと、割り込み制御部１０と、共有バスアービタ１１と、共有メモリ１２と、ＩＯ制御部１３と、共有バス１４とを有する。
【０００４】
ベクタレジスタ２ａ、２ｂは、それぞれプロセッサ１ａ、１ｂに対応して設けられるレジスタである。
【０００５】
ベクタ制御部３ａ、３ｂは、それぞれローカルバス５ａ、５ｂとベクタレジスタ２ａ、２ｂを接続する。
【０００６】
バスバッファ４ａ、４ｂは、それぞれプロセッサ１ａ、１ｂ及びベクタ制御部３ａ、３ｂを共有バス１４に接続する。
【０００７】
共有バスアービタ１１は、バスバッファ４ａ、４ｂに接続され、プロセッサ１ａ、１ｂからの共有バスアクセス要求を調停する。
【０００８】
割り込み制御部１０は、プロセッサ１ａ、１ｂの割り込みを制御する。
【０００９】
共有メモリ１２は、共有バス１４に接続される。
【００１０】
ＩＯ制御部１３は、マルチプロセッサシステムＭＰ１の外部との入出力を制御する。外部からの割込み要求があった場合、割込み信号ＩＲＱ０を出力する。
【００１１】
共有メモリ１２は、プロセッサ１ａ、１ｂのメモリ空間にアドレス割付されており、プロセッサ１ａ、１ｂから全領域をアクセス可能な構成になっている。プロセッサ１ａ、１ｂから共有メモリ１２へのアクセス要求は、バスバッファ４ａ、４ｂを経由して共有バスアービタ１１に入力され、アクセス許可応答が得られるとバスバッファ４ａ、４ｂがローカルバス５ａ、５ｂを共有バス１４に接続されることで行われる。共有バスアービタ１１は、プロセッサ１ａと、プロセッサ１ｂとからの共有メモリ１２、ＩＯ制御部１３等へのアクセス要求の調停を行う。そして、共有バスアービタ１１は、プロセッサ１ａ、１ｂからのアクセス要求に応じて、所定の優先順位に従って選択したプロセッサに対して共有バス１４への使用許可を与える。
【００１２】
共有メモリ１２のアドレス割付けは、プロセッサ１ａから見た場合も、プロセッサ１ｂから見た場合も同一の割付けがされている。図７に、この共有メモリ１２のアドレスマップの一例を示す。図７に示すように、アドレス００００番地から０００Ｃ番地は、プロセッサ１ａ、１ｂのベクタ領域に割当てられており、プロセッサ１ａ、１ｂの割り込み処理プログラムの先頭アドレス（割り込みベクタ）を格納する領域である。これは、プロセッサ１ａ、１ｂがベクタ割込み方式を採用した汎用のマイクロプロセッサを使用するので、メモリ固定アドレス領域が予め割込みベクタ領域として決められているためである。
【００１３】
プロセッサ１ａ、１ｂは、外部割込みとして、ＩＲＱ、ＮＭＩが割込み制御部１０から入力される。ＩＲＱ割込みは、ＩＯ制御部１３からの割込み信号ＩＲＱ０と、その他のＩＯ制御部（不図示）からの割込み信号ＩＲＱ１、ＩＲＱ２がある。これらの割込み信号ＩＲＱ０〜ＩＲＱ２は、割込み制御部１０を経由してプロセッサ１ａ、１ｂへの割込みＩＲＱとなる。ＮＭＩ割込みは、ＳＷ入力（不図示）などの外部からのＮＭＩ要求信号が、割込み制御部１０を経由してプロセッサ１ａ、１ｂへの割込み要求ＮＭＩとなる。
【００１４】
更には、内部割込みとしてメモリ保護違反や、ハードウェア異常などを通知するためのハードウェア例外、プログラムにより任意に割込みを発生させるためのソフト割り込みがある。そして上述したＮＭＩ、ＩＲＱと合わせて４種類の割込みが存在する。そのため、ベクタ領域は、上記４種類の割込みに対応できるように４種類のエントリーから構成される。
【００１５】
アドレスＡ番地以降は、各割り込み処理プログラムの領域である。プロセッサ１ａと、プロセッサ１ｂとで、共通の処理を行う場合には共通部に割り込み処理プログラムが置かれる。また、プロセッサ１ａと、プロセッサ１ｂとでそれぞれ異なる処理を行う場合には、プロセッサ１ａ、プロセッサ１ｂのそれぞれの個別の領域に割り込み処理プログラムが置かれる。この従来技術では、共通部にはハードウェア例外処理プログラムとＮＭＩ処理プログラムが置かれ、各プロセッサ個別の領域にはＩＲＱ処理プログラムとソフト割込み処理プログラムが置かれている。
【００１６】
ベクタレジスタ２ａは、ベクタ制御部３ａの制御により、プロセッサ１ａが共有メモリ１２のベクタ領域にセットしたベクタを格納する。ベクタレジスタ２ｂは、ベクタ制御部３ｂの制御により、プロセッサ１ｂが共有メモリ１２のベクタ領域にセットしたベクタを格納する。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平１１−２７２６３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかし、上述した従来技術では、プログラムが共有メモリに配置されるため、それぞれのプロセッサがプログラムを実行する際に共有バスのアクセス調停対象となるため、アクセス調停待ち時間が生じてしまう。このため、実行するプログラムの実行時間が長くなるという問題が発生する。
【課題を解決するための手段】
【００１９】
本発明の一態様は、複数のプロセッサと、共有バスに接続される共有メモリに、前記複数のプロセッサが例外処理を行う例外処理プログラムと、前記例外処理プログラムに対応した例外ベクタが実装されるマルチプロセッサであって、前記共有バスと前記複数のプロセッサとの間をそれぞれ接続する複数の内部バスと、前記複数のプロセッサのそれぞれに対応した複数の固有メモリと、前記内部バスのそれぞれに接続され、前記例外ベクタと前記例外処理プログラムを前記共有メモリから前記固有メモリに対して取得させるベクタ取得部と、前記プロセッサの処理実行時に発生する、そのプロセッサに対応した前記固有メモリが取得した前記例外ベクタもしくは前記例外処理プログラムに対するアクセスを検知した場合、前記共有メモリではなくそのプロセッサに対応した前記固有メモリが取得した前記例外ベクタもしくは前記例外処理プログラムにアクセスする制御を行うベクタ制御部と、を有するマルチプロセッサシステムである。
【００２０】
本発明の他の態様は、複数のプロセッサと、共有バスに接続される共有メモリに、前記複数のプロセッサが例外処理を行う例外処理プログラムと、前記例外処理プログラムに対応した例外ベクタが実装されるマルチプロセッサシステムの制御方法であって、前記マルチプロセッサシステムが、前記複数のプロセッサのそれぞれに固有の固有メモリを有し、前記マルチプロセッサのシステムリセットの解除後、前記共有メモリから前記例外ベクタを前記固有メモリが取得するステップと、設定信号で指定された前記例外ベクタに対応する前記例外処理プログラムを選択するステップと、前記選択された前記例外処理プログラムを前記共有メモリから前記固有メモリが取得するステップと、前記固有メモリが前記例外処理プログラムを前記共有メモリから取得完了した場合、前記複数のプロセッサのリセットを解除するステップと、を有するマルチプロセッサシステムの制御方法である。
【００２１】
本発明にかかるマルチプロセッサシステムは、特定のプログラムをプロセッサ固有のメモリからフェッチでき、その場合には共有メモリアクセスのアクセス調停が発生することが無く、共有バスへのアクセス調停待ち時間を削減することが可能となる。
【発明の効果】
【００２２】
本発明にかかるマルチプロセッサシステムは、実行するプログラムの実行時間を短縮することが可能である。
【図面の簡単な説明】
【００２３】
【図１】実施の形態にかかるマルチプロセッサシステムのブロック構成である。
【図２】実施の形態にかかる固有メモリの構成である。
【図３】実施の形態にかかる共有メモリのメモリマップの一例である。
【図４】実施の形態にかかるマルチプロセッサシステムの動作フローチャートである。
【図５】実施の形態にかかる共有メモリと固有メモリとの対応関係を示す図である。
【図６】従来のマルチプロセッサシステムのブロック構成である。
【図７】従来のマルチプロセッサシステムの共有メモリのメモリマップとベクタレジスタ
【発明を実施するための形態】
【００２４】
発明の実施の形態
【００２５】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明をマルチプロセッサシステムに適用したものである。図１に本実施の形態にかかるマルチプロセッサシステム１００のブロック構成を示す。
【００２６】
図１に示すように、マルチプロセッサシステム１００は、プロセッサ１ａ、１ｂと、ローカルバス５ａ、５ｂと、ベクタ取得部６ａ、６ｂと、固有メモリ７ａ、７ｂと、ベクタ取得制御部１５と、ベクタ制御部３ａ、３ｂと、バスバッファ４ａ、４ｂと、割り込み制御部１０と、共有バスアービタ１１と、共有メモリ１２と、ＩＯ制御部１３と、共有バス１４とを有する。
【００２７】
プロセッサ１ａ、１ｂは、それぞれとローカルバス５ａ、５ｂと個別に接続されている。ベクタ取得制御部１５が出力するリセット信号ＲＥＳＥＴがアクティブ状態の場合リセット状態となり、リセット信号ＲＥＳＥＴが非アクティブ状態となった場合、リセット状態が解除される。
【００２８】
固有メモリ７ａ、７ｂは、それぞれプロセッサ１ａ、１ｂに対応して設けられている。また、それぞれベクタ制御部３ａ、３ｂと接続される。図２に示すように、共有メモリ７ａ、７ｂは、それぞれ２つの記憶領域（ベクタ領域１２１、例外処理領域１２２）を有する。
【００２９】
共有メモリ１２は、共有バス１４に接続される。共有メモリ１２には、ＲＯＭやＨＤＤ等の記憶装置から読み出した情報が所定のアドレスに配置される。図３に、この共有メモリ１２のアドレスマップの一例を示す。図３に示すように、アドレス００００番地から所定の番地にかけて、例外ベクタ領域１１１が割り当てられている。この例外ベクタ領域１１の各所定のアドレスに書き込まれる情報として、例外ベクタテーブル１１８がある。また、各例外ベクタテーブル１１８には、インデックスである例外ベクタ番号１１７が割り振られる。
【００３０】
例外ベクタ番号１１７には、例えば「０」〜「４」が割り当てられる。また、例外ベクタテーブル１１８には、上記例外ベクタ番号１１７のそれぞれに対応した、割込み要求に応じた例外処理プログラムの先頭アドレス（割り込み例外ベクタ）が書き込まれる。
【００３１】
例えば、「０」の例外ベクタ番号１１７に対応した例外ベクタテーブル１１８にはリセット例外処理プログラムの配置アドレス（Ａ０００）、「１」の例外ベクタ番号１１７に対応した例外ベクタテーブル１１８にはソフト割り込み例外処理プログラムの配置アドレス（Ｂ０００）、「２」の例外ベクタ番号１１７に対応した例外ベクタテーブル１１８には割込み要求例外０プログラムの配置アドレス（Ｃ０００）、「３」の例外ベクタ番号１１７に対応した例外ベクタテーブル１１８には割込み要求例外１プログラムの配置アドレス（Ｄ０００）、「４」の例外ベクタ番号１１７に対応した例外ベクタテーブル１１８には割込み要求例外２プログラムの配置アドレス（Ｆ０００）が書き込まれる。
【００３２】
また、先頭アドレスＡ０００からリセット例外処理プログラム１１２、先頭アドレスＢ０００からソフト割り込み例外処理プログラム１１３、先頭アドレスＣ０００から割込み要求例外０プログラム１１４、先頭アドレスＤ０００から割込み要求例外１プログラム１１５、先頭アドレスＦ０００から割込み要求例外２プログラム１１６が配置される。
【００３３】
ベクタ取得制御部１５は、プロセッサ１ａ、１ｂに共有して設けられている。また、ベクタ取得制御部１５は、マルチプロセッサ１００の外部から入力されるシステムリセット信号ＳＹＳ＿ＲＥＳＥＴと、ベクタ取得部６ａ、６ｂそれぞれからベクタ取得完了通知信号ＦＩＮＩＳＨａ、ＦＩＮＩＳＨｂを入力し、それらに応じて上述したリセット信号ＲＥＳＥＴを非アクティブ状態からアクティブ状態とする。
【００３４】
ベクタ取得部６ａ、６ｂは、それぞれプロセッサ１ａ、１ｂに対応して設けられている。また、それぞれローカルバス５ａ、５ｂと接続されている。ベクタ取得部６ａ、６ｂは、それぞれマルチプロセッサ１００の外部から入力されるシステムリセット信号ＳＹＳ＿ＲＥＳＥＴに応じて起動する。起動後、共有メモリ１２の例外ベクタ領域１１１に配置された例外ベクタテーブル１１８を各プロセッサの固有メモリ７ａ、７ｂのベクタ領域１２１へコピーする。
【００３５】
更に、入力した例外ベクタ番号設定信号ＮＵＭＢＥＲａ、ＮＵＭＢＥＲｂで指定された例外ベクタ番号１１７に対応した例外処理プログラムの先頭アドレス、つまり例外ベクタテーブル１１８が有するアドレスを選択する。そして、その先頭アドレスにある例外処理プログラムを各プロセッサの固有メモリ７ａ、７ｂの例外処理領域１２２へコピーし、そのコピーした例外処理プログラムのアドレス情報とサイズを例外処理プログラム取得情報ＩＮＦＯａ、ＩＮＦＯｂとしてベクタ制御部３ａ、３ｂに出力する。
【００３６】
また更に、上記コピーが完了したらベクタ取得完了通知信号ＦＩＮＩＳＨａ、ＦＩＮＩＳＨｂをベクタ取得制御部１５に出力する。
【００３７】
ベクタ制御部３ａ、３ｂは、それぞれプロセッサ１ａ、１ｂに対応して設けられている。また、それぞれローカルバス５ａ、５ｂと接続される。また、それぞれ固有メモリ７ａ、７ｂと接続される。上述したベクタ取得部６ａ、６ｂの機能に応じた固有メモリ７ａ、７ｂへの各情報の書き込みも本ベクタ制御部３ａ、３ｂを経由して行われる。
【００３８】
更に、ベクタ制御部３ａ、３ｂは、それぞれプロセッサ１ａ、１ｂが上述した固有メモリ７ａ、７ｂが取得した例外処理プログラムへのアクセスを行うのを検知した場合に、共有メモリ１２に配置されている例外処理プログラムにアクセスするのではなく、固有メモリ７ａ、７ｂの例外処理領域１２２に配置されている例外処理プログラムにアクセスする制御を行う。なお、ベクタ制御部３ａ、３ｂが上述したプロセッサ１ａ、１ｂの例外処理プログラムへのアクセス検知は、例外処理プログラム取得情報ＩＮＦＯａ、ＩＮＦＯｂを基にして判断する。
【００３９】
また、プロセッサ１ａ、１ｂが共有メモリ１２の例外処理プログラムにアクセスするのを防ぐため、固有メモリ７ａ、７ｂへアクセスを行う場合には、共有バスアクセス抑制信号ＩＮＨＩＢＩＴａ、ＩＮＨＩＢＩＴｂをバスバッファ４ａ、４ｂへ出力する。
【００４０】
バスバッファ４ａ、４ｂは、それぞれプロセッサ１ａ、１ｂに対応して設けられている。また、バスバッファ４ａ、４ｂは、ローカルバス５ａ、５ｂに接続されているプロセッサ１ａ、１ｂ、ベクタ取得部６ａ、６ｂ、ベクタ制御部３ａ、３ｂを、共有バス１４に接続する。バスバッファ４ａ、４ｂは、共有バスアクセス抑制信号ＩＮＨＩＢＩＴａ、ＩＮＨＩＢＩＴｂに応じて、プロセッサ１ａ、１ｂが共有メモリ１２にアクセスするのを防ぐ。
【００４１】
共有バスアービタ１１は、バスバッファ４ａ、４ｂに接続され、プロセッサ１ａ、１ｂからの共有バスアクセス要求を調停する。
【００４２】
割り込み制御部１０は、プロセッサ１ａ、１ｂの割り込みを制御する。
【００４３】
ＩＯ制御部１３は、マルチプロセッサシステム１００の外部との入出力を制御する。外部からの割込み要求があった場合、割込み要求信号を割り込み制御部１０へ出力する。ＩＯ制御部１３は、複数存在してもよい。そして、この場合、複数のＩＯ制御部１３がそれぞれ割込み要求信号を割り込み制御部１０へ出力する。また、ＮＭＩ割込み要求としてＮＭＩ要求信号を入力してもよい。これら割込み要求信号、ＮＭＩ要求信号が割込み制御部１０を経由してプロセッサ１ａ、１ｂへの割込み要求ＩＲＱ、ＮＭＩとなる。
【００４４】
図４にマルチプロセッサシステム１００の制御動作を説明するフローチャートを示す。図４を用いて、マルチプロセッサシステム１００の動作を説明する。また、図５にこの制御動作における共有メモリ１２と固有メモリ７ａ、７ｂとの対応関係を表す模式図を示す。
【００４５】
最初にベクタ取得制御部１５及びベクタ取得部６ａ、６ｂは、マルチプロセッサ１００の外部から入力されるシステムリセット信号ＳＹＳ＿ＲＥＳＥＴにより起動される（ステップＳ１００）。なお、この起動時では、プロセッサリセット信号ＲＥＳＥＴはアクティブ状態である。このため、プロセッサ１ａ、１ｂは、この時点では、それぞれリセット状態となっている。
【００４６】
次に、ベクタ取得部６ａ、６ｂは、システムリセット信号ＳＹＳ＿ＲＥＳＥＴによるシステムリセット解除を受けて、図５に示すように共有メモリ１２の例外ベクタ領域１１１に配置された例外ベクタテーブル１１８を各プロセッサの固有メモリ７ａ、７ｂのベクタ領域１２１へコピーする（ステップＳ１０１）。
【００４７】
次に、ベクタ取得部６ａ、６ｂは、例外ベクタ番号設定信号ＮＵＭＢＥＲａ、ＮＵＭＢＥＲｂで指定された例外ベクタ番号１１７に対応する例外処理プログラムの配置アドレスを選択する（ステップＳ１０２）。
【００４８】
次に、ステップＳ１０２にて選択された例外処理プログラムの配置アドレスを使用し、共有メモリ１２に配置された例外処理プログラム１１２〜１１６から対応する例外ベクタ番号１１７の例外処理プログラムを図５に示すように各プロセッサの固有メモリ７ａ、７ｂの例外処理領域１２２へコピーする（ステップＳ１０３）。
【００４９】
次に、ベクタ取得部６ａ、６ｂは、取得した例外処理プログラムのアドレス情報とサイズを例外処理プログラム取得情報ＩＮＦＯａ、ＩＮＦＯｂとしてベクタ制御部３ａ、３ｂへ送出すると共に、ベクタ取得完了通知信号ＦＩＮＩＳＨａ、ＦＩＮＩＳＨｂによりベクタ取得制御部１５へベクタ取得の完了を通知する（ステップＳ１０４）。
【００５０】
ベクタ取得制御部１５は、ベクタ取得部６ａ、６ｂから通知されるベクタ取得の完了を全て検知した時点でプロセッサリセット信号ＲＥＳＥＴによりプロセッサ１ａ、１ｂのリセットを解除する（ステップＳ１０５）。そして、プロセッサ１ａ、１ｂが起動する（ステップＳ１０６）。
【００５１】
ここで、従来技術のマルチプロセッサシステムＭＰ１では、プログラムが共有メモリに配置されるため、それぞれのプロセッサがプログラムを実行する際に共有バスのアクセス調停対象となり、アクセス調停待ち時間が生じてしまっていた。このため、実行するプログラムの実行時間が長くなるという課題があった。
【００５２】
しかし、本実施の形態のマルチプロセッサシステム１００では、特定のプログラムをプロセッサ１ａ、１ｂのそれぞれに対応する固有メモリ７ａ、７ｂからフェッチでき、共有メモリ１２へアクセスする必要がなくなり、上記従来技術での課題の原因となっていたアクセス調停の待ち時間が発生しない。このため、従来技術での課題であった実行するプログラムの実行時間が長くなる問題を解決することができ、実行するプログラムの実行時間を短縮することが可能となる。
【００５３】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施例では、プロセッサが２つの場合を想定しているが、更に複数のプロセッサを有するマルチプロセッサシステムであってもよい。なお、その場合、プロセッサ数に応じた構成が必要であることは言うまでもない。
【符号の説明】
【００５４】
１００  マルチプロセッサシステム
１ａ、１ｂ  プロセッサ
３ａ、３ｂ  ベクタ制御部
４ａ、４ｂ  バスバッファ
５ａ、５ｂ  ローカルバス
６ａ、６ｂ  ベクタ取得部
７ａ、７ｂ  固有メモリ
１０  割り込み制御部
１１  共有バスアービタ
１２  共有メモリ
１３  ＩＯ制御部
１４  共有バス
１５  ベクタ取得制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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