(57)【要約】【課題】回路面積を大きくすることなく、ヒューズメモリに格納可能なデータサイズを大きくすることを実現する。【解決手段】１６ビットデータを記憶するヒューズメモリとして以下の構成のものを提供する。すなわち、各々のドレインが高電位電源線に接続された４個のＮチャネル電界効果トランジスタ（トランジスタスイッチ）と、各々のソースが低電位電源線に接続された４個のＮチャネル電界効果トランジスタ（定電流源）と、各々の一方の端子が上記４個のトランジスタスイッチの何れかのソースに接続されており、かつ他方の端子が上記４個の定電流源の何れかに接続されている１６個のヒューズ素子と、各ヒューズ素子の一方の端子と高電位電源線との間に一つずつ介挿される１６個の抵抗と、を含み、各ヒューズ素子の一方の端子がデータの出力端となっていることを特徴とするヒューズメモリを提供する。【選択図】図２
2012209326.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源線に各々の一端が接続され、各々制御信号により個別的にＯＮ／ＯＦＦ切り換えが可能なＮ（Ｎは自然数）個の第１のスイッチング素子と、
前記第１の電源線とは異なる第２の電源線に各々の一端が接続され、各々制御信号により個別的にＯＮ／ＯＦＦ切り換えが可能なＭ（Ｍは自然数、ただし、Ｎ＝１のときＭは１以外の自然数）個の第２のスイッチング素子と、
各々の一方の端子が前記Ｎ個の第１のスイッチング素子の何れかの他端に接続され、かつ他方の端子が前記Ｍ個の第２のスイッチング素子の何れかの他端に接続され、当該ヒューズ素子を経由して前記第１の電源線から前記第２の電源線へ至る電流路がヒューズ素子毎に異なっているＬ個（ＬはＮ×Ｍと等しい自然数、またはＮ×Ｍよりも小さい自然数）のヒューズ素子と、
前記Ｌ個のヒューズ素子の各々の前記一方の端子と前記第１の電源線との間に各々介挿されたＬ個の抵抗とを含み、
前記Ｌ個のヒューズ素子の各々の前記一方の端子がデータの出力端となっている
ことを特徴とするヒューズメモリ。
【請求項２】
前記Ｌ個のヒューズ素子の各々の前記一方の端子からその接続先である前記第１のスイッチング素子の他端への電流の通過を阻止するダイオードが前記Ｌ個のヒューズ素子の各々の前記一方の端子とその接続先である前記第１のスイッチング素子の他端との間に介挿されていることを特徴とする請求項１に記載のヒューズメモリ。
【請求項３】
Ｌ＝一定という条件の下で、Ｎ若しくはＭの何れか一方が最小になるように、またはＮ＋Ｍの値が最小になるように、前記第１のスイッチング素子の個数Ｎおよび前記第２のスイッチング素子の個数Ｍが定められていることを特徴とする請求項１または２に記載のヒューズメモリ。
【請求項４】
Ｌが平方数である場合、Ｎ＝Ｍであることを特徴とする請求項３に記載のヒューズメモリ。
【請求項５】
第１の電源線に各々の一端が接続され、各々制御信号により個別的にＯＮ／ＯＦＦ切り換えが可能なＮ（Ｎは自然数）個の第１のスイッチング素子をウェハ上の第１の領域に形成し、
前記第１の電源線とは異なる第２の電源線に各々の一端が接続され、各々制御信号により個別的にＯＮ／ＯＦＦ切り換えが可能なＭ（Ｍは自然数、ただし、Ｎ＝１のときＭは１以外の自然数）個の第２のスイッチング素子と、各々の一方の端子が前記Ｎ個の第１のスイッチング素子の何れかの他端に接続され、かつ他方の端子が前記Ｍ個の第２のスイッチング素子の何れかの他端に接続され、当該ヒューズ素子を経由して前記第１の電源線から前記第２の電源線へ至る電流路がヒューズ素子毎に異なっているＬ個（ＬはＮ×Ｍと等しい自然数、またはＮ×Ｍよりも小さい自然数）のヒューズ素子と、前記Ｌ個のヒューズ素子の各々の前記一方の端子と前記第１の電源線との間に各々介挿されたＬ個の抵抗と、を当該ヒューズメモリに記憶されたデータを参照する回路とともに前記第１の領域とは異なる前記ウェハ上の第２の領域に、形成し、
前記Ｎ個の第１のスイッチング素子の各々と前記Ｍ個の第２のスイッチング素子の各々のＯＮ／ＯＦＦ制御を行って当該ヒューズメモリにデータを書き込んだ後に、前記ウェハから前記第２の領域のみを切り出すことにより作成され、前記Ｌ個のヒューズ素子の各々の前記一方の端子がデータの出力端となっている
ことを特徴とするヒューズメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導通の有無により１ビットのビット値を表すヒューズ素子を複数含んでいるヒューズメモリに関する。
【背景技術】
【０００２】
この種のヒューズメモリは、例えば地磁気センサやＡ／Ｄ変換器などの入力アナログ信号をデジタルデータに変換して出力する回路の出力特性を補正するための補正データを記憶する不揮発性メモリとして用いられることが多い（例えば、特許文献１参照）。図５は、Ｎビットのデータを記憶するヒューズメモリの構成例を示す図である。図５に示すように、このヒューズメモリは例えばポリシリコンなどで形成されたＮ個のヒューズ素子Ｆｎ（ｎ＝１〜Ｎ）を含んでおり、これらヒューズ素子の各々は、ＯＮ抵抗が充分に小さいＮチャネル電界効果トランジスタＴＳｎとともに、高電位側電源電圧ＶＤＤが印加される高電位電源線と低電位側電源電圧（図５に示す例では接地電位ＧＮＤ）が印加される低電位電源線との間に直列に介挿されている。ヒューズ素子ＦｎとＮチャネル電界効果トランジスタＴＳｎとの共通接続点Ｐｎと低電位電源線との間には、定電流源ＩＰｎ（例えば、Ｎチャネル電界効果トランジスタＴＳｎのＯＮ抵抗よりも充分に大きい抵抗値を有する抵抗）が介挿されており、当該共通接続点ＰｎにはインバータＩＮｎが接続されている。
【０００３】
図５に示すヒューズメモリでは、インバータＩＮｎ（ｎ＝１〜Ｎ）の各々の出力端が当該ヒューズメモリの出力端となっている。図５に示すヒューズメモリへのＮビットデータの書き込みは以下の要領で行われる。例えば第ｋビット（ＬＳＢ（第０）ビット〜ＭＳＢ（第Ｎ−１ビット）のうちの何れかのビット）が１であるデータを書き込む場合には、Ｎチャネル電界効果トランジスタＴＳｋ＋１をＯＮにする。すると、高電位電源線→ヒューズ素子Ｆｋ＋１→Ｎチャネル電界効果トランジスタＴＳｋ＋１→低電位電源線といった具合に電流が流れる。Ｎチャネル電界効果トランジスタＴＳｋ＋１のＯＮ抵抗は充分に小さいため、ヒューズ素子Ｆｋ＋１には非常に大きな電流値の電流が流れ、その電流のジュール熱によってヒューズ素子Ｆｋ＋１が焼き切れる。この状態でＮチャネル電界効果トランジスタＴＳｋ＋１をＯＦＦにすると、上記共通接続点Ｐｋ＋１の電位は低電位電源線の電位（すなわち、Ｌレベル）と等しくなり、インバータＩＮｋ＋１の出力はＨレベルになる。これに対して、Ｎチャネル電界効果トランジスタＴＳｋ＋１がＯＦＦ状態である状態（すなわち、ヒューズ素子Ｆｋ＋１が切れていない状態）では、上記共通接続点Ｐｋ＋１の電位は高電位電源線の電位（すなわち、Ｈレベル）と略等しくなり、インバータＩＮｋ＋１の出力はＬレベルになる。つまり、図５に示すヒューズメモリでは、ヒューズ素子Ｆｋ＋１を焼き切る（焼き切らない）ことにより、第ｋビットが１（０）であるデータが記憶されるのである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２７５９５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図５に示す従来のヒューズメモリでは、ヒューズ素子Ｆｎ（ｎ＝１〜Ｎ）の各々の導通（切断）の有無を制御するために１つのヒューズ素子に対してスイッチとして機能する電界効果トランジスタＴＳｎを１つ設ける必要があった。スイッチとして機能する電界効果トランジスタはヒューズ素子等に比較して大きな回路面積を占める。このため、従来のヒューズメモリでは、格納対象のデータのデータサイズ（ビット数）の増加に比例してヒューズメモリ全体の回路面積が大きくなってしまう、という問題があった。
本発明は上記課題に鑑みて為されたものであり、回路面積の増加を抑えつつ、ヒューズメモリに格納可能なデータサイズを大きくすることを可能にする技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、第１の電源線に各々の一端が接続され、各々制御信号により個別的にＯＮ／ＯＦＦ切り換えが可能なＮ（Ｎは自然数）個の第１のスイッチング素子と、前記第１の電源線とは異なる第２の電源線に各々の一端が接続され、各々制御信号により個別的にＯＮ／ＯＦＦ切り換えが可能なＭ（Ｍは自然数、ただし、Ｎ＝１のときＭは１以外の自然数）個の第２のスイッチング素子と、各々の一方の端子が前記Ｎ個の第１のスイッチング素子の何れかの他端に接続され、かつ他方の端子が前記Ｍ個の第２のスイッチング素子の何れかの他端に接続され、当該ヒューズ素子を経由して前記第１の電源線から前記第２の電源線へ至る電流路がヒューズ素子毎に異なっているＬ個（ＬはＮ×Ｍと等しい自然数、またはＮ×Ｍよりも小さい自然数）のヒューズ素子と、前記Ｌ個のヒューズ素子の各々の前記一方の端子と前記第１の電源線との間に各々介挿されたＬ個の抵抗とを含み、前記Ｌ個のヒューズ素子の各々の前記一方の端子がデータの出力端となっていることを特徴とするヒューズメモリ、を提供する。
【０００７】
このヒューズメモリにおいては、上記Ｎ個の第１のスイッチング素子（例えば、電界効果トランジスタ）のうちの何れか１つをＯＮにし、さらに上記Ｍ個の第２の電界効果スイッチング素子の何れかをＯＮにすると、これら２つのスイッチング素子にヒューズ素子が接続されている場合には、当該ヒューズ素子はそのヒューズ素子を流れる電流のジュール熱によって焼き切れる。ここで、ヒューズメモリに記憶させるデータのデータサイズが１６ビットである場合（すなわち、Ｌ=１６である場合）、例えば、（Ｎ，Ｍ）＝（４，４）（或いは、）（２，８））とすれば、当該ヒューズメモリに含まれる電界効果トランジスタの数はＮ＋Ｍ＝８個（或いは、１０個）となり、図５に示す従来のヒューズメモリに比較してスイッチング素子（図５に示す例では、電界効果トランジスタ）の数が減少する。換言すれば、本発明のヒューズメモリによれば、回路面積の増加を抑えつつ、ヒューズメモリに格納可能なデータサイズを大きくすることが可能になるのである。
【０００８】
より好ましい態様においては、前記Ｌ個のヒューズ素子の各々の前記一方の端子からその接続先である前記第１のスイッチング素子の他端への電流の通過を阻止するダイオードが前記Ｌ個のヒューズ素子の各々の前記一方の端子とその接続先である前記第１のスイッチング素子の他端との間に介挿されていることを特徴とする。このような態様においては、上記Ｎ個の第１のスイッチング素子のうちの何れか１つをＯＮにし、さらに上記Ｍ個の第２の電界効果スイッチング素子の何れかをＯＮにすることでこれらスイッチング素子に接続されているヒューズ素子を切断しようとしたときに、予期せぬ経路に沿って他のヒューズ素子に逆向きの電流（当該他のヒューズ素子の上記一方の端子からその接続先である第１のスイッチング素子の他端へ流れ込む電流）が流れることが当該他のヒューズ素子と第１のスイッチング素子との間に介挿されたダイオードによって阻止され、ヒューズ素子の誤切断が発生することが防止される。
【０００９】
上記ヒューズメモリにおいて、第１および第２のスイッチング素子としてＮチャネル電界効果トランジスタを用いると、第１のスイッチング素子はトランジスタスイッチの役割を果たし、第２のスイッチング素子は定電流源の役割を果たす。したがって、トランジスタスイッチの個数を少なく抑えたい（例えば、トランジスタスイッチの個数がヒューズメモリの回路面積に大きく寄与する場合）のであれば、Ｌ＝一定という条件の下でＮが最小になるように第１および第２のスイッチング素子の数を定めれば良く、逆に定電流源の数を少なく抑えたい（定電流源の個数がヒューズメモリの回路面積に大きく寄与する場合）のであれば、Ｌ＝一定という条件の下でＭが最小になるように第１および第２のスイッチング素子の数を定めれば良い。そして、トランジスタスイッチおよび定電流源の両方の数を抑えたい（トランジスタスイッチおよび定電流源の両方がヒューズメモリの回路面積に大きく寄与する場合）には、Ｌ＝一定という条件の下、Ｎ＋Ｍの値が最小となるように第１および第２のスイッチング素子の数を定めれば良い。また、Ｌ＝４，９，１６，２５といった具合にＬが平方数である場合には、Ｎ＝Ｍ＝Ｌの平方根、とすれば、Ｎ＋Ｍの値が最小となる。
【００１０】
また、本発明の別の態様においては、第１の電源線に各々接続されたＮ（Ｎは自然数）個の第１のスイッチング素子をウェハ上の第１の領域に形成し、前記第１の電源線とは異なる第２の電源線に各々接続されたＭ（Ｍは自然数、ただし、Ｎ＝１のときＭは１以外の自然数）個の第２のスイッチング素子と、各々の一方の端子が前記Ｎ個の第１のスイッチング素子の何れかに接続されており、かつ他方の端子が前記Ｍ個の第２のスイッチング素子の何れかに接続されているＬ（Ｎ×Ｍと等しい自然数、またはＮ×Ｍよりも小さい自然数）個のヒューズ素子であって、当該ヒューズ素子を経由して前記第１の電源線から前記第２の電源線へ至る電流路がヒューズ素子毎に異なっているＬ個のヒューズ素子と、前記Ｌ個のヒューズ素子の各々の前記一方の端子と前記第１の電源線との間に各々一つずつ介挿されるＬ個の抵抗と、を当該ヒューズメモリに記憶されるデータを参照する回路とともに前記第１の領域とは異なる前記ウェハ上の第２の領域に、形成し、前記Ｎ個の第１のスイッチング素子の各々と前記Ｍ個の第２のスイッチング素子の各々のＯＮ／ＯＦＦの組み合わせにより当該ヒューズメモリにデータを書き込んだ後に、前記ウェハから前記第２の領域のみを切り出すことにより作成され、前記Ｌ個のヒューズ素子の各々の前記一方の端子がデータの出力端となっていることを特徴とするヒューズメモリ、を提供する。
【００１１】
このような態様においては、第１のスイッチング素子はヒューズメモリに含まれていないため、従来のヒューズメモリに比較してさらに回路規模を小さくすることができると期待される。ここで、第１のスイッチング素子をヒューズメモリに含めないこととしたのは、第１のスイッチング素子はヒューズメモリへのデータ（Ｌビットデータ）の書き込みの際にのみ使用され、データの書き込みが完了すると不要になるからである。この点については実施形態の説明において明らかにする。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態のヒューズメモリ１２を含む半導体チップ１の構成例を示すブロック図である。
【図２】同ヒューズメモリ１２の構成例を示す図である。
【図３】同ヒューズメモリ１２に含まれるＮチャネル電界効果トランジスタＬｊ（ｊ＝１〜４）のドレイン電圧―ドレイン電流特性を示す図である。
【図４】同半導体チップ１に含まれるコントロールロジック回路１３が実行する補正データ書き込み処理の流れを示すフローチャートである。
【図５】従来のヒューズメモリの構成例を示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しつつ本発明を実施するための形態について説明する。
（Ａ：構成）
図１は、本発明の一実施形態のヒューズメモリ１２を含む半導体チップ１の構成例を示すブロック図である。この半導体チップ１は、例えば携帯電話機や携帯型ゲーム機に組み込まれる地磁気センサであり、地磁気の検出を行う地磁気センサ回路１１と、ヒューズメモリ１２と、この地磁気センサ全体の作動制御を行うコントロールロジック回路１３と、を１チップ化して構成されている。
【００１４】
地磁気センサ回路１１は、互いに直交する２軸（Ｘ軸、Ｙ軸）の感磁方向を有しており、これら感磁方向の各磁場の計測値を示すデジタルデータ（本実施形態では、上位８ビットがＸ方向の磁場を表し、下位８ビットがＹ方向の磁場を表す１６ビットデータ）をコントロールロジック回路１３に出力する。これら２軸が鉛直方向と直交するように地磁気センサ回路１１を配置することによって、地磁気の方向が検出される。この種の地磁気センサの出力特性はチップ毎に異なっていることが一般的である。例えば、上記Ｘ軸およびＹ軸の両者が鉛直方向（Ｚ軸）に直交するように支持しつつ一定の磁場（例えば、地磁気）の下でＺ軸を回転軸として上記磁気センサを一回転させたときの出力データが描く円（方位円）は、Ｘ軸およびＹ軸の交点を中心としたものとなることが理想であるが、上記出力特性のバラツキにより、当該方位円の中心はＸ軸およびＹ軸の交点からずれていることが一般的である。ヒューズメモリ１２には、当該ずれを補正するための補正データ（上位８ビットがＸ方向のずれを表し、下位８ビットがＹ方向のずれを表す１６ビットデータ）が記憶される。コントロールロジック回路１３は、地磁気センサ回路１１の出力データから、上記補正データを減算する（より正確には、出力データの上位８ビットから補正データの上位８ビットを減算し、出力データの下位８ビットから補正データの下位８ビットを減算する）ことで地磁気センサ回路１１の出力特性を補正するのである。
【００１５】
図２は、ヒューズメモリ１２の構成例を示す図である。本実施形態のヒューズメモリ１２は１６ビットのデータを記憶する不揮発性メモリであり、図２に示すように、ヒューズ素子Ｆｉｊ（ｉ＝１〜４，ｊ＝１〜４）と、Ｎチャネル電界効果トランジスタＣｉ（ｉ＝１〜４）およびＬｊ（ｊ＝１〜４）と、ダイオードＤｉｊ（ｉ＝１〜４，ｊ＝１〜４）と、抵抗Ｒｉｊ（ｉ＝１〜４，ｊ＝１〜４）とを含んでいる。
これら各構成要素の接続関係は以下の通りである。
【００１６】
Ｎチャネル電界効果トランジスタＣｉ（ｉ＝１〜４）の各々のドレインは、半導体チップ１の動作電圧ＶＤＤが印加される高電位電源線に接続されており、同トランジスタＣｉのソースはダイオードＤｉ１、Ｄｉ２、Ｄｉ３およびＤｉ４の各々を介してヒューズ素子Ｆｉ１、Ｆｉ２、Ｆｉ３およびＦｉ４の各々の一端Ｐｉ１、Ｐｉ２，Ｐｉ３およびＰｉ４に接続されている。ヒューズ素子Ｆｉｊの一端Ｐｉｊは、Ｎチャネル電界効果トランジスタＣｉのＯＮ抵抗よりも充分に大きい抵抗値を有する抵抗Ｒｉｊを介して高電位電源線に接続されている。そして、ヒューズ素子Ｆｉ１、Ｆｉ２、Ｆｉ３およびＦｉ４の各々の他端は、Ｎチャネル電界効果トランジスタＬ１、Ｌ２、Ｌ３、およびＬ４の各々のドレインに接続されており、Ｎチャネル電界効果トランジスタＬ１、Ｌ２、Ｌ３、およびＬ４の各々のソースは接地電位ＧＮＤが印加される低電位電源線に接続されている。Ｎチャネル電界効果トランジスタＣｉ（ｉ＝１〜４）の各々のゲートにはコントロールロジック回路１３から制御信号が与えられ、このコントロールロジック回路１３によってＮチャネル電界効果トランジスタＣｉのＯＮ／ＯＦＦ制御が各々別個に為される。Ｎチャネル電界効果トランジスタＬｊ（ｊ＝１〜４）についても同様である。
【００１７】
図２に示すヒューズメモリ１２では、ヒューズ素子Ｆｉｊ（ｉ＝１〜４、ｊ＝１〜４）を切断する（或いは切断しない）ことで、１６ビットデータの第ｋ（ｋ＝４×（ｉ−１）＋ｊ−１）ビットの書き込みが行われ、これら１６個のヒューズ素子Ｆｉｊの各々の一端Ｐｉｊがヒューズメモリ１２に書き込まれた１６ビットデータの第ｋビットの出力端となっている。ヒューズ素子Ｆｉｊ（ｉ＝１〜４、ｊ＝１〜４）の切断は、Ｎチャネル電界効果トランジスタＣｉ（ｉ＝１〜４）およびＮチャネル電界効果トランジスタＬｊ（ｊ＝１〜４）の各々のＯＮ／ＯＦＦを操作することにより実現される。より詳細に説明すると、図２のＮチャネル電界効果トランジスタＣｉ（ｉ＝１〜４）の各々は図５に示す従来のヒューズメモリにおけるＮチャネル電界効果トランジスタＴＳｋと同様にトランジスタスイッチの役割を果たすスイッチング素子である。一方、図２のＮチャネル電界効果トランジスタＬｊ（ｊ＝１〜４）の各々は図３に示すドレイン電圧（ドレイン・ソース間電圧）ＶＤＳ―ドレイン電流ＩＤＳ特性を有しており、ドレイン電圧ＶＤＳが充分高い場合には定電流源として機能する。本実施形態では、Ｎチャネル電界効果トランジスタＬｊ（ｊ＝１〜４）として、ヒューズ素子Ｆｉｊを焼き切るのに充分な大きさの飽和電流ＩＤを流すものが採用されている。
【００１８】
図２を参照すれば明らかなように、ヒューズメモリ１２においては、ヒューズ素子Ｆｉｊ毎にそのヒューズ素子Ｆｉｊを経由して高電位電源線から低電位電源線に至る電流経路が異なっている。より詳細に説明すると、Ｎチャネル電界効果トランジスタＣｉおよびＬｊの両者をＯＮ状態にすると、抵抗Ｒｉｊの抵抗値はＮチャネル電界効果トランジスタＣｉのＯＮ抵抗に比較して充分に大きいため、高電位電源線→Ｎチャネル電界効果トランジスタＣｉ→ダイオードＤｉｊ→ヒューズ素子Ｆｉｊ→Ｎチャネル電界効果トランジスタＬｊ→低電位電源線といった電流路が形成される。このような電流路が形成されると、Ｎチャネル電界効果トランジスタＣｉのＯＮ抵抗は充分に小さいため、Ｎチャネル電界効果トランジスタＬｊのドレイン電圧ＶＤＳはＶＤＤに略等しくなり、ヒューズ素子Ｆｉｊには飽和電流ＩＤに略等しい電流が流れる。このため、図２に示すヒューズメモリ１２では、Ｎチャネル電界効果トランジスタＣｉおよびＬｊの両者をＯＮ状態とすると、ヒューズ素子Ｆｉｊが焼き切れるのである。このように、ヒューズ素子Ｆｉｊが焼き切れた状態では、当該ヒューズ素子Ｆｉｊの一端Ｐｉｊの電位は高電位電源線の電位ＶＤＤ（すなわち、Ｈレベル）に等しくなる。なお、Ｎチャネル電界効果トランジスタＬｊがＯＦＦ状態である場合（すなわち、Ｎチャネル電界効果トランジスタＬｊが定電流源として機能していない場合）には、Ｎチャネル電界効果トランジスタＣｉをＯＮ状態にしたとしてもヒューズ素子Ｆｉｊが焼き切れることがないことは言うまでもない。
【００１９】
これに対して、Ｎチャネル電界効果トランジスタＣｉがＯＦＦ状態であれば、Ｎチャネル電界効果トランジスタＬｊをＯＮ状態にしたとしても、ヒューズ素子Ｆｉｊが焼き切れることはない。何故ならば、Ｎチャネル電界効果トランジスタＣｉがＯＦＦ状態であり、かつＮチャネル電界効果トランジスタＬｊがＯＮ状態である場合には、高電位電源線→抵抗Ｒｉｊ→ヒューズ素子Ｆｉｊ→Ｎチャネル電界効果トランジスタＬｊ→低電位電源線といった電流路が形成されるのであるが、抵抗Ｒｉｊは充分に大きな抵抗値を有しているため、Ｎチャネル電界効果トランジスタＬｊのドレイン電圧ＶＤＳは接地電位ＧＮＤに略等しいものとなり、ヒューズ素子Ｆｉｊを流れる電流の電流値は飽和電流ＩＤに比較して充分に小さいからである。また、この場合は、ヒューズ素子Ｆｉｊの一端Ｐｉｊの電位は低電位電源線の電位ＧＮＤ（すなわち、Ｌレベル）に略等しくなる。
以上が本実施形態のヒューズメモリ１２の構成である。
【００２０】
（Ｂ：ヒューズメモリ１２への補正データの書き込み）
次いで、地磁気センサ回路１１の出力特性を補正するための補正データをヒューズメモリ１２へ書き込む手順について説明する。
【００２１】
補正データの生成は、ＬＳＩテスタおよび外部磁場付与用コイル等を用いて以下の要領で行われる。まず、半導体チップ１が形成されたウェハをＬＳＩテスタに接続し、様々な方向の磁場を半導体チップ１に付与するようにＬＳＩテスタを用いて外部磁場付与用コイルの駆動制御を行いつつ、コントロールロジック回路１３を介して磁気センサ回路１１の出力データを取得する処理を繰り返す。この出力データから前述した方位円をＸＹ平面上に描画すれば、理想的には、その中心は上記ＸＹ平面の原点と一致することになる。換言すれば、上記ＸＹ平面の原点と上記方位円の中心とのずれとして補正データが得られるのである。なお、地磁気センサの出力特性を補正するための補正データの生成方法の詳細については前掲特許文献１を参照されたい。
【００２２】
本実施形態では、上記のようにして得られる補正データを、ＬＳＩテスタを用いてコントロールロジック回路１３の作動制御を行ってヒューズメモリ１２へ書き込むのである。図４は、ＬＳＩテスタによる制御の下でコントロールロジック回路１３が実行する補正データ書き込み処理の流れを示すフローチャートである。図４に示すように、コントロールロジック回路１３は、まず、ヒューズメモリ１２にてトランジスタスイッチとして機能する４個のＮチャネル電界効果トランジスタＣ１、Ｃ２、Ｃ３およびＣ４のうちから操作対象のものを指定するためのカウンタｉに１をセットする（ステップＳＡ１２００）。次いで、コントロールロジック回路１３は、カウンタｉの値が４以下であるか否かを判定し（ステップＳＡ１２１０）、その判定結果が“Ｙｅｓ”である場合には、ステップＳＡ１２２０以降の処理を実行する。逆に、ステップＳＡ１２１０の判定結果がＮｏである場合には、コントロールロジック回路１３は、Ｎチャネル電界効果トランジスタＣ１、Ｃ２、Ｃ３およびＣ４の全てをＯＦＦ状態にし、さらに、Ｎチャネル電界効果トランジスタＬｊ（ｊ＝１〜４）の全てをＯＮ状態にして（ステップＳＡ１２９０）、補正データ書き込み処理を終了する。
【００２３】
ステップＳＡ１２１０の判定結果が“Ｙｅｓ”である場合に実行されるステップＳＡ１２２０では、コントロールロジック回路１３は、Ｎチャネル電界効果トランジスタＣｉをＯＮ状態にする。次いで、コントロールロジック回路１３は、ヒューズメモリ１２にて定電流源の役割を果たす４個のＮチャネル電界効果トランジスタＬ１、Ｌ２、Ｌ３およびＬ４のうちから操作対象のものを指定するためのカウンタｊに１をセットし（ステップＳＡ１２３０）、このカウンタｊの値が４以下であるか否かを判定する（ステップＳＡ１２４０）。
【００２４】
ステップＳＡ１２４０の判定結果が“Ｎｏ”である場合には、コントロールロジック回路１３は、Ｎチャネル電界効果トランジスタＣｉをＯＦＦ状態にした後にカウンタｉに１を加算（ステップＳＡ１２８０）し、ステップＳＡ１２１０以降の処理を繰り返し実行する。逆に、ステップＳＡ１２４０の判定結果が“Ｙｅｓ”である場合には、コントロールロジック回路１３は、ＬＳＩテスタおよび外部磁場付与用コイルを用いて作成した補正データの第ｋビット（ただし、ｋ＝４×（ｉ−１）＋ｊ−１）の値が１であるか否かを判定する（ステップＳＡ１２５０）。
【００２５】
ステップＳＡ１２５０の判定結果が“Ｙｅｓ”である場合には、コントロールロジック回路１３は、Ｎチャネル電界効果トランジスタＬｊをＯＮ状態にした後に再度ＯＦＦ状態に戻し（ステップＳＡ１２６０）、その後にカウンタｊに１を加算（ステップＳＡ１２７０）してステップＳＡ１２４０以降の処理を繰り返し実行する。逆に、ステップＳＡ１２５０の判定結果が“Ｎｏ”である場合には、コントロールロジック回路１３は、ステップＳＡ１２７０の処理のみを実行した後にステップＳＡ１２４０以降の処理を繰り返し実行する。
【００２６】
上記ステップＳＡ１２６０の処理が実行される場合、Ｎチャネル電界効果トランジスタＣｉは必ずＯＮ状態となっている。このため、ステップＳＡ１２６０の処理にてＮチャネル電界効果トランジスタＬｊがＯＮ状態にされると、高電位電源線→Ｎチャネル電界効果トランジスタＣｉ→ダイオードＤｉｊ→ヒューズ素子Ｆｉｊ→Ｎチャネル電界効果トランジスタＬｊ→低電位電源線といった経路に沿って電流（前述したように、Ｎチャネル電界効果トランジスタＬｊの飽和電流に略等しい電流）が流れ、ヒューズ素子Ｆｉｊが焼き切れる。補正データの第ｋビットの値が１である場合には、このようにしてヒューズメモリ１２に対する当該第ｋビットのデータの書き込みが行われるのである。逆に、補正データの第ｋビットの値が０である場合には、ステップＳＡ１２６０の処理が実行されることはなく、ヒューズ素子Ｆｉｊが切断されることもない、このように補正データの第ｋビットの値が０である場合には、ヒューズ素子Ｆｉｊを切断しないことによってその値の書き込みが行われるのである。
以上が補正データ書き込み処理の流れである。
【００２７】
なお、図４に示す例では、Ｎチャネル電界効果トランジスタＣｉ（ｉ＝１〜４）を１つずつＯＮ状態にし、補正対象データの第ｋ（ｋ＝４×（ｉ−１）＋ｊ−１）の値に応じてＮチャネル電界効果トランジスタＬｊ（ｊ＝１〜４）のＯＮ／ＯＦＦ制御を１つずつ行ったが、Ｎチャネル電界効果トランジスタＬｊ（ｊ＝１〜４）のＯＮ／ＯＦＦ制御を並列に（すなわち、ｊ＝１〜４の各々についてのステップＳＡ１２５０〜ＳＡ１２７０の処理を並列に）行っても良い。この場合、例えば、Ｎチャネル電界効果トランジスタＣ１をＯＮ状態にし、Ｎチャネル電界効果トランジスタＬ１およびＬ２を同時にＯＮ状態にすると、ダイオードＤ２１が無ければ、図２に示す電流路Ｃに沿って高電位電源→電界効果トランジスタＣ１→ヒューズ素子Ｆ２１→ヒューズ素子Ｆ２２→電界効果トランジスタＬ２といった具合にも電流が流れ、上記スイッチ操作とは無関係なヒューズ素子Ｆ２１およびＦ２２が焼切れてしまう虞がある。本実施形態のダイオードＤｉｊ（ｉ＝１〜４、ｊ＝１〜４）はヒューズ素子Ｆｉｊに逆向きの電流（ヒューズ素子Ｆｉｊの他端から流入し当該ヒューズ素子の一端Ｐｉｊから流れ出る方向の電流：図２の電流路Ｃではヒューズ素子Ｆ２１を流れる電流）が流れることを阻止し、ヒューズ素子の誤切断が発生しないようにするために設けられているのである。したがって、図４に示す例のように、Ｎチャネル電界効果トランジスタＣｉ（ｉ＝１〜４）を１つずつＯＮ状態にし、補正対象データの第ｋ（ｋ＝４×（ｉ−１）＋ｊ−１）の値に応じてＮチャネル電界効果トランジスタＬｊ（ｊ＝１〜４）のＯＮ／ＯＦＦ制御を１つずつ行う態様であれば、上記逆向きの電流が流れることはないため、ダイオードＤｉｊ（ｉ＝１〜４、ｊ＝１〜４）は必ずしも必須ではない。また、Ｎチャネル電界効果トランジスタＬｊ（ｊ＝１〜４）を１つずつＯＮ状態にし、補正対象データの第ｋ（ｋ＝４×（ｉ−１）＋ｊ−１）の値に応じてＮチャネル電界効果トランジスタＣｉ（ｉ＝１〜４）のＯＮ／ＯＦＦ制御を１つずつ行って補正データの書き込みを行うようにしても勿論良く、Ｎチャネル電界効果トランジスタＣｉ（ｉ＝１〜４）のＯＮ／ＯＦＦ制御を並列に行うようにしても良い。
【００２８】
さて、ここで注目すべき点は、ヒューズメモリ１２にてトランジスタスイッチの役割を果たすＮチャネル電界効果トランジスタは４個（定電流源の役割を果たすものを含めても８個）であり、図５に示す従来のヒューズメモリに比較して少なくなっている、という点である。このように、ヒューズメモリ１２にてトランジスタスイッチの役割を果たすＮチャネル電界効果トランジスタの数が従来よりも大幅に削減されたのは、複数のヒューズ素子（上記実施形態では、４個のヒューズ素子）が１つのトランジスタスイッチを共有しているからである（定電流源の役割を果たすＮチャンル電界効果トランジスタについても同様）。
【００２９】
このように、本実施形態によれば、複数のヒューズ素子に１つのトランジスタスイッチ（或いは、定電流源）を共有させているため、ヒューズメモリに格納するデータのデータサイズ（すなわち、ヒューズメモリに含まれるヒューズ素子の個数）を増加させても、トランジスタスイッチ（或いは、定電流源）の役割を果たすＮチャネル電界効果トンジスタの個数の増加は緩やかなものとなり、ヒューズメモリ全体の回路面積の増加を抑えることができる。つまり、本実施形態によれば、回路面積の増加を抑えつつ、ヒューズメモリに格納可能なデータサイズを大きくすることが可能になるのである。
【００３０】
（Ｃ：変形）
以上本発明の一実施形態について説明したが、かかる実施形態に以下に述べる変形を加えても勿論良い。
（１）上述した実施形態では、地磁気センサの出力特性を補正するための補正データの格納先として本発明のヒューズメモリを用いたが、本発明のヒューズメモリの適用範囲はこれに限定されるものではない。例えばＡ／Ｄ変換器などアナログ信号が入力され、デジタルデータを出力する回路であればどのようなものであっても、その出力特性を補正するための補正データの格納先として本発明のヒューズメモリを用いることができる。
【００３１】
（２）上述した実施形態では、トランジスタスイッチの役割を果たすＮチャネル電界効果トランジスタＣｉ（ｉ＝１〜４）の各々を、４個のヒューズ素子Ｆｉ１、Ｆｉ２、Ｆｉ３およびＦｉ４に共有させ、かつ、定電流源の役割を果たすＮチャネル電界効果トランジスタＬｊ（ｊ＝１〜４）の各々を４個のヒューズ素子Ｆ１ｊ、Ｆ２ｊ、Ｆ３ｊおよびＦ４ｊに共有させた。しかし、トランジスタスイッチの役割を果たすＮチャネル電界効果トランジスタＣｉのみを複数のヒューズ素子に共有させてヒューズメモリを構成しても良い。例えば、１６ビットのデータを記憶するヒューズメモリ（すなわち、１６個のヒューズ素子を含むヒューズメモリ）の場合、これら１６個のヒューズ素子にトランジスタスイッチの役割を果たす一つのＮチャネル電界効果トランジスタＣを共有させ、ヒューズ素子毎に低電流源として機能するＮチャネル電界効果トランジスタＬを設けるのである。このような態様によっても従来のヒューズメモリ（図５参照）に比較してトランジスタスイッチの数を削減することができる。
【００３２】
（３）前述したように、Ｌ（２以上の自然数）ビットデータを記憶するにはＬ個のヒューズ素子が必要である。ここで、Ｌが素数ではない場合、Ｌ＝ａ×ｂといった具合にＬを２つの数ａおよびｂの積で表すことができる。つまり、Ｌ（素数ではない）ビットデータを記憶するヒューズメモリが必要である場合には、Ｌ個のヒューズ素子を各々ｂ個ずつのヒューズ素子からなるａ組のグループ（但し、ａ×ｂ＝Ｌ）に分け、これらａ組のグループの各々に対して１つずつトランジスタスイッチとして機能するＮチャネル電界効果トランジスタを設け、これらＮチャネル電界効果トランジスタの各々と各ヒューズ素子との共通接続点をＬ個の抵抗の各々を介して高電位電源線に接続し、さらに、定電流源として機能するｂ個のＮチャネル電界効果トランジスタの各々に、各組に属するｂ個のヒューズ素子の各々が１つずつ接続されるようにヒューズメモリを構成するようにすれば良い。
【００３３】
ここで注意するべき点は、素数ではない数Ｌを２つの数ａおよびｂの積で表す場合、その表し方は一通りではない、という点である。例えば、Ｌ＝１６の場合、（ａ，ｂ）＝（２，８）、（４，４）、（１，１６）といった具合に複数通りの表し方が考えられる。そこで、トランジスタスイッチの役割を果たすＮチャネル電界効果トランジスタを少なく抑える必要がある場合には、ａが最小になるようにｂ（すなわち、定電流源として機能するＮチャネル電界効果トランジスタの数）を定めれば良く、トランジスタスイッチの役割を果たすＮチャネル電界効果トランジスタに加えて定電流源の役割を果たすＮチャネル電界効果トランジスタの数も少なく抑える必要がある場合には、ａ＋ｂが最小になるようにａおよびｂを選べば良い。
【００３４】
また、上記Ｌが素数である場合には、Ｌ´（Ｌよりも大きく、かつ素数ではない数のうちで最小のもの）個のヒューズ素子と、トランジスタスイッチとして機能するａ個のＮチャネル電界効果トランジスタと定電流源として機能するｂ個のＮチャネル電界効果トランジスタ（ただし、ａ×ｂ＝Ｌ´）と、Ｌ´個の抵抗によりヒューズメモリを構成し、それらＬ´個のヒューズ素子のうち（Ｌ´−Ｌ）個を使用しないようにすれば良い。また、Ｌ個のヒューズ素子と、トランジスタスイッチとして機能するａ個のＮチャネル電界効果トランジスタと定電流源として機能するｂ個のＮチャネル電界効果トランジスタ（ただし、ａ×ｂ＝Ｌ´）とＬ個の抵抗とによりヒューズメモリを構成し、Ｌ´組のトランジスタスイッチおよび定電流源の組み合わせのうち、Ｌ組のみを上記Ｌ個のヒューズ素子の各々に接続し、残りの（Ｌ´−Ｌ）組についてはトランジスタスイッチとして機能するＮチャネル電界効果トランジスタのソースと定電流源として機能するＮチャネル電界効果トランジスタのドレインとを直結（或いは断線）させておいても良い。
【００３５】
（４）ヒューズメモリ１２のＮチャネル電界効果トランジスタＣｉ（ｉ＝１〜４）の各々は、ヒューズメモリ１２への補正データの書き込みの際にのみ使用され、補正データの書き込みが完了した後は使用されることはない。そこで、チップ製造の段階においてＮチャネル電界効果トランジスタＣｉを半導体ウェハ上の第１の領域に形成し、ヒューズメモリ１２のその他の構成要素（ヒューズ素子Ｆｉｊ、ダイオードＤｉｊ、抵抗ＲｉｊおよびＮチャネル電界効果トランジスタＬｊ）と地磁気センサ回路１１とコントロールロジック回路１３（すなわち、ヒューズメモリ１２に記憶されたデータを参照する回路）と、を上記第１の領域とは異なる第２の領域（図２では、点線により第１および第２の領域の境界を明示）に形成し、Ｎチャネル電界効果トランジスタＣｉおよびＬｊのＯＮ／ＯＦＦ制御を行ってヒューズメモリ１２に補正データを書き込んだ後に上記第２の領域のみを切り出して半導体チップ（或いは当該半導体チップに含まれるヒューズメモリ）を作成するようにしても勿論良い。
【００３６】
（５）上述した実施形態では、Ｎチャネル電界効果トランジスタをトランジスタスイッチおよび定電流源として用いたが、Ｐチャネル電界効果トランジスタを用いることも可能である。また、上述した実施形態では、トランジスタスイッチおよび定電流源の両者を電界効果トランジスタで構成したが、バイポーラ型トランジスタなどの他のスイッチング素子を用いてトランジスタスイッチおよび定電流源の何れか一方（或いは両方）を構成しても勿論良い。
【符号の説明】
【００３７】
１…半導体チップ、１１…地磁気センサ回路、１２…ヒューズメモリ、１３…コントロールロジック回路、Ｆｉｊ（ｉ＝１〜４、ｊ＝１〜４）…ヒューズ素子、Ｃｉ（ｉ＝１〜４），Ｌｊ（ｊ＝１〜４）…Ｎチャネル電界効果トランジスタ、Ｄｉｊ（ｉ＝１〜４、ｊ＝１〜４）…ダイオード、Ｒｉｊ（ｉ＝１〜４，ｊ＝１〜４）…抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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