(57)【要約】【課題】１０ｎｍ程度の溝を有する微細構造物を安価で簡便かつ高精度に作製可能な微細構造物の製造方法、該微細構造物の製造方法により製造される微細構造物、及び該微細構造物を有する電界効果型半導体素子を提供すること。【解決手段】本発明の微細構造物の製造方法は、トップダウン形成法により、基板上に少なくとも２つの凸状の形状からなる第１の構造体を形成する第１の構造体形成工程と、ボトムアップ形成法により、前記第１の構造体が形成された基板上に形成材料を堆積させ、隣接する前記第１の構造体の中間位置に凹状の溝を有する第２の構造体を形成する第２の構造体形成工程と、を含むことを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
トップダウン形成法により、基板上に少なくとも２つの凸状の形状からなる第１の構造体を形成する第１の構造体形成工程と、
ボトムアップ形成法により、前記第１の構造体が形成された基板上に形成材料を堆積させ、隣接する前記第１の構造体の中間位置に凹状の溝を有する第２の構造体を形成する第２の構造体形成工程と、
を含むことを特徴とする微細構造物の製造方法。
【請求項２】
隣接する第１の構造体の間の最短距離をＬとし、第２の構造体の堆積厚みをａとしたとき、Ｌ−２ａで表される溝幅を有する溝を形成する請求項１に記載の微細構造物の製造方法。
【請求項３】
Ｌが１ｎｍ〜１，０００ｎｍである請求項２に記載の微細構造物の製造方法。
【請求項４】
ａが、次式、０．１ｎｍ≦ａ＜０．５Ｌの関係を満たす請求項２から３のいずれかに記載の微細構造物の製造方法。
【請求項５】
トップダウン形成法が電子線リソグラフィ法である請求項１から４のいずれかに記載の微細構造物の製造方法。
【請求項６】
ボトムアップ形成法が原子層堆積法である請求項１から５のいずれかに記載の微細構造物の製造方法。
【請求項７】
第１の構造体が金属電極である請求項１から６のいずれかに記載の微細構造物の製造方法。
【請求項８】
第２の構造体が絶縁膜である請求項１から７のいずれかに記載の微細構造物の製造方法。
【請求項９】
基板上に、第１の構造体と第２の構造体とを有する微細構造物であって、
前記第１の構造体と前記第２の構造体とが、請求項１から８のいずれかに記載の微細構造物の製造方法により製造されることを特徴とする微細構造物。
【請求項１０】
請求項９に記載の微細構造物を有する電界効果型半導体素子であって、
２つの第１の構造体が一対のソース電極とドレイン電極をなし、
第２の構造体がゲート絶縁膜をなし、
前記第２の構造体が有する溝にゲート電極が配されることを特徴とする電界効果型半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トップダウン形成法とボトムアップ形成法とを併用して、１０ｎｍ程度の溝を有する微細構造物を安価で簡便かつ高精度に作製可能とする微細構造物の製造方法、該微細構造物の製造方法により製造される微細構造物、及び該微細構造物を有する電界効果型半導体素子に関する。
【背景技術】
【０００２】
近年、ナノテクノロジーで総称される微細加工技術が大きく注目され、ナノサイズの微細構造物を加工する方法として、幾つかの方法が実用化されてきている。
例えば、大きなサイズの材料から始めてナノサイズの構造を生み出す形成法であるトップダウン形成法においては、超高電圧電子ビーム露光装置等を用いたリソグラフィ技術やＡＦＭ微細加工技術により、１０ｎｍ程度の微細構造物を加工することができる（例えば、非特許文献１参照）。
また、小さなサイズの材料から始めてナノサイズの構造を生み出す形成法であるボトムアップ形成法においては、分子の堆積法により、数ｎｍ程度の微細構造物を加工することができる（例えば、非特許文献２参照）。
【０００３】
しかしながら、前記トップダウン形成法により１０ｎｍ程度の微細構造物を加工する場合、用いる装置が非常に高価となり、実施が容易でないという問題がある。
また、前記ボトムアップ形成法により微細構造物を加工する場合、前記微細構造物がある程度大きな加工領域を有するようになると、それら全体を加工することが容易でないという問題がある。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｅ．Ｂ．Ｃｏｏｐｅｒ，ｅｔ．ａｌ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，７５，３５６６（１９９９）
【非特許文献２】Ａ．Ｈａｔｚｏｒ  ｅｔ  ａｌ．Ｓｃｉｅｎｃｅ２９１  １０１９（２００１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、従来における前記諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、１０ｎｍ程度の溝を有する微細構造物を安価で簡便かつ高精度に作製可能な微細構造物の製造方法、該微細構造物の製造方法により製造される微細構造物、及び該微細構造物を有する電界効果型半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞  トップダウン形成法により、基板上に少なくとも２つの凸状の形状からなる第１の構造体を形成する第１の構造体形成工程と、ボトムアップ形成法により、前記第１の構造体が形成された基板上に形成材料を堆積させ、隣接する前記第１の構造体の中間位置に凹状の溝を有する第２の構造体を形成する第２の構造体形成工程と、を含むことを特徴とする微細構造物の製造方法。
＜２＞  隣接する第１の構造体の間の最短距離をＬとし、第２の構造体の堆積厚みをａとしたとき、Ｌ−２ａで表される溝幅を有する溝を形成する前記＜１＞に記載の微細構造物の製造方法。
＜３＞  Ｌが１ｎｍ〜１，０００ｎｍである前記＜２＞に記載の微細構造物の製造方法。
＜４＞  ａが、次式、０．１ｎｍ≦ａ＜０．５Ｌの関係を満たす前記＜２＞から＜３＞のいずれかに記載の微細構造物の製造方法。
＜５＞  トップダウン形成法が電子線リソグラフィ法である前記＜１＞から＜４＞のいずれかに記載の微細構造物の製造方法。
＜６＞  ボトムアップ形成法が原子層堆積法である前記＜１＞から＜５＞のいずれかに記載の微細構造物の製造方法。
＜７＞  第１の構造体が金属電極である前記＜１＞から＜６＞のいずれかに記載の微細構造物の製造方法。
＜８＞  第２の構造体が絶縁膜である前記＜１＞から＜７＞のいずれかに記載の微細構造物の製造方法。
＜９＞  基板上に、第１の構造体と第２の構造体とを有する微細構造物であって、前記第１の構造体と前記第２の構造体とが、前記＜１＞から＜８＞のいずれかに記載の微細構造物の製造方法により製造されることを特徴とする微細構造物。
＜１０＞  前記＜９＞に記載の微細構造物を有する電界効果型半導体素子であって、２つの第１の構造体が一対のソース電極とドレイン電極をなし、第２の構造体がゲート絶縁膜をなし、前記第２の構造体が有する溝にゲート電極が配されることを特徴とする電界効果型半導体素子。
【発明の効果】
【０００７】
本発明によれば、従来技術における前記諸問題を解決することができ、１０ｎｍ程度の溝を有する微細構造物を安価で簡便かつ高精度に作製可能な微細構造物の製造方法、該微細構造物の製造方法により製造される微細構造物、及び該微細構造物を有する電界効果型半導体素子を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】微細構造物の製造方法の概要を示す説明図（１）である。
【図２】微細構造物の製造方法の概要を示す説明図（２）である。
【図３】微細構造物の製造方法の概要を示す説明図（３）である。
【図４】微細構造物の製造方法の概要を示す説明図（４）である。
【図５】ソース電極及びドレイン電極が形成された状態の微細構造物の上面像を撮像した電子顕微鏡写真である。
【図６（ａ）】絶縁膜が形成された状態の微細構造物の上面像を撮像した電子顕微鏡写真である。
【図６（ｂ）】図６（ａ）における微細構造物の俯瞰像を撮像した電子顕微鏡写真である。
【図７（ａ）】ゲート電極が形成された状態の微細構造物の上面像を撮像した電子顕微鏡写真である。
【図７（ｂ）】図７（ａ）における微細構造物の俯瞰像を撮像した電子顕微鏡写真である。
【発明を実施するための形態】
【０００９】
（微細構造物の製造方法）
本発明の微細構造物の製造方法は、少なくとも、第１の構造体形成工程と、第２の構造体形成工程とを含む。
【００１０】
＜第１の構造体形成工程＞
前記第１の構造体形成工程は、トップダウン形成法により、基板上に少なくとも２つの凸状の形状からなる第１の構造体を形成する工程である。
【００１１】
前記トップダウン形成法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、電子線リソグラフィー法、光露光法、液浸露光法、ナノインプリント法、ＡＦＭ微細加工法等が挙げられるが、優れた位置精度で前記第１の構造体を容易に形成することができる観点から、電子線リソグラフィー法が好ましい。なお、この電子線リソグラフィー法による第１の構造体の形成は、例えば、公知の電子線描画装置を用いて実施することができる。
【００１２】
前記基板としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、シリコン基板、ガリウムヒ素等の半導体基板、サファイア、石英等の絶縁基板が挙げられる。
【００１３】
前記第１の構造体による構築物としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、金属電極が挙げられる。
前記第１の構造体の形成材料としては、前記トップダウン形成法による加工が可能である限り特に制限はなく、目的に応じて適宜選択することができ、例えば、前記構築物が金属電極である場合には、Ａｌ、Ａｇ、Ａｕ、Ｔｉ、Ｐｔ、Ｎｉ、Ｐｄ、Ｐｂ、Ｃｏ、Ｆｅ、Ｃｕ等を挙げることができる。
【００１４】
前記基板上に前記第１の構造体を形成する間隔としては、特に制限はなく、目的に応じて適宜選択することができるが、隣接する前記第１の構造体の間の最短距離をＬとしたとき、Ｌが１ｎｍ〜１，０００ｎｍである間隔とされることが好ましい。
Ｌを前記数値範囲に設定することで、後述する第２の構造体に形成される凹状の溝の溝幅を狭小化して調整することができるとともに、前記溝幅に対して比較的大きな数値範囲であることから、前記間隔をもって配される前記第１の構造体を、前記トップダウン形成法により位置精度良く、容易に形成することができる。
【００１５】
＜第２の構造体形成工程＞
前記第２の構造体形成工程は、ボトムアップ形成法により、前記第１の構造体が形成された基板上に形成材料を堆積させ、隣接する前記第１の構造体の中間位置に凹状の溝を有する第２の構造体を形成する工程である。
【００１６】
前記ボトムアップ形成法としては、前記基板上に形成材料を堆積させる方法であれば、特に制限はなく、目的に応じて適宜選択することができ、例えば、原子層堆積法（ＡＬＤ法）、真空蒸着法、化学気相成長法（ＣＶＤ法）、スパッタ堆積法等が挙げられるが、前記形成材料の堆積厚みを原子レベルの正確さで容易に制御可能である観点から、原子層堆積法が好ましい。なお、この原子層堆積法による第２の構造体の形成は、例えば、公知の原子層堆積装置を用いて実施することができる。
【００１７】
前記第２の構造体による構築物としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、絶縁膜が挙げられる。
前記第２の構造体の形成材料としては、前記ボトムアップ形成法による堆積が可能である限り特に制限はなく、前記目的に応じて適宜選択することができ、例えば、前記構築物が絶縁膜である場合には、酸化アルミ、酸化シリコン、窒化シリコン、酸化ハフニウム等を挙げることができる。
【００１８】
本発明の前記微細構造物の製造方法は、凸状に形成される前記第１の構造体と、隣接する前記第１の構造体の間に位置する前記基板とで凹状の形状をなす谷状の微細構造に対し、その形状に追従させるように前記第２の構造体の形成材料を堆積させることで、前記第２の構造体に溝を形成する。
このように形成される前記第２の構造体の溝としては、隣接する前記第１の構造体の間の間隔と、前記第２の構造体の堆積厚みとを調整することで、容易に１０ｎｍオーダーの溝幅を有するように形成することができる。
即ち、本発明の前記微細構造物の製造方法においては、前記トップダウン形成法又は前記ボトムアップ形成法により、直接的に１０ｎｍオーダーの溝幅を有する微細構造物を形成する必要はなく、この溝幅よりも大きなサイズで隣接する前記第１の構造体の間の間隔と、前記第２の構造体の堆積厚みとを調整することで、間接的に１０ｎｍオーダーの溝幅を有する前記第２の構造体を形成することが可能となる。
【００１９】
前記溝の形成は、特に制限はないが、隣接する前記第１の構造体の間の最短距離（隣接する前記第１の構造体間の間隔）をＬとし、前記第２の構造体の堆積厚みをａとしたとき、Ｌ−２ａで表される溝幅を有するように実施することが好ましい。このように溝の形成を実施すれば、前記溝幅よりも大きなサイズで、前記Ｌと前記ａとを調整することで、間接的に目的とする溝幅を容易に得ることができる。
このような溝の形成方法としては、前記基板に対して略垂直（厳密に垂直である必要はなく、テーパ状、逆テーパ状を含む）に立ち上がるように前記第１の構造体を形成し、形成される前記谷状の微細構造の形状に追従するように前記第２の構造体を形成することが挙げられ、前記トップダウン形成法及び前記ボトムアップ形成法によって実施することができる。
中でも、前記ボトムアップ形成法による前記第２の構造体の形成に関し、前記第２の構造体を前記原子層堆積法（ＡＬＤ法）により形成することとすれば、堆積対象となる前記谷状の微細構造の表面に前記第２の構造体の形成材料を吸着させて、原子層を１層ずつ成長させることができ、つまり、前記谷状の微細構造における深さ方向及び幅方向のいずれの方向に対しても、前記第２の構造体を一様の堆積厚みで前記原子層を成長させることができ、前記第２の構造体を前記谷状の微細構造の形状に追従させ、これに沿う形で溝を形成することができる。
【００２０】
前記ａの大きさとしては、前記溝の溝幅に応じて、適宜選択することができるが、前記溝を微細な溝幅で形成する観点から、０．１ｎｍ≦ａ＜０．５Ｌ（ｎｍ）の範囲で調整されることが好ましい。
【００２１】
前記微細構造物の製造方法の概略を図１〜図４を用いて説明する。
先ず、基板１上に形成高さをｈとして被加工層２Ａを形成する（図１参照）。
【００２２】
この基板１に対して、トップダウン形成法により、被加工層２Ａを加工して２つの凸状の形状からなる第１の構造体２，２’を形成する（第１の構造体形成工程、図２参照）。
ここで、第１の構造体２，２’の形成は、公知のエッチング形成法により、第１の構造体２，２’を残すように被加工層２Ａの一部をエッチング除去することで実施してもよいし、公知のリフトオフ形成法により、第１の構造体２，２’をリフトオフ形成して実施してもよい。
これにより、凸状に形成される２つの第１の構造体２，２’と、それらの間に位置する基板１の部分とで凹状の形状をなす谷状の微細構造ｖが形成される。ここでは、第１の構造体２，２’間の最短距離をＬとして、第１の構造体２，２’の形成位置の調整を行う。
【００２３】
次いで、ボトムアップ形成法により、第１の構造体２，２’が形成された基板１上に形成材料を堆積させ、第１の構造体２，２’の中間位置に凹状の溝ｇを有する第２の構造体３を形成する（第２の構造体形成工程、図３参照）。ここでは、第２の構造体３の堆積厚みをａとし、このａが０．５Ｌ（ｎｍ）未満であり、また、第１の構造体２，２’の形成高さｈよりも小さくなるように調整している。
これにより、第２の構造体３において、Ｌ−２ａの溝幅を有する溝ｇが形成される。
なお、第２の構造体３の堆積厚みａは、図３に示すように、谷状の微細構造ｖの深さ方向及び幅方向における第２の構造体３の堆積厚みを示す。
以上により、微細構造物１０を製造する。
【００２４】
更に微細構造物１０から電界効果型半導体素子２０を形成する場合について説明する（図４参照）。ここでは、基板１が半導体基板であり、第１の構造体２がドレイン電極であり、第１の構造体２’がソース電極であり、第２の構造体３がゲート絶縁膜であるように、微細構造物１０が構成されている。
電界効果型半導体素子２０は、この微細構造物１０に対し、第２の構造体３に形成された溝ｇに電極材料を堆積させてゲート電極４を形成することで製造する。
これにより、ゲート長が極めて狭い電界効果型半導体素子２０を容易に製造することができる。
【００２５】
（微細構造物）
本発明の微細構造物は、少なくとも、基板上に、第１の構造体と第２の構造体とを有する。前記第１の構造体と、前記第２の構造体とは、前記本発明の微細構造物の製造方法により製造されることを特徴とする。
【００２６】
（電界効果型半導体素子）
本発明の電界効果型半導体素子は、少なくとも本発明の前記微細構造物を有する。
前記微細構造物において、２つの前記第１の構造体が一対のソース電極とドレイン電極をなし、前記第２の構造体がゲート絶縁膜をなし、前記第２の構造体が有する溝にゲート電極が配されることを特徴とする。
【００２７】
前記ゲート電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、真空蒸着法、化学気相成長法（ＣＶＤ法）、原子層堆積法（ＡＬＤ法）、スパッタリング法等が挙げられる。
また、ゲート電極の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、公知の電極材料を適用することができる。
【００２８】
前記電界効果型半導体としては、極めて狭いゲート長で製造することが可能であるため、単電荷トランジスタ、単電荷メモリ等の単電荷デバイス（単電子デバイスと呼ばれることもある）として用いることに適している。このような単電荷デバイスとしては、チャネル部にカーボンナノチューブやグラフェンを適用したものが適用されてもよい。
【００２９】
前記単電荷デバイスの一例として、単電荷メモリについて簡単に説明をする。
前記単電荷メモリとしては、通常、基板上にソース電極とドレイン電極とを有し、これらの電極の間にゲート絶縁膜を介して、極めて狭いゲート長を有するゲート電極とが配されてなり、前記ソース電極と前記ドレイン電極との間にチャネル部が形成される。
このような単電荷メモリにおいては、前記チャネル部近傍に電荷捕獲サイトが形成され、該電荷捕獲サイトに蓄積された電荷の影響により前記チャネル部の電気特性が制御可能とされる。即ち、前記電荷捕獲サイトへ電荷を注入を、前記ゲート電極のゲート長を極めて狭くすることで、クーロン反発作用により１つ１つ制御することができる。
前記チャネル部の電気特性は、ゲート電圧を高くしていくと、該チャネルを流れる電子がトンネル効果により前記電荷捕獲サイトに注入され、該チャネルに流れる電流値がシフトするように観察される。この１つ電荷の蓄積によりもたらされる電気特性の変化に基づき、メモリ動作が可能とされる。
以上のように、前記電界効果型半導体素子は、極めて狭いゲート長を有するため、そのようなゲート長を必要とする前記単電荷デバイスに特に有用に適用することができる。
【実施例】
【００３０】
本発明の一実施例として、本発明の微細構造物の製造方法を適用して製造する電界効果型半導体素子を説明する。特に、前記電界効果型半導体素子の一種として、単層のカーボンナノチューブをチャネルとした単電荷メモリの実施例を説明する。
【００３１】
＜シリコン基板＞
先ず、面方位が（１００）のシリコン結晶に、１×１０１８ｃｍ−３の濃度で不純物（燐）を加えてあるシリコン基板を用意した。
このシリコン基板を熱酸化炉（光洋サーモシステムＭ２７０）で酸化し、表面に厚み３１５ｎｍのＳｉＯ２酸化膜を形成した。
熱酸化炉による酸化条件としては、温度を１，０００℃とし、炉内の雰囲気をｗｅｔ酸化とし、酸化時間を３５分とした。
【００３２】
＜カーボンナノチューブの形成＞
次に、フォトレジスト材料（シプレイ社製、Ｓ１８１８）を前記シリコン基板のＳｉＯ２酸化膜上にスピンコート塗布してフォトレジスト層を形成した。スピンコート塗布の条件としては、回転数を４，０００ｒｐｍとし、時間を３０秒とした。
このフォトレジスト層に対して、露光機（Ｃａｎｏｎ社製、１／４縮小投影露光器）を用いて露光した後、現像液（ＡＺエレクトロニックマテリアルズ社製、ＡＺ３００ＭＩＦ）により現像してレジストパターンを形成した。なお、現像時間は５０秒とした。
【００３３】
このレジストパターンが形成されたシリコン基板上に、真空蒸着装置（ノアシステムズ社製）を用いて触媒金属を一様に蒸着させた。前記触媒金属は、前記シリコン基板側からシリコン（厚み４０ｎｍ）、モリブデン（厚み２０ｎｍ）、鉄（厚み２ｎｍ）の順で形成したものである。
この状態で、フォトレジスト材料の剥離液（東京応化工業社製、ハクリ液１０６）に浸漬し、前記レジストパターンの凹部に形成された前記触媒金属を残して、前記シリコン基板の前記ＳｉＯ２酸化膜上から前記フォトレジスト層及び該フォトレジスト層上の前記触媒金属を除去した。
【００３４】
前記ＳｉＯ２酸化膜上には、２つの前記触媒金属が凸状に形成されており、該触媒金属を触媒として、隣接する前記触媒金属間に架け渡されるようにカーボンナノチューブを成長させ、前記触媒金属間に単層のカーボンナノチューブを形成した。
具体的には、前記触媒金属が形成されたシリコン基板をカーボンナノチューブを成長させるための炉（Ｎａｎｏ  Ｄｅｖｉｃｅ社製、Ｅａｓｙ  Ｔｕｂｅ  Ｓｙｓｔｅｍ）内に配置した後、成長ガスとして、アルゴンでバブリングさせたエタノールを７５０ｓｃｃｍ及び水素を５００ｓｃｃｍの条件で導入し、成長温度を９００℃として５分間、前記カーボンナノチューブを成長させた。
なお、「単層」とは、カーボンナノチューブの管構造が１層のカーボン層からなる状態を指す。また、「１ｓｃｃｍ」は、Ｓｉ単位で、１．６９×１０−４Ｐａ・ｍ３／ｓｅｃに換算される。
【００３５】
＜ソース電極及びドレイン電極の形成＞
前記カーボンナノチューブを形成した前記シリコン基板上に、電子線レジスト（日本ゼオン社製、ＺＥＰ５２０Ａ）をスピンコート塗布して電子線レジスト層を形成した。スピンコート塗布の条件としては、回転数を５，０００ｒｐｍとし、時間を６０秒とした。
この電子線レジスト層に対して、電子線描画装置（クレステック社製、ＣＡＢＬ−９４１０ＴＦＮＡ）を用いて電子線描画を行った後、現像液（日本ゼオン社製、ＺＥＤ−Ｎ５０）により現像してレジストパターンを形成した。前記電子線描画は、一部の前記レジスト層を除去して、前記凸状の触媒金属の上面が前記電子レジスト層から露出するように実施した。なお、現像時間は６０秒とした。
【００３６】
このレジストパターンが形成されたシリコン基板上に、真空蒸着装置（ノアシステムズ社製）を用いて金属電極を一様に蒸着させた。前記金属電極は、前記シリコン基板側からチタン（厚み３ｎｍ）、金（厚み２７ｎｍ）の順で形成したものである。
この状態で、前記電子線レジスト材料の剥離液（日本ゼオン社製、ＺＤＭＡＣ）に浸漬し、前記触媒金属の上面に形成された前記金属電極を残して、前記ＳｉＯ２酸化膜上から前記電子線レジスト層及び該電子線レジスト層上の前記金属電極を除去し、前記シリコン基板上に２つの凸状の金属電極を形成した（第１の構造体形成工程）。ここでは、前記２つの金属電極間の最短距離Ｌを７０ｎｍとし、前記２つの金属電極をそれぞれ、ソース電極、ドレイン電極とした。
この様子を図５に示す。なお、図５は、ソース電極及びドレイン電極が形成された状態の微細構造物の上面像を撮像した電子顕微鏡写真である。
【００３７】
＜絶縁膜の形成＞
この２つの金属電極が形成されたシリコン基板上に、原子層堆積装置（オックスフォードインスツルメンツ社製、ＦｌｅｘＡｌ）を用いて絶縁膜を一様に堆積させた。前記絶縁膜は、前記シリコン基板側から酸化アルミニウム（厚み３ｎｍ）、窒化シリコン（厚み２７ｎｍ）の順で形成し、堆積厚みａを３０ｎｍとしたものである。
その結果、前記２つの金属電極間の中間位置に、１０ｎｍ（Ｌ−２ａ＝１０ｎｍ）の溝幅を有する溝が形成された前記絶縁膜を、前記シリコン基板上に形成した（第２の構造体形成工程）。
この様子を図６（ａ）、（ｂ）に示す。なお、図６（ａ）は、絶縁膜が形成された状態の微細構造物の上面像を撮像した電子顕微鏡写真であり、図６（ｂ）は、図６（ａ）における微細構造物の俯瞰像を撮像した電子顕微鏡写真である。
【００３８】
＜ゲート電極の形成＞
前記絶縁膜上にフォトレジスト材料（シプレイ社製、Ｓ１８１８）をスピンコート塗布してフォトレジスト層を形成した。スピンコート塗布の条件としては、回転数を４，０００ｒｐｍとし、時間を３０秒とした。
このフォトレジスト層に対して、露光機（Ｃａｎｏｎ社製、１／４縮小投影露光器）を用いて露光した後、現像液（ＡＺエレクトロニックマテリアルズ社製、ＡＺ３００ＭＩＦ）により現像してレジストパターンを形成した。前記レジストパターンの形成は、前記絶縁膜の溝を中心とした周辺部分における前記フォトレジスト層を除去し、前記絶縁膜の溝が露出するように実施した。なお、現像時間は５０秒とした。
【００３９】
このレジストパターンが形成された前記絶縁膜上に、真空蒸着装置（ノアシステムズ社製）を用いて金属電極を蒸着した。前記金属電極は、前記絶縁膜側からチタン、金の順で形成したものであり、一部が前記絶縁膜の溝に充填されるように配して、前記溝の溝幅（Ｌ−２ａ）をゲート長とするゲート電極とした。
この状態で、フォトレジスト材料の剥離液（東京応化工業社製、ハクリ液１０６）に浸漬し、前記溝に形成された前記ゲート電極を残して、前記絶縁膜上から前記フォトレジスト層及び該フォトレジスト層上の前記金属電極を除去した。
この様子を図７（ａ）、（ｂ）に示す。なお、図７（ａ）は、ゲート電極が形成された状態の微細構造物の上面像を撮像した電子顕微鏡写真であり、図７（ｂ）は、図７（ａ）における微細構造物の俯瞰像を撮像した電子顕微鏡写真である。
【００４０】
以上により、実施例に係る電界効果型半導体素子として単電荷メモリを製造した。この単電荷メモリにおいては、ゲート長（Ｌ−２ａ）が１０ｎｍと、極めて微細に加工されているため、前記ゲート電極に対する電圧印可により１つ１つの電荷を制御して、チャネルとしての前記カーボンナノチューブに流れる電流の電流レベルをシフトさせることができ、単電荷のメモリ動作を可能とする。
【符号の説明】
【００４１】
１      基板（半導体基板）
２Ａ    被加工層
２      第１の構造体（ドレイン電極）
２’    第１の構造体（ソース電極）
３      第２の構造体（ゲート絶縁膜）
４      ゲート電極
ｖ      谷状の微細構造
ｇ      溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６（ａ）】
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【図６（ｂ）】
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【図７（ａ）】
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【図７（ｂ）】
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