(57)【要約】【課題】本発明の実施形態は、スイッチング特性を高速化しオン抵抗を低減化した半導体装置を提供することを目的とする。【解決手段】実施形態に係る半導体装置は、第１導電型の第１半導体層の上に設けられた、第１半導体層よりも低キャリア濃度の第１導電型の第２半導体層と、第２半導体層の上に設けられた第２導電型の第３半導体層と、第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、を備える。さらに、第１主電極と、第２主電極と、第４半導体層および第３半導体層を貫通し第２半導体層に達した第１トレンチの内部に、ゲート絶縁膜を介して埋め込まれたゲート電極と、を備え、第１トレンチの底部側の第２半導体層中に、前記ゲート電極と対向して第２導電型の第１半導体領域が設けられ、第１半導体領域と第３半導体層との間の第１トレンチの底部に沿って、第１導電型の不純物が第２半導体層よりも高濃度にドープされた第２半導体領域が設けられたことを特徴とする。【選択図】図１
2012004458.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層の上に設けられた、前記第１半導体層よりも低キャリア濃度の第１導電型の第２半導体層と、
前記第２半導体層の上に設けられた第２導電型の第３半導体層と、
前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、
前記第１半導体層に電気的に接続された第１主電極と、
前記第３半導体層および前記第４半導体層に電気的に接続された第２主電極と、
前記第４半導体層および前記第３半導体層を貫通し前記第２半導体層に達した第１トレンチの内部に、ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記第１トレンチの底部側の前記第２半導体層中に、前記ゲート電極と対向して設けられた第２導電型の第１半導体領域と、
前記第１半導体領域と前記第３半導体層との間の前記第１トレンチの底部に沿って設けられた、第１導電型の不純物が前記第２半導体層よりも高濃度にドープされた第２半導体領域と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１半導体領域は、前記第１トレンチの底部に接して設けられ、前記ゲート絶縁膜を挟んで前記ゲート電極に対向し、
前記第２半導体領域は、前記第１トレンチの底部との間に前記第１半導体領域を挟んで前記第１半導体層側に設けられたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１半導体領域は、前記ゲート電極から前記第１半導体層へ向かう方向に延在して設けられたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２半導体領域は、前記第１トレンチの底部に接して設けられ、前記ゲート絶縁膜を挟んで前記ゲート電極に対向し、
前記第１半導体領域は、前記第１トレンチの底部との間に前記第２半導体領域を挟んで前記第１半導体層側に設けられたことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記ゲート電極は、前記第２半導体層と前記第３半導体層との間の境界に沿った方向に一定の周期で設けられ、
前記第２半導体層と前記第３半導体層との間の境界からの前記第１半導体領域の前記第１半導体層側の端までの深さは、前記ゲート電極の周期幅よりも深いことを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記第１主電極と前記第２主電極との間で電流が流れる素子部と、
前記素子部の外周に沿って設けられた第２導電型の第３半導体領域と、
をさらに備え、
前記第１半導体領域は、前記第３半導体領域を介して前記第２主電極に電気的に接続されていることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第１主電極と前記第２主電極との間で電流が流れる素子部と、
前記素子部の外周に沿って設けられた第２導電型の第３半導体領域と、
をさらに備え、
前記第１半導体領域は、前記第３半導体領域から離間して設けられていることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【請求項８】
前記第２半導体領域は、前記第１トレンチの延在方向において、複数の領域に分割され、
前記第１半導体領域は、前記分割された複数の領域に挟まれた離間部において前記第３半導体層に電気的に接続されたことを特徴とする請求項３〜５のいずれか１つに記載の半導体装置。
【請求項９】
前記第１主電極と前記第２主電極とのあいだを流れる電流が遮断されたオフモードにおいて、前記第１主電極と前記第２主電極との間に印加された電圧により、前記第１半導体領域と前記第２半導体領域とが空乏化することを特徴とする請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１０】
第１導電型の第１半導体層と、
前記第１半導体層の上に設けられた、前記第１半導体層よりも低キャリア濃度の第１導電型の第２半導体層と、
前記第２半導体層の上に設けられた第２導電型の第３半導体層と、
前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、
前記第１半導体層に電気的に接続された第１主電極と、
前記第３半導体層および前記第４半導体層に電気的に接続された第２主電極と、
前記第４半導体層および前記第３半導体層を貫通し前記第２半導体層に達した第１トレンチの内部に、ゲート絶縁膜を介して埋め込まれたゲート電極と、
を有する半導体装置の製造方法であって、
前記第１トレンチの側壁に絶縁膜を形成する工程と、
前記第２半導体領域となる第１トレンチの底部に第１導電型の不純物を注入する工程と、
前記トレンチ底部に注入された不純物を拡散させる工程と、
前記第１トレンチの底部の絶縁膜を異方性エッチングによりエッチングする工程と、
前記第１トレンチの底面から前記第１半導体層に向かって第２トレンチを形成する工程と、
前記第２トレンチのシリコン面の露出部のみに前記第２半導体領域を選択エピタキシャル成長する工程と、
前記第１トレンチの側壁および底部に前記ゲート絶縁膜を形成し前記ゲート電極を埋め込む工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワーエレクトロニクスの分野では、消費電力の削減を目的とした半導体装置の高性能化が進められている。例えば、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のオン抵抗を低くすることにより電力損失を低減するとともに、スイッチング速度を高速化して効率の高い電力制御を実現することが求められている。
【０００３】
しかしながら、半導体装置の構成において、オン抵抗の低減とスイッチング速度の高速化とはトレードオフの関係となる場合がある。例えば、縦方向にチャネルが形成されるトレンチゲートを有する半導体装置は、隣接するゲート間の間隔を微細化して実効的なチャネル幅を広くすることが可能であり、オン抵抗の低減に有利とされている。
【０００４】
一方、ゲート間隔が微細化されゲート電極の面積が相対的に増加すると、ゲートドレイン間の容量、いわゆる帰還容量が大きくなり、スイッチング速度が低下していまうという問題がある。そこで、ゲートドレイン間の帰還容量を低減した低オン抵抗の半導体装置が求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−３０６０２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態の課題は、スイッチング特性の高速化とオン抵抗の低減化である。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置は、第１導電型の第１半導体層と、前記第１半導体層の上に設けられ、前記第１半導体層よりも低キャリア濃度の第１導電型の第２半導体層と、前記第２半導体層の上に設けられた第２導電型の第３半導体層と、前記第３半導体層の表面に選択的に設けられた前記第１導電型の第４半導体層と、を備える。さらに、前記第１半導体層に電気的に接続された第１主電極と、前記第３半導体層および前記第４半導体層に電気的に接続された第２主電極と、前記第４半導体層および前記第３半導体層を貫通し前記第２半導体層に達した第１トレンチの内部に、ゲート絶縁膜を介して埋め込まれたゲート電極と、を備え、前記第１トレンチの底部側の第２半導体層中に、前記ゲート電極と対向して第２導電型の第１半導体領域が設けられ、前記第１半導体領域と前記第３半導体層との間の前記第１トレンチの底部に沿って、第１導電型の不純物が前記第２半導体層よりも高濃度にドープされた第２半導体領域が設けられたことを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る半導体装置の断面を示す模式図である。
【図２】第１実施形態に係る半導体装置の構造を示す模式図であり、（ａ）は、平面図、（ｂ）および（ｃ）は、素子部と終端部の境界を示す部分断面図である。
【図３】第２実施形態に係る半導体装置の断面を示す模式図である。
【図４】第２実施形態に係る半導体装置の製造過程を模式的に示す断面図であり、（ａ）は、第１トレンチの底部に不純物をイオン注入する工程、（ｂ）は、第１トレンチ底部の絶縁膜を除去する工程を示している。
【図５】図４に続く工程を示す断面図であり、（ａ）は、第２トレンチを形成する工程、（ｂ）は、第２トレンチの内部に半導体を選択成長する工程を示している。
【図６】図５に続く工程を示す断面図であり、（ａ）は、第１トレンチの内部にゲート電極を形成する工程、（ｂ）は、半導体装置の構造が完成した状態を示している。
【図７】第２実施形態の変形例に係る半導体装置の断面を示す模式図である。
【図８】第２実施形態の変形例に係る半導体装置の製造過程を模式的に示す断面図であり、（ａ）は、第２トレンチの内部に半導体を選択成長する工程、（ｂ）は、第１トレンチの底部に不純物をイオン注入する工程を示している。
【図９】第３実施形態に係る半導体装置を示す模式図であり、（ａ）は、断面構造を示す斜視図、（ｂ）は、IXb−IXb断面図である。
【図１０】第３実施形態に係る半導体装置の製造工程の一部を示す模式図であり、（ａ）は、トレンチの底部にｎ型拡散領域が形成されたXa−Xa断面図、（ｂ）は、トレンチが注入マスクで覆われた状態を示すXb−Xb断面図である。（ｃ）は、半導体ウェーハの表面の一部を示す平面図である。
【図１１】第３実施形態の変形例に係る半導体装置の断面を模式的に示す斜視図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。なお、以下の実施形態では、第１導電型は、ｎ型、第２導電型は、ｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型とする実施形態も可能である。
【００１０】
（第１実施形態）  
本実施形態に係る半導体装置は、ｎ型の第１半導体層１と、第１半導体層１の上に設けられ、第１半導体層１よりも低キャリア濃度のｎ型である第２半導体層２と、第２半導体層２の上に設けられたｐ型の第３半導体層３と、第３半導体層の表面に選択的に設けられたｎ型の第４半導体層４と、を備えている。
【００１１】
さらに、第１半導体層１に電気的に接続された第１主電極５と、第３半導体層３および第４半導体層４に電気的に接続された第２主電極６と、第４半導体層４および第３半導体層３を貫通して第２半導体層２に達した第１トレンチ１２の内部に、ゲート絶縁膜１３を介して埋め込まれたゲート電極１４と、を備えている。
【００１２】
第１トレンチ１２の底部と第１半導体層１との間において、第１トレンチの底部周辺の第２半導体層中にｐ型の第１半導体領域１７が設けられ、さらに、第３半導体層３と第１半導体領域１７との間において、第１トレンチの底部に沿った部分に、ｎ型の第２半導体領域の一部１８ａがゲート絶縁膜１３に接して設けられている。
【００１３】
以下、図１を参照して第１実施形態に係る半導体装置１００を具体的に説明する。  
半導体装置１００は、第１半導体層であるｎ型ドレイン層１の上に設けられた第２の半導体層であるｎ型ドリフト層２を備えている。ｎ型ドリフト層２は、ｎ型ドレイン層１よりも低キャリア濃度に設けられている。
【００１４】
ｎ型ドリフト層２の表面には、ｐ型ベース層３が設けられている。  
ｐ型ベース層３は、例えば、ｎ型ドリフト層２の表面にｐ型不純物であるボロン（Ｂ）をイオン注入し、熱処理を加えてｎ型ドレイン層１の方向へ拡散させることにより形成することができる。  
さらに、図１中に示すように、隣り合うゲート電極１４に挟まれた中央において、ｐ型不純物の量を多くして、ｐ型ベース層３がｎ型ドレイン層１に向かって突出するように設けることもできる。
【００１５】
ｐ型ベース層３の表面には、第４半導体層としてのｎ型ソース層４が設けられている。ｎ型ソース層４は、例えば、ｐ型ベース層３の表面に、ｎ型不純物である砒素（Ａｓ）をイオン注入することによって形成することができる。
【００１６】
ｎ型ソース層４の表面には、ｎ型ソース層４およびｐ型ベース層３を貫通してｎ型ドリフト層２に達するようにトレンチ１２が設けられている。トレンチ１２は、第１のトレンチであり、ゲート電極１４が内部に埋め込まれている。トレンチ１２の内面には、ゲート絶縁膜１３が形成され、ｎ型ソース層４およびｐ型ベース層３、ｎ型ドリフト層２からゲート電極１４を絶縁している。
【００１７】
ゲート電極１４の上には、第２主電極であるソース電極６が、層間絶縁膜１５を介して設けられている。ゲート電極１４は、層間絶縁膜１５によりソース電極６から絶縁されている。さらに、ソース電極６は、ｎ型ソース層４の表面に接して設けられており、ｎ型ソース層４に電気的に接続されている。
【００１８】
一方、ｎ型ドリフト層２とは反対のｎ型ドレイン層１の裏面側には、第１の主電極であるドレイン電極５が設けられている。  
半導体装置１００は、例えば、ドレイン電極５にプラス電圧を印加し、ソース電極６を接地して動作させることができる。ドレイン電流は、ドレイン電極５からｎ型ドレイン層１、ｎ型ドリフト層２、ｐ型ベース層３とゲート絶縁膜１３との界面に形成される反転チャネル、およびｎ型ソース層４を介してソース電極６へ流れる。
【００１９】
隣り合うゲート電極１４に挟まれたｎ型ソース層４の中央には、ｎ型ソース層４の表面からｎ型ソース層４を貫通してｐ型ベース層３に達するｐ型コンタクト領域７が形成されている。ｐ型コンタクト領域７は、ソース電極６とｐ型ベース層３とを電気的に接続してｐ型ベース層３の電位を固定し閾値電圧を安定させる。さらに、ゲート電圧が閾値電圧以下にオフされ反転チャネルが閉じた場合には、ｐ型コンタクト領域７は、ｐ型ベース層３からソース電極６へホールを流すバイパスとなり、例えば、アバランシェ降伏に起因する破壊耐量を向上させることができる。
【００２０】
本実施形態に係る半導体装置１００では、上記の構成に加えて、トレンチ１２の底面において、第１半導体領域であるｐ型領域１７が、ゲート絶縁膜１３を挟んでゲート電極１４に対向して設けられている。  
さらに、ｐ型領域１７のドレイン側、および、ｐ型領域１７とｐ型ベース層３との間には、第２半導体領域であるｎ型拡散領域１８が設けられている。
【００２１】
ｎ型拡散領域１８は、例えば、トレンチ１２の底部にｎ型不純物である砒素（Ａｓ）またはリン（Ｐ）をイオン注入し、熱拡散させることにより形成することができる。また、ｐ型領域１７も、トレンチ１２の底部にｐ型不純物であるボロン（Ｂ）をイオン注入して形成することができる。
【００２２】
本実施形態に示すように、ｐ型領域１７をゲート電極１４とｎ型ドレイン層１との間に介在させることにより、ゲートドレイン間の容量を低減することができる。  
例えば、トレンチ１２の底部に接してｐ型領域１７を形成したことにより、ドレイン電位による電界がトレンチ１２の底部に生じず、トレンチ１２の底部がゲートドレイン間容量に寄与しなくなる効果が得られる。
【００２３】
さらに、図１中に示すように、ｐ型ベース層３を深く拡散させてドレイン側に突出させ、トレンチ１２のｐ型ベース層３からｎ型ドリフト層２への突き出し量を最小とすることができる。これにより、トレンチ１２の底部周りのｎ型ドリフト層２とゲート電極１４とが対抗する面積を小さくすることができ、ゲートドレイン間容量を低減することが可能である。
【００２４】
一方、ｐ型ベース層３がドレイン側へ拡散し過ぎると、ゲート絶縁膜１３とｐ型ベース層３との界面に形成される反転チャネルが長くなり、さらに、トレンチ１２の底部におけるｎ型ドリフト層２から反転チャネルへの間口が狭くなり、オン抵抗が高くなる場合がある。
【００２５】
そこで、ｎ型ドリフト層２よりも高いキャリア濃度のｎ型拡散領域１８をトレンチ１２の底部に形成することにより、ｐ型ベース層３の拡散のストッパーとして機能させ、トレンチ１２のｐ型ベース層３からの突き出し量を最小となるよう制御することができる。
【００２６】
ｎ型拡散領域１８において、ｐ型領域１７とｐ型ベース層３との間にゲート絶縁膜１３に接して設けられた一部１８ａは、ｐ型ベース層３とゲート絶縁膜１３との界面に形成される反転チャネルと、ｎ型ドリフト層２と、をつなぐ電流パスとして機能し、オン抵抗を低減させる。
【００２７】
図２は、第１実施形態に係る半導体装置１００の構造を示す模式図である。図２（ａ）は、チップ面の平面配置を示す模式図であり、図２（ｂ）および（ｃ）は、素子部２３と終端部２４の境界を示す部分断面図である。
【００２８】
本実施形態において、第２半導体領域１８は、第１主電極５と第２主電極６との間に電流が流れる素子部２３に設けられる。さらに、第１半導体領域１７は、素子部２３の外周に設けられた第２導電型の第３半導体領域２１を介して第２主電極６に電気的に接続されても良い。
【００２９】
さらに、第１主電極５と第２主電極６との間に電圧が印加され、第１主電極５と第２主電極６との間に流れる電流が遮断されたオフモードにおいて、第１半導体領域１７と第２半導体領域１８とを空乏化させることができる。
【００３０】
図２（ａ）は、ソース電極６を除いたチップ表面における平面配置を模式的に示している。層間絶縁膜１５がストライプ状に形成され、層間絶縁膜１５の間にｎ型ソース層４およびｐ型コンタクト領域７が設けられている。層間絶縁膜１５の下には、ゲート電極１４が埋め込まれている。
【００３１】
ｎ型ソース層４およびｐ型コンタクト領域７が設けられたチップ面の中央は、図示しないドレイン電極５からソース電極６へドレイン電流を流す素子部２３である。  
例えば、図１は、図２（ａ）中に示すＩ−Ｉ断面における素子部２３のユニットセルを示している。
【００３２】
一方、素子部２３の外側は終端部２４であり、ｎ型ソース層４およびｐ型コンタクト領域７の外周に沿って、第３半導体領域であるガードリング（ＧＲ）拡散領域２１が設けられている。  
図２（ｂ）は、図２（ａ）中のII−II断面における素子部２３と終端部２４との境界を模式的に示す部分断面図である。同図中に示すように、ＧＲ拡散領域２１は、ゲート電極１４よりもドレイン側に深く設けられている。ＧＲ拡散領域２１は、ｐ型の導電型に形成される。例えば、ｎ型ドリフト層２の表面にｐ型不純物であるボロン（Ｂ）をイオン注入し、熱拡散させることにより形成することができる。
【００３３】
図２（ｂ）に示す例では、トレンチ１２の底部に設けられたｐ型領域１７は、ＧＲ拡散領域２１に接続して設けられている。したがって、ｐ型領域１７は、ＧＲ拡散領域２１を介してソース電極６に電気的に接続されている。これにより、ソースドレイン間に印加されえるドレイン電圧の低い段階からトレンチ１２の底部における空乏化が始まり、ゲートドレイン間の容量を低減させることができる。
【００３４】
さらに、ｐ型領域１７にドープされたｐ型不純物の量とｎ型拡散領域１８にドープされたｎ型不純物の量とをバランスさせることにより、ｐ型領域１７およびｎ型拡散領域１８の全体を空乏化させることができる。例えば、ｐ型領域１７にドープされたｐ型不純物の量とｎ型拡散領域１８にドープされたｎ型不純物の量との差を、ｐ型領域１７にドープされたｐ型不純物の量の２０％以内とすることができる。
【００３５】
ｐ型領域１７およびｎ型拡散領域１８の全体を空乏化させることにより、トレンチ１２の底部全体が空乏層となる。これにより、トレンチ１２の底部における電界集中を防ぐことができ、破壊耐量を向上させることができる。
【００３６】
一方、ｐ型領域１７が空乏化しないように、ｐ型領域１７にドープされるｐ型不純物の量を、ｎ型拡散領域１８にドープされるｎ型不純物の量よりも多くすることもできる。  
ｐ型領域１７の全体が空乏化されないことにより、例えば、トレンチ１２の底部の電位をソース電極と同じ０Ｖに維持することができる。これにより、トレンチ１２の底部にチャージされる電荷量が少なくなり、スイッチング速度を高速化することができる。
【００３７】
図２（ｃ）に示す例では、ｐ型領域１７は、ＧＲ拡散領域２１に接続されておらず、離間して設けられている。そして、ｐ型領域１７は、フローティングポテンシャルとなっている。このように、ｎ型ドリフト層２の中に、ドレイン電極５とゲート電極１４との間の中間電位をとるフローティングポテンシャルを形成することにより、等電位面の分布を変えて電界集中を防ぎ、耐圧低下を抑制することができる。
【００３８】
なお、上記の実施形態に係る半導体装置１００では、素子部２３の周りにＧＲ拡散領域２１を形成した例を示したが、ｐ型ベース層３が終端部２４に延在してソース電極６に接続される構成としても良い。その場合は、ｐ型領域１７は、終端部２４に延在したｐ型ベース層３に接続させることができる。
【００３９】
（第２実施形態）  
図３は、第２実施形態に係る半導体装置２００の断面を示す模式図である。  
本実施形態に係る半導体装置２００では、第１半導体領域３５は、ゲート電極１４から第１半導体層１へ向かう方向にピラー状に延在して設けられている。  
さらに、第１主電極５と第２主電極６との間に電圧が印加され、第１主電極５と第２主電極６との間に流れる電流が遮断されたオフモードにおいて、第１半導体領域３５と第２半導体領域３４とが空乏化するように設けられている。
【００４０】
以下、図３を参照して半導体装置２００について具体的に説明する。  
半導体装置２００は、ｎ型ドレイン層１の上にｎ型ドリフト層２を備え、ｎ型ドリフト層２の表面には、ｐ型ベース層３、さらに、ｐ型ベース層３の表面にｎ型ソース層４が設けられている。
【００４１】
ｎ型ソース層４およびｐ型ベース層３を貫通してｎ型ドリフト層２に達するように形成されたトレンチ３２の内部には、ゲート絶縁膜１３を介してゲート電極１４が設けられている。さらに、ゲート電極１４の上には、層間絶縁膜１５を介して、バリアメタル層３９およびソース電極６が設けられている。  
バリアメタル層３９には、例えば、チタンタングステン（ＴｉＷ）合金を用いることができ、ソース電極６としてアルミニウム（Ａｌ）が用いられた場合のマイグレーションを抑制する。
【００４２】
バリアメタル層３９は、層間絶縁膜１５およびｎ型ソース層４の表面に接して設けられている。ゲート電極１４は、層間絶縁膜１５によりバリアメタル層３９から絶縁されている。一方、ｎ型ソース層４は、バリアメタル層３９を介してソース電極６に電気的に接続されている。
【００４３】
隣り合うゲート電極１４に挟まれたｎ型ソース層４の中央には、ｐ型コンタクト領域３７が、ｎ型ソース層４を貫通してｐ型ベース層３に達する深さに設けられている。これにより、ｐ型ベース層３の電位をソース電極６と同電位に維持することができる。さらに、ｎ型ドリフト層２で発生するホールを効率良くソース電極６へ流すことができるので、例えば、アバランシェ降伏に起因する破壊耐量を向上させることができる。
【００４４】
さらに、半導体装置２００では、トレンチ３２の底面に接して、第１半導体領域であるｐ型ピラー３５が設けられている。  
ｐ型ピラー３５の上部とｐ型ベース層３との間には、ゲート絶縁膜１３に接して第２半導体領域であるｎ型拡散領域３４が設けられている。
【００４５】
本実施形態では、トレンチ３２の底部からｎ型ドレイン層１に向かって延在するｐ型ピラー３５を設けたことにより、ｎ型ドリフト層２のｎ型不純物の濃度を高くすることが可能となる。
【００４６】
すなわち、ｐ型ピラー３５に含まれるｐ型不純物の総量と、ｎ型ドリフト層２に含まれるｎ型不純物の総量と、をバランスさせることにより、ｐ型ピラー３５を含むｎ型ドリフト層２の全体が空乏化し、擬似的に高抵抗層となるスーパージャンクション効果を得ることができる。
【００４７】
これにより、ｎ型ドリフト層２の不純物濃度を高くして抵抗を下げ、オン抵抗の低減を図ることができる。同時に、ゲート電極１４とｎ型ドレイン層１との間にｐ型領域（ｐ型ピラー３５）を介在させることにより、ゲートドレイン間容量を低減できるので、スイッチング速度を高速化することができる。
【００４８】
一方、ｐ型ピラー３５の上部とｐ型ベース層３との間に設けられたｎ型拡散領域３４は、ｎ型ドリフト層２よりも高い不純物濃度に形成され、ｐ型ピラー３５とｐ型ベース層３とがつながって形成されることを防止する。
【００４９】
これにより、ｐ型ベース層３とゲート絶縁膜１３との界面に形成される反転チャネルと、ｎ型ドリフト層２と、の間の電気的な接続を確保することができる。さらに、ｎ型拡散領域３４は、ｎ型ドリフト層２よりも高濃度に形成されるので、オン抵抗の低減に寄与する。
【００５０】
さらに、ｎ型ドリフト層２とｐ型ベース層３との間の境界から、ｐ型ピラー３５のｎ型ドリフト層２側の端までの深さＤｐは、所定の周期で配置されたゲート電極１４の周期間隔Ｗｇよりも深くすることができる。これにより、ｎ型ドリフト層２の濃度を高くし、さらに、ゲート電極１４の配置数を増やすことができるので、オン抵抗を低減することが可能となる。
【００５１】
図４〜図６は、半導体装置２００の製造工程の一部を模式的に示す断面図である。  
図４（ａ）は、第１トレンチであるトレンチ３２の底部にｎ型不純物である砒素（Ａｓ）をイオン注入する工程を示している。
【００５２】
ｐ型ベース層３の表面には、絶縁膜４２が形成されている。絶縁膜４２は、トレンチ３２を形成する工程で用いられたエッチングマスクであり、例えば、ＣＶＤ（Chemical Vaper Deposition）法を用いて形成したシリコン酸化膜（ＳｉＯ２）を用いることができる。  
トレンチ３２の内面には、絶縁膜４１が形成されている。絶縁膜４１には、例えば、トレンチ３２の内面のシリコンを熱酸化して形成できるＳｉＯ２膜を用いることができる。
【００５３】
ｎ型不純物である砒素（Ａｓ）は、ｐ型ベース層３の上方からトレンチ３２の底部にイオン注入する。この際、ｐ型ベース層３の表面に形成された絶縁膜４１が注入マスクとして機能する。トレンチ３２の底部に注入されたＡｓは、熱処理を受けて活性化し、さらに、ｎ型ドリフト層２の中に拡散してｎ型拡散領域４４を形成する。
【００５４】
続いて、図４（ｂ）に示すように、トレンチ３２の底部の絶縁膜４１を除去する。  
例えば、ドライエッチング法の異方性を利用して、トレンチ３２の深さ方向にエッチング速度が速くなる条件でエッチングする。これにより、トレンチ３２の側壁に絶縁膜４１を残し底面の絶縁膜だけを除去することができる。  
図４（ａ）に示すように、ｐ型ベース層３の表面に形成された絶縁膜４２は、絶縁膜４１よりも厚くしておけば、絶縁膜４１のエッチング後もｐ型ベース層３の表面に残すことができる。
【００５５】
次に、図５（ａ）に示すように、第２トレンチであるトレンチ３３を形成する。  
例えば、ＲＩＥ（Reactive Ion Etching）法を用いることができる。トレンチ３２の側壁に残された絶縁膜４１およびｐ型ベース層３の表面に残された絶縁膜４２がエッチングマスクとなって、トレンチ３２の底面からドレイン方向にトレンチ３３を形成することができる。  
トレンチ３３の上部には、ｎ型拡散領域４４の中央がエッチングされたｎ型拡散領域３４が形成される。
【００５６】
トレンチ３３のエッチングにおいても、ドライエッチングの異方性を利用し、ｐ型ベース層３からｎ型ドリフト層２へ向う方向にエッチングすることができる。これにより、トレンチ３３の幅がトレンチ３２の幅よりも広がらないように形成することができる。
【００５７】
続いて、図５（ｂ）に示すように、トレンチ３３の内部に半導体を選択エピタキシャル成長する。  
例えば、ｎ型ドリフト層２がシリコンであれば、気相エピタキシャル成長法を用いてトレンチ３３の内部にｐ型シリコンを選択的に成長することができる。この際、トレンチ３３のシリコン面の露出部のみにｐ型シリコンが成長するように、成長条件を選択する。  
ここで、選択エピタキシャル成長とは、例えば、シリコン結晶が露出したトレンチ３３の内面にシリコン結晶を成長させ、一方で、絶縁膜４１および４２の表面へのシリコンの析出を抑制することができる条件で行う結晶成長を意味する。
【００５８】
次に、図６（ａ）に示すように、トレンチ３２の内部にゲート電極１４を形成する。  
トレンチ３２の側壁に残された絶縁膜４１およびｐ型ベース層３の表面に残された絶縁膜４２をエッチングして除去する。その後、例えば、トレンチ３２の側壁と、トレンチ３２の底部に設けられたｐ型ピラー３５の表面と、ｐ型ベース層３の表面とを、熱酸化することによりゲート絶縁膜１３となるＳｉＯ２膜を形成する。続いて、トレンチ３２の内部を導電性のポリシリコンで埋め込んでゲート電極１４を形成する。
【００５９】
次に、ｐ型ベース層３の表面にｎ型ソース層４およびｐ型コンタクト領域３７を形成する。さらに、層間絶縁膜１５、バリアメタル層３９およびソース電極６を形成し、図６（ｂ）に示す半導体装置２００の構造を完成させることができる。
【００６０】
図７は、第２実施形態の変形例に係る半導体装置２５０の断面を示す模式図である。  
半導体装置２５０は、トレンチ３２の底部とｐ型ピラー３５との間にｎ型拡散領域４５が設けられ、トレンチ３２とｐ型ピラー３５とが離間している点で、半導体装置２００と相違する。
【００６１】
トレンチ３２の底部の全体に接するｎ型拡散領域４５を設けたことにより、ｎ型ドリフト層からｐ型ベース層３とゲート絶縁膜１３との間に形成される反転チャネルへ流れる電流経路が広くなり、半導体装置２００に比べてオン抵抗を低減することができる。
【００６２】
さらに、ｐ型ピラー３５から空乏層が広がることによりｎ型拡散領域４５が空乏化して、トレンチ３２の底部の寄与が小さくなりゲートドレイン間容量を低減することができる。
【００６３】
図８は、半導体装置２５０の製造工程の一部を模式的に示す断面図である。  
図８（ａ）は、トレンチ３３の内部に半導体を選択成長する工程を示している。  
図５（ａ）に示す半導体装置２００の断面とは、トレンチ３３の上部にｎ型拡散領域３４が形成されていない点が相違する。すなわち、図４（ａ）に示す、トレンチ３２の底部にｎ型不純物をイオン注入する工程が実施されていない。
【００６４】
さらに、図８（ｂ）に示すように、半導体装置２５０では、トレンチ３３の内部にｐ型ピラー３５が形成され、トレンチ３２の内面にゲート絶縁膜１３が形成された後、トレンチ３２の底部にｎ型不純物をイオン注入し、ｎ型拡散領域４５を形成する。  
これにより、トレンチ３２の底部の全体に接するｎ型拡散領域４５を設け、トレンチ３２の底部とｐ型ピラー３５とを離間させることができる。
【００６５】
（第３実施形態）
図９は、第３実施形態に係る半導体装置３００を示す模式図である。図９（ａ）は、半導体装置３００の断面構造を示す斜視図であり、図９（ｂ）は、IXb−IXb断面を模式的に示す部分断面図である。
【００６６】
本実施形態に係る半導体装置３００では、第２半導体領域３４は、第２半導体層２と第３半導体層３との境界に沿った第１トレンチ３２の延在方向において、複数の領域に分割されている。そして、第１半導体領域３５は、分割された領域の間に挟まれた離間部４７において第３半導体層３に電気的に接続される。
【００６７】
以下、図９を参照して半導体装置３００を具体的に説明する。  
図９（ａ）に示すように、半導体装置３００は、ｎ型ドレイン層１の上に第２半導体層であるｎ型ドリフト層２を備え、ｎ型ドリフト層２の表面には、第３半導体層であるｐ型ベース層３、さらに、ｐ型ベース層３の表面にｎ型ソース層４が設けられている。
【００６８】
ｎ型ソース層４およびｐ型ベース層３を貫通してｎ型ドリフト層２に達するように形成されたトレンチ３２の内部には、ゲート絶縁膜１３を介してゲート電極１４が設けられている。トレンチ３２は、ｎ型ソース層の表面に沿った方向にストライプ状に形成され、内部に埋め込まれたゲート電極１４もストライプ状に設けられる。ゲート電極１４が埋め込まれたトレンチ３２の上部には、層間絶縁膜５５が形成されている。
【００６９】
隣り合うゲート電極１４に挟まれたｎ型ソース層４には、ストライプ方向に離間してｐ型コンタクト領域５２が設けられている。ｐ型コンタクト領域５２は、ｎ型ソース層４を貫通してｐ型ベース層３に達するように設けられている。
【００７０】
ソース電極６は、層間絶縁膜５５およびｎ型ソース層４、ｐ型コンタクト領域５２の表面に接して設けられている。ゲート電極１４は、層間絶縁膜５５によりソース電極６から絶縁されている。一方、ｎ型ソース層４およびｐ型コンタクト領域５２は、ソース電極６に電気的に接続されている。
【００７１】
一方、トレンチ３２の底部には、ｎ型ドレイン層１の方向にｐ型ピラー３５が設けられている。さらに、ｐ型ピラー３５の上部には、ｐ型ベース層３との間にｎ型拡散領域３４が設けられている。
【００７２】
本実施形態においても、トレンチ３２の底部にｐ型ピラー３５を設けたことによりスーパージャンクション効果を得ることができるので、ｎ型ドリフト層２の不純物濃度を上げてオン抵抗を低減することが可能となる。
【００７３】
図９（ｂ）は、図９（ａ）中に示したIXb−IXb断面のユニットセルを模式的に示す部分断面図である。IXb−IXb断面は、ｐ型コンタクト領域５２に沿った断面であり、ｐ型ベース層３の上にｐ型コンタクト領域５２が接続して設けられている。  
離間部４７に対応するｐ型ピラー３５の上部には、ｎ型拡散領域３４が設けられておらず、ｐ型ベース層３とｐ型ピラー３５の上部がつながった状態になっている。すなわち、ｐ型ベース層３とｐ型ピラー３５とが、電気的に接続されて設けられている。
【００７４】
後述するように、第２半導体領域であるｎ型拡散領域３４は、ｎ型ドリフト層２とｐ型ベース層３との境界に沿った方向において、複数の領域に分割されている。複数のｎ型拡散領域３４の間に挟まれた離間部４７では、図９（ｂ）に示すように、ｐ型ベース層３とｐ型ピラー３５とが電気的に接続されて形成される。
【００７５】
さらに、半導体装置３００では、離間部４７は、ｐ型コンタクト領域５２が設けられる位置の下部に形成されている。これにより、ｐ型ピラー３５からｐ型ベース層３、ｐ型コンタクト領域５２を介してソース電極６へ移動するホールの排出抵抗を小さくすることができる。したがって、ゲートオフ時の高電界によりｎ型ドリフト層２に発生するホールを効率良く抜き去ることが可能となり、破壊耐量を向上させることができる。
【００７６】
図１０は、第３実施形態に係る半導体装置３００の製造工程の一部を示す模式図である。図１０は、トレンチ３２の底部にｎ型不純物をイオン注入して、ｎ型拡散領域４４を形成する工程を示している。図１０（ａ）は、図１０（ｃ）に示す半導体ウェーハの表面におけるXa−Xa断面、図１０（ｂ）はXb−Xb断面をそれぞれ模式的に示している。
【００７７】
図１０（ａ）に示すXa−Xa断面では、注入マスク４９が形成されておらず、トレンチ３２の底部にｎ型不純物がイオン注入されて、ｎ型拡散領域４４が形成される。  
一方、図１０（ｂ）に示すXb−Xb断面には、注入マスク４９が形成されているため、トレンチ３２の底部にはｎ型拡散領域４４が形成されない。
【００７８】
図１０（ｃ）に示すように、注入マスク４９は、ストライプ状に形成されたトレンチ３２に直交するように形成されている。これにより、複数のｎ型拡散領域４４が、ｎ型不純物がイオン注入されない離間部４７を挟んで、トレンチ３２の延在方向に形成される。結果的に、ｎ型拡散領域４４の中央を貫通してｐ型ピラー３５が設けられることにより、ｐ型ピラー３５の上部に形成される複数のｎ型拡散領域３４は、トレンチ３２の延在方向（ｎ型ドリフト層２とｐ型ベース層３との境界に沿った方向）に離間部４７を挟んで設けられる。
【００７９】
図１１は、第３実施形態の変形例に係る半導体装置３５０の断面を模式的に示す斜視図である。  
半導体装置３５０では、トレンチ３２の底部全体に接してｎ型拡散領域４５が設けられ、ｐ型ピラー３５がトレンチ３２の底部から離間している点において、図９に示す半導体装置３００と相違する。さらに、ｎ型拡散領域４５は、ｎ型ドリフト層２とｐ型ベース層３との境界に沿った方向に分割して設けられ、分割された複数の領域の間には離間部４７が設けられている。
【００８０】
ｎ型拡散領域４５は、図８に示す半導体装置２５０の製造工程と同じ方法を用いることにより形成することができる。
【００８１】
トレンチ３２の底部の全体に接して設けられたｎ型拡散領域４５により、ｎ型ドリフト層と、ｐ型ベース層３とゲート絶縁膜１３との間に形成される反転チャネルと、の間の抵抗を小さくすることができ、半導体装置３００に比べてオン抵抗を低減することができる。
【００８２】
さらに、離間部４７においてｐ型ピラー３５とｐ型ベース層３とが電気的に接続されるため、ソースドレイン間に印加されるドレイン電圧によりｐ型ピラー３５から空乏層が広がり、ｎ型拡散領域４５を空乏化する。このため、ドレイン電圧が低い状態からゲートドレイン間容量が低減され、スイッチング速度を高速化することができる。
【００８３】
以上、本発明に係る第１〜第３実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。
【符号の説明】
【００８４】
１・・・ｎ型ドレイン層、  ２・・・ｎ型ドリフト層、  ３・・・ｐ型ベース層、  ４・・・ｎ型ソース層、  ５・・・ドレイン電極、  ６・・・ソース電極、  ７、３７、５２・・・ｐ型コンタクト領域、  １２、３２、３３・・・トレンチ、  １３・・・ゲート絶縁膜、  １４・・・ゲート電極、  １５、５５・・・層間絶縁膜、  １７・・・ｐ型領域、  １８、３４、４４、４５・・・ｎ型拡散領域、  １８ａ・・・ｎ型拡散領域の一部、  ２１・・・ガードリング（ＧＲ）拡散領域、  ２３・・・素子部、  ２４・・・終端部、  ３５・・・ｐ型ピラー、  ３９・・・バリアメタル層、  ４１、４２・・・絶縁膜、  ４７・・・離間部、  ４９・・・注入マスク、  １００、２００、２５０、３００、３５０・・・半導体装置
【図１】
2012004458.tif 000003
【図２】
2012004458.tif 000004
【図３】
2012004458.tif 000005
【図４】
2012004458.tif 000006
【図５】
2012004458.tif 000007
【図６】
2012004458.tif 000008
【図７】
2012004458.tif 000009
【図８】
2012004458.tif 000010
【図９】
2012004458.tif 000011
【図１０】
2012004458.tif 000012
【図１１】
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