(57)【要約】【課題】オリフラと結晶方位との半導体ウエハ毎のばらつきの影響を受けず、半導体基板の欠けの量を制御または低減することが可能な液晶表示素子の製造方法を提供する。【解決手段】複数の画素電極が素子単位で規則的に配置されたパターン領域を有する半導体ウエハと、透明電極が形成された透明基板とを液晶を介してシール材で貼り合わせて貼り合わせ構造体を形成する（Ｓ６）。パターン領域から第１の方向に第１の距離を有する位置で半導体ウエハを劈開して第１の基準ラインを形成し、パターン領域から第２の方向に第２の距離を有する位置で前記半導体ウエハを劈開して第２の基準ラインを形成する（Ｓ７）。第１の基準ラインを基準にしてこれと平行な第１の切り込み溝を複数形成し、第２の基準ラインを基準にしてこれと平行な第２の切り込み溝を複数形成する（Ｓ８）。第１及び第２の切り込み溝が形成されている各位置で貼り合わせ構造体を分断する（Ｓ９）。【選択図】図１
2012058455.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素電極が素子単位で規則的に配置されたパターン領域を有する半導体ウエハと、透明電極が形成された透明基板とを液晶を介してシール材で貼り合わせ、前記画素電極と前記透明電極とが前記液晶を介して向き合うと共に前記液晶が前記シール材で封止された貼り合わせ構造体を形成する貼り合わせ構造体形成ステップと、
前記貼り合わせ構造体形成ステップの後に、前記パターン領域から第１の方向に第１の距離を有する位置で前記半導体ウエハを劈開して第１の基準ラインを形成し、前記パターン領域から前記第１の方向とは異なる第２の方向に第２の距離を有する位置で前記半導体ウエハを劈開して第２の基準ラインを形成する基準ライン形成ステップと、
前記基準ライン形成ステップの後に、前記半導体ウエハに、前記第１の基準ラインを基準にして前記第１の基準ラインと平行な第１の切り込み溝を第１のピッチを有して複数形成し、前記第２の基準ラインを基準にして前記第２の基準ラインと平行な第２の切り込み溝を第２のピッチを有して複数形成する切り込み溝形成ステップと、
前記切り込み溝形成ステップの後に、前記複数の第１の切り込み溝及び前記複数の第２の切り込み溝が形成されている各位置で前記半導体ウエハを分断し、かつ前記透明基板を所定の位置で分断して、前記貼り合わせ構造体から複数の液晶表示素子を一度に得る分断工程と、
を含むことを特徴とする液晶表示素子の製造方法。
【請求項２】
前記第１の基準ラインの仮想延長線と前記第２の基準ラインの仮想延長線とは互いに直交することを特徴とする請求項１記載の液晶表示素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示素子の製造方法に関する。
【背景技術】
【０００２】
現在、液晶表示素子は、プロジェクタやヘッドマウントディスプレイ等のディスプレイ分野に広く採用されている。
液晶表示素子は、一般的に、画素電極及び駆動回路が形成された半導体基板と、画素電極に対向する透明電極を有するガラス基板とが液晶を介して対向配置された構造を有している。
【０００３】
このような液晶表示素子の製造方法として、画素電極及び駆動回路が素子ごとにマトリスク状に複数形成された単結晶Ｓｉ（シリコン）ウエハ、及び透明電極が形成された大判のガラス基板を予め素子ごとに切断して、上記の半導体基板及びガラス基板を複数形成した後、これら半導体基板及びガラス基板をそれぞれ素子ごとに貼り合わせる、個別貼り合わせ方法がある。
また、他の液晶表示素子の製造方法として、画素電極及び駆動回路が素子ごとにマトリスク状に複数形成された単結晶Ｓｉウエハと、透明電極が形成された大判のガラス基板とを一括で貼り合わせて貼り合わせ構造体を形成し、その後、この貼り合わせ構造体を素子ごとに分断する、一括貼り合わせ方法がある。
一括貼り合わせ方法は、個別貼り合わせ方法に比べて、素子ごとに半導体基板とガラス基板とを貼り合わせる必要がないので、生産性に優れ、コストダウンの点についても有利な製造方法である。
【０００４】
このような一括貼り合わせ方法の一例が特許文献１に開示されている。
特許文献１に開示されている一括貼り合わせ方法は、単結晶Ｓｉウエハと大判のガラス基板とを一括で貼り合わせた後、単結晶Ｓｉウエハ及び大判のガラス基板のそれぞれの外側の面に切り欠き溝を形成し、さらにこれらの切り欠き溝を利用して単結晶Ｓｉウエハ及び大判のガラス基板を素子ごとに分断するものである。なお、単結晶Ｓｉウエハ及び大判のガラス基板をそれぞれ完全に切断しないのは、完全に切断すると切断かすが後述する端子群に付着してしまうことを防止するためである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３５７７９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ここで、特許文献１に開示されているような従来の一括貼り合わせ方法の課題について図１７を用いて説明する。図１７は、従来の一括貼り合わせ方法の課題を説明するための液晶表示素子の模式的断面図である。
【０００７】
図１７に示すように、液晶表示素子１００は、半導体基板１１０と、透明基板１２０と、これらを所定の間隙を有して貼り合わせるシール部１３０と、上記所定の間隙に充填された液晶１４０と、を有して構成されている。
半導体基板１１０の表面には、マトリスク状に形成された複数の画素電極１１１、及びこれらを覆うように形成された配向膜１１２が形成されている。また、半導体基板１１０の表面には、外部から液晶１４０を駆動するための駆動電圧を供給するための端子群１１３が形成されている。
一方、透明基板１２０の表面には透明電極１２１及び配向膜１２２が積層されており、反対側の面には反射防止膜１２３が形成されている。
シール部１３０は、樹脂１３１、及びこれに分散されて所定の直径を有する球状のスペーサ１３２を有して構成されている。
【０００８】
半導体基板１１０には、通常、結晶面方位（１００）の表面を有する単結晶Ｓｉ（シリコン）ウエハが用いられる。
そのため、前述したように、単結晶Ｓｉウエハと大判のガラス基板との貼り合わせ構造体を素子ごとに分断する際に、特に単結晶Ｓｉウエハの切り込み溝の残りしろの部分が結晶面に沿って劈開されるため、図１７（ａ）に示すように、端子群１１３側に欠けて端子群１１３を破損させてしまう場合がある。
単結晶Ｓｉウエハに対して半導体基板１１０のサイズが小さい方が面付け数（取り数）を増やすことができるので、素子当たりの半導体基板の単価を低減することができる。そのため、端子群１１３は、シール部１３０と半導体基板１１０の端面との間の極狭い領域に形成されており、半導体基板１１０の欠け１１５による影響（破損）を受けやすい。
【０００９】
また、図１７（ｂ）に示すように、欠け１１６が外側に向けて発生する場合がある。このような場合は、端子群１１３は欠け１１６そのものによる影響（破損）を受けないが、液晶表示素子１００の外形寸法が変わってしまうため、例えば液晶表示素子１００を液晶表示装置等に外形基準で位置決めして実装する際に、実装精度を悪化させる要因となる。
また、欠け１１６は欠けやすいため、欠けた欠け１１６が近傍の端子群１１３に付着する可能性が高い。端子群１１３に欠け１１６が付着すると接点不良となる場合がある。
【００１０】
ところで、単結晶Ｓｉウエハにはオリフラ（オリエンテーションフラット）やノッチが形成されているものがある。
略円柱状の単結晶ＳｉのインゴットにＸ線回折分光分析を行って結晶方位を検出し、このインゴットの軸方向に沿って切り欠きを形成した後、軸方向に直交する方向に所定のピッチで切断（輪切り）することにより、オリフラやノッチを有する単結晶Ｓｉウエハが複数形成される。
しかしながら、インゴットを引き上げる際に、結晶軸がぶれる場合があり、実際、単結晶Ｓｉウエハの結晶方位とオリフラ（ノッチ）の方向とに誤差が生じている。
このオリフラ（ノッチ）を基準にして単結晶Ｓｉウエハに切り欠き溝を形成するが、単結晶Ｓｉウエハの結晶方位とオリフラ（ノッチ）の方向との誤差が大きいと、切り欠き溝が結晶方位とはずれた状態で形成されるため、上記欠け１１５，１１６の程度が大きくなる。
【００１１】
そこで、単結晶Ｓｉウエハに切り欠き溝を深く形成することが考えられるが、切り欠き溝を深く形成すると残りしろが少なくなるため、単結晶Ｓｉウエハの強度が不足して製造途中に単結晶Ｓｉウエハが破損してしまう場合がある。
【００１２】
そこで、本発明は、オリフラ（ノッチ）と結晶方位との単結晶Ｓｉウエハごとのばらつきの影響を受けることなく、半導体基板の欠けの量を制御または低減することが可能な液晶表示素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の課題を解決するために、本発明は次の液晶表示素子の製造方法を提供する。
１）複数の画素電極（３）が素子単位（ＡＡ）で規則的に配置されたパターン領域（ＢＢ）を有する半導体ウエハ（１）と、透明電極（１１）が形成された透明基板（１０）とを液晶（ＬＣ）を介してシール材（２０）で貼り合わせ、前記画素電極（３）と前記透明電極（１１）とが前記液晶（ＬＣ）を介して向き合うと共に前記液晶（ＬＣ）が前記シール材（２０）で封止された貼り合わせ構造体（２５）を形成する貼り合わせ構造体形成ステップ（Ｓ６）と、前記貼り合わせ構造体形成ステップ（Ｓ６）の後に、前記パターン領域（ＢＢ）から第１の方向に第１の距離（Ｘａ）を有する位置で前記半導体ウエハ（１）を劈開して第１の基準ライン（３０）を形成し、前記パターン領域（ＢＢ）から前記第１の方向とは異なる第２の方向に第２の距離（Ｙａ）を有する位置で前記半導体ウエハ（１）を劈開して第２の基準ライン（３１）を形成する基準ライン形成ステップ（Ｓ７）と、前記基準ライン形成ステップ（Ｓ７）の後に、前記半導体ウエハに、前記第１の基準ライン（３０）を基準にして前記第１の基準ライン（３０）と平行な第１の切り込み溝（３２）を第１のピッチを有して複数形成し、前記第２の基準ライン（３１）を基準にして前記第２の基準ライン（３１）と平行な第２の切り込み溝（３３）を第２のピッチを有して複数形成する切り込み溝形成ステップ（Ｓ８）と、前記切り込み溝形成ステップ（Ｓ８）の後に、前記複数の第１の切り込み溝（３２）及び前記複数の第２の切り込み溝（３３）が形成されている各位置で前記半導体ウエハ（１）を分断し、かつ前記透明基板（１０）を所定の位置で分断して、前記貼り合わせ構造体（２５）から複数の液晶表示素子（４０）を一度に得る分断工程（Ｓ９）と、を含むことを特徴とする液晶表示素子の製造方法。
２）前記第１の基準ライン（３０）の仮想延長線と前記第２の基準ライン（３１）の仮想延長線とは互いに直交することを特徴とする１）記載の液晶表示素子の製造方法。
【発明の効果】
【００１４】
本発明によれば、オリフラ（ノッチ）と結晶方位との半導体ウエハごとのばらつきの影響を受けることなく、半導体基板の欠けの量を制御または低減することが可能になるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】本発明の液晶表示素子の製造方法の実施例１を説明するためのフローチャートである。
【図２】単結晶Ｓｉウエハに液晶表示素子（所定の領域ＡＡ）が複数面付けされていることを説明するための模式的平面図である。
【図３】実施例１の駆動回路形成工程を説明するための模式的断面図である。
【図４】実施例１の画素電極及び端子群形成工程を説明するための模式的断面図である。
【図５】実施例１の画素電極側配向膜形成工程を説明するための模式的断面図である。
【図６】実施例１の透明電極及び反射防止膜形成工程を説明するための模式的断面図である。
【図７】実施例１の透明電極側配向膜形成工程を説明するための模式的断面図である。
【図８】実施例１の貼り合わせ構造体形成工程を説明するための模式的断面図である。
【図９】実施例１の劈開基準ライン形成工程を説明するための模式的平面図であり、貼り合わせ構造体を単結晶Ｓｉウエハ側から見たものである。
【図１０】実施例１の切り込み溝形成工程を説明するための模式的平面図であり、貼り合わせ構造体を単結晶Ｓｉウエハ側から見たものである。
【図１１】実施例１の切り込み溝形成工程を説明するための模式的断面図である。
【図１２】実施例１の分断工程、及び実施例１の液晶表示素子を説明するための模式的断面図である。
【図１３】本発明の液晶表示素子の製造方法の実施例２を説明するためのフローチャートである。
【図１４】実施例２の画素電極側溝形成工程を説明するための模式的断面図である。
【図１５】実施例２の切り込み溝形成工程を説明するための模式的断面図である。
【図１６】実施例２の分断工程、及び実施例２の液晶表示素子を説明するための模式的断面図である。
【図１７】従来の課題を説明するための模式的断面図である。
【発明を実施するための形態】
【００１６】
本発明の実施の形態を、好ましい実施例により図１〜図１６を用いて説明する。
【００１７】
＜実施例１＞
まず、実施例１の液晶表示素子の製造方法について図１〜図１２を用いて説明する。
【００１８】
［駆動回路形成工程］（図１の「Ｓ１」，図２及び図３参照）
図２に示す、結晶面方位（１００）の表面１ａ、及び結晶方向［１１１］にオリフラ（オリエンテーションフラット）ＯＦを有する単結晶Ｓｉ（シリコン）ウエハ１に、所定の半導体プロセスを用いて所定の領域ＡＡごとに駆動回路２を形成する（図１のＳ１、及び図３参照）。駆動回路２はオリフラＯＦを基準にして形成される。
ここで、所定の領域ＡＡとは、１つの液晶表示素子に対応する領域である。即ち、単結晶Ｓｉウエハ１には駆動回路２が液晶表示素子（所定の領域ＡＡ）ごとに複数形成される。なお、図３（図４〜図８及び図１１も同様）には複数の液晶表示素子（所定の領域ＡＡ）のうちの２つを示している。
【００１９】
実施例１では、単結晶Ｓｉウエハ１の厚さを７００μｍとした。
【００２０】
［画素電極及び端子群形成工程］（図１の「Ｓ２」及び図４参照）
単結晶Ｓｉウエハ１の表面１ａ上に、マトリクス状に複数配置された画素電極３と、端子群４と、を所定の領域ＡＡごとに形成する。画素電極３及び端子群４は上記のオリフラＯＦ又は駆動回路２を基準にして形成される。なお、駆動回路２を形成する際に画素電極３及び端子群４を位置合わせ形成するための位置合わせパターンを形成しておいてもよい。
【００２１】
実施例１では、厚さが０．２μｍのＡｌ（アルミニウム）膜を真空蒸着法を用いて形成した後、さらにフォトリソグラフィ法及びドライエッチング法を用いてパターニングを行うことにより、上記の画素電極３及び端子群４を形成した。
【００２２】
［画素電極側配向膜形成工程］（図１の「Ｓ３」，図５参照）
上記工程を経た単結晶Ｓｉウエハ１を超純水で超音波洗浄した後、画素電極３を覆うように、単結晶Ｓｉウエハ１の表面１ａ上に配向膜５を所定の領域ＡＡごとに形成する。配向膜５は上記のオリフラＯＦ，駆動回路２，画素電極３，又は端子群４を基準にして形成される。なお、画素電極３及び端子群４を形成する際に配向膜５を位置合わせ形成するための位置合わせパターンを形成しておいてもよい。
【００２３】
実施例１では、選択的に配向膜を形成するマスクを通して、厚さが０．１μｍのＳｉＯ２膜を斜方蒸着法を用いて形成することにより、上記の配向膜５を形成した。
【００２４】
［透明電極及び反射防止膜形成工程］（図１の「Ｓ４」及び図６参照）
大判のガラス基板１０の一面側に透明電極１１を形成し、他面側に反射防止膜１２を形成する。
【００２５】
実施例１では、大判のガラス基板１０の一面全面側に、厚さが０．０８μｍのＩＴＯ膜をスパッタリング法を用いて成膜し、上記の透明電極１１を形成した。
また、実施例１では、大判のガラス基板１０の他面側に、総厚が０．３μｍのＮｂ２Ｏ２膜とＳｉＯ２膜との積層膜を真空蒸着法を用いて形成することにより、上記の反射防止膜１２を形成した。
【００２６】
［透明電極側配向膜形成工程］（図１の「Ｓ５」及び図７参照）
上記工程を経た大判のガラス基板１０を超純水で超音波洗浄した後、透明電極１１上の所定の領域に配向膜１３を形成する。
実施例１では、選択的に配向膜を形成するマスクを通して、厚さが０．１μｍのＳｉＯ２膜を斜方蒸着法を用いて形成することにより、上記の配向膜１３を形成した。
【００２７】
［貼り合わせ構造体形成工程］（図１の「Ｓ６」及び図８参照）
まず、上述の工程（図１のＳ１〜Ｓ３）を経た単結晶Ｓｉウエハ１の表面１ａ上に、所定の領域ＡＡごとに画素電極３を囲うようにシール材２０を塗布する。
シール材２０は所定の直径を有する球状のスペーサ２１が樹脂２２に分散したものである。
【００２８】
次に、液晶ＬＣを、所定の領域ＡＡごとに画素電極３が形成されている領域上に所定の量、滴下する。
【００２９】
その後、減圧環境下で、配向膜５，１３が互いに向き合うようにして単結晶Ｓｉウエハ１と大判のガラス基板１０とを対向配置し、さらに単結晶Ｓｉウエハ１と大判のガラス基板１０との相対位置を位置合わせした後、単結晶Ｓｉウエハ１と大判のガラス基板１０とを貼り合わせ、シール材２０（樹脂２２）を硬化させる。
大判のガラス基板１０，透明電極１１，反射防止膜１２，及び配向膜１３はいずれも透明なので、大判のガラス基板１０を介して単結晶Ｓｉウエハ１の画素電極３や端子群４の位置を検出することができる。
【００３０】
上記手順により、単結晶Ｓｉウエハ１と大判のガラス基板１０とがシール材２０で所定の間隙を有して貼り合わされ、シール材２０で囲われた領域ごとに液晶ＬＣが充填された、貼り合わせ構造体２５を得る。
【００３１】
［劈開基準ライン形成工程］（図１の「Ｓ７」及び図９参照）
貼り合わせ構造体２５の単結晶Ｓｉウエハ１における複数の所定の領域ＡＡからなるパターン領域ＢＢ（図９における斜線で示す領域）からオフセット量Ｘａの位置に切り欠きを形成し、この切り欠きを利用して単結晶Ｓｉウエハ１の端部を劈開することにより、劈開基準ライン３０を形成する。
また、パターン領域ＢＢからオフセット量Ｙａの位置に切り欠きを形成し、この切り欠きを利用して単結晶Ｓｉウエハ１の端部を劈開することにより、劈開基準ライン３１を形成する。
劈開基準ライン３０の仮想延長線と劈開基準ライン３１の仮想延長線とは互いに直交する。
オフセット量Ｘａ，Ｙａは、大判のガラス基板１０を介して確認することができる。
【００３２】
［切り込み溝形成工程］（図１の「Ｓ８」，図１０及び図１１参照）
劈開基準ライン３０を基準にして、劈開基準ライン３０と平行に複数の切り込み溝３２を所定のピッチで形成する。
また、劈開基準ライン３１を基準にして、劈開基準ライン３１と平行に複数の切り込み溝３３を所定のピッチで形成する。
【００３３】
上記手順によれば、単結晶Ｓｉウエハ１ごとにオリフラＯＦと結晶方位との誤差にばらつきがある場合でも、切り込み溝３２，３３を、単結晶Ｓｉウエハ１ごとに形成した劈開基準ライン３０，３１を基準にしてそれぞれ形成するため、単結晶Ｓｉウエハ１ごとに結晶方位に一致させて形成することができる。
また、劈開基準ライン３０，３１は、パターン領域ＢＢから所定のオフセット量Ｘａ，Ｙａを有して形成されているため、単結晶Ｓｉウエハ１の裏面側から画素電極３や端子群４等のパターンを認識する必要がなく、劈開基準ライン３０，３１を基準にして切り込み溝３２，３３を高い位置精度で形成することができる。
【００３４】
切り込み溝３２，３３の深さ（残りしろの厚さ）が深い（薄い）ほど、後述する欠け４１，４２の量は低減するが、切り込み溝３２，３３の深さ（残りしろの厚さ）が深すぎる（薄すぎる）と、単結晶Ｓｉウエハ１の機械的強度が低下するため、製造過程で単結晶Ｓｉウエハ１が破損してしまう場合がある。
そのため、残りしろの厚さは５０μｍ〜１００μｍの範囲が好ましく、実施例１では、切り込み溝３２，３３の深さ（残りしろの厚さ）を６３０μｍ（７０μｍとした。
また、実施例１では、切り込み溝３２，３３をダイシングによって形成した。
【００３５】
同様に大判のガラス基板１０にも、単結晶Ｓｉウエハ１の劈開ライン３０，３１をそれぞれ基準にして切り込み溝３４，３５を形成する。
【００３６】
ところで、単結晶Ｓｉウエハ１及び大判のガラス基板１０に切り込み溝３２，３３及び切り込み溝３４，３５を形成せずに、単結晶Ｓｉウエハ１及び大判のガラス基板１０をそれぞれ完全に切断する方法も考えられるが、単結晶Ｓｉウエハ１及び大判のガラス基板１０をそれぞれ完全に切断すると、露出した端子群４に切断かすが付着してしまう場合がある。端子群４に切断かすが付着すると接続不良が発生する場合があるので、単結晶Ｓｉウエハ１及び大判のガラス基板１０をそれぞれ完全に切断することは好ましくない。
【００３７】
［分断工程］（図１の「Ｓ９」及び図１２参照）
貼り合わせ構造体２５に外部から所定の圧力を加えることにより、貼り合わせ構造体２５を切り込み溝３２〜３５に沿って分断する。
この分断により、１つの貼り合わせ構造体２５から、複数の液晶表示素子４０を得る。
【００３８】
図１２に示すように、液晶表示素子４０は、単結晶Ｓｉウエハ１が切り込み溝３２，３３（図１０及び図１１参照）ごとに素子単位で分断された半導体基板４１と、大判のガラス基板１０が切り込み溝３４，３５（図１０及び図１１参照）ごとに素子単位で分断された透明基板４２と、半導体基板４１と透明基板４２とを所定の間隙を有して貼り合わせるシール部４３と、上記所定の間隙に充填された液晶ＬＣと、を有して構成されている。
【００３９】
半導体基板４１の表面４１ａ（単結晶Ｓｉウエハ１の表面１ａに相当する）には駆動回路２が形成されている。半導体基板４１の表面４１ａ上には、マトリスク状に配置された複数の画素電極３と、複数の画素電極３を覆う配向膜５と、外部から液晶ＬＣを駆動するための駆動電圧が供給される端子群４と、が形成されている。
【００４０】
一方、透明基板４２における複数の画素電極３と対向する側の表面４２ａには透明電極１１及び配向膜１３が順次積層形成されており、上記表面４２ａとは反対側の裏面４２ｂには反射防止膜１２が形成されている。
【００４１】
シール部４３は、上述したシール材２０（樹脂２２）が硬化したものであり、半導体基板４１と透明基板４２との間隙（セルギャップ）はシール部４３のスペーサ２１の直径によって規定される。
【００４２】
上述した貼り合わせ構造体２５（図１０及び図１１参照）を素子ごとに分断する際に、特に単結晶Ｓｉウエハ１の切り込み溝３２，３３の残りしろの部分が結晶面に沿って劈開されるため、図１２（ａ）に示すように、端子群４側に欠けてしまう場合がある。
そこで、上述した手順により、貼り合わせ構造体２５を素子ごとに分断する際に、切り込み溝３２，３３が単結晶Ｓｉウエハ１ごとに結晶方位に沿って精度良く形成されているため、欠け４５の量を一定に制御することができる。
そのため、この欠け４５の量を予めオフセットした位置に端子群４を設計配置することにより、シール部４３と半導体基板４１の端面との間の極狭い領域に端子群４を形成しても、半導体基板４１の欠け４５による端子群４の破損を防止することができる。
【００４３】
また、図１２（ｂ）に示すように、欠け４６が外側に向けて発生する場合においても、上述した理由と同様の理由により、欠け４６の量を一定に制御することができる。そのため、液晶表示素子４０の外形寸法精度を従来よりも向上させることできるので、例えば液晶表示素子４０を液晶表示装置等に外形基準で位置決めして実装する際に、実装精度を従来よりも向上させることができる。
【００４４】
＜実施例２＞
次に、実施例２の液晶表示素子の製造方法について図１３〜図１６をさらに用いて説明する。
実施例２の液晶表示素子の製造方法は、実施例１の液晶表示素子の製造方法に対して、単結晶Ｓｉウエハ１の表面１ａにも切り込み溝５２，５３を切り込み溝５４，５５（実施例１の切り込み溝３２，３３に相当する）にそれぞれ対応させて形成する（手順としては切り込み溝５４，５５を切り込み溝５２，５３にそれぞれ対応させて形成する）点で相違し、それ以外の手順は実施例１と同じである。
そこで、単結晶Ｓｉウエハ１の表面１ａに切り込み溝５２，５３を形成する手順について詳細に説明し、他の手順は簡略的に説明する。なお、実施例２では、実施例１と同じ構成部には説明をわかりやすくするために同じ符号を付して説明する。
【００４５】
まず、実施例１の「駆動回路形成工程」、「画素電極及び端子群形成工程」、及び「画素電極側配向膜形成工程」と同様の工程を行う（図１３のＳ１１〜Ｓ１３）。
【００４６】
次に、図１４に示すように、上記工程を経た単結晶Ｓｉウエハ１の表面１ａにそれぞれ所定のピッチで複数の浅い切り込み溝５２，５３を形成する（図１３のＳ１４）。
切り込み溝５２，５３は、オリフラＯＦ，駆動回路２，画素電極３，又は端子群４を基準にして形成される。なお、画素電極３及び端子群４を形成する際に切り込み溝５２，５３を位置合わせ形成するための位置合わせパターンを形成しておいてもよい。
その後、単結晶Ｓｉウエハ１を洗浄して単結晶Ｓｉウエハ１に付着した切りかすを除去する。
【００４７】
実施例２では、切り込み溝５２，５３をダイシングによって後述する切り込み溝５４，５５よりも浅いＶ溝状に形成した。
【００４８】
実施例１の「透明電極及び反射防止膜形成工程」及び「透明電極側配向膜形成工程」と同様の工程を行う（図１３のＳ１５及びＳ１６）。
【００４９】
次に、実施例１の「貼り合わせ構造体形成工程」及び「劈開ライン形成工程」と同様の工程を行う（図１３のＳ１７及びＳ１８）。
【００５０】
次に、図１５に示すように、実施例１の「切り込み溝形成工程」と同様の工程を行い、劈開基準ライン３０（図９及び図１０参照）を基準にして、複数の切り込み溝５２が形成されている位置に対応する位置に複数の切り込み溝５４をそれぞれ対向形成する。
また、劈開基準ライン３１（図９及び図１０参照）を基準にして、複数の切り込み溝５３が形成されている位置に対応する位置に複数の切り込み溝５５をそれぞれ対向形成する。
また、大判のガラス基板１０にも、実施例１と同様に単結晶Ｓｉウエハ１の劈開基準ライン３０，３１をそれぞれ基準にして切り込み溝３４，３５を形成する（図１３のＳ１９）。
【００５１】
その後、図１６に示すように、実施例１の「分断工程」と同様の工程を行うことにより、複数の液晶表示素子６０を得る（図１３のＳ２０）。
【００５２】
実施例１では単結晶Ｓｉウエハ１の一面側からのみ切り込み溝３２，３３を形成するため、切り込み溝３２，３３を深く形成しなければならない。切り込み溝３２，３３を深く形成しようとすると、単結晶Ｓｉウエハ１へのダメージが大きくなるため単結晶Ｓｉウエハ１が破損する可能性が高くなる。
一方、実施例２では、単結晶Ｓｉウエハ１の一面側に浅い切り込み溝５２，５３を形成した後に他面側に切り込み溝５４，５５を形成するため、切り込み溝５４，５５の深さを実施例１の切り込み溝３２，３３の深さよりも浅くすることができるので、切り込み溝５４，５５を形成する際の単結晶Ｓｉウエハ１へのダメージを実施例１よりも低減することができる。このため、単結晶Ｓｉウエハ１の破損の可能性を実施例１よりも低減することができる。
【００５３】
また、実施例２では、貼り合わせ構造体（２５）を分断する際、対向形成された互いの切り込み溝（５２，５３），（５４，５５）の残りしろの部分が結晶面に沿って劈開されるが、これら劈開が互いの切り込み溝（５２，５３），（５４，５５）によって規定されるため、実施例１よりも欠け４７の量を低減することができる。
【００５４】
本発明の実施例は、上述した構成及び手順に限定されるものではなく、本発明の要旨を逸脱しない範囲において変形例としてもよいのは言うまでもない。
【００５５】
例えば、「駆動回路形成工程」、「画素電極及び端子群形成工程」、及び「画素電極側配向膜形成工程」を行った後に「透明電極及び反射防止膜形成工程」及び「透明電極側配向膜形成工程」を行ってもよいし、これとは逆に「透明電極及び反射防止膜形成工程」及び「透明電極側配向膜形成工程」を行った後に「駆動回路形成工程」、「画素電極及び端子群形成工程」、及び「画素電極側配向膜形成工程」をを行ってもよい。別々の製造ラインで「駆動回路形成工程」、「画素電極及び端子群形成工程」、及び「画素電極側配向膜形成工程」と、「透明電極及び反射防止膜形成工程」及び「透明電極側配向膜形成工程」とを同時に行ってもよい。
【符号の説明】
【００５６】
１＿単結晶Ｓｉウエハ、  １ａ，４１ａ＿表面、  ２＿駆動回路、  ３＿画素電極、４＿端子群、  ５，１３＿配向膜、  １０＿ガラス基板、  １１＿透明電極、  １２＿反射防止膜、  ２０＿シール材、  ２１＿スペーサ、  ２２＿樹脂、  ２５＿貼り合わせ構造体、  ３０，３１＿劈開基準ライン、  ３２〜３５，５２〜５５＿切り込み溝、  ４０＿液晶表示素子、  ４１＿半導体基板、  ４２＿透明基板、  ４３＿シール部、  ４２ｂ＿裏面、  ４５〜４７＿欠け、  ＯＰ＿オリフラ、  ＡＡ＿所定の領域（素子単位領域）、  ＬＣ＿液晶、  ＢＢ＿パターン領域、  Ｘａ，Ｙａ＿オフセット量
【図１】
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【図１３】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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