(57)【要約】【課題】半導体装置製造後も終点検出部が残存することがなく、また、半導体基板と異なる材料の半導体素子部への拡散等の問題もなく、精度よく半導体基板の薄膜化を実現することができる半導体装置の製造方法及びそれに用いられる半導体基板を提供する。【解決手段】本発明の半導体装置の製造方法は、半導体基板１の表面１ａに複数の凹部３を有するトレンチ構造５を形成する工程と、前記トレンチ構造５を形成した半導体基板１を不活性ガス雰囲気又は還元性ガス雰囲気にて熱処理を行うことで、前記複数の凹部３の表面部分を閉塞して前記表面部分に半導体層３ａを形成すると共に、内部に空隙３ｂを形成する工程と、を少なくとも備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板の表面に複数の凹部を有するトレンチ構造を形成する工程と、
前記トレンチ構造を形成した半導体基板を不活性ガス雰囲気又は還元性ガス雰囲気にて熱処理を行うことで、前記複数の凹部の表面部分を閉塞して前記表面部分に半導体層を形成すると共に、内部に空隙を形成する工程と、
前記形成した半導体層の表面領域にフォトダイオード及びトランジスタからなる半導体素子部を形成する工程と、
前記形成した半導体素子部上に多層構造の配線部を形成する工程と、
前記形成した配線部上に支持基板を貼り合わせる工程と、
前記空隙を終点検出部として前記半導体基板の裏面から前記空隙が除去される位置まで研削加工により前記半導体基板を薄膜化する工程と、
前記研削加工を行った研削面に対して鏡面研磨を行う工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記形成する複数の凹部の各々の前記表面の開口面積は、５μｍ２以上３０μｍ２以下であり、前記表面からの深さ方向の幅は１０μｍ以上２０μｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記研削加工は、＃３１５以上＃１５００以下の番手の砥粒を有するビトリファイド研削砥石により粗研削を行った後、＃２０００以上の番手の砥粒を有するレジノイドボンド研削砥石により精研削を行い、前記精研削において前記空隙を終点検出部として前記半導体基板を薄膜化することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
表面からの深さが少なくとも５μｍの半導体層には実質的に結晶欠陥が存在せず、かつ、前記半導体層より内部であるバルク層には、直径１０μｍ以上２０μｍ以下の球状の空隙が前記表面と平行な方向に複数設けられていることを特徴とする半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子などの半導体装置の製造方法それに用いられる半導体基板に関する。
【背景技術】
【０００２】
撮像装置に用いられる固体撮像素子は、シリコン等で構成された半導体基板の撮像領域に受光部となるフォトダイオードとこのフォトダイオードの信号電荷を読み出す手段となるＭＯＳトランジスタとで構成された単位画素がマトリックス状に複数形成され、前記半導体基板の周辺領域に複数のＣＭＯＳトランジスタ（以下、ＭＯＳトランジスタと併せてトランジスタという）からなる周辺回路部（以下、受光部及び周辺回路部を併せて半導体素子部という）が形成され、前記形成した半導体素子部上に層間絶縁膜を介して多層構造の配線を備える配線部が形成され、前記配線部が形成された表面側より光を照射し、前記フォトダイオードで光を受光するのが一般的である。
【０００３】
しかしながらこのような固体撮像素子では、入射する光の光路に前記配線部が存在し、この多層構造の配線により光が反射や散乱するため、固体撮像素子としての感度が落ちるという問題がある。そのため、表面側に前記配線部が形成された半導体基板の裏面側から光を入射させる固体撮像素子が一般的に知られている（例えば、特許文献１）。
【０００４】
しかしながらこのように光を裏面側から入射させる場合、半導体基板の厚さが厚いと光が透過することができないため、この半導体基板を裏面側から薄膜化して数μｍの半導体層とすることが必要である。この際、薄膜化した半導体層の膜厚に面内でばらつきが生じると光の入射強度にばらつきが生じるため、色むらが発生するという問題がある。
【０００５】
そのため、このような問題を解決するために、特許文献２には、前記半導体基板としてＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板を用いる技術が知られている。この場合、ＳＯＩ基板の支持基板の裏面側から薄膜化を行い、ＳＯＩ基板の中間層である酸化膜で薄膜化を止めることにより、前記半導体層の膜厚のばらつきを抑えることが可能である。しかしながら、ＳＯＩ基板は通常の半導体基板より価格が非常に高いため、製造コストが高くなるという問題がある。
【０００６】
そこで、特許文献３には、ＳＯＩ基板を用いずに該半導体基板と異なる材料の埋め込み層からなる終点検出部を形成し、これにより裏面側からの薄膜化を止めることで安価に精度よく半導体装置を製造することができる技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−４５８８６号公報
【特許文献２】特開２００６−６６７１０号公報
【特許文献３】特開２００５−３５３９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献３に記載の技術は、前記終点検出部が半導体装置の製造後も残存するため、その領域には、前記半導体素子部を形成することができず、前記半導体素子部形成領域が縮小するという問題がある。また、前記終点検出部は、前記半導体基板と異なる材料の埋め込み層からなるため、前記半導体素子部の形成時や前記配線部の形成時の熱処理において前記埋め込み層から前記材料が拡散等してしまい、前記半導体素子部の半導体特性に悪影響を及ぼす可能性もある。
【０００９】
本発明は、上述の事情に鑑みてなされたものであり、半導体装置製造後も終点検出部が残存することがなく、また、半導体基板と異なる材料の半導体素子部への拡散等の問題もなく、精度よく半導体基板の薄膜化を実現することができる半導体装置の製造方法それに用いられる半導体基板を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置の製造方法は、半導体基板の表面に複数の凹部を有するトレンチ構造を形成する工程と、前記トレンチ構造を形成した半導体基板を不活性ガス雰囲気又は還元性ガス雰囲気にて熱処理を行うことで、前記複数の凹部の表面部分を閉塞して前記表面部分に半導体層を形成すると共に、内部に空隙を形成する工程と、前記形成した半導体層の表面領域にフォトダイオード及びトランジスタからなる半導体素子部を形成する工程と、前記形成した半導体素子部上に多層構造の配線部を形成する工程と、前記形成した配線部上に支持基板を貼り合わせる工程と、前記空隙を終点検出部として前記半導体基板の裏面から前記空隙が除去される位置まで研削加工により前記半導体基板を薄膜化する工程と、前記研削加工を行った研削面に対して鏡面研磨を行う工程と、を備えることを特徴とする。
【００１１】
前記形成する複数の凹部の各々の前記表面の開口面積は、５μｍ２以上３０μｍ２以下であり、前記表面からの深さ方向の幅は１０μｍ以上２０μｍ以下であることが好ましい。
【００１２】
前記研削加工は、＃３１５以上＃１５００以下の番手の砥粒を有するビトリファイド研削砥石により粗研削を行った後、＃２０００以上の番手の砥粒を有するレジノイドボンド研削砥石により精研削を行い、前記精研削において前記空隙を終点検出部として前記半導体基板を薄膜化することが好ましい。
【００１３】
本発明に係る半導体基板は、表面からの深さが少なくとも５μｍの半導体層には実質的に結晶欠陥が存在せず、かつ、前記半導体層より内部であるバルク層には、直径１０μｍ以上２０μｍ以下の球状の空隙が前記表面と平行な方向に複数設けられていることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、半導体装置製造後も終点検出部が残存することがなく、また、半導体基板と異なる材料の半導体素子部への拡散等の問題もなく、精度よく半導体基板の薄膜化を実現することができる半導体装置の製造方法それに用いられる半導体基板が提供される。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る半導体装置の製造方法の実施形態を説明するための各工程（第１ステップ）における工程概念図である。
【図２】本発明に係る半導体装置の製造方法の実施形態を説明するための各工程（第２ステップ）における工程概念図である。
【図３】本発明に係る半導体装置の製造方法の実施形態を説明するための各工程（第３ステップ）における工程概念図である。
【図４】本発明に係る半導体装置の製造方法の実施形態を説明するための各工程（第４ステップ）における工程概念図である。
【図５】本発明に係る半導体装置の製造方法の実施形態を説明するための各工程（第５ステップ）における工程概念図である。
【図６】本発明に係る半導体装置の製造方法の実施形態を説明するための各工程（第６ステップ）における工程概念図である。
【図７】本発明に係る半導体装置の製造方法の実施形態を説明するための各工程（第７ステップ）における工程概念図である。
【図８】本発明に係る半導体装置の製造方法の実施形態を説明するための各工程（第８ステップ）における工程概念図である。
【図９】本発明に係る半導体装置の製造方法の実施形態を説明するための各工程（第９ステップ）における工程概念図である。
【図１０】本発明に係る半導体装置の製造方法の実施形態を説明するための各工程（第１０ステップ）における工程概念図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図面等を参照して詳細に説明する。
図１から図１０は、本発明に係る半導体装置の製造方法の実施形態を説明するための各工程における工程概念図である。
本発明の実施形態に係る半導体装置の製造方法は、最初に、図１に示すようなシリコン基板１（例えば、直径８インチ、厚さ７２５μｍのシリコンウェーハ）の表面１ａに絶縁膜として厚さ２００ｎｍ程度のシリコン窒化膜及び厚さ１μｍ程度のシリコン酸化膜（図示せず）を堆積し、レジストマスク（図示せず）を用いて、ドライエッチングにより前記絶縁膜をパターニングした後、前記レジストマスクを除去し、更に、前記絶縁膜をマスクとしてドライエッチングによりシリコン基板１の表面１ａに複数の凹部３を形成し、その後、前記絶縁膜を除去する。これによりシリコン基板１の表面１ａに複数の凹部３を有するトレンチ構造５を形成する（図２参照）。
【００１７】
次に、前記トレンチ構造５を形成したシリコン基板１を不活性ガス雰囲気（好ましくはアルゴンガス）又は還元性ガス雰囲気（好ましくは水素ガス）にて熱処理を行う。これにより、前記複数の凹部３の表面部分を閉塞して前記表面部分に半導体層３ａを形成すると共に、内部に空隙３ｂを形成する（図３参照）。この際、この空隙３ｂは球状となる。
【００１８】
前記不活性ガス雰囲気又は還元性ガス雰囲気による熱処理は、１１００℃以上１３００℃以下の最高到達温度で、３０分以上２時間以下で熱処理を行うことが好ましい。
前記最高到達温度が１１００℃未満である場合には、温度が低いため、シリコン基板１の表面１ａの原子レベルの再配列が起こりにくくなるため、前記複数の凹部３の表面部分を閉塞して半導体層３ａを形成することが難しい場合がある。前記最高到達温度が１３００℃を超える場合には、高温となるため、前記シリコン基板１にスリップ転位が発生する場合がある。
【００１９】
前記形成する複数の凹部３の各々の前記表面１ａの開口面積Ｌ１は、５μｍ２以上３０μｍ２以下であり、前記表面１ａからの深さ方向の幅Ｌ２は１０μｍ以上２０μｍ以下であることが好ましい。
開口面積Ｌ１をこのような範囲とすることで、確実に、前記熱処理において前記複数の凹部３の表面部分を閉塞して半導体層３ａを形成することができる。また、幅Ｌ２をこのような範囲とすることで、前記熱処理により空隙３ｂが形成される位置と後に半導体素子部が形成される半導体層３ａの表面領域３ａａ（デバイス形成領域：表面１ａから深さ２μｍ以上５μｍ以下の領域）との間に、空隙３ｂが形成されていない深さ領域（幅Ｌ３：図４参照）を形成することができる。
【００２０】
次に、前記形成した半導体層３ａの表面領域３ａａに周知の半導体プロセスを用いてフォトダイオード及びトランジスタの一部を形成する。すなわち、シリコン基板１の撮像領域に各画素に対応してフォトダイオード７と複数のＭＯＳトランジスタの一部（ソース・ドレイン領域：図示せず）を形成し、更に、周辺領域にＣＭＯＳトランジスタ９の一部（ソース・ドレイン領域９ａ）を形成する（図４参照）。これにより前記半導体層３ａの表面領域３ａａにフォトダイオード及びトランジスタからなる半導体素子部を形成する。
【００２１】
次に、前記形成した半導体素子部上に周知の方法により層間絶縁膜１１を介して多層構造の配線１３を有する配線部１５、前記複数のＭＯＳトランジスタの他の一部（ゲート領域）及び前記ＣＭＯＳトランジスタ９の他の一部（ゲート領域９ｂ）を形成する（図５参照）。
【００２２】
次に、前記層間絶縁膜１１を介して形成された配線部１５上に支持基板１７を周知の方法により貼り合わせる（図６参照）。前記支持基板１７は、例えば、直径８インチ、厚さ７２５μｍのシリコンウェーハが用いられる。
【００２３】
次に、前記空隙３ｂを終点検出部として前記半導体基板１の裏面１ｂから前記空隙３ｂが除去される位置まで周知の研削加工１９を行う。この研削加工１９により前記シリコン基板１を薄膜化する（図７参照）。
【００２４】
前記空隙３ｂを終点として検出する方法は、前記研削加工において使用される研削砥石を回転させる回転ヘッドの負荷電流の変化を検出することで行うことができる。
すなわち、研削加工１９の際、空隙３ｂまで研削砥石が到達すると、前記空隙３ｂがシリコン基板１の裏面１ｂ側に露出することになるが、その際、研削砥石と接触するシリコン基板１の表面積が前記空隙３ｂ分減少することになる。そのため、研削加工１９において研削砥石を回転させる回転ヘッドの負荷電流が低下することとなる。
その後、研削加工１９が継続し前記空隙３ｂが完全に除去されると研削砥石と接触するシリコン基板１の表面積が増加する（前記空隙３ｂに到達するまでの研削加工の表面積と同じになる）ため、前記研削砥石を回転させる回転ヘッドの負荷電流が増加する。
従って、この回転ヘッドの負荷電流の増加を検出することで、当該研削加工における加工終点を検出することができるため、前記空隙３ｂが除去される位置（図７中Ｐ２）で研削加工を終了させることができる。
【００２５】
前記複数の凹部３は、シリコン基板１の表面１ａ全体に形成することが好ましい。
このような構成とすることで、前述した研削加工における回転ヘッドの負荷電流の増加を検出しやすくなるため好ましい。
【００２６】
前記研削加工１９は、前記空隙３ｂが除去される位置（図７中Ｐ２）まで行うことが好ましい。
前記研削加工１９を、前記空隙３ｂが残存している位置（図７中Ｐ２’）で終了させる場合には、研削加工後の研削面において前記空隙３ｂに相当する部分に凹部が残存することとなる。
なお、この場合は、前記研削加工の後工程である鏡面研磨（後述）において、この残存した凹部を除去しつつ、かつ、前記膜膜化したシリコン基板１の膜厚のばらつきを抑える方法を取らなければならず、鏡面研磨における負担が増加する。
【００２７】
前記研削加工１９は、＃３１５以上＃１５００以下の番手の砥粒を有するビトリファイド研削砥石により粗研削を行った後、＃２０００以上の番手の砥粒を有するレジノイドボンド研削砥石により精研削を行い、前記精研削において前記空隙３ｂを終点検出部として前記シリコン基板１を薄膜化することが好ましい。
すなわち、前記空隙３ｂから例えば１０μｍ厚い位置（Ｐ１）まで前記粗研削を行った後、前記空隙３ｂが除去される位置（Ｐ２）まで前記精研削を行うことが好ましい。
通常、ビトリファイド研削砥石は、セラミックス質のボンディング材を用いて砥粒を結合した研削砥石であり、レジノイドボンド研削砥石は、樹脂質のボンディング材を用いて砥粒を結合した研削砥石である。従って、前記空隙３ｂによって終点を検出する際、前記研削加工においてシリコン基板１との摩擦係数が高いレジノイドボンド研削砥石を用いることで、前記回転ヘッドの負荷電流の変化を確実に検出することができるため好ましい。
【００２８】
次に、前記研削加工１９を行った研削面に対して周知の鏡面研磨２１を行って、シリコン基板１を例えば５００ｎｍ以下の薄膜（図８中Ｐ３）まで薄膜化する（図８参照）。
これによって、シリコン基板１が薄膜化された半導体装置を製造することができる（図９参照：シリコン基板１は不図示）。
【００２９】
前記鏡面研磨における研磨取代は、３μｍ以上５μｍ以下で行うことが好ましい。
このような研磨取代とすることで、前記鏡面研磨におけるウェーハ面内の研磨取代バラツキを抑制することができ、更に、前記研削加工において発生する研削面の破砕層（例えば、＃２０００の番手の砥粒による研削で約１μｍ程度）を除去することができるため好ましい。
【００３０】
最後に、研磨加工２１を行った研磨面に対して周知の方法にてパシベーション膜２３となる例えばシリコン窒化膜２５及びシリコン酸化膜２７を各々積層して形成し、更に、半導体層３ａの表面領域３ａａの所要位置にパシベーション膜２３からパッド開口部を形成して、層間絶縁膜１１内の多層構造の配線１３と接続する端子部を形成し（図示せず）、また、パシベーション膜２３上のフォトダイオード７に対応した位置にカラーフィルタ２９及びチップレンズ３１を形成することで半導体装置を製造することができる。
【００３１】
本発明は、このような方法により行われるため、半導体装置製造後も終点検出部が残存することがなく、また、半導体基板と異なる材料の半導体素子部への拡散等の問題もなく、精度よく半導体基板の薄膜化を実現することができる。
【００３２】
次に、前述した半導体装置の製造方法に用いられる半導体基板について説明する。
本発明に係わる半導体基板は、図３で説明した状態の半導体基板であり、表面１ａからの深さが少なくとも５μｍの半導体層３ａには実質的に結晶欠陥が存在せず、かつ、前記半導体層３ａより内部であるバルク層３ｃには、直径１０μｍ以上２０μｍ以下の球状の空隙３ｂが前記表面１ａと平行な方向に複数設けられていることを特徴とする。
このような半導体基板を用いることで、前述したような効果を有する半導体装置を製造することができる。
前記球状の空隙３ｂの直径が１０μｍ未満である場合には、空隙３ｂが小さくなるため、研削加工において終点を検出することができない場合がある。前記直径が２０μｍを超える場合には、前記半導体基板の強度が低下する恐れがある。
【実施例】
【００３３】
以下、本発明を実施例に基づいてさらに具体的に説明するが、本発明は、下記実施例により限定解釈されるものではない。
（実施例１）
直径８インチ、厚さ７２５μｍのシリコンウェーハ（シリコン基板１）を準備し、前記シリコン基板１の表面１ａ全体に開口面積Ｌ１が１５μｍ２であり、深さ方向の幅Ｌ２が１５μｍである複数の凹部３を形成した後、アルゴンガス雰囲気にて、１２００℃（最高到達温度）で、１時間熱処理を行った。
この熱処理を行ったシリコン基板１を劈開して、シリコン基板１の表面１ａ側から前記劈開面をＳＥＭ観察したところ、表面１ａから深さ１０μｍまでの領域は、凹部３の表面部分が閉塞した半導体層３ａが形成されており、前記表面１ａから深さ１０μｍ〜１５μｍの領域には、口径２〜２．５μｍ程度の空隙３ｂが形成されていることが認められた。
【００３４】
次に、図４から図１０に示す工程フローにて、半導体装置を製造した。
この際、支持基板１７としては、直径８インチ、厚さ７２５μｍのシリコンウェーハを用い、研削加工１９においては、＃３１５の番手の砥粒を有するビトリファイド研削砥石により、前記空隙３ｂが形成された前記表面１ａから深さ１０μｍ〜１５μｍの領域の手前１０μｍの位置まで粗研削を行った後、＃２０００の番手の砥粒を有するレジノイドボンド研削砥石により、前記レジノイドボンド研削砥石を保持する回転ヘッドの負荷電流の変化を検出して前記空隙３ｂが除去される前記表面１ａから深さ５μｍの位置まで精研削を行った。
最後に、前記精研削を行った研削面に対して鏡面研磨を行い、前記シリコン基板１を厚さ５００ｎｍまで薄膜化させた。
前記薄膜化させた膜厚の面内の厚さバラツキをＦＴ−ＩＲ（（株）バイオロッド製）を用いて、評価したところ、５００ｎｍ±１００ｎｍの厚さバラツキを実現することができた。
【００３５】
（比較例１）
前記精研削を前記表面１ａから深さ１２μｍの位置で精研削を終了し（前記空隙３ｂを残存させて）、その他は実施例１と同様な方法にて前記シリコン基板１を厚さ５００ｎｍまで薄膜化させて半導体装置を製造した。
その結果、前記薄膜化させた表面には、複数の凹部が残存していることが認められた。
【符号の説明】
【００３６】
１  シリコン基板
３  凹部
３ａ  半導体層
３ｂ  空隙
【図１】
2012216750.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2012216750.tif 000011
【図１０】
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