(57)【要約】      （修正有）【課題】ＳＲＡＭのゲート配線形成にあたって、ゲート形状を複雑に変形させることなく転写及び加工マージンを確保する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１組及び第２組のドライバトランジスタ１１、ロードトランジスタ１２及びアクセストランジスタ１３とを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、複数のワードラインと、複数のビットラインと、第１組のドライバトランジスタ１１とロードトランジスタ１２とを接続し、直線状の側辺を有する長方形状の第１ゲート配線３ａと、アクセストランジスタ１３と接続され、直線状の側辺を有する長方形状の第２ゲート配線３ｃと、第１ゲート配線３ａと、第２組のドライバトランジスタ１１とロードトランジスタ１２とを接続する第１コネクタ５ａと、第２ゲート配線３ｃとワードラインとを接続する第２コネクタ５ｃとを備える。【選択図】図２
2012074723.tif 000002
【特許請求の範囲】
【請求項１】
第１組及び第２組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、
前記２次元配置された各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワードラインと、
前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビットラインと、
第１組の前記ドライバトランジスタと前記ロードトランジスタとを接続し、直線状の側辺を有する長方形状の第１ゲート配線と、
前記アクセストランジスタと接続され、直線状の側辺を有する長方形状の第２ゲート配線と、
前記第１ゲート配線と、第２組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１コネクタと、
前記第２ゲート配線と前記ワードラインとを接続する第２コネクタと
を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特にＳＲＡＭに関する。
【背景技術】
【０００２】
ＳＲＡＭは、電源が入った状態ではリフレッシュ動作が不要であり、使いやすいが、一つのメモリセルを構成する素子数が多く占有面積が大きくなってしまうので、セル面積の縮小化が求められている。例えば、特開平９−２７０４６８号公報（米国特許第５７４４８４４号）や、特開平１０−１７８１１０号公報（米国特許第５９３０１６３号）には、一つのセルがビットライン方向よりワードライン方向に長く構成されたセルレイアウト例が示されている。このうち、特開平１０−１７８１１０号公報に記載のＳＲＡＭの平面構成について図１６及び図１１７に示す。図１６は、このＳＲＡＭの一つのメモリセルに関する平面図である。また、図１７は、図１６の一つのメモリセルに相当する等価回路図である。このようにビットライン方向の長さを短くすることによって高速化を図ると共に、活性層とゲート配線のレイアウトが基本的に直線に近い単純な形状とし、セル面積の縮小化が行われている。
【０００３】
また、微細化の点では、露光装置において光の干渉によって、ウエハ上のレジストパターンが歪む現象（光近接効果）が顕著となる。さらに、エッチング過程においてもマイクロローディング効果によるエッチング後のパターン歪みが発生している。なお、このマイクロローディング効果とは、粗密差の大きいパターンをマッチングしていくと、深さ方向に対してエッチングレートが下がっていく現象である。近年、これらのパターン歪みを最小化するために、フォトリソグラフィ過程でのマスクパターンをあらかじめＣＡＤ技術で自動補正しておく光近接効果補正（ＯＰＣ）の技術が開発され、利用されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
通常、ゲート配線にコンタクトホールを形成してコンタクトをとる場合には、フォトリソグラフィ時のぶれを想定して転写マージン及び加工マージン等のカバーマージンを設ける必要がある。このためにゲート配線のうち、コンタクトホールを形成する箇所はカバーマージン分だけ幅を大きくして変形させたりする必要があった。また、ゲート配線自体の幅を微細化していく場合にも一部分の幅を太くする必要があるため、十分な微細化が困難となっていた。
【０００５】
また、上記の光近接効果補正（ＯＰＣ）技術によるＯＰＣパターンを入れ込んで微細化を進めようとすると、ゲート配線が複雑に配列されていると、縦横方向の各方向で光近接効果補正のためのマージンを設ける必要があった。このため、十分な微細化が行えないため、メモリセル面積の十分な縮小ができず、微細化の阻害要因となっていた。
【０００６】
そこで、本発明の目的は、半導体記憶装置、特に、ＳＲＡＭのゲート配線形成にあたって、ゲート形状を複雑に変形させることなく転写及び加工マージンを確保することである。
【課題を解決するための手段】
【０００７】
本発明に係る半導体記憶装置は、第１組及び第２組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、
前記２次元配置された各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワードラインと、
前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビットラインと、
第１組の前記ドライバトランジスタと前記ロードトランジスタとを接続し、直線状の側辺を有する長方形状の第１ゲート配線と、
前記アクセストランジスタと接続され、直線状の側辺を有する長方形状の第２ゲート配線と、
前記第１ゲート配線と、第２組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１コネクタと、
前記第２ゲート配線と前記ワードラインとを接続する第２コネクタと
を備えたことを特徴とする。
【０００８】
また、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１及び第２ゲート配線は、長手方向がアクセストランジスタのゲート幅方向にわたって延在するようにそれぞれ配列されていることを特徴とする。
【０００９】
さらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１及び第２ゲート電極は、それぞれの長手方向が前記第１方向に沿って互いに平行に配列されていることを特徴とする。
【００１０】
またさらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１方向で互いに隣接する前記第１ゲート配線と前記第２ゲート配線との間の間隔は、実質的に同一であることを特徴とする。
【００１１】
また、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第２方向で隣接する前記第１ゲート配線と前記第２ゲート配線との間の間隔は、実質的に同一であることを特徴とする。
【００１２】
さらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１及び第２ゲート電極は、実質的に同一長の短辺を有することを特徴とする。
【００１３】
またさらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１ゲート配線と前記第２ゲート配線とは、基板に平行な面への投影形状が互いに実質的に同一であることを特徴とする。
【００１４】
また、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１及び第２ゲート配線に関して、所定の対称点について点対称に構成されていることを特徴とする。
【００１５】
さらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１及び第２ゲート配線は、長辺／短辺の値が５以上であることを特徴とする。
【００１６】
またさらに、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１及び第２ゲート配線の短辺の長さは、０．１５μｍ以下であることを特徴とする。
【００１７】
また、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１及び第２コネクタは、タングステン・ダマシンからなることを特徴とする。
【００１８】
本発明に係る半導体記憶装置は、第１組及び第２組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、
前記２次元配置された各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワードラインと、
前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビットラインと、
第１組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１ゲート配線と、
前記アクセストランジスタと接続されている第２ゲート配線と、
を備え、
前記第１及び第２ゲート電極は、それぞれの長手方向が互いに平行に配列されたことを特徴とする。
【００１９】
本発明に係る半導体記憶装置は、第１組及び第２組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、
前記２次元配置された各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワードラインと、
前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビットラインと、
第１組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１ゲート配線と、
前記アクセストランジスタと接続されている第２ゲート配線と、
を備え、
前記第１方向又は前記第２方向のうち、少なくとも一つの方向において互いに隣接する前記第１ゲート配線と前記第２ゲート配線との間の間隔は、実質的に同一であることを特徴とする。
【００２０】
本発明に係る半導体記憶装置は、第１組及び第２組のドライバトランジスタ、ロードトランジスタ及びアクセストランジスタとを備えたメモリセルが半導体基板上に２次元配列されたメモリセルアレーと、
前記２次元配置された各メモリセルに接続され、第１方向に沿って互いに平行に配置された複数のワードラインと、
前記各メモリセルに接続され、前記第１方向と直交する第２方向に沿って互いに平行に配置された複数のビットラインと、
第１組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１ゲート配線と、
前記アクセストランジスタと接続されている第２ゲート配線と、
を備え、
前記第１ゲート配線と前記第２ゲート配線とは、基板に平行な面への投影形状が互いに実質的に同一であることを特徴とする。
【００２１】
また、本発明に係る半導体記憶装置は、前記半導体記憶装置であって、前記第１ゲート配線と、第２組の前記ドライバトランジスタと前記ロードトランジスタとを接続する第１コネクタと、
前記第２ゲート配線と前記ワードラインとを接続する第２コネクタと
をさらに備えることを特徴とする。
【００２２】
本発明に係る半導体記憶装置の製造方法は、半導体基板を準備する半導体基板準備工程と、
前記半導体基板の所定箇所に素子分離用酸化膜を形成する素子分離酸化膜形成工程と、
前記半導体基板の所定箇所にイオン注入して、Ｐウエル領域、Ｎウエル領域、Ｐウエル領域を第１方向に順に配列するように前記各ウエル領域を形成するウエル領域形成工程と、
前記半導体基板上にゲート酸化膜を堆積させた後、ゲート配線用のポリシリコン配線層を堆積させるポリシリコン配線層形成工程と、
前記ポリシリコン配線層を介して前記半導体基板にイオン注入して、ドライバトランジスタ、ロードトランジスタ及びアクセストランジスタを作成するトランジスタ形成工程と、
前記ポリシリコン配線層のパターニングを行って、前記ドライバトランジスタとロードトランジスタとを接続する第１ゲート配線と前記アクセストランジスタと接続されている第２ゲート配線を形成するゲート配線形成工程と、
平坦化絶縁膜を堆積させ、コネクタ用マスクで平坦化絶縁膜をエッチングするコネクタ用溝形成工程と、
前記コネクタ用溝にタングステンを堆積させ、平坦化して前記溝内にタングステンを残して第１及び第２コネクタを形成するタングステン・ダマシン工程と、
平坦化絶縁膜を堆積させ、スタックビアホール用の孔を開け、タングステンを埋め込み、スタックビアホール以外のタングステンを除去してスタックビアホールを形成するスタックビアホール形成工程と、
全面に第１金属層を堆積させ、第１金属配線用マスクによって所定箇所以外の前記第１金属層を除去して、第１金属配線を形成する第１金属配線形成工程と、
層間絶縁膜を堆積させ、第１ビアホールの孔を開け、タングステンを埋め込み、それ以外のタングステンをエッチングで除去して第１ビアホールを形成する第１ビアホール形成工程と、
第２金属層を堆積させ、所定箇所以外の前記第２金属層を除去して、第２金属配線を形成する第２金属配線工程と
を含み
前記第１及び第２ゲート配線は、前記第１方向に平行な長手方向を有し、直線状の側辺を有する長方形状であることを特徴とする。
【発明の効果】
【００２３】
本発明に係る半導体記憶装置によれば、この第１ゲート配線及び第２ゲート配線は、ノッチ部や突起部のない直線状の側辺を有する長方形状を有し、直線状にレイアウトされている。これによって、精度良く第１及び第２ゲート配線を形成できるので、メモリセルを構成する各トランジスタの特性を安定化させることができる。そこで、半導体記憶装置として、安定した特性を得ることができる。また、この半導体記憶装置では、ローカル・インタ・コネクタ（ＬＩＣ）を用いて各ゲート配線とのコンタクトをとっている。即ち、各ゲート配線とのコンタクトは、ゲート配線上に直接形成したビアホールを介してコンタクトをとるのではなく、タングステン・ダマシンによって形成されたローカル・インタ・コネクタ（ＬＩＣ）によってコンタクトをとっている。このようにＬＩＣを利用することによって、各ゲート配線形成にあたってコンタクト用のカバーマージンを設ける必要がなく、規則正しい長方形状のゲート配線をレイアウトすることができる。また、第１ゲート配線と第２ゲート配線とを互いに平行にレイアウトしているので、フォトリソグラフィによってゲート配線を形成する工程において、干渉によるパターン歪みを抑制することができる。そこで、フォトリソグラフィにおける光近接効果を抑制することができる。
【００２４】
また、本発明に係る半導体記憶装置によれば、第１及び第２ゲート配線の長手方向がアクセストランジスタのゲート幅方向にわたって延在するようにそれぞれ配列されているので、各ゲート配線の長手方向をメモリセルの長辺と一致させることができる。
【００２５】
さらに、本発明に係る半導体記憶装置によれば、前記第１及び第２ゲート電極は、それぞれの長手方向が前記第１方向に沿って互いに平行に配列されているので、各ゲート配線の長手方向をメモリセルの長辺と一致させることができる。
【００２６】
またさらに、本発明に係る半導体記憶装置によれば、第１ゲート配線と第２ゲート配線との長手方向（第１方向）における間隔（ピッチ）を実質的に等しくしている。これにより、フォトリソグラフィ時において、光近接効果の発生を抑制することができるので、光近接効果補正（ＯＰＣ）のためにゲート配線の形状を変形させる必要がなくなる。そこで、転写マージン不足からくる歩留まり低下を招かないようにすることができる。また、転写解像度を向上させることができる。さらに、これによって得られる各トランジスタの特性を均一化、安定化できるので、半導体記憶装置として、安定した特性を得ることができる。
【００２７】
また、本発明に係る半導体記憶装置によれば、第２方向で隣接する第１ゲート配線と第２ゲート配線との間の間隔をそれぞれ実質的に同一としているので、フォトリソグラフィにおいてさらに光近接効果を抑制することができる。そこで、転写マージン不足からくる歩留まり低下を招かないようにすることができる。また、転写解像度を向上させることができる。さらに、これによって得られる各トランジスタの特性を均一化、安定化できるので、半導体記憶装置として、安定した特性を得ることができる。
【００２８】
さらに、本発明に係る半導体記憶装置によれば、第１及び第２ゲート電極は、実質的に同一長さの短辺を有するので、フォトリソグラフィにおいてさらに光近接効果を抑制することができる。そこで、転写マージン不足からくる歩留まり低下を招かないようにすることができる。また、転写解像度を向上させることができる。
【００２９】
またさらに、本発明に係る半導体記憶装置によれば、第１ゲート配線と第２ゲート配線とは、基板に平行な面への投影形状が互いに実質的に同一とすることによって、層間を埋め込む間隔が一様に保てる。そこで、層間絶縁膜として、たれ性の良いＢＰＳＧ膜だけでなく、ＮＳＧ膜、ＰＳＧ膜等の比較的たれ性の良くない材料を利用することもできる。これによって材料選択の自由度が得られ、コストを低減できる。さらに、ＣＭＰの加工難度、設定する誘電率、ボイド発生の難易、ソフトエラー等の条件に応じて層間絶縁膜の材料を選択できる。
【００３０】
また、本発明に係る半導体記憶装置によれば、第１及び第２ゲート配線に関して、所定の対称点について点対称に構成されているので、所定の対称点を中心にしてマスクを回転させて使用することができる。
【００３１】
さらに、本発明に係る半導体記憶装置によれば、第１及び第２ゲート配線の長辺（Ｌ）／短辺（Ｗ）のアスペクト比ｘは５以上である。このようにゲート配線のアスペクト比を５以上とすることで、転写時のパターン飛びなどの欠陥発生数を大幅に減少させることができる。
【００３２】
またさらに、本発明に係る半導体記憶装置によれば、第１及び第２ゲート配線の短辺の長さが０．１５μｍ以下であるので、各メモリセルを微細化することができる。
【００３３】
また、本発明に係る半導体記憶装置によれば、第１及び第２ローカル・インタ・コネクタは、タングステン・ダマシンからなるので、ゲート配線とのコンタクトをとるためのコンタクトマージンを必要としない。これによって、ゲート配線形成時にはコンタクト用のマージンのためにゲート配線の形状を変形させる必要がない。
【００３４】
本発明に係る半導体記憶装置によれば、前記第１及び第２ゲート電極は、それぞれの長手方向が互いに平行に配列されているので、ゲート配線の形成を簡易化できる。これにより製造工程を簡略化できる。
【００３５】
本発明に係る半導体記憶装置によれば、第１方向又は第２方向のうち、少なくとも一つの方向において隣接する第１ゲート配線と第２ゲート配線との間の間隔をそれぞれ実質的に同一としているので、フォトリソグラフィにおいて光近接効果を抑制することができる。そこで、転写マージン不足からくる歩留まり低下を招かないようにすることができる。また、転写解像度を向上させることができる。さらに、これによって得られる各トランジスタの特性を均一化、安定化できるので、半導体記憶装置として、安定した特性を得ることができる。
【００３６】
本発明に係る半導体記憶装置によれば、第１ゲート配線と第２ゲート配線とは、基板に平行な面への投影形状が互いに実質的に同一とすることによって、層間を埋め込む間隔が一様に保てる。そこで、層間絶縁膜として、たれ性の良いＢＰＳＧ膜だけでなく、ＮＳＧ膜、ＰＳＧ膜等の比較的たれ性の良くない材料を利用することもできる。これによって材料選択の自由度が得られ、コストを低減できる。さらに、ＣＭＰの加工難度、設定する誘電率、ボイド発生の難易、ソフトエラー等の条件に応じて層間絶縁膜の材料を選択できる。
【００３７】
また、本発明に係る半導体記憶装置によれば、第１及び第２ゲート配線にコンタクトホールを直接設けることなく、第１及び第２コネクタによってコンタクトをとっている。そこで、各ゲート配線にはコンタクトをとるためのコンタクトマージンを必要としない。これによって、ゲート配線形成時にはコンタクトマージンのためにゲート配線の形状を変形させる必要がない。
【００３８】
本発明に係る半導体記憶装置の製造方法によれば、ノッチ部や突起部のない直線状の側辺を有する長方形状の第１及び第２ゲート配線を形成することができる。さらに、第１及び第２ゲート配線をワードラインの長手方向に沿って規則正しくレイアウトすることができる。これによって、この半導体記憶装置を構成するドライバトランジスタ、アクセストランジスタ等のトランジスタ特性を安定化及び均一化させることができる。そこで、半導体記憶装置としての安定した特性を得ることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態１に係る半導体記憶装置の１つのメモリセルに相当する等価回路を示す回路図である。
【図２】本発明の実施の形態１に係る半導体記憶装置のゲート配線を中心にした構成を示す平面図である。
【図３】図２のＡ−Ａ’線に沿った断面図である。
【図４】図２のＢ−Ｂ’線に沿った断面図である。
【図５】図２のＣ−Ｃ’線に沿った断面図である。
【図６】図２のＤ−Ｄ’線に沿った断面図である。
【図７】本発明の実施の形態１に係る半導体記憶装置のメモリセルの配線に関する箇所を示す上面からの概念的な平面図である。
【図８】本発明の実施の形態１に係る半導体記憶装置の製造方法において、ゲート配線を形成する工程を示す平面図である。
【図９】本発明の実施の形態１に係る半導体記憶装置の製造方法において、形成したＬＩＣの接続用のスタックビアホールを形成する工程を示す平面図である。
【図１０】本発明の実施の形態１に係る半導体記憶装置の製造方法において、第１ビアホールにタングステンを埋め込み、それ以外のタングステンをエッチングで除去する工程を示す平面図である。
【図１１】本発明の実施の形態１に係る半導体記憶装置の製造方法において、第３金属層を堆積させ、エッチングする工程を示す平面図である。
【図１２】本発明の実施の形態２に係る半導体記憶装置の４つのメモリセルにおけるゲート配線の形成する工程を示す平面図である。
【図１３】本発明の実施の形態２に係る半導体記憶装置の４つのメモリセルにおけるゲート配線を中心にした構成を示す平面図である。
【図１４】本発明の実施の形態２に係る半導体記憶装置の別の場合の４つのメモリセルにおけるゲート配線を中心にした構成を示す平面図である。
【図１５】本発明の実施の形態４に係る半導体記憶装置におけるゲート配線のアスペクト比と発生する欠陥数との関係を示すグラフである。
【図１６】従来の半導体記憶装置におけるゲート配線を中心にした構成を示す平面図である。
【図１７】図１６の半導体記憶装置の１つのメモリセルに相当する等価回路を示す回路図である。
【発明を実施するための形態】
【００４０】
本発明の実施の形態に係る半導体記憶装置及びその製造方法について、添付図面を用いて以下に説明する。なお、図面では実質的に同一の部材には同一符号を付している。
【００４１】
実施の形態１．
本発明の実施の形態１に係る半導体記憶装置及びその製造方法について、図１から図１１を用いて説明する。まず、半導体記憶装置について、図１から図７を用いて説明する。この半導体記憶装置は、図１の回路図に示すように、２組のドライバトランジスタ１１、ロードトランジスタ１２、アクセストランジスタ１３を備えるメモリセル１０が２次元配列されたメモリセルアレーを備える。この半導体記憶装置は、６つのトランジスタを有するタイプのＳＲＡＭである。このうち一つのメモリセル１０の配線について、図１を用いて説明する。このメモリセル１０では、２種類のゲート配線を有している。即ち、ドライバトランジスタ１１とロードトランジスタ１２とを接続する第１ゲート配線３ａ、３ｂと、アクセストランジスタ１３とワードラインＷＬとを接続している第２ゲート配線３ｃ、３ｄとを備えている。この第１ゲート配線３ａ、３ｂ及び第２ゲート配線３ｃ、３ｄは、図２の平面図に示すように、ノッチ部や突起部のない直線状の側辺を有する長方形状であって、長手方向がアクセストランジスタ１３のゲート幅方向にわたって互いに平行にレイアウトされている。さらに具体的には、各ゲート配線３は、ワードラインの長手方向に平行にレイアウトされている。これによって、精度良く第１及び第２ゲート配線３ａ、３ｂ、３ｃ、３ｄを形成できるので、各トランジスタの特性を安定化させることができる。そこで、半導体記憶装置として、安定した特性を得ることができる。なお、ワードラインの長手方向を第１方向とする。また、この第１方向に直交する方向を第２方向とする。
【００４２】
なお、特開２０００−１２４３３２号公報、特開２０００−２０８６４３号公報、特開２０００−３１２９８号公報には、直線的に配置されたゲート配線を備えたＳＲＡＭが記載されている。しかし、これらの公報に記載されたＳＲＡＭでは、いずれもゲート配線に直接コンタクトホールを形成してコンタクトをとっており、実際にはゲート配線にコンタクトをとるためのカバーマージンが必要となるためゲート配線は変形したり、余分な幅を設けられている。このため、本発明のようにノッチ部や突起部のない直線状の側辺を有する長方形状のゲート配線は得られない。ここで「ノッチ部」とは、切り欠きや凹部をいう。したがって、「直線状」とは、実質的な直線をなしていることをいう。
【００４３】
また、この半導体記憶装置では、米国特許第５５４１４２７号に記載されているローカル・インタ・コネクタ（ＬＩＣ）を用いて各ゲート配線とのコンタクトをとっている。即ち、各ゲート配線とのコンタクトは、ゲート配線上に直接形成したビアホールを介してコンタクトをとるのではなく、タングステン・ダマシンによって形成されたローカル・インタ・コネクタ（ＬＩＣ）によってコンタクトをとっている。このようにＬＩＣを利用することによって、各ゲート配線形成にあたってコンタクト用のカバーマージンを設ける必要がなく、ノッチ部や突起部のない直線状の側辺を有する長方形状のゲート配線をレイアウトすることができる。また、第１ゲート配線３ａ、３ｂと第２ゲート配線３ｃ、３ｄとを互いに平行にレイアウトしているので、フォトリソグラフィによってゲート配線を形成する工程において、干渉によるパターン歪みを抑制することができる。そこで、フォトリソグラフィにおける光近接効果を抑制することができる。これによって、ゲート配線を微細化することができる。
【００４４】
さらに、この半導体記憶装置の構成について説明する。この半導体記憶装置は、図１の等価回路図に示すように、１つのメモリセル１０に第１組及び第２組のドライバトランジスタ１１、ロードトランジスタ１２、アクセストランジスタ１３を備えたＳＲＡＭである。また、一つのメモリセル１０は、図１及び図２に示すようにワードラインＷＬの長手方向がビットラインＢＩＴの長手方向よりも長い構成を有している。なお、図２は、各ゲート配線３ａ、３ｂ、３ｃ、３ｄと各ローカル・インタ・コネクタ（ＬＩＣ）５ａ、５ｂ、５ｃ、５ｄとの接続を中心に示す平面図である。ドライバトランジスタ１１とロードトランジスタ１２とを接続する第１ゲート配線３ａ、３ｂは、それぞれダマシンプロセスによるタングステン（Ｗ）の第１ローカル・インタ・コネクタ（ＬＩＣ）５ａ、５ｂによって、同一メモリセル中のもう一組のドライバトランジスタ１１及びロードトランジスタ１２とコンタクトをとっている。また、アクセストランジスタ１３と接続された第２ゲート配線３ｃ、３ｄは、それぞれ第２ＬＩＣ５ｃ、５ｄによってワードラインとコンタクトをとっている。なお、メモリセル内のインバータのクロスカップル配線は、ＬＩＣを用いて配線され、ビットラインは第２金属配線、ＶＤＤ線は第２金属配線、ＧＮＤ線は第２金属配線で形成されている。
【００４５】
さらに、この半導体記憶装置の半導体基板１の基板面から垂直方向の構成について、図３から図７を用いて説明する。このうち、図３から図６は、図２の各切断線に沿って切断した断面図である。まず、この半導体記憶装置の半導体基板１には、図３のワードラインの長手方向（第１方向）に沿った断面図に示すように、Ｐウエル領域、Ｎウエル領域、Ｐウエル領域が第１方向に沿って順に形成されている。さらに、アクセストランジスタ１３、ロードトランジスタ１２、ドライバトランジスタ１１が、素子分離酸化膜（ＳＴＩ）で互いに分離されて形成されている。この半導体基板１上に、ドライバトランジスタ１１とロードトランジスタ１２とを接続するポリシリコンからなる第１ゲート配線３ｂが第１方向に沿って延在している。また、ポリシリコンからなる第２ゲート配線３ｃは、アクセストランジスタ１３上に第１方向に沿って直線上に延在している。この第１及び第２ゲート配線３ｂ、３ｃは、図３に示すように、その上に堆積させた層間絶縁膜に設けられたローカル・インタ・コネクタ用溝に埋め込まれたタングステンからなる第１及び第２ローカル・インタ・コネクタ５ｂ、５ｃによってコンタクトをとっている。さらに、図４に示すように、ＬＩＣはスタックビアホールによって第１金属配線層に接続されている。また、図５に示すように、タングステンからなる第１ＬＩＣ５ｂ、５ａが埋め込まれている。さらに、図６に示すように、ゲート配線３とＬＩＣ５との接続では、マスクずれが起きた場合にもサイドウオール幅分のずれを許容できる。また、この半導体記憶装置の配線に関する構成を図７の平面図に示す。なお、この図７では、上面から層間絶縁膜を除いて配線に関する構成のみを示している。
【００４６】
次に、この半導体記憶装置の製造方法について、図８から図１１を用いて説明する。この半導体記憶装置は、以下の工程によって作製される。
（１）半導体基板１を準備する。
（２）半導体基板１の所定箇所に素子分離用酸化膜（ＳＴＩ：Shallow Trench Isolation）２を形成する。
（３）所定箇所にイオン注入して、ウエル領域を形成する。この場合、図８に示すように、半導体基板１上にＰウエル領域、Ｎウエル領域、Ｐウエル領域を順に配列するように各ウエル領域を順に形成する。なお、この配列方向を第１方向とする。この第１方向は、一つのメモリセル１０の長辺方向になる。
（４）ゲート酸化膜を堆積させた後、ゲート配線となるポリシリコン配線層３を堆積させる。
（５）次いでイオン注入してトランジスタ１１、１２、１３を作成する。
（６）その後、パターニングを行う（図８）。これによって第１ゲート配線３ａ、３ｂ及び第２ゲート配線３ｃ、３ｄを形成する。この第１ゲート配線３ａ、３ｂは、図８に示すように、ドライバトランジスタ１１とロードトランジスタ１２とを接続し、第１方向に沿って直線状に配置されている。また、第２ゲート配線３ｃ、３ｄは、アクセストランジスタ１３に接続され、第１方向に沿って直線状に配置されている。それぞれのゲート配線３はノッチ部や突起部のない直線状の側辺を有する長方形状であり、規則正しく配置されている。このためパターニングにおいて、微細化の精度を向上させることができる。
【００４７】
（７）サイドウオール４を形成する。
（８）イオン注入により、ソースＳ及びドレインＤを形成する。
（９）ＣｏＳｉ２層を形成する。
（１０）エッチングストッパ膜を堆積させる。
（１１）平坦化絶縁膜６ａを堆積させる。
（１２）ローカル・インタ・コネクタＬＩＣ（Local Inter Connect）用マスクで平坦化絶縁膜６ａをエッチングする。このとき、エッチングをエッチングストッパで止める。
（１３）平坦化絶縁膜６ａをエッチングして露出させたエッチングストッパ膜を除去し、ＬＩＣ用溝とする。
（１４）ＬＩＣ用溝にタングステン（Ｗ）を堆積させ、次いで、平坦化し、溝内にのみタングステンを残し（Ｗダマシン法）、タングステンＬＩＣ５を形成する。第１ＬＩＣ５ａ、５ｂ及び第２ＬＩＣ５ｃ、５ｄを形成することができる。このＬＩＣ５ａ、５ｂ、５ｃ、５ｄを介してゲート配線とのコンタクトをとることができるので、コンタクト用のマージンを設けるためゲート配線の形状を変形させる必要がない。なお、第１ＬＩＣ５ａ、５ｂについてのダマシン法は、配線のみを形成するシングルダマシン法を用いることができる。
（１５）平坦化絶縁膜６ｂを堆積させる。
（１６）スタックビアホール７用の孔を開ける。
（１７）タングステンＬＩＣ５部分とスタックビアホール７以外のタングステンを除去する（図９）。これによって第２ゲート配線３ｃ、３ｄから第２ＬＩＣ５ｃ、５ｄを介してワードラインＷＬへの接続用のスタックビアホール７を形成することができる。
【００４８】
（１８）全面に第１金属層８を堆積させる。
（１９）第１金属配線用マスクによって所定箇所以外の第１金属層８を除去する。これによって、図１０に示すように、第１金属配線８からなるワードラインＷＬを形成することができる。
（２０）層間絶縁膜６ｃを堆積させる。
（２１）第１ビアホール１４の孔を開ける。
（２２）第１ビアホール１４内にタングステンを埋め込み、それ以外のタングステンをエッチングで除去する（図１０）。これにより、第１金属配線８からさらに上層への電気的接続を形成することができる。
【００４９】
（２３）第２金属層９を堆積させ、所定箇所以外の第２金属層９を除去する。これにより、第２金属配線９からなるビットライン、ＶＤＤ線、ＧＮＤ線、を形成することができる。
（２４）層間絶縁膜６ｄを堆積させる。
（２５）第２ビアホールの孔をエッチングで開ける。
（２６）第２ビアホール内にタングステンを埋め込み、それ以外のタングステンをエッチングで除去する。
（２７）第３金属配線層１５を堆積させ、所定箇所以外の第３金属配線層１５を除去する（図１１）。
【００５０】
以上の工程によって、上記半導体記憶装置を得ることができる。この半導体記憶装置の製造方法では、ノッチ部や突起部のない直線状の側辺を有する長方形状の第１及び第２ゲート配線３を備えた半導体記憶装置を作製することができる。さらに、第１及び第２ゲート配線３をワードラインの長手方向に沿って規則正しくレイアウトすることができる。これによって、この半導体記憶装置を構成するドライバトランジスタ１１、ロードトランジスタ１２、アクセストランジスタ１３等のトランジスタ特性を安定化及び均一化させることができる。そこで、半導体記憶装置としての安定した特性を得ることができる。
【００５１】
実施の形態２．
本発明の実施の形態２に係る半導体記憶装置について、図１２から１４における４つのメモリセルの構成を示す平面図を用いて説明する。この半導体記憶装置は、実施の形態１に係る半導体記憶装置と比較すると、図１２の平面図に示すように、第１ゲート配線３ａ、３ｂと第２ゲート配線３ｃ、３ｄとの長手方向における間隔（ピッチ）ｄ１を実質的に等しくしている点で相違する。これにより、フォトリソグラフィ工程において、光近接効果の発生を抑制することができるので、光近接効果補正（ＯＰＣ）のためにゲート配線の形状を変形させる必要がなくなる。そこで、転写マージン不足によって生じる歩留まり低下を招かないようにすることができる。また、転写解像度を向上させることができる。
【００５２】
なお、この半導体記憶装置は、図１３の平面図に示すように、４つのメモリセルが一つの繰返しユニットとして構成されている。即ち、メモリセル１０ａとメモリセル１０ｂとは、ゲート配線の構成について互いに鏡面対称性を有している。また、メモリセル１０ａとメモリセル１０ｃとも互いに鏡面対称性を有している。従って、メモリセル１０ａとメモリセル１０ｄとは同一のゲート配線の構成を有し、メモリセル１０ｂとメモリセル１０ｃとは同一のゲート配線の構成を有する。なお、繰返しユニットは上記の場合に限定されず、ゲート配線の構成を適宜選択して複数のメモリセルを含む繰返しユニットを構成してもよい。
【００５３】
また、この半導体装置の別の場合として、図１４の平面図に示すように、一つのメモリセル１０ａのゲート配線の構成をそのまま繰返しユニットとしてメモリセルアレーが構成されていてもよい。この場合、各メモリセル１０ｂ、１０ｃ、１０ｄは、メモリセル１０ａと同一のゲート配線の構成を有する。
【００５４】
実施の形態３．
本発明の実施の形態３に係る半導体記憶装置について説明する。この半導体記憶装置は、実施の形態２に係る半導体記憶装置と比較すると、第１ゲート配線３ａ、３ｂと第２ゲート配線３ｃ、３ｄとにおいて、長手方向の各ゲート配線の長さ及び間隔が実質的に等しいことに加えて、さらに長手方向に垂直方向（第２方向）の各ゲート配線の幅及び間隔が実質的に等しい点で相違する。これにより、フォトリソグラフィ工程において、光近接効果を抑制することができるので、この光近接効果補正（ＯＰＣ）のためにゲート配線の形状を変形させる必要がなくなる。そこで、転写マージン不足によって生じる歩留まり低下を招かないようにすることができる。また、規則的なレイアウトパターンを用いることで超解像技術を利用して高精度に転写することができる。
【００５５】
また、第１及び第２ゲート配線の長さ、幅等を実質的に同一にし、各ゲート配線間の間隔を同一にすることによって、層間を埋め込む間隔が一様に保てる。そこで、層間絶縁膜として、たれ性の良いＢＰＳＧ膜だけでなく、ＮＳＧ膜、ＰＳＧ膜等の比較的たれ性の良くない材料を利用することもできる。これによって材料選択の自由度が得られ、コストを低減できる。さらに、ＣＭＰの加工難度、設定する誘電率、ボイド発生の難易、ソフトエラー等の条件に応じて層間絶縁膜の材料を選択できる。
【００５６】
実施の形態４．
本発明の実施の形態４に係る半導体記憶装置について図１５のグラフを用いて説明する。この図１５は、ゲート配線の幅（短辺Ｗ）を０．１５μｍとする場合において、ゲート配線のアスペクト比ｘと発生欠陥数との実験的に得られた関係を示している。この半導体記憶装置は、第１及び第２ゲート配線の長辺（Ｌ）／短辺（Ｗ）のアスペクト比ｘが５以上である。このようにゲート配線のアスペクト比を５以上とすることで、図１５に示すように、転写時のパターン飛びなどの欠陥発生数を大幅に減少させることができる。
【符号の説明】
【００５７】
１  半導体基板、２  素子分離酸化膜、３ａ、３ｂ、３ｃ、３ｄ  ポリシリコン配線層（ゲート配線層）、４  サイドウオール、５ａ、５ｂ、５ｃ、５ｄ  タングステン配線層（ＬＩＣ配線層）、６ａ、６ｂ、６ｃ  層間絶縁膜、７  スタックビアホール（タングステン埋め込み）、８  第１金属配線層、９  第２金属配線層、１０  メモリセル、１１  ドライバトランジスタ、１２  ロードトランジスタ、１３  アクセストランジスタ、１４  第１ビアホール、１５  第３金属配線層、５５ａ、５５ｂ、５５ｃ、５５ｄ  ゲート配線、５７  ビアホール、６０  メモリセル、６１  ドライバトランジスタ、６２  ロードトランジスタ、６３  アクセストランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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