(57)【要約】【課題】データ書き込み／消去時の動作特性を改善した不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置の書き込み／消去部は、データの書き込み又は消去の際、選択メモリセルのメモリ素子の物理状態が遷移しない範囲内の電気エネルギーを有し、選択メモリセルの整流素子に対して電荷を蓄積させる第１の電気パルスを供給する。第１の電気パルスを供給した後、所定のパルス間隔を置いて、第１の電気パルスよりも電気的エネルギーが大きく、選択メモリセルのメモリ素子に対して当該メモリ素子の物理状態を遷移させる第２の電気パルスを供給する。【選択図】図１２
2012064254.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線、前記第１の配線に交差する第２の配線、並びに前記第１及び第２の配線の交差部に設けられたメモリセルを有するメモリセルアレイと、
前記第１及び第２の配線によって選択されたメモリセルに対してデータの書き込み／消去を行う書き込み／消去部と
を備え、
前記メモリセルは、電気エネルギーによって物理状態が遷移するメモリ素子及び整流素子を直列接続して構成され、
前記書き込み／消去部は、データの書き込み又は消去の際、
前記選択メモリセルのメモリ素子の物理状態が遷移しない範囲内の電気エネルギーを有し、前記選択メモリセルの整流素子に対して電荷を蓄積させる第１の電気パルスを前記選択メモリセルに供給し、
前記第１の電気パルスを供給した後、所定のパルス間隔を置いて、前記第１の電気パルスよりも電気的エネルギーが大きく、前記選択メモリセルのメモリ素子に対して当該メモリ素子の物理状態を遷移させる第２の電気パルスを前記選択メモリセルに供給する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記パルス間隔は、前記第１の電気パルスによって前記整流素子に蓄積された電荷が消失する時間よりも短い
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記パルス間隔は、１ｐ〜１００μｓである
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記第２の電気パルスのパルス幅は、１ｐ〜１００μｓである
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記第１及び第２の電気パルスは、極性が異なる
ことを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記整流素子は、ｐ型半導体／真性半導体／ｎ型半導体、ｐ型半導体／ｎ型半導体／ｐ型半導体、又はｎ型半導体／ｐ型半導体／ｎ型半導体の構造を有する
ことを特徴とする請求項１〜５のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置として、電気的に書き換え可能な可変抵抗素子であるＲｅＲＡＭ、ＰＲＡＭ、ＰＣＲＡＭ等がフラッシュメモリの後継メモリとして注目されている。
【０００３】
例えば、ＲｅＲＡＭを用いた場合、ワード線及びビット線の交差部にメモリセルとなる可変抵抗素子と整流素子とを積層させるだけでメモリセルアレイを構成できるため集積度が高いメモリシステムの構築が可能となる。また、このような構造を持つメモリセルアレイを用いた場合、メモリセルアレイを複数積層させて３次元構造にすることができるため、更なる高集積化が可能となる。
【０００４】
しかし、メモリセルの整流素子としてＰＩＮダイオード等を用いた場合、従来の電圧印加方法では、逆バイアス印加時において、データの書き込み／消去に必要なオン電流を得ることが困難であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３４４３４９号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、データ書き込み／消去時の動作特性を改善した不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態に係る不揮発性半導体記憶装置は、第１の配線、前記第１の配線に交差する第２の配線、並びに前記第１及び第２の配線の交差部に設けられたメモリセルを有するメモリセルアレイと、前記第１及び第２の配線によって選択されたメモリセルに対してデータの書き込み／消去を行う書き込み／消去部とを備える。前記メモリセルは、電気エネルギーによって物理状態が遷移するメモリ素子及び整流素子を直列接続して構成される。前記書き込み／消去部は、データの書き込み又は消去の際、前記選択メモリセルのメモリ素子の物理状態が遷移しない範囲内の電気エネルギーを有し、前記選択メモリセルの整流素子に対して電荷を蓄積させる第１の電気パルスを供給する。前記第１の電気パルスを供給した後、所定のパルス間隔を置いて、前記第１の電気パルスよりも電気的エネルギーが大きく、前記選択メモリセルのメモリ素子に対して当該メモリ素子の物理状態を遷移させる第２の電気パルスを供給することを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】本実施形態に係る不揮発性半導体記憶装置のメモリセルの構造を示す斜視図である。
【図３】本実施形態に係る不揮発性半導体記憶装置のメモリセルの構造を示す斜視図である。
【図４】本実施形態に係る不揮発性半導体記憶装置のメモリセルの可変抵抗素子と整流素子の配置の組み合わせを説明する図である。
【図５】本実施形態に係る不揮発性半導体記憶装置の選択メモリセル及び非選択メモリセルに流れる電流の様子を説明する図である。
【図６】本実施形態に係る不揮発性半導体記憶装置をユニポーラ動作させた場合のバイアス状態を説明する図である。
【図７】本実施形態に係る不揮発性半導体記憶装置をバイポーラ動作させた場合のバイアス状態を説明する図である。
【図８】インパクトイオン化現象の効果を説明する参考図である。
【図９】インパクトイオン化現象の効果を説明する参考図である。
【図１０】インパクトイオン化現象の効果を説明する参考図である。
【図１１】インパクトイオン化現象の効果を説明する参考図である。
【図１２】本実施形態に係る不揮発性半導体記憶装置のデータ書き込み／消去時にメモリセルに供給される電気パルスの一例を示す図である。
【図１３】図１２に示す電気パルスを供給された際の整流素子の様子を説明する図である。
【図１４】第２の実施形態に係る不揮発性半導体記憶装置のデータ書き込み／消去時にメモリセルに供給される電気パルスの一例を示す図である。
【図１５】本実施形態に係る不揮発性半導体記憶装置のデータ書き込み／消去時にメモリセルに供給される電気パルスの他の一例を示す図である。
【図１６】図１５に示す電気パルスを供給された際の整流素子の様子を説明する図である。
【図１７】本実施形態に係る不揮発性半導体記憶装置のデータ書き込み／消去時にメモリセルに供給される電気パルスの他の一例を示す図である。
【図１８】本実施形態に係る不揮発性半導体記憶装置のデータ書き込み／消去時にメモリセルに供給される電気パルスの他の一例を示す図である。
【図１９】本実施形態に係る不揮発性半導体記憶装置のデータ書き込み／消去時にメモリセルに供給される電気パルスを他の一例を示す図である。
【図２０】本実施形態に係る不揮発性半導体記憶装置のデータ書き込み／消去時にメモリセルに供給される電気パルスの他の一例を示す図である。
【図２１】本実施形態に係る不揮発性半導体記憶装置のデータ書き込み／消去時にメモリセルに供給される電気パルスの他の一例を示す図である。
【図２２】本実施形態に係る不揮発性半導体記憶装置のデータ書き込み／消去時にメモリセルに供給される電気パルスの他の一例を示す図である。
【図２３】比較例に係る不揮発性半導体記憶装置のデータ書き込み／消去時にメモリセルに供給される電気パルスを示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置を説明する。
【００１０】
［第１の実施形態］
＜全体システム＞
図１は、第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【００１１】
この不揮発性半導体記憶装置は、複数のワード線ＷＬ（第１の配線）と、このワード線ＷＬに交差する複数のビット線ＢＬ（第２の配線）と、これらワード線ＷＬ及びビット線ＢＬの各交差部に設けられた複数のメモリセルＭＣとを有するメモリセルアレイ１を備える。
【００１２】
メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを行うカラム制御回路２が設けられている。
【００１３】
また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１４】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。
【００１５】
コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
【００１６】
ステートマシン７は、この不揮発性半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００１７】
また、ホストからデータ入出力バッファ４に入力されたデータはエンコード・デコード回路８に転送され、その出力信号がパルスジェネレータ９に入力される。この入力信号によってパルスジェネレータ９は所定の電圧、所定のタイミングの書き込みパルスを出力する。パルスジェネレータ９で生成出力されたパルスが、カラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送される。
【００１８】
＜メモリセル＞
次に、図１にも示した本実施形態に用いるメモリセルＭＣについて説明する。
本実施形態のメモリセルＭＣは、ワード線ＷＬ及びビット線ＢＬの交差部に直列接続されたメモリ素子と整流素子からなる。
【００１９】
メモリ素子には、可変抵抗素子又は相変化素子を用いることができる。可変抵抗素子とは、電圧、電流、熱などによって抵抗値が変化する材料からなる素子のことである。相変化素子とは、相変化によって抵抗値や容量などの物性が変化する材料からなる素子のことである。
【００２０】
ここで、相変化（相転移）とは以下に列挙する態様を含むものである。
（１）  金属−半導体転移、金属−絶縁体転移、金属−金属転移、絶縁体−絶縁体転移、絶縁体−半導体転移、絶縁体−金属転移、半導体−半導体転移、半導体−金属転移、又は半導体−絶縁体転移
（２）  金属−超伝導体転移などの量子状態の相変化
（３）  常磁性体−強磁性体転移、反強磁性体−強磁性体転移、強磁性体−強磁性体転移、フェリ磁性体−強磁性体転移、又はこれらの転移の組み合わせからなる転移
（４）  常誘電体−強誘電体転移、常誘電体−焦電体転移、常誘電体−圧電体転移、強誘電体−強誘電体転移、反強誘電体−強誘電体転移、又はこれらの転移の組み合わせからなる転移
（５）  上記（１）〜（４）の転移の組み合わせからなる転移であり、例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体、又は反強磁性体から、強誘電強磁性体への転移、又はその逆の転移
【００２１】
この定義によれば、相変化素子は可変抵抗素子に含まれる事になるが、本実施形態の可変抵抗素子は、主として、金属酸化物、金属化合物、有機物薄膜、カーボン、カーボンナノチューブ等からなる素子を意味するものとする。
【００２２】
また、本実施形態では、可変抵抗素子をメモリ素子とするＲｅＲＡＭや、相変化素子をメモリ素子とするＰＣＲＡＭなどを抵抗変化メモリの対象とする。
【００２３】
図２は、整流素子としてＰＩＮダイオードを用いた場合のメモリセルＭＣの斜視図である。
【００２４】
図２に示すように、メモリセルＭＣは、下層のワード線ＷＬ（或いはビット線ＢＬ）と上層のビット線ＢＬ（或いはワード線ＷＬ）の交差部に設けられている。メモリセルＭＣは、下層から上層に掛けて下部電極、ｎ型半導体（Ｎ＋Ｓｉ）／真性半導体（Ｎｏｎ  ｄｏｐｅ  Ｓｉ）／ｐ型半導体（Ｐ＋Ｓｉ）からなるＰＩＮダイオード、及び電極／メモリ素子／電極からなるメモリ素子部が積層された柱状に形成されている。なお、ＰＩＮダイオードの膜厚は、５０ｎ〜１５０ｎｍの範囲内で設定されている。
【００２５】
図３は、整流素子としてＰＮＰ素子を用いた場合のメモリセルＭＣの斜視図である。
図３に示すように、メモリセルＭＣは、下層のワード線ＷＬ（或いはビット線ＢＬ）と上層のビット線ＢＬ（或いはワード線ＷＬ）の交差部に設けられている。下層から上層に掛けて、下部電極、ｐ型半導体（Ｐ＋Ｓｉ）／ｎ型半導体（Ｎ＋Ｓｉ）／ｐ型半導体（Ｐ＋Ｓｉ）からなるＰＮＰ素子、及びメモリ素子部が積層されて形成されている。
【００２６】
このＰＮＰ素子の膜厚についても、５０ｎ〜１５０ｎｍの範囲内で設定されている。また、メモリセルＭＣの整流素子として、ＰＮＰ素子に替えて、ｎ型半導体（Ｎ＋Ｓｉ）／ｐ型半導体（Ｐ＋Ｓｉ）／ｎ型半導体（Ｎ＋Ｓｉ）からなるＮＰＮ素子を使用することもできる。
【００２７】
図２、図３から分かるように、これらのメモリセルＭＣは、クロスポイント型で形成できることから、三次元集積化により大きなメモリ容量を実現できる。また、可変抵抗素子の特性から、ＤＲＡＭ並みの高速動作を実現できる。
【００２８】
以下では、主にメモリ素子をＲｅＲＡＭ等の可変抵抗素子として説明する。
メモリセルアレイ１を三次元構造化させた場合、各層毎にメモリセルＭＣの可変抵抗素子及び整流素子の位置関係、整流素子の向きの組み合わせは様々に選択することができる。
【００２９】
図４は、図４中ａに示すように、下層のメモリセルアレイ１に属するメモリセルＭＣ０と上層のメモリセルアレイ１に属するメモリセルＭＣ１とで、ワード線ＷＬ０を共有化させた場合のメモリセルＭＣ０、ＭＣ１の組み合わせのパターンを説明する図である。なお、図４では、便宜的に整流素子をダイオードの記号によって表わしているが、整流素子としては、ダイオードに限られるものではない。
【００３０】
図４中ｂ〜ｑに示すように、メモリセルＭＣ０とメモリセルＭＣ１の組み合わせとして、可変抵抗素子ＶＲと整流素子Ｒｆとの配置関係を逆転させたり、整流素子Ｒｆの向きを逆転させるなどの１６通りのパターンが考えられる。これらパターンの選択については、動作特性、動作方式、製造工程などを勘案して選択することができる。
【００３１】
＜データ書き込み／消去動作＞
次に、メモリセルＭＣに対するデータ書き込み／消去動作について説明する。以下において、可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に遷移させる書き込み動作を「セット動作」、低抵抗状態から高抵抗状態に遷移させる消去動作を「リセット動作」と呼ぶ。なお、以下の説明で出てくる電流値、電圧値等に関しては一例であって、可変抵抗素子ＶＲや整流素子Ｒｆの材料、サイズ等によって異なるものである。
【００３２】
図５は、メモリセルアレイ１の一部を示す模式図である。図５の場合、下層のメモリセルＭＣ０は、ビット線ＢＬ０及びワード線ＷＬ０の交差部に設けられている。上層のメモリセルＭＣ１は、ワード線ＷＬ０、ビット線ＢＬ１の交差部に設けられている。ワード線ＷＬ０は、メモリセルＭＣ０及びＭＣ１で共有されている。
【００３３】
また、メモリセルＭＣ０、ＭＣ１の配置の組み合わせは、図４中ｂのパターンとなっている。つまり、メモリセルＭＣ０は、ビット線ＢＬ０からワード線ＷＬ０にかけて、整流素子Ｒｆ、可変抵抗素子ＶＲの順に積層されている。整流素子Ｒｆは、ワード線ＷＬ０からビット線ＢＬ０への方向を順方向とする向きに配置されている。一方、メモリセルＭＣ１は、ワード線ＷＬ０からビット線ＢＬ１にかけて、整流素子Ｒｆ、可変抵抗素子ＶＲの順に積層されている。整流素子Ｒｆは、ビット線ＢＬ１からワード線ＷＬ０への方向を順方向とする向きに配置されている。
【００３４】
ここでは、ビット線ＢＬ０＜１＞とワード線ＷＬ０＜１＞の交差部に設けられたメモリセルＭＣ０＜１，１＞を選択メモリセルとした場合のセット／リセット動作について考える。
【００３５】
メモリセルＭＣに対するセット／リセット動作については、セット動作及びリセット動作を同一極性のバイアス印加によって実現するユニポーラ動作と、セット動作及びリセット動作を異なる極性のバイアス印加によって実現するバイポーラ動作の２つの方法がある。
【００３６】
始めに、ユニポーラ動作について説明する。
セット動作では、電流密度にして１×１０５〜１×１０７Ａ／ｃｍ２の電流、又は、１〜２Ｖの電圧を可変抵抗素子ＶＲに印加しなければいけない。したがって、メモリセルＭＣにセット動作させる場合、このような所定の電流或いは電圧が印加されるように整流素子Ｒｆに順方向電流を流す必要がある。
【００３７】
リセット動作には、電流密度にして１×１０３〜１×１０６Ａ／ｃｍ２の電流、又は、１〜３Ｖの電圧を可変抵抗素子ＶＲに印加しなければいけない。したがって、メモリセルＭＣにリセット動作させる場合、このような所定の電流或いは電圧が印加されるように整流素子Ｒｆに順方向電流を流す必要がある。
【００３８】
図５の場合、メモリセルＭＣ０＜１，１＞に接続されたワード線ＷＬ０＜１＞、ビット線ＢＬ０＜１＞にそれぞれ３Ｖ、０Ｖを印加することで、メモリセルＭＣ０＜１，１＞のリセット動作を実現することができる。
【００３９】
ところが、メモリセルＭＣは、図５に示すように、通常、１つのワード線ＷＬ或いはビット線ＢＬに複数のメモリセルＭＣが接続されている。この場合、選択メモリセルＭＣに所定の電流或いは電圧を印加する必要があると同時に、その他の非選択メモリセルＭＣがセット／リセット動作しないようにする必要がある。
【００４０】
図５の場合、ビット線ＢＬ０＜０＞、ＢＬ０＜２＞にもビット線ＢＬ０＜１＞と同様に０Ｖを印加した場合、非選択メモリセルＭＣ０＜１，０＞、ＭＣ０＜１，２＞にも順方向電流Ｉ０が流れてしまい、リセット動作してしまう。また、ビット線ＢＬ１＜０＞〜＜２＞に０Ｖを印加した場合、非選択メモリセルＭＣ１＜１，０＞〜ＭＣ１＜１，２＞には逆バイアスが印加されるため、オフ電流Ｉ１が流れないように抑制する必要がある。
【００４１】
そこで、ユニポーラ動作させる場合、例えば、メモリセルアレイ１に対して図６のようなバイアスを印加すれば良い。
【００４２】
つまり、図６に示すように、選択ワード線ＷＬ０＜１＞に所定の電圧Ｖ（例えば、３Ｖ）、その他のワード線ＷＬ０＜０＞、ＷＬ０＜２＞に０Ｖを供給する。また、選択ビット線ＢＬ０＜１＞に０Ｖ、その他のビット線ＢＬ０＜０＞、ＢＬ０＜２＞に電圧Ｖを供給する。
【００４３】
その結果、選択メモリセルＭＣ０＜１，１＞には電圧Ｖが供給される。非選択ワード線ＷＬ０＜０＞、ＷＬ０＜２＞及び非選択ビット線ＢＬ０＜０＞、＜２＞に接続された非選択メモリセルＭＣ０＜０，０＞、ＭＣ０＜０，２＞、ＭＣ０＜２，０＞、ＭＣ０＜２，２＞には、電圧−Ｖが供給される。その他のメモリセルＭＣ０、つまり、選択ワード線ＷＬ０＜１＞、選択ビット線ＢＬ０＜１＞のいずれかにのみ接続されている非選択メモリセル（以下、「半選択メモリセル」と呼ぶ）ＭＣ０＜１，０＞、ＭＣ０＜１，２＞、ＭＣ０＜０，１＞、ＭＣ０＜２，１＞には、０Ｖが供給される。
【００４４】
この場合、逆バイアスに対しては−Ｖまで電流が流れず、順バイアスに対しては急峻に電流が流れる電圧−電流特性を持ったダイオードのような素子が必要となる。このような素子をメモリセルＭＣに用いることで、選択メモリセルＭＣ０＜１，１＞にのみセット／リセット動作させることができる。
【００４５】
続いて、バイポーラ動作について説明する。
バイポーラ動作の場合、基本的に（１）ユニポーラ動作の場合と異なりメモリセルＭＣの双方向に電流を流す点、（２）動作速度、動作電流、動作電圧がユニポーラ動作の値から変化する点、（３）半選択メモリセルＭＣにもバイアスが印加される点を考慮しなければいけない。
【００４６】
図７は、上記（３）を説明する図であり、バイポーラ動作時のメモリセルアレイ１に対するバイアスの印加の様子を示す図である。図５の場合、選択ワード線ＷＬ０＜１＞に所定の電圧Ｖ（例えば、３Ｖ）、その他のワード線ＷＬ０＜０＞、ＷＬ０＜２＞にＶ／２を供給する。また、選択ビット線ＢＬ０＜１＞に０Ｖ、その他のビット線ＢＬ０＜０＞、ＢＬ０＜２＞にＶ／２を供給する。
【００４７】
この場合、図７に示すように、半選択メモリセルＭＣ０＜１，０＞、ＭＣ０＜１，２＞、ＭＣ０＜０，１＞、ＭＣ０＜２，１＞に２／Ｖが供給される。したがって、バイポーラ動作には、Ｖ／２以下において電流が流れない整流素子が必要となる。
【００４８】
以上を踏まえ、可変抵抗素子及び整流素子からなるメモリセルを用いた不揮発性半導体記憶装置の実用化には、以下の条件を具備するメモリセルが必要となる。
【００４９】
（１）薄膜化、微細化が容易であり、特性のばらつきが少ないこと
（２）消費電力が低いこと
（３）バイアス印加時において、オン電流については十分に流れる一方、オフ電流については十分に抑制できること
（４）高バイアス印加時の破壊耐性が高いこと
【００５０】
このうち（１）については、メモリセルに膜厚が厚い場合、メモリセルのアスペクト比の関係から、微細加工ができなくなるためである。
【００５１】
また（３）については、オフ電流が抑えられないと、非選択メモリセルの誤書き込み／誤消去動作が生じたり、読み出し動作ができなかったりするだけでなく、（２）に掲げる低消費電力も実現することができないためである。また、オン電流が十分に流れない場合、当然、メモリとして動作しないためである。このオン電流の改善と、オフ電流の低減はトレードオフの関係にある。そのため、ユニポーラ動作、バイポーラ動作いずれの場合にも共通の課題となっており、これらを両立させることが重要となる。
【００５２】
その他、ＳｉのＰＮダイオードの場合、原理、構造及び形成時の熱劣化という本質的問題がある。
【００５３】
そこで、本実施形態では、整流素子内においてインパクトイオン化現象を生じやすくさせることで、セット／リセット動作時のオン電流を増大させる。
【００５４】
ここで、インパクトイオン化現象を利用した場合の効果について説明する。
図８、パンチスルー（Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ）素子に関し、アノード電位を０Ｖから８Ｖまで変位させたときのアノード電流を示す図である。
【００５５】
インパクトイオン化現象を利用しないパンチスルー素子の場合、アノード電位を０Ｖから８Ｖまで変位させると、アノード電流は約１×１０−８Ａ／μｍ２から約１×１０−２Ａ／μｍ２まで比較的緩やかに上昇することが分かる。
【００５６】
一方、インパクトイオン化現象を利用したパンチスルー素子の場合、アノード電位が０Ｖ〜３Ｖの範囲では、インパクトイオン化現象を利用しない場合と同程度のアノード電流しか流れないものの、アノード電位が３Ｖ付近に達すると、アノード電流は１×１０−２Ａ／μｍ２付近にまで急激に上昇し、アノード電位が８Ｖに達する頃には、アノード電流は１×１００Ａ／μｍ２付近まで流れていることが分かる。
【００５７】
つまり、パンチスルー素子の場合、インパクトイオン化現象を利用したことによって、オン電流とオフ電流の比（以下、「オン／オフ比」と呼ぶ）を向上させることができると共に、オン電流を増加させることができる。
【００５８】
したがって、インパクトイオン化現象を制御できれば、不揮発性半導体記憶装置のセット／リセット動作に適した整流素子の電圧−電流特性を得ることが可能となる。
【００５９】
そこで、インパクトイオン化現象の制御方法について説明する。
ここでは、インパクトイオン化現象を利用した整流素子であるインパットダイオード（ＩＭＰＡｃｔ  Ｉｏｎｉｚａｔｉｏｎ  Ｔｒａｎｓｉｔ  Ｔｉｍｅ  Ｄｉｏｄｅ）について説明する。
【００６０】
インパットダイオードは、図９に示すように、ｐ型半導体と、このｐ型半導体よりも長いｎ型半導体とを接合させた構造を有している。このｎ型半導体の中央部は非常に不純物濃度の低い空乏領域になっている。
【００６１】
図１０は、インパットダイオードに対して印加する電気パルスを示す図であり、図１１は、図１０に示す電気パルスを印加した際のインパットダイオード内部の様子である。
【００６２】
インパットダイオードに対して電気パルスを印加すると、図１１中Ｓ１に示すように、空乏領域内に衝突電離が生じて電荷が発生する。これによって、図１０中ａに示すように時間差で電荷が増えて、整流素子は電流が流れやすい状態となる。その後、更に、インパットダイオードに対して電気パルスを印加すると、空乏領域内の電荷によって、図１１中Ｓ２に示すように逆方向電流をも流すことができる。
【００６３】
なお、以上の説明では、本実施形態の理解のために直流の電気パルスを用いたが、インパットダイオードは、通常、交流電圧を印加して使用する。
【００６４】
以上、図９〜図１１を用いて説明したように、インパクトイオン化現象によってオン電流を増大させるには、複数の電気パルスを印加することで実現できる。実際、インパットダイオードの他、トラパットダイオードでもあるように、交流電圧を用いて予めインパクトイオン化現象を起こさせておくと、電荷を湧かせることができる。一時的にキャリアを存在させた後は、電荷の移動時間分だけ周期が遅れた電流を効率的に稼ぐことができる。
【００６５】
そこで、本実施形態では、メモリセルに対し、可変抵抗素子の抵抗状態を遷移させる第２の電気パルス（以下、「動作用本パルス」と呼ぶ）の前に、整流素子（ＰＩＮダイオード、ＰＮＰ素子、或いはＮＰＮ素子）内部に電荷を蓄積させる第１の電気パルス（以下、「電荷チャージ用パルス」と呼ぶ）を供給する。
【００６６】
図１２は、メモリセルにＰＩＮダイオードを用いた場合の例であり、セット／リセット動作時のメモリセルに供給される電気パルスを示す図である。また、図１３は、図１２に示す電気パルスを供給した際のＰＩＮダイオードの様子を示す図である。なお、ここでは、整流素子としてＰＩＮダイオードを用いているが、ＰＮＰ素子、或いはＮＰＮ素子であっても同様である。
【００６７】
セット／リセット動作時、初めに、メモリセルに対して電荷チャージ用パルスを供給する。これによって、ＰＩＮダイオードの真性半導体内では、電離衝突が発生し、電荷が増大する。この電荷チャージ用パルスは、ＰＩＮダイオードに電荷を蓄積させることが目的であるため、可変抵抗素子の抵抗状態が遷移するに至らない程度の電気エネルギーの範囲内となるよう、比較的短い期間だけ供給される。
【００６８】
電荷チャージ用パルス供給後は、図１３中Ｓ２に示すように、ＰＩＮダイオードの真性半導体に電荷が沸いた状態となる。
【００６９】
続いて、例えば１ｐ〜１００μｓのパルス間隔を空ける。このパルス間隔の時間は、電荷チャージ用パルスによってＰＩＮダイオードに蓄積された電荷が消滅する時間よりも短い時間内となる。また、このパルス間隔を設けたことで、電荷チャージ用パルスの供給によってメモリセルに生じた熱が放熱される。したがって、パルス間隔は、ＰＩＮダイオードに蓄積された電荷量と、メモリセルに発生した熱量との関係を考慮して設定することが望ましい。実際にシミュレーション等の計算では、１〜１０μｓ程度のパルス幅とパルス間隔があれば熱の上昇は抑えられる。完全に温度の上昇を０に抑える必要はないので、上記を加味して１０μｓ以下の間隔で電荷の湧きと放熱のつりあいの調整が可能である。
【００７０】
続いて、メモリセルに対して例えば１ｐ〜１００μｓの幅を持つ動作用本パルスを供給する。この電荷チャージ用本パルスは、可変抵抗素子の抵抗状態を遷移させるために供給されるパルスである。このとき、電荷チャージ用パルスによってＰＩＮダイオードに生じた電荷によって、図１３中Ｓ３に示すように、大きなオン電流が流れる。
【００７１】
ここで、本実施形態の効果について説明するが、その前に比較例について説明しておく。
【００７２】
図２３は、比較例に係る不揮発性半導体記憶装置のメモリセルに供給される電気パルスを示す図である。
【００７３】
比較例の場合、セット／リセット動作時にメモリセルに対して動作用本パルスのみを供給する。
【００７４】
本来、オン電流を流れ始めるオン電圧や、電気パルスの供給開始からオン電流が流れ始めるまでの時間は、製造工程や材料等の影響によって、ＰＩＮダイオード毎に異なる。
【００７５】
そのため、比較例のように、メモリセルに対していきなり動作用本パルスを供給すると、十分なオン電流を得られないばかりでなく、オン電流が流れ始めるまでの時間にバラツキが生じ、延いては、発熱量の違いによってセット／リセット動作時の電気的特性にバラツキが生じることになる。
【００７６】
このような比較例の問題点を踏まえた上で、本実施形態の効果を以下に列挙する。
【００７７】
（１）  同一の動作用本パルスを供給した場合でも、比較例の場合に比べ、多くのオン電流を流すことができる。それ故に、セット／リセット動作時に必要な電圧を低減でき、延いては、半選択セルからのリーク電流の軽減、及び動作速度の向上を図ることができる。
【００７８】
（２）  比較例の場合、動作用本パルスのみでオン電流を生じさせているため、Ｓｉや金属などのメモリセル材料を成膜した時点の物理的な現象でメモリセルの動作特性が決定してしまう。それに対し、本実施形態では、動作用本パルスの前に、電荷チャージ用パルスを供給することによって、事後的にメモリセルの動作特性を改善或いは調整することができる。
【００７９】
（３）  上述の通り、本実施形態の場合、比較例と同様のメモリセルの構造を有している。つまり、オフ電流の抑制効果を維持しつつ、多くのオン電流を得ることができ、消費電力の抑制も可能になる。
【００８０】
（４）  メモリセルに対する電気パルス供給時間が長くなると、消費電力が増大する他、熱発生量も増大する。この場合、メモリセルの熱破壊の危険性が高まることになる。その点、本実施形態によれば、電気パルスを複数に分けて供給しているため、効率的にオン電流を発生できると同時に、電荷チャージ用パルス及び動作用本パルス間で放熱されるため、メモリセルの熱破壊を抑制することができる。
【００８１】
［第２の実施形態］
図１２、図１３に示す電気パルスの供給方法以外でも第１の実施形態と同様の効果を得ることができる。
【００８２】
そこで、第２の実施形態として、電気パルスの供給方法の他の例を列挙して簡単に説明する。
【００８３】
図１４は、電荷チャージ用パルスと動作用本パルスの高さが異なる例であり、電荷チャージ用パルスの方が動作用本パルスよりも高くなっている。このように、電荷チャージ用パルスは、メモリセルの可変抵抗素子の抵抗状態が遷移しない程度の電気パルスであれば良いため、高さ、幅の設定は任意である。
【００８４】
図１５は、電荷チャージ用パルスと動作用本パルスの極性が異なる場合の例である。図１６は、図１５に示す電気パルスをＰＮＰ素子に供給した場合のＰＮＰ素子内部の様子を示す図である。
【００８５】
電荷チャージ用パルスを供給すると、図中右側から供給される電荷によってｎ型半導体では衝突電離が発生し電荷が増大する（Ｓ１）。これによって、ｎ型半導体内は電荷が沸いた状態となる（Ｓ２）。そして、例えば、１ｐ〜１００μｓ程度のパルス間隔を経た後、電荷チャージ用パルスとは逆極性の動作用本パルスを供給する。これによって、今度は、図中右側から供給される電荷によって更に多くの衝突電離が発生し、多くのオン電流が流れる（Ｓ３）。
【００８６】
このように、ＰＮＰ素子や、ＮＰＮ素子のように極性のない整流素子である場合、整流素子内部に電荷を蓄積できれば良いため、電荷チャージ用パルスの極性は、動作用本パルスの極性と一致している必要はない。
【００８７】
図１７は、動作用本パルスの前に、電荷チャージ用パルスが複数供給される場合であり、図１８は、１回の電荷チャージ用パルスを供給した後、複数回の動作用本パルスを供給する場合である。これらのように、本実施形態では、動作用本パルスの前に、整流素子に電荷を蓄積し、オン電流が流れ易い状態にさえすれば良いため、電荷チャージ用パルス及び動作用本パルスの回数に制限はない。したがって、セット／リセット動作の処理速度や、発熱の影響を考慮した適切な電荷チャージ用パルス及び動作用本パルスの回数を設定することができる。
【００８８】
図１９〜図２２は、電荷チャージ用パルス及び動作用本パルスの形状が長方形と異なる場合の例である。電荷チャージ用パルス及び動作用本パルスの形状は、それぞれ図１９では三角形、図２０では半楕円形、図２１ではのこぎり形、図２２では台形になっている。
【００８９】
実際には、図１２等に示すような長方形の電気パルスを供給しても、ワード線ＷＬやビット線ＢＬに生じる寄生容量などの影響によって波形がなまってしまう場合がある。このように意図しない場合も含め、電荷チャージ用パルス及び本動作パルスの形状は、任意に設定することができる。更に、電荷チャージ用パルスと本動作パルスの形状は異なっていても良い。
【００９０】
以上、図１４〜２２を用いて説明したいずれの場合であっても、第１の実施形態と同様の効果を得ることができる。
【００９１】
［メモリセルアレイの材料］
最後に、第１及び第２の実施形態に係るメモリセルアレイに用いる材料についてまとめる。なお、ｘ、ｙは、任意の組成比を表している。
【００９２】
＜整流素子＞
【００９３】
整流素子を構成するｐ型半導体、ｎ型半導体の材料には、Ｓｉ、ＳｉＧｅ、ＳｉＣ、Ｇｅ、Ｃ等の半導体のグループから選択することができる。
【００９４】
整流素子を構成する上部半導体との接合部には、Ｓｉ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕで作るシリサイドを使用し、これらシリサイドには、Ｓｃ、Ｔｉ、Ｖ，Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕを１又は２以上添加したものを使用する。
【００９５】
整流素子を構成する複数の絶縁層は、例えば、以下の材料から選択される。
【００９６】
（１）  酸化物
・  ＳｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｇｄ２Ｏ３、Ｃｅ２Ｏ３、ＣｅＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＨｆＳｉＯ、ＨｆＡｌＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、ＡｌＳｉＯ
【００９７】
・  ＡＭ２Ｏ４
但し、Ａ及びＭは、同じ又は異なる元素で、且つ、Ａｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅのうちの一つである。
ＡＭ２Ｏ４には、例えば、Ｆｅ３Ｏ４、ＦｅＡｌ２Ｏ４、Ｍｎ１＋ｘＡｌ２−ｘＯ４＋ｙ、Ｃｏ１＋ｘＡｌ２−ｘＯ４＋ｙ、ＭｎＯｘ等がある。
【００９８】
・  ＡＭＯ３
但し、Ａ及びＭは、同じ又は異なる元素で、且つ、Ａｌ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｌ、Ｐｂ、Ｂｉ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎのうちの一つである。
【００９９】
ＡＭＯ３には、例えば、ＬａＡｌＯ３、ＳｒＨｆＯ３、ＳｒＺｒＯ３、ＳｒＴｉＯ３等がある。
【０１００】
（２）  酸窒化物
・  ＳｉＯＮ、ＡｌＯＮ、ＹＯＮ、ＬａＯＮ、ＧｄＯＮ、ＣｅＯＮ、ＴａＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＯＮ、ＬａＡｌＯＮ、ＳｒＨｆＯＮ、ＳｒＺｒＯＮ、ＳｒＴｉＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＺｒＳｉＯＮ、ＺｒＡｌＯＮ、ＡｌＳｉＯＮ
【０１０１】
・  上記（１）に示す酸化物の酸素元素の一部を窒素元素で置換した材料
特に、整流素子を構成する絶縁層は、それぞれ、ＳｉＯ２、ＳｉＮ、 Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＳｉＯＮ、ＨｆＯ２、ＨｆＳｉＯＮ、Ｔａ２Ｏ５、ＴｉＯ２、ＳｒＴｉＯ３のグループから選択されるのが好ましい。
【０１０２】
なお、ＳＩＯ２、ＳｉＮ、ＳｉＯＮなどのＳｉ系の絶縁膜に関しては、酸素元素、窒素元素の濃度がそれぞれ１×１０１８ａｔｏｍｓ/ｃｍ３以上であるものを含む。
【０１０３】
但し、複数の絶縁層のバリアハイトは、互いに異なる。
また、絶縁層には、欠陥準位を形成する不純物原子、又は、半導体／メタルドット（量子ドット）を含む材料も含まれる。
【０１０４】
＜可変抵抗素子＞
メモリセルＭＣの可変抵抗素子、或いは、整流素子内にメモリ機能を組み込んだ場合のメモリ層には、例えば、以下の材料が用いられる。
【０１０５】
（１）  酸化物
・  ＳｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｇｄ２Ｏ３、Ｃｅ２Ｏ３、ＣｅＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＨｆＳｉＯ、ＨｆＡｌＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、ＡｌＳｉＯ
【０１０６】
・  ＡＭ２Ｏ４
但し、Ａ及びＭは、同じ又は異なる元素で、且つ、Ａｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅのうちの一つまたは複数個の組み合わせである。
【０１０７】
ＡＭ２Ｏ４には、例えば、Ｆｅ３Ｏ４、ＦｅＡｌ２Ｏ４、Ｍｎ１＋ｘＡｌ２−ｘＯ４＋ｙ、Ｃｏ１＋ｘＡｌ２−ｘＯ４＋ｙ、ＭｎＯｘ等がある。
【０１０８】
・  ＡＭＯ３
但し、Ａ及びＭは、同じ又は異なる元素で、且つ、Ａｌ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｌ、Ｐｂ、Ｂｉ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎのうちの一つまたは複数個の組み合わせである。
【０１０９】
ＡＭＯ３には、例えば、ＬａＡｌＯ３、ＳｒＨｆＯ３、ＳｒＺｒＯ３、ＳｒＴｉＯ３等がある。
【０１１０】
（２）  酸窒化物
・  ＳｉＯＮ、ＡｌＯＮ、ＹＯＮ、ＬａＯＮ、ＧｄＯＮ、ＣｅＯＮ、ＴａＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＯＮ、ＬａＡｌＯＮ、ＳｒＨｆＯＮ、ＳｒＺｒＯＮ、ＳｒＴｉＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＺｒＳｉＯＮ、ＺｒＡｌＯＮ、ＡｌＳｉＯＮ
【０１１１】
メモリ素子は、例えば、二元系又は三元系の金属酸化物や有機物（単層膜やナノチューブを含む）等から構成される。例えば、カーボンであれば単層膜、ナノチューブ、グラフェン、フラーレン等の２次元構造を含む。金属酸化物は、上記（１）に示す酸化物や（２）に示す酸窒化物を含む。
【０１１２】
＜電極層＞
メモリセルＭＣに用いられる電極層には、金属元素単体または複数の混合物、シリサイドや酸化物、窒化物などが挙げられる。
【０１１３】
具体的には、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ、ＳｉＴｉＯｘ、ＷＳｉｘ、ＴａＳｉｘ、ＰｄＳｉｘ、ＰｔＳｉｘ、ＩｒＳｉｘ、ＥｒＳｉｘ、ＹＳｉｘ、ＨｆＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘ等から構成される。
【０１１４】
電極層は、バリアメタル層、又は接着層としての機能を同時に有していてもよい。
【０１１５】
＜ワード線、ビット線＞
メモリセルアレイ１のワード線ＷＬ、ビット線ＢＬとして機能する導電線は、Ｗ、ＷＮ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、ＴｉＮ、ＷＳｉｘ、ＴａＳｉｘ、ＰｄＳｉｘ、ＥｒＳｉｘ、ＹＳｉｘ、ＰｔＳｉｘ、ＨｆＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘ等から構成される。
【０１１６】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【０１１７】
また、上記では、第１の配線をワード線、第２の配線をビット線として説明したが、第１の配線をビット線、第２の配線をワード線としても良い。
【符号の説明】
【０１１８】
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インタフェース、７・・・ステートマシン、８・・・エンコード・デコード回路、９・・・パルスジェネレータ。
【図１】
2012064254.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2012064254.tif 000011
【図１０】
2012064254.tif 000012
【図１１】
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【図１２】
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【図１３】
2012064254.tif 000015
【図１４】
2012064254.tif 000016
【図１５】
2012064254.tif 000017
【図１６】
2012064254.tif 000018
【図１７】
2012064254.tif 000019
【図１８】
2012064254.tif 000020
【図１９】
2012064254.tif 000021
【図２０】
2012064254.tif 000022
【図２１】
2012064254.tif 000023
【図２２】
2012064254.tif 000024
【図２３】
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