(57)【要約】【課題】３次元型の半導体記憶装置のパフォーマンスの向上を図る。【解決手段】  制御回路は、メモリセルに与えられる複数の閾値電圧分布の下限と上限との間の電圧である読み出し電圧を、選択された前記ワード線に印加することにより、メモリセルが保持するデータを読み出す読み出し動作を実行する。更に制御回路は、読み出し電圧よりも大きいベリファイ電圧を選択されたワード線に印加してメモリセルの読み出しを行うことにより、書き込み動作が完了したか否かを判定するベリファイ動作を実行する。そして制御回路は、選択されたワード線に接続された複数のメモリセルそれぞれの閾値電圧が所定値以下であるか否かを判定し、複数のメモリセルにおいて所定数以上のデータ変動が発生したか否かを判定するデータ変動判定動作を実行する。【選択図】図９
2012216269.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなるメモリストリングと、
前記メモリストリングの一端に接続されるドレイン側選択トランジスタと、
前記メモリストリングの他端に接続されるソース側選択トランジスタと、
前記メモリセルに接続される複数のワード線と、
前記ドレイン側選択トランジスタに接続される複数のビット線と、
前記ソース側選択トランジスタに接続されるソース線と、
前記ドレイン側選択トランジスタ、前記ソース側選択トランジスタ、前記ワード線、前記ビット線に対して印加する電圧を制御する制御回路と
を備え、
前記制御回路は、
選択された前記ワード線に接続された複数のメモリセルそれぞれの閾値電圧が所定値以下であるか否かを判定し、前記複数のメモリセルにおいて所定数以上のデータ変動が発生したか否かを判定するデータ変動判定動作を実行可能に構成された
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記データ変動判定動作は、前記読み出し電圧より小さい第１電圧、及び前記第１電圧よりも大きい第２電圧を選択された前記ワード線に印加して前記メモリセルの読み出しを行うことにより、前記複数の閾値電圧分布の上限又は下限に変動があるか否かを判定する請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記第１電圧では非導通状態となる一方、前記第２電圧では導通状態となる前記メモリセルにデータ変動が発生したと判定するように構成された請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１電圧を前記ワード線に印加することで読み出された第１データを保持する第１ラッチ回路と、
前記第２電圧を前記ワード線に印加することで読み出された第２データを保持する第２ラッチ回路と、
前記第１データ及び前記第２データを含む各種データに対し演算を施す演算回路と、
前記演算回路による演算結果に係る第３データを保持する第３ラッチ回路と
を備えたことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、選択されたワード線に沿った前記複数のメモリセルにおいて所定数以上のデータ変動が発生したとデータ変動判定動作において判断された場合、その選択されたワード線に沿った前記複数のメモリセルの閾値電圧分布を正常な状態に戻す書き込みである追加書き込み動作を実行可能に構成された請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記制御回路は、前記柱状半導体層の下方に形成された前記メモリセルから前記データ変動判定動作を開始し、前記柱状半導体層の上方に位置する前記メモリセルに対し、順々に前記データ変動判定動作を実行する請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記制御回路は、前記柱状半導体層の第１の位置に形成された第１のメモリセルに接続される第１のワード線を対象として前記データ変動判定動作を実行し、その結果前記複数のメモリセルにおいて所定数以上のデータ変動が発生したと判定される場合には、当該第１のワード線を含むメモリブロックに記憶されるデータを別のメモリブロックにコピーするブロックコピー動作を実行するように構成された請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した不揮発性半導体記憶装置（積層型の不揮発性半導体記憶装置）が多数提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１７１８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、３次元型の半導体記憶装置のパフォーマンスの向上を図ることを目的とする。
【課題を解決するための手段】
【０００５】
以下に説明する実施の形態の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなるメモリストリングと、前記メモリストリングの一端に接続されるドレイン側選択トランジスタと、前記メモリストリングの他端に接続されるソース側選択トランジスタと、前記メモリセルに接続される複数のワード線と、前記ドレイン側選択トランジスタに接続される複数のビット線と、前記ソース側選択トランジスタに接続されるソース線と、前記ドレイン側選択トランジスタ、前記ソース側選択トランジスタ、前記ワード線、前記ビット線に対して印加する電圧を制御する制御回路と
を備えている。
【０００６】
制御回路は、選択されたワード線に接続された複数のメモリセルそれぞれの閾値電圧が所定値以下であるか否かを判定し、複数のメモリセルにおいて所定数以上のデータ変動が発生したか否かを判定するデータ変動判定動作を実行する。
【図面の簡単な説明】
【０００７】
【図１Ａ】第１の実施の形態に係る不揮発性半導体記憶装置の全体構成を示す概略図である。
【図１Ｂ】図１のデータレジスタ５の構成を示すブロック図である。
【図２】図１のメモリセルアレイＡＲ１の概略斜視図である。
【図３】図１のメモリセルアレイＡＲ１の回路構成を示す等価回路図である。
【図４】図１のメモリセルアレイＡＲ１中のメモリブロックＭＢの概略断面図である。
【図５Ａ】１つのメモリブロックＭＢ中のメモリユニットＭＵの概略断面図である。
【図５Ｂ】１つのメモリブロックＭＢの平面図である。
【図６】別のメモリセルアレイ中の概略断面図である。
【図７】図６のメモリブロックＭＢの平面図である。
【図８Ａ】１つのメモリセルに２ビットの情報を記憶する場合における閾値電圧分布の状態図である。
【図８Ｂ】閾値電圧分布が変動した様子を示す。
【図８Ｃ】閾値電圧分布が変動した様子を示す。
【図９】第１の実施の形態のデータ変動判定動作の概要を示す概念図である。
【図１０】第１の実施の形態におけるデータ変動判定動作、及び追加書き込み動作の具体的な実行手順を示すフローチャートである。
【図１１】図１０のデータ変動判定動作（Ｓ１２）において行われるデータラッチ動作、及び演算動作の具体例を説明している。
【図１２】図１１に示すデータ変動判定動作においてワード線ＷＬ、ビット線ＢＬ及び選択ゲート線ＳＧＤ、ＳＧＳに印加される電圧の変化を示すタイミングチャートである。
【図１３】図１０の追加書き込み要否判定動作（Ｓ１５）において行われるデータラッチ動作、及び演算動作の具体例を説明している。
【図１４】図１３に示す追加書き込み要否判定動作においてワード線ＷＬ、ビット線ＢＬ及び選択ゲート線ＳＧＤ、ＳＧＳに印加される電圧の変化を示すタイミングチャートである。
【図１５】図１０の追加書き込み要否判定動作（Ｓ１５）において行われるデータラッチ動作、及び演算動作の別の具体例を説明している。
【図１６】図１５に示す動作においてワード線ＷＬ、ビット線ＢＬ及び選択ゲート線ＳＧＤ、ＳＧＳに印加される電圧の変化を示すタイミングチャートである。
【図１７】第２の実施の形態の不揮発性半導体記憶装置のデータ変動判定動作（Ｓ１２）において行われるデータラッチ動作、及び演算動作の具体例を説明している。
【図１８】図１７に示すデータ変動判定動作においてワード線ＷＬ、ビット線ＢＬ及び選択ゲート線ＳＧＤ、ＳＧＳに印加される電圧の変化を示すタイミングチャートである。
【図１９】第３の実施の形態におけるデータ変動判定動作、及び追加書き込み動作の具体的な実行手順を示すフローチャートである。
【図２０】第４の実施の形態のデータ変動判定動作の概要を示す概念図である。
【図２１】第４の実施の形態におけるデータ変動判定動作、及び追加書き込み動作の具体的な実行手順を示すフローチャートである。
【図２２】データ変動判定動作（Ｓ１）において行われるデータラッチ動作、及び演算動作の具体例を説明している。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【０００９】
［第１の実施の形態］
先ず、図１Ａを参照して、第１の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。
【００１０】
図１Ａに示すように、第１の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイＡＲ１、及びその周辺に設けられたロウデコーダ２Ａ、２Ｂ、センスアンプ回路３、カラムデコーダ４、データレジスタ５及び制御回路ＡＲ２を有する。
【００１１】
メモリセルアレイＡＲ１には、図１Ａに示すように、電気的に書き換え可能なメモリセルＭＴｒ０〜１５（メモリセル）及びバックゲートトランジスタＢＴｒが直列接続されたメモリストリングＭＳがマトリクス状に配列される。
【００１２】
ロウデコーダ２Ａ、２Ｂは、メモリセルアレイＡＲ１の左側、右側にそれぞれ配置され、制御回路ＡＲ２からのアドレス信号に従い、ワード線ＷＬ、選択ゲート線ＳＧＤ、ＳＧＳ及びバックゲート線ＢＧを駆動する。カラムデコーダ４は、制御回路ＡＲ４から供給されるアドレス信号に従い、書き込み及び読み出しを行うアドレスを選択する。センスアンプ回路３は、読み出し動作時において、メモリセルに記憶されているデータを判定する。また、制御回路ＡＲ２からカラムデコーダ４を介して供給されるアドレス信号に従い、ビット線ＢＬ及びソース線ＳＬを駆動する。また、データレジスタ５は、図１Ｂに示すように、１本のビット線ＢＬに対応して、３つのラッチ回路ＬＡＴ１〜ＬＡＴ３、及び演算回路ＯＰを備えている。ラッチ回路ＬＡＴ１は、後述するデータ変動判定装置において、ある電圧をワード線ＷＬに印加することで読み出されたデータを保持する。またラッチ回路ＬＡＴ２は、別の電圧をワード線ＷＬに印加することで読み出されたデータを保持する。演算回路ＯＰは、ラッチデータ間の各種演算を実行する。ラッチ回路ＬＡＴ３は、演算回路ＯＰの演算結果をラッチする。
【００１３】
制御回路ＡＲ２は、メモリセルＭＴｒに印加する電圧等を制御する機能を有する。すなわち、制御回路ＡＲ２は、ワード線ＷＬ、選択ゲート線ＳＧＤ、ＳＧＳ及びバックゲート線ＢＬを駆動するドライバ２０１、ビット線ＢＬ、ソース線ＳＬを駆動するドライバ２０２、電源電圧を所定の昇圧電圧まで昇圧させるチャージポンプ回路２０３、及びアドレスデコーダ２０４を備えている。
【００１４】
制御回路ＡＲ２は、メモリセルＭＴｒにデータを書き込む動作、メモリセルＭＴｒのデータを消去する消去動作、及びメモリセルＭＴｒからデータを読み出す動作を実行する。
【００１５】
メモリセルアレイＡＲ１は、図１Ａに示すように、ｍ列のメモリブロックＭＢを有する。各メモリブロックＭＢは、例えばｎ行２列にマトリクス状に配列されたメモリユニットＭＵを有する。
【００１６】
メモリユニットＭＵは、メモリストリングＭＳ、メモリストリングＭＳのソース側に接続されたソース側選択トランジスタＳＳＴｒ２、及びメモリストリングＭＳのドレイン側に接続されたドレイン側選択トランジスタＳＤＴｒ２、及びバックゲートトランジスタＢＴｒを備える。なお、図１Ａに示す例においては、メモリユニットＭＵの一列目をサブブロックＳＢ１と表記し、その二列目をサブブロックＳＢ２と表記する。図１Ａでは、１つのメモリブロックＭＢ中に２つのサブブロックＳＢ１、ＳＢ２が存在する場合を説明するが、勿論これに限定されるものではなく、１つのメモリブロックＭＢ中に３つ又はそれ以上のサブブロックが設けられても良い。
【００１７】
ｍ個のメモリブロックＭＢは、同一のビット線ＢＬを共有している。すなわち、ビット線ＢＬは、図１Ａに示すカラム方向に延び、ｍ個のメモリブロックＭＢ中でカラム方向に一列に並ぶ複数のメモリユニットＭＵ（ドレイン側選択トランジスタＳＤＴｒ）に接続されている。各メモリブロックＭＢ中において、カラム方向に並ぶ２個のメモリユニットＭＵは、同一のビット線ＢＬに共通に接続されている。
【００１８】
また、各メモリブロックＭＢにおいて、ｎ×２個のメモリユニットＭＵは、対応するワード線ＷＬ及びバックゲート線ＢＧを共有している。また、ロウ方向に並ぶｎ個のメモリユニットＭＵは、選択ゲート線ＳＧＤ、選択ゲート線ＳＧＳを共有している。すなわち、１本のドレイン側選択ゲート線ＳＧＤ及び１本のソース側選択ゲート線ＳＧＳに共通に接続される複数のドレイン側選択トランジスタＳＤＴｒ及び複数のソース側選択トランジスタＳＳＴｒを有する複数のメモリユニットＭＵは、１つのサブブロックを構成する。
【００１９】
メモリセルアレイＡＲ１には、図２に示すように、メモリセルＭＴｒを３次元マトリクス状に配列される。すなわち、メモリセルＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向（基板に対して垂直方向）にも配列される。積層方向に並ぶ複数個のメモリセルＭＴｒ０〜７、ＭＴｒ８〜１５、及びバックゲートトランジスタＢＴｒは直列接続され、前述のメモリストリングＭＳとなる。
【００２０】
メモリストリングＭＳの一端にドレイン側選択トランジスタＳＤＴｒが接続され、他端にソース側選択トランジスタＳＳＴｒが接続される。ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳの選択/非選択を決定するために設けられている。このメモリストリングＭＳは、積層方向を長手方向として配列される。
【００２１】
次に、図３を参照して、メモリセルアレイＡＲ１の回路構成について具体的に説明する。図３は、メモリセルアレイＡＲ１の等価回路図である。メモリセルアレイＡＲ１は、図３に示すように、複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向にあるピッチを有し配列されカラム方向にストライプ状に延びる。図３に示すように、メモリブロックＭＢは、カラム方向に繰り返し設けられている。
【００２２】
メモリブロックＭＢは、ロウ方向及びカラム方向にマトリクス状に配列された複数のメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。
【００２３】
メモリストリングＭＳは、メモリセルＭＴｒ０〜１５、及びバックゲートトランジスタＢＴｒにて構成されている。メモリセルＭＴｒ０〜７は、積層方向に直列に接続されている。メモリセルＭＴｒ８〜１５も、同様に積層方向に直列に接続されている。メモリセルＭＴｒ０〜１５は、その電荷蓄積層に蓄積される電荷の量が変化することで、その閾値電圧が変化する。閾値電圧が変化することにより、メモリセルＭＴｒ０〜１５が保持するデータが書き替えられる。バックゲートトランジスタＢＴｒは、最下層のメモリセルＭＴｒ７とメモリセルＭＴｒ８との間に接続される。従って、メモリセルＭＴｒ０〜ＭＴｒ１５、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続される。ソース側選択トランジスタＳＳＴｒ２のドレインは、メモリストリングＭＳの一端（メモリセルＭＴｒ１５のソース）に接続される。ドレイン側選択トランジスタＳＤＴｒ２のソースは、メモリストリングＭＳの他端（メモリセルＭＴｒ０のドレイン）に接続される。
【００２４】
１つのメモリブロックＭＢ中のｎ×２個のメモリセルＭＴｒ０のゲートは、ロウ方向に延びる１本のワード線ＷＬ０に共通接続される。同様に、ｎ×２個のメモリセルＭＴｒ０〜１５のゲートは、各々、ロウ方向に延びる１本のワード線ＷＬ１〜１５に共通接続される。また、ロウ方向及びカラム方向にマトリクス状に配列されたｎ×２個のバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続される。
【００２５】
ロウ方向に一列に配列されたｎ個のソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びる１本のソース側選択ゲート線ＳＧＳに共通接続される。また、ソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＳＬに接続される。
【００２６】
ロウ方向に一列に配列されたｎ個のドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びる１本のドレイン側選択ゲート線ＳＧＤに共通接続される。ドレイン側選択トランジスタＳＤＴｒのドレインは、カラム方向に延びるビット線ＢＬに接続される。
【００２７】
次に、図４、図５Ａ及び図５Ｂを参照して、第１の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。
【００２８】
メモリセルアレイＡＲ１は、図４に示すように、基板１０上にバックゲートトランジスタ層２０、メモリセル層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲートトランジスタ層２０は、バックゲートトランジスタＢＴｒとして機能する。メモリセル層３０は、メモリセルＭＴｒ０〜１５（メモリストリングＭＳ）として機能する。選択トランジスタ層４０は、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒとして機能する。配線層５０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００２９】
バックゲートトランジスタ層２０は、図５Ａに示すように、バックゲート導電層２１を有する。バックゲート導電層２１は、バックゲート線ＢＧとして機能すると共に、バックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層２１は、基板１０と平行なロウ方向及びカラム方向に２次元的に広がる板状に形成される。バックゲート導電層２１は、メモリブロックＭＢ毎に分断される。バックゲート導電層２１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）を材料としている。
【００３０】
バックゲート導電層２０は、図５Ａに示すように、バックゲート半導体層３４ｂ（連結部３４ｂ）を有する。バックゲート半導体層３４ｂは、バックゲートホール２２に埋め込まれている。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成される。バックゲートホール２２は、上面からみてカラム方向を長手方向とする略矩形状に形成される。バックゲートホール２２は、ロウ方向及びカラム方向にマトリクス状に形成される。
【００３１】
メモリセル層３０は、図４に示すように、バックゲート導電層２０の上層に形成される。メモリセル層３０は、ワード線導電層３１ａ〜３１ｈを有する。ワード線導電層３１ａ〜３１ｈは、各々、ワード線ＷＬ０〜１５として機能すると共に、及びメモリセルＭＴｒ０〜１５のゲートとして機能する。
【００３２】
ワード線導電層３１ａ〜３１ｈは、層間絶縁層（図示略）を挟んで積層される。ワード線導電層３１ａ〜３ｈは、カラム方向にあるピッチをもってロウ方向を長手方向として延びるように形成される。ワード線導電層３１ａ〜３１ｈは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。また、これらの間に形成される層間絶縁層（図示略）は、例えばシリコン酸化膜により形成される。
【００３３】
メモリセル層３０は、図５Ａに示すように、メモリ半導体層３４を有する。メモリ半導体層３４はメモリホール３２に埋め込まれる。メモリホール３２は、ワード線導電層３１ａ〜３１ｈ、及び図示しない層間絶縁層を貫通するように形成される。メモリホール３２は、バックゲートホール２２のカラム方向の端部近傍に整合するように形成される。なお、メモリホール３２は、一般的なリソグラフィ及び異方性エッチングにより形成される場合、上側から下側に向かうに従ってその孔径がだんだん小さくなる、いわゆるテーパー状に形成されることが多い。
【００３４】
また、バックゲートトランジスタ層２０、及びメモリセル層３０は、図５Ａに示すように、メモリゲート絶縁層３３、及びメモリ半導体層３４を有する。メモリ半導体層３４は、メモリセルＭＴｒ０〜ＭＴｒ１５（メモリストリングＭＳ）のボディとして機能する。
【００３５】
メモリゲート絶縁層３３は、図５Ａに示すように、バックゲートホール２２及びメモリホール３２の側面にある厚みをもって形成される。メモリゲート絶縁層３３は、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、及びトンネル絶縁層３３ｃを有する。電荷蓄積層３３ｂが電荷を蓄積することによりメモリセルＭＴｒ０〜１５の閾値電圧が変化し、これによりメモリセルＭＴｒが保持するデータを書き換えられる。
【００３６】
ブロック絶縁層３３ａは、図５Ａに示すように、バックゲートホール２２及びメモリホール３２の側面にある厚みをもって形成される。電荷蓄積層３３ｂは、ブロック絶縁層３３ａの側面にある厚みをもって形成される。トンネル絶縁層３３ｃは、電荷蓄積層３３ｂの側面にある厚みをもって形成される。ブロック絶縁層３３ａ、及びトンネル絶縁層３３ｃは、酸化シリコン（ＳｉＯ２）を材料としている。電荷蓄積層３３ｂは、窒化シリコン（ＳｉＮ）を材料としている。
【００３７】
メモリ半導体層３４は、トンネル絶縁層３３ｃの側面に接するように形成される。メモリ半導体層３４は、バックゲートホール２２、及びメモリホール３３を埋めるように形成される。メモリ半導体層３４は、ロウ方向からみてＵ字状に形成される。メモリ半導体層３４は、基板１０に対して垂直方向に延びる一対の柱状部３４ａ、及び一対の柱状部３４ａの下端を連結する連結部３４ｂを有する。メモリ半導体層３４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３８】
上記バックゲートトランジスタ層２０の構成を換言すると、メモリゲート絶縁層３３は、連結部３４ｂを取り囲むように形成される。バックゲート導電層２１は、メモリゲート絶縁層３３を介して連結部３４ｂを取り囲むように形成される。また、上記メモリセル層３０の構成を換言すると、メモリゲート絶縁層３３は、柱状部３４ａを取り囲むように形成される。ワード線導電層３１ａ〜３１ｄは、メモリゲート絶縁層３３を介して柱状部３４ａを取り囲むように形成される。
【００３９】
選択トランジスタ層４０は、図４に示すように、ソース側導電層４５ａ、及びドレイン側導電層４５ｂを有する。ソース側導電層４５ａは、ソース側選択ゲート線ＳＧＳとして機能すると共に、ソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層４５ｂは、ドレイン側選択ゲート線ＳＧＤとして機能すると共に、ドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００４０】
ソース側導電層４５ａは、半導体層４８ａの周囲に形成され、ドレイン側導電層４５ｂは、ソース側導電層４５ａと同層であって、同様に半導体層４８ｂの周囲に形成される。ソース側導電層４５ａ、及びドレイン側導電層４５ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００４１】
選択トランジスタ層４０は、図５Ａに示すように、ソース側ホール４６ａ、ドレイン側ホール４６ｂを有する。ソース側ホール４６ａは、ソース側導電層４５ａを貫通するように形成される。ドレイン側ホール４６ｂは、ドレイン側導電層４５ｂを貫通するように形成される。ソース側ホール４６ａ及びドレイン側ホール４６ｂは、各々、メモリホール３２と整合する位置に形成される。
【００４２】
選択トランジスタ層４０は、図５Ａに示すように、ソース側ゲート絶縁層４７ａ、ソース側柱状半導体層４８ａ、ドレイン側ゲート絶縁層４７ｂ、及びドレイン側柱状半導体層４８ｂを有する。ソース側柱状半導体層４８ａは、ソース側選択トランジスタＳＳＴｒのボディとして機能する。ドレイン側柱状半導体層４８ｂは、ドレイン側選択トランジスタＳＤＴｒのボディとして機能する。
【００４３】
配線層５０は、図４に示すように、選択トランジスタ層４０の上層に形成される。配線層５０は、ソース線層５１、及びビット線層５２を有する。ソース線層５１は、ソース線ＳＬとして機能する。ビット線層５２は、ビット線ＢＬとして機能する。
【００４４】
ソース線層５１は、ロウ方向に延びる板状に形成される。ソース線層５１は、カラム方向に隣接する一対のソース側柱状半導体層４８ａの上面に接するように形成される。ビット線層５２は、ドレイン側柱状半導体層４８ｂの上面に接し、ロウ方向にあるピッチをもってカラム方向に延びるストライプ状に形成される。ソース線層５１、及びビット線層５２は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属にて構成される。
【００４５】
次に、図５Ｂを参照して、ワード線導電層３１ａ〜３１ｈの形状について詳しく説明する。図５Ｂは、ワード線導電層３１ａ〜３１ｈを示す上面図である。
【００４６】
ワード線導電層３１ａ〜ｈは、図５Ｂに示すように、各々、垂直方向からみて櫛歯状に形成される。ワード線導電層３１ａ〜ｈは、ロウ方向に並ぶ複数の柱状半導体層３４ａを取り囲む複数の直線部３５１ａ、３５１ｂと、複数の直線部３５１ａ、３５１ｂの端部を連結する直線部３５２ａ、３５２ｂとを備える。
【００４７】
このように、ビット線ＢＬ方向に並ぶ複数のメモリストリングＭＳは、メモリブロック毎に１つのワード線ＷＬに共通接続される。これは、ワード線ＷＬ、選択ゲート線ＳＧＤ、ＳＧＳおよびバックゲート線ＢＧの信号をロウデコーダ等の周辺回路部分へ接続するための金属配線の数を減らす必要があるからである。
【００４８】
なお、図４、図５Ｂでは、ビット線ＢＬ方向に並ぶ２つのメモリストリングＭＳが同じワード線配線層３１ａ〜３１ｈに共通接続される例を示したが、図６、図７に示すように、ビット線ＢＬ方向に並ぶメモリストリングＭＳが、メモリストリングＭＳ毎に互いに分断されたワード線配線層３１ａ〜３１ｈに接続されるような構成も採用可能である。
このように、メモリセルを３次元的に配置した従来の半導体記憶装置は、マトリクス状に配列された複数のメモリストリングが同一のワード線を共有するように形成される。その理由は、１つのメモリストリング毎に独立のワード線を形成すると、ワード線とロウデコーダを接続するためのコンタクトを形成するためのコンタクト領域、及びロウデコーダの面積が肥大化してしまい、メモリ装置の小型化が困難になるからである。しかし、このようなワード線の共有化は、選択ブロック内の非選択のメモリストリングに対する読み出し動作時のリードディスターブ、及び書き込み動作時のプログラムディスターブの原因となる。従って、メモリセルを３次元的に配置した半導体記憶装置では、リードディスターブ等への対策が、２次元型の半導体記憶装置との比較でも一層重要となる。
また、３次元型の半導体記憶装置では、メモリセルが複数層に亘り形成されるので、メモリセルのデータ保持特性が、メモリセルの積層方向の位置によってバラつくことが避けられない場合がある。このようなデータ保持特性のバラつきがある場合、データ保持特性の最も悪いワード線導電層のページを基準として、データ保持特性を考えておく必要がある。すなわち、データ保持特性の最も悪いワード線導電層のページのメモリセルにおいてデータ変動が起こってきた場合には、同一ブロック内の他のページに問題がない場合においても消去単位がブロック単位であることから、ブロック単位でデータコピーを実行する必要も生じてくる。このため、データコピー動作の回数が多くなってしまう。その結果、メモリ装置のパフォーマンスの低下につながる。
本実施の形態では、以下に説明する動作により、これに対処している。
【００４９】
［ＮＡＮＤ型フラッシュメモリにおける多値記憶］
ＮＡＮＤ型フラッシュメモリにおける多値記憶について図８Ａを用いて説明する。ＮＡＮＤ型フラッシュメモリにおいては、例えば図８Ａに示すように、１つのメモリセルにおいて閾値電圧の値を例えば４通り（閾値電圧分布Ｅ，Ａ，Ｂ，Ｃ）に制御し、２ビットのデータを１つのメモリセルに記憶させることができる。以下では、４値記憶を例にとって説明するが、本発明は、それ以外の８値（３ビット）あるいはそれ以上の多値記憶にも適用可能であることは言うまでもない。
【００５０】
図８Ａに示す４つの閾値電圧分布Ｅ，Ａ，Ｂ，Ｃは、それぞれ２ビットのデータ「１１」、「１０」、「００」、「０１」に対応する。すなわち、４通りの閾値電圧分布（Ｅ、Ａ〜Ｃ）の各々に４通りのビット情報（１１、１０、００、０１）のいずれかが割り付けられる。この２ビットのデータに対応して２つのサブページが形成される。即ち、上位ページＵＰＰＥＲ、下位ページＬＯＷＥＲの２ページのデータが、１つのワード線ＷＬに沿って並ぶｎ個のメモリセルＭＴｒに記憶され得る。
【００５１】
［データ読み出し］
データの読み出し動作時には、選択されたワード線ＷＬ（ｓｅｌｅｃｔ）に読み出し電圧を印加して、メモリセルＭＣの導通・非導通を検出して行う。選択ワード線ＷＬ（ｓｅｌｅｃｔ）に印加される読み出し電圧の電圧値は、メモリセルの４通りの閾値電圧分布に対応して、図８Ａに示すような電圧ＡＲ、ＢＲ、ＣＲに設定され得る。読み出し電圧ＡＲは最も低い電圧で、ＢＲ、ＣＲの順に電圧値が大きくなる。電圧ＡＲは、閾値電圧が閾値電圧分布Ａ以上か否かを判定するのに用いる。電圧ＢＲは、閾値電圧が閾値電圧分布Ｂ以上か否かを判定するのに用いる。電圧ＣＲは、閾値電圧が閾値電圧分布Ｃに含まれるか否かを判定するのに用いる。なお、読み出し動作時に非選択メモリセルＭＣ（ｕｎｓｅｌｅｃｔ）に印加される読み出しパス電圧Ｖｒｅａｄは、データ「０１」が割り付けられた閾値電圧分布Ｃの上限よりも大きな電圧とされる。
【００５２】
[書き込み動作]
次に、多値データの書き込み動作について説明する。メモリストリングＭＳ中で選択されたメモリセルＭＴｒ（ｓｅｌｅｃｔ）に接続される選択ワード線ＷＬ（ｓｅｌｅｃｔ）には、例えば２０Ｖ以上のプログラム電圧Ｖｐｇｍを印加する。一方、非選択メモリセルＭＴｒ（ｕｎｓｅｌｅｃｔ）が接続される非選択ワード線ＷＬ（ｕｎｓｅｌｅｃｔ）には、例えば１０Ｖ前後のパス電圧Ｖｐａｓｓを印加する。ビット線ＢＬには、書き込みを行うか、それとも書き込み禁止にするかにより、電源電圧Ｖｄｄ又は接地電圧Ｖｓｓを与える。
【００５３】
また、ドレイン側選択トランジスタＳＤＴｒの選択ゲート線ＳＧＤには、電源電圧Ｖｄｄよりやや大きな電圧を与える。接地電圧Ｖｓｓが与えられたビット線ＢＬに接続されたメモリストリングＭＳにおいては、ドレイン側選択トランジスタＳＤＴｒが導通状態（ＯＮ）となり、これによりメモリストリングＭＳのチャネルは接地電圧Ｖｓｓとなり、プログラム電圧Ｖｐｇｍとの電位差により、選択トランジスタＭＴｒにおける書き込みが実行される。一方、電源電圧Ｖｄｄが与えられたビット線ＢＬに接続されたメモリストリングＭＳにおいては、ドレイン側選択トランジスタＳＤＴｒが非導通状態（ＯＦＦ）となり、これによりメモリストリングＭＳのチャネルはフローティング状態となり、書き込みが禁止される。
【００５４】
[ベリファイ読み出し動作]
上述の書き込み動作の後、所望のデータの書き込みが完了したか否かを判定するため、ベリファイ読み出し動作が実行される。ベリファイ読み出し動作は、例えば選択メモリセルＭＴｒが接続されるワード線ＷＬ（ｓｅｌｅｃｔ）に図８Ａに示すようなベリファイ電圧ＡＶ、ＢＶ、ＣＶを印加し、非選択メモリセルＭＴｒが接続されるワード線ＷＬ（ｕｎｓｅｌｅｃｔ）には上述の読み出しパス電圧Ｖｒｅａｄを印加する。ベリファイ電圧ＡＶ、ＢＶ、ＣＶは、それぞれ読み出し電圧ＡＲ、ＢＲ、ＣＲよりも大きい。各電圧の大小関係は、ＡＲ＜ＡＶ＜ＢＲ＜ＢＶ＜ＣＲ＜ＣＶ＜Ｖｒｅａｄである。上述のようなべリファイ電圧ＡＶ、ＢＶ、ＣＶを用いたベリファイ読み出し動作の結果、閾値電圧分布Ａ，Ｂ，Ｃの下限が略ベリファイ電圧ＡＶ、ＢＶ、ＣＶ以上となった場合に、書き込み動作が完了したと判定される。
【００５５】
以上のような書き込み動作が実行された後、閾値電圧分布Ａ，Ｂ，Ｃは、近接する配線間の容量結合や、経時変化、その他様々な要因により、図８Ｂ、図８Ｃに示すように変動することがある。図８Ｂは、閾値電圧分布Ａ，Ｂ，Ｃの下限が、それぞれベリファイ電圧ＡＶ、ＢＶ、ＣＶを下回った場合を図示している。図８Ｃは、閾値電圧分布Ａ，Ｂ，Ｃの変動が更に進み、その下限が読み出し電圧ＡＲ，ＢＲ、ＣＲを下回った場合を示している。
【００５６】
この図８Ｃに図示する程度にまで閾値電圧分布の変動が進行した場合、例えばメモリセルＭＴｒに保持されたデータは実際は”０１”であったが、電圧ＣＲを印加した読み出し動作を行った結果、データ”００”と誤って読み出されることがある。すなわち、本来書きこまれたデータとは異なる読み出しデータが得られてしまう（データ変動）。換言すれば、そのようなメモリセルＭＴｒにおける読み出し動作において誤読み出しが生ずる。ただし、誤読み出しデータの数が少なければ、パリティデータを用いた誤り訂正技術により訂正することができる。
【００５７】
しかし、誤読み出しデータの数が多くなると、誤り訂正技術では対応ができなくなる。このため、誤読み出しデータの数が誤り訂正技術で訂正可能な範囲にあるうちに、定期的に別のメモリブロックにコピーするブロックコピー動作等を実行する必要がある。この際、コピー元のデータは、誤り訂正技術で訂正されてから別のブロックに書き込まれるため、データのリフレッシュが行われることになる。
【００５８】
しかし、本実施の形態のような３次元構造（積層型）の不揮発性半導体記憶装置では、１つのメモリブロックＭＢ中に含まれる複数のメモリセルＭＴｒのデータ保持特性が異なり、特に積層方向においてデータ保持特性が大きく異なる。具体的に、１つのメモリストリングＭＳ中のメモリセルＭＴｒ０〜１５は、積層方向の異なる位置に形成されるが、その積層方向の位置によってデータ保持特性が異なってしまう。そのようになる理由の１つはメモリホール３２がテーパー状に形成されることによる。
【００５９】
メモリホールがテーパー状に形成される場合、メモリストリングＭＳ中、下側のメモリセルＭＴｒ７、ＭＴｒ８は、上側のメモリセルＭＴｒ０等に比べ、データ保持特性が悪くなる傾向がある。このような状況において、データ保持特性の悪いメモリセルＭＴｒ７、８に合わせて、上述のようなブロックコピー動作を行っていたのではブロックコピー動作の実施頻度が大きくなり、不揮発性半導体記憶装置のパフォーマンスが低下してしまう。
【００６０】
本実施の形態の不揮発性半導体記憶装置は、１本のワード線ＷＬに沿った複数のメモリセルＭＴｒにデータ変動が所定数以上発生しているか否かを判定するための動作（以下、この動作を「データ変動判定動作」という）を実行する。そして、データ変動判定動作の結果、その複数のメモリセルＭＴｒのうちの所定数以上にデータ変動が発生していると判定された場合には、そのワード線ＷＬに沿った複数のメモリセルＭＴｒに対し、図８Ａに示すような書き込み動作直後の閾値電圧分布を得るための書き込み動作（以下、このような書き込み動作を「追加書き込み動作」と称する）を実行する。
【００６１】
図９は、本実施の形態のデータ変動判定動作の概要を示す概念図である。本実施の形態のデータ変動判定動作では、読み出し電圧ＡＲ，ＢＲ、ＣＲの各々よりも小さい電圧である電圧ＡＲ’（＜ＡＲ）、ＢＲ’（＜ＢＲ）、ＣＲ’（＜ＣＲ）、及びこれらの電圧ＡＲ’、ＢＲ’、ＣＲ’の各々よりも大きい電圧（例えば読み出し電圧ＡＲ、ＢＲ、ＣＲ）を、順次選択されたワード線ＷＬに印加して読み出し動作を行う。
【００６２】
その結果、電圧ＡＲ’より大きく電圧ＡＲよりも小さい閾値電圧を有するメモリセルＭＴｒが存在するか否か（図９の分布Ａｅが存在するか否か）を判定することができる。このような分布Ａｅに含まれる閾値電圧を有するメモリセルＭＴｒが存在する場合、そのメモリセルＭＴｒはデータ変動を起こしていることを意味する。同様に、電圧ＢＲ’より大きく電圧ＢＲよりも小さい閾値電圧を有するメモリセルＭＴｒが存在するか否か（図９の分布Ｂｅが存在するか否か）を判定することができる。また、電圧ＣＲ’より大きく電圧ＣＲよりも小さい閾値電圧を有するメモリセルＭＴｒが存在するか否か（図９の分布Ｃｅが存在するか否か）を判定することができる。以下では、このような分布Ａｅ、Ｂｅ、Ｃｅを「データ変動分布」と称する。
【００６３】
選択ワード線ＷＬにおいて、このようなデータ変動分布Ａｅ、Ｂｅ、Ｃｅを有するメモリセルＭＴｒが所定数以上確認された場合には、その選択ワード線ＷＬにおいて、図８Ａに示すような書き込み動作直後の閾値電圧分布に戻すための書き込み動作（追加書き込み動作）が実行される。本実施の形態においては、追加書き込み動作は、上述のようなデータ変動分布Ａｅ、Ｂｅ、Ｃｅを有するメモリセルＭＴｒだけではなく、正常な閾値電圧分布とデータ変動分布Ａｅ、Ｂｅ、Ｃｅとの間の分布Ａｃ、Ｂｃ、Ｃｃを有するメモリセルＭＴｒに対しても実行される。このような分布Ａｃ、Ｂｃ、Ｃｃを有するメモリセルＭＴｒは、データ変動を発生させる可能性が高いと認められるからである（以下、このような分布Ａｃ、Ｂｃ、Ｃｃを「データ劣化分布」と称する。）。
【００６４】
分布Ａｅ、Ｂｅ、Ｃｅを有するメモリセルＭＴｒ、及び分布Ａｃ、Ｂｃ、Ｃｃを有するメモリセルＭＴｒを特定するための読み出し動作（追加書き込み要否判定動作）の後に追加書き込み動作が実行される。追加書き込み要否判定動作は、例えば電圧ＡＲ’、ＢＲ’、ＣＲ’、及びベリファイ電圧ＡＶ、ＢＶ、ＣＶを、順次選択されたワード線ＷＬに印加して読み出し動作を行うことにより行う。このようにして、追加書き込み動作の要否がメモリセル毎に判定され、追加書き込み動作が実行される。追加書き込み動作が行われることにより、データ変動分布Ａｅ、Ｂｅ、Ｃｅ、又はデータ劣化分布Ａｃ、Ｂｃ、Ｃｃを消滅させ、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ付近を下限とした正常な閾値電圧分布Ａ，Ｂ，Ｃが得られる。
【００６５】
次に、この第１の実施の形態におけるデータ変動判定動作、及び追加書き込み動作の具体的な実行手順を、図１０のフローチャートを参照して説明する。
まず、図１０に示すように、１つのワード線ＷＬが選択され（Ｓ１１）、この選択ワード線ＷＬに対しデータ変動判定動作が実行される（Ｓ１２）。例えば、最初に選択されるワード線ＷＬは、最下層のメモリセルＭＴｒ７に接続されるワード線ＷＬ７とすることができる。メモリセルＭＴｒ７は、他のメモリセルに比べデータ保持特性が悪い。従って、メモリセルＭＴｒ７に追加書き込み動作が不要であると判定することができれば、他のメモリセルに対する追加書き込み動作も不要であると判定することができる。ただし、１つのメモリストリングＭＳ中の複数のワード線ＷＬのうちのいずれを最初に選択してもよい。
【００６６】
データ変動判定動作により、データ変動が発生しているメモリセルＭＴｒでは、対応するラッチ回路ＬＡＴ３にデータ”１”が格納される。一方、データ変動が発生していないメモリセルＭＴｒでは、対応するラッチ回路ＬＡＴ３にデータ”０”が格納される。制御回路ＡＲ２は、ワード線ＷＬ７に沿った複数のメモリセルＭＴｒのうち、データ”１”を出力したメモリセルの数Ｎ１をカウントし（Ｓ１３）、その数Ｎ１が基準値Ｎｓ１以上であるか否かを判定する（Ｓ１４）。
【００６７】
数Ｎ１が基準値Ｎｓ１未満であれば、そのメモリブロックＭＢに対するデータ変動判定動作及び追加書き込み動作は終了され（Ｓ１４のＹ）、その他のワード線に対するデータ変動判定動作は行われない。例えば、ワード線ＷＬ７に接続されるメモリセルＭＴｒは、データ保持特性が最も悪い筈であるので、そのワード線ＷＬ７でデータ変動の数Ｎ１が所定数Ｎｓ１未満であることは、他のワード線ＷＬにおいては、判定動作を行うまでもなく基準値Ｎｓ１以上の数のデータ変動は発生しないと推定することができるからである。
【００６８】
一方、数Ｎ１が基準値Ｎｓ１以上である場合には、引き続きそのワード線ＷＬにおいて追加書き込み動作が実行される。その追加書き込み動作の前に、そのワード線ＷＬにおいて、データ変動を既に起こしているメモリセルＭＴｒ、及び「データ劣化」のメモリセルＭＴｒ（換言すれば、分布Ａｅ、Ｂｅ、Ｃｅを有するメモリセルＭＴｒ、及び分布Ａｃ、Ｂｃ、Ｃｃを有するメモリセル）を特定するための読み出し動作（すなわち、追加書き込みが必要なメモリセルを特定するための追加書き込み要否判定動作）が行われる（Ｓ１５）。続いて、追加書き込み動作が必要と判定されたメモリセルＭＴｒに対応するラッチ回路ＬＡＴ１、ＬＡＴ２に、書き込まれるべき追加書き込みデータがセットされ（Ｓ１６）、追加書き込み動作が実行される（Ｓ１７）。以下、同様のステップが、他のワード線ＷＬに対しても実行される（Ｓ１８）。
【００６９】
図１１は、データ変動判定動作（Ｓ１２）において行われるデータラッチ動作、及び演算動作の具体例を説明している。また、図１２は、図１１に示すデータ変動判定動作においてワード線ＷＬ、ビット線ＢＬ及び選択ゲート線ＳＧＤ、ＳＧＳに印加される電圧の変化を示すタイミングチャートである。
【００７０】
データ変動判定動作では、前述したように、電圧ＡＲ’、ＡＲ、ＢＲ’、ＢＲ、ＣＲ’、ＣＲの６種類の電圧を、選択されたワード線ＷＬｉ（ｉ＝０〜１５）に印加して読み出し動作を行うことにより実行される（非選択のワード線ＷＬｊ（ｊ≠ｉ）には、読み出しパス電圧Ｖｒｅａｄが印加される）。図１２では、この６種類の電圧を、電圧レベルの小さい順（ＡＲ’、ＡＲ、ＢＲ’、ＢＲ、ＣＲ’、ＣＲ）にワード線ＷＬに印加する場合のタイミングチャートを示している。しかし、これはあくまでも一例であり、電圧の印加手順はこれに限るものではない。演算やデータラッチの手順も、図１１に示すものには限られないことはいうまでもない。
【００７１】
図１１、図１２に示す例では、選択ワード線ＷＬ（ｓｅｌｅｃｔ）には、電圧ＡＲ’、ＡＲ、ＢＲ’、ＢＲ、ＣＲ’、ＣＲがその順に印加される（図１２）。また、非選択ワード線ＷＬ（ｕｎｓｅｌｅｃｔ）には読み出しパス電圧Ｖｒｅａｄが与えられ、ビット線ＢＬには１Ｖ程度の電圧Ｖｂｌが与えられる。選択メモリセルＭＴｒの閾値電圧よりも選択ワード線ＷＬ（ｓｅｌｅｃｔ）に印加される電圧が高くなると、ビット線ＢＬは、電圧Ｖｂｌから接地電圧Ｖｓｓに向けて放電される。
【００７２】
また、選択ゲート線ＳＧＤには、常に電圧Ｖｂｌよりも大きい電圧Ｖｓｇ（３〜４．５Ｖ）を与えられ、常にドレイン側選択トランジスタＳＤＴｒが導通状態（ＯＮ）に維持される。一方、選択ゲート線ＳＧＳに与えられる電圧は、選択ワード線ＷＬ（ｓｅｌｅｃｔ）の電圧が切り替わるタイミングに同期して、電圧Ｖｓｇと接地電圧Ｖｓｓとの間で切り替わり、これによりソース側選択トランジスタＳＳＴｒを導通状態（ＯＮ）と非導通状態（ＯＦＦ）との間で切り替える。
【００７３】
図１１に示すように、電圧ＡＲ’では導通しないが、電圧ＡＲでは導通するようなメモリセルＭＴｒがあれば、それは閾値電圧分布Ａのデータ変動を起こしていることを意味する。同様に、電圧ＢＲ’では導通しないが、電圧ＢＲでは導通するようなメモリセルＭＴｒがあれば、それは閾値電圧分布Ｂのデータ変動を起こしていることを意味する。また、電圧ＣＲ’では導通しないが、電圧ＣＲでは導通するようなメモリセルＭＴｒがあれば、それは閾値電圧分布Ｃのデータ変動を起こしていることを意味する。図１１の例では、このようなデータ変動を起こしているメモリセルＭＴｒに対応するラッチ回路ＬＡＴ３にデータ”１”が格納され、それ以外にはデータ”０”が格納されるよう、データラッチ動作及び演算を行っている。以下、このデータラッチ動作及び演算の内容を、図１１を参照して説明する。
【００７４】
まず、図１１の（１）、及び図１２に示すように、選択ワード線ＷＬ（ｓｅｌｅｃｔ）に電圧ＡＲ’を印加して読み出し動作を行い、センスアンプ回路３のラッチデータの反転データ（〜ＳＡ）をラッチ回路ＬＡＴ１に格納する。このとき、メモリセルＭＴｒの閾値電圧が閾値電圧分布Ｅにあれば、ラッチ回路ＬＡＴ１にはデータ”１”が格納され、それ以外の場合には”０”が格納される。
【００７５】
次に、図１１の（２）、及び図１２に示すように、選択ワード線ＷＬ（ｓｅｌｅｃｔ）に電圧ＡＲを印加して読み出し動作を行い、センスアンプ回路３のラッチデータの反転データ（〜ＳＡ）をラッチ回路ＬＡＴ２に格納する。このとき、メモリセルＭＴｒの閾値電圧が閾値電圧分布Ｅ、又はデータ変動分布Ａｅにあれば、ラッチ回路ＬＡＴ１にはデータ”１”が格納され、それ以外の場合には”０”が格納される。
【００７６】
演算回路ＯＰは、ラッチ回路ＬＡＴ１の保持データの反転データと、ラッチ回路ＬＡＴ２の保持データとの論理積を演算して、この演算結果をラッチ回路ＬＡＴ３に格納する。これにより、データ変動分布Ａｅを有するメモリセルＭＴｒに対応するラッチ回路ＬＡＴ３にのみデータ”１”が格納され、その他にはデータ”０”が格納される。
【００７７】
次に、図１１の（３）、及び図１２に示すように、選択ワード線ＷＬ（ｓｅｌｅｃｔ）に電圧ＢＲ’を印加して読み出し動作を行い、センスアンプ回路３のラッチデータの反転データ（〜ＳＡ）をラッチ回路ＬＡＴ１に格納する。更に図１１の（４）、及び図１２に示すように、選択ワード線ＷＬ（ｓｅｌｅｃｔ）に電圧ＢＲを印加して読み出し動作を行い、センスアンプ回路３のラッチデータの反転データ（〜ＳＡ）をラッチ回路ＬＡＴ２に格納する。演算回路ＯＰは、ラッチ回路ＬＡＴ１の保持データの反転データと、ラッチ回路ＬＡＴ２の保持データとの論理積を演算した後、この論理積データとラッチ回路ＬＡＴ３の保持データとの論理和演算を行う。この演算結果が新たにラッチ回路ＬＡＴ３に格納される。これにより、データ変動分布Ｂｅを有するメモリセルＭＴｒに対応するラッチ回路ＬＡＴ３にのみデータ”１”が格納される。
【００７８】
次に、図１１の（５）、及び図１２に示すように、選択ワード線ＷＬ（ｓｅｌｅｃｔ）に電圧ＣＲ’を印加して読み出し動作を行い、センスアンプ回路３のラッチデータの反転データ（〜ＳＡ）をラッチ回路ＬＡＴ１に格納する。更に図１１の（６）、及び図１２に示すように、選択ワード線ＷＬ（ｓｅｌｅｃｔ）に電圧ＣＲを印加して読み出し動作を行い、センスアンプ回路３のラッチデータの反転データ（〜ＳＡ）をラッチ回路ＬＡＴ２に格納する。演算回路ＯＰは、ラッチ回路ＬＡＴ１の保持データの反転データと、ラッチ回路ＬＡＴ２の保持データとの論理積を演算した後、この論理積データとラッチ回路ＬＡＴ３の保持データとの論理和演算を行う。この演算結果が新たにラッチ回路ＬＡＴ３に格納される。これにより、データ変動分布Ｃｅを有するメモリセルＭＴｒに対応するラッチ回路ＬＡＴ３にデータ”１”が格納される。以上のような電圧印加、データラッチ動作及び演算を行うことにより、データ変動分布Ａｅ、Ｂｅ、Ｃｅを有するメモリセルＭＴｒを特定することができる。
【００７９】
図１３は、追加書き込み要否判定動作（Ｓ１５）において行われるデータラッチ動作、及び演算動作の具体例を説明している。また、図１４は、図１３に示す追加書き込み要否判定動作においてワード線ＷＬ、ビット線ＢＬ及び選択ゲート線ＳＧＤ、ＳＧＳに印加される電圧の変化を示すタイミングチャートである。電圧印加動作、データラッチ動作、演算動作とも、データ変動判定動作と略同一であり、異なるのは、選択ワード線ＷＬに印加される電圧が、電圧ＡＲ、ＢＲ、ＣＲの代わりに電圧ＡＶ、ＢＶ、ＣＶとされる点である。電圧ＡＲ’、ＡＶ、ＢＲ’、ＢＶ、ＣＲ’、ＣＶが選択ワード線ＷＬ（ｓｅｌｅｃｔ）に順次印加され、図１１、と同様のデータラッチ動作、演算動作がされ、最後にラッチ回路ＬＡＴ３のデータが反転される。これにより、データ変動分布Ａｅ、Ｂｅ、Ｃｅ、及びデータ劣化分布Ａｃ、Ｂｃ、Ｃｃを有するメモリセルＭＴｒに対応するラッチ回路ＬＡＴ３には、データ”０”がラッチされ、それ以外にはデータ”１”がラッチされる。データ”０”がラッチされたラッチ回路ＬＡＴ３に対応するメモリセルＭＴｒにのみ、追加書き込み動作が実行され、データ”１”がラッチされたラッチ回路ＬＡＴ３に対応するメモリセルＭＴｒでは、追加書き込み動作が禁止される。
【００８０】
図１５、及び図１６は、追加書き込み要否判定動作の別の例を示す。まず、図１３、図１４に示す電圧印加動作、データラッチ動作及び演算動作を実行した後、更に、選択ワード線ＷＬ（ｓｅｌｅｃｔ）に、電圧ＡＲ’、ＢＲ’、及びＣＲ’を順次印加する。電圧ＡＲ’を印加して得たセンスアンプ回路３の読み出しデータの反転データをラッチ回路ＬＡＴ１に格納する。また、電圧ＢＲ’を印加して得たセンスアンプ回路３の読み出しデータの反転データをラッチ回路ＬＡＴ２に格納する。更に、電圧ＣＲ’を印加して得たセンスアンプ回路３の読み出しデータとラッチ回路ＬＡＴ１の保持データとの論理和演算を行い、その演算結果を新たにラッチ回路ＬＡＴ１に格納する。
【００８１】
更に、ラッチ回路ＬＡＴ１とＬＡＴ３の保持データの論理和演算を行い、その演算結果をラッチ回路ＬＡＴ１に新たに格納する。更に、ラッチ回路ＬＡＴ２とＬＡＴ３の保持データの論理和演算を行い、その演算結果をラッチ回路ＬＡＴ２に新たに格納する。これにより、ラッチ回路ＬＡＴ１及びＬＡＴ２には、追加書き込み動作が必要か否かに応じて、異なるデータが保持される。すなわち、閾値電圧分布Ａ，Ｂ又はＣが書き込まれ、その後変動が許容範囲内のメモリセルＭＴｒに対応するデータラッチ回路ＬＡＴ１、ＬＡＴ２には、いずれもデータ”１”が格納され、追加書き込み動作の対象とはされない（追加書き込み動作の実行時においては、当該メモリセルＭＴｒは書き込み禁止状態（Ｉｎｈｉｂｉｔ）とされる）。
【００８２】
一方、元々正常な（下限がベリファイ電圧ＡＶ以上の）閾値電圧分布Ａを有していたが、これが変動してデータ変動分布Ａｅ又はデータ劣化分布Ａｃに変動したメモリセルＭＴｒでは、対応するラッチ回路ＬＡＴ１、ＬＡＴ２にそれぞれデータ”０”、”１”が格納される。
【００８３】
また、元々正常な閾値電圧分布Ｂを有していたが、これが変動してデータ変動分布Ｂｅ又はデータ劣化分布Ｂｃに変動したメモリセルＭＴｒでは、対応するラッチ回路ＬＡＴ１、ＬＡＴ２にそれぞれデータ”０”、”０”が格納される。
【００８４】
また、元々正常な閾値電圧分布Ｃを有していたが、これが変動してデータ変動分布Ｃｅ又はデータ劣化分布Ｃｃに変動したメモリセルＭＴｒでは、対応するラッチ回路ＬＡＴ１、ＬＡＴ２にそれぞれデータ”１”、”０”が格納される。これらのメモリセルＭＴｒは、追加書き込み動作の対象とされ、ラッチ回路ＬＡＴ１、ＬＡＴ２の保持データに応じた追加書き込み動作が実行される。
【００８５】
以上説明したように、本実施の形態では、データ保持特性の悪いメモリセルが接続されたワード線から順にデータ変動判定動作を行い、所定数以上のデータ変動が発生している場合には、そのワード線に対し追加書き込み動作を実行する。これにより、データ保持特性の悪いメモリセルに合わせてデータコピー動作を行う必要が無くなり、装置のパフォーマンスを向上させることができる。
【００８６】
［第２の実施の形態］
先ず、図１７、図１８を参照して、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。装置の全体的な構成は、図１〜７と同様で構わないので、構成の重複する説明はここでは省略する。また、データ変動判定動作、追加書き込み要否判定動作等の実行手順も第１の実施の形態と同様の、図９〜図１０に示す通りである。ただし、この実施の形態では、データ変動判定動作（Ｓ１２）における電圧印加動作、データラッチ動作及び演算動作が、第１の実施の形態（図１１、図１２）とは異なっている。
【００８７】
この第２の実施の形態のデータ変動判定動作（Ｓ１２）は、閾値電圧分布Ｃを有するメモリセルＭＴｒにおけるデータ変動の有無を判定するものである。すなわち、選択ワード線ＷＬ（ｓｅｌｅｃｔ）に印加される電圧は、電圧ＣＲ’とＣＲの２種類のみである。電圧ＣＲ’を印加した場合のセンスアンプ回路３の読み出しデータの反転データをラッチ回路ＬＡＴ１に格納する一方、電圧ＣＲを印加した場合のセンスアンプ回路３の読み出しデータの反転データをラッチ回路ＬＡＴ２に格納する。そして、演算回路ＯＰにおいて、ラッチ回路ＬＡＴ１の保持データの反転データと、ラッチ回路ＬＡＴ２の保持データとの論理積演算を行い、その演算結果をラッチ回路ＬＡＴ３に格納する。
【００８８】
このような演算を行うことにより、閾値電圧分布Ｃを有していたがデータ変動分布Ｃｅに変動したメモリセルＭＴｒにおいてのみ、対応するラッチ回路ＬＡＴ３にデータ”１”が格納される。このようなデータ”１”の数Ｎ１が基準値Ｎｓ１以上である場合に、第１の実施の形態と同様の追加書き込み動作が実行される。なお、ステップＳ１４における基準値Ｎｓ１は、第１の実施の形態の基準値Ｎｓ１よりも小さい数に設定される。
【００８９】
閾値電圧分布Ｃは、他の閾値電圧分布Ａ，Ｂよりも電圧レベルが高く、その分他の閾値電圧分布よりもデータ変動が生じやすい。そのような閾値電圧分布Ｃのデータ変動のみを判定することにより、救済効率の向上を図ることができる。また、この第２の実施の形態によれば、データ変動判定動作において印加される電圧の種類が２種類のみであるので、第１の実施の形態に比べ、データ変動判定動作に要する時間を短縮することができ、全体として装置のパフォーマンスを第１の実施の形態に比べ向上させることができる。
【００９０】
［第３の実施の形態］
先ず、図１９を参照して、第３の実施の形態に係る不揮発性半導体記憶装置について説明する。装置の全体的な構成は、図１〜７と同様で構わないので、構成の重複する説明はここでは省略する。ただし、データ変動判定動作、追加書き込み要否判定動作等の実行手順が前述の実施の形態とは異なっている。
【００９１】
図１９は、第３の実施の形態におけるデータ変動判定動作、追加書き込み要否判定動作等の実行手順を示すフローチャートである。第１の実施の形態では、最もデータ保持特性が悪い、メモリストリングＭＳ中の最下層のメモリセルＭＴｒ７が接続されるワード線ＷＬ７を最初にデータ変動判定動作の対象とする例を説明した。これに対し、この実施の形態では、最悪でも最良でもない、例えば中間程度のデータ保持特性を有するメモリセルＭＴｒが接続されるワード線ＷＬ（一例として、図１，２のワード線ＷＬ４）を、最初にデータ変動判定動作の対象とする。
【００９２】
その後、第１の実施の形態と同様にしてワード線ＷＬ４に対してデータ変動判定動作（Ｓ１２）を行い、データ”１”の数Ｎ１をカウントする（Ｓ１３）。そして、数Ｎ１が基準値Ｎｓ１以上であった場合には（Ｓ１４のＹ）、第１の実施の形態とは異なり、ワード線ＷＬ４を含むメモリブロックＭＢ１全体に対し、ブロックコピー動作（当該メモリブロックＭＢ１のデータを、別のブロックＭＢ２に丸ごとコピーする）を実行する。
【００９３】
一方、数Ｎ１が基準値Ｎｓ１未満であった場合（Ｓ１４のＮ）には、ワード線ＷＬ４よりも下層に位置するワード線ＷＬ５〜７が順次選択され（Ｓ３１）、同様にデータ変動判定動作（Ｓ３２）、及び数Ｎ１のカウント動作（Ｓ３３）が実行される。そして、数Ｎ１が基準値Ｎｓ１よりも小さかった場合には（Ｓ３４のＮ）、全てのワード線ＷＬの選択が終わるまで他のページに対して同様の動作を繰り返す一方（Ｓ３５）、数Ｎ１が基準値Ｎｓ１以上であった場合には（Ｓ３４のＹ）、そのワード線ＷＬに対して、第１の実施の形態と同様の追加書き込み要否判定動作、追加書き込み動作が実行される（Ｓ１５〜Ｓ１７）。
【００９４】
この第３の実施の形態において、ワード線ＷＬ４でのデータ変動判定動作において数Ｎ１が基準値Ｎｓ１以上であると判明した場合に、ワード線ＷＬ４を含むメモリブロックＭＢ１全体に対し、ブロックコピー動作を実行するのは、以下の理由からである。すなわち、データ保持特性が中間程度のメモリセルＭＴｒが接続されたワード線ＷＬ４におけるデータ変動判定動作において基準値Ｎｓ１以上のデータ変動が発生した場合、ワード線ＷＬ４より下層ではそれ以上の数のデータ変動が発生していると推定される。
【００９５】
また、ワード線ＷＬ４より上層においても、基準値Ｎｓ１を超えるデータ変動が発生していることも考えられる。このような場合には、データ変動判定動作及び追加書き込み動作をワード線ＷＬ毎に行うよりも、上記のようなブロックコピー動作を行ってしまった方が、簡単にデータ変動の問題を解消することができる。これにより、装置全体のパフォーマンスを更に向上させることができる。
【００９６】
なお、この第３の実施の形態では、図１９のステップＳ１１においてメモリセルのデータ保持特性が中間程度のワード線ＷＬ４を最初にデータ変動判定動作の対象とし、そのワード線ＷＬ４において所定数以上のデータ変動が見つかれば、ブロックコピー動作に移行する例を示した。これに変えて、例えばメモリセルのデータ保持特性が最良のワード線ＷＬ０を最初にデータ変動判定動作の対象とし、そのワード線ＷＬ０において所定数以上のデータ変動が見つかれば、ブロックコピー動作に移行するよう、制御回路ＡＲ２を設計することも可能である。
【００９７】
［第４の実施の形態］
先ず、図２０〜図２２を参照して、第４の実施の形態に係る不揮発性半導体記憶装置について説明する。装置の全体的な構成は、図１〜７と同様で構わないので、構成の重複する説明はここでは省略する。ただし、データ変動判定動作、追加書き込み要否判定動作等の実行手順が前述の実施の形態とは異なっている。
【００９８】
前述の実施の形態では、閾値電圧分布Ａ〜Ｃの下限側（下裾側）のデータ変動の有無を判定し、データ変動が所定数以上認められる場合に追加書き込み動作を実行する例を説明した。これに対し、第４の実施の形態の不揮発性半導体記憶装置は、下裾側だけでなく、閾値電圧分布Ｅ，Ａ，Ｂの上裾側のデータ変動の有無も判定可能なように構成される点で、前述の実施の形態と異なっている。下裾側のデータ変動判定の手法は、前述の実施の形態と同様でよい。
【００９９】
閾値電圧分布Ｅ，Ａ，Ｂの上裾側でのデータ変動判定動作の概要を、図２０を参照して説明する。上裾側のデータ変動判定動作は、例えば電圧ＡＲ’、ＢＲ’、ＣＲ’よりも更に小さい電圧ＥＯ、ＡＯ、ＢＯと、これらの電圧ＥＯ、ＡＯ、ＢＯよりも大きい電圧（ここでは、電圧ＡＲ’’、ＢＲ’’、ＣＲ’’）を選択ワード線ＷＬに印加して読み出し動作を行うことにより実行され得る。この電圧ＥＯ、ＡＯ、ＢＯは、想定される閾値電圧分布Ｅ、Ａ、Ｂの上限値よりもあるマージンだけ大きい電圧とされるのが好ましい。また、電圧ＡＲ’’、ＢＲ’’、ＣＲ’’は、電圧ＥＯ、ＡＯ、ＢＯよりも大きい電圧であればよく、電圧ＡＲ’、ＢＲ’、ＣＲ’以上の電圧であってもよい。
【０１００】
このような読み出し動作を実行することにより、電圧ＥＯより大きく電圧ＡＲ’’よりも小さい閾値電圧を有するメモリセルＭＴｒが存在するか否か（図２０の分布Ｅｅ’が存在するか否か）を判定することができる。同様に、電圧ＡＯより大きく電圧ＢＲ’’よりも小さい閾値電圧を有するメモリセルＭＴｒが存在するか否か（図２０の分布Ａｅ’が存在するか否か）を判定することができる。また、電圧ＣＲ’’より大きく電圧ＣＲよりも小さい閾値電圧を有するメモリセルＭＴｒが存在するか否か（図２０の分布Ｂｅ’が存在するか否か）を判定することができる。
【０１０１】
なお、本実施の形態においては、閾値電圧分布Ｅ，Ａ，Ｂの上裾側のデータ変動が検出された場合には、追加書き込み動作を実行するのではなく、読み出し電圧ＡＲ、ＢＲ、ＣＲ及びベリファイ電圧ＡＶ、ＢＶ、ＣＶの電圧レベルを上昇させて対応する。ブロックコピー動作による対応も可能である。
【０１０２】
図２１は、この第４の実施の形態におけるデータ変動判定動作及び追加書き込み動作の具体的な実行手順を示すフローチャートである。この第１の実施の形態と同一のステップについては同一の符号を付し、以下ではその説明は省略する。この第４の実施の形態では、ステップＳ１１とＳ１２の間に、閾値電圧分布Ｅ，Ａ，Ｂの上裾側のデータ変動判定動作を行っている（Ｓ１〜Ｓ４）。
【０１０３】
まず、図２０で説明したような要領で閾値電圧分布Ｅ，Ａ，Ｂの上裾側のデータ変動判定動作を実行する（Ｓ１）。後述するように、データ変動が発生した場合には、そのメモリセルＭＴｒに対応するラッチ回路ＬＡＴ３にデータ”１”が格納される。データ”１”の数Ｎ３をカウントし（Ｓ２）、その数Ｎ３が基準値Ｎｓ３以上であるか否かが判定される（Ｓ３）。
【０１０４】
Ｎ３≧Ｎｓ３であれば、上述のように読み出し電圧ＡＲ、ＢＲ、ＣＲ及びベリファイ電圧ＡＶ、ＢＶ、ＣＶの電圧レベルを上昇させて対応する（Ｓ４）。Ｎ３＜Ｎｓ３であれば、ステップＳ４をスキップして、第１の実施の形態と同様にして、閾値電圧分布Ａ，Ｂ，Ｃの下裾側のデータ変動判定動作に移行する（Ｓ１２〜Ｓ１７）。図２２は、上裾側のデータ変動判定を実行する場合の電圧印加動作、データラッチ動作及び演算動作を示す。内容は略第１の実施の形態と同様であるので、ここでは詳しい説明は省略する。
本実施の形態によれば、閾値電圧分布の上裾側のデータ変動も併せて検出するため、データ変動の発生確率を一層抑制することができる。
【０１０５】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０６】
ＡＲ１・・・メモリセルアレイ、  ＡＲ２・・・制御回路、  ３・・・センスアンプ回路、  ４・・・カラムデコーダ、  ５・・・データバッファ、  ＬＡＴ１、ＬＡＴ２、ＬＡＴ３・・・ラッチ回路、  ＯＰ・・・演算回路、  ＭＢ・・・メモリブロック、  ＳＢ・・・サブブロック、  ＭＵ・・・メモリユニット、ＭＳ・・・メモリストリング、  ＭＴｒ・・・メモリセル、  ＢＴｒ・・・バックゲートトランジスタ、  ＳＤＴｒ、ＳＳＴｒ・・・選択トランジスタ、  ＷＬ・・・ワード線、  ＳＧＤ、ＳＧＳ・・・選択ゲート線、  ＢＬ・・・ビット線、  ＳＬ・・・ソース線、  ＢＧ・・・バックゲート線。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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