(57)【要約】【課題】回路規模を削減する。【解決手段】第１、第２の電源電圧を供給する第１、第２の電圧電源と、前記第１の電源電圧を検知する第１の検出回路と、ワード線を駆動するワード線駆動回路とを有し、前記ワード線駆動回路が、前記第１の電源電圧を供給され、出力信号を第１のノードに出力する第１のバッファ回路と、前記第１、第２の電源電圧を供給され、前記第１のノードの信号レベルに応じて前記ワード線を駆動する第２のバッファ回路を備え、前記第１のバッファ回路は、入力信号に応じて前記第１の電源電圧を出力信号として出力し、前記第１の検出回路は、前記第１の電源電圧の検知結果に応じて前記第１のノードのレベルを固定することで、前記第２のバッファ回路が前記第２の電源電圧で前記ワード線を駆動させる半導体不揮発性記憶装置。【選択図】図４
2012216259.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルに接続されるワード線を駆動するワード線駆動回路アレイを有する半導体不揮発性記憶装置であって、
第１の制御信号に応じて変動する第１の電源電圧を供給する第１の電圧電源と、
第２の制御信号に応じて変動する第２の電源電圧を供給する第２の電圧電源と、
前記第１の電源電圧を検知する第１の検出回路と、を有し、
前記ワード線駆動回路アレイの各ワード線駆動回路が、
前記第１の電源電圧を供給され、入力信号に応じた出力信号を第１のノードに出力する第１のバッファ回路と、
前記第１、第２の電源電圧を供給され、前記第１のノードの信号レベルに応じて前記ワード線を駆動する第２のバッファ回路を備え、
前記第１のバッファ回路は、前記入力信号が第１の値のとき、前記第１の電源電圧を出力信号として出力し、
前記第１の検出回路は、前記第１の電源電圧の第１の検知結果に応じて前記第１のノードのレベルを固定することで、前記第２のバッファ回路に対して前記第２の電源電圧で前記ワード線を駆動させる
半導体不揮発性記憶装置。
【請求項２】
前記ワード線駆動回路が、前記第１の検出回路の第１の検知結果に応じて導通する第１のスイッチ回路を更に有し、
前記第１のバッファ回路は、
前記第１の電源電圧の供給配線と前記第１のノードとの間に接続され、制御端子に前記入力信号が入力される第１のトランジスタと、
前記第１のノードと所定の電源電圧を供給する第１の電源端子との間に接続され、制御端子に前記入力信号が入力される第２のトランジスタと、を備え
前記第２のバッファ回路は、
前記第１の電源電圧の供給配線と前記ワード線との間に接続され、制御端子が前記第１のノードに接続される第３のトランジスタと、
前記ワード線と前記第２の電源電圧の供給配線との間に接続され、制御端子が前記第１のノードに接続される第４のトランジスタと、
請求項１に記載の半導体不揮発性記憶装置。
【請求項３】
前記第１の検出回路は、
前記第１の電源電圧の供給配線と第２のノードとの間に接続され、制御端子が前記第２のノードに接続される第５のトランジスタと、
前記第２のノードと前記第１の電源端子との間に接続される第１の抵抗と、
所定の電源電圧を供給する第２の電源端子と前記第１の検知結果を出力する第３のノードとの間に接続され、制御端子が前記第２のノードに接続される第６のトランジスタと、
前記第３のノードと前記第１の電源端子との間に接続され、制御端子が前記第２のノードに接続される第７のトランジスタと、を有する
請求項２に記載の半導体不揮発性記憶装置。
【請求項４】
前記第１、第２の制御信号を出力する制御回路を更に有し、
前記第１の電圧電源が供給する前記第１の電源電圧は、正の電圧の範囲で変動し、
前記第２の電圧電源が供給する前記第２の電源電圧は、負の電圧の範囲で変動し、
前記第１、第２の制御信号に応じて、前記第１、第２の電源電圧が共に低下する
請求項１〜請求項３の何れか１項に記載の半導体不揮発性記憶装置。
【請求項５】
前記第１の電源電圧と前記第２の電源電圧との電位差に応じて、前記第１の制御信号を出力する第２の検出回路を更に有する
請求項１に記載の半導体不揮発性記憶装置。
【請求項６】
前記第２の検出回路は、
前記第１の電源電圧の供給配線と第４のノードとの間に接続される第２の抵抗と、
前記第４のノードと前記第２の電源電圧の供給配線との間に接続される第３の抵抗と、
所定の電源電圧を供給する第２の電源端子と前記第１の制御信号を出力する第５のノードとの間に接続され、制御端子が前記第４のノードに接続される第８のトランジスタと、
前記第５のノードと所定の電源電圧を供給する第１の電源端子との間に接続され、制御端子が前記第４のノードに接続される第９のトランジスタと、を有する
請求項５に記載の半導体不揮発性記憶装置。
【請求項７】
前記第２の制御信号を出力する制御回路を更に有し、
前記第１の電圧電源が供給する前記第１の電源電圧は、正の電圧の範囲で変動し、
前記第２の電圧電源が供給する前記第２の電源電圧は、負の電圧の範囲で変動し、
前記第２の制御信号に応じて前記第２の電源電圧が低下し、その低下に応じて前記第２の検出回路が出力する前記第１の制御信号に基づき前記第１の電源電圧が低下する
請求項５または請求項６に記載の半導体不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体不揮発性記憶装置に関し、特にワード線駆動回路の分野に関する。
【背景技術】
【０００２】
近年のマイコン製品の多品種化に伴い、ユーザー毎のＲＯＭコードに対応すべくフラッシュマイコンの需要が増加している。フラッシュマイコンには、ユーザーのプログラム開発やＲＯＭコードのバージョンアップに利便性がありフラッシュメモリの書換回数増加が望まれている。
【０００３】
フラッシュメモリの書換回数増加を実現させるためにはメモリセルの高信頼性化が必要であり、書換時におけるメモリセルの電荷蓄積領域に対する過剰な電界ストレスを回避する手段としてメモリセルの閾値状態に合わせたワード線電圧の多段階消去方式を採用している。
【０００４】
多段階消去方式を実現させるためにはワード線駆動回路の低電圧動作が必要であり、低電圧動作の解決手段による素子数増加を抑える必要性がある。
【０００５】
従来技術として、特許文献１のような技術がある。特許文献１では、フラッシュメモリのワード線駆動回路が負電圧レベルを出力するときにワード線駆動回路のトランジスタが耐圧を越えてしまうため負電圧レベルに連動して正電圧レベルを低下させる場合において、正電圧レベルが低い状態でもワード線駆動回路を正常に論理伝搬させることを実現している。
【０００６】
図１２は、従来技術のフラッシュメモリの全体的な構成例ブロック図である。同図に示されるフラッシュメモリＦＭＲＹは、８ビットのデータ入出力端子Ｄ０〜Ｄ７を有し、各データ入出力端子毎にメモリアレイＡＲＹ０〜ＡＲＹ７を備える。各メモリアレイＡＲＹ０〜ＡＲＹ７は同じ様に構成され、一つのメモリセルアレイを成す。各メモリアレイＡＲＹ０〜ＡＲＹ７には２層ゲート構造の絶縁ゲート型電界効果トランジスタによって構成されたメモリセルがマトリクス配置されて成るメモリセル群ＳＭが設けられる。
【０００７】
同図においてＷ１１〜Ｗｉｊは、全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通のワード線である。同一行に配置されたメモリセルのコントロールゲートは、各メモリセルに対応するワード線に接続される。上記ソース線ＳＬにはインバータ回路のような電圧出力回路ＶＯＵＴから消去に利用される高電圧Ｖｐｐが供給される。電圧出力回路ＶＯＵＴの出力動作は、消去制御回路ＥＣＯＮＴから出力される消去信号ＥＲＡＳＥ＊（信号＊は信号反転もしくはローイネーブルを示す）によって制御される。
【０００８】
すなわち、消去信号ＥＲＡＳＥ＊のローレベル期間に、電圧出力回路ＶＯＵＴは高電圧Ｖｐｐをソース線ＳＬに供給して全てのメモリセルＭＣ及びＭＣ−Ｒのソース領域に、消去に必要な高電圧を供給する。これによって、フラッシュメモリＦＭＲＹは全体が一括消去可能にされる。
【０００９】
図１３には、ドライバ制御回路ＶＳＥＬ、レベル変換回路ＢＰ−Ｄｒ、ＢＮ−Ｄｒ、Ｇｊ−Ｄｒの構成例が示される。ブロック分割にかかる複数個のワード線駆動回路ＷＤＲＶ１〜ＷＤＲＶｉは互いに同一構成とされるため、ここではワード線駆動回路ＷＤＲＶ１に含まれるレベル変換回路ＢＰ−Ｄｒ、ＢＮ−Ｄｒについて説明する。
【００１０】
レベル変換回路ＢＰ−Ｄｒは、入力されたデコード信号をレベル変換するレベル変換部５２と、上記レベル変換部５２の出力信号を反転するためのインバータ５３とを含む。このインバータ５３の出力信号は第１出力Ｂ１Ｐとされる。レベル変換部５２及びインバータ５３の低電位側電源電圧は、グランドレベル（Ｖｓｓ＝０）とされ、上記第１出力Ｂ１ＰはＶｓｓを基準とする正の電位とされる。
【００１１】
レベル変換回路ＢＮ−Ｄｒは、入力されたデコード信号をレベル変換するレベル変換部５５と、上記レベル変換部５５の出力信号を反転するためのインバータ５６とを含む。このインバータ５６の出力信号は第２出力Ｂ１Ｎとされる。
【００１２】
レベル変換部５５及びインバータ５６の低電位側電源電圧は、ドライバ制御回路ＶＳＥＬから出力された低電位側電源電圧Ｖｓｓｘとされる。この低電位側電源電圧Ｖｓｓｘは、グランドレベル（Ｖｓｓ＝０）を基準とする負電位であり、低電位側電源電圧Ｖｓｓｘのレベルは、後述するようにドライバ制御回路ＶＳＥＬによって制御される。これにより上記第２出力Ｂ１ＮはＶｓｓを基準とする負の電位とされる。
【００１３】
図１１には、上記レベル変換部５５の構成例が代表的に示される。ｐチャンネル型ＭＯＳトランジスタＱ１とｎチャンネル型ＭＯＳトランジスタＱ２とが直列接続されることで入力信号を反転するための第１インバータＩＮＶ１が形成される。上記ｐチャンネル型ＭＯＳトランジスタＱ１のソース電極は高電位側電源Ｖｃｃに結合され、上記ｎチャンネル型ＭＯＳトランジスタＱ２のソース電極は低電位側電源Ｖｓｓ（グランドレベル）に結合される。第１インバータＩＮＶ１の出力ノードは「Ｐ０」によって示される。さらに上記第１インバータＩＮＶ１の後段には、ｐチャンネル型ＭＯＳトランジスタＱ３とｎチャンネル型ＭＯＳトランジスタＱ４とが直列接続されて成る第２インバータＩＮＶ２が配置される。上記ｐチャンネル型ＭＯＳトランジスタＱ３のソース電極は高電位側電源Ｖｃｃに結合され、上記ｎチャンネル型ＭＯＳトランジスタＱ４のソース電極は低電位側電源Ｖｓｓに結合される。
【００１４】
第２インバータＩＮＶ２の出力ノードは「Ｐ１」によって示される。上記第１インバータＩＮＶ１及び第２インバータＩＮＶ２の出力信号は相補レベルとされる。また、ｐチャンネル型ＭＯＳトランジスタＱ６とｎチャンネル型ＭＯＳトランジスタＱ７とが直列接続されることで第３インバータＩＮＶ３が形成され、ｐチャンネル型ＭＯＳトランジスタＱ８とｎチャンネル型ＭＯＳトランジスタＱ９とが直列接続されることで第４インバータＩＮＶ４が形成される。ｐチャンネル型ＭＯＳトランジスタＱ６，Ｑ８のソース電極には、クランプ電圧Ｖｂｐｐが印加され、ｎチャンネル型ＭＯＳトランジスタＱ７，Ｑ９のソース電極には低電位側電源Ｖｓｓｘが供給される。
【００１５】
ここで、クランプ電圧Ｖｂｐｐは、図１３に示されるドライバ制御回路ＶＳＥＬから出力される電圧であり、コンパレータ３４の出力信号に応じて、高電位側電源電圧Ｖｃｌに等しくされる場合と、低電位側電源電圧Ｖｓｓに等しくされる場合とがある。上記ラッチ回路の第１記憶ノードＰ２には、上記第２インバータＩＮＶ２の出力信号に応じて上記第１記憶ノードＰ２の論理を決定するためのｐチャンネル型ＭＯＳトランジスタＱ５が結合され、上記ラッチ回路の第２記憶ノードＰ３には、上記第１インバータＩＮＶ１の出力信号に応じて上記第２記憶ノードＰ３の論理を決定するためのｐチャンネル型ＭＯＳトランジスタＱ１０が結合される。
【００１６】
ｐチャンネル型ＭＯＳトランジスタＱ５，Ｑ１０のソース電極には上記クランプ電圧Ｖｃｌが供給される。入力信号がハイレベルの場合、ノードＰ０，Ｐ１，Ｐ２，Ｐ３は、各々０Ｖレベル、Ｖｃｃレベル、Ｖｓｓｘレベル、Ｖｃｌレベルとされ、出力信号はＶｓｓｘレベルとされる。また入力信号がローレベルの場合には、ノードＰ０，Ｐ１，Ｐ２，Ｐ３は、各々Ｖｃｃレベル、０ボルトレベル、Ｖｃｌレベル、Ｖｓｓｘレベルとされ、出力信号はＶｃｌレベルとされる。上述したように電圧Ｖｃｌは、低電位側電源電圧Ｖｓｓｘのレベル低下の途中でＶｃｃｘ（例えば１．５Ｖ）からＶｓｓ（例えば０Ｖ）レベルに切り換えられる。これにより、ＭＯＳトランジスタＱ５，Ｑ７，Ｑ９におけるＶｇｄ（ゲート・ドレイン間電圧）、Ｖｄｂ（ドレイン・基板間電圧）の各式において、ＶｃｌをＶｓｓ（例えば０ボルト）レベルと見ることができるから、上記各ＭＯＳトランジスタの耐圧を一定とすると、ＶｓｓｘレベルをＭＯＳトランジスタの耐圧近くまで下げることができる。
【００１７】
つまり、電圧Ｖｃｌが、例えば１．５Ｖに固定されている場合には、選択ワード線に負電位（−１０Ｖ）を印加する場合には、ドライバにおけるｐチャンネル型ＭＯＳトランジスタのドレイン・基板間電圧を、１．５（Ｖ）＋１０（Ｖ）＝１１．５（Ｖ）に抑える必要があるため、選択ワード線の負電位を更に低下させることはＭＯＳトランジスタの破壊を生ずる。これに対して、上記のように低電位側電源電圧Ｖｓｓｘの低下の途中で電圧Ｖｃｌを、例えば１．５Ｖから０Ｖに切り換えることにより、ＭＯＳトランジスタの破壊を生ずること無く、選択ワード線の負電位を−１１．５Ｖにまで低下させることができる。このようにワード線の負電位を−１１．５Ｖにまで低下させることによって、メモリセルへの書き込みの高速化を図ることができる。
【００１８】
第１インバータ（ＩＮＶ３）と第２インバータ（ＩＮＶ４）とが結合されて成るラッチ回路と、上記ラッチ回路の記憶ノード（Ｐ２、Ｐ３）の論理を決定するためのトランジスタ（Ｑ５、Ｑ１０）とを含んで第２回路を形成する。ラッチ回路は、記憶ノードの論理が決定された後は、レベル変換回路の電源電圧がある程度変化されたとしても、記憶状態を維持することができるため、論理伝搬に支障を来すこと無く、高電位側電源電圧のレベルを下げることによって負側の出力電圧をさらに低下させることができる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００２−１９０１９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
従来技術は、正電圧レベルが低い状態でもワード線駆動回路を正常に論理伝搬する手段として、入力信号をラッチ回路で状態保持するため、ラッチ回路の６素子が必要であり、回路規模の削減が難しいという問題がある。
【００２１】
ラッチ回路の６素子が必要な理由としては、正電圧レベルＶｃｌが低い状態において正電圧レベルＶｃｌがソース電極に接続されたＰｃｈトランジスタのゲート電極に入力信号のＬｏレベルＶｓｓが印加されてもオンしないため、負電圧レベル生成前の正電圧レベルが高い状態において入力信号をラッチ回路で状態保持しなければいけないためであり、具体的には、第１インバータ（ＩＮＶ３）と第２インバータ（ＩＮＶ４）とが結合されて成るラッチ回路と、上記ラッチ回路の記憶ノード（Ｐ２、Ｐ３）の論理を決定するためのトランジスタ（Ｑ５、Ｑ１０）と、を含んで第２回路を形成しているためである。
【課題を解決するための手段】
【００２２】
本発明は、不揮発性メモリセルに接続されるワード線を駆動するワード線駆動回路アレイを有する半導体不揮発性記憶装置であって、第１の制御信号に応じて変動する第１の電源電圧を供給する第１の電圧電源と、第２の制御信号に応じて変動する第２の電源電圧を供給する第２の電圧電源と、前記第１の電源電圧を検知する第１の検出回路と、を有し、前記ワード線駆動回路アレイの各ワード線駆動回路が、前記第１の電源電圧を供給され、入力信号に応じた出力信号を第１のノードに出力する第１のバッファ回路と、前記第１、第２の電源電圧を供給され、前記第１のノードの信号レベルに応じて前記ワード線を駆動する第２のバッファ回路を備え、前記第１のバッファ回路は、前記入力信号が第１の値のとき、前記第１の電源電圧を出力信号として出力し、前記第１の検出回路は、前記第１の電源電圧の第１の検知結果に応じて前記第１のノードのレベルを固定することで、前記第２のバッファ回路に対して前記第２の電源電圧で前記ワード線を駆動させる半導体不揮発性記憶装置である。
【００２３】
本発明は、第１の検出回路が、第１の電源電圧の第１の検知結果に応じて第１のノードのレベルを固定する。このことで、第２のバッファ回路に対して第２の電源電圧で前記ワード線を駆動させることができ、各ワード線駆動回路にラッチ回路のような規模の大きな回路構成を必要としない。
【発明の効果】
【００２４】
本発明は、回路規模を削減することが可能である。
【図面の簡単な説明】
【００２５】
【図１】実施の形態１にかかるフラッシュメモリシステムのブロック構成である。
【図２】実施の形態１にかかるワード線駆動回路アレイの構成、及び、そのワード線駆動回路アレイとフラッシュコントローラ、正電圧電源、負電圧電源との接続関係を示す図である。
【図３】実施の形態１にかかる正電圧検出回路１０３の構成である。
【図４】実施の形態１にかかるワード線駆動回路の構成、及び、そのワード線駆動回路とフラッシュコントローラ、正電圧電源、負電圧電源、正電圧検出回路との接続関係を示す図である。
【図５】実施の形態１にかかるフラッシュメモリシステムのメモリセルのデータ消去動作におけるワード線の電圧レベルとメモリセル閾値電圧変動の関係である。
【図６】本実施の形態１にかかるフラッシュメモリシステムのメモリセル消去回数における、各ポイントの電圧レベルの表である。
【図７】実施の形態１にかかるフラッシュメモリシステムの動作タイミングチャートである。
【図８】実施の形態２にかかるワード線駆動回路の構成、及び、そのワード線駆動回路とフラッシュコントローラ、正電圧電源、負電圧電源、正電圧検出回路との接続関係を示す図である。
【図９】実施の形態２にかかる正負電圧検出回路１０４の構成である。
【図１０】実施の形態２にかかるフラッシュメモリシステムの動作タイミングチャートである。
【図１１】従来技術のワード線駆動回路の構成である。
【図１２】従来技術のフラッシュメモリシステムのブロック構成である。
【図１３】従来技術のワード線駆動回路アレイの構成である。
【発明を実施するための形態】
【００２６】
発明の実施の形態１
【００２７】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をフラッシュメモリシステムに適用したものである。図１に、フラッシュコントローラ１００を含むフラッシュメモリシステムＦＬＡＳＨの構成を示す。
【００２８】
図１に示すように、フラッシュメモリシステムＦＬＡＳＨは、フラッシュコントローラ１００と、フラッシュメモリマクロ１１０とを有する。
【００２９】
フラッシュコントローラ１００は、フラッシュメモリマクロ１１０の各構成要素を制御する。
【００３０】
フラッシュメモリマクロ１１０は、メモリセルアレイ１１１と、正電圧電源１０１と、負電圧電源１０２と、ワード線駆動回路アレイ１１２と、ソース線駆動回路アレイ１１３と、読み出し回路１１４と、書き込み回路１１５とを有する。
【００３１】
メモリセルアレイ１１１は、複数の不揮発性のメモリセルがアレイ状に配置されている。メモリセルには、ワード線とソース線とビット線が接続される。ワード線により選択されたメモリセルは、その保持するデータに応じてビット線の電位を変化させる。そのビット線の電位はセンスアンプにより増幅され、読み出し回路１１４がデータとして読み出す。
【００３２】
正電圧電源１０１は、フラッシュコントローラ１００の消去信号Ｐ６に応じて、ワード線駆動回路アレイ１１２の各ワード線駆動回路１０５に、正電源電圧Ｖｐｏｓを供給する。例えば、消去信号Ｐ６（例えば、２ビット信号）が００の場合、正電源電圧Ｖｐｏｓを２Ｖ、消去信号Ｐ６が０１の場合、正電源電圧Ｖｐｏｓを１Ｖ、消去信号Ｐ６が１０の場合、正電源電圧Ｖｐｏｓを０Ｖとする。なお、正電源電圧Ｖｐｏｓは、チャージポンプ等により電源電圧Ｖｃｃよりも高い電圧を出力することが可能である。
【００３３】
負電圧電源１０２は、フラッシュコントローラ１００の消去信号Ｐ６に応じて、ワード線駆動回路アレイ１１２の各ワード線駆動回路１０５に、負電源電圧Ｖｎｅｇを供給する。例えば、消去信号Ｐ６が００の場合、負電源電圧Ｖｎｅｇを０Ｖ、消去信号Ｐ６が０１の場合、負電源電圧Ｖｎｅｇを−１Ｖ、消去信号Ｐ６が１０の場合、負電源電圧Ｖｎｅｇを−２Ｖとする。なお、負電源電圧Ｖｎｅｇは、チャージポンプ等により接地電圧ＧＮＤよりも低い電圧を出力することが可能である。
【００３４】
ソース線駆動回路アレイ１１３は、メモリセルアレイ１１１のメモリセルに接続されるソース線を駆動する。
【００３５】
読み出し回路１１４は、上述したように選択されたメモリセルが保持しているデータを、ビット線を経由して読み出し、外部の回路に出力する。
【００３６】
書き込み回路１１５は、選択メモリセルへの書き込みデータ０もしくは１を切り替えるため、ビット線電圧の制御を行う。
【００３７】
ワード線駆動回路アレイ１１２は、複数のワード線駆動回路１０５と、正電圧検出回路１０３とを有する。図２に、ワード線駆動回路アレイ１１２の構成、及び、そのワード線駆動回路アレイ１１２とフラッシュコントローラ１００、正電圧電源１０１、負電圧電源１０２との接続関係を示す。
【００３８】
図２に示すように、ワード線駆動回路１０５は、それぞれ正電圧電源１０１から正電源電圧Ｖｐｏｓを、負電圧電源１０２から負電源電圧Ｖｎｅｇを供給される。
【００３９】
また、複数のワード線駆動回路１０５はそれぞれ、アドレスデコーダ等からの入力信号Ａｉｎ＿０〜Ａｉｎ＿ｎを入力する。メモリセル選択時には、選択される入力信号Ａｉｎ＿０〜Ａｉｎ＿ｎの何れかに応じて、ワード線駆動回路１０５が、対応するワード線ＷＬ＿０〜ＷＬ＿ｎの何れかを駆動する。
【００４０】
また、メモリセルのデータ消去時には、消去選択されるメモリセルに対応するワード線駆動回路１０５が、負電圧電源１０２から供給される負電源電圧Ｖｎｅｇを印加し、対応ワード線を駆動する。
【００４１】
また、メモリセルのデータ書き込み時には、書き込み選択されるメモリセルに対応するワード線駆動回路１０５が、正電圧電源１０１から供給される正電源電圧Ｖｐｏｓを印加し、対応するワード線ＷＬ＿０〜ＷＬ＿ｎの何れかを駆動する。
【００４２】
正電圧検出回路１０３は、正電源電圧Ｖｐｏｓの電圧レベルが所定の値、例えば０．５Ｖとなったのを検出し、ハイレベルの正電圧検出信号Ｐ４を各ワード線駆動回路１０５に出力する。
【００４３】
図３に、正電圧検出回路１０３の構成を示す。図３に示すように、正電圧検出回路１０３は、バイアス回路ＢＩＡＳ１と、バッファ回路ＢＵＦ３とを有する。バイアス回路ＢＩＡＳ１は、ＰＭＯＳトランジスタＱ２０と、抵抗Ｒ２１とを有する。バッファ回路ＢＵＦ３は、ＰＭＯＳトランジスタＱ２２と、ＮＭＯＳトランジスタＱ２３とを有する。
【００４４】
ＰＭＯＳトランジスタＱ２０は、ソースが正電圧電源１０１の供給する正電源電圧Ｖｐｏｓの供給配線（以下、正電源配線Ｖｐｏｓと称す）、ドレインとゲートが検出バイアスノードＰ２４に接続される。
【００４５】
抵抗Ｒ２１は、検出バイアスノードＰ２４と接地電圧ＧＮＤ供給端子（以下、接地端子ＧＮＤと称す）との間に接続される。
【００４６】
ＰＭＯＳトランジスタＱ２２は、ソースが電源電圧Ｖｃｃ供給端子（以下、電源端子Ｖｃｃと称す）、ドレインがノードＰ４、ゲートが検出バイアスノードＰ２４に接続される。
【００４７】
ＮＭＯＳトランジスタＱ２３は、ドレインがノードＰ４、ソースが接地端子ＧＮＤ、ゲートが検出バイアスノードＰ２４に接続される。なお、ノードＰ４は、正電圧検出回路１０３の出力ノードであり、この出力ノードに印加される電圧が正電圧検出信号Ｐ４となる。
【００４８】
以上のような、正電圧検出回路１０３の動作は、バイアス回路ＢＩＡＳ１のＰＭＯＳトランジスタＱ２０が、抵抗Ｒ２１に流れる電流と均衡が取れ正電圧レベルＶｐｏｓに応じたカットオフ電圧レベルを、検出バイアスノードＰ２４に出力する。バッファ回路ＢＵＦ３のＰＭＯＳトランジスタＱ２２及びＮＭＯＳトランジスタＱ２３が、検出バイアスノードＰ２４の電圧レベルを検出して、ハイレベル（電源電圧Ｖｃｃ）の正電圧検出信号Ｐ４を出力する。なお、上記カットオフ電圧レベルは、例えば０．５Ｖ等に調整される。
【００４９】
図４に、本実施の形態１のワード線駆動回路１０５の構成、及び、そのワード線駆動回路１０５とフラッシュコントローラ１００、正電圧電源１０１、負電圧電源１０２、正電圧検出回路１０３との接続関係を示す。なお、図２に示した複数のワード線駆動回路１０５の構成はそれぞれ同様である。このため、図４には、図が煩雑になるのを避けるため、代表して入力信号Ａｉｎ＿０を入力するワード線駆動回路１０５の構成のみを示すものとする。
【００５０】
図４に示すように、ワード線駆動回路１０５は、第１のバッファ回路ＢＵＦ１と、第２のバッファ回路ＢＵＦ２と、スイッチ回路ＳＷ１と、正電圧検出回路１０３とを有する。
【００５１】
第１のバッファ回路ＢＵＦ１は、ＰＭＯＳトランジスタＱ３と、ＮＭＯＳトランジスタＱ４とを有する。第２のバッファ回路ＢＵＦ２は、ＰＭＯＳトランジスタＱ１１と、ＮＭＯＳトランジスタＱ１２とを有する。スイッチ回路ＳＷ１は、ＮＭＯＳトランジスタＱ１３を有する。
【００５２】
ＰＭＯＳトランジスタＱ３は、ソースが正電源配線Ｖｐｏｓ、ドレインがノードＰ３に接続される。ＮＭＯＳトランジスタＱ４は、ドレインがノードＰ３、ソースが接地端子ＧＮＤに接続される。ＰＭＯＳトランジスタＱ３とＮＭＯＳトランジスタＱ４のゲートには、入力信号Ａｉｎ＿０が入力される。なお、例えば、ＰＭＯＳトランジスタＱ３、ＮＭＯＳトランジスタＱ４の閾値電圧を０．５Ｖより小さいとする。
【００５３】
ＰＭＯＳトランジスタＱ１１は、ソースが正電源配線Ｖｐｏｓ、ドレインがワード線ＷＬ＿０、ゲートがノードＰ３に接続される。ＮＭＯＳトランジスタＱ１２は、ドレインがワード線ＷＬ＿０、ソースが負電圧電源１０２の供給する電源電圧Ｖｎｅｇの供給配線（以下、負電源配線Ｖｎｅｇと称す）、ゲートがノードＰ３に接続される。なお、例えば、ＰＭＯＳトランジスタＱ１１、ＮＭＯＳトランジスタＱ１２の閾値電圧を０．５Ｖより小さいとする。
【００５４】
ＮＭＯＳトランジスタＱ１３は、ドレインがノードＰ３、ソースが接地端子ＧＮＤに接続される。ゲートには、正電圧検出回路１０３が出力する正電圧検出信号Ｐ４が入力される。
【００５５】
ここで、図５に、本フラッシュメモリシステムＦＬＡＳＨのメモリセルのデータ消去動作におけるワード線の電圧レベルとメモリセル閾値電圧変動の関係を示す。図５に示すように、フラッシュメモリのデータ消去動作において、メモリセルの信頼性向上のために、メモリセルの閾値の低下状態を消去回数に置き換えて、ワード線ＷＬの電圧レベルを切り替える。このことによりメモリセルの電荷蓄積領域に加わる電界ストレスを軽減させることができる。
【００５６】
また図６に、本実施の形態１のフラッシュメモリシステムＦＬＡＳＨの上記消去回数（消去信号Ｐ６の値）における、各ポイントの電圧レベルの表を示す。なお、本実施の形態１では、フラッシュコントローラ１００が出力する消去信号Ｐ６が、２ｂｉｔ幅を持つものとする。また、前提として電源電圧Ｖｃｃを＋１．２Ｖとし、接地電圧ＧＮＤレベルを０Ｖとする。
【００５７】
図６に示すように、消去１回目の場合には、消去信号Ｐ６が００ｂ、負電圧レベルＶｎｅｇが０Ｖ、正電圧レベルＶｐｏｓが＋２Ｖ、入力信号Ａｉｎ＿０が０Ｖ、正電圧検出信号Ｐ４が０Ｖ、ノードＰ３の電圧が＋２Ｖ、ワード線ＷＬの電圧０Ｖとなる。
【００５８】
消去２回目の場合には、消去信号Ｐ６が０１ｂ、負電圧レベルＶｎｅｇが−１Ｖ、正電圧レベルＶｐｏｓが＋１Ｖ、入力信号Ａｉｎ＿０が０Ｖ、正電圧検出信号Ｐ４が０Ｖ、ノードＰ３の電圧が＋１Ｖ、ワード線ＷＬの電圧−１Ｖとなる。
【００５９】
消去３回目の場合には、消去信号Ｐ６が１０ｂ、負電圧レベルＶｎｅｇが−２Ｖ、正電圧レベルＶｐｏｓが０Ｖ、入力信号Ａｉｎ＿０が０Ｖ、正電圧検出信号Ｐ４が１．２Ｖ、ノードＰ３の電圧が０Ｖ、ワード線ＷＬの電圧−２Ｖとなる。
【００６０】
図７に、本実施の形態１の動作タイミングチャートを示す。このタイミングチャートでは、正電圧検出回路１０３からの正電圧検出信号Ｐ４がロウレベル（０Ｖ）からハイレベル（＋１．２Ｖ）に切り替る消去２回目から消去３回目の状態遷移を示す。なお、正電圧検出回路１０３の検出閾値を０．５Ｖとし、正電源電圧Ｖｐｏｓが０．５Ｖ以下の場合、正電圧検出信号Ｐ４を＋１．２Ｖ（ハイレベル）、正電源電圧Ｖｐｏｓが０．５Ｖ以上の場合、正電圧検出信号Ｐ４を０Ｖとする。つまり、正電圧検出信号Ｐ４は、０Ｖ〜＋１．２Ｖの振幅を持つ信号となる。
【００６１】
まず、時間ｔ０では、消去信号Ｐ６が０１ｂ（図２の「消去２回目」の状態）であり、正電圧電源１０１が出力する正電源電圧Ｖｐｏｓの電圧レベルが＋１Ｖ、負電圧電源１０２が出力する負電源電圧Ｖｎｅｇの電圧レベルが−１Ｖとなっている。
【００６２】
この状態では、第１のバッファ回路ＢＵＦ１は入力信号Ａｉｎ＿０が０Ｖ（ロウレベル）のため、ＮＭＯＳトランジスタＱ４がオフ状態、ＰＭＯＳトランジスタＱ３がオン状態である。よって、ノードＰ３の電圧が＋１Ｖとなる。
【００６３】
ノードＰ３の電圧が＋１Ｖのため、正電圧検出回路１０３が、正電圧検出信号Ｐ４を０Ｖとし、ＮＭＯＳトランジスタＱ１３がオフ状態である。
【００６４】
また、ノードＰ３の電圧が＋１Ｖとなることから、第２のバッファ回路ＢＵＦ２は、ＮＭＯＳトランジスタＱ１２がオン状態、ＰＭＯＳトランジスタＱ１１がオフ状態である。よって、ワード線ＷＬ＿０の電圧も−１Ｖとなる。
【００６５】
次に、時間ｔ１において、消去信号Ｐ６が０１ｂから１０ｂに切り替る。このため、正電圧電源１０１が出力する正電源電圧Ｖｐｏｓの電圧レベルが＋１Ｖから０Ｖに低下し始める。また、同時に、負電圧電源１０２が出力する負電源電圧Ｖｎｅｇの電圧レベルが−１Ｖから−２Ｖに低下し始める。
【００６６】
ノードＰ３の電圧レベルも正電源電圧Ｖｐｏｓに追従して、＋１Ｖから低下し始める。また、ワード線ＷＬ＿０の電圧も負電源電圧Ｖｎｅｇに追従して、−１Ｖから低下し始める。
【００６７】
次に、時間ｔ２において、正電圧電源１０１が出力する正電源電圧Ｖｐｏｓの電圧レベルが、正電圧検出回路１０３の検出閾値である０．５Ｖより低下する。正電圧検出回路１０３は、これを検出して正電圧検出信号Ｐ４を＋１．２Ｖに遷移させ、ＮＭＯＳトランジスタＱ１３がオン状態となる。そして、ＮＭＯＳトランジスタＱ１３がオンすることで、ノードＰ３の電圧レベルが０Ｖとなる。
【００６８】
正電源電圧Ｖｐｏｓが０．５Ｖより低下し、ノードＰ３の電圧が０Ｖとなることから、第１のバッファ回路ＢＵＦ１のＰＭＯＳトランジスタＱ３、ＮＭＯＳトランジスタＱ４がオフ状態となる。また、第２のバッファ回路ＢＵＦ２のＮＭＯＳトランジスタＱ１２がオン状態、ＰＭＯＳトランジスタＱ１１がオフ状態を続けるため、ワード線ＷＬ＿０の電圧が負電源電圧Ｖｎｅｇに追従して低下を続ける。なお、消去信号Ｐ６と入力信号Ａｉｎ＿０は、時間ｔ１と同じ状態である。
【００６９】
次に、時間ｔ３において、負電圧レベルＶｎｅｇは所望の−２Ｖに到達し、正電圧レベルＶｐｏｓは所望の０Ｖに到達する。このため、ワード線ＷＬも負電圧レベルＶｎｅｇに追従して所望の−２Ｖに到達し、メモリセルのデータ消去動作が行われる。なお、消去信号Ｐ６と入力信号Ａｉｎと正電圧検出信号Ｐ４とノードＰ３は、時間ｔ２と同じ状態である。
【００７０】
以上の様に、本実施の形態１のワード線駆動回路１０５では、正電源電圧Ｖｐｏｓが０．５Ｖより低下すると、正電圧検出回路１０３がそれを検出し、ＮＭＯＳトランジスタＱ１３がオンしノードＰ３を０Ｖにクランプする。
【００７１】
ここで、仮に正電圧検出回路１０３が無い場合では、正電圧レベルＶｐｏｓが＋１Ｖから０Ｖに遷移する過程で＋０．５Ｖに到達すると、第１のバッファ回路のトランジスタＱ３がカットオフしノードＰ３が不定状態となってしまう。このため、ノードＰ３の電圧レベルをゲート入力とする第２のバッファ回路のＰＭＯＳトランジスタＱ１１およびＮＭＯＳＱ１２がワード線ＷＬ＿０に負電圧Ｖｎｅｇを正しく印加できなくなる虞がある。
【００７２】
しかし、本実施の形態１のワード線駆動回路１０５では、上述したように正電圧検出回路１０３がノードＰ３の電圧が０．５Ｖ以下となったことを検出し、ＮＭＯＳトランジスタＱ１３がオンすることでノードＰ３を０Ｖにクランプする。このため、ノードＰ３の案圧をゲート入力とする第２のバッファ回路のＮＭＯＳトランジスタＱ１２がオン状態となるのを保持することができ、ワード線ＷＬ＿０に対して−２Ｖとなる負電圧レベルＶｎｅｇを正しく印加することが可能となる。
【００７３】
そして、このような本実施の形態１の正電圧検出回路１０３では４素子構成とすることができ、従来技術のように各ワード線駆動回路内に６素子を必要とするラッチ回路のような複雑な構成を必要とせず、素子数を大幅に削減可能とする。
【００７４】
例えば、１０２４本のワード線ＷＬを有するフラッシュメモリシステムにおいて、従来技術ではワード線駆動回路にラッチ回路６素子が１０２４組を必要とし、合計６１４４素子で構成されるが、本実施の形態１では正電圧検出回路１０３に４素子が１組と、ワード線駆動回路１０５にスイッチ回路１素子（ＮＭＯＳトランジスタＱ１３）が１０２４組とを必要とし合計１０２８素子で構成できる。このように、従来技術で難しかった回路規模の削減が可能となる。
【００７５】
発明の実施の形態２
【００７６】
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２も実施の形態１と同様、本発明をフラッシュメモリシステムに適用したものである。実施の形態１との違いは、正負電圧検出回路１０４が更に追加され、それにより正電圧電源１０１の制御が変更された点である。このため、その他、実施の形態１と同様の部分の説明は省略する。
【００７７】
ワード線駆動回路アレイ１１２は、複数のワード線駆動回路１０５と、正電圧検出回路１０３と、正負電圧検出回路１０４とを有する。図８に、ワード線駆動回路１０５の構成、及び、そのワード線駆動回路１０５とフラッシュコントローラ１００、正電圧電源１０１、負電圧電源１０２、正電圧検出回路１０３、正負電圧検出回路１０４との接続関係を示す。なお、本実施の形態２のワード線駆動回路１０５も、図２に示したように、ワード線駆動回路アレイ１１２内に複数配置されるが、構成はそれぞれ同様であり、図が煩雑になるのを避けるため、代表して入力信号Ａｉｎ＿０を入力するワード線駆動回路１０５の構成のみを図８に示すものとする。
【００７８】
図８に示すように、正負電圧検出回路１０４は、正電源電圧Ｖｐｏｓと、負電源電圧Ｖｎｅｇとを検知し、その検知結果を正負電圧検出信号Ｐ５として出力する。この正負電圧検出信号Ｐ５は、正電圧電源１０１に入力される。正電圧電源１０１は、正負電圧検出信号Ｐ５に応じて、各ワード線駆動回路１０５に、正電源電圧Ｖｐｏｓを供給する。
【００７９】
図９に、正負電圧検出回路１０４の構成を示す。図９に示すように、正負電圧検出回路１０４は、バイアス回路ＢＩＡＳ２と、バッファ回路ＢＵＦ４とを有する。バイアス回路ＢＩＡＳ２は、抵抗Ｒ３０、Ｒ３１を有する。バッファ回路ＢＵＦ４は、ＰＭＯＳトランジスタＱ３２と、ＮＭＯＳトランジスタＱ３３とを有する。
【００８０】
抵抗Ｒ３０は、正電源配線Ｖｐｏｓと検出バイアスノードＰ３４との間に接続される。抵抗Ｒ３１は、検出バイアスノードＰ３４と接地端子ＧＮＤとの間に接続される。
【００８１】
ＰＭＯＳトランジスタＱ３２は、ソースが電源端子Ｖｃｃ、ドレインがノードＰ５、ゲートが検出バイアスノードＰ３４に接続される。
【００８２】
ＮＭＯＳトランジスタＱ３３は、ドレインがノードＰ５、ソースが接地端子ＧＮＤ、ゲートが検出バイアスノードＰ３４に接続される。なお、ノードＰ５は、正負電圧検出回路１０４の出力ノードであり、この出力ノードに印加される電圧が正負電圧検出信号Ｐ５となる。
【００８３】
上記構成により、正負電圧検出回路１０４は、正電源電圧Ｖｐｏｓと負電源電圧Ｖｎｅｇとの電位差が所定の値（例えば、３．５Ｖ）となった場合に、正負電圧検出信号Ｐ５をハイレベル（１．２Ｖ）とすることができる。
【００８４】
以上、正負電圧検出回路１０４は、正電源電圧Ｖｐｏｓと負電源電圧Ｖｎｅｇを抵抗Ｒ３０、Ｒ３１の抵抗分圧によって検出バイアスを生成する。このことにより正電源電圧Ｖｐｏｓと負電源電圧Ｖｎｅｇの電位差を最大限に設定することが可能となる。
【００８５】
正電圧電源１０１は、正負電圧検出回路１０４からの正負電圧検出信号Ｐ５に応じて正電源電圧Ｖｐｏｓを供給する。例えば、ハイレベルの正負電圧検出信号Ｐ５を入力すると、正電源電圧Ｖｐｏｓを＋２Ｖから０Ｖに低下させる。
【００８６】
負電圧電源１０２は、実施の形態１と同様、フラッシュコントローラ１００の消去信号Ｐ６に応じて、ワード線駆動回路アレイ１１２の各ワード線駆動回路１０５に、負電源電圧Ｖｎｅｇを供給する。但し、消去信号Ｐ６は、負電圧電源１０２のみに入力される。
【００８７】
図１０に、本実施の形態２の動作タイミングチャートを示す。このタイミングチャートでは、正電圧検出回路１０３からの正電圧検出信号Ｐ４がロウレベル（０Ｖ）からハイレベル（＋１．２Ｖ）に切り替る消去２回目から消去３回目の状態遷移を示す。
【００８８】
まず、時間ｔ０では、消去信号Ｐ６が０１ｂであり、負電圧電源１０２が出力する負電源電圧Ｖｎｅｇの電圧レベルが−１Ｖとなっている。また、正負電圧検出回路１０４の出力する正負電圧検出信号Ｐ５がロウレベル（０Ｖ）となっており、正電圧電源１０１が出力する正電源電圧Ｖｐｏｓの電圧レベルが＋２Ｖとなっている。
【００８９】
この状態では、第１のバッファ回路ＢＵＦ１は入力信号Ａｉｎ＿０が０Ｖ（ロウレベル）のため、ＮＭＯＳトランジスタＱ４がオフ状態、ＰＭＯＳトランジスタＱ３がオン状態である。よって、ノードＰ３の電圧が＋２Ｖとなる。
【００９０】
ノードＰ３の電圧が＋２Ｖのため、正電圧検出回路１０３が、正電圧検出信号Ｐ４を０Ｖとし、ＮＭＯＳトランジスタＱ１３がオフ状態である。
【００９１】
また、ノードＰ３の電圧が＋２Ｖとなることから、第２のバッファ回路ＢＵＦ２は、ＮＭＯＳトランジスタＱ１２がオン状態、ＰＭＯＳトランジスタＱ１１がオフ状態である。よって、ワード線ＷＬ＿０の電圧も−１Ｖとなる。
【００９２】
次に、時間ｔ１において、消去信号Ｐ６が０１ｂから１０ｂに切り替る。このため、負電圧電源１０２が出力する負電源電圧Ｖｎｅｇの電圧レベルが−１Ｖから−２Ｖに低下し始める。また、ワード線ＷＬ＿０の電圧も負電源電圧Ｖｎｅｇに追従して、−１Ｖから低下し始める。
【００９３】
次に、時間ｔ１１において、正電圧電源１０１が出力する正電源電圧Ｖｐｏｓと負電圧電源１０２が出力する負電源電圧Ｖｎｅｇの電位差が、所定の値（例えば、３．５Ｖ等）を超えると、正負電圧検出回路１０４の出力する正負電圧検出信号Ｐ５がロウレベルからハイレベルに立ち上がる。この正負電圧検出信号Ｐ５をトリガーに、正電圧電源１０１が出力する正電源電圧Ｖｐｏｓが＋２Ｖから０Ｖに低下し始める。
【００９４】
次に、時間ｔ２において、正電圧電源１０１が出力する正電源電圧Ｖｐｏｓの電圧レベルが、正電圧検出回路１０３の検出閾値である０．５Ｖより低下する。正電圧検出回路１０３は、これを検出して正電圧検出信号Ｐ４をハイレベル（＋１．２Ｖ）に遷移させ、ＮＭＯＳトランジスタＱ１３がオン状態となる。そして、ＮＭＯＳトランジスタＱ１３がオンすることで、ノードＰ３の電圧レベルが０Ｖとなる。
【００９５】
正電源電圧Ｖｐｏｓが０．５Ｖより低下し、ノードＰ３の電圧が０Ｖとなることから、第１のバッファ回路ＢＵＦ１のＰＭＯＳトランジスタＱ３、ＮＭＯＳトランジスタＱ４がオフ状態となる。また、第２のバッファ回路ＢＵＦ２のＮＭＯＳトランジスタＱ１２がオン状態、ＰＭＯＳトランジスタＱ１１がオフ状態を続けるため、ワード線ＷＬ＿０の電圧が負電源電圧Ｖｎｅｇに追従して低下を続ける。なお、消去信号Ｐ６と入力信号Ａｉｎ＿０は、時間ｔ１と同じ状態である。
【００９６】
次に、時間ｔ３において、負電圧レベルＶｎｅｇは所望の−２Ｖに到達する。このため、ワード線ＷＬも負電圧レベルＶｎｅｇに追従して所望の−２Ｖに到達し、メモリセルのデータ消去動作が行われる。なお、消去信号Ｐ６と入力信号Ａｉｎと正電圧検出信号Ｐ４とノードＰ３は、時間ｔ２と同じ状態である。
【００９７】
本実施の形態２では、負電源電圧Ｖｎｅｇを基準に、正電源電圧Ｖｐｏｓとの電位差を検知し、その検知結果に応じて、正電圧電源１０１が出力する正電源電圧Ｖｐｏｓを制御する。このため、負電源電圧Ｖｎｅｇに、ばらつきがあったとしても、正電源電圧Ｖｐｏｓと負電源電圧Ｖｎｅｇとの電位差を最大限に引き出すことが可能となる。また、実施の形態１と同様、正負電圧検出回路１０４でも４素子構成とすることができ、従来技術で難しかった回路規模の削減が可能となる。
【００９８】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態１、２の各構成要素において、電源電圧の極性関係を逆、且つ、ＭＯＳトランジスタの導電型を逆にしてもよい。
【符号の説明】
【００９９】
ＦＬＡＳＨ  フラッシュメモリシステム
１００  フラッシュコントローラ
１１０  フラッシュメモリマクロ
１１１  メモリセルアレイ
１０１  正電圧電源
１０２  負電圧電源
１１２  ワード線駆動回路アレイ
１１３  ソース線駆動回路アレイ
１１４  読み出し回路
１１５  書き込み回路
１０５  ワード線駆動回路
１０３  正電圧検出回路
ＢＩＡＳ１、ＢＩＡＳ２  バイアス回路
ＢＵＦ１〜ＢＵＦ４  バッファ回路
Ｑ３、Ｑ１１、Ｑ２０、Ｑ２２、Ｑ３２  ＰＭＯＳトランジスタ
Ｑ４、Ｑ１２、Ｑ１３、Ｑ２３、Ｑ３３  ＮＭＯＳトランジスタ
Ｒ２１、Ｒ３０、Ｒ３１  抵抗
【図１】
2012216259.tif 000003
【図２】
2012216259.tif 000004
【図３】
2012216259.tif 000005
【図４】
2012216259.tif 000006
【図５】
2012216259.tif 000007
【図６】
2012216259.tif 000008
【図７】
2012216259.tif 000009
【図８】
2012216259.tif 000010
【図９】
2012216259.tif 000011
【図１０】
2012216259.tif 000012
【図１１】
2012216259.tif 000013
【図１２】
2012216259.tif 000014
【図１３】
2012216259.tif 000015