(57)【要約】【課題】工程の増加を抑制してアバランシェ耐量の向上が可能な半導体装置を提供する。【解決手段】実施形態によれば、半導体装置１の素子部は、ｎ＋型半導体基板１１、ｎ−型ドリフト層１２、ｐ−型ベース層１３、及び選択的形成のｎ＋型ソース層１４またはｐ＋型コンタクト層１５を順に有する。ｎ＋型ソース層１４の表面からｎ−型ドリフト層１２へ至る複数のトレンチ１６の内面を被う絶縁膜１７、絶縁膜１７内の底部のソース埋込電極１８、絶縁膜１７内の上部のｐ−型ベース層１３の厚さに沿って埋め込まれたゲート電極１９、及びその上の層間絶縁膜２０を有する。ｎ＋型ソース層１４及びｐ＋型コンタクト層１５に上部で接続するソース電極２２を有し、隣接するトレンチ１６はピッチ３１である。ダイオード部は、素子部に隣接し、素子部と同じ構成の半導体層構造及び電極構造を有し、トレンチ１６がピッチ３１より大きなピッチ３２で配設されている。【選択図】  図１
2012064849.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層の第１主面上に形成された前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層と、
前記第２半導体層の表面に形成された第２導電型の第３半導体層と、
前記第３半導体層の表面に選択的に形成された第１導電型の第４半導体層と、
前記第３半導体層の表面に選択的に形成された第２導電型の第５半導体層と、
前記第４または第５半導体層の表面から前記第３半導体層を貫き前記第２半導体層へ至る複数のトレンチの内面を被う絶縁膜と、
前記絶縁膜を介して前記トレンチ内の底部に埋め込まれた第１の埋め込み導電材と、
前記絶縁膜を介して前記トレンチ内の前記第１の埋め込み導電材より上部に埋め込まれた第２の埋め込み導電材と、
前記第２の埋め込み導電材上に形成された層間絶縁膜と、
前記第１主面と反対側の前記第１半導体層の第２主面上に形成され、前記第１半導体層に電気的に接続した第１主電極と、
前記第４及び第５半導体層、並びに前記層間絶縁膜上に形成され、前記第４及び第５半導体層に電気的に接続した第２主電極と、
を有し、隣接する前記トレンチが第１の間隔で配設された縦型ＭＯＳＦＥＴからなる素子部と、
前記素子部に隣接し、前記第１乃至第３半導体層、前記第５半導体層、前記絶縁膜、前記第１及び第２の埋め込み導電材、前記層間絶縁膜、並びに前記第１及び第２主電極を有し、隣接する前記トレンチが前記第１の間隔より大きな第２の間隔で配設されたダイオード部と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記第１及び第２の埋め込み導電材の間に絶縁膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の埋め込み導電材が同電位であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の埋め込み導電材が前記第２主電極と接続されることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記第２の埋め込み導電材がゲート電極であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
第１導電型の第１半導体層と、
前記第１半導体層の第１主面上に形成された前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層と、
前記第２半導体層の表面に形成された第２導電型の第３半導体層と、
前記第３半導体層の表面に選択的に形成された第１導電型の第４半導体層と、
前記第３半導体層の表面に選択的に形成された第２導電型の第５半導体層と、
前記第４または第５半導体層の表面から前記第３半導体層を貫き前記第２半導体層へ至る複数のトレンチの内面を被い、前記第２半導体層に対向する底部側側面で膜厚が相対的に厚く形成された絶縁膜と、
前記絶縁膜を介して前記トレンチ内に埋め込まれた埋め込み導電材と、
前記埋め込み導電材上に形成された層間絶縁膜と、
前記第１主面と反対側の前記第１半導体層の第２主面上に形成され、前記第１半導体層に電気的に接続した第１主電極と、
前記第４及び第５半導体層の表面上及び層間絶縁膜上に形成され、前記第４及び第５半導体層に電気的に接続した第２主電極と、
を有し、前記埋め込み導電材がゲート電極であり、隣接する前記トレンチが第１の間隔で配設された縦型ＭＯＳＦＥＴからなる素子部と、
前記素子部に隣接し、前記第１乃至第３半導体層、前記第５半導体層、前記絶縁膜、前記第１及び第２の埋め込み導電材、前記層間絶縁膜、並びに前記第１及び第２主電極を有し、隣接する前記トレンチが前記第１の間隔より大きな第２の間隔で配設されたダイオード部と、
を備えていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電力用の半導体装置に関する。
【背景技術】
【０００２】
近年、電力用の半導体装置を構成するＭＯＳＦＥＴ（Metal Oxide Silicon Field Effect Transistor）は大電流、高耐圧のスイッチング電源市場に加え、ノート型ＰＣをはじめとする移動体通信機器等の省エネルギー用スイッチング市場での使用が急増している。パワーマネジメント回路や、リチウムイオン電池の安全回路等に使用されるため、電池電圧で直接に駆動できる低電圧駆動化、低オン抵抗化、及びゲート・ドレイン間容量低減等を実現するように設計される。
【０００３】
例えば、トレンチゲート構造のｎチャネルＭＯＳＦＥＴの低オン抵抗化には、トレンチピッチを狭くする技術が知られている。トレンチピッチを狭くしたＭＯＳＦＥＴでは、ソース電極に接続するｎ＋型ソース層及びｐ＋型コンタクト層において、ｐ＋型コンタクト層は十分な接続（接触）面積の確保が難しくなる。そのため、ｐ＋型コンタクト層に接続するｐ型ベース層の電位をソース電位に固定することが難しくなり、半導体装置のアバランシェ耐量が低下するという問題が発生する。
【０００４】
つまり、ｐ型ベース層の電位がソース電位に完全に固定されていないとすると、アバランシェ降伏により生成する正孔がソース電極に流れる際、ｎ＋型ソース層下を流れるときにｐ型ベース層との間に電位差が生じて、ＭＯＳＦＥＴに寄生するｎｐｎバイポーラトランジスタがターンオンして電流集中が起こり、ＭＯＳＦＥＴが破壊され易くなるためである。ここで、アバランシェ耐量は、例えば、誘導性負荷のスィッチイング動作オフ時に、誘導起電力の影響によるサージ電圧がＭＯＳＦＥＴの耐圧を超えた場合に起こるアバランシェ降伏に耐える能力である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１０１５１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、工程の増加を抑制してアバランシェ耐量の向上が可能な半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施形態の半導体装置は、縦型ＭＯＳＦＥＴからなる素子部に、第１導電型の第１半導体層、前記第１半導体層の第１主面上に形成された前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層、前記第２半導体層の表面に形成された第２導電型の第３半導体層、前記第３半導体層の表面に選択的に形成された第１導電型の第４半導体層、及び前記第３半導体層の表面に選択的に形成された第２導電型の第５半導体層を有している。また、前記第４または第５半導体層の表面から前記第３半導体層を貫き前記第２半導体層へ至る複数のトレンチの内面を被う絶縁膜、前記絶縁膜を介して前記トレンチ内の底部に埋め込まれた第１の埋め込み導電材、前記絶縁膜を介して前記トレンチ内の前記第１の埋め込み導電材より上部に埋め込まれた第２の埋め込み導電材、及び前記第２の埋め込み導電材上に形成された層間絶縁膜を有している。また、前記第１主面と反対側の前記第１半導体層の第２主面上に形成され、前記第１半導体層に電気的に接続した第１主電極、並びに前記第４半導体層、第５半導体層、及び前記層間絶縁膜上に形成され、前記第４及び第５半導体層に電気的に接続した第２主電極を有し、隣接する前記トレンチが第１の間隔で配設される。半導体装置は、前記素子部に隣接し、前記第１乃至第３半導体層、前記第５半導体層、前記絶縁膜、前記第１及び第２の埋め込み導電材、前記層間絶縁膜、並びに前記第１及び第２主電極を有し、隣接する前記トレンチが前記第１の間隔より大きな第２の間隔で配設されたダイオード部を備えている。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係る半導体装置の構造を模式的に示す図で、（ａ）は平面図、（ｂ）は断面図。
【図２】本発明の第１の実施形態に係る半導体装置の構造を説明する模式的な図。
【図３】本発明の第２の実施形態に係る半導体装置の構造を模式的に示す断面図。
【図４】本発明の第２の実施形態の変形例に係る半導体装置の構造を模式的に示す断面図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。なお、半導体装置において、ソース電極側を上、ドレイン電極側を下とする。
【００１０】
（第１の実施形態）
本発明の実施形態に係る半導体装置について、図１及び図２を参照しながら説明する。図１（ａ）は、図１（ｂ）に示す上端（紙面上部）の２層を除去した状態の平面図を示し、図１（ｂ）は、図１（ａ）に示すＡ−Ａ線に沿った断面図である。
【００１１】
図１に示すように、半導体装置１は、ｎチャネル型の縦型ＭＯＳＦＥＴを有する領域からなる素子部、及び素子部に隣接しダイオードを有する領域からなるダイオード部を有している。図１において、紙面左側が素子部、素子部に接して紙面右側がダイオード部である。
【００１２】
素子部は、例えば、単結晶シリコンからなり、第１導電型の第１半導体層であるｎ＋型半導体基板１１を有している。ｎ＋型半導体基板１１の第１主面（上面）上に、ｎ＋型半導体基板１１よりも不純物濃度が低い、エピタキシャル成長された第１導電型の第２半導体層であるｎ−型ドリフト層１２を有している。ｎ−型ドリフト層１２の表面に、選択的に、例えば、ｐ型不純物が注入された第２導電型の第３半導体層であるｐ−型ベース層１３を有している。ｐ−型ベース層１３の表面に、選択的に、ｎ型不純物が注入された第１導電型の第４半導体層であるｎ＋型ソース層１４、及びｐ−型ベース層１３の表面に、選択的に、ｐ型不純物が注入された第２導電型の第５半導体層であるｐ＋型コンタクト層１５を有している。
【００１３】
図１（ａ）に示すように、ｎ＋型ソース層１４とｐ＋型コンタクト層１５は、Ａ−Ａ線に垂直な方向に、交互に現れるように配列されている。半導体装置１のオン抵抗をできるだけ下げるように、平面図上のｎ＋型ソース層１４の面積は、ｐ＋型コンタクト層１５の面積に比較して大きくなっている。
【００１４】
図１に示すように、素子部は、ｎ＋型ソース層１４またはｐ＋型コンタクト層１５の表面からｐ−型ベース層１３を貫きｎ−型ドリフト層１２へ至る複数のトレンチ１６が設けられている。トレンチ１６は、Ａ−Ａ線に沿って、設計ルールの最小寸法となる一定の開口幅及び繰返し間隔（ピッチ１６）で配列されている。トレンチ１６は、トレンチ１６の並列方向（Ａ−Ａ線）に沿った断面においてＵ字形、平面視でＡ−Ａ線に垂直な方向に長く延びている。
【００１５】
トレンチ１６の内面には、例えば、シリコン酸化膜からなる絶縁膜１７が設けられている。絶縁膜１７を介してトレンチ１６内の底部、すなわち、ｎ−型ドリフト層１２の側に、例えば、導電性のポリシリコンからなる第１の埋め込み導電材であるソース埋込電極１８が配設されている。
【００１６】
また、絶縁膜１７を介してトレンチ１６内のソース埋込電極１８より上部、すなわち、ｎ＋型ソース層１４またはｐ＋型コンタクト層１５の側に、例えば、導電性のポリシリコンからなる第２の埋め込み導電材であるゲート電極１９が埋め込まれている。ゲート電極１９は、トレンチ１６の側面のｐ−型ベース層１３にチャネルを形成可能なように、少なくともｐ−型ベース層１３の底面に相当する位置から上面に相当する位置まで達している。ソース埋込電極１８とゲート電極１９とは、絶縁膜１７を介して分離されている。ソース埋込電極１８の幅（Ａ−Ａ線に沿った方向の寸法）は、ゲート電極１９の幅より小さいので、ソース埋込電極１８側面の絶縁膜１７は、ゲート電極１９側面の絶縁膜１７よりも厚く設けられている。なお、ソース埋込電極１８の幅とゲート電極１９の幅は同じとすることが可能である。
【００１７】
ゲート電極１９上に、絶縁膜１７に接して、例えば、シリコン酸化膜からなる層間絶縁膜２０が設けられている。ゲート電極１９は絶縁膜１７及び層間絶縁膜２０で囲まれている。
【００１８】
ｎ＋型半導体基板１１の第１主面と反対側の第２主面（下面）上に、電気的に接続した、例えば、金属からなる第１主電極であるドレイン電極２１が設けられている。ｎ＋型ソース層１４、ｐ＋型コンタクト層１５、及び層間絶縁膜２０上に形成され、ｎ＋型ソース層１４及びｐ＋型コンタクト層１５に電気的に接続した、例えば、金属からなる第２主電極であるソース電極２２が設けられている。
【００１９】
ダイオード部は、ｎ＋型半導体基板１１、ｎ−型ドリフト層１２、ｐ−型ベース層１３、及びｐ＋型コンタクト層１５を有している。素子部に存在していたｎ＋型ソース層１４はなく、ｐ＋型コンタクト層１５がｐ−型ベース層１３の上に設けられた構成となっている。これらの４層は、素子部の対応する４層がそれぞれ連続的に延長されているので、素子部と共通の名称とする。後述の他の構成要素においても、素子部から連続的に延長、または同工程で形成される場合、素子部と共通または類似の名称とする。その結果、ダイオード部において、構成要素の名称は、必ずしも機能を表していない場合がある。また、素子部とダイオード部との境界部では、トレンチ１６及びその中の構成要素は共有されている。
【００２０】
ダイオード部のトレンチ１６は、素子部のトレンチ１６と同じ形状を有し、トレンチ１６の中の絶縁膜１７、ソース埋込電極材１８ａ、及びゲート電極材１９ａは、それぞれ、素子部のトレンチ１６の中の絶縁膜１７、ソース埋込電極１８、及びゲート電極１９に対応し、同じ構造を有している。
【００２１】
ダイオード部のトレンチ１６のピッチ３２は、素子部のトレンチ１６のピッチ３１より大きい。ダイオード部のトレンチ１６のピッチ３２は、後述するように、素子部のトレンチ１６のピッチ３１を基準として、ダイオードの耐圧によって決められる。
【００２２】
ダイオード部のソース電極２２はアノード、ドレイン電極２１はカソードとなる。
【００２３】
ソース電極２２は、図示を省略するが、ソース埋込電極１８及びソース埋込電極材１８ａと接続されている。また、上述のように、素子部において、ソース電極２２は、相対的に大きな面積でｎ＋型ソース層１４と低抵抗で接触し、小さな面積でｐ＋型コンタクト層１５と低抵抗で接触している。ダイオード部において、ソース電極２２は、ｐ＋型コンタクト層１５と低抵抗で接触している。ゲート電極１９及びゲート電極材１９ａは、図示を省略するが、半導体装置１の表面に設けられた外部接続用のゲート電極と接続されている。
【００２４】
次に素子部のピッチ３１とダイオード部のピッチ３２の関係について説明する。素子部は、ＭＯＳＦＥＴのチャネルの密度を高めて、低オン抵抗化を実現している。チャネル密度を高めるためには、設計ルールの最小寸法でチャネルを設けることになる。つまり、トレンチ構造の縦型ＭＯＳＦＥＴにおいて、チャネルはトレンチの側面に形成されるので、チャネルの高密度化は、トレンチの密度を高めることに等しい。トレンチの開口幅及び繰返し間隔（ピッチ）は、設計ルールの最小寸法に基づいて設計されることになる。
【００２５】
図２に、横軸にトレンチ１６のピッチ、縦軸に耐圧をとって、トレンチ１６内にソース埋込電極１８及びゲート電極１９からなる２段電極構造を有する素子部のトレンチ１６のピッチと耐圧との関係が示される。設計ルールの最小寸法で素子部のトレンチ１６のピッチ３１が決められ、次に、そのピッチ３１のもとで、耐圧が最大となるトレンチ１６周辺のｎ−型ドリフト層１２等の半導体層の膜厚及び不純物濃度等が決定される。
【００２６】
その結果、図２に示すように、素子部のトレンチ１６のピッチ３１で、耐圧は最大となる。トレンチ１６のピッチを変更すると、耐圧は減少するが、素子部のトレンチ１６のピッチ３１が設計ルールの最小寸法であるために、ダイオード部のトレンチ１６のピッチは大きい方への変更のみが可能となる。そして、素子部に先立ってアバランシェ降伏が開始される電圧を有するダイオード部の耐圧が、半導体装置１に求められる耐圧の規格値を超えている範囲で決められる。このときのトレンチ１６のピッチがピッチ３２となる。例えば、下方を向いた矢印のように、ダイオード部の耐圧は、素子部の耐圧より１Ｖ〜数Ｖ低く設定される。
【００２７】
半導体装置１において、素子部に対するダイオード部の平面的な分布は限定されない。例えば、平面視において、ダイオード部が半導体装置１の中央部、周辺部、それらの中間部にあってもよいし、複数箇所に分布することも可能である。ダイオード部は、ピッチ３２を最小限の幅に、複数が連続する幅としてもよい。平面視におけるダイオード部の分布面積は必要に応じて決めることが可能である。
【００２８】
次に、半導体装置１の製造工程について説明する。ｎ＋型半導体基板１１上にｎ−型ドリフト層１２をエピタキシャル成長するとき、素子部とダイオード部で製造工程が異なることはない。ｎ−型ドリフト層１２に、ｐ−型ベース層１３をイオン注入法で形成するとき、素子部とダイオード部で製造工程が異なることはない。ｎ＋型ソース層１４、及びｐ＋型コンタクト層１５をイオン注入法で形成するとき、平面視における分布は異なる。つまり、ダイオード部ではｐ＋型コンタクト層１５を形成することになるものの、素子部のｐ＋型コンタクト層１５と同時形成となるので、マスクパターンの変更で対応でき、素子部とダイオード部で製造工程が異なることはない。
【００２９】
トレンチ１６及びトレンチ１６内の構造は、素子部とダイオード部と同じであり、トレンチ１６のピッチ３１、３２が異なる。ピッチ３１、３２の差異はマスクパターンの変更で対応できるために、素子部とダイオード部で製造工程が異なることはない。同様に層間絶縁膜２０のピッチの差異はマスクパターンの変更で対応できる。以降のドレイン電極２１及びソース電極２２等の製造工程は、平面視における分布に差異がないので、素子部とダイオード部で異なることはない。
【００３０】
半導体装置１の製造は、素子部とダイオード部において、平面視におけるパターンが異なるためにマスクパターンの変更は必要なものの、断面方向、つまり深さ方向におけるパターンが同じなので、ダイオード部を追加しても、素子部の製造工程の他に余分な製造工程を追加することなく製造可能である。
【００３１】
次に、半導体装置１の誘導性負荷のスィッチイング動作オフ時の動作について説明する。
【００３２】
上述のように、ダイオード部のトレンチ１６のピッチ３２は、素子部のトレンチ１６のピッチ３１より大きく形成されている。両部においてトレンチ１６は同じ寸法なので、隣接するトレンチ１６間の距離は、ダイオード部においてより大きくなる。その結果、ダイオード部のｎ−型ドリフト層１２は、素子部のｎ−型ドリフト層１２に比較して空乏化しにくいため、耐圧が低下し、アバランシェ降伏が開始する電圧が低下する。
【００３３】
ドレイン電極２１とソース電極２２との間に耐圧を超える電圧がかかると、素子部でブレークダウンが起こる前に、耐圧が低いダイオード部でアバランシェ降伏が起こる。アバランシェ降伏時、電流の大部分はダイオード部に流れる。素子部には、ほとんど電流が流れないので、寄生ｎｐｎバイポーラトランジスタはターンオンしにくくなる。ｐ＋型コンタクト層とソース電極２２との接触面積を大きく取れない構成においても、寄生ｎｐｎバイポーラトランジスタのターンオンは抑制される。素子部は、バイポーラトランジスタを流れる電流集中による破壊が抑制され、アバランシェ動作による耐量を大きくすることができる。
【００３４】
また、半導体装置１は、素子部のスィッチイング動作オン時、オン抵抗をより低くできる。素子部のトレンチ１６内にソース埋込電極１８及びゲート電極１９からなる２段電極構造を有している。空乏層はｐ−型ベース層１３及び両側のトレンチ１６側から伸び、しかも、ピッチ３１は狭いので、ｎ−型ドリフト層１２は空乏化し易くなり、耐圧が高くなる。その結果、トレンチ内の電極が通常の構造（１段電極構造）を有する半導体装置に比較して、ｎ−型ドリフト層１２は不純物濃度を上げることが可能となり、オン抵抗をより低くできる。
【００３５】
（第２の実施形態）
本発明の実施形態に係る半導体装置について、図３を参照しながら説明する。図３は、図１（ｂ）に対応する断面図である。第１の実施形態の半導体装置１に対して、トレンチ内に底部で幅の狭い段差構造のゲート電極を設けていることが異なる。なお、第１の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００３６】
図３に示すように、半導体装置２は、素子部に、トレンチ１６の内面の絶縁膜１７を介してトレンチ１６上部から底部まで、例えば、導電性のポリシリコンからなるゲート電極２５が配設されている。ダイオード部に、ゲート電極２５と同様に、ゲート電極材２５ａが配設されている。半導体装置２は、その他の構成において、第１の実施形態の半導体装置１と同様である。
【００３７】
ゲート電極２５は、上端側でトレンチ１６の並列方向の幅が広く、下端側で同方向の幅が狭い。上端側の幅が広いゲート電極２５は、トレンチ１６の側面のｐ−型ベース層１３にチャネルを形成可能なように、少なくともｐ−型ベース層１３の底面に相当する位置から上面に相当する位置まで達している。下端側のゲート電極２５は、トレンチ１６の並列方向の幅がほぼ均等に狭く、上端側のゲート電極２５と一体となるように連続している。トレンチ１６の内側側面の絶縁膜１７の厚さは、上端側で薄く、下端側で厚い。
【００３８】
上端側で幅が広く、底部側で幅が狭い段差構造のゲート電極２５は、第１の実施形態のソース埋込電極１８及びゲート電極１９からなる２段電極構造と同様に、トレンチのピッチ３１で、耐圧が最大となる（図２参照）。
【００３９】
ダイオード部のゲート電極材２５ａは、素子部のゲート電極２５と加工誤差内で同じである。
【００４０】
トレンチ１６内の構造は、素子部とダイオード部と同じであり、トレンチ１６のピッチが異なるだけなので、第１の実施形態と同様に、製造工程において、素子部とダイオード部で異なることはない。
【００４１】
半導体装置２は、半導体装置１と比較して、ゲート電極２５がｎ−型ドリフト層１２のより深い位置まで伸びているので、トレンチ１６に沿ったｎ−型ドリフト層１２内に、電子蓄積層を形成可能である。その結果、より低いオン抵抗を確保することができる。その他に、半導体装置２は、半導体装置１が有する効果を同様に有している。
【００４２】
次に、第２の実施形態の変形例に係る半導体装置について、図４を参照しながら説明する。第２の実施形態の半導体装置２は、段差構造を有する一体型のゲート電極２５であるのに対して、図４に示すように、変形例の半導体装置３は、段差部で分離して、幅の広い上端側のゲート電極３６と幅の狭い底部ゲート電極３５とする２段電極構造を有する。ゲート電極３６と底部ゲート電極３５は、同じ電位となるように、共に、表面に設けられたゲート電極（図示略）に接続される。なお、ゲート電極３６と底部ゲート電極３５に、それぞれ、対応するダイオード部のゲート電極３６ａと底部ゲート電極３５ａは、共に、表面に設けられたゲート電極に接続される。
【００４３】
第２の実施形態の変形例の半導体装置３は、第１の実施形態の半導体装置１の変形例と考えることもできる。つまり、半導体装置１において、ソース埋込電極１８をソース電極２２に接続する代わりに、ソース埋込電極１８を表面に設けられたゲート電極に接続することによって形成できる。
【００４４】
半導体装置３は、半導体装置２が有する効果を同様に有している。
【００４５】
以上において実施形態を述べたが、この実施形態は、単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な半導体装置は、種々の他の形態に具体化されても良いし、さらに、本発明の精神から逸脱することなくここにおいて述べた半導体装置の形態における種々の省略、置き換え及び変更を行っても良い。付随する請求項及びそれらの均等物は、本発明の範囲及び精神に入るようにそのような形態若しくは変形を含むことを意図している。
【００４６】
本実施例においては、トレンチ内の絶縁膜としてシリコン酸化膜を使用する例を示したが、耐圧、オン抵抗等の性能の更なる向上を図るために、絶縁膜をシリコン酸化膜より誘電率の高い膜または低い膜への変更は可能である。また、誘電率の高い膜または低い膜は、トレンチ内の全膜の置き換えに限らず、部分的に置き換えることが可能である。
【００４７】
また、実施例では、半導体層はシリコンからなる例を示したが、ＳｉＣ系、ＧａＮ系等の化合物半導体であることは可能である。また、ｎチャネルのＭＯＳＦＥＴの例を示したが、ｐチャネルであってもよい。
【００４８】
本発明は、以下の付記に記載されるような構成が考えられる。  
（付記１）  第１導電型の第１半導体層と、前記第１半導体層の第１主面上に形成された前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層と、前記第２半導体層の表面に形成された第２導電型の第３半導体層と、前記第３半導体層の表面に選択的に形成された第１導電型の第４半導体層と、前記第３半導体層の表面に選択的に形成された第２導電型の第５半導体層と、前記第４または第５半導体層の表面から前記第３半導体層を貫き前記第２半導体層へ至る複数のトレンチの内面を被う絶縁膜と、前記絶縁膜を介して前記トレンチ内の底部に埋め込まれた第１の埋め込み導電材と、前記絶縁膜を介して前記トレンチ内の前記第１の埋め込み導電材より上部に埋め込まれた第２の埋め込み導電材と、前記第２の埋め込み導電材上に形成された層間絶縁膜と、前記第１主面と反対側の前記第１半導体層の第２主面上に形成され、前記第１半導体層に電気的に接続した第１主電極と、前記第４及び第５半導体層、並びに前記層間絶縁膜上に形成され、前記第４及び第５半導体層に電気的に接続した第２主電極とを有し、隣接する前記トレンチが第１の間隔で配設された縦型ＭＯＳＦＥＴからなる素子部と、前記素子部に隣接し、前記第１乃至第３半導体層、前記第５半導体層、前記絶縁膜、前記第１及び第２の埋め込み導電材、前記層間絶縁膜、並びに前記第１及び第２主電極を有し、隣接する前記トレンチが前記第１の間隔より大きな第２の間隔で配設されたダイオード部とを備えている半導体装置。
【００４９】
（付記２）  前記第１及び第２の埋め込み導電材が電気的に接続されている付記１に記載の半導体装置。
【００５０】
（付記３）  前記第１の埋め込み導電材に対向するトレンチ側面の前記絶縁膜の厚さが、前記第２の埋め込み導電材に対向するトレンチ側面の前記絶縁膜の厚さよりも厚い付記１に記載の半導体装置。
【００５１】
（付記４）  前記素子部において、前記トレンチの長手方向に前記第４半導体層及び前記第５半導体層が交互に配列されている付記１に記載の半導体装置。
【符号の説明】
【００５２】
１、２、３  半導体装置
１１  ｎ＋型半導体基板
１２  ｎ−型ドリフト層
１３  ｐ−型ベース層
１４  ｎ＋型ソース層
１５  ｐ＋型コンタクト層
１６  トレンチ
１７  絶縁膜
１８  ソース埋込電極
１８ａ  ソース埋込電極材
１９、２５、３６  ゲート電極
１９ａ、２５ａ、３６ａ  ゲート電極材
２０  層間絶縁膜
２１  ドレイン電極
２２  ソース電極
３１、３２  ピッチ
３５  底部ゲート電極
３５ａ  底部ゲート電極材
【図１】
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【図２】
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【図３】
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【図４】
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