(57)【要約】【課題】より一層微細化された半導体装置を製造可能な製造方法を提供する。【解決手段】半導体基板１００にピラーを区画する複数のトレンチ１０８を設ける工程と、トレンチ１０８の底部のビット線が形成される領域である第１の領域を覆う埋め込みシリコン酸化膜１０９ａと、埋め込みシリコン酸化膜１０９ａの内部に埋め込まれた埋め込みドープドシリコン膜１１０ｂと、第１の領域よりも上方の領域である第２の領域の側面に形成されたシリコン窒化膜１１３とを有し、第１の領域の側面の一部に埋め込みシリコン酸化膜１０９ａの露出された溝１１２ｃを形成する工程と、溝１１２ｃの内面にノンドープシリコン膜１１４を形成して、熱処理を施すことにより埋め込みＤＯＰＯＳ膜１１０ｂの上面に新たな埋め込みドープドシリコン膜１１４ａを形成する工程とを備える半導体装置の製造方法とする。【選択図】図１４
2012004230.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にピラーを区画する複数のトレンチを設ける工程と、
前記トレンチの底部のビット線が形成される領域である第１の領域を覆う埋め込みシリコン酸化膜と、前記埋め込みシリコン酸化膜の内部に埋め込まれた埋め込みドープドシリコン膜と、前記第１の領域よりも上方の領域である第２の領域の側面に形成されたシリコン窒化膜とを有し、前記第１の領域の側面の一部に前記埋め込みシリコン酸化膜の露出された溝を形成する工程と、
前記溝の内面にノンドープシリコン膜を形成して、熱処理を施すことにより前記埋め込みドープドシリコン膜の上面に新たな埋め込みドープドシリコン膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板にピラーを区画する複数のトレンチを設ける工程と、
前記ピラーの下部に形成され、ビット線に接続された一方の拡散層を設ける工程と、
前記ピラーの側壁にゲート電極を設ける工程と、
前記ピラーの上部に他方の拡散層を設ける工程とを含む縦型トランジスタを有する半導体装置の製造方法であって、
前記一方の拡散層を設ける工程が、
前記トレンチの底部の前記ビット線が形成される領域である第１の領域を覆う埋め込みシリコン酸化膜と、前記埋め込みシリコン酸化膜の内部に埋め込まれた埋め込みドープドシリコン膜と、前記第１の領域よりも上方の領域である第２の領域の側面に形成されたシリコン窒化膜とを有し、前記第１の領域の側面の一部に前記埋め込みシリコン酸化膜の露出された溝を形成する工程と、
前記溝の内面にノンドープシリコン膜を形成して、熱処理を施すことにより前記埋め込みドープドシリコン膜の上面に新たな埋め込みドープドシリコン膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記熱処理を施す工程の後に、
前記溝の両側の側面に形成されたノンドープシリコン膜のうち一方の側のノンドープシリコン膜の上部にのみ不純物を注入して、ドープドシリコン膜とする工程と、
前記溝内を埋める埋め込み絶縁膜を、上面が、前記ドープドシリコン膜の下面よりも高く、かつ、他方の側のノンドープシリコン膜が露出される位置となるように形成する工程と、
ウエットエッチングにより前記他方の側のノンドープシリコン膜をエッチングし、前記新たな埋め込みドープドシリコン膜が露出した段階でエッチングを停止するウエットエッチング工程とを備えることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記埋め込みドープドシリコン膜と、前記新たな埋め込みドープドシリコン膜と、前記ドープドシリコン膜とが、不純物としてボロンを含むものであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ウエットエッチング工程において、エッチング液としてアンモニア水を用いることを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ウエットエッチング工程の後に、
前記第１の領域の一部に露出された前記埋め込みシリコン酸化膜を除去して、前記半導体基板の一部を露出させる側面開口を形成する工程を備えることを特徴とする請求項３〜請求項５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記溝を形成する工程が、
前記トレンチの内壁に沿って第１シリコン酸化膜を形成し、前記トレンチ内を埋めるように、第１ドープドシリコン膜を形成する工程と、
前記第２の領域に形成された前記第１シリコン酸化膜および前記第１ドープドシリコン膜を除去し、前記第２の領域の側面に前記シリコン窒化膜を形成する工程と、
前記第１ドープドシリコン膜を掘り下げることにより、前記第１の領域の側面の一部に前記埋め込みシリコン酸化膜を露出させて前記溝を形成する工程とを備えることを特徴とする請求項１〜請求項６のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型トランジスタを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進むにつれて、平面的に半導体素子の占める領域も減少してきている。具体的には、例えば、トランジスタの形成される領域（活性領域）の大きさが次第に減少してきている。そして、活性領域の大きさの減少に伴うプレナー型トランジスタのチャネル長やチャネル幅の減少によって、短チャネル効果等の問題が発生している。
この問題を解決するために、プレナー型トランジスタに代えて、微細化された狭い領域でもチャネル長及びチャネル幅を増加させることができる縦型トランジスタを用いることが提案されている。
【０００３】
縦型トランジスタを、ＭＯＳ型トランジスタで構成する場合、ソースあるいはドレインとなる一対の拡散層の一方を、基板の深い位置に形成しなければならない。また、縦型トランジスタを備えるＤＲＡＭを形成する場合には、深い溝の底部にビット線も形成しなければならない。
縦型トランジスタの拡散層の一方や、縦型トランジスタを備えるＤＲＡＭのビット線を形成するには、極めて高い加工精度を有するリソグラフィやドライエッチング技術を用いる必要がある。このことが縦型トランジスタを製造する上での大きな問題となっている。
【０００４】
具体的には、例えば、特許文献１には、縦型のＭＯＳトランジスタを備える半導体装置およびその製造方法が記載されている。特許文献１に記載の製造方法では、深い溝の片側側壁のみに保護膜を形成する手段として、リソグラフィによってパターン形成するホトレジスト膜を用いることが記載されている。
しかし、狭くて深い溝の底に形成されたホトレジスト膜の左右いずれか半分のみを露光し、現像処理して、未露光部のホトレジスト膜を残存させて保護膜とすることは、極めて高度な技術であり、大量生産が要求される半導体装置の製造方法としては実用性に欠ける。
【０００５】
また、縦型トランジスタの製造方法として、リソグラフィを用いずに溝の底に拡散層の一方を形成する方法もある。このような製造方法の一例について、従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である図２９〜図４５を用いて説明する。
まず、図２９に示すように、半導体基板２００上に、溝形成用のマスクとなるシリコン窒化膜２０１を設ける。次に、シリコン窒化膜２０１の所定の位置に開口２０２を形成する。
【０００６】
次に、図３０に示すように、シリコン窒化膜２０１をマスクとし、異方性ドライエッチングを用いて溝２０３を形成する。これにより、紙面に垂直な方向に延在するシリコンピラー２２０ａ、２２０ｂ、２２０ｃが形成される。
次に、図３１に示すように、少なくとも溝２０３の内面に沿ってシリコン酸化膜２０４を形成し、図３２に示すように、ノンドープシリコン膜２０５を、溝２０３を埋めるように全面に形成する。
【０００７】
次に、シリコン酸化膜２０４およびノンドープシリコン膜２０５をエッチバックして、図３３に示すように、溝２０３の底にシリコン酸化膜２０４ａおよびノンドープシリコン膜２０５ａを形成する。これにより、新たな溝２０３ａが形成される。
次に、図３４に示すように、少なくとも溝２０３ａの側面に、シリコン酸化膜２０４ａよりも膜厚の薄いシリコン酸化膜２０６を形成する。
【０００８】
次に、溝２０３ａが埋まらない膜厚のシリコン窒化膜を全面に形成してエッチバックし、図３５に示すように、サイドウォール保護膜２０７を形成する。これにより、新たな溝２０３ｂが形成される。
次に、図３６に示すように、ノンドープシリコン膜２０５ａをエッチバックしてノンドープシリコン膜２０５ｂを形成すると共に溝２０３ｃを形成する。これにより、溝２０３ｂの下に溝２０３ｃが延在する溝２０３ｄが形成される。
【０００９】
次に、溝２０３ｄが埋まらない膜厚の金属膜を形成してエッチバックし、図３７に示すように、サイドウォール２０８を形成する。金属膜からなるサイドウォール２０８は、エッチング犠牲層として用いられる。
なお、サイドウォール２０８を形成するためのエッチバックにより、ノンドープシリコン膜２０５ｂの上面２０５ｃに形成されていたサイドウォール２０８となる金属膜を完全に除去し、図３７に示すように、ノンドープシリコン膜２０５ｂの上面２０５ｃを露出させる。また、サイドウォール２０８を形成するためのエッチバックにおいて、サイドウォール２０８の上面が、図３７に示すように、マスクとして用いているシリコン窒化膜２０１の上面から５０ｎｍ程度掘り下がるようにオーバーエッチングする。
【００１０】
次に、図３８に示すように、溝２０３ｄが埋まるようにシリコン酸化膜２０９を全面に形成する。さらに、図３９に示すように、シリコン酸化膜２０９をエッチバックする。この時、シリコン酸化膜２０９の上面２０９ａがサイドウォール２０８の上面２０８ａよりも上に位置するように調整する。これにより、新たな溝２１０が形成される。
【００１１】
次に、図４０に示すように、溝２１０が埋まらない膜厚のノンドープシリコン膜２１１を全面に形成する。なお、図４０において符号２１１ａは、マスクシリコン窒化膜２０１の上面に形成されたシリコン膜を示し、符号２１１ｂは、溝２１０の左側面に形成されたシリコン膜を示し、符号２１１ｃは、溝２１０の右側面に形成されたシリコン膜を示す。
次に、図４０に示すように、斜めイオン注入法を用い、シリコン膜２１１ａ、２１１ｂには注入され、シリコン膜２１１ｃに注入されないように角度を調整して、リンを注入する。
【００１２】
次に、図４１に示すように、アンモニア水を用いて、リンが注入されていないノンドープシリコン膜２１１ｃを選択的に除去する。これにより、シリコン酸化膜２０９の上面２０９ａの右側半分とサイドウォール保護膜２０７の一部が露出する。なお、アンモニア水を用いたシリコン膜２１１のエッチングにおけるエッチング速度は、シリコンの含有する不純物濃度に依存する。このため、不純物を含有するシリコン膜２１１ａ、２１１ｂをエッチングせずに、不純物を含有しないシリコン膜２１１ｃをエッチングできる。
【００１３】
次に、図４２に示すように、異方性ドライエッチングにより、残存するシリコン膜２１１をマスクとして、溝２１０の右側半分に形成されているシリコン酸化膜２０９の上面２０９ａをエッチバックし、右側側面に形成されているサイドウォール２０８の上部を露出させる。この時、左側側面に形成されているサイドウォール２０８が露出しないように調整する。この調整は、斜めイオン注入法において（図４０参照）、イオンの注入領域を高精度で制御することによって行う。
【００１４】
次に、図４３に示すように、上部が露出した右側側面に形成されているサイドウォール２０８を選択的に除去する。サイドウォール２０８は、金属膜からなるものであるので、過酸化水素含有液で選択的に除去できる。なお、左側側面に形成されているサイドウォール２０８はシリコン酸化膜２０９で覆われているので過酸化水素含有液で除去されない。これにより、溝底に形成されているシリコン酸化膜２０４ａの一部とノンドープシリコン膜２０５ｂの一部とが露出される。
【００１５】
次に、図４４に示すように、マスクとして用いたシリコン膜２１１ａ、２１１ｂを除去する。さらに、図４５に示すように、溝底に露出しているシリコン酸化膜２０４ａとシリコン酸化膜２０９とをエッチング除去し、溝内にシリコン基板２００の側壁２００ａを露出させる。
その後、溝内に露出したシリコン基板２００の側壁２００ａから不純物を導入し、ビット線に接続される拡散層を形成する。
【００１６】
図２９〜図４５を用いて説明した製造方法では、図４５に示すように、縦型トランジスタとなるシリコンピラー２２０ａ、２２０ｂ、２２０ｃの片側だけに拡散層を形成するために、溝内にシリコン基板２００の側壁２００ａを露出させるエッチングにおいて、溝２０３ｄの左側側面にのみ形成された金属膜からなるサイドウォール２０８をエッチングストッパとして用いている。
【００１７】
したがって、図２９〜図４５を用いて説明した製造方法では、溝２０３ｄの右側側面に形成されているサイドウォール２０８を過酸化水素含有液で選択的に除去する（図４３参照）際に、左側側面に形成されたサイドウォール２０８がエッチングされないようにする必要がある。
このため、図２９〜図４５を用いて説明した製造方法では、右側側面に形成されているサイドウォール２０８を除去する前に、左右の側面に形成されたサイドウォール２０８となる金属膜を、右側側面と左側側面とに分離している（図３７参照）。左右の側面に形成されたサイドウォール２０８となる金属膜の分離は、溝２０３ｄの底に配置されているノンドープシリコン膜２０５ｂの上面２０５ｃに形成されていた金属膜を、選択的にエッチバックすることにより行っている。
【００１８】
また、例えば、特許文献２には、縦型半導体メモリデバイス内に埋込みビッドラインを形成する方法および縦型半導体メモリデバイスが記載されている。
また、例えば、特許文献３には、縦型のＭＯＳトランジスタを備える半導体装置およびその製造方法が記載され、トレンチの側壁の両側から半導体基板をエッチングして空洞を形成し、空洞内に埋め込み配線を形成する技術が記載されている。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００９−１０３６６号公報
【特許文献２】特開２０００−２２３６７５号公報
【特許文献３】特開２００９−１８２１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、縦型トランジスタを備える半導体装置においても、さらなる微細化が要求されており、より一層微細化された半導体装置を製造可能な半導体装置の製造方法が要求されている。
しかし、例えば、図２９〜図４５を用いて説明した従来の縦型トランジスタの製造方法では、以下に示すように、半導体装置のさらなる微細化に対応することは、困難であった。
【００２１】
すなわち、図２９〜図４５を用いて説明した従来の縦型トランジスタの製造方法では、半導体装置の微細化が進み、サイドウォール２０８を形成する溝２０３ｄの幅が狭くなると、溝２０３ｄの底に形成されていた金属膜を選択的にエッチバックすることによって、左右の側面に形成されたサイドウォール２０８となる金属膜を、右側側面と左側側面とに分離することが困難になるという問題があった。
【００２２】
また、図２９〜図４５を用いて説明した従来の縦型トランジスタの製造方法では、半導体装置の微細化が進むと、斜めイオン注入法を利用して残存させたシリコン膜２１１をマスクとして、シリコン酸化膜２０９の上面２０９ａをエッチバックし、右側側面に形成されているサイドウォール２０８の上部を露出させる（図４２参照）ことが困難になるという問題があった。
【課題を解決するための手段】
【００２３】
本発明者は、上記課題を解決するために鋭意検討を重ねた。その結果、ピラーを区画するトレンチの底部のビット線が形成される領域に、埋め込みシリコン酸化膜を形成し、埋め込みシリコン酸化膜の内部に埋め込みドープドシリコン膜を形成し、トレンチのビット線が形成される領域よりも上方の領域の側面にシリコン窒化膜を形成して、トレンチのビット線が形成される領域の側面の一部に埋め込みシリコン酸化膜を露出させた溝を形成し、溝の内面にノンドープシリコン膜を形成して、熱処理を施すことにより、以下に示すように、上記課題を解決できることを見出し、本発明の半導体装置の製造方法を想到した。
【００２４】
すなわち、熱処理を施す前の溝は、底面に埋め込みドープドシリコン膜が配置されたものとなっているので、熱処理を施すことで、埋め込みドープドシリコン膜の上面に接して形成されているノンドープシリコン膜に、埋め込みドープドシリコン膜から不純物が拡散されて、新たな埋め込みドープドシリコン膜が形成される。その結果、新たな埋め込みドープドシリコン膜によって、溝の内面に連続して延在していたノンドープシリコン膜が、溝の底面に配置された埋め込みドープドシリコン膜の上面において、自己整合で分離される。
【００２５】
したがって、ピラーの片側だけにビット線に接続されるビット線コンタクトプラグを形成するためのエッチング犠牲層となるノンドープシリコン膜を、ドライエッチングによるエッチバックを用いずに容易に分離でき、ドライエッチングによるエッチバックを用いる場合と比較して、エッチング犠牲層（ノンドープシリコン膜）を形成する溝の幅が狭くなっても、ノンドープシリコン膜を容易に分離できる。
【００２６】
本発明の半導体装置の製造方法は、半導体基板にピラーを区画する複数のトレンチを設ける工程と、トレンチの底部のビット線が形成される領域である第１の領域を覆う埋め込みシリコン酸化膜と、前記埋め込みシリコン酸化膜の内部に埋め込まれた埋め込みドープドシリコン膜と、前記第１の領域よりも上方の領域である第２の領域の側面に形成されたシリコン窒化膜とを有し、前記第１の領域の側面の一部に埋め込みシリコン酸化膜の露出された溝を形成する工程と、溝の内面にノンドープシリコン膜を形成して、熱処理を施すことにより埋め込みドープドシリコン膜の上面に新たな埋め込みドープドシリコン膜を形成する工程とを備えることを特徴とする。
【発明の効果】
【００２７】
本発明の半導体装置の製造方法によれば、ピラーの片側だけにビット線コンタクトプラグを形成するためのエッチング犠牲層となる膜を、ドライエッチングによるエッチバックを用いて分離する場合における深い溝底でのドライエッチング加工の困難さを回避することができ、エッチング犠牲層（ノンドープシリコン膜）を形成する溝の幅が狭くなっても、ドライエッチングによるエッチバックを用いる場合と比較して、エッチング犠牲層となるノンドープシリコン膜を容易に分離できる。
【００２８】
その結果、ノンドープシリコン膜をエッチング犠牲層として用いて、例えば、トレンチの底部のビット線が形成される領域の側面に、ビット線に接続されるビット線コンタクトプラグを形成することができ、ビット線コンタクトプラグを介してビット線に接続されるトランジスタのソース／ドレイン（Ｓ／Ｄ）を構成する一方の拡散層を容易に形成することができる。よって、本発明の半導体装置の製造方法によれば、さらに微細化された高密度の半導体装置を製造できる。
【図面の簡単な説明】
【００２９】
【図１】図１は、本実施形態の半導体装置の製造方法を用いて製造したＤＲＡＭの縦型トランジスタを用いたメモリセルの概観の一部を示す鳥瞰図である。
【図２】図２は、図１に示す鳥瞰図に対応する概略平面図である。
【図３】図３は、図１に示す鳥瞰図に対応する概略断面図である。
【図４】図４は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、図５〜図２８に示す断面図の平面視での位置を示した平面図である。
【図５】図５は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図６】図６は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図７】図７は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図８】図８は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図９】図９は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図１０】図１０は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図１１】図１１は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図１２】図１２は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図１３】図１３は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図１４】図１４は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図１５】図１５は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図１６】図１６は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図１７】図１７は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図１８】図１８は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図１９】図１９は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図２０】図２０は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図２１】図２１は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図２２】図２２は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図２３】図２３は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図２４】図２４は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図２５】図２５は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図２６】図２６は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図２７】図２７は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図２８】図２８は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図であり、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【図２９】従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である。
【図３０】従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である。
【図３１】従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である。
【図３２】従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である。
【図３３】従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である。
【図３４】従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である。
【図３５】従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である。
【図３６】従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である。
【図３７】従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である。
【図３８】従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である。
【図３９】従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である。
【図４０】従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である。
【図４１】従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である。
【図４２】従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である。
【図４３】従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である。
【図４４】従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である。
【図４５】従来の縦型トランジスタの製造方法における製造工程の一部を示す概略断面図である。
【発明を実施するための形態】
【００３０】
本発明の実施形態について、図面を参照して詳細に説明する。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。また、以下の説明において用いる図面は、本発明の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている場合がある。
【００３１】
本実施形態では、本発明の半導体装置の製造方法の一例として、ＤＲＡＭ（Dynamic Random Access Memory）からなる半導体装置の製造方法を説明する。図１は、本実施形態の半導体装置の製造方法を用いて製造したＤＲＡＭの縦型トランジスタを用いたメモリセルの概観の一部を示す鳥瞰図である。図２は、図１に示す鳥瞰図に対応する概略平面図である。図３は、図１に示す鳥瞰図に対応する概略断面図である。
【００３２】
本実施形態のＤＲＡＭは、図１に示すように、シリコンからなる半導体基板１００を掘り込んで形成したシリコンピラー（ピラー）１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂを備えている。各シリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ上には、キャパシタ１０４が形成されている。
【００３３】
また、本実施形態のＤＲＡＭでは、シリコンピラーを取り囲むように、トランジスタのゲート電極を構成するワード線１０６ａ、１０６ｂ、１０６ｃ、１０６ｄと、ビット線１０５ａ、１０５ｂとが、各々異なる高さで且つ直交する方向に延在して形成されている。すなわち、各々のワード線１０６ａ、１０６ｂ、１０６ｃ、１０６ｄはビット線１０５ａ、１０５ｂより高い位置で図１に示すＸ方向に延在しており、各々のビット線１０５ａ、１０５ｂは溝の最深部に形成され、図１に示すＸ方向に直交するＹ方向に延在している。
【００３４】
単位セルを構成するトランジスタは、１本のビット線と２本のワード線で構成される。例えば、シリコンピラー１０１ａは、ビット線１０５ａと、セル領域端部で接続される一対のワード線１０６ａ、１０６ｂとで構成されている。同様にシリコンピラー１０２ａはビット線１０５ａと、一対のワード線１０６ｃ、１０６ｄとで構成されている。他のシリコンピラーも同様である。
【００３５】
ワード線１０６ｂと１０６ｃの間は、絶縁膜（図１においては図示略）で分離されているので、２本のワード線が１つのピラーに接続されたダブルゲートとなっている。また、ビット線は、片側のシリコンピラーだけに接続されている。より詳細には、ビット線は、接続する反対側のシリコンピラーとは、シリコンビラー側面に形成された絶縁膜によって未接続状態になっており、接続するシリコンピラー側の絶縁膜だけを開口してシリコンピラー内に形成された拡散層と接続している。したがって、ビットラインの底面は絶縁膜によってシリコン基板と絶縁されている。
【００３６】
また、本実施形態のＤＲＡＭでは、図１および図２に示すように、シリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ、１０２ｃ、１０３ａ、１０３ｂ、１０３ｃが、Ｘ方向およびＸ方向に垂直なＹ方向に規則的に配置されている。なお、図２においては、説明の便宜上９個のシリコンピラーを記載しているが、これに限るものではなく、数千〜数十万個のシリコンピラーと、数百〜数千本のビット線およびワード線が配置されていてもよい。
【００３７】
図２に示すように、Ｘ方向に配置された各シリコンピラーの間には、Ｙ方向に延在するビット線１０５ａ、１０５ｂが形成される。各ビット線は、Ｙ方向に配置された複数のシリコンピラーで共有されている。例えば、ビット線１０５ａは、シリコンピラー１０１ａ、１０２ａ、１０３ａで共有されている。
【００３８】
また、各ワード線は、ダブルゲート構造となっている。すなわち、平面視矩形の柱状の一つのピラーの一対の対向する側面に、ワード線となる一対のゲート電極が形成されている。例えば、シリコンピラー１０３ａでは、シリコンピラー１０３ａの対向する側面１０３ａａ、１０３ａｂにそれぞれゲート絶縁膜を介して接するように、一対のワード線１０６ｆ、１０６ｅが配置されている。ワード線１０６ｆとワード線１０６ｅとは、図１および図２に示すように、メモリセル端部において接続されており、同電位となっている。各々の一対のワード線は、Ｘ方向に配置された複数のシリコンピラーで共有されている。
【００３９】
次に、図３を用いて、本実施形態のＤＲＡＭのメモリセルに備えられた縦型トランジスタについて詳細に説明する。
図３に示すように、シリコンからなる半導体基板１００には、複数のトレンチ１０８、１０８が形成されている。トレンチ１０８、１０８は、トランジスタのチャネルとなる各シリコンピラー１０１ａ、１０１ｂ、１０１ｃを区画している。
【００４０】
各トレンチ１０８の底部には、図３に示すように、埋め込みシリコン酸化膜１０９ａを介してビット線１０５ａ、１０５ｂが埋め込まれている。ビット線１０５ａ、１０５ｂは、ビット線コンタクトプラグ１１６ａを介して、各シリコンピラーの下部に形成されたトランジスタのソース／ドレイン（Ｓ／Ｄ）を構成する一方の拡散層１１８と接続されている。また、各々のシリコンピラー１０１ａ、１０１ｂ、１０１ｃの上部には、トランジスタの他方のＳ／Ｄを構成する拡散層３１０（図１においては図示略）が形成されている。
【００４１】
拡散層３１０の上には、コンタクトプラグ３１２（図１においては図示略）を介してキャパシタ１０４が形成されている。キャパシタ１０４は、図３に示すように、下部電極３１３ａと容量絶縁膜３１３ｂと上部電極３１３ｃとを備えている。
また、図３に示すように、各々のシリコンピラー１０１ａ、１０１ｂ、１０１ｃおよびコンタクトプラグ３１２は、シリコン窒化膜１０７と層間絶縁膜３１１とにより絶縁分離されている。
【００４２】
本実施形態のＤＲＡＭでは、例えば、シリコンピラー１０１ｂを含むトランジスタに注目すると、シリコンピラー１０１ｂと、ビット線１０５ｂに接続された一方のＳ／Ｄとなる拡散層１１８と、シリコンピラー１０１ｂの両側壁に配置された一対のゲート電極（ワード線１０６ａ、１０６ｂ）と、シリコンピラー１０１ｂの上部に設けられ、キャパシタ１０４に接続された他方のＳ／Ｄとなる拡散層３１０とによって、一つの縦型トランジスタが構成されている。
【００４３】
「製造方法」
次に、図１〜図３に示すＤＲＡＭの製造方法について図面を用いて説明する。図４〜図２８は、図１〜図３に示すＤＲＡＭの製造方法を説明するための工程図である。図４は、図５〜図２８に示す断面図の平面視での位置を示した平面図であり、図５〜図２８は、製造途中の図１〜図３に示すＤＲＡＭの図４のＡ−Ａ’線に対応する断面図である。
【００４４】
図１〜図３に示すＤＲＡＭを製造するには、半導体基板１００にシリコンピラーを区画する複数のトレンチ１０８を設ける工程と、シリコンピラーの下部に形成され、ビット線１０５ａ、１０５ｂに接続された一方の拡散層１１８を設ける工程と、シリコンピラーの側壁にワード線となるゲート電極を設ける工程と、シリコンピラーの上部に他方の拡散層３１０を設ける工程とを行う。
【００４５】
まず、図４および図５に示すように、シリコンからなる半導体基板１００上に、例えば、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、厚さ２００ｎｍのシリコン窒化膜１０７を成膜する。
次に、フォトリソグラフィおよびドライエッチングを用いて、図５に示すように、シリコン窒化膜１０７に、図４に示すＹ方向に延在し、底部に半導体基板１００が露出されたビット線開口１０５ｃを形成する。ビット線開口１０５ｃの幅Ｗ１は例えば４５ｎｍとすることができる。
【００４６】
次に、図６に示すように、シリコン窒化膜１０７をマスクとして用いて半導体基板１００を異方性ドライエッチングし、半導体基板１００にシリコンピラーを区画する複数のトレンチ１０８を設ける。
トレンチ１０８の深さＨ１は、２５０〜３００ｎｍの範囲であることが好ましい。半導体基板１００の異方性ドライエッチングにおいては、例えば、下記条件に設定した誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）による反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いることができる。
【００４７】
反応性イオンエッチングの条件は、ソースパワー：１０００Ｗ、高周波パワー：５０〜２００Ｗ、圧力：５〜２０ｍＴｏｒｒ、半導体基板温度：２０〜４０℃、エッチングガス及び流量：六フッ化硫黄（ＳＦ６）［９０ｓｃｃｍ］、塩素（Ｃｌ２）［１００ｓｃｃｍ］とすることができる。
次に、加熱温度を８００〜９００℃とした熱酸化法により、図７に示すように、トレンチ１０８の内壁にシリコン酸化膜１０９を形成する。シリコン酸化膜１０９は、後の工程で一部除去され、最終的に溝底に形成されるビット線１０５ａ、１０５ｂと半導体基板１００との絶縁を保持する埋め込みシリコン酸化膜１０９ａとなるものである。
【００４８】
トレンチ１０８の底面におけるシリコン酸化膜１０９の膜厚Ｔ１は、リーク電流を抑制するために６ｎｍ以上の膜厚であることが好ましく、１０ｎｍ程度であることがより好ましい。トレンチ１０８内におけるシリコン酸化膜１０９の膜厚は、微細溝内における熱酸化法の特性のために、底面における膜厚Ｔ１よりも側面における膜厚の方が厚く形成される。具体的には、例えば、トレンチ１０８の底面におけるシリコン酸化膜１０９の膜厚Ｔ１が１０ｎｍである場合、トレンチ１０８の側面には底面より厚い膜厚１５ｎｍ程度のシリコン酸化膜１０９が形成される。
【００４９】
しかし、例えば、トレンチ１０８の開口の幅が４５ｎｍしかないトレンチ１０８の側面に、膜厚１５ｎｍのシリコン酸化膜１０９が形成されてしまうと、残存するトレンチ１０８の幅Ｗ２は１５ｎｍと非常に狭くなってしまう。このため、後の工程においてトレンチ１０８の側面に、保護用のシリコン窒化膜や犠牲層などを積層形成すると、トレンチ１０８自体が閉塞してしまい、ビット線１０５ａ、１０５ｂを形成できなくなる恐れがある。
【００５０】
本実施形態においては、この問題を回避するために、トレンチ１０８内に形成されたシリコン酸化膜１０９のうち、トレンチ１０８の底部のビット線１０５ａ、１０５ｂが形成される領域である第１の領域よりも上方の領域である第２の領域に形成されたシリコン酸化膜１０９を一旦除去して、除去した側面に薄い膜厚のシリコン酸化膜を形成する。その工程について図８から図１０を用いて説明する。
【００５１】
すなわち、図７に示すように、トレンチ１０８の内壁に沿って、底面における膜厚Ｔ１が１０ｎｍ程度となるようにシリコン酸化膜１０９を形成する。その後、図８に示すように、トレンチ１０８内を埋めるように、全面に減圧ＣＶＤ法によりドープドシリコン（ＤＯＰＯＳ：Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）膜１１０を形成する。
ＤＯＰＯＳ膜１１０に含有される不純物としては、例えばボロンを用いることができる。また、ＤＯＰＯＳ膜１１０に含有される濃度は、１×１０２０〜１×１０２１／ｃｍ３の範囲とすることが望ましい。また、ＤＯＰＯＳ膜１１０を形成する際には、原料ガスとして、モノシラン（ＳｉＨ４）と３塩化ホウ素（ＢＣｌ3）を用いることができ、成膜温度は４５０℃程度、成膜圧力は４０Ｐａ程度とすることができる。
【００５２】
次に、ＤＯＰＯＳ膜１１０およびシリコン酸化膜１０９をエッチバックして、図９に示すように、各々の上面がトレンチ１０８の底面からの高さＨ２が１００ｎｍ程度となる位置まで掘り下げる。
ＤＯＰＯＳ膜１１０およびシリコン酸化膜１０９をエッチバックするには、例えば、先にＤＯＰＯＳ膜１１０を異方性ドライエッチングにより所定の深さまで掘り下げて埋め込みＤＯＰＯＳ膜１１０ａを形成し、その後、埋め込みＤＯＰＯＳ膜１１０ａをマスクとして、露出したシリコン酸化膜１０９をウエットエッチングにより除去する方法を用いることができる。また、この方法に代えて、ＤＯＰＯＳ膜１１０およびシリコン酸化膜１０９を等速エッチング条件で、異方性ドライエッチングする方法を用いることもできる。
【００５３】
このようにして、図９に示すように、各々の上面の位置が同じで、トレンチ１０８の底部を覆う埋め込みシリコン酸化膜１０９ａと、埋め込みシリコン酸化膜１０９ａの内部に埋め込まれた埋め込みＤＯＰＯＳ膜１１０ａとが形成される。これにより、埋め込みシリコン酸化膜１０９ａと埋め込みＤＯＰＯＳ膜１１０ａの上面より上方に、新たな溝１０８ａが形成される。
【００５４】
なお、図９に示す埋め込みＤＯＰＯＳ膜１１０ａの上面より下に位置するトレンチ１０８の領域は、ビット線１０５ａ、１０５ｂが形成される領域である第１の領域に相当し、埋め込みＤＯＰＯＳ膜１１０ａの上面より上方に新たに形成された溝１０８ａの領域は、第１の領域よりも上方の領域である第２の領域に相当する。
次に、図１０に示すように、加熱温度を、例えば６００〜８００℃とした熱酸化法により、第２の領域である溝１０８ａの側面に、膜厚Ｔ２が３ｎｍ程度の側壁シリコン酸化膜１１１を形成することにより、新たな溝１１２が形成される。
【００５５】
このようにして得られた溝１１２の開口幅Ｗ３は、トレンチ１０８の側面に、単にシリコン酸化膜１０９を形成した場合の開口幅Ｗ２と比較して、十分に広いものとなる、例えば、トレンチ１０８の開口の幅が４５ｎｍであり、側壁シリコン酸化膜１１１の膜厚Ｔ２が３ｎｍである場合、３９ｎｍ確保される。
なお、側壁シリコン酸化膜１１１は形成することが好ましいが、形成しなくてもよい。
【００５６】
次に、溝１１２の内面を含む全面に、厚さ５ｎｍ程度のシリコン窒化膜をＣＶＤ法により形成し、異方性ドライエッチングによりエッチバックすることにより、図１１に示すように、シリコン窒化膜からなるサイドウォール保護膜１１３（シリコン窒化膜）を形成する。
このようにして形成されたサイドウォール保護膜１１３は、溝１１２の側面と埋め込みシリコン酸化膜１０９ａの上面とを覆い、埋め込みＤＯＰＯＳ膜１１０ａの上面を露出させるものであり、後のウエットエッチング工程において、側壁シリコン酸化膜１１１のエッチングを防止する役割を有する。
【００５７】
なお、サイドウォール保護膜１１３を形成するためのシリコン窒化膜のエッチバックにおいて、シリコン窒化膜１０７上に形成されたシリコン窒化膜および埋め込みＤＯＰＯＳ膜１１０ａ上に形成されたシリコン窒化膜は除去される。また、溝１１２の側面にサイドウォール保護膜１１３が形成されてなる新たな溝１１２ａは、溝幅Ｗ４が２９ｎｍ程度のものとなる。
【００５８】
次に、溝１１２ａ内に、表面の露出している埋め込みＤＯＰＯＳ膜１１０ａをエッチバックし、図１２に示すように、掘り下げて埋め込みＤＯＰＯＳ膜１１０ｂとする。これにより、９０ｎｍ程度であった埋め込みＤＯＰＯＳ膜１１０ａの垂直方向の厚さは、４０ｎｍ程度掘り下げられて５０ｎｍ程度の埋め込みＤＯＰＯＳ膜１１０ｂとなる。また、ＤＯＰＯＳ膜１１０ａが掘り下げられた領域には、側面の一部に埋め込みシリコン酸化膜１０９ａの露出された新たな溝１１２ｂが形成され、その上方に形成されていた溝１１２ａと併せて溝１１２ｃを形成する。
【００５９】
次に、埋め込みＤＯＰＯＳ膜１１０ｂの上面１１０ｃにおける自然酸化膜の除去等の清浄化処理を行なう。
その後、図１３に示すように、溝１１２ｃの内面を含む全面に、ＣＶＤ法などにより、厚さ７ｎｍ程度のノンドープシリコン膜１１４を形成する。これにより、埋め込みＤＯＰＯＳ膜１１０ｂの上面１１０ｃにおいて、埋め込みＤＯＰＯＳ膜１１０ｂとノンドープシリコン膜１１４とが接触する。ノンドープシリコン膜１１４は、シリコンピラー１０８の片側だけにビット線コンタクトプラグ１１６ａを形成するためのエッチング犠牲層となるものである。
【００６０】
ノンドープシリコン膜１１４は、後のエッチング工程において、不均一なエッチングの原因となる結晶粒の影響による表面の凹凸が現れにくい非晶質シリコン膜からなるものとすることが好ましい。非晶質シリコン膜は、結晶面方位に依存する成長速度の差が生じないので、表面を極めて平坦に形成することができる。非晶質シリコン膜は、例えば、モノシランを原料ガスとして、成膜温度を５４０℃以下とすることにより形成できる。
また、図１３に示すように、側面にノンドープシリコン膜１１４の形成された溝１１２ｃの溝幅Ｗ５は１５ｎｍ程度とのものなる。
【００６１】
次に、１０００℃程度の温度で１０ｓｅｃ程度熱処理するＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）処理を行なう。このことにより、図１４に示すように、埋め込みＤＯＰＯＳ膜１１０ｂに含有されているボロンを、ノンドープシリコン膜１１４に拡散させて、ボロンのドープされた新たな埋め込みＤＯＰＯＳ膜１１４ａを形成する。以下、図１４および図１５を用いて、ＲＴＡ処理を行うことによる新たな埋め込みＤＯＰＯＳ膜１１４ａの形成方法について詳細に説明する。
【００６２】
図１５は、図１４の一部を拡大して示した拡大断面図である。図１４および図１５に示すように、ＲＴＡ処理を行う前の工程において、トレンチ１０８の第１の領域（トレンチ１０８の底部のビット線１０５ａ、１０５ｂが形成される領域）には、埋め込みシリコン酸化膜１０９ａに埋め込まれた埋め込みＤＯＰＯＳ膜１１０ｂが形成されており、埋め込みＤＯＰＯＳ膜１１０ｂの上面１１０ｃに接してノンドープシリコン膜１１４が形成されている。
【００６３】
この状態でＲＴＡ処理を施すことにより、埋め込みＤＯＰＯＳ膜１１０ｂに含有されていた不純物であるボロンが、埋め込みＤＯＰＯＳ膜１１０ｂの上面に接して形成されているノンドープシリコン膜１１４に拡散して、ボロンのドープされた新たな埋め込みＤＯＰＯＳ膜１１４ａが埋め込みＤＯＰＯＳ膜１１０ｂの上面に形成される。
この結果、溝１１２ｃの内面に連続して延在していたノンドープシリコン膜１１４（図１３参照）は、図１５に示すように、埋め込みＤＯＰＯＳ膜１１０ｂの上面１１０ｃにおいて、新たな埋め込みＤＯＰＯＳ膜１１４ａによって分離される。したがって、ノンドープシリコン膜１１４は、図１５に示すように、溝１１２ｃの左側面に形成されたノンドープシリコン膜１１４ｂと、溝１１２ｃの右側面に形成されたノンドープシリコン膜１１４ｃとを有するものとなる。
【００６４】
なお、このＲＴＡ処理により、非晶質シリコン膜で形成したノンドープシリコン膜１１４は、多結晶シリコン膜に変換される。しかし、ノンドープシリコン膜１１４の表面の平坦性は元のまま保持されるので、ノンドープシリコン膜１１４のエッチングには悪影響を及ぼさない。
【００６５】
次に、シリコン窒化膜１０７上に形成され、表面に露出されたノンドープシリコン膜１１４と、溝１１２ｃの両側の側面に形成されたノンドープシリコン膜１１４ｂ、１１４ｃのうち片側（一方の側）のノンドープシリコン膜の上部とにのみ不純物を注入する。本実施形態においては、図１６に示すように、斜めイオン注入法によりノンドープシリコン膜にフッ化ボロン（ＢＦ２）を注入する。
なお、溝１１２ｃの側面に形成されたノンドープシリコン膜１１４ｂ、１１４ｃへの不純物の注入は、後の工程で説明するビット線コンタクトプラグ１１６ａを形成するべきピラーと反対側の側壁に形成されたノンドープシリコン膜に対して実施する。
【００６６】
本実施形態においては、溝１１２ｃの左側面に形成されたノンドープシリコン膜１１４ｂに不純物を注入する場合を例に挙げて説明する。シリコン窒化膜１０７上に形成されたノンドープシリコン膜１１４と、溝１１２ｃの左側面に形成されたノンドープシリコン膜１１４ｂに不純物を注入することにより、図１６に示すように、シリコン窒化膜１０７上にボロンを含有するＤＯＰＯＳ膜１１４ｅが形成されるとともに、溝１１２ｃの左側面上部にＤＯＰＯＳ膜１１４ｄが形成される。
【００６７】
斜めイオン注入法によるフッ化ボロン（ＢＦ２）の注入の条件は、例えば、加速エネルギー５ｋｅＶ、注入ドーズ量１Ｅ１５ｃｍ−２、注入角度１５°とすることができる。注入角度とは、半導体基板１００の表面に対する垂線からの傾斜角を意味している。ただし、注入角度は、ノンドープシリコン膜１１４の形成された溝１１２ｃの開口の幅や、ノンドープシリコン膜１１４の膜厚を考慮して変更することができる。
なお、溝１１２ｃの左側面に形成されたノンドープシリコン膜１１４ｂのうち不純物の注入される領域の深さ方向の長さ（図１６において符号Ｃで示す）は、注入の条件を調整することにより８０ｎｍ程度となるようにすることが好ましい。
【００６８】
次に、図１７に示すように、ノンドープシリコン膜１１４の形成された溝１１２ｃ内を埋めるように全面にシリコン酸化膜からなる絶縁膜１１５を形成する。さらに、図１８に示すように、異方性ドライエッチングにより絶縁膜１１５をエッチバックして、埋め込み絶縁膜１１５ａを形成する。
絶縁膜１１５のエッチバックにおいては、埋め込み絶縁膜１１５ａの上面が、ＤＯＰＯＳ膜１１４ｄの下面、すなわち溝１１２ｃの左側面に形成されたノンドープシリコン膜１１４ｂの上面よりも高く、かつ、溝１１２ｃの右側面に形成されたノンドープシリコン膜１１４ｃが露出される位置となるようにされる。
【００６９】
さらに詳しく述べると、図１８に示すように、埋め込み絶縁膜１１５ａの上面とＤＯＰＯＳ膜１１４ｄの下面との高さの差をＨ２とし、埋め込み絶縁膜１１５ａの上面と溝１１２ｃの底部に形成されている新たな埋め込みＤＯＰＯＳ膜１１４ａの上面との高さの差をＨ３とした場合、Ｈ２／Ｈ３の比が１／２０以上１／３以下となるように、埋め込み絶縁膜１１５ａの上面の位置をエッチバック条件により制御することが好ましい。
【００７０】
これは、以下の理由による。すなわち、次の工程において、アンモニア水（ＮＨ３）によるウエットエッチングにより、ノンドープシリコン膜１１４をエッチングする場合、ノンドープシリコン膜１１４のエッチング速度は、ＤＯＰＯＳ膜１１４ａ、１１４ｄ、１１４ｅのエッチング速度の１０倍速い値を示す。逆に言えば、１０倍しか速くない。
したがって、上述したＨ２／Ｈ３比が１／２０未満であると、Ｈ３部分に配置されている溝１１２ｃの右側面に形成されたノンドープシリコン膜１１４ｃをエッチングしている間に、Ｈ２部分に配置されているＤＯＰＯＳ膜１１４ｄもエッチング除去されてしまう虞がある。ＤＯＰＯＳ膜１１４ｄが除去されると、ＤＯＰＯＳ膜１１４ｄの下に連続して配置されている溝１１２ｃの左側面に形成されたノンドープシリコン膜１１４ｂが露出して、エッチングされ、消滅してしまう虞がある。また、Ｈ２／Ｈ３比が１／３を超えると、埋め込み絶縁膜１１５ａがＤＯＰＯＳ膜１１４ｅの上面に残存した状態となり、溝１１２ｃの右側面に形成されたノンドープシリコン膜１１４ｃを露出させることができず、ノンドープシリコン膜１１４ｃをエッチングできなくなる虞がある。
【００７１】
本実施形態においては、埋め込み絶縁膜１１５ａの上面の位置は、ＤＯＰＯＳ膜１１４ｅの上面から４０ｎｍ程度の深さとなるように形成することが好ましい。また、埋め込み絶縁膜１１５ａの上面とＤＯＰＯＳ膜１１４ｄの下面との高さの差（Ｈ２）が４０ｎｍ程度、埋め込み絶縁膜１１５ａの上面と溝１１２ｃの底部に形成されている新たな埋め込みＤＯＰＯＳ膜１１４ａの上面との高さの差（Ｈ３）が３１７ｎｍ程度、Ｈ２／Ｈ３比が約１／８であることが好ましい。
【００７２】
なお、本実施形態においては、表面に露出されたノンドープシリコン膜１１４と、片側（一方の側）のノンドープシリコン膜１１４ｂの上部に不純物を注入した後に、埋め込み絶縁膜１１５ａを形成しているが、表面に露出されたノンドープシリコン膜１１４と、片側のノンドープシリコン膜１１４ｂの上部に不純物を注入する前に、埋め込み絶縁膜１１５ａを形成してもよい。
【００７３】
次に、エッチング液としてアンモニア水（ＮＨ３）を用いるウエットエッチングにより、図１９に示すように、ノンドープシリコン膜１１４をエッチングし、除去する。これにより、サイドウォール保護膜１１３と埋め込み絶縁膜１１５ｂとに挟まれたスリット状の溝１１５ｂが形成され、溝１１５ｂの底部に、ボロンのドープされた新たな埋め込みＤＯＰＯＳ膜１１４ａと、埋め込みシリコン酸化膜１０９ａのうち、新たな埋め込みＤＯＰＯＳ膜１１４ａの上面とサイドウォール保護膜１１３の底面との間に挟まれた第１の領域の一部に配置されたシリコン酸化膜１０９ｂとが露出する。
【００７４】
アンモニア水（ＮＨ３）によるウエットエッチングでは、ノンドープシリコン膜１１４ｃのエッチング速度に比較して、新たな埋め込みＤＯＰＯＳ膜１１４ａのエッチング速度が遅い。したがって、溝１１２ｃの右側面（他方の側）に形成されたノンドープシリコン膜１１４ｃのエッチングを上面から高速で進行させて、新たな埋め込みＤＯＰＯＳ膜１１４ａが露出した段階でエッチングを停止させることができる。これにより、エッチングが、溝１１２ｃの左側面（一方の側）に形成されているノンドープシリコン膜１１４ｂにまで連続して進行する問題を回避して、溝１１２ｃの右側面に形成されたノンドープシリコン膜１１４ｃのみを選択的に除去することが可能となる。
【００７５】
次に、等方性ドライエッチングにより、図２０に示すように、イオン注入され、基板表面に残存しているＤＯＰＯＳ膜１１４ｄ、１１４ｅを除去する。
次に、フッ化水素酸含有溶液によるウエットエッチングにより、図２１に示すように、溝１１５ｂの底部における第１の領域（ビット線１０５ａ、１０５ｂが形成される領域）の一部に側面が露出しているシリコン酸化膜１０９ｂと、埋め込み絶縁膜１１５ａとを除去する。
【００７６】
このことにより、図２１に示すように、サイドウォール保護膜１１３の底面と新たな埋め込みＤＯＰＯＳ膜１１４ａとの間の位置に、半導体基板１００の一部を露出させる側面開口１００ａが形成される。側面開口１００ａは、最終的にビット線コンタクトプラグ１１６ａが形成されるものである。
なお、側面開口１００ａを形成するためのウエットエッチングにおいては、図２１に示すように、トレンチ１０８の左側面に形成されている埋め込みシリコン酸化膜１０９ａは、溝１１２ｃの左側面に形成されているノンドープシリコン膜１１４ｂで保護されているため、エッチングされずに残存する。
また、第２の領域（ビット線１０５ａ、１０５ｂが形成される領域よりも上方の領域）に形成されている側壁シリコン酸化膜１１１は、サイドウォール保護膜１１３で保護されているため、エッチングされずに残存する。
【００７７】
次に、図２２に示すように、溝内に露出したノンドープシリコン膜１１４ｂと新たな埋め込みＤＯＰＯＳ膜１１４ａとを等方性エッチングにより除去する。このとき、側面開口１００ａに露出しているシリコン基板１００もわずかにエッチングされるが、拡散層１１８の形成には影響しない。これにより、図１２で形成した溝１１２ｃが露出され、溝１１２ｃの側面開口１００ａが露出された状態となる。
【００７８】
次に、側面開口１００ａに露出している半導体基板１００に形成された自然酸化膜を除去する等の清浄化処理を行なう。その後、ＣＶＤ法などにより、図２３に示すように、溝１１２ｃを埋め込むように、全面にヒ素を含有するＤＯＰＯＳ膜１１６を形成する。これにより、側面開口１００ａに露出している半導体基板１００に接触してＤＯＰＯＳ膜１１６が形成される。
なお、ＤＯＰＯＳ膜１１６を形成する際には、例えば、原料ガスとしてモノシランとアルシン（ＡｓＨ３）とを用いることができる。
【００７９】
次に、異方性ドライエッチングにより、図２４に示すように、ＤＯＰＯＳ膜１１６および埋め込みＤＯＰＯＳ膜１１０ｂをエッチバックする。この異方性ドライエッチングでは、サイドウォール保護膜１１３がマスクとなって、側面開口１００ａに形成されたＤＯＰＯＳ膜１１６が残存されることにより、ビット線コンタクトプラグ１１６ａが形成される。また、この異方性ドライエッチングでは、トレンチ１０８の底に形成されている埋め込みシリコン酸化膜１０９ａがエッチングストッパとなって、埋め込みＤＯＰＯＳ膜１１０ｂが除去される。
【００８０】
トレンチ１０８の底に形成されている埋め込みシリコン酸化膜１０９ａは、埋め込みＤＯＰＯＳ膜１１０ｂを除去する異方性ドライエッチングによって、薄膜化するなどのダメージを受ける。また、埋め込みシリコン酸化膜１０９ａは、埋め込みＤＯＰＯＳ膜１１０ｂを除去する異方性ドライエッチングによって表面が露出されるので、次の工程でサイドウォール保護膜１１３を除去する段階や、新たな埋め込みＤＯＰＯＳ膜１１４ａを形成する前処理として行われる埋め込みＤＯＰＯＳ膜１１０ｂの上面１１０ｃの清浄化処理においてもダメージを受ける。
【００８１】
トレンチ１０８の底に形成されている埋め込みシリコン酸化膜１０９ａの厚みは、これらのダメージによる影響を受けても問題が生じないように、十分に厚くすることが好ましい。具体的には、図７に示す工程において、トレンチ１０８の内壁に沿ってシリコン酸化膜１０９を形成する際に、底面における膜厚Ｔ１が６ｎｍ以上となるようにすることが好ましく、１０ｎｍ程度となるようにすることがより好ましい。
【００８２】
トレンチ１０８の底に形成されている埋め込みシリコン酸化膜１０９ａの厚みは、上記ダメージの影響により、ビット線と半導体基板との間にリーク電流が発生したり、隣接ビット線間でリーク電流が発生したりする問題が生じないように、厚いほど好ましい。
【００８３】
次に、シリコン窒化膜からなるサイドウォール保護膜１１３を選択的に除去し、図２５に示すように、側壁シリコン酸化膜１１１を露出させる。これにより、第１の領域（トレンチ１０８の底部のビット線１０５ａ、１０５ｂが形成される領域）には溝１１２ｄが形成され、第１の領域よりも上方の領域である第２の領域には溝１１２ｅが形成される。
次に、溝１１２ｄ内および溝１１２ｅ内を含む全面に、図２６に示すように、厚さ４ｎｍの窒化チタン膜１１７をＣＶＤ法により形成する。窒化チタン膜１１７をＣＶＤ法により形成する場合、例えば、原料ガスとして、四塩化チタンとアンモニアを用い、温度６５０℃で形成することができる。
【００８４】
なお、窒化チタン膜１１７を形成するのに先立ち、窒化チタン膜１１７を形成する反応室と同じ反応室において、四塩化チタンをプラズマ化して半導体基板１００の全面に厚さ１ｎｍのチタン膜を形成することが好ましい。チタン膜は、ヒ素を含有するＤＯＰＯＳ膜からなるビット線コンタクトプラグ１１６ａの表面において、堆積されると同時に低抵抗のチタンシリサイドを形成する。これにより、ビット線コンタクトプラグ１１６ａのコンタクト抵抗を低減することができる。なお、ビット線コンタクトプラグ１１６ａの他の部位の絶縁膜上に形成されたチタン膜は、窒化チタン膜１１７の形成時に窒化されて、窒化チタン膜１１７に変換される。
【００８５】
また、この窒化チタン膜１１７の形成時の熱処理において、ヒ素を含有するＤＯＰＯＳ膜からなるビット線コンタクトプラグ１１６ａからシリコン基板１００にヒ素が拡散し、拡散層１１８が形成される。
なお、拡散層１１８の形成は、図２４に示す工程において、ヒ素を含有するＤＯＰＯＳ膜からなるビット線コンタクトプラグ１１６ａを、側面開口１００ａに埋め込み形成した後に連続して行なっても良い。
【００８６】
次に、図２７に示すように、窒化チタン１１７膜の形成された溝１１２ｄおよび溝１１２ｅを埋め込むように、ＣＶＤ法により全面にタングステン膜１１９を形成する。
次に、図２８に示すように、タングステン膜１１９と窒化チタン膜１１７とを異方性ドライエッチングにより、埋め込みシリコン酸化膜１０９ａの上面の位置までエッチバックする。これにより、埋め込みシリコン酸化膜１０９ａの内側に、埋め込み窒化チタン１１７ａと埋め込みタングステン１１９ａとからなるビット線１０５ａ、１０５ｂが形成される。ビット線１０５ａ、１０５ｂは、図示しないチタンシリサイドとビット線コンタクトプラグ１１６ａとを介して拡散層１１８と接続されている。
【００８７】
その後、図１〜図３に示すように、ビット線１０５ａ、１０５ｂの配置されている領域よりも上方に位置する第２の領域において、ビット線１０５ａ、１０５ｂの延在方向に直交する方向に延在し、各シリコンピラー１０１ａ、１０１ｂ、１０１ｃの両側壁に配置された一対のゲート電極として機能するワード線を設ける工程と、シリコン窒化膜１０７を除去して各シリコンピラー１０１ａ、１０１ｂ、１０１ｃの上部に拡散層３１０を設ける工程と、拡散層３１０の上にコンタクトプラグ３１２を形成する工程と、コンタクトプラグ３１２の上にキャパシタ１０４を形成する工程と、図示しない配線層を形成する工程などを経て、図１および図３に示したＤＲＡＭとなる半導体装置を完成することができる。
【００８８】
本実施形態の半導体装置の製造方法は、半導体基板１００にシリコンピラーを区画する複数のトレンチ１０８を設ける工程と、トレンチ１０８の底部のビット線１０５ａ、１０５ｂが形成される領域である第１の領域を覆う埋め込みシリコン酸化膜１０９ａと、前記埋め込みシリコン酸化膜１０９ａの内部に埋め込まれた埋め込みドープドシリコン（ＤＯＰＯＳ）膜１１０ｂと、第１の領域よりも上方の領域である第２の領域の側面に形成されたシリコン窒化膜（サイドウォール保護膜１１３）とを有し、第１の領域の側面の一部に埋め込みシリコン酸化膜１０９ａの露出された溝１１２ｃ（図１２参照）を形成する工程と、溝１１２ｃの内面にノンドープシリコン膜１１４を形成して、熱処理を施すことにより埋め込みＤＯＰＯＳ膜１１０ｂの上面に新たな埋め込みドープドシリコン膜１１４ａを形成する工程とを備える方法である。
【００８９】
よって、シリコンピラーの片側だけにビット線コンタクトプラグ１１６ａを形成するためのエッチング犠牲層となる膜を、ドライエッチングによるエッチバックを用いて分離する場合における深い溝底でのドライエッチング加工の困難さを回避することができ、エッチング犠牲層（ノンドープシリコン膜１１４）を形成する溝１１２ｃの幅が狭くなっても、ドライエッチングによるエッチバックを用いる場合と比較して、エッチング犠牲層となるノンドープシリコン膜１１４を容易に分離できる。
【００９０】
その結果、エッチング犠牲層であるノンドープシリコン膜１１４のうち、溝１１２ｃの右側面に形成されたノンドープシリコン膜１１４ｃのみを選択的に除去して、第１の領域の側面に、ビット線１０５ａ、１０５ｂに接続されるビット線コンタクトプラグ１１６ａを形成することができるとともに、ビット線コンタクトプラグ１１６ａを介してビット線１０５ａ、１０５ｂに接続されるトランジスタのソース／ドレイン（Ｓ／Ｄ）を構成する一方の拡散層１１８を容易に形成することができる。よって、本実施形態の半導体装置の製造方法によれば、さらに微細化された高密度の半導体装置を製造できる。
【００９１】
また、本発明の半導体装置の製造方法では、熱処理を施すことにより、埋め込みＤＯＰＯＳ膜１１０ｂの上面に新たな埋め込みドープドシリコン膜１１４ａが形成され、新たな埋め込みドープドシリコン膜１１４ａによって、溝１１２ｃの内面に連続して延在していたノンドープシリコン膜１１４が、溝１１２ｃの底面に配置された埋め込みＤＯＰＯＳ膜１１０ｂの上面において、自己整合で分離される。このため、例えば、エッチング犠牲層となる膜を、ドライエッチングによるエッチバックを用いて分離する場合のように、加工の余裕を考慮して、溝１１２ｃの幅や、溝１１２ｃの右側面に形成されたノンドープシリコン膜１１４ｃと左側面に形成されたノンドープシリコン膜１１４ｂとの間隔を決定する必要がなく、溝１１２ｃの右側面に形成されたノンドープシリコン膜１１４ｃと左側面に形成されたノンドープシリコン膜１１４ｂとを極限まで近接させることができるので、さらに微細化された高密度の半導体装置を製造できる。
【００９２】
また、本発明の半導体装置の製造方法では、ビット線コンタクトプラグ１１６ａを形成するためのエッチング犠牲層としてノンドープシリコン膜を形成するので、例えば、エッチング犠牲層として金属膜を用いる図２９〜図４５を用いて説明した従来の縦型トランジスタの製造方法のように、エッチング犠牲層となる金属膜のエッチバックを行う必要がなく、製造工程を簡略化することができる。したがって、本発明の半導体装置の製造方法は、図２９〜図４５を用いて説明した従来の縦型トランジスタの製造方法と比較して、効率よく、高い歩留まりで製造できる。
【００９３】
また、本実施形態の半導体装置の製造方法では、溝１１２ｃの内面にノンドープシリコン膜１１４を形成して、熱処理を施す工程の後に、溝１１２ｃの両側の側面に形成されたノンドープシリコン膜１１４ｂ、１１４ｃのうち一方の側のノンドープシリコン膜１１４ｂの上部にのみ不純物を注入して、ドープドシリコン膜１１４ｄとする工程と、溝１１２ｃ内を埋める埋め込み絶縁膜１１５ａを、上面が、前記ドープドシリコン膜１１４ｄの下面よりも高く、かつ、他方の側のノンドープシリコン膜１１４ｃが露出される位置となるように形成する工程と、ウエットエッチングにより前記他方の側のノンドープシリコン膜１１４をエッチングし、前記新たな埋め込みドープドシリコン膜１１４ａが露出した段階でエッチングを停止するウエットエッチング工程とを備えている。
【００９４】
すなわち、本実施形態においては、溝１１２ｃ内を埋める埋め込み絶縁膜１１５ａを形成する工程において、斜めイオン注入法を利用して残存させたシリコン膜２１１をマスクとして、溝２１０の右側半分に形成されているシリコン酸化膜２０９の上面２０９ａをエッチバックし、右側側面に形成されているサイドウォール２０８の上部を選択的に露出させる図２９〜図４５を用いて説明した従来の縦型トランジスタの製造方法のように、溝２１０内の一部の領域のみ除去する必要がないので、図２９〜図４５を用いて説明した従来の縦型トランジスタの製造方法と比較して、さらなる微細化に対応しうる高密度の半導体装置を高い歩留まりで効率よく製造できる。
【００９５】
また、本実施形態の半導体装置の製造方法においては、埋め込みドープドシリコン膜１１０ｂと、新たな埋め込みドープドシリコン膜１１４ａと、ドープドシリコン膜１１４ｄとが、不純物としてボロンを含むものであるので、熱処理を施すことにより埋め込みドープドシリコン膜１１０ｂの上面に新たな埋め込みドープドシリコン膜１１４ａを形成できる。また、ウエットエッチング工程において、新たな埋め込みドープドシリコン膜１１４ａおよびドープドシリコン膜１１４ｄと、ノンドープシリコン膜１１４とのエッチング速度差を用いて、ノンドープシリコン膜１１４をエッチングできる。
【００９６】
また、本実施形態の半導体装置の製造方法においては、ウエットエッチング工程において、エッチング液としてアンモニア水を用いているので、新たな埋め込みドープドシリコン膜１１４ａとドープドシリコン膜１１４ｄとをエッチングストッパとして用いて、容易に他方の側のノンドープシリコン膜１１４を選択的にエッチング除去できる。
【符号の説明】
【００９７】
１００…半導体基板、１００ａ…側面開口、１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ、１０２ｃ、１０３ａ、１０３ｂ、１０３ｃ…シリコンピラー（ピラー）、１０４…キャパシタ、１０５ａ、１０５ｂ…ビット線、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ…ワード線、１０７…シリコン窒化膜、１０８…トレンチ、１０９…シリコン酸化膜、１０９ａ…埋め込みシリコン酸化膜、１１０…ＤＯＰＯＳ膜（ドープドシリコン膜）、１１０ａ、１１０ｂ…埋め込みＤＯＰＯＳ膜（埋め込みドープドシリコン膜）、１１１…側壁シリコン酸化膜、１１２ｃ…溝、１１３…サイドウォール保護膜（シリコン窒化膜）、１１４…ノンドープシリコン膜、１１４ａ…新たな埋め込みＤＯＰＯＳ膜（新たな埋め込みドープドシリコン膜）、１１５…絶縁膜、１１５ａ…埋め込み絶縁膜、１１６ａ…ビット線コンタクトプラグ、１１７…窒化チタン膜、１１８、３１０…拡散層、１１９…タングステン膜、３１１…層間絶縁膜、３１２…コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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