(57)【要約】【課題】不良メモリセルの救済効率の高い半導体装置を提供する。【解決手段】複数のメモリセルブロック（ＭＢＡ、ＭＢＢ）と、冗長行メモリセルブロック（ＲＭＢＡ、ＲＭＢＢ）と、複数のメモリセルブロックに共通に設けられ、記憶した不良メモリセルのアドレスと外部から入力されるアドレスとが一致した場合、一致したことを示す結果を出力する冗長フューズブロック（ＲＦＢＬＫ５）と、冗長行メモリセルブロックの冗長救済単位を選択する冗長行選択信号（ＲＸＡ１〜４、ＲＸＢ１〜４）が入力されると冗長救済単位の一つを選択する冗長行ドライバ（ＲＥＤＸＤＡ１〜４、ＲＥＤＸＤＢ１〜４）と、一致したことを示す結果が入力されると、記憶する複数の冗長行ドライバのうちからいずれかの冗長行ドライバを選択するかの選択情報に基づいて冗長行選択信号を出力する冗長行ドライバ選択回路（ＸＲＳ）と、を備える。【選択図】図１
2012022729.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルが行及び列のマトリックス状に配置される複数のメモリセルブロックと、
前記複数のメモリセルブロック各々に対応して配置され、対応するメモリセルブロック内のメモリセルに欠陥がある場合に当該欠陥があるメモリセルを含む行単位と置き換えられる冗長救済単位を、複数有する冗長行メモリセルブロックと、
前記冗長救済単位各々に対応して設けられ、前記複数の冗長救済単位のうちからいずれかの前記冗長救済単位の選択を示す冗長行選択信号が入力されると、前記複数の冗長救済単位のうちから入力された前記冗長行選択信号の示す前記冗長救済単位を選択する冗長行ドライバと、
前記複数のメモリセルブロックに共通に設けられ、前記欠陥があるメモリセルを含む行単位の位置を示す欠陥アドレスの情報を記憶し、記憶された前記欠陥アドレスの情報と、前記複数のメモリセルを行単位で選択する際の当該行単位の位置を示す、外部から入力されるアドレス情報とが一致した場合、一致したことを示す結果を出力する冗長フューズブロックと、
複数の前記冗長行ドライバのうちからいずれかの冗長行ドライバを選択するかの選択情報に基づいて、入力される複数の前記一致したことを示す結果各々を、前記冗長行選択信号として出力する冗長行ドライバ選択回路と、
を備えることを特徴とする半導体装置。
【請求項２】
外部から入力される前記アドレス情報に基づいて前記メモリセルブロックを行単位で選択する行デコーダと、
前記一致したことを示す結果に基づいて、前記欠陥があるメモリセルを含む行単位を前記冗長行メモリセルブロック内の冗長救済単位に置き換えるための行置換制御信号を出力し、前記行デコーダを非活性化し、前記冗長行ドライバを活性化する制御回路と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記冗長フューズブロックは、前記欠陥があるメモリセルを含む行単位の位置を示す欠陥アドレスの情報を記憶する複数のフューズ素子から構成され、それぞれが前記一致したことを示す結果を出力するｎ（ｎ≧２）個のフューズセットを有し、
前記冗長行ドライバ選択回路は、前記ｎ個のフューズセット各々に対応して設けられ、対応する前記フューズセットから前記一致したことを示す結果がそれぞれ入力されるｎ個の不揮発性記憶回路を有し、
前記不揮発性記憶回路各々は、それぞれｍビット（ｍは、メモリセルブロックの数をｐ、一つのメモリセルブロックに対応して設けられる冗長救済単位の数をｑとした場合、２ｍ≧ｐ×ｑを満たす整数）の情報を記憶するｍ個のフューズ素子を有し、
前記冗長行ドライバ選択回路は、前記ｍビットの情報に基づいて前記冗長行選択信号を出力することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
ｎ＜ｐ×ｑであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記冗長フューズブロックが有するｎ個のフューズセットうちの少なくとも一つのフューズセットが有する複数のフューズ素子と、前記少なくとも一つのフューズセットに対応して設けられる前記不揮発性記憶回路が有するｍ個のフューズ素子とは、電極間に電圧が印加されて導通状態となることにより情報が記憶されるアンチフューズから構成されるフューズ素子であることを特徴とする請求項３または請求項４いずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長メモリセルにより不良メモリセルを置換する半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、装置に搭載される記憶素子（メモリセル）が増加するに従い、製造工程において欠陥の発生する割合が大きくなる。このため、半導体装置の歩留まりを上げるため、メモリセルに欠陥が検出された場合、検出された欠陥のあるメモリセル（不良メモリセル）を冗長メモリセルと置き換えることにより救済している。一般的に用いられている置き換え方式は、行または列を救済する置き換え単位として、不良メモリセルを冗長メモリセルへと置き換える。すなわち、不良メモリセルを含むメモリ行（またはメモリ列）を、冗長メモリ行（または冗長メモリ列）へと置き換える。以下、不良メモリセルを含むメモリ行（またはメモリ列）を被救済単位と、冗長メモリ行（または冗長メモリ列）を冗長救済単位として説明する。
【０００３】
不良メモリセルを冗長メモリセルに多き換えた後に不良メモリセルがアクセスされた場合、冗長メモリセルがアクセスされるようにするためには、冗長メモリセルに置き換えられた不良メモリセルの位置を示す情報（アドレス情報）を記憶する必要がある。このため、アドレス情報を記憶する不揮発性記憶素子としてフューズ素子が用いられている。また、アドレス情報は複数ビットで構成されるため、この複数ビット各々のデータを記憶する複数本のフューズ素子が、一つの冗長救済単位毎に設けられている。このようにして、半導体装置内には、複数本のフューズ素子からなるフューズセットが冗長救済単位の個数と同数設けられる。そして、冗長救済単位を使用する場合、置換した不良メモリセルのアドレスを記憶させるため、対応するフューズセット内のフューズを、不良メモリセルのアドレス情報に応じて切断する。
【０００４】
このように冗長救済単位とフューズセットを一対一に対応させる置き換え方式では、冗長救済単位の増加に伴って、置き換えに必要となるフューズセット数も増加し、半導体装置のチップ面積が増大する。特に、複数のメモリセルブロックを有する半導体装置においては、搭載するメモリセル数が増大するにつれ、複数のメモリセルブロック各々において不良となるメモリセルも増えるので、複数のメモリセルブロック各々に対して設けられるフューズセット数も増加してしまう。
そのため、複数のメモリセルブロックを有する半導体装置においては、例えば、特許文献１記載の半導体装置の様に、複数のメモリセルブロックに共通のフューズセットを設けて、フューズセット数の増加を抑えている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−６７８９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、複数のメモリセルブロックを有する半導体装置において、複数のメモリセルブロックに共通のフューズセットを設けても、次に述べる問題点があった。
以下に、図７〜図９を用いて従来における半導体装置の問題点を説明する。
図７は、半導体装置６００のブロック図である。半導体装置６００は、バンクＢａｎｋＡ及びバンクＢａｎｋＢを備える。バンクＢａｎｋＡ及びバンクＢａｎｋＢ各々は、それぞれメモリセルブロックＭＢＡ、メモリセルブロックＭＢＢを有している。
【０００７】
メモリセルブロックＭＢＡ及びメモリセルブロックＭＢＢにおいては、それぞれメモリセル（不図示）が行及び列のマトリックス状に配置されて構成される。それぞれのメモリセルブロック中のメモリセルは、行デコーダＸＤＥＣＡまたは行デコーダＸＤＥＣＢが選択する行選択線（メモリセルブロックＭＢＡではワード線ＷＬＡｊ、メモリセルブロックＭＢＢではワード線ＷＬＢｊ）により、行単位で選択される。
【０００８】
行デコーダＸＤＥＣＡ及び行デコーダＸＤＥＣＢは、それぞれＨレベルのバンク制御信号ＲＤＡ及びバンク制御信号ＲＤＢが入力されると活性化される。また、行デコーダＸＤＥＣＡ及び行デコーダＸＤＥＣＢは、それぞれアドレスプリデコーダＸＰＲＡ及びアドレスプリデコーダＸＰＲＢから入力されるアドレスプリデコード信号により、ワード線ＷＬＡｊ及びワード線ＷＬＢｊにＨレベルの電圧を供給する。
【０００９】
また、バンクＢａｎｋＡ及びバンクＢａｎｋＢ各々は、それぞれ冗長メモリセルブロックＲＭＢＡ、冗長メモリセルブロックＲＭＢＢを有している。
冗長メモリセルブロックＲＭＢＡ及び冗長メモリセルブロックＲＭＢＢ各々は、それぞれリダンダンシーワード線ＲＷＬＡ１〜ＲＷＬＡ４、リダンダンシーワード線ＲＷＬＢ１〜ＲＷＬＢ４により選択される冗長救済単位を４個ずつ有する。
メモリセルブロックＭＢＡ及びメモリセルブロックＭＢＢ毎に、冗長救済単位から構成される冗長メモリセルブロックＲＭＢＡ及び冗長メモリセルブロックＲＭＢＢマが設けられている。
【００１０】
冗長行ドライバＲＥＤＸＤＡｋ（ｋ＝１〜４）には、Ｈレベルのバンク制御信号ＲＤＡが入力され、かつ、Ｌレベルのリダンダンシーイネーブル信号ＲＸＥＢ（行置換制御信号）が反転回路ＩＮＶ１０１を介してＨレベルに反転されて入力されると、活性化される。また、冗長行ドライバＲＥＤＸＤＡｋ（ｋ＝１〜４）は、冗長フューズブロックＲＦＢＬＫ１からリダンダンシー選択信号ＲＸｋ（冗長行選択信号、ｋ＝１〜４）が入力されると、リダンダンシーワード線ＲＷＬＡｋにＨレベルの電圧を供給し、冗長行ドライバに対応して設けられた冗長救済単位内にあるメモリセルすべてを選択する。冗長行ドライバＲＥＤＸＤＢｋ（ｋ＝１〜４）についても、冗長行ドライバＲＥＤＸＤＡｋと同様に、バンク制御信号により活性化され、冗長救済単位内にあるメモリセルの選択動作を行う。
【００１１】
冗長フューズブロックＲＦＢＬＫ１は、４つのフューズセットＸＲＦ１ｉ（Ｘ−ｒｅｄ  ｆｕｓｅ１１〜Ｘ−ｒｅｄ  ｆｕｓｅ１４）から構成され、４つのフューズセットの出力信号が、それぞれリダンダンシー選択信号ＲＸ１〜ＲＸ４である。またノア回路ＮＯＲ１０１は、リダンダンシー選択信号ＲＸ１〜ＲＸ４の否定論理和をとり、リダンダンシーイネーブル信号ＲＸＥＢを出力する。
【００１２】
図８は、図７におけるフューズセットＸＲＦ１ｉ（ｉ＝１〜４）の回路構成図である。
フューズセットＸＲＦ１ｉは、メモリセルブロック中の一つの被救済単位を選択するアドレス情報を、一つのフューズセットＸＲＦ１ｉに記憶しておく。これにより、冗長フューズブロックＲＦＢＬＫ１は、外部から当該アドレス情報が入力された時に、該アドレス情報及び記憶したアドレス情報に基づいて、冗長行ドライバを選択するリダンダンシー選択信号ＲＸｉをＨレベルにする。また、リダンダンシー選択信号ＲＸｉが入力されるノア回路ＮＯＲ１０１は、Ｌレベルのリダンダンシーイネーブル信号ＲＸＥＢを発生する。
【００１３】
次に、メモリセルブロックＭＢＡ及びメモリセルブロックＭＢＢにおいて、不良メモリセルが存在する被救済単位を冗長救済単位へと置き換えて不良メモリセルを救済する場合について、図９のタイミングチャートを用いて説明する。
例えば、バンクＢａｎｋＡ内のメモリセルブロックＭＢＡにおいて、ワード線ＷＬＡｊで選択される一つの被救済単位に不良メモリセルが一つあるとする。つまり、該被救済単位が、リダンダンシーワードＲＷＬＡ１で選択される冗長救済単位へ置き換えられるものとする。また、ワード線ＷＬＡｊに対応する外部アドレス情報のうち、アドレスＡｄｄｒｅｓｓ、バンクアドレスＢａｎｋ−Ａｄｄｒｅｓｓが全てＬレベルであるとする。
【００１４】
なお、不良メモリセルが存在する被救済単位のアドレス情報は、半導体装置を構成する半導体チップ製造後のＰ／Ｗ（ウエハープロービング）試験において、取得することが可能である。Ｐ／Ｗ試験において取得したアドレス情報により、フューズセットＸＲＦ１ｉ内のフューズ素子を切断する。
ここでは、上記Ｐ／Ｗの後、フューズセットＸＲＦ１１において、フューズ回路ＦＵ２０１〜ＦＵ２１４各々が有するフューズ素子を全て切断し、ＸＲＥＤイネーブルフューズであるフューズ回路ＦＵ２１５のフューズ素子も切断する。
【００１５】
これにより、電源投入後のリダンダンシー回路リセットサイクルにおいて、フューズセットＸＲＦ１１は、フューズ回路ＦＵ２０１〜ＦＵ２１５にＨレベルがラッチされる。よって、以降電源電圧が投入されている間、フューズセットＸＲＦ１１には、メモリセルブロックＭＢＡにおける不良メモリセルが存在する被救済単位（ワード線ＷＬＡｊにより選択される行単位）のアドレス情報が保持される。
【００１６】
ノーマルワード線選択サイクルでは、正常なメモリセルがアクセスされており、上記冗長メモリセルの位置を示すアドレス情報（全てＬレベル）が入力されないため、フューズセットＸＲＦ１１に入力される内部アドレス信号ＸＡ０〜ＸＡ１２のうち少なくとも一つの信号は、Ｈレベルである。よって、アンド回路ＡＮＤ２０１は出力であるリダンダンシー選択信号ＲＸ１をＬレベルのまま維持する。また、ノア回路ＮＯＲ１０１は、リダンダンシーイネーブル信号ＲＸＥＢをＨレベルのまま維持する。これにより、バンクＢａｎｋＡにおいて、アドレスプリデコーダは活性化され、冗長行ドライバＲＥＤＸＤＡ１は非活性化される。
行デコーダＸＤＥＣＡは、Ｈレベルのバンク制御信号ＲＤＡが入力され、アドレスプリデコーダＸＰＲＡからアドレスプリデコード信号が入力されるので、メモリセルブロックＭＢＡにおける行単位のうちから、被救済単位以外の行単位を選択する。このとき、冗長救済単位は、冗長行ドライバＲＥＤＸＤＡ１が活性化されないので、選択されない。
【００１７】
ノーマルワード線選択サイクルに続くリダンダンシーワード線選択サイクルでは、フューズセットＸＲＦ１１に入力される内部アドレス信号ＸＡ０〜ＸＡ１２及び内部バンクアドレス信号ＢＡは全てＬレベルである。よって、アンド回路ＡＮＤ２０１は出力であるリダンダンシー選択信号ＲＸ１をＬレベルからＨレベルに変化させる。また、ノア回路ＮＯＲ１０１は、リダンダンシーイネーブル信号ＲＸＥＢをＨレベルからＬレベルへと変化させる。これにより、バンクＢａｎｋＡにおいて、アドレスプリデコーダＸＰＲＡは非活性化され、冗長行ドライバＲＥＤＸＤＡ１は活性化される。
【００１８】
行デコーダＸＤＥＣＡは、Ｈレベルのバンク制御信号ＲＤＡが入力されても、アドレスプリデコーダＸＰＲＡからアドレスプリデコード信号が入力されない。よって、メモリセルブロックＭＢＡにおいて、不良メモリセルを含む被救済単位が選択されることはない。
また、リダンダンシーワード線ＲＷＬＡ１を選択する冗長行ドライバＲＥＤＸＤＡ１は、リダンダンシー選択信号ＲＸ１が入力されて、リダンダンシーワード線ＲＷＬＡ１を選択し、冗長行単位でメモリセルを選択する。つまり、不良メモリセルを含む被救済単位は、冗長行単位へ置き換えられる。
【００１９】
なお、バンクＢａｎｋＢにおいては、バンク制御信号ＲＤＢが入力されず、メモリセルブロックＭＢＢのワード線ＷＬＢｊはいずれも選択されない。また、冗長行ドライバＲＥＤＸＤＢ１〜４は、バンク制御信号ＲＤＢが入力されないので、活性化されない。
すなわち、冗長行ドライバＲＥＤＸＤＢ１は、冗長行ドライバＲＥＤＸＤＡ１と同じリダンダンシー選択信号ＲＸ１が入力されるが、リダンダンシーワードＲＷＬＢ１を選択することはない。
【００２０】
以上述べたように、冗長フューズブロックＲＦＢＬＫ１のフューズセットは、バンクＢａｎｋＡ及びバンクＢａｎｋＢに共通に設けられるものである。また、冗長フューズブロックＲＦＢＬＫ１の一つのフューズセットに記憶されるメモリセルブロック内の不良メモリセルのアドレス情報は、バンクＢａｎｋＡ及びバンクＢａｎｋＢのいずれかの一方のメモリセルブロックにおける不良メモリセル一つ分のアドレス情報である。
【００２１】
ところで、メモリセルブロックＭＢＡ及びメモリセルブロックＭＢＢ各々で発生する不良メモリセルは、半導体装置を構成する半導体チップの製造時において生じた欠陥に起因して不良となったメモリセルである。そのため、半導体チップにより、メモリセルブロックＭＢＡの不良数がメモリセルブロックＭＢＢの不良数より多くなり、或いはメモリセルブロックＭＢＢの不良数がメモリセルブロックＭＢＡの不良数より多くなることが生じ得る。
【００２２】
そのため、いずれのメモリセルブロックでメモリセルの不良が多く起きても不良メモリセルを救済できるように、冗長行ドライバＲＥＤＸＤＡ１〜４及びＲＥＤＸＤＢ１〜４には、冗長フューズブロックＲＦＢＬＫ１からのリダンダンシー選択信号ＲＸ１〜ＲＸ４がいずれにも入力される構成となっている。
つまり、従来の半導体装置の構成では、一つのメモリセルブロックに対応して設けられる一つの冗長行メモリセルブロック内の冗長行ドライバの数は、冗長フューズブロック内のフューズセットの数と等しくなるように構成されている。
【００２３】
従って、１つのメモリセルブロックに対して準備した冗長メモリセルブロック内の冗長救済単位をすべて使いきるほどに、不良メモリセルが発生した場合、冗長フューズブロック内のフューズセットは全て用いられ、冗長フューズブロックを共有する他のメモリセルブロックの不良メモリセルを救済できない。他のメモリセルブロックの不良メモリセルを救済するためには、予め設計時に冗長フューズブロック内のフューズセットを増やしておく必要がある。
【００２４】
しかし、複数のメモリセルブロックに対応して設けられた冗長行ドライバは、フューズセットから同一のリダンダンシー制御信号が入力されているため、フューズセットを増やしても、それに応じて冗長行ドライバ及び冗長救済単位も増やす必要があり、結果としてチップ面積が増大してしまうという問題があった。
【００２５】
また、上記の構成を有する半導体装置では、不良メモリセルを置き換えた先の冗長救済単位に欠陥がある場合、結果として不良メモリセルを救済できず、救済効率が下がってしまうという問題もあった。
【課題を解決するための手段】
【００２６】
本発明は、メモリセルが行及び列のマトリックス状に配置される複数のメモリセルブロックと、
前記複数のメモリセルブロック各々に対応して配置され、対応するメモリセルブロック内のメモリセルに欠陥がある場合に当該欠陥があるメモリセルを含む行単位と置き換えられる冗長救済単位を、複数有する冗長行メモリセルブロックと、
前記冗長救済単位各々に対応して設けられ、前記複数の冗長救済単位のうちからいずれかの前記冗長救済単位の選択を示す冗長行選択信号が入力されると、前記複数の冗長救済単位のうちから入力された前記冗長行選択信号の示す前記冗長救済単位を選択する冗長行ドライバと、
前記複数のメモリセルブロックに共通に設けられ、前記欠陥があるメモリセルを含む行単位の位置を示す欠陥アドレスの情報を記憶し、記憶された前記欠陥アドレスの情報と、前記複数のメモリセルを行単位で選択する際の当該行単位の位置を示す、外部から入力されるアドレス情報とが一致した場合、一致したことを示す結果を出力する冗長フューズブロックと、
複数の前記冗長行ドライバのうちからいずれかの冗長行ドライバを選択するかの選択情報に基づいて、入力される複数の前記一致したことを示す結果各々を、前記冗長行選択信号として出力する冗長行ドライバ選択回路と、
を備えることを特徴とする半導体装置である。
【発明の効果】
【００２７】
本発明の半導体装置によれば、冗長行ドライバ選択回路が、複数の冗長行ドライバのうちからいずれかの冗長行ドライバを選択するかの選択情報に基づいて、複数ある出力のうちの一つから冗長行選択信号を出力し、冗長行ドライバを選択する。従って、冗長フューズブロック内のフューズセットの数を、一つの冗長メモリセルブロックに対応して設けられる冗長行ドライバの数より大きくしても、冗長行ドライバ選択回路が、複数の冗長行ドライバ各々に対して、個別に冗長行選択信号を出力することができる。つまり、上記の従来構成の様に、複数の冗長行ドライバは、共通の冗長行選択信号が入力される構成ではなく、それぞれ独立した冗長行選択信号が入力される構成とすることができる。
そのため、一つの冗長メモリセルブロックで冗長行ドライバをすべて使いきるほどに、対応するメモリセルブロックに不良メモリセルが発生した場合であっても、フューズセットを予め準備することで、他のメモリセルブロックに対応する冗長行ドライバに対して冗長行選択信号を発生することが可能となる。よって、設計において冗長行ドライバ及び冗長救済単位を増やすことなく、すなわち、半導体装置のチップ面積を増大させることなく、他のメモリセルブロックに発生する不良メモリセルを救済できる。
【００２８】
また、不良メモリセルを置き換えた先の冗長救済単位に欠陥がある場合であっても、冗長行ドライバ選択回路は、複数の冗長行ドライバのうちからいずれかの冗長行ドライバを選択するかの選択情報を記憶することができる。そのため、不良メモリセルを含む被救済単位を、欠陥のない冗長救済単位に置き換えることができ、不良メモリセルを救済できるので救済効率を上げることができる。
このように、本発明の半導体装置によれば、冗長メモリセルにより不良メモリセルの置換を行う際、不良メモリセルの救済効率を上げることが可能となる。
【図面の簡単な説明】
【００２９】
【図１】半導体装置１００のブロック図である。
【図２】図１における冗長行ドライバ選択回路ＸＲＳの回路構成図である。
【図３】図２における冗長行ドライバ選択回路ＸＲＳの説明に用いる図である。
【図４】図１における半導体装置１００の動作タイミングチャートである。
【図５】半導体装置４００のブロック図である。
【図６】図５におけるＰＫＧ後不良ビット置換装置ＸＲＦ６１の回路構成図である。
【図７】半導体装置６００のブロック図である。
【図８】図７におけるフューズセットＸＲＦ１ｉの回路構成図である。
【図９】図７における半導体装置６００の動作タイミングチャートである。
【発明を実施するための形態】
【００３０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、半導体装置１００のブロック図である。半導体装置１００は、バンクＢａｎｋＡ及びバンクＢａｎｋＢを備える。バンクＢａｎｋＡ及びバンクＢａｎｋＢは、それぞれ独立して読み出し動作または書き込み動作が可能な構成を備えている。また、バンクＢａｎｋＡ及びバンクＢａｎｋＢ各々は、それぞれメモリセルブロックＭＢＡ、メモリセルブロックＭＢＢを有している。
【００３１】
メモリセルブロックＭＢＡ及びメモリセルブロックＭＢＢ各々は、それぞれメモリセル（不図示）が行及び列のマトリックス状に配置されて構成される。それぞれのメモリセルブロック中のメモリセルは、半導体装置の読み出し動作において、行選択線（メモリセルブロックＭＢＡではワード線ＷＬＡｊ、メモリセルブロックＭＢＢではワード線ＷＬＢｊ）により行単位で選択される。そして、メモリセル内に保持されたデータは、ビット線（列）に読み出され、列ごとに設けられるセンスアンプ（不図示）により増幅された後、カラムデコーダ（図中ＹＤＥＣで示す）によりオンオフ制御されるカラムスイッチを介してＩ／Ｏ線に出力される。また、Ｉ／Ｏ線に読み出されたメモリセルのデータは、リードライトアンプ（図中Ｒ／Ｗ  Ａｍｐで示す）を介して、各バンクの外へ読み出され、不図示の入出力バッファから半導体装置の外部へ出力される。また、半導体装置の書き込み動作においては、上記と反対の経路を通って、外部からのデータがメモリセルブロック中のメモリセルに書き込まれる。
【００３２】
図１に示す行デコーダＸＤＥＣＡ及び行デコーダＸＤＥＣＢ各々は、外部から入力されるアドレス情報に基づいて、上記ワード線を選択する回路であり、それぞれＨレベルのバンク制御信号ＲＤＡ及びバンク制御信号ＲＤＢが入力されると活性化される。また、行デコーダＸＤＥＣＡ及び行デコーダＸＤＥＣＢは、それぞれアドレスプリデコーダＸＰＲＡ及びアドレスプリデコーダＸＰＲＢから入力されるアドレスプリデコード信号により、ワード線ＷＬＡｊ及びワード線ＷＬＢｊにＨレベルの電圧を供給する。これにより、行デコーダＸＤＥＣＡ及び行デコーダＸＤＥＣＢ各々は、それぞれメモリセルブロックＭＢＡ及びメモリセルブロックＭＢＢ中のメモリセルを行単位で選択する。
アドレスバッファＸＡＢは、半導体装置の読み出しまたは書き込み動作において、外部から入力されるアドレス信号（アドレスＡｄｄｒｅｓｓ）、バンクアドレス信号（バンクアドレスＢａｎｋ−Ａｄｄｒｅｓｓ）を不図示の内部クロック信号に同期してラッチする。また、アドレスバッファＸＡＢは、ラッチしたアドレス信号を、内部アドレス信号ＸＡ０〜Ｘ１２、内部バンクアドレス信号ＢＡとして、各バンク及び冗長フューズブロックＲＦＢＬＫ５へ出力する。
【００３３】
バンク内におけるアドレスプリデコーダＸＰＲＡ及びアドレスプリデコーダＸＰＲＢは、それぞれ、Ｈレベルのリダンダンシーイネーブル信号ＲＸＥＢ（行置換制御信号）が入力されると、活性化され、Ｌレベルのリダンダンシーイネーブル信号ＲＸＥＢが入力されると、非活性化される。
また、アドレスプリデコーダＸＰＲＡ及びアドレスプリデコーダＸＰＲＢは、それぞれ、入力される内部アドレス信号ＸＡ０〜ＸＡ１２及び内部バンクアドレス信号ＢＡをプリデコードし、プリデコードされた信号を行デコーダＸＤＥＣＡ及びＸＤＥＣＢに出力する。
ここで、アドレスプリデコーダＸＰＲＡ及びアドレスプリデコーダＸＰＲＢは、ｍビット（図１においては内部アドレス信号ＸＡ０〜内部アドレス信号ＸＡ１２と内部バンクアドレス信号ＢＡからなる１４ビット）のアドレス信号を、複数のグループに分け、各グループの中でアドレス信号をデコードする。そして、アドレスプリデコーダＸＰＲＡ及びアドレスプリデコーダＸＰＲＢは、デコード結果の信号（プリデコードされた信号）を、行デコーダＸＤＥＣＡ及びＸＤＥＣＢに対して出力する。例えば、アドレス信号が１４ビットの場合、各アドレスプリデコーダは、４ビット、５ビット及び５ビットの３グループに分ける。そして、各アドレスプリデコーダは、各グループから、１６本、３２本及び３２本のデコード結果の信号を、それぞれ対応する行デコーダ回路に対して出力する。
【００３４】
また、バンクＢａｎｋＡ及びバンクＢａｎｋＢ各々は、それぞれ冗長メモリセルブロックＲＭＢＡ、冗長メモリセルブロックＲＭＢＢを有している。
冗長メモリセルブロックＲＭＢＡ及び冗長メモリセルブロックＲＭＢＢは、それぞれ、メモリセルがメモリセルブロックＭＢＡ及びメモリセルブロックＭＢＢの行単位と同数のメモリセルが列方向に複数個配置されてなる冗長救済単位を、行方向に複数個有している。図１においては、冗長メモリセルブロックＲＭＢＡ及び冗長メモリセルブロックＲＭＢＢは、いずれも冗長救済単位を４個有し、それぞれリダンダンシーワード線ＲＷＬＡ１〜ＲＷＬＡ４及びリダンダンシーワード線ＲＷＬＢ１〜ＲＷＬＢ４により選択される。
冗長メモリセルブロックにおける各冗長救済単位は、対応するメモリセルブロックに不良メモリセルがある場合、そのメモリセルが存在している行を救済すべき置き換え単位（被救済単位）とすると、被救済単位と１対１に対応して置き換えられる冗長救済単位である。
【００３５】
冗長行ドライバＲＥＤＸＤＡｋ（ｋ＝１〜４）は、Ｈレベルのバンク制御信号ＲＤＡが入力され、かつ、Ｌレベルのリダンダンシーイネーブル信号ＲＸＥＢ（行置換制御信号）が反転回路ＩＮＶ５０１を介してＨレベルに反転されて入力されると、活性化される。また、冗長行ドライバＲＥＤＸＤＢｋは、Ｈレベルのバンク制御信号ＲＤＢが入力され、かつ、Ｌレベルのリダンダンシーイネーブル信号ＲＸＥＢが反転回路ＩＮＶ５０２を介してＨレベルに反転されて入力されると、活性化される。
活性化された冗長行ドライバＲＥＤＸＤＡｋは、冗長行ドライバ選択回路ＸＲＳから冗長行選択信号ＲＸＡ１〜４（冗長行選択信号）のうちの一つの信号が入力されると、リダンダンシーワード線ＲＷＬＡｋにＨレベルの電圧を供給し、冗長行ドライバに対応して設けられた冗長救済単位内にあるメモリセルすべてを選択する。また、活性化された冗長行ドライバＲＥＤＸＤＢｋは、冗長行ドライバ選択回路ＸＲＳから冗長行選択信号ＲＸＢ１〜４（冗長行選択信号）のうちの一つの信号が入力されると、リダンダンシーワード線ＲＷＬＢｋにＨレベルの電圧を供給し、冗長行ドライバに対応して設けられた冗長救済単位内にあるメモリセルすべてを選択する。
【００３６】
以上の構成により、メモリセルブロックＭＢＡまたはＭＢＢに不良メモリセルがある場合、リダンダンシーイネーブル信号ＲＸＥＢをＬレベルにして、不良メモリセルを含む被救済単位を非選択とし、換わりに冗長救済単位を選択する。これにより、メモリセルブロック中の不良メモリセルを含む被救済単位を、冗長メモリセルブロック中の冗長救済単位へと置き換えることができる。
【００３７】
上記置き換えのため、冗長フューズブロックＲＦＢＬＫ５は、メモリセルブロック中の不良メモリセルを含む被救済単位のアドレス情報（メモリセルブロックＭＢＡであればワード線ＷＬＡｊにより選択される行単位のアドレス情報）を記憶する。また、冗長フューズブロックＲＦＢＬＫ５は、外部から入力されたアドレス情報と記憶した被救済単位のアドレス情報とを比較する。また、冗長フューズブロックＲＦＢＬＫ５は、比較において、外部から入力されたアドレス情報と記憶した被救済単位のアドレス情報とが一致した場合、一致したことを示す結果を示すリダンダンシー選択信号ＲＸ１〜ＲＸ６を発生する。また、ノア回路ＮＯＲ５０１（制御回路）は、冗長フューズブロックＲＦＢＬＫ５からＨレベルのリダンダンシー選択信号（リダンダンシー選択信号ＲＸ１〜ＲＸ６のいずれか一つの信号）が入力されると、Ｌレベルのリダンダンシーイネーブル信号ＲＸＥＢを発生する。
【００３８】
図１において、冗長フューズブロックＲＦＢＬＫ５は、６つのフューズセットＸＲＦ５ｉ（Ｘ−ｒｅｄ  ｆｕｓｅ５１〜Ｘ−ｒｅｄ  ｆｕｓｅ５６）から構成され、６つのフューズセットＸＲＦ５１〜５６の出力信号が、それぞれリダンダンシー選択信号ＲＸ１〜ＲＸ６である。またノア回路ＮＯＲ５０１は、リダンダンシー選択信号ＲＸ１〜ＲＸ６の否定論理和をとり、リダンダンシーイネーブル信号ＲＸＥＢを出力する。
【００３９】
図８は、図１におけるフューズセットＸＲＦ５ｉ（ｉ＝１〜６）の回路構成図である。
フューズセットＸＲＦ５ｉは、入力される内部アドレス信号ＸＡ０〜ＸＡ１２及び内部バンクアドレス信号ＢＡに対応して、フューズ回路ＦＵ２０１〜フューズ回路ＦＵ２１４を有している。また、フューズセットＸＲＦ５ｉは、当該フューズセットＸＲＦ５ｉが使用されているか使用されていないかを示す情報を記憶するためのフューズ素子（ＸＲＥＤイネーブルＦＵＳＥ）を有するフューズ回路ＦＵ２１５を備える。
フューズ回路ＦＵ２０１〜ＦＵ２１５は、全て同一の回路構成であり、図８においては、フューズ回路ＦＵ２０１の回路構成を代表して示し、他のフューズ回路の回路構成を省略している。
【００４０】
フューズ回路ＦＵ２０１は、反転回路ＩＮＶ２０１、反転回路ＩＮＶ２０２、ＰチャネルトランジスタＱＰ２０１、ＰチャネルトランジスタＱＰ２０２、フューズ素子Ｆ２０１及び容量素子Ｃ２０１から構成される。フューズ素子Ｆ２０１は、当該フューズ素子を構成している物質に、レーザ光線を照射することにより溶断（切断）される素子であり、切断状態では電流を流し、非切断状態では電流を流さない素子（レーザーフューズ）である。
また、リダンダンシーフューズ回路リセット信号ＲＥＳＥＴは、半導体装置外部から入力されるコマンドにより半導体装置がリダンダンシー回路リセットサイクルに移行すると、不図示のコマンド判定回路が出力する１ショット（ＬレベルからＨレベルへ変化し、再びＬレベルへと変化する信号）の信号である。
このような構成により、フューズ回路ＦＵ２０１は、フューズ素子Ｆ２０１の切断状態または非切断状態により、Ｈレベル又はＬレベルの信号を、ノードＮ２０１から次段の排他的論理和回路ＸＯ２０１へ出力する。
【００４１】
例えば、フューズ素子Ｆ２０１が切断されている場合、電源投入後にＨレベルのリダンダンシーフューズ回路リセット信号ＲＥＳＥＴが入力されると、反転回路ＩＮＶ２０１によりＰチャネルトランジスタＱＰ２０１がオンし、容量素子Ｃ２０１を充電する。このとき、フューズ素子Ｆ２０１は切断されているので、容量素子Ｃ２０１の電位はＨレベルとなる。また、反転回路ＩＮＶ２０２がＰチャネルトランジスタＱＰ２０２をオンさせ、フューズ回路ＦＵ２０１はＨレベルをラッチし、半導体装置に電源電圧が供給されている間、出力であるノードＮ２０１をＨレベルに維持する。
【００４２】
一方、フューズ素子Ｆ２０１が切断されていない場合、電源投入後にＨレベルのリダンダンシーフューズ回路リセット信号ＲＥＳＥＴが入力されると、反転回路ＩＮＶ２０１によりＰチャネルトランジスタＱＰ２０１がオンし、容量素子Ｃ２０１を充電する。このとき、フューズ素子Ｆ２０１は切断されていないので、容量素子Ｃ２０１の電位はＬレベルとなる。これにより、フューズ回路ＦＵ２０１はＬレベルをラッチし、半導体装置に電源電圧が供給されている間、出力であるノードＮ２０１をＬレベルに維持する。
【００４３】
また、排他的論理和回路ＸＯ２０１は、入力される内部アドレス信号ＸＡ０と、フューズ回路ＦＵ２０１の出力との論理が一致するときＬレベルの信号を、一致しないときＨレベルの信号をアンド回路ＡＮＤ２０１へ出力する。同様に、排他的論理和回路ＸＯ２０２〜ＸＯ２１４各々は、入力される内部アドレス信号ＸＡ１〜ＸＡ１２と、フューズ回路ＦＵ２０２〜ＦＵ２１４の出力との論理が一致するときＬレベルの信号を、一致しないときＨレベルの信号を、それぞれアンド回路ＡＮＤ２０１へ出力する。
【００４４】
また、フューズ回路ＦＵ２１５は、フューズ回路ＦＵ２０１のフューズ素子Ｆ２０１に対応するフューズ素子（不図示）が切断されていない場合、フューズ回路ＦＵ２０１と同じくＬレベルの信号を、切断されている場合、フューズ回路ＦＵ２０１と同じくＨレベルの信号を、バッファ回路ＢＵ２０１に出力する。バッファ回路ＢＵ２０１は、フューズセットＸＲＦ５ｉが使用される場合、フューズ回路ＦＵ２１５のフューズ素子が切断されることで、Ｈレベルの信号をアンド回路ＡＮＤ２０１へ出力する。
アンド回路ＡＮＤ２０１は、排他的論理和回路ＸＯ２０１〜ＸＯ２１４の出力、及びバッファ回路ＢＵ２０１から入力される信号が全てＨレベルのとき、Ｈレベルの信号であるリダンダンシー選択信号ＲＸｉ（ｉ＝１〜６）を、ノア回路ＮＯＲ１０１に出力する。
【００４５】
冗長フューズブロックＲＦＢＬＫ５は、以上の構成により、メモリセルブロック中の一つの被救済単位を選択するアドレス情報を、一つのフューズセットＸＲＦ５ｉに記憶する。また、冗長フューズブロックＲＦＢＬＫ５は、外部から当該アドレス情報が入力されたとき、入力されたアドレス情報と記憶した被救済単位のアドレス情報とを比較し、一致した場合、一致したことを示す結果を示すリダンダンシー選択信号ＲＸ１〜ＲＸ６を発生する。また、ノア回路ＮＯＲ５０１（制御回路）は、冗長フューズブロックＲＦＢＬＫ５の出力信号であるリダンダンシー選択信号ＲＸ１〜ＲＸ６が入力されると、Ｌレベルのリダンダンシーイネーブル信号ＲＸＥＢを発生する。
【００４６】
図１に戻って、冗長行ドライバ選択回路ＸＲＳは、複数の冗長行ドライバ（冗長行ドライバＲＥＤＸＤＡ１〜４及び冗長行ドライバＲＥＤＸＤＢ１〜４）のうちからいずれかの冗長行ドライバを選択するかの選択情報を記憶する。また、冗長行ドライバ選択回路ＸＲＳは、冗長フューズブロックＲＦＢＬＫ５からリダンダンシー選択信号ＲＸ１〜ＲＸ６（一致したことを示す結果）が入力されると、リダンダンシー選択信号に対応する選択情報に基づいて、複数ある出力のうちの一つから冗長行選択信号を出力する。
【００４７】
図２は、図１における冗長行ドライバ選択回路ＸＲＳの回路構成図である。
冗長行ドライバ選択回路ＸＲＳは、上記選択情報を記憶するため、冗長フューズブロックＲＦＢＬＫ５のフューズセット数と同数の６個の不揮発性記憶回路ＮＡ６０１〜ＮＡ６０６を備えている。また、冗長行ドライバ選択回路ＸＲＳは、冗長行ドライバＲＥＤＸＤＡ１〜４、冗長行ドライバＲＥＤＸＤＢ１〜４各々に対して個別に、冗長行ドライバが冗長救済単位を選択するための冗長行選択信号（冗長行選択信号ＲＸＡ１〜４、冗長行選択信号ＲＸＢ１〜４）を出力するため、反転回路ＩＮＶ６１１〜ＩＮＶ６１６、アンド回路ＡＮＤ６１１〜ＡＮＤ６１８を備えている。
【００４８】
不揮発性記憶回路ＮＡ６０１〜ＮＡ６０６は、入力されるリダンダンシー選択信号が異なるだけで全て同一の回路構成を有しており、図２においては、不揮発性記憶回路ＮＡ６０１の回路構成を示し、他の不揮発性記憶回路の回路構成は省略している。
不揮発性記憶回路ＮＡ６０１は、アンド回路ＡＮＤ６０１、ラッチ回路ＬＡ６０１、ラッチ回路ＬＡ６１１、ラッチ回路ＬＡ６２１、クロックドバッファＣＬＫＢＵ６０１、クロックドバッファＣＬＫＢＵ６１１及びクロックドバッファＣＬＫＢＵ６２１から構成される。
【００４９】
アンド回路ＡＮＤ６０１は、Ｈレベルのリダンダンシーフューズ回路セット信号ＸＲＣＬＫが入力され、かつ、Ｈレベルのリダンダンシー選択信号ＲＸ１が入力されると、Ｈレベルの信号を出力し、上記クロックドバッファＣＬＫＢＵ６０１〜６０３を活性化する。
リダンダンシーフューズ回路セット信号ＸＲＣＬＫは、フューズリダンダンシーフューズ回路リセット信号ＲＥＳＥＴと同様、不図示のコマンド判定回路が出力する１ショット（ＬレベルからＨレベルへ変化し、再びＬレベルへと変化する信号）の信号である。リダンダンシーフューズ回路セット信号ＸＲＣＬＫは、半導体装置外部から入力されるコマンドにより、半導体装置が読み出しまたは書き込み動作を行う動作サイクルへ移行すると、発生する。
【００５０】
クロックドバッファＣＬＫＢＵ６０１，ＣＬＫＢＵ６１１，ＣＬＫＢＵ６２１各々は、アンド回路ＡＮＤ６０１により活性化されると、ラッチ回路ＬＡ６０１，ＬＡ６１１，ＬＡ６２１の出力をバッファリングして、それぞれノードＮ６０１〜ノードＮ６０３に出力する。
【００５１】
符号ｉ（ｉ＝１〜６）を用いて表わす場合、ＸＲＳが備える不揮発性記憶回路ＮＡ６０ｉ（ｉ＝１〜６）は、アンド回路（ＡＮＤ６０ｉ）により活性化されるクロックドバッファ（ＣＬＫＢＵ６０ｉ，ＣＬＫＢＵ６１ｉ，ＣＬＫＢＵ６２ｉ）により、ラッチ回路（ＬＡ６０ｉ，ＬＡ６１ｉ，ＬＡ６２ｉ）の出力をバッファリングして、上記ノードＮ６０１〜ノードＮ６０３に出力する。
また、不揮発性記憶回路ＮＡ６０ｉの各ラッチ回路（ＬＡ６０ｉ，ＬＡ６１ｉ，ＬＡ６２ｉ）各々は、フューズ回路（ＦＵ６０ｉ，ＦＵ６１ｉ，ＦＵ６２ｉ）をそれぞれ備える。また、各フューズ回路は、それぞれフューズ素子（Ｆ６０ｉ，Ｆ６１ｉ，Ｆ６２ｉ）を備えている。
これらのフューズ素子（Ｆ６０ｉ，Ｆ６１ｉ，Ｆ６２ｉ）の切断は、上記Ｐ／Ｗの後の冗長フューズブロックＲＦＢＬＫ５におけるフューズ素子切断後に、使用する冗長行ドライバを順番に選択しつつ、置換先の冗長救済単位に不良メモリセルが存在しないか否かを確認しながら行う。詳細については後述する。
【００５２】
図２における反転回路ＩＮＶ６１１は、ノードＮ６０１の論理レベルを反転する回路であり、反転回路ＩＮＶ６１２は、ノードＮ６０１の電圧レベルがフローティングとなることを防止するため回路である。
また、反転回路ＩＮＶ６１３は、ノードＮ６０２の論理レベルを反転する回路であり、反転回路ＩＮＶ６１４は、ノードＮ６０２の電圧レベルがフローティングとなることを防止するため回路である。
また、反転回路ＩＮＶ６１５は、ノードＮ６０３の論理レベルを反転する回路であり、反転回路ＩＮＶ６１６は、ノードＮ６０３の電圧レベルがフローティングとなることを防止するため回路である。
【００５３】
図２におけるアンド回路ＡＮＤ６１１は、３入力１出力の論理積回路であり、冗長行ドライバＲＥＤＸＤＡ１に対して、冗長行選択信号ＲＸＡ１を出力する。また、３入力は、それぞれノードＮ６０１、ノードＮ６０２、ノードＮ６０３に接続される。
アンド回路ＡＮＤ６１２は、３入力１出力の論理積回路であり、冗長行ドライバＲＥＤＸＤＡ２に対して、冗長行選択信号ＲＸＡ２を出力する。また、３入力は、それぞれノードＮ６０１、ノードＮ６０２、反転回路ＩＮＶ６１５の出力に接続される。
アンド回路ＡＮＤ６１３は、３入力１出力の論理積回路であり、冗長行ドライバＲＥＤＸＤＡ３に対して、冗長行選択信号ＲＸＡ３を出力する。また、３入力は、それぞれノードＮ６０１、反転回路ＩＮＶ６１３の出力、ノードＮ６０３に接続される。
アンド回路ＡＮＤ６１４は、３入力１出力の論理積回路であり、冗長行ドライバＲＥＤＸＤＡ４に対して、冗長行選択信号ＲＸＡ４を出力する。また、３入力は、それぞれノードＮ６０１、反転回路ＩＮＶ６１３の出力、反転回路ＩＮＶ６１５の出力に接続される。
【００５４】
アンド回路ＡＮＤ６１５は、３入力１出力の論理積回路であり、冗長行ドライバＲＥＤＸＤＢ１に対して、冗長行選択信号ＲＸＢ１を出力する。また、３入力は、それぞれ反転回路ＩＮＶ６１１の出力、ノードＮ６０２、ノードＮ６０３に接続される。
アンド回路ＡＮＤ６１６は、３入力１出力の論理積回路であり、冗長行ドライバＲＥＤＸＤＢ２に対して、冗長行選択信号ＲＸＢ２を出力する。また、３入力は、それぞれ反転回路ＩＮＶ６１１の出力、ノードＮ６０２、反転回路ＩＮＶ６１５の出力に接続される。
アンド回路ＡＮＤ６１７は、３入力１出力の論理積回路であり、冗長行ドライバＲＥＤＸＤＢ３に対して、冗長行選択信号ＲＸＢ３を出力する。また、３入力は、それぞれ反転回路ＩＮＶ６１１の出力、反転回路ＩＮＶ６１３の出力、ノードＮ６０３に接続される。
アンド回路ＡＮＤ６１８は、３入力１出力の論理積回路であり、冗長行ドライバＲＥＤＸＤＢ４に対して、冗長行選択信号ＲＸＢ４を出力する。また、３入力は、それぞれ反転回路ＩＮＶ６１１の出力、反転回路ＩＮＶ６１３の出力、反転回路ＩＮＶ６１５の出力に接続される。
【００５５】
以上、冗長行ドライバ選択回路ＸＲＳの構成の概略を説明したが、同一回路構成の不揮発性記憶回路ＮＡ６０１〜ＮＡ６０６について、以下に不揮発性記憶回路ＮＡ６０１を代表として詳細に説明する。
不揮発性記憶回路ＮＡ６０１におけるラッチ回路ＬＡ６０１、ラッチ回路ＬＡ６１１及びラッチ回路ＬＡ６２１各々は、出力が接続されるクロックドバッファが異なるだけで全て同一の回路構成を有しており、図２においては、ラッチ回路ＬＡ６０１の回路構成を示し、他のラッチ回路の回路構成は省略している。
ラッチ回路ＬＡ６０１は、フューズ回路ＦＵ６０１、反転回路ＩＮＶ６０１、反転回路ＩＮＶ６０２、ＰチャネルトランジスタＱＰ６０１、ＰチャネルトランジスタＱＰ６０２、ＮチャネルトランジスタＱＮ６０１及びＮチャネルトランジスタＱＮ６０２から構成される。
【００５６】
フューズ回路ＦＵ６０１は、図８に示すフューズ回路ＦＵ２０１と同一の回路構成であり、フューズ素子（フューズ素子Ｆ６０１）を内蔵する。フューズ回路ＦＵ６０１は、フューズ素子Ｆ６０１が切断されている場合、電源投入後にリダンダンシーフューズ回路リセット信号ＲＥＳＥＴが入力されると、出力の電圧レベルをＨレベルとし、出力電圧のＨレベルを維持する。また、フューズ回路ＦＵ６０１は、フューズ素子Ｆ６０１が切断されていない場合、電源投入後にリダンダンシーフューズ回路リセット信号ＲＥＳＥＴが入力されると、出力の電圧レベルをＬレベルとし、出力電圧のＬレベルを維持する。
反転回路ＩＮＶ６０１は、入力がフューズ回路ＦＵ６０１の出力と接続され、フューズ回路ＦＵ６０１の出力を反転する。また、反転回路ＩＮＶ６０２は、リダンダンシー選択信号ＲＸ１が入力され、リダンダンシー選択信号ＲＸ１の論理レベルを反転する。
【００５７】
ＰチャネルトランジスタＱＰ６０１及びＮチャネルトランジスタＱＮ６０１は第１のスイッチを構成し、フューズ回路ＦＵ６０１の出力がＬレベルのとき、不揮発性記憶回路ＮＡ６０１に入力されるリダンダンシー選択信号ＲＸ１の論理レベルを変えないで、クロックドバッファＣＬＫＢＵ６０１へ出力する。また、ＰチャネルトランジスタＱＰ６０２及びＮチャネルトランジスタＱＮ６０２は第２のスイッチを構成し、フューズ回路ＦＵ６０１の出力がＨレベルのとき、反転回路ＩＮＶ６０２により論理レベルが反転されたリダンダンシー選択信号ＲＸ１を、クロックドバッファＣＬＫＢＵ６０１へ出力する。
【００５８】
ラッチ回路ＬＡ６０１は、以上の構成により、フューズ素子Ｆ６０１が切断されている場合、電源投入後のリダンダンシー回路リセットサイクルに続くノーマルワード線選択サイクル及びリダンダンシーワード線選択サイクルにおいて、リダンダンシー選択信号ＲＸ１の論理レベルを反転させ、クロックドバッファＣＬＫＢＵ６０１へ出力する。また、ラッチ回路ＬＡ６０１は、フューズ素子Ｆ６０１が切断されていない場合、電源投入後のリダンダンシー回路リセットサイクルに続くノーマルワード線選択サイクル及びリダンダンシーワード線選択サイクルにおいて、リダンダンシー選択信号ＲＸ１の論理レベルを変えないで、クロックドバッファＣＬＫＢＵ６０１へ出力する。
【００５９】
ラッチ回路ＬＡ６１１は、ラッチ回路ＬＡ６０１と同じ回路構成を有するので、内蔵するフューズ素子（フューズ素子Ｆ６１１）が切断されている場合、電源投入後のリダンダンシー回路リセットサイクルに続くノーマルワード線選択サイクル及びリダンダンシーワード線選択サイクルにおいて、リダンダンシー選択信号ＲＸ１の論理レベルを反転させ、クロックドバッファＣＬＫＢＵ６１１へ出力する。
また、ラッチ回路ＬＡ６１１は、フューズ素子Ｆ６１１が切断されていない場合、電源投入後のリダンダンシー回路リセットサイクルに続くノーマルワード線選択サイクル及びリダンダンシーワード線選択サイクルにおいて、リダンダンシー選択信号ＲＸ１の論理レベルを変えないで、クロックドバッファＣＬＫＢＵ６１１へ出力する。
【００６０】
ラッチ回路ＬＡ６２１は、ラッチ回路ＬＡ６１１と同様にラッチ回路ＬＡ６０１と同じ回路構成を有するので、内蔵するフューズ素子（フューズ素子Ｆ６２１とする）が切断されている場合、電源投入後のリダンダンシー回路リセットサイクルに続くノーマルワード線選択サイクル及びリダンダンシーワード線選択サイクルにおいて、リダンダンシー選択信号ＲＸ１の論理レベルを反転させ、クロックドバッファＣＬＫＢＵ６２１へ出力する。
また、ラッチ回路ＬＡ６２１は、フューズ素子Ｆ６２１が切断されていない場合、電源投入後のリダンダンシー回路リセットサイクルに続くノーマルワード線選択サイクル及びリダンダンシーワード線選択サイクルにおいて、リダンダンシー選択信号ＲＸ１の論理レベルを変えないで、クロックドバッファＣＬＫＢＵ６２１へ出力する。
【００６１】
以上の構成により、冗長行ドライバ選択回路ＸＲＳは、不揮発性記憶回路ＮＡ６０ｉが備えるフューズ素子を切断又は非切断の状態にしておくことで、電源投入後のリダンダンシー回路リセットサイクルに続くリダンダンシーワード線選択サイクルにおいて、Ｈレベルのリダンダンシー選択信号ＲＸｉ（ｉ＝１〜６）が入力されると、アンド回路ＡＮＤ６１１〜アンド回路ＡＮＤ６１８のいずれか一つの出力から、Ｈレベルの冗長行選択信号を出力できる。
図３は、不揮発性記憶回路ＮＡ６０ｉが備えるフューズ素子Ｆ６０ｉ、Ｆ６１ｉ、Ｆ６２ｉを切断又は非切断にしたとき、入力されるリダンダンシー選択信号ＲＸｉがＨレベルのときに、アンド回路ＡＮＤ６１１〜アンド回路ＡＮＤ６１８のうち、どのアンド回路がＨレベルを出力するかを示している。
【００６２】
例えば、不揮発性記憶回路ＮＡ６０１内のフューズ素子Ｆ６０１、Ｆ６１１、Ｆ６２１を、いずれも切断しない場合、冗長行ドライバ選択回路ＸＲＳは、電源投入後のリダンダンシー回路リセットサイクルに続くリダンダンシーワード線選択サイクルにおいて、次の動作を行う。
冗長行ドライバ選択回路ＸＲＳは、Ｈレベルのリダンダンシー選択信号ＲＸ１が入力されると、アンド回路ＡＮＤ６１１がＨレベルの冗長行選択信号ＲＸＡ１を出力し、冗長行ドライバＲＥＤＸＤＡ１を選択する。
【００６３】
また、不揮発性記憶回路ＮＡ６０１内のフューズ素子Ｆ６２１のみを切断した場合、冗長行ドライバ選択回路ＸＲＳは、電源投入後のリダンダンシー回路リセットサイクルに続くリダンダンシーワード線選択サイクルにおいて、次の動作を行う。
冗長行ドライバ選択回路ＸＲＳは、Ｈレベルのリダンダンシー選択信号ＲＸ１が入力されると、アンド回路ＡＮＤ６１２がＨレベルの冗長行選択信号ＲＸＡ２を出力し、冗長行ドライバＲＥＤＸＤＡ２を選択する。
【００６４】
なお、冗長行ドライバ選択回路ＸＲＳは、不揮発性記憶回路ＮＡ６０ｉのフューズ素子Ｆ６０ｉを切断しない場合、冗長行ドライバＲＥＤＸＤＡ１〜４のいずれか一つの冗長行ドライバを選択する。また、冗長行ドライバ選択回路ＸＲＳは、不揮発性記憶回路ＮＡ６０ｉのフューズ素子Ｆ６０ｉを切断する場合、冗長行ドライバＲＥＤＸＤＢ１〜４のいずれ一つの冗長行ドライバを選択する。
【００６５】
次に、メモリセルブロックＭＢＡ及びメモリセルブロックＭＢＢにおいて、不良メモリセルが存在する被救済単位を冗長救済単位へと置き換えて不良メモリセルを救済する場合について、図４のタイミングチャートを用いて説明する。なお、不良メモリセルが存在する被救済単位のアドレス情報は、上述したとおり、半導体装置を構成する半導体チップ製造後のＰ／Ｗ（ウエハープロービング）試験において、取得することが可能であり、取得したアドレス情報により、フューズセットＸＲＦ５ｉ内のフューズ素子を切断する。
【００６６】
例えば、バンクＢａｎｋＡ内のメモリセルブロックＭＢＡにおいて、ワード線ＷＬＡｊで選択される一つの被救済単位（被救済単位Ａ１とする）と、ワード線ＷＬＢｊで選択される一つの被救済単位（被救済単位Ｂ１とする）とにそれぞれ不良メモリセルが一つずつあることがＰ／Ｗ試験において判明しているものとする。そして、それぞれの被救済単位が、リダンダンシーワードＲＷＬＡ１で選択される冗長救済単位、リダンダンシーワードＲＷＬＢ１で選択される冗長救済単位へ置き換えられるものとする。
【００６７】
また、上記被救済単位Ａ１に対応する外部アドレス情報のうち、アドレスＡｄｄｒｅｓｓ、バンクアドレスＢａｎｋ−Ａｄｄｒｅｓｓが全てＬレベルであるとする。
この場合、Ｐ／Ｗ試験により被救済単位Ａ１のアドレスを取得後、フューズセットＸＲＦ５１において、フューズ回路ＦＵ２０１〜ＦＵ２１４各々が有するフューズ素子Ｆ２０１〜Ｆ２１４を全て切断し、フューズ回路ＦＵ２１５のフューズ素子Ｆ２１５も切断する。
【００６８】
また、上記被救済単位Ｂ１に対応する外部アドレス情報のうち、アドレスＡｄｄｒｅｓｓ、バンクアドレスＢａｎｋ−Ａｄｄｒｅｓｓが全てＨレベルであるとする。
この場合、Ｐ／Ｗにより被救済単位Ｂ１のアドレスを取得後、フューズセットＸＲＦ５２において、フューズ回路ＦＵ２０１〜ＦＵ２１４が有するフューズ素子をいずれも切断せず、フューズ回路ＦＵ２１５が有するフューズ素子のみ切断する。
さらに、冗長行ドライバ選択回路ＸＲＳの不揮発性記憶回路ＮＡ６０２におけるフューズ素子（フューズ素子Ｆ６０２）を切断する。なお、この切断は、上記被救済単位Ａ１の置換先が決定してから後であってもよい。
【００６９】
これにより、図４で示す電源投入後のリダンダンシー回路リセットサイクルにおいて、フューズセットＸＲＦ５１のフューズ回路ＦＵ２０１〜ＦＵ２１５にＨレベルがラッチされ、以降電源電圧が投入されている間、メモリセルブロックＭＢＡにおける不良メモリセルが存在する被救済単位Ａ１のアドレス情報が保持される。
また、電源投入後のリダンダンシー回路リセットサイクルにおいて、フューズセットＸＲＦ５２のフューズ回路ＦＵ２０１〜ＦＵ２１４にＬレベルが、フューズ回路ＦＵ２１５にＨレベルがラッチされ、以降電源電圧が投入されている間、メモリセルブロックＭＢＢにおける不良メモリセルが存在する被救済単位Ｂ１のアドレス情報が保持される。
【００７０】
図４で示すリダンダンシー回路リセットサイクルに続くノーマルワード線選択サイクルでは、アドレスバッファＸＡＢは、外部からアドレス情報（アドレスＡｄｄｒｅｓｓ及びバンクアドレスＢａｎｋ−Ａｄｄｒｅｓｓ）が入力される。入力されるアドレス情報は、ここでは、メモリセルブロックＭＢＡにおける行単位のうち、被救済単位Ａ１のアドレス情報以外の行単位のアドレス情報である。つまり、ノーマルワード線選択サイクルでは、アドレスＡｄｄｒｅｓｓの組合せは、１３ビットが全てＬレベルである組合せ以外のアドレス情報の組合せであり、バンクアドレスＢａｎｋ−Ａｄｄｒｅｓｓは、本サイクルではバンクＢａｎｋＡを選択するので、Ｌレベルである。
【００７１】
冗長フューズブロックＲＦＢＬＫ５のフューズセットＸＲＦ５１において、フューズ回路ＦＵ２０１〜ＦＵ２１５の出力は全てＨレベルである。また、フューズセットＸＲＦ５１に入力される内部アドレス信号ＸＡ０〜ＸＡ１２のうち少なくとも一つの信号はＨレベルである。よって、Ｈレベルの内部アドレス信号ＸＡ０〜ＸＡ１２が入力する排他的論理和回路ＸＯ２０１〜ＸＯ２１３は、Ｌレベルを出力する。これにより、アンド回路ＡＮＤ２０１は出力であるリダンダンシー選択信号ＲＸ１をＬレベルのまま維持する。
【００７２】
また、冗長フューズブロックＲＦＢＬＫ５のフューズセットＸＲＦ５２において、フューズ回路ＦＵ２１４の出力はＬレベルである。また、フューズセットＸＲＦ５２に入力される内部バンクアドレス信号ＢＡがＬレベルである。よって、排他的論理和回路ＸＯ２１４はＬレベルを出力する。これにより、アンド回路ＡＮＤ２０１は、出力であるリダンダンシー選択信号ＲＸ２をＬレベルのまま維持する。
【００７３】
また、冗長フューズブロックＲＦＢＬＫ５のフューズセットＸＲＦ５３〜ＸＲＦ５６において、フューズ回路ＦＵ２１５のフューズ素子は切断されていない。よって、フューズ回路ＦＵ２１５の出力はＬレベルである。これにより、アンド回路ＡＮＤ２０１は出力であるリダンダンシー選択信号ＲＸ３〜ＲＸ６をＬレベルのまま維持する。
【００７４】
以上より、図４に示すノーマルワード線選択サイクルにおいては、ノア回路ＮＯＲ５０１は、リダンダンシーイネーブル信号ＲＸＥＢをＨレベルのまま維持する。これにより、バンクＢａｎｋＡにおいて、アドレスプリデコーダＸＰＲＡは活性化され、冗長行ドライバＲＥＤＸＤＡ１〜４は非活性化される。
【００７５】
そして、図４で示すＨレベルのバンク制御信号ＲＤＡが入力されて活性化される行デコーダＸＤＥＣＡは、アドレスプリデコーダＸＰＲＡから入力されるアドレスプリデコード信号により、メモリセルブロックＭＢＡ内のワード線ＷＬ０にＨレベルの電圧を供給し、行単位でメモリセルを選択する。なお、このワード線ＷＬ０により選択される行単位のアドレス情報は、メモリセルブロックＭＢＡにおける行単位のうち、被救済単位Ａ１のアドレス情報（アドレスＡｄｄｒｅｓｓ、バンクアドレスＢａｎｋ−Ａｄｄｒｅｓｓが全てＬレベル）以外の行単位のアドレス情報である。つまり、ノーマルワード線選択サイクルにおいては、メモリセルブロックＭＢＡにおいて、被救済単位Ａ１以外の行単位が選択される。
【００７６】
ここで、バンクＢａｎｋＢにおいては、バンク制御信号ＲＤＢが入力されないので、メモリセルブロックＭＢＢのワード線はいずれも選択されない。
また、冗長行ドライバ選択回路ＸＲＳにおいては、不揮発性記憶回路ＮＡ６０１〜ＮＡ６０６にリダンダンシーフューズ回路セット信号ＸＲＣＬＫが入力される。しかし、リダンダンシー選択信号ＲＸ１〜ＲＸ６はいずれもＬレベルであるので、アンド回路ＡＮＤ６１１〜ＡＮＤ６１８は、いずれも行冗長選択信号を発生しない。
このように、図４に示すノーマルワード線選択サイクルにおいては、メモリセルブロックＭＢＡにおける不良メモリセルの存在しない行単位（被救済単位Ａ１以外の行単位）が選択され、冗長メモリセルブロックＲＭＢＡにおける冗長行単位は選択されない。
【００７７】
続いて、図４に示すノーマルワード線選択サイクルに続くリダンダンシーワード線選択サイクルでは、アドレスバッファＸＡＢは、外部からアドレス情報（アドレスＡｄｄｒｅｓｓ及びバンクアドレスＢａｎｋ−Ａｄｄｒｅｓｓ）が入力される。入力されるアドレス情報は、ここでは、被救済単位Ａ１のアドレス情報である。つまり、アドレスＡｄｄｒｅｓｓの組合せは、１３ビットが全てＬレベルである組合せであり、アドレスＢａｎｋ−Ａｄｄｒｅｓｓは、本サイクルではバンクＢａｎｋＡを選択するので、Ｌレベルである。
【００７８】
冗長フューズブロックＲＦＢＬＫ５のフューズセットＸＲＦ５１において、フューズ回路ＦＵ２０１〜ＦＵ２１５の出力は全てＨレベルである。また、入力される内部アドレス信号ＸＡ０〜ＸＡ１２及び内部バンクアドレス信号ＢＡは全てＬレベルである。よって、排他的論理和回路ＸＯ２０１〜ＸＯ２１４は、全てＨレベルを出力する。また、フューズ回路ＦＵ２１５のフューズ素子は切断されているので、フューズ回路ＦＵ２１５の出力はＨレベルである。従って、図８に示すアンド回路ＡＮＤ２０１は、出力であるリダンダンシー選択信号ＲＸ１をＨレベルに変化させる。
【００７９】
なお、冗長フューズブロックＲＦＢＬＫ５のフューズセットＸＲＦ５２において、フューズ回路ＦＵ２１４の出力はＬレベルである。しかし、入力される内部バンクアドレス信号ＢＡがＬレベルであるので、排他的論理和回路ＸＯ２１４はＬレベルを出力する。従って、アンド回路ＡＮＤ２０１は、出力であるリダンダンシー選択信号ＲＸ２をＬレベルのまま維持する。
【００８０】
また、冗長フューズブロックＲＦＢＬＫ５のフューズセットＸＲＦ５３〜５６において、フューズ回路ＦＵ２１５のフューズ素子は切断されていない。よって、フューズ回路ＦＵ２１５の出力はＬレベルであり、アンド回路ＡＮＤ２０１は出力であるリダンダンシー選択信号ＲＸ３〜ＲＸ６をＬレベルのまま維持する。
【００８１】
このように、図４に示すリダンダンシーワード線選択サイクルにおいては、ノア回路ＮＯＲ５０１に入力されるリダンダンシー選択信号ＲＸ１〜ＲＸ６のうち、リダンダンシー選択信号ＲＸ１がＨレベルである。よって、ノア回路ＮＯＲ５０１は、リダンダンシーイネーブル信号ＲＸＥＢをＨレベルからＬレベルへと変化させる。
これにより、バンクＢａｎｋＡにおいて、アドレスプリデコーダは非活性化され、冗長行ドライバＲＥＤＸＤＡ１〜４は活性化される。
【００８２】
また、行デコーダＸＤＥＣＡは、図４で示すＨレベルのバンク制御信号ＲＤＡが入力されても、アドレスプリデコーダＸＰＲＡからアドレスプリデコード信号が入力されない。従って、行デコーダＸＤＥＣＡは、外部からアドレス情報（アドレスＡｄｄｒｅｓｓ、バンクアドレスＢａｎｋ−Ａｄｄｒｅｓｓが全てＬレベルであるアドレス情報）に対応するワード線ＷＬＡｊ（被救済単位Ａ１を選択するワード線）にＨレベルの電圧を供給しない。つまり、メモリセルブロックＭＢＡにおいて、被救済単位Ａ１（不良メモリセルを含む行単位）が選択されることはない。
【００８３】
一方、冗長行ドライバＲＥＤＸＤＡ１〜４は、制御信号ＲＤＡが入力され、かつ、リダンダンシーイネーブル信号ＲＸＥＢがＬレベルであるので、活性化される。
また、冗長行ドライバ選択回路ＸＲＳにおいては、次の動作が行われる。
不揮発性記憶回路ＮＡ６０１において、フューズ素子Ｆ６０１、Ｆ６１１、Ｆ６２１は未だ切断されていない。そのため、ラッチ回路ＬＡ６０１、ＬＡ６１１、ＬＡ６２１各々において、フューズ回路ＦＵ６０１、ＦＵ６１１、ＦＵ６２１の出力は全てＬレベルであり、第１のスイッチ（ＰチャネルトランジスタＱＰ６０１及びＮチャネルトランジスタＱＮ６０１で構成される）がオン状態にある。
【００８４】
従って、不揮発性記憶回路ＮＡ６０１は、Ｈレベルのリダンダンシーフューズ回路セット信号ＸＲＣＬＫが入力されると、クロックドバッファＣＬＫＢＵ６０１、６１１、６２１を活性化させる。また、不揮発性記憶回路ＮＡ６０１は、リダンダンシー選択信号ＲＸ１の論理レベル（Ｈレベル）を変えないで、ノードＮ６０１、Ｎ６０２、Ｎ６０３に出力する。そして、アンド回路ＡＮＤ６１１は、Ｈレベルの冗長行選択信号ＲＸＡ１を出力し、冗長行ドライバＲＥＤＸＤＡ１を選択する。
これにより、冗長行ドライバＲＥＤＸＤＡ１は、ダンダンシーワード線ＲＷＬＡ１に電圧を供給し、冗長行単位におけるメモリセルを選択する。つまり、被救済単位Ａ１は冗長行ドライバＲＥＤＸＤＡ１で選択する冗長行単位に置き換えられたことになる。
【００８５】
なお、バンクＢａｎｋＢにおいては、バンク制御信号ＲＤＢが入力されず、メモリセルブロックＭＢＢのワード線はいずれも選択されない。また、冗長行ドライバＲＥＤＸＤＢ１〜４は、バンク制御信号ＲＤＢが入力されないので、活性化されない。
また、冗長行ドライバ選択回路ＸＲＳは、アンド回路ＡＮＤ６１１以外のアンド回路ＡＮＤ６１２〜ＡＮＤ６１８各々の出力はＬレベルであり、冗長行選択信号ＲＸＡ２〜４及び冗長行選択信号ＲＸＢ１〜４をＬレベルのまま維持している。
【００８６】
以上説明したノーマルワード線選択サイクル及びリダンダンシーワード線選択サイクルは、いずれもバンクＢａｎｋＡを選択する場合であるが、ＢａｎｋＢを選択する場合は、
以下に説明する動作となる。
ＢａｎｋＢを選択するノーマルワード線選択サイクルでは、アドレスバッファＸＡＢは、外部からアドレス情報（アドレスＡｄｄｒｅｓｓ及びバンクアドレスＢａｎｋ−Ａｄｄｒｅｓｓ）が入力される。入力されるアドレス情報は、ここでは、メモリセルブロックＭＢＢにおける行単位のうち、被救済単位Ｂ１のアドレス情報以外の行単位のアドレス情報である。つまり、アドレスＡｄｄｒｅｓｓの組合せは、１３ビットが全てＨレベルである組合せ以外のアドレス情報の組合せであり、アドレスＢａｎｋ−Ａｄｄｒｅｓｓは、本サイクルではバンクＢａｎｋＢを選択するので、Ｈレベルである。
【００８７】
冗長フューズブロックＲＦＢＬＫ５のフューズセットＸＲＦ５２において、フューズ回路ＦＵ２０１〜ＦＵ２１４の出力は全てＬレベル、フューズ回路ＦＵ２１５の出力レベルはＨレベルである。しかし、入力される内部アドレス信号ＸＡ０〜ＸＡ１２のうち少なくとも一つの信号はＬレベルである。よって、Ｌレベルの内部アドレス信号ＸＡ０〜ＸＡ１２が入力する排他的論理和回路ＸＯ２０１〜ＸＯ２１３は、Ｌレベルを出力する。従って、アンド回路ＡＮＤ２０１は出力であるリダンダンシー選択信号ＲＸ２をＬレベルのまま維持する。
【００８８】
また、冗長フューズブロックＲＦＢＬＫ５のフューズセットＸＲＦ５１において、フューズ回路ＦＵ２１４の出力はＨレベルである。しかし、入力される内部バンクアドレス信号ＢＡがＨレベルであるので、排他的論理和回路ＸＯ２１４はＬレベルを出力する。従って、アンド回路ＡＮＤ２０１は出力であるリダンダンシー選択信号ＲＸ１をＬレベルのまま維持する。
【００８９】
また、冗長フューズブロックＲＦＢＬＫ５のフューズセットＸＲＦ５３〜ＸＲＦ５６において、フューズ回路ＦＵ２１５のフューズ素子は切断されていない。よって、フューズ回路ＦＵ２１５の出力はＬレベルである。従って、アンド回路ＡＮＤ２０１は出力であるリダンダンシー選択信号ＲＸ３〜ＲＸ６をＬレベルのまま維持する。
【００９０】
以上より、バンクＢａｎｋＢを選択するノーマルワード線選択サイクルにおいては、ノア回路ＮＯＲ５０１は、リダンダンシーイネーブル信号ＲＸＥＢをＨレベルのまま維持する。これにより、バンクＢａｎｋＢにおいて、アドレスプリデコーダは活性化され、冗長行ドライバＲＥＤＸＤＢ１〜４は非活性化される。
【００９１】
そして、Ｈレベルのバンク制御信号ＲＤＢが入力されて活性化される行デコーダＸＤＥＣＢは、アドレスプリデコーダＸＰＲＢから入力されるアドレスプリデコード信号により、メモリセルブロックＭＢＢ内のワード線にＨレベルの電圧を供給し、行単位でメモリセルを選択する。なお、このワード線により選択される行単位のアドレス情報は、メモリセルブロックＭＢＢにおける行単位のうち、被救済単位Ｂ１のアドレス情報（アドレスＡｄｄｒｅｓｓ、バンクアドレスＢａｎｋ−Ａｄｄｒｅｓｓが全てＨレベル）以外の行単位のアドレス情報である。つまり、ノーマルワード線選択サイクルにおいては、メモリセルブロックＭＢＢにおいて、被救済単位Ｂ１以外の行単位が選択される。
【００９２】
ここで、バンクＢａｎｋＡにおいては、バンク制御信号ＲＤＡが入力されず、メモリセルブロックＭＢＡのワード線はいずれも選択されない。
また、冗長行ドライバ選択回路ＸＲＳにおいては、不揮発性記憶回路ＮＡ６０１〜ＮＡ６０６にリダンダンシーフューズ回路セット信号ＸＲＣＬＫが入力されるが、リダンダンシー選択信号ＲＸ１〜ＲＸ６はいずれもＬレベルであるので、アンド回路ＡＮＤ６１１〜ＡＮＤ６１８は、いずれも行冗長選択信号を発生しない。
このように、ノーマルワード線選択サイクルにおいては、メモリセルブロックＭＢＢにおける不良メモリセルの存在しない行単位（被救済単位Ｂ１以外の行単位）が選択され、冗長メモリセルブロックＲＭＢＢにおける冗長行単位は選択されない。
【００９３】
また、ＢａｎｋＢを選択するリダンダンシーワード線選択サイクルでは、アドレスバッファＸＡＢは、外部からアドレス情報（アドレスＡｄｄｒｅｓｓ及びバンクアドレスＢａｎｋ−Ａｄｄｒｅｓｓ）が入力される。入力されるアドレス情報は、ここでは、上記被救済単位Ｂ１のアドレス情報である。つまり、アドレスＡｄｄｒｅｓｓの組合せは、１３ビットが全てＨレベルである組合せであり、アドレスＢａｎｋ−Ａｄｄｒｅｓｓは、本サイクルではバンクＢａｎｋＢを選択するので、Ｈレベルである。
【００９４】
冗長フューズブロックＲＦＢＬＫ５のフューズセットＸＲＦ５２において、フューズ回路ＦＵ２０１〜ＦＵ２１５の出力は全てＬレベルである。しかし、入力される内部アドレス信号ＸＡ０〜ＸＡ１２及び内部バンクアドレス信号ＢＡは全てＨレベルである。よって、排他的論理和回路ＸＯ２０１〜ＸＯ２１４は、全てＨレベルを出力する。
また、フューズ回路ＦＵ２１５のフューズ素子は切断されているので、フューズ回路ＦＵ２１５の出力はＨレベルである。従って、図８に示すアンド回路ＡＮＤ２０１は出力であるリダンダンシー選択信号ＲＸ２をＨレベルに変化させる。
【００９５】
なお、冗長フューズブロックＲＦＢＬＫ５のフューズセットＸＲＦ５１において、フューズ回路ＦＵ２１４の出力はＨレベルである。しかし、入力される内部バンクアドレス信号ＢＡがＨレベルであるので、排他的論理和回路ＸＯ２１４はＬレベルを出力する。よって、アンド回路ＡＮＤ２０１は出力であるリダンダンシー選択信号ＲＸ１をＬレベルのまま維持する。
また、冗長フューズブロックＲＦＢＬＫ５のフューズセットＸＲＦ５３〜ＸＲＦ５６において、フューズ回路ＦＵ２１５のフューズ素子は切断されていない。よって、フューズ回路ＦＵ２１５の出力はＬレベルである。従って、アンド回路ＡＮＤ２０１は出力であるリダンダンシー選択信号ＲＸ３〜ＲＸ６をＬレベルのまま維持する。
【００９６】
以上より、バンクＢａｎｋＢを選択するリダンダンシーワード線選択サイクルにおいては、ノア回路ＮＯＲ５０１に入力されるリダンダンシー選択信号ＲＸ１〜ＲＸ６のうち、リダンダンシー選択信号ＲＸ２がＨレベルである。よって、ノア回路ＮＯＲ５０１は、リダンダンシーイネーブル信号ＲＸＥＢをＨレベルからＬレベルへと変化させる。これにより、バンクＢａｎｋＢにおいて、アドレスプリデコーダは非活性化され、冗長行ドライバＲＥＤＸＤＢ１〜４は活性化される。
【００９７】
そして、行デコーダＸＤＥＣＢは、Ｈレベルのバンク制御信号ＲＤＢが入力されても、アドレスプリデコーダＸＰＲＢからアドレスプリデコード信号が入力されない。従って、行デコーダＸＤＥＣＢは、外部からアドレス情報（アドレスＡｄｄｒｅｓｓ、バンクアドレスＢａｎｋ−Ａｄｄｒｅｓｓが全てＨレベルであるアドレス情報）に対応するワード線ＷＬＢｊ（被救済単位Ｂ１を選択するワード線）にＨレベルの電圧を供給しない。つまり、メモリセルブロックＭＢＢにおいて、被救済単位Ｂ１（不良メモリセルを含む行単位）が選択されることはない。
【００９８】
一方、冗長行ドライバＲＥＤＸＤＢ１〜４は、制御信号ＲＤＢが入力され、かつ、リダンダンシーイネーブル信号ＲＸＥＢがＬレベルであるので、活性化される。
また、冗長行ドライバ選択回路ＸＲＳにおいては、次の動作が行われる。
不揮発性記憶回路ＮＡ６０２において、フューズ素子Ｆ６０２が切断され、フューズ素子Ｆ６１２及びフューズ素子Ｆ６２２は未だ切断されていない。そのため、ラッチ回路ＬＡ６０２において、フューズ回路ＦＵ６０２の出力は、Ｈレベルである。また、ラッチ回路ＬＡ６１２、ラッチ回路ＬＡ６２２各々において、フューズ回路ＦＵ６１２、フューズ回路ＦＵ６２２の出力はいずれもＬレベルである。これにより、ラッチ回路ＬＡ６０２おいて、第２のスイッチ（ＰチャネルトランジスタＱＰ６０２及びＮチャネルトランジスタＱＮ６０２で構成される）がオン状態にある。また、ラッチ回路ＬＡ６１２、ＬＡ６２２各々において、第１のスイッチ（ＰチャネルトランジスタＱＰ６０１及びＮチャネルトランジスタＱＮ６０１で構成される）がオン状態にある。
【００９９】
従って、不揮発性記憶回路ＮＡ６０２は、Ｈレベルのリダンダンシーフューズ回路セット信号ＸＲＣＬＫが入力されると、クロックドバッファＣＬＫＢＵ６０１、６１１、６２１を活性化させる。また、不揮発性記憶回路ＮＡ６０２は、リダンダンシー選択信号ＲＸ２の論理レベル（Ｈレベル）を反転させて、ノードＮ６０１にＬレベルの電圧を出力する。
また、不揮発性記憶回路ＮＡ６０２は、リダンダンシー選択信号ＲＸ２の論理レベル（Ｈレベル）を変えないで、Ｎ６０２、Ｎ６０３にＨレベルの電圧を出力する。そして、アンド回路ＡＮＤ６１５は、Ｈレベルの冗長行選択信号ＲＸＢ１を出力し、冗長行ドライバＲＥＤＸＤＢ１を選択する。
これにより、冗長行ドライバＲＥＤＸＤＢ１は、ダンダンシーワード線ＲＷＬＢ１に電圧を供給し、冗長行単位におけるメモリセルを選択する。つまり、被救済単位Ｂ１は冗長行ドライバＲＥＤＸＤＢ１で選択する冗長行単位に置き換えられたことになる。
【０１００】
なお、バンクＢａｎｋＡにおいては、バンク制御信号ＲＤＡが入力されず、メモリセルブロックＭＢＡのワード線はいずれも選択されない。また、冗長行ドライバＲＥＤＸＤＡ１〜４は、バンク制御信号ＲＤＡが入力されないので、活性化されない。
また、冗長行ドライバ選択回路ＸＲＳは、アンド回路ＡＮＤ６１５以外のアンド回路ＡＮＤ６１１〜アンド回路ＡＮＤ６１４、アンド回路ＡＮＤ６１６〜アンド回路ＡＮＤ６１８各々の出力はＬレベルであり、冗長行選択信号ＲＸＡ１〜４及び冗長行選択信号ＲＸＢ２〜４をＬレベルのまま維持している。
【０１０１】
以上をまとめると、フューズセットＸＲＦ５ｉ（ｉ＝１〜６）各々は、不良メモリセル（欠陥があるメモリセル）を含む行単位の位置を示す欠陥アドレスの情報を記憶する複数のフューズ素子から構成される。
また、冗長フューズブロックＲＦＢＬＫ５は、それぞれがリダンダンシー選択信号ＲＸｉ（一致したことを示す結果）を出力するｎ（ｎ≧２であって、上記実施例においてはｎ＝６）個のフューズセットを有している。
そして、冗長行ドライバ選択回路ＸＲＳ（冗長行ドライバ選択回路）は、６（＝ｎ）個のフューズセット各々に対応して設けられ、対応するフューズセットからリダンダンシー選択信号ＲＸｉ（一致したことを示す結果）がそれぞれ入力される６（＝ｎ）個の不揮発性記憶回路ＮＡ６０ｉ（ｉ＝１〜ｎ）を有している。
【０１０２】
また、不揮発性記憶回路ＮＡ６０ｉ各々は、それぞれｍビット（ｍは、メモリセルブロックの数をｐ、一つのメモリセルブロックに対応して設けられる冗長救済単位の数をｑとした場合、２ｍ≧ｐ×ｑを満たす整数。上記例ではｐ＝２、ｑ＝４、ｍ＝３）の情報を記憶するｍ個のフューズ素子Ｆ６０ｉ、Ｆ６１ｉ、Ｆ６２ｉを有しており、冗長行ドライバ選択回路ＸＲＳは、ｍビットの情報に基づいて冗長行選択信号を出力する。このｍビットの情報が、複数の冗長行ドライバのうちからいずれかの冗長行ドライバを選択するかの選択情報であり、Ｐ／Ｗ後において、異なるフューズセット間で同一の冗長行ドライバが選択されないように設定される。
なお、冗長行ドライバは、複数のメモリセルブロック（ｑ個）に対応して合計で（ｐ×ｑ）台あることになる。フューズセットを冗長行ドライバの合計と同じだけ設けることは、一つのメモリセルブロック各々にフューズセットを設けることになるから、フューズセットのレイアウト上の面積をできるだけ減らすため、ｎ＜ｐ×ｑの関係となる。
【０１０３】
このように、半導体装置１００は、リダンダンシーワード線選択サイクルにおいて、冗長行ドライバ選択回路ＸＲＳが、複数の冗長行ドライバのうちからいずれかの冗長行ドライバを選択するかの選択情報（不揮発性記憶回路のフューズ素子に記憶した情報）に基づいて、冗長行ドライバＲＥＤＸＤＡ１〜４又は冗長行ドライバＲＥＤＸＤＡ１〜４のいずれか一つを選択する。
つまり、冗長行ドライバ選択回路ＸＲＳが、メモリセルブロックＭＢＡ及びメモリセルブロックＭＢＢ各々に対応する上記冗長行ドライバに対して、個別に冗長行ドライバを選択する冗長行選択信号ＲＸＡ１〜４及びＲＸＢ１〜４を発生する構成となっている。すなわち、複数の冗長行ドライバは、上記の従来構成の様に、共通の冗長行選択信号が入力される構成ではなく、それぞれ独立した冗長行選択信号が入力される構成となっている。
【０１０４】
次に、不良メモリセルを置き換えた先の冗長救済単位に欠陥がある場合の半導体装置１００の動作について説明する。
上の説明では、不良メモリセルが存在する被救済単位（ワード線ＷＬＡｊで選択される行単位、被救済単位Ａ１とした）を冗長救済単位に置き換えたわけであるが、置き換えた先の冗長救済単位に、欠陥が発生しており、不良メモリセルが存在する場合がある。不良メモリセルがあるかどうかは、冗長フューズブロックＲＦＢＬＫ５におけるフューズ素子切断後に、さらに半導体装置が良品であるかどうかの試験（以下、第２Ｐ／Ｗ試験）を行うことで確認できる。
【０１０５】
上記例で言えば、第２Ｐ／Ｗ試験の半導体装置の書き込み動作のリダンダンシーワード線選択サイクルにおいて、冗長行ドライバＲＥＤＸＤＡ１がリダンダンシーワード線ＲＷＬＡ１に電圧を供給する。そして、冗長行単位でメモリセルを選択させ、メモリセルへ期待値データを書き込む。その後、半導体装置の読み出し動作のリダンダンシーワード線選択サイクルにおいて、冗長行ドライバＲＥＤＸＤＡ１がリダンダンシーワード線ＲＷＬＡ１に電圧を供給する。そして、冗長行単位でメモリセルを選択させ、メモリセルから期待値データが読み出せるかどうかを確認する。これにより、第２Ｐ／Ｗ試験により、被救済単位Ａ１を冗長救済単位に置き換えた場合に、当該冗長救済単位に不良メモリセルがあるかないかを確認できる。
【０１０６】
本発明の半導体装置の構成では、上記第２Ｐ／Ｗ試験を行うことにより、或いは上記第２Ｐ／Ｗ試験を行いながら、冗長行単位で選択されたメモリセル中に不良メモリセルがある場合、さらに他の冗長行ドライバに置き換えることが可能となる。
上で説明した場合、メモリセルブロックＭＢＡ中の被救済単位Ａ１は冗長行ドライバＲＥＤＸＤＡ１で選択する冗長行単位に置き換えられたわけである。しかし、冗長行ドライバＲＥＤＸＤＡ１が選択する冗長行単位に不良メモリセルが存在する場合、被救済単位Ａ１を他の不良メモリセルが存在しない冗長救済単位へ置き換える。以下では、被救済単位Ａ１を、冗長行ドライバＲＥＤＸＤＡ２で選択する冗長行単位へと置き換える場合について説明する。
【０１０７】
冗長行ドライバ選択回路ＸＲＳは、リダンダンシーワード線選択サイクルにおいて、冗長行ドライバＲＥＤＸＤＡ１を選択する情報（複数冗長行ドライバのうちからいずれかの冗長行ドライバを選択するかの選択情報）に基づいて、冗長行選択信号ＲＸＡ１をアンド回路ＡＮＤ６１１から出力し、冗長行ドライバＲＥＤＸＤＡ１を選択している。
ここで、冗長行ドライバＲＥＤＸＤＡ１を選択する情報は、リダンダンシー選択信号ＲＸ１が入力される不揮発性記憶回路ＮＡ６０１のフューズ回路ＦＵ６０１、ＦＵ６１１、ＦＵ６２１が記憶した情報である。この記憶した情報は、それぞれのフューズ回路が内蔵するフューズ素子の切断状態または非切断状態により決まる。
【０１０８】
具体的には、フューズ素子Ｆ６０１、Ｆ６１１、Ｆ６２１は非切断状態にあり、フューズ回路ＦＵ６０１、ＦＵ６１１、ＦＵ６２１は、リダンダンシー回路リセットサイクルサイクルにおいて、Ｈレベルを出力する。これにより、不揮発性記憶回路ＮＡ６０１のラッチ回路ＬＡ６０１、ＬＡ６１１、ＬＡ６２１において、第１のスイッチ（図２におけるＰチャネルトランジスタＱＰ６０１及びＮチャネルトランジスタＱＮ６０１）がオンする。冗長行ドライバ選択回路ＸＲＳは、リダンダンシーワード線選択サイクルにおいて、Ｈレベルのリダンダンシー選択信号ＲＸ１が入力されると、アンド回路ＡＮＤ６１１から冗長行選択信号ＲＸＡ１を出力し、冗長行ドライバＲＥＤＸＤＡ１を選択する。
【０１０９】
リダンダンシーワード線選択サイクルにおいて、Ｈレベルのリダンダンシー選択信号ＲＸ１が入力されたとき、アンド回路ＡＮＤ６１２から、冗長行選択信号ＲＸＡ２を出力するためには、フューズ素子Ｆ６２１を切断する。フューズ素子Ｆ６２１を切断すれば、リダンダンシー回路リセットサイクルサイクルにおいて、ラッチ回路ＬＡ６２１におけるオンするスイッチを第１のスイッチから第２のスイッチ（図２におけるＰチャネルトランジスタＱＰ６０２及びＮチャネルトランジスタＱＮ６０２）に切り替えることができる。
【０１１０】
これにより、図２に示す不揮発性記憶回路ＮＡ６０１は、リダンダンシーワード線選択サイクルにおいて、Ｈレベルのリダンダンシー選択信号ＲＸ１が入力されたとき、クロックドバッファＣＬＫＢＵ６０１、ＣＬＫＢＵ６１１、ＣＬＫＢＵ６２１により、それぞれ、ノードＮ６０１をＨレベル、ノードＮ６０２をＨレベル、ノードＮ６０３をＬレベルにする。よって、冗長行ドライバ選択回路ＸＲＳは、リダンダンシーワード線選択サイクルにおいて、Ｈレベルのリダンダンシー選択信号ＲＸ１が入力されたとき、アンド回路ＡＮＤ６１２から、Ｈレベルの冗長行選択信号ＲＸＡ２を出力し、冗長行ドライバＲＥＤＸＤＡ２を選択する。なお、アンド回路ＡＮＤ６１２以外のアンド回路がＨレベルのリダンダンシー選択信号を出力することはない。
これにより、被救済単位Ａ１を、冗長行ドライバＲＥＤＸＤＡ２で選択する冗長行単位へと置き換えることができる。
【０１１１】
また、上記実施例で、メモリセルブロックＭＢＢにおける被救済単位Ｂ１を、冗長行ドライバＲＥＤＸＤＢ１で選択する冗長行単位へと置き換えた場合について説明した。冗長行ドライバＲＥＤＸＤＢ１で選択する冗長行単位に不良メモリセルが存在する場合、次のようにして、メモリセルブロックＭＢＢにおける被救済単位Ｂ１を、冗長行ドライバＲＥＤＸＤＢ２で選択する冗長行単位に置き換える。現在、不揮発性記憶回路ＮＡ６０２のフューズ素子Ｆ６０２は切断状態にあり、Ｆ６１２、Ｆ６２２は非切断状態にあるから、リダンダンシー回路リセットサイクルサイクルにおいて、フューズ回路ＦＵ６０２はＬレベル、ＦＵ６１１、ＦＵ６２１はＨレベルを出力する。そのため、不揮発性記憶回路ＮＡ６０２のラッチ回路ＬＡ６０２において第２のスイッチ、ＬＡ６１２、ＬＡ６２２において、第１のスイッチがオンする。よって、冗長行ドライバ選択回路ＸＲＳは、リダンダンシーワード線選択サイクルにおいて、Ｈレベルのリダンダンシー選択信号ＲＸ２が入力されると、アンド回路ＡＮＤ６１５から冗長行選択信号ＲＸＢ２を出力し、冗長行ドライバＲＥＤＸＤＢ１を選択する。
【０１１２】
リダンダンシーワード線選択サイクルにおいて、Ｈレベルのリダンダンシー選択信号ＲＸ２が入力されたとき、アンド回路ＡＮＤ６１６から、冗長行選択信号ＲＸＡ２を出力するためには、フューズ素子Ｆ６２２を切断する（図３参照）。
フューズ素子Ｆ６２２を切断すれば、リダンダンシー回路リセットサイクルサイクルにおいて、ラッチ回路ＬＡ６２２におけるオンするスイッチを第１のスイッチから第２のスイッチに切り替えることができる。これにより、冗長行ドライバ選択回路ＸＲＳは、リダンダンシーワード線選択サイクルにおいて、Ｈレベルのリダンダンシー選択信号ＲＸ２が入力されたとき、アンド回路ＡＮＤ６１６から、Ｈレベルの冗長行選択信号ＲＸＢ２を出力し、冗長行ドライバＲＥＤＸＤＢ２を選択することができる。
【０１１３】
なお、上記実施例の説明では、被救済単位Ｂ１を冗長救済単位へ置き換えるため、不揮発性記憶回路ＮＡ６０２のフューズ素子Ｆ６０２の切断を、最初のＰ／Ｗ後において行っているが、この切断は、上記第２のＰ／Ｗにおいて、被救済単位Ａ１の置き換え先の冗長救済単位が決定してからであってもよい。つまり、まず、メモリセルブロックＭＢＡ及びＭＢＢに存在する複数の被救済単位のアドレス情報を、最初のＰ／Ｗ後に冗長フューズブロックＲＦＢＬＫ５が備えるフューズ素子に記憶する。そして、第２のＰ／Ｗにおいて、被救済単位の一つずつを、置き換え先の冗長行ドライバが選択する冗長行単位に不良メモリセルがないかを確認しながら、順番に置き換えていってもよい。
【０１１４】
例えば、最初のＰ／Ｗにおいて、メモリセルブロックＭＢＡに救済すべき行単位（被救済単位Ａ１、Ａ２とする）、メモリセルブロックＭＢＢに救済すべき行単位（被救済単位Ｂ１とする）があることが判明するとする。
この場合、最初のＰ／Ｗ後に、被救済単位Ａ１〜Ａ２と被救済単位Ｂ１〜Ｂ２のアドレス情報を、この順番に冗長フューズブロックＲＦＢＬＫ５のフューズセットＸＲＦ５１〜ＸＲＦ５４内のフューズ素子に記憶する。
第２のＰ／Ｗにおいては、まず、被救済単位Ａ１を冗長行ドライバＲＥＤＸＤＡ１が選択する冗長行単位に置き換えた場合、置き換え先の冗長行単位に不良メモリセルがないことを確認する。置き換え先の冗長行単位に不良メモリセルがなければ、被救済単位Ａ１の置き換え先は、冗長行ドライバＲＥＤＸＤＡ１が選択する冗長行単位に決定される。一方、置き換え先の冗長行単位に不良メモリセルがあれば、被救済単位Ａ１の置き換え先を、冗長行ドライバＲＥＤＸＤＡ２が選択する冗長行単位となるように、冗長行ドライバ選択回路ＸＲＳのフューズ素子（フューズ素子Ｆ６２１）の切断を行う（図３参照）。
【０１１５】
続いて、今度は被救済単位Ａ２の置き換え先の冗長行単位に不良メモリセルがないことを確認するわけであるが、上記被救済単位Ａ１の置き換え先によって場合分けが生じる。
被救済単位Ａ１の置き換え先が、冗長行ドライバＲＥＤＸＤＡ１が選択する冗長行単位となった場合、被救済単位Ａ２の置き換え先が、まず冗長行ドライバＲＥＤＸＤＡ２が選択する冗長行単位となるように、冗長行ドライバ選択回路ＸＲＳのフューズ素子（フューズ素子Ｆ６２２）の切断を行う。置き換え先の冗長行単位に不良メモリセルがなければ、被救済単位Ａ２の置き換え先は、冗長行ドライバＲＥＤＸＤＡ２が選択する冗長行単位に決定される。
【０１１６】
被救済単位Ａ１の置き換え先が、冗長行ドライバＲＥＤＸＤＡ２が選択する冗長行単位となった場合、被救済単位Ａ２の置き換え先が、まず冗長行ドライバＲＥＤＸＤＡ３が選択する冗長行単位となるように、冗長行ドライバ選択回路ＸＲＳのフューズ素子（フューズ素子Ｆ６１２）の切断を行う。置き換え先の冗長行単位に不良メモリセルがなければ、被救済単位Ａ２の置き換え先は、冗長行ドライバＲＥＤＸＤＡ３が選択する冗長行単位に決定される。
もちろん、被救済単位Ａ２の置き換え先の冗長行単位に不良メモリセルがある場合、上記被救済単位Ａ１と同様に、置き換えた先の冗長行単位に不良のメモリセルがない冗長行ドライバを選択するように、対応するフューズ素子の切断処理を行う。
【０１１７】
続いて、被救済単位Ｂ１の置き換え先の冗長行単位に不良メモリセルがないことを確認するわけであるが、この場合、被救済単位Ｂ１の置き換え先が、冗長行ドライバＲＥＤＸＤＢ１が選択する冗長行単位となるように、まず、冗長行ドライバ選択回路ＸＲＳのフューズ素子（フューズ素子Ｆ６０３）の切断を行う。
置き換え先の冗長行単位に不良メモリセルがなければ、被救済単位Ｂ１の置き換え先は、冗長行ドライバＲＥＤＸＤＢ１が選択する冗長行単位に決定される。一方、置き換え先の冗長行単位に不良メモリセルがあれば、被救済単位Ｂ１の置き換え先を、冗長行ドライバＲＥＤＸＤＢ２が選択する冗長行単位となるように、冗長行ドライバ選択回路ＸＲＳのフューズ素子（フューズ素子Ｆ６２３）の切断を行う（図３参照）。
【０１１８】
続いて、今度は被救済単位Ｂ２の置き換え先の冗長行単位に不良メモリセルがないことを確認するわけであるが、上記被救済単位Ｂ１の置き換え先によって場合分けが生じる。
被救済単位Ｂ１の置き換え先が、冗長行ドライバＲＥＤＸＤＢ１が選択する冗長行単位となった場合、被救済単位Ｂ２の置き換え先が、まず冗長行ドライバＲＥＤＸＤＢ２が選択する冗長行単位となるように、冗長行ドライバ選択回路ＸＲＳのフューズ素子（フューズ素子Ｆ６０４及びフューズ素子Ｆ６２４）の切断を行う。置き換え先の冗長行単位に不良メモリセルがなければ、被救済単位Ｂ２の置き換え先は、冗長行ドライバＲＥＤＸＤＢ２が選択する冗長行単位に決定される。
【０１１９】
被救済単位Ｂ１の置き換え先が、冗長行ドライバＲＥＤＸＤＢ２が選択する冗長行単位となった場合、被救済単位Ｂ２の置き換え先が、まず冗長行ドライバＲＥＤＸＤＢ３が選択する冗長行単位となるように、冗長行ドライバ選択回路ＸＲＳのフューズ素子（フューズ素子Ｆ６０４及びフューズ素子Ｆ６１４）の切断を行う。置き換え先の冗長行単位に不良メモリセルがなければ、被救済単位Ｂ２の置き換え先は、冗長行ドライバＲＥＤＸＤＢ３が選択する冗長行単位に決定される。
もちろん、被救済単位Ｂ２の置き換え先の冗長行単位に不良メモリセルがある場合、上記被救済単位Ｂ１と同様に、置き換えた先の冗長行単位に不良のメモリセルがない冗長行ドライバを選択するように、対応するフューズ素子の切断処理を行う。
【０１２０】
以上説明したように、冗長行ドライバ選択回路ＸＲＳは、不良メモリセルのアドレス情報と欠陥のない冗長行ドライバとを対応付けた情報として記憶し、該情報に基づいて、欠陥のない冗長救済単位を選択する構成となっている。
【０１２１】
このように、本発明の半導体装置は、メモリセルが行及び列のマトリックス状に配置される複数のメモリセルブロック（メモリセルブロックＭＢＡ及びＭＢＢ）と、
前記複数のメモリセルブロック各々に対応して配置され、対応するメモリセルブロック内のメモリセルに欠陥がある場合に当該欠陥があるメモリセルを含む行単位と置き換えられる冗長救済単位を、複数有する冗長行メモリセルブロック（冗長メモリセルブロックＲＭＢＡ及びＲＭＢＢ）と、
前記冗長救済単位各々に対応して設けられ、前記複数の冗長救済単位のうちからいずれかの前記冗長救済単位の選択を示す冗長行選択信号（冗長行選択信号ＲＸＡ１〜４、冗長行選択信号ＲＸＢ１〜４）が入力されると、前記複数の冗長救済単位のうちから入力された前記冗長行選択信号の示す前記冗長救済単位を選択する冗長行ドライバ（冗長行ドライバＲＥＤＸＤＡ１〜４及び冗長行ドライバＲＥＤＸＤＢ１〜４）と、
前記複数のメモリセルブロックに共通に設けられ、前記欠陥があるメモリセルを含む行単位の位置を示す欠陥アドレスの情報を記憶し、記憶された前記欠陥アドレスの情報と、前記複数のメモリセルを行単位で選択する際の当該行単位の位置を示す、外部から入力されるアドレス情報とが一致した場合、一致したことを示す結果（リダンダンシー選択信号ＲＸ１〜ＲＸ６）を出力する冗長フューズブロック（冗長フューズブロックＲＦＢＬＫ５）と、
複数の前記冗長行ドライバのうちからいずれかの冗長行ドライバを選択するかの選択情報に基づいて、入力される複数の前記一致したことを示す結果各々を、前記冗長行選択信号として出力する冗長行ドライバ選択回路（冗長行ドライバ選択回路ＸＲＳ）と、
を備えることを特徴とする半導体装置（半導体装置１００）である。
【０１２２】
このように、本発明の半導体装置によれば、冗長行ドライバ選択回路ＸＲＳが、複数の冗長行ドライバのうちからいずれかの冗長行ドライバを選択するかの選択情報（不揮発性記憶回路に記憶された情報）に基づいて、複数ある出力のうちの一つから冗長行選択信号（ＲＸＡ１〜４、ＲＸＢ１〜４のいずれか）を出力し、冗長行ドライバ（ＲＥＤＸＤＡ１〜４、ＲＥＤＸＤＢ１〜４のいずれか）を選択する。従って、冗長フューズブロックＲＦＢＬＫ５内のフューズセットの数を、一つの冗長メモリセルブロックに対応して設けられる冗長行ドライバの数（この場合４）より大きく（この場合６に）しても、冗長行ドライバ選択回路ＸＲＳが、複数の冗長行ドライバ各々に対して、個別に冗長行選択信号を出力することができる。つまり、上記の従来構成の様に、複数の冗長行ドライバは、共通の冗長行選択信号が入力される構成ではなく、それぞれ独立した冗長行選択信号が入力される構成とすることができる。
そのため、一つの冗長メモリセルブロックで冗長行ドライバをすべて使いきるほどに、対応するメモリセルブロック（例えばメモリセルブロックＭＢＡ）に不良メモリセルが発生した場合であっても、フューズセットを予め準備することで、他のメモリセルブロック（メモリセルブロックＭＢＢ）に対応する冗長行ドライバに対して冗長行選択信号を発生することが可能となる。よって、設計において冗長行ドライバ及び冗長救済単位を増やすことなく、すなわち、半導体装置のチップ面積を増大させることなく、他のメモリセルブロックに発生する不良メモリセルを救済できる。
【０１２３】
また、不良メモリセルを置き換えた先の冗長救済単位に欠陥がある場合であっても、冗長行ドライバ選択回路ＸＲＳは、複数の冗長行ドライバのうちからいずれかの冗長行ドライバを選択するかの選択情報を記憶することができる。そのため、不良メモリセルを含む被救済単位を、欠陥のない冗長救済単位に置き換えることができ、不良メモリセルを救済できるので救済効率を上げることができる。
このように、本発明の半導体装置によれば、冗長メモリセルにより不良メモリセルの置換を行う際、不良メモリセルの救済効率を上げることが可能となる。
【０１２４】
図５は、本発明の他の実施形態における半導体装置４００のブロック図である。
図５において、図１と対応する部分には同一の符号を付しており、その動作の説明を省略する。
図５における半導体装置４００において、図１で示した半導体装置１００と相違する点は、冗長フューズブロックＲＦＢＬＫ５を冗長フューズブロックＲＦＢＬＫ６とした点である。冗長フューズブロックＲＦＢＬＫ６は、６つのフューズセット（Ｘ−ｒｅｄ  ｆｕｓｅ５１〜Ｘ−ｒｅｄ  ｆｕｓｅ５５及びＰＫＧ後不良ビット置換装置（以下フューズセットＸＲＦ６１））から構成される。冗長フューズブロックＲＦＢＬＫ６が有するフューズセットのうち、５つのフューズセット（Ｘ−ｒｅｄ  ｆｕｓｅ５１〜Ｘ−ｒｅｄ  ｆｕｓｅ５５）は、冗長フューズブロックＲＦＢＬＫ５のフューズセットと同一の回路構成である。冗長フューズブロックＲＦＢＬＫ６が有するフューズセットのうち、フューズセットＸＲＦ６１が、冗長フューズブロックＲＦＢＬＫ５のフューズセット（Ｘ−ｒｅｄ  ｆｕｓｅ５６）に対応するフューズセットである。
【０１２５】
図６は、フューズセットＸＲＦ６１の回路構成図である。
フューズセットＸＲＦ６１は、入力される内部アドレス信号ＸＡ０〜ＸＡ１２及び内部バンクアドレス信号ＢＡに対応して、フューズ回路ＰＵ９０１〜フューズ回路ＰＵ９１４を有している。また、フューズセットＸＲＦ６１は、当該フューズセットＸＲＦ６１が使用されているか使用されていないかを示す情報を記憶するためのフューズ素子を有するフューズ回路ＰＵ９１５（ＸＲＥＤイネーブルスイッチ）を備える。
フューズ回路ＰＵ９０１〜ＰＵ９１５は、全て同一の回路構成であり、内蔵するフューズ素子は、電気フューズ素子である。
つまり、冗長フューズブロックＲＦＢＬＫ６が有するフューズセットのうち、５つのフューズセットが内蔵するフューズ素子をレーザーフューズとしているのに対し、フューズセットＸＲＦ６１が内蔵するフューズ素子を電気フューズとしている。
【０１２６】
フューズ回路ＰＵ９０１〜ＰＵ９１５が内蔵する電気フューズ素子は、半導体装置４００を構成する半導体チップがパッケージに封止された後に、テストモード等を用いて、外部から或いは半導体装置４００の内部に設けられた高電圧発生回路から、高電圧を供給することで、導通／非導通とされるフューズ素子である。
もちろん、電気フューズは、電極間に高電圧を印加することで、導通状態から非導通状態に電気的に不可逆変化する素子（フューズ素子）であってもよいし、非導通状態から導通状態に電気的に不可逆変化する素子（アンチフューズ素子）であってもよい。
なお、冗長行ドライバ選択回路ＸＲＳにおいて、フューズセットＸＲＦ６１の出力であるリダンダンシー選択信号ＲＸ６が入力される不揮発性記憶回路ＮＡ６０６が内蔵するフューズ素子も、電気フューズ素子としておくことが望ましい。
組み立て後においても、使用されていない冗長行ドライバを任意に選択できるようにすするためである。
【０１２７】
ところで、フューズセットＸＲＦ６１の有するフューズ素子をレーザーフューズ素子からアンチフューズ素子にする場合、フューズ素子を切断／非切断することにより、導通／非導通の関係が逆になる。フューズセットＸＲＦ６１の回路は、例えば、フューズセットＸＲＦ５１（図８参照）のフューズ素子をアンチフューズ素子に換えて、フューズ回路ＦＵ２０１〜ＦＵ２１５各々と、排他的論理和回路ＸＯ２０１〜ＸＯ２１４及びバッファ回路ＢＵ２０１各々との間に、それぞれ１台の反転回路を接続することで実現できる。つまり。フューズ回路ＰＵ９０１〜ＰＵ９１５各々は、フューズ回路ＦＵ２０１〜ＦＵ２１５各々において、フューズ素子をアンチフューズ素子に換え、さらに反転回路を出力ノードに１台追加することで実現できる。もちろん、半導体チップのパッケージング後に、アンチフューズ素子の切断のため、図６には不図示の信号により、高電圧を印加できる構成にする必要がある。
【０１２８】
また、フューズセットＸＲＦ６１の出力であるリダンダンシー選択信号ＲＸ６が入力される不揮発性記憶回路ＮＡ６０６（図６参照）が有するフューズ回路ＦＵ６０６、ＦＵ６１６，ＦＵ６２６も、フューズ回路ＰＵ９０１と同一構成とする。
このように構成すれば、半導体装置６００を、パッケージング後に、動作性能を試験する際、不良メモリセルが検出されても、当該不良メモリセルを含む被救済単位を冗長救済単位に置き換えることが可能となる。つまり、パッケージング後の試験において、被救済単位のアドレス情報を取得し、取得したアドレス情報により、フューズセットＸＲＦ６１のアンチフューズ素子を切断する。そして、不良メモリセルを含む被救済単位を使用していない冗長行ドライバへ置換すべく、上述した方法により、不揮発性記憶回路ＮＡ６０６のアンチフューズ素子を切断すればよい。
これにより、パッケージングされた後に、メモリセルブロックに不良メモリセルがある場合においても、不良メモリセルを含む被救済単位を冗長行単位へと置き換えることができるので、より救済効率の高い半導体装置を提供できる。
【０１２９】
以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、上記実施形態の説明においては、複数のメモリセルブロックに存在する不良メモリセルを含む行単位（被救済単位）を、冗長行単位へ置き換える場合について説明したが、複数のメモリセルブロックに存在する不良メモリセルを含む列単位を、冗長列単位へ置き換える構成としてもよい。
【符号の説明】
【０１３０】
１００，４００，６００…半導体装置、
ＢａｎｋＡ，ＢａｎｋＢ…バンク、
ＭＢＡ，ＭＢＢ…メモリセルブロック、
ＸＤＥＣＡ，ＸＤＥＣＢ…行デコーダ、
ＸＰＲＡ，ＸＰＲＢ…アドレスプリデコーダ、
ＸＡＢ…アドレスバッファ、
ＲＭＢＡ，ＲＭＢＢ…冗長メモリセルブロック、
ＲＥＤＸＤＡ１，ＲＥＤＸＤＡ２，ＲＥＤＸＤＡ３，ＲＥＤＸＤＡ４，ＲＥＤＸＤＡｋ，ＲＥＤＸＤＢ１，ＲＥＤＸＤＢ２，ＲＥＤＸＤＢ３，ＲＥＤＸＤＢ４，ＲＥＤＸＤＢｋ…冗長行ドライバ、
ＸＲＦ１ｉ，ＸＲＦ１１，ＸＲＦ５ｉ，ＸＲＦ５１，ＸＲＦ５２，ＸＲＦ５３，ＸＲＦ６１…フューズセット、
ＲＦＢＬＫ１，ＲＦＢＬＫ５，ＲＦＢＬＫ６…冗長フューズブロック、
ＸＲＳ…冗長行ドライバ選択回路、
ＩＮＶ１０１，ＩＮＶ１０２，ＩＮＶ２０１，ＩＮＶ２０２，ＩＮＶ５０１，ＩＮＶ５０２，ＩＮＶ６０１，ＩＮＶ６０２，ＩＮＶ６１１，ＩＮＶ６１２，ＩＮＶ６１３，ＩＮＶ６１４，ＩＮＶ６１５，ＩＮＶ６１６…反転回路、
ＮＯＲ１０１，ＮＯＲ５０１…ノア回路、
ＦＵ２０１，ＦＵ２０２，ＦＵ２１４，ＦＵ２１５，ＦＵ６０１，ＦＵ６０２，ＦＵ６１２，ＦＵ６０６，ＦＵ６２２，ＰＵ９０１，ＰＵ９１４，ＰＵ９１５…フューズ回路、
ＱＰ２０１，ＱＰ２０２，ＱＰ６０１，ＱＰ６０２…Ｐチャネルトランジスタ、
ＱＮ６０１，ＱＮ６０２…Ｎチャネルトランジスタ、
Ｆ２０１，Ｆ２１５，Ｆ６０１，Ｆ６０２，Ｆ６０３，Ｆ６０４，Ｆ６１１，Ｆ６１２，Ｆ６１４，Ｆ６２１，Ｆ６２２，Ｆ６０ｉ，Ｆ６２３，Ｆ６２４…フューズ素子、
Ｃ２０１…容量素子、
Ｎ２０１，Ｎ６０１，Ｎ６０２，Ｎ６０３…ノード、
ＸＯ２０１，ＸＯ２０２，ＸＯ２１４…排他的論理和回路、
ＢＵ２０１…バッファ回路、
ＡＮＤ２０１，ＡＮＤ６０１，ＡＮＤ６１１，ＡＮＤ６１２，ＡＮＤ６１３，ＡＮＤ６１４，ＡＮＤ６１５，ＡＮＤ６１６，ＡＮＤ６１７，ＡＮＤ６１８…アンド回路、
ＣＬＫＢＵ６０１，ＣＬＫＢＵ６１１，ＣＬＫＢＵ６２１…クロックドバッファ、
ＬＡ６０１，ＬＡ６０２，ＬＡ６１１，ＬＡ６１２，ＬＡ６２１，ＬＡ６２２…ラッチ回路、
ＮＡ６０１，ＮＡ６０２，ＮＡ６０６，ＮＡ６０ｉ…不揮発性記憶回路、
Ａｄｄｒｅｓｓ，Ｂａｎｋ…アドレス、
ＢＡ…内部バンクアドレス信号、
ＸＡ０，ＸＡ１，ＸＡ１２…内部アドレス信号、
ＲＸＥＢ…リダンダンシーイネーブル信号、
ＲＸ１，ＲＸ２，ＲＸ３，ＲＸ６，ＲＸｉ，ＲＸｋ…リダンダンシー選択信号、
ＲＸＡ１，ＲＸＡ２，ＲＸＡ３，ＲＸＡ４，ＲＸＢ１，ＲＸＢ２，ＲＸＢ３，ＲＸＢ４，ＲＸＡｋ，ＲＸＢｋ…冗長行選択信号、
ＲＥＳＥＴ…リダンダンシーフューズ回路リセット信号、
ＸＲＣＬＫ…リダンダンシーフューズ回路セット信号、
【図１】
2012022729.tif 000003
【図２】
2012022729.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2012022729.tif 000008
【図７】
2012022729.tif 000009
【図８】
2012022729.tif 000010
【図９】
2012022729.tif 000011