(57)【要約】【課題】再配線層形成工程、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置について、パッケージング工程の前後での素子の特性変動を低減させる。【解決手段】素子が形成された半導体基板に対して、再配線層形成工程、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置について、上方から見てメタルポスト２１の周縁と重なる位置に素子３３，３５，３７を配置しないようにする。また、製造時におけるメタルポスト２１に起因して生じる応力の影響を受ける、メタルポスト２１の周縁から所定の範囲に素子の配置禁止領域２１ａを設け、配置禁止領域２１ａに素子３３，３５，３７を配置しないようにする。【選択図】図１
2012064698.tif 000002
【特許請求の範囲】
【請求項１】
素子が形成された半導体基板に対して、再配線層形成工程、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置において、
上方から見て前記メタルポストの周縁と重なる位置に前記素子が配置されていないことを特徴とする半導体装置。
【請求項２】
製造時における前記メタルポストに起因して生じる応力の影響を受ける、前記メタルポストの周縁から所定の範囲内に前記素子が配置されていない請求項１に記載の半導体装置。
【請求項３】
上方から見て前記メタルポストと重なる位置に前記素子が配置されていない請求項１又は２に記載の半導体装置。
【請求項４】
前記素子はアナログ回路を構成する素子である請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
素子が形成された半導体基板に対して、再配線層形成工程、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置のレイアウト方法において、
上方から見て前記メタルポストの周縁と重なる位置に前記素子を配置しないことを特徴とする半導体装置のレイアウト方法。
【請求項６】
製造時における前記メタルポストに起因して生じる応力の影響を受ける、前記メタルポストの周縁から所定の範囲内に前記素子を配置しない請求項５に記載の半導体装置のレイアウト方法。
【請求項７】
上方から見て前記メタルポストと重なる位置に前記素子を配置しない請求項４又は５に記載の半導体装置。
【請求項８】
前記素子はアナログ回路を構成する素子である請求項５から７のいずれか一項に記載の半導体装置のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びそのレイアウト方法に関し、特に、再配線層形成工程、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置及びそのレイアウト方法に関するものである。
【背景技術】
【０００２】
近年、半導体チップの小型化、高集積化、高性能化などの要求がますます高まっており、その要求を満たすパッケージング技術として表面実装技術が重要となっている。例えばリードフレームを使わずに、はんだボールをプリント基板と接続するＢＧＡ（Ball Grid Array）や、パッケージ寸法とチップ寸法がほぼ等しく、小型化や高性能化に適したＣＳＰ（Chip Size Package）、ＷＬ−ＣＳＰ（Wafer-Level Chip Size Package）などに注目が集まっている。ＷＬ−ＣＳＰは例えば特許文献１，２に開示されている。
【０００３】
ＷＬ−ＣＳＰは、ＬＳＩ（Large Scale Integration）の製造工程を経たウェハ表面に、再配線工程、メタルポスト形成工程、樹脂封止工程、ボール形成工程などを経て作られる。
図６はＷＬ−ＣＳＰの一部分を示す断面図である。図６を参照してＷＬ−ＣＳＰの製造方法を説明する。
【０００４】
半導体基板１上に下地絶縁膜３を形成し、トランジスタなどの能動素子や、抵抗素子や容量素子などの受動素子を含む素子（図示は省略）を形成した後、半導体基板１上全面に例えばＢＰＳＧ（borophosphosilicate glass）膜からなる下層絶縁層５を形成する。下層絶縁層５に接続孔（図示は省略）を形成した後、下層絶縁層５上に例えばＡｌ（アルミニウム）からなるＡｌ配線（図示は省略）及びＡｌ電極パッド７を形成する。
【０００５】
半導体基板１上全面に、例えば下層がＰＳＧ（phosphosilicate glass）膜、上層がＳｉＮ（silicon nitride）膜からなるパッシベーション膜９を形成し、さらにその上にポリイミド層１１を形成する。Ａｌ電極パッド７上の絶縁層に、後工程で形成するメタル配線層との電気的接続を取るためと、後工程で行なうウェハテスト時にＡｌ電極パッド７にプローブ針を接触させるためのパッド開口部１３を形成する。
Ａｌ電極パッド７にプローブ針を接触させてウェハテストを行なう。
【０００６】
半導体基板１上全面にＣｒ（クロム）からなるバリアメタル層１５及びＣｕ（銅）からなるメッキ用電極層（図示は省略）をスパッタ法により形成する。バリアメタル層１５は、後工程で形成するＣｕからなるメタル配線層とＡｌ電極パッド７との間に介在してＣｕとＡｌが相互に侵入することを防止するためのものである。
メッキ用電極層上の所定の領域にフォトレジストパターンを形成し、電解メッキによりＣｕ配線層１７及びＣｕ電極パッド１９を形成する。Ｃｕ配線層１７及びＣｕ電極パッド１９は再配線層と呼ばれる。従来、再配線層の材料としては機械的強度、耐湿性等の信頼性確保の観点からＣｕが用いられている。
【０００７】
フォトレジストパターンを除去した後、Ｃｕ配線層１７及びＣｕ電極パッド１９をマスクにして、不必要なメッキ用電極層及びバリアメタル層１８をウエットエッチングにより除去する。スパッタ法及び電解メッキ法により金属層を形成し、その金属層を写真製版技術及びエッチング技術によりパターニングしてＣｕ電極パッド１９上にメタルポスト２１を形成する。
【０００８】
樹脂封止用の金型内にウェハ、封止樹脂、テンポラリ・フィルム（樹脂を金型に接触させないための材料）を設置し、メタルポスト２１が封止樹脂２３の表面から現れる程度に加熱圧縮する。
メタルポスト２１の表面にバリアメタル層２５を形成した後、封止樹脂２３により封止されたウェハのメタルポスト２１にバリアメタル層２５を介して半田ボール２７を機械的に固着させる。
その後、ウェハをチップに切り出す。
このように、ウェハレベルでの樹脂封止により、工程数の削減、チップサイズの小型化が実現された。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＷＬ−ＣＳＰにおいて、パッケージ工程（再配線層形成工程、メタルポスト形成工程、樹脂封止工程、ボール形成工程）の前に行われるウェハテストで得られる特性と、パッケージ工程を経た後に得られる特性が異なることがあった。これは、パッケージング工程の前後での素子の特性が変動するためであって、このような特性変動はＷＬ−ＣＳＰの信頼性を低下させるという問題があった。特に、特性の変動（バラツキ）を極力排除する必要のあるアナログ回路を備えたＷＬ−ＣＳＰでは、このような特性変動は大きな問題になる。
【００１０】
本発明は、再配線層形成工程、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置についてパッケージング工程の前後での素子の特性変動を低減できる半導体装置及びそのレイアウト方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明にかかる半導体装置は、素子が形成された半導体基板に対して、再配線層形成工程、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置であって、上方から見て上記メタルポストの周縁と重なる位置に上記素子が配置されていないものである。
【００１２】
本発明にかかる半導体装置のレイアウト方法は、素子が形成された半導体基板に対して、再配線層形成工程、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置のレイアウト方法であって、上方から見て上記メタルポストの周縁と重なる位置に上記素子を配置しないことを特徴とする。
【００１３】
本願発明者らは、ＷＬ−ＣＳＰでメタルポストが素子へどのような影響を与えるか調査した。図２及び図３を参照してその結果を説明する。
図２はＷＬ−ＣＳＰのメタルポストの形成位置及び応力測定位置を示す図である。図２で、横軸はウェハのＸ軸方向位置（単位はｍｍ（ミリメートル））、縦軸はウェハのＹ軸方向位置（単位はｍｍ）を示す。また、図２で、符号２１はメタルポストを示し、符号２９は応力測定位置（四角印）を示す。
図３は、図２の応力測定位置とメタルポスト形成に起因する応力の関係を示す図である。図３で、横軸は応力測定位置を示すＸ軸方向位置（単位はｍｍ）、縦軸は応力（任意単位）を示す。応力の測定は、応力測定位置に半導体に形成された抵抗素子（ピエゾ素子）を形成し、パッケージ工程（再配線層形成工程、メタルポスト形成工程、樹脂封止工程、ボール形成工程）の前後で抵抗素子の抵抗値の変動を測定することにより行なった。応力の測定方法は、例えば特許文献３に開示されている。
【００１４】
メタルポスト２１の形成に起因する応力は、メタルポスト２１から離れた位置では小さいが、メタルポスト２１に近い位置では大きくなる。さらに、メタルポスト２１の形成位置の中央部よりも、メタルポスト２１の周縁に大きな応力が発生していることがわかる。
応力の変化の観点から見ると、メタルポスト２１の形成位置の中央付近の位置や、メタルポスト２１から離れた位置は、応力変化の比較的小さな（グラフ上では平らな）領域となるが、メタルポスト２１の周縁近傍では応力が急激に変化している。
【００１５】
このように、ＷＬ−ＣＳＰでは、メタルポスト２１に対する位置によって、抵抗素子に加わる応力が変化していることがわかった。今回の調査では、抵抗素子の抵抗値変化を測定したが、抵抗素子以外の素子でも、素子に応力が加わるとその特性値が変動することは一般に知られている。したがって、抵抗素子以外の素子でも、素子をメタルポストの周縁近傍に配置した場合と、素子をメタルポストから離れた位置に配置した場合とで、素子のもつ特性値が異なる。
【００１６】
本発明の半導体装置及びそのレイアウト方法では、上方から見てメタルポストの周縁と重なる位置に素子が配置されないようにしたので、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置についてパッケージング工程の前後での特性変動を低減できる。
【００１７】
本発明の半導体装置において、製造時における上記メタルポストに起因して生じる応力の影響を受ける、上記メタルポストの周縁から所定の範囲内に上記素子が配置されていない例を挙げることができる。
本発明の半導体装置のレイアウト方法において、製造時における上記メタルポストに起因して生じる応力の影響を受ける、上記メタルポストの周縁から所定の範囲内に上記素子を配置しないようにする例を挙げることができる。
製造時におけるメタルポストに起因して生じる応力の影響を受ける範囲は、製造する半導体装置と同じパッケージ構造をもつテスト用半導体装置を用いて予め測定していくことにより求めることができる。
【００１８】
本発明の半導体装置において、上方から見て上記メタルポストと重なる位置に上記素子が配置されていない例を挙げることができる。
本発明の半導体装置のレイアウト方法において、上方から見て上記メタルポストと重なる位置に上記素子を配置しない例を挙げることができる。
【００１９】
本発明の半導体装置及びそのレイアウト方法において、上記素子はアナログ回路を構成する素子である例を挙げることができる。ここで、アナログ回路を構成する複数の素子間を電気的に接続する配線や、アナログ回路につながる配線、上方から見てメタルポストの周縁と重なる位置に配置されていてもよい。
【発明の効果】
【００２０】
本発明の半導体装置及びそのレイアウト方法では、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置について上方から見てメタルポストの周縁と重なる位置に素子が配置されないようにしたので、パッケージング工程の前後での素子の特性変動を低減できる。
さらに、アナログ回路の特性はそのアナログ回路を構成する素子の特性変動の影響を大きく受けるので、本発明は素子がアナログ回路を構成する素子である場合に特に有効である。
【００２１】
本発明の半導体装置及びそのレイアウト方法において、製造時におけるメタルポストに起因して生じる応力の影響を受ける、メタルポストの周縁から所定の範囲内、例えば上方から見てメタルポストの形成位置と重なる位置に上記素子が配置されないようにすれば、メタルポストに起因して生じる応力の影響をより排除でき、パッケージング工程の前後での素子の特性変動をさらに低減できる。
【図面の簡単な説明】
【００２２】
【図１】半導体装置の一実施例及びレイアウト方法の一実施例を説明するための概略的な半導体装置のレイアウト図である。
【図２】ＷＬ−ＣＳＰのメタルポストの形成位置及び応力測定位置を示す図である。
【図３】図２の応力測定位置とメタルポスト形成に起因する応力の関係を示す図である。
【図４】半導体装置の他の実施例及びレイアウト方法の他の実施例を説明するための概略的な半導体装置のレイアウト図である。
【図５】半導体装置のさらに他の実施例及びレイアウト方法のさらに他の実施例を説明するための概略的な半導体装置のレイアウト図である。
【図６】ＷＬ−ＣＳＰの一部分を示す断面図である。
【発明を実施するための形態】
【００２３】
図１は、半導体装置の一実施例及びレイアウト方法の一実施例を説明するための概略的な半導体装置のレイアウト図である。図１は半導体装置の一部分を概略的に示している。図１で、メタルポストの大きさと素子の大きさの比率は、実際の比率とは一致していない。
【００２４】
複数のメタルポスト２１が配置されている。メタルポスト２１の平面形状は円形であり、メタルポスト２１の直径は２２０μｍ（マイクロメートル）である。メタルポスト２１の周縁から所定の範囲内に素子の配置禁止領域２１ａが設けられている。配置禁止領域２１ａは、メタルポスト２１の周縁から、メタルポスト２１の中央側へ５０μｍの範囲と、メタルポスト２１の外側へ５０μｍの範囲である。
【００２５】
素子の配置禁止領域２１ａを避けて、トランジスタ３３、抵抗素子３５、容量素子３７等の素子が配置されている。例えば、トランジスタ３３はＭＯＳ（Metal Oxide Semiconductor）トランジスタや、バイポーラトランジスタ等である。抵抗素子３５は、半導体基板に形成された不純物拡散層からなるものや、ポリシリコンに形成されたもの、高抵抗金属薄膜によって形成されたもの等である。容量素子３７は、絶縁膜を介して積層された２層のポリシリコンによって形成されたものや、半導体基板に形成された不純物拡散層とその上に絶縁膜を介して形成されたポリシリコンからなるもの等である。
【００２６】
図１ではメタルポスト２１下の配置禁止領域２１ａで囲まれた領域に素子が配置されていないが、この領域に素子が配置されていてもよい。
また、図１では隣り合うメタルポスト２１，２１の間の位置に素子が配置されていてないが、この位置に半導体装置が配置されていてもよい。
【００２７】
図２及び図３も参照して説明すると、メタルポスト２１下の配置禁止領域２１ａで囲まれた領域に配置される素子と、配置禁止領域２１ａに配置される素子とでは、メタルポスト２１に起因して受ける応力の大きさが異なるので、両素子が種類や構造を含めて同一の素子であっても、それらの素子の電気的特性は異なったものになる。
【００２８】
また、配置禁止領域２１ａ内の領域であっても、メタルポスト２１の周縁と重なる位置と、重ならない位置とでは、メタルポスト２１に起因する応力が異なっているので、これらの位置にそれぞれ同一の素子を配置した場合には、それらの素子の電気的特性は異なったものになる。
【００２９】
また、隣り合うメタルポスト２１，２１の間に配置された素子であって、配置禁止領域２１ａ内に配置されたものと、配置禁止領域２１ａ外に配置されたものとでは、メタルポスト２１に起因して受ける応力の大きさが異なるので、両素子が同一の素子であっても、それらの素子の電気的特性は異なったものになる。
【００３０】
このような不具合を防止するには、図１に示したように、トランジスタ３３、抵抗素子３５、容量素子３７等の素子を配置禁止領域２１ａと重ならないように配置すればよい。これにより、メタルポスト２１に起因する応力の影響を低減することができ、パッケージング工程の前後での素子の特性変動を低減できる。
【００３１】
図４は、半導体装置の他の実施例及びレイアウト方法の他の実施例を説明するための概略的な半導体装置のレイアウト図である。図４は半導体装置の一部分を概略的に示している。図４で、メタルポストの大きさと素子の大きさの比率は、実際の比率とは一致していない。図４で図１と同じ機能を果たす部分には同じ符号を付す。
【００３２】
この実施例では、半導体装置の配置禁止領域２１ｂは、メタルポスト２１の配置位置に対して、メタルポスト２１と重なる位置、及びメタルポスト２１の周縁から外側へ５０μｍの範囲に設けられている。トランジスタ３３、抵抗素子３５、容量素子３７等の素子は配置禁止領域２１ｂを避けて配置されている。
【００３３】
メタルポスト２１の中央部の下の領域は、メタルポスト２１の周縁の下の領域に比べて受ける応力が小さいものの、少なからずメタルポスト２１に起因する応力を受けることを考慮すると、メタルポスト２１と重なる位置には素子を配置しないことが好ましい。
【００３４】
また、メタルポスト２１の大きさにもよるが、図１に示したように、メタルポスト２１の周縁から中央側の所定範囲を配置禁止領域２１ａとすると、素子サイズの観点から、メタルポスト２１下の配置禁止領域２１ａで囲まれた領域に配置できる素子の種類は限定される。
したがって、図４に示した実施例のように、メタルポスト２１と重なる位置は配置禁止領域２１ｂとされることが好ましい。
【００３５】
図１に示した実施例及び図４に示した実施例において、例えば、トランジスタ３３、抵抗素子３５、容量素子３７等の素子はアナログ回路を構成する素子である。アナログ回路として、例えば、デプレッション型トランジスタとエンハンスメント型トランジスタが直列に接続されてなる基準電圧発生回路や、複数の抵抗素子からなる分割抵抗回路、複数のトランジスタからなる差動増幅回路などを挙げることができる。
【００３６】
アナログ回路の特性は、そのアナログ回路を構成する素子の特性変動の影響を大きく受けるので、図１に示した実施例及び図４に示した実施例のように、メタルポストに起因する応力を受ける領域に素子を配置しないようにすることにより、パッケージング工程の前後での素子の特性変動、ひいてはアナログ回路の特性変動を低減することができる。
【００３７】
以上、本発明の実施例を説明したが、配置やサイズ、形状、素子の種類等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、図４に示した実施例では、メタルポスト２１と重なる位置、及びメタルポスト２１の周縁から外側へ５０μｍの範囲に配置禁止領域２１ｂを設けているが、図５に示すように、素子の配置禁止領域２１ｃはメタルポスト２１と重なる位置のみであってもよい。
【産業上の利用可能性】
【００３８】
本発明は、再配線層形成工程、メタルポスト形成工程及び樹脂封止工程を経てウェハレベルで樹脂封止される半導体装置及びそのレイアウト方法、特に、アナログ回路を備えた、そのような半導体装置及びそのレイアウト方法に適用できる。
【符号の説明】
【００３９】
２１  メタルポスト
２１ａ，２１ｂ  素子の配置禁止領域
３３  トランジスタ（素子）
３５  抵抗素子
３７  容量素子
【先行技術文献】
【特許文献】
【００４０】
【特許文献１】特許第３８０８０３０号公報
【特許文献２】特開２０００−２９９４０６号公報
【特許文献２】特許第４５１２１２５号公報
【図１】
2012064698.tif 000003
【図２】
2012064698.tif 000004
【図３】
2012064698.tif 000005
【図４】
2012064698.tif 000006
【図５】
2012064698.tif 000007
【図６】
2012064698.tif 000008