(57)【要約】【課題】高さ寸法の小さいセラミック電子部品を高い形状精度で製造することができるセラミック電子部品の製造方法を提供する。【解決手段】未焼成のセラミックマザーブロック２２のカッティングライン上に、レーザー光を照射することにより、複数の空孔２２ａを形成する。複数の空孔２２ａが形成された未焼成のセラミックマザーブロック２２の上に、導電性ペーストを塗布する。導電性ペーストが塗布された未焼成のセラミックマザーブロック２２を、カッティングラインにおいて複数に分断することにより、複数の未焼成のセラミック素体２４を作製し、複数の未焼成のセラミック素体２４を焼成することによりセラミック電子部品１を複数作製する。【選択図】図７
2012004180.tif 000002
【特許請求の範囲】
【請求項１】
セラミック素体と、前記セラミック素体の表面の上に形成された外部電極とを有するセラミック電子部品の製造方法であって、
未焼成のセラミックマザーブロックのカッティングライン上に、レーザー光を照射することにより、複数の空孔を形成する第１の工程と、
前記複数の空孔が形成された未焼成のセラミックマザーブロックの上に、導電性ペーストを塗布する第２の工程と、
前記導電性ペーストが塗布された未焼成のセラミックマザーブロックを、前記カッティングラインにおいて複数に分断することにより、複数の未焼成のセラミック素体を作製し、前記複数の未焼成のセラミック素体を焼成することにより前記セラミック電子部品を複数作製する第３の工程とを備える、セラミック電子部品の製造方法。
【請求項２】
前記複数の空孔をアライメントマークとして利用して前記カッティングラインを特定し、当該特定されたカッティングラインで前記未焼成のセラミックマザーブロックを複数に分断する、請求項１に記載のセラミック電子部品の製造方法。
【請求項３】
前記複数の空孔が除去されるように、前記未焼成のセラミックマザーブロックをダイシングすることによって複数に分断する、請求項１または２に記載のセラミック電子部品の製造方法。
【請求項４】
前記カッティングラインには、第１の方向に沿った複数の第１のカッティングラインと、前記第１の方向に垂直な第２の方向に沿った複数の第２のカッティングラインとが含まれ、
前記複数の空孔の少なくとも一つを、前記第１のカッティングラインと前記第２のカッティングラインとの交点上に形成する、請求項１〜３のいずれか一項に記載のセラミック電子部品の製造方法。
【請求項５】
前記第２の工程の終了後、前記第３の工程を行う前に、前記セラミックマザーブロックをプレスする、請求項１〜４のいずれか一項に記載のセラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セラミック電子部品の製造方法に関する。特に、本発明は、外部電極の少なくとも一部を内部電極を含むセラミック素体と同時焼成する、すなわちコファイアにより形成するセラミック電子部品の製造方法に関する。
【背景技術】
【０００２】
近年、セラミックコンデンサなどの各種セラミック電子部品は、小型かつ高機能であることから、種々の電子機器において多用されるようになってきている。
【０００３】
図１８に、従来のセラミックコンデンサ１００の略図的断面図を示す。図１８に示すように、セラミックコンデンサ１００は、直方体状のセラミック素体１０１を備えている。セラミック素体１０１の内部には、第１及び第２の内部電極１０２，１０３が形成されている。セラミック素体１０１の表面の上には、第１または第２の内部電極１０２，１０３に電気的に接続されている第１及び第２の外部電極１０４，１０５が形成されている。第１及び第２の外部電極１０４，１０５のそれぞれは、セラミック素体１０１の第１または第２の主面１０１ａ、１０１ｂの上に形成されている第１及び第２の部分１０４ａ、１０５ａ、１０４ｂ、１０５ｂと、第１または第２の端面１０１ｃ、１０１ｄの上に形成されている第３の部分１０４ｃ、１０５ｃとを有する。
【０００４】
一般的に、第１及び第２の外部電極１０４，１０５は、セラミック素体１０１の上に形成されている下地電極層と、その下地電極層の上に形成されている１または複数のめっき層とを有する。これらのうち、下地電極層の形成方法としては、導電性ペーストに浸漬することにより導電性ペーストを塗布するディップ法が一般的に使用される。
【０００５】
しかしながら、下地電極層をディップ法により形成した場合は、下地電極層は、導電性ペーストの表面張力により、丸みを帯びた形状となる。よって、地電極層のうち、主面１０１ａ、１０１ｂや側面１０１ｃ、１０１ｄの上に位置する部分と比較して、角部や稜線部の上に位置する部分が薄くなる。このため、塗布厚を薄くしすぎると、セラミック素体１０１の角部や稜線部の上に、下地電極層が好適に形成されなくなる場合がある。このため、セラミック素体１０１の角部や稜線部の上にも下地電極層が好適に形成されるように、下地電極層を厚く形成する必要がある。しかしながら、その場合は、下地電極層のうち、主面１０１ａ、１０１ｂの上に位置する部分の厚みｈ１０１が厚くなるため、セラミックコンデンサ１００全体の厚みｈ１００も大きくなり、セラミックコンデンサ１００の低背化が困難であるという問題がある。また、セラミックコンデンサ１００を実装基板に実装した際の実装基板とセラミック素体１０１までの距離（以下、「スタンドオフ」とする。）が長くなるという問題がある。
【０００６】
外部電極の他の形成方法としては、例えば下記の特許文献１などに記載されているように、生のマザーブロックの表面に導電性ペーストを塗布し、焼成、マザーブロックの切断等を適宜行うことにより外部電極を形成する方法が知られている。この方法によれば、外部電極のうち、セラミック素体の主面上に位置する部分の厚みを薄くできる。従って、低背であり、かつ、スタンドオフを短くし得るセラミック電子部品を得ることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−１１２０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、未焼成の生のマザーブロックは、焼成済みのマザーブロックと較べて軟らかく、変形しやすい。このため、導電性ペーストをスクリーン印刷法などの各種印刷法を用いて塗布することにより外部電極を形成した場合、スキージなどによりマザーブロックが押圧されることにより、マザーブロックが変形する場合がある。マザーブロックが変形すると、印刷精度が低下したり、塗布膜の形状が悪化したりする場合がある。従って、高い形状精度でセラミック電子部品を作製することが困難である。
【０００９】
本発明は、かかる点に鑑みてなされたものであり、その目的は、高さ寸法の小さいセラミック電子部品を高い形状精度で製造することができるセラミック電子部品の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係るセラミック電子部品の製造方法は、セラミック素体と、セラミック素体の表面の上に形成された外部電極とを有するセラミック電子部品の製造方法に関する。本発明に係るセラミック電子部品の製造方法は、第１〜第３の工程を備えている。第１の工程は、未焼成のセラミックマザーブロックのカッティングライン上に、レーザー光を照射することにより、複数の空孔を形成する工程である。第２の工程は、複数の空孔が形成された未焼成のセラミックマザーブロックの上に、導電性ペーストを塗布する工程である。第３の工程は、導電性ペーストが塗布された未焼成のセラミックマザーブロックを、カッティングラインにおいて複数に分断することにより、複数の未焼成のセラミック素体を作製し、複数の未焼成のセラミック素体を焼成することによりセラミック電子部品を複数作製する工程である。
【００１１】
なお、本発明において、「カッティングライン」は、第３の工程において分断しようとするラインであり、仮想上のラインである。
【００１２】
本発明に係るセラミック電子部品の製造方法のある特定の局面では、複数の空孔をアライメントマークとして利用してカッティングラインを特定し、当該特定されたカッティングラインで未焼成のセラミックマザーブロックを複数に分断する。この場合、カッティングライン特定のためのアライメントマークを別途形成する必要がないため、セラミック電子部品の製造が容易となる。また、セラミックマザーブロックの分断を高精度に行うことができる。
【００１３】
本発明に係るセラミック電子部品の製造方法の別の特定の局面では、複数の空孔が除去されるように、未焼成のセラミックマザーブロックをダイシングすることによって複数に分断する。この場合、製造されるセラミック電子部品に空孔を形成していた壁部が残らなくなる。また、焼成工程の前に空孔を構成していた壁部が除去されるため、他の部分と剛性が異なる部分がなくなる。従って、焼成工程において内部応力が生じ難く、製造されるセラミック電子部品に構造欠陥などが生じることを抑制することができる。
【００１４】
本発明に係るセラミック電子部品の製造方法のさらに他の特定の局面では、カッティングラインには、第１の方向に沿った複数の第１のカッティングラインと、第１の方向に垂直な第２の方向に沿った複数の第２のカッティングラインとが含まれ、複数の空孔の少なくとも一つを、第１のカッティングラインと前記第２のカッティングラインとの交点上に形成する。この場合、未焼成のセラミック素体の角部となる部分に、硬質な空孔の壁部が形成されると推定される。このため、塗布工程におけるセラミックマザーブロックの変形をより好適に抑制することができると推測される。
【００１５】
本発明に係るセラミック電子部品の製造方法のさらに別の特定の局面では、第２の工程の終了後、第３の工程を行う前に、セラミックマザーブロックをプレスする。この場合のように、未焼成のセラミックマザーブロックをプレスする場合、プレス工程において、セラミックマザーブロックが変形しやすい。しかしながら、本発明においては、硬質の空孔の壁部によりセラミックマザーブロックの変形が好適に抑制されると推定される。従って、高い形状精度でセラミック電子部品を製造することができる。
【発明の効果】
【００１６】
本発明では、未焼成のセラミックマザーブロックの両主面上に、導電ペーストを塗布することにより外部電極を形成する。このため、例えば、ディップ法により外部電極を形成する場合よりも外部電極を薄く形成できる。従って、高さ寸法の小さいセラミック電子部品を製造することができる。また、本発明では、導電性ペーストの塗布前にレーザー光の照射により空孔が形成される。ここで、空孔の壁部は、レーザー光によりセラミックマザーブロックの他の部分よりも硬質である。従って、この空孔の壁部が支持部として機能し、導電性ペーストの塗布時にセラミックマザーブロックに圧力が付与された場合であっても、セラミックマザーブロックが変形しにくくなると推定される。その結果、セラミック電子部品を高い形状精度で製造することができる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態に係るセラミック電子部品の略図的斜視図である。
【図２】第１の実施形態に係るセラミック電子部品の略図的側面図である。
【図３】図１の線ＩＩＩ−ＩＩＩにおける略図的断面図である。
【図４】図３の線ＩＶ−ＩＶにおける略図的断面図である。
【図５】図３の線Ｖで囲まれた部分を拡大した略図的断面図である。
【図６】導電パターンが形成されたセラミックグリーンシートの略図的平面図である。
【図７】セラミックマザーブロックの略図的平面図である。
【図８】外部電極の第１または第２の部分を形成するための導電パターンが形成されたセラミックマザーブロックの略図的平面図である。
【図９】未焼成のセラミック素体の略図的平面図である。
【図１０】図９の方向Ｘから観たセラミック素体の略図的側面図である。
【図１１】図１１（ａ）〜（ｃ）は、第１及び第２の外部電極の第３の部分を形成するための導電パターンの形成工程を説明するための模式的側面図である。
【図１２】第２の実施形態に係るセラミック電子部品の略図的断面図である。
【図１３】第３の実施形態に係るセラミック電子部品の略図的断面図である。
【図１４】第４の実施形態における、外部電極の第１または第２の部分を形成するための導電パターンが形成されたセラミックマザーブロックの略図的平面図である。
【図１５】第５の実施形態における、外部電極の第１または第２の部分を形成するための導電パターンが形成されたセラミックマザーブロックの略図的平面図である。
【図１６】第６の実施形態において作製されたセラミック電子部品の略図的平面図である。
【図１７】実施例において作製したセラミックマザーブロックの略図的平面図である。
【図１８】従来のセラミックコンデンサの略図的断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の好ましい形態の一例について説明する。但し、以下の実施形態は、単なる例示である。本発明は、以下の実施形態に何ら限定されない。
【００１９】
（第１の実施形態）
図１は、第１の実施形態に係るセラミック電子部品の略図的斜視図である。図２は、第１の実施形態に係るセラミック電子部品の略図的側面図である。図３は、図１の線ＩＩＩ−ＩＩＩにおける略図的断面図である。図４は、図３の線ＩＶ−ＩＶにおける略図的断面図である。図５は、図３の線Ｖで囲まれた部分を拡大した略図的断面図である。
【００２０】
まず、図１〜図５を参照しながら、本実施形態において製造されるセラミック電子部品１の構成について説明する。
【００２１】
図１〜図４に示すように、セラミック電子部品１は、セラミック素体１０を備えている。セラミック素体１０は、セラミック電子部品１の機能に応じた適宜のセラミック材料からなる。
【００２２】
具体的には、セラミック電子部品１がコンデンサである場合は、セラミック素体１０を誘電体セラミック材料により形成することができる。誘電体セラミック材料の具体例としては、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３などが挙げられる。なお、セラミック素体１０には、所望するセラミック電子部品１の特性に応じて、上記セラミック材料以外に、例えば、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類化合物などの副成分を適宜添加してもよい。
【００２３】
セラミック電子部品１がセラミック圧電素子である場合は、セラミック素体１０を圧電セラミック材料により形成することができる。圧電セラミック材料の具体例としては、例えば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。
【００２４】
セラミック電子部品１がサーミスタ素子である場合は、セラミック素体１０を半導体セラミック材料により形成することができる。半導体セラミック材料の具体例としては、例えば、スピネル系セラミック材料などが挙げられる。
【００２５】
セラミック電子部品１が、インダクタ素子である場合は、セラミック素体１０を磁性体セラミック材料により形成することができる。磁性体セラミック材料の具体例としては、例えば、フェライトセラミック材料などが挙げられる。
【００２６】
セラミック素体１０の形状は特に限定されない。本実施形態では、セラミック素体１０は、直方体状に形成されている。図１〜図３に示すように、セラミック素体１０は、長さ方向Ｌ及び幅方向Ｗに沿って延びる第１及び第２の主面１０ａ、１０ｂを有する。セラミック素体１０は、図１、図２及び図４に示すように、高さ方向Ｈ及び長さ方向Ｌに沿って延びる第１及び第２の側面１０ｃ、１０ｄを有する。また、図２〜図４に示すように、高さ方向Ｈ及び幅方向Ｗに沿って延びる第１及び第２の端面１０ｅ、１０ｆを備えている。
【００２７】
なお、本明細書において、「直方体状」には、角部や稜線部が面取り状またはＲ面取り状である直方体が含まれるものとする。すなわち、「直方体状」の部材とは、第１及び第２の主面、第１及び第２の側面並びに第１及び第２の端面とを有する部材全般を意味する。また、主面、側面、端面の一部または全部に凹凸などが形成されていてもよい。
【００２８】
セラミック素体１０の寸法は、特に限定されないが、例えば、セラミック素体１０の高さ寸法、長さ寸法及び幅寸法のそれぞれは、０．１μｍ〜０．４μｍ、０．４μｍ〜１．０μｍ、０．２μｍ〜０．５μｍ程度とすることができる。なお、本実施形態では、セラミック素体１０の長さ寸法、幅寸法及び高さ寸法は、（長さ寸法）＞（幅寸法）＞（高さ寸法）の関係を満たしている。詳細には、セラミック素体１０の長さ寸法、幅寸法及び高さ寸法は、１／５（幅寸法）≦（高さ寸法）≦２／３（長さ寸法）の関係を満たしている。
【００２９】
図３及び図４に示すように、セラミック素体１０の内部には、略矩形状の複数の第１及び第２の内部電極１１，１２が高さ方向Ｈに沿って等間隔に交互に配置されている。第１及び第２の内部電極１１，１２のそれぞれは、第１及び第２の主面１０ａ、１０ｂと平行である。第１及び第２の内部電極１１，１２は、高さ方向Ｈにおいて、図３に示すセラミック層１０ｇを介して、互いに対向している。
【００３０】
なお、セラミック層１０ｇの厚さは、特に限定されない。セラミック層１０ｇの厚さは、例えば、０．５μｍ〜５．０μｍ程度とすることができる。第１及び第２の内部電極１１，１２のそれぞれの厚さも、特に限定されない。第１及び第２の内部電極１１，１２のそれぞれの厚さは、例えば、０．５μｍ〜２μｍ程度とすることができる。
【００３１】
第１及び第２の内部電極１１，１２は、適宜の導電材料により形成することができる。第１及び第２の内部電極１１，１２は、例えば、Ｎｉ、Ｃｕ，Ａｇ，Ｐｄ，Ａｕなどの金属や、Ａｇ−Ｐｄ合金などの、これらの金属の一種以上を含む合金により形成することができる。
【００３２】
図１〜図４に示すように、セラミック素体１０の表面の上には、第１及び第２の外部電極１３，１４が形成されている。第１の外部電極１３は、第１の内部電極１１に電気的に接続されている。第１の外部電極１３は、第１の主面１０ａの上に形成されている第１の部分１３ａと、第２の主面１０ｂの上に形成されている第２の部分１３ｂと、第１の端面１０ｅの上に形成されている第３の部分１３ｃとを備えている。本実施形態では、第１の外部電極１３は、第１及び第２の側面１０ｃ、１０ｄの上には実質的に形成されていない。もっとも、本発明においては、第１及び第２の側面の上にも第１の外部電極が形成されていてもよい。
【００３３】
一方、第２の外部電極１４は、第２の内部電極１２に電気的に接続されている。第２の外部電極１４は、第１の主面１０ａの上に形成されている第１の部分１４ａと、第２の主面１０ｂの上に形成されている第２の部分１４ｂと、第２の端面１０ｆの上に形成されている第３の部分１４ｃとを備えている。本実施形態では、第２の外部電極１４は、第１及び第２の側面１０ｃ、１０ｄの上には実質的に形成されていない。もっとも、本発明においては、第１及び第２の側面の上にも第２の外部電極が形成されていてもよい。
【００３４】
図５に示すように、第１及び第２の外部電極１３，１４のそれぞれは、下地電極層１５と、第１及び第２のめっき層１６，１７との積層体により構成されている。下地電極層１５は、セラミック素体１０の上に形成されている。第１のめっき層１６は、下地電極層１５の上に形成されている。第２のめっき層１７は、第１のめっき層１６の上に形成されている。
【００３５】
下地電極層１５は、例えば、導電材料と無機結合材とを含むものであることが好ましい。下地電極層１５に無機結合材を含ませることにより、下地電極層１５とセラミック素体１０との密着強度を高めることができる。また、下地電極層１５に導電材料を含ませることにより、下地電極層１５と第１のめっき層１６との密着強度を高めることができる。無機結合材の具体例としては、例えば、セラミック素体１０に含まれるセラミック材料と同種のセラミック材料やガラス成分などが挙げられる。導電材料の具体例としては、例えば、Ｎｉ、Ｃｕ，Ａｇ，Ｐｄ，Ａｕなどの金属や、Ａｇ−Ｐｄ合金などの、これらの金属の一種以上を含む合金などが挙げられる。
【００３６】
第１及び第２のめっき層１６，１７のそれぞれは、例えば、Ｎｉ、Ｃｕ，Ａｇ，Ｐｄ，Ａｕなどの金属や、Ａｇ−Ｐｄ合金などの、これらの金属の一種以上を含む合金からなるものであることが好ましい。第１及び第２のめっき層１６，１７のそれぞれの厚みは、例えば、１μｍ〜１０μｍ程度とすることができる。
【００３７】
なお、本実施形態では、第１及び第２のめっき層１６，１７を形成する例について説明するが、本発明は、この構成に限定されない。例えば、外部電極を下地電極層のみにより構成してもよい。また、下地電極層の上に、１層または３層以上のめっき層を設けてもよい。
【００３８】
下地電極層１５の最大厚みは、例えば、５μｍ〜３０μｍ程度とすることができる。第１のめっき層１６の最大厚みは、例えば、１μｍ〜１０μｍ程度であることが好ましい。第２のめっき層１７の最大厚みは、例えば、１μｍ〜１０μｍ程度であることが好ましい。
【００３９】
次に、本実施形態におけるセラミック電子部品１の製造方法について説明する。
【００４０】
まず、セラミックマザーブロック（図７を参照）を作製する。具体的には、まず、セラミック素体１０を構成するためのセラミック材料を含むセラミックグリーンシート２０（図６を参照）を用意する。セラミックグリーンシート２０は、セラミック粉末、有機バインダ、有機溶剤などを混合して得られたセラミックスラリーをシート状に成形することにより作製することができる。なお、有機バインダとしては、例えば、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール（ＰＶＢ）などを用いることができる。有機溶剤としては、例えば、トルエンやキシレンなどを用いることができる。セラミックグリーンシート２０は、焼成後に０．５μｍ〜５．０μｍ程度となるような厚みとなるように作製することが好ましい。
【００４１】
次に、図７に示すように、そのセラミックグリーンシート２０の上に、導電性ペーストを塗布することにより、内部電極１１，１２形成用の導電パターン２１を形成する。なお、導電パターンの塗布は、例えば、スクリーン印刷法などの各種印刷法により行うことができる。導電性ペーストは、導電性微粒子の他に、公知のバインダや溶剤を含んでいてもよい。導電性微粒子としては、例えば、Ｎｉ、Ｃｕ，Ａｇ，Ｐｄ，Ａｕなどの金属や、Ａｇ−Ｐｄ合金などの、これらの金属の一種以上を含む合金からなる微粒子を用いることができる。有機バインダとしては、例えば、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール（ＰＶＢ）などを用いることができる。有機溶剤としては、例えば、トルエンやキシレンなどを用いることができる。なお、導電パターン２１は、焼成後の厚み（すなわち、内部電極１１，１２の厚み）が０．５μｍ〜２．０μｍ程度となるように形成することが好ましい。
【００４２】
次に、導電パターン２１が形成されていない複数枚のセラミックグリーンシート２０、導電パターン２１が形成されているセラミックグリーンシート２０、及び導電パターン２１が形成されていない複数枚のセラミックグリーンシート２０をこの順番で積層し、必要に応じて積層方向に静水圧プレスすることにより、図７に示すセラミックマザーブロック２２を作製する。
【００４３】
次に、未焼成のセラミックマザーブロック２２に、レーザー光を照射することにより、高さ方向Ｈにセラミックマザーブロック２２を貫通する複数の空孔２２ａを形成する（第１の工程）。
【００４４】
具体的には、本実施形態では、長さ方向Ｌに沿った複数の第１のカッティングラインＬ１と、長さ方向Ｌに垂直な幅方向Ｗに沿った複数の第２のカッティングラインＬ２との複数の交点のそれぞれに空孔２２ａを形成する。
【００４５】
形成する空孔２２ａの形状寸法及び数量は、ひとつのセラミックマザーブロック２２から作製するセラミック電子部品の数量や、セラミックマザーブロック２２の形状寸法等によって適宜設定することができる。空孔２２ａの形状は、例えば、円柱状や多角柱状であることが好ましい。空孔２２ａが円柱状である場合は、空孔２２ａの直径は、１００μｍ〜２００μｍ程度であることが好ましい。
【００４６】
なお、本実施形態においては、セラミックマザーブロック２２を高さ方向Ｈに貫通するように空孔２２ａを形成する例について説明するが、本発明は、これに限定されない。例えば、セラミックマザーブロック２２を高さ方向Ｈに貫通しないように空孔２２ａを形成してもよい。その場合は、セラミックマザーブロック２２の一方の主面側から他方の主面側に向かって延びる空孔と、他方の主面側から一方の主面側に向かって延びる空孔とを形成することが好ましい。
【００４７】
空孔２２ａの形成に用いられるレーザーは、セラミックマザーブロック２２の種類等に応じて適宜選択することができる。空孔２２ａの形成に用いられるレーザーの具体例としては、例えば、ＣＯ２レーザーやエキシマレーザーなどが挙げられる。
【００４８】
次に、図８に示すように、複数の空孔２２ａが形成されたセラミックマザーブロック２２の両主面の上に、導電性ペーストを塗布することにより、第１及び第２の外部電極１３，１４の第１及び第２の部分１３ａ、１４ａ、１３ｂ、１４ｂを形成するための導電パターン２３を形成する（第２の工程）。この導電性ペーストは、上記のような導電性微粒子と、無機結合材を含んでいることが好ましい。
【００４９】
導電ペーストの塗布は、例えば、スクリーン印刷法などの各種印刷法により行うことができる。
【００５０】
なお、本実施形態では、導電性ペーストの塗布の際には、上記形成の空孔２２ａをアライメントマークとして利用する。すなわち、空孔２２ａの位置を検出し、その検出結果に基づいて導電性ペーストの塗布を行う。このため、導電性ペーストの塗布に際して別途アライメントマークを形成する必要がなく、また、より高い位置精度で導電パターン２３を印刷することが可能となる。
【００５１】
なお、導電パターン２３は、焼成後の厚みが５．０μｍ〜１５．０μｍ程度となるように形成することが好ましい。
【００５２】
次に、導電パターン２３が形成された未焼成のセラミックマザーブロック２２を複数の第１及び第２のカッティングラインＬ１、Ｌ２で分断することにより、セラミックマザーブロック２２から複数の未焼成のセラミック素体２４（図９を参照）を作製する。セラミックマザーブロック２２の分断は、例えば、ダイシングにより行うことができる。セラミックマザーブロック２２を分断する際において、空孔２２ａが除去されるように、セラミックマザーブロック２２のダイシングを行うことが好ましい。具体的には、空孔２２ａの直径Ｒ（図８を参照）以上の幅のダイシングブレードを用いてダイシングすることにより、セラミックマザーブロック２２の分断と共に空孔２２ａの除去を行うことが好ましい。こうすることにより、製造されるセラミック電子部品１に空孔２２ａの痕跡が残らないようにすることができる。
【００５３】
ダイシングにより形成されたセラミック素体２４の稜線部や角部は尖鋭であるため、例えば、バレル研磨などの研磨を行うことにより、図９及び図１０に示すように、セラミック素体２４の稜線部や角部を面取りまたはＲ面取りしておくことが好ましい。また、この研磨工程において、空孔２２ａの壁部が一部残存していた場合でも、その残存していた壁部が除去される。
【００５４】
また、本実施形態では、このセラミックマザーブロック２２の分断工程においても、空孔２２ａがアライメントマークとして利用される。すなわち、空孔２２ａを検出することにより第１及び第２のカッティングラインＬ１、Ｌ２（分断位置）を特定し、その第１及び第２のカッティングラインＬ１、Ｌ２でセラミックマザーブロック２２を複数に分断する。このようにすることにより、セラミックマザーブロック２２分断のためのアライメントマークを別途に形成する必要がなく、また、セラミックマザーブロック２２の分断を高精度に行うことができる。従って、高い形状精度のセラミック電子部品１を製造することができる。
【００５５】
図１０に示すように、セラミックマザーブロック２２から分断された直後のセラミック素体２４の端面には、第１及び第２の外部電極１３，１４の第３の部分１３ｃ、１４ｃを形成するための導電パターンが形成されていない。このため、次に、第１及び第２の外部電極１３，１４の第３の部分１３ｃ、１４ｃを形成するための導電パターンを形成する。
【００５６】
具体的には、図１１（ａ）〜（ｃ）に示すように、セラミック素体２４の端面２４ａ、２４ｂを順次導電性ペースト２６に浸漬し、引き上げることにより、導電パターン２５を形成する。なお、端面２４ａ、２４ｂに付与する導電性ペースト２６は、端面２４ａ、２４ｂを被覆し、かつ、導電パターン２３と接続される程度の量で十分である。導電パターン２５は、焼成後の厚みが５．０μｍ〜３０．０μｍ程度となるような厚みに形成することが好ましい。
【００５７】
なお、浸漬時に、セラミック素体２４の側面に導電性ペースト２６が若干回り込んでもよい。導電性ペースト２６は、導電パターン２３の形成に用いたものと同様のものを用いることができる。
【００５８】
次に、両端面２４ａ、２４ｂの両方に導電パターン２５を形成したセラミック素体２４を焼成する。これにより、未焼成のセラミック素体２４から焼成されたセラミック素体１０が形成され、導電パターン２１，２３，２５から第１及び第２の内部電極１１，１２並びに第１及び第２の外部電極１３，１４の下地電極層１５を形成することができる。
【００５９】
焼成温度や焼成時間は、使用するセラミック材料や導電材料により適宜設定することができる。焼成温度は、例えば、９００℃〜１３００℃程度とすることができる。
【００６０】
なお、導電パターン２５を形成せずに焼成を行い、その後、第１及び第２の外部電極１３，１４の第３の部分１３ｃ、１４ｃを形成するようにしてもよい。
【００６１】
最後に、第１及び第２のめっき層１６，１７を形成し、セラミック電子部品１を完成させる。
【００６２】
ところで、例えば、スクリーン印刷法により導電性ペーストを塗布する場合は、セラミックマザーブロック２２の上に導電性ペーストを供給し、スキージを押し当てながら移動させることにより、導電性ペーストを塗布する。このため、導電ペーストの塗布工程においては、セラミックマザーブロック２２に応力が付与される。このため、未焼成のセラミックマザーブロック２２に変形が生じる虞がある。
【００６３】
しかしながら、本実施形態では、上述のように、レーザー光を照射することにより空孔２２ａを形成する。このため、照射したレーザー光により、セラミックマザーブロック２２のうち、空孔２２ａの壁部を構成している部分が変性し、他の部分よりも高剛性となる。よって、この高剛性の空孔２２ａの壁部が支持部として機能し、たとえ、セラミックマザーブロック２２に応力が付与された場合であっても、セラミックマザーブロック２２が変形しにくいと推定される。従って、高い形状精度でセラミック電子部品１を製造することができる。
【００６４】
また、本実施形態では、第１及び第２の外部電極１３，１４の下地電極層１５の第１及び第２の部分１３ａ、１３ｂ、１４ａ、１４ｂを構成している部分が導電性ペーストの塗布及びコファイアにより形成される。従って、下地電極層１５の第１及び第２の部分１３ａ、１３ｂ、１４ａ、１４ｂを構成している部分の厚みを薄くすることができる。その結果、高さ寸法が小さなセラミック電子部品１を製造することができる。
【００６５】
また、本実施形態では、導電性ペーストの塗布やセラミックマザーブロック２２の分断の際のアライメントマークとして、空孔２２ａが用いられる。このため、アライメントマークを別途に形成する必要がない。従って、セラミック電子部品１の製造工程を簡略化することができる。さらに、高い形状精度を有するセラミック電子部品１を製造することができる。
【００６６】
また、セラミックマザーブロック２２を用いてセラミック電子部品１を作製するため、複数のセラミック電子部品１を並行して製造することができる。従って、セラミック電子部品１を高い生産性で製造することができる。
【００６７】
なお、空孔２２ａの壁部は、セラミック電子部品１に残存していてもよいが、硬質の空孔２２ａの壁部がセラミック電子部品１に残存している場合、内部応力が生じやすく、例えば焼成工程等においてデラミネーション等の構造欠陥の原因となるおそれがある。従って、本実施形態のように、ダイシング工程などにおいて空孔２２ａの壁部を除去しておくことが好ましい。
【００６８】
以下、本発明の好ましい実施形態の他の例について説明する。なお、以下の実施形態の説明において、上記第１の実施形態と実質的に共通の機能を有する部材を共通の符号で参照し、説明を省略する。
【００６９】
（第２の実施形態）
図１２は、第２の実施形態に係るセラミック電子部品の略図的断面図である。
【００７０】
上記第１の実施形態では、第１及び第２の主面１０ａ、１０ｂのうち、第１または第２の外部電極１３，１４が形成されている部分と、第１または第２の外部電極１３，１４が形成されていない部分とが面一となるように下地電極層１５を形成する例について説明した。但し、本発明はこの構成に限定されない。第１及び第２の主面１０ａ、１０ｂのうち、第１または第２の外部電極１３，１４が形成されている部分と、第１または第２の外部電極１３，１４が形成されていない部分とを、面一に形成しなくてもよい。
【００７１】
例えば、図１２に示すように、第１及び第２の主面１０ａ、１０ｂのうち、第１または第２の外部電極１３，１４が形成されている部分は、第１または第２の外部電極１３，１４が形成されていない部分よりも高さ方向Ｈにおける内側に位置するように下地電極層１５を形成してもよい。そうすることにより、セラミック電子部品１をより低背化することができる。
【００７２】
本実施形態のように、下地電極層１５の一部を第１及び第２の主面１０ａ、１０ｂに埋設する方法としては、導電パターン２３（図８を参照）を形成した後にセラミックマザーブロック２２をプレスする方法が挙げられる。このように、導電パターン２３形成後にセラミックマザーブロック２２をプレスする場合は、このプレス工程においてセラミックマザーブロック２２が変形する虞があるため、空孔２２ａを形成することによりセラミックマザーブロック２２の変形を抑制できると推定される本実施形態の技術が特に有効である。
【００７３】
（第３の実施形態）
図１３は、第３の実施形態に係るセラミック電子部品の略図的断面図である。
【００７４】
上記第１の実施形態では、第１及び第２の外部電極１３，１４のそれぞれを、第１及び第２の主面１０ａ、１０ｂの両方の上に形成する例について説明した。但し、本発明は、この構成に限定されない。
【００７５】
例えば、図１３に示すように、第１及び第２の外部電極１３，１４のそれぞれを、第１及び第２の主面１０ａ、１０ｂのうちの第２の主面１０ｂの上にのみ形成してもよい。このように、第１及び第２の外部電極１３，１４のそれぞれを、第１及び第２の主面１０ａ、１０ｂのうちの少なくとも一方の上に形成することにより、セラミック電子部品１の実装容易性を高めることができる。
【００７６】
また、第１及び第２の外部電極１３，１４のそれぞれを、第１及び第２の主面１０ａ、１０ｂのうちの第２の主面１０ｂの上にのみ形成することにより、さらに低背なセラミック電子部品１を製造することができる。
【００７７】
（第４及び第５の実施形態）
図１４は、第４の実施形態における、外部電極の第１または第２の部分を形成するための導電パターンが形成されたセラミックマザーブロックの略図的平面図である。図１５は、第５の実施形態における、外部電極の第１または第２の部分を形成するための導電パターンが形成されたセラミックマザーブロックの略図的平面図である。
【００７８】
上記第１の実施形態では、第１のカッティングラインＬ１と第２のカッティングラインＬ２との複数の交点のそれぞれの上に空孔２２ａを形成する例について説明した。但し、本発明は、この構成に限定されない。
【００７９】
例えば、セラミックマザーブロック２２の変形をより効果的に抑制したい場合は、図１４に示すように、第１のカッティングラインＬ１と第２のカッティングラインＬ２との交点上に空孔２２ａを形成すると共に、第１または第２のカッティングラインＬ１，Ｌ２の交点以外の部分の上にも空孔２２ａを形成するようにしてもよい。特に、第１及び第２のカッティングラインＬ１，Ｌ２のうち、交点間の距離が長い方の上にさらなる空孔２２ａを形成することが好ましい。
【００８０】
また、例えば、セラミックマザーブロック２２の変形が生じ難い場合は、図１５に示すように、第１のカッティングラインＬ１と第２のカッティングラインＬ２との複数の交点のうちの一部の上に空孔２２ａを形成してもよい。そうすることにより、空孔２２ａの数量を減らすことができ、製造工程を簡単にすることができると共に、製造に要する時間を短縮することができる。
【００８１】
（第６の実施形態）
図１６は、第６の実施形態において作製されたセラミック電子部品の略図的平面図である。
【００８２】
上記第１の実施形態では、ダイシングにより空孔２２ａを除去し、セラミック電子部品には、空孔２２ａの壁部が残存しないようにする例について説明した。但し、本発明は、これに限定されない。
【００８３】
例えば、セラミックマザーブロック２２を分断する際に用いるダイシングブレードの幅を空孔２２ａの直径よりも小さくすることにより、セラミックマザーブロック２２の分断工程において、空孔２２ａの壁部が残存するようにしてもよい。この場合、図１６に示すように、セラミック電子部品１に、高さ方向Ｈに沿って延びる４つの稜線部に中央側に向かって凹む凹部４０が形成されることとなる。
【００８４】
（実施例）
本実施例では、以下の要領で上記第１の実施形態で説明したセラミック電子部品１と実質的に同様の構成を有するセラミック電子部品を作製した。
【００８５】
ＢａＴｉＯ３系セラミックを含む厚み１．４μｍのセラミックグリーンシートおよび内部電極用Ｎｉペーストを準備した。セラミックグリーンシート上に所定のパターンでＮｉペーストを印刷することにより内部電極形成用の導電パターンを形成した。導電パターンの厚みは、０．５μｍとした。
【００８６】
次に、導電パターンが形成されていない複数枚のセラミックグリーンシート、上記導電パターンが形成された複数枚のセラミックグリーンシート及び導電パターンが形成されていない複数枚のセラミックグリーンシートをこの順番で適宜積層し、静水圧プレスすることにより、セラミックマザーブロック２２（図１７を参照）を作製した。
【００８７】
次に、セラミックマザーブロック２２の一方主面からＣＯ２レーザー（三菱電機株式会社製ＭＬ６０５ＧＴＸ）を照射し、セラミックマザーブロック２２を一方主面から他方主面にかけて貫通する空孔２２ａを複数形成した。空孔２２ａは、図１７に示すように、第１のカッティングラインＬ１と第２のカッティングラインＬ２との交点のそれぞれに形成した。空孔２２ａの直径は、２００μｍとした。
【００８８】
次に、外部電極用Ｎｉペーストを準備し、スクリーン印刷によりセラミックマザーブロックの両主面上に所定のパターンで印刷して外部電極形成用の導電パターン２３を形成すると共に、基準マーク４１ａ、４１ｂを、幅方向Ｗにおける両端であって、長さ方向Ｌにおける中央部に形成した。なお、形成直後における基準マーク４１ａ、４１ｂの中心間距離Ｙは、１５９μｍであった。
【００８９】
その後、２回目の静水圧プレスを行った。
【００９０】
次に、ダイシングによりセラミックマザーブロック２２を複数に分断することにより、複数の生のセラミック素体を作製した。なお、ダイシングの際に、空孔２２ａの直径よりも厚いダイシングブレードを用いたため、空孔２２ａは除去された。
【００９１】
次に、上記第１の実施形態で説明した要領で、生のセラミック素体の両端面に外部電極用Ｎｉペーストを塗布した。
【００９２】
次に、最高温度１２００℃、最高温度で保持した時間：２時間、窒素ガス雰囲気という条件で生のセラミック素体を焼成した。
【００９３】
その後、セラミック素体の上に形成された下地電極層の上にＣｕめっきを施すことにより外部電極を完成させた。作製したセラミック電子部品（積層セラミックコンデンサ）の寸法は、１．００ｍｍ×０．５０ｍｍ×０．１５ｍｍであった。
【００９４】
（比較例）
本比較例では、空孔２２ａを形成しなかったこと以外は、上記実施例と同様にしてセラミック電子部品を作製した。
【００９５】
（評価）
上記実施例及び比較例のそれぞれにおいて、基準マーク４１ａ、４１ｂの中心間距離Ｙが、外部電極形成用の導電パターン２３形成後及び２回目の静水圧プレス後のそれぞれにおいて、導電パターン２３の形成直前からどれだけ変化したかを測定した。その結果、比較例よりも実施例の方が中心間距離Ｙの変化量が小さかった。
【符号の説明】
【００９６】
１…セラミック電子部品
１０…セラミック素体
１０ａ…セラミック素体の第１の主面
１０ｂ…セラミック素体の第２の主面
１０ｃ…セラミック素体の第１の側面
１０ｄ…セラミック素体の第２の側面
１０ｅ…セラミック素体の第１の端面
１０ｆ…セラミック素体の第２の端面
１０ｇ…セラミック層
１１…第１の内部電極
１２…第２の内部電極
１３…第１の外部電極
１３ａ…第１の外部電極の第１の部分
１３ｂ…第１の外部電極の第２の部分
１３ｃ…第１の外部電極の第３の部分
１４…第２の外部電極
１４ａ…第２の外部電極の第１の部分
１４ｂ…第２の外部電極の第２の部分
１４ｃ…第２の外部電極の第３の部分
１５…下地電極層
１６…第１のめっき層
１７…第２のめっき層
２０…セラミックグリーンシート
２１…導電パターン
２２…セラミックマザーブロック
２２ａ…空孔
２３…導電パターン
２４…未焼成のセラミック素体
２４ａ、２４ｂ…セラミック素体の端面
２５…導電パターン
２６…導電性ペースト
４０…凹部
４１ａ、４１ｂ…基準マーク
Ｌ１…第１のカッティングライン
Ｌ２…第２のカッティングライン
【図１】
2012004180.tif 000003
【図２】
2012004180.tif 000004
【図３】
2012004180.tif 000005
【図４】
2012004180.tif 000006
【図５】
2012004180.tif 000007
【図６】
2012004180.tif 000008
【図７】
2012004180.tif 000009
【図８】
2012004180.tif 000010
【図９】
2012004180.tif 000011
【図１０】
2012004180.tif 000012
【図１１】
2012004180.tif 000013
【図１２】
2012004180.tif 000014
【図１３】
2012004180.tif 000015
【図１４】
2012004180.tif 000016
【図１５】
2012004180.tif 000017
【図１６】
2012004180.tif 000018
【図１７】
2012004180.tif 000019
【図１８】
2012004180.tif 000020