(57)【要約】【課題】不揮発性メモリ装置、そのプログラム方法及びそれを含むメモリ・システムを提供する。【解決手段】セルストリングに連結されたビットライン、ビットラインに連結され、プログラム動作時に、ビットラインにターゲット・ビットライン・フォーシング電圧レベルを大体のところで形成するページバッファ、及び前記ビットラインと前記ページバッファとの間に連結され、大体のところ形成されたターゲット・ビットライン・フォーシング電圧レベルを精密に調整するビットライン・フォーシング電圧クランプ回路を具備する不揮発性メモリ装置である。【選択図】図１
2012033258.tif 000002
【特許請求の範囲】
【請求項１】
セルストリングに連結されたビットラインと、
前記ビットラインに連結され、プログラム動作時に、前記ビットラインにターゲット・ビットライン・フォーシング電圧レベルを形成するページバッファと、
前記ビットラインと前記ページバッファとの間に連結され、前記形成されたターゲット・ビットライン・フォーシング電圧レベルを調整するビットライン・フォーシング電圧クランプ回路と、
を具備した不揮発性メモリ装置。
【請求項２】
前記ページバッファは、ビットライン・シャットオフ・トランジスタを具備し、
前記ビットライン・フォーシング電圧クランプ回路は、前記ビットライン・シャットオフ・トランジスタと前記ビットラインとの間に位置したことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記ビットライン・フォーシング電圧クランプ回路は、
前記ターゲット・ビットライン・フォーシング電圧レベルと同じ電圧レベルを有するビットライン・フォーシング電圧を生成するＤＣ電圧生成器と、
前記生成されたビットライン・フォーシング電圧を選択的に前記ビットラインに出力する少なくとも１つのトランジスタと、
を具備したことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
セルストリングは、
それぞれ直列連結される複数のメモリセルと、
前記メモリセルに連結されるストリング選択トランジスタ及び接地トランジスタと、
を具備し、
前記ページバッファがイネーブルされた後、前記ビットラインに、前記ストリング選択トランジスタがシャットオフされる電圧レベルが形成されれば、前記ビットライン・フォーシング電圧クランプ回路がイネーブルされることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記ページバッファがイネーブルされた後、前記ビットラインに、既設定の電圧レベルが形成されれば、前記ビットライン・フォーシング電圧クランプ回路がイネーブルされることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記ページバッファ及び前記ビットライン・フォーシング電圧クランプ回路が、同時にイネーブルされることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項７】
前記プログラム動作スキームは、ＡＲＬ（all  bit  line）プログラム・スキームであることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項８】
不揮発性メモリ装置と、
前記不揮発性メモリ装置を制御するコントローラと、を具備し、
前記不揮発性メモリ装置は、
セルストリングに連結されたビットラインと、
前記ビットラインに連結され、プログラム動作時に、前記ビットラインにターゲット・ビットライン・フォーシング電圧レベルを形成するページバッファと、
前記ビットラインと前記ページバッファとの間に連結され、前記形成されたターゲット・ビットライン・フォーシング電圧レベルを調整するビットライン・フォーシング電圧クランプ回路と、
を具備したメモリ・システム。
【請求項９】
前記ページバッファは、ビットライン・シャットオフ・トランジスタを具備し、
前記ビットライン・フォーシング電圧クランプ回路は、前記ビットライン・シャットオフ・トランジスタと前記ビットラインとの間に位置したことを特徴とする請求項８に記載のメモリ・システム。
【請求項１０】
不揮発性メモリ装置のプログラム方法において、
ページバッファを使用し、ターゲット・ビットライン・フォーシング電圧レベルを形成し、
ＤＣ電圧生成器を使用し、前記ターゲット・ビットライン・フォーシング電圧レベルを調整してプログラム動作を制御し、
前記ＤＣ電圧生成器は、ビットラインと前記ページバッファとの間に連結され、前記ターゲット・ビットライン・フォーシング電圧レベルと同じ電圧レベルを有するビットライン・フォーシング電圧を生成することを特徴とする不揮発性メモリ装置のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、さらに詳細には、不揮発性メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置（semiconductor  memory  device）は、データを保存しておいて、必要なときに取り出して読むことができる記憶装置である。半導体メモリ装置は、揮発性メモリ装置（volatile  memory  device）と、不揮発性メモリ装置（nonvolatile  memory  device）とに大別される。揮発性メモリ装置は、電源供給が遮断されれば、保存していたデータが消滅するメモリ装置である。揮発性メモリ装置には、ＳＲＡＭ（static  random  access  memory）、ＤＲＡＭ（dynamic  random-access  memory）、ＳＤＲＡＭ（synchronous  dynamic  random-access  memory）などがある。不揮発性メモリ装置は、電源供給が遮断されても、保存していたデータが消滅しないメモリ装置である。不揮発性メモリ装置には、ＲＯＭ（read-only  memory）、ＰＲＯＭ（programmable  read-only  memory）、ＥＰＲＯＭ（erasable  programmable  read-only  memory）、ＥＥＰＲＯＭ（electrically  erasable  programmable  read-only  memory）、フラッシュメモリ装置、ＰＲＡＭ（phase-change  random-access  memory）、ＭＲＡＭ（magnetoresistive  random-access  memory）、ＲＲＡＭ（resistive  random-access  memory）、ＦＲＡＭ（ferroelectric  random-access  memory）などがある。フラッシュメモリ装置は、ＮＯＲ型とＮＡＮＤ型とに大別される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、ビットライン・フォーシング・レベルをクランプする不揮発性メモリ装置及びそのプログラム方法を提供するところにある。
【課題を解決するための手段】
【０００４】
本発明の実施形態による不揮発性メモリ装置は、セルストリングに連結されたビットラインと、前記ビットラインに連結され、プログラム動作時に、前記ビットラインにターゲット・ビットライン・フォーシング（bit  line  forcing）電圧レベルを大体のところで（coarse）形成するページバッファと、前記ビットラインと前記ページバッファとの間に連結され、前記大体のところ形成されたターゲット・ビットライン・フォーシング電圧レベルを精密に（fine）調整するビットライン・フォーシング電圧クランプ回路と、を具備することができる。
【０００５】
一実施形態として、前記ページバッファは、ビットライン・シャットオフ・トランジスタ（ＢＬＳＨＦＴ）を具備し、前記ビットライン・フォーシング電圧クランプ回路は、前記ビットライン・シャットオフ・トランジスタと前記ビットラインとの間に位置しうる。
【０００６】
一実施形態として、前記ビットライン・フォーシング電圧クランプ回路は、前記ターゲット・ビットライン・フォーシング電圧レベルと同じ電圧レベルを有するビットライン・フォーシング電圧を生成するＤＣ（direct  current）電圧生成器、及び前記生成されたビットライン・フォーシング電圧を選択的に前記ビットラインに出力する少なくとも１つのトランジスタを具備することができる。
【０００７】
一実施形態として、前記ＤＣ電圧生成器は、１Ｖ電圧を生成することができる。
【０００８】
一実施形態として、セルストリングは、それぞれ直列連結される複数のメモリセルと、前記メモリセルに連結されるストリング選択トランジスタ及び接地トランジスタと、を具備することができる。前記ページバッファがイネーブルされた後、前記ビットラインに、前記ストリング選択トランジスタがシャットオフされる電圧レベルが形成されれば、前記ビットライン・フォーシング電圧クランプ回路がイネーブルされうる。一実施形態として、前記ページバッファがイネーブルされた後、前記ビットラインに、既設定の電圧レベルが形成されれば、前記ビットライン・フォーシング電圧クランプ回路がイネーブルされうる。
【０００９】
一実施形態として、前記ページバッファ及び前記ビットライン・フォーシング電圧クランプ回路が同時にイネーブルされうる。
【００１０】
一実施形態として、前記プログラム動作スキームは、ＡＲＬ（all  bit  line）プログラム・スキームでありうる。
【００１１】
本発明の実施形態による不揮発性メモリ装置は、セルストリングに連結されたビットラインと、前記ビットラインに連結されたページバッファと、前記ビットラインと前記ページバッファとの間に連結され、ターゲット・ビットライン・フォーシング電圧レベルと同じ電圧レベルを有するＤＣ電圧生成器を使用し、前記ターゲット・ビットライン・フォーシング電圧レベルを精密に形成するビットライン・フォーシング電圧クランプ回路と、を具備することができる。
【００１２】
本発明の実施形態によるメモリ・システムは、不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するコントローラと、を具備する。このとき、前記不揮発性メモリ装置は、セルストリングに連結されたビットラインと、前記ビットラインに連結され、プログラム動作時に、前記ビットラインにターゲット・ビットライン・フォーシング電圧レベルを大体のところ形成するページバッファと、前記ビットラインと前記ページバッファとの間に連結され、前記大体のところ形成されたターゲット・ビットライン・フォーシング電圧レベルを精密に調整するビットライン・フォーシング電圧クランプ回路と、を具備することができる。
【００１３】
一実施形態として、前記不揮発性メモリ装置及び前記コントローラは、半導体ディスク装置を構成することができる。
【００１４】
一実施形態として、前記不揮発性メモリ装置及び前記コントローラは、メモリカードを構成することができる。
【００１５】
本発明の実施形態による不揮発性メモリ装置のプログラム方法は、ページバッファを使用して、ターゲット・ビットライン・フォーシング電圧レベルを大体のところ形成し、ＤＣ電圧生成器を使用し、前記ターゲット・ビットライン・フォーシング電圧レベルを精密に調整してプログラム動作を行う。このとき、ＤＣ電圧生成器は、ビットラインと前記ページバッファとの間に連結され、前記ターゲット・ビットライン・フォーシング電圧レベルと同じ電圧レベルを有するビットライン・フォーシング電圧を生成することができる。
【発明の効果】
【００１６】
本発明によれば、隣接するセル間のビットライン・フォーシング電圧レベルが異なって形成されることによって、偏差（variation）による、ＩＳＰＰ（incremental  step  pulse  program）歪曲（distortion）問題を解決することができる。
【００１７】
また本発明によれば、ビットライン・フォーシング電圧レベルが一定以上上がれば、ＳＳＬ  ＴＲのＶｔｈによって、ＩＳＰＰ歪曲が生じうる問題を解決することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の不揮発性メモリ装置を示すブロック図である。
【図２】ＡＤＬ構造でのプログラム設定の一例を示すブロック図である。
【図３Ａ】本発明によるページバッファを介したプログラム方法について説明する図面である。
【図３Ｂ】本発明によるページバッファを介したプログラム方法について説明する図面である。
【図３Ｃ】本発明によるページバッファを介したプログラム方法について説明する図面である。
【図３Ｄ】本発明によるページバッファを介したプログラム方法について説明する図面である。
【図３Ｅ】本発明によるページバッファを介したプログラム方法について説明する図面である。
【図４】図１の不揮発性メモリ装置でのプログラム方法について説明する図面である。
【図５】図１の不揮発性メモリ装置のプログラム方法を示す第１例のタイミングダイヤグラムである。
【図６】図１の不揮発性メモリ装置のプログラム方法を示す第２例のタイミングダイヤグラムである。
【図７】本発明の一つ以上の実施形態によってプログラム動作される少なくとも１つの不揮発性メモリ装置を含むメモリ・システムを示す図面である。
【図８】本発明の一つ以上の実施形態によってプログラムされる少なくとも１つの不揮発性メモリ装置を有するメモリ・モジュールを示す図面である。
【図９】図７のメモリ・システムまたは図８のメモリ・モジュールを含むコンピュータシステムを示す図面である。
【発明を実施するための形態】
【００１９】
本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００２０】
以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
【００２１】
図１は、本発明の不揮発性メモリ装置１００を示すブロック図である。例示的に、不揮発性メモリ装置１００は、フラッシュメモリ装置であると図示されている。しかし、本発明の技術的思想は、フラッシュメモリ装置に適用されるものに限定されるものではない。例えば、本発明の技術的思想は、プログラム動作時に、プログラム撹乱が発生しうるあらゆる形態の不揮発性メモリ装置（例えば、ＲＯＭ（read-only  memory）、ＰＲＯＭ（programmable  read-only  memory）、ＥＰＲＯＭ（erasable  programmable  read-only  memory）、ＥＥＰＲＯＭ（electrically  erasable  programmable  read-only  memory）、フラッシュメモリ装置、ＰＲＡＭ（phase-change  random-access  memory）、ＭＲＡＭ（magnetoresistive  random-access  memory）、ＲＲＡＭ（resistive  random-access  memory）、ＦＲＡＭ（ferroelectric  random-access  memory）など）に適用されうる。また、本発明の技術的思想は、多様な形態に変形及び応用が可能である。
【００２２】
図１を参照すれば、本発明の実施形態による不揮発性メモリ装置１００は、メモリセル・アレイ１１０、アドレス（ＡＤＤＲ）デコーダ１２０、データ入出力回路１３０、リード／ライト（read/write）回路１４０、ＤＣ（direct  current）電圧発生器（ＤＣ＿Ｇｅｎ）１５０及び制御ロジック回路１６０を具備する。
【００２３】
メモリセル・アレイ１１０は、ストリング選択ラインＳＳＬ、ワードラインＷＬ１〜ＷＬｍ、及び接地選択ラインＧＳＬを介してアドレスデコーダ１２０に連結され、ビットラインＢＬ１，…，ＢＬｎを介してリード／ライト回路１４０と連結される。メモリセル・アレイ１１０は、複数のメモリセルＭＣから構成され、複数のメモリセルＭＣが直列に連結されたセルストリングＣＳ１，…，ＣＳｎが、ビットラインＢＬ１，…，ＢＬｎと、ソースラインＣＳＬとの間に直列に連結された構造を有する。セルストリングＣＳ１，…，ＣＳｎは、それぞれ直列連結される複数のメモリセルＭＣと、前記メモリセルＭＣに連結されるストリング選択トランジスタＳＳＴ及び接地トランジスタＧＳＴと、を具備する。このようなセルストリングＣＳ１，…，ＣＳｎが多数個に配列され、メモリセル・アレイ１１０を構成する。不揮発性メモリ装置１００は、多数個のメモリセル・アレイ１１０を含むことができるが、説明の便宜のために、１つのメモリセル・アレイ１１０を含むこととする。１つのメモリセル・アレイ１１０は、１つのブロックを構成し、ブロック単位でメモリセルデータの消去動作がなされる。
【００２４】
メモリセル・アレイ１１０は、ｎ本のビットラインＢＬ１〜ＢＬｎに連結されたセルストリングＣＳ１，…，ＣＳｎから構成される。セルストリングＣＳ１，…，ＣＳｎは、ソースラインＣＳＬに共通に連結される。セルストリングＣＳ１のメモリセルのゲートは、ワードラインＷＬ１〜ＷＬｍにそれぞれ連結される。セルストリングＣＳ１，…，ＣＳｎをそれぞれビットラインＢＬ１〜ＢＬｎに連結させるストリング選択トランジスタＳＳＴのゲートは、ストリング選択ラインＳＳＬに連結される。ビットラインＢＬ１〜ＢＬｎを共通ソースラインＣＳＬに連結させる接地選択トランジスタらＧＳＴのゲートは、接地選択ラインＧＳＬに連結される。
【００２５】
アドレスデコーダ１２０は、メモリセル・アレイ１１０、リード／ライト回路１４０及び制御ロジック回路１６０に連結される。アドレスデコーダ１２０は、制御ロジック回路１６０の制御に応答して動作する。アドレスデコーダ１２０は、外部からアドレスＡＤＤＲを提供される。
【００２６】
アドレスデコーダ１２０は、アドレスＡＤＤＲのうち、カラム（column）アドレスをデコーディングし、ワードラインＷＬ１〜ＷＬｍを選択する。アドレスデコーダ１２０は、アドレスＡＤＤＲのうち、ロウ（row）アドレスをデコーディングし、リード／ライト回路１４０に提供する。例示的に、アドレスデコーダ１２０は、カラムデコーダ、ロウデコーダ及びアドレスバッファなどのように周知の構成要素を含むものである。
【００２７】
データ入出力回路１３０は、リード／ライト回路１４０及び制御ロジック回路１６０に連結される。データ入出力回路１３０は、制御ロジック回路１６０の制御に応答して動作する。データ入出力回路１３０は、外部とデータＤＡＴＡを交換する。データ入出力回路１３０は、外部から伝えられるデータＤＡＴＡを、リード／ライト回路１４０に伝達する。データ入出力回路１３０は、リード／ライト回路１４０から伝えられるデータＤＡＴＡを外部に伝達する。データ入出力回路１３０は、データバッファのような周知の構成要素を含むものである。
【００２８】
リード／ライト回路１４０は、メモリセル・アレイ１１０、アドレスデコーダ１２０、データ入出力回路１３０及び制御ロジック回路１６０に連結される。リード／ライト回路１４０は、制御ロジック回路１６０の制御に応答して動作する。リード／ライト回路１４０は、アドレスデコーダ１２０から提供されるデコーディングされたロウアドレスに応答し、ビットラインＢＬ１〜ＢＬｎを選択する。リード／ライト回路１４０は、データ入出力回路１３０からデータラインＤＬを介して伝えられるデータを、選択されたメモリセルに書き込む。リード／ライト回路１４０は、選択されたメモリセルに保存されているデータを読み取り、データラインＤＬを介してデータ入出力回路１３０に伝達する。リード／ライト回路１４０は、ロウ選択回路（図示せず）、各ビットラインＢＬ１，…，ＢＬｎに連結されるページバッファ３０ａ，３０ｂ，３０ｃ、各ビットラインＢＬ１，…，ＢＬｎとページバッファ３０ａ，３０ｂ，３０ｃとの間に連結されるビットライン・フォーシング電圧クランプ回路４０ａ，４０ｂ，４０ｃから構成されうる。ビットライン・フォーシング電圧クランプ回路４０ａ，４０ｂ，４０ｃは、ＤＣ電圧生成器１５０から第１ビットライン・フォーシング電圧Ｖ１を提供される。このように、各ビットラインＢＬ１，…，ＢＬｎごとにページバッファが連結される構造をＡＢＬ（all  bit  line）構造と呼ぶ。ＤＣ電圧生成器１５０は、ビットライン・フォーシング電圧クランプ回路４０ａ，４０ｂ，４０ｃの外部にあると図示されているが、ＤＣ電圧生成器１５０が、ビットライン・フォーシング電圧クランプ回路４０ａ，４０ｂ，４０ｃの内部に含まれうる。
【００２９】
ページバッファ３０ａ，３０ｂ，３０ｃは、ビットライン・フォーシング電圧、プログラム電圧、プログラム禁止電圧などの電圧調節を行い、当該技術分野の当業者に周知の構成要素であるから、具体的な説明は省略する。他の例として、リード／ライト回路１４０は、ロウ選択回路、書き込みドライバ、感知増幅器などから構成されうる。
【００３０】
ＤＣ電圧生成器１５０は、制御ロジック回路１６０に連結される。ＤＣ電圧生成器１５０は、制御ロジック回路１６０の制御に応答して動作する。ＤＣ電圧生成器１５０は、第１ビットライン・フォーシング電圧Ｖ１を、ビットラインクランプ回路４０ａ，４０ｂ，４０ｃに伝達する。第１ビットライン・フォーシング電圧Ｖ１は、各ビットラインに、ビットライン・フォーシングを行うターゲット・ビットライン・フォーシング電圧と同じ電圧レベルを具備する。
【００３１】
制御ロジック回路１６０は、不揮発性メモリ装置の諸般動作を制御する。
【００３２】
ビットライン・フォーシング電圧クランプ回路４０ａ，４０ｂ，４０ｃは、図３Ａないし図３Ｅで説明するＩＳＰＰ（incremental  step  pulse  program）歪曲（distortion）及びプログラム性能低下を防止するという長所がある。
【００３３】
まず、本発明の理解を助けるために、ビットライン・フォーシングについて説明する。
【００３４】
プログラムされるメモリセルのビットラインには、Ｆ−Ｎ（Fowler-Nordheim）トンネリングを誘発しうる電圧が提供され、ストリング選択トランジスタは、ターンオンされねばならない。プログラムされるメモリセルのビットラインには、０Ｖが供給されることによって、メモリセルはプログラムされる。しかし、プログラムのために選択されたビットラインのうちには、過度なスレショルド電圧の上昇を抑制しなければならない場合が発生する。マルチレベルセル（ＭＬＣ）のスレショルド電圧散布を稠密に管理するためのプログラムの動作がこれに該当する。従って、かような場合、プログラムされるメモリセルのビットラインに０Ｖではないビットライン・フォーシング電圧を提供してプログラムされるメモリセルのチャンネルとゲートとの電位差を提供する。このようなプログラムされるビットラインの制御を、ビットライン・フォーシング（bit  line  forcing）または１Ｖ＿フォーシング（１Ｖ＿forcing）という。ビットライン・フォーシングによって、メモリセルで発生する必要以上のＦ−Ｎトンネリング効果を抑制することができる。例えば、プログラムするセルに１８Ｖのプログラム電圧Ｖｐｇｍを印加するとき、ビットライン・フォーシングするセルには、プログラム電圧Ｖｐｇｍが１７Ｖ印加されたのと同じ効果を有する。このような効果により、プログラム後、稠密なスレショルド電圧散布の形成が可能である。
【００３５】
かようなビットライン・フォーシングを行うとき、ページバッファが２本以上のビットラインを共有するＳＢＬ（shielded  bit  line）構造では、相対的に発生しうるビットライン−ビットライン容量性カップリング効果（bit  line-bit  line  capacitive  coupling）を受けないという長所がある。しかし、ＳＢＬ構造からＡＢＬ構造にプログラム・スキームが変化し、大容量微細化が進展しつつビットライン間の間隔が狭まり、その結果、容量性カップリングが増加しつつ、ビットライン間のビットライン−ビットライン容量性カップリング効果を受けるという問題点が生じた。整理すれば、ＡＢＬ構造では、例えば、ビットライン−ビットライン容量性カップリング効果のために、ビットライン・フォーシングを行うとき、以下で図３Ａないし図３Ｅを介して詳述するＩＳＰＰ歪曲及びプログラム性能低下の問題点が生じる。
【００３６】
図２を参照すれば、プログラム（program）が設定されたビットラインＢＬ１，ＢＬ３，ＢＬ７に接地電圧ＧＮＤが印加され、ビットライン・フォーシング（ＢＬ＿ＦＯＲＣＩＮＧ）が設定されたビットラインＢＬ２，ＢＬ４，ＢＬ５，ＢＬ６に１Ｖが印加される。また、図面には表示されていない、プログラム禁止が設定されたビットラインには、電源電圧Ｖｃｃが印加される。
【００３７】
説明の便宜のために、第５ビットラインでビットライン・フォーシングが設定されたメモリセルをＡと表示し、第２ビットラインでビットライン・フォーシングが設定されたメモリセルをＢと表示した。差異点は、Ｂメモリセルの第２ビットラインＢＬ２は、その両隣ビットラインに接地電圧が印加され、Ａメモリセルの第５ビットラインＢＬ５は、その両隣ビットラインに１Ｖであるビットライン・フォーシング電圧が印加されるという点である。以下、それぞれＡメモリセルの場合、Ｂメモリセルの場合とする。
【００３８】
図３Ａないし図３Ｅは、図２のようにプログラムが設定されたＡＢＬ構造で、図１の不揮発性メモリ装置でページバッファだけを利用したビットライン・フォーシング方法について説明するものである。換言すれば、ビットライン・フォーシング電圧クランプ回路は、ディセーブルされた状態である。
【００３９】
図３Ａは、図１のビットライン・フォーシング電圧クランプ回路がない場合、メモリセルのビットライン・フォーシング方法について説明する図面である。
【００４０】
図３Ａを参照すれば、ビットラインＢＬ０に、ページバッファ３０を介して、第２ビットライン・フォーシング電圧Ｖ２が提供される。ページバッファ３０が、ビットラインに印加される電圧レベル（プログラム、プログラム禁止、ビットライン・フォーシング）を調節するビットライン・シャットオフ・トランジスタ（ＢＬＳＨＦＴ）を具備することは、当該技術分野の当業者には周知のことである。その一例として、ページバッファ３０を介して第２ビットライン・フォーシング電圧Ｖ２を印加する過程は、次のようである。例えば、第３電圧Ｖ３とＢＬＳＨＦレベルにいずれも１．８Ｖを与え、ＢＬＳＨＦＴのスレショルド電圧を０．８Ｖに設定する。それにより、ＢＬＳＨＦレベルからＢＬＳＨＦＴのスレショルド電圧を差し引いた１Ｖ（１．８Ｖ−０．８Ｖ＝１Ｖ）が第２ビットライン・フォーシング電圧Ｖ２として出力される。しかし、このように、ＢＬＳＨＦＴを利用したページバッファ３０のビットライン・フォーシング方法は、特に、ＡＢＬライン構造で、図３Ｂに図示されているように、Ａメモリセルの場合とＢメモリセルの場合とのビットラインに印加される電圧に偏差（variation）が生じることになる。
【００４１】
図３Ｂは、縦軸は、ビットライン電圧レベルであり、横軸は、時間である。ＡＢＬプログラムによるスキームでは、ビットライン・フォーシング時に、隣接セルの状態によって、フォーシングレベルに偏差が生じる。例えば、Ｂメモリセルの第２ビットラインＢＬ２及びＡメモリセルの第５ビットラインＢＬ５のいずれにも、１Ｖをページバッファ３０から提供されて、ビットライン・フォーシングとして設定することができる。しかし、隣接するセル状態（プログラム（program）、プログラム禁止（inhibit）、ビットライン・フォーシング（ＢＬ＿forcing））の差によって、実際にＡメモリセルの第５ビットラインＢＬ５に形成される電圧レベルは、Ｂメモリセルの第２ビットラインＢＬ２に形成される電圧レベルよりさらに高くなるという現象が生じる。その理由は、例えば、Ａメモリセルの場合、Ａメモリセルを基準に、隣接セルの状態がいずれも１Ｖフォーシングであるので、脇にキャップがないように見えるので、最も速くかつて高く上昇するためである。その結果、図３Ａに図示されているように、ＡメモリセルとＢメモリセルとのビットライン・フォーシング電圧レベル間に偏差が生じる。そのギャップは時間が経過しても減らない。その理由は、例えば、図３Ｅを参照して後述する。
【００４２】
要約すれば、メモリセルの状態がプログラム（program）−ビットライン・フォーシング（ＢＬ＿forcing）−プログラム（program）あるいはプログラム禁止（inhibit）−ビットライン・フォーシング（ＢＬ＿forcing）−プログラム禁止（inhibit）である場合と、ビットライン・フォーシング（ＢＬ＿forcing）−ビットライン・フォーシング（ＢＬ＿forcing）−ビットライン・フォーシング（ＢＬ＿forcing）である場合とで、それぞれのビットライン・フォーシング電圧レベル値が各ビットラインに異なって形成される。これによる偏差によって、ＩＳＰＰ歪曲が起こり、ビットラインレベルが一定以上上がれば、ストリング選択トランジスタＳＳＴのスレショルド電圧Ｖｔｈによって、ＩＳＰＰ歪曲が起こることもある。また、このような問題を解決するために、ビットライン・フォーシング・レベル（bit  line  forcing  level）を低くすれば、プログラム性能（program  performance）低下を引き起こす。
【００４３】
以下、偏差によってＩＳＰＰ歪曲が生じる現象について、図３Ｃないし図３Ｅを参照してさらに詳細に説明する。
【００４４】
例えば、１個のセルに複数のデータを保存するマルチレベルセル（ＭＬＣ：multi  level  cell）のスレショルド電圧散布を正確に制御するために、増加型ステップパルス・プログラミング（ＩＳＰＰ：increment  step  pulse  programming）方式が使われている。ＩＳＰＰ方式によれば、プログラム電圧Ｖｐｇｍは、図３Ｃに図示されているように、プログラム・サイクルのプログラム・ループが反復されることによって段階的に増加する。プログラム電圧Ｖｐｇｍは、決まった増加分（△ＩＳＰＰ）ほど増加する。プログラム動作が進められるにつれて、プログラムされるセルのスレショルド電圧は、プログラム・ループで決められた増加分（△ＩＳＰＰ）ほど増加する。かような理由で、最終的にプログラムされたセルのスレショルド電圧散布の幅を狭めようとするなら、プログラム電圧の増加分（△ＩＳＰＰ）が小さく設定されねばならない。
【００４５】
さらに図３Ｃを参照すれば、説明の理解を助けるために、△ＩＳＰＰは０．３Ｖ、Ａメモリセルに形成されたビットライン電圧レベルは１．１Ｖ、Ｂメモリセルに形成されたビットライン電圧レベルは１Ｖとする。Ａメモリセルのビットライン電圧レベルが高く形成される理由は、図３Ｂで説明したので省略する。結果的に、プログラムされるセルのゲートに初期に印加されるプログラム電圧Ｖｐｇｍが１５Ｖであるとするとき、ビットライン・フォーシングするＡメモリセル及びＢメモリセルは、それぞれ１３．９Ｖ及び１４Ｖほどプログラムされる効果を有する。その理由は、前記ビットライン・フォーシング概念で説明した。問題は、Ａメモリセルの両隣セルが、プログラム禁止（inhibit）セルになった瞬間、プログラム電圧の増加分（△ＩＳＰＰ）が０．４Ｖになりうるということである。その理由は、Ａメモリセルの両隣メモリセルがプログラム禁止メモリセルになれば、ビットライン電圧レベルが、既存の１．１Ｖより低い１Ｖに形成することができるためである。
【００４６】
次に、ビットライン電圧レベルが一定以上上がれば、ストリング選択トランジスタＳＳＴのスレショルド電圧Ｖｔｈによって、ＩＳＰＰ歪曲が起こりうる例について、図３Ｄを参照しつつ説明する。Ａメモリセルの場合を基準とする。ストリング選択トランジスタＳＳＴのスレショルド電圧Ｖｔｈは、１Ｖでありうる。
【００４７】
図３Ｄを参照すれば、ストリング選択ラインＳＳＬに、２．４Ｖプログラム電圧Ｖｐｇｍが印加され、ビットラインＢＬ０レベルが１．４Ｖ以上になれば、プログラム禁止状態（inhibit）となる。すなわち、ストリング選択トランジスタＳＳＴのゲート−ソース電圧Ｖｇｓは、スレショルド電圧Ｖｔｈに達することなく、ストリング選択トランジスタＳＳＴは遮断（off）される。フローティングされたストリングのチャンネル電位は、カップリング効果によって上昇し、従って、メモリセルのゲートとチャンネルとのＦ−Ｎトンネリングは遮断される。結局、プログラムされねばならないセルストリングが、チャンネルがフローティングされるという問題点が生じる。
【００４８】
図３Ｅに図示されているように、フローティング問題は、ＢＬＳＨＦＴを使用する場合にも発生する。同様に、Ａメモリセルの場合を例に挙げる。例えば、図３Ａを参照して説明したように、ＢＬＳＨＦＴが１Ｖビットライン・フォーシング電圧を形成させるにしても、隣接セルにより、その１Ｖビットライン・フォーシング電圧がブースティングされる。その結果、ＢＬＳＨＦＴはシャットオフされ、フローティング状態になり、図３Ｂで、ＡメモリセルとＢメモリセルとの偏差は時間が経過しても減らない。
【００４９】
さらに、このようなＩＳＰＰ歪曲問題以外に、Ｂメモリセル側ビットラインレベルが一定値以下に下がるときにも、プログラム性能が低下しうるという問題点が生じる。例えば、ビットライン・シャットオフ・レベル（ＢＬＳＨＦ  level）を１．８Ｖから１．５Ｖとするとき、プログラム開始バイアスレベル（ＰＧＭ  start  bias  level）を０．３Ｖ低くする状況を引き起こしうる。その結果、プログラム性能が低下する。
【００５０】
図１のビットライン・フォーシング電圧クランプ回路は、前述の問題点を防止する。以下、図４ないし６を参照しつつ、さらに詳細に説明する。
【００５１】
図４は、図１の不揮発性メモリ装置１００でのプログラム方法について説明する図面である。
【００５２】
図１ないし図４を参照すれば、本発明による不揮発性装置は、ページバッファ３０を介して、第２ビットライン・フォーシング電圧Ｖ２をビットラインＢＬに提供する。また、ページバッファ３０は、前述のように、ビットライン・シャットオフ・トランジスタＢＬＳＨＦＴを具備する。ページバッファ３０を利用し、第２ビットライン・フォーシング電圧Ｖ２を提供する過程は、この技術分野で当業者には周知の技術であり、図３Ａで、そのうちの１つの例を記載したので、具体的な説明は省略する。しかし、かような場合において、図３Ａないし図３Ｅで説明したように、ページバッファのみでビットライン・フォーシング電圧を形成するとき、隣接ビットライン電圧の影響のために、ビットラインＢＬに実際に印加されるビットライン・フォーシング電圧レベルが大体のところ形成されるという問題点がある。すなわち、ページバッファ３０を介してビットラインに提供される第２ビットライン・フォーシング電圧Ｖ２が、ターゲット・ビットライン・フォーシング電圧レベルよりより高かったり低かったりした（variation）。
【００５３】
従って、本発明による不揮発性装置１００は、ビットライン・フォーシング電圧クランプ回路４０をさらに提供する。ビットライン・フォーシング電圧クランプ回路４０は、ＤＣ（direct  current）電圧生成器から、第１ビットライン・フォーシング電圧Ｖ１を提供する。ビットライン・フォーシング電圧クランプ回路４０は、ＤＣ電圧生成器１５０から第１ビットライン・フォーシング電圧Ｖ１を選択的に提供する少なくとも１つのトランジスタを具備する。そのトランジスタは、スイッチの役割を行い、制御ロジック回路１６０の制御を受ける。スイッチの役割を行うトランジスタは、周知の構成要素であるから、具体的な説明は省略する。ビットライン・フォーシング電圧クランプ回路４０は、セルストリングＣＳとページバッファ３０との間に連結され、精密に（fine）ビットラインＢＬにビットライン・フォーシング電圧Ｖ１を提供することができる。ＤＣ電圧生成器１５０が、隣接ビットラインの影響を受けずに、続けてターゲットビットライン電圧レベルと同じ電圧レベルを有するビットライン・フォーシング電圧を発生させるためである。ＤＣ電圧生成器１５０は、ビットラインＢＬに精密にビットライン電圧レベルを形成することができる。
【００５４】
図５は、図１の非揮発性メモリ装置１００のプログラム方法を示す第１例のタイミングダイヤグラムである。
【００５５】
まず、Ａメモリセルの場合について説明する。
【００５６】
図１、図２、及び図４と連繋させて図５を参照すれば、Ａメモリセルのビットライン・フォーシング動作は、次の通りなされる。
【００５７】
第５ビットラインプレチャージ時点Ｔ１で、ストリング選択ラインＳＳＬに電源電圧ＶＤＤが印加され、ビットライン・フォーシングするセルストリングＣＳ５の第５ビットラインＢＬ５に、ページバッファから第２ビットライン・フォーシング電圧Ｖ２が提供される（ａ）。
図３Ａないし図３Ｅを介して説明した通り、隣接ビットライン・フォーシング電圧の影響を受け、ビットラインで、実際に第２ビットライン・フォーシング電圧Ｖ２は、ターゲットビットライン電圧レベルより高く形成される。すなわち、ターゲット・ビットライン・フォーシング電圧レベルとの偏差が生じる。
【００５８】
従って、制御ロジック回路１６０で既設定の時点Ｔ２に達すれば、ビットライン・フォーシング電圧クランプ回路４０をイネーブルさせる。イネーブルされたビットライン・フォーシング電圧クランプ回路４０は、ビットライン・フォーシングするセルストリングＣＳ５の第５ビットラインＢＬ５に、第１ビットライン・フォーシング電圧Ｖ１を印加する。このとき、前述のように、ターゲット・ビットライン・フォーシング電圧レベルと同じ電圧レベルを有する第１ビットライン・フォーシング電圧Ｖ１を生成するＤＣ電圧生成器１５０を使用する。ＤＣ電圧生成器１５０を利用し、ビットライン・フォーシング電圧クランプ回路４０から生成された第１ビットライン・フォーシング電圧Ｖ１は、ビットラインで、ターゲットビットライン電圧レベルとできる限り近接または同一に形成されうる（ｂ）。
【００５９】
一例として、制御ロジック回路１６０で既設定の時点Ｔ２は、ビットラインに提供される第２ビットライン・フォーシング電圧Ｖ２が上昇し、ストリング選択トランジスタがシャットオフされる前の時点でもあり、それ以後の時点でもある。例えば、図３Ｄを参照すれば、１．４Ｖでありうる。ただし、これに限定されるものではない。
【００６０】
次に、Ｂメモリセルの場合について説明する。
【００６１】
Ｂメモリセルのビットライン・フォーシング動作は、次の通りなされる。第２ビットラインプレチャージ時点Ｔ１で、ストリング選択ラインＳＳＬに電源電圧ＶＤＤが印加され、ビットライン・フォーシングするセルストリングＣＳ２の第２ビットラインＢＬ２に、ページバッファ３０から第２ビットライン・フォーシング電圧Ｖ２が印加される（ａ）。
【００６２】
図３Ａないし図３Ｅを介して説明した通り、隣接ビットライン・フォーシング電圧の影響を受け、ビットラインで、実際に第２ビットライン・フォーシング電圧Ｖ２は、ターゲットビットライン電圧レベルより高く形成される。すなわち、ターゲット・ビットライン・フォーシング電圧レベルとの偏差が生じる。
【００６３】
従って、制御ロジック回路１６０で既設定の時点Ｔ２に達すれば、ビットライン・フォーシング電圧クランプ回路４０をイネーブルさせる。イネーブルされたビットライン・フォーシング電圧クランプ回路４０は、ビットライン・フォーシングするセルストリングＣＳ２の第２ビットラインＢＬ２に、第１ビットライン・フォーシング電圧Ｖ１を印加する。ＤＣ電圧生成器１５０を利用した、ビットライン・フォーシング電圧クランプ回路から提供された第１ビットライン・フォーシング電圧Ｖ１は、ビットラインで、ターゲットビットライン電圧レベルとできる限り近接または同一に形成されうる（ｂ）。
【００６４】
図５のような本発明のプログラム方法の長所は、偏差が生まれた状態で、ＤＣ電圧生成器１５０をオンにすることによって、ターゲット・ビットライン・フォーシング電圧レベルより高く形成されたビットライン・フォーシング電圧は低くし、低く形成されたビットライン・フォーシング電圧は高くする。従って、既存回路を利用するものの、偏差のみ調整すればいいので、ロジック・オーバーヘッド（logic  overhead）を減らすことができる。
【００６５】
説明の理解を助けるために、例を挙げて説明する。
【００６６】
例えば、ターゲット・ビットライン・フォーシング・レベルを１Ｖに設定するとする。このとき、初めから１Ｖを生成するＤＣ電圧生成器１５０をイネーブルするならば、ターゲット・ビットライン・フォーシング・レベルと、実際に形成されたビットライン・フォーシング・レベルとの偏差は減るだろうが、最悪の場合（worst  case）、あらゆるビットラインにその値をフォーシング（forcing）するとき、途方もないロジック・オーバーヘッドが生じる。すなわち、初めから８Ｋbyteのビットラインローディングをいずれも満たそうとするなら、１Ｖ  ＤＣ電圧生成器１５０の容量が非常に大きくなる。このために、本発明のプログラム方法は、図４のように、既存ページバッファ３０を利用して、大体のところビットライン・フォーシング電圧レベル（level）をフォーシング（forcing）した後、１Ｖ  ＤＣ電圧生成器１５０を利用し、精密にその値を調整する。
【００６７】
要約すれば、ビットライン・フォーシング電圧クランプ回路を使用してクランプするものの、その方法が、ロジック的に負担が大きくなるので、図５のようなプログラム方法を提供するのである。
【００６８】
図６は、図１の不揮発性メモリ装置のプログラム方法を示す第２例のタイミングダイヤグラムである。図５と基本原理が同一であるので、具体的な説明は省略する。
【００６９】
図１、図２、及び図４と連繋して図６を参照すれば、プレチャージ動作後にＴ１時点で、既存ページバッファ３０とビットライン・フォーシング電圧クランプ回路４０とをいずれもイネーブルにする（ｃ’）。
【００７０】
例えば、プレチャージ動作後にＴ１時点から、既存ページバッファと、１Ｖを生成するＤＣ電圧生成器１５０とをいずれもイネーブルさせることにより、偏差がない１Ｖを作ることができる。
【００７１】
付加的に、本発明の不揮発性メモリ装置は、ビットライン・フォーシング電圧クランプ回路だけを使用し、ビットラインをフォーシングするプログラム方法を遂行することができることは、この技術分野の当業者であるならば、本発明を基に類推可能であろう。
【００７２】
また、本発明の不揮発性メモリ装置は、既存ページバッファ及びビットライン・フォーシング電圧クランプ回路のいずれも利用し、ビットラインをフォーシングするプログラム方法を遂行することができることは、この技術分野の当業者であるならば、本発明を基に類推可能であろう。
【００７３】
図７は、本発明の一つ以上の実施形態によってプログラム動作される少なくとも１つの不揮発性メモリ装置１００を含むメモリ・システムを示している。図７を参照すれば、メモリ・システム７００は、図５で説明された不揮発性メモリ装置１００に結合されたプロセッサ７１０を含む。メモリ・システム７００は、個別的な集積回路を含むことができるか、あるいはプロセッサ７１０及び不揮発性メモリ装置１００のどちらも同じ集積回路上にありうる。プロセッサ７１０は、マイクロプロセッサ、メモリコントローラ、または任意の他の類型の制御回路（ＡＳＩＣ：application-specific  integrated  circuit）などでありうる。
【００７４】
プロセッサ７１０は、ＲＡＭ（random-access  memory）、プロセシング・ユニット、ホスト・インターフェースそしてメモリ・インターフェースのような構成要素を含むことができる。ＲＡＭは、プロセシング・ユニットの動作メモリとして利用される。プロセシング・ユニットは、プロセッサ７１０の諸般動作を制御するものである。ホスト・インターフェースは、ホストとプロセッサ７１０との間のデータ交換を遂行するためのプロトコルを含むものである。例示的には、プロセッサ７１０は、ＵＳＢ（universal  serial  bus）、ＭＭＣ（multimedia  card）、ＰＣＩ−Express、ＡＴＡ（advanced  technology  attachment）、Serial−ＡＴＡ、Parallel−ＡＴＡ、ＳＣＳＩ（small  computer  system  interface）、ＥＳＤＩ（enhanced  small  device  interface）そしてＩＤＥ（International  Drive  Electronics）のような多様なインターフェース・プロトコルのうち一つを介して、外部（ホスト）と通信するように構成されうる。メモリ・インターフェースは、不揮発性メモリ装置１００とインターフェーシングするものである。プロセッサ７１０は、エラー訂正ブロックをさらに含むことができる。エラー訂正ブロックは、不揮発性メモリ装置１００で読み取ったデータのエラーを検出して訂正するものである。
【００７５】
図８は、本発明の一つ以上の実施形態によってプログラムされる少なくとも１つの不揮発性メモリ装置１００を有するメモリ・モジュールを示している。図８を参照すれば、メモリ・モジュール８００は、メモリカードとして図示されているが、メモリ・モジュール８００を参照して説明される概念が、他の類型の移動式メモリまたは携帯用メモリ（例えば、ＵＳＢフラッシュドライブ）に適用され、本明細書で説明されるメモリ・モジュールの範囲内に属するものであるとしなければならない。
【００７６】
メモリ・モジュール８００は、一つ以上の不揮発性メモリ装置１００を覆い包んでいるハウジング８０５を含むが、このようなハウジングがあらゆる装置または装置応用に必須なものではない。不揮発性メモリ装置１００は、プログラム禁止セルのスレショルド電圧によって、プログラム禁止セルに印加されるプレチャージ電圧の印加時点を異ならせてプログラム動作を行ったり、プログラム禁止セルのスレショルド電圧によって、プログラム禁止セルに印加されるプレチャージ電圧レベルを異ならせてプログラム動作を行う。ハウジング８０５は、ホスト装置との通信のための一つ以上のコンタクト８１５を含む。ホスト装置の例としては、デジタルカメラ、デジタルレコーディング及び再生装置、ＰＤＡ（personal  digital  assistant）、パソコン、メモリカード判読器、インターフェースハブなどがある。コンタクト８１５は、標準化されたインターフェースの形態になっている。例えば、ＵＳＢフラッシュ・ドライバの場合、コンタクト８１５は、ＵＳＢタイプＡオスコネクタ（ＵＳＢ  type−Ａ  male  connector）の形態になっていることが可能である。コンタクト８１５は、メモリ・モジュール８００と、コンタクト８１５に対する互換可能なレセプタ（receptor）を有するホストとの間で、制御信号、アドレス信号及び／またはデータ信号を伝達するインターフェースを提供する。
【００７７】
メモリ・モジュール８００は、選択的に、一つ以上の集積回路及び／または個別素子である付加回路８２０を含むことができる。付加回路８２０は、不揮発性メモリ装置１００のアクセスを制御し、外部ホストと不揮発性メモリ装置１００との変換階層（translation  layer）を提供する制御回路、例示的には、メモリ・コントローラを含むことができる。例えば、コンタクト８１５の数と、不揮発性メモリ装置１００の連結回路の数との間に一対一の対応関係がないこともある。これにより、メモリ・コントローラ８２０は、適切なときに、適切なＩ／Ｏ連結回路で、適切な信号を受信するために、または適切なときに、適切なコンタクト８１５で、適切な信号を提供するために、選択的に、不揮発性メモリ装置１００のＩ／Ｏ連結回路を連結させることができる。同様に、ホストとメモリ・モジュール８００との通信プロトコルが、メモリ装置１００のアクセスに必要なものとは異なることがある。メモリ・コントローラ８２０は、不揮発性メモリ装置１００への所望のアクセスを達成するために、ホストから受信された命令シーケンスを適切な命令シーケンスに変換することができる。このような変換は、命令シーケンスに付加して、信号電圧レベルの変化を含むことができる。
【００７８】
図９は、図７のメモリ・システムまたは図８のメモリ・モジュールを含むコンピュータ・システムを示している。図９を参照すれば、コンピュータ・システム９００は、中央処理装置（ＣＰＵ）９１０、ＲＡＭ  ９２０、Ｉ／Ｏ（input/output）デバイス９３０及びメモリ・システム７００を含む。コンピュータ・システム９００は、メモリ・システム７００の代わりに、メモリ・モジュール８００を含むこともできる。コンピュータ・システム９００は、システムバス９４０を介して、中央処理装置９１０、ＲＡＭ  ９２０及びＩ／Ｏデバイス９３０と連結される。Ｉ／Ｏデバイス９３０を介して提供されたり、あるいは中央処理装置９１０によって処理されたデータは、メモリ・システム７００またはメモリ・モジュール８００に保存される。メモリ・システム７００は、不揮発性メモリ装置１００に結合されたプロセッサ７１０を含む。メモリ・モジュール７００は、プロセッサ７１０と不揮発性メモリ装置１００とを含む。不揮発性メモリ装置１００は、プログラム禁止セルのスレショルド電圧によって、プログラム禁止セルに印加されるプレチャージ電圧の印加時点を異ならせてプログラム動作を行ったり、プログラム禁止セルのスレショルド電圧によって、プログラム禁止セルに印加されるプレチャージ電圧レベルを異ならせてプログラム動作を行う。メモリ・システム７００が、半導体ディスク装置（ＳＳＤ）として装着される場合、コンピュータ・システム９００のブーティング速度が画期的に速くなりうる。メモリ・モジュール８００は、移動式メモリまたは携帯用メモリに適用されうる。
【００７９】
本発明は、図面に図示された実施形態を参考にして説明したが、それらは例示的なものに過ぎず、本技術分野の当業者であるならば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解することができるであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。
【符号の説明】
【００８０】
３０，３０ａ，３０ｂ，３０ｃ  ページバッファ
４０，４０ａ，４０ｂ，４０ｃ  ビットライン・フォーシング電圧クランプ回路
１００  不揮発性メモリ装置
１２０  アドレスデコーダ
１３０  データ入出力回路
１４０  リード／ライト回路
１５０  ＤＣ電圧生成器
１６０  制御ロジック回路
７００  メモリ・システム
７１０  プロセッサ
８００  メモリ・モジュール
８０５  ハウジング
８１５  コンタクト
８２０  メモリ・コントローラ
９００  コンピュータ・システム
９１０  中央処理装置（ＣＰＵ）
９２０  ＲＡＭ
９３０  Ｉ／Ｏデバイス
９４０  システムバス
ＭＣ１〜ＭＣｎ  メモリセル
ＢＬ０，ＢＬ１，…，ＢＬｎ  ビットライン
ＣＳ０，ＣＳ１，…，ＣＳｎ  セルストリング
ＷＬ１，…，ＷＬｎ  ワードライン
Ｖｐｇｍ  プログラム電圧
【図１】
2012033258.tif 000003
【図２】
2012033258.tif 000004
【図３Ａ】
2012033258.tif 000005
【図３Ｂ】
2012033258.tif 000006
【図３Ｃ】
2012033258.tif 000007
【図３Ｄ】
2012033258.tif 000008
【図３Ｅ】
2012033258.tif 000009
【図４】
2012033258.tif 000010
【図５】
2012033258.tif 000011
【図６】
2012033258.tif 000012
【図７】
2012033258.tif 000013
【図８】
2012033258.tif 000014
【図９】
2012033258.tif 000015