(57)【要約】【課題】クロスカップルＭＯＳトランジスタ回路において回路サイズを小さくすることができ消費電力を小さくし発生する雑音量を低減できる。【解決手段】第１のＭＯＳトランジスタ対は、Ｘ方向でソース電極、ゲート電極、ドレイン電極、ゲート電極及びソース電極の順序で形成してなる第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタとはＹ方向で隣接して位置し、Ｘ方向でソース電極、ゲート電極、ドレイン電極、ゲート電極及びソース電極の順序で形成し、第１のＭＯＳトランジスタと並列に接続してなる第２のＭＯＳトランジスタとを備え、４本のゲート電極の各一端を接続導体により接続してなるＨ字形状のゲート電極構造を有する。第２のＭＯＳトランジスタ対は、第３及び第４のＭＯＳトランジスタを備え、第１のＭＯＳトランジスタ対と同様の構成を有し、４本のゲート電極の各一端を接続導体により接続してなるＨ字形状のゲート電極構造を有する。【選択図】図６
2012074920.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）（ａ）Ｘ方向でソース電極、ゲート電極、ドレイン電極、ゲート電極及びソース電極の順序で形成してなる第１のＭＯＳトランジスタと、
（ｂ）上記第１のＭＯＳトランジスタとは上記Ｘ方向とは直交するＹ方向で隣接して位置し、上記Ｘ方向でソース電極、ゲート電極、ドレイン電極、ゲート電極及びソース電極の順序で形成し、かつ上記第１のＭＯＳトランジスタと並列に接続してなる第２のＭＯＳトランジスタとを備え、
当該４本のゲート電極の各一端を接続導体により接続してなるＨ字形状のゲート電極構造を有する少なくとも１対の第１のＭＯＳトランジスタ対と、
（Ｂ）（ａ）上記Ｘ方向でソース電極、ゲート電極、ドレイン電極、ゲート電極及びソース電極の順序で形成してなる第３のＭＯＳトランジスタと、
（ｂ）上記第３のＭＯＳトランジスタとは上記Ｙ方向で隣接して位置し、上記Ｘ方向でソース電極、ゲート電極、ドレイン電極、ゲート電極及びソース電極の順序で形成し、かつ上記第３のＭＯＳトランジスタと並列に接続してなる第４のＭＯＳトランジスタとを備え、
当該４本のゲート電極の各一端を接続導体により接続してなるＨ字形状のゲート電極構造を有する少なくとも１対の第２のＭＯＳトランジスタ対とを備えたことを特徴とするクロスカップルＭＯＳトランジスタ回路。
【請求項２】
上記各第１のＭＯＳトランジスタ対と、上記各第２のＭＯＳトランジスタ対との各ソース電極、各ゲート電極及び各ドレイン電極は、当該各電極の長手方向が上記Ｙ方向で互いに平行となり、上記各接続導体の長手方向は上記Ｘ方向に平行となるように形成されたことを特徴とする請求項１記載のクロスカップルＭＯＳトランジスタ回路。
【請求項３】
上記第１のＭＯＳトランジスタ対及び上記第２のＭＯＳトランジスタ対において互いに隣接するソース電極を同一の電極で形成したことを特徴とする請求項１又は２記載のクロスカップルＭＯＳトランジスタ回路。
【請求項４】
上記第１のＭＯＳトランジスタ対の各ゲート電極と上記第２のＭＯＳトランジスタ対の各ドレイン電極とを第１の配線導体を介して接続し、
上記第１のＭＯＳトランジスタ対の各ドレイン電極と上記第２のＭＯＳトランジスタ対の各ゲート電極とを第２の配線導体を介して接続したことを特徴とする請求項１〜３のうちのいずれか１つに記載のクロスカップルＭＯＳトランジスタ回路。
【請求項５】
上記Ｙ方向で、上記第１のＭＯＳトランジスタ対の各ＭＯＳトランジスタ、及び上記第２のＭＯＳトランジスタ対の各ＭＯＳトランジスタは、上記第１の配線導体と上記第２の配線導体との間に挟まれるように配置されたことを特徴とする請求項４記載のクロスカップルＭＯＳトランジスタ回路。
【請求項６】
上記第１のＭＯＳトランジスタ対の各ゲート電極を接続する接続導体は上記第１の配線導体上に配置され、
上記第２のＭＯＳトランジスタ対の各ゲート電極を接続する接続導体は上記第２の配線導体上に配置されたことを特徴とする請求項４又は５記載のクロスカップルＭＯＳトランジスタ回路。
【請求項７】
複数対の上記第１のＭＯＳトランジスタ対と、複数対の上記第２のＭＯＳトランジスタ対とを、上記各第１のＭＯＳトランジスタ対の中心位置であって当該接続導体の中心位置と、上記各第２のＭＯＳトランジスタ対の中心位置であって当該接続導体の中心位置とがそれぞれ所定の菱形の各頂点に位置するように配置したことを特徴とする請求項２〜６のうちのいずれか１つに記載のクロスカップルＭＯＳトランジスタ回路。
【請求項８】
上記Ｘ方向で、上記第１のＭＯＳトランジスタと、上記第３のＭＯＳトランジスタと、上記第１のＭＯＳトランジスタとを当該順序で並置し、
当該並置された上記第１のＭＯＳトランジスタと、上記第３のＭＯＳトランジスタと、上記第１のＭＯＳトランジスタとから各Ｙ方向側で隣接しかつ当該各ＭＯＳトランジスタに対応するように、上記第２のＭＯＳトランジスタと、上記第４のＭＯＳトランジスタと、上記第２のＭＯＳトランジスタとを当該順序で並置したことを特徴とする請求項７記載のクロスカップルＭＯＳトランジスタ回路。
【請求項９】
上記Ｘ方向で、上記第２のＭＯＳトランジスタと、上記第４のＭＯＳトランジスタと、上記第２のＭＯＳトランジスタとを当該順序で並置し、
当該並置された上記第２のＭＯＳトランジスタと、上記第４のＭＯＳトランジスタと、上記第２のＭＯＳトランジスタとから各Ｙ方向側で隣接しかつ当該各ＭＯＳトランジスタに対応するように、上記第１のＭＯＳトランジスタと、上記第３のＭＯＳトランジスタと、上記第１のＭＯＳトランジスタとを当該順序で並置したことを特徴とする請求項７又は８記載のクロスカップルＭＯＳトランジスタ回路。
【請求項１０】
請求項１〜９のうちのいずれか１つに記載のクロスカップルＭＯＳトランジスタ回路を備えたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばマイクロ波ＣＭＯＳ電圧制御発振回路などの電子回路であって、一方のＭＯＳ電界効果トランジスタ（以下、ＭＯＳトランジスタという。）のゲートが他方のＭＯＳトランジスタのドレインに接続されかつ他方のＭＯＳトランジスタのゲートが一方のＭＯＳトランジスタのドレインに接続されてそれぞれ構成された複数対のクロスカップルＭＯＳトランジスタを備えたクロスカップルＭＯＳトランジスタ回路及びそれを用いた半導体集積回路装置に関する。
【背景技術】
【０００２】
従来から、クロスカップルＭＯＳトランジスタを用いて、種々の高周波（マイクロ波以上の周波数帯であって、マイクロ波、準ミリ波、ミリ波などの周波数をいう。）ＣＭＯＳ電圧制御発振回路が研究され、実用化されている（特許文献１及び２、非特許文献１〜４参照）。
【０００３】
図１は従来技術に係るマイクロ波ＣＭＯＳ電圧制御発振回路の構成を示す回路図である。図１において、６個のＰＭＯＳトランジスタＱ１〜Ｑ６を用いてマイクロ波ＣＭＯＳ電圧制御発振回路を構成している。
【０００４】
図１において、ＭＯＳトランジスタＱ１のゲートは接続点Ｂを介してＭＯＳトランジスタＱ２のドレインに接続され、ＭＯＳトランジスタＱ２のゲートは接続点Ａを介してＭＯＳトランジスタＱ１のドレインに接続され、ＭＯＳトランジスタＱ１，Ｑ２の各ソースはともに接地（ＧＲ）されて、１対のクロスカップルＭＯＳトランジスタにてなるクロスカップルＭＯＳトランジスタ回路１０を構成している。ドレイン及びソースが接続されたＭＯＳトランジスタＱ５はキャパシタを構成し、また、ドレイン及びソースが接続されたＭＯＳトランジスタＱ６はキャパシタを構成し、各ドレイン及びソースに接続された制御バイアス印加端子Ｔ３に所定の直流電圧を印加してその値を変化することにより上記各キャパシタの容量値を変化させることができる。さらに、接続点ＡはＭＯＳトランジスタＱ５のゲート及びインダクタ形成用ストリップ導体１１の一端に接続され、その他端は直流電圧源ＶＤＤに接続され、接続点ＢはＭＯＳトランジスタＱ６５のゲート及びインダクタ形成用ストリップ導体１２の一端に接続され、その他端は直流電圧源ＶＤＤに接続される。さらに、Ｑ３，Ｑ４はそれぞれ発振信号を出力するためのソース接地増幅用ＭＯＳトランジスタであって、１３，１５は出力伝送線路用ストリップ導体であり、１４，１６はインピーダンス整合用ストリップ導体であり、Ｔ１，Ｔ２は出力端子である。
【０００５】
図２は図１のマイクロ波ＣＭＯＳ電圧制御発振回路の等価回路を示す回路図である。図２において、図１と対応するものについては同一の符号を付している。図２において、Ｃ１はＭＯＳトランジスタＱ５により形成されたキャパシタであり、Ｃ２はＭＯＳトランジスタＱ６により形成されたキャパシタである。また、Ｌ１はインダクタ形成用ストリップ導体１１により形成されたインダクタであり、Ｌ２はインダクタ形成用ストリップ導体１２により形成されたインダクタである。
【０００６】
以上のように構成された図１及び図２のマイクロ波ＣＭＯＳ電圧制御発振回路において、制御バイアス印加端子Ｔ３に印加する直流電圧を変化することにより、ＭＯＳトランジスタＱ５，Ｑ６によるキャパシタの容量値を変化させて、当該発振回路の発振周波数を変化させることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−０９７９２８号公報。
【特許文献２】特開２００７−３２９８９４号公報。
【特許文献３】特開２００６−００４５６１号公報。
【非特許文献】
【０００８】
【非特許文献１】Changhua Cao et al., "Millimeter-Wave CMOS Voltage-Controlled Oscillators", Proceedings of Radio and Wireless Symposium, 2007 IEEE, pp. 185-188, Long Beach, California, January 2007.
【非特許文献２】Zuo-Min Tsai et al., "A fundamental 90-GHz CMOS VCO Using New Ring-Coupled Quad", IEEE Microwave and Wireless Components Letters, Vol. 17, No. 3, pp. 226-228, March 2007.
【非特許文献３】Muhammad Usama et al., "A 40-GHz Quadrature LC VCO in 90-nm CMOS Technology", Proceedings of Canadian Conference on Electrical and Computer Engineering (CCECE), 2007, pp. 1661-1663, Vancouver, British Columbia, Canada, April 2007.
【非特許文献４】In-Young Lee et al., "A Low-Parasitic and Common-Centroid Cross-Coupled CMOS Transistor Structure for High-Frequency VCO Design", IEEE Electron device letters, Vol. 30, No. 5, pp. 532-534, May 2009.
【非特許文献５】Y. Manzawa et al., "Bond-based design for MMW CMOS circuit optimization", proceedings of Asia-Pacific Microwave conference (APMC) 2008, pp. 1-4, Macau, December 2008.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１及び図２のマイクロ波ＣＭＯＳ電圧制御発振回路のクロスカップルＭＯＳＦＥＴは、単体のＭＯＳＦＥＴを組み合わせることにより、レイアウトを実現してきた。これは、設計で用いるためのＭＯＳＦＥＴとしては単体特性のみ評価され設計ライブラリに登録されるが、クロスカップルデバイスを１つのデバイスとして設計ライブラリに登録されていないためである。その結果、当該回路の面積及び寄生容量とも大きくなってしまっていた。寄生容量の増大は、消費電力と位相雑音の増加を招くという問題点があった。
【００１０】
例えば、ミリ波ＣＭＯＳ回路におけるすべての寄生成分の影響を回路図に簡易に挿入させることができる設計手法として、ボンドベースデザイン（Bond-Based Design）が提案されている（例えば、非特許文献５参照。）。例えば電圧制御発振回路でボンドベースデザインを利用するメリットとしては、発振周波数のずれ対策のために、寄生成分による誤差の見積もりが可能である。これに対して、ボンドベースデザインを利用するデメリットとしては、レイアウト制約が大きく、共振回路に使用される伝送線路（例えば図２のＬ１，Ｌ２）が比較的短くなり、所定の設計した値にすることができず、レイアウトが不可能になるという問題点があった。
【００１１】
本発明の目的は以上の問題点を解決し、複数対のクロスカップルＭＯＳトランジスタを備えたクロスカップルＭＯＳトランジスタ回路において、従来技術に比較して回路サイズを小さくすることができ、消費電力を小さくしかつ発生する雑音量を低減できるクロスカップルＭＯＳトランジスタ回路及び半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１２】
第１の発明に係るクロスカップルＭＯＳトランジスタ回路は、
（Ａ）（ａ）Ｘ方向でソース電極、ゲート電極、ドレイン電極、ゲート電極及びソース電極の順序で形成してなる第１のＭＯＳトランジスタと、
（ｂ）上記第１のＭＯＳトランジスタとは上記Ｘ方向とは直交するＹ方向で隣接して位置し、上記Ｘ方向でソース電極、ゲート電極、ドレイン電極、ゲート電極及びソース電極の順序で形成し、かつ上記第１のＭＯＳトランジスタと並列に接続してなる第２のＭＯＳトランジスタとを備え、
当該４本のゲート電極の各一端を接続導体により接続してなるＨ字形状のゲート電極構造を有する少なくとも１対の第１のＭＯＳトランジスタ対と、
（Ｂ）（ａ）上記Ｘ方向でソース電極、ゲート電極、ドレイン電極、ゲート電極及びソース電極の順序で形成してなる第３のＭＯＳトランジスタと、
（ｂ）上記第３のＭＯＳトランジスタとは上記Ｙ方向で隣接して位置し、上記Ｘ方向でソース電極、ゲート電極、ドレイン電極、ゲート電極及びソース電極の順序で形成し、かつ上記第３のＭＯＳトランジスタと並列に接続してなる第４のＭＯＳトランジスタとを備え、
当該４本のゲート電極の各一端を接続導体により接続してなるＨ字形状のゲート電極構造を有する少なくとも１対の第２のＭＯＳトランジスタ対とを備えたことを特徴とする。
【００１３】
上記クロスカップルＭＯＳトランジスタ回路において、上記各第１のＭＯＳトランジスタ対と、上記各第２のＭＯＳトランジスタ対との各ソース電極、各ゲート電極及び各ドレイン電極は、当該各電極の長手方向が上記Ｙ方向で互いに平行となり、上記各接続導体の長手方向は上記Ｘ方向に平行となるように形成されたことを特徴とする。
【００１４】
また、上記クロスカップルＭＯＳトランジスタ回路において、上記第１のＭＯＳトランジスタ対及び上記第２のＭＯＳトランジスタ対において互いに隣接するソース電極を同一の電極で形成したことを特徴とする。
【００１５】
さらに、上記クロスカップルＭＯＳトランジスタ回路において、上記第１のＭＯＳトランジスタ対の各ゲート電極と上記第２のＭＯＳトランジスタ対の各ドレイン電極とを第１の配線導体を介して接続し、上記第１のＭＯＳトランジスタ対の各ドレイン電極と上記第２のＭＯＳトランジスタ対の各ゲート電極とを第２の配線導体を介して接続したことを特徴とする。
【００１６】
またさらに、上記クロスカップルＭＯＳトランジスタ回路において、上記Ｙ方向で、上記第１のＭＯＳトランジスタ対の各ＭＯＳトランジスタ、及び上記第２のＭＯＳトランジスタ対の各ＭＯＳトランジスタは、上記第１の配線導体と上記第２の配線導体との間に挟まれるように配置されたことを特徴とする。
【００１７】
また、上記クロスカップルＭＯＳトランジスタ回路において、上記第１のＭＯＳトランジスタ対の各ゲート電極を接続する接続導体は上記第１の配線導体上に配置され、上記第２のＭＯＳトランジスタ対の各ゲート電極を接続する接続導体は上記第２の配線導体上に配置されたことを特徴とする。
【００１８】
さらに、上記クロスカップルＭＯＳトランジスタ回路において、複数対の上記第１のＭＯＳトランジスタ対と、複数対の上記第２のＭＯＳトランジスタ対とを、上記各第１のＭＯＳトランジスタ対の中心位置であって当該接続導体の中心位置と、上記各第２のＭＯＳトランジスタ対の中心位置であって当該接続導体の中心位置とがそれぞれ所定の菱形の各頂点に位置するように配置したことを特徴とする。
【００１９】
またさらに、上記クロスカップルＭＯＳトランジスタ回路において、上記Ｘ方向で、上記第１のＭＯＳトランジスタと、上記第３のＭＯＳトランジスタと、上記第１のＭＯＳトランジスタとを当該順序で並置し、当該並置された上記第１のＭＯＳトランジスタと、上記第３のＭＯＳトランジスタと、上記第１のＭＯＳトランジスタとから各Ｙ方向側で隣接しかつ当該各ＭＯＳトランジスタに対応するように、上記第２のＭＯＳトランジスタと、上記第４のＭＯＳトランジスタと、上記第２のＭＯＳトランジスタとを当該順序で並置したことを特徴とする。
【００２０】
またさらに、上記クロスカップルＭＯＳトランジスタ回路において、上記Ｘ方向で、上記第２のＭＯＳトランジスタと、上記第４のＭＯＳトランジスタと、上記第２のＭＯＳトランジスタとを当該順序で並置し、当該並置された上記第２のＭＯＳトランジスタと、上記第４のＭＯＳトランジスタと、上記第２のＭＯＳトランジスタとから各Ｙ方向側で隣接しかつ当該各ＭＯＳトランジスタに対応するように、上記第１のＭＯＳトランジスタと、上記第３のＭＯＳトランジスタと、上記第１のＭＯＳトランジスタとを当該順序で並置したことを特徴とする。
【００２１】
第２の発明に係る半導体集積回路装置は、上記クロスカップルＭＯＳトランジスタ回路を備えたことを特徴とする。
【発明の効果】
【００２２】
従って、本発明に係るクロスカップルＭＯＳトランジスタ回路及び半導体集積回路装置によれば、複数対のクロスカップルＭＯＳトランジスタを備えたクロスカップルＭＯＳトランジスタ回路において、従来技術に比較して回路サイズを小さくすることができ、配線長を小さくして寄生容量を少なくすることができる。これにより、当該回路の消費電力を小さくしかつ発生する雑音量を大幅に低減できる。
【図面の簡単な説明】
【００２３】
【図１】従来技術に係るマイクロ波ＣＭＯＳ電圧制御発振回路の構成を示す回路図である。
【図２】図１のマイクロ波ＣＭＯＳ電圧制御発振回路の等価回路を示す回路図である。
【図３】図６の本発明の一実施形態に係るマイクロ波ＣＭＯＳ電圧制御発振回路を構成するための第１段階の構成を有するマイクロ波ＣＭＯＳ電圧制御発振回路の平面図である。
【図４】第２段階の構成を有するマイクロ波ＣＭＯＳ電圧制御発振回路の平面図である。
【図５】第３段階の構成を有するマイクロ波ＣＭＯＳ電圧制御発振回路の平面図である。
【図６】本発明の一実施形態に係るマイクロ波ＣＭＯＳ電圧制御発振回路のクロック回路の構成を示す平面図である。
【図７】図６のＶＩＩ−ＶＩＩ’線についての縦断面図である。
【発明を実施するための形態】
【００２４】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２５】
本発明に係る実施形態では、上述の問題点を解決するために、一方のＭＯＳ電界効果トランジスタのゲートが他方のＭＯＳトランジスタのドレインに接続されかつ他方のＭＯＳトランジスタのゲートが一方のＭＯＳトランジスタのドレインに接続されて構成されたクロスカップルＭＯＳＦＥＴを、１つのデバイスとしてとらえ、レイアウトを最適化するとともに、設計ライブラリに登録できるように接続端を伝送経路の端面と同じ形状（略矩形形状、又はストリップ形状）にした（ボンドベースデザインによる）ことを特徴としている（図３〜図６）。さらに、１つのデバイスとしてクロスカップルＭＯＳＦＥＴを用いるためには、そのゲートをＨ型に並べることを行ったことを特徴としている（図６）。これにより、配線総延長量が減少するとともに、小面積化を達成することができる。以下、本実施形態について詳述する。
【００２６】
図１のクロスカップルＭＯＳトランジスタ回路１０内の２つのＭＯＳトランジスタを分離してレイアウトすると、各電極を接続する配線導体が長くなるので、互いに接続する共通部分を近接融合させることでサイズを縮小することができ、複数対のクロスカップルＭＯＳトランジスタ回路の単位セルを並置することで、多フィンガー構造を実現することができる。これを図３に示す。
【００２７】
図３は、図６の本発明の一実施形態に係るマイクロ波ＣＭＯＳ電圧制御発振回路を構成するための第１段階の構成を有するマイクロ波ＣＭＯＳ電圧制御発振回路の平面図であり、図３から図７までの図面を参照して、図６の回路の構成方法について以下に説明する。図３〜図６の平面図において、原則的として、上面から可視できる部分を実線で図示し、可視できない部分を破線又は一点破線（破線よりはより下側の層を示す）で図示している。また、ＭＯＳトランジスタＱ１，Ｑ２のゲート電極については、本発明の特徴部分であるので、わかりやすくするためにハッチングをしている。さらに、説明の便宜上、図面の横方向をＸ方向とし、縦方向をＹ方向として定義することにする。すなわち、Ｘ方向とＹ方向は互いに直交する。
【００２８】
図３において、ＭＯＳトランジスタＱ１の２つのゲート電極Ｇがその長手方向がＹ方向と平行となりかつ互いに平行となるようにドレインＤを間に挟んで形成され、各ゲート電極Ｇの各外側にソース電極Ｓが形成されている。各ゲート電極Ｇは接続導体ＧＣにより接続されてゲート電極が「逆Ｕ形状」で形成される。当該ＭＯＳトランジスタＱ１において、左から右へのＹ方向で見たときに、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄ、ゲート電極Ｇ及びソース電極Ｓの順序で並置されて、ＭＯＳトランジスタＱ１を構成する。ここで、ＭＯＳトランジスタＱ１の中央に位置するドレイン電極Ｄはスルーホール導体２１を介して最上位層に位置する配線導体ＭＡ（図１及び図２の接続点Ａに対応する）に連結形成された突出導体ＭＡ１（Ｙ方向の長手方向を有するストリップ導体）に接続される。また、ゲート電極Ｇの接続電極ＧＣはスルーホール導体２２を介して最上層の配線導体ＭＢ（図１及び図２の接続点Ｂに対応する）に連結形成された突出導体ＭＢ１（Ｙ方向の長手方向を有するストリップ導体）に接続される。さらに、両側の各ソース電極Ｓはそれぞれスルーホール導体２３を介して最下位層の接地導体ＧＲに接続される。
【００２９】
また、ＭＯＳトランジスタＱ２については、ＭＯＳトランジスタＱ１と同様に形成されるが、上下逆の位置関係で形成される。詳細は以下の通りである。
【００３０】
ＭＯＳトランジスタＱ２の２つのゲート電極Ｇがその長手方向がＹ方向と平行となりかつ互いに平行となるようにドレインＤを間に挟んで形成され、各ゲート電極Ｇの各外側にソース電極Ｓが形成されている。なお、両側のソース電極Ｓは各両側のＭＯＳトランジスタＱ１と共通に使用される。各ゲート電極Ｇは接続導体ＧＣにより接続されてゲート電極が「Ｕ形状」で形成される。当該ＭＯＳトランジスタＱ２において、左から右へのＹ方向で見たときに、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄ、ゲート電極Ｇ及びソース電極Ｓの順序で並置されて、ＭＯＳトランジスタＱ２を構成する。ここで、ＭＯＳトランジスタＱ２の中央に位置するドレイン電極Ｄはスルーホール導体３１を介して最上位層に位置する配線導体ＭＢ（図１及び図２の接続点Ｂに対応する）に連結形成された突出導体ＭＢ２（Ｙ方向の長手方向を有するストリップ導体）に接続される。また、ゲート電極Ｇの接続電極ＧＣはスルーホール導体３２を介して最上層の配線導体ＭＡ（図１及び図２の接続点Ａに対応する）に連結形成された突出導体ＭＡ２（Ｙ方向の長手方向を有するストリップ導体）に接続される。さらに、両側の各ソース電極Ｓはそれぞれスルーホール導体２３を介して最下位層の接地導体ＧＲに接続される。
【００３１】
以上のように構成されたＭＯＳトランジスタＱ１，Ｑ２が、左から右へのＸ方向で、Ｑ１，Ｑ２，Ｑ１，Ｑ２の順序でかつ実質的に同一のサイズで並置形成されている。このように構成することで、配線長を従来技術に比較して短くすることができ、これにより、寄生成分の発生を抑圧できる。
【００３２】
図４は第２段階の構成を有するマイクロ波ＣＭＯＳ電圧制御発振回路の平面図である。図４において、図３の４つのＭＯＳトランジスタＱ１，Ｑ２，Ｑ１，Ｑ２からなるブロックをＹ方向に３行分並置し、ここで、Ｙ方向では、同一の列において同一のＭＯＳトランジスタＱ１又はＱ２を配置している。なお、Ｘ方向では、図３と同様に、ＭＯＳトランジスタＱ１，Ｑ２が、左から右へのＸ方向で、Ｑ１，Ｑ２，Ｑ１，Ｑ２の順序で並置されて形成されている。ここで、スルーホール導体２１，２２，２３，３１，３２の形成方法は図３と同様である。
【００３３】
図５は第３段階の構成を有するマイクロ波ＣＭＯＳ電圧制御発振回路の平面図である。図５の回路では、図４の回路に比較して、第２行目のＭＯＳトランジスタＱ１，Ｑ２の配置をＹ方向で上下反転させて配置している。これにより、図５から明らかなように、２本の配線導体ＭＡ，ＭＡが互いに近接して並走するように形成され、２本の配線導体ＭＢ，ＭＢが互いに近接して並走するように形成される。なお、スルーホール導体２１，２２，２３，３１，３２の形成方法は図３及び図４と同様である。
【００３４】
図６は第４段階の構成であって、本発明の一実施形態に係るマイクロ波ＣＭＯＳ電圧制御発振回路のクロック回路の構成を示す平面図であり、図７は図６のＶＩＩ−ＶＩＩ’線についての縦断面図である。図６の回路は、図５の回路に比較して、以下の点が異なる。
（１）互いに近接して並走する同一の配線導体（ＭＡ，ＭＡ）（ＭＢ，ＭＢ）同士をそれぞれ１本の配線導体ＭＡ，ＭＢとして形成した。
（２）スルーホール導体２２は配線導体ＭＢ上に形成されて、配線導体ＭＢからスルーホール導体２２への突出導体ＭＢ１を形成する必要がない。
（３）スルーホール導体３２は配線導体ＭＡ上に形成されて、配線導体ＭＡからスルーホール導体３２への突出導体ＭＡ２を形成する必要がない。
なお、図５では、３行４列のＭＯＳトランジスタを図示しているが、図５のエリアよりも少ないエリアで４行４列のＭＯＳトランジスタを図示している。従って、上記（１）〜（３）により、従来技術に比較して回路サイズを大幅に小さくすることができ、配線長を短くすることができる。
【００３５】
図７において、裏面に接地導体５１が形成された半導体基板５０上に複数のＭＯＳトランジスタＱ１，Ｑ２が形成され、半導体基板５０上のシリコン酸化膜５２上に配線導体ＭＡ１，ＭＢ２が形成されている。
【００３６】
図６及び図７から明らかなように、本実施形態に係るマイクロ波ＣＭＯＳ電圧制御発振回路は以下の構成を有する。
【００３７】
（１）当該回路内において互いにＸ方向で隣接する各１対のＭＯＳトランジスタ対（Ｑ１，Ｑ１）は、
（ａ）Ｘ方向でソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄ、ゲート電極Ｇ及びソース電極Ｓの順序で形成してなるＭＯＳトランジスタＱ１と、
（ｂ）上記ＭＯＳトランジスタＱ１とはＸ方向とは直交するＹ方向で隣接して位置し、Ｘ方向でソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄ、ゲート電極Ｇ及びソース電極Ｓの順序で形成し、かつ上記ＭＯＳトランジスタＱ１と並列に接続してなる別のＭＯＳトランジスタＱ１とを備え、
当該４本のゲート電極Ｇの各一端を接続導体ＧＣにより接続してなるＨ字形状のゲート電極Ｇ構造を有する。
また、当該回路内において互いにＸ方向で隣接する各１対のＭＯＳトランジスタ対（Ｑ２，Ｑ２）は、
（ａ）Ｘ方向でソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄ、ゲート電極Ｇ及びソース電極Ｓの順序で形成してなるＭＯＳトランジスタＱ２と、
（ｂ）上記ＭＯＳトランジスタＱ２とはＹ方向で隣接して位置し、Ｘ方向でソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄ、ゲート電極Ｇ及びソース電極Ｓの順序で形成し、かつ上記ＭＯＳトランジスタＱ２と並列に接続してなる別のＭＯＳトランジスタＱ２とを備え、
当該４本のゲート電極Ｇの各一端を接続導体ＧＣにより接続してなるＨ字形状のゲート電極Ｇ構造を有する。
【００３８】
（２）各ＭＯＳトランジスタ対（Ｑ１，Ｑ１）と、各第２のＭＯＳトランジスタ対（Ｑ２，Ｑ２）との各ソース電極Ｓ、各ゲート電極Ｇ及び各ドレイン電極Ｄは、当該各電極の長手方向がＹ方向で互いに平行となり、各接続導体ＧＣの長手方向はＸ方向に平行となるように形成される。
【００３９】
（３）ＭＯＳトランジスタ対（Ｑ１，Ｑ１）及びＭＯＳトランジスタ対（Ｑ２，Ｑ２）において互いに隣接するソース電極Ｓを同一の電極Ｓで形成している。
【００４０】
（４）ＭＯＳトランジスタ対（Ｑ１，Ｑ１）の各ゲート電極ＧとＭＯＳトランジスタ対（Ｑ２，Ｑ２）の各ドレイン電極Ｄとを配線導体ＭＢを介して接続し、ＭＯＳトランジスタ対（Ｑ１，Ｑ１）の各ドレイン電極ＤとＭＯＳトランジスタ対（Ｑ２，Ｑ２）の各ゲート電極Ｇとを配線導体ＭＡを介して接続している。
【００４１】
（５）Ｙ方向で、ＭＯＳトランジスタ対（Ｑ１，Ｑ１）の各ＭＯＳトランジスタＱ１、及びＭＯＳトランジスタ対（Ｑ２，Ｑ２）の各ＭＯＳトランジスタＱ２は、配線導体ＭＢと配線導体ＭＡとの間に挟まれるように配置されている。
【００４２】
（６）ＭＯＳトランジスタ対（Ｑ１，Ｑ１）の各ゲート電極Ｇを接続する接続導体ＧＣは配線導体ＭＢ上に配置され、ＭＯＳトランジスタ対（Ｑ２，Ｑ２）の各ゲート電極Ｇを接続する接続導体ＧＣは配線導体ＭＡ上に配置されている。
【００４３】
（７）複数対のＭＯＳトランジスタ対（Ｑ１，Ｑ１）と、複数対のＭＯＳトランジスタ対（Ｑ２，Ｑ２）とを、各ＭＯＳトランジスタ対（Ｑ１，Ｑ１）の中心位置であって当該接続導体ＧＣの中心位置と、各ＭＯＳトランジスタ対（Ｑ２，Ｑ２）の中心位置であって当該接続導体ＧＣの中心位置とがそれぞれ所定の菱形（正方形又は長方形を含む矩形であってもよい。）４０の各頂点に位置するように配置している。
【００４４】
（８）例えば図６の第２行において、また図７に示すように、Ｘ方向で、ＭＯＳトランジスタＱ１と、ＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ３とを当該順序で並置している。そして、当該並置されたＭＯＳトランジスタＱ１と、ＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ１とから各Ｙ方向側で隣接し（図６において直ぐに下側に隣接して第３行において位置する）当該各ＭＯＳトランジスタＱ１，Ｑ２，Ｑ１に対応するように、別のＭＯＳトランジスタＱ１と、別のＭＯＳトランジスタＱ２と、別のＭＯＳトランジスタＱ１とを当該順序で並置している。ここで、当該（８）の構成を含むように、図６の配置のごとく、例えば３行３列、４行４列での矩形エリアで当該回路を構成してもよい。なお、当該（８）の構成におけるＭＯＳトランジスタＱ１とＱ２とは互いに入れ替え可能である。
【００４５】
（９）例えば図６の第３行において、Ｘ方向で、ＭＯＳトランジスタＱ１と、ＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ１とを当該順序で並置している。そして、当該並置されたＭＯＳトランジスタＱ１と、ＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ１とから各Ｙ方向側で隣接し（図６において直ぐに下側に隣接して第４行において位置する）当該各ＭＯＳトランジスタＱ１，Ｑ２，Ｑ１に対応するように、別のＭＯＳトランジスタＱ１と、ＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ１とを当該順序で並置している。ここで、当該（９）の構成を含むように、図６の配置のごとく、例えば３行３列、４行４列での矩形エリアで当該回路を構成してもよい。なお、当該（９）の構成におけるＭＯＳトランジスタＱ１とＱ２とは互いに入れ替え可能である。
【００４６】
以上のように構成された図６及び図７の回路では以下の特徴を有する。
（１）互いに隣接する２個のＭＯＳトランジスタ（Ｑ１，Ｑ１）又は（Ｑ２，Ｑ２）において、並列接続された４つのゲートＧ（一方のＭＯＳトランジスタのＵ字形状のゲート電極の下部（底部）と、他方のＭＯＳトランジスタの逆Ｕ字形状のゲート電極の上部とを接続導体ＧＣにより連結して、Ｈ字形状のゲート電極構造を有すること。
（２）Ｈ字形状のゲート電極構造を有する複数対のＭＯＳトランジスタ対（Ｑ１，Ｑ１）及び複数対のＭＯＳトランジスタ対（Ｑ２，Ｑ２）とを、各トランジスタ対の中心位置がそれぞれ所定の菱形（正方形又は長方形を含む矩形であってもよい。）４０の各頂点に位置するように配置したこと。
（３）出力信号を伝送する配線導体Ａ，Ｂが交差せず、また、寄生容量が少ない。
（４）クロスカップルＭＯＳトランジスタ全体の接続端を伝送線路に接合しやすいボンドベースデザイン（略矩形形状又はストリップ形状）となっていること。
（５）クロスカップルＭＯＳトランジスタを、パラメタライズドセル（Ｐｃｅｌｌ）などを用いて構成して、そのサイズを可変にできること。
（６）クロスカップルＭＯＳトランジスタをパラメタライズドセルとともにその特性をライブラリとして登録し、設計に活用できるようにすること。
【００４７】
従って、本実施形態に係るマイクロ波ＣＭＯＳ電圧制御発振回路は以下の特有の作用効果を有する。
（１）２つのクロスカップルＭＯＳＦＥＴを単一のレイアウトに組み合わせて、寄生容量、面積ともに最小となるレイアウトを実現することができる。これにより、電圧制御発振回路について、従来技術に比較して回路サイズを小さくすることができ、配線長を小さくして寄生容量を少なくすることができる。これにより、当該回路の消費電力を小さくしかつ発生する雑音量を大幅に低減できる。
（２）２つのＭＯＳＦＥＴを単一のクロスカップルデバイスとして取り扱い、伝送線路と接合しやすくなるようなレイアウト接続部を有することで、レイアウトや、またクロスカップルデバイスの評価が容易となる。
（３）クロスカップルＭＯＳトランジスタをライブラリ登録することにより設計に容易に使えるようになる。
（４）Ｈ型ゲート構造を用いることにより、接続に用いられる総配線長が最小になる。
（５）クロスカップルＭＯＳトランジスタをライブラリ登録することにより設計容易となる。
【００４８】
以上のように構成された実施形態に係るマイクロ波ＣＭＯＳ電圧制御発振回路を、例えばＬＳＩで形成して半導体集積回路装置を構成してもよい。
【００４９】
以上の実施形態においては、複数対のクロスカップルＭＯＳトランジスタ回路を用いてマイクロ波ＣＭＯＳ電圧制御発振回路について説明しているが、本発明はこれに限らず、例えば特許文献３のごとく、複数対のクロスカップルＭＯＳトランジスタ回路を用いてラッチなどのメモリ回路、もしくはヒステリシスインバータ回路を構成してもよい。
【００５０】
以上の実施形態においては、ＰＭＯＳトランジスタで構成しているが、ＮＭＯＳトランジスタを用いて構成してもよい。
【産業上の利用可能性】
【００５１】
以上詳述したように、本発明に係るクロスカップルＭＯＳトランジスタ回路及び半導体集積回路装置によれば、複数対のクロスカップルＭＯＳトランジスタを備えたクロスカップルＭＯＳトランジスタ回路において、従来技術に比較して回路サイズを小さくすることができ、配線長を小さくして寄生容量を少なくすることができる。これにより、当該回路の消費電力を小さくしかつ発生する雑音量を大幅に低減できる。
【符号の説明】
【００５２】
１０…１対のクロスカップルＭＯＳトランジスタ回路、
１１，１２…インダクタ形成用ストリップ導体、
１３，１５…出力伝送線路用ストリップ導体、
１４，１６…インピーダンス整合用ストリップ導体、
２１，２２，２３，３１，３２…スルーホール導体、
４０…菱形、
５０…半導体基板、
５１…接地導体、
５２…シリコン酸化膜、
Ａ，Ｂ…接続点、
Ｇ…ゲート電極、
ＧＣ…接続導体、
ＧＲ…接地導体、
Ｄ…ドレイン電極、
Ｓ…ソース電極、
ＭＡ，ＭＢ…配線導体、
ＭＡ１，ＭＡ２，ＭＢ１，ＭＢ２…突出導体、
Ｑ１〜Ｑ６…ＭＯＳトランジスタ、
Ｔ１，Ｔ２…出力端子、
Ｔ３…制御バイアス印加端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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