(57)【要約】      （修正有）【課題】データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のメモリセルが行列状に配置されたＳＲＡＭセルアレイ１０２と、ワード線ＷＬ＿１〜ＷＬ＿ｍと、ワード線ＷＬ＿１〜ＷＬ＿ｍをそれぞれ駆動するワード線ドライバ１０４＿１〜１０４＿ｍと、電源電圧ＶＤＤに対するＭＯＳトランジスタの閾値電圧Ｖｔｈの比率が高い場合には、Ｈレベルの判定結果信号ＥＮを出力し、電源電圧ＶＤＤに対するＭＯＳトランジスタの閾値電圧Ｖｔｈの比率が低い場合には、Ｌレベルの判定結果信号ＥＮを出力する閾値電圧判定回路１０５と、比較結果に応じた電源電圧ＶＤＲＶをワード線ドライバ１０４＿１〜１０４＿ｍに供給する可変電圧源１０６と、を備える。【選択図】図１
2012230727.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが行列状に配置されたメモリセルアレイと、
行方向に配置された複数の前記メモリセルに対し共通に設けられた複数のワード線と、
前記複数のワード線をそれぞれ駆動する複数の駆動回路と、
第１端子に入力された活性化信号を第２端子から制御信号として出力する判定用トランジスタと、前記制御信号に基づいてドレイン電流が制御される第１トランジスタと、を有し、当該ドレイン電流に応じた第１検出信号を出力する第１検出回路と、
前記活性化信号に基づいてドレイン電流が制御される第２トランジスタを有し、当該ドレイン電流に応じた第２検出信号を出力する第２検出回路と、
前記第１検出信号と前記第２検出信号とを比較して比較結果を出力する比較回路と、
前記比較結果に応じた電源電圧を前記複数の駆動回路に供給する電源電圧供給回路と、を備えた半導体記憶装置。
【請求項２】
前記第１検出回路は、前記第１トランジスタのドレイン電流を前記第１検出信号として出力し、
前記第２検出回路は、前記第２トランジスタのドレイン電流を前記第２検出信号として出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１検出回路は、前記第１トランジスタのドレイン電流に応じた遅延を前記活性化信号に付加して前記第１検出信号として出力し、
前記第２検出回路は、前記第２トランジスタのドレイン電流に応じた遅延を前記活性化信号に付加して前記第２検出信号として出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記電源電圧供給回路は、
第１電圧レベルの前記電源電圧と、前記第１電圧レベルより低い第２電圧レベルの前記電源電圧とを、前記比較結果に基づいて選択的に出力することを特徴とする請求項１〜３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記電源電圧供給回路は、
前記第１変化速度にて電圧レベルを変化させる前記電源電圧と、前記第１変化速度よりも遅い第２変化速度にて電圧レベルを変化させる前記電源電圧とを、前記比較結果に基づいて選択的に出力することを特徴とする請求項１〜３のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記制御信号の電圧レベルは、前記判定用トランジスタの閾値電圧と前記活性化信号の電圧レベルとに基づいて決定されることを特徴とする請求項１〜５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記判定用トランジスタ、前記第１トランジスタ及び前記第２トランジスタは、ＮチャネルＭＯＳトランジスタであって、
前記判定用トランジスタの制御端子には高電位側電源電圧が供給されることを特徴とする請求項１〜６のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にスタティックランダムアクセスメモリに関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスの微細化に伴い、ＳＲＡＭ（Static Random Access Memory）セルを構成するトランジスタの素子バラツキが増加している。この素子ばらつきが増加すると、データ読み出し時において、ビット線のプリチャージ電位が記憶ノードに書き込まれてしまう可能性が高くなり、記憶データの破壊（読み出し不良）が発生しやすくなる。そのため、ＳＲＡＭでは、スケーリング則に従ったセルサイズの縮小を行うことが困難になっている。
【０００３】
このような問題に対する解決策が、特許文献１及び特許文献２に開示されている。図８は、特許文献１に開示された半導体記憶装置の行選択系回路を示す図である。図８に示す行選択系回路は、ワード線ＷＬ０〜ＷＬｎのうち、行デコーダＲＤ（不図示）からの行選択信号ＷＬＥＮ０〜ＷＬＥＮｎに基づいて選択されたワード線ＷＬを選択状態へ駆動するワード線駆動回路ＷＤＣを備える。ワード線駆動回路ＷＤＣは、ワード線ＷＬ０〜ＷＬｎに対応するワード線ドライバＷＤＲ０〜ＷＤＲｎを有する。また、図８に示す行選択系回路は、ワード線ドライバＷＤＲ０〜ＷＤＲｎに対してドライバ電源電圧ＬＣＶＤＤを供給する電圧供給回路ＷＳＣを備える。電圧供給回路ＷＳＣは、トランジスタＴＲ１からなる第１の電圧供給回路ＷＳＣ１と、トランジスタＴＲ２，ＴＲ３からなる第２の電圧供給回路ＷＳＣ２と、を有する。電圧供給回路ＷＳＣは、スタンバイ状態及びワード線ＷＬ立ち上げ時には、プルダウン素子としてのトランジスタＴＲ３をオフして電源電圧ＶＤＤをドライバ電源電圧ＬＣＶＤＤとして出力し、データ読み出し時には、トランジスタＴＲ３をオンして電源電圧ＶＤＤよりも電圧レベルの低い電圧をドライバ電源電圧ＬＣＶＤＤとして出力する。
【０００４】
このように、特許文献１に開示された半導体記憶装置は、選択されたワード線ＷＬの電圧レベルを電源電圧ＶＤＤよりも低くすることにより、データ読み出し時における記憶データの破壊を抑制している。
【０００５】
図９は、特許文献２に開示された半導体記憶装置の行選択系回路を示す図である。図９に示す行選択系回路は、行選択信号ＷＬＥＮ０〜ＷＬＥＮｎを生成する行デコーダＲＤと、ワード線ＷＬ０〜ＷＬｎのうち行選択信号ＷＬＥＮ０〜ＷＬＥＮｎに基づいて選択されたワード線ＷＬを選択状態へ駆動するワード線ドライバＷＤＲ０〜ＷＤＲｎと、ワード線ドライバＷＤＲ０〜ＷＤＲｎに対しドライバ電源線ＤＲＳＬを介して電圧を供給する電圧供給回路ＷＳＣと、を有する。電圧供給回路ＷＳＣは、データ書き込み時には、トランジスタＰＴ１を介して電源電圧ＶＤＤをワード線ドライバＷＤＲ０〜ＷＤＲｎに対して出力し、データ読み出し時には、トランジスタＰＴ２を介して電源電圧ＶＤＤより電圧レベルの低い電圧Ｉｎｔ．ＶＤＤをワード線ドライバＷＤＲ０〜ＷＤＲｎに対して出力する。
【０００６】
このように、特許文献２に開示された半導体記憶装置は、選択されたワード線の電圧レベルを電源電圧ＶＤＤよりも低くすることにより、データ読み出し時における記憶データの破壊を抑制している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２１０４４３号公報
【特許文献２】特開２００９−２０９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図８に示す従来技術の場合、記憶データの破壊が最も起こりやすい条件（スタティックノイズマージンが最も小さい条件）に合わせてドライバ電源電圧ＬＣＶＤＤの電圧レベルを低く調整する（例えば、トランジスタＴＲ３のサイズを最適化設計する）と、上記以外の動作保証範囲内の条件において必要以上に選択ワード線ＷＬの電圧レベルが低下し、データ読み出し速度が低下してしまうという問題があった。
【０００９】
図９に示す従来技術でも、記憶データの破壊が最も発生しやすい条件に合わせて電圧供給回路ＷＳＣの出力電圧の電圧レベルを低く調整すると、上記以外の動作保証範囲内の条件において必要以上に選択ワード線ＷＬの電圧レベルが低下し、データ読み出し速度が低下してしまうという問題があった。
【００１０】
なお、動作保証範囲内において記憶データの破壊が最も起こりやすい条件とは、例えば、電源電圧ＶＤＤが最も低く温度が最も高い条件である。また、動作保証範囲内においてデータ書き込み速度やデータ読み出し速度が最も悪化する条件とは、例えば、電源電圧ＶＤＤと温度が最も低い条件である。
【００１１】
このように、従来技術の半導体記憶装置では、記憶データの破壊を抑制しようとすると、データ読み出し速度が低下してしまうという問題があった。
【課題を解決するための手段】
【００１２】
本発明にかかる半導体記憶装置は、複数のメモリセルが行列状に配置されたメモリセルアレイと、行方向に配置された複数の前記メモリセルに対し共通に設けられた複数のワード線と、前記複数のワード線をそれぞれ駆動する複数の駆動回路と、第１端子に入力された活性化信号を第２端子から制御信号として出力する判定用トランジスタと、前記制御信号に基づいてドレイン電流が制御される第１トランジスタと、を有し、当該ドレイン電流に応じた第１検出信号を出力する第１検出回路と、前記活性化信号に基づいてドレイン電流が制御される第２トランジスタを有し、当該ドレイン電流に応じた第２検出信号を出力する第２検出回路と、前記第１検出信号と前記第２検出信号とを比較して比較結果を出力する比較回路と、前記比較結果に応じた電源電圧を前記複数の駆動回路に供給する電源電圧供給回路と、を備える。
【００１３】
上述のような回路構成により、データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制することができる。
【発明の効果】
【００１４】
本発明により、データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制することが可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１にかかる半導体記憶装置を示す図である。
【図２Ａ】本発明の実施の形態１にかかる半導体記憶装置のワード線の電圧レベルを示す波形図である。
【図２Ｂ】本発明の実施の形態１にかかる半導体記憶装置のワード線の電圧レベルを示す波形図である。
【図３Ａ】本発明の実施の形態１にかかる閾値電圧判定回路を示す図である。
【図３Ｂ】本発明の実施の形態１にかかる閾値電圧判定回路に備えられた電流源を示す図である。
【図３Ｃ】本発明の実施の形態１にかかる閾値電圧判定回路に備えられた電流源を示す図である。
【図３Ｄ】本発明の実施の形態１にかかる閾値電圧判定回路に備えられた電流比較器を示す図である。
【図４】本発明の実施の形態２にかかる半導体記憶装置を示す図である。
【図５Ａ】本発明の実施の形態２にかかる半導体記憶装置のワード線の電圧レベルを示す波形図である。
【図５Ｂ】本発明の実施の形態２にかかる半導体記憶装置のワード線の電圧レベルを示す波形図である。
【図６Ａ】本発明の実施の形態３にかかる閾値電圧判定回路を示す図である。
【図６Ｂ】本発明の実施の形態３にかかる閾値電圧判定回路に備えられた遅延回路を示す図である。
【図６Ｃ】本発明の実施の形態３にかかる閾値電圧判定回路に備えられた遅延回路を示す図である。
【図７Ａ】本発明の実施の形態３にかかる閾値電圧判定回路の動作を示す波形図である。
【図７Ｂ】本発明の実施の形態３にかかる閾値電圧判定回路の動作を示す波形図である。
【図８】従来技術の半導体記憶装置の行選択系回路を示す図である。
【図９】従来技術の半導体記憶装置の行選択系回路を示す図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１７】
実施の形態１
図１は、本発明の実施の形態１にかかる半導体記憶装置１を示す図である。本実施の形態にかかる半導体記憶装置１は、動作条件（電源電圧ＶＤＤやトランジスタの閾値電圧Ｖｔｈ）に応じた電源電圧ＶＤＲＶをワード線ドライバに供給することにより、データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制することを特徴とする。以下、具体的に説明する。
【００１８】
まず、半導体記憶装置１の回路構成について説明する。図１に示す半導体記憶装置１は、ＳＲＡＭセルアレイ（メモリセルアレイ）１０２と、ワード線ドライバ制御回路（行デコーダ）１０３と、ワード線ドライバ（駆動回路）１０４＿１〜１０４＿ｍ（ｍは２以上の整数）と、可変電圧源（電源電圧供給回路）１０６と、閾値電圧判定回路１０５と、を少なくとも備える。
【００１９】
（ＳＲＡＭセルアレイ１０２）
ＳＲＡＭセルアレイ１０２には、複数のＳＲＡＭセル（以下、単にメモリセルと称す）ＭＣ（不図示）が行列状に配置されている。例えば、ＳＲＡＭセルアレイ１０２には、ｍ行×ｎ列（ｍ、ｎのいずれも２以上の整数）の複数のメモリセルＭＣが配置されている。
【００２０】
行列状に配置された複数のメモリセルＭＣの各行に対応してワード線ＷＬ＿１〜ＷＬ＿ｍが配列される。これらメモリセルＭＣは、それぞれ対応する行のワード線ＷＬに接続される。また、これらメモリセルＭＣの各列に対応してビット線対ＢＬ＿１，／ＢＬ＿１〜ＢＬ＿ｎ，／ＢＬ＿ｎ（不図示）が配列される。これらメモリセルＭＣは、それぞれ対応する列のビット線対ＢＬ，／ＢＬに接続される。
【００２１】
なお、ワード線ＷＬは、ワード線ＷＬ＿１〜ＷＬ＿ｍのいずれかであり、ビット線ＢＬ及びビット線／ＢＬは、それぞれ、ビット線ＢＬ＿１〜ＢＬ＿ｎ及びビット線／ＢＬ＿１〜／ＢＬ＿ｎのいずれかである。
【００２２】
各メモリセルＭＣは、例えば、２個のＣＭＯＳインバータと、２個のアクセストランジスタと、を有する。２個のＣＭＯＳインバータの入力端子及び出力端子は互いに交差結合されており、これらＣＭＯＳインバータによりインバータラッチが構成される。したがって、これらＣＭＯＳインバータの入力端子（記憶ノード）には、互いに相補なデータが保持される。また、２個のアクセストランジスタは、それぞれ、対応するビット線ＢＬ，／ＢＬと記憶ノードとの導通状態を、対応するワード線ＷＬの電圧レベルに基づいて制御する。
【００２３】
（ワード線ドライバ制御回路１０３）
ワード線ドライバ制御回路１０３は、内部行アドレス信号（不図示）をデコードして行選択信号ＷＬＢ＿１〜ＷＬＢ＿ｍを生成する回路である。ワード線ドライバ制御回路１０３は、内部行アドレス信号の指定する行に対応する行選択信号ＷＬＢを選択状態（Ｌレベル）に駆動し、残りの行選択信号ＷＬＢを非選択状態（Ｈレベル）に維持する。
【００２４】
（ワード線ドライバ１０４＿１〜１０４＿ｍ）
ワード線ドライバ１０４＿１〜１０４＿ｍは、ワード線ＷＬ＿１〜ＷＬ＿ｍのうち行選択信号ＷＬＢ＿１〜ＷＬＢ＿ｍに基づいて選択されたいずれかのワード線ＷＬを選択状態に駆動する。また、ワード線ドライバ１０４＿１〜１０４＿ｍの各高電位側電源端子には、可変電圧源１０６からの電源電圧ＤＶＲＶが供給される。ワード線ドライバ１０４＿１〜１０４＿ｍは、それぞれ対応するワード線ＷＬが選択された場合、電源電圧ＤＶＲＶを当該ワード線ＷＬに伝達する。
【００２５】
（列選択回路、書き込み回路、読み出し回路）
半導体記憶装置１は、図示していないが、内部列アドレス信号の指定する列に対応する相補のビット線対ＢＬ，／ＢＬを選択する列選択回路と、データ書き込み時において列選択回路によって選択されたビット線対ＢＬ，／ＢＬに対し書き込みデータを伝達する書き込み回路と、データ読み出し時において列選択回路によって選択されたビット線対ＢＬ，／ＢＬからのデータを検知し増幅して読み出しデータを生成する読み出し回路と、をさらに備える。読み出し回路には、例えば、データを増幅する回路としてセンスアンプ回路が設けられている。
【００２６】
（閾値電圧判定回路１０５）
閾値電圧判定回路１０５は、電源電圧ＶＤＤ及びＭＯＳトランジスタの閾値電圧Ｖｔｈの変動に応じた電圧レベルの判定結果信号ＥＮを出力する回路である。閾値電圧判定回路１０５は、電源電圧ＶＤＤに対するＭＯＳトランジスタの閾値電圧Ｖｔｈの比率が高い場合には、Ｈレベルの判定結果信号ＥＮを出力し、電源電圧ＶＤＤに対するＭＯＳトランジスタの閾値電圧Ｖｔｈの比率が低い場合には、Ｌレベルの判定結果信号ＥＮを出力する。閾値電圧判定回路１０５の詳細については後述する。
【００２７】
（可変電圧源１０６）
可変電圧源１０６は、電源電圧ＶＤＤが供給される高電位側電源端子（便宜上、ＶＤＤと称す）と、ワード線ドライバ１０４＿１〜１０４＿ｍの各高電位側電源端子と、の間に設けられる。可変電圧源１０６は、閾値電圧判定回路１０５からの判定結果信号ＥＮに応じた電圧レベルの電源電圧ＤＶＲＶをワード線ドライバ１０４＿１〜１０４＿ｍの各高電位側電源端子に対して出力する。
【００２８】
可変電圧源１０６は、判定結果信号ＥＮがＨレベル（ＥＮ＝１）の場合には、電源電圧ＶＤＤ付近の高い電圧レベルの電源電圧ＶＤＲＶを出力し、判定結果信号ＥＮがＬレベル（ＥＮ＝０）の場合には、ＥＮ＝１の場合よりも低い電圧レベルの電源電圧ＶＤＲＶを出力する。つまり、可変電圧源１０６は、図２Ａ及び図２Ｂに示すように、判定結果信号ＥＮがＨレベルの場合には、選択されたワード線（以下、選択ワード線と称す）ＷＬの電圧レベルを高くし、判定結果信号ＥＮがＬレベルの場合には、選択ワード線ＷＬの電圧レベルをＥＮ＝１の場合よりも低くする。
【００２９】
なお、判定結果信号ＥＮがＨレベルとなる場合とは、例えば、動作保証範囲内においてデータ読み出し速度が悪化する可能性がある場合である。具体的には、温度が低下してメモリセルＭＣを構成するアクセストランジスタの閾値電圧が高くなることに加え、電源電圧ＶＤＤが低下することにより、当該アクセストランジスタのソース−ドレイン間を流れる電流が小さくなる。一方、判定結果信号ＥＮがＬレベルとなる場合とは、例えば、動作保証範囲内において記憶データの破壊が起こりやすくなる場合である。具体的には、電源電圧ＶＤＤが低下し温度が上昇することにより、メモリセルＭＣのデータ読み出し時におけるスタティックノイズマージンが小さくなる。
【００３０】
ここで、動作保証範囲内においてデータ読み出し速度が悪化する条件、例えば、電源電圧ＶＤＤと温度が低い条件下では、読み出しマージンは十分に大きい。つまり、記憶データの破壊は起こりにくい。したがって、図２Ａに示すように、選択ワード線ＷＬの電圧レベルを高く制御した場合でも、記憶データの破壊は起こらない。それにより、半導体記憶装置１は、記憶データを破壊することなく、動作速度を向上させることができる。一方、動作保証範囲内において記憶データの破壊が起こりやすい条件、例えば、電源電圧ＶＤＤが低く温度が高い条件下では、記憶データの破壊は起こりやすい。したがって、半導体記憶装置１は、図２Ｂに示すように、選択ワード線ＷＬの電圧レベルをＥＮ＝１の場合よりも低く制御して、記憶データの破壊を抑制している。
【００３１】
このように、本実施の形態にかかる半導体記憶装置１は、動作条件に応じた電圧レベルの電源電圧ＶＤＲＶをワード線ドライバに供給することにより、データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制することができる。
【００３２】
次に、閾値電圧判定回路１０５の詳細について、図３Ａ〜図３Ｄを用いて説明する。図３Ａは、閾値電圧判定回路１０５を示すブロック図である。図３Ａに示すように、閾値電圧判定回路１０５は、電流比較器（比較回路）２０３と、電流源（第１検出回路）２０１と、電流源（第２検出回路）２０２と、を備える。電流比較器２０３は、電流源２０１，２０２からの出力電流を比較して、比較結果を判定結果信号ＥＮとして出力する。
【００３３】
図３Ｂは、電流源２０１を示す回路図である。電流源２０１は、ＮチャネルＭＯＳトランジスタ（判定用トランジスタ。以下、単にトランジスタと称す）Ｎ３とＮチャネルＭＯＳトランジスタ（第１トランジスタ。以下、単にトランジスタと称す）Ｎ４とを有する。トランジスタＮ３では、ソース（第２端子）がノードＶ３に接続され、ドレイン（第１端子）に活性化信号としてのクロック信号ＣＬＫが供給され、ゲート（制御端子）が高電位側電源端子に接続される。トランジスタＮ４では、ソースが低電位側電源端子（以下、端子名をＧＮＤと称す）に接続され、ドレインが出力端子ＯＵＴ１に接続され、ゲートがノードＶ３に接続される。なお、低電位側電源端子ＧＮＤには、低電位側電源電圧である接地電圧ＧＮＤが供給されている。また、高電位側電源端子ＶＤＤには、高電位側電源電圧である電源電圧ＶＤＤが供給されている。
【００３４】
図３Ｃは、電流源２０２を示す回路図である。電流源２０２は、ＮチャネルＭＯＳトランジスタ（第２トランジスタ。以下、単にトランジスタと称す）Ｎ５を有する。トランジスタＮ５では、ソースが低電位側電源端子ＧＮＤに接続され、ドレインが出力端子ＯＵＴ２に接続され、ゲートにクロック信号ＣＬＫが供給される。
【００３５】
図３Ｄは、電流比較器２０３を示す回路図である。電流比較器２０３は、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｎ１，Ｎ２と、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｐ１〜Ｐ４と、インバータＩＶ１と、を有する。
【００３６】
トランジスタＰ１では、ソースが高電位側電源端子ＶＤＤに接続され、ドレインがノードＶ１に接続され、ゲートがノードＶ２に接続される。トランジスタＰ２では、ソースが高電位側電源端子ＶＤＤに接続され、ドレインがノードＶ２に接続され、ゲートがノードＶ１に接続される。トランジスタＰ３では、ソースが高電位側電源端子ＶＤＤに接続され、ドレインがノードＶ１に接続され、ゲートにクロック信号ＣＬＫが供給される。トランジスタＰ４では、ソースが高電位側電源端子ＶＤＤに接続され、ドレインがノードＶ２に接続され、ゲートにクロック信号ＣＬＫが供給される。トランジスタＮ１では、ソースが入力端子ＩＮ１に接続され、ドレインがノードＶ１に接続され、ゲートがノードＶ２に接続される。トランジスタＮ２では、ソースが入力端子ＩＮ２に接続され、ドレインがノードＶ２に接続され、ゲートがノードＶ１に接続される。インバータＩＶ１では、入力端子がノードＶ２に接続され、出力端子が出力端子ＥＮに接続される。このように、電流比較器２０３は、トランジスタＮ１，Ｎ２のソースをそれぞれ入力端子ＩＮ１，ＩＮ２とするセンスアンプによって構成される。なお、入力端子ＩＮ１には、電流源２０１の出力端子ＯＵＴ１から出力された電流が供給される。入力端子ＩＮ２には、電流源２０２の出力端子ＯＵＴ２から出力された電流が供給される。
【００３７】
電流源２０１では、クロック信号ＣＬＫがトランジスタＮ３を介してトランジスタＮ４のゲートに印加される。そのため、クロック信号ＣＬＫの立ち上がり時には、トランジスタＮ４のゲートに電源電圧ＶＤＤよりトランジスタＮ３の閾値電圧Ｖｔｈだけ低い電圧が印加される。電流源２０１は、このときのトランジスタＮ４のドレイン電流を出力端子ＯＵＴ１から出力する。一方、電流源２０２では、クロック信号ＣＬＫがトランジスタＮ５のゲートに印加される。そのため、クロック信号ＣＬＫの立ち上がり時には、トランジスタＮ５のゲートに電源電圧ＶＤＤが印加される。電流源２０２は、このときのトランジスタＮ５のドレイン電流を出力端子ＯＵＴ２から出力する。電流比較器２０３は、クロック信号ＣＬＫの立ち上がりに同期して、電流源２０１，２０２から出力された電流の値を比較し、その比較結果を出力端子ＥＮから判定結果信号ＥＮとして出力する。
【００３８】
電流源２０２が出力する電流の値Ｉ２は、例えば、以下の式で表される。なお、ｂは係数である。
【００３９】
Ｉ２＝ｂ×（ＶＤＤ−Ｖｔｈ）２  ・・・（１）
【００４０】
同様に、電流源２０１が出力する電流の値Ｉ１は、例えば、以下の式で表される。なお、トランジスタＮ４のサイズは、トランジスタＮ５のサイズのａ倍の大きさであるものとする。
【００４１】
Ｉ１＝ｂ×ａ×（ＶＤＤ−２Ｖｔｈ）２  ・・・（２）
【００４２】
式（１）及び式（２）より、以下の式が成り立つ。なお、ｘ＝Ｖｔｈ／ＶＤＤとする。
【００４３】
Ｉ２−Ｉ１＝（ａ（１−２ｘ）２−（１−ｘ）２）×ｂ×ＶＤＤ２  ・・・（３）
【００４４】
ここで、Ｉ２＝Ｉ１となる条件は、
【００４５】
ａ＝（１−ｘ）２／（１−２ｘ）２  ・・・（４）
【００４６】
ここで、メモリセルＭＣの記憶データが破壊され得る条件を決定する基準の電源電圧ＶＤＤと基準の閾値電圧Ｖｔｈとにより値ｘが算出される。そして、算出された値ｘを式（４）に代入することにより、トランジスタＮ４のサイズとトランジスタＮ５のサイズとの比率ａが算出される。換言すると、トランジスタＮ４のサイズとトランジスタＮ５のサイズとの比率ａを調整することにより、判定結果信号ＥＮの閾値を調整することができる。
【００４７】
閾値電圧判定回路１０５は、上記の原理式に基づいて設計され、各メモリセルＭＣの記憶データの破壊を引き起こす動作条件（閾値電圧Ｖｔｈや電源電圧ＶＤＤ）を検出する。例えば、閾値電圧判定回路１０５は、閾値電圧Ｖｔｈや電源電圧ＶＤＤの変動によりＩ１≧Ｉ２となった場合には、Ｌレベルの判定結果信号ＥＮを出力し、Ｉ１＜Ｉ２となった場合には、Ｈレベルの判定結果信号ＥＮを出力する。
【００４８】
このように、本実施の形態にかかる半導体記憶装置１は、記憶データの破壊が起こりにくい条件の場合には選択ワード線ＷＬの電圧レベルを高く制御してデータ読み出し速度を向上させ、記憶データの破壊が起こりやすい条件の場合には選択ワード線ＷＬの電圧レベルを比較的低く制御して記憶データの破壊を抑制する。つまり、本実施の形態にかかる半導体記憶装置１は、閾値電圧判定回路１０５の判定結果に基づいて動作条件に応じた電圧レベルの電源電圧ＶＤＲＶをワード線ドライバに供給することにより、データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制することができる。
【００４９】
さらに、本実施の形態にかかる半導体記憶装置１では、閾値電圧判定回路１０５に設けられた電流源２０１，２０２及び電流比較器２０３が、基本的にＣＭＯＳ回路によって構成される。したがって、本実施の形態にかかる半導体記憶装置１は、動作電力や回路面積の増大を抑制することができる。
【００５０】
実施の形態２
図４は、本発明の実施の形態２にかかる半導体記憶装置２を示す図である。本実施の形態にかかる半導体記憶装置２は、実施の形態１にかかる半導体記憶装置１と比較して、可変電圧源１０６に代えて、可変電流源１０７を備える。半導体記憶装置２のその他の回路構成は、半導体記憶装置１の場合と同様であるため、その説明を省略する。
【００５１】
可変電流源１０７は、高電位側電源端子ＶＤＤと、ワード線ドライバ１０４＿１〜１０４＿ｍの各高電位側電源端子と、の間に設けられる。可変電流源１０７は、閾値電圧判定回路１０５からの判定結果信号ＥＮに応じた電流量の電源電圧ＶＤＲＶをワード線ドライバ１０４＿１〜１０４＿ｍの各高電位側電源端子に対して出力する。
【００５２】
可変電流源１０７は、判定結果信号ＥＮがＨレベル（ＥＮ＝１）の場合には電圧レベルの変化速度（上昇速度）の速い電源電圧ＶＤＲＶを出力し、判定結果信号ＥＮがＬレベル（ＥＮ＝０）の場合に、ＥＮ＝１の場合よりも電圧レベルの変化速度の遅い電源電圧ＶＤＲＶを出力する。つまり、可変電流源１０７は、図５Ａ及び図５Ｂに示すように、判定結果信号ＥＮがＨレベルの場合には選択ワード線ＷＬの電圧レベルの変化速度を速くし、判定結果信号ＥＮがＬレベルの場合には選択ワード線ＷＬの電圧レベルの変化速度を遅くする。
【００５３】
ここで、動作保証範囲内においてデータ読み出し速度が悪化する条件、例えば、電源電圧ＶＤＤと温度が低い条件下では、読み出しマージンは十分に大きい。つまり、記憶データの破壊は起こりにくい。したがって、図５Ａに示すように、選択ワード線ＷＬの電圧レベルの変化速度を速く制御した場合でも、記憶データの破壊は起こらない。それにより、半導体記憶装置２は、記憶データを破壊することなく、動作速度を向上させることができる。一方、動作保証範囲内において記憶データの破壊が起こりやすい条件、例えば、電源電圧ＶＤＤが低く温度が高い条件下では、記憶データの破壊は起こりやすい。したがって、半導体記憶装置２は、図５Ｂに示すように、選択ワード線ＷＬの電圧レベルの変化速度をＥＮ＝１の場合よりも遅く制御して、記憶データの破壊を抑制している。
【００５４】
このように、本実施の形態にかかる半導体記憶装置２は、記憶データの破壊が起こりにくい条件の場合には選択ワード線ＷＬの電圧レベルの変化速度を速くしてデータ読み出し速度を向上させ、記憶データの破壊が起こりやすい条件の場合には選択ワード線ＷＬの電圧レベルの変化速度を比較的遅く制御することにより記憶データの破壊を抑制する。つまり、本実施の形態にかかる半導体記憶装置２は、閾値電圧判定回路１０５の判定結果に基づいて動作条件に応じた電流量の電源電圧ＶＤＲＶをワード線ドライバに供給することにより、データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制することができる。
【００５５】
実施の形態３
図６Ａは、本発明の実施の形態３にかかる閾値電圧判定回路１０５ａを示す図である。閾値電圧判定回路１０５ａは、図１及び図４に示す半導体記憶装置１，２に設けられた閾値電圧判定回路１０５の代わりに用いられる。閾値電圧判定回路１０５は２つの電流源の電流値を直接比較していたが、閾値電圧判定回路１０５ａは、２つの電流源の電流値をそれぞれ時間（遅延時間）に変換し、これらの時間を比較することを特徴とする。
【００５６】
閾値電圧判定回路１０５ａは、遅延回路（第１検出回路）Ｄ１と、遅延回路（第２検出回路）Ｄ２と、インバータＩＶ２と、インバータＩＶ３と、ＮＡＮＤ回路ＮＤ１と、ＮＡＮＤ回路ＮＤ２と、ＮＡＮＤ回路ＮＤ３と、を備える。なお、ＮＡＮＤ回路ＮＤ２とＮＡＮＤ回路ＮＤ３とによりラッチ回路を構成する。また、インバータＩＶ２，ＩＶ３及びＮＡＮＤ回路ＮＤ１〜ＮＤ３により、電流比較器２０３に相当する比較回路を構成する。
【００５７】
遅延回路Ｄ１は、クロック信号ＣＬＫに遅延を付加してクロック信号ＣＫ１を出力する。遅延回路Ｄ２は、クロック信号ＣＫＬに遅延を付加してクロック信号ＣＫ２を出力する。インバータＩＶ２は、クロック信号ＣＫ１を論理反転してクロック信号ＣＫ１Ｂを出力する。ＮＡＮＤ回路ＮＤ１は、クロック信号ＣＫ１Ｂ及びクロック信号ＣＫ２の否定論理積をノードＳＢに対して出力する。ＮＡＮＤ回路ＮＤ２は、ノードＳＢの電位とＮＡＮＤ回路ＮＤ３の出力信号との否定論理積を出力する。ＮＡＮＤ回路ＮＤ３は、クロック信号ＣＬＫとＮＡＮＤ回路ＮＤ２の出力信号との否定論理積を出力する。インバータＩＶ３は、ＮＡＮＤ回路ＮＤ３の出力信号を論理反転して出力端子ＥＮに向けて出力する。
【００５８】
図６Ｂは、遅延回路Ｄ１の一例を示す回路図である。遅延回路Ｄ１は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｐ５と、ＮチャネルＭＯＳトランジスタ（判定用トランジスタ。以下、単にトランジスタと称す）Ｎ６と、ＮチャネルＭＯＳトランジスタ（第１トランジスタ。以下、単にトランジスタと称す）Ｎ７と、インバータＩＶ４と、を有する。トランジスタＮ６では、ソースがノードＶ４に接続され、ドレインにクロック信号ＣＬＫが供給され、ゲートが高電位側電源端子ＶＤＤに接続される。トランジスタＮ７では、ソースが低電位側電源端子ＧＮＤに接続され、ドレインがノードＶ５に接続され、ゲートがノードＶ４に接続される。トランジスタＰ５では、ソースが高電位側電源端子ＶＤＤに接続され、ドレインがノードＶ５に接続され、ゲートにクロック信号ＣＬＫが供給される。インバータＩＶ４は、ノードＶ５の電位を論理反転してクロック信号ＣＫ１として出力する。
【００５９】
なお、図６Ｂに示すように、遅延回路Ｄ１には図３Ｂに示す電流源２０１の構成が含まれる。具体的には、図６ＢにおけるトランジスタＮ６及びトランジスタＮ７が、それぞれ図３ＢにおけるトランジスタＮ３及びトランジスタＮ４に対応する。
【００６０】
図６Ｃは、遅延回路Ｄ２の一例を示す回路図である。遅延回路Ｄ２は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｐ６と、ＮチャネルＭＯＳトランジスタ（第２トランジスタ。以下、単にトランジスタと称す）Ｎ８と、インバータＩＶ５と、を有する。トランジスタＮ８では、ソースが低電位側電源端子ＧＮＤに接続され、ドレインがノードＶ６に接続され、ゲートにクロック信号ＣＬＫが供給される。トランジスタＰ６では、ソースが高電位側電源端子ＶＤＤに接続され、ドレインがノードＶ６に接続され、ゲートにクロック信号ＣＬＫが供給される。インバータＩＶ５は、ノードＶ６の電位を論理反転してクロック信号ＣＫ２として出力する。
【００６１】
なお、図６Ｃに示すように、遅延回路Ｄ２には図３Ｃに示す電流源２０２の構成が含まれる。具体的には、図６ＣにおけるトランジスタＮ８が、図３ＣにおけるトランジスタＮ５に対応する。
【００６２】
上述のように、遅延回路Ｄ１及び遅延回路Ｄ２は、それぞれ電流源２０１及び電流源２０２の構成を含む。したがって、閾値電圧判定回路１０５ａでは、実施の形態１で説明したように、トランジスタＮ７のサイズとトランジスタＮ８のサイズとの比率を調整することにより、判定結果信号ＥＮの閾値が調整される。さらに、閾値電圧判定回路１０５ａでは、ゲート段数を調整することによっても、判定結果信号ＥＮの閾値が調整される。
【００６３】
次に、閾値電圧判定回路１０５ａの具体的な動作について、図７Ａ及び図７Ｂを用いて説明する。図７Ａは、遅延回路Ｄ１の遅延時間が遅延回路Ｄ２の遅延時間よりも小さい場合における閾値電圧判定回路１０５ａの動作を示すタイミングチャートである。図７Ｂは、遅延回路Ｄ１の遅延時間が遅延回路Ｄ２の遅延時間よりも大きい場合における閾値電圧判定回路１０５ａの動作を示すタイミングチャートである。
【００６４】
図７Ａでは、クロック信号ＣＬＫが立ち上がると、所定の遅延時間経過後、クロック信号ＣＫ１が立ち上がり、その後、クロック信号ＣＫ２が立ち上がる。この場合、ノードＳＢの電位は高電位（ＶＤＤ）を保持する。ＮＡＮＤ回路ＮＤ２，ＮＤ３により構成されるラッチ回路は初期値（ＶＤＤ）を保持するため、判定結果信号ＥＮはＬレベルを保持する。
【００６５】
一方、図７Ｂでは、クロック信号ＣＬＫが立ち上がると、所定の遅延時間経過後、クロック信号ＣＫ２が立ち上がり、その後、クロック信号ＣＫ１が立ち上がる。この場合、クロック信号ＣＫ２の立ち上がり時刻とクロック信号ＣＫ１の立ち上がり時刻との間において、ノードＳＢの電位は低電位（ＧＮＤ）となる。これにより、ＮＡＮＤ回路ＮＤ２，ＮＤ３により構成されるラッチ回路には初期値（ＶＤＤ）の反転値がセットされ、判定結果信号ＥＮはクロック信号ＣＬＫが立ち下がるまでＨレベルを示す。この期間中に、データの読み出し動作が行われる。
【００６６】
このように、本実施の形態にかかる閾値電圧判定回路１０５ａは、遅延回路Ｄ１，Ｄ２によってクロック信号ＣＬＫにそれぞれ付加される遅延量を比較することにより、閾値電圧判定回路１０５と同様に、電源電圧ＶＤＤ及び閾値電圧Ｖｔｈの変動に応じた電圧レベルの判定結果信号ＥＮを出力する。
【００６７】
さらに、本実施の形態にかかる閾値電圧判定回路１０５ａは、基本的にＣＭＯＳ回路によって構成される。したがって、閾値電圧判定回路１０５ａ及びそれを備えた半導体記憶装置は、動作電力や回路面積の増大を抑制することができる。
【００６８】
以上のように、上記実施の形態にかかる閾値電圧判定回路（１０５，１０５ａ）を備えた半導体記憶装置は、閾値電圧判定回路１０５の判定結果に基づいて動作条件に応じた電流量又は電圧レベルの電源電圧ＶＤＲＶをワード線ドライバに供給することにより、データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制することができる。
【００６９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。実施の形態１では、選択ワード線ＷＬの電圧レベルが２種類のレベルに切り替えられる場合を例に説明したが、これに限られない。選択ワード線ＷＬの電圧レベルが任意の種類のレベルに切り替えられる回路構成にも適宜変更可能である。その場合、それに応じた数の閾値電圧判定回路を備える必要がある。
【００７０】
同様に、実施の形態２では、選択ワード線ＷＬの電圧レベルの上昇速度が２種類の速度に切り替えられる場合を例に説明したが、これに限られない。選択ワード線ＷＬの電圧レベルの上昇速度が任意の種類の速度に切り替えられる回路構成にも適宜変更可能である。
【００７１】
また、上記実施の形態では、データ読み出し時における動作の例を説明したが、データ書き込み時における動作の場合にも同様に本発明を適用可能である。
【符号の説明】
【００７２】
１，２  半導体記憶装置
１０２  ＳＲＡＭセルアレイ
１０４＿１〜１０４＿ｍ  ワード線ドライバ
１０３  ワード線ドライバ制御回路
１０５，１０５ａ  閾値電圧判定回路
１０６  可変電圧源
１０７  可変電流源
２０１，２０２  電流源
２０３  電流比較器
Ｎ１〜Ｎ８  ＮチャネルＭＯＳトランジスタ
Ｐ１〜Ｐ６  ＰチャネルＭＯＳトランジスタ
Ｄ１，Ｄ２  遅延回路
ＩＶ１〜ＩＶ５  インバータ
ＮＤ１〜ＮＤ３  ＮＡＮＤ回路
【図１】
2012230727.tif 000003
【図２Ａ】
2012230727.tif 000004
【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
2012230727.tif 000009
【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
2012230727.tif 000013
【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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