(57)【要約】【課題】低抵抗の半導体装置を制御性よく製造する半導体装置の製造方法を提供する。【解決手段】本発明の実施形態の半導体装置の製造方法は、基板３と、複数のゲートトレンチ１２内に設けられた複数のゲート電極１５と、絶縁膜７と、を有する中間生成物１００Ａを用意する工程と、層間絶縁膜１６を形成する工程と、絶縁膜７を除去する工程と、コンタクトトレンチ１７を形成する工程と、第１の電極１９を形成する工程と、第２の電極２０を形成する工程と、を備える。絶縁膜は、複数のゲートトレンチのうち隣り合うゲートトレンチの間に挟まれた基板の第１の表面の上に設けられ、隣り合うゲートトレンチの側壁から後退した側壁を有する。層間絶縁膜は、基板の第１の表面におけるゲートトレンチの側壁から絶縁膜の側壁に至る部分の上及びゲート電極の上を覆うように形成される。コンタクトトレンチは、層間絶縁膜をマスクに用いてエッチングにより形成される。【選択図】図７
2012199468.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１の形半導体層の上に前記第１の半導体層よりも第１導電形の不純物濃度が低い第１導電形の第２の半導体層が設けられ、前記第２の半導体層の前記第１の半導体層とは反対側の表面に第２導電形の第３の半導体層が設けられた、基板と、
前記基板の前記第１の半導体層とは反対側の第１の表面から、前記第３の半導体層を貫通し、前記第２の半導体層中に至る、複数のゲートトレンチ内に、ゲート絶縁膜を介して設けられた複数のゲート電極と、
前記複数のゲートトレンチのうち隣り合うゲートトレンチの間に挟まれた前記基板の第１の表面の上に設けられ、前記隣り合うゲートトレンチの側壁から後退した側壁を有する絶縁膜と、
を有する中間生成物を用意する工程と、
前記絶縁膜をマスクに用いて、前記絶縁膜から露出した部分を熱酸化させることで、少なくとも前記ゲート電極の上端部が熱酸化され、前記基板の前記第１の表面における前記ゲートトレンチの側壁から前記絶縁膜の前記側壁に至る部分の上及び前記ゲート電極の上を覆うように、シリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記絶縁膜の下で、前記基板の前記第１の表面を前記層間絶縁膜から露出させるように、前記絶縁膜を除去する工程と、
前記層間絶縁膜をマスクに用いて前記基板の前記第１の表面の露出した部分を異方性エッチングすることにより、前記基板の前記第１の表面から前記第３の半導体層中に至るコンタクトトレンチを形成する工程と、
前記第１の半導体層の前記第２の半導体層とは反対側の表面に電気的に接続された第１の電極を形成する工程と、
前記第３の半導体層に電気的に接続された第２の電極を前記コンタクトトレンチ内に形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記中間生成物を用意する前記工程は、
前記第１の半導体層上に前記第２の半導体層を形成する工程と、
前記第２の半導体層の表面に前記第３の半導体層を形成する工程と、
前記絶縁膜を前記基板の前記第１の表面上に形成する工程と、
前記絶縁膜の前記側壁にサイドウォールを形成する工程と、
前記絶縁膜と前記サイドウォールをマスクに用いて、ＲＩＥ法により前記ゲートトレンチを形成する工程と、
前記ゲートトレンチ内の内壁にゲート絶縁膜を形成する工程と、
前記ゲートトレンチ内に前記ゲート絶縁膜を介してポリシリコンからなるゲート電極を形成する工程と、
を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極を形成する前記工程は、前記ゲートトレンチ内を埋め込んで前記基板の前記第１の表面上全体にポリシリコンを形成する工程と、前記ポリシリコンをエッチングする工程と、を有することで、前記ゲート電極の上端部が前記基板の前記第１の表面より前記第１の半導体層側に後退して前記ゲート電極が前記ゲートトレンチ内に形成されることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記中間生成物を用意する前記工程は、前記サイドウォールを除去する工程をさらに有し、前記サイドウォールを除去する前記工程により、前記基板の前記第１の表面における前記ゲートトレンチの側壁から前記絶縁膜の前記側壁に至る部分が露出され、前記層間絶縁膜を形成する前記工程により、前記ゲート電極の上及び前記基板の前記第１の表面の露出された前記部分の上を覆うように層間絶縁膜が形成されることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極を形成する前記工程は、前記ゲートトレンチ内を埋め込んで前記基板の前記第１の表面上全体にポリシリコンを形成する工程と、前記ポリシリコンをエッチングする工程と、を有することで、前記ゲート電極の上端部が前記基板の前記第１の表面と前記サイドウォールの上端との間に位置するように、前記ゲート電極が前記ゲートトレンチ内に形成されることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
前記層間絶縁膜を形成する前記工程は、前記ゲート電極の前記上端部を熱酸化させることにより、熱酸化された前記ゲート電極の前記上端部と前記サイドウォールとが一体化されて前記層間絶縁膜が形成されることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記中間生成物を用意する前記工程は、
前記第１の半導体層上に前記第２の半導体層を形成する工程と、
前記第２の半導体層の表面に前記第３の半導体層を形成する工程と、
前記絶縁膜を前記基板の前記第１の表面に形成する工程と、
前記絶縁膜をマスクに用いて、異方性エッチングにより前記ゲートトレンチを形成する工程と、
前記ゲートトレンチ内の内壁にゲート絶縁膜を形成する工程と、
前記ゲートトレンチ内に前記ゲート絶縁膜を介してポリシリコンからなるゲート電極を形成する工程と、
前記絶縁膜の側壁を前記ゲートトレンチの側壁からエッチングにより後退させる工程と、
を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極を形成する前記工程は、前記ゲートトレンチ内を埋め込んで前記基板の前記第１の表面上全体にポリシリコンを形成する工程と、前記ポリシリコンをエッチングする工程と、を有することで、前記ゲート電極の上端部が前記基板の前記第１の表面より前記第１の半導体層側に後退して前記ゲート電極が前記ゲートトレンチ内に形成されることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記中間生成物を用意する工程において、
前記基板は、前記第３の半導体層の前記第１の半導体層とは反対側の表面に設けられ、前記第２の半導体層の第１導電形の不純物濃度よりも高い第１導電形の不純物濃度を有する第４の半導体層をさらに有し、
前記複数のゲートトレンチは、前記基板の前記第１の表面において前記第４の半導体層と隣接し、
前記コンタクトトレンチを形成する工程において、
前記コンタクトトレンチは、前記基板の前記第１の表面において前記第４の半導体層に隣接し、
前記第２の電極を前記コンタクトトレンチ内に形成する工程において、
前記第２の電極は、さらに前記第４の半導体層と電気的に接続する、
ことを特徴とする請求項１〜８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
前記中間生成物を用意する前記工程において、
前記基板は、前記第３の半導体層の前記第１の半導体層とは反対側の表面に設けられ、前記第２の半導体層の第１導電形の不純物濃度よりも高い第１導電形の不純物濃度を有する第４の半導体層をさらに有し、
前記複数のゲートトレンチは、前記基板の前記第１の表面において前記第４の半導体層と隣接し、
前記コンタクトトレンチを形成する前記工程において、
前記コンタクトトレンチは、前記基板の前記第１の表面において前記第４の半導体層に隣接し、
前記第２の電極を前記コンタクトトレンチ内に形成する前記工程において、
前記第２の電極は、さらに前記第４の半導体層と電気的に接続し、
前記中間生成物を用意する前記工程は、さらに、前記第４の半導体層を前記第３の半導体層の表面に形成する工程を含む、
ことを特徴とする請求項２〜８のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、トレンチコンタクト構造を有するトレンチゲート形の半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの絶縁ゲート形の電力用半導体装置では、低損失化及び低価格化が求められる。このような要求に対しては、ゲート電極がトレンチ形の半導体装置が用いられ、ゲート電極がプレーナー形の半導体装置よりも微細化及び高密度化に有利である。また、ソース層とソース電極とのコンタクト抵抗、及びベース層とソース電極とのコンタクト抵抗を低減するために、トレンチコンタクト構造が用いられる。しかしながら、微細化がさらに進むと、トレンチコンタクト構造のトレンチを形成するためのリソグラフィ工程において、マスクあわせのマージンがとれなくなる。トレンチコンタクト構造のトレンチ形成において、マスク合わせが不要で信頼性の高いプロセスが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−１１５１９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
低抵抗の半導体装置を制御性よく製造する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態の半導体装置の製造方法では、基板と、複数のゲートトレンチ内に設けられた複数のゲート電極と、絶縁膜と、を有する中間生成物を用意する工程と、層間絶縁膜を形成する工程と、絶縁膜を除去する工程と、コンタクトトレンチを形成する工程と、第１の電極を形成する工程と、第２の電極を形成する工程と、を備える。基板は、第１導電形の第１の半導体層と、その上に設けられ第１の半導体層よりも第１導電形の不純物濃度が低い第１導電形の第２の半導体層と、前記第２の半導体層の前記第１の半導体層とは反対側の表面に設けられた第２導電形の第３の半導体層とを有する。複数のゲートトレンチは、基板の第１の半導体層とは反対側の第１の表面から、前記第３の半導体層を貫通し、前記第２の半導体層中に至る。複数のゲート電極は、ゲート絶縁膜を介して複数のゲートトレンチ内に設けられる。絶縁膜は、複数のゲートトレンチのうち隣り合うゲートトレンチの間に挟まれた基板の第１の表面の上に設けられ、隣り合うゲートトレンチの側壁から後退した側壁を有する。層間絶縁膜を形成する工程では、基板の第１の表面におけるゲートトレンチの側壁から絶縁膜の側壁に至る部分の上及びゲート電極の上を覆うように、シリコン酸化膜からなる層間絶縁膜が形成される。絶縁膜を除去する工程では、絶縁膜の下で、基板の第１の表面を層間絶縁膜から露出させるように、絶縁膜が除去される。コンタクトトレンチを形成する工程では、層間絶縁膜をマスクに用いて基板の第１の表面の露出した部分をＲＩＥ法にてエッチングすることにより、基板の第１の表面から第３の半導体層中に至るコンタクトトレンチが形成される。第１の電極を形成する工程では、第１の半導体層の第２の半導体層とは反対側の表面に電気的に接続された第１の電極が形成される。第２の電極を形成する工程では、第３の半導体層に電気的に接続された第２の電極がコンタクトトレンチ内に形成される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の製造工程の各工程の流れを示す図。
【図２】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図３】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図４】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図５】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図６】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図７】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図８】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図９】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図１０】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図１１】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図１２】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図１３】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図１４】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図１５】第１の実施形態に係る半導体装置の製造方法により得られた半導体装置の要部断面図。
【図１６】第１の実施形態の変形例１に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図１７】第１の実施形態の変形例２に係る半導体装置の製造方法の製造工程の各工程の流れを示す図。
【図１８】第１の実施形態の変形例２に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図１９】第１の実施形態の変形例２に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図２０】第１の実施形態の変形例２に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図２１】第１の実施形態の変形例２に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図２２】第１の実施形態の変形例２に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図２３】第１の実施形態の変形例２に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図２４】第１の実施形態の変形例２に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図２５】第１の実施形態の変形例２に係る半導体装置の製造方法により得られた半導体装置の要部断面図。
【図２６】第２の実施形態に係る半導体装置の製造方法の製造工程の各工程の流れを示す図。
【図２７】第２の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図２８】第２の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図２９】第２の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図３０】第２の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図３１】第２の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図３２】第２の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。半導体材料はシリコンを一例に説明する。第１導電形及び第２導電形は、それぞれ、ｎ形及びｐ形の場合で説明する。ｎ−形、ｎ形、及びｎ＋形が用いられる場合は、その不純物濃度に、ｎ−＜ｎ＜ｎ＋の関係があるものとする。ｐ−形、ｐ形、及びｐ＋形に関しても同様である。各実施形態は、電力用半導体装置として、ＭＯＳＦＥＴを例に説明するが、これらの実施形態は、ＩＧＢＴやその他の絶縁ゲート形半導体装置に関しても同様に適用することが可能である。
【０００８】
（第１の実施形態）
図１から図１５を用いて、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。図１は、本発明の第１の実施形態に係る半導体装置の製造方法の製造工程の各工程の流れを示す図である。図１〜図１４は、第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図である。図１５は、第１の実施形態に係る半導体装置の製造方法により得られた半導体装置の要部断面図である。本実施形態で説明する半導体装置の製造方法は、一例として、トレンチ形のゲート電極を有し、トレンチコンタクト構造によりソース層及びベース層と電気的に接続されたソース電極を有するＭＯＳＦＥＴを製造する方法である。
【０００９】
図１に示したように、本実施形態に係る半導体装置の製造方法は、中間生成物を用意する工程（Ｓ１００）、層間絶縁膜を形成する工程（Ｓ２００）、絶縁膜を除去する工程（Ｓ３００）、コンタクトトレンチを形成する工程（Ｓ４００）、ｐ＋形コンタクト層を形成する工程（Ｓ５００）、ドレイン電極（第１の電極）を形成する工程（Ｓ６００）、及びソース電極（第２の電極）を形成する工程（Ｓ７００）を備える。ここで、中間生成物を用意する工程（Ｓ１００）は、ｎ＋形半導体層（第１の半導体層）上にｎ−形半導体層（第２の半導体層）を形成する工程（Ｓ１０）と、ｎ−形半導体層表面にｐ形ベース層（第３の半導体層）を形成する工程（Ｓ２０）と、ｐ形ベース層の表面にｎ＋形ソース層（第４の半導体層）を形成する工程（Ｓ３０）と、パターンを有する絶縁膜を基板表面上に形成する工程（Ｓ４０）と、絶縁膜の側壁にサイドウォールを形成する工程（Ｓ５０）と、ゲートトレンチを形成する工程（Ｓ６０）と、ゲート絶縁膜を形成する工程（Ｓ７０）と、ゲート電極を形成する工程（Ｓ８０）と、サイドウォールを除去する工程（Ｓ９０）と、を有する。なお、図１中に、各工程の流れが矢印により順番に示されているが、必ずしも矢印に示されたとおり、前の工程が完了しないと次の工程が開始することができないことを意味するものではない。矢印の後に示された工程でも、矢印の前に示された工程と並行して実施できる工程も勿論ありうる。また、それぞれの工程は、必ずしも矢印の付された方向通りの順番に実施されるとは限らない。以下、上記各工程に関して、図２〜図１５を用いて説明する。
【００１０】
図２に示したように、ｎ＋形半導体層（第１の半導体層）上にｎ−形半導体層（第２の半導体層）を形成する工程（Ｓ１０）により、ｎ−形半導体層（第２の半導体層）２がｎ＋形半導体層（第１の半導体層）１上に、例えばシリコンのエピタキシャル成長により形成される。又は、シリコンのｎ−形半導体基板２の表面にｎ形不純物をイオン注入及び熱処理することでｎ＋形半導体層１が形成可能である。ｎ−形半導体層表面にｐ形ベース層（第３の半導体層）を形成する工程（Ｓ２０）により、ｐ形ベース層４がｎ−形半導体層２のｎ＋形半導体層１とは反対側の表面に形成される。ｐ形ベース層４は、例えば、ｎ−形半導体層２のｎ＋形半導体層１とは反対側の表面にｐ形不純物（例えば硼素）のイオン注入及びその後の熱処理を実施することで得ることができる。なお、熱処理はイオン注入後即時に実施する必要はなく、他の工程の後、又は、他の拡散層形成のための他の不純物のイオン注入実施後に必要となる熱処理と併せて実施することでも可能である。すなわち、ｐ形ベース層４が不純物拡散により形成される場合は、ｐ形ベース層４を形成する工程は、ｐ形不純物のイオン注入とこれに必要な熱処理との間に、他の工程の作業を含んでいても良い。また、その必要な熱処理は、他の拡散の熱処理や他の工程の高温プロセスにより代替えされてもよい。後述のイオン注入及び熱処理によりソース層やコンタクト層などの拡散層を形成する工程でも、上記と同様にして考える。
【００１１】
次に、ｐ形ベース層４のｎ＋形半導体層１とは反対側の表面にｎ＋形ソース層（第４の半導体層）を形成する工程（Ｓ３０）により、ｎ＋形ソース層５が、ｐ形ベース層４のｎ＋形半導体層１とは反対側の表面に形成される。ｎ＋形ソース層５は、例えば、上記同様に、ｎ形不純物（例えば砒素又は燐など）をｐ形ベース層４の表面にイオン注入した後に熱処理を実施することで、形成されることができる。
【００１２】
以上の工程により、ｎ＋形半導体層１、ｎ−形半導体層２、ｐ形ベース層４、及びｎ＋形ソース層５を有する基板３が形成される。
【００１３】
次に、パターンを有する絶縁膜を基板表面上に形成する工程（Ｓ４０）により、図３に示したように、基板３のｎ＋形半導体層１とは反対側の第１の表面に、パターンを有する絶縁膜７が形成される。この工程で、絶縁膜７は、例えば以下のように形成される。ＣＶＤ（Chemical Vapor Deposition）法又は熱酸化により、シリコン酸化膜からなる第１の酸化膜６が、基板３の第１の表面上、すなわち、ｎ＋形ソース層５の表面上に形成される。その後、ＣＶＤ法等により、シリコン窒化膜からなる絶縁膜７が形成される。その後、ＣＶＤ法等により、シリコン酸化膜からなる第２の酸化膜８が、絶縁膜７の表面上に形成される。ここで、本実施形態では、第１の酸化膜６、絶縁膜７、及び第２の酸化膜８により、ＳｉＯ２／ＳｉＮ／ＳｉＯ２膜（以下ＯＮＯ膜）が形成されるが、このＯＮＯ膜の代わりに、絶縁膜７だけとすることも可能であり、少なくともシリコン窒化膜である絶縁膜７が形成されればよい。本実施形態では、ＯＮＯ膜を用いているが、この方が、プロセス中の基板３への不純物汚染や欠陥の増殖を防ぐことができるので望ましい。次に、図２に示したように形成された所定のパターンのレジスト９をマスクに用いてＯＮＯ膜をＲＩＥ法によりエッチングして除去し、表面に基板３の第１の表面を露出させた後にレジスト９を除去することで、図３に示したように所定のパターンを有する絶縁膜７が基板３の第１の表面上に形成される。
【００１４】
次に、図４及び図５に示したように、絶縁膜の側壁にサイドウォールを形成する工程（Ｓ５０）により、シリコン酸化膜からなるサイドウォール１１が絶縁膜７の側壁に形成される。サイドウォール１１の形成は、例えば、以下のように実施される。ＣＶＤ法などにより、シリコン酸化膜１０が、絶縁膜７を覆うように、基板３の第１の表面上全体に形成される。シリコン酸化膜１０は、基板３の第１の表面上、絶縁膜７の表面上、及び絶縁膜７の側壁上に、ほぼ同じ成膜速度で成膜される。このため、基板３の第１の表面上の垂直方向（基板３の積層方向）のシリコン酸化膜１０の厚さと絶縁膜７の表面上の垂直方向のシリコン酸化膜１０の厚さは、ほぼ同じ厚さであり、絶縁膜７の側壁に成膜されたシリコン酸化膜１０の基板３の第１の表面に垂直な方向における厚さは、これらの厚さよりも絶縁膜７の厚さの分だけ厚い。ＲＩＥ法では、エッチングは異方性エッチングであるので、シリコン酸化膜１０の表面全体をＲＩＥ法によりエッチングすることにより、基板３の第１の表面上と絶縁膜７の表面上とのシリコン酸化膜１０が除去され、絶縁膜７の側壁部にだけシリコン酸化膜１０が残り、これがサイドウォール１１となる。
【００１５】
ここで、サイドウォール１１の基板３の第１の表面に平行な方向すなわち絶縁膜７の側壁に垂直な方向の厚さは、ＣＶＤ法などによるシリコン酸化膜１０の成膜時間で調節が可能である。従って、後述するゲートトレンチ１２は、このサイドウォール１１をマスクにしてエッチングされるので、ゲートトレンチ１２の側壁から絶縁膜７の側壁までの距離がシリコン酸化膜１０の成膜時間で調節が可能となる。また、図５では、絶縁膜７の表面上にシリコン酸化膜が残っている。これは、前述のＯＮＯ膜の第２の酸化膜８が厚く形成され、基板３の第１の表面が露出した時点でＲＩＥ法によるエッチングを停止した場合である。基板３の第１の表面が露出した後しばらくエッチングを続けることで、絶縁膜７の表面上のシリコン酸化膜を除去しても良い。本実施形態では、絶縁膜７の上にシリコン酸化膜が残った場合で説明する。
【００１６】
次に図６に示したように、ゲートトレンチを形成する工程（Ｓ６０）により、基板３の第１の表面からｐ形ベース層４を貫通し、ｎ−形半導体層２中に至り、基板３の第１の表面においてｎ＋形ソース層５と隣接する（又は、ｎ＋形層ソース層５を貫通する）複数のゲートトレンチ１２が形成される。ゲートトレンチ１２の形成は、例えば以下のように実施される。サイドウォール１１及び絶縁膜７をマスクに用いて、ＲＩＥ法によりエッチングを実施することで、サイドウォール１１の側壁に沿ってゲートトレンチ１２の側壁が形成されていき、ゲートトレンチ１２がｎ−形半導体層２中に達したところで、エッチングを停止する。
【００１７】
次に、ゲート絶縁膜を形成する工程（Ｓ７０）により、ゲート絶縁膜１３がゲートトレンチ１２の内壁を全て覆うように形成される。ゲート絶縁膜１３の形成は、例えば、熱酸化により実施され、ゲート絶縁膜１３は、シリコン酸化膜である。シリコン酸化膜は、ＣＶＤ法による成膜も可能である。また、ゲート絶縁膜１３は、シリコン酸化膜に限定されることなく、シリコン酸化膜とシリコン窒化膜の積層膜又は、他の誘電体膜とすることも可能である。
【００１８】
次に、図７及び図８に示したように、ゲート電極を形成する工程（Ｓ８０）により、ゲート電極１５が、ゲート絶縁膜１３を介してゲートトレンチ１２内に形成される。ゲート電極１５の上端部が、基板３の第１の表面よりもｎ＋形半導体層１側に後退するように、ゲート電極１５がゲートトレンチ１２内に形成される。ゲート電極１５の形成は、例えば、以下のように形成される。ＣＶＤ法により、ポリシリコン１４が、ゲート絶縁膜１３を介してゲートトレンチ１２を埋込むように、且つ基板３の第１の表面上全体にサイドウォール１１及び絶縁膜７を介して成膜される。その後、ポリシリコン１４の表面全体が例えばＣＤＥ（Chemical Dry Etching）法によりエッチングされて、基板３の第１の表面上のポリシリコン１４が除去され、ゲートトレンチ１２内のポリシリコン１４の上端が基板３の第１の表面よりｎ＋形半導体層１側に到達したところで、ポリシリコン１４のエッチングが停止される。この結果、ゲート電極１５の上端が基板３の第１の表面よりｎ＋形半導体層１側に後退して、ゲート電極１５が、ゲートトレンチ１２内に形成される。
【００１９】
次に、図９に示したように、サイドウォールを除去する工程（Ｓ９０）により、サイドウォール１１及びゲート電極１５の上端部より上部のゲートトレンチ１２の側壁に形成されているゲート絶縁膜が除去されて、基板３の第１の表面において（ｎ＋形ソース層において）ゲートトレンチ１２の側壁から絶縁膜７の側壁に至る部分が表面に露出される。サイドウォール１１の除去は、例えば、弗化水素を含んだエッチング液によるウエットエッチングで実施可能である。又は、ＲＩＥ法によるエッチングでも実施可能である。
【００２０】
なお、本実施形態では、前述のように、図２に示したｐ形ベース層の表面にｎ＋形ソース層を形成する工程（Ｓ３０）が、図３に示したパターンを有する絶縁膜を基板表面上に形成する工程（Ｓ４０）より前に実施されることで、ｎ＋形ソース層５が、ｐ形ベース層４の表面に形成される。しかしながら、図９に示したサイドウォール１１を除去する工程（Ｓ９０）の後に、図１０に示したように、ｐ形ベース層の表面にｎ＋形ソース層を形成する工程（Ｓ３０）が実施されることも可能である。この場合は、基板３の第１の表面（ｐ形ベース層４の部分）におけるゲートトレンチの側壁から絶縁膜７の側壁に至る部分が表面に露出され、この部分にｎ形不純物がイオン注入されて、ｎ＋形ソース層５が形成される。そのため、図１０に示したように、ｎ形不純物の拡散が弱い条件では、絶縁膜７の直下の基板３の第１の表面には、ソース層５が形成されずにｐ形ベース層４が形成された状態になる。このような状態でも、以後の本実施形態の工程を実施することにより半導体装置が製造可能である。
【００２１】
以上の、ｎ＋形半導体層（第１の半導体層）上にｎ−形半導体層（第２の半導体層）を形成する工程（Ｓ１０）と、ｎ−形半導体層表面にｐ形ベース層（第３の半導体層）を形成する工程（Ｓ２０）と、ｐ形ベース層の表面にｎ＋形ソース層（第４の半導体層）を形成する工程（Ｓ３０）と、パターンを有する絶縁膜を基板表面上に形成する工程（Ｓ４０）と、絶縁膜の側壁にサイドウォールを形成する工程（Ｓ５０）と、ゲートトレンチを形成する工程（Ｓ６０）と、ゲート絶縁膜を形成する工程（Ｓ７０）と、ゲート電極を形成する工程（Ｓ８０）と、サイドウォールを除去する工程（Ｓ９０）と、を有する中間生成物を用意する工程（Ｓ１００）を実施することにより、図９に示されたように、ｎ＋形半導体層１、ｎ−形半導体層２、ｐ形ベース層４、及びｎ＋形ソース層５を有する基板３と、基板３の第１の表面からｐ形ベース層４を貫通しｎ−形半導体層２中に至る複数のゲートトレンチ内に、ゲート絶縁膜を介して設けられた複数のゲート電極と、隣り合うゲートトレンチ１２の間に挟まれた基板３の第１の表面の上に設けられ、隣り合うゲートトレンチ１２の側壁から後退した側壁を有する絶縁膜７と、を有する中間生成物１００Ａが用意される。
【００２２】
次に、図１１に示したように、層間絶縁膜を形成する工程（Ｓ２００）により、中間生成物１００Ａのｎ＋形ソース層５（基板３の第１の表面）におけるゲートトレンチ１２の側壁から絶縁膜７の側壁に至る部分の上及びゲート電極の上を覆うように、層間絶縁膜１６が形成される。層間絶縁膜１６は、シリコン酸化膜であり、絶縁膜７をマスクに用いて、絶縁膜７から露出したｎ＋形ソース層５におけるゲートトレンチ１２の側壁から絶縁膜７の側壁に至る部分、及びゲート電極１５の上端部を選択的に熱酸化することで形成される。所謂ＬＯＣＯＳ（Local Oxidation of Silicon）構造と同様の構造である。
【００２３】
次に、図１２に示したように、絶縁膜を除去する工程（Ｓ３００）により、絶縁膜７が、例えばＣＤＥ法などによりエッチングされて除去され、基板３の第１の主面（ｎ＋形半導体層５の表面）が、絶縁膜７の直下に露出する（図示せず）。まず初めに、層間絶縁膜１６形成の際又は他の工程にて、絶縁膜７の表面に酸化膜が付着していることが考えられるので、絶縁膜７の除去の前に、絶縁膜７の表面を弗化水素を含んだエッチング液によるエッチングを前処理として実施されることが好ましい。絶縁膜７の表面は、これにより清浄化される。絶縁膜７は、ウエットエッチングなどでも除去が可能であるが、ここでは、一例としてＣＤＥ法によりエッチングされる。絶縁膜７が除去されると、図１２に示したように、その下の第１の酸化膜６が露出する。第１の酸化膜６は、層間絶縁膜１６の厚さに比べて極めて薄く形成されているので、基板３の第１の表面上全体を例えばＲＩＥ法等の異方性エッチングによりエッチングすることで、層間絶縁膜１６を残し、第１の酸化膜６だけを除去することができる（詳細は図示せず）。これにより、基板３の第１の表面（ｎ＋形ソース層５の表面）が、絶縁膜７の直下に露出する（図示せず）。なお、前述のように、絶縁膜７が第１の酸化膜を介さないで基板３の第１の表面上に形成されている場合は、絶縁膜７が除去されただけで、基板３の第１の表面（ｎ＋形ソース層５の表面）が、絶縁膜７の直下に露出する。
【００２４】
前述のように、本実施形態では、ｐ形ベース層の表面にｎ＋形ソース層を形成する工程（Ｓ３０）が、ｎ−形半導体層表面にｐ形ベース層を形成する工程（Ｓ２０）と、パターンを有する絶縁膜を基板表面上に形成する工程（Ｓ４０）と、の間ですでに実施されている。しかしながら、図１１に示した絶縁膜を除去する工程（Ｓ３００）の最後の工程の一部又はその工程の直後に、ｐ形ベース層の表面にｎ＋形ソース層を形成する工程（Ｓ３０）が実施されてもよい。すなわち、図１１の絶縁膜７が除去されて絶縁膜７の直下の第１の酸化膜６が露出した状態で、又は、さらに第１の酸化膜６が除去されて基板３の第１の表面（ｐ形ベース層４の表面）が露出した状態で、層間絶縁膜１６をマスクに用いて、砒素又は燐などのｎ形不純物がイオン注入及びその後の熱処理が実施される（熱処理は、この後の他の高温プロセスで代わりに実施されても良い）ことで、図１２に示されたようにｎ＋形ソース層５が形成されてもよい。
【００２５】
次に、図１３に示したように、コンタクトトレンチを形成する工程（Ｓ４００）により、コンタクトトレンチ１７が、絶縁膜７が存在していた直下で、基板３の第１の表面（ｎ＋形ソース層５の表面）からｐ形ベース層４中に延伸するように形成される。コンタクトトレンチ１７は、層間絶縁膜１６をマスクに用いて、層間絶縁膜１６から露出した基板３の第１の表面（ｎ＋形ソース層５の表面）をＲＩＥ法等の異方性エッチングをすることで、層間絶縁膜１６の側壁に沿ってｐ形ベース層４中に延伸して形成される。コンタクトトレンチ１７の側壁にはｎ＋形ソース層５が露出し、コンタクトトレンチ１７の底部にはｐ形ベース層が露出する。
【００２６】
次に、図１４に示したように、ｐ＋形コンタクト層を形成する工程（Ｓ５００）により、ｐ＋形コンタクト層１８が、コンタクトトレンチ１７の底部に隣接するように形成される。ｐ＋形コンタクト層１８は、ｐ形ベース層４よりも高いｐ形不純物濃度を有し、例えば、コンタクトトレンチ１７の底部に露出又は隣接するｐ形ベース層４中に硼素などのｐ形不純物をイオン注入により注入し、その後熱処理を実施することで形成される。ｐ＋形コンタクト層１８は、上部でｎ＋形ソース層５と接続されてもよいが、水平方向でゲートトレンチ１２及び基板３の積層方向でｎ−形半導体層２には接合しないように形成される。
【００２７】
次に、図１５に示したように、ドレイン電極を形成する工程（Ｓ６００）により、ドレイン電極１９がｎ＋形半導体層１のｐ形ベース層４とは反対側の表面に電気的に接続されて形成される。また、ソース電極を形成する工程（Ｓ７００）により、コンタクトトレンチ１７内に埋め込まれ、層間絶縁膜１６上を覆うようにソース電極２０が形成される。ソース電極２０は、コンタクトトレンチ１７の側壁でｎ＋形ソース層５と、コンタクトトレンチ１７の底部でｐ＋形コンタクト層４と、それぞれ電気的に接続される。ｐ形ベース層４は、ｐ＋形コンタクト層１８を介してソース電極と電気的に接続される。ソース電極２０及びドレイン電極１９は、例えば、金、銅、アルミニウムなどで形成することができる。
【００２８】
以上の製造工程を経て、本実施形態に係る半導体装置の製造方法により、半導体装置が提供される。本実施形態に係る半導体装置の製造方法によれば、次のような効果が得られる。
【００２９】
ドレイン電極１９にソース電極２０に対して正の電圧を印加した状態で、ゲート電極１５にソース電極２０に対して閾値を超える正の電圧（ゲート電圧）を印加すると、反転分布層がｐ形ベース層４とゲート絶縁膜１３との界面に形成される。この結果、半導体装置は、オン状態になりドレイン電極１９からソース電極２０へ電流が流れる。半導体装置は、ソース電極１９とｎ＋形ソース層５との電気的接続、及びソース電極１９とｐ形ベース層４との電気的接続を、それぞれ良好にするために、コンタクトトレンチ構造を有する。コンタクトトレンチ構造では、上述のように、ソース電極２０は、コンタクトトレンチ１７の側壁でｎ＋形ソース層５と、コンタクトトレンチ１７の底部でｐ＋形コンタクト層５と、それぞれ電気的に接続される。ｐ＋形コンタクト層１８が、ゲートトレンチ１２の側壁に近づきすぎると、ゲート絶縁膜１３とｐ形ベース層４との界面で反転分布層の形成が抑制されてしまい、半導体装置のゲート電圧の閾値が上昇し、ドレイン電極１９とソース電極２０との間のオン抵抗が増大してしまう。半導体装置のオン抵抗を低減するために微細化をさらに進めると、上記問題が顕在化してくる。
【００３０】
本実施形態に係る半導体装置の製造方法では、中間生成物を用意する工程（Ｓ１００）を実施することにより、図９に示されたように、ｎ＋形半導体層１、ｎ−形半導体層２、ｐ形ベース層４、及びｎ＋形ソース層５を有する基板３と、基板３の第１の表面からｐ形ベース層４を貫通しｎ−形半導体層２中に至る複数のゲートトレンチ内に、ゲート絶縁膜を介して設けられた複数のゲート電極１５と、隣り合うゲートトレンチ１２の間に挟まれた基板３の第１の表面の上に設けられ、隣り合うゲートトレンチ１２の側壁から後退した側壁を有する絶縁膜７と、を有する中間生成物１００Ａが用意される。なお、前述したとおり、ｐ形ベース層の表面にｎ＋形ソース層を形成する工程（Ｓ３０）は、必ずしも中間生成物を用意する工程に含まれる必要はない。ｎ＋形ソース層５は、この時点で必ずしも中間生成物１００Ａ内に形成されている必要は無く、この後の絶縁膜を除去する工程（Ｓ３００）の一部又はこの工程の直後に形成されていてもよい。この中間生成物１００Ａを用いて、層間絶縁膜を形成する工程（Ｓ２００）により、中間生成物１００Ａのｎ＋形ソース層５（言い換えると、基板３の第１の表面）におけるゲートトレンチ１２の側壁から絶縁膜７の側壁に至る部分の上、及びゲート電極の上を覆うように、層間絶縁膜１６が形成される。すなわち、層間絶縁膜１６は、ｎ＋形ソース層５（又は基板３の第１の表面）におけるゲートトレンチ１２の側壁から絶縁膜７の側壁に至る部分を覆っている部分（以後、庇部分と称す）と、ゲート電極を覆う部分（以後、ゲート電極部分）と、を有する。そして、コンタクトトレンチを形成する工程（Ｓ４００）により、層間絶縁膜１６をマスクに用いてエッチングすることにより、コンタクトトレンチ１７が、基板３の第１の表面（ｎ＋形ソース層４の表面）からｐ形ベース層４中に延伸するように形成される。
【００３１】
以上のようにして、隣り合うゲートトレンチ１２の間にコンタクトトレンチ１７が形成されることで、コンタクトトレンチ１７形成のためのマスク合わせが不要となるので、マスク合わせ不良による半導体装置の特性不良を抑制することができる。また、マスクに用いる層間絶縁膜１６が、上記庇部分を有することで、コンタクトトレンチ１７とゲートトレンチ１２との間隔を制御性よく確保できるため、半導体装置のオン抵抗を制御性よく低減できる。すなわち、本実施形態の半導体装置の製造方法によれば、コンタクトトレンチ形成のためのマスク合わせ不良が低減され、オン抵抗が低い半導体装置が制御性よく提供される。
【００３２】
またさらに、本実施形態の半導体装置の製造方法では、層間絶縁膜１６が庇部分を有し、この庇部分の幅がゲートトレンチ１２とコンタクトトレンチ１７との間隔を決めている。この庇部分の幅は、図８に示したようにサイドウォール１１の幅により決まり、このサイドウォールの幅は、サイドウォールを形成する工程（Ｓ５０）で説明したとおり、絶縁膜７の側壁に垂直な方向の厚さであり、絶縁膜７を覆うシリコン酸化膜１０の成膜時間で制御することができる。このため、ゲートトレンチ１２とコンタクトトレンチ１７との間隔を決めるためのマスクあわせも不要であり、サイドウォールを形成する工程（Ｓ５０）でのシリコン酸化膜１０の成膜時間で、ゲートトレンチ１２とコンタクトトレンチ１７との間隔を制御することが可能となる。
【００３３】
次に、本実施形態の変形例１に係る半導体装置の製造方法について図１６を用いて説明する。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号又は記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００３４】
図１６は、第１の実施形態の変形例１に係る半導体装置の製造方法の製造工程の一部の要部断面図である。本実施形態の変形例１に係る半導体装置の製造方法は、上記本実施形態に係る半導体装置の製造方法において、図１３に示したコンタクトトレンチを形成する工程（Ｓ４００）を実施した後に、層間絶縁膜１６の側壁をコンタクトトレンチ１７の側壁から後退させる工程をさらに有する点で、上記本実施形態に係る半導体装置の製造方法と相異するが、これ以外の点は同じである。本実施形態の変形例に係る半導体装置の製造方法では、層間絶縁膜１６の側壁をコンタクトトレンチ１７の側壁から後退させる工程により、層間絶縁膜１６の庇部分が無くならない範囲で層間絶縁膜１６の側壁がコンタクトトレンチ１７の側壁から後退させられる。これは、例えばＣＤＥ等の等方性エッチングにより実施可能であるが、それ以外の方法を用いてもよい。このように、層間絶縁膜１６の庇部分をコンタクトトレンチ１７の側壁から後退させることで、ｎ＋形ソース層５の表面が層間絶縁膜１６から露出するので、上記本実施形態に係る半導体装置の製造方法と比べて、ｎ＋形ソース層５とソース電極２０とのコンタクト抵抗をさらに低減させることが可能となる。その他の効果は、上記本実施形態に係る半導体装置の製造方法の効果と同じである。本変形例は、後述の他の変形例や他の実施例に対しても適用可能である。
【００３５】
次に、本実施形態の変形例２に係る半導体装置の製造方法について図１７〜図２５を用いて説明する。図１７は、第１の実施形態の変形例２に係る半導体装置の製造方法の製造工程の各工程の流れを示す図である。図１８〜図２４は、第１の実施形態の変形例２に係る半導体装置の製造方法の製造工程の一部の要部断面図である。図２５は、第１の実施形態の変形例２に係る半導体装置の製造方法により得られた半導体装置の要部断面図である。
【００３６】
図１７に示したように、本実施形態の変形例２に係る半導体装置の製造方法の中間生成物を用意する工程（Ｓ１０１）は、図１の本実施形態に係る半導体装置の製造方法の中間生成物を用意する工程（Ｓ１００）に含まれるゲートトレンチ内にゲート電極を形成する工程（Ｓ８０）と相異するゲートトレンチ内にゲート電極を形成する工程（Ｓ８１）を含み、サイドウォールを除去する工程（Ｓ９０）を含まない点で、本実施形態に係る中間生成物を用意する工程（Ｓ１００）とは相異する。これ以外は、両者に相違点はない。以下、この相違点について説明する。なお、図１７中に、各工程の流れが矢印により順番に示されているが、必ずしも矢印に示されたとおり、前の工程が完了しないと次の工程が開始することができないことを意味するものではない。矢印の後に示された工程でも、矢印の前に示された工程と並行して実施できる工程も勿論ありうる。また、それぞれの工程は、必ずしも矢印の付された方向通りの順番に実施されるとは限らない。
【００３７】
本実施形態の変形例２に係る半導体装置の製造方法では、本実施形態と同様に、図２〜図６に示されたように、中間生成物を用意する工程（Ｓ１０１）の中の、ｎ＋形半導体層上にｎ−形半導体層を形成する工程（Ｓ１０）からゲート絶縁膜を形成する工程（Ｓ７０）までが実施される。
【００３８】
次に、ゲートトレンチ内にゲート電極を形成する工程（Ｓ８１）により、ゲート電極１５の上端が、基板３の第１の表面とサイドウォール１１の表面との間に、又は、サイドウォール１１の表面と同一平面内に、位置するように、ゲート電極１５がゲートトレンチ１２内に形成される。ゲート電極１５は、例えば以下のように形成される。図７に示したようにＣＶＤ法により、ポリシリコン１４が、ゲート絶縁膜１３を介してゲートトレンチ１２を埋込むように、且つ基板３の第１の表面上全体にサイドウォール１１及び絶縁膜７を介して成膜される。その後、図１８に示したように、ポリシリコン１４の表面全体が例えばＣＤＥ（Chemical Dry Etching）法によりエッチングされて、基板３の第１の表面上のポリシリコン１４が除去され、ゲートトレンチ１２内のポリシリコン１４の上端が基板３の第１の表面より上で、サイドウォール１１の表面より下側に到達したところで、又は、サイドウォール１１の表面と同一の平面内に到達したところで、エッチングが停止される。この結果、上記ゲート電極１５が形成される。
【００３９】
本変形例２では、ゲート電極１５の上端部がサイドウォール１１の表面からｎ+形半導体層１側に少し後退した例で説明する。本実施形態の変形例２に係る半導体装置の製造方法の中間生成物を用意する工程（Ｓ１０１）は、この点で本実施形態に係る半導体装置の製造方法の中間生成物を用意する工程（Ｓ１００）とは相異する。本実施形態に係る半導体装置の製造方法の中間生成物を用意する工程（Ｓ１００）に含まれる、ゲートトレンチ内にゲート電極を形成する工程（Ｓ８０）では、ゲート電極１５の上端部は基板３の第１の表面よりもｎ＋形半導体層１側に形成される。なお、ポリシリコン１４の除去は、ＣＤＥ法によるエッチングに限ることなく、ＲＩＥ法によるエッチング、若しくはＣＭＰ（Chemical Mechanical Polishing）法によるポリッシング、又はこれらの組み合わせ等で実施可能である。
【００４０】
さらに、本変形例２に係る中間生成物を用意する工程（Ｓ１０１）では、サイドウォール１１を除去する工程（Ｓ９０）が不要であり、この点においても、本実施形態に係る中間生成物を用意する工程（Ｓ１００）と相異する。本変形例２に係る中間生成物を用意する工程では、後述するようにサイドウォール１１が、層間絶縁膜１６の庇部分に用いられる。
【００４１】
以上のようにして、本変形例２に係る中間生成物を用意する工程（Ｓ１０１）が実施され、図１８に示された、ｎ＋形半導体層１、ｎ−形半導体層２、ｐ形ベース層４、及びｎ＋形ソース層５を有する基板３と、基板３の第１の表面からｐ形ベース層４を貫通しｎ−形半導体層２中に至る複数のゲートトレンチ内に、ゲート絶縁膜１３を介して設けられた複数のゲート電極１５と、隣り合うゲートトレンチ１２の間に挟まれた基板３の第１の表面の上に設けられ、隣り合うゲートトレンチの側壁から後退した側壁を有する絶縁膜７と、を有する中間生成物１０１Ａが用意される。以下に示すように、これ以後の工程（Ｓ２００〜Ｓ７００）は、本実施形態に係る半導体装置の製造方法と同様に実施される。
【００４２】
次に、図１９に示したように、層間絶縁膜を形成する工程（Ｓ２００）により、中間生成物１０１Ａのｎ＋形ソース層５（又は基板３の第１の表面）におけるゲートトレンチ１２の側壁から絶縁膜７の側壁に至る部分の上及びゲート電極の上を覆うように、層間絶縁膜１６が形成される。すなわち、層間絶縁膜１６は、シリコン酸化膜であり、ｎ＋形ソース層５（又は基板３の第１の表面）におけるゲートトレンチ１２の側壁から絶縁膜７の側壁に至る部分を覆う部分（庇部分）と、ゲート電極を覆う部分（ゲート電極部分）と、を有する。層間絶縁膜１６は、一例として、絶縁膜７とサイドウォール１１をマスクに用いて、サイドウォール１１から露出したゲート電極１５の上端部を熱酸化することにより形成される。ゲート電極１５の上端部の熱酸化膜が、層間絶縁膜１６のゲート電極部分となり、庇部分となるサイドウォール１１と接合されて一体形成される。
【００４３】
次に、図２０に示したように、基板３の第１の表面側から例えばＲＩＥ法によりエッチングすることにより、絶縁膜７上の第２の酸化膜８が除去される。この結果、絶縁膜７の表面が、層間絶縁膜１６から露出される。層間絶縁膜１６の表面がエッチングされることで、層間絶縁膜１６の表面は、絶縁膜７より基板３側に後退する。
【００４４】
次に、図２１に示したように、絶縁膜を除去する工程（Ｓ３００）により、絶縁膜７が、例えばＣＤＥ法などによりエッチングされて除去され、基板３の第１の主面（ｎ＋形ソース層５の表面）が、絶縁膜７の存在した直下に露出する。絶縁膜７の除去の方法は、前述の本実施形態に係る半導体装置の製造方法と同じため詳細な説明は省略する。
【００４５】
本実施形態では、前述のように、図２に示した、ｐ形ベース層の表面にｎ＋形ソース層を形成する工程（Ｓ３０）が、図３に示した、パターンを有する絶縁膜を基板表面上に形成する工程（Ｓ４０）より前に実施されることで、ｎ＋形ソース層５が、ｐ形ベース層４の表面に形成される。しかしながら、ｐ形ベース層の表面にｎ＋形ソース層を形成する工程（Ｓ３０）が、上記絶縁膜を除去する工程（Ｓ３００）の直後に実施されることも可能である。すなわち、図２２に示したように、絶縁膜７が除去されて、絶縁膜７の直下にあった基板３の第１の表面（ｐ形ベース層４）が露出した後に、層間絶縁膜１６をマスクに用いて、ｎ形不純物のイオン注入及び熱処理を実施することで、図２１に示したように、ｎ＋形ソース層５が形成可能である。
【００４６】
又は、絶縁膜７の除去後その下の第１の酸化膜６が残った状態で、層間絶縁膜１６をマスクに用いて、ｎ形不純物のイオン注入及び熱処理を実施することにより、ｎ＋形ソース層５が形成可能である。第１の酸化膜６が層間絶縁膜１６に比べて薄いので、第１の酸化膜６の直下（絶縁膜７が存在した直下）に選択的に不純物イオンが注入され、その後の熱処理による拡散により、ｎ＋形ソース層５が形成される。ｎ＋形ソース層５が形成された後に、図２１に示したように第１の酸化膜６が取り除かれる。
【００４７】
以上示したとおり、ｐ形ベース層の表面にｎ＋形ソース層を形成する工程（Ｓ３０）が、絶縁膜を除去する工程（Ｓ３００）の直後又はその工程の中で実施されることが可能である。なお、イオン注入後の熱処理は、別途後の工程のどこかで実施可能であることは、勿論のことである。
【００４８】
次に、図２３に示したように、コンタクトトレンチを形成する工程（Ｓ４００）により、コンタクトトレンチ１７が、絶縁膜７が存在していた直下で、基板３の第１の表面（ｎ＋形ソース層５の表面）からｐ形ベース層４中に延伸するように形成される。コンタクトトレンチ１７を形成する方法も、前述の本実施形態に係る半導体装置の製造方法と同じため詳細な説明は省略する。
【００４９】
次に、図２４に示したように、ｐ＋形コンタクト層を形成する工程（Ｓ５００）により、ｐ＋形コンタクト層１８が、コンタクトトレンチ１７の底部に隣接するように形成される。本工程も、前述の本実施形態に係る半導体装置の製造方法と同じため詳細な説明は省略する。
【００５０】
次に、図２５に示したように、ドレイン電極を形成する工程（Ｓ６００）により、ドレイン電極１９がｎ＋形半導体層１のｐ形ベース層４とは反対側の表面に電気的に接続されて形成される。また、ソース電極を形成する工程（Ｓ７００）により、ソース電極２０が、コンタクトトレンチ１７内を埋め込み、層間絶縁膜１６上を覆うように形成される。これらの両工程も、前述の本実施形態に係る半導体装置の製造方法と同じため詳細な説明は省略する。
【００５１】
以上の製造工程を経て、本実施形態の変形例２に係る半導体装置の製造方法により、半導体装置が提供される。本変形例に係る半導体装置の製造方法によれば、本実施形態に係る半導体装置の製造方法と同様な前述の効果が得られる。さらに本変形例に係る半導体装置の製造方法では、サイドウォール１１を層間絶縁膜１１の庇部分に用いるために、サイドウォール１１を除去する工程（Ｓ９０）が不要となり、製造工程が削減される効果をさらに有する。
【００５２】
（第２の実施形態）
第２の実施形態に係る半導体装置の製造方法を図２６〜図３２を用いて説明する。図２６は、第２の実施形態に係る半導体装置の製造方法の製造工程の各工程の流れを示す図。図２７〜図３２は、第２の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態に係る半導体装置の製造方法との相異点について主に説明する。
【００５３】
本実施形態に係る半導体装置の製造方法は、図２６に示したような製造工程を備え、中間生成物を用意する工程（Ｓ１０２）を備える。本実施形態に係る中間生成物を用意する工程（Ｓ１０２）は、第１の実施形態に係る中間生成物を用意する工程（Ｓ１００）中のゲートトレンチを形成する工程（Ｓ６０）の代わりに、ゲートトレンチを形成する工程（Ｓ６１）と絶縁膜をトレンチ側壁から後退させる工程（Ｓ６２）とを含み、サイドウォールを形成する工程（Ｓ５０）及びサイドウォールを除去する工程（Ｓ９０）を含まない。この点で、本実施形態に係る半導体装置の製造方法は、第１の実施形態に係る半導体装置の製造方法と相異する。これ以外の点で、両者は同じ製造工程を有する。以下、上記相異する工程に関して主に説明する。なお、図２６中に、各工程の流れが矢印により順番に示されているが、必ずしも矢印に示されたとおり、前の工程が完了しないと次の工程が開始することができないことを意味するものではない。矢印の後に示された工程でも、矢印の前に示された工程と並行して実施できる工程も勿論ありうる。また、それぞれの工程は、必ずしも矢印の付された方向通りの順番に実施されるとは限らない。
【００５４】
本実施形態に係る中間生成物を用意する工程（Ｓ１０２）では、第１の実施形態に係る中間生成物を用意する工程（Ｓ１００）中の、ｎ＋形半導体層上にｎ−形半導体層を形成する工程（Ｓ１０）からパターンを有する絶縁膜を基板表面上に形成する工程（Ｓ４０）が実施される。その後、図２７に示したように、ゲートトレンチを形成する工程（Ｓ６１）により、基板３の第１の表面からｐ形ベース層４を貫通し、ｎ−形半導体層２中に至り、基板３の第１の表面においてｎ＋形ソース層５と隣接する（又は、ｎ＋形層ソース層５を貫通する）複数のゲートトレンチ１２が形成される。ゲートトレンチ１２の形成は、例えば以下のように実施される。第１の実施形態の図２及び図３に示した工程で形成されたパターン化された絶縁膜７をマスクに用いて、ＲＩＥ法によりエッチングを実施することで、絶縁膜７の側壁に沿ってゲートトレンチ１２の側壁が形成される。ゲートトレンチ１２の底がｎ−形半導体層２中に達したところで、エッチングを停止する。
【００５５】
次に、図２８に示したように、、第１の実施形態と同様に、ゲート絶縁膜を形成する工程（Ｓ７０）により、ゲート絶縁膜１３がゲートトレンチ１２の内壁を全て覆うように形成される。ゲート絶縁膜１３は、熱酸化により形成されたシリコン酸化膜であり、ＣＶＤ法により形成されることも可能である。ゲート絶縁膜１３は、ゲートトレンチ１２の側壁の上端で第１の酸化膜６と接続し、ゲートトレンチ１２の側壁及び底部を覆うように形成される。
【００５６】
次に、図２９及び図３０に示したように、第１の実施形態と同様に、ゲート電極を形成する工程（Ｓ８０）により、ゲート電極１５が、ゲート絶縁膜１３を介してゲートトレンチ１２内に形成される。ゲート電極１５の形成は、第１の実施形態で説明したとおり、以下のように形成される。ＣＶＤ法により、ポリシリコン１４が、ゲート絶縁膜１３を介してゲートトレンチ１２を埋込むように、且つ基板３の第１の表面上全体に絶縁膜７を介して成膜される。その後、ポリシリコン１４の表面全体が例えばＣＤＥ法によりエッチングされて、基板３の第１の表面上のポリシリコン１４が除去され、ゲートトレンチ１２内のポリシリコン１４の上端が基板３の第１の表面よりｎ＋形半導体層１側に到達したところで、エッチングが停止される。この結果、ゲート電極１５の上端が基板３の第１の表面よりｎ＋形半導体層１側に後退して、ゲート電極１５がゲートトレンチ１２内に形成される。ここで、ポリシリコン１４がＣＤＥ法によりエッチングされて、ゲート電極１５の上端部が第２の酸化膜８よりもｎ＋形半導体層１側に後退すると、絶縁膜７の側壁が露出し始める。絶縁膜７はＣＤＥ法によりエッチングされるため、絶縁膜７がサイドエッチングされる。このサイドエッチングにより、絶縁膜７の側壁は、ゲートトレンチ１２の側壁から絶縁膜７の内部に向かって後退する。すなわち、ゲート電極を形成する工程（Ｓ８０）の中で、絶縁膜をトレンチ側壁から後退させる工程（Ｓ６２）が実施される。
【００５７】
この絶縁膜７の側壁がゲートトレンチ１２の側壁から後退した距離が、絶縁膜７の側壁の垂直方向における後述の層間絶縁膜１６の庇部分の長さを決める。この層間絶縁膜１６の庇部分の長さは、コンタクトトレンチ１７が、ゲートトレンチ１２から離間する距離を決める。従って、層間絶縁膜１６の庇部分の長さをさらに増加させたいときは、上記ゲート電極を形成する工程終了後（ＣＤＥ法によるポリシリコン１４のエッチング終了後）に、絶縁膜をトレンチ側壁から後退させる工程（Ｓ６２）の中で、さらに絶縁膜７のサイドエッチングを追加すればよい。絶縁膜７のサイドエッチングの追加としては、ゲート電極１５をレジストなどによりマスクして、ＣＤＥ法又はウエットエッチング等によるエッチングが可能である。又は、ポリシリコンをエッチングしないで絶縁膜７を選択的にエッチングするエッチング方法が可能である。
【００５８】
絶縁膜をトレンチ側壁から後退させる工程（Ｓ６２）の完了後、絶縁膜７上の第２の酸化膜８が、例えば、弗化水素を含んだエッチング液を用いたウエットエッチングにより除去される。この第２の酸化膜の除去において、ゲート絶縁膜１３のうちのゲート電極１５の上端より上に露出した部分、及び第１の酸化膜のうちのゲートトレンチ１２の側壁と絶縁膜７の側壁との間に露出した部分が、第２の酸化膜８と同時に除去される。この結果、図３１に示したように、ｎ＋形ソース層５（基板３の第１の表面）におけるゲートトレンチ１２の側壁から絶縁膜７の側壁に至る部分が表面に露出する。
【００５９】
なお、本実施形態では、前述のように、図２に示した、ｐ形ベース層の表面にｎ＋形ソース層を形成する工程（Ｓ３０）が、図３に示した、パターンを有する絶縁膜を基板表面上に形成する工程（Ｓ４０）より前に実施されることで、ｎ＋形ソース層５が、ｐ形ベース層４の表面に形成される。しかしながら、図３２に示したように、上記絶縁膜をトレンチ側壁から後退させる工程（Ｓ６２）の後に、ｐ形ベース層の表面にｎ＋形ソース層を形成する工程（Ｓ３０）が実施されることも可能である。この場合、表面に露出した、ｐ形ソース層４（基板３の第１の表面）におけるゲートトレンチ１２の側壁から絶縁膜７の側壁に至る部分にｎ形不純物がイオン注入されて、ｎ＋形ソース層５が形成される。第１の実施形態と同様に、ｎ形不純物の拡散が弱い条件では、絶縁膜７の直下の基板３の第１の表面には、ソース層５が形成されずにｐ形ベース層４が形成された状態になる。このような状態でも、以後の本実施形態の工程を実施することにより半導体装置を製造することは可能である。
【００６０】
以上の工程を有する、中間生成物を用意する工程（Ｓ１０２）を実施することで、図３１に示された、ｎ＋形半導体層１、ｎ−形半導体層２、ｐ形ベース層４、及びｎ＋形ソース層５を有する基板３と、基板３の第１の表面からｐ形ベース層４を貫通しｎ−形半導体層２中に至る複数のゲートトレンチ内に、ゲート絶縁膜を介して設けられた複数のゲート電極１５と、隣り合うゲートトレンチ１２の間に挟まれた基板３の第１の表面の上に設けられ、隣り合うゲートトレンチの側壁から後退した側壁を有する絶縁膜７と、を有する中間生成物１０２Ａが用意される。
【００６１】
この後、第１の実施形態と同様に、図１１〜図１５に示したように、層間絶縁膜を形成する工程（Ｓ２００）、絶縁膜を除去する工程（Ｓ３００）、コンタクトトレンチを形成する工程（Ｓ４００）、ｐ＋形コンタクト層を形成する工程（Ｓ５００）、ドレイン電極を形成する工程（Ｓ６００）、及びソース電極を形成する工程（Ｓ７００）が実施され、半導体装置が製造される。ここで、本実施形態では、前述したように、ｐ形ベース層の表面にｎ＋形ソース層を形成する工程（Ｓ３０）が、ｎ−形半導体層表面にｐ形ベース層を形成する工程（Ｓ２０）と、パターンを有する絶縁膜を基板表面上に形成する工程（Ｓ４０）との間で実施されている。しかしながら、第１の実施形態と同様に、図１１に示した絶縁膜を除去する工程（Ｓ３００）の最後の工程の一部又はその工程の直後に、ｐ形ベース層の表面にｎ＋形ソース層を形成する工程（Ｓ３０）が実施されてもよい。すなわち、図１１の絶縁膜７が除去されて絶縁膜７の直下の第１の酸化膜６が露出した状態で、又は、さらに第１の酸化膜６が除去されて基板３の第１の表面（ｐ形ベース層４の表面）が露出した状態で、層間絶縁膜１６をマスクに用いて、砒素又は燐などのｎ形不純物のイオン注入及びその後の熱処理が実施される（熱処理は、この後の他の高温プロセスで代わりに実施されても良い）ことで、図１１に示されたようにｎ＋形ソース層５が形成されてもよい。
【００６２】
本実施形態に係る半導体装置の製造方法においても、第１の実施形態に係る半導体装置の製造方法と同様に、中間生成物を用意する工程（Ｓ１０２）を実施することにより、図３１に示されたように、ｎ＋形半導体層１、ｎ−形半導体層２、ｐ形ベース層４、及びｎ＋形ソース層５を有する基板３と、基板３の第１の表面からｐ形ベース層４を貫通しｎ−形半導体層２中に至る複数のゲートトレンチ内に、ゲート絶縁膜１３を介して設けられた複数のゲート電極１５と、隣り合うゲートトレンチ１２の間に挟まれた基板３の第１の表面の上に設けられ、隣り合うゲートトレンチ１２の側壁から後退した側壁を有する絶縁膜７と、を有する中間生成物１０２Ａが用意される。この中間生成物１０２Ａを用いて、層間絶縁膜を形成する工程（Ｓ２００）により、中間生成物１０２Ａのｎ＋形ソース層５におけるゲートトレンチ１２の側壁から絶縁膜７の側壁に至る部分の上、及びゲート電極の上、を覆うように、層間絶縁膜１６が形成される。すなわち、層間絶縁膜１６は、ｎ＋形ソース層５におけるゲートトレンチ１２の側壁から絶縁膜７の側壁に至る部分を覆っている部分（庇部分）と、ゲート電極を覆う部分（ゲート電極部分）と、を有する。そして、コンタクトトレンチを形成する工程（Ｓ４００）において、層間絶縁膜１６をマスクに用いてエッチングすることにより、コンタクトトレンチ１７が、基板３の第１の表面（ｎ＋形ソース層４の表面）からｐ形ベース層４中に延伸するように形成される。
【００６３】
以上のようにして、隣り合うゲートトレンチ１２の間にコンタクトトレンチ１７が形成されることで、コンタクトトレンチ１７形成のためのマスク合わせが不要となるので、マスク合わせ不良による半導体装置の特性不良を抑制することができる。また、マスクに用いる層間絶縁膜１６が、上記庇部分を有することで、コンタクトトレンチ１７とゲートトレンチ１２との間隔を制御性よく確保できるため、半導体装置のオン抵抗を制御性よく低減できる。すなわち、本実施形態の半導体装置の製造方法によれば、コンタクトトレンチ形成のマスク合わせ不良が低減され、オン抵抗が低い半導体装置が制御性よく提供される。
【００６４】
またさらに、本実施形態の半導体装置の製造方法では、層間絶縁膜１６が庇部分を有し、この庇部分の幅がゲートトレンチ１２とコンタクトトレンチ１７との間隔を決めている。この庇部分の幅は、図２５を用いて前述したように、絶縁膜７の側壁がゲートトレンチ１２の側壁から後退した距離により決まる。この距離は、絶縁膜７をサイドエッチングするエッチング時間で制御することができる。このため、ゲートトレンチ１２とコンタクトトレンチ１７との間隔を決めるためのマスクあわせも不要であり、絶縁膜７のサイドエッチング時間で、ゲートトレンチ１２とコンタクトトレンチ１７との間隔を制御することが可能となる。
【００６５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６６】
１  ｎ＋形半導体層
２  ｎ−形エピタキシャル層
３  基板
４  ｐ形ベース層
５  ｎ＋形ソース層
６、８、１０  シリコン酸化膜
７  絶縁膜
９  レジストマスク
１１  サイドウォール
１２  ゲートトレンチ
１３  ゲート絶縁膜
１４  ポリシリコン
１５  ゲート電極
１６  層間絶縁膜
１７  コンタクトトレンチ
１８  ｐ＋形コンタクト層
１９  ドレイン電極
２０  ソース電極
１００Ａ、１０１Ａ、１０２Ａ  中間生成物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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