(57)【要約】【課題】配線層の空きスペースを利用して電源補償容量を形成する。【解決手段】Ｙ方向に配列された複数のメモリマットＭＡＴと、Ｙ方向に隣接するメモリマットＭＡＴ間にそれぞれ配置されたセンス領域ＳＡと、カラム選択信号を生成するカラムデコーダ１３と、複数のメモリマットＭＡＴ上をＹ方向に延在し、カラム選択信号をカラムデコーダ１３から複数のセンス領域ＳＡに供給するカラム選択線ＹＳと、カラムデコーダ１３からみて最も遠いメモリマットＭＡＴａ上に設けられた電源補償容量３０とを備える。電源補償容量３０は、容量電極として機能する電源配線ＶＬ１，ＶＬ２を含み、その少なくとも一方がカラム選択線ＹＳと同じ配線層に形成されている。本発明によれば、カラム選択線ＹＳを形成する必要のないメモリマットＭＡＴａ上に電源補償容量３０を設けていることから、チップ面積を縮小することが可能となる。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１の方向に配列された複数のメモリマットと、
前記第１の方向に隣接する前記メモリマット間にそれぞれ配置され、カラム選択信号に基づいて選択される複数のセンスアンプをそれぞれ含む複数のセンス領域と、
前記カラム選択信号を生成するカラムデコーダと、
前記複数のメモリマット上を前記第１の方向に延在し、前記カラム選択信号を前記カラムデコーダから前記複数のセンス領域に供給するカラム選択線と、
前記複数のメモリマットのうち前記カラムデコーダからみて最も遠いメモリマット上に設けられた電源補償容量と、を備え、
前記電源補償容量は、第１の電源電位が供給される第１の容量電極と、第２の電源電位が供給される第２の容量電極とを含み、前記第１及び第２の容量電極の少なくとも一方が前記カラム選択線と同じ配線層に形成されていることを特徴とする半導体装置。
【請求項２】
前記第１及び第２の容量電極の両方が前記カラム選択線と同じ配線層に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の容量電極の一方が前記カラム選択線と同じ配線層に形成されており、前記第１及び第２の容量電極の他方が前記カラム選択線と異なる配線層に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の電源電位は、前記複数のセンスアンプの動作電位であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１の電源電位を生成する電源回路と、前記電源回路と前記第１の容量電極とを接続する電源配線とをさらに備え、
前記電源配線は、前記カラム選択線と異なる配線層に形成されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記電源配線は、前記複数のメモリマット上を前記第１の方向に延在するように設けられていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
それぞれ複数のビット線を有する第１及び第２のメモリマットと、前記第１のメモリマットと前記第２のメモリマットとの間に配置されたセンス領域とを備え、
前記センス領域は複数のセンスアンプを含み、
前記複数のセンスアンプは、前記第１及び第２のメモリマットに設けられた前記ビットの一方又は両方に接続され、
前記複数のセンスアンプは、カラム選択信号に基づいて選択され、
前記カラム選択信号は、前記第１のメモリマット上に設けられたカラム選択線を介して供給され、
前記第２のメモリマット上には、少なくとも一部が前記カラム選択線と同じ配線層に設けられた電源補償容量が設けられている、ことを特徴とする半導体装置。
【請求項８】
前記第２のメモリマット上には、前記カラム選択線が設けられていないことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記複数のセンスアンプのそれぞれは、前記第１のメモリマットに設けられた前記ビットと前記第２のメモリマットに設けられた前記ビットに接続されていることを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記電源補償容量は、第１の電源電位が供給される第１の容量電極と、第２の電源電位が供給される第２の容量電極とを含み、前記第１及び第２の容量電極の両方が前記カラム選択線と同じ配線層に形成されていることを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第１の電源電位は、前記複数のセンスアンプの動作電位であることを特徴とする請求項７乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第１の電源電位を生成する電源回路と、前記電源回路と前記第１の容量電極とを接続する電源配線とをさらに備え、
前記電源配線は、前記カラム選択線と異なる配線層に形成されていることを特徴とする請求項７乃至１１のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、電源補償容量を備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、内部電源電圧を安定化させる目的で電源補償容量が設けられることがある（特許文献１参照）。電源補償容量としては、ＭＯＳトランジスタのゲート容量を利用するものが一般的である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１８２３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、電源補償容量としてゲート容量を用いる場合、電源補償容量用のＭＯＳトランジスタを半導体基板上に形成する必要があることから、チップサイズが増大するという問題があった。また、設計の後期で電源補償容量が不足した場合、電源補償容量用のＭＯＳトランジスタを増やすためには半導体基板上の素子レイアウトを変更する必要が生じ、開発期間が長くなるという問題もあった。
【課題を解決するための手段】
【０００５】
本発明の一側面による半導体装置は、第１の方向に配列された複数のメモリマットと、前記第１の方向に隣接する前記メモリマット間にそれぞれ配置され、それぞれカラム選択信号に基づいて選択される複数のセンスアンプを含む複数のセンス領域と、前記カラム選択信号を生成するカラムデコーダと、前記複数のメモリマット上を前記第１の方向に延在し、前記カラム選択信号を前記カラムデコーダから前記複数のセンス領域に供給するカラム選択線と、前記複数のメモリマットのうち前記カラムデコーダからみて最も遠いメモリマット上に設けられた電源補償容量とを備え、前記電源補償容量は、第１の電源電位が供給される第１の容量電極と、第２の電源電位が供給される第２の容量電極とを含み、前記第１及び第２の容量電極の少なくとも一方が前記カラム選択線と同じ配線層に形成されていることを特徴とする。
【０００６】
本発明の他の側面による半導体装置は、それぞれ複数のビット線を有する第１及び第２のメモリマットと、前記第１のメモリマットと前記第２のメモリマットとの間に配置されたセンス領域とを備え、前記センス領域は複数のセンスアンプを含み、前記複数のセンスアンプは、前記第１及び第２のメモリマットに設けられた前記ビットの一方又は両方に接続され、前記複数のセンスアンプはカラム選択信号に基づいて選択され、前記カラム選択信号は、前記第１のメモリマット上に設けられたカラム選択線を介して供給され、前記第２のメモリマット上には、少なくとも一部が前記カラム選択線と同じ配線層に設けられた電源補償容量が設けられていることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、カラム選択線を形成する必要のないメモリマット上に、カラム選択線の代わりに電源補償容量を設けていることから、電源補償容量用のＭＯＳトランジスタによる占有面積を縮小することが可能となる。また、設計の後期で電源補償容量が不足した場合に、本発明による電源補償容量を追加すれば、半導体基板上の素子レイアウトを変更することなく電源補償容量を増加させることが可能となる。これにより、チップ面積の縮小のみならず、開発期間の短縮を実現することも可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置１０の全体レイアウト図である。
【図２】１つのメモリセル領域１１の拡大図である。
【図３】センスアンプの選択方法を説明するための回路図である。
【図４】（ａ）は電源補償容量２１のレイアウト図であり、（ｂ）は電源補償容量２１の等価回路図である。
【図５】（ａ）は電源補償容量３０のレイアウト図であり、（ｂ）は電源補償容量３０の等価回路図である。
【図６】電源補償容量３０によってセンスアンプの動作電位を安定化させた例を示す模式図である。
【図７】図６に示す構造の主要部をより詳細に示す図である。
【図８】センス領域ＳＡの回路図である。
【図９】変形例による電源補償容量３０の形状を示す図である。
【図１０】他の変形例による電源補償容量３０の形状を示す図である。
【図１１】オープンビット方式のメモリマットＭＡＴを説明するための模式図である。
【図１２】フォールデッド方式のメモリマットＭＡＴを説明するための模式図である。
【図１３】電源補償容量３０を立体的に形成した例を説明するための模式図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置１０の全体レイアウト図である。
【００１１】
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すように、４つのメモリセル領域１１を備えている。各メモリセル領域１１には、Ｘ方向に隣接してロウデコーダ１２が設けられるとともに、Ｙ方向に隣接してカラムデコーダ１３が設けられる。ロウデコーダ１２は、Ｘ方向に隣接する２つのメモリセル領域１１間に配置され、カラムデコーダ１３は、Ｙ方向に隣接する２つのメモリセル領域１１間に配置されている。
【００１２】
図２は、１つのメモリセル領域１１の拡大図である。
【００１３】
図２に示すように、メモリセル領域１１にはマトリクス状に配置された複数のメモリマットＭＡＴが含まれている。図２に示すように、メモリマットＭＡＴのＸ方向における両側にはサブワードドライバ領域ＳＷＤが配置され、メモリマットＭＡＴのＹ方向における両側にはセンス領域ＳＡが配置される。但し、Ｙ方向における端部に位置するメモリマットＭＡＴａ，ＭＡＴｂに対しては、Ｙ方向における片側にのみセンス領域ＳＡが配置される。したがって、全てのセンス領域ＳＡは、Ｙ方向に隣接する２つのメモリマットＭＡＴに挟まれるように配置されることになる。ここで、メモリマットＭＡＴａとはカラムデコーダ１３から見て最も遠いメモリマットを差し、メモリマットＭＡＴｂとはカラムデコーダ１３から見て最も近いメモリマットを差す。尚、図２においてセンス領域ＳＡにはハッチングが付されている。
【００１４】
サブワードドライバ領域ＳＷＤには、ロウデコーダ１２によって駆動されるメインワード線ＭＷＬが接続されている。メインワード線ＭＷＬはメインワード信号を伝送する信号線であり、図２に示すようにＸ方向に延伸して設けられる。メインワード信号とは、サブワードドライバ領域ＳＷＤに含まれる複数のサブワードドライバを選択するための信号である。また、サブワードドライバとは、メモリマットＭＡＴ内においてＸ方向に延伸して設けられるサブワード線ＳＷＬを駆動するための回路である。
【００１５】
センス領域ＳＡには、カラムデコーダ１３によって駆動されるカラム選択線ＹＳが接続されている。カラム選択線ＹＳは、カラム選択信号を伝送するための信号線であり、図２に示すようにＹ方向に延伸して設けられる。カラム選択信号とは、センス領域ＳＡに含まれる複数のセンスアンプを選択するための信号である。また、センスアンプとは、メモリマットＭＡＴ内においてＹ方向に延伸して設けられるビット線ＢＬ上の信号を増幅するための回路である。ビット線ＢＬとサブワード線ＳＷＬとの交点には、メモリセルＭＣが配置される。
【００１６】
図３は、センスアンプの選択方法を説明するための回路図である。
【００１７】
図３に示すように、センス領域ＳＡには複数のセンスアンプＳＡＭＰが含まれており、各センスアンプＳＡＭＰには一対のビット線ＢＬが接続されている。これにより、センスアンプＳＡＭＰが活性化されると、一対のビット線ＢＬ間に生じている電位差が増幅される。各センスアンプＳＡＭＰは、対応するカラムスイッチＹＳＷを介してローカルＩ／Ｏ線ＬＩＯに接続される。カラムスイッチＹＳＷはセンスアンプＳＡＭＰごとに設けられており、カラムスイッチＹＳＷを構成するＭＯＳトランジスタのゲート電極には、カラム選択信号の対応するビットがそれぞれ供給される。これにより、カラム選択信号に基づいて所望のセンスアンプＳＡＭＰを選択することが可能となる。
【００１８】
図２に戻って、メモリセル領域１１の外部には、電源補償容量領域２０が設けられている。図２に示す例では、メモリセル領域１１を挟んでカラムデコーダ１３の反対側に電源補償容量領域２０が配置されている。電源補償容量領域２０は、内部電源電圧を安定化させるための電源補償容量が配置される領域である。電源補償容量領域２０に配置される電源補償容量はＭＯＳトランジスタのゲート容量を利用するものであり、安定化対象とする内部電源の電圧レベルに応じて複数種類のＭＯＳトランジスタが利用される。図２に示す例では、ゲート絶縁膜の薄いＭＯＳトランジスタを用いた電源補償容量２１と、ゲート絶縁膜の厚いＭＯＳトランジスタを用いた電源補償容量２２が用いられている。電源補償容量２１は電圧レベルの低い内部電源の安定化に用いられ、電源補償容量２２は電圧レベルの高い内部電源の安定化に用いられる。
【００１９】
これに加え、本実施形態による半導体装置１０では、カラムデコーダ１３から見て遠端に位置するメモリマットＭＡＴａの上部にも電源補償容量３０が設けられている。メモリマットＭＡＴａ上に設けられた電源補償容量３０は、カラム選択線ＹＳと同じ配線層を用いた容量である。遠端に位置するメモリマットＭＡＴａ上に電源補償容量３０を配置することができるのは、カラム選択線ＹＳはカラムデコーダ１３とセンス領域ＳＡとを接続する配線であり、遠端に位置するメモリマットＭＡＴａ上には配線する必要がないことから、遠端に位置するメモリマットＭＡＴａ上においてはカラム選択線ＹＳと同じ配線層に空きスペースが生じるからである。
【００２０】
図４（ａ）は電源補償容量２１のレイアウト図であり、図４（ｂ）は電源補償容量２１の等価回路図である。
【００２１】
図４（ａ），（ｂ）に示すように、電源補償容量２１は、ＭＯＳトランジスタを構成するゲート電極２１ｇと拡散層領域２１ｓｄからなり、これらの間に介在するゲート絶縁膜（図示せず）が容量絶縁膜として機能する。本例では、コンタクト導体２１ｃを介して拡散層領域２１ｓｄが電源配線ＶＬ１に接続され、コンタクト導体２１ｃを介してゲート電極２１ｇが電源配線ＶＬ２に接続されている。電源配線ＶＬ１は例えば接地電位（ＶＳＳ）が供給される電源配線であり、電源配線ＶＬ２は例えば内部電源電位が供給される電源配線である。電源補償容量２２についても同様の構成を有している。
【００２２】
図５（ａ）は電源補償容量３０のレイアウト図であり、図５（ｂ）は電源補償容量３０の等価回路図である。
【００２３】
図５（ａ），（ｂ）に示すように、電源補償容量３０は所定の配線層において櫛歯状に形成された電源配線ＶＬ１，ＶＬ２からなる。つまり、電源補償容量３０は配線層に形成された平面的な容量であり、図４（ａ）に示した電源補償容量２１とは異なり、半導体基板を占有しない。
【００２４】
図６は、電源補償容量３０によってセンスアンプの動作電位を安定化させた例を示す模式図である。
【００２５】
図６に示す例では、カラムデコーダ１３の近傍にセンスアンプ用電源発生回路（電源回路）４０が配置されており、電源回路４０によってセンスアンプの動作電位ＳＡＰが生成される。動作電位ＳＡＰは、電源配線ＶＬ２を介して各センス領域ＳＡに供給されるとともに、遠端に位置するメモリマットＭＡＴａの上部に配置された電源補償容量３０によってその電位が安定化される。動作電位ＳＡＰの電位は、電源回路４０からの距離が離れるほど不安定となるが、本例では電源回路４０から最も遠い位置に電源補償容量３０が配置されることから、遠端のセンス領域ＳＡにも正しい動作電位ＳＡＰが与えられる。尚、図５においては、電源補償容量領域２０の図示が省略されている。
【００２６】
図７は、図６に示す構造の主要部をより詳細に示す図である。
【００２７】
図７に示すように、電源回路４０によって生成された動作電位ＳＡＰは、電源配線ＶＬ２を介して複数のセンス領域ＳＡに共通に供給される。電源配線ＶＬ２は複数の配線層に形成されており、図７においてＶＬ２（Ｌ１）と表記されている部分は第１メタル配線層に形成されている部分であり、ＶＬ２（Ｌ２）と表記されている部分は第２メタル配線層に形成されている部分であり、ＶＬ２（Ｌ３）と表記されている部分は第３メタル配線層に形成されている部分である。第１メタル配線層とは最下層に位置するメタル配線層であり、その上層に第２メタル配線層及び第３メタル配線層がこの順に形成される。
【００２８】
第３メタル配線層に形成された電源配線ＶＬ２（Ｌ３）は、メモリマットＭＡＴの上部を通過するようＹ方向に延在して設けられる。一方、第２メタル配線層に形成された電源配線ＶＬ２（Ｌ２）は、センス領域ＳＡの上部を通過するようＸ方向に延在して設けられる。電源配線ＶＬ２（Ｌ３）と電源配線ＶＬ２（Ｌ２）の交点にはコンタクト導体５１が設けられ、コンタクト導体５１を介して両者が短絡される。これにより、電源配線ＶＬ２がメッシュ状に形成される。
【００２９】
尚、図７には示していないが、実際には第２及び第３メタル配線層には他の電源配線や信号配線も形成されており、また、これら配線層に形成される電源配線は配線幅が太く設計されることから、メモリマットＭＡＴ上において第２及び第３メタル配線層に空きスペースはほとんど生じない。一方、第１メタル配線層にはカラム選択線ＹＳが配置される。図７に示すように、カラム選択線ＹＳは遠端のメモリマットＭＡＴａを除く他のメモリマットＭＡＴ，ＭＡＴｂの上部をＹ方向に延在して設けられる。図７においてＹＳ（Ｌ１）と表記しているのは、カラム選択線ＹＳが第１メタル配線層に形成されていることを意味する。このため、遠端のメモリマットＭＡＴａを除き、他のメモリマットＭＡＴ，ＭＡＴｂ上において第１メタル配線層に空きスペースはほとんど生じない。
【００３０】
これに対し、遠端のメモリマットＭＡＴａの上部においては、第１メタル配線層にカラム選択線ＹＳが形成されていないことから、第１メタル配線層に空きスペースが生じる。本実施形態ではこの空きスペースを利用し、第１メタル配線層に電源補償容量３０を形成している。上述の通り、電源補償容量３０は櫛歯状に形成された電源配線ＶＬ１，ＶＬ２からなり、これらがそれぞれ容量電極として機能する。このうち、一方の電源配線ＶＬ２（Ｌ１）は、接続領域３１に形成されたコンタクト導体５２を介して、第３メタル配線層に形成された電源配線ＶＬ２（Ｌ３）に接続されている。他方の電源配線ＶＬ１（Ｌ１）には、図示しない他の接続領域を介して例えば接地電位が供給される。
【００３１】
図８は、センス領域ＳＡの回路図である。
【００３２】
図８に示すように、センス領域ＳＡに設けられるセンスアンプＳＡＭＰは、クロスカップルされた一対のＰチャンネル型ＭＯＳトランジスタと、クロスカップルされた一対のＮチャンネル型ＭＯＳトランジスタからなり、Ｐチャンネル型ＭＯＳトランジスタのソースが電源配線ＶＬ２に接続されている。図８において符号４１で示すトランジスタは、電源配線ＶＬ２に動作電位ＳＡＰを供給するドライバ回路であり、電源回路４０に含まれる。
【００３３】
電源配線ＶＬ２は十分な配線幅に設計されるため、配線抵抗Ｒは比較的小さい。しかしながら、電源回路４０から遠くなれば電圧降下が生じやすくなるため、遠端のセンス領域ＳＡａに供給される動作電位ＳＡＰが低下する可能性がある。しかしながら、本実施形態では、遠端のメモリマットＭＡＴａ上に電源補償容量３０を配置していることから、遠端のセンス領域ＳＡａに供給される動作電位ＳＡＰを安定化させることが可能となる。
【００３４】
以上説明したように、本実施形態においては遠端のメモリマットＭＡＴａ上に電源補償容量３０を配置していることから、内部電源電圧を安定化させることが可能となる。また、電源補償容量３０を設けることによってＭＯＳトランジスタのゲート容量を利用した電源補償容量２１，２２を減らすことができれば、チップ面積を縮小することも可能となる。或いは、設計の初期段階においては遠端のメモリマットＭＡＴａ上の第１メタル配線層に空きスペースを残しておき、設計の後期において電源補償容量が不足した場合に第１メタル配線層の空きスペースに電源補償容量３０を配置すれば、拡散層マスクなどの設計を変更することなく、簡単に電源補償容量を強化することが可能となる。
【００３５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００３６】
例えば、上記実施形態では、図７に示すように電源補償容量３０を構成する櫛歯状の電源配線ＶＬ１，ＶＬ２をＹ方向に延在させた例を示したが、図９に示すように、櫛歯状の電源配線ＶＬ１，ＶＬ２をＸ方向に延在させても構わない。また、櫛歯の形状についても限定されず、図１０に示す形状であっても構わない。
【００３７】
また、メモリマットＭＡＴの構成についても限定されず、図１１に示すようにいわゆるオープンビット方式であっても構わないし、図１２に示すようにいわゆるフォールデッドビット方式であっても構わない。図１１に示すオープンビット方式においては、対を成す２本のビット線ＢＬがＹ方向に隣接する２つのメモリマットＭＡＴにそれぞれ配置されるため、Ｙ方向における両端のメモリマットＭＡＴａ，ＭＡＴｂ（図２参照）については、片側にのみセンス領域ＳＡが設けられることになる。これに対し、図１２に示すフォールデッドビット方式においては、対を成す２本のビット線ＢＬが同じメモリマットＭＡＴに配置されるため、Ｙ方向における両端のメモリマットＭＡＴａ，ＭＡＴｂのうち一方については、片側にのみセンス領域ＳＡが設けられることになる。
【００３８】
このことは、フォールデッドビット方式ではセンス領域ＳＡをメモリマットＭＡＴのどちら側に配置するかによって、遠端のメモリマットＭＡＴａ上のメタル配線層に空きスペースが生じたり生じなかったりするのに対し、オープンビット方式では遠端のメモリマットＭＡＴａ上のメタル配線層に必ず空きスペースが生じることを意味する。この点を考慮すれば、本発明はオープンビット方式の半導体装置に適用することがより好適であるといえる。
【００３９】
さらに、上記実施形態では電源補償容量３０を構成する２つの電源配線ＶＬ１，ＶＬ２を互いに同じ配線層に形成しているが、本発明がこれに限定されるものではなく、図１３に示すように電源配線ＶＬ１，ＶＬ２を互いに異なる配線層に形成することにより立体的なキャパシタを構成しても構わない。例えば、電源配線ＶＬ１をカラム選択線ＹＳと同じ第１メタル配線層に形成し、電源配線ＶＬ２を第２メタル配線層に形成すればよい。このような立体的なキャパシタを構成すれば、電源補償容量をより大容量化することが可能となる。但し、この場合には２つの配線層に空きスペースが必要となるとともに、設計段階で電源補償容量の容量値を変更する場合に２つの配線層に対して設計変更が必要となる。これらの点を考慮すれば、上記実施形態のように１つの配線層に電源配線ＶＬ１，ＶＬ２の両方を形成することが望ましい。
【符号の説明】
【００４０】
１０      半導体装置
１１      メモリセル領域
１２      ロウデコーダ
１３      カラムデコーダ
２０    電源補償容量領域
２１，２２，３０    電源補償容量
２１ｃ    コンタクト導体
２１ｇ    ゲート電極
２１ｓｄ  拡散層領域
３１      接続領域
４０      電源回路
５１，５２    コンタクト導体
ＢＬ      ビット線
ＭＡＴ    メモリマット
ＭＡＴａ  遠端のメモリマット
ＭＷＬ    メインワード線
ＳＡ      センス領域
ＳＡＭＰ  センスアンプ
ＳＷＤ    サブワードドライバ領域
ＳＷＬ    サブワード線
ＶＬ１，ＶＬ２    電源配線
ＹＳ      カラム選択線
ＹＳＷ    カラムスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2012195352.tif 000010
【図９】
2012195352.tif 000011
【図１０】
2012195352.tif 000012
【図１１】
2012195352.tif 000013
【図１２】
2012195352.tif 000014
【図１３】
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