(57)【要約】【課題】消費電力低減が図られた新規な構造の半導体記憶装置を提供する。【解決手段】半導体記憶装置は、ワード線と、ワード線にワード線選択信号を供給するワードドライバと、ワード線に接続されたメモリセルと、メモリセルに電源電圧を供給するセル電源線と、セル電源線への電源電圧の供給状態を制御する電源制御回路とを有し、電源制御回路は、セル電源線に電源電圧が供給されるオン状態と、セル電源線に電源電圧が供給されないオフ状態とを切り替えるスイッチ回路と、ワードドライバからワード線選択信号を供給され、ワード線選択信号が供給される前、スイッチ回路をオフ状態に保持し、ワード線選択信号が供給されると、スイッチ回路をオン状態に切り替え、ワード線選択信号の供給が終了した後も、オン状態を保持するスイッチ制御回路とを有する。【選択図】図２
2012230726.tif 000002
【特許請求の範囲】
【請求項１】
ワード線と、
前記ワード線にワード線選択信号を供給するワードドライバと、
前記ワード線に接続されたメモリセルと、
前記メモリセルに電源電圧を供給するセル電源線と、
前記セル電源線への電源電圧の供給状態を制御する電源制御回路と
を有し、
前記電源制御回路は、
前記セル電源線に電源電圧が供給されるオン状態と、前記セル電源線に電源電圧が供給されないオフ状態とを切り替えるスイッチ回路と、
前記ワードドライバから前記ワード線選択信号を供給され、前記ワード線選択信号が供給される前、前記スイッチ回路をオフ状態に保持し、前記ワード線選択信号が供給されると、前記スイッチ回路をオン状態に切り替え、前記ワード線選択信号の供給が終了した後も、前記オン状態を保持するスイッチ制御回路と
を有する半導体記憶装置。
【請求項２】
前記スイッチ制御回路は、外部からリセット信号を供給され、前記リセット信号が供給されると、前記スイッチ回路を前記オン状態からオフ状態に切り替える請求項１に記載の半導体記憶装置。
【請求項３】
前記スイッチ制御回路は、外部から、前記メモリセルに書き込みを行うためのライトイネーブル信号を供給され、前記ワード線選択信号とともに前記ライトイネーブル信号が供給されると、前記スイッチ回路をオン状態に切り替える請求項１または２に記載の半導体記憶装置。
【請求項４】
前記ワードドライバは、インバータが多段に接続された構造を有し、
さらに、前記ワードドライバの最終段のインバータに電源電圧を供給するワードドライバ電源線を有し、
前記スイッチ回路は、前記セル電源線とともに前記ワードドライバ電源線に電源電圧が供給されるオン状態と、前記セル電源線とともに前記ワードドライバ電源線に電源電圧が供給されないオフ状態とを切り替え、
前記スイッチ制御回路は、前記ワードドライバの、最終段より前のインバータから前記ワード線選択信号を供給される請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記スイッチ回路は、一方のソースドレインが電源電圧に接続され、他方のソースドレインが前記セル電源線に接続された第１ＭＯＳトランジスタを有し、
前記スイッチ制御回路は、入力された電圧状態を保持し出力が前記第１ＭＯＳトランジスタのゲートに印加される保持回路を有し、前記ワード線選択信号が供給される前、前記保持回路に前記第１ＭＯＳトランジスタをオフにするオフ電圧が入力されており、前記ワード線選択信号が供給されると、前記保持回路に前記第１ＭＯＳトランジスタをオンにするオン電圧が入力される請求項１〜４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体メモリセル（例えばスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ））を用いた半導体記憶装置が開発されている。例えば、ＳＲＡＭメモリセルを用いた半導体記憶装置では、メモリセルにおけるリーク電流等が発生する。半導体記憶装置における消費電力を低減させるための各種技術が提案されている（例えば特許文献１〜３参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３−２４１７８９号公報
【特許文献２】特開平４−３８６９８号公報
【特許文献３】特開２００５−７１５５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一目的は、消費電力低減が図られた新規な構造の半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、ワード線と、前記ワード線にワード線選択信号を供給するワードドライバと、前記ワード線に接続されたメモリセルと、前記メモリセルに電源電圧を供給するセル電源線と、前記セル電源線への電源電圧の供給状態を制御する電源制御回路とを有し、前記電源制御回路は、前記セル電源線に電源電圧が供給されるオン状態と、前記セル電源線に電源電圧が供給されないオフ状態とを切り替えるスイッチ回路と、前記ワードドライバから前記ワード線選択信号を供給され、前記ワード線選択信号が供給される前、前記スイッチ回路をオフ状態に保持し、前記ワード線選択信号が供給されると、前記スイッチ回路をオン状態に切り替え、前記ワード線選択信号の供給が終了した後も、前記オン状態を保持するスイッチ制御回路とを有する半導体記憶装置が提供される。
【発明の効果】
【０００６】
ワード線選択信号が供給される前、メモリセルに電源電圧が供給されないので、メモリセルにおけるリーク電流が低減されるが、メモリセルはデータを保持することができない。ワード線選択信号の供給により、メモリセルへの電源電圧供給が開始される。ワード線選択信号の供給終了後も、メモリセルへの電源電圧供給状態が保たれることにより、書き込んだデータの保持が可能となる。
【図面の簡単な説明】
【０００７】
【図１】図１は、本発明の第１〜第３実施例による半導体記憶装置のブロック図である。
【図２】図２は、第１実施例の半導体記憶装置のワード線近傍を示す概略回路図である。
【図３】図３は、第２実施例の半導体記憶装置のワード線近傍を示す概略回路図である。
【図４】図４は、第３実施例の半導体記憶装置のワード線近傍を示す概略回路図である。
【発明を実施するための形態】
【０００８】
まず、図１を参照して、本発明の第１〜第３実施例による半導体記憶装置（メモリマクロ）の概略的な全体構成について説明する。図１は、第１〜第３実施例によるメモリマクロのブロック図である。
【０００９】
記憶素子（メモリセル）がアレイ状に配置されて、セルアレイ１が形成されている。メモリセルとして、ＳＲＡＭが用いられている。各メモリセルは、ワード線およびビット線に接続され、ワード線選択信号およびビット線選択信号で指定されたアドレスのメモリセルに、読み書きを行うことができる。
【００１０】
ロウデコーダ・ワードドライバ２が、外部からのアドレス信号や、コントロール回路４からの制御信号を受けて、ワード線選択信号を発生する。ワード線ごとに設けられたワードドライバが、各ワード線にワード線選択信号を供給する。
【００１１】
カラムデコーダ３が、外部からのアドレス信号や、コントロール回路４からの制御信号を受けて、ビット線選択信号を発生する。コントロール回路４が、外部からのクロック信号を受けて、メモリマクロ内の制御信号を発生する。センスアンプ・ライトアンプ・Ｉ／Ｏ回路５が、コントロール回路４からの制御信号と外部からの入力信号を受けて、メモリセルに書き込むための信号を生成したり、メモリセルから読み出した信号を外部に出力したりする。
【００１２】
メモリマクロにおいて使用するワード数やビット幅は、容量（例えば６４ｋワード）の範囲内で、コンパイラにより変えることができる。ただし、メモリマクロの大容量化に伴い、タイミング設計の難しさなどから、生成可能なワード数のステップが粗くなってしまう（例えば２ｋワードステップ）。ワード数のステップが粗いことに起因して、使用されないメモリセルが発生する。
【００１３】
また、使用されるメモリセルについても、半導体記憶装置の電源オン時から実際に選択される時点までは、使用されていない状態である。
【００１４】
使用されない（最後まで選択されない）メモリセルであっても、使用される（ある時点になると選択される）メモリセルであっても、使用されていない状態のメモリセルに電源電圧が印加されていると、メモリセルがリーク電力を消費することになる。また、使用されていないメモリセルにしかつながらないワードドライバも、リーク電力を消費することになる。
【００１５】
第１〜第３実施例による半導体記憶装置は、ロウデコーダ・ワードドライバ２とセルアレイ１との間に、セルアレイ電源制御回路６を備える。セルアレイ電源制御回路６は、詳しくは第１〜第３実施例に沿って後述するように、ワードドライバからワード線に供給されるワード線選択信号に基づいて、メモリセル等への電源電圧供給状態を制御する。これにより、使用されていない状態のメモリセル等におけるリーク電力消費を抑制することができる。
【００１６】
次に、図２を参照して、第１実施例による半導体記憶装置について説明する。図２は、第１実施例の半導体記憶装置における、あるワード線の近傍を示す概略回路図である。
【００１７】
ワードドライバにワード線ＷＬが接続され、ワード線ＷＬに複数のＳＲＡＭメモリセルが接続されている。なお、メモリセルを単に「セル」と示している。ワード線ＷＬに接続されている各メモリセルの入出力用ＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタであり、正電圧のワード線選択信号ＷＬＳの印加によりオンとなる。
【００１８】
セル電源線ＣＬＰが、ワード線ＷＬに接続された複数のメモリセルに対して、共通に電源電圧を供給する。電源制御回路ＰＣＮＴが、セル電源線ＣＬＰへの電源電圧供給状態を制御する。電源制御回路ＰＣＮＴは、スイッチ回路ＳＷとスイッチ制御回路ＳＣＮＴとを含む。スイッチ回路ＳＷは、セル電源線ＣＬＰへ電源電圧が供給されるオン状態と、電源電圧が供給されないオフ状態とを切り替える。スイッチ制御回路ＳＣＮＴは、スイッチ回路ＳＷを制御する。
【００１９】
スイッチ回路ＳＷは、ｐ型ＭＯＳトランジスタＴＲ１により形成されており、ｐ型ＭＯＳトランジスタＴＲ１の一方のソースドレインに電源電圧ＶＤＤが接続され、他方のソースドレインにセル電源線ＣＬＰが接続され、ゲートにスイッチ制御回路ＳＣＮＴからの制御信号が印加される。
【００２０】
スイッチ制御回路ＳＣＮＴは、保持回路ＬＡＴと、ｎ型ＭＯＳトランジスタＴＲ２と、ｐ型ＭＯＳトランジスタＴＲ３とを含む。保持回路ＬＡＴは、一方の出力が他方の入力に接続され、他方の出力が一方の入力に接続された２つのインバータで構成されており、入力された電圧状態を保持する。保持回路ＬＡＴからの出力信号が、ｐ型ＭＯＳトランジスタＴＲ１のゲートに印加される。
【００２１】
ｎ型トランジスタＴＲ２は、一方のソースドレインが接地電位に接続され、他方のソースドレインが保持回路ＬＡＴの入力端子に接続され、ゲートにワードドライバからの出力信号が印加される。ｐ型トランジスタＴＲ３は、一方のソースドレインが電源電圧ＶＤＤに接続され、他方のソースドレインが保持回路ＬＡＴの入力端子に接続され、ゲートに外部から入力されるリセット信号ＲＳＴが印加される。
【００２２】
第１実施例の半導体記憶装置の動作について説明する。ワード線選択信号ＷＬＳが供給される前の初期状態において、保持回路ＬＡＴは電源電圧ＶＤＤを保持している。従って、ｐ型ＭＯＳトランジスタＴＲ１のゲートに電源電圧ＶＤＤが印加される状態が保持され、ｐ型ＭＯＳトランジスタＴＲ１がオフに保たれる。つまり、スイッチ回路ＳＷがオフであり、セル電源線ＣＬＰに電源電圧ＶＤＤが供給されない状態が保たれる。
【００２３】
ワードドライバからワード線選択信号ＷＬＳが供給されると、ｎ型ＭＯＳトランジスタＴＲ２がオンとなり、保持回路ＬＡＴに接地電位が入力される。これにより、ｐ型ＭＯＳトランジスタＴＲ１がオンとなる。つまりスイッチ回路ＳＷがオンとなり、セル電源線ＣＬＰに電源電圧ＶＤＤが供給される。ワード線選択信号ＷＬＳの供給が終了しても、保持回路ＬＡＴに接地電位が保持され、ｐ型ＭＯＳトランジスタＴＲ１のオン状態が保たれるので、セル電源線ＣＬＰへの電源電圧供給状態を保つことができる。
【００２４】
外部からリセット信号ＲＳＴが印加されると、ｐ型ＭＯＳトランジスタＴＲ３がオンとなり、保持回路ＬＡＴに電源電圧ＶＤＤが入力される。これにより、ｐ型ＭＯＳトランジスタＴＲ１がオフとなり、セル電源線ＣＬＰに電源電圧が供給されない初期状態に戻る。保持回路ＬＡＴが電源電圧ＶＤＤを保持しているので、再びワード線選択信号ＷＬＳが供給されるまで、セル電源線ＣＬＰに電源電圧が供給されない状態が保たれる。
【００２５】
第１実施例の半導体記憶装置は、使用されていない状態のメモリセルには電源を供給しないことにより、メモリセルにおけるリーク電流を抑制できる。ただし、この状態ではメモリセルはデータを保持することができない。
【００２６】
半導体記憶装置の電源オンの後、メモリセルが最初に選択された時点で、当該メモリセルへの電源供給が開始され、一度選択された後は、リセット信号を受けるか半導体記憶装置の電源がオフにされるまで、メモリセルの電源オン状態が保たれる。これにより、書き込んだデータの保持が可能となり、選択速度の低下等のデメリットが抑制される。なお、実際には初回の選択は、電源供給開始動作を伴うので遅くなるが、初回の書き込みは書き換えに比べると高速に処理できるため、初回の選択は遅くなっても特に問題はない。
【００２７】
第１実施例の半導体記憶装置は、また、メモリセルの電源が次第にオンしていくため、半導体記憶装置の電源オン時の突入電流の緩和も可能となる。
【００２８】
図１に示したセルアレイ電源制御回路６は、１本のワード線ＷＬごとに設けられた電源制御回路ＰＣＮＴを含み、１本のワード線ごとにメモリセルの電源制御を行うことができる。なお、変形例として、例えば、複数本のワード線ごとに電源制御回路を設け、複数本のワード線ごとにまとめてメモリセルの電源制御を行ってもよい。
【００２９】
次に、図３を参照して、第２実施例による半導体記憶装置について説明する。図３は、第２実施例の半導体記憶装置における、あるワード線の近傍を示す概略回路図である。第１実施例との違いは、ｎ型ＭＯＳトランジスタＴＲ２と、保持回路ＬＡＴとの間に、ｎ型ＭＯＳトランジスタＴＲ４が挿入されていることである。
【００３０】
ｎ型ＭＯＳトランジスタＴＲ４は、一方のソースドレインに、ｎ型ＭＯＳトランジスタＴＲ２の接地電位側と反対のソースドレインが接続され、他方のソースドレインに、保持回路ＬＡＴの入力端子が接続され、ゲートに、メモリセルに書き込みを行うため外部から入力されるライトイネーブル信号ＷＲＥが印加される。
【００３１】
第２実施例では、ワード線選択信号ＷＬＳが供給されるとともにライトイネーブル信号ＷＲＥが供給されたときに、ｎ型ＭＯＳトランジスタＴＲ２およびｎ型ＭＯＳトランジスタＴＲ４がオンとなり、ｐ型ＭＯＳトランジスタＴＲ１がオンとなって、メモリセルへの電源供給が開始される。その他の動作は、第１実施例と同様である。
【００３２】
半導体記憶装置の動作において、メモリセルに情報が書き込まれていないのに、読み出しの選択が行われる場合がある。しかし、読み出しのみの選択により、情報が書き込まれていないメモリセルへの電源供給を開始するのは無駄となる。第２実施例では、書き込みの選択が発生した時点でメモリセルへの電源供給を開始するようになっているので、メモリセルにおけるリーク電流の低減効果向上が図られる。
【００３３】
次に、図４を参照して、第３実施例による半導体記憶装置について説明する。図４は、第３実施例の半導体記憶装置における、あるワード線の近傍を示す概略回路図である。第２実施例との違いについて説明する。
【００３４】
一般に、メモリマクロが大容量となりワード線ＷＬに接続されたメモリセルの個数が増えると、インバータを多段に接続して、ワードドライバの駆動能力を大きくすることとなる。ワードドライバの後段側のインバータほど消費電量が大きくなり、リーク電流も多くなる。
【００３５】
第３実施例では、ワードドライバの最終段のインバータに電源を供給するワードドライバ電源線ＷＤＰが、セル電源線ＣＬＰと接続され、電源制御回路ＰＣＮＴが、メモリセルへの電源供給ととともに、ワードドライバの最終段のインバータへの電源供給も制御する。ワードドライバの、最終段から偶数段（例えば２段）前のインバータからの出力信号が、ｎ型ＭＯＳトランジスタＴＲ２のゲートに印加される。
【００３６】
第３実施例では、ワード線選択信号ＷＬＳおよびライトイネーブル信号ＷＲＥの供給前に、セル電源線ＣＬＰとともにワードドライバ電源線ＷＤＰにも電源電圧ＶＤＤが供給されない。ワードドライバの、最終段から偶数段（例えば２段）前のインバータから、ワード線選択信号ＷＬＳに対応する信号（この信号もワード線選択信号ＷＬＳと呼ぶこととする）が供給されるとともに、ライトイネーブル信号ＷＲＥが供給されると、第２実施例と同様にスイッチ回路ＳＷがオンとなる。これにより、セル電源線ＣＬＰおよびワードドライバ電源線ＷＤＰへの電源電圧供給が開始され、ワードドライバの最終段のインバータから出力されたワード線選択信号ＷＬが、ワード線ＷＬに供給される。
【００３７】
第３実施例では、ワードドライバの最終段の電源も、メモリセルが使用されていない状態でオフにすることにより、メモリセルにおけるリーク電流低減とともに、ワードドライバにおけるリーク電流低減も図られる。
【００３８】
なお、第３実施例において、第２実施例で追加したｎ型ＭＯＳトランジスタＴＲ４を省き、第１実施例と同様なスイッチ制御回路ＳＣＮＴを採用することもできる。
【００３９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００４０】
以上説明した第１〜第３実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
ワード線と、
前記ワード線にワード線選択信号を供給するワードドライバと、
前記ワード線に接続されたメモリセルと、
前記メモリセルに電源電圧を供給するセル電源線と、
前記セル電源線への電源電圧の供給状態を制御する電源制御回路と
を有し、
前記電源制御回路は、
前記セル電源線に電源電圧が供給されるオン状態と、前記セル電源線に電源電圧が供給されないオフ状態とを切り替えるスイッチ回路と、
前記ワードドライバから前記ワード線選択信号を供給され、前記ワード線選択信号が供給される前、前記スイッチ回路をオフ状態に保持し、前記ワード線選択信号が供給されると、前記スイッチ回路をオン状態に切り替え、前記ワード線選択信号の供給が終了した後も、前記オン状態を保持するスイッチ制御回路と
を有する半導体記憶装置。
（付記２）
前記スイッチ制御回路は、外部からリセット信号を供給され、前記リセット信号が供給されると、前記スイッチ回路を前記オン状態からオフ状態に切り替える付記１に記載の半導体記憶装置。
（付記３）
前記スイッチ制御回路は、外部から、前記メモリセルに書き込みを行うためのライトイネーブル信号を供給され、前記ワード線選択信号とともに前記ライトイネーブル信号が供給されると、前記スイッチ回路をオン状態に切り替える付記１または２に記載の半導体記憶装置。
（付記４）
前記ワードドライバは、インバータが多段に接続された構造を有し、
さらに、前記ワードドライバの最終段のインバータに電源電圧を供給するワードドライバ電源線を有し、
前記スイッチ回路は、前記セル電源線とともに前記ワードドライバ電源線に電源電圧が供給されるオン状態と、前記セル電源線とともに前記ワードドライバ電源線に電源電圧が供給されないオフ状態とを切り替え、
前記スイッチ制御回路は、前記ワードドライバの、最終段より前のインバータから前記ワード線選択信号を供給される付記１〜３のいずれか１つに記載の半導体記憶装置。
（付記５）
前記スイッチ回路は、一方のソースドレインが電源電圧に接続され、他方のソースドレインが前記セル電源線に接続された第１ＭＯＳトランジスタを有し、
前記スイッチ制御回路は、入力された電圧状態を保持し出力が前記第１ＭＯＳトランジスタのゲートに印加される保持回路を有し、前記ワード線選択信号が供給される前、前記保持回路に前記第１ＭＯＳトランジスタをオフにするオフ電圧が入力されており、前記ワード線選択信号が供給されると、前記保持回路に前記第１ＭＯＳトランジスタをオンにするオン電圧が入力される付記１〜４のいずれか１つに記載の半導体記憶装置。
（付記６）
前記スイッチ制御回路は、一方のソースドレインが前記第１ＭＯＳトランジスタをオンにする第１電圧に接続され、他方のソースドレインが前記保持回路の入力端子に接続された第２ＭＯＳトランジスタを有し、前記第２ＭＯＳトランジスタのゲートに前記ワード線選択信号が印加されることにより、前記第２ＭＯＳトランジスタがオンとなる付記５に記載の半導体記憶装置。
（付記７）
前記スイッチ制御回路は、前記リセット信号が供給されると、前記保持回路に前記第１ＭＯＳトランジスタをオフにする電圧が入力される付記２に記載の付記５に記載の半導体記憶装置。
（付記８）
前記スイッチ制御回路は、一方のソースドレインが前記第１ＭＯＳトランジスタをオフにする第２電圧に接続され、他方のソースドレインが前記保持回路の入力端子に接続された第３ＭＯＳトランジスタを有し、前記第３ＭＯＳトランジスタのゲートに前記リセット信号が印加されることにより、前記第３ＭＯＳトランジスタがオンとなる付記７に記載の半導体記憶装置。
（付記９）
前記スイッチ制御回路は、一方のソースドレインが前記第１ＭＯＳトランジスタをオンにする第３電圧に接続された第２ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタの他方のソースドレインに一方のソースドレインが接続され、前記保持回路の入力端子に他方のソースドレインが接続された第４ＭＯＳトランジスタとを有し、前記第２ＭＯＳトランジスタのゲートに前記ワード線選択信号が印加されるとともに、前記第４ＭＯＳトランジスタのゲートに前記ライトイネーブル信号が印加されることにより、前記第２ＭＯＳトランジスタおよび前記第４トランジスタがオンとなる、付記３に記載の付記５に記載の半導体記憶装置。
【符号の説明】
【００４１】
１  セルアレイ
２  ロウデコーダ・ワードドライバ
３  カラムデコーダ
４  コントロール回路
５  センスアンプ・ライトアンプ・Ｉ／Ｏ回路
６  セルアレイ電源制御回路
ＷＬ  ワード線
ＷＬＳ  ワード線選択信号
ＣＬＰ  セル電源線
電源制御回路  ＰＣＮＴ
スイッチ回路  ＳＷ
スイッチ制御回路  ＳＣＮＴ
ＬＡＴ  保持回路
ＴＲ１、ＴＲ３  ｐ型ＭＯＳトランジスタ
ＴＲ２、ＴＲ４  ｎ型ＭＯＳトランジスタ
ＶＤＤ  電源電圧
ＲＳＴ  リセット信号
ＷＲＥ  ライトイネーブル信号
ＷＤＰ  ワードドライバ電源線
【図１】
2012230726.tif 000003
【図２】
2012230726.tif 000004
【図３】
2012230726.tif 000005
【図４】
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