(57)【要約】【課題】寄生トランジスタが発生する場合であっても、目的レベルの出力電圧を生成できるチャージポンプ回路を提供する。【解決手段】入力電圧に応じた出力電圧を生成するチャージポンプ回路は、入力電圧を積分した積分電圧を出力する積分回路と、積分電圧が印加される入力電極及び基板電極を有するＮＭＯＳトランジスタと、ＮＭＯＳトランジスタに直列接続され、ＮＭＯＳトランジスタと相補的にオンオフされるＰＭＯＳトランジスタと、ＮＭＯＳトランジスタがオンされている場合に、クロック信号に基づいて充電され、ＰＭＯＳトランジスタがオンされている場合に、クロック信号に基づいて放電される第１コンデンサと、ＰＭＯＳトランジスタがオンされている場合に第１コンデンサから放電された電荷が充電され、出力電圧を生成する第２コンデンサと、を備えることを特徴とするチャージポンプ回路。【選択図】図１
2012210026.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧に応じた出力電圧を生成するチャージポンプ回路であって、
前記入力電圧を積分した積分電圧を出力する積分回路と、
前記積分電圧が印加される入力電極及び基板電極を有するＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタに直列接続され、前記ＮＭＯＳトランジスタと相補的にオンオフされるＰＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタがオンされている場合に、クロック信号に基づいて充電され、前記ＰＭＯＳトランジスタがオンされている場合に、前記クロック信号に基づいて放電される第１コンデンサと、
前記ＰＭＯＳトランジスタがオンされている場合に前記第１コンデンサから放電された電荷が充電され、前記出力電圧を生成する第２コンデンサと、
を備えることを特徴とするチャージポンプ回路。
【請求項２】
請求項１に記載のチャージポンプ回路であって、
前記積分回路の時定数は、
前記クロック信号の周期より長いこと、
を特徴とするチャージポンプ回路。
【請求項３】
請求項１に記載のチャージポンプ回路であって、
前記第１コンデンサは、
前記出力電圧が目的レベルとなるまでは、前記積分回路の時定数より短い周期の前記クロック信号に基づいて充放電され、前記出力電圧が前記目的レベルとなった後は、前記積分回路の時定数より長い周期の前記クロック信号に基づいて充放電されること、
を特徴とするチャージポンプ回路。
【請求項４】
請求項２または請求項３に記載のチャージポンプ回路であって、
前記積分回路は、
前記入力電圧が印加される抵抗と、
前記抵抗に接続される第３コンデンサと、
を含むことを特徴とするチャージポンプ回路。
【請求項５】
請求項１〜請求項４の何れか一項に記載のチャージポンプ回路であって、
前記第３コンデンサは、
前記第１コンデンサの容量値より大きい容量値を有すること、
を特徴とするチャージポンプ回路。
【請求項６】
請求項１〜請求項５の何れか一項に記載のチャージポンプ回路は集積回路であり、
前記入力電圧は、
前記集積回路に印加される電圧のうち最も低い電圧であること、
を特徴とするチャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ回路に関する。
【背景技術】
【０００２】
入力電圧を昇圧する回路として、チャージポンプ回路が知られている（例えば、特許文献１参照）。図６は、チャージポンプ回路１００の一例を示す図である。チャージポンプ回路１００は、ＮＭＯＳトランジスタＭ１０、ＰＭＯＳトランジスタＭ１１、及びコンデンサ１１０，１１１を含んで構成される。チャージポンプ回路１００では、クロック信号ＣＬＫがローレベル（以下、“Ｌ”レベル）となる期間φ１において、ＮＭＯＳトランジスタＭ１０がオンし、ＰＭＯＳトランジスタＭ１１がオフする。したがって、コンデンサ１１０は、期間φ１に充電される。一方、クロック信号ＣＬＫがハイレベル（以下、“Ｈ”レベル）となる期間φ２において、ＮＭＯＳトランジスタＭ１０がオフし、ＰＭＯＳトランジスタＭ１１がオンする。この結果、コンデンサ１１０に充電された電荷は、コンデンサ１１１に放電される。したがって、入力電圧を“Ｖｉｎ”とし、クロック信号ＣＬＫの振幅を“Ｖｄｄ”とすると、コンデンサ１１１に発生する出力電圧Ｖｏｕｔは、“Ｖｉｎ＋Ｖｄｄ”となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２１１６３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、チャージポンプ回路１００は、トリプルウェル構造のプロセスを用いて製造された集積回路である。したがって、ＮＭＯＳトランジスタＭ１０の基板電極を接地することなく、入力電圧Ｖｉｎが印加される電極（例えば、ソース電極）に接続することが可能である。しかしながら、トリプルウェル構造のプロセスを用いた場合、図６に示すように、例えば、入力電圧Ｖｉｎが印加されるＮＭＯＳトランジスタＭ１０と、出力電圧Ｖｏｕｔが生成されるコンデンサ１１１との間には、ＰＮＰ型の寄生トランジスタ１５０が発生する。一般に、チャージポンプ回路１００の起動時においては、出力電圧Ｖｏｕｔはほぼ０Ｖとなっているため、入力電圧Ｖｉｎは出力電圧Ｖｏｕｔより高くなる。このような場合、寄生トランジスタ１５０がオンすることがあり、チャージポンプ回路１００は、目的レベルの出力電圧Ｖｏｕｔ（Ｖｏｕｔ＝Ｖｉｎ＋Ｖｄｄ）を生成できないという問題があった。
【０００５】
本発明は上記課題を鑑みてなされたものであり、寄生トランジスタが発生する場合であっても、目的レベルの出力電圧を生成できるチャージポンプ回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一つの側面に係る入力電圧に応じた出力電圧を生成するチャージポンプ回路は、前記入力電圧を積分した積分電圧を出力する積分回路と、前記積分電圧が印加される入力電極及び基板電極を有するＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタに直列接続され、前記ＮＭＯＳトランジスタと相補的にオンオフされるＰＭＯＳトランジスタと、前記ＮＭＯＳトランジスタがオンされている場合に、クロック信号に基づいて充電され、前記ＰＭＯＳトランジスタがオンされている場合に、前記クロック信号に基づいて放電される第１コンデンサと、前記ＰＭＯＳトランジスタがオンされている場合に前記第１コンデンサから放電された電荷が充電され、前記出力電圧を生成する第２コンデンサと、を備える。
【発明の効果】
【０００７】
寄生トランジスタが発生する場合であっても、目的レベルの出力電圧を生成できるチャージポンプ回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態であるチャージポンプ回路１０の構成を示す図である。
【図２】チャージポンプ回路１０の一部を抜粋した回路を示す図である。
【図３】チャージポンプ回路１０の起動時の動作を説明するための図である。
【図４】本発明を適応したバイアス電圧生成回路４０の構成を示す図である。
【図５】バイアス電圧生成回路４０の起動時の動作を説明するための図である。
【図６】一般的なチャージポンプ回路１００の構成を示す図である。
【発明を実施するための形態】
【０００９】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
図１は、本発明の一実施形態であるチャージポンプ回路１０の構成を示す図である。チャージポンプ回路１０は、入力電圧Ｖｉｎを昇圧した出力電圧Ｖｏｕｔを生成する回路であり、積分回路２０、コンデンサ２１〜２３、制御回路２４、クロック信号出力回路２５、ＮＭＯＳトランジスタＭ１，Ｍ２、及びＰＭＯＳトランジスタＭ３，Ｍ４を含んで構成される。また、チャージポンプ回路１０は、トリプルウェル構造のプロセスを用いて製造された集積回路である。
【００１１】
積分回路２０は、入力電圧Ｖｉｎを積分し、積分結果を示す積分電圧Ｖｂｉｎを出力する回路であり、抵抗３０，コンデンサ３１を含んで構成される。なお、ここでは、抵抗３０の抵抗値を“Ｒ１”とし、コンデンサ３１の容量値を“Ｃ１”とする。
【００１２】
クロック信号出力回路２５は、クロック信号ＣＬＫ１と、クロック信号ＣＬＫ１と逆相のクロック信号ＣＬＫ２とを出力する。このため、クロック信号ＣＬＫ１が“Ｈ”レベルの期間、クロック信号ＣＬＫ２は“Ｌ”レベルとなり、クロックＣＬＫ１が“Ｌ”レベルの期間、クロック信号ＣＬＫ２は“Ｈ”レベルとなる。
【００１３】
直列接続されたＮＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ３は、電荷転送用のトランジスタである。
【００１４】
ＮＭＯＳトランジスタＭ１は、コンデンサ２１を充電するために、積分回路２０及びコンデンサ２１の間に設けられている。ＮＭＯＳトランジスタＭ１のソース電極（入力電極）及び基板電極には積分電圧Ｖｂｉｎが印加され、ドレイン電極にはコンデンサ２１及びＰＭＯＳトランジスタＭ３が接続される。
【００１５】
ＰＭＯＳトランジスタＭ３は、コンデンサ２１を放電しつつコンデンサ２３を充電するために、コンデンサ２１及びコンデンサ２３の間に設けられている。ＰＭＯＳトランジスタＭ３のドレイン電極にはＮＭＯＳトランジスタＭ１及びコンデンサ２１が接続され、ソース電極及び基板電極にはコンデンサ２３が接続される。
【００１６】
コンデンサ２１（第１コンデンサ）の一端は、ＮＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ３が接続されたノードに接続され、他端には、クロック信号ＣＬＫ１が入力される。なお、本実施形態では、クロック信号ＣＬＫ１の“Ｌ”レベルを０Ｖとし、“Ｈ”レベルをＶｄｄ（Ｖ：ボルト）とする。
【００１７】
直列接続されたＮＭＯＳトランジスタＭ２及びＰＭＯＳトランジスタＭ４は、ＮＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ３と同様の電荷転送用トランジスタである。
【００１８】
ＮＭＯＳトランジスタＭ２は、コンデンサ２２を充電するために、積分回路２０及びコンデンサ２２の間に設けられている。ＮＭＯＳトランジスタＭ２のソース電極及び基板電極には積分電圧Ｖｂｉｎが印加され、ドレイン電極にはコンデンサ２２及びＰＭＯＳトランジスタＭ４が接続される。
【００１９】
ＰＭＯＳトランジスタＭ４は、コンデンサ２２を放電しつつ、コンデンサ２３を充電するために、コンデンサ２２及びコンデンサ２３の間に設けられている。ＰＭＯＳトランジスタＭ４のドレイン電極にはＮＭＯＳトランジスタＭ２及びコンデンサ２２が接続され、ソース電極にはコンデンサ２３が接続される。
【００２０】
コンデンサ２２の一端は、ＮＭＯＳトランジスタＭ２及びＰＭＯＳトランジスタＭ４が接続されたノードに接続され、他端には、クロック信号ＣＬＫ２が入力される。
【００２１】
コンデンサ２３（第２コンデンサ）は、コンデンサ２１，２２からの電荷が充電され、出力電圧Ｖｏｕｔが生成される。なお、本実施形態では、コンデンサ２１，２２の容量値を“Ｃ２”とし、コンデンサ２３の容量値を“Ｃ３”とする。また、コンデンサ３１の容量値Ｃ１は、コンデンサ２１，２２の容量値Ｃ２より大きいこととする。
【００２２】
制御回路２４は、例えば、クロック信号ＣＬＫ１に基づいて、ＮＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ３を相補的にオンオフし、ＮＭＯＳトランジスタＭ２及びＰＭＯＳトランジスタＭ４を相補的にオンオフする回路である。
【００２３】
具体的には、制御回路２４は、クロック信号ＣＬＫ１が“Ｌ”レベル（０Ｖ）の期間φ１にＮＭＯＳトランジスタＭ１をオンし、クロック信号ＣＬＫ１が“Ｈ”レベル（Ｖｄｄ）の期間φ２にＰＭＯＳトランジスタＭ３をオンする。したがって、コンデンサ２１は、期間φ１に積分電圧Ｖｂｉｎに応じた電圧で充電され、期間φ２に充電された電荷が放電される。この結果、コンデンサ２３には、期間φ２において“Ｖｂｉｎ＋Ｖｄｄ”となる出力電圧Ｖｏｕｔが生成されることになる。
【００２４】
また、制御回路２４は、クロック信号ＣＬＫ１が“Ｈ”レベルの期間φ２において、ＮＭＯＳトランジスタＭ２をオンし、クロック信号ＣＬＫ１が“Ｌ”レベルの期間φ１にＰＭＯＳトランジスタＭ４をオンする。なお、期間φ２には、クロック信号ＣＬＫ２は、“Ｌ”レベル（０Ｖ）となり、期間φ１には、クロック信号ＣＬＫ２は、“Ｈ”レベル（Ｖｄｄ）となる。このため、コンデンサ２２は、期間φ２に積分電圧Ｖｂｉｎに応じた電圧で充電され、期間φ１に充電された電荷が放電される。この結果、コンデンサ２３には、期間φ１において“Ｖｂｉｎ＋Ｖｄｄ”となる出力電圧Ｖｏｕｔが生成されることになる。
【００２５】
このように、チャージポンプ回路２３は、期間φ１，φ２の間、つまり、クロック信号ＣＬＫ１の１周期の間、“Ｖｂｉｎ＋Ｖｄｄ”となる出力電圧Ｖｏｕｔを生成する。なお、制御回路２４は、例えば、ＮＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ３が同時にオンし、コンデンサ２３からコンデンサ３１への電流が流れないよう、デッドタイムを設けてＮＭＯＳトランジスタＭ１等のオンオフを制御している。
【００２６】
＜＜チャージポンプ回路１０の起動時の動作の一例＞＞
ここで、チャージポンプ回路１０の起動時の動作の一例を説明する。前述のように、図１のチャージポンプ回路１０におけるＮＭＯＳトランジスタＭ１、ＰＭＯＳトランジスタＭ３、及びコンデンサ２１は、期間φ２に出力電圧Ｖｏｕｔを生成し、ＮＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ４、及びコンデンサ２２は、期間φ１に出力電圧Ｖｏｕｔを生成する。そして、期間φ１に出力電圧Ｖｏｕｔを生成する回路と、期間φ２に出力電圧Ｖｏｕｔを生成する回路は同様に動作する。このため、チャージポンプ回路１０の動作を説明する際には、便宜上、図２に示すように、期間φ２に出力電圧Ｖｏｕｔを生成する回路を抜粋して説明する。
【００２７】
図３は、チャージポンプ回路１０が起動する際の動作を説明するための図である。チャージポンプ回路１０が起動される前の状態、すなわち、クロック信号ＣＬＫ１が入力される前の状態では、コンデンサ３１の積分電圧Ｖｂｉｎの電圧値は“Ｖｉｎ（入力電圧の電圧値）”であり、コンデンサ２１，２３の電圧は０Ｖであることとする。また、ここでは、積分回路２０の時定数τ１（τ１＝Ｒ１×Ｃ１）は、クロック信号ＣＬＫ１の周期Ｔより十分長いこととする。
【００２８】
まず、時刻ｔ０にクロック信号ＣＬＫ１が入力され、ＮＭＯＳトランジスタＭ１のオンオフが繰り返されると、積分電圧Ｖｂｉｎは過渡的に低下する。積分回路２０には入力電圧Ｖｉｎが印加されているため、積分電圧Ｖｂｉｎが低下すると、コンデンサ３１への充電電流は増加する。したがって、積分電圧Ｖｂｉｎは、例えば、時刻ｔ０から積分回路２０の時定数τ１だけ経過した時刻ｔ１まで低下し、その後上昇する。
【００２９】
また、出力電圧Ｖｏｕｔ及び積分電圧Ｖｂｉｎとの間には、前述のように“Ｖｏｕｔ＝Ｖｂｉｎ＋Ｖｄｄ”の関係がある。したがって、積分電圧Ｖｂｉｎが低下すると、出力電圧Ｖｏｕｔも例えば時刻ｔ１までは同様に低下する。そして、時刻ｔ１以降、出力電圧Ｖｏｕｔは、積分電圧Ｖｂｉｎに応じて上昇する。また、積分電圧Ｖｂｉｎは“Ｖｉｎ”まで上昇するため、結果的に、目的レベルの出力電圧“Ｖｏｕｔ＝Ｖｉｎ＋Ｖｄｄ”が生成される。
【００３０】
このように、チャージポンプ回路１０では、時刻ｔ０にクロック信号ＣＬＫ１が入力されると、積分電圧Ｖｂｉｎを出力電圧Ｖｏｕｔより低くしつつ、出力電圧Ｖｏｕｔを昇圧することができる。
【００３１】
なお、図１に示すチャージポンプ回路１０では、出力電圧Ｖｏｕｔは、期間φ１，φ２の両方の期間に昇圧される。したがって、図３に例示した期間φ２のみで出力電圧Ｖｏｕｔが上昇する場合よりも、チャージポンプ回路１０の出力電圧Ｖｏｕｔは速く上昇することになる。
【００３２】
＜＜本発明の適用例＞＞
図４は、本発明を適用した、バイアス電圧生成回路４０の一例を示す図である。バイアス電圧生成回路４０は、例えば、ＭＥＭＳ（Micro Electro Mechanical Systems）マイク４１を動作させるためのバイアス電圧Ｖｂを生成する回路である。
【００３３】
バイアス電圧生成回路４０は、積分回路２０、クロック信号出力回路２５、チャージポンプ回路５０〜５２、及びＬＰＦ（Low Pass Filter：低域通過フィルタ）５３を含んで構成される。なお、積分回路２０は、前述した図１に示した回路と同じである。
【００３４】
チャージポンプ回路５０〜５２のそれぞれは、図１に示したチャージポンプ回路１０における、コンデンサ２１〜２３、制御回路２４、ＮＭＯＳトランジスタＭ１，Ｍ２、及びＰＭＯＳトランジスタＭ３，Ｍ４を含んで構成される。そして、チャージポンプ回路５０〜５２のそれぞれには、クロック信号ＣＬＫ１，ＣＬＫ２が入力される。
【００３５】
このため、チャージポンプ回路５０の出力電圧Ｖｏ１は、Ｖｏ１＝Ｖｂｉｎ＋Ｖｄｄとなる。同様に、チャージポンプ回路５１の出力電圧Ｖｏ２は、Ｖｏ２＝Ｖｏ１＋Ｖｄｄ＝Ｖｂｉｎ＋２×Ｖｄｄとなり、チャージポンプ回路５２の出力電圧Ｖｏ３は、Ｖｏ３＝Ｖｏ２＋Ｖｄｄ＝Ｖｂｉｎ＋３×Ｖｄｄとなる。
【００３６】
ＬＰＦ５３は、出力電圧Ｖｏ３に含まれるノイズを除去するためのフィルタである。具体的には、ＬＰＦ５３は、例えばクロック信号ＣＬＫ１，ＣＬＫ２の周波数成分のノイズや、積分回路２０の抵抗３０で発生するノイズを除去する。また、バイアス電圧Ｖｂの直流レベルは出力電圧Ｖｏ３の直流レベルに等しいため、バイアス電圧Ｖｂ＝Ｖｂｉｎ＋３×Ｖｄｄとなる。
【００３７】
ここで、図５を参照しつつ、バイアス電圧生成回路４０が起動する際の動作を説明する。
【００３８】
まず、時刻ｔ１０にバイアス電圧生成回路４０が起動して昇圧動作が開始されると、図３で説明した場合と同様に、積分電圧Ｖｂｉｎは過渡的に低下する。そして、例えば、時刻ｔ１０から積分回路２０の時定数τ１だけ経過した時刻ｔ１１になると、積分電圧Ｖｂｉｎは上昇する。このため、出力電圧Ｖｏ１〜Ｖｏ３のそれぞれも、積分電圧Ｖｂｉｎに応じて低下した後に上昇する。なお、出力電圧Ｖｏ１〜Ｖｏ３には、Ｖｏ３＞Ｖｏ２＞Ｖｏ１との関係がある。したがって、チャージポンプ回路５０〜５２のそれぞれ入力側の電圧が出力側の電圧より高くなることは無い。
【００３９】
以上、本実施形態のチャージポンプ回路１０及びバイアス電圧生成回路４０について説明した。チャージポンプ回路１０においては、ＮＭＯＳトランジスタＭ１の基板電極と、出力電圧Ｖｏｕｔが印加されるコンデンサ２３との間にＰＮＰ型の寄生トランジスタが発生する（例えば、図６）。したがって、積分電圧Ｖｂｉｎが、出力電圧Ｖｏｕｔより高くなると、寄生トランジスタがオンすることがある。しかしながら、チャージポンプ回路１０は、積分回路２０を含んでいるため、積分電圧Ｖｂｉｎを出力電圧Ｖｏｕｔより低くすることが可能である。したがって、チャージポンプ回路１０は、寄生トランジスタがオンされることを防ぎつつ、目的レベルの出力電圧Ｖｏｕｔ（＝Ｖｉｎ＋Ｖｄｄ）を生成することができる。また、バイアス電圧生成回路４０においても、前述のように、チャージポンプ回路５０〜５２のそれぞれ入力側の電圧が出力側の電圧より高くなることは無い。したがって、バイアス電圧生成回路４０も、寄生トランジスタの影響を受けることなく、目的レベルのバイアス電圧Ｖｂ（＝Ｖｉｎ＋３×Ｖｄｄ）を生成することができる。
【００４０】
また、例えば、積分回路２０の時定数τ１が周期Ｔより十分短い場合、起動時に積分電圧Ｖｂｉｎが低下した場合であっても、直ちに積分電圧Ｖｂｉｎが上昇し、出力電圧Ｖｏｕｔより高くなることがある。しかしながら、チャージポンプ回路１０では、積分回路２０の時定数τ１を、クロック信号ＣＬＫ１の周期Ｔより長く設定している。したがって、チャージポンプ回路１０では、チャージポンプ回路１０内に発生する寄生トランジスタがオンすることをより確実に防ぐことができる。
【００４１】
また、チャージポンプ回路１０が目的レベルの出力電圧Ｖｏｕｔ（＝Ｖｉｎ＋Ｖｄｄ）が生成した後は、前述した寄生トランジスタがオンされることは無い。したがって、例えば、十分長い時間（所定時間）が経過して目的レベルの出力電圧Ｖｏｕｔが生成された後は、クロック信号出力回路２５に、積分回路２０の時定数τ１より長い周期のクロック信号ＣＬＫ１，ＣＬＫ２を出力させても良い。この際、コンデンサ２１，２２は、積分回路２０の時定数τ１より長い周期のクロック信号ＣＬＫ１，ＣＬＫ２に基づいて充放電される。このため、チャージポンプ回路１０の消費電力を低減することができる。
【００４２】
また、積分回路２０としては、例えばオペアンプ等を用いて構成することも可能であるが、一般にチップ面積等が増加してしまう。本実施形態では、抵抗３０及びコンデンサ３１で積分回路２０を構成しているため、チップ面積を小さくできる。
【００４３】
また、積分回路２０の時定数τ１を周期Ｔより長く設定する際に、例えば、容量値Ｃ１を大きくせず、抵抗値Ｒ１を大きくすることも可能である。ただし、抵抗値Ｒ１を大きくした場合、時定数τ２（＝Ｒ１×（Ｃ１＋Ｃ２））が非常に大きくなる。この結果、例えば期間φ１にコンデンサ２１に充電される電荷が少なくなり、出力電圧Ｖｏｕｔの上昇が遅くなる。本実施形態では、容量値Ｃ１を容量値Ｃ２より大きくしている。したがって、期間φ１におけるコンデンサ２１の充電速度の低下を防ぐことができ、出力電圧Ｖｏｕｔを速く上昇させることができる。
【００４４】
また、入力電圧Ｖｉｎを、チャージポンプ回路１０が形成された集積回路に印加される電圧のうち、最も低い電圧（例えば、“０Ｖ”）としても良い。このような場合、より確実に寄生トランジスタがオンされることを防ぐことができる。
【００４５】
また、チャージポンプ回路５０〜５２に含まれる素子は、トリプルウェル構造のプロセスを用いて製造されているため、チャージポンプ回路５０〜５２に含まれるＮＭＯＳトランジスタの基板を接地する必要が無い。このため、例えば、チャージポンプ回路の段数を増加させた場合であっても、高耐圧トランジスタを用いることなく、高いバイアス電圧Ｖｂを生成することができる。
【００４６】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００４７】
例えば、入力電圧Ｖｉｎを、チャージポンプ回路１０が形成された集積回路に印加される電圧のうち、最も低い電圧（例えば、“０Ｖ”）とした場合、入力電圧ＶｉｎをＮＭＯＳトランジスタＭ１，Ｍ２に直接印加しても、本実施形態と同様の効果を得ることができる。つまり、例えば、入力電圧Ｖｉｎが“０Ｖ”の場合、積分回路２０を用いることなく、寄生トランジスタがオンされることを防ぐことが可能となる。
【００４８】
また、バイアス電圧生成回路４０において、バイアス電圧Ｖｂが例えば地絡すると、バイアス電圧Ｖｂは、“Ｖｉｎ＋３×Ｖｄｄ”から０Ｖまで低下する。このような場合であっても、例えば、入力電圧Ｖｉｎを、前述した最も低い電圧（例えば、“０Ｖ”）とすることにより、バイアス電圧生成回路４０を確実に起動させることができる。
【符号の説明】
【００４９】
１０，５０，５１，５２  チャージポンプ回路
２０  積分回路
２１〜２３，３１，１１０，１１１  コンデンサ
２４  制御回路
２５  クロック信号出力回路
３０  抵抗
４０  バイアス電圧生成回路
４１  ＭＥＭＳマイク
５３  ＬＰＦ
１５０  ＰＮＰトランジスタ
Ｍ１，Ｍ２，Ｍ１０  ＮＭＯＳトランジスタ
Ｍ３，Ｍ４，Ｍ１１  ＰＭＯＳトランジスタ
【図１】
2012210026.tif 000003
【図２】
2012210026.tif 000004
【図３】
2012210026.tif 000005
【図４】
2012210026.tif 000006
【図５】
2012210026.tif 000007
【図６】
2012210026.tif 000008