(57)【要約】【課題】ＷＬＢＧＡの製造に当たり、ダイシング断面にシリコン以外の部材が露出しないようにすることで、実装後の応力によるチッピングが発生しない半導体回路を提供する。【解決手段】本発明の半導体回路製造方法は、シリコン基板に複数の半導体チップを搭載してなる半導体ウエファから複数の半導体回路を製造する半導体回路製造方法であって、  個々の半導体チップの周りを囲み半導体チップを保護するシール部と、スクライブラインとの間に、シリコンのみから成るスペース部を設け、スクライブラインの幅と同等の若しくは僅かに大きい幅を備えるダイシングカッターにより、スクライブラインに沿ってダイシングを行なう半導体回路製造方法である。【選択図】図３
2012064715.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板に複数の半導体チップを搭載してなる半導体ウエファから複数の半導体回路を製造する半導体回路製造方法であって、
個々の半導体チップの周りを囲み半導体チップを保護するシール部と、スクライブラインとの間に、シリコンのみから成るスペース部を設け、
スクライブラインの幅と同等の若しくは僅かに大きい幅を備えるダイシングカッターにより、スクライブラインに沿ってダイシングを行なう、
半導体回路製造方法。
【請求項２】
複数の半導体チップが搭載されたシリコン基板に基づいて複数の半導体回路が形成される半導体ウエファであって、
個々の半導体チップの周りを囲み半導体チップを保護するシール部と、スクライブラインとの間に、シリコンのみから成るスペース部が設けられている
半導体ウエファ。
【請求項３】
スクライブラインの幅は、４０ミクロン以下であることを特徴とする請求項２に記載の半導体ウエファ。
【請求項４】
請求項２又は３に記載の半導体ウエファに対して、スクライブラインの幅と同等の若しくは大きい幅を備えるダイシングカッターによってダイシングが行なわれることで製造される半導体回路であって、
ダイシング後の切断面にはシリコンのみが露出する半導体回路。
【請求項５】
シリコン基板に複数の半導体チップを搭載してなる半導体ウエファから複数の半導体回路を製造する半導体回路製造方法であって、
個々の半導体回路に含まれる半導体チップと、スクライブラインとの間に、シリコンのみから成るスペース部を設け、
スクライブラインの幅と同等の若しくは僅かに大きい幅を備えるダイシングカッターにより、スクライブラインに沿ってダイシングを行なう、
半導体回路製造方法。
【請求項６】
複数の半導体チップが搭載されたシリコン基板に基づいて複数の半導体回路が形成される半導体ウエファであって、
個々の半導体回路に含まれる半導体チップと、スクライブラインとの間に、シリコンのみから成るスペース部が設けられている
半導体ウエファ。
【請求項７】
スクライブラインの幅は、４０ミクロン以下であることを特徴とする請求項６に記載の半導体ウエファ。
【請求項８】
請求項６又は７に記載の半導体ウエファに対して、スクライブラインの幅と同等の若しくは大きい幅を備えるダイシングカッターによってダイシングが行なわれることで製造される半導体回路であって、
ダイシング後の切断面にはシリコンのみが露出する半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体回路が形成された半導体ウエファから、半導体チップを搭載してなる半導体回路を製造する技術に関する。
【背景技術】
【０００２】
ダイシング工程を含む半導体回路の製造において、ダイシング後の工程におけるチッピング改善対策は既に知られている。例えば、スクライブラインのダイシング後のチップ端になる箇所に対して、レーザでシリコン面を露出させた後に更にダイシングする等である。
【０００３】
しかし、上述の改善対策は次のような問題点を解決するものではない。ＷＬＢＧＡ（Wafer Level Ball Grid Array、又は、Wafer Level Chip Size Packageと称される）のように、一方の面に外部接続端子を有し、搭載される半導体チップの外形寸法とほぼ同じ外形寸法を有する半導体装置（半導体パッケージ）において、スクライブライン上をダイシングすることでダインシング断面にメタルなどのシリコン以外が露出してしまう、という問題点である。
【０００４】
つまり、ＷＬＢＧＡのスクライブライン上には、通常、製造工程の結果をモニターするための抵抗素子やトランジスタ等の半導体素子が搭載されており、それらの素子は、シリコン基板上にて、ポリシリコンやメタルなどで構成されている。これらメタルなどのシリコン以外の部材がダイシング断面に露出していると、実装後の応力により、シリコン以外の部材が露出している箇所からチッピングが発生する、という問題点である。なお、この実装後の応力は、例えば、実装強度を強くするために基板全体に補強樹脂（アンダーフィル）を塗布することにより発生する。
【０００５】
下記の特許文献１には、ダイシングによるチッピングを防止する目的で、例えば、ダイシング領域とチップ内部の間にスペースを設けて半導体チップを保護する技術が開示されている。しかしながら、この技術においても、上述したような、ダイシング断面にシリコン以外の部材が露出することで、実装後の応力によりチッピングが発生してしまうという問題は解消できない。特許文献１に開示の従来技術では、ダイシング面にシリコンと酸化膜とメタルが露出すると考えられる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ＷＬＢＧＡの製造に当たり、ダイシング断面にシリコン以外の部材が露出することを防止し、実装後の応力によるチッピングの発生を抑制する半導体回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記の目的を達成するためになされたものである。本発明に係る請求項１に記載の半導体回路製造方法は、
シリコン基板に複数の半導体チップを搭載してなる半導体ウエファから複数の半導体回路を製造する半導体回路製造方法であって、
個々の半導体チップの周りを囲み半導体チップを保護するシール部と、スクライブラインとの間に、シリコンのみから成るスペース部を設け、
スクライブラインの幅と同等の若しくは僅かに大きい幅を備えるダイシングカッターにより、スクライブラインに沿ってダイシングを行なう、
半導体回路製造方法である。
【０００８】
本発明に係る請求項２に記載の半導体ウエファは、
複数の半導体チップが搭載されたシリコン基板に基づいて複数の半導体回路が形成される半導体ウエファであって、
個々の半導体チップの周りを囲み半導体チップを保護するシール部と、スクライブラインとの間に、シリコンのみから成るスペース部が設けられている
半導体ウエファである。
【０００９】
本発明に係る請求項３に記載の半導体ウエファは、
スクライブラインの幅が、４０ミクロン以下であることを特徴とする請求項２に記載の半導体ウエファである。
【００１０】
本発明に係る請求項４に記載の半導体回路は、
請求項２又は３に記載の半導体ウエファに対して、スクライブラインの幅と同等の若しくは大きい幅を備えるダイシングカッターによってダイシングが行なわれることで製造される半導体回路であって、
ダイシング後の切断面にはシリコンのみが露出する半導体回路である。
【００１１】
本発明に係る請求項５に記載の半導体回路製造方法は、
シリコン基板に複数の半導体チップを搭載してなる半導体ウエファから複数の半導体回路を製造する半導体回路製造方法であって、
個々の半導体回路に含まれる半導体チップと、スクライブラインとの間に、シリコンのみから成るスペース部を設け、
スクライブラインの幅と同等の若しくは僅かに大きい幅を備えるダイシングカッターにより、スクライブラインに沿ってダイシングを行なう、
半導体回路製造方法である。
【００１２】
本発明に係る請求項６に記載の半導体ウエファは、
複数の半導体チップが搭載されたシリコン基板に基づいて複数の半導体回路が形成される半導体ウエファであって、
個々の半導体回路に含まれる半導体チップと、スクライブラインとの間に、シリコンのみから成るスペース部が設けられている
半導体ウエファである。
【００１３】
本発明に係る請求項７に記載の半導体ウエファは、
スクライブラインの幅が、４０ミクロン以下であることを特徴とする請求項６に記載の半導体ウエファである。
【００１４】
本発明に係る請求項８に記載の半導体回路は、
請求項６又は７に記載の半導体ウエファに対して、スクライブラインの幅と同等の若しくは大きい幅を備えるダイシングカッターによってダイシングが行なわれることで製造される半導体回路であって、
ダイシング後の切断面にはシリコンのみが露出する半導体回路である。
【発明の効果】
【００１５】
本発明を利用することにより、ＷＬＢＧＡの製造に当たり、ダイシング断面にシリコン以外の部材が露出することを防止することができるので、実装時の応力によるチッピングの発生を抑制する半導体回路を提供することができる。また、本発明を利用することにより、半導体ウエファにおけるスクライブラインに沿ってダイシングすることのみで、即ち、簡易な作業だけで、ダイシング断面にシリコン以外の部材が露出することを回避できる。
【図面の簡単な説明】
【００１６】
【図１】好適な実施形態に係る半導体ウエファの平面図、及び平面図の一部拡大図である。
【図２】好適な実施形態に係る半導体回路とスクライブラインとの配置関係を示す平面図であり、図１に示す半導体ウエファの一部の拡大図である。
【図３】図２の線分ＡＡ’を通る垂直平面による、図２の側断面図であり、好適な実施形態に係る半導体回路とスクライブラインの配置関係を示す側断面図である。
【図４】好適な実施形態に係る半導体回路とスクライブラインとの配置関係を示す側断面図であり、ダイシングカッターが切断のため最下位置にまで下りている状態を示している。
【発明を実施するための形態】
【００１７】
以下、図面を参照して、本発明に係る好適な実施形態を説明する。
【００１８】
本実施形態の半導体回路のレイアウト作成とその半導体回路のチップのダイシングについて、以下に説明する。
【００１９】
本実施形態の半導体回路は、半導体チップの周りを囲み半導体チップを保護するシール部と、スクライブラインとの間に、スペース部が設けられる。このスペース部はシリコンのみで形成され、半導体素子が何も配置されない。更に、スクライブラインの幅と同等か若干太い切断幅を持つダイシングカッターによってスクライブラインに沿ってカットされる。このダインシングにより、上記のスペース部がダインシング断面となるので、ダイシング断面にシリコン以外の部材が露出することはない。つまり、スクライブラインの幅とダインシングの幅を合わせる、若しくはダイシングの幅を（僅かに）大きくすることにより、スクライブラインが全て取り除かれ、ダイシング断面にシリコン以外が露出しないことになる。 
【００２０】
図面を用いて本実施形態を詳細に説明する。図１は、本実施形態に係る半導体ウエファ２０の平面図、及び平面図の一部拡大図である。半導体ウエファ２０は、シリコンから成る基板の上に、半導体回路が形成される半導体素子領域１、及び、スクライブライン領域２を有する。半導体ウエファ２０に複数の半導体回路３が形成され、それがスクライブライン領域２に沿って切断されることにより、それぞれ半導体チップを含む半導体回路３が多数作成される。
【００２１】
図２は、本実施形態に係る半導体回路３とスクライブライン２との配置関係を示す平面図であり、図１に示す半導体ウエファ２０の一部の拡大図である。更に、図３は、図２の線分ＡＡ’を通る垂直平面による、図２の側断面図であり、本実施形態に係る半導体回路３とスクライブライン２との配置関係を示す側断面図である。個々の半導体回路は、半導体チップ６と、半導体チップ６の周りを囲み半導体チップ６を保護するためのリング状のシール部８と、シリコン基板１０により構成される。
【００２２】
図２及び図３に示すように、個々の半導体回路３の間には、スクライブライン２が設けられている。個々の半導体回路３において、半導体チップ６とスクライブライン２との間には、メタルで構成され（半導体チップ６を囲む）リング状のレイアウトであるシール部８が配置される。そのシール部８と、スクライブライン２との間に、スペース部４が配置される。このスペース部４は、半導体装置を製造する中で半導体素子を何も配置しない領域である。即ち、スペース部４はシリコンのみで形成されている。
【００２３】
半導体ウエファ２０をダイシングする場合、図３に示すように、ダイシングライン２及びダイシングライン２直下のシリコン基板１０は、ダイシングカッター１２により切断される。ダイシングカッター１２は、ダイヤモンド等の粒子をボンド材で刃先に保持させた環状のダイシングソーを高速回転することにより、破砕加工を行なう手段である。
【００２４】
図４は、図３と同じく本実施形態に係る半導体回路３とスクライブライン２との配置関係を示す側断面図であるが、ダイシングカッター１２が切断のため最下位置にまで下りている状態を示している。
【００２５】
図３及び図４に示されるように、半導体回路３はシリコン基板１０上に構成されているが、半導体回路３のシール部８とスクライブライン２との間には、半導体素子が何も配置されておらずシリコンのみが存在することになる。
【００２６】
更に、ダイシングカッター１２の幅は、スクライブライン２と同等若しくは僅かに広い幅を有する。このようなダイシングカッター１２でダイシングを行うことにより、スクライブラインに含まれている半導体素子、更にはそれら半導体素子を構成するポリシリコンやメタル等の部材は、完全に除去される。つまり、特に図４に示すように、スクライブライン２の幅は全て切り取られることになる。
【００２７】
従って、ダイシングカッター１２によるダイシング後の半導体回路の切断面には、シリコンのみが露出することになる。これにより、実装後の応力によって、シリコン以外の部材が露出している箇所からチッピングが発生するという問題を、解決できる。
【００２８】
ダイシングカッター１２の幅、及び、スクライブライン２の幅として、４０ミクロン程度のものが、通常、採用されている。従って、本発明の好適な実施形態に係るダイシングカッターとしては、少なくとも４０ミクロンの幅（例えば、５０ミクロンの幅）を有しているのが好ましい。また、本発明の好適な実施形態に係るスクライブラインとしては、４０ミクロン以下の幅（例えば、３５ミクロンの幅）を有しているのが好ましい。
【００２９】
なお、図２乃至図４に示す実施形態では、半導体回路３上に半導体チップ６を保護するシール部８が設けられているが、本発明は、シール部８がない半導体ウエファ２０にも適用可能である。このとき、半導体チップとスクライブライン２との間に、十分なスペース部４が設けられていればよい。
【００３０】
本発明に係る実施形態を用いることにより、半導体ウエファ２０におけるスクライブライン２に沿ってダイシングする作業を行なうのみで、ダイシング断面にシリコン以外の部材が露出することを回避できる。
【符号の説明】
【００３１】
１・・・半導体素子領域、２・・・スクライブライン、３・・・半導体回路、４・・・スペース部、６・・・半導体チップ、８・・・シール部、１０・・・シリコン基板、１２・・・ダイシングカッター、２０・・・半導体ウエファ。
【先行技術文献】
【特許文献】
【００３２】
【特許文献１】特開２００７−０６７３７２号公報
【図１】
2012064715.tif 000003
【図２】
2012064715.tif 000004
【図３】
2012064715.tif 000005
【図４】
2012064715.tif 000006