(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】基板１Ｃは、半導体基板２と絶縁層３と半導体層４とが積層されたＳＯＩ領域１Ａと、半導体基板２で構成されたバルク領域１Ｂとを有しており、ＳＯＩ領域１Ａの半導体層４に形成されたＭＩＳＦＥＴは、チャネル領域に不純物が導入されておらず、バルク領域１Ｂの半導体基板２に形成されたＭＩＳＦＥＴは、チャネル領域に不純物が導入されている。ＳＯＩ領域１ＡのＭＩＳＦＥＴを形成する際には、ＭＩＳＦＥＴのチャネル領域に不純物が導入されないようにし、ウエル領域形成用のイオン注入とチャネルドープイオン注入とハローイオン注入とは行なわない。バルク領域１ＢのＭＩＳＦＥＴを形成する際には、ウエル領域形成用のイオン注入とチャネルドープイオン注入とハローイオン注入とを行う。【選択図】図２２
2012004373.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層が埋め込まれたＳＯＩ構造を有する第１領域と、前記絶縁層が埋め込まれておらずＳＯＩ構造を有していない第２領域とを有する半導体基板に複数のＭＩＳＦＥＴが形成された半導体装置であって、
前記複数のＭＩＳＦＥＴのうち、前記第１領域に形成されたＭＩＳＦＥＴのチャネル領域には不純物が導入されておらず、前記第２領域に形成されたＭＩＳＦＥＴのチャネル領域には不純物が導入されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
メモリが形成されたメモリ領域と、メモリ以外の回路が形成された周辺回路領域とを有し、
前記メモリ領域は、前記半導体基板の前記第１領域に形成され、前記周辺回路領域は、前記第２領域に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記半導体基板は、前記第１領域では、前記半導体基板と前記半導体基板上の前記絶縁層と前記絶縁層上の半導体層とが積層されたＳＯＩ構造を有しており、
前記複数のＭＩＳＦＥＴのうち、前記第１領域に形成されたＭＩＳＦＥＴのチャネル領域は、前記半導体層に形成され、
前記複数のＭＩＳＦＥＴのうち、前記第２領域に形成されたＭＩＳＦＥＴのチャネル領域は、前記半導体基板に形成されることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記メモリ領域には、ＳＲＡＭが形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１領域の前記絶縁層の下の前記半導体基板における前記絶縁層に隣接する領域には不純物が導入されていることを特徴とする半導体装置。
【請求項６】
チャネル領域の下部に空洞が形成されている複数の第１ＭＩＳＦＥＴと、チャネル領域の下部に空洞が形成されていない複数の第２ＭＩＳＦＥＴとが、半導体基板の主面に形成された半導体装置であって、
前記複数の第１ＭＩＳＦＥＴのチャネル領域には不純物が導入されておらず、
前記複数の第２ＭＩＳＦＥＴのチャネル領域には不純物が導入されていることを特徴とする半導体装置。
【請求項７】
（ａ）絶縁層が埋め込まれたＳＯＩ構造を有する第１領域と、前記絶縁層が埋め込まれておらずＳＯＩ構造を有していない第２領域とを有する半導体基板を準備し、前記半導体基板の前記第１領域に第１ＭＩＳＦＥＴを形成し、前記半導体基板の前記第２領域に第２ＭＩＳＦＥＴを形成する工程、
を有する半導体装置の製造方法であって、
前記（ａ）工程は、前記第１領域に形成される前記第１ＭＩＳＦＥＴのチャネル領域に不純物がイオン注入されないように行うことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ａ）工程は、前記第２領域に形成される前記第２ＭＩＳＦＥＴのチャネル領域に不純物がイオン注入されるように行なわれることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ａ）工程で準備された前記半導体基板は、前記第１領域では、前記半導体基板と前記半導体基板上の前記絶縁層と前記絶縁層上の半導体層とが積層されたＳＯＩ構造を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ１）前記第１領域の前記半導体層上に第１ゲート絶縁膜を介して前記第１ＭＩＳＦＥＴの第１ゲート電極を形成し、前記第２領域の前記半導体基板上に第２ゲート絶縁膜を介して前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程、
を含み、
前記（ａ１）工程前に、前記第１領域の前記半導体層内に不純物をイオン注入しないことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ２）前記（ａ１）工程前に、前記第２領域の前記半導体基板にウエル領域をイオン注入により形成する工程、
を更に含み、
前記（ａ１）工程では、前記ウエル領域上に前記第２ゲート絶縁膜を介して前記第２ＭＩＳＦＥＴの前記第２ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ３）前記（ａ１）工程前に、前記第２領域の前記半導体基板に、前記第２ＭＩＳＦＥＴのしきい値調整用のチャネルドープイオン注入を行なう工程、
を更に含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ４）前記（ａ１）工程後、前記第１領域において、前記第１ゲート電極をマスクとして前記半導体層にイオン注入を行ない、前記半導体層に前記第１ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域の一部として機能する第１半導体領域を形成する工程、
（ａ５）前記（ａ１）工程後、前記第２領域において、前記第２ゲート電極をマスクとして前記半導体基板にイオン注入を行ない、前記半導体基板に前記第２ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域の一部として機能する第２半導体領域を形成する工程、
（ａ６）前記（ａ１）工程後、前記第２領域において、前記第２ゲート電極をマスクとして前記半導体基板にイオン注入を行ない、前記第２半導体領域とは逆の導電型で、前記第２半導体領域を包み込むような第１ハロー領域を形成する工程、
（ａ７）前記（ａ４）、（ａ５）および（ａ６）工程後に、前記第１ゲート電極および前記第２ゲート電極の側壁上に側壁絶縁膜を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ａ１）工程後で前記（ａ７）工程前に、前記第１領域の前記半導体層に対してハローイオン注入を行わないことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、メモリが形成されたメモリ領域と、メモリ以外の回路が形成された周辺回路領域とを有する半導体装置の製造方法であって、
前記メモリ領域は、前記半導体基板の前記第１領域に形成され、前記周辺回路領域は、前記第２領域に形成されることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項８記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ８）前記（ａ１）工程前に、前記第１領域の前記絶縁層の下の前記半導体基板に不純物をイオン注入する工程、
を更に含み、
前記（ａ８）工程では、前記第１領域の前記絶縁層の下の前記半導体基板に不純物が導入されるが、前記第１領域の前記半導体層には不純物が導入されないように、イオン注入を行うことを特徴とする半導体装置の製造方法。
【請求項１７】
メモリが形成されたメモリ領域と、メモリ以外の回路が形成された周辺回路領域とを有する半導体装置の製造方法であって、
（ｂ）絶縁層が埋め込まれたＳＯＩ構造を有する第１領域と、前記絶縁層が埋め込まれておらずＳＯＩ構造を有していない第２領域とを有する半導体基板を準備する工程、
を有し、
前記（ｂ）工程の後、前記メモリ領域のＭＩＳＦＥＴを前記半導体基板の前記第１領域に形成し、前記周辺回路領域のＭＩＳＦＥＴを前記半導体基板の前記第２領域に形成し、
前記第１領域に前記メモリ領域のＭＩＳＦＥＴを形成する際には、チャネルドープイオン注入を行わず、
前記第２領域に前記周辺回路領域のＭＩＳＦＥＴを形成する際には、チャネルドープイオン注入を行うことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記第１領域に形成される前記メモリ領域のＭＩＳＦＥＴのチャネル領域には不純物がイオン注入されないことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記第１領域に前記メモリ領域のＭＩＳＦＥＴを形成する際には、ハローイオン注入を行わず、
前記第２領域に前記周辺回路領域のＭＩＳＦＥＴを形成する際には、ハローイオン注入を行うことを特徴とする半導体装置の製造方法。
【請求項２０】
チャネル領域の下部に空洞が形成されている複数の第１ＭＩＳＦＥＴと、チャネル領域の下部に空洞が形成されていない複数の第２ＭＩＳＦＥＴとが、半導体基板の主面に形成された半導体装置の製造方法であって、
前記複数の第１ＭＩＳＦＥＴを形成する際には、前記複数の第１ＭＩＳＦＥＴのチャネル領域に不純物がイオン注入されないようにし、
前記複数の第２ＭＩＳＦＥＴを形成する際には、前記複数の第２ＭＩＳＦＥＴのチャネル領域に不純物をイオン注入することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＭＩＳＦＥＴを有する半導体装置の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴなどの半導体素子を半導体基板に形成し、更に半導体基板上に多層配線構造を形成して半導体素子間を結線することで、半導体装置が製造される。
【０００３】
特許文献１〜９には、ＳＯＩ構造にＭＩＳＦＥＴを形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１７０７１８号公報
【特許文献２】特開２００９−１３５１４０号公報
【特許文献３】特開２００９−９４３６９号公報
【特許文献４】特開２００８−２２７３２号公報
【特許文献５】特開２００９−７８６７２号公報
【特許文献６】特開２００７−４２７３０号公報
【特許文献７】特開２００７−１９４５４７号公報
【特許文献８】特開２００７−１７９６０２号公報
【特許文献９】特開２００５−１７９６０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のことが分かった。
【０００６】
ＭＩＳＦＥＴを有する半導体装置は、次のようにして製造することができる。すなわち、半導体基板に素子分離領域を形成し、素子分離領域で規定された活性領域に、ＭＩＳＦＥＴのしきい値を調整するためのチャネルドープイオン注入を行なってから、ゲート絶縁膜およびゲート電極を形成する。それから、ゲート電極をマスクにしてイオン注入によりＬＤＤ用のエクステンション領域と、ハロー領域を形成してから、ゲート電極の側壁上に側壁絶縁膜を形成し、ゲート電極および側壁絶縁膜をマスクにしてイオン注入により、エクステンション領域よりも高不純物濃度のソース・ドレイン領域を形成する。その後、ソース・ドレイン領域の上部にサリサイドプロセスにより金属シリサイド層を形成する。
【０００７】
半導体装置の小型化や高性能化に伴い、半導体基板に形成する素子（ＭＩＳＦＥＴなど）の微細化も進んでいる。しかしながら、微細化が加速するに従って、ＭＩＳＦＥＴのしきい値に代表される特性ばらつきが増大してしまい、加工形状が同一である隣接するＭＩＳＦＥＴ同士でもしきい値が大きく異なってしまい、この現象により半導体装置の性能や製造歩留まりが低下してしまう。このＭＩＳＦＥＴのしきい値のばらつきの主原因は、ＭＩＳＦＥＴのしきい値を決めるチャネル不純物分布の離散性であり、このばらつきはランダムばらつきと呼ばれ、ランダムばらつきは、ゲート長とゲート幅の積（ゲート面積）の平方根に反比例する。微細化プロセスを適用した半導体装置では、ゲート長およびゲート幅が最小のＭＩＳＦＥＴを、ＳＲＡＭなどのメモリに用いるため、微細化が進んでくるとランダムばらつきが大きくなり、メモリが正常に動作しなくなってくる。また、微細化により、ゲート長およびゲート幅が縮小するのに加え、ゲート絶縁膜の薄膜化に伴うチャネル不純物濃度の増大も、ＭＩＳＦＥＴのしきい値のばらつきを更に大きくすることに寄与する。従って、半導体装置の性能を向上させるためには、ランダムばらつきを低減させることが望まれる。
【０００８】
また、ランダムばらつきを低減するための対策を施す場合、半導体基板に形成された全ての素子に対して一律に同じ対策を施すと、ランダムばらつきが生じやすい素子と生じにくい素子とに同じ対策を施すことになるため、半導体装置全体の大幅な設計変更が必要となり、設計変更にともなう時間や労力やコストが大きくなってしまう。
【０００９】
本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。
【００１０】
また、本発明の他の目的は、微細化を図りながら半導体装置の性能を向上させることができる技術を提供することにある。
【００１１】
また、本発明の他の目的は、半導体装置の設計変更を容易にしながら、半導体装置の性能を向上できる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
代表的な実施の形態による半導体装置は、絶縁層が埋め込まれたＳＯＩ構造を有する第１領域と、前記絶縁層が埋め込まれておらずＳＯＩ構造を有していない第２領域とを有する半導体基板に複数のＭＩＳＦＥＴが形成された半導体装置である。そして、前記複数のＭＩＳＦＥＴのうち、前記第１領域に形成されたＭＩＳＦＥＴのチャネル領域には不純物が導入されておらず、前記第２領域に形成されたＭＩＳＦＥＴのチャネル領域には不純物が導入されている。
【００１５】
また、代表的な実施の形態による半導体装置の製造方法は、絶縁層が埋め込まれたＳＯＩ構造を有する第１領域と、前記絶縁層が埋め込まれておらずＳＯＩ構造を有していない第２領域とを有する半導体基板を準備し、前記半導体基板の前記第１領域に第１ＭＩＳＦＥＴを形成し、前記半導体基板の前記第２領域に第２ＭＩＳＦＥＴを形成する工程を有している。そして、前記工程は、前記第１領域に形成される前記第１ＭＩＳＦＥＴのチャネル領域に不純物がイオン注入されないように行うものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【００１８】
また、微細化を図りながら半導体装置の性能を向上させることができる。
【００１９】
また、半導体装置の設計変更を容易にしながら、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】本発明の他の実施の形態である半導体装置の平面図である。
【図３９】本発明の他の実施の形態である半導体装置の平面図である。
【図４０】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中の要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中の要部断面図である。
【図５１】図５０に続く半導体装置の製造工程中の要部断面図である。
【図５２】図５１に続く半導体装置の製造工程中の要部断面図である。
【図５３】図５２に続く半導体装置の製造工程中の要部断面図である。
【図５４】図５３に続く半導体装置の製造工程中の要部断面図である。
【図５５】図５４に続く半導体装置の製造工程中の要部断面図である。
【図５６】図５５に続く半導体装置の製造工程中の要部断面図である。
【図５７】図５６に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２４】
（実施の形態１）
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図１〜図２２は、本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。本実施の形態の半導体装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置である。
【００２５】
まず、図１に示されるように、ＳＯＩ（ＳＯＩ：Silicon On Insulator）基板１を準備する。ＳＯＩ基板１は、単結晶シリコンなどからなる半導体基板２と、半導体基板２の主面上に形成された酸化シリコンなどからなる絶縁層（埋め込み絶縁膜）３と、絶縁層３の上面上に形成された単結晶シリコンからなる半導体層４とを有している。
【００２６】
ＳＯＩ基板１は、種々の手法を用いて製造することができ、例えば、２枚の半導体基板（半導体ウエハ）を貼り合わせて研磨することにより製造することができる。他の手法、例えばスマートカット（Ｓｍａｒｔ  Ｃｕｔ）プロセスなどを用いてＳＯＩ基板１を製造することもできる。半導体基板２の厚みに比べて半導体層４の厚み（ＳＯＩ基板１の主面に垂直な方向の厚み）は薄い。半導体層４の厚みは、例えば、１０〜５０ｎｍ程度とすることができ、絶縁層３の厚みは、例えば、１０〜５０ｎｍ程度とすることができる。半導体基板２の厚みは、例えば、３００〜７５０μｍ程度とすることができる。
【００２７】
なお、ＳＯＩ基板１は、半導体装置が完成するまでＳＯＩ構造が維持される領域（平面領域）であるＳＯＩ領域１Ａと、後で半導体層４および絶縁層３が除去されてＳＯＩ構造ではなくなる（但し半導体基板２は存在する）領域（平面領域）であるバルク領域１Ｂとを有している。また、ＳＯＩ構造という場合に、絶縁層上の半導体層には、シリコン層（単結晶シリコン層）を好適に用いることができるが、これに限定されるものではない。例えば、後述の実施の形態４では、絶縁層上の半導体層には、シリコン単結晶以外の半導体層を用いている。
【００２８】
次に、図２に示されるように、ＳＯＩ基板１に素子分離領域（素子分離構造）５を形成する。この素子分離領域５は、素子分離溝５ａに埋め込まれた絶縁体（例えば酸化シリコン）により形成されている。素子分離溝５ａおよびそれを埋めている素子分離領域５は、半導体層４および絶縁層３を貫通して、その底部が半導体基板２に達しており、素子分離領域５の下部は、半導体基板２内に位置している。すなわち、半導体層４、絶縁層３および半導体基板２にかけて形成された素子分離溝５ａに、素子分離領域５が埋め込まれた状態となっている。このため、素子分離領域５の一部は、絶縁層３の下面よりも下方に位置している。
【００２９】
素子分離領域５は、ＳＯＩ基板１（半導体層４）の主面に、半導体層４および絶縁層３を貫通して底部が半導体基板２中に位置する素子分離溝５ａを、フォトリソグラフィ技術およびドライエッチング技術などを用いて形成し、この素子分離溝５ａに、成膜技術およびＣＭＰ技術などを用いて絶縁膜を埋め込むことで、形成することができる。
【００３０】
次に、図３に示されるように、ＳＯＩ基板１のバルク領域１Ｂを覆い、かつＳＯＩ基板１のＳＯＩ領域１Ａを露出するようなフォトレジストパターンＰＲ１を、フォトリソグラフィ技術を用いてＳＯＩ基板１の半導体層４の主面上に形成する。それから、ＳＯＩ基板１のＳＯＩ領域１Ａに、しきい値調整用のイオン注入を行なう。このイオン注入を、図３では符号Ｐ１を付した矢印で示し、以降ではイオン注入Ｐ１と称することとする。また、図３では、イオン注入Ｐ１で不純物が導入された領域を、符号６を付して半導体領域（不純物拡散層）６として示してある。
【００３１】
イオン注入Ｐ１は、ＳＯＩ領域１Ａに後で形成するＭＩＳＦＥＴのしきい値を制御するためのイオン注入である。このイオン注入Ｐ１では、ＳＯＩ領域１Ａにおいて、ＳＯＩ基板１の半導体基板２に不純物イオンが導入されるが、ＳＯＩ基板１の半導体層４には不純物イオンが導入されないようにする。また、このイオン注入Ｐ１では、フォトレジストパターンＰＲ１がイオン注入阻止マスクとして機能するため、ＳＯＩ基板１のバルク領域１Ｂには不純物が導入されない。
【００３２】
本実施の形態で重要なのは、イオン注入Ｐ１では、ＳＯＩ基板１の半導体層４に不純物イオンが注入されないようにすることであり、これは、本実施の形態とは異なり、イオン注入Ｐ１でＳＯＩ基板１の半導体層４に不純物イオンが注入されると、ＳＯＩ領域１Ａに後で形成されるＭＩＳＦＥＴのしきい値のばらつきの原因となるからである。
【００３３】
このため、不純物イオンが半導体層４を突き抜けることができるような高い注入エネルギーで、イオン注入Ｐ１を行なう。このイオン注入エネルギーは、半導体層４の厚さと絶縁層３の厚さとにより調整され、少なくとも、不純物イオンの飛影距離が半導体基板２内に位置するように設定する。これにより、イオン注入Ｐ１で、ＳＯＩ領域１Ａの半導体層４に不純物イオンを注入することなく、ＳＯＩ領域１Ａの半導体基板２に不純物イオンを注入することができる。
【００３４】
また、イオン注入Ｐ１では、ＳＯＩ領域１Ａにおいて、絶縁層３の下部の半導体基板２に不純物をイオン注入するが、半導体基板２における絶縁層３に近い領域（絶縁層３に隣接する領域）にも不純物イオンが注入されるようにすることが好ましい。すなわち、半導体基板２内に形成された半導体領域６が絶縁層３に接する（隣接する）ようにすることが好ましい。この半導体領域６の不純物濃度をイオン注入Ｐ１の注入量（ドーズ量）で調整することにより、ＳＯＩ領域１Ａに後で形成するＭＩＳＦＥＴのしきい値を制御することができる。従って、製造された半導体装置においては、ＳＯＩ領域１Ａの絶縁層３の下の半導体基板２における絶縁層３に隣接する領域（半導体領域６に対応）には、不純物が導入された状態となる。イオン注入Ｐ１の後、フォトレジストパターンＰＲ１は除去する。
【００３５】
次に、図４に示されるように、ＳＯＩ基板１のＳＯＩ領域１Ａを覆い、かつＳＯＩ基板１のバルク領域１Ｂを露出するようなフォトレジストパターンＰＲ２を、フォトリソグラフィ技術を用いてＳＯＩ基板１の半導体層４の主面上に形成する。
【００３６】
次に、フォトレジストパターンＰＲ２をエッチングマスクとして用いたエッチングにより、バルク領域１Ｂの半導体層４および絶縁層３を除去する。この際、ＳＯＩ領域１ＡはフォトレジストパターンＰＲ２で覆われているため、ＳＯＩ領域１Ａの半導体層４および絶縁層３は除去されずに残存する。これにより、バルク領域１Ｂでは、半導体基板２が露出し（ＳＯＩ構造ではなくなり）、ＳＯＩ領域１ＡではＳＯＩ構造（半導体基板２と絶縁層３と半導体層４との積層構造）が維持される。
【００３７】
この段階のＳＯＩ基板１を基板１Ｃと称することとする。ここで、基板１Ｃのバルク領域１Ｂは、半導体層４および絶縁層３が除去されて半導体基板２で構成され、基板１ＣのＳＯＩ領域１Ａは、ＳＯＩ構造（半導体基板２と絶縁層３と半導体層４との積層構造）が維持されている。以下では、基板１Ｃの主面（または表面）と言うときは、ＳＯＩ領域１Ａの半導体層４の主面（または表面）およびバルク領域１Ｂの半導体基板２の主面（または表面）と同義である。基板１ＣはＳＯＩ領域１Ａとバルク領域１Ｂとを有しているが、ＳＯＩ領域１Ａは、絶縁層３が埋め込まれたＳＯＩ構造を有する領域とみなすことができ、バルク領域１Ｂは、絶縁層３が埋め込まれておらずＳＯＩ構造を有していない領域とみなすことができる。具体的には、基板１ＣのＳＯＩ領域１Ａは、半導体基板２と半導体基板２上の絶縁層３と絶縁層３上の半導体層４とが積層された積層構造（ＳＯＩ構造）を有した領域であり、基板１Ｃのバルク領域１Ｂは、厚み全体が半導体基板２で構成された領域である。但し、ＳＯＩ領域１Ａおよびバルク領域１Ｂには、厚み方向に素子分離領域５，５ｂが存在している領域も含まれ得る。
【００３８】
その後、フォトレジストパターンＰＲ２は除去する。バルク領域１Ｂでは、素子分離領域５の一部（絶縁層３の下面よりも下方に位置していた部分）が、半導体層４および絶縁層３の除去後も、半導体基板２に埋め込まれた状態で残存し、これがバルク領域１Ｂの素子分離領域５ｂとなる。
【００３９】
ここで、バルク領域１Ｂは、低耐圧のＭＩＳＦＥＴが形成される領域である低耐圧ＭＩＳ形成領域１ＢＬと高耐圧のＭＩＳＦＥＴが形成される領域である高耐圧ＭＩＳ形成領域１ＢＨとを有している。
【００４０】
次に、表面の汚染防止のための薄い絶縁膜（スルー膜、ここでは図示せず）を基板１Ｃの表面（すなわちバルク領域１Ｂの半導体基板２の表面およびＳＯＩ領域１Ａの半導体層４の表面）に形成してから、図５に示されるように、フォトレジストパターンＰＲ３を基板１Ｃの主面上にフォトリソグラフィ技術を用いて形成する。このフォトレジストパターンＰＲ３は、ＳＯＩ領域１Ａと、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬとを覆い、かつバルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨを露出するように形成される。このフォトレジストパターンＰＲ３は、ＳＯＩ領域１Ａと、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬへのイオン注入阻止マスクとして機能することができる。
【００４１】
次に、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨにおいて、半導体基板２の上層（表層）部分に、後で形成されるＭＩＳＦＥＴのしきい値調整用のイオン注入（すなわちチャネルドープイオン注入）Ｐ２を行なう。なお、図５では、チャネルドープイオン注入Ｐ２を矢印で模式的に示してある。また、チャネルドープイオン注入Ｐ２では、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨにおける半導体基板２の上層（表層）部分に不純物が導入され、図５では、チャネルドープイオン注入Ｐ２で導入された不純物（不純物イオン）を、×印で模式的に示し、符号１５を付してある（図６およびそれ以降ではチャネルドープイオン注入Ｐ２で導入された不純物１５を示す×印は図示を省略する）。ＳＯＩ領域１Ａの半導体層４および半導体基板２と、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬの半導体基板２とは、フォトレジストパターンＰＲ３で覆われているため、チャネルドープイオン注入Ｐ２の際に不純物イオンは注入されない。その後、フォトレジストパターンＰＲ３は除去する。
【００４２】
次に、図６に示されるように、フォトレジストパターンＰＲ４を基板１Ｃの主面上にフォトリソグラフィ技術を用いて形成する。このフォトレジストパターンＰＲ４は、ＳＯＩ領域１Ａと、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨとを覆い、かつバルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬを露出するように形成される。このフォトレジストパターンＰＲ４は、ＳＯＩ領域１Ａと、高耐圧ＭＩＳ形成領域１ＢＨへのイオン注入阻止マスクとして機能することができる。
【００４３】
次に、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬにおいて、半導体基板２の上層（表層）部分に、後で形成されるＭＩＳＦＥＴのしきい値調整用のイオン注入（すなわちチャネルドープイオン注入）Ｐ３を行なう。なお、図６では、チャネルドープイオン注入Ｐ３を矢印で模式的に示してある。また、チャネルドープイオン注入Ｐ３では、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬにおける半導体基板２の上層（表層）部分に不純物が導入され、図６では、チャネルドープイオン注入Ｐ３で導入された不純物（不純物イオン）を、×印で模式的に示し、符号１６を付してある（図７およびそれ以降ではチャネルドープイオン注入Ｐ３で導入された不純物１６を示す×印は図示を省略する）。ＳＯＩ領域１Ａの半導体層４および半導体基板２と、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨの半導体基板２とは、フォトレジストパターンＰＲ４で覆われているため、チャネルドープイオン注入Ｐ３の際に不純物イオンは注入されない。その後、フォトレジストパターンＰＲ４は除去する。
【００４４】
チャネルドープイオン注入Ｐ２によって、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨに形成されるＭＩＳＦＥＴのチャネル領域に不純物が導入（ドープ）される。また、チャネルドープイオン注入Ｐ３によって、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬに形成されるＭＩＳＦＥＴのチャネル領域に不純物が導入（ドープ）される。すなわち、チャネルドープイオン注入では、ＭＩＳＦＥＴのチャネル領域を含む領域に、不純物（不純物イオン）が導入（ドープ）される。なお、ここでいう「ＭＩＳＦＥＴのチャネル領域」とは、チャネルドープイオン注入の段階ではＭＩＳＦＥＴは形成されていなくとも、その後ＭＩＳＦＥＴが形成されると、ＭＩＳＦＥＴのチャネル領域となる領域に対応する。
【００４５】
本実施の形態で重要なのは、バルク領域１Ｂの半導体基板２に対してチャネルドープイオン注入（ここではチャネルドープイオン注入Ｐ２，Ｐ３）を行うが、ＳＯＩ領域１Ａの半導体層４に対してはチャネルドープイオン注入を行なわないことである。このため、バルク領域１Ｂの半導体基板２に対してチャネルドープイオン注入（ここではチャネルドープイオン注入Ｐ２，Ｐ３）を行う際には、ＳＯＩ領域１Ａはイオン注入阻止マスク（ここではフォトレジストパターンＰＲ３，ＰＲ４）で覆っておく。
【００４６】
次に、図７に示されるように、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨの半導体基板２にｐ型ウエルＰＷ１を形成し、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬの半導体基板２にｐ型ウエルＰＷ２を形成する。ｐ型ウエルＰＷ１およびｐ型ウエルＰＷ２は、それぞれ、フォトレジストパターン（図示せず）をイオン注入阻止マスクとして用いたイオン注入によって形成することができる。ｐ型ウエルＰＷ１を形成するためのイオン注入とｐ型ウエルＰＷ２を形成するためのイオン注入とは、同じイオン注入工程で行なえば工程数を低減できるが、異なるイオン注入工程として行なってもよい。また、ｐ型ウエルＰＷ１，ｐ型ウエルＰＷ２形成後に上記チャネルドープイオン注入Ｐ２，Ｐ３を行うこともできる。
【００４７】
なお、本実施の形態では、バルク領域１Ｂの半導体基板２に対してウエル領域形成のためのイオン注入を行うが、ＳＯＩ領域１Ａの半導体層４に対してはウエル領域形成のためのイオン注入を行なわない。このため、ｐ型ウエルＰＷ１を形成するためのイオン注入とｐ型ウエルＰＷ２を形成するためのイオン注入の際には、ＳＯＩ領域１Ａは、イオン注入阻止マスクとしてのフォトレジストパターン（図示せず）で覆っておき、ＳＯＩ領域１Ａの半導体層４に対しては不純物イオンが注入されないようにする。
【００４８】
バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨにおいて、チャネルドープイオン注入Ｐ２で不純物が導入された領域（チャネルドープ層）は、半導体基板２の上層部分に浅く形成され、ｐ型ウエルＰＷ１は、半導体基板２において、このチャネルドープ層よりも深くまで形成されている。また、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬにおいて、チャネルドープイオン注入Ｐ３で不純物が導入された領域（チャネルドープ層）は、半導体基板２の上層部分に浅く形成され、ｐ型ウエルＰＷ２は、半導体基板２において、このチャネルドープ層よりも深くまで形成されている。
【００４９】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより、基板１Ｃの表面（主面）を清浄化（不要な酸化膜などを除去）した後、図８に示されるように、ＳＯＩ領域１Ａの半導体層４上にゲート絶縁膜７ａを形成し、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨの半導体基板２上にゲート絶縁膜７ｂを形成し、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬの半導体基板２上にゲート絶縁膜７ｃを形成する。高耐圧ＭＩＳ形成領域１ＢＨに形成されたゲート絶縁膜７ｂは、ＳＯＩ領域１Ａに形成されたゲート絶縁膜７ａおよび低耐圧ＭＩＳ形成領域１ＢＬに形成されたゲート絶縁膜７ｃよりも厚く、耐圧が高い。
【００５０】
膜厚の異なるゲート絶縁膜７ａ，７ｂ，７ｃは、例えば次のようにして形成することができる。
【００５１】
すなわち、基板１Ｃの主面全体にゲート絶縁膜７ｂ用の絶縁膜を熱酸化およびＣＶＤなどで形成してから、エッチングによりＳＯＩ領域１Ａおよび低耐圧ＭＩＳ形成領域１ＢＬでこの絶縁膜を除去し、高耐圧ＭＩＳ形成領域１ＢＨにこの絶縁膜を残す。それから、熱酸化により基板１Ｃの主面に酸化シリコン膜を形成する。これにより、ＳＯＩ領域１Ａの半導体層４およびバルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬの半導体基板２上に薄い酸化シリコン膜（熱酸化膜）からなるゲート絶縁膜７ａ，７ｃが形成されるとともに、高耐圧ＭＩＳ形成領域１ＢＨでゲート絶縁膜７ｂ用の絶縁膜の厚みが厚くなって、厚いゲート絶縁膜７ｂとなる。ゲート絶縁膜７ａをゲート絶縁膜７ｃよりも薄くする必要がある場合は、ＳＯＩ領域１Ａの半導体層４の表面の酸化シリコン膜をエッチングにより除去してから、再度熱酸化により基板１Ｃの主面に酸化シリコン膜を形成すればよい。
【００５２】
高耐圧用のゲート絶縁膜７ｂは、ＳＯＩ領域１Ａのゲート絶縁膜７ａおよび低耐圧ＭＩＳ形成領域１ＢＬのゲート絶縁膜７ｃよりも厚いので、高耐圧ＭＩＳ形成領域１ＢＨに形成されるＭＩＳＦＥＴの耐圧は、ＳＯＩ領域１Ａに形成されるＭＩＳＦＥＴおよび低耐圧ＭＩＳ形成領域１ＢＬに形成されるＭＩＳＦＥＴの耐圧よりも高くなる。
【００５３】
次に、図９に示されるように、基板１Ｃの主面全面上に（すなわちゲート絶縁膜７ａ，７ｂ，７ｃ上に）、ゲート電極形成用の導電体膜として、多結晶シリコン膜（ドープトポリシリコン膜）のようなシリコン膜８を形成してから、このシリコン膜８上に窒化シリコン膜などの絶縁膜９を形成する。ゲート絶縁膜７ａ，７ｂ，７ｃを形成してからのシリコン膜８の成膜は、連続的に行うことが好ましい。それから、フォトリソグラフィ法およびドライエッチング法を用いて絶縁膜９をパターニングしてから、パターニングされた絶縁膜９をハードマスク（エッチングマスク）として用いてシリコン膜８をドライエッチングしてパターニングする。シリコン膜８をドライエッチングする際には、各領域（ＳＯＩ領域１Ａおよびバルク領域１Ｂ）のゲート絶縁膜が露出した段階でエッチングを停止し、基板１Ｃ（ＳＯＩ領域１Ａの半導体層４およびバルク領域１Ｂの半導体基板２）が過剰にエッチングされないようにすることが好ましい。その後、絶縁膜９はエッチングなどにより除去される。
【００５４】
パターニングされたシリコン膜８により、図１０に示されるように、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３が形成される。このうち、ゲート電極ＧＥ１は、ＳＯＩ領域１Ａにおいて、半導体層４上にゲート絶縁膜７ａを介して形成される。また、ゲート電極ＧＥ２は、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨにおいて、半導体基板２（ｐ型ウエルＰＷ１）上にゲート絶縁膜７ｂを介して形成される。また、ゲート電極ＧＥ３は、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬにおいて、半導体基板２（ｐ型ウエルＰＷ２）上にゲート絶縁膜７ｃを介して形成される。
【００５５】
他の形態として、絶縁膜９を形成せずに、シリコン膜８上に形成したフォトレジストパターンを用いてシリコン膜８をドライエッチングしてパターニングすることで、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成することもできる。
【００５６】
本実施の形態では、ＳＯＩ領域１Ａに形成されるＭＩＳＦＥＴのチャネル領域に不純物がイオン注入されないように、半導体装置の製造工程を行うことを主要な特徴の一つとしている。このため、ＳＯＩ領域１Ａに形成すべきゲート電極ＧＥ１を形成する前には、ＳＯＩ領域１Ａの半導体層４内に不純物をイオン注入しない。従って、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成する前には、ＳＯＩ領域１Ａの半導体層４内に不純物をイオン注入しない。一方、バルク領域１Ｂでは、イオン注入により半導体基板２にウエル領域（ここではｐ型ウエルＰＷ１，ＰＷ２）を形成する工程を、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成する前に行い、また、バルク領域１Ｂに形成されるＭＩＳＦＥＴのしきい値調整用のチャネルドープイオン注入（ここではチャネルドープイオン注入Ｐ２，Ｐ３）をバルク領域１Ｂの半導体基板２に行う工程を、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成する前に行う。
【００５７】
また、ゲート電極ＧＥ１形成後は、イオン注入（後述のエクステンション領域ＥＸ１を形成するためのイオン注入Ｐ４およびソース・ドレイン領域ＳＤ１を形成するためのイオン注入）を行っても、ゲート電極ＧＥ１が存在するので、ゲート電極ＧＥ１の下に形成されるチャネル領域に不純物がイオン注入されるのを防止するこができる。また、上記イオン注入Ｐ１は、ゲート電極ＧＥ１がイオン注入の邪魔にならないように、ゲート電極ＧＥ１形成前に行う必要がある。但し、上述のように、上記イオン注入Ｐ１は、ＳＯＩ領域１Ａにおいて、ＳＯＩ基板１の半導体基板２に不純物イオンが導入されるが、ＳＯＩ基板１の半導体層４には不純物イオンが導入されないようにする。
【００５８】
次に、ＳＯＩ領域１Ａの半導体層４にイオン注入によりエクステンション領域ＥＸ１を形成し、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨの半導体基板２（ｐ型ウエルＰＷ１）に、イオン注入によりエクステンション領域ＥＸ２を形成し、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬの半導体基板２（ｐ型ウエルＰＷ２）に、イオン注入によりエクステンション領域ＥＸ３を形成する。ここでは、ＳＯＩ領域１Ａ，バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨおよびバルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬに、それぞれｎチャネル型ＭＩＳＦＥＴを形成する場合を例に挙げて説明しているため、各エクステンション領域ＥＸ１，ＥＸ２，ＥＸ３は、ｎ型の半導体領域である。
【００５９】
エクステンション領域ＥＸ１，ＥＸ２，ＥＸ３形成工程について、具体的に説明する。
【００６０】
まず、図１１に示されるように、フォトレジストパターンＰＲ５を基板１Ｃの主面上にフォトリソグラフィ技術を用いて形成する。このフォトレジストパターンＰＲ５は、バルク領域１Ｂを覆い、かつ、ＳＯＩ領域１Ａを露出するように形成される。それから、ＳＯＩ領域１Ａの半導体層４に対してイオン注入を行うことにより、ＳＯＩ領域１Ａの半導体層４にエクステンション領域ＥＸ１を形成する。ＳＯＩ領域１Ａにおいて、エクステンション領域ＥＸ１は、半導体層４のゲート電極ＧＥ１の両側の領域に、ゲート電極ＧＥ１に整合して形成される。なお、図１１では、エクステンション領域ＥＸ１を形成するためのイオン注入を矢印で模式的に示し、以下ではイオン注入Ｐ４と称することとする。
【００６１】
エクステンション領域ＥＸ１を形成するためのイオン注入Ｐ４の際、ゲート電極ＧＥ１は、半導体層４へ不純物イオンが注入されるのを阻止するマスクとして機能することができるので、エクステンション領域ＥＸ１は、ゲート電極ＧＥ１（の側壁）に整合して形成され、ゲート電極ＧＥ１の直下には、不純物は導入（イオン注入）されない。また、エクステンション領域ＥＸ１を形成するためのイオン注入Ｐ４の際、フォトレジストパターンＰＲ５は、バルク領域１Ｂへのイオン注入阻止マスクとして機能するため、バルク領域１Ｂの半導体基板２には、不純物は導入（イオン注入）されない。
【００６２】
エクステンション領域ＥＸ１を形成した後、フォトレジストパターンＰＲ５は除去される。
【００６３】
次に、図１２に示されるように、フォトレジストパターンＰＲ６を基板１Ｃの主面上にフォトリソグラフィ技術を用いて形成する。このフォトレジストパターンＰＲ６は、ＳＯＩ領域１Ａと、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬとを覆い、かつバルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨを露出するように形成される。それから、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨの半導体基板２に対してイオン注入を行うことにより、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨの半導体基板２（ｐ型ウエルＰＷ１）にエクステンション領域ＥＸ２を形成する。バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨにおいて、エクステンション領域ＥＸ２は、半導体基板２（ｐ型ウエルＰＷ１）のゲート電極ＧＥ２の両側の領域に、ゲート電極ＧＥ２に整合して形成される。なお、図１２では、エクステンション領域ＥＸ２を形成するためのイオン注入を矢印で模式的に示し、以下ではイオン注入Ｐ５と称することとする。
【００６４】
エクステンション領域ＥＸ２を形成するためのイオン注入Ｐ５の際、ゲート電極ＧＥ２は、半導体基板２（ｐ型ウエルＰＷ１）へ不純物イオンが注入されるのを阻止するマスクとして機能することができるので、エクステンション領域ＥＸ２は、ゲート電極ＧＥ２（の側壁）に整合して形成され、ゲート電極ＧＥ２の直下には、不純物は導入（イオン注入）されない。また、エクステンション領域ＥＸ２を形成するためのイオン注入Ｐ５の際、フォトレジストパターンＰＲ６は、ＳＯＩ領域１Ａとバルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬへのイオン注入阻止マスクとして機能するため、ＳＯＩ領域１Ａの半導体層４とバルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬの半導体基板２には、不純物は導入（イオン注入）されない。
【００６５】
エクステンション領域ＥＸ２を形成するためのイオン注入Ｐ５を行った後、図１３に示されるように、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨの半導体基板２に対して、ハロー領域を形成するためのイオン注入（ハローイオン注入）を行う。このハローイオン注入を、図１３では矢印で模式的に示し、以下ではハローイオン注入Ｐ５ａと称することとする。
【００６６】
なお、ハローイオン注入とは、ハロー領域を形成するためのイオン注入であり、ハロー領域とは、ＬＤＤ用のエクステンション領域（ここではエクステンション領域ＥＸ２）とは逆の導電型で、そのエクステンション領域を包み込むような半導体領域のことであり、
短チャネル特性（パンチスルー）抑制のために形成される。
【００６７】
ハローイオン注入Ｐ５ａで注入する不純物は、エクステンション領域ＥＸ２を形成するためのイオン注入Ｐ５で注入する不純物とは逆の導電型である。ｎチャネル型ＭＩＳＦＥＴを形成する場合は、イオン注入Ｐ５でｎ型不純物（ヒ素またはリンなど）をイオン注入し、ハローイオン注入Ｐ５ａでｐ型不純物（ホウ素など）をイオン注入する。ハローイオン注入Ｐ５ａは、短チャネル特性抑制のために行われる。ハローイオン注入Ｐ５ａの際、ゲート電極ＧＥ２もマスク（イオン注入阻止マスク）として機能することができる。
【００６８】
ハローイオン注入Ｐ５ａによって、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨの半導体基板２（ｐ型ウエルＰＷ１）に、ハロー領域ＨＯ２が、エクステンション領域ＥＸ２を包み込む（覆う）ように形成される。ハロー領域ＨＯ２は、エクステンション領域ＥＸ２とは逆の導電型で、かつウエル領域（ここではｐ型ウエルＰＷ１）と同じ導電型の半導体領域である。ハロー領域ＨＯ２は、ｐ型ウエルＰＷ１よりも不純物濃度（ｐ型不純物濃度）が高い。また、ハローイオン注入Ｐ５ａの際、フォトレジストパターンＰＲ６は、イオン注入阻止マスクとして機能するため、ＳＯＩ領域１Ａの半導体層４とバルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬの半導体基板２には、不純物は導入（イオン注入）されない。
【００６９】
ハローイオン注入Ｐ５ａは、斜めイオン注入（傾斜イオン注入）とすることがより好ましく、これにより、エクステンション領域ＥＸ２を包み込む（覆う）ようにハロー領域ＨＯ２を的確に形成することができる。なお、一般のイオン注入では、基板の主面に対して垂直な方向に不純物イオンを加速して打ち込むが、斜めイオン注入では、基板の主面に対して垂直な方向から所定の角度（傾斜角）傾斜した方向に不純物イオンを加速して打ち込む。
【００７０】
エクステンション領域ＥＸ２を形成するためのイオン注入Ｐ５と、ハロー領域ＨＯ２を形成するためのハローイオン注入Ｐ５ａとは、必ずしもこの順序で形成しなくともよいが、イオン注入Ｐ５およびハローイオン注入Ｐ５ａは、少なくとも、ゲート電極ＧＥ２形成後で、かつ、ゲート電極ＧＥ２の側壁上に後述のサイドウォールＳＷを形成する前に行う必要がある。
【００７１】
イオン注入Ｐ５およびハローイオン注入Ｐ５ａの後、フォトレジストパターンＰＲ６は除去される。
【００７２】
次に、図１４に示されるように、フォトレジストパターンＰＲ７を基板１Ｃの主面上にフォトリソグラフィ技術を用いて形成する。このフォトレジストパターンＰＲ７は、ＳＯＩ領域１Ａと、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨとを覆い、かつバルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬを露出するように形成される。それから、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬの半導体基板２に対してイオン注入を行うことにより、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬの半導体基板２（ｐ型ウエルＰＷ２）にエクステンション領域ＥＸ３を形成する。バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬにおいて、エクステンション領域ＥＸ３は、半導体基板２（ｐ型ウエルＰＷ２）のゲート電極ＧＥ３の両側の領域に、ゲート電極ＧＥ３に整合して形成される。なお、図１４では、エクステンション領域ＥＸ３を形成するためのイオン注入を矢印で模式的に示し、以下ではイオン注入Ｐ６と称することとする。
【００７３】
エクステンション領域ＥＸ３を形成するためのイオン注入Ｐ６の際、ゲート電極ＧＥ３は、半導体基板２（ｐ型ウエルＰＷ２）へ不純物イオンが注入されるのを阻止するマスクとして機能することができるので、エクステンション領域ＥＸ３は、ゲート電極ＧＥ３（の側壁）に整合して形成され、ゲート電極ＧＥ３の直下には、不純物は導入（イオン注入）されない。また、エクステンション領域ＥＸ３を形成するためのイオン注入Ｐ６の際、フォトレジストパターンＰＲ７は、ＳＯＩ領域１Ａとバルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨへのイオン注入阻止マスクとして機能するため、ＳＯＩ領域１Ａの半導体層４とバルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨの半導体基板２には、不純物は導入（イオン注入）されない。
【００７４】
エクステンション領域ＥＸ３を形成するためのイオン注入Ｐ６を行った後、図１５に示されるように、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬの半導体基板２に対して、ハロー領域を形成するためのイオン注入（ハローイオン注入）を行う。このハローイオン注入を、図１５では矢印で模式的に示し、以下ではハローイオン注入Ｐ６ａと称することとする。ハローイオン注入Ｐ６ａで注入する不純物は、エクステンション領域ＥＸ３を形成するためのイオン注入Ｐ６で注入する不純物とは逆の導電型である。ｎチャネル型ＭＩＳＦＥＴを形成する場合は、イオン注入Ｐ６でｎ型不純物（ヒ素またはリンなど）をイオン注入し、ハローイオン注入Ｐ６ａでｐ型不純物（ホウ素など）をイオン注入する。ハローイオン注入Ｐ６ａは、短チャネル特性抑制のために行われる。ハローイオン注入Ｐ６ａの際、ゲート電極ＧＥ３もマスク（イオン注入阻止マスク）として機能することができる。
【００７５】
ハローイオン注入Ｐ６ａによって、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬの半導体基板２（ｐ型ウエルＰＷ２）に、ハロー領域ＨＯ３が、エクステンション領域ＥＸ３を包み込む（覆う）ように形成される。ハロー領域ＨＯ３は、エクステンション領域ＥＸ３とは逆の導電型で、かつウエル領域（ここではｐ型ウエルＰＷ１）と同じ導電型の半導体領域である。ハロー領域ＨＯ３は、ｐ型ウエルＰＷ２よりも不純物濃度（ｐ型不純物濃度）が高い。また、ハローイオン注入Ｐ６ａの際、フォトレジストパターンＰＲ７は、イオン注入阻止マスクとして機能するため、ＳＯＩ領域１Ａの半導体層４とバルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨの半導体基板２には、不純物は導入（イオン注入）されない。
【００７６】
ハローイオン注入Ｐ６ａは、斜めイオン注入（傾斜イオン注入）とすることがより好ましく、これにより、エクステンション領域ＥＸ３を包み込む（覆う）ようにハロー領域ＨＯ３を的確に形成することができる。
【００７７】
エクステンション領域ＥＸ３を形成するためのイオン注入Ｐ６と、ハロー領域ＨＯ３を形成するためのハローイオン注入Ｐ６ａとは、必ずしもこの順序で形成しなくともよいが、イオン注入Ｐ６およびハローイオン注入Ｐ６ａは、少なくとも、ゲート電極ＧＥ３形成後で、かつ、ゲート電極ＧＥ３の側壁上に後述のサイドウォールＳＷを形成する前に行う必要がある。
【００７８】
イオン注入Ｐ６およびハローイオン注入Ｐ６ａの後、フォトレジストパターンＰＲ７は除去される。
【００７９】
また、他の形態として、高耐圧ＭＩＳ形成領域１ＢＨのエクステンション領域ＥＸ２と低耐圧ＭＩＳ形成領域１ＢＬのエクステンション領域ＥＸ３とを同じイオン注入工程で形成することも可能であり、また、高耐圧ＭＩＳ形成領域１ＢＨのハロー領域ＨＯ２と低耐圧ＭＩＳ形成領域１ＢＬのハロー領域ＨＯ３とを同じハローイオン注入工程で形成することも可能である。この場合は、上記フォトレジストパターンＰＲ６，ＰＲ７の代わりに、ＳＯＩ領域１Ａを覆いかつバルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨおよび低耐圧ＭＩＳ形成領域１ＢＬを露出するフォトレジストパターンを形成する。そして、このフォトレジストパターンをイオン注入阻止マスクとして用いて、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨおよび低耐圧ＭＩＳ形成領域１ＢＬの半導体基板２に、エクステンション領域ＥＸ２，ＥＸ３を同じイオン注入工程で形成し、また、ハロー領域ＨＯ２，ＨＯ３を同じハローイオン注入工程で形成する。
【００８０】
また、ＳＯＩ領域１Ａのエクステンション領域ＥＸ１を形成するのは、バルク領域１Ｂのエクステンション領域ＥＸ２，ＥＸ３およびハロー領域ＨＯ２，ＨＯ３を形成する前でも後でもよいが、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３形成後で後述の側壁絶縁膜ＳＷ形成前に、エクステンション領域ＥＸ１，ＥＸ２，ＥＸ３およびハロー領域ＨＯ２，ＨＯ３を形成する。
【００８１】
本実施の形態では、ＳＯＩ領域１Ａの半導体層４に対してはハローイオン注入（エクステンション領域ＥＸ１のハロー領域を形成するためのイオン注入）を行なわないことを、主要な特徴の一つとしている。このため、バルク領域１Ｂの半導体基板２に対してハローイオン注入（ここではハローイオン注入Ｐ５ａ，Ｐ６ａ）を行う際には、ＳＯＩ領域１Ａは、イオン注入阻止マスク（ここではフォトレジストパターンＰＲ６，ＰＲ７）で覆っておく。
【００８２】
次に、図１６に示されるように、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に、絶縁膜（側壁絶縁膜）として、側壁スペーサまたはサイドウォール（側壁絶縁膜、サイドウォールスペーサ）ＳＷを形成する。サイドウォールＳＷは、例えば、半導体基板２（の主面全面）上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法などにより異方性エッチングすることによって形成することができる。
【００８３】
次に、例えばフッ酸（ＨＦ）水溶液などでの清浄化処理により、ＳＯＩ領域１Ａの半導体層４およびバルク領域１Ｂの半導体基板２において、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３およびサイドウォールＳＷで覆われていない領域を露出させて清浄化した後、図１７に示されるように、半導体層として、シリコンのエピタキシャル成長によりエピタキシャル成長層１０を形成する。エピタキシャル成長層１０は、半導体層であり、エピタキシャル成長したシリコン（単結晶シリコン）からなる。エピタキシャル成長層１０は、露出したシリコン領域（ＳＯＩ領域１Ａの半導体層４、バルク領域１Ｂの半導体基板２およびゲート電極ＧＥ１，ＧＥ２，ＧＥ３がこれに該当する）上に形成される。
【００８４】
具体的には、エピタキシャル成長層１０は、ＳＯＩ領域１Ａでは、ゲート電極ＧＥ１およびサイドウォールＳＷで覆われていない領域の半導体層４上と、ゲート電極ＧＥ１上とに形成され、バルク領域１Ｂでは、ゲート電極ＧＥ２，ＧＥ３およびサイドウォールＳＷで覆われていない領域の半導体基板２上と、ゲート電極ＧＥ２，ＧＥ３上とに形成される。エピタキシャル成長層１０は、絶縁膜上には形成されないため、素子分離領域５，５ｂおよびサイドウォールＳＷ上にはエピタキシャル成長層１０は形成されない。これを利用して、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３上に形成された部分のエピタキシャル成長層１０が、半導体層４および半導体基板２上に形成された部分のエピタキシャル成長層１０と接触しないようにする。
【００８５】
エピタキシャル成長層１０の形成は必須ではないが、エピタキシャル成長層１０を形成すればより好ましい。エピタキシャル成長層１０を形成しない場合には、ＳＯＩ領域１Ａに形成する後述のソース・ドレイン領域ＳＤ１の厚みは半導体層４の厚みに制限されるが、エピタキシャル成長層１０を形成すれば、ＳＯＩ領域１Ａに形成する後述のソース・ドレイン領域ＳＤ１の厚みを、エピタキシャル成長層１０の分、厚くすることが可能になり、それによって、ソース・ドレイン領域ＳＤ１の抵抗を低減することが可能になる。
【００８６】
次に、図１８に示されるように、ＳＯＩ領域１Ａの半導体層４およびエピタキシャル成長層１０に、イオン注入によりソース・ドレイン領域ＳＤ１を形成する。また、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨの半導体基板２（ｐ型ウエルＰＷ１）およびエピタキシャル成長層１０に、イオン注入によりソース・ドレイン領域ＳＤ２を形成する。また、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬの半導体基板２（ｐ型ウエルＰＷ２）およびエピタキシャル成長層１０に、イオン注入によりソース・ドレイン領域ＳＤ３を形成する。ここでは、ＳＯＩ領域１Ａ，バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨおよびバルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬにそれぞれｎチャネル型ＭＩＳＦＥＴを形成する場合を例に挙げて説明しているため、各ソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３はｎ＋型半導体領域である。
【００８７】
なお、ＳＯＩ領域１Ａにソース・ドレイン領域ＳＤ１を形成する際には、バルク領域１Ｂを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨにソース・ドレイン領域ＳＤ２を形成する際には、ＳＯＩ領域１Ａとバルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬとを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬにソース・ドレイン領域ＳＤ３を形成する際には、ＳＯＩ領域１Ａとバルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨとを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、高耐圧ＭＩＳ形成領域１ＢＨのソース・ドレイン領域ＳＤ２と低耐圧ＭＩＳ形成領域１ＢＬのソース・ドレイン領域ＳＤ３とを同じイオン注入工程で形成することも可能であるが、この場合は、ＳＯＩ領域１Ａを覆うフォトレジスト膜をイオン注入阻止マスクとして用いればよい。
【００８８】
ＳＯＩ領域１Ａにおいて、ソース・ドレイン領域ＳＤ１は、半導体層４のゲート電極ＧＥ１の両側の領域とその上のエピタキシャル成長層１０とにわたって形成される。また、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨにおいて、ソース・ドレイン領域ＳＤ２は、半導体基板２（ｐ型ウエルＰＷ１）のゲート電極ＧＥ２の両側の領域とその上のエピタキシャル成長層１０とにわたって形成される。また、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬにおいて、ソース・ドレイン領域ＳＤ３は、半導体基板２（ｐ型ウエルＰＷ２）のゲート電極ＧＥ３の両側の領域とその上のエピタキシャル成長層１０とにわたって形成される。
【００８９】
ソース・ドレイン領域ＳＤ１を形成するためのイオン注入の際、ゲート電極ＧＥ１およびその側壁上のサイドウォールＳＷは、半導体層４へ不純物イオンが注入されるのを阻止するマスクとして機能できるので、ソース・ドレイン領域ＳＤ１は、ゲート電極ＧＥ１の側壁上のサイドウォールＳＷに整合して形成され、ゲート電極ＧＥ１およびその側壁上のサイドウォールＳＷの直下には、不純物イオンは注入されない。また、ソース・ドレイン領域ＳＤ２を形成するためのイオン注入の際、ゲート電極ＧＥ２およびその側壁上のサイドウォールＳＷは、半導体基板２へ不純物イオンが注入されるのを阻止するマスクとして機能できるので、ソース・ドレイン領域ＳＤ２は、ゲート電極ＧＥ２の側壁上のサイドウォールＳＷに整合して形成され、ゲート電極ＧＥ２およびその側壁上のサイドウォールＳＷの直下には、不純物イオンは注入されない。また、ソース・ドレイン領域ＳＤ３を形成するためのイオン注入の際、ゲート電極ＧＥ３およびその側壁上のサイドウォールＳＷは、半導体基板２へ不純物イオンが注入されるのを阻止するマスクとして機能できるので、ソース・ドレイン領域ＳＤ３は、ゲート電極ＧＥ３の側壁上のサイドウォールＳＷに整合して形成され、ゲート電極ＧＥ３およびその側壁上のサイドウォールＳＷの直下には、不純物イオンは注入されない。
【００９０】
ＳＯＩ領域１Ａに形成されたソース・ドレイン領域ＳＤ１とエクステンション領域ＥＸ１とは同じ導電型であるが、ソース・ドレイン領域ＳＤ１は、エクステンション領域ＥＸ１よりも、不純物濃度（ｎ型不純物濃度）が高い。これにより、ＳＯＩ領域１Ａにおいて、ＭＩＳＦＥＴのソースまたはドレインとして機能するＬＤＤ（Lightly doped Drain）構造の半導体領域（不純物拡散層）が、ソース・ドレイン領域ＳＤ１およびエクステンション領域ＥＸ１により形成される。換言すれば、エクステンション領域ＥＸ１と、それよりも高不純物濃度のソース・ドレイン領域ＳＤ１とは、ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域として機能する。従って、エクステンション領域ＥＸ１は、ソースまたはドレイン用の半導体領域の一部とみなすことができる。
【００９１】
また、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨに形成されたソース・ドレイン領域ＳＤ２とエクステンション領域ＥＸ２とは同じ導電型であるが、ソース・ドレイン領域ＳＤ２は、エクステンション領域ＥＸ２よりも、不純物濃度（ｎ型不純物濃度）が高い。これにより、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨにおいて、ＭＩＳＦＥＴのソースまたはドレインとして機能するＬＤＤ構造の半導体領域（不純物拡散層）が、ソース・ドレイン領域ＳＤ２およびエクステンション領域ＥＸ２により形成される。換言すれば、エクステンション領域ＥＸ２と、それよりも高不純物濃度のソース・ドレイン領域ＳＤ２とは、ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域として機能する。従って、エクステンション領域ＥＸ２は、ソースまたはドレイン用の半導体領域の一部とみなすことができる。
【００９２】
また、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬに形成されたソース・ドレイン領域ＳＤ３とエクステンション領域ＥＸ３とは同じ導電型であるが、ソース・ドレイン領域ＳＤ３は、エクステンション領域ＥＸ３よりも、不純物濃度（ｎ型不純物濃度）が高い。これにより、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬにおいて、ＭＩＳＦＥＴのソースまたはドレインとして機能するＬＤＤ構造の半導体領域（不純物拡散層）が、ソース・ドレイン領域ＳＤ３およびエクステンション領域ＥＸ３により形成される。換言すれば、エクステンション領域ＥＸ３と、それよりも高不純物濃度のソース・ドレイン領域ＳＤ３とは、ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域として機能する。従って、エクステンション領域ＥＸ３は、ソースまたはドレイン用の半導体領域の一部とみなすことができる。
【００９３】
次に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。このアニール処理は、例えば１０５０℃程度のスパイクアニール処理にて行うことができる。このようにして、ＳＯＩ領域１Ａとバルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨおよび低耐圧ＭＩＳ形成領域１ＢＬとに、それぞれ、電界効果トランジスタとしてＭＩＳＦＥＴが形成される。
【００９４】
次に、図１９に示されるように、サリサイド技術を用いて、ソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３の上層（表層）部分と、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の上部のエピタキシャル成長層１０の上層（表層）部分とに、金属シリサイド層１２を形成する。金属シリサイド層１２は、例えばニッケルシリサイドまたはコバルトシリサイドなどからなる。金属シリサイド層１２を形成するには、例えばニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜のような金属膜を基板１Ｃ上に堆積して熱処理することによって、金属シリサイド層１２を形成し、その後、未反応の金属膜を除去する。金属シリサイド層１２を形成することにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
【００９５】
次に、図２０に示されるように、基板１Ｃの主面上に絶縁膜（層間絶縁膜）２１を形成する。すなわち、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３およびサイドウォールＳＷを覆うように、金属シリサイド層１２上を含む基板１Ｃ上に絶縁膜２１を形成する。絶縁膜２１は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、絶縁膜２１の表面（上面）をＣＭＰ（ＣＭＰ：Chemical Mechanical Polishing、化学機械研磨）法により研磨するなどして、絶縁膜２１の上面を平坦化する。下地段差に起因して絶縁膜２１の表面に凹凸形状が形成されていても、絶縁膜２１の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００９６】
次に、図２１に示されるように、絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜２１をドライエッチングすることにより、絶縁膜２１にコンタクトホール（貫通孔、孔）２２を形成する。コンタクトホール２２の底部では、基板１Ｃの主面の一部、例えばソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３の表面上の金属シリサイド層１２の一部や、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３上の金属シリサイド層１２の一部などが露出される。
【００９７】
次に、コンタクトホール２２内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）２３を形成する。プラグ２３を形成するには、例えば、コンタクトホール２２の内部（底部および側壁上）を含む絶縁膜２１上に、プラズマＣＶＤ法によりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア導体膜上にコンタクトホール２２を埋めるように形成し、絶縁膜２１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ２３を形成することができる。図面の簡略化のために、プラグ２３は、主導体膜とバリア導体膜を一体化して示してある。プラグ２３は、その底部でソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３の表面上の金属シリサイド層１２や、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３上の金属シリサイド層１２などと接して、電気的に接続される。
【００９８】
次に、図２２に示されるように、プラグ２３が埋め込まれた絶縁膜２１上に、絶縁膜２４を形成する。絶縁膜２４は、複数の絶縁膜の積層膜で形成することもできる。
【００９９】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜２４の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜２４上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリアメタル膜をＣＭＰ法により除去して、配線溝に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１００】
配線Ｍ１は、プラグ２３を介して、ＳＯＩ領域１Ａに形成されたＭＩＳＦＥＴ（ソース・ドレイン領域ＳＤ１又はゲート電極ＧＥ１）、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨに形成されたＭＩＳＦＥＴ（ソース・ドレイン領域ＳＤ２又はゲート電極ＧＥ２）、あるいは、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬに形成されたＭＩＳＦＥＴ（ソース・ドレイン領域ＳＤ３又はゲート電極ＧＥ３）などと電気的に接続されている。その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する。
【０１０１】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１０２】
本実施の形態の半導体装置は、ＳＯＩ領域１Ａとバルク領域１Ｂとを有しており、ＳＯＩ領域１Ａとバルク領域１Ｂのそれぞれに複数のＭＩＳＦＥＴが形成されている。ＳＯＩ領域１Ａは、半導体基板２（単結晶半導体領域）と絶縁層３と半導体層４（単結晶半導体領域）とが下から順に積層されたＳＯＩ構造を有する領域であり、絶縁層３の上部に位置する半導体層４（単結晶半導体領域）に、ＭＩＳＦＥＴが形成されている。このため、ＳＯＩ領域１Ａに形成された各ＭＩＳＦＥＴのチャネル領域は、絶縁層３上の半導体層４中に形成される。一方、バルク領域１Ｂは、基板の厚み方向全体（素子分離領域５，５ｂは除く）が半導体基板２（単結晶半導体領域）で構成された領域であり、この半導体基板２（単結晶半導体領域）に、ＭＩＳＦＥＴが形成されている。このため、バルク領域１Ｂに形成された各ＭＩＳＦＥＴのチャネル領域は、半導体基板２中に形成され、チャネル領域の下方（半導体基板２の厚み方向の途中）には、絶縁層３のような絶縁層（埋め込み絶縁層）は存在していない。
【０１０３】
本実施の形態の半導体装置およびその製造工程の主要な特徴の一つは、製造された半導体装置において、ＳＯＩ領域１Ａに形成されているＭＩＳＦＥＴのチャネル領域には不純物が導入されておらず、バルク領域１Ｂに形成されているＭＩＳＦＥＴのチャネル領域には不純物が導入されていることである。このため、本実施の形態の半導体装置の製造工程は、ＳＯＩ領域１Ａに形成されるＭＩＳＦＥＴのチャネル領域に不純物がイオン注入されないように行われることを、主要な特徴の一つとしている。また、本実施の形態の半導体装置の製造工程は、バルク領域１Ｂに形成されるＭＩＳＦＥＴのチャネル領域に不純物がイオン注入されるように行われることも、他の主要な特徴の一つとしている。これは、以下のような理由によるものである。
【０１０４】
半導体基板に不純物をイオン注入した場合、注入直後の段階では、注入された不純物がある程度ランダムに配置されていても、その後の種々の加熱工程で不純物が拡散（移動）すると、不純物のランダム配置が崩れ、注入直後に比べて不純物の分布に偏りが生じてしまう。すなわち、イオン注入した直後の段階では、注入した不純物の配置のランダム性が高くとも、その後の種々の加熱工程で不純物が拡散（移動）すると、不純物の配置のランダム性が低下してしまう。このことは、イオン注入が、ＭＩＳＦＥＴのしきい値調整用のチャネルドープイオン注入やウエル領域形成用のイオン注入である場合でも同様である。
【０１０５】
なお、不純物の配置のランダム性が高い状態では、微視的（原子配列のレベル）には、不純物は均一（規則的）に配置されているのではなく、ばらばら（ランダム）に存在しているが、微視的にランダムであるが故に、巨視的（チャネル領域のレベル）には、不純物は偏りなく同じように分布している。このため、不純物の配置のランダム性が高い状態では、チャネル領域同士を比べたときの不純物分布の違い（あるＭＩＳＦＥＴのチャネル領域の不純物分布と他のＭＩＳＦＥＴのチャネル領域の不純物分布との差）が小さく、ＭＩＳＦＥＴのしきい値のばらつきが小さい。
【０１０６】
しかしながら、不純物配置のランダム性が低下すると、この状態が崩れ、巨視的な不純物の分布（チャネル領域のレベルでの不純物分布）に偏りが生じてしまう。このため、チャネルドープイオン注入後に、熱拡散によってチャネルドープ不純物の配置のランダム性が低くなった状態では、チャネル領域同士を比べたときの不純物分布の違い（あるＭＩＳＦＥＴのチャネル領域の不純物分布と他のＭＩＳＦＥＴのチャネル領域の不純物分布との差）が大きくなり、ＭＩＳＦＥＴのしきい値のばらつきが大きくなってしまう。すなわち、ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態）が変動してしまい、ＭＩＳＦＥＴ毎にしきい値電圧が変動してしまうのである。半導体装置の性能を向上させるためには、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することが望まれる。なお、チャネル領域同士を比べたときの不純物分布の違い（ばらつき）が、上記ランダムばらつきに対応している。
【０１０７】
このため、チャネルドープイオン注入を行わず、チャネル領域に不純物を導入しないようにすれば、ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態）が変動しなくなるため、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することが可能になる。
【０１０８】
しかしながら、半導体基板に複数のＭＩＳＦＥＴを形成する場合に、全てのＭＩＳＦＥＴに対してチャネルドープイオン注入を全く行わなければ、ＭＩＳＦＥＴのしきい値電圧を調整することが困難となるため、半導体装置の性能向上を図ることが難しくなる。また、チャネルドープイオン注入を行わない場合でも、ウエル領域を形成するためのイオン注入の際に、チャネル領域にも不純物が導入される。このため、その後の種々の加熱工程で不純物が拡散（移動）すると、ウエル領域形成のためにチャネル領域に導入された不純物の配置のランダム性が低下して、ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態）が変動してしまい、ＭＩＳＦＥＴ毎にしきい値電圧が変動してしまう。また、半導体基板に形成された全てのＭＩＳＦＥＴに対して一律に同じ対策を施すと、ランダムばらつきが生じやすい素子と生じにくい素子とに同じ対策を施すことになるため、半導体装置全体の大幅な設計変更が必要となり、設計変更にともなう時間や労力やコストが大きくなってしまう。
【０１０９】
そこで、本実施の形態では、ＳＯＩ構造を有するＳＯＩ領域１ＡとＳＯＩ構造を有していないバルク領域１Ｂとを有する基板１Ｃに複数のＭＩＳＦＥＴを形成する。そして、半導体装置の製造工程（ＭＩＳＦＥＴ形成工程）を、ＳＯＩ領域１Ａに形成されるＭＩＳＦＥＴのチャネル領域に不純物がイオン注入されないように行う。これにより、製造された半導体装置においては、ＳＯＩ領域１Ａに形成されているＭＩＳＦＥＴのチャネル領域には不純物が導入されていない状態となる。
【０１１０】
ＳＯＩ領域１Ａに形成されたＭＩＳＦＥＴは、チャネル領域に不純物が導入されていないため、ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態）が変動することがなく、ＭＩＳＦＥＴ毎にしきい値電圧が変動するのを防止できる。
【０１１１】
ＳＯＩ領域１Ａでは、ＭＩＳＦＥＴのチャネル領域に不純物が導入されないようにしているため、ＳＯＩ領域１Ａでは、チャネルドープイオン注入を行わず、また、ウエル領域を形成するためのイオン注入も行わない。バルク領域１Ｂでは、半導体基板２にウエル領域を形成してそこにＭＩＳＦＥＴを形成するが、ＳＯＩ領域１Ａは、ＳＯＩ構造を有し、絶縁層３上の半導体層４にＭＩＳＦＥＴを形成するため、半導体層４にはウエル領域を形成しないで済む。すなわち、ウエル領域を形成しなくとも、ＳＯＩ領域１Ａの半導体層４に、素子分離領域５と絶縁層３とで区画された（囲まれた）領域を設け、そこにＭＩＳＦＥＴを形成することができるため、ＳＯＩ領域１Ａでは、半導体層４にウエル領域を形成するためのイオン注入を行わないで済む。
【０１１２】
また、ＳＯＩ領域１Ａでは、チャネルドープイオン注入を行わないが、ＳＯＩ領域１ＡはＳＯＩ構造を有しているため、チャネルドープイオン注入を行わなくとも、ＭＩＳＦＥＴのしきい値電圧を調整することが可能である。例えば、本実施の形態では、次のようにして、ＳＯＩ領域１ＡのＭＩＳＦＥＴのしきい値電圧を調整している。
【０１１３】
ＳＯＩ領域１Ａにおいて、半導体層４は、絶縁層３を介して半導体基板２と容量結合しているが、この容量結合の状態が変化すると、半導体層４に形成されたＭＩＳＦＥＴが影響を受けて、そのしきい値電圧が変化する。このことを利用し、本実施の形態では、上記図３のイオン注入Ｐ１で、ＳＯＩ領域１Ａの半導体基板２に不純物イオンを導入することにより、ＳＯＩ領域１Ａにおける絶縁層３の下部の基板領域（半導体領域６に対応）の不純物濃度を調整し、それによって上記容量結合（絶縁層３を介した半導体層４と半導体基板２の容量結合）の状態を制御することで、ＳＯＩ領域１ＡのＭＩＳＦＥＴのしきい値電圧を調整している。例えば、図３のイオン注入Ｐ１で半導体領域６にホウ素（Ｂ）などのｐ型の不純物を導入し、この半導体領域６のｐ型不純物濃度を高くするほど、半導体領域６の上方の半導体層４に形成されるｎチャネル型ＭＩＳＦＥＴのしきい値電圧の絶対値を大きくすることができる。このように、ＳＯＩ領域１Ａでは、チャネルドープイオン注入を行わなくとも、ＭＩＳＦＥＴのしきい値電圧を調整することが可能である。
【０１１４】
従って、ＳＯＩ領域１Ａでは、ＭＩＳＦＥＴのチャネル領域に不純物が導入されないようにすることができ、それによって、ＭＩＳＦＥＴ毎にしきい値電圧が変動するのを防止できる。
【０１１５】
しかしながら、本実施の形態とは異なり、全体がＳＯＩ構造を有するＳＯＩ基板に全てのＭＩＳＦＥＴを形成した構成の半導体装置では、ＭＩＳＦＥＴのチャネル領域に不純物が導入されないようにすることでＭＩＳＦＥＴ毎のしきい値電圧の変動は防止できるが、しきい値電圧の変動をある程度許容できるようなＭＩＳＦＥＴまでＳＯＩ基板に形成することになる。また、不純物配置のランダム性が低下しても、ゲート面積が大きいＭＩＳＦＥＴなどのように、しきい値電圧がそれほど変動しない場合もあるが、そのようなＭＩＳＦＥＴもＳＯＩ基板に形成することになる。この場合、しきい値電圧の変動をある程度許容できるようなＭＩＳＦＥＴ（あるいは不純物配置のランダム性が低下してもしきい値電圧がそれほど変動しないＭＩＳＦＥＴ）においても、ＳＯＩ基板に形成されたことによる特性上の制限が付加されることになる。例えば、ソース・ドレイン領域の厚みが制限されることで、ソース・ドレイン領域の抵抗が高くなり、オン電流が低くなりやすい。また、半導体装置を構成する半導体基板をＳＯＩ基板に置き換え、形成すべき全てのＭＩＳＦＥＴをこのＳＯＩ基板に形成し、かつ全てのＭＩＳＦＥＴのチャネル領域に不純物が導入されないようにすると、半導体装置全体の大幅な設計変更が必要となり、設計変更にともなう時間や労力やコストが大きくなってしまう。
【０１１６】
それに対して、本実施の形態では、ＳＯＩ領域１Ａとバルク領域１Ｂとを有する基板１Ｃを用い、この基板１ＣのＳＯＩ領域１Ａとバルク領域１Ｂとにそれぞれ複数のＭＩＳＦＥＴを形成している。この際、しきい値電圧の変動（ばらつき）を抑制することが重要なＭＩＳＦＥＴをＳＯＩ領域１Ａに形成し、ＳＯＩ領域１Ａに形成するＭＩＳＦＥＴに比べてしきい値電圧の変動（ばらつき）を許容できるＭＩＳＦＥＴをバルク領域１Ｂに形成することを、設計思想とする。また、不純物配置のランダム性が低下するとしきい値電圧が変動しやすい（ばらつきやすい）ＭＩＳＦＥＴをＳＯＩ領域１Ａに形成し、ＳＯＩ領域１Ａに形成するＭＩＳＦＥＴに比べて、不純物配置のランダム性が低下してもしきい値電圧が変動しにくい（ばらつきやすい）ＭＩＳＦＥＴをバルク領域１Ｂに形成することを、設計思想とする。
【０１１７】
そして、本実施の形態の半導体装置では、バルク領域１Ｂに形成されているＭＩＳＦＥＴのチャネル領域には不純物が導入されている。すなわち、本実施の形態の半導体装置の製造工程は、バルク領域１Ｂに形成されるＭＩＳＦＥＴのチャネル領域に不純物がイオン注入されるように行う。
【０１１８】
バルク領域１Ｂにおいて、ＭＩＳＦＥＴのチャネル領域に不純物が導入されているのは、チャネルドープイオン注入を行い、また、ウエル領域を形成するためのイオン注入を行っているためである。バルク領域１Ｂの半導体基板２に、ウエル領域を形成するためのイオン注入とチャネルドープイオン注入のいずれも行わずにＭＩＳＦＥＴを形成すると、形成されたＭＩＳＦＥＴの特性が低下する虞がある。しかしながら、本実施の形態では、バルク領域１Ｂに形成されたＭＩＳＦＥＴのチャネル領域には不純物が導入されており、バルク領域１Ｂにおいて、チャネルドープイオン注入や、ウエル領域を形成するためのイオン注入を行っているため、バルク領域１Ｂの半導体基板２にＭＩＳＦＥＴを的確に形成することができる。また、形成したＭＩＳＦＥＴの特性を高めることができる。また、ＭＩＳＦＥＴのしきい値電圧を所望の値に容易に制御することができる。
【０１１９】
また、バルク領域１Ｂに形成されたＭＩＳＦＥＴは、ＳＯＩ領域１Ａに形成されたことによる特性上の制限が付加されることがないため、特性（チャネル不純物のランダムばらつきに影響される特性以外の特性）の向上を図ることができる。例えば、ソース・ドレイン領域の厚みを厚くすることが容易であり、ソース・ドレイン領域の抵抗を低くして、オン電流を向上させることが可能である。
【０１２０】
但し、バルク領域１Ｂに形成したＭＩＳＦＥＴは、チャネル領域に不純物が導入されているため、ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態）が変動する虞がある。しかしながら、バルク領域１Ｂには、半導体装置に形成すべきＭＩＳＦＥＴのうち、しきい値電圧の変動をある程度許容できるＭＩＳＦＥＴを形成し、しきい値電圧の変動を抑制することが重要なＭＩＳＦＥＴはＳＯＩ領域１Ａに形成する。あるいは、バルク領域１Ｂには、半導体装置に形成すべきＭＩＳＦＥＴのうち、不純物配置のランダム性が低下してもしきい値電圧があまり変動しないＭＩＳＦＥＴを形成し、不純物配置のランダム性が低下するとしきい値電圧が変動しやすい（ばらつきやすい）ＭＩＳＦＥＴはＳＯＩ領域１Ａに形成する。これにより、バルク領域１Ｂに形成したＭＩＳＦＥＴにおいて、ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態）が変動したとしても、それによって生じる不具合を抑制または防止することができる。
【０１２１】
また、本実施の形態では、半導体装置を構成する半導体基板を、ＳＯＩ領域１Ａとバルク領域１Ｂとを有する基板１Ｃに置き換え、形成すべき全てのＭＩＳＦＥＴのうち、一部（しきい値電圧の変動を抑制することが重要なＭＩＳＦＥＴ）をＳＯＩ領域１Ａに形成し、残りをバルク領域１Ｂに形成している。このため、半導体装置の設計変更が少なくて済み、設計変更にともなう時間や労力やコストを抑制することができる。
【０１２２】
このように、本実施の形態では、ＳＯＩ領域１Ａとバルク領域１Ｂとを有する基板１Ｃを用い、ＳＯＩ領域１Ａとバルク領域１Ｂのそれぞれに複数のＭＩＳＦＥＴを形成するが、ＳＯＩ領域１Ａに形成したＭＩＳＦＥＴのチャネル領域には不純物が導入され、バルク領域１Ｂに形成されたＭＩＳＦＥＴのチャネル領域には不純物が導入されているようにすることが重要である。
【０１２３】
また、本実施の形態では、ＳＯＩ領域１Ａでは、エクステンション領域ＥＸ１を形成するためのイオン注入とソース・ドレイン領域ＳＤ１を形成するためのイオン注入を行うが、ハロー領域を形成するためのイオン注入（ハローイオン注入）は行わない。一方、バルク領域１Ｂでは、ハロー領域を形成するためのイオン注入（ハローイオン注入Ｐ５ａ，Ｐ６ａ）を行う。
【０１２４】
ハローイオン注入によって、ハロー領域はチャネル領域（ゲート電極の直下の領域）の近くに形成される。このため、ＳＯＩ領域１Ａにおいて、ハロー領域を形成するためのイオン注入（ハローイオン注入）を行った場合、チャネルドープイオン注入と、ウエル領域を形成するためのイオン注入とを行わなかったとしても、ハローイオン注入で導入した不純物に起因して、ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態）が変動する可能性がある。これは、ＭＩＳＦＥＴ毎のしきい値電圧の変動を招く可能性がある。
【０１２５】
それに対して、本実施の形態においては、ＳＯＩ領域１Ａでは、ハローイオン注入を行わないため、ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態）が変動するのを、更に的確に防止できる。これにより、ＳＯＩ領域１Ａに形成されたＭＩＳＦＥＴのしきい値電圧の変動を、更に的確に防止できる。
【０１２６】
また、ＳＯＩ領域１Ａでは、絶縁層３上の半導体層４にエクステンション領域ＥＸ１を形成しているため、ＳＯＩ領域１Ａに形成したＭＩＳＦＥＴは、バルク領域１Ｂに形成したＭＩＳＦＥＴに比べて、パンチスルー（短チャネル効果）が生じにくい。このため、ＳＯＩ領域１Ａでは、ハロー領域を形成するためのイオン注入（ハローイオン注入）を行わなくとも、絶縁層３上の半導体層４にエクステンション領域ＥＸ１を形成していることで、パンチスルー（短チャネル効果）を抑制または防止することができる。一方、バルク領域１Ｂでは、半導体基板２にエクステンション領域ＥＸ２，ＥＸ３を形成しているため、バルク領域１Ｂに形成したＭＩＳＦＥＴは、ＳＯＩ領域１Ａに形成したＭＩＳＦＥＴに比べて、パンチスルー（短チャネル効果）が生じやすい。このため、バルク領域１ＢにＭＩＳＦＥＴを形成する際には、ハロー領域ＨＯ２，ＨＯ３も形成することで、パンチスルー（短チャネル効果）を抑制または防止することができる。
【０１２７】
このように、本実施の形態では、ＳＯＩ領域１Ａとバルク領域１Ｂとを有する基板１Ｃを用い、半導体装置に形成すべきＭＩＳＦＥＴを、ＳＯＩ領域１Ａとバルク領域１Ｂとに振り分け、ＳＯＩ領域１Ａでは、ＭＩＳＦＥＴ毎にチャネル領域の状態（不純物の配置状態）が変動しないようにするために、必要最低限のイオン注入（エクステンション領域形成用のイオン注入およびソース・ドレイン領域形成用のイオン注入）のみを行う。一方、バルク領域１Ｂでは、チャネル領域の状態（不純物の配置状態）が変動する可能性はあっても、それ以外の特性の向上を優先して、エクステンション領域形成用のイオン注入およびソース・ドレイン領域形成用のイオン注入に加えて、特性向上に必要なイオン注入（チャネルドープイオン注入、ウエル領域形成用のイオン注入およびハローイオン注入）も行う。そして、しきい値電圧の変動を抑制することが重要なＭＩＳＦＥＴをＳＯＩ領域１Ａに配置し、ＳＯＩ領域１Ａに形成するＭＩＳＦＥＴに比べてしきい値電圧の変動を許容できるＭＩＳＦＥＴをバルク領域１Ｂに配置することで、半導体装置全体の性能を向上させることができる。
【０１２８】
なお、ＳＯＩ領域１Ａに形成されたＭＩＳＦＥＴのチャネル領域には不純物が導入されていないが、これは不純物を意図的には導入（添加、ドープ）していないことを意味する。このため、意図しない極微量の不純物が含まれる場合を除外するものではない。一方、バルク領域１Ｂに形成されたＭＩＳＦＥＴのチャネル領域には不純物が導入されているが、これは、不純物を意図的に導入（添加、ドープ）したことを意味する。このため、バルク領域１Ｂに形成されたＭＩＳＦＥＴのチャネル領域の不純物濃度は、ＳＯＩ領域１Ａに形成されたＭＩＳＦＥＴのチャネル領域の不純物濃度よりも十分に大きい。
【０１２９】
（実施の形態２）
本実施の形態は、上記実施の形態１の変形例に対応している。図２３〜図２８は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０１３０】
本実施の形態２においては、多結晶シリコン膜（ドープトポリシリコン膜）のようなシリコン膜８と窒化シリコン膜などの絶縁膜９を形成して上記実施の形態１の上記図９と同様の図２３の構造を得るまでは、上記実施の形態１と同様の工程を行う。但し、上記実施の形態１では、ＳＯＩ領域１Ａに形成するＭＩＳＦＥＴのしきい値を制御するために、ＳＯＩ基板１の半導体基板２にイオン注入Ｐ１で不純物イオンが導入していたが、本実施の形態では、このイオン注入Ｐ１は行なわなくともよい。このため、シリコン膜８およびその上の絶縁膜９を形成する工程までにおいて、上記フォトレジストパターンＰＲ１の形成工程と上記イオン注入Ｐ１とを行なわない点が、本実施の形態の製造工程は、上記実施の形態１の製造工程と相違し、それ以外は同様である。
【０１３１】
シリコン膜８およびその上の絶縁膜９を形成した後、本実施の形態では、図２４に示されるように、フォトレジストパターンＰＲ１１を基板１Ｃの主面上にフォトリソグラフィ技術を用いて形成する。このフォトレジストパターンＰＲ１１は、バルク領域１Ｂを覆い、かつ、ＳＯＩ領域１Ａを露出するように形成される。
【０１３２】
次に、フォトレジストパターンＰＲ１１をエッチングマスクとして用いて、ＳＯＩ領域１Ａにおいて、絶縁膜９の全部と、シリコン膜８の一部（上部）とを除去する。この際、ＳＯＩ領域１Ａでは、絶縁膜９は全部除去するが、シリコン膜８は、厚み方向の一部（上部）を除去し、エッチング後にシリコン膜８が層状に残存するようにし、一方、バルク領域１Ｂでは、フォトレジストパターンＰＲ１１がエッチングマスクとして機能するため、絶縁膜９およびシリコン膜８は除去されずに残存する。ＳＯＩ領域１Ａに残存するシリコン膜８を、以下ではシリコン膜８ａと称することとする。図２４には、この段階が示されている。
【０１３３】
エッチングの前と後とを比べると、ＳＯＩ領域１Ａではシリコン膜８の厚みが薄くなり、バルク領域１Ｂではシリコン膜８の厚みは変わらない。従って、エッチング前は、ＳＯＩ領域１Ａのシリコン膜８の厚みとバルク領域１Ｂのシリコン膜８の厚みがほぼ同じであったが、エッチング後は、ＳＯＩ領域１Ａのシリコン膜８ａの厚みは、バルク領域１Ｂのシリコン膜８の厚みよりも薄くなる。エッチング後において、ＳＯＩ領域１Ａのシリコン膜８ａの厚みは例えば１０〜２０ｎｍ程度とすることができ、また、バルク領域１Ｂのシリコン膜８の厚みは例えば１００〜１２０ｎｍ程度とすることができる。その後、フォトレジストパターンＰＲ１１は除去される。
【０１３４】
次に、図２５に示されるように、基板１Ｃ上に、メタルゲート電極用の金属膜３１を形成する。金属膜３１は、ＳＯＩ領域１Ａではシリコン膜８ａ上に形成され、バルク領域１Ｂでは絶縁膜９上に形成される。
【０１３５】
ここで用いられる金属膜３１は、金属伝導を示す導電膜であり、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も使用可能であり、これらを総称して金属膜３１と呼ぶものとする。このため、金属膜３１は、金属級に抵抗率が低い。金属膜３１としては、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タングステン（Ｗ）膜、または窒化タングステン（ＷＮ）膜などを用いることができる。
【０１３６】
次に、図２６に示されるように、フォトレジストパターンＰＲ１２を基板１Ｃの主面上（すなわち金属膜３１上）にフォトリソグラフィ技術を用いて形成する。このフォトレジストパターンＰＲ１２は、ＳＯＩ領域１Ａを覆い、かつ、バルク領域１Ｂを露出するように形成される。
【０１３７】
次に、フォトレジストパターンＰＲ１２をエッチングマスクとして用いて、バルク領域１Ｂの金属膜３１を除去する。これにより、バルク領域１Ｂでは絶縁膜９が露出されるが、ＳＯＩ領域１Ａでは、フォトレジストパターンＰＲ１２がエッチングマスクとして機能するため、金属膜３１は除去されずに残存する。
【０１３８】
次に、形成すべきゲート電極と同様のパターン形状を有するフォトレジストパターン（図示せず）を基板１Ｃ上（すなわちＳＯＩ領域１Ａの金属膜３１上およびバルク領域１Ｂの絶縁膜９上）にフォトリソグラフィ技術を用いて形成する。それから、このフォトレジストパターンをエッチングマスクとして用いることにより、ＳＯＩ領域１Ａにおいて、金属膜３１およびシリコン膜８ａをドライエッチングしてパターニングすることによりゲート電極ＧＥ１を形成し、バルク領域１Ｂにおいて、絶縁膜９およびシリコン膜８をドライエッチングしてパターニングすることによりゲート電極ＧＥ２，ＧＥ３を形成する。その後、このフォトレジストパターンは除去される。図２７は、この段階が示されている。
【０１３９】
本実施の形態では、図２７に示されるように、ＳＯＩ領域１Ａに形成されたゲート電極ＧＥ１は、パターニングされたシリコン膜８ａ（下層側）および金属膜３１（上層側）の積層構造（積層膜）によって形成され、バルク領域１Ｂに形成されたゲート電極ＧＥ２，ＧＥ３は、パターニングされたシリコン膜８によって形成される。
【０１４０】
上記実施の形態１と同様、本実施の形態においても、ゲート電極ＧＥ１は、ＳＯＩ領域１Ａにおいて、半導体層４上にゲート絶縁膜７ａを介して形成される。同様に、ゲート電極ＧＥ２は、バルク領域１Ｂの高耐圧ＭＩＳ形成領域１ＢＨにおいて、半導体基板２（ｐ型ウエルＰＷ１）上にゲート絶縁膜７ｂを介して形成される。同様に、ゲート電極ＧＥ３は、バルク領域１Ｂの低耐圧ＭＩＳ形成領域１ＢＬにおいて、半導体基板２（ｐ型ウエルＰＷ２）上にゲート絶縁膜７ｃを介して形成される。
【０１４１】
また、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成するためにシリコン膜８，８ａをドライエッチングする際には、各領域（ＳＯＩ領域１Ａおよびバルク領域１Ｂ）のゲート絶縁膜が露出した段階でエッチングを停止し、基板１Ｃ（ＳＯＩ領域１Ａの半導体層４およびバルク領域１Ｂの半導体基板２）が過剰にエッチングされないようにすることが好ましく、この条件を満たすように、金属膜３１の形成膜厚を最適化しておくことが好ましい。その後、絶縁膜９はエッチングなどにより除去される。
【０１４２】
また、他の形態として、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成する際に、まずフォトレジストパターンＰＲ１３をエッチングマスクとして用いて金属膜３１および絶縁膜９をパターニング（ドライエッチング）してから、パターニングされた絶縁膜９および金属膜３１をマスクとして用いてシリコン膜８，８ａをパターニング（ドライエッチング）することもできる。
【０１４３】
ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成した後の工程は、上記実施の形態１と同様である。すなわち、上記エクステンション領域ＥＸ１，ＥＸ２，ＥＸ３を形成し、上記ハロー領域ＨＯ２，ＨＯ３を形成し、上記サイドウォールＳＷを形成し、上記エピタキシャル成長層１０を形成し、上記ソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３を形成し、上記金属シリサイド層１２を形成する。それから、上記絶縁膜２１を形成し、上記コンタクトホール２２を形成し、上記プラグ２３を形成し、上記絶縁膜２４を形成し、上記配線Ｍ１を形成する。図２８は、本実施の形態において、配線Ｍ１形成工程までを行った段階の要部断面図であり、上記実施の形態１の上記図２２に対応するものである。但し、本実施の形態では、ゲート電極ＧＥ１が、シリコン膜８ａとシリコン膜８ａ上の金属膜３１との積層構造を有しているため、ゲート電極ＧＥ１上には、上記エピタキシャル成長層１０および上記金属シリサイド層１２は形成されない。
【０１４４】
本実施の形態は、ＳＯＩ領域１Ａに形成するゲート電極ＧＥ１が、シリコン膜８ａとシリコン膜８ａ上の金属膜３１との積層構造を有している点が、上記実施の形態１と相違している。
【０１４５】
上記実施の形態１では、ＳＯＩ領域１Ａにおける絶縁層３の下部の基板領域（上記半導体領域６）の不純物濃度を調整することによって、ＳＯＩ領域１ＡのＭＩＳＦＥＴのしきい値電圧を調整している。一方、本実施の形態では、ゲート電極ＧＥ１を、シリコン膜８ａとシリコン膜８ａ上の金属膜３１との積層構造とし、金属膜３１の材料を各種金属材料から選択することで、金属膜３１の仕事関数を調整することができるため、ゲート電極ＧＥ１を有するＭＩＳＦＥＴのしきい値電圧を制御することが可能である。
【０１４６】
このように、上記実施の形態１と同様、本実施の形態においても、ＳＯＩ領域１Ａでは、チャネルドープイオン注入を行わなくとも、ＭＩＳＦＥＴのしきい値電圧を調整することが可能である。また、金属膜３１の材料の種類でＳＯＩ領域１ＡのＭＩＳＦＥＴのしきい値電圧を調整することができるため、本実施の形態では、上記イオン注入Ｐ１によって上記半導体領域６を形成しなくともよい。
【０１４７】
（実施の形態３）
図２９〜図３２は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０１４８】
本実施の形態では、図２９に示されるように、まず、単結晶シリコンなどからなる半導体基板２を準備する。それから、半導体基板２の主面（表面）に酸化シリコン膜などの表面保護用の絶縁膜４１を形成してから、絶縁膜４１上に、窒化シリコン膜などのハードマスク用の絶縁膜４２を形成する。
【０１４９】
次に、図３０に示されるように、バルク領域１Ｂを覆い、かつＳＯＩ領域１Ａを露出するようなフォトレジストパターンＰＲ２１を絶縁膜４２上にフォトリソグラフィ技術を用いて形成してから、このフォトレジストパターンＰＲ２１をエッチングマスクとして用いて、ＳＯＩ領域１Ａの絶縁膜４２をエッチングして除去する。
【０１５０】
次に、フォトレジストパターンＰＲ２１をイオン注入阻止マスクとして用いて、ＳＯＩ領域１Ａの半導体基板２に酸素イオンをイオン注入する。この酸素イオンのイオン注入を、図３０では、を矢印で模式的に示し、以下ではイオン注入Ｐ１１と称することとする。また、図３０では、イオン注入Ｐ１１で導入された酸素イオンを、×印で模式的に示し、符号４３を付してある。イオン注入Ｐ１１の際、フォトレジストパターンＰＲ２１は、バルク領域１Ｂへのイオン注入阻止マスクとして機能するため、バルク領域１Ｂの半導体基板２には、酸素イオンは導入（イオン注入）されない。イオン注入Ｐ１１の後、フォトレジストパターンＰＲ２１は除去される。
【０１５１】
イオン注入Ｐ１１では、半導体基板２の表面（半導体基板２と絶縁膜４１との界面）から所定の深さ位置に酸素イオンが局所的に注入（導入）されるように、イオン注入エネルギーを調整する。例えば、酸素イオンを１００ｋｅＶの注入エネルギーで１×１０１６ｃｍ−２の注入量で注入する。これにより、半導体基板２の表面から所定の深さ位置（例えば５０ｎｍ程度）までは、酸素イオンが注入されないようにすることができる。
【０１５２】
次に、半導体基板２に対して熱処理を施すことで、上記イオン注入Ｐ１１で導入された酸素イオン４３を半導体基板２と反応させて、図３１に示されるように、酸化シリコンからなる絶縁層３ａを形成する。この熱処理は、例えば、１１００℃程度で６時間程度の熱処理とすることができる。上記イオン注入Ｐ１１において酸素イオン４３はＳＯＩ領域１Ａの半導体基板２には注入されるが、バルク領域１Ｂの半導体基板２には注入されないため、絶縁層３ａは、ＳＯＩ領域１Ａの半導体基板２中に形成されるが、バルク領域１Ｂの半導体基板２には形成されない。
【０１５３】
ＳＯＩ領域１Ａにおいて、絶縁層３ａは、半導体基板２の表面ではなく、半導体基板２の表面から所定の深さ位置に形成される。すなわち、ＳＯＩ領域１Ａにおいて、半導体基板２の厚み方向の内部（途中）に絶縁層３ａが形成された状態となる。このため、絶縁層３ａの上部には、所定の厚みの半導体基板２が残存し、絶縁層３ａの下部にも半導体基板２が残存し、絶縁層３ａの主面（表面）は半導体基板２の主面（表面）に略平行である。
【０１５４】
ＳＯＩ領域１Ａにおいて、絶縁層３ａの上部の半導体基板２を、以下では半導体層４ａと称することとする。半導体層４ａは、半導体基板２と同様の構成を有しており、半導体基板２が単結晶シリコンからなる場合は、半導体層４ａも単結晶シリコンからなる。半導体層４ａの厚みは、好ましくは１０〜３０ｎｍ程度とすることができる。また、絶縁層３ａの厚みは、例えば２０〜６０ｎｍ程度とすることができ、絶縁層３ａの下部の半導体基板２の厚みは、例えば３００〜７５０μｍ程度とすることができる。
【０１５５】
以下では、内部に絶縁層３ａを形成した半導体基板２全体を、基板１Ｃ１と称することとする。ＳＯＩ領域１Ａにおいては、基板１Ｃ１は、半導体基板２とその上の絶縁層３ａとその上の半導体層４ａとの積層構造（ＳＯＩ構造）を有し、バルク領域１Ｂにおいては、基板１Ｃ１は、ＳＯＩ構造を有さずに、半導体基板２で構成されている。
【０１５６】
次に、図３２に示されるように、バルク領域１Ｂの絶縁膜４２を除去してから、基板１Ｃ１に素子分離領域（素子分離構造）５を、上記実施の形態１と同様にして形成する。この素子分離領域５は、素子分離溝５ａに埋め込まれた絶縁体（例えば酸化シリコン）により形成されている。
【０１５７】
ＳＯＩ領域１Ａにおいて、素子分離溝５ａおよびそれを埋めている素子分離領域５は、半導体層４ａおよび絶縁層３ａを貫通して、その底部が半導体基板２に達しており、素子分離領域５の下部は、半導体基板２内に位置している。バルク領域１Ｂにおいて、素子分離溝５ａおよびそれを埋めている素子分離領域５は、半導体基板２に形成されている。
【０１５８】
以降の工程（素子分離領域５形成工程よりも後の工程）は、上記実施の形態１または上記実施の形態２と基本的には同じである。このため、製造された半導体装置の構成も、上記実施の形態１または上記実施の形態２と基本的には同じである。但し、本実施の形態では、バルク領域１Ｂに絶縁層３ａは形成されていないため、上記図４の工程（バルク領域１Ｂの上記半導体層４および上記絶縁層３を除去する工程）は、本実施の形態では行わない。すなわち、基板１Ｃ１は上記基板１Ｃに相当し、絶縁層３ａは上記絶縁層３に相当し、半導体層４ａは上記半導体層４に相当する。
【０１５９】
本実施の形態の基板１Ｃ１を用いて上記実施の形態１の製造工程を行う場合は、上記実施の形態１の製造工程の説明において、上記基板１Ｃを基板１Ｃ１と読み替え、上記絶縁層３を絶縁層３ａと読み替え、上記半導体層４を半導体層４ａと読み替えればよい。上記イオン注入Ｐ１は、基板１Ｃ１のＳＯＩ領域１Ａの半導体基板２（絶縁層３ａの下部の半導体基板２）に対して行ない、ＳＯＩ領域１Ａの半導体層４ａ（絶縁層３ａの上部の半導体層４ａ）には、不純物イオンが注入されないようにする。本実施の形態の基板１Ｃ１を用いて上記実施の形態２の製造工程を行う場合は、上記実施の形態２の製造工程の説明において、上記基板１Ｃを基板１Ｃ１と読み替え、上記絶縁層３を絶縁層３ａと読み替え、上記半導体層４を半導体層４ａと読み替えればよい。
【０１６０】
本実施の形態は、高価なＳＯＩ基板を用いなくとも、ＳＯＩ領域１Ａとバルク領域１Ｂとを有する基板１Ｃ１を用意することができる。このため、上記実施の形態１，２で得られる効果に加えて、更に、半導体装置の製造コストを低減することができる。
【０１６１】
（実施の形態４）
図３３〜図３７は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０１６２】
本実施の形態では、図３３に示されるように、まず、単結晶シリコンなどからなる半導体基板２を準備する。それから、半導体基板２の主面（表面）に酸化シリコン膜などの表面保護用の絶縁膜５１を形成する。
【０１６３】
次に、バルク領域１Ｂを覆い、かつＳＯＩ領域１Ａを露出するようなフォトレジストパターン（図示せず）を絶縁膜５１上にフォトリソグラフィ技術を用いて形成してから、このフォトレジストパターンをエッチングマスクとして用いて、図３４に示されるように、ＳＯＩ領域１Ａの絶縁膜５１をエッチングして除去する。その後、このフォトレジストパターンは除去する。
【０１６４】
これにより、ＳＯＩ領域１Ａにおいては、半導体基板２の表面（単結晶シリコン面）が露出され、バルク領域１Ｂにおいては、半導体基板２の表面上に絶縁膜５１が存在した状態となる。
【０１６５】
次に、ＳＯＩ領域１Ａにおける半導体基板２の表面（単結晶シリコン面）上に、エピタキシャル成長により、半導体層４ｂを形成する。半導体層４ｂは、半導体基板２とは異なる半導体材料（の単結晶）からなり、例えば、シリコンゲルマニウム混晶、シリコンカーバイド混晶、またはガリウムヒ素などからなる。半導体層４ｂは、絶縁膜５１上には形成されないため、バルク領域１Ｂには形成されない。図３４は、この段階が示されている。
【０１６６】
次に、図３５に示されるように、バルク領域１Ｂを覆い、かつＳＯＩ領域１Ａを露出するようなフォトレジストパターンＰＲ３１をバルク領域１Ｂの絶縁膜５１上にフォトリソグラフィ技術を用いて形成する。それから、このフォトレジストパターンＰＲ３１をイオン注入阻止マスクとして用いて、ＳＯＩ領域１Ａの半導体基板２に酸素イオンをイオン注入する。この酸素イオンのイオン注入を、図３５では、を矢印で模式的に示し、以下ではイオン注入Ｐ１１ａと称することとする。また、図３５では、イオン注入Ｐ１１ａで導入された酸素イオンを、×印で模式的に示し、符号４３ａを付してある。イオン注入Ｐ１１ａの前に、ＳＯＩ領域１Ａの半導体層４ｂの表面に表面保護用の絶縁膜（図示せず）を形成してから、イオン注入Ｐ１１ａを行なうこともできる。イオン注入Ｐ１１ａの際、フォトレジストパターンＰＲ３１は、バルク領域１Ｂへのイオン注入阻止マスクとして機能するため、バルク領域１Ｂの半導体基板２には、酸素イオンは導入（イオン注入）されない。イオン注入Ｐ１１ａの後、フォトレジストパターンＰＲ３１は除去される。
【０１６７】
イオン注入Ｐ１１ａでは、半導体層４ｂの少なくとも上層部分には酸素イオンが注入されないようにする。すなわち、ＳＯＩ領域１Ａにおいて、半導体層４ｂの表面から所定の深さ位置に酸素イオンが局所的に注入（導入）されるように、イオン注入エネルギーを調整する。例えば、酸素イオンを１００ｋｅＶの注入エネルギーで１×１０１６ｃｍ−２の注入量で注入する。これにより、半導体層４ｂの表面から所定の深さ位置（例えば５０ｎｍ程度）までは、酸素イオンが注入されないようにすることができる。
【０１６８】
次に、半導体基板２に対して熱処理を施すことで、上記イオン注入Ｐ１１ａで導入された酸素イオン４３ａを半導体基板２や半導体層４ｂと反応させて、図３６に示されるように、酸化物からなる絶縁層３ｂを形成する。この熱処理は、例えば、１１００℃程度で６時間程度の熱処理とすることができる。上記イオン注入Ｐ１１ａにおいて酸素イオン４３ａはＳＯＩ領域１Ａの半導体基板２（場合によっては半導体層４ｂの下層部分も）には注入されるが、バルク領域１Ｂの半導体基板２には注入されないため、絶縁層３ｂは、ＳＯＩ領域１Ａの半導体基板２に形成されるが、バルク領域１Ｂの半導体基板２には形成されない。
【０１６９】
ＳＯＩ領域１Ａにおいて、絶縁層３ｂは、半導体層４ｂの表面ではなく、半導体層４ｂの表面から所定の深さ位置に形成される。すなわち、ＳＯＩ領域１Ａにおいて、半導体基板２および半導体層４ｂの積層構造の厚み方向の内部（途中）に絶縁層３ｂが形成された状態となる。この際、絶縁層３ｂの上部には、所定の厚みの半導体層４ｂが残存し、絶縁層３ｂの下部にも半導体基板２が残存し、絶縁層３ｂの主面（表面）は半導体基板２の主面（表面）に略平行である。
【０１７０】
絶縁層３ｂの上部の半導体層４ｂの厚みは、好ましくは２０〜４０ｎｍ程度とすることができる。また、絶縁層３ｂの厚みは、例えば１０〜５０ｎｍ程度とすることができ、絶縁層３ｂの下部の半導体基板２の厚みは、例えば３００〜７５０μｍ程度とすることができる。
【０１７１】
以下では、半導体層４ｂおよび絶縁層３ｂを形成した半導体基板２全体を、基板１Ｃ２と称することとする。ＳＯＩ領域１Ａにおいては、基板１Ｃ２は、半導体基板２とその上の絶縁層３ｂとその上の半導体層４ｂとの積層構造（ＳＯＩ構造）を有し、バルク領域１Ｂにおいては、基板１Ｃ２は、ＳＯＩ構造を有さずに、半導体基板２で構成されている。
【０１７２】
次に、図３７に示されるように、バルク領域１Ｂの絶縁膜５１を除去してから、基板１Ｃ２に素子分離領域（素子分離構造）５を、上記実施の形態１と同様にして形成する。この素子分離領域５は、素子分離溝５ａに埋め込まれた絶縁体（例えば酸化シリコン）により形成されている。
【０１７３】
ＳＯＩ領域１Ａにおいて、素子分離溝５ａおよびそれを埋めている素子分離領域５は、半導体層４ｂおよび絶縁層３ｂを貫通して、その底部が半導体基板２に達しており、素子分離領域５の下部は、半導体基板２内に位置している。バルク領域１Ｂにおいて、素子分離溝５ａおよびそれを埋めている素子分離領域５は、半導体基板２に形成されている。
【０１７４】
以降の工程（素子分離領域５形成工程よりも後の工程）は、上記実施の形態１または上記実施の形態２と基本的には同じである。このため、製造された半導体装置の構成も、上記実施の形態１または上記実施の形態２と基本的には同じである。但し、本実施の形態では、バルク領域１Ｂに絶縁層３ｂは形成されていないため、上記図４の工程（バルク領域１Ｂの上記半導体層４および上記絶縁層３を除去する工程）は、本実施の形態では行わない。すなわち、基板１Ｃ２は上記基板１Ｃに相当し、絶縁層３ｂは上記絶縁層３に相当し、半導体層４ｂは上記半導体層４に相当する。
【０１７５】
本実施の形態の基板１Ｃ２を用いて上記実施の形態１の製造工程を行う場合は、上記実施の形態１の製造工程の説明において、上記基板１Ｃを基板１Ｃ２と読み替え、上記絶縁層３を絶縁層３ｂと読み替え、上記半導体層４を半導体層４ｂと読み替えればよい。上記イオン注入Ｐ１は、基板１Ｃ２のＳＯＩ領域１Ａの半導体基板２（絶縁層３ｂの下部の半導体基板２）に対して行ない、ＳＯＩ領域１Ａの半導体層４ｂ（絶縁層３ｂの上部の半導体層４ｂ）には、不純物イオンが注入されないようにする。本実施の形態の基板１Ｃ２を用いて上記実施の形態２の製造工程を行う場合は、上記実施の形態２の製造工程の説明において、上記基板１Ｃを基板１Ｃ２と読み替え、上記絶縁層３を絶縁層３ｂと読み替え、上記半導体層４を半導体層４ｂと読み替えればよい。
【０１７６】
本実施の形態は、高価なＳＯＩ基板を用いなくとも、ＳＯＩ領域１Ａとバルク領域１Ｂとを有する基板１Ｃ２を用意することができる。このため、上記実施の形態１，２で得られる効果に加えて、更に、半導体装置の製造コストを低減することができる。
【０１７７】
また、本実施の形態では、ＳＯＩ領域１Ａの半導体層４ｂを、半導体基板２とは異なる半導体材料（の単結晶）、例えば、シリコンゲルマニウム混晶、シリコンカーバイド混晶、またはガリウムヒ素などで形成したことにより、ＳＯＩ領域１Ａに形成する回路の特性をより向上させることが可能になる。また、ＳＯＩ領域１Ａの半導体層４ｂを、直接遷移型の半導体材料や半導体超格子構造、例えばＧａＡｓ、ＩｎＰ、ＧａＮ、ＡｌＧａＡｓ、ＧａＰ、Ｓｉ／Ｇｅ超格子、などで形成すれば、ＳＯＩ領域１Ａに形成する回路に、光通信、発光または受光機能などを持たせることができる。
【０１７８】
（実施の形態５）
図３８は、上記実施の形態１〜４を適用した本実施の形態の半導体チップ（半導体装置）ＣＰ１の全体構成を示す平面図である。
【０１７９】
図３８に示される本実施の形態の半導体チップ（半導体装置）ＣＰ１は、ＳＲＡＭ（Static Random Access Memory）などのメモリセルアレイが形成されたメモリ領域（メモリ回路領域、メモリセルアレイ領域、ＳＲＡＭ領域）ＭＲＹと、メモリ以外の回路（周辺回路）が形成された周辺回路領域ＰＣＲとを有している。周辺回路領域ＰＣＲは、例えば、アナログ回路が形成されたアナログ回路領域や、制御回路（論理回路）が形成されたＣＰＵ領域などを含んでいる。メモリ領域ＭＲＹと周辺回路領域ＰＣＲとの間や、周辺回路領域ＰＣＲ同士の間は、半導体チップＣＰ１の内部配線層を介して必要に応じて電気的に接続されている。また、半導体チップＣＰ１の主面（表面）の周辺部には、半導体チップＣＰ１の主面の四辺に沿って複数のパッド電極ＰＤが形成されている。各パッド電極ＰＤは、半導体チップＣＰ１の内部配線層を介してメモリ領域ＭＲＹや周辺回路領域ＰＣＲなどに電気的に接続されている。図３８は、平面図であるが、理解を簡単にするために、ＳＯＩ構造を有するＳＯＩ領域１Ａにハッチングを付して示してある。
【０１８０】
本実施の形態の半導体チップ（半導体装置）ＣＰ１に上記実施の形態１〜４を適用する場合、メモリ領域ＭＲＹを上記ＳＯＩ領域１Ａに形成（配置）し、周辺回路領域ＰＣＲを上記バルク領域１Ｂに形成（配置）する。すなわち、メモリ領域ＭＲＹと、メモリ以外の回路が形成された周辺回路領域ＰＣＲとを有する半導体チップＣＰ１を構成する基板を、ＳＯＩ領域１Ａとバルク領域１Ｂとを有する基板（上記基板１Ｃ，１Ｃ１，１Ｃ２のいずれか）とし、メモリ領域ＭＲＹは、ＳＯＩ領域１Ａの半導体層（上記半導体層４，４ａ，４ｂのいずれかに対応）に形成し、周辺回路領域ＰＣＲは、バルク領域１Ｂの半導体基板２に形成する。つまり、上記実施の形態１〜４において、半導体チップＣＰ１が有する複数のＭＩＳＦＥＴのうち、メモリ（メモリ領域ＭＲＹ）を構成するＭＩＳＦＥＴをＳＯＩ領域１Ａの半導体層（上記半導体層４，４ａ，４ｂのいずれかに対応）に形成し、メモリ以外の回路（周辺回路領域ＰＣＲ）を構成するＭＩＳＦＥＴは、バルク領域１Ｂの半導体基板２に形成する。従って、上記実施の形態１〜４において、ＳＯＩ領域１Ａに形成されたＭＩＳＦＥＴは、メモリ領域ＭＲＹを構成するＭＩＳＦＥＴであり、バルク領域１Ｂに形成されたＭＩＳＦＥＴは、周辺回路領域ＰＣＲを構成するＭＩＳＦＥＴである。
【０１８１】
メモリ領域ＭＲＹは、ＭＩＳＦＥＴ毎にしきい値電圧が変動してしまうと、メモリの正確な動作が行えなくなるため、しきい値電圧の変動を可能な限り抑制することが望まれる。また、メモリセルを構成するＭＩＳＦＥＴ（特にＳＲＡＭを構成するＭＩＳＦＥＴ）は、メモリ以外の回路を構成するＭＩＳＦＥＴに比べて微細化されている。ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態）が変動した場合、微細化されているＭＩＳＦＥＴ（ゲート面積の小さなＭＩＳＦＥＴ）ほど、しきい値電圧の変動が大きくなる。このため、メモリ領域ＭＲＹのＭＩＳＦＥＴは、周辺回路領域ＰＣＲのＭＩＳＦＥＴに比べて、チャネル領域における不純物の配置状態の変動（ランダムばらつき）に起因したしきい値電圧の変動が発生しやすい。
【０１８２】
上記実施の形態１で説明したように、しきい値電圧の変動を抑制することが重要なＭＩＳＦＥＴをＳＯＩ領域１Ａに配置し、ＳＯＩ領域１Ａに形成するＭＩＳＦＥＴに比べてしきい値電圧の変動を許容できるＭＩＳＦＥＴをバルク領域１Ｂに配置するが、本実施の形態では、前者のＭＩＳＦＥＴがメモリ領域ＭＲＹのＭＩＳＦＥＴに対応し、後者のＭＩＳＦＥＴが周辺回路領域ＰＣＲのＭＩＳＦＥＴに対応している。
【０１８３】
すなわち、しきい値電圧の変動を抑制することが重要なＭＩＳＦＥＴはメモリ領域ＭＲＹのＭＩＳＦＥＴであるため、メモリ領域ＭＲＹをＳＯＩ領域１Ａに配置（形成）し、周辺回路領域ＰＣＲはメモリ領域ＭＲＹに比べてＭＩＳＦＥＴのしきい値電圧の変動を許容できるか、あるいは、しきい値電圧の変動が生じにくいため、周辺回路領域ＰＣＲはバルク領域１Ｂに配置（形成）する。
【０１８４】
メモリ領域ＭＲＹのＭＩＳＦＥＴの構成および製造工程は、上記実施の形態１〜４でＳＯＩ領域１Ａに形成したＭＩＳＦＥＴと同様であり、周辺回路領域ＰＣＲのＭＩＳＦＥＴの構成および製造工程は、上記実施の形態１〜４でバルク領域１Ｂに形成したＭＩＳＦＥＴと同様である。このため、周辺回路領域ＰＣＲのＭＩＳＦＥＴのチャネル領域には不純物が導入されるが、メモリ領域ＭＲＹのＭＩＳＦＥＴのチャネル領域には不純物が導入されない。すなわち、メモリ領域ＭＲＹのＭＩＳＦＥＴをＳＯＩ領域１Ａに形成し、周辺回路領域ＰＣＲのＭＩＳＦＥＴをバルク領域１Ｂに形成するが、ＳＯＩ領域１Ａにメモリ領域ＭＲＹのＭＩＳＦＥＴを形成する際には、チャネルドープイオン注入を行わず（ウエル形成用のイオン注入も行わず）、バルク領域１Ｂに周辺回路領域ＰＣＲのＭＩＳＦＥＴを形成する際には、チャネルドープイオン注入を行う（ウエル形成用のイオン注入も行なう）。これにより、ＳＯＩ領域１Ａに形成されるメモリ領域ＭＲＹのＭＩＳＦＥＴのチャネル領域には不純物がイオン注入されないようにし、一方、バルク領域１Ｂに形成される周辺回路領域ＰＣＲのＭＩＳＦＥＴのチャネル領域には不純物がイオン注入される。また、ＳＯＩ領域１Ａにメモリ領域ＭＲＹのＭＩＳＦＥＴを形成する際には、ハローイオン注入を行わず、バルク領域１Ｂに周辺回路領域ＰＣＲのＭＩＳＦＥＴを形成する際には、ハローイオン注入を行う。
【０１８５】
従って、メモリ領域ＭＲＹのＭＩＳＦＥＴのしきい値電圧の変動を防止できるなど、上記実施の形態１で説明したような効果をメモリ領域ＭＲＹおよび周辺回路領域ＰＣＲを有する半導体チップＣＰ１でも得ることができる。
【０１８６】
例えば、メモリ領域ＭＲＹのＭＩＳＦＥＴのしきい値電圧の変動を防止できることで、メモリ領域ＭＲＹに形成されているメモリの信頼性や性能を向上させることができるとともに、メモリ領域ＭＲＹに形成されているメモリセルの書き込みや読み出しのマージンが設計基準よりも良くなり、製品不良の発生率を大幅に低減することができる。また、周辺回路領域ＰＣＲのＭＩＳＦＥＴは、バルク領域１Ｂの半導体基板２に形成するため、ＳＯＩ領域１Ａに形成されることによる特性上の制限が付加されることがないため、特性（チャネル不純物のランダムばらつきに影響される特性以外の特性）の向上を図ることができる。周辺回路領域ＰＣＲは、バルク領域１Ｂの半導体基板２に形成するため、ＳＯＩ領域１Ａに形成されることによる再設計が不要となり、メモリ領域ＭＲＹのみの再設計で済み、設計変更にともなう時間や労力やコストを抑制することができる。
【０１８７】
また、メモリ領域ＭＲＹには、ＳＲＡＭ以外にも、フラッシュメモリなど、他の種類のメモリセルアレイを形成することもできる。但し、ＳＲＡＭの場合は、特に素子が微細化され、しきい値電圧の変動の許容量も少ないため、メモリ領域ＭＲＹに形成されるメモリがＳＲＡＭの場合は、特に効果が大きい。
【０１８８】
（実施の形態６）
図３９は、上記実施の形態１〜４を適用した本実施の形態の半導体チップ（半導体装置）ＣＰ２の全体構成を示す平面図である。
【０１８９】
図３９に示される本実施の形態の半導体チップ（半導体装置）ＣＰ２は、ＳＲＡＭなどのメモリセルアレイが形成されたメモリ領域ＭＲＹと、メモリ以外の回路（周辺回路）が形成された周辺回路領域ＰＣＲとを有している。半導体チップ（半導体装置）ＣＰ２には、メモリ領域ＭＲＹが主として形成されており、半導体チップ（半導体装置）ＣＰ２は、いわゆるメモリチップであり、上記実施の形態５の半導体装置ＣＰ１のようにアナログ回路領域やＣＰＵ領域は有していない。メモリ領域ＭＲＹと周辺回路領域ＰＣＲとの間は、半導体チップＣＰ２の内部配線層を介して必要に応じて電気的に接続されている。また、半導体チップＣＰ２の主面（表面）の周辺部には、半導体チップＣＰ２の主面の二辺に沿って複数のパッド電極ＰＤが形成されている。各パッド電極ＰＤは、半導体チップＣＰ２の内部配線層を介してメモリ領域ＭＲＹや周辺回路領域ＰＣＲなどに電気的に接続されている。図３９は、平面図であるが、理解を簡単にするために、ＳＯＩ構造を有するＳＯＩ領域１Ａにハッチングを付して示してある。
【０１９０】
本実施の形態の半導体チップ（半導体装置）ＣＰ２においても、上記実施の形態５の半導体チップＣＰ１と同様に、メモリ領域ＭＲＹを上記ＳＯＩ領域１Ａに形成（配置）し、周辺回路領域ＰＣＲを上記バルク領域１Ｂに形成（配置）する。すなわち、メモリ領域ＭＲＹと、メモリ以外の回路が形成された周辺回路領域ＰＣＲとを有する半導体チップＣＰ２を構成する基板を、ＳＯＩ領域１Ａとバルク領域１Ｂとを有する基板（上記基板１Ｃ，１Ｃ１，１Ｃ２のいずれか）とし、メモリ領域ＭＲＹは、ＳＯＩ領域１Ａの半導体層（上記半導体層４，４ａ，４ｂのいずれかに対応）に形成し、周辺回路領域ＰＣＲは、バルク領域１Ｂの半導体基板２に形成する。つまり、上記実施の形態１〜４において、半導体チップＣＰ２が有する複数のＭＩＳＦＥＴのうち、メモリ（メモリ領域ＭＲＹ）を構成するＭＩＳＦＥＴをＳＯＩ領域１Ａの半導体層（上記半導体層４，４ａ，４ｂのいずれかに対応）に形成し、メモリ以外の回路（周辺回路領域ＰＣＲ）を構成するＭＩＳＦＥＴは、バルク領域１Ｂの半導体基板２に形成する。従って、上記実施の形態１〜４において、ＳＯＩ領域１Ａに形成されたＭＩＳＦＥＴは、メモリ領域ＭＲＹを構成するＭＩＳＦＥＴであり、バルク領域１Ｂに形成されたＭＩＳＦＥＴは、周辺回路領域ＰＣＲを構成するＭＩＳＦＥＴである。メモリ領域ＭＲＹのＭＩＳＦＥＴの構成および製造工程は、上記実施の形態１〜４でＳＯＩ領域１Ａに形成したＭＩＳＦＥＴと同様であり、周辺回路領域ＰＣＲのＭＩＳＦＥＴの構成および製造工程は、上記実施の形態１〜４でバルク領域１Ｂに形成したＭＩＳＦＥＴと同様である。
【０１９１】
本実施の形態においても、ＭＩＳＦＥＴのしきい値電圧の変動を抑制することが重要なメモリ領域ＭＲＹはＳＯＩ領域１Ａに配置（形成）し、メモリ領域ＭＲＹに比べてＭＩＳＦＥＴのしきい値電圧の変動を許容できるか、あるいは、しきい値電圧の変動が生じにくい周辺回路領域ＰＣＲは、バルク領域１Ｂに配置（形成）する。バルク領域１Ｂに配置（形成）された周辺回路領域ＰＣＲのＭＩＳＦＥＴのチャネル領域には不純物が導入されるが、ＳＯＩ領域１Ａに配置（形成）されたメモリ領域ＭＲＹのＭＩＳＦＥＴのチャネル領域には不純物が導入されないため、メモリ領域ＭＲＹのＭＩＳＦＥＴのしきい値電圧の変動を防止できるなど、上記実施の形態１で説明したような効果を本実施の形態でも得ることができる。従って、上記実施の形態５と同様の効果を得ることができる。
【０１９２】
（実施の形態７）
図４０〜図５７は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０１９３】
本実施の形態では、図４０に示されるように、まず、単結晶シリコン（例えばｐ型の単結晶シリコン）などからなる半導体基板２を準備する。それから、半導体基板２の主面（表面）に酸化シリコン膜などの表面保護用の絶縁膜６１を形成する。
【０１９４】
次に、図４１に示されるように、フォトレジストパターンＰＲ４１を絶縁膜６１上にフォトリソグラフィ技術を用いて形成する。このフォトレジストパターンＰＲ４１は、バルク領域１Ｂ全体を覆い、かつ、ＳＯＮ（ＳＯＮ：Silicon On Nothing）領域１Ｄのうち、空洞形成予定領域（後で空洞ＣＡＶが形成される領域を空洞形成予定領域と称する）を露出し、他の領域（空洞形成予定領域以外の領域）を覆うように形成される。なお、図４０〜図５７において、ＳＯＮ領域１Ｄのうち、符号１Ｄ１で示された断面領域には、後で形成されるゲート電極ＧＥ１のゲート長方向に平行な断面が示され、符号１Ｄ２で示された断面領域には、後で形成されるゲート電極ＧＥ１のゲート幅方向に平行な断面が示されている。
【０１９５】
次に、フォトレジストパターンＰＲ４１をエッチングマスクとして用いて、ＳＯＮ領域１Ｄの絶縁膜６１をエッチングして除去する。その後、フォトレジストパターンＰＲ４１は除去される。
【０１９６】
これにより、ＳＯＮ領域１Ｄのうち、空洞形成予定領域では絶縁膜６１が除去されて半導体基板２の表面（単結晶シリコン面）が露出され、他の領域（空洞形成予定領域以外の領域）は半導体基板２の表面上に絶縁膜６１が存在した状態となり、一方、バルク領域１Ｂは全体が半導体基板２の表面上に絶縁膜６１が存在した状態となる。なお、空洞形成予定領域とは、後で空洞ＣＡＶが形成される領域に対応する。
【０１９７】
次に、図４２に示されるように、ＳＯＩ領域１Ａにおける半導体基板２の露出部分（単結晶シリコンが露出した部分）上に、エピタキシャル成長により、半導体層６２を選択的に成長させる。半導体層６２は、半導体基板２とは異なる半導体材料（の単結晶）からなり、例えばシリコンゲルマニウムなどからなる。半導体層６２は、半導体基板２が露出した部分（単結晶シリコンが露出した部分）上には形成されるが、絶縁膜６１上には形成されない。このため、バルク領域１Ｂ全体に半導体層６２が形成されず、また、ＳＯＮ領域１Ｄでも、空洞形成予定領域以外には半導体層６２が形成されず、ＳＯＮ領域１Ｄのうち、空洞形成予定領域に半導体層６２が選択的に形成される。
【０１９８】
次に、図４３に示されるように、ＳＯＮ領域１Ｄおよびバルク領域１Ｂの絶縁膜６１を除去してから、シリコンのエピタキシャル成長により、半導体層６３を形成する。半導体層６３は、シリコン層（単結晶シリコン層）からなる。バルク領域１Ｂでは、半導体基板２の表面上に半導体層６３が形成され、ＳＯＮ領域１Ｄのうち、空洞形成予定領域では、半導体層６２上に半導体層６３が形成され、空洞形成予定領域以外の領域では、半導体基板２の表面上に半導体層６３が形成される。
【０１９９】
次に、図４４に示されるように、素子分離領域（素子分離構造）５を形成する。この素子分離領域５は、素子分離溝５ａに埋め込まれた絶縁体（例えば酸化シリコン）により形成される。素子分離溝５ａおよびそれを埋めている素子分離領域５は、半導体層６３を貫通して、その底部が半導体基板２に達しており、素子分離領域５の下部は、半導体基板２内に位置している。
【０２００】
素子分離領域５は、半導体層６３を貫通して底部が半導体基板２中に位置する素子分離溝５ａを、フォトリソグラフィ技術およびドライエッチング技術などを用いて形成し、この素子分離溝５ａに、成膜技術およびＣＭＰ技術などを用いて絶縁膜を埋め込むことで、形成することができる。
【０２０１】
この段階では、バルク領域１Ｂにおいて、素子分離領域５で規定（区画）された活性領域は、半導体基板２と半導体層６３の積層構造となっており、ＳＯＮ領域１Ｄにおいて、素子分離領域５で規定（区画）された活性領域は、半導体基板２と半導体層６３の積層構造となっている部分と、半導体基板２と半導体層６２と半導体層６３の積層構造となっている部分とがある。半導体基板２と半導体層６２と半導体層６３の積層構造となっている部分は、空洞形成予定領域に対応している。
【０２０２】
次に、図４５に示されるように、素子分離領域５の上部をエッチングすることで、素子分離領域５の上面を後退させる（すなわち素子分離領域５の上面の高さ位置を低くする）。このエッチングは、素子分離領域５を構成する絶縁材料を選択的にエッチングできるような条件で行うことで、半導体層６２，６３はできるだけエッチングされないようにする。これにより、バルク領域１Ｂにおいて、素子分離領域５の上面は半導体層６３の表面よりも低くなる。また、ＳＯＮ領域１Ｄにおいて、素子分離領域５の上面は半導体層６２，６３の各表面よりも低くなり、素子分離領域５の上面が後退した領域において、半導体層６２の側面が露出される。
【０２０３】
次に、図４６に示されるように、半導体層６２を選択的にエッチングして除去する。このエッチングは、半導体層６２を構成する絶縁材料を選択的にエッチングできるような条件で行い、半導体層６３および半導体基板２はできるだけエッチングされないようにする。上述のように、素子分離領域５の上面を後退させて半導体層６２の側面を露出されていたので、露出した側面側（断面領域１Ｄ２に示される側面側）から、半導体層６２をエッチングすることができる。このため、半導体層６２のエッチングは、等方性のエッチングを行い、例えば、半導体層６２を選択的にエッチング可能なエッチング液を用いたウェットエッチングを行うことができる。
【０２０４】
半導体層６２がエッチングされて除去されたことで、半導体層６２が存在していた領域は、空洞ＣＡＶとなる。半導体層６２は、バルク領域１Ｂには形成されず、ＳＯＮ領域１Ｄの空洞形成予定領域にだけ形成されていたので、空洞ＣＡＶは、バルク領域１Ｂには形成されず、ＳＯＮ領域１Ｄの空洞形成予定領域にだけ形成される。
【０２０５】
この段階の半導体基板２を、すなわち、空洞ＣＡＶ、半導体層６３および素子分離領域５が形成されている半導体基板２を、基板１Ｅと称することとする。ＳＯＮ領域１Ｄは、チャネル領域の下部に空洞ＣＡＶを有するＭＩＳＦＥＴが形成される領域であり、ＭＩＳＦＥＴの形成位置に合わせて空洞ＣＡＶが形成されている。バルク領域１Ｂは、チャネル領域の下部に空洞ＣＡＶを有さないＭＩＳＦＥＴが形成される領域であり、空洞ＣＡＶは形成されておらず、バルク領域１Ｂでは、素子分離領域５上を除く半導体基板２上に半導体層６３が形成されている。上記実施の形態１，２でバルク領域１Ｂが高耐圧ＭＩＳ形成領域１ＢＨと低耐圧ＭＩＳ形成領域１ＢＬとを有していたのと同様、本実施の形態においても、バルク領域１Ｂは高耐圧ＭＩＳ形成領域１ＢＨと低耐圧ＭＩＳ形成領域１ＢＬとを有することができるが、簡略化のために、高耐圧ＭＩＳ形成領域１ＢＨの図示および説明を省略し、バルク領域１Ｂを低耐圧ＭＩＳ形成領域１ＢＬとして図示および説明する。
【０２０６】
次に、表面の汚染防止のための薄い絶縁膜（スルー膜、ここでは図示せず）を基板１Ｅの表面（すなわちＳＯＮ領域１Ｄおよびバルク領域１Ｂの半導体層６３の表面）に形成してから、図４７に示されるように、フォトレジストパターンＰＲ３ａを基板１Ｅの主面上にフォトリソグラフィ技術を用いて形成する。このフォトレジストパターンＰＲ３ａは、ＳＯＮ領域１Ｄを覆い、かつバルク領域１Ｂを露出するように形成される。このフォトレジストパターンＰＲ３ａは、ＳＯＮ領域１Ｄへのイオン注入阻止マスクとして機能することができる。
【０２０７】
次に、バルク領域１Ｂにおいて、半導体層６３に、後で形成されるＭＩＳＦＥＴのしきい値調整用のイオン注入（すなわちチャネルドープイオン注入）Ｐ２ａを行なう。チャネルドープイオン注入Ｐ２ａによって、バルク領域１Ｂに形成されるＭＩＳＦＥＴのチャネル領域に不純物が導入（ドープ）される。なお、図４７では、チャネルドープイオン注入Ｐ２ａを矢印で模式的に示してある。ＳＯＮ領域１Ｄの半導体層６３は、フォトレジストパターンＰＲ３ａで覆われているため、チャネルドープイオン注入Ｐ２ａの際に不純物イオンは注入されない。その後、フォトレジストパターンＰＲ３ａは除去される。
【０２０８】
次に、図４８に示されるように、上記実施の形態１と同様にして、バルク領域１Ｂの半導体層６３および半導体基板２にｐ型ウエルＰＷ１を形成する。
【０２０９】
本実施の形態では、バルク領域１Ｂの半導体層６３や半導体基板２に対しては、ウエル領域形成のためのイオン注入を行うことができるが、ＳＯＮ領域１Ｄの半導体層６３に対してはウエル領域形成のためのイオン注入を行なわない。このため、ｐ型ウエルＰＷ１を形成するためのイオン注入の際には、ＳＯＮ領域１Ｄは、イオン注入阻止マスクとしてのフォトレジストパターン（図示せず）で覆っておき、ＳＯＮ領域１Ｄの半導体層６３に対しては不純物イオンが注入されないようにする。
【０２１０】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより、基板１Ｅの表面（主面）を清浄化（不要な酸化膜などを除去）した後、図４９に示されるように、ＳＯＮ領域１Ｄの半導体層６３上にゲート絶縁膜７ａを形成し、バルク領域１Ｂの半導体層６３（ｐ型ウエルＰＷ１）上にゲート絶縁膜７ｂを形成する。ゲート絶縁膜７ａ，７ｂの厚みの関係や形成法は、上記実施の形態１と同様とすることができる。
【０２１１】
次に、図５０に示されるように、基板１Ｅの主面全面上に（すなわちゲート絶縁膜７ａ，７ｂ上に）、ゲート電極形成用の導電体膜として、多結晶シリコン膜（ドープトポリシリコン膜）のようなシリコン膜８を形成する。それから、シリコン膜８上に形成したフォトレジストパターン（図示せず）を用いてシリコン膜８をドライエッチングしてパターニングすることで、図５１に示されるように、ゲート電極ＧＥ１，ＧＥ２を形成する。ゲート電極ＧＥ１，ＧＥ２は、パターニングされたシリコン膜８からなり、ゲート電極ＧＥ１は、ＳＯＮ領域１Ｄの半導体層６３上にゲート絶縁膜７ａを介して形成され、ゲート電極ＧＥ２は、バルク領域１Ｂの半導体層６３（ｐ型ウエルＰＷ１）上にゲート絶縁膜７ｂを介して形成される。
【０２１２】
この際、ＳＯＮ領域１Ｄにゲート電極ＧＥ１が形成され、バルク領域１Ｂにゲート電極ＧＥ２が形成されるが、本実施の形態では、ＳＯＮ領域１Ｄに形成されたゲート電極ＧＥ１の直下には、ゲート絶縁膜７ａおよび半導体層６３を介して、空洞ＣＡＶが存在している。すなわち、ＳＯＮ領域１Ｄに形成されるＭＩＳＦＥＴのチャネル領域（すなわちゲート電極ＧＥ１の下に形成されるチャネル領域）の直下に空洞ＣＡＶが存在するようにしている。このため、上記半導体層６２の形成工程（エピタキシャル成長工程）では、後で形成されるゲート電極ＧＥ１の直下に空洞ＣＡＶが形成されるように、上記半導体層６２を形成する。一方、バルク領域１Ｂには空洞ＣＡＶは形成されていないため、バルク領域１Ｂに形成されるゲート電極ＧＥ２の直下には空洞ＣＡＶは存在しない。
【０２１３】
また、後述の図５５などを参照すると分かるように、ＳＯＮ領域１Ｄにおいて、ゲート電極ＧＥ１の直下（すなわちチャネル領域の直下）の領域から、ゲート電極ＧＥ１の側壁上に形成されたサイドウォールＳＷの直下の領域にかけて、空洞ＣＡＶを延在させることができる。また、ソース・ドレイン領域ＳＤ１の直下にも空洞ＣＡＶを延在させることができるが、ソース・ドレイン領域ＳＤ１の直下には空洞ＣＡＶが延在していないようにすれば、空洞ＣＡＶ上の半導体層６３を保持しやすくなり、空洞ＣＡＶをより的確に形成することができるようになる。
【０２１４】
ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成した後の工程は、上記実施の形態１と基本的には同じである。
【０２１５】
すなわち、上記実施の形態１と同様にして、図５２に示されるように、上記エクステンション領域ＥＸ１，ＥＸ２を形成する。この際、エクステンション領域ＥＸ１は、ＳＯＮ領域１Ｄの半導体層６３に形成され、エクステンション領域ＥＸ２は、バルク領域１Ｂのｐ型ウエルＰＷ１に形成される。
【０２１６】
エクステンション領域ＥＸ２を形成するための上記イオン注入Ｐ５の前または後に、バルク領域１Ｂのｐ型ウエルＰＷ１に対して、上記ハローイオン注入Ｐ５ａを行い、上記ハロー領域ＨＯ２を形成する。一方、ＳＯＮ領域１Ｄの半導体層６３に対してはハローイオン注入（エクステンション領域ＥＸ１のハロー領域を形成するためのイオン注入）は行なわない。
【０２１７】
次に、上記実施の形態１と同様にして、図５３に示されるように、ゲート電極ＧＥ１，ＧＥ２の側壁上に、サイドウォールＳＷを形成する。
【０２１８】
次に、上記実施の形態１と同様にして、図５４に示されるように、エピタキシャル成長層１０を形成する。エピタキシャル成長層１０は、ＳＯＮ領域１Ｄでは、ゲート電極ＧＥ１およびサイドウォールＳＷで覆われていない領域の半導体層６３（エクステンション領域ＥＸ１）上と、ゲート電極ＧＥ１上とに形成され、バルク領域１Ｂでは、ゲート電極ＧＥ２およびサイドウォールＳＷで覆われていない領域の半導体層６３（エクステンション領域ＥＸ２）上と、ゲート電極ＧＥ２上とに形成される。
【０２１９】
次に、上記実施の形態１と同様にして、図５５に示されるように、ソース・ドレイン領域ＳＤ１，ＳＤ２を形成する。
【０２２０】
ＳＯＮ領域１Ｄにおいて、ソース・ドレイン領域ＳＤ１は、半導体層６３のゲート電極ＧＥ１の両側の領域とその上のエピタキシャル成長層１０とにわたって形成される。また、バルク領域１Ｂにおいて、ソース・ドレイン領域ＳＤ２は、半導体層６３のゲート電極ＧＥ２の両側の領域とその上のエピタキシャル成長層１０とにわたって形成される。バルク領域１Ｂに形成されるソース・ドレイン領域ＳＤ２、エクステンション領域ＥＸ２およびハロー領域ＨＯ２の各底部は、半導体層６３よりも下の半導体基板２（ｐ型ウエルＰＷ１）中に位置していてもよい。
【０２２１】
次に、上記実施の形態１と同様にして図５６に示されるように、金属シリサイド層１２を形成する。金属シリサイド層１２は、ソース・ドレイン領域ＳＤ１，ＳＤ２の上層（表層）部分と、ゲート電極ＧＥ１，ＧＥ２の上部のエピタキシャル成長層１０の上層（表層）部分とに形成される。
【０２２２】
その後、上記実施の形態１と同様にして、基板１Ｅの主面上に絶縁膜（層間絶縁膜）２１を形成し、絶縁膜２１にコンタクトホール２２を形成し、コンタクトホール２２内にプラグ２３を形成し、プラグ２３が埋め込まれた絶縁膜２１上に絶縁膜２４を形成し、絶縁膜２４に配線Ｍ１を形成する。図５７は、本実施の形態において、配線Ｍ１形成工程までを行った段階の要部断面図であり、上記実施の形態１の上記図２２に対応するものである。
【０２２３】
上記実施の形態１〜４では、ＳＯＩ領域１Ａとバルク領域１Ｂとを有する基板１Ｃ（または基板１Ｃ１，１Ｃ２）を用い、半導体装置に形成すべきＭＩＳＦＥＴを、ＳＯＩ領域１Ａとバルク領域１Ｂとに振り分けて配置していた。それに対して、本実施の形態では、ＳＯＩ構造ではなく、ＳＯＮ構造を適用する。
【０２２４】
すなわち、本実施の形態の半導体装置は、チャネル領域の下部に空洞ＣＡＶが形成されている複数のＭＩＳＦＥＴと、チャネル領域の下部に空洞ＣＡＶが形成されていない複数のＭＩＳＦＥＴとが基板１Ｅ（半導体基板２）の主面に形成された半導体装置である。基板１ＥのＳＯＮ領域１Ｄに形成されたＭＩＳＦＥＴが、チャネル領域の下部に空洞ＣＡＶが形成されているＭＩＳＦＥＴに対応し、基板１Ｅのバルク領域１Ｂに形成されたＭＩＳＦＥＴが、チャネル領域の下部に空洞ＣＡＶが形成されていないＭＩＳＦＥＴに対応する。
【０２２５】
上記実施の形態１〜４では、ＳＯＩ領域１Ａに形成されるＭＩＳＦＥＴのチャネル領域には不純物が導入されないようにし、バルク領域１Ｂに形成されるＭＩＳＦＥＴのチャネル領域には不純物が導入されるようにしていた。これと同様の概念で、本実施の形態では、チャネル領域の下部に空洞ＣＡＶが形成されているＭＩＳＦＥＴ（すなわちＳＯＮ領域１Ｄに形成されたＭＩＳＦＥＴ）のチャネル領域には不純物が導入されないようにし、チャネル領域の下部に空洞ＣＡＶが形成されていないＭＩＳＦＥＴ（すなわちバルク領域１Ｂに形成されたＭＩＳＦＥＴ）のチャネル領域には不純物が導入されるようにする。つまり、ＭＩＳＦＥＴのチャネル領域の下部に空洞ＣＡＶが存在する場合は、そのＭＩＳＦＥＴのチャネル領域には不純物が導入されておらず、ＭＩＳＦＥＴのチャネル領域の下部に空洞ＣＡＶが存在しない場合は、そのＭＩＳＦＥＴのチャネル領域に不純物が導入されているようにする。
【０２２６】
従って、本実施の形態の製造工程においては、チャネル領域の下部に空洞ＣＡＶが形成されているＭＩＳＦＥＴ（すなわちＳＯＮ領域１Ｄに形成されたＭＩＳＦＥＴ）を形成する際には、そのＭＩＳＦＥＴのチャネルに不純物がイオン注入されないようにする。このため、上述したように、ＳＯＮ領域１ＤのＭＩＳＦＥＴ（すなわちチャネル領域の下部に空洞ＣＡＶが形成されているＭＩＳＦＥＴ）については、チャネルドープイオン注入を行なわず、また、ウエル領域形成のためのイオン注入も行なわない。これにより、製造された半導体装置においては、下部に空洞ＣＡＶが形成されているＭＩＳＦＥＴのチャネル領域は、不純物が導入されていない状態となる。
【０２２７】
また、本実施の形態の製造工程においては、チャネル領域の下部に空洞ＣＡＶが形成されていないＭＩＳＦＥＴ（すなわちバルク領域１Ｂに形成されたＭＩＳＦＥＴ）を形成する際には、そのＭＩＳＦＥＴのチャネル領域に不純物がイオン注入される。このため、上述したように、バルク領域１ＢのＭＩＳＦＥＴ（すなわちチャネル領域の下部に空洞ＣＡＶが形成されていないＭＩＳＦＥＴ）については、チャネルドープイオン注入を行ない、また、ウエル領域形成のためのイオン注入も行なう。これにより、製造された半導体装置においては、下部に空洞ＣＡＶが形成されているＭＩＳＦＥＴのチャネル領域は、不純物が導入された状態となる。
【０２２８】
また、上記実施の形態１〜４では、バルク領域１Ｂに形成されるＭＩＳＦＥＴにはハロー領域（ＨＯ２，ＨＯ３）を形成するが、ＳＯＩ領域１Ａに形成されるＭＩＳＦＥＴにはハロー領域を形成しなかった。これと同様の概念で、本実施の形態においては、バルク領域１Ｂに形成されるＭＩＳＦＥＴにはハロー領域（ＨＯ２）を形成するが、ＳＯＮ領域１Ｄに形成されるＭＩＳＦＥＴにはハロー領域を形成しない。
【０２２９】
本実施の形態は、ＳＯＩ領域１Ａの代わりにＳＯＮ領域１Ｄを適用しているが、この場合も、ＳＯＮ領域１ＤのＭＩＳＦＥＴのチャネル領域に不純物を導入しないことで、ＳＯＮ領域１ＤのＭＩＳＦＥＴのしきい値電圧の変動を防止することができる。一方、バルク領域１Ｂでは、チャネル領域に不純物が導入されているが、特性向上に必要なイオン注入（チャネルドープイオン注入、ウエル領域形成用のイオン注入およびハローイオン注入）を行える。そして、しきい値電圧の変動を抑制することが重要なＭＩＳＦＥＴをＳＯＩ領域１Ａに配置し、ＳＯＩ領域１Ａに形成するＭＩＳＦＥＴに比べてしきい値電圧の変動を許容できるＭＩＳＦＥＴをバルク領域１Ｂに配置することで、半導体装置全体の性能を向上させることができる。
【０２３０】
また、上記実施の形態５，６の半導体チップＣＰ１，ＣＰ２に本実施の形態を適用する場合、メモリ領域ＭＲＹをＳＯＮ領域１Ｄとし、周辺回路領域ＰＣＲをバルク領域１Ｂとする。すなわち、メモリ領域ＭＲＹと、メモリ以外の回路が形成された周辺回路領域ＰＣＲとを有する半導体チップＣＰ１（または半導体チップＣＰ２）を構成する基板を、ＳＯＮ領域１Ｄとバルク領域１Ｂとを有する基板１Ｅとし、メモリ領域ＭＲＹは、ＳＯＮ領域１Ｄに形成し、周辺回路領域ＰＣＲは、バルク領域１Ｂに形成する。つまり、上記半導体チップＣＰ１（または半導体チップＣＰ２）が有する複数のＭＩＳＦＥＴのうち、メモリ（メモリ領域ＭＲＹ）を構成するＭＩＳＦＥＴを、チャネル領域の下部に空洞ＣＡＶが形成されているＭＩＳＦＥＴ（すなわちＳＯＮ領域１Ｄに形成されたＭＩＳＦＥＴ）とする。そして、メモリ以外の回路（周辺回路領域ＰＣＲ）を構成するＭＩＳＦＥＴは、チャネル領域の下部に空洞ＣＡＶが形成されていないＭＩＳＦＥＴ（すなわちバルク領域１Ｂに形成されたＭＩＳＦＥＴ）とする。
【０２３１】
これにより、メモリ領域ＭＲＹのＭＩＳＦＥＴのしきい値電圧の変動を防止できることで、メモリ領域ＭＲＹに形成されているメモリの信頼性や性能を向上させることができるとともに、メモリ領域ＭＲＹに形成されているメモリセルの書き込みや読み出しのマージンが設計基準よりも良くなり、製品不良の発生率を大幅に低減することができる。また、周辺回路領域ＰＣＲのＭＩＳＦＥＴは、空洞ＣＡＶが無いバルク領域１Ｂに形成するため、空洞ＣＡＶ上に形成されることによる特性上の制限が付加されることがないため、特性（チャネル不純物のランダムばらつきに影響される特性以外の特性）の向上を図ることができる。周辺回路領域ＰＣＲは、バルク領域１Ｂに形成するため、ＳＯＮ領域１Ｄに形成されることによる再設計が不要となり、メモリ領域ＭＲＹのみの再設計で済み、設計変更にともなう時間や労力やコストを抑制することができる。
【０２３２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２３３】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０２３４】
１  ＳＯＩ基板
１Ａ  ＳＯＩ領域
１Ｂ  バルク領域
１ＢＨ  高耐圧ＭＩＳ形成領域
１ＢＬ  低耐圧ＭＩＳ形成領域
１Ｃ，１Ｃ１，１Ｃ２，１Ｅ  基板
１Ｄ  ＳＯＮ領域
１Ｄ１，１Ｄ２  断面領域
２  半導体基板
３，３ａ，３ｂ  絶縁層
４，４ａ，４ｂ  半導体層
５，５ｂ  素子分離領域
５ａ  素子分離溝
６  半導体領域
７ａ，７ｂ，７ｃ  ゲート絶縁膜
８，８ａ  シリコン膜
９  絶縁膜
１０  エピタキシャル成長層
１２  金属シリサイド層
１５，１６  不純物
２１  絶縁膜
２２  コンタクトホール
２３  プラグ
２４  絶縁膜
３１  金属膜
４１，４２  絶縁膜
４３，４３ａ  酸素イオン
５１  絶縁膜
６１  絶縁膜
６２  半導体層
ＣＡＶ  空洞
ＣＰ１，ＣＰ２  半導体チップ（半導体装置）
ＥＸ１，ＥＸ２，ＥＸ３  エクステンション領域
ＧＥ１，ＧＥ２，ＧＥ３  ゲート電極
ＨＯ２，ＨＯ３  ハロー領域
Ｍ１  配線
ＭＲＹ  メモリ領域
Ｐ１，Ｐ２，Ｐ２ａ，Ｐ３，Ｐ４，Ｐ５，Ｐ５ａ，Ｐ６，Ｐ６ａ  イオン注入
Ｐ１１，Ｐ１１ａ  イオン注入
ＰＣＲ  周辺回路領域
ＰＤ  パッド電極
ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ３ａ  フォトレジストパターン
ＰＲ４，ＰＲ５，ＰＲ６，ＰＲ７  フォトレジストパターン
ＰＲ１１，ＰＲ１２，ＰＲ２１，ＰＲ３１，ＰＲ４１  フォトレジストパターン
ＰＷ１，ＰＷ２  ｐ型ウエル
ＳＤ１，ＳＤ２，ＳＤ３  ソース・ドレイン領域
ＳＷ  サイドウォール
【図１】
2012004373.tif 000003
【図２】
2012004373.tif 000004
【図３】
2012004373.tif 000005
【図４】
2012004373.tif 000006
【図５】
2012004373.tif 000007
【図６】
2012004373.tif 000008
【図７】
2012004373.tif 000009
【図８】
2012004373.tif 000010
【図９】
2012004373.tif 000011
【図１０】
2012004373.tif 000012
【図１１】
2012004373.tif 000013
【図１２】
2012004373.tif 000014
【図１３】
2012004373.tif 000015
【図１４】
2012004373.tif 000016
【図１５】
2012004373.tif 000017
【図１６】
2012004373.tif 000018
【図１７】
2012004373.tif 000019
【図１８】
2012004373.tif 000020
【図１９】
2012004373.tif 000021
【図２０】
2012004373.tif 000022
【図２１】
2012004373.tif 000023
【図２２】
2012004373.tif 000024
【図２３】
2012004373.tif 000025
【図２４】
2012004373.tif 000026
【図２５】
2012004373.tif 000027
【図２６】
2012004373.tif 000028
【図２７】
2012004373.tif 000029
【図２８】
2012004373.tif 000030
【図２９】
2012004373.tif 000031
【図３０】
2012004373.tif 000032
【図３１】
2012004373.tif 000033
【図３２】
2012004373.tif 000034
【図３３】
2012004373.tif 000035
【図３４】
2012004373.tif 000036
【図３５】
2012004373.tif 000037
【図３６】
2012004373.tif 000038
【図３７】
2012004373.tif 000039
【図３８】
2012004373.tif 000040
【図３９】
2012004373.tif 000041
【図４０】
2012004373.tif 000042
【図４１】
2012004373.tif 000043
【図４２】
2012004373.tif 000044
【図４３】
2012004373.tif 000045
【図４４】
2012004373.tif 000046
【図４５】
2012004373.tif 000047
【図４６】
2012004373.tif 000048
【図４７】
2012004373.tif 000049
【図４８】
2012004373.tif 000050
【図４９】
2012004373.tif 000051
【図５０】
2012004373.tif 000052
【図５１】
2012004373.tif 000053
【図５２】
2012004373.tif 000054
【図５３】
2012004373.tif 000055
【図５４】
2012004373.tif 000056
【図５５】
2012004373.tif 000057
【図５６】
2012004373.tif 000058
【図５７】
2012004373.tif 000059