(57)【要約】【課題】書き込み制御性が良く、高信頼性の多値抵抗変化メモリを提案する。【解決手段】実施形態に係わる多値抵抗変化メモリは、一端が第１のノードＮ１に接続され、他端が第２のノードＮ２に接続される第１の抵抗変化膜ＲＷ１、一端が第３のノードＮ３に接続され、他端が第２のノードＮ２に接続される第２の抵抗変化膜ＲＷ２、及び、第１及び第２のノードＮ１，Ｎ２の間に接続されるキャパシタＣＰを備えるメモリセルＭＣと、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２を含む第１のパスＡを通過する第１の電圧パルス、及び、第２の抵抗変化膜ＲＷ２及びキャパシタＣＰを含む第２のパスＢを通過する第２の電圧パルスを生成する電圧パルス生成回路２１と、書き込み時に第１及び第２の電圧パルスを用いてメモリセルＭＣに多値データを記憶させる制御回路２２とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
一端が第１のノードに接続され、他端が第２のノードに接続される第１の抵抗変化膜、一端が第３のノードに接続され、他端が前記第２のノードに接続される第２の抵抗変化膜、及び、前記第１及び第２のノードの間に接続されるキャパシタを備えるメモリセルと、
前記第１及び第２の抵抗変化膜を含む第１のパスを通過する第１の電圧パルス、及び、前記第２の抵抗変化膜及び前記キャパシタを含む第２のパスを通過する第２の電圧パルスを生成する電圧パルス生成回路と、
書き込み時に前記第１及び第２の電圧パルスを用いて前記メモリセルに多値データを記憶させる制御回路と
を具備することを特徴とする多値抵抗変化メモリ。
【請求項２】
前記第１の電圧パルスのパルス幅は、前記第１の電圧パルスが前記メモリセルに与えられる前の前記キャパシタの容量と前記第２の抵抗変化膜の抵抗値との積よりも大きく、
前記第２の電圧パルスのパルス幅は、前記第２の電圧パルスが前記メモリセルに与えられる前の前記キャパシタの容量と前記第２の抵抗変化膜の抵抗値との積よりも小さい
ことを特徴とする請求項１に記載の多値抵抗変化メモリ。
【請求項３】
前記メモリセルは、第１の電極と、前記第１の電極上の前記第１の抵抗変化膜と、前記第１の抵抗変化膜上の第１の金属層と、前記第１の金属層上の前記第２の抵抗変化膜と、前記第２の抵抗変化膜上の第２の電極と、前記第１の金属層の側面を覆う絶縁層と、前記第１の電極に接触し、前記絶縁層を介して前記第１の金属層の側面に対向する第２の金属層とを備え、前記第１の金属層、前記絶縁層及び前記第２の金属層は、前記キャパシタを構成することを特徴とする請求項１又は２に記載の多値抵抗変化メモリ。
【請求項４】
前記第１及び第２の抵抗変化膜は、共に、第１及び第２の抵抗値を記憶可能であり、かつ、消去状態において前記第１の抵抗値を有するとき、
前記書き込み時において、前記制御回路は、
前記第１の電圧パルスを前記メモリセルに与える場合に、前記第１及び第２の抵抗変化膜が前記第２の抵抗値を有する第１の書き込み状態を作り出し、
前記第２の電圧パルスを前記メモリセルに与える場合に、前記第１の抵抗変化膜が前記第１の抵抗値を有し、前記第２の抵抗変化膜が前記第２の抵抗値を有する第２の書き込み状態を作り出し、
前記第１の電圧パルスを前記メモリセルに与えた後に前記第２の電圧パルスを前記メモリセルに与える場合に、前記第１の抵抗変化膜が前記第２の抵抗値を有し、前記第２の抵抗変化膜が前記第１の抵抗値を有する第３の書き込み状態を作り出し、
前記第３の書き込み状態を作り出すときの前記第２の電圧パルスの電圧値又は極性は、前記第１の電圧パルス及び前記第２の書き込み状態を作り出すときの前記第２の電圧パルスの電圧値又は極性とは異なる
ことを特徴とする請求項１乃至３のいずれか１項に記載の多値抵抗変化メモリ。
【請求項５】
前記書き込み後の消去時において、前記制御回路は、
前記第１及び第２の電圧パルスを前記メモリセルに与えることにより、前記メモリセルを前記第１の書き込み状態に統一化し、
前記第１の書き込み状態に統一化された前記メモリセルに前記第１の電圧パルスを与えることにより、前記消去状態を作り出し、
前記消去状態を作り出すときの前記第１の電圧パルスの電圧値又は極性は、前記第１の書き込み状態を作り出すときの前記第１の電圧パルスの電圧値又は極性とは異なる
ことを特徴とする請求項４に記載の多値抵抗変化メモリ。
【請求項６】
前記第１の抵抗変化膜は、第１及び第２の抵抗値を記憶可能であり、かつ、消去状態において前記第１の抵抗値を有し、前記第２の抵抗変化膜は、第３及び第４の抵抗値を記憶可能であり、かつ、消去状態において前記第３の抵抗値を有するとき、
前記第１乃至第４の抵抗値のうち、前記第４の抵抗値が最小値であり、前記第１の抵抗値が最大値であり、前記第２の抵抗値は、前記第３の抵抗値よりも大きいことを特徴とする請求項１乃至３のいずれか１項に記載の多値抵抗変化メモリ。
【請求項７】
前記書き込み時において、前記制御回路は、
前記第１及び第２の電圧パルスを前記メモリセルに与える場合に、前記第１の抵抗変化膜が前記第２の抵抗値を有し、前記第２の抵抗変化膜が前記第４の抵抗値を有する第１の書き込み状態を作り出し、
前記第２の電圧パルスを前記メモリセルに与える場合に、前記第１の抵抗変化膜が前記第１の抵抗値を有し、前記第２の抵抗変化膜が前記第４の抵抗値を有する第２の書き込み状態を作り出し、
前記第１の電圧パルスを前記メモリセルに与える場合に、前記第１の抵抗変化膜が前記第２の抵抗値を有し、前記第２の抵抗変化膜が前記第３の抵抗値を有する第３の書き込み状態を作り出す
ことを特徴とする請求項６に記載の多値抵抗変化メモリ。
【請求項８】
前記書き込み後の消去時において、前記制御回路は、
前記第１及び第２の電圧パルスを前記メモリセルに与えることにより、前記消去状態を作り出し、
前記消去時の前記第１及び第２の電圧パルスの電圧値又は極性は、前記書き込み時の前記第１及び第２の電圧パルスの電圧値又は極性とは異なる
ことを特徴とする請求項７に記載の多値抵抗変化メモリ。
【請求項９】
前記書き込み後の読み出し時において、前記制御回路は、
前記第１及び第２の電圧パルスを前記メモリセルに与えることにより、前記メモリセルが前記消去状態及び前記第１乃至第３書き込み状態のいずれを有しているかを判別する
ことを特徴とする請求項４又は６に記載の抵抗変化メモリ。
【請求項１０】
前記第１及び第２の抵抗変化膜は、同一材料から形成されることを特徴とする請求項１乃至９のいずれか１項に記載の多値抵抗変化メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、多値抵抗変化メモリ(multi-level resistance change memory)に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなるに伴い、これを構成するトランジスタ等の回路パターンがますます微細化している。この微細化による配線の細線化に伴い、回路パターンの寸法精度と位置精度とを向上させるための技術が要請される。この事情は、半導体メモリの分野においても例外ではない。
【０００３】
従来知られており、市場に投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体メモリは、ＭＯＳＦＥＴをメモリセルとして使用する。このような半導体メモリでは、回路パターンの微細化の比率を上回る比率での寸法精度の向上が要請される。このため、微細な回路パターンを形成するフォトリソグラフィー技術に大きな負荷が課せられており、これが製品コストを上昇させる要因の一つになっている。
【０００４】
この問題点を打破するメモリの後継候補として抵抗変化メモリが注目されている。
【０００５】
抵抗変化メモリは、電気パルスの印加によって抵抗変化膜の抵抗値を変化させ、それに不揮発にデータを記憶させる点に特徴を有する（例えば、特許文献１を参照）。しかし、抵抗変化メモリにおいても、実際には、加工技術の観点から微細化には限界があるため、今後は微細化に頼らずに集積化を図る技術が必要となる。
【０００６】
微細化以外に集積化を図る技術の一つにメモリセルアレイの三次元化がある。しかし、メモリセルアレイの三次元化は、ＰＥＰ(photo engraving process)数の増加による製造コストの増大を招くと共に、積み重ねるメモリセルアレイ数が増えるに従い、プロセス履歴の相違に伴うメモリセルアレイの特性のばらつきが発生する。
【０００７】
そこで、これら微細化及び三次元化以外に集積化を図る技術として、１つのメモリセルに３値以上を記憶させる多値化が検討されている。抵抗変化メモリに多値技術を適用する報告例もある（例えば、非特許文献１を参照）。
【０００８】
抵抗変化メモリの多値化は、例えば、抵抗変化膜（メモリセル）に３つ以上の抵抗値（３値以上）を記憶可能にすることにより実現できる。しかし、この場合、抵抗変化膜の抵抗値の変化量を大きくとれないことから、３つ以上の抵抗値に十分なマージンを持たせることができず、結果として、高い信頼性を確保できない。
【０００９】
また、抵抗変化メモリの多値化は、例えば、２通りの抵抗値（２値）を記憶可能な複数の抵抗変化膜を直列又は並列に接続し、複数の抵抗変化膜の間で２通りの抵抗値をそれぞれ異ならせることにより実現できる。しかし、複数の抵抗変化膜を直列接続したときの電気的特性は、最も高い抵抗値を有する抵抗変化膜に律速され、複数の抵抗変化膜を並列接続したときの電気的特性は、最も低い抵抗値を有する抵抗変化膜に律速されるため、書き込み／消去の制御が難しい。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特表２００５−５２２０４５号公報
【非特許文献】
【００１１】
【非特許文献１】ＩＥＤＭ２００８,ｐｐ２９７
【発明の概要】
【発明が解決しようとする課題】
【００１２】
実施形態は、書き込み制御性が良く、高信頼性の多値抵抗変化メモリを提案する。
【課題を解決するための手段】
【００１３】
実施形態によれば、多値抵抗変化メモリは、一端が第１のノードに接続され、他端が第２のノードに接続される第１の抵抗変化膜、一端が第３のノードに接続され、他端が前記第２のノードに接続される第２の抵抗変化膜、及び、前記第１及び第２のノードの間に接続されるキャパシタを備えるメモリセルと、前記第１及び第２の抵抗変化膜を含む第１のパスを通過する第１の電圧パルス、及び、前記第２の抵抗変化膜及び前記キャパシタを含む第２のパスを通過する第２の電圧パルスを生成する電圧パルス生成回路と、書き込み時に前記第１及び第２の電圧パルスを用いて前記メモリセルに多値データを記憶させる制御回路とを具備する。
【図面の簡単な説明】
【００１４】
【図１】多値抵抗変化メモリの回路構造を示す図。
【図２】多値抵抗変化メモリのデバイス構造を示す図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】多値抵抗変化メモリの製造方法を示す図。
【図５】多値抵抗変化メモリの製造方法を示す図。
【図６】多値抵抗変化メモリの製造方法を示す図。
【図７】多値抵抗変化メモリの製造方法を示す図。
【図８】多値抵抗変化メモリの製造方法を示す図。
【図９】多値抵抗変化メモリの応用例を示す図。
【図１０】メモリセルアレイの構成例を示す図。
【図１１】メモリセルアレイのデバイス構造を示す図。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿う断面図。
【図１３】電圧パルスの例を示す図。
【図１４】第１の電圧パルスの移動経路を示す図。
【図１５】第１及び第２の抵抗変化膜に印加される電圧を示す図。
【図１６】第２の電圧パルスの移動経路を示す図。
【図１７】第１及び第２の抵抗変化膜に印加される電圧を示す図。
【図１８】書き込み動作を示す図。
【図１９】第１の電圧パルスの移動経路を示す図。
【図２０】第１及び第２の抵抗変化膜に印加される電圧を示す図。
【図２１】第２の電圧パルスの移動経路を示す図。
【図２２】第１及び第２の抵抗変化膜に印加される電圧を示す図。
【図２３】第２の電圧パルスの移動経路を示す図。
【図２４】第１及び第２の抵抗変化膜に印加される電圧を示す図。
【図２５】消去動作を示す図。
【図２６】第１の電圧パルスの移動経路を示す図。
【図２７】第１及び第２の抵抗変化膜に印加される電圧を示す図。
【図２８】第１の電圧パルスの移動経路を示す図。
【図２９】第１及び第２の抵抗変化膜に印加される電圧を示す図。
【図３０】第２の電圧パルスの移動経路を示す図。
【図３１】第１及び第２の抵抗変化膜に印加される電圧を示す図。
【図３２】読み出し動作を示す図。
【図３３】第１及び第２の電圧パルスの移動経路を示す図。
【図３４】第１及び第２の抵抗変化膜の抵抗状態を示す図。
【図３５】メモリセルの合計抵抗値の変化を示す図。
【図３６】フォーミングについて示す図。
【図３７】フォーミングについて示す図。
【図３８】第１及び第２の電圧パルスの移動経路を示す図。
【図３９】書き込み動作を示す図。
【図４０】第２の電圧パルスの移動経路を示す図。
【図４１】第１及び第２の抵抗変化膜に印加される電圧を示す図。
【図４２】第１の電圧パルスの移動経路を示す図。
【図４３】第１及び第２の抵抗変化膜に印加される電圧を示す図。
【図４４】第１の電圧パルスの移動経路を示す図。
【図４５】第１及び第２の抵抗変化膜に印加される電圧を示す図。
【図４６】消去動作を示す図。
【図４７】第２の電圧パルスの移動経路を示す図。
【図４８】第１及び第２の抵抗変化膜に印加される電圧を示す図。
【図４９】第１の電圧パルスの移動経路を示す図。
【図５０】第１及び第２の抵抗変化膜に印加される電圧を示す図。
【図５１】多値抵抗変化メモリの変形例を示す図。
【図５２】多値抵抗変化メモリの変形例を示す図。
【図５３】製造方法の変形例を示す図。
【図５４】製造方法の変形例を示す図。
【図５５】製造方法の変形例を示す図。
【図５６】製造方法の変形例を示す図。
【図５７】製造方法の変形例を示す図。
【図５８】製造方法の変形例を示す図。
【図５９】製造方法の変形例を示す図。
【図６０】製造方法の変形例を示す図。
【図６１】製造方法の変形例を示す図。
【図６２】製造方法の変形例を示す図。
【図６３】製造方法の変形例を示す図。
【図６４】製造方法の変形例を示す図。
【発明を実施するための形態】
【００１５】
以下、図面を参照しながら実施形態を説明する。
【００１６】
１．  基本構成  
(1)   回路構造  
図１は、多値抵抗変化メモリの回路構造を示している。
【００１７】
メモリセルアレイ１１内のメモリセルＭＣは、直列接続される第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２と、第１の抵抗変化膜ＲＷ１に並列接続されるキャパシタＣＰとを備える。第１の抵抗変化膜ＲＷ１の一端は、第１のノードＮ１に接続され、その他端は、第２のノードＮ２に接続される。第２の抵抗変化膜ＲＷ２の一端は、第３のノードＮ３に接続され、その他端は、第２のノードＮ２に接続される。キャパシタＣＰは、第１及び第２のノードＮ１，Ｎ２の間に接続される。
【００１８】
電圧パルス生成回路２１は、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２を含む第１のパスＡを通過する第１の電圧パルス、及び、第２の抵抗変化膜ＲＷ２及びキャパシタＣＰを含む第２のパスＢを通過する第２の電圧パルスを生成する。
【００１９】
第１及び第２の電圧パルスの移動ルートが異なる場合、第１の電圧パルスの波形と第２の電圧パルスの波形とが異なることが特徴となる。
【００２０】
例えば、パルス幅(pulse width)、立ち上がり時間(rise time)及び立ち下がり時間(fall time)について、図１３に示すように定義したとき、第２の電圧パルスのパルス幅を第１の電圧パルスの立ち上がり時間及び立ち下がり時間よりも短いことが、第１及び第２の電圧パルスの移動ルートが異なる場合の特徴である。
【００２１】
具体的には、第１の電圧パルスのパルス幅は、第１の電圧パルスがメモリセルＭＣに与えられる前のキャパシタＣＰの容量と第２の抵抗変化膜ＲＷ２の抵抗値との積よりも大きくし、第２の電圧パルスのパルス幅は、第２の電圧パルスがメモリセルＭＣに与えられる前のキャパシタＣＰの容量と第２の抵抗変化膜ＲＷ２の抵抗値との積よりも小さくする。
【００２２】
ここで、図１３において、Ｔwidthは、パルス幅、Ｔedgeは、立ち上がり時間、Ｔtrailは、立ち下がり時間を表している。
【００２３】
そして、制御回路２２は、書き込み時に、第１及び第２の電圧パルスを用いてメモリセルに多値データを記憶させる。
【００２４】
例えば、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２がそれぞれ２通りの抵抗値（２値）を記憶可能であるとき、メモリセルＭＣは、４値を記憶可能である。一般的には、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２がそれぞれ２ｎ通りの抵抗値（２ｎ値）を記憶可能であるとき、メモリセルＭＣは、２２×ｎ値を記憶可能である。但し、ｎは、自然数である。
【００２５】
具体的な書き込み手順については、実施例の説明で詳述する。
【００２６】
このように、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２を含む第１のパスＡと、第２の抵抗変化膜ＲＷ２及びキャパシタＣＰを含む第２のパスＢとを設けることにより、書き込み制御性が良く、高信頼性の多値抵抗変化メモリを実現できる。
【００２７】
(2)   デバイス構造  
図２及び図３は、多値抵抗変化メモリのメモリセルのデバイス構造を示している。図２は、平面図、図３の図２のＩＩＩ−ＩＩＩ線に沿う断面図である。
【００２８】
このデバイス構造は、図１の回路構造を実現するための一実施例である。
【００２９】
第１の抵抗変化膜ＲＷ１は、第１の電極３１上に配置される。第１の金属層３２は、第１の抵抗変化膜ＲＷ１上に配置される。第２の抵抗変化膜ＲＷ２は、第１の金属層３２上に配置される。第２の電極３３Ａは、第２の抵抗変化膜ＲＷ２上に配置される。
【００３０】
絶縁層３４は、第１の金属層３２の側面を覆う。第２の金属層３３Ｂは、第１の電極３１に接触し、絶縁層３４を介して第１の金属層３２の側面に対向する。
【００３１】
第１の金属層３２、絶縁層３４及び第２の金属層３３Ｂは、キャパシタＣＰを構成する。
【００３２】
本例では、第１の抵抗変化膜ＲＷ１、第１の金属層３２、第２の抵抗変化膜ＲＷ２、第２の電極３３Ａ及び絶縁層３４は、全体として、円柱形を有しているが、この形状に限られることはない。例えば、円柱形以外に角柱形などが許容される。
【００３３】
また、第２の金属層３３Ｂは、絶縁層３４の側面を取り囲むリング形を有しているが、この形状に限られることはない。例えば、第２の金属層３３Ｂは、一部が切断されたリング形（Ｃ形）であってもよい。
【００３４】
さらに、第２の金属層３３Ｂの上端の位置は、特に制限されることはない。但し、第２の金属層３３Ｂは、第２の抵抗変化膜ＲＷ２及び第２の電極３３Ａと絶縁されていることが必要である。そこで、例えば、第２の金属層３３Ｂの上端が第１の金属層３２の上端よりも上にあるときは、第２の抵抗変化膜ＲＷ２と第２の金属層３３Ｂとの間に新たな絶縁層を付加するのが好ましい。
【００３５】
また、第１の抵抗変化膜ＲＷ１と第２の金属層３３Ｂとの間に新たな絶縁層が存在していても構わない。
【００３６】
(3)   製造方法  
図２及び図３のデバイス構造の製造方法について説明する。
【００３７】
まず、図４に示すように、第１の電極３１上に、第１の抵抗変化膜ＲＷ１、第１の金属層３２及び第２の抵抗変化膜ＲＷ２からなる積層構造を形成する。
【００３８】
第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２は、同一材料から形成されていてもよいし、異なる材料から形成されていてもよい。
【００３９】
ここで特徴的なことは、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２が同一材料から形成されていてもよい、ということにある。
【００４０】
この場合、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の２ｎ通りの抵抗値（２ｎ値）が互いに同じになるが、既に述べたように、書き込み時に、電圧パルスが２通りのパスのうちの１つを選択的に通過するため、書き込み制御性や信頼性が劣化することはない。
【００４１】
第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２は、例えば、ＨｆＯｘ（０＜ｘ）などの金属酸化物から形成される。ＨｆＯｘは、例えば、ＣＶＤ法、ＡＬＤ法、スパッタ法などにより形成することができる。第１の金属層３２は、例えば、Ｔｉなどの金属から形成される。
【００４２】
次に、図５に示すように、ＰＥＰによりフォトマスクを形成し、このフォトマスクをマスクにして、ＲＩＥなどの異方性エッチングにより、第１の抵抗変化膜ＲＷ１、第１の金属層３２及び第２の抵抗変化膜ＲＷ２からなる積層構造をパターニングする。
【００４３】
この後、第１の金属層３２の側面を酸化し、図６に示すように、第１の金属層３２の側面に絶縁層３４を形成する。ここで、第１の金属層３２がＴｉから形成されるとき、絶縁層３４は、ＴｉＯｘ（０＜ｘ）である。
【００４４】
この酸化は、フォトマスクの除去（アッシング）と同時に行ってもよいし、これとは別に行ってもよい。
【００４５】
次に、図７に示すように、第１の電極３１上に、パターニングされた積層構造を覆う金属層３３を形成する。金属層３３は、例えば、ＴｉＮｘ（０＜ｘ）から形成される。
【００４６】
また、ＰＥＰにより金属層３３上にフォトマスク３５を形成し、フォトマスク３５をマスクにして、ＲＩＥなどの異方性エッチングにより金属層３３をエッチングする。フォトマスク３５の平面サイズ（上部から見たサイズ）は、第２の抵抗変化膜ＲＷ２の平面サイズと同じ又はそれよりも一回り小さくする。
【００４７】
その結果、図８に示すように、第２の抵抗変化膜ＲＷ２上に第２の電極３３Ａが形成され、第１の電極３１上に、絶縁層３４を介して第１の金属層３２の側面に対向する第２の金属層３３Ｂが形成される。
【００４８】
以上の工程により、図２及び図３のデバイス構造が完成する。
【００４９】
(4)   応用例  
図９は、多値抵抗変化メモリの応用例を示している。
【００５０】
メモリセルアレイ１１は、図２及び図３のメモリセルを含んでいる。第１のデコーダ／ドライバ１２は、メモリセルアレイ１１の第１の方向の一端に配置される。また、第２のデコーダ／ドライバ１３は、メモリセルアレイ１１の第２の方向の一端に配置される。
【００５１】
アドレス信号は、アドレスバッファ１４を経由して、第１及び第２のデコーダ／ドライバ１２，１３に入力される。第１のデコーダ／ドライバ１２は、アドレス信号に基づいて、例えば、メモリセルアレイ１１の複数のロウのうちの１つを選択する。また、第２のデコーダ／ドライバ１３は、アドレス信号に基づいて、例えば、メモリセルアレイ１１の複数のカラムのうちの１つを選択する。
【００５２】
電圧パルス生成回路２１及び制御回路２２は、図１の電圧パルス生成回路２１及び制御回路２２に対応する。
【００５３】
電圧パルス生成回路２１は、読み出し／書き込み時に、異なる波形の複数の電圧パルスを生成可能である。電圧パルス生成回路２１は、これら複数の電圧パルスを生成するために、電圧パルス整形回路を含んでいる。
【００５４】
制御回路２２は、読み出し／書き込み時に、電圧パルス生成回路２１において生成可能な複数の電圧パルスのうちの２つ以上を選択し、これら選択された２つ以上の電圧パルスを用いてメモリセルに対する多値データの読み出し／書き込みを実行する。
【００５５】
図１０は、メモリセルアレイの構成例を示している。
【００５６】
メモリセルアレイ１１は、クロスポイント型であり、第１の方向に延びる下部ビット線ＬＢＬ１，ＬＢＬ２と第２の方向に延びる上部ビット線ＵＢＬ１，ＵＢＬ２との交差部にメモリセルＭＣが配置される。
【００５７】
本例では、説明を簡単化するため、４つのメモリセル（２つのロウと２つのカラム）ＭＣを示すが、実際は、これよりも多くのメモリセルが存在する。
【００５８】
ドライバＤとしてのＦＥＴ(Field effect transistor)は、下部ビット線ＬＢＬ１，ＬＢＬ２の第１の方向の一端に接続され、かつ、上部ビット線ＵＢＬ１，ＵＢＬ２の第２の方向の一端に接続される。これらのＦＥＴのオン／オフは、デコーダからの信号により制御される。
【００５９】
図１１は、図１０のメモリセルアレイをデバイス化したときの平面図である。また、図１２は、図１１のＸＩＩ−ＸＩＩ線に沿う断面図である。
【００６０】
下部ビット線ＬＢＬ１，ＬＢＬ２は、ＬＳＩの世代に依存する一定ピッチ２Ｆ（Ｆは、例えば、フューチャーサイズ）のライン＆スペースパターンにより形成される。また、上部ビット線ＵＢＬ１，ＵＢＬ２も、一定ピッチ２Ｆのライン＆スペースパターンにより形成される。
【００６１】
本例では、第１の電極３１が下部ビット線ＬＢＬ１，ＬＢＬ２になっているが、第１の電極３１とは別に新たな下部ビット線ＬＢＬ１，ＬＢＬ２を設けてもよい。同様に、第２の電極３３Ａが上部ビット線ＵＢＬ１，ＵＢＬ２になっているが、第２の電極３３Ａとは別に新たな上部ビット線ＵＢＬ１，ＵＢＬ２を設けてもよい。
【００６２】
ここで、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２、第１の金属層３２及び絶縁層３４からなる積層構造が円柱形を有していると仮定すると、例えば、第１の金属層３２の第１及び第２の方向の幅は、それぞれＷ１、絶縁層３４の第１及び第２の方向の幅、並びに、第２の金属層３３Ｂの第１及び第２の方向の幅は、それぞれＷ２である。
【００６３】
互いに隣接する２つのメモリセルＭＣの第２の金属層３３Ｂの間隔は、Ｗ３（＝Ｆ−２Ｗ２）である。
【００６４】
また、第１の金属層３２の第３の方向（高さ方向）の幅は、Ｈ１であり、第１及び第２の金属層３２，３３Ｂが対向する部分の第３の方向の幅は、Ｈ２である。
【００６５】
２．  実施例  
以下、メモリセルに多値データを制御性良く書き込み、高信頼性な抵抗変化メモリを実現する実施例について説明する。
【００６６】
(1)   電圧パルスの条件  
書き込み（セット）、消去（リセット）及び読み出しに関しては、少なくとも２つの電圧パルス、即ち、図１の第１のパスＡを通過する第１の電圧パルスと図１の第２のパスＢを通過する第２の電圧パルスとが使用される。
【００６７】
そこで、まず、電圧パルスの条件について説明する。
【００６８】
図１４は、第１の電圧パルスの移動経路を示している。
【００６９】
第１の電圧パルスが第１のパスＡを通過するためには、第１の電圧パルスのパルス幅Ｔwidth1（単位＝[sec]）を、第１の電圧パルスがメモリセルＭＣに与えられる前のキャパシタＣＰの容量Ｃ（単位＝[F]）と第２の抵抗変化膜ＲＷ２の抵抗値Ｒ（単位＝[Ω]）との積よりも大きくすればよい。
【００７０】
例えば、第１の電圧パルスのパルス幅Ｔwidth1は、第１の電圧パルスがメモリセルに与えられる前のキャパシタＣＰの容量Ｃと第２の抵抗変化膜ＲＷ２の抵抗値の最大値Ｒoffとの積（＝Ｃ×Ｒoff）の３０倍よりも大きくする。ここで、３０倍というマージンを持たせたのは、ＲＷ１とＲＷ２に所望の電圧が定常的に印加されている時間を十分なものにすると共に、抵抗変化膜ＲＷ２に不要にかかる電圧ストレスを回避するためである。図13に示すように、Tedge及びTtrailはTwidthより必ず小さい。Tedge及びTtrailが短い場合には、パルス立ち上がり時及び立ち下がり時に電圧が一時的に大きくかかってしまう。
【００７１】
この現象はTedge及びTtrailがＣ×Roffの１０倍よりも大きければ、パルス立ち上がり及び立下り時にRW２に一時的にかかる過電圧は、RW２の特性に影響を与えない程度に小さく抑えることができる。例えば、Twidth=3×Tedge(=Ttrail)と仮定した場合に、Twidthは、Ｃ×Roffの３０倍よりも大きければよい。この時、書き込みに必要な大きな電圧は、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の双方に配分されて印加される。
【００７２】
図１５は、Twidth>C×Roffを満たす第１の電圧パルスと第１及び第２の抵抗変化膜に印加される電圧との関係を示している。
【００７３】
同図によれば、第１の電圧パルスがメモリセルに与えられたとき、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２に電圧が印加されることが分かる。これは、第１の電圧パルスのパルス幅がＣＲ遅延に対して十分に長いため、第１の電圧パルスが第１及び第２の抵抗変化膜（第１のパス）を経由して接地点に抜けるからである。また、第1の電圧パルスのTedge及びTtrailも同様にＣＲ遅延に対して十分に長いため、パルス立ち上がり時及び立下り時にRW２に過大な電圧が印加されることもない。
【００７４】
ここで、同図では、第１の電圧パルスがメモリセルに与えられる前の第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の抵抗値は、互いに等しいと仮定する。
【００７５】
このように、第１の電圧パルスのパルス幅を、第１の電圧パルスがメモリセルに与えられる前のキャパシタの容量と第２の抵抗変化膜の抵抗値との積よりも小さくすることで、この第１の電圧パルスを第１及び第２の抵抗変化膜の双方に与えて書き込みを制御することが可能になる。
【００７６】
図１６は、第２の電圧パルスの移動経路を示している。
【００７７】
第２の電圧パルスが第２のパスＢを通過するためには、第２の電圧パルスのパルス幅Ｔwidth2（単位＝[sec]）を、第２の電圧パルスがメモリセルＭＣに与えられる前のキャパシタＣＰの容量Ｃ（単位＝[F]）と第２の抵抗変化膜ＲＷ２の抵抗値Ｒ（単位＝[Ω]）との積よりも小さくすればよい。
【００７８】
例えば、第２の電圧パルスのパルス幅Ｔwidth2は、第２の電圧パルスがメモリセルに与えられる前のキャパシタＣＰの容量Ｃと第２の抵抗変化膜ＲＷ２の抵抗値の最小値Ｒonとの積（＝Ｃ×Ｒon）の０．３倍よりも小さくする。ここで、０．３倍というマージンを持たせたのは、書き込みに必要な大きな電圧は、第２の抵抗変化膜ＲＷ２に印加され、第１の抵抗変化膜ＲＷ１に印加されないことを実現するためである。例えば、Tedgeが十分に短ければパルス立ち上がり時にRW2にのみ電圧を印加することは可能であるが、パルス幅が長いと、RW1とＲＷ２に定常的に配分された電圧が印加されるようになり、ＲＷ１に不要な電圧ストレスがかかってしまう。すなわち、ＲＷ2のみに電圧パルスを印加するためには、パルス立ち上がり、立下り時間及びパルス幅が共にＣ×Ｒonよりも十分に短いことが必要となる。ここでパルス立ち上がり、立下り時間≦パルス幅であるため、パルス幅がＣ×Ｒonよりも十分に短ければよく、パルス幅＜Ｃ×Ｒon×0.3であれば、RW1に不要にかかってしまう電圧は素子特性に影響を与えない程度に十分小さくすることができる。
【００７９】
図１７は、第２の電圧パルスと第１及び第２の抵抗変化膜に印加される電圧との関係を示している。
【００８０】
同図によれば、パルス幅がＣ×Ronの0.3倍よりも短い第２の電圧パルスがメモリセルに与えられたとき、第１の抵抗変化膜ＲＷ１にほとんど電圧が印加されないことが分かる。これは、第２の電圧パルスのパルス幅がＣＲ遅延に対して十分に短いため、キャパシタの充電が十分には行われず、第２の電圧パルスが第２の抵抗変化膜及びキャパシタ（第２のパス）を経由して接地点に抜けるからである。
【００８１】
このように、第２の電圧パルスのパルス幅を、第２の電圧パルスがメモリセルに与えられる前のキャパシタの容量と第２の抵抗変化膜の抵抗値との積よりも小さくすることで、この第２の電圧パルスを第２の抵抗変化膜のみに与えて書き込みを制御することが可能になる。
【００８２】
(2)   第１の実施例  
第１の実施例は、第１及び第２の抵抗変化膜がそれぞれ２値を記憶し、第１の抵抗変化膜の２つの抵抗状態（高抵抗／低抵抗）と第２の抵抗変化膜の２つの抵抗状態（高抵抗／低抵抗）とが同じ場合に関する。
【００８３】
以下、多値データの書き込み（セット）／消去（リセット）／読み出し動作について説明する。以下の説明においては、一例として、消去状態を高抵抗(High resistance)とする例を説明するが、消去状態を低抵抗(Low resistance)としても構わない。この場合は、以下の説明中、必要に応じて、書き込みを消去に、消去を書き込みに読み替えればよい。
【００８４】
A.  書き込み（セット）／消去（リセット）動作  
図１８は、書き込み動作を示し、図２５は、消去動作を示している。
【００８５】
第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２は、それぞれ２値を記憶可能であるため、メモリセルとしては、４通りの状態Ａ，Ｂ，Ｃ，Ｄのうちの１つをとることができる。ここでは、Ｄ−状態をリセット状態“００”とし、Ｄ−状態において、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の抵抗値は、高抵抗とする。
【００８６】
ここでは、Ｄ−状態（初期状態）からＡ−状態、Ｂ−状態又はＣ−状態への書き込み動作、及び、Ａ−状態、Ｂ−状態、Ｃ−状態又はＤ−状態からＤ−状態への消去動作を説明する。第１及び第２の電圧パルスの波形は、図１３の定義に従い、かつ、上述の電圧パルスの条件を満たすものとする。
【００８７】
即ち、  
第１の電圧パルス：  Ｔwidth1＞３０×Ｃ×Ｒoff      …（１）  
第２の電圧パルス：  Ｔwidth2＜０．３×Ｃ×Ｒon     …（２）  
である。
【００８８】
本例では、第１及び第２の電圧パルスの振幅は、特に制限されず、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の特性に応じて適宜変更可能である。
【００８９】
ここで、例えば、図１２において、ハーフピッチ（Ｆに相当）が１２［ｎｍ］、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２がＨｆＯｘ、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の低抵抗状態Ｒonが７［ＭΩ］、高抵抗状態Ｒoffが７０［ＭΩ］、キャパシタＣＰの容量Ｃが１．７×１０−１６［Ｆ］であるとき、
式（１）及び式（２）によれば、例えば、第１及び第２の電圧パルスの条件は、  
第１の電圧パルス：  Ｔwidth1＞３．５［μｓ］  …（３）  
第２の電圧パルス：  Ｔwidth2＜３．５［ｎｓ］  …（４）  
となる。
【００９０】
A.-1.  書き込み（セット）動作  
書き込み（セット）動作では、例えば、第１の電圧パルスの電圧値（振幅）は、１つ、第２の電圧パルスの電圧値（振幅）は、２つ使用する。
【００９１】
第１の電圧パルスは、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の抵抗状態が同じ（高抵抗Ｒoff）のとき、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の抵抗状態を高抵抗Ｒoffから低抵抗Ｒonに変化させる電圧値Ｖ1-setを有する。
【００９２】
また、第２の電圧パルスは、第２の抵抗変化膜ＲＷ２の抵抗状態を高抵抗Ｒoffから低抵抗Ｒonに変化させる電圧値Ｖ2-set、又は、第２の抵抗変化膜ＲＷ２の抵抗状態を低抵抗Ｒonから高抵抗Ｒoffに変化させる電圧値Ｖ2-resetを有する。
【００９３】
第１の電圧パルス及びＶ2-setを有する第２の電圧パルスは、セットパルスと称し、Ｖ2-resetを有する第２の電圧パルスは、リセットパルスと称する。
【００９４】
本例では、第１及び第２の電圧パルスの移動方向（極性）が同じ場合を想定しているが、例えば、第２の電圧パルスを双方向に移動可能（極性の変更可能）とすれば、Ｖ2-set＝Ｖ2-resetとして、書き込み動作を行うことも可能である。
【００９５】
・  Ｄ−状態からＡ−状態への書き込み  
図１８に示すように、メモリセルに電圧値Ｖ1-setを有する第１の電圧パルス（セットパルス）を印加すればよい。この時、図１９及び図２０に示すように、第１の電圧パルスは、第１のパスＡを通過する。
【００９６】
このため、電圧値Ｖ1-set／２は、それぞれ、第１及び第２の抵抗変化膜（共に、Ｒoff）ＲＷ１，ＲＷ２に印加される。Ｖ1-set／２は、抵抗値を高抵抗状態Ｒoffから低抵抗状態Ｒonへ変化させる閾値よりも大きい。
【００９７】
従って、第１の電圧パルスを用いることにより、Ｄ−状態からＡ−状態への書き込みを行うことができる。
【００９８】
・  Ｄ−状態からＢ−状態への書き込み  
図１８に示すように、メモリセルに電圧値Ｖ2-setを有する第２の電圧パルス（セットパルス）を印加すればよい。この時、図２１及び図２２に示すように、第２の電圧パルスは、第２のパスＢを通過する。
【００９９】
このため、電圧値Ｖ2-setは、第２の抵抗変化膜（Ｒoff）ＲＷ２に印加される。Ｖ2-setは、抵抗値を高抵抗状態Ｒoffから低抵抗状態Ｒonへ変化させる閾値よりも大きい。
【０１００】
従って、Ｖ2-setを有する第２の電圧パルスを用いることにより、Ｄ−状態からＢ−状態への書き込みを行うことができる。
【０１０１】
・  Ｄ−状態からＣ−状態への書き込み  
図１８に示すように、まず、メモリセルに電圧値Ｖ1-setを有する第１の電圧パルス（セットパルス）を印加する。この時、上述のＡ−状態への書き込みが行われ、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の抵抗値は、共に、高抵抗Ｒoffから低抵抗Ｒonに変化する。
【０１０２】
この後、メモリセルに電圧値Ｖ2-resetを有する第２の電圧パルス（リセットパルス）を印加する。この時、図２３及び図２４に示すように、第２の電圧パルスは、第２のパスＢを通過する。
【０１０３】
このため、電圧値Ｖ2-resetは、第２の抵抗変化膜（Ｒon）ＲＷ２に印加される。Ｖ2-resetは、抵抗値を低抵抗状態Ｒonから高抵抗状態Ｒoffへ変化させる閾値よりも大きい。
【０１０４】
従って、第１の電圧パルスとＶ2-resetを有する第２の電圧パルスとを用いることにより、Ｄ−状態からＣ−状態への書き込みを行うことができる。
【０１０５】
以上の書き込み動作において特徴的な点は、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の２つの抵抗状態（高抵抗／低抵抗）が同じであっても、第１及び第２のパスＡ，Ｂを設けることにより、各抵抗変化膜の抵抗状態を独立に変化させることで多値データの書き込みが可能になる点にある。
【０１０６】
コンベンショナルな技術によれば、第１及び第２の抵抗変化膜の２つの抵抗状態が同じであるときは、一方の抵抗変化膜の抵抗状態を変化さえようとするともう一方の抵抗変化膜の状態も同様に変化してしまう為、各抵抗変化膜の状態を独立に変化させることは出来ず、多値データの書き込みを行うことができない。また、第１及び第２の抵抗変化膜の２つの抵抗状態を異ならせて多値化を図っても、電圧パルスの経路が１つしか存在しないため（常に第１及び第２の抵抗変化膜に電圧パルスが印加されるため）、書き込み制御性を向上させることはできない。
【０１０７】
但し、本例において、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の２つの抵抗状態（高抵抗／低抵抗）を異ならせることも可能である。
【０１０８】
A.-2.  消去（リセット）動作  
消去動作は、例えば、ことなるセル状態A〜C全てのメモリセルを同時に消去することにより行う。このような消去動作では、例えば、第１の電圧パルスの電圧値（振幅）は、２つ、第２の電圧パルスの電圧値（振幅）は、１つ使用する。
【０１０９】
第１の電圧パルスは、第１の抵抗変化膜ＲＷ１が高抵抗Ｒoff、第２の抵抗変化膜ＲＷ２が低抵抗Ｒonのとき、第１の抵抗変化膜ＲＷ１の抵抗状態を高抵抗Ｒoffから低抵抗Ｒonに変化させる電圧値Ｖ1-set、又は、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の抵抗状態が同じ（低抵抗Ｒon）のとき、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の抵抗状態を低抵抗Ｒonから高抵抗Ｒoffに変化させる電圧値Ｖ1-resetを有する。
【０１１０】
また、第２の電圧パルスは、第２の抵抗変化膜ＲＷ２の抵抗状態を高抵抗Ｒoffから低抵抗Ｒonに変化させる電圧値Ｖ2-setを有する。
【０１１１】
Ｖ1-setを有する第１の電圧パルス及び第２の電圧パルスは、セットパルスと称し、Ｖ1-resetを有する第１の電圧パルスは、リセットパルスと称する。
【０１１２】
本例では、第１及び第２の電圧パルスの移動方向（極性）が同じ場合を想定しているが、例えば、第１の電圧パルスを双方向に移動可能（極性の変更可能）として消去動作を行うことも可能である。
【０１１３】
Ａ−状態、Ｂ−状態、Ｃ−状態及びＤ−状態からＤ−状態への消去は、全て、同じ動作により行うことができる。
【０１１４】
・  Ａ−状態からＤ−状態への消去  
図２５に示すように、まず、メモリセルに電圧値Ｖ2-setを有する第２の電圧パルス（セットパルス）を印加する。しかし、第２の抵抗変化膜ＲＷ２の抵抗状態は、既に、Ｒonであるため、その状態が変化することはない。
【０１１５】
次に、メモリセルに電圧値Ｖ1-setを有する第１の電圧パルス（セットパルス）を印加する。しかし、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の抵抗状態は、共に、Ｒonであるため、その状態が変化することはない。
【０１１６】
この後、メモリセルに電圧値Ｖ1-resetを有する第１の電圧パルス（リセットパルス）を印加する。この時、図２６及び図２７に示すように、第１の電圧パルスは、第１のパスＡを通過する。
【０１１７】
このため、電圧値Ｖ1-reset／２は、それぞれ、第１及び第２の抵抗変化膜（共に、Ｒon）ＲＷ１，ＲＷ２に印加される。Ｖ1-reset／２は、抵抗値を低抵抗状態Ｒonから高抵抗状態Ｒoffへ変化させる閾値よりも大きい。
【０１１８】
従って、電圧値Ｖ1-set，Ｖ1-resetを有する第１の電圧パルス及び電圧値Ｖ2-setを有する第２の電圧パルスを用いることにより、Ａ−状態からＤ−状態への消去を行うことができる。
【０１１９】
・  Ｂ−状態からＤ−状態への消去  
図２５に示すように、まず、メモリセルに電圧値Ｖ2-setを有する第２の電圧パルス（セットパルス）を印加する。しかし、第２の抵抗変化膜ＲＷ２の抵抗状態は、既に、Ｒonであるため、その状態が変化することはない。
【０１２０】
次に、メモリセルに電圧値Ｖ1-setを有する第１の電圧パルス（セットパルス）を印加する。この時、図２８及び図２９に示すように、第１の電圧パルスは、第１のパスＡを通過する。
【０１２１】
また、第１の抵抗変化膜ＲＷ１の抵抗状態は、Ｒoff、第２の抵抗変化膜ＲＷ２の抵抗状態は、Ｒonである。ここで、第１の抵抗変化膜ＲＷ１に印加される電圧値Ｖ1-set(RW1)は、抵抗値を高抵抗状態Ｒoffから低抵抗状態Ｒonへ変化させる閾値よりも大きく、抵抗値を低抵抗状態Ｒonから高抵抗状態Ｒoffへ変化させる閾値よりも小さい。よって、第１の抵抗変化膜ＲＷ１の抵抗値は、高抵抗Ｒoffから低抵抗Ｒonに変化する。
【０１２２】
この時点で、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２は、Ａ−状態になる（統一化）。
【０１２３】
この後、メモリセルに電圧値Ｖ1-resetを有する第１の電圧パルス（リセットパルス）を印加する。この時、図２６及び図２７に示すように、第１の電圧パルスは、第１のパスＡを通過する。
【０１２４】
このため、電圧値Ｖ1-reset／２は、それぞれ、第１及び第２の抵抗変化膜（共に、Ｒon）ＲＷ１，ＲＷ２に印加される。Ｖ1-reset／２は、抵抗値を低抵抗状態Ｒonから高抵抗状態Ｒoffへ変化させる閾値よりも大きい。
【０１２５】
従って、電圧値Ｖ1-set，Ｖ1-resetを有する第１の電圧パルス及び電圧値Ｖ2-setを有する第２の電圧パルスを用いることにより、Ｂ−状態からＤ−状態への消去を行うことができる。
【０１２６】
・  Ｃ−状態からＤ−状態への消去  
図２５に示すように、まず、メモリセルに電圧値Ｖ2-setを有する第２の電圧パルス（セットパルス）を印加する。この時、図３０及び図３１に示すように、第２の電圧パルスは、第２のパスＢを通過する。
【０１２７】
このため、電圧値Ｖ2-setは、第２の抵抗変化膜（Ｒoff）ＲＷ２に印加される。Ｖ2-setは、抵抗値を高抵抗状態Ｒoffから低抵抗状態Ｒonへ変化させる閾値よりも大きい。よって、第２の抵抗変化膜ＲＷ２の抵抗値は、高抵抗Ｒoffから低抵抗Ｒonに変化する。
【０１２８】
この時点で、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２は、Ａ−状態になる（統一化）。
【０１２９】
次に、メモリセルに電圧値Ｖ1-setを有する第１の電圧パルス（セットパルス）を印加する。しかし、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の抵抗状態は、既に、Ｒonであるため、その状態が変化することはない。
【０１３０】
この後、メモリセルに電圧値Ｖ1-resetを有する第１の電圧パルス（リセットパルス）を印加する。この時、図２６及び図２７に示すように、第１の電圧パルスは、第１のパスＡを通過する。
【０１３１】
このため、電圧値Ｖ1-reset／２は、それぞれ、第１及び第２の抵抗変化膜（共に、Ｒon）ＲＷ１，ＲＷ２に印加される。Ｖ1-reset／２は、抵抗値を低抵抗状態Ｒonから高抵抗状態Ｒoffへ変化させる閾値よりも大きい。
【０１３２】
従って、電圧値Ｖ1-set，Ｖ1-resetを有する第１の電圧パルス及び電圧値Ｖ2-setを有する第２の電圧パルスを用いることにより、Ｃ−状態からＤ−状態への消去を行うことができる。
【０１３３】
・  Ｄ−状態からＤ−状態への消去  
図２５に示すように、まず、メモリセルに電圧値Ｖ2-setを有する第２の電圧パルス（セットパルス）を印加する。この時、図３０及び図３１に示すように、第２の電圧パルスは、第２のパスＢを通過する。
【０１３４】
このため、電圧値Ｖ2-setは、第２の抵抗変化膜（Ｒoff）ＲＷ２に印加される。Ｖ2-setは、抵抗値を高抵抗状態Ｒoffから低抵抗状態Ｒonへ変化させる閾値よりも大きい。よって、第２の抵抗変化膜ＲＷ２の抵抗値は、高抵抗Ｒoffから低抵抗Ｒonに変化する。
【０１３５】
次に、メモリセルに電圧値Ｖ1-setを有する第１の電圧パルス（セットパルス）を印加する。この時、図２８及び図２９に示すように、第１の電圧パルスは、第１のパスＡを通過する。
【０１３６】
第１の抵抗変化膜ＲＷ１の抵抗状態は、Ｒoff、第２の抵抗変化膜ＲＷ２の抵抗状態は、Ｒonである。ここで、第１の抵抗変化膜ＲＷ１に印加される電圧値Ｖ1-set(RW1)は、抵抗値を高抵抗状態Ｒoffから低抵抗状態Ｒonへ変化させる閾値よりも大きい。よって、第１の抵抗変化膜ＲＷ１の抵抗値は、高抵抗Ｒoffから低抵抗Ｒonに変化する。
【０１３７】
この時点で、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２は、Ａ−状態になる（統一化）。
【０１３８】
この後、メモリセルに電圧値Ｖ1-resetを有する第１の電圧パルス（リセットパルス）を印加する。この時、図２６及び図２７に示すように、第１の電圧パルスは、第１のパスＡを通過する。
【０１３９】
このため、電圧値Ｖ1-reset／２は、それぞれ、第１及び第２の抵抗変化膜（共に、Ｒon）ＲＷ１，ＲＷ２に印加される。Ｖ1-reset／２は、抵抗値を低抵抗状態Ｒonから高抵抗状態Ｒoffへ変化させる閾値よりも大きい。
【０１４０】
従って、電圧値Ｖ1-set，Ｖ1-resetを有する第１の電圧パルス及び電圧値Ｖ2-setを有する第２の電圧パルスを用いることにより、Ｄ−状態からＤ−状態への消去を行うことができる。
【０１４１】
尚、上述の消去動作において、Ｖ1-setが、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の抵抗状態によらず、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の抵抗状態を高抵抗Ｒoffから低抵抗Ｒonに変化させる電圧値であるとき、第２の電圧パルスを省略し、第１の電圧パルス（Ｖ1-set，Ｖ1-reset）のみを用いて消去を行うことも可能である。
【０１４２】
B.  読み出し動作  
図３２は、読み出し動作を示している。
【０１４３】
第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２は、それぞれ２値を記憶可能であるため、書き込み動作後において、メモリセルとしては、４通りの状態Ａ，Ｂ，Ｃ，Ｄのうちの１つを有している。
【０１４４】
読み出し動作においても、書き込み（セット）／消去（リセット）動作と同様に、第１及び第２の電圧パルスを用いることにより、正確に、多値データを読み出すことができる。但し、第１及び第２の電圧パルスの電圧値（振幅）は、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２に書き込み／消去が発生しない十分に小さな値とする。
【０１４５】
読み出し動作において特徴的な点は、２つの電圧パルスを用いることにより、多値データの読み出しを行うことができることにある。
【０１４６】
コンベンショナルな技術では、電圧パルスの経路が１つしか存在しないため、第１及び第２の抵抗変化膜の２つの抵抗状態を異ならせ、メモリセルとして４つの抵抗状態を作り出すと共に、この４つの抵抗状態を読み出すために、例えば、３つの閾値を設定し、複雑なロジック処理により読み出しを行わなければならない。
【０１４７】
本例の読み出し動作によれば、このような複雑なロジック処理が不要であるため、読み出し動作の簡略化と高信頼性とを実現できる。
【０１４８】
本例の読み出し動作においても、第１及び第２の電圧パルスの波形は、図１３の定義に従い、かつ、上述の（１）式及び（２）式に示す条件を満たすものとする。
【０１４９】
また、書き込み／消去動作と同様に、例えば、図１２において、ハーフピッチ（Ｆに相当）が１２［ｎｍ］、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２がＨｆＯｘ、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の低抵抗状態Ｒonが７［ＭΩ］、高抵抗状態Ｒoffが７０［ＭΩ］、キャパシタＣＰの容量Ｃが１．７×１０−１６［Ｆ］であるとき、第１及び第２の電圧パルスの条件は、上述の式（３）及び式（４）を満たす。
【０１５０】
図３３に示すように、読み出し動作において、第１の電圧パルスは、第１のパスＡを通過する。このため、第１の電圧パルスにより、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の合計抵抗値が読み出される。即ち、Ａ−状態（抵抗値Ｒ＝２×Ｒon）及びＤ−状態（抵抗値Ｒ＝２×Ｒoff）は、それぞれ、第１の電圧パルスにより判別できる。
【０１５１】
しかし、Ｂ−状態（合計抵抗値Ｒmid＝Ｒoff＋Ｒon）及びＣ−状態（合計抵抗値Ｒmid＝Ｒon＋Ｒoff）は、同じ合計抵抗値を有するため、第１の電圧パルスではそれらを判別することができない。
【０１５２】
そこで、第２の電圧パルスにより、Ｂ−状態とＣ−状態の判別を行う。
【０１５３】
図３３に示すように、読み出し動作において、第２の電圧パルスは、第２のパスＢを通過する。このため、第２の電圧パルスにより、第２の抵抗変化膜ＲＷ２の抵抗値が読み出される。即ち、第１の電圧パルスによる読み出し結果と第２の電圧パルスによる読み出し結果とを用いて、Ｂ−状態（第２の抵抗変化膜ＲＷ２の抵抗値＝Ｒon）及びＣ−状態（第２の抵抗変化膜ＲＷ２の抵抗値＝Ｒoff）を判別できる。
【０１５４】
尚、上述の読み出し動作において、第１及び第２の電圧パルスをメモリセルに与える順序は、逆でも構わない。即ち、第２の電圧パルスにより第２の抵抗変化膜ＲＷ２の抵抗値を読み出した後に、第１の電圧パルスにより第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の合計抵抗値を読み出してもよい。
【０１５５】
C.  その他  
第１の実施例では、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２がそれぞれ２値を記憶し、第１の抵抗変化膜の２つの抵抗状態と第２の抵抗変化膜の２つの抵抗状態とが同じ場合を想定した。しかし、第１及び第２の電圧パルスの条件を満たしていれば、第１の抵抗変化膜の２つの抵抗状態と第２の抵抗変化膜の２つの抵抗状態とが異なっていても、上述と全く同じ書き込み／消去／読み出し動作により、多値抵抗変化メモリの書き込み制御性の向上と高信頼性とを実現できる。
【０１５６】
図３４は、第１及び第２の抵抗変化膜の２つの抵抗状態の関係を示している。
【０１５７】
Ｘ−１の関係は、第１の抵抗変化膜ＲＷ１の２つの抵抗状態と第２の抵抗変化膜ＲＷ２の２つの抵抗状態とが同じ場合の例である。
【０１５８】
Ｘ−２の関係は、第１の抵抗変化膜ＲＷ１の２つの抵抗状態と第２の抵抗変化膜ＲＷ２の２つの抵抗状態とが異なる場合の例である。この例では、第１の抵抗変化膜ＲＷ１の低抵抗状態の抵抗値Ｒonと第２の抵抗変化膜ＲＷ２の高抵抗状態の抵抗値Ｒoffとが同じとなっている。
【０１５９】
Ｘ−３の関係は、第１の抵抗変化膜ＲＷ１の２つの抵抗状態と第２の抵抗変化膜ＲＷ２の２つの抵抗状態とが異なる場合の例である。この例では、第１の抵抗変化膜ＲＷ１の低抵抗状態（抵抗値Ｒon）は、第２の抵抗変化膜ＲＷ２の高抵抗状態の抵抗値（抵抗値Ｒoff）よりも大きい。
【０１６０】
図３５は、メモリセルの合計抵抗値の変化を示している。
【０１６１】
第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の２つの抵抗状態が図３４のＸ−１の関係を有するとき、例えば、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の合計抵抗値Ｒ（菱形）は、図３５のＸ−１に示すように変化する。
【０１６２】
第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の２つの抵抗状態が図３４のＸ−２の関係を有するとき、例えば、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の合計抵抗値Ｒ（菱形）は、図３５のＸ−２に示すように変化する。
【０１６３】
第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の２つの抵抗状態が図３４のＸ−３の関係を有するとき、例えば、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の合計抵抗値Ｒ（菱形）は、図３５のＸ−３に示すように変化する。
【０１６４】
同図から分かることは、第１の抵抗変化膜ＲＷ１の２つの抵抗状態と第２の抵抗変化膜ＲＷ２の２つの抵抗状態の領域を完全に異ならせると、Ｃ−状態とＤ−状態の読み出しマージン（両者の合計抵抗値の差）が拡大するということにある。この読み出しマージンの拡大によりさらなる高信頼性を図ることができる。
【０１６５】
また、第１の抵抗変化膜ＲＷ１の２つの抵抗状態と第２の抵抗変化膜ＲＷ２の２つの抵抗状態とを異ならせると、一実施例として、書き込み動作においてリセットパルスが不要になる、消去動作において電圧パルスを与える回数を少なくできる、などの利点を得ることができる。これについては、以下の第２の実施例で詳述する。
【０１６６】
(3)   第２の実施例  
第２の実施例は、第１及び第２の抵抗変化膜がそれぞれ２値を記憶し、第１の抵抗変化膜の２つの抵抗状態（高抵抗／低抵抗）と第２の抵抗変化膜の２つの抵抗状態（高抵抗／低抵抗）とが異なる場合に関する。
【０１６７】
第１及び第２の抵抗変化膜の２つの抵抗状態は、図３４及び図３５のＸ−３の関係を有しているものとする。
【０１６８】
A.  初期化（フォーミング）について  
まず、図３４及び図３５のＸ−３の関係を有する第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２を形成する方法について説明する。ここでは、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２は、同一材料から形成されるものとする。
【０１６９】
第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２がＨｆＯｘなどの遷移金属酸化物か形成されるとき、スイッチング（セット／リセット動作の繰り返し）動作を行うためには、デバイス製造時に第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の初期化を行うことが必要である。
【０１７０】
この初期化は、一般的にフォーミング（Forming）と称される。
【０１７１】
第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の２つの抵抗状態（抵抗値の可変領域）は、フォーミング条件により変えることができる。
【０１７２】
図３６は、フォーミング条件と抵抗変化膜のフォーミング後の抵抗変化膜の抵抗値との関係を示している。
【０１７３】
抵抗変化膜は、ＨｆＯｘとし、フォーミング条件は、抵抗変化膜に電圧パルスを印加した状態において抵抗変化膜に流れる最大電流値をパラメータとする。サンプルは、No.1, No.2, No.3, No.4の４種類とした。
【０１７４】
同図からは、電圧パルス印加中に抵抗変化膜に流れる最大電流値が小さくなるほど、フォーミング後の抵抗変化膜の抵抗値Ｒformが高抵抗側にシフトしていることが分かる。
【０１７５】
図３７は、フォーミング後の抵抗値（図37ではフォーミング後の抵抗状態のread電流値でプロット）と抵抗変化膜の高抵抗状態の抵抗値との関係を示している。
【０１７６】
抵抗変化膜の高抵抗状態の抵抗値Ｒoffは、例えば、図３６のサンプルNo.1, No.2, No.3, No.4において、抵抗値Ｒformのに依存して決定される。
【０１７７】
図３８は、図１のメモリセルＭＣ内の第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２を実際にフォーミングする方法を示している。
【０１７８】
フォーミングでは、第１及び第２の電圧パルス（フォーミングパルス）を使用する。第１及び第２の電圧パルスは、上述の式（１）及び式（２）に示す条件、並びに、上述の式（３）及び式（４）に示す条件を満たす。
【０１７９】
第１の電圧パルスにより第１の抵抗変化膜ＲＷ１のフォーミングを行い、第２の電圧パルスにより第２の抵抗変化膜ＲＷ２のフォーミングを行う。第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２をフォーミングする順序は、特に制限されない。
【０１８０】
しかし、フォーミングを行うと、一般的には、フォーミング後の抵抗値は、フォーミング前の抵抗値よりも数桁低下するため、図38に示す順番であれば、第1の電圧パルスを印加する時には、RW２の抵抗値（forming後）＜＜ＲＷ１の抵抗値（forming前）であり、
電圧はほぼ全てRW１に配分される一方で、図38と逆の順番の場合は、RW２の抵抗値（forming前）＝ＲＷ１の抵抗値（forming前）であり、電圧はほぼ均等に半分ずつRW1,RW2に配分される。このため、後者では印加する電圧は前者の2倍程度必要となる。このため、印加する電圧が低くて良い前者（図38の順番）の方がより望ましい。
【０１８１】
まず、メモリセルに第２の電圧パルス（フォーミングパルス）を印加する。この時、第２の電圧パルスは、第２のパスＢを通過する。
【０１８２】
従って、第２の電圧パルスが第２の抵抗変化膜ＲＷ２に印加されているときに、第２の抵抗変化膜ＲＷ２に流れる最大電流値を制御することにより、第２の抵抗変化膜ＲＷ２のフォーミングを行うことができる。
【０１８３】
この後、メモリセルに第１の電圧パルス（フォーミングパルス）を印加する。この時、第１の電圧パルスは、第１のパスＡを通過する。このため、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２には、それらの抵抗比に応じた電圧が印加される。
【０１８４】
ここで、第２の抵抗変化膜ＲＷ２は、既にフォーミングされ、その抵抗値が数桁低下している。即ち、第２の抵抗変化膜ＲＷ２の抵抗値は、第１の抵抗変化膜ＲＷ１の抵抗値よりも数桁小さい。
【０１８５】
このため、第１の電圧パルスをメモリセルに与えたとき、第１の抵抗変化膜ＲＷ１に第１の電圧パルスの電圧値のほとんど全てが印加される。
【０１８６】
従って、第１の電圧パルスが第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２に印加されているときに、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２に流れる最大電流値を制御することにより、第１の抵抗変化膜ＲＷ１のフォーミングを行うことができる。
【０１８７】
尚、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２のフォーミング時に使用する最大電流値は、電流制限回路により制御する。
【０１８８】
第１の抵抗変化膜ＲＷ１のフォーミング時の最大電流値を第２の抵抗変化膜ＲＷ２のフォーミング時の最大電流値よりも小さくすれば、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２が同一材料から形成されるときであっても、第１の抵抗変化膜ＲＷ１の抵抗値の可変領域を第２の抵抗変化膜ＲＷ２の抵抗値の可変領域よりも高抵抗側へシフトさせることができる。
【０１８９】
ところで、第１の電圧パルスにより第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２のフォーミングを行った後に、第２の電圧パルスにより第２の抵抗変化膜ＲＷ２の再フォーミングを行うことも可能である。
【０１９０】
以上のフォーミング方法によれば、例えば、第１の抵抗変化膜ＲＷ１の２つの抵抗状態（高抵抗／低抵抗）と第２の抵抗変化膜ＲＷ２の２つの抵抗状態（高抵抗／低抵抗）とを、図３４のＸ−３に示す関係（抵抗値の可変領域が２桁異なる関係）を作り出すことが可能である。
【０１９１】
以下、多値データの書き込み／消去／読み出し動作について説明する。以下の説明においては、一例として、消去状態を高抵抗とする例を説明するが、消去状態を低抵抗としても構わない。この場合は、以下の説明中、必要に応じて消去を書き込みに、書き込みを消去に読み替えればよい。
【０１９２】
B.  書き込み／消去動作  
図３９は、書き込み動作を示し、図４６は、消去動作を示している。
【０１９３】
第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２は、それぞれ２値を記憶可能であるため、メモリセルとしては、４通りの状態Ａ，Ｂ，Ｃ，Ｄのうちの１つをとることができる。ここでは、Ｄ−状態をリセット状態“００”とし、Ｄ−状態において、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の抵抗値は、高抵抗とする。
【０１９４】
ここでは、Ｄ−状態（初期状態）からＡ−状態、Ｂ−状態又はＣ−状態への書き込み動作、及び、Ａ−状態、Ｂ−状態、Ｃ−状態又はＤ−状態からＤ−状態への消去動作を説明する。第１及び第２の電圧パルスの波形は、図１３の定義に従い、かつ、上述の式（１）及び式（２）に示す条件を満たすものとする。
【０１９５】
また、第１の実施例と同様に、例えば、図１２において、ハーフピッチ（Ｆに相当）が１２［ｎｍ］、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２がＨｆＯｘ、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の低抵抗状態Ｒonが７［ＭΩ］、高抵抗状態Ｒoffが７０［ＭΩ］、キャパシタＣＰの容量Ｃが１．７×１０−１６［Ｆ］であるとき、第１及び第２の電圧パルスの条件は、上述の式（３）及び式（４）を満たす。
【０１９６】
B.-1.  書き込み動作  
書き込み動作では、例えば、電圧値（振幅）Ｖ1-setを有する第１の電圧パルス（セットパルス）と、電圧値（振幅）Ｖ2-setを有する第２の電圧パルス（セットパルス）とを使用する。
【０１９７】
第１の電圧パルスは、抵抗値の可変領域が高抵抗側にある第１の抵抗変化膜ＲＷ１の抵抗状態を高抵抗Ｒoffから低抵抗Ｒonに変化させる機能を有する。また、第２の電圧パルスは、抵抗値の可変領域が低抵抗側にある第２の抵抗変化膜ＲＷ２の抵抗状態を高抵抗Ｒoffから低抵抗Ｒonに変化させる機能を有する。
【０１９８】
・  Ｄ−状態からＡ−状態への書き込み  
図３９に示すように、まず、メモリセルに電圧値Ｖ2-setを有する第２の電圧パルス（セットパルス）を印加する。この時、図４０及び図４１に示すように、第２の電圧パルスは、第２のパスＢを通過する。
【０１９９】
このため、電圧値Ｖ2-setは、第２の抵抗変化膜（Ｒoff）ＲＷ２に印加される。Ｖ2-setは、抵抗値を高抵抗状態Ｒoffから低抵抗状態Ｒonへ変化させる閾値よりも大きい。
【０２００】
従って、第２の抵抗変化膜ＲＷ２は、高抵抗Ｒoffから低抵抗Ｒonに変化する。
【０２０１】
この後、メモリセルに電圧値Ｖ1-setを有する第１の電圧パルス（セットパルス）を印加する。この時、図４２及び図４３に示すように、第１の電圧パルスは、第１のパスＡを通過する。
【０２０２】
また、第２の抵抗変化膜ＲＷ２は、低抵抗状態（Ｒon）であるため、電圧値Ｖ1-setのほとんど全ては、高抵抗状態（Ｒoff）の第１の抵抗変化膜ＲＷ１に印加される。Ｖ1-setは、抵抗値を高抵抗状態Ｒoffから低抵抗状態Ｒonへ変化させる閾値よりも大きい。
【０２０３】
従って、第１の抵抗変化膜ＲＷ１は、高抵抗Ｒoffから低抵抗Ｒonに変化する。
【０２０４】
このように、Ｖ1-setを有する第１の電圧パルスとＶ2-setを有する第２の電圧パルスとにより、Ｄ−状態からＡ−状態への書き込みを行うことができる。
【０２０５】
尚、Ｄ−状態からＡ−状態への書き込みは、第１の電圧パルスをメモリセルに与えた後に第２の電圧パルスをメモリセルに与えることによっても行うことが可能である。これは、Ｒｏｆｆ（ＲＷ１）＞Ｒoff（ＲＷ２）であるため、第1の電圧パルスであっても
ＲＷ１のみをsetさせることが可能な為である。
【０２０６】
・  Ｄ−状態からＢ−状態への書き込み  
図３９に示すように、メモリセルに電圧値Ｖ2-setを有する第２の電圧パルス（セットパルス）を印加すればよい。この時、図４０及び図４１に示すように、第２の電圧パルスは、第２のパスＢを通過する。
【０２０７】
このため、電圧値Ｖ2-setは、第２の抵抗変化膜（Ｒoff）ＲＷ２に印加される。Ｖ2-setは、抵抗値を高抵抗状態Ｒoffから低抵抗状態Ｒonへ変化させる閾値よりも大きい。
【０２０８】
従って、Ｖ2-setを有する第２の電圧パルスにより、Ｄ−状態からＢ−状態への書き込みを行うことができる。
【０２０９】
・  Ｄ−状態からＣ−状態への書き込み  
図３９に示すように、メモリセルに電圧値Ｖ1-setを有する第１の電圧パルス（セットパルス）を印加すればよい。この時、図４４及び図４５に示すように、第１の電圧パルスは、第１のパスＡを通過する。
【０２１０】
また、第２の抵抗変化膜ＲＷ２の高抵抗状態（Ｒoff）は、第１の抵抗変化膜ＲＷ１の高抵抗状態（Ｒoff）よりも低抵抗であるため（例えば、図３４のＸ−３の関係を参照）、電圧値Ｖ1-setのほとんど全ては、第１の抵抗変化膜ＲＷ１に印加される。Ｖ1-setは、抵抗値を高抵抗状態Ｒoffから低抵抗状態Ｒonへ変化させる閾値よりも大きく  従って、Ｖ1-setを有する第１の電圧パルスにより、Ｄ−状態からＣ−状態への書き込みを行うことができる。
【０２１１】
B.-2.  消去動作  
消去動作では、例えば、電圧値（振幅）Ｖ1-resetを有する第１の電圧パルス（リセットパルス）と、電圧値（振幅）Ｖ2-resetを有する第２の電圧パルス（リセットパルス）とを使用する。
【０２１２】
第１の電圧パルスは、第１の抵抗変化膜ＲＷ１の抵抗状態が低抵抗Ｒonのとき、第１の抵抗変化膜ＲＷ１の抵抗状態を低抵抗Ｒonから高抵抗Ｒoffに変化させる。また、第２の電圧パルスは、第２の抵抗変化膜ＲＷ２の抵抗状態が低抵抗Ｒonのとき、第２の抵抗変化膜ＲＷ２の抵抗状態を低抵抗Ｒonから高抵抗Ｒoffに変化させる。
【０２１３】
本例では、書き込み時の第１及び第２の電圧パルスの移動方向（極性）と消去時の第１及び第２の電圧パルスの移動方向（極性）とが同じ場合を想定しているが、消去時の第１及び第２の電圧パルスの（極性）を、書き込み時の第１及び第２の電圧パルスの（極性）と異ならせて消去動作を行うことも可能である。
【０２１４】
Ａ−状態、Ｂ−状態、Ｃ−状態及びＤ−状態からＤ−状態への消去は、全て、同じ動作により行うことができる。
【０２１５】
・  Ａ−状態からＤ−状態への消去  
図４６に示すように、まず、メモリセルに電圧値Ｖ2-resetを有する第２の電圧パルス（リセットパルス）を印加する。この時、図４７及び図４８に示すように、第２の電圧パルスは、第２のパスＢを通過する。
【０２１６】
このため、電圧値Ｖ2-resetは、第２の抵抗変化膜（Ｒon）ＲＷ２に印加される。Ｖ2-resetは、抵抗値を低抵抗状態Ｒonから高抵抗状態Ｒoffへ変化させる閾値よりも大きい。
【０２１７】
従って、電圧値Ｖ2-resetを有する第２の電圧パルスにより、第２の抵抗変化膜ＲＷ２は、高抵抗状態Ｒoffになる。
【０２１８】
この後、メモリセルに電圧値Ｖ1-resetを有する第１の電圧パルス（リセットパルス）を印加する。この時、図４９及び図５０に示すように、第１の電圧パルスは、第１のパスＡを通過する。
【０２１９】
このため、電圧値Ｖ1-resetは、第１の抵抗変化膜（Ｒon）ＲＷ１及び第２の抵抗変化膜（Ｒoff）ＲＷ２に印加される。Ｖ1-resetは、第１の抵抗変化膜ＲＷ１が低抵抗状態Ｒon、第２の抵抗変化膜ＲＷ２が高抵抗状態Ｒoffのときに、第１の抵抗変化膜ＲＷ１の抵抗値を低抵抗状態Ｒonから高抵抗状態Ｒoffへ変化させる閾値よりも大きい。ここで、Ｒoff（RW2）<<Ron(RW1)のため、電圧はほぼ全てRW1に配分される。そのため、第1の電圧パルスの電圧値を過大にせずにRW1をresetすることが可能となる。
【０２２０】
従って、電圧値Ｖ1-resetを有する第１の電圧パルスにより、第１の抵抗変化膜ＲＷ１は、高抵抗状態Ｒoffになる。
【０２２１】
このように、Ｖ1-resetを有する第１の電圧パルス及びＶ2-resetを有する第２の電圧パルスにより、Ａ−状態からＤ−状態への消去を行うことができる。
【０２２２】
・  Ｂ−状態からＤ−状態への消去  
図４６に示すように、まず、メモリセルに電圧値Ｖ2-resetを有する第２の電圧パルス（リセットパルス）を印加する。この時、図４７及び図４８に示すように、第２の電圧パルスは、第２のパスＢを通過する。
【０２２３】
このため、電圧値Ｖ2-resetは、第２の抵抗変化膜（Ｒon）ＲＷ２に印加される。Ｖ2-resetは、抵抗値を低抵抗状態Ｒonから高抵抗状態Ｒoffへ変化させる閾値よりも大きい。
【０２２４】
従って、電圧値Ｖ2-resetを有する第２の電圧パルスにより、第２の抵抗変化膜ＲＷ２は、高抵抗状態Ｒoffになる。
【０２２５】
この後、メモリセルに電圧値Ｖ1-resetを有する第１の電圧パルス（リセットパルス）を印加する。この時、第１の電圧パルスは、第１のパスＡを通過する。しかし、第１の抵抗変化膜ＲＷ１の抵抗状態は、Ｒoffであるため、その状態が変化することはない。
【０２２６】
このように、Ｖ1-resetを有する第１の電圧パルス及びＶ2-resetを有する第２の電圧パルスにより、Ｂ−状態からＤ−状態への消去を行うことができる。
【０２２７】
・  Ｃ−状態からＤ−状態への消去  
図４６に示すように、まず、メモリセルに電圧値Ｖ2-resetを有する第２の電圧パルス（リセットパルス）を印加する。この時、第２の電圧パルスは、第２のパスＢを通過する。しかし、第２の抵抗変化膜ＲＷ２の抵抗状態は、Ｒoffであるため、その状態が変化することはない。
【０２２８】
この後、メモリセルに電圧値Ｖ1-resetを有する第１の電圧パルス（リセットパルス）を印加する。この時、図４９及び図５０に示すように、第１の電圧パルスは、第１のパスＡを通過する。
【０２２９】
このため、電圧値Ｖ1-resetは、第１の抵抗変化膜（Ｒon）ＲＷ１及び第２の抵抗変化膜（Ｒoff）ＲＷ２に印加される。Ｖ1-resetは、第１の抵抗変化膜ＲＷ１が低抵抗状態Ｒon、第２の抵抗変化膜ＲＷ２が高抵抗状態Ｒoffのときに、第１の抵抗変化膜ＲＷ１の抵抗値を低抵抗状態Ｒonから高抵抗状態Ｒoffへ変化させる閾値よりも大きい。ここで、Ｒoff（RW2）<<Ron(RW1)のため、電圧はほぼ全てRW1に配分される。そのため、第1の電圧パルスの電圧値を過大にせずにRW1をresetすることが可能となる。
【０２３０】
従って、電圧値Ｖ1-resetを有する第１の電圧パルスにより、第１の抵抗変化膜ＲＷ１は、高抵抗状態Ｒoffになる。
【０２３１】
このように、Ｖ1-resetを有する第１の電圧パルス及びＶ2-resetを有する第２の電圧パルスにより、Ｃ−状態からＤ−状態への消去を行うことができる。
【０２３２】
・  Ｄ−状態からＤ−状態への消去  
図４６に示すように、まず、メモリセルに電圧値Ｖ2-resetを有する第２の電圧パルス（リセットパルス）を印加する。この時、第２の電圧パルスは、第２のパスＢを通過する。しかし、第２の抵抗変化膜ＲＷ２の抵抗状態は、Ｒoffであるため、その状態が変化することはない。
【０２３３】
この後、メモリセルに電圧値Ｖ1-resetを有する第１の電圧パルス（リセットパルス）を印加する。この時、第１の電圧パルスは、第１のパスＡを通過する。しかし、第１の抵抗変化膜ＲＷ１の抵抗状態は、Ｒoffであるため、その状態が変化することはない。
【０２３４】
このように、Ｖ1-resetを有する第１の電圧パルス及びＶ2-resetを有する第２の電圧パルスにより、Ｄ−状態からＤ−状態への消去を行うことができる。
【０２３５】
尚、上述の消去動作において、第１及び第２の電圧パルスをメモリセルに与える順序は、逆でもよい。即ち、第１の電圧パルスをメモリセルに与えて第１の抵抗変化膜ＲＷ１を高抵抗状態Ｖoffにした後に、第２の電圧パルスをメモリセルに与えて第２の抵抗変化膜ＲＷ２を高抵抗状態Ｖoffにしてもよい。
【０２３６】
この消去動作の特徴的な点は、第１の抵抗変化膜ＲＷ１の抵抗値（Ｒoff/Ｒon）が、第２の抵抗変化膜ＲＷ２の抵抗値（Ｒoff/Ｒon）よりも常に大きいため（例えば、図３４のＸ−３の関係）、２種類のリセットパルスを用いて消去を行うことができることにある。これは、例えば、第１の実施例と比べると、消去（リセット）動作を簡略化できることを意味する。従って、第２の実施例の消去動作によれば、消去時間の短縮と、メモリセルに印加される電圧ストレスの減少による高性能化とを実現できる。
【０２３７】
C.  読み出し動作  
読み出し動作は、第１の実施例と同様の方法（図３２及び図３３を参照）により行うことができるので、ここでの詳細な説明は省略する。
【０２３８】
また、第２の実施例によれば、４つのセル状態（Ａ−状態、Ｂ−状態、Ｃ−状態、Ｄ−状態）の抵抗値（第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２の合計抵抗値）を互いに異ならせることも可能である。この場合には、第１の電圧パルスのみを用いて読み出しを行うことも可能である。
【０２３９】
３．  変形例  
(1)   基本構成の変形例  
多値抵抗変化メモリの基本構成によれば、上述のように、メモリセルは、２つの抵抗変化膜（第１及び第２の抵抗変化膜）を直列接続した構造を有する。また、この基本構成によれば、３つ以上の抵抗変化膜を直列接続してメモリセルを構成することができることも容易に推測できる。
【０２４０】
この変形例では、４つの抵抗変化膜（第１乃至第４の抵抗変化膜）が直列接続されたメモリセル構造について説明する。
【０２４１】
図５１は、多値抵抗変化メモリの回路構造を示している。
【０２４２】
メモリセルアレイ１１内のメモリセルＭＣは、直列接続される第１乃至第４の抵抗変化膜ＲＷ１，…ＲＷ４を備える。
【０２４３】
第１の抵抗変化膜ＲＷ１の一端は、第１のノードＮ１に接続され、その他端は、第２のノードＮ２に接続される。第２の抵抗変化膜ＲＷ２の一端は、第２のノードＮ２に接続され、その他端は、第３のノードＮ３に接続される。
【０２４４】
第３の抵抗変化膜ＲＷ３の一端は、第３のノードＮ３に接続され、その他端は、第４のノードＮ４に接続される。第４の抵抗変化膜ＲＷ４の一端は、第４のノードＮ４に接続され、その他端は、第５のノードＮ５に接続される。
【０２４５】
キャパシタＣＰ１は、第１及び第２のノードＮ１，Ｎ２の間に接続され、キャパシタＣＰ２は、第１及び第３のノードＮ１，Ｎ３の間に接続され、キャパシタＣＰ３は、第１及び第４のノードＮ１，Ｎ４の間に接続される。
【０２４６】
電圧パルス生成回路２１は、第１乃至第４の抵抗変化膜ＲＷ１，…ＲＷ４を含む第１のパスＡを通過する第１の電圧パルス、第２乃至第４の抵抗変化膜ＲＷ２，…ＲＷ４及びキャパシタＣＰ１を含む第２のパスＢを通過する第２の電圧パルス、第３及び第４の抵抗変化膜ＲＷ３，ＲＷ４及びキャパシタＣＰ２を含む第３のパスＣを通過する第３の電圧パルス、並びに、第４の抵抗変化膜ＲＷ４及びキャパシタＣＰ３を含む第４のパスＤを通過する第４の電圧パルスを生成する。
【０２４７】
第１乃至第４の電圧パルスの移動ルートを異ならせるには、第１乃至第４の電圧パルスの波形をそれぞれ異ならせればよい。
【０２４８】
具体的には、第１乃至第３のキャパシタＣＰ１，ＣＰ２，ＣＰ３の容量値が同じとき、以下のようになる。
【０２４９】
第１の電圧パルスのパルス幅は、第１の電圧パルスがメモリセルＭＣに与えられる前のキャパシタＣＰ１の容量と第２乃至第４の抵抗変化膜ＲＷ２，…ＲＷ４の合計抵抗値との積よりも大きくする。
【０２５０】
第２の電圧パルスのパルス幅は、第２の電圧パルスがメモリセルＭＣに与えられる前のキャパシタＣＰ１の容量と第２乃至第４の抵抗変化膜ＲＷ２，…ＲＷ４の合計抵抗値との積よりも小さくし、第２の電圧パルスがメモリセルＭＣに与えられる前のキャパシタＣＰ２の容量と第３及び第４の抵抗変化膜ＲＷ３，ＲＷ４の合計抵抗値との積よりも大きくする。
【０２５１】
第３の電圧パルスのパルス幅は、第３の電圧パルスがメモリセルＭＣに与えられる前のキャパシタＣＰ２の容量と第３及び第４の抵抗変化膜ＲＷ３，ＲＷ４の合計抵抗値との積よりも小さくし、第３の電圧パルスがメモリセルＭＣに与えられる前のキャパシタＣＰ３の容量と第４の抵抗変化膜ＲＷ４の抵抗値との積よりも大きくする。
【０２５２】
第４の電圧パルスのパルス幅は、第４の電圧パルスがメモリセルＭＣに与えられる前のキャパシタＣＰ３の容量と第４の抵抗変化膜ＲＷ４の抵抗値との積よりも小さくする。
【０２５３】
そして、制御回路２２は、書き込み時に、第１乃至第４の電圧パルスを用いてメモリセルに多値データを記憶させる。
【０２５４】
例えば、第１乃至第４の抵抗変化膜ＲＷ１，…ＲＷ４がそれぞれ２通りの抵抗値（２値）を記憶可能であるとき、メモリセルＭＣは、１６値を記憶可能である。一般的には、第１乃至第４の抵抗変化膜ＲＷ１，…ＲＷ４がそれぞれ２ｎ通りの抵抗値（２ｎ値）を記憶可能であるとき、メモリセルＭＣは、２４×ｎ値を記憶可能である。但し、ｎは、自然数である。
【０２５５】
このように、第１乃至第４の抵抗変化膜ＲＷ１，…ＲＷ４を含む第１のパスＡと、第２乃至第４の抵抗変化膜ＲＷ２，…ＲＷ４及びキャパシタＣＰ１を含む第２のパスＢと、第３及び第４の抵抗変化膜ＲＷ３，ＲＷ４及びキャパシタＣＰ２を含む第３のパスＣと、第４の抵抗変化膜ＲＷ４及びキャパシタＣＰ３を含む第４のパスＤとを設けることにより、書き込み制御性が良く、高信頼性の多値抵抗変化メモリを実現できる。
【０２５６】
尚、第１乃至第４の抵抗変化膜ＲＷ１，…ＲＷ４の抵抗値の可変領域は異なり、第１の抵抗変化膜ＲＷ１の抵抗値の可変領域を最も高抵抗側に配置し、第２乃至第４の可変抵抗膜ＲＷ２，…ＲＷ４の抵抗値の可変領域を次第に低抵抗側にシフトさせ、第４の抵抗変化膜ＲＷ４の抵抗値の可変領域を最も低抵抗側に配置することが望ましい。
【０２５７】
図５２は、多値抵抗変化メモリのメモリセルのデバイス構造を示している。
【０２５８】
このデバイス構造は、図５１の回路構造を実現するための一実施例である。
【０２５９】
第１の抵抗変化膜ＲＷ１は、第１の電極３１上に配置される。第１の金属層３２−１は、第１の抵抗変化膜ＲＷ１上に配置される。第２の抵抗変化膜ＲＷ２は、第１の金属層３２−１上に配置される。第２の金属層３２−２は、第２の抵抗変化膜ＲＷ２上に配置される。
【０２６０】
第３の抵抗変化膜ＲＷ３は、第２の金属層３２−２上に配置される。第３の金属層３２−３は、第３の抵抗変化膜ＲＷ３上に配置される。第４の抵抗変化膜ＲＷ４は、第３の金属層３２−３上に配置される。第２の電極３３Ａは、第４の抵抗変化膜ＲＷ４上に配置される。
【０２６１】
絶縁層３４は、第１乃至第３の金属層３２−１，３２−２，３２−３の側面を覆う。第４の金属層３３Ｂは、第１の電極３１に接触し、絶縁層３４を介して第１乃至第３の金属層３２−１，３２−２，３２−３の側面に対向する。
【０２６２】
第１乃至第３の金属層３２−１，３２−２，３２−３、絶縁層３４及び第２の金属層３３Ｂは、キャパシタＣＰ１，ＣＰ２，ＣＰ３を構成する。
【０２６３】
尚、図２及び図３のデバイス構造で説明したように、第１乃至第４の抵抗変化膜ＲＷ１，…ＲＷ４、及び、第１乃至第３の金属層３２−１，３２−２，３２−３の全体形状は、制限されることはなく、円柱形、角柱形などが許容される。
【０２６４】
また、第２の金属層３３Ｂは、第１乃至第３の金属層３２−１，３２−２，３２−３の側面を取り囲むリング形を有しているが、この形状に限られることはない。例えば、第２の金属層３３Ｂは、一部が切断されたリング形（Ｃ形）であってもよい。
【０２６５】
(2)   製造方法の変形例  
図２及び図３のデバイス構造の製造方法の変形例について説明する。
【０２６６】
A.  第１の変形例  
まず、図５３に示すように、第１の電極３１上に、第１の抵抗変化膜ＲＷ１及び第１の金属層３２からなる積層構造を形成する。第１の抵抗変化膜ＲＷ１は、例えば、ＨｆＯｘ（０＜ｘ）などの金属酸化物から形成される。
【０２６７】
ＨｆＯｘは、例えば、ＣＶＤ法、ＡＬＤ法、スパッタ法などにより形成することができる。第１の金属層３２は、例えば、Ｔｉなどの金属から形成される。
【０２６８】
次に、図５４に示すように、ＰＥＰによりフォトマスクを形成し、このフォトマスクをマスクにして、ＲＩＥなどの異方性エッチングにより、第１の抵抗変化膜ＲＷ１及び第１の金属層３２からなる積層構造をパターニングする。
【０２６９】
この後、第１の金属層３２の側面及び上面を酸化し、図５５に示すように、第１の金属層３２の側面及び上面に絶縁層３４を形成する。ここで、第１の金属層３２がＴｉから形成されるとき、絶縁層３４は、ＴｉＯｘ（０＜ｘ）である。
【０２７０】
この酸化は、フォトマスクの除去（アッシング）と同時に行ってもよいし、これとは別に行ってもよい。
【０２７１】
次に、図５６に示すように、第１の抵抗変化膜ＲＷ１、第１の金属層３２及び絶縁層３４を覆う層間絶縁層（例えば、ＳｉＯ２）３６を形成する。ＰＥＰにより絶縁層３６上にフォトマスク３５を形成し、フォトマスク３５をマスクにして、ＲＩＥなどの異方性エッチングにより絶縁層３６をエッチングする。
【０２７２】
その結果、図５７に示すように、層間絶縁層３６にホールが形成される。このホールは、第１の抵抗変化膜ＲＷ１、第１の金属層３２及び絶縁層３４からなる積層構造を含む範囲内に形成される。
【０２７３】
次に、図５８に示すように、ＣＶＤ法及びＣＭＰ法を用いて、層間絶縁層３６のホール内に第２の金属層３３Ｂを満たす。第２の金属層３３Ｂは、例えば、ＴｉＮｘ（０＜ｘ）から形成される。第２の金属層３３Ｂは、剥き出しになった絶縁層３４の上面及び側面を覆う。
【０２７４】
次に、図５９に示すように、第１の金属層３２の上面が露出するまで、絶縁層３４、第２の金属層３３Ｂ及び層間絶縁層３６を研磨する。
【０２７５】
最後に、図６０に示すように、第１の金属層３２上に第２の抵抗変化膜ＲＷ２を形成し、第２の抵抗変化膜ＲＷ２上に第２の電極３３Ａを形成する。
【０２７６】
第２の電極３３Ａのパターニングは、第２の抵抗変化膜ＲＷ２をパターニング後に行ってもよいし、第２の抵抗変化膜ＲＷ２のパターニングと同時に行ってもよい。
【０２７７】
第２の抵抗変化膜ＲＷ２は、例えば、第１の抵抗変化膜ＲＷ１と同じ材料、例えば、ＨｆＯｘ（０＜ｘ）などの金属酸化物から形成される。
【０２７８】
以上の工程により、図２及び図３のデバイス構造が完成する。
【０２７９】
B.  第２の変形例  
まず、図５５に示すように、第１の変形例と同じ工程を用いて、第１の金属層３２の側面及び上面に絶縁層３４を形成する。
【０２８０】
次に、図６１に示すように、第１の抵抗変化膜ＲＷ１、第１の金属層３２及び絶縁層３４を覆う第２の金属層３３Ｂを形成する。第２の金属層３３Ｂは、例えば、ＴｉＮｘ（０＜ｘ）から形成される。第２の金属層３３Ｂは、剥き出しになった絶縁層３４の上面及び側面を覆う。
【０２８１】
次に、図６２に示すように、第１の金属層３２の上面が露出するまで、絶縁層３４及び第２の金属層３３Ｂを研磨する。
【０２８２】
最後に、図６３に示すように、第１の金属層３２上に第２の抵抗変化膜ＲＷ２を形成し、第２の抵抗変化膜ＲＷ２上に第２の電極３３Ａを形成する。
【０２８３】
第２の電極３３Ａのパターニングは、第２の抵抗変化膜ＲＷ２をパターニング後に行ってもよいし、第２の抵抗変化膜ＲＷ２のパターニングと同時に行ってもよい。
【０２８４】
第２の抵抗変化膜ＲＷ２は、例えば、第１の抵抗変化膜ＲＷ１と同じ材料、例えば、ＨｆＯｘ（０＜ｘ）などの金属酸化物から形成される。
【０２８５】
以上の工程により、図２及び図３のデバイス構造が完成する。
【０２８６】
C.  その他  
第１及び第２の変形例の製造方法において、図６４に示すように、第１の金属層３２と第２の抵抗変化膜ＲＷ２との間に薄い絶縁層３４が残っていても構わない。
【０２８７】
例えば、第１の金属層３２と第２の抵抗変化膜ＲＷ２との間の絶縁層３４が４ｎｍ以下であると、上述のフォーミングにより、絶縁層３４を第２の抵抗変化膜ＲＷ２の一部として使用できるからである。
【０２８８】
この場合、絶縁層３４と第２の抵抗変化膜ＲＷ２とは、同じ材料から形成されるのが望ましい。例えば、第１の金属層３２をＨｆとし、絶縁層３４をＨｆＯｘとし、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２をＨｆＯｘとすることが可能である。また、第１の金属層３２をＴｉとし、絶縁層３４をＴｉＯｘとし、第１及び第２の抵抗変化膜ＲＷ１，ＲＷ２をＴｉＯｘとすることが可能である。
【０２８９】
この時、第１の金属層３２の側面上にある絶縁層３４は、例えば、４ｎｍを超える値とし、高誘電率（High-k）層として機能させる。
【０２９０】
４．  むすび  
実施形態によれば、書き込み制御性が良く、高信頼性の多値抵抗変化メモリを実現できる。
【０２９１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２９２】
１１：  メモリセルアレイ、  ２１：  電圧パルス生成回路、  ２２：  制御回路、  ＭＣ：  メモリセル、  ＲＷ１：  第１の抵抗変化膜、  ＲＷ２：  第２の抵抗変化膜、  ＣＰ：  キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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