(57)【要約】【課題】ＳｉＣ半導体装置において、不純物添加工程や表面保護膜形成におけるプロセス条件のばらつきがあっても、簡便に逆方向耐圧に大きな影響を与えないターミネーション構造（接合終端構造）を提供する。【解決手段】素子の外周端部に、第１導電型の耐圧維持層および有限長さの前記第１導電型とは異なる第２導電型の領域からなる接合終端構造を備えたＳｉＣ半導体素子であって、前記接合終端構造の一部において、第１の方向である層方向に対して均一ではなく、前記接合終端領域の内側端であって前記素子の外周端から前記接合終端領域の外側端に向かって、前記第１導電型領域の不純物濃度が空間的に変調され、不純物濃度が徐々に減少する傾向を持って形成された接合終端構造を有することを特徴とするＳｉＣ半導体素子。【選択図】  図３
2012195519.tif 000002
【特許請求の範囲】
【請求項１】
素子の外周端部に、第１導電型の耐圧維持層および有限長さの前記第１導電型とは異なる第２導電型の領域からなる接合終端構造を備えたＳｉＣ半導体素子であって、
前記接合終端構造の一部において、第１の方向である層方向に対して、前記接合終端領域の内側端であって前記素子の外周端から前記接合終端領域の外側端に向かって、前記第１導電型領域の不純物濃度が空間的に変調され、不純物濃度が徐々に減少する傾向を持って形成された接合終端構造を有することを特徴とするＳｉＣ半導体素子。
【請求項２】
前記接合終端構造において、
前記第１の方向と交差する第２の方向である深さ方向に前記第２導電型の不純物濃度分布が同じである領域が、層方向に対して複数に分割されており、かつ、その分割された領域の幅が前記接合終端領域の外側に向かって狭くなる傾向を持って形成されていることを特徴とする請求項１に記載のＳｉＣ半導体素子。
【請求項３】
前記接合終端構造において、
前記第１の方向と交差する第２の方向である深さ方向に前記第２導電型の不純物濃度分布が同じである領域が、層方向に対して複数に分割されており、かつ、その分割された領域の間隔が前記接合終端領域の外側に向かって広がる傾向を持って形成されていることを特徴とする請求項１に記載のＳｉＣ半導体素子。
【請求項４】
前記の接合終端構造において、
層方向に分割された領域の幅をＬWj（jは自然数で接合終端領域の内側から番号を付す）、領域の間隔をＬSjとするとき、ＬWj+1/(ＬWj+1 + ＬSj+1) = A×ＬWj/(ＬWj + ＬSj) （ここでA は0.1〜0.9の範囲の実数であり、0.5〜0.8が望ましい）なる関係が成り立つように平均的な不純物濃度が空間変調されていることを特徴とする請求項２又は３に記載のＳｉＣ半導体素子。
【請求項５】
請求項１から４までのいずれか１項に記載のＳｉＣ半導体素子の製造方法であって、
前記第２導電型の不純物を一括して添加する工程を有することを特徴とするＳｉＣ半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及び半導体素子の製造方法に関し、より詳細には、高耐圧構造を有する半導体技術に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）などのワイドギャップ半導体材料は、シリコン（Ｓｉ）に比べて絶縁破壊強度が約１０倍高いなど各種の優れた特性を有しており、高い耐逆電圧特性を有する高耐圧パワー半導体装置に好適な材料として注目されている。パワー半導体装置は、ショットキーダイオードやＭＯＳＦＥＴ、ＪＦＥＴなどのユニポーラ素子とｐｎダイオードやバイポーラトランジスタ、ＩＧＢＴ、ＧＴＯサイリスタなどのバイポーラ素子に分類されるが、ＳｉＣはいずれの素子でもＳｉの場合に比べて電力損失の大幅な低減を実現できる。
【０００３】
ＳｉＣを用いた従来のｐｎダイオードとして、例えば図１８に示すようなメサ構造の素子がある。このｐｎダイオードでは、一方の面にカソード電極１０５を形成したＳｉＣ単結晶ｎ+型基板１０１の他方の面にｎ型耐圧維持層１０２が形成され、ｎ型耐圧維持層１０２の中央部にｐ型電荷注入層１０３が形成されている。ｐ型電荷注入層１０３の両側には、ターミネーション用のｐ型層１５１が形成されている。
【０００４】
ここで「ターミネーション」（接合終端）とは、高耐圧半導体素子の電流が流されるｐｎ接合部の周囲における電界集中を緩和するために、このｐｎ接合部の周囲に設けた各種の半導体構造のことである。図１８のｐｎダイオードでは、電流を流すためのｐｎ接合と、電界集中を緩和するためのターミネーション用のｐ型層１５１とｎ型耐圧維持層１０２との間のｐｎ接合が、硼素やアルミニウム等のイオン打ち込みにより形成されている。
【０００５】
さらに、下記特許文献１では、メサ壁部またはメサ壁部およびメサ周辺部に、その表面とｐｎ接合界面とを空間的に分離する通電劣化防止層を形成した技術が開示されている。その図３に相当する図１９に示す構造は、メサ周辺部２１０に電界緩和層２３１を形成している。この電界緩和層２３１は、ｐ型不純物をイオン打ち込みすることによって形成される。
【０００６】
電界緩和層２３１を形成することによって、逆方向電圧の印加時に、電界緩和層２３１を形成した領域に空乏層が広がり、この空乏層によって耐圧性能がさらに向上する。電界緩和層２３１は、メサの周囲に環状に形成される。また、電界緩和層２３１は、ｐ型導電層２２０から連続して形成されている。なお、本明細書では、メサ形ダイオードを例に挙げて接合終端構造に関する発明を説明するが、本発明はメサ形ダイオードに限定されるものではなく、プレーナ型でも良い。また、主としてｐｎ接合ダイオードを例として説明するが、ショットキーダイオードやＭＯＳＦＥＴなどのユニポーラ素子、ＧＴＯサイリスタやＩＧＢＴなどのバイポーラ素子にも適用可能である。
【０００７】
電界緩和層２３１の１つの態様では、ｐ型の不純物の濃度がそれぞれ異なり、径方向に連続した複数の環状の層から電界緩和層２３１が構成されている。特に、ＪＴＥ（Junction Termination Extension）構造であることが好ましい。電界緩和層２３１の具体的な構造の一例を図１９に示した。図１９（ａ）では、複数の連続した環状のｐ型ターミネーション２３１ａ〜２３１ｃによって電界緩和層２３１を形成している。これらのｐ型ターミネーション２３１ａ〜２３１ｃにおける不純物濃度は互いに異なっている。一例としては、最外縁に向かって不純物濃度を徐々に減少させる。ｐ型ターミネーション２３１ａ〜２３１ｃは、径方向の幅をほぼ同じ長さとしてもよいが、同図のように内側のｐ型ターミネーション２３１ａの径方向の幅を長くするなど、互いに異なる幅としてもよい。また、同図では環状のｐ型ターミネーションの数を３つとしているが、さらにその数を多くしてもよい。図１９（ｂ）では、複数の離間した環状のｐ型ターミネーション２３１ｄ〜２３１ｇによって電界緩和層２３１を形成している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２５９０３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記特許文献１では、メサ構造における耐圧を高めるために、複数の離間した環状のｐ型ターミネーション２３１ｄ〜２３１ｇによって電界緩和層２３１を形成している。
【００１０】
しかしながら、特許文献１には、「これらのｐ型ターミネーション２３１ｄ〜２３１ｇにおける不純物濃度は互いに同一であっても異なっていてもよい。ｐ型ターミネーション２３１ｄ〜２３１ｇは、同図のように内側のｐ型ターミネーション２３１ｄの径方向の幅を長くするなど、互いに異なる幅としてもよい。また、同図では環状のｐ型ターミネーションの数を４つとしているが、さらにその数を多くしてもよい」と記載されているものの、メサ構造における耐圧を高めるために電解緩和層を設けるものであり、ｐ型ターミネーション２３１ｄ〜２３１ｇにおける、イオン注入や不純物拡散工程における不純物濃度のばらつきに関する考慮はなされていない。
【００１１】
しかしながら、ＳｉＣでは、イオン注入後の活性化のアニールを行った場合に、Ｓｉなどと異なり、活性化アニールやイオン注入のわずかな条件のばらつきにより活性化率が大きく変化し、注入層であるｐ型ターミネーション２３１ｄ〜２３１ｇの不純物濃度が大きくばらつき、逆方向耐圧が意図したものと異なる低い値になってしまうことがしばしば生じるという問題点があった。また、表面保護に用いる絶縁膜とＳｉＣの界面に比較的高密度の電荷が存在するため、これが電荷のバランスを崩して設計どおりの逆方向耐圧が得られないことも多い。
【００１２】
本発明は、上記の問題点を解決し、例えば、ＳｉＣ半導体構造において、不純物添加工程におけるプロセス条件のばらつきがあっても、逆方向耐圧に大きな影響を与えない新たなターミネーション構造（接合終端構造）を提供することを目的とする。また、このような技術に基づいて、安定した逆方向耐圧を有するＳｉＣ半導体製造技術を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、素子の外周端部に、第１導電型（例えばｎ型）の耐圧維持層および有限長さの前記第１導電型とは異なる第２導電型（例えばｐ型）の領域からなる接合終端構造を備えたＳｉＣ半導体素子であって、前記接合終端構造の一部において、第１の方向である層方向に対して（均一ではなく）、前記接合終端領域の内側端であって前記素子の外周端から前記接合終端領域の外側端に向かって、前記第１導電型（例えばｐ型）領域の不純物濃度が空間的に変調され、（巨視的に見た平均的な）不純物濃度が徐々に減少する傾向を持って形成された接合終端構造を有することを特徴とするＳｉＣ半導体素子が提供される。
【００１４】
上記のＳｉＣ半導体素子によれば、前記第１導電型領域の不純物濃度が空間的に変調され、巨視的に見た平均的な不純物濃度が徐々に減少する傾向を持って形成された接合終端構造を有しているため、均一な不純物濃度の接合終端構造の場合に比べて、表面及びバルクの電界集中が抑制される。従って、不純物濃度のバラツキに依存する半導体素子の逆方向耐圧の低下を抑制することができる。
【００１５】
前記接合終端構造において、前記第１の方向と交差する第２の方向である深さ方向に前記第２導電型の不純物濃度分布が同じである領域が、層方向に対して複数に分割されており、かつ、その分割された領域の幅が前記接合終端領域の外側に向かって狭くなる傾向を持って形成されているようにすることが好ましい。
【００１６】
深さ方向に前記第２導電型の不純物濃度分布が同じである領域が、層方向に対して複数に分割され、その分割された領域の幅が前記接合終端領域の外側に向かって狭くなる傾向を持って形成されているため、簡単な構造で、巨視的に見た平均的な不純物濃度が徐々に減少する傾向を持って形成された接合終端構造を実現することができる。
【００１７】
また、前記接合終端構造において、前記第１の方向と交差する第２の方向である深さ方向に前記第２導電型の不純物濃度分布が同じである領域が、層方向に対して複数に分割されており、かつ、分割された領域の間隔が前記接合終端領域の外側に向かって広がる傾向を持って形成されていても良い。この構造においても、簡単な構造で、巨視的に見た平均的な不純物濃度が徐々に減少する傾向を持って形成された接合終端構造を実現することができる。
【００１８】
また、前記の接合終端構造において、層方向に分割された領域の幅をLWj（jは自然数で接合終端領域の内側から番号を付す）、領域の間隔をLSjとするとき、LWj+1/(LWj+1 + LSj+1) = A×LWj/(LWj + LSj) （ここでA は0.1〜0.9の範囲の実数であり、0.5〜0.8が望ましい）なる関係が成り立つように平均的な不純物濃度が空間変調されていることが好ましい。
当該関係をもつことで、より効果的に電界集中を抑制することができる。
【００１９】
また、本発明は、上記いずれか１に記載のＳｉＣ半導体素子の製造方法であって、前記第２導電型の不純物を一括して添加する工程を有することを特徴とするＳｉＣ半導体素子の製造方法である。これにより、前記第２導電型の不純物を添加するために所要工程を少なくすることができる。
【発明の効果】
【００２０】
本発明によれば、ＳｉＣ半導体素子において、不純物添加工程や表面保護膜の形成におけるプロセス条件のばらつきがあっても、逆方向耐圧に大きな影響を与えない新たなターミネーション構造（接合終端構造）が得られる。また、このような技術に基づいて、安定した逆方向耐圧を有するＳｉＣ半導体素子製造技術を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】ＳｉＣ高耐圧半導体素子の基本構造の一例を示す構造断面図である。
【図２】図１に示す構造における、内側のＪＴＥ構造のドーズ量と、高耐圧ＳｉＣ半導体装置の逆方向耐圧（Ｖ）との関係を示す図である。
【図３】本実施の形態による高耐圧ＳｉＣ半導体素子の一構成例を示す構造断面図であり、図３（ａ）は、図１（ａ）に対応する図であり、図３（ｂ）は、図３（ａ）の要部の構成を示す図である。
【図４】図３に示す構造と、それを上側から見た図とを対応させて示した図である。
【図５Ａ】本実施の形態による空間変調構造の例を示す図である。
【図５Ｂ】本実施の形態による空間変調構造の例を示す図であり、図５Ａに続く図である。
【図６】１ゾーンＪＴＥ、１ゾーンＪＴＥ＋１Ｒ（リング）、１ゾーンＪＴＥ＋３Ｒ（Ｌｓ／Ｌｗ＝１０／１０μｍ）、１ゾーンＪＴＥ＋５Ｒ（Ｌｓ／Ｌｗ＝１０／１０μｍ）、２ゾーンＪＴＥ、１ゾーンＪＴＥ＋５ＳＭＲ（空間変調リング：  Ｌｓ／Ｌｗ＝６／１４−８／１２−１０／１０−１２／８−１４／６）の場合の、逆方向耐圧のｐ型不純物のドーズ依存性を示す図である。
【図７】図５Ａ（ｃ）の２ゾーンＪＴＥ＋３ＳＭＲ（空間変調リング）の場合を例にしてその製造工程の一例を示す図である。
【図８】ＪＴＥ領域の作成工程を示す図であり、図７に続く図である。
【図９】図８に続く工程を示す図である。
【図１０】電極の製造工程を示す図８に続く図である。
【図１１】１ゾーンＪＴＥ構造）図１１（ａ））と、１ゾーンＪＴＥ＋３ＳＭＲ（図１１（ｂ）：  図５Ａ（ｂ）の１ゾーンＪＴＥ＋３ＳＭ）構造とにおける電界分布例を示す図である。
【図１２】図１１（ａ）と図１１（ｂ）における表面電界の位置（メサエッジからの距離）依存性を示す図である。
【図１３】ｎ回のイオン注入により、（２ｎ−１）の空間変調構造を形成する工程を示す図である。
【図１４】図１３の構造を含む４Ｈ−ＳｉＣＰＩＮダイオードであって、トータルのＪＴＥ幅が６００μｍの場合の、逆方向耐圧の最も内側のＪＴＥへのドーズ量依存性を示す図である。
【図１５】本実施の形態による高耐圧ＳｉＣ半導体素子の一例を示す構造断面図である。
【図１６】第１応用例であるＳｉＣパワーＭＯＳＦＥＴからなる半導体素子である。
【図１７】ショットキーダイオードの構成の一例を示す断面図である。
【図１８】メサ構造の高耐圧ダイオードの構造を示す図である。
【図１９】メサ周辺部に電界緩和層を形成した例を示す図である。
【発明を実施するための形態】
【００２２】
以下に本発明の実施の形態による半導体技術について、高耐圧のＳｉＣ−ｐｎ接合を用いた高電力素子（以下、高耐圧ＳｉＣ半導体素子と称する。）を例にして説明する。以下のおいては、ｐ型（第１導電型）、ｎ型（第２導電型）を区別して説明するが、ｐとｎとが逆の構造であっても同様である。また、以下では、メサ型構造を例にしているが、プレーナ構造であっても良い。
【００２３】
図１は、高耐圧半導体素子の基本構造の一例を示す構造断面図である。図１（ａ）は、ＲＥＳＵＲＦ（表面電界緩和）領域を備えた高耐圧ＳｉＣ半導体素子の一例を示す構造断面図である。図１（ａ）に示すように、ＪＴＥ（ＲＥＳＵＲＦ）領域を備えた高耐圧ＳｉＣ半導体素子は、４Ｈ−ＳｉＣのｎ型基板１と、その一面側（図では上面側）に形成されたｎ−−ＳｉＣ層（第１導電型の耐圧維持層、例えば、一例として、厚さ１２０μｍ、ｎ型不純物濃度１．０×１０１４ｃｍ−３）３と、その上にメサ形成技術により島状に形成されたｐ＋−ＳｉＣ層５と、その上に形成されたアノード電極７と、ｎ型基板１の他の一面（図では下面）に形成されたカソード電極１１と、からなるダイオード素子を有している。さらに、このダイオード素子の外周端部、すなわち、メサ形状のｐ＋−ＳｉＣ層５の端部から延びて、ｎ―−ＳｉＣ層３の表面領域に端部から有限の長さまでｐ−ＳｉＣ（第２導電型）からなる第１のＪＴＥ（接合終端）領域１２が形成されている。ｐ＋−ＳｉＣ層５のｐ型不純物濃度は、例えば、１０２０ｃｍ−３程度である。第１のＪＴＥ領域１２のｐ型不純物濃度は、例えば１０１６〜１０１７ｃｍ−３程度である。ｎ−−ＳｉＣ層３上は、ＳｉＯ２などの絶縁膜で覆われており、その上には、アノード電極７を開口するポリイミド１５が形成されている。
【００２４】
図１（ｂ）に示す半導体素子では、図１（ａ）の構造に加えて、第１のＪＴＥ（接合終端）領域１２ｂ内に、不純物濃度がより高い第２のＪＴＥ（接合終端：第３導電領域）領域１２ａが形成された２ゾーンＪＴＥ構造となっている。第２のＪＴＥ（接合終端）領域１２ａのｐ型不純物濃度は、例えば１０１７ｃｍ−３程度である。
尚、不純物濃度等のパラメータはあくまで例示であり、実施できる範囲内において、任意に選択可能である。
【００２５】
図２は、上記図１に示す構造における、内側のＪＴＥ構造のドーズ量と、高耐圧ＳｉＣ半導体素子の逆方向耐圧（Ｖ）との関係を示す図である。図２からもわかるように、１ゾーンＪＴＥ構造の高耐圧ＳｉＣ半導体素子に比べて、２ゾーンＪＴＥ構造の高耐圧ＳｉＣ半導体素子では、耐圧自体が少し高くなるとともに、広いドーズ量の範囲で高い逆方向耐圧を示すことがわかる。このように、ＪＴＥ構造を２つ形成することで、逆方向耐圧のドーズ量依存性が少なくなるが、不純物濃度の異なる２つのＪＴＥを作成するために、コストが高くなり、工程も複雑になる。
【００２６】
図３は、本実施の形態による高耐圧ＳｉＣ半導体素子の一構成例を示す構造断面図であり、図３（ａ）は、図１（ａ）に対応する図であり、図３（ｂ）は、図３（ａ）の要部の構成を示す図である。それぞれの層のパラメータ（厚さ、ドーズ量等）は、基本的に図１のものと同様である。尚、図１（ａ）のＪＴＥ１２は、図３（ａ）以下では、１ゾーンＪＴＥ１３＋ＳＭＲ（空間変調）構造２１の接続終端に相当する。
【００２７】
図３（ａ）に示す構造は、図１（ａ）に示す構造に加えて、ｎ−−ＳｉＣ層３（耐圧維持層）内に形成され、アノード７から離れる方向側のＪＴＥ１３の端部に近接し、ｐ＋−ＳｉＣ層５の端部から遠ざかる方向に向けてｐ型不純物の実効的な不純物濃度が減少する傾向をもって形成された空間変調構造２１を有している。ＪＴＥ１３と空間変調構造２１とにより、接合終端構造が形成されている。
【００２８】
図３（ｂ）に示すように、空間変調構造２１の例として、ＪＴＥ１３のｐ型不純物濃度と同じ不純物濃度を有する、層方向に向かって複数（図では３つ）に分割された、ｐ型不純物領域２１ａ、２１ｂ、２１ｃが設けられている。より詳細には、ＪＴＥ１３の深さ方向のｐ型不純物濃度分布と、ｐ型不純物領域２１ａ、２１ｂ、２１ｃの深さ方向のｐ型不純物濃度分布が同じである。この空間変調構造２１において、領域間の距離Ｌｓと領域の幅Ｌｗとを、変化させることにより、空間変調構造における実効的な不純物濃度が、ｐ＋−ＳｉＣ層５の端部から層方向に離れるに従って低くなるような傾斜を形成することができる。従って、ＪＴＥ１３と空間変調構造２１とによる接合終端構造の端部における電界集中を抑制することができる。
【００２９】
図３（ａ）において、図１（ａ）と同様に、メサエッジからｐ型不純物領域２１ｃのエッジ（接合終端構造のエッジ）までのトータルの距離は６００μｍである。図３（ａ）では、ＪＴＥ１３＋空間変調構造２１の接合終端構造のトータルの距離が、図１（ａ）のＪＴＥ１２の距離に相当する。
【００３０】
図４は、図３に示す構造と、それを上側から見た図とを対応させて示した図である。図４に示すように、第１から第３までのｐ型不純物領域２１ａ、２１ｂ、２１ｃは、高耐圧ＳｉＣ半導体素子のｐ＋−ＳｉＣ層５の外周端部から放射状に離れていく位置に、全体として同心の矩形の形状である帯状領域（リング）として形成されている。従って、ｐ＋−ＳｉＣ層５から放射状に離れる同心の矩形（例えば正方形）の領域のいずれの位置においても、ｐｎ接合への高電圧印加時の電界集中を抑制することができる。
【００３１】
図５Ａ、図５Ｂは、本実施の形態による空間変調構造を有する接合終端構造の例を示す図である。図５Ａ（ａ）は、基本構造でありＪＴＥ１３の端部から層方向に離れていく順番に、第１から第３までのｐ型不純物領域２１ａ、２１ｂ、２１ｃが形成されており、ＪＴＥ１３の外周端部と第１のｐ型不純物領域２１ａの対向側の内周端部との間隔Ｌｓ１が１０μｍ、第１のｐ型不純物領域２１ａの幅Ｌｗ１が１０μｍ、第１のｐ型不純物領域２１ａの外周端部と第２のｐ型不純物領域２１ｂの対向側の内周端部との間の距離Ｌｓ２も１０μｍ、第２のｐ型不純物領域２１ｂの幅Ｌｗ２も１０μｍ、第２のｐ型不純物領域２１ｂの外周端部と第３のｐ型不純物領域２１ｃの対向側の内周端部との間の距離Ｌｓ３も１０μｍ、第３のｐ型不純物領域２１ｃの幅Ｌｗ３も１０μｍである。この構造を、１ゾーンＪＴＥ＋３Ｒ（リング）と称する。ｐ型不純物領域２１ａ〜２１ｃまでの深さは、ＪＴＥ構造の深さと同じとするが、これに限定されるものではない。
【００３２】
図５Ａ（ｂ）では、例えば、Ｌｓ１／Ｌｗ１−Ｌｓ２／Ｌｗ２−Ｌｓ３／Ｌｗ３が、５／１０−１０／１０−１５／１０である。すなわち、ＪＴＥ１３の端部から離れる方向に、順にｐ型不純物領域間の間隔（Ｌｓ）が長くなっている。もちろん、間隔Ｌｓは傾向として実効的にｐ型不純物領域の幅が広くなる方向に形成されていれば良く、上記の数値に限定されるものではない。逆に、ｐ型不純物領域間の間隔（Ｌｓ）を固定して、ｐ型不純物領域の幅（Ｌｗ）が外側に行くほど小さくなるように形成されていてもよい。この構造を、１ゾーンＪＴＥ＋３ＳＭＲ（空間変調リング）と称する。
【００３３】
図５Ａ（ｃ）では、図５Ａ（ｂ）と空間変調リングの構造は同様であるが、図３（ｂ）に示した２ゾーンＪＴＥ構造の外側のＪＴＥ１３ｂに対して、空間変調構造２１が設けられている。この構造を、２ゾーンＪＴＥ＋３ＳＭＲ（空間変調リング）と称する。
【００３４】
図５Ａ（ｄ）では、図５Ａ（ｃ）の２ゾーンＪＴＥ＋３ＳＭＲ（空間変調リング）の第１のＪＴＥ１３ａに対して、同様の空間変調構造２３が形成されている。この構造を、２ゾーンＪＴＥ＋２×３ＳＭＲ（空間変調リング）と称する。
【００３５】
基本的には、図５Ａ（ａ）から図５Ａ（ｄ）に向けて、空間変調の効果が大きくなり、逆方向耐圧の不純物濃度依存性が小さくなる傾向になる。
【００３６】
図５Ｂ（ｅ）に示す構造は、空間変調２ゾーンＪＴＥの構造例であって、図５Ａ（ｄ）に示す構造のうち、外側のＪＴＥ１３ｂの外側にＳＭＲ（空間変調リング）を設けない構造である。このように、内側のＪＴＥ１３ａ外であって外側のＪＴＥ１３ｂ内には３つの空間変調リング２３を設け、最外周にリングを設けないようにすることも可能である。
【００３７】
図５Ｂ（ｆ）に示す構造は、空間変調２ゾーンＪＴＥの構造例であって、図５Ａ（ｄ）に示す構造のうち、内側のＪＴＥ１３ａ外であって外側のＪＴＥ１３ｂ内には４つの空間変調リング２３を設け、外側のＪＴＥ１３ｂの外側（最外周）にＳＭＲ（空間変調リング）を設けない構造である。
【００３８】
図５Ａ（ａ）〜（ｄ）までに示した構造では、最外周のリング状の部分の電位が浮いている（ｆｌｏａｔｉｎｇ）ため、高速スイッチング時に電位が変動し、電界集中の緩和効果が十分でない可能性がある。これに比べて、図５Ｂ（ｅ）、（ｆ）に示した構造では、最外周のリング状の部分を設けないことで電位の浮いている部分をなくすことができ、電界集中の緩和効果を十分に得られるという利点がある。
【００３９】
上記の構造は例示であり、Ｌｓ、Ｌｗの寸法、空間変調された島状（環状）のｐ型不純物領域の数（図では３ケ）などは任意である。
層方向に分割されたｐ型不純物領域２１ａ、２１ｂ、２１ｃ、…の幅をＬWj（jは自然数で接合終端領域の内側から番号を付す）、ｐ型不純物領域２１ａ、２１ｂ、２１ｃ、…の間隔をＬSjとするとき、ＬWj+1/(ＬWj+1 + ＬSj+1) = A×ＬWj/(ＬWj + ＬSj) （ここでA は０．１〜０．９の範囲の実数であり、０．５〜０．８が望ましい）なる関係が成り立つように平均的な不純物濃度が空間変調されているのが好ましい。
【００４０】
図６は、１ゾーンＪＴＥ、１ゾーンＪＴＥ＋１Ｒ（リング）、１ゾーンＪＴＥ＋３Ｒ（リング：  Ｌｓ／Ｌｗ＝１０／１０μｍ）、１ゾーンＪＴＥ＋５Ｒ（リング：  Ｌｓ／Ｌｗ＝１０／１０μｍ）、２ゾーンＪＴＥ（３：２）、１ゾーンＪＴＥ＋５ＳＭＲ（空間変調リング：  Ｌｓ／Ｌｗ＝６／１４−８／１２−１０／１０−１２／８−１４／６）の場合の、逆方向耐圧のｐ型不純物のドーズ依存性を示す図である。この図から、後者の構造になるに従って、逆方向耐圧のｐ型不純物のドーズ依存性が少ない領域が広がることがわかる。特に、１ゾーンＪＴＥであるにもかかわらず、１ゾーンＪＴＥ＋５ＳＭＲ（空間変調リング）の場合には、２ゾーンＪＴＥの場合よりも、逆方向耐圧のｐ型不純物のドーズ依存性が少ない領域が広くなっており、１種類の不純物濃度で接合終端を形成する場合でも、２種類の不純物濃度で接合終端を形成する場合よりも、性能が向上していることが注目される。また、１ゾーンＪＴＥ＋５Ｒ（リング）に比べて、１ゾーンＪＴＥ＋５ＳＭＲ（空間変調リング）の場合には逆方向耐圧のｐ型不純物のドーズ依存性が少ない領域が増加している。すなわち、簡単な構造（少ない工程）でも、空間変調構造を設けることで、逆方向耐圧のｐ型不純物のドーズ依存性が少ない領域を広げることができることがわかる。
【００４１】
以下に、本実施の形態による高耐圧ＳｉＣ半導体素子の製造工程について説明する。図７から図１０までは、図５Ａ（ｃ）の２ゾーンＪＴＥ＋３ＳＭＲ（空間変調リング）からなる空間変調構造の場合を例にしてその製造工程の一例を示す図である。
【００４２】
まず、傾斜メサ構造の作成工程を説明する。図７（ａ）に示すように、まず、４Ｈ−ＳｉＣのｎ型基板１上に、ｎ−−ＳｉＣ層３をエピタキシャル成長する。次いで、ｎ−−ＳｉＣ層３に、エピタキシャル成長法によりｐ＋高濃度層５を形成する。ｐ＋高濃度層５を、Ａｌのイオン注入法により形成しても良い。次いで、図７（ｂ）に示すように、ｎ−−ＳｉＣ層３上に厚さ２μｍのＳｉＯ２からなる膜Ｐ１を例えばプラズマエンハンスド（ＰＥ）ＣＶＤ法により堆積し、フォトレジストマスクＭ１を、フォトリソグラフィー技術を用いてパターニングする。図７（ｃ）に示すように、例えば、ＢＨＦ（ＨＦのバッファ液）を用いた等方性ウェットエッチング法により、レジストＭ１をマスクとして、ＳｉＯ２からなる膜Ｐ１をエッチングすることにより、側面がテーパ状になった傾斜ＳｉＯ２マスクＭ２を形成する。次いで、図７（ｄ）に示すように、傾斜ＳｉＯ２マスクＭ２を利用して、ＣＦ４、ＣＨＦ３、Ｃｌ２などの反応性ガスを用いたリアクティブイオンエッチング（ＲＩＥ）法により、ｐ＋高濃度層（コンタクト層）５及びｎ−−ＳｉＣ層３をその厚さ方向に一部除去し、傾斜ＳｉＯ２マスクＭ２をＳｉＣに転写して傾斜型のメサ構造を形成する（５ａ）。残った傾斜ＳｉＯ２マスクＭ２を、ＨＦ（フッ化水素酸）により除去する。
【００４３】
次いで、ＪＴＥ領域の作成工程について図８を参照しながら説明する。図８（ａ）に示すように、図７（ｄ）の構造上にＰＥＣＶＤ法により、ＳｉＯ２からなる膜Ｐ２を２μｍ堆積し、フォトリソグラフィー技術を用いてレジストマスクＭ３を形成する。このレジストマスクＭ３は、メサ構造からある距離だけ離れた領域までを開口するマスクである。図８（ｂ）に示すように、ＢＨＦ（ＨＦのバッファ液）を用いた等方性ウェットエッチング法により、ＳｉＯ２からなる膜Ｐ２を加工し、レジストマスクＭ３の形状を引き継いだＳｉＯ２からなるＪＴＥ領域を形成するために開口されたマスクＭ４を形成する。次いで、図８（ｃ）に示すように、例えばＡｌ＋のイオン注入により、領域１３にｐ型不純物を添加してＪＴＥ領域を形成する。不純物添加工程は、イオン注入法に限定されるものではなく、不純物拡散法など周知の方法で行うことができる（以下同様である）。
【００４４】
次いで、フォトレジストによりパターニングを行い、ＪＴＥ領域１３の外側に形成されたＳｉＯ２からなるマスクＭ４を加工して、３つのｐ型電導領域を形成するための開口を形成するとともに、ＪＴＥ領域１３及びそれよりも内側の領域を保護するレジストマスクＭ５を形成する。図８（ｅ）に示すように、レジストマスクＭ５を利用して、ｐ型電導領域からなる空間変調構造を形成するためのＳｉＯ２からなる複数のｐ型電導領域を形成するための開口が形成されたマスクＭ６を形成する。この開口は、ＪＴＥ領域１３の外側領域も開口することで、ＪＴＥ領域１３から第１のＪＴＥ領域１３ａと第２のＪＴＥ領域１３ｂとを形成するための開口を兼ねる。図８（ｆ）に示すように、例えばＡｌ＋のイオン注入により、マスクＭ６の開口領域にｐ型不純物を添加ことで、ｐ型電導領域と第２のＪＴＥ領域１３ｂとにｐ型不純物を添加することができる。ここで、不純物の添加量（ドープ量）は、第１のＪＴＥ領域１３ａと第２のＪＴＥ領域１３ｂとで、例えば、２：１となるように添加している。図８（ｇ）において、ＨＦにより、マスクＭ６を除去する。
【００４５】
図９は、図８に続く工程を示す図である。まず、図９（ａ）に示すように、フォトレジストＭ７を全面に塗布する。次いで、図９（ｂ）に示すように、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法を用いて、Ａｒ雰囲気中で、７５０℃、１５分間の熱処理を行うことで、カーボンキャップＭ７１を作製する。図９（ｃ）に示すように、誘導加熱方式により、１７００℃、２０分の活性化アニールにより、ｐ型不純物の活性化を行う。次いで、１１５０℃、３時間の犠牲酸化によりカーボンキャップＭ７１を除去する。次いで、例えば、１３００℃、５時間のＮ２Ｏ酸窒化により厚さ３４ｎｍのパッシベーション膜を形成する。
【００４６】
次いで、図１０（ａ）に示すように、フォトレジストを塗布し、メサ領域５ａを開口するパターニングを行うことでレジストマスクＭ８を形成する。次いで、レジストマスクＭ８を用いて、開口領域のパッシベーション膜（ＳｉＯ２）を、ＢＨＦにより除去する。図１０（ｂ）に示すように、Ｔｉ／Ａｌ／Ｎｉ（２０ｎｍ／１００ｎｍ／５０ｎｍ）を蒸着し、レジストマスクＭ８を利用してリフトオフ法により、メサ領域５ａ上に接触するアノード電極７ａを形成する。次いで、図１０（ｃ）に示すように、基板１の裏面側にＮｉを１００ｎｍ蒸着した後、ＲＴＡ法により、Ａｒ雰囲気中で、１０００℃、２分間の熱処理を行うことにより、基板１の裏面と接触するカソード電極１１を形成することができる。図１０（ｄ）に示すように、表面側の全面にＡｌ層２５を蒸着し、次いで、フォトレジストを全面に塗布し、Ｔｉ／Ａｌ／Ｎｉ電極７ａ上のＡｌ膜２５を残すためのパターニングを行うことでフォトレジストマスクＭ９を形成する。次いで、図１０（ｅ）に示すように、フォトレジストマスクＭ９を利用して、リン酸エッチャント（Ｈ３ＰＯ４：ＣＨ３ＣＯＯＨ：ＨＮＯ３＝１２．５：１：０．１５）を用い、６０℃でＡｌ層２５をエッチングした後、フォトレジストマスクＭ９を除去することで、Ｔｉ／Ａｌ／Ｎｉ電極７上にＡｌ電極２５ａが積層されたアノード電極７が形成される。
【００４７】
図１０（ｆ）に示すように、絶縁性を高めるために基板表面にポリイミド膜Ｍ１０を塗布し、フォトリソグラフィーによりアノード電極７上に開口を設ける。次いで、ＲＴＡ法により、Ｎ２雰囲気中で、１４０℃までの昇温と、１４０℃、３０分の保温と、３５０℃までの昇温と、３５０℃、６０分の保温と冷却工程とを含む熱処理を行う。これにより、ポリイミド膜Ｍ１０を硬化させ、ＳｉＣからなるＰｉＮダイオードが完成する。
【００４８】
以上の工程により作製された構造が、図５Ａ（ｃ）の２ゾーンＪＴＥ＋３ＳＭＲ（空間変調構造））のｐ型電導領域からなる空間変調構造を備えたＳｉＣ−ＰｉＮダイオードである。
【００４９】
尚、図５Ａ（ｂ）の空間変調構造を有するＳｉＣ−ＰｉＮダイオードを製造する場合には、図８（ａ）から、ＪＴＥ領域と空間変調領域とを開口して１回の不純物添加工程を行えば良い。
【００５０】
また、図５Ａ（ｄ）の空間変調構造を有するＳｉＣ−ＰｉＮダイオードを製造する場合には、図８（ｂ）の工程で、第１のＪＴＥ領域１３ａを形成する際に、マスクＭ４に空間変調領域形成用の開口を形成していくなどの工程を実施すれば良い。
【００５１】
図１１（カラー図面）は、１ゾーンＪＴＥ構造（図１１（ａ）、図１（ａ）の構造））と２ゾーンＪＴＥ＋３ＳＭＲ（図１１（ｂ）：  図５Ａ（ｃ）の空間変調）構造とにおける電界分布例を示す図である。図１２は、図１１（ａ）と図１１（ｂ）における表面電界の位置：メサ端からＪＴＥエッジまでの長さが６００μｍ）依存性を示す図である。上記のように、例えば、ｎ−−ＳｉＣ層（電圧ブロック層）３のドーピング量は１．０×１０１４ｃｍ−２、厚さは、１２０μｍである。また、電極間に印加した逆方向電圧は、１１ｋＶであり、ＪＴＥ１３のドーズ量は、８．５×１０１２ｃｍ−２である。図１１（ａ）の１ゾーンＪＴＥ構造に対して、図１１（ｂ）では、図５Ａ（ｃ）に示すように、１ゾーンＪＴＥ＋３ＳＭＲ（空間変調リング）による空間変調構造の場合の電界分布を示している。
【００５２】
また、図１２（ａ）、図１２（ｂ）は、図１１（ａ）、図１１（ｂ）に対応する図であり、表面電界の距離依存性を示す図である。図１１（ａ）及び図１２（ａ）に示すように、１ゾーンＪＴＥ構造においては、ＪＴＥ１３のエッジ近傍において、高い表面電界が観測され、電界集中が生じていることがわかる。これに対して、図１１（ｂ）及び図１２（ｂ）に示すように、１ゾーンＪＴＥ構造＋３ＳＭＲ（空間変調リング）による空間変調構造においては、ＪＴＥ１３のエッジに近傍における（距離６００μｍ）表面電界集中が抑制され、距離５００〜６００μｍの範囲における表面電界が複数のピークに分散されていることがわかる。最大の表面電界も、２．４ＭＶ／ｃｍから１．８ＭＶ／ｃｍに低減している。このように、空間変調構造を設けることで、ＪＴＥエッジにおける表面電界の集中が抑制されていることが明らかになっている。
【００５３】
以上に説明したように、本実施の形態による半導体技術によれば、ＪＴＥ領域と空間変調構造とを備えた接合終端を簡単な工程で形成できる。さらに、高耐圧ＳｉＣ半導体素子の高耐圧化を図るとともに、ＪＴＥ領域形成時の不純物添加工程における不純物濃度（活性化率を含む）や絶縁膜/ＳｉＣ界面の固定電荷のバラツキに対する逆方向耐圧の変動を大幅に抑制することができる。従って、製造工程上のマージンを大幅に向上させることができるという大きな利点がある。
【００５４】
次に、本発明の第２の実施の形態による高耐圧ＳｉＣ半導体素子について説明する。図１３は、ｎ回のイオン注入により、（２ｎ−１）の空間変調構造を形成する工程を示す図である。ｎ＝１の場合の例は、図５Ａ（ｂ）のような構造になる。
【００５５】
ここでは、ｎ＝２の場合における例を示す（３ゾーンＪＴＥ＋３×５ＳＭＲ（空間変調構造）の例である）。図１３（ａ）に示す構造では、図７（ｄ）のようなメサ構造（図示せず）が図１３（ａ）の左側に設けられており、そこから、図１３（ａ）の右側に向けて接合終端構造を形成する。この際、まず、第３のＪＴＥと第３の空間変調構造とが形成される予定領域とを覆うとともに、第２の空間変調領域におけるｐ型導電領域の形成予定領域を覆うマスクＭ１１を形成する。このマスクＭ１１を利用してｐ型不純物の添加を行う。次いで、図１３（ｂ）に示すように、第１から第３までの空間変調構造を形成するための、第１から第３までのｐ型導電領域の形成予定領域を開口するマスクＭ１２を形成する。尚、第１〜第３までの空間変調構造のｐ型不純物領域間の間隔とｐ型不純物領域の幅とは、例えば、６／１４−８／１２−１０／１０−１２／８−１４／６μｍである。次いで、２回目の不純物添加を行う。尚、第１回目の不純物添加量（ドーズ量）と第２回目の第２回目の不純物添加量（ドーズ量）との比は、２：１である。
【００５６】
図１３（ｃ）は、このようにして形成された第１から第３までのＪＴＥ構造と空間変調構造における実効的なドーズ量の位置依存性を示す図である。図１３（ｃ）に示すように、トータルとしての接合終端構造におけるドーズ量は、メサ構造側から順番に、３（ＪＴＥ１）：２（ＪＴＥ２）：１（ＪＴＥ３）であり、ＪＴＥ１とＪＴＥ２との接合部のＪＴＥ１内に形成される第１の空間変調構造、ＪＴＥ２とＪＴＥ３との接合部のＪＴＥ２内に形成される第２の空間変調構造、ＪＴＥ３内に形成される第３の空間変調構造において、ドーズ量を傾斜させて次のＪＴＥに繋がるように設計する。これにより、接合終端における大きなドーズ量の変化による表面及びバルクの電界集中を抑制することができる。また、不純物添加量（活性化率を考慮したもの）の空間的なバラツキが存在しても、トータルとしての接合終端構造としては、ドーズ量が傾斜する形状への影響は少ないため、不純物添加量の逆方向耐圧依存性を小さくすることができ、不純物添加プロセスに余裕を持たせることができ、逆方向耐圧の変動を抑制することができる。
【００５７】
図１４は、図１３の構造を含む４Ｈ−ＳｉＣＰＩＮダイオードであって、トータルのＪＴＥ幅が６００μｍの場合の、逆方向耐圧の最も内側のＪＴＥへのドーズ量依存性を示す図である。図１４では、１ゾーンＪＴＥと、１ゾーンＪＴＥ＋１Ｒと、１ゾーンＪＴＥ＋３Ｒと、１ゾーンＪＴＥ＋５Ｒと、２ゾーンＪＴＥ（ドーズ量＝３：２）と、１ゾーンＪＴＥ＋５ＳＭＲ（空間変調構造）と、３ゾーンＪＴＥ＋３×５ＳＭＲ（空間変調：  この構造が図１３（ｂ）に示す構造である。）と、における、依存性を示している。５ＳＭＲは、上記と同じように、６／１４−８／１２−１０／１０−１２／８−１４／６μｍである。この場合の、実効ドーズ比は、０．７、０．６、０．５、０．４、０．３である。空間変調構造を有していない場合の、ｐ型導電領域間のスペースとｐ型導電領域の幅との関係は、１０／１０μｍである。
【００５８】
図１４に示すように、本実施の形態による３ゾーンＪＴＥ＋３×５ＳＭＲ（空間変調構造）の場合は、２回の不純物導入工程が必要な点では、２ゾーンＪＴＥの場合と同じであるが、大幅に広いドーズ範囲で逆方向耐圧の変動が抑制されており、この構造が極めて有効であることがわかる。
【００５９】
このように、トータルのＪＴＥの幅が６００μｍと同じ場合でも、３ゾーンＪＴＥ＋５ＳＭＲ（空間変調構造）により、逆方向耐圧のドーズ量による変動が抑制されることがわかる。
【００６０】
次に、本発明の第３の実施の形態による高耐圧ＳｉＣ半導体素子について説明する。図１５は、本実施の形態による高耐圧ＳｉＣ半導体素子の一例を示す構造断面図である。
図１５に示すように、本実施の形態によるＳｉＣ半導体素子は、第１のｐ型電導領域２１ａと、第２のｐ型電導領域２１ｂと、第３のｐ型電導領域２１ｃと、において、ｐ型電導領域の不純物濃度を一定として、かつ、間隔Ｌｓも一定とするとともに、第１のｐ型電導領域２１ａと、第２のｐ型電導領域２１ｂと、第３のｐ型電導領域２１ｃのリング幅ＬｗをＪＴＥ１３から遠ざかる層方向に小さくなるようにしている。このような構造においても、ＪＴＥ１３から遠ざかる層方向にｐ型不純物濃度が小さくなる傾向を持つため、実効的にドーズ量の傾斜を形成することができる。
図１５によれば、１回のイオン注入で傾斜を形成できるため、工程が簡単になるという利点がある。
【００６１】
次に、本発明の各実施の形態による高耐圧ＳｉＣ半導体素子の応用例について説明する。上記各実施の形態では、ｐｎ接合型のダイオードを例にして説明したが、その他の半導体素子にも応用することが可能である。
【００６２】
まず、第１応用例であるＳｉＣパワーＭＯＳＦＥＴからなる半導体素子について説明する。ＳｉＣパワーＭＯＳＦＥＴからなる半導体素子は、１０μｍ×１０μｍ程度の領域に形成されたＳｉＣ−ＭＯＳＦＥＴを多数（例えば１０００×１０００素子など）接続している。このようなＳｉＣパワー−ＭＯＳＦＥＴでは、最外縁のＭＯＳＦＥＴに、上記のような空間変調構造を設けることで、逆方向耐圧のドーズ量依存性を抑制でき、素子の破壊等が生じにくくなる。このようなＳｉＣ−ＭＯＳＦＥＴの構造断面図を図１６に示す。図１６に示すＳｉＣ−ＭＯＳＦＥＴは、４Ｈ−ＳｉＣのｎ型基板１と、その一面側（図では表面側）に形成されたｎ−−ＳｉＣ層（厚さ３０μｍ、ｎ型不純物濃度２．０×１０１５ｃｍ−３）３と、その上面側に形成されたソース及びゲート構造と、ｎ型基板１の他の一面（図では下面）に形成されたドレイン電極１１と、を有している。ソース及びゲート構造は、ｎ−ＳｉＣ層３の表面近傍の領域に形成されたｐ型電導領域６１と、ｎ−−ＳｉＣ層３の表面上に形成されたＳｉＯ２からなる絶縁膜７５と、絶縁膜７５上に形成されたゲート電極７７と、ｐ型電導領域６１内に形成された高濃度のｎ＋ｐ＋の接合構造６３・６５に接して形成されたソース電極７３と、を有している。
【００６３】
ゲート電極７７は、ソース−ドレイン間の電流を制御する電流制御構造として機能する。ここで、ｐ型電導領域６１の外側に、接続終端構造として、ｐ型導電層からなるＪＴＥ６７と、その外側に形成される、例えば図５Ａ、図５Ｂのいずれかに示すＳＭＲ（空間変調構造）７１（この場合には、７１ａ、７１ｂ、７１ｃの３つのｐ型導電層であって、例えば、Ｌｓ１／Ｌｗ１−Ｌｓ２／Ｌｗ２−Ｌｓ３／Ｌｗ３が、５／１０−１０／１０−１５／１０の空間変調構造）が形成されている。外縁のトランジスタの外側にこのようなＳＭＲ（空間変調構造）を設けることで、外縁のトランジスタの逆方向耐圧のドーズ量依存性を抑制することで、不純物濃度のバラツキに依存しにくい、安定した逆方向耐圧を有するパワートランジスタの特性を得ることができる。
【００６４】
次に、第２応用例について説明する。図１７は、ＳｉＣからなるショットキーダイオードの構成の一例を示す断面図である。図１７に示すように、本応用例によるショットキーダイオードは、大面積の構造であり、４Ｈ−ＳｉＣのｎ型基板１と、その一面側（図では表面側）に形成されたｎ−−ＳｉＣ層（例えば、厚さ３０μｍ、ｎ型不純物濃度２．０×１０１５ｃｍ−３）３と、その上面側に形成されたショットキー電極（Ｔｉ／Ｎｉ）８１と、ｎ型基板１の他の一面（図では下面）に形成されたオーム性の電極１１と、を有している。ショットキー電極（Ｔｉ／Ｎｉ）８１の両側のｎ−ＳｉＣ層３には、ｐ型導電領域が形成されてＪＴＥ領域８３を形成している。ここで、ＪＴＥ領域８３の外側に、例えば図５Ａ、図５Ｂのいずれかに示すＳＭＲ（空間変調構造）８５（この場合には、８５ａ、８５ｂ、８５ｃの３つのｐ型導電層であって、例えば、Ｌｓ１／Ｌｗ１−Ｌｓ２／Ｌｗ２−Ｌｓ３／Ｌｗ３が、５／１０−１０／１０−１５／１０μｍである）が設けられている。このようなＳＭＲ（空間変調構造）を設けることで、ショットキーダイオードの逆方向耐圧のドーズ量依存性を抑制し、安定したダイオードの特性を得ることができる。その他、アバランシェ・フォトダイオードなどに応用することができる。もちろん、ＳｉＣ  ＪＦＥＴ、ＩＧＢＴ、バイポーラトランジスタなどにこのようなＪＴＥ＋空間変調構造を設けても良い。
【００６５】
上記の実施の形態において、添付図面に図示されている構成等については、これらに限定されるものではなく、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。例えば、上記実施の形態では、メサ型の構造を例にしたが、プレーナ構造の半導体素子であっても良い。
【００６６】
また、上記の実施の形態では、ＳｉＣの半導体素子に適用した例を示したが、空間変調構造を設けることによる表面の電界集中の抑制に関しては、その他の高耐圧半導体素子等に応用することも可能である。
【産業上の利用可能性】
【００６７】
本発明は、高耐圧のＳｉＣ半導体素子に利用可能である。ＧａＮなどの半導体素子にも利用可能である。
【符号の説明】
【００６８】
１…４Ｈ−ＳｉＣのｎ型基板、３…ｎ−ＳｉＣ層（耐圧維持層）、５…ｐ＋−ＳｉＣ層、７…アノード電極、１１…カソード電極、１２…従来のＪＴＥ（接合終端）領域、１３…第１のＪＴＥ領域、１３ａ…第２のＪＴＥ領域、１５…ポリイミド、２１…ＳＭＲ（空間変調構造）、２１ａ、２１ｂ、２１ｃ…ｐ型不純物領域、７３…ソース電極、７５…絶縁膜、７７…ゲート電極、８１…ショットキー電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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