(57)【要約】【課題】出力電流の変動の少ないカレントミラー回路を提供する。【解決手段】ゲート電極同士が接続された第１および第２ＭＯＳトランジスタ１１、１２と、ソース電極が第１ＭＯＳトランジスタ１１のドレイント電極に接続され、ドレイン電極が第１および第２ＭＯＳトランジスタ１１、１２ゲート電極に接続されて電流入力端子１５に接続された第３ＭＯＳトランジスタ１３と、ゲート電極が第３ＭＯＳトランジスタ１３のゲート電極に接続され、ソース電極が第２ＭＯＳトランジスタ１２のドレイン電極に接続され、ドレイン電極が電流出力端子１６となる第４ＭＯＳトランジスタ１４と、第３および第４ＭＯＳトランジスタ１３、１４のゲート電極にバイアス電圧を与えるためのバイアス回路１７と、を具備する。【選択図】  図１
2012004627.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極同士が接続された第１および第２絶縁ゲート電界効果トランジスタと、
ソース電極が前記第１絶縁ゲート電界効果トランジスのドレイント電極に接続され、ドレイン電極が前記第１および第２絶縁ゲート電界効果トランジスタのゲート電極に接続されて電流入力端子に接続された第３絶縁ゲート電界効果トランジスタと、
ゲート電極が前記第３絶縁ゲート電界効果トランジスタのゲート電極に接続され、ソース電極が前記第２絶縁ゲート電界効果トランジスのドレイン電極に接続され、ドレイン電極が電流出力端子となる第４絶縁ゲート電界効果トランジスタと、
前記第３および第４絶縁ゲート電界効果トランジスタのゲート電極にバイアス電圧を与えるためのバイアス回路と、
を具備することを特徴とするカレントミラー回路。
【請求項２】
前記第１および第２絶縁ゲート電界効果トランジスタのソース電極が低電位線に接続され、前記電流流入端子が定電流源を介して高電位線に接続されていることを特徴とする請求項１に記載のカレントミラー回路。
【請求項３】
前記バイアス回路は前記高電位線と前記低電位線との間に接続され、定電流源とダイオードの直列回路を具備することを特徴とする請求項２に記載のカレントミラー回路。
【請求項４】
前記第１および第２絶縁ゲート電界効果トランジスタはエンハンスメントタイプの絶縁ゲート電界効果トランジスタであり、前記第３および第４絶縁ゲート電界効果トランジスタはディプレッションタイプの絶縁ゲート電界効果トランジスタであることを特徴とする請求項１に記載のカレントミラー回路。
【請求項５】
前記第４絶縁ゲート電界効果トランジスタのドレイン電極に印加される電圧が変動したときに、前記第４絶縁ゲート電界効果トランジスタのドレイン電極とゲート電極の間の寄生容量をチャージする電荷が前記バイアス回路を通して外部に放電されることを特徴とする請求項１に記載のカレントミラー回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、カレントミラー回路に関する。
【背景技術】
【０００２】
従来のカレントミラー回路には、ドレイン電極とゲート電極が短絡されて電流が入力される第１のＦＥＴと、ゲート電極が第１のＦＥＴのゲート電極に接続されて電流を出力する第２のＦＥＴと、ゲート電極に第１および第２のＦＥＴと同じバイアス電圧が与えられて第２のＦＥＴに直列接続された第３のＦＥＴを有するものが有る。
【０００３】
このカレントミラー回路は、出力電圧が変動したときに、第３のＦＥＴのドレイン電極とゲート電極の間の寄生容量に起因して第２のＦＥＴのゲート電圧が変動するので、それに応じて出力電流が変動するという問題がある。
【０００４】
この問題を解消するには、出力電圧の変動により第３のＦＥＴのドレイン電極とゲート電極の間の寄生容量をチャージする電荷を外部へ逃がす必要がある。
【０００５】
また、第１のＦＥＴと第２のＦＥＴの動作電圧に差が生じるので、出力電流が設計値からずれて精度が低下するという問題がある。
【０００６】
これに対して、出力電圧に依存して出力電流に誤差が生じるのを抑えることができるカレントミラー回路が知られている（例えば、特許文献１参照。）。
【０００７】
このカレントミラー回路は、互いにゲート端子同士が接続された第１のＦＥＴおよび第２のＦＥＴと、ソース端子が第１のＦＥＴのドレイン端子に接続され、ドレイン端子とゲート端子とを互いに接続して電流入力端子に接続された第３のＦＥＴと、ソース端子が第２のＦＥＴのドレイン端子に接続され、ゲート端子が第３のＦＥＴのゲート端子に接続され、ドレイン端子が電流出力端子となる第４のＦＥＴとを備えている。
【０００８】
更に、第１のＦＥＴおよび第２のＦＥＴのソース端子同士を接続して負側の電源端子に接続するとともに、一端が第１のＦＥＴのソース端子に他端が第１のＦＥＴのゲート端子に接続された抵抗と、低電位側が第１のＦＥＴのゲート端子に接続されたレベルシフト回路と、ソース端子がレベルシフト回路の高電位側に接続され、ゲート端子が第３のＦＥＴのゲート端子に接続され、ドレイン端子が正側の電源端子に接続された第５のＦＥＴと、正側の電源端子と前記電流入力端子との間に接続された電流源とを備えている。
【０００９】
然しながら、このカレントミラー回路は、出力電圧の定常的なシフトに対して出力電流のずれを抑えているが、出力電圧の過渡的な変動に対しては何らの開示も示唆も見られない。また、抵抗を有しているので消費電流が増大し、回路面積の増大を招くという問題がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平９−２３２８８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、出力電流の変動の少ないカレントミラー回路を提供する。
【課題を解決するための手段】
【００１２】
本発明の一態様のカレントミラー回路は、ゲート電極同士が接続された第１および第２絶縁ゲート電界効果トランジスタと、ソース電極が前記第１絶縁ゲート電界効果トランジスのドレイント電極に接続され、ドレイン電極が前記第１および第２絶縁ゲート電界効果トランジスタのゲート電極に接続されて電流入力端子に接続された第３絶縁ゲート電界効果トランジスタと、ゲート電極が前記第３絶縁ゲート電界効果トランジスタのゲート電極に接続され、ソース電極が前記第２絶縁ゲート電界効果トランジスのドレイン電極に接続され、ドレイン電極が電流出力端子となる第４絶縁ゲート電界効果トランジスタと、前記第３および第４絶縁ゲート電界効果トランジスタのゲート電極にバイアス電圧を与えるためのバイアス回路と、を具備することを特徴としている。
【発明の効果】
【００１３】
本発明によれば、出力電流の変動の少ないカレントミラー回路が得られる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例に係るカレントミラー回路を示す回路図。
【図２】本発明の実施例に係るカレントミラー回路の出力電流特性を示す図。
【図３】本発明の実施例に係る第１比較例のカレントミラー回路を示す回路図。
【図４】本発明の実施例に係る第１比較例のカレントミラー回路の出力電流特性を示す図。
【図５】本発明の実施例に係る第２比較例のカレントミラー回路を示す回路図。
【図６】本発明の実施例に係る第２比較例のカレントミラー回路の出力電流特性を示す図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１６】
本実施例に係るカレントミラー回路について図１および図２を用いて説明する。図１は本実施例のカレントミラー回路を示す回路図、図２はカレントミラー回路の出力電流特性を示す図である。
【００１７】
図１に示すように、本実施例のカレントミラー回路１０では、Ｎチャネルの第１絶縁ゲート電界効果トランジスタ１１（以後、単に第１ＭＯＳトランジスタ１１という）とＮチャネルの第２絶縁ゲート電界効果トランジスタ１２（以後、単に第２ＭＯＳトランジスタ１２という）のゲート電極同士がノードＮ１にて接続されている。
【００１８】
Ｎチャネルの第３絶縁ゲート電界効果トランジスタ１３（以後、単に第３ＭＯＳトランジスタ１３という）とＮチャネルの第４絶縁ゲート電界効果トランジスタ１４（以後、単に第４ＭＯＳトランジスタ１４という）のゲート電極同士がノードＮ２にて接続されている。
【００１９】
第１ＭＯＳトランジスタ１１のドレイン電極と第３ＭＯＳトランジスタ１３のソース電極がノードＮ３にて接続されて、第１および第３ＭＯＳトランジスタ１１、１３はカスコード接続されている。
【００２０】
同様に、第２ＭＯＳトランジスタ１１のドレイン電極と第４ＭＯＳトランジスタ１４のソース電極がノードＮ４にて接続されて、第２および第４ＭＯＳトランジスタ１２、１４はカスコード接続されている。
【００２１】
第３ＭＯＳトランジスタ１３のドレイン電極は、電流入力端子１５に接続されている。第４ＭＯＳトランジスタ１４のドレイン電極は、電流出力端子１６となっている。
【００２２】
ノードＮ１は第３ＭＯＳトランジスタ１３のドレイン電極に接続されている。第１および第２ＭＯＳトランジスタ１１、１２のゲート電極には、第１および第３ＭＯＳトランジスタ１１、１３の動作電圧Ｖｄｓ１、Ｖｄｓ３の和に等しいバイアス電圧が与えられる。
【００２３】
動作電圧Ｖｄｓ１、Ｖｄｓ３はそれぞれＶｄｓ１＝Ｖｔｈ１＋Ｖｏｎ１、Ｖｄｓ３＝Ｖｔｈ３＋Ｖｏｎ３である。従って、ノードＮ１の電位Ｖｎ１は、Ｖｎ１＝Ｖｄｓ１＋Ｖｄｓ３となる。
【００２４】
ここで、Ｖｔｈ１、Ｖｔｈ３は第１および第３ＭＯＳトランジスタ１１、１３のしきい値、Ｖｏｎ１、Ｖｏｎ３は第１および第３ＭＯＳトランジスタ１１、１３の飽和電圧である。
【００２５】
ノードＮ２はバイアス回路１７に接続されている。第３および第４ＭＯＳトランジスタ１３、１４のゲート電極には、バイアス回路１７から所定のバイアス電圧Ｖｂが与えられる。これにより、ノードＮ２の電位Ｖｎ２は、Ｖｎ２＝Ｖｔｈ３＋Ｖｏｎ１＋Ｖｏｎ３となる。
【００２６】
第１および第２ＭＯＳトランジスタ１１、１２のソース電極は、低電位線１８に接続されている。低電位線１８は、基準電位ＧＮＤに接続されている。
【００２７】
電流入力端子１５は、定電流源１９を介して高電位線２０に接続されている。高電位線２０は、電圧がＶｄｄの電源（図示せず）に接続されている。
【００２８】
定電流源１９は、例えばソース電極が高電位線２０に接続され、ドレイン電極が電流入力端子１５に接続され、ゲート電極に所定のバイアス電圧が与えられたＰチャネルＭＯＳトランジスタで構成することができる。
【００２９】
バイアス回路１７は高電位線２０と低電位線１８との間に接続され、定電流源２１とゲート電極をドレイン電極に接続したＮチャネルＭＯＳトランジスタ２２、２３からなるダイオードの直列回路を有している。定電流源２１は定電流源１９と同様であり、その説明は省略する。
【００３０】
ここで、第１および第２ＭＯＳトランジスタ１１、１２は、エンハンスメントタイプのＭＯＳトランジスタで、そのしきい値は等しく、サイズ（ゲート幅Ｗ／ゲート長Ｌ）の比はｍ、例えば１０に設定されている。
【００３１】
第３および第４ＭＯＳトランジスタ１３、１４は、ディプレッションタイプのＭＯＳトランジスタで、そのしきい値は等しく、サイズ（ゲート幅Ｗ／ゲート長Ｌ）の比は、第１および第２ＭＯＳトランジスタ１１、１２と同じ１０に設定されている。
【００３２】
第１および第２ＭＯＳトランジスタ１１、１２は、基本となるカレントミラー回路として動作する。第３および第４ＭＯＳトランジスタ１３、１４は、カレントミラー回路をより正確に動作させるために、第１および第２ＭＯＳトランジスタ１１、１２のドレイン電圧を等しくするために設けられている。
【００３３】
第４ＭＯＳトランジスタ１４は、第２ＭＯＳトランジスタ１２のドレイン電圧を電流出入力端子１６の出力電圧Ｖｄ１の変動から遮断するために設けられている。
【００３４】
上述したカレントミラー回路１０は、出力電圧Ｖｄ１が過渡的に変動したときにノードＮ１の電位Ｖｎ１に与える影響を低減するとともに、定常的にノードＮ３の電位Ｖｎ３およびノードＮ４の電位Ｖｎ４が等しく維持されるように構成されている。
【００３５】
次に、カレントミラー回路１０の動作を比較例と対比して説明する。図３は第１比較例のカレントミラー回路を示す回路図、図４はその出力電流特性を示す図である。図５は第２比較例のカレントミラー回路を示す回路図、図６はその出力電流特性を示す図である。
【００３６】
ここで、第１比較例とは、第３ＭＯＳトランジスタ１３およびバイアス回路１７を有しないカレントミラー回路のことである。第２比較例とは、第３ＭＯＳトランジスタ１３のみを有しないカレントミラー回路のことである。始に、第１および第２比較例について説明する。
【００３７】
図３に示すように、第１比較例のカレントミラー回路３０は、カレントミラー回路１０から第３ＭＯＳトランジスタ１３およびバイアス回路１７が省略されている。これにより、ノードＮ１、ノードＮ２および電流入力端子１５がノードＮ３に接続される。
【００３８】
その結果、第１、第２および第４ＭＯＳトランジスタ１１、１２、１４のゲート電極は、第１ＭＯＳトランジスタ１１の動作電圧Ｖｄｓ１に等しい電圧にバイアスされる。
【００３９】
初期条件として、第１ＭＯＳトランジスタ１１には、定電流源１９による入力電流Ｉ１が流れており、電流出力端子１６の電位は基準電位ＧＮＤであるとする（Ｖｄ１＝０Ｖ）。第１ＭＯＳトランジスタ１１を流れる電流Ｉ１は次式で表わされるので、第１ＭＯＳトランジスタ１１の動作電圧Ｖｄｓ１はＶｇｓ１で表わされる。  
Ｉ１＝Ｋ１（Ｗ１／Ｌ１）（Ｖｇｓ１−Ｖｔｈ１）２／２      （１）
ここで、Ｋ１は第１ＭＯＳトランジスタ１１のチャネルの移動度μｎおよびゲート絶縁膜の単位容量Ｃｏｘで決まる定数、Ｗ１／Ｌ１はそのゲート幅とゲート長の比、Ｖｔｈ１はそのしきい値である。
【００４０】
このとき、第２ＭＯＳトランジスタ１２を流れる出力電流Ｉ２は０であり、第４ＭＯＳトランジスタ１４のドレイン電極とゲート電極の間の寄生容量Ｃｇｄ１には初期電荷（Ｃｇｄ１×Ｖｇｓ１）がチャージされている。
【００４１】
図４に示すように、時間ｔ＝０で電流出力端子１６に出力電圧Ｖｄ１が印加されると、寄生容量Ｃｇｄ１に電荷Ｑ１＝Ｃｇｄ１×Ｖｄ１がチャージされるので、過渡的に第３ＭＯＳトランジスタ１３のゲート電極からノードＮ３、ノードＮ１を介して第２ＭＯＳトランジスタ１２のゲート電圧が上昇する。
【００４２】
その結果、電荷Ｑ１が放電されるまで、次式で示す電流ｉが過渡的に第２ＭＯＳトランジスタ１２に流れ、出力電流Ｉ２に大きなオーバシュート３１が生じる。  
∫ｉｄｔ＝Ｑ１＝Ｃｇｄ１×Ｖｄ１                          （２）
電荷Ｑ１が放電されると、出力電流Ｉ２はその反動としてアンダーシュート３２を生じながら（時間ｔ２）、過渡常態から定常態に収束する（時間ｔ３）。
【００４３】
然し、第１乃至第３ノードＮ１、Ｎ２、Ｎ３の電位Ｖｎ１、Ｖｎ２、Ｖｎ３が互いに等しくなるので、ノードＮ３の電位Ｖｎ３とノードＮ４の電位Ｖｎ４に差が生じる。その結果、出力電流Ｉ２が設計値Ｉｍからずれて、出力電流Ｉ２に大きなばらつきが生じる。
【００４４】
図５に示すように、第２比較例のカレントミラー回路４０は、カレントミラー回路１０から第３ＭＯＳトランジスタ１３が省略されている。これにより、ノードＮ１および電流入力端子１５はノードＮ３に接続される。
【００４５】
その結果、第１および第２ＭＯＳトランジスタ１１、１２のゲート電極は、第１ＭＯＳトランジスタ１１の動作電圧Ｖｄｓ１に等しい電圧にバイアスされる。
【００４６】
図６に示すように、カレントミラー回路４０では、時間ｔ＝０で電流出力端子１６に出力電圧Ｖｄ１を印加すると、寄生容量Ｃｇｄ１に電荷Ｑ１がチャージされることはカレントミラー回路３０と同様である。然し、第４ＭＯＳトランジスタ１４のゲート電極がバイアス回路１７に接続されているので、電荷Ｑ１はバイアス回路１７側にバイパスされる。その結果、第２ＭＯＳトランジスタ１２のゲート電圧は、電荷Ｑ１の影響を受けないので、電荷Ｑ１によるオーバシュート３１は生じない。
【００４７】
但し、第２ＭＯＳトランジスタ１２のドレイン電極とゲート電極の間の寄生容量Ｃｇｄ２にチャージされた電荷Ｑ２により、過渡的に第２ＭＯＳトランジスタ１２のゲート電圧が上昇する。
【００４８】
その結果、電荷Ｑ２が放電されるまで、次式で示す電流が第２ＭＯＳトランジスタ１２に流れるので、出力電流Ｉ２にオーバシュート４１が生じる。  
∫ｉｄｔ＝Ｑ２＝Ｃｇｄ２×Ｖｄｓ２＜Ｑ１                  （３）
ここで、Ｖｄｓ２は第２ＭＯＳトランジスタ１２の動作電圧である。
【００４９】
寄生容量Ｃｇｄ１と寄生容量Ｃｇｄ２は同等であるが、第２ＭＯＳトランジスタ１２の動作電圧Ｖｄｓ２は出力電圧Ｖｄ１より小さいので、電荷Ｑ２は電荷Ｑ１より小さい。その結果、オーバシュート４１はオーバシュート３１より小さくなる。定常態（時間ｔ３）での出力電流Ｉ２は、カレントミラー回路３０と同等に留まっている。
【００５０】
即ち、第１および第２比較例のカレントミラー回路３０、４０では、出力電圧Ｖｄ１が変動すると、ドレイン電極とゲート電極の間の寄生容量に起因して過渡的に出力電流Ｉ２にオーバシュートが生じる。また、第３ノードの電位Ｖｎ３および第４ノードの電位Ｖｎ４のアンバランスに起因して定常的に出力電流Ｉ２に設計値Ｉｍからのずれが生じる。
【００５１】
一方、本実施例のカレントミラー回路１０では、電荷Ｑ１をバイアス回路１７側にバイパスしているので、第２ＭＯＳトランジスタ１２のゲート電圧は、電荷Ｑ１の影響を受けないことは、カレントミラー回路４０と同様である。
【００５２】
更に、第３ＭＯＳトランジスタ１３により、第３ＭＯＳトランジスタ１３の動作電圧Ｖｄｓ３に応じて第２ＭＯＳトランジスタ１２の動作電圧Ｖｄｓ２を下げることができる。その結果、第２ＭＯＳトランジスタ１２のドレイン電極とゲート電極の間の寄生容量Ｃｇｄ２にチャージされた電荷Ｑ３により、過渡的に第２ＭＯＳトランジスタ１２のゲート電圧が上昇する。
【００５３】
電荷Ｑ３が放電されるまで、次式で示す電流が第２ＭＯＳトランジスタ１２に流れるので、出力電流Ｉ２にオーバシュート２５が生じる。  
∫ｉｄｔ＝Ｑ３＝Ｃｇｄ２×Ｖｄｓ２ｂ＜Ｑ２                （４）
ここで、Ｖｄｓ２ｂは第２ＭＯＳトランジスタ１２の動作電圧である。Ｖｄｓ２ｂはＶｄｓ２より小さいので、電荷Ｑ３は電荷Ｑ２より小さくなり、オーバシュート２５をオーバシュート４１より小さくすることができる。
【００５４】
また、第３および第４ＭＯＳトランジスタ１３、１４により、第１および第２ＭＯＳトランジスタ１１、１２の動作電圧、即ちノードＮ３の電位Ｖｎ３、ノードＮ４の電位Ｖｎ４を強制的に揃えているので、第２および第４ＭＯＳトランジスタ１２、１４の出力電流Ｉ２の設計値ｉｍからのばらつきを少なくすることができる。
【００５５】
以上説明したように、本実施例のカレントミラー回路１０は、第１および第２ＭＯＳトランジスタ１１、１２ゲート電極同士が接続されている。ゲート電極同士が接続された第３および第４ＭＯＳトランジスタ１３、１４が、それぞれ第１および第２ＭＯＳトランジスタ１１、１２にカスコード接続されている。
【００５６】
第１および第２第４ＭＯＳトランジスタ１２、１３のゲート電極には、第１および第３第４ＭＯＳトランジスタ１１、１３の動作電圧Ｖｄｓ１、Ｖｄｓ３の和のバイアス電圧が与えられている。第３および第４第４ＭＯＳトランジスタ１３、１４のゲート電極には、バイアス回路１７から所定のバイアス電圧が与えられている。
【００５７】
その結果、出力電圧Ｖｄ１の変動がノードＮ１の電位Ｖｎ１に影響を及さないようにするとともに、ノードＮ３の電位Ｖｎ３およびノードＮ４の電位Ｖｎ４が等しくなるように動作させることができる。従って、出力電流の変動の少ないカレントミラー回路が得られる。
【００５８】
ここでは、第１乃至第４ＭＯＳトランジスタ１１、１２、１３、１４が、ＮチャネルＭＯＳトランジスタである場合について説明したが、ＰチャネルＭＯＳトランジスタの場合でも、同様に動作させることができる。
【符号の説明】
【００５９】
１０、３０、４０  カレントミラー回路
１１  第１ＭＯＳトランジスタ
１２  第２ＭＯＳトランジスタ
１３  第３ＭＯＳトランジスタ
１４  第４ＭＯＳトランジスタ
１５  電流入力端子
１６  電流出力端子
１７  バイアス回路
１８  低電位線
１９、２１  定電流源
２０  高電位線
２２、２３  ＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３、Ｎ４  ノード
Ｉ１  入力電流
Ｉ２  出力電流
２５、３１、４１  オーバシュート
３２  アンダーシュート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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