(57)【要約】【課題】ゲート絶縁膜の長期信頼性を確保し、これによってデバイスの信頼性を確保しやすい構造の半導体装置およびその製造方法を提供する。【解決手段】半導体装置１は、ｎ型エピタキシャル層８と、エピタキシャル層８の表層部に形成されたｐ型ボディ領域１２と、ボディ領域１２の表層部に形成されたｎ型ソース領域１５と、エピタキシャル層８上に形成されたゲート絶縁膜１９と、ゲート絶縁膜１９上に形成されたゲート電極２０とを含む。ゲート絶縁膜１９は、膜中に窒素原子を含み、ボディ領域１２外のエピタキシャル層８に接する第１部分１９１、ボディ領域１２に接する第２部分１９２およびソース領域１５に接する第３部分１９３を含む。ゲート絶縁膜１９の第３部分１９３の膜厚Ｔ３は、第１部分１９１の膜厚Ｔ１および第２部分１９２の膜厚Ｔ２よりも大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の表層部に形成された第２導電型のボディ領域と、
前記ボディ領域の表層部に形成された第１導電型のソース領域と、
前記半導体層上に設けられ、膜中に窒素原子を含み、前記ボディ領域外の前記半導体層に接する第１部分、前記ボディ領域に接する第２部分および前記ソース領域に接する第３部分を含むゲート絶縁膜と、
前記ボディ領域外の前記半導体層、前記ボディ領域および前記ソース領域に跨がる領域において前記ゲート絶縁膜上に設けられたゲート電極とを含み、
前記ゲート絶縁膜の前記第３部分の膜厚が、前記第１部分の膜厚および前記第２部分の膜厚よりも大きい、半導体装置。
【請求項２】
前記ゲート絶縁膜の前記第３部分の膜厚が、前記第１部分の膜厚の２．０３倍以上である、請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜の前記第２部分の膜厚が、３０ｎｍ以上である、請求項１または２に記載の半導体装置。
【請求項４】
前記ソース領域は、１×１０１９ｃｍ−３以上の濃度で第１導電型不純物を含む、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
オフ角が０度〜１０度のシリコン面を有するＳｉＣ基板をさらに含み、
前記半導体層が前記ＳｉＣ基板のシリコン面上に形成されている、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記ゲート絶縁膜の前記第３部分の面積が、前記第１部分の面積および前記第２部分の面積よりも小さい、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記ボディ領域は、前記ゲート絶縁膜に接する表面における第２導電型不純物の濃度が１×１０１７ｃｍ−３以下である、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記ゲート電極は、前記ボディ領域と前記ソース領域との境界線から０．２μｍ〜１μｍだけ前記ソース領域へはみ出している、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
チャネル長が０．６５μｍ以上である、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記ゲート電極に６Ｖ以上の電圧が印加される、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記ゲート電極が、ポリシリコンからなる、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記半導体層がＳｉＣからなる、請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
第１導電型の半導体層の表層部に第２導電型のボディ領域を形成する工程と、
前記半導体層を１５０℃以下に保って前記ボディ領域に第１導電型不純物イオンを注入することにより、１×１０１９ｃｍ−３以上の濃度で第１導電型不純物を含むソース領域を前記ボディ領域の表層部に形成する工程と、
窒素酸化物ガスを含む原料ガスを前記半導体層の表面に供給しながら前記半導体層の表面を酸化することにより、膜中に窒素原子を含み、前記ボディ領域外の前記半導体層に接する第１部分、前記ボディ領域に接する第２部分および前記ソース領域に接する第３部分を含むゲート絶縁膜を形成する酸化工程と、
前記ボディ領域外の前記半導体層、前記ボディ領域および前記ソース領域に跨がる領域において前記ゲート絶縁膜上にゲート電極を形成する工程とを含む、半導体装置の製造方法。
【請求項１４】
前記酸化工程の前における前記ソース領域の層厚が５０ｎｍ以上である、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
オフ角が０度〜１０度のシリコン面を有するＳｉＣ基板の前記シリコン面上に前記半導体層をエピタキシャル成長させる工程をさらに含む、請求項１３または１４に記載の半導体装置の製造方法。
【請求項１６】
前記ボディ領域を形成する工程が、前記半導体層に第２導電型不純物イオンを注入することにより、１×１０１７ｃｍ−３以下の濃度で第２導電型不純物を表層部に含む前記ボディ領域を形成する工程を含む、請求項１３〜１５のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワーエレクトロニクス分野では、高電圧が印加される高耐圧半導体装置（パワーデバイス）が用いられている。
パワーデバイスの構造として、大電流を容易に流すことができ、さらに、高耐圧および低オン抵抗を確保しやすい縦型構造が知られている（たとえば、特許文献１）。
縦型構造のパワーデバイスは、たとえば、ｎ＋型の基板と、基板上に積層されたｎ−型のエピタキシャル層と、エピタキシャル層の表層部に形成されたｐ型のボディ領域と、ボディ領域の表層部に形成されたｎ＋型のソース領域とを含んでいる。ボディ領域外のエピタキシャル層の表面、ボディ領域の表面およびソース領域の表面に跨って、ゲート絶縁膜が形成されている。このゲート絶縁膜上にゲート電極が形成されている。ソース領域には、ソース電極が電気的に接続されている。ドレイン電極は、基板の裏面に形成されている。これにより、ソース電極およびドレイン電極が、基板の主面に垂直な縦方向に配置された縦型構造のパワーデバイスが構成されている。
【０００３】
ソース電極とドレイン電極との間（ソース−ドレイン間）に電圧を印加した状態で、ゲート電極に閾値以上の電圧が印加されると、ゲート電極からの電界により、ボディ領域におけるゲート絶縁膜との界面近傍にチャネルが形成される。これにより、ソース電極とドレイン電極との間に電流が流れ、パワーデバイスがオン状態となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３４７５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ゲート電極およびゲート絶縁膜は、その機能上は、ソース領域とエピタキシャル層との間のボディ領域のみに対向していれば十分である。しかし、実際には、ゲート電極およびゲート絶縁膜は、平面視においてソース領域にオーバーラップする領域を有する。これは、主として製造プロセスに起因している。すなわち、ソース領域とエピタキシャル層との間のボディ領域に対してゲート電極およびゲート絶縁膜を確実に対向させるためには、前記のようなオーバーラップ領域の存在が不可避である。
【０００６】
ところが、発明者が子細に検討したところ、ソース領域上のゲート絶縁膜は、ＴＤＤＢ(Time-Dependent Dielectric Breakdown)寿命が、エピタキシャル層上およびボディ層上のゲート絶縁膜に比較して短いことが分かった。このことは、ソース領域上のゲート絶縁膜が、ゲート絶縁膜全体の長期信頼性を制限し、その結果、デバイスの信頼性を確保するうえでの一つの障害となっていることを意味する。
【０００７】
そこで、この発明は、ゲート絶縁膜の長期信頼性を確保し、これによってデバイスの信頼性を確保しやすい構造の半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
この発明の半導体装置は、第１導電型の半導体層と、前記半導体層の表層部に形成された第２導電型のボディ領域と、前記ボディ領域の表層部に形成された第１導電型のソース領域と、前記半導体層上に設けられ、膜中に窒素原子を含み、前記ボディ領域外の前記半導体層に接する第１部分、前記ボディ領域に接する第２部分および前記ソース領域に接する第３部分を含むゲート絶縁膜と、前記ボディ領域外の前記半導体層、前記ボディ領域および前記ソース領域に跨がる領域において前記ゲート絶縁膜上に設けられたゲート電極とを含む。そして、前記ゲート絶縁膜の前記第３部分の膜厚が、前記第１部分の膜厚および前記第２部分の膜厚よりも大きい（請求項１）。
【０００９】
この半導体装置では、ゲート絶縁膜は膜中に窒素原子を含む。たとえば、ゲート絶縁膜を酸化膜で構成する場合に、酸化膜界面に窒素原子が含まれていると、そうでない場合に比較して、ゲート絶縁膜の信頼性は５倍以上になる。より具体的には、ＱＢＤ（Charge to Breakdown）が向上する。さらに、前記半導体装置では、ゲート絶縁膜においてソース領域に接する第３部分は、半導体層（たとえばエピタキシャル層）に接する第１部分およびボディ領域に接する第２部分のいずれよりも膜厚が大きい。これにより、ゲート絶縁膜に電界がかかったときに、ソース領域に接する第３部分における電界を緩和できるから、第３部分でのリーク電流を抑制できる。したがって、ソース領域に接する第３部分での絶縁破壊を抑制できるから、ゲート絶縁膜全体の長期信頼性を容易に確保することができる。これにより、半導体装置全体の信頼性を容易に確保できる。
【００１０】
好ましくは、前記ゲート絶縁膜の前記第３部分の膜厚が、前記第１部分の膜厚の２．０３倍以上である（請求項２）。これにより、ソース領域に接する第３部分の長期信頼性が、半導体層（たとえば第１導電型の不純物濃度が５×１０１５ｃｍ−３〜１×１０１６ｃｍ−３の半導体層であってもよい。）に接する第１部分と同等またはそれよりも高くなる。したがって、ソース領域に接する第３部分の長期信頼性によってゲート絶縁膜全体の長期信頼性が制限されなくなる。
【００１１】
好ましくは、前記ゲート絶縁膜の前記第２部分の膜厚が、３０ｎｍ以上である（請求項３）。たとえば、窒素原子を含む酸化膜でゲート絶縁膜を構成する場合、第２部分の膜厚を３０ｎｍ以上とすることによって、３０Ｖ以上の耐圧を確保できる。
好ましくは、前記ソース領域は、１×１０１９ｃｍ−３以上（より好ましくは、１×１０２０ｃｍ−３以上）の濃度で第１導電型不純物を含む（請求項４）。この場合に、ボディ領域外の半導体層およびボディ領域の第１不純物濃度は、１×１０１９ｃｍ−３未満（たとえば５×１０１５ｃｍ−３〜１×１０１８ｃｍ−３）であることが好ましい。これにより、半導体層、ボディ領域およびソース領域表面を熱酸化処理して形成する熱酸化膜でゲート絶縁膜を構成するときに、ソース領域に接する第３部分の膜厚を、半導体層およびボディ領域にそれぞれ接する第１および第２部分よりも厚くすることができる。したがって、第３部分を選択的に厚くしたゲート絶縁膜を容易に形成できる。
【００１２】
好ましくは、前記半導体装置はオフ角が０度〜１０度（好ましくは０度〜５度）のシリコン面を有するＳｉＣ基板をさらに含み、前記半導体層が前記ＳｉＣ基板のシリコン面上に形成されている（請求項５）。これにより、半導体層、ボディ領域およびソース領域表面を熱酸化処理して形成する熱酸化膜でゲート絶縁膜を構成するときに、その酸化膜の厚膜化を容易に達成できる。オフ角が前記範囲よりも大きい場合や、ＳｉＣ結晶のカーボン面上では、ソース領域上に厚い酸化膜を形成するのが困難になる。なお、ＳｉＣ基板のシリコン面上に結晶成長（エピタキシャル成長）させて前記半導体層を形成すると、この半導体層の表面はシリコン面となる。
【００１３】
好ましくは、前記ゲート絶縁膜の前記第３部分の面積が、前記第１部分の面積および前記第２部分の面積よりも小さい（請求項６）。この構成では、長期信頼性を制限するおそれのある第３部分の面積が小さいので、ゲート絶縁膜全体の信頼性を確保しやすい。
好ましくは、前記ボディ領域は、前記ゲート絶縁膜に接する表面における第２導電型不純物の濃度が１×１０１７ｃｍ−３以下（より好ましくは、５×１０１６ｃｍ−３以下）である（請求項７）。この構成により、ゲート絶縁膜を酸化膜で形成する場合に、ソース領域上の第３部分の膜厚を、ボディ領域上の第２部分の膜厚よりも大きくできる。しかも、ボディ領域の不純物濃度が比較的低いので、キャリヤ移動度の高いデバイスを実現できる。
【００１４】
好ましくは、前記ゲート電極は、前記ボディ領域と前記ソース領域との境界線から０．２μｍ〜１μｍ（好ましくは０．４μｍ〜０．５μｍ）だけ前記ソース領域へはみ出している（請求項８）。この構成により、ソース領域と半導体層との間のボディ領域に対してゲート電極を確実に対向させることができるので、ボディ領域におけるチャネルの形成を確実に制御できる。また、ゲート絶縁膜は窒素原子を含み、かつ、ソース領域において厚膜部（第３部分）を有しているので、ゲート電極とソース領域との間の電界に対する十分な耐久性（耐圧）を確保できる。
【００１５】
好ましくは、チャネル長が０．６５μｍ以上である（請求項９）。これにより、オフ時のリーク電流を抑制できるので、歩留まりを向上できる。
好ましくは、前記ゲート電極に６Ｖ以上の電圧が印加される（請求項１０）。これにより、ゲート電極直下のボディ領域にチャネルを形成できる。
好ましくは、前記ゲート電極が、ポリシリコン（好ましくは、ｐ型ポリシリコン）からなる（請求項１１）。
【００１６】
好ましくは、前記半導体層がＳｉＣからなる（請求項１２）。半導体材料としてＳｉＣを用いたデバイスにおいては、ＳｉＣ半導体層の表面に形成されるゲート絶縁膜の信頼性（寿命）が、Ｓｉ半導体を用いたデバイスにおけるゲート絶縁膜の信頼性（寿命）に劣る。これは、Ｓｉと比較してＳｉＣは熱酸化膜の信頼性が低いからである。また、ＳｉＣ単結晶の成長表面にはステップバンチングが生じているため、ＳｉＣ半導体層上のゲート絶縁膜には局所的に電界が集中し易い。そこで、ＳｉＣ半導体を用いたデバイスにこの発明を適用すれば、ゲート絶縁膜は十分な信頼性を有することができる。したがって、信頼性の高いＳｉＣ半導体デバイスを提供できる。
【００１７】
この発明の半導体装置の製造方法は、第１導電型の半導体層の表層部に第２導電型のボディ領域を形成する工程と、前記半導体層を１５０℃以下に保って前記ボディ領域に第１導電型不純物イオンを注入することにより、１×１０１９ｃｍ−３以上（より好ましくは、１×１０２０ｃｍ−３以上）の濃度で第１導電型不純物を含むソース領域を前記ボディ領域の表層部に形成する工程と、窒素酸化物ガスを含む原料ガスを前記半導体層の表面に供給しながら前記半導体層の表面を酸化することにより、膜中に窒素原子を含み、前記ボディ領域外の前記半導体層に接する第１部分、前記ボディ領域に接する第２部分および前記ソース領域に接する第３部分を含むゲート絶縁膜を形成する酸化工程と、前記ボディ領域外の前記半導体層、前記ボディ領域および前記ソース領域に跨がる領域において前記ゲート絶縁膜上にゲート電極を形成する工程とを含む（請求項１３）。この方法では、半導体層を１５０℃以下（好ましくは室温）に保ってボディ領域に第１導電型不純物イオンが注入されることにより、不純物濃度が１×１０１９ｃｍ−３以上のソース領域が形成される。これにより、その後に、半導体層の表面を酸化してゲート絶縁膜を形成すると、このゲート絶縁膜においてソース領域に接する第３部分の膜厚が、半導体層およびボディ領域にそれぞれ接する第１および第２部分の膜厚よりも厚くなる。しかも、ゲート絶縁膜の形成は、窒化酸化物ガスを供給しながら行われるので、ゲート絶縁膜は膜中に窒素原子を含む。これにより、とくに、ソース領域に接する第３部分の信頼性（寿命）を向上できるので、信頼性の高いゲート絶縁膜を形成できる。よって、信頼性に優れた半導体装置を製造できる。
【００１８】
好ましくは、前記酸化工程の前における前記ソース領域の層厚は、５０ｎｍ以上である（請求項１４）。酸化工程において形成されるゲート絶縁膜は、ソース領域内へも広がる。そこで、ソース領域の層厚を５０ｎｍ以上としておくことにより、ゲート絶縁膜の形成後に、その直下に第１導電型のソース領域を残すことができる。
好ましくは、前記方法は、オフ角が０度〜１０度（好ましくは０度〜５度）のシリコン面を有するＳｉＣ基板の前記シリコン面上に前記半導体層をエピタキシャル成長させる工程をさらに含む（請求項１５）。これにより、半導体層は、オフ角が０度〜１０度（好ましくは０度〜５度）のシリコン面を有することになる。したがって、半導体層、ソース領域およびボディ領域の表面は、いずれもオフ角が０度〜１０度（好ましくは０度〜５度）のシリコン面となる。これにより、半導体層、ボディ層およびソース領域表面を熱酸化処理して形成する熱酸化膜でゲート絶縁膜を構成するときに、その酸化膜の厚膜化を容易に達成できる。オフ角が前記範囲よりも大きい場合や、ＳｉＣ結晶のカーボン面上では、ソース領域上に厚い酸化膜を形成するのが困難になる。
【００１９】
好ましくは、前記ボディ領域を形成する工程は、前記半導体層に第２導電型不純物イオンを注入することにより、１×１０１７ｃｍ−３以下の濃度で第２導電型不純物を表層部に含む前記ボディ領域を形成する工程を含む（請求項１６）。これにより、酸化工程において、ソース領域上の第３部分の膜厚を、ボディ領域上の第２部分の膜厚よりも大きくできる。しかも、ボディ領域の不純物濃度が比較的低いので、キャリヤ移動度の高いデバイスを実現できる。
【図面の簡単な説明】
【００２０】
【図１】図１Ａおよび図１Ｂは、この発明の一実施形態に係る半導体装置の模式的な平面図である。図１Ａは全体図、図１Ｂは内部構成の拡大図をそれぞれ示す。
【図２】図２は、図１Ｂの切断線II−IIでの切断面を示す断面図である。
【図３Ａ】図３Ａは、前記半導体装置の製造方法を説明するための模式的な断面図である。
【図３Ｂ】図３Ｂは、図３Ａの次の工程を説明するための模式的な断面図である。
【図３Ｃ】図３Ｃは、図３Ｂの次の工程を説明するための模式的な断面図である。
【図３Ｄ】図３Ｄは、図３Ｃの次の工程を説明するための模式的な断面図である。
【図３Ｅ】図３Ｅは、図３Ｄの次の工程を説明するための模式的な断面図である。
【図３Ｆ】図３Ｆは、図３Ｅの次の工程を説明するための模式的な断面図である。
【図３Ｇ】図３Ｇは、図３Ｆの次の工程を説明するための模式的な断面図である。
【図３Ｈ】図３Ｈは、図３Ｇの次の工程を説明するための模式的な断面図である。
【図３Ｉ】図３Ｉは、図３Ｈの次の工程を説明するための模式的な断面図である。
【図３Ｊ】図３Ｊは、図３Ｉの次の工程を説明するための模式的な断面図である。
【図３Ｋ】図３Ｋは、図３Ｊの次の工程を説明するための模式的な断面図である。
【図４】図４は、膜中に窒素を含む酸化膜と、膜中に窒素を含まない酸化膜とのＱＢＤ（Charge to Breakdown。定電流ＴＤＤＢ試験）の比較を示す図である。
【図５】図５は、膜中に窒素を含む熱酸化膜について、ＴＤＤＢ試験（定電圧ＴＤＤＢ）を行った結果を示す図である。
【図６】図６は、膜厚４０ｎｍの熱酸化膜（ただし窒素原子を含むもの）のＴＤＤＢ寿命（定電圧ＴＤＤＢ）を推定した結果を示す図である。
【図７】図７は、ゲート絶縁膜１９の第１部分１９１と同等の絶縁膜を有する試料と、ゲート絶縁膜１９の第３部分１９３と同等の絶縁膜を有する試料について絶縁膜のＴＤＤＢ試験（定電圧ＴＤＤＢ）を行った結果を示す図である。
【図８】図８は、前記半導体装置のＩ−Ｖ特性を示す図である。
【図９】図９は、チャネル長へとオフ特性の歩留まり(DS yeild)との関係を示す図である。
【発明を実施するための形態】
【００２１】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１Ａおよび図１Ｂは、この発明の一実施形態に係る半導体装置の模式的な平面図である。図１Ａは全体図、図１Ｂは内部構成の拡大図をそれぞれ示す。図２は、図１Ｂの切断線II−IIでの切断面を示す断面図である。
半導体装置１は、ＳｉＣを用いたプレーナゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused MOSFET）であり、たとえば、図１Ａに示すように、平面視正方形のチップ状である。チップ状の半導体装置１は、たとえば、図１Ａの紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
【００２２】
半導体装置１の表面には、ソースパッド２が形成されている。ソースパッド２は、四隅が外方へ湾曲した平面視略正方形状であり、半導体装置１の表面のほぼ全域を覆うように形成されている。このソースパッド２には、その一辺の中央付近に、平面視略正方形状の除去領域３が形成されている。除去領域３は、ソースパッド２が形成されていない領域である。
【００２３】
除去領域３には、ゲートパッド４が配置されている。ゲートパッド４とソースパッド２との間には間隔が設けられており、これらは互いに絶縁されている。
次に、半導体装置１の内部構造について説明する。
半導体装置１は、ｎ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のＳｉＣ基板５を備えている。ＳｉＣ基板５は、この実施形態では、半導体装置１のドレインとして機能し、その表面６（上面）がＳｉ面（シリコン面）であり、その裏面７（下面）がＣ面（カーボン面）である。ＳｉＣ基板５の表面６は、オフ角が０度〜１０度（好ましくは０度〜５度）のＳｉ面であることが好ましい。
【００２４】
ＳｉＣ基板５上には、ＳｉＣ基板５よりも低濃度のｎ−型（たとえば、ｎ型不純物濃度が１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３）のＳｉＣからなるエピタキシャル層８が積層されている。半導体層としてのエピタキシャル層８は、ＳｉＣ基板５上に、いわゆるエピタキシャル成長によって形成されている。Ｓｉ面である表面６上に形成されるエピタキシャル層８は、Ｓｉ面を成長主面として成長させられる。したがって、エピタキシャル成長により形成されるエピタキシャル層８の表面９は、ＳｉＣ基板５の表面６と同様、Ｓｉ面である。より具体的には、ＳｉＣ基板５と同様に、たとえば、オフ角が０度〜１０度（好ましくは０度〜５度）のＳｉ面である。
【００２５】
半導体装置１には、図１Ａに示すように、平面視でエピタキシャル層８上の中央部に配置され、電界効果トランジスタとして機能する活性領域１０が形成されている。エピタキシャル層８には、この活性領域１０を取り囲むように、活性領域１０から間隔を開けてガードリング１１（図１Ａおよび図１Ｂにおいて二重斜線を付して示す。）が複数本（この実施形態では、２本）形成されている。
【００２６】
活性領域１０とガードリング１１との間隔は、全周にわたって至るところでほぼ一定である。ガードリング１１は、エピタキシャル層８にｐ型不純物をインプランテーションすることにより形成されたｐ−型（たとえば、濃度が１×１０１３ｃｍ−３〜１×１０１８ｃｍ−３）の低濃度領域である。
活性領域１０において、エピタキシャル層８の表面９側（Ｓｉ面側）には、ｐ型のボディ領域１２が、行方向および列方向に一定のピッチで行列状（マトリクス状）に配列されて多数形成されている。各ボディ領域１２は、たとえば、平面視正方形状であり、たとえば、図１Ｂの紙面における上下左右方向の長さがそれぞれ７．２μｍ程度である。ボディ領域１２の深さは、たとえば、０．６５μｍ程度である。また、ボディ領域１２のｐ型不純物濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３（１×１０１７ｃｍ−３以下）である。このような低い不純物濃度は、キャリヤ移動度の高いデバイスの実現に寄与する。ｐ型不純物は、たとえば、Ａｌであってもよい。一方、エピタキシャル層８における、ボディ領域１２よりもＳｉＣ基板５側（Ｃ面側）の領域は、エピタキシャル成長後のままの状態が維持された、ｎ−型のドリフト領域１３となっている。
【００２７】
各ボディ領域１２の表層部には、その中央部にｐ＋型ボディコンタクト領域１４が形成されており、このボディコンタクト領域１４を取り囲むようにｎ＋型ソース領域１５が形成されている。ボディコンタクト領域１４は、平面視正方形状であり、たとえば、図１Ｂの紙面における上下左右方向の長さがそれぞれ１．６μｍ程度である。ボディコンタクト領域１４の深さは、たとえば、０．３５μｍである。
【００２８】
ｎ＋型ソース領域１５は、平面視正方形環状であり、たとえば、図１Ｂの紙面における上下左右方向の長さがそれぞれ５．７μｍ程度である。ソース領域１５の深さは、たとえば、０．２５μｍ程度である。ソース領域１５のｎ型不純物濃度は、１×１０１９ｃｍ−３以上であり、好ましくは１×１０２０ｃｍ−３以上である。より具体的には、１×１０１９ｃｍ−３〜１×１０２２ｃｍ−３、より好ましくは１×１０２０ｃｍ−３〜１×１０２２ｃｍ−３であってもよい。ｎ型不純物は、Ｐ（燐）であってもよい。
【００２９】
また、活性領域１０において、一定のピッチで行列状に配列されたボディ領域１２の各間の領域（隣り合うボディ領域１２の側面により挟まれるボディ間領域１６）は、一定（たとえば、２．８μｍ）幅を有する格子状である。
ボディ間領域１６上には、当該ボディ間領域１６に沿って、格子状のゲート絶縁膜１９（図１Ｂでは図示を省略）が形成されている。ゲート絶縁膜１９は、隣り合うボディ領域１２の間に跨っていて、ボディ領域１２におけるソース領域１５を取り囲む部分（ボディ領域１２の周縁部）およびソース領域１５の外周縁を覆っている。この実施形態では、ゲート絶縁膜１９は、窒素を含有する酸化膜、たとえば、窒素および酸素を含有するガスを用いた熱酸化により形成される窒化酸化シリコン膜からなっている。
【００３０】
ゲート絶縁膜１９は、ボディ領域１２外のエピタキシャル層８に接する第１部分１９１、ボディ領域１２に接する第２部分１９２、およびソース領域１５に接する第３部分１９３を含む。図２に明確に表れているように、第３部分１９３の膜厚Ｔ３は、第１部分１９１の膜厚Ｔ１および第２部分の膜厚Ｔ２のいずれよりも大きい。より詳しくは、第３部分１９３の下側界面（ソース領域１５との界面）は、第１部分１９１の下側界面（エピタキシャル層８との界面）および第２部分１９２の下側界面（ボディ領域１２との界面）よりも下側（ＳｉＣ基板５側。エピタキシャル層８の表面からより深い位置）に位置している。また、第３部分１９３の上側界面（ゲート電極２０との界面）は、第１部分１９１の上側界面（ゲート電極２０との界面）および第２部分１９２の上側界面（ゲート電極２０との界面）よりも上側（ゲート電極２０側。エピタキシャル層８の表面からより遠い位置）に位置している。第１部分１９１および第２部分１９２の膜厚Ｔ１，Ｔ２は、たとえば、３０ｎｍ以上（たとえば４０ｎｍ程度）であってもよい。これに対して、第３部分１９３の膜厚Ｔ３は、たとえば、第１部分１９１の膜厚Ｔ１の２．０３倍以上であることが好ましく、たとえば、９０ｎｍ程度であってもよい。
【００３１】
ゲート絶縁膜１９上には、ゲート電極２０が形成されている。ゲート電極２０は、格子状のゲート絶縁膜１９に沿って格子状に形成されていて、ゲート絶縁膜１９を挟んで、各ボディ領域１２の周縁部に対向している。より詳しくは、ゲート電極２０は、ゲート絶縁膜１９を挟んで、ボディ領域１２外のエピタキシャル層８、ボディ領域１２およびソース領域１５に跨がる領域に対向している。したがって、ゲート電極２０は、平面視において、ソース領域１５とオーバーラップしている。たとえば、ゲート電極２０は、平面視において、ボディ領域１２とソース領域１５との境界線から、０．２μｍ〜１μｍ（好ましくは０．４μｍ〜０．５μｍ）だけソース領域１５へはみ出している。これにより、ソース領域１５とエピタキシャル層８との間のボディ領域１２に対してゲート電極２０を確実に対向させることができるので、ボディ領域１２におけるチャネルの形成を確実に制御できる。ゲート電極２０は、たとえばポリシリコンからなり、たとえば、ｐ型不純物が高濃度に導入されて低抵抗化されている。また、ゲート電極２０の厚さは、たとえば、６０００Å程度である。
【００３２】
この半導体装置１では、ボディ間領域１６の幅方向中央に単位セル間の境界が設定されている。各単位セルは、たとえば、図１Ｂの紙面における上下左右方向の長さがそれぞれ１０μｍ程度である。各単位セルでは、ゲート電極２０に印加する電圧を制御することにより（たとえば６Ｖ以上の電圧を印加することにより）、各単位セルのボディ領域１２の周縁部に環状のチャネルが形成される。この環状のチャネルを介して、ドリフト領域１３において各ボディ領域１２の４つの側面に沿ってエピタキシャル層８の表面９側へ流れるドレイン電流を、ソース領域１５に流すことができる。チャネル長Ｌは、ゲート電極２０の直下のボディ領域１２の幅によって規定され、０．６５μｍ以上（たとえば０．８μｍ程度）であってもよい。
【００３３】
エピタキシャル層８上には、ゲート電極２０を被覆するように、たとえばＳｉＯ２からなる層間絶縁膜２５が積層されている。層間絶縁膜２５には、コンタクトホール２６が形成されている。コンタクトホール２６内には、ソース領域１５の中央部およびボディコンタクト領域１４の全体が露出している。
層間絶縁膜２５上には、ソース電極２７が形成されている。ソース電極２７は、各コンタクトホール２６を介して、すべての単位セルのボディコンタクト領域１４およびソース領域１５に一括して接触している。つまり、ソース電極２７は、すべての単位セルに対して共通の配線となっている。ソース電極２７上には層間絶縁膜（図示せず）が形成されており、その層間絶縁膜（図示せず）を介して、ソース電極２７がソースパッド２（図１Ａ参照）に電気的に接続されている。一方、ゲートパッド４（図１Ａ参照）は、当該層間絶縁膜（図示せず）上に引き回されたゲート配線（図示せず）を介して、ゲート電極２０に電気的に接続されている。
【００３４】
ソース電極２７は、エピタキシャル層８との接触側から順にＴｉ／ＴｉＮ層２８と、Ａｌ層２９とが積層された構造を有していてもよい。Ｔｉ／ＴｉＮ層２８は、密着層としてのＴｉ層をエピタキシャル層８側に有し、このＴｉ層にバリア層としてのＴｉＮ層を積層した積層膜である。バリア層は、Ａｌ層２９の構成原子（Ａｌ原子）がエピタキシャル層８側へと拡散することを防ぐ。
【００３５】
ＳｉＣ基板５の裏面７には、その全域を覆うようにドレイン電極３０が形成されている。このドレイン電極３０は、すべての単位セルに対して共通の電極となっている。ドレイン電極３０としては、たとえば、ＳｉＣ基板５側から順にＴｉ、Ｎｉ、ＡｕおよびＡｇが積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を適用することができる。
図３Ａ〜図３Ｋは、半導体装置１の製造方法を説明するための模式的な断面図である。
【００３６】
半導体装置１を製造するには、まず、図３Ａに示すように、ＣＶＤ(Chemical Vapor Deposition：化学気相成長)法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、ＳｉＣ基板５の表面６（Ｓｉ面）上に、ｎ型不純物（たとえば、Ｎ（窒素））を導入しながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板５上に、ｎ−型のエピタキシャル層８が形成される。ｎ型不純物濃度は、たとえば、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３とされる。
【００３７】
続いて、図３Ｂに示すように、ボディ領域１２を形成すべき部分に開口を有するＳｉＯ２マスク３１を用いて、ｐ型不純物（たとえばＡｌ（アルミニウム））が、エピタキシャル層８の表面９からエピタキシャル層８の内部にインプランテーション（注入）される。このときの注入条件は、ｐ型不純物の種類により異なるが、たとえば、ドーズ量が１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２程度、加速エネルギーが３００ｋｅＶ〜４００ｋｅＶ程度であってもよい。これにより、エピタキシャル層８の表層部に、ボディ領域１２が形成される。ボディ領域１２のｐ型不純物濃度は、たとえば、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３（１×１０１７ｃｍ−３以下）とされる。また、エピタキシャル層８の基層部には、エピタキシャル成長後のままの状態を維持するドリフト領域１３が形成される。
【００３８】
次いで、図３Ｃに示すように、ソース領域１５を形成すべき領域に開口を有するＳｉＯ２マスク３２を用いて、ｎ型不純物（たとえばＰ（リン））が、エピタキシャル層８の表面９からエピタキシャル層８の内部にインプランテーション（注入）される。このとき、エピタキシャル層８の温度が１５０℃以下（たとえば室温）に保たれる。より具体的には、ｎ型不純物の種類により異なるが、たとえば、ドーズ量を２．０×１０１３ｃｍ−２〜１．０×１０１４ｃｍ−２の範囲、加速エネルギーを３０ｋｅＶ〜１６０ｋｅＶの範囲として、エピタキシャル層８を室温に保持しながら、多段（たとえば４段）イオン注入を行ってもよい。これにより、ボディ領域１２の表層部に、ソース領域１５が形成される。イオン注入時にエピタキシャル層８の温度を１５０℃以下に保持するのは、ソース領域１５が結晶化しないようにするためである。これにより、後述の熱酸化工程（図３Ｇ参照）において、ソース領域１５上に厚いゲート絶縁膜１９を形成できる。ソース領域１５のｎ型不純物濃度は、たとえば、１×１０１９ｃｍ−３〜１×１０２２ｃｍ−３、より好ましくは１×１０２０ｃｍ−３〜１×１０２２ｃｍ−３とされる。
【００３９】
次いで、図３Ｄに示すように、ガードリング１１を形成すべき領域に開口を有するＳｉＯ２マスク３３を用いて、ｐ型不純物（たとえばＡｌ）が、エピタキシャル層８の表面９からエピタキシャル層８の内部にインプランテーション（注入）される。より具体的には、ｐ型不純物の種類により異なるが、たとえば、ドーズ量を１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２程度、加速エネルギーを３８０ｋｅＶ程度としてイオン注入を行ってもよい。これにより、ガードリング１１が形成され、活性領域１０が区画される。
【００４０】
次いで、図３Ｅに示すように、ボディコンタクト領域１４を形成すべき領域に開口を有するＳｉＯ２マスク３４を用いて、ｐ型不純物（たとえばＡｌ）が、エピタキシャル層８の表面９からエピタキシャル層８の内部にインプランテーション（注入）される。より具体的には、ｐ型不純物の種類により異なるが、たとえば、ドーズ量を１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２程度とし、加速エネルギーを３０ｋｅＶ〜１８０ｋｅＶの範囲とした多段注入（４段注入）を行ってもよい。これにより、ボディコンタクト領域１４が形成される。
【００４１】
次いで、図３Ｆに示すように、たとえば、１４００℃〜２０００℃で２〜１０分間、エピタキシャル層８がアニール処理（熱処理）される。これにより、エピタキシャル層８の表層部に注入されたｎ型不純物およびｐ型不純物のイオンが活性化する。エピタキシャル層８のアニール処理は、たとえば、抵抗加熱炉、高周波誘導加熱炉を適当な温度で制御することによって行うことができる。
【００４２】
次いで、図３Ｇに示すように、エピタキシャル層８の表面９が熱酸化されることにより、表面９の全域を覆うゲート絶縁膜１９が形成される。より具体的には、窒素および酸素を含有する雰囲気中での熱酸化（たとえば、１２００℃程度で半日〜２日）によって、窒化酸化シリコン膜からなるゲート絶縁膜１９が形成される。前述のとおり、ソース領域１５には、１×１０１９ｃｍ−３以上の濃度となるようにｎ型不純物イオンが注入されており、かつ、そのイオン注入は、ソース領域１５が結晶化しない低温（１５０℃以下）で行われる。そのため、熱酸化処理によってゲート絶縁膜１９を形成すると、ソース領域１５に接する第３部分１９１の膜厚Ｔ３が局所的に大きくなる。これにより、第３部分１９１の膜厚Ｔ３は、エピタキシャル層８に接する第１部分１９１の膜厚Ｔ１およびボディ領域１２に接する第２部分１９２の膜厚Ｔ２のいずれよりも大きくなる。
【００４３】
次いで、図３Ｈに示すように、ＣＶＤ法により、ｐ型不純物（たとえばＢ（ホウ素））を導入しながらポリシリコン材料３５がエピタキシャル層８上に堆積される。むろん、ポリシリコン材料３５のへの不純物の導入は、イオン注入により行ってもよい。
その後、図３Ｉに示すように、堆積したポリシリコン材料３５の不要部分（ゲート電極２０以外の部分）がドライエッチングにより除去される。これにより、ポリシリコンからなるゲート電極２０が形成される。
【００４４】
次いで、図３Ｊに示すように、ＣＶＤ法により、エピタキシャル層８上にＳｉＯ２からなる層間絶縁膜２５が積層される。
そして、図３Ｋに示すように、層間絶縁膜２５およびゲート絶縁膜１９が連続してパターニングされることにより、コンタクトホール２６が形成される。
その後は、たとえば、層間絶縁膜２５上に、Ｔｉ、ＴｉＮおよびＡｌが順にスパッタされて、ソース電極２７が形成される。また、たとえば、ＳｉＣ基板５の裏面７に、Ｔｉ、Ｎｉ、ＡｕおよびＡｇが順にスパッタされて、ドレイン電極３０が形成される。
【００４５】
この後、層間絶縁膜（図示せず）、ソースパッド２、ゲートパッド４などが形成されることにより、図１Ａ、図１Ｂおよび図２に示す半導体装置１が得られる。
この半導体装置１では、ソースパッド２を接地した状態（つまり、ソース電極２７が０Ｖ）で、ソースパッド２（ソース電極２７）とドレイン電極３０との間（ソース−ドレイン間）にドレイン電圧を印加し、ゲートパッド４（ゲート電極２０）に所定の電圧（ゲート閾値電圧以上の電圧。たとえば６Ｖ以上）が印加されることにより、各単位セルのボディ領域１２の周縁部に環状のチャネルが形成される。これにより、ドレイン電極３０からソース電極２７へ電流が流れ、各単位セルがオン状態となる。
【００４６】
本願発明者の研究によれば、ゲート絶縁膜１９を至るところで実質的に一様な厚さに形成しておくと、ソース領域１５に接する部分においてＴＤＤＢ(Time-Dependent Dielectric Breakdown)が生じる。そこで、この実施形態では、ゲート絶縁膜１９は、ソース領域１５に接する第３部分１９３の膜厚Ｔ３が、他の部分の膜厚Ｔ１，Ｔ２よりも大きくされている。これにより、第３部分１９３での電界を緩和してリーク電流を抑制できるので、ＴＤＤＢ寿命を長くできる。これにより、ゲート絶縁膜１９全体の信頼性を高めることができるから、半導体装置１の信頼性を高めることができる。しかも、この実施形態では、ゲート絶縁膜１９は、窒化酸化膜で構成されており、膜中に窒素を含む。これにより、ゲート絶縁膜１９の耐圧が高められているので、その信頼性が一層高く、それによって、半導体装置１の信頼性が一層高められている。
【００４７】
図４は、膜中に窒素を含む酸化膜と、膜中に窒素を含まない酸化膜とのＱＢＤ（Charge to Breakdown。定電流ＴＤＤＢ試験）の比較を示す図である。シンボル「△」は、膜中に窒素を含む酸化膜に関する測定結果を示し、シンボル「◇」は、膜中に窒素を含まない酸化膜に関するＱＢＤの測定結果を示す。膜中に窒素を含む酸化膜は、Ｎを含む酸化ガスの雰囲気中でＳｉＣ結晶表面を熱酸化して形成した。また、膜中に窒素を含まない酸化膜は、乾燥酸素（ドライＯ２）中でＳｉＣ結晶表面を熱酸化して形成した。図４の測定結果から、膜中に窒素を含む酸化膜は、膜中に窒素を含まない酸化膜に比較して、ＱＢＤが５倍以上高く、より具体的には一桁高いことがわかる。したがって、膜中に窒素を含むゲート絶縁膜１９は、絶縁破壊に対する優れた信頼性を有することがわかる。
【００４８】
図５は、膜中に窒素を含む熱酸化膜について、ＴＤＤＢ試験（定電圧ＴＤＤＢ）を行った結果を示している。線Ｌ１は、一辺が２００μｍの正方形に形成された熱酸化膜についての試験結果を示し、線Ｌ２は、一辺が５００μｍの正方形に形成された熱酸化膜についての試験結果を示す。図５の横軸は試験中の試料の温度を示し、図５の縦軸は複数の試料中の５０％に絶縁破壊が生じるまでの時間を示している。熱酸化膜の面積が大きい場合には、膜質の悪い部位を有する可能性が高くなるため、ＴＤＤＢ寿命が悪くなる傾向にある。
【００４９】
したがって、ゲート絶縁膜１９においてソース領域１５に接する第３部分１９３の面積は、第１部分１９１の面積および第２部分１９２の面積のいずれよりも小さくされていることが好ましい。これによって、第３部分１９３のＴＤＤＢ寿命が長くなるので、第３部分１９３によってゲート絶縁膜１９の信頼性が制限されることを回避できる。
図６は、膜厚４０ｎｍの熱酸化膜（ただし窒素原子を含むもの）のＴＤＤＢ寿命（定電圧ＴＤＤＢ）を推定した結果を示す。熱酸化膜に印加する電圧を示し、縦軸は熱酸化膜が絶縁破壊に至までの時間を示す。直線Ｌ３は、印加電圧を３７Ｖ，３８Ｖおよび３９Ｖとした場合におけるＴＤＤＢ寿命の測定結果に基づいて引かれている。たとえば、実際の使用環境において熱酸化膜に３０Ｖの電圧がかかるとすれば、絶縁破壊に至までの時間は、４．２４×１０８ｓｅｃ（３２２年）となる。したがって、仮に製品の保証寿命を３０年とするならば、ゲート絶縁膜１９のボディ領域１２に接する第２部分の膜厚は、４ｎｍ以上とすればよい。前記実施形態では、第１および第２部分１９１，１９２におけるゲート絶縁膜１９の膜厚Ｔ１，Ｔ２を、たとえば、３０ｎｍ以上（好ましくは４０ｎｍ以上）としているので、第１および第２部分１９１，１９２は、３０Ｖ以上の耐圧を確保でき、かつ、十分なＴＤＤＢ寿命を有している。
【００５０】
図７は、ゲート絶縁膜１９の第１部分１９１と同等の絶縁膜を有する試料と、ゲート絶縁膜１９の第３部分１９３と同等の絶縁膜を有する試料を複数個作製し、それらの試料についてＴＤＤＢ試験（定電圧ＴＤＤＢ）を行った結果を示す。第１部分１９１と同等の絶縁膜を有する試料に１０．１０ＭＶ／ｃｍの電界を印加した場合、絶縁破壊時間は約２００ｓｅｃ程度となる。（線Ｌ４で示す）。一方、第３部分１９３と同等の絶縁膜を有する試料に５．０２ＭＶ／ｃｍの電界を印加した場合、絶縁破壊までの時間は２００ｓｅｃよりも短い。したがって、ゲート絶縁膜１９の第１部分１９１の膜厚Ｔ１に対して第３部分１９３の膜厚Ｔ３を１０．１０／５．０２＝２．０１倍以下として作製した場合、ゲート絶縁膜１９の破壊は第３部分１９３で起こる。例えば、第１部分１９１の膜厚Ｔ１を１００ｎｍとし、第３部分１９３の膜厚Ｔ３を２００ｎｍとし、ゲート絶縁膜１９に１０１Ｖの電圧を印加した場合、第１部分１９１にかかる電界は１０．１０ＭＶ／ｃｍであるのに対し、第３部分１９３にかかる電界は５．０５ＭＶ／ｃｍとなるため、ゲート絶縁膜の破壊は第３部分１９３で起こる。
【００５１】
一方、第３部分１９３と同等の絶縁膜を有する試料に４．９７ＭＶ／ｃｍの電界を印加した場合、絶縁破壊までの時間は約４００ｓｅｃ程度となる（なお、４．９２ＭＶ／ｃｍのデータと４．８１ＭＶ／ｃｍに関するデータは測定を途中で打ち切っているために、実際の破壊時間はグラフにプロットされている点よりも大きくなる）。したがって、ゲート絶縁膜１９の第１部分１９１の膜厚Ｔ１に対して第３部分１９３の膜厚Ｔ３を１０．１０／４．９７＝２．０３倍以上として作製すれば、ゲート絶縁膜１９の絶縁破壊が第３部分１９３で起こることを抑制または回避できる。すなわち、第３部分１９３の膜厚Ｔ３を第１部分１９１の膜厚Ｔ１の２．０３倍以上としておくことによって、信頼性の低い第３部分１９３では破壊が起こらないため、ゲート絶縁膜１９の必要な信頼性を確保できる。
【００５２】
図８は、半導体装置１のＩ−Ｖ特性を示す。横軸はドレイン電圧(Drain Voltage)であり、縦軸はドレイン電流(Drain Current)である。ゲート電圧ＶＧを０Ｖ〜１８Ｖとしたときのドレイン電圧対ドレイン電流特性が示されている。図８から、ゲート電圧ＶＧを６Ｖ以上とすることによって、チャネルが形成され、ドレイン電流が有意な値を示すことが分かる。
【００５３】
図９は、チャネル長Ｌへとオフ特性の歩留まり(DS yeild)との関係を示す。オフ特性の歩留まりとは、ゲート電圧ＶＧが閾値電圧（たとえば６Ｖ）未満のときに、ソース−ドレイン間がオフ状態（遮断状態）となる製品の割合である。図９では、チャネル長Ｌ＝０．４５μｍのときの歩留まりを１とした相対値を示す。図９からオフ特性の歩留まりは、チャネル長Ｌ＝０．６５μｍで飽和していることがわかる。よって、チャネル長Ｌを０．６５μｍ以上とすることによって、良好な歩留まりで半導体装置１を製造することができる。
【００５４】
次に、ＳｉＣエピタキシャル層における不純物濃度とその表面に形成される熱酸化膜の膜厚との関係を説明する。９ｍｍ×１２ｍｍの長方形サンプルおよび半径１８ｍｍ未満の扇形の実験サンプルを複数個用いて実験を行った。
サンプルに対するプロセスフローは次の通りである。まず、ＳｉＣエピタキシャル層が形成されたサンプル基板を洗浄し、その後に、ｎ型不純物イオンとしての燐（Ｐ）イオンをＳｉＣエピタキシャル層に注入した。そして、熱処理（アニール）によって、注入した燐イオンを活性化し、その後に熱酸化処理（Ｎを含む酸化ガス雰囲気）を実行した。そして、ＳｉＣエピタキシャル層の表面に形成された熱酸化膜の膜厚を測定した。
【００５５】
燐イオンの注入は、エピタキシャル層の温度を１５０℃以下（具体的には室温）として、下記表１に示す条件１、条件２および条件３のいずれかによって行った。
【００５６】
【表１】
2012064873.tif 000003
【００５７】
すなわち、条件１は、ＳｉＣエピタキシャル層の表層部におけるｎ型不純物濃度が１×１０１９ｃｍ−３となる条件である。また、条件２は、ＳｉＣエピタキシャル層の表層部におけるｎ型不純物濃度が１×１０１８ｃｍ−３となる条件である。さらに、条件３は、エピタキシャル層の表層部におけるｎ型不純物濃度が１×１０１７ｃｍ−３となる条件である。
【００５８】
膜厚の測定結果（複数のサンプルについて測定した膜厚の中央値）を下記表２に示す。すなわち、条件１の場合は４２６ｎｍであり、条件２の場合が４０３ｎｍであり、条件３の場合が４０７ｎｍであった。この結果から、ｎ型不純物濃度が濃い方が、熱酸化膜の膜厚が厚くなりやすく（酸化レートが大きく）、少なくとも１×１０１９ｃｍ−３以上のｎ型不純物濃度とすることによって、酸化レートの明瞭な増加が観測されることが分かる。
【００５９】
【表２】
2012064873.tif 000004
【００６０】
よって、半導体装置１において、ソース領域１５のｎ型不純物濃度は、１×１０１９ｃｍ−３以上とすることが好ましく、これにより、ゲート絶縁膜１９においてソース領域１５に接する第３部分１９１の膜厚Ｔ３を選択的に大きくできる。また、ソース領域１５のｎ型不純物濃度は、１×１０２３ｃｍ−３以下とすることが好ましい。これは、活性化の限界である。
【００６１】
なお、半導体装置１においては、エピタキシャル層８の表面９がオフ角０度〜１０度（好ましくは０度〜５度）のシリコン面となっているので、熱酸化法によるゲート絶縁膜１９の形成時において、その厚膜化を容易に達成できる。これにより、ソース領域１５に接する第３部分１９３を容易に厚膜化して、必要な膜厚を確保できる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、前述の実施形態では、半導体材料として化合物半導体の一例であるＳｉＣを用いた構成を例示したが、Ｓｉを半導体材料として用いてもよいし、ＧａＮ等の他の化合物半導体を用いてもよい。
【００６２】
また、前述の実施形態では、ボディ領域１２が行列状に配列された例を示したが、これも一例に過ぎない。たとえば、ボディ領域１２の配列パターンは、千鳥配列状であってもよい。また、ボディ領域１２の平面形状は、長尺な形状（たとえば短冊状）であってもよい。
さらに、前述の半導体装置１の各半導体部分の導電型を反転して、ｐチャンネル型のトランジスタを構成することもできる。すなわち、半導体装置１において、ｐ型の部分をｎ型とし、ｎ型の部分をｐ型としてもよい。
【００６３】
本発明の半導体装置は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【００６４】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６５】
１  半導体装置
２  ソースパッド
３  除去領域
４  ゲートパッド
５  ＳｉＣ基板
６  ＳｉＣ基板の表面（Ｓｉ面）
７  ＳｉＣ基板の裏面（Ｃ面）
８  エピタキシャル層
９  エピタキシャル層の表面
１０  活性領域
１１  ガードリング
１２  ボディ領域
１３  ドリフト領域
１４  ボディコンタクト領域
１５  ソース領域
１９  ゲート絶縁膜
１９１  第１部分：膜厚Ｔ１
１９２  第２部分：膜厚Ｔ２
１９３  第３部分：膜厚Ｔ３
２０  ゲート電極
２５  層間絶縁膜
２６  コンタクトホール
２７  ソース電極
２８  Ｔｉ／ＴｉＮ層
２９  Ａｌ層
３０  ドレイン電極
３１  ＳｉＯ２マスク
３２  ＳｉＯ２マスク
３３  ＳｉＯ２マスク
３４  ＳｉＯ２マスク
３５  ポリシリコン材料
Ｌ  チャネル長
【図１】
2012064873.tif 000005
【図２】
2012064873.tif 000006
【図３Ａ】
2012064873.tif 000007
【図３Ｂ】
2012064873.tif 000008
【図３Ｃ】
2012064873.tif 000009
【図３Ｄ】
2012064873.tif 000010
【図３Ｅ】
2012064873.tif 000011
【図３Ｆ】
2012064873.tif 000012
【図３Ｇ】
2012064873.tif 000013
【図３Ｈ】
2012064873.tif 000014
【図３Ｉ】
2012064873.tif 000015
【図３Ｊ】
2012064873.tif 000016
【図３Ｋ】
2012064873.tif 000017
【図４】
2012064873.tif 000018
【図５】
2012064873.tif 000019
【図６】
2012064873.tif 000020
【図７】
2012064873.tif 000021
【図８】
2012064873.tif 000022
【図９】
2012064873.tif 000023