(57)【要約】【課題】絶縁層上に形成された部分空乏型のトランジスターにおいて、ヒストリー効果を低減し、なおかつ高いＯＮ／ＯＦＦ比、及び急峻なサブスレッショルド特性を実現する。【解決手段】絶縁層上の半導体層に形成された第１導電型のソース領域、第１導電型のドレイン領域、及び、第２導電型のボディ領域と、第１ゲート絶縁膜と、第１ゲート電極と、を含む部分空乏型の第１トランジスターと、絶縁層上の半導体層に形成された第１ダイオードと、を具備し、第１ダイオードは、第１導電型の第１不純物領域と、第１不純物領域上に形成された第２導電型の第２不純物領域と、を含み、第１トランジスターのボディ領域は、第１ダイオードの第１不純物領域及び第２不純物領域に接続されている。【選択図】図１
2012033682.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に形成された第１導電型の第１ソース領域、第１導電型の第１ドレイン領域、及び、前記第１ソース領域と前記第１ドレイン領域との間に形成された第２導電型の第１ボディ領域と、
前記第１ボディ領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
を含む部分空乏型の第１トランジスターと、
前記半導体層に形成された第１ダイオードと、
を具備し、
前記半導体層は絶縁層上に形成されており、
前記第１ダイオードは、第１導電型の第１不純物領域と、前記第１不純物領域上に形成された第２導電型の第２不純物領域と、を含み、
前記第１ボディ領域は、前記第１不純物領域及び前記第２不純物領域に接続されている半導体装置。
【請求項２】
請求項１において、
前記第１ボディ領域からみて一方の側に前記第１ドレイン領域が形成され、他方の側に前記第１ソース領域と前記第１ダイオードとが形成されている半導体装置。
【請求項３】
請求項１又は２において、
前記第２不純物領域の厚さは、前記第１ゲート電極に閾値電圧以上の電圧が印加された時に前記第１ボディ領域に生じる空乏層の厚さより薄い半導体装置。
【請求項４】
請求項１乃至３の何れか一項において、
前記第１ソース領域と、前記第２不純物領域とが接しており、
前記第１ソース領域と、前記第２不純物領域とが導電体によって接続されている半導体装置。
【請求項５】
請求項１乃至４の何れか一項において、
前記半導体層に形成された第２導電型の第２ソース領域、第２導電型の第２ドレイン領域、及び、前記第２ソース領域と前記第２ドレイン領域との間に形成された第１導電型の第２ボディ領域と、
前記第２ボディ領域上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
を含む部分空乏型の第２トランジスターと、
前記半導体層に形成された第２ダイオードと、
をさらに具備し、
前記第２ダイオードは、第２導電型の第３不純物領域と、前記第３不純物領域上に形成された第１導電型の第４不純物領域と、を含み、
前記第２ボディ領域は、前記第３不純物領域及び前記第４不純物領域に接続されており、
前記第１トランジスターと前記第２トランジスターとによってインバーターを構成している半導体装置。
【請求項６】
請求項１乃至５の何れか一項に記載の半導体装置を製造する方法であって、
絶縁層上の半導体層に部分空乏型の第１トランジスターを形成する工程と、
前記絶縁層上の半導体層に第１ダイオードを形成する工程と、
を具備し、
前記第１ダイオードを形成する工程は、
前記半導体層の深い部分に第１導電型の不純物を導入することにより第１不純物領域を形成する工程と、
前記半導体層の浅い部分に第２導電型の不純物を導入することにより第２不純物領域を形成する工程と、
を有する製造方法。
【請求項７】
請求項１乃至５の何れか一項に記載の半導体装置を駆動する方法であって、
前記第１トランジスターをＯＦＦ状態とする第１のゲート電圧を、前記第１ゲート電極に印加しながら、前記第２不純物領域を介して前記第１ボディ領域に所定電圧を印加するステップと、
前記第１トランジスターをＯＮ状態とする第２のゲート電圧を、前記第１ゲート電極に印加しながら、前記第１トランジスターのソース・ドレイン間に電流を流すステップと、
を具備する駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁層上に形成された部分空乏型のトランジスターを備えた半導体装置、並びに、その製造方法及び駆動方法に関する。
【背景技術】
【０００２】
絶縁層上に薄い半導体層を形成したＳＯＩ（Silicon On Insulator）構造を有する半導体デバイスは、次世代に向けた低パワー半導体デバイスとして開発・実用化が進められている。
ＳＯＩ構造を有するＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）は、ドレイン電流の高ＯＮ／ＯＦＦ比、急峻なサブスレッショルド特性、低雑音、低寄生容量といった特長を持ち、様々な半導体集積回路に用いられている。
ＳＯＩ構造を有するＭＩＳＦＥＴの内でも、部分空乏型（ＰＤ：Partially Depleted）のＭＩＳＦＥＴは、従来からあるバルク構造ＭＩＳＦＥＴと同等に容易に製造できるため、広く半導体製品に応用されている。
【０００３】
部分空乏型のＭＩＳＦＥＴにおいては、絶縁層によってボディ領域が他の領域から電気的に分離されており、その電位（ボディ電位）が浮遊している。このため、部分空乏型のＭＩＳＦＥＴにおいては基板浮遊効果と呼ばれる現象を考慮しなくてはならない。基板浮遊効果の影響は、それまでゲートにかかっていた電圧の履歴によってボディ電位及びドレイン電流が変動し、デバイス特性が不安定になってしまうヒストリー効果などに現れる。
このような現象は、特許文献１に示すような、ボディ電位固定方法により抑制できる。特許文献１においては、ボディ領域からリーク電流を流すことによってボディ電位を固定している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１１９８８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の方法でボディ電位を固定した場合、デバイス特性は安定するが、ゲート容量には固定電位部分が接続されているため大きな寄生容量が発生する。そのため、今度はＯＮ電流が低下し、その結果、ドレイン電流のＯＮ／ＯＦＦ比が低下するという問題が生じ、ＳＯＩの長所を十分に活かすことができないおそれがある。
【０００６】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様は、絶縁層上に形成された部分空乏型のトランジスターにおいて、ヒストリー効果を低減し、なおかつ高いＯＮ電流（ＯＮ／ＯＦＦ比）を実現することに関連している。
【課題を解決するための手段】
【０００７】
本発明の幾つかの態様において、半導体装置は、半導体層に形成された第１導電型の第１ソース領域、第１導電型の第１ドレイン領域、及び、第１ソース領域と第１ドレイン領域との間に形成された第２導電型の第１ボディ領域と、第１ボディ領域上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第１ゲート電極と、を含む部分空乏型の第１トランジスターと、上記半導体層に形成された第１ダイオードと、を具備し、半導体層は絶縁層上に形成されており、第１ダイオードは、第１導電型の第１不純物領域と、第１不純物領域上に形成された第２導電型の第２不純物領域と、を含み、第１ボディ領域は、第１不純物領域及び第２不純物領域に接続されている。
この態様によれば、第１トランジスターがＯＦＦ状態である時には、第１ダイオードの第１不純物領域上に形成された第２導電型の第２不純物領域と、第１トランジスターの第２導電型の第１ボディ領域とが導通できるため、第１ダイオードの第２不純物領域を介することにより、第１トランジスターの第１ボディ領域の電位を外部より所定の値に設定し、ヒストリー効果を低減することができる。そして、第１トランジスターにゲート電圧が印加された状態である時には、第１トランジスターの第１ボディ領域のうちのゲート絶縁膜側の部分に空乏層が形成されることにより、第１トランジスターの第１ボディ領域の電位を浮遊させ、高いＯＮ電流（ＯＮ／ＯＦＦ比）を実現することができる。
【０００８】
上述の態様において、第１ボディ領域からみて一方の側に第１ドレイン領域が形成され、他方の側に第１ソース領域と第１ダイオードとが形成されていることが望ましい。
これによれば、第１ボディ領域と第２不純物領域との接触面積を大きくとるとともに、第１トランジスターの実効ゲート幅を小さくすることができる。
【０００９】
上述の態様において、第２不純物領域の厚さは、第１ゲート電極に閾値電圧以上の電圧が印加された時に第１ボディ領域に生じる空乏層の厚さより薄いことが望ましい。
これによれば、第１ゲート電極に閾値電圧以上の電圧が印加された時（第１トランジスターがＯＮ状態である時）に、第１トランジスターの第１ボディ領域の電位をより確実に浮遊状態とすることができる。
【００１０】
上述の態様において、第１ソース領域と、第２不純物領域とが接しており、第１ソース領域と、第２不純物領域とが導電体によって接続されていることが望ましい。
これによれば、第１ソース領域と、第２不純物領域との間に形成されるＰＮ接合において、順方向電流が流れることが抑制される。
【００１１】
上述の態様において、半導体層に形成された第２導電型の第２ソース領域、第２導電型の第２ドレイン領域、及び、第２ソース領域と第２ドレイン領域との間に形成された第１導電型の第２ボディ領域と、第２ボディ領域上に形成された第２ゲート絶縁膜と、第２ゲート絶縁膜上に形成された第２ゲート電極と、を含む部分空乏型の第２トランジスターと、上記半導体層に形成された第２ダイオードと、をさらに具備し、第２ダイオードは、第２導電型の第３不純物領域と、第３不純物領域上に形成された第１導電型の第４不純物領域と、を含み、第２ボディ領域は、第３不純物領域及び第４不純物領域に接続されており、第１トランジスターと第２トランジスターとによってインバーターを構成していることが望ましい。
これによれば、ヒストリー効果を低減し、なおかつ高いＯＮ電流（ＯＮ／ＯＦＦ比）を実現したインバーター回路を提供することができる。
【００１２】
本発明の幾つかの態様において、上述の半導体装置を製造する方法は、絶縁層上の半導体層に部分空乏型の第１トランジスターを形成する工程と、絶縁層上の半導体層に第１ダイオードを形成する工程と、を具備し、上記第１ダイオードを形成する工程は、半導体層の深い部分に第１導電型の不純物を導入することにより第１不純物領域を形成する工程と、半導体層の浅い部分に第２導電型の不純物を導入することにより第２不純物領域を形成する工程と、を有する。
この態様によれば、ヒストリー効果を低減し、なおかつ高いＯＮ電流（ＯＮ／ＯＦＦ比）を実現した半導体装置を製造することができる。
【００１３】
本発明の幾つかの態様において、上述の半導体装置を駆動する方法は、第１トランジスターをＯＦＦ状態とする第１のゲート電圧を、第１ゲート電極に印加しながら、第２不純物領域を介して第１ボディ領域に所定電圧を印加するステップと、第１トランジスターをＯＮ状態とする第２のゲート電圧を、第１ゲート電極に印加しながら、第１トランジスターのソース・ドレイン間に電流を流すステップと、を具備する。
この態様によれば、第１トランジスターをＯＦＦ状態とする時に、第１トランジスターの第１ボディ領域の電位を、外部より第１ダイオードの第２不純物領域を介して任意の値に設定し、ヒストリー効果を低減することができる。そして、第１トランジスターをＯＮ状態とする時には、第１トランジスターの第１ボディ領域の電位を浮遊させ、高いＯＮ電流（ＯＮ／ＯＦＦ比）を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係る半導体装置を示す平面図
【図２】図１のＡ−Ａ'線断面図及びＢ−Ｂ'−Ｂ"線断面図
【図３】第１の実施形態に係る半導体装置の製造工程を示す平面図及び断面図
【図４】第１の実施形態に係る半導体装置の製造工程を示す平面図及び断面図
【図５】第１の実施形態に係る半導体装置の製造工程を示す平面図及び断面図
【図６】第１の実施形態に係る半導体装置の製造工程を示す平面図及び断面図
【図７】第１の実施形態に係る半導体装置の製造工程を示す平面図及び断面図
【図８】第１の実施形態に係る半導体装置の製造工程を示す平面図及び断面図
【図９】第１の実施形態に係る半導体装置の製造工程を示す平面図及び断面図
【図１０】本発明の第２の実施形態に係る半導体装置を示す平面図及び断面図
【図１１】本発明の第３の実施形態に係る半導体装置を示す平面図
【図１２】本発明の第４の実施形態に係る半導体装置を示す平面図
【図１３】本発明の第５の実施形態に係る半導体装置を示す平面図
【図１４】本発明の第６の実施形態に係る半導体装置を示す平面図
【図１５】本発明の第７の実施形態に係る半導体装置を示す平面図
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照符号を付して説明を省略する。
【００１６】
＜１．第１の実施形態＞
＜１−１．第１の実施形態の構成及び作用＞
図１は、本発明の第１の実施形態に係る半導体装置を示す平面図である。また、図２（Ａ）は図１のＡ−Ａ'線断面図であり、図２（Ｂ）は図１のＢ−Ｂ'−Ｂ"線断面図である。図２（Ｃ）は、図２（Ｂ）においてトランジスターをＯＮ状態とするゲート電圧を印加した状態を示している。
図１に示す半導体装置１は、第１トランジスターＴｒ１と第１ダイオードＤ１とを具備している。
【００１７】
第１トランジスターＴｒ１は、図２（Ａ）に示すように、絶縁層１００上の半導体層１０１に形成されたＮ型（第１導電型）のソース領域１１（第１ソース領域）と、Ｎ型のドレイン領域１２（第１ドレイン領域）と、ソース領域１１とドレイン領域１２との間に形成されたＰ型（第２導電型）のボディ領域１３（第１ボディ領域）とを含み、さらに、ボディ領域１３上に形成されたゲート絶縁膜１４（第１ゲート絶縁膜）と、ゲート絶縁膜１４上に形成されたゲート電極１５（第１ゲート電極）とを含むＮチャネル型のトランジスターである。ボディ領域１３は、半導体層１０１の内のゲート電極１５直下の領域に位置している。
ソース領域１１及びドレイン領域１２には、それぞれコンタクト電極１１１及び１１２が接続されている。
第１トランジスターＴｒ１は、動作時（ゲート電極１５に閾値以上の電圧が印加されて第１トランジスターＴｒ１がＯＮ状態となる時）においてもボディ領域１３の底部に空乏化されない中性領域が残る部分空乏型のトランジスターである。
【００１８】
第１ダイオードＤ１は、図２（Ｂ）に示すように、絶縁層１００上の半導体層１０１に形成されたＮ型（第１導電型）の第１不純物領域３１と、Ｐ型（第２導電型）の第２不純物領域３２とを含むＰＮ接合型のダイオードである。第２不純物領域３２は、第１不純物領域３１の上に形成されている。第２不純物領域３２には、コンタクト電極１３２が接続されている。
【００１９】
絶縁層１００は例えば酸化シリコン（ＳｉＯ２）層であり、半導体層１０１は例えば単結晶のシリコン（Ｓｉ）層である。ゲート絶縁膜１４は例えば酸化シリコン（ＳｉＯ２）膜であり、ゲート電極１５は例えば金属又は多結晶シリコン（Ｓｉ）によって形成されている。半導体装置１の周囲には、素子分離膜１０２が形成されている。また、第１トランジスターＴｒ１及び第１ダイオードＤ１の上には層間絶縁膜１０３が形成されている。
【００２０】
図２（Ｂ）に示すように、第１ダイオードＤ１のＰ型の第２不純物領域３２は、第１トランジスターＴｒ１のＰ型のボディ領域１３に接続されている。
従って、第１トランジスターＴｒ１に閾値以下のゲート電圧が印加されている状態においては、第１ダイオードＤ１の第２不純物領域３２を所定の電位に接続することにより、第１トランジスターＴｒ１のボディ領域１３を上記所定の電位に設定（ボディコンタクト）することができる。従って、第１トランジスターＴｒ１におけるヒストリー効果を抑制し、安定動作を実現することができる。
【００２１】
さらに、第１トランジスターＴｒ１に閾値以上のゲート電圧が印加されている状態においては、図２（Ｃ）に示すように、第１トランジスターＴｒ１のボディ領域１３に、第２不純物領域３２の厚さより厚い空乏層１３ａが形成される。そうすると、Ｐ型のボディ領域１３は、空乏層１３ａに阻まれて、Ｐ型の第２不純物領域３２に接続できないし、Ｎ型の第１不純物領域３１を経由するとしても、ボディ領域１３〜第１不純物領域３１〜第２不純物領域３２は、Ｐ−Ｎ−Ｐ構造となり導通できない。従って、ボディ領域１３は第２不純物領域３２と導通しなくなるため、第１トランジスターＴｒ１のボディ領域１３を、上記所定の電位から遮断してフローティング化（ボディフロート）することができる。従って、第１トランジスターＴｒ１のゲート容量が抑制され、高いＯＮ電流（ＯＮ／ＯＦＦ比）を得ることができる。
【００２２】
以上の構成によれば、第１トランジスターＴｒ１がＯＦＦ状態の時には第１トランジスターＴｒ１のボディ電位を上記所定の電位に設定（ボディコンタクト）し、第１トランジスターＴｒ１がＯＮ状態の時には第１トランジスターのボディ電位をフローティング化（ボディフロート）することができる。つまり、第１トランジスターＴｒ１のＯＮ／ＯＦＦ動作に同期して、第１トランジスターＴｒ１のボディコンタクトとボディフロートとを切り替えることができる。
【００２３】
第１トランジスターＴｒ１などのＭＩＳＦＥＴにおいて、ドレイン電圧が１．１Ｖ以上の条件下では、インパクトイオン化現象が発生する結果、ボディ電位が上昇し、閾値電圧が低下するとともに、ＯＮ電流が増加するという作用がある。本実施形態において、第１トランジスターＴｒ１は絶縁層上に形成されたＳＯＩ構造を有している。このため、第１トランジスターＴｒ１のＯＮ動作に同期して第１トランジスターのボディ電位をフローティング化すれば、ボディ電位の上昇に伴う上述の作用が強く現れ、高いＯＮ電流を実現することができる。
【００２４】
ここで、仮に、ボディ電位をフローティング化したまま第１トランジスターＴｒ１をＯＦＦにする場合には、閾値電圧が既に低下しているため、第１トランジスターＴｒ１にＯＦＦ電流が流れる可能性がある。しかしながら、本実施形態において、第１トランジスターＴｒ１のＯＦＦ動作に同期して第１トランジスターのボディ電位を上記所定の電位に設定すれば、ボディ電位はリセットされ、閾値電圧を再び上昇させ、ＯＦＦ電流を低下させることができる。
【００２５】
このように、第１トランジスターＴｒ１のＯＮ／ＯＦＦ動作に同期して、第１トランジスターＴｒ１のボディコンタクトとボディフロートとを切り替えることにより、高いＯＮ電流だけでなく、低いＯＦＦ電流（高いＯＮ／ＯＦＦ比）と急峻なサブスレッショルド特性を実現することもできる。
【００２６】
図１及び図２（Ｂ）を再び参照すると、第１ダイオードＤ１は、第１トランジスターＴｒ１のボディ領域１３からみて、第１トランジスターＴｒ１のドレイン領域１２とは反対側の位置に形成されている。また、第１ダイオードＤ１の第１不純物領域３１及び第２不純物領域３２は、第１トランジスターＴｒ１のソース領域１１と直に接するように形成されている。従って、第１トランジスターＴｒ１のボディ領域１３と第１ダイオードＤ１の第２不純物領域３２との接触面積を大きくとるとともに、第１トランジスターＴｒ１の実効ゲート幅を小さくすることができる。また、この構成によれば、ゲート電極の面積が大きくなることが抑制されるので、ゲート容量の増大が抑制される。
【００２７】
第１トランジスターＴｒ１のソース領域１１に接続されたコンタクト電極１１１と、第１ダイオードＤ１の第２不純物領域３２に接続されたコンタクト電極１３２とは、図示しない導電体の配線によって接続されることが望ましい。例えば、第１トランジスターのソース領域１１を第１の電源電位Ｖｓｓに接続する場合には、第１ダイオードＤ１の第２不純物領域３２も第１の電源電位Ｖｓｓに接続する。第１トランジスターのソース領域１１に接続される電位と第１ダイオードＤ１の第２不純物領域３２に接続される電位との間に、第１トランジスターのソース領域１１と第１ダイオードＤ１の第２不純物領域３２との間の順方向降下電圧を超える差がある場合には、第１トランジスターのソース領域１１と第１ダイオードＤ１の第２不純物領域３２との間で順方向電流が流れてしまう場合があるからである。
【００２８】
＜１−２．第１の実施形態の製造方法＞
図３〜図９は、第１の実施形態に係る半導体装置の製造工程を示している。各図の（Ａ）は平面図であり、各図の（Ｂ）は各図（Ａ）のＢ−Ｂ'−Ｂ"線断面図である。
【００２９】
まず、図３に示すように、絶縁層１００上に半導体層１０１を有するＳＯＩ基板に、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法により、素子分離膜１０２を形成する。素子分離膜１０２によって囲まれた領域が、素子の形成領域となる。
次に、図４に示すように、半導体層１０１にＰ型不純物（例えば、ホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）など）をドープすることにより、Ｐ−領域を形成する。
次に、図５に示すように、半導体層１０１上の所定領域にゲート絶縁膜１４を形成し、続いて、ゲート絶縁膜１４上にゲート電極１５を形成する。
次に、図６に示すように、半導体層１０１の所定領域（ゲート電極１５の両側下）にＮ型不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）など）をドープすることにより、Ｎ＋領域（ソース領域１１及びドレイン領域１２）を形成する。これにより、第１トランジスターＴｒ１が形成される。
【００３０】
次に、図７に示すように、半導体層１０１の所定領域（ソース領域１１とゲート電極１５直下の領域とに接する領域）に、Ｎ型不純物（例えば、リン（Ｐ）、ヒ素（Ａｓ）など）をドープすることにより、第１不純物領域３１を形成する。
次に、図８に示すように、半導体層１０１の第１不純物領域３１上にＰ型不純物（例えば、ホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）など）をドープすることにより、第２不純物領域３２を形成する。ここで、第１不純物領域３１を半導体層１０１の深い位置に、第２不純物領域３２を半導体層１０１の浅い位置に形成するために、第１不純物領域３１を形成するためのイオン注入エネルギーを相対的に高く、第２不純物領域３２を形成するためのイオン注入エネルギーを相対的に低くする。これにより、第１ダイオードＤ１が形成される。
【００３１】
次に、図９に示すように、第１トランジスターＴｒ１及び第１ダイオードＤ１の上に層間絶縁膜１０３を形成する。そして、ソース領域１１、ドレイン領域１２、第２不純物領域３２にそれぞれ接続されるコンタクト電極１１１、１１２、１３２を形成する。
以後、図示しない配線工程などを経て半導体装置が製造される。
【００３２】
＜２．第２の実施形態＞
図１０（Ａ）は、本発明の第２の実施形態に係る半導体装置を示す平面図である。図１０（Ｂ）は、図１０（Ａ）のＢ−Ｂ'−Ｂ"線断面図である。第２の実施形態に係る半導体装置２は、第２トランジスターＴｒ２と第２ダイオードＤ２とを具備している。第２トランジスターＴｒ２はＰチャネル型である点で、第１の実施形態におけるＮチャネル型の第１トランジスターＴｒ１と異なる。また、第２ダイオードＤ２はＰ型の第３不純物領域３３の上にＮ型の第４不純物領域３４が形成されたものである点で、第１の実施形態においてＮ型の第１不純物領域３１の上にＰ型の第２不純物領域３２が形成された第１ダイオードＤ１と異なるが、他の点については第１の実施形態と同様であり、重複する説明を省略する。
【００３３】
第２の実施形態においては、第２トランジスターＴｒ２に閾値以下のゲート電圧が印加されている状態においては、第２ダイオードＤ２の第４不純物領域３４を所定の電位に接続することにより、第２トランジスターＴｒ２のボディ領域１３を上記所定の電位に設定（ボディコンタクト）することができる。さらに、第２トランジスターＴｒ２に閾値以上のゲート電圧が印加されている状態においては、図１０（Ｂ）に示すように、第２トランジスターＴｒ２のボディ領域１３に空乏層１３ａが形成されるため、第２ダイオードＤ２の第４不純物領域３４と導通できなくなることにより、第２トランジスターＴｒ２のボディ領域１３を、上記所定の電位から遮断してフローティング化（ボディフロート）することができる。従って、第１の実施形態と同様の効果を得ることができる。このように、第１導電型と第２導電型との関係は逆になっても良い。
【００３４】
＜３．第３の実施形態＞
図１１は、本発明の第３の実施形態に係る半導体装置を示す平面図である。第３の実施形態に係る半導体装置３においては、第１ダイオードＤ１が、第１トランジスターＴｒ１の２つのソース領域１１に挟まれる位置に形成されている点で、第１の実施形態における第１ダイオードＤ１の配置と異なるが、他の点については第１の実施形態と同様であり、重複する説明を省略する。
【００３５】
第３の実施形態においても、第１の実施形態とほぼ同様の効果を得ることができる。
なお、第２の実施形態において説明したＰチャネル型の第２トランジスターＴｒ２のボディ電位を、第２ダイオードＤ２によって制御及びフローティング化する構成を、第３の実施形態と同様の配置構造において実現する場合でも、同様の効果を得ることができる。
【００３６】
＜４．第４の実施形態＞
図１２は、本発明の第４の実施形態に係る半導体装置を示す平面図である。第４の実施形態に係る半導体装置４においては、第１トランジスターＴｒ１のゲート電極１５が、第１ダイオードＤ１の図示下端の位置にまで延びている点で、第１の実施形態と異なるが、他の点については第１の実施形態と同様であり、重複する説明を省略する。
【００３７】
第４の実施形態においても、第１の実施形態と同様の効果を得ることができる。
なお、第２の実施形態において説明したＰチャネル型の第２トランジスターＴｒ２のボディ電位を、第２ダイオードＤ２によって制御及びフローティング化する構成を、第４の実施形態と同様の配置構造において実現する場合でも、同様の効果を得ることができる。
【００３８】
＜５．第５の実施形態＞
図１３は、本発明の第５の実施形態に係る半導体装置を示す平面図である。第５の実施形態に係る半導体装置５においては、第１トランジスターＴｒ１のドレイン領域１２が、第１ダイオードＤ１の図示下端の位置にまで延びている点で、第１の実施形態と異なるが、他の点については第１の実施形態と同様であり、重複する説明を省略する。
【００３９】
第５の実施形態においても、第１の実施形態と同様の効果を得ることができる。
なお、第２の実施形態において説明したＰチャネル型の第２トランジスターＴｒ２のボディ電位を、第２ダイオードＤ２によって制御及びフローティング化する構成を、第５の実施形態と同様の配置構造において実現する場合でも、同様の効果を得ることができる。
【００４０】
＜６．第６の実施形態＞
図１４は、本発明の第６の実施形態に係る半導体装置を示す平面図である。第６の実施形態に係る半導体装置６においては、第１トランジスターＴｒ１のドレイン領域１２が、第１の実施形態と第５の実施形態との中間付近まで延びているが、他の点については第１の実施形態と同様であり、重複する説明を省略する。
【００４１】
第６の実施形態においても、第１の実施形態と同様の効果を得ることができる。
なお、第２の実施形態において説明したＰチャネル型の第２トランジスターＴｒ２のボディ電位を、第２ダイオードＤ２によって制御及びフローティング化する構成を、第６の実施形態と同様の配置構造において実現する場合でも、同様の効果を得ることができる。
【００４２】
＜７．第７の実施形態＞
図１５は、本発明の第７の実施形態に係る半導体装置を示す平面模式図である。第７の実施形態に係る半導体装置７においては、第１の実施形態において説明した第１トランジスターＴｒ１及び第１ダイオードＤ１を有する半導体装置１と、第２の実施形態において説明した第２トランジスターＴｒ２及び第２ダイオードＤ２を有する半導体装置２とを組み合わせて、インバーター回路を構成している。
【００４３】
図１５に示すように、第７の実施形態に係る半導体装置７においては、第１トランジスターＴｒ１のゲート電極１５と第２トランジスターＴｒ２のゲート電極１５とは、共通の入力端子ＩＮに接続されている。第１トランジスターＴｒ１のソース領域１１と第１ダイオードＤ１の第２不純物領域３２とは共に第１の電源電位Ｖｓｓに接続され、第２トランジスターＴｒ２のソース領域１１と第２ダイオードＤ２の第４不純物領域３４とは共に第２の電源電位Ｖｄｄに接続されている。第１トランジスターＴｒ１のドレイン領域１２と、第２トランジスターＴｒ２のドレイン領域１２とは、共通の出力端子ＯＵＴに接続されている。
【００４４】
第７の実施形態においては、第１の実施形態において説明した半導体装置１と第２の実施形態において説明した半導体装置２とを用いているので、第１トランジスターＴｒ１及び第２トランジスターＴｒ２が安定動作し、なおかつ高いＯＮ／ＯＦＦ比が得られる。従って、動作の高速化及び低消費電力化が可能となる。
なお、第７の実施形態においては、第１の実施形態において説明した半導体装置と第２の実施形態において説明した半導体装置とを用いる例について説明したが、第３〜第６の実施形態において説明した各配置構成を有する半導体装置を用いても良い。
また、上述の半導体装置を用いることにより、携帯機器のための低パワーデバイス、パーソナルコンピューターのプロセッサー、メモリ、その他高速動作を要するロジックデバイス等を作成することができる。
【符号の説明】
【００４５】
１〜７…半導体装置、１１…ソース領域（第１ソース領域）、１２…ドレイン領域（第１ドレイン領域）、１３…ボディ領域（第１ボディ領域）、１３ａ…空乏層、１４…ゲート絶縁膜（第１ゲート絶縁膜）、１５…ゲート電極（第１ゲート電極）、３１…第１不純物領域、３２…第２不純物領域、３３…第３不純物領域、３４…第４不純物領域、１００…絶縁層、１０１…半導体層、１０２…素子分離膜、１０３…層間絶縁膜、１１１、１１２、１３２…コンタクト電極、Ｔｒ１…第１トランジスター、Ｔｒ２…第２トランジスター、Ｄ１…第１ダイオード、Ｄ２…第２ダイオード、ＩＮ…入力端子、ＯＵＴ…出力端子、Ｖｓｓ…第１の電源電位、Ｖｄｄ…第２の電源電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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