(57)【要約】【課題】ｎ形半導体領域に対してセルフアラインにｐ形半導体領域を形成することができる半導体装置の製造方法を提供する。【解決手段】実施形態によれば、半導体装置の製造方法は、相対的に不純物濃度が異なるｎ形半導体領域の表面と半導体層の表面とを露出させる工程を有する。ｎ形半導体領域は、半導体層の表面におけるトレンチゲートに隣接する領域に形成され、半導体層よりも不純物濃度が高い。また、半導体装置の製造方法は、ｎ形半導体領域の表面及び半導体層の表面を同時に酸化し、相対的に半導体層の表面上よりもｎ形半導体領域の表面上で膜厚が厚くなる酸化膜を形成する工程を有する。また、半導体装置の製造方法は、ｎ形半導体領域の表面上の酸化膜をマスクにして、半導体層にｐ形不純物を注入し、半導体層に半導体層よりもｐ形不純物濃度が高いｐ形半導体領域を選択的に形成する工程を有する。【選択図】図４
2012195376.tif 000002
【特許請求の範囲】
【請求項１】
トレンチ内にゲート絶縁膜を介してゲート電極が設けられた構造を有するトレンチゲートが複数形成された半導体層の表面における前記トレンチゲートに隣接する領域に、前記半導体層よりも不純物濃度が高いｎ形半導体領域を形成し、相対的に不純物濃度が異なる前記ｎ形半導体領域の表面と、前記半導体層の表面とを露出させる工程と、
前記ｎ形半導体領域の表面及び前記半導体層の表面を同時に酸化し、相対的に前記半導体層の表面上よりも前記ｎ形半導体領域の表面上で膜厚が厚くなる酸化膜を形成する工程と、
前記ｎ形半導体領域の表面上の酸化膜をマスクにして、前記半導体層にｐ形不純物を注入し、前記半導体層に前記半導体層よりもｐ形不純物濃度が高いｐ形半導体領域を選択的に形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
ＯＨ基を含む雰囲気で前記酸化膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
選択的に開口が形成されたマスクを用いて前記半導体層をエッチングして、前記トレンチを形成し、
前記トレンチの形成時よりも前記マスクの前記開口を広げて、前記トレンチの開口端の周辺の前記半導体層の表面を露出させた後、その露出された前記半導体層の表面にｎ形不純物を注入して前記ｎ形半導体領域を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記ｎ形不純物としてヒ素を、シリコンを含む前記半導体層に注入することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記ｐ形半導体領域を形成する工程は、
前記ｎ形半導体領域の表面上の前記酸化膜は残しつつ、前記半導体層の表面上の前記酸化膜を除去して、前記半導体層の表面を露出させる工程と、
前記ｎ形半導体領域上に残った前記酸化膜をマスクにして、前記半導体層における前記表面が露出された部分にコンタクトトレンチを形成する工程と、
前記コンタクトトレンチの底部に、前記ｐ形不純物を注入する工程と、
を有することを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えば電力制御などに用いられるパワーデバイスにおいて、トレンチゲート構造がよく用いられている。トレンチゲート構造のデバイスにおいて、トレンチゲート間のピッチ（セルピッチ）を狭くすることで、チャネル密度を向上させ低オン抵抗を実現できる。
【０００３】
しかしながら、トレンチゲート及びソース領域に対するキャリア抜き領域のリソグラフィ上での位置合わせ精度の問題から、現状のセルサイズ以下に微細化することが困難になってきている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−４３９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態によれば、ｎ形半導体領域に対して自己整合的（セルフアライン）にｐ形半導体領域を形成することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置の製造方法は、相対的に不純物濃度が異なるｎ形半導体領域の表面と半導体層の表面とを露出させる工程を有する。前記半導体層には、トレンチ内にゲート絶縁膜を介してゲート電極が設けられた構造を有するトレンチゲートが複数形成されている。前記ｎ形半導体領域は、前記半導体層の表面における前記トレンチゲートに隣接する領域に形成され、前記半導体層よりも不純物濃度が高い。  
また、半導体装置の製造方法は、前記ｎ形半導体領域の表面及び前記半導体層の表面を同時に酸化し、相対的に前記半導体層の表面上よりも前記ｎ形半導体領域の表面上で膜厚が厚くなる酸化膜を形成する工程を有する。  
また、半導体装置の製造方法は、前記ｎ形半導体領域の表面上の酸化膜をマスクにして、前記半導体層にｐ形不純物を注入し、前記半導体層に前記半導体層よりもｐ形不純物濃度が高いｐ形半導体領域を選択的に形成する工程を有する。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体装置の模式断面図。
【図２】実施形態の半導体装置の製造方法を示す模式断面図。
【図３】実施形態の半導体装置の製造方法を示す模式断面図。
【図４】実施形態の半導体装置の製造方法を示す模式断面図。
【図５】実施形態の半導体装置の製造方法を示す模式断面図。
【図６】他の実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
実施形態に係る半導体装置は、半導体層における厚さ方向の一方の主面側に設けられた第１の主電極と、他方の主面側に設けられた第２の主電極との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。
【００１０】
以下の実施形態では、半導体装置として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を例に挙げるが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。ＩＧＢＴの場合、以下に説明するｎ＋形のドレイン層１２を、ｐ＋形のコレクタ層に置き換えればよい。
【００１１】
また、実施形態の半導体装置は、半導体材料として例えばシリコンを用いている。あるいは、シリコン以外の半導体を用いてもよい。
【００１２】
図１は、実施形態の半導体装置の模式断面図である。
【００１３】
本実施形態の半導体装置は、ｎ＋形のドレイン層（または基板）１２と、ｎ−形のドリフト層１３と、ｐ形のベース層１４と、ｎ＋形のソース領域１８と、ｐ＋形のキャリア抜き領域１９と、トレンチゲート１０とを含む。ドレイン層１２及びソース領域１８は、ドリフト層１３よりもｎ形不純物濃度が高い。キャリア抜き領域１９は、ベース層１４よりもｐ形不純物濃度が高い。
【００１４】
ドレイン層１２の裏面には、第１の主電極としてドレイン電極１１が設けられている。ドレイン層１２とドレイン電極１１とはオーミック接触し、ドレイン層１２はドレイン電極１１と電気的に接続されている。
【００１５】
ドリフト層１３は、ドレイン層１２上に設けられている。ベース層１４は、ドリフト層１３上に設けられている。
【００１６】
ベース層１４には、複数のトレンチゲート１０が設けられている。複数のトレンチゲート１０は、例えば紙面奥行き方向に延びるストライプ状の平面パターンで形成されている。トレンチゲート１０は、トレンチｔ１と、ゲート絶縁膜１６と、ゲート電極１５とを有する。
【００１７】
トレンチｔ１は、ベース層１４を貫通し、ドリフト層１３に達する。トレンチｔ１の側壁及び底部には、ゲート絶縁膜１６が設けられている。トレンチｔ１内におけるゲート絶縁膜１６の内側に、ゲート電極１５が設けられている。
【００１８】
ゲート電極１５は、ゲート絶縁膜１６を介在させて、ベース層１４に対向している。ゲート電極１５上には、層間絶縁膜１７が設けられている。ゲート電極１５の一部は、トレンチｔ１の上方に引き出されて、図示しないゲート配線と接続されている。
【００１９】
ベース層１４の表面におけるトレンチゲート１０の上部に隣接する領域に、ソース領域１８が設けられている。ソース領域１８は、ベース層１４に対してｐｎ接合している。
【００２０】
トレンチゲート１０間のベース層１４の表面には、コンタクトトレンチｔ２が形成されている。ソース領域１８は、トレンチゲート１０とコンタクトトレンチｔ２との間に形成されている。ソース領域１８の側面は、トレンチゲート１０の上部及びコンタクトトレンチｔ２の側面に隣接している。
【００２１】
コンタクトトレンチｔ２は、トレンチゲート１０のトレンチｔ１よりも浅く、ドリフト層１３には達していない。図１に示す例ではコンタクトトレンチｔ２は、ソース領域１８の底部よりも深いが、コンタクトトレンチｔ２はソース領域１８よりも浅くてもよい。
【００２２】
ベース層１４におけるコンタクトトレンチｔ２の底部よりも下の領域には、ベース層１４よりもｐ形不純物濃度が高いｐ＋形のキャリア抜き領域（またはコンタクト領域）１９が形成されている。
【００２３】
コンタクトトレンチｔ２内には、第２の主電極としてソース電極２１が設けられている。ソース領域１８の側面は、コンタクトトレンチｔ２内のソース電極２１にオーミック接触している。また、ソース電極２１は、ソース領域１８の表面上にも設けられている。ソース領域１８の表面も、ソース電極２１にオーミック接触している。したがって、ソース領域１８は、ソース電極２１と電気的に接続されている。
【００２４】
また、キャリア抜き領域１９は、コンタクトトレンチｔ２内に設けられたソース電極２１とオーミック接触している。したがって、ベース層１４は、キャリア抜き領域１９を介してソース電極２１と電気的に接続されている。
【００２５】
ゲート電極１５とソース電極２１との間には、層間絶縁膜１７が介在しているため、ゲート電極１５とソース電極２１とはつながっていない。ドレイン電極１１及びソース電極２１は金属材料からなる。ゲート電極１５は、不純物が添加され導電性を有する半導体（例えば多結晶シリコン）からなる。あるいは、ゲート電極１５として金属を用いてもよい。
【００２６】
以上説明した実施形態の半導体装置において、相対的に、ドレイン電極１１に高電位、ソース電極２１に低電位が印加された状態で、ゲート電極１５に所望のゲート電位が印加されると、ベース層１４におけるゲート絶縁膜１６との界面付近に反転層（ｎチャネル）が形成される。例えば、グランド電位または負電位が印加されるソース電極２１の電位に対して正電位がゲート電極１５に印加される。ドレイン電極１１には、ゲート電位よりも高い正電位が印加される。
【００２７】
これにより、ソース領域１８、ｎチャネル、ドリフト層１３およびドレイン層１２を介して、ソース電極２１とドレイン電極１１間に電流が流れ、オン状態になる。
【００２８】
また、ゲートオフ時にアバランシェブレークダウンが発生すると、正孔電流は、ｐ＋形のキャリア抜き領域１９を介してソース電極２１へと流れる。これにより、素子破壊を防止できる。
【００２９】
次に、図２（ａ）〜図５（ｃ）を参照して、実施形態の半導体装置の製造方法について説明する。
【００３０】
図２（ａ）に示すように、基板（ドレイン層）１２上にドリフト層１３を形成し、さらにドリフト層１３上にベース層１４を形成する。これらはいずれもシリコン層である。なお、図２（ｂ）以降の工程断面図においては基板１２の図示を省略する。
【００３１】
ベース層１４を形成した後、ベース層１４の表面上にマスク３１を形成する。マスク３１には、選択的に複数の開口３１ａが形成されている。マスク３１は、例えばシリコン酸化膜である。
【００３２】
そして、マスク３１をエッチングマスクに用いて、例えばＲＩＥ（Reactive Ion Etching）法で、ベース層１４及びドリフト層１３の一部をエッチングする。これにより、図２（ｂ）に示すように、マスク３１の開口３１ａの下にトレンチｔ１が形成される。トレンチｔ１は、ベース層１４を貫通してドリフト層１３に達する。
【００３３】
次に、マスク３１に対して等方的なエッチングを行う。このエッチングにより、マスク３１は厚さ方向に消費されると共に平面方向にも消費される。このため、図２（ｃ）に示すように、マスク３１に形成された開口３１ａの幅が広がる。開口３１ａの幅は、トレンチｔ１の開口端の幅よりも広がる。
【００３４】
次に、図３（ａ）に示すように、トレンチｔ１の側壁、底部、および開口３１ａに露出しているベース層１４の表面を酸化し、ゲート絶縁膜１６を形成する。その後、トレンチｔ１内を埋め込むように例えば多結晶シリコン等の電極材を堆積させた後、その電極材をエッチバックする。電極材には例えばリン（Ｐ）等の不純物が添加され、導電性が付与される。これにより、トレンチｔ１内にゲート絶縁膜１６を介してゲート電極１５が設けられる。
【００３５】
次に、開口３１ａの内側でベース層１４の表面に形成されたゲート絶縁膜１６をエッチバックして除去する。これにより、図３（ｂ）に示すように、トレンチｔ１の開口端の周辺のベース層１４ａの表面１４ａが露出される。
【００３６】
次に、露出した表面１４ａにｎ形不純物をイオン注入法で注入する。これにより、表面１４ａの導電形がｐ形からｎ形に反転して、図３（ｃ）に示すソース領域１８が形成される。マスク３１がイオン注入時のマスクとなり、ソース領域１８は、トレンチｔ１の開口端の周辺の表面に選択的に形成される。
【００３７】
例えば、ｎ形不純物としてヒ素（Ａｓ）が、５×１０１４／ｃｍ２以上のドーズ量で注入される。あるいは、ｎ形不純物としてリン（Ｐ）を注入してもよい。この場合、表面１４ａ上のゲート絶縁膜１６は除去せずに残したまま、ゲート絶縁膜１６越しにリンを打ち込んでもよい。
【００３８】
次に、図４（ａ）に示すように、トレンチゲート１０が形成されたセル領域の全面に層間絶縁層１７を堆積する。層間絶縁層１７は、例えば、ＣＶＤ（chemical vapor deposition）法で形成されるシリコン酸化層である。層間絶縁層１７の厚さを適切にすることで、その上面はほぼ平坦になる。
【００３９】
そして、層間絶縁層１７の全面をエッチバックする。これにより、図４（ｂ）に示すように、トレンチｔ１内のゲート電極１５上に層間絶縁層１７が残される。このとき、層間絶縁層１７と同じ材料（例えば酸化シリコン）のマスク３１もエッチバックにより除去される。
【００４０】
層間絶縁層１７及びマスク３１のエッチバックにより、図４（ｂ）に示すように、ソース領域１８の表面、およびベース層１４の表面が露出する。
【００４１】
次に、露出しているソース領域１８の表面及びベース層１４の表面を同時に酸化させる。例えば、水素燃焼酸化法を用いる。
【００４２】
具体的には、処理室内に水素ガスと酸素ガスとをほぼ１対１の割合で導入して、１０００℃以下の温度で、ソース領域１８の表面及びベース層１４の表面を酸化させる。
【００４３】
この酸化により、ソース領域１８の表面上およびベース層１４の表面上に、図４（ｃ）に示すように酸化膜（シリコン酸化膜）４１が形成される。このとき、ソース領域１８の不純物濃度（ｎ形不純物濃度）と、ベース層１４の不純物濃度（ｐ形不純物濃度）との差に起因して、ソース領域１８の表面上とベース層１４の表面上とで酸化レートに差が生じる。
【００４４】
ベース層１４よりも不純物濃度が高いソース領域１８で酸化がより促進される（増速酸化）。したがって、図４（ｃ）に示すように、ソース領域１８の表面上に形成される酸化膜４１ａの膜厚が、ベース層１４の表面上に形成される酸化膜４１ｂの膜厚よりも厚くなる。
【００４５】
ｎ形ソース領域１８の増速酸化は、ｎ形不純物濃度に依存する。ｎ形不純物濃度が高いほどソース領域１８の増速酸化は促進される。また、１０００℃以下の温度で、ソース領域１８の増速酸化が顕著になる。１０００℃以下の温度で、低温になるほど、ソース領域１８の増速酸化が促進される。さらに、ｎ形不純物としてヒ素（Ａｓ）を注入した場合に、ソース領域１８の増速酸化が顕著になる。
【００４６】
ヒ素（Ａｓ）を５×１０１４／ｃｍ２以上のドーズ量で導入した場合、ソース領域１８上の酸化膜４１ａの膜厚は、ベース層１４上の酸化膜４１ｂの膜厚の６〜７倍になった。
【００４７】
また、水素燃焼酸化では、処理室内に導入された水素と酸素が処理室内でＨ２Ｏに変わる反応が生じ、スチーム（水蒸気）が処理室内に流れる。そして、ＯＨ基（ヒドロキシ基）が酸化剤として作用することが、相対的に不純物濃度が高いｎ形ソース領域１８の増速酸化に寄与していると考えられる。
【００４８】
したがって、水素燃焼酸化に限らず、スチーム酸化によっても、ソース領域１８上の酸化膜４１ａとベース層１４上の酸化膜４１ｂとの間で膜厚差を生じさせることが可能である。
【００４９】
また、酸化膜４１を形成する酸化時の熱で、ソース領域１８に注入されたｎ形不純物は拡散する。例えば、ヒ素（Ａｓ）を５×１０１４／ｃｍ２以上のドーズ量で注入した場合、熱拡散後のソース領域１８のｎ形不純物濃度は、１０２０／ｃｍ３ほどになる。
【００５０】
酸化膜４１の形成後、例えばＲＩＥ法で、ベース層１４上の薄い酸化膜４１ｂを除去する。これにより、図５（ａ）に示すように、トレンチゲート１０間でソース領域１８に挟まれたベース層１４の表面１４ｂが露出する。このとき、ベース層１４上に形成されていた酸化膜４１ｂよりも厚い、ソース領域１８上の酸化膜４１ａは残る。
【００５１】
ソース領域１８上に残された酸化膜４１ａは、後の工程でコンタクトトレンチｔ２を形成するエッチング、およびキャリア抜き領域１９を形成するイオン注入のときのマスクとして機能する。したがって、それらマスクとして十分な厚さの酸化膜４１ａが残るように、図４（ｃ）の酸化時に、酸化膜４１ａが酸化膜４１ｂに対して十分に厚くなるようにする。
【００５２】
そして、ソース領域１８上に残された酸化膜４１ａをエッチングマスクに用いて、例えばＲＩＥ法で、ベース層１４の表面１４ｂをエッチングする。
【００５３】
これにより、図５（ｂ）に示すように、コンタクトトレンチｔ２が形成される。コンタクトトレンチｔ２を形成する前、ソース領域１８は酸化膜４１ａで覆われ、ゲート電極１５は層間絶縁層１７で覆われている。したがって、セル領域においてシリコンが露出しているのは、ベース層１４の表面１４ｂだけである。
【００５４】
これにより、リソグラフィによるパターニングで新たにマスクを形成することなく、セルフアラインでシリコンを選択的にエッチングしてコンタクトトレンチｔ２を形成することができる。すなわち、コンタクトトレンチｔ２は、トレンチゲート１０間のソース領域１８とソース領域１８との間にセルフアラインで位置精度良く形成される。
【００５５】
コンタクトトレンチｔ２の底部には、ベース層１４が露出する。そして、コンタクトトレンチｔ２の底部に、ｐ形不純物がイオン注入法で注入され、図５（ｃ）に示すｐ＋形のキャリア抜き領域１９が形成される。
【００５６】
このイオン注入時も、ソース領域１８は酸化膜４１ａで覆われ、ゲート電極１５は層間絶縁層１７で覆われている。それら酸化膜４１ａ及び層間絶縁層１７は、イオン注入時のマスクとなる。したがって、リソグラフィによるパターニングで新たにマスクを形成することなく、セルフアラインでキャリア抜き領域１９を形成することができる。
【００５７】
その後、ソース領域１８上の酸化膜４１ａを除去して、コンタクトトレンチｔ２内に、図１に示すソース電極２１が埋め込まれる。
【００５８】
以上説明した実施形態によれば、トレンチゲート１０、ソース領域１８及びキャリア抜き領域１９を含むセル領域を形成するにあたって、リソグラフィによるパターニング工程は、マスク３１に開口３１ａを形成するときだけである。
【００５９】
マスク３１を使ってトレンチｔ１を形成した後、マスク３１の開口３１ａを広げることによって、ソース領域１８をトレンチゲート１０に対してセルフアラインで形成することができる。また、ソース領域１８に対する選択的増速酸化によって、キャリア抜き領域１９をソース領域１８に対してセルフアラインで形成することができる。
【００６０】
この結果、リソグラフィにおける光学的位置合わせ余裕に制約されることなく、狭いトレンチゲート１０間にセルフアラインでソース領域１８及びキャリア抜き領域１９を位置精度よく形成することができる。トレンチゲート１０間ピッチ、すなわちセルピッチを狭くすることで、単位面積当たりに流せる電流値を高めることができ、低オン抵抗且つ低コストのデバイスを実現できる。
【００６１】
図６は、他の実施形態の半導体装置の模式断面図である。図１と同じ要素には同じ符号を付している。
【００６２】
図６に示す半導体装置は、ソース電極２１をソース領域１８及びキャリア抜き領域２０に接触させるにあたって、トレンチコンタクト構造を採用していない。
【００６３】
すなわち、ソース領域１８とソース領域１８との間のベース層１４の表面に、ベース層１４よりもｐ形不純物濃度が高いｐ＋形のキャリア抜き領域２０が形成されている。ソース電極２１は、ソース領域１８の表面およびキャリア抜き領域２０の表面に接している。
【００６４】
前述した図５（ａ）の工程の後、酸化膜４１ａ及び層間絶縁層１７をマスクにして、露出しているベース層１４の表面１４ｂにｐ形不純物をイオン注入法で注入することで、図６に示すキャリア抜き領域２０を形成することができる。
【００６５】
あるいは、図４（ｃ）に示すように、ベース層１４の表面上に薄い酸化膜４１ｂを残したまま、その酸化膜４１ｂ越しにｐ形不純物を注入して、キャリア抜き領域２０を形成してもよい。
【００６６】
いずれにしても、リソグラフィによるパターニングで新たにマスクを形成することなく、セルフアラインでキャリア抜き領域２０を形成することができる。
【００６７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６８】
１０…トレンチゲート、１１…ドレイン電極、１２…ドレイン層、１３…ドリフト層、１４…ベース層、１５…ゲート電極、１６…ゲート絶縁膜、１７…層間絶縁膜、１８…ソース領域、１９，２０…キャリア抜き領域、２１…ソース電極、４１，４１ａ，４１ｂ…酸化膜
【図１】
2012195376.tif 000003
【図２】
2012195376.tif 000004
【図３】
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【図４】
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【図５】
2012195376.tif 000007
【図６】
2012195376.tif 000008