(57)【要約】【課題】微細化された不揮発性半導体記憶装置で、隣接セル間の寄生容量によるセル間干渉とトランジスタ特性の劣化を従来に比して抑制する。【解決手段】チャネル半導体上にゲート誘電体膜２１、フローティングゲート電極２２、トンネル誘電体膜２３および制御ゲート電極２４が順に積層され、フローティングゲート電極２２と制御ゲート電極２４は、トンネル誘電体膜２３側に曲率を有する尖端部２５，２６を有する。また、トンネル誘電体膜２３のキャパシタンスがゲート誘電体膜２１のキャパシタンスと同等以下となるようにトンネル誘電体膜２３とゲート誘電体膜２１の厚さが調整される。さらに、制御ゲート電極２４の尖端部２６からフローティングゲート電極２２に電子を注入する処理と、フローティングゲート電極２２の尖端部２６から制御ゲート電極２４に電子を抜き取る処理とを、チャネル半導体と制御ゲート電極２４との間に印加される電圧によって制御する。【選択図】図２
2012004304.tif 000002
【特許請求の範囲】
【請求項１】
チャネル半導体上に、ゲート誘電体膜、フローティングゲート電極、トンネル誘電体膜および制御ゲート電極が順に積層された積層ゲート構造を有するメモリセルトランジスタを備える不揮発性半導体記憶装置であって、
前記フローティングゲート電極と前記制御ゲート電極はそれぞれ、前記トンネル誘電体膜側に曲率を有する電界集中部を有し、
前記トンネル誘電体膜のキャパシタンスが前記ゲート誘電体膜のキャパシタンスと同等以下となるように前記トンネル誘電体膜と前記ゲート誘電体膜の厚さが調整され、
前記制御ゲート電極の前記電界集中部から前記フローティングゲート電極に電子を注入する処理と、前記フローティングゲート電極の前記電界集中部から前記制御ゲート電極に電子を抜き取る処理とを、前記チャネル半導体と前記制御ゲート電極との間に印加される電圧によって制御することを特徴とする不揮発性半導体記憶装置。
【請求項２】
隣接する前記メモリセルトランジスタ間を分離する素子分離絶縁膜をさらに備え、
前記素子分離絶縁膜を介して隣接する前記メモリセルトランジスタ間で前記トンネル誘電体膜と前記制御ゲート電極とが接続され、
前記フローティングゲート電極の前記電界集中部は、前記チャネル半導体の形成位置上に形成され、
前記制御ゲート電極の前記電界集中部は、前記素子分離絶縁膜の形成位置上に形成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
隣接するメモリセルトランジスタ間を第１の幅で分離する第１の素子分離絶縁膜と、隣接するメモリセルトランジスタ間を前記第１の幅よりも広い第２の幅で分離する第２の素子分離絶縁膜と、が、複数の前記メモリセルトランジスタ間に交互に配置され、
前記第１および第２の素子分離絶縁膜を介して隣接する前記メモリセルトランジスタ間で前記トンネル誘電体膜と前記制御ゲート電極とが接続され、
前記フローティングゲート電極の前記電界集中部は、前記チャネル半導体の形成位置上に形成され、
前記制御ゲート電極の前記電界集中部は、前記第１の素子分離絶縁膜の形成位置上に形成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルトランジスタは、ソース／ドレインレス構造であることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記チャネル半導体は、半導体基板、ＳＯＩ構造の単結晶半導体基板、ＴＦＴ構造の多結晶半導体、またはＴＦＴ構造の非晶質半導体であることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置は、種々の商品へのストレージ用途が拡大しているが、さらなる高集積化と製造コストの抑制を目的として、微細化が進められている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，１５４，７７９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、微細化の進行に伴って、隣接セル間の寄生容量によるセル間干渉やトランジスタ特性の劣化などの問題が生じてきている。
【０００５】
本発明の一つの実施形態は、微細化された不揮発性半導体記憶装置で、隣接セル間の寄生容量によるセル間干渉とトランジスタ特性の劣化を従来に比して抑制できる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態による不揮発性半導体記憶装置では、チャネル半導体上に、ゲート誘電体膜、フローティングゲート電極、トンネル誘電体膜および制御ゲート電極が順に積層された積層ゲート構造を有するメモリセルトランジスタを備える。また、前記フローティングゲート電極と前記制御ゲート電極はそれぞれ、前記トンネル誘電体膜側に曲率を有する電界集中部を有し、前記トンネル誘電体膜のキャパシタンスが前記ゲート誘電体膜のキャパシタンスと同等以下となるように前記トンネル誘電体膜と前記ゲート誘電体膜の厚さが調整される。さらに、前記制御ゲート電極の前記電界集中部から前記フローティングゲート電極に電子を注入する処理と、前記フローティングゲート電極の前記電界集中部から前記制御ゲート電極に電子を抜き取る処理とが、前記チャネル半導体と前記制御ゲート電極との間に印加される電圧によって制御される。
【図面の簡単な説明】
【０００７】
【図１】図１は、ＮＡＮＤ型フラッシュメモリのメモリセル部の構成の一例を示す回路図である。
【図２】図２は、第１の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図３−１】図３−１は、第１の実施形態の不揮発性半導体記憶装置の消去動作を模式的に示す図である。
【図３−２】図３−２は、第１の実施形態の不揮発性半導体記憶装置の書き込み動作を模式的に示す図である。
【図４】図４は、第１の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。
【図５】図５は、第１の実施形態によるメモリセルの消去動作時の電圧／電界の分布状況を示す図である。
【図６】図６は、第１の実施形態によるメモリセルの書き込み動作時の電圧／電界の分布状況を示す図である。
【図７】図７は、第１の実施形態による不揮発性半導体記憶装置の閾値電圧の劣化特性の一例を示す図である。
【図８】図８は、第１の実施形態による不揮発性半導体記憶装置のトンネル誘電体膜で規格化した曲率半径に対する電界の増幅率の関係の一例を示す図である。
【図９−１】図９−１は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図９−２】図９−２は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図９−３】図９−３は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図９−４】図９−４は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図９−５】図９−５は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図９−６】図９−６は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図９−７】図９−７は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図１０】図１０は、第２の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図１１】図１１は、第２の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。
【図１２】図１２は、第２の実施形態によるメモリセルの消去動作時の電圧／電界の分布状況を示す図である。
【図１３】図１３は、第２の実施形態によるメモリセルの書き込み動作時の電圧／電界の分布状況を示す図である。
【図１４】図１４は、第３の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図１５】図１５は、第３の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。
【図１６】図１６は、第３の実施形態によるメモリセルの消去動作時の電圧／電界の分布状況を示す図である。
【図１７】図１７は、第３の実施形態によるメモリセルの書き込み動作時の電圧／電界の分布状況を示す図である。
【図１８】図１８は、第４の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図１９】図１９は、トンネル誘電体膜の電流−電界特性の一例を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、本発明の実施形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【０００９】
（第１の実施形態）
以下の実施形態では、不揮発性半導体記憶装置をＮＡＮＤ型フラッシュメモリに適用した場合を例に挙げて説明する。ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタ（以下、単にメモリセルともいう）がアレイ状に配置されたメモリセル部と、メモリセル部の周辺に配置され、メモリセル部のメモリセルを制御する周辺回路部と、を有している。図１は、ＮＡＮＤ型フラッシュメモリのメモリセル部の構成の一例を示す回路図である。この図では、ＮＡＮＤ型フラッシュメモリのデータ消去の単位であるブロックの回路図を示している。なお、この図１において、紙面上の左右方向をＸ方向とし、紙面上のＸ方向に垂直な方向をＹ方向としている。
【００１０】
ＮＡＮＤ型フラッシュメモリのブロックＢＬＫは、Ｘ方向に沿って順に配列された（ｍ＋１）個（ｍは０以上の整数）のＮＡＮＤストリングＮＳを備えている。各ＮＡＮＤストリングＮＳは、Ｙ方向に直列に接続された（ｎ＋１）個（ｎは０以上の整数）のメモリセルＭＴ０〜ＭＴｎと、この（ｎ＋１）個のメモリセルＭＴ０〜ＭＴｎの列の両端に配置される選択トランジスタＳＴ１，ＳＴ２と、を有する。
【００１１】
各メモリセルＭＴ０〜ＭＴｎは、チャネルとなる半導体層上に形成された積層ゲート構造を有する電界効果型トランジスタから構成される。ここで、積層ゲート構造には、半導体層上にゲート誘電体膜を介在して形成されたフローティングゲート電極と、このフローティングゲート電極上にトンネル誘電体膜を介在して形成された制御ゲート電極と、が含まれる。
【００１２】
ＮＡＮＤストリングＮＳを構成するメモリセルＭＴ０〜ＭＴｎの制御ゲート電極には、それぞれＸ方向に延在するワード線ＷＬ０〜ＷＬｎが接続されており、また各ＮＡＮＤストリングＮＳ中のメモリセルＭＴｉ（ｉ＝０〜ｎ）間は、同一のワード線ＷＬｉ（ｉ＝０〜ｎ）によって共通接続されている。つまり、ブロックＢＬＫ内において同一行にあるメモリセルＭＴｉの制御ゲート電極は、同一のワード線ＷＬｉに接続される。この同一のワード線ＷＬｉに接続される（ｍ＋１）個のメモリセルＭＴｉは１ページとして取り扱われ、このページ単位でデータの書込みと読出しが行われる。
【００１３】
１つのブロックＢＬＫ内の（ｍ＋１）個の選択トランジスタＳＴ１のドレインにはそれぞれビット線ＢＬ０〜ＢＬｍが接続され、ゲートには選択ゲート線ＳＧＤが共通接続されている。同様に、１つのブロックＢＬＫ内の（ｍ＋１）個の選択トランジスタＳＴ２のソースにはソース線ＳＬが共通接続され、ゲートには選択ゲート線ＳＧＳが共通接続されている。
【００１４】
なお、図示されていないが、１つのブロックＢＬＫ内のビット線ＢＬｊ（ｊ＝０〜ｍ）は、他のブロックＢＬＫのビット線ＢＬｊとの間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のブロックＢＬＫ内において同一列にあるＮＡＮＤストリングＮＳ間は、同一のビット線ＢＬｊによって接続される。
【００１５】
図２は、第１の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。ここでは、図１のＸ方向（ワード線の延在方向）に平行な方向のメモリセルの一部断面を示している。図２に示されるように、チャネルとなる半導体基板１１の上面に、ゲート誘電体膜２１、フローティングゲート電極２２、トンネル誘電体膜２３および制御ゲート電極２４が順に積層された積層ゲート構造２０を有するメモリセルＭＴが形成される。Ｘ方向に隣接するメモリセルＭＴのチャネル、ゲート誘電体膜２１およびフローティングゲート電極２２は、所定の間隔で形成された素子分離絶縁膜１２で分離されている。また、トンネル誘電体膜２３と制御ゲート電極２４は、素子分離絶縁膜１２を介して隣接するメモリセルＭＴ間で共有される構造となっている。
【００１６】
第１の実施形態では、フローティングゲート電極２２および制御ゲート電極２４は、トンネル誘電体膜２３側に、局所的に曲率を有する凸構造の電界集中部である尖端部２５，２６を有する。つまり、フローティングゲート電極２２は、トンネル誘電体膜２３側に凸の形状の尖端部２５を有し、尖端部２５は所定の曲率半径ｒFG-Tを有している。また、制御ゲート電極２４は、トンネル誘電体膜２３側に凸の形状の尖端部２６を有し、尖端部２６は所定の曲率半径ｒCG-Tを有している。なお、後述するように、フローティングゲート電極２２と制御ゲート電極２４の尖端部２５，２６の曲率半径ｒFG-T，ｒCG-Tは、トンネル誘電体膜２３の膜厚の４０％以下であることが望ましい。
【００１７】
このようにフローティングゲート電極２２と制御ゲート電極２４に尖端部２５，２６を有することによって、たとえば図２の場合には、トンネル誘電体膜２３は、メモリセルＭＴの形成領域上で山となり、素子分離絶縁膜１２上で谷となる波形状を有している。また、トンネル誘電体膜２３のキャパシタンスが、チャネル電流を制御するゲート誘電体膜２１のキャパシタンスと同等以下となるように両者の膜厚を調整している。
【００１８】
つぎに、このような構造の不揮発性半導体記憶装置の動作について説明する。図３−１〜図３−２は、第１の実施形態の不揮発性半導体記憶装置の動作イメージを模式的に示す図である。図３−１は、消去状態を示しており、図３−２は、書き込み（プログラム）状態を示している。これらの図において、（ａ）はワード線の延在方向に平行な方向の断面図を示しており、（ｂ）はワード線に垂直な方向の断面図を示しており、（ｃ）は閾値電圧の状態を示している。
【００１９】
消去動作では、図３−１に示されるように、半導体基板１１に正電圧（たとえば＋１１Ｖ）を印加し、制御ゲート電極２４を０Ｖにする。これによって、制御ゲート電極２４の尖端部２６に電界が集中し、制御ゲート電極２４の尖端部２６からフローティングゲート電極２２に電子が注入され、メモリセルの閾値電圧Ｖthが正側にシフトする。図３−１（ａ）に示されるように、制御ゲート電極２４の尖端部２６は、素子分離絶縁膜１２上に位置しているが、制御ゲート電極２４の尖端部２６から、隣接する両側のメモリセルのフローティングゲート電極２２へと電子が注入される。
【００２０】
これに対して書き込み動作では、図３−２に示されるように、選択ビット線ＢＬ−Ｓのチャネル電位（基板電位）を０Ｖに下げ、非選択ビット線ＢＬ−Ｎのチャネル電位を＋５Ｖとし、非選択ワード線ＷＬ−ＮにＶpass（たとえば＋２．５Ｖ）を印加し、選択ワード線ＷＬ−Ｓに書き込み電圧Ｖpgm（たとえば＋１１Ｖ）を印加する。これによって、選択ビット線ＢＬ−Ｓと選択ワード線ＷＬ−Ｓの交点に存在する選択ビットのフローティングゲート電極２２の尖端部２５に電界が集中し、フローティングゲート電極２２の尖端部２５から選択ワード線ＷＬ−Ｓ（制御ゲート電極２４）に電子が放出され、メモリセルの閾値電圧Ｖthが負側に戻される。なお、図３−２（ｃ）では、１メモリセルに２ビットの記憶を行うことができる４値データ記憶方式の場合の閾値電圧の状態を示している。４値データ記憶方式では、上位ページデータと下位ページデータとで定義される４値データが用いられ、下位ページの消去状態と書き込み状態に対して、それぞれ上位ページでの消去状態と書き込み状態とを区別するために、閾値電圧の移動が行われる。
【００２１】
また、読み出し動作では、図１でＮＡＮＤストリングＮＳの一方の選択トランジスタＳＴ１のドレインと、他方の選択トランジスタＳＴ２のソースと、の間に電圧を印加し、制御ゲート電極（ワード線ＷＬ）に読み出し電圧を印加したときに、チャネルに流れる電流を測定する。電流が流れない場合、すなわち消去された状態の場合を“１”とし、電流が流れる場合、すなわち書き込まれた状態の場合を“０”とする。
【００２２】
このように、第１の実施形態による閾値電圧Ｖthの動かし方は、通常のフローティングゲート型のＮＡＮＤ型フラッシュメモリとは逆向きとなっている。また、通常のフラッシュメモリとは異なり、チャネルとフローティングゲート電極２２との間でゲート誘電体膜２１を介して電子をやり取りする書き込み／消去動作は行われず、フローティングゲート電極２２と制御ゲート電極２４との間でトンネル誘電体膜２３を介して電子をやり取りする書き込み／消去動作が行われることになる。
【００２３】
つぎに、第１の実施形態による書き込み／消去特性の改善効果について説明する。ここでは簡単のために制御ゲート電極／フローティングゲート電極／チャネル半導体の間の二次元的キャパシタンスのみを考慮する。以下の試算に示されるように、第１の実施形態の構造では通常のフラッシュメモリと異なり、トンネル誘電体膜２３のキャパシタンスに比べてゲート誘電体膜２１のキャパシタンスが小さくなる傾向にある。しかし、実際のトンネル誘電体膜２３およびゲート誘電体膜２１のキャパシタンスには、隣接メモリセルＭＴや配線との間の寄生容量が存在している。これらの寄生容量の影響を考慮すると、トンネル誘電体膜２３のキャパシタンスとゲート誘電体膜２１のキャパシタンスとは等しくなる傾向にある。そのため、以下の試算にこれらの寄生容量の影響を考慮することで、トンネル誘電体膜２３のキャパシタンスは、チャネル電流を制御するゲート誘電体膜２１のキャパシタンスと同等以下となり、結果的にメモリセルＭＴの書き込み／消去特性が改善されることになる。
【００２４】
ここでは、フローティングゲート電極２２とトンネル誘電体膜２３との間の界面およびトンネル誘電体膜２３と制御ゲート電極２４との界面は、曲率を持った曲面によって構成されているものとする。フローティングゲート電極２２の尖端部２５の中心からトンネル誘電体膜２３の任意の点までの距離をｒとし、トンネル誘電体膜２３の比誘電率をεとすると、トンネル誘電体膜２３に蓄積される電荷量Ｑによって生じる電界ＥTNLは、次式（１）で示される。
【数１】
2012004304.tif 000003
【００２５】
また、制御ゲート電極２４とフローティングゲート電極２２との間の電圧ＶTNLは、（１）式から次式（２）のように求められる。ただし、トンネル誘電体膜２３の厚さをｄTNLとし、曲率半径をｒTNLとしている。
【数２】
2012004304.tif 000004
【００２６】
そして、トンネル誘電体膜２３のキャパシタンスＣTNLは、近似的に次式（３）で表すことができる。ただし、フローティングゲート電極２２の尖端部２５の曲率半径をｒFG-Tとし、制御ゲート電極２４の尖端部２６の曲率半径をｒCG-Tとし、制御ゲート電極２４の尖端部２６の中心から隣接するメモリセルＭＴのフローティングゲート電極２２の端部（隣接するメモリセルＭＴのフローティングゲート電極２２と、素子分離絶縁膜１２と、トンネル誘電体膜２３との境界部分）まで引いた直線が、制御ゲート電極２４の尖端部２６の中心を通り基板面に平行な面となす角度をθとしている。
【数３】
2012004304.tif 000005
【００２７】
一方、１つのメモリセルＭＴのチャネル幅をＷとし、ゲート誘電体膜２１の膜厚をｄGATEとすると、ゲート誘電体膜２１のキャパシタンスＣGATEは、次式（４）で示される。
【数４】
2012004304.tif 000006
【００２８】
また、制御ゲート電極２４と半導体基板１１（チャネル）間に印加される電圧をＶとすると、ゲート誘電体膜２１に印加される電圧ＶGATEは、次式（５）で示され、トンネル誘電体膜２３に印加される電圧ＶTNLは、次式（６）で示される。
【数５】
2012004304.tif 000007
【数６】
2012004304.tif 000008
【００２９】
したがって、電圧ＶTNLがフローティングゲート電極２２と制御ゲート電極２４との間に印加された場合、トンネル誘電体膜２３に生じる電界ＥTNLは、次式（７）で表すことができる。
【数７】
2012004304.tif 000009
【００３０】
さらに、電圧ＶGATEが半導体基板１１（チャネル）とフローティングゲート電極２２との間に印加された場合、ゲート誘電体膜２１に生じる電界ＥGATEは、次式（８）で表すことができる。
【数８】
2012004304.tif 000010
【００３１】
図４は、第１の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。この図４で、横軸は制御ゲート電極２４とチャネル半導体（半導体基板１１）との間に印加される電圧（Applied  Voltage）を示し、縦軸はトンネル誘電体膜２３またはゲート誘電体膜２１に生じる電界（Electric  Field）の大きさを示している。また、ここでは、チャネル長Ｌをハーフピッチの１５ｎｍとし、フローティングゲート電極２２と制御ゲート電極２４の尖端部２５，２６の曲率半径ｒFG-T，ｒCG-Tをそれぞれ１．８ｎｍとした場合を示している。図中、「ＴＮＬ」は、トンネル誘電体膜２３に生じる電界ＥTNLを示しており、「ＧＡＴＥ」は、ゲート誘電体膜２１に生じる電界ＥGATEを示している。
【００３２】
この図４に示されるように、第１の実施形態のメモリセル構造を採用することによって、すなわちフローティングゲート電極２２と制御ゲート電極２４に曲率を有する尖端部２５，２６を設けることによって、制御ゲート電極２４とチャネル半導体との間に電圧を印加すると、ゲート誘電体膜２１に生じる電界ＥGATEに比してトンネル誘電体膜２３に生じる電界ＥTNLを高くすることができる。また、トンネル誘電体膜２３に生じる電界ＥTNLを所望の値とするのに必要な印加電圧の値を従来構造のものに比して低下させることができる。
【００３３】
このように、従来のフローティングゲート型のメモリセル構造と大差ない構造（従来のフローティングゲート型フラッシュメモリの製造技術の適用が可能な構造）で、ゲート誘電体膜２１に生じる電界ＥGATEに対して、トンネル誘電体膜２３に生じる電界ＥTNLを増幅することができる。つまり、フローティングゲート電極２２と制御ゲート電極２４の曲率を利用して低い動作電圧で書き込み／消去動作を行うことが可能になる。
【００３４】
また、上記したように、隣接メモリセルＭＴや配線との間の寄生容量によって、トンネル誘電体膜２３のキャパシタンスは、チャネル電流を制御するゲート誘電体膜２１のキャパシタンスと同等以下となるので、印加された電圧がトンネル誘電体膜２３に集中してしまうことがなく、ゲート誘電体膜２１にも十分に電圧が印加され、チャネル電流を制御することができる。
【００３５】
図５は、第１の実施形態によるメモリセルの消去動作時の電圧／電界の分布状況を示す図であり、図６は、第１の実施形態によるメモリセルの書き込み動作時の電圧／電界の分布状況を示す図である。これらの図で、（ａ）はメモリセルに電圧を印加した瞬間の状態を示しており、（ｂ）は（ａ）の後の定常状態を示している。また、ここでは、チャネル長Ｌをハーフピッチの１５ｎｍとし、フローティングゲート電極２２と制御ゲート電極２４の尖端部２５，２６の曲率半径ｒFG-T，ｒCG-Tをそれぞれ１．８ｎｍとする場合を示している。
【００３６】
図５（ａ）に示されるように、消去動作時には、制御ゲート電極２４を０Ｖとして、半導体基板１１に＋１１Ｖを印加すると、電圧を印加した瞬間のフローティングゲート電極２２は＋４．７Ｖとなる。これによって、トンネル誘電体膜２３に生じる電界は１４．７ＭＶ／ｃｍとなり、ゲート誘電体膜２１に生じる電界は７．７ＭＶ／ｃｍとなる。制御ゲート電極２４とフローティングゲート電極２２との間でトンネル電流を流すには、トンネル誘電体膜２３に生じる電界が１０ＭＶ／ｃｍ以上であることが望ましい。そのため、これらの電界によって、チャネル半導体とフローティングゲート電極２２との間で電子のやり取りは行われずに、制御ゲート電極２４からフローティングゲート電極２２へと電子が注入される。そして、このフローティングゲート電極２２への電子の注入によって、トンネル誘電体膜２３に生じる電界が緩和されていき、図５（ｂ）に示される定常状態へと移行する。このとき、トンネル誘電体膜２３に生じる電界は１０．２ＭＶ／ｃｍとなり、ゲート誘電体膜２１に生じる電界は９．７ＭＶ／ｃｍとなる。その結果、しきい値電圧Ｖthを＋２．０Ｖまで消去することができる。
【００３７】
また、図６（ａ）に示されるように、書き込み動作時には基板電位を０Ｖにして、非選択ビットの制御ゲート電極２４Ｎに＋２．５ＶのＶpassを印加し、選択ビットの制御ゲート電極２４Ｓに＋１１Ｖの書き込み電圧Ｖpgmを印加する。電圧を印加した瞬間の選択ビットと非選択ビットのフローティングゲート電極２２Ｓ，２２Ｎの電位はそれぞれ＋３．８Ｖと＋０．２Ｖである。このような電圧の配分によって、選択ビットの曲率を有するトンネル誘電体膜２３Ｓには、２０．５ＭＶ／ｃｍの電界が生じる。その結果、フローティングゲート電極２２Ｓから制御ゲート電極２４Ｓへと電子が抜き取られることになる。選択ビットのフローティングゲート電極２２Ｓから電子が抜き取られることによって、トンネル誘電体膜２３Ｓの電界が緩和されていき、図６（ｂ）に示される定常状態へと移行する。
【００３８】
図６（ｂ）に示される定常状態では、選択ビットのフローティングゲート電極２２Ｓの電位は＋７．４Ｖとなる。このような電圧配分によって、選択ビットのトンネル誘電体膜２３Ｓに生じる電界は１０．２ＭＶ／ｃｍとなる。これによって、選択ビットの閾値電圧を−２．５Ｖまで書き込むことができる。
【００３９】
電圧印加時と定常状態時の選択ビットのゲート誘電体膜２１Ｓに生じる電界は、それぞれ４．３ＭＶ／ｃｍ，８．４ＭＶ／ｃｍであり、これは半導体基板１１とフローティングゲート電極２２Ｓとの間で電子のやり取りが行われない条件を満たしている。これに加えて、定常状態時の選択ビットのフローティングゲート電極２２Ｓの電位は上記したように７．４Ｖであり、この電位によって、チャネル電流の制御が可能である。
【００４０】
最も電界が厳しい＋２Ｖまで消去された隣接する非選択ビットのフローティングゲート電極２２Ｎと選択ビットの制御ゲート電極２４Ｓとの間の電界は、７．８ＭＶ／ｃｍよりも小さく、これは、選択ビットの制御ゲート電極２４Ｓに印加される電圧によって非選択ビットのフローティングゲート電極２２Ｎに誤書き込みが生じない条件を満たしている。
【００４１】
選択ビットの制御ゲート電極２４Ｓと隣接する非選択ビットの制御ゲート電極２４Ｓとの間の電界は、６．１ＭＶ／ｃｍであり、両者間にリーク電流が流れない条件を満たしている。
【００４２】
さらに、電圧印加時において、非選択ビットのトンネル誘電体膜２３Ｎに生じる電界は７ＭＶ／ｃｍ以下の６．６ＭＶ／ｃｍである。これによって、電圧印加時に、非選択ビットでフローティングゲート電極２２Ｎの電圧が変動してしまうことを抑制することができる。
【００４３】
以上のように、第１の実施形態による不揮発性半導体記憶装置では、書き込み／消去動作時に、選択ビットのトンネル誘電体膜２３Ｓでトンネル電流を流すことができる電界ＥTNLを維持しながら、ゲート誘電体膜２１Ｓで半導体基板１１との間の電子のやり取りが生じない電界ＥGATEを維持することができる。また、選択ビットと隣接する非選択ビットの制御ゲート電極２４Ｓ，２４Ｎ間の電流のリークを防止できる耐圧を有するとともに、選択ビットの制御ゲート電極２４Ｓと隣接する非選択ビットのフローティングゲート電極２２Ｎとの間で誤書き込みを防止できる耐圧を有するように、各メモリセルの構成要素間に生じる電界を制御することができる。さらに、書き込み動作の電圧印加時に非選択ビットのフローティングゲート電極２２Ｎの電圧が変動しないようにトンネル誘電体膜２３Ｎに生じる電界を制御することもできる。その結果、第１の実施形態による不揮発性半導体記憶装置を記憶装置として動作させることが可能となる。
【００４４】
図７は、第１の実施形態による不揮発性半導体記憶装置の閾値電圧の劣化特性の一例を示す図である。この図で、横軸は書き込み／消去回数（Write/Erase  Cycle  Number）を対数目盛で示し、縦軸は閾値電圧（Threshold  Voltage）を示している。この図に示されるように、１，０００，０００回の書き込み／消去に対して閾値電圧のシフトがほとんど生じていない。これは、ゲート誘電体膜２１を介して書き込み／消去動作を行う通常のフラッシュメモリでは、書き込み／消去動作の繰り返しによって、ゲート誘電体膜の劣化による閾値電圧のシフトが発生するが、第１の実施形態による構造では、ゲート誘電体膜２１を介した書き込み／消去動作が行われないので、書き込み／消去動作を繰り返してもゲート誘電体膜２１の劣化現象がほとんど発生しないためである。
【００４５】
図８は、第１の実施形態による不揮発性半導体記憶装置のトンネル誘電体膜で規格化した曲率半径に対する電界の増幅率の関係の一例を示す図である。この図で、横軸はトンネル誘電体膜厚で規格化したフローティングゲート電極および制御ゲート電極の曲率半径（Curvature  Radius/Tunnel  Dielectric  Thick；以下、規格化曲率半径という）を対数目盛で示しており、縦軸は平面構造での電界に対して曲率構造で得られる電界の比率を示す電界の増幅率（Electric  Field  Ratio  to  Planar  Structure）を示している。この図に示されるように、規格化曲率半径が小さくなるほど、電界の増幅率が増加していく。特に、電界の増幅率が２倍を越えるようにするには、規格化曲率半径を０．４以下とするとよい。すなわち、フローティングゲート電極２２および制御ゲート電極２４の曲率半径がトンネル誘電体膜２３の厚さの４０％以下となるように尖端部２５，２６を形成することで、平面構造での電界に対して２倍を超える電界が得られるようになる。たとえば、トンネル誘電体膜２３の膜厚が８ｎｍの場合には、フローティングゲート電極２２および制御ゲート電極２４の曲率半径は３．２ｎｍ以下であることが望ましい。
【００４６】
つぎに、第１の実施形態による不揮発性半導体記憶装置の製造方法について説明する。図９−１〜図９−７は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）はメモリセル部のビット線に垂直な方向の断面図であり、（ｂ）はメモリセル部のビット線に平行な（ワード線に垂直な）方向のメモリセル形成位置上での断面図であり、（ｃ）は周辺回路部の低電圧回路形成領域のビット線に垂直な方向の断面図であり、（ｄ）は低電圧回路形成領域のビット線に平行な方向の断面図であり、（ｅ）は周辺回路部の高電圧回路形成領域のビット線に垂直な方向の断面図である。
【００４７】
なお、周辺回路部は、メモリセル部のメモリセルを制御する回路が形成されており、高電圧回路形成領域と低電圧回路形成領域とを有する。高電圧回路形成領域には、メモリセル部のメモリセルに対して書き込み電圧Ｖpgm、消去電圧Ｖeraseなどの電源電圧に比して相対的に高い電圧パルスを印加するための電界効果型トランジスタを含む高電圧回路が形成される。また、低電圧回路形成領域には、相対的に高速・低消費電力性能が要求されるＣＭＯＳ（Complementary  Metal-Oxide-Semiconductor）トランジスタなどの論理回路を含む低電圧回路が形成される。そのため、高電圧回路形成領域に形成される電界効果型トランジスタの方が、低電圧回路形成領域の電界効果型トランジスタに比してゲート誘電体膜が厚く形成されるようになっている。
【００４８】
また、メモリセル部では、活性領域は素子分離絶縁膜１２によってラインアンドスペース状に分離されて形成されるが、以下の説明では、このラインアンドスペース状のパターンのハーフピッチが１５ｎｍである場合を例に挙げて説明する。
【００４９】
まず、シリコン基板などの半導体基板１１にイオン注入によって、図示しないウエルおよびチャネル領域を形成する。ついで、半導体基板１１上の全面に図示しないレジストを塗布した後、２４ｎｍのリソグラフィ技術によって周辺回路部の高電圧回路形成領域のみが開口するようにパターニングを行った後、レジストをマスクとして反応性イオンエッチング技術（Reactive  Ion  Etching；以下、ＲＩＥ法という）によって高電圧回路形成領域をリセスする。レジストを除去した後、半導体基板１１全面に絶縁膜を形成し、リソグラフィ技術とウエットエッチング技術を用いて、高電圧回路形成領域以外の絶縁膜を除去する。これによって、高電圧回路形成領域にゲート誘電体膜２１Ｈが形成される。このゲート誘電体膜２１Ｈとして、たとえば２０ｎｍの厚さのシリコン熱酸化膜を用いることができる。
【００５０】
ついで、メモリセル部と周辺回路部の低電圧回路形成領域にたとえば厚さ８．８ｎｍのゲート誘電体膜２１を形成する。ゲート誘電体膜２１は、熱酸化または高温の酸素ラジカル酸化によって８．３ｎｍのシリコン熱酸化膜を形成した後、一酸化窒素（ＮＯ）中での熱処理で半導体基板１１界面を窒化し、プラズマ窒化によってシリコン熱酸化膜の上面を窒化することによって形成される。これによって、同時に高電圧回路形成領域のゲート誘電体膜２１Ｈも窒化され、その厚さは２８ｎｍとなる。なお、第１の実施形態の不揮発性半導体記憶装置の構造では、上記したようにメモリセルの動作電圧を低くできるので、通常のフラッシュメモリの高電圧回路のゲート誘電体膜のような３０ｎｍ以上の膜厚にしなくてよい。
【００５１】
続いて、メモリセルのフローティングゲート電極となると共に周辺回路部の電界効果型トランジスタのゲート電極の一部となるＰをドープしたＮ型多結晶シリコン膜２２Ａを、たとえばＣＶＤ（Chemical  Vapor  Deposition）法などの成膜法を用いて２５ｎｍの厚さで形成する。ついで、リソグラフィ技術（ハーフピッチが１５ｎｍである加工なのでダブルパターニング（Double  Patterning）技術や、ダブルパターニング技術を２回行うQuadruple  Patterning技術が用いられるが、本実施形態と本質的な関係はないので詳細な説明は省略する）およびＲＩＥ法（加工のためのハードマスク形成工程が行われるが、加工後には除去されてしまうこと、また本実施形態と本質的な関係はないことから、詳細な説明は省略する）によって、メモリセル部と周辺回路部のＳＴＩ（Shallow  Trench  Isolation）形成用の素子分離溝１２ａを形成する。その後、素子分離溝１２ａ内をたとえばＴＥＯＳ（Tetraethoxysilane）／Ｏ3膜で完全に埋め込み、ＣＭＰ（Chemical  Mechanical  Polishing）で平坦化を行って素子分離絶縁膜１２を形成する（図９−１）。
【００５２】
つぎに、半導体基板１１上の全面に図示しないレジストを塗布した後、リソグラフィ技術によってメモリセル部の素子分離絶縁膜１２が露出するようにパターニングを行った後、ＲＩＥ法によってメモリセル部の素子分離絶縁膜１２を１０ｎｍエッチバックする。なお、このとき、選択トランジスタとなる部分はエッチバックしなくてもよい。この場合には、後述する制御ゲート電極とフローティングゲート電極とを電気的に接続する加工が容易になるという利点がある。これによって、メモリセルトランジスタ形成位置で、フローティングゲート電極となるＮ型多結晶シリコン膜２２Ａが素子分離絶縁膜１２の上面に比して露出した状態となる。
【００５３】
その後、プラズマ酸化処理によって、露出したＮ型多結晶シリコン膜２２Ａを５ｎｍの厚さで酸化し、熱酸化膜を形成する。プラズマ酸化処理では、酸化種の拡散を抑えるために４００℃以下の低温処理、好ましくは室温処理で行うことが望ましい。ついで、Ｎ型多結晶シリコン膜２２Ａの上部のみをスリミングして、上端を曲率を有する形状に加工する。このときの曲率半径は１．８ｎｍとなる。さらに、弗化水素ガスとアンモニアガスを用いるドライエッチング処理によって、プラズマ酸化処理で形成された熱酸化膜をリセスし、メモリセル部と周辺回路部のＮ型多結晶シリコン膜２２Ａの表面を露出させる（図９−２）。これによって、メモリセル部には上に凸の形状を有する尖端部２５が形成される。
【００５４】
ついで、Ｎ型多結晶シリコン膜２２Ａ上に、トンネル誘電体膜２３を形成する。トンネル誘電体膜２３として、たとえばＡＬＤ（Atomic  Layer  Deposition）法で形成した１０．４ｎｍの厚さのシリコン酸化膜や、ＬＰＣＶＤ（Low  Pressure  CVD）法で形成したＨＴＯ（High  Temperature  Oxide）膜などのシリコン酸化膜などを用いることができる。このように形成されたトンネル誘電体膜２３は、メモリセル部では、下地のＮ型多結晶シリコン膜２２Ａの形状を受けて波打った形状となる。続けて、トンネル誘電体膜２３上に、制御ゲート電極の一部となるＰをドープしたＮ型多結晶シリコン膜２４Ａを４０ｎｍの厚さで形成する。これによって、トンネル誘電体膜２３の谷の位置、すなわち素子分離絶縁膜１２上の位置には、下に凸形状を有する尖端部２６が形成される（図９−３）。
【００５５】
その後、Ｎ型多結晶シリコン膜２４Ａ上に図示しないレジストを塗布した後、リソグラフィ技術によってメモリセル部以外の電界効果型トランジスタのゲート電極形成位置内の所定の領域が開口するようにパターニングを行う。続けて、ＲＩＥ法によってレジストをマスクとしてＮ型多結晶シリコン膜２４Ａとトンネル誘電体膜２３を除去し、Ｎ型多結晶シリコン膜２２Ａに到達する開口３１を形成する。これによって、周辺回路部の一部では、Ｎ型多結晶シリコン膜２２Ａが露出する。
【００５６】
レジストを除去した後、半導体基板１１の全面に、制御ゲート電極の一部となるＰをドープしたＮ型多結晶シリコン膜２４Ｂを形成する。これによって、周辺回路部では、Ｎ型多結晶シリコン膜２４Ｂが開口３１内でＮ型多結晶シリコン膜２２Ａと電気的に接続される。その後、Ｎ型多結晶シリコン膜２４Ｂ上の全面に、制御ゲート電極の加工時のマスクとなるマスク膜３２を形成する。マスク膜３２として、シリコン窒化膜を用いることができる（図９−４）。
【００５７】
ついで、リソグラフィ技術（ハーフピッチが１５ｎｍである加工なのでダブルパターニング技術やQuadruple  Patterning技術が用いられるが、本実施形態と本質的な関係はないので詳細な説明は省略する）およびＲＩＥ法によって、マスク膜３２を加工し、その後マスク膜３２を用いて、Ｎ型多結晶シリコン膜２４Ｂ，２４Ａ、トンネル誘電体膜２３、Ｎ型多結晶シリコン膜２２Ａを加工する。これによって、メモリセル部では、素子分離絶縁膜１２の延在方向と直交する方向に延在する積層ゲート構造がラインアンドスペース状に形成され、周辺回路部では、電界効果型トランジスタのゲート電極が形成される（図９−５）。
【００５８】
マスク膜３２を除去した後、サイドウォールスペーサとなるシリコン酸化膜３３をＡＬＤ法によって１０ｎｍの厚さで形成する。このとき、メモリセル部では、ラインアンドスペース状の積層ゲート構造間にシリコン酸化膜３３が埋め込まれ、周辺回路部ではゲート電極の側面にシリコン酸化膜３３が形成される。
【００５９】
その後、図示しないレジストを半導体基板１１上の全面に塗布し、リソグラフィ技術によって拡散層を形成する領域のみが開口するようにパターニングを行い、イオン注入技術を用いてメモリセルトランジスタに図示しない拡散層を形成する。このとき拡散層は、通常のＮＡＮＤ型フラッシュメモリのように、メモリセル毎にソース／ドレイン領域を設ける構造としてもよいが、ソース／ドレイン領域をＮＡＮＤストリングの両端に配置される図示しない選択トランジスタのみに形成し、メモリセルトランジスタをソース／ドレインレス構造にすることが望ましい。これは、本実施形態の構造では、フローティングゲート電極２２への電子の注入／抜き取りはチャネル側から行わないためである。また、ソース／ドレインレス構造とすることで、ハーフピッチが２０ｎｍ以下の微細化で激化するメモリセルトランジスタのショートチャネル効果を抑制することができる。さらに、チャネルの電子濃度を下げることで、書き込み／読み出し動作時に非選択ビットに電荷が書き込まれてしまうリード・ディスターブ／プログラム・ディスターブの抑制が可能になる。さらにまた、ソース／ドレインレス構造とすることで、本実施形態による逆Ｔ字構造のフローティングゲート電極２２では、メモリセルのフローティングゲート電極２２のほとんどの部位の膜厚を薄くして制御ゲート電極２４をチャネルに近づけることができるので、制御ゲート電極２４のフリンジ電界でメモリセルトランジスタのオン／オフが可能になる。
【００６０】
さらに、半導体基板１１上の全面に、ＬＰＣＶＤ法によって周辺回路部のサイドウォールスペーサとなるシリコン酸化膜３４（ＨＴＯ膜やＴＥＯＳ膜が好ましい）を形成する。その後、図示しないレジストを半導体基板１１上の全面に塗布し、リソグラフィ技術によって拡散層を形成する領域のみが開口するようにパターニングを行い、イオン注入技術を用いて周辺回路の電界効果型トランジスタの図示しない拡散層を形成する。
【００６１】
続いて、半導体基板１１上の全面に制御ゲート電極の酸化を抑制するバリア窒化膜３５を形成する。バリア窒化膜３５として、たとえばシリコン窒化膜を用いることができる。その後、周辺回路部のゲート電極間を埋めるようにＴＥＯＳ／Ｏ３膜などの層間絶縁膜３６を形成し、ＣＭＰ法で上面を平坦化する（図９−６）。
【００６２】
ついで、ＲＩＥ法でメモリセル部の制御ゲート電極上と周辺回路部のゲート電極上に形成されたバリア窒化膜３５とマスク膜３２を除去し、半導体基板１１の全面に、シリコンと反応してシリサイドを形成する金属膜をＰＶＤ（Physical  Vapor  Deposition）法で形成する。その後、シリサイデーションアニールを行って、Ｎ型多結晶シリコン膜２４Ｂの上部に金属シリサイド膜２４Ｃを形成する（図９−７）。なお、メモリセル部の金属シリサイド膜２４ＣとＮ型多結晶シリコン膜２４Ｂ，２４Ａは、制御ゲート電極を構成し、周辺回路部の金属シリサイド膜２４ＣとＮ型多結晶シリコン膜２４Ｂ，２４Ａ，２２Ａは、電界効果型トランジスタのゲート電極を構成する。以上によって、メモリセルトランジスタおよび周辺回路部の電界効果型トランジスタが形成される。また、以降の工程では通常のフラッシュメモリと同様な多層配線工程を行うことになるが、本実施形態とは関係ないので説明を省略する。
【００６３】
なお、上記した説明は一例であり、材料系、膜厚、加工方法は限定されるものではない。たとえば、基板として、単結晶シリコン基板に限定されるものではなく、ＳＯＩ（Silicon-On-Insulator）基板（ＳＯＩ構造の単結晶半導体基板）、またＴＦＴ（Thin-Film  Transistor）構造の多結晶半導体やＴＦＴ構造の非晶質半導体への応用も可能である。第１の実施形態の構造では、基板側から消去動作を行わないのでＳＯＩ構造の採用が容易であり、ＳＯＩ構造を採用することで基板への接合リークの抑制、ＳＴＩ形成が容易になるという効果を有する。また、ＴＦＴ構造を採用することで基板上にメモリ層を３次元的に積層することが容易となる。
【００６４】
さらに、上記した説明では、メモリセル部と周辺回路部とを同じ工程で基板上に形成していたが、まず周辺回路部を基板上に形成した後、周辺回路部上に本実施形態のメモリセル部を形成してもよい。これによって、メモリセル占有率を大幅に高めることができ、さらなる微細化が可能になるという効果も有する。また、通常の３次元構造のメモリでは、トンネル誘電体膜２３を単結晶半導体基板そのものの表面に熱酸化で形成できないことが問題となるが、ＳＯＩ構造やＴＦＴ構造ではトンネル誘電体膜２３はフローティングゲート電極２２上にＬＰＣＶＤ法やＡＬＤ法などの成膜工程で形成することができるので、３次元化の制約にならないという利点もある。
【００６５】
また、制御ゲート電極およびゲート電極として用いる金属シリサイドとしては、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、白金ニッケルシリサイドなどを利用できる。さらに、制御ゲート電極およびゲート電極として、多結晶シリコン膜上にバリアメタルを介してタングステンを形成したポリメタル電極を利用することもできる。
【００６６】
また、上記した説明では、ゲート誘電体膜２１としてシリコン熱酸化膜をベースに上下界面を窒化した誘電体膜を用いたが、これに代えてＳｉＯ2／ＳｉＮ／ＳｉＯ2のＯＮＯ膜やＳｉＮ／ＳｉＯ2／ＳｉＮ／ＳｉＯ2／ＳｉＮのＮＯＮＯＮ膜などを用いることも可能である。比誘電率が７のＳｉＮを用いることでゲート誘電体膜２１のキャパシタンスを低下させることなく、物理的に厚膜化することが可能になるので、ゲート誘電体膜２１を介したリークを抑制して動作電圧範囲を拡大することが可能になる。
【００６７】
第１の実施形態では、フローティングゲート電極２２と制御ゲート電極２４のトンネル誘電体膜２３側に尖端部２５，２６を設け、トンネル誘電体膜２３のキャパシタンスをゲート誘電体膜２１のキャパシタンスと同等以下となるようにゲート誘電体膜２１とトンネル誘電体膜２３の膜厚を制御した。これによって、制御ゲート電極２４とチャネル間に電圧が印加されたときに、トンネル誘電体膜２３内での電界集中によって、消去／書き込み特性を向上させることができるという効果を有する。また、尖端部２５，２６の曲率半径ｒFG-T，ｒCG-Tが小さくなるほど、書き込み／消去動作時に同じ電圧を印加した場合に、トンネル誘電体膜２３にかかる電界ＥTNLが大きくなるのでトンネル電流が流れやすくなる。その結果、平面構造のメモリセルの場合に比して、書き込み／消去動作時の電圧を低くすることができるという効果も有する。さらにまた、書き込みを行う部分と消去を行う部分とを独立に配置したので、トンネル誘電体膜２３の劣化を抑制することもできる。
【００６８】
さらに、ゲート誘電体膜２１を介してチャネル半導体とフローティングゲート電極２２との間で電子のやり取りを行う構造のメモリセルでは、高電界動作に伴う電子トラップ発生などの疲労劣化が発生し、閾値電圧のシフトが問題となるが、第１の実施形態ではチャネル半導体とフローティングゲート電極２２との間で電子のやり取りが行われないので、チャネル電流を制御するゲート誘電体膜２１の劣化が生じない。その結果、信頼性確保が容易になるという効果も有する。
【００６９】
また、フローティングゲート構造を採用することで、微細化に有望とされるＭＯＮＯＳ構造と比べて、Fowler-Nordheimトンネリングで注入される電子を確実にフローティングゲート電極２２内に捕捉することができる。さらに、フローティングゲート電極２２内では電子は再配置されるので、電荷の偏りを発生させずに最小限の電荷で閾値電圧の制御が可能になるという効果も有する。
【００７０】
また、制御ゲート電極２４側からトンネル誘電体膜２３を介してフローティングゲート電極２２に電子の注入消去を行う従来の平面構造のメモリセルでは、トンネル誘電体膜２３に十分な電圧を印加するために、ゲート誘電体膜２１のキャパシタンスはトンネル誘電体膜２３のキャパシタンスに比して大きい構造としなければならない。このような構造では、トンネル誘電体膜２３に十分な電圧が印加される一方で、ゲート誘電体膜２１に電圧が印加されにくくなり、チャネル電流の制御性が低下するという問題点があった。しかし、第１の実施形態では、曲率を利用した電界集中によってトンネル誘電体膜２３を介した書き込み／消去動作を行い、ゲート誘電体膜２１自体のキャパシタンスはさほど大きくする必要がなくなる。そのため、ゲート誘電体膜２１のチャネル制御性を低下させることがない。
【００７１】
さらに、トンネル誘電体膜２３の必要膜厚は、通常のフラッシュメモリの電極間絶縁膜の必要膜厚に比して薄いので、ハーフピッチをたとえば２０ｎｍ以下まで微細化してもトンネル誘電体膜２３間に制御ゲート電極２４を形成することができる。その結果、ハーフピッチで２０ｎｍ以下の微細化も可能である。
【００７２】
また、ゲート誘電体膜２１やトンネル誘電体膜２３に酸化シリコンよりも誘電率の高いｈｉｇｈ−ｋ材料などの半導体装置製造工程に対する新規材料を使用することがないため、ｈｉｇｈ−ｋ材料中での電子のトラップや、固定電荷起因によるメモリセルトランジスタの特性の劣化が問題にならない。さらに、新規の元素を必要とせず、ゲート誘電体膜２１を周辺回路部の低電圧動作回路のゲート誘電体膜２１と共通化できるので、従来の不揮発性半導体記憶装置と同様の製造方法を用いることができる。
【００７３】
また、通常のチャネル半導体とフローティングゲート電極との間にトンネル誘電体膜を形成する構造で曲率を利用して書き込み／消去特性を上げるためには、ナノワイヤ半導体のＧＡＡ（Gate  All  Around）構造のような極端にチャネルが細い構造を用いる必要があるが、このような構造では必然的に小さくなるチャネル幅が原因で十分なオン電流の確保が困難になるという問題点がある。しかし、第１の実施形態の構造では、チャネル幅と書き込み／消去特性は独立になるので、チャネル幅を広く設計することが可能になる。
【００７４】
（第２の実施形態）
図１０は、第２の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。この図１０に示される不揮発性半導体記憶装置は、第１の実施形態の図２と同じ構造で、ハーフピッチを１０ｎｍとし、フローティングゲート電極２２の尖端部２５の曲率半径ｒFG-Tを１．４ｎｍとし、制御ゲート電極２４の尖端部２６の曲率半径ｒCG-Tを１．２ｎｍとした場合を示している。なお、第１の実施形態と同一の構成要素には同一の符号を付してその説明を省略している。また、このような構造の不揮発性半導体記憶装置は、第１の実施形態と同様の方法で製造することができる。
【００７５】
図１１は、第２の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。この図１１で、横軸は制御ゲート電極とチャネル半導体（基板）との間に印加される電圧（Applied  Voltage）を示し、縦軸はトンネル誘電体膜とゲート誘電体膜に生じる電界（Electric  Field）の大きさを示している。図中、「ＴＮＬ」は、トンネル誘電体膜２３に生じる電界ＥTNLを示しており、「ＧＡＴＥ」は、ゲート誘電体膜２１に生じる電界ＥGATEを示している。
【００７６】
図１１と図４とを比較すると、第２の実施形態のメモリセル構造を採用することによって、第１の実施形態の場合に比して、より低い印加電圧でトンネル誘電体膜２３により高い電界ＥTNLを生じさせることができる。その結果、トンネル誘電体膜２３に生じる電界ＥTNLを所望の値とするのに必要な印加電圧の値を、第１の実施形態の場合に比してさらに低下させることができる。
【００７７】
図１２は、第２の実施形態によるメモリセルの消去動作時の電圧／電界の分布状況を示す図であり、図１３は、第２の実施形態によるメモリセルの書き込み動作時の電圧／電界の分布状況を示す図である。これらの図で、（ａ）はメモリセルに電圧を印加した瞬間の状態を示しており、（ｂ）は（ａ）の後の定常状態を示している。
【００７８】
図１２（ａ）に示されるように、消去動作時には、制御ゲート電極を０Ｖとして、基板に＋１１Ｖを印加する。電圧を印加した瞬間のフローティングゲート電極２２は＋３．８Ｖとなる。これによって、トンネル誘電体膜２３に生じる電界は１６．２ＭＶ／ｃｍとなり、ゲート誘電体膜２１に生じる電界は８．２ＭＶ／ｃｍとなる。この例でも、トンネル誘電体膜２３に生じる電界が１０ＭＶ／ｃｍ以上であり、制御ゲート電極２４からフローティングゲート電極２２へと電子を注入することが可能となる。トンネル誘電体膜２３に生じる電界によってフローティングゲート電極２２への電子の注入が行われ、トンネル誘電体膜２３に生じる電界が緩和されていき、図１２（ｂ）に示される定常状態へと移行する。このとき、フローティングゲート電極２２の電位は２．５Ｖとなる結果、トンネル誘電体膜２３に生じる電界は１０．６ＭＶ／ｃｍとなり、ゲート誘電体膜２１に生じる電界は９．７ＭＶ／ｃｍとなる。その結果、しきい値電圧Ｖthを＋２Ｖまで消去することができる。
【００７９】
また、図１３（ａ）に示されるように、書き込み動作時には基板電位を０Ｖにとり、非選択ビットの制御ゲート電極２４Ｎに＋３ＶのＶpassを印加し、選択ビットの制御ゲート電極２４Ｓに＋１６Ｖの書き込み電圧Ｖpgmを印加する。電圧を印加した瞬間の選択ビットと非選択ビットのフローティングゲート電極２２Ｓ，２２Ｎの電位はそれぞれ＋７．１Ｖと＋０．５Ｖである。このような電圧の配分によって、選択ビットの曲率を有するトンネル誘電体膜２３Ｓには、１７．５ＭＶ／ｃｍの電界が生じ、フローティングゲート電極２２Ｓから制御ゲート電極２４Ｓへと電子が抜き取られることになる。フローティングゲート電極２２Ｓから制御ゲート電極２４Ｓへの電子の引き抜きによって、トンネル誘電体膜２３の電界が緩和されていき、図１３（ｂ）に示される定常状態へと移行する。
【００８０】
図１３（ｂ）に示される定常状態では、選択ビットのフローティングゲート電極２２Ｓの電位は＋８．６Ｖとなる。このような電圧配分によって、選択ビットのトンネル誘電体膜２３Ｓに生じる電界は１４．３ＭＶ／ｃｍとなる。この電界は、トンネル誘電体膜２３Ｓにトンネル電流を流すことができる大きさとなっている。これによって、選択ビットの閾値電圧を−３Ｖまで書き込むことができる。
【００８１】
また、電圧印加時と定常状態時の選択ビットのゲート誘電体膜２１Ｓに生じる電界は、それぞれ８．１ＭＶ／ｃｍ，９．８ＭＶ／ｃｍであり、これは半導体基板１１とフローティングゲート電極２２Ｓとの間で電子のやり取りが行われない条件を満たしている。さらに、最も電界が厳しい＋２Ｖまで消去された隣接する非選択ビットのフローティングゲート電極２２Ｎと選択ビットの制御ゲート電極２４Ｓとの間の電界は、８．２ＭＶ／ｃｍよりも小さく、選択ビットの制御ゲート電極２４Ｓに印加される電圧によって非選択ビットのフローティングゲート電極２２Ｎに誤書き込みが生じない電界とすることができる。また、選択ビットの制御ゲート電極２４Ｓと隣接する非選択ビットの制御ゲート電極２４Ｎとの間の電界は、６．８ＭＶ／ｃｍであり、両者間にリーク電流が流れない電界に抑制することができる。
【００８２】
さらに、図１３（ａ）の電圧印加時において、非選択ビットのトンネル誘電体膜２３Ｎに生じる電界は４．８ＭＶ／ｃｍである。これによって、電圧印加時に、非選択ビットでフローティングゲート電極２２Ｎの電圧が変動してしまうことを抑制することができる。以上のように、第２の実施形態の構造の不揮発性半導体記憶装置でも、記憶装置として動作することが分かる。
【００８３】
第２の実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００８４】
（第３の実施形態）
ハーフピッチが１８ｎｍ世代相当のように、比較的ハーフピッチが大きい場合には、制御ゲート電極に十分に曲率半径の小さい尖端部を形成することが困難になる。そこで、第３の実施形態では、ハーフピッチが比較的大きい場合の不揮発性半導体記憶装置の構造について説明する。
【００８５】
図１４は、第３の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。この図１４に示される不揮発性半導体記憶装置は、基本的な構造は第１の実施形態の図２に示されるものと同じであるが、１つのメモリセルＭＴに隣接するメモリセルＭＴとの間隔（隣り合うメモリセル間に形成される素子分離絶縁膜１２の幅）を異ならせ、全体の平均として目標のハーフピッチとなるようにしている。
【００８６】
具体的には、メモリセルＭＴのワード線方向の幅（チャネル幅）を、目標とするハーフピッチよりも狭い第１の幅とすると、このメモリセルＭＴのワード線方向の一方の側に隣接して配置される素子分離絶縁膜１２Ｗは目標とするハーフピッチよりも広い第２の幅とし、他方の側に隣接して配置される素子分離絶縁膜１２Ｎは目標とするハーフピッチよりも狭く、メモリセルＭＴと略同じ第１の幅として、これを繰り返して配置する。つまり、ワード線方向に配置される第１の幅のメモリセルＭＴ間に、第１の幅の素子分離絶縁膜１２Ｎと第２の幅の素子分離絶縁膜１２Ｗとが交互に配置される。あるいは、２つのメモリセルＭＴと、これらのメモリセルＭＴ間に挟まれ、メモリセルのチャネル幅と略同じ第１の幅を有する素子分離絶縁膜１２Ｎと、を一組として、この一組をワード線方向に第２の幅の間隔で配置した構造ということもできる。
【００８７】
これによって、隣接する２つのメモリセルＭＴと、これらのメモリセルＭＴに隣接する素子分離絶縁膜１２Ｗおよび素子分離絶縁膜１２Ｎとで平均したハーフピッチは、目標とするハーフピッチとなる。たとえば図１４に示されるように、メモリセルＭＴのワード線方向の幅を１４ｎｍとし、幅広の素子分離絶縁膜１２Ｗのワード線方向の幅を３０ｎｍとし、幅狭の素子分離絶縁膜１２Ｎのワード線方向の幅を１４ｎｍとすると、２つのメモリセルＭＴとこれら２つの素子分離絶縁膜１２Ｗ，１２Ｎが並んで形成される不揮発性半導体記憶装置の平均のハーフピッチは１８ｎｍとなる。
【００８８】
このような構造では、すべてのメモリセルＭＴのフローティングゲート電極２２には所定の曲率半径を有する尖端部２５を形成することができる。また、幅広の素子分離絶縁膜１２Ｗ上に形成される制御ゲート電極２４のトンネル誘電体膜２３側の面は、曲率半径が大きくなり、尖端部が形成されないが、幅狭の素子分離絶縁膜１２Ｎ上に形成される制御ゲート電極２４のトンネル誘電体膜２３側の面には、第１の実施形態で説明したのと同様に所定の曲率半径を有する尖端部２６が形成される。そして、幅狭の素子分離絶縁膜１２Ｎ上に形成される制御ゲート電極２４の尖端部２６から、素子分離絶縁膜１２Ｎのワード線方向の両側に隣接するメモリセルＭＴのフローティングゲート電極２２へと電子が注入される。また、この幅狭の素子分離絶縁膜１２Ｎは、幅広の素子分離絶縁膜１２Ｗと交互に形成されているので、半導体基板１１上に形成されるメモリセルＭＴのいずれもが、幅狭の素子分離絶縁膜１２Ｎ上に形成された制御ゲート電極２４の尖端部２６から電子が注入されることになる。なお、第１の実施形態と同一の構成要素には同一の符号を付してその説明を省略している。また、このような構造の不揮発性半導体記憶装置は、第１の実施形態と同様の方法で製造することができる。
【００８９】
図１５は、第３の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。この図１５で、横軸は制御ゲート電極とチャネル半導体（基板）との間に印加される電圧（Applied  Voltage）を示し、縦軸はトンネル誘電体膜とゲート誘電体膜に生じる電界（Electric  Field）の大きさを示している。図中、「ＴＮＬ」は、トンネル誘電体膜２３に生じる電界ＥTNLを示しており、「ＧＡＴＥ」は、ゲート誘電体膜２１に生じる電界ＥGATEを示している。
【００９０】
図１５に示されるように、第３の実施形態でも第１の実施形態と同様に、電圧を印加したときにトンネル誘電体膜２３に生じる電界ＥTNLを、ゲート誘電体膜２１に生じる電界ＥGATEに比して大きくすることができる。
【００９１】
図１６は、第３の実施形態によるメモリセルの消去動作時の電圧／電界の分布状況を示す図であり、図１７は、第３の実施形態によるメモリセルの書き込み動作時の電圧／電界の分布状況を示す図である。これらの図で、（ａ）はメモリセルに電圧を印加した瞬間の状態を示しており、（ｂ）は（ａ）の後の定常状態を示している。
【００９２】
図１６（ａ）に示されるように、消去動作時には、制御ゲート電極を０Ｖとして、基板に＋１３Ｖを印加する。電圧を印加した瞬間のフローティングゲート電極２２は＋５．５Ｖとなる。これによって、トンネル誘電体膜２３に生じる電界は１３．６ＭＶ／ｃｍとなり、ゲート誘電体膜２１に生じる電界は８．０ＭＶ／ｃｍとなる。この例でも、トンネル誘電体膜２３に生じる電界が１０ＭＶ／ｃｍ以上であり、制御ゲート電極２４からフローティングゲート電極２２へと電子を注入することが可能となる。トンネル誘電体膜２３に生じる電界によってフローティングゲート電極２２への電子の注入が行われ、トンネル誘電体膜２３に生じる電界が緩和されていき、図１６（ｂ）に示される定常状態へと移行する。このとき、フローティングゲート電極の電位は４．２Ｖとなる結果、トンネル誘電体膜に生じる電界は１０．８ＭＶ／ｃｍとなり、ゲート誘電体膜に生じる電界は１０ＭＶ／ｃｍとなる。その結果、しきい値電圧Ｖthを＋３Ｖまで消去することができる。
【００９３】
また、図１７（ａ）に示されるように、書き込み動作時には基板電位を０Ｖにとり、非選択ビットの制御ゲート電極２４Ｎに＋４ＶのＶpassを印加し、選択ビットの制御ゲート電極２４Ｓに＋１３Ｖの書き込み電圧Ｖpgmを印加する。電圧を印加した瞬間の選択ビットと非選択ビットのフローティングゲート電極２２Ｓ，２２Ｎの電位はそれぞれ＋６．２Ｖと＋１．０Ｖである。このような電圧の配分によって、選択ビットの曲率を有するトンネル誘電体膜２３Ｓには、選択ビットで１６．９ＭＶ／ｃｍの電界が生じ、フローティングゲート電極２２Ｓから制御ゲート電極２４Ｓへと電子が抜き取られることになる。フローティングゲート電極２２Ｓから制御ゲート電極２４Ｓへの電子の引き抜きによって、トンネル誘電体膜２３Ｓの電界が緩和されていき、図１７（ｂ）に示される定常状態へと移行する。
【００９４】
図１７（ｂ）に示される定常状態では、選択ビットのフローティングゲート電極２２Ｓの電位は＋８．３Ｖとなる。このような電圧配分によって、選択ビットのトンネル誘電体膜２３Ｓに生じる電界は１１．７ＭＶ／ｃｍとなる。この電界は、トンネル誘電体膜２３Ｓにトンネル電流を流すことができる大きさとなっている。これによって、選択ビットの閾値電圧を−５Ｖまで書き込むことができる。
【００９５】
また、電圧印加時と定常状態時の選択ビットのゲート誘電体膜２１Ｓに生じる電界は、それぞれ７．０ＭＶ／ｃｍ，９．４ＭＶ／ｃｍであり、これは半導体基板１１とフローティングゲート電極２２Ｓとの間で電子のやり取りが行われない条件を満たしている。さらに、最も電界が厳しい＋３Ｖまで消去された隣接する非選択ビットのフローティングゲート電極２２Ｎと選択ビットの制御ゲート電極２４Ｓとの間の電界は、６．３ＭＶ／ｃｍよりも小さく、選択ビットの制御ゲート電極２４Ｓに印加される電圧によって非選択ビットのフローティングゲート電極２２Ｎに誤書き込みが生じない電界とすることができる。また、選択ビットの制御ゲート電極２４Ｓと隣接する非選択ビットの制御ゲート電極２４Ｎとの間の電界は、４．７ＭＶ／ｃｍであり、両者間にリーク電流が流れない電界に抑制することができる。
【００９６】
さらに、図１７（ａ）の電圧印加時において、非選択ビットのトンネル誘電体膜２３Ｎに生じる電界は７．４ＭＶ／ｃｍである。これによって、電圧印加時に、非選択ビットでフローティングゲート電極２２Ｎの電圧が変動してしまうことを抑制することができる。以上のように、第３の実施形態の構造の不揮発性半導体記憶装置でも、記憶装置として動作することが分かる。
【００９７】
第３の実施形態によれば、ハーフピッチが２０ｎｍ程度の比較的大きな不揮発性半導体記憶装置でも、ワード線方向に隣接する２個のメモリセルＭＴを対にすることでフローティングゲート電極２２間の距離を縮め、他の対とのフローティングゲート電極２２との間の距離を広くすることで、対の中のフローティングゲート電極２２間の領域の制御ゲート電極２４に、曲率の小さい電子注入用の尖端部２６を形成することができるという効果を、第１の実施形態の効果に加えて得ることができる。
【００９８】
（第４の実施形態）
第１〜第３の実施形態では、トンネル誘電体膜の形状を変えて、電界集中を作り出すことによって、書き込み／消去特性の改善を行う例を示したが、第４の実施形態では、トンネル誘電体膜の構造を変えることで、さらに書き込み／消去特性を改善する場合について説明する。
【００９９】
図１８は、第４の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。この図１８に示される不揮発性半導体記憶装置は、基本的な構造は第１の実施形態の図２に示されるものと同じであるが、トンネル誘電体膜２３の構造が第１の実施形態と異なっている。図１８（ａ）では、トンネル誘電体膜２３は、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）で用いられるような、たとえば３．５ｎｍの厚さのＳｉＯ膜２３１／２ｎｍの厚さのＳｉＮ膜２３２／１．５ｎｍの厚さのＳｉＯ膜２３３が順に積層されたＯＮＯ構造となっている。
【０１００】
また、図１８（ｂ）では、トンネル誘電体膜２３は、たとえば厚さ４．５ｎｍのＳｉＯ膜２３５と厚さ１ｎｍのＳｉＯ膜２３７との間に、１ｎｍ程度の径を有するシリコンの微結晶２３６が挟み込まれた、シリコンナノクリスタルトンネル構造を有している。
【０１０１】
図１９は、トンネル誘電体膜の電流−電界特性の一例を示す図である。この図で、横軸はトンネル誘電体膜にかかる電界（Electric  Field）を示し、縦軸はトンネル誘電体膜に流れる電流密度（Current  Density）を示している。また、ここでは、トンネル誘電体膜２３として、ＳｉＯ膜のみを用いたもの、図１８（ａ）のＯＮＯ構造を用いたもの、図１８（ｂ）のシリコンナノクリスタルトンネル構造を用いたものについての電流−電界特性を示している。
【０１０２】
図１９に示されるように、トンネル誘電体膜２３としてＳｉＯ膜を用いたものに比して、ＯＮＯ構造やシリコンナノクリスタルトンネル構造を用いたものの方が、同じ電流密度が低い電界で得られる。つまり、ＳｉＯ膜を用いたものに比してさらに低い電界での書き込み／消去動作が可能になるという効果を有する。
【０１０３】
なお、動作電圧の低減にはゲート誘電体膜２１の薄膜化によって、トンネル誘電体膜２３に電界を集中させることも有効であるが、この場合には、チャネルの制御性の低下とトレードオフの関係になる。
【０１０４】
第４の実施形態によれば、第１〜第３の実施形態の構造で、トンネル誘電体膜２３としてＯＮＯ構造やシリコンナノクリスタルトンネル構造を用いるようにしたので、トンネル誘電体膜２３としてＳｉＯ膜を用いる場合に比してさらに低い電界でトンネル電流を流すことができるという効果を有する。
【符号の説明】
【０１０５】
１１…半導体基板、１２，１２Ｎ，１２Ｗ…素子分離絶縁膜、１２ａ…素子分離溝、２０…積層ゲート構造、２１，２１Ｈ，２１Ｓ…ゲート誘電体膜、２２，２２Ｎ，２２Ｓ…フローティングゲート電極、２２Ａ、２４Ａ，２４Ｂ…Ｎ型多結晶シリコン膜、２３，２３Ｎ，２３Ｓ…トンネル誘電体膜、２４，２４Ｎ，２４Ｓ…制御ゲート電極、２４Ｃ…金属シリサイド膜、２５，２６…尖端部、３１…開口、３２…マスク膜、３３，３４…シリコン酸化膜、３５…バリア窒化膜、３６…層間絶縁膜、２３１，２３３，２３５，２３７…ＳｉＯ膜、２３２…ＳｉＮ膜、２３６…微結晶。
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９−１】
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【図９−２】
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【図９−３】
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【図９−４】
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【図９−５】
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【図９−６】
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【図９−７】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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