(57)【要約】【課題】低ゲート容量を実現する半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、第１導電形ベース層と、第１導電形ベース層の上に設けられた第２導電形ベース層と、ゲート絶縁膜と、ゲート絶縁膜に隣接して第２導電形ベース層の表面に選択的に設けられた第１導電形ソース層と、トレンチ内におけるゲート絶縁膜の内側に設けられたゲート電極と、主電極とを備えた。ゲート絶縁膜は第２導電形ベース層の表面から第１導電形ベース層に達するトレンチの側壁に設けられた。主電極は、第２導電形ベース層の表面上及び第１導電形ソース層の表面上に設けられると共に、トレンチ内におけるゲート電極及び第２導電形ベース層よりも深い位置に設けられた。主電極は、第２導電形ベース層及び第１導電形ソース層と電気的に接続された。【選択図】図１
2012064641.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形ベース層と、
前記第１導電形ベース層の上に設けられた第２導電形ベース層と、
前記第２導電形ベース層の表面から前記第１導電形ベース層に達するトレンチの側壁に設けられたゲート絶縁膜と、
前記ゲート絶縁膜に隣接して前記第２導電形ベース層の表面に選択的に設けられた第１導電形ソース層と、
前記トレンチ内における前記ゲート絶縁膜の内側に設けられたゲート電極と、
前記第２導電形ベース層の表面上及び前記第１導電形ソース層の表面上に設けられると共に、前記トレンチ内における前記ゲート電極及び前記第２導電形ベース層よりも深い位置に設けられ、前記第２導電形ベース層及び前記第１導電形ソース層と電気的に接続された主電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記主電極は、
前記第２導電形ベース層の表面上、前記第１導電形ソース層の表面上及び前記トレンチの上に設けられた表面電極と、
前記トレンチの上の前記表面電極から、前記ゲート電極よりも深い位置まで前記トレンチ内を深さ方向に延びる埋め込み電極と、
を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
一対の前記ゲート電極が前記トレンチ内に設けられ、
前記埋め込み電極は、前記一対のゲート電極間に設けられたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１導電形ベース層上における隣り合う前記トレンチ間に設けられ、電気的にフローティング状態の第２導電形ダミー層をさらに備えたことを特徴とする請求項２記載の半導体装置。
【請求項５】
前記ゲート電極は、前記第１導電形ソース層と前記埋め込み電極との間に設けられ、
前記埋め込み電極は、前記ゲート電極と前記第２導電形ダミー層との間に設けられたことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記主電極は、
前記第２導電形ベース層の表面上及び前記第１導電形ソース層の表面上に設けられた表面電極と、
前記トレンチ内における前記ゲート電極の下に、絶縁膜を介して設けられた埋め込み電極と、
を有することを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第１導電形ベース層上における隣り合う前記トレンチ間に設けられ、電気的にフローティング状態の第２導電形ダミー層をさらに備えたことを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第２導電形ダミー層は、前記第２導電形ベース層よりも深いことを特徴とする請求項４〜５、７のいずれか１つに記載の半導体装置。
【請求項９】
前記トレンチは、前記第２導電形ベース層と前記第２導電形ダミー層とを分離することを特徴とする請求項４〜５、７〜８のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
トレンチゲート構造を有する縦型ＩＧＢＴ（Insulated Gate Bipolar Transistor）において、ゲート電極に、エミッタ電極に対して正のバイアスを印加するとＰ形ベース層におけるゲート絶縁膜との境界付近に反転層が形成され、電子がＮ形ベース層に注入される。そして、コレクタ側から正孔がＮ形ベース層に注入されオン状態となる。注入された正孔は、Ｎ形ベース層を走行しＰ形ベース層に流れ込む。このような構造において、Ｐ形ダミー層のような正孔が流れない領域を形成すると、Ｎ形ベース層におけるエミッタ電極側に正孔が蓄積され、電子の注入が促進される効果が報告されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２７７７９２号公報
【非特許文献】
【０００４】
【非特許文献１】”A 4500V Injection Enhanced Insulated Gate Bipolar Transistor(IEGT) Oparating in a Mode Similar to a Thyristor”, M. Kitagawa et al., IEEE IEDM Technical Digest(1993), pp.679-682.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
低ゲート容量を実現する半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置は、第１導電形ベース層と、第２導電形ベース層と、ゲート絶縁膜と、第１導電形ソース層と、ゲート電極と、主電極と、を備えている。前記第２導電形ベース層は、前記第１導電形ベース層の上に設けられている。前記ゲート絶縁膜は、前記第２導電形ベース層の表面から前記第１導電形ベース層に達するトレンチの側壁に設けられている。前記第１導電形ソース層は、前記ゲート絶縁膜に隣接して前記第２導電形ベース層の表面に選択的に設けられている。前記ゲート電極は、前記トレンチ内における前記ゲート絶縁膜の内側に設けられている。前記主電極は、前記第２導電形ベース層の表面上及び前記第１導電形ソース層の表面上に設けられると共に、前記トレンチ内における前記ゲート電極及び前記第２導電形ベース層よりも深い位置に設けられている。前記主電極は、前記第２導電形ベース層及び前記第１導電形ソース層と電気的に接続されている。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る半導体装置の模式断面図。
【図２】第１実施形態に係る半導体装置の模式平面図。
【図３】第１実施形態に係る半導体装置の製造方法を示す模式断面図。
【図４】第１実施形態に係る半導体装置の製造方法を示す模式断面図。
【図５】第１実施形態に係る半導体装置の製造方法を示す模式断面図。
【図６】第２実施形態に係る半導体装置の模式断面図。
【図７】図６におけるＡ−Ａ断面図。
【図８】第２実施形態に係る半導体装置の製造方法を示す模式断面図。
【図９】第２実施形態に係る半導体装置の製造方法を示す模式断面図。
【図１０】第３実施形態に係る半導体装置の模式断面図。
【図１１】第４実施形態に係る半導体装置の模式断面図。
【図１２】第５実施形態に係る半導体装置の模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。以下の実施形態では第１導電形をＮ形、第２導電形をＰ形として説明するが、第１導電形をＰ形、第２導電形をＮ形としてもよい。また、半導体としてはシリコンが用いられる。あるいは、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。
【０００９】
本実施形態に係る半導体装置は、半導体層（または基板）における一方の主面側に設けられた第１の主電極と、他方の主面側に設けられた第２の主電極との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。以下の実施形態では、半導体装置として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を例に挙げるが、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）であってもよい。ＭＯＳＦＥＴの場合、以下に説明するＰ＋形のコレクタ層１１を、Ｎ＋形のドレイン層に置き換えればよい。
【００１０】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の模式断面図である。  
図２は、同半導体装置におけるエミッタ側の平面レイアウトを例示する模式図である。
【００１１】
半導体層は、Ｐ＋形のコレクタ層１１と、Ｎ形ベース層１２と、Ｐ形ベース層１３と、Ｎ＋形のソース層１４とを含む。コレクタ層１１は、Ｐ形ベース層１３よりもＰ形不純物濃度が高い。ソース層１４は、Ｎ形ベース層１２よりもＮ形不純物濃度が高い。
【００１２】
Ｎ形ベース層１２は、コレクタ層１１上に設けられている。Ｐ形ベース層１３は、Ｎ形ベース層１２上に設けられている。ソース層１４は、Ｐ形ベース層１３の表面に選択的に設けられている。
【００１３】
それら半導体層の表面側には、複数のトレンチｔが形成されている。トレンチｔは、Ｐ形ベース層１３の表面からＮ形ベース層１２に達する。すなわち、トレンチｔはＰ形ベース層１３を貫通し、トレンチｔの底部がＮ形ベース層１２内に位置する。
【００１４】
トレンチｔの側壁及び底部には、絶縁膜１６が設けられている。絶縁膜１６のうち特にトレンチｔの側壁に設けられた絶縁膜をゲート絶縁膜１６ａとする。
【００１５】
ソース層１４は、トレンチｔの側壁に隣接している。すなわち、ソース層１４は、ゲート絶縁膜１６ａに隣接している。一つのトレンチｔの幅方向の両側に隣接して、一対のソース層１４が設けられている。
【００１６】
トレンチｔ内には、ゲート電極１５が設けられている。ゲート電極１５は、トレンチｔ内におけるゲート絶縁膜１６ａの内側に設けられている。一つのトレンチｔ内には、トレンチｔの幅方向に離間した一対のゲート電極１５が設けられている。ゲート電極１５の底部は、Ｐ形ベース層１３よりも深い位置であって、Ｐ形ベース層１３とＮ形ベース層１２との境界面（ＰＮ接合面）付近に位置する。ゲート電極１５は、ゲート絶縁膜１６ａを介在させて、Ｐ形ベース層１３に対向している。
【００１７】
コレクタ層１１におけるＮ形ベース層１２が設けられた面の反対側の面には、コレクタ電極２１が設けられている。コレクタ層１１は、コレクタ電極２１とオーミック接触し、コレクタ電極２１と電気的に接続している。
【００１８】
Ｐ形ベース層１３の表面上及びソース層１４の表面上には、エミッタ電極２４が設けられている。エミッタ電極２４は、ソース層１４及びＰ形ベース層１３と電気的に接続している。エミッタ電極２４は、表面電極２３と埋め込み電極２２とを有する。
【００１９】
表面電極２３は、Ｐ形ベース層１３の表面上及びソース層１４の表面上に設けられている。表面電極２３は、ソース層１４の表面とオーミック接触し、ソース層１４と電気的に接続されている。Ｐ形ベース層１３における表面電極２３と接触する表面は比較的Ｐ形不純物濃度が高く、その表面に表面電極２３がオーミック接触している。したがって、Ｐ形ベース層１３も表面電極２３と電気的に接続している。
【００２０】
表面電極２３は、トレンチｔの上にも設けられている。トレンチｔ内において表面電極２３の下に、埋め込み電極２２が設けられている。埋め込み電極２２は、トレンチｔ内における一対のゲート電極１５の間に設けられている。埋め込み電極２２の上端部は、表面電極２３とつながっている。埋め込み電極２２は、表面電極２３から、ゲート電極１５よりも深い位置まで、トレンチｔ内を深さ方向に延びている。埋め込み電極２２の底部は、Ｐ形ベース層１３及びゲート電極１５の底部よりも深い位置にある。
【００２１】
ゲート電極１５と埋め込み電極２２が、１つのトレンチｔ内に設けられている。埋め込み電極２２とゲート電極１５との間には絶縁膜１６が設けられている。ゲート電極１５と表面電極２３との間にも絶縁膜１６が設けられている。さらに、トレンチｔ内におけるゲート電極１５の下方及び埋め込み電極２２の下方にも絶縁膜１６が設けられている。
【００２２】
図２に示すように、ソース層１４、トレンチｔ、ゲート電極１５及び埋め込み電極２２は、例えばストライプ状の平面パターンで形成されている。
【００２３】
ゲート電極１５の一部は、上方に引き出されて、図示しないゲート配線と接続されている。例えば図２の平面視で、ゲート電極１５の長手方向の端部が上方に引き出されて、ゲート配線と接続されている。
【００２４】
コレクタ電極２１及び表面電極２３は、例えば金属材料からなる。埋め込み電極２２及びゲート電極１５は、不純物が添加され導電性を有する半導体材料（例えば多結晶シリコン）からなる。あるいは、埋め込み電極２２及びゲート電極１５として、金属を用いてもよい。
【００２５】
相対的に、コレクタ電極２１に高電位、エミッタ電極２４に低電位が印加された状態で、ゲート電極１５に所望のゲート電位が印加されると、Ｐ形ベース層１３におけるゲート絶縁膜１６ａとの界面付近に反転層（チャネル）が形成される。例えば、グランド電位または負電位のエミッタ電位に対して正電位がゲート電極１５に印加される。コレクタ電極２１には、ゲート電位よりも高い正電位が印加される。
【００２６】
これにより、電子がソース層１４からチャネルを介してＮ形ベース層１２に注入され、オン状態となる。このときさらに、コレクタ層１１から正孔がＮ形ベース層１２に注入される。Ｎ形ベース層１２に注入された電子は、コレクタ層１１を通ってコレクタ電極２１へと流れる。Ｎ形ベース層１２に注入された正孔は、Ｐ形ベース層１３を通って表面電極２３へと流れる。ＩＧＢＴでは、オン状態のとき、正孔がコレクタ層１１からＮ形ベース層１２に注入され、伝導度変調が生じ、Ｎ形ベース層１２の抵抗が低減する。
【００２７】
本実施形態では、エミッタ電極２４の一部であり、エミッタ電位が与えられる埋め込み電極２２が、トレンチｔ内におけるゲート電極１５よりも下方に存在する。すなわち、エミッタ電極２４の一部が、ゲート電極１５よりもコレクタ電極２１側に存在する。
【００２８】
このため、ゲート・コレクタ間容量を低減でき、ゲート電位の制御性、すなわちスイッチング制御性が向上する。具体的には、ゲート・コレクタ間容量に起因するスイッチング速度の低下を抑制できる。また、ゲート駆動回路の電流容量を低減できる。
【００２９】
次に、図３（ａ）〜図５（ｄ）を参照して、本実施形態に係る半導体装置の製造方法について説明する。
【００３０】
Ｎ形ベース層１２を形成した後（図３（ａ））、その表面側にＰ形ベース層１３を形成する（図３（ｂ））。さらに、Ｐ形ベース層１３の表面にソース層１４を形成する（図３（ｃ））。
【００３１】
この後、図３（ｄ）に示すように、ソース層１４の表面からＮ形ベース層１２に達するトレンチｔを形成する。トレンチｔを形成した後、図４（ａ）に示すように、トレンチｔの側壁及び底部に絶縁膜１６を形成する。その絶縁膜１６の内側には空洞が形成されるようにする。そして、その空洞に埋め込み電極２２を埋め込む（図４（ｂ））。なお、先にトレンチｔを形成してから、Ｐ形ベース層１３とソース層１４を形成してもよい。
【００３２】
この後、半導体層表面上の絶縁膜及び電極材を除去し（図４（ｃ））、埋め込み電極２２の上面を絶縁膜１６で覆う（図４（ｄ））。
【００３３】
その後、図５（ａ）に示すように、トレンチｔの側壁と埋め込み電極２２との間の絶縁膜１６に第２のトレンチｔ２を形成し、その第２のトレンチｔ２内にゲート電極１５を埋め込む（図５（ｂ））。第２のトレンチｔ２は、トレンチｔよりも幅が狭く、且つ浅い。
【００３４】
この後、図５（ｃ）〜（ｄ）に示すように、半導体層表面上のゲート電極材を除去し、ゲート電極１５の上に絶縁膜１６を形成し、さらに埋め込み電極２２の上面を露出させる。そして、ソース層１４表面上、Ｐ形ベース層１３表面上、および埋め込み電極２２表面上に、エミッタ電極の表面電極２３を形成する。
【００３５】
（第２実施形態）
図６は、第２実施形態に係る半導体装置の模式断面図である。  
図７は、図６におけるＡ−Ａ断面図である。
【００３６】
本実施形態においても、トレンチｔはＰ形ベース層１３を貫通し、トレンチｔの底部がＮ形ベース層１２内に位置する。トレンチｔの側壁及び底部には、絶縁膜１６が設けられている。一対のソース層１４が、トレンチｔを挟んで、ゲート絶縁膜１６ａに隣接している。
【００３７】
本実施形態は、トレンチｔ内部の構造が、第１実施形態と異なる。
【００３８】
トレンチｔ内には、ゲート電極３５が設けられている。ゲート電極３５は、トレンチｔ内におけるゲート絶縁膜１６ａの内側に設けられている。ゲート電極３５の底部は、Ｐ形ベース層１３よりも深い位置であって、Ｐ形ベース層１３とＮ形ベース層１２との境界面（ＰＮ接合面）付近に位置する。ゲート電極３５は、ゲート絶縁膜１６ａを介在させて、Ｐ形ベース層１３に対向している。
【００３９】
エミッタ電極２６は、表面電極２３と埋め込み電極２５とを有する。
【００４０】
表面電極２３は、Ｐ形ベース層１３の表面上及びソース層１４の表面上に設けられ、Ｐ形ベース層１３及びソース層１４と電気的に接続されている。
【００４１】
埋め込み電極２５は、トレンチｔ内におけるゲート電極３５よりも下に設けられている。埋め込み電極２５は、Ｐ形ベース層１３及びゲート電極１５よりも深い位置にある。
【００４２】
埋め込み電極２５及びゲート電極３５は、不純物が添加され導電性を有する半導体材料（例えば多結晶シリコン）からなる。あるいは、埋め込み電極２５及びゲート電極３５として、金属を用いてもよい。
【００４３】
ゲート電極３５と埋め込み電極２５が、１つのトレンチｔ内に設けられている。埋め込み電極２５とゲート電極３５との間には絶縁膜１６が設けられている。ゲート電極３５と表面電極２３との間にも絶縁膜１６が設けられている。埋め込み電極２５の側面とトレンチｔの側壁との間、および埋め込み電極２５とトレンチｔの底面との間にも絶縁膜１６が設けられている。
【００４４】
図７に示すように、埋め込み電極２５の一部２５ａが、上方に引き出されて表面電極２３と接続している。トレンチｔの一部にはゲート電極３５が設けられていない。その部分で、表面電極２５の一部２５ａがトレンチｔ内を深さ方向に延びている。これにより、埋め込み電極２５にも、表面電極２３に与えられるエミッタ電位が与えられる。
【００４５】
また、ゲート電極３５の一部は、上方に引き出されて、ゲート配線６０に接続している。ゲート配線６０は、Ｐ形ベース層１３の表面上に、表面電極２３に対して離間して設けられている。表面電極２３とゲート配線６０との間には、絶縁膜６５が介在している。
【００４６】
本実施形態においても、相対的に、コレクタ電極２１に高電位、エミッタ電極２６に低電位が印加された状態で、ゲート電極３５に所望のゲート電位が印加されると、Ｐ形ベース層１３におけるゲート絶縁膜１６ａとの界面付近に反転層（チャネル）が形成される。これにより、電子がソース層１４からチャネルを介してＮ形ベース層１２に注入され、オン状態となる。このときさらに、コレクタ層１１から正孔がＮ形ベース層１２に注入され、Ｎ形ベース層１２の抵抗が低減する。
【００４７】
本実施形態においても、エミッタ電極２６の一部であり、エミッタ電位が与えられる埋め込み電極２５が、トレンチｔ内におけるゲート電極３５よりも下方に存在する。すなわち、エミッタ電極２６の一部が、ゲート電極３５よりもコレクタ電極２１側に存在する。
【００４８】
このため、ゲート・コレクタ間容量を低減でき、ゲート電位の制御性、すなわちスイッチング制御性が向上する。具体的には、ゲート・コレクタ間容量に起因するスイッチング速度の低下を抑制できる。また、ゲート駆動回路の電流容量を低減できる。
【００４９】
次に、図８（ａ）〜図９（ｄ）を参照して、本実施形態に係る半導体装置の製造方法について説明する。
【００５０】
トレンチｔを形成するまでは、上記実施形態と同様に、図３（ａ）〜（ｄ）の工程が進められる。あるいは、先にトレンチｔを形成してから、Ｐ形ベース層１３とソース層１４を形成してもよい。
【００５１】
トレンチｔを形成した後、そのトレンチｔの底面及び底部の側壁に絶縁膜１６を形成し（図８（ａ））、その絶縁膜１６の内側に埋め込み電極２５を埋め込む（図８（ｂ））。
【００５２】
この後、トレンチｔの底部以外の埋め込み電極２５を除去し（図８（ｃ））、さらに、埋め込み電極２５上の絶縁膜１６を除去する（図８（ｄ））。
【００５３】
この後、埋め込み電極２５上に絶縁膜１６を形成し、さらに埋め込み電極２５よりも上のトレンチｔの側壁にゲート絶縁膜１６ａを形成する（図９（ａ））。そして、ゲート絶縁膜１６ａの内側に、ゲート電極３５を埋め込む（図９（ｂ））。
絶縁膜１６とゲート絶縁膜１６ａの厚みは、同じでもよいし、異なっていてもよい。ゲート絶縁膜１６ａの厚みが絶縁膜１６よりも薄いと、ＭＯＳ特性が改善する。また、絶縁膜１６の厚みがゲート絶縁膜１６ａよりも厚いとゲート容量を小さくすることができる。
【００５４】
この後、図９（ｃ）〜（ｄ）に示すように、トレンチｔ外のゲート電極材を除去し、ソース層１４表面上及びＰ形ベース層１３表面上の絶縁膜を除去し、トレンチｔ内のゲート電極３５上に絶縁膜１６を形成する。そして、ソース層１４表面上およびＰ形ベース層１３表面上に、エミッタ電極の表面電極２３を形成する。
【００５５】
本実施形態では、トレンチｔ内に別のトレンチをさらに形成する工程が不要である。
【００５６】
（第３実施形態）
図１０は、第３実施形態に係る半導体装置の模式断面図である。
【００５７】
本実施形態の半導体層は、Ｐ＋形のコレクタ層１１と、Ｎ形ベース層１２と、Ｐ形ベース層１３と、Ｎ＋形のソース層１４と、Ｐ形ダミー層３３とを含む。コレクタ層１１は、Ｐ形ベース層１３及びＰ形ダミー層３３よりもＰ形不純物濃度が高い。ソース層１４は、Ｎ形ベース層１２よりもＮ形不純物濃度が高い。
【００５８】
Ｎ形ベース層１２は、コレクタ層１１上に設けられている。Ｐ形ベース層１３は、Ｎ形ベース層１２上に設けられている。Ｐ形ダミー層３３も、Ｎ形ベース層１２上に設けられている。Ｐ形ベース層１３とＰ形ダミー層３３は、ほぼ同じ深さを有する。ソース層１４は、Ｐ形ベース層１３の表面に選択的に設けられている。ソース層１４は、Ｐ形ダミー層３３には設けられていない。
【００５９】
それら半導体層の表面側には、複数のトレンチｔが形成されている。トレンチｔは、Ｐ形ベース層１３及びＰ形ダミー層３３の表面からＮ形ベース層１２に達する。トレンチｔの底部は、Ｎ形ベース層１２内に位置する。トレンチｔは、Ｐ形ベース層１３と、Ｐ形ダミー層３３とを分離する。Ｎ形ベース層１２上には、隣り合うトレンチｔ間にＰ形ベース層１３が設けられた領域と、隣り合うトレンチｔ間にＰ形ダミー層３３が設けられた領域とが存在する。
【００６０】
トレンチｔの側壁及び底部には、絶縁膜１６が設けられている。特に、トレンチｔにおいてＰ形ベース層１３に隣接する側壁に形成された絶縁膜を、ゲート絶縁膜１６ａとする。
【００６１】
ソース層１４は、トレンチｔの側壁に隣接している。すなわち、ソース層１４は、ゲート絶縁膜１６ａに隣接している。
【００６２】
トレンチｔ内には、ゲート電極１５が設けられている。ゲート電極１５は、トレンチｔ内におけるゲート絶縁膜１６ａの内側に設けられている。ゲート電極１５の底部は、Ｐ形ベース層１３よりも深い位置であって、Ｐ形ベース層１３とＮ形ベース層１２との境界面（ＰＮ接合面）付近に位置する。ゲート電極１５は、ゲート絶縁膜１６ａを介在させて、Ｐ形ベース層１３に対向している。
【００６３】
Ｐ形ベース層１３の表面上及びソース層１４の表面上には、エミッタ電極２４が設けられている。エミッタ電極２４は、ソース層１４及びＰ形ベース層１３と電気的に接続している。エミッタ電極２４は、表面電極２３と埋め込み電極２２とを有する。
【００６４】
表面電極２３は、Ｐ形ベース層１３の表面上及びソース層１４の表面上に設けられている。表面電極２３は、ソース層１４の表面とオーミック接触し、ソース層１４と電気的に接続されている。Ｐ形ベース層１３における表面電極２３と接触する表面は比較的Ｐ形不純物濃度が高く、その表面に表面電極２３がオーミック接触している。したがって、Ｐ形ベース層１３も表面電極２３と電気的に接続している。
【００６５】
表面電極２３は、トレンチｔの上にも設けられている。トレンチｔ内において表面電極２３の下に、埋め込み電極２２が設けられている。埋め込み電極２２の上端部は、表面電極２３とつながっている。埋め込み電極２２は、表面電極２３から、ゲート電極１５よりも深い位置まで、トレンチｔ内を深さ方向に延びている。埋め込み電極２２の底部は、Ｐ形ベース層１３及びゲート電極１５の底部よりも深い位置にある。
【００６６】
ゲート電極１５は、ソース層１４と埋め込み電極２２との間、およびＰ形ベース層１３と埋め込み電極２２との間に設けられている。埋め込み電極２２は、ゲート電極１５とＰ形ダミー層３３との間に設けられている。
【００６７】
ゲート電極１５と埋め込み電極２２が、１つのトレンチｔ内に設けられている。埋め込み電極２２とゲート電極１５との間には絶縁膜１６が設けられている。ゲート電極１５と表面電極２３との間にも絶縁膜１６が設けられている。さらに、トレンチｔ内におけるゲート電極１５の下方及び埋め込み電極２２の下方にも絶縁膜１６が設けられている。
【００６８】
Ｐ形ダミー層３３は、いずれの電極とも接続されず、電気的にフローティング状態である。また、Ｐ形ダミー層３３には、Ｎ形領域が形成されていない。
【００６９】
本実施形態においても、相対的に、コレクタ電極２１に高電位、エミッタ電極２４に低電位が印加された状態で、ゲート電極１５に所望のゲート電位が印加されると、Ｐ形ベース層１３におけるゲート絶縁膜１６ａとの界面付近に反転層（チャネル）が形成される。
【００７０】
これにより、電子がソース層１４からチャネルを介してＮ形ベース層１２に注入され、オン状態となる。このときさらに、コレクタ層１１から正孔がＮ形ベース層１２に注入される。Ｎ形ベース層１２に注入された電子は、コレクタ層１１を通ってコレクタ電極２１へと流れる。Ｎ形ベース層１２に注入された正孔は、Ｐ形ベース層１３を通って表面電極２３へと流れる。
【００７１】
本実施形態においても、エミッタ電極２４の一部であり、エミッタ電位が与えられる埋め込み電極２２が、トレンチｔ内におけるゲート電極１５よりも下方に存在する。すなわち、エミッタ電極２４の一部が、ゲート電極１５よりもコレクタ電極２１側に存在する。さらに、埋め込み電極２２によって、ゲート電極１５がＰ形ダミー層３３からシールドされている。
【００７２】
この結果、ゲート・コレクタ間容量を低減でき、ゲート電位の制御性、すなわちスイッチング制御性が向上する。具体的には、ゲート・コレクタ間容量に起因するスイッチング速度の低下を抑制できる。また、ゲート駆動回路の電流容量を低減できる。
【００７３】
Ｐ形ダミー層３３はエミッタ電極２４とつながっていない。このため、Ｎ形ベース層１２に注入された正孔はＰ形ベース層１３を通ってエミッタ電極２４の表面電極２３へと流れる。したがって、Ｐ形ダミー層３３には正孔が流れない。このような正孔が流れない領域を形成することで、Ｎ形ベース層１２におけるエミッタ側の部分に正孔が蓄積される。この正孔の蓄積は、Ｎ形ベース層１２への電子の注入を促進させる。この結果、オン電圧を低減できる。
【００７４】
Ｐ形ダミー層３３は、電気的にフローティングである。そのため、コレクタ電位と連動して、Ｐ形ダミー層３３の電位が変動しやすい。このＰ形ダミー層３３の電位変動は、ゲートのスイッチングに影響を与え得る。例えば、ゲート電極１５とＰ形ダミー層３３間に負性容量が生じることも起こり得る。
【００７５】
しかし、本実施形態では、埋め込み電極２２によって、ゲート電極１５がＰ形ダミー層３３からシールドされている。これにより、ゲート・コレクタ間の容量を低減でき、なおかつ、ゲート電極１５に対する、Ｐ形ダミー層３３の不安定な電位の影響も抑えることができる。この結果、Ｐ形ダミー層３３を設けることで低オン電圧化を実現しつつ、スイッチング制御性は損ねない。
【００７６】
Ｐ形ダミー層３３は、図３（ｂ）に示す工程の後に形成することができる。あるいは、Ｐ形ベース層１３よりも先に、Ｐ形ダミー層３３を形成してもよい。トレンチｔは、Ｐ形ベース層１３、Ｐ形ダミー層３３、ソース層１４を形成する前に形成してもよい。
【００７７】
（第４実施形態）
図６、７を参照して前述した第２実施形態の構造に、Ｐ形ダミー層３３を設けてもよい。この形態を、図１１に示す。
【００７８】
本実施形態においても、Ｎ形ベース層１２上には、隣り合うトレンチｔ間にＰ形ベース層１３が設けられた領域と、隣り合うトレンチｔ間にＰ形ダミー層３３が設けられた領域とが存在する。ソース層１４は、Ｐ形ベース層１３の表面に設けられている。
【００７９】
本実施形態においても、エミッタ電極２６の一部であり、エミッタ電位が与えられる埋め込み電極２５が、トレンチｔ内におけるゲート電極３５よりも下方に存在する。この結果、ゲート・コレクタ間容量を低減でき、ゲート電位の制御性、すなわちスイッチング制御性が向上する。
【００８０】
また、エミッタ電極２６とつながっていないＰ形ダミー層３３を設けることで、Ｎ形ベース層１２におけるエミッタ側の部分に正孔が蓄積される。この結果、Ｎ形ベース層１２への電子の注入が促進され、オン電圧を低減できる。
【００８１】
（第５実施形態）
図１２は、第５実施形態に係る半導体装置の模式断面図である。本実施形態の半導体装置は、図１０に示す第３実施形態の半導体装置と同じ要素を有する。ただし、本実施形態では、Ｐ形ダミー層３３がＰ形ベース層１３よりも深く設けられている。すなわち、Ｐ形ダミー層３３を、よりトレンチｔの底部に近づけている。
【００８２】
トレンチｔの底部の近くにＰ形ダミー層３３が存在することで、トレンチｔの底部への電気力線の集中を緩和することができる。すなわち、トレンチｔ底部への電界集中が緩和され、耐圧が向上する。
【００８３】
なお、本実施形態の構造を、第４実施形態に適用してもよい。すなわち、図１１に示す第４実施形態の構造において、Ｐ形ダミー層３３をＰ形ベース層１３よりも深くしてもよい。
【００８４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８５】
１１…コレクタ層、１２…Ｎ形ベース層、１３…Ｐ形ベース層、１４…ソース層、１５，３５…ゲート電極、１６…絶縁膜、１６ａ…ゲート絶縁膜、２１…コレクタ電極、２２，２５…埋め込み電極、２３…表面電極、２４，２６…エミッタ電極、３３…Ｐ形ダミー層、６０…ゲート配線、ｔ…トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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