(57)【要約】【課題】  半導体チップの歪みを抑制する半導体装置及びその製造方法を提供する。【解決手段】  実施形態に係る半導体装置では、基板を持つ。前記基板上には制御素子が設けられる。前記基板上に前記制御素子を覆うように接着層が設けられる。前記接着層上には第１の半導体チップが設けられる。前記第１の半導体チップの底面積が、前記制御素子の上面の面積よりも大きく、平面視において前記制御素子及び前記第１の半導体チップの一部が重なる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に第１の接着層を介して設けられた制御素子と、
前記基板上に前記制御素子を覆うように設けられた第２の接着層と、
前記第２の接着層上に設けられた第１の半導体チップと、
を備えた半導体装置であって、
前記第１の半導体チップの底面積が、前記制御素子の上面の面積よりも大きく、前記制御素子の外縁の少なくとも一辺が前記第１の半導体チップの外縁より突出していることを特徴とする半導体装置。
【請求項２】
少なくとも前記第１の半導体チップの外縁内における第１の接着層及び前記制御素子の体積に相当する前記第２の接着層が、前記第１の半導体チップの外縁外に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御素子の外縁の二辺が前記第１の半導体チップの外縁より突出していることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記基板と前記制御素子との間に第２の半導体チップが設けられたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
基板上に制御素子を形成し、
接着層が設けられた第１の半導体チップの裏面を前記制御素子の上面及び前記基板の表面に圧着する半導体装置の製造方法であって、
前記第１の半導体チップを圧着する際、前記第１の半導体チップの底面積が、前記制御素子の上面の面積よりも大きく、前記制御素子の外縁の少なくとも一辺が前記第１の半導体チップの外縁より突出することを特徴とする半導体装置の製造方法。
【請求項６】
基板上に第１の半導体チップを形成し、
前記第１の半導体チップ上に制御素子を形成し、
接着層が設けられた第２の半導体チップの裏面を前記制御素子の上面及び前記第１の半導体チップの表面に圧着する半導体装置の製造方法であって、
前記第１の半導体チップの底面積が、前記制御素子の上面の面積よりも大きく、前記制御素子の外縁の少なくとも一辺が前記第１の半導体チップの外縁より突出することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、複数の半導体チップを１つのパッケージに納めた半導体装置の開発が種々行われている。パッケージの小型化のため、半導体装置には、半導体チップが接着剤を介して積層した構造が用いられている。
【０００３】
積層構造の半導体装置において、下層に接着層が設けられた半導体チップを、半導体チップよりサイズの小さい制御素子上に積層することにより形成する場合がある。この場合、制御素子と半導体チップとの間の接着層を介して、制御素子上の半導体チップが歪むため、半導体チップの動作信頼性や半導体チップと接着層との接合の信頼性に影響するという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３６８１９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、半導体チップの歪みを抑制する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために実施形態に係る半導体装置は、基板を持つ。前記基板上には制御素子が設けられる。前記基板上に前記制御素子を覆うように接着層が設けられる。前記接着層上には第１の半導体チップが設けられる。前記第１の半導体チップの底面積が、前記制御素子の上面の面積よりも大きく、平面視において前記制御素子及び前記第１の半導体チップの一部が重なる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置を示す断面図。
【図２】第１の実施形態に係る半導体装置を示す平面図。
【図３】第１の実施形態に係る半導体装置を示す断面図。
【図４】第１の実施形態に係る半導体装置の製造方法を示す断面図。
【図５】第２の実施形態に係る半導体装置を示す断面図。
【図６】第２の実施形態に係る半導体装置を示す平面図。
【図７】第２の実施形態に係る半導体装置の製造方法を示す断面図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形
態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。また、実施の形態の説明における上下左右等方向を示す語は、後述する半田ボール１１が設けられる面側を下とした場合における相対的な方向を指す。従って、重力加速度方向を下とした場合の方向と異なる場合がある。
【０００９】
（第１の実施形態）
図１及び図３は、第１の実施形態に係る半導体装置１の断面図であり、図２は、第１の実施形態に係る半導体装置１を示す平面図である。ここに例示する半導体装置１は、所謂ＢＧＡ（Ball Grid Array）型の半導体パッケージに収容された半導体記憶装置である。
【００１０】
半導体チップ９は、例えば、ＮＡＮＤ型フラッシュメモリである。制御素子４は、例えばメモリコントローラであり、半導体チップ９の動作を制御する。
【００１１】
図１に示すように、半導体装置１は、基板２、基板２上に配置された制御素子４、及び制御素子４上に接着層８を介して設けられた半導体チップ９を備えている。基板２は、例えば多層配線を有するガラスエポキシ基板２が用いられる。
【００１２】
制御素子４は、裏面に設けられた接着層３を介して基板２の表面に実装されている。接着層３には、例えば熱硬化性のエポキシ樹脂が用いられる。接着層３の膜厚は、例えば１０μｍ程度であり、制御素子４の膜厚は、例えば３０μｍ程度である。制御素子４上には電極パッド５が設けられ、電極パッド５と基板２の表面に設けられた接続端子６とは、金属ワイヤ７により電気的に接続されている。
【００１３】
制御素子４を覆うように、接着層８が設けられる。接着層８は、制御素子４の一部、すなわち制御素子４の上面又は上面及び側面の一部を覆ってもよく、制御素子４の上面及び側面の全体を覆っていてもよい。
【００１４】
接着層８は、半導体チップ９の外縁内における接着層８及び制御素子４の体積に相当する接着層８が、半導体チップ９の外縁外に設けられてもよい。この場合、半導体チップ９外縁内における接着層８が、半導体チップ９の外縁外へ排出されているため、接着層８から半導体チップ９へ加わる応力が減少し、半導体チップ９の歪みが抑制される。
【００１５】
接着層８は、例えば半導体チップ９の裏面にダイアタッチフィルムを貼り付けたものを制御素子４に圧着したものである。接着層８は、例えばエポキシ樹脂を含み、接着層８の粘度は、例えば８０〜１６０℃において、１００〜１００００Ｐａ・Ｓである。接着層８の膜厚は、例えば４０〜１５０μｍである。
【００１６】
接着層８上には半導体チップ９が設けられる。半導体チップ９の底面積は、制御素子４の上面の面積よりも大きい。また、図２のように、半導体チップ９は、平面視において制御素子４の外縁の少なくとも一辺が、半導体チップ９の外縁を突出するように設けられる。図２のように、平面視において制御素子４の外縁の二辺が、半導体チップ９の外縁を突出している場合には、接着層８が半導体チップ９の外縁外に排出されやすく、半導体チップ９の歪みを抑制することができる。
【００１７】
半導体チップ９上に設けられた電極パッド５は、基板２の表面に設けられた接続端子６と金属ワイヤ７により接続されている。
【００１８】
図３のように、半導体チップ９上に、接着層１２を介して半導体チップ１３が設けられてもよい。半導体チップ１３は、図３に示すように、半導体チップ９及び半導体チップ１３上の電極パッド５を露出するように、階段状に水平方向に位置をずらして積層される。半導体チップ９及び半導体チップ１３の一層当たりの膜厚は、３０〜１００μｍ程度である。  
基板２上の接続端子６は、基板２の内部に形成された配線層（図示なし）を介して、基板２の裏面に設けられたはんだボール１１に電気的に接続されている。はんだボール１１は、外部回路に接続され、半導体チップ９及び制御素子４と外部回路とを電気的に接続する。
【００１９】
さらに、半導体チップ９及び制御素子４を覆うように封止樹脂１０が設けられ、半導体チップ９及び制御素子４は外界に対して封止されている。
【００２０】
以上により、第１の実施形態に係る半導体装置１が構成される。
【００２１】
次に、第１の実施形態に係る半導体装置１の製造方法について図４を参照して以下説明する。
【００２２】
図４（ａ）乃至（ｅ）は、第１の実施形態に係る半導体装置１の製造方法を示す断面図である。
【００２３】
まず、図４（ａ）に示すように、多層配線を含むガラスエポキシ樹脂を用いた基板２上に接着層３を介して制御素子４を積層する。例えば、接着層３と接着層３上に設けられた制御素子４を基板２上に圧着する。接着層３は、熱硬化性を有する例えばエポキシ樹脂が用いられる。その後、基板２を加熱し、接着層３を硬化させ、制御素子４を基板２上に固定する。
【００２４】
次に、図４（ｂ）に示すように、基板２上に設けられた接続端子６と制御端子上に設けられた電極パッド５とを接続する金属ワイヤ７を形成する。
【００２５】
次に、図４（ｃ）に示すように、制御素子４の上面の一部を覆うように、接着層８が設けられた半導体チップ９の裏面を制御素子４の上面及び基板２の表面に圧着する。このとき、制御素子４の外縁の少なくとも一辺が前記第１の半導体チップ９の外縁より突出するように圧着する。これにより、平面視において半導体チップ９の外縁内における接着層３及び制御素子４の体積に相当する接着層８が、半導体チップ９外縁外へ排出される。このため、接着層８から半導体チップ９へ加わる応力が減少し、半導体チップ９の歪みが抑制される。半導体チップ９の底面積は、制御素子４の上面の面積よりも大きい。
【００２６】
接着層８は、例えば、半導体チップ９が設けられた半導体ウェーハの裏面にＤＡＦ（Die Attach Film）を貼り付けることにより形成する。また、半導体ウェーハの裏面に熱硬化性の樹脂を含んだ接着剤を塗布し、乾燥させることにより形成してもよい。
【００２７】
接着層８は、粘度が低い例えば熱硬化性のエポキシ樹脂を用いる。接着層８が硬化される前の粘度は、例えば１００〜１００００Ｐａ・ｓであるものとし、硬化後の弾性率を、例えば１〜１０００ＭＰａとする。接着層８に粘度が低い樹脂を用いることにより、金属ワイヤ７の変形を防止することができる。その後、基板２を加熱し、接着層８を硬化させ、半導体チップ９を制御素子４上に固定する。
【００２８】
次に、図４（ｄ）のように、裏面に接着層１２を設けた半導体チップ１３を、半導体チップ９上に積層する。半導体チップ９及び半導体チップ１３上の電極パッド５を露出するように階段状に水平方向に位置をずらして積層する。
【００２９】
その後、基板２を加熱し、半導体チップ１３の裏面に形成された接着層１２を硬化させ、階段状に積層された半導体チップ１３を固定する。次いで、半導体チップ９上に設けられた電極パット５と接続端子６とを接続する金属ワイヤ７を形成する。
【００３０】
次に、図４（ｅ）のように、基板２上に制御素子４及び半導体チップ９を覆うように、封止樹脂１０を形成する。その後、基板２の裏面に、はんだボール１１を配設する。
【００３１】
以上により、図１に示す第１の実施形態に係る半導体装置１が形成される。
【００３２】
以上のように、本発明の第１の実施形態によれば、半導体チップ９は、平面視において制御素子４の外縁の少なくとも一辺が、半導体チップ９の外縁を突出するように設けられている。これにより、接着層８が半導体チップ９の外縁外に排出され、接着層８から半導体チップ９へ加わる応力が減少し、半導体チップ９の歪みが抑制される。
【００３３】
さらに、平面視において制御素子４の外縁の二辺が、半導体チップ９の外縁を突出している場合には、接着層８が半導体チップ９の外縁外に排出されやすく、半導体チップ９の歪みをさらに抑制することができる。
【００３４】
（第２の実施形態）
本発明の第２の実施形態による半導体装置１について図５及び図６を用いて説明する。この第２の実施形態の構成について図１の第１の実施形態の半導体装置１の構成と同一部分は同一符号で示し、その詳細な説明を省略する。
【００３５】
第１の実施形態と異なる点は、基板２上に接着層１４を介して半導体チップ１５が設けられ、半導体チップ１５上に接着層３を介して制御素子４が設けられている点である。図６のように、半導体チップ１５上に制御素子４が２つ設けられていてもよい。
【００３６】
本発明の第２の実施形態による半導体装置１の製造方法について図７を用いて説明する。
【００３７】
まず、図７（ａ）に示すように、多層配線を含むガラスエポキシ樹脂からなる基板２上に接着層１４を介して半導体チップ１５を積層する。例えば、接着層１４と接着層１４上に設けられた半導体チップ１５を基板２上に圧着する。接着層１４は、熱硬化性を有する例えばエポキシ樹脂が用いられる。その後、基板２を加熱し、接着層１４を硬化させ、半導体チップ１５を基板２上に固定する。その後、基板２上に設けられた接続端子６と半導体チップ１５上に設けられた電極パッド５とを接続する金属ワイヤ７を形成する。
【００３８】
次に、図７（ｂ）に示すように、半導体チップ１５上に接着層３を介して、制御素子４を積層する。例えば、接着層３と接着層３上に設けられた制御素子４を半導体チップ１５上に圧着する。接着層３は、熱硬化性を有する例えばエポキシ樹脂が用いられる。その後、基板２を加熱し、接着層３を硬化させ、制御素子４を半導体チップ１５上に固定する。次いで、基板２上に設けられた接続端子６と制御素子４上に設けられた電極パッド５とを接続する金属ワイヤ７を形成する。
【００３９】
次に、図７（ｃ）に示すように、制御素子４の上面の一部を覆うように、裏面に接着層８が設けられた半導体チップ９を圧着する。このとき、制御素子４の外縁の少なくとも一辺が前記第１の半導体チップ９の外縁より突出するように圧着する。半導体チップ９の底面積は、制御素子４の上面の面積よりも大きい。
【００４０】
接着層８は、粘度が低い例えば熱硬化性のエポキシ樹脂を用いる。接着層８が硬化される前の粘度は、例えば１〜１００００Ｐａ・ｓであるものとし、硬化後の弾性率を、例えば１〜１０００ＭＰａとする。平面視において半導体チップ９の外縁内における接着層３及び制御素子４の体積に相当する接着層８が、半導体チップ９外縁外へ排出される。これにより、接着層８から半導体チップ９へ加わる応力が減少し、半導体チップ９の歪みが抑制される。その後、基板２を加熱し、接着層８を硬化させ、半導体チップ９を制御素子４上に固定する。
【００４１】
次に、図７（ｄ）のように、裏面に接着層１２を設けた半導体チップ１３を、半導体チップ９上に積層してもよい。半導体チップ９及び半導体チップ１３上の電極パッド５を露出するように階段状に水平方向に位置をずらして積層する。
【００４２】
その後、基板２を加熱し、半導体チップ１３の裏面に設けられる接着層１２を硬化させ、階段状に積層された半導体チップ１３を固定する。次いで、半導体チップ９及び半導体チップ１３上に設けられた電極パット５と接続端子６とを接続する金属ワイヤ７を形成する。
【００４３】
次に、第１の実施形態と同様に、図４（ｅ）のように、基板２上に制御素子４、半導体チップ９及び半導体チップ１３を覆うように、封止樹脂１０を形成する。その後、基板２の裏面に、はんだボール１１を配設する。
【００４４】
以上により、第２の実施形態に係る半導体装置１が形成される。
【００４５】
なお、基板２上に設けられた接続端子６と制御素子４及び半導体チップ９上に設けられた電極パッド５とを接続する金属ワイヤ７は、基板２上に半導体チップ１５、半導体チップ９及び半導体チップ１３を積層した後に、一括して形成してもよい。
【００４６】
なお、本実施形態においては、基板２と制御素子４との間に、半導体チップ１５が１層あるという前提で説明したが、半導体チップ１５は２層以上形成されてもよい。
【００４７】
以上のように、本発明の第２の実施形態によれば、半導体チップ９は、平面視において制御素子４の外縁の少なくとも一辺が、半導体チップ９の外縁を突出するように設けられている。これにより、接着層８が半導体チップ９の外縁外に排出され、接着層８から半導体チップ９へ加わる応力が減少し、半導体チップ９の歪みが抑制される。
【００４８】
さらに、平面視において制御素子４の外縁の二辺が、半導体チップ９の外縁を突出している場合には、接着層８が半導体チップ９の外縁外に排出されやすく、半導体チップ９の歪みをさらに抑制することができる。
【００４９】
なお、上述した第１の実施形態及び第２の実施形態に係る半導体装置１は、複数の半導体チップ１３を積層した構造であるものとして説明したが、制御素子４上に１層だけ半導体チップ１３が設けられたものでもよい。
【００５０】
なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００５１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５２】
１…半導体装置
２…基板
３、８、１２、１４…接着層
４…制御素子
５…電極パッド
６…接続端子
７…金属ワイヤ
９、１３、１５…半導体チップ
１０…封止樹脂
１１…はんだボール
【図１】
2012216644.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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