(57)【要約】      （修正有）【課題】接続Ｃｈｉｐ数の変化に応じた負荷容量の変動を抑制する。【解決手段】並列動作要素１０ａは、ＩＯ信号を夫々送受信するための１つの第１ポート１２１および１つの第２ポート１２２と第１ポート１２１に受信したＩＯ信号を第２ポート１２２へ転送し、第２ポート１２２に受信したＩＯ信号を第１ポート１２１へ転送する転送系とを夫々備えるＣｈｉｐ０〜７と、第１ポート１２１と第２ポート１２２とを１対１接続して２つのＣｈｉｐ間でＩＯ信号を転送する１つ以上の転送路と、を備え、コントローラが備える第１ＩＯピン２０２と第１ポート１２１が１対１で接続されるＣｈｉｐ０を先頭としたデイジーチェーン状のＩＯ信号の転送経路を形成する。【選択図】図５
2012018639.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性の半導体メモリアレイ、前記半導体メモリアレイへのアクセスにかかるＩＯ信号を夫々送受信するための１つの第１ポートおよび１つ以上の第２ポート、ならびに前記第１ポートに受信したＩＯ信号を前記第２ポートへ転送し、前記第２ポートに受信したＩＯ信号を前記第１ポートへ転送する転送系、を夫々備える複数のメモリチップと、前記第１ポートと前記第２ポートとを１対１接続して２つのメモリチップ間でＩＯ信号を転送する１つ以上の転送路と、を備え、前記複数のメモリチップと前記転送路とが前記複数のメモリチップのうちの１つを先頭としたツリー状またはデイジーチェーン状のＩＯ信号の転送経路を形成している不揮発性半導体メモリと、
前記先頭のメモリチップが備える第１ポートと１対１接続されるコントローラポートを備え、前記コントローラポートを経由して前記不揮発性半導体メモリが備える夫々のメモリチップとの間でＩＯ信号を送受信するコントローラと、
を備えることを特徴とするメモリシステム。
【請求項２】
前記ＩＯ信号は、夫々前記コントローラが送信元となる読み出し要求および読み出し要求先アドレスと、前記読み出し要求先アドレスにより指定されるメモリチップが送信元となって前記コントローラが送信先となる読み出しデータと、を含み、
前記第１ポートおよび前記第２ポートは、夫々伝送方向を切り替えるための双方向バッファを備え、
前記転送系は、前記第１ポートに受信する前記読み出し要求および読み出し要求先アドレスの受信完了タイミングおよび前記第１ポートから送信する前記読み出しデータの送信完了タイミングに基づいて前記双方向バッファの伝送方向を切り替える方向制御部を備える、
ことを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記読み出し要求先アドレスは、読み出し要求先のメモリチップを指定するチップアドレスを含み、
前記転送系は、
前記チップアドレスに基づいて、自メモリチップが備える半導体メモリアレイから読み出される読み出しデータを前記第１ポートから送信する第１経路および前記第２ポートに受信した読み出しデータを前記第１ポートから送信する第２経路のうちから経路を１つ選択するセレクタ系を備える、
ことを特徴とする請求項２に記載のメモリシステム。
【請求項４】
前記複数のメモリチップのうちの１つ以上のメモリチップは、
複数の前記第２ポートと、
前記チップアドレスと、前記チップアドレスが指定するメモリチップが送信元となる読み出しデータを受信する第２ポートと、を第２ポート毎に対応付けるチップアドレス情報を記憶するチップアドレス情報記憶部と、
を備え、
前記セレクタ系は、前記チップアドレスおよび前記チップアドレス情報に基づいて１つの経路を選択する、
ことを特徴とする請求項３に記載のメモリシステム。
【請求項５】
前記複数のメモリチップの夫々は、
自メモリチップが備える半導体メモリアレイから読み出した読み出しデータを前記コントローラが該読み出しデータを取り込むためのタイミング信号に同期して前記第１ポートから送信し、
前記第２ポートに受信した読み出しデータを前記タイミング信号に同期して取得し、前記取得した読み出しデータを前記第１ポートから送信するスキュー調整回路を備える、
ことを特徴とする請求項２〜４のうちの何れか一項に記載のメモリシステム。
【請求項６】
前記複数のメモリチップの夫々は、自メモリチップが備える半導体メモリアレイから読み出した読み出しデータをデータストローブ信号とともに前記第１ポートから送信する、ことを特徴とする請求項２〜４のうちの何れか一項に記載のメモリシステム。
【請求項７】
前記ＩＯ信号は夫々前記コントローラが送信元となる書き込み要求、書き込み要求先アドレス、ならびに前記書き込み要求および前記書き込み要求先アドレスの後に送信される書き込みデータを含み、
前記書き込み要求先アドレスは書き込み要求先のメモリチップを指定するチップアドレスを含み、
前記転送系は、
前記チップアドレスに基づいて、前記第１ポートに受信する書き込みデータを前記第２ポートから送信するための第３経路を遮断／接続するマスク系を備える、
ことを特徴とする請求項１に記載のメモリシステム。
【請求項８】
不揮発性の半導体メモリアレイ、前記半導体メモリアレイへのアクセスにかかるＩＯ信号を夫々送受信するための１つの第１ポートおよび１つ以上の第２ポート、ならびに前記第１ポートに受信したＩＯ信号を前記第２ポートへ転送し、前記第２ポートに受信したＩＯ信号を前記第１ポートへ転送する転送系、を夫々備える複数のメモリチップと、
前記第１ポートと前記第２ポートとを１対１接続して２つのメモリチップ間でＩＯ信号を転送する１つ以上の転送路と、
を備え、
前記複数のメモリチップと前記転送路とが前記複数のメモリチップのうちの１つを先頭としたツリー状またはデイジーチェーン状のＩＯ信号の転送経路を形成し、
前記先頭のメモリチップが備える第１ポートは、前記複数のメモリチップの夫々とＩＯ信号を送受信するコントローラが備える前記ＩＯ信号を送受信するためのコントローラポートと１対１接続される、
ことを特徴とする不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステムおよび不揮発性半導体メモリに関する。
【背景技術】
【０００２】
コンピュータシステムに用いられる外部記憶装置として、フラッシュメモリ（フラッシュＥＥＰＲＯＭ）を搭載したメモリシステムとしてＳＳＤ（Solid  State  Drive）が注目されている。フラッシュメモリは、磁気ディスク装置に比べ、高速、軽量などの利点を有している。
【０００３】
ＳＳＤ内には、複数のフラッシュメモリチップ、ホスト装置からの要求に応じて各フラッシュメモリチップのリード／ライト制御を行うコントローラ、各フラッシュメモリチップとホスト装置との間でデータ転送を行うためのバッファメモリ、電源回路、ホスト装置に対する接続インタフェースなどを備えている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３６８８８３５号公報
【特許文献２】特開平１１−１２００７５号公報
【特許文献３】特願２００８−１６２２８１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、接続Ｃｈｉｐ数の変化に応じた負荷容量の変動を抑制したメモリシステムおよび不揮発性半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、不揮発性の半導体メモリアレイ、前記半導体メモリアレイへのアクセスにかかるＩＯ信号を夫々送受信するための１つの第１ポートおよび１つ以上の第２ポート、ならびに前記第１ポートに受信したＩＯ信号を前記第２ポートへ転送し、前記第２ポートに受信したＩＯ信号を前記第１ポートへ転送する転送系、を夫々備える複数のメモリチップと、前記第１ポートと前記第２ポートとを１対１接続して２つのメモリチップ間でＩＯ信号を転送する１つ以上の転送路と、を備え、前記複数のメモリチップと前記転送路とが前記複数のメモリチップのうちの１つを先頭としたツリー状またはデイジーチェーン状のＩＯ信号の転送経路を形成している不揮発性半導体メモリと、前記先頭のメモリチップが備える第１ポートと１対１接続されるコントローラポートを備え、前記コントローラポートを経由して前記不揮発性半導体メモリが備える夫々のメモリチップとの間でＩＯ信号を送受信するコントローラと、を備えることを特徴とするメモリシステムが提供される。
【０００７】
また、本願発明の一態様によれば、不揮発性の半導体メモリアレイ、前記半導体メモリアレイへのアクセスにかかるＩＯ信号を夫々送受信するための１つの第１ポートおよび１つ以上の第２ポート、ならびに前記第１ポートに受信したＩＯ信号を前記第２ポートへ転送し、前記第２ポートに受信したＩＯ信号を前記第１ポートへ転送する転送系、を夫々備える複数のメモリチップと、前記第１ポートと前記第２ポートとを１対１接続して２つのメモリチップ間でＩＯ信号を転送する１つ以上の転送路と、を備え、前記複数のメモリチップと前記転送路とが前記複数のメモリチップのうちの１つを先頭としたツリー状またはデイジーチェーン状のＩＯ信号の転送経路を形成し、前記先頭のメモリチップが備える第１ポートは、前記複数のメモリチップの夫々とＩＯ信号を送受信するコントローラが備える前記ＩＯ信号を送受信するためのコントローラポートと１対１接続される、ことを特徴とする不揮発性半導体メモリが提供される。
【発明の効果】
【０００８】
本発明によれば、接続Ｃｈｉｐ数の変化に応じた負荷容量の変動を抑制することができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、ＳＳＤ（Solid  State  Drive）の構成例を示す図である。
【図２】図２は、ドライブ制御回路とＮＡＮＤメモリとの接続を説明するための図である。
【図３】図３は、比較例にかかる接続方式を説明する図である。
【図４】図４は、データ取り込みタイミングを説明するタイミングチャートである。
【図５】図５は、第１の実施の形態にかかる接続方式を説明する図である。
【図６】図６は、第１の実施の形態のＣｈｉｐの構成を説明する図である。
【図７】図７は、チップ制御部の機能を説明する図である。
【図８】図８は、チップ制御部の動作を説明するフローチャートである。
【図９】図９は、リード処理時のチップ制御部の動作を説明するフローチャートである。
【図１０】図１０は、ライト処理時のチップ制御部の動作を説明するフローチャートである。
【図１１】図１１は、リードデータを取り込むためのＮＡＮＤ制御部の構成を説明する図である。
【図１２】図１２は、リード処理を説明するタイミングチャートである。
【図１３】図１３は、ライト処理を説明するタイミングチャートである。
【図１４】図１４は、第２の実施の形態のＣｈｉｐの構成を説明する図である。
【図１５】図１５は、スキュー調整回路の構成を説明する図である。
【図１６】図１６は、第２の実施の形態のリード処理を説明するタイミングチャートである。
【図１７】図１７は、第３の実施の形態にかかる接続方式を説明する図である。
【図１８】図１８は、集中接続されるＣｈｉｐの構成を説明する図である。
【図１９】図１９は、チップ制御部の機能を説明する図である。
【図２０】図２０は、リード処理時のチップ制御部の動作を説明するフローチャートである。
【発明を実施するための形態】
【００１０】
ＳＳＤを設計する場合、コントローラチップのＰｉｎ数や実装面積が限られた中で、データ容量を増やすために、メモリチップを複数枚Ｓｔａｃｋ（積層）したＳｔａｃｋ品を使用する必要がある。かかるＳｔａｃｋ品では、内部でＩＯ信号線および制御信号線をメモリチップ数分纏めた形となり、各信号線の負荷容量もＳｔａｃｋしたメモリチップ数につれて大きくなる。
【００１１】
各信号線の負荷容量が大きくなると、ＩＯ信号および制御信号のＣＲ遅延による遅れが生じ、同期設計したコントローラを使用した場合、低負荷（Ｓｔａｃｋ数：少）ではメモリからの読み取りデータをラッチして出力できるが、高負荷（Ｓｔａｃｋ数：多）ではＣＲ遅延によってメモリから読み出したデータの遅延のため、ラッチして出力できないおそれがある。同様に、各信号線の負荷容量が大きくなると、信号遅延のためにメモリに対する書き込みエラーが発生するおそれがある。
【００１２】
以下に添付図面を参照して、本発明の実施の形態にかかるメモリシステムおよび不揮発性半導体メモリを詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【００１３】
（第１の実施の形態）
メモリシステムとして、半導体メモリチップとしてＮＡＮＤフラッシュメモリチップを搭載した、パーソナルコンピュータなどのホスト装置の２次記憶装置として使用されるＳＳＤ（Solid  State  Drive）を例に挙げて説明するが、本発明の第１の実施の形態はＳＳＤだけに限定しない。ＳＳＤは、ホスト装置から書き込み要求が出されたデータをＮＡＮＤフラッシュメモリチップに記憶し、また、ホスト装置から読み出し要求のあったデータをＮＡＮＤフラッシュメモリチップから読み出してホスト装置に出力する機能を有する。
【００１４】
図１は、本発明の第１の実施の形態のＳＳＤの構成例を示す図である。ＳＳＤ１００は、システム基板１２０に搭載されたＡＳＩＣおよびＮＡＮＤメモリ１０で構成されている。また、ＡＳＩＣには、ドライブ制御回路４、電源回路５、ＤＲＡＭ２０が搭載されている。なお、ＤＲＡＭ２０はＡＳＩＣの外に搭載されるようにしてもよい。
【００１５】
ＳＳＤ１００は、ＡＴＡインタフェース（ＡＴＡ  Ｉ／Ｆ）２などのメモリ接続インタフェースを介してパソコンあるいはＣＰＵコアなどのホスト装置１と接続され、ホスト装置１の外部メモリとして機能する。また、ＳＳＤ１００は、ＲＳ２３２Ｃインタフェース（ＲＳ２３２Ｃ  Ｉ／Ｆ）３などの通信インタフェースを介して、デバッグ用機器２００との間でデータを送受信することができる。ＳＳＤ１００は、ＮＡＮＤフラッシュメモリ（以下、ＮＡＮＤメモリと略す）１０と、コントローラとしてのドライブ制御回路４と、ＤＲＡＭ２０と、電源回路５と、状態表示用のＬＥＤ６などを備えている。
【００１６】
電源回路５は、ホスト装置１側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧をＳＳＤ１００内の各回路に供給する。また、電源回路５は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路４に供給する。
【００１７】
ＮＡＮＤメモリ１０は、４つの並列動作要素１０ａ〜１０ｄを有する。１つの並列動作要素は、積層された複数のＮＡＮＤメモリチップ（以下、「Ｃｈｉｐ」と称する）によって構成されている。図１に示す例では、例えば、並列動作要素１０ａは、８枚のＣｈｉｐ０〜７（例えば、１Ｃｈｉｐ＝２ＧＢ）がＳｔａｃｋされた８Ｓｔａｃｋパッケージ１０ａ１と、８枚のＣｈｉｐ８〜１５がＳｔａｃｋされた８Ｓｔａｃｋパッケージ１０ａ２とを備え、他の並列動作要素１０ｂ〜ｄも同様に、２組の８Ｓｔａｃｋパッケージを備えており、ＮＡＮＤメモリ１０は１２８ＧＢの容量を有する。並列動作要素１０ａ〜ｄが備える２つの８Ｓｔａｃｋパッケージは、夫々８ビットの８チャネル（Ｃｈ）によりドライブ制御回路４に並列接続されている。８ｃｈ（ｃｈ０〜ｃｈ７）の８Ｓｔａｃｋパッケージは互いに並列動作が可能となっている。
【００１８】
ＤＲＡＭ２０は、ホスト装置１とＮＡＮＤメモリ１０間でのデータ転送用キャッシュおよび作業領域用メモリとして機能する。ドライブ制御回路４は、ホスト装置１とＮＡＮＤメモリ１０との間でＤＲＡＭ２０を介してデータ転送制御を行うとともに、ＳＳＤ１００内の各構成要素を制御する。また、ドライブ制御回路４は、状態表示用ＬＥＤ６にステータス表示用信号を供給するとともに、電源回路５からのパワーオンリセット信号を受けて、リセット信号およびクロック信号を自回路内およびＳＳＤ１００内の各部に供給する機能も有している。
【００１９】
図２は、ドライブ制御回路４とＮＡＮＤメモリ１０との接続を説明するための図である。ドライブ制御回路４は、４つのインタフェース回路であるＮＡＮＤ制御部２１０ａ〜２１０ｄを備えており、ＮＡＮＤ制御部２１０ａ〜２１０ｄの第１制御信号ピン２０１、第１ＩＯ信号ピン（コントローラポート）２０２、第２制御信号ピン２０３および第２ＩＯ信号ピン（コントローラポート）２０４は、並列動作要素１０ａ〜１０ｄとそれぞれ独立に接続されている。
【００２０】
なお、ここでは、ゲート規模を縮小するために１つのＮＡＮＤ制御部が２つのチャネルをコントロールする構成となっているが、１つのＮＡＮＤ制御部が１つのチャネルをコントロールするようにしてもよい。また、１つのＮＡＮＤ制御部が３つ以上のチャネルをコントロールするようにしてもよい。また、１つの並列動作要素は２つの８Ｓｔａｃｋパッケージを備える構成となっているが、１つの並列動作要素が備える８Ｓｔａｃｋパッケージの数は２個に限定されない。また各ＳｔａｃｋパッケージのＳｔａｃｋ数は８つに限定されない。
【００２１】
ＮＡＮＤ制御部２１０ａの第１ＩＯ信号ピン２０２および第２ＩＯ信号ピン２０４は夫々８Ｓｔａｃｋパッケージ１０ａ１および８Ｓｔａｃｋパッケージ１０ａ２に接続されており、８ビットのデータ、コマンドおよびアドレスが夫々のＩＯ信号ピン２０２、２０４に入出力される。また、ＮＡＮＤ制御部２１０ａの第１制御信号ピン２０１および第２制御信号ピン２０３も同様に夫々８Ｓｔａｃｋパッケージ１０ａ１および８Ｓｔａｃｋパッケージ１０ａ２に接続されており、夫々制御信号が出力される。他のＮＡＮＤ制御部２１０ｂ〜ｄが備える二組のＩＯ信号ピンおよび制御信号ピンも同様に並列動作要素１０ｂ〜ｄが備える２組の８Ｓｔａｃｋパッケージの夫々に接続されている。
【００２２】
なお、ＩＯ信号ピン２０２、２０４から出力されるアドレスは、接続されている複数Ｃｈｉｐのうちの１つを指定するチップアドレスを含んでいる。アドレスの一部を用いて複数Ｃｈｉｐのうちの１つを指定する技術は特許文献２に詳述されているので、ここでは詳しい説明を省略する。
【００２３】
８Ｓｔａｃｋパッケージ１０ａ１〜ｄ１が備える４つのチップ（Ｃｈｉｐ０〜３）には、ＣＥ（チップイネーブル）０が共通接続されている。同様に、Ｃｈｉｐ４〜７、Ｃｈｉｐ８〜１１、Ｃｈｉｐ１２〜１５には、夫々ＣＥ１、ＣＥ２、ＣＥ３がＣｈ０〜３間で共通に接続されている。ＣＥ０〜３は、Ｃｈｉｐ０〜３、Ｃｈｉｐ４〜７、Ｃｈｉｐ８〜１１、Ｃｈｉｐ１２〜１５のうちから、動作対象のＣｈｉｐ群を選択する。
【００２４】
次に、８Ｓｔａｃｋパッケージ内の信号線の接続方式について説明する。まず、本発明の第１の実施の形態のＳＳＤと比較される接続方式について説明する。この接続方式を、比較例にかかる接続方式ということとする。比較例にかかる接続方式によれば、各信号を夫々複数に分岐させ、各信号の分岐端は夫々のＣｈｉｐに接続される。
【００２５】
図３は、比較例にかかる接続方式が採用された場合の８Ｓｔａｃｋパッケージ内のＣｈｉｐの接続を説明する図である。なお、本発明の第１の実施の形態と区別するために、比較例にかかる接続方式が採用された場合の８Ｓｔａｃｋパッケージに符号２０ａ１を付している。また、ここではＣＥ０およびＣＥ１の図示を省略している。ＩＯ信号（第１ＩＯ信号）および制御信号（第１制御信号）は夫々８つに分岐し、ＩＯ信号および制御信号の分岐端はＣｈｉｐ０〜７の夫々に接続されている。つまり、各信号はドライブ制御回路４とＣｈｉｐとの間で１対８で接続されている。制御信号は、ＷＥ（ライトイネーブル）信号、ＲＥ（リードイネーブル）信号、ＣＬＥ（コマンドラッチイネーブル）信号、ＡＬＥ（アドレスラッチイネーブル）信号などを含む。
【００２６】
ここで、Ｃｈｉｐ側の信号ピンの負荷をＡ[ｐＦ]、ＮＡＮＤ制御部２１０ａ側の信号ピンの負荷をＢ[ｐＦ]、接続Ｃｈｉｐ数が２および８のときの配線容量を夫々Ｃ[ｐＦ]、Ｃ’[ｐＦ]とすると、接続Ｃｈｉｐ数が２のときの負荷容量は、２Ａ＋Ｂ＋Ｃ[ｐＦ]、接続Ｃｈｉｐ数が８のときの負荷容量は、８Ａ＋Ｂ＋Ｃ’[ｐＦ]となる。接続Ｃｈｉｐ数が増えると配線長も増えるので、Ｃ＜Ｃ’となる。つまり、比較例にかかる接続方式が採用される場合、接続Ｃｈｉｐ数に応じて負荷容量が変動する。負荷容量の変動はいくつかの問題を引き起こす。
【００２７】
例えば、信号の負荷容量の増加に伴って、信号の遅延が大きくなる。一般に、Ｃｈｉｐとドライブ制御回路４との間の信号の遅延は電圧や温度によって変化する。ドライブ制御回路４によるＮＡＮＤメモリ１０からのデータ取り込みのタイミングは、信号の遅延が最も短いケース（ベスト条件）および遅延が最も長いケース（ワースト条件）を考慮して設定される。図４は、データ取り込みタイミングを説明するタイミングチャートである。図４（ａ）に示すドライブ制御回路４の内部クロックに基づいて、ＮＡＮＤ制御部２１０ａがＲＥ信号を図４（ｂ）に示すタイミングで第１制御信号ピン２０１に出力した場合について考える。ワースト条件、ベスト条件におけるＣｈｉｐのリードデータ出力のタイミングが夫々図４（ｃ）、（ｄ）に示すタイミングとなる場合、ＲＥの先頭から内部クロック２サイクル後にリードデータの取り込みを開始するように設定すると、ベスト条件でもワースト条件でもリードデータを先頭から順次取り込むことができるようになる。ところが、信号遅延の変動要因として接続Ｃｈｉｐ数が加わると、ワースト条件とベスト条件との開きがさらに大きくなる。例えば、接続Ｃｈｉｐ数が想定される値のうちの最大値である場合（すなわち負荷容量が最大の場合）において図４（ｅ）に示すようなワースト条件が得られ、接続Ｃｈｉｐ数が最小値である場合（すなわち負荷容量が最小の場合）において図４（ｆ）に示すようなベスト条件が得られた場合、どちらの条件でもリードデータを取り込めるポイントがなくなってしまう。したがって、ドライブ制御回路４側では負荷容量の変動に応じたタイミング調整が必要となる。
【００２８】
また、信号の負荷容量の増加は、信号の波形のなまりを引き起こす。負荷容量が大きくなり過ぎて波形が極端になまってしまうと、信号レベルがレシーバ側のしきい値を超えず、信号として伝搬しなくなってしまう。したがって、ドライブ制御回路４側では、負荷容量の変動に応じて、前記したタイミング調整のほか、ドライバ回路の駆動能力を変えるなどの変更を行う必要が生じる。
【００２９】
第１の実施の形態では、接続Ｃｈｉｐ数の増減に応じた負荷容量の変動を低減するために、複数Ｃｈｉｐをデイジーチェーン状に接続するようにしたことが主たる特徴となっている。図５は、第１の実施の形態にかかる接続方式を説明する図である。Ｃｈｉｐ０〜７は、夫々、第１制御信号および第１ＩＯ信号を送受信するための２つのポート（第１ポート１２１、第２ポート１２２）を備えており、１つのポートから受信した信号を他方のポートを介して他のＣｈｉｐに転送することができるようになっている。また、ドライブ制御回路４がデイジーチェーン状に接続されたどのＣｈｉｐからの読み出しデータ（リードデータ）も取り込めるように、制御信号として、データとともに送受信され、データ取り込みのタイミングを制御するＤＱＳ（データストローブ）信号が追加されている。そして、図示するように、ＮＡＮＤ制御部２１０ａからの制御信号およびＩＯ信号はデイジーチェーン状に接続されたＣｈｉｐ０〜７の先頭チップであるＣｈｉｐ０が備える第１ポート１２１にのみ接続され、Ｃｈｉｐ０〜７は、２つのＣｈｉｐ間で第１ポート１２１と第２ポート１２２とがＩＯ信号を転送するための信号線（転送路）および制御信号を転送するための信号線で１対１に接続され、制御信号およびＩＯ信号のデイジーチェーン状の転送経路を形成している。すなわち、第１の実施の形態の接続方式によれば、ＣｈｉｐとＮＡＮＤ制御部との間は信号線を分岐させることなく１対１で接続されるので、該信号線の負荷容量は接続Ｃｈｉｐ数に関係なく常に一定の値となる。因みに、接続Ｃｈｉｐ数が１のときの配線容量をＣ”[ｐＦ]とすると、負荷容量はＡ＋Ｂ＋Ｃ”[ｐＦ]となり、複数Ｃｈｉｐが比較例にかかる接続方式で接続される場合に比べて小さい値となる。
【００３０】
図６は、ＮＡＮＤメモリ１０が備える各Ｃｈｉｐの第１の実施の形態の構成を説明する図である。Ｃｈｉｐ０〜１５は夫々同一の構成を備えているので、ここでは代表として並列動作要素１０ａが備えるＣｈｉｐ０の構成を説明する。図示するように、Ｃｈｉｐ０は、第１ポート１２１、第２ポート１２２、チップ制御部１２３、メモリアレイ１２４、セレクタ１６０、１６１、アンド回路１６２、１６３、およびインバータ１６４を備えている。チップ制御部１２３、セレクタ１６０、１６１、アンド回路１６２、１６３、インバータ１６４、およびこれらの構成要素間を接続する配線は、第１ポート１２１に受信したＩＯ信号を第２ポート１２２へ転送し、第２ポート１２２に受信したＩＯ信号を第１ポート１２１へ転送する転送系として機能する。
【００３１】
メモリアレイ１２４は、ＮＡＮＤ制御部２１０ａから送信されてくるライトデータを記憶している。チップ制御部１２３は、メモリアレイ１２４に対するアクセスおよびポート１２１、１２２の制御を実行する。
【００３２】
第１ポート１２１は、自ポート１２１に接続されている要素（この場合はＮＡＮＤ制御部２１０ａ）からのＲＥ信号、ＷＥ信号の入力を夫々受信するための信号ピン１３０、１３１と、受信したＲＥ信号、ＷＥ信号を夫々ドライブするバッファ１４０、１４１とを備えている。また、第２ポート１２２は、ＲＥ信号、ＷＥ信号を自ポート１２２に接続されている要素（この場合はＣｈｉｐ１）に夫々送信するための信号ピン１３４、１３５と、送信するためのＲＥ信号、ＷＥ信号を夫々ドライブするバッファ１４６、１４７とを備えている。バッファ１４０の出力端は、チップ制御部１２３およびバッファ１４６の入力端に接続されている。同様に、バッファ１４１の出力端は、チップ制御部１２３およびバッファ１４７の入力端に接続されている。このように接続されていることによって、ＮＡＮＤ制御部２１０ａから第１ポート１２１を介して受信したＲＥ信号およびＷＥ信号は、夫々、チップ制御部１２３に伝達されるとともに、第２ポート１２２を介してＣｈｉｐ１へ転送される。
【００３３】
なお、Ｃｈｉｐ０は、ＡＬＥ信号およびＣＬＥ信号を転送するための回路として前記したＲＥ信号、ＷＥ信号のための回路と等しい回路（図示せず）を備え、ＡＬＥ信号およびＣＬＥ信号は第１ポート１２１から入力され、入力されたＡＬＥ信号およびＣＬＥ信号はチップ制御部１２３に送られるとともに、第２ポート１２２から次のＣｈｉｐへ送られる。
【００３４】
第１ポート１２１は、さらに、ＤＱＳ信号、８ビットのＩＯ信号（ＩＯ［７：０]）をＮＡＮＤ制御部２１０ａとの間で夫々送受信するための信号ピン１３２、１３３と、ＮＡＮＤ制御部２１０ａから受信したＤＱＳ信号、ＩＯ信号を夫々ドライブするバッファ１４３、１４５と、ＤＱＳ信号、ＩＯ信号をＮＡＮＤ制御部２１０ａへ送信するためにＤＱＳ信号、ＩＯ信号を夫々ドライブするスリーステートバッファ１４２、１４４とを備えている。
【００３５】
また、第２ポート１２２は、ＤＱＳ信号、８ビットのＩＯ信号（ＩＯ［７：０]）をＣｈｉｐ１との間で夫々送受信するための信号ピン１３６、１３７と、Ｃｈｉｐ１から受信したＤＱＳ信号、ＩＯ信号を夫々ドライブするバッファ１４９、１５１と、ＤＱＳ信号、ＩＯ信号をＣｈｉｐ１へ送信するためにＤＱＳ信号、ＩＯ信号を夫々ドライブするスリーステートバッファ１４８、１５０とを備えている。
【００３６】
スリーステートバッファ１４２とバッファ１４３、およびスリーステートバッファ１４８とバッファ１４９は、夫々双方向バッファ（双方向バッファ１５２、１５４）を形成しており、夫々、スリーステートバッファ１４２、１４８へのチップ制御部１２３から入力される制御信号に応じてＤＱＳ信号の送受信を切り替えることができるようになっている。また、スリーステートバッファ１４４とバッファ１４５、スリーステートバッファ１５０とバッファ１５１も同様に、夫々双方向バッファ（双方向バッファ１５３、１５５）を形成しており、夫々スリーステートバッファ１４４、１５０に入力される制御信号に応じてＩＯ信号の送受信を切り替えることができる。
【００３７】
チップ制御部１２３は、双方向バッファ１５２〜１５５の入出力を切り替える制御信号（方向制御信号）を出力する。双方向バッファ１５４、１５５の夫々にはインバータ１６４により論理反転された制御信号が接続されており、双方向バッファ１５２、１５３がＮＡＮＤ制御部２１０ａから受信可能な状態（入力状態）のときは、双方向バッファ１５４、１５５はＣｈｉｐ１へ送信可能な状態（出力状態）となり、双方向バッファ１５２、１５３がＮＡＮＤ制御部２１０ａへ送信可能な状態（出力状態）のときは、双方向バッファ１５４、１５５はＣｈｉｐ１から受信可能な状態（入力状態）となる。
【００３８】
具体的には、チップ制御部１２３からの方向制御信号は、３つに分岐して、そのうちの２つの分岐端は夫々スリーステートバッファ１４２、１４８の制御入力端に接続されている。方向制御信号のもう１つの分岐端はインバータ１６４の入力端に入力されており、インバータ１６４により論理反転された方向制御信号はさらに２つに分岐してスリーステートバッファ１４４、１５０の制御入力端に夫々接続されている。これにより、チップ制御部１２３は、方向制御信号をＬｏｗとすると、第１ポート１２１を入力状態、第２ポート１２２を出力状態とし、方向制御信号をＨｉｇｈとすると、第１ポート１２１を出力状態、第２ポート１２２を入力状態とすることができる。
【００３９】
バッファ１４３の出力端は、チップ制御部１２３とアンド回路１６２の入力端とに接続されており、アンド回路１６２の出力端はスリーステートバッファ１４８の入力端に接続されている。また、バッファ１４５の出力端は、チップ制御部１２３とアンド回路１６３の入力端とに接続されており、アンド回路１６３の出力端はスリーステートバッファ１５０の入力端に接続されている。スリーステートバッファ１４８、１５０の前段に介在して接続されているアンド回路１６２、１６３には、夫々前記した入力端とは別の入力端にＤＱＳ信号、ＩＯ信号を夫々スリーステートバッファ１４８、１５０に伝達するかマスクするか指定する信号（マスク信号）がチップ制御部１２３から入力される。チップ制御部１２３は、マスク信号をＨｉｇｈとすることによって、ＮＡＮＤ制御部２１０ａから第１ポート１２１を介して受信したＤＱＳ信号およびＩＯ信号を第２ポート１２２を介してＣｈｉｐ１へ転送する経路（第３経路）を形成させ、マスク信号をＬｏｗとすることによって、該経路を遮断することができる。
【００４０】
チップ制御部１２３のＤＱＳ信号の出力端およびバッファ１４９の出力端は、夫々セレクタ１６０の入力端に接続されており、セレクタ１６０の出力端は、スリーステートバッファ１４２の入力端に接続されている。同様に、チップ制御部１２３のＩＯ信号の出力端およびバッファ１５１の出力端は、夫々セレクタ１６１の入力端に接続されており、セレクタ１６１の出力端はスリーステートバッファ１４４の入力端に接続されている。セレクタ１６０、１６１は、図示しないチップ制御部１２３からの選択信号に基づいて入力元を切り替える。すなわち、チップ制御部１２３は、セレクタ１６０、１６１への選択信号を操作することによって、自チップが送信元となってＤＱＳ信号およびＩＯ信号を第１ポート１２１から送信する経路（第１経路）と、第２ポート１２２に受信するＤＱＳ信号およびＩＯ信号を第１ポート１２１から送信する経路（第２経路）と、のうちから１つの経路を選択できるようになっている。
【００４１】
バッファ１５１の出力端は、セレクタ１６１の入力端に接続されているので、第２ポート１２２から入力されたデータは、チップ制御部１２３に入力されることなく第１ポート１２１へ転送される。バッファ１４９の出力端はチップ制御部１２３に接続されており、チップ制御部１２３は第２ポート１２２から入力されるＤＱＳ信号をカウントする。チップ制御部１２３は、該ＤＱＳ信号を第２ポート１２２から入力されたデータのサイズに応じて決められている所定の値までカウントすることによって、データの転送完了タイミング（送信完了タイミング）を認識する。
【００４２】
図７は、チップ制御部１２３の機能を説明する図である。チップ制御部１２３は、アドレスデコーダ１２５と、チップアドレスデコーダ１２６と、ＩＯコントローラ（方向制御部）１２７とを備えている。
【００４３】
チップアドレスデコーダ１２６は、第１ポート１２１のＩＯ信号ピン１３３を介して受信したアドレスに含まれるチップアドレスに基づいて、自Ｃｈｉｐ０がアクセス対象であるか否かを判定し、判定結果に基づいてセレクタ１６０、１６１の選択信号の出力制御を実行する。すなわち、チップアドレスデコーダ１２６は、セレクタ１６１と協働して、第１経路および第２経路のうちから１つの経路を選択するセレクタ系として機能する。アドレスデコーダ１２５は、前記受信したアドレスのチップアドレスを除く部分をデコードし、自チップが備えるメモリアレイ１２４のうちのアクセス位置を算出する。ＩＯコントローラ１２７は、受信したコマンドがリードコマンドであるかライトコマンドであるかを判定し、受信したコマンドがリードコマンドであった場合、第１ポート１２１に受信するリードコマンドおよびリードアドレスの受信完了タイミングと第１ポート１２１から送信するリードデータの送信完了タイミングとに基づいて方向制御信号の出力制御を実行する。また、ＩＯコントローラ１２７は、チップアドレスデコーダ１２６およびアンド回路１６３と協働して、チップアドレスに基づいて第３経路を遮断／接続するマスク系として機能する。
【００４４】
次に、図８〜図１０を参照して、チップ制御部１２３の動作を説明する。図８は、チップ制御部１２３の動作を説明するフローチャートである。
【００４５】
図８に示すように、初期状態においては、ＩＯコントローラ１２７は、方向制御信号をＬｏｗとして第１ポート１２１を入力状態、第２ポート１２２を出力状態とし、マスク信号をＨｉｇｈとしてアンド回路１６２、１６３によるＤＱＳ信号、ＩＯ信号のマスクを解除した状態とする（ステップＳ１）。そして、チップ制御部１２３は、第１ポート１２１を介して入力されてきたアドレスおよびコマンドを受け付ける（ステップＳ２）。なお、コマンドおよびアドレスは、チップ制御部１２３に入力されるとともに、第２ポート１２２を介してＣｈｉｐ１にも転送される。
【００４６】
コマンドを受け付けると、ＩＯコントローラ１２７は、受け付けたコマンドがリードコマンドであったか否かを判定する（ステップＳ３）。受け付けたコマンドがリードコマンドであった場合（ステップＳ３、Ｙｅｓ）、チップ制御部１２３はリード処理を実行する（ステップＳ４）。受け付けたコマンドがライトコマンドであった場合（ステップＳ３、Ｎｏ）、チップ制御部１２３はライト処理を実行する（ステップＳ５）。ステップＳ４またはステップＳ５の後、ステップＳ２へ移行してＩＯコントローラ１２７は次のコマンドを受け付ける。
【００４７】
図９は、リード処理時のチップ制御部１２３の動作をさらに詳しく説明するフローチャートである。リード処理が開始されると、ＩＯコントローラ１２７は、リードコマンドおよびアドレス（リードアドレス）を受信完了したか否かを判定し（ステップＳ１１）、受信完了するのを待つ（ステップＳ１１、Ｎｏ）。
【００４８】
リードコマンドおよびリードアドレスを受信完了すると（ステップＳ１１、Ｙｅｓ）、ＩＯコントローラ１２７は、方向制御信号をＬｏｗからＨｉｇｈに切り替え、第１ポート１２１を出力状態、第２ポート１２２を入力状態にする（ステップＳ１２）。そして、チップアドレスデコーダ１２６は、リードアドレス（より詳しくはリードアドレスが含むチップアドレス）が自チップを指しているか否かを判定する（ステップＳ１３）。リードアドレスが自チップを指していた場合（ステップＳ１３、Ｙｅｓ）、チップアドレスデコーダ１２６は、選択信号を制御してセレクタ１６０、１６１の入力元としてチップ制御部１２３を選択させる（ステップＳ１４）。チップ制御部１２３は、メモリアレイ１２４からリードデータを読み出して、読み出したリードデータを第１ポート１２１のＩＯ信号ピン１３３を介して送信し、同時にリードデータを取り込むためのＤＱＳ信号を第１ポート１２１のＤＱＳ信号ピン１３２を介して送信する（ステップＳ１５）。リードデータの送信が完了すると、ＩＯコントローラ１２７は、方向制御信号をＬｏｗとして第１ポート１２１を入力状態、第２ポート１２２を出力状態に切り替え（ステップＳ１６）、リード処理を完了させる。
【００４９】
ステップＳ１３において、リードアドレスが自チップを指していなかった場合（ステップＳ１３、Ｎｏ）、チップアドレスデコーダ１２６は、選択信号を制御してセレクタ１６０、１６１の入力元として第２ポート１２２からの入力を選択させる（ステップＳ１７）。そして、第２ポート１２２からリードデータとともにＤＱＳ信号が入力されてきたとき、ＩＯコントローラ１２７は、入力されてきたＤＱＳ信号をリードデータの転送が完了する所定の値までカウントする（ステップＳ１８）。ＩＯコントローラ１２７は、ＤＱＳ信号のカウントを完了すると、ステップＳ１６に移行して方向制御信号を切り替える。
【００５０】
このように、各Ｃｈｉｐは、リードアドレスが自チップを指しているとき、リードデータを第１ポート１２１に接続されている要素に送信し、リードアドレスが自チップを指していなかったとき、第２ポート１２２に接続されている要素から送られてくるリードデータを第１ポート１２１に接続されている要素に転送することができる。
【００５１】
図１０は、ライト処理時のチップ制御部１２３の動作をさらに詳しく説明するフローチャートである。ライト処理が開始されると、ＩＯコントローラ１２７は、ライトコマンドおよびアドレス（ライトアドレス）を受信完了したか否かを判定し（ステップＳ２１）、受信完了するのを待つ（ステップＳ２１、Ｎｏ）。
【００５２】
ライトコマンドおよびライトアドレスを受信完了すると（ステップＳ２１、Ｙｅｓ）、チップアドレスデコーダ１２６は、ライトアドレスが自チップを指しているか否かを判定する（ステップＳ２２）。ライトアドレスが自チップを指してなかった場合（ステップＳ２２、Ｎｏ）、ライト処理を完了する。
【００５３】
ライトアドレスが自チップを指していた場合（ステップＳ２２、Ｙｅｓ）、ＩＯコントローラ１２７は、マスク信号をＨｉｇｈからＬｏｗに切り替えて、後ほど受信するライトデータおよびＤＱＳ信号がＣｈｉｐ１に伝播しないようにする（ステップＳ２３）。そして、チップ制御部１２３はライトデータをＤＱＳ信号とともに受信し、受信したライトデータをメモリアレイ１２４に書き込む（ステップＳ２４）。ライトデータの書き込みが完了すると、ＩＯコントローラ１２７は、マスク信号をＬｏｗからＨｉｇｈに切り替え（ステップＳ２５）、ライト処理を完了する。
【００５４】
このように、各Ｃｈｉｐは、ライトアドレスが自チップを指していた場合、ライトデータを後続のＣｈｉｐに転送しないようにしているので、ＩＯセルのトグルによる消費電力を低減することができ、電力の無駄を省くことができる。
【００５５】
次に、図１１〜図１３を参照して、接続Ｃｈｉｐ数が変化してもドライブ制御回路４側でタイミング調整を行うことなくリードデータを取り込むことができる様子を説明する。図１１は、リードデータを取り込むためのＮＡＮＤ制御部の構成を説明する図である。
【００５６】
図１１においては、ＮＡＮＤ制御部２１０ａ〜ｄの代表としてＮＡＮＤ制御部２１０ａについて説明する。第１ＩＯ信号ピン２０２に入力されたデータはバッファを介してラッチ回路２０６およびラッチ回路２０７の夫々に入力される。ラッチ回路２０６およびラッチ回路２０７には、第１制御信号ピン２０１に入力されたＤＱＳ信号がバッファおよび遅延回路２０５を介して夫々入力され、ラッチ回路２０６は該入力されたＤＱＳ信号の立ち上がり、ラッチ回路２０７は該入力されたＤＱＳ信号の立ち下がりを夫々トリガとしてデータをラッチして出力する。ラッチ回路２０６、２０７が出力したデータはセレクタ２０８が備える夫々異なる入力端に入力される。セレクタ２０８は、遅延回路２０５から出力されたＤＱＳ信号を選択信号として入力されたデータの入力元を選択する。セレクタ２０８は、選択した入力元からのデータをＡＳＩＣに伝達する。このように構成されることによって、ＮＡＮＤ制御部２１０ａは、ＤＱＳ信号の両エッジをトリガとしてデータを取り込むことができる。なお、ＮＡＮＤ制御部２１０ａは、第２ＩＯ信号ピン２０４から入力されたデータも、第２制御信号ピン２０３から入力されたＤＱＳ信号の両エッジをトリガとしてデータを取り込むことができる。
【００５７】
図１２は、リード処理を説明するタイミングチャートである。（ａ）はドライブ制御回路４の内部クロック、（ｂ）はＷＥ信号の出力、（ｃ）はＲＥ信号の出力、（ｄ）はリードアドレスが指すＣｈｉｐからのＤＱＳ信号の出力、（ｅ）はリードアドレスが指すＣｈｉｐのＩＯ信号の入出力、（ｆ）はＣｈｉｐ内部における方向制御信号、（ｇ）はＮＡＮＤ制御部のラッチ回路２０６、２０７に入力されるＤＱＳ信号、（ｈ）ラッチ回路２０７の出力データ、（ｉ）ラッチ回路２０６の出力データのタイミングを示している。
【００５８】
図示するように、リードアドレスが指すＣｈｉｐは、ＷＥ信号に同期して出力されるリードコマンド（リードコマンド１およびリードコマンド２）とリードアドレスとを受信完了すると、方向制御信号をＬｏｗからＨｉｇｈに切り替え、第１ポート１２１を出力状態、第２ポート１２２を入力状態にする。また、Ｃｈｉｐは、リードデータ（Ｄ０〜Ｄｎ）を出力完了すると、方向制御信号をＨｉｇｈからＬｏｗに切り替え（タイミング１）、第１ポート１２１を入力状態、第２ポート１２２を出力状態にする。なお、該リードデータの転送経路上に位置するＣｈｉｐでは、ＨｉｇｈからＬｏｗへの切り替えは、ＤＱＳ信号のカウントが完了したときに実行される（タイミング２）。
【００５９】
また、Ｃｈｉｐは、ＲＥ信号が出力されてからｔＤＱＳＤだけ遅れてＤＱＳ信号を出力し、このＤＱＳ信号にスキューｔＤＳＱだけ遅れてリードデータを出力する。ＮＡＮＤ制御部では、伝達されてきたＤＱＳ信号は、遅延回路２０５によってラッチ回路２０６、２０７のセットアップ分だけ遅延させられてラッチ回路２０６、２０７の夫々に入力され、ラッチ回路２０６、２０７は、夫々、遅延させられたＤＱＳ信号をトリガとしてＣｈｉｐが出力したデータを取り込んでいる。
【００６０】
図１３は、ライト処理を説明するタイミングチャートである。（ａ）はドライブ制御回路４の内部クロック、（ｂ）はＷＥ信号の出力、（ｃ）はＲＥ信号の出力、（ｄ）はＮＡＮＤ制御部のＤＱＳ信号の出力、（ｅ）はライトアドレスが指すＣｈｉｐのＩＯ信号の入出力、（ｆ）はライトアドレスが指すＣｈｉｐ内部におけるマスク信号のタイミングを示している。図示するように、ライトアドレスが指すＣｈｉｐは、ＷＥ信号とともに送られてくるライトコマンドおよびライトアドレスを受信完了すると、マスク信号をＨｉｇｈからＬｏｗに切り替えて後から送信されてくるＤＱＳ信号およびライトデータ（Ｄ０〜Ｄｎ）を後続のＣｈｉｐに転送しないようにしている。ライトアドレスが指すＣｈｉｐは、ＤＱＳ信号のカウントが完了すると、マスク信号をＬｏｗからＨｉｇｈに切り替える。ライトアドレスが示していないＣｈｉｐは、常にマスク信号をＨｉｇｈとする（図示せず）。
【００６１】
なお、本第１の実施の形態に類似する技術として、特許文献３に、コントローラと複数のメモリチップと間の信号線の接続を切り替えるバススイッチを設け、アクセスするメモリチップを接続する一方、アクセスしないメモリチップとの接続を遮断することができ、メモリに対するアクセス時の信号線の負荷容量を低減する技術が開示されている。しかしながら、特許文献３の技術によれば、バススイッチ以降に複数Ｃｈｉｐが分岐接続されると、分岐接続されるＣｈｉｐ数に応じて負荷容量が変化する。これに対して、本第１の実施の形態によれば、信号線を分岐接続することなく先頭Ｃｈｉｐが接続され、該先頭Ｃｈｉｐに１つ以上のＣｈｉｐがデイジーチェーン状に接続されるので、接続Ｃｈｉｐ数に関わらず負荷容量を常に一定とすることができる。
【００６２】
以上説明したように、本発明の第１の実施の形態によれば、並列動作要素１０ａ〜１０ｄは、メモリアレイ１２４へのアクセスにかかるＩＯ信号を夫々送受信するための１つの第１ポート１２１および１つの第２ポート１２２、ならびに第１ポート１２１に受信したＩＯ信号を第２ポート１２２へ転送し、第２ポート１２２に受信したＩＯ信号を第１ポート１２１へ転送する転送系（チップ制御部１２３、セレクタ１６０、１６１、アンド回路１６２、１６３、インバータ１６４、およびこれらの構成要素間を接続する配線）、を夫々備えるＣｈｉｐ０〜７と、第１ポート１２１と第２ポート１２２とを１対１接続して２つのメモリチップ間でＩＯ信号を転送する１つ以上の転送路と、を備え、Ｃｈｉｐ０を先頭としたデイジーチェーン状のＩＯ信号の転送経路を形成し、ドライブ制御回路４が備えるＩＯ信号ピン２０２はＣｈｉｐ０が備える第１ポート１２１と１対１で接続されるように構成したので、ＩＯ信号ピン２０２は接続Ｃｈｉｐ数に関わらず１つのＣｈｉｐと１対１で接続されるので、接続Ｃｈｉｐ数の変化に応じた負荷容量の変動を抑制することができるようになる。
【００６３】
また、第１ポート１２１および第２ポート１２２は、夫々伝送方向を切り替えるための双方向バッファ１５３、１５５を備え、チップ制御部１２３は、第１ポート１２１に受信するリードコマンドおよびリードアドレスの受信完了タイミングおよび第１ポート１２１から送信するリードデータの送信完了タイミングに基づいて双方向バッファ１５３、１５５の伝送方向を切り替えるＩＯコントローラ１２７を備えるように構成したので、双方向のＩＯ信号線のＩＯ信号の伝送方向を切り替えることができる。
【００６４】
また、チップアドレスに基づいて、自Ｃｈｉｐが備えるメモリアレイ１２４から読み出されるリードデータを第１ポート１２１から送信する第１経路および第２ポート１２２に受信したリードデータを第１ポート１２１から送信する第２経路のうちから経路を１つ選択するセレクタ系（チップアドレスデコーダ１２６、セレクタ１６１）を備えるように構成したので、デイジーチェーン状に接続されているどのＣｈｉｐでも自Ｃｈｉｐからのリードデータおよび他Ｃｈｉｐから転送されてきたリードデータのドライブ制御回路４への転送を実行することができる。
【００６５】
また、各Ｃｈｉｐは、自Ｃｈｉｐが備えるメモリアレイ１２４から読み出したリードデータをデータストローブ信号とともに第１ポート１２１から送信するように構成したので、ドライブ制御回路４は、接続Ｃｈｉｐ数が変化しても、タイミングの調整を行うことなくリードデータを取り込むことができるようになる。
【００６６】
また、チップアドレスに基づいて、第１ポート１２１に受信するライトデータを第２ポート１２２から送信するための第３経路を遮断／接続するマスク系（ＩＯコントローラ１２７、チップアドレスデコーダ１２６、アンド回路１６３）を備えるように構成したので、後続のＣｈｉｐへのＩＯ信号の不必要な転送を省くことができるので、前記マスク系を備えない場合に比べて消費電力を低減することができる。
【００６７】
（第２の実施の形態）
第１の実施の形態では、接続Ｃｈｉｐの最後尾からＮＡＮＤ制御部までのリードデータおよびＤＱＳ信号の転送経路にはリードデータとＤＱＳ信号とを同期させるための回路が介在しないため、リードデータおよびＤＱＳ信号がＣｈｉｐ間を転送されるたびにリードデータとＤＱＳ信号との間のスキューが累積することになる。そこで、第２の実施の形態では、第２ポートから入力されたＤＱＳ信号とリードデータとをＤＱＳ信号でデータをラッチして出力することによって、リードデータとＤＱＳ信号との間のスキューの累積を防止する。
【００６８】
第２の実施の形態のＳＳＤは、Ｃｈｉｐの内部構成が第１の実施の形態と異なる。図１４は第２の実施の形態のＣｈｉｐの構成を説明する図である。なお、第１の実施の形態と等しい構成要素には第１の実施の形態と同一の符号を付し、詳細な説明を省略する。
【００６９】
図示するように、Ｃｈｉｐ（ここでは代表としてＣｈｉｐ０）は、第１ポート１２１、第２ポート１２２、チップ制御部１２３、メモリアレイ１２４、セレクタ１６０、１６１、アンド回路１６２、１６３、インバータ１６４、およびスキュー調整回路３０１を備えている。第１ポート１２１は、信号ピン１３０〜１３３と、バッファ１４０、１４１、１４３、１４５と、スリーステートバッファ１４２、１４４とを備え、第２ポート１２２は、信号ピン１３４〜１３７と、バッファ１４６、１４７、１４９、１５１と、スリーステートバッファ１４８、１５０とを備えている。このように、第２の実施の形態のＣｈｉｐは、第１の実施の形態の構成にスキュー調整回路３０１が追加された構成となっている。
【００７０】
スキュー調整回路３０１は、バッファ１４９からのＤＱＳ信号とバッファ１５１からのＩＯ信号（データ）の入力とを受け付けて、受け付けたＤＱＳ信号とＩＯ信号との間のスキューを解消し、スキュー解消後のＩＯ信号をセレクタ１６１の入力端、スキュー解消後のＤＱＳ信号をセレクタ１６０の入力端へ夫々出力する。
【００７１】
図１５は、スキュー調整回路３０１の構成を説明する図である。図示するように、スキュー調整回路３０１に入力されたデータはラッチ回路３０３およびラッチ回路３０４の夫々に入力される。ラッチ回路３０３およびラッチ回路３０３には、バッファ１４９からのＤＱＳ信号が遅延回路３０２を介して入力され、ラッチ回路３０３は該入力されたＤＱＳ信号の立ち上がり、ラッチ回路３０４は該入力されたＤＱＳ信号の立ち下がりを夫々トリガとしてデータをラッチして出力する。ラッチ回路３０３、３０４が出力したデータはセレクタ３０５の夫々異なる入力端に入力される。セレクタ３０５は、遅延回路３０２から出力されたＤＱＳ信号を選択信号として、入力されたデータの入力元のラッチ回路３０３、３０４のうちの１つを選択する。セレクタ３０５は、選択した入力元からのデータをセレクタ１６１に伝達する。また、セレクタ３０５のセレクタ信号として用いられたＤＱＳ信号は、セレクタ１６０の入力端に入力される。このように構成されることによって、スキュー調整回路３０１は、リードデータとＤＱＳ信号との間のスキューを解消して出力することができる。
【００７２】
図１６は、第２の実施の形態のリード処理を説明するタイミングチャートである。ここでは、Ｃｈｉｐ０以外のＣｈｉｐをリード対象とするリードコマンドが発行されたとし、Ｃｈｉｐ０およびＣｈｉｐ１に関する動作タイミングを説明する。
【００７３】
（ａ）はＣｈｉｐ１のＤＱＳ信号の出力、（ｂ）はＣｈｉｐ１のＩＯ信号の入出力、（ｃ）はラッチ回路２０６、２０７に入力されるＤＱＳ信号、（ｄ）はＣｈｉｐ０のラッチ回路２０７の出力データ、（ｅ）はラッチ回路２０６の出力データ、（ｆ）はＣｈｉｐ０のＤＱＳ信号の出力、（ｇ）はＣｈｉｐ０のＩＯ信号の入出力のタイミングを示している。
【００７４】
図示するように、Ｃｈｉｐ１のラッチ回路２０６、２０７には、Ｃｈｉｐ１から伝達されてきたＤＱＳ信号が、遅延回路２０５によってラッチ回路２０６、２０７のセットアップ分だけ遅延させられて入力され、ラッチ回路２０６、２０７は、夫々、遅延させられたＤＱＳ信号をトリガとして入力されたデータを出力する。遅延させられたＤＱＳ信号は、ラッチ回路２０６、２０７の出力とともに出力される。
【００７５】
このように、本発明の第２の実施の形態によれば、各Ｃｈｉｐは自Ｃｈｉｐが備えるメモリアレイ１２４からのリードデータをドライブ制御回路４がＤＱＳ信号に同期して第１ポート１２１から送信し、第２ポート１２２に受信したリードデータをＤＱＳ信号に同期して取得し、前記取得した読み出しデータを第１ポート１２１から送信するラッチ回路としてのスキュー調整回路３０１を備えるように構成したので、各Ｃｈｉｐは転送されてきたリードデータとＤＱＳ信号との間のスキューを解消し、リードデータとＤＱＳ信号との間のスキューの累積を防止することができる。
【００７６】
なお、本第２の実施の形態は、ＤＱＳ信号の転送にかかる構成を省略し、スキュー調整回路３０１はＤＱＳ信号の代わりにＲＥ信号でリードデータをラッチして出力するように構成することも可能である。その場合、各ＣｈｉｐにおいてＲＥ信号とリードデータとを同期させることができるので、スキュー調整回路３０１を具備しないＣｈｉｐが単にデイジーチェーン状に接続される場合に比べてドライブ制御回路４におけるデータの取り込みタイミングの設定が簡単になる。例えば、ドライブ制御回路４は、リード対象のＣｈｉｐの接続位置に応じた回数のＲＥ信号を発行するとともに、ＲＥ信号をリードデータを取り込むためのタイミング信号とするとよい。
【００７７】
（第３の実施の形態）
第１および第２の実施の形態では、各Ｃｈｉｐはポートを２つ備え、各Ｃｈｉｐは２つのポートを用いてデイジーチェーン状に接続されていた。第３の実施の形態では、３つ以上のポートを備えるＣｈｉｐを用意し、該Ｃｈｉｐを用いてツリー状に接続できるようにした。
【００７８】
図１７は、第３の実施の形態の接続方式が採用された８Ｓｔａｃｋパッケージ内の信号線の接続を説明する図である。ここでは、第１および第２の実施の形態と区別するために、第３の実施の形態の８Ｓｔａｃｋパッケージに符号３０ａ１を付している。図示するように、Ｃｈｉｐ０は４つのポート（第１ポート１２１、第２ポート１２２、第３ポート４００、第４ポート４０１）を備え、第２ポート１２２、第３ポート４００、第４ポート４０１にＣｈｉｐ１、Ｃｈｉｐ４、Ｃｈｉｐ６の第１ポート１２１が夫々接続されている。Ｃｈｉｐ０の内部では、第１ポート１２１に受信したＩＯ信号は、第２ポート１２２、第３ポート４００、および第４ポート４０１の夫々へ転送され、第２ポート１２２、第３ポート４００、および第４ポート４０１に受信したＩＯ信号は第１ポート１２１へ転送される。Ｃｈｉｐ１〜７は第１または第２の実施の形態と同等の構成を備えており、Ｃｈｉｐ１にはＣｈｉｐ２およびＣｈｉｐ３がデイジーチェーン状に接続され、Ｃｈｉｐ４、Ｃｈｉｐ６には夫々Ｃｈｉｐ５、Ｃｈｉｐ７がデイジーチェーン状に接続されている。このように、Ｃｈｉｐ０〜７は、Ｃｈｉｐ０を先頭としてツリー状に接続される。
【００７９】
図１８は、集中接続されるＣｈｉｐ０の構成を説明する図である。なお、第１ポート１２１から第２ポート１２２、第３ポート４００、第４ポート４０１の夫々へのＲＥ信号、ＷＥ信号、ＤＱＳ信号、ＩＯ信号の転送にかかる構成は第１または第２の実施の形態の第１ポート１２１から第２ポート１２２への各信号の転送にかかる構成と同等であるので、図示および詳細な説明を省略する。また、第１の実施の形態と同等の構成要素には第１の実施の形態と同一の符号を付し、詳細な説明を省略する。
【００８０】
図１８に示すように、Ｃｈｉｐ０は、第１ポート１２１、第２ポート１２２、第３ポート４００、第４ポート４０１のほか、チップ制御部４０２、メモリアレイ１２４、セレクタ４０３、４０４を備えている。第３ポート４００は、ＤＱＳ信号、ＩＯ信号を夫々送受信するための信号ピン４０５、４０６と、受信したＤＱＳ信号、ＩＯ信号を夫々ドライブするためのバッファ４０９、４１０を備えている。同様に、第４ポート４０１は、ＤＱＳ信号、ＩＯ信号を夫々送受信するための信号ピン４０７、４０８と、受信したＤＱＳ信号、ＩＯ信号を夫々ドライブするためのバッファ４１１、４１２を備えている。
【００８１】
第２ポート１２２、第３ポート４００、第４ポート４０１からのＤＱＳ信号は夫々チップ制御部４０２へ入力されるとともに、セレクタ４０３が備える夫々異なる入力端に入力される。また、第２ポート１２２、第３ポート４００、第４ポート４０１からのＩＯ信号は、セレクタ４０４の夫々異なる入力端に入力される。セレクタ４０３、４０４は、チップ制御部４０２からの選択信号に基づいて入力元を選択し、選択した入力元からの各信号を夫々スリーステートバッファ１４２、１４４の入力端に入力する。
【００８２】
図１９は、チップ制御部４０２の機能を説明する図である。図示するように、チップ制御部４０２は、アドレスデコーダ１２５と、チップアドレスデコーダ４２０と、ＩＯコントローラ１２７とを備えている。チップアドレスデコーダ４２０は、Ｃｈｉｐ１〜７のチップアドレスと該チップアドレスが指定するＣｈｉｐが送信元となるリードデータを受信するポートとの対応付けであるチップアドレス情報４２２を記憶するチップアドレス情報記憶部４２１を備えており、ＮＡＮＤ制御部から受信するチップアドレスとチップアドレス情報４２２とに基づいて、セレクタ４０３、４０４の選択信号の出力制御を実行する。チップアドレス情報４２２によれば、例えば、Ｃｈｉｐ１〜３は第２ポート１２２、Ｃｈｉｐ４およびＣｈｉｐ５は第３ポート４００、Ｃｈｉｐ６およびＣｈｉｐ７は第４ポート４０１に対応づけられている。なお、チップアドレス情報記憶部４２１は、例えば小規模なメモリであってもよいし、ヒューズであってよい。
【００８３】
次に、チップ制御部４０２の動作を説明する。なお、ここでは、第１の実施の形態のチップ制御部１２３と異なるリード処理時の動作のみ説明する。図２０は、リード処理時のチップ制御部４０２の動作を説明するフローチャートである。
【００８４】
図示するように、チップ制御部４０２は、ステップＳ３１、ステップＳ３２において、ステップＳ１１、ステップＳ１２におけるチップ制御部１２３と同等の動作を夫々実行する。ステップＳ３２の後、チップアドレスデコーダ４２０は、リードアドレスは自チップを指しているか否かを判定し、リードアドレスが自チップを指していた場合（ステップＳ２３、Ｙｅｓ）、選択信号を制御してセレクタ４０３、４０４の入力元としてチップ制御部４０２を選択させる（ステップＳ３４）。そして、チップ制御部４０２は、ステップＳ３５、ステップＳ３６において、ステップＳ１５、ステップＳ１６におけるチップ制御部１２３と同等の動作を夫々実行し、リード処理を終了する。
【００８５】
ステップＳ３３において、リードアドレスが自チップを指していなかった場合（ステップＳ３３、Ｎｏ）、チップアドレスデコーダ４２０は、チップアドレス情報４２２を参照して、セレクタ４０３、４０４にリードアドレスが含むチップアドレスに対応づけられているポートからの入力を選択させる（ステップＳ３７）。そして、選択されたポートからリードデータとともにＤＱＳ信号が入力されてきたとき、ＩＯコントローラ１２７は、入力されてきたＤＱＳ信号をリードデータの転送が完了する所定の値までカウントする（ステップＳ３８）。そして、ＩＯコントローラ１２７は、リードデータのデータサイズに応じた値に至るまでＤＱＳ信号をカウントすると、ステップＳ３６に移行して方向制御信号を切り替え、リード処理を終了する。
【００８６】
このように、本発明の第３の実施の形態によれば、Ｃｈｉｐは、複数の第２ポート（第２ポート１２２、第３ポート４００、第４ポート４０１）と、チップアドレスとチップアドレスが指定するメモリチップが送信元となる読み出しデータを受信する第２ポートとを対応付けるチップアドレス情報４２２を記憶するチップアドレス情報記憶部４２１と、を備え、セレクタ系（チップアドレスデコーダ４２０、セレクタ４０４）は、チップアドレスおよびチップアドレス情報４２２に基づいて経路を選択するように構成したので、複数のＣｈｉｐをツリー状に接続できるようになる。
【符号の説明】
【００８７】
１  ホスト装置、４  ドライブ制御回路、１０  ＮＡＮＤメモリ、１０ａ〜ｄ、３０ａ  並列動作要素、１００  ＳＳＤ、１２１  第１ポート、１２２  第２ポート、１２３、４０２  チップ制御部、１２４  メモリアレイ、１２５  アドレスデコーダ、１２６、４２０  チップアドレスデコーダ、１２７  ＩＯコントローラ、１５２〜１５５  双方向バッファ、１６０、１６１、２０８、４０３、４０４、３０５  セレクタ、１６２、１６３  アンド回路、１６４  インバータ、２０１  第１制御信号ピン、２０２  第１ＩＯ信号ピン、２０３  第２制御信号ピン、２０４  第２ＩＯ信号ピン、２０５、３０２  遅延回路、２０６、２０７、３０３、３０４  ラッチ回路、２１０ａ〜ｄ  ＮＡＮＤ制御部、３０１  スキュー調整回路、４００  第３ポート、４０１  第４ポート、４２１  チップアドレス情報記憶部、４２２  チップアドレス情報。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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