(57)【要約】【課題】差動増幅回路、カレントミラー回路およびレール・トゥ・レール回路を組み合わせた電気回路において、外部からの信号に応じて容量の充放電を高速化する機能を維持しつつ、容量の充放電に寄与しない無駄な電流を減少させた差動増幅器を提供する。【解決手段】外部からの信号に基づくデジタル信号を生成する論理回路を内蔵するスイッチ制御回路を設けて、容量の充放電を高速化するスイッチをこのデジタル信号を用いて制御する。【選択図】図５Ａ
2012199740.tif 000002
【特許請求の範囲】
【請求項１】
入力信号および出力信号を差動増幅し、制御信号群に応じて増減する第１の電流群を生成する差動増幅回路部と、
前記第１の電流群に対して、前記制御信号群に応じて増減する比率を有する第２の電流群を生成するカレントミラー回路部と、
前記第２の電流群で充放電し、前記出力信号を出力する容量群と、
前記制御信号群をデジタル信号として生成するスイッチ制御回路と
を具備する
差動増幅器。
【請求項２】
請求項１に記載の差動増幅器において、
前記差動増幅回路部は、
一方の極性を有するトランジスタを有する第１の差動増幅回路部と、
他方の極性を有するトランジスタを有する第２の差動増幅回路部と
を具備し、
前記カレントミラー回路部は、
前記一方の極性を有するトランジスタを有する第１のカレントミラー回路部と、
前記他方の極性を有するトランジスタを有する第２のカレントミラー回路部と
を具備し、
前記制御信号群は、
前記第１の差動増幅回路部および前記第１のカレントミラー回路部を連動して制御する第１の制御信号群と、
前記第２の作動増幅回路部および前記第２のカレントミラー回路部を連動して制御する第２の制御信号群と
を具備する
差動増幅器。
【請求項３】
請求項２に記載の差動増幅器において、
前記第１の差動増幅回路部は、
前記入力信号をゲートに入力する第１のトランジスタと、
前記出力信号をゲートに入力する第２のトランジスタと、
前記第１および前記第２のトランジスタにおけるソースまたはドレインの一方に、ソースまたはドレインの一方が接続された第３のトランジスタと、
前記第３のトランジスタに並列接続された第４のトランジスタと、
前記第１の制御信号群に制御されて、前記第４のトランジスタを導通または遮断するスイッチと
を具備し、
前記第２の差動増幅回路部は、
前記入力信号をゲートに入力する第１のトランジスタと、
前記出力信号をゲートに入力する第２のトランジスタと、
前記第１および前記第２のトランジスタにおけるソースまたはドレインの一方に、ソースまたはドレインの一方が接続された第３のトランジスタと、
前記第３のトランジスタに並列接続された第４のトランジスタと、
前記第２の制御信号群に制御されて、前記第４のトランジスタを導通または遮断するスイッチと
を具備する
差動増幅器。
【請求項４】
請求項３に記載の差動増幅器において、
前記第１のカレントミラー回路部は、
前記第２の差動増幅回路部における前記第２のトランジスタにおける前記ソースまたは前記ドレインの他方に、ソースまたはドレインの一方が接続された第１のトランジスタと、
前記第２の差動増幅回路部における前記第１のトランジスタにおける前記ソースまたは前記ドレインの他方に、ソースまたはドレインの一方が接続されて、前記第１のトランジスタにおけるゲートに、ゲートが接続された、第２のトランジスタと、
前記第２のトランジスタに並列接続された第３のトランジスタと、
前記第１の制御信号群に応じて、前記第３のトランジスタを導通または遮断するスイッチと
を具備し、
前記第２のカレントミラー回路部は、
前記第１の差動増幅回路部における前記第２のトランジスタにおける前記ソースまたは前記ドレインの他方に、ソースまたはドレインの一方が接続された第１のトランジスタと、
前記第１の差動増幅回路部における前記第１のトランジスタにおける前記ソースまたは前記ドレインの他方に、ソースまたはドレインの一方が接続されて、前記第１のトランジスタにおけるゲートに、ゲートが接続された、第２のトランジスタと、
前記第２のトランジスタに並列接続された第３のトランジスタと、
前記第２の制御信号群に応じて、前記第３のトランジスタを導通または遮断するスイッチと
を具備し、
前記容量群は、
一方の端部が第２のカレントミラー回路部における前記第２のトランジスタにおける前記ソースまたは前記ドレインの前記一方に接続されて、他方の端部が前記出力信号を出力する出力部に接続された第１の容量と、
一方の端部が第１のカレントミラー回路部における前記第２のトランジスタにおける前記ソースまたは前記ドレインの前記一方に接続されて、他方の端部が前記出力部に接続された第２の容量と
を具備する
差動増幅器。
【請求項５】
請求項４に記載の差動増幅器において、
前記スイッチ制御回路は、
ドット反転動作に係る信号を扱う場合において、タイミングデータがハイ状態で、かつ、極性データがハイ状態であるときにだけ前記第１の制御信号群の一部をハイ状態にし、タイミングデータがハイ状態で、かつ、極性データがロー状態であるときにだけ前記第２の制御信号群の一部をハイ状態にする論理回路
を具備する
差動増幅器。
【請求項６】
請求項４または５に記載の差動増幅器において、
前記スイッチ制御回路は、
カラム反転動作に係る信号を扱う場合において、極性がポジティブで、かつ、旧入力データの値が新入力データの値よりも小さいときと、極性がネガティブで、かつ、旧入力データの値が新入力データの値よりも大きいときにだけ、前記第１の制御信号群の一部をタイミングデータと同時にハイ状態にし、極性がポジティブで、かつ、旧入力データの値が新入力データの値よりも大きいときと、極性がネガティブで、かつ、旧入力データの値が新入力データの値よりも小さいときにだけ、前記第２の制御信号群の一部をタイミングデータと同時にハイ状態にする論理回路
を具備する
差動増幅器。
【請求項７】
請求項３に記載の差動増幅器において、
前記第１のカレントミラー回路部は、
前記第２の差動増幅回路部における前記第２のトランジスタにおける前記ソースまたは前記ドレインの他方に、ソースまたはドレインの一方が接続された第１のトランジスタと、
前記第２の差動増幅回路部における前記第１のトランジスタにおける前記ソースまたは前記ドレインの他方に、ソースまたはドレインの一方が接続されて、前記第１のトランジスタにおけるゲートに、ゲートが接続された、第２のトランジスタと、
前記第１のトランジスタに並列接続された第３のトランジスタと、
前記第１の制御信号群に応じて、前記第３のトランジスタを導通または遮断するスイッチと
を具備し、
前記第２のカレントミラー回路部は、
前記第１の差動増幅回路部における前記第２のトランジスタにおける前記ソースまたは前記ドレインの他方に、ソースまたはドレインの一方が接続された第１のトランジスタと、
前記第１の差動増幅回路部における前記第１のトランジスタにおける前記ソースまたは前記ドレインの他方に、ソースまたはドレインの一方が接続されて、前記第１のトランジスタにおけるゲートに、ゲートが接続された、第２のトランジスタと、
前記第１のトランジスタに並列接続された第３のトランジスタと、
前記第２の制御信号群に応じて、前記第３のトランジスタを導通または遮断するスイッチと
を具備し、
前記容量群は、
一方の端部が第２のカレントミラー回路部における前記第２のトランジスタにおける前記ソースまたは前記ドレインの前記一方に接続されて、他方の端部が前記出力信号を出力する出力部に接続された第１の容量と、
一方の端部が第１のカレントミラー回路部における前記第２のトランジスタにおける前記ソースまたは前記ドレインの前記一方に接続されて、他方の端部が前記出力部に接続された第２の容量と
を具備する
差動増幅器。
【請求項８】
請求項７に記載の差動増幅器において、
前記スイッチ制御回路は、
ドット反転動作に係る信号を扱う場合において、タイミングデータがハイ状態で、かつ、極性データがハイ状態であるときにだけ前記第１の制御信号群の一部をハイ状態にし、タイミングデータがハイ状態で、かつ、極性データがロー状態であるときにだけ前記第２の制御信号群の一部をハイ状態にする論理回路
を具備し、
前記論理回路は、
前記第１の制御信号群の前記一部を論理的に反転して前記第１の制御信号群の他の一部として出力する第１のインバータと、
前記第２の制御信号群の前記一部を論理的に反転して前記第２の制御信号群の他の一部として出力する第２のインバータと
を具備する
差動増幅器。
【請求項９】
請求項７または８に記載の差動増幅器において、
前記スイッチ制御回路は、
カラム反転動作に係る信号を扱う場合において、極性がポジティブで、かつ、旧入力データの値が新入力データの値よりも小さいときと、極性がネガティブで、かつ、旧入力データの値が新入力データの値よりも大きいときにだけ、前記第１の制御信号群の一部をタイミングデータと同時にハイ状態にし、極性がポジティブで、かつ、旧入力データの値が新入力データの値よりも大きいときと、極性がネガティブで、かつ、旧入力データの値が新入力データの値よりも小さいときにだけ、前記第２の制御信号群の一部をタイミングデータと同時にハイ状態にする論理回路
を具備し、
前記論理回路は、
前記第１の制御信号群の前記一部を論理的に反転して前記第１の制御信号群の他の一部として出力する第１のインバータと、
前記第２の制御信号群の前記一部を論理的に反転して前記第２の制御信号群の他の一部として出力する第２のインバータと
を具備する
差動増幅器。
【請求項１０】
請求項３〜８のいずれかに記載の差動増幅器において、
前記第１および第２の差動増幅回路部ならびに前記第１および前記第２のカレントミラー回路部のそれぞれにおける前記スイッチは、
ゲートに入力する前記制御信号群に応じてソースおよびドレインの間を導通または遮断するトランジスタ
を具備する
差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器に係り、特に、液晶表示装置の駆動に用いられる差動増幅器に係る。
【背景技術】
【０００２】
差動増幅器を搭載するソースドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：集積回路）を用いて液晶表示装置を駆動する原理について簡単に説明する。まず、表示データを表すガンマ電圧を抵抗で分圧して液晶階調の基準電圧を生成する。現在の主流としては、ガンマ電圧を、極性信号におけるポジティブ側およびネガティブ側の両方において、６ビット乃至１０ビット、すなわち６４階調乃至１０２４階調で表現する場合が一般的である。生成されたこれらの基準電圧から、Ｄ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ：デジタル／アナログ）コンバータを用いて１つの基準電圧を選択する。選択された基準電圧は、インピーダンスを下げるために、または基準電圧を微調整するために、電圧フォロアの差動増幅器（以下、「ソースアンプ」とする）に供給される。ソースアンプの出力は、液晶パネルのソース端子に供給されて、液晶パネルの画素容量を駆動する。
【０００３】
近年、テレビやパソコン用ディスプレーに使用される液晶表示装置の大画面化および高精細化が進んでいる。それに伴い、ソースアンプには、より大きな負荷を、より高速に、より省電力で駆動する能力が必要となってきている。
【０００４】
具体的には、ソースアンプの出力電圧が、データとして入力された電圧に到達するまでの遅延時間についての特性規格が、いっそう厳しくなってきている。また、液晶パネルの大型化や、画質向上に伴う動作の高速化により、ソースドライバＩＣの発熱も問題になってきている。
【０００５】
図１Ａは、ソースアンプとして一般的に用いられる回路の構成を示す回路図である。図１Ａの回路図は、教科書や著名な文献などに参考回路として記載されている、いわゆるレール・トゥ・レール（Ｒａｉｌ−ｔｏ−Ｒａｉｌ）アンプの構成を示している。図１Ａの回路は、Ｎチャネル型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属・酸化物・半導体）−ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）およびＰチャネル型ＭＯＳ−ＦＥＴを備えている。以下、ＭＯＳ−ＦＥＴを単に「トランジスタ」と記して説明する。
【０００６】
図１Ａの回路は、大きく分けて、入力部ＩＮ、入力段１０、中間段２０、容量部、最終段３０および出力部ＯＵＴに分けられる。入力段１０は、３つのＮチャネル型トランジスタＭＮ４１、ＭＮ４２およびＭＮ４７ならびに３つのＰチャネル型トランジスタＭＰ４１、ＭＰ４２およびＭＰ４７を含んでいる。中間段２０は、４つのＮチャネル型トランジスタＭＮ４３〜ＭＮ４６および４つのＰチャネル型トランジスタＭＰ４３〜ＭＰ４６を含んでいる。容量部は、第１および第２の位相補間容量Ｃ４１およびＣ４２を含んでいる。最終段３０は、Ｎチャネル型トランジスタおよびＰチャネル型トランジスタを含んでいる。ここで、アンプに電力を供給するプラス側の電源をＶＤＤ、同じくマイナス側の電源をＶＳＳとする。
【０００７】
図１Ｂは、図１Ａでは省略されていた第１の参照電流電源１１の構成を示す回路図である。図１Ｃは、図１Ａでは省略されていた第２の参照電流電源１２の構成を示す回路図である。図１Ａにおいて、共通する構成要素は同じ符号で表している。以降、図１Ａ〜図１Ｃを用いて従来技術について説明する。図１Ｂに示す第１の参照電流電源１１は、第１の参照電流Ｉ４３を生成して、バイアス電圧出力部ＢＮ１から出力する。図１Ｃに示す第２の参照電流電源１２は、第２の参照電流Ｉ４４を生成して、バイアス電圧出力部ＢＰ１から出力する。
【０００８】
図１Ａ〜図１Ｃの回路図を用いて、レール・トゥ・レールアンプの入力電圧範囲について説明する。入力部ＩＮに供給される入力電圧ＶＩＮが、マイナス側電源ＶＳＳ寄りの低い電圧値である時には、入力段１０における２つのＰチャネル型トランジスタＭＰ４１およびＭＰ４２が動作する。反対に、入力部ＩＮに供給される入力電圧ＶＩＮが、プラス側電源ＶＤＤ寄りの高い電圧値である時には、入力段１０における２つのＮチャネル型トランジスタＭＮ４１およびＭＮ４２が動作する。さらに、入力部ＩＮに供給される入力電圧ＶＩＮが、マイナス側電源ＶＳＳおよびプラス側電源ＶＤＤの中間的な電圧値である時には、入力段１０における２つのＰチャネル型トランジスタＭＰ４１およびＭＰ４２ならびに２つのＮチャネル型トランジスタＭＮ４１およびＭＮ４２が共に動作する。このように、図１Ａ〜図１Ｃのソースアンプは、ほぼ全電源電圧の入力範囲で動作する入力段１０を有している。
【０００９】
図１Ａ〜図１Ｃの回路図を参照して、入力データが切り替わる時におけるソースアンプの動作について説明する。まず、図１Ａ〜図１Ｃの回路を実際に設計する場合には、２つのテール電流Ｉ４１およびＩ４２が同じ電流値となり、第１および第２の位相補償容量Ｃ４１およびＣ４２における第１および第２の容量値Ｃ４１およびＣ４２が同じとなるような設計を行う。ここで、ソースアンプのＮチャネル差動回路部におけるスルーレートＴＲＮ（単位：Ｖ／ｓｅｃ）は、次の式で表される。
ＴＲＮ＝Ｉ４１／Ｃ４１
同様に、ソースアンプのＰチャネル差動回路部におけるスルーレートＴＲＰは、次の式で表される。
ＴＲＰ＝Ｉ４２／Ｃ４２
前述のとおり、
Ｉ４１＝Ｉ４２
Ｃ４１＝Ｃ４２
なので、抱き合わせの関係にあるＮチャネル差動回路部およびＰチャネル差動回路部において、スルーレートＴＲＮおよびＴＲＰは同じであって、両チャネル間のバランスは保たれる。
【００１０】
図２は、図１Ａ〜図１Ｃのソースアンプからの出力波形を示す波形図である。図２の波形図において、横軸は時間を示し、縦軸は信号強度を示している。図２の波形図には、図１Ａ〜図１Ｃのソースアンプの状態変化に伴う出力電圧ＶＯＵＴの時間変化を示すグラフが描かれている。図２の横軸における４つの期間ａ〜ｄは、ソースアンプにおける第１〜第４の状態にそれぞれ対応する。
【００１１】
期間ａにおける第１の状態について説明する。ソースアンプにおいて、入力部ＩＮには入力電圧ＶＩＮとして０．２Ｖ乃至ＶＤＤ−０．２Ｖの電圧が供給されるものとする。まず、入力電圧ＶＩＮが０．２Ｖのとき、出力電圧ＶＯＵＴは０．２Ｖになっている。この時の、第１の位相補償容量Ｃ４１に注目する。第１の位相補償容量Ｃ４１における一方の端部であるノードＮ４１は、Ｐチャネル型トランジスタＭＰ４６のドレインに接続されており、その電圧はＶＤＤ−ＶＤＳになっている。ここで、ＶＤＳは、Ｐチャネル型トランジスタＭＰ４６のドレイン・ソース間電圧である。今回この電圧はＶＤＤ−０．２Ｖになっているものとする。また、第１の位相補償容量Ｃ４１における出力部ＯＵＴ側の端部における電圧は０．２Ｖになっている。このため、第１の位相補償容量Ｃ４１の端子極性は、ノードＮ４１側がプラスとなり、出力部ＯＵＴ側がマイナスとなる。このように、第１の位相補償容量Ｃ４１は、２つの電圧ＶＤＤ−０．２Ｖおよび０．２Ｖの間で充電されている状態になっている。
【００１２】
次に、第２の位相補償容量Ｃ４２に注目する。第２の位相補償容量Ｃ４２における一方の端部であるノードＮ４２は、Ｎチャネル型トランジスタＭＮ４６のドレインに接続されており、その電圧はＶＳＳ＋ＶＤＳになっている。ここで、ＶＤＳは、Ｎチャネル型トランジスタＭＮ４６のドレイン・ソース間電圧である。今回この電圧はＶＳＳ＋０．２Ｖ＝０．２Ｖになっているものとする。また、第２の位相補償容量Ｃ４２における出力部ＯＵＴ側の端部における電圧は０．２Ｖになっている。このため、第２の位相補償容量Ｃ４２の両端子における電圧はともに０．２Ｖとなる。このように、第２の位相補償容量Ｃ４２は全く充電されていない状態になっている。
【００１３】
次に、期間ｂにおける第２の状態について説明する。入力部ＩＮにおける入力電圧ＶＩＮが０．２ＶからＶＤＤ−０．２Ｖに切り替わったときの、入力段Ｐチャネル差動回路部に注目する。まず、Ｐチャネル型トランジスタＭＰ４２がオフ状態になる。Ｐチャネル型トランジスタＭＰ４１のゲートは、出力部ＯＵＴに接続されており、入力電圧ＶＩＮがＶＤＤ−０．２Ｖに切り替わった直後にはまだ０．２Ｖ付近になっている。このため、Ｐチャネル型トランジスタＭＰ４１はまだオン状態になっている。したがって、テール電流Ｉ４２の全てが、Ｐチャネル型トランジスタＭＰ４１およびＮチャネル型トランジスタＭＮ４５を経由して、第２の電源ＶＳＳへと流れ込む。
【００１４】
２つのＮチャネル型トランジスタＭＮ４５およびＭＮ４６は、能動負荷のためカレントミラーの関係になっている。このことから、Ｎチャネル型トランジスタＭＮ４６にも、テール電流Ｉ４２と同じ量の電流が流れる。その結果、Ｎチャネル型トランジスタＭＮ４６の電流はテール電流Ｉ４２の分だけ増加する。ここで、Ｎチャネル型トランジスタＭＮ４４からＮチャネル型トランジスタＭＮ４６に流れる電流は、中間段２０の回路によって電流制限されている。このため、Ｎチャネル型トランジスタＭＮ４６の電流増加分、すなわちテール電流Ｉ４２と同じ量の電流が、ノードＮ４２に接続されている第２の位相補償容量Ｃ４２から引かれる。
【００１５】
第２の位相補償容量Ｃ４２におけるノードＮ４２側端部から、テール電流Ｉ４２と同じ量の電流が引かれるということは、第２の位相補償容量Ｃ４２が、出力部ＯＵＴ側端部から、テール電流Ｉ４２と同じ量の電流で充電されることと同じである。したがって、第２の位相補償容量Ｃ４２は、出力部ＯＵＴ側端部がプラスの極性で、ノードＮ４２側がマイナスの極性で、テール電流Ｉ４２と同じ量の定電流で充電されている状態になる。この状態のスルーレート（単位：Ｖ／ｓｅｃ）は、Ｐチャネル差動回路部のスルーレートを示すＩ４２／Ｃ４２の傾きを持つ。この状態は、第２の位相補償容量Ｃ４２における両端部の電位差が（ＶＤＤ−０．２Ｖ）−（０．２Ｖ）になるまで続く。この、第２の位相補償容量Ｃ４２による電圧変化が、最終段３０への入力電圧を供給するノードＮ４４に伝達されて、最終段３０のＮチャネル出力回路部を制御する。
【００１６】
次に、入力段Ｎチャネル差動回路部に注目すると、まず、Ｎチャネル型トランジスタＭＮ４２がオン状態になる。Ｎチャネル型トランジスタＭＮ４１のゲートは、出力部ＯＵＴに接続されており、入力電圧ＶＩＮがＶＤＤ−０．２Ｖに切り替わった直後にはまだ０．２Ｖ付近になっている。このため、Ｎチャネル型トランジスタＭＮ４１はまだオフ状態にある。したがって、テール電流Ｉ４１の全てがＮチャネル型トランジスタＭＮ４２を経由して第２の電源ＶＳＳへと流れ込む。ここで、Ｐチャネル型トランジスタＭＰ４６からＰチャネル型トランジスタＭＰ４４に流れる電流は、中間段２０の回路によって電流制限されている。このため、テール電流Ｉ４１は、ノードＮ４１に接続されている第１の位相補償容量Ｃ４１から引かれる。なお、第１の位相補償容量Ｃ４１は、前出のとおり、一方の端部における電圧ＶＤＤ−０．２Ｖおよび他方の端部における電圧０．２Ｖの間で充電されている状態になっている。
したがって、第１の位相補償容量Ｃ４１において、ノードＮ４１側端部がプラス極性になり、出力部ＯＵＴ側端部がマイナス極性になる。
【００１７】
第１の位相補償容量Ｃ４１のプラス側端部であるノードＮ４１から、テール電流Ｉ４１の定電流が引かれることは、第１の位相補償容量Ｃ４１に溜まった電荷が定電流放電されることに等しい。この状態におけるスルーレートは、Ｎチャネル差動回路部のスルーレートを示すＩ４１／Ｃ４１の傾きを持つ。この状態は、第１の位相補償容量Ｃ４１の両端部における電位差が（ＶＤＤ−０．２Ｖ）−（ＶＤＤ−０．２Ｖ）、つまり０Ｖになるまで続く。この、第１の位相補償容量Ｃ４１による電圧変化が、最終段３０への入力電圧を供給するノードＮ４３に伝達されて、最終段３０のＰチャネル出力回路部を制御する。
【００１８】
なお、第１および第２の位相補償容量Ｃ４１およびＣ４２による電圧変化は同じであるため、出力部ＯＵＴにおける電圧変化もバランスを崩すことなく一定になる。
【００１９】
次に、期間ｃにおける第３の状態について説明する。出力部ＯＵＴの電圧がＶＤＤ−０．２Ｖに到達するときに、第３の状態が始まる。このとき、第１の位相補償容量Ｃ４１の両端における電位差は０Ｖになっているものとする。また、第２の位相補償容量Ｃ４２の両端における電位差は（ＶＤＤ−０．２Ｖ）−０．２Ｖになっているものとする。
【００２０】
次に、期間ｄにおける第４の状態について説明する。上記の第３の状態から、入力部ＩＮにおける入力電圧ＶＩＮがＶＤＤ−０．２Ｖから０．２Ｖに切り替わったときの入力段Ｐチャネル差動回路部に注目する。まず、Ｐチャネル型トランジスタＭＰ４２がオン状態になる。Ｐチャネル型トランジスタＭＰ４１のゲートは、出力部ＯＵＴに接続されており、入力電圧ＶＩＮが０．２Ｖに切り替わった直後はまだＶＤＤ−０．２Ｖ付近になっている。このため、Ｐチャネル型トランジスタＭＰ４１はオフ状態にある。したがって、テール電流Ｉ４２の全てはＰチャネル型トランジスタＭＰ４２を経由してノードＮ４２へと流れ込む。ここで、Ｎチャネル型トランジスタＭＮ４４からＮチャネル型トランジスタＭＮ４６に流れる電流は、中間段２０の回路によって電流制限されている。したがって、このテール電流Ｉ４２はノードＮ４２に接続されている第２の位相補償容量Ｃ４２へ流れ込む。第２の位相補償容量Ｃ４２は、前述のとおり、一方の端部における電圧ＶＤＤ−０．２Ｖおよび他方の端部における電圧０．２Ｖの間で充電されている状態になっている。したがって、第２の位相補償容量Ｃ４２において、出力部ＯＵＴ側の端子がプラス極性になり、ノードＮ４２側の端子がマイナス極性になる。
【００２１】
第２の位相補償容量Ｃ４２のマイナス側端子であるノードＮ４２から、第２の位相補償容量Ｃ４２に向かってテール電流Ｉ４２の定電流が流れ込むということは、第２の位相補償容量Ｃ４２における出力部ＯＵＴ側の端部からテール電流Ｉ４２と同じ量の電流を放電することに等しい。したがって、第２の位相補償容量Ｃ４２に溜まった電荷が定電流放電されている状態になる。この状態におけるスルーレートは、Ｐチャネル型差動回路部のスルーレートを示すＩ４２／Ｃ４２と同じ傾きを持つ。この状態は、第２の位相補償容量Ｃ４２の両端における電位差が（０．２Ｖ）−（０．２Ｖ）、すなわち０Ｖになるまで続く。この、第２の位相補償容量Ｃ４２における電圧変化が、最終段３０への入力電圧を供給するノードＮ４４に伝達されて、最終段３０におけるＮチャネル出力回路部を制御する。
【００２２】
次に、入力段Ｎチャネル差動回路部に注目する。まず、Ｎチャネル型トランジスタＭＮ４２がオフ状態になる。Ｎチャネル型トランジスタＭＮ４１のゲートは、出力部ＯＵＴに接続されており、入力電圧ＶＩＮが０．２Ｖに切り替わった直後はまだＶＤＤ−０．２Ｖ付近になっている。このため、Ｎチャネル型トランジスタＭＮ４１はオン状態にある。したがって、テール電流Ｉ４１の全ては第１の電源ＶＤＤからＰチャネル型トランジスタＭＰ４５およびＮチャネル型トランジスタＭＮ４１を経由して第２の電源ＶＳＳへと流れ込む。ここで、２つのＰチャネル型トランジスタＭＰ４５およびＭＰ４６は、能動負荷のため、カレントミラーの関係になっている。したがって、Ｐチャネル型トランジスタＭＰ４６にもテール電流Ｉ４１と同じ量の電流が流れる。
【００２３】
その結果、Ｐチャネル型トランジスタＭＰ４６を流れる電流は、テール電流Ｉ４１と同じ量だけ増加する。ここで、Ｐチャネル型トランジスタＭＰ４６からＰチャネル型トランジスタＭＰ４４に流れる電流は、中間段２０の回路によって電流制限されている。このため、Ｐチャネル型トランジスタＭＰ４６における、テール電流Ｉ４１と同じ量の電流増加分は、ノードＮ４１に接続されている第１の位相補償容量Ｃ４１に流れ込む。これにより、第１の位相補償容量Ｃ４１において、ノードＮ４１側の端子がプラス極性になり、出力部ＯＵＴ側の端子がマイナス極性になる。この状態において、第１の位相補償容量Ｃ４１は、テール電流Ｉ４１と同じ量の定電流で充電されている状態になる。この状態のスルーレートは、Ｎチャネル差動回路部のスルーレートを示すＩ４１／Ｃ４１の傾きを持つ。この状態は、第１の位相補償容量Ｃ４１の両端電位差が（ＶＤＤ−０．２Ｖ）−（０．２Ｖ）になるまで続く。この、第１の位相補償容量Ｃ４１による電圧変化が、最終段３０への入力電圧としてノードＮ４３に供給されて、最終段３０のＰチャネル出力回路部を制御する。
【００２４】
第１および第２の位相補償容量Ｃ４１およびＣ４２における電圧変化は同じであるため、出力部ＯＵＴにおける電圧変化もバランスを崩すことなく一定になる。
【００２５】
図１Ａ〜図１Ｃの回路でスルーレートを増大して動作速度を速くしようとした場合、２つのテール電流Ｉ４１およびＩ４２を増加させるか、第１および第２の位相補償容量Ｃ４１およびＣ４２を小さくする必要がある。しかし、第１および第２の位相補償容量Ｃ４１およびＣ４２を小さくすると、アンプの位相余裕が無くなり、出力発振に至るリスクがある。そこで、２つのテール電流Ｉ４１およびＩ４２を増やすことになる。しかし、その場合は、消費電流が増加することになる。
【００２６】
特許文献１（特開２００１−１５６５５９号公報）には、図１Ａ〜図１Ｃの回路の電流増加を低減することの出来る差動増幅回路に係る記載が開示されている。図３は、特許文献１に記載された差動増幅回路の構成を示す回路図である。図３の差動増幅回路は、図１Ａ〜図１Ｃの回路に以下の変更を加えたものに等しい。すなわち、２つのＮチャネル型トランジスタＭＮ４８およびＭＮ４９ならびに２つのＰチャネル型トランジスタＭＰ４８およびＭＰ４９を追加する。
【００２７】
ここで、Ｎチャネル型トランジスタＭＮ４９のドレインは、Ｎチャネル型トランジスタＭＮ４７のドレインに接続されている。Ｎチャネル型トランジスタＭＮ４９のゲートは、ノードＮ４４に接続されている。Ｎチャネル型トランジスタＭＮ４９のソースは、Ｎチャネル型トランジスタＭＮ４８のドレインに接続されている。Ｎチャネル型トランジスタＭＮ４８のゲートは、Ｎチャネル型トランジスタＭＮ４７のゲートに接続されている。Ｎチャネル型トランジスタＭＮ４８のソースは、Ｎチャネル型トランジスタＭＮ４７のソースに接続されている。
【００２８】
同様に、Ｐチャネル型トランジスタＭＰ４９のドレインは、Ｐチャネル型トランジスタＭＰ４７のドレインに接続されている。Ｐチャネル型トランジスタＭＰ４９のゲートは、ノードＮ４３に接続されている。Ｐチャネル型トランジスタＭＰ４９のソースは、Ｐチャネル型トランジスタＭＰ４８のドレインに接続されている。Ｐチャネル型トランジスタＭＰ４８のゲートは、Ｐチャネル型トランジスタＭＰ４７のゲートに接続されている。Ｐチャネル型トランジスタＭＰ４８のソースは、Ｐチャネル型トランジスタＭＰ４７のソースに接続されている。
【００２９】
図３の回路におけるその他の構成要素および接続関係については、図１Ａ〜図１Ｃの場合と同じであるので、さらなる詳細な説明を省略する。
【００３０】
図３で追加された２つのＮチャネル型トランジスタＭＮ４８およびＭＮ４９ならびに２つのＰチャネル型トランジスタＭＰ４８およびＭＰ４９の動作について説明する。Ｎチャネル型トランジスタＭＮ４９がオン状態になると、以下の電流Ｉ４３がＮチャネル型トランジスタＭＮ４８に流れる。
Ｉ４３＝ＷＮ４８／ＷＮ４７×Ｉ４１ここで、ＷＮ４８はＮチャネル型トランジスタＭＮ４８のゲート幅を示し、ＷＮ４９はＮチャネル型トランジスタＭＮ４９のゲート幅を示す。今回は、２つのＮチャネル型トランジスタＭＮ４８およびＭＮ４９のゲート幅ＷＮ４８およびＷＮ４９の比率が以下のとおりであるものとして説明する。
ＷＮ４７：ＷＮ４８＝１：２
【００３１】
同様に、Ｐチャネル型トランジスタＭＰ４９がオン状態になると、以下の電流Ｉ４４がＰチャネル型トランジスタＭＰ４８に流れる。
Ｉ４４＝ＷＰ４８／ＷＰ４７×Ｉ４２
ここで、ＷＰ４８はＰチャネル型トランジスタＭＰ４８のゲート幅を示し、ＷＰ４９はＰチャネル型トランジスタＭＰ４９のゲート幅を示す。今回は、２つのＰチャネル型トランジスタＭＰ４８およびＭＰ４９のゲート幅ＷＰ４８およびＷＰ４９の比率が以下のとおりであるものとして説明する。
ＷＰ４７：ＷＰ４８＝１：２
【００３２】
入力部ＩＮにおける入力電圧ＶＩＮが、０．２ＶからＶＤＤ−０．２Ｖに切り替わったときの、入力段Ｐチャネル差動回路部の動作に注目する。Ｐチャネル型トランジスタＭＰ４２がオフ状態になる。Ｐチャネル型トランジスタＭＰ４１のゲートは、出力部ＯＵＴに接続されており、入力電圧ＶＩＮがＶＤＤ−０．２Ｖに切り替わった直後はまだ０．２Ｖになっている。このため、Ｐチャネル型トランジスタＭＰ４１はオン状態にある。したがって、テール電流Ｉ４２の全てはＰチャネル型トランジスタＭＰ４１およびＮチャネル型トランジスタＭＮ４５を経由して第２の電源ＶＳＳへと流れ込む。２つのＮチャネル型トランジスタＭＮ４５およびＭＮ４６は、能動負荷のためカレントミラーの関係になっているので、Ｎチャネル型トランジスタＭＮ４６にもテール電流Ｉ４２と同じ量の電流が流れる。その結果、Ｎチャネル型トランジスタＭＮ４６の電流は、テール電流Ｉ４２の分だけ増加する。ここで、Ｎチャネル型トランジスタＭＮ４４からＮチャネル型トランジスタＭＮ４６に流れる電流は、中間段２０の回路によって電流制限されている。このため、Ｎチャネル型トランジスタＭＮ４６における、テール電流Ｉ４２と同量の電流増加分は、ノードＮ４２に接続されている第２の位相補償容量Ｃ４２から引かれる。このあたりの動作は、図１Ａ〜図１Ｃの場合と全く同じである。入力段Ｎチャネル差動回路部の動作も、図１Ａ〜図１Ｃの場合と全く同じであるので、さらなる詳細な説明を省略する。
【００３３】
出力電圧ＶＯＵＴがＶＤＤ−０．２Ｖに到達するまで、最終段Ｐチャネル出力回路部のゲートに接続されたノードＮ４３は、第１の電源電圧ＶＤＤから離れて第２の電源電圧ＶＳＳに近づく。これにより、Ｐチャネル型トランジスタＭＰ４９がオン状態になる。前述のとおり、Ｐチャネル型トランジスタＭＰ４８のゲート幅は、Ｐチャネル型トランジスタＭＰ４７の２倍となっている。このため、Ｐチャネル型トランジスタＭＰ４９がオン状態になったことにより、Ｐチャネル型トランジスタＭＰ４８にはテール電流Ｉ４２の２倍の電流が流れる。この電流は、Ｐチャネル型トランジスタＭＰ４７のドレインでテール電流Ｉ４２と合流し、Ｐチャネル型トランジスタＭＰ４１に流れ込む。結果として、入力段Ｐチャネル差動回路部におけるテール電流は、Ｐチャネル型トランジスタＭＰ４７におけるテール電流Ｉ４２の３倍になる。したがって、その間、スルーレートが増大する。
【００３４】
出力電圧ＶＯＵＴがＶＤＤ−０．２Ｖに到達すると、ノードＮ４３は第１の電源電圧ＶＤＤに近づく。このため、Ｐチャネル型トランジスタＭＰ４９はオフ状態になる。したがって、入力段Ｐチャネル差動回路部におけるテール電流は、Ｉ４２のみとなる。以降の動作は図１Ａ〜図１Ｃの場合と同じになる。
【００３５】
入力電圧ＶＩＮが、ＶＤＤ−０．２Ｖから０．２Ｖに切り替わったときの入力段Ｎチャネル差動回路部に注目する。まず、Ｎチャネル型トランジスタＭＮ４２がオフ状態になる。Ｎチャネル型トランジスタＭＮ４１のゲートは、出力部ＯＵＴに接続されており、入力電圧ＶＩＮが０．２Ｖに切り替わった直後はまだＶＤＤ−０．２Ｖ付近になっている。このため、Ｎチャネル型トランジスタＭＮ４１はオン状態になっている。したがって、テール電流Ｉ４１の全ては、第１の電源ＶＤＤからＰチャネル型トランジスタＭＰ４１およびＮチャネル型トランジスタＭＮ４１を経由して第２の電源ＶＳＳへ流れ込む。２つのＰチャネル型トランジスタＭＰ４５およびＭＰ４６は、能動負荷のためカレントミラーの関係になっている。このことから、Ｐチャネル型トランジスタＭＰ４６にもテール電流Ｉ４１と同じ量の電流が流れる。その結果、Ｐチャネル型トランジスタＭＰ４６の電流は、テール電流Ｉ４１と同じ分だけ増加する。ここで、Ｐチャネル型トランジスタＭＰ４６からＰチャネル型トランジスタＭＰ４４に流れる電流は、中間段２０の回路によって電流制限されている。このため、Ｐチャネル型トランジスタＭＰ４６における、テール電流Ｉ４１と同じ量の電流増加分は、ノードＮ４１に接続されている第１の位相補償容量Ｃ４１へ流れる。このあたりの動作は、図１Ａ〜図１Ｃの場合と全く同じである。入力段Ｐチャネル差動回路部の動作も、図１Ａ〜図１Ｃの場合と全く同じであるので、さらなる詳細な説明を省略する。
【００３６】
出力電圧ＶＯＵＴが０．２Ｖに到達すると、ノードＮ４４の電圧が第２の電源電圧ＶＳＳに近づく。このため、Ｎチャネル型トランジスタＭＮ４９はオフ状態になる。その結果、入力段Ｐチャネル差動回路部のテール電流はＩ４１のみとなり、図１Ａ〜図１Ｃと同じ状態になる。この結果、入力電圧が切り替わるときだけ入力段１０におけるテール電流が増加し、スルーレートが増加する。
【００３７】
上記に関連して、引用文献２（特開２００６−５０２９６号公報）には、差動増幅器に係る記載が開示されている。この差動増幅器は、入力対の一方が入力端をなす、第１導電型の差動対及び第２導電型の差動対を備え、出力端子から供給電源電圧の全範囲にわたる出力が可能である。この差動増幅器は、判別部と、差動対制御部とを備えていることを特徴とする。ここで、判別部は、少なくとも１つの被判別信号を受け、第１導電型の差動対と第２導電型の差動対の動作を停止させるか否か判別する。差動対制御部は、判別部の判別結果に応じて、第１導電型の差動対と第２導電型の差動対の活性化と非活性化を制御する。
【先行技術文献】
【特許文献】
【００３８】
【特許文献１】特開２００１−１５６５５９号公報
【特許文献２】特開２００６−５０２９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００３９】
図４は、図３の従来技術による差動増幅回路の動作を示すタイミングチャートである。図４は、合計６つのグラフＢ１〜Ｂ６を含んでいる。図４のタイミングチャートにおいて、横軸は時間の経過を表している。図４における期間ａ〜ｆは、図２における期間ａ〜ｆにそれぞれ対応する。グラフＢ１は、各時間帯における、前回供給された旧入力データを示している。グラフＢ２は、各時間帯における、今回供給される新入力データを示している。グラフＢ３は、ノードＮ４３における電圧の時間変化を示している。グラフＢ４は、ノードＮ４４における電圧の時間変化を示している。グラフＢ５は、Ｎチャネル型トランジスタＭＮ４８における状態の時間変化を示している。グラフＢ６は、Ｎチャネル型トランジスタＭＮ４９における状態の時間変化を示している。
【００４０】
図３および図４を参照して、図３の差動増幅回路の全体的な動作について説明する。ここでは、例として、ドット反転の表示動作を行い、図１Ａ〜図１Ｃの場合の２倍のスルーレートを求める場合について説明する。
【００４１】
上記に説明したように、図３の場合では、入力電圧ＶＩＮが０．２ＶからＶＤＤ−０．２Ｖに切り替わった時、テール電流Ｉ４２のみを増加させている。入力段Ｐチャネル動作回路部および入力段Ｎチャネル動作回路部の抱き合わせによるレール・トゥ・レールアンプにおいて、スルーレートを制御するには、最終段３０におけるトランジスタのゲート配線として用いられる２つのノードＮ４３およびＮ４４の電圧変化を同じにすることが望ましい。この電圧変化は、以下の２つの値ＴＲ１、ＴＲ２によって決定される。
ＴＲ１＝Ｉ４１／Ｃ４１
ＴＲ２＝Ｉ４２／Ｃ４２
ここで、Ｉ４１はテール電流Ｉ４１の電流値を示し、Ｃ４１は第１の位相補償容量Ｃ４１の容量値を示し、Ｉ４２はテール電流Ｉ４２の電流値を示し、Ｃ４２は第２の位相補償容量Ｃ４２の容量値を示す。したがって、以下のような関係を満たす定数を選択することで、電圧変化もバランスを崩すことなく一定になる。
Ｉ４１／Ｃ４１＝Ｉ４２／Ｃ４２
【００４２】
出力部ＯＵＴから見ると、第１および第２の位相補償容量Ｃ４１およびＣ４２は並列に接続されている。したがって、出力部ＯＵＴには容量値としてＣ４１＋Ｃ４２を有する容量が接続されているものとみなすことが出来る。また、第１および第２の位相補償容量Ｃ４１およびＣ４２は、２つの定電流Ｉ４１およびＩ４２によって充電されるので、出力部ＯＵＴにおけるスルーレートＴＲＯＵＴは、以下のように近似される。
ＴＲＯＵＴ≒（Ｉ４１＋Ｉ４２）／（Ｃ４１＋Ｃ４２）
【００４３】
図３の場合は、前述のとおり、テール電流Ｉ４２のみを増加させている。その結果、以下の不等式が得られる。
Ｉ４２／Ｃ４２≠Ｉ４１／Ｃ４１
この状態ではバランスが崩れており、理想的な状態ではないが、図３の場合についてはこのまま説明を続ける。
【００４４】
仮に、Ｐチャネル型トランジスタＭＰ４８に流れる電流が、Ｐチャネル型トランジスタＭＰ４７に流れるテール電流Ｉ４２と同じ量である場合を考える。すなわち、２つのＰチャネル型トランジスタＭＰ４８およびＭＰ４７におけるゲート幅の比率が１：１である場合を考える。この場合、出力部ＯＵＴにおけるスルーレートＴＲＯＵＴは、以下の式で近似出来る。
ＴＲＯＵＴ≒（Ｉ４２×２＋Ｉ４１）／（Ｃ４１＋Ｃ４２）
ここで、
Ｉ４１＝Ｉ４２
Ｃ４１＝Ｃ４２
となるように各種定数を選択した場合、出力部ＯＵＴにおけるスルーレートＴＲＯＵＴは、以下の式で表される。
ＴＲＯＵＴ≒（Ｉ４２×３）／（Ｃ４２×２）
したがって、出力部ＯＵＴにおけるスルーレートＴＲＯＵＴは、前と比べて３／２＝１．５倍になると見積もることが出来る。この見積もりは、シミュレーションの結果からも確認出来る。
【００４５】
図１Ａ〜図１Ｃに示した従来技術の回路のスルーレートに対し、図３の回路でスルーレートを２倍にしようとした場合、Ｐチャネル型トランジスタＭＰ４８に、テール電流Ｉ４２の２倍の電流を流す必要がある。同様に、Ｎチャネル型トランジスタＭＮ４８に、テール電流Ｉ４１の２倍の電流を流す必要がある。すなわち、２つのＰチャネル型トランジスタＭＰ４７およびＭＰ４８におけるゲート幅の比率を１：２にして、かつ、２つのＮチャネル型トランジスタＭＮ４７およびＭＮ４８におけるゲート幅の比率を１：２にする必要がある。
【００４６】
このとき、出力部ＯＵＴにおける電圧ＶＯＵＴが０．２ＶからＶＤＤ−０．２Ｖに切り替わるときのスルーレートＴＲＯＵＴを見積もると、以下のように近似出来る。
ＴＲＯＵＴ≒（Ｉ４２×２＋Ｉ４２＋Ｉ４１）／（Ｃ４１＋Ｃ４２）
したがって、このスルーレートは図１Ａ〜図１Ｃの場合の２倍になっている。
【００４７】
同様に、出力部ＯＵＴにおける電圧が、ＶＤＤ−０．２Ｖから０．２Ｖに切り替わるときのスルーレートＴＲＯＵＴを見積もると、以下のように近似出来る。
ＴＲＯＵＴ≒（Ｉ４１×２＋Ｉ４１＋Ｉ４２）／（Ｃ４１＋Ｃ４２）
したがって、このスルーレートも図１Ａ〜図１Ｃの場合の２倍になっている。
【００４８】
前述のとおり、図２における期間ｂにおいて、図３の回路における第１の位相補償容量Ｃ４１は、Ｎチャネル型トランジスタＭＮ４２を経由したテール電流Ｉ４１によって直接放電されている。これに対して、第２の位相補償容量Ｃ４２は、Ｎチャネル型トランジスタＭＮ４６の電流で充電されている。ここで、Ｎチャネル型トランジスタＭＮ４６は、Ｎチャネル型トランジスタＭＮ４５とは能動負荷のカレントミラーの関係にある。したがって、Ｎチャネル型トランジスタＭＮ４６に流れる電流は、テール電流Ｉ４２の３倍の量の電流である。つまり、Ｎチャネル型トランジスタＭＮ４５に流れる、テール電流Ｉ４２の３倍の量の電流は、カレントミラーの参照電流として用いられているだけであって、第２の位相補償容量Ｃ４２の充放電に対して直接寄与していない。
【００４９】
また、図２における期間ｄにおいて、図３の回路における第２の位相補償容量Ｃ４２は、Ｎチャネル型トランジスタＭＮ４２を経由したテール電流Ｉ４２によって直接放電されている。これに対して、第１の位相補償容量Ｃ４１は、Ｐチャネル型トランジスタＭＰ４６の電流で充電されている。ここで、Ｐチャネル型トランジスタＭＰ４６は、Ｐチャネル型トランジスタＭＰ４５とは能動負荷のカレントミラーの関係にある。したがって、Ｐチャネル型トランジスタＭＰ４６に流れる電流は、テール電流Ｉ４１の３倍の量の電流である。つまり、Ｐチャネル型トランジスタＭＰ４５に流れる、テール電流Ｉ４１の３倍の量の電流は、カレントミラーの参照電流として用いられているだけであって、第１の位相補償容量Ｃ４１の充放電に対して直接寄与していない。
【００５０】
このように、第１および第２の位相補償容量Ｃ４１およびＣ４２への充放電に直接寄与していないこれらの電流は、それぞれの期間においては無駄な電流とも考えられる。
【００５１】
これは、ソースアンプのスルーレートが、位相補償容量Ｃを、位相補償容量Ｃへの電流Ｉで割った商としてその値が決まっており、かつ、この電流Ｉの値が初段のテール電流で固定されているためである。
【００５２】
仮に、２つのテール電流Ｉ４１およびＩ４２の値をそれぞれ１μＡとした場合について考える。この場合、図２における期間ｂにおいては、Ｐチャネル型トランジスタＭＰ４８からＮチャネル型トランジスタＭＮ４５に参照電流として流れる電流量Ｉ４２×２、すなわち２μＡ、が無駄な電流となる。同様に、図２における期間ｄにおいては、Ｐチャネル型トランジスタＭＰ４５からＮチャネル型トランジスタＭＮ４６に参照電流として流れる電流量Ｉ４１×２、すなわち２μＡ、が無駄な電流となる。ここで、近年の液晶ドライバＩＣの出力数の主流が、９６０チャンネルなどになっていることを考慮すると、図２における２つの期間ｂおよびｄのそれぞれにおいて、２μＡの９６０倍、すなわち１９２０μＡ、が無駄な電流となる。
【００５３】
また、図３のテール電流を制御するＮチャネル型トランジスタＭＮ４９およびＰチャネル型トランジスタＭＰ４９は、本来の理想としては、ロジック回路の出力のように、第１および第２の電源電圧ＶＤＤおよびＶＳＳの間で急峻に切り替わる電圧で制御するべきである。しかし、図３におけるＮチャネル型トランジスタＭＮ４９およびＰチャネル型トランジスタＭＰ４９のゲート配線である２つのノードＮ４３およびＮ４４が伝達するのは、アナログ電圧である。これらのノードＮ４３およびＮ４４における電圧は、第１および第２の電源電圧ＶＤＤおよびＶＳＳの間で急峻に切り替わることが無いため、電圧ドロップの時間が長くなることが懸念される。ドロップ時間が長ければ長いほど、流れるテール電流の総量が増え、すなわち無駄な電流が増えることになる。
【００５４】
また、ノードＮ４３の電圧は、出力安定時に第１の電源電圧ＶＤＤに張り付くことは無く、電圧ＶＤＤ−ＶＴＰまでにしか上昇しない。ここで、ＶＴＰは、最終段Ｐチャネル出力回路部におけるＰチャネル型トランジスタのスレッショルド電圧を示す。同様に、Ｐチャネル型トランジスタＭＰ４３の電圧も、出力安定時に第２の電源電圧ＶＳＳに張り付くことは無く、電圧ＶＳＳ＋ＶＴＮまでにしか下降しない。ここで、ＶＴＮは、最終段Ｎチャネル出力回路部におけるＮチャネル型トランジスタのスレッショルド電圧を示す。
【００５５】
これは、スイッチであるＮチャネル型トランジスタＭＮ４９およびＰチャネル型トランジスタＭＰ４９を、２つのノードＮ４３およびＮ４４における電圧で完全にオフ状態にする、という制御が難しいことを意味している。また、諸条件や製造のばらつきによっては、オフ状態にする制御が出来ずに、Ｎチャネル型トランジスタＭＮ４９およびＰチャネル型トランジスタＭＰ４９に漏れ電流が流れ続ける可能性もある。この場合は無駄な電流がさらに増えることになる。
【００５６】
近年は、前述のとおり、液晶パネルの大型化や、画質の向上に伴う動作の高速化などによって、ドライバＩＣの発熱が問題になってきている。スルーレートなどの、従来の特性を維持しつつ、さらなる低消費電力化を進める必要がある中で、これらの無駄な電流は、発熱に直結するマイナス要因になることが懸念される。
【課題を解決するための手段】
【００５７】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００５８】
本発明による差動増幅器は、差動増幅回路部（１０）と、カレントミラー回路部（２０）と、容量群（Ｃ１１、Ｃ１２）と、スイッチ制御回路（１３）とを具備する。ここで、差動増幅回路部（１０）は、入力信号（ＩＮ）および出力信号（ＯＵＴ）を差動増幅し、制御信号群（ＣＯＮＴ１、ＣＯＮＴ２、ＣＯＮＴ１Ｂ、ＣＯＮＴ２Ｂ）に応じて増減する第１の電流群（Ｉ１１＋Ｉ１３、Ｉ１２＋Ｉ１４）を生成する。カレントミラー回路部（２０）は、第１の電流群（Ｉ１１＋Ｉ１３、Ｉ１２＋Ｉ１４）に対して、制御信号群（ＣＯＮＴ１、ＣＯＮＴ２、ＣＯＮＴ１Ｂ、ＣＯＮＴ２Ｂ）に応じて増減する比率を有する第２の電流群を生成する。容量群（Ｃ１１、Ｃ１２）は、第２の電流群で充放電し、出力信号（ＯＵＴ）を出力する。スイッチ制御回路（１３）は、制御信号群（ＣＯＮＴ１、ＣＯＮＴ２、ＣＯＮＴ１Ｂ、ＣＯＮＴ２Ｂ）をデジタル信号として生成する。
【発明の効果】
【００５９】
本発明の差動増幅器では、差動増幅回路部における差動増幅の比率と、カレントミラー回路部における第１および第２の電流の比率を、デジタル信号としての制御信号によって増減する。
【図面の簡単な説明】
【００６０】
【図１Ａ】図１Ａは、ソースアンプとして一般的に用いられる回路の構成を示す回路図である。
【図１Ｂ】図１Ｂは、図１Ａでは省略されていた第１の参照電流電源の構成を示す回路図である。
【図１Ｃ】図１Ｃは、図１Ａでは省略されていた第２の参照電流電源の構成を示す回路図である。
【図２】図２は、図１Ａ〜図１Ｃのソースアンプからの出力波形を示す波形図である。
【図３】図３は、特許文献１に記載された差動増幅回路の構成を示す回路図である。
【図４】図４は、図３の従来技術による差動増幅回路の動作を示すタイミングチャートである。
【図５Ａ】図５Ａは、本発明の第１の実施形態による差動増幅器の主要部分の構成を示す回路図である。
【図５Ｂ】図５Ｂは、図５Ａの主要部分に接続される、本発明の第１の実施形態による差動増幅器で用いる第１のバイアス電圧発生部の構成を示す回路図である。
【図５Ｃ】図５Ｃは、図５Ａの主要部分に接続される、本発明の第２の実施形態による差動増幅器で用いる第２のバイアス電圧発生部の構成を示す回路図である。
【図５Ｄ】図５Ｄは、図５Ａのスイッチ制御回路における第１の構成を詳細に示す論理回路図である。
【図５Ｅ】図５Ｅは、図５Ａのスイッチ制御回路における第２の構成を詳細に示す論理回路図である。
【図６】図６は、本発明の第１の実施形態による差動増幅器の、ドット反転時の動作を示すタイムチャートである。
【図７】図７は、本発明の第１の実施形態による差動増幅器の、カラム反転時の動作を示すタイムチャートである。
【図８】図８は、本発明の第１の実施形態によるテール電流の時間変化を示すタイムチャートである。
【図９Ａ】図９Ａは、本発明の第２の実施形態による差動増幅器の構成を示す回路図である。
【図９Ｂ】図９Ｂは、本発明の第２の実施形態によるスイッチ制御回路２３の第１の構成を示す論理回路図である。
【図９Ｃ】図９Ｃは、本発明の第２の実施形態によるスイッチ制御回路２３の第２の構成を示す論理回路図である。
【図１０】図１０は、本発明の第２の実施形態による差動増幅器の、ドット反転時の動作を示すタイムチャートである。
【図１１】図１１は、本発明の第２の実施形態による差動増幅器の、カラム反転時の動作を示すタイムチャートである。
【発明を実施するための形態】
【００６１】
添付図面を参照して、本発明による差動増幅器を実施するための形態を以下に説明する。
【００６２】
（第１の実施形態）
図５Ａは、本発明の第１の実施形態による差動増幅器の主要部分の構成を示す回路図である。図５Ｂは、図５Ａの主要部分に接続される、本発明の第１の実施形態による差動増幅器で用いる第１のバイアス電圧発生部１１の構成を示す回路図である。図５Ｃは、図５Ａの主要部分に接続される、本発明の第２の実施形態による差動増幅器で用いる第２のバイアス電圧発生部１２の構成を示す回路図である。図５Ａ〜図５Ｃの差動増幅器の構成要素について説明する。図５Ａ〜図５Ｃの差動増幅器は、第１の電源ＶＤＤと、第２の電源ＶＳＳと、スイッチ制御回路１３と、第１のバイアス電圧発生部１１と、第２のバイアス電圧発生部１２と入力部ＩＮと、差動増幅回路部としての入力段１０と、カレントミラー回路部としての中間段２０と、容量部と、最終段３０と、出力部ＯＵＴとを具備している。
【００６３】
図５Ｂに示した第１のバイアス電圧発生部１１は、第１の電流源１５と、Ｎチャネル型トランジスタＭＮ１０と、バイアス電圧出力部ＢＮ１とを具備している。図５Ｃに示した第２のバイアス電圧発生部１２は、第２の電流源１６と、Ｐチャネル型トランジスタＭＰ１０と、バイアス電圧出力部ＢＰ１とを具備している。
【００６４】
入力段１０は、第１の差動増幅回路部としての入力段Ｎチャネル回路部と、第２の差動増幅回路部としての入力段Ｐチャネル回路部とを具備している。入力段Ｎチャネル回路部は、バイアス電圧入力部ＢＮ１と、４つのＮチャネル型トランジスタＭＮ１１、ＭＮ１２、ＭＮ１７およびＭＮ１９と、単極単投スイッチＳＷ１３とを具備している。入力段Ｐチャネル回路部は、バイアス電圧入力部ＢＰ１と、４つのＰチャネル型トランジスタＭＰ１１、ＭＰ１２、ＭＰ１７およびＭＰ１９と、単極単投スイッチＳＷ１４とを具備している。
【００６５】
中間段２０は、第１のカレントミラー回路部としての中間段Ｎチャネル回路部と、第２のカレントミラー回路部としての中間段Ｐチャネル回路部と、中間段接続回路部とを具備している。中間段Ｐチャネル回路部は、５つのＰチャネル型トランジスタＭＰ１３、ＭＰ１４、ＭＰ１５、ＭＰ１６およびＭＰ１８と、単極単投スイッチＳＷ１１と、２つのノードＮ１１、Ｎ１３とを具備している。中間段Ｎチャネル回路部は、５つのＮチャネル型トランジスタＭＮ１３、ＭＮ１４、ＭＮ１５、ＭＮ１６およびＭＮ１８と、単極単投スイッチＳＷ１２と、２つのノードＮ１２、Ｎ１４とを具備している。中間段接続回路部は、２つのＰチャネル型トランジスタＭＰ２１およびＭＰ２２、２つのＮチャネル型トランジスタＭＮ２１およびＭＮ２２ならびに６つのバイアス電圧入力部ＢＰ２〜ＢＰ４およびＢＮ２〜ＢＮ４を具備している。
【００６６】
出力段３０は、Ｐチャネル型トランジスタＭＰ３１およびＮチャネル型トランジスタＭＮ３１を具備している。
【００６７】
なお、これら４つの単極単投スイッチＳＷ１１、ＳＷ１２、ＳＷ１３およびＳＷ１４のそれぞれは、ゲートに入力する制御信号に応じてソースおよびドレインの間を導通または遮断するトランジスタであっても良い。
【００６８】
図５Ａ〜図５Ｃの構成要素の接続関係について説明する。まず、第１のバイアス電圧発生部１１の構成要素の接続関係について説明する。第１の電流源１５における一方の端部は、Ｎチャネル型トランジスタＭＮ１０におけるドレインおよびゲートならびにバイアス電圧出力部ＢＮ１に共通接続されている。Ｎチャネル型トランジスタＭＮ１０におけるソースは、第２の電源ＶＳＳに接続されている。次に、第２のバイアス電圧発生部１２の構成要素の接続関係について説明する。Ｐチャネル型トランジスタＭＰ１０におけるソースは、第１の電源ＶＤＤに接続されている。Ｐチャネル型トランジスタＭＰ１０におけるゲートおよびドレインは、第２の電流源１６における一方の端部およびバイアス電圧出力部ＢＰ１に共通接続されている。
【００６９】
次に、入力段Ｎチャネル回路部の構成要素の接続関係について説明する。図５Ａのバイアス電圧入力部ＢＮ１は、図５Ｂのバイアス電圧出力部ＢＮ１に接続されている。Ｎチャネル型トランジスタＭＮ１１におけるドレインは、Ｐチャネル型トランジスタＭＰ１５におけるドレインおよびＰチャネル型トランジスタＭＰ１３におけるソースに共通接続されている。Ｎチャネル型トランジスタＭＮ１１におけるゲートは、Ｐチャネル型トランジスタＭＰ１１におけるゲートおよび出力部ＯＵＴに共通接続されている。Ｎチャネル型トランジスタＭＮ１１におけるソースは、Ｎチャネル型トランジスタＭＮ１２におけるソース、Ｎチャネル型トランジスタＭＮ１７におけるドレインおよび単極単投スイッチＳＷ１３における一方の端部に共通接続されている。Ｎチャネル型トランジスタＭＮ１２におけるドレインは、第１の位相補償容量Ｃ１１における一方の端部、Ｐチャネル型トランジスタＭＰ１６におけるドレイン、Ｐチャネル型トランジスタＭＰ１４におけるソースおよび単極単投スイッチＳＷ１１における一方の端部に共通接続されている。Ｎチャネル型トランジスタＭＮ１２におけるゲートは、入力部ＩＮおよびＰチャネル型トランジスタＭＰ１２におけるゲートに共通接続されている。単極単投スイッチＳＷ１３における他方の端部は、Ｎチャネル型トランジスタＭＮ１９におけるドレインに接続されている。単極単投スイッチＳＷ１３における制御信号入力部は、スイッチ制御回路１３における第１の出力部および単極単投スイッチＳＷ１２における制御信号入力部に共通接続されている。Ｎチャネル型トランジスタＭＮ１７のゲートは、バイアス電圧入力部ＢＮ１およびＮチャネル型トランジスタＭＮ１９におけるゲートに共通接続されている。Ｎチャネル型トランジスタＭＮ１７におけるソースは、Ｎチャネル型トランジスタＭＮ１９におけるソースおよび第２の電源ＶＳＳに共通接続されている。
【００７０】
次に、入力段Ｐチャネル回路部の構成要素の接続関係について説明する。図５Ａのバイアス電圧入力部ＢＰ１は、図５Ｃのバイアス電圧出力部ＢＰ１に接続されている。Ｐチャネル型トランジスタＭＰ１７におけるソースは、第１の電源ＶＤＤおよびＰチャネル型トランジスタＭＰ１９におけるソースに共通接続されている。Ｐチャネル型トランジスタＭＰ１７におけるゲートは、バイアス電圧入力部ＢＰ１およびＰチャネル型トランジスタＭＰ１９におけるゲートに共通接続されている。Ｐチャネル型トランジスタＭＰ１７におけるドレインは、Ｐチャネル型トランジスタＭＰ１１におけるソース、Ｐチャネル型トランジスタＭＰ１２におけるソースおよび単極単投スイッチＳＷ１４における一方の端部に共通接続されている。Ｐチャネル型トランジスタＭＰ１９におけるドレインは、単極単投スイッチＳＷ１４における他方の端部に接続されている。単極単投スイッチＳＷ１４における制御信号入力部は、スイッチ制御回路１３における第２の出力部および単極単投スイッチＳＷ１１における制御信号入力部に共通接続されている。Ｐチャネル型トランジスタＭＰ１１におけるドレインは、Ｎチャネル型トランジスタＭＮ１３におけるソースおよびＮチャネル型トランジスタＭＮ１５におけるドレインに接続されている。Ｐチャネル型トランジスタＭＰ１２におけるドレインは、Ｎチャネル型トランジスタＭＮ１４におけるソース、Ｎチャネル型トランジスタＭＮ１６におけるドレイン、単極単投スイッチＳＷ１２における一方の端部および第２の位相補償容量Ｃ１２における一方の端部に共通接続されている。
【００７１】
次に、中間段Ｐチャネル回路部の構成要素の接続関係について説明する。Ｐチャネル型トランジスタＭＰ１５におけるソースは、第１の電源ＶＤＤ、Ｐチャネル型トランジスタＭＰ１６におけるソースおよびＰチャネル型トランジスタＭＰ１８におけるソースに共通接続されている。Ｐチャネル型トランジスタＭＰ１５におけるゲートは、Ｐチャネル型トランジスタＭＰ１６におけるゲート、Ｐチャネル型トランジスタＭＰ１８におけるゲート、Ｐチャネル型トランジスタＭＰ１３におけるドレイン、Ｐチャネル型トランジスタＭＰ２１におけるソースおよびＮチャネル型トランジスタＭＮ２１におけるドレインに共通接続されている。Ｐチャネル型トランジスタＭＰ１８におけるドレインは、単極単投スイッチＳＷ１１における他方の端部に接続されている。Ｐチャネル型トランジスタＭＰ１３におけるゲートは、バイアス電圧入力部ＢＰ２およびＰチャネル型トランジスタＭＰ１４におけるゲートに接続されている。Ｐチャネル型トランジスタＭＰ１４におけるドレインは、Ｐチャネル型トランジスタＭＰ２２におけるソース、Ｎチャネル型トランジスタＭＮ２２におけるドレイン、Ｐチャネル型トランジスタＭＰ３１におけるゲートおよびノードＮ１３に接続されている。
【００７２】
次に、中間段Ｎチャネル回路部の構成要素の接続関係について説明する。Ｎチャネル型トランジスタＭＮ１３におけるドレインは、Ｎチャネル型トランジスタＭＮ２１におけるソース、Ｐチャネル型トランジスタＭＰ２１におけるドレイン、Ｎチャネル型トランジスタＭＮ１５におけるゲート、Ｎチャネル型トランジスタＭＮ１６におけるゲートおよびＮチャネル型トランジスタＭＮ１８におけるゲートに共通接続されている。Ｎチャネル型トランジスタＭＮ１３におけるゲートは、Ｎチャネル型トランジスタＭＮ１４におけるゲートおよびバイアス電圧入力部ＢＮ２に接続されている。Ｎチャネル型トランジスタＭＮ１４におけるドレインは、Ｎチャネル型トランジスタＭＮ２２におけるソース、Ｐチャネル型トランジスタＭＰ２２におけるドレインおよびノードＮ１４に接続されている。Ｎチャネル型トランジスタＭＮ１５におけるソースは、Ｎチャネル型トランジスタＭＮ１６におけるソース、Ｎチャネル型トランジスタＭＮ１８におけるソースおよび第２の電源ＶＳＳに共通接続されている。Ｎチャネル型トランジスタＭＮ１８におけるドレインは、単極単投スイッチＳＷ１２における他方の端部に接続されている。
【００７３】
次に、中間段接続回路部の構成要素の接続関係について説明する。Ｎチャネル型トランジスタＭＮ２１におけるゲートは、バイアス電圧入力部ＢＰ３に接続されている。Ｐチャネル型トランジスタＭＮ２１におけるゲートは、バイアス電圧入力部ＢＮ３に接続されている。Ｎチャネル型トランジスタＭＮ２２におけるゲートは、バイアス電圧入力部ＢＰ４に接続されている。Ｐチャネル型トランジスタＭＮ２２におけるゲートは、バイアス電圧入力部ＢＮ４に接続されている。なお、図５Ｂと同様のバイアス電圧発生部がさらに３つあって、３つのバイアス電圧入力部ＢＮ２〜ＢＮ４にそれぞれ接続されているが、これらの構成については従来技術と同様のため、詳細な説明を省略する。また、図５Ｃと同様のバイアス電圧発生部がさらに３つあって、３つのバイアス電圧入力部ＢＰ２〜ＢＰ４にそれぞれ接続されているが、これらの構成については従来技術と同様のため、詳細な説明を省略する。
【００７４】
次に、容量部の構成要素の接続関係について説明する。第１Ａの位相補償容量Ｃ１１における他方の端部および第２の位相補償容量Ｃ１２における他方の端部は、出力部ＯＵＴに接続されている。
【００７５】
次に、出力部３０の構成要素の接続関係について説明する。Ｐチャネル型トランジスタＭＰ３１のソースは、第１の電源ＶＤＤに接続されている。Ｎチャネル型トランジスタＭＮ３１のドレインは、Ｐチャネル型トランジスタＭＰ３１のドレインに接続されている。Ｎチャネル型トランジスタＭＮ３１のソースは、第２の電源ＶＳＳに接続されている。
【００７６】
図５Ｄは、図５Ａのスイッチ制御回路１３における第１の構成を詳細に示す論理回路図である。図５Ｄのスイッチ制御回路１３の構成要素について説明する。図５Ｄのスイッチ制御回路１３は、タイミングデータ入力部１３１と、極性データ入力部１３２と、インバータ１３４と、２つの２入力ＡＮＤ回路１３３および１３５と、２つの出力部ＣＯＮＴ１およびＣＯＮＴ２とを具備している。
【００７７】
図５Ｄのスイッチ制御回路１３の構成要素の接続関係について説明する。タイミングデータ入力部１３１は、２入力ＡＮＤ回路１３３における第１の入力部と、２入力ＡＮＤ回路１３５における第１の入力部とに接続されている。極性データ入力部１３２は、２入力ＡＮＤ回路１３３における第２の入力部と、インバータ１３４における入力部とに接続されている。インバータ１３４における出力部は、２入力ＡＮＤ回路１３５における第２の入力部に接続されている。２入力ＡＮＤ回路１３３における出力部は、出力部ＣＯＮＴ１に接続されている。２入力ＡＮＤ回路１３５における出力部は、出力部ＣＯＮＴ２に接続されている。
【００７８】
図５Ｅは、図５Ａのスイッチ制御回路１３における第２の構成を詳細に示す論理回路図である。図５Ｅのスイッチ制御回路１３における構成要素について説明する。図５Ｅのスイッチ制御回路１３は、新旧データ比較回路部１３Ａと、スイッチ制御回路部１３Ｂとを具備している。新旧データ比較回路部１３Ａは、旧入力データ入力部１３Ａ１と、新入力データ入力部１３Ａ２と、デジタルコンパレータ１３Ａ３と、２入力ＸＯＲ回路１３Ａ４と、インバータ１３Ａ７と、２つの２入力ＡＮＤ回路１３Ａ５および１３Ａ６とを具備している。スイッチ制御回路部１３Ｂは、タイミングデータ入力部１３１と、極性データ入力部１３２と、フレーム反転信号入力部１３Ｂ１と、２つのインバータ１３Ｂ２および１３Ｂ３と、４つの２入力ＯＲ回路１３Ｂ４、１３Ｂ５、１３Ｂ１０および１３Ｂ１１と、２つの３入力ＡＮＤ回路１３Ｂ６および１３Ｂ６と、２つの２入力ＡＮＤ回路１３Ｂ７および１３Ｂ８と、２つの出力部ＣＯＮＴ１およびＣＯＮＴ２とを具備している。
【００７９】
図５Ｅのスイッチ制御回路１３における構成要素の接続関係について説明する。旧入力データ入力部１３Ａ１は、デジタルコンパレータ１３Ａ３における第１の入力部に接続されている。新入力データ入力部１３Ａ２は、デジタルコンパレータ１３Ａ３における第２の入力部に接続されている。デジタルコンパレータ１３Ａ３における第１の出力部は、２つの２入力ＡＮＤ回路１３Ａ５および１３Ａ６のそれぞれにおける第１の入力部に共通接続されている。デジタルコンパレータ１３Ａ３における第２の出力部は、２入力ＸＯＲ回路１３Ａ４における第１の入力部に接続されている。２入力ＸＯＲ回路１３Ａ４における出力部は、インバータ１３Ａ７における入力部および２入力ＡＮＤ回路１３Ａ６における第２の入力部に接続されている。インバータ１３Ａ７における出力部は、２入力ＡＮＤ回路１３Ａ５における第２の入力部に接続されている。２入力ＡＮＤ回路１３Ａ５における出力部は、３入力ＡＮＤ回路１３Ｂ６における第１の入力部に接続されている。２入力ＡＮＤ回路１３Ａ６における出力部は、３入力ＡＮＤ回路１３Ｂ７における第１の入力部に接続されている。タイミングデータ入力部１３１は、２つの３入力ＡＮＤ回路１３Ｂ６および１３Ｂ７のそれぞれにおける第２の入力部に共通接続されている。フレーム反転信号入力部１３Ｂ１は、インバータ１３Ｂ３における入力部ならびに２つの２入力ＡＮＤ回路１３Ｂ８および１３Ｂ９のそれぞれにおける第１の入力部に共通接続されている。インバータ１３Ｂ３における出力部は、２つの２入力ＯＲ回路１３Ｂ４および１３Ｂ５のそれぞれにおける第１の入力部に共通接続されている。極性データ入力部１３２は、２入力ＸＯＲ回路１３Ａ４における第２の入力部、２入力ＯＲ回路１３Ｂ４における第２の入力部、２入力ＡＮＤ回路１３Ｂ８における第２の入力部およびインバータ１３Ｂ２における入力部に接続されている。インバータ１３Ｂ２における出力部は、２入力ＯＲ回路１３Ｂ５における第２の入力部および２入力ＡＮＤ回路１３Ｂ９における第２の入力部に接続されている。３入力ＡＮＤ回路１３Ｂ６における出力部は、２入力ＯＲ回路１３Ｂ１０における第１の入力部に接続されている。３入力ＡＮＤ回路１３Ｂ７における出力部は、２入力ＯＲ回路１３Ｂ１１における第１の入力部に接続されている。２入力ＡＮＤ回路１３Ｂ８における出力部は、２入力ＯＲ回路１３Ｂ１０における第２の入力部に接続されている。２入力ＡＮＤ回路１３Ｂ９における出力部は、２入力ＯＲ回路１３Ｂ１１における第２の入力部に接続されている。２入力ＯＲ回路１３Ｂ１０における出力部は、出力部ＣＯＮＴ１に接続されている。２入力ＯＲ回路１３Ｂ１１における出力部は、出力部ＣＯＮＴ２に接続されている。
【００８０】
図５Ａ〜図５Ｅの差動増幅器の全体的な動作について、まずは概略的に説明する。図５Ａの差動増幅器は、いわゆるレール・トゥ・レール（Ｒａｉｌ  ｔｏ  Ｒａｉｌ）アンプとして動作する。図５Ａの差動増幅器は、以下のように大きく２つの部分に分けて考えることが出来る。すなわち、第１の部分は、第１のバイアス電圧発生部１１、入力段Ｎチャネル回路部、中間段Ｐチャネル回路部および第１の位相補償容量Ｃ１１を含む。また、第２の部分は、第２のバイアス電圧発生部１２、入力段Ｐチャネル回路部、中間段Ｎチャネル回路部および第２の位相補償容量Ｃ１２を含む。なお、スイッチ制御回路１３については、これら上半分または下半分のどちらにも含まれないものとする。
【００８１】
図５Ａの差動増幅器における各部分の詳細な動作について説明する。第１および第２のバイアス電圧発生部１１および１２の動作について説明する。Ｎチャネル型トランジスタＭＮ１０はダイオード接続されており、第１のバイアス電圧発生部１１はバイアス電圧出力部ＢＮ１から一定のバイアス電圧を出力する定電圧電源として動作する。同様に、Ｐチャネル型トランジスタＭＰ１０もダイオード接続されており、第２のバイアス電圧発生部１２はバイアス電圧出力部ＢＰ１から一定のバイアス電圧を出力する定電圧電源として動作する。
【００８２】
次に、スイッチ制御回路１３の動作について説明する。第１の場合として、本実施形態による差動増幅器が、後段に接続された液晶表示装置に向けて、ドット反転に係る信号を出力する場合について説明する。この場合は、図５Ｄに示したスイッチ制御回路１３または同様に動作する任意の回路を用いることが望ましい。図５Ｄに示した論理回路はあくまでも一例であって、本発明を限定するものではない。この場合において、スイッチ制御回路１３は、タイミングデータおよび極性データを外部から入力する。スイッチ制御回路１３は、これら２つの入力データに基づいて、第１および第２のスイッチ制御信号ＣＯＮＴ１およびＣＯＮＴ２を生成する。ここで、第１および第２のスイッチ制御信号ＣＯＮＴ１およびＣＯＮＴ２は、デジタル信号である。スイッチ制御回路１３は、第１および第２のスイッチ制御信号ＣＯＮＴ１およびＣＯＮＴ２を、第１および第２の出力部からそれぞれ出力する。
【００８３】
第２の場合として、本実施形態による差動増幅器が、後段に接続された液晶表示装置に向けて、カラム反転に係る信号を出力する場合について説明する。この場合は、図５Ｅに示したスイッチ制御回路１３または同様に動作する任意の回路を用いることが望ましい。図５Ｅに示した論理回路はあくまでも一例であって、本発明を限定するものではない。この場合において、新旧データ比較回路部１３Ａは、旧入力データ、新入力データおよび極性データを外部から入力し、これら３つの入力信号に基づいて一対の新旧入力データ比較結果信号を生成出力する。スイッチ制御回路部１３Ｂは、一対の新旧入力データ比較結果信号を新旧データ比較回路部１３Ａから入力し、タイミングデータ、フレーム反転信号および極性データを外部から入力する。スイッチ制御回路部１３Ｂは、これら４つの入力信号に基づいて、第１および第２のスイッチ制御信号ＣＯＮＴ１およびＣＯＮＴ２を生成する。スイッチ制御回路は、第１および第２のスイッチ制御信号ＣＯＮＴ１およびＣＯＮＴ２を、第１および第２の出力部からそれぞれ出力する。
【００８４】
第１のスイッチ制御信号ＣＯＮＴ１は、２つの単極単投スイッチＳＷ１２およびＳＷ１３の導通遮断状態を制御する。第２のスイッチ制御信号ＣＯＮＴ２は、２つの単極単投スイッチＳＷ１１およびＳＷ１４の導通遮断状態を制御する。これらの制御の詳細については後述する。
【００８５】
次に、入力部ＩＮおよび入力段１０の動作について説明する。入力段１０は、入力部ＩＮを介して、入力電圧ＶＩＮを外部から入力する。ここで、入力電圧ＶＩＮとしては、液晶表示装置を制御するための、いわゆるガンマ電圧を抵抗分割した電圧が用いられる。この電圧は、一般的に、ポジティブ極性の場合、ネガティブ極性の場合とも、それぞれ６４階調（すなわち６ビット）乃至１０２４階調（すなわち１０ビット）で表現される。ただし、これらはあくまでも一例であって、本発明を限定するものではない。
【００８６】
入力段１０は、さらに、２つのバイアス電圧出力部ＢＮ１およびＢＰ１を介して、第１および第２のバイアス電圧発生部１１および１２が生成する２つのバイアス電圧を入力する。
【００８７】
ここで、入力電圧ＶＩＮが、第１の電源電圧ＶＤＤ寄りの高い電圧である場合は、入力段Ｎチャネル回路部における２つのＮチャネル型トランジスタＭＮ１１およびＭＮ１２が動作する。反対に、入力電圧ＶＩＮが、第２の電源電圧ＶＳＳ寄りの低い電圧である場合は、入力段Ｐチャネル回路部における２つのＰチャネル型トランジスタＭＰ１１およびＭＰ１２が動作する。また、入力電圧ＶＩＮが、第１および第２の電源電圧ＶＤＤおよびＶＳＳにおける中間的な電圧である場合には、これら４つのトランジスタＭＮ１１、ＭＮ１２、ＭＰ１１およびＭＰ１２が共に動作する。このように、入力段１０は、ほぼ全電源電圧の入力範囲で動作する。
【００８８】
入力段Ｎチャネル回路部において、２つのＮチャネル型トランジスタＭＮ１１およびＭＮ１２は、差動増幅回路部として動作する。Ｎチャネル型トランジスタＭＮ１７は、２つのＮチャネル型トランジスタＭＮ１１およびＭＮ１２から成る差動増幅回路部の、テール部分として動作する。ここで、Ｎチャネル型トランジスタＭＮ１７におけるドレインおよびソースの間を流れる電流をテール電流Ｉ１１と記す。入力段Ｎチャネル回路部において、Ｎチャネル型トランジスタＭＮ１９は、単極単投スイッチＳＷ１３が導通状態である際に、Ｎチャネル型トランジスタＭＮ１７に対して並列に接続される。すなわち、このとき、Ｎチャネル型トランジスタＭＮ１９は、Ｎチャネル型トランジスタＭＮ１７と同様に動作する。ここで、Ｎチャネル型トランジスタＭＮ１９におけるドレインおよびソースの間を流れる電流をテール電流Ｉ１３と記す。
【００８９】
入力段Ｐチャネル回路部において、２つのＰチャネル型トランジスタＭＰ１１およびＭＰ１２は、差動増幅回路部として動作する。Ｐチャネル型トランジスタＭＰ１７は、２つのＰチャネル型トランジスタＭＰ１１およびＭＰ１２から成る差動増幅回路部の、テール部分として動作する。ここで、Ｐチャネル型トランジスタＭＰ１７におけるドレインおよびソースの間を流れる電流をテール電流Ｉ１２と記す。入力段Ｐチャネル回路部において、Ｐチャネル型トランジスタＭＰ１９は、単極単投スイッチＳＷ１４が導通状態である際に、Ｐチャネル型トランジスタＭＰ１７に対して並列に接続される。すなわち、このとき、Ｐチャネル型トランジスタＭＰ１９は、Ｐチャネル型トランジスタＭＰ１７と同様に動作する。ここで、Ｐチャネル型トランジスタＭＰ１９におけるドレインおよびソースの間を流れる電流をテール電流Ｉ１４と記す。
【００９０】
図６は、本発明の第１の実施形態による差動増幅器の、ドット反転時の動作を示すタイムチャートである。図６のタイムチャートは、合計８つのグラフＣ１〜Ｃ８を含んでいる。これら９つのグラフＣ１〜Ｃ８において、横軸は時間の経過を表している。図６のタイムチャートにおける期間ａ〜ｆは、図２における期間ａ〜ｆにそれぞれ対応している。
【００９１】
図６のタイムチャートにおいて、９つのグラフＣ１〜Ｃ８は、上から順に、タイミングデータと、旧入力データと、新入力データと、極性データと、第１のスイッチ制御信号ＣＯＮＴ１と、第２のスイッチ制御信号ＣＯＮＴ２と、２つのスイッチＳＷ１１およびＳＷ１４の導通遮断状態と、２つのスイッチＳＷ１２およびＳＷ１３の導通遮断状態とをそれぞれ示している。ここで、４つの単極単投スイッチＳＷ１１〜ＳＷ１４の導通遮断状態は、導通状態を示すハイ状態すなわちオン状態、または、遮断状態を示すロー状態すなわちオフ状態、で表される。
【００９２】
図６のタイムチャートに沿って、本実施形態による図５Ａ〜図５Ｅの差動増幅器の、ドット反転時の動作を詳細に説明する。ここでは、図５Ａ〜図５Ｅの差動増幅器が、以下の条件で動作する場合について説明する。液晶パネルは、ノーマリーブラックである。入力データは、６ビットで表される。ポジティブ極性の場合における電圧範囲は、ＶＤＤ−０．２Ｖ〜１／２×ＶＤＤ＋０．２Ｖである。ネガティブ極性の場合における電圧範囲は、１／２×ＶＤＤ−０．２Ｖ〜０．２Ｖである。したがって、ポジティブ極性の場合において、入力信号が「００００００」のとき、入力電圧は１／２×ＶＤＤ＋０．２Ｖになる。同様に、入力信号が「１１１１１１」のとき、入力電圧はＶＤＤ−０．２Ｖになる。また、ネガティブ極性の場合において、入力信号が「００００００」のとき、入力電圧は１／２ＶＤＤ−０．２Ｖになる。同様に、入力信号が「１１１１１１」のとき、入力電圧は０．２Ｖになる。４つの単極単投スイッチＳＷ１１〜ＳＷ１４のそれぞれは、制御信号がハイ状態のときにオン状態、すなわち導通状態になる。同様に、４つの単極単投スイッチＳＷ１１〜ＳＷ１４のそれぞれは、制御信号がロー状態のときにオフ状態、すなわち遮断状態になる。タイミングデータは、入力が切り替わる一定期間だけハイ状態になる。下記の表１に示す組み合わせのうち、「○」の組み合わせのみ、タイミングデータがハイ状態になる期間中に、第１および第２のスイッチ制御信号ＣＯＮＴ１およびＣＯＮＴ２がハイ状態になる。
【００９３】
【表１】
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【００９４】
すなわち、ドット反転動作に係る信号を扱う場合に、タイミングデータがハイ状態で、かつ、極性データがハイ状態であるときにだけ第１のスイッチ制御信号ＣＯＮＴ１はハイ状態になる。また、タイミングデータがハイ状態で、かつ、極性データがロー状態であるときにだけ第２のスイッチ制御信号ＣＯＮＴ２はハイ状態になる。
【００９５】
図２および図６における期間ａから期間ｂに遷移する瞬間について説明する。このとき、入力部ＩＮに供給される入力データとしての入力電圧ＶＩＮは、０．２ＶからＶＤＤ−０．２Ｖになる。その直前に、スイッチ制御回路１３は、第１のスイッチ制御信号ＣＯＮＴ１をハイ状態で出力し、第２のスイッチ制御信号ＣＯＮＴ２をロー状態で出力する。その結果、２つの単極単投スイッチＳＷ１２およびＳＷ１３がオン状態になり、すなわち導通状態になる。なお、２つの単極単投スイッチＳＷ１１および１４はオフ状態、すなわち遮断状態のままである。
【００９６】
図２および図６における期間ｂについて説明する。期間ｂにおいて、テール電流Ｉ１２は、Ｐチャネル型トランジスタＭＰ１１およびＮチャネル型トランジスタＭＮ１５を経由して、第２の電源ＶＳＳに向けて流れる。Ｎチャネル型トランジスタＭＮ１５におけるゲート幅と、２つのＮチャネル型トランジスタＭＮ１６およびＭＮ１８におけるゲート幅の合計との比率は、１：２の関係になっている。このため、並列に接続されている２つのＮチャネル型トランジスタＭＮ１６およびＭＮ１８を流れる電流の量は、合計でテール電流Ｉ１２の２倍になる。この電流によって、第２の位相補償容量Ｃ１２は、ノードＮ１２側の端子から電流が引かれる。このとき、第２の位相補償容量Ｃ１２は、出力部ＯＵＴ側の端子から充電される。
【００９７】
また、単投単極スイッチＳＷ１３がオン状態、すなわち導通状態になったことにより、Ｎチャネル型トランジスタＭＮ１２を流れる電流の量は、２つのテール電流Ｉ１１およびＩ１３の合計に等しくなる。２つのＮチャネル型トランジスタＭＮ１７およびＭＮ１９のゲート幅は同じなので、２つのテール電流Ｉ１１およびＩ１３の合計は、テール電流Ｉ１１の２倍に等しくなる。この電流によって、第１の位相補償容量Ｃ１１は、ノードＮ１１側の端子から電流が引かれる。その結果、第１の位相補償容量Ｃ１１は放電する。
【００９８】
期間ｂにおいて、第１および第２の位相補償容量Ｃ１１およびＣ１２における充放電のスルーレートは、従来技術として説明した図３の場合と同じになる。すなわち、本実施形態のスルーレートは、従来技術として説明した図１Ａ〜図１ＣのようにＮチャネル型トランジスタＭＮ１８が存在しない場合と比較して、単純計算で２倍に増大している。
【００９９】
図２および図６における期間ｃから期間ｄに遷移する瞬間について説明する。このとき、入力部ＩＮに供給される入力データとしての入力電圧ＶＩＮは、ＶＤＤ−０．２Ｖから０．２Ｖになる。その直前に、スイッチ制御回路は、第１のスイッチ制御信号ＣＯＮＴ１をロー状態で出力し、第２のスイッチ制御信号ＣＯＮＴ２をハイ状態で出力する。その結果、２つの単極単投スイッチＳＷ１１およびＳＷ１４がオン状態になり、すなわち導通状態になる。なお、２つの単極単投スイッチＳＷ１２および１３はオフ状態、すなわち遮断状態のままである。
【０１００】
図２および図６における期間ｄについて説明する。期間ｄにおいて、テール電流Ｉ１１は、第１の電源ＶＤＤから、Ｐチャネル型トランジスタＭＰ１５およびＮチャネル型トランジスタＭＮ１１を経由して、Ｎチャネル型トランジスタＭＮ１７に流れ込む。Ｐチャネル型トランジスタＭＰ１５のゲート幅と、２つのＰチャネル型トランジスタＭＰ１６およびＭＰ１８におけるゲート幅の合計との比率は、１：２の関係になっている。このため、並列に接続されている２つのＰチャネル型トランジスタＭＰ１６およびＭＰ１８を流れる電流の量は、合計でテール電流Ｉ１１の２倍になる。この電流によって、第１の位相補償容量Ｃ１１は充電される。
【０１０１】
また、単投単極スイッチＳＷ１４がオン状態、すなわち導通状態になったことにより、Ｐチャネル型トランジスタＭＰ１２を流れる電流の量は、２つのテール電流Ｉ１２およびＩ１４の合計に等しくなる。２つのＰチャネル型トランジスタＭＰ１７およびＭＰ１９のゲート幅は同じなので、２つのテール電流Ｉ１２およびＩ１４の合計は、テール電流Ｉ１２の２倍に等しくなる。この電流によって、第２の位相補償容量Ｃ１２は、ノードＮ１２側の端子から、Ｐチャネル型トランジスタＭＰ１２を経由した電流によって充電される。このとき、第２の位相補償容量Ｃ１２は、出力部ＯＵＴ側の端子から放電される。
【０１０２】
期間ｄにおいて、２つの位相補償容量Ｃ１１およびＣ１２における充放電のスルーレートは、従来技術として説明した図３の場合と同じになる。すなわち、本実施形態のスルーレートは、従来技術として説明した図１Ａ〜図１ＣのようにＰチャネル型トランジスタＭＰ１８が存在しない場合と比較して、単純計算で２倍に増大している。
【０１０３】
このように、本実施形態の差動増幅器によれば、２つの位相補償容量Ｃ１１およびＣ１２における充放電のスルーレートを増大することが可能であり、すなわち、液晶パネルの応答性能を上げることが可能となっている。
【０１０４】
次に、本実施形態による差動増幅器の、カラム反転時の動作について説明する。図７は、本発明の第１の実施形態による差動増幅器の、カラム反転時の動作を示すタイムチャートである。図７は、合計９つのグラフＤ１〜Ｄ９を含んでいる。これら９つのグラフＤ１〜Ｄ９において、横軸は時間の経過を表している。図７のタイムチャートにおける期間ａ〜ｆは、図２における期間ａ〜ｆにそれぞれ対応している。
【０１０５】
図７のタイムチャートにおいて、９のグラフＤ１〜Ｄ９は、上から順に、タイミングデータと、旧入力データと、新入力データと、新旧データ比較結果出力と、極性データと、第１のスイッチ制御信号ＣＯＮＴ１と、第２のスイッチ制御信号ＣＯＮＴ２と、２つのスイッチＳＷ１１およびＳＷ１４の導通遮断状態と、２つのスイッチＳＷ１２およびＳＷ１３の導通遮断状態とをそれぞれ示している。ここで、４つのスイッチＳＷ１１〜ＳＷ１４の導通遮断状態は、導通状態を示すハイ状態すなわちオン状態、または、遮断状態を示すロー状態すなわちオフ状態、で表される。
【０１０６】
図７のタイムチャートに沿って、本実施形態による図１Ａ〜図１Ｃの差動増幅器の、カラム反転時の動作を、図６を用いて説明したドット反転時の場合と比較して説明する。ここでは、図１Ａ〜図１Ｃの差動増幅器が、上記の図６を用いて説明したドット反転時の場合と同じ条件で動作する場合について説明する。ただし、下記の表２に示す組み合わせのうち、「○」の組み合わせのみ、タイミングデータがハイ状態になる期間中に、第１および第２のスイッチ制御信号ＣＯＮＴ１およびＣＯＮＴ２がハイ状態になるものとする。
【０１０７】
【表２】
2012199740.tif 000004
【０１０８】
すなわち、カラム反転動作に係る信号を扱う場合には、極性がポジティブで、かつ、旧入力データの値が新入力データの値よりも小さいときと、極性がネガティブで、かつ、旧入力データの値が新入力データの値よりも大きいときにだけ、第１のスイッチ制御信号ＣＯＮＴ１はタイミングデータと同時にハイ状態になる。また、極性がポジティブで、かつ、旧入力データの値が新入力データの値よりも大きいときと、極性がネガティブで、かつ、旧入力データの値が新入力データの値よりも小さいときにだけ、第２のスイッチ制御信号ＣＯＮＴ２はタイミングデータと同時にハイ状態になる。
【０１０９】
図７のグラフＤ４に示すように、新旧入力データ比較結果信号は、２つの期間ｂおよびｃにおいてハイ状態となっている。これは、これら２つの期間ｂおよびｃにおいて、図７のグラフＤ３に示す新入力データ「１１１１１１」が、同じくグラフＤ２に示す旧入力データ「００００００」よりも大きい値であるからである。また、新旧入力データ比較結果信号は、２つの期間ｄおよびｅにおいてロー状態となっている。これは、これら２つの期間ｄおよびｅにおいて、図７のグラフＤ３に示す新入力データ「００００００」が、同じくグラフＤ２に示す旧入力データ「１１１１１１」よりも小さい値であるからである。
【０１１０】
なお、図７のグラフＤ５に示す極性データは、ポジティブ極性を示すハイ状態で固定されている。
【０１１１】
結果的に、第１および第２のスイッチ制御信号ＣＯＮＴ１およびＣＯＮＴ２は、カラム反転時にもドット反転時と同様に変化する。したがって、第１〜第４のスイッチＳＷ１１〜ＳＷ１４のそれぞれにおける導通遮断状態も、カラム反転時にもドット反転時と同様に変化する。カラム反転時におけるその他の動作については、上記に説明したドット反転時の場合と同じであるので、さらなる詳細な説明を省略する。
【０１１２】
さらに、本実施形態の差動増幅器によれば、従来技術として説明した図３の場合と比較して、無駄な電流を削減できることを、以下に説明する。なお、この説明は、上記に説明したドット反転およびカラム反転の両方に対して有効である。
【０１１３】
図８は、本発明の第１の実施形態によるテール電流の時間変化を示すタイムチャートである。図８は、合計２つのグラフＥ１およびＥ２を含んでいる。これら２つのグラフＥ１およびＥ２において、横軸は時間の経過を表している。図８の横軸における６つの期間ａ〜ｆは、図２における６つの期間ａ〜ｆにそれぞれ対応している。グラフＥ１は、Ｎチャネル差動回路を流れる２つのテール電流Ｉ１１およびＩ１３の総量を表している。グラフＥ２は、Ｐチャネル差動回路を流れる２つのテール電流Ｉ１２およびＩ１４の総量を表している。２つのグラフＥ１およびＥ２において、実線は本実施形態による差動増幅器の場合を示し、破線は従来技術として説明した図３の場合を示している。
【０１１４】
本実施形態による差動増幅器の、期間ｂにおける、Ｎチャネル差動回路部を流れるテール電流の総量は、Ｉ１１およびＩ１３の合計となる。期間ｂでは、従来技術として説明した図３の場合と比較して、本実施形態の場合のテール電流総量は、２倍に増加している。その一方で、本実施形態による差動増幅器の、期間ｂにおける、Ｐチャネル差動回路部を流れるテール電流の総量は、従来技術として説明した図３の場合と比較して、１／３に抑えられている。
【０１１５】
本実施形態による差動増幅器の、期間ｄにおける、Ｐチャネル差動回路部を流れるテール電流の総量は、Ｉ１２およびＩ１４の合計となる。期間ｄでは、従来技術として説明した図３の場合と比較して、本実施形態の場合のテール電流総量は、２倍に増加している。その一方で、本実施形態による差動増幅器の、期間ｄにおける、Ｎチャネル差動回路部を流れるテール電流の総量は、従来技術として説明した図３の場合と比較して、１／３に抑えられている。
【０１１６】
図６に示したように、波形の１水平期間を１Ｈとし、タイミングデータ信号のハイ状態期間をｔｗとする。この場合、２水平期間分の、Ｎチャネル差動回路部およびＰチャネル差動回路部のそれぞれにおける消費電流は、以下のように示すことができる。
Ｎチャネル差動回路部の消費電流：
本実施形態の場合………Ｉ１５×（ｔｗ／２Ｈ）＋Ｉ１５
図３の従来技術の場合…２×Ｉ１５×（ｔｗ／２Ｈ）＋Ｉ１５
Ｐチャネル差動回路部の消費電流：
本実施形態の場合………Ｉ１６×（ｔｗ／２Ｈ）＋Ｉ１６
図３の従来技術の場合…２×Ｉ１６×（ｔｗ／２Ｈ）＋Ｉ１６
ここで、テール電流Ｉ１５＝テール電流Ｉ４３、かつ、テール電流Ｉ１６＝テール電流Ｉ４４、としている。
【０１１７】
さらに、２つのテール電流Ｉ１５およびＩ１６を、同じ値Ｉとして設計するものとする。この場合、本実施形態および図３の従来技術おける消費電流を比較すると、本実施形態の方が２Ｉ×（ｔｗ／２Ｈ）の分だけ低減出来ていることになる。
【０１１８】
なお、図３の従来技術の場合は、Ｎチャネル型トランジスタＭＮ４９およびＰチャネル型トランジスタＭＰ４９が完全なオフ状態に出来ないことによる漏れ電流が発生する。この漏れ電流を加えると、本実施形態との消費電流の差はさらに広がることになる。
【０１１９】
（第２の実施形態）
図９Ａは、本発明の第２の実施形態による差動増幅器の構成を示す回路図である。図９Ｂは、本発明の第２の実施形態によるスイッチ制御回路２３の第１の構成を示す論理回路図である。図９Ｃは、本発明の第２の実施形態によるスイッチ制御回路２３の第２の構成を示す論理回路図である。
【０１２０】
図９Ａの差動増幅器の構成は、図５Ａに示した本発明の第１の実施形態による差動増幅器と基本的には同じである。ただし、能動負荷をカレントミラーと考えるとき、図５Ａの場合は２つの単極単投スイッチＳＷ１１およびＳＷ１２を出力電流側に設けた代わりに、図９Ａの場合は２つの単極単投スイッチＳＷ２１およびＳＷ２２を参照電流側に設けている。ここで、２つの単極単投スイッチＳＷ２１およびＳＷ２２のそれぞれも、ゲートに入力する制御信号に応じてソースおよびドレインの間を導通または遮断するトランジスタであっても良い。また、図５Ａの場合は２つのスイッチ制御信号を生成出力するスイッチ制御回路１３の代わりに、図９Ａの場合は４つのスイッチ制御信号を生成出力するスイッチ制御回路２３を用いている。すなわち、図９Ａの差動増幅器は、図５Ａに示した本発明の第１の実施形態による差動増幅器に、以下の変更を加えたものに等しい。
【０１２１】
まず、図５Ａの差動増幅器から、Ｐチャネル型トランジスタＭＰ１８、２つの単極単投スイッチＳＷ１１およびＳＷ１２、Ｎチャネル型トランジスタＭＮ１８ならびにスイッチ制御回路１３を取り除く。
次に、Ｐチャネル型トランジスタＭＰ２８、２つの単極単投スイッチＳＷ２１およびＳＷ２２、Ｎチャネル型トランジスタＭＮ２８ならびにスイッチ制御回路２３を追加する。
【０１２２】
ここで、３つのＰチャネル型トランジスタＭＰ１５、ＭＰ１６およびＭＰ２８において、ゲート長は同じであるものとする。また、Ｐチャネル型トランジスタＭＰ１５のゲート幅は、Ｐチャネル型トランジスタＭＰ１６のゲート幅よりも狭いものとする。さらに、Ｐチャネル型トランジスタＭＰ１６のゲート幅は、２つのＰチャネル型トランジスタＭＰ１５およびＭＰ２８におけるゲート幅の合計に等しいものとする。したがって、以下の説明では、３つのＰチャネル型トランジスタＭＰ１５、ＭＰ１６およびＭＰ２８におけるゲート幅の比率が１：１：２の関係を持っているものとする。
【０１２３】
同様に、３つのＮチャネル型トランジスタＭＮ１５、ＭＮ１６およびＭＮ２８において、ゲート長は同じであるものとする。また、Ｎチャネル型トランジスタＭＮ１５のゲート幅は、Ｎチャネル型トランジスタＭＮ１６のゲート幅よりも狭いものとする。さらに、Ｎチャネル型トランジスタＭＮ１６のゲート幅は、２つのＮチャネル型トランジスタＭＮ１５およびＭＮ２８におけるゲート幅の合計に等しいものとする。したがって、以下の説明では、３つのＮチャネル型トランジスタＭＮ１５、ＭＮ１６およびＭＮ２８におけるゲート幅の比率が１：１：２の関係を持っているものとする。
【０１２４】
なお、入力段Ｐチャネル回路部において、２つのＰチャネル型トランジスタＭＰ１７およびＭＰ１９におけるゲート長は同じであるものとする。２つのＰチャネル型トランジスタＭＰ１７およびＭＰ１９におけるゲート幅の比率は、２つのＰチャネル型トランジスタＭＰ２８およびＭＰ１５におけるゲート幅の比率に等しいものとする。したがって、以下の説明では、４つのＰチャネル型トランジスタＭＰ１７、ＭＰ１９、ＭＰ２８およびＭＰ１５における全てのゲート幅が等しいものとする。
【０１２５】
また、入力段Ｎチャネル回路部において、２つのＮチャネル型トランジスタＭＮ１７およびＭＮ１９におけるゲート長は同じであるものとする。２つのＮチャネル型トランジスタＭＮ１７およびＭＮ１９におけるゲート幅の比率は、２つのＮチャネル型トランジスタＭＮ２８およびＭＮ１５におけるゲート幅の比率に等しいものとする。したがって、以下の説明では、４つのＮチャネル型トランジスタＭＮ１７、ＭＮ１９、ＭＮ２８およびＭＮ１５における全てのゲート幅が等しいものとする。
【０１２６】
図９Ｂに示したスイッチ制御回路２３の構成は、図５Ｄに示した本発明の第１の実施形態によるスイッチ制御回路１３の第１の構成に、次の変更を加えたものに等しい。すなわち、２つのインバータ２３１および２３２と、２つの出力部ＣＯＮＴ１ＢおよびＣＯＮＴ２Ｂを追加する。インバータ２３１の入力部は、第１の出力部ＣＯＮＴ１に接続されており、インバータ２３１の出力部は、第３の出力部ＣＯＮＴ１Ｂに接続されている。また、インバータ２３２の入力部は、第２の出力部ＣＯＮＴ２に接続されており、インバータ２３２の出力部は、第４の出力部ＣＯＮＴ２Ｂに接続されている。
【０１２７】
図９Ｃに示したスイッチ制御回路２３の構成は、図５Ｅに示した本発明の第１の実施形態によるスイッチ制御回路１３の第２の構成に、次の変更を加えたものに等しい。すなわち、２つのインバータ２３１および２３２と、２つの出力部ＣＯＮＴ１ＢおよびＣＯＮＴ２Ｂを追加する。インバータ２３１の入力部は、第１の出力部ＣＯＮＴ１に接続されており、インバータ２３１の出力部は、第３の出力部ＣＯＮＴ１Ｂに接続されている。また、インバータ２３２の入力部は、第２の出力部ＣＯＮＴ２に接続されており、インバータ２３２の出力部は、第４の出力部ＣＯＮＴ２Ｂに接続されている。
【０１２８】
図９Ｂおよび図９Ｃに示したスイッチ制御回路２３のその他の構成は、図５Ｄおよび図５Ｅに示した本発明の第１の実施形態の場合とそれぞれ同じなので、さらなる詳細な説明を省略する。
【０１２９】
次に、新しく追加された構成要素の接続関係について説明する。Ｐチャネル型トランジスタＭＰ２８のソースは、２つのＰチャネル型トランジスタＭＰ１５およびＭＰ１６におけるソースならびに第１の電源ＶＤＤに共通接続されている。Ｐチャネル型トランジスタＭＰ２８のゲートは、２つのＰチャネル型トランジスタＭＰ１５およびＭＰ１６におけるゲートに共通接続されている。Ｐチャネル型トランジスタＭＰ２８のドレインは、単極単投スイッチＳＷ２１における一方の端部に接続されている。単極単投スイッチＳＷ２１における他方の端部は、Ｐチャネル型トランジスタＭＰ１５のドレイン、Ｐチャネル型トランジスタＭＰ１３のソースおよびＮチャネル型トランジスタＭＮ１１のドレインに共通接続されている。単極単投スイッチＳＷ２１の制御信号入力部は、スイッチ制御回路２３における第４の出力部ＣＯＮＴ２Ｂに接続されている。スイッチ制御回路２３における第１の出力部ＣＯＮＴ１は、単極単投スイッチＳＷ１３の制御信号入力部に接続されている。
【０１３０】
Ｎチャネル型トランジスタＭＮ２８のソースは、２つのＮチャネル型トランジスタＭＮ１５およびＭＮ１６におけるソースならびに第２の電源ＶＳＳに共通接続されている。Ｎチャネル型トランジスタＭＮ２８のゲートは、２つのＮチャネル型トランジスタＭＮ１５およびＭＮ１６におけるゲートに共通接続されている。Ｎチャネル型トランジスタＭＮ２８のドレインは、単極単投スイッチＳＷ２２における一方の端部に接続されている。単極単投スイッチＳＷ２２における他方の端部は、Ｎチャネル型トランジスタＭＮ１５のドレイン、Ｎチャネル型トランジスタＭＮ１３のソースおよびＰチャネル型トランジスタＭＰ１１のドレインに共通接続されている。単極単投スイッチＳＷ２２の制御信号入力部は、スイッチ制御回路２３における第３の出力部ＣＯＮＴ１Ｂに接続されている。スイッチ制御回路２３における第２の出力部ＣＯＮＴ２は、単極単投スイッチＳＷ１４の制御信号入力部に接続されている。
【０１３１】
その他の構成要素およびその接続関係については、図５Ａ〜図５Ｅに示した本発明の第１の実施形態の場合と同じであって、同じ記号、同じ番号および同じ名称を用いているので、さらなる詳細な説明を省略する。
【０１３２】
図９Ａ〜図９Ｃに示した本実施形態による差動増幅器の動作について、図５Ａ〜図５Ｅに示した本発明の第１の実施形態の場合と比較して説明する。まず、スイッチ制御回路２３について説明する。本実施形態によるスイッチ制御回路２３は、本発明の第１の実施形態によるスイッチ制御回路１３が出力する第１および第２のスイッチ制御信号ＣＯＮＴ１およびＣＯＮＴ２に加えて、第３および第４のスイッチ制御信号ＣＯＮＴ１ＢおよびＣＯＮＴ２Ｂをも生成出力する。なお、第３のスイッチ制御信号ＣＯＮＴ１Ｂは、第１のスイッチ制御信号ＣＯＮＴ１の反転信号である。また、第４のスイッチ制御信号ＣＯＮＴ２Ｂは、第２のスイッチ制御信号ＣＯＮＴ２の反転信号である。
【０１３３】
図９Ａ〜図９Ｃでは、第３および第４のスイッチ制御信号ＣＯＮＴ１ＢおよびＣＯＮＴ２Ｂは、スイッチ制御回路２３における第３および第４の出力部からそれぞれ出力されている。本実施形態によるスイッチ制御回路２３は、例えば、本発明の第１の実施形態によるスイッチ制御回路１３の内部に、第１のスイッチ制御信号ＣＯＮＴ１を入力して第３のスイッチ制御信号ＣＯＮＴ１Ｂを出力する第１のインバータと、第２のスイッチ制御信号ＣＯＮＴ２を入力して第４のスイッチ制御信号ＣＯＮＴ２Ｂを出力する第２のインバータとを追加することによって、容易に実現可能である。これはあくまでも一例であって、本発明の構成を限定するものではない。
【０１３４】
本実施形態によるスイッチ制御回路２３におけるその他の構成としては、例えば、本発明の第１の実施形態によるスイッチ制御回路１３の外に第１および第２のインバータを設けても良い。この場合、これら第１および第２のインバータが、第１および第２のスイッチ制御信号出力部ＣＯＮＴ１およびＣＯＮＴ２をそれぞれ入力し、第３および第４のスイッチ制御信号ＣＯＮＴ１ＢおよびＣＯＮＴ２Ｂをそれぞれ生成して、２つの単極単投スイッチＳＷ２２およびＳＷ２１にそれぞれ出力する構成とすれば良い。この構成の場合は、第３および第４のスイッチ制御信号出力部を設けたスイッチ制御回路２３必要は無く、本発明の第１の実施形態によるスイッチ制御回路１３を本実施形態でも使い回せる。
【０１３５】
図１０は、本発明の第２の実施形態による差動増幅器の、ドット反転時の動作を示すタイムチャートである。図１０のタイムチャートは、合計１２のグラフＦ１〜Ｆ１２を含んでいる。これら１２のグラフＦ１〜Ｆ１２において、横軸は時間の経過を表している。図１０のタイムチャートにおける期間ａ〜ｆは、図２における期間ａ〜ｆにそれぞれ対応している。
【０１３６】
図１０のタイムチャートにおいて、１２のグラフＦ１〜Ｆ１２は、上から順に、タイミングデータと、旧入力データと、新入力データと、極性データと、第１のスイッチ制御信号ＣＯＮＴ１と、第２のスイッチ制御信号ＣＯＮＴ２と、第３のスイッチ制御信号ＣＯＮＴ１Ｂと、第４のスイッチ制御信号ＣＯＮＴ２Ｂと、単極単投スイッチＳＷ２１の導通遮断状態と、単極単投スイッチＳＷ２２の導通遮断状態と単極単投スイッチＳＷ１３の導通遮断状態と、単極単投スイッチＳＷ１４の導通遮断状態とをそれぞれ示している。ここで、４つの単極単投スイッチＳＷ２１、ＳＷ２２、ＳＷ１３およびＳＷ１４の導通遮断状態は、導通状態を示すハイ状態すなわちオン状態、または、遮断状態を示すロー状態すなわちオフ状態、で表される。
【０１３７】
図１０のタイムチャートを参照して、本実施形態による図９Ａの差動増幅器の、ドット反転時の動作を詳細に説明する。ここでは、図９Ａの差動増幅器が、本発明の第１の実施形態による図５Ａの差動増幅器と同様に、以下の条件で動作する場合について説明する。液晶パネルは、ノーマリーブラックである。入力データは、６ビットで表される。ポジティブ極性の場合における電圧範囲は、ＶＤＤ−０．２Ｖ〜１／２×ＶＤＤ＋０．２Ｖである。ネガティブ極性の場合における電圧範囲は、１／２×ＶＤＤ−０．２Ｖ〜０．２Ｖである。したがって、ポジティブ極性の場合において、入力信号が「００００００」のとき、入力電圧は１／２×ＶＤＤ＋０．２Ｖになる。同様に、入力信号が「１１１１１１」のとき、入力電圧はＶＤＤ−０．２Ｖになる。また、ネガティブ極性の場合において、入力信号が「００００００」のとき、入力電圧は１／２ＶＤＤ−０．２Ｖになる。同様に、入力信号が「１１１１１１」のとき、入力電圧は０．２Ｖになる。４つの単極単投スイッチＳＷ２１、ＳＷ２２、ＳＷ１３およびＳＷ１４のそれぞれは、制御信号がハイ状態のときにオン状態、すなわち導通状態になる。同様に、４つの単極単投スイッチＳＷ２１、ＳＷ２２、ＳＷ１３およびＳＷ１４のそれぞれは、制御信号がロー状態のときにオフ状態、すなわち遮断状態になる。タイミングデータは、入力が切り替わる一定期間だけハイ状態になる。本発明の第１の実施形態で用いた表１に示す組み合わせのうち、「○」の組み合わせのみ、タイミングデータがハイ状態になる期間中に、第１および第２のスイッチ制御信号ＣＯＮＴ１およびＣＯＮＴ２がハイ状態になる。
【０１３８】
図１０におけるタイミングデータのグラフＦ１は、図６におけるタイミングデータのグラフＣ１と同じである。図１０における旧入力データのグラフＦ２は、図６における旧入力データのグラフＣ２と同じである。図１０における新入力データのグラフＦ３は、図６における新入力データのグラフＣ３と同じである。図１０における極性データのグラフＦ４は、図６における極性データのグラフＣ４と同じである。図１０における第１のスイッチ制御信号ＣＯＮＴ１のグラフＦ５は、図６における第１のスイッチ制御信号ＣＯＮＴ１のグラフＣ５と同じである。図１０における第２のスイッチ制御信号ＣＯＮＴ２のグラフＦ６は、図６における第２のスイッチ制御信号ＣＯＮＴ２のグラフＣ６と同じである。図１０における第３のスイッチ制御信号ＣＯＮＴ１ＢのグラフＦ７は、図６における第１のスイッチ制御信号ＣＯＮＴ１のグラフＣ５におけるハイ状態およびロー状態を反転したものである。図１０における第４のスイッチ制御信号ＣＯＮＴ２ＢのグラフＦ８は、図６における第２のスイッチ制御信号ＣＯＮＴ２のグラフＣ６におけるハイ状態およびロー状態を反転したものである。図１０における単極単投スイッチＳＷ２１のグラフＦ９は、図６における２つの単極単投スイッチＳＷ１１およびＳＷ１４のグラフＣ７と同じである。図１０における単極単投スイッチＳＷ２２のグラフＦ１０は、図６における２つの単極単投スイッチＳＷ１２およびＳＷ１３のグラフＣ８と同じである。図１０における単極単投スイッチＳＷ１３のグラフＦ１１は、図６における２つの単極単投スイッチＳＷ１２およびＳＷ１３のグラフＣ８におけるハイ状態およびロー状態を反転したものである。図１０における単極単投スイッチＳＷ１４のグラフＦ１２は、図６における２つの単極単投スイッチＳＷ１１およびＳＷ１４のグラフＣ７におけるハイ状態およびロー状態を反転したものである。
【０１３９】
したがって、本実施形態による差動増幅器がドット反転を行っても、本発明の第１の実施形態の場合と同じ効果が得られる。
【０１４０】
次に、本実施形態による差動増幅器におけるカラム反転時の動作について説明する。図１１は、本発明の第２の実施形態による差動増幅器の、カラム反転時の動作を示すタイムチャートである。図１１は、合計１３のグラフＧ１〜Ｇ１３を含んでいる。これら１３のグラフＧ１〜Ｇ１３において、横軸は時間の経過を表している。図１１のタイムチャートにおける、期間ａ〜ｆは、図２における期間ａ〜ｆにそれぞれ対応している。
【０１４１】
図１１のタイムチャートにおいて、１３のグラフＧ１〜Ｇ１３は、上から順に、タイミングデータと、旧入力データと、新入力データと、新旧データ比較結果出力と、極性データと、第１のスイッチ制御信号ＣＯＮＴ１と、第２のスイッチ制御信号ＣＯＮＴ２と、第３のスイッチ制御信号ＣＯＮＴ１Ｂと、第４のスイッチ制御信号ＣＯＮＴ２Ｂと、単極単投スイッチＳＷ２１の導通遮断状態と、単極単投スイッチＳＷ２２の導通遮断状態と単極単投スイッチＳＷ１３の導通遮断状態と、単極単投スイッチＳＷ１４の導通遮断状態とをそれぞれ示している。ここで、４つのスイッチＳＷ２１、ＳＷ２２、ＳＷ１３およびＳＷ１４の導通遮断状態は、導通状態を示すハイ状態すなわちオン状態、または、遮断状態を示すロー状態すなわちオフ状態、で表される。
【０１４２】
図１１のタイムチャートを参照して、本実施停滞による図９Ａ〜図９Ｃの差動増幅器の、カラム反転時の動作を、図７を用いて説明した本発明の第１の実施形態の場合や、図１０を用いて説明したドット反転時の場合と比較して説明する。ここでは、図２の差動増幅器が、上記の図１０を用いて説明したドット反転時の場合と同じ条件で動作する場合について説明する。ただし、本発明の第１の実施形態で用いた上記の表２に示す組み合わせのうち、「○」の組み合わせのみ、タイミングデータがハイ状態になる期間中に、第１〜第４のスイッチ制御信号ＣＯＮＴ１、ＣＯＮＴ２、ＣＯＮＴ１ＢおよびＣＯＮＴ２Ｂがハイ状態になるものとする。
【０１４３】
図１１におけるタイミングデータのグラフＧ１は、図７におけるタイミングデータのグラフＤ１と同じである。図１１における旧入力データのグラフＧ２は、図７における旧入力データのグラフＤ２と同じである。図１１における新入力データのグラフＧ３は、図７における新入力データのグラフＤ３と同じである。図１１における新旧入力データ比較結果出力のグラフＧ４は、図７における新旧入力データ比較結果出力のグラフＤ４と同じである。図１１における極性データのグラフＧ５は、図７における極性データのグラフＤ５と同じである。図１１における第１のスイッチ制御信号ＣＯＮＴ１のグラフＧ６は、図７における第１のスイッチ制御信号ＣＯＮＴ１のグラフＤ６と同じである。図１１における第２のスイッチ制御信号ＣＯＮＴ２のグラフＧ７は、図７における第２のスイッチ制御信号ＣＯＮＴ２のグラフＤ７と同じである。図１１における第３のスイッチ制御信号ＣＯＮＴ１ＢのグラフＧ８は、図７における第１のスイッチ制御信号ＣＯＮＴ１のグラフＤ６におけるハイ状態およびロー状態を反転したものである。図１１における第４のスイッチ制御信号ＣＯＮＴ２ＢのグラフＧ９は、図７における第２のスイッチ制御信号ＣＯＮＴ２のグラフＤ７におけるハイ状態およびロー状態を反転したものである。図１１における単極単投スイッチＳＷ２１のグラフＧ１０は、図７における２つの単極単投スイッチＳＷ１１およびＳＷ１４のグラフＤ８と同じである。図１１における単極単投スイッチＳＷ２２のグラフＧ１１は、図７における２つの単極単投スイッチＳＷ１２およびＳＷ１３のグラフＤ９と同じである。図１１における単極単投スイッチＳＷ１３のグラフＧ１２は、図７における２つの単極単投スイッチＳＷ１２およびＳＷ１３のグラフＤ９におけるハイ状態およびロー状態を反転したものである。図１１における単極単投スイッチＳＷ１４のグラフＧ１３は、図７における２つの単極単投スイッチＳＷ１１およびＳＷ１４のグラフＤ８におけるハイ状態およびロー状態を反転したものである。
【０１４４】
このように、本実施形態による差動増幅器がカラム反転を行っても、本発明の第１の実施形態の場合と同じ効果が得られる。
【０１４５】
以上に説明したように、本発明の差動増幅器によれば、能動負荷のカレントミラーの参照電流が少ない場合でも、入力データが切り替わる期間だけ能動負荷の相対比を１より大きくなるように切り替えることが可能である。その結果、第１および第２の位相補償容量Ｃ１１およびＣ１２への充電電流を増やすことが出来るので、スルーレートなど従来の特性を維持しつつさらなる低消費電力化が可能となっている。
【符号の説明】
【０１４６】
１０  入力段
１１  （第１の）バイアス電圧発生部
１２  （第２の）バイアス電圧発生部
１３  スイッチ制御回路
１３１  タイミングデータ入力部
１３２  極性データ入力部
１３３、１３５  ２入力ＡＮＤ回路
１３４  インバータ
１３Ａ  新旧入力データ比較回路部
１３Ａ１  旧入力データ入力部
１３Ａ２  新入力データ入力部
１３Ａ３  デジタルコンパレータ
１３Ａ４  ２入力ＸＯＲ回路
１３Ａ５、１３Ａ６  ２入力ＡＮＤ回路
１３Ｂ  スイッチ制御回路部
１３Ｂ１  フレーム反転信号入力部
１３Ｂ２、１３Ｂ３  インバータ
１３Ｂ４、１３Ｂ５  ２入力ＯＲ回路
１３Ｂ６、１３Ｂ７  ３入力ＡＮＤ回路
１３Ｂ８、１３Ｂ９  ２入力ＡＮＤ回路
１３Ｂ１０、１３Ｂ１１  ２入力ＯＲ回路
１５  （第１の）電流源
１６  （第２の）電流源
２０  中間段
２３  スイッチ制御回路
２３１、２３２  インバータ
２３Ｂ１、２３Ｂ２  インバータ
３０  最終段
ＢＮ１〜ＢＮ４  バイパス電圧入力部、バイパス電圧出力部
ＢＰ１〜ＢＰ４  バイパス電圧入力部、バイパス電圧出力部
Ｃ１１  （第１の）位相補償容量、（第１の）容量値
Ｃ１２  （第２の）位相補償容量、（第２の）容量値
Ｃ４１  （第１の）位相補償容量、（第１の）容量値
Ｃ４２  （第２の）位相補償容量、（第２の）容量値
ＣＯＮＴ１  （第１の）スイッチ制御信号、出力部
ＣＯＮＴ１Ｂ  （第３の）スイッチ制御信号、出力部
ＣＯＮＴ２  （第２の）スイッチ制御信号、出力部
ＣＯＮＴ２Ｂ  （第４の）スイッチ制御信号、出力部
Ｉ１１  テール電流
Ｉ１２  テール電流
Ｉ１５  （第１の）参照電流
Ｉ１６  （第２の）参照電流
Ｉ４１  テール電流
Ｉ４２  テール電流
ＩＮ  入力部
ＭＮ１０〜ＭＮ１９  Ｎチャネル型トランジスタ
ＭＮ２１、ＭＮ２２、ＭＮ２８、ＭＮ３１  Ｎチャネル型トランジスタ
ＭＮ４１〜ＭＮ４９  Ｎチャネル型トランジスタ
ＭＰ１０〜ＭＰ１９  Ｐチャネル型トランジスタ
ＭＰ２１、ＭＮ２２、ＭＰ２８、ＭＰ３１  Ｐチャネル型トランジスタ
ＭＰ４１〜ＭＰ４９  Ｐチャネル型トランジスタ
Ｎ１１〜Ｎ１４  ノード
Ｎ４１〜Ｎ４４  ノード
ＯＵＴ  出力部
ＳＷ１１〜ＳＷ１４、ＳＷ２１、ＳＷ２２  単極単投スイッチ
ＶＤＤ  （第１の）電源、（第１の）電源電圧
ＶＳＳ  （第２の）電源、（第２の）電源電圧
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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