(57)【要約】【課題】オン抵抗が低く、高い耐性を有する半導体素子を提供する。【解決手段】実施形態の半導体素子は、第１導電形の第１半導体層と、前記第１半導体層の上に設けられた第１導電形の第２半導体層と、前記第２半導体層の表面から前記第１半導体層にまで到達する第１トレンチ内に、絶縁膜を介して設けられた制御電極と、前記第２半導体層の表面から前記第１半導体層にまで到達し、前記第１トレンチに前記第２半導体層を挟んで隣接する第２トレンチ内に設けられたＳｉｘＧｅ１−ｘ、もしくは、ＳｉｘＧｅｙＣ１−ｘ−ｙを含む第２導電形の第３半導体層と、前記第１半導体層に接続された第１主電極と、前記第３半導体層に接続された第２主電極と、を備える。前記第２半導体層の不純物濃度は、前記第１半導体層の不純物濃度よりも高い。【選択図】図１
2012199444.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層と、
前記第１半導体層の上に設けられた第１導電形の第２半導体層と、
前記第２半導体層の表面から前記第１半導体層にまで到達する第１トレンチ内に、絶縁膜を介して設けられた制御電極と、
前記第２半導体層の表面から前記第１半導体層にまで到達し、前記第１トレンチに前記第２半導体層を挟んで隣接する第２トレンチ内に設けられたＳｉｘＧｅ１−ｘ、もしくは、ＳｉｘＧｅｙＣ１−ｘ−ｙを含む第２導電形の第３半導体層と、
前記第１半導体層に電気的に接続された第１主電極と、
前記第３半導体層に接続された第２主電極と、
前記第３半導体層の表面から内部にかけて設けられた第３トレンチ内に設けられ、前記第２主電極に接続されたコンタクト層と、
を備え、  
前記第２半導体層の不純物濃度は、前記第１半導体層の不純物濃度よりも高く、
前記第２半導体層は、前記第３半導体層と、前記絶縁膜と、の間の前記第１半導体層の表面に設けられ、
前記第３半導体層の下端は、前記第１トレンチの下端よりも深い位置にあることを特徴とする半導体素子。
【請求項２】
第１導電形の第１半導体層と、
前記第１半導体層の上に設けられた第１導電形の第２半導体層と、
前記第２半導体層の表面から前記第１半導体層にまで到達する第１トレンチ内に、絶縁膜を介して設けられた制御電極と、
前記第２半導体層の表面から前記第１半導体層にまで到達し、前記第１トレンチに前記第２半導体層を挟んで隣接する第２トレンチ内に設けられたＳｉｘＧｅ１−ｘ、もしくは、ＳｉｘＧｅｙＣ１−ｘ−ｙを含む第２導電形の第３半導体層と、
前記第１半導体層に電気的に接続された第１主電極と、
前記第３半導体層に接続された第２主電極と、
を備え、
前記第２半導体層の不純物濃度は、前記第１半導体層の不純物濃度よりも高いことを特徴とする半導体素子。
【請求項３】
前記第３半導体層の表面から内部にかけて、第３トレンチがさらに設けられ、前記第３トレンチ内に、前記第２主電極に接続されたコンタクト層が設けられていることを特徴とする請求項２記載の半導体素子。
【請求項４】
前記第３半導体層の下端は、前記第２半導体層の下端よりも深い位置にあることを特徴とする請求項２または３に記載の半導体素子。
【請求項５】
前記第３半導体層の下端は、前記第１トレンチの下端よりも深い位置にあることを特徴とする請求項２〜４のいずれか１つに記載の半導体素子。
【請求項６】
前記第１トレンチ内において、前記制御電極の下に、埋め込み電極がさらに設けられ、
前記埋め込み電極は、前記第２主電極、もしくは、前記制御電極に電気的に接続されていることを特徴とする請求項２〜５のいずれか１つに記載の半導体素子。
【請求項７】
前記第１半導体層内に、前記第３半導体層に接続された第２導電形の第４半導体層がさらに設けられていることを特徴とする請求項２〜６のいずれか１つに記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体素子に関する。
【背景技術】
【０００２】
上下電極構造のパワー半導体素子は、一般に、チップの上面と下面に電極を有し、オフ状態では、上部電極にマイナスの電圧を印加し、下部電極にプラスの電圧を印加する。
【０００３】
ｎチャネル型構造のパワー半導体素子では、一般的に、下部電極の上に、ｎ形ドレイン層が設けられ、ｎ形ドレイン層の上に、ｎ形ドリフト層が設けられ、ｎ形ドリフト層の上に、チャネルが形成されるｐ形ベース層（ｐ形ボディ層）が設けられている。ｐ形ベース層の表面には、上部電極に接続されたｎ形ソース層が設けられている。また、ｎ形ソース層の表面からは、ｐ形ベース層を貫通して、ｎ形ドリフト層にまで到達するトレンチが設けられている。トレンチ内には、ゲート絶縁膜を介してゲート電極が設けられている。
【０００４】
この種のパワー半導体素子は、トレンチゲートピッチの微細化を行うことにより、チャネル密度を高めオン抵抗を低減している。しかし、微細化には限界が生じ、更なる低オン抵抗化が困難になっている。
【０００５】
このような状況のなか、ｐ形ベース層内に、ｐ形ベース層と格子定数の異なる半導体層を形成した構造が注目されている。それぞれの半導体層において互いの格子定数が異なると、ｐ形ベース層が応力を受け、ｐ形ベース層におけるキャリア移動度が高まり、オン抵抗が低減する。
【０００６】
しかしながら、この種のパワー半導体素子では、ｎ形ドリフト層と、ｐ形ベース層と、ｎ形ソース層と、からなる寄生バイポーラトランジスタによるバイポーラアクションが生じる可能がある。従って、上下電極構造のパワー半導体素子においては、オン抵抗が低いことに加え、バイポーラアクションが抑えられたより耐性の高い素子が要求されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−３５２０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする課題は、オン抵抗が低く、耐性の高い半導体素子を提供することである。
【課題を解決するための手段】
【０００９】
実施形態の半導体素子は、第１導電形の第１半導体層と、前記第１半導体層の上に設けられた第１導電形の第２半導体層と、を備える。実施形態の半導体素子は、前記第２半導体層の表面から前記第１半導体層にまで到達する第１トレンチ内に、絶縁膜を介して設けられた制御電極と、前記第２半導体層の表面から前記第１半導体層にまで到達し、前記第１トレンチに前記第２半導体層を挟んで隣接する第２トレンチ内に設けられたＳｉｘＧｅ１−ｘ、もしくは、ＳｉｘＧｅｙＣ１−ｘ−ｙを含む第２導電形の第３半導体層と、を備える。実施形態の半導体素子は、前記第１半導体層に電気的に接続された第１主電極と、前記第３半導体層に接続された第２主電極と、前記第３半導体層の表面から内部にかけて設けられた第３トレンチ内に設けられ、前記第２主電極に接続されたコンタクト層と、を備える。前記第２半導体層の不純物濃度は、前記第１半導体層の不純物濃度よりも高い。前記第２半導体層は、前記第３半導体層と、前記絶縁膜と、の間の前記第１半導体層の表面に設けられている。前記第３半導体層の下端は、前記第１トレンチの下端よりも深い位置にある。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係る半導体素子の模式図であり、（ａ）は、平面模式図、（ｂ）は、（ａ）のＸ−Ｘ’位置における断面模式図である。
【図２】半導体素子のバンド構造を説明するための図である。
【図３】半導体素子の製造過程を説明するための断面模式図である。
【図４】半導体素子の製造過程を説明するための断面模式図である。
【図５】第１実施形態の第１変形例に係る半導体素子の断面模式図である。
【図６】第１実施形態の第２変形例に係る半導体素子の断面模式図である。
【図７】第１実施形態の第３変形例に係る半導体素子の断面模式図である。
【図８】第２実施形態に係る半導体素子の断面模式図である。
【図９】第３実施形態に係る半導体素子の断面模式図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。  
（第１実施形態）  
図１は、第１実施形態に係る半導体素子の模式図であり、（ａ）は、平面模式図、（ｂ）は、（ａ）のＸ−Ｘ’位置における断面模式図である。
【００１２】
図１に示す半導体素子１Ａは、上下電極構造を有するパワー半導体素子である。  
半導体素子１Ａにおいては、ｎ＋形のドレイン層１０の上に、ｎ−形のドリフト層（第１半導体層）１１が設けられている。ドリフト層１１の上には、ｎ＋形のチャネル層（第２半導体層）１２が設けられている。チャネル層１２の不純物濃度は、ドリフト層１１の不純物濃度よりも高い。
【００１３】
半導体素子１Ａにおいては、第１トレンチ２０がチャネル層１２の表面からドリフト層１１に到達している。第１トレンチ２０内には、ゲート絶縁膜（絶縁膜）２１を介して、ゲート電極（制御電極）２２が設けられている。
【００１４】
半導体素子１Ａにおいては、第２トレンチ３０がチャネル層１２の表面からドリフト層１１に到達している。第２トレンチ３０は、第１トレンチ２０にチャネル層１２を挟んで隣接している。第２トレンチ３０内には、ＳｉｘＧｅ１−ｘ、もしくは、ＳｉｘＧｅｙＣ１−ｘ−ｙを含むｐ形のＳｉＧｅ含有層（第３半導体層）３１が設けられている（０≦ｘ＜１、０≦ｙ＜１、ｘ＞ｙ）。
【００１５】
ＳｉＧｅ含有層３１は、チャネル層１２に隣接している。ＳｉＧｅ含有層３１の下面とチャネル層１２の下面とは、面一になっている。すなわち、第１トレンチ２０以外の部分のドリフト層１１の表面は平坦であり、ドリフト層１１の表面に、ＳｉＧｅ含有層３１と、チャネル層１２と、が設けられている。換言すれば、チャネル層１２は、ＳｉＧｅ含有層３１と、ゲート絶縁膜２１と、の間のドリフト層１１の表面に設けられている。
【００１６】
ドレイン層１０には、ドレイン電極（第１主電極）５０が接続されている。従って、ドレイン電極５０は、ドリフト層１１に電気的に接続されている。ＳｉＧｅ含有層３１には、ソース電極（第２主電極）５１が接続されてる。ソース電極５１と、ゲート電極２２、チャネル層１２、およびＳｉＧｅ含有層３１の一部と、の間には、層間絶縁膜６０が設けられている。
【００１７】
ドレイン層１０、ドリフト層１１、チャネル層１２の主成分は、例えば、シリコン（Ｓｉ）である。ゲート絶縁膜２１の材質は、例えば、酸化シリコン（ＳｉＯ２）である。ゲート電極２２の材質は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）である。ドレイン電極５０の材質は、例えば、ニッケル（Ｎｉ）である。ソース電極５１の材質は、例えば、アルミニウム（Ａｌ）である。実施形態では、ｎ＋形、ｎ−形、ｎ形を第１導電形、ｐ形を第２導電形と称してもよい。
【００１８】
半導体素子１Ａの動作について説明する。  
図２は、半導体素子のバンド構造を説明するための図である。  
図２には、ＳｉＧｅ含有層３１、チャネル層１２、ゲート絶縁膜２１、およびゲート電極２２のそれぞれのバンド構造が示されている。図２（ａ）には、ゲート電極２２が０（Ｖ）のときの状態が示され、図２（ｂ）には、ゲート電極２２が閾値電圧（Ｖ）であるときの状態が示されている。図２（ａ）は、半導体素子１Ａのオフ状態、図２（ｂ）は、半導体素子１Ａのオン状態である。ソース電極５１とドレイン電極５０との間には、ドレイン電極５０側が正電位となる電圧が印加されている。
【００１９】
ゲート電極２２に閾値電圧（Ｖ）を印加することで、ＳｉＧｅ含有層３１と、チャネル層１２との間に逆方向電圧が印加される。例えば、チャネル層１２の電位に対し、ＳｉＧｅ含有層３１の電位は、「正（＋）」になる。これにより、図２（ｂ）では、図２（ａ）に比べて空乏層の厚みが小さくなり、ＳｉＧｅ含有層３１と、チャネル層１２との接合界面において、バンド間トンネル電流が発生する。すなわち、ＳｉＧｅ含有層３１からチャネル層１２側に電子電流が流れる。電子電流は、ドリフト層１１内を流れ、ドレイン層１０に到達する。
【００２０】
従来の上下電極構造のＭＯＳＦＥＴ素子では、ベース層（ボディ層）に反転チャネルを形成して、素子をオン状態にするのが一般的である。しかし、半導体素子１Ａでは、バンド間トンネル電流をゲート電極２２の電位によって制御して、素子をオン状態にしたり、オフ状態にしたりする。
【００２１】
半導体素子１Ａでは、ＳｉＧｅ含有層３１とチャネル層１２との接合界面と、ゲート電極２２と、が互いに対向している。従って、バンド間トンネル電流は、ソース電極５１とドレイン電極５０とが対向する方向に対して、略垂直に流れる。これにより、バンド間トンネル電流は、ソース電極５１とドレイン電極５０との間に印加されている電圧（ソース・ドレイン間電圧）の影響を受け難くなる。
【００２２】
半導体素子１Ａでは、バンド間トンネル電流を発生させる接合界面とゲート電極２２とを対向させた結果、ゲート電極２２の電圧による変調を効率よくＳｉＧｅ含有層３１とチャネル層１２との接合界面に伝えることができる。その結果、半導体素子１Ａにおいては、短チャネル効果が抑制される。さらに、ゲート電圧によって精度よく、半導体素子１Ａのオンオフ動作を制御することができる。
【００２３】
また、半導体素子１Ａでは、ＳｉＧｅ含有層３１がチャネル層１２に隣接している。チャネル層１２の主成分がＳｉのとき、ＳｉＧｅ含有層３１とＳｉ層との格子定数の違いから、チャネル層１２には応力が加わる。これにより、チャネル層１２内のキャリアの移動度が増加する。従って、半導体素子１Ａのチャネル層１２の抵抗は、より低抵抗になる。その結果、半導体素子１Ａのオン抵抗は、より低減する。
【００２４】
また、従来のＭＯＳＦＥＴでは、ソース電極５１とドレイン層１０との間に、ｎ＋形のソース層、ｐ形のベース層（ボディ層）が設けられるが、半導体素子１Ａには、ｎ＋形のソース層、ｐ形のベース層（ボディ層）が設けられていない。このため、半導体素子１Ａには、ｎｐｎ型の寄生バイポーラトランジスタが存在しなくなる。これにより、半導体素子１Ａでは、寄生バイポーラトランジスタが動作しなくなる。これにより、半導体素子１Ａでは、高アバランシェ耐量が実現する。
【００２５】
また、ＳｉＧｅ含有層３１と、ドリフト層１１もしくはチャネル層１２と、の接合はヘテロ接合である。ＳｉＧｅ含有層のバンドギャップは、Ｓｉ層のバンドギャップよりも狭い。このため、ＳｉＧｅ含有層３１と、ドリフト層１１もしくはチャネル層１２と、においては、価電子帯側でバンド不連続が起きる。この価電子帯のバンド不連続により、ＳｉＧｅ含有層３１からドリフト層１１もしくはチャネル層１２へのホール（正孔）注入が抑制される。これにより、半導体素子１Ａでは、内蔵ダイオード（例えば、ｐ形ＳｉＧｅ含有層３１／ｎ−形ドリフト層１１）を動作させた場合、余分なホール注入が抑制されて、逆回復時のチャージが小さくなる。その結果、半導体素子１Ａでは、リカバリー損失が低減する。
【００２６】
さらに、半導体素子１Ａでは、アバランシェ降伏によって、トレンチ２０の下端近傍でホールが発生したとしても、図１（ｂ）の矢印で示すごとく、ホールｈは、効率よくＳｉＧｅ含有層３１を介して、ソース電極５１へ排出される。
【００２７】
半導体素子１Ａの製造過程について説明する。  
図３および図４は、半導体素子の製造過程を説明するための断面模式図である。  
図３（ａ）に示すように、下層からドレイン層１０／ドリフト層１１／チャネル層１２が積層された半導体積層体を形成する。ドレイン層１０とドリフト層１１とは、例えば、エピタキシャル成長によって形成される。チャネル層１２は、例えば、エピタキシャル成長、もしくは、イオン注入によって形成される。
【００２８】
続いて、チャネル層１２の表面に選択的に開口されたマスク部材９０を形成する。マスク部材９０の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
【００２９】
次に、図３（ｂ）に示すように、マスク部材９０から表出されたチャネル層１２を、例えば、ＲＩＥ（Reactive Ion Etching）によりエッチングする。これにより、第２トレンチ３０が形成される。
【００３０】
次に、図３（ｃ）に示すように、第２トレンチ３０内に、例えば、エピタキシャル成長によって、ＳｉＧｅ含有層３１を形成する。この後、マスク部材９０を除去する。
【００３１】
次に、図４（ａ）に示すように、チャネル層１２上およびＳｉＧｅ含有層３１上に、選択的に開口されたマスク部材９１を形成する。マスク部材９１の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
【００３２】
次に、図４（ｂ）に示すように、マスク部材９１から表出されたチャネル層１２を、例えば、ＲＩＥ（Reactive Ion Etching）によりエッチングする。これにより、第１トレンチ２０が形成される。
【００３３】
次に、図４（ｃ）に示すように、第１トレンチ２０に、熱酸化によって、ゲート絶縁膜２１を形成する。さらに、ゲート絶縁膜２１上に、ＣＶＤ（Chemical Vapor Deposition）によって、ゲート電極２２を形成する。この後、図１に示すように、層間絶縁膜６０、ドレイン電極５０、およびソース電極５１を形成する。これにより、半導体素子１Ａが形成される。
【００３４】
（第１実施形態の第１変形例）
図５は、第１実施形態の第１変形例に係る半導体素子の断面模式図である。
【００３５】
図５に示す半導体素子１Ｂの基本構造は、半導体素子１Ａと同じである。但し、半導体素子１Ｂにおいては、ＳｉＧｅ含有層３１の表面から内部にかけて、第３トレンチ３４がさらに設けられている。第３トレンチ３４内には、第２主電極に接続されたコンタクト層３５が設けられている。コンタクト層３５は、ソース電極５１の一部であってもよい。
【００３６】
このようなトレンチ状のコンタクト層３５をＳｉＧｅ含有層３１内に設けることにより、半導体素子１Ｂにおいては、ＳｉＧｅ含有層３１とソース電極５１とのコンタクト抵抗が半導体素子１Ａに比べさらに低減する。
【００３７】
（第１実施形態の第２変形例）
図６は、第１実施形態の第２変形例に係る半導体素子の断面模式図である。
【００３８】
図６に示す半導体素子１Ｃの基本構造は、半導体素子１Ａと同じである。但し、半導体素子１Ｃにおいては、ＳｉＧｅ含有層３１の下端３１ｂがチャネル層１２の下端１２ｂよりも深い位置にある。ＳｉＧｅ含有層３１の底面とドレイン層１０の表面との間の距離は、チャネル層１２の底面とドレイン層１０の表面との間の距離よりも短い。
【００３９】
ＳｉＧｅ含有層３１がドリフト層１１の表面から内部に挿入されると、ドリフト層１１の一部にも応力が加わる。これは、ドリフト層１１の主成分がＳｉのとき、ＳｉＧｅ含有層３１とＳｉ層との格子定数が異なるからである。これにより、ドリフト層１１内のキャリアの移動度が増加する。従って、半導体素子１Ｃのドリフト層１１の抵抗は、半導体素子１Ａ、１Ｂのドリフト層１１の抵抗よりも低くなる。その結果、半導体素子１Ｃのオン抵抗は、半導体素子１Ａ、１Ｂのオン抵抗に比べ、さらに低くなる。
【００４０】
また、半導体素子１Ｃにおいては、ＳｉＧｅ含有層３１の下端３１ｂがチャネル層１２の下端１２ｂよりも深い位置にある。これにより、半導体素子１Ｃにおいては、電界集中がトレンチ２０の下端２０ｂと、ＳｉＧｅ含有層３１の下端３１ｂと、に分散される。その結果、半導体素子１Ｃは、半導体素子１Ａ、１Ｂに比べより耐圧が高くなる。
【００４１】
また、半導体素子１Ｃにおいては、ＳｉＧｅ含有層３１の下端３１ｂがチャネル層１２の下端１２ｂよりも深い位置にあるので、ホール排出抵抗が低減する。従って、半導体素子１Ｃにおいては、ホールｈは、半導体素子１Ａ、１Ｂに比べてＳｉＧｅ含有層３１を介してソース電極５１に放出され易くなる。その結果、半導体素子１Ｃのアバランシェ耐量は、半導体素子１Ａ、１Ｂに比べより高くなる。
【００４２】
（第１実施形態の第３変形例）
図７は、第１実施形態の第３変形例に係る半導体素子の断面模式図である。
【００４３】
図７に示す半導体素子１Ｄでは、ＳｉＧｅ含有層３１の下端３１ｂが半導体素子１Ｃよりもさらに深い位置にある。例えば、半導体素子１Ｄにおいては、ＳｉＧｅ含有層３１の下端３１ｂが第１トレンチ２０の下端２０ｂよりも深い位置にある。ＳｉＧｅ含有層３１の底面とドレイン層１０の表面との間の距離は、第１トレンチ２０の底面とドレイン層１０の表面との間の距離よりも短い。
【００４４】
このように、第１トレンチ２０の底部よりも、さらに深い位置にまでＳｉＧｅ含有層３１が形成されると、電界集中が第１トレンチ２０の下端２０ｂと、ＳｉＧｅ含有層３１の下端３１ｂと、に分散される。これにより、例えば、ホットキャリアのゲート絶縁膜２１への注入が抑制されて、ゲート信頼性が向上する。さらに、アバランシェ降伏が起きる箇所がＳｉＧｅ含有層３１の下端近傍になるので、ホールをＳｉＧｅ含有層３１を介して効率よくソース電極５１に放出することができる。すなわち、半導体素子１Ｄのアバランシェ耐量は、半導体素子１Ｃに比べより高くなる。
【００４５】
また、半導体素子１Ｄでは、ＳｉＧｅ含有層３１とドリフト層１１との接触面積が半導体素子１Ｃに比べさらに増加している。このため、半導体素子１Ｄのドリフト層１１は、さらに応力を受ける。その結果、半導体素子１Ｄのドリフト層１１の移動度は、半導体素子１Ｃに比べさらに増加する。すなわち、半導体素子１Ｄのオン抵抗は、半導体素子１Ｃのオン抵抗に比べさらに低減する。
【００４６】
（第２実施形態）  
図８は、第２実施形態に係る半導体素子の断面模式図である。  
図８に示す半導体素子２の基本構造は、半導体素子１Ｂと同じである。但し、半導体素子２においては、第１トレンチ２０内において、ゲート電極２２の下に、絶縁膜２４を介して埋め込み電極２５がさらに設けられている。埋め込み電極２５は、ソース電極５１、もしくは、ゲート電極２２に電気的に接続されている。埋め込み電極２５の材質は、例えば、ポリシリコンである。埋め込み電極２５は、いわゆるフィールドプレート電極として機能する。
【００４７】
これにより、半導体素子２においては、ゲート絶縁膜２１を介してドリフト層１１が空乏化し易くなる。このため、半導体素子２のドリフト層１１の不純物濃度は、半導体素子１Ｂのドリフト層１１の不純物濃度よりも高く設定できる。これにより、半導体素子２のオン抵抗は、半導体素子１Ｂのオン抵抗よりもより低くなる。
【００４８】
また、半導体素子２においても、ＳｉＧｅ含有層３１が設けられているので、チャネル層１２が低抵抗になり、さらに、高アバランシェ耐量、低リカバリー損失が実現する。
【００４９】
（第３実施形態）  
図９は、第３実施形態に係る半導体素子の断面模式図である。  
図９に示す半導体素子３においては、半導体素子１Ｂの構造に加え、ドリフト層１１内に、ＳｉＧｅ含有層３１に接続されたｐ形のピラー層（第４半導体層）１５がさらに設けられている。ピラー層１５の主成分は、例えば、シリコン（Ｓｉ）である。ピラー層１５が設けられた結果、ドリフト層１１もピラー状になり、半導体素子３は、ドレイン層１０の上に、ドリフト層１１とピラー層１５とが交互に配列されたスーパージャンクション構造を有している。
【００５０】
ドリフト層１１中に、ＳｉＧｅ含有層３１に接続されたピラー層１５が埋め込まれたことにより、ピラー層１５からドリフト層１１へ空乏層が伸び、ドリフト層１１が空乏化し易くなる。このため、半導体素子３のドリフト層１１の不純物濃度は、半導体素子１Ｂのドリフト層１１の不純物濃度よりも高く設定できる。これにより、半導体素子３のオン抵抗は、半導体素子１Ｂのオン抵抗よりもより低くなる。
【００５１】
また、半導体素子３においても、ＳｉＧｅ含有層３１が設けられているので、チャネル層１２が低抵抗になり、さらに、高アバランシェ耐量、低リカバリー損失が実現する。
【００５２】
実施形態では、第１導電形をｎ形、第２導電形をｐ形として説明をしたが、第１導電形をｐ形、第２導電形をｎ形としても実施可能である。また、実施形態では、終端構造は示さなかったが、終端構造に限定されることはなく、リサーフやフィールドプレート、ガードリングなどいずれの構造を用いても実施可能である。
【００５３】
また、実施形態では、スーパージャンクション構造の形成プロセスに関しては、イオン注入と埋め込み結晶成長を繰り返すプロセスや加速電圧を変化させるプロセスなどのいずれのプロセスを用いても実施可能である。
【００５４】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００５５】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
１Ａ、１Ｂ、１Ｃ、１Ｄ、２、３  半導体素子
１０  ドレイン層
１１  ドリフト層
１２  チャネル層
１２ｂ、２０ｂ、３１ｂ  下端
１５  ピラー層
２０  第１トレンチ
２１  ゲート絶縁膜
２２  ゲート電極
２４  絶縁膜
２５  埋め込み電極
３０  第２トレンチ
３１  ＳｉＧｅ含有層
３４  第３トレンチ
３５  コンタクト層
５０  ドレイン電極
５１  ソース電極
６０  層間絶縁膜
９０、９１  マスク部材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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