(57)【要約】【課題】高さのばらつきが低減された埋め込みビット線を有する半導体装置を提供する。【解決手段】本発明に係る半導体装置の製造方法は、半導体基板内にビット線とワード線を有する半導体装置の製造方法において、半導体基板をエッチングして第１の方向に延在する第１の溝を形成することによって、複数の第１の半導体ピラーを形成する工程と、第１の半導体ピラーの側面の一部に拡散層を形成する工程と、隣接する前記第１の半導体ピラー間の前記第１の溝に、拡散層に接続するビット線を形成する工程と、第１の半導体ピラーと前記ビット線を覆う第１の絶縁膜を形成する工程と、第１の半導体ピラーの少なくとも一部が露出するように前記第１の絶縁膜に、第１の方向に直交する第２の方向に延在する第２の溝を形成する工程と、露出した第１の半導体ピラー上にエピタキシャル層を成長させて第２の半導体ピラーを形成する工程と、を有することを特徴とする。【選択図】図３４
2012018989.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内にビット線とワード線を有する半導体装置の製造方法において、
半導体基板をエッチングして第１の方向に延在する第１の溝を形成することによって、複数の第１の半導体ピラーを形成する工程と、
前記第１の半導体ピラーの側面の一部に拡散層を形成する工程と、
隣接する前記第１の半導体ピラー間の前記第１の溝に、前記拡散層に接続するビット線を形成する工程と、
前記第１の半導体ピラーと前記ビット線を覆う第１の絶縁膜を形成する工程と、
前記第１の半導体ピラーの少なくとも一部が露出するように前記第１の絶縁膜に、前記第１の方向に直交する第２の方向に延在する第２の溝を形成する工程と、
前記露出した第１の半導体ピラー上にエピタキシャル層を成長させて第２の半導体ピラーを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の絶縁膜の一部をエッチングして前記第２の半導体ピラーの側面の一部を露出させる工程と、
前記第２の半導体ピラーの前記側面の一部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にワード線を形成する工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記拡散層を形成する工程において、前記第１の溝に該第１の溝を埋め込まないように第２の絶縁膜を形成し、該第２の絶縁膜の一部に、前記第１の半導体ピラーの側面の一部を露出するように開口を形成し、該開口に、前記第１の半導体ピラーの側面に接触するように不純物ドープした半導体膜を形成し、該半導体膜から前記不純物を前記第１の半導体ピラーに拡散させることにより前記拡散層を形成し、
前記ビット線を形成する工程において、ビット線を前記第２の絶縁膜を介して前記第１の溝を埋め込むことにより、前記ビット線の側面部と前記拡散層とを接続することを特徴とする請求項１又は２のいずれかに記載の半導体装置の製造方法。
【請求項４】
前記第１の半導体ピラーを形成する工程において、前記エッチングは前記第１の溝に対応する孔部を有するマスクを用いて行うと共に、
前記ビット線を形成する工程において、前記ビット線の材料を、前記第１の溝に第２の絶縁膜を介して前記孔部に埋め込んだ後、前記ビット線の材料を前記第１の半導体ピラーの上面と同じ高さまでエッチバックすることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記ビット線は前記第１の溝を埋め込んで形成するとともに、前記エピタキシャル層は前記第２の溝に成長させることを特徴とする請求項１及至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１の半導体ピラーと前記第２の半導体ピラーがシリコンからなるとともに、前記エピタキシャル層が単結晶シリコンからなることを特徴とする請求項１及至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第２の半導体ピラーの側面の一部を露出させる工程において、前記第１の絶縁膜は第３の絶縁膜上に第４の絶縁膜を積層して形成されており、前記エッチングによって少なくとも前記第４の絶縁膜を除去することを特徴とする請求項２及至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第３の絶縁膜が前記ビット線と前記ワード線とを電気的に絶縁することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の半導体ピラーの上部に第２の拡散層を形成する工程と、容量コンタクトプラグを介して前記第２の拡散層に接続するキャパシタを形成する工程とを有することを特徴とする請求項２及至８のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ)では、高密度化とともに、その構成要素であるゲート、ソース、ドレインを平面的にレイアウトすることが困難となりつつある。最小配線ピッチが９０ｎｍ以下のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓｓ  Ｍｅｍｏｒｙ）では、立体的なレイアウトが必要となっている。ここで、立体的なレイアウトとは、半導体基板の主面に対して垂直方向とした半導体の柱（以下「半導体ピラー」と称するが、半導体がシリコンである場合は「シリコンピラー」と称する。）の上端部と下端部にソース／ドレイン（Ｓ／Ｄ）を設けて、さらに中間部の表面に、ゲート絶縁膜及びゲート電極（ワード線）を配置して、各構成要素を半導体基板の主面に対して積み重ねた構造（以下「縦型トランジスタ」と称する）としたものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１４０９９６号公報
【特許文献２】特開平０８−２５０６１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図４９は、ＤＲＡＭのメモリセルにおける縦型トランジスタの概要を断面図で示したものである。
表面２０１ａを有するシリコンからなる半導体基板２００に、底面を２０１ｂとするトレンチ２０２ａ、２０２ｂが形成されている。トレンチの間の領域にはトランジスタのチャネルとなるシリコンピラー２０３ａ、２０３ｂ、２０３ｃが形成されている。シリコンピラー２０３ａの両側壁には一対の埋め込みゲート電極２０８ａ、２０８ｂが形成され、隣接するシリコンピラー２０３ｂの両側壁には一対の埋め込みゲート電極２０８ｃ、２０８ｄが形成されている。ゲート電極はワード線として機能する。トレンチの底部には熱酸化膜２０４を介して埋め込みビット線２０５ａ、２０５ｂが形成されている。平面視においては、ビット線の延在方向はワード線の延在方向に垂直な方向となっている。埋め込みビット線２０５ａ、２０５ｂは、半導体基板２００に形成されトランジスタのソース又はドレイン（Ｓ／Ｄ）を構成する一方の拡散層２０６ａ、２０６ｂと接続されている。各々のシリコンピラーの上部には、トランジスタのソース又はドレイン（Ｓ／Ｄ）を構成する他方の拡散層２１０が形成されている。拡散層２１０の上にはコンタクトプラグ２１２を介してキャパシタ２１３が形成されている。キャパシタ２１３は下部電極２１３ａ、容量絶縁膜２１３ｂ、上部電極２１３ｃで構成されている。各々のシリコンピラーおよびコンタクトプラグは、層間絶縁膜２０９および２１１により絶縁分離されている。シリコンピラー２０３ｂに注目すると、ビット線２０５ｂに接続し、ソース／ドレイン（Ｓ／Ｄ）を構成する一方の拡散層２０６ｂと、ピラーの両側壁に形成される一対のゲート電極２０８ｃ、２０８ｄと、キャパシタに接続し、ソース／ドレイン（Ｓ／Ｄ）を構成する他方の拡散層２１０とで一つの縦型トランジスタが構成されている。
【０００５】
このような縦型トランジスタとすることによって、単位メモリセルあたりの占有面積を縮小することができるので、ＭＯＳＦＥＴの高密度化が可能となる。縦型トランジスタでは、ドレイン領域に接続させるビット線をゲート電極の下方に配置した階層構造とするため、ビット線を隣接した半導体ピラーで囲まれた溝の底部へゲート電極よりもさらに深く埋め込んでおく必要がある。しかしながら、ＭＯＳＦＥＴの占有面積を縮小するには、埋め込む溝の開口径を小さくしなければならず、その結果、溝のアスペクト比（深さ/開口径の比）が増加する傾向にある。
【０００６】
アスペクト比が増加すると、ビット線とする導電性膜が埋め込み難くなり、溝内にボイドが発生するので、均一に埋め込むことが困難となる。このような導電性膜をビット線に加工しても、その膜厚（高さ）のばらつきを低減させることができず、ビット線の電気抵抗が安定しないので、ＭＯＳＦＥＴの性能が低下するという問題が生じる。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、半導体基板内にビット線とワード線を有する半導体装置の製造方法において、半導体基板をエッチングして第１の方向に延在する第１の溝を形成することによって、複数の第１の半導体ピラーを形成する工程と、前記第１の半導体ピラーの側面の一部に拡散層を形成する工程と、隣接する前記第１の半導体ピラー間の前記第１の溝に、前記拡散層に接続するビット線を形成する工程と、前記第１の半導体ピラーと前記ビット線を覆う第１の絶縁膜を形成する工程と、前記第１の半導体ピラーの少なくとも一部が露出するように前記第１の絶縁膜に、前記第１の方向に直交する第２の方向に延在する第２の溝を形成する工程と、前記露出した第１の半導体ピラー上にエピタキシャル層を成長させて第２の半導体ピラーを形成する工程と、を有することを特徴とする。
【発明の効果】
【０００８】
本発明に係る半導体装置の製造方法によれば、低アスペクト比を有する浅い溝に埋め込みビット線を形成した後に、縦型トランジスタのチャネルとなる部分をエピタキシャル成長によって形成する構成であるため、高さ若しくは厚さのばらつきが低減された埋め込みビット線の形成が可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る半導体装置の製造方法によって製造した半導体装置の概観を示す要部斜視図である。
【図２】図１に示した半導体装置の平面レイアウトを示す平面図である。
【図３】本発明を適用した半導体装置の製造方法の工程を説明するための平面図である。
【図４】本発明を適用した半導体装置の製造方法の工程を説明するための図３中のＡ−Ａ線による断面図である。
【図５】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図６】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図７】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図８】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図９】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図１０】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図１１】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図１２】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図１３】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図１４】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図１５】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図１６】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図１７】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図１８】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図１９】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図２０】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図２１】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図２２】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図２３】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図２４】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図２５】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図２６】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図２７】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図２８】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図２９】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図３０】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図３１】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図３２】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図３３】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図３４】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図３５】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図３６】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図３７】本発明を適用した半導体装置の製造方法の工程を説明するための図４と同じ位置での断面図である。
【図３８】本発明を適用した半導体装置の製造方法の工程を説明するための平面図である。
【図３９】本発明を適用した半導体装置の製造方法の工程を説明するための平面図である。
【図４０Ａ】本発明を適用した半導体装置の製造方法の工程を説明するための図３９中のＡ−Ａ線による断面図である。
【図４０Ｂ】本発明を適用した半導体装置の製造方法の工程を説明するための図３９中のＢ−Ｂ線による断面図である。
【図４１Ａ】本発明を適用した半導体装置の製造方法の工程を説明するための図４０Ａと同じ位置での断面図である。
【図４１Ｂ】本発明を適用した半導体装置の製造方法の工程を説明するための図４０Ｂと同じ位置での断面図である。
【図４２Ａ】本発明を適用した半導体装置の製造方法の工程を説明するための図４０Ａと同じ位置での断面図である。
【図４２Ｂ】本発明を適用した半導体装置の製造方法の工程を説明するための図４０Ｂと同じ位置での断面図である。
【図４３Ａ】本発明を適用した半導体装置の製造方法の工程を説明するための図４０Ａと同じ位置での断面図である。
【図４３Ｂ】本発明を適用した半導体装置の製造方法の工程を説明するための図４０Ｂと同じ位置での断面図である。
【図４４Ａ】本発明を適用した半導体装置の製造方法の工程を説明するための図４０Ａと同じ位置での断面図である。
【図４４Ｂ】本発明を適用した半導体装置の製造方法の工程を説明するための図４０Ｂと同じ位置での断面図である。
【図４５Ａ】本発明を適用した半導体装置の製造方法の工程を説明するための図４０Ａと同じ位置での断面図である。
【図４５Ｂ】本発明を適用した半導体装置の製造方法の工程を説明するための図４０Ｂと同じ位置での断面図である。
【図４６Ａ】本発明を適用した半導体装置の製造方法の工程を説明するための図４０Ａと同じ位置での断面図である。
【図４６Ｂ】本発明を適用した半導体装置の製造方法の工程を説明するための図４０Ｂと同じ位置での断面図である。
【図４７Ａ】本発明を適用した半導体装置の製造方法の工程を説明するための図４０Ａと同じ位置での断面図である。
【図４７Ｂ】本発明を適用した半導体装置の製造方法の工程を説明するための図４０Ｂと同じ位置での断面図である。
【図４８】本発明を適用した半導体装置の製造方法の工程を説明するための平面図である。
【図４９】従来の半導体装置の製造方法によって製造された半導体装置の概観を示す要部断面図である。
【発明を実施するための形態】
【００１０】
以下に、本発明を適用した一実施形態である半導体装置の製造方法について図面を参照して説明する。同一部材には同一符号を付し説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的であり、長さ、幅、及び厚みの比率等は現実のものとは異なる。
以下の実施形態では、実施例を併せて説明するが、具体的に示した材料や寸法等の条件は例示に過ぎない。
【００１１】
図１及び図２は、本発明を適用した半導体装置の製造方法によって製造された半導体装置の概要を示したものである。図３〜図４８は、本発明を適用した一実施形態である半導体装置の製造方法のうち、半導体装置の埋め込みワード線を形成するまでの工程を示す図面である。特に、図３〜図３８は半導体装置の埋め込みビット線の形成方法を示しており、また、図３９〜図４８は半導体装置の埋め込みワード線の形成方法を示している。
【００１２】
図１および図２では、本発明に係る半導体装置の製造方法によって製造した半導体装置の概要としてＤＲＡＭを例として説明する。図１は、ＤＲＡＭのメモリセル部の斜視図である。図２は図１に示した半導体装置の平面レイアウトを示す平面図である。
【００１３】
まず、図１を参照して説明する。
キャパシタ１１３は、シリコンからなる半導体基板１００を掘り込んで形成したシリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ上に形成されており、トランジスタのゲート電極を構成するワード線１０８ａ、１０８ｂ、１０８ｃ、１０８ｄと、ビット線１０５ａ、１０５ｂとは、シリコンピラーを取り囲むように、各々異なる高さで且つ互いに垂直方向に延在して形成されている。すなわち、各々のワード線はビット線より高い位置でＸ方向（第２の方向）に延在しており、各々のビット線はトレンチの最深部に形成されＸ方向に垂直なＹ方向（第１の方向）に延在している。単位セルを構成するトランジスタは、１本のビット線と２本のワード線で構成される。例えば、シリコンピラー１０１ａは、ビット線１０５ａとセル領域端部で接続される一対のワード線１０８ａ、１０８ｂで構成されている。同様にシリコンピラー１０２ａはビット線１０５ａと一対のワード線１０８ｃ、１０８ｄで構成されている。他のシリコンピラーも同様である。
【００１４】
ワード線は２本のワード線が１つのピラーに電気的に接続されたダブルゲートとなっているが、ビット線は、片側のシリコンピラーだけに電気的に接続されている。ビット線は、接続する反対側のシリコンピラーとはシリコンビラー側面に形成された絶縁膜（シリコン酸化膜）によって、未接続状態になっており、接続するシリコンピラー側の絶縁膜だけを開口してシリコンピラー内に形成された拡散層と接続している。従って、ビット線の底面は絶縁膜によってシリコン基板と絶縁されている。基本構成は、上述の図４９と同様である。
【００１５】
次に、図２を参照して説明する。
本実施形態におけるメモリセルでは、シリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ、１０２ｃ、１０３ａ、１０３ｂ、１０３ｃがＸ方向およびＸ方向に垂直なＹ方向に規則的にマトリックス状に配置されている。図２では、説明の便宜上、９個のシリコンピラーを記載しているが、これに限るものではなく、例えば、数千〜数十万個のシリコンピラーが配置されるものである。したがって、この場合、ビット線およびワード線も数百〜数千オーダーの本数となるものである。Ｘ方向に配置された各シリコンピラーの間にはＹ方向に延在するビット線１０５ａ、１０５ｂが形成される。各ビット線は、Ｙ方向に配置された複数のシリコンピラーで共有されている。例えば、ビット線１０５ａは、シリコンピラー１０１ａ、１０２ａ、１０３ａで共有される。
【００１６】
以下に、図１および図２に示した半導体装置の製造方法、特に図３〜図３８を用いてビット線の形成方法について説明する。
【００１７】
図３及び図４に示すように、まず、シリコン基板（半導体基板）１００上に、シリコン窒化膜であるマスク膜１０４を形成する。
実施例においては、厚さ４０ｎｍ程度のシリコン窒化膜であるマスク膜１０４を減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により成膜した。この時の成膜条件は、ジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を原料ガスとし、それぞれの流量を７５ｓｃｃｍと７５０ｓｃｃｍにして、加熱温度を６３０℃、圧力を３００Ｐａとした。
【００１８】
次に、フォトリソグラフィとドライエッチングにより、Ｙ方向（第１の方向）に延在するビット線用開口（孔部）１０５ｃをマスク膜１０４に形成する。
なお、各ビット線用開口１０５ｃの端部が広く形成されているが、コンタクトを形成する領域であって、ビット線の形成に悪影響は生じない。また、図４は、図３のＡ−Ａ線の断面を示したものであり、以下、図３７まで同様である。開口１０５ｃの底部にはシリコン基板（半導体基板）１００が露出している。
実施例においては、開口１０５ｃの幅Ｗ１を４５ｎｍとした。
【００１９】
次に、図５に示すように、マスク膜１０４をマスクに用いてシリコン基板（半導体基板）１００を異方性ドライエッチングし、Ｙ方向（第１の方向）に延在するトレンチ（第１の溝）１０６を形成する。
実施例においては、深さＨ１が５０ｎｍのトレンチ１０６を形成した。このドライエッチングでは、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）による反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を使用した。この時のエッチング条件は、ソースパワーを１０００Ｗ、  高周波パワーを５０〜２００Ｗ、圧力を５〜２０ｍＴｏｒｒ、ステージ温度を２０〜４０℃として、六フッ化硫黄（ＳＦ６）と塩素（Ｃｌ２）をエッチングガスとし、それぞれの流量を９０ｓｃｃｍと１００ｓｃｃｍに設定した。
なお、このトレンチ１０６の形成によって、第１のシリコンピラー（第１の半導体ピラー）１００ｂが形成される。
【００２０】
次に、図６に示すように、トレンチ１０６内を埋め込むことなく、かつ、トレンチ１０６の底面における膜厚Ｔ１が所定の厚さとなるようにシリコン酸化膜である絶縁膜（第２の絶縁膜）１０７を形成する。
実施例においては、加熱温度を８００〜９００℃としたラジカル酸化法により、トレンチ１０６の底面における膜厚Ｔ１が１０ｎｍとなるようにシリコン酸化膜である絶縁膜１０７を形成した。また、マスクとして用いたマスク膜１０４の膜厚が４０ｎｍで、シリコン基板のエッチング深さＨ１が５０ｎｍである。シリコン基板１００に形成したトレンチのトータルの深さは９０ｎｍであり、開口の幅Ｗ１が４５ｎｍであるので、アスペクト比は２となっている。
【００２１】
次に、図７に示すように、隣接した第１のシリコンピラー１００ｂ間に形成されたトレンチ内を埋め込むように、シリコン膜である埋め込み膜１０９を形成する。
実施例においては、原料ガスとしてモノシラン（ＳｉＨ4）を用いた減圧ＣＶＤ法により、シリコン膜である埋め込み膜１０９を形成した。
【００２２】
次に、図８に示すように、シリコン膜である埋め込み膜１０９とシリコン酸化膜である絶縁膜１０７とを等速でエッチングする条件で、異方性ドライエッチングを行い、各々の上面がトレンチ１０６の底面から同じ高さとなる位置までエッチバックする。この結果、各々の上面の位置が第１のシリコンピラー１００ｂの上面と同じになるように、トレンチ１０６の底部及び側面部を覆う絶縁膜１０７ａとその絶縁膜１０７ａで形成されたトレンチ内に埋め込まれた埋め込み膜１０９ａとが形成される。この結果、絶縁膜１０７ａ及び埋め込み膜１０９ａの上面より上に新たなトレンチ１０６ａが形成される。この段階では、埋め込み膜１０９ａはビット線として機能するものではない。
実施例においては、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）による反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、上記異方性エッチングを行い、埋め込み膜１０９の上面と絶縁膜１０７の上面とが第１のシリコンピラー１００ｂの上面と同じ高さになるように、トレンチ１０６の底面から高さＨ２が５０ｎｍとなる位置まで必要な時間でエッチバックした。
【００２３】
次に、図９に示すように、トレンチ１０６ａ内及びマスク膜１０４上にシリコン酸化膜である絶縁膜１１０を形成する。
実施例においては、加熱温度を８００〜９００℃とした熱酸化法により、トレンチ１０６ａ内及びマスク膜１０４の上面に膜厚Ｔ３が３ｎｍのシリコン酸化膜である絶縁膜１１０を形成する。
【００２４】
次に、図１０に示すように、シリコン膜である埋め込み膜１０９ａ上を含むトレンチ１０６ａの底部上に形成されたシリコン酸化膜とマスク膜１０４の上面に形成されたシリコン酸化膜とを除去した後、シリコン膜である埋め込み膜１０９ａを選択的に除去する。
実施例においては、まず、異方性ドライエッチングにより、シリコン膜である埋め込み膜１０９ａ上に形成されたシリコン酸化膜と、マスク膜１０４の上面に形成されたシリコン酸化膜と除去した。この結果、トレンチ１０６ａの内側壁に絶縁膜１１０が残存し、トレンチ１０６ａの開口幅Ｗ２として３９ｎｍが確保された。
次いで、アンモニア水（ＮＨ3）によるウエットエッチングにより、埋め込み膜１０９ａを選択的に除去した。
このウエットエッチングでは、シリコン酸化膜はエッチングされない。したがって、シリコン酸化膜である絶縁膜１０７ａは底面の膜厚（Ｔ１）１０ｎｍを維持したまま残存し、シリコン膜である埋め込み膜１０９ａだけが選択的に除去される。また、埋め込み膜１０９ａを除去したことにより、そこに新たなトレンチ１０６ｂが形成される。
【００２５】
次に、図１１に示すように、トレンチ１０６ａおよび１０６ｂを埋め込むように、全面に導電材料からなる埋め込み膜１１１を形成する。
実施例においては、導電材料としてヒ素ドープシリコンを用いた。
【００２６】
次に、図１２に示すように、埋め込み膜１１１を異方性ドライエッチングによりエッチバックし、トレンチ１０６ｂを埋め込む。これにより、絶縁膜１０７ａの上面１０７ｂと第１のシリコンピラー１００ｂの上面と同じ位置の上面を有し、埋め込み膜１１１からなる新たな埋め込み膜１１１ａを形成する。また、この段階で埋め込み膜１１１ａの上方に新たなトレンチ１１２が形成される。トレンチ１１２の開口幅は３９ｎｍが確保されている。
【００２７】
次に、図１３に示すように、トレンチ１１２の内面を含む全面にシリコン窒化膜を形成した後、異方性ドライエッチングによりエッチバックし、シリコン窒化膜からなるサイドウォール保護膜１１４を形成する。
実施例においては、トレンチ１１２の内面を含む全面に厚さ５ｎｍのシリコン窒化膜をＣＶＤ法により形成した後、異方性ドライエッチングによりエッチバックし、シリコン窒化膜からなるサイドウォール保護膜１１４を形成した。これにより、マスク膜１０４上に形成されたシリコン窒化膜および埋め込み膜１１１ａ上に形成されたシリコン窒化膜は除去される。サイドウォール保護膜１１４は、後のウエットエッチング工程において、絶縁膜１１０のエッチングを防止する役割を有する。この段階ではトレンチ１１２は新たなトレンチ１１２ａとなり、その開口幅Ｗ３は２９ｎｍとなっている。
【００２８】
次に、図１４に示すように、表面が露出している埋め込み膜１１１ａをエッチバックしてさらに掘り下げる。掘り下げられた領域は、新たなトレンチ１１２ｂを形成し、その上方に形成されていたトレンチ１１２ａと併せてトレンチ１１２ｃを形成する。
実施例においては、表面が露出している埋め込み膜１１１ａをエッチバックしてさらに３０ｎｍ掘り下げた。これにより、図１２において形成した段階では垂直方向の厚さが４０ｎｍであった埋め込み膜１１１ａは厚さ１０ｎｍの埋め込み膜１１１ｂとなり、また、トレンチ１１２ｂの深さは３０ｎｍとなった。
【００２９】
次に、図１５に示すように、トレンチ１１２ｃの側面にサイドウォール１１５を形成する。これにより、トレンチ１１２ｂの側面に露出している絶縁膜１０７ａもサイドウォール１１５で被覆される。サイドウォール１１５の形成にあたっては、埋め込み膜１１１ｂの上面１１１ｃ上の窒化チタン膜を除去する（図中、二点鎖線黒丸で示した部分）と同時に、マスクマスク膜１０４の上面より下がった位置にサイドウォール１１５の上面が位置するように制御する。
実施例においては、エッチング犠牲層となる厚さ７ｎｍの窒化チタン膜をＣＶＤ法により全面に形成した後、異方性ドライエッチングにより、マスクマスク膜１０４の上面より２０ｎｍ下がった位置にサイドウォール１１５の上面が位置するようにエッチバックし、トレンチ１１２ｃの側面に窒化チタン膜であるサイドウォール１１５を形成した。
【００３０】
次に、図１６に示すように、トレンチ１１２ｃ内に残存する空間を埋め込むように、シリコン酸化膜である絶縁膜１１６を形成する。
絶縁膜１１６の形成には、ＣＶＤ法、ＡＬＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｎ）あるいは回転塗布法を用いることができる。
【００３１】
次に、図１７に示すように、絶縁膜１１６をエッチバックして、絶縁膜１１６ａを形成すると同時に、その上方にトレンチ１１７を形成する。絶縁膜１１６ａの形成にあたっては、その上面がマスク膜１０４の上面から１５ｎｍより下に位置し、かつ、窒化チタンからなるサイドウォール１１５の上面が露出しないように制御する。
実施例においては、窒化チタンからなるサイドウォール１１５の上面と埋め込み絶縁膜１１６ａの上面との垂直方向の間隔を５ｎｍとしたが、５〜１５ｎｍの範囲であればよい。トレンチ１１７の開口幅Ｗ４は、図１３の段階と同じで２９ｎｍとなっている。
【００３２】
次に、図１８に示すように、トレンチ１１７の内壁を含む全面に、トレンチ１１７内を埋め込まないようにシリコン膜である保護膜１１８を形成する。保護膜１１８は、エッチング段階で、不均一エッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜とすることが好ましい。非晶質シリコン膜は、成膜温度を５４０℃以下とすることにより得ることができる。
実施例においては、ＣＶＤ法により厚さ５ｎｍのシリコン膜の保護膜１１８を形成した。
【００３３】
次に、保護膜１１８のうち、マスク膜１０４上に形成された上面保護膜１１８ａと、トレンチ１１７の側壁に形成された側壁保護膜１１８ｂ、１１８ｃのうちの一方（図１８においては左側の側壁保護膜１１８ｂ）と、絶縁膜１１６上に形成された水平保護膜１１８ｄの一部（図１８においては左側部分）に不純物を注入する。ここでの不純物の導入は、側壁保護膜１１８ｂ、１１８ｃのうち、後の工程で説明するビット線コンタクトを形成するべきピラーと反対側の側壁に形成された側壁保護膜１１８ｂに対して実施する。保護膜１１８に添加される不純物としては、フッ化ボロン（ＢＦ２）などが挙げられる。
これにより、側壁保護膜１１８ｂ、１１８ｃのうちの一方（図１８においては右側の側壁保護膜１１８ｃ）に不純物を注入せずに、マスク膜１０４上に形成された上面保護膜１１８ａと、トレンチ１１７の側面に形成された垂直面となる側壁保護膜１１８ｂと、埋め込み絶縁膜１１６ａ上に形成された水平面となる水平保護膜１１８ｄの一部（図１８においては左側部分）に不純物が注入される。不純物を導入する方法としては、例えば、斜めイオン注入法などが挙げられる。図１８においては、斜めイオン注入法を用いて、保護膜１１８に不純物を注入する場合を例に挙げて示している。ここで、水平面と垂直面の両方にイオン注入する必要があるため、それぞれの注入部位に最適なイオン注入となるように、角度の異なる２段階注入を用いることもできる。
実施例においては、加速エネルギー５ｋｅＶ、注入ドーズ量２Ｅ１４ｃｍ-2、注入角度２７°〜４５°の条件を用いた。ここで、注入角度とは、半導体基板表面に対する垂線からの傾斜角を意味している。また、上記２段階注入を行なう場合は例えば、注入角度２７°での注入と４５°での注入を組み合わせる。ただし、注入角度は、トレンチ１１７の深さや幅、保護膜１１８の膜厚等に応じて適宜変更できる。
【００３４】
次に、図１９に示すように、不純物が注入されていない側壁保護膜１１８ｃと絶縁膜１１６ａ上の右側部分に形成された水平保護膜１１８ｄの一部を除去して、シリコン窒化膜からなるサイドウォール保護膜１１４と、絶縁膜１１６ａの一部（図１９中、絶縁膜１１６ａの右側部分）を露出させる。
実施例においては、上記除去はアンモニア水（ＮＨ3）によるウエットエッチングにより行った。
【００３５】
次に、図２０に示すように、残存する保護膜１１８をマスクとして、露出している絶縁膜１１６ａの上記一部（図１９中、絶縁膜１１６ａの右側部分）を異方性ドライエッチングし、図１９中右側のサイドウォール１１５の上面を露出させる。この時、図１９中左側のサイドウォール１１５は、絶縁膜１１６ａおよび保護膜１１８でカバーされているため、露出しない。逆に言えば、左側のサイドウォール１１５がこの異方性ドライエッチングで露出しないように、図１８における、保護膜１１８に対するイオン注入の不純物導入領域を制御する。すなわち、トレンチ１１７の深さや幅、保護膜１１８の膜厚を考慮して注入角度を決定する。
【００３６】
次に、図２１に示すように、上面が露出している窒化チタンからなる右側のサイドウォール１１５をウエットエッチングにより選択的に除去する。エッチング液には、アンモニアと過酸化水素水の混合液などを用いることができる。これにより、シリコン窒化膜からなるサイドウォール絶縁膜１１４、トレンチ１０６に形成されていた絶縁膜１０７ａの一部、および埋め込み膜１１１ｂの上面の一部が露出する。
実施例においては、アンモニアと過酸化水素水の混合液をエッチング液として用いて、右側のサイドウォール１１５をウエットエッチングにより選択的に除去した。
【００３７】
次に、図２２に示すように、残存する保護膜１１８を等方性ドライエッチングにより除去する。
【００３８】
次に、図２３に示すように、ウエットエッチングにより、側面の一部が露出している絶縁膜１０７ａをエッチングし、第１のシリコンピラー１００ｂの一部を露出させる側面開口（開口）１００ａを形成する。このとき、酸化膜１１６ａも同時に除去される。側面開口１００ａは、サイドウォール絶縁膜１１４の下面と埋め込み膜１１１ｂの上面との間の位置に形成される。一方、絶縁膜１１０は、シリコン窒化膜からなるサイドウォール絶縁膜１１４で保護されているため、エッチングされずに残存する。
実施例においては、上記エッチングのエッチング液としてフッ化水素酸（ＨＦ）含有溶液を用いた。
【００３９】
次に、図２４に示すように、トレンチ内に露出した窒化チタンからなるサイドウォール１１５を選択的に除去する。これにより、図１４で形成したトレンチ１１２ｃの内壁が露出した状態となる。
実施例においては、アンモニアと過酸化水素水の混合液をエッチング液として用いてサイドウォール１１５を選択的に除去した。
【００４０】
次に、図２５に示すように、トレンチ１１２ｃを埋め込むように、全面に導電材料からなる埋め込み膜１１７を形成する。埋め込み膜１１７の導電材料として、埋め込み膜１１１ｂの導電材料と同一材料を用いることにより、トレンチ１１２ｃを同一材料で埋め込まれたものとすることができる。
実施例においては、埋め込み膜１１７の導電材料として、ＣＶＤ法によりヒ素ドープシリコンからなるものを用い、埋め込み膜１１１ｂと同一材料とした。
【００４１】
次に、図２６に示すように、埋め込み膜１１７および埋め込み膜１１１ｂを異方性ドライエッチングによりエッチバックする。これにより、側面開口１００ａにおいて、サイドウォール絶縁膜１１４がマスクとなる埋め込み膜１１７の一部が残存しつつ、トレンチ１１２ａ内のその一部以外の埋め込み膜１１７は除去されて、第１のシリコンピラー１００ｂへのコンタクト（半導体膜）１１７ａが形成される。
【００４２】
次に、図２７に示すように、シリコン窒化膜からなるサイドウォール絶縁膜１１４を選択的に除去し、絶縁膜１１０を露出させる。これにより、側面開口１１０ａは、図１０で形成したトレンチ１０６ｂの側壁の一部分が、絶縁膜１０７ａからコンタクト１１７ａに置き換わった状態となっている。また、この工程で第１の溝となる新たなトレンチ１０６ｃが形成される。
【００４３】
次に、図２８に示すように、トレンチ１０６ｃ内を含む全面に、トレンチ１０６ｃ内を埋め込まない厚さで、導電材料からなるバリア膜１１９を形成する。
実施例においては、ＣＶＤ法により厚さ４ｎｍの窒化チタンからなるバリア膜１１９を形成した。窒化チタンからなるバリア膜１１９は、原料ガスとして四塩化チタンとアンモニアを用い、温度６５０℃で形成した。なお、バリア膜１１９の形成に先立ち、同じ反応室において、四塩化チタンをプラズマ化して半導体基板全面に厚さ１ｎｍのチタンを形成した。
チタンは、ヒ素ドープシリコン膜からなるコンタクト１１７ａの表面に堆積すると同時に低抵抗のチタンシリサイドを形成する。これにより、コンタクト抵抗を低減することができる。他の部位の絶縁膜上に形成されたチタンは、窒化チタン形成時に窒化されて、窒化チタンに変換される。また、このバリア膜１１９の形成時の熱処理において、ヒ素ドープシリコン膜からなるコンタクト１１７ａからヒ素がシリコン基板１００に拡散し、第１のシリコンピラー１００ｂの一方の側面に拡散層１５０が形成される。拡散層１５０の形成は、図２５の埋め込み膜１１７を埋め込み形成した後に連続して行なってもよい。
【００４４】
次に、図２９に示すように、バリア膜１１９を介して、第１の溝となるトレンチ１０６ｃを埋め込むように、全面に導電膜１２０を形成する。
実施例においては、ＣＶＤ法によりタングステンからなる導電膜１２０を形成した。
【００４５】
次に、図３０に示すように、導電膜１２０とバリア膜１１９を異方性ドライエッチングにより、絶縁膜１０７ａの上面１０７ｂの位置までエッチバックする。これにより、隣接する第１のシリコンピラー１００ｂ間に形成された第１の溝であるトレンチ１０６ｃに、絶縁膜１０７ａで囲まれたバリア膜１１９ａと導電膜１２０ａとからなるビット線１２０ｂが形成される。ビット線１２０ｂは、第１のシリコンピラー１００ｂの側面において図示しないチタンシリサイドとコンタクト１１７ａを介して、拡散層１５０と接続される。また、エッチバックによって、ビット線１２０ｂ上に新たなトレンチ１０６ｄが形成される。このトレンチ１０６ｄによって、第１のシリコンピラー１００ｂの表面とビット線１２０ｂの表面は同じ高さとし、同一平面を形成している。
実施例では、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）による反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、上記異方性エッチングを行った。エッチング条件としては、ソースパワーを１４００Ｗ、高周波パワーを６５Ｗ、圧力を４ｍＴｏｒｒ、ステージ温度を４０℃、エッチングガスとして六フッ化硫黄（ＳＦ６）、アルゴン（Ａｒ）及び塩素（Ｃｌ２）を用い、その流量をそれぞれ６０ｓｃｃｍ、４０ｓｃｃｍ及び１４０ｓｃｃｍとし、エッチングの終了は時間設定により行った。
【００４６】
次に、図３１に示すように、トレンチ１０６ｄの側壁に残留している絶縁膜１１０を除去する。さらに、シリコン窒化膜であるマスク膜１０４を除去して、シリコン基板１００を露出させる。
実施例においては、シリコン酸化膜である絶縁膜１１０はフッ化水素酸含有溶液によるウエットエッチングにより除去した。また、シリコン窒化膜であるマスク膜１０４は１５０℃に加熱した燐酸（Ｈ3ＰＯ4））によるウエットエッチングにより除去した。
【００４７】
次に、図３２に示すように、第３の絶縁膜（第１の絶縁膜の一部）１２１と第４の絶縁膜（第１の絶縁膜の一部）１２２を順に、第１のシリコンピラー１００ｂとビット線１２０ｂを覆うように形成した。
実施例においては、全面を覆うように５０ｎｍ厚のシリコン窒化膜である第３の絶縁膜１２１を形成し、次いで、第３の絶縁膜１２１の全面を覆うように２００ｎｍ厚のシリコン酸化膜である第４の絶縁膜１２２を形成して、第１のシリコンピラー１００ｂとビット線１２０ｂを覆った。
【００４８】
次に、図３３に示すように、フォトリソグラフィとドライエッチングによって、第３の絶縁膜（第１の絶縁膜の一部）１２１および第４の絶縁膜（第１の絶縁膜の一部）１２２に、Ｙ方向（第１の方向）に延在する、第２の溝となるトレンチ１２３を形成して、第１のシリコンピラー１００ｂを露出させる。
【００４９】
次に、図３４に示すように、第２のシリコンピラー（第２の半導体ピラー）となる単結晶シリコンであるエピタキシャル層１２４を第１のシリコンピラー（第１の半導体ピラー）１００ｂ上に成長させた。
実施例においては、ＣＶＤ法によって２００ｎｍ厚のエピタキシャル層１２４を成長させた。この時の成長条件は、ジクロロシラン（ＳｉＨ２Ｃｌ２）と塩酸（ＨＣｌ）を原料ガスとし、それぞれの流量を７０ｓｃｃｍと４０ｓｃｃｍにして、加熱温度を７８０℃、圧力を１２Ｐａとした。
【００５０】
次に、図３５に示すように、第２のシリコンピラー（第２の半導体ピラー）となるエピタキシャル層１２４と第４の絶縁膜１２２とを覆うようにマスク膜１２５を成膜する。さらに、第４の絶縁膜１２２が露出するように、マスク膜１２５にトレンチ１２６を形成する。
実施例においては、ＣＶＤ法によって２００ｎｍ厚のシリコン窒化膜からなるマスク膜１２５を形成し、フォトリソグラフィとドライエッチングによってトレンチ１２６を形成した。
【００５１】
次に、図３６に示すように、トレンチ１２６内に露出しているシリコン酸化膜である第４の絶縁膜１２２を除去する。このとき、シリコン窒化膜である第３の絶縁膜１２１と、マスク膜１２５と、第２のシリコンピラーとなる単結晶シリコンであるエピタキシャル層１２４とは除去されないので、残留している。第２のシリコンピラーとなるエピタキシャル層１２４の側面部は露出している。この除去によって、第３の絶縁膜１２１上に、新たなトレンチ１２６ａが形成される。
実施例においては、シリコン酸化膜である第４の絶縁膜１２２の除去はフッ化水素酸含有溶液によるウエットエッチングにより行った。
【００５２】
次に、図３７に示すように、シリコン窒化膜である絶縁膜１２７を、トレンチ１２６ａ内を含む全面に、トレンチ１２６ａを埋め込まない厚さで形成する。さらに、絶縁膜１２７上に、シリコン酸化膜でトレンチ１２６ａを埋め込んでから、エッチバックすることでトレンチ１２６ａの一部を埋めるようにシリコン酸化膜である絶縁膜１２８を形成する。これにより、絶縁膜１２８上には、浅くなったトレンチ１２６ａが残留する。この後、浅くなったトレンチ１２６ａを埋め込むようにシリコン酸化膜である絶縁膜１２９を形成する。この時、平面視すると図３８に示すようになっており、図３と同様に、ビット線１２０ｂを埋め込んだトレンチが、それぞれ平行状態となってＹ方向（第１方向）に延在している。
実施例においては、ＣＶＤ法によって１０ｎｍ厚のシリコン窒化膜である絶縁膜１２７を形成した。さらに回転塗布法によるシリコン酸化膜でトレンチ１２６ａを埋め込んでから、エッチバックすることで７０ｎｍ厚のシリコン酸化膜である絶縁膜１２８を形成した。次いで、ＣＶＤ法によって、浅くなったトレンチ１２６ａを埋め込むようにシリコン酸化膜である絶縁膜１２９を形成した。
【００５３】
以上の工程によってビット線が完成する。
【００５４】
次に、図３９〜図４８を用いて、図１および図２に示した半導体装置の製造方法の、特にワード線の形成方法について説明する。
以下、Ａ図は図３９のＡ−Ａ断面、Ｂ図はＢ−Ｂ断面を示したものである。ここで、Ａ図は、ビット線の形成工程で示した断面図と同じ場所であって、ワード線とビット線の位置関係を明確にするものであり、Ｂ図はビット線と垂直な方向で隣接したワード線の位置関係を示すものである。
【００５５】
図３９の平面図に示すように、フォトリソグラフィとドライエッチングにより、絶縁膜１２９および１２７とマスク膜１２５と第２のシリコンピラー（第２の半導体ピラー）となるエピタキシャル層１２４に、Ｙ方向（第１の方向）に直交するＸ方向（第２の方向）に延在するワード線用開口１３０ａを形成する。
【００５６】
図４０Ａと図４０Ｂに示すように、ワード線用開口１３０ａを有するトレンチ（第２の溝）１３０の底部には、第２のシリコンピラー（第２の半導体ピラー）となるエピタキシャル層１２４と第３の絶縁膜１２１が露出している。
実施例においては、トレンチ１３０の幅Ｗ５は６３ｎｍとした。
【００５７】
次に、図４１Ａと図４１Ｂに示すように、トレンチ１３０の内壁にシリコン酸化膜である絶縁膜１３１を形成する。これにより、第２のシリコンピラー（第２の半導体ピラー）となるエピタキシャル層１２４の側面部及び底面部は、ゲート絶縁膜としても機能する絶縁膜１３１で覆われる。
実施例においては、加熱温度を８００〜９００℃とした熱酸化法により、トレンチ１３０の内壁に１０ｎｍ厚のシリコン酸化膜である絶縁膜１３１を形成した。
【００５８】
次に、図４２Ａと図４２Ｂに示すように、トレンチ１３０内を含む全面に、トレンチ１３０内を埋め込まない厚さでバリア膜１３２を形成する。このバリア膜１３２は例えば、ＣＶＤ法により、原料ガスとして四塩化チタンとアンモニアを用い、温度６５０℃で形成することができる。さらにバリア膜１３２上に、トレンチ１３０を埋め込む厚さで、導電膜１３３を形成する。この後、絶縁膜１２９上に残留しているバリア膜１３２及び導電膜１３３を除去する。この時、図４２Ｂに示すように、第２のシリコンピラー（第２の半導体ピラー）となるエピタキシャル層１２４はその上を、ゲート絶縁膜となる絶縁膜１３１とバリア膜１３２と導電膜１３３とで順に覆われる。
実施例においては、トレンチ１３０内を含む全面に、ＣＶＤ法により厚さ４ｎｍの窒化チタンであるバリア膜１３２を形成し、さらにトレンチ１３０を埋め込むように、タングステンである導電膜１３３をＣＶＤ法により形成した。この後、ＣＭＰにより、絶縁膜１２９上に残留している窒化チタンであるバリア膜１３２及び導電膜１３３を除去した。
【００５９】
次に、図４３Ａと図４３Ｂに示すように、導電膜１３３をエッチバックして、トレンチ１３０の下部に配置する導電膜１３３ａを形成すると共に、その導電膜１３３ａの上に新たなトレンチ１３４を形成する。このエッチバック条件は、バリア膜１３２も導電膜１３３と等速で除去できるので、図４３Ｂに示すように、トレンチ１３４の側面には、バリア膜１３２は残留していない。このため、バリア膜１３２は、トレンチ１３４の底面だけにバリア膜１３２ａとして存在している。
実施例においては、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）による反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、上記エッチバックを行い、導電膜１３３ａは厚さ５０ｎｍとした。エッチング条件としては、ソースパワーを１４００Ｗ、高周波パワーを６５Ｗ、圧力を８ｍＴｏｒｒ、ステージ温度を４０℃、エッチングガスとして六フッ化硫黄（ＳＦ６）、アルゴン（Ａｒ）及び塩素（Ｃｌ２）を用い、その流量をそれぞれ６０ｓｃｃｍ、４０ｓｃｃｍ及び１２０ｓｃｃｍとし、エッチングの終了は時間設定により行った。
【００６０】
次に、図４４Ａと図４４Ｂに示すように、トレンチ１３４を覆うようにシリコン酸化膜である絶縁膜１３５を成膜した。この絶縁膜１３５は、均一な厚さで成膜されるので、図４４Ｂに示すように、幅Ｗ６の新たなトレンチ１３４ａが形成される。なお、図４４Ａは、トレンチ１３４ａの側面部に成膜された絶縁膜１３５の断面を示しているので、絶縁膜１３５は絶縁膜１２９の上面まで覆っている。
実施例においては、ＣＶＤ法により１８ｎｍ厚のシリコン酸化膜である絶縁膜１３５を成膜した。また、この絶縁膜１３５は均一な厚さで成膜されるので、開口幅Ｗ６が２７ｎｍの新たなトレンチ１３４ａが形成された。
【００６１】
次に、図４５Ａと図４５Ｂに示すように、絶縁膜１３５をエッチバックしてトレンチ１３４ａを境にして分割する。同様にして、導電膜１３３ａとバリア膜１３２ａも分割して、それぞれ導電膜１３６ａ〜１３６ｄと、バリア膜１３７ａ〜１３７ｄを形成する。ここで、導電膜１３６ａとバリア膜１３７ａは、ゲート絶縁膜となる絶縁膜１３１上でワード線１３８ａとなる。ワード線１３８ｂ、ワード線１３８ｃ、ワード線１３８ｄも同様である。
ここで、ワード線１３８ｂとワード線１３８ｃは、一体化して第２のシリコンピラー（第２の半導体ピラー）となるエピタキシャル層１２４の側面を覆って、ダブルゲートとして機能する。その他のワード線１３８ａと１３８ｄも対となるワード線を図示していないが、同様にダブルゲートとなっている。
なお、エッチバックによって新たなトレンチ１３９が形成されるが、隣接するワード線１３８が短絡するのを防止するため、底面はバリア膜１３７よりも深い位置にまで形成する。
【００６２】
次に、図４６Ａと図４６Ｂに示すように、トレンチ１３９に残留しているシリコン酸化膜である絶縁膜１３５を除去して、新たなトレンチ１４０を形成する。この時、タングステンと窒化チタンである（実施例の場合）ワード線１３８と第２のシリコンピラー（第２の半導体ピラー）となる単結晶シリコンであるエピタキシャル層１２４とシリコン窒化膜であるマスク膜１２５と絶縁膜１２７は、除去されずに残留する。
実施例においては、絶縁膜１３５の除去はフッ化水素酸含有溶液によるウエットエッチングによって行った。
【００６３】
次に、図４７Ａと図４７Ｂに示すように、トレンチ１４０の内壁を覆うようにシリコン窒化膜である絶縁膜１４１を成膜する。さらに、トレンチ１４０を埋め込むようにシリコン酸化膜である絶縁膜１４２を形成する。この後、ＣＭＰによって表面の絶縁膜１４２を除去して平坦化する。この時、平面視すると図４８に示すようになっており、図３９と同様に、ワード線１３８を埋め込んだトレンチが、それぞれ平行状態となってＸ方向に延在している。なお、トレンチの右端が分離されていないのは、前述したダブルゲート構造とした２本のワード線をその端部で一体化することで、電気的な制御を一括して行なうためである。また、図４７Ａに示すように、ビット線１２０ｂは、第３の絶縁膜１２１によってワード線１３８と絶縁されている。
実施例においては、ＣＶＤ法によって８ｎｍ厚のシリコン窒化膜である絶縁膜１４１を成膜し、回転塗布法によって絶縁膜１４２を形成した。
【００６４】
この後、マスク膜１２５を除去してピラー上部に第２の拡散層を形成する工程、容量コンタクトプラグを形成する工程、キャパシタを形成する工程、配線層を形成する工程などを経て、図１および図２に示したＤＲＡＭとなる半導体装置を完成することができる。
【００６５】
従来技術においても、図４における幅Ｗ1は４５ｎｍで変わらないものの、マスク膜１０４の膜厚は２００ｎｍであり、エッチング深さＨ1が２５０ｎｍとなっていたため、トータル深さは４５０ｎｍであり、アスペクト比は約１０となっていた。このため、従来技術では、アスペクト比が大きくなり、ビット線の埋め込みが難くなるので、ビット線の高さ（厚さ）にばらつきがあり、電気抵抗が安定しない問題を有していた。
これに対して、本発明の半導体の製造方法によれば、半導体基板をエッチングして形成した第１の半導体ピラーの間に形成される低アスペクト比を有する溝にビット線を形成し、その後、第１の半導体ピラー上に、縦型トランジスタのチャネルとなる部分を含む第２の半導体ピラーをエピタキシャル成長により形成する。この方法によって、ビット線を埋め込む溝のアスペクト比を約２までに低減できるため、ビット線の高さ（厚さ）がばらつかず、安定した電気抵抗のビット線を得ることができる。
【符号の説明】
【００６６】
１００  シリコン基板（半導体基板）
１００ａ  側面開口（開口）
１００ｂ  第１のシリコンピラー（第１の半導体ピラー）
１０４  マスク膜（マスク）
１０５ｃ  ビット線用開口（孔部）
１０６  トレンチ（第1の溝）
１０７  絶縁膜（第２の絶縁膜）
１１７ａ  コンタクト（半導体膜）
１２１  第３の絶縁膜（第１の絶縁膜の一部）
１２２  第４の絶縁膜（第１の絶縁膜の一部）
１３０  トレンチ（第２の溝）
１１９ａ  バリア膜（ビット線の一部）
１２０ａ  導電膜（ビット線の一部）
１２０ｂ  ビット線  
１２４  第２のシリコンピラー（第２の半導体ピラー、エピタキシャル層）
１３８ａ、１３８ｂ、１３８ｃ、１３８ｄ  ワード線
１５０  拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０Ａ】
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【図４０Ｂ】
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【図４１Ａ】
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【図４１Ｂ】
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【図４２Ａ】
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【図４２Ｂ】
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【図４３Ａ】
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【図４３Ｂ】
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【図４４Ａ】
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【図４４Ｂ】
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【図４５Ａ】
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【図４５Ｂ】
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【図４６Ａ】
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【図４６Ｂ】
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【図４７Ａ】
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【図４７Ｂ】
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【図４８】
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【図４９】
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