(57)【要約】【課題】周期的に配列された複数本の配線と導電部材が設けられ、導電部材に配線よりも高い電圧を印加することができる半導体装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、一方向に延び、周期的に配列された複数本の第１配線と、前記複数本の第１配線からなる群の外側に配置され、前記一方向に延びる第２配線と、前記群と前記第２配線との間に設けられた第３配線と、前記第２配線から見て前記群の反対側に配置された複数の導電部材と、を備える。そして、前記第１配線と前記第３配線との最短距離、及び前記第３配線と前記第２配線との最短距離は、前記第１配線間の最短距離と等しく、前記第２配線と前記導電部材との最短距離は、前記第１配線間の最短距離よりも長い。【選択図】図２
2012015355.tif 000002
【特許請求の範囲】
【請求項１】
一方向に延び、周期的に配列された複数本の第１配線と、
前記複数本の第１配線からなる群の外側に配置され、前記一方向に延びる第２配線と、
前記群と前記第２配線との間に設けられた第３配線と、
前記第２配線から見て前記群の反対側に配置された複数の導電部材と、
を備え、
前記第１配線と前記第３配線との最短距離、及び前記第３配線と前記第２配線との最短距離は、前記第１配線間の最短距離と等しく、
前記第２配線と前記導電部材との最短距離は、前記第１配線間の最短距離よりも長いことを特徴とする半導体装置。
【請求項２】
前記第１配線及び前記第３配線は側壁法及びダマシン法によって形成され、前記第２配線はレジストパターン及び前記側壁法において形成された側壁をマスクとして絶縁膜に溝を形成し、前記溝に導電材料を埋め込むことによって形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記導電部材は、前記第１〜第３配線と同じ配線層に形成された導電膜であり、
前記導電膜の下方に設けられ、上端が前記導電膜に接続された第１コンタクトと、
前記導電膜の上方に設けられ、下端が前記導電膜に接続された第２コンタクトと、
をさらに備えたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記導電部材は、前記第１配線及び前記第２配線が属する配線層を貫く方向に延びるコンタクトであり、
前記コンタクトに接続された他のコンタクトをさらに備え、
前記コンタクト及び前記他のコンタクトのうち上方に配置されたコンタクトの材料に対する下方に配置されたコンタクトの材料の拡散係数は、前記上方に配置されたコンタクトの材料に対する前記第１配線の材料の拡散係数よりも小さいことを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記導電部材を挟む一対の前記第２配線の間であって前記一方向において前記導電部材を挟む位置に設けられ、幅が前記第１配線の幅と等しい複数本の第４配線をさらに備え、
前記第１配線、前記第２配線、前記第３配線及び前記第４配線は、周期的に配列されていることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記導電部材から見て前記配列の方向に配置され、前記複数本の第１配線のうち最も前記第４配線側に配置された前記第１配線と前記複数本の第４配線のうち最も前記第１配線側に配置された前記第４配線との間に接続された導電膜をさらに備えたことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第３配線の幅は前記第１配線の幅よりも大きいことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項８】
第１方向に沿って第１領域及び第２領域が交互に設定された半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に、前記第２領域において前記第１方向に沿って周期的に配列され、前記第１方向に対して直交する第２方向に延びる複数本のラインパターンが設けられた第１レジストパターンを形成する工程と、
前記第１レジストパターンをマスクとしてエッチングを施すことにより、前記第３絶縁膜を複数本のライン部分に分断する工程と、
前記ライン部分の幅を縮小する工程と、
前記ライン部分の側面上に側壁を形成する工程と、
前記ライン部分を除去する工程と、
前記第１領域における前記側壁から離隔した領域に、内部に開口部が設けられた第２レジストパターンを形成する工程と、
前記側壁及び前記第２レジストパターンをマスクとしてエッチングを施すことにより、前記第２絶縁膜における前記側壁間の領域、及び、前記側壁と前記第２レジストパターンとの間の領域に溝を形成すると共に、前記第２絶縁膜における前記開口部の直下域に相当する部分に凹部を形成する工程と、
前記溝及び凹部の内部に導電材料を埋め込むことにより、それぞれ、配線及び導電膜を形成する工程と、
を備え、
前記第２レジストパターンにおける前記第２領域側の外縁と前記開口部との間の最短距離を、前記側壁の幅よりも長くすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、大容量且つ低コストな不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリが、メモリカード及び半導体ディスク、例えば、ＳＳＤ（Solid State Disk）等のストレージメモリとして、用途と市場を拡大してきている。ストレージメモリには、より一層の大容量化と低コスト化が求められており、その実現のために、ＮＡＮＤ型フラッシュメモリの加工寸法の微細化が進められてきた。
【０００３】
基板上にラインアンドスペース（Ｌ／Ｓ）状の配線パターンを形成する方法として、絶縁膜に形成した溝に導電材料を埋め込むダマシン法が知られている。また、リソグラフィの解像限界を超えた微細な配列周期のＬ／Ｓパターンを形成する方法として、いわゆる側壁法が知られている。側壁法とダマシン法を組み合わせることにより、微細な配列周期の配線パターンを形成することができる。すなわち、絶縁膜上にリソグラフィ法によってＬ／Ｓ状のパターンを形成し、このパターンをスリミングし、その側面上に側壁を形成する。これにより、リソグラフィの解像限界を超えた微細な配列周期の側壁が形成される。そして、この側壁をマスクとしてエッチングを施すことにより、絶縁膜に溝を形成する。この溝内に導電材料を埋め込み、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）等によって上面を平坦化することにより、溝内に配線を形成する。この場合、側壁間の領域の直下域に配線が形成され、側壁の直下域は配線間の領域となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１８７９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態の目的は、周期的に配列された複数本の配線と導電部材が設けられ、導電部材に配線よりも高い電圧を印加することができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置は、一方向に延び、周期的に配列された複数本の第１配線と、前記複数本の第１配線からなる群の外側に配置され、前記一方向に延びる第２配線と、前記群と前記第２配線との間に設けられた第３配線と、前記第２配線から見て前記群の反対側に配置された複数の導電部材と、を備える。そして、前記第１配線と前記第３配線との最短距離、及び前記第３配線と前記第２配線との最短距離は、前記第１配線間の最短距離と等しく、前記第２配線と前記導電部材との最短距離は、前記第１配線間の最短距離よりも長い。
【０００７】
本発明の他の一態様に係る半導体装置の製造方法は、第１方向に沿って第１領域及び第２領域が交互に設定された半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に第３絶縁膜を形成する工程と、前記第３絶縁膜上に、前記第２領域において前記第１方向に沿って周期的に配列され、前記第１方向に対して直交する第２方向に延びる複数本のラインパターンが設けられた第１レジストパターンを形成する工程と、前記第１レジストパターンをマスクとしてエッチングを施すことにより、前記第３絶縁膜を複数本のライン部分に分断する工程と、前記ライン部分の幅を縮小する工程と、前記ライン部分の側面上に側壁を形成する工程と、前記ライン部分を除去する工程と、前記第１領域における前記側壁から離隔した領域に、内部に開口部が設けられた第２レジストパターンを形成する工程と、前記側壁及び前記第２レジストパターンをマスクとしてエッチングを施すことにより、前記第２絶縁膜における前記側壁間の領域、及び、前記側壁と前記第２レジストパターンとの間の領域に溝を形成すると共に、前記第２絶縁膜における前記開口部の直下域に相当する部分に凹部を形成する工程と、前記溝及び凹部の内部に導電材料を埋め込むことにより、それぞれ、配線及び導電膜を形成する工程と、を備える。そして、前記第２レジストパターンにおける前記第２領域側の外縁と前記開口部との間の最短距離を、前記側壁の幅よりも長くする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置を例示する模式的平面図である。
【図２】第１の実施形態に係る半導体装置のページバッファの配線パターンを例示する平面図である。
【図３】第１の実施形態に係る半導体装置の製造方法を例示する工程平面図である。
【図４】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図５】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図６】第１の実施形態の変形例に係る半導体装置のページバッファの配線パターンを例示する平面図である。
【図７】第２の実施形態に係る半導体装置のページバッファの配線パターンを例示する平面図である。
【図８】第２の実施形態に係る半導体装置の製造方法を例示する工程平面図である。
【図９】第２の実施形態の変形例に係る半導体装置のページバッファの配線パターンを例示する平面図である。
【図１０】第３の実施形態に係る半導体装置のページバッファの配線パターンを例示する平面図である。
【図１１】第３の実施形態に係る半導体装置の製造方法を例示する工程平面図である。
【図１２】第３の実施形態に係る半導体装置の製造方法を例示する工程平面図である。
【図１３】第３の実施形態の変形例に係る半導体装置のページバッファの配線パターンを例示する平面図である。
【図１４】第３の実施形態の変形例に係る半導体装置の製造方法を例示する工程平面図である。
【図１５】第３の実施形態の変形例に係る半導体装置の製造方法を例示する工程平面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する模式的平面図であり、
図２は、本実施形態に係る半導体装置のページバッファの配線パターンを例示する平面図である。
【００１０】
図１に示すように、本実施形態に係る半導体装置１はＮＡＮＤ型フラッシュメモリである。半導体装置１においては、例えばシリコンからなる半導体基板１０が設けられており、半導体基板１０上には多層配線膜２０が設けられている。以下、半導体基板１０の上面に平行な方向のうち相互に直交する２方向を「ロウ方向」及び「カラム方向」とする。半導体基板１０の上面及びその上方にはメモリセルアレイ１１が形成されており、メモリセルアレイ１１のロウ方向の両側にはロウデコーダ１２が形成されている。また、メモリセルアレイ１１から見てカラム方向の一方には、スイッチング領域１３、ページバッファ１４及び周辺回路１５がこの順に配置されている。
【００１１】
メモリセルアレイ１１においては、半導体基板１０の上層部分にセルウェル１６が形成されている。また、メモリセルアレイ１１においては、ロウ方向に沿って、メモリセル領域２１及びシャント領域２２が交互に配列されている。メモリセル領域２１においては、半導体基板１０のセルウェル１６の上層部分に、カラム方向に延びる複数本の素子分離絶縁体（図示せず）が相互に平行に且つ一定の周期で形成されており、セルウェル１６における素子分離絶縁体間の部分がアクティブエリア（図示せず）となっている。また、多層配線膜２０の最下層の配線層には、複数本のビット線（図示せず）が設けられている。各ビット線は各アクティブエリアの直上域に配置されている。
【００１２】
また、シャント領域２２においては、多層配線膜２０の最下層の配線層には、カラム方向に延びる帯状の導電膜（図示せず）が設けられており、多層配線膜２０における最下層の配線層よりも上層の配線層には電源配線（図示せず）が設けられており、半導体基板１０と導電膜との間にはコンタクトが設けられており、導電膜と電源配線との間にもコンタクトが設けられている。各層のコンタクトは、カラム方向に沿って一列に配列されている。
【００１３】
図１及び図２に示すように、ページバッファ１４においては、ロウ方向に沿って、ビット線領域２３及びシャント領域２４が交互に配置されている。また、ページバッファ１４における半導体基板１０の上面にはセンスアンプ回路（図示せず）が形成されている。センスアンプ回路には、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）等の回路素子が設けられている。更に、多層配線膜２０の最下層の配線層には、ビット線３１（第１配線）、配線３２（第２配線）、配線３３（第３配線）及び導電膜３４が設けられている。すなわち、ビット線３１、配線３２、配線３３及び導電膜３４は、同じ配線層に形成されている。
【００１４】
ビット線領域２３においては、ロウ方向に沿って周期的に配列され、カラム方向に延びる複数本のビット線３１（第１配線）が設けられている。各ビット線領域２３に一定周期で配列された複数本のビット線３１からなる群の外側、すなわち、各シャント領域２４におけるロウ方向の両端部には、カラム方向に延びる配線３２（第２配線）が設けられている。配線３２の幅はビット線３１の幅とは異なっており、例えば、ビット線３１の幅よりも大きい。複数本のビット線３１からなる群と配線３２との間には、カラム方向に延びる配線３３（第３配線）が設けられている。配線３３の幅はビット線３１の幅よりも大きい。
【００１５】
シャント領域２４におけるロウ方向両端部以外の領域には、カラム方向に沿って一列に配列された複数の導電膜３４が設けられている。すなわち、導電膜３４は、配線３２から見て、複数本のビット線３１からなる群の反対側に配置されており、配線３２に挟まれているとも言える。上方から見て、各導電膜３４の形状は、カラム方向の長さがロウ方向の長さよりもやや長い矩形である。そして、配線３２と導電膜３４との最短距離ｄ１は、ビット線３１間の距離Ｆよりも長い。また、ビット線３１と配線３３との最短距離、及び配線３３と配線３２との最短距離は、ビット線３１間の距離に略等しい。
【００１６】
シャント領域２４において、多層配線膜２０内における導電膜３４の直下域には、コンタクト３５が設けられている。コンタクト３５の上端は導電膜３４に接続されており、下端は半導体基板１０の上面に形成されたセンスアンプ回路の回路素子に接続されている。多層配線膜２０内における導電膜３４の直上域には、コンタクト３６が設けられている。コンタクト３６はコンタクト３５の直上域に設けられており、その下端は導電膜３４に接続されており、その上端はより上層の配線層に設けられた上層配線、例えば、電源配線（図示せず）に接続されている。これにより、上層配線は、コンタクト３６、導電膜３４及びコンタクト３５を介して、センスアンプ回路の回路素子、例えば、ＭＯＳＦＥＴのソース層又はドレイン層等に接続されている。
【００１７】
なお、ページバッファ１４のビット線領域２３に設けられたビット線３１の本数は、メモリセルアレイ１１のメモリセル領域２１に設けられたビット線の本数よりも少なくてもよい。このため、ロウ方向におけるビット線領域２３の長さはメモリセル領域２１の長さよりも短い場合がある。また、ロウ方向におけるシャント領域２４の長さも、シャント領域２２の長さと異なる場合がある。
【００１８】
ページバッファ１４のシャント領域２４は、上層配線をセンスアンプ回路の回路素子に接続するための領域である。例えば、上層配線が電源配線である場合、電源電位がこの電源配線に印加され、コンタクト３６、導電膜３４及びコンタクト３５を介して、回路素子に印加される。各回路素子には、電位が独立に印加されるため、導電膜３４は、印加される電位及び回路素子の位置に応じて、コンタクト３５毎に分離されている。
【００１９】
これに対して、メモリセルアレイ１１のシャント領域２２は、電位を、例えば、セルウェル１６に与えるために、上層配線をセルウェル１６に接続するための領域である。セルウェル１６はメモリアレイ１１全体にわたって形成されているため、各シャント領域２２に設けられた複数本のコンタクトは、同一の電源配線と同一のセルウェル１６との間に接続されている。従って、シャント領域２２に設けられた上述の導電膜は、抵抗値を低減するために、コンタクト毎に分断されておらず、カラム方向に沿って延びており、１つのシャント領域２２に設けられたコンタクトに共通接続されることが好ましい。
【００２０】
スイッチング領域１３においては、メモリセルアレイ１１のメモリセル領域２１に設けられた各ビット線を、ページバッファ１４のビット線領域２３に設けられた各ビット線３１に接続するか否かを切り替えるスイッチング素子（図示せず）が設けられている。スイッチング素子は、例えば、ＭＯＳＦＥＴである。このスイッチング素子を介して、メモリセル領域２１のビット線はビット線領域２３のビット線３１に接続される。
【００２１】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図３は、本実施形態に係る半導体装置の製造方法を例示する工程平面図であり、
図４（ａ）〜（ｄ）及び図５（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、図４（ａ）は図３に示すＡ−Ａ’線による断面図である。
【００２２】
先ず、図１に示すように、半導体基板１０を用意する。半導体基板１０は、例えば、シリコンウェーハの一部分である。半導体基板１０には、メモリセルアレイ１１、ロウデコーダ１２、スイッチング領域１３、ページバッファ１４及び周辺回路１５を形成するための各領域が設定されている。メモリセルアレイ１１が形成される予定の領域においては、ロウ方向に沿って、メモリセル領域２１及びシャント領域２２が交互に配列されている。また、ページバッファ１４が形成される予定の領域においては、ロウ方向に沿って、ビット線領域２３及びシャント領域２４が交互に配置されている。
【００２３】
次に、メモリアレイ１１が形成される予定の領域において、半導体基板１０の上層部分にセルウェル１６を形成する。次に、セルウェル１６の上層部分を素子分離絶縁体（図示せず）によって区画することにより、カラム方向に延びる複数本のアクティブエリア（図示せず）を形成する。また、ページバッファ１４において、半導体基板１０の上面にセンスアンプ回路（図示せず）を形成する。
【００２４】
以下、ページバッファ１４の作製方法を中心に説明する。
図３及び図４（ａ）に示すように、半導体基板１０上に、トランジスタ等の回路素子（図示せず）を形成する。次に、回路素子を覆うように層間絶縁膜４０を形成する。次に、層間絶縁膜４０内にコンタクトホールを形成し、このコンタクトホール内に金属材料、例えばタングステンを埋め込むことにより、コンタクト３５を形成する。ここで、コンタクト３５はシャント領域２４におけるロウ方向のほぼ中央に形成する。次に、層間絶縁膜４０及びコンタクト３５上に、例えばシリコン酸化物からなる層間絶縁膜４１を形成する。次に、層間絶縁膜４１上に、例えばシリコン窒化物からなる層間絶縁膜４２を形成する。次に、層間絶縁膜４２上の全面にレジスト膜を形成し、フォトリソグラフィ法によってパターニングする。これにより、層間絶縁膜４２上にレジストパターン４３を形成する。レジストパターン４３においては、ビット線領域２３に、カラム方向に延びる複数本のラインパターン４５が相互に離隔して周期的に設けられている。ラインパターン４５の配列周期は、例えば、フォトリソグラフィ法によって実現可能な最小の周期である。本実施形態においては、ラインパターン４５の幅を２Ｆとし、隣り合うラインパターン４５間の距離も２Ｆとする。
【００２５】
また、シャント領域２４におけるロウ方向の両端部には、それぞれ、カラム方向に延びるラインパターン４６が１本ずつ設けられている。すなわち、シャント領域２４には２本のラインパターン４６を形成し、上方から見て、この２本のラインパターン４６の間に、コンタクト３５が位置するようにする。ラインパターン４６の幅は、ラインパターン４５の幅（２Ｆ）よりも大きい。ラインパターン４６の幅は、レジストパターン４３におけるパターンの粗密差を緩和し、ラインパターン４５を安定して形成できるように調整する。また、ラインパターン４６と、このラインパターン４６に最も近いラインパターン４５との距離は、隣り合うラインパターン４５間の距離（２Ｆ）に略等しく、従って、２Ｆである。一方、シャント領域２４におけるロウ方向の両端部を除く領域には、レジストパターン４３は設けられていない。シャント領域２４におけるラインパターン４６間の距離は２Ｆよりも大きい。
【００２６】
次に、図４（ｂ）に示すように、レジストパターン４３をマスクとしてドライエッチングを施す。これにより、層間絶縁膜４２が選択的に除去されて、レジストパターン４３と同じパターンのマスクパターン４７に加工される。すなわち、このドライエッチングにより、層間絶縁膜４２が複数本のライン部分４８及び４９に分断される。ライン部分４８はラインパターン４５の直下域に位置し、ライン部分４９はラインパターン４６の直下域に位置する。従って、ライン部分４８の幅は２Ｆであり、ライン部分４８間の距離も２Ｆであり、ライン部分４８とライン部分４９との最短距離も２Ｆである。その後、レジストパターン４３を除去する。
【００２７】
次に、図４（ｃ）に示すように、例えば全面に等方性エッチングを施すことにより、ライン部分４８及び４９をスリミングする。これにより、ライン部分４８の幅を略Ｆとする。この結果、隣り合うライン部分４８間の距離は略３Ｆとなる。また、ライン部分４８とライン部分４９との最短距離も略３Ｆとなる。
【００２８】
次に、図４（ｄ）に示すように、全面に例えばシリコン膜を形成し、例えば、異方性エッチングを行うことにより、エッチバックする。これにより、シリコン膜をライン部分４８及び４９の側面上のみに残留させて、側壁５１を形成する。側壁５１の厚さはＦとする。その後、ライン部分４８及び４９を除去する。
【００２９】
次に、図５（ａ）に示すように、全面にレジスト膜を形成し、フォトリソグラフィ法によってパターニングすることにより、レジストパターン５２を形成する。レジストパターン５２においては、シャント領域２４におけるロウ方向の両端部を除く領域において、カラム方向に延びる帯状部分５３を形成する。帯状部分５３には、カラム方向に沿って一列に配列した複数の矩形状の開口部５４を形成する。すなわち、上方から見て、帯状部分５３の形状は梯子状になる。また、開口部５４は、上方から見て、開口部５４内にコンタクト３５が配置されるように形成する。このとき、レジストパターン５２におけるビット線領域２３側の外縁５２ａと開口部５４との間の最短距離ｄ１を、側壁５１の幅Ｆよりも大きくする。なお、レジストパターン５２は、ビット線領域２３のカラム方向両端部において、側壁５１のカラム方向の両端部を覆ってもよい。
【００３０】
次に、図５（ｂ）に示すように、側壁５１及びレジストパターン５２をマスクとして、例えばドライエッチングを施す。これにより、層間絶縁膜４１における側壁５１及びレジストパターン５２の直下域を除く部分が除去されて、溝５６〜５９及び凹部６０が形成される。すなわち、溝５６は、ライン部分４８（図４（ｄ）参照）の側面上に形成された側壁５１の間の領域の直下域に形成される。溝５７は、最もライン部分４９（図４（ｄ）参照）に近いライン部分４８におけるライン部分４９側の側面上に形成された側壁５１と、ライン部分４９におけるライン部分４８側の側面上に形成された側壁５１との間の領域の直下域に形成される。溝５８は、ライン部分４９の両側面上に形成された側壁５１の間の領域の直下域に形成される。溝５９は、ライン部分４９におけるレジストパターン５２側の側面上に形成された側壁５１とレジストパターン５２との間の領域の直下域に形成される。凹部６０は、レジストパターン５２の開口部５４の直下域に形成される。凹部６０の底面にはコンタクト３５の上面が露出する。次に、側壁５１及びレジストパターン５２を除去する。
【００３１】
次に、図５（ｃ）に示すように、層間絶縁膜４０及び４１上の全面に金属材料、例えば銅を堆積させて、金属膜を成膜する。次に、ＣＭＰを施し、金属膜における層間絶縁膜４１の上面上に形成された部分を除去し、溝５６〜５９内及び凹部６０内に残留させる。これにより、溝５６〜５９内及び凹部６０内に金属材料を埋め込む。このようにして、溝５６内に及び溝５７内にビット線３１が形成され、溝５８内に配線３３が形成され、溝５９内に配線３２が形成され、凹部６０内に導電膜３４が形成される。導電膜３４はコンタクト３５に接続される。
【００３２】
次に、図５（ｄ）に示すように、層間絶縁膜４１上に層間絶縁膜６３を形成する。次に、層間絶縁膜６３におけるコンタクト３５の直上域にコンタクトホールを形成し、このコンタクトホール内に金属材料、例えば、アルミニウムを埋め込むことにより、コンタクト３６を形成する。コンタクト３６は導電膜３４に接続される。次に、層間絶縁膜６３上に、コンタクト３６に接続されるように上層配線６４を形成する。以後、必要に応じて、層間絶縁膜、コンタクト及び配線を繰り返し形成することにより、多層配線膜２０を形成する。このようにして、半導体装置１を製造する。
【００３３】
次に、本実施形態の作用効果について説明する。
本実施形態においては、側壁法及びダマシン法を併用することにより、露光の解像限界よりも微細な配列周期でビット線３１を形成することができる。すなわち、図４（ａ）に示す工程において、幅及び間隔が露光の解像限界付近の長さ（２Ｆ）である複数本のラインパターン４５を含むレジストパターン４３を形成し、図４（ｂ）に示す工程において、レジストパターン４３をマスクパターン４７に転写し、図４（ｃ）に示す工程において、マスクパターン４７のライン部分４８を幅が２ＦからＦになるまでスリミングし、図４（ｄ）に示す工程において、ライン部分４８の側面上に厚さがＦの側壁５１を形成し、図５（ａ）に示す工程において、ライン部分４８を除去し、図５（ｂ）に示す工程において、側壁５１をマスクとしてエッチングを行って溝５６及び５７を形成し、図５（ｃ）に示す工程において、溝５６及び５７内に金属材料を埋め込んで、ビット線３１を形成している。これにより、幅及び間隔がＦである複数本のビット線３１を形成することができる。
【００３４】
そして、本実施形態においては、図５（ａ）に示す工程において、レジストパターン４３とは別にレジストパターン５２を形成し、レジストパターン５２の外縁５２ａと開口部５４との間の最短距離ｄ１を側壁５１の幅Ｆよりも大きくし、図５（ｂ）に示す工程において、側壁５１及びレジストパターン５２をマスクとしてエッチングを行うことにより、側壁５１とレジストパターン５２との間に溝５９を形成すると共に、開口部５４の直下域に凹部６０を形成し、図５（ｃ）に示す工程において、溝５９内及び凹部６０内に金属材料を埋め込むことにより、配線３２及び導電膜３４を形成している。これにより、配線３２と導電膜３４との最短距離ｄ１をビット線３１間の距離Ｆよりも長くすることができる。この結果、導電膜３４をその隣の配線３２から十分に離隔することができ、導電膜３４にビット線３１に印加される電位よりも高い電位を印加することができる。
【００３５】
これに対して、仮に、側壁法及びダマシン法のみによって配線及び導電膜を形成すると、配線及び導電膜の幅はレジストパターン４３の各ラインパターンの幅によって任意に選択することができるものの、配線及び導電膜の相互間の距離は側壁の厚さによって決定されてしまう。側壁の厚さを半導体基板１０上の位置毎に異ならせることはできないため、導電膜３４と配線３２との間の距離は、ビット線３１間の距離と等しくなってしまう。この結果、半導体装置の高集積化を図るためにビット線３１間の距離を短くすると、導電膜３４と配線３２との間の距離も短くなり、導電膜３４に印加できる電位が制約されてしまう。
【００３６】
また、配線３２の幅の目標値を配線３１の幅の目標値よりも大きく設定しておくことにより、レジストパターン５２の幅及び形成位置がばらついても、そのばらつきを配線３２によって吸収することができる。すなわち、レジストパターン５２の幅及び形成位置がばらつくと、配線３２の幅がその目標値に対して変動するが、配線３２の幅の目標値を、レジストパターン５２の幅及び形成位置の変動量よりも大きく設定しておけば、配線３２が途切れることはない。すなわち、配線３２はレジストパターン５２のプロセスばらつきを吸収するダミーパターンとして用いられるため、配線３２の幅は、配線３２のパターンが倒壊して隣接する配線３１及び３３のパターンに影響を及ぼすことがないように設定すればよい。これにより、プロセスばらつきが生じても、半導体装置１の動作を安定させることができる。例えば、配線３３をシールド用のダミー配線として用いる場合、配線３２をダミーパターンとして用いることにより、配線３３の形状を安定させることができる。その結果、シールド効果が向上し、半導体装置１の動作を安定させることができる。
【００３７】
次に、本実施形態の変形例について説明する。
図６は、本変形例に係る半導体装置のページバッファの配線パターンを例示する平面図である。
図６に示すように、本変形例に係る半導体装置１ａにおいては、前述の第１の実施形態に係る半導体装置１（図２参照）と比較して、ページバッファ１４のシャント領域２４における配線３２の幅が細く、例えば、配線３３の幅よりも細い。これにより、導電膜３４と配線３２の距離ｄ１をより一層大きくすることができる。又は、距離ｄ１を一定とする場合には、半導体装置をより一層小型化することができる。本変形例に係る半導体装置１ａは、図５（ａ）に示す工程において、第１の実施形態よりもレジストパターン５２の幅を太くすることにより、製造することができる。本変形例における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。なお、同一のシャント領域２４に設けられた一対の配線３２の幅は、相互に異なっていてもよい。
【００３８】
次に、第２の実施形態について説明する。
図７は、本実施形態に係る半導体装置のページバッファの配線パターンを例示する平面図である。
図７に示すように、本実施形態に係る半導体装置２においては、ページバッファ１４のシャント領域２４に導電膜が設けられておらず、下層側のコンタクト３５の上端に上層側のコンタクト３６が直接接触して接続されている。そして、導電部材としてのコンタクト３５及び３６の結合体３７と、配線３２との間の最短距離ｄ２は、隣り合うビット線３１間の距離Ｆよりも大きい。また、上層側のコンタクト３６の材料に対する下層側のコンタクト３５の材料の拡散係数は、コンタクト３６の材料に対するビット線３１、配線３２及び３３の材料の拡散係数よりも小さい。例えば、下層側のコンタクト３５はタングステンからなり、上層側のコンタクト３６はアルミニウムからなり、ビット線３１、配線３２及び３３は銅からなる。
【００３９】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図８は、本実施形態に係る半導体装置の製造方法を例示する工程平面図である。
図８に示すように、本実施形態においては、前述の図５（ａ）に示す工程において、レジストパターン５２（図３参照）の代わりに、レジストパターン７１を形成する。レジストパターン７１は、シャント領域２４におけるロウ方向両端部を除く領域に設けられており、カラム方向に帯状に延びている。また、レジストパターン７１には開口部は設けられておらず、コンタクト３５の上面を全て覆っている。このため、図５（ｂ）に示す工程においてエッチングを施しても、凹部６０が形成されることがなく、コンタクト３５の上面が露出することがない。その結果、図５（ｃ）に示す工程において、導電膜３４が形成されることがない。ここで、レジストパターン７１とラインパターン４６との間の距離が、配線３２の幅となる。
【００４０】
その後、図５（ｄ）に示す工程において、層間絶縁膜４１上に層間絶縁膜６３を形成する。次に、層間絶縁膜６３におけるコンタクト３５の直上域に、コンタクト３５の上面が露出されるように、コンタクトホールを形成する。そして、このコンタクトホール内に金属材料、例えば、アルミニウムを埋め込むことにより、コンタクト３６を形成する。その結果、コンタクト３５及び３６の結合体３７が形成される。
【００４１】
ここで、上方から見て、コンタクト３６がコンタクト３５よりも大きい場合、レジストパターン７１の端部とコンタクト３６との距離が最短距離ｄ２になるように、レジストパターン７１を形成する。逆に、上方から見て、コンタクト３６がコンタクト３５よりも小さい場合、レジストパターン７１の端部とコンタクト３５との距離が最短距離ｄ２になるようにレジストパターン７１を形成する。
【００４２】
本実施形態おいても、前述の第１の実施形態と同様に、コンタクト３５及び３６の結合体３７と配線３２との間の最短距離ｄ２が、隣り合うビット線３１間の距離Ｆよりも大きいため、上層配線を介して、コンタクト３６及び３５に高い電位を印加することができる。また、導電膜３４（図２参照）を設けないことにより、半導体装置をより一層小型化することができる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
【００４３】
なお、コンタクト３６の表面には、コンタクト３６を形成する金属材料の拡散を防止するために、バリアメタル層が形成されていてもよい。バリアメタル層は、例えば、チタン（Ｔｉ）又はチタン窒化物（ＴｉＮ）によって形成することができる。この場合、前述の第１の実施形態において、導電膜３４とコンタクト３６との間に合わせずれが生じ、導電膜３４の側面とコンタクト３６の側面が接触した場合、コンタクト３６のバリアメタル層は導電膜３４の側面上には回り込みにくいため、導電膜３４の側面にバリアメタル層によって被覆されていない領域が形成される。この結果、コンタクト３６の側面と導電膜３４の側面がバリアメタル層を介さずに直接接触する。このとき、アルミニウムに対する銅の拡散係数は相対的に大きいため、銅がアルミニウム中に拡散して導電膜３４内にボイドが形成されたり、銅がコンタクト３６を形成するアルミニウムと反応して高抵抗な金属間化合物、例えば、ＡｌＣｕを形成してしまい、導電膜３４とコンタクト３６との間の抵抗が増加してしまう。なお、導電膜３４を十分に広く形成すれば、コンタクト３６の配設位置が導電膜３４の直上域から外れることがなくなり、コンタクト３６と導電膜３４がバリアメタル層を介さずに直接接触することを防止できる。しかしながら、この場合は、導電膜３４の面積が増大するため、半導体装置の小型化が阻害される。
【００４４】
これに対して、本実施形態によれば、コンタクト３５をタングステンにより形成し、コンタクト３６をアルミニウムによって形成することにより、コンタクト３６の材料に対するコンタクト３５の材料の拡散係数が相対的に小さくなる。この結果、コンタクト３５の側面とコンタクト３６の側面とがバリアメタルを介さずに直接接触しても、金属間化合物が生成されにくく、抵抗が増加しにくい。また、コンタクト３５とコンタクト３６との間に、上方から見てコンタクト３５及び３６よりも幅が広い導電膜３４が設けられていないため、コンタクト３５とコンタクト３６との間の抵抗の増加を防止しつつ、半導体装置１の小型化を図ることができる。
【００４５】
次に、本実施形態の変形例について説明する。
図９は、本変形例に係る半導体装置のページバッファの配線パターンを例示する平面図である。
図９に示すように、本変形例は、前述の第１の実施形態の変形例と同様に、第２の実施形態に対して、配線３２の幅を細くした例である。これにより、距離ｄ２を大きくすることができる。このような半導体装置２ａは、前述の第２の実施形態において、レジストパターン７１の幅を太くすることによって製造することができる。本変形例における上記以外の構成、製造方法及び作用効果は、前述の第２の実施形態と同様である。なお、同一のシャント領域２４に設けられた一対の配線３２の幅は、相互に異なっていてもよい。
【００４６】
次に、第３の実施形態について説明する。
図１０は、本実施形態に係る半導体装置のページバッファの配線パターンを例示する平面図である。
図１０に示すように、本実施形態に係る半導体装置３においては、ページバッファ１４のシャント領域２４に導電膜が設けられておらず、下層側のコンタクト３５の上端に上層側のコンタクト３６の下端が直接接触して接続されている。また、配線３３（図２参照）が設けられていない。更に、配線３２の幅はビット線３１の幅と略等しく、例えばＦである。
【００４７】
更にまた、本実施形態においては、コンタクト３５及びコンタクト３６の結合体３７を挟む一対の配線３２の間であって、カラム方向においてこの結合体３７を挟む位置に、複数本、例えば７本のダミー配線７３が設けられている。ダミー配線７３は、結合体３７を中心とした矩形の領域７４には設けられていない。すなわち、ダミー配線７３は領域７４において途切れている。カラム方向において、ダミー配線７３及び領域７４は交互に配置されている。
【００４８】
ダミー配線７３の幅はビット線３１の幅と略等しく、例えばＦである。また、隣り合うダミー配線７３間の距離は隣り合うビット線３１間の距離と略等しく、例えばＦである。すなわち、ビット線３１、配線３２及びダミー配線７３の幅は全てＦであり、相互間の距離も全てＦである。従って、ビット線３１、配線３２及びダミー配線７３は、ロウ方向に沿って周期的に配列されている。そして、導電部材としてのコンタクト３５及び３６の結合体３７と、配線３２との間の最短距離ｄ３は、隣り合うビット線３１間の距離Ｆよりも大きい。また、前述の第２の実施形態と同様に、コンタクト３５はタングステンによって形成されており、コンタクト３６はアルミニウムによって形成されており、ビット線３１、配線３２及びダミー配線７３は銅によって形成されている。
【００４９】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図１１及び図１２は、本実施形態に係る半導体装置の製造方法を例示する工程平面図である。
図１１に示すように、本実施形態においては、前述の図４（ａ）に示す工程において、レジストパターン４３（図３参照）の代わりに、レジストパターン７６を形成する。レジストパターン７６においては、ビット線領域２３及びシャント領域２４の双方に、カラム方向に延びる複数本のラインパターン７７を周期的に配列させる。ラインパターン７７の幅は２Ｆとし、隣り合うラインパターン７７間の距離も２Ｆとする。そして、図４（ｂ）に示すように、レジストパターン７６をマスクとして層間絶縁膜４２をパターニングすることにより、マスクパターン４７を形成し、図４（ｃ）に示すように、マスクパターン４７をスリミングし、図４（ｄ）に示すように、マスクパターン４７のライン部分４８の側面上に側壁５１を形成する。これにより、図１２に示すように、ビット線領域２３及びシャント領域２４の双方に、幅及び間隔がＦである側壁５１が形成される。
【００５０】
その後、図５（ａ）に示す工程において、レジストパターン５２（図３参照）の代わりにレジストパターン７８（図１２参照）を形成する。レジストパターン７８は領域７４となる予定の領域に形成する。また、レジストパターン７８は、コンタクト３５の全上面を覆うように形成する。これにより、図５（ｂ）に示す工程においてエッチングを施したときに、領域７４については、側壁５１が形成されているものの、全体がレジストパターン７８によって覆われているため、層間絶縁膜４１はエッチングされず、溝及び凹部が形成されることはない。このため、図５（ｃ）に示す工程において、領域７４には配線及び導電膜が形成されない。一方、領域７４から見てカラム方向の両側には、ダミー配線７３が形成される。
【００５１】
その後、図５（ｄ）に示す工程において、層間絶縁膜４１上に層間絶縁膜６３を形成する。次に、層間絶縁膜６３におけるコンタクト３５の直上域に、コンタクト３５の上面が露出されるように、コンタクトホールを形成する。そして、このコンタクトホール内に金属材料、例えば、アルミニウムを埋め込むことにより、コンタクト３６を形成する。その結果、コンタクト３５及び３６の結合体３７が形成される。
【００５２】
ここで、上方から見て、コンタクト３６がコンタクト３５よりも大きい場合、レジストパターン７８の端部とコンタクト３６との距離が最短距離ｄ３になるように、レジストパターン７８を形成する。逆に、上方から見て、コンタクト３６がコンタクト３５よりも小さい場合、レジストパターン７８の端部とコンタクト３５との距離が最短距離ｄ３になるようにレジストパターン７８を形成する。
【００５３】
次に、本実施形態の作用効果について説明する。
本実施形態においては、図４（ａ）に示す工程において、ビット線領域２３の他にシャント領域２４の一部にも周期的に配列された複数本のラインパターン７７を設けることにより、レジストパターン７６を形成する際の露光の解像度を向上させることができる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第２の実施形態と同様である。なお、レジストパターン７８の寸法及び形成位置が変動すると、配線３２における領域７４に面した部分３２ａの幅が変動する場合がある。この場合、部分３２ａは配線３２における領域７４に向けて突出した凸部又は領域７４から後退した凹部となる。
【００５４】
次に、本実施形態の変形例について説明する。
図１３は、本変形例に係る半導体装置のページバッファの配線パターンを例示する平面図である。
図１３に示すように、本変形例に係る半導体装置３ａにおいては、前述の第３の実施形態に係る半導体装置３（図１０参照）の構成に加えて、導電膜８１が設けられている。上方から見て、導電膜８１の形状はカラム方向を長手方向とする短冊状である。また、導電膜８１は、領域７４から見てロウ方向両側に配置されており、カラム方向両側において、領域７４よりも少し突出している。更に、導電膜８１は、ビット線領域２３に設けられた複数本のビット線３１のうち、最もダミー配線７３側に配置されたビット線３１と、シャント領域２４に設けられた複数本のダミー配線７３のうち、最もビット線３１側に配置されたダミー配線７３との間に接続されている。実際には、最もダミー配線７３側に配置されたビット線３１と、導電膜８１と、最もビット配線３１側に配置されたダミー配線７３とは、一体的に形成されており、相互間に境界はない。一方、導電膜８１が配置されている領域には、配線３２は設けられていない。また、配線３２は導電膜８１には接していない。従って、導電膜８１は配線３２の敷設領域に介在し、配線３２を分断している。
【００５５】
次に、本変形例に係る半導体装置の製造方法について説明する。
図１４及び１５は、本変形例に係る半導体装置の製造方法を例示する工程平面図である。
図１４に示すように、本変形例においては、図４（ａ）に示す工程において、レジストパターン７６（図１１参照）の代わりに、レジストパターン８３を形成する。レジストパターン８３においては、周期的に配列された複数本のラインパターン７７に加えて、領域７４から見てロウ方向両側であって、領域７４に接し、カラム方向両側において領域７４から少し突出した領域に、一対のラインパターン８４を設ける。上方から見て、ラインパターン８４の形状はカラム方向に延びる短冊状であり、幅は２Ｆである。また、ラインパターン８４は、隣り合うラインパターン７７の間を埋めるように配置されている。そのため、実際には、ラインパターン８４と、ラインパターン８４に隣り合うラインパターン７７とは、一体的に形成されており、相互間に境界はない。その後、図４（ｂ）〜（ｄ）に示す工程を経て側壁５１を形成するが、ラインパターン７７におけるラインパターン８４に接する端縁には、側壁５１が形成されない。
【００５６】
その後、図１５に示すように、図５（ａ）に示す工程において、レジストパターン５２（図３参照）の代わりにレジストパターン７８を形成する。レジストパターン７８は領域７４に相当する部分に形成する。また、レジストパターン７８はコンタクト３５の全上面を覆うように形成する。これにより、図５（ｂ）に示す工程においてエッチングを施したときに、領域７４については、側壁５１が形成されているものの、全体がレジストパターン７８によって覆われているため、層間絶縁膜４１はエッチングされず、溝及び凹部が形成されることはない。このため、図５（ｃ）に示す工程において、領域７４には配線及び導電膜が形成されない。一方、領域７４から見てカラム方向の両側には、ダミー配線７３が形成される。その結果、図４（ａ）に示す工程においてラインパターン８４（図１４参照）が形成されていた領域、及び、その両側のラインパターン７７における領域には、凹部８５が形成される。その後、図５（ｃ）の工程を経ることにより、凹部８５内に導電膜８１が形成される。その結果、最もダミー配線７３側に配置されたビット線３１と、導電膜８１と、最もビット線３１側に配置されたダミー配線７３とが一体的に形成されることになる。また、配線３２は、ラインパターン８４のカラム方向の側壁に形成された側壁５１により、カラム方向において分断されることになる。
【００５７】
本変形例によれば、１本のビット線３１と１本のダミー配線７３とを１枚の導電膜８１によって接続することにより、この１本のビット線３１と１本のダミー配線７３及び１枚の導電膜８１からなる導電体を１本の配線として使用することができる。このとき、導電膜８１によってダミー配線７３に接続されたビット線３１は、ダミー配線として使用する。この配線は、１本のダミー配線７３及び１枚の導電膜８１が接続されている分だけ、通常のビット線３１よりも太く、従って、導電膜８１に接続されていない単線のビット線３１と比較して、電圧降下が小さい。このため、ダミー配線の端部まで高いシールド電圧を与えることができ、メモリセルの読み出し動作等を安定して行うことができる。
【００５８】
また、結合体３７から見てロウ方向両側に位置する導電膜８１の幅は、ビット線３１の幅の約３倍である。また、導電膜８１にダミー配線７３を加えた結合配線の幅は、ビット線３１の幅の約４倍である。このため、レジストパターン７８の幅及び形成位置がばらついても、そのばらつきを導電膜８１及びダミー配線７３によって吸収することができる。すなわち、レジストパターン７８の幅及び形成位置がばらついても、導電膜８１とダミー配線７３を合わせた結合配線の幅は変化するが、この結合配線が途切れることはない。これにより、プロセスばらつきが生じても、半導体装置１の動作を安定させることができる。本変形例における上記以外の構成、製造方法及び作用効果は、前述の第３の実施形態と同様である。
【００５９】
以上説明した実施形態によれば、周期的に配列された複数本の配線と導電部材が設けられ、導電部材に配線よりも高い電圧を印加することができる半導体装置及びその製造方法を実現することができる。
【００６０】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態は、相互に組み合わせて実施することができる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【００６１】
１、１ａ、２、２ａ、３、３ａ：半導体装置、１０：半導体基板、１１：メモリセルアレイ、１２：ロウデコーダ、１３：スイッチング領域、１４：ページバッファ、１５：周辺回路、１６：セルウェル、２０：多層配線膜、２１：メモリセル領域、２２：シャント領域、２３：ビット線領域、２４：シャント領域、３１：ビット線、３２：配線、３２ａ：部分、３３：配線、３４：導電膜、３５、３６：コンタクト、３７：結合体、４０、４１、４２：層間絶縁膜、４３：レジストパターン、４５、４６：ラインパターン、４７：マスクパターン、４８、４９：ライン部分、５１：側壁、５２：レジストパターン、５２ａ：外縁、５３：帯状部分、５４：開口部、５６〜５９：溝、６０：凹部、６３：層間絶縁膜、６４：上層配線、７１：レジストパターン、７３：ダミー配線、７４：領域、７６：レジストパターン、７７：ラインパターン、７８：レジストパターン、８１:導電膜、８３：レジストパターン、８４：ラインパターン、８５：凹部、ｄ１、ｄ２、ｄ３、Ｆ：距離
【図１】
2012015355.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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