(57)【要約】【課題】隣接する活性領域の間で横方向に成長するシリコン膜が連結されることを防ぎつつ、活性領域上に十分な厚みのシリコン膜を形成可能とした半導体装置の製造方法を提供する。【解決手段】ゲート電極６ａを挟んだ両側の活性領域５上に第１のシリコン膜１２ａを選択的にエピタキシャル成長させる工程と、複数のワード配線層ＷＬの各間に第１のシリコン膜１２ａを覆うのに十分な厚みでマスク絶縁膜を埋め込んだ後、このマスク絶縁膜を第１のシリコン膜１２ａの表面が露出するまでエッチングにより除去する工程と、第１のシリコン膜１２ａ上に第２のシリコン膜１２ｂを選択的にエピタキシャル成長させる工程とを含む。【選択図】図２
2012064627.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表層に形成した素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、この素子分離絶縁膜の間に第１の方向に延在する複数の活性領域を並べて形成する工程と、
前記半導体基板の表層に、前記複数の活性領域を横切るように第２の方向に延在する複数の埋め込みゲート用の溝部を並べて形成する工程と、
前記埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記活性領域上を跨ぐように前記埋め込みゲート用の溝部に埋め込まれたゲート電極を構成すると共に、前記半導体基板の面上において前記第２の方向に延在する複数のワード配線層を並べて形成する工程と、
前記ワード配線層の両側面を覆うサイドウォール絶縁膜を形成する工程と、
前記ゲート電極を挟んだ両側の活性領域上に第１のシリコン膜を選択的にエピタキシャル成長させる工程と、
前記複数のワード配線層の各間に前記第１のシリコン膜を覆うのに十分な厚みでマスク絶縁膜を埋め込んだ後、このマスク絶縁膜を前記第１のシリコン膜の表面が露出するまでエッチングにより除去する工程と、
前記第１のシリコン膜上に第２のシリコン膜を選択的にエピタキシャル成長させる工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１及び第２のシリコン膜をエピタキシャル成長させる際の厚みを、それぞれ隣接する前記活性領域の間で横方向にエピタキシャル成長するシリコン膜が連結されずに互いの間隔が確保される範囲で設定することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記活性領域を前記第１の方向において島状に複数並べて形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記活性領域を横切る埋め込みゲート用の溝部を並べて形成した後、
前記埋め込みゲート用の溝部に埋め込まれたゲート電極を構成するワード配線層と、前記第１の方向において隣接する活性領域の間を通過するダミーゲート電極を構成するワード配線層とを同時に並べて形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ワード配線層として、ポリシリコン膜と金属膜とを順に積層して形成することを特徴とする請求項１〜４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記金属膜の上に、キャップ絶縁膜を積層して形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極を挟んだ両側の前記第１及び第２のシリコン膜を含む活性領域にイオンを注入することを特徴とする請求項１〜６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
前記複数のワード配線層の各間に埋め込まれた状態で、その面上を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記ゲート電極を挟んだ両側の活性領域に臨む位置に開口部を有するマスクパターンを形成する工程と、
前記マスクパターンの開口部から露出した部分を前記第２のシリコン膜が露出するまでドライエッチングにより除去してコンタクトホールを形成する工程と、
前記コンタクトホールにコンタクトプラグを埋め込み形成する工程とを含むことを特徴とする請求項１〜７の何れか一項に記載の半導体装置の製造方法。
【請求項９】
前記コンタクトプラグの上に、下部電極、容量絶縁膜及び上部電極から構成されるキャパシタを形成する工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置に使用されるＭＯＳトランジスタの微細化の進展に伴い、短チャネル効果を抑制することが重要となっている。その手段の１つとして、ＭＯＳトランジスタの活性領域上に、選択的エピタキシャル成長法によって形成した単層のシリコン膜（せり上げシリコン膜）を設け、このシリコン膜をソース／ドレイン電極として利用する技術が知られている（特許文献１を参照。）。
【０００３】
また、メモリーセル等の高密度にトランジスタが配置された領域にコンタクトホールの形成を行う際には、微細化に適した自己整合コンタクト（ＳＡＣ：Self-Aligned Contact）技術が用いられている。このＳＡＣ技術としては、一般的に、酸化シリコン膜と窒化シリコン膜とのエッチング速度差（選択比）を利用してエッチングを行う方法が使用されている。この方法では、ゲート電極の上面及び側面上に窒化シリコン膜（この場合、ゲート電極の側面上の窒化シリコン膜がサイドウォールとなる。）を形成し、この窒化シリコン膜をエッチングストッパとしてエッチングを行うことにより、自己整合的にコンタクトホールを形成することができる。
【０００４】
しかしながら、微細化の進展に伴って、コンタクトホールのアスペクト比（深さ／径）の増加や、ゲート電極の細線化が進んでいる。このため、コンタクトホールの形成時に、ホールの底面サイズ（ボトム径）の縮小による導通不良が発生する場合があった。また、ＳＡＣエッチングに必要な酸化シリコン膜と窒化シリコン膜の選択比の低下により、コンタクトホールに導電材料を充填して形成したコンタクトプラグと、コンタクトプラグの近傍に配置されたゲート電極のショートが生じる場合があった。
【０００５】
そこで、この改善策の１つとして、不純物拡散領域上に、選択エピタキシャル成長法により単層のシリコン膜を成長させる技術が開示されている（特許文献２を参照。）。このようなシリコン膜を設けることにより、コンタクトホールのアスペクト比が小さくなり、酸化膜ドライエッチングのエッチング量を減らすことができるので、ボトム径縮小の改善及びゲート電極とのショートを防止できる。
【０００６】
また、このシリコン膜は、ＭＯＳトランジスタのソース／ドレイン電極として機能する、せり上げシリコン膜としても利用できるので、ＭＯＳトランジスタの短チャネル効果の抑制の効果も得られる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平５−１８２９８１号公報
【特許文献２】特開平１０―１６３４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した選択エピタキシャル成長法は、露出しているシリコン膜の面上に更にシリコン膜を選択的にエピタキシャル成長させる技術であるが、このシリコン膜は厚み方向だけでなく横方向にもかなりの量で成長することが知られている。具体的に、このシリコン膜の横方向の成長率は、シリコン膜の厚み（高さ）方向の成長に対して１／２程度である。
【０００９】
このため、メモリーセルのように高密度でＭＯＳトランジスタが配置された領域において、ゲート電極を挟んだ両側の活性領域（不純物拡散領域）上にシリコン膜を選択的にエピタキシャル成長させた際に、隣接する活性領域の間で横方向にエピタキシャル成長したシリコン膜が連結されることによって、その間で電気的な短絡（ショート）が発生し易くなるといった問題があった。
【００１０】
この問題に対して、エピタキシャル成長させるシリコン膜の厚み（高さ）を小さくすることで、隣接する活性領域の間で横方向に成長するシリコン膜が連結されることを防ぐことも考えられる。しかしながら、この場合は、上述したシリコン膜上に形成されるコンタクトホールのアスペクト比を低減することに限界があるため、コンタクトプラグの形成が困難になるといった別の問題が発生してしまう。さらに、ＭＯＳトランジスタのせり上げシリコン膜としての機能も低下するため、短チャネル効果の抑制効果も低下してしまう。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板の表層に形成した素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、この素子分離絶縁膜の間に第１の方向に延在する複数の活性領域を並べて形成する工程と、半導体基板の表層に、複数の活性領域を横切るように第２の方向に延在する複数の埋め込みゲート用の溝部を並べて形成する工程と、埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜を形成する工程と、ゲート絶縁膜を介して活性領域上を跨ぐように埋め込みゲート用の溝部に埋め込まれたゲート電極を構成すると共に、半導体基板の面上において第２の方向に延在する複数のワード配線層を並べて形成する工程と、ワード配線層の両側面を覆うサイドウォール絶縁膜を形成する工程と、ゲート電極を挟んだ両側の活性領域上に第１のシリコン膜を選択的にエピタキシャル成長させる工程と、複数のワード配線層の各間に第１のシリコン膜を覆うのに十分な厚みでマスク絶縁膜を埋め込んだ後、このマスク絶縁膜を第１のシリコン膜の表面が露出するまでエッチングにより除去する工程と、第１のシリコン膜上に第２のシリコン膜を選択的にエピタキシャル成長させる工程とを含むことを特徴とする。
【発明の効果】
【００１２】
以上のように、本発明では、ゲート電極を挟んだ両側の活性領域上に第１のシリコン膜と第２のシリコン膜とを２回に分けてエピタキシャル成長させることで、隣接する活性領域の間で横方向に成長するシリコン膜が連結されることを防ぎつつ、活性領域上に十分な厚みのシリコン膜を形成することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明を適用して製造される半導体装置の一部を透過して示す平面図である。
【図２】図１中に示す半導体装置の切断線Ａ−Ａ’による断面図である。
【図３】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図４】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図５Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図５Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図６Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図６Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図７】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図８Ａ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図８Ｂ】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ｂ−Ｂ’による断面図である。
【図９】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１０】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１１】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１２】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１３】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【図１４】本発明を適用した半導体装置の製造工程を順に説明するための切断線Ａ−Ａ’による断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明を適用した半導体装置の製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１５】
先ず、本発明を適用して製造される半導体装置の具体的な構成について説明する。
なお、図１は、本発明を適用して製造される半導体装置の一部を透過して示す平面図である。図２は、図１中に示す半導体装置の切断線Ａ−Ａ’による断面図である。
本発明を適用して製造される半導体装置は、例えば図１及び図２に示すように、最終的にＤＲＡＭとして機能させるものであり、ＤＲＡＭは、半導体基板１の面内に、複数のメモリーセルがマトリックス状に並んで配置されるセルアレイ領域と、このセルアレイ領域の周辺に位置して、各メモリーセルの動作を制御するための回路等が形成される周辺回路領域とを備えている。
【００１６】
また、セルアレイ領域に配置されるメモリーセルは、選択用トランジスタＴｒと、この選択用トランジスタＴｒのソース・ドレインの何れか一方と電気的に接続されるキャパシタＣａとから概略構成されている。
【００１７】
具体的に、この半導体装置のセルアレイ領域には、図１示すように、半導体基板１の表層に複数の素子分離用の溝部２を形成し、これら複数の溝部２に素子分離絶縁膜３を埋め込むことによって形成された素子分離領域４と、この素子分離領域４によって絶縁分離された複数の活性領域５とが設けられている。
【００１８】
このうち、素子分離領域４は、ＳＴＩ(Shallow Trench Isolation)と呼ばれるものであり、上述した素子分離用の溝部２に素子分離絶縁膜３を埋め込むことによって、隣接する活性領域５の間を絶縁分離している。
【００１９】
一方、活性領域５は、半導体基板１の一部からなり、素子分離用の溝部２に埋め込まれた素子分離絶縁膜３（素子分離領域４）によって、島状に区画形成されている。具体的に、活性領域５は、平面視で矩形の両端が丸みを帯びた形状を有しており、第１の方向Ｘに延在しながら、この第１の方向Ｘ及び第１の方向Ｘと直交する方向に各々間隔を空けて複数並んで設けられている。
【００２０】
ここで、上記図１に示す半導体装置では、セルサイズが６Ｆ２（Ｆは最小加工寸法）となるレイアウトを採用しており、１つの活性領域５に２ビットのメモリーセルが配置された構造となっている。このため、各活性領域５には、２つの選択用トランジスタＴｒが配置されている。
【００２１】
具体的に、この半導体装置のセルアレイ領域には、図１及び図２に示すように、活性領域５を横切るように第２の方向Ｙに延在されたストライプ状のワード配線層ＷＬが、第２の方向Ｙと直交する方向に間隔を空けて複数並んで設けられている。このうち、活性領域５を横切る２本のワード配線層ＷＬが選択用トランジスタＴｒのゲート電極６ａとして機能し、隣接する活性領域５の各間を通過する１本のワード配線層ＷＬが素子分離用のダミーゲート電極６ｂとして機能する。
【００２２】
ゲート電極６ａは、半導体基板１の表層に形成された埋め込みゲート用の溝部７に一部が埋め込まれると共に、この溝部７から露出した活性領域５の表面を覆うゲート絶縁膜８を介して活性領域５上を跨ぐように形成されることによって、いわゆる埋め込みゲート型のチャネル構造を有している。
【００２３】
ダミーゲート電極６ｂは、所定の電位をかけることによって、隣接するトランジスタの間を分離する、又は、所定の電位を維持することで、寄生トランジスタをオフ状態として分離するものであり、隣接する活性領域５の間の素子分離領域４（素子分離絶縁膜３）を通過するように形成されている。
【００２４】
これらゲート電極６ａ及びダミーゲート電極６ｂ（ワード配線層ＷＬ）は、ポリシリコン膜と金属膜とを順に積層した多層膜からなり、活性領域５（半導体基板１）の表面よりも上方に突出して設けられている。また、この金属膜上には、これらゲート電極６ａ及びダミーゲート電極６ｂの上面を保護するキャップ絶縁膜９が設けられている。さらに、キャップ絶縁膜９を含むワード配線層ＷＬ（ゲート電極６ａ及びダミーゲート電極６ｂ）の両側面には、それぞれサイドウォール絶縁膜１０が設けられている。
【００２５】
各活性領域５のゲート電極６ａを挟んだ中央部と両端部には、それぞれ不純物拡散層１１ａ，１１ｂが設けられている。このうち、中央部の不純物拡散層１１ａが選択用トランジスタＴｒのドレイン領域Ｄとして機能し、両端部の不純物拡散層１１ｂが選択用トランジスタＴｒのソース領域Ｓとして機能する。
【００２６】
さらに、これら不純物拡散層１１ａ，１１ｂの上に、第１のシリコン膜１２ａ及び第２のシリコン膜１２ｂを選択的にエピタキシャル成長させることによって、選択用トランジスタＴｒのソース・ドレイン領域Ｓ，Ｄを活性領域５（半導体基板１）の表面よりも上方に突出させたせり上げ構造となっている。
【００２７】
また、第１及び第２のシリコン膜１２ａ，１２ｂを含む不純物拡散層１１ａ，１１ｂ（ドレイン領域Ｄ及びソース領域Ｓ）の直上には、これらの面上を覆う第１の層間絶縁膜１３を貫通する第１のコンタクトホール１４ａ，１４ｂが設けられている。そして、ドレイン領域Ｄ及びソース領域Ｓ（第２のシリコン膜１２ｂ）は、これら第１のコンタクトホール１４ａ，１４ｂに埋め込まれた第１のコンタクトプラグ１５ａ，１５ｂと電気的に接続されている。なお、各活性領域５に配置される２つの選択用トレンチトランジスタＴｒでは、１つのコンタクトプラグ１５ａを共有している。
【００２８】
また、第１の層間絶縁膜１３の上には、その全面を覆う第２の層間絶縁膜１６が設けられている。そして、各第１のコンタクトプラグ１５ａの直上には、第２の層間絶縁膜１６を貫通する第２のコンタクトホール１７が設けられ、この第２のコンタクトホール１７に埋め込まれた第２のコンタクトプラグ１８がコンタクトプラグ１５ａと電気的に接続されている。さらに、各第２のコンタクトプラグ１８は、その直上に形成されたビット配線層ＢＬと電気的に接続されている。
【００２９】
ビット配線層ＢＬは、第２の方向Ｙと直交する方向に折れ線状に延在されて、第２の方向Ｙに間隔を空けて複数並んで設けられている。また、各ビット配線層ＢＬは、第２の方向Ｙと直交する方向に並ぶ各活性領域５の中央部分を順次通過することにより、各選択用トランジスタＴｒのドレイン領域Ｄ上にある第２のコンタクトプラグ１８と電気的に接続されている。
【００３０】
また、第２の層間絶縁膜１６の上には、その全面を覆う第３の層間絶縁膜１９が設けられている。そして、各第１のコンタクトプラグ１５ｂの直上には、第２及び第３の層間絶縁膜１６，１９を貫通する第３のコンタクトホール２０が設けられ、この第３のコンタクトホール２０に埋め込まれた第３のコンタクトプラグ２１が第１のコンタクトプラグ１５ｂと電気的に接続されている。さらに、各第３のコンタクトプラグ２１は、その直上に形成されたキャパシタＣａと電気的に接続されている。
【００３１】
キャパシタＣａは、下部電極膜２２と容量絶縁膜２３と上部電極膜２４とが順に積層されて構成されている。このうち、下部電極膜２２は、各第３のコンタクトプラグ２１の直上に位置して有底円筒状のシリンダ形状を有している。また、各下部電極膜２２は、その間に配置された第４の層間絶縁膜２５によって絶縁分離されている。容量絶縁膜２３は、下部電極膜２２及び第４の層間絶縁膜２５の表面を覆うように形成されている。上部電極膜２４は、下部電極膜２２の内側に埋め込まれた状態で容量絶縁膜２３の面上を覆うように形成されている。
【００３２】
なお、キャパシタＣａについては、このような下部電極膜２２の内面のみを電極として利用するシリンダ型に限らず、下部電極膜２２の内面及び外面を電極として利用するクラウン型などであってもよく、その構造について特に限定されるものではない。
【００３３】
そして、上部電極膜２４が形成された面上には、その全面を覆う第５の層間絶縁膜２６と、この第５の層間絶縁膜２６上にアルミニウム（Ａｌ）等を用いて形成された上部配線層２７と、この上部配線層２７が形成された面を覆う表面保護膜２８とが設けられている。
【００３４】
以上のような構造を有する半導体装置は、選択用トランジスタＴｒをオン状態にすることで、キャパシタＣａに蓄積した電荷の有無を判定し、情報の記憶動作を行うことが可能なＤＲＡＭとして機能させることができる。
【００３５】
次に、本発明を適用した半導体装置の製造方法として、上記図１及び図２に示す半導体装置を製造する場合を例に挙げて説明する。
上記図１及び図２に示す半導体装置を製造する際は、先ず、図３に示すように、加工前の半導体基板１を用意し、半導体基板１の表層に素子分離用の溝部３を形成した後、この溝部３に素子分離絶縁膜４を埋め込むことによって、素子分離領域４と、この素子分離領域４によって絶縁分離された複数の活性領域５とを形成する。半導体基板１には、例えば所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）基板などを用いることができる。素子分離絶縁膜３には、例えば酸化シリコン膜（ＳｉＯ２）などを用いることができる。
【００３６】
次に、図示を省略するものの、半導体基板１の上にレジストを塗布した後、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記埋め込みゲート用の溝部７に対応した位置に開口部を有するレジストパターンを形成する。そして、このレジストパターンをマスクとして用いたドライエッチングによりパターニングしながら、半導体基板１の表層に複数の埋め込みゲート用の溝部７を形成する。
【００３７】
次に、図４に示すように、活性領域５の表面を熱酸化により酸化させて酸化シリコン膜（ＳｉＯ２）からなるゲート絶縁膜８を形成する。なお、本例におけるゲート絶縁膜８の厚みは、４ｎｍ程度である。また、ゲート絶縁膜８は、熱酸化による酸化シリコン膜に限定せれず、ＣＶＤ法により形成される高温酸化シリコン膜（ＨＴＯ）や、酸化シリコン膜と窒化シリコン膜との積層膜、ＨｆＳｉＯＮ膜等のＨｉｇｈ−Ｋ膜（高誘電体膜）などを用いることができる。
【００３８】
そして、上記レジストパターンを除去した後、半導体基板１の全面に亘って、上記ゲート電極６ａ及びダミーゲート電極６ｂ（ワード配線層ＷＬ）となるポリシリコン膜及び金属膜を順に積層して形成する。
【００３９】
このうち、ポリシリコン膜は、例えばモノシラン（ＳiＨ４）及びホスフィン(ＰＨ３)を原料ガスとしたＣＶＤ法により、リン（Ｐ）等のＮ型不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成したポリシリコン膜に、後の工程でＮ型又はＰ型の不純物をイオン注入法により導入してもよい。また、ポリシリコン膜は、上記埋め込みゲート用の溝部７に完全に埋め込まれるような厚みに設定する。一方、金属膜は、タングステン（Ｗ）や、窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いて形成することができる。なお、本例における金属膜の厚みは、５０ｎｍ程度である。
【００４０】
さらに、この金属膜上に、例えばモノシランとアンモニア（ＮＨ３）を原料ガスとしたプラズマＣＶＤ法により、窒化シリコン（Ｓｉ３Ｎ４）からなるキャップ絶縁膜９を積層する。なお、本例におけるキャップ絶縁膜９の厚みは、７０ｎｍ程度である。
【００４１】
次に、図示を省略するものの、キャップ絶縁膜９の上にレジストを塗布した後、このレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記ゲート電極６ａ及びダミーゲート電極６ｂ（ワード配線層ＷＬ）に対応した形状のレジストパターンを形成する。そして、このレジストパターンをマスクとして用いたドライエッチングにより、ポリシリコン膜９、金属膜及びキャップ絶縁膜を上記ゲート電極６ａ及びダミーゲート電極６ｂ（ワード配線層ＷＬ）に対応した形状にパターニングした後、レジストパターンを除去する。
【００４２】
その後、全面に亘って、ＣＶＤ法により窒化シリコン膜（Ｓｉ３Ｎ４）を成膜した後、異方性ドライエッチングによりエッチバックを行うことによって、上記ポリシリコン膜９を含むゲート電極６ａ及びダミーゲート電極６ｂ（ワード配線層ＷＬ）の両側面に、それぞれ窒化シリコン膜からなるサイドウォール絶縁膜１０を形成する。なお、本例における窒化シリコン膜の厚みは、２０〜５０ｎｍ程度である。
【００４３】
次に、図５Ａに示すように、各活性領域５のゲート電極６ａを挟んだ中央部（ドレイン領域Ｄ）と両端部（ソース領域Ｓ）の面上に、第１のシリコン膜１２ａを選択的にエピタキシャル成長させる。この第１のシリコン膜１２ａは、例えば、反応ガスを塩化水素（ＨＣｌ）及びジクロルシラン（ＳｉＨ２Ｃｌ２）とし、雰囲気ガスを８００℃の水素（Ｈ２）とする選択ＣＶＤ法を用いて、各活性領域５（半導体基板１）の露出した面上に選択的にエピタキシャル成長させることができる。
【００４４】
ここで、第１のシリコン膜１２ａは、各活性領域５の面上から厚み方向と同時に横方向にエピタキシャル成長する。したがって、この第１のシリコン膜１２ａをエピタキシャル成長させる際は、図５Ｂに示すように、隣接する活性領域５の間で横方向にエピタキシャル成長する第１のシリコン膜１２ａが連結されずに互いの間隔ｄ１が確保される範囲で、この第１のシリコン膜１２ａの厚みを設定する。
【００４５】
具体的には、上記活性領域５のドレイン領域Ｄ及びソース領域Ｓとなる面上において、最終的に形成されるシリコン膜（第１及び第２のシリコン膜１２ａ，１２ｂ）の厚みの合計に対して半分程度となるように、この第１のシリコン膜１２ａの厚み（高さ）の設定を行った。なお、本例における第１のシリコン膜１２ａの厚みは、２０〜３０ｎｍ程度である。
【００４６】
これにより、隣接する活性領域５の間で横方向にエピタキシャル成長する第１のシリコン膜１２ａが連結されることなく、互いの間隔ｄ１を確保したまま、この第１のシリコン膜１２ａを厚み方向にエピタキシャル成長させることができる。
【００４７】
次に、図６Ａに示したように、ポリシラザン等の塗布系絶縁膜材料（ＳＯＤ：Spin-on Dielectrics）を塗布した後、例えば５００℃程度の熱処理を行うことで固体化（緊密化）されたマスク絶縁膜３０を形成する。このマスク絶縁膜３０は、図６Ｂに示すように、第１のシリコン膜１２の上面が完全に覆われる程度の厚みで形成する。
【００４８】
次に、図７に示したように、希釈したフッ化水素酸（ＨＦ）を薬液として用いた湿式エッチングを行い、マスク絶縁膜３０の一部を除去して、上記第１のシリコン膜１２ａの上面を露出させる。このとき、第１のシリコン膜１２ａの側面を覆うマスク絶縁膜３０が残存するようにエッチングの制御を行う。また、上述した湿式エッチングの代わりに、ドライエッチングによりマスク絶縁膜３０の除去を行ってもよい。
【００４９】
次に、図８Ａに示したように、第１のシリコン膜１２ａの面上に第２のシリコン膜１２ｂを選択的にエピタキシャル成長させる。この第２のシリコン膜１２ｂは、例えば、反応ガスを塩化水素（ＨＣｌ）及びジクロルシラン（ＳｉＨ２Ｃｌ２）とし、雰囲気ガスを８００℃の水素（Ｈ２）とする選択ＣＶＤ法を用いて、上記第１のシリコン膜１２ｂの面上に選択的にエピタキシャル成長させることができる。
【００５０】
ここで、上記第１のシリコン膜１２ａの側面はマスク絶縁膜３０で覆われているため、第２のシリコン膜１２ｂは、この第１のシリコン膜１２ａの面上から厚み方向と同時に横方向にエピタキシャル成長する。したがって、この第２のシリコン膜１２ｂをエピタキシャル成長させる際は、図８Ｂに示すように、隣接する活性領域５の間で横方向にエピタキシャル成長する第２のシリコン膜１２ｂが連結されずに互いの間隔ｄ２が確保される範囲で、この第２のシリコン膜１２ｂの厚みを設定する。
【００５１】
具体的には、上記第１のシリコン膜１２ａの面上において、最終的に形成されるシリコン膜（第１及び第２のシリコン膜１２ａ，１２ｂ）の厚みの合計に対して半分程度となるように、この第２のシリコン膜１２ｂの厚み（高さ）の設定を行った。なお、本例における第２のシリコン膜１２ｂの厚みは、２０〜３０ｎｍ程度である。
【００５２】
これにより、隣接する活性領域５の間で横方向にエピタキシャル成長する第２のシリコン膜１２ｂが連結されることなく、互いの間隔ｄ２を確保したまま、この第２のシリコン膜１２ｂを厚み方向にエピタキシャル成長させることができる。そして、各活性領域５のドレイン領域Ｄ及びソース領域Ｓとなる面上には、最終的に第１及び第２のシリコン膜１２ａ，１２ｂを十分な厚み（４０〜６０ｎｍ程度）で積層形成することが可能である。
【００５３】
次に、図９に示すように、各活性領域５のドレイン領域Ｄ及びソース領域Ｓに、それぞれリン等のＮ型不純物をイオン注入することによって不純物拡散層１１ａ，１１ｂを形成する。また、このＮ型不純物は、第１及び第２のシリコン膜１２ａ，１２ｂにも導入される。イオン注入の条件としては、エネルギー：２５〜４０ＫｅＶ、ドーズ量：１×１０１３〜６×１０１３ atoms／cm２ を例示できる。
【００５４】
本発明では、不純物拡散層１１ａ，１１ｂの上に、第１のシリコン膜１２ａ及び第２のシリコン膜１２ｂを選択的にエピタキシャル成長させることによって、選択用トランジスタＴｒのソース・ドレイン領域Ｓ，Ｄを活性領域５（半導体基板１）の表面よりも上方に突出させたせり上げ構造となっている。
【００５５】
したがって、不純物拡散層１１ａ，１１ｂの面上に十分な厚み（高さ）の第１及び第２のシリコン膜１２ａ，１２ｂを設けることで、上述したＮ型不純物を導入する際のイオン注入の制御が容易となる。また、活性領域５（半導体基板１）の表面から深さ方向に亘って形成される不純物拡散層１１ａ，１１ｂを小さくした浅接合を実現できるため、短チャネル効果の抑制の効果も得られる。
【００５６】
その後は、図１０に示すように、全面に亘って第１の層間絶縁膜１３を形成する。この第１の層間絶縁膜１３は、例えばプラズマＣＶＤ法により酸化シリコン膜を６００ｎｍ前後の厚みで形成した後、ゲート電極６ａ及びダミーゲート電極６ｂに由来する表面の凹凸を平坦化するため、ＣＭＰ（Chemical Mechanical Polishing）法により酸化シリコン膜が２００ｎｍ程度の厚みとなるまで研磨することで形成される。
【００５７】
なお、第１の層間絶縁膜１３の形成は、残存しているマスク絶縁膜３０を湿式エッチングで除去してから行ってもよい。また、マスク絶縁膜３０は、上述した選択エピタキシャル成長時のマスクとして機能すればよいので、第１の層間絶縁膜１３の形成前に除去する場合には、先に上記図６Ａに示すＳＯＤの固体化に伴う熱処理を短時間で済ませることができる。
【００５８】
その後は、この上にレジストを塗布した後、レジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記第１のコンタクトホール１４ａ，１４ｂに対応した位置に開口部を有するレジストパターン（図示せず。）を形成する。そして、このレジストパターンをマスクとして用いたドライエッチングによりパターニングしながら、上記サイドウォール絶縁膜１０及び第１の層間絶縁膜１３をエッチングストッパとして用いたＳＡＣ（Self Aligned Contact）法によって、第１の層間絶縁膜１３を貫通する第１のコンタクトホール１４ａ，１４ｂを形成する。その後、レジストパターンを除去する。
【００５９】
本発明では、上述した不純物拡散層１１ａ，１１ｂの面上に十分な厚み（高さ）の第１及び第２のシリコン膜１２ａ，１２ｂを設けることで、第１のコンタクトホール１４ａ，１４ｂのアスペクト比を低減し、ドライエッチングを容易に実施することができる。
【００６０】
次に、図１１に示すように、全面に亘ってリン等のＮ型不純物を導入したポリシリコン膜を成膜した後に、ＣＭＰ（Chemical Mechanical Polishing）法により第１の層間絶縁膜１３が露出するまで研磨する。これにより、第１のコンタクトホール１４ａ，１４ｂ埋め込まれた第１のコンタクトプラグ１５ａ，１５ｂが形成される。また、第１のコンタクトプラグ１５ａ，１５ｂは、ポリシリコン膜の代わりに、タングステン等の金属膜を用いて形成してもよい。
【００６１】
その後は、第１の層間絶縁膜１３の上に、その全面を覆う第２の層間絶縁膜１６を形成する。この第２の層間絶縁膜１６には、例えばプラズマＣＶＤ法により酸化シリコン膜を２００ｎｍ前後の厚みで形成したものを用いることができる。そして、第１のコンタクトプラグ１５ａの直上に、第２の層間絶縁膜１６を貫通する第２のコンタクトホール１７を形成した後、この第２のコンタクトホール１７に埋め込まれた第２のコンタクトプラグ１８を形成する。この第２のコンタクトプラグ１８には、例えば窒化チタン（ＴｉＮ）及びチタン（Ｔｉ）を積層したバリア膜（ＴｉＮ／Ｔｉ）等の上にタングステン（Ｗ）を積層したものを用いることができる。
【００６２】
次に、図１２に示すように、第２のコンタクトプラグ１８の直上にビット配線層ＢＬを形成する。このビット配線層ＢＬは、例えば窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜を堆積した後にパターニングすることで形成される。
【００６３】
その後は、第２の層間絶縁膜１６の上に、その全面を覆う酸化シリコン等からなる第３の層間絶縁膜１９を形成した後、各第１のコンタクトプラグ１５ｂの直上に、第２及び第３の層間絶縁膜１６，１９を貫通する第３のコンタクトホール２０を形成する。そして、この第３のコンタクトホール２０に埋め込まれた第３のコンタクトプラグ２１を形成する。この第３のコンタクトプラグ２１には、例えばＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層したものを用いることができる。
【００６４】
次に、図１３に示すように、第３のコンタクトプラグ２１の直上に、下部電極膜２２及び第４の層間絶縁膜２５と、容量絶縁膜２３と、上部電極膜２４とを順に積層したキャパシタＣａを形成する。このうち、下部電極膜２２及び上部電極膜２４には、窒化チタン（ＴｉＮ）等の導電膜、容量絶縁膜２３には、酸化ハフニウム(ＨｆＯ２)、酸化ジルコニウム（ＺｒＯ２)、酸化アルミニウム（Ａｌ２Ｏ３）等の高誘電体膜を用いることができる。一方、第４の層間絶縁膜２５には、酸化シリコン等を用いることができる。
【００６５】
次に、図１４に示すように、上部電極膜２４が形成された面上に、その全面を覆う酸化シリコン等からなる第５の層間絶縁膜２６と、この第５の層間絶縁膜２６上に、アルミニウム（Ａｌ）や銅（Ｃｕ）等からなる上部配線層２７とを形成する。そして、この上部配線層２７が形成された面を覆う酸窒化シリコン（ＳｉＯＮ）等の表面保護膜２８を形成することで、上記図１及び図２に示す半導体装置を得ることができる。
【００６６】
なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記実施形態では、ゲート電極６ａを挟んだ両側の活性領域５上に第１のシリコン膜１２ａと第２のシリコン膜１２ｂとを２回に分けてエピタキシャル成長させる場合について説明したが、本発明では、上述したマスク絶縁膜３０の形成と、シリコン膜の選択エピタキシャル成長とを繰り返すことで、シリコン膜の形成を３回以上に分けて行うことも可能である。
【００６７】
また、上記図６Ｂに示す記マスク絶縁膜３０は、上述したＳＯＤの代わりに、ＣＶＤ法を用いた酸化シリコン膜によって、第１のシリコン膜１２ａを覆うように形成してもよい。ＣＶＤ法を用いてマスク絶縁膜３０を形成する際には、成膜時に下地となる第１のシリコン膜１２ａに由来する凹凸が形成されるので、上記キャップ絶縁膜９よりも高い位置まで厚めにマスク絶縁膜３０を成膜し、その上面をＣＭＰで平坦化した後、第１のシリコン膜１２ａの表面を露出させるためのエッチングを行ってもよい。
【００６８】
また、本発明を適用して製造される半導体装置は、上記図１に示すような島状の活性領域５が第１の方向Ｘ及び第１の方向Ｘと直交する方向に各々間隔を空けて複数並んで設けられた構成に限らず、第１の方向Ｘに延長されたストライプ状の活性領域５が第１の方向Ｘと直交する方向に間隔を空けて複数並んで設けられた構成であってもよい。
【００６９】
また、本発明は、上記ＤＲＡＭ以外にも、メモリーセル領域内に複数のシリコン膜を高密度に配置する素子を備えた半導体装置に対して幅広く適用することが可能である。
【符号の説明】
【００７０】
１…半導体基板  ２…素子分離用の溝部  ３…素子分離絶縁膜  ４…素子分離領域  ５…活性領域  ６ａ…ゲート電極  ６ｂ…ダミーゲート電極  ７…埋め込みゲート用の溝部  ８…ゲート絶縁膜  ９…キャップ絶縁膜  １０…サイドウォール絶縁膜  １１ａ，１１ｂ…不純物拡散層  １２ａ…第１のシリコン膜  １２ｂ…第２のシリコン膜  １３…第１の層間絶縁膜  １４ａ，１４ｂ…第１のコンタクトホール  １５ａ，１５ｂ…第１のコンタクトプラグ  １６…第２の層間絶縁膜  １７…第２のコンタクトホール  １８…第２のコンタクトプラグ  １９…第３の層間絶縁膜  ２０…第３のコンタクトホール  ２１…第３のコンタクトプラグ  ２２…下部電極膜  ２３…容量絶縁膜  ２４…上部電極膜  ２５…第４の層間絶縁膜  ２６…第５の層間絶縁膜  ２７…上部配線層  ２８…表面保護膜  Ｔｒ…選択用トランジスタ  Ｃａ…キャパシタ  ＷＬ…ワード配線層  ＢＬ…ビット配線層  ３０…マスク絶縁膜  Ｓ…ソース領域  Ｄ…ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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