(57)【要約】【課題】薄型でオフ電流の低減に優れた抵抗変化メモリのダイオード素子を提供する。【解決手段】実施形態に係わる抵抗変化メモリは、第１の配線と第２の配線との交差部分にメモリセル部を備え、メモリセル部は、抵抗値の異なる状態をデータとして記憶する抵抗変化素子と非オーミック性を有するダイオード素子とを備える。ダイオード素子は、第１の導電型（ｎ型）の半導体層、第２の導電型（ｐ型）の半導体層、第１の導電型（ｎ型）の半導体層を備える。第２の導電型（ｐ型）の半導体層中のドーパント不純物の面密度は、第１の導電型（ｎ型）の半導体層のドーパント不純物の面密度の総計よりも大きく、かつ、第２の導電型（ｐ型）の半導体層を構成する材料のバンド間トンネル電流の閾値電界に対応する電束数の面密度の２倍よりも小さい。【選択図】図４
2012064669.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に複数の第１の配線が相互に平行配置された第１の配線層と、
前記第１の配線層とは離間して設けられ、前記第１の配線と交差するように複数の第２の配線が相互に平行配置された第２の配線層と、
前記複数の第１の配線と前記複数の第２の配線との交差部分にそれぞれ配置される複数のメモリセル部とを具備し、
前記複数のメモリセル部の各々は、抵抗値の異なる状態をデータとして記憶する抵抗変化素子と非オーミック性を有するダイオード素子とを積層して構成され、前記ダイオード素子は、前記第１の配線層側から順に、第１の導電型の半導体層、第２の導電型の半導体層、第１の導電型の半導体層を積層して構成され、
前記第２の導電型の半導体層中のドーパント不純物の面密度は、前記２つの第１の導電型の半導体層のドーパント不純物の面密度の総計よりも大きく、かつ、前記第２の導電型の半導体層を構成する材料のバンド間トンネル電流の閾値電界に対応する電束数の面密度の２倍よりも小さい
ことを特徴とする抵抗変化メモリ。
【請求項２】
半導体基板上に複数の第１の配線が相互に平行配置された第１の配線層と、
前記第１の配線層とは離間して設けられ、前記第１の配線と交差するように複数の第２の配線が相互に平行配置された第２の配線層と、
前記複数の第１の配線と前記複数の第２の配線との交差部分にそれぞれ配置される複数のメモリセル部とを具備し、
前記複数のメモリセル部の各々は、抵抗値の異なる状態をデータとして記憶する抵抗変化素子と非オーミック性を有するダイオード素子とを積層して構成され、前記ダイオード素子は、前記第１の配線層側から順に、第１の導電型の半導体層、第２の導電型の半導体層、第１の導電型の半導体層を積層して構成され、
前記第２の導電型の半導体層中のドーパント不純物の面密度は、前記２つの第１の導電型の半導体層のドーパント不純物の面密度の総計よりも大きく、かつ、前記第２の導電型の半導体層を構成する材料のバンド間トンネル電流の閾値電界に対応する電束数の面密度と前記２つの第１の導電型の半導体層のドーパント不純物の面密度の総計の４分の１との和の±２０％以内の範囲にある
ことを特徴とする抵抗変化メモリ。
【請求項３】
前記第１及び第２の導電型の半導体層は、それぞれシリコンであることを特徴とする請求項１又は２に記載の抵抗変化メモリ。
【請求項４】
前記第１及び第２の導電型の半導体層の境界にさらにシリコン窒化物を備えることを特徴とする請求項３に記載の抵抗変化メモリ。
【請求項５】
前記第２の導電型の半導体層は、フッ素を含むことを特徴とする請求項３に記載の抵抗変化メモリ。
【請求項６】
前記２つの第１の導電型の半導体層の少なくとも１つは、炭素を含むことを特徴とする請求項３に記載の抵抗変化メモリ。
【請求項７】
前記２つの第１の導電型の半導体層のドーパント不純物の面密度は、互いに異なることを特徴とする請求項１乃至６のいずれか１項に記載の抵抗変化メモリ。
【請求項８】
前記２つの第１の導電型の半導体層のうち前記ドーパント不純物の面密度が高い半導体層は、メモリセルアレイ内のワード線に接続されることを特徴とする請求項７に記載の抵抗変化メモリ。
【請求項９】
前記第１の導電型は、ｎ型であり、前記第２の導電型は、ｐ型であり、前記ダイオード素子は、ゼロバイアス時に前記第１及び第２の導電型の半導体層の全てが空乏化するｎｐｎ構造のパンチスルー・ダイオードであることを特徴とする請求項１乃至８のいずれか１項に記載の抵抗変化メモリ。
【請求項１０】
前記第１の導電型は、ｐ型であり、前記第２の導電型は、ｎ型であり、前記ダイオード素子は、ゼロバイアス時に前記第１及び第２の導電型の半導体層の全てが空乏化するｐｎｐ構造のパンチスルー・ダイオードであることを特徴とする請求項１乃至８のいずれか１項に記載の抵抗変化メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、抵抗変化メモリに関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリは、微細化の限界に近づきつつあるため、セル間干渉が小さく、かつ、微細化及び大容量化に適した新規メモリ技術が求められている。その候補の１つとして、抵抗変化メモリ（resistance change memory）の研究開発が盛んに進められている。
【０００３】
抵抗変化メモリのメモリセルアレイは、２本の導電線の交差部に、抵抗変化素子とダイオード素子(非オーミック性の電流−電圧特性を示す素子)とを直列接続するクロスポイント構造を採用することが多い。クロスポイント構造は、メモリセルアレイの三次元化により大容量化を図り易いためである。
【０００４】
ここで、ダイオード素子の１つの技術候補として、ｎ／ｐ／ｎ又はｐ／ｎ／ｐの半導体積層構造を持つパンチスルー・ダイオードが検討されている。しかし、従来のパンチスルー・ダイオードは、各層の厚さが大きく、ゼロバイアス又は低電圧下で素子の一部に中性領域を残し、高電圧下で全ての層が完全に空乏化する、という動作方式を有する。このため、これをそのまま抵抗変化メモリのダイオード素子として適用したのでは、ダイオード素子の厚さが大き過ぎるために、三次元化を前提とする抵抗変化メモリには適さない。
【０００５】
一方、パンチスルー・ダイオードの各層を薄くすると、ゼロバイアス又は低電圧下でも全ての層が完全に空乏化することになり、抵抗変化メモリのダイオード素子として要求されるメモリセルの選択機能に支障をきたす。即ち、この場合、オフ電流(半選択状態のメモリセルに流れるリーク電流)が大きくなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−５０３０８５号公報
【特許文献２】特開平６−１６３８４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
実施形態は、薄型で、オフ電流の低減に優れた抵抗変化メモリのダイオード素子を提案する。
【課題を解決するための手段】
【０００８】
実施形態によれば、抵抗変化メモリは、半導体基板上に複数の第１の配線が相互に平行配置された第１の配線層と、前記第１の配線層とは離間して設けられ、前記第１の配線と交差するように複数の第２の配線が相互に平行配置された第２の配線層と、前記複数の第１の配線と前記複数の第２の配線との交差部分にそれぞれ配置される複数のメモリセル部とを備え、前記複数のメモリセル部の各々は、抵抗値の異なる状態をデータとして記憶する抵抗変化素子と非オーミック性を有するダイオード素子とを積層して構成され、前記ダイオード素子は、前記第１の配線層側から順に、第１の導電型の半導体層、第２の導電型の半導体層、第１の導電型の半導体層を積層して構成され、前記第２の導電型の半導体層中のドーパント不純物の面密度は、前記２つの第１の導電型の半導体層のドーパント不純物の面密度の総計よりも大きく、かつ、前記第２の導電型の半導体層を構成する材料のバンド間トンネル電流の閾値電界に対応する電束数の面密度の２倍よりも小さい。
【０００９】
ここで、前記バンド間トンネル電流の閾値電界は、前記第２の導電型の半導体層を構成する材料のバンドギャップを電位障壁と考えたときのFowler-Nordheim（ＦＮ）トンネリング電流の理論式において、電流密度が１×１０−１０（Ａ／ｃｍ２）に達するときの電界として定義する。また、前記電束数の面密度とは、前記第２の導電型の半導体層を構成する材料の誘電率εと電界Ｅとの積で定義される電束密度εＥを電荷素量ｑで割った量（＝εＥ／ｑ）と定義する。
【図面の簡単な説明】
【００１０】
【図１】クロスポイント構造のメモリセルアレイの回路図。
【図２】パンチスルー・ダイオードに関する説明図。
【図３】ｐｎｐ型ダイオード素子に関する説明図。
【図４】ドーパント不純物濃度と各層の厚さを定義する模式図。
【図５】中央部のｐ層の不純物濃度を変化させたときの電流−電圧特性を示す図。
【図６】選択電流Ｊ（Ｖ）と半選択電流Ｊ（Ｖ／２）を中央部のｐ層の不純物濃度Ｎｐの関数として示す図。
【図７】両端部のｎ層の不純物濃度を変化させたときの電流−電圧特性を示す図。
【図８Ａ】外部電界を印加したときの電界分布を示す図。
【図８Ｂ】外部電界を印加したときのポテンシャル分布を示す図。
【図９】中央部のｐ層の不純物濃度の最適範囲を決める方法を示す図。
【図１０】カソード端の電位障壁高さがゼロになる状態を決めるために用いる、電界と距離との関係を示す図。
【図１１】外部電界と中央部のｐ層の不純物面密度の最適範囲との関係を示す図。
【図１２】ｐ層とｎ層の不純物濃度の依存性を説明する図。
【図１３】Ｊ（Ｖ／２）のｐ層及びｎ層の不純物濃度依存性を示す図。
【図１４】改善係数ＦＢのｐ層及びｎ層の不純物濃度依存性を示す図。
【図１５】バンド間トンネル電流の定義及び計算方法を示す図。
【図１６】第１の実施形態のメモリセルアレイの構成を示す斜視図。
【図１７】第１の実施形態のメモリセル部の構成を示す断面図。
【図１８】第２の実施形態のメモリセル部の構成を示す断面図。
【図１９】第３の実施形態のメモリセル部の構成を示す断面図。
【図２０】第４の実施形態のメモリセル部の構成を示す断面図。
【図２１】第５の実施形態のメモリセル部の構成を示す断面図。
【図２２】第６の実施形態のメモリセル部の構成を示す断面図。
【図２３】第７の実施形態のメモリセル部の構成を示す断面図。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら実施形態を説明する。
【００１２】
（抵抗変化メモリ）
図１に抵抗変化メモリのメモリセルアレイの例を示す。
【００１３】
抵抗変化メモリのメモリセルアレイは、クロスポイント構造を有する。
【００１４】
抵抗変化メモリとは、抵抗変化素子を記録媒体とする半導体メモリのことである。ここで、抵抗変化素子とは、電圧、電流、熱又は化学エネルギーなどにより抵抗値が変化する素子のことであり、相変化素子を含む。ＲｅＲＡＭ（Resistive Random Access Memory）は、抵抗変化メモリの１つであり、抵抗変化素子として金属酸化物を用いる。
【００１５】
クロスポイント構造のメモリセルアレイでは、ワード線とビット線の交点に、抵抗変化素子とダイオード素子(セル選択の機能を持つ非オーミック素子）とが直列接続される。
【００１６】
クロスポイント構造のメモリセルアレイに電圧を印加して抵抗値を読み出すとき、選択セルのワード線（ＷＬ２）に電位Ｖ、選択セルのビット線（ＢＬ２）に電位ゼロを印加する。また、それ以外のワード線及びビット線には電位Ｖ／２を印加する。
【００１７】
このようにすれば、選択されたメモリセルの両端の電圧はＶとなり、それ以外のセルの両端の電圧はＶ／２又はゼロである。電圧Ｖ／２が印加されたメモリセルを「半選択状態」、また、ゼロ電圧が印加されたメモリセルを「非選択状態」にあると言う。
【００１８】
図１から明らかなように、半選択状態でメモリセルを流れる電流を抑制し、選択状態のメモリセルを流れる電流との比率を大きくすることが、クロスポイント構造のメモリセルアレイにとって必須である。そのためには、抵抗変化素子に直列接続されるダイオード素子のオン電流(選択状態のときに流れる電流)とオフ電流(半選択状態のときに流れる電流)との比率が大きいことが必要となる。
【００１９】
さて、最近の抵抗変化メモリの研究開発では、抵抗変化素子の信頼性を向上させる観点から、抵抗変化素子をユニポーラ動作させるよりもバイポーラ動作させる例が多い。ここで、ユニポーラ動作とは、抵抗変化素子のセット/リセットを行う際に同一極性の電圧を印加する動作方式を言う。また、バイポーラ動作とは、抵抗変化素子のセット/リセットを行う際に異なる極性の電圧を印加する動作方式のことを言う。
【００２０】
ユニポーラ動作では、リセット動作を熱的な過程で行うために信頼性上の問題が生じ易い。一方、バイポーラ動作では、素子中のイオンの動きで抵抗変化を実現するので信頼性の問題は少ないが、両極性の電源を準備しなければならないという煩雑さがある。また、抵抗変化素子に直列接続されるダイオード素子は、プラスとマイナスの両方の極性の電圧印加においてメモリセルの選択機能を有するように、両極性の電圧印加に対して非オーミックで対称な電流−電圧特性を示すことが必要となる。
【００２１】
バイポーラ動作を可能にするダイオード素子の１つの技術候補は、ｎ／ｐ／ｎ又はｐ／ｎ／ｐの半導体積層構造を持つパンチスルー・ダイオードである。しかし、従来のパンチスルー・ダイオードは、各層の厚さが大きく、ゼロバイアス又は低電圧下で素子の一部に中性領域を残し、高電圧下で全ての層が完全に空乏化する、という動作方式を有する。
【００２２】
そこで、実施形態では、パンチスルー・ダイオードの各層を薄くし、ゼロバイアス又は低電圧下でも全ての層が完全に空乏化する（空乏層のみが存在し、中性領域が存在しない)構造を前提とする。これにより、薄膜化され、抵抗変化メモリの三次元化に適したダイオード素子を実現できる。
【００２３】
但し、パンチスルー・ダイオードにおいて、ゼロバイアス又は低電圧下でも全ての層が完全に空乏化することになると、抵抗変化メモリのダイオード素子として要求されるメモリセルの選択機能に支障をきたす。即ち、この場合、オフ電流(半選択状態のメモリセルに流れるリーク電流)が大きくなる。
【００２４】
これに対しては、ｎｐｎ型ダイオード素子では中央部のｐ層のドーパント不純物濃度を適切に選ぶこと、ｐｎｐ型ダイオード素子では中央部のｎ層のドーパント不純物濃度を適切に選ぶことによって、オフ電流の低減を図る。具体的なドーパント不純物濃度及びその根拠については、後述する。
【００２５】
以上より、抵抗変化メモリの微細化及び特性向上を図ることができる。
【００２６】
（原理）
最初に、メモリセル中のダイオード素子(パンチスルー・ダイオード)について図２を用いて説明する。
【００２７】
図２の（ａ）は、メモリセルの等価回路であり、抵抗変化素子７０と非オーミック電気伝導特性を有するダイオード素子５０とが直列に接続されていることを示している。図２の（ｂ）は、メモリセルの断面図である。ワード線（第１の配線層）として機能する下側電極１０の上に、ｎ型半導体層２０、ｐ型半導体層３０及びｎ型半導体層４０を順に積層することによりダイオード素子５０が形成されている。また、ダイオード素子５０の上には中間電極６０が配置され、その上に抵抗変化素子（可変抵抗膜）７０が配置され、更にその上にビット線（第２の配線層）として機能する上側電極８０が配置されている。
【００２８】
尚、ｎ型半導体層２０、ｐ型半導体層３０、ｎ型半導体層４０からなる積層膜（ｎｐｎ構造）は、図３に示したように、ｐ型半導体層２５、ｎ型半導体層３５、ｐ型半導体層４５からなる積層膜（ｐｎｐ構造）に置き換えても構わない。
【００２９】
また、上記の構造の中で中間電極６０は省略される場合がある。また、ｎ型半導体層とｐ型半導体層の間のドーパント不純物拡散を抑制するために、それらの層の間に、拡散抑制を目的とした薄膜を挿入する場合がある。さらにまた、半導体層と電極との間に反応防止のための薄膜を挿入しても構わない。
【００３０】
このようなダイオード構造を用いてオフ電流(半選択状態の電流)を抑制するためには、第一に、半選択状態でカソード端（キャリア注入端）に電位障壁が存在すること、第二に、半選択状態において、ダイオード内の最大電界が半導体バンド間トンネル電流の閾値電界以下になっていること、が必要である。これらの条件は、ダイオード内の各半導体層のドーパント不純物濃度を以下のように設定することで実現できる。
【００３１】
尚、以下の例では、ｎｐｎ構造を取り上げるが、ｐｎｐ構造でもドーパント不純物のｎ型とｐ型を入れ替えるだけで同様の議論が可能である。
【００３２】
図４は、ｎｐｎ構造のダイオードにおいて、各半導体層のドーパント不純物濃度と厚さ（下側電極と上側電極とを結ぶ方向の厚さ）を定義するための模式図である。
【００３３】
ｎ層（例えば、ｎ型シリコン層）及びｐ層（例えば、ｐ型シリコン層）のドーパント不純物濃度（単位:ｃｍ−３）をそれぞれＮｎ、Ｎｐと定義する。また、ｎ層及びｐ層の厚さ（単位:ｃｍ）をそれぞれＤｎ、Ｄｐと定義する。尚、ＮｎとＮｐは、それぞれドーパント不純物が作るイオン化したドナー密度及びイオン化したアクセプタ密度に対応する。
【００３４】
次に、ｎｐｎ構造のダイオードにおいて、ｐ層の不純物濃度Ｎｐを変化させたときの電流−電圧特性(シミュレーション結果)を図５に示す。
【００３５】
このシミュレーションでは、図４で定義した他の量は、Ｎｎ＝１×１０１６ｃｍ−３、Ｄｐ＝１０ｎｍ、Ｄｎ＝２０ｎｍとなっている。
【００３６】
図５の電流−電圧(Ｊ−Ｖ)特性から分かるように、ｐ型不純物濃度を大きくすると、ダイオードの電流(拡散電流)が発生する位置が高電圧側にシフトしていく。これは、ｐ層の不純物濃度を大きくすることで、ｎｐｎ構造の中央部のｐ層の電位障壁が高くなり、拡散電流が低減することに対応する。
【００３７】
ところが、ｐ層の不純物濃度をある程度以上に大きくすると、拡散電流に比べて電圧に対する増加率が小さい電流成分(バンド間トンネル電流)が発生し始める。
【００３８】
以上のことから、拡散電流の低減とバンド間トンネル電流の増加の両者を最適化し、半選択状態におけるオフ電流を最小にするｐ層の不純物濃度が存在することが分かる。
【００３９】
図６は、半選択状態でダイオードにかかる電圧を、Ｖ／２＝２．５(Ｖ)とし、半選択電流Ｊ（Ｖ／２）をｐ型不純物濃度Ｎｐの関数として抽出した結果である。
【００４０】
図６から分かるように、Ｎｐ＝８．６×１０１８ｃｍ−３までは、ドーパント不純物濃度の増加と共に半選択電流Ｊ（Ｖ／２）が減少するが、それよりもドーパント不純物濃度を増加させると、反って、半選択電流Ｊ（Ｖ／２）が増加してしまう。即ち、ｐ層のドーパント不純物濃度の最適値は、カソード端（電子注入端）の電位障壁の増大による拡散電流の減少と、アノード側（電子放出側）の局所電界増大によるバンド間トンネル電流（ＢＴＢＴ電流）の発生との兼ね合いで決まる。
【００４１】
図６には、Ｖ＝５（Ｖ）におけるオン電流の挙動も併せて示す。
【００４２】
オン電流は、中央部のｐ層の不純物濃度を大きくすると単調に減少していくが、オフ電流の最適領域におけるオン電流は、１０５Ａ／ｃｍ２を超えている。通常の抵抗変化素子のセット/リセット動作は、１０５Ａ／ｃｍ２程度の電流密度（少なくとも１０４ Ａ／ｃｍ２以上の電流密度）で問題なく実施できるので、最適なｐ層の不純物濃度は、オフ電流（半選択状態のときに流れる電流）を最小にすることを主眼にして決めればよい。
【００４３】
次に、ｎ層のドーパント不純物濃度を変化させたときの電流−電圧特性を図７に示す。ｎ層の不純物濃度の増加は、カソード端の電位障壁を下げる働きをするので拡散電流が増加していく。一方、アノード側の電界は変わらないので、バンド間トンネル電流は一定である。そして、この拡散電流成分の増加が半選択状態の電圧領域（電圧:Ｖ／２）まで及ぶとオフ電流の増加を引き起こす。
【００４４】
従って、ｎ層のドーパント不純物濃度の増加は、一方ではオン電流の増大というメリットがあるものの、他方では拡散電流の増加がオフ電流(半選択状態のときに流れる電流)に影響を与えない程度に留めるべきである。
【００４５】
以上のことから、ｐ層及びｎ層のドーパント不純物濃度の最適設計に関する方針を定めることができる。以下では、各層のドーパント不純物濃度を定量的に導出するために簡単な１次元モデルに基づいた計算を試みる。
【００４６】
（中央部のｐ層のドーパント不純物濃度の最適範囲）
図８Ａは、ｎｐｎ構造のダイオードにおいて、外部電界Ｅｅｘｔを印加したときの電界分布の一例を示している。また、図８Ｂは、ｎｐｎ構造のダイオードにおいて、外部電界Ｅｅｘｔを印加したときのポテンシャル分布の一例を示している。
【００４７】
これらの図においては、ｐ層の中心点を位置座標の原点に取っている。
【００４８】
図４で定義したｎ層及びｐ層の不純物濃度と厚さを表す記号を用いると、ｐ層における電界は、
【数１】
2012064669.tif 000003
【００４９】
で表される。
【００５０】
ここで、εsiは、シリコンの誘電率であり、ｑは、電荷素量である。また、カソード側（電子の注入側）のｎ層における電界は、中央部のｐ層とカソード側のｎ層との境界面における最小電界Ｅmin＝Ｅ（−Ｄｐ／２）を用いて、
【数２】
2012064669.tif 000004
【００５１】
で表される。
【００５２】
同様にして、アノード側（電子の放出側）のｎ層における電界は、中央部のｐ層とアノード側ｎ層との境界面における最大電界Ｅmax＝Ｅ（Ｄｐ／２）を用いて、
【数３】
2012064669.tif 000005
【００５３】
で表される。
【００５４】
これらの数式に基づいて、ｐ層の最適不純物濃度Ｎｐを定式化する。
【００５５】
図９に示すように、半選択状態に相当する外部電界Ｅｅｘｔが存在する状況下で、Ｎｐの最適範囲は、第一に、カソード端に電位障壁が存在すること、第二に、アノード側の電界がバンド間トンネル電流の発生閾値以下であること、という２つの条件を同時に満たす範囲として決められる。
【００５６】
まず、カソード端に電位障壁が存在すること、という第一の条件について考察する。
【００５７】
この条件によるＮｐの最適範囲の境界値（下限）は、カソード側の電位障壁高さがゼロになる状態から決められる。これは、図１０に示すように、電界と距離の関係図において三角形Ｔ１，Ｔ２，Ｔ３の面積の代数和がゼロになる条件に相当する。
【００５８】
本実施形態では、ｐ層のドーパント不純物濃度がｎ層のドーパント不純物濃度に比べて高くなっている。そのため、図１０ではｘ＞−Ｄｐ／２で直線の傾きが大きい。したがって、三角形Ｔ３の面積は、三角形Ｔ１，Ｔ２の面積に比べて小さいとみなせる。
【００５９】
そこで、カソード側の電位障壁高さがゼロになる条件は、三角形Ｔ１，Ｔ２の面積の代数和がゼロになる条件で近似することができる。この条件は、距離座標（−Ｄｐ／２−Ｄｎ／２）における電界がゼロになることと等価であるから、上記（２）式より、
【数４】
2012064669.tif 000006
【００６０】
となる。即ち、Ｎｐの最適範囲の境界値（下限）に対して定式化すると、
【数５】
2012064669.tif 000007
【００６１】
が成り立つ。
【００６２】
次に、アノード側の電界がバンド間トンネル電流の発生閾値以下であること、という第二の条件を具体的に求めることにする。
【００６３】
上記（１）式において、ｘ＝Ｄｐ／２と置いたときに、（ｎ層とｐ層の境界で）最大電界が得られることに留意すれば、この最大電界がバンド間トンネル電流の閾値電界Ｅｔｈと一致するか小さいこと、即ち、
【数６】
2012064669.tif 000008
【００６４】
となることがＮｐの最適範囲の上限を与える。
【００６５】
以上の（５）式及び（６）式の結果をまとめると、ｐ層の不純物面密度ＮｐＤｐの最適範囲は、
【数７】
2012064669.tif 000009
【００６６】
で与えられる。
【００６７】
ここで注意しなければならないのは、（７）式のＮｐＤｐの最適範囲は、半選択状態でダイオード素子に印加される外部電界Ｅｅｘｔの関数になっているという点である。実際には、ダイオード素子は、抵抗変化素子と直列に接続されているので、抵抗変化素子の抵抗値とダイオード素子のインピーダンスとの兼ね合いによって外部電界Ｅｅｘｔの値が異なってくる。
【００６８】
そこで、以下では、ダイオード素子のインピーダンスと比べて、抵抗変化素子の抵抗値が高い極限と、抵抗変化素子の抵抗値が低い極限の２つの場合に分けて考える。
【００６９】
まず、抵抗変化素子の抵抗値がダイオード素子のインピーダンスに比べて十分に高い場合、半選択状態においてメモリセルにかかる電圧は、ほとんどが抵抗変化素子にかかるので、ダイオード素子にかかる電圧は小さく、ダイオード素子に印加される電界は弱い。従って、（７）式において、Ｅｅｘｔ＝０と置くと、
【数８】
2012064669.tif 000010
【００７０】
が成り立つことが要請される。
【００７１】
次に、抵抗変化素子の抵抗値がダイオード素子のインピーダンスに比べて十分に低い場合、図１１から分かるように、ダイオードに対する外部電界Ｅｅｘｔを大きくし過ぎると半選択状態のリーク電流を低減できる最適なＮｐＤｐの範囲が無くなってしまう。逆に、半選択状態のリーク電流の最適化が実現可能なＥｅｘｔの最大値Ｅｅｘｔ，ｍａｘは、（７）式で表されるＮｐＤｐの上限／下限が等しくなる場合の電界であるから、
【数９】
2012064669.tif 000011
【００７２】
となる。この最大外部電界に対応するＮｐＤｐの最適値は、
【数１０】
2012064669.tif 000012
【００７３】
である。
【００７４】
図１１から分かるように、（１０）式の状態では、外部電界Ｅｅｘｔによらずに（０≦Ｅｅｘｔ≦Ｅｅｘｔ，ｍａｘ）、ＮｐＤｐは、常に最適状態を保つことができる。即ち、（１０）式は、抵抗変化素子の抵抗値に依存せずに半選択状態のリーク電流を必ず低減できる条件を表している。但し、（１０）式は、ただ１つのＮｐＤｐの値でしかないので、最適条件の範囲としては狭い。
【００７５】
それでは、実際のメモリセル動作ではどのように対処すればよいかを考える。
【００７６】
メモリセル動作においては、最適範囲がただ１点だけの（９）式の電界Ｅｅｘｔ，ｍａｘで動作を行うことはあり得ない。実際には、０．８×Ｅｅｘｔ，ｍａｘ程度まで電界の緩和を行い、余裕を持ってメモリセル中のダイオード素子を動作させるべきであろう。このように動作電界を下げれば、ＮｐＤｐの最適範囲は広がる。
【００７７】
実際、外部電界が０．８×Ｅｅｘｔ，ｍａｘであることを想定すれば、ＮｐＤｐの範囲は、（１０）式の値から±２０％の範囲内であればよい。この範囲内にＮｐＤｐが来るようにダイオード素子を設計すれば、広範な抵抗範囲の抵抗変化素子に対応することができ、セル選択性の高いメモリセルアレイ動作を行える。
【００７８】
（ダイオード両端に位置するｎ層のドーパント不純物濃度の最適範囲）
実施形態のダイオードは、素子高さを抑制するために、例えば、図４において、電極とｐ型半導体層との間でじかに電気力線が走るような「完全空乏化」状態を想定している。そのため、ｎ型半導体層のドーパント不純物濃度は高くする必要がなく、その下限はゼロであると言ってよい。
【００７９】
一方、ｎ型半導体層のドーパント不純物濃度の上限は、以下の２つの考え方から導出することができる。１つの考え方は、実施形態のダイオードを完全空乏化状態で使うことから要請される条件である。ゼロバイアスの状態において、ｎ型半導体層及びｐ型半導体層が完全空乏化されるか、又は、ｎ型半導体層及びｐ型半導体層内に中性領域が存在するか否かの境目は、以下の条件から決まる。すなわち、ｐ型半導体層のドーパント不純物から出ている電気力線が２つのｎ型半導体層内で過不足なく終端することである。即ち、
【数１１】
2012064669.tif 000013
【００８０】
となることである。
【００８１】
尚、これよりもｎ型半導体層のドーパント濃度が濃いと完全空乏化にはならず、ｎ型半導体層内に中性領域が発生する。従って、２つのｎ型半導体層のドーパント不純物面密度の総計（２ＮｐＤｐ）の上限と下限に関して、
【数１２】
2012064669.tif 000014
【００８２】
という条件を要請する必要がある。
【００８３】
また、もうひとつの考え方は、カソード側のｎ型半導体層のドーパント濃度を高くした結果としてカソード端の電位障壁がゼロになることが、ｎ型半導体層のドーパント濃度の上限を決めるというものである。但し、この条件は、既に、上記（４）式に含まれているので、ｐ型半導体層の不純物濃度の最適範囲の定式化に含有されている。
【００８４】
（ｐ層とｎ層の不純物濃度の相対関係）
ｐ層の不純物濃度とｎ層の不純物濃度をそれぞれ独立に変化させた場合、両者がどのような関係にあるときに抵抗変化メモリのセレクタとして最も良い特性が得られるかについてまとめた。
【００８５】
図１２の（ａ）に示すように、シミュレーションの対象となるダイオード素子は、ｎ型半導体層（２５ｎｍ）、ｐ型半導体層（２５ｎｍ）、ｎ型半導体層（２５ｎｍ）を有するｎｐｎ構造のパンチスルー・ダイオードとする。ｐ層の不純物濃度とｎ層の不純物濃度をそれぞれ広い範囲で変化させてシミュレーションを行った結果、同図（ｂ）に示すように、範囲Ｓにおける関係を満たしているとき、抵抗変化メモリのセレクタとして最も良い特性を得ることができた。尚、温度は、３００Ｋ（絶対温度）である。
【００８６】
図１３は、Ｊ（Ｖ／２）のｐ層及びｎ層の不純物濃度の依存性を定量的に示している。ここで、Ｊ（Ｖ／２）は、ダイオード素子（半選択状態）にＶ／２が印加されているときの電流（半選択電流）のことである。同図から明らかなように、ｐ層の不純物濃度Ｎｐを１０１８ｃｍ−３台とし、ｎ層の不純物濃度Ｎｎを１０１７ｃｍ−３程度以下にすると最も良い特性が得られる。
【００８７】
図１４は、改善係数（Benefit Factor）ＦＢのｐ層及びｎ層の不純物濃度の依存性を示している。ここで、ＦＢは、｛Ｊ（Ｖ）／１０５（Ａ／ｃｍ２）｝×｛１（Ａ／ｃｍ２）／Ｊ（Ｖ／２）｝で定義される。Ｊ（Ｖ）は、ダイオード素子（選択状態）にＶが印加されているときの電流（選択電流）のことである。同図から明らかなように、例えば、ｐ層の不純物濃度Ｎｐが１０１８ｃｍ−３台で、ｎ層の不純物濃度Ｎｎが１×１０１７ｃｍ−３程度以下の場合に、オン電流（選択電流）とオフ電流（半選択電流）の両方を考慮して最大のメリットが得られる。
【００８８】
（ｐ層とｎ層の不純物濃度の最適範囲のまとめ）
以上の考察をまとめると、ｐ層とｎ層のドーパント不純物面密度の最適範囲は、次のいずれかを採用すればよい。ひとつは、（８）式と（１２）式とが同時に成り立つようにすることである。もう１つは、（１０）式において±２０％程度のマージンを持つ範囲と（１２）式とが同時に成り立つようにすることである。
【００８９】
前者の条件は、抵抗変化素子の抵抗値がダイオード素子のインピーダンスよりも十分に大きい場合に適用できる。また、後者の条件は、抵抗変化素子の抵抗値に関わらずに適用できるが、ｐ層とｎ層のドーパント不純物面密度の最適範囲は、前者の条件よりも狭く設定されることになる。
【００９０】
（バンド間トンネル電流の閾値電界の導出方法）
これまでの記載の中で、バンド間トンネル電流の閾値電界Ｅｔｈがｐ層の不純物面密度を決めるための重要なパラメータとして使われている。そのため、閾値電界Ｅｔｈの決め方を定義しておくことが必要となる。
【００９１】
バンド間トンネル電流は、物理的には半導体のバンドギャップ中を電子(又は正孔)がトンネリングで伝導するものであるから、Fowler-Nordheim(ＦＮ)トンネリング電流の定式化でその大きさを見積もることができる。ここでは、１つの例として、ＦＮトンネリング電流の定式化を基にして閾値電界を見積もった例を示す。
【００９２】
ＦＮトンネリング電流は、
【数１３】
2012064669.tif 000015
【００９３】
と表される。
【００９４】
ここで、Ａ＝１．５４×１０６（ＶＡ／ｃｍ２），Ｂ＝６８．３（Ｖ−１／２ｃｍ−１），ｍｅｆｆ＝０．４２（電子質量で規格化した値）という公知の数値を用いた。
【００９５】
半導体層がＳｉの場合、バリアハイトをＳｉのバンドギャップ（１．１２ｅＶ）とすればよい。このようにして計算したバンド間トンネル電流を図１５に示す。この図には、参考までにＭＯＳキャパシタの絶縁層（ＳｉＯ２）に流れるＦＮトンネリング電流の実測例も掲載した。同図から分かるように、リーク電流として実測できるのは、試験用の典型的な試料面積では、１０−１１（Ａ／ｃｍ２）程度が限界である。このことを考慮し、それよりも1桁大きい電流である１０−１０（Ａ／ｃｍ２）の電流を、バンド間トンネル電流の閾値電界を決める基準電流値として選択した。
【００９６】
この基準の下で、Ｓｉバンドギャップに対するＦＮトンネリング電流の計算から、Ｓｉのバンド間トンネル電流の閾値電界としてＥｔｈ＝１．４（ＭＶ／ｃｍ）が得られた。尚、ダイオード素子にＳｉ以外の半導体材料を用いた場合でも、各半導体材料のバンドギャップを用い、同様の方法によってバンド間トンネル電流の閾値電界を見積もることができる。
【００９７】
（実施状況の検証方法について）
実施形態は、抵抗変化メモリにおけるダイオード素子のｎ型半導体層及びｐ型半導体層に含まれるドーパント不純物の面密度を規定したものである。一方、実施形態に係わるデバイスの実施状況を検証するのに用いられる各種物理分析では、ドーパント不純物の体積密度を測定することが多い。そのため、それらの方法でｎ型半導体層及びｐ型半導体層に含まれるドーパント不純物の体積密度の分布（深さ方向の分布又は素子高さ方向の分布）を測定した後に、深さ方向の積分を行うことでドーパント不純物の面密度を算出することができる。
【００９８】
ドーパント不純物の体積密度を測定する方法の１つはＳＩＭＳ(Secondary Ion Mass Spectrometry)である。この方法は、元素の検出濃度範囲が広く、高感度の評価ができる点に特徴がある。しかし、一方では、分析領域として広い面積（通常、数μｍ角程度）が必要なので、数十ｎｍ程度の寸法を有する微細なメモリセルアレイでドーパント不純物濃度の分布を直接測定するのは難しい。
【００９９】
これに対して、走査型拡がり抵抗顕微鏡（Scanning Spreading Resistance Microscopy, ＳＳＲＭ）という方法がある。この方法はＡＦＭ（Atomic Force Microscopy）の制御技術を用いて探針で試料表面を走査するが、その際に探針にバイアス電圧を印加し、探針を流れる電流を計測することで局所的な「広がり抵抗」を評価するものである。
【０１００】
広がり抵抗は、ドーパント不純物濃度と対応しているので、半導体試料のドーパント不純物濃度の分布を測定することができる。広がり抵抗とドーパント不純物濃度との関係は、例えば、広い面積のテスト試料を作製し、ＳＩＭＳ測定結果との対応をとっておく方法で校正できる。
【０１０１】
ＳＳＲＭでは、半導体中のドーパント不純物濃度として、１０１４〜１０２０ｃｍ−３程度の範囲までの計測が可能である。また、測定の分解能は、３ｎｍと高いので、抵抗変化メモリのメモリセルアレイ内部のドーパント不純物濃度分布を評価する方法として使うことができる。
【０１０２】
尚、ＳＳＲＭでは、ｐ型半導体とｎ型半導体の区別がつかないのに対して、走査型容量顕微鏡（Scanning Capacitance Microscopy, ＳＣＭ）では、容量変化を基にしてｐ型半導体とｎ型半導体の区別がつく。従って、ＳＳＲＭとＳＣＭを併用することにより、実施形態に係わるデバイスの実施状況を検証することができる。
【０１０３】
（ダイオード両端の電極に関して）
実施形態は、ダイオード素子の構成に特徴があるので、その両端の電極としては導電性材料を幅広く用いることができる。そのため、ダイオード素子の両端の電極材料の組み合わせとして、金属層／金属層、金属層／半導体層、半導体層／半導体層など、様々な場合を想定することができる。
【０１０４】
尚、ここでの金属層とは、電気伝導に寄与する自由電子を持った材料を備える導電層のことを広く意味する。従って、金属層としては、単体金属元素以外に、金属窒化物、金属珪化物、金属炭化物など導電性を有するものを幅広く用いることができる。
【０１０５】
また、電極に用いる半導体層としては、Ｓｉ，Ｇｅなどの単体元素半導体、及び、ＧａＮなどの化合物半導体を広く用いることができる。勿論、導電性を増すために、半導体にドーパント不純物を添加したものも、実施形態に係わるデバイスの電極として使用可能である。
【０１０６】
（抵抗変化素子の動作モードに関して）
実施形態のダイオード素子は、主として、これに直列接続される抵抗変化素子がバイポーラ動作をすることを想定したものである。そのため、実施形態のダイオード素子では、順方向と逆方向とで、電流−電圧特性が互いに対称になるように構成している。しかし、実施形態のダイオード素子の適用範囲は、抵抗変化素子がバイポーラ動作をする場合に限らず、ユニポーラ動作をする場合にも拡張できることは言うまでもない。
【０１０７】
（実施形態）
これ以降は、図面を参照しつつ、実施形態のデバイス例について具体的に説明する。また、以下に説明する図面において、符号が一致するものは、同じものを示しているものとし、重複した説明を省略する。
【０１０８】
（第１の実施形態）
図１６は、第１の実施形態に係わる抵抗変化メモリのメモリセルアレイを示す斜視図である。図中の１は、Ｓｉ基板、２は、ＳｉＯ２層、３は、メモリセル部、１０は、下側電極（第１の配線）、８０は、上側電極（第２の配線）、１００は、第１の配線層、１０００は、第２の配線層を示している。
【０１０９】
Ｓｉ基板１上に、互いに平行に並んで同一方向に延びる複数の第１の配線１０が配置される。複数の第１の配線１０により第１の配線層１００が形成される。第１の配線層１００とは離間して、第１の配線層１００の複数の第１の配線１０と交差するように複数の第２の配線８０が配置される。複数の第２の配線８０により第２の配線層１０００が形成される。第１の配線層１００は、例えば、ワード線として機能し、第２の配線層１０００は、例えば、ビット線として機能する。
【０１１０】
複数の第１の配線１０と複数の第２の配線８０との交差部にそれぞれメモリセル部３が設けられている。メモリセル部３は、抵抗値の異なる複数の状態をデータとして記憶する抵抗変化素子と非オーミック性を有するダイオード素子との積層構造を備える。このようにメモリセルアレイは、下側電極（第１の配線）１０と上側電極（第２の配線）８０との間にメモリセル部３が挟まれたクロスポイント構造を有している。
【０１１１】
図１７は、第１の実施形態のメモリセル部の構成を示す断面図である。
【０１１２】
ワード線としての下側電極１０の上に、厚さ２５ｎｍでドーパント不純物濃度が１×１０１７ｃｍ−３のｎ型Ｓｉ層１２０、厚さ２５ｎｍでドーパント不純物濃度が３×１０１８ｃｍ−３のｐ型Ｓｉ層１３０、厚さ２５ｎｍでドーパント不純物濃度が１×１０１７ｃｍ−３のｎ型Ｓｉ層１４０が積層され、これらによりｎｐｎ構造のダイオード素子１５０が形成される。ダイオード素子１５０の上には中間電極６０が設けられ、その上に抵抗変化素子（可変抵抗膜）７０が設けられている。抵抗変化素子７０は、電圧、電流、熱又は化学エネルギーなどで抵抗を変化させることができ、抵抗値の異なる状態をデータとして記憶するものである。抵抗変化素子７０の上には、上側電極８０が配置される。
【０１１３】
この構造の場合、ｐ型半導体層のドーパント不純物濃度がＮｐ＝３×１０１８ｃｍ−３、ｐ型半導体層の膜厚がＤｐ＝２５ｎｍ、ｎ型半導体層のドーパント不純物濃度がＮｎ＝１×１０１７ｃｍ−３、ｎ型半導体層の膜厚がＤｎ＝２５ｎｍである。
【０１１４】
従って、ＮｎＤｎ＝２．５×１０１１ｃｍ−２、ＮｐＤｐ＝７．５×１０１２ｃｍ−２となり、また、Ｅｔｈ＝１．４（ＭＶ／ｃｍ）なので、２εＳｉＥｔｈ／ｑ＝１．８×１０１３ｃｍ−２となる。これは、（８）式及び（１２）式を満たしている。
【０１１５】
また、（１０）式の８０％に対応する面密度が７．３×１０１２ｃｍ−２、（１０）式の１２０％に対応する面密度が１．１×１０１３ｃｍ−２なので、ＮｐＤｐは、（１０）式の±２０％の範囲にも含まれている。
【０１１６】
次に、ダイオード素子１５０の上下に配置された電極について説明する。
【０１１７】
本実施形態では、ダイオード素子１５０の最下層のｎ型Ｓｉ層１２０に接する下側電極１０としてｎ＋型Ｓｉ（仕事関数約４ｅＶ）を使っている。ダイオード素子１５０の最下層と仕事関数が近い電極を用いることで、下側電極１０とｎ型Ｓｉ層１２０との間の電位障壁を小さくし、ダイオード素子のオン電流を増大させることができる。
【０１１８】
一方、ダイオード素子１５０の最上層のｎ型Ｓｉ層１４０に接する中間電極６０としては、ＴａＳｉＮを用いた。ここで、ＴａＳｉＮは、ｎチャネルＭＯＳＦＥＴのゲート電極としても用いられる材料であり、ｎ型Ｓｉ層１４０と仕事関数が近い。そのため、中間電極６０とｎ型Ｓｉ層１４０との間の電位障壁を小さくし、ダイオード素子１５０のオン電流を増大させることができる。
【０１１９】
尚、中間電極６０の材料としては、ＴａＳｉＮ以外に、他の材料を選んでも構わない。その際に、電極材料の仕事関数がｎ型Ｓｉ層の仕事関数と近くなるように注意する。そのような材料の例としては、Ｓｉ（ｎ＋ｐｏｌｙ−Ｓｉ），Ｈｆ，Ｚｒ，Ａｌ，Ｔｉ，Ｔａ，ＴａＳｉｘ，ＴａＣ，ＴａＮ，ＴｉＮ，ＨｆＳｉｘ，ＨｆＳｉＮなどが挙げられる。ここで、ｘは、０以外の任意の数であり、組成範囲を広く取れることを意味する。
【０１２０】
尚、本実施形態では、ダイオード素子１５０の上端と下端の電極を異なる材料で構成したが、プロセス及びコストの都合上、ダイオード素子１５０の上端と下端の電極を同じ材料で構成する場合も多い。
【０１２１】
本実施形態のダイオード素子の作製方法の主要部分について説明する。
【０１２２】
下側のｎ型Ｓｉ層１２０は、例えば、原材料ガスとしてモノシランを用いる５２０℃から６２０℃の温度範囲のＬＰＣＶＤ法で堆積する。このとき、ｎ型ドーパントのリンは、堆積工程の原材料ガスにホスフィンを含めることによって、その場(in-situ)でドープしてもよいし、又は、Ｓｉ層の堆積後にリンのイオン注入を行うことで形成してもよい。
【０１２３】
次に、ｐ型Ｓｉ層１３０は、例えば、原材料ガスとしてモノシランを用いる５２０℃から６２０℃の温度範囲のＬＰＣＶＤ法で堆積する。このとき、ｐ型ドーパントのボロンは、堆積工程にジボランを含めることによって、その場(in-situ)でドープしてもよいし、又は、Ｓｉ層の堆積後にボロンのイオン注入を行うことで形成してもよい。
【０１２４】
最後に、最上層のｎ型Ｓｉ層１４０の形成は、最下層のｎ型Ｓｉ層１２０の形成と同様の方法で行う。尚、ＬＰＣＶＤ法によるＳｉの堆積の代わりに、ＡＬＤ(atomic layer deposition)法を用いても構わない。その他、スパッタ法など、他の堆積方法を適宜用いることができる。
【０１２５】
このように本実施形態によれば、抵抗変化メモリのダイオード素子を、ｎ型Ｓｉ層１２０、ｐ型Ｓｉ層１３０、ｎ型Ｓｉ層１４０を順次積層したｎｐｎ構造としている。その際に、ｎ型Ｓｉ層１２０，１４０のドーパント不純物の面密度とｐ型Ｓｉ層１３０のドーパント不純物の面密度との関係を、（８）式と（１２）式を満たすように調整することによって、ダイオード素子１５０のオン電流とオフ電流の比を大きくとることができる。
【０１２６】
従って、クロスポイント構造のメモリセルアレイにおける抵抗変化素子の選択性に優れ、かつ、素子高さが抑制されたダイオード素子を実現することができる。そして、そのことによって、抵抗変化メモリのメモリセルアレイの微細化及び特性向上を図ることができる。
【０１２７】
（第２の実施形態）
図１８は、第２の実施形態のメモリセル部の構成を示す断面図である。  
このメモリセル部を構成要素とするメモリセルアレイは、第１の実施形態と同様に、図１６に示すようになる。
【０１２８】
この実施形態は、第１の実施形態に比べて、ダイオード素子の高さを抑え、その代わりに中央部のｐ型Ｓｉ層のドーパント不純物濃度を高くしたことに特徴を有する。
【０１２９】
ワード線としての下側電極１０の上に、厚さ２０ｎｍでドーパント不純物濃度が１×１０１７ｃｍ−３のｎ型Ｓｉ層２００、厚さ１０ｎｍでドーパント不純物濃度が８．６×１０１８ｃｍ−３のｐ型Ｓｉ層２１０、厚さ２０ｎｍでドーパント不純物濃度が１×１０１７ｃｍ−３のｎ型Ｓｉ層２２０が積層され、これらによりｎｐｎ構造のダイオード素子２３０が形成される。ダイオード素子２３０の上には中間電極６０が設けられ、その上に抵抗変化素子（抵抗変化膜）７０が設けられている。さらに、抵抗変化素子７０上には、上側電極８０が配置される。
【０１３０】
この構造の場合、ｐ型半導体層のドーパント不純物濃度がＮｐ＝８．６×１０１８ｃｍ−３、ｐ型半導体層の膜厚がＤｐ＝１０ｎｍ、ｎ型半導体層のドーパント不純物濃度がＮｎ＝１×１０１７ｃｍ−３、ｎ型半導体層の膜厚がＤｎ＝２０ｎｍである。
【０１３１】
従って、ＮｎＤｎ＝２×１０１１ｃｍ−２、ＮｐＤｐ＝８．６×１０１２ｃｍ−２となり、また、Ｅｔｈ＝１．４（ＭＶ／ｃｍ）なので、２εＳｉＥｔｈ／ｑ＝１．８×１０１３ｃｍ−２となる。これは、（８）式及び（１２）式を満たしている。
【０１３２】
また、（１０）式の８０％に対応する面密度が７．３×１０１２ｃｍ−２、（１０）式の１２０％に対応する面密度が１．１×１０１３ｃｍ−２なので、ＮｐＤｐは、（１０）式の±２０％の範囲にも含まれている。
【０１３３】
この実施形態は、第１の実施形態と比べて、クロスポイント構造のメモリセルアレイの高さを抑制できることに特徴を有する。このため、抵抗変化メモリのメモリセルアレイの線幅の縮小と併せて、この実施形態を実施すれば、メモリセルアレイのさらなる微細化によるビット密度向上を図ることができる。
【０１３４】
（第３の実施形態）
図１９は、第３の実施形態のメモリセル部の構成を示す断面図である。  
メモリセルアレイは、第１の実施形態と同様に、図１６に示すようになる。
【０１３５】
この実施形態は、第２の実施形態において、ｎｐｎ型ダイオード素子のｎ層とｐ層との間にドーパント不純物の拡散防止のための極薄絶縁膜を挟んだことに特徴を有する。この構造によれば、急峻なドーパント不純物の分布を作ることができ、クロスポイント構造のメモリセルアレイの高さの低減にさらに貢献することができる。
【０１３６】
ワード線としての下側電極１０の上に、厚さ２０ｎｍでドーパント不純物濃度が１×１０１６ｃｍ−３のｎ型Ｓｉ層３００、厚さ１ｎｍのシリコン窒化膜３１０、厚さ１０ｎｍでドーパント不純物濃度が８．６×１０１８ｃｍ−３のｐ型Ｓｉ層３２０、厚さ１ｎｍのシリコン窒化膜３３０、厚さ２０ｎｍでドーパント不純物濃度が１×１０１６ｃｍ−３のｎ型Ｓｉ層３４０が積層され、これらによりｎｐｎ構造のダイオード素子３５０が形成される。ダイオード素子３５０の上には中間電極６０が設けられ、その上に抵抗変化素子（抵抗変化膜）７０が設けられている。抵抗変化素子７０上には、上側電極８０が配置される。
【０１３７】
この構造の場合、ｐ型半導体層のドーパント不純物濃度がＮｐ＝８．６×１０１８ｃｍ−３、ｐ型半導体層の膜厚がＤｐ＝１０ｎｍ、ｎ型半導体層のドーパント不純物濃度がＮｎ＝１×１０１６ｃｍ−３、ｎ型半導体層の膜厚がＤｎ＝２０ｎｍである。
【０１３８】
従って、ＮｎＤｎ＝２×１０１０ｃｍ−２、ＮｐＤｐ＝８．６×１０１２ｃｍ−２となり、また、Ｅｔｈ＝１．４（ＭＶ／ｃｍ）なので、２εＳｉＥｔｈ／ｑ＝１．８×１０１３ｃｍ−２となる。これは、（８）式及び（１２）式を満たしている。
【０１３９】
また、（１０）式の８０％に対応する面密度が７．２×１０１２ｃｍ−２、（１０）式の１２０％に対応する面密度が１．１×１０１３ｃｍ−２なので、ＮｐＤｐは、（１０）式の±２０％の範囲にも含まれている。
【０１４０】
本実施形態のダイオード素子の作製方法に関して補足する。
【０１４１】
極薄シリコン窒化膜は、ＬＰＣＶＤ又はＡＬＤで形成する方法の他、既に堆積したＳｉ層の表面にプラズマ窒化を行うことによっても形成することができる。このようにして形成されるシリコン窒化膜の膜厚は、ダイオード素子のオン電流を劣化させないように設計することが必要であり、概ね１ｎｍ以下の膜厚であることが望ましい。また、このシリコン窒化膜は、必ずしも化学量論的組成を持つ必要はなく、例えば、Ｓｉリッチの組成を持つ窒化膜であっても構わない。
【０１４２】
（第４の実施形態）
図２０は、第４の実施形態のメモリセル部の構成を示す断面図である。  
メモリセルアレイは、第１の実施形態と同様に、図１６に示すようになる。
【０１４３】
この実施形態は、第２の実施形態において、ｎｐｎ型ダイオード素子の中央部のｐ層にフッ素を導入したことに特徴を有する。フッ素の導入は、ｐ型Ｓｉ層のドーパント不純物（ボロン）の拡散を抑制する働きをする。そのため、急峻なドーパント不純物の分布を作ることができ、クロスポイント構造のメモリセルアレイの高さの低減にさらに貢献することができる。
【０１４４】
ワード線としての下側電極１０の上に、厚さ２０ｎｍでドーパント不純物（リン）の濃度が１×１０１６ｃｍ−３のｎ型Ｓｉ層４００、厚さ１０ｎｍでドーパント不純物（ボロン）の濃度が８．６×１０１８ｃｍ−３で、フッ素（面密度５×１０１４ｃｍ−２）を含むｐ型Ｓｉ層４１０、厚さ２０ｎｍでドーパント不純物（リン）の濃度が１×１０１６ｃｍ−３のｎ型Ｓｉ層４２０が積層され、これらによりｎｐｎ構造のダイオード素子４５０が形成される。ダイオード素子４５０の上には中間電極６０が設けられ、その上に、抵抗変化素子（抵抗変化膜）７０が設けられている。抵抗変化素子７０上には、上側電極８０が配置される。
【０１４５】
この構造のダイオード素子の作製方法に関し、フッ素は、例えば、ｎｐｎ構造を形成した後に適切な深さ（Ｒｐ: Projected Range）を持つイオン注入によって導入することができる。導入されたフッ素は、ボロンの拡散を抑制するという観点から、主として、ｐ型Ｓｉ層に存在するのが望ましいが、ｎ型Ｓｉ層の領域までフッ素が拡散しても構わない。
【０１４６】
尚、フッ素導入量があまりにも多いと、メモリセル以外の場所にフッ素が拡散して、抵抗変化メモリの特性劣化を引き起こす可能性があるので、導入するフッ素の面密度は、概ね１×１０１３ｃｍ−２から１×１０１５ｃｍ−２までの範囲内とすることが望ましい。フッ素の体積密度としては、上記の面密度をｐ型Si層の厚さ、又はｎｐｎ構造の厚さで割った値となる。
【０１４７】
また、メモリセルアレイ以外の場所にフッ素が拡散することを防止するために、第一に、メモリセル部の側面にシリコン窒化膜を貼り付ける、第二に、ダイオード素子とその両端の電極との間にそれぞれ極薄シリコン窒化膜を堆積する、などの対策を施す。これにより、ダイオード素子（ｎｐｎ構造）以外の部分にフッ素が拡散するのを防止することができる。
【０１４８】
（第５の実施形態）
図２１は、第５の実施形態のメモリセル部の構成を示す断面図である。  
メモリセルアレイは、第１の実施形態と同様に、図１６に示すようになる。
【０１４９】
この実施形態は、ダイオード素子の２つのｎ層に炭素を導入したことに特徴を有する。炭素の導入によってｐ型Ｓｉ層に導入されたドーパント不純物（ボロン）がｎ型Ｓｉ層へ拡散し難くなる効果が得られ、急峻なドーパント不純物の分布を作ることができる。また、ｎ層に導入された炭素は、バンドギャップを広げる効果も持つので、バンド間トンネル電流を抑制することができる。従って、クロスポイント構造のメモリセルアレイの高さを低減すると共に、半選択状態におけるリーク電流を低減する効果が得られる。
【０１５０】
ワード線としての下側電極１０の上に、厚さ２０ｎｍでドーパント不純物濃度が１×１０１６ｃｍ−３であって面密度が５×１０１４ｃｍ−２の炭素を含むｎ型Ｓｉ層５００、厚さ１０ｎｍでドーパント不純物（ボロン）の濃度が８．６×１０１８ｃｍ−３のｐ型Ｓｉ層５１０、厚さ２０ｎｍでドーパント不純物濃度が１×１０１６ｃｍ−３であって面密度が５×１０１４ｃｍ−２の炭素を含むｎ型Ｓｉ層５２０が積層され、これらによりｎｐｎ構造のダイオード素子５５０が形成される。ダイオード素子５５０の上には中間電極６０が設けられ、その上に、抵抗変化素子（抵抗変化膜）７０が設けられている。さらに、抵抗変化素子７０上には、上側電極８０が配置される。
【０１５１】
この構造のダイオード素子の作製方法に関し、ｎ型Ｓｉ層への炭素の導入は、例えば、イオン注入によって行うことができる。導入する炭素の濃度は、０．１（Atomic％）〜２（Atomic％）の範囲にすべきである。とりわけ、ボロンの拡散を十分に抑えるためには、０．２（Atomic％）以上、即ち、体積密度で１×１０２０ｃｍ−３以上とするのが望ましく、また、炭素の導入によるＳｉ中の結晶欠陥を抑えるためには、１．５（Atomic％）以下とするのが望ましい。
【０１５２】
尚、炭素の導入は、ダイオード素子の２つのｎ型半導体層に対してそれぞれ行うことが望ましいが、いずれか１つのｎ型半導体層に対して行っても本実施形態における効果は、部分的にではあるが得ることができる。
【０１５３】
（第６の実施形態）
図２２は、第６の実施形態のメモリセル部の構成を示す断面図である。  
メモリセルアレイは、第１の実施形態と同様に、図１６に示すようになる。
【０１５４】
この実施形態は、ｎｐｎ型ダイオード素子の代わりに、ｐｎｐ型ダイオード素子を用いている点に特徴を有する。電極材料としては、一般に、仕事関数がシリコンの伝導帯に近いものよりも価電子帯に近いものが多い。そのため、電極と直接接合する半導体層がｐ型Ｓｉならば、ショットキー型の電位障壁ができ難く、ダイオード素子のオン電流を大きく取れるという利点が得られる。
【０１５５】
ワード線としての下側電極１０の上に、厚さ２０ｎｍでドーパント不純物濃度が１×１０１７ｃｍ−３のｐ型Ｓｉ層６００、厚さ１０ｎｍでドーパント不純物濃度が８．６×１０１８ｃｍ−３のｎ型Ｓｉ層６１０、厚さ２０ｎｍでドーパント不純物濃度が１×１０１７ｃｍ−３のｐ型Ｓｉ層６２０が積層され、これらによりｐｎｐ構造のダイオード素子６５０が形成される。ダイオード素子６５０の上には中間電極６３０が設けられ、その上に抵抗変化素子（抵抗変化膜）７０が設けられている。さらに、抵抗変化素子７０上には、上側電極８０が配置される。
【０１５６】
このダイオード素子６５０と整合性を持つ電極材料について説明を補足する。
【０１５７】
本実施形態では、ダイオード素子６５０の最下層のｐ型Ｓｉ層６００に接する下側電極１０としてｐ＋型Ｓｉ（仕事関数約５ｅＶ）を使っている。ダイオード素子６５０の最下層と仕事関数が近い電極を用いることで、下側電極１０とｐ型半導体層６００との間の電位障壁を小さくし、オン電流を増大させることができる。
【０１５８】
一方、ダイオード素子６５０の最上層のｐ型Ｓｉ層６２０に接する中間電極６３０としてはＲｕを用いた。Ｒｕは、ｐチャネルＭＯＳＦＥＴのゲート電極としても用いられる材料であり、ｐ型Ｓｉ層６２０と仕事関数が近い。そのため、中間電極６３０とｐ型半導体層６２０の間の電位障壁を小さくし、オン電流を増大させることができる。
【０１５９】
尚、中間電極６３０の材料としては、Ｒｕ以外に、ｐ型半導体の仕事関数に近い他の材料を用いても構わない。それらの材料例としては、Ｐｔ，Ｗ，Ｉｒ，ＩｒＯ２，ＲｕＯ２，Ｒｅ，ＴａＣ，ＴａＮ，Ｍｏ，ＭｏＮｘ，ＭｏＳｉｘ，ＴｉＮ，ＴｉＣ，ＴｉＳｉＮ，ＴｉＣＮ，Ｎｉ，ＮｉｘＳｉ，ＰｔＳｉｘ，ＷＣ，ＷＮ，ＷＳｉｘなどが挙げられる。ここで、ｘは、０以外の任意の数であり、組成範囲を広く取れることを意味する。
【０１６０】
尚、本実施形態では、ダイオード素子の上端と下端の電極を異なる材料で構成したが、プロセス及びコストの都合上、両者を同じ材料で構成する場合も多い。
【０１６１】
（第７の実施形態）
図２３は、第７の実施形態のメモリセル部の構成を示す断面図である。  
メモリセルアレイは、第１の実施形態と同様に、図１６に示すようになる。
【０１６２】
この実施形態は、ｎｐｎ型ダイオード素子において、２つのｎ型Ｓｉ層のドーパント不純物濃度が異なる点に特徴を有する。図８に示した電界分布から推察されるように、アノード側（電子注入側とは反対側）に位置するｎ型Ｓｉ層は、ドーパント不純物濃度が高いほど電界の減少率が大きくなるので、最大電界の領域幅を小さくすることができる。このことで、バンド間トンネル電流を抑制することができる。
【０１６３】
本実施形態のダイオード構造は、一方の電極をアノードとして使う頻度が高い場合に有効である。即ち、この構造は、抵抗変化素子に対する書き込み動作／データ読み出し動作の頻度は高いが、消去動作の頻度は低い場合などに有用な構造である。
【０１６４】
ワード線としての下側電極１０の上に、厚さ２０ｎｍでドーパント不純物濃度が３×１０１７ｃｍ−３のｎ型Ｓｉ層７００、厚さ１０ｎｍでドーパント不純物濃度が８．６×１０１８ｃｍ−３のｐ型Ｓｉ層７１０、厚さ２０ｎｍでドーパント不純物濃度が１×１０１７ｃｍ−３のｎ型Ｓｉ層７２０が積層され、これらによりｎｐｎ構造のダイオード素子７５０が形成される。ダイオード素子７５０の上には中間電極６０が設けられ、その上に抵抗変化素子（抵抗変化膜）７０が設けられている。さらに、抵抗変化素子７０上には、上側電極８０が配置される。
【０１６５】
（その他の留意事項）
本発明は、上述の実施形態に限定されるものではない。例えば、実施形態においては、半導体材料としてＳｉを用いた例を示したが、半導体材料は、必ずしもＳｉに限ることはない。Ｓｉの他に、Ｇｅ，ＧａＮなどの半導体、シリコンゲルマニウム，シリコンカーバイトなどの半導体材料を用いてもよい。
【０１６６】
さらに、半導体材料に対して、そのバンドギャップを変調するために他の元素を添加して用いてもよい。とりわけ、第５の実施形態に関しては、ｎ型シリコン層に炭素を添加する代わりに、中央部のｐ型シリコン層にＧｅを添加してもよい。なお、Ｇｅの添加は必ずしもｐ型シリコン層だけに限る必要はなく、ｐ型シリコン層とｎ型シリコン層の両方にＧｅが添加されていても構わない。
【０１６７】
また、ｎ型半導体のドーパント不純物としてリン、ｐ型半導体のドーパント不純物としてボロンを用いた例を示したが、ドーパント不純物は、必ずしも、リン又はボロンを用いる必要はない。例えば、半導体材料がＳｉの場合、ｎ型ドーパントには、砒素、アンチモンなどの材料を用いても構わないし、ｐ型ドーパント材料には、インジウムなどを用いても構わない。また、Ｓｉ以外の半導体材料の場合、それぞれの半導体材料において知られているドーパント元素を用いることができる。
【０１６８】
また、実施形態では、ｎ型半導体層中及びｐ型半導体層中のドーパント不純物の面密度が「（８）式かつ(１２）式)」又は「（１０）式から±２０％の範囲内かつ（１２）式」の関係を満たせばよい、ということであって、各層中のドーパント不純物の分布形状を規定するものではない。即ち、各層中のドーパント不純物の分布は、必ずしも均一である必要はなく、例えば、ガウス分布、補誤差関数分布又はその他の任意の分布であっても構わない。このことは、本発明の原理の説明から明らかである。
【０１６９】
また、「（８）式かつ(１２）式)」の関係を満たすとは、第２の導電型（例えば、ｐ型）の半導体層中のドーパント不純物の面密度ＮｐＤｐが、２つの第１の導電型（例えば、ｎ型）の半導体層のドーパント不純物の面密度の総計２ＮｎＤｎよりも大きく（（１２）式）、かつ、第２の導電型の半導体層を構成する材料のバンド間トンネル電流の閾値電界に対応する電束数の面密度（εＳｉ×Ｅｔｈ）／ｑの２倍よりも小さいこと（（８）式）である。
【０１７０】
また、「（１０）式から±２０％の範囲内かつ（１２）式」の関係を満たすとは、第２の導電型（例えば、ｐ型）の半導体層中のドーパント不純物の面密度ＮｐＤｐが、２つの第１の導電型（例えば、ｎ型）の半導体層のドーパント不純物の面密度の総計２ＮｎＤｎよりも大きく（（１２）式）、かつ、第２の導電型の半導体層を構成する材料のバンド間トンネル電流の閾値電界に対応する電束数の面密度（εＳｉ×Ｅｔｈ）／ｑと２つの第１の導電型の半導体層のドーパント不純物の面密度の総計２ＮｎＤｎの４分の１との和（（１０）式）の±２０％以内の範囲にあることである。
【０１７１】
また、実施形態では、図１６に示すように、クロスポイント構造のメモリセルアレイが１層の例について説明するが、複数のメモリセルアレイを積層して３次元構造のメモリセルアレイを構成することも可能である。また、実施形態は、メモリセルのダイオードの要素技術について示すものであり、メモリセルの接続方法には依存しない。従って、クロスポイント構造のメモリセルアレイに限らず、その他の構造のメモリセルアレイにも実施形態を適用することができる。
【０１７２】
さらに、ダイオード構造は、必ずしもバイポーラ型の抵抗変化素子に適用するだけとは限らない。例えば、ユニポーラ型の抵抗変化素子であっても、実施形態のダイオードを使用することができる。即ち、上述の実施形態は、ダイオード素子の構造に関するものであり、抵抗変化素子の方式に制約を加えるものではない。
【０１７３】
（むすび）
実施形態によれば、薄型で、オフ電流の低減に優れた抵抗変化メモリのダイオード素子を実現することができる。
【０１７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７５】
１…  Ｓｉ基板、  ２…  ＳｉＯ２膜、  ３…  メモリセル部、  １０…  下側電極（第１の配線）、  ２０，３５，４０…  ｎ型半導体層、  ２５，３０，４５…  ｐ型半導体層、  ５０…  ダイオード素子、  ６０，６３０…  中間電極、  ７０…  抵抗変化素子、  ８０…  上側電極（第２の配線）、  １００…  第１の配線層、  １２０，１４０，２００，２２０，３００，３４０，４００，４２０，６１０…  ｎ型Ｓｉ層、  １３０，２１０，３２０，５１０，６００，６２０，７１０…  ｐ型Ｓｉ層、  １５０，２３０，３５０，４５０，５５０…  ｎｐｎ構造のダイオード素子、  ３１０，３３０…  シリコン窒化膜、  ４１０…  フッ素を含むｐ型Ｓｉ層、  ５００，５２０…  炭素を含むｎ型Ｓｉ層、  ６５０…  ｐｎｐ構造のダイオード素子、  ７００…  ｎ型Ｓｉ層(ドーパント濃度が高め)、  ７２０…  ｎ型Ｓｉ層(ドーパント濃度が低め)、  ７５０…  ドーパント不純物濃度が非対称なｎｐｎ構造のダイオード素子、  １０００…  第２の配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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