(57)【要約】【課題】簡便な方法でキャパシタ容量の増大を図り、また、キャパシタと同層に形成されるコンタクトプラグの製造を容易とする。【解決手段】メモリセル部の層間絶縁膜（１０，２０）にバリア膜とメタル膜の二層構造のコンタクトプラグをいったん形成し、その上に層間絶縁膜（２１，２２）を積層し、コンタクトプラグ上面を露出する開口を形成し、メタル膜を選択的に除去した後、残存するバリア膜と一体となったキャパシタの下部電極を形成する。周辺回路部では、上層配線３１と下層配線６Ｂとを接続するコンタクトプラグを２段（４１、４２）とする。【選択図】図３
2012018976.tif 000002
【特許請求の範囲】
【請求項１】
層間絶縁膜Ａにバリア膜と該バリア膜で覆われたメタル膜の二層構成からなるコンタクトプラグＡを形成する工程、
前記層間絶縁膜Ａ上に層間絶縁膜Ｂを積層し、前記コンタクトプラグＡの上面全面を少なくとも露出するシリンダホールを形成する工程、
前記シリンダホール内に露出するコンタクトプラグＡの内、内層のメタル膜を選択的に除去する工程、
前記シリンダホール内に、前記メタル膜を除去して形成される開口を完全には閉塞しない膜厚で下部電極膜を成膜し、残存する前記バリア膜と一体になったキャパシタの下部電極を形成する工程、
とを備える半導体装置の製造方法。
【請求項２】
前記バリア膜と下部電極膜が同種の材料を含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記コンタクトプラグＡは、チタン及び窒化チタンの積層構造のバリア膜とタングステンからなるメタル膜で構成され、タングステンは過酸化水素水を用いた湿式エッチングにより選択的に除去される請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
さらに、下部電極上に容量絶縁膜及び上部電極を形成する工程を有する請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
キャパシタの形成されるメモリセル部と、メモリセル部の周囲に配置される周辺回路部を含む半導体装置の製造方法であって、
メモリセル部及び周辺回路部に層間絶縁膜Ａを形成する工程、
メモリセル部と周辺回路部に、それぞれ前記層間絶縁膜Ａにバリア膜と該バリア膜で覆われたメタル膜の二層構成からなるコンタクトプラグＡ及びＢを形成する工程、
前記層間絶縁膜Ａ上に層間絶縁膜Ｂを積層し、前記メモリセル部のコンタクトプラグＡの上面全面を少なくとも露出するシリンダホールを形成する工程、
前記シリンダホール内に露出する前記コンタクトプラグＡの内、内層のメタル膜を選択的に除去する工程、
前記シリンダホール内に、前記メタル膜を除去して形成される開口を完全には閉塞しない膜厚で下部電極膜を成膜し、残存する前記バリア膜と一体になったキャパシタの下部電極を形成する工程、
前記下部電極上に容量絶縁膜及び上部電極を積層し、キャパシタを形成する工程、
周辺回路部に少なくとも前記層間絶縁膜Ｂを貫通して、前記コンタクトプラグＢに接続するコンタクトプラグＣを形成する工程、
とを備える半導体装置の製造方法。
【請求項６】
前記バリア膜と下部電極膜が同種の材料を含む請求項５に記載の半導体装置の製造方法。
【請求項７】
前記コンタクトプラグＡは、チタン及び窒化チタンの積層構造のバリア膜とタングステンからなるメタル膜で構成され、タングステンは過酸化水素水を用いた湿式エッチングにより選択的に除去される請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記コンタクトプラグＡ及びＢは同時に形成される請求項５乃至７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記キャパシタを形成した後、全面に層間絶縁膜Ｃを成膜する工程をさらに有し、前記コンタクトプラグＣは、該層間絶縁膜Ｃ及び前記層間絶縁膜Ｂを貫通する請求項５乃至８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、詳しくはキャパシタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化の進展に伴い、ＤＲＡＭ（Dynamic Random Access Memory）素子を構成するメモリセルの面積も縮小している。メモリセルを構成するキャパシタにおいて十分な静電容量を確保するために、キャパシタを立体形状に形成することが一般に行われている。具体的にはキャパシタの下部電極をシリンダ型（円筒型）等に形成して、側壁部分をキャパシタの電極として利用することで表面積を拡大することが可能となる。
【０００３】
このような立体形状のキャパシタを形成する際には、層間絶縁膜にホールを形成し、その内壁を利用して電極の加工が行われる（特許文献１）。
【０００４】
このような立体形状のキャパシタを用いる場合には、下部電極の高さを高くすることによって静電容量を増加させることができるが、キャパシタ加工用のホールを形成する際のアスペクト比が増加するため、所定の形状に精度よく加工する事が困難となる。
【０００５】
また、キャパシタの高さが増加することにより、メモリセル以外の領域に形成するコンタクトプラグのアスペクト比も増加し、コンタクトプラグの加工も困難となる。
【０００６】
アスペクト比の増大したコンタクトプラグの形成方法として、例えば特許文献２のように、２回に分けてプラグを形成して接続する方法が知られているが、この方法を用いてもプラグの接続構造体が得られるだけであり、立体形状のキャパシタを形成することは困難であった。また、コンタクトプラグの加工にのみ適用しようとすると、キャパシタの形成工程との整合性が悪く、製造工程が複雑化してしまうと言う問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１５９９８８号公報
【特許文献２】特開平１１−２３３６２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
このように、従来はキャパシタの形成工程とコンタクトプラグの形成工程とは異なる観点から設計されていた。
【課題を解決するための手段】
【０００９】
本発明の一実施形態によれば、
層間絶縁膜Ａにバリア膜と該バリア膜で覆われたメタル膜の二層構成からなるコンタクトプラグＡを形成する工程、
前記層間絶縁膜Ａ上に層間絶縁膜Ｂを積層し、前記コンタクトプラグＡの上面全面を少なくとも露出するシリンダホールを形成する工程、
前記シリンダホール内に露出するコンタクトプラグＡの内、内層のメタル膜を選択的に除去する工程、
前記シリンダホール内に、前記メタル膜を除去して形成される開口を完全には閉塞しない膜厚で下部電極膜を成膜し、残存する前記バリア膜と一体になったキャパシタの下部電極を形成する工程、
とを備える半導体装置の製造方法が提供される。
【００１０】
また、本発明の別の実施形態によれば、
キャパシタの形成されるメモリセル部と、メモリセル部の周囲に配置される周辺回路部を含む半導体装置の製造方法であって、
メモリセル部及び周辺回路部に層間絶縁膜Ａを形成する工程、
メモリセル部と周辺回路部に、それぞれ前記層間絶縁膜Ａにバリア膜と該バリア膜で覆われたメタル膜の二層構成からなるコンタクトプラグＡ及びＢを形成する工程、
前記層間絶縁膜Ａ上に層間絶縁膜Ｂを積層し、前記メモリセル部のコンタクトプラグＡの上面全面を少なくとも露出するシリンダホールを形成する工程、
前記シリンダホール内に露出する前記コンタクトプラグＡの内、内層のメタル膜を選択的に除去する工程、
前記シリンダホール内に、前記メタル膜を除去して形成される開口を完全には閉塞しない膜厚で下部電極膜を成膜し、残存する前記バリア膜と一体になったキャパシタの下部電極を形成する工程、
前記下部電極上に容量絶縁膜及び上部電極を積層し、キャパシタを形成する工程、
周辺回路部に少なくとも前記層間絶縁膜Ｂを貫通して、前記コンタクトプラグＢに接続するコンタクトプラグＣを形成する工程、
とを備える半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明の一実施形態によれば、いったん形成したコンタクトプラグＡの内層のメタル膜を選択的に除去し，一方外層のバリア膜は残しておき、コンタクトプラグＡ上に形成したシリンダホール内に下部電極膜を成膜し、バリア膜と一体化した下部電極を形成することで、高アスペクトのキャパシタ下部電極を容易に形成することができる。
また、本発明の別の実施形態によれば、メモリセル部に配置するキャパシタと、周辺回路部に配置するコンタクトプラグの双方において、ホール加工の際のアスペクト比を下げることができるので、微細化しても容易に加工を行うことができる。
さらに、メモリセル部のコンタクトプラグＡと周辺回路部のコンタクトプラグＢは同時に形成できるので、製造工程が複雑化することを防止できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る半導体装置であるＤＲＡＭ素子のメモリセル部の平面構造を示す概念図である。
【図２】本発明の一実施形態に係る半導体装置であるＤＲＡＭ素子の周辺回路部に配置されたＭＯＳトランジスタの平面構造を示す概念図である。
【図３】本発明の一実施形態に係る半導体装置であるＤＲＡＭ素子の断面模式図であり、（Ａ）は図１のＡ−Ａ’線に、（Ｂ）は図２のＢ−Ｂ’線にそれぞれ対応する。
【図４】本発明の一実施形態に係る半導体装置であるＤＲＡＭ素子の製造工程を説明する断面模式図であり、（Ａ）は図１のＡ−Ａ’線に、（Ｂ）は図２のＢ−Ｂ’線にそれぞれ対応する。
【図５】本発明の一実施形態に係る半導体装置であるＤＲＡＭ素子の製造工程を説明する断面模式図であり、（Ａ）は図１のＡ−Ａ’線に、（Ｂ）は図２のＢ−Ｂ’線にそれぞれ対応する。
【図６】本発明の一実施形態に係る半導体装置であるＤＲＡＭ素子の製造工程を説明する断面模式図であり、（Ａ）は図１のＡ−Ａ’線に、（Ｂ）は図２のＢ−Ｂ’線にそれぞれ対応する。
【図７】本発明の一実施形態に係る半導体装置であるＤＲＡＭ素子の製造工程を説明する断面模式図であり、（Ａ）は図１のＡ−Ａ’線に、（Ｂ）は図２のＢ−Ｂ’線にそれぞれ対応する。
【図８】本発明の一実施形態に係る半導体装置であるＤＲＡＭ素子の製造工程を説明する断面模式図であり、（Ａ）は図１のＡ−Ａ’線に、（Ｂ）は図２のＢ−Ｂ’線にそれぞれ対応する。
【図９】本発明の一実施形態に係る半導体装置であるＤＲＡＭ素子の製造工程を説明する断面模式図であり、（Ａ）は図１のＡ−Ａ’線に、（Ｂ）は図２のＢ−Ｂ’線にそれぞれ対応する。
【図１０】本発明の一実施形態に係る半導体装置であるＤＲＡＭ素子の製造工程を説明する断面模式図であり、（Ａ）は図１のＡ−Ａ’線に、（Ｂ）は図２のＢ−Ｂ’線にそれぞれ対応する。
【図１１】本発明の一実施形態に係る半導体装置であるＤＲＡＭ素子の製造工程を説明する断面模式図であり、（Ａ）は図１のＡ−Ａ’線に、（Ｂ）は図２のＢ−Ｂ’線にそれぞれ対応する。
【図１２】本発明の一実施形態に係る半導体装置であるＤＲＡＭ素子の製造工程を説明する断面模式図であり、（Ａ）は図１のＡ−Ａ’線に、（Ｂ）は図２のＢ−Ｂ’線にそれぞれ対応する。
【図１３】本発明の一実施形態に係る半導体装置であるＤＲＡＭ素子の製造工程を説明する断面模式図であり、（Ａ）は図１のＡ−Ａ’線に、（Ｂ）は図２のＢ−Ｂ’線にそれぞれ対応する。
【図１４】本発明の一実施形態に係る半導体装置であるＤＲＡＭ素子の製造工程を説明する断面模式図であり、（Ａ）は図１のＡ−Ａ’線に、（Ｂ）は図２のＢ−Ｂ’線にそれぞれ対応する。
【図１５】本発明の一実施形態に係る半導体装置であるＤＲＡＭ素子の製造工程を説明する断面模式図であり、（Ａ）は図１のＡ−Ａ’線に、（Ｂ）は図２のＢ−Ｂ’線にそれぞれ対応する。
【発明を実施するための形態】
【００１３】
図１は、本実施形態の半導体装置であるＤＲＡＭ素子のメモリセル部の平面構造を示す概念図である。
【００１４】
図２は、本実施形態の半導体装置であるＤＲＡＭ素子の周辺回路部に配置されたＭＯＳトランジスタの平面構造を示す概念図である。
【００１５】
本実施形態では周辺回路部に配置したＮチャネル型ＭＯＳトランジスタについて説明するが、Ｐチャネル型ＭＯＳトランジスタに適用することも可能である。
【００１６】
図３（Ａ）は、図１（メモリセル部）のＡ−Ａ’線に対応する断面模式図であり、図３（Ｂ）は、図２（周辺回路部）のＢ−Ｂ’線に対応する断面模式図である。なお、これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００１７】
本実施形態の半導体装置に係るＤＲＡＭ素子は、メモリセル部と周辺回路部とから概略構成されている。最初に、メモリセル部について図１、図３（Ａ）を用いて説明する。メモリセル部は、図３（Ａ）に示すように、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１にコンタクトプラグ４Ａを介して接続された容量部（キャパシタ素子）２４とから概略構成されている。
【００１８】
図１、図３（Ａ）において、半導体基板１は所定濃度のＰ型不純物を含有する半導体、例えばシリコンにて形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法により酸化シリコン（ＳｉＯ２）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００１９】
本実施形態では図１に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列形成されている。各活性領域Ｋの両端部と中央部には個々に不純物拡散層８ａが配置され、ソース／ドレイン電極ＳＤ１を構成している。ソース／ドレイン電極ＳＤ１の真上に配置されるように基板コンタクト部２０５a、２０５ｂ、２０５ｃが規定されている。
【００２０】
なお、この図のような平面形状の活性領域Ｋの配列は、本実施形態に特有の形状であるが、活性領域Ｋの形状や整列方向は特に規定されるべきものではない。図１に示す活性領域Ｋの形状はその他一般的なトランジスタに適用される活性領域の形状で良いのは勿論であり、本発明の形状に規定されるものではない。
【００２１】
図１の横（Ｘ）方向には、折れ線形状にビット配線６が延設され、このビット配線６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１の縦（Ｙ）方向に延在する直線形状のワード配線７が配置されている。ワード配線７は図１の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線７は各活性領域Ｋと交差する部分において、図３（Ａ）に示されるゲート電極５を含むように構成されている。本実施形態では、ＭＯＳトランジスタＴｒ１が、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳトランジスタを使用することも可能である。
【００２２】
図３（Ａ）の断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース／ドレイン電極ＳＤ１が離間して形成され、個々のソース／ドレイン電極ＳＤ１に挟まれた領域に溝型のゲート電極５が形成されている。ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法（Chemical Vapor Deposition）での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型又はＰ型の不純物をイオン注入法により導入してもよい。金属膜は、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００２３】
また、図３（Ａ）に示すように、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５の側壁には窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜によるサイドウォール５ｂが形成され、ゲート電極５上にも窒化シリコンなどの絶縁膜５ｃが形成されている。
【００２４】
ソース／ドレイン電極ＳＤ１は、半導体基板１に設けられた活性領域Ｋに接触するように形成されたシリコン層８と、シリコン層８にイオン注入して形成された第１の不純物領域８ａとから構成されている。第１の不純物領域８ａはシリコン層８内部にも形成されると共に半導体基板１の表面部分にも拡散し、シリコン層８内部と半導体基板１の表面部に一体となって形成されている。シリコン層８は、選択エピタキシャル成長法によって形成されている。第１の不純物領域８ａには、例えばＮ型不純物としてリンが導入されている。
【００２５】
また、図３（Ａ）に示すように、半導体基板１上には第１の層間絶縁膜４が形成され、第１の層間絶縁膜４を貫通するように基板コンタクトプラグ４Ａが形成されている。この基板コンタクトプラグ４Ａは、図１に示した基板コンタクト部２０５c、２０５ａ、２０５ｂの位置にそれぞれ配置され、ソース／ドレイン電極ＳＤ１として形成されたシリコン層８と接続するように形成されている。基板コンタクトプラグ４Ａは、例えば、リンを含有した多結晶シリコン層から形成される。
【００２６】
さらに、第１の層間絶縁膜４の上には第２の層間絶縁膜１０が積層され、第２の層間絶縁膜１０には基板コンタクトプラグ４Ａに接続されるビット線コンタクトプラグ１０Ａが形成されている。ビット線コンタクトプラグ１０Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ１０Ａに接続するようにビット配線６が形成されている。ビット配線６は窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で構成されている。
【００２７】
ビット配線６を覆うように、第３の層間絶縁膜２０が形成されている。第３の層間絶縁膜２０上には、ストッパー窒化膜２１及び第４の層間絶縁膜２２が順次形成されている。
【００２８】
第２の層間絶縁膜１０、第３の層間絶縁膜２０、ストッパー窒化膜２１、及び第４の層間絶縁膜２２を貫通して、基板コンタクトプラグ４Ａに接続するように容量部（キャパシタ素子）２４が形成されている。
【００２９】
容量部２４上には第５の層間絶縁膜３０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層３１、表面保護膜３２が形成されている。
【００３０】
次に、図２、図３（Ｂ）を用いて周辺回路部について説明する。周辺回路部には、図３（Ｂ）に示すように、プレーナ型のＭＯＳトランジスタＴｒ２が備えられている。
【００３１】
図３（Ｂ）の断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース／ドレイン電極ＳＤ２が離間して形成され、個々のソース／ドレイン電極ＳＤ２の間にプレーナ型のゲート電極１０５が形成されている。ゲート電極１０５は、前述したメモリセル内のゲート電極５と同様に、多結晶シリコン膜と金属膜との積層膜により形成されている。
【００３２】
また、図３（Ｂ）に示すように、ゲート電極１０５と半導体基板１との間にはゲート絶縁膜５ａが形成され、ゲート電極１０５の側壁には窒化シリコンなどの絶縁膜によるサイドウォール５ｂが形成され、ゲート電極１０５上には窒化シリコンなどの絶縁膜５ｃが形成されている。
【００３３】
ソース／ドレイン電極ＳＤ２は、半導体基板１に形成された第２の不純物領域１０８ａにより形成されている。第２の不純物領域には、例えばＮ型不純物としてヒ素が拡散されている。第２の不純物領域１０８ａの不純物濃度はメモリセル部の第１の不純物領域８ａの不純物濃度よりも高くなるように設定されている。
【００３４】
また、図３（Ｂ）に示すように、半導体基板１上には第１の層間絶縁膜４及び第２の層間絶縁膜１０が形成され、第１の層間絶縁膜４及び第２の層間絶縁膜１０を貫通して第１コンタクトプラグ１０Ｂが形成されている。第１コンタクトプラグ１０Ｂは、ＴｉＮ／Ｔｉの積層膜からなるバリア膜上にタングステン（Ｗ）等を積層して形成されている。第１コンタクトプラグ１０Ｂとメモリセル部のビット線コンタクトプラグ１０Ａを同時に形成してもよい。第１コンタクトプラグ１０Ｂに接続するように、ビット配線６と同一の配線層で形成した第１の配線層６Ｂが設けられている。第１の配線層６Ｂは、第２コンタクトプラグ（コンタクトプラグＢ）４１及び第３コンタクトプラグ（コンタクトプラグＣ）４２を介して上層の配線層３１と接続している。なお、図２では、ソース／ドレイン電極ＳＤ２のそれぞれに２つずつ第１コンタクトプラグ１０Ｂが形成されている場合を示しているが、これに限定されず、ソース／ドレイン電極ＳＤ２のそれぞれに少なくとも１つの第１コンタクトプラグ１０Ｂが形成されていればよい。
【００３５】
次に、本実施形態の半導体装置の製造方法について、図４〜図１５を参照して説明する。図４〜図１５は、本実施形態の半導体装置の製造方法を説明する図であって、各図において（Ａ）はメモリセル部（図１）のＡ−Ａ’線に対応する断面模式図であり、（Ｂ）は周辺回路部（図２）のＢ−Ｂ’線に対応する断面模式図である。なお、以下の説明では、特に断らない限り、メモリセル用のＭＯＳトランジスタＴｒ１の製造工程及び周辺回路用のＭＯＳトランジスタＴｒ２の製造工程を同時に説明する。
【００３６】
図４（Ａ）（Ｂ）に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン（ＳｉＯ２）等の絶縁膜を埋設した素子分離領域３を、活性化領域Ｋ以外の全ての部分に形成する。
【００３７】
メモリセル部には図４（Ａ）に示したように、ゲート電極用の溝パターン２を形成する。溝パターン２は半導体基板１のシリコンを、フォトレジスト（図示せず）をマスクとしてエッチングすることによって形成する。
【００３８】
次に図５（Ａ）（Ｂ）に示すように、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成する。ゲート絶縁膜としては、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。
【００３９】
この後に、ゲート絶縁膜５ａ上にモノシラン（ＳiＨ４）及びフォスヒン(ＰＨ３)を原料ガスとしたＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜を形成する。この際にメモリセル部において、ゲート電極用の溝パターン２の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を５０ｎｍ程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜が、後述する工程を経てゲート電極５、１０５に形成される。
【００４０】
次に、ゲート電極５、１０５を構成することになる金属膜上に、モノシランとアンモニア（ＮＨ３）を原料ガスとして、プラズマＣＶＤ法により、窒化シリコンからなる絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。次に、絶縁膜５ｃ上にレジスト（図示せず）を塗布し、ゲート電極５、１０５形成用のマスクを用い、フォトリソグラフィ法によりゲート電極５、１０５形成用のフォトレジストパターンを形成する。
【００４１】
そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜５ｃをエッチングする。フォトレジストパターンを除去した後、絶縁膜５ｃをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極５、１０５を形成する。
【００４２】
この後に、メモリセル部全体をフォトレジストのパターンで覆い、周辺回路部は露出させた状態でＮ型不純物としてリン又はヒ素（Ａｓ）のイオン注入を行い、周辺回路部の半導体基板１の表面に第２の不純物領域１０８ａを形成する。イオン注入の条件としては、例えばヒ素を使用する場合には、エネルギー２〜１０ＫｅＶ、ドーズ量１×１０１４〜１×１０１５ atoms/cm2 とすることができる。第２の不純物領域１０８ａは、ＭＯＳトランジスタＴｒ２のソース／ドレイン電極ＳＤ２として機能する。
【００４３】
次に図６（Ａ）（Ｂ）に示したように、ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、周辺回路部をフォトレジストでマスクしてエッチバックを行うことにより、メモリセル領域のゲート電極５の側壁にサイドウォール５ｂを形成する。周辺回路領域は窒化シリコン膜５ｄによって全体が覆われたままとなる。
【００４４】
この後に、メモリセル部において、半導体基板１に設けた活性領域Ｋの表面に清浄なシリコン層を露出させた状態で、選択エピタキシャル成長法を用いて３０〜５０ｎｍ程度の厚さのシリコン層８を形成する。選択エピタキシャル成長法としては、例えば、塩化水素（ＨＣｌ）とジクロルシラン（ＳｉＨ2Ｃｌ2）を反応ガスとし、雰囲気を８００℃の高温雰囲気の水素（Ｈ２）とする選択ＣＶＤ法を例示できる。シリコン層８は活性領域Ｋのゲート電極で覆われていない領域上に形成され、上方に堆積すると同時に横方向にも多少の広がりを持つように形成される（図１、図２）。
【００４５】
次に、図７（Ａ）（Ｂ）に示したように、メモリセル部をフォトレジストのパターン（図示せず）で覆いエッチバックを行うことで、周辺回路部のゲート電極１０５の側面にサイドウォール５ｂを形成する。この後に、イオン注入で第２の不純物領域１０８ａよりも高濃度のＮ型不純物を周辺回路部のゲート電極１０５及びサイドウォール５ｂで覆われていない活性領域に導入して、ＬＤＤ構造のソース／ドレイン電極としてもよい。
【００４６】
次に、図８（Ａ）（Ｂ）に示すように、ＬＰＣＶＤ法（Low Pressure CVD）により、ゲート電極５、１０５及びシリコン層８を覆うように、酸化シリコンからなる第１の層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ゲート電極５、１０５等に由来する凹凸を平坦化するため、ＣＭＰ法により、第１の層間絶縁膜４を例えば２００ｎｍ程度の厚みになるまで研磨する。
【００４７】
この後に、メモリセル部（図１）の基板コンタクト２０５ａ、２０５ｂ、２０５ｃの位置に開口（コンタクトホール）４Ａ−ａ、４Ａ−ｂ、４Ａ−ｃを形成し、メモリセル部のシリコン層８の表面を一部露出させる。開口４Ａ−ａ、４Ａ−ｂ、４Ａ−ｃの形成にはＳＡＣ（Self Aligned Contact）法を用いることができる。
【００４８】
この後に開口４Ａ−ａ、４Ａ−ｂ、４Ａ−ｃを介してＮ型不純物のイオン注入を行いシリコン層８及び半導体基板１の表面に第１の不純物領域８ａを形成する。イオン注入の条件としては、例えばリンを使用する場合には、エネルギー２５〜４０ＫｅＶ、ドーズ量１×１０１３〜６×１０１３ atoms/cm2 とすることができる。第１の不純物領域８ａの不純物濃度は、周辺回路部の第２の不純物領域１０８ａの不純物濃度よりも低くなるように設定する。これにより、メモリセル部のＭＯＳトランジスタのオフ状態でのリーク電流を低減することが可能となる。
【００４９】
第１の不純物領域８ａをシリコン層８内と半導体基板１の表面の両方に形成するのに、エネルギーを変えたイオン注入を複数回行ってもよい。また、後の製造工程での熱処理の影響を考慮し、シリコン層８からの熱拡散によって半導体基板１の表面部分に第１の不純物領域８ａが形成されるようにしてもよい。これによりメモリセル部のＭＯＳトランジスタＴｒ１のソース／ドレイン電極ＳＤ１が形成される。
【００５０】
次に、図９（Ａ）（Ｂ）に示すように、開口４Ａ−ａ、４Ａ−ｂ、４Ａ−ｃを充填するように基板コンタクトプラグ４Ａを形成する。基板コンタクトプラグ４Ａは、リンを導入した多結晶シリコン膜を全面に形成した後、ＣＭＰ法により第１の層間絶縁膜４の表面が露出するまで研磨することにより形成する。
【００５１】
この後に、例えばＬＰＣＶＤ法により、基板コンタクトプラグ４Ａ及び第１の層間絶縁膜４を覆うように、酸化シリコンからなる第２の層間絶縁膜１０を例えば２００ｎｍ程度の厚みで形成する。
【００５２】
この後に、開口を形成し、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を開口内に充填することにより、ビット線コンタクトプラグ１０Ａ、及び第１コンタクトプラグ１０Ｂを形成する。ビット線コンタクトプラグ１０Ａはメモリセル部で基板コンタクトプラグ４Ａ（活性領域中央２０５ａのプラグ）と接続し、第１コンタクトプラグ１０Ｂは周辺回路部で第２の不純物領域１０８ａと接続する。コンタクトプラグ１０Ａと１０Ｂは同時に形成しても、別々の工程で形成しても、どちらでもよい。
【００５３】
次に図１０（Ａ）（Ｂ）に示すように、窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次堆積した積層膜を形成した後にパターニングを行い、メモリセル部側においてはビット線コンタクトプラグ１０Ａに接続するビット配線６を形成すると同時に、周辺回路部側においては第１コンタクトプラグ１０Ｂに接続する配線層６Ｂを形成する。次に、ビット配線６及び周辺回路部の配線層６Ｂを覆うように酸化シリコン等で第３の層間絶縁膜２０を５００ｎｍ程度の厚みで形成する。
【００５４】
この後に、メモリセル部において基板コンタクトプラグ４Ａ（活性領域の端部２０５ｂ、２０５ｃのプラグ）と接続するコンタクトプラグ（コンタクトプラグＡ）５１を形成する。コンタクトプラグ５１は、従来は、容量コンタクトプラグとして形成されるもので、開口（コンタクトホール）を形成し、チタンと窒化チタンを順次堆積したＴｉＮ／Ｔｉ構造のバリア膜５１Ａ上にタングステン等のメタル膜５１Ｂを積層して、開口内に充填することにより形成できる。同時に、周辺回路部において配線層６Ｂと接続する第２コンタクトプラグ（コンタクトプラグＢ）４１を形成する。第２コンタクトプラグ４１は、開口（コンタクトホール）を形成し、チタンと窒化チタンを順次堆積したＴｉＮ／Ｔｉ構造のバリア膜４１Ａ上にタングステン等のメタル膜４１Ｂを積層して、開口内に充填することにより形成できる。メモリセル部において、コンタクトプラグ５１が形成される第２の層間絶縁膜１０と第３の層間絶縁膜２０とで層間絶縁膜Ａが構成され、周辺回路部では第２コンタクトプラグ４１が形成される第３の層間絶縁膜が層間絶縁膜Ａを構成する。なお、コンタクトプラグ５１は、従来の容量コンタクトプラグよりも径の大きなプラグに形成しても良い。径の大きなプラグとすることにより、後工程で形成されるキャパシタの容量を増大させることができる。径の大きなプラグを形成する場合、ビット配線６との短絡を防止するため、ビット配線６の側壁に第３の層間絶縁膜２０とは異なる絶縁膜、例えば窒化シリコン膜からなるサイドウォールを形成しても良い。
【００５５】
コンタクトプラグ５１と第２コンタクトプラグ４１の上面はＣＭＰによって平坦化する。コンタクトプラグ５１と第２コンタクトプラグ４１はプラグの高さの差が大きくないため、同時に形成することができる。
【００５６】
容量コンタクトプラグ５１及び第２コンタクトプラグ４１の形成後に、窒化シリコンを堆積してストッパー窒化膜２１を形成する。
【００５７】
次に図１１（Ａ）（Ｂ）に示すように、酸化シリコン等で第４の層間絶縁膜２２を１〜２μｍ程度の膜厚に形成する。この後に、メモリセル部において容量部（キャパシタ素子）を形成するための開口（シリンダホール）２２Ａをドライエッチングにて形成する。開口２２Ａは、第４の層間絶縁膜２２及びストッパー窒化膜２１を貫通するように形成される。第４の層間絶縁膜２２の膜厚が厚いため、ストッパー窒化膜２１をドライエッチングの際のストッパー膜として用いた２段階のエッチングを行うことで、制御性よく開口２２Ａを形成する事ができる。開口２２Ａの底部では容量コンタクトプラグ５１の上面が露出する。ここで、第４の層間絶縁膜２２及びストッパー窒化膜２１とで層間絶縁膜Ｂが構成される。
【００５８】
次に図１２（Ａ）（Ｂ）に示すように、湿式エッチングを行うことによって、コンタクトプラグ５１内のメタル膜（タングステン）５１Ｂを選択的に除去する。湿式エッチングの薬液としては、メタル膜としてタングステンを用いる場合には過酸化水素水（Ｈ２Ｏ２）を例示できる。コンタクトプラグ５１のバリア膜５１Ａ、第３の層間絶縁膜２０、第４の層間絶縁膜２２はエッチングされずに残存する。
【００５９】
これにより開口２２Ａの底部に接続するように、コンタクトプラグ５１の高さ分の開口が加わる。
【００６０】
次に図１３（Ａ）（Ｂ）に示すように、キャパシタ素子の下部電極５２を形成する。下部電極５２の材料（下部電極膜）は、バリア膜５１Ａとの密着性に優れた材料を用いることが好ましく、同種の材料を含むことがより好ましい。
下部電極膜としては、例えば、バリア膜５１Ａの内壁に使用される窒化チタン（ＴｉＮ）を挙げることができる。下部電極膜としてバリア膜５１Ａと同様にチタンと窒化チタンの積層膜（ＴｉＮ／Ｔｉ）を用いてもよい。なお、下部電極膜の膜厚は、下部電極５２としての機械的強度を得るに十分な膜厚であって、容量コンタクトプラグ５１のメタル膜５１Ｂを除去した後の開口を完全には閉塞しない膜厚に形成される。特に後工程で形成される容量絶縁膜及び上部電極の形成がメタル膜５１Ｂを除去した後の開口内に可能となる膜厚である。例えば、コンタクトプラグ５１を形成するための開口径が６５ｎｍ程度の場合には、バリア膜５１Ａの膜厚を１０ｎｍで形成し、下部電極５２を１０ｎｍの膜厚で形成することができる。また、メタル膜５１Ｂを除去した後の開口の底部まで完全に被覆する必要はなく、また、コンタクトプラグ５１の部分では下方に向かって膜厚が減少していても良い。その場合、残存するバリア膜５１Ａが下部電極として機能する。
【００６１】
第４の層間絶縁膜２２上の余分な下部電極膜は、開口２２Ａ内を除去が容易な絶縁膜（例えばＳＯＤ膜）やフォトレジストを充填した後、エッチバックして除去することができる。これにより、コンタクトプラグ５１の内部においては、残存していたバリア膜５１Ａと一体となった下部電極５２が形成される。
【００６２】
次に図１４（Ａ）（Ｂ）に示すように、下部電極５２の表面を覆うように、容量絶縁膜５３及び上部電極膜５３を順次形成する。容量絶縁膜５３としては、酸化ハフニウム(ＨｆＯ２)、酸化ジルコニウム（ＺｒＯ２)、酸化アルミニウム（Ａｌ２Ｏ３）等の高誘電体膜や、それらの積層膜を例示できる。上部電極膜５３は、窒化チタン又は窒化チタン上に多結晶シリコン膜を堆積した積層膜で形成され、開口２２Ａ内を充填するように形成される。
【００６３】
引き続き、上部電極５３のパターニングを行うことで、キャパシタ素子として機能する容量部２４が形成される。本発明では、キャパシタ素子の下部電極の高さが第２の層間絶縁膜１０，第３の層間絶縁膜２０及び第４の層間絶縁膜２２を加えた寸法となるため、大きな静電容量を確保できる。また、先に形成しておいたコンタクトプラグ５１を利用することで、第４の層間絶縁膜２２に開口２２Ａを形成する際のアスペクト比が低下し、加工が容易となる。
この後に、酸化シリコン等で第５の層間絶縁膜（層間絶縁膜Ｃ）３０を形成する。
【００６４】
次に図１３（Ａ）（Ｂ）に示すように、周辺回路部に開口３０Ａをドライエッチングで形成する。開口３０Ａは、第５の層間絶縁膜３０、第４の層間絶縁膜２２、ストッパー窒化膜２１を貫通するように形成される。開口３０Ａの底部では、第２コンタクトプラグ４１の上面が露出する。
【００６５】
この後に、図３（Ａ）（Ｂ）に示したように、開口３０Ａ内を充填するように第３コンタクトプラグ（コンタクトプラグＣ）４２を形成する。第３コンタクトプラグ４２は、チタン上に窒化チタンを堆積したバリア膜４２Ａ上にタングステン等のメタル膜４２Ｂを堆積することで形成される。
第３コンタクトプラグ４２と第２コンタクトプラグ４１は接続して、１つのコンタクトプラグとして機能する。
【００６６】
本発明では、周辺回路部に配置した配線層６Ｂに接続するコンタクトプラグを、第３コンタクトプラグ４２と第２コンタクトプラグ４１の２つに分けて形成するので、それぞれのプラグのアスペクト比が低下し、加工を容易に行うことができる。
【００６７】
この後に、上層の配線層３１をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。配線層３１は周辺回路部では第３コンタクトプラグ４２と接続し、第２コンタクトプラグ４１を介して配線層６Ｂと導通する。
【００６８】
この後に、図３（Ａ）（Ｂ）に示したように、表面保護層３２を酸窒化シリコン（ＳｉＯＮ）等で形成すれば半導体装置としてのＤＲＡＭ素子が完成する。
【００６９】
以上の実施形態では、周辺回路部のソース／ドレイン電極ＳＤ２に接続されるコンタクトプラグ群について説明したが、これに限定されず、図示していないメモリセル部のビット配線６と上層配線とのコンタクトプラグ、周辺回路部のゲート電極１０５に接続されるコンタクトプラグ群についても同様に形成することができる。これらのコンタクトプラグ群の場合も、容量部２４の高さを規定する第４の層間絶縁膜２２の所用膜厚を薄くできることで、加工が容易となる。
【００７０】
また、上記の実施形態では、下部電極５２の内壁のみを容量として使用する場合を示したが、図１３工程でメモリセル部の下部電極５２を形成した後、メモリセル部の第４の層間絶縁膜２２を選択的に除去し、下部電極５２の外壁の一部を露出させてから、容量絶縁膜５３及び上部電極５４を形成しても良い。このように下部電極の外壁の一部を容量として用いることにより、さらに高容量のキャパシタが得られる。また、内壁のみを容量として使用する場合と同容量になるように設計する場合は、第４の層間絶縁膜２２に相当する部分の高さを低くできることで、周辺回路部等のコンタクトプラグ群の形成がより容易となる。
【００７１】
例えば、第４の層間絶縁膜２２はフッ酸系の薬液を用いた湿式エッチングで除去することができる。この時、下部電極５２の下部は第３の層間絶縁膜２０と第２の層間絶縁膜１０とに保持されており、隣接する下部電極間に働く表面張力に起因した倒壊の恐れはない。また、メモリセル部と周辺回路部との境界部分には、湿式エッチングの薬液の周辺回路部への浸透を防止するために、メモリセル部の外周を囲んだガードリングを設け、また、周辺回路部の露出する第４の層間絶縁膜２２の上部はフォトレジストまたはパターニングした窒化シリコン膜等で保護することができる。第４の層間絶縁膜２２の下層への薬液の浸透はストッパー窒化膜２１により阻止されている。ガードリングは下部電極膜を用いて形成することができる。ガードリング部ではコンタクトプラグ５１が形成されていないため、ガードリングとキャパシタ下部電極との上面位置は同じであっても、下面高さの異なる構造となる。ガードリングはキャパシタ素子としては機能しないので、特に問題はない。
【符号の説明】
【００７２】
１              半導体基板
２              溝パターン
３              素子分離領域
４              第１の層間絶縁膜
４Ａ          基板コンタクトプラグ
４Ａ−ａ〜ｃ  開口（コンタクトホール）
５、１０５      ゲート電極
５ａ            ゲート絶縁膜
５ｂ            サイドウォール
５ｃ            絶縁膜
６              ビット配線
６Ｂ          第１の配線層（周辺回路部）
７              ワード配線
８              シリコン層
８ａ          第１の不純物領域
１０８ａ      第２の不純物領域
１０              第２の層間絶縁膜
１０Ａ        ビット線コンタクトプラグ
１０Ｂ        第１コンタクトプラグ
２０              第３の層間絶縁膜
２１              ストッパー窒化膜
２２              第４の層間絶縁膜
２２Ａ        開口
２４              容量部
３０              第５の層間絶縁膜
３０Ａ        開口
３１              上層配線層
３２              表面保護層
４１              第２コンタクトプラグ（コンタクトプラグＢ）
４１Ａ          バリア膜
４１Ｂ          メタル膜
４２              第３コンタクトプラグ（コンタクトプラグＣ）
４２Ａ          バリア膜
４２Ｂ          メタル膜
５１              コンタクトプラグ（コンタクトプラグＡ）
５１Ａ          バリア膜
５１Ｂ          メタル膜
５２              下部電極
５３              容量絶縁膜
５４              上部電極
ＳＤ１、ＳＤ２    ソース／ドレイン電極
Ｔｒ１、Ｔｒ２    ＭＯＳトランジスタ
Ｋ              活性領域
２０５ａ〜２０５ｃ  基板コンタクト部
【図１】
2012018976.tif 000003
【図２】
2012018976.tif 000004
【図３】
2012018976.tif 000005
【図４】
2012018976.tif 000006
【図５】
2012018976.tif 000007
【図６】
2012018976.tif 000008
【図７】
2012018976.tif 000009
【図８】
2012018976.tif 000010
【図９】
2012018976.tif 000011
【図１０】
2012018976.tif 000012
【図１１】
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【図１２】
2012018976.tif 000014
【図１３】
2012018976.tif 000015
【図１４】
2012018976.tif 000016
【図１５】
2012018976.tif 000017