(57)【要約】【課題】高温相の結晶構造の容量絶縁膜を電極上に直接形成可能なキャパシタの製造方法を提供する。【解決手段】本発明のキャパシタＣａｐの製造方法は、第一の電極３を形成する工程と、成膜温度が低い順に、非晶質相、低温相の結晶構造、高温相の結晶構造を形成し得る金属酸化物の形成工程であって、前記第一の電極３上に、前記低温相の結晶構造の成膜温度よりも低い第一の温度で前記非晶質相からなる前記金属酸化物を形成する工程と、前記第一の温度から、前記高温相の結晶構造の成膜温度である第二の温度まで、１０℃／秒以上の昇温速度で昇温し、前記第二の温度で前記金属酸化物をアニールすることにより、前記金属酸化物に前記高温相の結晶構造を析出させて容量絶縁膜４とする工程と、前記容量絶縁膜４上に第二の電極５を形成する工程を採用する。【選択図】図４
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【特許請求の範囲】
【請求項１】
低温で安定な低温相の結晶構造と高温で安定な高温相の結晶構造とを有する金属酸化物からなる膜を容量絶縁膜として用いるキャパシタの製造方法であって、
第１の電極を形成する工程と、
前記第１の電極上に、前記低温相の結晶構造が得られる温度よりも１００℃以上低い温度で、前記金属酸化物の非晶質膜を形成する工程と、
前記高温相の結晶構造が得られる温度まで、１０℃／秒以上の昇温速度で温度を上昇させた後に、前記高温相の結晶構造が得られる温度を維持して前記非晶質膜をアニールして、前記金属酸化物の結晶膜を形成する工程と、
前記結晶膜上に第２の電極を形成する工程と、を有することを特徴とするキャパシタの製造方法。
【請求項２】
前記金属酸化物が、酸化チタン、酸化ニオブまたは酸化ジルコニウムのうちのいずれか一種からなることを特徴とする請求項１に記載のキャパシタの製造方法。
【請求項３】
前記金属酸化物からなる膜が、酸化チタン、酸化ニオブまたは酸化ジルコニウムの中から少なくとも２種類以上を選択して積層した積層膜であることを特徴とする請求項１に記載のキャパシタの製造方法。
【請求項４】
前記金属酸化物からなる膜が、Ｙ（イットリウム）、Ｚｒ（ジルコニウム）、Ｌａ（ランタン）、Ａｌ（アルミニウム）またはＳｒ（ストロンチウム）の群の中から少なくとも1種類以上の元素を含有していることを特徴とする請求項２または請求項３のいずれかに記載のキャパシタの製造方法。
【請求項５】
金属酸化物を容量絶縁膜として用いるキャパシタを備えた半導体装置の製造方法であって、
半導体基板上にＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタのソース・ドレイン電極のいずれか一方と接続する前記キャパシタ用の第１の電極を形成する工程と、
前記第１の電極上に、前記金属酸化物の低温相の結晶構造が得られる温度よりも１００℃以上低い温度で、前記金属酸化物の非晶質膜を形成する工程と、
前記金属酸化物の高温相の結晶構造が得られる温度まで、１０℃／秒以上の昇温速度で温度を上昇させた後に、前記高温相の結晶構造が得られる温度を維持して前記非晶質膜をアニールして、前記金属酸化物の結晶膜を形成する工程と、
前記結晶膜上に前記キャパシタ用の第２の電極を形成する工程を備えていることを特徴とする半導体装置の製造方法。
【請求項６】
前記金属酸化物が、酸化チタン、酸化ニオブまたは酸化ジルコニウムのうちのいずれか一種を含むように形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記金属酸化物の非晶質膜を形成する工程は、前記金属酸化物に含有される金属を主成分とする金属膜を堆積する工程と、
前記金属膜を酸化剤によって酸化することで金属酸化膜に変化させる工程とを含むことを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記金属膜が、Ｔｉ（チタン）、Ｎｂ（ニオブ）、Ｚｒ（ジルコニウム）のいずれかを主成分として含有し、
さらに、Ｙ（イットリウム）、Ｚｒ（ジルコニウム）、Ｌａ（ランタン）、Ａｌ（アルミニウム）またはＳｒ（ストロンチウム）の群の中から少なくとも1種類以上の元素も併せて含有していることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記金属酸化物が酸化チタンであって、
前記非晶質膜を２３０℃以下の温度で形成し、
前記アニールを６００℃以上の温度で実施することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はキャパシタの製造方法および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の半導体装置の高集積化に伴い、ＤＲＡＭを構成するキャパシタの静電容量を増大させることが重要とされている。また、静電容量の大きいキャパシタとしては、金属薄膜からなる２つの電極で誘電体膜を挟むＭＩＭ（Metal-Insulator-Metal）構造の素子が採用されている。
また、キャパシタをＭＩＭ構造とする他に、下部電極を立体化する方法や、下部電極のアスペクト比を大きくして表面積を増やす方法、誘電体膜の膜厚を薄くする方法などが、キャパシタの静電容量を増大させる方法として採用されている。しかし、小さい空間で高い静電容量を安定的に確保するためには、上記の方法だけでは不十分とされている。そのため、近年はキャパシタの容量絶縁膜として、高い誘電率を有する結晶質の誘電体膜を用いる方法が採用されている。
【０００３】
また、キャパシタは、アスペクト比が高く表面積の大きい構成であることが求められているため、アスペクト比の高い電極上に誘電体膜を被覆性良く形成する方法が求められる。このように、微細な電極上に誘電体膜を形成する方法としては、ＡＬＤ（Atomic Layer Deposition）法が一般的である。
【０００４】
ＡＬＤ法は成膜温度を適切に選ぶことで、揮発性の金属前駆体を理想的には単原子レベルで一層ずつ吸着させた後、酸素前駆体と反応させて所定の誘電体酸化膜を形成する方法である。前駆体は反応表面に飽和吸着させるために高濃度で反応室内に供給する。吸着に寄与しなかった余分な前駆体は酸素前駆体を送る前に反応室内からパージする。この時、反応副生成物もパージされる。酸素前駆体についても同様の供給とパージがなされる。この金属前駆体の吸着とパージ、酸素前駆体による酸化とパージを順次繰り返すことによって、薄い膜を制御性良く形成することができる。
【０００５】
また、誘電体膜の材料としては、一般的に、ＴｉＯ２（酸化チタン）が用いられている。また、ＴｉＯ２の結晶構造としては、アナターゼ構造とルチル構造の２種類が良く知られている。また、ＴｉＯ２の結晶構造は、成膜時の温度設定に依存している。
たとえば、アナターゼ構造は低温で形成されやすい結晶構造（いわゆる低温相の結晶構造）である。また、具体的には、ＴｉＯ２を低温（３３０〜４６５℃）の条件下で成膜するとアナターゼ構造となることが知られている。
また、アナターゼ構造のＴｉＯ２は比誘電率が４０−５０程度と低いため、キャパシタを構成する誘電体膜としては望ましくないとされている。
【０００６】
一方、ルチル構造のＴｉＯ２は、通常は高温で形成される結晶構造（いわゆる高温相の結晶構造）であり、比誘電率が７０−１００程度と高い。このため、ＤＲＡＭのキャパシタを構成する誘電体膜は、ルチル構造のＴｉＯ２からなることが望ましいとされている。
また、ルチル構造は高温で形成されやすい結晶構造（いわゆる高温相の結晶構造）であり、具体的には、高温（６６０℃以上）の条件下で成膜するとルチル構造のみとなる。また、中温（５５０℃）の条件下で成膜すると、ＴｉＯ２はアナターゼ構造とルチル構造の混在状態となる。
なお、ＴｉＯ２の成膜時に、いったんアナターゼ構造の結晶が析出した場合は、その後に成膜時よりも高温の条件下でアニール処理を行っても、アナターゼ構造の結晶をルチル構造に変換することは困難とされている（非特許文献１）。
【０００７】
また、ルチル構造のＴｉＯ２からなる誘電体膜を形成する方法としては、たとえば、アナターゼ構造のＴｉＯ２膜の表面にイオンを照射した後、５００℃〜７００℃の温度条件下でアニールする方法が知られている（特許文献１）。また、その他には、レーザー蒸着成膜法により、５００℃の温度条件下でルチル構造の金属酸化物を形成したのちに、７５０℃〜９５０℃の温度条件下で熱処理を行う方法が知られている（特許文献２）。また、ルチル構造のＴｉＯ２を低温の条件下で形成する方法としては、ルチル構造の前処理膜上に４００℃以下の温度条件下でＴｉＯ２膜を形成したのちに、５００℃以下の温度条件下で熱処理を行う方法が知られている（特許文献３）。
特許文献１，２，３で挙げられているように、高温条件下でのＴｉＯ２膜の成膜またはＴｉＯ２膜成膜後のポストアニールを行うことにより、ＴｉＯ２膜は結晶化してルチル構造となる。また、ＴｉＯ２膜成膜の際に、ＴｉＯ２膜に含有される不純物（Ｃ，Ｈ，Ｎ等）は熱により除去される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−２５４５１９号公報
【特許文献２】特開２００３−６３８９２号公報
【特許文献３】特開２００７−１１０１１１号公報
【非特許文献】
【０００９】
【非特許文献１】ＩＢＭ Journal of Research and Development, volume43, number3, MAY1999,pp383-392
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、たとえばルチル構造のような高温相の結晶構造の金属酸化物を形成するための温度条件下で電極上に容量絶縁膜を形成すると、電極や、すでに形成済みの素子（トランジスタ等）への熱負担が大きくなる。そのため、熱負担によるダメージが生じ、製造歩留まりの低下や電気特性の劣化といった問題が生じやすい。このため、高温相の結晶構造の金属酸化物からなる容量絶縁膜を、半導体装置に設けた電極上に形成することは困難であるとされている。そのため、高温相の結晶構造の金属酸化物からなる容量絶縁膜を、できるだけ低い温度の条件下で電極上に形成する方法が求められている。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は以下の構成を採用した。すなわち、本発明のキャパシタの製造方法は、低温で安定な低温相の結晶構造と高温で安定な高温相の結晶構造とを有する金属酸化物からなる膜を容量絶縁膜として用いるキャパシタの製造方法であって、第１の電極を形成する工程と、前記第１の電極上に、前記低温相の結晶構造が得られる温度よりも１００℃以上低い温度で、前記金属酸化物の非晶質膜を形成する工程と、前記高温相の結晶構造が得られる温度まで、１０℃／秒以上の昇温速度で温度を上昇させた後に、前記高温相の結晶構造が得られる温度を維持して前記非晶質膜をアニールして、前記金属酸化物の結晶膜を形成する工程と、前記結晶膜上に第２の電極を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１２】
本発明のキャパシタの製造方法によれば、第１の電極上に、金属酸化膜の低温相の結晶構造が得られる温度よりも１００℃以上低い温度で、金属酸化物の非晶質膜を形成した後に、金属酸化物の高温相の結晶構造が得られる温度まで、１０℃／秒以上の昇温速度で急速に温度を上昇させることにより、昇温過程における低温相の結晶構造の析出を防ぐことができる。また、金属酸化物を昇温させた後に高温相の結晶構造が得られる温度を維持して非晶質膜をアニールすることにより、低温相の結晶構造を析出させることなく高温相の結晶構造を析出させることができる。このため、低温相の結晶構造を高温相の結晶構造に変化させるための高温のアニールが不要となる。このため、高温相の結晶構造の金属酸化物からなる容量絶縁膜を、熱負担をかけることなく電極上に形成できる。また、電極を備えた半導体装置への熱負担が軽減されるため、製造歩留まりの低下や電気特性の劣化を抑制してキャパシタを形成できる。以上により、高集積かつ低消費電力の半導体装置を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、第一の実施形態におけるキャパシタの製造方法を模式的に示す縦断面図である。
【図２】図２は、第一の実施形態におけるキャパシタの製造方法を模式的に示す縦断面図である。
【図３】図３は、第一の実施形態におけるキャパシタの製造方法の一部の処理を示すフローチャート図である。
【図４】図４は、第一の実施形態におけるキャパシタの製造方法を模式的に示す縦断面図である。
【図５】図５は、第一の実施形態により形成されたキャパシタを備えたメモリセルの配線構造などの一部要素の一例を示す平面図である。
【図６】図６は、図５のＡ−Ａ’線に対応する半導体装置の断面構造を示す断面図である。
【図７】図７は、半導体装置の製造方法を模式的に示す縦断面図であって、図６の一部を示す断面図である。
【図８】図８は、図７に続く工程を示す図であって、図６の一部を示す断面図である。
【図９】図９は、図８に続く工程を示す図であって、図６の一部を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の第一の実施形態であるキャパシタの製造方法の一例について説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１５】
本実施形態のキャパシタＣａｐの製造方法は、第一の電極３を形成する工程と、第一の電極３上に容量絶縁膜４を形成する工程と、容量絶縁膜４上に第二の電極５を形成する工程と、から概略構成されている。以下、各工程についてその詳細を説明する。
【００１６】
まず、図１に示すように半導体基板１上に、酸化シリコン（ＳｉＯ２）等からなる層間絶縁膜２を形成する。
【００１７】
次いで、第一の電極３を形成する。
まず、層間絶縁膜２上に、例えばＣＶＤ（化学気相成長）法やＡＬＤ（原子層堆積）法により、たとえばチタン膜と窒化チタン膜の積層膜からなる金属膜を堆積する。このとき、金属膜の構造は、単体の金属膜でも、複数の金属膜を堆積させた積層膜としても、どちらでもかまわない。また、金属膜の材料は、チタン膜と窒化チタン膜に限られず、他の金属を用いても構わない。第一の電極３の材料としては、他にはたとえば、白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、タングステン（Ｗ）などを用いることができる。
次いで、フォトレジスト膜をマスクとしたドライエッチングを行い、金属膜を所定の形状にパターニングする。このパターニングにより、所定の形状の金属膜からなる第一の電極３が、層間絶縁膜２上に形成される。
【００１８】
次いで、図２に示すように、第一の電極３上に、金属酸化物からなる容量絶縁膜４を形成する。本実施形態における容量絶縁膜４用の金属酸化物としては、成膜温度が低い順に、非晶質相、低温相の結晶構造、高温相の結晶構造を形成し得るものを用いる。このような材料としては、酸化チタン、酸化ニオブ（Ｎｂ２Ｏ５）または酸化ジルコニウム（ＺｒＯ２）のうちのいずれか一種を選択して用いることができる。また、酸化チタン、酸化ニオブまたは酸化ジルコニウムの中から少なくとも２種類以上を選択して積層した積層膜を形成しても良い。
以下に、容量絶縁膜４用の金属酸化物として酸化チタン（ＴｉＯ２)を用いた例について説明する。
【００１９】
まず、図示しない成膜装置を準備する。この成膜装置は、ＡＬＤ法で金属酸化物の堆積を行うことができる反応室と、酸化剤および原料ガスを導入可能なガス供給系を備えている。次いで、キャパシタＣａｐ用の第一の電極３まで形成した基体を準備し、成膜装置の反応室内に設置する。このとき、成膜装置の反応室内の温度を、基体を設置する前に予め第一の温度に設定しておく。
【００２０】
第一の温度は、容量絶縁膜４用の金属酸化物（酸化チタン）の低温相の結晶構造（アナターゼ構造）が得られる温度よりも１００℃以上低い温度とする。具体的には２３０℃以下の温度に設定する。
また、金属酸化物の材料として酸化ニオブを用いる場合も、低温相の結晶構造（六方晶構造）が得られる温度よりも１００℃以上低い温度とする。また、酸化ジルコニウムを用いる場合も、低温相の結晶構造（正方晶構造）が得られる温度よりも１００℃以上低い温度とする。
【００２１】
なお、ここで述べる低温相の結晶構造とは、Ｔｎ＞Ｔｎ-1＞・・Ｔ2＞Ｔ1（ｎは２以上の整数）の関係にあるそれぞれの温度範囲（例えば温度Ｔｎ-１からＴｎの範囲）で、それぞれ安定に存在するｎ種類の結晶構造Ｓn（ｎは２以上の整数）を有する高誘電体材料（容量絶縁膜４用の金属酸化物）において、最も低い温度で安定して得られるＳ1の結晶構造を示す。酸化チタンの場合にはｎ＝２となる。
【００２２】
次いで、第一の電極３上に非晶質の結晶構造の金属酸化物からなる非晶質膜（容量絶縁膜４）を形成する。なお、本明細書中では、非晶質の結晶構造の金属酸化物からなる膜を非晶質膜４とする。
【００２３】
図３に、酸化チタンの非晶質膜４を形成する工程のフローチャートを示す。非晶質膜４の形成においては、Ｔｉ原料（Ｔｉプリカーサ）を原料ガスとしたＡＬＤ法を用いることができる。また、Ｔｉプリカーサとしては、例えばＴＤＭＡＴ（テトラキスジメチルアミノチタン：Ti[N(CH３)２]４）等の有機金属錯体を例示することができるが、ＴｉプリカーサはＴＤＭＡＴに限定されず、他のものを用いても構わない。
【００２４】
まず、Ｔｉ原料ガス（Ｔｉプリカーサ）を反応室内に供給し、第一の電極３表面にチタン膜を堆積させる。このとき、原料ガスとともに、Ｙ（イットリウム）、Ｚｒ（ジルコニウム）、Ｌａ（ランタン）、Ａｌ（アルミニウム）またはＳｒ（ストロンチウム）の群の中から少なくとも1種類以上の元素を添加してもよい。このような別の元素を添加する場合には、ＡＬＤ法中においてＴｉ原料ガスを供給するサイクルとは別に、添加元素を含有したガスを供給するサイクルを設け、それぞれのサイクル数を独立して設定することで、所定の濃度の添加元素を含有するチタン膜を堆積させることができる。これらの添加元素を加えることで、最終的に形成される酸化チタン膜のバンドギャップを制御する効果が得られ、最適なリーク耐圧を備えた誘電体膜を形成することが可能となる。
また、酸化ニオブや酸化ジルコニウムを形成する場合にも、これらの添加元素（酸化ジルコニウムの場合には添加元素としてのジルコニウムは除く）を加えることが可能である。
【００２５】
次に、反応室内にパージ用のＮ２ガスを供給し、余剰のＴｉ原料ガスを排出する。次いで、酸化剤を反応室内に供給することにより、前記チタン膜を酸化させて酸化チタン膜を形成する。このとき、酸化剤としては酸素（Ｏ2）、オゾン（Ｏ3）、水蒸気（Ｈ２Ｏ）、またはこれらのガスの混合気体や、これらのガスと窒素ガスとの混合気体などの酸化剤等を用いることができる。
その後、反応室内にＮ２ガスを供給し、酸化剤を排出する。
【００２６】
以上により、第一の電極３表面を覆うように酸化チタンの原子層が形成される。この後、原料ガス導入から酸化剤の排出までの一連の工程を任意の回数繰り返すことにより、酸化チタンの原子層の積層膜からなる非晶質膜４の薄膜が形成される。
【００２７】
また、非晶質膜４の形成においては、同一の金属の原子層を積層せずに、酸化チタン、酸化ニオブまたは酸化ジルコニウムの中から少なくとも２種類以上を選択して積層膜（非晶質膜４）を積層してもかまわない。
このとき、成膜装置の温度設定条件によっては、一部が低温相の結晶構造となる場合があるが、非晶質膜４には低温相の結晶構造が含有されていないことが好ましい。
【００２８】
次いで、第一の温度から、たとえば酸化チタンにおけるルチル構造など、高温で安定な高温相の結晶構造が得られる温度（第二の温度）まで、１０℃／秒以上の昇温速度で反応室内の温度を上昇させる。酸化チタンの場合には第二の温度は６００℃となる。
【００２９】
また、金属酸化物（非晶質膜４）として酸化ニオブを用いる場合の第二の温度は７００℃となる。また、酸化ニオブからなる非晶質膜４のアニールにより、斜方晶構造の結晶構造が、高温相の結晶構造として析出する。また、同様に、非晶質膜４として酸化ジルコニウムを用いる場合の第二の温度は４５０℃であり、非晶質膜４のアニールにより六方晶構造の結晶構造が高温相の結晶構造として析出する。
【００３０】
また、金属酸化物として、酸化チタン、酸化ニオブまたは酸化ジルコニウムの中から少なくとも２種類以上を選択して積層した積層膜（非晶質膜４）を用いる場合は、積層膜に用いた各金属の第二の温度のうち、最も高い温度に合わせて昇温する。
【００３１】
なお、ここで述べる高温相の結晶構造とは、Ｔｎ＞Ｔｎ-1＞・・Ｔ2＞Ｔ1（ｎは２以上の整数）の関係にあるそれぞれの温度範囲（例えば温度Ｔｎ-１からＴｎの範囲）で、それぞれ安定に存在するｎ種類の結晶構造Ｓn（ｎは２以上の整数）を有する高誘電体材料（容量絶縁膜４用の金属酸化物）において、低い方からｋ番目の温度で安定して得られる結晶構造Ｓｋ（ｋは２以上、ｎ以下の整数）を示す。酸化チタンの高温相の場合にはｋ＝２となる。
すなわち、本発明では反応室内の温度を第１の結晶構造Ｓ１が形成される温度Ｔ1よりも１００℃以上低い第一の温度から、第ｋの結晶構造Ｓｋが形成される第二の温度（Ｔk以上でＴｋ＋１未満の温度）まで、１０℃／秒以上の昇温速度で上昇させる。本発明は、温度に応じて３種類以上の結晶構造を有する高誘電体材料においても、適用することが可能である。
【００３２】
次いで、反応室内の温度を第二の温度で維持したまま、窒素雰囲気中で非晶質膜４をアニール（ポストアニール処理）する。このアニールにより、高温相の結晶構造が析出し、高温相の結晶構造の金属酸化物（酸化チタン）からなる容量絶縁膜４が形成される。
【００３３】
次いで、図４に示すように第二の電極５を形成する。まず、容量絶縁膜４上を覆うように、たとえばチタン膜と窒化チタン膜の積層膜からなる金属酸化物を堆積させる。次いで、前記金属酸化物を所定の形状にパターニングする。このパターニングにより、所定の形状の第二の電極５が容量絶縁膜４上に形成される。
以上により、ＭＩＭ構造のキャパシタＣａｐが形成される。
【００３４】
本実施形態のキャパシタＣａｐの製造方法によれば、第１の電極３上に、金属酸化膜の低温相の結晶構造が得られる温度よりも１００℃以上低い温度で、金属酸化物の非晶質膜を形成することにより、低温相の結晶構造を析出させることなく、非晶質膜４を形成できる。また、非晶質膜４を形成した後に、金属酸化物の高温相の結晶構造が得られる温度まで、１０℃／秒以上の昇温速度で急速に温度を上昇させることにより、昇温過程における低温相の結晶構造の析出を防ぐことができる。
また、金属酸化物を急速に昇温させた後に高温相の結晶構造が得られる温度を維持して非晶質膜をアニールすることにより、低温相の結晶構造を析出させることなく高温相の結晶構造を析出させることができる。
【００３５】
また、非晶質膜４中での、低温相の結晶構造の析出が防がれるため、低温相の結晶構造を高温相の結晶構造に変化させるための高温のアニールが不要となり、第一の電極３への熱負担を軽減できる。このため、従来よりも低温の条件下で、高温相の結晶構造の金属酸化物からなる容量絶縁膜４を第１の電極３上に直接形成できる。また、高温相の結晶構造が得られる下限温度でのアニールの実施でよく、所望の結晶構造（高温相の結晶構造）の容量絶縁膜４を効率よく得ることが可能となる。
【００３６】
また、第１の電極３材料への熱負担が軽減されるため、第一の電極３の不良や動作特性の劣化を防止できる。そのため、高集積かつ低消費電力のキャパシタＣａｐを実現することが可能となる。また、高温相の結晶構造の容量絶縁膜４を第一の電極３上に容易に形成できるため、従来の高温相の結晶構造の容量絶縁膜４を有するキャパシタＣａｐの製造方法に比べ、工程を簡略化させることができる。
以上により、高集積かつ低消費電力のキャパシタＣａｐを実現することができる。
【００３７】
また、容量絶縁膜４用の金属酸化物として、酸化チタン、酸化ニオブまたは酸化ジルコニウムのうちのいずれか一種を選択して用いることにより、静電容量が大きいキャパシタＣａｐを形成できる。
また、酸化チタン、酸化ニオブまたは酸化ジルコニウムの中から少なくとも２種類以上を選択して積層した積層膜を、金属酸化物の膜として形成することにより、静電容量が大きいキャパシタＣａｐを形成できる。
【００３８】
また、金属酸化物からなる膜として、酸化チタンおよび／または酸化ニオブからなる膜を形成する際に、原料ガスとともに、Ｙ（イットリウム）、Ｚｒ（ジルコニウム）、Ｌａ（ランタン）、Ａｌ（アルミニウム）またはＳｒ（ストロンチウム）の群の中から少なくとも1種類以上の元素を含有したガスを用いて成膜することにより、上記元素が添加された容量絶縁膜４が形成され、リーク特性に優れたキャパシタＣａｐを形成できる。また、金属酸化物からなる膜として酸化ジルコニウムからなる膜を形成する場合には、原料ガスとともに、Ｙ、Ｌａ、ＡｌまたはＳｒの群の中から少なくとも1種類以上の元素を含有したガスを用いて成膜することで、同様の効果を得ることができる。
【００３９】
次に、本発明の第二の実施形態である半導体装置の製造方法について説明する。はじめに、本実施形態の製造方法により形成された半導体装置１１０ついて、その構成の一例を、図５及び図６を参照して説明する。
図５は、図６に示す本発明の容量絶縁膜１１４を適用したＤＲＡＭのうち、メモリセル部の平面レイアウトを示す概念図である。また、図５の右手側は、後述するワード配線Ｗとなるゲート電極１０５とサイドウォール１０５ｂとを切断する面を基準とした透過断面図である。
また、図６は、図５のＡ−Ａ’線に対応する半導体装置１１０の断面構造を示す断面図である。なお、キャパシタＣａｐの記載は図５においては省略し、図６にのみ記載する。
【００４０】
はじめに図５を用いて、半導体装置１１０のメモリセル部について説明する。メモリセル部はＸ方向に延設されたビット配線１０６と、Ｙ方向に延設されたワード配線Ｗと、細長い短冊状の活性領域Ｋと、不純物拡散層１０８と、から概略構成されている。以下それぞれの構成についてその詳細を説明する。
【００４１】
ビット配線１０６はＸ方向に折れ線形状（湾曲形状）で延設されており、Ｙ方向に対しては所定の間隔で複数配置されている。
また、ワード配線ＷはＹ方向に直線形状で延設されており、Ｘ方向に対しては所定の間隔で複数配置されている。また、ワード配線Ｗと各活性領域Ｋとが互いに交差する部分は、その交差する領域において、後述するゲート電極１０５が含まれている。また、ワード配線Ｗの両側には、ライン方向（Ｙ方向）に沿ってサイドウォール１０５ｂが形成されている。
【００４２】
活性領域Ｋは、半導体基板１０１の一面に形成されている。活性領域Ｋは細長い短冊状であり、個々に所定の間隔をあけて右斜め下向きに整列した配置となっている。これは、一般に６Ｆ２型メモリセルと呼ばれるレイアウトに沿った配列である。
また、活性領域Ｋの中央部および両端側には、個々に不純物拡散層１０８が形成されており、後述するＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能している。また、円状の基板コンタクト部２０５a、２０５ｂ、２０５ｃが、ソース・ドレイン領域（不純物拡散層）の真上に配置されるようにそれぞれ形成されている。
また、半導体基板１０１には、複数の素子分離領域１０３が、Ｙ方向に直線形状で延設されている。また、素子分離領域１０３はＸ方向に所定の間隔で配列している。
【００４３】
また、基板コンタクト部２０５ａ、２０５ｂおよび２０５ｃは、それらの中心がそれぞれワード配線Ｗの間となるように配置されている。また、中央の基板コンタクト部２０５ａは、ビット配線１０６と重なるように配置されている。
また、基板コンタクト部２０５ａ、２０５ｂおよび２０５ｃは、後述する基板コンタクトプラグ１０９を配置する位置に設けられている。また、基板コンタクト部２０５ａ、２０５ｂおよび２０５ｃの形成された位置は、半導体基板１０１と接する部分となる。
【００４４】
次に、図６を参照して半導体装置１１０の断面構造について説明する。なお、図６はメモリセル部（図５）のＡ−Ａ’線に対応する断面模式図である。本実施形態の半導体装置１１０は、半導体基板１０１と、ＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に接続された基板コンタクトプラグ１０９及び容量コンタクトプラグ１０７Ａと、キャパシタＣａｐと、から概略構成されている。以下それぞれについてその詳細を説明する。
【００４５】
半導体基板１０１は、所定の濃度のＰ型不純物を含有する半導体、例えばシリコン（Ｓｉ）により形成されている。この半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、半導体基板１０１の表面にＳＴＩ（Shallow Trench Isolation）法によりシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設することで形成されたものである。このような構成により、隣接する活性領域Ｋ同士は、素子分離領域１０３によりそれぞれ絶縁分離されている。なお、本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されたセル構造に、本発明を適用した例を示している。
【００４６】
ＭＯＳトランジスタＴｒ１は、ゲート電極１０５と、不純物拡散層１０８から構成されている。ゲート電極１０５は溝型のゲート電極であり、半導体基板１０１の一面に設けられた溝部に埋め込まれるとともに、前記溝部から不純物拡散層１０８を貫いて半導体基板１０１の上部に突出するように形成されている。
【００４７】
また、ゲート電極１０５は、不純物を含有させた多結晶シリコン膜と金属膜との多層膜により構成されている。前記多結晶シリコン膜は、ＣＶＤ法（Chemical Vapor Deposition）での成膜時にリン（Ｐ）などのＮ型不純物を含有させて形成できる。また、前記金属膜は、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。このような構成により、ゲート電極１０５は、ＭＯＳトランジスタＴｒ１のゲート電極として機能する。
【００４８】
また、ゲート電極１０５と半導体基板１０１との間にはゲート絶縁膜１０５ａが形成されている。また、ゲート電極１０５のうち、半導体基板１０１から突出した部分の側壁には窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜からなるサイドウォール１０５ｂが形成されている。また、ゲート電極１０５上には、窒化シリコンなどからなる絶縁膜１０５ｃが形成されており、ゲート電極１０５上面を保護している。
【００４９】
また、半導体基板１の活性領域Ｋにおいては、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する不純物拡散層１０８が形成されている。不純物拡散層１０８は、半導体基板１０１にＮ型不純物として、例えばリンを導入することにより形成されている。また、個々の不純物拡散層１０８同士の間には、溝型のゲート電極１０５が形成されており、個々の不純物拡散層１０８同士は互いに離間している。
【００５０】
また、基板コンタクトプラグ１０９は、不純物拡散層１０８と接触するように形成されている。基板コンタクトプラグ１０９は、図５に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リン（Ｐ）を含有した多結晶シリコンから形成されている。また、基板コンタクトプラグ１０９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール１０５ｂによって規定されている。すなわち、基板コンタクトプラグ１０９はサイドウォール１０５ｂによって規定されたセルフアライン構造とされている。
【００５１】
また、第一の層間絶縁膜１０４は、ゲート電極１０５上の絶縁膜１０５ｃおよび基板コンタクトプラグ１０９上を覆うように形成されている。ビット線コンタクトプラグ１０４Ａは、図４の基板コンタクト部２０５ａに対応する位置に配置されている。また、ビット線コンタクトプラグ１０４Ａは第一の層間絶縁膜１０４を貫通し、かつ、基板コンタクトプラグ１０９と導通するように形成されている。また、ビット線コンタクトプラグ１０４Ａは、たとえば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等が順次積層した構成となっている。
【００５２】
また、ビット配線１０６は、ビット線コンタクトプラグ１０４Ａに接続するように形成されている。また、ビット配線１０６は、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で構成されている。
【００５３】
第二の層間絶縁膜１０７は、ビット配線１０６及び第一の層間絶縁膜１０４を覆うように形成されている。また、容量コンタクトプラグ１０７Ａは、第二の層間絶縁膜１０７及び第一の層間絶縁膜１０４を貫通し、かつ、基板コンタクトプラグ１０９に接続するように形成されている。また、容量コンタクトプラグ１０７Ａは、図５に示した基板コンタクト部２０５ｂ、２０５ｃの位置に配置されている。
【００５４】
窒化シリコンからなる第三の層間絶縁膜１１１は、第二の層間絶縁膜１０７を覆うように形成されており、シリコン酸化膜からなる第四の層間絶縁膜１１２は、第三の層間絶縁膜１１１を覆うように形成されている。
【００５５】
キャパシタＣａｐは、第三の層間絶縁膜１１１および第四の層間絶縁膜１１２の内部に配置されている。また、キャパシタＣａｐは第三の層間絶縁膜１１１および第四の層間絶縁膜１１２を貫通し、第一の電極１１３の部分は容量コンタクトプラグ１０７Ａと接続している。また、第一の電極１１３と容量コンタクトプラグ１０７Ａは直接接続する構成でなくてもよく、第一の電極１１３とコンタクトプラグ１０７Ａの間に、導電膜で形成したパッドを介してもよい。また、第一の電極１１３は、容量コンタクトプラグ１０７Ａを介してＭＯＳトランジスタＴｒ１と接続している。
【００５６】
キャパシタＣａｐは、第一の電極１１３と、第一の電極１１３の側面を覆うように形成された容量絶縁膜１１４と、容量絶縁膜１１４を覆うように形成された第二の電極１１５と、から構成されている。つまり、キャパシタＣａｐは第一の電極１１３と第二の電極１１５との間に、容量絶縁膜１１４を挟んだ構造となっている。
また、キャパシタＣａｐの第二の電極１１５には、所定の電位が与えられている。そこで、キャパシタＣａｐに保持された電荷の有無を判定することによって、情報の記憶動作を行うＤＲＡＭとして機能することができる。
【００５７】
容量絶縁膜１１４は、高温相の結晶構造の金属酸化物により形成されている。また、容量絶縁膜１１４は酸化チタン、酸化ニオブ（Ｎｂ２Ｏ５)、ＺｒＯ２（酸化ジルコニウム）から形成されていることが好ましい。また、ＴｉＯ２、Ｎｂ２Ｏ５、ＺｒＯ２の中から少なくとも２種類以上を選択して積層した積層膜から構成されていてもよい。容量絶縁膜１１４の材料として、このような金属酸化物を用いることにより、静電容量が大きいキャパシタＣａｐを形成できる。
また、容量絶縁膜１１４には、イットリウム、ジルコニウム、ランタン、アルミニウムまたはストロンチウムの群の中から少なくとも1種類以上の元素が含有（添加）されていてもよい。これにより、キャパシタＣａｐのリーク耐圧が向上するためである。
【００５８】
また、第二の電極１１５上には、酸化シリコン等からなる第五の層間絶縁膜１２０が形成されている。また、第五の層間絶縁膜１２０上には、アルミニウム（Ａｌ）、銅（Ｃｕ）等からなる配線１２１が形成されている。また、第五の層間絶縁膜１２０及び配線１２１を覆うように、表面保護膜１２２が形成されている。
【００５９】
次に、本発明の第二の実施形態である半導体装置の製造方法の一例について、図６〜図９を参照にして説明する。なお、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００６０】
本実施形態の半導体装置の製造方法は、トランジスタ（ＭＯＳトランジスタＴｒ１）を形成する工程と、キャパシタＣａｐを形成する工程と、から概略構成されている。以下、各工程について詳細を説明する。
【００６１】
まず、所定の濃度のＰ型不純物を含有する半導体基板１０１を準備する。次いで、ＳＴＩ(Shallow Trench Isolation)法により、半導体基板１０１表面に素子分離領域１０３を形成する。これにより、素子分離領域１０３により区画された領域は、図５で示した活性領域Ｋとなる。次いで、図示しないマスクを用いて、半導体基板１０１の一面に複数のトレンチ１０２を隣接形成する。このトレンチ１０２は、ＭＯＳトランジスタＴｒ１の溝型のゲート電極用のものとなる。
【００６２】
次に、熱酸化法により半導体基板１０１の表面を酸化し、トレンチ１０２の内壁に酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜１０５ａを形成する。なお、半導体基板１０１の主面上に形成された酸化シリコン膜は、後のＭＯＳトランジスタの製造工程で除去してもかまわない。
次いで、ゲート絶縁膜１０５ａ上に、たとえばリン等のＮ型不純物を含有させた多結晶シリコン膜を堆積させて、トレンチ１０２の内部を多結晶シリコン膜で完全に充填する。次に、スパッタリング法を用いて、前記多結晶シリコン膜上に、例えば、タングステン、窒化タングステンまたはタングステンシリサイド等の高融点金属を５０ｎｍ程度の膜厚で堆積させて、金属膜を形成する。このようにして形成した多結晶シリコン膜及び金属膜は、後述する工程を経てゲート電極１０５とされる。
【００６３】
次に、プラズマＣＶＤ法を用いて、前記金属膜上に、たとえば窒化シリコンからなる絶縁膜１０５ｃを７０ｎｍ程度の膜厚で堆積する。次に、フォトリソグラフィ法を用いて、絶縁膜５ｃ上にゲート電極形成用のフォトレジストパターン（レジストマスク）を形成した後、前記レジストマスクを用いて絶縁膜１０５ｃを異方性エッチングする。前記レジストマスクを除去した後、絶縁膜１０５ｃをハードマスクとして、金属膜及び多結晶シリコン膜をエッチングして、ゲート電極１０５を形成する。なお、ゲート電極１０５は、図５に示すワード線Ｗとして機能する。
【００６４】
次に、活性領域内のゲート電極１０５で覆われていない半導体基板１０１の一面にＮ型不純物としてリンのイオン注入を行うことにより、不純物拡散層１０８を形成する。この不純物拡散層１０８は、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。以上により、ゲート電極１０５および不純物拡散層１０８からなるＭＯＳトランジスタＴｒ１が形成される。
【００６５】
次に、ＣＶＤ法により、半導体基板１０１の一面、ゲート電極１０５および絶縁膜１０５ｃを覆うように膜厚２０〜５０ｎｍ程度の窒化シリコン膜を堆積する。次いで、絶縁膜１０５ｃが露出するまで前記窒化シリコン膜のエッチバックを行う。これにより、ゲート電極１０５の側壁にサイドウォール１０５ｂが形成される。
【００６６】
次に、フォトリソグラフィ法を用いて、図５に示した基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置に開口を形成するように、絶縁膜１０５ｃ上にフォトレジストパターン（レジストマスク）を形成する。次いで、前記レジストマスクを用いて、異方性ドライエッチングを行う。これにより、窒化シリコンからなる絶縁膜１０５ｃおよびサイドウォール１０５ｂを利用したセルフアラインにより、ゲート電極１０５同士の間に開口を設けることができる。
【００６７】
次に、ＣＶＤ法を用いて、リンを含有した多結晶シリコン膜を堆積させる。次いで、ＣＭＰ法を用いて、絶縁膜１０５ｃが露出するまで前記多結晶シリコン膜の表面を研磨する。これにより、不純物拡散層１０８上に、開口内に充填された構成の基板コンタクトプラグ１０９が形成される。
次に、ＣＶＤ法を用いて、ゲート電極上の絶縁膜１０５ｃおよび基板コンタクトプラグ１０９を覆うように、酸化シリコン等からなる第一の層間絶縁膜１０４を形成する。次いで、ＣＭＰ法を用いて、第一の層間絶縁膜１０４の表面を研磨するとともに平坦化する。
【００６８】
次に、図５に示した基板コンタクト部２０５ａの位置の第一の層間絶縁膜１０４に、基板コンタクトプラグ１０９の表面を露出させるように、開口（コンタクトホール）を形成する。
次に、この開口部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積した後、ＣＭＰ法を用いて、第一の層間絶縁膜１０４が露出するまで表面研磨して、ビット線コンタクトプラグ１０４Ａを形成する。
【００６９】
次に、ビット線コンタクト１０４Ａと接続するようにビット配線１０６を第１の第一の層間絶縁膜１０４上に形成した後、ビット配線１０６および第１の第一の層間絶縁膜１０４を覆うように、酸化シリコン等からなる第二の層間絶縁膜１０７を形成する。
【００７０】
次に、図５に示した基板コンタクト部２０５ｂ、２０５ｃの位置の基板コンタクトプラグ１０９の表面を露出させるように、第１の第一の層間絶縁膜１０４および第２の第二の層間絶縁膜１０７を貫通する開口（コンタクトホール）を形成する。
次に、この開口部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積した後、ＣＭＰ法を用いて、第１の層間絶縁膜４が露出するまで表面研磨して、容量コンタクトプラグ１０７Ａを形成する。以上により、容量コンタクトプラグ１０７ＡとＭＯＳトランジスタＴｒ１は、基板コンタクトプラグ１０９を介して接続した構成となる。
【００７１】
次に、キャパシタＣａｐを形成する。なお、図７〜図９においては、第１の第三の層間絶縁膜１１１より下の部分については記載を省略している。
【００７２】
はじめに、図７に示すように第一の電極１１３を形成する。はじめに、第２の第二の層間絶縁膜１０７を覆うように、窒化シリコンからなる第１の第三の層間絶縁膜１１１を６０ｎｍ程度の膜厚で形成する。次に、１の第三の層間絶縁膜１１１を覆うように酸化シリコン等からなる第２の第四の層間絶縁膜１１２を２μｍ程度の膜厚で堆積した後、異方性ドライエッチングを用いて、容量コンタクトプラグ１０７Ａの表面を露出させるように、第２の第四の層間絶縁膜１１２に孔１１２Ａを形成する。孔１１２Ａ内壁は、キャパシタＣａｐが形成される領域となる。
【００７３】
次いで、孔１１２Ａの内壁側面及び底面を覆うとともに、孔１１２Ａの内部を完全には充填しない膜厚でチタン膜と窒化チタン膜を順次堆積する。次に、第四の層間絶縁膜１１２上のチタン膜と窒化チタン膜をドライエッチング法またはＣＭＰ法によって除去し、チタン膜と窒化チタン膜からなる円筒状の第一の電極１１３を形成する。なお、ここでは第一の電極１１３の材料としてチタン膜と窒化チタン膜を挙げたが、材料はこれらに限定されず、他の金属膜を使用してもかまわない。
【００７４】
次に、図８に示すように金属酸化物からなる容量絶縁膜１１４を形成する。本実施形態における金属酸化物としては、成膜温度が低い順に、非晶質相、低温相の結晶構造、高温相の結晶構造を形成し得るものを用いる。このような材料としては、酸化チタン、酸化ニオブまたは酸化ジルコニウムのうちのいずれか一種を選択して用いることができる。また、酸化チタン、酸化ニオブまたは酸化ジルコニウムの中から少なくとも２種類以上を選択して積層した積層膜を形成しても良い。
以下に、容量絶縁膜４用の金属酸化物として酸化チタン（ＴｉＯ２)を用いた例について説明する。
【００７５】
まず、図示しない成膜装置の反応室内に、第一の電極１１３までが形成された半導体基板１０１を設置する。このとき、成膜装置の反応室内の温度は、第一の温度に設定しておく。
【００７６】
第一の温度は、容量絶縁膜４用の金属酸化物（酸化チタン）の低温相の結晶構造（アナターゼ構造）が得られる温度よりも１００℃以上低い温度とする。
また、金属酸化物の材料として酸化ニオブを用いる場合も、低温相の結晶構造（六方晶構造）が得られる温度よりも１００℃以上低い温度とする。また、酸化ジルコニウムを用いる場合も、低温相の結晶構造（正方晶構造）が得られる温度よりも１００℃以上低い温度とする。
【００７７】
次いで、ＡＬＤ法により、第一の電極１１３上に非晶質の結晶構造の金属酸化物からなる非晶質膜（容量絶縁膜１１４）を形成する。なお、本明細書中では、非晶質の結晶構造の金属酸化物からなる膜を非晶質膜１１４とする。
【００７８】
まず、Ｔｉ原料ガス（Ｔｉプリカーサ）を反応室内に供給し、第一の電極３表面にチタン膜を堆積させる。このとき、原料ガスでの成膜に加えて、Ｙ（イットリウム）、Ｚｒ（ジルコニウム）、Ｌａ（ランタン）、Ａｌ（アルミニウム）またはＳｒ（ストロンチウム）の群の中から少なくとも1種類以上の元素を添加して成膜してもよい。なお、本実施例では酸化チタンを用いた例について説明するが、酸化ジルコニウムを金属酸化膜として形成する場合には、添加物としてＹ、Ｌａ、ＡｌまたはＳｒの群の中から少なくとも1種類以上の元素を用いても構わない。
【００７９】
次に、反応室内にパージ用のＮ２ガスを供給し、Ｔｉ原料ガスを排出する。次いで、酸化剤を反応室内に供給することにより、チタン膜を酸化させる。このとき、酸化剤としては酸素（Ｏ2）、オゾン（Ｏ3）、水蒸気（Ｈ２Ｏ）、またはこれらのガスの混合気体や、これらのガスと窒素ガスとの混合気体などの酸化剤等を用いることができる。
その後、反応室内にＮ２ガスを供給し、酸化剤を排出する。
【００８０】
以上により、第一の電極１１３の内壁面及び底面を覆うように酸化チタンの原子層が形成される。この後、原料ガス導入から酸化剤のパージまでの一連の工程を任意の回数繰り返すことにより、酸化チタンの原子層からなる非晶質膜１１４の薄膜が形成される。ここではたとえば、非晶質膜１１４を６ｎｍ〜１０ｎｍの膜厚で形成する。
【００８１】
また、非晶質膜１１４の形成においては、同一の金属の原子層を積層せずに、酸化チタン、酸化ニオブまたは酸化ジルコニウムの中から少なくとも２種類以上を選択して積層膜（非晶質膜１１４）を積層してもかまわない。
【００８２】
次いで、第一の温度から、たとえば酸化チタンにおけるルチル構造など、高温で安定な高温相の結晶構造が得られる温度（第二の温度）まで、１０℃／秒以上の昇温速度で反応室内の温度を上昇させる。
【００８３】
このとき、金属酸化物（非晶質膜４）として酸化ニオブを用いる場合の第二の温度は７００℃となる。また、酸化ニオブからなる非晶質膜４のアニールにより、斜方晶構造の結晶構造が高温相の結晶構造として析出する。酸化ニオブを用いて高温相（斜方晶構造）の結晶膜を形成するには、４００℃以下の温度で非晶質状態の膜を形成した後に、１０℃／秒以上の昇温速度で７００℃まで昇温して、アニールを実施すればよい。
【００８４】
また、同様に、非晶質膜４として酸化ジルコニウムを用いる場合の第二の温度は４５０℃であり、非晶質膜４のアニールにより六方晶構造の結晶構造が高温相の結晶構造として析出する。酸化ジルコニウムを用いて高温相（六方晶構造）の結晶膜を形成するには、２００℃以下の温度で非晶質状態の膜を形成した後に、１０℃／秒以上の昇温速度で４５０℃まで昇温して、アニールを実施すればよい。
【００８５】
また、金属酸化物として、酸化チタン、酸化ニオブまたは酸化ジルコニウムの中から少なくとも２種類以上を選択して積層した積層膜（非晶質膜１１４）を用いる場合は、積層膜に用いた各金属の第二の温度のうち、最も高い温度に合わせて昇温する。
【００８６】
次いで、反応室内の温度を第二の温度で維持したまま、窒素雰囲気中で非晶質膜１１４をアニールする。このアニールにより、高温相の結晶構造が析出し、高温相の結晶構造の金属酸化物からなる容量絶縁膜１１４が形成される。
【００８７】
次いで、図９に示すように、第二の電極１１５を形成する。
まず、容量絶縁膜１１４の内壁面、および、第２の第四の層間絶縁膜１１２上を覆うように、たとえばチタン膜と窒化チタン膜の積層膜を堆積させる。次いで、前記積層膜をパターニングし、第二の電極１１５を形成する。
以上により、円筒状の第一の電極１１３と、第一の電極１１３の内壁面及び底面を覆うように形成された容量絶縁膜１１４と、容量絶縁膜１１４を覆うように形成された第二の電極１１５と、を有するキャパシタＣａｐが形成される。
【００８８】
なお、本実施形態におけるキャパシタＣａｐは、第一の電極１１３の内壁のみを電極として利用するシリンダー型を例として示したが、第一の電極１１３の外壁と内壁の双方を電極として利用するクラウン型や、第一の電極１１３の外壁のみを電極として利用するペデスタル型のキャパシタとすることも可能である。
【００８９】
その後、図６に示すように、第二の電極１１５を覆うように酸化シリコン等からなる第五の層間絶縁膜１２０を形成する。
次に、第五の層間絶縁膜１２０を貫通するように、キャパシタＣａｐの第二の電極１１５に電位を与えるための引き出し用コンタクトプラグ（不図示）を形成する。
次に、前記引き出し用コンタクトプラグと接続するように、アルミニウム（Ａｌ）や銅
（Ｃｕ）などからなる配線１２１を第五の層間絶縁膜１２０上に形成する。次いで、配線１２１および第五の層間絶縁膜１２０を覆うように、酸窒化シリコン（ＳｉＯＮ）等からなる表面保護膜１２２を形成する。
以上の工程により、本発明の実施形態である半導体装置１１０を製造する。
【００９０】
本実施形態の半導体装置１１０の製造方法によれば、第１の電極１１３上に、金属酸化膜の低温相の結晶構造が得られる温度よりも１００℃以上低い温度で、金属酸化物の非晶質膜を形成することにより、低温相の結晶構造を析出させることなく、非晶質膜１１４を形成できる。また、非晶質膜１１４を形成した後に、金属酸化物の高温相の結晶構造が得られる温度まで１０℃／秒以上の昇温速度で急速に温度を上昇させることにより、昇温過程における低温相の結晶構造の析出を防ぐことができる。
【００９１】
また、非晶質膜１１４中での、低温相の結晶構造の析出が防がれるため、低温相の結晶構造を高温相の結晶構造に変化させるための高温のアニールが不要となり、第一の電極１１３およびＭＯＳトランジスタへの熱負担を軽減できる。このため、従来よりも低温の条件下で、高温相の結晶構造の金属酸化物からなる容量絶縁膜１１４を第１の電極１１３上に、半導体装置にダメージを与える事無く形成できる。また、高温相の結晶構造を得るための下限温度でのアニールの実施でよいため、所望の結晶構造（高温相の結晶構造）の容量絶縁膜１１４を有する半導体装置１１０を容易に形成できる。
【００９２】
また、誘電率の高い結晶構造の誘電体膜を用いたキャパシタを容易に形成できるので、リフレッシュ特性（データ保持特性）に優れ、高集積かつ低消費電力の半導体装置１１０を実現することが可能となる。
【００９３】
また、容量絶縁膜１１４用の金属酸化物として、酸化チタン、酸化ニオブまたは酸化ジルコニウムのうちのいずれか一種を選択して用いることにより、静電容量が大きいキャパシタＣａｐを有する半導体装置１１０を形成できる。
また、酸化チタン、酸化ニオブまたは酸化ジルコニウムの中から少なくとも２種類以上を選択して積層した積層膜を、金属酸化物の膜として形成することにより、静電容量が大きいキャパシタＣａｐを有する半導体装置１１０を形成できる。
【００９４】
また、金属酸化物からなる膜として、酸化チタンおよび／または酸化ニオブからなる膜を形成する際に、原料ガスとともに、Ｙ（イットリウム）、Ｚｒ（ジルコニウム）、Ｌａ（ランタン）、Ａｌ（アルミニウム）またはＳｒ（ストロンチウム）の群の中から少なくとも1種類以上の元素を含有したガスを用いて成膜することにより、リーク耐圧の大きいキャパシタＣａｐを有する半導体装置１１０を形成できる。また、金属酸化物からなる膜として酸化ジルコニウムからなる膜を形成する際に、原料ガスとともに、Ｙ、Ｌａ、ＡｌまたはＳｒの群の中から少なくとも1種類以上の元素を含有したガスを用いて成膜することにより、同様の効果を得ることができる。
【実施例】
【００９５】
以下、本発明のキャパシタＣａｐの製造方法の一例を実施例に基づいて具体的に説明する。ただし、本発明はこれらの実施例にのみ限定されるものではない。
（実施例１）
【００９６】
実施例１として、ＡＬＤ法を用いて、最終的に酸化チタン（ＴｉＯ２)からなる容量絶縁膜４を有するキャパシタＣａｐを形成する工程を以下に説明する。
はじめに、図１に示すように、Ｓｉからなる半導体基板１上に、酸化シリコン（ＳｉＯ２）からなる層間絶縁膜２を形成した。次いで、層間絶縁膜２上にＰｔからなる第一の電極３を形成した。なお、ここで第一の電極３の材料としてＰｔを用いた理由は、Ｐｔが耐熱性に優れ、特性評価を行いやすい材料であるためである。
【００９７】
次いで、第一の電極３まで形成した半導体基板１をＡＬＤ成膜装置の反応室内に設置した。次いで、ＴＤＭＡＴを原料ガスとしたＡＬＤ法により、第一の電極３上に非晶質の結晶構造の非晶質膜４を形成した。このとき、反応室内の温度（第一の温度）は、低温相の結晶構造（アナターゼ構造）の酸化チタンが安定に形成される最低温度（３３０℃）よりも１００℃以上低い２００℃とした。この結果、膜厚９ｎｍの非晶質状態（アモルファス状態）の酸化チタンからなる非晶質膜４が形成された。
【００９８】
なお、ＴｉＯ２の成膜を高温（６６０℃以上）の条件下で成膜すると最初からルチル構造のみとなり、ＴｉＯ２の成膜を中温（５５０℃）で行うとアナターゼ構造とルチル構造の混在状態となるとされている。本発明のアニールを行う第二の温度は、非晶質状態で形成した膜を所定の結晶構造とするための温度であり、成膜時に最初から所定の結晶構造の膜を形成する場合の成膜温度とは必ずしも一致しない。本発明では、ルチル構造の酸化チタンを形成するための第２の温度は６００℃となる。
【００９９】
次いで、反応室内の温度を第一の温度（２００℃）から第二の温度（６００℃）まで、１０℃／秒の昇温速度で上昇させた。このとき、反応室内には窒素を充填させた状態とした。
次いで、反応室内の温度を第二の温度（６００℃）に維持したまま、非晶質膜４のアニール処理（ポストアニール処理）を行い、容量絶縁膜４を形成した。このアニール処理ののち、ＸＲＤ（Ｘ−ｒａｙ diffracation）によって容量絶縁膜４（酸化チタン）の結晶構造を調べたところ、ルチル構造（高温相の結晶構造）が主体の結晶構造となっていた。
【０１００】
同様にして、第一の温度を２５０℃、３００℃に変え、また、第二の温度を４００℃、５００℃、６００℃、７００℃に変え、それぞれの条件で非晶質膜４を形成した。また、比較例として、ポストアニール処理を行わずに非晶質膜４を形成した。
表１に、第一の温度と第二の温度をそれぞれ変えて容量絶縁膜４を形成した場合における、それぞれの結晶構造を示す。なお、下線が引かれているものはその構造が主であることを示している。また、下線がなく「アナターゼ構造＋ルチル構造」とあるものは二種類の結晶構造の酸化チタンが同程度含有されていることを示している。
【０１０１】
【表１】
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【０１０２】
表１に示すように、第一の温度を２００℃とした場合は、膜厚９ｎｍの非晶質（アモルファス状態）の非晶質膜４が形成された。その後、第二の温度を６００℃としてポストアニールを行ったところ、非晶質膜４は、ルチル構造の酸化チタンを主体とする容量絶縁膜４となった。また、容量絶縁膜４中にアナターゼ構造は発生しなかった。また、第二の温度を５００℃とした場合も同様の結果となった。
それに対し、第一の温度を２００℃、第二の温度を４００℃とした場合は、非晶質膜４はルチル構造とならず、容量絶縁膜４の結晶構造は非晶質（アモルファス状態）のままであった。
【０１０３】
また、第一の温度を２５０℃とした場合は膜厚９ｎｍの非晶質状態の非晶質膜４が形成された。その後、第二の温度を７００℃としてポストアニールを行ったところ、非晶質膜４は、ルチル構造を主とし、アナターゼ構造を含む結晶構造の容量絶縁膜４となった。
また、第一の温度を２５０℃、第二の温度を６００℃とした場合は、容量絶縁膜４は、ルチル構造とアナターゼ構造の両方を同程度ずつ含む結晶構造となった。
また、第一の温度を２５０℃、第二の温度を５００℃とした場合は、容量絶縁膜４中にルチル構造の酸化チタンは析出せず、容量絶縁膜４の結晶構造は非晶質（アモルファス状態）のままであった。
【０１０４】
また、第一の温度を３００℃とした場合は、膜厚２０ｎｍのアナターゼ構造の容量絶縁膜４が形成された。その後、第二の温度を７００℃としてポストアニールを行ったところ、容量絶縁膜４は、ルチル構造を主とし、アナターゼ構造を含む結晶構造となった。
また、第一の温度を３００℃、第二の温度を６００℃とした場合も同様に、容量絶縁膜４は、ルチル構造を主とし、アナターゼ構造を含む結晶構造となった。
また、第一の温度を３００℃、第二の温度を５００℃とした場合は、容量絶縁膜４は、アナターゼ構造を主とし、ルチル構造を含む結晶構造となった。
また、第一の温度を３００℃、第二の温度を４００℃とした場合は、容量絶縁膜４は、アナターゼ構造を主体とした結晶構造のままであった。
【０１０５】
なお、第一の温度を２００℃、もしくは２５０℃とした場合は容量絶縁膜４が９ｎｍの膜厚で形成されたのに対し、第一の温度を３００℃とした場合、容量絶縁膜４は２０ｎｍの膜厚で形成された。
このような、成膜時の温度による膜厚の差が生じる理由は、第一の温度を３００℃とした場合は、成膜時の温度が高いことに加え、第一の温度での成膜時に既にアナターゼ構造になっているため、非晶質状態の場合と比べて結晶化しやすいことが原因であると推測されている。
【０１０６】
以上のように、低温相であるアナターゼ構造の酸化チタンが安定に形成される最低温度（３３０℃）よりも１００℃以上低い第一の温度（２００℃）で容量絶縁膜４を成膜するとともに、ポストアニールの昇温速度を１０℃／秒以上の速度とすることにより、所望の結晶構造であるルチル構造の容量絶縁膜４を、低温のプロセスで得ることができた。
また、第一の温度を３００℃とするとアナターゼ構造が析出されたが、第一の温度を２００℃とした場合はアナターゼ構造を発生させることなく、ルチル構造の容量絶縁膜４を得ることができた。
【産業上の利用可能性】
【０１０７】
本発明の活用例として、ＤＲＡＭや、キャパシタまたはＭＯＳトランジスタを含む半導体装置が挙げられる。
【符号の説明】
【０１０８】
Ｔｒ１…ＭＯＳトランジスタ、Ｗ…ワード配線、Ｃａｐ…キャパシタ、１…半導体基板、２…層間絶縁膜、３…第一の電極、４…容量絶縁膜(非晶質膜)、５…第二の電極、１０１…半導体基板、１０２…トレンチ、１０３…素子分離領域、１０４…第一の層間絶縁膜、１０４Ａ…ビット線コンタクトプラグ、１０５…ゲート電極、１０５ａ…ゲート絶縁膜、１０５ｂ…サイドウォール、１０５ｃ…絶縁膜、１０６…ビット配線、１０７…第二の層間絶縁膜、１０７Ａ…容量コンタクトプラグ、１０８…不純物拡散層、１０９…基板コンタクトプラグ、１１０…半導体装置、１１１…第三の層間絶縁膜、１１２…第四の層間絶縁膜、１１３…第一の電極、１１４…容量絶縁膜(非晶質膜)、１１５…第二の電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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