(57)【要約】【課題】バイアス電源の逆接続による破壊が防止され、且つ、ゲート・ソース間電圧の規格値を高く設定できる半導体装置を提供する。【解決手段】副ＭＯＳトランジスタのドレイン電極、ソース電極、及びゲート電極が、主ＭＯＳトランジスタのドレイン電極、ゲート電極、及びソース電極にそれぞれ接続する半導体装置であって、ベース領域とガードリング間に形成される外周ｐｎ接合ダイオードの逆方向耐圧が、主ＭＯＳトランジスタよりも副ＭＯＳトランジスタの方が高い。【選択図】図２
2012216705.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン電極と、
互いに対向する第１及び第２の主面を有し、前記第１の主面に前記ドレイン電極が配置された第１導電型のドレイン領域と、
前記ドレイン領域の前記第２の主面に配置された第２導電型のベース領域と、
前記ベース領域の上面から下面まで貫通して下端が前記ドレイン領域の上部に達するように形成された少なくとも一対の溝の壁面にそれぞれ配置されたゲート絶縁膜と、
前記溝の壁面にそれぞれ露出して、前記ベース領域の上面の一部に互いに離間して埋め込まれた第１導電型の複数のソース領域と、
前記ソース領域から離間して、前記ベース領域の外縁部に沿って前記ベース領域の上面に埋め込まれた第１導電型のガードリングと、
前記ソース領域及び前記ガードリングにオーミック接触し、且つ前記ベース領域にショットキー接触して前記ベース領域の上方に配置されたソース電極と、
前記ゲート絶縁膜に周囲を囲まれて前記溝に埋め込まれ、前記ソース電極と絶縁分離して配置されたゲート電極と
をそれぞれ有する主ＭＯＳトランジスタと副ＭＯＳトランジスタとを備え、
前記副ＭＯＳトランジスタの前記ドレイン電極、前記ソース電極、及び前記ゲート電極が、前記主ＭＯＳトランジスタの前記ドレイン電極、前記ゲート電極、及び前記ソース電極にそれぞれ接続し、
前記ベース領域と前記ガードリング間に形成される外周ｐｎ接合ダイオードの逆方向耐圧が、前記主ＭＯＳトランジスタよりも前記副ＭＯＳトランジスタの方が高いことを特徴とする半導体装置。
【請求項２】
前記ガードリングの第１導電型の不純物濃度が、前記主ＭＯＳトランジスタよりも前記副ＭＯＳトランジスタの方が低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ベース領域と前記ソース電極間に形成されるショットキーバリアダイオードの逆方向耐圧が、前記主ＭＯＳトランジスタよりも前記副ＭＯＳトランジスタの方が高いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記副ＭＯＳトランジスタのソース電極の材料が、前記主ＭＯＳトランジスタのソース電極の材料よりも仕事関数の小さい金属であることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部のバイアス電源がソース−ドレイン間に接続される半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタのソース電極とドレイン電極間にバイアス電圧が印加される場合があるが、このバイアス電圧の正負を逆に印加してＭＯＳトランジスタを破壊するおそれがある。つまり、半導体装置にバイアス電圧を印加する電源（以下において「バイアス電源」という。）の正極及び負極を、本来とは逆にソース電極とドレイン電極に接続（逆接続）することにより、ＭＯＳトランジスタや電気回路が破壊されるおそれがある。このため、逆接続時に流れる電流を防止するために、ショットキーバリアダイオードを内蔵したＭＯＳトランジスタが開発されている。
【０００３】
更に、バイアス電源の逆接続によって導通する補助スイッチ手段をＭＯＳトランジスタのゲート電極とドレイン電極間に配置することにより、バイアス電源の逆接続による破壊を防止する半導体装置が提案されている（例えば、特許文献１参照）。上記半導体装置では、補助スイッチ手段として、保護対象のＭＯＳトランジスタ（以下において、「主ＭＯＳトランジスタ」という）と同じ構造の副ＭＯＳトランジスタ（以下において、「副ＭＯＳトランジスタ」という）を採用する例が示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−６５０２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のように、主ＭＯＳトランジスタのゲート電極とドレイン電極間に副ＭＯＳトランジスタを配置した半導体装置の場合、主ＭＯＳトランジスタのゲート・ソース間のブレークダウン電圧は、副ＭＯＳトランジスタのソース・ドレイン間の逆方向耐圧に依存する。
【０００６】
つまり、半導体装置のゲート・ソース間電圧の規格値は、副ＭＯＳトランジスタのソース・ドレイン間の逆方向耐圧によって制約される。したがって、半導体装置のゲート・ソース間電圧の規格値をより高くするために、副ＭＯＳトランジスタのソース・ドレイン間の耐圧が高いことが望まれる。
【０００７】
本発明は、バイアス電源の逆接続による破壊が防止され、且つ、ゲート・ソース間電圧の規格値を高く設定できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、（イ）ドレイン電極と、（ロ）互いに対向する第１及び第２の主面を有し、第１の主面にドレイン電極が配置された第１導電型のドレイン領域と、（ハ）ドレイン領域の第２の主面に配置された第２導電型のベース領域と、（ニ）ベース領域の上面から下面まで貫通して下端がドレイン領域の上部に達するように形成された少なくとも一対の溝の壁面にそれぞれ配置されたゲート絶縁膜と、（ホ）溝の壁面にそれぞれ露出して、ベース領域の上面の一部に互いに離間して埋め込まれた第１導電型の複数のソース領域と、（ヘ）ソース領域から離間して、ベース領域の外縁部に沿ってベース領域の上面に埋め込まれた第１導電型のガードリングと、（ト）ソース領域及びガードリングにオーミック接触し、且つベース領域にショットキー接触してベース領域の上方に配置されたソース電極と、（チ）ゲート絶縁膜に周囲を囲まれて溝に埋め込まれ、ソース電極と絶縁分離して配置されたゲート電極とをそれぞれ有する主ＭＯＳトランジスタと副ＭＯＳトランジスタとを備え、副ＭＯＳトランジスタのドレイン電極、ソース電極、及びゲート電極が、主ＭＯＳトランジスタのドレイン電極、ゲート電極、及びソース電極にそれぞれ接続される半導体装置であって、ベース領域とガードリング間に形成される外周ｐｎ接合ダイオードの逆方向耐圧が、主ＭＯＳトランジスタよりも副ＭＯＳトランジスタの方が高い半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、バイアス電源の逆接続による破壊が防止され、且つ、ゲート・ソース間電圧の規格値を高く設定できる半導体装置を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２】本発明の実施形態に係るＭＯＳトランジスタの構造を示す模式的な断面図である。
【図３】図２に示したＭＯＳトランジスタの等価回路図である。
【図４】本発明の実施形態に係るＭＯＳトランジスタのガードリングの不純物濃度とｐｎ接合の耐圧との関係を示す表である。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
本発明の実施形態に係る半導体装置１は、図１に示すように、主ＭＯＳトランジスタＴ１１と副ＭＯＳトランジスタＴ１２とを備える。副ＭＯＳトランジスタＴ１２のドレイン電極Ｐｄ、ソース電極Ｐｓ、ゲート電極Ｐｇは、主ＭＯＳトランジスタＴ１１のドレイン電極Ｐｄ、ゲート電極Ｐｇソース電極Ｐｓにそれぞれ接続されている。主ＭＯＳトランジスタＴ１１のドレイン電極Ｐｄはドレイン端子Ｄに接続し、ソース電極Ｐｓはソース端子Ｓに接続し、ゲート電極Ｐｇはゲート抵抗ＲGを介してゲート端子Ｇに接続する。半導体装置１のソース端子Ｓとドレイン端子Ｄ間に、バイアス電圧を印加するバイアス電源１００が接続されている。
【００１４】
構造の詳細を後述するが、主ＭＯＳトランジスタＴ１１と副ＭＯＳトランジスタＴ１２は、ソース電極Ｐｓとドレイン電極Ｐｄ間にバイアス電圧が逆接続されることによる破壊を防止するためにショットキーバリアダイオード（ＳＢＤ）を内蔵する、逆接続保護機能付きＭＯＳトランジスタ（ＲＢＰＭＯＳ）である。主ＭＯＳトランジスタＴ１１と副ＭＯＳトランジスタＴ１２とは同一構造を採用可能である。ＲＢＰＭＯＳでは、逆接続時に流れる電流がショットキーバリアダイオードによって防止される。
【００１５】
半導体装置１では、バイアス電源１００の逆接続にオン動作する副ＭＯＳトランジスタＴ１２が、主ＭＯＳトランジスタＴ１１のゲート電極Ｐｇとドレイン電極Ｐｄ間に配置されたことにより、バイアス電源１００の逆接続時の耐圧が更に向上している。つまり、バイアス電源１００の逆接続に副ＭＯＳトランジスタＴ１２が導通し、これにより主ＭＯＳトランジスタのゲート電極Ｐｇとドレイン電極Ｐｄ間が短絡する。その結果、主ＭＯＳトランジスタのドレイン・ソース間にチャネルが形成されず、バイアス電源１００の逆接続時の破壊が防止される。半導体装置１の動作の詳細は後述する。
【００１６】
図２に、主ＭＯＳトランジスタＴ１１と副ＭＯＳトランジスタＴ１２の構造例を示す。主ＭＯＳトランジスタＴ１１と副ＭＯＳトランジスタＴ１２は、ドレイン領域１０、ベース領域２０、ソース領域３０、ガードリング４０、ゲート絶縁膜５０、ゲート電極Ｐｇをそれぞれ有する。ベース領域２０はボディ領域とも称される。ドレイン領域１０はドレイン電極Ｐｄと電気的に接続し、ソース領域３０はソース電極Ｐｓに電気的に接続している。ドレイン領域１０、ソース領域３０及びガードリング４０は第１導電型であり、チャネルが形成されるベース領域は第２導電型である。
【００１７】
第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。ここでは、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。
【００１８】
図２に示すように、ドレイン領域１０の第１の主面１０１にドレイン電極Ｐｄが配置され、第２の主面１０２にベース領域２０が配置されている。ベース領域２０には、ベース領域２０の上面から下面まで貫通し、底部がドレイン領域１０の上部の一部に達する一対の溝が形成されている。ベース領域２０に形成された溝の壁面にそれぞれゲート絶縁膜５０が形成され、ゲート絶縁膜５０に周囲を囲まれてゲート電極Ｐｇが溝に埋め込まれている。
【００１９】
ソース領域３０は、ゲート絶縁膜５０に接してベース領域２０の上面の一部に埋め込まれて形成されている。更に、ソース領域３０から離間し、ベース領域２０の外縁部に沿って環状にベース領域２０の上面に埋め込まれて、ガードリング４０が形成されている。
【００２０】
更に、ソース電極Ｐｓが、ソース領域３０及びガードリング４０にオーミック接触し、且つベース領域２０にショットキー接触して、ベース領域２０の上方に配置されている。このため、ベース領域２０とソース電極Ｐｓ間にショットキーバリアダイオードＤSBが形成される。なお、ベース領域２０に形成された溝の上方でゲート電極Ｐｇ上に分離絶縁膜６０が配置されている。分離絶縁膜６０によって、ゲート電極Ｐｇとソース電極Ｐｓとは絶縁分離されている。
【００２１】
ベース領域２０とソース領域３０間にｐｎ接合ダイオード（以下において、「内部ｐｎ接合ダイオード」という。）ＤPN1が形成される。また、ベース領域２０とガードリング４０間にもｐｎ接合ダイオード（以下において、「外周ｐｎ接合ダイオード」という。）ＤPN2が形成される。内部ｐｎ接合ダイオードＤPN1と外周ｐｎ接合ダイオードＤPN2は、ソース電極Ｐｓとベース領域２０間に並列に形成されるｐｎ接合ダイオードであり、これらのｐｎ接合ダイオードを総称して「ｐｎ接合ダイオードＤPN」という。更に、ベース領域２０とドレイン領域１０間にｐｎ接合ダイオード（以下において、「ボディダイオード」という。）ＤBODYが形成される。
【００２２】
図３に、図２に示した主ＭＯＳトランジスタＴ１１と副ＭＯＳトランジスタＴ１２の等価回路図を示す。ショットキーバリアダイオードＤSBは、アノード端子がベース領域２０に接続し、カソード端子がソース電極Ｐｓに接続する。ｐｎ接合ダイオードＤPNはショットキーバリアダイオードＤSBと並列接続され、アノード端子がベース領域２０に接続し、カソード端子がソース電極Ｐｓに接続する。一方、ボディダイオードＤBODYのアノード端子はベース領域２０に接続し、カソード端子はドレイン電極Ｐｄに接続する。
【００２３】
バイアス電源１００の逆接続時における主ＭＯＳトランジスタＴ１１及び副ＭＯＳトランジスタＴ１２の耐圧は、ショットキーバリアダイオードＤSB、ｐｎ接合ダイオードＤPN、ボディダイオードＤBODYにより決まるが、特に並列接続されたショットキーバリアダイオードＤSBとｐｎ接合ダイオードＤPNの耐圧によってほぼ決まる。
【００２４】
以下に、図２を参照して、主ＭＯＳトランジスタＴ１１及び副ＭＯＳトランジスタＴ１２の構造の詳細について説明する。
【００２５】
ドレイン領域１０は、不純物濃度の異なる２層からなる積層構造である。即ち、ドレイン領域１０は、ドレイン電極Ｐｄと接する第１のドレイン領域１１と、第１のドレイン領域１１上に配置され、ベース領域２０と接する第２のドレイン領域１２を有する。ベース領域２０を貫通した溝が第２のドレイン領域１２の上部の一部に食い込んでおり、溝の底部は第２のドレイン領域１２の内部にある。
【００２６】
第１のドレイン領域１１の不純物濃度は、例えば１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度である。第２のドレイン領域１２の不純物濃度は第１のドレイン領域１１よりも低く、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度である。不純物濃度が比較的低い第２のドレイン領域１２を形成することにより、主ＭＯＳトランジスタＴ１１及び副ＭＯＳトランジスタＴ１２の耐圧が向上する。
【００２７】
第１のドレイン領域１１は、例えばｎ-型の半導体基板を用意し、この半導体基板にｎ型不純物を拡散することにより形成することができる。また、ｎ＋型の半導体基板にｎ-型半導体をエピタキシャル成長させることにより、第２のドレイン領域１２を形成してもよい。
【００２８】
ベース領域２０は、例えばドレイン領域１０の表面からｐ型不純物を選択的に拡散することにより形成される。
【００２９】
ドレイン領域１０とベース領域２０との界面がドレイン領域１０の第２の主面１０２と平行な領域（以下において「中央領域」という。）におけるベース領域２０の不純物濃度は、ゲート電極Ｐｇとソース電極Ｐｓ間に閾値電圧以上のゲート電圧が印加されたときに、ゲート絶縁膜５０に沿ったｎ型チャネルがベース領域２０に発生するように決定される。ドレイン領域１０とソース領域３０間にチャネルが形成されることにより、主ＭＯＳトランジスタＴ１１や副ＭＯＳトランジスタＴ１２は導通状態になる。
【００３０】
図２に示したベース領域２０は、不純物濃度の異なる２層つの層からなる積層構造である。即ち、ベース領域２０は、ドレイン領域１０と接する第１のベース領域２１と、第１のベース領域２１上に配置され、ソース電極Ｐｓと接する第２のベース領域２２を有する。また、第２のベース領域２２は、ソース領域３０やガードリング４０の側面及び底面と接している。
【００３１】
第１のベース領域２１の不純物濃度は、例えば２×１０16ｃｍ-3〜２×１０17ｃｍ-3程度である。第１のベース領域２１は、例えばボロン（Ｂ）などのｐ型不純物をドレイン領域１０が形成された基板に選択的に打ち込み、熱拡散させることによって形成される。このとき、第１のベース領域２１の外周部の湾曲した領域付近の不純物濃度は、中央領域よりもやや低く、１×１０16ｃｍ-3〜１×１０17ｃｍ-3程度である。
【００３２】
第１のベース領域２１とドレイン領域１０間のｐｎ接合によって、ボディダイオードＤBODYが形成される。
【００３３】
第２のベース領域２２は、ソース電極Ｐｓとのショットキー接合によって、例えば逆耐圧が１０Ｖ以上のショットキーバリアダイオードＤSBを得るため形成されている。ここで「逆耐圧」とは、ソース電位がドレイン電位よりも高いようにソース・ドレイン間に電圧が印加されているときの耐圧である。このため、第２のベース領域２２の不純物濃度は、第１のベース領域２１の不純物濃度よりも低く、例えば１×１０15ｃｍ-3〜２×１０16ｃｍ-3程度である。
【００３４】
第２のベース領域２２は、ベース領域２０の上面の一部に互いに離間して形成されたソース領域３０の間、及びソース領域３０とガードリング４０との間で、ソース電極Ｐｓとそれぞれ接している。図示したショットキーバリアダイオードＤSBは、ソース領域３０間に形成されるショットキーバリアダイオードと、ソース領域３０とガードリング４０の間に形成されるショットキーバリアダイオードとをまとめて示している。
【００３５】
第２のベース領域２２は、第１のベース領域２１が形成された半導体基体の表面から、例えばリン（Ｐ）などのｎ型不純物を導電型がｎ型に反転しない程度の濃度で拡散して形成される。つまり、ｎ型不純物の拡散によって第１のベース領域２１の上部のｐ型不純物が相殺されて、第１のベース領域２１よりも低いｐ型不純物濃度を有する第２のベース領域２２が形成される。
【００３６】
ソース領域３０は、ゲート絶縁膜５０が壁面に配置された各溝を取り囲むように配置されている。それぞれの溝の側面に露出して配置されたソース領域３０は、第２のベース領域２２を介して互いに離間している。
【００３７】
図２に示すように、ソース領域３０は、第１のソース領域３１と、第１のソース領域３１の内側に配置された第２のソース領域３２とを有する２層構造である。
【００３８】
第１のソース領域３１は、側面の一部がゲート絶縁膜５０と接し、その他の側面及び底面がベース領域２０に接している。第１のソース領域３１の上面の一部に埋め込まれて第２のソース領域３２が配置されており、第２のソース領域３２が形成された領域の外側で、第１のソース領域３１の上面がソース電極Ｐｓに接している。第１のソース領域３１の外周部分は、ガードリング４０と同様にショットキーバリアダイオードＤSBを保護するガードリングとしての機能も有する。
【００３９】
第２のソース領域３２は、側面の一部がゲート絶縁膜５０と接し、その他の側面及び底面が第１のソース領域３１に接している。第２のソース領域３２の上面は、ソース電極Ｐｓ及び分離絶縁膜６０の外縁部に接している。
【００４０】
第１のソース領域３１は、ゲート電極Ｐｇがそれぞれ埋め込まれた溝と溝の間、及び溝とガードリング４０との間で、ベース領域とそれぞれ接している。このため、図示した内部ｐｎ接合ダイオードＤPN1は、溝と溝の間に形成されるｐｎ接合ダイオードと、溝とガードリング４０の間に形成されるｐｎ接合ダイオードとをまとめて図示したものである。
【００４１】
内部ｐｎ接合ダイオードＤPN1は、ショットキーバリアダイオードＤSBと同一又はそれ以上の逆耐圧を有するように形成される。このため、第１のソース領域３１のｎ型不純物濃度は、内部ｐｎ接合ダイオードＤPN1に要求される逆耐圧を得ることができるように、例えば１×１０16ｃｍ-3〜１×１０18ｃｍ-3程度に設定される。
【００４２】
第２のソース領域３２は、ソース電極Ｐｓとソース領域３０とを良好に接続させるための領域である。このため、第２のソース領域３２のｎ型不純物濃度は、第１のソース領域３１よりも高く、例えば１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に設定される。
【００４３】
第２のベース領域２２中に、選択的に例えばリン（Ｐ）などのｎ型不純物を拡散して、第１のソース領域３１が形成される。また、第１のソース領域３１中に、例えばヒ素（Ａｓ）などのｎ型不純物を選択的に拡散して、第２のソース領域３２が形成される。
【００４４】
ガードリング４０は、ドレイン電極Ｐｄとソース電極Ｐｓとの間に逆方向電圧が印加された場合に、第２のベース領域２２とソース電極Ｐｓとにより形成されるショットキーバリアダイオードＤSBを保護して、ショットキーバリアダイオードＤSBの耐圧を向上させる機能を有する。ガードリング４０は、例えば第１のソース領域３１と同時に形成することが可能であり、ガードリング４０のｎ型不純物濃度は、第１のソース領域３１と同程度である。
【００４５】
ソース電極Ｐｓは、ソース領域３０及びガードリング４０にオーミック接触すると共に、ベース領域２０とショットキー接合を形成する。ソース電極Ｐｓは、例えばチタン（Ｔｉ）膜と、Ｔｉ膜上に配置したアルミニウム（Ａｌ）膜又はＡｌシリサイド膜からなる。主ＭＯＳトランジスタＴ１１のソース電極Ｐｓは、半導体装置１のソース端子Ｓに電気的に接続される。
【００４６】
ドレイン電極Ｐｄは、例えばＡｌなどの金属膜からなり、ドレイン領域１０の第１の主面１０１にオーミック接触している。主ＭＯＳトランジスタＴ１１のドレイン電極Ｐｄは、半導体装置１のドレイン端子Ｄに電気的に接続される。
【００４７】
ゲート絶縁膜５０は、例えばシリコン酸化膜からなり、ソース領域３０とベース領域２０を貫通してドレイン領域１０に達する溝の壁面に形成されている。例えば、ドレイン領域１０とベース領域２０とが積層された積層体について、表面から異方性エッチングによって溝を形成する。このとき、底部が第２のドレイン領域１２に達するように、溝が形成される。なお、溝を形成する工程の順番は任意に設定することができ、例えば、ベース領域２０の上面にソース領域３０を形成した後に溝を形成してもよい。形成した溝の表面を熱酸化処理を施すことなどにより、溝の壁面にゲート絶縁膜５０が形成される。
【００４８】
ゲート電極Ｐｇは、壁面にゲート絶縁膜５０が形成された溝の内部を埋め込んで形成され、例えば不純物ドープされた多結晶シリコンからなる。また、ゲート電極Ｐｇが金属膜であってもよい。主ＭＯＳトランジスタＴ１１のゲート電極Ｐｇは、半導体装置１のゲート端子Ｇに電気的に接続される。
【００４９】
ゲート電極Ｐｇとソース電極Ｐｓとを絶縁分離するために、分離絶縁膜６０がゲート電極Ｐｇとソース電極Ｐｓ間に配置されている。例えば、ゲート電極Ｐｇが埋め込まれた溝の上面に絶縁膜を堆積させて、分離絶縁膜６０を形成する。
【００５０】
図２に示すように、半導体装置１表面のソース電極Ｐｓが配置されていない領域に、保護絶縁膜７０が配置されている。保護絶縁膜７０により、ドレイン領域１０とベース領域２０間に形成されるｐｎ接合、及びガードリング４０とベース領域２０間に形成されるｐｎ接合の、半導体装置１の表面に露出する領域が保護される。保護絶縁膜７０は、例えば分離絶縁膜６０と同一材料で同時に形成することもできる。
【００５１】
主ＭＯＳトランジスタＴ１１よりも副ＭＯＳトランジスタＴ１２の方が電流容量及び半導体チップにおける占有面積が小さい点を除いて、副ＭＯＳトランジスタＴ１２と主ＭＯＳトランジスタＴ１１は同一構造である。このため、副ＭＯＳトランジスタＴ１２は、主ＭＯＳトランジスタＴ１１と同一の製造工程で且つ同一方法で形成される。したがって、副ＭＯＳトランジスタＴ１２を配置することによる特別な製造工程は不要であり、半導体装置１の製造コストの増大が抑制される。なお、副ＭＯＳトランジスタＴ１２の占有面積は、主ＭＯＳトランジスタＴ１１の１／１０〜１／１００程度である。したがって、半導体装置１の面積の増大を抑制できる。
【００５２】
上記のように、主ＭＯＳトランジスタＴ１１と副ＭＯＳトランジスタＴ１２では、ボディダイオードＤBODYに対して逆の極性（方向性）を有するショットキーバリアダイオードＤSBとｐｎ接合ダイオードＤPNが形成されている。このため、ソース電極Ｐｓの電位がドレイン電極Ｐｄの電位よりも高い場合に、ソース電極Ｐｓとドレイン電極Ｐｄ間に形成されるチャネル以外の領域を経由して流れる電流を阻止することができる。
【００５３】
以下に、半導体装置１の動作について説明する。
【００５４】
半導体装置１のドレイン端子Ｄにバイアス電源１００の正極を接続し、ソース端子Ｓ間にバイアス電源１００の負極を接続した状態（正常接続状態）で、ゲート端子Ｇに制御電圧を印加すると、主ＭＯＳトランジスタＴ１１がオンする。即ち、主ＭＯＳトランジスタＴ１１のゲート電極Ｐｇとソース電極Ｐｓ間に閾値電圧（Ｖｔｈ）以上の制御電圧が印加されると、ベース領域２０のゲート絶縁膜５０近傍にチャネルが形成され、主ＭＯＳトランジスタＴ１１のドレイン電極Ｐｄ、ドレイン領域１０、チャネル、ソース領域３０及びソース電極Ｐｓの経路にドレイン電流が流れる。
【００５５】
このとき、ボディダイオードＤBODYは逆バイアスされ、非導通状態である。したがって、ショットキーバリアダイオードＤSB及びｐｎ接合ダイオードＤPNを通って電流は流れない。また、主ＭＯＳトランジスタＴ１１のソース電極Ｐｓに接続されている副ＭＯＳトランジスタＴ１２のゲート電極Ｐｇの電位は、副ＭＯＳトランジスタＴ１２のソース電極Ｐｓの電位より低く、このため副ＭＯＳトランジスタＴ１２はオフ状態である。
【００５６】
正常接続状態で主ＭＯＳトランジスタＴ１１のゲート端子Ｇに印加される制御電圧がゼロになると、主ＭＯＳトランジスタＴ１１がオフする。
【００５７】
次に、半導体装置１にバイアス電源１００が逆接続された場合を説明する。半導体装置１のドレイン端子Ｄにバイアス電源１００の負極が接続され、ソース端子Ｓにバイアス電源１００の正極が接続された逆接続状態において、ゲート端子Ｇに印加される制御電圧がゼロである場合、即ちゲート端子Ｇと主ＭＯＳトランジスタＴ１１のソース電極Ｐｓとが短絡されている場合、副ＭＯＳトランジスタＴ１２のゲート電極Ｐｇの電位は、ソース端子Ｓと同様に正電位になる。このため、副ＭＯＳトランジスタＴ１２はオンし、副ＭＯＳトランジスタＴ１２のベース領域２０のゲート絶縁膜５０近傍にチャネルが形成される。
【００５８】
その結果、主ＭＯＳトランジスタＴ１１のドレイン電極Ｐｄとゲート電極Ｐｇ間が副ＭＯＳトランジスタＴ１２により短絡される。このため、主ＭＯＳトランジスタＴ１１のゲート電極Ｐｇの電位が、主ＭＯＳトランジスタＴ１１のベース領域２０の電位よりも低くなり、主ＭＯＳトランジスタＴ１１はオフ状態を維持する。
【００５９】
このように、バイアス電源１００の逆接続時においては、主ＭＯＳトランジスタＴ１１のボディダイオードＤBODYに順バイアス電圧が印加され、ショットキーバリアダイオードＤSB及びｐｎ接合ダイオードＤPNに逆バイアス電圧が印加される。したがって、主ＭＯＳトランジスタＴ１１のボディダイオードＤBODYを通って流れる順方向電流が制限される。
【００６０】
一方、主ＭＯＳトランジスタＴ１１に副ＭＯＳトランジスタＴ１２を設けない場合には、バイアス電源１００の逆接続時に、主ＭＯＳトランジスタＴ１１のゲート電極Ｐｇとドレイン電極Ｐｄ間が短絡されない。このため、主ＭＯＳトランジスタＴ１１のゲート電極Ｐｇの電位が、主ＭＯＳトランジスタＴ１１のベース領域２０の電位よりも高くなる。その結果、ベース領域２０とソース領域３０間のｐｎ接合のゲート絶縁膜５０に面する領域の近傍から正孔が排除され、空乏層が薄くなる。このため、ベース領域２０とソース領域３０間のｐｎ接合の耐圧が低下する。
【００６１】
これに対し、図１に示した半導体装置１では、バイアス電源１００の逆接続時に副ＭＯＳトランジスタＴ１２がオンすることにより、主ＭＯＳトランジスタＴ１１のゲート電極Ｐｇの電位が主ＭＯＳトランジスタＴ１１のベース領域２０の電位よりも低くなる。このため、主ＭＯＳトランジスタＴ１１において、ベース領域２０とソース領域３０間のｐｎ接合のゲート絶縁膜５０に面する領域における空乏層は薄くならず、ｐｎ接合ダイオードＤPNの耐圧低下は生じない。したがって、ショットキーバリアダイオードＤSB及びｐｎ接合ダイオードＤPNによってバイアス電源１００の逆接続時における逆方向電流を制限することができる。
【００６２】
上記のように、半導体装置１においては、バイアス電源１００の逆接続時に副ＭＯＳトランジスタＴ１２がオンし、主ＭＯＳトランジスタＴ１１のゲート電極Ｐｇの電位がドレイン電極Ｐｄの電位に近づき、ゲート電極Ｐｇの電位によるｐｎ接合ダイオードＤPNの耐圧低下が実質的に生じない。これにより、主ＭＯＳトランジスタＴ１１が逆方向電流から保護される。
【００６３】
ところで、半導体装置１のゲート・ソース間のブレークダウン電圧ＢＶｇｓは、副ＭＯＳトランジスタＴ１２のソース・ドレイン間に形成されるダイオードの逆方向耐圧と、副ＭＯＳトランジスタＴ１２のベース領域２０とドレイン領域１０間に形成されるボディダイオードＤBODYの順方向電圧降下との和になる。特に、並列接続されたショットキーバリアダイオードＤSBとｐｎ接合ダイオードＤPNの耐圧が、副ＭＯＳトランジスタＴ１２のソース・ドレイン間のほぼすべての耐圧を占める。ソース・ドレイン間に形成されるｐｎ接合ダイオードＤPNは、ベース領域２０とソース領域３０間に形成される内部ｐｎ接合ダイオードＤPN1と、ガードリング４０とベース領域２０間に形成される外周ｐｎ接合ダイオードＤPN2とからなり、特に外周ｐｎ接合ダイオードＤPN2の耐圧がソース・ドレイン間の逆方向耐圧に大きく影響する。
【００６４】
したがって、半導体装置１のゲート・ソース間電圧Ｖｇｓの規格値は、副ＭＯＳトランジスタＴ１２のショットキーバリアダイオードＤSBと外周ｐｎ接合ダイオードＤPN2の耐圧による制約を受ける。つまり、副ＭＯＳトランジスタＴ１２のソース・ドレイン間に形成されるダイオードの逆方向耐圧が大きいほど、ゲート・ソース間電圧Ｖｇｓの保証値が改善される。これにより、半導体装置１を使用するアプリケーション上の設計自由度が増大する。
【００６５】
副ＭＯＳトランジスタＴ１２のソース・ドレイン間の逆方向耐圧を向上させるためには、ソース・ドレイン間に形成されるショットキーバリアダイオードＤSBと外周ｐｎ接合ダイオードＤPN2の耐圧を向上させればよく、特に、外周ｐｎ接合ダイオードＤPN2の耐圧を増大させることが効果的である。
【００６６】
一方、主ＭＯＳトランジスタＴ１１のソース・ドレイン間の逆方向耐圧を増大させると、主ＭＯＳトランジスタＴ１１がソース電極Ｐｓへのサージ電圧に対して弱くなるという問題が生じる。このため、ソース・ドレイン間の逆方向耐圧を増大させるのは、副ＭＯＳトランジスタＴ１２のみであることが好ましい。
【００６７】
したがって、半導体装置１のゲート・ソース間電圧の規格値を高く設定するためには、外周ｐｎ接合ダイオードＤPN2の耐圧が主ＭＯＳトランジスタＴ１１よりも副ＭＯＳトランジスタＴ１２の方が高くなるように形成される。これにより、バイアス電源１００の逆接続による半導体装置１の破壊が防止され、且つ、ゲート・ソース間電圧Ｖｇｓの規格値を高く設定することができる。
【００６８】
外周ｐｎ接合ダイオードＤPN2の耐圧を上げるためには、例えばガードリング４０のｎ型不純物濃度を低くすればよい。具体的には、図４に示すように、ガードリング４０の不純物濃度を３．１×１０16ｃｍ-3から２．３×１０16ｃｍ-3に低減することで、外周ｐｎ接合ダイオードＤPN2におけるｐｎ接合の耐圧が２０．７Ｖから２１．６Ｖに増大する。このように副ＭＯＳトランジスタＴ１２のソース・ドレイン間の逆方向耐圧が１Ｖ向上させることで、半導体装置１のゲート・ソース間電圧Ｖｇｓの保証値を改善することができる。なお、サージ電圧による故障を防止するために、副ＭＯＳトランジスタＴ１２のガードリング４０の不純物濃度を２．３×１０16ｃｍ-3にする一方で、主ＭＯＳトランジスタＴ１１のガードリング４０の不純物濃度は３．１×１０16ｃｍ-3にする。ベース領域２０の不純物濃度が同等で、ガードリング４０のｎ型不純物濃度が主ＭＯＳトランジスタＴ１１よりも副ＭＯＳトランジスタＴ１２の方が低いことにより、外周ｐｎ接合ダイオードＤPN2の逆方向耐圧が、主ＭＯＳトランジスタＴ１１よりも副ＭＯＳトランジスタＴ１２の方が高いことになる。
【００６９】
なお、ショットキーバリアダイオードＤSBの耐圧を向上させることにより、バイアス電源１００の逆接続時のソース電極Ｐｓからドレイン電極Ｐｄに流れる逆方向リーク電流を減少させることができる。ショットキーバリアダイオードＤSBの耐圧は、ベース領域２０の不純物濃度やソース電極Ｐｓの材料に依存する。例えば、主ＭＯＳトランジスタＴ１１のソース電極Ｐｓの材料がチタン（Ｔｉ）である場合に、副ＭＯＳトランジスタＴ１２のソース電極Ｐｓの材料を、Ｔｉよりも仕事関数の小さい金属であるマグネシウム（Ｍｇ）、カリウム（Ｋ）、カルシウム（Ｃａ）、バリウム（Ｂａ）、ナトリウム（Ｎａ）などに変更する。これにより、主ＭＯＳトランジスタＴ１１のソース・ドレイン間の逆方向耐圧を増大させることなく、副ＭＯＳトランジスタＴ１２のショットキーバリアダイオードＤSBの耐圧を上げることができる。
【００７０】
以上に説明したように、本発明の実施形態に係る半導体装置１では、バイアス電源１００の逆接続時において副ＭＯＳトランジスタＴ１２をオンさせることによって主ＭＯＳトランジスタＴ１１のゲート・ドレイン間を短絡させ、逆方向耐圧を向上させると共に、副ＭＯＳトランジスタＴ１２の外周ｐｎ接合ダイオードＤPN2の耐圧を高くする。このとき、主ＭＯＳトランジスタＴ１１の外周ｐｎ接合ダイオードＤPN2の耐圧は上げずに、サージ電圧による故障を防止する。この結果、外周ｐｎ接合ダイオードＤPN2の耐圧が主ＭＯＳトランジスタＴ１１よりも副ＭＯＳトランジスタＴ１２の方が高い半導体装置１であって、バイアス電源１００の逆接続による破壊が防止され、且つ、ゲート・ソース間電圧の規格値を高く設定できる半導体装置１を提供することができる。
【００７１】
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００７２】
１…半導体装置
Ｔ１１…主ＭＯＳトランジスタ
Ｔ１２…副ＭＯＳトランジスタ
ＤBODY…ボディダイオード
ＤPN…ｐｎ接合ダイオード
ＤSB…ショットキーバリアダイオード
１０…ドレイン領域
１１…第１のドレイン領域
１２…第２のドレイン領域
２０…ベース領域
２１…第１のベース領域
２２…第２のベース領域
３０…ソース領域
３１…第１のソース領域
３２…第２のソース領域
４０…ガードリング
５０…ゲート絶縁膜
６０…分離絶縁膜
７０…保護絶縁膜
１００…バイアス電源
１０１…第１の主面
１０２…第２の主面
Ｐｄ…ドレイン電極
Ｐｇ…ゲート電極
Ｐｓ…ソース電極
【図１】
2012216705.tif 000003
【図２】
2012216705.tif 000004
【図３】
2012216705.tif 000005
【図４】
2012216705.tif 000006