(57)【要約】【課題】縦型のトランジスタにおいてゲートからシリサイドの位置を精度よく制御できるようにする。【解決手段】柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。【選択図】図１
2012004473.tif 000002
【特許請求の範囲】
【請求項１】
柱状半導体と、
前記柱状半導体の側面の一部に接するゲート絶縁膜と、
前記ゲート絶縁膜のうち前記柱状半導体とは逆側の面に接するゲートと、
前記ゲートの上及び下それぞれに形成され、前記ゲート及び前記ゲート絶縁膜に接している第１絶縁膜と、
前記柱状半導体の前記側面のうち、前記ゲートに面する領域より上側の領域及び下側の領域それぞれに形成されており、前記柱状半導体の前記側面のうち前記第１絶縁膜に対向する領域に接しているシリサイドと、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１絶縁膜は、前記柱状半導体の前記側面のうち前記ゲート絶縁膜に接する領域の上及び下それぞれに形成され、
前記シリサイドは、前記柱状半導体の前記側面のうち前記第１絶縁膜及び前記ゲート絶縁膜に覆われていない領域に形成されている半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記ゲート及び２つの前記第１絶縁膜は、いずれも前記ゲート絶縁膜を介して前記柱状半導体の前記側面に面しており、
前記シリサイドは、前記柱状半導体の前記側面のうち前記ゲート絶縁膜に覆われていない領域に形成されている半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
前記ゲート絶縁膜より上に位置する前記シリサイドは、前記柱状半導体の前記側面及び天面に連続的に形成されている半導体装置。
【請求項５】
請求項２〜４のいずれか一項に記載の半導体装置において、
前記柱状半導体は半導体層または半導体基板の上に形成されており、
前記ゲート絶縁膜より下に位置する前記シリサイドは、前記柱状半導体の前記側面及び前記半導体層または半導体基板の表面のうち前記柱状半導体の周囲に位置する領域に連続的に形成されている半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置において、
前記柱状半導体のうち前記ゲート絶縁膜に接する領域にはチャネル不純物が導入されており、
前記柱状半導体のうち前記シリサイドが形成されている部分に形成され、前記柱状半導体の横断面でみたときに前記柱状半導体の中心まで分布している、前記チャネル不純物とは異なる導電型の不純物領域を備える半導体装置。
【請求項７】
請求項１〜５のいずれか一項に記載の半導体装置において、
前記柱状半導体の横断面でみたときに、前記シリサイドは前記柱状半導体の中心まで形成されている半導体装置。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体装置において、
上側に位置する前記第１絶縁膜と、下側に位置する前記第１絶縁膜の厚さは、互いに異なる半導体装置。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体装置において、
前記柱状半導体のうち前記ゲート絶縁膜に接するチャネル領域にはチャネル不純物が導入されており、
前記柱状半導体のうち前記シリサイドと接する領域に形成されている、前記チャネル不純物とは異なる導電型の不純物領域を備え、
前記不純物領域は完全に空乏化しており、前記チャネル領域の間でショットキー接合を形成している半導体装置。
【請求項１０】
請求項１〜９のいずれか一項に記載の半導体装置において、
前記柱状半導体、前記ゲート絶縁膜、前記ゲート、前記第１絶縁膜、及び前記シリサイドを有するトランジスタを、前記柱状半導体が互いに重なるように複数重ねて有する半導体装置。
【請求項１１】
請求項１〜１０のいずれか一項に記載の半導体装置において、
前記柱状半導体、前記ゲート絶縁膜、前記ゲート、前記第１絶縁膜、及び前記シリサイドを有するトランジスタを、同一層に複数有する半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
ｐ型の前記トランジスタと、ｎ型の前記トランジスタとを有する半導体装置。
【請求項１３】
請求項１〜１２のいずれか一項に記載の半導体装置において、
前記ゲート絶縁膜は、酸化シリコン膜と窒化シリコン膜の積層膜である半導体装置。
【請求項１４】
柱状半導体と、前記柱状半導体の側面のうち上端及び下端から離れた領域に面していて第１の第１絶縁膜、ゲート層、及び第２の第１絶縁膜からなる第１の積層構造とを形成する第１工程と、
前記柱状半導体の側面のうち前記第１の第１絶縁膜、前記ゲート層、及び前記第２の第１絶縁膜に面していない領域に金属層を形成する第２工程と、
熱処理を行うことにより、前記金属層と前記柱状半導体とを反応させてシリサイドを形成する第３工程と、
を備える半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記第１工程は、
半導体基板または半導体層上に第１の第２絶縁膜を形成する工程と、
第１の前記第２絶縁膜上に、前記第１の積層構造の上に第２の第２絶縁膜を積層した第２の積層構造を一つ、または繰り返し形成することにより、第３の積層構造を形成する工程と、
前記第３の積層構造に前記柱状半導体を埋め込む工程と、
前記第１の第２絶縁膜及び前記第２の第２絶縁膜を除去する工程と、
を備える半導体装置の製造方法。
【請求項１６】
請求項１４又は１５に記載の半導体装置の製造方法において、
前記第２工程において、前記金属層に不純物を含ませておき、
前記第３工程において、前記不純物を前記柱状半導体に拡散させる半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記金属層を、不純物ガスを用いたＣＶＤ法により形成する半導体装置の製造方法。
【請求項１８】
請求項１４又は１５に記載の半導体装置の製造方法において、
前記金属層をＣＶＤ法により形成する半導体装置の製造方法。
【請求項１９】
請求項１４〜１８のいずれか一項に記載の半導体装置の製造方法において、
第１の前記柱状半導体を用いてｎ型トランジスタを形成すると共に、第２の前記柱状半導体を用いてｐ型トランジスタを形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型トランジスタを有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
リソグラフィの短波長化による集積度向上に限界が見え、平面において集積度をあげるときの難易度が飛躍的に増している。このような状況の中で、従来のプレーナー型ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を、基板に対して略垂直に電流が流れる、いわゆる縦型ＭＩＳＦＥＴに置き換えようとする試みがある。
【０００３】
縦型ＭＩＳＦＥＴは、プレーナー型のＭＩＳＦＥＴでは得られない多くの利点を有する。例えば、微細なゲート長のＦＥＴを高価なリソグラフィ装置を用いることなく作製できることがある。また、ダブルゲート構造やゲート・オール・アラウンド構造を用いることで、ゲートの制御性を高め、短チャネル特性を改善できる。また、立体化して（積層して）高集積化が可能である。また、製造方法によってはゲート長を膜厚で規定でき、ゲート長ばらつきを小さくできる。
【０００４】
また、平面の占有面積に比較して、ゲート長を長くとれる。これは、集積度を可能な限り向上させながらも、ゲート長を長くしてリーク電流をさげたいＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｍｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のセルトランジスタや、同様に、集積度を可能な限り向上させながらも、ゲート長を長くしてばらつきを低減したいＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のトランジスタに適する。
【０００５】
しかし、縦型トランジスタは、ＳＤ（Ｓｏｕｒｃｅ  Ｄｒａｉｎ）の寄生抵抗が大きい、という問題がある。一般に、ＳＤの寄生抵抗を低減するには、プレーナー型ＭＩＳＦＥＴのように、ＳＤにシリサイドを形成することが行われる。
【０００６】
例えば、特許文献１の図３０から図３２に製造工程の途中段階が開示されている半導体装置では、縦型ＭＩＳＦＥＴの下部ＳＤ電極にシリサイドが形成されている。また下部ＳＤ電極に形成されるシリサイドの、チャネル領域からの相対的な位置は、シリサイド上に形成される絶縁膜の膜厚によって、正確に制御されている。
【０００７】
また、特許文献２の図６に開示されている半導体装置では、柱状半導体の下部ＳＤ電極の上にシリサイド層が形成されている。
【０００８】
特許文献３の図１に開示されている半導体装置では、縦型ＭＩＳＦＥＴの上部ＳＤ電極、下部ＳＤ電極の双方にシリサイドが形成されている。また、上部ＳＤ電極のシリサイドと、下部ＳＤ電極のシリサイドは同時に形成される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−４１５１３号公報
【特許文献２】特開２００１−２９８０９７号公報
【特許文献３】特開２００９−２８３７７２号公報
【特許文献４】特開２００８−２０５４４０号公報
【特許文献５】特開２００５−１０１５８８号公報
【特許文献６】特開２００９−２４６３８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
縦型トランジスタのＳＤの寄生抵抗を十分に下げるためには、上部ＳＤ電極と下部ＳＤ電極のシリサイドの位置を、プレーナー型ＭＩＳＦＥＴと同じくらい、チャネル領域に近づけることが重要である。このためには、上部ＳＤ電極と下部ＳＤ電極それぞれにおいて、シリサイドの位置を精度よく制御できるようにする必要がある。このため、シリサイドの位置を精度よく制御できるようにすることが望まれている。
【課題を解決するための手段】
【００１１】
本発明によれば、柱状半導体と、
前記柱状半導体の側面の一部に接するゲート絶縁膜と、
前記ゲート絶縁膜のうち前記柱状半導体とは逆側の面に接するゲートと、
前記ゲートの上及び下それぞれに形成され、前記ゲート及び前記ゲート絶縁膜に接している第１絶縁膜と、
前記柱状半導体の前記側面のうち、前記ゲートに面する領域より上側の領域及び下側の領域それぞれに形成されており、前記柱状半導体の前記側面のうち前記第１絶縁膜に対向する領域に接しているシリサイドと、
を備える半導体装置が提供される。
【００１２】
本発明によれば、第１絶縁膜の厚さによって、ゲートからシリサイドまでの距離を制御することができる。絶縁膜の厚さは一般的に高精度に制御できる。従って、ゲートからシリサイドまでの位置を精度よく制御できる。
【００１３】
本発明によれば、柱状半導体と、前記柱状半導体の側面のうち上端及び下端から離れた領域に面していて第１の第１絶縁膜、ゲート層、及び第２の第１絶縁膜からなる第１の積層構造とを形成する第１工程と、
前記柱状半導体の側面のうち前記第１の第１絶縁膜、前記ゲート層、及び前記第２の第１絶縁膜に面していない領域に金属層を形成する第２工程と、
熱処理を行うことにより、前記金属層と前記柱状半導体とを反応させてシリサイドを形成する第３工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明によれば、縦型のトランジスタにおいてゲートからシリサイドまでの位置を精度よく制御できる。
【図面の簡単な説明】
【００１５】
【図１】（ａ）は第１の実施形態である半導体装置の上面図であり、（ｂ）は（ａ）のＡ−Ａ´線に沿った断面図であり、（ｃ）は（ａ）のＣ−Ｃ´線に沿った断面図である。
【図２】図１に示した半導体装置の製造方法を示す図である。
【図３】図１に示した半導体装置の製造方法を示す図である。
【図４】図１に示した半導体装置の製造方法を示す図である。
【図５】図１に示した半導体装置の製造方法を示す図である。
【図６】図１に示した半導体装置の製造方法を示す図である。
【図７】図１に示した半導体装置の製造方法を示す図である。
【図８】図１に示した半導体装置の製造方法を示す図である。
【図９】図１に示した半導体装置の製造方法を示す図である。
【図１０】図１に示した半導体装置の製造方法を示す図である。
【図１１】図１に示した半導体装置の製造方法を示す図である。
【図１２】図１に示した半導体装置の製造方法を示す図である。
【図１３】図１に示した半導体装置の製造方法を示す図である。
【図１４】図１に示した半導体装置の製造方法を示す図である。
【図１５】図１に示した半導体装置の製造方法を示す図である。
【図１６】図１に示した半導体装置の製造方法を示す図である。
【図１７】図１に示した半導体装置の製造方法を示す図である。
【図１８】図１に示した半導体装置の製造方法を示す図である。
【図１９】図１に示した半導体装置の製造方法を示す図である。
【図２０】（ａ）は第２の実施形態である半導体装置の上面図であり、（ｂ）は（ａ）のＡ−Ａ´線に沿った断面図であり、（ｃ）は（ａ）のＣ−Ｃ´線に沿った断面図である。
【図２１】（ａ）は第３の実施形態である半導体装置の上面図であり、（ｂ）は（ａ）のＡ−Ａ´線に沿った断面図であり、（ｃ）は（ａ）のＣ−Ｃ´線に沿った断面図である。
【図２２】図２１に示した半導体装置の製造方法を示す図である。
【図２３】図２１に示した半導体装置の製造方法を示す図である。
【図２４】図２１に示した半導体装置の製造方法を示す図である。
【図２５】図２１に示した半導体装置の製造方法を示す図である。
【図２６】図２１に示した半導体装置の製造方法を示す図である。
【図２７】図２１に示した半導体装置の製造方法を示す図である。
【図２８】図２１に示した半導体装置の製造方法を示す図である。
【図２９】図２１に示した半導体装置の製造方法を示す図である。
【図３０】図２１に示した半導体装置の製造方法を示す図である。
【図３１】図２１に示した半導体装置の製造方法を示す図である。
【図３２】（ａ）は第４の実施形態である半導体装置の上面図であり、（ｂ）は（ａ）のＡ−Ａ´線に沿った断面図であり、（ｃ）は（ａ）のＣ−Ｃ´線に沿った断面図である。
【図３３】図３２に示した半導体装置の製造方法を示す図である。
【図３４】図３２に示した半導体装置の製造方法を示す図である。
【図３５】図３２に示した半導体装置の製造方法を示す図である。
【図３６】図３２に示した半導体装置の製造方法を示す図である。
【図３７】図３２に示した半導体装置の製造方法を示す図である。
【図３８】図３２に示した半導体装置の製造方法を示す図である。
【図３９】図３２に示した半導体装置の製造方法を示す図である。
【図４０】図３２に示した半導体装置の製造方法を示す図である。
【図４１】図３２に示した半導体装置の製造方法を示す図である。
【図４２】図３２に示した半導体装置の製造方法を示す図である。
【図４３】図１に示した半導体装置の変形例を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１７】
（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態である半導体装置の上面図である。また、図１（ｂ）は、図１（ａ）のＡ−Ａ´線に沿った断面図、図１（ｃ）は、図１（ａ）のＣ−Ｃ´線に沿った断面図である。本実施形態の半導体装置は、ｎ型ＭＩＳＦＥＴであっても、ｐ型ＭＩＳＦＥＴであってもかまわない。ここでは、ｎ型ＭＩＳＦＥＴを一例として説明する。また本図に示す半導体装置は、ＭＩＳＦＥＴを同一層に複数有する。
【００１８】
本実施形態の半導体装置では、半導体基板１または半導体層にｎ型拡散層（不純物領域）３が形成されている。ｎ型拡散層（不純物領域）３は、その周囲を素子分離絶縁膜２に囲まれている。また、ｎ型拡散層（不純物領域）３の上には、柱状半導体１４が形成されている。１つの柱状半導体１４は、１つの縦型ＭＩＳＦＥＴを構成している。詳細には、柱状半導体１４の上部と下部には、それぞれＳＤ電極となるｎ型拡散層１９が形成されている。また柱状半導体１４の中央部はチャネル領域となっている。
【００１９】
柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が熱酸化法により形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。第１絶縁膜４は、ゲート層６の上及び下それぞれに形成されており、かつゲート層６及びゲート絶縁膜９に接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。ｎ型拡散層１９は、シリサイド１８の周囲に形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。上側の第１絶縁膜４によってセルフ・アラインされた位置に形成されたシリサイド１８は、柱状半導体１４の天面まで連続して形成されている。また、下側の第１絶縁膜４によってセルフ・アラインされた位置に形成されたシリサイド１８は、半導体基板１のｎ型拡散層３まで連続して形成されている。なおシリサイド１８は、柱状半導体１４の側面のうち、第１絶縁膜４に対向している領域に接している。
【００２０】
また、シリサイド１８は、ゲート層６の上面および側面にも形成されている。上部ＳＤ電極となるｎ型拡散層１９への接続は、柱状半導体１４の天面に形成されたシリサイド１８に対してコンタクト２２を接続することで、行われる。下部ＳＤ電極となるｎ型拡散層１９への接続は、半導体基板１のｎ型拡散層（不純物領域）３に形成されたシリサイド１８に対してコンタクト２２を接続することで行われる。ゲート層６への接続は、ゲート層６に形成されたシリサイド１８に対してコンタクト２２を接続することで、行われる。コンタクト２２は、いずれも、層間絶縁膜２１、ストッパー絶縁膜２０を貫く形で、各部のシリサイド１８に接続する。
【００２１】
なお、図１には柱状半導体１４が２つ存在している。それぞれの柱状半導体は、１つの縦型ＭＩＳＦＥＴを構成し、２つの縦型ＭＩＳＦＥＴのゲート同士、下部電極同士が接続された形となっている。本発明の半導体装置は、図１の左半分、右半分の縦型ＭＩＳＦＥＴで必要十分であるが、後で説明するように、作製途中でゲート層６が梁構造となるため、付着現象がおきにくくなる構造が好ましい。この意味で、図１に示すように２つの縦型ＭＩＳＦＥＴのゲート層６同士を接続した構造を示している。なお、後述するように、付着現象がおきないようにプロセスに配慮すれば、もしくは、ゲート層６が片持ち梁構造になっても付着しない構造であれば、電気的な接続が必要な場合を除いて、特にゲート同士を接続する必要はない。
【００２２】
以下に、各部の詳細について、説明する。
【００２３】
半導体基板１は、単結晶半導体のバルク基板、又は表面に単結晶半導体層が形成された基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板とするのが好ましい。半導体基板１は、バルクＳｉ（１００）基板のほか、（１１０）、（１１１）などの面方位をもつバルクＳｉ基板、または、任意の材料で形成された基板の表面に（１００）、（１１０）、（１１１）などの面方位をもつＳｉが形成された基板とすることができる。基板のドーピング型、濃度、ノッチ（オリフラ）方向については、特に限定されない。また、必ずしも表面に単結晶半導体層が形成されていなくてもよい。多結晶半導体層、非晶質半導体層であってもよい。すなわち、トランジスタが形成された上に絶縁膜を介して、多結晶半導体層ないしは非晶質半導体層を形成したような基板も、本実施形態の半導体基板１として用いることが可能である。
【００２４】
柱状半導体１４は、単結晶半導体、多結晶半導体、及び非晶質半導体のいずれでも構わない。ただし、半導体基板１の表面が単結晶半導体層でない場合、柱状半導体１４は、単結晶半導体にならず、多結晶半導体ないしは非晶質半導体になる。柱状半導体１４の材料は、半導体基板１と同じにするのが一般的である。すなわち、半導体基板１がバルクＳｉ（１００）基板ならば、柱状半導体１４の材料もＳｉとするのが一般的である。ただし、半導体基板１と柱状半導体１４とは別の材料で形成してもかまわない。この場合は、半導体基板１の材料から、組成を一部変更したような材料とするのがよい。すなわち、半導体基板１がバルクＳｉ（１００）基板ならば、柱状半導体１４の材料をＳｉＧｅやＳｉＣとしてもよい。また柱状半導体１４は、縦型ＭＩＳＦＥＴのチャネル領域を構成するので、通常、しきい値電圧調整用のドーピングが行われている。
【００２５】
シリサイド１８は、柱状半導体１４の天面、側面、ゲート層６の上面、側面、半導体基板１のｎ型拡散層（不純物領域）３の各所に形成されている。このうち、柱状半導体１４の側面に形成されたシリサイド１８は、ゲート層６の上下それぞれに形成された第１絶縁膜４に対して、セルフ・アラインされた位置に形成されている。このため、第１絶縁膜４の膜厚を変化させることで、シリサイド１８の、チャネル領域からの相対的な位置を任意に設定できる。このため、これまでの縦型ＭＩＳＦＥＴと比較して、チャネル領域により近い位置に、シリサイドを形成できる。このため、ＳＤの寄生抵抗を低減できる。シリサイド１８は、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、Ｔｉシリサイド、Ｗシリサイド、Ｐｄシリサイド、Ｅｒシリサイド、などであるが、これらに限定されない。また、これらの合金のシリサイドでもよい。合金のシリサイドの例として、ＮｉＰｔシリサイドがあげられる。なお後で説明するように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で柱状半導体１４の側面に、シリサイド金属を成膜するので、シリサイド金属を含んだＣＶＤ原料が存在していることが前提になる。
【００２６】
第１絶縁膜４は、柱状半導体１４の側面に形成されるシリサイド１８の、チャネル領域からの相対的な位置を調整する役割を果たす。その厚みが、プレーナー型ＭＩＳＦＥＴのＳＷ（サイドウォール）幅に相当する。プレーナー型ＭＩＳＦＥＴのＳＷとの違いは、以下の２点が挙げられる。第１に、プレーナー型ＭＩＳＦＥＴのＳＷの場合、成膜とエッチバックの２工程でＳＷ幅が決まるのに対して、本発明の半導体装置では、成膜のみで決まっているので精度がよくばらつきが少ない。第２にプレーナー型ＭＩＳＦＥＴのＳＷの場合、ゲートをはさんだ２つのＳＷの幅は常に同じになるのに対して、本発明の半導体装置では、ゲート層６の上下の第１絶縁膜４の膜厚を必ずしも同じにしなくてもよい。後者の違いから、本発明の半導体装置の場合、設計の自由度が広がる。例えば、ＳＤを形成する、あるドーパントが柱状半導体１４の上部方向に拡散しやすい特性を持っていたとする。この場合、下側の第１絶縁膜４の膜厚を上側の第１絶縁膜４の膜厚より厚くすることで、ＳＤとゲート層６の重なりが上下で同じになるように調整できる。
【００２７】
ゲート層６は、その膜厚が縦型ＭＩＳＦＥＴのゲート長となる。ゲート層６は、一般に、多結晶半導体もしくは非晶質半導体であり、その材料は、半導体基板１と同じである。すなわち、通常、多結晶Ｓｉ、もしくは、非晶質Ｓｉである。しかし、これらに限定されず、例えば、多結晶ＳｉＧｅ、もしくは、非晶質ＳｉＧｅのように、半導体基板１と異なる材料であってもよい。また、図１では、ゲート層６の上部と側面にシリサイド１８が形成されているが、ゲート層６のすべての部分をシリサイド化して、メタルゲートとしてもかまわない。例えば、Ｎｉシリサイドからなるメタルゲートとしてもよい。
【００２８】
ゲート絶縁膜９は、その膜の種類として、Ｓｉ酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＺｒＯＮ、ＨｆＯＮ、ＨｆＡｌＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＳｉＯＮなどのＨｉｇｈ−ｋ膜があげられるが、これらに限定されない。またゲート絶縁膜９は単層膜である必要はなく、任意の絶縁膜の積層膜でもよい。ゲート絶縁膜９を酸化、もしくは酸窒化で形成する場合は、図１のように、ゲート層６の端面に形成される。ゲート絶縁膜９をＣＶＤで形成する場合は、図４３を用いて後述するように、ゲート絶縁膜９が、ゲート層６の端面だけでなく、ゲート層６の上下の第１絶縁膜４の端面にも形成される形となる。なお、ゲート絶縁膜９として、Ｓｉ酸化膜とＳｉ窒化膜の積層膜（ＯＮＯ膜）を用いると、本発明の縦型ＭＩＳＦＥＴを記憶素子とすることができる。
【００２９】
ｎ型拡散層（不純物領域）１９は、後述するように、シリサイド形成時の雪かき効果で形成される。したがって、柱状半導体１４のしきい値電圧調整用のｐ型ドーピングが施されている領域とは、急峻な接合界面を形成する。そのため、微細なゲート長を持つＦＥＴの浅接合としても適用可能である。
【００３０】
図４３（ａ）は、図１に示した半導体装置の変形例の上面図である。また、図４３（ｂ）は、図４３（ａ）のＡ−Ａ´線に沿った断面図、図４３（ｃ）は、図４３（ａ）のＣ−Ｃ´線に沿った断面図である。本図に示す半導体装置は、ゲート絶縁膜９と第１絶縁膜４の位置関係を除いて、図１に示した半導体装置と同胞の構造を有している。
【００３１】
詳細には、図４３においてゲート絶縁膜９は、気相成長法、例えばＣＶＤ法により形成されている。そしてゲート６及び第１絶縁膜４は、いずれもゲート絶縁膜９を介して柱状半導体１４の側面に面している。シリサイド１８は、柱状半導体１４の側面のうちゲート絶縁膜９に覆われていない領域に形成されている。
【００３２】
以下、図２から図１９を用いて、本実施形態の半導体装置の製造方法の一例についてより詳細に説明する。図２から図１９は、本実施形態の縦型ＭＩＳＦＥＴの製造工程における各段階の状態の一例を示す模式図である。各図の（ａ）が上面図、各図の（ｂ）が各図の（ａ）のＡ−Ａ´線に沿った断面図、各図の（ｃ）が各図の（ａ）のＣ−Ｃ´線に沿った断面図である。本実施形態の製造方法は、ｎ型ＭＩＳＦＥＴにも、ｐ型ＭＩＳＦＥＴにも適用可能である。ここでは、ｎ型ＭＩＳＦＥＴの製造方法を一例として説明する。
【００３３】
まず、図２に示すように、半導体基板１に素子分離絶縁膜２を形成する。以下では、半導体基板１を、最も一般的なｐ型単結晶Ｓｉ（１００）基板として説明する。素子分離絶縁膜２の形成は、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法、または、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いる。
【００３４】
次いで図３に示すように、ｎ型拡散層（不純物領域）３を形成する。具体的には、ｎ型のドーパント（Ｐ、Ａｓなど）をイオン注入し、イオン注入後、熱処理により、これらのドーパントを活性化する。例えば、１価のＡｓイオンを注入し、窒素雰囲気もしくは、窒素雰囲気に微量の酸素が混入された雰囲気で、１０５０℃のスパイクアニールを行う。スパイクアニールは、例えば、目的の温度まで、装置の最大もしくは最大に近い昇温レートで昇温して、目的の温度での維持時間を０秒とし、装置の最大もしくは最大に近い降温レートで降温する熱処理である。
【００３５】
次いで図４に示すように、ｎ型拡散層（不純物領域）３の上に、ゲート層６を第１絶縁膜４で挟み、これを第２絶縁膜５で挟んだ積層体を形成する。具体的には、下側の第２絶縁膜５、下側の第１絶縁膜４、ゲート層６、上側の第１絶縁膜４、及び上側の第２絶縁膜５をこの順に積層する。上記したように、２つの第１絶縁膜４それぞれの膜厚を調整することにより、シリサイドとチャネル領域の相対的な位置を調整できる。２つの第２絶縁膜５は、その膜厚で、縦型ＭＩＳＦＥＴのＳＤに形成されるシリサイドの長さを決定する。後工程において、ゲート層６を第１絶縁膜４で保護した状態で、第２絶縁膜５を除去する。したがって、第２絶縁膜５は、第１絶縁膜４に対して、選択エッチングが可能な材料でなければならない。なお、第１絶縁膜４の厚みは、ゲート層６の上下で必ずしも同じである必要はない。また同様に、第２絶縁膜５の厚みも、上下で必ずしも同じである必要はない。
【００３６】
ゲート層６の例としては、多結晶Ｓｉもしくは非晶質Ｓｉがあげられる。第１絶縁膜４と第２絶縁膜５の組み合わせの例としては、第１絶縁膜４をＳｉ酸化膜、第２絶縁膜５をＳｉ窒化膜とする例があげられる。また、この逆でもかまわない。ただし、逆の場合は、後工程で、第２絶縁膜５として、Ｓｉ酸化膜を除去することになり、素子分離絶縁膜２の膜減りを考慮して、素子分離絶縁膜２を作製する必要がある。以後、第１絶縁膜４をＳｉ酸化膜、第２絶縁膜５をＳｉ窒化膜、ゲート層６を多結晶Ｓｉとして、説明を続ける。この場合、減圧ＣＶＤを用いて、第２絶縁膜５としてＳｉ窒化膜、第１絶縁膜４としてＳｉ酸化膜、ゲート層６として多結晶Ｓｉ膜、第１絶縁膜４としてＳｉ酸化膜、第２絶縁膜５としてＳｉ窒化膜を、この順に成膜していく。
【００３７】
次いで図５に示すように、第２絶縁膜５の成膜後、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、所望の開口部分のレジストが残らないようなレジストパターン（未図示）を、上側の第２絶縁膜５の上に作製する。その後、このレジストパターンをマスクとして、第２絶縁膜５、第１絶縁膜４、ゲート層６、第１絶縁膜４、第２絶縁膜５を順にドライエッチングし、ｎ型拡散層（不純物領域）３にいたる開口７、８を形成する。エッチング後、レジストパターンを剥離する。なお、開口７、８の断面形状に特に制限はない。図５（ａ）に示すように、円形でもよい。また、楕円形、四角形、三角形、その他の多角形であってもよい。また、半導体基板１内に、開口を複数形成する場合は、すべてが同じ断面形状である必要はない。すなわち、その形状が異なってもよいし、その大きさ（断面積）が異なっていてもよい。
【００３８】
次いで図６に示すように、例えば熱酸化を行うことにより、ゲート絶縁膜９を形成する。熱酸化を行う場合、開口７、８の側面に露出したゲート層６の端面に、ゲート絶縁膜９としてのＳｉ酸化膜が形成される。なお、熱酸化の代わりに酸窒化を行って、ゲート絶縁膜９として、Ｓｉ酸窒化膜を作製してもよい。Ｓｉ酸窒化膜の場合、移動度の観点から、窒素濃度のプロファイルは、開口部中心側が低くなるようにする。なお、熱酸化、もしくは酸窒化によりゲート絶縁膜９を形成する場合、開口７、８の底面であるｎ型拡散層（不純物領域）３にも、ゲート絶縁膜９と同じ膜種の絶縁膜１０が形成される。なお、この絶縁膜１０は後工程で除去される。
【００３９】
ゲート絶縁膜の製造方法としては、熱酸化や酸窒化だけでなく、ＣＶＤであってもよい。またＣＶＤを複数回行い、種類の異なる膜を複数、積層してもよい。また熱酸化や酸窒化で形成する膜とＣＶＤで形成する膜の組み合わせであってもよい。ゲート絶縁膜をＣＶＤで形成し、かつ、ゲート絶縁膜が単膜である場合は、図７のように、ＣＶＤゲート絶縁膜１１が形成される。なお、この場合も、ゲート層６の開口７、８に面した端面だけでなく、開口７、８の底面であるｎ型拡散層（不純物領域）３にも、ゲート層６の端面から連なったＣＶＤゲート絶縁膜１１が形成される。なお、開口７、８の底面のＣＶＤゲート絶縁膜１１は、後工程で除去される。
【００４０】
次いで図８に示すように、開口７、８の内側側面に、非晶質Ｓｉの側壁１２を形成する。具体的には、まず、非晶質ＳｉをＣＶＤでコンフォーマルに成膜する。その後、ドライエッチングを行い、ゲート層６の上側の第２絶縁膜５上の非晶質Ｓｉと、開口７、８の底面の絶縁膜１０上の非晶質Ｓｉを除去する。
【００４１】
次いで図９に示すように、開口７、８の底面に存在する絶縁膜１０を、例えばウェットエッチング法を用いて除去する。具体的には、絶縁膜１０がＳｉ酸化膜もしくは、Ｓｉ酸窒化膜である場合、希フッ酸処理を行う。この際、ゲート絶縁膜９は非晶質Ｓｉの側壁１２に保護されて、エッチングされない。なお、図７のように、ＣＶＤゲート絶縁膜１１が形成されている場合も、ゲート層６に接している部分のＣＶＤゲート絶縁膜１１は、非晶質Ｓｉの側壁１２で保護された状態になり、開口７、８の底面に存在するＣＶＤゲート絶縁膜１１と、ゲート層６の上側の第２絶縁膜５上のＣＶＤゲート絶縁膜１１が除去される。
【００４２】
次いで図１０に示すように、開口７、８の部分に、非晶質Ｓｉからなる柱状半導体１３を形成する。具体的には、自然酸化膜除去を含む成膜前処理を行った後、ＵＨＶ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｖａｃｕｕｍ）−ＣＶＤにより非晶質Ｓｉを成膜し、開口７、８を十分埋める（断面積が異なる開口が半導体基板１上に存在する場合、断面積最大の開口が埋まるように厚く成膜する）。この後、非晶質ＳｉをＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化する。さらに、非晶質Ｓｉをドライエッチングし、ゲート層６の上の第２絶縁膜５でエッチングを停止させる。
【００４３】
成膜前処理としては、具体的には、以下のような処理を行う。まず、硫酸：過酸化水素の混合液で、図９に示す状態の基板を洗浄する。その後、アンモニア：過酸化水素：水の混合液で、ｎ型拡散層３の表面部分に存在する開口７、８形成時の損傷層を除去する。さらに、ｎ型拡散層３の表面の自然酸化膜を、希フッ酸で除去する。この後、ただちに非晶質Ｓｉの成膜を行う。なお、成膜前の自然酸化膜除去は、必ずしもこのような溶液による前処理でなくてもよく、例えば、特許文献４（段落[００３３]〜［００４６］）に記載されたドライ前処理や気相ＨＦ処理を用いてもよい。
【００４４】
次いで図１１に示すように、固相エピタキシャル成長を行って、非晶質Ｓｉからなる柱状半導体１３を、単結晶Ｓｉからなる柱状半導体１４に変化させる。固相エピタキシャル成長の熱処理条件としては、例えば、窒素雰囲気、６００℃の条件で行う。
【００４５】
なお、縦型ＭＩＳＦＥＴのチャネルを非晶質Ｓｉチャネルとするときは、図１１に示す工程を省略する。
【００４６】
また縦型ＭＩＳＦＥＴのチャネルを多結晶Ｓｉチャネルとするときは、図８に示す工程で、非晶質Ｓｉの側壁１２を形成する代わりに、多結晶Ｓｉの側壁を形成し、図１０に示す工程で、非晶質Ｓｉで開口７、８埋め込む代わりに、多結晶Ｓｉで開口７、８を埋め込む。さらに、図１１の固相エピタキシャル成長を生じさせる熱処理工程を省略する。
【００４７】
また縦型ＭＩＳＦＥＴのチャネルを単結晶ＳｉＧｅチャネルとするときは、図８に示す工程で、非晶質Ｓｉの側壁１２を形成する代わりに、非晶質ＳｉＧｅの側壁を形成し、図１０に示す工程で、非晶質Ｓｉで開口７、８埋め込む代わりに、非晶質ＳｉＧｅで開口７、８を埋め込む。
【００４８】
このようにして開口７、８に柱状半導体１４が形成されたら、次に、しきい値電圧調整用のドーパントすなわちチャネル不純物を柱状半導体１４内にイオン注入し、活性化する。例えば、１価のＢをイオン注入し、１０５０℃のスパイクアニールで活性化させる。なお、しきい値電圧調整用のドーパントを柱状半導体１４内へ導入するには、図８で非晶質Ｓｉの側壁１２を形成する際の、非晶質Ｓｉの成膜時にｉｎ−ｓｉｔｕでドーピングするか、図１０で開口７、８を非晶質Ｓｉで埋め込む際の、非晶質Ｓｉの成膜時にｉｎ−ｓｉｔｕでドーピングするか、のどちらか、あるいはその両方でもよい。
【００４９】
次いで図１２に示すように、ゲート層６の上の第２絶縁膜５を除去する。例えば、熱りん酸で、第２絶縁膜５のＳｉ窒化膜をエッチングする。この処理により、柱状半導体１４の上部がつきでた形状になり、第１絶縁膜４が露出する。
【００５０】
次いで図１３に示すように、柱状半導体１４のうち露出している部分に接するように、ＳＷ１５を形成する。具体的には、ＳＷ１５となる絶縁膜をＣＶＤによりコンフォーマルに成膜する。次に、この絶縁膜をエッチバックすることにより、ＳＷ１５を形成する。ＳＷ１５となる絶縁膜としては、次工程で、ＳＷ１５をマスクに第１絶縁膜４をエッチングするので、第１絶縁膜４と選択エッチングが可能な材料が選択される。一般には、第２絶縁膜５と同じ膜種の絶縁膜でよい。例えば、第１絶縁膜４がＳｉ酸化膜であれば、ＳＷ１５となる絶縁膜として、第２絶縁膜５と同じＳｉ窒化膜を用いればよい。
【００５１】
次いで図１４に示すように、柱状半導体１４とＳＷ１５をマスクとして、ゲート層６の上の第１絶縁膜４をエッチングし、ゲート層６の上面を露出させる。例えば、ドライエッチングでエッチングを行い、ゲート層６でエッチングを停止させる。これにより、後工程でゲート層６の上部にシリサイドが形成し、ここにコンタクトを作製すれば、ゲート層６と電気的に接続できるようになる。
【００５２】
次いで図１５に示すように、ゲート層６のパターンニングを行う。具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、所望のゲート層６部分にレジストが残るようなレジストパターン（未図示）を作製する。その後、このレジストパターンをマスクに、ゲート層６、第１絶縁膜４、第２絶縁膜５を順にドライエッチングし、半導体基板１上のｎ型拡散層（不純物領域）３でエッチングを停止させる。エッチング後、レジスト（未図示）を剥離する。
【００５３】
次いで図１６に示すように、第２絶縁膜５とＳＷ１５を除去する。例えば、第２絶縁膜５とＳＷ１５であるＳｉ窒化膜を熱りん酸でエッチングする。そうすると、柱状半導体１４の側面で、ゲート絶縁膜９に接している部分と第１絶縁膜４に接している部分を除いて、柱状半導体１４の側面が露出される。なお、図７のようにＣＶＤゲート絶縁膜１１を作製した場合は、第２絶縁膜４を除去しても、柱状半導体１４の側面には、まだＣＶＤゲート絶縁膜１１が残存している。したがって、ゲート層６と第１絶縁膜４に覆われている部分のＣＶＤゲート絶縁膜１１を除いて、ＣＶＤゲート絶縁膜１１をさらにウェットエッチングし、柱状半導体１４の側面を露出させる。
【００５４】
図１６では、第２絶縁膜５を除去した結果、空隙１６が生じる。空隙１６の高さが低い場合、図１６において、２つの柱状半導体１４間を結ぶゲート層６および下側の第１絶縁膜４の部分がたわみ、基板１上のｎ型拡散層（不純物領域）３に付着することがある。このような付着現象は、最悪、柱状半導体１４が倒壊することになり、好ましくない。したがって、付着現象が生じないように、空隙１６の高さを十分高くする。すなわち、ゲート層６の下側の第２絶縁膜５の膜厚は十分に厚くしておく。ただし、膜厚を厚くすると、シリサイドで寄生抵抗が低減する効果を損なう。そのため、第２絶縁膜５を厚くするよりも、２つの柱状半導体１４間の距離を短くして、２つの柱状半導体１４間を結ぶゲート層６および下側の第１絶縁膜４で構成される梁の長さを短くする。もしくは、第２絶縁膜５を除去する際のプロセスを以下のようにする。
【００５５】
上記した例では、第２絶縁膜５とＳＷ１５の除去は、ウエットプロセスで行われる。これは、ドライエッチングであると、ゲート層６の下側の第２絶縁膜５の除去が難しいからである。一般に、ウエットエッチングの後は、水リンスして乾燥させるが、この際、水（もしくは液体）の表面張力が働くような乾燥を行うと、付着現象がおこりうる。したがって、物質の状態図において気液平衡曲線を通過しないような乾燥、すなわち超臨界乾燥か、凍結乾燥を行い、乾燥させる。こうすると、付着現象を避けられる。
【００５６】
次いで図１７に示すように、シリサイド金属１７をコンフォーマルに成膜する。シリサイド金属１７は、単一種類の金属に限らず、複数種類の金属の合金であってもよい。また、複数種類の金属の積層膜であってもよい。本実施形態においてシリサイド金属１７には、柱状半導体１４中でドーパントとなる不純物原子（ｎ型ＭＩＳＦＥＴであれば、柱状半導体１４中でｎ型となるようなドーパント、すなわちＰやＡｓなど）を含ませておく。成膜手法は、コンフォーマルに成膜できれば、特に制限はないが、ＣＶＤが一般的である。ＣＶＤは、熱ＣＶＤでも、光ＣＶＤでもプラズマＣＶＤでもかまわない。また減圧ＣＶＤでも、常圧ＣＶＤでもかまわない。
【００５７】
成膜するシリサイド金属としては、Ｎｉ、Ｐｔ、Ｃｏ、Ｐｄ、Ｔｉ、Ｗなどがあげられるが、これらに限定されない。Ｎｉを成膜する場合、使用するＣＶＤ原料としては、Ｎｉ（ＰＦ３）４、Ｎｉ（Ｃ５Ｈ５）２、Ｎｉ（Ｃ５Ｈ４ＣＨ３）２、Ｎｉ（Ｃ５Ｈ４Ｃ２Ｈ５）２、Ｎｉ（Ｃ５Ｈ４Ｃ３Ｈ７）２、Ｎｉ（Ｃ11Ｈ１９Ｏ２）２、Ｎｉ（Ｃ５ＨＯ２Ｆ６）２、Ｎｉ（Ｃ３Ｈ５）（Ｃ５Ｈ５）、Ｎｉ（ＣＯ）４があげられるが、これらに限定されない。Ｐｔを成膜する場合、使用するＣＶＤ原料としては、Ｐｔ（ＰＦ３）４、Ｐｔ（ＣＯ）２Ｃｌ２、（ＣＨ３）３（ＣＨ３Ｃ５Ｈ４）Ｐｔ、（ＣＨ３）３（Ｃ５Ｈ５）Ｐｔ、（ＣＨ３）（ＣＯ）（Ｃ５Ｈ５）Ｐｔ、Ｐｔ（ＣＦ３ＣＯＣＨＣＯＣＦ３）２、Ｏ［Ｓｉ（ＣＨ３）２ＣＨ＝ＣＨ２］２Ｐｔ、Ｃｉｓ-［Ｐｔ（ＣＨ３）２（ＣＨ３ＣＮ）２］、［Ｐｔ（ＣＨ３）２（Ｃ８Ｈ１２）］、（ＣＨ２＝ＣＨＣＨ２）２Ｐｔ、（Ｃ５Ｈ５）（ＣＨ２＝ＣＨＣＨ２）Ｐｔがあげられるが、これらに限定されない。Ｃｏを成膜する場合、使用するＣＶＤ原料としては、ＣｏＨ（ＰＦ３）４、Ｃｏ（Ｃ５Ｈ７Ｏ２）３、Ｃｏ（Ｃ１１Ｈ１９Ｏ２）３、（Ｃ５Ｈ５）２Ｃｏ、（ＣＨ３Ｃ５Ｈ４）２Ｃｏ、（Ｃ２Ｈ５Ｃ５Ｈ４）２Ｃｏ、Ｃ５Ｈ５Ｃｏ（ＣＯ）２、Ｃｏ（ＣＯ）３ＮＯ、Ｃｏ２（ＣＯ）８、Ｃ１２Ｈ１０Ｏ６Ｃｏ２あげられるが、これらに限定されない。Ｐｄを成膜する場合、使用するＣＶＤ原料としては、Ｐｄ（ＰＦ３）４、（ＣＨ２＝ＣＨＣＨ２）２Ｐｄ、[ＣＨ２＝Ｃ（ＣＨ３）ＣＨ２]２Ｐｄ、（Ｃ５Ｈ５）（ＣＨ２＝ＣＨＣＨ２）Ｐｄがあげられるが、これらに限定されない。Ｔｉを成膜する場合、使用するＣＶＤ原料としては、ＴｉＣｌ４があげられるが、これに限定されない。Ｗを成膜する場合、使用するＣＶＤ原料としては、Ｗ（ＰＦ３）６、ＷＦ６、ＷＣｌ６、ＷＢｒ６、Ｗ（ＣＯ）６、Ｗ（Ｃ６Ｈ６）２、（ＣＨ２＝ＣＨＣＨ２）４Ｗ、（Ｃ５Ｈ５）２ＷＨ２、（Ｃ５Ｈ４ＣＨ３）２ＷＨ２、（Ｃ５Ｈ５）Ｗ（ＣＯ）３（ＣＨ３）、（Ｃ５Ｈ５）２ＷＨ（ＣＯ）３、（Ｃ７Ｈ８）２Ｗ（ＣＯ）３があげられるが、これらに限定されない。
【００５８】
以上、列挙したＣＶＤ原料のうち、分子内に柱状半導体１４でドーパントとなる不純物原子を有しているもの（ＰＦ３の側鎖を有するもの）を使用する際には、シリサイド金属１７を成膜した際に、柱状半導体１４でドーパントとなる不純物原子（Ｐ）がシリサイド金属１７内に自動的に含まれる。一方、分子内に柱状半導体１４でドーパントとなる不純物原子を含まないものを使用する際には、ｎ型ならＰＨ３、ｐ型ならＢ２Ｈ６を用いて気相ドーピングを行いながら、シリサイド金属１７を成膜する。このようにして成膜することで、シリサイド金属１７内に、柱状半導体１４中でドーパントとなる不純物原子を含ませておくことができる。なお、分子内に柱状半導体１４でドーパントとなる不純物原子を有しているもの（ＰＦ３の側鎖を有するもの）を使用する際にも、気相ドーピングを行いながら成膜することで、シリサイド金属１７内の、柱状半導体１４でドーパントとなる不純物原子の濃度を増やすことができる。
【００５９】
次いで図１８に示すように、熱処理してシリサイドを形成する。さらにシリサイド化していないシリサイド金属１７を余剰エッチングにより除去し、必要ならば、さらに熱処理を行う。これにより、シリサイド１８が形成される。このとき、シリサイド金属１７内の、柱状半導体１４でドーパントとなる不純物原子は、雪かき効果で、シリサイド１８の界面付近におしだされる。柱状半導体１４では、ｎ型拡散層（不純物領域）１９となり、浅いｐｎ接合を形成する。またゲート層６では、多結晶Ｓｉ内の粒界を拡散していき、ゲート層６内に広く分布する。基板１上のｎ型拡散層（不純物領域）３の表面から柱状半導体１４の下側ＳＤ電極まで連続してつながったシリサイド１８が形成される。また、柱状半導体１４の天面から上側ＳＤ電極まで連続してつながったシリサイドが形成される。すなわちシリサイド１８は、柱状半導体１４のうちゲート絶縁膜９及び第１絶縁膜４によって覆われていない領域に形成される。さらに、ゲート層６にも、シリサイド１８が同時に形成される。さらに、柱状半導体１４の上側ＳＤ電極と下側ＳＤ電極に形成されたシリサイド１８は、ゲート層６の上下に形成された第１絶縁膜４によって、チャネル領域からの相対的な位置が正確に制御された位置に、セルフ・アラインで形成される。
【００６０】
次いで図１９に示すように、例えば窒化シリコン膜からなるストッパー絶縁膜２０と層間絶縁膜２１をこの順にＣＶＤで形成し、層間絶縁膜２１の表面をＣＭＰで平坦化する。
【００６１】
この後、従来からの技術を用いて、コンタクト２２を形成する。例えば、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、コンタクトを形成する部分にレジストが残らないようなレジストパターン（未図示）を作製する。その後、このレジストパターンをマスクに、層間絶縁膜２１、ストッパー絶縁膜２０を順にドライエッチングし、基板１上のシリサイド１８でエッチングを停止させる。エッチング後、レジスト（未図示）を剥離する。さらにＴｉとＴｉＮをスパッタして熱処理し、その後、ＣＶＤによりＷを埋め込んで、ＣＭＰを行う。このようにして、図１のような半導体装置が完成する。その後、必要に応じて、従来からの方法で配線層や電極パッドがさらに形成される。
【００６２】
以上の説明では、ｎ型ＭＩＳＦＥＴの製造方法を説明した。本実施形態の製造方法では、同様にｐ型ＭＩＳＦＥＴを製造することも可能である。その際には、半導体基板１が例えばｐ型のバルクＳｉ（１００）基板であるとすると、まず、図２において、ｎ型拡散層３の代わりに、ｎウェルとｐ型拡散層を形成する。さらに図１１で、しきい値電圧調整用にｐ型のドーパントをイオン注入するかわりに、ｎ型のドーパントをイオン注入する。もしくは、図８で非晶質Ｓｉの側壁１２を形成する際の、非晶質Ｓｉの成膜時、図１０で開口７、８を非晶質Ｓｉで埋め込む際の、非晶質Ｓｉの成膜時のどちらか、あるいはその両方で、ｐ型のドーパントを導入するかわりに、ｎ型のドーパントを導入する。さらに、図１７に示す工程で、シリサイド金属１７を成膜する際に、シリサイド金属１７に、柱状半導体１４でｎ型になるドーパントを含ませる代わりに、柱状半導体１４でｐ型になるドーパントを含ませる。以上のように工程を変更することで、ｐ型ＭＩＳＦＥＴの製造が可能である。
【００６３】
また、上記の説明では、第１絶縁膜をＳｉ酸化膜、第２絶縁膜をＳｉ窒化膜として、ｎ型の縦型ＭＩＳＦＥＴのＳＤ形成は、シリサイド１８を形成する際の雪かき効果を利用して行った。これを、第１絶縁膜をＳｉ窒化膜、第２絶縁膜をＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）に変更すると、ＳＤ形成はシリサイド金属１７成膜前に実施しておくことができ、シリサイド金属１７への不純物原子の導入は必ずしも必要なくなる。この場合、図１１において、柱状半導体１４を形成後、しきい電圧調整用のイオン注入を行い活性化するが、この活性化の際に、ＰＳＧからＰが柱状半導体１４へ拡散し活性化され、ＳＤが形成される。なお、ｐ型ＭＩＳＦＥＴの場合は、ＰＳＧではなく、ＢＳＧ（Ｂｏｒｏｎ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を用いる。
【００６４】
＜第２の実施形態＞
第２の実施形態の半導体装置は、第１の実施形態の半導体装置のＳＤを変更したものである。本発明の第２の実施形態を、図面を参照して以下に説明する。図２０（ａ）（ｂ）（ｃ）は、それぞれ、本発明の第２の実施形態である半導体装置の断面図である。図２０（ａ）（ｂ）（ｃ）は、それぞれ、図１の（ｃ）に対応する断面図であり、これらの図により、第１の実施形態の半導体装置との違いを示す。図２０（ａ）（ｂ）（ｃ）、いずれの場合でも、各半導体装置の上面図は、図１（ａ）と同じである。図１（ｂ）に対応する断面図は、ＳＤのみ、図２０（ａ）（ｂ）（ｃ）に示すように変更される。なお、本実施形態の半導体装置は、ｎ型ＭＩＳＦＥＴであっても、ｐ型ＭＩＳＦＥＴであってもかまわない。ここでは、ｎ型ＭＩＳＦＥＴを一例として説明する。
【００６５】
図２０（ａ）は、柱状半導体１４の半径が、ｎ型拡散層（不純物領域）１９の深さよりも小さく、シリサイド１８の厚みより大きい場合である。この場合、ｎ型拡散層１９は、柱状半導体１４の横断面でみたときに柱状半導体の中心まで分布している。すなわち縦型ＭＩＳＦＥＴのＳＤ部において、ｐｎ接合界面が、チャネル領域と接する部分だけになる。このため、第１の実施形態の半導体装置に比べて、接合リーク電流が減少する。
【００６６】
図２０（ｂ）は、柱状半導体１４の半径が、ｎ型拡散層（不純物領域）１９の深さよりも小さく、かつ、シリサイド１８の厚みよりも小さい場合である。この場合、縦型ＭＩＳＦＥＴのＳＤ部において、半導体部分が減少し、チャネル領域に接する部分を除いて、すべてシリサイド１８となる。すなわち柱状半導体１４の横断面で見たときに、シリサイド１８は柱状半導体１４の中心まで形成されている。したがって、第１の実施形態の半導体装置に比べて、接合リーク電流が減少することに加え、さらにＳＤ部の寄生抵抗が減少する。
【００６７】
図２０（ｃ）は、シリサイド１８に接するｎ型拡散層（不純物領域）１９が、すべて空乏化したｎ型拡散層（不純物領域）２３になっている場合である。この場合、縦型ＭＩＳＦＥＴのチャネル領域とＳＤ部の境界がｐｎ接合ではなく、ショットキー接合となり、縦型ＭＩＳＦＥＴはショットキーＳＤトランジスタとなる。また、図２０（ａ）（ｂ）において、ｎ型拡散層（不純物領域）１９をすべて空乏化させて、ショットキーＳＤトランジスタとすることもできる。
【００６８】
次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法は、図２０（ａ）（ｂ）（ｃ）のいずれも、第１の実施形態の半導体装置の製造方法と同じである。図２０（ａ）（ｂ）に示す半導体装置の条件を満たすためには、柱状半導体１４の半径（もしくは断面積）を高解像度なリソグラフィ（例えば電子線リソグラフィ）を用いて小さくするか、もしくは、シリサイド１８の厚みを厚くすればよい。シリサイド１８の厚みを厚くするには、シリサイド１８を全量反応で形成する場合、シリサイド金属１７の成膜時の膜厚を厚くすればよい。図２０（ｃ）に示す半導体装置の条件を満たすためには、特許文献５（段落[００２３]〜［００２７］）に記載されているような条件を満たすように、ドーピング濃度を調整する。
【００６９】
なお、図２０（ａ）（ｂ）（ｃ）の各装置をｐ型ＭＩＳＦＥＴにする場合の変更については、第１の実施形態と同様である。
【００７０】
＜第３の実施形態＞
第３の実施形態の半導体装置は、第１の実施形態の半導体装置をＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）にしたものである。本発明の第３の実施形態を、図面を参照して以下に説明する。図２１（ａ）は、本発明の第１の実施形態である半導体装置の上面図である。また、図２１（ｂ）は、図２１（ａ）のＡ−Ａ´線に沿った断面図、図２１（ｃ）は、図２１（ａ）のＣ−Ｃ´線に沿った断面図である。
【００７１】
本実施形態の半導体装置では、図２１（ｂ）の左側の柱状半導体１４がｎ型の縦型ＭＩＳＦＥＴ、右側の柱状半導体１４がｐ型の縦型ＭＩＳＦＥＴである。図２１（ｂ）は、ｎ型とｐ型の縦型ＭＩＳＦＥＴをそれぞれ１個ずつ用いて、インバータを形成した例を示している。双方のゲート電極は、シリサイド１８同士、もしくは、コンタクト２２を介した接触により、電気的に短絡されている。図２１（ｂ）左側、ｎ型の縦型ＭＩＳＦＥＴについては、第１の実施形態の半導体装置と同じである。図２１（ｂ）右側のｐ型の縦型ＭＩＳＦＥＴは、図２１（ｂ）左側のｎ型の縦型ＭＩＳＦＥＴのドーピングを変更したものである。以下にドーピングの変更箇所を説明する。
【００７２】
まず、右側のｐ型の縦型ＭＩＳＦＥＴは、半導体基板１上のｐ型拡散層（不純物領域）２４に形成された柱状半導体１４の側面に形成されている。柱状半導体１４の上部、下部がＳＤとなっており、中央部がチャネル領域となっている。ｐ型の縦型ＭＩＳＦＥＴであるので、チャネル領域はｎ型にドーピングされている。また上部ＳＤと下部ＳＤは、シリサイド１８に接して形成されたｐ型拡散層（不純物領域）２５となっている。またゲート層６は、図２１（ｂ）の左半分がｎ型の縦型ＭＩＳＦＥＴ用にｎ型にドーピングされており、右半分がｐ型の縦型ＭＩＳＦＥＴ用にｐ型にドーピングされている。なお、本実施形態の半導体装置では、ｎ型の縦型ＭＩＳＦＥＴに形成されるシリサイドと、ｐ型の縦型ＭＩＳＦＥＴに形成されるシリサイドの種類は、同じであっても、異なっていてもよい。図２１では、シリサイド１８として同じ場合を示している。また、柱状半導体１４の断面積や断面形状が、ｎ型の縦型ＭＩＳＦＥＴとｐ型の縦型ＭＩＳＦＥＴとで同じであってもよいし、異なっていてもよい、図２１では、これらの断面積及び断面形状が同じ場合を例示している。
【００７３】
以下、図２２から図３１を用いて、本実施形態の半導体装置の製造方法の一例についてより詳細に説明する。図２２から図３１は、本実施形態の縦型ＭＩＳＦＥＴの製造工程における各段階の状態の一例を示す模式図である。各図の（ａ）が上面図、各図の（ｂ）が各図の（ａ）のＡ−Ａ´線に沿った断面図、各図の（ｃ）が各図の（ａ）のＣ−Ｃ´線に沿った断面図である。本実施形態の半導体装置の製造方法は、第１の実施形態の半導体装置の製造方法をもとに、デュアルシリサイドを形成できるように変更したものである。
【００７４】
まず、図２２に示すように、半導体基板１に素子分離絶縁膜２を形成する。以下では、半導体基板１を、最も一般的なｐ型単結晶Ｓｉ（１００）基板として説明する。素子分離絶縁膜２の形成は、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法、または、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いる。
【００７５】
次いで図２３に示すように、半導体基板１にｎ型拡散層（不純物領域）３とｐ型拡散層（不純物領域）２４を形成する。具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、ｎ型の縦型ＭＩＳＦＥＴ部分（図中左側）にレジストが残らないようなレジストパターン（未図示）を半導体基板１の上に作製する。その後、このレジストパターンをマスクに、ｐウェル形成のため、ｐ型のドーパント（Ｂなど）をイオン注入し、さらに、下部ＳＤ電極形成のため、ｎ型のドーパント（Ｐ、Ａｓなど）をイオン注入し、レジストを剥離する。それから、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、ｐ型の縦型ＭＩＳＦＥＴ部分（図中右側）にレジストが残らないようなレジストパターン（未図示）を半導体基板１の上に作製する。その後、このレジストパターンをマスクに、ｎウェル形成のため、ｎ型のドーパント（Ｐ、Ａｓなど）をイオン注入し、さらに、下部ＳＤ電極形成のため、ｐ型のドーパント（Ｂなど）をイオン注入し、レジストを剥離する。この後、スパイクアニールを行い、注入したドーパントを活性化させ、ｎ型ＭＩＳＦＥＴを作製する領域（図中左側）に、ｐウェル（未図示）およびｎ型拡散層（不純物領域）３を形成し、ｐ型ＭＩＳＦＥＴを作製する領域（図中右側）に、ｎウェル（未図示）およびｐ型拡散層（不純物領域）２４を形成する。
【００７６】
この後、第１の実施形態の半導体装置の製造方法において、図４から図１５に示した工程を行う。
【００７７】
次いで図２４に示すように、マスク絶縁膜２６を成膜する。マスク絶縁膜２６は、シリサイドを形成したくない領域を覆うためのものである。一般には、ＳＷ１５と同じ種類の絶縁膜でよく、例えば、Ｓｉ窒化膜とし、減圧ＣＶＤで成膜する。
【００７８】
次いで図２５に示すように、ｎ型の縦型ＭＩＳＦＥＴ部分（図中左側）の、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５を除去して、ｎ型の縦型ＭＩＳＦＥＴを形成する柱状半導体１４の天面と側面、ゲート層６、半導体基板１上のｎ型拡散層（不純物領域）３を露出させる。具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、ｎ型の縦型ＭＩＳＦＥＴ部分（図中左側）にレジストが残らないようなレジストパターン（未図示）を作製する。その後、このレジストパターンをマスクに、熱りん酸で、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５をウエットエッチングして除去する。その後、レジストを剥離する。レジストのウエットエッチング耐性が十分でない場合は、マスク絶縁膜２６の成膜後、ハードマスクとして、マスク絶縁膜２６とは種類が異なる絶縁膜を成膜する。成膜後、同様にリソグラフィを行い、得られたレジストパターンをマスクに、ハードマスクをエッチングする。そして、レジストを除去した後、ハードマスクをマスクにして、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５をウエットエッチングして除去する。その後、ハードマスクを除去する。
【００７９】
次いで図２６に示すように、第１の実施形態の図１７、図１８に示す工程を行って、シリサイド１８を形成する。これにより、ｎ型の縦型ＭＩＳＦＥＴとなる柱状半導体１４の天面と側面、ゲート層６、半導体基板１上のｎ型拡散層（不純物領域）３に、シリサイド１８が形成される。また、ｎ型の縦型ＭＩＳＦＥＴのＳＤとなる、ｎ型拡散層（不純物領域）１９が、柱状半導体１４に形成されたシリサイド１８に接して形成される。
【００８０】
次いで図２７に示すように、ｐ型の縦型ＭＩＳＦＥＴ部分（図中右側）の、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５を除去する。例えば、熱りん酸でウエットエッチングする。この後、図２８に示すように、再度、マスク絶縁膜２６を成膜する。例えば、Ｓｉ窒化膜とし、減圧ＣＶＤで成膜する。
【００８１】
次いで図２９に示すように、ｐ型の縦型ＭＩＳＦＥＴ部分（図中右側）の、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５を除去して、ｐ型の縦型ＭＩＳＦＥＴを形成する柱状半導体１４の天面と側面、ゲート層６、半導体基板１上のｐ型拡散層（不純物領域）２４を露出させる。具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、ｐ型の縦型ＭＩＳＦＥＴ部分（図中右側）にレジストが残らないようなレジストパターン（未図示）を作製する。その後、このレジストパターンをマスクに、熱りん酸で、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５をウエットエッチングして除去する。その後、レジストを剥離する。レジストのウエットエッチング耐性が十分でない場合は、マスク絶縁膜２６の成膜後、ハードマスクとして、マスク絶縁膜２６とは種類が異なる絶縁膜を成膜する。成膜後、同様にリソグラフィを行い、得られたレジストパターンをマスクに、ハードマスクをエッチングする。そして、レジストを除去した後、ハードマスクをマスクにして、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５をウエットエッチングして除去する。その後、ハードマスクを除去する。
【００８２】
次いで図３０に示すように、第１の実施形態の図１７、図１８に示す工程を行って、シリサイド１８を形成する。ただし、図１７に示す工程において、気相ドーピングは、Ｂ２Ｈ６を使用して行う。これにより、ｐ型の縦型ＭＩＳＦＥＴとなる柱状半導体１４の天面と側面、ゲート層６、半導体基板１上のｐ型拡散層（不純物領域）２４に、シリサイド１８が形成される。また、ｐ型の縦型ＭＩＳＦＥＴのＳＤとなる、ｐ型拡散層（不純物領域）２５が、柱状半導体１４に形成されたシリサイド１８に接して形成される。
【００８３】
次いで図３１に示すように、ｎ型の縦型ＭＩＳＦＥＴ部分（図中左側）の、マスク絶縁膜２６を除去する。例えば、熱りん酸でウエットエッチングする。
【００８４】
この後、第１の実施形態の図１９に示す工程から後の工程を同様に行うと、図２１に示す半導体装置が完成する。なお上記の例では、ｎ型の縦型ＭＩＳＦＥＴ、ｐ型の縦型ＭＩＳＦＥＴの順にシリサイドを形成したが、順番に制限はなく、逆でもよい。
【００８５】
またｎ型の縦型ＭＩＳＦＥＴとｐ型の縦型ＭＩＳＦＥＴで、シリサイドの種類を変えるときは、図３０に示す工程で、ｎ型の縦型ＭＩＳＦＥＴに形成したシリサイドと異なる種類のシリサイドを形成する。シリサイドの種類が異なる場合は、耐熱性の高いシリサイドを先に形成し、耐熱性の劣るシリサイドを後に形成するのがよい。
【００８６】
また、上記の例では、図２７に示す工程で、ｐ型の縦型ＭＩＳＦＥＴ部分（図中右側）の、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５を除去したが、これを行わず、図２８に示す工程に進み、マスク絶縁膜２６を成膜してもよい。この場合、図２９に示す工程で、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５を除去する。さらに、上記の例では、図３１に示す工程で、ｎ型の縦型ＭＩＳＦＥＴ部分（図中左側）の、マスク絶縁膜２６を除去したが、これを行わず、次工程に進んでも良い。この場合、コンタクトホールを形成するドライエッチング時に、ｎ型の縦型ＭＩＳＦＥＴ部分（図中左側）では、層間絶縁膜２１、ストッパー絶縁膜２０に加えて、マスク絶縁膜２６をエッチングすることになる。
【００８７】
＜第４の実施形態＞
第４の実施形態の半導体装置は、第１の実施形態の半導体装置を積層したものである。本発明の第４の実施形態の半導体装置を、図面を参照して以下に説明する。
【００８８】
図３２（ａ）は、本発明の第４の実施形態である半導体装置の上面図である。また、図３２（ｂ）は、図３２（ａ）のＡ−Ａ´線に沿った断面図、図３２（ｃ）は、図３２（ａ）のＣ−Ｃ´線に沿った断面図である。本実施形態の半導体装置は、ｎ型ＭＩＳＦＥＴであっても、ｐ型ＭＩＳＦＥＴであってもかまわない。ここでは、ｎ型ＭＩＳＦＥＴを一例として説明する。
【００８９】
図３２に示す半導体装置は、図１に示す半導体装置を積層したものである。ただし、図１では、柱状半導体１４を２個図示していたのに対し、図３２では１個図示している。本実施形態の半導体装置では、半導体基板１または半導体層にｎ型拡散層（不純物領域）３が形成され、ｎ型拡散層（不純物領域）３は、その周囲を素子分離絶縁膜２に囲まれている。また、ｎ型拡散層（不純物領域）３の上には、柱状半導体１４が形成されている。柱状半導体１４には、複数個、例えば３つの縦型ＭＩＳＦＥＴが形成され、それらが直列に接続した形となっている。柱状半導体１４には、その周囲を囲むように、ゲート絶縁膜９が高さ方向に例えば３箇所形成され、さらに、各ゲート絶縁膜９の周囲を囲むように、ゲート層６が例えば３つ形成されている。それぞれのゲート層６の上下には、第１絶縁膜４が形成され、第１絶縁膜４は、柱状半導体１４にも接している。なお図３２では、第１の実施形態における図１のように、第１絶縁膜４は柱状半導体１４に接しているが、第１の実施形態における図４３のように、ゲート絶縁膜９の製造方法によっては、第１絶縁膜４は柱状半導体１４に接していない場合もある。また各ゲート層６は、そのゲート層６より上に位置するゲート層６から平面視ではみ出した部分を有しており、このはみ出した部分でコンタクト２２に接続している。
【００９０】
柱状半導体１４の側面には、第１絶縁膜４によって、セルフ・アラインされた位置に、シリサイド１８が形成され、シリサイド１８に接して、ｎ型拡散層（不純物領域）１９が形成されている。このｎ型拡散層（不純物領域）１９は、それぞれの縦型ＭＩＳＦＥＴの上部ＳＤ電極、および下部ＳＤ電極となる。一番上の縦型ＭＩＳＦＥＴの上側の第１絶縁膜４によって、セルフ・アラインされた位置に形成されたシリサイド１８は、柱状半導体１４の天面まで連続してつながっている。柱状半導体１４の天面に形成されたシリサイド１８には、コンタクト２２が層間絶縁膜２１、ストッパー絶縁膜２０を貫く形で接続している。また一番下の縦型ＭＩＳＦＥＴの下側の第１絶縁膜４によって、セルフ・アラインされた位置に形成されたシリサイド１８は、半導体基板１上のｎ型拡散層（不純物領域）３まで連続してつながっている。ｎ型拡散層（不純物領域）３に形成されたシリサイド１８には、コンタクト２２が層間絶縁膜２１、ストッパー絶縁膜２０を貫く形で接続している。シリサイド１８は、３つのゲート層６の上面、および側面にも形成されている。ゲート層６の上面に形成されたシリサイド１８には、コンタクト２２が層間絶縁膜２１、ストッパー絶縁膜２０を貫く形で接続している。
【００９１】
なお図３２に示す半導体装置は、１つの柱状半導体に縦型ＭＩＥＦＥＴが３個直列接続されているが、これはあくまで例であり、縦型ＭＩＳＦＥＴの積層数は任意である。
【００９２】
半導体基板１、柱状半導体１４、ゲート絶縁膜９、シリサイド１８、ｎ型拡散層（不純物領域）１９については、第１の実施形態の半導体装置と同様である。第１絶縁膜４とゲート層６の膜厚は、積層する各縦型ＭＩＳＦＥＴで異なっていてよい。特に、プレーナー型ＭＩＳＦＥＴのＳＷでは、各ＭＩＳＦＥＴでＳＷ幅を容易に変えられないのに対し、本発明の半導体装置では、各縦型ＭＩＳＦＥＴで第１絶縁膜４の膜厚を変更できる点が大きな特徴である。また各縦型ＭＩＳＦＥＴのシリサイド１８の長さも任意に変更できる。
【００９３】
以下、図３３から図４２を用いて、本実施形態の半導体装置の製造方法の一例についてより詳細に説明する。図３３から図４２は、本実施形態の縦型ＭＩＳＦＥＴの製造工程における各段階の状態の一例を示す模式図である。各図の（ａ）が上面図、各図の（ｂ）が各図の（ａ）のＡ−Ａ´線に沿った断面図、各図の（ｃ）が各図の（ａ）のＣ−Ｃ´線に沿った断面図である。本実施形態の製造方法は、ｎ型ＭＩＳＦＥＴにも、ｐ型ＭＩＳＦＥＴにも適用可能である。ここでは、ｎ型ＭＩＳＦＥＴの製造方法を一例として説明する。
【００９４】
まず、第１の実施形態の半導体装置の製造方法において図２から図３に示した工程と同様な工程を行う。
【００９５】
次いで図３３に示すように、半導体基板１のｎ型拡散層（不純物領域）３上に、第２絶縁膜５、第１絶縁膜４、ゲート層６、第１絶縁膜４、第２絶縁膜５、第１絶縁膜４、ゲート層６、第１絶縁膜４、第２絶縁膜５、第１絶縁膜４、ゲート層６、第１絶縁膜４、第２絶縁膜５を、この順に成膜する。例えば、第２絶縁膜５をＳｉ窒化膜、第１絶縁膜４をＳｉ酸化膜、ゲート層６を多結晶Ｓｉとして、いずれも減圧ＣＶＤで成膜する。
【００９６】
次いで図３４に示すように、これらの積層膜を貫き、半導体基板１のｎ型拡散層（不純物領域）３にいたる開口７を形成する。具体的には、最上層の第２絶縁膜５の成膜後、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、所望の開口部分のレジストが残らないようなレジストパターン（未図示）を第２絶縁膜５の上に作製する。その後、このレジストパターンをマスクに、第２絶縁膜５、第１絶縁膜４、ゲート層６、第１絶縁膜４、第２絶縁膜５、第１絶縁膜４、ゲート層６、第１絶縁膜４、第２絶縁膜５、第１絶縁膜４、ゲート層６、第１絶縁膜４、第２絶縁膜５を順にドライエッチングし、ｎ型拡散層（不純物領域）３にいたる開口７を形成する。エッチング後、レジスト（未図示）を剥離すると、図３３に示す形状が得られる。なお、開口７の断面形状や断面積については、第１の実施形態の半導体装置の製造方法と同じである。
【００９７】
その後、第１の実施形態の半導体装置の製造方法において、図６から図１１に示す工程と同様な工程を行う。そうすると、図３５のような形状が得られる。すなわち、開口７に単結晶からなる柱状半導体１４が形成され、各ゲート層６と柱状半導体１４の間には、ゲート絶縁膜９が形成される。
【００９８】
次いで、第１の実施形態の半導体装置の製造方法において、図１２から図１４に示す工程と同様な工程を行う。そうすると、図３６のような形状が得られる。すなわち、柱状半導体１４の上部にＳＷ１５が形成され、ゲート層６のうち、最も上にあるゲート層６が露出される。
【００９９】
次いで図３７に示すように、ゲート層６のうち、最も上にあるゲート層６のパターンニングを行う。具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、最も上にあるゲート層６のパターンが残るようなレジストパターン（未図示）を作製する。次いで、このレジストパターンをマスクに、ゲート層６、第１絶縁膜４、第２絶縁膜５、第１絶縁膜４を順にドライエッチングし、真ん中のゲート層６でエッチングを停止させる。エッチング後、レジストパターン（未図示）を剥離する。
【０１００】
次いで図３８に示すように、ゲート層６のうち、真ん中のゲート層６のパターンニングを行う。具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、真ん中のゲート層６のパターンが残るようなレジストパターン（未図示）を作製する。それから、このレジストパターンをマスクに、ゲート層６、第１絶縁膜４、第２絶縁膜５、第１絶縁膜４を順にドライエッチングし、最も下にあるゲート層６でエッチングを停止させる。エッチング後、レジストパターン（未図示）を剥離する。なお、このとき、リソグラフィは、理想的に位置ずれ０で行えると仮定して、図３８を図示している。
【０１０１】
次いで図３９に示すように、ゲート層６のうち、最も下にあるゲート層６のパターンニングを行う。具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、最も下のゲート層６のパターンが残るようなレジストパターン（未図示）を作製する。それから、このレジストパターンをマスクに、ゲート層６、第１絶縁膜４、第２絶縁膜５を順にドライエッチングし、半導体基板１上のｎ型拡散層（不純物領域）３で停止させる。エッチング後、レジストパターン（未図示）を剥離する。なお、このときも、リソグラフィは、理想的に位置ずれ０で行えると仮定して、図３９を図示している。
【０１０２】
この後、第１の実施形態の半導体装置の製造方法の図１６に示す工程と同様にして、ＳＷ１５、第２絶縁膜５を除去すると、図４０に示すように、柱状半導体１４の側面が露出される。
【０１０３】
柱状半導体１４の側面を露出させた後、第１の実施形態の半導体装置の製造方法において、図１７から図１８に示す工程と同様な工程を行う。そうすると、図４１に示すように、柱状半導体１４の天面、側面、各ゲート層の上面、側面、半導体基板１のｎ型拡散層（不純物領域）３に、シリサイド１８が形成される。また、柱状半導体１４の側面に形成されたシリサイド１８に接して、ｎ型拡散層（不純物領域）１９が形成される。
【０１０４】
次いで図４２に示すように、ストッパー絶縁膜２０と層間絶縁膜２１をこの順にＣＶＤで形成し、層間絶縁膜２１の表面をＣＭＰで平坦化する。
【０１０５】
この後、従来からの技術を用いて、コンタクト２２を形成する。例えば、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、コンタクトを形成する部分にレジストが残らないようなレジストパターン（未図示）を作製する。その後、このレジストパターンをマスクに、層間絶縁膜２１、ストッパー絶縁膜２０を順にドライエッチングする。エッチング後、レジスト（未図示）を剥離する。さらにＴｉとＴｉＮをスパッタして熱処理し、その後、ＣＶＤによりＷを埋め込んで、ＣＭＰを行う。このようにして、図３２のような半導体装置が完成する。その後、必要に応じて、従来からの方法で配線層や電極パッドがさらに形成される。
【０１０６】
なお、上記の例では、ｎ型ＭＩＳＦＥＴを例に説明したが、ｐ型ＭＩＳＦＥＴへの変更は、第１の実施形態の場合と同様である。また、ＰＳＧ、ＢＳＧを用いて、シリサイド金属１７の成膜前にＳＤを形成しておくことも、第１の実施形態の場合と同様に可能である。
【０１０７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【０１０８】
１ 半導体基板
２ 素子分離絶縁膜
３ ｎ型拡散層
４ 絶縁膜
５ 絶縁膜
６ ゲート層
７ 開口
８ 開口
９ ゲート絶縁膜
１０ 絶縁膜
１１ ＣＶＤゲート絶縁膜
１２ 側壁
１３ 柱状半導体
１４ 柱状半導体
１５ ＳＷ
１６ 空隙
１７ シリサイド金属
１８ シリサイド
１９ ｎ型拡散層
２０ ストッパー絶縁膜
２１ 層間絶縁膜
２２ コンタクト
２３ ｎ型拡散層
２４ ｐ型拡散層
２５ ｐ型拡散層
２６ マスク絶縁膜
【図１】
2012004473.tif 000003
【図２】
2012004473.tif 000004
【図３】
2012004473.tif 000005
【図４】
2012004473.tif 000006
【図５】
2012004473.tif 000007
【図６】
2012004473.tif 000008
【図７】
2012004473.tif 000009
【図８】
2012004473.tif 000010
【図９】
2012004473.tif 000011
【図１０】
2012004473.tif 000012
【図１１】
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【図１２】
2012004473.tif 000014
【図１３】
2012004473.tif 000015
【図１４】
2012004473.tif 000016
【図１５】
2012004473.tif 000017
【図１６】
2012004473.tif 000018
【図１７】
2012004473.tif 000019
【図１８】
2012004473.tif 000020
【図１９】
2012004473.tif 000021
【図２０】
2012004473.tif 000022
【図２１】
2012004473.tif 000023
【図２２】
2012004473.tif 000024
【図２３】
2012004473.tif 000025
【図２４】
2012004473.tif 000026
【図２５】
2012004473.tif 000027
【図２６】
2012004473.tif 000028
【図２７】
2012004473.tif 000029
【図２８】
2012004473.tif 000030
【図２９】
2012004473.tif 000031
【図３０】
2012004473.tif 000032
【図３１】
2012004473.tif 000033
【図３２】
2012004473.tif 000034
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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