(57)【要約】【課題】オーバーシュート／アンダーシュートを低減することで、デバイスサイズの拡大を抑えるとともに、エラーアンプの効率を改善し高効率な変調電源回路を提供すること。【解決手段】変調電源回路１００は、入力されるエンベロープ信号と閾値テーブル１６０の閾値とを比較器１５０で比較して、スイッチ部１２０の各スイッチ１２１〜１２３を切替える切替信号を生成する制御部１４０と、スイッチ部１２０に入力される切替信号を監視し、スイッチ部１２０の各スイッチ１２１〜１２３が同時にオン／オフしないようにタイミングをずらす遅延を切替信号に挿入する遅延挿入部２００とを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数のＤＣ電圧を出力する多出力ＤＣ電源部と、
前記多出力ＤＣ電源部から供給された複数のＤＣ電圧を切替える複数段のスイッチを有するスイッチ部と、
入力されるエンベロープ信号と閾値とを比較して、前記スイッチ部の各スイッチを切替える切替信号を生成する制御部と、
前記スイッチ部の出力波形から不要成分を排除するローパスフィルタ部と、
前記ローパスフィルタ部の出力電圧に、電圧誤差分を加算する線形なエラーアンプと、
前記スイッチ部に入力される前記切替信号を監視し、前記スイッチ部の各スイッチが同時にオン／オフしないようにタイミングをずらす遅延を前記切替信号に挿入する遅延挿入部と、
を備える変調電源回路。
【請求項２】
前記遅延挿入部は、
前記スイッチ部の各スイッチへの切替信号の変化を検出し、所定条件に基づいて制御信号を出力する変化検出部と、
前記切替信号に遅延挿入を行う遅延部と、
前記遅延部をバイパスするバイパス経路と、
前記変化検出部から送出された制御信号に従って、前記遅延部につながる経路と前記バイパス経路を切り替える経路切替部と、を備える請求項１記載の変調電源回路。
【請求項３】
前記遅延部は、
前記スイッチ部の各スイッチへの切替信号に第１の遅延を挿入する第１の遅延部と、
前記経路切替部により切り替えられ、前記第１の遅延が挿入された前記切替信号に第２の遅延を挿入する第２の遅延部と、を備える請求項２記載の変調電源回路。
【請求項４】
前記変化検出部は、
前記スイッチ部の各スイッチへの切替信号の変化を検出し、変化がない場合は、該当スイッチへの切替信号に遅延挿入しない、請求項２記載の変調電源回路。
【請求項５】
前記変化検出部は、
前記スイッチ部の各スイッチへの切替信号の変化を検出し、変化がある場合は、該当スイッチの上段又は下段のスイッチの切替信号について同じ変化があるか否かを検出し、同じ変化がある場合は、該当スイッチへの切替信号に遅延挿入する、請求項２記載の変調電源回路。
【請求項６】
前記変化検出部は、
前記スイッチ部の各スイッチへの切替信号の変化を検出し、電圧上昇変化がある場合は、該当スイッチの電圧が低いスイッチの切替信号について電圧上昇変化があるか否かを検出し、電圧上昇変化がある場合は、該当スイッチへの切替信号に遅延挿入する、請求項２記載の変調電源回路。
【請求項７】
前記変化検出部は、
前記スイッチ部の各スイッチへの切替信号の変化を検出し、電圧下降変化がある場合は、該当スイッチの電圧が高いスイッチの切替信号について電圧低下変化があるか否かを検出し、電圧下降変化がある場合は、該当スイッチへの切替信号に遅延挿入する、請求項２記載の変調電源回路。
【請求項８】
前記第１の遅延部の遅延は、単位遅延である、請求項３記載の変調電源回路。
【請求項９】
前記第２の遅延部の遅延時間は、前記エンベロープ信号と閾値とを比較する比較器のクロックの周期よりも小さい、請求項３記載の変調電源回路。
【請求項１０】
前記第２の遅延部の遅延時間を制御する遅延制御部を備える請求項３記載の変調電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源変調方式を用いた電力増幅器の変調電源回路に係り、詳細には、ＥＴ（Envelope Tracking）方式もしくはＥＥ＆Ｒ（Envelope Elimination and Restoration）方式の電源部を構成する変調電源回路に関する。
【背景技術】
【０００２】
ＥＴもしくはＥＥ＆Ｒは、今後の高効率増幅器技術として注目されている。ＥＴもしくはＥＥ＆Ｒ方式の電源部を構成する変調電源回路には、高効率化と広帯域化の両立が求められている。
【０００３】
特許文献１には、高効率で非線形な多出力電源部と低効率で線形なエラーアンプ部を有する変調電源が開示されている。特許文献１記載の変調電源は、複数の高効率な電源をスイッチで切り替え、電圧誤差分のみを低効率ではあるものの線形であるエラーアンプで加算することで高効率を維持する。多出力電源部で使用する判定用の閾値電圧を制御することで、低効率なエラーアンプ部の使用機会を減らし、高効率な変調電源を実現している。
【０００４】
図１は、多出力ＤＣ／ＤＣとスイッチ切替とエラーアンプとを使用する変調電源の構成を示す回路図である。
【０００５】
図１に示すように、変調電源回路１０は、多出力ＤＣ電源部１１、スイッチ部１２、エンベロープアナログ信号入力部１３、制御部１４、比較器１５、閾値テーブル１６、ローパスフィルタ（ＬＰＦ）部１７、エンベロープ出力部１８、及びエラーアンプ１９を備える。
【０００６】
以上の構成において、変調電源回路１０は、多出力ＤＣ電源部１１を用いて複数の電圧を生成する。その後段にスイッチ部１２とＬＰＦ部１７を接続する。制御部１４は、入力されるエンベロープアナログ信号に応じてスイッチ部１２を制御する。具体的には、制御部１４は、比較器１５及び閾値テーブル１６を有し、入力されるエンベロープアナログ信号と閾値テーブル１６の閾値とを比較器１５で比較して、スイッチ部１２を切替える切替信号を生成し、この切替信号によりスイッチ部１２の各スイッチ１２−１〜１２−３を切替制御する。
【０００７】
ＬＰＦ部１７は、スイッチ部１２の出力（ａ点）から不要成分を排除することで、不要成分の少ない出力電圧を得ている。スイッチ部１２の各スイッチ１２−１〜１２−３の切り替え頻度が多い程、スイッチングロスが発生するので、スイッチの切り替えは極力少なくしたい。そのために、例えば後述する図７（ａ）に示すように、制御（出力）電圧の最大電圧Ｖmaxを出力する際にも、Ｖmaxと接続された最上段のスイッチ１２−１以外のスイッチを切らないようにしている。すなわち、Ｖmaxを出すときは全てのスイッチが入りになっている。また、Ｖmaxを出力する以外の経路には直列にダイオードＤ１〜Ｄ３を挿入して、Ｖmaxを出力する以外の電源に逆電圧がかからないようにしている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−５１４４７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、このような従来の変調電源回路にあっては、スイッチングデバイスには応答限界があるため、高速制御した場合に複数のスイッチが同時にオン／オフし、大きなオーバーシュート／アンダーシュートが発生してしまう。
【００１０】
図２は、従来の変調電源回路の立ち上がり時のスイッチ部出力時間軸波形を示す図、図３は、その立ち下がり時のスイッチ部出力時間軸波形を示す図である。
である。
【００１１】
上記オーバーシュート／アンダーシュートを補正しない場合には、出力に大きな歪成分が発生してしまう。このオーバーシュート／アンダーシュートを補正する場合には、低効率ではあるが線形であるエラーアンプが必要となる。オーバーシュート／アンダーシュートが大きいほど、エラーアンプには大きなダイナミックレンジが要求され、エラーアンプのデバイスサイズを大きくする必要が出てくるだけでなく、変調電源としての効率が劣化してしまう。デバイスサイズの大きいエラーアンプは、価格が高い。
【００１２】
このように、スイッチングデバイスには応答限界があり、高速制御した場合に複数のスイッチが同時にオン／オフし、大きなオーバーシュート／アンダーシュートが発生する。それを補正する低効率で線形なエラーアンプには大きなダイナミックレンジが要求され、効率の悪い運用になる。
【００１３】
本発明の目的は、複数のスイッチが同時にオン／オフすることにより倍増してしまうオーバーシュート／アンダーシュートを低減することで、デバイスサイズの拡大を抑えるとともに、エラーアンプの効率を改善し高効率な変調電源回路を提供することである。
【課題を解決するための手段】
【００１４】
本発明の変調電源回路は、複数のＤＣ電圧を出力する多出力ＤＣ電源部と、前記多出力ＤＣ電源部から供給された複数のＤＣ電圧を切替える複数段のスイッチを有するスイッチ部と、入力されるエンベロープ信号と閾値とを比較して、前記スイッチ部の各スイッチを切替える切替信号を生成する制御部と、前記スイッチ部の出力波形から不要成分を排除するローパスフィルタ部と、前記ローパスフィルタ部の出力電圧に、電圧誤差分を加算する線形なエラーアンプと、前記スイッチ部に入力される前記切替信号を監視し、前記スイッチ部の各スイッチが同時にオン／オフしないようにタイミングをずらす遅延を前記切替信号に挿入する遅延挿入部と、を備える構成を採る。
【発明の効果】
【００１５】
本発明によれば、入力される切替信号を監視し、複数のスイッチが同時にオン／オフすることが発生しないよう切替信号に遅延を挿入することにより、複数のスイッチが同時にオン／オフすることにより倍増してしまうオーバーシュート／アンダーシュートを低減することができる。その結果、デバイスサイズ及び価格の拡大を抑えることができ、エラーアンプの効率を改善して、高効率な変調電源回路を実現することができる。
【図面の簡単な説明】
【００１６】
【図１】従来の変調電源の構成を示す回路図
【図２】従来の変調電源回路の立ち上がり時のスイッチ部出力時間軸波形を示す図
【図３】従来の変調電源回路の立ち下がり時のスイッチ部出力時間軸波形を示す図
【図４】本発明の実施の形態１に係る変調電源回路の構成を示す回路図
【図５】上記実施の形態１に係る変調電源回路の遅延挿入部の構成を示す回路図
【図６】上記実施の形態１に係る変調電源回路の遅延挿入部の遅延挿入を示すフロー図
【図７】上記発明の実施の形態１に係る変調電源回路の制御信号の制御（出力）電圧を示す図
【図８】上記発明の実施の形態１に係る変調電源回路の理想的な回路における制御（出力）電圧を示す図
【図９】上記発明の実施の形態１に係る変調電源回路の立ち上がり時のスイッチ部出力時間軸波形を示す図
【図１０】上記実施の形態１に係る変調電源回路の立ち下がり時のスイッチ部出力時間軸波形を示す図
【図１１】本発明の実施の形態２に係る変調電源回路の遅延挿入部の構成を示す回路図
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１８】
（実施の形態１）
図４は、本発明の実施の形態１に係る変調電源回路の構成を示す回路図である。本実施の形態は、ＥＴもしくはＥＥ＆Ｒ方式の電源部に用いられる高効率及び広帯域変調電源回路に適用可能である。
【００１９】
図４に示すように、変調電源回路１００は、多出力ＤＣ電源部１１０、スイッチ部１２０、エンベロープアナログ信号入力部１３０、制御部１４０、比較器１５０、閾値テーブル１６０、ローパスフィルタ（ＬＰＦ）部１７０、エンベロープ出力部１８０、及びエラーアンプ１９０、及び遅延挿入部２００を備える。
【００２０】
多出力ＤＣ電源部１１０は、複数のＤＣ電圧を出力する高効率で非線形な多値ＤＣ電圧源である。
【００２１】
スイッチ部１２０は、多出力ＤＣ電源部１１０からの複数のＤＣ電圧を高速に切り替える。
【００２２】
制御部１４０は、比較器１５０及び閾値テーブル１６０を有し、エンベロープアナログ信号入力部１３０に入力されるエンベロープ信号と閾値テーブル１６０の閾値とを比較器１５０で比較して、スイッチ部１２０の各スイッチ１２１〜１２３を切替える切替信号を生成する。
【００２３】
ＬＰＦ部１７０は、スイッチ部１２０の出力波形（ａ点）から、スイッチ部１２０の切替動作より発生する不要成分（高周波ノイズ）を排除し、不要成分の少ない出力電圧をエンベロープ出力部１８０に出力する。
【００２４】
エラーアンプ１９０は、低効率で線形なエラーアンプ部であり、電圧誤差分のみを加算して波形純度を高める。
【００２５】
遅延挿入部２００は、比較器１５０の後段に挿入され、比較器１５０の出力は遅延挿入部２００を介してスイッチ部１２０に入力される。
【００２６】
遅延挿入部２００は、スイッチ部１２０の各スイッチ１２１〜１２３が同時にオン／オフすることが発生しないように切替信号に遅延を挿入する。詳細には、遅延挿入部２００は、スイッチ部１２０に入力される切替信号を監視し、スイッチ部１２０の各スイッチ１２１〜１２３が同時にオン／オフしないようにタイミングをずらす遅延を切替信号に挿入する。
【００２７】
図５は、遅延挿入部２００の構成の一例を示す回路図である。
【００２８】
図５に示すように、遅延挿入部２００は、変化検出部２１０（２１１〜２１３）と、第１の遅延部２２０（２２１〜２２３）と、経路切替部２３０（２３１〜２３３）と、第２の遅延部２４０（２４１〜２４３）と、を備える。
【００２９】
変化検出部２１０（２１１〜２１３）は、スイッチ部１２０の各スイッチ１２１〜１２３への切替信号の変化を検出し、所定条件に基づいて制御信号を出力する。具体的には、変化検出部２１０は、以下の変化検出及び遅延挿入動作を行う。
【００３０】
（１）変化検出部２１０は、スイッチ部１２０の各スイッチ１２１〜１２３への切替信号の変化を検出し、変化がない場合は、該当スイッチへの切替信号に遅延挿入しない。
【００３１】
（２）変化検出部２１０は、スイッチ部１２０の各スイッチ１２１〜１２３への切替信号の変化を検出し、変化がある場合は、該当スイッチの上段又は下段のスイッチの切替信号について同じ変化があるか否かを検出し、同じ変化がある場合は、該当スイッチへの切替信号に遅延挿入する。
【００３２】
（２−１）変化検出部２１０は、スイッチ部１２０の各スイッチ１２１〜１２３への切替信号の変化を検出し、電圧上昇変化がある場合は、該当スイッチよりも電圧が低いスイッチの切替信号について電圧上昇変化があるか否かを検出し、電圧上昇変化がある場合は、該当スイッチへの切替信号に遅延挿入する。
【００３３】
（２−２）変化検出部２１０は、スイッチ部１２０の各スイッチ１２１〜１２３への切替信号の変化を検出し、電圧下降変化がある場合は、該当スイッチよりも電圧が高いスイッチの切替信号について電圧下降変化があるか否かを検出し、電圧下降変化がある場合は、該当スイッチへの切替信号に遅延挿入する。
【００３４】
第１の遅延部２２０（２２１〜２２３）は、スイッチ部１２０の各スイッチ１２１〜１２３への切替信号に第１の遅延を挿入する。第１の遅延は、例えば単位遅延である。
【００３５】
経路切替部２３０（２３１〜２３３）は、変化検出部２１０からの制御信号に従って、第２の遅延部２４０につながる経路とバイパス経路を切り替える。
【００３６】
第２の遅延部２４０（２４１〜２４３）は、経路切替部２３０により切り替えられ、第１の遅延が挿入された切替信号に第２の遅延を挿入する。第２の遅延部２４０の遅延時間は、比較器１５０のクロックの周期よりも小さいことが好ましい。
【００３７】
以下、上述のように構成された変調電源回路１００の動作について説明する。
【００３８】
エンベロープアナログ信号入力部１３０から入力された連続的なエンベロープ信号は、閾値テーブル１６０よりも大きいか小さいかを比較器１５０によって判別され、そのデジタル出力が遅延挿入部２００に入力される。
【００３９】
図６は、遅延挿入部２００の遅延挿入を示すフローチャートである。
【００４０】
遅延挿入部２００では、変化検出部２１０と第１の遅延部２２０に比較器１５０の出力信号が入力される。
【００４１】
ステップＳ１では、変化検出部２１０は、「０（スイッチオフ）→１（スイッチオン）」、「１（スイッチオン）→０（スイッチオフ）」の変化を検出し、変化検出部２１０は経路切替部２３０に制御信号を送出する。第１の遅延部２２０出力に接続された経路切替部２３０は、自己のビットに変化が無い（０→０、１→１）場合には（ステップＳ１のＮＯ）、経路切替部２３０の出力がスイッチ部１２０へ直接つながる経路を選択し、遅延挿入を行わない（ステップＳ２）。
【００４２】
自己のビットに変化がある場合は（ステップＳ１のＹＥＳ）、ステップＳ３で、変化検出部２１０は、そのビット変化が「０→１」か「１→０」かを判別する。
【００４３】
「０→１」（電圧が上昇する）変化の場合には（ステップＳ３のＹＥＳ）、ステップＳ４で、変化検出部２１０は、ｎ個以下（電圧が低い）のビットでも同じ変化「０→１」があるか否かを検出する。ｎ個以下（電圧が低い）のビットでも同じ変化「０→１」がある場合は、ステップＳ６に移行し、ｎ個以下（電圧が低い）のビットでも同じ変化「０→１」がない場合は、ステップＳ２に移行する。
【００４４】
一方、上記ステップＳ３において、「１→０」（電圧が低下する）変化の場合には（ステップＳ３のＮＯ）、ステップＳ５で、変化検出部２１０は、ｎ個より上（電圧が高い）のビットでも同じ変化「１→０」があるか否かを検出する。ｎ個より上（電圧が高い）のビットでも同じ変化「１→０」がある場合は、ステップＳ６に移行し、ｎ個より上（電圧が高い）のビットでも同じ変化「１→０」がない場合は、ステップＳ２に移行する。
【００４５】
これにより、同じ変化があった場合のみ、ステップＳ６で、経路切替部２３０は、経路切替部２３０の出力が第２の遅延部２４０につながる経路を選択し、第２の遅延部２４０はｎ個の単位遅延を自己の経路に挿入する。
【００４６】
例えば、ｎ個下（電圧が低い）の経路でも「０→１」変化がある場合には、自己の経路にはｎ個の単位遅延を挿入する。同様に、「１→０」変化の場合には、ｎ個上（電圧が高い）のビットでも「１→０」変化があるか否かを検出し、同じ変化があった場合のみ、経路切替部２３０は経路切替部２３０の出力が第２の遅延部２４０につながる経路を選択し、第２の遅延部２４０はｎ個の単位遅延を自己の経路に挿入する。
【００４７】
ここで、第２の遅延部２４０の遅延時間を、比較器１５０のクロックの周期よりも小さくしておくことで、スイッチ部１２０の出力電圧波形の立ち上がり／立下りにおいて、スイッチ部１２０の各スイッチ１２１〜１２３の同時オン／オフを避けることが可能となる。
【００４８】
図７は、制御信号の制御（出力）電圧を示す図であり、図７（ａ）は従来の制御（出力）電圧を、図７（ｂ）は本実施の形態の制御（出力）電圧を示す。
【００４９】
遅延挿入部２００は、変化検出部２１０が切り替え信号入力を監視して変化検出し、条件に応じて遅延を挿入する。具体的には、遅延挿入部２００は、変化検出部２１０が切り替え信号入力を監視して変化検出し、同じ変化があった場合のみ、経路切替部２３０が、経路切替部２３０の出力が第２の遅延部２４０につながる経路を選択する。第２の遅延部２４０は、ｎ個の単位遅延を自己の経路に挿入する。スイッチ部１２０に入力される切替信号に遅延が挿入されることで、スイッチ部１２０の各スイッチ１２１〜１２３が同時にオン／オフすることが発生しないようになる。
【００５０】
図８は、理想的な回路における制御（出力）電圧を示す図である。図８に示すように、理想的な回路においては制御電圧とスイッチ部１２０出力電圧とはほぼ一致する。しかし、スイッチングデバイスには応答限界があるため、高速制御した場合に複数のスイッチが同時にオン／オフし、オーバーシュート／アンダーシュートが発生する。本実施の形態にあっても、高速制御した場合にオーバーシュート／アンダーシュートを完全になくすことは困難であるものの、大きく改善することができる。
【００５１】
図９は、変調電源回路１００の立ち上がり時のスイッチ部出力時間軸波形を示す図、図１０は、その立ち下がり時のスイッチ部出力時間軸波形を示す図である。
【００５２】
図９及び図１０の本実施の形態のスイッチング波形と前記図２及び図３の従来の出力波形と比較して分かるように、本実施の形態では、オーバーシュート／アンダーシュートが改善されている。
【００５３】
以上詳細に説明したように、本実施の形態によれば、変調電源回路１００は、入力されるエンベロープ信号と閾値テーブル１６０の閾値とを比較器１５０で比較して、スイッチ部１２０の各スイッチ１２１〜１２３を切替える切替信号を生成する制御部１４０と、スイッチ部１２０に入力される切替信号を監視し、スイッチ部１２０の各スイッチ１２１〜１２３が同時にオン／オフしないようにタイミングをずらす遅延を切替信号に挿入する遅延挿入部２００とを備える。すなわち、遅延挿入部２００は、切替信号を監視し、条件に応じて遅延を挿入する。特に、遅延挿入部２００は、遅延時間を各段ごとに制御する機能を有する。
【００５４】
以上の構成により、複数のスイッチが同時にオン／オフすることにより倍増してしまうオーバーシュート／アンダーシュートを低減することができる。遅延を与えることで、スイッチング波形に大きなオーバーシュート／アンダーシュートが発生しないようにする。大きなオーバーシュート／アンダーシュートは期待出力電圧との誤差（エラー）であるため、これらの低減により、エラーアンプ１９０に要求されるダイナミックレンジは低減される。線形アンプであるエラーアンプ１９０は、非線形アンプと比較して、ダイナミックレンジを大きくしたときの効率劣化が激しいため、ダイナミックレンジの低減は効率の大幅な改善につながる。
【００５５】
これにより、デバイスサイズ及び価格の拡大を抑えるとともに、エラーアンプ１９０の最大出力が削減され、効率改善を図ることができる。エラーアンプ１９０の効率改善は、変調電源回路１００全体のデバイスの信頼性を確保につながり、高効率な変調電源を得ることができる。
【００５６】
（実施の形態２）
図１１は、本発明の実施の形態２に係る変調電源回路の遅延挿入部３００の構成の一例を示す回路図である。本実施の形態の説明に当たり、図５と同一構成部分には同一番号を付して重複箇所の説明を省略する。
【００５７】
遅延挿入部３００は、図４の変調電源回路１００の遅延挿入部２００に代えて用いられる。本発明の実施の形態２に係る変調電源回路の基本的な構成及び動作は、実施の形態１と同様である。
【００５８】
図１１に示すように、遅延挿入部３００は、遅延挿入部２００と、遅延制御部３１０と、を備える。
【００５９】
遅延制御部３１０は、第２の遅延部２４０（２４１〜２４３）の遅延時間を個別に制御する。遅延制御部３１０は、テーブル、又は多項式を用いて第２の遅延部２４０（２４１〜２４３）の遅延時間を制御する制御信号を生成する。
【００６０】
例えば、遅延制御部３１０は、２つのスイッチが同時に立ち上がろうとした際には、１つのスイッチによるリンギングの立ち上がりと、もう一つのスイッチのリンギングによる立下りとが重なる、すなわち打ち消しあうような遅延制御を行う。
【００６１】
このように、本実施の形態に係る変調電源回路の遅延挿入部３００は、第２の遅延部２４０の遅延時間を制御する遅延制御部３１０を備えることで、並列接続された各経路ごとに第２の遅延部２４０の遅延時間を制御することができる。これにより、各経路で発生するオーバーシュート／アンダーシュートを打ち消しあうことで、複数のスイッチが同時にオン／オフすることにより倍増してしまうオーバーシュート／アンダーシュートを、より一層低減することができる。したがって、実施の形態１の効果、すなわちデバイスサイズ及び価格の拡大を抑え、エラーアンプ１９０の効率を改善し高効率とする効果の実効を図ることができる。
【００６２】
以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。
【００６３】
例えば、各ブロックの論理は任意で構わないし、ある経路にだけ第２の遅延部２４０の遅延時間を挿入してもよい。
【００６４】
また、上記各実施の形態では、ｎ個の単位遅延を自身の経路に挿入するとしたが、これがある数式から導かれる数ｍ個であっても構わない。変化検出部２１０では、立ち上がりのみ検出、もしくは立下りのみ検出ということも当然可能であり、立ち上がり時のみ、もしくは立下りのみに遅延を挿入するということも可能である。
【００６５】
また、上記各実施の形態では、変調電源回路という名称を用いたが、これは説明の便宜上であり、変調電源、電力増幅器等であってもよい。
【００６６】
さらに、上記変調電源回路を構成する各回路部、例えばスイッチの種類・段数、閾値テーブルの種類などは前述した実施の形態に限られない。当然のことながら、本変調電源回路に、各種補償用の回路を付加してもよい。
【産業上の利用可能性】
【００６７】
本発明に係る変調電源回路は、複数のスイッチが同時にオン／オフすることにより倍増してしまうオーバーシュート／アンダーシュートを低減することで、デバイスサイズ（価格）の拡大を抑えるとともに、エラーアンプの効率を改善し高効率を可能とする変調電源回路として有用である。
【符号の説明】
【００６８】
１００  変調電源回路
１１０  多出力ＤＣ電源部
１２０  スイッチ部
１３０  エンベロープアナログ信号入力部
１４０  制御部
１５０  比較器
１６０  閾値テーブル
１７０  ローパスフィルタ（ＬＰＦ）部
１８０  エンベロープ出力部
１９０  エラーアンプ
２００，３００  遅延挿入部
２１０，２１１〜２１３  変化検出部
２２０，２２１〜２２３  第１の遅延部
２３０，２３１〜２３３  経路切替部
２４０，２４１〜２４３  第２の遅延部
３１０  遅延制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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