(57)【要約】【課題】更なる省面積化を実現することができるＤ／Ａコンバータを提供すること。【解決手段】本発明の一態様であるＤ／Ａコンバータ１００は、選択回路２１、アナログレベルシフト回路４１、下位Ｄ／Ａコンバータ６を有する。選択回路２１は、低電圧側電源ＶＳＬから低電圧側電源電圧ＶＬの供給を受け、入力される上位ビットＤ［５：３］に応じて２３段階に変化する電圧Ｖａ及びＶｂを出力する。アナログレベルシフト回路４１は、電圧Ｖａ及びＶｂを所定値だけレベルシフトさせた電圧Ｖａｈ及びＶｂｈを生成する。下位Ｄ／Ａコンバータ６は、高電圧側電源ＶＳＨから高電圧側電源電圧ＶＨの供給を受け、高電圧下位ビットＤ［２：０］に応じて、電圧Ｖａｈ及びＶｂｈの間の電圧を２３段階に変化させることにより、２６段階に変化する出力電圧Ｖｏｕｔを出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
低電圧側電源から低電圧側電源電圧の供給を受け、入力されるｍ（ｍは２以上の整数）ビットのデジタルデータに応じて２ｍ段階に変化する電圧を出力する選択回路と、
前記選択回路から出力される電圧を所定値だけレベルシフトさせた電圧を生成するレベルシフト回路と、
高電圧側電源から高電圧側電源電圧の供給を受け、入力されるｎ（ｎは２以上の整数）ビットのデジタルデータに応じて、前記レベルシフト回路で生成された電圧を２ｎ段階に変化させることにより、２（ｍ＋ｎ）段階に変化する出力電圧を出力するｎビットＤ／Ａコンバータと、を備える、
Ｄ／Ａコンバータ。
【請求項２】
前記選択回路は、
前記低電圧側電源電圧レベルで動作する、複数の低電圧トランジスタと、
前記ｍビットのデジタルデータをデコードし、デコード結果に応じて前記複数の低電圧トランジスタから選択したものをオンにすることにより、前記レベルシフト回路へ前記電圧を出力させる第１のデコーダと、を備えることを特徴とする、
請求項１に記載のＤ／Ａコンバータ。
【請求項３】
前記ｎビットＤ／Ａコンバータは、
前記レベルシフト回路で生成された前記電圧を２ｎ段階に分圧した分圧電圧を生成する第１の分圧回路と、
２ｎ段階に分圧された前記分圧電圧のそれぞれが供給され、前記低電圧側電源電圧レベルで動作する前記低電圧トランジスタよりも高耐圧の複数の高電圧トランジスタと、
前記ｎビットのデジタルデータをデコードし、デコード結果に応じて前記複数の高電圧トランジスタから選択したもののみをオンにすることにより、２ｎ段階に分圧された前記分圧電圧のいずれかを前記出力電圧として出力させる第２のデコーダと、を備えることを特徴とする、
請求項２に記載のＤ／Ａコンバータ。
【請求項４】
前記第２のデコーダは、
前記ｎビットのデジタルデータのデコード値が大きくなるに従って、より高電圧の前記分圧電圧が供給される前記高電圧トランジスタをオンにすることを特徴とする、
請求項３に記載のＤ／Ａコンバータ。
【請求項５】
（ｍ＋ｎ）ビットの入力デジタルデータを、ｍビットの上位ビット及びｎビットの下位ビットに分割するビット分割部を更に備え、
前記ｍビットのデジタルデータは、前記上位ビットであり、前記ｎビットのデジタルデータは、前記下位ビットであることを特徴とする、
請求項４に記載のＤ／Ａコンバータ。
【請求項６】
前記選択回路は、複数の電圧から選択した第１の電圧及び前記第１の電圧よりも１段階高い電圧である第２の電圧を出力し、
前記レベルシフト回路は、前記第１の電圧を第１の値だけレベルシフトさせた電圧を第３の電圧として出力し、前記第２の電圧を前記第１の値だけレベルシフトさせた電圧を第４の電圧として出力し、
前記第１の分圧回路は、前記第３の電圧と前記第４の電圧との間の電圧を２ｎ段階に分圧することを特徴とする、
請求項３乃至５のいずれか一項に記載のＤ／Ａコンバータ。
【請求項７】
前記選択回路は、
大きさが段階的に異なる（２ｍ＋１）本の電圧のうちの低電圧側の２ｍ本の電圧がそれぞれの一端に供給され、他端が前記第１の電圧の出力ノードと接続される、２ｍ個の第１の低電圧トランジスタと、
前記（２ｍ＋１）本の電圧のうちの高電圧側の２ｍ本の電圧がそれぞれの一端に供給され、他端が前記第２の電圧の出力ノードと接続される、２ｍ個の第２の低電圧トランジスタと、を備え、
前記第１のデコーダは、前記２ｍ個の前記第１の低電圧トランジスタのいずれかをオンにすることにより前記第１の電圧を決定し、前記２ｍ個の前記第２の低電圧トランジスタのいずれかをオンにすることにより前記第２の電圧を決定することを特徴とする、
請求項６に記載のＤ／Ａコンバータ。
【請求項８】
前記ビット分割部は、
前記第１の電圧が前記第２の電圧よりも小さい場合には、前記ｎビットのデジタルデータを前記ｎビットＤ／Ａコンバータへそのまま出力し、
前記第１の電圧が前記第２の電圧よりも大きい場合には、前記ｎビットのデジタルデータを前記ｎビットＤ／Ａコンバータへ反転して出力することを特徴とする、
請求項６に記載のＤ／Ａコンバータ。
【請求項９】
前記選択回路は、
電圧値が段階的に大きくなる（２ｍ＋１）本の電圧のうち、低電圧側から数えて奇数番目の電圧がそれぞれの一端に供給され、他端が前記第１の電圧の出力ノードと接続される、（２（ｍ−１）＋１）個の第１の低電圧トランジスタと、
前記（２ｍ＋１）本の電圧のうち、高電圧側から数えて偶数番目の電圧がそれぞれの一端に供給され、他端が前記第２の電圧の出力ノードと接続される、２（ｍ−１）個の第２の低電圧トランジスタと、を備え、
前記第１のデコーダは、前記（２（ｍ−１）＋１）個の前記第１の低電圧トランジスタのいずれかをオンにすることにより前記第１の電圧を決定し、前記２（ｍ−１）個の前記第２の低電圧トランジスタのいずれかをオンにすることにより前記第２の電圧を決定することを特徴とする、
請求項８に記載のＤ／Ａコンバータ。
【請求項１０】
前記ビット分割部は、
前記上位ビットのデコード値が奇数である場合には、前記ｎビットのデジタルデータを前記ｎビットＤ／Ａコンバータへそのまま出力し、
前記上位ビットのデコード値が偶数である場合には、前記ｎビットのデジタルデータを前記ｎビットＤ／Ａコンバータへ反転して出力することを特徴とする、
請求項９に記載のＤ／Ａコンバータ。
【請求項１１】
前記ビット分割部は、
前記第１の電圧が前記第２の電圧よりも小さい場合には、前記ｎビットのデジタルデータを前記ｎビットＤ／Ａコンバータへそのまま出力し、
前記第１の電圧が前記第２の電圧よりも大きい場合には、前記ｎビットのデジタルデータを前記ｎビットＤ／Ａコンバータへ反転して出力することを特徴とする、
請求項５に記載のＤ／Ａコンバータ。
【請求項１２】
前記選択回路は、複数の電圧から選択した電圧を第１の電圧として出力し、前記第１の電圧よりも１段階高い電圧である第２の電圧を出力し、前記第１の電圧又は前記第２の電圧と等しい第３の電圧を出力し、
前記レベルシフト回路は、前記第１の電圧及び前記第３の電圧の中間電圧を第１の値だけレベルシフトさせて第４の電圧を生成し、前記第２の電圧及び前記第３の電圧の中間電圧を第１の値だけレベルシフトさせて第５の電圧を生成し、
前記第１の分圧回路は、前記第４の電圧と前記第５の電圧との間の電圧を２ｎ段階に分圧することを特徴とする、
請求項１１に記載のＤ／Ａコンバータ。
【請求項１３】
前記選択回路は、
電圧値が段階的に大きくなる（２（ｍ−１）＋１）本の電圧のうち、低電圧側から数えて奇数番目の電圧がそれぞれの一端に供給され、他端が前記第１の電圧の出力ノードと接続される、（２（ｍ−２）＋１）個の第１の低電圧トランジスタと、
前記（２（ｍ−１）＋１）本の電圧のうち、高電圧側から数えて偶数番目の電圧がそれぞれの一端に供給され、他端が前記第２の電圧の出力ノードと接続される、２（ｍ−２）個の第２の低電圧トランジスタと、
前記第１の電圧の前記出力ノードと第３の電圧の出力ノードとの間に接続される第３の低電圧トランジスタと、
前記第２の電圧の前記出力ノードと前記第３の電圧の出力ノードとの間に接続される第４の低電圧トランジスタと、を備え、
前記第１のデコーダは、
前記第１の電圧の出力ノードと接続される前記（２（ｍ−１）＋１）個の前記第１の低電圧トランジスタのいずれかをオンにすることにより前記第１の電圧を決定し、
前記第２の電圧の出力ノードと接続される前記２（ｍ−１）個の前記第２の低電圧トランジスタのいずれかをオンにすることにより前記第２の電圧を決定し、
前記第３の低電圧トランジスタ及び前記第４の低電圧トランジスタを相補的にオンにすることにより、前記第１の電圧又は前記第２の電圧を前記第３の電圧として出力することを特徴とする、
請求項１２に記載のＤ／Ａコンバータ。
【請求項１４】
前記ビット分割部は、
前記上位ビットの下位から２番目のビットが１である場合には、前記ｎビットのデジタルデータを前記ｎビットＤ／Ａコンバータへそのまま出力し、
前記上位ビットの下位から２番目のビットが０である場合には、前記ｎビットのデジタルデータを前記ｎビットＤ／Ａコンバータへ反転して出力し、
前記上位ビットの下位から１番目及び２番目のビットの値が等しい場合には、前記第３の低電圧トランジスタをオンにし、
前記上位ビットの下位から１番目及び２番目のビットの値が異なる場合には、前記第４の低電圧トランジスタをオンにすることを特徴とする、
請求項１３に記載のＤ／Ａコンバータ。
【請求項１５】
前記選択回路は、複数の電圧から選択した電圧を第１の電圧として出力し、
前記レベルシフト回路は、前記第１の電圧を第１の値だけレベルシフトさせて第２の電圧を生成し、前記第１の電圧を前記第１の値とは異なる第２の値だけレベルシフトさせて第３の電圧を生成し、
前記第１の分圧回路は、前記第２の電圧と前記第３の電圧との間の電圧を２ｎ段階に分圧することを特徴とする、
請求項３乃至５のいずれか一項に記載のＤ／Ａコンバータ。
【請求項１６】
前記第１の値は、前記第２の値よりも小さいことを特徴とする、
請求項１５に記載のＤ／Ａコンバータ。
【請求項１７】
前記選択回路は、
大きさが段階的に異なる２ｍ本の電圧がそれぞれの一端に供給され、他端が前記第３の電圧の出力ノードと接続される、２ｍ個の前記低電圧トランジスタを備え、
前記第１のデコーダは、前記２ｍ個の前記低電圧トランジスタのいずれかをオンにすることにより前記第１の電圧を決定することを特徴とする、
請求項１６に記載のＤ／Ａコンバータ。
【請求項１８】
前記ビット分割部と前記ｎビットＤ／Ａコンバータとの間に挿入され、前記ビット分割部からの前記ｎビットのデジタルデータを所定値だけレベルシフトし、レベルシフトした前記ｎビットのデジタルデータを前記ｎビットＤ／Ａコンバータへ出力するデジタルレベルシフト回路を更に備えることを特徴とする、
請求項５乃至１７のいずれか一項に記載のＤ／Ａコンバータ。
【請求項１９】
供給される基準電圧を基準として前記出力電圧を増幅する出力増幅回路を更に備えることを特徴とする、
請求項１乃至１８のいずれか一項に記載のＤ／Ａコンバータ。
【請求項２０】
前記出力増幅回路により増幅された２（ｍ＋ｎ）段階に変化する前記出力電圧の最小電圧は、グランド電圧と同じ電圧であることを特徴とする、
請求項１９に記載のＤ／Ａコンバータ。
【請求項２１】
前記低電圧側電源とグランドとの間に接続され、前記低電圧側電源から供給される前記低電圧側電源電圧を分圧した複数の電圧を前記選択回路に出力する第２の分圧回路を更に備えることを特徴とする、
請求項１乃至２１のいずれか一項に記載のＤ／Ａコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤ／Ａコンバータに関し、特にビット分割型のＤ／Ａコンバータに関する。
【背景技術】
【０００２】
近年、データの記録媒体として、ＣＤ（Compact Disc：コンパクトディスク）、ＣＤ−ＲＯＭ（Compact Disc-Read Only Memory）、ＣＤ−Ｒ（Compact Disc-Recordable）及びＣＤ−ＲＷ（Compact Disc-ReWritable）などの、いわゆる光ディスクが広く用いられている。光ディスクを用いたデータの記録又は再生は、光学式記録再生装置により行われる。光学式記録再生装置は、トラッキングサーボにより螺旋状のトラックを追従するとともに、フォーカスサーボにより対物レンズと光ディスクの記録面との間の距離を一定に保つ。これにより、光ディスクに正常にデータを記録し、又は光ディスクから正常にデータを再生することができる。
【０００３】
上述のサーボ処理は、光ディスクに照射したレーザビームの反射光の分布に基づいて生成されるエラー信号に基づいて行われる。具体的には、エラー信号に対して適切な内部デジタル演算をかけることにより、トラッキングサーボ信号及びフォーカスサーボ信号が生成される。トラッキングサーボ信号及びフォーカスサーボ信号は、Ｄ／Ａ（Digital to Analog）コンバータによりアナログ信号に変換される。変換された信号は、それぞれアクチュエータドライバを介して、光ピックアップに設けられたトラッキングアクチュエータ（トラッキングコイル）及びフォーカッシングアクチュエータ（フォーカッシングコイル）に入力される。これにより、トラッキングアクチュエータ（トラッキングコイル）及びフォーカッシングアクチュエータ（フォーカッシングコイル）が駆動される。
【０００４】
上述のサーボ処理は、光学式記録再生装置に搭載されるシステムＬＳＩなどの半導体装置により行われる。すなわち、光学式記録再生装置に搭載される半導体装置では、Ｄ／Ａコンバータは必要不可欠な電子回路である。そのため、昨今のＬＳＩのコスト低減要求に対応するために、Ｄ／Ａコンバータの省面積化技術の実現が求められている。
【０００５】
このような要求に対し、素子数削減により省面積化を図るＤ／Ａコンバータが提案されている（特許文献１）。図１５は、素子数削減により省面積化を図るＤ／Ａコンバータ６００の構成を示す回路図である。Ｄ／Ａコンバータ６００は、参照電圧発生回路６０１、スイッチ群６０２、論理回路６０３及び演算増幅回路６０５を有する。参照電圧発生回路６０１は、２Ｋ個の参照電圧（Ｖ（１）、Ｖ（２）、・・・、Ｖ（２Ｋ））を発生する。論理回路６０３は、２Ｋビットの入力デジタルデータ（Ｂ（２Ｋ），Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ２，Ｂ１）を入力し、論理演算値を出力する。スイッチ群６０２は、その論理演算値に基づき２Ｋ個の参照電圧から同一又は異なる参照電圧を２つ選択して端子Ｔ１、Ｔ２に出力する。演算増幅回路６０５は、端子Ｔ１の電圧Ｖ（Ｔ１）及び端子Ｔ２の電圧Ｖ（Ｔ２）を１対２の比率で内分（内挿）又は外分（外挿）する電圧を増幅出力する。
【０００６】
参照電圧発生回路６０１は、複数の抵抗からなる抵抗ストリングを有する。参照電圧発生回路６０１は、電圧ＶＡ及びＶＢの供給端子間に接続される抵抗ストリングにより、２Ｋ個の参照電圧を出力する。２Ｋ個の参照電圧は、抵抗ストリングの抵抗の接続点の各タップより取り出され出力される。
【０００７】
論理回路６０３は、第１論理回路６３１及び第２論理回路６３２で構成される。第１論理回路６３１は、最下位ビットＢ１から最上位ビットＢ（２Ｋ）まで序列化された２Ｋビットの入力デジタルデータのうち、奇数番目のビット信号（Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ１）の論理演算値を出力する。第２論理回路６３２は、偶数番目のビット信号（Ｂ（２Ｋ），・・・，Ｂ４，Ｂ２）の論理演算値を出力する。
【０００８】
選択回路をなすスイッチ群６０２は、第１スイッチ群６２１及び第２スイッチ群６２２で構成される。第１スイッチ群６２１は、２Ｋ個の参照電圧を出力する各電圧供給端子と端子Ｔ２との間に接続され、第１論理回路６３１の出力値に基づいて制御される。第２スイッチ群６２２は、２Ｋ個の参照電圧を出力する各電圧供給端子と端子Ｔ１との間に接続され、第２論理回路６３２の出力値に基づいて制御される。
【０００９】
演算増幅回路６０５は、スイッチＳＷ６１〜ＳＷ６３、容量Ｃ１１、Ｃ１２及び差動増幅器６５１を有する。スイッチＳＷ６１の一端は、端子Ｔ１と接続される。容量Ｃ１１はスイッチＳＷ６１の他端と基準電圧Ｖｒ６５との間に接続される。スイッチＳＷ６２の一端は、端子Ｔ２と接続される。容量Ｃ１２はスイッチＳＷ６２の他端と基準電圧Ｖｒ６５との間に接続される。スイッチＳＷ６３は、スイッチＳＷ６１の他端とスイッチＳＷ６２の他端との間に接続される。スイッチＳＷ６１、ＳＷ６３及び容量Ｃ１１の接続点は、差動増幅器６５１の非反転入力端子（＋）と接続されている。また、差動増幅器６５１は、出力端子が反転入力端子（−）に接続されたボルテージフォロワ構成となっている。差動増幅器６５１は、出力電圧Ｖｏｕｔを出力する。
【００１０】
Ｄ／Ａコンバータ６００は、２Ｋビットの入力デジタルデータ（Ｂ（２Ｋ），Ｂ（２Ｋ−１），・・・，Ｂ３，Ｂ２，Ｂ１）が入力されるとき、データ信号に応じて最大で４Ｋ個の電圧レベルを選択出力することが可能である。
【００１１】
Ｄ／Ａコンバータ６００では、端子Ｔ１、Ｔ２の電圧を１対２の比率で内分又は外分する電圧を増幅出力できる演算増幅回路６０５を用いることで、参照電圧発生回路６０１で生成する参照電圧数を、最小で２Ｋ個にすることができる。したがって、多ビット化に対しても、参照電圧数が非常に少ない。そのため、参照電圧を選択するスイッチ群６０２や論理回路６０３を構成する素子数の増加を抑制し、省面積なＤ／Ａコンバータを実現することができる。
【００１２】
その他、Ａ／Ｄ変換システムの半導体集積回路の小型化及び低消費電力化することができるＤ／Ａコンバータ（特許文献２）や、入力デジタルデータを上位ビットと下位ビットに分けてＤ／Ａ変換するＤ／Ａコンバータが提案されている（特許文献３）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００６−２７０８５８号公報
【特許文献２】特開２００９−６５７１８号公報
【特許文献３】特開２００８−８５７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかし、発明者は、上述のＤ／Ａコンバータについて、以下の様な問題点を見出した。昨今のＬＳＩのコスト低減要求に対応するためには、上述のＤ／Ａコンバータで実現される水準以上の省面積化が求められている。従って、省面積化効果は、上述のＤ／Ａコンバータは不十分であり、更なる省面積化技術の確立が必要である。以下に、その理由について説明する。
【００１５】
例えば光学式記録再生装置に搭載されるシステムＬＳＩのシステムロジックに印加される電圧は、１．０Ｖ〜１．５Ｖ程度である。よって、システムロジックを構成するトランジスタは、ゲート酸化膜が薄く、チャネル長が細い低耐圧トランジスタを使用することができる。これに対し、光ピックアップＬＳＩから出力されるサーボ駆動用のＤ／Ａ出力信号は、約３Ｖのレンジが必要である。そのため、光ピックアップ用Ｄ／Ａコンバータを構成するトランジスタは、３Ｖの印加電圧に対する耐圧確保が必要である。よって、光ピックアップ用Ｄ／Ａコンバータでは、ゲート酸化膜が厚く、チャネル長が太い高耐圧トランジスタを使用する必要がある。
【００１６】
上述のＤ／Ａコンバータでは、３．０Ｖの電源電圧を用いる構成であるので、Ｄ／Ａコンバータの回路全体で高耐圧トランジスタを用いた設計を行わなければならない。また、システムロジックからのデジタルデータ信号及び制御を３．０Ｖまでレベルシフトする必要があるため、システムロジックからのデジタルデータ信号及び制御の本数分のデジタルレベルシフト回路が必要である。更に、スイッチＳＷ６１及び６２の次段に容量Ｃ１１、Ｃ１２を用いた演算増幅回路６０５が存在すると、高速Ｄ／Ａ変換を行うためには、容量Ｃ１１、Ｃ１２の充放電を速くする必要がある。そのため、時定数の観点から、参照電圧発生回路６０１から増幅容量Ｃ１１及びＣ１２間の抵抗を下げる必要がある。その結果、スイッチ群６０２及びスイッチＳＷ６１〜６３を構成するトランジスタは、ＯＮ抵抗を下げるため、十分に大きいチャネル幅を有するトランジスタを用いなければならない。
【００１７】
つまり、上述のＤ／Ａコンバータでは、高耐圧トランジスタを用いなければないだけでなく、多数のデジタルレベルシフト回路を設け、スイッチに寸法の大きいトランジスタを用いなければならない。その結果、Ｄ／Ａコンバータの更なる省面積化を実現することはできない。
【課題を解決するための手段】
【００１８】
本発明の一態様であるＤ／Ａコンバータは、低電圧側電源から低電圧側電源電圧の供給を受け、入力されるｍ（ｍは２以上の整数）ビットのデジタルデータに応じて２ｍ段階に変化する電圧を出力する選択回路と、前記選択回路から出力される電圧を所定値だけレベルシフトさせた電圧を生成するレベルシフト回路と、高電圧側電源から高電圧側電源電圧の供給を受け、入力されるｎ（ｎは２以上の整数）ビットのデジタルデータに応じて、前記レベルシフト回路で生成された電圧を２ｎ段階に変化させることにより、２（ｍ＋ｎ）段階に変化する出力電圧を出力するｎビットＤ／Ａコンバータと、を備えるものである。本発明の一態様であるＤ／Ａコンバータでは、選択回路に低耐圧トランジスタを用いることができる。一般に低耐圧トランジスタは高耐圧トランジスタに比べて面積が小さい。よって、選択回路の省面積化が可能であり、これにより、Ｄ／Ａコンバータの省面積化が可能となる。
【発明の効果】
【００１９】
本発明によれば、更なる省面積化を実現することができるＤ／Ａコンバータを提供することができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１にかかるＤ／Ａコンバータ１００の構成を示す回路図である。
【図２】実施の形態１にかかる選択回路２１の構成を示す回路図である。
【図３】実施の形態１にかかる下位Ｄ／Ａコンバータ６の構成を示す回路図である。
【図４】実施の形態１にかかる入力デジタルデータＤ[５：０]と出力電圧Ｖｎｈ及び出力電圧Ｖｏｕｔとの関係を示すグラフである。
【図５】実施の形態２にかかるＤ／Ａコンバータ２００の構成を示す回路図である。
【図６】実施の形態２にかかる選択回路２２の構成を示す回路図である。
【図７】実施の形態２にかかる選択回路２２及びビット分割部８２の上位ビットＤ[５：３]に応じた動作を示す動作表である。
【図８】実施の形態３にかかるＤ／Ａコンバータ３００の構成を示す回路図である。
【図９】実施の形態３にかかる選択回路２３の構成を示す回路図である。
【図１０】実施の形態３にかかる選択回路２３及びビット分割部８３の上位ビットＤ[５：３]に応じた動作を示す動作表である。
【図１１】実施の形態４にかかるＤ／Ａコンバータ４００の構成を示す回路図である。
【図１２】実施の形態４にかかる選択回路２４の構成を示す回路図である。
【図１３】実施の形態５にかかるＤ／Ａコンバータ５００の構成を示す回路図である。
【図１４】実施の形態５にかかる入力デジタルデータＤ[５：０]と出力電圧Ｖｎｈ及び出力電圧Ｖｏｕｔとの関係を示すグラフである。
【図１５】素子数削減により省面積化を図るＤ／Ａコンバータ６００の構成を示す回路図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００２２】
実施の形態１
まず、本発明の実施の形態１にかかるＤ／Ａコンバータ１００について説明する。Ｄ／Ａコンバータ１００は、６ビットのＤ／Ａコンバータである。図１は、実施の形態１にかかるＤ／Ａコンバータ１００の構成を示す回路図である。Ｄ／Ａコンバータ１００は、分圧回路１１、選択回路２１、バイアス発生回路３、アナログレベルシフト回路４１、デジタルレベルシフト回路５、下位Ｄ／Ａコンバータ６、出力増幅回路７１及びビット分割部８１により構成される。
【００２３】
ビット分割部８１には、６ビットの入力デジタルデータＤ[５：０]が入力される。ビット分割部８１は、入力デジタルデータＤ[５：０]を、３ビットの上位ビットＤ[５：３]と３ビットの下位ビットＤ[２：０]とに分割する。上位ビットＤ[５：３]は選択回路２１に出力され、下位ビットＤ[２：０]はデジタルレベルシフト回路５に出力される。
【００２４】
分圧回路１１は、グランドＧＮＤから低電圧側電源ＶＳＬへ向けて、抵抗Ｒ１〜Ｒ８が直列に接続される。本実施の形態では、抵抗Ｒ１〜Ｒ８は、それぞれ同一の抵抗値を有する。抵抗Ｒ８には、低電圧側電源ＶＳＬから低電圧側電源電圧ＶＬが印加される。抵抗Ｒ１〜Ｒ８の高電圧側端からは、それぞれ電圧Ｖ１〜Ｖ８が、選択回路２１へ出力される。また、抵抗Ｒ１の低電圧側端からは、グランド電圧である電圧Ｖ０が、選択回路２１へ出力される。
【００２５】
選択回路２１には、上位ビットＤ[５：３]が入力される。選択回路２１は、上位ビットＤ[５：３]をデコードし、生成したデコード値に応じて、電圧Ｖ０〜Ｖ８のうちで隣接する２つの電圧を選択する。換言すると、選択回路２１は、デコード値ｋ（ｋは、０〜７の整数）に応じて、電圧Ｖｋ及び電圧Ｖ（ｋ＋１）を選択する。そして、選択回路２１は、低い側の電圧である電圧Ｖｋを、電圧Ｖａとしてアナログレベルシフト回路４１へ出力する。一方、高い側の電圧である電圧Ｖ（ｋ＋１）を、電圧Ｖｂとしてアナログレベルシフト回路４１へ出力する。例えば、デコード値が１の場合には、選択回路２１は電圧Ｖ１及びＶ２を選択する。そして、電圧Ｖ１を電圧Ｖａとして出力し、電圧Ｖ２を電圧Ｖｂとして出力する。
【００２６】
ここで、選択回路２１の構成について説明する。図２は、選択回路２１の構成を示す回路図である。選択回路２１は、スイッチＳＷａ１＿０〜ＳＷａ１＿７及びＳＷｂ１＿０〜ＳＷｂ１＿７、上位ビットデコーダＤＥＣＨにより構成される。スイッチＳＷａ１＿０〜ＳＷａ１＿７及びＳＷｂ１＿０〜ＳＷｂ１＿７は、それぞれトランジスタにより構成される。スイッチＳＷａ１＿０〜ＳＷａ１＿７の一端は、それぞれ分圧回路１１から電圧Ｖ０〜Ｖ７が供給される。スイッチＳＷａ１＿０〜ＳＷａ１＿８の他端は、電圧Ｖａの出力ノードと接続される。スイッチＳＷｂ１＿０〜ＳＷｂ１＿７の一端は、それぞれ分圧回路１１から電圧Ｖ１〜Ｖ８が供給される。スイッチＳＷｂ１＿０〜ＳＷｂ１＿７の他端は、電圧Ｖｂの出力ノードと接続される。
【００２７】
上位ビットデコーダＤＥＣＨには、低電圧側電源電圧ＶＬが供給される。上位ビットデコーダＤＥＣＨは、上位ビットＤ[５：３]をデコードし、デコード値に応じて、ＳＷａ１＿０〜ＳＷａ１＿７及びＳＷｂ１＿０〜ＳＷｂ１＿７のオン／オフを制御する。
【００２８】
選択回路２１では、上位ビットデコーダＤＥＣＨからスイッチＳＷａ１＿０〜ＳＷａ１＿７及びＳＷｂ１＿０〜ＳＷｂ１＿７に供給される信号は、低電圧側電源電圧ＶＬ以下の電圧レベルの信号である。また、電圧Ｖ０〜Ｖ８は、低電圧側電源電圧ＶＬを分圧した電圧であるので、いずれも低電圧側電源電圧ＶＬ以下の電圧である。よって、選択回路２１では、スイッチＳＷａ１＿０〜ＳＷａ１＿７及びＳＷｂ１＿０〜ＳＷｂ１＿７として、低耐圧トランジスタを用いることができる。
【００２９】
図１に戻り、Ｄ／Ａコンバータ１００の構成を引き続き説明する。バイアス発生回路３は、増幅器ＡＭＰ１、ＰｃｈトランジスタＭＰ３１及びＭＰ３２により構成される。ＰｃｈトランジスタＭＰ３１及びＭＰ３２は、高電圧側電源ＶＳＨとグランドＧＮＤとの間に縦積みに接続される。具体的には、ＰｃｈトランジスタＭＰ３１のソースには、高電圧側電源ＶＳＨから高電圧側電源電圧ＶＨが供給される。ＰｃｈトランジスタＭＰ３１のドレインは、ＰｃｈトランジスタＭＰ３２のソースと接続される。ＰｃｈトランジスタＭＰ３２のドレインは、グランドＧＮＤと接続される。ＰｃｈトランジスタＭＰ３２のゲートには、分圧回路１１から電圧Ｖ４が供給される。増幅器ＡＭＰ１の非反転入力端子には、高電圧側基準電圧電源ＶＳＲから、高電圧側基準電圧Ｖｒｈが供給される。増幅器ＡＭＰ１の反転入力端子は、ＰｃｈトランジスタＭＰ３１のドレイン及びＰｃｈトランジスタＭＰ３２のソースと接続される。増幅器ＡＭＰ１の出力端子は、ＰｃｈトランジスタＭＰ３１ゲート及びアナログレベルシフト回路４１と接続される。
【００３０】
アナログレベルシフト回路４１は、選択回路からの電圧Ｖａ及びＶｂの電圧レベルを高電圧側にシフトさせる回路である。アナログレベルシフト回路４１は、電圧Ｖａ及びＶｂのそれぞれの電圧レベルをシフトさせた電圧Ｖａｈ及びＶｂｈを、下位Ｄ／Ａコンバータ６へ出力する。アナログレベルシフト回路４１は、ＰｃｈトランジスタＭＰ４１〜ＭＰ４４により構成される。ＰｃｈトランジスタＭＰ４１及びＭＰ４３は、ＰｃｈトランジスタＭＰ３１と同一のチャネル幅及びチャネル長を有する。ＰｃｈトランジスタＭＰ４２及びＭＰ４４は、ＰｃｈトランジスタＭＰ３２と同一のチャネル幅及びチャネル長を有する。
【００３１】
ＰｃｈトランジスタＭＰ４１及びＭＰ４２は、高電圧側電源ＶＳＨとグランドＧＮＤとの間に縦積みに接続される。具体的には、ＰｃｈトランジスタＭＰ４１のソースには、高電圧側電源ＶＳＨから高電圧側電源電圧ＶＨが供給される。ＰｃｈトランジスタＭＰ４１のドレインは、ＰｃｈトランジスタＭＰ４２のソースと接続される。ＰｃｈトランジスタＭＰ４２のドレインは、グランドＧＮＤと接続される。ＰｃｈトランジスタＭＰ４１のゲートは、バイアス発生回路３の増幅器ＡＭＰ１の出力端子から、バイアス電圧Ｖｂｉａｓ１が供給される。ＰｃｈトランジスタＭＰ４２のゲートには、選択回路２１から電圧Ｖｂが供給される。ＰｃｈトランジスタＭＰ４１及びＭＰ４２の間のノードからは、下位Ｄ／Ａコンバータ６へ、電圧Ｖｂｈが出力される。
【００３２】
ＰｃｈトランジスタＭＰ４３及びＭＰ４４は、高電圧側電源ＶＳＨとグランドＧＮＤとの間に縦積みに接続される。具体的には、ＰｃｈトランジスタＭＰ４３のソースには、高電圧側電源ＶＳＨから高電圧側電源電圧ＶＨが供給される。ＰｃｈトランジスタＭＰ４３のドレインは、ＰｃｈトランジスタＭＰ４４のソースと接続される。ＰｃｈトランジスタＭＰ４４のドレインは、グランドＧＮＤと接続される。ＰｃｈトランジスタＭＰ４３のゲートは、バイアス発生回路３の増幅器ＡＭＰ１の出力端子から、バイアス電圧Ｖｂｉａｓ１が供給される。ＰｃｈトランジスタＭＰ４４のゲートには、選択回路２１から電圧Ｖａが供給される。ＰｃｈトランジスタＭＰ４３及びＭＰ４４の間のノードからは、下位Ｄ／Ａコンバータ６へ、電圧Ｖａｈが出力される。
【００３３】
デジタルレベルシフト回路５には、下位ビットＤ[２：０]が入力される。デジタルレベルシフト回路５には、下位ビットＤ[２：０]の電圧レベルを高電圧側にシフトさせる回路である。デジタルレベルシフト回路５は、下位ビットＤ[２：０]の電圧レベルをシフトさせた高電圧下位ビットＤ[２：０]＿ｈを、下位Ｄ／Ａコンバータ６へ出力する。
【００３４】
下位Ｄ／Ａコンバータ６は、高電圧側電源ＶＲＨから電源供給を受け、電圧Ｖａｈ及びＶｂ、高電圧下位ビットＤ[２：０]＿ｈに基づいて、出力電圧Ｖｎｈを生成する。ここで、下位Ｄ／Ａコンバータ６の構成について説明する。図３は、下位Ｄ／Ａコンバータ６の構成を示す回路図である。下位Ｄ／Ａコンバータ６は、分圧回路６０、高電圧トランジスタスイッチＳＷｈ０〜ＳＷｈ７、下位ビットデコーダＤＥＣＬにより構成される。
【００３５】
分圧回路６０は、抵抗Ｒ６０〜Ｒ６７を有する。抵抗Ｒ６０〜Ｒ６７は、電圧Ｖａｈから電圧Ｖｂｈへ向けて、この順に直列接続される。抵抗Ｒ６０〜Ｒ６７の低電圧側端からは、電圧Ｖ６０〜Ｖ６７が、それぞれ高電圧トランジスタスイッチＳＷｈ０〜ＳＷｈ７へ出力される。下位ビットデコーダＤＥＣＬは、高電圧下位ビットＤ[２：０]＿ｈをデコードし、デコード値がｋである場合に高電圧トランジスタスイッチＳＷｈｋのみをオンにする。
【００３６】
下位Ｄ／Ａコンバータ６では、下位ビットデコーダＤＥＣＬから高電圧トランジスタスイッチＳＷｈ０〜ＳＷｈ７に供給される信号は、高電圧側電源電圧ＶＨ以下の電圧レベルの信号である。また、電圧Ｖ０〜Ｖ８は、アナログレベルシフト回路４１により高電圧側にシフトされた電圧である。よって、下位Ｄ／Ａコンバータ６では、高電圧トランジスタスイッチＳＷｈ０〜ＳＷｈ７として、高耐圧トランジスタが用いられる。
【００３７】
図１に戻り、Ｄ／Ａコンバータ１００の構成を引き続き説明する。出力増幅回路７１は、高電圧側電源ＶＳＨから電源供給を受け、出力電圧Ｖｎｈを増幅した出力電圧Ｖｏｕｔを出力する。出力増幅回路７１は、増幅器ＡＭＰ２、抵抗Ｒ７１及びＲ７２により構成される。増幅器ＡＭＰ２は、高電圧側電源ＶＳＨから電源供給を受ける。増幅器ＡＭＰ２の非反転入力端子には、下位Ｄ／Ａコンバータ６から出力電圧Ｖｎｈが供給される。増幅器ＡＭＰ２の反転入力端子は、抵抗Ｒ７１を介して、高電圧側基準電圧電源ＶＳＲから高電圧側基準電圧Ｖｒｈが供給される。また、増幅器ＡＭＰ２の反転入力端子は、抵抗Ｒ７２を介して、増幅器ＡＭＰ２の出力端子と接続される。増幅器ＡＭＰ２の出力端子は、出力電圧Ｖｏｕｔを出力する。
【００３８】
すなわち、出力増幅回路７１は、正相増幅器として構成されている。抵抗Ｒ７１の抵抗値をＲ、抵抗Ｒ７２の抵抗値をＮＲ（Ｎは、任意の正の実数）とすると、出力増幅回路７１の増幅率Ａｖは以下の式（１）で表される。
Ａｖ＝１＋Ｎ    ・・・（１）
【００３９】
続いて、Ｄ／Ａコンバータ１００の動作について説明する。以下では、低電圧側電源電圧ＶＬを１．０Ｖ、高電圧側電源電圧ＶＨを３．０Ｖ、高電圧側基準電圧Ｖｒｈを高電圧側電源電圧ＶＨの１／２である１．５Ｖとして説明する。分圧回路１１は、低電圧側電源電圧ＶＬである１．０Ｖを８等分することにより、電圧Ｖ０〜Ｖ８を生成する。
【００４０】
バイアス発生回路３は、電圧Ｖ０〜Ｖ８の中間の電圧である電圧Ｖ４（０．５Ｖ）が、ＰｃｈトランジスタＭＰ３２のゲートに供給される。よって、高電圧側基準電圧Ｖｒｈは１．５Ｖであるので、増幅器ＡＭＰ１は、電圧Ｖ４（０．５Ｖ）がＰｃｈトランジスタＭＰ３２のゲートに供給される場合に、ＰｃｈトランジスタＭＰ３１とＰｃｈトランジスタＭＰ３２との間の接続点の電圧Ｖ３１を１．５Ｖに維持するようにフィードバックをかける。すなわち、バイアス発生回路３は、入力電圧（電圧Ｖ４）を１．０Ｖだけレベルシフトさせた出力電圧（電圧Ｖ３１）を生成するバイアス電流を流すためのバイアス電圧Ｖｂｉａｓ１を出力する。
【００４１】
選択回路２１の上位ビットデコーダＤＥＣＨは、上位ビットＤ[５：３]をデコードする。そして、上位ビットデコーダＤＥＣＨは、デコード結果に応じて、スイッチＳＷａ１＿ｋ（ｋは、０〜８の整数）及びＳＷｂ１＿ｋをオンにする。例えば、スイッチＳＷａ１＿１がオンの場合には、スイッチＳＷｂ１＿１もオンとなる。この場合、選択回路２１は、電圧Ｖ１を電圧Ｖａとして出力し、電圧Ｖ２を電圧Ｖｂとして出力する。つまり、選択回路２１は、電圧Ｖ０〜Ｖ８のうち、隣り合う電圧の低い側の電圧を電圧Ｖａとして出力し、高い側の電圧を電圧Ｖｂとして出力する。従って、電圧Ｖｂ及び電圧Ｖａの組み合わせは、電圧Ｖ０及びＶ１、電圧Ｖ１及びＶ２、電圧Ｖ２及びＶ３、電圧Ｖ３及びＶ４、電圧Ｖ４及びＶ５、電圧Ｖ５及びＶ６、電圧Ｖ６及びＶ７、電圧Ｖ７及びＶ８の８通りとなる。
【００４２】
アナログレベルシフト回路４１のＰｃｈトランジスタＭＰ４１及びＭＰ４３のゲートには、バイアス発生回路３からバイアス電圧Ｖｂｉａｓ１が供給される。よって、アナログレベルシフト回路４１は、ＰｃｈトランジスタＭＰ４２及びＭＰ４４のゲートに供給される電圧Ｖａ及びＶｂをそれぞれ１．０Ｖだけレベルシフトさせた電圧Ｖａｈ及びＶｂｈを出力する。
【００４３】
下位Ｄ／Ａコンバータ６の下位ビットデコーダＤＥＣＬは、高電圧下位ビットＤ[２：０]＿ｈをデコードし、デコード結果に応じて、高電圧トランジスタスイッチＳＷｈ０〜ＳＷｈ７のいずれか１つのみをオンにする。これにより、下位Ｄ／Ａコンバータ６は、電圧Ｖａｈと電圧Ｖｂｈとの間で分圧された８つの電圧のいずれかを、出力電圧Ｖｎｈとして出力する。なお、上述のように、選択回路２１から出力される電圧Ｖａｈ及びＶｂｈの組み合わせは、８通りである。従って、出力電圧Ｖｎｈは、６ビットの入力信号に応じて、６４（＝２６）段階に変化する電圧として出力される。出力電圧Ｖｎｈは、１．５Ｖ±０．５Ｖの範囲の電圧となる。
【００４４】
出力増幅回路７１は、出力電圧Ｖｎｈを式（１）に示す増幅率にて増幅することにより、出力電圧Ｖｏｕｔを出力する。以上の動作により、Ｄ／Ａコンバータ１００は、デジタル信号である６ビットの入力デジタルデータＤ[５：０]を、アナログ信号である出力電圧Ｖｏｕｔに変換することができる。なお、出力増幅回路７１は、抵抗Ｒ７１及びＲ７２の抵抗比を調整することにより、高電圧側基準電圧Ｖｒｈを中心として、出力電圧Ｖｏｕｔのダイナミックレンジを調整することができる。
【００４５】
例えば、抵抗Ｒ７１と抵抗Ｒ７２との抵抗値の比を１：２とすると、出力増幅回路７１は３倍の増幅率を有する。この場合、出力電圧Ｖｏｕｔは、１．５Ｖ±１．５Ｖの範囲の電圧、すなわち０Ｖ〜３．０Ｖの範囲の電圧となる。図４は、入力デジタルデータＤ[５：０]と出力電圧Ｖｎｈ及び出力電圧Ｖｏｕｔとの関係を示すグラフである。Ｄ／Ａコンバータ１００は、図４に示すように、入力デジタルデータＤ[５：０]に応じて、高電圧側基準電圧Ｖｒｈ±１．５Ｖの出力電圧Ｖｏｕｔが得られることが理解できる。なお、出力電圧Ｖｎｈ及び出力電圧Ｖｏｕｔは入力デジタルデータＤ[５：０]に応じて階段状に変化するが、図４では図面の簡素化のため、出力電圧Ｖｎｈ及び出力電圧Ｖｏｕｔの変化を直線にて表示している。
【００４６】
Ｄ／Ａコンバータ１００では、選択回路２１に複数のスイッチが設けられる。しかしながら、上述のように、選択回路２１のスイッチには低耐圧トランジスタを用いることができる。一般に、低耐圧トランジスタは高耐圧トランジスタに比べてサイズが小さい。例えば、下位Ｄ／Ａコンバータで用いられる高耐圧（３Ｖ程度）トランジスタと比べて、選択回路２１の低耐圧（１Ｖ程度）トランジスタの面積は、１／１０程度である。
【００４７】
また、選択回路２１のスイッチである低耐圧トランジスタを介して出力される電圧Ｖａ及びＶｂは、アナログレベルシフト回路４１のＰｃｈトランジスタＭＰ４２及びＭＰ４４のゲートが受ける。よって、選択回路２１のスイッチに流れる電流が小さいので、スイッチであるＰｃｈトランジスタのオン抵抗を小さくする必要がない。その結果、選択回路２１で用いる低耐圧トランジスタの面積をさらに小さくすることができる。
【００４８】
よって、低耐圧トランジスタからなる複数のスイッチを設けたとしても、選択回路２１の面積を十分に小さくすることが可能である、従って、本構成によれば、省面積化が可能なＤ／Ａコンバータ１００を提供することができる。
【００４９】
また、選択回路２１は、上述のように、低電圧側電源電圧ＶＬ以下で動作する。よって、ビット分割部８１は、低電圧側電源電圧ＶＬで駆動するシステムロジックからの１．０Ｖの入力デジタルデータＤ[５：０]から分割した上位ビットＤ[５：３]を、そのまま選択回路２１に供給できる。そのため、上位ビットＤ[５：３]を、下位ビットＤ[２：０]のようにレベルシフトさせる必要がないので、上位ビット用のレベルシフト回路を設ける必要がない。その結果、Ｄ／Ａコンバータ１００は、省面積化の点でさらに有利である。
【００５０】
実施の形態２
次に、本発明の実施の形態２にかかるＤ／Ａコンバータ２００について説明する。図５は、実施の形態２にかかるＤ／Ａコンバータ２００の構成を示す回路図である。Ｄ／Ａコンバータ２００は、Ｄ／Ａコンバータ１００の選択回路２１を選択回路２２に、ビット分割部８１をビット分割部８２に置換した構成を有する。
【００５１】
選択回路２２について説明する。図６は、選択回路２２の構成を示す回路図である。選択回路２２は、スイッチＳＷ２＿０〜ＳＷ２＿８、上位ビットデコーダＤＥＣＨにより構成される。スイッチＳＷ２＿０〜ＳＷ２＿８は、実施の形態１にかかる選択回路２１と同様に、低耐圧トランジスタにより構成される。スイッチＳＷ２＿０〜ＳＷ２＿８の一端は、それぞれ分圧回路１１から電圧Ｖ０〜Ｖ８が供給される。スイッチＳＷ２＿０、ＳＷ２＿２、ＳＷ２＿４、ＳＷ２＿６、ＳＷ２＿８の他端は、電圧Ｖａの出力ノードと接続される。スイッチＳＷ２＿１、ＳＷ２＿３、ＳＷ２＿５、ＳＷ２＿７の他端は、電圧Ｖｂの出力ノードと接続される。
【００５２】
上位ビットデコーダＤＥＣＨには、実施の形態１と同様に、低電圧側電源電圧ＶＬが供給される。上位ビットデコーダＤＥＣＨは、上位ビットＤ[５：３]をデコードし、デコード結果に応じて、スイッチＳＷ２＿０〜ＳＷ２＿８のオン／オフを制御する。
【００５３】
図５に戻り、Ｄ／Ａコンバータ２００の構成を引き続き説明する。ビット分割部８２には、６ビットの入力デジタルデータＤ[５：０]が入力される。ビット分割部８２は、入力デジタルデータＤ[５：０]を、３ビットの上位ビットＤ[５：３]と３ビットの下位ビットＤ[２：０]とに分割する。上位ビットＤ[５：３]は、そのまま選択回路２１に出力される。
【００５４】
ビット分割部８２は、上位ビットＤ[５：３]をデコードし、そのデコード値に応じて、下位ビットＤ[２：０]をそのまま又は反転して、デジタルレベルシフト回路５に出力する。例えば、ビット分割部８２は、上位ビットＤ[５：３]のデコード値が偶数である場合には、下位ビットＤ[２：０]をそのまま出力する。この例では、偶数は、「０」を含むものとする。一方、ビット分割部８２は、上位ビットＤ[５：３]のデコード値が奇数である場合には、下位ビットＤ[２：０]を反転させて出力する。図５では、ビット分割部８２から出力される下位ビットを、下位ビットＤ[２：０]＿２と表示している。デジタルレベルシフト回路５は、下位ビットＤ[２：０]＿２のレベルをシフトさせた高電位下位ビットＤ[２：０]＿２ｈを出力する。Ｄ／Ａコンバータ２００のその他の構成は、Ｄ／Ａコンバータ１００と同様であるので、説明を省略する。
【００５５】
続いて、Ｄ／Ａコンバータ２００の動作について説明する。以下では、実施の形態１と同様に、低電圧側電源電圧ＶＬを１．０Ｖ、高電圧側電源電圧ＶＨを３．０Ｖ、高電圧側基準電圧Ｖｒｈを高電圧側電源電圧の１／２である１．５Ｖとして説明する。
【００５６】
選択回路２２では、上位ビットデコーダＤＥＣＨが、上位ビットＤ[５：３]をデコードする。そして、上位ビットデコーダＤＥＣＨは、デコード結果に応じて、スイッチＳＷ２＿ｋ（ｋは、０〜７の整数）及びスイッチＳＷ２＿（ｋ＋１）をオンにする。例えば、上位ビットＤ[５：３]のデコード値が１の場合には、スイッチＳＷ２＿１及びＳＷ２＿２がオンとなる。
【００５７】
ｋが偶数（偶数には０が含まれる）の場合にスイッチＳＷ２＿ｋ及びＳＷ２＿（ｋ＋１）がオンとなると、電圧Ｖｋが電圧Ｖａとして出力され、電圧Ｖ（ｋ＋１）が電圧Ｖｂとして出力される。よって、電圧Ｖａは電圧Ｖｂよりも小さな電圧となる。
【００５８】
ｋが奇数の場合にスイッチＳＷ２＿ｋ及びＳＷ２＿（ｋ＋１）がオンとなると、電圧Ｖｋが電圧Ｖｂとして出力され、電圧Ｖ（ｋ＋１）が電圧Ｖａとして出力される。よって、電圧Ｖａは電圧Ｖｂよりも大きな電圧となる。
【００５９】
すなわち、選択回路２２は、上位ビットＤ[５：３]のデコード値に応じて、電圧Ｖ０〜Ｖ８の隣接する２つの電圧を、電圧Ｖａ及び電圧Ｖｂとして出力する。但し、上位ビットＤ[５：３]のデコード値が偶数の場合と奇数の場合とで、電圧Ｖａと電圧Ｖｂの大小関係が逆転する。
【００６０】
図７は、実施の形態２にかかる選択回路２２及びビット分割部８２の上位ビットＤ[５：３]に応じた動作を示す動作表である。アナログレベルシフト回路４１は、電圧Ｖａ及びＶｂに基づき、電圧Ｖａｈ及びＶｂｈを出力する。つまり、上位ビットＤ[５：３]のデコード値が偶数の場合と奇数の場合とで、電圧Ｖａｈ及びＶｂｈの大小関係は逆転する。アナログレベルシフト回路４１のその他の動作は実施の形態１における動作と同様であるので説明を省略する。
【００６１】
下位Ｄ／Ａコンバータ６は、電圧Ｖａｈと電圧Ｖｂｈとの差電圧を分圧した出力電圧Ｖｎｈを出力する。下位Ｄ／Ａコンバータ６では、高電圧下位ビットＤ[２：０]＿２ｈのデコード値に応じて、高電圧トランジスタスイッチＳＷｈ０〜ＳＷｈ７のいずれかがオンとなる。
【００６２】
上位ビットＤ[５：３]のデコード値が偶数（偶数は０を含む）の場合、すなわち最下位ビットＤ［３］が０である場合には、ビット分割部８２は下位ビットＤ[２：０]をそのまま出力する。この場合、下位Ｄ／Ａコンバータ６は、実施の形態１における場合と同様の動作を行う。
【００６３】
一方、上位ビットＤ[５：３]のデコード値が奇数の場合、すなわち最下位ビットＤ［３］が１である場合には、ビット分割部８２は下位ビットＤ[２：０]を反転させて出力する。よって、下位ビットＤ[２：０]のデコード値がｋである場合、高電圧下位ビットＤ[２：０]＿２ｈのデコード値は（７−ｋ）となる。よって、高電圧トランジスタスイッチＳＷｈ（７−ｋ）がオンとなる。しかし、上位ビットＤ[５：３]のデコード値が偶数（偶数は０を含む）の場合と比べて、電圧Ｖａｈ及びＶｂｈの大小関係が逆転している。従って、電圧Ｖａｈ及びＶｂｈの大小関係の逆転は、下位ビットＤ[２：０]を反転により相殺され、本実施の形態における下位Ｄ／Ａコンバータ６は、実施の形態１の同様の出力電圧Ｖｎｈを出力することができる。
【００６４】
以上の通り、本実施の形態における下位Ｄ／Ａコンバータ６は、実施の形態１における下位Ｄ／Ａコンバータ６と同様に、下位ビットＤ[２：０]に応じて、適切な出力電圧Ｖｎｈを生成することができる。Ｄ／Ａコンバータ２００のその他の動作は、Ｄ／Ａコンバータ１００と同様であるので、説明を省略する。
【００６５】
本実施の形態にかかる選択回路２２は、選択回路２１と比べて、スイッチの数を半減させることができる。従って、本構成によれば、Ｄ／Ａコンバータ１００と同様の作用効果を奏するのみならず、さらなる省面積化を実現することができるＤ／Ａコンバータを提供することができる。
【００６６】
実施の形態３
次に、本発明の実施の形態３にかかるＤ／Ａコンバータ３００について説明する。図８は、実施の形態３にかかるＤ／Ａコンバータ３００の構成を示す回路図である。Ｄ／Ａコンバータ３００は、Ｄ／Ａコンバータ１００の選択回路２１、アナログレベルシフト回路４１及びビット分割部８１を、それぞれ選択回路２３、アナログレベルシフト回路４３及びビット分割部８３に置換した構成を有する。
【００６７】
選択回路２３について説明する。図９は、選択回路２３の構成を示す回路図である。選択回路２３は、スイッチＳＷａ３＿０、ＳＷａ３＿２、ＳＷａ３＿４、ＳＷａ３＿６、ＳＷａ３＿８、ＳＷｂ１及びＳＷｂ２、上位ビットデコーダＤＥＣＨにより構成される。スイッチＳＷａ３＿０、ＳＷａ３＿２、ＳＷａ３＿４、ＳＷａ３＿６、ＳＷａ３＿８、ＳＷｂ１及びＳＷｂ２は、実施の形態１にかかる選択回路２１と同様に、低耐圧トランジスタにより構成される。スイッチＳＷａ３＿０、ＳＷａ３＿２、ＳＷａ３＿４、ＳＷａ３＿６及びＳＷａ３＿８の一端は、それぞれ分圧回路１１から電圧Ｖ０、Ｖ２、Ｖ４、Ｖ６及びＶ８が供給される。スイッチＳＷａ３＿０、ＳＷａ３＿４及びＳＷａ３＿８の他端は、電圧Ｖａの出力ノードと接続される。スイッチＳＷａ３＿２及びＳＷａ３＿６の他端は、電圧Ｖｂの出力ノードと接続される。スイッチＳＷｂ１は、電圧Ｖａの出力ノードと電圧Ｖａｂの出力ノードと間に接続される。スイッチＳＷｂ２は、電圧Ｖｂの出力ノードと電圧Ｖａｂの出力ノードと間に接続される。
【００６８】
上位ビットデコーダＤＥＣＨには、実施の形態１と同様に、低電圧側電源電圧ＶＬが供給される。上位ビットデコーダＤＥＣＨは、上位ビットＤ[５：３]をデコードし、デコード結果に応じて、スイッチＳＷａ３＿０、ＳＷａ３＿２、ＳＷａ３＿４、ＳＷａ３＿６、ＳＷａ３＿８、ＳＷｂ１及びＳＷｂ２のオン／オフを制御する。
【００６９】
図８に戻り、Ｄ／Ａコンバータ３００の構成を引き続き説明する。アナログレベルシフト回路４３は、ＰｃｈトランジスタＭＰ４１、ＭＰ４３、ＭＰ４５〜４８により構成される。ＰｃｈトランジスタＭＰ４５〜４８は、ＰｃｈトランジスタＭＰ３２の半分のチャネル幅及び同一のチャネル長を有する。ＰｃｈトランジスタＭＰ４５及び４６のソースは、ＰｃｈトランジスタＭＰ４１のドレインと接続される。ＰｃｈトランジスタＭＰ４５及び４６のドレインは、グランドＧＮＤと接続される。ＰｃｈトランジスタＭＰ４７及び４８のソースは、ＰｃｈトランジスタＭＰ４３のドレインと接続される。ＰｃｈトランジスタＭＰ４７及び４８のドレインは、グランドＧＮＤと接続される。ＰｃｈトランジスタＭＰ４５のゲートには、電圧Ｖｂが供給される。ＰｃｈトランジスタＭＰ４７のゲートには、電圧Ｖａが供給される。ＰｃｈトランジスタＭＰ４６及びＭＰ４８のゲートには、電圧Ｖａｂが供給される。アナログレベルシフト回路４３のその他の構成は、アナログレベルシフト回路４１と同様であるので、説明を省略する。
【００７０】
ビット分割部８３は、上位ビットＤ[５：３]をデコードし、そのデコード値に応じて、下位ビットＤ[２：０]をそのまま又は反転して、デジタルレベルシフト回路５に出力する。図８では、ビット分割部８３から出力される下位ビットを、下位ビットＤ[２：０]＿３と表示している。デジタルレベルシフト回路５は、下位ビットＤ[２：０]＿３のレベルをシフトさせた高電位下位ビットＤ[２：０]＿３ｈを出力する。Ｄ／Ａコンバータ３００のその他の構成は、Ｄ／Ａコンバータ１００と同様であるので、説明を省略する。
【００７１】
続いて、Ｄ／Ａコンバータ３００の動作について説明する。以下では、実施の形態１と同様に、低電圧側電源電圧ＶＬを１．０Ｖ、高電圧側電源電圧ＶＨを３．０Ｖ、高電圧側基準電圧Ｖｒｈを高電圧側電源電圧ＶＨの１／２である１．５Ｖとして説明する。
【００７２】
ビット分割部８３は、上位ビットＤ[５：３]をデコードし、そのデコード値に応じて、下位ビットＤ[２：０]をそのまま又は反転して、デジタルレベルシフト回路５に出力する。図１０は、実施の形態２にかかる選択回路２３及びビット分割部８３の上位ビットＤ[５：３]に応じた動作を示す動作表である。ビット分割部８３は、上位ビットＤ[５：３]のデコード値が、０、１、５、６の場合には、下位ビットＤ[２：０]をそのまま出力する。一方、ビット分割部８２は、上位ビットＤ[５：３]のデコード値が２、３、６、７である場合には、下位ビットＤ[２：０]を反転させて出力する。つまり、ビット分割部８３は、上位ビットＤ[５：３]の２番目のビットＤ[４]の値に応じて、下位ビットＤ[２：０]を反転させる。
【００７３】
選択回路２３では、上位ビットデコーダＤＥＣＨが、上位ビットＤ[５：３]をデコードする。そして、上位ビットデコーダＤＥＣＨは、デコード結果に応じて、スイッチＳＷａ３＿０、ＳＷａ３＿２、ＳＷａ３＿４、ＳＷａ３＿６、ＳＷａ３＿８のいずれかのみをオンにする。
【００７４】
上位ビットＤ[５：３]のデコード値ｋ（ｋは、０〜７の整数）を２で除した場合の商の整数部をｐ（ｐは、０〜３の整数）とした場合、スイッチＳＷ３＿（２ｐ）及びスイッチ｛２（ｐ＋１）｝がオンとなる。上位ビットＤ[５：３]の下位から２番目のビットであるＤ［４］の値が０である場合、すなわち整数部ｐの値が偶数（偶数は０を含む）の場合には、電圧Ｖａは電圧Ｖｂよりも小さくなる。上位ビットＤ[５：３]の下位から２番目のビットであるＤ［４］の値が１である場合、すなわち整数部ｐの値が奇数の場合には、電圧Ｖａは電圧Ｖｂよりも大きくなる。すなわち、選択回路２３は、上位ビットＤ[５：３]のデコード値に応じて、電圧Ｖ０、Ｖ２、Ｖ４、Ｖ６及びＶ８のうちで隣接する２つの電圧を、電圧Ｖａ及び電圧Ｖｂとして出力する。但し、整数部ｐが偶数の場合と奇数の場合とで、電圧Ｖａと電圧Ｖｂの大小関係が逆転する。
【００７５】
また、上位ビットＤ[５：３]のデコード値ｋに１を加えた値を２で除した場合の商の整数部をｑとする。ｑが偶数（偶数は０を含む）である場合、すなわち上位ビットＤ[５：３]の下位から２番目のビットであるＤ［４］の値と最下位ビットであるＤ［３］の値とが同じである場合、スイッチＳＷｂ１がオンとなる。ｑが奇数である場合、すなわち上位ビットＤ[５：３]の下位から２番目のビットであるＤ［４］の値と最下位ビットであるＤ［３］の値とが異なる場合、スイッチＳＷｂ２がオンとなる。従って、図１０に示すように、電圧Ｖａ、Ｖｂ及びＶａｂは、上位ビットＤ[５：３]に応じて変化する。
【００７６】
アナログレベルシフト回路４３は、電圧Ｖａ、Ｖｂ及びＶａｂに基づき、電圧Ｖａｈ及びＶｂｈを出力する。例えば、電圧Ｖａ及び電圧Ｖａｂが電圧Ｖ０、電圧Ｖｂが電圧Ｖ２である場合には、電圧Ｖａｈ及びＶｂｈは、それぞれ以下の式（２）及び（３）で表される。
Ｖａｈ＝Ｖ０＋１．０［Ｖ］    ・・・（２）
Ｖｂｈ＝（Ｖ０＋Ｖ２）／２＋１．０［Ｖ］＝Ｖ１＋１．０［Ｖ］    ・・・（３）
【００７７】
また、例えば、電圧Ｖａが電圧Ｖ０、電圧Ｖｂ及び電圧Ｖａｂが電圧Ｖ２である場合には、電圧Ｖａｈ及びＶｂｈは、それぞれ以下の式（４）及び（５）で表される。
Ｖａｈ＝（Ｖ０＋Ｖ２）／２＋１．０［Ｖ］＝Ｖ１＋１．０［Ｖ］    ・・・（４）
Ｖｂｈ＝Ｖ２＋１．０［Ｖ］    ・・・（５）
【００７８】
この場合、アナログレベルシフト回路４３では、電圧Ｖ０及び電圧Ｖ２の中間の電圧である電圧Ｖ１が電圧Ｖａｈ又はＶｂｈとして出力される。すなわち、選択回路２３とアナログレベルシフト回路４３とが協働することにより、上位ビットＤ[５：３]に応じて、電圧Ｖ０〜Ｖ８のうちで隣接する２つの電圧を、下位Ｄ／Ａコンバータ６に供給することができる。
【００７９】
下位Ｄ／Ａコンバータ６は、電圧Ｖａｈと電圧Ｖｂｈとの差電圧を分圧した出力電圧Ｖｎｈを出力する。下位Ｄ／Ａコンバータ６では、高電圧下位ビットＤ[２：０]Ｈのデコード値に応じて、高電圧トランジスタスイッチＳＷｈ０〜ＳＷｈ７のいずれかがオンとなる。
【００８０】
上位ビットＤ[５：３]のデコード値を２で除した場合の商の整数部ｐが偶数（偶数は０を含む）の場合には、ビット分割部８２は、下位ビットＤ[２：０]をそのまま出力する。この場合、下位Ｄ／Ａコンバータ６は、実施の形態１における場合と同様の動作を行う。
【００８１】
一方、上位ビットＤ[５：３]のデコード値を２で除した場合の商の整数部ｐが奇数の場合には、ビット分割部８２は下位ビットＤ[２：０]を反転させて出力する。この場合、実施の形態２と同様、電圧Ｖａｈ及びＶｂｈの大小関係の逆転は、下位ビットＤ[２：０]を反転により相殺される。よって、本実施の形態にかかる下位Ｄ／Ａコンバータ６は、実施の形態１及び２における下位Ｄ／Ａコンバータ６と同様に、下位ビットＤ[２：０]に応じて、適切な出力電圧Ｖｎｈを生成することができる。Ｄ／Ａコンバータ３００のその他の動作は、Ｄ／Ａコンバータ１００と同様であるので、説明を省略する。
【００８２】
本実施の形態にかかる選択回路２３は、選択回路２１及び２２と比べて、スイッチの数を削減することができる。従って、本構成によれば、Ｄ／Ａコンバータ１００及び２００と同様の作用効果を奏するのみならず、さらなる省面積化を実現することができるＤ／Ａコンバータを提供することができる。
【００８３】
また、Ｄ／Ａコンバータ３００では、分圧回路１１から出力する電圧の数を減らすことができる。従って、直列接続される抵抗の数を削減することも可能である。従って、Ｄ／Ａコンバータの省面積化の観点からは、有利である。
【００８４】
実施の形態４
続いて、本発明の実施の形態４にかかるＤ／Ａコンバータ４００について説明する。Ｄ／Ａコンバータ４００は、６ビットのＤ／Ａコンバータである。図１１は、実施の形態４にかかるＤ／Ａコンバータ４００の構成を示す回路図である。Ｄ／Ａコンバータ４００は、Ｄ／Ａコンバータ１００の分圧回路１１及び選択回路２１を、それぞれ分圧回路１４及び選択回路２４に置換し、かつ、バイアス発生回路９が追加された構成を有する。
【００８５】
分圧回路１４は、抵抗Ｒ８と高電圧側電源ＶＳＨとの間に、抵抗Ｒ９が追加されている。分圧回路１４は、抵抗Ｒ２〜Ｒ９の低電圧側端から、それぞれ電圧Ｖ０〜Ｖ７が選択回路２４へ出力される。従って、電圧Ｖ０〜Ｖ７には、低電圧側電源電圧ＶＬ及びグランドＧＮＤの電圧は含まれない。なお、本実施の形態では、電圧Ｖ４の電圧値を０．５Ｖとし、電圧Ｖ０〜Ｖ７の電圧ピッチを０．５Ｖとする。分圧回路１４のその他の構成は、分圧回路１１と同様であるので、説明を省略する。
【００８６】
選択回路２４の構成について説明する。図１２は、選択回路２４の構成を示す回路図である。選択回路２４は、スイッチＳＷ４＿０〜ＳＷ＿７及び上位ビットデコーダＤＥＣＨにより構成される。スイッチＳＷ４＿０〜ＳＷ＿７は、それぞれ低耐圧トランジスタにより構成される。スイッチＳＷ４＿０〜ＳＷ＿７の一端は、それぞれ分圧回路１４から電圧Ｖ０〜Ｖ８が供給され、他端は電圧Ｖｃの出力ノードと接続される。上位ビットデコーダＤＥＣＨには、低電圧側電源電圧ＶＬが供給される。上位ビットデコーダＤＥＣＨは、上位ビットＤ[５：３]をデコードし、デコード結果に応じて、スイッチスイッチＳＷ４＿０〜ＳＷ＿７のオン／オフを制御する。
【００８７】
図１１に戻り、Ｄ／Ａコンバータ４００の構成を引き続き説明する。バイアス発生回路９は、増幅器ＡＭＰ３、ＰｃｈトランジスタＭＰ９１及びＭＰ９２により構成される。バイアス発生回路９は、バイアス発生回路３とほぼ同様の構成を有している。つまり、増幅器ＡＭＰ３、ＰｃｈトランジスタＭＰ９１及びＭＰ９２の構成及び接続関係は、ＰｃｈトランジスタＭＰ９２のゲートに電圧Ｖ３が供給されていることを除き、バイアス発生回路３の増幅器ＡＭＰ１、ＰｃｈトランジスタＭＰ３１及びＭＰ３２と同様である。
【００８８】
アナログレベルシフト回路４１のＰｃｈトランジスタＭＰ４１のゲートには、バイアス発生回路３からバイアス電圧Ｖｂｉａｓ１が供給される。ＰｃｈトランジスタＭＰ４３のゲートには、バイアス発生回路９からバイアス電圧Ｖｂｉａｓ２が供給される。ＰｃｈトランジスタＭＰ４２及びＭＰ４４のゲートには、選択回路２４からの電圧Ｖｃが供給される。アナログレベルシフト回路４１のその他の構成は、実施の形態１におけるアナログレベルシフト回路４１と同様である。また、Ｄ／Ａコンバータ４００のその他の構成は、Ｄ／Ａコンバータ１００と同様であるので、説明を省略する。
【００８９】
続いて、Ｄ／Ａコンバータ４００の動作について説明する。以下では、実施の形態１と同様に、低電圧側電源電圧ＶＬを１．０Ｖ、高電圧側電源電圧ＶＨを３．０Ｖ、高電圧側基準電圧Ｖｒｈを高電圧側電源電圧ＶＨの１／２である１．５Ｖとして説明する。
【００９０】
バイアス発生回路３は、上述のように、入力電圧（電圧Ｖ４）を１．０Ｖだけレベルシフトさせた出力電圧（電圧Ｖ３１）を生成するバイアス電流を流すためのバイアス電圧Ｖｂｉａｓ１を出力する。
【００９１】
バイアス発生回路９は、電圧Ｖ３（０．４５Ｖ）が、ＰｃｈトランジスタＭＰ９２のゲートに供給される。高電圧側基準電圧Ｖｒｈは１．５Ｖであるので、バイアス発生回路９では、電圧Ｖ３（０．４５Ｖ）がＰｃｈトランジスタＭＰ９２のゲートに供給される場合に、ＰｃｈトランジスタＭＰ９１とＰｃｈトランジスタＭＰ９２との間の接続点の電圧Ｖ９１を１．５Ｖに維持するようにフィードバックがかかる。すなわち、バイアス発生回路９は、入力電圧（電圧Ｖ３）を０．９５Ｖだけレベルシフトさせた出力電圧（電圧Ｖ９１）を生成するバイアス電流を流すためのバイアス電圧Ｖｂｉａｓ２を出力する。
【００９２】
選択回路２４の上位ビットデコーダＤＥＣＨが、上位ビットＤ[５：３]をデコードする。そして、上位ビットデコーダＤＥＣＨは、デコード値ｋ（ｋは、０〜７の整数）に応じて、スイッチＳＷ４＿ｋのみをオンにし、電圧Ｖｋが電圧Ｖｃとして出力される。
【００９３】
アナログレベルシフト回路４１のＰｃｈトランジスタＭＰ４１及びＭＰ４３のゲートには、それぞれ異なるバイアス電圧Ｖｂｉａｓ１及びＶｂｉａｓ２が供給される。従って、電圧Ｖｃは１．０Ｖ及び０．９５Ｖのレベルシフトを受ける。１．０Ｖのレベルシフトを受けた電圧は電圧Ｖｂｈとして出力され、０．９５Ｖのレベルシフトを受けた電圧は電圧Ｖａｈとして出力される。よって、アナログレベルシフト回路４１は、単一の電圧Ｖｃから１対の電圧Ｖａｈ及びＶｂｈを出力することができる。選択回路２４により電圧Ｖｃは８段階に変化するので、アナログレベルシフト回路４１は、実施の形態１の場合と同様に、８通りの電圧Ｖａｈ及びＶｂｈを出力することができる。Ｄ／Ａコンバータ４００のその他の動作はＤ／Ａコンバータ１００と同様であるので、説明を省略する。
【００９４】
本実施の形態にかかる選択回路２４は、選択回路２１と比べて、スイッチの数を削減することができる。従って、本構成によれば、Ｄ／Ａコンバータ１００と同様の作用効果を奏するのみならず、さらなる省面積化を実現することができるＤ／Ａコンバータを提供することができる。
【００９５】
なお、本実施の形態ではバイアス発生回路９が追加されているが、バイアス発生回路９は簡易な回路により構成することができる。そのため、バイアス発生回路９の追加による回路面積の増加分は、選択回路２４のスイッチ削減による回路面積の減少分よりも小さい。従って、バイアス発生回路９を追加しても、Ｄ／Ａコンバータの省面積化を実現することが可能である。
【００９６】
実施の形態５
次に、本発明の実施の形態５にかかるＤ／Ａコンバータ５００について説明する。図１３は、実施の形態５にかかるＤ／Ａコンバータ５００の構成を示す回路図である。Ｄ／Ａコンバータ５００は、Ｄ／Ａコンバータ１００にアナログレベルシフト回路１０及び増幅回路７２が追加された構成を有する。
【００９７】
アナログレベルシフト回路１０は、ＰｃｈトランジスタＭＰ１及びＭＰ２により構成される。ＰｃｈトランジスタＭＰ１及びＭＰ２は、高電圧側電源ＶＳＨとグランドＧＮＤとの間に縦積みに接続される。具体的には、ＰｃｈトランジスタＭＰ１のソースは高電圧側電源ＶＳＨと接続され、ドレインはＰｃｈトランジスタＭＰ２のソースと接続される。ＰｃｈトランジスタＭＰ２のドレインは、グランドＧＮＤと接続される。ＰｃｈトランジスタＭＰ１のゲートは、バイアス発生回路３の増幅器ＡＭＰ１の出力端子と接続される。ＰｃｈトランジスタＭＰ２のゲートは、グランドＧＮＤと接続される。ＰｃｈトランジスタＭＰ１及びＭＰ２の間のノードからは、出力電圧Ｖｚｈが出力される。
【００９８】
増幅回路７２は、高電圧側電源ＶＳＨから電源供給を受け、出力電圧Ｖｚｈを増幅した基準電圧Ｖｒｅｆを出力する。増幅回路７２は、増幅器ＡＭＰ４、抵抗Ｒ７３及びＲ７４により構成される。増幅器ＡＭＰ４は、高電圧側電源ＶＳＨから電源供給を受ける。増幅器ＡＭＰ４の非反転入力端子には、アナログレベルシフト回路１０から出力電圧Ｖｚｈが供給される。増幅器ＡＭＰ４の反転入力端子は、抵抗Ｒ７３を介して、グランドＧＮＤと接続される。また、増幅器ＡＭＰ４の反転入力端子は、抵抗Ｒ７４を介して、増幅器ＡＭＰ４の出力端子と接続される。増幅器ＡＭＰ４の出力端子は、基準電圧Ｖｒｅｆを、出力増幅回路の抵抗Ｒ７１に供給する。
【００９９】
すなわち、増幅回路７２は、正相増幅器として構成されている。増幅回路７２では、抵抗Ｒ７３の抵抗値がＮＲ、抵抗Ｒ７４の抵抗値がＲである。よって、増幅回路７２の増幅率Ａｖは以下の式（６）で表される。
Ａｖ＝１＋１／Ｎ    ・・・（６）
【０１００】
続いて、Ｄ／Ａコンバータ５００の動作について説明する。以下では、低電圧側電源電圧ＶＬを０．８Ｖ、高電圧側電源電圧ＶＨを３．０Ｖ、高電圧側基準電圧Ｖｒｈを高電圧側電源ＶＨの電圧の１／２である１．５Ｖとして説明する。低電圧側電源電圧ＶＬが０．８Ｖであるので、電圧Ｖ４は０．４Ｖとなる。
【０１０１】
バイアス発生回路３は、電圧Ｖ４（０．４Ｖ）が、ＰｃｈトランジスタＭＰ３２のゲートに供給される。高電圧側基準電圧Ｖｒｈは１．５Ｖであるので、バイアス発生回路３では、電圧Ｖ４（０．４Ｖ）がＰｃｈトランジスタＭＰ３２のゲートに供給される場合に、ＰｃｈトランジスタＭＰ３１とＰｃｈトランジスタＭＰ３２との間の接続点の電圧である出力電圧Ｖｚｈを１．５Ｖに維持するようにフィードバックをかける。よって、出力電圧Ｖｚｈは、１．１となる。
【０１０２】
出力増幅回路７１の増幅率を３倍とすると、抵抗Ｒ７２の抵抗値ＮＲのＮの値は２である。この場合、増幅回路７２の増幅率は、式（６）より、３／２となる。よって、出力電圧Ｖｚｈが１．１である場合には、基準電圧Ｖｒｅｆは、１．６５Ｖになる。
【０１０３】
上位ビットのデコード値が０、すなわち選択回路２１が電圧Ｖ０及びＶ１をそれぞれ電圧Ｖａ及びＶｂとして出力する場合、電圧Ｖａｈ及びＶｂｈは、以下の式（７）及び（８）で表される。
Ｖａｈ＝Ｖ０＋１．１［Ｖ］    ・・・（７）
Ｖｂｈ＝Ｖ１＋１．１［Ｖ］    ・・・（８）
【０１０４】
ここで、下位ビットＤ[２：０]のデコード値が０で有る場合には、出力電圧Ｖｎｈは以下の式（９）で表される。
Ｖｎｈ＝Ｖ０＋１．１［Ｖ］    ・・・（９）
電圧Ｖ０はグランド電圧であるので、０Ｖである。従って、この場合の出力電圧Ｖｎｈは、１．１Ｖとなる。
【０１０５】
出力増幅回路７１は、基準電圧Ｖｒｅｆ（１．６５Ｖ）と出力電圧Ｖｎｈ（１．１Ｖ）との差電圧（−０．５５Ｖ）を３倍に増幅する。従って、このときの出力電圧は、以下の式（１０）で表される。
Ｖｏｕｔ＝Ｖｒｅｆ＋Ａｖ７１（Ｖｎｈ−Ｖｒｅｆ）
＝１．６５＋３×（−０．５５）
＝０［Ｖ］                                    ・・・（１０）
【０１０６】
つまり、出力増幅回路７１及び増幅回路７２の抵抗の抵抗値を調整することで、入力デジタルデータの値が０の場合の出力電圧Ｖｏｕｔを０Ｖに調整することができる。これにより、０Ｖを基準として、出力電圧Ｖｏｕｔのダイナミックレンジを調整することができる。
【０１０７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１〜４にかかるＤ／Ａコンバータに、実施の形態５にかかる増幅回路７２を追加することが可能である。これにより、実施の形態１〜４にかかるＤ／Ａコンバータについても、０Ｖを基準として、出力電圧Ｖｏｕｔのダイナミックレンジを調整することができる。
【０１０８】
上述の実施の形態１〜５では、６ビットの入力デジタルデータを例に説明したが、入力デジタルデータのビット数はこれに限らない。すなわち、実施の形態１〜５にかかるＤ／Ａコンバータは、分圧回路、選択回路、下位Ｄ／Ａコンバータの抵抗及びスイッチの数を入力デジタルデータのビット数に応じて変更することで、任意の他ビットの入力デジタルデータに対応する構成とすることが可能である。また、上述の実施の形態１〜５では、６ビットの入力デジタルデータを３ビットずつに２等分したが、入力デジタルデータの分割比率はこの例に限られない。すなわち、入力デジタルデータは、ｍ（ｍは２以上の整数）ビットの上位ビット及びｎ（ｎは２以上の整数）ビットの下位ビットに２分割することができる。
【０１０９】
分圧回路は、段階的に変化する複数の電圧を出力できるならば、上述の実施の形態１〜５におけるように、直列接続された抵抗を有する構成に限られず、他の構成としてもよい。
【０１１０】
上述の実施の形態１〜５では、スイッチとしてＰｃｈトランジスタを用いたが、同意用の機能を発揮し得るならば、適宜Ｎｃｈトランジスタに置換することも可能である。
【符号の説明】
【０１１１】
３、９  バイアス発生回路
５  デジタルレベルシフト回路
６  下位Ｄ／Ａコンバータ
１０、４１、４３  アナログレベルシフト回路
１１、１４  分圧回路
２１〜２４  選択回路
７１  出力増幅回路
７２  増幅回路
７２  出力回路
８１〜８３  ビット分割部
１００、２００、３００、４００、５００、６００  Ｄ／Ａコンバータ
６０１  参照電圧発生回路
６０２  スイッチ群
６０３  論理回路
６０５  演算増幅回路
６０１  分圧回路
６５１  差動増幅器
６２１、６２２  スイッチ群
６３１、６３２  論理回路
ＡＭＰ１〜ＡＭＰ４  増幅器
ＤＥＣＨ  上位ビットデコーダ
ＤＥＣＬ  下位ビットデコーダ
ＭＰ１、ＭＰ２、ＭＰ３１、ＭＰ３２、ＭＰ４１〜ＭＰ４８、ＭＰ９１、ＭＰ９２  Ｐｃｈトランジスタ
Ｒ１〜Ｒ８、Ｒ６０〜Ｒ６７、Ｒ７１〜Ｒ７４  抵抗
ＳＷａ１＿０〜ＳＷａ１＿７、ＳＷｂ１＿０〜ＳＷｂ１＿７、ＳＷ２＿０〜ＳＷ２＿８、ＳＷａ３＿０、ＳＷａ３＿２、ＳＷａ３＿４、ＳＷａ３＿６、ＳＷａ３＿８、ＳＷｂ１、ＳＷｂ２、ＳＷ４＿０〜ＳＷ４＿７、ＳＷ６１〜ＳＷ６３  スイッチ
ＳＷｈ０〜ＳＷｈ７  高電圧トランジスタスイッチ
Ｖ０〜Ｖ８、Ｖ３１、Ｖ６０〜Ｖ６７、Ｖ９１、Ｖａ、Ｖｂ、Ｖａｈ、Ｖｂｈ、Ｖｃ  電圧
Ｖｎｈ、Ｖｏｕｔ、Ｖｚｈ  出力電圧  
Ｖｂｉａｓ１、Ｖｂｉａｓ２  バイアス電圧
ＶＨ  高電圧側電源電圧
ＶＬ  低電圧側電源電圧
Ｖｒｅｆ、Ｖｒ６５  基準電圧
Ｖｒｈ  高電圧側基準電圧
ＶＳＲ  高電圧側基準電圧電源
ＶＳＨ  高電圧側電源
ＶＳＬ  低電圧側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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