(57)【要約】【課題】フラックスが付着しても抵抗値が減少しにくく、所望の特性が得られるチップＰＴＣサーミスタを提供する。【解決手段】チップＰＴＣサーミスタ１は、直方体状のセラミック素体２と、セラミック素体２の端面５、６に形成されている第１の外部電極１３、１４と、第１の外部電極１３、１４の表面と、セラミック素体２の側面３、４の一部と、を覆うように形成されている第２の外部電極１５、１６と、を備え、セラミック素体２は、端面５、６とそれぞれ接する２つの外側領域２ｂ、２ｃと、２つの外側領域２ｂ、２ｃに挟まれている内側領域２ａと、を有し、外側領域２ｂ、２ｃの抵抗率が内側領域２ａの抵抗率よりも高いことを特徴とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
互いに対向する１対の端面と、前記１対の端面をつなぐ４つの側面と、を有する直方体状のセラミック素体と、
前記セラミック素体に対してオーミック性を有する材料を主成分として含み、前記セラミック素体の前記１対の端面に形成されている第１の外部電極と、
前記セラミック素体に対してオーミック性を有しない材料を主成分として含み、前記第１の外部電極の表面と、前記セラミック素体の側面の一部と、を覆うように形成されている第２の外部電極と、を備え、
前記セラミック素体は、前記１対の端面とそれぞれ接する２つの外側領域と、前記２つの外側領域に挟まれている内側領域と、を有し、前記外側領域の抵抗率が前記内側領域の抵抗率よりも高いことを特徴とするチップＰＴＣサーミスタ。
【請求項２】
前記外側領域の表面は前記第１の外部電極と前記第２の外部電極に覆われていることを特徴とする請求項１に記載のチップＰＴＣサーミスタ。
【請求項３】
前記第１の外部電極は、前記セラミック素体の外側領域上のみに形成されていることを特徴とする請求項１または２に記載のチップＰＴＣサーミスタ。
【請求項４】
前記セラミック素体はＢａＴｉＯ3系セラミックであることを特徴とする請求項１〜３のいずれか１項に記載のチップＰＴＣサーミスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ形状で正の抵抗温度係数（Ｐｏｓｉｔｉｖｅ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｅｆｆｉｃｉｅｎｔ；以下、「ＰＴＣ」という）特性を有し、過熱検知用や温度補償用などに使用されるチップＰＴＣサーミスタに関するものである。
【背景技術】
【０００２】
近年、電子機器の分野において、小型化及び表面実装化が進んでおり、例えば、ＰＴＣサーミスタにおいてもチップ化が進んでいる。このようなチップＰＴＣサーミスタとして、例えば特許文献１に開示のものが知られている。このチップＰＴＣサーミスタは、図３のように、セラミック素体１０２と、セラミック素体１０２の両端面に設けられ、セラミック素体１０２に対してオーミック性を有する材料から形成されている第１の外部電極１０３ａ、１０３ｂと、第１の外部電極１０３ａ、１０３ｂを覆うように設けられ、セラミック素体１０２に対してオーミック性を有しない材料から形成されている第２の外部電極１０４ａ、１０４ｂと、を備える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】ＷＯ２００９／０９６３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このチップＰＴＣサーミスタを基板に実装する際には、まずフラックスを含有したクリームはんだを基板上のランドに印刷し、次にチップＰＴＣサーミスタをランドに搭載し、加熱をすることによってクリームはんだを溶融させて接合する。
【０００５】
このとき、フラックスを含有したクリームはんだがセラミック素体に付着することがある。フラックスがセラミック素体に付着した状態で加熱されると、フラックスによってセラミック素体が還元され、チップＰＴＣサーミスタの温度−抵抗特性が全体的に低下してしまう。その結果、温度が上昇したとしても、チップＰＴＣサーミスタが規定した抵抗値になっていないため、過熱検知が正確に行われないという不具合が生じていた。なお、この不具合は、上記で説明したようなリフローはんだ法のみならず、フローはんだ法でも同様に発生する。
【０００６】
そこで本発明は、フラックスが付着しても抵抗値が減少しにくく、所望の特性が得られるチップＰＴＣサーミスタを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るチップＰＴＣサーミスタは、互いに対向する１対の端面と、１対の端面をつなぐ４つの側面と、を有する直方体状のセラミック素体と、セラミック素体に対してオーミック性を有する材料を主成分として含み、セラミック素体の１対の端面に形成されている第１の外部電極と、セラミック素体に対してオーミック性を有しない材料を主成分として含み、第１の外部電極の表面と、セラミック素体の側面の一部と、を覆うように形成されている第２の外部電極と、を備え、セラミック素体は、１対の端面とそれぞれ接する２つの外側領域と、２つの外側領域に挟まれている内側領域と、を有し、外側領域の抵抗率が内側領域の抵抗率よりも高いことを特徴とする。
【０００８】
また、本発明に係るチップＰＴＣサーミスタでは、外側領域の表面は第１の外部電極と第２の外部電極に覆われていることが好ましい。
【０００９】
また、本発明に係るチップＰＴＣサーミスタでは、第１の外部電極は、セラミック素体の外側領域上のみに形成されていることが好ましい。
【００１０】
また、本発明に係るチップＰＴＣサーミスタでは、セラミック素体はＢａＴｉＯ3系セラミックであることが好ましい。
【発明の効果】
【００１１】
本発明では、抵抗率の高い外側領域の少なくとも一部は第１の外部電極と第２の外部電極に覆われている。そして、セラミック素体の表面には抵抗率の低い内側領域が存在している。そのため、フラックスが付着したとしても抵抗率の減少が小さく、チップＰＴＣサーミスタ全体として抵抗率が減少しにくくなる効果を有する。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係るチップＰＴＣサーミスタを示す概略的な断面図である。
【図２】本発明の第２の実施形態に係るチップＰＴＣサーミスタを示す概略的な断面図である。
【図３】従来のチップＰＴＣサーミスタを示す断面図である。
【発明を実施するための形態】
【００１３】
以下において、本発明を実施するための形態について説明する。
【００１４】
［第１の実施形態］
図１は、本発明の第１の実施形態に係るチップＰＴＣサーミスタを示す概略的な断面図である。チップＰＴＣサーミスタ１は、セラミック素体２と、第１の外部電極１３、１４と、第２の外部電極１５、１６と、を備えている。
【００１５】
セラミック素体２は、互いに対向する１対の端面５、６と、１対の端面５、６をつなぐ側面３、４と、を有し、直方体状である。セラミック素体２の各面の境界部分には、カケ等の不良の防止のため、曲面（いわゆるＲ形状）が付与されていてもよい。この曲面は、バレル研磨等で形成することが可能である。
【００１６】
セラミック素体２はＰＴＣ特性を有しており、このような材質の例としては、ＢａＴｉＯ3系セラミックが挙げられる。ＢａＴｉＯ3系セラミックは、セラミックの主成分としてＢａＴｉＯ3を含むものであり、Ｂａの一部がＳｒ、Ｃａ、Ｐｂ等で置換されていてもよい。
【００１７】
第１の外部電極１３、１４は、セラミック素体２の端面５、６に形成されている。そして、第１の外部電極１３、１４は、セラミック素体２に対してオーミック性を有する材料を主成分として含んでいる。セラミック素体２がＢａＴｉＯ3系セラミックである場合に、セラミック素体２に対してオーミック性を有する材料としては、Ｃｒ、ＮｉＣｒ、Ｔｉ等の卑金属が挙げられる。
【００１８】
第２の外部電極１５、１６は、第１の外部電極１３、１４の表面と、セラミック素体２の側面３、４の一部と、を覆うように形成されている。そして、第２の外部電極１５、１６は、セラミック素体２に対してオーミック性を有さない材料を主成分として含んでいる。セラミック素体２がＢａＴｉＯ3系セラミックである場合に、セラミック素体２に対してオーミック性を有さない材料としては、Ａｇ、ＡｇＰｄ等の貴金属が挙げられる。
【００１９】
なお、第１の外部電極１３、１４及び第２の外部電極１５、１６はそれぞれ１層ずつ設けられることに限定されるものではなく、それぞれの外部電極が複数層形成されていてもよい。また、第１の外部電極１３、１４が例えば複数層で形成される場合、少なくともセラミック素体２と第１の外部電極１３、１４が接触する部分の層がオーミック性を有していればよい。そのため、第１の外部電極１３、１４と第２の外部電極１５、１６が接触する部分の層はオーミック性を有していなくてもよい。
【００２０】
なお、図示していないが、第２の外部電極１５、１６の表面には、ＮｉやＳｎからなるめっき膜が形成されていてもよい。このめっき膜の存在により、基板への実装の際に、基板との接続性がより良好になる。
【００２１】
本発明では、セラミック素体２は、端面５、６とそれぞれ接する２つの外側領域２ｂ、２ｃと、２つの外側領域２ｂ、２ｃに挟まれている内側領域２ａと、を有している。本実施形態では、外側領域２ｂ、２ｃと内側領域２ａの境界部分は、端面５、６と平行に形成されている。また、外側領域２ｂ、２ｃの抵抗率は内側領域２ａの抵抗率よりも高くなるように設定されている。
【００２２】
本実施形態では、外側領域２ｂ、２ｃの表面は、第１の外部電極１３、１４と第２の外部電極１５、１６に覆われている。また、外側領域２ｂ、２ｃに比べて抵抗率の低い内側領域２ａの表面が露出している。そのため、フラックスがセラミック素体２に付着する場合でも、フラックスが抵抗率の低下幅の大きい外側領域２ｂ、２ｃに付着することはなく、抵抗率の低下幅の小さい内側領域２ａに付着することになる。そのため、セラミック素体２全体の抵抗率の低下を抑えることが可能である。
【００２３】
第１の外部電極１３、１４は、セラミック素体２の外側領域２ｂ、２ｃ上のみに形成されていることが好ましい。この場合には、第１の外部電極１３、１４が内側領域２ａにも形成されている場合に比べて、抵抗率が低下するおそれが少なくなる。具体的には、チップＰＴＣサーミスタ１に流れる電流が、例えば第１の外部電極１３から抵抗率の低い内側領域２ａを経て第１の外部電極１４に流れ、外側領域２ｂ、２ｃに流れなくなる可能性を低減することができる。
【００２４】
また、セラミック素体２がＢａＴｉＯ3系セラミックである場合には、フラックスがセラミック素体２に付着すると特に抵抗が低下する。そのため、本発明の効果が顕著である。
【００２５】
次に、本願発明のチップＰＴＣサーミスタ１の製造工程を説明する。
【００２６】
まず、セラミック原料としてＢａＣＯ3、ＴｉＯ2、及びＥｒ2Ｏ3等の半導体化剤を所定量秤量し、それぞれの秤量物を部分安定化ジルコニア等の粉砕媒体（以下、「ＰＳＺボール」という）と共にボールミルに投入して十分に湿式混合粉砕し、その後、所定温度（例えば、１０００〜１２００℃）で仮焼成する。そしてこの仮焼粉に有機バインダ等を混合して、ＰＳＺボールと共に一定時間混合して、造粒し、乾燥して、セラミック原料を得る。このとき、外側領域に対応する高抵抗率のセラミック原料と内側領域に対応する低抵抗率のセラミック原料の２種類をあらかじめ用意しておく。
【００２７】
次に、得られた２種類のセラミック原料を用いて、未焼成のマザー基板を作製する。この時、プレス成形の場合には、上述のセラミック原料を、高抵抗率原料、低抵抗率原料、高抵抗率原料の順番で金型に注入して、プレス成形を行う。なお、未焼成のマザー基板はシート成形により作製してもよい。
【００２８】
次に、未焼成のマザー基板に脱バインダ処理を行い、その後に、大気中雰囲気で所定の温度（１２００〜１４００℃）で焼成してマザー基板を得る。
【００２９】
次に、マザー基板にスパッタリング、蒸着等の薄膜形成法で第１の外部電極１３、１４を形成する。続いて、マザー基板を個々のチップＰＴＣサーミスタの形状となるようにカットする。そして、第１の外部電極１３、１４が形成されたセラミック素体２を、玉石及び研磨粉等を添加して所定の時間研磨する。これによりセラミック素体２の各面の境界部分に曲面を形成する。
【００３０】
次に、第１の外部電極１３、１４が形成されたセラミック素体の所定の部分に、第２の外部電極１５、１６を形成する。第２の外部電極１５、１６の形成方法としては、電極材料を含むペーストを塗布する方法や、電極材料を含む溶液に浸漬する方法が挙げられる。そして、５５０〜７００℃の熱処理を行って焼き付ける。
【００３１】
［第２の実施形態］
図２は、本発明の第２の実施形態に係るチップＰＴＣサーミスタを示す概略的な断面図である。第１の実施形態と共通する部分については記載を省略する。
【００３２】
図２のチップＰＴＣサーミスタ１ａでは、外側領域２ｂ、２ｃの表面の一部が露出している。この場合でも、外側領域２ｂ、２ｃの表面の残りの部分は第１の外部電極１３、１４と第２の外部電極１５、１６とで覆われている。そのため、フラックスは内側領域２ａに付着しやすく、外側領域２ｂ、２ｃには付着しにくい。従って、セラミック素体２全体の抵抗率の低下を抑えることが可能である。
【００３３】
［実験例］
次に、第１の実施形態に基づいて作製するチップＰＴＣサーミスタの実験例について説明する。
【００３４】
まず、出発原料として、ＢａＣＯ3，ＰｂＯ，ＳｒＣＯ3、ＣａＣＯ3、ＴｉＯ2、半導体化剤としてのＥｒ2Ｏ3、特性改善剤としてのＭｎ2Ｏ3、焼結助剤としてのＳｉＯ2を用意する。そして、以下の式に示される低抵抗率と高抵抗率の２種類の配合比になるように秤量する。
【００３５】
低抵抗率：（（Ｂａ，Ｐｂ，Ｓｒ，Ｃａ）0.0096Ｅｒ0.0004）ＴｉＯ3＋０．０００５ＭｎＯ2＋０．０２ＳｉＯ2
高抵抗率：（（Ｂａ，Ｐｂ，Ｓｒ，Ｃａ）0.0095Ｅｒ0.0005）ＴｉＯ3＋０．００１０ＭｎＯ2＋０．０２ＳｉＯ2
次に、それぞれの秤量された出発原料に純水を加え、ＰＳＺボールとともにボールミルにより混合粉砕し、乾燥後、１１５０℃で２時間仮焼し、再度、ＰＳＺボールとともにボールミルにより粉砕して仮焼粉を得る。次に、得られた仮焼粉に、アクリル酸系の有機バインダ、分散剤、水を加えて、ＰＳＺボールと共に１５時間混合して、造粒し、乾燥して、高抵抗率と低抵抗率の２種類のセラミック原料を得る。
【００３６】
続いて、得られた２種類のセラミック原料を高抵抗率原料、低抵抗率原料、高抵抗率原料の順で３層構造となるように金型に注入して、プレス成形により、成形密度が３．４ｇ／ｃｍ3になるように未焼成のマザー基板を作製する。そして、脱バインダ後、徐々に温度を上昇させて最高温度１３６０℃で焼成して、マザー基板を得る。続いて、得られたマザー基板をラップ研磨した後、Ｃｒ膜をスパッタリングにより形成し、ＣｕＮｉ膜、Ａｇを順次スパッタリングにより形成し、第１の外部電極を形成する。続いて、これらを、Ｌ寸０．９５ｍｍ×Ｗ寸０．４８ｍｍ×Ｈ寸０．４８ｍｍのチップ型のサーミスタ素子のサイズにダイサーでカットして、第１の外部電極が形成されたセラミック素体を得る。さらに、直径３ｍｍの玉石と、アルミナ粉と、水を用意し、バレル装置により研磨を行い、各面の境界部分を削り落とす。
【００３７】
次に、第１の外部電極が形成されたセラミック素体を、Ａｇを主成分とした導電性ペースト浴に浸漬し、引き上げた後、６００℃で３０分間の焼き付け処理を行い第２の外部電極を形成する。
【００３８】
最後に、第２の外部電極の表面に、電解めっきにより、ＮｉめっきとＳｎめっきとを順次めっき成膜し、これによりＬ寸１．０ｍｍ×Ｗ寸０．５ｍｍ×Ｈ寸０．５ｍｍのチップＰＴＣサーミスタを得る。
【００３９】
上記のようにして得られるチップＰＴＣサーミスタは、全体としての抵抗が１０ｋΩである。このうち、外側領域の抵抗が４．５ｋΩであり、内側領域の抵抗が１ｋΩである。そして、セラミック素体の表面が露出している部分には内側領域が形成されている。この場合、フラックスが内側領域に付着して、内側領域で抵抗が半分になったとしても、チップＰＴＣサーミスタの抵抗値は９．５ｋΩとなるため、抵抗低下の効果を抑えることが可能である。
【００４０】
なお、本発明は上記の実施形態に限定されるものではなく、要旨を逸脱しない範囲において種々の変形が可能である。
【符号の説明】
【００４１】
１、１ａ  チップＰＴＣサーミスタ
２  セラミック素体
２ａ  内側領域
２ｂ、２ｃ  外側領域
３、４  側面
５、６  端面
１３、１４  第１の外部電極
１５、１６  第２の外部電極
１０１  チップＰＴＣサーミスタ
１０２  セラミック素体
１０３ａ、１０３ｂ  第１の外部電極
１０４ａ、１０４ｂ  第２の外部電極
【図１】
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【図２】
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【図３】
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