(57)【要約】      （修正有）【課題】ウェイクアップ時間を短縮することでシステムの消費電力を低減する。【解決手段】マイクロコンピュータは中央処理装置と不揮発性メモリとを含む。上記不揮発性メモリは、それぞれ電気的に書換え可能な第１記憶素子ＭＣ１と第２記憶素子ＭＣ２とを１ビットのツインセルとして複数個備えたメモリアレイ１９と、読出し選択されたツインセルの第１記憶素子と第２記憶素子から出力される相補データを差動増幅してツインセルの記憶情報を判定する読出し回路ＳＡとを含んで構成することで、記憶情報読出し時のリード比較電流の供給が不要とされる。前記マイクロコンピュータは、スタンバイモードからの復帰に際して、上記リード比較電流の安定化に要する時間を待つことなく、アクティブモードに遷移することでウェイクアップ時間を短縮する。【選択図】図３
2012064269.tif 000002
【特許請求の範囲】
【請求項１】
スタンバイモードと上記スタンバイモードから復帰して一連の処理を行うアクティブモードとを有するマイクロコンピュータを備え、
上記マイクロコンピュータは、中央処理装置と、上記中央処理装置によって実行されるプログラムが格納される不揮発性メモリとを含み、
上記不揮発性メモリは、それぞれ電気的に書換え可能な第１記憶素子と第２記憶素子とを１ビットのツインセルとして複数個備えたメモリアレイと、読出し選択されたツインセルの第１記憶素子と第２記憶素子から出力される相補データを差動増幅してツインセルの記憶情報を判定する読出し回路とを含んで構成することで、記憶情報読出し時のリード比較電流の供給を不要とし、
上記マイクロコンピュータは、上記スタンバイモードからの復帰に際して、上記リード比較電流の安定化に要する時間を待つことなく、上記アクティブモードに遷移するマイクロコンピュータ応用システム。
【請求項２】
上記マイクロコンピュータは、所定の時間間隔で上記スタンバイモードから復帰することで上記一連の処理を行う請求項１記載のマイクロコンピュータ応用システム。
【請求項３】
上記マイクロコンピュータは、外部からの割込みに応じて上記スタンバイモードから復帰することで上記一連の処理を行う請求項１記載のマイクロコンピュータ応用システム。
【請求項４】
外部システムとの間で、非接触状態で情報のやり取りが可能とされるインタフェースを含む請求項１記載のマイクロコンピュータ応用システム。
【請求項５】
上記不揮発性メモリは、プログラミング回数が制限されるワンタイムプログラミング領域を含み、上記中央処理装置は、上記ワンタイムプログラム領域に格納されたプログラムを実行する請求項４記載のマイクロコンピュータ応用システム。
【請求項６】
ＣＡＮ所定の通信プロトコルに従った通信制御を行うコントローラを含む請求項１記載のマイクロコンピュータ。
【請求項７】
スタンバイモードと上記スタンバイモードから復帰して一連の処理を行うアクティブモードとを有するマイクロコンピュータを備え、
上記マイクロコンピュータは、中央処理装置と、上記中央処理装置によって実行されるプログラムが格納される不揮発性メモリとを含み、
上記不揮発性メモリは、それぞれ電気的に書換え可能な第１記憶素子と第２記憶素子とを１ビットのツインセルとして複数個備えた第１メモリアレイを有し、読出し選択されたツインセルの第１記憶素子と第２記憶素子から出力される相補データを差動増幅してツインセルの記憶情報を判定する第１不揮発性メモリと、
電気的に書換え可能な１個の記憶素子を１ビットのセルとして複数個備えた第２メモリアレイを有し、読出し選択されたセルの電流をリード比較電流と比較することとで上記セルの記憶情報を判定する第２不揮発性メモリと、を含み、
上記マイクロコンピュータは、上記アクティブモードにおいては上記第２不揮発性メモリ内のプログラムを実行し、上記スタンバイモードからの復帰及び上記スタンバイモードへの遷移に伴うシステム退避に上記第１不揮発性メモリを用いるマイクロコンピュータ応用システム。
【請求項８】
上記第１不揮発性メモリにはシステム変数が退避され、上記第２不揮発性メモリにおけるリード比較電流の安定化に要する時間帯を利用して、第１不揮発性メモリ内のシステム変数に基づいて上記スタンバイモードからの復帰が行われる請求項７記載のマイクロコンピュータ応用システム。
【請求項９】
上記第１不揮発性メモリは、上記第２不揮発性メモリよりも小規模とされる請求項８記載のマイクロコンピュータ応用システム。
【請求項１０】
上記マイクロコンピュータはアドレスマップを有し、上記アドレスマップには、リセットベクタ及び割込みベクタ領域並びにブートプログラムを格納する第１領域と、システム情報を格納する第２領域と、上記アクティブモードにおいて実行されるプログラムを格納する第３領域とが設けられ、上記第１領域と上記第２領域には上記第１不揮発性メモリが配置され、上記第３領域には上記第２不揮発性メモリが配置されて成る請求項９記載のマイクロコンピュータ応用システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータが搭載されたシステム（「マイクロコンピュータ応用システム」という）に関する。
【背景技術】
【０００２】
マイクロコンピュータ応用システムの一例として、電子式電力メータ、ガスメータ、エアバッグ、携帯端末などを挙げることができる。このようなマイクロコンピュータ応用システムに搭載されるマイクロコンピュータには、中央処理装置（ＣＰＵ）と、それによってアクセス可能な半導体メモリが設けられる。マイクロコンピュータに設けられる半導体メモリとして、ＲＡＭ（Random Access Memory）やフラッシュメモリを挙げることができる。フラッシュメモリは、書き換え可能であり、電源が切られてもデータが消えない不揮発性半導体メモリとされ、フラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）またはフラッシュＲＯＭ（Read Only Memory）とも称される。フラッシュメモリにおけるメモリアレイ部は、複数のフラッシュメモリセルが配列されて成る。フラッシュメモリには、１ビット（ｂｉｔ）当たり１個のフラッシュメモリセルで構成する方式（これを「１ｃｅｌｌ／ｂｉｔ方式」という）と、１ビット当たり２個のフラッシュメモリセルで構成する方式（これを「２ｃｅｌｌ／ｂｉｔ方式」という）とがある。特許文献１には、１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリに対する読み出し速度を速くするための技術が記載されている。特許文献２には、２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリセルにおけるリテンション性能を向上させるための技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３１８９４１号公報
【特許文献２】特開２００８−１１７５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリは、２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリに比べて１ビット当たりのメモリセル数が少ない分、メモリアレイ部のチップ占有面積を小さくできるという利点がある。このため、マイクロコンピュータで実行されるプログラムが格納されるメモリ（「プログラムメモリ」という）には、チップ占有面積を重視して、１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリが適用される。１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリにおいては、例えば特許文献１の図６に示されるように、比較電流ＭＯＳトランジスタＱ１５が設けられ、メモリセルからデータを読み出す際に、ゲートバイアス電圧ＣＣＢにより、オン状態のメモリセルＭＣに流れる電流の半分の電流（これを「リード比較電流」という）を比較電流ＭＯＳトランジスタＱ１５に流す必要がある。ゲートバイアス電圧ＣＣＢを形成するゲートバイアス回路は、定電流源と、この定電流源に流れる定電流を取り込むカレントミラー回路とを含んで成り、上記カレントミラー回路の出力電流に基づいてゲートバイアス電圧ＣＣＢを形成することができる。比較電流が安定しなければ、メモリセルデータを正しく読み出すことはできない。リード比較電流は、比較電流ＭＯＳトランジスタＱ１５のゲートに供給されるゲートバイアス電圧ＣＣＢによって決定されるから、リード比較電流の安定化には、ゲートバイアス回路における定電流源の安定化が前提となる。
【０００５】
マイクロコンピュータ応用システムにおいては、消費電力低減のため、マイクロコンピュータでの処理が必要でない場合には、マイクロコンピュータをアクティブモードから低消費電力モードに遷移させるようにしている。低消費電力モードとして、スタンバイモード（「スリープモード」と呼ばれることもある）を挙げることができる。スタンバイモードとして、例えば中央処理装置での命令実行だけを止めるＨＡＬＴモード、中央処理装置での命令実行停止に加えてクロック供給をも停止するＩＤＬＥモード、クロックの発振から止めてしまうＳＴＯＰモードを挙げることができる。
【０００６】
スタンバイモードからアクティブモードへの復帰(スタンバイを解除)するためには割り込みが用いられる。割り込みとしては、タイマ等の内部要因によるもの、外部からの割り込み要求信号によるもの及び、外部とのシリアル通信完了によるものなどがある。ただし、スタンバイの解除に使える機能はどのスタンバイ機能を使っているかで異なる。スタンバイモードからアクティブモードへの復帰を「ウェイクアップ」といい、ウェイクアップに要する時間を「ウェイクアップ時間」という。
【０００７】
ここで、フラッシュメモリを備えたマイクロコンピュータのスタンバイモードにおいて、中央処理装置や周辺モジュールへのクロック供給が停止され、また不揮発性メモリへの電源遮断により、リード比較電流を生成するための定電流源の機能が停止されるものとする。このようにマイクロコンピュータのスタンバイモードにおいて、リード比較電流を生成するための定電流源の機能が停止される場合において、スタンバイモードからアクティブモードへの復帰には、上記定電流源が安定化するまでの時間がウェイクアップ時間として必要になる。ウェイクアップ中においても電力消費が行われるため、消費電力低減の観点から、ウェイクアップ時間は可能な限り短いほうが良い。
【０００８】
上記のように特許文献１には１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリについて記載され、特許文献２には２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリについて記載されているが、マイクロコンピュータのウェイクアップ時間を短縮することでマイクロコンピュータ応用システムの消費電力を低減することについては、上記特許文献１，２のいずれにおいても考慮されていない。
【０００９】
本発明の目的は、マイクロコンピュータのウェイクアップ時間を短縮することでマイクロコンピュータ応用システムの消費電力を低減するための技術を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、マイクロコンピュータ応用システムは、スタンバイモードと上記スタンバイモードから復帰して一連の処理を行うアクティブモードとを有するマイクロコンピュータを備える。上記マイクロコンピュータは、中央処理装置と、それによって実行されるプログラムが格納される不揮発性メモリとを含む。上記不揮発性メモリは、それぞれ電気的に書換え可能な第１記憶素子と第２記憶素子とを１ビットのツインセルとして複数個備えたメモリアレイと、読出し選択されたツインセルの第１記憶素子と第２記憶素子から出力される相補データを差動増幅してツインセルの記憶情報を判定する読出し回路とを含んで構成することで、記憶情報読出し時のリード比較電流の供給を不要とする。上記マイクロコンピュータは、上記スタンバイモードからの復帰に際して、上記リード比較電流の安定化に要する時間を待つことなく、上記アクティブモードに遷移する。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、マイクロコンピュータのウェイクアップ時間を短縮することでマイクロコンピュータ応用システムの消費電力を低減することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明にかかるマイクロコンピュータ応用システムの一例とされる電子式電力メータの構成例ブロック図である。
【図２】図１に示されるマイクロコンピュータ応用システムに含まれるマイクロコンピュータの構成例ブロック図である。
【図３】図２に示されるマイクロコンピュータに含まれるフラッシュメモリモジュールの構成例ブロック図である。
【図４】図３に示されるフラッシュメモリモジュールにおける不揮発性メモリセルの構成例説明図である。
【図５】図３に示されるフラッシュメモリモジュールにおけるツインセルによる情報記憶の閾値電圧分布の説明図である。
【図６】図３に示されるフラッシュメモリモジュールにおけるデータの読出し系及び書込み系の構成例回路図である。
【図７】図３に示されるフラッシュメモリモジュールにおけるツインセルのリテンション特性図である。
【図８】マイクロコンピュータにおけるアドレスマップの説明図である。
【図９】マイクロコンピュータにおけるアドレスマップの説明図である。
【図１０】マイクロコンピュータにおけるアドレスマップの説明図である。
【図１１】マイクロコンピュータにおけるアドレスマップの説明図である。
【図１２】図１に示される電子式電力メータにおける低電力化の説明図である。
【図１３】本発明にかかるマイクロコンピュータ応用システムの一例とされるガスメータの構成例ブロック図である。
【図１４】マイクロコンピュータにおけるサブアクティブ電流低減の説明図である。
【図１５】マイクロコンピュータ応用システムにおけるシステム二重化の説明図である。
【図１６Ａ】本発明にかかるマイクロコンピュータ応用システムの一例とされる非接触型システムにおけるステートの説明図である。
【図１６Ｂ】本発明にかかるマイクロコンピュータ応用システムの一例とされる非接触型システムの比較対象とされるシステムの構成例ブロック図である。
【図１６Ｃ】本発明にかかるマイクロコンピュータ応用システムの一例とされる非接触型システムの構成例ブロック図である。
【図１７Ａ】本発明にかかるマイクロコンピュータ応用システムの一例とされる車載用ＣＡＮシステムの構成例ブロック図である。
【図１７Ｂ】図１７Ａに示される車載用ＣＡＮシステムにおけるステートの説明図である。
【図１７Ｃ】図１７Ａに示される車載用ＣＡＮシステムにおける平均電流低減の説明図である。
【図１７Ｄ】図１７Ａに示される車載用ＣＡＮシステムにおけるスタンバイ電流（オフリーク電流）低減の説明図である。
【発明を実施するための形態】
【００１６】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１７】
〔１〕本発明の代表的な実施の形態に係るマイクロコンピュータ応用システムは、スタンバイモードと上記スタンバイモードから復帰して一連の処理を行うアクティブモードとを有するマイクロコンピュータ（１０５，１３３，１６１、１７１）を備える。上記マイクロコンピュータは、中央処理装置（２）と、上記中央処理装置によって実行されるプログラムが格納される不揮発性メモリ（６，１６７）とを含む。上記不揮発性メモリは、それぞれ電気的に書換え可能な第１記憶素子（ＭＣ１）と第２記憶素子（ＭＣ２）とを１ビットのツインセルとして複数個備えたメモリアレイ（１９）と、読出し選択されたツインセルの第１記憶素子と第２記憶素子から出力される相補データを差動増幅してツインセルの記憶情報を判定する読出し回路（ＳＡ）とを含んで構成することで、記憶情報読出し時のリード比較電流の供給が不要とされる。上記マイクロコンピュータは、上記スタンバイモードからの復帰に際して、上記リード比較電流の安定化に要する時間を待つことなく、上記アクティブモードに遷移する。
【００１８】
上記の構成によれば、上記不揮発性メモリは、それぞれ電気的に書換え可能な第１記憶素子と第２記憶素子とを１ビットのツインセルとして複数個備えたメモリアレイと、読出し選択されたツインセルの第１記憶素子と第２記憶素子から出力される相補データを差動増幅してツインセルの記憶情報を判定する読出し回路とを含んで構成することで、記憶情報読出し時のリード比較電流の供給が不要とされる。そして上記マイクロコンピュータは、上記スタンバイモードからの復帰に際して、上記リード比較電流の安定化に要する時間を待つことなく、上記アクティブモードに遷移する。このように上記リード比較電流の安定化に要する時間を待つことなく、上記アクティブモードに遷移することにより、ウェイクアップ時間を短縮することができ、それによって、ウェイクアップ中の動作電流による電力消費を無視できる程度に抑えることができるので、マイクロコンピュータ応用システムにおける消費電力を低減することができる。
【００１９】
〔２〕上記〔１〕において、上記マイクロコンピュータは、所定の時間間隔で上記スタンバイモードから復帰することで上記一連の処理を行うように構成することができる。
【００２０】
〔３〕上記〔１〕において、上記マイクロコンピュータは、外部からの割込みに応じて上記スタンバイモードから復帰することで上記一連の処理を行うように構成することができる。
【００２１】
〔４〕上記〔１〕において、外部システムとの間で、非接触状態で情報のやり取りが可能とされるインタフェース（１６２）を設けることができる。このようなインタフェースを設けることで、外部システムとの間で、非接触状態で情報のやり取りが可能になる。
【００２２】
〔５〕上記〔４〕において、上記不揮発性メモリは、プログラミング回数が制限されるワンタイムプログラミング領域（１６８）を含み、上記中央処理装置は、上記ワンタイムプログラム領域に格納されたプログラムを実行するように構成することができる。上記不揮発性メモリに上記ワンタイムプログラミング領域を設けることで、ワンタイムプログラミング領域内の消去や書き込みが制限されるため、ワンタイムプログラミング領域内のプログラムの改竄を防ぐことができる。
【００２３】
〔６〕上記〔１〕において、ＣＡＮ所定の通信プロトコルに従った通信制御を行うコントローラ（１７３）を設けることで、車載用ＣＡＮシステムをサポートすることができる。
【００２４】
〔７〕本発明の代表的な実施の形態に係る別のマイクロコンピュータ応用システムは、スタンバイモードと上記スタンバイモードから復帰して一連の処理を行うアクティブモードとを有するマイクロコンピュータを備える。上記マイクロコンピュータは、中央処理装置と、上記中央処理装置によって実行されるプログラムが格納される不揮発性メモリとを含む。上記不揮発性メモリは、それぞれ電気的に書換え可能な第１記憶素子と第２記憶素子とを１ビットのツインセルとして複数個備えた第１メモリアレイを有し、読出し選択されたツインセルの第１記憶素子と第２記憶素子から出力される相補データを差動増幅してツインセルの記憶情報を判定する第１不揮発性メモリを含む。また上記不揮発性メモリは、電気的に書換え可能な１個の記憶素子を１ビットのセルとして複数個備えた第２メモリアレイを有し、読出し選択されたセルの電流をリード比較電流と比較することで上記セルの記憶情報を判定する第２不揮発性メモリを含む。上記マイクロコンピュータは、上記アクティブモードにおいては上記第２不揮発性メモリ内のプログラムを実行し、上記スタンバイモードからの復帰及び上記スタンバイモードへの遷移に伴うシステム退避に上記第１不揮発性メモリを用いる。
【００２５】
上記の構成によれば、第１フラッシュメモリからシステム変数を読み出してシステムを復帰する期間を利用して、第２フラッシュメモリの電圧復帰を行うことができる。このようにすれば、第２フラッシュメモリのみでシステムを復帰するのに比べてウェイクアップ時間を短縮することができる。また、比較的高価な第１フラッシュメモリのみでフラッシュメモリモジュール６を構成するのに比べて、比較的安価な第２フラッシュメモリを用いることができるので、その分、システムのトータルコストを安くすることができる。
【００２６】
〔８〕上記〔７〕において、上記第１不揮発性メモリにはシステム変数が退避され、上記第２不揮発性メモリにおけるリード比較電流の安定化に要する時間帯を利用して、第１不揮発性メモリ内のシステム変数に基づいて上記スタンバイモードからの復帰が行われるように構成することができる。
【００２７】
〔９〕上記〔８〕においてステムのトータルコストを安くすることができるという効果は、上記第１不揮発性メモリを上記第２不揮発性メモリよりも小規模とすることで顕著になる。
【００２８】
〔１０〕上記〔９〕において、上記マイクロコンピュータはアドレスマップを有し、上記アドレスマップには、リセットベクタ及び割込みベクタ領域並びにブートプログラムを格納する第１領域と、システム情報を格納する第２領域と、上記アクティブモードにおいて実行されるプログラムを格納する第３領域とを設けることができる。上記第１領域と上記第２領域には上記第１不揮発性メモリを配置し、上記第３領域には上記第２不揮発性メモリを配置することができる。
【００２９】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３０】
《実施の形態１》
図１には、本発明にかかるマイクロコンピュータ応用システムの一例とされる電子式電力メータ（電子式電力量計）が示される。図１に示される電子式電力メータ１００は、内部の電子回路により電力を積算計量するものであり、特に制限されないが、電圧変換部１０１、電流変換部１０２、電源部１０３、電力演算部１０４、マイクロコンピュータ１０５、表示器１０６、及びパルス発信機１０７を備える。電圧変換部１０１は、供給電圧を変圧するための電圧変圧器を含み、電流変換部１０２は、負荷電流を変流するための変流部を含む。電圧変換部１０１の出力Ｅと、電流変換部１０２の出力Ｉとが電力演算部１０４に伝達される。電力演算部１０４は、電圧変換部１０１の出力Ｅと、電流変換部１０２の出力Ｉとを乗算し、その乗算結果に応じた周波数のパルス信号Ｗを出力する。マイクロコンピュータ１０５は、電力演算部１０４からのパルス信号Ｗの周波数の積算及び分周により１パルス当たりの電力量の重み付けを行う。このマイクロコンピュータ１０５での重み付けの結果は表示器１０６に伝達される。また、マイクロコンピュータ１０５では、電力演算の異常検出が行われ、その異常検出結果がパルス発信機１０７に伝達される。表示器１０６では、マイクロコンピュータ１０５での重み付けの結果に基づいて電力量のデジタル表示が行われる。パルス発信機１０７では、電力演算の異常検出結果に基づいて、無線又は有線によるパルス発信が行われる。電源部１０３は電子式電力メータ１００内における各部の動作用電源電圧を形成する。
【００３１】
上記マイクロコンピュータ１０５は、スタンバイモードと、このスタンバイモードから復帰して一連の処理を行うアクティブモードとを有する。上記一連の処理には、電力演算部１０４からのパルス信号Ｗの周波数の積算及び分周により１パルス当たりの電力量の重み付けや、電力演算の異常検出に関する一連の演算処理が含まれる。そしてこのマイクロコンピュータ１０５は、上記一連の処理が終了されると、所定のコマンド実行によりアクティブモードからスタンバイモードに遷移される。スタンバイモードからアクティブモードへの復帰（ウェイクアップ）には、タイマ等の内部要因による割込みが用いられる。つまりマイクロコンピュータ１０５は、所定の時間間隔で間欠的にアクティブ状態にされ、その都度、上記一連の処理を行う。
【００３２】
ここで上記一連の処理は、電力演算部１０４からのパルス信号Ｗの周波数の積算及び分周により１パルス当たりの電力量の重み付けや、電力演算の異常検出に関する一連の演算処理であるが、このような演算処理はマイクロコンピュータにより短時間で終了する。このように間欠的な処理が短時間で終了する場合には、相対的にウェイクアップに要する時間（ウェイクアップ時間）の割合が大きくなる。ウェイクアップ中も、マイクロコンピュータの内部回路には直流電流が流れ、電力が消費されることを考えると、ウェイクアップ中の電力消費が無視できなくなる。そこで、後に詳述するようにマイクロコンピュータのウェイクアップ時間を短縮することでマイクロコンピュータ応用システムの消費電力を低減している。
【００３３】
次に、上記マイクロコンピュータ１０５について詳述する。
【００３４】
図２には、上記マイクロコンピュータ１０５の構成例が示される。
【００３５】
図２に示されるマイクロコンピュータ（ＭＣＵ）１０５は、例えば相補型ＭＯＳ集積回路製造技術等により単結晶シリコンのような１個の半導体チップに形成される。
【００３６】
マイクロコンピュータ１０５は、特に制限されないが、高速バスＨＢＵＳと周辺バスＰＢＵＳの２バス構成を有する。高速バスＨＢＵＳと周辺バスＰＢＵＳは、特に制限されないが、それぞれデータバス、アドレスバス及びコントロールバスを有する。バスを２バス構成に分離することにより、共通バスに全ての回路を共通接続する場合に比べてバスの負荷が軽くなり、高速アクセスが可能になる。
【００３７】
高速バスＨＢＵＳには、命令制御部と実行部を備えて命令を実行する中央処理装置（ＣＰＵ）２、ダイレクトメモリアクセスコントローラ(ＤＭＡＣ)３、高速バスＨＢＵＳと周辺バスＰＢＵＳとのバスインタフェース制御若しくはバスブリッジ制御を行うバスインタフェース回路（ＢＩＦ）４、中央処理装置２のワーク領域等に利用されるランダムアクセスメモリ（ＲＡＭ）５、及び中央処理装置２で実行されるプログラムを格納する不揮発性メモリモジュールとしてのフラッシュメモリモジュール（ＦＭＤＬ）６が接続される。
【００３８】
周辺バスＰＢＵＳには、フラッシュメモリモジュール（ＦＭＤＬ）６に対するコマンドアクセス制御を行うフラッシュシーケンサ（ＦＳＱＣ）７、データ（ＤＡＴＡ）の入出力を行う外部入出力ポート（ＰＲＴ）８，９、タイマ（ＴＭＲ）１０、及びマイクロコンピュータの内部クロック信号を生成するクロックパルスジェネレータ（ＣＰＧ）１１が接続される。ＸＴＡＬ／ＥＸＴＡＬは、発振子が接続され或いは外部クロック信号が供給されるクロック端子、ＳＴＢはスタンバイモードを指示する外部ハードウェアスタンバイ端子、ＲＥＳはリセットを指示する外部リセット端子、Ｖｃｃは外部電源端子、Ｖｓｓは外部グランド端子である。
【００３９】
ここではロジック回路としてのフラッシュシーケンサ７は論理合成により設計され、アレイ構成のフラッシュメモリモジュール６はＣＡＤツールを用いて設計されているため、便宜上別々の回路ブロックとして図示されているが、双方併せて一つのフラッシュメモリを構成する。フラッシュメモリモジュール６は読出し専用の高速アクセスポート（ＨＡＣＳＰ）を介して高速バスＨＢＵＳに接続される。中央処理装置又はＤＭＡＣは高速バスＨＢＵＳから高速アクセスポートを介してフラッシュメモリモジュール６をリードアクセスすることができる。中央処理装置２又はＤＭＡＣ３はフラッシュメモリモジュール６に対して書込み及び初期化のアクセスを行うときは、バスインタフェース４を介して周辺バスＰＢＵＳ経由でフラッシュシーケンサ７にコマンドを発行する。これによってフラッシュシーケンサ７が周辺バスＰＢＵＳから低速アクセスポート（ＬＡＣＳＰ）を通じてフラッシュメモリモジュールの初期化や書込み動作の制御を行う。
【００４０】
図３には、フラッシュメモリモジュール６の構成例が示される。
【００４１】
フラッシュメモリモジュール６は、１ビットの情報記憶を２個の不揮発性メモリセルを用いて行う。すなわちメモリアレイ（ＭＡＲＹ）１９は、それぞれ書換え可能な２個の不揮発性メモリセルＭＣ１，ＭＣ２を１ビットのツインセルとして複数個備える。図３には代表的に１対だけ図示されている。不揮発性メモリセルＭＣ１，ＭＣ２は、例えば図４の（Ａ）に例示されるスプリットゲート型フラッシュメモリ素子とされる。このメモリ素子は、ソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲート（ＣＧ）とメモリゲート（ＭＧ）を有し、メモリゲートとゲート絶縁膜の間にはシリコンナイトライド等の電荷トラップ領域（SiN）が配置されて構成される。選択ゲート側のソース又はドレイン領域はビット線(ＢＬ)に接続され、メモリゲート側のソース又はドレイン領域はソース線(ＳＬ)に接続される。メモリセルの閾値電圧（Ｖｔｈ）を下げるにはＢＬ＝Ｈｉ−Ｚ（高インピーダンス状態）、ＣＧ＝１．５Ｖ、ＭＧ＝−１０Ｖ、ＳＬ＝６、ＷＥＬＬ＝０Ｖとし、ウェル領域（ＷＥＬＬ）とメモリゲートＭＧ間の高電界によって電荷トラップ領域（SiN）からウェル領域（ＷＥＬＬ）に電子が引き抜かれる。この処理単位はメモリゲートを共有する複数メモリセルとされる。メモリセルの閾値電圧（Ｖｔｈ）を上げるにはＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６、ＷＥＬＬ＝０Ｖとし、ソース線ＳＬからビット線に書込み電流を流し、それによってコントロールゲートとメモリゲートの境界部分で発生するホットエレクトロンが電荷トラップ領域（SiN）に注入される。電子の注入はビット線電流を流すか否かによって決まるからこの処理はビット単位で制御される。読出しはＢＬ＝１．５Ｖ、ＣＧ＝１．５Ｖ，ＭＧ＝０Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖで行われる。メモリセルの閾値電圧が低ければメモリセルはオン状態にされ、閾値電圧が高ければオフ状態にされる。メモリ素子はスプリットゲート型フラッシュメモリ素子に限定されず、図４の（Ｂ），（Ｃ）に例示されるスタックド・ゲート型フラッシュメモリ素子であってよい。このメモリ素子はソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介してフローティングゲート（ＦＧ）とコントロールゲート（ＷＬ）がスタックされて構成される。図４の（Ｂ）はホットキャリア書込み方式によって閾値電圧を上げ、ウェル領域（ＷＥＬＬ）への電子の放出によって閾値電圧を下げる。図４の（Ｃ）はＦＮトンネル書込み方式によって閾値電圧を上げ、ビット線（ＢＬ）への電子の放出によって閾値電圧を下げる。
【００４２】
不揮発性メモリセルＭＣ１，ＭＣ２から成る一つのツインセルによる情報記憶は図５の閾値電圧分布に例示されるように、不揮発性メモリセルＭＣ１，ＭＣ２に相補データを格納することによって行う。すなわち、メモリセルＭＣ１，ＭＣ２のそれぞれはセルデータ“１”（低閾値電圧状態）又はセルデータ“０”（高閾値電圧状態）を保持することができる。このとき、ツインセルの一方のメモリセルＭＣをポジセル、他方のメモリセルＭＣ２をネガセルとすると、ツインセルデータ“１”はポジセルＭＣ１がセルデータ“１”、ネガセルがセルデータ“０”を保持する状態であり、ツインセルデータ“０”はポジセルＭＣ１がセルデータ“０”、ネガセルがセルデータ“１”を保持する状態である。ツインセルのポジセルＭＣ１及びネガセルＭＣ２が共にセルデータ“１”を保持する状態はイニシャライズ状態であり、ツインセルデータは不定になる。
【００４３】
図３に代表的に示されたツインセルのメモリセルＭＣ１，ＭＣ２において、メモリゲートＭＧは共通のメモリゲート選択線ＭＧＬに接続され、コントロールゲートＣＧは共通のワード線ＷＬに接続される。実際には多数のツインセルがマトリクス配置され、行方向の配列単位で対応するメモリゲート選択線ＭＧＬ及びワード線ＷＬに接続される。メモリセルＭＣ１，ＭＣ２は列単位で副ビット線ＳＢＬに接続され、副ビット線セレクタ２０を介して書込み系主ビット線ＷＭＢＬに接続する。それぞれの書込み系主ビット線ＷＭＢＬには複数の副ビット線ＳＢＬが副ビット線セレクタ２０によって階層化されて接続されている。副ビット線ＳＢＬに階層化された単位をメモリマットと称する。ソース線ＳＬはグランドＶｓｓに接続される。メモリセルＭＣ１の副ビット線ＳＢＬはメモリマット毎に読出し列セレクタ２２を介して階層センスアンプＳＡの一方の差動入力端子に接続され、メモリセルＭＣ２の副ビット線ＳＢＬはメモリマット毎に読出し列セレクタ２２を介して階層センスアンプＳＡの他方の差動入力端子に接続される。ワード線ＷＬは第１行デコーダ(ＲＤＥＣ１)２４によって選択され、メモリゲート線ＭＧＬ及び副ビット線セレクタ２０は第２行デコーダ(ＲＤＥＣ２)２５によって選択される。第１行デコーダ２４及び第２行デコーダ２５による選択動作は、読出しアクセスではＨＡＣＳＰに供給されるアドレス情報等に従い、データの書込み動作及び初期化動作ではＬＡＣＳＰに供給されるアドレス情報等に従う。階層センスアンプＳＡの出力は読出し系の主ビット線ＲＭＢＬに接続され、出力バッファ(ＯＢＵＦ)２６を介して高速バスＨＢＵＳのデータバスＨＢＵＳ＿Ｄに接続される。読出し系の主ビット線ＲＭＢＬは例えば出力バッファ２６の並列データ入出力ビット数に応ずる本数が設けられる。書込み系主ビット線ＷＭＢＬは書込みデータラッチ回路２７のラッチデータに従って選択的に書込み電流が流れるようにされる。書込みデータラッチ回路２７は書換え列セレクタ２８で選択され、また、書換え列セレクタ２８で選択された書き換え系主ビット線ＷＭＢＬはベリファイセンスアンプＶＳＡに接続される。ベリファイセンスアンプＶＳＡの出力及び書込みデータラッチ回路２７は、周辺バスＰＢＵＳのデータバス（ＰＢＵＳ＿Ｄ）にインタフェースされる入出力回路（ＩＯＢＵＳ）２９に接続する。書換え列セレクタ２８は列デコーダ(ＣＤＥＣ)３０によって選択される。列デコーダ３０の選択動作はＬＡＣＳＰに供給されるアドレス情報等に従う。電源回路(ＶＰＧ)３１は読出し、書込み、初期化に必要な各種動作電源を生成する。タイミングジェネレータ(ＴＭＧ)３２は中央処理装置２等からＨＡＣＳＰに供給されるアクセスストローブ信号、ＦＳＱＣ７からＬＡＣＳＰに供給されるアクセスコマンド等に従って、内部動作タイミングを規定する内部制御信号を生成する。フラッシュメモリの制御部はＦＳＱＣ７とタイミングジェネレータ３２によって構成される。
【００４４】
図６にはデータの読出し系及び書込み系の詳細な回路構成が例示される。書込み系主ビット線としてＷＭＢＬ＿０Ｐ〜ＷＭＢＬ＿３Ｐ、ＷＭＢＬ＿０Ｎ〜ＷＭＢＬ＿３Ｎの８本が例示され、そこに接続するメモリマットとして１個のメモリマットが例示される。特に制限されないが、副ビット線としてＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐ、ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎが配置され、１本の書込み系主ビット線に対して２本の副ビット線が割り当てられる。メモリセルＭＣ１，ＭＣ２については図示を省略してある副ビット線に付された参照符号における数字のサフィックスはツインセルの列番号を意味する。アルファベットのサフィックスＰはツインセルの一方のメモリセルＭＣ１（ポジセル）に接続する副ビット線であることを意味し、サフィックスＮはツインセルの他方のメモリセルＭＣ２（ネガセル）に接続する副ビット線であることを意味する。書込み主ビット線に付された参照符号におけるアルファベットのサフィックスＰはツインセルのポジセルに接続する書込み主ビット線であることを意味し、サフィックスＮはツインセルのネガセルに接続する書込み主ビット線であることを意味し、数字のサフィックスは対応するツインセルの列番号のうち若い方の列番号を意味する。
【００４５】
読出し系セレクタ２２をスイッチ制御する選択信号ＹＲ０Ｎ〜ＹＲ７Ｎはツインセルの列番号が等しい一対の副ビット線を選択し、選択したポジセル側の副ビット線とネガセル側の副ビット線とをセンスアンプＳＡの差動入力端子に接続する。センスアンプＳＡは差動入力端子にそれぞれ電流源トランジスタ（図示せず）を有し、読出し動作において電流源トランジスタが活性化される。読出し動作においてワード線によってツインセルが選択されると、選択されたツインセルのポジセルとネガセルは記憶しているツインセルデータに従って相補的にスイッチ動作し、其れによってセンスアンプＳＡの差動入力端子に電位差が形成される。この電位差をセンスアンプＳＡが増幅することによって読出し系主ビット線ＲＭＢＬにそのツインセルのツインセルデータを出力する。
【００４６】
上記ツインセルの列番号配置と読出し系セレクタ２２による副ビット線の選択形態により、読出し系セレクタ２２で選択される一対の副ビット線の間にはそのとき非選択にされる別の副ビット線が配置されるようになっている。例えばＳＢＬ＿０ＰとＳＢＬ＿０Ｎが選択されるとき、その間にはＳＢＬ＿４Ｐ，ＳＢＬ＿１Ｐ，ＳＢＬ＿５Ｐが配置されている。読出し系ディスチャージ回路４０はディスチャージ信号ＤＣＲ０、ＤＣＲ１によって副ビット線ＳＢＬを選択的にグランド電位Ｖｓｓに接続する回路であり、副ビット線セレクタ２０により非選択とされる副ビット線をグランド電位に接続する。例えば読出し動作においてＳＢＬ＿０ＰとＳＢＬ＿０Ｎが選択されるとき、その間に配置されたＳＢＬ＿４Ｐ，ＳＢＬ＿５Ｐがグランド電位Ｖｓｓに接続される。読出し選択とされる副ビット線の間でグランド電位に接続される別の副ビット線は、当該読出し選択の副ビット線に読み出される相補データに対するグランドシールドとして機能し、不所望な容量カップリングによる誤動作を防止することができる。
【００４７】
読出し動作ではツインセルは保持する相補データに応ずる差動信号を増幅するので、前記電流源トランジスタから副ビット線に供給される電流に誤差があっても、差動信号の中間の電流信号を参照電流としてセンス増幅を行う場合よりも差動増幅動作への影響は小さい。
【００４８】
ツインセルデータの書込みについて説明する。
【００４９】
ツインセルのリテンション特性は、例えば１６０°Ｃのような動作保証上限側の温度下では図７の（Ａ）に例示されるように、セルデータ“０”を保持するメモリセル（高閾値電圧のメモリセル）は時間と共に閾値電圧が下がり、セルデータ“１”を保持するメモリセルの閾値電圧はさほど変化しない。一方、常温下では図７の（Ｂ）に例示されるように、セルデータ“１”を保持するメモリセル（低い閾値電圧のメモリセル）は時間と共に閾値電圧が上がり、セルデータ“０”を保持するメモリセルの閾値電圧はさほど変化しない。ツインセルデータが書込まれた後のツインセルの経年的な閾値電圧の変化に対して、読出し動作は上述のようにツインセルが保持する相補データに従って形成される差動信号を差動増幅するから、差動信号によって電位差が形成される限り、ツインセルデータのセンス増幅を行うことができる。差動信号の中間の電流信号を参照電流としてセンス増幅を行う場合には参照電流のばらつき範囲ＦＬＣとの関係により、時間Ｔ１で寿命が尽きることになる。ツインセルに相補データを保持する記憶形態では、高温下では時間Ｔ２まで延命させることができ、常温下ではそれ以上延命させることができる。Ｖ＿ＷＬはそのときのワード線選択レベルである。
【００５０】
書込みデータラッチ回路２７は、信号ＢＬＫＣＩによるリセット機能を有するスタティックラッチＬＴＰ，ＬＴＮと、書込みパルスＷＰＬＳのパルス幅に応じて書込み電流を流すための電流スイッチＰＳＷＰ，ＰＳＷＮと、スタティックラッチＬＴの反転記憶ノードの値にしたがって主ビット線と電流スイッチＰＳＷＰ，ＰＳＷＮとを選択的に接続する書込み選択スイッチＳＳＷを有する。ポジセルに割り当てられる主ビット線に対応するスタティックラッチＬＴＰにはデータバスＰＢＵＳ＿Ｄから非反転信号線ＰＳＬに供給された書込みデータが書換え列セレクタ２８で選択されて供給される。ネガセルに割り当てられる主ビット線に対応するスタティックラッチＬＴＮにはデータバスＰＢＵＳ＿Ｄから反転信号線ＮＳＬに供給された反転書込みデータが書換え列セレクタ２８で選択されて供給される。ＥＮＤＴは信号線ＰＳＬ，ＮＳＬへの書込みデータの入力ゲート信号である。ポジセルに割り当てられる主ビット線は書換え列セレクタ２８を介して非反転ベリファイ信号線ＰＶＳＬに共通接続される。ネガセルに割り当てられる主ビット線は書換え列セレクタ２８を介して反転ベリファイ信号線ＮＶＳＬに共通接続される。書換え系の列セレクタ２８をスイッチ制御する選択信号ＹＷ０〜ＹＷ３はツインセルの列番号が等しい一対の主ビット線を信号線ＰＳＬ，ＮＳＬに接続し、また、それに対応するスタティックラッチＬＴＰ，ＬＴＮを信号線ＰＳＬ，ＮＳＬに接続する。書込み動作においてデータバスＰＢＵＳ＿Ｄから入力された書込みデータは相補データとして信号線ＰＳＬ，ＮＳＬに入力され、書換え系の列セレクタ２８で選択される一対のスタティックラッチＬＴＰ，ＬＴＮにラッチされる。スタティックラッチＬＴＰ，ＬＴＮの一方はデータ“１”、他方はデータ“０”をラッチする。ラッチデータ“１”に対応する主ビット線にはソース線からの書込み電流が流れず、ラッチデータ“０”に対応する主ビット線にはソース線からの書込み電流が流れ、これによって、選択されたツインセルの一方のメモリセルにはセルデータ“１”が書込まれ、他方のメモリセルにはセルデータ“０”が書込まれる。書込みベリファイにおいては、書込み動作が選択されたツインセルの記憶情報を対応する一対の主ビット線に読出して書換え列セレクタ２８でベリファイ信号線ＰＶＳＬ，ＮＶＳＬに伝達し、シングルエンドで反転増幅出力を得るベリファイセンスアンプＶＳＡ＿Ｐ，ＶＳＡ＿Ｎで増幅する。また、書込み動作において書込みデータが格納されたスタティックラッチＬＴＰ，ＬＴＮの保持データを同じく書換え系の列セレクタ２８で信号線ＰＳＤＬ，ＮＳＬに伝達する。ベリファイセンスアンプＶＳＡ＿Ｐの出力と信号線ＰＳＬの非反転書込みデータの一致を排他的論理和ゲートＥＸＯＲ＿Ｐで調べることによってポジセルのデータ書込み状態を検証することができ、同様に、ベリファイセンスアンプＶＳＡ＿Ｎの出力と信号線ＮＳＬの反転書込みデータの一致を排他的論理和ゲートＥＸＯＲ＿Ｎで調べることによってネガセルのデータ書込み状態を検証することができる。排他的論理和ゲートＥＸＰＲ＿Ｐ，ＥＸＯＲ＿Ｎの出力に対してアンドゲートＡＮＤで論理積を採り、その論理積の結果が１ビットの書込みデータに対する書込みベリファイ結果ＶＲＳＬＴになる。書込みデータが複数ビットの場合には複数ビット分の排他的論理和ゲートの全ての出力に対して論理積を採ってベリファイ結果を得ることになる。ベリファイ結果ＶＲＳＬＴはフラッシュシーケンサ７に供給される。
【００５１】
また、ベリファイセンスアンプＶＳＡ＿Ｐ，ＶＳＡ＿Ｎの出力はセレクタＳＥＬを介して選択的に周辺データバスＰＢＵＳ＿Ｄに出力可能になっている。この読出し経路は、ツインセルに記憶されたネガセルの記憶情又はポジセルの記憶情報をシングルエンド増幅して周辺データバスＰＢＵＳ＿Ｄに出力する読出し経路になる。特に制限されないが、セレクタＳＥＬからＰＢＵＳ＿Ｄへのリードデータの出力動作ではセレクタＳＥＬの入力が選択される側の一方のベリファイセンスアンプＶＳＡ＿Ｐ又はＶＳＡ＿Ｎが活性化される。すなわち、セレクタＳＥＬがベリファイセンスアンプＶＳＡ＿Ｐの出力を選択するときにはベリファイセンスアンプＶＳＡ＿Ｐが活性化され、セレクタＳＥＬがベリファイセンスアンプＶＳＡ＿Ｎの出力を選択するときにはベリファイセンスアンプＶＳＡ＿Ｎが活性化される。ベリファイセンスアンプＶＳＡ＿Ｐ，ＶＳＡ＿Ｎはその性質上センスアンプＳＡのような高速動作を要しないから、回路構成並びに回路を構成するＭＯＳトランジスタの相互コンダクタンスは比較的小さくされる。したがって、センスアンプＳＡを用いる読出し動作に比べてベリファイセンスアンプＶＳＡ＿Ｐ，ＶＳＡ＿Ｎを用いる読出し動作は電力消費が少なくされる。
【００５２】
書込み系ディスチャージ回路４１はディスチャージ信号ＤＣＷ０、ＤＣＷ１によって書込み用主ビット線ＷＭＢＬを選択的にグランド電位Ｖｓｓに接続する回路であり、書換え列セレクタ２８により非選択とされる書込み用主ビット線ＷＢＭＬをグランド電位Ｖｓｓに接続する。例えば書き換え後のベリファイ動作においてＷＭＢＬ＿０ＰとＷＭＢＬ＿０Ｎが選択されるとき、その間に配置されたＷＭＢＬ＿１Ｐがグランド電位Ｖｓｓに接続される。書き換え後のベリファイ動作で選択とされる差動の書込み用主ビット線の間でグランド電位に接続される別の主ビット線は、当該書き換え後のベリファイ動作で選択される主ビット線上に現れる差動信号に対するグランドシールドとして機能し、不所望な容量カップリングによる誤動作を防止することができる。
【００５３】
ツインセルのデータ状態はフラッシュメモリの外部から認識できる状態、すなわち、中央処理装置２で認識できる状態を意味する。ツインセルのデータ状態はイニシャル状態（初期状態）、ツインセルデータ“１”状態、及びツインセルデータ“０”状態の３状態である。ツインセルデータ“１”状態とツインセルデータ“０”状態との間を直接遷移することはできない。イニシャル状態はツインセルの一対のメモリセルＭＣ１，ＭＣ２がセルデータ“１”を保持する状態であり、センスアンプＳＡを用いた差動読出しの結果としての記憶情報は不定となる。フラッシュシーケンサ７は、中央処理装置２等から与えられる初期化の指示に応答して初期化アドレスで指定されたツインセルの一対のメモリセルＭＣ１，ＭＣ２がそれぞれ保持するデータをセルデータ“１”で揃えて初期化する初期化動作を制御することによってイニシャル状態を実現する。また、フラッシュシーケンサ７は、中央処理装置２等から与えられる書込みの指示に応答して書込みアドレスで指定されたツインセルのメモリセルＭＣ１，ＭＣ２の何れか一方が保持するセルデータ“１”をセルデータ“０”に変更して当該ツインセルに相補データを書き込む書き込み動作を制御することによって、ツインセルデータ“１”状態又はツインセルデータ“０”状態を実現する。フラッシュメモリは一括消去を行うという性格上、ランダムアクセスによってビット毎に初期化状態を得ることはできない。上記書込み動作の対象とするツインセルの数は、複数のツインセルを初期化状態とする単位に等しくされ、或いは、上記初期化状態とする単位の整数分の一にされる。したがって、中央処理装置２は初期化動作を行うとき初期化状態にされるツインセルの記憶情報を予めＲＡＭ等に退避させることが必要な場合がある。退避したデータの一部を書き戻さなければならないような場合である。
【００５４】
図８には、マイクロコンピュータにおけるアドレスマップ例が示される。
【００５５】
アドレスマップは、マイクロコンピュータ１０５がリセット時に０番地（Ｈ’００００）から処理するトップブート型の場合には、図８の（Ａ）に示されるように０番地からプログラム領域及びＲＡＭ領域の順に配置され、このプログラム領域に２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリモジュール６（相補フラッシュ）が配置される。ＲＡＭ領域にはＲＡＭ５が配置される。マイクロコンピュータ１０５がリセット時に最終番地（Ｈ’ＦＦＦＦ）に飛ぶボトムブート型の場合には、図８の（Ｂ）に示されるようにＲＡＭ領域及びプログラム領域の順に配置され、このプログラム領域に２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリモジュール６（相補フラッシュ）が配置される。
【００５６】
ここで、本例の比較対象として、中央処理装置２で実行されるプログラムを格納するフラッシュメモリモジュール（ＦＭＤＬ）６に、１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリを適用した場合について説明する。
【００５７】
１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリにおいては、例えば特許文献１の図６に示されるように、比較電流ＭＯＳトランジスタＱ１５が設けられ、メモリセルからデータを読み出す際に、ゲートバイアス電圧ＣＣＢにより、オン状態のメモリセルＭＣに流れる電流の半分の電流（リード比較電流）を比較電流ＭＯＳトランジスタＱ１５に流す必要がある。ゲートバイアス電圧ＣＣＢを形成するゲートバイアス回路は、定電流源と、この定電流源に流れる定電流を取り込むカレントミラー回路とを含んで成り、上記カレントミラー回路の出力電流に基づいてゲートバイアス電圧ＣＣＢを形成することができる。比較電流が安定しなければ、メモリセルデータを正しく読み出すことはできない。リード比較電流は、比較電流ＭＯＳトランジスタＱ１５のゲートに供給されるゲートバイアス電圧ＣＣＢによって決定されるから、リード比較電流の安定化には、ゲートバイアス回路における定電流源の安定化が前提となる。スタンバイモードにおいて、中央処理装置や周辺モジュールへのクロック供給が停止され、またフラッシュメモリモジュール６への電源遮断により、リード比較電流を生成するための定電流源の機能が停止されるものとする。このため、１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリをフラッシュメモリモジュール６に適用した場合には、スタンバイモードからアクティブモードへの復帰の際に、上記ゲートバイアス回路における定電流源が安定するまでは、フラッシュメモリモジュール６からプログラムを読み出すことができない。つまり、スタンバイモードからアクティブモードへの復帰には、図１２の（Ａ）に示されるように、上記ゲートバイアス回路における定電流源が安定化するまでの時間がウェイクアップ時間として必要になる。特に、電子式電力メータ１００のように、マイクロコンピュータ１０５での間欠的な処理が短時間で終了する場合には、相対的にウェイクアップに要する時間（ウェイクアップ時間）の割合が大きくなるため、ウェイクアップ中の動作電流Ｉｗによる電力消費が無視できなくなる。
【００５８】
これに対して中央処理装置２で実行されるプログラムを格納するフラッシュメモリモジュール（ＦＭＤＬ）６に、図３に示されるような２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリを適用した場合には、読出し選択されたツインセルの第１記憶素子と第２記憶素子から出力される相補データをセンスアンプＳＡで差動増幅してツインセルの記憶情報を判定するようにしている。このためフラッシュメモリモジュール（ＦＭＤＬ）６に、２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリを適用した場合には、１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリにおいてリード比較電流を流すための比較電流ＭＯＳトランジスタＱ１５や、この比較電流ＭＯＳトランジスタＱ１５に供給されるゲートバイアス電圧ＣＣＢを形成するためのゲートバイアス回路に相当するものが不要とされる。従ってフラッシュメモリモジュール（ＦＭＤＬ）６に、２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリを適用した場合には、図１２の（Ｂ）に示されるように、上記ゲートバイアス回路における定電流源が安定化するまでの時間を待つことなく、スタンバイモードからアクティブモードへ復帰してフラッシュメモリモジュール６からの情報読み出しを行うことができる。このようにフラッシュメモリモジュール（ＦＭＤＬ）６に、２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリを適用した場合には、ウェイクアップ時間を短縮することができ、また、それによって、ウェイクアップ中の動作電流Ｉｗによる電力消費を無視できる程度に抑えることができるので、マイクロコンピュータ応用システムの一例とされる電子式電力メータ１００における消費電力を低減することができる。
【００５９】
《実施の形態２》
図１３には、本発明にかかるマイクロコンピュータ応用システムの一例とされるガスメータが示される。図１３に示されるガスメータ１３０は、流量計１３１、電源部１３２、遮断回路１３４、表示器１３５、及びパルス発信機１３６を含んで成る。ガスメータ１３０の入り口から取り込まれたガスは、流量計１３１及び遮断回路１３４を介して、ガスメータ１３０の出口に伝達され、図示されないガス器具に供給される。電源部１３２は、ガスメータ１３０内の各部の動作用電源電圧を形成する。ガス器具でのガス使用量は流量計１３１によって計測される。流量計１３１での計測結果はマイクロコンピュータ１３３に伝達される。このマイクロコンピュータ１３３は、スタンバイモードと、このスタンバイモードから復帰して一連の処理を行うアクティブモードとを有する。上記一連の処理には、ガス使用量の表示制御や、異常制御及び異常通知制御が含まれる。マイクロコンピュータ１３３には、図２に示されるマイクロコンピュータ１０５が適用される。マイクロコンピュータ１３３は、流量計１３１での計測結果に基づいて、表示器１３５でのガス使用量の表示制御を行う。また、マイクロコンピュータ１３３は、流量計１３１での計測結果に基づいて、あるいは図示されないガス漏れセンサーの出力に基づいて異常を検知した場合には、遮断回路１３４を制御してガスを遮断する。またマイクロコンピュータ１３３は、パルス発信機１３６を制御して、無線又は有線により異常通知のためのパルス発振を行う。
【００６０】
上記の構成のガスメータ１３０においては、マイクロコンピュータ１３３として、図２に示されるマイクロコンピュータ１０５が適用されているため、実施の形態１の場合と同様に、ウェイクアップ時間を短縮することができ、また、それによって、ウェイクアップ中の動作電流による電力消費を無視できる程度に抑えることができるので、ガスメータ１３０における消費電力を低減することができる。
【００６１】
マイクロコンピュータが間欠的にアクティブ状態にされるシステムとしては、電子式電力メータ１００やガスメータ１３０の他に、アクティブモードで時刻表示制御等を行う時計を挙げることができる。上記時計においても、フラッシュメモリモジュール６をプログラムメモリとして用いることにより、実施の形態１や実施の形態２の場合と同様に、ウェイクアップ時間を短縮することができ、また、それによって、ウェイクアップ中の動作電流による電力消費を無視できる程度に抑えることができるので、システムにおける消費電力を低減することができる。
【００６２】
また、エアバッグシステムや携帯端末システムなどのように、マイクロコンピュータのスタンバイ状態の時間が長く、低電力モード（スタンバイモード）からアクティブモードへの復帰タイミングが定かでなく、しかも復帰時間が短くないといけないシステムにおいても、図２に示されるマイクロコンピュータを適用し、フラッシュメモリモジュール６をプログラムメモリとして用いることにより、システムの消費電力を低減することができる。実施の形態１や実施の形態２の場合と同様に、ウェイクアップ時間を短縮することができ、また、それによって、ウェイクアップ中の動作電流による電力消費を無視できる程度に抑えることができるからである。エアバッグシステムや携帯端末システムなどでは、マイクロコンピュータの外部からの割り込みによってスタンバイモードからアクティブモードへ復帰される。例えばエアバッグシステムでは一定の衝撃が生じたことによりマイクロコンピュータへの割り込みが発生し、この割り込み処理によってエアバッグが作動する。携帯端末システムでは着信などによりマイクロコンピュータへの割り込みが発生し、この割り込み処理によって所定の着信処理が行われる。
【００６３】
《実施の形態３》
実施の形態１や実施の形態２に適用されるマイクロコンピュータが、サブアクティブモードをサポートしている場合には、このサブアクティブモードでの動作電流を低減することができる。サブアクティブモードでは、フラッシュメモリモジュール６からの情報読み出しが行われない場合には、当該フラッシュメモリモジュール６への電源供給が停止される（スリープ状態）。例えばマイクロコンピュータへの割込み等によってフラッシュメモリモジュール６からの情報読み出しが行われる場合、フラッシュメモリモジュール６への電源供給が開始される。このとき、１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリをフラッシュメモリモジュール６に適用した場合には、図１４の（Ａ）に示されるように、スリープ状態からメモリ読出し処理を開始するまでに、ＣＰＵにおいて電源安定ウェイトを挿入する必要があり、ゲートバイアス回路における定電流源が安定するまでは、フラッシュメモリモジュール６からプログラムを読み出すことができない。これに対して、フラッシュメモリモジュール６に、２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリを適用した場合には、１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリにおいてリード比較電流を流すための比較電流ＭＯＳトランジスタＱ１５や、この比較電流ＭＯＳトランジスタＱ１５に供給されるゲートバイアス電圧ＣＣＢを形成するためのゲートバイアス回路に相当するものが不要とされる。従ってフラッシュメモリモジュール６に、２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリを適用した場合には、図１４の（Ｂ）に示されるように、電源安定ウェイトを挿入することなく、フラッシュメモリモジュール６からの読出し処理を行うことができるので、電源安定ウェイト期間における無駄な電力消費を抑えることができ、サブアクティブモードでの動作電流を低減することができる。
【００６４】
《実施の形態４》
実施の形態１や実施の形態２におけるフラッシュメモリモジュール６として、２ｃｅｌｌ／ｂｉｔ方式の第１フラッシュメモリと、１ｃｅｌｌ／ｂｉｔ方式の第２フラッシュメモリとの双方を設けることができる。２ｃｅｌｌ／ｂｉｔ方式の第１フラッシュメモリには、図３に示される構成を採用することができる。１ｃｅｌｌ／ｂｉｔ方式の第２フラッシュメモリには、例えば特許文献１における図５及び図６に示される構成を採用することができる。
【００６５】
図９には、マイクロコンピュータにおけるアドレスマップ例が示される。
【００６６】
アドレスマップは、マイクロコンピュータ１０５がトップブート型の場合には、図９の（Ａ）に示されるように０番地から相補フラッシュ領域、通常フラッシュ領域、ＲＡＭ領域の順に配置され、マイクロコンピュータ１０５がボトムブート型の場合には、図９の（Ｂ）に示されるように０番地からＲＡＭ領域、通常フラッシュ領域、相補フラッシュ領域の順に配置される。相補フラッシュ領域はリセットベクタ及び割り込みベクタの格納領域とされ、この相補フラッシュ領域には、２ｃｅｌｌ／ｂｉｔ方式の第１フラッシュメモリが配置される。通常フラッシュ領域はプログラム領域とされ、この通常フラッシュ領域には１ｃｅｌｌ／ｂｉｔ方式の第２フラッシュメモリが配置される。ＲＡＭ領域にはＲＡＭ５が配置される。尚、１ｃｅｌｌ／ｂｉｔ方式の第２フラッシュメモリにおいては、イニシャライズ状態は無く、論理値“１”が消去状態、論理値“０”が書き込み状態とされる。
【００６７】
このようにリセットベクタ及び割り込みベクタが相補フラッシュ領域に格納され、この相補フラッシュ領域に２ｃｅｌｌ／ｂｉｔ方式の第１フラッシュメモリが配置されることにより、リセットベクタ及び割り込みベクタを第２フラッシュメモリに格納する場合に比べて、リセット処理や割り込み処理の開始を早めることができるので、ウェイクアップ時間を短縮することができる。また、それによって、ウェイクアップ中の動作電流による電力消費を無視できる程度に抑えることができるので、マイクロコンピュータ応用システムにおける消費電力を低減することができる。
【００６８】
また、図１０に示されるように、相補フラッシュ領域をブート領域とし、このブート領域にリセットベクタ、割り込みベクタ、ブートプログラムを配置することができるし、図１１に示されるように、相補フラッシュ領域として、ブート領域とシステム情報領域を配置することができる。相補フラッシュ領域には、２ｃｅｌｌ／ｂｉｔ方式の第１フラッシュメモリが配置され、通常フラッシュ領域には１ｃｅｌｌ／ｂｉｔ方式の第２フラッシュメモリが配置される。図１０，１１において、（Ａ）はマイクロコンピュータ１０５がトップブート型の場合、（Ｂ）はマイクロコンピュータ１０５がボトムブート型の場合である。
【００６９】
図１１に示されるアドレスマップにおいて、システム復帰やシステム退避にはシステム情報領域（２ｃｅｌｌ／ｂｉｔ方式の第１フラッシュメモリ）が使用され、システム復帰後のアクティブモード（通常動作）においては通常フラッシュ領域（１ｃｅｌｌ／ｂｉｔ方式の第２フラッシュメモリ）が使用される。
【００７０】
フラッシュメモリモジュール（ＦＭＤＬ）６に、１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリのみを適用した場合、それにシステム情報が格納されることになるので、図１５の（Ａ）に示されるように、割り込み発生により、電圧復帰（リード比較電流を生成するための定電流源の安定化）、システム復帰後に通常動作に遷移される。
【００７１】
これに対して図１１に示されるように、システムが２重化され、システム復帰やシステム退避には相補フラッシュ領域（２ｃｅｌｌ／ｂｉｔ方式の第１フラッシュメモリ）が使用され、システム復帰後のアクティブモード（通常動作）においては通常フラッシュ領域（１ｃｅｌｌ／ｂｉｔ方式の第２フラッシュメモリ）が使用される場合には、図１５の（Ｂ）に示されるように、相補フラッシュ領域（２ｃｅｌｌ／ｂｉｔ方式の第１フラッシュメモリ）からシステム変数を読み出してシステムを復帰する期間を利用して、通常フラッシュ領域（１ｃｅｌｌ／ｂｉｔ方式の第２フラッシュメモリ）の電圧復帰を行うことができる。このようにすれば、第２フラッシュメモリのみでシステムを復帰するのに比べてウェイクアップ時間を短縮することができる。また、比較的高価な２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリのみでフラッシュメモリモジュール６を構成するのに比べて、比較的安価な１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリを用いることができるので、その分、システムのトータルコストを安くすることができる。この効果は、２ｃｅｌｌ／ｂｉｔ方式の第１フラッシュメモリは、１ｃｅｌｌ／ｂｉｔ方式の第２フラッシュメモリよりも小規模とされるほど顕著とされる。
【００７２】
《実施の形態５》
マイクロコンピュータ応用システムの一例として非接触型システムを挙げることができる。
【００７３】
非接触型システムの一例とされる非接触型ＩＣカードは、非接触状態のホストシステムから電源が供給され、当該ホストシステムとの間で各種情報のやり取りが行われる。非接触型ＩＣカードの一般的なステートは、例えば図１６Ａに示されるように、割り込みによりスタンバイ状態から電源が起動され、カード情報の読み出しや、ホストシステムでの処理結果の書き込みが行われた後に、スタンバイ状態に遷移される。
【００７４】
非接触型ＩＣカードに搭載されるマイクロコンピュータ１６１は、図１６Ｂに示されるように、アンテナ及び電源１６２、ＣＰＵ１６３、マスクＲＯＭ１６４、ＥＥＰＲＯＭ１６５、ＲＡＭ１６６を含んで構成することができる。アンテナ及び電源１６２は、ホストシステムとの間で電波を介して信号のやり取りを行う。回路の動作用電源もアンテナ及び電源１６２を介して取り込まれる。マスクＲＯＭ１６４にはプログラムが格納され、ＣＰＵは、このマスクＲＯＭ１６４内のプログラムを実行する。ＥＥＰＲＯＭ（電気的に消去可能なPROM, Electrically Erasable PROM）１６５には、各種情報が格納される。ＲＡＭ１６６はＣＰＵ１６３での演算処理の作業領域などに使用される。ＥＥＰＲＯＭ１６５にプログラムを格納することもできるが、そうすると、プログラムが改竄される虞れがある。そこで、特に金融関係向けの非接触型ＩＣカードに搭載されるマイクロコンピュータ１６１においては、マスクＲＯＭ１６４にプログラムを格納するようにしている。
【００７５】
しかしながら、図１６Ｂに示される構成では、ＥＥＰＲＯＭ１６５が搭載されているにもかかわらず、それとは別にマスクＲＯＭ１６４が必要になる。そこで、図１６Ｃに示されるように、フラッシュメモリ（相補ＦＬＡＳＨ）１６７を設け、このフラッシュメモリ１６７内にプログラムや各種情報を格納する。プログラムの改竄を防ぐため、フラッシュメモリ１６７内には、ＯＴＰ領域が形成され、このＯＴＰ（ワンタイム・プログラミング）領域にプログラムが格納される。ＯＴＰ領域は、フラッシュ・デバイスのブロックを恒久的にロックして、これ以降の消去や書き込みができない。フラッシュメモリ１６７内の個別ブロックに、マップしたＯＴＰビットを持たせることによってＯＴＰ領域を形成することができる。例えばＯＴＰビットが論理値“０”又は“１”にプログラムされると、そのビットに対応するブロックは永久にロックされる。
【００７６】
ここで、上記フラッシュメモリ１６７に、１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリを適用した場合には、スタンバイ状態からカード情報の読み出しを開始するまでに、ＣＰＵ２において電源安定ウェイトを挿入する必要があり、ゲートバイアス回路における定電流源が安定するまでは、フラッシュメモリ１６７からプログラムを読み出すことができない。これに対して、フラッシュメモリ１６７に、図２におけるフラッシュメモリモジュール６と同様に、２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリを適用した場合には、１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリにおいてリード比較電流を流すための比較電流ＭＯＳトランジスタＱ１５や、この比較電流ＭＯＳトランジスタＱ１５に供給されるゲートバイアス電圧ＣＣＢを形成するためのゲートバイアス回路に相当するものが不要とされる。従ってフラッシュメモリ１６７に、２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリを適用した場合には、電源安定ウェイトを挿入することなく、フラッシュメモリ１６７からのプログラムの読み出しを行うことができるので、電源安定ウェイト期間における無駄な電力消費を抑えることができる。
【００７７】
また、２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリは、相補メモリであり、１ビット当たり２個のフラッシュメモリセルで構成されているため、この２個のフラッシュメモリセルからの読み出し電流に同時にノイズが混入した場合には、当該ノイズを相殺若しくは低減することができるので、１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリよりもノイズに対して強い。従って非接触型ＩＣカードのように外来ノイズが混入し易い環境では、１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリよりも２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリ適用が望ましい。
【００７８】
《実施の形態６》
マイクロコンピュータ応用システムの一例として車載用ＣＡＮ（Controller Area Network）システムを挙げることができる。車載用ＣＡＮシステムは、例えば図１７Ａに示されるように、ＣＡＮデータ通信バス１７２に、ＣＡＮプロトコルを用いてデータを送受信するマイクロコンピュータ１７１及びその他のノード（図示せず）が結合されて成る。マイクロコンピュータ１７１には、図２に示されるマイクロコンピュータ１０５のようにフラッシュ目おりモジュールとして２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリが適用される。また、マイクロコンピュータ１７１には、ＣＡＮ所定の通信プロトコルに従って通信制御を行うためのＣＡＮコントローラ（ＣＮＴ）１７３が内蔵される。車載用ＣＡＮシステムでは、システムにおいて、割り込み発生から割り込み処理終了までの期間が決まっている。このように割り込み発生から割り込み処理終了までの期間が決まっている場合には、プログラムメモリとして、２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリモジュール６が搭載されたマイクロコンピュータ１０５を適用することにより、システムの動作電流及びスタンバイ電流の双方を低減することができる。
【００７９】
すなわち、フラッシュメモリモジュール６に、２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリを適用した場合には、１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリを適用した場合に比べてウェイクアップ時間を短縮することができる。例えば図１７Ｂに示されるように、割り込み発生から処理終了までの間隔（割り込み間隔）がシステムで決まっている場合において、２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリ（相補フラッシュ）を適用した場合には、１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリ（通常フラッシュ）の場合の動作周波数（クロック周波数ｆ１）よりも低い動作周波数（クロック周波数ｆ２）に変更しても、所定の割り込み間隔内でユーザ処理を完了させることができる。１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリを適用した場合のウェイクアップ時間（電源起動時間ｔｐ〔ｓ〕）が不要となるからである。このように動作周波数がｆ１からｆ２に低下されることにより、図１７Ｃに示されるように、２ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリ（相補フラッシュ）を適用した場合には、１ｃｅｌｌ／ｂｉｔ方式のフラッシュメモリ（通常フラッシュ）の場合よりもユーザ処理時の平均電流を低減することができる。このようにユーザ処理時の平均電流が低減された場合には、図１７Ｄに示されるように、マイクロコンピュータ１７１内においてフラッシュメモリモジュール６に動作電流を供給する電源回路（ＯＰアンプ）１７１を形成するドライバとして、サイズの小さなものを適用することができ、それによってスタンバイ電流（オフリーク電流）を低減することができる。
【００８０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【００８１】
２  中央処理装置
３  ダイレクトメモリアクセスコントローラ
４  バスインタフェース回路
５  ランダムアクセスメモリ
６  フラッシュメモリモジュール
７  フラッシュシーケンサ
８，９  ポート
１０  タイマ
１１  クロックパルスジェネレータ
１９  メモリアレイ
２０  副ビット線セレクタ
２２  読出し列セレクタ
２４  第１行デコーダ
２５  第２行デコーダ
２６  出力バッファ
２７  書込みデータラッチ回路
２８  書換え列セレクタ
２９  入出力回路
３０  列デコーダ
３１  電源回路
３２  タイミングジェネレータ
１００  電子式電力メータ
１０１  電圧変換部
１０２  電流変換部
１０３  電源部
１０４  電力演算部
１０５  マイクロコンピュータ
１０６  表示器
１０７  パルス発信機
１３０  ガスメータ
１３１  流量計
１３２  電源部
１３３  マイクロコンピュータ
１３４  遮断回路
１３５  表示器
１３６  パルス発信機
１６１  マイクロコンピュータ
１６２  アンテナ及び電源
１６３  ＣＰＵ
１６６  ＲＡＭ
１６７  フラッシュメモリ
１６８  ワンタイムプログラミング領域
１７１  マイクロコンピュータ
１７２  ＣＡＮデータ通信バス
１７３  ＣＡＮコントローラ
ＭＣ１，ＭＣ２  メモリセル
ＳＡ  センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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