(57)【要約】【課題】絶縁ゲート型Ｐ−ＨＥＭＴ構造において、良好なトランジスタ性能を実現する。【解決手段】ベース基板、第１結晶層、第２結晶層および絶縁層をこの順に有し、第１結晶層と第２結晶層との間、または、ベース基板と第１結晶層との間に位置する第３結晶層をさらに有し、第２結晶層が、第１結晶層を構成する結晶に格子整合または擬格子整合し、かつ第１結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、第３結晶層が、第１結晶層を構成する結晶に格子整合または擬格子整合し、かつ第１結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、第３結晶層は、ドナーまたはアクセプタとなる第１原子を含み、第３結晶層がドナーとなる第１原子を含む場合、第２結晶層が、アクセプタとなる第２原子を含み、第３結晶層がアクセプタとなる第１原子を含む場合、第２結晶層が、ドナーとなる第２原子を含む半導体基板。【選択図】図１
2012074689.tif 000002
【特許請求の範囲】
【請求項１】
ベース基板、第１結晶層、第２結晶層および絶縁層を有し、前記ベース基板、前記第１結晶層、前記第２結晶層および前記絶縁層が、前記ベース基板、前記第１結晶層、前記第２結晶層、前記絶縁層の順に位置し、
前記第１結晶層と前記第２結晶層との間、または、前記ベース基板と前記第１結晶層との間に位置する第３結晶層をさらに有し、
前記第２結晶層が、前記第１結晶層を構成する結晶に格子整合または擬格子整合し、かつ前記第１結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、
前記第３結晶層が、前記第１結晶層を構成する結晶に格子整合または擬格子整合し、かつ前記第１結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、
前記第３結晶層は、ドナーまたはアクセプタとなる第１原子を含み、
前記第３結晶層がドナーとなる第１原子を含む場合、前記第２結晶層が、アクセプタとなる第２原子を含み、
前記第３結晶層がアクセプタとなる第１原子を含む場合、前記第２結晶層が、ドナーとなる第２原子を含む
半導体基板。
【請求項２】
前記第１結晶層が、電界効果トランジスタのチャネル層に適用できる層であり、
前記絶縁層が、前記電界効果トランジスタのゲート絶縁層に適用できる層であり、
前記電界効果トランジスタがＮチャネル型である場合、前記第３結晶層における前記第１原子はドナーとなり、
前記電界効果トランジスタがＰチャネル型である場合、前記第３結晶層における前記第１原子はアクセプタとなる
請求項１に記載の半導体基板。
【請求項３】
第４結晶層をさらに有し、
前記第３結晶層が前記第１結晶層と前記第２結晶層との間に位置する場合には前記第４結晶層が前記ベース基板と前記第１結晶層との間に位置し、
前記第３結晶層が前記ベース基板と前記第１結晶層との間に位置する場合には前記第４結晶層が前記第１結晶層と前記第２結晶層との間に位置し、
前記第４結晶層が、前記第１結晶層を構成する結晶に格子整合または擬格子整合し、かつ、前記第１結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、
前記第４結晶層が、前記第１原子を含む
請求項１または請求項２に記載の半導体基板。
【請求項４】
前記第１原子のシート濃度Ｎ１と前記第２原子のシート濃度Ｎ２が、数１の関係を満たす、
請求項１から請求項３の何れか一項に記載の半導体基板。
（数１）
Ｎ０ｍｉｎ＋ＳＦｍｉｎ×Ｎ２＜Ｎ１＜Ｎ０ｍａｘ＋ＳＦｍａｘ×Ｎ２
ただし、Ｎ０ｍｉｎおよびＮ０ｍａｘは、それぞれ、前記第２結晶層に前記第２原子をドーピングしない場合において前記電界効果トランジスタのしきい値電圧が設計値となる前記第１原子のシート濃度Ｎ０の最小値および最大値であり、ＳＦｍｉｎおよびＳＦｍａｘは、それぞれ、前記電界効果トランジスタの層構造を示す構造因子ＳＦの最小値および最大値である。
【請求項５】
前記第２原子のシート濃度をＮ２としたとき、数２の関係を満たす、請求項１から請求項４の何れか一項に記載の半導体基板。
（数２）
Ｎ２＞１×１０１２（ｃｍ−２）
【請求項６】
有効電気的膜厚を数３で定義される（ｄ／ε）Ｅとし、前記第２原子のシート濃度をＮ２としたとき、数４の関係を満たす請求項１から請求項５の何れか一項に記載の半導体基板。
【数３】
2012074689.tif 000020
ただし（ｄ／ε）１は、前記絶縁層の電気的膜厚［ｃｍ］であり、（ｄ／ε）２は、前記絶縁層の前記第２結晶層側の界面と、前記第２結晶層の前記第２原子のドーピング中心位置との間の電気的膜厚［ｃｍ］であり、（ｄ／ε）３は、前記第２結晶層の前記第２原子のドーピング中心位置と、前記第１結晶層の中心位置との間の電気的膜厚［ｃｍ］であり、電気的膜厚とは、層の現実の膜厚ｄ［ｃｍ］を比誘電率ε［無単位］で除した値をいう。
（数４）
Ｎ２×（ｄ／ε）Ｅ＞１×１０５（ｃｍ−１）
【請求項７】
前記第１結晶層が、ＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）で表される結晶からなり、
前記第２結晶層が、ＩｎｋＡｌｍＧａ１−ｋ−ｍＡｓｎＰ１−ｎ（０≦ｋ≦１、０≦ｍ≦１、０≦ｋ＋ｍ≦１、０≦ｎ≦１）で表される結晶からなる
請求項１から請求項６の何れか一項に記載の半導体基板。
【請求項８】
前記ベース基板が、ＧａＡｓまたはＩｎＰ基板である
請求項７に記載の半導体基板。
【請求項９】
前記第１結晶層が、ＧａＡｓに格子整合または擬格子整合できるＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）で表される結晶からなり、
前記第２結晶層が、ＡｌｍＧａ１−ｍＡｓ（０≦ｍ≦１）で表される結晶からなる
請求項７または請求項８に記載の半導体基板。
【請求項１０】
前記第１結晶層が、ＧａＡｓに格子整合または擬格子整合できるＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）で表される結晶からなり、
前記第２結晶層が、ＩｎｋＡｌｍＧａ１−ｋ−ｍＰ（０≦ｋ≦１、０≦ｍ≦１、０≦ｋ＋ｍ≦１）で表される結晶からなる
請求項７または請求項８に記載の半導体基板。
【請求項１１】
前記電界効果トランジスタがＮチャネル型であり、
前記第２結晶層が、自然超格子を有するＩｎｋＡｌｍＧａ１−ｋ−ｍＰ（０≦ｋ≦１、０≦ｍ≦１、０≦ｋ＋ｍ≦１）で表される結晶からなる、
請求項１０に記載の半導体基板。
【請求項１２】
前記第２結晶層が、ＩｎｋＧａ１−ｋＰ（０≦ｋ≦１）で表される結晶からなり、
請求項１０または請求項１１に記載の半導体基板。
【請求項１３】
前記ベース基板が、ＧａＡｓ基板である
請求項９から請求項１２の何れか一項に記載の半導体基板。
【請求項１４】
前記第１結晶層が、ＧａＮに格子整合または擬格子整合できるＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）で表される結晶からなり、
前記第２結晶層が、ＩｎｐＡｌｑＧａ１−ｐ−ｑＮ（０≦ｐ≦１、０≦ｑ≦１、０≦ｐ＋ｑ≦１）で表される結晶からなる
請求項１から請求項６の何れか一項に記載の半導体基板。
【請求項１５】
前記ベース基板が、ＧａＮ基板である
請求項１４に記載の半導体基板。
【請求項１６】
前記電界効果トランジスタがＮチャネル型であり、
前記第２原子が、Ｃ原子またはＺｎ原子である
請求項１から請求項１５の何れか一項に記載の半導体基板。
【請求項１７】
前記絶縁層と前記第２結晶層とが接して形成されている
請求項１から請求項１６の何れか一項に記載の半導体基板。
【請求項１８】
前記絶縁層の全部または一部の領域であって、前記第２結晶層と接する領域に、酸化アルミニウムが存在する
請求項１７に記載の半導体基板。
【請求項１９】
請求項１に記載の半導体基板を有し、前記半導体基板における前記第１結晶層をチャネル層とし、前記半導体基板における前記絶縁層をゲート絶縁層とし、
前記ゲート絶縁層の上または上方に形成されたゲート電極を有する
絶縁ゲート型電界効果トランジスタ。
【請求項２０】
前記第２結晶層が、前記ゲート電極の下方にのみ形成されている、または、
前記第２結晶層の前記第２原子を含む領域が、前記ゲート電極の下方にのみ形成されている、
請求項１９に記載の絶縁ゲート型電界効果トランジスタ。
【請求項２１】
請求項１に記載の半導体基板の製造方法であって、
前記ベース基板の上または上方に、前記第１結晶層をエピタキシャル成長法により形成する段階と、
前記第１結晶層の上または上方に、前記第２結晶層をエピタキシャル成長法により形成する段階と、
前記第２結晶層に、前記第２原子をドープする段階と、
前記第２結晶層の上または上方に、前記絶縁層を形成する段階と、
を備えた半導体基板の製造方法。
【請求項２２】
前記第２原子がＺｎであり、
前記第２原子をドープする段階は、前記Ｚｎを熱拡散法によりドープする段階である
請求項２１に記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板、絶縁ゲート型電界効果トランジスタおよび半導体基板の製造方法に関する。
【背景技術】
【０００２】
高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）の電子移動度および電子濃度をさらに高める構造として、シュードモルフィック高電子移動度トランジスタ（Ｐ−ＨＥＭＴ）構造がある。そして、ショットキゲート構造またはｐｎ接合ゲート構造のＰ−ＨＥＭＴが、その高移動度特性を生かして、高周波通信素子に多く利用されている。
【０００３】
特許文献１および特許文献２は、Ｐ−ＨＥＭＴ用のエピタキシャル基板を開示する。当該文献に開示されたエピタキシャル基板においては、歪チャネル層としてＩｎＧａＡｓ層が採用され、フロント側およびバック側の電子供給層としてＡｌＧａＡｓ層が採用されている。また、特許文献３は、絶縁体−化合物半導体の界面構造を開示する。当該界面構造は、化合物半導体と、当該化合物半導体の表面上に配置されたスペーサ層と、当該スペーサ層上に配置された絶縁層とを含み、当該スペーサ層は、当該化合物半導体のバンドギャップより広いバンドギャップを有する半導体物質であることを開示している。
【０００４】
特許文献４は、チャネル層２と、ｎ型バリア層４と、ｐ型ベース層６と、ゲート電極１６と、ソース電極１２と、ドレイン電極１４とを備えたＧａＮへテロ構造電界効果トランジスタを開示する。チャネル層２は、ｉ−ＧａＮ層で形成され、例えば組成式ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）により表わされる。ｎ型バリア層４は、例えば組成式ＡｌｙＧａ１−ｙＮ（０≦ｙ≦１、ｘ＜ｙ）により表わされ、チャネル層２の上にｎ−ＡｌＧａＮ層で形成されてチャネルに電子を供給する。ｐ型ベース層６は、バリア層４の上にｐ−ＧａＮ層で選択的に形成され、例えば組成式ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）により表わされる。特許文献５は、基板１上に形成された窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタであって、基板１の上に位置するチャネル層３と、チャネル層３に接してチャネル層３上に位置するバリア８層と、バリア層８の上に位置するゲート電極５とを備えるヘテロ接合電界効果型トランジスタを開示する。当該へテロ接合電界効果型トランジスタにおいて、ゲート電極５とチャネル層３との間において少なくともゲート電極下の領域に、アクセプタ原子を含む半導体であるｐ型半導体層７が配置される。
特許文献１  特開２００４−２０７４７１号公報
特許文献２  特開２００４−２０７４７３号公報
特許文献３  特開平１０−２７５８０６号公報
特許文献４  特許第４０４１０７５号公報
特許文献５  特開２００４−２７３４８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１あるいは特許文献２に記載のＰ−ＨＥＭＴ構造により、高い電子移動度と高い２次元電子ガス濃度とを得ることができる。より高いゲート耐圧など良好なトランジスタ性能を得るには、特許文献３に示されるような、ＭＩＳ（金属−絶縁体−半導体）型のゲート構造を実現することが望ましい。
【０００６】
しかしながら、ＭＩＳ型ゲート構造を採用すれば、絶縁体−半導体界面に界面準位が形成されることは避けられず、また、絶縁体−半導体界面における界面準位は、半導体−半導体界面（ヘテロ界面）における界面準位とは異なり、その密度を低減することが困難である。界面準位は、チャネルにおけるキャリアの電界制御性を低下させ、充放電による動作速度の低下を招く可能性がある。また界面再結合などによるキャリア消滅の要因にもなり得る。さらに、界面準位は、キャリア移動度の低下などトランジスタ性能を劣化させる要因になり得る。本発明の目的は、絶縁ゲート型（ＭＩＳ型）のＰ−ＨＥＭＴ構造において、チャネル層のキャリア移動度を向上し、界面準位の影響を低減した、良好なトランジスタ性能を実現できる技術を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の態様においては、ベース基板、第１結晶層、第２結晶層および絶縁層を有し、ベース基板、第１結晶層、第２結晶層および絶縁層が、ベース基板、第１結晶層、第２結晶層、絶縁層の順に位置し、第１結晶層と第２結晶層との間、または、ベース基板と第１結晶層との間に位置する第３結晶層をさらに有し、第２結晶層が、第１結晶層を構成する結晶に格子整合または擬格子整合し、かつ第１結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、第３結晶層が、第１結晶層を構成する結晶に格子整合または擬格子整合し、かつ第１結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、第３結晶層は、ドナーまたはアクセプタとなる第１原子を含み、第３結晶層がドナーとなる第１原子を含む場合、第２結晶層が、アクセプタとなる第２原子を含み、第３結晶層がアクセプタとなる第１原子を含む場合、第２結晶層が、ドナーとなる第２原子を含む半導体基板を提供する。
【０００８】
第１結晶層が、電界効果トランジスタのチャネル層に適用できる層であってもよく、絶縁層が、電界効果トランジスタのゲート絶縁層に適用できる層であってもよい。この場合、電界効果トランジスタがＮチャネル型である場合、第３結晶層における第１原子はドナーとなり、電界効果トランジスタがＰチャネル型である場合、第３結晶層における第１原子はアクセプタとなる。
【０００９】
第４結晶層をさらに有してもよく、この場合、第４結晶層は、第３結晶層が第１結晶層と第２結晶層との間に位置する場合にはベース基板と第１結晶層との間に位置し、第３結晶層がベース基板と第１結晶層との間に位置する場合には第１結晶層と第２結晶層との間に位置する。第４結晶層として、第１結晶層を構成する結晶に格子整合または擬格子整合し、かつ第１結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、かつ第１原子を含むものとすることができる。
【００１０】
第１原子のシート濃度Ｎ１と第２原子のシート濃度Ｎ２が、数１の関係を満たすことが好ましい。
（数１）
Ｎ０ｍｉｎ＋ＳＦｍｉｎ×Ｎ２＜Ｎ１＜Ｎ０ｍａｘ＋ＳＦｍａｘ×Ｎ２
ただし、Ｎ０ｍｉｎおよびＮ０ｍａｘは、それぞれ、第２結晶層に第２原子をドーピングしない場合において電界効果トランジスタのしきい値電圧が設計値となる第１原子のシート濃度Ｎ０（単位は［ａｔｏｍｓ／ｃｍ２］、以下、単位表記において「ｃｍ−２」と示す場合がある。）の最小値および最大値であり、ＳＦｍｉｎおよびＳＦｍａｘは、それぞれ、電界効果トランジスタの層構造を示す構造因子ＳＦ［無単位］の最小値および最大値である。
【００１１】
電界効果トランジスタがＮチャネル型の場合、Ｎ０として、数５が例示でき、電界効果トランジスタがＰチャネル型の場合、Ｎ０として、数６が例示できる。
【数５】
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【数６】
2012074689.tif 000004
【００１２】
ただし、Ｗ［Ｖ］は、電界効果トランジスタのゲート電極の仕事関数であり、Ｖｔ［Ｖ］は、電界効果トランジスタのしきい値電圧である。Ｃｆ［Ｖ］は、チャネル材料物性の補正値であり、具体的には、電界効果トランジスタのゲート電圧がＶｔとなるときの、チャネル位置でのフェルミレベルと真空準位との差に該当する。電界効果トランジスタがＮチャネル型である場合、Ｃｆは電子親和力にほぼ一致する。電界効果トランジスタのチャネルが量子井戸である場合、Ｃｆは基底準位から真空準位までの電位にほぼ一致する。電界効果トランジスタがＰチャネル型である場合、Ｃｆはイオン化ポテンシャルにほぼ一致する電位差である。Ｃｆは、結晶層の組成により異なる。
【００１３】
（ｄ／ε）１は、絶縁層の電気的膜厚［ｃｍ］であり、（ｄ／ε）２は、絶縁層の第２結晶層側の界面と、第２結晶層の第２原子のドーピング中心位置との間の電気的膜厚［ｃｍ］であり、（ｄ／ε）３は、第２結晶層の第２原子のドーピング中心位置と、第１結晶層の中心位置との間の電気的膜厚［ｃｍ］である。「電気的膜厚」とは、層の現実の膜厚ｄ［ｃｍ］を比誘電率ε［無単位］で除した値をいう。比誘電率が異なる複数の層が積層されている場合、複数の積層の電気的膜厚は、各層の電気的膜厚（各層の膜厚ｄｉを比誘電率εｉで割った値ｄｉ／εｉ）の各層についての和Σ（ｄｉ／εｉ）である。「第２結晶層の第２原子のドーピング中心位置」とは、第２結晶層中に存在する第２原子の深さ方向密度分布における重心を与える深さ位置をいう。たとえば、第２原子が第２結晶層中に均一に分布している場合、「ドーピング中心位置」は、第２結晶層の厚さ方向における膜厚×１／２の位置になる。「第１結晶層の中心位置」は、第１結晶層の厚さ方向における膜厚×１／２の位置である。
【００１４】
ε０は真空の誘電率［Ｆ／ｃｍ］であり、ｑは素電荷［Ｃ］である。Ｃｏｎｓｔ［ａｔｏｍｓ／ｃｍ２］は、定数であるが結晶層の諸設計条件で変化する。具体的には、第２原子をドーピングしない場合に、しきい値電圧Ｖｔが、Ｗ−ＣｆとなるようなＮ１に相当する。通常、チャネル層とベース基板の間にバッファ層を形成する。このバッファ層のチャネル側近傍は、チャネルキャリアを閉じ込めるように、バッファ層に電界を形成する。Ｃｏｎｓｔは、この電界をちょうど打消す第１原子のシート濃度に相当する。通常の化合物半導体では、後述するように２．３×１０１１〜１．４×１０１２［ａｔｏｍｓ／ｃｍ２］程度の範囲で変化する。すなわちＣｏｎｓｔの変化する範囲でＮ０が変化し、Ｎ０ｍｉｎは最もＣｏｎｓｔが小さいときのＮ０に対応し、Ｎ０ｍａｘは最もＣｏｎｓｔが大きいときのＮ０に対応する。なお、適切なバッファ層が設計できている場合、Ｎ０として実験的に求めた値を用いてもよい。この場合、実験的に求めた第１原子のシート濃度Ｎ０ｅｘｐを、Ｎ０ｅｘｐ＝Ｎ０＝Ｎ０ｍｉｎ＝Ｎ０ｍａｘとすることができる。
【００１５】
ＳＦとして、数７が例示できる。電界効果トランジスタのしきい値電圧Ｖｔを一定とする場合、第２原子のシート濃度Ｎ２にあわせて、第１原子のシート濃度Ｎ１を増加させる。ＳＦは、第２原子のシート濃度Ｎ２に対する第１原子のシート濃度Ｎ１の増加量の比（ｄＮ１／ｄＮ２）を近似する因子である。ｄＮ１／ｄＮ２比の近似式であるため、ある程度の範囲でｄＮ１／ｄＮ２比を近似することができ、たとえば、ＳＦ±１０％の範囲でｄＮ１／ｄＮ２比に妥当する。すなわち、ＳＦｍｉｎ＝ＳＦ×０．９、ＳＦｍａｘ＝ＳＦ×１．１とすることができる。
【数７】
2012074689.tif 000005
（ｄ／ε）１、（ｄ／ε）２および（ｄ／ε）３は、先の説明の通りである。
【００１６】
第２結晶層に含まれる第２原子のシート濃度Ｎ２は、Ｎ２＞１×１０１２（ｃｍ−２）、の数２を満たすことが好ましい。あるいは有効電気的膜厚を数３で定義される（ｄ／ε）Ｅとしたとき、Ｎ２×（ｄ／ε）Ｅ＞１×１０５（ｃｍ−１）、の数４を満たすことが好ましい。ここで、有効電気的膜厚（ｄ／ε）Ｅは、数３で定義される。
【数３】
2012074689.tif 000006
（ｄ／ε）１、（ｄ／ε）２および（ｄ／ε）３は、先の説明の通りである。
【００１７】
なお、第２原子のシート濃度Ｎ２は、以下のような考察により上限が与えられる。第２結晶層と絶縁層層とでＭＯＳ界面を構成した場合、ＭＯＳ界面のフェルミレベルのシフトΔ［ｅＶ］は、Δ＝ｑ／ε０ ×（ｄ／ε）Ｅ × Ｎ２、で近似できる。よって、電界効果トランジスタがＮチャネル型である場合（伝導の主たるキャリアが電子である場合）、アクセプタ（第２原子）のシート濃度Ｎ２を大きくしていくと、ＭＯＳ界面のポテンシャルが持ち上がり、フェルミレベルがΔ［ｅＶ］だけシフトする。この場合、電子に対してポテンシャルは大きくなるが、正孔に対してはポテンシャルが低くなる。つまり、Ｎ２が大きくなれば、電子が誘起するゲート電圧（つまりしきい値電圧）と、正孔が誘起するゲート電圧の差が小さくなる。
【００１８】
トランジスタのゲート電圧がしきい値電圧のとき、正孔が発生していないことが望ましい。つまり、第２結晶層が空乏化していることが好ましい。具体的には、第２結晶層の価電子帯上端と第１結晶層の伝導帯下端の差が正であることが好ましい。例えば、第２結晶層がＡｌ０．２４Ｇａ０．７６Ａｓ、第１結晶層がＩｎ０．３Ｇａ０．７Ａｓである場合、フェルミレベルシフト量は、１．５ｅＶ以下が望ましく、（ｄ／ε）Ｅ × Ｎ２≦８×１０５［ｃｍ−１］であることが望ましい。さらに、第２結晶層がＧａＡｓ、第１結晶層がＩｎ０．４Ｇａ０．６Ａｓである場合、第２結晶層の価電子帯上端と第１結晶層の伝導帯下端の差がさらに小さくなる。第２結晶層の禁制帯幅は大きいほうが望ましく、通常第２結晶層として、ＧａＡｓ層より禁制帯幅が大きい材料を用いるので、フェルミレベルシフト量は、１．２ｅＶ以下にするとさらによい。この場合、（ｄ／ε）Ｅ × Ｎ２≦６．６５×１０５［ｃｍ−１］が望ましい。
【００１９】
また、ｐｎ構造による電界は、絶縁破壊電界以下であることが望ましい。チャネル層（第１結晶層）とゲート絶縁膜（絶縁層）に挟まれた禁制帯幅の大きい層の合計膜厚の大きさは、第２原子のドーピングによるフェルミレベルシフトとトランジスタの相互コンダクタンスのトレードオフとなる。電界効果トランジスタの特性維持のためには、キャリアの移動度を低下させない程度に合計膜厚が小さいほうがよく、好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下であることが望ましい。ＧａＡｓ層の場合、絶縁破壊電界強度は０．４ＭＶ／ｃｍといわれており、ＡｌＧａＡｓ層の絶縁破壊電界は、ＧａＡｓ層より高いと考えられる。膜厚を２０ｎｍ、絶縁破壊電界を０．４ＭＶ／ｃｍとの条件で計算すると、加わる電圧は０．８Ｖとなり、フェルミレベルシフト量も０．８Ｖ程度より低くすることが望まれる。この場合、（ｄ／ε）Ｅ ×Ｎ２≦４．４×１０５［ｃｍ−１］が望ましい。
【００２０】
第１結晶層としてＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）で表される結晶が、第２結晶層としてＩｎｋＡｌｍＧａ１−ｋ−ｍＡｓｎＰ１−ｎ（０≦ｋ≦１、０≦ｍ≦１、０≦ｋ＋ｍ≦１、０≦ｎ≦１）で表される結晶が挙げられる。この場合、ベース基板がＧａＡｓまたはＩｎＰ基板であることが好ましい。
【００２１】
第１結晶層として、ＧａＡｓに格子整合または擬格子整合できるＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）で表される結晶からなる層が、第２結晶層として、ＡｌｍＧａ１−ｍＡｓ（０≦ｍ≦１）で表される結晶からなる層が挙げられる。あるいは、第１結晶層として、ＧａＡｓに格子整合または擬格子整合できるＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）で表される結晶からなる層が、第２結晶層として、ＩｎｋＡｌｍＧａ１−ｋ−ｍＰ（０≦ｋ≦１、０≦ｍ≦１、０≦ｋ＋ｍ≦１）で表される結晶からなる層が挙げられる。第２結晶層がＩｎｋＡｌｍＧａ１−ｋ−ｍＰで表される結晶からなり、電界効果トランジスタがＮチャネル型である場合、第２結晶層は、自然超格子を有するＩｎｋＡｌｍＧａ１−ｋ−ｍＰ（０≦ｋ≦１、０≦ｍ≦１、０≦ｋ＋ｍ≦１）で表される結晶からなることが好ましい。第２結晶層がＩｎｋＡｌｍＧａ１−ｋ−ｍＰで表される結晶からなる層、あるいは自然超格子を有するＩｎｋＡｌｍＧａ１−ｋ−ｍＰで表される結晶からなる層である場合、第２結晶層は、ＩｎｋＧａ１−ｋＰ（０≦ｋ≦１）で表される結晶からなる層であることがさらに好ましい。これらの場合、ベース基板がＧａＡｓ基板であることが好ましい。
【００２２】
ここで、「自然超格子を有する」とは、Ｉｎ原子、Ａｌ原子およびＧａ原子の混合から形成される特定の結晶面において、平均の混合比よりＩｎ濃度が多い面とＧａ濃度あるいはＡｌ濃度の多い面が交互に形成された状態を有することを言う。また、それぞれの面で平均の混合比からのずれが大きいほど、秩序化の程度が強いと言う。
【００２３】
また、第１結晶層として、ＧａＮに格子整合または擬格子整合できるＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）で表される結晶からなる層が、第２結晶層としてＩｎｐＡｌｑＧａ１−ｐ−ｑＮ（０≦ｐ≦１、０≦ｑ≦１、０≦ｐ＋ｑ≦１）で表される結晶からなる層が挙げられる。この場合、ベース基板がＧａＮ基板であることが好ましい。
【００２４】
電界効果トランジスタがＮチャネル型である場合、第２原子として、Ｃ原子またはＺｎ原子が挙げられる。絶縁層と第２結晶層とが接して形成されていてもよい。この場合、絶縁層の全部または一部の領域であって、第２結晶層と接する領域に、酸化アルミニウムが存在することが好ましい。
【００２５】
本発明の第２の態様においては、第の態様の半導体基板を有し、半導体基板における第１結晶層をチャネル層とし、半導体基板における絶縁層をゲート絶縁層とし、ゲート絶縁層の上または上方に形成されたゲート電極を有する絶縁ゲート型電界効果トランジスタを提供する。なお、本明細書において、「〜の上に」形成とは、〜に接して〜の上に形成されている様をいい、英語で表現した場合の「ｏｎ」に対応する。また、「〜の上方に」形成されとは、〜から離れて〜より上に形成されている様をいい、英語で表現した場合の「ａｂｏｖｅ」に対応する。
【００２６】
第２結晶層が、ゲート電極の下方にのみ形成されていてもよい。あるいは、第２結晶層の第２原子を含む領域が、ゲート電極の下方にのみ形成されていてもよい。この場合、絶縁ゲート型電界効果トランジスタをエンハンス型で動作させることができる。第２結晶層への第２原子の導入法として、熱拡散法、イオン注入法が挙げられる。
【００２７】
本発明の第３の態様においては、第１の態様の半導体基板の製造方法であって、ベース基板の上または上方に、第１結晶層をエピタキシャル成長法により形成する段階と、第１結晶層の上または上方に、第２結晶層をエピタキシャル成長法により形成する段階と、第２結晶層に、第２原子をドープする段階と、第２結晶層の上または上方に、絶縁層を形成する段階と、を備えた半導体基板の製造方法を提供する。第２原子がＺｎであってもよく、この場合、第２原子をドープする段階は、Ｚｎを熱拡散法によりドープする段階であることが好ましい。
【図面の簡単な説明】
【００２８】
【図１】半導体基板１００の断面を示す。
【図２】半導体基板２００の断面を示す。
【図３】絶縁ゲート型電界効果トランジスタ３００の断面を示す。
【図４】絶縁ゲート型電界効果トランジスタ３００のゲート電圧に対するゲート容量の関係（Ｃ−Ｖ特性）を実験により求めたグラフである。
【図５】絶縁ゲート型電界効果トランジスタ３００のＭＯＳ界面に界面準位が存在しない理想状態を仮定してシミュレートした場合のＣ−Ｖ特性を示す。
【図６】電子密度の深さプロファイルをシミュレートした図であり、ゲート電圧が０Ｖのときを示す。
【図７】電子密度の深さプロファイルをシミュレートした図であり、ゲート電圧が＋１．２Ｖのときを示す。
【図８】ゲート電圧の変化に対するシート電子密度を準位毎にシミュレートした図である。
【図９】（ａ）は、ゲート電圧を変化させたときのＭＯＳ界面におけるフェルミレベルの計算値をプロットした図である。（ｂ）は、ＧａＡｓにおける界面準位密度とそのエネルギーレベルの関係を示した図である。
【図１０】ゲート電圧を変化させたときの半導体基板４００におけるＭＯＳ界面でのフェルミレベルの計算値をプロットした図である。
【図１１】ゲート電圧を変化させたときの半導体基板５００におけるＭＯＳ界面でのフェルミレベルの計算値をプロットした図である。
【図１２】半導体基板５５０の断面を示す。
【図１３】絶縁ゲート型電界効果トランジスタ５６０の断面を示す。
【図１４】絶縁ゲート型電界効果トランジスタ５６０のキャリア移動度と電荷密度との関係をＳｐｌｉｔＣＶ法により測定した実験グラフである。
【図１５】他の絶縁ゲート型電界効果トランジスタのキャリア移動度と電荷密度との関係をＳｐｌｉｔＣＶ法により測定した実験グラフである。
【図１６】層６１４の不純物濃度を変化させたときの半導体基板６００におけるＭＯＳ界面でのフェルミレベルの計算値をプロットした図である。
【図１７】半導体基板６００でＭＯＳ構造を構成した場合の、チャネルにおけるシート電子密度の計算値をゲート電圧との関係としてプロットした図である。
【図１８】図１７の第２チャネル「ＡｌＧａＡｓチャネル」におけるシート電子濃度が１×１０１１ｃｍ−２になるときの、第１チャネル「ＩｎＧａＡｓチャネル」におけるシート電子濃度の計算値をアクセプタシート濃度との関係としてプロットした図である。
【図１９】層６１４のＡｌ組成を変えたときの、ＭＯＳ構造のチャネルにおけるシート電子密度の計算値をゲート電圧との関係としてプロットした図である。
【図２０】層６１４のＡｌ組成を変えたときの、ＭＯＳ界面でのフェルミレベルの計算値をゲート電圧との関係としてプロットした図である。
【図２１】層６１４のＡｌ組成を変えたときの、ＭＯＳ界面でのＡｌＧａＡｓ層のＧａＡｓ層換算ミッドギャップレベルに対するフェルミレベルの計算値をゲート電圧との関係としてプロットした図である。
【図２２】表４のドーピング量をシート濃度に変換して、ドナーシート濃度Ｎ１とアクセプタシート濃度Ｎ２の関係をプロットした図である。
【図２３】半導体基板７００、７５０、７６０のＭＯＳ界面伝導帯下端に対するフェルミレベルの計算値ΔＥｎをゲート電圧との関係としてプロットした図である。
【図２４】半導体基板７００，７５０，７６０におけるＭＯＳ構造のチャネルのシート電子密度の計算値をゲート電圧との関係としてプロットした図である。
【図２５】図２４において、第２チャネル「ＡｌＧａＡｓチャネル」のシート電子濃度が１×１０１１ｃｍ−２になるときの第１チャネル「ＩｎＧａＡｓチャネル」のシート電子濃度をプロットした図である。
【図２６】半導体基板９１０，９２０，９３０，９４０におけるＭＯＳ界面でのフェルミレベルの計算値をゲート電圧との関係としてプロットした図である。
【図２７】半導体基板９１０における電子密度の深さプロファイルをシミュレートした図であり、ゲート電圧が１．０Ｖのときを示す。
【図２８】半導体基板９２０における電子密度の深さプロファイルをシミュレートした図であり、ゲート電圧が１．０Ｖのときを示す。
【図２９】半導体基板９３０における電子密度の深さプロファイルをシミュレートした図であり、ゲート電圧が１．０Ｖのときを示す。
【図３０】半導体基板９４０における電子密度の深さプロファイルをシミュレートした図であり、ゲート電圧が１．０Ｖのときを示す。
【図３１】半導体基板９１０，９２０，９３０，９４０におけるＭＯＳ構造のチャネルのシート電子密度の計算値をゲート電圧との関係としてプロットした図である。
【図３２】図３１において、第２チャネル「ＩｎＧａＰチャネル」のシート電子濃度が１×１０１１ｃｍ−２になるときの、第１チャネル「ＩｎＧａＡｓチャネル」のシート電子濃度をプロットした図である。
【図３３】絶縁ゲート型電界効果トランジスタ８００の断面を示す。
【図３４】絶縁ゲート型電界効果トランジスタ８００の製造過程の一例を示した断面図である。
【図３５】絶縁ゲート型電界効果トランジスタ８００の製造過程の一例を示した断面図である。
【図３６】絶縁ゲート型電界効果トランジスタ８００の製造過程の一例を示した断面図である。
【発明を実施するための形態】
【００２９】
図１は、半導体基板１００の断面例を示す。半導体基板１００は、ベース基板１０２と、第１結晶層１０４と、絶縁層１０６と、第２結晶層１０８と、第３結晶層１１０とを有する。ベース基板１０２、第１結晶層１０４、絶縁層１０６および第２結晶層１０８は、ベース基板１０２、第１結晶層１０４、第２結晶層１０８、絶縁層１０６の順に位置する。本例の第３結晶層１１０は、ベース基板１０２と第１結晶層１０４との間に位置する。なお、第３結晶層１１０は、第１結晶層１０４と第２結晶層１０８との間に位置してもよい。
【００３０】
ベース基板１０２は、その上にＰ−ＨＥＭＴ用のエピタキシャル層が形成できる限りにおいて、任意の材料および構造が選択できる。すなわち、ベース基板１０２の材料として、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＣ、Ｓｉ、サファイア（Ａｌ２Ｏ３）等が選択でき、ベース基板１０２の構造として、単結晶、多結晶あるいはアモルファス（非晶質）が選択できる。Ｐ−ＨＥＭＴ構造のチャネル層としてＩｎＧａＡｓを選択し、チャネル層とヘテロ接合する結晶層としてＧａＡｓまたはＡｌＧａＡｓを選択する場合には、ベース基板１０２としてＧａＡｓ単結晶基板を用いるのが適切である。また、結晶層としてＧａＮまたはＡｌＧａＮを選択する場合には、ベース基板１０２としてＧａＮ基板、ＳｉＣ基板、Ｓｉ基板またはサファイア基板を用いるのが適切である。
【００３１】
第１結晶層１０４は、電界効果トランジスタのチャネル層に適用できる。第１結晶層１０４は、それが電界効果トランジスタのチャネル層に適用された場合に、Ｎチャネル型またはＰチャネル型のチャネルを構成する。Ｎチャネル型のチャネルでは自由電子がキャリアとして伝導を担い、Ｐチャネル型のチャネルではホールがキャリアとして伝導を担う。ベース基板１０２がＧａＡｓのとき、第１結晶層１０４として、ＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）が例示できる。ベース基板１０２がＩｎＰのとき、第１結晶層１０４として、ＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）が例示できる。ベース基板１０２がＧａＮ、ＳｉＣ、Ｓｉまたはサファイアのとき、第１結晶層１０４として、ＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）が例示できる。
【００３２】
絶縁層１０６は、電界効果トランジスタのゲート絶縁層に適用できる。絶縁層１０６は、電界効果トランジスタのゲート絶縁層に適用できるものである限り、その材料および構造は任意である。たとえば絶縁層１０６の材料として、Ａｌ２Ｏ３、ＨｆＯ２、ＳｉＯ２、Ｓｉ３Ｎ４等が挙げられ、絶縁層１０６の構造として単結晶、多結晶あるいはアモルファス（非晶質）が挙げられる。ただし、ゲート絶縁膜の実効膜厚を出来るだけ薄くする観点から、絶縁層１０６はＡｌ２Ｏ３、ＨｆＯ２等の高誘電率材料が好ましい。
【００３３】
絶縁層１０６の製膜方法として、真空蒸着法、スパッタ法、熱ＣＶＤ(Thermal Chemical Vapor Deposition)法、ＰＣＶＤ(Plasma Chemical Vapor Deposition)法、ＣＡＴＣＶＤ(Catalytic Chemical Vapor Deposition)法、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法、ＭＢＥ(Molecular Beam Epitaxy)法が挙げられるが、界面準位を低減する観点から、特にＡＬＤ(Atomic Layer Deposition)法が好ましい。各結晶層の製膜方法として、ＭＯＣＶＤ法、ＭＢＥ法が挙げられるが、生産性の優位性から特にＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法が好ましい。
【００３４】
第２結晶層１０８は、第１結晶層１０４を構成する結晶に格子整合または擬格子整合し、かつ第１結晶層１０４を構成する結晶よりも禁制帯幅が大きい結晶からなる。第２結晶層１０８は、ドーパントとなる第２原子を含む。第２結晶層１０８は、第１結晶層１０４がＮチャネル型の電界効果トランジスタのチャネル層に適用される場合、第２原子としてアクセプタを含む。また、第２結晶層１０８は、第１結晶層１０４がＰチャネル型の電界効果トランジスタのチャネル層に適用される場合、第２原子としてドナー原子を含む。
【００３５】
第３結晶層１１０は、第１結晶層１０４を構成する結晶に格子整合または擬格子整合し、かつ第１結晶層１０４を構成する結晶よりも禁制帯幅が大きい結晶からなる。第３結晶層１１０は、ドーパントとなる第１原子を含む。第３結晶層１１０は、第１結晶層１０４がＮチャネル型の電界効果トランジスタのチャネル層に適用される場合、第１原子としてドナー原子を含む。また、第３結晶層１１０は、第１結晶層１０４がＰチャネル型の電界効果トランジスタのチャネル層に適用される場合、第１原子としてアクセプタ原子を含む。アクセプタとなる第２原子または第１原子（アクセプタ原子）として、Ｃ、Ｚｎ、Ｍｇが挙げられる。ドナーとなる第２原子または第１原子（ドナー原子）として、Ｓｉ、Ｓ、Ｇｅ、Ｔｅ、Ｓｅが挙げられる。
【００３６】
アクセプタ原子が第２結晶層１０８あるいは第３結晶層１１０にドープされると、３００Ｋ程度の通常使用される温度で負の固定空間電荷を形成する。ドナー原子が第２結晶層１０８あるいは第３結晶層１１０にドープされると、３００Ｋ程度の通常使用される温度で正の固定空間電荷を形成する。第２結晶層１０８にアクセプタ原子をドープすることで、固定空間電荷が形成され、この固定空間電荷によりゲート絶縁層とそれに隣接する半導体の界面近傍における電位を変調できる。このような固定空間電荷が形成される限り、第２結晶層１０８は必ずしもｐ型伝導する必要はない。第２結晶層１０８にドナー原子がドープされると、当該ドナー原子が活性化されて固定空間電荷が形成されるが、前記と同様に固定空間電荷が形成される限り、第２結晶層１０８は必ずしもｎ型伝導する必要はない。
【００３７】
第１原子のシート濃度Ｎ１と第２原子のシート濃度Ｎ２は、数１の関係を満たす。
（数１）
Ｎ０ｍｉｎ＋ＳＦｍｉｎ×Ｎ２＜Ｎ１＜Ｎ０ｍａｘ＋ＳＦｍａｘ×Ｎ２
ただし、Ｎ０ｍｉｎおよびＮ０ｍａｘは、それぞれ、第２結晶層１０８に第２原子をドーピングしない場合において電界効果トランジスタのしきい値電圧が設計値となる第１原子のシート濃度Ｎ０の最小値および最大値であり、ＳＦｍｉｎおよびＳＦｍａｘは、それぞれ、電界効果トランジスタの層構造を示す構造因子ＳＦの最小値および最大値である。
【００３８】
第２結晶層１０８に含まれる第２原子は、絶縁層１０６の側に接近して分布していることが好ましい。これは、電気的膜厚（ｄ／ε）２を小さくすることに対応する。絶縁層１０６の第２結晶層１０８側の界面（ＭＯＳ界面）と第１結晶層１０４との距離および絶縁層１０６（ゲート絶縁膜）の厚さは、トランジスタの相互コンダクタンスに影響する。ＭＯＳ界面と第１結晶層１０４との距離が小さいほど相互コンダクタンスが大きくなるので当該距離はできるだけ小さくしたい。しかし、当該距離を小さくすると、第２原子をドープした効果が減少する。よって第２結晶層１０８にドープする不純物原子の量はできるだけ多いことが好ましい。ただし、不純物のドープ量にも限界があるので、不純物原子をドープする効果とトランジスタの相互コンダクタンスとの間にはトレードオフが存在する。ＭＯＳ界面と第１結晶層１０４との距離は、３０ｎｍ以下であることが好ましい。絶縁層１０６（ゲート絶縁膜）の厚さと絶縁層１０６から第１結晶層１０４までの結晶層の膜厚の関係は、他の設計制限を配慮しながら、前記した有効電気的膜厚をできるだけ大きくすることが好ましい。
【００３９】
ベース基板１０２がＧａＡｓ、第１結晶層１０４がＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）であるとき、第２結晶層１０８として、ＩｎｋＡｌｍＧａ１−ｋ−ｍＡｓｎＰ１−ｎ（０≦ｋ≦１、０≦ｍ≦１、０≦ｋ＋ｍ≦１、０≦ｎ≦１）が例示できる。ベース基板１０２がＩｎＰ、第１結晶層１０４がＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）であるとき、第２結晶層１０８として、ＩｎｋＡｌｍＧａ１−ｋ−ｍＡｓｎＰ１−ｎ（０≦ｋ≦１、０≦ｍ≦１、０≦ｋ＋ｍ≦１、０≦ｎ≦１）が例示できる。ベース基板１０２がＧａＮ、ＳｉＣ、Ｓｉまたはサファイア、第１結晶層１０４がＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）であるとき、第２結晶層１０８として、ＩｎｐＡｌｑＧａ１−ｐ−ｑＮ（０≦ｐ≦１、０≦ｑ≦１、０≦ｐ＋ｑ≦１）が例示できる。
【００４０】
ベース基板１０２がＧａＡｓである場合、第１結晶層１０４は、ＧａＡｓに格子整合または擬格子整合できるＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）であることが好ましく、第２結晶層１０８は、ＡｌｍＧａ１−ｍＡｓ（０≦ｍ≦１）であることが好ましい。あるいは、ベース基板１０２が、ＧａＡｓである場合、第１結晶層１０４は、ＧａＡｓに格子整合または擬格子整合できるＩｎｘＧａ１−ｘＡｓ（０≦ｘ≦１）であることが好ましく、第２結晶層１０８は、ＩｎｋＡｌｍＧａ１−ｋ−ｍＰ（０≦ｋ≦１、０≦ｍ≦１、０≦ｋ＋ｍ≦１）であることが好ましい。第２結晶層１０８が、ＩｎｋＡｌｍＧａ１−ｋ−ｍＰ（０≦ｋ≦１、０≦ｍ≦１、０≦ｋ＋ｍ≦１）であり、電界効果トランジスタがＮチャネル型である場合、第２結晶層１０８は、自然超格子を有するＩｎｋＡｌｍＧａ１−ｋ−ｍＰ（０≦ｋ≦１、０≦ｍ≦１、０≦ｋ＋ｍ≦１）、特に、ＩｎｋＧａ１−ｋＰ（０≦ｋ≦１）であることが好ましい。
【００４１】
半導体基板１００においては、半導体基板１００を電界効果トランジスタに用いた場合に第１結晶層１０４に伝導するキャリアの伝導型とは反対の伝導型を示す不純物原子を、チャネル層として機能する第１結晶層１０４よりバンドギャップが広い第２結晶層１０８に導入する。このため、絶縁ゲート型電界効果トランジスタ構造におけるチャネル層でのキャリア密度をゲート電圧で変調する際の、ＭＯＳ界面準位による悪影響を低減できる。ＭＯＳ界面準位による悪影響が低減できるメカニズムについては後に詳述する。なお、「キャリア密度」を「キャリア濃度」と表記する場合がある。
【実施例】
【００４２】
図２に示す半導体基板２００を作製した。半導体基板２００として、ベース基板１０２の上に、バッファ層２０２、ドーピング層２０４、第１スペーサ層２０６、第２スペーサ層２０８、第１結晶層１０４、第３スペーサ層２１０、第４スペーサ層２１２、ドーピング層２１４、ノンドープ層２１５、第２チャネル層２１６、エッチングストッパ層２１８およびコンタクト層２２０を順に形成した。
【００４３】
ベース基板１０２として、ＧａＡｓ単結晶基板を用いた。ベース基板１０２上にバッファ層２０２としてノンドープのＡｌ０．２５Ｇａ０．７５Ａｓ層とノンドープのＧａＡｓ層を合計８００ｎｍ以上の厚みで形成した。バッファ層２０２の上にドーピング層２０４としてｎ型のＡｌ０．２４Ｇａ０．７６Ａｓ層を５ｎｍの厚みで形成した。ｎ型ドーパントをＳｉ原子とし、不純物濃度が２．０×１０１８ｃｍ−３になるよう調整した。ドーピング層２０４の上に第１スペーサ層２０６としてノンドープのＡｌ０．２４Ｇａ０．７６Ａｓ層を４ｎｍの厚みで形成した。第１スペーサ層２０６の上に第２スペーサ層２０８としてノンドープのＧａＡｓ層を５ｎｍの厚みで形成した。
【００４４】
第２スペーサ層２０８の上に第１結晶層１０４としてノンドープのＩｎ０．３Ｇａ０．７Ａｓ層を７．５ｎｍの厚みで形成した。第１結晶層１０４の上に第３スペーサ層２１０としてノンドープのＧａＡｓ層を５ｎｍの厚みで形成した。第３スペーサ層２１０の上に第４スペーサ層２１２としてノンドープのＡｌ０．２４Ｇａ０．７６Ａｓ層を２ｎｍの厚みで形成した。第４スペーサ層２１２の上にドーピング層２１４として６ｎｍの厚みのｎ型のＡｌ０．２４Ｇａ０．７６Ａｓ層を形成した。このｎ型のＡｌ０．２４Ｇａ０．７６Ａｓ層は、ｎ型ドーパントをＳｉ原子とし、不純物濃度が２×１０１８ａｔｏｍｓ／ｃｍ−３（以下「ｃｍ−３」と表記する場合がある。）になるよう調整した。ドーピング層２１４の上にノンドープ層２１５として、２ｎｍの厚みのノンドープのＡｌ０．２４Ｇａ０．７６Ａｓ層を形成した。ノンドープ層２１５の上に第２チャネル層２１６としてノンドープのＧａＡｓ層を１０ｎｍの厚みで形成した。
【００４５】
第２チャネル層２１６の上に、エッチングストッパ層２１８としてｎ型のＩｎ０．４８Ｇａ０．５２Ｐ層を１０ｎｍの厚みで形成した。ｎ型ドーパントをＳｉ原子とし、不純物濃度が１×１０１８ｃｍ−３になるよう調整した。最後に、エッチングストッパ層２１８の上にコンタクト層２２０としてｎ型ＧａＡｓ層を１００ｎｍの厚みで形成した。ｎ型ドーパントをＳｉ原子とし、不純物濃度が５×１０１８ｃｍ−３になるよう調整した。
【００４６】
ＡｌＧａＡｓ層、ＩｎＧａＡｓ層およびＧａＡｓ層はＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法により形成した。Ａｌ原子、Ｉｎ原子、Ｇａ原子およびＡｓ原子の原料ガスとして、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩ（トリメチルインジウム）、ＴＭＧ（トリメチルガリウム）およびアルシン（ＡｓＨ３）を用いた。Ｐ原子の原料ガスとして、フォスフィン（ＰＨ３）を用いた。Ｓｉ原子の原料ガスとして、ジシラン（Ｓｉ２Ｈ６）を用いた。以上のようにして半導体基板２００を作製した。
【００４７】
図３に示す絶縁ゲート型電界効果トランジスタ３００を試作した。絶縁ゲート型電界効果トランジスタ３００は、図２の半導体基板２００から作製した。ゲート電極３０２が形成される領域（ゲート電極形成領域）のコンタクト層２２０およびエッチングストッパ層２１８をエッチングにより除去した。その後、全面に絶縁層１０６としてＡｌ２Ｏ３層を１２ｎｍの厚さで形成した。Ａｌ２Ｏ３層はＡＬＤ法により形成した。ゲート電極形成領域の絶縁層１０６の上にゲート電極３０２を形成した。ソース電極３０４およびドレイン電極３０６が形成される領域の絶縁層１０６を除去し、ソース電極３０４およびドレイン電極３０６を形成した。ソース電極３０４およびドレイン電極３０６は、それぞれがゲート電極３０２下のチャネルに電気的に結合するように、ゲート電極３０２を挟んで形成した。ゲート電極３０２は、Ｔｉ／Ｐｔ／Ａｕの積層膜を真空蒸着法で形成し、当該積層膜をリフトオフ法によりパターニングして形成した。ソース電極３０４およびドレイン電極３０６は、ＡｕＧｅ／Ｎｉ／Ａｕの積層膜を真空蒸着法で形成し、当該積層膜をリフトオフ法によりパターニングして形成した。
【００４８】
なお、絶縁ゲート型電界効果トランジスタ３００には２つのチャネルが形成されている。一つは第１結晶層１０４であるノンドープＩｎ０．３Ｇａ０．７Ａｓ層に形成される第１チャネルである。他の一つは、第２チャネル層２１６であるノンドープＧａＡｓ層に形成される第２チャネルである。
【００４９】
図４は、絶縁ゲート型電界効果トランジスタ３００のゲート電圧に対するゲート容量の関係（Ｃ−Ｖ特性）を実験により求めたグラフである。ライン３１２は、測定周波数を１ｋＨｚとし、ゲート電圧を−２Ｖから＋２ＶにスキャンしたときのＣ−Ｖ特性を示し、ライン３１４は、測定周波数を１ｋＨｚとし、ゲート電圧を＋２Ｖから−２ＶにスキャンしたときのＣ−Ｖ特性を示す。ライン３１６は、測定周波数を１ＭＨｚとし、ゲート電圧を−２Ｖから＋２ＶにスキャンしたときのＣ−Ｖ特性を示し、ライン３１８は、測定周波数を１ＭＨｚとし、ゲート電圧を＋２Ｖから−２ＶにスキャンしたときのＣ−Ｖ特性を示す。ゲート電圧が０Ｖ程度より小さい領域では、測定周波数によるＣ−Ｖ特性の相違（周波数分散）は観測されず、ゲート電圧によりキャリア密度が良好に変調されていることがわかる。しかし、ゲート電圧が０Ｖ程度より大きい領域では、周波数分散が発生しており、高周波（１ＭＨｚ）では、ゲート電圧の変化によるキャリア密度の変調は殆ど観測されないことが判る。
【００５０】
一方、図５は、絶縁ゲート型電界効果トランジスタ３００のＭＯＳ界面に界面準位が存在しない状態を仮定してシミュレートした場合のＣ−Ｖ特性を示す。ただし、絶縁層１０６であるＡｌ２Ｏ３層のバンドギャップエネルギーを６．０ｅＶ、比誘電率を７に設定した。ゲート電極３０２の仕事関数は４．８３ｅＶとした。ベース基板１０２（ＧａＡｓ単結晶基板）とバッファ層２０２（ノンドープＡｌ０．２５Ｇａ０．７５Ａｓ層とノンドープのＧａＡｓ層との積層構造）との界面におけるバンドギャップ中央付近を０Ｖにピニングした。シミュレータは、１次元シュレディンガー−ポアソン法を用いた。すなわち、波動関数をシュレディンガー方程式で、キャリア濃度をフェルミ−ディラク統計で、バンドポテンシャルをポアソン方程式で記述し、自己撞着に解き、バンドポテンシャルのプロファイルとキャリア濃度プロファイルを求めた。
【００５１】
図４の実験データと図５のシミュレーションとを比較すれば、ゲート電圧が０Ｖ程度より小さい領域では、実験データとシミュレーションとはよく一致しているが、ゲート電圧が０Ｖ程度より大きい領域では、実験データとシミュレーションが一致していないことが判る。
【００５２】
図６および図７は、４つの量子準位における電子密度の深さプロファイル（電子密度プロファイル）をシミュレートした図であり、図６はゲート電圧が０Ｖのとき、図７はゲート電圧が＋１．２Ｖのときを示す。なお、電子密度を「電子濃度」と表記する場合がある。図６および図７には、伝導帯下端のエネルギーレベルの深さプロファイル（Ｅｃ）も同時に示している。４つの量子準位すなわち、準位１、準位２、準位３および準位４の各準位における電子密度プロファイルのベースラインは、電子密度が０であることを示すとともに、各準位のエネルギーレベルを示す。電子密度の単位スケール（１×１０１８ｃｍ−３）の長さを図面左上部分に示す。エネルギーレベルは縦軸右側のスケールを参照する。縦軸右側のスケールは、ＭＯＳ界面におけるフェルミレベルを基準としたエネルギーレベルであり、単位は電子エネルギー（ｅＶ）である。
【００５３】
準位１が最も低エネルギーレベルであり、準位２、準位３、準位４の順にエネルギーレベルが高くなる。図６および図７において、深さ０〜１２０Åが絶縁層１０６に、深さ１２０〜２２０Åが第２チャネル層２１６に、深さ２２０〜３００Åがノンドープ層２１５およびドーピング層２１４に、深さ３００〜３２０Åが第４スペーサ層２１２に、深さ３２０〜３７０Åが第３スペーサ層２１０に、深さ３７０〜４４５Åが第１結晶層１０４に、深さ４４５〜４９５Åが第２スペーサ層２０８に、深さ４９５〜５３５Åが第１スペーサ層２０６に、深さ５３５〜５８５Åがドーピング層２０４に、５８５Åより深い領域がバッファ層２０２に対応する。
【００５４】
図６を参照すれば、ゲート電圧が０Ｖのとき、準位１の状態にある自由電子が深さ３７０〜４４５Åの第１結晶層１０４（第１チャネル）に蓄積されていることが判る。一方、準位２、準位３および準位４の状態にある自由電子の密度はほとんど増加していない。
【００５５】
図７を参照すれば、ゲート電圧が１．２Ｖのとき、準位１の状態にある自由電子が第１結晶層１０４（第１チャネル）に蓄積されるとともに、準位２の状態にある自由電子が深さ１２０〜２２０Åの第２チャネル層２１６（第２チャネル）に蓄積されていることが判る。
【００５６】
図８は、ゲート電圧の変化に対するシート電子密度の変化を第１チャネル（図において「ＩｎＧａＡｓチャネル」と表記する。）と第２チャネル（図において「ＧａＡｓチャネル」と表記する。）についてシミュレートした図である。ゲート電圧が−０．８Ｖくらいから大きくなるに従い、第１チャネル（ＩｎＧａＡｓチャネル）の電子密度が増加する。ゲート電圧が０．５Ｖ程度になると第１チャネル（ＩｎＧａＡｓチャネル）の電子密度が飽和するようになると同時に第２チャネル（ＧａＡｓチャネル）の電子密度が増加しだす。トータルの電子密度はゲート電圧の増加に従い単調に増加する。本発明の半導体基板を絶縁ゲート型電界効果トランジスタに用いる場合においては、トランジスタのチャネルに半導体のヘテロ接合を利用しており、「ＩｎＧａＡｓチャネル」が主たる伝導を担うチャネルとなり、「ＧａＡｓチャネル」は通常寄生チャネルである。つまり「ＩｎＧａＡｓチャネル」が飽和する電子密度はできるだけ高いことが好ましく、「ＧａＡｓチャネル」の電子密度が増加するゲート電圧はできるだけ大きいことが好ましい。
【００５７】
図５から図８に示すシミュレーションから、次のようなモデルが考えられる。すなわち、ゲート電圧が増加するに従い、まず第１チャネル（第１結晶層１０４）に自由電子が蓄積されはじめ、ゲート電圧が０．５Ｖ程度に至るまでは第１チャネル（第１結晶層１０４）の自由電子密度が増加する（図５のＣ−Ｖ特性における円３２２で示した状態）。０．５Ｖ程度を超えてさらにゲート電圧を増加すると、第２チャネル（第２チャネル層２１６）にも自由電子が蓄積されるようになる（図５のＣ−Ｖ特性における円３２４で示した状態）。このようなモデルを前提に図４のＣ−Ｖ特性（実測値）を解釈すると、ゲート電圧が０．５Ｖ程度より小さい、第１チャネル（第１結晶層１０４）においてキャリアが伝導される状態では、周波数分散は小さく、キャリアが正常に変調されているといえる。ゲート電圧が０．５Ｖ程度より大きい、第１チャネル（第１結晶層１０４）および第２チャネル（第２チャネル層２１６）においてキャリアが伝導される状態では、周波数分散が大きく、典型的な界面準位密度が高いピニングの特性を示しており、キャリアが正常に変調されなくなると言える。
【００５８】
第１チャネルである第１結晶層１０４（ＩｎＧａＡｓ層）でのキャリア変調が良好である一方第２チャネルである第２チャネル層２１６（ＧａＡｓ層）でのキャリア変調が不良である理由として、本発明者は以下のように考察した。
【００５９】
図９（ａ）は、ゲート電圧を変化させたときのＭＯＳ界面におけるフェルミレベルの計算値をプロットした図である。ここでＭＯＳ界面は、第２チャネル層２１６と絶縁層１０６との界面である。図９（ａ）の縦軸は伝導帯下端からのエネルギー差をΔＥｎ（ｅＶ）として示す。ゲート電圧が低いほどＭＯＳ界面におけるフェルミレベルは下がる。一方、図９（ｂ）は、ＧａＡｓにおける界面準位密度とそのエネルギーレベルの関係を示す。図９（ｂ）において、縦軸は伝導帯下端からのエネルギー差をΔＥｎ（ｅＶ）として示し、横軸は界面準位密度を対数スケール（値は任意）で示す。一般的に、エネルギーが電荷中性レベルに近づくに従い界面準位密度が低下し、電荷中性レベルで界面準位密度は最小になる。なお、「電荷中性レベル」は、半導体のギャップ内準位であって、価電子帯上端付近のドナーライクな準位と伝導帯下端付近のアクセプターライクな準位との間に位置する、価電子帯の性質と伝導帯の性質が相半ばする境界レベルである。
【００６０】
図９（ａ）と図９（ｂ）は縦軸のスケールを合わせ、伝導帯下端のレベルを一致させて配置している。第１結晶層１０４（ＩｎＧａＡｓ層）でキャリア変調する場合のゲート電圧の範囲は、図９（ａ）において「ＩｎＧａＡｓ」で示した範囲であり、第２チャネル層２１６（ＧａＡｓ層）でキャリア変調する場合のゲート電圧の範囲は、図９（ａ）において「ＧａＡｓ」で示した範囲である。「ＩｎＧａＡｓ」で示す範囲に対応するΔＥｎ（伝導帯下端を基準にしたＭＯＳ界面のフェルミレベル）は、「ＧａＡｓ」で示す範囲に対応するΔＥｎより電荷中性レベルに近く、界面準位密度も小さい。つまり、第１結晶層１０４でのチャネル変調は、第２チャネル層２１６でのキャリア変調に比較して、界面準位密度の影響を少なくした状態で動作させており、第２チャネル層２１６より第１結晶層１０４で良好にキャリアが変調されるのは、ＭＯＳ界面におけるフェルミレベルを電荷中性レベルにより近づけた状態で動作させているからと言える。
【００６１】
試作した絶縁ゲート型電界効果トランジスタ３００においては、ＩｎＧａＡｓチャネルが変調されているときのＭＯＳ界面のフェルミレベルが、伝導帯下端より価電子帯上端側の深い位置にシフトしており、周波数分散の小さいＣ−Ｖ特性が得られるという望ましい結果を得ている。これは、絶縁ゲート型電界効果トランジスタ３００のしきい値電圧Ｖｔが比較的大きなマイナス値になっていることが寄与している。
【００６２】
Ｎチャネル型の絶縁ゲート型電界効果トランジスタの場合、しきい値電圧Ｖｔがプラスのノーマリオフのトランジスタが応用上重要である。しきい値電圧をプラスにすると、ＩｎＧａＡｓチャネルが変調されているときのＭＯＳ界面のフェルミレベルが伝導帯下端側に上がってしまうため、電界効果トランジスタの特性が劣化する。具体的には、トランジスタ動作中に界面準位の影響が大きくなる。さらには、ＧａＡｓチャネルの電子密度が増加し始めるときのＩｎＧａＡｓチャネルの電子密度が下がってしまう。電界効果トランジスタのしきい値電圧Ｖｔがプラスであっても、ＭＯＳ界面のフェルミレベルをさらに価電子帯上端側にシフトさせることが望まれる。
【００６３】
本発明者は、以上の知見を基に本件発明を為した。すなわち、ＭＯＳ界面におけるフェルミレベルを電荷中性レベルに近づけるよう、第１結晶層１０４と絶縁層１０６との間のエピタキシャル層構成を工夫した。尤も、トランジスタにおけるＭＯＳ動作を良好にするには、界面準位密度が小さいゲート絶縁膜を作製することが第一に重要であるが、界面準位を完全になくすことは困難である。特に、バンド端付近のテイルステート部における準位密度は、電荷中性レベル近くにおける準位密度と比較して桁違いに大きく、無視できない。よって、界面準位密度が小さいＭＯＳ界面の形成技術以外の対策として、現に存在する界面準位の影響を低減する技術を準備することは、ＭＯＳ型Ｐ−ＨＥＭＴを実用化する上で極めて重要である。
【００６４】
表１は、本発明の一つの実施例を示す半導体基板４００の層構成を示す。表１に示す各層を、層番号が若い順に、ＧａＡｓ基板上に形成し、半導体基板４００とした。半導体基板４００は、Ｎチャネル型電界効果トランジスタに用いる半導体基板である。
【表１】
2012074689.tif 000007
【００６５】
層４０２は、ノンドープＧａＡｓ層とノンドープＡｌ０．２５Ｇａ０．７６Ａｓ層との積層構造である。層４０２の合計膜厚は５００ｎｍとした。層４０２は、バッファ層として機能させることができる。なお、図２の半導体基板２００および図３の絶縁ゲート型電界効果トランジスタ３００におけるバッファ層２０２の厚さと層４０２の厚さとが異なるが、本発明の効果に対し影響は無視できる。
【００６６】
層４０４は、第１原子をドープした厚さ５ｎｍのＡｌ０．２４Ｇａ０．７６Ａｓ層である。層４０４は、第３結晶層または第４結晶層の一例である。層４０４は第１結晶層１０４よりも禁制帯幅が大きく、第１原子としてドナー原子を含む。ドナー原子のドーピング濃度は、４．８５×１０１８ｃｍ−３とした。層４０４は、たとえばトランジスタのしきい値を調整するしきい値調整層として機能させることができる。つまり、層４１６のアクセプタ原子のドーピング量に応じて、層４０４のドナー原子のドーピング量を調整して、トランジスタのしきい値を一定にできる。本実施例ではトランジスタのしきい値電圧が＋０．２Ｖになるよう、層４０４と層４１６のドーピング量を調整した。
【００６７】
層４０６および層４１４は、厚さ２ｎｍのノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層であり、層４０８および層４１２は、厚さ５ｎｍのノンドープＧａＡｓ層である。層４０６、層４１４、層４０８および層４１２はスペーサ層として機能させることができる。層４１０は、厚さ７．５ｎｍのノンドープＩｎ０．３Ｇａ０．７Ａｓ層である。層４１０は、第１結晶層１０４の一例である。
【００６８】
層４１６は、第２原子をドープした厚さ６ｎｍのＡｌ０．２４Ｇａ０．７６Ａｓ層である。層４１６は、第２結晶層１０８の一例である。層４１６は、第２原子としてアクセプタ原子を含む。アクセプタ原子のドーピング濃度は、５．０×１０１８ｃｍ−３とした。
【００６９】
層４１８は、２ｎｍのノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層である。層４２０は、厚さ１２ｎｍのＡｌ２Ｏ３層である。層４２０は、絶縁層１０６の一例である。層４２０のバンドギャップエネルギーを６．０ｅＶ、比誘電率を７とした。
【００７０】
図１０は、ゲート電圧を変化させたときの半導体基板４００におけるＭＯＳ界面でのフェルミレベルの計算値をプロットした図である。当該計算において、絶縁膜である層４２０の表面にゲート金属を仮定した。ゲート金属の仕事関数は４．８３ｅＶとした。また、当該計算では、ベース基板表面のバンドギャップ中央付近を０Ｖにピニングした。ゲート電圧が０Ｖ〜１．２Ｖ程度のとき、ΔＥｎ（ＭＯＳ界面での伝導帯下端を基準としたゲート電極のフェルミレベルとのエネルギー差）が−１〜−０．３ｅＶ程度であることが判った。
【００７１】
一方、表２は、表１に示す半導体基板４００との比較として示した半導体基板５００の層構成を示す。半導体基板４００と同様に、表２に示す各層を層番号が若い順にＧａＡｓ基板上に形成し、半導体基板５００とした。半導体基板５００は、Ｎチャネル型電界効果トランジスタに用いる半導体基板である。
【表２】
2012074689.tif 000008
【００７２】
半導体基板５００では、半導体基板４００における層４１６に代えて、比較結晶層５０２を形成した。比較結晶層５０２は、層４１６に含まれるアクセプタ原子ではなく、ドナー原子を含む。比較結晶層５０２を含む構成は、従来のＰ−ＨＥＭＴ構造において一般的な層構成である。比較結晶層５０２には、濃度が４．３５×１０１７ｃｍ−３のドナー原子をドーピングした。また、層４０４にドーピングしたドナー原子の濃度を４．３５×１０１７ｃｍ−３にして、電界効果トランジスタのしきい値電圧を＋０．２Ｖに調整した。
【００７３】
図１１は、ゲート電圧を変化させたときの半導体基板５００におけるＭＯＳ界面でのフェルミレベルの計算値をプロットした図である。計算の諸条件は図１０の場合と同じである。ゲート電圧が０Ｖ〜１．２Ｖ程度のとき、ΔＥｎが−０．７〜０．０ｅＶ程度であることが判った。
【００７４】
図１０と図１１とを比較すれば、半導体基板４００におけるΔＥｎが、半導体基板５００（従来技術）におけるΔＥｎと比較して、０．３ｅＶ程度低いことが判る。これは、半導体基板５００（従来技術）に比較して半導体基板４００の方が、ＭＯＳ界面でのフェルミレベルが電荷中性レベルにより近いことを示しており、半導体基板４００を用いることで、従来より界面準位の影響を小さくできることを示している。すなわち、電界効果トランジスタ動作時にゲート電圧を変化させる際に、フェルミレベルが界面準位密度の小さい領域を移動することになり、結果として、界面準位によりトラップされる電荷量の変化がより小さくできる。つまり、同じＭＯＳ界面を用いても、電界効果トランジスタ動作時の悪影響が小さくできる。
【００７５】
次に、他の実施例を説明する。図１２に示す半導体基板５５０を作製した。ベース基板１０２として、ＧａＡｓ単結晶基板を用いた。ベース基板１０２上にバッファ層２０２としてノンドープのＡｌ０．２５Ｇａ０．７５Ａｓ層とノンドープのＧａＡｓ層を合計８００ｎｍの厚みで形成した。バッファ層２０２の上にドーピング層２０４としてｎ型のＡｌ０．２４Ｇａ０．７６Ａｓ層を５ｎｍの厚みで形成した。ｎ型ドーパントをＳｉ原子とし、不純物濃度が２．３１×１０１８ｃｍ−３になるよう調整した。ドーピング層２０４の上に第１スペーサ層２０６としてノンドープのＡｌ０．２４Ｇａ０．７６Ａｓ層を４ｎｍの厚みで形成した。第１スペーサ層２０６の上に第２スペーサ層２０８としてノンドープのＧａＡｓ層を６ｎｍの厚みで形成した。
【００７６】
第２スペーサ層２０８の上に第１結晶層１０４としてノンドープのＩｎ０．４Ｇａ０．６Ａｓ層を５．５ｎｍの厚みで形成した。第１結晶層１０４の上に第３スペーサ層２１０としてノンドープのＧａＡｓ層を６ｎｍの厚みで形成した。第３スペーサ層２１０の上に第４スペーサ層２１２としてノンドープのＡｌ０．２４Ｇａ０．７６Ａｓ層を４ｎｍの厚みで形成した。第４スペーサ層２１２の上にドーピング層２１４としてｎ型のＡｌ０．２４Ｇａ０．７６Ａｓ層を１０ｎｍの厚みで形成した。ｎ型ドーパントをＳｉ原子とし、不純物濃度が３×１０１８ｃｍ−３になるよう調整した。ドーピング層２１４の上にノンドープ層２１６としてノンドープのＡｌ０．２４Ｇａ０．７６Ａｓ層を１０ｎｍの厚みで形成した。
【００７７】
ノンドープ層２１６の上にエッチングストッパ層２１８としてｎ型のＩｎ０．２４Ｇａ０．７６Ｐ層を１０ｎｍの厚みで形成した。ｎ型ドーパントをＳｉ原子とし、不純物濃度が３×１０１８ｃｍ−３になるよう調整した。最後にエッチングストッパ層２１８の上にコンタクト層２２０としてｎ型ＧａＡｓ層を１００ｎｍの厚みで形成した。ｎ型ドーパントをＳｉ原子とし、不純物濃度が５×１０１８ｃｍ−３になるよう調整した。
【００７８】
ＡｌＧａＡｓ層、ＩｎＧａＡｓ層、ＧａＡｓ層およびＩｎＧａＰ層はＭＯＣＶＤ法により形成した。Ａｌ原子、Ｉｎ原子、Ｇａ原子およびＡｓ原子の原料ガスとして、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩ（トリメチルインジウム）、ＴＭＧ（トリメチルガリウム）、ＴＥＧ（トリエチルガリウム）およびアルシン（ＡｓＨ３）を用いた。Ｐ原子の原料ガスとして、フォスフィン（ＰＨ３）を用いた。Ｓｉ原子の原料ガスとして、ジシラン（Ｓｉ２Ｈ６）を用いた。以上のようにして半導体基板５５０を作製した。
【００７９】
半導体基板５５０を用いて、図１３に示す絶縁ゲート型電界効果トランジスタ５６０を試作した。ゲート電極３０２が形成される領域（ゲート電極形成領域）のコンタクト層２２０およびエッチングストッパ層２１８をエッチングにより除去した。その後、全面に絶縁層１０６としてＡｌ２Ｏ３層を１２ｎｍの厚さで形成した。Ａｌ２Ｏ３層はＡＬＤ法により形成した。ゲート電極形成領域の絶縁層１０６の上にゲート電極３０２を形成した。ソース電極３０４およびドレイン電極３０６が形成される領域の絶縁層１０６を除去し、ソース電極３０４およびドレイン電極３０６を形成した。ソース電極３０４およびドレイン電極３０６は、それぞれがゲート電極３０２下のチャネルに電気的に結合するように、ゲート電極３０２を挟んで形成した。ゲート電極３０２は、Ｔｉ／Ｐｔ／Ａｕの積層膜を真空蒸着法で形成し、当該積層膜をリフトオフ法によりパターニングして形成した。ソース電極３０４およびドレイン電極３０６は、ＡｕＧｅ／Ｎｉ／Ａｕの積層膜を真空蒸着法で形成し、当該積層膜をリフトオフ法によりパターニングして形成した。
【００８０】
図１４および図１５は、ＳｐｌｉｔＣＶ法で測定した絶縁ゲート型電界効果トランジスタ５６０のキャリア移動度と電荷密度との関係を実験により求めた実験グラフである。ただし、図１５の絶縁ゲート型電界効果トランジスタは、絶縁ゲート型電界効果トランジスタ５６０のゲート領域におけるノンドープ層２１６と絶縁層１０６の間に、エッチングストッパ層２１８のｎ型Ｉｎ０．４８Ｇａ０．５２Ｐ層を１０ｎｍの厚みで残したものである。第１結晶層１０４のＩｎ組成ｘが０．３の場合も示した。この場合絶縁ゲート型電界効果トランジスタ３００を用いた。ＳｐｌｉｔＣＶ法は、ＭＯＳＦＥＴのＣＶ測定による容量からチャネルの電荷量を算出し、ＩＶ測定で求めた電流から、gradual channel近似に基づいた解析手法でキャリア移動度を算出する方法である。ＳｐｌｉｔＣＶ法による移動度は、界面準位にトラップされた電荷が影響するので、ホール測定（Van der Pauw法）による移動度より、過小に評価された値になるのが一般的である。図１４および図１５に係る実験において絶縁ゲート型電界効果トランジスタのゲート長を１００μｍ、ゲート幅を２００μｍとした。測定時のドレイン電圧は０．０５Ｖとし、ゲート電圧は−２Ｖ〜＋２Ｖの範囲を０．０５Ｖのステップで変化させた。
【００８１】
第１結晶層１０４のＩｎ組成ｘが０．４の場合、図１４のノンドープ層２１６のＡｌＧａＡｓ層上にゲート絶縁層１０６を形成した構造で最大移動動が４８００ｃｍ−２／Ｖｓであるのに対し、図１５のエッチングストッパ層２１８のｎ型ＩｎＧａＰ層上にゲート絶縁層１０６を形成した場合、最大移動度が７７００ｃｍ−２／Ｖｓと高い値が得られた。第１結晶層１０４のＩｎ組成ｘが０．３の場合にも、同様な傾向が得られた。このｓｐｌｉｔＣＶ移動動の違いは、ゲート絶縁層１０６と接触している半導体層の違いに原因していると推測される。つまり、ゲート絶縁層１０６に直接接触してＭＯＳ界面を形成する半導体の材料がＩｎＧａＰ層である場合、ＧａＡｓ層もしくはＡｌＧａＡｓ層の場合と比較して、ＳｐｌｉｔＣＶの移動度が高いＭＯＳ界面を形成できることを示している。つまり、ゲート絶縁層１０６にＩｎＧａＰ層が直接接するＭＯＳ構造は、絶縁ゲート型電界効果トランジスタにおいて好適な移動度特性を示すことがわかった。
【００８２】
さらに他の実施例を説明する。表３は、本発明の他の実施例である半導体基板６００の層構成を示す。半導体基板４００と同様に、表３に示す各層を層番号が若い順にＧａＡｓ基板上に形成し、半導体基板６００とした。半導体基板６００は、Ｎチャネル型電界効果トランジスタに用いる半導体基板である。
【表３】
2012074689.tif 000009
【００８３】
層６０２は、厚みが４ｎｍのｎ型Ａｌ０．２４Ｇａ０．７６Ａｓ層である。ドナー原子のドーピング濃度は、電界効果トランジスタのしきい値電圧が０．２Ｖになるように調整した。層６１６へのアクセプタ原子のドーピング濃度に応じて、ドナー原子のドーピング濃度は、１．２×１０１８〜１．１×１０１９ｃｍ−３の範囲で調整した。層６１６へのｐ型ドーピング濃度と層６０２へのｎ型ドーピング濃度との対応を表４に示す。層６０４は、厚みが２ｎｍのノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層である。層６０６は、厚みが２ｎｍのノンドープＧａＡｓ層である。層６０８は、厚みが７．５ｎｍのノンドープＩｎ０．３Ｇａ０．７Ａｓ層である。層６１０は、厚みが２ｎｍのノンドープＧａＡｓ層である。層６１２は、厚みが６ｎｍのノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層である。層６１４は、厚みが４ｎｍのｐ型Ａｌ０．２４Ｇａ０．７６Ａｓ層である。アクセプタ原子のドーピング濃度は、５×１０１７〜１．６×１０１９ｃｍ−３、シート濃度で２×１０１１〜６．４×１０１２ｃｍ−２の範囲とした。層６１６は厚みが１２ｎｍの絶縁層（Ａｌ２Ｏ３）である。絶縁層の比誘電率は７とした。層６０２は第３結晶層の例であり、層６０８は第１結晶層１０４の例である。層６１４は第２結晶層１０８の例であり、層６１６は絶縁層１０６の例である。層４０２は、半導体基板４００における層４０２と同じとした。
【表４】
2012074689.tif 000010
【００８４】
図１６は、層６１４の不純物濃度を変化させたときの半導体基板６００におけるＭＯＳ界面でのフェルミレベルの計算値をプロットした図である。計算の諸条件は図１０の場合と同じである。縦軸はΔＥｎ（伝導帯下端を基準としたフェルミレベル）であり、横軸はＮ２×（ｄ／ε）Ｅである。ただしＮ２は、層６１４に含まれるアクセプタ原子のシート濃度である。（ｄ／ε）Ｅは、絶縁層である層６１６、層６１４から層６０８までの各層に係る前記の有効電気的膜厚である。同図において、ゲート電圧Ｖｇを０Ｖ〜１．６Ｖの範囲で変えて計算した結果を示した。何れのゲート電圧においても、Ｎ２×（ｄ／ε）Ｅが１×１０５（ｃｍ−１）を超えるとΔＥｎのシフトが顕著になる。ΔＥｎが低下するほど、ＭＯＳ界面におけるフェルミレベルが電荷中性レベルに近づくので、Ｎ２×（ｄ／ε）Ｅが１×１０５（ｃｍ−１）を超えることが好ましいといえる。なお、Ｎ２×（ｄ／ε）Ｅが１×１０５（ｃｍ−１）を超える条件は、おおよそＮ２＞１×１０１２（ｃｍ−２）に対応する。よって層６１４に含まれる不純物原子のシート濃度Ｎ２は、Ｎ２＞１×１０１２（ｃｍ−２）の式を満たすことが好ましい。
【００８５】
図１７は、半導体基板６００でＭＯＳ構造を構成した場合の、チャネルにおけるシート電子密度の計算値をゲート電圧との関係としてプロットした図である。各計算値は、層６１４の不純物濃度を変化させた場合について求めた。計算の諸条件は、図１６と同じである。層６１４の不純物濃度を図中に記した。縦軸は、ＭＯＳ構造のチャネルのシート電子濃度、横軸はゲート電圧である。図８と同様に、ゲート電圧が０．２Ｖ付近から、第１チャネルの「ＩｎＧａＡｓチャネル」のシート電子濃度が立ち上がり、ゲート電圧の上昇とともに増加する。さらにゲート電圧が高くなると第２チャネルの「ＡｌＧａＡｓチャネル」のシート電子濃度が増加し始め、いわゆる「Ｓｐｉｌｌｏｖｅｒ」が発生する。図８と同様にゲート電圧に対して、第２チャネルの「ＡｌＧａＡｓチャネル」のシート電子濃度が立ち上がると、第１チャネルの「ＩｎＧａＡｓチャネル」のシート電子濃度の変化が低下する。以下において、このような現象を、電子濃度の「飽和」と称する。
【００８６】
「ＡｌＧａＡｓチャネル」は、図８の「ＧａＡｓチャネル」と同様に、ゲート絶縁膜下の層６１４であるｐ−Ａｌ０．２４Ｇａ０．７６Ａｓ層付近に形成される寄生チャネルである。本発明に関する絶縁ゲート型電界効果トランジスタにおいては、トランジスタのチャネルに半導体のヘテロ接合を利用しており、「ＩｎＧａＡｓチャネル」が主たる伝導を担うチャネルとなり、「ＡｌＧａＡｓチャネル」は通常寄生チャネルである。つまり第２チャネルの「ＡｌＧａＡｓチャネル」のシート電子濃度が立ち上がるゲート電圧における「ＩｎＧａＡｓチャネル」のシート電子密度は高いことが望ましい（「ｓｐｉｌｌｏｖｅｒ」は抑制するのが好ましい。）。
【００８７】
層６１４のアクセプタ不純物濃度が増加するに従って、「ＡｌＧａＡｓチャネル」のシート電子濃度の立ち上がるゲート電圧が正側にシフトしている。これと同時に、第１チャネルの「ＩｎＧａＡｓチャネル」のシート電子濃度の変化が低下し始めるシート電子濃度が、増加する。電界効果トランジスタでは、一般に、第１チャネル電子の電子移動度に比較して、第２チャネルの電子移動度はかなり低い。つまり、相互コンダクタンスが高い電流まで保たれることに対応する。
【００８８】
図１８は、図１７と同様な計算により、第２チャネル「ＡｌＧａＡｓチャネル」のシート電子濃度が１×１０１１［ｃｍ−２］になるときの、第１チャネル「ＩｎＧａＡｓチャネル」のシート電子濃度の計算値を、層６１４のアクセプタのシート濃度との関係としてプロットした図である。層６１４のアクセプタ濃度の増加に従って、第２チャネル「ＡｌＧａＡｓチャネル」のシート電子濃度が１×１０１１［ｃｍ−２］になるときの、第１チャネル「ＩｎＧａＡｓチャネル」のシート電子濃度が増加しており、層６１４に多くのアクセプタを有することが、トランジスタ基板としては好ましいことがわかる。
【００８９】
つまり、本発明に関する絶縁ゲート電界効果トランジスタ基板においては、層６１４にアクセプタを有することで、トランジスタ動作中のＭＯＳ界面の電位を持ち上げ、界面準位の影響を低減するとともに、寄生チャネルの発生を抑制して、トランジスタの動作電流密度を上げることができる。
【００９０】
なお、図１７において、層６１４のアクセプタ密度ｐが１．２×１０１９ｃｍ−３，１．６×１０１９ｃｍ−３の構造において、ゲート電圧に対する第１チャネル「ＩｎＧａＡｓチャネル」のシート電子濃度の変化量（ｄＮｓ／ｄＶｇ）が低下している。層６１４のアクセプタ密度ｐが８×１０１８ｃｍ−３の場合にｄＮｓ／ｄＶｇの低下がみられないことから、表３での層構造では、層６１４のアクセプタ密度ｐが８×１０１８ｃｍ−３付近であることが好適といえる。この層６１４の高いアクセプタ濃度による電子濃度の変化量の低下は、層６１４のアクセプタ密度で形成される電界増加により、第１チャネル「ＩｎＧａＡｓチャネル」中の電子の平均位置が若干基板側にシフトすることが主な原因である。さらに、「ＩｎＧａＡｓチャネル」中の電子濃度の立ち上がりの悪化は、チャネル下の層６０２のｎ型不純物ドープ層であるｎ−Ａｌ０．２４Ｇａ０．７６Ａｓの電位が低下してさらにキャリアが基板側に寄っていることによる。実用的な半導体基板の設計の場合は、デバイスの要求性能を配慮して、これらを好適に設計する必要がある。
【００９１】
図１９は、層６１４のＡｌ組成を変えたときの、ＭＯＳ構造のチャネルにおけるシート電子密度の計算値をゲート電圧との関係としてプロットした図である。計算の諸条件は、図１７と同じである。ただし、層６１４のｐ型Ａｌ０．２４Ｇａ０．７６Ａｓ層の不純物濃度を４×１０１８ｃｍ−３、層６０２のｎ型Ａｌ０．２４Ｇａ０．７６Ａｓ層の不純物濃度を３．４７×１０１８ｃｍ−３とし、層６１４と層６１２のＡｌＧａＡｓ層のＡｌ組成を０．２４、０．３４、０．４４と変化させた。
【００９２】
Ａｌ組成を高くすることにより、寄生チャネルの第２チャネル「ＡｌＧａＡｓチャネル」における電子濃度の立ち上がるゲート電圧が正側にシフトするとともに、第１チャネル「ＩｎＧａＡｓチャネル」の電子濃度の変化量が低下し始める電子濃度は増加する。つまり、層６１４と層６１２のＡｌＧａＡｓ層のＡｌ組成を高めることで、寄生チャネルを抑制し、結果として、第１チャネルの「ＩｎＧａＡｓチャネル」中の電子濃度を高くでき、絶縁ゲート電界効果トランジスタに好適であることを示している。
【００９３】
図２０は、層６１４のＡｌ組成を変えたときの、ＭＯＳ界面でのフェルミレベルの計算値をゲート電圧との関係としてプロットした図である。図１９で計算した半導体基板の構造を用いて、図１１と同じようにゲート電圧を変化したときの、ＭＯＳ界面のフェルミレベルと層６１４であるＡｌＧａＡｓ層の伝導帯下端とのエネルギー差を計算した。計算の諸条件は図１９と同じである。層６１４であるＡｌＧａＡｓ層のＡｌ組成を増加させることにより、ＭＯＳ界面のフェルミレベルは、ＡｌＧａＡｓ層の伝導帯下端レベルに対して相対的に低下する。このことから、図１９に示すような第１チャネル「ＩｎＧａＡｓチャネル」の電子濃度のゲート電圧依存性が得られることがわかる。
【００９４】
図２１は、層６１４のＡｌ組成を変えたときの、ＭＯＳ界面でのＡｌＧａＡｓ層のＧａＡｓ層換算ミッドギャップレベルに対するフェルミレベルの計算値をゲート電圧との関係としてプロットした図である。図２０で計算したＭＯＳ界面のフェルミレベルのエネルギーを、ＭＯＳ界面のＡｌＧａＡｓ層にＧａＡｓ層が接合した場合のＧａＡｓ層の禁制帯中心エネルギーレベルを基準にプロットした。Ａｌ組成の増加による、ＧａＡｓ層が接合した場合のＧａＡｓ層の禁制帯中心エネルギーレベルを基準にしたフェルミエネルギーの差が無いことがわかる。ＡｌＧａＡｓ層のＭＯＳ界面の電荷中性レベルおよび、界面準位密度のエネルギー依存性等、ＭＯＳ界面特性の詳細はわかっていないが、上述のように、トランジスタ動作中の、ＭＯＳ界面でのフェルミエネルギーを下げて、電荷中性レベルに近づけるために、ＡｌＧａＡｓ層のＡｌ組成の増加させることは、効果が小さい可能性がある。つまり、ＡｌＧａＡｓ層のＡｌ組成をあげるだけなく、本発明の内容のＡｌＧａＡｓにアクセプタ不純物をドーピングすること、つまり、負の固定空間電荷を形成することと組み合わせることで、より好適な絶縁ゲート電界効果トランジスタ用基板が提供できる。以上より、第２結晶層の禁制帯幅は、第３結晶層および第４結晶層と比較して、同じまたはより大きいことが望ましい。
【００９５】
以上説明したように、例えば前記電界効果トランジスタがＮチャネル型である場合、ゲート絶縁層１０６とチャネル層第１結晶層１０４の間の、ゲート絶縁層に近い側に、負の固定空間電荷を形成しＭＯＳ界面のポテンシャルを電子に対して高く持ち上げることで好適な絶縁ゲート型電界効果トランジスタ用の基板を提供できる。負の固定空間電荷は室温で十分活性化するいわゆるアクセプタとなる第２原子をドーピングすることにより形成できる。このとき、第３結晶層１１０にドナーとなる第１原子をドーピングする。ドナー原子はチャネル層の近くにドーピングするのが好ましい。トランジスタのしきい値電圧を目的とする値に設定するために、第１原子のシート濃度Ｎ１は、前述の第２原子のシート濃度Ｎ２に応じて設定する。
【００９６】
図２２は、表４のドーピング量をシート濃度に変換して、ドナーシート濃度Ｎ１とアクセプタシート濃度Ｎ２の関係をプロットした図である。電界効果トランジスタのしきい値電圧Ｖｔは、０．２Ｖで一定とした。絶縁層１０６の厚さが６ｎｍのときのドナーシート濃度Ｎ１も同様に計算してプロットした。Ｖｔが一定の条件では、ドナーシート濃度Ｎ１は、アクセプタシート濃度Ｎ２に対してほぼ直線的に増加することなる。このときのドナーシート濃度Ｎ１の増加とＮ２の増加の比ｄＮ１／ｄＮ２は、近似として数７になることが推測される。
【数７】
2012074689.tif 000011
【００９７】
実際に図２２のｄＮ１／ｄＮ２と数７の値を比較したところ表５のようによく一致する。
【表５】
2012074689.tif 000012
数７の値を電界効果トランジスタの層構造を示す「構造因子ＳＦ」とすると、電界効果トランジスタのしきい値電圧Ｖｔを一定とするときのドナーシート濃度Ｎ１は、
Ｎ１＝Ｎ０＋構造因子ＳＦ×Ｎ２［ｃｍ−２］
と近似できる。Ｎ０は、第２結晶層に第２原子をドーピングしない場合において電界効果トランジスタのしきい値電圧が設計値であるＶｔとなる第１原子のシート濃度である。
【００９８】
このとき、ＳＦはｄＮ１／ｄＮ２の近似ではあるものの、表５に示す通り十分な精度が確保できるため、実際のｄＮ１／ｄＮ２は、ＳＦの１±０．１倍の範囲にある。よって、
Ｎ０＋ＳＦ×０．９×Ｎ2＜Ｎ1＜Ｎ０＋ＳＦ×１．１×Ｎ2  ［ｃｍ−２］
とすることで、本願発明の目的を満たすトランジスタ用基板の構造が提供できる。
【００９９】
さらに、詳細な検討の結果、表３の構造においては、前記電界効果トランジスタがＮチャネル型の場合、Ｎ０が数５で与えられ、前記電界効果トランジスタがＰチャネル型の場合、Ｎ０が、数６で与えられることがわかった。
【数５】
2012074689.tif 000013
【数６】
2012074689.tif 000014
【０１００】
ただし、Ｗ［Ｖ］は、電界効果トランジスタのゲート電極の仕事関数であり、Ｖｔ［Ｖ］は、電界効果トランジスタのしきい値電圧である。Ｃｆ［Ｖ］は、チャネル材料物性の補正値であり、具体的には、電界効果トランジスタのゲート電圧がＶｔとなるときの、チャネル位置でのフェルミレベルと真空準位との差に該当する。電界効果トランジスタがＮチャネル型である場合、Ｃｆは電子親和力にほぼ一致する。電界効果トランジスタのチャネルが量子井戸である場合、Ｃｆは基底準位から真空準位までの電位にほぼ一致する。電界効果トランジスタがＰチャネル型である場合、Ｃｆはイオン化ポテンシャルにほぼ一致する電位差である。Ｃｆは、結晶層の組成により異なる。
【０１０１】
Ｃｆには、ゲート絶縁層と半導体層間の界面準位により形成された空間電荷により発生する、ゲート絶縁層での電位差を含んでもよい。具体的には、電界効果トランジスタのしきい値電圧に相当する電圧をゲート電極に与えた状態での、ゲート絶縁層での電位差が補正値Ｃｆに含まれてもよい。このような電位差は、ゲート絶縁層と半導体層の界面準位により形成された空間電荷により発生する。このときのゲート絶縁層の界面準位密度のＮ０に対する影響を以下に考察する。
【０１０２】
本願発明の適用により、電界効果トランジスタが動作している時のＭＯＳ界面のフェルミレベルの位置が調整できる。電界効果トランジスタが動作している時、ＭＯＳ界面のフェルミレベルの位置は、電荷中性レベルに近づけることが好ましい。ＭＯＳ界面のフェルミレベルが電荷中性レベルと一致すれば、ＭＯＳ界面の界面準位による空間電荷の影響はゼロになる。電界効果トランジスタがＮチャネル型である場合、ゲート電圧をしきい値電圧Ｖｔよりプラス側にし、電流を増加させた場合、ＭＯＳ界面のフェルミレベルは、ＭＯＳ界面の半導体の伝導帯下端側へシフトしていく。このため、ゲート電圧がしきい値電圧Ｖｔのとき、ＭＯＳ界面のフェルミレベルは、電荷中性レベル近傍、もしくはより価電子帯上端側に設定するのが好ましい。
【０１０３】
いま、ゲート電圧がしきい値電圧ＶｔのときのＭＯＳ界面のフェルミレベルを、電荷中性レベルより０．３ｅＶ価電子帯上端側に設定したと仮定する。実用での現実的な界面準位密度としては３×１０１１ｃｍ−２程度以下である。このときＭＯＳ界面に形成されるＮ０への影響は、４×１０１０ｃｍ−２ほど減少される。Ｐチャネル型の場合は、エネルギーレベルの議論は逆になるが、Ｎ０への影響はＮチャネル型と同様に減少方向となる。
【０１０４】
ＭＯＳ界面の半導体のバンドギャップをＥｇとすると、Ｎチャネル型の場合、ゲート電圧がしきい値電圧ＶｔのときのＭＯＳ界面のフェルミレベルと、電荷中性レベルとの差は、＋Ｅｇ／８〜−Ｅｇ／３程度に設定するのが望ましい。さらには、０〜−Ｅｇ／４に設定するのが望ましい。符号がマイナスの場合は価電子帯上端側の方向、プラスの場合は伝導帯下端側の方向を示す。Ｐチャネル型の場合は、フェルミレベルが電荷中性レベルより伝導帯下端側となるように、Ｎチャネル型の場合と同様に設定するのが望ましい。電荷中性レベルは、ほぼ禁制帯の中央レベルと置き換えてもよい。
【０１０５】
Ｃｏｎｓｔ［ａｔｏｍｓ／ｃｍ２］は、定数であるが結晶層の諸設計条件、たとえば、チャネル層よりベース基板側に形成するバッファ層の設計条件に依存する。具体的には、第２原子をドーピングしない場合に、しきい値電圧Ｖｔが、Ｗ−ＣｆとなるようなＮ１に相当する。通常、チャネル層とベース基板の間にバッファ層を形成する。このバッファ層に第２原子をドーピングすることで、バッファ層のチャネル側近傍には空乏層が形成され、チャネルキャリアを閉じ込めるように、バッファ層に電界を形成する。Ｃｏｎｓｔは、この電界をちょうど打消す第１原子のシート濃度に相当する。バッファ層にドーピングする第２原子の濃度は、通常、Ｃｏｎｓｔの値が４．７×１０１１（ｃｍ−２）程度になる濃度に調整する。バッファ層のこの電界を小さくするのは望ましくないので、バッファ層に導入する第２原子の濃度を、先の通常の濃度の１／２以下にすることは望ましくない。当該第２原子の濃度を高くすることで当該電界を強くし、よりシャローな接合構造にすることでより薄いバッファ層にすることが可能であり、微細化時のショートチャネル効果抑制、薄膜化による低コスト化に寄与できる。一方、バッファ層の第２原子濃度を上げると、サイドゲート効果、キンクの発生、バッファ層破壊耐圧低下等の問題が発生する可能性がある。現状のバッファ層の空乏層が５００ｎｍ以上であり、１／３程度の厚さに薄膜化することが可能と考えられる。この場合、バッファ層にドーピングする第２原子の濃度は通常濃度の３倍程度になる。よって、Ｃｏｎｓｔは、２．３×１０１１〜１．４×１０１２［ｃｍ−２］とすることが望ましい。なお、適切なバッファ層が設計できている場合、Ｎ０として実験的に求めた値を用いてもよい。この場合、実験的に求めた第１原子のシート濃度Ｎ０ｅｘｐを、Ｎ０ｅｘｐ＝Ｎ０＝Ｎ０ｍｉｎ＝Ｎ０ｍａｘとすることができる。
【０１０６】
さらに詳細な検討の結果、電界効果トランジスタのチャネル層である第１結晶層１０４が、ＩｎｘＧａ１−ｘＡｓ（０．２≦ｘ＜０．４５）でＧａＡｓに擬格子整合している条件では、Ｃｆ（Ｖ）は、以下の式で近似できることがわかった。
Ｃｆ＝−１．６９ｘ２＋１．６６ｘ＋４．３３
ただしｘは、チャネルのＩｎ組成である。
【０１０７】
定数Ｃｏｎｓｔは、前述のように、前記バッファ層の設計に依存する。定数Ｃｏｎｓｔは、ショートチャネル効果、ピンチオフ特性、ドレインコンダクタンス、キンクの発生、サイドゲート効果、電流ＯＦＦ時の残留ゲート容量等の電界トランジスタの諸特性を考慮しながら経験的に最適化検討をして決定される極めて重要な設計因子である。表３で仮定したバッファ層は、前記定数Ｃｏｎｓｔを４．７×１０１１（ｃｍ−２）程度に設定してある。定数Ｃｏｎｓｔは、前述のように２．３×１０１１〜１．４×１０１２（ｃｍ−２）の範囲がこのましい。さらに、定数Ｃｏｎｓｔは、ピンチオフ特性、ドレインコンダクタンからある程度の大きさが必要である。キンクの発生、残留ゲート容量等より、定数Ｃｏｎｓｔの上限も制限され、３×１０１１〜１×１０１２（ｃｍ−２）の範囲が好ましい。さらに、長年のｐＨＥＭＴ用のエピタキシャル基板製造の経験から、定数Ｃｏｎｓｔは、４×１０１１〜７×１０１１（ｃｍ−２）が望ましい。
【０１０８】
表６は、本発明のさらに他の実施例である半導体基板７００の層構成を示す。半導体基板４００と同様に、表５に示す各層を層番号が若い順にＧａＡｓ基板上に形成し、半導体基板７００とした。半導体基板７００は、Ｎチャネル型電界効果トランジスタに用いる半導体基板である。
【表６】
2012074689.tif 000015
【０１０９】
半導体基板７００は、第１結晶層１０４の一例である層４１０、第２結晶層１０８の一例である層４１６および第３結晶層の一例である層４０４を有する半導体基板４００の層構成に、第４結晶層の一例である層７１６を付加した層構成を有する。
【０１１０】
層４０２は、半導体基板４００における層４０２と同じである。層７０４は、ドナー原子をドープした厚さ５ｎｍのＡｌ０．２４Ｇａ０．７６Ａｓ層である。ドナー原子のドーピング濃度は、１．１２５×１０１８ｃｍ−３とした。層７０４は、第３結晶層の一例である。
【０１１１】
層７０６および層７１４は、厚さ２ｎｍのノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層であり、層７０８および層７１２は、厚さ２ｎｍのノンドープＧａＡｓ層である。層７０６、層７１４、層７０８および層７１２はスペーサ層として機能させることができる。層７１０は、厚さ７．５ｎｍのノンドープＩｎ０．３Ｇａ０．７Ａｓ層である。層７１０は、第１結晶層１０４の一例である。
【０１１２】
層７１６は、ドナー原子をドープした厚さ５ｎｍのＡｌ０．２４Ｇａ０．７６Ａｓ層である。ドナー原子のドーピング濃度は２．２５１×１０１８ｃｍ−３とした。層７１６は、第４結晶層の一例である。層７１６は、第１結晶層１０４に対応する層７１０と第２結晶層１０８に対応する層７２０との間に位置し、第１結晶層１０４に対応する層７１０よりも禁制帯幅が大きい。
【０１１３】
層７１８は、厚さ１０ｎｍのノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層である。層７２０は、アクセプタ原子をドープした厚さ２ｎｍのＡｌ０．２４Ｇａ０．７６Ａｓ層である。層７２０は、第２結晶層１０８の一例である。層７２０のアクセプタ原子のドーピング濃度は、１．０×１０１９ｃｍ−３とした。層７２２は、厚さ５ｎｍのノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層である。層７２４は、厚さ１２ｎｍのＡｌ２Ｏ３層である。層７２４は、絶縁層１０６の一例である。層７２４のバンドギャップエネルギーを６．０ｅＶ、比誘電率を７とした。
【０１１４】
層７１６を有することで、第３結晶層に対応する層７０４の過度な高ドーピング濃度をふせぎ、第１結晶層１０４に対応する層７１０の周辺におけるバンドの曲がりを対称形に近づけることができる。このため、第４結晶層に対応する層７０４へのキャリア電子の染み出しを防止でき、電界効果トランジスタの特性劣化を防ぐことができる。
【０１１５】
ゲート電圧を変化させたときの半導体基板７００におけるＭＯＳ界面でのフェルミレベルの計算をするにあたって、さらに比較例として半導体基板７５０および他の実施例として半導体基板７６０について当該フェルミレベルを同様に計算した。半導体基板７５０では、表３の層７２０を厚さ２ｎｍのノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層とし、層７１６へのドナー原子のドーピング濃度を６．００×１０１７ｃｍ−３として、層７０４へのドナー原子のドーピング濃度を３．００×１０１７ｃｍ−３とし、Ｖｔが０．２Ｖになるよう調整した。半導体基板７６０では、表３の層７２２である厚さ５ｎｍのノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層を削除した構造とした。このとき、層７１６へのドナー原子のドーピング濃度を２．１２０×１０１８ｃｍ−３とし、層７０４へのドナー原子のドーピング濃度を１．０６０×１０１８ｃｍ−３として、Ｖｔが０．２Ｖになるよう調整した。
【０１１６】
図２３は、半導体基板７００、７５０、７６０のＭＯＳ界面伝導帯下端に対するフェルミレベルの計算値ΔＥｎをゲート電圧との関係としてプロットした図である。半導体基板７００は、半導体基板６００の層構造に対して、ドナーとなる第１原子を含む第４結晶層が追加された構造である。図中の計算結果は破線で示している。アクセプタとなる第２原子を含む第２結晶層がない比較例の半導体基板７５０の計算結果は、図中実線で示した。アクセプタとなる第２原子を含む第２結晶層によりＭＯＳ界面でのフェルミレベルΔＥｎが、負側に０．２ｅＶ以上シフトしていることがわかる。半導体基板７６０は、半導体基板７００における層７２２である厚さ５ｎｍのノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層を削除した構成であり、アクセプタである第２原子を含む第２結晶層が、ゲート絶縁層として機能する層７２４の上に直接形成された構造である。図中の計算結果は点線で示している。ＭＯＳ界面でのフェルミレベルΔＥｎが、半導体基板７００よりさらに負側にシフトしており、アクセプタとなる第２原子を含む第２結晶層をゲート絶縁層として機能する層７２４の近くに形成することにより、より大きな効果が得られることが判る。これは、数５の（ｄ／ε）２の値が小さくなっており、有効電気的膜厚（ｄ／ε）Ｅが増加していることで説明できる。
【０１１７】
図２４は、半導体基板７００，７５０，７６０におけるＭＯＳ構造のチャネルのシート電子密度の計算値をゲート電圧との関係としてプロットした図である。半導体基板７００の結果を破線、半導体基板７５０の結果を実線、半導体基板７６０の結果を点線で示した。半導体基板７５０の結果に対して、半導体基板７００の結果は、ゲート電圧Ｖｇに対するＩｎＧａＡｓチャネルの電子濃度の変化が小さくなる飽和濃度が高くなり、ＡｌＧａＡｓチャネルの電子濃度が低くなっており、半導体基板７００はトランジスタ用基板としては好適である。さらに、半導体基板７６０の結果は、半導体基板７００より、トランジスタ用基板としては好適である。
【０１１８】
図２５は、図２４において、第２チャネル「ＡｌＧａＡｓチャネル」のシート電子濃度が１×１０１１ｃｍ−２になるときの第１チャネル「ＩｎＧａＡｓチャネル」のシート電子濃度をプロットした図である。アクセプタとなる第２原子を含む第２結晶層の効果および、（ｄ／ε）２を下げることによる有効電気的膜厚の増加で、第２チャネル「ＡｌＧａＡｓチャネル」のシート電子濃度が１×１０１１ｃｍ−２になるときの第１チャネル「ＩｎＧａＡｓチャネル」のシート電子濃度が増加していることが判る。
【０１１９】
アクセプタとなる第２原子を含む第２結晶層の効果により、「ＡｌＧａＡｓチャネル」の発生が抑制され、「ＩｎＧａＡｓ」チャネルの「飽和」現象が発生する最大電子濃度Ｎｓが高くなる。さらに、（ｄ／ε）２を小さくすることで、「ＡｌＧａＡｓチャネル」の発生が抑制される効果が見られる。さらに、ゲート電圧に対する電子濃度Ｎｓの変化が大きくなっている。これは、（ｄ／ε）２を小さくすることでゲート電極とチャネルまでの距離が小さくなり変調効率が改善したためである。電界効果トランジスタでは相互コンダクタンスＧｍの増加に関連しており好適である。
【０１２０】
図２３、図２４、図２５より、半導体基板７００、半導体基板７６０の層構成においてもＭＯＳ界面でのフェルミレベルを電荷中性レベルに近づけることができ、界面準位に起因するＭＯＳ動作時の悪影響を低減することができる。なお、第２結晶層に含まれるアクセプタとなる第２原子のシート濃度Ｎ２をさらに上げることで、効果を増すことが可能である。
【０１２１】
以上説明したとおり、ゲート絶縁層である絶縁層１０６とチャネル層である第１結晶層１０４との間に、チャネル伝導型とは反対伝導型の第２結晶層１０８を配置することで、ＭＯＳ界面でのフェルミレベルを電荷中性レベルに近づけてＭＯＳ動作させることができ、その結果、ＭＯＳ界面の界面準位の影響を低減できる。よって、第１結晶層１０４でのキャリア移動度を高め、絶縁ゲート型電界効果トランジスタの性能を向上できる。
【０１２２】
上記実施例では、電界効果トランジスタがＮチャネル型の場合を示しているが、Ｐチャネル型の場合も同様な結果を得る。ただし電界効果トランジスタがＰチャネル型の場合、層４０４、層６０２、層７０４および層７１６にはアクセプタとなる原子を含み、層４１６、層６１４および層７２０にはドナーとなる原子を含む。
【０１２３】
以上実施形態を説明したが、本件発明は上記した実施形態に限られず、変更が可能である。たとえば、第２結晶層１０８が、ＩｎｋＧａ１−ｋＰ（０≦ｋ≦１）であるとき、ＩｎｋＧａ１−ｋＰ（０≦ｋ≦１）を自然超格子を有するものにすることができる。ここで「ＩｎＧａＰ層が自然超格子を有する」とは、Ｉｎ原子とＧａ原子との混合から形成される特定の結晶面において、平均の混合比よりＩｎ濃度が多い面とＧａ濃度の多い面が交互に形成された状態を有することを言う。また、それぞれの面で平均の混合比からのずれが大きいほど、秩序化の程度が強いと言う。自然超格子を有することでＩｎＧａＰ層にピエゾ電荷が発生し、ＭＯＳ界面側にアクセプタとなる原子をドープし、チャネル側にドナーとなる原子をドープしたと同じ効果が得られる。よって、自然超格子により、ＭＯＳ界面におけるフェルミレベルを電荷中性レベルに近づける効果を大きくすることができる。このとき電界効果トランジスタはＮチャネル型が好ましい。
【０１２４】
表７、表８、表９、表１０のそれぞれは、本発明のほかの比較例あるいは実施例である半導体基板９１０、９２０、９３０、９４０の各層構造を示す。半導体基板６００と同様に、表７、表８、表９、表１０に示す各層を下から順にＧａＡｓ基板上に形成し、半導体基板９１０、９２０、９３０、９４０とした。半導体基板９１０、９２０、９３０、９４０は、Ｎチャネル型電界効果トランジスタに用いる半導体基板である。
【表７】
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【表８】
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【表９】
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【表１０】
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【０１２５】
ここで、ＩｎＧａＰ層が自然超格子を有するものとしてシミュレートした。自然超格子を有することで、ＩｎＧａＰ層がピエゾ電荷を発生させる。これは、双極子モーメントであるが、ＩｎＧａＰ層の上面に負の、下面に正の固定空間電荷を形成することで、ピエゾ電荷をシミュレートできる。固定空間電荷の面密度は、１×１０１２ｃｍ−２とした。そのほか、実際には、ＩｎＧａＰ層が自然超格子を有すると、バンドギャップ、電子親和力が変化するが、本計算では無視した。
【０１２６】
図２６は、表７〜表１０の各半導体基板９１０〜９４０の構造を用いて、図１１と同じようにゲート電圧に対して、ＭＯＳ界面のフェルミレベルのＭＯＳ界面のノンドープＩｎＧａＰ層の伝導帯下端からのエネルギー差を計算した結果である。計算の諸条件は図１９と同じである。図中「ｉ−ＩｎＧａＰ」または「従来構造」は表７の半導体基板９１０、「ｏ−ＩｎＧａＰ」または「ｏｒｄｅｒｄ  ＩｎＧａＰ」は表８の半導体基板９２０、「Ｐ＋ＩｎＧａＰ」は表９の半導体基板９３０、「ｐ＋ｏ−ＩｎＧａＰ」、「ｏｒｄｅｒｅｄ＋Ｐ＋ＩｎＧａＰ」または「Ｐ＋ｏｒｄｅｒｅｄ−ＩｎＧａＰ」は表１０の半導体基板９４０を用いた結果を示す。以下、図２７〜図３２について同じである。ただし、図２７〜３２の凡例のアルファベットおよび記号は大文字、小文字、半角、全角を区別しない。また、−＿（アンダーバー）、スペースも区別しない。
【０１２７】
図２７〜図３０は、Ｖｇ＝１Ｖのときの、ＭＯＳ構造における電子密度の深さプロファイルをシミュレートした図であり、図２７は半導体基板９１０におけるＭＯＳ構造の場合を、図２８は半導体基板９２０におけるＭＯＳ構造の場合を、図２９は半導体基板９３０におけるＭＯＳ構造の場合を、図３０は半導体基板９４０におけるＭＯＳ構造の場合を示す。各図で、３つの量子準位における電子密度および伝導帯下端のエネルギーの深さプロファイルを示している。ＩｎＧａＰ層が秩序化することで、ＩｎＧａＰ層の伝導帯下端を基準にしたＭＯＳ界面のフェルミレベルが下がることがわかる。アクセプタ不純物をＩｎＧａＰ層にドープすることで、やはり、ＩｎＧａＰ層の伝導帯下端を基準にしたＭＯＳ界面のフェルミレベルが下がるのは半導体基板６００の結果と同じである。さらに、秩序化とアクセプタ不純物のドープとを組み合わせることでさらに大きな効果が得られることがわかる。
【０１２８】
図３１は、前記したＭＯＳ構造を持つ半導体基板を用いて形成した、第１チャネルである「ＩｎＧａＡｓチャネル」および、ＩｎＧａＰ層に形成される第２チャネルである「ＩｎＧａＰチャネル」の電子濃度のゲートバイアス依存性を計算した結果である。そのほかの計算の詳細は図１９と同様である。ＩｎＧａＰ層の秩序化およびアクセプタドーピングさらにはその組み合わせにより、第２チャネルである「ＩｎＧａＰチャネル」の発生するゲート電圧が正側にシフトし、「ＩｎＧａＡｓチャネル」の「飽和」するゲート電圧が正側にシフトするとともに、「飽和」する電子濃度が高くなる。
【０１２９】
図３２は、「ＩｎＧａＰチャネル」の電子密度が１×１０１１ｃｍ−２になるときの、「ＩｎＧａＡｓチャネル」の電子濃度を計算した結果である。前述のように、ＭＯＳ界面の半導体層をＩｎＧａＰ層にすることは、ＧａＡｓ層、ＡｌＧａＡｓ層を用いるより、絶縁ゲート電界効果トランジスタを形成するのに好適であることが示された。さらに今回の実施例より、ＩｎＧａＰの秩序化、アクセプタ不純物のドーピングにより、さらに好適な半導体基板が提供できる。
【０１３０】
以上実施形態を説明したが、本件発明は上記した実施形態に限られず、変更が可能である。たとえば、第２結晶層１０８は、エピタキシャル成長中に不純物原子をドーピングして形成でき、この場合、ソース電極３０４およびドレイン電極３０６に各々接続するソース領域およびドレイン領域を、イオン注入法またはエピタキシャル再成長法により形成できる。しかし、第２結晶層１０８は、半導体基板の全面に形成される必要はない。
【０１３１】
図３３は、絶縁ゲート型電界効果トランジスタ８００の断面を示す。絶縁ゲート型電界効果トランジスタ８００は、ベース基板１０２、第４結晶層８０１、第１結晶層１０４、第２結晶層１０８、絶縁層１０６、半導体層８０２、コンタクト層８０４、ゲート電極８０６、ソース電極８０８およびドレイン電極８１０を有する。ベース基板１０２および第１結晶層１０４は、半導体基板１００と同様である。絶縁層１０６はゲート絶縁層であり、第２結晶層１０８はゲート電極８０６の下部にのみ形成されている。第２結晶層１０８がソース電極８０８およびドレイン電極８１０下に形成されないので、ソース電極８０８およびドレイン電極８１０とゲート電極８０６下のチャネルとのアクセス抵抗が低くできる。このことは、絶縁ゲート型電界効果トランジスタ８００をエンハンスメント型に動作させる場合により有用である。第２結晶層１０８を、ゲート電極８０６の下部で、かつ、ゲート電極領域と等しいか、または、より狭い領域に形成すると、第２結晶層１０３の存在する領域がトランジスタの真性チャネル領域となり、ソースまたはドレイン電極とゲート電極の間およびゲート電極の第２結晶層が無い部分のキャリア濃度を、真性チャネル領域より高く設定できる。このため、当該部分の抵抗をより低くすることが可能となり、ソースおよびドレイン電極とトランジスタの真性チャネル領域の間のアクセス抵抗をさらに低くすることができる。なお、ベース基板１０２と第４結晶層８０１との間にバッファ層を形成することが好ましい。
【０１３２】
絶縁ゲート型電界効果トランジスタ８００がＮチャネル型である場合、第２結晶層１０８にドープする不純物原子としてＺｎが好ましい。Ｚｎは、イオン注入または熱拡散により導入できるので、ゲート下にのみ第２結晶層１０８を形成する構成に適している。
【０１３３】
図３４から図３６は、絶縁ゲート型電界効果トランジスタ８００の製造過程の一例を示した断面図である。図３４に示すように、ベース基板１０２の上に第４結晶層８０１、第１結晶層１０４および半導体層８０２を順次エピタキシャル成長させる。ベース基板１０２と第４結晶層８０１との間にバッファ層を形成してもよい。半導体層８０２は不純物をドーピングして第２結晶層１０８になる結晶層である。さらに半導体層８０２の上にマスク層８２０を形成する。
【０１３４】
図３５に示すように、マスク層８２０を加工して、ゲート電極８０６が形成される領域に開口を形成する。そして、マスク層８２０をマスクとし、開口内部の半導体層８０２にＺｎをイオン注入する。なお、Ｚｎのイオン注入に代えて、開口内部の半導体層８０２に気相法を用いてＺｎを熱拡散によりドープしてもよい。半導体層８０２のＺｎがドープされた領域は第２結晶層１０８になる。
【０１３５】
図３６に示すように、マスク層８２０を除去し、コンタクト層８０４および絶縁層１０６を形成する。その後、ゲート電極８０６、ソース電極８０８およびドレイン電極８１０を形成し、絶縁ゲート型電界効果トランジスタ８００が製造できる。
【符号の説明】
【０１３６】
１００・・・半導体基板、１０２・・・ベース基板、１０３・・・第２結晶層、１０４・・・第１結晶層、１０６・・・絶縁層、１０８・・・第２結晶層、１１０・・・第３結晶層、２００・・・半導体基板、２０２・・・バッファ層、２０４・・・ドーピング層、２０６・・・第１スペーサ層、２０８・・・第２スペーサ層、２１０・・・第３スペーサ層、２１２・・・第４スペーサ層、２１４・・・ドーピング層、２１５・・・ノンドープ層、２１６・・・第２チャネル層、２１８・・・エッチングストッパ層、２２０・・・コンタクト層、３００・・・絶縁ゲート型電界効果トランジスタ、３０２・・・ゲート電極、３０４・・・ソース電極、３０６・・・ドレイン電極、４００・・・半導体基板、５００・・・半導体基板、５０２・・・比較結晶層、５５０・・・半導体基板、５６０・・・絶縁ゲート型電界効果トランジスタ、６００・・・半導体基板、７００・・・半導体基板、７５０・・・半導体基板、７６０・・・半導体基板、８００・・・絶縁ゲート型電界効果トランジスタ、８０１・・・第４結晶層、８０２・・・半導体層、８０４・・・コンタクト層、８０６・・・ゲート電極、８０８・・・ソース電極、８１０・・・ドレイン電極、８２０・・・マスク層、９１０・・・半導体基板、９２０・・・半導体基板、９３０・・・半導体基板、９４０・・・半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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