(57)【要約】【課題】  半導体集積回路の電源ＥＭ及びスタティックＩＲドロップの解析と電源補強設計を改善する。【解決手段】  一つの実施形態の半導体集積回路の設計方法では、電源配線のＥＭ解析を行い、ＥＭ解析でＥＭエラーが発生した場合、ＥＭエラーとなるレイヤ及び座標をチェックしてリストを格納し、半導体集積回路の抵抗網を抽出し、ＥＭエラーとなるレイヤ及び座標を含む抵抗セグメントを全て削除してＩＲドロップ値が許容値を満足するかの第１の判定を行い、記第１の判定でＩＲドロップ値が許容値を満足する場合、ＥＭによって半導体集積回路が動作不良とならない抵抗セグメントをレイアウトデータから削除する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体集積回路に設けられる電源配線のＥＭ解析を行う工程と、
前記ＥＭ解析でＥＭエラーが発生した場合、ＥＭエラーとなるレイヤ及び座標をチェックしてリストを格納するする工程と、
前記半導体集積回路の抵抗網を抽出し、前記ＥＭエラーとなるレイヤ及び座標を含む抵抗セグメントを全て削除してＩＲドロップ値が許容値を満足するかの第１の判定を行う工程と、
前記第１の判定でＩＲドロップ値が許容値を満足する場合、ＥＭによって前記半導体集積回路が動作不良とならない抵抗セグメントをレイアウトデータから削除する工程と、
を具備することを特徴とする半導体集積回路の設計方法。
【請求項２】
前記第１の判定でＩＲドロップ値が許容値を満足しない場合、削除された抵抗セグメントの中でＥＭエラーの最大となる一つ箇所のレイヤ及び座標を抽出して抵抗セグメントを再接続する工程と、
抵抗セグメントの再接続後、ＩＲドロップ値が許容値を満足するかの第２の判定を行う工程と、
前記第２の判定でＩＲドロップ値が許容値を満足する場合、再接続された抵抗セグメントの電源配線を補強する工程と、
を具備することを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項３】
前記第２の判定でＩＲドロップ値が許容値を満足しない場合、抵抗セグメントの再接続を再度実行する工程と、
を具備することを特徴とする請求項２に記載の半導体集積回路の設計方法。
【請求項４】
最大のＥＭエラーとなる電源配線を補強後、ＥＭによって前記半導体集積回路が動作不良とならない抵抗セグメントをレイアウトデータから削除する工程を更に具備し、
レイアウトデータの削除後、電源配線のＥＭ解析を再開することを特徴とする請求項２に記載の半導体集積回路の設計方法。
【請求項５】
電源配線の補強は、ＥＭエラーが電源配線起因の場合、電源配線の幅を大きく或いは電源配線を分岐し、ＥＭエラーがビア起因の場合、ビアのセルサイズを大きくすることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
近年、トランジスタの微細化、低電圧動作化の進展により半導体集積回路の高集積化、高速化、低消費電力化が進んでいる。このためＤＦＭ（design for manufacturing）の課題が急激に増大している。特に、ＳｏＣ（system on a chip）やシステムＬＳＩなどの半導体集積回路では、内部における電源電圧の降下、ＥＭ（electromigration）という問題が顕在化しつつある。この問題に対応するために、半導体集積回路の設計では、電源配線幅の変更、電源供給路を補強するための補強配線の追加などが適宜実行されている（例えば、特許文献１参照。）。
【０００３】
半導体集積回路の電源ＥＭ（power electromigration）の検証工程で、ＥＭエラーが発生した場合、配線が断線しないようにＥＭエラーが発生している全ての箇所に対して電源配線を補強する必要がある。ところが、実際には一部の配線が断線しても別の径路を介して電流が流れ、各インスタンスに十分高い電圧が供給され半導体集積回路のチップが正常動作する可能性がある。特にセルベース設計される半導体集積回路の場合、一部の配線が断線しても正常動作する可能性が高くなる。この場合、電源の補強は無駄な作業となり、半導体集積回路の設計作業時間の増大や信号配線リソースの減少を発生する可能性がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２０３００１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、電源ＥＭ及びスタティックＩＲドロップの解析と電源補強設計を改善する半導体集積回路の設計方法を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、半導体集積回路の製造方法は、半導体集積回路に設けられる電源配線のＥＭ解析を行う工程と、前記ＥＭ解析でＥＭエラーが発生した場合、ＥＭエラーとなるレイヤ及び座標をチェックしてリストを格納するする工程と、前記半導体集積回路の抵抗網を抽出し、前記ＥＭエラーとなるレイヤ及び座標を含む抵抗セグメントを全て削除してＩＲドロップ値が許容値を満足するかの第１の判定を行う工程と、前記第１の判定でＩＲドロップ値が許容値を満足する場合、ＥＭによって前記半導体集積回路が動作不良とならない抵抗セグメントをレイアウトデータから削除する工程とを具備することを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係る半導体集積回路の設計方法を示すフローチャートである。
【図２】本発明の実施形態に係る電源ＥＭ及びスタティックＩＲドロップを考慮した設計方法を示すフローチャートである。
【図３】本発明の実施形態に係る電源配線設計装置を示すブロック図である。
【図４】本発明の実施形態に係る半導体集積回路を示すブロック図である。
【図５】本発明の実施形態に係る回路セル部に電源供給するための電源配線を示す図である。
【図６】本発明の実施形態に係る電源補強を説明する図である。
【発明を実施するための形態】
【０００８】
以下本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第１の実施形態）
まず、本発明の実施形態に係る半導体集積回路の設計方法及び設計装置について、図面を参照して説明する。図１は半導体集積回路の設計方法を示すフローチャートである。図２は電源ＥＭ及びスタティックＩＲドロップを考慮した設計方法を示すフローチャートである。本実施形態では、電源ＥＭ及びスタティックＩＲドロップの解析を向上し、電源補強設計を容易化して半導体集積回路の設計を改善している。
【００１０】
ＳｏＣ（system on a chip）やシステムＬＳＩなどの半導体集積回路の設計では、ＤＦＭ（design for manufacturing）を考慮して進められる。半導体集積回路の設計では、テクノロジーノードの進展（微細化）及びシステムインテグレーションの進展とともにＤＦＭの課題が急増している。その中で、電源ＥＭ及びＩＲドロップの解析は重要なアイテムとなっている。
【００１１】
図１に示すように、半導体集積回路の設計では、まず、設計データ、設計ルール情報、及びＩＰ（intellectual property）／マクロセル情報を基に、ＲＴＬ（register transfer level）のプロトタイピング（レジスタレベルでの概略設計）を実行する（ステップＳ１）。次に、フロアプランを実行する（ステップＳ２）。
【００１２】
続いて、配置、タイミング、ＣＴＳ（clock tree synthesis）、タイミング等を考慮して配置配線を実行する（ステップＳ３）。そして、タイミング、クロージャ、シグナルインテグリティ、信頼性、及び製造等の検証及び解析を実行する（ステップＳ４）。ここで、半導体集積回路のＤＦＭの重要なアイテムである電源ＥＭ及びＩＲドロップの解析関連については、詳細は後述する。
【００１３】
検証及び解析の処理後、タイミング検証、形式検証、ＤＲＣ（design rule checking）などを実行し、半導体集積回路に使用されるマスク製造用データであるレイアウトデータを決定する（ステップＳ５）。
【００１４】
ここでは、電源ＥＭ及びＩＲドロップの解析を検証＆解析（ステップＳ４）で実行しているが、代わりにサインオフ（ステップＳ５）で実行してもよい。
【００１５】
ステップＳ４での電源ＥＭ及びＩＲドロップの解析では、図２に示すように、電源ＥＭ及びスタティックＩＲドロップの解析と電源補強設計が効率的に行われる。
【００１６】
ここで、電源ＥＭ及びスタティックＩＲドロップの検証と電源補強設計に使用される電源配線設計装置と半導体集積回路について図３乃至５を参照して説明する。図３は電源配線設計装置を示すブロック図である。図４は半導体集積回路を示すブロック図である。図５は回路セル部に電源供給するための電源配線を示す図である。
【００１７】
図３に示すように、電源配線設計装置８０には、演算処理部１、レイアウトデータベース２、解析結果データベース３、プロセス＆製品情報データベース４、表示部５、キーボード６、電源配線設計部７、解析部８、コマンド入力部９、及び記憶部１０が設けられる。演算処理部１、レイアウトデータベース２、解析結果データベース３、プロセス＆製品情報データベース４、表示部５、キーボード６、電源配線設計部７、解析部８、コマンド入力部９、及び記憶部１０は、例えばＬＡＮ（local area network）を介して互いに接続される。電源配線設計装置８０は、電源ＥＭ及びスタティックＩＲドロップの検証、抵抗セグメントの削除、及び電源補強設計を実行する。
【００１８】
演算処理部１は、例えばＣＰＵ（central processing unit）が設けられ、電源配線設計装置８０を統括制御する。キーボード６は、設計作業者であるユーザが電源配線設計装置８０の操作を行うデバイスである。表示部５は、電源配線設計に関係する情報を表示する。コマンド入力部９は、例えばＬＡＮを経由してコマンドが入力される。
【００１９】
レイアウトデータベース２は、半導体集積回路の回路レイアウトに関するデータを格納する。解析部８は、半導体集積回路の電源ＥＭの解析と半導体集積回路のスタティックＩＲドロップの解析を実行する。解析結果データベース３は、解析部８で行った解析結果を格納する。プロセス＆製品情報データベース４は、テクノロジーのノードごとのプロセス情報、半導体集積回路の仕様を含む製品情報、テクノロジーノードごとの信頼性を含むＴＥＧ評価結果情報などを格納する。電源配線設計部７は、半導体集積回路の電源配線設計及び電源配線補強を実行する。
【００２０】
記憶部１０は、例えばＬＡＮを経由して入力され、電源ＥＭ及びスタティックＩＲドロップの解析に必要とされる解析ツールや回路モデルなどの情報を格納する。
【００２１】
図４に示すように、半導体集積回路９０には、回路ブロック部１１乃至１６が設けられる。半導体集積回路９０は、ＳｏＣ（system on a chip）である。回路ブロック部１１乃至１６は、セルベースで設計される複数の回路セル部から構成される。例えば、回路ブロック部１１はＤＳＰ（digital signal processor）、回路ブロック部１２はビデオ（Video）、回路ブロック部１３はオーディオ（Audio）、回路ブロック部１４はメモリ、回路ブロック１５及び１６はインターフェースのＩＰ（intellectual property）からそれぞれ構成される。
【００２２】
図５に示すように、回路ブロック部を構成する回路セル部、例えば回路ブロック部１１を構成する回路セル部１００には、電源配線として４層の配線が、図中、水平方向及び垂直方向に設けられる。一層目の配線には、高電位側電源配線ＶＤＤ１と低電位側電源配線ＶＳＳ１が設けられる。二層目の配線には、高電位側電源配線ＶＤＤ２と低電位側電源配線ＶＳＳ２が設けられる。三層目の配線には、高電位側電源配線ＶＤＤ３と低電位側電源配線ＶＳＳ３が設けられる。最上層の四層目の配線には、高電位側電源配線ＶＤＤ４と低電位側電源配線ＶＳＳ４が設けられる。高電位側電源配線ＶＤＤ１乃至４には高電位側電源が供給され、低電位側電源配線ＶＳＳ１乃至４は低電位側電源（接地電位）に接続される。
【００２３】
高電位側電源配線ＶＤＤ１は、第１のビアであるＶＩＡ１を介して高電位側電源配線ＶＤＤ２に接続される。高電位側電源配線ＶＤＤ１は、複数のビアで構成されるＶＩＡｎを介して高電位側電源配線ＶＤＤ３や高電位側電源配線ＶＤＤ４に接続される。高電位側電源配線ＶＤＤ２は、第２のビアであるＶＩＡ２を介して高電位側電源配線ＶＤＤ３に接続される。高電位側電源配線ＶＤＤ２は、複数のビアで構成されるＶＩＡｎを介して高電位側電源配線ＶＤＤ４に接続される。高電位側電源配線ＶＤＤ３は、第３のビアであるＶＩＡ３を介して高電位側電源配線ＶＤＤ４に接続される。
【００２４】
低電位側電源配線ＶＳＳ１は、第１のビアであるＶＩＡ１を介して低電位側電源配線ＶＳＳ２に接続される。低電位側電源配線ＶＳＳ１は、複数のビアで構成されるＶＩＡｎを介して低電位側電源配線ＶＳＳ３や低電位側電源配線ＶＳＳ４に接続される。低電位側電源配線ＶＳＳ２は、第２のビアであるＶＩＡ２を介して低電位側電源配線ＶＳＳ３に接続される。低電位側電源配線ＶＳＳ２は、複数のビアで構成されるＶＩＡｎを介して低電位側電源配線ＶＳＳ４に接続される。低電位側電源配線ＶＳＳ３は、第３のビアであるＶＩＡ３を介して低電位側電源配線ＶＳＳ４に接続される。
【００２５】
このため、高電位側電源及び低電位側電源の接続ルートは複数存在する。電源ＥＭ解析でＥＭエラーが発生した場合、半導体集積回路９０では電源配線の接続ルートが複数存在するので、必ずしも半導体集積回路９０がＥＭによって電源配線がオープンして半導体集積回路９０が動作不良と成り、仕様を満足しなくなるとは限らない。
【００２６】
半導体集積回路９０の電源ＥＭ及びＩＲドロップの解析では、図２に示すように、まず電源ＥＭ解析を実行する（ステップＳ１１）。
【００２７】
次に、電源ＥＭ解析でＥＭエラーが発生するかの判定を行う（ステップＳ１２）。ＥＭエラーとは、電源配線のＭＴＴＦ（mean time to failure  平均故障時間）から算出される。算出されたＭＴＴＦの値が所定値を満足しない場合をＥＭエラーとする。ＭＴＴＦは、ブランクの式を基に、
MTTFEM＝A0(J−Jcrit.)−n×e(Ea／kT)・・・・・・・・・・・式（１）
と表される。ここで、Ａ０は配線固有の定数、Ｊは配線の電流密度、Ｊｃｒｉｔ．は配線の閾値電流密度、ｎは配線金属によって決まる定数、Ｅａは活性化エネルギー、ｋはボルツマン定数、Ｔは絶対温度である。式（１）のパラメータは、ＥＭ解析用電源モデル回路、半導体集積回路の詳細な仕様、テクノロジーノード、プロセス情報、半導体集積回路の仕様を含む製品情報、信頼性を含むＴＥＧ評価結果情報などを考慮して設定される。
【００２８】
例えば、配線がＡｌ（アルミニウム）の場合、Ｅａは０．７ｅＶ、ｎは２である。配線がＣｕ（銅  ０．１μｍ配線）の場合、Ｅａは０．５ｅＶ、ｎは２である。配線の電流は、半導体集積回路のチップ内に設けられる回路セル部の電流モデルから求めた消費電力を電圧で割ることにより求めることができる（Ｉ＝Ｗ／Ｖ）。
【００２９】
配線の電流密度は、半導体集積回路のチップ内に設けられる回路セル部の電源モデル回路から、１周期の変化である１トグル電流を算出することにより求めることができる。
【００３０】
ＥＭエラーが発生しない場合、通常のスタティックＩＲドロップ解析を実行する（ステップＳ３１）。なお、ステップＳ３１以降の説明は省略する。ＥＭエラーが発生している場合、次のステップに進む。
【００３１】
続いて、ＥＭエラーが発生した箇所のレイヤ（配線及びビアを考慮）と座標をチェックし、そのリストを例えば、記憶部１０に格納する（ステップＳ１３）。
【００３２】
次に、各インスタンス（例えば、図５に示す回路セル部ごとに）の消費電力を算出する（ステップＳ１４）。続いて、各インスタンスの消費電流を算出する（ステップＳ１５）。
【００３３】
そして、抵抗網を抽出する。具体的には、高電位側電源配線及び低電位側電源配線の接続箇所（ビア或いはコンタクト）と次の接続箇所の間を幾つかのセグメントに分割し、電源配線の抵抗を抽出する（ステップＳ１６）。
【００３４】
次に、ＥＭエラーが発生したレイヤ及び座標を含む抵抗セグメントを全て削除する（ステップＳ１７）。
【００３５】
続いて、各ノードの電流値を算出する（ステップＳ１８）。そして、スタティックＩＲドロップ値を算出する（Ｓ１９）。
【００３６】
次に、スタティックＩＲドロップ値がスタティックＩＲドロップ許容電圧値以内であるかの判定を行う（ステップＳ２０）。
【００３７】
例えば、スタティックＩＲドロップ許容電圧値が５０ｍＶと規定されている場合、高電位側電源配線でのスタティックＩＲドロップ許容電圧値を例えば、２５ｍＶと規定し、低電位側電源配線でのスタティックＩＲドロップ許容電圧値を例えば、２５ｍＶと規定する。高電位側電源配線側と低電位側電源配線側で、スタティックＩＲドロップ許容電圧値以内であるかの判定をそれぞれ行う。
【００３８】
スタティックＩＲドロップ値がスタティックＩＲドロップ許容電圧値以内である場合、ＥＭエラーが発生したレイヤ及び座標を含む抵抗セグメントをレイアウトデータから削除して、電源ＥＭ及びスタティックＩＲドロップの解析作業を終了する（ステップＳ２１）。ここで、スタティックＩＲドロップ許容電圧値以内である場合、ＥＭエラーが発生したレイヤ及び座標を含む抵抗セグメントは、削除しても半導体集積回路９０の動作不良を発生させないものである。
【００３９】
スタティックＩＲドロップ値がスタティックＩＲドロップ許容電圧値以上の場合、ステップＳ１７で削除した抵抗セグメントの中で、ＥＭ解析のときにＥＭエラーが最大となる１箇所のレイヤ及び座標のみ抵抗セグメントを抽出して抵抗セグメントの再接続を実行する（ステップＳ４１）。勿論、ＥＭエラーの発生箇所が１箇所の場合、最大となる箇所の選定作業は不要となる。
【００４０】
次に、各ノードの電流値を算出する（ステップＳ４２）。続いて、スタティックＩＲドロップ値を算出する（Ｓ４３）。
【００４１】
そして、スタティックＩＲドロップ値がスタティックＩＲドロップ許容電圧値以内であるかの判定を行う（ステップＳ４４）。
【００４２】
スタティックＩＲドロップ値がスタティックＩＲドロップ許容電圧値以上の場合、ステップＳ４１に戻って、再度抵抗セグメントの再接続を実行する。
【００４３】
スタティックＩＲドロップ値がスタティックＩＲドロップ許容電圧値以内である場合、抵抗セグメントを再接続したレイヤ及び座標をチェックし、そのリストを格納する（ステップＳＳ４５）。
【００４４】
次に、格納されたリストを基に、電源補強を実行する（ステップＳ４６）。電源補強は、図６に示すような補強により実行する。レイヤ及び座標からＥＭエラーが配線ＥＭ不良モードであると判定された場合、例えば配線幅Ｗ１を配線幅Ｗ２に広く、或いは配線の分岐を行う。レイヤ及び座標からビアＥＭ不良モードであると判定された場合、例えば下層配線と上層配線の交差部のビアセルＳｖｉａ１をビアセルＳｖｉａ２と面積を大きく、或いはビアセルＳｖｉａ１を図中横方向寸法を広げたビアセルＳｖｉａ３に変更する。
【００４５】
なお、ビアセルＳｖｉａ２に変更した場合、ビアの面積を大きくし、更に下層配線及び上層配線もビアセルＳｖｉａ２に相当する大きさに変更する。ビアセルＳｖｉａ３の場合、ビアの横方向の寸法を長くし、更に上層配線もビアセルＳｖｉａ３に相当する大きさに変更する。
【００４６】
続いて、ＥＭエラーが発生しても半導体集積回路９０の動作不良を発生させないレイヤ及び座標を含む抵抗セグメントをレイアウトデータから削除して、レイアウトデータを新たに作成する（ステップＳ４７）。
【００４７】
レイアウトデータの新規作成後、電源ＥＭ解析（ステップＳ１１）に戻って再度電源ＥＭ及びスタティックＩＲドロップの解析を開始してＥＭエラーがなくなり、電源補強が終了して半導体集積回路９０の動作不良が無くなるまで作業を続行する。
【００４８】
ここでは、電源ＥＭ及びスタティックＩＲドロップの解析で特定したレイヤ及び座標に関して電源補強を実行し、再度電源ＥＭ解析から解析を再開している。
【００４９】
上述したように、本実施形態の半導体集積回路の設計方法では、電源配線のＥＭ解析を行い、ＥＭ解析でＥＭエラーが発生した場合、ＥＭエラーとなるレイヤ及び座標をチェックしてリストを格納し、半導体集積回路の抵抗網を抽出し、ＥＭエラーとなるレイヤ及び座標を含む抵抗セグメントを全て削除してＩＲドロップ値が許容値を満足するかの第１の判定を行い、第１の判定でＩＲドロップ値が許容値を満足する場合、ＥＭによって半導体集積回路が動作不良とならない抵抗セグメントをレイアウトデータから削除する。第１の判定でＩＲドロップ値が許容値を満足しない場合、削除された抵抗セグメントの中でＥＭエラーの最大となる一つ箇所のレイヤ及び座標を抽出して抵抗セグメントを再接続し、抵抗セグメントの再接続後、ＩＲドロップ値が許容値を満足するかの第２の判定を行い、第２の判定でＩＲドロップ値が許容値を満足する場合、再接続された抵抗セグメントの電源配線を補強する。ＥＭエラーの最大となる箇所の電源補強、抵抗セグメントのレイアウトデータからの削除後、ＥＭによって発生する半導体集積回路の動作不良がなくなるまで、電源ＥＭ解析から処理が続行される。
【００５０】
このため、ＥＭエラーとなる全箇所を修正する必要がないので、半導体集積回路９０の設計期間を短縮化することができる。また、無駄な電源補強を実行しないので半導体集積回路９０の信号配線リソースの減少を抑制することができる。
【００５１】
本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５２】
実施形態では、電源ＥＭ及びスタティックＩＲドロップの解析を実行しているが、半導体集積回路の設計で更に高度なＤＦＭを要求された場合、信号配線を考慮したシグナルＥＭ及びダイナミックＩＲドロップの解析を付加させてもよい。
【００５３】
以上、実施形態について述べたが、この実施形態は単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な半導体集積回路の設計方法は、種々の他の形態に具体化されても良いし、更に、本発明の主旨或いはスピリットから逸脱することなく、ここにおいて述べた半導体集積回路の設計方法の形態における種々の省略、置き換え及び変更を行ってもよい。付随する請求項及びそれらの均等物は、本発明の範囲及び主旨或いはスピリットに入るようにそのような形態或いは変形を含むことを意図している。
【符号の説明】
【００５４】
１  演算処理部
２  レイアウトデータベース
３  解析結果データベース
４  プロセス＆製品情報データベース
５表示部
６  キーボード
７  電源配線設計部
８  解析部
９  コマンド入力部
１０  記憶部
１１〜１６  回路ブロック部
８０  電源配線設計装置
９０  半導体集積回路
１００  回路セル部
Ｓｖｉａ１〜３  ビアセル
ＶＤＤ１〜４  高電位側電源配線
ＶＳＳ１〜４  低電位側電源配線
ＶＩＡ１〜３、ＶＩＡｎ  ビア
Ｗ１、Ｗ２  配線幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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