(57)【要約】【課題】  実施形態は、外部装置を変更せずに、データを復元可能な半導体記憶装置を提供する。【解決手段】  本実施形態の半導体記憶装置によれば、メモリセルアレイと、外部とデータの入出力を行う入出力部と、前記メモリセルアレイに通常データを書き込むとき、前記入出力部から入力された外部冗長データ（パリティＡ）と、前記入出力部から入力された前記通常データ（通常データＡ）とに基づいて生成された内部冗長データ（パリティＡＡ）を出力するＥＣＣ回路とを備えることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルアレイと、
外部とデータの入出力を行う入出力部と、
前記メモリセルアレイに通常データを書き込むとき、
前記入出力部から入力された外部冗長データと、前記入出力部から入力された前記通常データとに基づいて生成された内部冗長データを出力するＥＣＣ回路と
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記内部冗長データは、前記外部冗長データと、前記通常データに対して生成された標準冗長データとを分離可能に合わせたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ＥＣＣ回路は、
前記通常データを読み出すとき、
前記内部冗長データから前記外部冗長データと前記標準冗長データを分離し、前記標準冗長データに基づいて、前記メモリセルアレイの通常データを訂正することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記内部冗長データは、前記外部冗長データと前記通常データとを合わせた結合データに対して生成されることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記ＥＣＣ回路は、
前記通常データを読み出すとき、
前記内部冗長データに基づいて前記結合データを訂正し、前記結合データを前記外部冗長データと前記通常データとに分離することを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の例として、ＮＡＮＤ型フラッシュメモリと、ＳＲＡＭ（Static Random Access Memory）とを１チップで集積された半導体記憶装置がある。また、例えばＮＡＮＤ型フラッシュメモリにデータ書き込み動作や読み出し動作を繰り返すことで、データにエラーが生じる場合がある。このようなエラーを抑制する手法として、誤り訂正符号（ＥＣＣ）の適用が検討されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−５２４６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、外部装置を変更せずに、データを復元可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体記憶装置によれば、メモリセルアレイと、外部とデータの入出力を行う入出力部と、前記メモリセルアレイに通常データを書き込むとき、前記入出力部から入力された外部冗長データと、前記入出力部から入力された前記通常データとに基づいて生成された内部冗長データを出力するＥＣＣ回路とを備えることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体記憶装置の全体構成を示すブロック図。
【図２】第１実施形態のメモリセルアレイを示す回路図。
【図３】第１実施形態の半導体記憶装置の書き込み動作を示すフローチャート図。
【図４】第１実施形態の半導体記憶装置の読み出し動作を示すフローチャート図。
【図５】第２実施形態の半導体記憶装置の全体構成を示すブロック図。
【図６】第２実施形態の半導体記憶装置の書き込み動作を示すフローチャート図。
【図７】第２実施形態の半導体記憶装置の読み出し動作を示すフローチャート図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通
する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
【０００８】
（第１の実施形態）
［半導体記憶装置の構成］
本実施形態の半導体記憶装置の全体構成を、図１のブロック図を用いて説明する。
【０００９】
図１に示すように、ＮＡＮＤ型不揮発性半導体記憶装置１００は、メモリセルアレイ１０、制御回路１１、ロウデコーダ１２、電圧発生装置１３、ページバッファ１４、カラムデコーダ１５、コマンドバッファ１７ａ、データ入出力バッファ１７ｂ、アドレスバッファ１７ｃ、ＥＣＣ部１８を有する。
【００１０】
＜メモリセルアレイ＞
次に、メモリセルアレイ１０について、図２の回路図を用いて説明する。図２に示すように、メモリセルアレイ１０は、複数の不揮発性のメモリセルＭ０〜Ｍｎを含んだブロック（図示略）を複数個、備える。この複数のブロックそれぞれは、マトリックス状に配置された複数のＮＡＮＤストリングＮＳを有する。このＮＡＮＤストリングＮＳは、複数の不揮発性のメモリセルＭ０〜Ｍｎ（なお、メモリセルを総称する場合には、メモリセルＭと記載する）と、選択トランジスタＳＴ１、ＳＴ２を含む。図２に示すように、（ｎ＋１）個（ｎは０以上の整数）のメモリセルＭ０〜Ｍｎは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置される。直列接続されたメモリセルＭｎの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、メモリセルＭ０の他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。また、メモリセルＭは、隣接するもの同士でソース、ドレインを共有している。
【００１１】
メモリセルＭは、２値以上のデータを保持可能とする。このメモリセルＭの構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成された絶縁膜（電荷蓄積層より誘電率の高い絶縁膜）と、この絶縁膜上に形成された制御ゲートとを有するＭＯＮＯＳ構造である。なお、メモリセルＭＴの構造は、ＦＧ型であってもよい。ＦＧ型とは、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだ構造である。
【００１２】
メモリセルＭ０〜Ｍｎの制御ゲートはワード線ＷＬ０〜ＷＬｎそれぞれに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。ビット線ＢＬは、図２の第１の方向（ＮＡＮＤストリングＮＳが延在する方向）に延在して配置され、半導体基板（図示略）上のＮＡＮＤストリングＮＳの上方に配置される。一方、ワード線ＷＬ０〜ＷＬｎは、第２の方向（第１の方向にに対して直交する方向）に延び、且つ、第１の方向に所定の間隔をおいて配置されている。
【００１３】
同一行にあるメモリセルＭの制御ゲートはワード線ＷＬ０〜ＷＬｎのいずれかに共通接続され、同一行にあるメモリセルＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。選択ゲート線ＳＧＳ，ＳＧＤが、複数のワード線ＷＬ０〜ＷＬｎを挟むように、ワード線ＷＬ０とワード線ＷＬｎの両端にそれぞれ平行に配置されている。
【００１４】
また、メモリセルアレイ１０において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｊに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
【００１５】
また、同一のワード線ＷＬに接続された複数のメモリセルＭには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭはブロックＢＬＫ単位で一括してデータが消去される。
【００１６】
図１に示すように、このメモリセルアレイ１０は、通常データを保存可能な第１領域１６ａと、第２領域１６ｂを有する。ここで、第２領域１６ｂは、制御回路１１（後述）のプログラムデータ、各種トリミングデータ、不良アドレスデータ、パリティ（冗長データ）を保持可能な領域である。
【００１７】
＜制御回路＞
制御回路１１は、動作モードに応じて供給されるコマンドやデータに基づいて、電圧発生回路１３やページバッファ１４に内部制御信号を出力し、データの書き込み、データの読み出し及び消去のシーケンスの制御を行うための回路である。
【００１８】
＜ロウデコーダ＞
ロウデコーダ１２は、アドレスバッファ１７ｃから提供されるロウアドレスをデコードして、複数のワード線ＷＬのうち所定のワード線ＷＬを選択する。ロウアドレスは、選択されたワード線ＷＬの位置情報であり、この選択されたワード線ＷＬに対し後述する電圧発生装置１３により出力電圧が供給される。
【００１９】
＜電圧発生装置＞
電圧発生装置１３は、例えばローカルポンプ回路を含む制御ゲートドライバ回路（図示略）と、チャージポンプ回路（図示略）を含む。制御回路１１から入力される内部制御信号に基づいて、ローカルポンプ回路やチャージポンプ回路などの昇圧回路を動作する。
【００２０】
＜ページバッファ＞
ページバッファ１４は、内部に複数のデータラッチとセンスアンプを備えている。ページバッファ１４のデータラッチは、メモリセルＭに書き込みを行なうための書き込みデータのラッチと、再書き込みデータのラッチを行う。また、センスアンプは、ビット線ＢＬの電位を検知するためのセンス動作、書き込み及び消去後のベリファイ読み出しのためのセンス動作を行う。
【００２１】
ここで、複数のデータラッチは、メモリセルアレイ１０同様に、第３領域と第４領域を有する。第３領域は通常データを保持可能な領域であり、第４領域はパリティを保持可能な領域であり、例えば、第４領域の容量は１６バイトである。
【００２２】
＜カラムデコーダ＞
カラムデコーダ１５は、アドレスバッファ１７ｃから提供されるカラムアドレスをデコードして、ページバッファ１５内の所定のラッチ回路を選択する。
【００２３】
＜ＥＣＣ部＞
ＥＣＣ部１８は、通常データを書き込むとき、この通常データについてパリティの生成を行う機能を有する。また、通常データをメモリセルアレイ１０から読み出すとき、ＥＣＣ部１８は、メモリセルアレイ１０に保持された通常データに対して、書き込む際に生成したパリティを用いてエラーの検出及び訂正を行う。
【００２４】
ＥＣＣ部１８は、ＥＣＣバッファ１９ａ、ＥＣＣエンジン１９ｂを備える。ＥＣＣ部１８は、データ入出力バッファ１７ｂとページバッファ１４とに接続される。
【００２５】
ＥＣＣバッファ１９ａは、メモリセルアレイ１０同様に、第５領域と第６領域を有する。第５領域は通常データを保持可能な領域であり、第６領域はパリティを保持可能な領域であり、例えば、第６領域の容量は１６バイトである。
【００２６】
ＥＣＣエンジン１９ｂは、例えばＥＣＣバッファ１９ａに保持された通常データに対して、パリティを用いてＥＣＣ処理を行う。このＥＣＣエンジン１９ａは、例えばハミングコードを用いた１ビット訂正方式を用いる。そして、訂正処理に必要な最小限のパリティデータを使用する。
【００２７】
［ＥＣＣ部１８の動作］
次に、通常データの書き込み動作又は読み出し動作時において、第１実施形態のＥＣＣ部１８、制御回路１１の動作について、図３及び図４を用いて説明する。
【００２８】
＜書き込み動作時について＞
まず、通常データの書き込み動作におけるＥＣＣ部１８、制御回路１１の動作について、図３を用いて説明する。ここで、説明の便宜上、書き込み動作時には、通常データ（例えば５１２バイト）と、外部装置によりこの通常データに対して設定されたパリティ（外部冗長データともいう）とを１セットとして、複数のセットが順に入力される場合を例に説明する。すなわち、書き込み動作時に、通常データＡ、パリティＡ（外部装置により通常データＡに対して設定されたパリティ）、通常データＢ、パリティＢ（外部装置により通常データＢに対して設定されたパリティ）、通常データＣ、…の順序で入力される。
【００２９】
なお、書き込み動作時において、通常データとパリティの入力される順序が上記の場合に限られず、例えば、全ての通常データが入力されたのちに、全てのパリティが入力されてもよい。すなわち、通常データＡ，Ｂ，Ｃ、…が入力されたのちに、パリティＡ，Ｂ，…が入力されてもよい。この場合には、通常データと対応するパリティの１セットを抽出する工程が必要となる。
【００３０】
＜＜動作フロー＞＞
図３に示すように、ステップＳ１で、ＥＣＣバッファ１９ａに、データ入出力バッファ１７ｂから通常データＡとパリティＡを入力されると、ＥＣＣバッファ１９ａは、第５領域に通常データＡを保持し、第６領域にパリティＡを保持する。このパリティＡは１６バイト以内の容量であって、例えばａビットを訂正するために必要なパリティとして２バイトとする。
【００３１】
ステップＳ２で、ＥＣＣエンジン１９ｂは、ＥＣＣバッファ１９ａに保持された通常データＡを用いて、半導体記憶装置内部におけるパリティＡＡ（内部冗長データ）を生成する。このパリティＡＡは、パリティＡとは異なるアルゴリズムで生成されており、例えば、ｂビット（ｂ＞ａとする）を訂正するために必要なパリティとする。ここで、このパリティＡＡも、パリティＡと同様に、１６バイト以内の容量であって、例えば９バイトとする。
【００３２】
次に、ステップＳ３で、ＥＣＣバッファ１９ａは、保持していた通常データＡとステップＳ２で生成したパリティＡＡをページバッファ１４に出力する。これにより、通常データＡはページバッファ１４の第３領域に保持され、パリティＡＡはページバッファ１４の第４領域に保持される。
【００３３】
ステップＳ４で、制御回路１１は内部制御信号を用いて電圧発生装置１３とページバッファ１４を制御し、ステップＳ３でページバッファ１４に保持された通常データＡをメモリセルアレイ１０内の第１領域に書き込む。
【００３４】
また、制御回路１１の内部制御信号に基づき、ページバッファ１４に保持されたパリティＡＡを再度ＥＣＣバッファ１９ａに出力する。その結果、ＥＣＣバッファ１９ａ内の第６領域にパリティＡＡが保持される。すなわち、パリティＡＡは第６領域内で、既に保持されているパリティＡとは異なるブロックに保持される。その結果、第６領域にパリティＡとパリティＡＡが保持される。パリティＡとパリティＡＡの合わせた容量も１６バイトを超えないため、パリティＡとパリティＡＡを保持できる。
【００３５】
ステップＳ５で、ＥＣＣ部１８は、第６領域に保持されたパリティＡとパリティＡＡを合わせて１つのパリティＡＡＡ（結合冗長データ）を生成する。つまり、このパリティＡＡＡのビット列のうち、所望の範囲のビット列はパリティＡを示し、残りのビット列はパリティＡＡを示す。この所望の範囲を示すデータは、予めＥＣＣ部１８内の例えば不揮発性メモリに保持される。なお、これに限定されることなく、所望の範囲を示すデータは、半導体記憶装置内のいずれに保持されていてもよい。
【００３６】
例えば、パリティＡＡＡのビット列のうち初めの２バイトは、パリティＡであり、残りの９バイトはパリティＡＡを示す。したがって、パリティＡＡＡの容量は、１１バイトとなる。
【００３７】
ステップＳ６で、ＥＣＣバッファ１９ａは、このパリティＡＡＡをページバッファ１４に出力する。
【００３８】
ステップＳ７で、制御回路１１は内部制御信号を用いて電圧発生装置１３とページバッファ１４を制御し、メモリセルアレイ１０内の第２領域にパリティＡＡＡを書き込む。
【００３９】
このステップＳ１からステップＳ７までの一連の動作を、通常データＢを含む１セット、通常データＣを含む１セット、…と入力されるデータが完了するまで繰り返す。
【００４０】
＜読み出し動作時について＞
次に、通常データの読み出し動作におけるＥＣＣ部１８、制御回路１１の動作について、図４を用いて説明する。説明の便宜上、書き込み動作時に１セットごと、入力されたことを前提として説明する。
【００４１】
＜＜動作フロー＞＞
図４に示すように、ステップＳ１で、制御回路１１は内部制御信号を用いて電圧発生装置１３とページバッファ１４を制御し、ページバッファ１４にメモリセルアレイ１０内の通常データＡとパリティＡＡＡを、それぞれメモリセルアレイ１０の第１領域、第２領域から入力する。これにより、ページバッファ１４は、第３領域に通常データＡを保持し、第４領域にパリティＡＡＡを保持する。
【００４２】
ステップＳ２で、制御回路１１を用いてページバッファ１４を制御し、ＥＣＣバッファ１９ａに、通常データＡとパリティＡＡＡが入力されると、ＥＣＣバッファ１９ａは、第５領域に通常データを保持される。同様に、ＥＣＣバッファ１９ａは、第６領域にパリティＡＡＡを保持する。
【００４３】
そして、ＥＣＣエンジン１９ｂは、第６領域に保持されたパリティＡＡＡから、外部冗長データであるパリティＡと内部冗長データであるパリティＡＡに分割する。具体的には、ＥＣＣエンジン１９ｂは、ＥＣＣ部１８内に保持された「所望の範囲を示すデータ」（パリティＡとパリティＡＡのビット列の境界を示すデータ）を読み出し、パリティＡとパリティＡＡを分割する。
【００４４】
ステップＳ３で、ＥＣＣエンジン１９ｂは、ステップＳ２で分割したパリティＡＡを用いて、通常データＡに対してエラー検出及び訂正を行う。具体的には、ＥＣＣエンジン１９ｂは、パリティＡＡとなるビット列のみを読み出し、このパリティＡＡを用いて通常データＡに対してエラー検出などを行い、パリティＡはＥＣＣバッファ１９ａ内に保持したままとする。
【００４５】
ステップＳ４で、ＥＣＣ部１８は、ＥＣＣ処理済み（誤り訂正済み）の通常データＡと、ＥＣＣバッファ１９ａ内のパリティＡをデータ入出力バッファ１７ｂに出力する。
【００４６】
［第１実施形態の効果］
以上より、本実施形態の半導体記憶装置は、外部装置を変更せずに、データを復元可能な半導体記憶装置を提供できる。具体的には、以下のとおりである。
【００４７】
外部装置により通常データＡに対して設定されたパリティＡと半導体記憶装置内で生成されたパリティＡＡを合わせない比較例を検討する。元々、メモリセルアレイ１０の第２領域は、半導体記憶装置の動作で使用する領域であり、外部装置からメモリセルアレイ１０内の第２領域を指定してデータを書き込む動作、読み出す動作や消去動作はできない。このため、パリティＡを第２領域に保持できない。
【００４８】
比較例の半導体記憶装置では、このパリティＡを保持できないため、外部装置で通常データＡを読み出せない場合がある。また、半導体記憶装置内で生成されたパリティを用いて、外部装置でエラー検出及び訂正はできない。半導体記憶装置内のパリティと外部装置のパリティを生成するアルゴリズムが異なるためである。
【００４９】
上記の課題を解消するために、比較例の半導体記憶装置では、外部装置のＥＣＣ処理動作を行わないなどの特別な動作を行う検討ができる。例えば、半導体記憶装置内のＥＣＣ部が動作する場合に、外部装置のＥＣＣ動作を停止するなどを行う。
【００５０】
しかしながら、半導体記憶装置内のＥＣＣ部が動作する場合に、外部装置のＥＣＣ動作を停止する場合には、外部装置を動作する例えばソフトウェアなどの大幅な変更を行う必要があり、不便である。
【００５１】
本実施形態の半導体記憶装置では、外部装置のＥＣＣ動作を停止せずとも、すなわち外部装置を変更せずに、通常データを外部装置に読み出しできる。したがって、本実施形態の半導体記憶装置は、外部装置を変更せずに、データを復元可能な半導体記憶装置を提供できる。
【００５２】
（第２実施形態）
次に、第２実施形態の半導体記憶装置について説明する。第１実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置に対して、結合冗長データの生成方法が異なり、その他の動作方法及び構成については第１の実施形態と同様である。
【００５３】
［半導体記憶装置の構成］
第２実施形態の半導体記憶装置の構成について図５を用いて説明する。図５に示すように、第２実施形態の半導体記憶装置１０１は、第１実施形態の半導体記憶装置１００にさらに、レジスタ２０を有する。
【００５４】
このレジスタ２０は、通常データと外部装置から設定されたパリティを合わせたデータに対して、半導体記憶装置内で生成したパリティ（内部冗長パリティ）を保持する機能を有する。このレジスタ２０は、例えばＥＣＣ部１８内に設けられる。
【００５５】
［ＥＣＣ部１８の動作］
次に、通常データの書き込み動作又は読み出し動作時において、第２実施形態のＥＣＣ部１８、制御回路１１の動作について、図６及び図７を用いて説明する。
【００５６】
＜書き込み動作時について＞
まず、通常データの書き込み動作におけるＥＣＣ部１８、制御回路１１の動作について、図５を用いて説明する。ここで、説明の便宜上、書き込み動作時には、通常データ（例えば５１２バイト）と、外部装置によりこの通常データに対して設定されたパリティ（外部冗長データともいう）とを１セットとして、複数のセットが順に入力される場合を例に説明する。すなわち、書き込み動作時に、通常データＡ、パリティＡ（外部装置により通常データＡに対して設定されたパリティ）、通常データＢ、パリティＢ（外部装置により通常データＢに対して設定されたパリティ）、通常データＣ、…の順序で入力される。
【００５７】
なお、書き込み動作時において、通常データとパリティの入力される順序が上記の場合に限られず、例えば、全ての通常データが入力されたのちに、全てのパリティが入力されてもよい。すなわち、通常データＡ，Ｂ，Ｃ、…が入力されたのちに、パリティＡ，Ｂ，…が入力されてもよい。この場合には、通常データと対応するパリティの１セットを抽出する工程が必要となる。
【００５８】
＜＜動作フロー＞＞
図６に示すように、ステップＳ１で、ＥＣＣバッファ１９ａに、データ入出力バッファ１７ｂから通常データＡとパリティＡを入力されると、ＥＣＣバッファ１９ａは、第５領域に通常データＡを保持し、第６領域にパリティＡを保持する。このパリティＡは１６バイト以内の容量であって、例えばａビットを訂正するために必要なパリティとして２バイトとする。
【００５９】
ステップＳ２で、ＥＣＣエンジン１９ｂは、ＥＣＣバッファ１９ａに保持された通常データＡとパリティＡ（標準冗長データ）を合わせたデータＡ’（結合冗長データ）に基づいて、半導体記憶装置内部のパリティＡＡ’（内部冗長データ）を生成する。
【００６０】
次に、ステップＳ３で、ＥＣＣ部１８は、ページバッファ１４にデータＡ’を出力し、例えばレジスタ２０にパリティＡＡ’を出力する。これにより、データＡ’はページバッファ１４に保持される。
【００６１】
ステップＳ４で、制御回路１１は内部制御信号を用いて電圧発生装置１３とページバッファ１４を制御し、ステップＳ３でページバッファ１４に保持されたデータＡ’をメモリセルアレイ１０内に書き込む。
【００６２】
＜読み出し動作時について＞
次に、通常データの読み出し動作におけるＥＣＣ部１８、制御回路１１の動作について、図７を用いて説明する。説明の便宜上、書き込み動作時に１セットごと、入力されたことを前提として説明する。
【００６３】
＜＜動作フロー＞＞
図７に示すように、ステップＳ１で、制御回路１１は内部制御信号を用いて電圧発生装置１３とページバッファ１４を制御し、ページバッファ１４にメモリセルアレイ１０内のデータＡ’を入力する。これにより、ページバッファ１４はデータＡ’を保持する。
【００６４】
ステップＳ２で、制御回路１１を用いてページバッファ１４を制御し、ＥＣＣ部１８は、ページバッファ１４から入力されるデータＡ’と、レジスタ２０から入力されるパリティＡＡ’を保持する。
【００６５】
ステップＳ３で、ＥＣＣエンジン１９ｂは、パリティＡＡ’を用いて、データＡ’のエラー検出及び訂正を行う。
【００６６】
ステップＳ４で、ＥＣＣ部１８は、ＥＣＣ処理済み（誤り訂正済み）のデータＡ’を通常データＡとパリティＡＡに分割する。これにより、ＥＣＣバッファ１９ａのうち第５領域に通常データＡが保持され、第６領域にパリティＡＡが保持される。
【００６７】
ステップＳ５で、ＥＣＣバッファ１９ａ内の通常データＡとパリティＡＡをデータ入出力バッファ１７ｂに出力する。
【００６８】
［第２実施形態の効果］
以上より、本実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置と同様に、外部装置のＥＣＣ動作を停止せずとも、すなわち外部装置を変更せずに、通常データを外部装置に読み出しできる。したがって、本実施形態の半導体記憶装置は、外部装置を変更せずに、データを復元可能な半導体記憶装置を提供できる。
【００６９】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００７０】
１０…メモリセルアレイ
１１…制御回路
１２…ロウデコーダ
１３…電圧発生装置
１４…ページバッファ
１５…カラムデコーダ
１６ａ…第１領域
１６ｂ…第２領域
１７ａ…コマンドバッファ
１７ｂ…データ入出力バッファ
１７ｃ…アドレスバッファ
１８…ＥＣＣ部
１９ａ…ＥＣＣバッファ
１９ｂ…ＥＣＣエンジン
１００…ＮＡＮＤ型不揮発性半導体記憶装置
ＮＳ…ＮＡＮＤストリング
Ｍ０〜Ｍｎ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ
【図１】
2012212233.tif 000003
【図２】
2012212233.tif 000004
【図３】
2012212233.tif 000005
【図４】
2012212233.tif 000006
【図５】
2012212233.tif 000007
【図６】
2012212233.tif 000008
【図７】
2012212233.tif 000009