(57)【要約】【課題】ワード線とダミーワード線とのショート不良を検出する。【解決手段】それぞれが、複数のワード線ＷＬ、複数のビット線ＢＬ、これらワード線ＷＬおよびビット線ＢＬの交点に配置された複数のメモリセルＭＣ、並びに、対応する２本のワード線ＷＬに其々挟まれた複数のダミーワード線ＤＷＬを有する複数のメモリマットＭＡＴと、メモリマットに含まれる複数のダミーワード線ＤＷＬが電気的に共通接続されるメインダミーワード線ＭＤＷＬと、テスト信号ＴＥＳＴの活性化時にメインダミーワード線ＭＤＷＬの電位を検知し、これが所定の閾値を超えた場合にエラー信号ＯＵＴを出力するダミーワード線制御回路１００とを備える。本発明によれば、ダミーワード線ＤＷＬの電位を直接検出していることから、ダミーワード線とショートしているワード線のアドレスを短時間で確実に検出することが可能となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
それぞれが、複数のワード線、複数のビット線、これらワード線およびビット線の交点に配置された複数のメモリセル、並びに、前記複数のワード線のうち対応する２本のワード線に其々挟まれた複数のダミーワード線を有する複数のメモリマットと、
前記複数のメモリマットのうち、少なくとも一つのメモリマットに含まれる前記複数のダミーワード線が電気的に共通接続される主ダミーワード線と、
テスト信号の活性化時に前記主ダミーワード線の電位を検知し、前記電位が所定の閾値を超えた場合にエラー信号を出力するダミーワード線制御回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ダミーワード線制御回路は、前記テスト信号の活性化時に前記主ダミーワード線をフローティング状態とすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ダミーワード線制御回路は、前記テスト信号の非活性化時に前記主ダミーワード線に第１の電位を供給することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のワード線を制御するワード線ドライバをさらに備え、
前記ワード線ドライバは、前記複数のワード線のうち選択するワード線に第２の電位を供給し選択しないワード線に前記第１の電位を供給することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数のメモリマットは、第１及び第２の方向にマトリクス状に配置されており、
前記主ダミーワード線の少なくとも一部は前記第１の方向に延在し、少なくとも前記第１の方向に配列された複数のメモリマットからなるメモリマット列に含まれる前記複数のダミーワード線に共通接続されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記主ダミーワード線及び前記ダミーワード線制御回路は、複数の前記メモリマット列に割り当てられていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記主ダミーワード線は、前記第１の方向に延在する複数の第１の主ダミーワード線と、前記第２の方向に延在する第２の主ダミーワード線とを含み、
前記複数の第１の主ダミーワード線は、それぞれ対応する前記メモリマット列に含まれる前記複数のダミーワード線に共通接続されており、
前記第２の主ダミーワード線は、前記複数の第１の主ダミーワード線に共通接続されており、
前記ダミーワード線制御回路は、前記第２の主ダミーワード線を介して前記複数の第１の主ダミーワード線に接続されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記主ダミーワード線及び前記ダミーワード線制御回路は、前記メモリマット列ごとにそれぞれ割り当てられていることを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記ワード線及び前記ダミーワード線は前記第２の方向に延在し、前記ビット線は前記第１の方向に延在することを特徴とする請求項５乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記ワード線と前記ワード線ドライバとを接続する接続配線をさらに備え、
前記接続配線は、前記主ダミーワード線のうち前記第１の方向に延在する部分とは異なる配線層に形成されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記接続配線が形成される配線層は、前記ワード線及び前記ダミーワード線が形成される配線層と、前記主ダミーワード線のうち前記第１の方向に延在する部分が形成される配線層との間に位置することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ダミーワード線は、前記ワード線の２本おきに配置されていることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
複数のメモリセルに接続されたワード線と、
前記ワード線に隣接して設けられたダミーワード線と、
前記ダミーワード線に第１の電位を供給するダミーワード線駆動回路と、
前記ダミーワード線駆動回路が非活性化している状態で前記ダミーワード線の電位を検出する検出回路と、
を備えることを特徴とする半導体装置。
【請求項１４】
非活性状態においては前記ワード線に前記第１の電位を供給し、活性状態においては前記ワード線に第２の電位を供給するワード線ドライバをさらに備えることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記ダミーワード線を複数備え、前記ダミーワード線駆動回路及び前記検出回路は、前記複数のダミーワード線に共通接続された主ダミーワード線に接続されていることを特徴とする請求項１３又は１４に記載の半導体装置。
【請求項１６】
前記ダミーワード線は、いずれもメモリセルにも接続されていないことを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
複数のワード線と、前記複数のワード線のうち対応する２本のワード線に其々挟まれた複数のダミーワード線とのショートを検出する半導体装置の試験方法であって、
前記複数のダミーワード線と電気的に接続された主ダミーワード線を第１の電位にプリチャージし、
前記プリチャージを停止した後に、前記複数のワード線を順番に前記第１の電位から第２の電位へ変化させ、
前記複数のワード線のそれぞれを前記第２の電位に変化させる度に前記主ダミーワード線の電位を検知し、前記主ダミーワード線の電位が所定の閾値を超えたときにエラー信号を出力することを特徴とする半導体装置の試験方法。
【請求項１８】
前記複数のワード線のうち、前記エラー信号の出力直前に前記第２の電位に変化させたワード線のアドレスを取得することを特徴とする請求項１７に記載の半導体装置の試験方法。
【請求項１９】
前記半導体装置に含まれる不揮発性記憶素子に前記取得したアドレスを記憶させることを特徴とする請求項１８に記載の半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその試験方法に関し、特に、ダミーワード線を備える半導体装置及びその試験方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などのメモリデバイスに求められる記憶容量は年々増大しており、これを実現するためメモリセル１個当たりの占有面積はますます縮小されている。一例として、最小加工寸法をＦとした場合、メモリセル１個当たりの占有面積を６Ｆ２とすることが可能なレイアウトが知られている（特許文献１参照）。
【０００３】
特許文献１に記載されたレイアウトを採用する場合、ワード線の２本おきにダミーワード線が配置される。ダミーワード線は実際の動作に本来寄与しないダミー配線であり、当該配線層の配線密度を一定とするために設けられている。
【０００４】
上述の通り、ダミーワード線は実際の動作に本来寄与しないダミー配線であることから、その電位については任意とすることができ、フローティング状態としても構わない。ダミーワード線をフローティング状態とする場合には、ダミーワード線に所定の電位を供給するための配線やコンタクトなどが不要となることから、ワード線ドライバが形成される領域への面積的なオーバーヘッドが生じないというメリットがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−０４０１３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ダミーワード線をフローティング状態とするとその電位が不定となるため、周辺の素子や配線に対するノイズ源となるおそれが生じる。これを防止するためには、ダミーワード線に所定の電位を与えればよいが、この場合には、ワード線とダミーワード線とのショート若しくは微小リークが存在すると、当該ワード線とダミーワード線との間でリーク電流が流れてしまうため、このようなワード線は不良ワード線となる。不良ワード線は予備のワード線に置換する必要があるが、特にダミーワード線への微小リークに起因するワード線不良は検出に時間がかかるため、製造段階で行われる動作試験に要する時間が長くなるという問題があった。
【０００７】
このような問題はＤＲＡＭに限らず、ワード線に隣接してダミーワード線が設けられ得る他のメモリデバイス（ＳＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、ＲｅＲＡＭなど）や、このようなメモリデバイスと同様の回路を一部に含む全ての半導体装置において生じる問題である。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置は、それぞれが、複数のワード線、複数のビット線、これらワード線およびビット線の交点に配置された複数のメモリセル、並びに、前記複数のワード線のうち対応する２本のワード線に其々挟まれた複数のダミーワード線を有する複数のメモリマットと、前記複数のメモリマットのうち、少なくとも一つのメモリマットに含まれる前記複数のダミーワード線が電気的に共通接続される主ダミーワード線と、テスト信号の活性化時に前記主ダミーワード線の電位を検知し、前記電位が所定の閾値を超えた場合にエラー信号を出力するダミーワード線制御回路と、を備えることを特徴とする。
【０００９】
本発明の他の側面による半導体装置は、複数のメモリセルに接続されたワード線と、前記ワード線に隣接して設けられたダミーワード線と、前記ダミーワード線に第１の電位を供給するダミーワード線駆動回路と、前記ダミーワード線駆動回路が非活性化している状態で前記ダミーワード線の電位を検出する検出回路と、を備えることを特徴とする。
【００１０】
本発明による半導体装置の試験方法は、複数のワード線と、前記複数のワード線のうち対応する２本のワード線に其々挟まれた複数のダミーワード線とのショートを検出する半導体装置の試験方法であって、前記複数のダミーワード線と電気的に接続された主ダミーワード線を第１の電位にプリチャージし、前記プリチャージを停止した後に、前記複数のワード線を順番に前記第１の電位から第２の電位へ変化させ、前記複数のワード線のそれぞれを前記第２の電位に変化させる度に前記主ダミーワード線の電位を検知し、前記主ダミーワード線の電位が所定の閾値を超えたときにエラー信号を出力することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ダミーワード線に所定の電位を供給する回路を備えていることから、ダミーワード線の電位が不定となることによるノイズを抑えることが可能となる。しかも、ダミーワード線の電位を直接検出していることから、チップ全体の消費電流の増分を検出する方法や、特殊なテストパターンを用いてワード線を選択するなどの方法を用いる場合と比べて、ダミーワード線とのショート若しくは微小リークが生じているワード線のアドレスを短時間で確実に検出することが可能となる。これにより、製造段階で行われる動作試験の所要時間を短縮することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の好ましい実施形態による半導体装置１０の主要部の構成を示すブロック図である。
【図２】バンクの構造を説明するための模式図である。
【図３】各メモリマットＭＡＴの回路構成を示す図である。
【図４】メモリマット内における活性領域のレイアウトを示す図であり、図３における領域Ｐを拡大して示している。
【図５】ワード線ＷＬ及びダミーワード線ＤＷＬの端部における配線構造を説明するための模式的な斜視図である。
【図６】図２に示したダミーワード線制御回路１００の回路図である。
【図７】半導体装置１０のテスト時における動作を説明するためのタイミング図である。
【図８】テスタ５０によるテスト動作を説明するためのフローチャートである。
【図９】本発明の第２の実施形態を説明するための図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の好ましい実施形態による半導体装置１０の主要部の構成を示すブロック図である。
【００１５】
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すように、４つのバンク２０〜２３を有している。バンク２０〜２３はそれぞれ独立してコマンドを受け付け可能な単位であり、互いに同じ回路構成を有している。バンク２０〜２３の構造については後述する。
【００１６】
半導体装置１０には、外部端子としてアドレス端子３１、コマンド端子３２及びデータ端子３３が設けられている。アドレス端子３１は、外部から行アドレスＸＡＤ又は列アドレスＹＡＤが入力される端子である。アドレス端子３１に入力された行アドレスＸＡＤは行デコーダ４１に供給され、列アドレスＹＡＤは列デコーダ４２に供給される。行デコーダ４１は、行アドレスＸＡＤをデコードすることによってバンク２０〜２３に含まれるいずれかのワード線を選択する回路である。列デコーダ４２は、列アドレスＹＡＤをデコードすることによってバンク２０〜２３に含まれるいずれかのセンスアンプを選択する回路である。これにより、リード動作時においては、行アドレスＸＡＤ及び列アドレスＹＡＤによって選択されたメモリセルからのリードデータＤＱがリードライト回路４４及びデータ端子３３を介して外部に出力される。一方、ライト動作時においては、データ端子３３及びリードライト回路４４を介して外部から入力されたライトデータＤＱが、行アドレスＸＡＤ及び列アドレスＹＡＤによって選択されたメモリセルに上書きされる。
【００１７】
リード動作とライト動作の区別は、外部からコマンド端子３２を介して入力されるコマンドＣＭＤによってなされる。コマンド端子３２に入力されたコマンドＣＭＤは、コマンドデコーダ４３によってデコードされ、これによって各種内部コマンドＩＣＭＤが生成される。特に、コマンドＣＭＤがテストコマンドを示している場合、コマンドデコーダ４３はテスト信号ＴＥＳＴを活性化させる。テスト信号ＴＥＳＴは、各バンク２０〜２３に供給されるとともに、リードライト回路４４にも供給される。
【００１８】
図１に示すように、テスト動作時においては半導体装置１０にテスタ５０が接続される。テスタ５０には、外部端子としてアドレス端子５１、コマンド端子５２及びデータ端子５３が設けられており、これらがそれぞれ半導体装置１０のアドレス端子３１、コマンド端子３２及びデータ端子３３に接続される。アドレス端子５１は、アドレス発生回路６１によって生成された行アドレスＸＡＤを半導体装置１０に供給するための端子である。また、コマンド端子５２は、コマンド発生回路６２によって生成されたコマンドＣＭＤを半導体装置１０に供給するための端子である。さらに、データ端子５３は、半導体装置１０より供給されるエラー信号ＯＵＴを受ける端子であり、エラー信号ＯＵＴが活性化した際のアドレス発生回路６１の出力は、不良アドレスとして不良アドレス記憶回路６３に記憶される。
【００１９】
不良アドレス記憶回路６３に記憶された不良アドレスは、半導体装置１０に設けられたアドレス置換回路４５に書き込まれる。アドレス置換回路４５は、ヒューズ素子、アンチヒューズ素子又はＲＯＭ素子などの不揮発性記憶素子からなり、書き込まれた不良アドレスを不揮発的に記憶する。実使用時においては、アドレス端子３１に入力される行アドレスＸＡＤがアドレス置換回路４５に供給され、アドレス置換回路４５に記憶されている不良アドレスとの比較が行われる。比較の結果、入力された行アドレスＸＡＤと不良アドレスとが一致した場合、アドレス置換回路４５は当該不良アドレスに対応付けられた予備のアドレスを行デコーダ４１に出力する。これにより、不良アドレスが予備のアドレスに置換され、不良ワード線から予備のワード線に代替アクセスされる。
【００２０】
特に限定されるものではないが、テスタ５０を用いた不良アドレスの検出や書き込みは、ウェハ状態である複数の半導体装置１０に対して並列に実行される。但し、アドレス置換回路４５がヒューズ素子からなる場合には、アドレス置換回路４５への不良アドレスの書き込みは、テスタ５０とは別のレーザトリマーが使用される。
【００２１】
図２は、バンクの構造を説明するための模式図である。
【００２２】
図２に示すように、各バンクはＸ方向に８個、Ｙ方向に８個の合計６４個のメモリマットＭＡＴ０〜ＭＡＴ６３がマトリクス状にレイアウトされた構成を有している。各メモリマットのＸ方向における両側にはワード線ドライバ列ＷＬＤＡが設けられ、各メモリマットのＹ方向における両側にはセンスアンプ列ＳＡＡが設けられている。図２に示すように、同じ行に属するワード線ドライバ列ＷＬＤＡには、行デコーダ４１からの対応する出力ＸＡＤ０〜ＸＡＤ７が共通に供給される。また、同じ列に属するワード線ドライバ列ＷＬＤＡには、それぞれ対応するローカルダミーワード線ＬＤＷＬ０〜ＬＤＷＬ８が割り当てられている。したがって、同じ列に属するメモリマット列には、２本のローカルダミーワード線が割り当てられることになる。ローカルダミーワード線ＬＤＷＬ０〜ＬＤＷＬ８は、いずれもＹ方向に延在する配線である。ローカルダミーワード線ＬＤＷＬ０〜ＬＤＷＬ８については、「第１の主ダミーワード線」と呼ぶことがある。
【００２３】
これらローカルダミーワード線ＬＤＷＬ０〜ＬＤＷＬ８は、Ｘ方向に延在するメインダミーワード線ＭＤＷＬに共通接続されている。メインダミーワード線ＭＤＷＬについては、「第２の主ダミーワード線」と呼ぶことがある。
【００２４】
メインダミーワード線ＭＤＷＬは、ダミーワード線制御回路１００に接続されている。ダミーワード線制御回路１００の動作はテスト信号ＴＥＳＴによって制御される。詳細については後述するが、テスト信号ＴＥＳＴが非活性状態である場合には、ダミーワード線制御回路１００はメインダミーワード線ＭＤＷＬに所定の電位を供給する。一方、テスト信号ＴＥＳＴが活性状態である場合には、ダミーワード線制御回路１００はメインダミーワード線ＭＤＷＬをフローティング状態とし、この状態でメインダミーワード線ＭＤＷＬの電位を測定する。その結果、メインダミーワード線ＭＤＷＬの電位が所定の閾値を超えた場合、エラー信号ＯＵＴを活性化させる。
【００２５】
図３は、各メモリマットＭＡＴの回路構成を示す図である。
【００２６】
図３に示すように、メモリマットＭＡＴは、Ｘ方向に配線された複数のワード線ＷＬと、Ｙ方向に配線された複数のビット線ＢＬと、ワード線ＷＬ及びビット線ＢＬの各交点にそれぞれ配置されたメモリセルＭＣとを有している。図３に示すワード線ＷＬやビット線ＢＬの本数はあくまで一例であり、本発明がこれに限定されるものではない。実際には、各メモリマットＭＡＴに例えば５１２本のワード線ＷＬが設けられる。
【００２７】
複数のワード線ＷＬのうち、半分はＸ方向における一方の側に配置されたワード線ドライバ列ＷＬＤＡに接続されており、残り半分はＸ方向における他方の側に配置されたワード線ドライバ列ＷＬＤＡに接続されている。ワード線ドライバ列ＷＬＤＡは、それぞれ対応するワード線ＷＬを駆動する複数のワード線ドライバＷＬＤによって構成されている。
【００２８】
特に限定されるものではないが、Ｙ方向の端部に位置するいくつかのワード線（本実施形態では片側２本ずつのワード線）については使用されず、これらは不使用ワード線ＷＬＺとされる。これは、製造時におけるプロセス条件がメモリマットの端部と中央部とで若干異なることから、メモリマットの端部においては不良セルが発生しやすいからである。したがって、これら不使用ワード線ＷＬＺに接続されたメモリセルは、ダミーセルＤＣとして取り扱われる。尚、不使用ワード線ＷＬＺは非活性状態に固定されるため、ダミーセルＤＣがビット線ＢＬに接続されることはない。
【００２９】
また、メモリマットＭＡＴには、Ｘ方向に配線されワード線ＷＬの２本おきに配置されたダミーワード線ＤＷＬがさらに設けられている。つまり、２本のワード線ＷＬと１本のダミーワード線ＤＷＬを単位構成として、この単位構成がＹ方向に繰り返し配置されている。換言すれば、各ダミーワード線ＤＷＬは隣接する２本のワード線に挟まれている。図３に示すように、ダミーワード線ＤＷＬは、対応するローカルダミーワード線ＬＤＷＬに接続されている。図３に示す例では、各ダミーワード線ＤＷＬがローカルダミーワード線ＬＤＷＬｎとローカルダミーワード線ＬＤＷＬｎ＋１に交互に接続されているが、本発明がこれに限定されるものではなく、各ダミーワード線ＤＷＬがローカルダミーワード線ＬＤＷＬｎ及びＬＤＷＬｎ＋１のいずれに接続されていても構わない。
【００３０】
ダミーワード線ＤＷＬとビット線ＢＬの交点には、メモリセルＭＣやダミーセルＤＣが配置されていない。つまり、ダミーワード線ＤＷＬは、実際の動作に本来寄与しないダミー配線である。このようなダミーワード線ＤＷＬが設けられているのは、最小加工寸法をＦとした場合、メモリセルＭＣの占有面積が６Ｆ２となるレイアウトを採用しているからである。
【００３１】
図４は、メモリマット内における活性領域のレイアウトを示す図であり、図３における領域Ｐを拡大して示している。
【００３２】
図４に示すように、本実施形態においては、活性領域８０の長手方向がＹ方向に対してやや角度を持っている。このような活性領域８０がＸ方向に沿って配列されており、これによりＸ方向に延在する活性領域列８０Ａを構成している。活性領域列８０Ａは、Ｙ方向に複数列設けられている。
【００３３】
かかる構成により、隣り合う２本のワード線ＷＬは常に同じ活性領域上を通過することになる。このようなレイアウトにおいては、ワード線ＷＬの配線密度が一定とならないことから、ワード線ＷＬの２本おきにダミーワード線ＤＷＬを配置することにより、ワード線ＷＬ及びダミーワード線ＤＷＬを含めた配線密度を一定としている。配線密度を一定とするのは、良好なプロセス条件を確保するためである。これにより、ダミーワード線ＤＷＬは、隣接する活性領域列８０Ａの間に存在する素子分離領域９０に沿って配線されることになる。
【００３４】
活性領域８０には３つの拡散領域８０ａ〜８０ｃが含まれており、これら３つの拡散領域間の上部をワード線ＷＬが通過している。これにより、隣接する２つの拡散領域とワード線ＷＬによって、メモリセルＭＣのセルトランジスタが構成される。中央に位置する拡散領域８０ａは、ビットコンタクト８１を介して対応するビット線ＢＬに接続され、両端に位置する拡散領域８０ｂ，８０ｃは、セルコンタクト８２を介して対応するセルキャパシタに接続されている。以上により、隣接する２本のビット線ＢＬと隣接する２本のワード線ＷＬの各交点には、いずれもメモリセルＭＣが配置された構成となり、メモリセルＭＣの占有面積が６Ｆ２となるレイアウトが実現される。
【００３５】
図５は、ワード線ＷＬ及びダミーワード線ＤＷＬの端部における配線構造を説明するための模式的な斜視図である。
【００３６】
図５に示すように、ワード線ＷＬ及びダミーワード線ＤＷＬは最下層の配線層ＧＬに形成される。最下層の配線層ＧＬはトランジスタのゲート電極を構成する配線層である。このうち、ワード線ＷＬは、コンタクト導体７１を介して第１メタル配線層ＭＬ１に形成された接続導体ＷＬＣに接続されている。接続導体ＷＬＣは、ワード線ＷＬとワード線ドライバＷＬＤとを接続するための配線であり、図５に示すようにＸ方向に延在している。
【００３７】
一方、ダミーワード線ＤＷＬは、コンタクト導体７２を介して上層の第２メタル配線層ＭＬ２に形成されたローカルダミーワード線ＬＤＷＬに接続されている。ローカルダミーワード線ＬＤＷＬは、図５に示すようにＹ方向に延在している。
【００３８】
このように、接続導体ＷＬＣを下層の第１メタル配線層ＭＬ１に形成することにより、接続導体ＷＬＣの配線ピッチを狭くすることができる。また、ローカルダミーワード線ＬＤＷＬを上層の第２メタル配線層ＭＬ２に形成することにより、ローカルダミーワード線ＬＤＷＬの導体幅及び導体厚を大きくすることができ、その結果、ローカルダミーワード線ＬＤＷＬの配線抵抗を低減することが可能となる。但し、本発明においてローカルダミーワード線ＬＤＷＬを第２メタル配線層ＭＬ２に形成することは必須でなく、最下層の配線層ＧＬを用いても構わない。但し、この場合にはローカルダミーワード線ＬＤＷＬの配線抵抗が高くなることから、上記の通り、第２メタル配線層ＭＬ２を用いることが好ましい。
【００３９】
図６は、図２に示したダミーワード線制御回路１００の回路図である。
【００４０】
図６に示すように、ダミーワード線制御回路１００は、メインダミーワード線ＭＤＷＬと負電位ＶＫＫが与えられる電源配線との間に接続されたＮチャンネル型のＭＯＳトランジスタ１１０と、メインダミーワード線ＭＤＷＬの電位とテスト信号ＴＥＳＴを入力とするＡＮＤゲート回路１２０とを備えている。トランジスタ１１０のゲートにはインバータ１３０を介してテスト信号ＴＥＳＴの反転信号が供給される。
【００４１】
かかる構成により、テスト信号ＴＥＳＴがローレベルに非活性化している場合には、トランジスタ１１０がオンし、メインダミーワード線ＭＤＷＬには負電位ＶＫＫが与えられる。負電位ＶＫＫとは、接地電位よりも低い電位であり、ワード線ドライバＷＬＤが非選択のワード線に与える電位である。選択されたワード線ＷＬには、接地電位よりも高い選択電位ＶＰＰが与えられる。これにより、テスト信号ＴＥＳＴが非活性状態である場合には、メインダミーワード線ＭＤＷＬ及びローカルダミーワード線ＬＤＷＬを介して、全てのダミーワード線ＤＷＬに負電位ＶＫＫが与えられる。したがって、トランジスタ１１０は、ダミーワード線ＤＷＬに負電位ＶＫＫを与えるダミーワード線駆動回路として機能する。
【００４２】
これに対し、テスト信号ＴＥＳＴがハイレベルに活性化している場合には、トランジスタ１１０がオフするため、メインダミーワード線ＭＤＷＬは負電位ＶＫＫから切り離される。これにより、テスト信号ＴＥＳＴが活性状態である場合には、メインダミーワード線ＭＤＷＬにいずれの電位も供給されなくなることから、全てのダミーワード線ＤＷＬはフローティング状態となる。
【００４３】
したがって、テスト信号ＴＥＳＴをローレベルからハイレベルに変化させると、メインダミーワード線ＭＤＷＬの電位は負電位ＶＫＫを維持することになる。しかしながら、互いに隣接するワード線ＷＬとダミーワード線ＤＷＬとの間でショート若しくは微小リークが存在する場合、当該ワード線ＷＬを選択電位ＶＰＰに活性化させると、ショート若しくは微小リークを介して当該ダミーワード線ＤＷＬの電位が上昇する。これにより、ローカルダミーワード線ＬＤＷＬ及びメインダミーワード線ＭＤＷＬの電位も上昇することになる。その結果、メインダミーワード線ＭＤＷＬの電位がＡＮＤゲート回路１２０のしきい値を超えると、ＡＮＤゲート回路１２０の出力であるエラー信号ＯＵＴがハイレベルに変化することになる。したがって、ＡＮＤゲート回路１２０は、ダミーワード線ＤＷＬの電位を検出する検出回路として機能する。
【００４４】
以上が本実施形態による半導体装置１０の構成である。次に、本実施形態による半導体装置１０のテスト動作について説明する。
【００４５】
図７は、本実施形態による半導体装置１０のテスト時における動作を説明するためのタイミング図である。
【００４６】
半導体装置１０のテストは、図１に示したようにテスタ５０を半導体装置１０に接続した状態で行う。まず、図７に示すように、時刻ｔ１以前においては、テスト信号ＴＥＳＴがローレベルであることから図６に示したトランジスタ１１０はオンしており、メインダミーワード線ＭＤＷＬ及びローカルダミーワード線ＬＤＷＬを介して、全てのダミーワード線ＤＷＬに負電位ＶＫＫが印加される。
【００４７】
次に、テスタ５０からコマンド端子３２にテストコマンド（ＴＳＥＴＥＮ）を入力し、テストモードにエントリさせる（時刻ｔ１）。テストモードにエントリすると、テスト信号ＴＥＳＴがハイレベルに活性化し、これにより、トランジスタ１１０がオフすることから、全てのダミーワード線ＤＷＬが負電位ＶＫＫにプリチャージされたままフローティング状態となる。この状態で、コマンド端子３２にアクティブコマンド（ＡＣＴ）を入力するとともに、アドレス端子３１に所定のロウアドレスＸＡＤを入力する（時刻ｔ２）。図７に示す例では、時刻ｔ２に入力されたロウアドレスＸＡＤの値がＸ＝０である。これにより、当該ロウアドレスＸＡＤが示すワード線ＷＬ０が選択電位ＶＰＰに活性化する。
【００４８】
この状態を一定期間維持した後、コマンド端子３２にプリチャージコマンド（ＰＲＥ）を入力し、ワード線ＷＬの選択をリセットする（時刻ｔ３）。この間、テスト信号ＴＥＳＴはハイレベルに保たれていることから、もし選択されたワード線ＷＬ０とこれに隣接するダミーワード線ＤＷＬとの間にショート若しくは微小リークが存在する場合、メインダミーワード線ＭＤＷＬの電位は上昇するはずである。図７に示す例では、ワード線ＷＬ０とダミーワード線ＤＷＬとの間にショート若しくは微小リークが存在しないため、メインダミーワード線ＭＤＷＬの電位は負電位ＶＫＫに保たれており、したがってエラー信号ＯＵＴもローレベルに保たれている。
【００４９】
そして、コマンド端子３２にテスト終了コマンド（ＴＳＥＴＥＸ）を入力し、トランジスタ１１０を再びオンさせる（時刻ｔ４）。
【００５０】
上記一連の動作を１セットとし、ロウアドレスＸＡＤの値を変化させることによって全てのワード線ＷＬに対して上記のテストを行う。ロウアドレスＸＡＤの値は単純にインクリメント又はデクリメントしても構わないが、全てのワード線ＷＬが順次選択される限り、ロウアドレスＸＡＤの値をどのように変化させても構わない。
【００５１】
図７に示す例では、ワード線ＷＬ３５００に対するテストにおいて、メインダミーワード線ＭＤＷＬの電位が上昇し、ＡＮＤゲート回路１２０のしきい値Ｖｔを超えている。これによりエラー信号ＯＵＴがハイレベルに変化し、ハイレベルに変化したエラー信号ＯＵＴがデータ端子３３からテスタ５０に出力される。
【００５２】
図１に示すように、テスタ５０に入力されたエラー信号ＯＵＴは、不良アドレス記憶回路６３に供給される。不良アドレス記憶回路６３には、アドレス発生回路６１より現在テスト中のロウアドレスＸＡＤが供給されているため、どのロウアドレスＸＡＤが不良アドレスであるのか判定することができる。そして、判定された不良アドレスが不良アドレス記憶回路６３に書き込まれる。
【００５３】
図８は、テスタ５０によるテスト動作を説明するためのフローチャートである。
【００５４】
図８に示すステップＳ１は、図７を用いて説明した不良アドレスの検出動作である。したがって、テスタ５０はテストコマンド（ＴＳＥＴＥＮ）及びテスト終了コマンド（ＴＳＥＴＥＸ）の発行を繰り返しながら異なるロウアドレスＸＡＤを次々に入力し、エラー信号ＯＵＴの発生を監視する。そして、エラー信号ＯＵＴが活性化すると、当該ロウアドレスＸＡＤをその都度不良アドレス記憶回路６３に記憶させる（ステップＳ２）。
【００５５】
このようにして全てのロウアドレスＸＡＤについてテストを行った後、不良アドレス記憶回路６３に記憶された不良アドレスを半導体装置１０に含まれるアドレス置換回路４５に記憶させる（ステップＳ３）。アドレス置換回路４５への書き込みは、テスタ５０を用いて行っても構わないし、アドレス置換回路４５がヒューズ素子からなる場合にはテスタ５０とは別のレーザトリマーを用いても構わない。
【００５６】
以上により、半導体装置１０に含まれる不良アドレスが検出されるとともに、検出された不良アドレスがアドレス置換回路４５に書き込まれる。これにより、実使用時において不良アドレスに対するアクセスが行われると、不良のあるワード線ＷＬの代わりに予備のワード線に対して代替アクセスが行われるため、半導体装置１０を良品として扱うことが可能となる。
【００５７】
このように、本実施形態によれば、ワード線ＷＬとダミーワード線ＤＷＬとの間にショート若しくは微小リークが存在する場合、テストモードによってこれを直接検出することができることから、消費電流の増加を検出するなどの間接的な方法を用いる場合と比べて、短時間で不良アドレスを確実に検出することが可能となる。しかも、実使用時においては、全てのダミーワード線ＤＷＬが負電位ＶＫＫに固定されることから、ダミーワード線ＤＷＬがノイズ源となることがない。また、ダミーワード線ＤＷＬとの間でショート若しくは微小リークが発生しているワード線ＷＬについては、アドレス置換回路４５の制御により活性化されない（つまり負電位ＶＫＫに固定される）ことから、両者間にリーク電流が流れることはない。
【００５８】
図９は、第２の実施形態を説明するための図である。
【００５９】
第２の実施形態では、図９に示すように、ローカルダミーワード線ＬＤＷＬ０〜ＬＤＷＬ８ごとにダミーワード線制御回路１００−０〜１００−８がそれぞれ割り当てられている。つまり、本実施形態では、ローカルダミーワード線ＬＤＷＬ０〜ＬＤＷＬ８同士を接続するメインダミーワード線ＭＤＷＬは設けられていない。これら複数のダミーワード線制御回路１００−０〜１００−８の出力はＯＲゲート回路１４０によってまとめられ、一つのエラー信号ＯＵＴとして外部に出力される。したがって、テスタ５０を用いたテスト動作の手順は、上述した第１の実施形態と同じである。
【００６０】
本実施形態によれば、個々のダミーワード線制御回路１００−０〜１００−８に接続されるダミーワード線ＤＷＬの数が少なくなることから、ローカルダミーワード線ＬＤＷＬ０〜ＬＤＷＬ８の寄生容量が小さくなる。このため、ダミーワード線駆動回路として機能するトランジスタ１１０のサイズを小型化できるとともに、検出回路として機能するＡＮＤゲート回路１２０の感度が高くなり、より高速にテストを実行することが可能となる。具体的には、図７に示す時刻ｔ２（アクティブコマンドの発行）から時刻ｔ３（プリチャージコマンド）までの時間を短縮することができる。
【００６１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６２】
例えば、上記実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がＤＲＡＭに限定されるものではなく、ワード線とダミーワード線が隣接して配置され得る他のメモリデバイス（ＳＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、ＲｅＲＡＭなど）や、このようなメモリデバイスと同様の回路を一部に含む全ての半導体装置にも適用可能である。
【００６３】
また、本発明は、ワード線の２本置きにダミーワード線が配置されるレイアウトを有する半導体装置に限定されるものではない。
【符号の説明】
【００６４】
１０      半導体装置
２０〜２３    バンク
３１      アドレス端子
３２      コマンド端子
３３      データ端子
４１      行デコーダ
４２      列デコーダ
４３      コマンドデコーダ
４４      リードライト回路
４５      アドレス置換回路
５０      テスタ
５１      アドレス端子
５２      コマンド端子
５３      データ端子
６１      アドレス発生回路
６２      コマンド発生回路
６３      不良アドレス記憶回路
７１，７２    コンタクト導体
８０      活性領域
８０Ａ    活性領域列
８０ａ〜８０ｃ    拡散領域
８１      ビットコンタクト
８２      セルコンタクト
９０      素子分離領域
１００    ダミーワード線制御回路
１１０    トランジスタ
１２０    ＡＮＤゲート回路
１３０    インバータ
１４０    ＯＲゲート回路
ＢＬ      ビット線
ＤＷＬ    ダミーワード線
ＬＤＷＬ  ローカルダミーワード線
ＭＡＴ    メモリマット
ＭＣ      メモリセル
ＭＤＷＬ  メインダミーワード線
ＭＬ１，ＭＬ２    メタル配線層
ＳＡＡ    センスアンプ列
ＷＬ      ワード線
ＷＬＣ    接続導体
ＷＬＤ    ワード線ドライバ
ＷＬＤＡ  ワード線ドライバ列
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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