(57)【要約】【課題】絶縁層上に形成された部分空乏型のトランジスターにおいて、ヒストリー効果を低減し、なおかつ高いＯＮ／ＯＦＦ比、及び急峻なサブスレッショルド特性を実現する。【解決手段】絶縁層上の半導体層に形成された第１導電型のソース領域、第１導電型のドレイン領域、及び、第２導電型のボディ領域と、第１ゲート絶縁膜と、第１ゲート電極と、を含む部分空乏型の第１トランジスターと、絶縁層上の半導体層に形成された第２導電型のソース領域、第２導電型のドレイン領域、及び、第１導電型のボディ領域と、第２ゲート絶縁膜と、第２ゲート電極と、を含む第２トランジスターと、を具備し、第１トランジスターの第２導電型のボディ領域は、第２トランジスターの第２導電型のソース領域及び第２導電型のドレイン領域の内の一方に接続されている。【選択図】図１
2012004151.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に形成された第１導電型の第１ソース領域、第１導電型の第１ドレイン領域、及び、前記第１ソース領域と前記第１ドレイン領域との間に形成された第２導電型の第１ボディ領域と、
前記第１ボディ領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
を含む部分空乏型の第１トランジスターと、
前記半導体層に形成された第２導電型の第２ソース領域、第２導電型の第２ドレイン領域、及び、前記第２ソース領域と前記第２ドレイン領域との間に形成された第１導電型の第２ボディ領域と、
前記第２ボディ領域上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
を含む第２トランジスターと、
を具備し、
前記半導体層は絶縁層上に形成されており、
前記第１ボディ領域は、前記第２ソース領域及び第２ドレイン領域の内の一方に接続されている半導体装置。
【請求項２】
請求項１において、
前記第１ボディ領域からみて一方の側に前記第１ドレイン領域が形成され、他方の側に前記第１ソース領域と前記第２ソース領域及び第２ドレイン領域の内の前記一方とが形成されている半導体装置。
【請求項３】
請求項１又は２において、
前記第１ゲート電極と、前記第２ゲート電極とが電気的に接続されている半導体装置。
【請求項４】
請求項１乃至３の何れか一項において、
前記第１ソース領域と、前記第２ソース領域及び第２ドレイン領域の内の前記一方とが接しており、
前記第１ソース領域と、前記第２ソース領域及び第２ドレイン領域の内の他方とが導電体によって接続されている半導体装置。
【請求項５】
請求項１乃至４の何れか一項において、
前記半導体層に形成された第２導電型の第３ソース領域、第２導電型の第３ドレイン領域、及び、前記第３ソース領域と前記第３ドレイン領域との間に形成された第１導電型の第３ボディ領域と、
前記第３ボディ領域上に形成された第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に形成された第３ゲート電極と、
を含む部分空乏型の第３トランジスターと、
前記半導体層に形成された第１導電型の第４ソース領域、第１導電型の第４ドレイン領域、及び、前記第４ソース領域と前記第４ドレイン領域との間に形成された第２導電型の第４ボディ領域と、
前記第４ボディ領域上に形成された第４ゲート絶縁膜と、
前記第４ゲート絶縁膜上に形成された第４ゲート電極と、
を含む第４トランジスターと、
をさらに具備し、
前記第３ボディ領域は、前記第４ソース領域及び第４ドレイン領域の内の一方に接続されており、
前記第１トランジスターと前記第３トランジスターとによってインバーターを構成している半導体装置。
【請求項６】
請求項１乃至５の何れか一項に記載の半導体装置を駆動する方法であって、
前記第１トランジスターをＯＦＦ状態、前記第２トランジスターをＯＮ状態とする第１のゲート電圧を、前記第１ゲート電極及び前記第２ゲート電極にそれぞれ印加しながら、前記第２トランジスターを介して前記第１トランジスターの第１ボディ領域に所定電圧を印加するステップと、
前記第１トランジスターをＯＮ状態、前記第２トランジスターをＯＦＦ状態とする第２のゲート電圧を、前記第１ゲート電極及び前記第２ゲート電極にそれぞれ印加しながら、前記第１トランジスターのソース・ドレイン間に電流を流すステップと、
を具備する駆動方法。
【請求項７】
請求項６において、
前記第２トランジスターの閾値電圧の値が、前記第１のゲート電圧と前記第２のゲート電圧との間の値であり、前記第２トランジスターの閾値電圧と前記第２のゲート電圧との差が、前記第１トランジスターの閾値電圧と前記第１のゲート電圧との差より大きい駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁層上に形成された部分空乏型のトランジスターを備えた半導体装置、及び、その駆動方法に関する。
【背景技術】
【０００２】
絶縁層上に薄い半導体層を形成したＳＯＩ（Silicon On Insulator）構造を有する半導体デバイスは、次世代に向けた低パワー半導体デバイスとして開発・実用化が進められている。
ＳＯＩ構造を有するＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）は、ドレイン電流の高ＯＮ／ＯＦＦ比、急峻なサブスレッショルド特性、低雑音、低寄生容量といった特長を持ち、様々な半導体集積回路に用いられている。
ＳＯＩ構造を有するＭＩＳＦＥＴの内でも、部分空乏型（ＰＤ：Partially Depleted）のＭＩＳＦＥＴは、従来からあるバルク構造ＭＩＳＦＥＴと同等に容易に製造できるため、広く半導体製品に応用されている。
【０００３】
部分空乏型のＭＩＳＦＥＴにおいては、絶縁層によってボディ領域が他の領域から電気的に分離されており、その電位（ボディ電位）が浮遊している。このため、部分空乏型のＭＩＳＦＥＴにおいては基板浮遊効果と呼ばれる現象を考慮しなくてはならない。基板浮遊効果は、それまでゲートにかかっていた電圧の履歴によってボディ電位及びドレイン電流が変動し、デバイス特性が不安定になってしまうヒストリー効果などに現れる。
このような現象は、特許文献１に示すような、ボディ電位固定方法により抑制できる。特許文献１においては、ボディ領域からリーク電流を流すことによってボディ電位を固定している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１１９８８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の方法でボディ電位を固定した場合、デバイス特性は安定するが、ゲート容量には固定電位部分が接続されているため大きな寄生容量が発生する。そのため、今度はＯＮ電流が低下し、その結果、ドレイン電流のＯＮ／ＯＦＦ比が低下するという問題が生じ、ＳＯＩの長所を十分に活かすことができないおそれがある。
【０００６】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様は、絶縁層上に形成された部分空乏型のトランジスターにおいて、ヒストリー効果を低減し、なおかつ高いＯＮ電流（ＯＮ／ＯＦＦ比）を実現することに関連している。
【課題を解決するための手段】
【０００７】
本発明の幾つかの態様において、半導体装置は、半導体層に形成された第１導電型の第１ソース領域、第１導電型の第１ドレイン領域、及び、第１ソース領域と第１ドレイン領域との間に形成された第２導電型の第１ボディ領域と、第１ボディ領域上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第１ゲート電極と、を含む部分空乏型の第１トランジスターと、半導体層に形成された第２導電型の第２ソース領域、第２導電型の第２ドレイン領域、及び、第２ソース領域と第２ドレイン領域との間に形成された第１導電型の第２ボディ領域と、第２ボディ領域上に形成された第２ゲート絶縁膜と、第２ゲート絶縁膜上に形成された第２ゲート電極と、を含む第２トランジスターと、を具備し、半導体層は絶縁層上に形成されており、第１ボディ領域は、第２ソース領域及び第２ドレイン領域の内の一方に接続されている。
この態様によれば、第２トランジスターをＯＮ状態とすることにより、第１トランジスターの第１ボディ領域の電位を外部より所定の値に設定し、ヒストリー効果を低減することができる。そして、第２トランジスターをＯＦＦ状態とすることにより、第１トランジスターの第１ボディ領域の電位を浮遊させ、高いＯＮ電流（ＯＮ／ＯＦＦ比）を実現することができる。
【０００８】
上述の態様において、第１ボディ領域からみて一方の側に第１ドレイン領域が形成され、他方の側に第１ソース領域と第２ソース領域及び第２ドレイン領域の内の一方とが形成されていることが望ましい。
これによれば、第１ボディ領域と第２ソース領域及び第２ドレイン領域の内の上記一方との接触面積を大きくとるとともに、第１トランジスターの実効ゲート幅を小さくすることができる。
【０００９】
上述の態様において、第１ゲート電極と、第２ゲート電極とが電気的に接続されていることが望ましい。
これによれば、第１トランジスターをＯＦＦ状態にすると同時に第２トランジスターをＯＮ状態にすることによって、第１トランジスターのボディ電位を上記所定の値に設定することができ、第１トランジスターをＯＮ状態にすると同時に第２トランジスターをＯＦＦ状態にすることによって、第１トランジスターのボディ電位を浮遊状態とすることができる。
【００１０】
上述の態様において、第１ソース領域と、第２ソース領域及び第２ドレイン領域の内の上記一方とが接しており、第１ソース領域と、第２ソース領域及び第２ドレイン領域の内の他方とが導電体によって接続されていることが望ましい。
これによれば、第１ソース領域と、第２ソース領域及び第２ドレイン領域の内の上記一方との間に形成されるＰＮ接合において、順方向電流が流れることが抑制される。
【００１１】
上述の態様において、半導体層に形成された第２導電型の第３ソース領域、第２導電型の第３ドレイン領域、及び、第３ソース領域と第３ドレイン領域との間に形成された第１導電型の第３ボディ領域と、第３ボディ領域上に形成された第３ゲート絶縁膜と、第３ゲート絶縁膜上に形成された第３ゲート電極と、を含む部分空乏型の第３トランジスターと、半導体層に形成された第１導電型の第４ソース領域、第１導電型の第４ドレイン領域、及び、第４ソース領域と第４ドレイン領域との間に形成された第２導電型の第４ボディ領域と、第４ボディ領域上に形成された第４ゲート絶縁膜と、第４ゲート絶縁膜上に形成された第４ゲート電極と、を含む第４トランジスターと、をさらに具備し、第３ボディ領域は、第４ソース領域及び第４ドレイン領域の内の一方に接続されており、第１トランジスターと第３トランジスターとによってインバーターを構成していることが望ましい。
これによれば、ヒストリー効果を低減し、なおかつ高いＯＮ電流（ＯＮ／ＯＦＦ比）を実現したインバーター回路を提供することができる。
【００１２】
本発明の幾つかの態様において、上述の半導体装置を駆動する方法は、第１トランジスターをＯＦＦ状態、第２トランジスターをＯＮ状態とする第１のゲート電圧を、第１ゲート電極及び第２ゲート電極にそれぞれ印加しながら、第２トランジスターを介して第１トランジスターの第１ボディ領域に所定電圧を印加するステップと、第１トランジスターをＯＮ状態、第２トランジスターをＯＦＦ状態とする第２のゲート電圧を、第１ゲート電極及び第２ゲート電極にそれぞれ印加しながら、第１トランジスターのソース・ドレイン間に電流を流すステップと、を具備する。
この態様によれば、第１トランジスターをＯＦＦ状態とする時に、第２トランジスターをＯＮ状態とすることにより、第１トランジスターの第１ボディ領域の電位を外部より任意の値に設定し、ヒストリー効果を低減することができる。そして、第１トランジスターをＯＮ状態とする時には、第２トランジスターをＯＦＦ状態とすることにより、第１トランジスターの第１ボディ領域の電位を浮遊させ、高いＯＮ電流（ＯＮ／ＯＦＦ比）を実現することができる。
【００１３】
上述の駆動方法において、第２トランジスターの閾値電圧の値が、第１のゲート電圧と第２のゲート電圧との間の値であり、第２トランジスターの閾値電圧と第２のゲート電圧との差が、第１トランジスターの閾値電圧と第１のゲート電圧との差より大きいことが望ましい。
これによれば、第２トランジスターをＯＮ状態とした場合に第２トランジスターのドレイン電流を十分に流すとともに、第２トランジスターをＯＦＦ状態とした場合に第２トランジスターのドレイン電流を０に近い値にすることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係る半導体装置を示す平面模式図
【図２】図１のＡ−Ａ'線断面図及びＢ−Ｂ'−Ｂ"線断面図
【図３】第１の実施形態におけるトランジスターの伝達特性の例を示す図
【図４】本発明の第２の実施形態に係る半導体装置を示す平面模式図
【図５】第２の実施形態におけるトランジスターの伝達特性の例を示す図
【図６】本発明の第３の実施形態に係る半導体装置を示す平面模式図
【図７】本発明の第４の実施形態に係る半導体装置を示す平面模式図
【図８】本発明の第５の実施形態に係る半導体装置を示す平面模式図
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照符号を付して説明を省略する。
【００１６】
＜１．第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体装置を示す平面模式図である。また、図２（Ａ）は図１のＡ−Ａ'線断面図であり、図２（Ｂ）は図１のＢ−Ｂ'−Ｂ"線断面図である。図１に示す半導体装置１は、第１トランジスターＴｒ１と第２トランジスターＴｒ２とを具備している。
【００１７】
第１トランジスターＴｒ１は、図２（Ａ）に示すように、絶縁層１００上の半導体層１０１に形成されたＮ型（第１導電型）のソース領域１１（第１ソース領域）と、Ｎ型のドレイン領域１２（第１ドレイン領域）と、ソース領域１１とドレイン領域１２との間に形成されたＰ型（第２導電型）のボディ領域１３（第１ボディ領域）とを含み、さらに、ボディ領域１３上に形成されたゲート絶縁膜１４（第１ゲート絶縁膜）と、ゲート絶縁膜１４上に形成されたゲート電極１５（第１ゲート電極）とを含むＮチャネル型のトランジスターである。ボディ領域１３は、半導体層１０１の内のゲート電極１５直下の領域に位置している。
ソース領域１１及びドレイン領域１２には、それぞれコンタクト電極１１１及び１１２が接続されている。
第１トランジスターＴｒ１は、動作時（ゲート電極１５に閾値以上の電圧が印加されて第１トランジスターＴｒ１がＯＮ状態となる時）においてもボディ領域１３の底部に空乏化されない中性領域が残る部分空乏型のトランジスターである。
【００１８】
第２トランジスターＴｒ２は、図２（Ｂ）に示すように、絶縁層１００上の半導体層１０１に形成されたＰ型（第２導電型）のソース領域２１（第２ソース領域）と、Ｐ型のドレイン領域２２（第２ドレイン領域）と、ソース領域２１とドレイン領域２２との間に形成されたＮ型（第１導電型）のボディ領域２３（第２ボディ領域）とを含み、さらに、ボディ領域２３上に形成されたゲート絶縁膜２４（第２ゲート絶縁膜）と、ゲート絶縁膜２４上に形成されたゲート電極２５（第２ゲート電極）とを含むＰチャネル型のトランジスターである。ボディ領域２３は、半導体層１０１の内のゲート電極２５直下の領域に位置している。
ソース領域２１には、コンタクト電極１２１が接続されている。
【００１９】
絶縁層１００は例えば酸化シリコン（ＳｉＯ２）層であり、半導体層１０１は例えば単結晶のシリコン（Ｓｉ）層である。ゲート絶縁膜１４及び２４は例えば酸化シリコン（ＳｉＯ２）膜であり、ゲート電極１５及び２５は例えば金属によって形成されている。半導体装置１の周囲には、素子分離膜１０２が形成されている。また、第１及び第２トランジスターＴｒ１及びＴｒ２の上には層間絶縁膜１０３が形成されている。
【００２０】
第２トランジスターＴｒ２のＰ型のドレイン領域２２は、第１トランジスターＴｒ１のＰ型のボディ領域１３に接続されている。
従って、第２トランジスターＴｒ２のソース領域２１を所定の電位に接続するとともに、第２トランジスターＴｒ２をＯＮ状態とすることにより、第１トランジスターＴｒ１のボディ領域１３を上記所定の電位に設定（ボディコンタクト）することができる。従って、第１トランジスターＴｒ１におけるヒストリー効果を抑制し、安定動作を実現することができる。
さらに、第２トランジスターＴｒ２をＯＦＦ状態とすることにより、第１トランジスターＴｒ１のボディ領域１３を、上記所定の電位から遮断してフローティング化（ボディフロート）することができる。従って、第１トランジスターＴｒ１のゲート容量が抑制され、高いＯＮ電流（ＯＮ／ＯＦＦ比）を得ることができる。
【００２１】
第１トランジスターＴｒ１のゲート電極１５と、第２トランジスターＴｒ２のゲート電極２５とは電気的に接続されている。従って、第１トランジスターＴｒ１と第２トランジスターＴｒ２とには、同じゲート電圧が印加される。第１トランジスターＴｒ１と第２トランジスターＴｒ２とに印加するゲート電圧を共通化することにより、信号線の本数や端子の数を削減することができる。
【００２２】
この構成において、例えば、第１及び第２トランジスターＴｒ１及びＴｒ２のゲート電極１５及び２５に対してゲート電圧Ｖ１（第１のゲート電圧）を印加した場合に、Ｎチャネル型の第１トランジスターＴｒ１をＯＦＦ状態にすると同時に、Ｐチャネル型の第２トランジスターＴｒ２をＯＮ状態にすることが望ましい。また、第１及び第２トランジスターＴｒ１及びＴｒ２のゲート電極１５及び２５に対してゲート電圧Ｖ１よりも大きいゲート電圧Ｖ２（第２のゲート電圧）を印加した場合に、Ｎチャネル型の第１トランジスターＴｒ１をＯＮ状態にすると同時に、Ｐチャネル型の第２トランジスターＴｒ２をＯＦＦ状態にすることが望ましい。これにより、第１トランジスターＴｒ１がＯＦＦ状態のときには第１トランジスターＴｒ１のボディ電位を上記所定の電位に設定（ボディコンタクト）し、第１トランジスターＴｒ１がＯＮ状態のときには第１トランジスターのボディ電位をフローティング化（ボディフロート）することができる。つまり、第１トランジスターＴｒ１のＯＮ／ＯＦＦ動作に同期して、第１トランジスターＴｒ１のボディコンタクトとボディフロートとを切り替えることができる。
【００２３】
第１トランジスターＴｒ１などのＭＩＳＦＥＴにおいて、ドレイン電圧が１．１Ｖ以上の条件下では、インパクトイオン化現象が発生する結果、ボディ電位が上昇し、閾値電圧が低下するとともに、ＯＮ電流が増加するという作用がある。本実施形態において、第１トランジスターＴｒ１は絶縁層上に形成されたＳＯＩ構造を有している。このため、第１トランジスターＴｒ１のＯＮ動作に同期して第１トランジスターのボディ電位をフローティング化すれば、ボディ電位の上昇に伴う上述の作用が強く現れ、高いＯＮ電流を実現することができる。
ここで、仮に、ボディ電位をフローティング化したまま第１トランジスターＴｒ１をＯＦＦにする場合には、閾値電圧が既に低下しているため、第１トランジスターＴｒ１にＯＦＦ電流が流れる可能性がある。しかしながら、本実施形態において、第１トランジスターＴｒ１のＯＦＦ動作に同期して第１トランジスターのボディ電位を上記所定の電位に設定すれば、ボディ電位はリセットされ、閾値電圧を再び上昇させ、ＯＦＦ電流を低下させることができる。
このように、第１トランジスターＴｒ１のＯＮ／ＯＦＦ動作に同期して、第１トランジスターＴｒ１のボディコンタクトとボディフロートとを切り替えることにより、高いＯＮ電流だけでなく、低いＯＦＦ電流（高いＯＮ／ＯＦＦ比）と急峻なサブスレッショルド特性を実現することもできる。
【００２４】
図３は、第１の実施形態におけるトランジスターの伝達特性の例を示す図であり、図３（Ａ）は第１トランジスターＴｒ１の伝達特性、図３（Ｂ）は第２トランジスターＴｒ２の伝達特性の例を示している。
第１トランジスターＴｒ１には、高いＯＮ／ＯＦＦ比が求められる。従って、図３（Ａ）に示すように、ゲート電圧としてＶ１及びＶ２（Ｖ２＞Ｖ１）の切り替えが可能である場合には、第１トランジスターＴｒ１の閾値電圧Ｖｔｈ１を、ゲート電圧Ｖ１付近の値に設定することが望ましい（Ｖｔｈ１≒Ｖ１）。
一方、第２トランジスターＴｒ２に求められるのは、電気信号としてのＯＮ／ＯＦＦ比というよりも、むしろ、第１トランジスターＴｒ１のボディ領域を所定電位に接続したり、フローティング状態にしたりすることである。つまり、第２トランジスターＴｒ２においては、ゲート電圧Ｖ１においてドレイン電流を十分に流すとともに、ゲート電圧Ｖ２においてドレイン電流をなるべく０に近い値にすることが求められる。従って、図３（Ｂ）に示すように、第２トランジスターＴｒ２の閾値電圧Ｖｔｈ２を、ゲート電圧Ｖ１とゲート電圧Ｖ２との間の値に設定することが望ましい（Ｖ２＞Ｖｔｈ２＞Ｖ１）。さらに、第２トランジスターＴｒ２の閾値電圧Ｖｔｈ２とゲート電圧Ｖ２との差の絶対値が、第１トランジスターＴｒ１の閾値電圧Ｖｔｈ１とゲート電圧Ｖ１との差の絶対値より大きいことが望ましい（｜Ｖ２−Ｖｔｈ２｜＞｜Ｖ１−Ｖｔｈ１｜）。
【００２５】
図１及び図２（Ｂ）を再び参照すると、第２トランジスターＴｒ２は、第１トランジスターＴｒ１のボディ領域１３からみて、第１トランジスターＴｒ１のドレイン領域１２とは反対側の位置に形成されている。また、第２トランジスターＴｒ２のドレイン領域２２は、第１トランジスターＴｒ１のソース領域１１と直に接するように形成されている。第２トランジスターＴｒ２のボディ領域２３及びソース領域２１は、第２トランジスターＴｒ２のドレイン領域２２からみて、第１トランジスターＴｒ１のソース領域１１とは反対側の位置に形成されている。従って、第１トランジスターＴｒ１のボディ領域１３と第２トランジスターＴｒ２のドレイン領域２２との接触面積を大きくとるとともに、第１トランジスターＴｒ１の実効ゲート幅を小さくすることができる。また、この構成によれば、ゲート電極の面積が大きくなることが抑制されるので、ゲート容量の増大が抑制される。
【００２６】
第１トランジスターＴｒ１のソース領域１１に接続されたコンタクト電極１１１と、第２トランジスターＴｒ２のソース領域２１に接続されたコンタクト電極１２１とは、図示しない導電体の配線によって接続されることが望ましい。例えば、第１トランジスターのソース領域１１を第１の電源電位Ｖｓｓに接続する場合には、第２トランジスターのソース領域２１も第１の電源電位Ｖｓｓに接続する。第１トランジスターのソース領域１１に接続される電位と第２トランジスターのソース領域２１に接続される電位との間に、第１トランジスターのソース領域１１と第２トランジスターのドレイン領域２２との間の順方向降下電圧を超える差がある場合には、第１トランジスターのソース領域１１と第２トランジスターのドレイン領域２２との間で順方向電流が流れてしまう場合があるからである。
【００２７】
なお、ここでは第２トランジスターＴｒ２のドレイン領域が第１トランジスターＴｒ１のボディ領域１３に接続されている例について説明したが、第２トランジスターＴｒ２のソース領域が第１トランジスターＴｒ１のボディ領域１３に接続されていても良い。
その場合には、第２トランジスターＴｒ２のドレイン領域を上記所定の電位に接続する。また、その場合には、第２トランジスターＴｒ２のソース領域が、第１トランジスターＴｒ１のソース領域１１と接し、第２トランジスターＴｒ２のボディ領域２３及びドレイン領域は、第２トランジスターＴｒ２のソース領域からみて、第１トランジスターＴｒ１のソース領域１１とは反対側の位置に形成される。また、その場合には、第１トランジスターのソース領域１１に接続されたコンタクト電極１１１と、第２トランジスターＴｒ２のドレイン領域に接続されたコンタクト電極とを、導電体の配線によって接続することが望ましい。
【００２８】
＜２．第２の実施形態＞
図４は、本発明の第２の実施形態に係る半導体装置を示す平面模式図である。第２の実施形態に係る半導体装置２は、第３トランジスターＴｒ３と第４トランジスターＴｒ４とを具備している。第３トランジスターＴｒ３はＰチャネル型である点で、第１の実施形態におけるＮチャネル型の第１トランジスターＴｒ１と異なり、第４トランジスターＴｒ４はＮチャネル型である点で、第１の実施形態におけるＰチャネル型の第２トランジスターＴｒ２と異なるが、他の点については第１の実施形態と同様であり、重複する説明を省略する。
【００２９】
第２の実施形態においては、第３及び第４トランジスターＴｒ３及びＴｒ４のゲート電極１５及び２５に対してゲート電圧Ｖ３（第２のゲート電圧）を印加した場合に、Ｐチャネル型の第３トランジスターＴｒ３をＯＮ状態とし、Ｎチャネル型の第４トランジスターＴｒ４をＯＦＦ状態とすることができる。また、第３及び第４トランジスターＴｒ３及びＴｒ４のゲート電極１５及び２５に対してゲート電圧Ｖ３よりも大きいゲート電圧Ｖ４（第１のゲート電圧）を印加した場合に、Ｐチャネル型の第３トランジスターＴｒ３をＯＦＦ状態とし、Ｎチャネル型の第４トランジスターＴｒ４をＯＮ状態とすることができる。従って、第１の実施形態と同様の効果を得ることができる。このように、第１導電型と第２導電型との関係は逆になっても良い。
【００３０】
図５は、第２の実施形態におけるトランジスターの伝達特性の例を示す図であり、図５（Ａ）は第３トランジスターＴｒ３の伝達特性、図５（Ｂ）は第４トランジスターＴｒ４の伝達特性の例を示している。
第３トランジスターＴｒ３には、高いＯＮ／ＯＦＦ比が求められる。従って、図５（Ａ）に示すように、ゲート電圧としてＶ３及びＶ４（Ｖ４＞Ｖ３）の切り替えが可能である場合には、第３トランジスターＴｒ３の閾値電圧Ｖｔｈ３を、ゲート電圧Ｖ４付近の値に設定することが望ましい（Ｖｔｈ３≒Ｖ４）。
一方、第４トランジスターＴｒ４に求められるのは、電気信号としてのＯＮ／ＯＦＦ比というよりも、むしろ、第３トランジスターＴｒ３のボディ領域を所定電位に接続したり、フローティング状態にしたりすることである。つまり、第４トランジスターＴｒ４においては、ゲート電圧Ｖ３においてドレイン電流をなるべく０に近い値にするとともに、ゲート電圧Ｖ４においてドレイン電流を十分に流すことが求められる。従って、図５（Ｂ）に示すように、第４トランジスターＴｒ４の閾値電圧Ｖｔｈ４を、ゲート電圧Ｖ３とゲート電圧Ｖ４との間の値に設定することが望ましい（Ｖ４＞Ｖｔｈ４＞Ｖ３）。さらに、第４トランジスターＴｒ４の閾値電圧Ｖｔｈ４とゲート電圧Ｖ３との差の絶対値が、第３トランジスターＴｒ３の閾値電圧Ｖｔｈ３とゲート電圧Ｖ４との差の絶対値より大きいことが望ましい（｜Ｖｔｈ４−Ｖ３｜＞｜Ｖｔｈ３−Ｖ４｜）。
【００３１】
＜３．第３の実施形態＞
図６は、本発明の第３の実施形態に係る半導体装置を示す平面模式図である。第３の実施形態に係る半導体装置３においては、第２トランジスターＴｒ２のドレイン領域２２が、第１トランジスターＴｒ１の２つのソース領域１１に挟まれる位置に形成されており、第２トランジスターＴｒ２のボディ領域２３及びソース領域２１が、第２トランジスターＴｒ２のドレイン領域２２からみて、第１トランジスターＴｒ１のボディ領域１３とは反対側の位置に形成されている点で、第１の実施形態における第２トランジスターＴｒ２の配置と異なるが、他の点については第１の実施形態と同様であり、重複する説明を省略する。
【００３２】
第３の実施形態においては、第１トランジスターＴｒ１のゲート電極１５と第２トランジスターＴｒ２のゲート電極２５とを接続するための配線を比較的長くとる必要があるため、ゲート容量が若干増大する可能性はあるが、第１の実施形態とほぼ同様の効果を得ることができる。
なお、第２の実施形態において説明したＰチャネル型の第３トランジスターＴｒ３のボディ電位を、Ｎチャネル型の第４トランジスターＴｒ４のＯＮ／ＯＦＦによって制御及びフローティング化する構成を、第３の実施形態と同様の配置構造において実現する場合でも、同様の効果を得ることができる。
【００３３】
＜４．第４の実施形態＞
図７は、本発明の第４の実施形態に係る半導体装置を示す平面模式図である。第４の実施形態に係る半導体装置４においては、第１トランジスターＴｒ１のゲート電極１５と、第２トランジスターＴｒ２のゲート電極２５とが電気的に接続されず、分離されている点で、第１の実施形態と異なるが、他の点については第１の実施形態と同様であり、重複する説明を省略する。
【００３４】
第４の実施形態においては、第１トランジスターＴｒ１のゲート電極１５と第２トランジスターＴｒ２のゲート電極２５とに対して、別々のゲート電圧を印加することができるので、第１トランジスターＴｒ１と第２トランジスターＴｒ２とを独立に制御することができる。その他の点においては、第１の実施形態と同様の効果を得ることができる。
なお、第２の実施形態において説明したＰチャネル型の第３トランジスターＴｒ３のボディ電位を、Ｎチャネル型の第４トランジスターＴｒ４のＯＮ／ＯＦＦによって制御及びフローティング化する構成において、第３トランジスターＴｒ３のゲート電極１５と第４トランジスターＴｒ４のゲート電極２５とを分離した場合でも、同様の効果を得ることができる。
また、第３の実施形態において説明した配置構成において、第１トランジスターＴｒ１のゲート電極１５と第２トランジスターＴｒ２のゲート電極２５とを分離した場合でも、同様の効果を得ることができる。
【００３５】
＜５．第５の実施形態＞
図８は、本発明の第５の実施形態に係る半導体装置を示す平面模式図である。第５の実施形態に係る半導体装置５においては、第１の実施形態において説明した第１及び第２トランジスターＴｒ１及びＴｒ２を有する半導体装置１と、第２の実施形態において説明した第３及び第４トランジスターＴｒ３及びＴｒ４を有する半導体装置２とを組み合わせて、インバーター回路を構成している。
【００３６】
図８に示すように、第５の実施形態に係る半導体装置５においては、第１及び第２トランジスターＴｒ１及びＴｒ２のゲート電極（第１及び第２ゲート電極）１５及び２５と、第３及び第４トランジスターＴｒ３及びＴｒ４のゲート電極（第３及び第４ゲート電極）１５及び２５とは、共通の入力端子ＩＮに接続されている。第１及び第２トランジスターＴｒ１及びＴｒ２のソース領域（第１及び第２ソース領域）１１及び２１は第１の電源電位Ｖｓｓに接続され、第３及び第４トランジスターＴｒ３及びＴｒ４のソース領域（第３及び第４ソース領域）１１及び２１は第２の電源電位Ｖｄｄに接続されている。第１トランジスターＴｒ１のドレイン領域（第１ドレイン領域）１２と、第３トランジスターＴｒ３のドレイン領域（第３ドレイン領域）１２とは、共通の出力端子ＯＵＴに接続されている。入力端子ＩＮには、例えば、上述のゲート電圧Ｖ１（例えばＶ１＝Ｖ３）と上述のゲート電圧Ｖ２（例えばＶ２＝Ｖ４）とを選択的に印加することができる。
【００３７】
第５の実施形態においては、第１の実施形態において説明した半導体装置１と第２の実施形態において説明した半導体装置２とを用いているので、第１トランジスターＴｒ１及び第３トランジスターＴｒ３が安定動作し、なおかつ高いＯＮ／ＯＦＦ比が得られる。従って、動作の高速化及び低消費電力化が可能となる。
なお、第５の実施形態においては、第１の実施形態において説明した半導体装置と第２の実施形態において説明した半導体装置とを用いる例について説明したが、第３の実施形態において説明した配置構成を有する半導体装置や、第４の実施形態において説明したゲート電極構造を有する半導体装置を用いても良い。
また、上述の半導体装置を用いることにより、携帯機器のための低パワーデバイス、パーソナルコンピューターのプロセッサー、メモリ、その他高速動作を要するロジックデバイス等を作成することができる。
【符号の説明】
【００３８】
１、２、３、４、５…半導体装置、１１…ソース領域（第１ソース領域）、１２…ドレイン領域（第１ドレイン領域）、１３…ボディ領域（第１ボディ領域）、１４…ゲート絶縁膜（第１ゲート絶縁膜）、１５…ゲート電極（第１ゲート電極）、２１…ソース領域（第２ソース領域）、２２…ドレイン領域（第２ドレイン領域）、２３…ボディ領域（第２ボディ領域）、２４…ゲート絶縁膜（第２ゲート絶縁膜）、２５…ゲート電極（第２ゲート電極）、１００…絶縁層、１０１…半導体層、１０２…素子分離膜、１０３…層間絶縁膜、１１１、１１２、１２１…コンタクト電極、Ｔｒ１…第１トランジスター、Ｔｒ２…第２トランジスター、Ｔｒ３…第３トランジスター、Ｔｒ４…第４トランジスター、Ｖ１…ゲート電圧（第１のゲート電圧）、Ｖ２…ゲート電圧（第２のゲート電圧）、Ｖ３…ゲート電圧（第２のゲート電圧）、Ｖ４…ゲート電圧（第１のゲート電圧）、Ｖｔｈ１…第１トランジスターの閾値電圧、Ｖｔｈ２…第２トランジスターの閾値電圧、Ｖｔｈ３…第３トランジスターの閾値電圧、Ｖｔｈ４…第４トランジスターの閾値電圧、ＩＮ…入力端子、ＯＵＴ…出力端子、Ｖｓｓ…第１の電源電位、Ｖｄｄ…第２の電源電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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