(57)【要約】【課題】活性層中への電極材の拡散の抑制、電極材の低電気抵抗化、さらには活性層へのダメージ低減を図ることができる、酸化物半導体からなる活性層を有する電界効果型トランジスタ及びその製造方法を提供すること。【解決手段】本発明の一実施形態に係るトランジスタは、酸化物半導体からなる活性層と、Ｔｉ系材料またはＭｏ系材料からなる第１の電極層と、第１の電極層の材料よりも比抵抗の小さい材料からなる第２の電極層とを具備する。  上記構成によれば、酸化物半導体からなる活性層に対する拡散が小さい第１の電極層と、比抵抗が小さい第２の電極層を積層することにより、活性層と電極層の層界面でのＦＥＴ特性が良好であり、電気抵抗の小さい電極を備えたＦＥＴを得ることが可能である。【選択図】図１
2012033516.tif 000002
【特許請求の範囲】
【請求項１】
酸化物半導体からなる活性層と、
前記活性層上に積層された、Ｔｉ系材料またはＭｏ系材料からなる第１の電極層と、
前記第１の電極層上に積層された、前記第１の電極層よりも比抵抗が小さい材料からなる第２の電極層と
を具備するトランジスタ。
【請求項２】
請求項１に記載のトランジスタであって、
前記第２の電極層は、Ｃｕからなる
トランジスタ。
【請求項３】
請求項２に記載のトランジスタであって、
前記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料からなる
トランジスタ。
【請求項４】
基材上に酸化物半導体からなる活性層を形成し、
前記活性層上に、Ｔｉ系材料またはＭｏ系材料からなる第１の電極層を形成し、
前記第１の電極層上に、前記第１の電極層よりも比抵抗が小さい材料からなる第２の電極層を形成する
トランジスタの製造方法。
【請求項５】
請求項４に記載のトランジスタの製造方法であって、
前記第２の電極層を形成する工程の後に、ウェットエッチングにより前記第２の電極層をエッチングする工程と、
ドライエッチングにより前記第１の電極層をエッチングする工程とをさらに具備する
トランジスタの製造方法。
【請求項６】
請求項５に記載のトランジスタの製造方法であって、
前記活性層は、スパッタリングにより形成されたＩｎ−Ｇａ−Ｚｎ−Ｏ系材料からなる
トランジスタの製造方法。
【請求項７】
請求項６に記載のトランジスタの製造方法であって、
前記活性層を形成する工程は、前記基材を加熱しながら前記スパッタリングにより前記活性層を形成する
トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体からなる活性層を有する電界効果型トランジスタに関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ：Field effect transistor）の活性層として、ＩＧＺＯ（InGaZnO4)のような酸化物半導体の利用が研究されている。酸化物半導体は、現在、活性層の材料として主流である水素化アモルファスシリコンに比べ、高い電界効果移動度を有し、低温で成膜が可能である等、多くの利点を有している。
【０００３】
ＦＥＴは、典型的には、ゲート電極、ゲート絶縁膜、活性層、ソース／ドレイン電極（Ｓ／Ｄ電極）がこの順に積層されて構成されている。各構造の形成には、スパッタリング法による成膜、エッチング法によるパターニング等が用いられる。活性層として酸化物半導体を利用する場合の各構造の材料、あるいは製造プロセスが提案されている。
【０００４】
例えば特許文献１には、「複合金属酸化物を含むチャネルを有する半導体デバイス」が開示されている。この半導体デバイスは、Ｚｎ、Ｃｄ、Ｇａ及びＩｎを含む合金の酸化物からなるチャネル（活性層）と、このチャネルに積層された金属あるいは合金からなるソース／ドレイン電極を有する。
【０００５】
【特許文献１】特表２００７−５２９１１９号公報（段落[００１７]、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献1に記載の半導体デバイスでは、特定のチャネルの材料に対応するソース／ドレイン電極の材料は選定されていない。ＦＥＴにおいて、活性層とソース／ドレイン電極との層界面はＦＥＴ特性に影響を及ぼすため、活性層の材（活性層材）に対応するソース／ドレイン電極の材料（Ｓ／Ｄ電極材）の選定が必要である。
【０００７】
例えば、活性層材を酸化物半導体とした場合、Ｓ／Ｄ電極材は、（１）Ｓ／Ｄ電極材が活性層中に拡散しない、（２）比抵抗が小さい、（３）ドライエッチングが可能、などの特性あるいは条件が必要とされる。
【０００８】
（１）は、活性層上に成膜されるＳ／Ｄ電極材が活性層材中に拡散するとＦＥＴ特性が悪化するため、（２）は、ソース／ドレイン電極での電気抵抗を低減し、応答性を高めるためである。また、（３）は、酸化物半導体は酸及びアルカリへの耐性が低く、酸化物半導体からなる活性層の直上の構造（Ｓ／Ｄ電極）をウェットエッチングによりパターニングすることができないためである。
【０００９】
以上のような事情に鑑み、本発明の目的は、活性層中への電極材の拡散の抑制、電極材の低電気抵抗化、さらには活性層へのダメージ低減を図ることができる、酸化物半導体からなる活性層を有する電界効果型トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一形態に係るトランジスタは、活性層と、第１の電極層と、第２の電極層とを具備する。
上記活性層は、酸化物半導体からなる。
上記第１の電極層は、上記活性層の上に積層された、Ｔｉ系材料またはＭｏ系材料からなる。
上記第２の電極層は、上記第１の電極層上に積層された、上記第１の電極層よりも比抵が小さい材料からなる。
【００１１】
本発明の一形態に係るトランジスタの製造方法は、基材上に酸化物半導体からなる活性層を形成する。
第１の電極層は、Ｔｉ系材料またはＭｏ系材料からなり、前記活性層上に形成される。
第２の電極層は、上記第１の電極層よりも比抵抗が小さい材料からなり、上記第１の電極層上に形成される。
【発明を実施するための最良の形態】
【００１２】
本発明の一実施形態に係るトランジスタは、活性層と、第１の電極層と、第２の電極層とを具備する。
上記活性層は、酸化物半導体からなる。
上記第１の電極層は、上記活性層の上に積層された、Ｔｉ系材料またはＭｏ系材料からなる。
上記第２の電極層は、上記第１の電極層上に積層された、上記第１の電極層よりも比抵抗が小さい材料からなる。
上記構成によれば、酸化物半導体からなる活性層に対する拡散が小さい第１の電極層と、比抵抗が小さい第２の電極層を積層することにより、活性層と電極層の層界面でのＦＥＴ特性が良好であり、電気抵抗の小さい電極を備えたＦＥＴを得ることが可能である。
【００１３】
Ｔｉ系材料には、金属チタン、チタン化合物、チタン合金などが含まれる。同様に、Ｍｏ系材料には、金属モリブデン、モリブデン化合物、モリブデン合金などが含まれる。
【００１４】
上記第２の電極層は、Ｃｕからなるものとしてもよい。
上記構成によれば、比抵抗が小さいＣｕにより、電極抵抗を低減することが可能である。
【００１５】
上記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料からなるものとしてもよい。
上記構成によれば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料からなる活性層に対して拡散が小さいＦＥＴを得ることが可能である。
【００１６】
本発明の一実施形態に係るトランジスタの製造方法は、基材上に酸化物半導体からなる活性層を形成する。
第１の電極層は、Ｔｉ系材料またはＭｏ系材料からなり、前記活性層上に形成される。
第２の電極層は、上記第１の電極層よりも比抵抗が小さい材料からなり、上記第１の電極層上に形成される。
上記構成によれば、酸化物半導体からなる活性層に対する拡散が小さい材料からなる第１の電極層を形成した後、第２の電極層が形成されるため、第２の電極層が形成される際に活性層への拡散が生じることがなく、ＦＥＴ特性が良好なＦＥＴを得ることが可能である。
【００１７】
上記トランジスタの製造方法は、上記第２の電極層を形成する工程の後に、ウェットエッチングにより上記第２の電極層をエッチングする工程と、ドライエッチングにより上記第１の電極層をエッチングする工程とをさらに具備してもよい。
上記構成によれば、第２の電極層をエッチングする際に、活性層が第１の電極層により被覆されているため、ウェットエッチングにより第２の電極層をエッチングすることが可能である。
【００１８】
上記活性層は、スパッタリングにより形成されたＩｎ−Ｇａ−Ｚｎ−Ｏ系材料からなるものとしてもよい。
上記構成によれば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料からなる活性層に対して拡散が小さいＦＥＴを製造することが可能である。
【００１９】
上記活性層を形成する工程は、前記基材を加熱しながら前記スパッタリングにより活性層を形成してもよい。
上記構成によれば、成膜されたＩｎ−Ｇａ−Ｚｎ−Ｏ系材料からなる活性層をアニール処理する際の温度を低くすることが可能である。アニール温度の低温化により、活性層中への電極層材料の拡散を更に抑制することが可能となる。
【００２０】
以下、本発明の実施の形態を図面に基づき説明する。
【００２１】
図１は、本実施形態に係るトランジスタ１の構成を模式的に示す断面図である。
トランジスタ１は一例として、ボトムゲート型電界効果型トランジスタとする。
【００２２】
図１に示すように、トランジスタ１は、基板２、ゲート電極３、ゲート絶縁膜４、活性層５、ストッパ層６、ソース／ドレイン電極７（ソース電極７ｓ及びドレイン電極７ｄ）、保護膜８を有する。
【００２３】
基板２はガラスや合成樹脂等からなる。基板２上にはゲート電極３及びゲート絶縁膜４が形成されている。
ゲート電極３は、Ｍｏ、ＣｒあるいはＡｌ等の金属膜であり、例えば３００ｎｍの厚さを有する。ゲート電極３はゲート絶縁膜４に被覆されている。
【００２４】
ゲート絶縁膜４は基板２及びゲート電極３上に形成された、シリコン酸化膜、シリコン窒化膜等であり、例えば３００ｎｍの厚さを有する。ゲート絶縁膜４は活性層５及び保護膜８に被覆されている。
【００２５】
活性層５は、ゲート絶縁膜４上に形成されたＩｎ−Ｇａ−Ｚｎ−Ｏ系材料（ＩｎＧａＺｎＯ４等、以下ＩＧＺＯ）からなる薄膜であり、例えば２００ｎｍの厚さを有する。活性層５はストッパ層６、ソース／ドレイン電極７及び保護膜８に被覆されている。また、活性層５の材料はＩＧＺＯに限られず、ＺｎＯ、ＺｎＯ２、ＣｄＯ、ＧａＯ、Ｇａ２Ｏ、Ｇａ２Ｏ３、ＩｎＯ、Ｉｎ２Ｏ３等の他の酸化物半導体を材料とすることも可能である。
【００２６】
ストッパ層６は、活性層５上に形成されたシリコン酸化膜、シリコン窒化膜等からなり、例えば１００ｎｍの厚さを有する。ストッパ層６は保護膜８に被覆されている。
【００２７】
ソース／ドレイン電極７は、ソース電極７ｓ及びドレイン電極７ｄが離間して配置され、それぞれ、第１電極層７１（７ｓ１、７ｄ１）、第２電極層７２（７ｓ２、７ｄ２）を有する。
【００２８】
第１電極層７１は、活性層５上に形成されたＭｏ系材料（Ｍｏ、ＭｏＮ、Ｍｏ／Ｎｂ合金等）またはＴｉ系材料（Ｔｉ、ＴｉＮ等）からなる薄膜である。本実施形態では、第１電極層７１の材料はＭｏであり、例えば５０ｎｍの厚さを有する。
第２電極層７２は、第１電極層７１上に形成された第１電極層７１の材料よりも比抵抗が小さい材料からなる薄膜である。本実施形態では、第２電極層７２の材料はＣｕであり、例えば１００ｎｍの厚さを有する。
第１電極層７１及び第２電極層７２は、保護膜８に被覆されている。
【００２９】
保護膜８は、シリコン酸化膜、シリコン窒化膜等であり、例えば３００ｎｍの厚さを有する。保護膜８は、ゲート絶縁膜４、活性層５、ストッパ層６及びソース／ドレイン電極７を被覆するように形成されている。
【００３０】
以上のように形成されたトランジスタ１は、ゲート電極３に印加する電圧を制御することによって、ソース電極７ｓとドレイン電極７ｄの間を流れる電流の大きさを制御するスイッチング素子あるいは増幅素子として機能する
【００３１】
トランジスタ１の製造方法を説明する。
【００３２】
図２はトランジスタ１の製造プロセスを示すフローチャートである。
図４（Ａ）に示すように、基板２上にスパッタリング法によりゲート電極膜３Ｆを成膜する。（ＳＴ１）。
【００３３】
次に、図４（Ｂ）に示すように、ゲート電極膜３Ｆをパターニングし、ゲート電極３を形成する（ＳＴ２）。パターニングは、例えばフォトリソグラフィ法により行われる。
続いて、図４（Ｃ）に示すように、基板２及びゲート電極３上にＣＶＤ法、スパッタリング法等によりゲート絶縁膜４を成膜する（ＳＴ３）。
【００３４】
次に、図４（Ｄ）に示すように、ゲート絶縁膜４上にスパッタリング法によりＩＧＺＯからなる酸化物半導体膜５Ｆを成膜する（ＳＴ４）。
スパッタリングは、基板２を所定温度に加熱した状態で実施してもよい。基板２を加熱した状態で成膜することにより、後の工程で活性層５の酸化物半導体をアニール処理する際のアニール温度を低くすることが可能である。
本実施形態では、ＡｒとＯ２の混合ガス中で、スパッタリングターゲットをスパッタリングすることで、Ｏ２との反応物を堆積させる反応性スパッタリング法を用いる。
【００３５】
次に、図５（Ａ）に示すように、酸化物半導体膜５Ｆ上にスパッタリング法によりストッパ層形成膜６Ｆを成膜する（ＳＴ５）。
続いて、図５（Ｂ）に示すように、ストッパ層形成膜６Ｆをパターニングし、ストッパ層６を形成する（ＳＴ６）。
【００３６】
次に、図５（Ｃ）に示すように、酸化物半導体膜５Ｆ及びストッパ層６上にスパッタリング法によりＭｏからなる第１金属膜７１Ｆを成膜する（ＳＴ７）。第１金属膜７１Ｆの材料の選定については後述する。
【００３７】
次に、図５（Ｄ）に示すように、第１金属膜７１Ｆ上にスパッタリング法によりＣｕからなる第２金属膜７２Ｆを成膜する（ＳＴ８）。第２金属膜７２Ｆの材料の選定については後述する。
【００３８】
次に、図６（Ａ）〜（Ｄ）に示すように、第２金属膜７２Ｆ、第１金属膜７１Ｆ、酸化物半導体膜５Ｆをパターニングし、ソース／ドレイン電極７（ソース電極７ｓ、ドレイン電極７ｄ）及び活性層５を形成する（ＳＴ９）。
【００３９】
ステップ９（ＳＴ９）のパターニングの詳細について以下で説明する。
図３は、ステップ９のパターニングの詳細を示すフローチャートである。
【００４０】
図６（Ａ）に示すように、第２金属膜７２Ｆ上にフォトレジストＲを形成する（ＳＴ９ａ）。フォトレジストＲは、例えば液状の感光性材料を塗布して乾燥させ、パターンが形成されたマスクを通して露光してパターンを転写し、露光された、あるいは露光されなかった感光性材料を除去することによって形成される。
【００４１】
次に、図６（Ｂ）に示すように、第２金属膜７２Ｆをウェットエッチングによりエッチングし、第２電極層７２（７ｓ２及び７ｄ２）を形成する（ＳＴ９ｂ）。Ｃｕからなる第２金属膜７２Ｆのエッチングに用いられるエッチャントはＦｅＣｌ３又は硫硝酢酸（硫酸、硝酸、酢酸の混酸）である。Ｍｏからなる第１金属膜７１Ｆに対するエッチング選択性の高いエッチャントを用いることによって、第２金属膜７２Ｆのエッチングの際に第１金属膜７１Ｆがエッチングストップ層として機能させることができる。これにより、第１金属膜７１Ｆで被覆された酸化物半導体膜５Ｆが当該エッチングから確実に保護される。
【００４２】
次に、図６（Ｃ）に示すように、第１金属膜７１Ｆをドライエッチングによりエッチングし、第１電極層７１（７ｓ１及び７ｄ１）を形成する（ＳＴ９ｃ）。Ｍｏからなる第１金属膜７１Ｆのエッチングに用いられるエッチャントはＣＦ４である。この際、用いられるエッチャントに酸化物半導体膜５Ｆに対する選択性を有さない場合でも、酸化物半導体膜５Ｆ上のストッパ層６に被覆されている領域は、エッチングから確実に保護される。
【００４３】
次に、図６（Ｄ）に示すように、酸化物半導体膜５Ｆをエッチングして活性層５を形成する（ＳＴ９ｄ）。エッチャントにはＨＣｌなどの還元ガスを用いることができる。この際、酸化物半導体膜５Ｆのうち、ストッパ層６及び第１電極層７１に被覆されている領域以外の領域がエッチングされる。なお、エッチングマスクとしてフォトレジストＲの代わりに第２電極層７２を利用してもよい。
続いて、フォトレジストＲを除去し（ＳＴ９ｅ）、パターニングが終了する。
【００４４】
最後に、図１に示すように、ゲート絶縁膜４、活性層５、ストッパ層６及びソース／ドレイン電極７を被覆するように、ＣＶＤ法、スパッタリング法等により保護膜８を形成する（ＳＴ１０）。
以上のプロセスによりトランジスタ１が製造される。
【００４５】
ＩＧＺＯを含む酸化物半導体は、酸及びアルカリに対する耐性が低い。そのため酸化物半導体膜５Ｆの直上に位置する層をウェットエッチングによりエッチングしようとすると、エッチャントにより酸化物半導体膜５Ｆがダメージを受ける。
【００４６】
しかし、本実施形態に係る製造プロセスでは、第２金属膜７２Ｆをウェットエッチングによりエッチングする際に、第１金属膜７１Ｆは酸化物半導体膜５Ｆを被覆した状態で残留する。このため、第２金属膜７２Ｆのエッチングの際にエッチャントが酸化物半導体膜５Ｆに到達せず、酸化物半導体膜５Ｆはダメージを受けない。また、第１金属膜７１Ｆは、ドライエッチングによりエッチングされるため、酸化物半導体膜５Ｆはダメージを受けない。
【００４７】
なお、第２金属膜７２Ｆはドライエッチングによりエッチングされる材料（例えばＡｌ系材料）から形成されていてもよい。この場合、エッチャントの種類によっては、第１金属膜７１Ｆと第２金属膜７２Ｆとを同時にエッチングすることができる。
【００４８】
第１金属膜７１Ｆの材料選定について説明する。
上述のように、第１金属膜７１Ｆの材料として、酸化物半導体膜５Ｆ上にスパッタリングにより成膜する際に酸化物半導体膜５Ｆ中に拡散しないものが好適である。
そこで、ＩＧＺＯからなる薄膜（ＩＧＺＯ膜）上にスパッタリングにより各種材料を成膜（電極材膜とする）したサンプルを作製し、当該サンプルについて深度方向の組成を分析することによって拡散の様子を検討した。
【００４９】
以下に、測定方法を説明する。
基板上に、スパッタリング法によりＩＧＺＯ膜を１００ｎｍ成膜した。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料からなるスパッタリングターゲット（以下、ターゲット）を用い、ターゲットに１３．５６ＭＨｚの高周波電力を印加してＲＦスパッタリングによりＩＧＺＯ膜を成膜した。この際、基板は無加熱であり、プロセスガスとしてＡｒとＯ２の混合ガスを用いた。
【００５０】
次に、ＩＧＺＯ膜上に電極材膜を１００ｎｍ成膜した。電極材膜と同じ組成のターゲットを用い、ＤＣスパッタリングにより電極材膜を成膜した。プロセスガスとしてＡｒガスを用いた。
成膜後、３５０℃のアニール温度で１時間アニール処理した。
【００５１】
以上のように作製されたサンプルについて、深度方向（電極材膜からＩＧＺＯ膜に向かう方向）に組成を分析した。
分析には、オージェ電子分光分析法（ＡＥＳ：Auger Electron Spectroscopy）を用いた。ＡＥＳではサンプル表面に電子線等の励起線を照射し、放出されたオージェ電子の強度を測定する。オージェ電子は、励起線が照射された原子の原子種に依存する運動エネルギーを持つため、サンプル表面の原子組成が得られる。
【００５２】
ＡＥＳでは、サンプル表面の組成しか得られないため、スパッタリングによりサンプルを掘り下げ、ＡＥＳとスパッタリングとを交互に実行することにより、深度方向の原子組成を得た。
【００５３】
以上のような分析方法により、電極材のＩＧＺＯ膜への拡散の様子を検討した。
電極材として分析したのは、配線材として利用されるＣｕ、Ｍｏ、Ｃｕ、Ｔｉの４種の金属である。
【００５４】
図７〜図１０に測定結果を示す。
これらのグラフは、横軸にスパッタ時間を、縦軸に原子濃度をとったものである。
横軸のスパッタ時間は、上述した、サンプルを掘り下げるためのスパッタリングの経過時間であり、サンプル深度と同義である。縦軸の原子濃度は、各スパッタ深度での原子の存在量を割合で示したものである。
【００５５】
図７は、電極材をＭｏとした場合の測定結果を示す。スパッタ時間３３分付近に相当する深度がＭｏ層とＩＧＺＯ層との境界である。同図に示すように、Ｍｏを示すプロットは層境界経過後に濃度が急激に減少し、かつ、ＩＧＺＯ層の表面の比較的浅い位置で濃度が０近傍に落ち込む。このことから、Ｍｏ原子がＩＧＺＯ層へ拡散していないことがわかる。
【００５６】
図８は、電極材をＡｌとした場合の測定結果を示す。スパッタ時間２１分付近に相当する深度がＡｌ層とＩＧＺＯ層との境界である。同図に示すように、Ａｌを示すプロットは、層境界経過後の濃度の減少率が小さく、かつ、ＩＧＺＯ層の深部にわたって一定濃度のＡｌ原子が確認される。このことから、Ａｌ原子はＩＧＺＯ層へ拡散していることがわかる。
【００５７】
図９は、電極材をＣｕとした場合の測定結果を示す。スパッタ時間２０分付近に相当する深度がＣｕ層とＩＧＺＯ層との境界である。同図に示すように、Ｃｕを示すプロットは層境界経過後に濃度が急激に減少し、かつ、ＩＧＺＯ層の表面の比較的浅い位置で濃度が０近傍に落ち込む。このことから、Ｃｕ原子がＩＧＺＯ層へ拡散していないことがわかる。
【００５８】
図１０は、電極材をＴｉとした場合の測定結果を示す。スパッタ時間２７分付近に相当する深度がＴｉ層とＩＧＺＯ層との境界である。同時に示すように、Ｔｉを示すプロットは層境界経過後に濃度が急激に減少し、かつ、ＩＧＺＯ層の表面の比較的浅い位置で濃度が０近傍に落ち込む。このことから、Ｔｉ原子がＩＧＺＯ層へ拡散していないことがわかる。
【００５９】
以上の測定結果から、Ｃｕ、Ｍｏ、Ａｌ、Ｔｉの４種の金属のうち、３５０℃のアニール処理ではＣｕ、Ｍｏ、ＴｉはＩＧＺＯ膜への拡散が生じないことがわかった。
【００６０】
次に、エッチング特性について検討する。
上述のように、ＩＧＺＯを含む酸化物半導体は酸及びアルカリに対する耐性が低いため、酸化物半導体膜５Ｆの直上の層をウェットエッチング法によりエッチングすることは困難である
【００６１】
そこで、第１金属膜７１Ｆをドライエッチングによりエッチングすることが可能な材料で形成する。また、第１金属膜７１Ｆより上の層をウェットエッチングによりエッチングする際に、酸化物半導体膜５Ｆは第１金属膜７１Ｆによって被覆されているため、エッチング液が酸化物半導体膜５Ｆに到達することがない。
【００６２】
ここで、Ｃｕ、Ｍｏ、Ｔｉ、Ａｌの４種の金属について検討すると、Ｍｏ、Ｔｉ、Ａｌはドライエッチングによりエッチングすることが可能であり、Ｃｕはドライエッチングによりエッチングすることは困難である。
【００６３】
以上から、第１金属膜７１Ｆとして適する材料は、上記４種の金属の中では、ＩＧＺＯ膜への拡散が生じず、かつ、ドライエッチングが可能なＭｏとＴｉと判断することが可能である。また、第１金属膜７１Ｆの構成材料は上記の例に限られず、Ｍｏ化合物、Ｍｏ合金、Ｔｉ化合物、Ｔｉ合金等のＭｏ、あるいはＴｉを主成分とする物質から任意に選択することが可能である。
【００６４】
さらに、第１金属膜７１Ｆを、ドライエッチングが可能で、かつ、第２金属膜７２Ｆの材料とのエッチング選択性が大きい材料から形成することにより、第２金属膜７２Ｆのエッチング時に酸化物半導体膜５Ｆがダメージを受けることを防止することが可能である。これは、特に第２金属膜７２ＦをＣｕ等のウェットエッチングによってエッチングされる材料で形成した場合に有効である。
【００６５】
第２金属膜７２Ｆの材料選定について説明する。
第２金属膜７２Ｆは、第１金属膜７１Ｆの上層に成膜されるため、上述したように、酸化物半導体膜５Ｆへの拡散が生じず、ドライエッチングが可能な材料である必要はない。一方、第２金属膜７２Ｆは、トランジスタ１と外部との電気的接続に用いられるため、比抵抗が小さい材料からなることが好適である。
【００６６】
Ｃｕ、Ｍｏ、Ａｌ、Ｔｉの４種の金属の比抵抗を検討すると、凡そＣｕ：２μΩ・ｃｍ、Ｍｏ：１２μΩ・ｃｍ、Ａｌ：３μΩ・ｃｍ、Ｔｉ：５０μΩ・ｃｍであり、Ｃｕ及びＡｌの比抵抗が比較的小さい。
【００６７】
以上から、第２金属膜７２Ｆとして適する材料は、上記４種の金属の中では、比抵抗が比較的小さいＣｕとＡｌと判断することが可能である。また、第２金属膜７２Ｆの構成材料は上記の例に限られず、第１金属膜７１Ｆの構成材料との関係で任意に選定することができる。また、上記４種の金属以外にも、Ａｇ等の第１の金属膜７１Ｆの構成材料よりも比抵抗が小さい金属を第２金属膜７２Ｆの構成材料としてもよい。
【００６８】
以上のように、第１金属膜７１Ｆと第２金属膜７２Ｆの材料を選定することより、構成原子の活性層５への拡散が小さく、かつ、電気抵抗が小さいソース／ドレイン電極７を有し、さらに活性層５へのダメージが低減されたトランジスタ１を形成することが可能である。
【００６９】
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００７０】
上述の実施形態に係るトランジスタ１の製造方法では、酸化物半導体膜５Ｆ、第１金属膜７１Ｆ及び第２金属膜７２Ｆを成膜した後、酸化物半導体膜５Ｆを最後にパターニングする例を示した。これに代えて、酸化物半導体膜５Ｆのパターニング後に、第１及び第２金属膜７１Ｆ、７２Ｆの成膜及びこれらのパターニングを行ってもよい。この場合、酸化物半導体膜５Ｆ上にストッパ層６を形成せずとも酸化物半導体膜５Ｆを金属膜７１Ｆ、７２Ｆのエッチングから有効に保護することができる。
【００７１】
上述の実施形態に係るトランジスタ１はボトムゲート型のＦＥＴとしたが、ボトムゲート型のものに限られない。ゲート電極が活性層の上層側に形成されたトップゲート型ＦＥＴにも応用することが可能である。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施形態に係るトランジスタ１の構成を模式的に示す断面図である。
【図２】トランジスタ１の製造方法を示すフローチャートである。
【図３】トランジスタ１の製造方法を示すフローチャートである。
【図４】トランジスタ１の製造プロセスを示す模式図である。
【図５】トランジスタ１の製造プロセスを示す模式図である。
【図６】トランジスタ１の製造プロセスを示す模式図である。
【図７】ＩＧＺＯにＭｏが積層されたサンプルのＡＥＳ測定結果のグラフである。
【図８】ＩＧＺＯにＡｌが積層されたサンプルのＡＥＳ測定結果のグラフである。
【図９】ＩＧＺＯにＣｕが積層されたサンプルのＡＥＳ測定結果のグラフである。
【図１０】ＩＧＺＯにＴｉが積層されたサンプルのＡＥＳ測定結果のグラフである。
【符号の説明】
【００７３】
１    トランジスタ
２    基板
３    ゲート電極
４    ゲート絶縁膜
５    活性層
６    ストッパ層
７    ソース／ドレイン電極
７１  第１電極層
７２  第２電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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