(57)【要約】【課題】オン抵抗の低減とオフ耐圧の確保を両立した半導体装置を提供する。【解決手段】２つのｐウエル領域５間に、ｐウエル領域５の側面に接するように形成された第１導電型の第１半導体領域１１と、第１半導体領域１１の間に、第１半導体領域１１に接するように形成された第１導電型の第２半導体領域１２と、２つのソース領域３間に跨るように形成され、ｐウエル領域５、第１半導体領域１１および第２半導体領域１２に接するゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極１とを備えている。そして、第１半導体層６の不純物濃度は、ドリフト層７の不純物濃度よりも高く設定され、第１半導体領域の不純物濃度は、第１半導体層の不純物濃度と等しく設定され、第２半導体領域の不純物濃度は、第１半導体層の不純物濃度よりも低く設定されている。【選択図】図１
2012064741.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の一方の主面上に配設された第１導電型のドリフト層と、
前記ドリフト層上に形成された第１導電型の第１半導体層と、
前記第１半導体層上に間隔を開けて選択的に複数形成された、第２導電型のウエル領域と、
前記ウエル領域の表面内に設けられた第１導電型のソース領域と、
前記ウエル領域間に設けられた第１導電型のディプレッション領域と、
前記ソース領域、前記ウエル領域および前記ディプレッション領域上方に、ゲート絶縁膜を間に介して形成されたゲート電極と、を備え、
前記ディプレッション領域は、
前記ディプレッション領域を規定する前記ウエル領域の側面に隣接して設けられた第１導電型の第１半導体領域と、
前記第１半導体領域に挟まれて設けられた第１導電型の第２半導体領域と、を有し、
前記第１半導体層の不純物濃度が、前記ドリフト層の不純物濃度よりも高く、
前記第１半導体領域の不純物濃度が、前記第１半導体層の不純物濃度と等しく、
前記第２半導体領域の不純物濃度が、前記第１半導体層の不純物濃度よりも低い、半導体装置。
【請求項２】
前記第２半導体領域の不純物濃度が、前記ドリフト層の不純物濃度よりも低い、請求項１記載の半導体装置。
【請求項３】
前記第２半導体領域の不純物濃度が、前記第１半導体層の不純物濃度の０．２〜０．５倍である、請求項１記載の半導体装置。
【請求項４】
前記ディプレッション領域を規定する前記ウエル領域間の長さで定義される前記ディプレッション領域の幅のうち、８分の２を前記第１半導体領域が占め、８分の６を前記第２半導体領域が占める、請求項１記載の半導体装置。
【請求項５】
前記半導体基板は、ワイドバンドギャップ半導体によって構成される、請求項１記載の半導体装置。
【請求項６】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料およびダイヤモンドの何れかである、請求項５記載の半導体装置。
【請求項７】
(ａ)第１導電型の半導体基板を準備する工程と、
(ｂ)前記半導体基板の一方の主面上に第１導電型のドリフト層を形成する工程と、
(ｃ)前記ドリフト層上に前記ドリフト層よりも不純物濃度が高い第１導電型の第１半導体層を形成する工程と、
(ｄ)前記第１半導体層上に前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層を形成する工程と、
(ｅ)前記第２半導体層に平面視的に互いに離れた複数の所定の領域を規定するように選択的に第１導電型の不純物のイオン注入を行って、前記第２半導体層の主面から前記第１半導体層にかけて前記第１半導体層と同じ不純物濃度の第１半導体領域を形成する工程と、
(ｆ)前記第１半導体領域で規定される前記第２半導体層の前記複数の所定の領域に第２導電型の不純物のイオン注入を行って、前記第１半導体層に達する複数のウエル領域を形成し、前記第１半導体領域で挟まれた領域に残る前記第２半導体層を第２半導体領域として、前記第１半導体領域と前記第２半導体領域とでディプレッション領域を形成する工程と、
(ｇ)前記複数のウエル領域のそれぞれの上層部に選択的に第１導電型の不純物のイオン注入を行って、複数のソース領域を形成する工程と、
(ｈ)前記ソース領域、前記ウエル領域および前記ディプレッション領域上方に、ゲート絶縁膜を形成する工程と、
(ｉ)前記ゲート絶縁膜上にゲート電極を形成する工程と、を備える、半導体装置の製造方法。
【請求項８】
前記工程(ｄ)は、
前記第２半導体層を、前記ドリフト層よりも不純物濃度が低くなるように形成する工程を含む、請求項７記載の半導体装置の製造方法。
【請求項９】
前記工程(ｄ)は、
不純物濃度が、前記第１半導体層の不純物濃度の０．２〜０．５倍となるように前記第２半導体層を形成する工程を含む、請求項７記載の半導体装置の製造方法。
【請求項１０】
前記工程(ａ)は、
前記半導体基板として、ワイドバンドギャップ半導体基板を準備する工程を含む、請求項７記載の半導体装置の製造方法。
【請求項１１】
前記ワイドバンドギャップ半導体基板は、炭化珪素、窒化ガリウム系材料およびダイヤモンドの何れかで構成される、請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にワイドバンドギャップを有する半導体を使用した半導体装置に関する。
【背景技術】
【０００２】
特許文献１に記載の電力用縦型ＭＯＳＦＥＴ（金属−酸化膜−半導体電界効果型トランジスタ：Metal Oxide Semiconductor Field Effect Transistor）においては、オン抵抗を低減するためにＪＦＥＴ（ジャンクションＦＥＴ）領域の端部に、ドリフト領域よりも不純物濃度を高くした不純物領域を設けている。
【０００３】
すなわち、ＭＯＳＦＥＴをスイッチング素子として用いる場合に、電力損失低減と耐圧確保の両立が必要になるが、特許文献１においては耐圧を確保するためにドリフト領域の不純物濃度を基板より低濃度に設定している。
【０００４】
ここで、ＭＯＳＦＥＴをスイッチング素子として用いる場合には、ゲート電極が正電位となるようにゲート−ソース間にオン電圧が印加され、ドレイン−ソース間に電流が流れている時に、ＭＯＳＦＥＴのオン抵抗で消費される電力の低減と、ゲート電極が負電位となるようにゲート−ソース間にオフ電圧が印加されて、ドレイン電流が流れずに、ドレイン−ソース間に高電圧が印加されている場合のリーク電流の低減（すなわちオフ耐圧の確保）の両立が必要になる。
【０００５】
高電圧印加時のリーク電流の低減には、ゲート−ソース間のゲートリーク電流およびドレイン−ソース間のドレインリーク電流の低減が必要になる。ゲートリーク電流は、ゲート絶縁膜の膜質とゲート絶縁膜に印加される電界強度に依存する。一般的には、ゲート絶縁膜に印加される電界強度とゲートリーク電流との関係は、電界強度が大きくなるとゲートリーク電流が増加する傾向を示すので、ゲートリーク電流の低減には、ゲート絶縁膜に印加される電界強度を下げることが効果的ある。
【０００６】
ここで、電束密度の連続性から、ゲート絶縁膜の電界強度は、ＪＦＥＴ領域の電界強度に比例し、比例係数は（ゲート絶縁膜の誘電率ε１）／（ＪＦＥＴ領域の誘電率ε２）で求められる。
【０００７】
例えば、ゲート絶縁膜がＳｉＯ2の場合、ゲート絶縁膜の比誘電率は３．８であるのに対し、ＳｉＣ（炭化珪素）の比誘電率は１０．２であるので、ＳｉＣでＪＦＥＴ領域が構成されている場合、ＪＦＥＴ領域の電界強度に比べて、ＪＦＥＴ領域の上部のゲート絶縁膜の電界強度は１０．２／３．８より２．７倍大きくなることが判る。
【０００８】
特許文献１では、ドリフト領域の不純物濃度を低くすることにより、ＪＦＥＴ領域の電界強度を下げて、ゲート絶縁膜での電界強度を下げた場合に、ドリフト領域の不純物濃度が低いので、ＭＯＳＦＥＴのオン抵抗が大きくなり、オン時の電力損失が増大するので、これを緩和するために、ＪＦＥＴ領域の端部に高濃度の不純物領域を設けて、オン抵抗を下げる構成としている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１０−２４２４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以上説明したように、従来の半導体装置においては、ドリフト領域の不純物濃度を低く設定することで耐圧を確保した場合に、オン抵抗が増大し、オン時の電力損失が増大することを防止することが課題であり、その一例として、ＪＦＥＴ領域の端部に高濃度の不純物領域を設けることが提案されていた。
【００１１】
本発明は上記のような問題点を解消するためになされたもので、オン抵抗の低減とオフ耐圧の確保を両立した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置の態様は、第１導電型の半導体基板の一方の主面上に配設された第１導電型のドリフト層と、前記ドリフト層上に形成された第１導電型の第１半導体層と、前記第１半導体層上に間隔を開けて選択的に複数形成された、第２導電型のウエル領域と、前記ウエル領域の表面内に設けられた第１導電型のソース領域と、前記ウエル領域間に設けられた第１導電型のディプレッション領域と、前記ソース領域、前記ウエル領域および前記ディプレッション領域上方に、ゲート絶縁膜を間に介して形成されたゲート電極と、を備え、前記ディプレッション領域は、前記ディプレッション領域を規定する前記ウエル領域の側面に隣接して設けられた第１導電型の第１半導体領域と、前記第１半導体領域に挟まれて設けられた第１導電型の第２半導体領域と、を有し、前記第１半導体層の不純物濃度が、前記ドリフト層の不純物濃度よりも高く、前記第１半導体領域の不純物濃度が、前記第１半導体層の不純物濃度と等しく、前記第２半導体領域の不純物濃度が、前記第１半導体層の不純物濃度よりも低い。
【００１３】
本発明に係る半導体装置の製造方法の態様は、第１導電型の半導体基板を準備する工程(ａ)と、前記半導体基板の一方の主面上に第１導電型のドリフト層を形成する工程(ｂ)と、前記ドリフト層上に前記ドリフト層よりも不純物濃度が高い第１導電型の第１半導体層を形成する工程(ｃ)と、前記第１半導体層上に前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層を形成する工程(ｄ)と、前記第２半導体層に平面視的に互いに離れた複数の所定の領域を規定するように選択的に第１導電型の不純物のイオン注入を行って、前記第２半導体層の主面から前記第１半導体層にかけて前記第１半導体層と同じ不純物濃度の第１半導体領域を形成する工程(ｅ)と、前記第１半導体領域で規定される前記第２半導体層の前記複数の所定の領域に第２導電型の不純物のイオン注入を行って、前記第１半導体層に達する複数のウエル領域を形成し、前記第１半導体領域で挟まれた領域に残る前記第２半導体層を第２半導体領域として、前記第１半導体領域と前記第２半導体領域とでディプレッション領域を形成する工程(ｆ)と、前記複数のウエル領域のそれぞれの上層部に選択的に第１導電型の不純物のイオン注入を行って、複数のソース領域を形成する工程(ｇ)と、前記ソース領域、前記ウエル領域および前記ディプレッション領域上方に、ゲート絶縁膜を形成する工程(ｈ)と、前記ゲート絶縁膜上にゲート電極を形成する工程(ｉ)とを備えている。
【発明の効果】
【００１４】
本発明に係る半導体装置の態様によれば、第１半導体層の不純物濃度が、ドリフト層の不純物濃度よりも高くなっているので、半導体装置のオン抵抗を低減できる。この結果、オン時の導通損失が低減でき、スイッチング素子として用いた場合のオン損失が低減できる。また、ディプレッション領域の中央部に対応する第２半導体領域の不純物濃度が、第１半導体層の不純物濃度よりも低いので、ゲートオフ時のディプレッション領域の中央部における電界強度を低減することができる。これによりゲート電極に負バイアスが印加された場合の、ゲート絶縁膜に印加される電界強度が低下する。このため、半導体装置の寿命を延ばすことができる。
【００１５】
本発明に係る半導体装置の製造方法の態様によれば、ディプレッション領域の中央部に対応する第２半導体領域の不純物濃度が、第１半導体層の不純物濃度よりも低い構成を容易に得ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る実施の形態の縦型ＭＯＳＦＥＴの構成を示す断面図である。
【図２】本発明に係る実施の形態の縦型ＭＯＳＦＥＴをゲート電極の上方から見た平面図である。
【図３】本発明に係る実施の形態の縦型ＭＯＳＦＥＴからゲート電極を省略した平面図である。
【図４】ゲート絶縁膜に印加される電界強度のシミュレーション結果を示す図である。
【図５】本発明に係る実施の形態の縦型ＭＯＳＦＥＴの製造工程を説明する断面図である。
【図６】本発明に係る実施の形態の縦型ＭＯＳＦＥＴの製造工程を説明する断面図である。
【図７】本発明に係る実施の形態の縦型ＭＯＳＦＥＴの製造工程を説明する断面図である。
【図８】本発明に係る実施の形態の縦型ＭＯＳＦＥＴの製造工程を説明する断面図である。
【図９】本発明に係る実施の形態の縦型ＭＯＳＦＥＴの製造工程を説明する断面図である。
【図１０】本発明に係る実施の形態の縦型ＭＯＳＦＥＴの製造工程を説明する断面図である。
【図１１】本発明に係る実施の形態の縦型ＭＯＳＦＥＴの製造工程を説明する断面図である。
【図１２】本発明に係る実施の形態の縦型ＭＯＳＦＥＴの製造工程を説明する断面図である。
【図１３】本発明に係る実施の形態の縦型ＭＯＳＦＥＴの製造工程を説明する断面図である。
【図１４】本発明に係る実施の形態の縦型ＭＯＳＦＥＴの製造工程を説明する断面図である。
【発明を実施するための形態】
【００１７】
＜実施の形態＞
＜装置構成＞
図１は、本発明の実施の形態に係る半導体装置の一例として縦型ＭＯＳＦＥＴ１００の断面構造を示す図である。
【００１８】
なお、「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【００１９】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【００２０】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【００２１】
図１に示すように縦型ＭＯＳＦＥＴ１００は、第１導電型の炭化珪素基板８の主面上に形成される第１導電型の炭化珪素エピタキシャル層で構成されたドリフト層７と、このドリフト層７の上に形成された第１導電型の第１半導体層６と、第１半導体層６の上層部に、所定の深さで互いに間隔を開けて形成される第２導電型の２つのｐウエル領域５と、２つのｐウエル領域５のそれぞれの表面内に、ｐウエル領域５よりも浅く形成された第１導電型のソース領域３とを備えている。さらに、２つのｐウエル領域５間に、ｐウエル領域５の側面に接するように形成された第１導電型の第１半導体領域１１と、第１半導体領域１１の間に、第１半導体領域１１に接するように形成された第１導電型の第２半導体領域１２と、２つのソース領域３間に跨るように形成され、ｐウエル領域５、第１半導体領域１１および第２半導体領域１２に接するゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極１とを備えている。ここで、ゲート絶縁膜２下方の第１半導体領域１１と第２半導体領域１２とを合わせた領域をＪＦＥＴ領域（ディプレッション領域とも呼称）と定義する。また、２つのｐウエル領域５の間の長さをＪＦＥＴ領域の幅と定義する。
【００２２】
ここで、第１半導体層６の不純物濃度は、ドリフト層７の不純物濃度よりも高く設定され、第１半導体領域の不純物濃度は、第１半導体層の不純物濃度と等しく設定され、第２半導体領域の不純物濃度は、第１半導体層の不純物濃度よりも低く設定されている。
【００２３】
また、ソース領域３上にはソース電極４が形成され、炭化珪素基板８のドリフト層７が形成された主面とは反対側の主面上にはドレイン電極９が形成されている。なお、ソース電極４の形成位置を規定するとともにゲート電極１を保護する層間絶縁膜１３が、ゲート電極１上およびその周辺のソース領域３上を覆うように形成されている。
【００２４】
図２は、図１に示す縦型ＭＯＳＦＥＴ１００をゲート電極１の上方から見た場合の平面図であり、層間絶縁膜１３を省略して示している。また、図３は、図２の状態からゲート電極１を省略した場合の平面図である。図３に示すように、縦型ＭＯＳＦＥＴ１００は、方形状のｐウエル領域５の周囲を第１半導体領域１１および第２半導体領域１２が順に取り囲んだ構成（これをセルと呼称）が複数配列されて１つのＭＯＳＦＥＴを構成しており、図２に示すようにゲート電極１は複数のセルにおいて共通するように一体的に設けられ、またゲート電極１を覆うように設けられた層間絶縁膜１３（図１）を跨いで各セルのソース電極４どうしを電気的に接続することで、各セルのソース電極４が共通に接続されることとなる。なお、図３におけるＡ−Ａ線の断面が図１に相当する。
【００２５】
図３においては、一例として３列のセルの配列を示しており、隣り合う配列においてはセル位置がセルピッチで半ピッチずれるように配列する例を示しており、１つの配列の中での隣り合うセルのソース電極４の中心間距離に比べて、配列が異なる場合の隣り合うセルのソース電極４の中心間距離は１．１２倍広くなる。なお、セルの配列はこれに限定されるものではなく、例えば、隣り合う配列においてもセル位置が同じとなるように構成しても良く、その他、限られた領域内に効率的に配置できるのであればどのような配置でも良い。
【００２６】
次に、縦型ＭＯＳＦＥＴ１００の動作について説明する。まず、スイッチング時にゲート電極が正電位となるようにゲート−ソース間にオン電圧が印加されて縦型ＭＯＳＦＥＴ１００がオンする場合を考える。
【００２７】
ゲート−ソース間にオン電圧が印加されるとゲート絶縁膜２に接するｐウエル領域５に電子が引き寄せられて電子による反転チャネル層が形成される。この時、半導体基板８、ドリフト層７、第１半導体層６、第１半導体領域１１、第２半導体領域１２、ｐウエル領域５内の反転チャネルおよびソース領域３の導電型はｎ型となり、ドレインからソースまで全てｎ型層で繋がって、縦型ＭＯＳＦＥＴ１００がオンする。
【００２８】
この結果、ドレインからソースに電子をキャリアにした電子電流が流れる。電流は、ドレイン電極９から半導体基板８、ドリフト層７、第１半導体層６、第１半導体領域１１、第２半導体領域１２、ｐウエル領域５内の反転チャネルおよびソース領域３を経由してソース電極４に流れる。
【００２９】
次に、ゲート電極が負電位となるようにゲート−ソース間に電圧（負バイアス）を印加すると、ｐウエル領域５の反転層は消失する。このときドレイン電極９には正電圧が印加されているので、ｐウエル領域５と第１半導体領域１１との境界およびｐウエル領域５と第１半導体層６との境界のｐｎ接合に逆バイアスが印加される。
【００３０】
この結果、ｐｎ接合に空乏層が形成され、ゲート絶縁膜２直下の第２半導体領域１２にも空乏層が形成されるので、第１半導体領域１１、第２半導体領域１２を含むＪＦＥＴ領域およびゲート絶縁膜２に電界が発生する。
【００３１】
この電界は、ＪＦＥＴ領域の中央部で大きく、ｐウエル領域５の端部に近づくにつれて小さくなっている。ここで、ＪＦＥＴ領域の不純物濃度が一定の場合、すなわち第１半導体領域１１、第２半導体領域１２および第１半導体層６の不純物濃度が等しい場合の、第１半導体領域１１および第２半導体領域１２上のゲート絶縁膜２に印加される電界強度をシミュレーションで求めた結果を図４に示す。
【００３２】
なお、当該シミュレーションでは、第１半導体層６の不純物濃度が１×１０16ｃｍ-3で、ＪＦＥＴ領域の長さ（図１でのｐウエル領域５間の長さ）が４μｍの場合について計算している。
【００３３】
図４においては、横軸にｐウエル領域５の端部からの距離を取り、縦軸にその位置でのゲート絶縁膜２中の電界強度Ｅｏｘ（ＭＶ／ｃｍ）を示している。
【００３４】
図４に示されるように、ｐウエル領域５の端部からの距離が０．５μｍの位置では、電界強度は２．７ＭＶ／ｃｍとなり、ｐウエル領域５の端部からの距離が１μｍの位置では４ＭＶ／ｃｍ、ｐウエル領域５の端部からの距離が１．５μｍの位置では４．５ＭＶ／ｃｍ、ｐウエル領域５の端部からの距離が２μｍの位置（ＪＦＥＴ領域中央部に相当）では４ＭＶ／ｃｍである。このように、ＪＦＥＴ領域中央部から前後２μｍの範囲では４ＭＶ／ｃｍを越える電界強度となる。この状態でＨＴＲＢ（High Temperature Reverse Bias）試験を実施するとＪＦＥＴ領域中央部のゲート絶縁膜２の絶縁破壊が起きやすいという実験結果が得られている。これは、ＪＦＥＴ領域の中央部分での電界強度が大きいためと考えられており、図４に示したシミュレーション結果によって説明できると考えられる。従って、ＨＴＲＢ試験での寿命を延ばすためには、ゲート絶縁膜２に印加される電界強度を小さくすることが有効と考えられる。
【００３５】
ＨＴＲＢ試験は、ゲート−ソース間に負バイアスを印加し、ドレインを正電位にしてドレイン−ソース間に高電圧を印加して行う寿命試験であり、高温での素子の寿命を評価するものである。
【００３６】
ゲート絶縁膜２での電界強度を下げるには、ゲート絶縁膜２直下のＪＦＥＴ領域の電界強度を下げることが効果的である。空乏層に印加される電界強度は、おおよそ不純物濃度の１／２乗に比例して大きくなる。従って、第１半導体層６の不純物濃度が１×１０16ｃｍ-3の場合に、第２半導体領域１２の不純物濃度を５×１０15ｃｍ-3にすると、ＪＦＥＴ領域の電界強度を、中央部でも３．３ＭＶ／ｃｍに下げることができる。
【００３７】
ＪＦＥＴ領域の中央部の不純物濃度を下げることで、この部分の電界強度を下げることができる。図４に示すようにＪＦＥＴ領域の端部は電界強度が中央部に比べて小さいので、端部の不純物濃度を小さくする必要はない。ＪＦＥＴ領域で不純物濃度が小さい第２半導体領域１２の幅は、第１半導体領域１１の幅（片側のみ）の６倍になるように設定する。すなわちＪＦＥＴ領域の幅の２／８が第１半導体領域１１の長さとなり、６／８が第２半導体領域１２の長さとなるように設定する。
【００３８】
このように第２半導体領域１２の幅を第１半導体領域１１の幅より広くすることで、ゲート絶縁膜２での電界強度を効果的に下げることができる。
【００３９】
このように、ＪＦＥＴ領域の中央部に対応する第２半導体領域１２の不純物濃度が、第１半導体層６の不純物濃度よりも低いので、ゲートオフ時にゲート電極に負バイアスが印加された場合にゲート絶縁膜２に印加される電界強度が低下する。このため、縦型ＭＯＳＦＥＴ１００の寿命を延ばすことができる。
【００４０】
なお、図１においては、ＪＦＥＴ領域における第１半導体領域１１および第２半導体領域１２の深さは、ｐウエル領域６の深さより浅く形成した場合を図示しているが、ｐウエル領域６と等しい深さとしても良い。
【００４１】
ＪＦＥＴ領域の中央部の不純物濃度を下げると、ゲート電極１にオン電圧が印加された場合、縦型ＭＯＳＦＥＴ１００のオン抵抗は増大する。しかし、第１半導体層６の不純物濃度をドリフト層７より高く設定することで、第１半導体層６の不純物濃度がドリフト層７と同じ濃度に設定されている場合に比べて、オン抵抗を低減できるという効果が得られる。この結果、オン時の導通損失が低減でき、縦型ＭＯＳＦＥＴ１００をスイッチング素子として用いた場合のオン損失が低減できる。
【００４２】
＜製造方法＞
次に、製造工程を順に示す図５〜図１４を用いて縦型ＭＯＳＦＥＴ１００の製造方法について説明する。
【００４３】
まず、図５に示す工程において、第１導電型の炭化珪素基板８上に、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法を用いたエピタキシャル結晶成長により第１導電型の炭化珪素エピタキシャル層を形成して厚さ５〜５０μｍのドリフト層７とする。
【００４４】
炭化珪素基板８の面方位としては（０００１）面、（０００−１）面、（１１−２０）面などを用いることができるが、ここでは（０００１）面を用いるものとする。また、この炭化珪素基板８のポリタイプとしては、４Ｈ、６Ｈ、および３Ｃの何れかを用いることができるが、ここでは４Ｈ型のポリタイプを有するもの用いた。なお、ドリフト層７の不純物としてはＮ（窒素）を使用し、濃度は１×１０15〜５×１０16ｃｍ-3程度となるように設定する。
【００４５】
次に、図６に示す工程において、ドリフト層７に対して、所定の深さから不純物濃度が高くなり、ピークを有した山型のプロファイルとなるようにＮなどのｎ型不純物をイオン注入して厚さ１〜１０μｍの第１半導体層６を形成する。第１半導体層６の不純物濃度は、ピークの部分で２×１０15〜１×１０17ｃｍ-3とし、ドリフト層７より高くなるように設定する。このような構成とするのは、第１半導体層６中において不純物濃度がゲート絶縁膜２との界面近くまで高い状態だと、ゲート絶縁膜２に印加される電界強度が大きくなり、ＨＴＲＢ試験でゲート酸化膜３が絶縁破壊する可能性が高くなるからである。
【００４６】
なお、ドリフト層７の上にＣＶＤ法により第１半導体層６を形成しても良い。この場合、第１半導体層６の不純物分布は深さ方向で均一なものとなるが、ゲート酸化膜３が絶縁破壊する可能性を低くするため、不純物濃度は２×１０15〜１×１０17ｃｍ-3程度となるように設定する。
【００４７】
次に、図７に示す工程において、第１半導体層６上に、厚さ０．５〜２μｍの第２半導体層１０をＣＶＤ法で形成する。第２半導体層１０の不純物濃度は、第１半導体層６の不純物濃度の０．２〜０．５倍となるように設定する。なお、第２半導体層１０の不純物としてはＮなどのｎ型不純物を使用する。
【００４８】
第２半導体層１０は、ＪＦＥＴ領域の中央部において第２半導体領域１２として残るので、その不純物濃度を下げることで、ゲートオフ時にゲート電極に負バイアスが印加された場合にゲート絶縁膜２に印加される電界強度を低下させることができる。
【００４９】
次に、図８に示す工程において、第２半導体層１０上に、後の第１半導体領域１１に対応する領域が開口部となったレジストマスクＲＭ１を写真製版技術を用いて形成し、Ｎなどのｎ型不純物のイオン注入を行い、第１半導体領域１１を形成する。この場合、第１半導体領域１１の不純物濃度が第１半導体層６の不純物濃度と同じになるように設定する。なお、第１半導体領域１１は、図３を用いて説明したようにウエル領域５の周囲を囲むように形成されるが、製造工程的にはウエル領域５の形成領域を規定するように形成される。ここで、第２半導体領域１２の幅が、第１半導体領域１１の幅（片側）の６倍程度になるように第１半導体領域１１の幅を設定する。
【００５０】
次に、図９に示す工程において、ＪＦＥＴ領域上を覆い、後のｐウエル領域５に対応する領域が開口部となったレジストマスクＲＭ２を写真製版技術を用いて形成し、第２半導体層１０内にさらにＡｌなどのｐ型不純物のイオン注入を行ってｐウエル領域５を形成する。その際、イオン注入の加速電圧を数回に分けて変更する多段イオン注入を行い、注入深さが深いほど（加速電圧が高いほど）ドーズ量が大きくなるように注入を行う。これによりｐウエル領域５の不純物分布は所定の深さから不純物濃度が高くなり、ピークを有した山型のプロファイルとなる。ｐウエル領域５の不純物濃度は、ピークの部分で１×１０18ｃｍ-3程度となり、ｐウエル領域５の表面では１×１０16ｃｍ-3程度となるように設定する。このように構成することで、ｐウエル領域５の最表面では、アクセプタ濃度がドナー濃度より２倍程度高くなる。
【００５１】
なお、ｐウエル領域５の深さは、少なくとも第１半導体層６に達する深さとし、これにより第２半導体層１０は、ＪＦＥＴ領域の第２半導体領域１２以外は実質的に存在しなくなる。
【００５２】
次に、図１０に示す工程において、ＪＦＥＴ領域およびＪＦＥＴ領域に隣接するｐウエル領域５上を覆い、後のソース領域３に対応する領域が開口部となったレジストマスクＲＭ３を写真製版技術を用いて形成し、ｐウエル領域５内にＮなどのｎ型不純物のイオン注入を行ってソース領域３を形成する。ソース領域３の不純物濃度は、ｐウエル領域のｐ型不純物よりもｎ型不純物の濃度が高くなるように、例えば１×１０17〜１×１０21ｃｍ-3の濃度範囲に設定される。また、ソース領域３の深さはｐウエル領域５の深さを超えないように設定する。
【００５３】
次に、レジストマスクＲＭ３を除去した後、注入された不純物の活性化アニールに先立って減圧ＣＶＤ法によりグラファイト膜などのカーボン膜を炭化珪素基板８の全表面に形成する。
【００５４】
カーボン膜は、不純物の活性化アニールに際して、高温に曝された炭化珪素基板８の表面から構成元素であるＳｉおよびＣが蒸発する際に、ＳｉおよびＣの蒸発条件が異なり、かつ結晶軸が傾いているために、ＳｉおよびＣの蒸発量が炭化珪素基板８の面内で異なることになり、炭化珪素基板８の表面にステップバンチングと呼ばれる凹凸面が形成されることを防止するために設けられる。
【００５５】
カーボン膜の形成後、炭化珪素基板８はアルゴン（Ａｒ）または窒素ガスなどの不活性ガスの雰囲気中、または、真空中で、１５００〜２２００℃の温度範囲で、０．５〜６０分の時間でアニールを行い、イオン注入された不純物を電気的に活性化させる。活性化後はエッチングによりカーボン膜を除去する。
【００５６】
炭化珪素半導体層では、アニールによる不純物の拡散は殆ど起こらないので、イオン注入によって得られた不純物の濃度分布は殆ど変化しない。この結果、表面で不純物濃度が低く、深くなると不純物濃度が高くなるという濃度分布が維持される。
【００５７】
次に、図１１に示す工程において、熱酸化法により、炭化珪素基板８上全面に二酸化珪素膜を形成し、パターニングによりｐウエル領域５、第１半導体領域１１および第２半導体領域１２に接するゲート絶縁膜２を形成する。
【００５８】
次に、図１２に示す工程において、ゲート絶縁膜２が形成された側の炭化珪素基板８の主面上にゲート電極１を構成するゲート電極用膜１０１を成膜し、次いで、ゲート電極用膜１０１上に、ゲート電極１をパターニングするためのレジストマスクＲＭ４を写真製版技術を用いて形成する。このレジストマスクＲＭ４は、ゲート電極１の平面形状に合わせてパターニングされ、断面形状としては、ＪＦＥＴ領域の上方を覆うとともに、２つのソース領域３のそれぞれの端縁部の上方にまで延在するようにパターニングされる。
【００５９】
なお、ゲート電極用膜１０１の材質としては、ｎ型またはｐ型の多結晶珪素（ポリシリコン）であっても良く、ｎ型またはｐ型の多結晶炭化珪素であっても良く、また、アルミニウム、チタニウム、モリブデン、タンタル、ニオブおよびタングステンなどの低抵抗高融点金属であっても良く、また、低抵抗高融点金属の窒化物を用いても良い。
【００６０】
その後、レジストマスクＲＭ４をエッチングマスクとしてゲート電極用膜１０１の不要部分をエッチングにより除去してゲート電極１を形成する。このエッチング方法は、ゲート電極用膜１０１の材質に応じて適宜に選択されるが、下地とのエッチング選択比が得られるエッチング方法を使用する。なお、上記では、ゲート絶縁膜２をパターニング後にゲート電極用膜１０１を成膜する例を示したが、パターニング前の二酸化珪素膜の上にゲート電極用膜１０１を成膜し、ゲート電極１をパターニングした後に二酸化珪素膜をパターニングする構成としても良い。
【００６１】
ゲート電極１のパターニング後、図１３に示す工程において、ゲート電極１が形成された側の炭化珪素基板８の主面上に、例えば、ＴＥＯＳ（Tetraethoxysilane）ガスを用いた化学気相成長法により二酸化珪素膜（図示せず）を形成し、次いで、当該二酸化珪素膜上に、パターニングのためのレジストマスクＲＭ５を写真製版技術を用いて形成する。そして、レジストマスクＲＭ５を用いて、ウェットエッチング法あるいはＲＩＥなどのドライエッチング法により二酸化珪素膜をソース領域３が露出するようにパターニングし、層間絶縁膜１３を形成する。このとき、層間絶縁膜１３はゲート電極１上およびその周辺のソース領域３上を覆うように形成され、層間絶縁膜１３の開口部のソース領域３が露出した部分にソース電極４が形成される。
【００６２】
次に、図１４に示す工程において、層間絶縁膜１３を覆うようにマスクＲＭ６を写真製版技術を用いて形成する。このマスクＲＭ６は層間絶縁膜１３の平面形状に合わせてパターニングされる。その後、マスクＲＭ６上を含めて、マスクＲＭ６が形成された側の炭化珪素基板８の主面上に導電膜（図示せず）を形成した後、リフトオフによりマスクＲＭ６上に付着した導電膜を除去することで、ソース領域３の露出した表面上に、ソース電極４を形成する。
【００６３】
ソース電極４の材料には、アルミニウム、ニッケル、チタニウムおよび金、またはこれらの複合物を用いることができ、その形成方法としては、スパッタリング法あるいはＭＯＣＶＤ（metal-organic CVD）法などを用いることができる。
【００６４】
この後、炭化珪素基板８の裏面（ＭＯＳＦＥＴが形成された側とは反対側の主面）にドレイン電極９を形成することにより、図１に示した縦型ＭＯＳＦＥＴ１００の主要部が完成する。
【００６５】
なお、ドレイン電極９の材料には、アルミニウム、ニッケル、チタニウムおよび金、またはこれらの複合物を用いることができ、その形成方法としては、スパッタリング法あるいはＭＯＣＶＤ法などを用いることができる。
【００６６】
＜変形例１＞
以上の説明においては、第２半導体層１０を形成した後、Ｎなどのｎ型不純物をイオン注入して第２半導体層１０内に第１半導体領域１１を設ける工程を説明したが、第２半導体層１０を、不純物濃度が第１半導体層６の不純物濃度と同じになるように形成した後、Ａｌなどのｐ型不純物を第２半導体領域１２の形成領域にイオン注入することで、実質的に第２半導体領域１２のｎ型不純物の不純物濃度を低減する構成としても良い。その場合、ｐ型不純物の注入量分だけｎ型不純物の不純物濃度が下がるので、第２半導体領域１２のｎ型不純物の不純物濃度を、例えば、第１半導体領域１１の半分にしたいのであれば、第１半導体領域１１のｎ型不純物の不純物濃度の半分に相当する量のｐ型不純物をイオン注入すれば良い。
【００６７】
＜変形例２＞
以上の説明においては、第２半導体領域１２の濃度を第１半導体層６の濃度の０．２〜０．５倍に設定する構成について示したが、第２半導体領域１２の濃度をさらに小さく設定し、ドリフト層７の濃度（１×１０15ｃｍ-3）より低い濃度、例えば５×１０14ｃｍ-3に設定しても良い。それに比例して、第２半導体領域１２の濃度も下げることができ、ゲートオフ時にゲート電極に負バイアスが印加された場合にゲート絶縁膜２に印加される電界強度をさらに低下させることができる。
【００６８】
＜変形例３＞
以上の説明においては、半導体基板として炭化珪素基板を使用する例を示したがこれに限定されるものではなく、ワイドバンドギャップを有する半導体、例えば、窒化ガリウム系材料や、ダイヤモンドで構成される基板を使用しても良い。
【００６９】
このようなワイドバンドギャップ半導体によって構成されるスイッチング素子やダイオード素子は、耐電圧性が高く、許容電流密度も高いため、シリコン半導体に比べて小型化が可能であり、これら小型化されたスイッチング素子やダイオード素子を用いることにより、これらの素子を組み込んだ半導体装置モジュールの小型化が可能となる。
【００７０】
また、耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷ではなく空冷による冷却も可能となり、半導体装置モジュールの一層の小型化が可能となる。
【符号の説明】
【００７１】
１  ゲート電極、２  ゲート絶縁膜、３  ソース領域、５  ｐウエル領域、６  第１半導体層、７  ドリフト層、８  半導体基板、１０  第２半導体層、１１  第１半導体領域、１２  第２半導体領域。
【図１】
2012064741.tif 000003
【図２】
2012064741.tif 000004
【図３】
2012064741.tif 000005
【図４】
2012064741.tif 000006
【図５】
2012064741.tif 000007
【図６】
2012064741.tif 000008
【図７】
2012064741.tif 000009
【図８】
2012064741.tif 000010
【図９】
2012064741.tif 000011
【図１０】
2012064741.tif 000012
【図１１】
2012064741.tif 000013
【図１２】
2012064741.tif 000014
【図１３】
2012064741.tif 000015
【図１４】
2012064741.tif 000016