(57)【要約】【課題】挿入部の種類に応じてインピーダンス整合回路を個別に設ける必要のない内視鏡装置を提供する。【解決手段】内視鏡装置１は、挿入部２の先端に設けられ、被写体の光学像を撮像する撮像素子１２と、撮像素子１２において光電変換された撮像信号に対して所定の画像処理を施すエンコーダ２３と、撮像信号の伝送周波数を検出する周波数検出部２５と、周波数検出部２５において検出された伝送周波数に応じて、インピーダンス整合を取るインピーダンス変換部２８を有する。【選択図】図１
2012011144.tif 000002
【特許請求の範囲】
【請求項１】
挿入部の先端に設けられ、被写体の光学像を撮像する撮像素子と、
前記撮像素子において光電変換された撮像信号に対して所定の画像処理を施す画像処理部と、
撮像信号の伝送周波数を検出する周波数検出部と、
該周波数検出部において検出された前記伝送周波数に応じて、インピーダンス整合を取るインピーダンス整合部と、
を有することを特徴とする内視鏡装置。
【請求項２】
前記インピーダンス整合部は、前記伝送周波数、前記挿入部に挿通される前記撮像信号を伝送する信号線のインダクタンス、コンダクタンス及びレジスタンスの少なくとも１つに応じて、前記インピーダンス整合を取ることを特徴とする請求項１に記載の内視鏡装置。
【請求項３】
前記インピーダンス整合部は、インダクタ、コンデンサ、抵抗、トランスの少なくとも一種類を含む複数の回路素子と、回路素子選択部と、を有し、
前記回路素子選択部は、前記伝送周波数に応じて、インピーダンス整合がとれるように、回路素子を選択することを特徴とする請求項２に記載の内視鏡装置。
【請求項４】
前記回路素子選択部は、前記周波数検出部において検出された前記伝送周波数から算出されたリアクタンス成分が０になるように、前記回路素子の選択を行なうことを特徴とする請求項３に記載の内視鏡装置。
【請求項５】
前記回路素子選択部は、誘導性リアクタンス成分と容量性リアクタンス成分が等しくなるように、前記回路素子の選択を行なうことを特徴とする請求項４に記載の内視鏡装置。
【請求項６】
前記回路素子選択部は、前記リアクタンス成分が０になる前記誘導性リアクタンス成分あるいは前記容量性リアクタンス成分を演算により求め、その求めた結果に基づいて、前記回路素子の選択を行うことを特徴とする請求項５に記載の内視鏡装置。
【請求項７】
前記伝送周波数と、前記信号線のインダクタンス、コンダクタンス及びレジスタンスに応じて、インピーダンスの整合が取れる回路素子の選択あるいは組み合わせの情報を記憶する不揮発性メモリを有し、
前記回路素子選択部は、前記不揮発性メモリを参照することによって、前記回路素子の選択を行うことを特徴とする請求項５に記載の内視鏡装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内視鏡装置に関する。
【背景技術】
【０００２】
内視鏡装置は、本体部と挿入部とを有し、挿入部の先端には撮像素子が設けられている。本体部内のプロセッサは、撮像素子を駆動する為の各種駆動信号を、挿入部内部に設けられた信号線を介して撮像素子に供給して、撮像素子より映像信号を得てモニタに画像を表示させる。
【０００３】
内視鏡装置の挿入部は、その用途ゆえに非常に細く、その長さも、数メートルから、長いものになると数十メートルになる。そのため、挿入部内の信号線に流れる駆動信号は、伝送経路におけるリアクタンス及び直流抵抗の影響を大きく受けるので、駆動パルス信号に歪みや減衰が生じるという問題があった。駆動パルス信号の歪みや減衰は、撮像素子の安定的な駆動を阻害する要因となる。
【０００４】
そこで、特開昭６４−５４２１５号公報に開示されているように、信号線の長さあるいは駆動パルス信号に応じて、最適なインピーダンスマッチングを取る内視鏡装置が提案されている。
【０００５】
特開昭６４−５４２１５号公報に開示されている技術では、駆動パルス信号の伝送路において、インピーダンス整合を行うことが特徴となっているが、仮に送受信間でインピーダンス整合が取れていない状態で駆動パルスを伝送させても、出力された映像信号の画像に画質劣化はあっても、画像がモニタに出力されなくなるという致命的な状況は起こりにくかった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６４−５４２１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、撮像素子から出力される映像信号が、例えばデジタル信号の場合、伝送路においてインピーダンス不整合が発生した場合は、画像がモニタに出力されなくなってしまうおそれがあった。  
例えば、CMOSイメージセンサの映像信号出力を、信号線を介してプロセッサまで伝送させる場合、映像信号の伝送路にインピーダンス不整合が発生すると、反射およびジッターの増加を招き、プロセッサ側で取得する映像データの誤り率（ビットエラー）が高くなり、画像ノイズの問題以前に画像がモニタに出力されない虞れがある。特に伝送線路の長い内視鏡装置の場合、リアクタンスの影響が大きい。その為、映像信号の伝送路におけるインピーダンス整合は重要なファクターであり、高画素な撮像素子を使用する場合、映像信号の伝送周波数もそれに比例して増加する為、反射やジッターの影響度はさらに大きくなる。
【０００８】
内視鏡装置はその用途に応じ、挿入部の長さや外径が異なるので、さまざまな形態が存在している。加えて、近年、小型かつ高画素な撮像素子が開発され、内視鏡に搭載する撮像素子の種類も多くなる傾向がある。
【０００９】
内視鏡装置にインピーダンス整合回路を搭載するにしても、撮像素子から出力される映像信号出力の伝送周波数も多種あると、搭載される撮像素子に応じて、つまり内視鏡装置の種類毎に、インピーダンス整合回路を個別に用意しなければならなかった。また、挿入部の長さや外径によって、信号線の長さ、導体径も異なり、リアクタンスの影響度も異なってくる為、同様に、挿入部の長さ等に応じても、インピーダンス整合回路を変更しなければならないという問題があった。
【００１０】
そこで、本発明は、挿入部の種類に応じてインピーダンス整合回路を個別に設ける必要のない内視鏡装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、挿入部の先端に設けられ、被写体の光学像を撮像する撮像素子と、前記撮像素子において光電変換された撮像信号に対して所定の画像処理を施す画像処理部と、撮像信号の伝送周波数を検出する周波数検出部と、該周波数検出部において検出された前記伝送周波数に応じて、インピーダンス整合を取るインピーダンス整合部と、を有する内視鏡装置を提供することができる。
【発明の効果】
【００１２】
本発明によれば、挿入部の種類に応じてインピーダンス整合回路を個別に設ける必要のない内視鏡装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係わる内視鏡装置の模式的な構成を示す構成図である。
【図２】本発明の第１の実施の形態に係わるインピーダンス変換部２８の構成を説明するための回路図である。
【図３】本発明の第１の実施の形態に係わるインピーダンス変換回路選択部２７の構成を説明するための回路図である。
【図４】本発明の第１の実施の形態に係わるインピーダンス変換回路選択部２７の処理の流れを示すフローチャートである。
【図５】本発明の第２の実施の形態に係わる内視鏡装置の模式的な構成を示す構成図である。
【図６】本発明の第２の実施の形態に係わるインピーダンス変換回路選択部２７Aの構成を説明するための回路図である。
【図７】本発明の第２の実施の形態に係わるインピーダンス整合条件記憶部２９に記憶された整合条件の例を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施の形態を説明する。  
（第１の実施の形態）
（構成）
まず図１に基づき、本実施の形態に係わる内視鏡装置の構成を説明する。図１は、本実施の形態に係わる内視鏡装置の模式的な構成を示す構成図である。
【００１５】
図１に示すように、内視鏡装置１は、挿入部２とプロセッサ３とを含んで構成されている。挿入部２は、点線で示すように、本体部であるプロセッサ３に着脱自在になっている。以下、内視鏡装置１は、挿入部２がプロセッサ３に対して着脱可能な構成の例で説明するが、挿入部２がプロセッサ３に対して着脱可能でない構成であってもよい。
【００１６】
挿入部２は、挿入部２の先端に設けられた対物光学系である光学レンズ１１と、撮像素子１２と、シリアライザ１３と、LVDS(LVDS：Low voltage differential signaling の略称。以降、LVDSと称す)ドライバー１４と、IDチップ１５とを有している。撮像素子１２は、挿入部２の先端に設けられ、被写体の光学像を撮像する。ここでは、撮像素子１２は、光学レンズ１１の光を受光してデジタルパラレル映像データ信号を生成して出力するCMOSイメージセンサである。
【００１７】
シリアライザ１３は、撮像素子１２から出力されたデジタルパラレル映像データ信号をデジタルシリアル映像データ信号に変換する回路である。変換されたデジタルシリアル映像データ信号はシングルエンド信号であり、この信号は、LVDSドライバー１４によって、LVDS信号に変換される。なお、撮像素子１２の出力が、シリアル信号で映像データを出力する場合は、シリアライザ１３は、省略される。
【００１８】
LVDSドライバー１４は、LVDS信号として、LVDS信号化したリファレンスクロック信号CLKと、データ信号としてのデジタルシリアル映像データ信号DATAとを出力する。  
LVDS信号に変換されたデジタルシリアル映像データ信号DATAおよびリファレンスクロック信号CLKは、挿入部２内に配置された同軸ケーブルの伝送路１６ａを介し、プロセッサ３に伝送される。
【００１９】
また、IDチップ１５は、挿入部２の識別情報idを格納した回路であり、例えば、挿入部２の識別情報idを記憶したメモリを有する。IDチップ１５は、例えば、挿入部２の基端部内に埋め込まれた不揮発性メモリを含むメモリチップであり、挿入部２内の信号線１６ｃを介してプロセッサ３に接続されている。よって、後述するように、プロセッサ３は、IDチップ１５に格納された識別情報idを得て、接続された挿入部２を識別することができる。
【００２０】
プロセッサ３は、LVDSドライバー１４から伝送されたLVDS信号をリファレンスクロック信号CLKに基づいてシングルエンド信号に変換するLVDSレシーバー２１と、LVDSレシーバー２１から出力されたデジタルシリアル映像データ信号DATAをデジタルパラレル映像データ信号に変換するデシリアライザ２２と、デシリアライザ２２から出力されたデジタルパラレル映像データ信号をS-Video、VBS等の所定の信号に変換して、モニタで表示できるように画像処理を行うエンコーダ２３とを含んで構成されている。モニタ２４が、プロセッサ３に接続される。エンコーダ２３によって変換された映像信号が、モニタ２４に出力され、画像が表示される。
【００２１】
プロセッサ３は、さらに、周波数検出部２５と、LCR値記憶部２６と、インピーダンス変換回路選択部２７と、インピーダンス変換部２８とを含んでいる。  
周波数検出部２５は、撮像信号の伝送周波数を検出する。具体的には、周波数検出部２５は、LVDSドライバー１４から出力されたリファレンスクロック信号CLKの信号線の一方に接続され、リファレンスクロック信号CLKの周波数を検出して、検出した周波数ｆの値を出力する回路である。周波数検出部２５は、例えば、カウンタとコンパレータを有し、リファレンスクロック信号CLKの立ち上がりタイミングの周期をカウントすることによって周波数ｆを検出している。
【００２２】
LCR値記憶部２６は、LVDS信号の送信端であるLVDSドライバー１４の出力部からプロセッサ３との接続部までの間のケーブルの伝送路１６ａのＬＣＲ成分値、及び挿入部２との接続部からプロセッサ３内の伝送路１６ｂ、のインダクタンスL（以降、Lと称す）、コンダクタンスC（以降、Cと称す）、及びレジスタンスR（以降、Rと称す）成分値情報を格納した不揮発性メモリである。なお、この成分値情報は、プロセッサ３と組み合わせて使用される挿入部毎に、工場出荷時に測定されて、その実測値をLCR値記憶部２６に記憶させるようにしてもよい。以下、実測値が、LCR値記憶部２６に記憶されている例で説明する。
【００２３】
LCR記憶部２６には、信号線１６ｃを介してIDチップ１５からの内視鏡の識別情報idが入力される。LCR記憶部２６は、挿入部２の識別情報idに基づいて、L,C,R成分値の情報を出力する。すなわち、LCR記憶部２６は、挿入部２の識別情報idに基づいて、その接続された挿入部２のL、C、R成分値を出力する。
【００２４】
なお、ここでは、IDチップ１５には、挿入部２の識別情報idが格納されているが、IDチップ１５が、その挿入部２のL、C、R成分値を記憶するようにしてもよい。その場合は、LCR記憶部２６を、省略することができる。
【００２５】
インピーダンス変換回路選択部２７は、周波数検出部２５とLCR値記憶部２６より得た情報に基づいて送受信間のインピーダンス整合するために適切なインピーダンス変換回路を選択する選択信号Sを出力する回路である。  
インピーダンス変換回路選択部２７は、中央処理装置（CPU）、ROM、RAMを含み、後述するソフトウエアプログラムを実行可能である。
【００２６】
インピーダンス変換部２８は、LVDSレシーバー２１の入力端のインピーダンスをLVDSレシーバー２１の規定値に変換するためのインピーダンス変換回路を有している。インピーダンス変換部２８には、複数のインピーダンス変換回路が設けられている。複数のインピーダンス変換回路は、互いに異なる回路定数のインダクタ、コンデンサで構成されている。
【００２７】
リファレンスクロック信号CLKと、デジタルシリアル映像データ信号DATAが、インピーダンス変換部２８に入力され、それぞれインピーダンス変換回路選択回路２７によって選択されたインピーダンス変換回路に接続される。インピーダンス変換回路選択回路２７とインピーダンス変換部２８が、周波数検出部２５において検出された伝送周波数に応じて、インピーダンス整合を取るインピーダンス整合部を構成する。
【００２８】
インピーダンス変換部２８は、複数のインダクタ(L1、L2、L3)と複数のコンデンサ(C1、C2、C3)からなる回路において使用するインダクタとコンデンサを選択することによって、所望のインピーダンス変換を行うように構成されている。
【００２９】
インピーダンス変換回路選択部２７は、所望のインダクタとコンデンサを選択するための選択信号Sを出力し、インピーダンス変換部２８では、その選択信号Sによって、所望のインダクタとコンデンサの少なくとも一つを伝送路と接続する。
【００３０】
インピーダンス変換部２８は、インダクタ及びコンデンサの複数の回路素子を含み、回路素子選択部としてのインピーダンス変換回路選択回路２７は、伝送周波数に応じて、インピーダンス整合のとれるように、回路素子を選択する。
【００３１】
次に、インピーダンス変換部２８の構成について説明する。図２は、インピーダンス変換部２８の構成を説明するための回路図である。  
図２に示すように、インピーダンス変換部２８には、LVDSドライバー１４を介してシリアライザ１３からのリファレンスクロック信号CLKと、デジタルシリアル映像データ信号DATAが入力される。そして、インピーダンス変換部２８は、LVDSレシーバー２１を介してデシリアライザ２２へ、リファレンスクロック信号CLKと、デジタルシリアル映像データ信号DATAを出力する。
【００３２】
LVDSドライバー１４は、リファレンスクロック信号CLKについての２本の信号線３１，３２と、デジタルシリアル映像データ信号DATAについての２本の信号線３３，３４を介して、出力信号CLK,DATAを出力する。４本の信号線３１〜３４は、伝送路１６ａ、１６ｂを構成する。
【００３３】
インピーダンス変換部２８は、並列に接続された複数のインダクタ（すなわちコイル）と複数のコンデンサから構成され、各回路素子の導通を制御する複数の制御素子からなる回路ブロックを、複数含んで構成されている。  
具体的には、図２に示すように、インピーダンス変換部２８は、４つの回路ブロックB1,B2,B3,B4を含む。ブロックB1,B2は、それぞれリファレンスクロック信号CLKについての２本の信号線３１，３２に対応し、ブロックB3,B4は、それぞれデジタルシリアル映像データ信号DATAについての２本の信号線３３，３４に対応する回路である。
【００３４】
各ブロックは、互いに並列に接続された６つの回路素子、すなわち３つのインダクタL1,L2,L3と３つのコンデンサC1,C2,C3を有し、かつ各回路素子と直列に接続された制御素子であるFETトランジスタ（以下、FETという）を含んで構成されている。
【００３５】
従って、各FETのゲートへの制御信号A1〜A6を制御することによって、どの回路素子をLVDSレシーバー２１に電気的に接続するか制御することができる。  
すなわち、インピーダンス変換部２８は、複数のインダクタ(L1、L2、L3)、コンデンサ(C1、C2、C3)がLVDS伝送路に直列接続され、FET Q1〜Q6を制御することよって、これらの回路素子の接続あるいは未接続を選択できるようになっている。  
なお、図２において、LVDSレシーバー２１の入力側には終端抵抗ｒが設けられている。
【００３６】
図３は、インピーダンス変換回路選択部２７の構成を説明するための回路図である。  
インピーダンス変換回路選択部２７は、周波数検出部２５が検出した周波数の値ｆと、LCR値記憶部２６からの挿入部２の種類に応じたL,C,R成分値に基づいて、送受信間のインピーダンス整合条件を演算して求め、求めた結果に基づき、各FETへのON/OFF信号を決定して出力する。  
インピーダンス変換部２８内の各FETを選択するための選択信号Sは、複数のトランジスタTr1〜Tr6からなる出力部２７ａを介して、インピーダンス変換選択部２７に出力される。
【００３７】
挿入部２がプロセッサ３に接続され、プロセッサ３が起動されると、プロセッサ３は、挿入部２に搭載されたIDチップ１５から挿入部２の識別情報idを、LCR値記憶部２６から読み出す。LCR値記憶部２６は、識別情報idに応じて、LCR値記憶部２６に記憶されている各種挿入部のLVDSの伝送路１６ａのL、C、R成分値の中から、接続された挿入部２のL、C、R成分値を出力する。
【００３８】
LCR値記憶部２６に記憶されているLVDSの伝送路１６ａのL、C、R成分値は、予め製造時に測定しておいたもので、接続される挿入部毎に、LCR値記憶部２６内にルックアップテーブルとして格納されている。接続された挿入部２の識別情報idに基づいて特定されたL、C、R成分値の情報が、インピーダンス変換回路選択部２７に伝達される。
【００３９】
さらに、撮像素子１２が駆動され、撮像信号を出力する。プロセッサ３に設けられた周波数検出部２５は、LVDSドライバー１４から出力されたリファレンスクロック信号CLKの周波数ｆを検出する。検出された周波数ｆのデータは、インピーダンス変換回路選択部２７に伝達される。
【００４０】
図４は、インピーダンス変換回路選択部２７の処理の流れの例を示すフローチャートである。  
インピーダンス変換回路選択部２７は、LCR値記憶部２６より伝達されたL、C、R値および、周波数検出部２５より伝達された周波数ｆの値をもとに、LVDS伝送路１６ａのインピーダンスＺを算出する（ステップ（以下、Ｓと略す）1）。
【００４１】
LCR値記憶部２６により特定されたL、C、R値を、それぞれ、インダクタンスL=La[uH]、コンダクタンスC=Ca[uF]、レジスタンスRa[Ω]とする。また、周波数検出部２５で検出された周波数ｆをfa[MHz]とする。  
LVDS伝送経路１６ａのインピーダンスZaは、次式から算出される。
【００４２】
Za=Ra±j((2πfa・La - 1/(2πfa・Ca)) =Ra±jXa      ・・・式（１）
次に、インピーダンス変換回路選択部２７は、リアクタンス成分（jXa）中の誘導性リアクタンス成分値（2πfa・La）と容量性リアクタンス成分値（1/(2πfa・Ca)）の差が算出される（S2）。
【００４３】
そして、その差が所定の閾値TH以上か否かが判定される（S3）。その差が所定の閾値THの場合（S3:NO）、処理は、終了する。この場合、各信号線３１〜３４は、図示しないパイパス信号線を介して、LVDSレシーバー２１に接続される。
【００４４】
その差が所定の閾値TH以上の場合（S3:YES）、その差から容量性リアクタンス成分が誘導性リアクタンス成分よりも大きいと判定される（S4）。
【００４５】
容量性リアクタンス成分が誘導性リアクタンス成分よりも大きい場合（S4:YES）、リアクタンス成分（jXa）が０になるインダタンスを算出し（S5）、算出したインダクタンスに対応するインダクタを選択して決定する（S6）。
【００４６】
そして、インピーダンス変換回路選択部２７は、その決定したインダクタが選択されるようにする選択信号S、すなわち制御信号A1〜A3の少なくとも１つを出力する（S7）。
【００４７】
また、容量性リアクタンス成分が誘導性リアクタンス成分よりも大きくない場合（S4:NO）、リアクタンス成分（jXa）が０になるコンダクタンスを算出し（S7）、算出したコンダクタンスに対応するコンデンサを選択して決定する（S8）。
【００４８】
そして、インピーダンス変換回路選択部２７は、その決定したコンデンサが選択されるようにする選択信号S、すなわち制御信号A4〜A6の少なくとも１つを出力する（S9）。
【００４９】
例えば、高画素な撮像素子を搭載した挿入部が接続される場合、デジタル映像データの伝送周波数は高くなる。周波数ｆが上がるごとに伝送経路のリアクタンス成分Xaも大きくなるため、インピーダンス整合を取るためには、リアクタンス成分Xaを減少させる必要がある。その為、コンデンサCを直列に接続する。既にコンデンサCが接続されている場合は、より大きな容量のコンデンサCを接続する。
【００５０】
例えば、Za=Ra＋jXaの場合、Zaをデシリアライザ入力端でZo=Ra[Ω] にするために、コンデンサCが直列接続されるように選択される。このときの回路定数はC=1/(2πfa・Xa) [pF]である。
【００５１】
一方、低画素な撮像素子を搭載した挿入部を接続する場合、デジタル映像データの伝送周波数が下がる。周波数が下がるごとに伝送経路のリアクタンス成分Xaも下がる為、インピーダンス整合を取るためには、リアクタンス成分Xaを増加させる必要がある。その為、インダクタLを直列に接続する。既にインダクタLが接続されている場合は、より大きな容量のインダクタLを接続する。
【００５２】
例えば、Za=Ra−jXaの場合、Zaをデシリアライザ入力端でZo=Ra[Ω] にするために、インダクタLが直列に接続される。このときの回路定数はL=Xa/(2πfa) [μH]である。  
このように、インピーダンス変換回路選択部２７は、周波数ｆの値とL、C、R値の情報をもとに、LVDS伝送路１６ａ、１６ｂのインピーダンスZを、LVDSレシーバ２１の受信端において、規定されているインピーダンス値（一般的には差動インピーダンス100Ω）に変換するための回路定数を算出する。そして、その算出結果をもとに、複数あるインピーダンス変換回路の中から、その回路定数に対応する回路定数を有したインピーダンス変換回路が選択される。インピーダンス変換部２８においては、選択されたインピーダンス変換回路がLVDSの伝送路１６ｃに接続される。具体的には、FET Q1〜Q6の中から適切な定数のインダクタまたはコンデンサが接続されている信号線の上のFETがONされる。
【００５３】
以上のように、インピーダンス変換回路選択部２７とインピーダンス変換部２８からなるインピーダンス整合部は、伝送周波数、挿入部２に挿通される撮像信号を伝送する信号線のインダクタンス、コンダクタンス及びレジスタンスの少なくとも１つに応じて、インピーダンス整合を取っている。
【００５４】
なお、上述した例では、挿入部２の撮像素子及び信号線自体あるいは信号線の長さ等が異なることを想定する例である。しかし、内視鏡の、あるいは挿入部２の、物理的な構成が、撮像素子だけが異なるような場合、その挿入部２のLCR値は、変わらないので、撮像素子の周波数だけが異なるような場合は、周波数検出部によって検出された周波数ｆの値だけで、インピーダンス変換回路選択部２７は、接続すべき回路素子を選択するようにしてもよい。
【００５５】
以上のように、上述した実施の形態の内視鏡装置によれば、互いに仕様の異なる複数の挿入部がある場合、挿入部毎に映像デジタルデータ伝送路のインピーダンス整合のための手段を個別に設けることはない。あるいは、インピーダンス整合をとるために、映像デジタルデータ伝送路に使用する同軸線を各種挿入部ごとに、伝送周波数ごとに変える必要もない。
【００５６】
また、結果として、上述した実施の形態の内視鏡装置によれば、モニタに映像が出力できなくなる致命的な問題の発生を防ぎ、安定した画像を得ることができる。
【００５７】
従来は、高画素化する撮像素子に応じて映像デジタルデータの周波数も高周波になる為、送受信間でインピーダンス整合を取るためには、同軸線を太くする場合もあった。しかし、内視鏡装置の場合、挿入部外径を細くする必要から、同軸線を太くできる量にも限界があった。これに対して、本実施の形態によれば、細い同軸線を使用することも可能となり、挿入部外径の細い内視鏡装置を実現することができる。
【００５８】
さらに、CMOSイメージセンサを搭載した内視鏡装置は、ローリングシャッター方式を採用している場合が多く、動画像において画面上下方向に歪みが発生する問題があった。その改善策として、フレームレートを上げることが行われている。しかし、一般的にCMOSイメージセンサはCCDイメージセンサに比べ感度が低い上に、フレームレートを上げることにより画像がより暗くなる為、感度と動画像応答性のどちらに優先度を置くかに応じて、フレームレートを可変させる場合がある。
【００５９】
その場合、解像度を損なわずにフレームレートを可変させたい為、CMOSイメージセンサに与える駆動周波数を変え、CMOSイメージセンサから出力されるピクセルクロックを可変させる必要がある。その結果、必然的に、CMOSイメージセンサから出力された映像信号の伝送周波数も、CMOSイメージセンサのピクセルクロックによって変更される。このような場合にも、従来であれば、その周波数の変更に応じた個別のインピーダンス整合回路を別途設ける必要があったが、上述した実施の形態の内視鏡装置によれば、周波数の種類に応じてインピーダンス整合回路を個別に設ける必要のない。
（第２の実施の形態）
第１の実施の形態では、インピーダンス変換回路選択部は、ソフトウエアプログラムにより、検出された周波数ｆと、挿入部の伝送路のL,C,R成分値とから、インピーダンスの整合が取れるインダクタとコンデンサの選択あるいは組み合わせを演算して求めている。これに対して、第２の実施の形態では、インピーダンス変換回路選択部は、検出された周波数ｆと、挿入部の伝送路のL,C,R成分値に基づいて、テーブルデータを参照することによって、インピーダンスの整合が取れるインダクタとコンデンサの選択あるいは組み合わせを求めている。
【００６０】
図５は、本実施の形態に係わる内視鏡装置の模式的な構成を示す構成図である。図５において、図１の同一の構成要素については、同一の符号を付し説明は省略する。
【００６１】
図５に示すように、内視鏡装置１Aにおいて、プロセッサ３は、周波数検出部２５と、LCR値記憶部２６と、インピーダンス変換回路選択部２７Aと、インピーダンス変換部２８とに加えて、さらに、インピーダンス整合条件記憶部２９を含んでいる。  
インピーダンス整合条件記憶部２９は、周波数とL,C,R成分値に応じたインピーダンス整合条件、言い換えると、周波数とL,C,R成分値に応じて、インピーダンスの整合が取れるインダクタとコンデンサの選択あるいは組み合わせの情報を記憶する不揮発性メモリである。
【００６２】
インピーダンス変換回路選択部２７は、周波数検出部２５が検出した周波数の値ｆと、LCR値記憶部２６からの内視鏡の種類に応じたL,C,R成分値に基づいて、インピーダンス整合条件記憶部２９に記憶された整合条件を参照することによって、各FETへのON/OFF信号を出力する。  
図６は、インピーダンス変換回路選択部２７Aの構成を説明するための回路図である。  
インピーダンス変換回路選択部２７Aは、周波数検出部２５が検出した周波数の値ｆと、LCR値記憶部２６からの内視鏡の種類に応じたL,C,R成分値に基づいて、インピーダンス整合条件記憶部２９に記憶された整合条件を参照することによって、各FETへのON/OFF信号を出力する。
【００６３】
図７は、インピーダンス整合条件記憶部２９に記憶された整合条件の例を示す図である。図７に示すように、インピーダンス整合条件記憶部２９は、複数のテーブルtable1〜nと、各テーブルに対応した各FETのON/OFF情報を記憶しているルックアップテーブルを含む。各テーブルは、周波数faと、レジスタンスRa、インダクタンス値La、及びコンダクタンスCaの組み合わせの情報を有している。例えば、テーブル１は、周波数faがX１〜X2［MHz］で、レジスタンスRaがR1〜R2［Ω］で、インダクタンス値LaがLa1〜La2［μH］で、コンダクタンスCaがCa1〜Ca2［μH］の組み合わせである。
【００６４】
周波数検出部２５が検出した周波数の値ｆとLCR値記憶部２６からのL,C,R成分値が含まれるルックアップテーブルに対応する、各FETのON/OFF情報が、選択される。例えば、テーブル１の場合、トランジスタQ4だけがONで、他のトランジスタは、OFFの出力とされる。
【００６５】
インピーダンス変換回路選択部２７Aは、周波数検出部２５より伝達された周波数ｆ、およびLCR値記憶部２６より伝達されたL、C、R値を、インピーダンス整合条件記憶部２９に記憶されたルックアップテーブルを参照し、FET Q1〜Q6のうちどのFETをONするかを決定して選択信号Sを出力する。その判断結果をもとに、対応するFETがONされ、インピーダンス変換部２８の回路のL1〜L3、C1〜C3のうちインピーダンス整合条件に見合った定数の素子がLVDS伝送路１６ｂに接続される。インピーダンス変換回路選択回路２７Aとインピーダンス変換部２８が、周波数検出部２５において検出された伝送周波数に応じて、インピーダンス整合を取るインピーダンス整合部を構成する。
【００６６】
従って、本実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。特に、インピーダンス整合条件を事前に算出しておいた結果をテーブルとして持っておき、参照するようにしたことにより、挿入部接続時にインピーダンス等を算出する処理が不要となる為、システムを簡易化することができる。
【００６７】
以上のように、上述した２つの実施の形態の内視鏡装置によれば、挿入部の種類に応じてインピーダンス整合回路を個別に設ける必要のない内視鏡装置を提供することができる。
【００６８】
なお、上述した実施の形態では、インピーダンス変換回路は、インダクタおよびコンデンサを映像信号伝送路に対して直列に接続した回路構成の例を挙げたが、映像信号伝送路とGND間に並列に接続した回路構成、あるいはインダクタおよびコンデンサを直列と並列に接続した回路構成、さらにあるいはそれらの回路を組み合わせた回路構成でもよい。
【００６９】
さらになお、インピーダンス変換回路は、インダクタおよびコンデンサを含む回路であるが、これらの代わりにあるいはこれらに追加して、抵抗器を用いた回路でもよい。
【００７０】
さらに、インピーダンス変換回路において、インダクタ、コンデンサ、抵抗器に代えて、あるいはこれらに追加して、トランスを用いてもよい。
【００７１】
また、上述した実施の形態では、撮送素子は、CMOSイメージセンサであり、そのデジタル映像信号に対してインピーダンス整合を図る構成を例として説明したが、撮像素子はCMOSイメージセンサ以外のイメージセンサでもよい。さらに、イメージセンサは、CCD等のアナログ映像信号を出力するセンサでもよく、その信号を変調して、高周波の信号で出力するような構成に対しても、上述した回路構成は適用可能であり、同等の効果を得ることができる。
【００７２】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【符号の説明】
【００７３】
１、１A  内視鏡装置、２  挿入部、３、３A  プロセッサ、１１  光学レンズ、１２  撮像素子、１３  シリアライザ、１４  LVDSドライバー、１５  IDチップ、２１  LVDSレシーバー、２２  デシリアライザ、２３  エンコーダ、２４  モニタ、２５  周波数検出部、２６  LCR値記憶部、２７、２７Ａ  インピーダンス変換回路選択部、２７ａ  出力部、２８  インピーダンス変換部、２９  インピーダンス整合条件記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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