(57)【要約】【課題】出力電流検出精度を向上させた過電流保護回路を有する電圧出力回路を提供する。【解決手段】電圧出力回路１０では、出力トランジスタ１１はドレイン・ソース間電圧Ｖｄｓ１、Ｖｄｓ２の間で第１電圧電流特性を有し、第１ノードの電圧Ｖｎ１に応じて導通が制御される。分圧回路１２は、出力電圧Ｖｏｕｔを分圧した帰還電圧Ｖｒ１、Ｖｒ２を出力する。出力電流検出トランジスタ５１はドレイン・ソース間電圧Ｖｄｓ３、Ｖｄｓ４の間で第１電圧電流特性に略相似な第２電圧電流特性を有し、Ｖｒ２に基づいて、出力トランジスタ１１のドレイン・ソース間電圧がＶｄｓ１のときにＶｄｓ３が与えられ、Ｖｄｓ２のときにＶｄｓ４が与えられ、Ｖｎ１に応じて導通が制御される。出力電流制限回路１６は、出力電流検出トランジスタ５１のドレイン電流が許容値を超えると導通し、Ｖｎ１を引き上げて出力トランジスタ１１に流れる電流を制限する。【選択図】  図２
2012064009.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２ドレイン・ソース間電圧の間で第１電圧電流特性を有し、入力電圧が印加される第１端子と出力電圧が印加される第２端子の間に接続され、ゲート電極が第１ノードに接続され、前記第１ノードの電圧に応じて導通が制御される出力トランジスタと、
前記出力電圧を分圧した第１帰還電圧と第２帰還電圧を出力する分圧回路と、
前記第１帰還電圧と基準電圧を比較し、前記第１帰還電圧と前記基準電圧が等しくなるように前記第１ノードの電圧に帰還する誤差増幅器と、
第３および第４ドレイン・ソース間電圧の間で前記第１電圧電流特性に略相似な第２電圧電流特性を有し、前記第２帰還電圧に基づいて、前記出力トランジスタのドレイン・ソース間電圧が前記第１ドレイン・ソース間電圧のときに前記第３ドレイン・ソース間電圧が与えられ、前記出力トランジスタのドレイン・ソース間電圧が前記第２ドレイン・ソース間電圧のときに前記第４ドレイン・ソース間電圧が与えられ、ゲート電極に前記第１ノードの電圧が与えられ、前記第１ノードの電圧に応じて導通が制御される出力電流検出トランジスタを含む出力電流検出回路と、
前記第１端子と前記第１ノードの間に接続された出力電流制限トランジスタを含み、前記出力電流検出トランジスタのドレイン電流が許容値を超えると導通し、前記第１ノードの電圧を引き上げて前記出力トランジスタに流れる電流を制限する出力電流制限回路と、
を具備することを特徴とする電圧出力回路。
【請求項２】
前記出力トランジスタのゲート長が、前記出力電流検出トランジスタのゲート長より短いことを特徴とする請求項１に記載の電圧出力回路。
【請求項３】
前記出力電流検出回路は、
前記出力電流検出トランジスタが前記第１端子と第２ノードの間に接続され、
入力端子に前記第２帰還電圧が入力されるバッファと、前記第１端子と前記バッファの出力端子の間に接続された第４抵抗と第５抵抗の直列回路と、前記第２ノードと前記基準電位に接続された第６抵抗との間に接続され、ゲート電極が前記第４および第５抵抗の接続ノードに接続されたトランジスタとを具備することを特徴とする請求項１に記載の電圧出力回路。
【請求項４】
前記入力電圧をＶｉｎ、前記第２帰還電圧をＶｒ２、前記第４および第５抵抗をＲ４、Ｒ５、前記トランジスタのゲート・ソース間電圧をＶｇｓ、前記第２ノードの電圧をＶｎ２としたとき、前記出力電流検出トランジスタのドレイン・ソース間電圧Ｖｄｓは、
Ｖｄｓ＝Ｖｉｎ−Ｖｎ２
＝Ｖｉｎ−（Ｖｒ２＋Ｒ４（Ｖｉｎ−Ｖｒ２）／（Ｒ４＋Ｒ５）＋Ｖｇｓ）
で与えられることを特徴とする請求３に記載の電圧出力回路。
【請求項５】
前記第１および第２ドレイン・ソース間電圧と、前記第１および第２ドレイン・ソース間電圧が与えられたときに前記出力トランジスタに流れる第１および第２ドレイン電流の比を第１ドレイン抵抗とし、前記第３および第４ドレイン・ソース間電圧と、前記第３および第４ドレイン・ソース間電圧が与えられたときに前記出力電流検出トランジスタに流れる第３および第４ドレイン電流の比を第２ドレイン抵抗したとき、前記第１ドレイン抵抗と前記第２ドレイン抵抗が略等しいことを特徴とする請求項１に記載の電圧出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電圧出力回路に関する。
【背景技術】
【０００２】
従来、入力端子の電圧変動によらず出力端子に一定の電圧を出力する電圧出力回路では、出力端子に過電流が流れたときに出力電流を制限して出力トランジスタを保護する過電流保護回路を有している。
【０００３】
この過電流保護回路には、出力電流検出トランジスタに出力電流に応じた検出電流を流し、検出電流が許容値に達すると、検出電流を許容値に維持して出力電圧を０Ｖに降下する、所謂垂下型の過電流保護特性を示すように構成されているものがある。
【０００４】
このとき、出力トランジスタでは、出力電流が過電流保護動作電流に至り、出力電圧が０Ｖに降下し、過電流保護動作電流と略等しい過電流保護短絡電流が流れるようになっている。
【０００５】
然しながら、出力トランジスタと出力電流検出トランジスタの電圧電流特性の差に起因して、出力電流と検出電流にずれが生じ、過電流保護動作電流より過電流保護短絡電流が大きくなってしまうという問題がある。
【０００６】
そのため、出力電圧が０Ｖに降下する間に、出力トランジスタが過熱し、熱破壊する恐れがある。一方、出力トランジスタの過熱を避けるために、予め過電流保護動作電流を低目に設定し、出力トランジスタの電流出力能力を制限すると、電圧出力回路のパフォーマンスが低下するという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１９３４１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、出力電流検出精度を向上させた過電流保護回路を有する電圧出力回路を提供する。
【課題を解決するための手段】
【０００９】
一つの実施形態によれば、電圧出力回路では、出力トランジスタは第１および第２ドレイン・ソース間電圧の間で第１電圧電流特性を有し、入力電圧が印加される第１端子と出力電圧が印加される第２端子の間に接続され、ゲート電極が第１ノードに接続され、前記第１ノードの電圧に応じて導通が制御される。分圧回路は前記出力電圧を分圧した第１帰還電圧と第２帰還電圧を出力する。誤差増幅器は、前記第１帰還電圧と基準電圧を比較し、前記第１帰還電圧と前記基準電圧が等しくなるように前記第１ノードの電圧に帰還する。出力電流検出回路は、第３および第４ドレイン・ソース間電圧の間で前記第１電圧電流特性に略相似な第２電圧電流特性を有し、前記第２帰還電圧に基づいて、前記出力トランジスタのドレイン・ソース間電圧が前記第１ドレイン・ソース間電圧のときに前記第３ドレイン・ソース間電圧が与えられ、前記出力トランジスタのドレイン・ソース間電圧が前記第２ドレイン・ソース間電圧のときに前記第４ドレイン・ソース間電圧が与えられ、ゲート電極に前記第１ノードの電圧が与えられ、前記第１ノードの電圧に応じて導通が制御される出力電流検出トランジスタを含んでいる。出力電流制限回路は前記第１端子と前記第１ノードの間に接続された出力電流制限トランジスタを含み、前記出力電流検出トランジスタのドレイン電流が許容値を超えると導通し、前記第１ノードの電圧を引き上げて前記出力トランジスタに流れる電流を制限する。
【図面の簡単な説明】
【００１０】
【図１】実施例に係る電圧出力回路の構成を説明するためのブロック図。
【図２】実施例に係る電圧出力回路を示す回路図。
【図３】実施例に係る出力トランジスタと出力電流検出トランジスタの電圧電流特性を示す図。
【図４】実施例に係る出力トランジスタと出力電流検出トランジスタの動作特性を示す図。
【図５】実施例に係る電圧出力回路の過電流保護特性を示す図。
【図６】実施例に係る第１比較例の電圧出力回路を示す回路図。
【図７】実施例に係る第１比較例の出力トランジスタと出力電流検出トランジスタの動作特性を示す図。
【図８】実施例に係る第１比較例の電圧出力回路の過電流保護特性を示す図。
【図９】実施例に係る第２比較例の電圧出力回路を示す回路図。
【図１０】実施例に係る第２比較例の出力トランジスタと出力電流検出トランジスタの動作特性を示す図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１２】
本実施例に係る電圧出力回路について図１および図２を用いて説明する。図１は本実施例の電圧出力回路の構成を説明するためのブロック図、図２は電圧出力回路を示す回路図である。本実施例は、出力電流を間接的に検出し、垂下型の過電流保護回路を有する電圧出力回路の例である。この電圧出力回路は、シリーズレギュレータ、ボルテージレギュレータとも呼ばれている。
【００１３】
図１に示すように、本実施例の電圧出力回路１０は、Ｐチャネルの出力トランジスタ１１と、分圧回路１２と、誤差増幅器１３と、ドライバ回路１４と、出力電流検出回路１５と、出力電流制限回路１６で構成されている。出力電流検出回路１５および出力電流制限回路１６が過電流保護回路１７である。
【００１４】
出力トランジスタ１１は、ソース電極が第１端子１８に接続され、ドレイン電極が第２端子１９に接続され、ゲート電極が第１ノードＮ１に接続され、第１ノードＮ１の電圧Ｖｎ１（以後、第１ノード電圧Ｖｎ１という）に応じて導通が制御される。
【００１５】
出力トランジスタ１１は、相互コンダクタンスＧｍが大きく大電流を効率的に流せるように設計されたＰチャネルのＭＯＳトランジスタ、例えば高耐圧の２重拡散型絶縁ゲート電界効果トランジスタ（ＤＭＯＳトランジスタ：Double Diffusion MOS FET）などが好ましいが、ゲート長が短く且つゲート幅が大きく設計された通常のＰＭＯＳトランジスタでも構わない。
【００１６】
第１端子１８には、入力電圧Ｖｉｎが印加され、第２端子１９には、負荷２０が接続される。負荷２０に出力電圧Ｖｏｕｔが印加され、負荷２０に出力電流Ｉｏｕｔが供給される。
【００１７】
分圧回路１２は、第２端子１９と基準電位ＧＮＤの間に接続された第１乃至第３抵抗Ｒ１、Ｒ２、Ｒ３の直列回路を有している。分圧回路１２は出力電圧Ｖｏｕｔを分圧し、第１抵抗Ｒ１と第２抵抗の接続ノードから第１帰還電圧Ｖｒ１を出力し、第２抵抗Ｒ２と第３抵抗Ｒ３の接続ノードから第１帰還電圧Ｖｒ１より大きい第２帰還電圧Ｖｒ２を出力する。
【００１８】
第１帰還電圧Ｖｒ１および第２帰還電圧Ｖｒ２は次式で表わされる。  
Ｖｒ１＝Ｖｏｕｔ・Ｒ１／（Ｒ１＋Ｒ２＋Ｒ３）                  （１）
Ｖｒ２＝Ｖｏｕｔ・（Ｒ１＋Ｒ２）／（Ｒ１＋Ｒ２＋Ｒ３）        （２）
誤差増幅器１３は、第１帰還電圧Ｖｒ１と、基準電圧源２１が生成する基準電圧Ｖｒｅｆを比較し、第１帰還電圧Ｖｒ１と基準電圧Ｖｒｅｆが等しくなるように第１ノード電圧Ｖｎ１に帰還し、出力トランジスタ１１の導通を制御する。
【００１９】
ドライバ回路１４は、誤差増幅器１３のバッファアンプとして、第１ノード電圧Ｖｎ１を出力する。
【００２０】
出力電流検出回路１５は、第２帰還電圧Ｖｒ２に基づいて出力トランジスタ１１のドレイン・ソース間電圧に応じたドレイン・ソース間電圧が与えられ、第１ノード電圧Ｖｎ１に応じて導通が制御される出力電流検出トランジスタのドレイン電流（検出電流Ｉｓｅｎｃｅ）をもって、間接的に出力電流Ｉｏｕｔを検出する。
【００２１】
出力電流制限回路１６は、検出電流Ｉｓｅｎｃｅが許容値（出力電流Ｉｏｕｔの過電流保護動作電流に相当）に至ると、第１ノード電圧Ｖｎ１を引き上げて出力トランジスタ１１に流れる電流を制限する。
【００２２】
次に、誤差増幅器１３と、ドライバ回路１４と、出力電流検出回路１５と、出力電流制限回路１６の構成について説明する。
【００２３】
図２に示すように、誤差増幅器１３では、ＮＭＯＳトランジスタ３１、３２が差動接続されている。ＰＭＯＳトランジスタ３３、３４はカレントミラー回路を構成し、ＮＭＯＳトランジスタ３１、３２を等しい電流で駆動している。ＮＭＯＳトランジスタ３５は、バイアス電圧Ｖｂに応じて一定電流を流し、誤差増幅器１３を動作させる電流源である。  
誤差増幅器１３の動作は周知であり、その説明は省略する。
【００２４】
ドライバ回路１４は、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２の直列回路を有している。ＰＭＯＳトランジスタ４１は、ゲート電極が差動増幅器１３の出力端子に接続され、ドレイン電極が第１ノードＮ１に接続されている。ＮＭＯＳトランジスタ４２は、バイアス電圧Ｖｂに応じて一定電流をドライバ回路１４に流す電流源である。
【００２５】
出力電流検出回路１５では、出力電流検出トランジスタ（ＰＭＯＳトランジスタ）５１が第１端子１８と第２ノードＮ２の間に接続されている。ドレイン・ソース間電圧制御回路５２が、第２ノードＮ２と基準電位ＧＮＤに接続された出力電流検出抵抗Ｒ６の間に接続されている。出力電流検出トランジスタ５１のゲート電極は、第１ノードＮ１に接続されている。
【００２６】
ドレイン・ソース間電圧制御回路５２は、入力端子に第２帰還点圧Ｖｒ２が入力されるバッファ５３と、第１端子１８とバッファ５３の出力端子の間に接続された第４および第５抵抗Ｒ４、Ｒ５の直列回路と、第２ノードＮ２と出力電流検出抵抗Ｒ６の間に接続され、ゲート電極が第４および第５抵抗Ｒ４、Ｒ５の接続ノードに接続されたＰＭＯＳトランジスタ５４で構成されている。
【００２７】
バッファ５３は、例えば負有力端子と出力端子が接続された差動増幅器で構成され、高入力インピーダンスと低出力インピーダンスを有し、利得が１のバッファである。バッファ５３は、分圧回路１２と出力電流検出回路１５を電気的に分離し、第２帰還電圧Ｖｒ２の電圧情報のみを伝達する。
【００２８】
第２ノードＮ２の電圧Ｖｎ２（以後、第２ノード電圧Ｖｎ２という）は次式で表わされる。
【００２９】
Ｖｎ２＝Ｖｒ２＋Ｒ４・（Ｖｉｎ−Ｖｒ２）／（Ｒ４＋Ｒ５）＋Ｖｇｓ５４    （３）
ここで、Ｖｇｓ５４は、ＰＭＯＳトランジスタ５４のゲート・ソース間電圧である。
【００３０】
出力電流制限回路１６では、第１端子1８と第１ノードＮ１の間に出力電流制限トランジスタ（ＰＭＯＳトランジスタ）６１が接続されている。第１端子１８と基準電位ＧＮＤの間に、過電流制限抵抗Ｒ７とＮＭＯＳトランジスタ６２の直列回路が接続されている。
【００３１】
出力電流制限トランジスタ６１のゲート電極は、過電流制限抵抗Ｒ７とＮＭＯＳトランジスタ６２の接続ノードに接続されている。ＮＭＯＳトランジスタ６２のゲート電極は、出力電流検出抵抗Ｒ６とＰＭＯＳトランジスタ６２の接続ノードに接続されている。
【００３２】
これにより、過電流保護回路１７では、出力電流検出トランジスタ５１に流れる検出電流Ｉｓｅｎｃｅは、出力電流検出抵抗Ｒ６に流れ出力電流Ｉｏｕｔに比例した電流検出電圧Ｖｓｅｎｃｅに変換される。電流検出電圧ＶｓｅｎｃｅがＮＭＯＳトランジスタ６２の閾値を超えると、ＮＭＯＳトランジスタ６２にドレイン電流が流れ、過電流制限抵抗Ｒ７に電圧降下が生じる。
【００３３】
更に、ゲート電極が過電流制限抵抗Ｒ７に接続された出力電流制限トランジスタ６１が動作してドレイン電流が流れる。出力電流制限トランジスタ６１のドレイン電極は、第１ノードＮ１に接続されており、出力電流制限トランジスタ６１がドレイン電流を流すことにより、第１ノード電圧Ｖｎ１を上昇させるように働く。
【００３４】
第１帰還電圧Ｖｒ１により出力電圧Ｖｏｕｔが一定に保持される動作と過電流保護回路１７の関係は、最初に第１ノード電圧Ｖｎ１が下がることにより、出力電流Ｉｏｕｔが流れ始めるが、出力電流Ｉｏｕｔがある一定電流以上になると出力電流制限トランジスタ６１が動作して第１ノード電圧Ｖｎ１を上げようとするため、第１ノード電圧Ｖｎ１はそれ以上下がらなくなる。
【００３５】
この作用により、出力トランジスタ１１のドレイン電流（出力電流Ｉｏｕｔ）は、これ以上増加できなくなる。その結果、これ以上負荷２０が増加した場合、出力電流Ｉｏｕｔを維持したまま、出力電圧Ｖｏｕｔは降下を始める。
【００３６】
出力電流Ｉｏｕｔがこれ以上増加しなくなり、出力電圧Ｖｏｕｔが低下し始める出力電流が過電流保護動作電流ＩＣＬと呼ばれる。負荷２０が増大して、最終的に出力電圧Ｖｏｕｔが０Ｖまで下がったときに流れている電流が過電流保護短絡電流ＩＳＣと呼ばれる。
【００３７】
次に、出力トランジスタ１１と出力電流検出トランジスタ５１の電圧電流特性について説明する。一般に、ＭＯＳトランジスタのドレイン電流Ｉｄｓは、次式で表わされる。
【００３８】
Ｉｄｓ＝（１／２）・（Ｗ／Ｌ）・Ｋ・（Ｖｇｓ−Ｖｔｈ）２          （４）
ここで、Ｗはゲート幅、Ｌはゲート長、Ｋはゲート酸化膜の厚さ、誘電率などで定まる定数、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈは閾値である。式（４）よりゲート・ソース間電圧Ｖｇｓが同じのとき、ドレイン電流Ｉｄｓはゲート幅Ｗに比例し、ゲート長Ｌに反比例する。
【００３９】
出力トランジスタ１１では、ゲート長Ｌは出来るだけ短く設定されている。単位面積あたりの電流出力能力を出来るだけ大きくして、チップサイズの増大を抑制するためである。
【００４０】
一方、出力電流検出トランジスタ５１では、ゲート長Ｌは出力トランジスタ１１のゲート長より長く設定されている。検出電流Ｉｓｅｎｃｅは基準電位ＧＮＤへ流れる無効電流となるため、出力電流Ｉｏｕｔより出来るだけ小さく、例えば数万の１とする必要がある。本来、出力電流検出トランジスタ５１と出力トランジスタ１１のゲート長Ｌが等しいことが望ましいが、出力電流検出トランジスタ５１のゲート幅Ｗがレイアウトの最小寸法以下になり、現実に製造が困難になるためである。
【００４１】
図３は、出力トランジスタ１１と出力電流検出トランジスタ５１の電圧電流特性を示す図で、図３（ａ）が出力トランジスタ１１の電圧電流特性を示す図、図３（ｂ）が出力電流検出トランジスタ５１の電圧電流特性を示す図である。
【００４２】
図３（ａ）に示すように、出力トランジスタ１１では、ゲート長Ｌを短くすると相互コンダクタンスＧｍが大きくなり、より大きなドレイン電流Ｉｄｓが流れる。ドレイン・ソース間隔（チャネル長）が狭くなるため、ドレイン・ソース間電圧の影響を受け易くなる。五極管領域（飽和領域）でもドレイン・ソース間電圧の変化に対してドレイン電流Ｉｄｓの変化が大きくなる。
【００４３】
図３（ｂ）に示すように、出力電流検出トランジスタ５１では、ゲート長Ｌが出力トランジスタ１１より長いので、相互コンダクタンスＧｍが小さくなり、ドレイン電流Ｉｄｓは小さくなる。ドレイン・ソース間隔（チャネル長）が広くなるため、ドレイン・ソース間電圧の影響を受け難くなる。五極管領域ではドレイン・ソース間電圧の変化に対してドレイン電流Ｉｄｓは略一定になる。換言するとドレインの出力抵抗が高くなる。
【００４４】
即ち、出力トランジスタ１１と出力電流検出トランジスタ５１は、根本的に電圧電流特性に違いがある。出力トランジスタ１１と出力電流検出トランジスタ５１を等しいドレイン・ソース間電圧で動作させると、出力電流検出トランジスタ５１のドレイン電流（検出電流Ｉｓｅｎｃｅ）は出力トランジスタ１１のドレイン電流（出力電流Ｉｏｕｔ）に比例せず、ずれが生じてしまう。
【００４５】
上述した電圧出力回路１０では、第２帰還電圧Ｖｒ２に基づいて、出力電流検出トランジスタ５１の第２電圧電流特性が出力トランジスタ１１の第１動作範囲での電圧電流特性と略相似するように、出力電流検出トランジスタ５１の第２動作範囲を選択するように構成されている。
【００４６】
出力電流検出トランジスタ５１の第２動作範囲の選択は、第２帰還電圧Ｖｒ２に基づいて、ドレイン・ソース間電圧制御回路５２により、出力電流検出トランジスタ５１のドレイン・ソース間電圧を制御することにより行なわれる。
【００４７】
出力電流検出トランジスタ５１のドレイン・ソース間電圧Ｖｄｓ５１は、次式で表わされる。  
Ｖｄｓ５１＝Ｖｉｎ−Ｖｎ２                            （５）
出力トランジスタ１１と出力電流検出トランジスタ５１の第１および第２電圧電流特性が略相似するように、出力トランジスタ１１と出力電流検出トランジスタ５１を異なるドレイン・ソース間電圧で動作させることにより、十分な精度で出力電流Ｉｏｕｔに比例した検出電流Ｉｓｅｎｃｅを得ることが可能になる。
【００４８】
次に、出力トランジスタ１１と出力電流検出トランジスタ５１の動作範囲について説明する。図４は出力トランジスタ１１と出力電流検出トランジスタ５１の動作範囲を示す図である。
【００４９】
図４に示すように、出力トランジスタ１１の第１動作範囲ΔＶ１は、第１ドレイン・ソース間電圧Ｖｄｓ１と第２ドレイン・ソース間電圧Ｖｄｓ２の間（ΔＶ１＝Ｖｄｓ２−Ｖｄｓ１）である。第１動作範囲ΔＶ１において、出力トランジスタ１１は第１電圧電流特性７１を有している。
【００５０】
出力電流検出トランジスタ５１の第２動作範囲ΔＶ２は、第３ドレイン・ソース間電圧Ｖｄｓ３と第４ドレイン・ソース間電圧Ｖｄｓ４の間（ΔＶ２＝Ｖｄｓ４−Ｖｄｓ３）である。第２動作範囲ΔＶ２において、出力電流検出トランジスタ５１は第１電圧電流特性７１と略相似な第２電圧電流特性７２を有している。
【００５１】
第１ドレイン・ソース間電圧Ｖｄｓ１は、電圧出力回路１０が定格出力電圧Ｖｏｕｔを出力するときのドレイン・ソース間電圧である。第２ドレイン・ソース間電圧Ｖｄｓ２は、電圧出力回路１０が過電流保護短絡電流ＩＳＣを流すとき（Ｖｏｕｔ＝０）のドレイン・ソース間電圧である。
【００５２】
第１および第２ドレイン・ソース間電圧Ｖｄｓ１、Ｖｄｓ２は、次式で表わされる。  
Ｖｄｓ１＝Ｖｉｎ−Ｖｏｕｔ                          （６）
Ｖｄｓ２＝Ｖｉｎ                                    （７）
出力トランジスタ１１の第１動作範囲ΔＶ１は五極管領域にあり、第１電圧電流特性７１は図３で説明したようにドレイン・ソース間電圧がＶｄｓ１からＶｄｓ２まで変化すると、ドレイン電流がＩｄ１からＩｄ２まで変化する（ΔＩ１＝Ｉ２−Ｉ１）。
【００５３】
一方、出力電流検出トランジスタ５１の第２動作範囲は三極管領域と五極管領域の間にあり、第２電圧電流特性７２はドレイン・ソース間電圧がＶｄｓ３からＶｄｓ４まで変化すると、ドレイン電流がＩｄ３からＩｄ４まで変化する（ΔＩ２＝Ｉ４−Ｉ３）。
【００５４】
ドレイン・ソース間電圧の変化量に対するドレイン電流の変化量の比の逆数をドレイン抵抗とすると、出力トランジスタ１１の第１ドレイン抵抗Ｒｄ１＝ΔＶ１／ΔＩ１と出力電流検出トランジスタ５１の第２ドレイン抵抗Ｒｄ２＝ΔＶ２／ΔＩ２は略等しくなる（Ｒｄ１≒Ｒｄ２）。
【００５５】
従って、第１動作範囲ΔＶ１で第１電圧電流特性７１に従って動作する出力トランジスタに対して、出力電流検出トランジスタ５１の動作範囲を第２動作範囲ΔＶ２に設定して、第２電圧電流特性７２に従って動作させることにより、十分な精度で出力電流Ｉｏｕｔに比例する検出電流Ｉｓｅｎｃｅを得ることが可能である。
【００５６】
ここで、第３および第４ドレイン・ソース間電圧Ｖｄｓ３、Ｖｄｓ４は、次式で表わされる。  
Ｖｄｓ３＝Ｖｉｎ−Ｖｒ２−Ｒ４・（Ｖｉｎ−Ｖｒ２）／（Ｒ４＋Ｒ５）
−Ｖｇｓ５４                                                    （８）
Ｖｄｓ４＝Ｖｉｎ−Ｒ４・Ｖｉｎ／（Ｒ４＋Ｒ５）−Ｖｇｓ５４        （９）
具体的な例として、ある動作条件を仮定して説明する。電圧出力回路１０が、入力電圧Ｖｉｎが６Ｖ、出力電圧Ｖｏｕｔが５Ｖで定格動作をしているとする。このとき、第１ドレイン・ソース間電圧Ｖｄｓ１が１Ｖ、第２ドレイン・ソース間電圧Ｖｄｓ２が６Ｖである。
【００５７】
出力トランジスタ１１および出力電流検出トランジスタ５１の静特性を対比して、第１電圧電流特性７１と略相似の第２電圧電流特性７２が得られる第３ドレイン・ソース間電圧Ｖｄｓ３が０．６Ｖ、第４ドレイン・ソース間電圧Ｖｄｓ４が１．１Ｖであるとする。この第３および第４ドレイン・ソース間電圧Ｖｄｓ３、Ｖｄｓ４は使用するトランジスタにより任意に設定できるものである。
【００５８】
更に、一部の素子定数を設定し、例えば第５抵抗Ｒ５が１０ｋΩ、ＰＭＯＳトランジスタ５４のゲート・ソース間電圧Ｖｇｓ５４が０．８Ｖであるとする。
【００５９】
これから、第４抵抗Ｒ４を２１．５ｋΩ、出力電圧Ｖｏｕｔが５Ｖのときに第２帰還電圧Ｖｒ２が１．５７９Ｖになるように第１乃至第３抵抗Ｒ１、Ｒ２、Ｒ３を設定する。
【００６０】
別の例として、電圧出力回路１０が、入力電圧Ｖｉｎが２．８Ｖ、出力電圧Ｖｏｕｔが１．８Ｖで定格動作をしているとする。このとき、第１ドレイン・ソース間電圧Ｖｄｓ１が１Ｖ、第２ドレイン・ソース間電圧Ｖｄｓ２が２．８Ｖである。
【００６１】
第５抵抗Ｒ５が１０ｋΩ、ＰＭＯＳトランジスタ５４のゲート・ソース間電圧Ｖｇｓ５４が０．８Ｖのとき、第４抵抗Ｒ４を１．２ｋΩ、出力電圧Ｖｏｕｔが１．８Ｖのときに第２帰還電圧Ｖｒ２が１．１２Ｖになるように第１乃至第３抵抗Ｒ１、Ｒ２、Ｒ３を設定する。
【００６２】
上述した素子定数は現実的な値である。これにより、電圧出力回路１０は実現可能な回路である。
【００６３】
図５は電圧出力回路１０の過電流保護特性を示す図である。図５に示すように、電圧出力回路１０は通常出力電圧５Ｖで、負荷２０に出力電流として通常動作電流Ｉｃｏｎｓｔを流すように動作している。
【００６４】
負荷２０が増大して、出力電流Ｉｏｕｔが通常動作電流Ｉｃｏｎｓｔから過電流保護動作電流ＩＣＬに達すると、電圧出力回路１０の過電流保護回路１７は、出力電流Ｉｏｕｔは過電流保護動作電流ＩＣＬを維持したまま、出力電圧Ｖｏｕｔを０Ｖまで降下させ、過電流保護動作電流ＩＣＬと過電流保護短絡電流ＩＳＣ１が等しい垂下型の過電流保護特性を示す。
【００６５】
従って、出力電圧Ｖｏｕｔが０Ｖまで降下する間に、電圧出力回路１０の出力トランジスタ１１が過熱し、熱破壊する恐れは生じない。
【００６６】
図６は第１比較例の電圧出力回路を示す図、図７は第１比較例の出力トランジスタと出力電流検出トランジスタの動作範囲における電圧電流特性を示す図である。ここで、第１比較例とはドレイン・ソース間電圧制御回路５２を有しない電圧出力回路のことである。
【００６７】
図６に示すように、第１比較例の電圧出力回路８０では、出力電流検出回路８１はドレイン・ソース間電圧制御回路５２を有しないので、第２ノードＮ２と出力電流検出抵抗Ｒ６が直接接続されている。従って、分圧回路８２に第３抵抗Ｒ３は不要である。
【００６８】
図７に示すように、出力トランジスタ１１の第１動作範囲ΔＶ１は、図４に示す第１動作範囲ΔＶ１と同じである。一方、出力電流検出トランジスタ５１の第２動作範囲ΔＶ２は、図４に示す第２動作範囲ΔＶ２と異なっている。
【００６９】
第１比較例の第２動作範囲ΔＶ２では、第３および第４ドレイン・ソース間電圧Ｖｄｓ３、Ｖｄｓ４は次式で表わされる。  
Ｖｄｓ３＝Ｖｉｎ−Ｉｓｅｎｃｅ・Ｒ６                      （１０）
Ｖｄｓ４＝Ｖｄｓ２                                        （１１）
その結果、第２電圧電流特性７３は第１電圧電流特性７１に略相似していないので、第１ドレイン抵抗Ｒｄ１は第２ドレイン抵Ｒｄ２より大幅に小さくなり（Ｒｄ１≪Ｒｄ２）、検出電流Ｉｓｅｎｃｅは出力電流Ｉｏｕｔに比例しない。
【００７０】
図８に示すように、電圧出力回路８０の過電流保護特性は、出力電流Ｉｏｕｔが過電流保護動作電流ＩＣＬに達すると、出力電流Ｉｏｕｔは過電流保護動作電流ＩＣＬを維持できずに、過電流保護動作電流ＩＣＬよりΔＩ１だけ電流がオーバランして出力電圧Ｖｏｕｔが０Ｖまで降下するようになる。従って、過電流保護短絡電流ＩＳＣ１より大きい過電流保護短絡電流ＩＳＣ２が流れるので、電圧出力回路８０の出力トランジスタ１１が過熱し、熱破壊する恐れが生じる。
【００７１】
図９は第２比較例の電圧出力回路を示す図、図１０は第２比較例の出力トランジスタと出力電流検出トランジスタの動作範囲における電圧電流特性を示す図である。ここで、第２比較例とは、出力電流検出トランジスタ５１のドレイン・ソース間電圧が出力トランジスタ１１のドレイン・ソース間電圧に一致するように構成された電圧出力回路のことである。
【００７２】
図９に示すように、第２比較例の電圧出力回路９０の出力電流検出回路９１では、バッファ５３となる差動増幅器の正入力端子が第２端子１９に接続され、負入力端子がＰＭＯＳトランジスタ５４のソース電極に接続され、出力端子がＰＭＯＳトランジスタ５４のゲート電極に接続されている。
【００７３】
これにより、第２ノード電圧Ｖｎ２は出力電圧Ｖｏｕｔに等しくなるので、出力電流検出トランジスタ５１のドレイン・ソース間電圧が出力トランジスタ１１のドレイン・ソース間電圧に一致する。
【００７４】
図１０に示すように、第２比較例の第２動作範囲ΔＶ２では、第３および第４ドレイン・ソース間電圧Ｖｄｓ３、Ｖｄｓ４は次式で表わされる。  
Ｖｄｓ３＝Ｖｄｓ１                                        （１２）
Ｖｄｓ４＝Ｖｄｓ２                                        （１３）
その結果、第２電圧電流特性７４は第１電圧電流特性７１に略相似していないので、第１ドレイン抵抗Ｒｄ１は第２ドレイン抵抗Ｒｄ２より小さくなり（Ｒｄ１＜Ｒｄ２）、検出電流Ｉｓｅｎｃｅは出力電流Ｉｏｕｔに比例しない。
【００７５】
電圧出力回路９０の過電流保護特性は、図８に示す電圧出力回路８０の過電流保護特性と略同様であり、その説明は省略する。
【００７６】
一方、本実施例の電圧出力回路１０では、上述したように、第２電圧電流特性７２は第１電圧電流特性７１と略相似しているので、第１ドレイン抵抗Ｒｄ１は第２ドレイン抵抗Ｒｄ２と略等しく（Ｒｄ１≒Ｒｄ２）、検出電流Ｉｓｅｎｃｅは出力電流Ｉｏｕｔに十分な精度で比例している。
【００７７】
出力電流Ｉｏｕｔが過電流保護動作電流ＩＣＬに達すると、出力電流Ｉｏｕｔは過電流保護動作電流ＩＣＬを維持したまま、出力電圧Ｖｏｕｔが０Ｖまで降下する。従って、電圧出力回路１０の出力トランジスタ１１が過熱し、熱破壊する恐れは生じない。
【００７８】
以上説明したように、本実施例の電圧出力回路１０では、ドレイン・ソース間電圧制御回路５２により、第２帰還点圧Ｖｒ２に基づいて出力トランジスタ１１の第１動作範囲ΔＶ１に応じた第２動作範囲ΔＶ２で出力電流検出トランジスタ５１を動作させている。
【００７９】
その結果、出力トランジスタ１１の第１電圧電流特性７１と出力電流検出トランジスタ５１の第２電圧電流特性７２が略相似になり、出力電流Ｉｏｕｔに比例した電流を出力電流検出トランジスタ５１に流すことができる。従って、出力電流検出精度を向上させた過電流保護回路１７を有する電圧出力回路１０が得られる。
【００８０】
ここでは、第２帰還電圧Ｖｒ２が第１帰還電圧Ｖｒ１より大きい（Ｖｒ２＞Ｖｒ１）場合について説明したが、第２帰還電圧Ｖｒ２を第１帰還電圧Ｖｒ１より小さくしても（Ｖｒ１＞Ｖｒ２）動作は可能である。
【００８１】
出力回路１０が垂下型の過電流保護特性を有する場合について説明したが、フの字型の過電流保護特性を有する出力回路に適用することも可能である。
【００８２】
但し、フの字型の過電流保護特性では、過電流保護短絡電流ＩＳＣが過電流保護動作電流ＩＣＬより小さくなるように構成されているので、元々出力トランジスタ１１が過熱し、熱破壊する恐れ少ないが、出力電流検出精度が向上するので、安定した動作が得られる利点がある。
【００８３】
更に、出力電流検出回路１５は、電圧出力回路に限らず、出力素子に流れる電流を出力素子の動作に比例して動作する別の素子を用いて検出する目的の回路であれば、同様に適用可能である。例えば、ＯＰアンプにおいて、出力保護のために出力電流の検出精度を向上させたい場合などに適用できる。
【００８４】
上述した実施形態は、単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な回路は、種々の他の形態に具体化されても良いし、さらに、本発明の主旨又はスピリットから逸脱することなくここにおいて述べた回路の形態における種々の省略、置き換えおよび変更を行っても良い。付随する請求項およびそれらの均等物または均等方法は、本発明の範囲および主旨又はスピリットに入るようにそのような形態若しくは変形を含むことを意図している。
【符号の説明】
【００８５】
１０、８０、９０  電圧出力回路
１１  出力トランジスタ
１２、８２  分圧回路
１３  誤差増幅器
１４  ドライバ回路
１５、８１、９１  出力電流検出回路
１６  出力電流制限回路
１７  過電流保護回路
１８  第１端子
１９  第２端子
２０  負荷
２１  基準電圧源
３１、３２、３５、４２、６２  ＮＭＯＳトランジスタ
３３、３４、４１、５４  ＰＭＯＳトランジスタ
５１  出力電流検出トランジスタ
５２、９２  ドレイン・ソース電圧制御回路
５３  バッファ
６１  出力電流制限トランジスタ
７１  第１電圧電流特性
７２、７３、７４  第２電圧電流特性
Ｎ１  第１ノード
Ｎ２  第２ノード
Ｖｒｅｆ  基準電圧
Ｖｒ１  第１帰還電圧
Ｖｒ２  第２帰還電圧
Ｖｂ  バイアス電圧
ΔＶ１  第１動作範囲
ΔＶ２  第２動作範囲
Ｒ１  第１抵抗
Ｒ２  第２抵抗
Ｒ３  第３抵抗
Ｒ４  第４抵抗
Ｒ５  第５抵抗
Ｒ６  出力電流検出抵抗
Ｒ７  過電流制限抵抗
【図１】
2012064009.tif 000003
【図２】
2012064009.tif 000004
【図３】
2012064009.tif 000005
【図４】
2012064009.tif 000006
【図５】
2012064009.tif 000007
【図６】
2012064009.tif 000008
【図７】
2012064009.tif 000009
【図８】
2012064009.tif 000010
【図９】
2012064009.tif 000011
【図１０】
2012064009.tif 000012