(57)【要約】【課題】半導体記憶装置において、微細化が可能で基板へのリーク電流が低減された構造及びその製造方法を提供する。【解決手段】半導体記憶装置は、複数の拡散ビット線２と、複数の拡散ビット線２の各々の上に設けられた埋め込み絶縁膜３と、複数の拡散ビット線２の間に設けられたトラップ膜４と、複数の拡散ビット線２と交差する複数のワード線５と、対応する前記拡散ビット線と各々電気的に接続された複数の第１の注入拡散層７ａと、複数の第１の注入拡散層７ａの各々を電気的に分離する素子分離領域８とを備える。複数のワード線５のうち、複数の第１の注入拡散層７ａに最も近いワード線５ｘの上面上から拡散ビット線２の第１の注入拡散層７ａ側の端部上及び素子分離領域８上に至る領域に絶縁膜１１が設けられている。【選択図】図１
2012015439.tif 000002
【特許請求の範囲】
【請求項１】
基板の上部に設けられ、第１の方向に延伸する複数の拡散ビット線と、
前記複数の拡散ビット線の各々の上に設けられた埋め込み絶縁膜と、
前記基板上であって、前記複数の拡散ビット線の間に設けられたトラップ膜と、
前記トラップ膜上及び前記埋め込み絶縁膜上に設けられ、前記複数の拡散ビット線と交差し、第２の方向に延伸する複数のワード線と、
前記基板の上部に設けられ、前記各拡散ビット線の端部に隣接し、対応する前記拡散ビット線と各々電気的に接続された複数の第１の注入拡散層と、
前記基板の上部に設けられ、前記複数の第１の注入拡散層の各々を電気的に分離する素子分離領域と、
前記複数のワード線のうち、前記複数の第１の注入拡散層に最も近いワード線の上面上から前記拡散ビット線の前記第１の注入拡散層側の端部上及び前記素子分離領域上に至る領域に設けられた第１の絶縁膜と、
前記第１の注入拡散層の少なくとも一部上に設けられたシリサイド層とを備えている半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記基板上に設けられ、ゲート電極と、前記ゲート電極の側面上に設けられたサイドウォールとを有する周辺トランジスタをさらに備え、
前記複数の第１の注入拡散層は、前記基板のうち前記複数の拡散ビット線及び前記複数のワード線が形成された領域と前記周辺トランジスタが形成された領域との間に設けられており、
前記第１の絶縁膜は、前記サイドウォールと異なる材料で構成されている半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、
前記ワード線の側面上に設けられ、前記サイドウォールと同じ材料で構成された第２の絶縁膜をさらに備え、
前記第１の絶縁膜は、前記複数のワード線のうち、前記複数の第１の注入拡散層に最も近いワード線の側面上に設けられた前記第２の絶縁膜の上にも設けられている半導体記憶装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体記憶装置において、
前記各第１の注入拡散層はそれぞれ対応する前記各拡散ビット線と直接接続しており、
前記第１の絶縁膜は、前記各第１の注入拡散層のうち前記各拡散ビット線側の端部上にも設けられている半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、
前記基板上に設けられ、ゲート電極と、前記ゲート電極の側面上に設けられたサイドウォールとを有する周辺トランジスタをさらに備え、
前記複数の第１の注入拡散層は、前記基板のうち前記複数の拡散ビット線及び前記複数のワード線が形成された領域と前記周辺トランジスタが形成された領域との間に設けられており、
前記第１の絶縁膜は、前記サイドウォールと同じ材料で構成されている半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
前記各第１の注入拡散層はそれぞれ対応する前記各拡散ビット線と直接接続しており、
前記第１の絶縁膜は、前記各第１の注入拡散層のうち前記各拡散ビット線側の端部上にも設けられている半導体記憶装置。
【請求項７】
請求項５に記載の半導体記憶装置において、
前記基板の上部であって、前記各拡散ビット線と、これに対応する前記各第１の注入拡散層との間の領域に設けられ、前記各第１の注入拡散層と同じ導電型で、且つ前記各第１の注入拡散層よりも不純物濃度が低い第２の注入拡散層をさらに備え、
前記トラップ膜は前記第２の注入拡散層上にも設けられている半導体記憶装置。
【請求項８】
請求項１〜７のうちのいずれか１つに記載の半導体記憶装置において、
前記ワード線は多結晶シリコンを含み、前記埋め込み拡散ビット線および前記第１の注入拡散層に含まれる不純物とは異なる導電型の不純物を含む半導体記憶装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体記憶装置において、
前記第１の注入拡散層は、前記基板のうち前記拡散ビット線及び前記埋め込み絶縁膜が形成されたメモリセル領域内にも設けられており、
前記第１の絶縁膜は前記メモリセル領域内の前記第１の注入拡散層上にも形成されている半導体記憶装置。
【請求項１０】
請求項１〜９のうちいずれか１つに記載の半導体記憶装置において、
前記第１の注入拡散層と前記拡散ビット線とは同じ導電型である半導体記憶装置。
【請求項１１】
メモリセル領域、コンタクト形成領域、及び周辺トランジスタ形成領域が形成された基板の少なくとも前記コンタクト形成領域の上部に素子分離領域を形成する工程（ａ）と、
前記基板上にトラップ膜を形成する工程（ｂ）と、
前記トラップ膜のうち前記メモリセル領域上に形成された部分を選択的に除去した後、第１導電型の不純物を前記基板の露出部分に導入することで、前記メモリセル領域の上部に第１の方向に延伸する複数の拡散ビット線を形成する工程（ｃ）と、
前記複数の拡散ビット線のそれぞれの上に複数の埋め込み絶縁膜を形成する工程（ｄ）と、
前記工程（ｄ）の後、前記トラップ膜のうち、少なくとも前記周辺トランジスタ形成領域上に設けられた部分を除去し、前記周辺トランジスタ形成領域上にゲート絶縁膜を形成する工程（ｅ）と、
前記トラップ膜上及び前記埋め込み絶縁膜上に、前記複数の拡散ビット線と交差し、第２の方向に延伸する複数のワード線を形成するとともに、前記ゲート絶縁膜上にゲート電極を形成する工程（ｆ）と、
前記工程（ｆ）の後、前記メモリセル領域と前記周辺トランジスタ形成領域との境界部に形成された前記コンタクト形成領域の上部に、前記拡散ビット線と電気的に接続された第１導電型の第１の注入拡散層を形成する工程（ｇ）と、
前記複数のワード線のうち、前記複数の第１の注入拡散層に最も近いワード線の上面上から前記拡散ビット線の前記第１の注入拡散層側の端部上及び前記素子分離領域上に至る領域に第１の絶縁膜を形成する工程（ｈ）と、
前記第１の注入拡散層のうち前記第１の絶縁膜に覆われていない部分上にシリサイド層を形成する工程（ｉ）とを備えている半導体記憶装置の製造方法。
【請求項１２】
請求項１１に記載の半導体記憶装置の製造方法において、
前記工程（ｆ）の後に、前記ゲート電極の側面上にサイドウォールを形成する工程（ｊ）と、
前記工程（ｊ）の後に、前記トラップ膜のうち前記コンタクト形成領域上に形成された部分を除去する工程（ｋ）とをさらに備え、
前記工程（ｇ）は、前記工程（ｋ）の後に行われる半導体記憶装置の製造方法。
【請求項１３】
請求項１２に記載の半導体記憶装置の製造方法において、
前記工程（ｋ）では、異方性エッチングによって前記トラップ膜が除去される半導体記憶装置の製造方法。
【請求項１４】
請求項１１に記載の半導体記憶装置の製造方法において、
前記工程（ｆ）の後、前記工程（ｇ）の前に、前記基板上の全体に第２の絶縁膜を形成した後、前記第２の絶縁膜の一部を除去することで、前記第１の絶縁膜を形成するとともに、前記ゲート電極の側面上にサイドウォールを形成する工程（ｍ）とをさらに備えている半導体記憶装置の製造方法。
【請求項１５】
請求項１４に記載の半導体記憶装置の製造方法において、
前記工程（ｍ）では、前記第１の絶縁膜は前記トラップ膜のうち前記コンタクト形成領域上に設けられた部分上にまで設けられ、
前記工程（ｍ）の後、前記工程（ｇ）の前に、前記工程（ｍ）で前記第１の絶縁膜の形成に用いられたマスクを用いて前記コンタクト形成領域の一部上に形成された前記トラップ膜を除去する工程（ｎ）をさらに備えている半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示された技術は、半導体記憶装置及びその製造方法に関し、特に、コンタクトレス方式のメモリセルアレイにおけるビット線の共用コンタクト領域の構造及びその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の高集積化に伴いメモリセルサイズが縮小されてきており、それに対応するためにコンタクトレス方式のメモリセルアレイが考案されている。このコンタクトレス方式のメモリセルアレイにおいて、埋め込み型の拡散ビット線を上方の金属配線に接続するコンタクトとして、共用コンタクト構造が提案されている（例えば、特許文献１〜３参照）。
【０００３】
図３１（ａ）は、従来の半導体記憶装置を示す平面図であり、（ｂ）〜（ｄ）は、当該従来の半導体記憶装置を示す断面図である。図３１（ｂ）〜（ｄ）は、図３１（ａ）において、それぞれメモリセル領域から周辺トランジスタに至るＹ−Ｙ線、Ｙ１−Ｙ１線、及びＹ２−Ｙ２線での当該半導体記憶装置の断面図である。ここでは、主に半導体記憶装置の共用コンタクトの構造について説明する。
【０００４】
図３１（ａ）〜（ｄ）に示すように、ｐ型シリコン等からなる半導体基板１０１には、メモリセル領域２００、コンタクト形成領域２１０、周辺トランジスタ形成領域２２０がそれぞれ形成されている。
【０００５】
メモリセル領域２００には、半導体基板１０１の上部に形成され、列方向（図３１（ａ）の上下方向）に延びる複数の拡散ビット線１０２が設けられている。拡散ビット線１０２は、例えばｎ型の不純物を含んでいる。また、半導体基板１０１のメモリセル領域２００上であって平面的に見て拡散ビット線１０２の間の領域にはトラップ膜１０４が設けられている。拡散ビット線１０２上には列方向に延びる埋め込み酸化膜１０３が設けられている。トラップ膜１０４は、互いに隣接する埋め込み酸化膜１０３の間に位置している。トラップ膜１０４上及び埋め込み酸化膜１０３上には、平面的に見て拡散ビット線１０２と直交する複数のワード線１０５が設けられている。各ワード線１０５の側面上には絶縁膜１１０ａが設けられている。
【０００６】
２本の互いに隣接する拡散ビット線１０２をソースとドレインとして電流を流し、トラップ膜１０４に蓄積された電荷量の大小を検知することで、半導体記憶装置をメモリとして機能させることができる。すなわち、ワード線１０５の一部であるゲート電極と、トラップ膜１０４のうち当該ゲート電極直下に位置する部分と、互いに隣接する拡散ビット線１０２のうち、当該ゲート電極の両側に位置する部分であるソースドレイン領域とが１つのメモリセルを構成する。半導体基板１０１のメモリセル領域２００上にはこのメモリセルが行列状に配置されたメモリセルアレイが設けられていることになる。
【０００７】
半導体基板１０１のコンタクト形成領域２１０の上部には、対応する拡散ビット線１０２にそれぞれ接続されたｎ型の注入拡散層１０７ａが設けられている。注入拡散層１０７ａ上にはシリサイド層１０９が形成されており、シリサイド層１０９の上にはコンタクト１０６が設けられている。各注入拡散層１０７ａは素子分離領域１０８により互いに分離されている。
【０００８】
半導体基板１０１の周辺トランジスタ形成領域２２０上には例えばｎチャネル型のＭＩＳトランジスタが形成されている。半導体基板１０１の周辺トランジスタ形成領域２２０の上部は素子分離領域１０８により囲まれている。
【０００９】
周辺トランジスタ形成領域２２０上のＭＩＳトランジスタは、ゲート酸化膜１１６と、ゲート電極１１７と、lightly doped drain(ＬＤＤ)領域１２０と、ソースドレイン領域１０７ｂと、サイドウォール１１０ｂとを有している。
【００１０】
以上のように、図３１（ａ）〜（ｄ）に示す従来の半導体記憶装置では、拡散ビット線１０２とコンタクト１０６とは、埋め込み型の拡散ビット線１０２と同じ導電型である注入拡散層１０７ａを介して接続されている。コンタクト１０６下には、シリサイド層１０９が形成されているので、コンタクト１０６と注入拡散層１０７ａとの接触抵抗を低減することができ、１本の拡散ビット線１０２に対して１個のコンタクトだけを用いて上方の金属配線に接続しても、コンタクト１０６と拡散ビット線１０２との間の抵抗値を比較的低くすることができる。
【００１１】
次に、従来の半導体記憶装置の製造方法について簡単に説明する。
【００１２】
まず、図３２（ａ）〜（ｄ）に示すように、拡散ビット線１０２、埋め込み酸化膜１０３、トラップ膜１０４及び素子分離領域１０８が形成されたｐ型の半導体基板１０１を準備した後、レジスト１１５を用いてトラップ膜１０４のうち周辺トランジスタ形成領域２２０上及びコンタクト形成領域２１０上に形成された部分を除去する。トラップ膜１０４の除去は、半導体基板１０１の周辺トランジスタ形成領域２２０と素子分離領域１０８とで形成される段差部にトラップ膜１０４の残渣が発生することを防ぐ目的で、等方性エッチングであるウエットエッチングにより行われることが望ましい。
【００１３】
次に、レジスト１１５を除去した後、半導体基板１０１の周辺トランジスタ形成領域２２０上にゲート酸化膜１１６を形成する。次いで、メモリセル領域２００上にトラップ膜１０４を挟んでワード線１０５を形成するとともに、ゲート酸化膜１１６上にゲート電極１１７を形成する。
【００１４】
次に、ＬＤＤ領域１２０を形成した後、サイドウォール１１０ｂ及び絶縁膜１１０ａを形成する。次に、例えばｎ型の注入拡散層１０７ａ及びソースドレイン領域１０７ｂを形成することで、周辺トランジスタ形成領域上にＭＩＳトランジスタを形成する。
【００１５】
次に、ワード線１０５上、ゲート電極１１７上、ソースドレイン領域１０７ｂ上及び注入拡散層１０７ａ上に、選択的にシリサイド層１０９を形成する。次いで、基板上に層間絶縁膜（図示省略）を形成した後、シリサイド層１０９を間に挟んで注入拡散層１０７ａ上に、層間絶縁膜を貫通するコンタクト１０６を形成する。このようにして、従来の半導体記憶装置は形成できる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００２−０５０７０５号公報
【特許文献２】ＵＳ２００２／００１７６５９
【特許文献３】ＵＳ２００２／０１２７７９４
【特許文献４】特開２００６−１９６６８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記の従来例に示す微細化されたコンタクト構造では、以下のように、製造工程においてビット線リークが発生する場合がある。
【００１８】
図３３（ａ）〜（ｄ）は、従来の半導体記憶装置の製造方法の一部を示す図である。同図（ａ）は、従来の半導体記憶装置を上方から見た平面図であり、（ｂ）〜（ｄ）は、（ａ）において、それぞれメモリセル領域から周辺トランジスタに至るＹ−Ｙ線、Ｙ１−Ｙ１線、及びＹ２−Ｙ２線での当該半導体記憶装置の断面図である。なお、図３３（ａ）においては、見やすいようにレジスト１１５の外形のみ示し、レジスト１１５の下に位置する部材も示している。なお、図３３（ａ）〜（ｄ）は、微細化を進めた場合の従来の半導体記憶装置の製造方法において、図３２（ａ）〜（ｄ）に相当する工程を示す図である。
【００１９】
図３３（ａ）〜（ｄ）に示すように、半導体記憶装置の微細化を進めていくと、レジスト１１５の開口領域と拡散ビット線１０２とのマージンが小さくなり、レジスト１１５の開口領域と埋め込み拡散ビット線１０２の一部に重畳部分が生じる場合がある。
【００２０】
この場合、図３３（ｂ）に示すように、埋め込み酸化膜１０３の一部がウエットエッチングにより削られ、拡散ビット線１０２の端部上面が露出する。また、図３３（ｃ）に示すように、レジスト１１５の開口部端のトラップ膜１０４が横方向からエッチングされて後退する。
【００２１】
次に、図３４（ａ）〜（ｄ）に示すように、上述の半導体記憶装置と同様の工程を経て、メモリセル領域２００上のワード線１０５、コンタクト形成領域２１０上のコンタクト１０６、周辺トランジスタ形成領域２２０上のＭＩＳトランジスタをそれぞれ形成する。
【００２２】
この際に、露出した拡散ビット線１０２の端部上にもシリサイド層１０９が形成される。シリサイド層１０９の形成時には、シリコンからなる半導体基板１０１の上面がチタン（Ｔｉ）やコバルト（Ｃｏ）などの金属と反応してシリサイドとなる。拡散ビット線１０２中のｎ型不純物は埋め込み酸化膜１０３形成時の熱処理等により既に拡散しているため、拡散ビット線１０２の端部においては低濃度なっている。そのため、拡散ビット線１０２の露出部分上に形成されたシリサイド層１０９がｐ型の半導体基板１０１と電気的に接触しやすい状態にある。そして、実際に拡散ビット線１０２の端部がシリサイド化され、シリサイド層１０９がｐ型の半導体基板１０１と接触すると、シリサイド層１０９を介した接合リークが発生する。
【００２３】
また、図３４（ｃ）に示すように、トラップ膜１０４のコンタクト形成領域２１０側の端部がエッチングされ、トラップ膜１０４の端部が注入拡散層１０７ａ上に到達しない場合には、注入拡散層１０７ａと半導体基板１０１のｐ型部分との境界部上にもシリサイド層１０９が形成され、注入拡散層１０７ａと半導体基板１０１との短絡１５０が発生してしまう。
【００２４】
このような、トラップ膜１０４のエッチングは、基板の全面上に形成された絶縁膜をエッチングしてワード線１０５間の絶縁膜１１０ａ及びゲート電極１１７側面上のサイドウォール１１０ｂ（図３１（ｂ）〜（ｄ）参照）を形成する工程で生じる可能性がある。基板上の絶縁膜はシリコン酸化膜またはシリコン窒化膜で構成されるが、トラップ膜１０４は一般的にＯＮＯ膜（上下に位置するシリコン酸化膜の間にシリコン窒化膜が挟まれた膜）で構成されているため、異方性エッチングにより絶縁膜をエッチングする際に膜厚の薄いトラップ膜１０４がエッチングされる場合がある。
【００２５】
トラップ膜１０４のコンタクト形成領域２１０側の端部がエッチングされると、その後に形成される注入拡散層１０７ａとトラップ膜１０４との間に半導体基板１０１のｐ型部分が露出してしまう。そのため、シリサイド層１０９が注入拡散層１０７ａ上だけでなく当該ｐ型部分上にまで形成される。このようにして、図３４（ｃ）に示すようにシリサイド層１０９を介して注入拡散層１０７ａと半導体基板１０１のｐ型部分との間に短絡１５０が発生する。
【００２６】
上述の不具合に対し、図３５（ａ）〜（ｃ）に示すように、１つのブロック上のメモリセルアレイのうちコンタクト形成領域２１０に隣接する部分上にダミーワード線１３０を設けることで、注入拡散層１０７ａに隣接する半導体基板１０１のｐ型部分の露出を防ぎ、シリサイド層１０９を形成してもシリサイド接合リークや拡散ビット線リークを防ぐ方法も提案されている（例えば特許文献４参照）。なお、図３５（ａ）〜（ｃ）では、メモリセル領域２００内に設けられたコンタクト形成領域２１０を示している。
【００２７】
この構成はシリサイド接合リークや拡散層ビット線リークを低減する上で有効であるが、ダミーワード線１３０を形成する分だけメモリセル領域２００が拡大し、微細化に逆行することになる。
【００２８】
また、注入拡散層１０７ａを形成するための砒素（Ａｓ）イオンがダミーワード線１３０に注入されることになる。そのため、メモリセル形成領域２００上のダミーワード線１３０がｐ型不純物を含む場合にはワード線１０５及びダミーワード線１３０に含まれる実効的なｐ型不純物濃度が低下する。その結果、ダミーワード線１３０をゲート電極とする寄生トランジスタのしきい値電圧が低下することで、ダミーワード線１３０の下に弱いチャネルが形成されやすくなり、互いに隣接する拡散ビット線１０２間にリーク電流が発生するおそれがある。
【００２９】
本発明は、上記の課題に鑑みて、コンタクトレス方式のメモリセルアレイを備えた半導体記憶装置において、微細化が可能で基板へのリーク電流が低減された構造及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３０】
上記の課題を解決するために、本発明の一例に係る半導体記憶装置は、基板の上部に設けられ、第１の方向に延伸する複数の拡散ビット線と、前記複数の拡散ビット線の各々の上に設けられた埋め込み絶縁膜と、前記基板上であって、前記複数の拡散ビット線の間に設けられたトラップ膜と、前記トラップ膜上及び前記埋め込み絶縁膜上に設けられ、前記複数の拡散ビット線と交差し、第２の方向に延伸する複数のワード線と、前記基板の上部に設けられ、前記各拡散ビット線の端部に隣接し、対応する前記拡散ビット線と各々電気的に接続された複数の第１の注入拡散層と、前記基板の上部に設けられ、前記複数の第１の注入拡散層の各々を電気的に分離する素子分離領域と、前記複数のワード線のうち、前記複数の第１の注入拡散層に最も近いワード線の上面上から前記拡散ビット線の前記第１の注入拡散層側の端部上及び前記素子分離領域上に至る領域に設けられた第１の絶縁膜と、前記第１の注入拡散層の少なくとも一部上に設けられたシリサイド層とを備えている。
【００３１】
この構成によれば、第１の絶縁膜が拡散ビット線の第１の注入拡散層側の端部上に設けられているので、拡散ビット線と第１の注入拡散層との間や、基板と第１の注入拡散層との接合部がシリサイド形成工程等の製造工程中に露出しない。このため、半導体記憶装置において、シリサイド層を介した接合リークや短絡の発生を低減または防止することが可能となっている。また、ダミーワード線を設ける必要がないので、回路面積の増大を抑えることが可能となる。
【００３２】
本発明の一例に係る半導体記憶装置の製造方法は、メモリセル領域、コンタクト形成領域、及び周辺トランジスタ形成領域が形成された基板の少なくとも前記コンタクト形成領域の上部に素子分離領域を形成する工程（ａ）と、前記基板上にトラップ膜を形成する工程（ｂ）と、前記トラップ膜のうち前記メモリセル領域上に形成された部分を選択的に除去した後、第１導電型の不純物を前記基板の露出部分に導入することで、前記メモリセル領域の上部に第１の方向に延伸する複数の拡散ビット線を形成する工程（ｃ）と、前記複数の拡散ビット線のそれぞれの上に複数の埋め込み絶縁膜を形成する工程（ｄ）と、前記工程（ｄ）の後、前記トラップ膜のうち、少なくとも前記周辺トランジスタ形成領域上に設けられた部分を除去し、前記周辺トランジスタ形成領域上にゲート絶縁膜を形成する工程（ｅ）と、前記トラップ膜上及び前記埋め込み絶縁膜上に、前記複数の拡散ビット線と交差し、第２の方向に延伸する複数のワード線を形成するとともに、前記ゲート絶縁膜上にゲート電極を形成する工程（ｆ）と、前記工程（ｆ）の後、前記メモリセル領域と前記周辺トランジスタ形成領域との境界部に形成された前記コンタクト形成領域の上部に、前記拡散ビット線と電気的に接続された第１導電型の第１の注入拡散層を形成する工程（ｇ）と、前記複数のワード線のうち、前記複数の第１の注入拡散層に最も近いワード線の上面上から前記拡散ビット線の前記第１の注入拡散層側の端部上及び前記素子分離領域上に至る領域に第１の絶縁膜を形成する工程（ｈ）と、前記第１の注入拡散層のうち前記第１の絶縁膜に覆われていない部分上にシリサイド層を形成する工程（ｉ）とを備えている。
【００３３】
この方法によれば、工程（ｈ）で拡散ビット線の第１の注入拡散層側の端部上に第１の絶縁膜が形成されるので、例えば、シリサイド層を形成する際に拡散ビット線や、拡散ビット線と第１の注入拡散層との接続部、基板と第１の注入拡散層との接合部分などが露出しないので、基板とシリサイド層との短絡やシリサイド層を介した電流リークが発生するのを抑えることができる。
【発明の効果】
【００３４】
本発明の一例に係る半導体記憶装置及びその製造方法によると、例えばメモリセル領域内またはメモリセル領域に隣接した第１の注入拡散層において、シリサイド接合形成に際し、微細化を妨げずにシリサイド層を介した接合リークや、シリサイド層と半導体基板との短絡の発生を低減または防止することができる。
【図面の簡単な説明】
【００３５】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体記憶装置におけるメモリセルアレイ端部を示す図である。
【図２】（ａ）〜（ｄ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図３】（ａ）〜（ｄ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図４】（ａ）〜（ｄ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図５】（ａ）〜（ｄ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図６】（ａ）〜（ｄ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図７】（ａ）〜（ｄ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図８】（ａ）〜（ｄ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図９】（ａ）〜（ｄ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図１０】（ａ）〜（ｄ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図１１】（ａ）〜（ｄ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図１２】（ａ）〜（ｄ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図１３】（ａ）〜（ｄ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図１４】（ａ）〜（ｄ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図１５】（ａ）〜（ｄ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図１６】（ａ）〜（ｄ）は、第１の実施形態に係る半導体記憶装置のメモリセル領域内部を示す図である。
【図１７】（ａ）〜（ｄ）は、第２の実施形態に係る半導体記憶装置におけるメモリセルアレイ端部を示す図である。
【図１８】（ａ）〜（ｄ）は、第２の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図１９】（ａ）〜（ｄ）は、第２の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図２０】（ａ）〜（ｄ）は、第２の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図２１】（ａ）〜（ｄ）は、第２の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図２２】（ａ）〜（ｄ）は、第２の実施形態に係る半導体記憶装置において、メモリセル領域の内部にコンタクト形成領域が配置された例を示す図である。
【図２３】（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置におけるメモリアレイ端部を示す図である。
【図２４】（ａ）〜（ｄ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図２５】（ａ）〜（ｄ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図２６】（ａ）〜（ｄ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図２７】（ａ）〜（ｄ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図２８】（ａ）〜（ｄ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図２９】（ａ）〜（ｄ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す図である。
【図３０】（ａ）〜（ｄ）は、第３の実施形態に係る半導体記憶装置において、メモリセル領域の内部にコンタクト形成領域が配置された例を示す図である。
【図３１】（ａ）は、従来の半導体記憶装置を示す平面図であり、（ｂ）〜（ｄ）は、当該従来の半導体記憶装置を示す断面図である。
【図３２】（ａ）〜（ｄ）は、従来の半導体記憶装置の製造方法の一部を示す図である。
【図３３】（ａ）〜（ｄ）は、従来の半導体記憶装置の製造方法の一部を示す図である。
【図３４】（ａ）〜（ｄ）は、従来の半導体記憶装置の製造方法における課題を説明するための図である。
【図３５】（ａ）〜（ｃ）は、もう一つの従来の半導体装置を示す図である。
【発明を実施するための形態】
【００３６】
（第１の実施形態）
−半導体記憶装置の構成−
以下、本発明の第１の実施形態に係る半導体記憶装置及びその製造方法について、図面を参照しながら説明する。本実施形態では、半導体記憶装置の一例として、埋め込み拡散ビット線を有し、いわゆるコンタクトレス方式のメモリアレイを備えた半導体記憶装置の共用コンタクト構造を用いて説明する。
【００３７】
なお、本明細書において「メモリセル領域」とは、半導体基板のうち、各々がデータを保持可能な複数のメモリセルからなるメモリセルアレイが少なくとも１つ以上形成される領域のことを指し、「コンタクト形成領域」とは、半導体基板のうち、各々が少なくともビット線に接続された複数のコンタクトが形成される領域のことを指し、「周辺トランジスタ形成領域」とは、半導体基板のうち、周辺トランジスタが形成される領域のことを指すものとする。ここで、周辺トランジスタとは、メモリセル領域及びコンタクト形成領域以外の領域上に形成されるトランジスタのことを指す。周辺トランジスタには、例えばローデコーダやカラムデコーダ、センスアンプ等を構成するトランジスタが含まれる。
【００３８】
図１（ａ）〜（ｄ）は第１の実施形態に係る半導体記憶装置におけるメモリセルアレイ端部を示す図である。図１（ａ）は本実施形態に係る半導体記憶装置の平面図であり、（ｂ）〜（ｄ）は、それぞれ本実施形態に係る半導体記憶装置の図１（ａ）に示すＹ−Ｙ線における断面図、Ｙ１−Ｙ１線における断面図、及びＹ２−Ｙ２線における断面図である。図１（ａ）では、理解を容易にするために絶縁膜１０ａ、１１の下方に位置する埋め込み型の拡散ビット線２も図示している。
【００３９】
図１（ｂ）〜（ｄ）に示すように、本実施形態の半導体記憶装置は、例えばｐ型シリコンからなり、メモリセル領域５０、コンタクト形成領域６０、及び周辺トランジスタ形成領域７０が形成された半導体基板（基板）１を備えている。
【００４０】
半導体基板１のメモリセル領域５０の上部には、一定間隔を空けてそれぞれ列方向（第１の方向；図１（ａ）の上下方向）に延びるｎ型の拡散ビット線２が設けられている。拡散ビット線２上には平面的に見て拡散ビット線２と重なった状態で列方向（第２の方向）に延び、例えばＳｉＯ２からなる埋め込み酸化膜３が設けられている。埋め込み酸化膜３は拡散ビット線２と後述するワード線５とを電気的に絶縁するとともに、カップリング容量を低減する役割を担っている。
【００４１】
また、半導体基板１のメモリセル領域５０上であって平面的に見て互いに隣接する拡散ビット線２の間、及び互いに隣接する埋め込み酸化膜３の間の領域にはトラップ膜４が設けられている。トラップ膜４は電荷を保持可能な膜であって、例えばＯＮＯ膜のように、下から順にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜が積層された構造を有している。
【００４２】
トラップ膜４上及び埋め込み酸化膜３上には、一定間隔を空けて行方向（図１（ａ）における左右方向）に延びる複数のワード線５が設けられている。ワード線５は平面的に見て各拡散ビット線２と交差している。各ワード線５の側面上には絶縁膜１０ａが設けられている。ワード線５は例えば多結晶シリコンで構成されており、ワード線５の上には、シリサイド層９ａが設けられている。なお、ワード線５には、拡散ビット線２及び後述する注入拡散層７ａ中に含まれる不純物と異なる導電型の不純物が導入されていてもよい。
【００４３】
２本の互いに隣接する拡散ビット線２をソースとドレインとして電流を流し、トラップ膜４に蓄積された電荷量の大小を検知することで、半導体記憶装置をメモリとして機能させることができる。すなわち、ワード線５の一部であるゲート電極と、トラップ膜４のうち当該ゲート電極直下に位置する部分と、互いに隣接する拡散ビット線２のうち、当該ゲート電極の両側に位置する部分であるソースドレイン領域とが１つのメモリセルを構成する。半導体基板１のメモリセル領域５０上にはこのメモリセルが行列状に配置されたメモリセルアレイが設けられていることになる。
【００４４】
さらに、図１（ｂ）に示すように、複数のワード線５のうち最もコンタクト形成領域６０に近いワード線５ｘの上面の一部上から絶縁膜１０ａ上、埋め込み酸化膜３上、及び半導体基板１のメモリセル領域５０とコンタクト形成領域６０との境界部上に亘って絶縁膜１１が設けられている。
【００４５】
また、図１（ｃ）に示すＹ１−Ｙ１断面では、絶縁膜１１はワード線５ｘの上面の一部上から半導体基板１のｐ型部分上を経て注入拡散層７ａの一部上にまで設けられている。さらに、図１（ｄ）に示すＹ２−Ｙ２断面では、絶縁膜１１はワード線５ｘの上面の一部上から半導体基板１のｐ型部分上を経て素子分離領域８の一部上にまで設けられている。
【００４６】
また、図示しないが、半導体基板１の上面の全面上に層間絶縁膜が設けられている。メモリセル領域５０の上方において、層間絶縁膜はワード線５、絶縁膜１０ａ、及び絶縁膜１１の上に設けられている。
【００４７】
半導体基板１のコンタクト形成領域６０の上部には、対応する拡散ビット線２にそれぞれ接続された注入拡散層７ａが設けられている。注入拡散層７ａの導電型は例えばｎ型であり、拡散ビット線２と同じになっている。注入拡散層７ａ上にはシリサイド層９ｂが形成されており、シリサイド層９ｂの上には、当該シリサイド層９ｂの上方に設けられた金属配線（図示せず）に接続されたコンタクト６が設けられている。コンタクト６は層間絶縁膜を貫通している。このコンタクト６は、対応する拡散ビット線２に接続された複数のメモリセルと金属配線とを電気的に接続させている。各注入拡散層７ａは素子分離領域８により互いに分離されている。また、上述の絶縁膜１１は、注入拡散層７ａと拡散ビット線２との接続部分を含む注入拡散層７ａのメモリセル領域側の端部とオーバーラップしている。
【００４８】
半導体基板１の周辺トランジスタ形成領域７０上には例えばｎチャネル型のＭＩＳトランジスタが形成されている。半導体基板１の周辺トランジスタ形成領域７０の上部は素子分離領域８により囲まれている。
【００４９】
周辺トランジスタ形成領域７０上のＭＩＳトランジスタは、ゲート絶縁膜１６と、ゲート電極１７と、ＬＤＤ領域２０と、ソースドレイン領域７ｂと、サイドウォール１０ｂとを有している。
【００５０】
ゲート電極１７は、ゲート絶縁膜１６を間に挟んで周辺トランジスタ形成領域７０上に設けられている。ゲート電極１７上にはシリサイド層９ｄが設けられている。サイドウォール１０ｂはゲート電極１７の側面上に設けられている。ＬＤＤ領域２０は低濃度の不純物を含んでおり、半導体基板１のうちゲート電極１７のゲート長方向の両端部直下に位置する領域に形成されている。また、ソースドレイン領域７ｂはＬＤＤ領域２０と同じ導電型であって、ＬＤＤ領域２０よりも高濃度の不純物を含んでいる。ソースドレイン領域７ｂは、半導体基板１のうちゲート電極１７の両側方であって、ＬＤＤ領域２０の外側に位置する領域に形成されている。ソースドレイン領域７ｂ上にはシリサイド層９ｃが設けられている。このＭＩＳトランジスタの導電型は限定されないが、図１に示す例ではｎチャネル型となっている。上述のコンタクト６は、ＭＩＳトランジスタのソースドレイン領域７ｂに接続されていてもよい。
【００５１】
以上で説明した本実施形態の半導体記憶装置と、図３１（ａ）〜（ｄ）に示す従来の半導体記憶装置との構造上の相違点は、本実施形態の半導体記憶装置において、複数のワード線５のうち最もコンタクト形成領域６０に近いワード線５ｘの上面の一部上から絶縁膜１０ａ上、埋め込み酸化膜３上、及び半導体基板１のメモリセル領域５０とコンタクト形成領域６０との境界部（拡散ビット線２の端部を含む）上に亘って絶縁膜１１が設けられていることである。
【００５２】
この絶縁膜１１の存在により、製造工程中に拡散ビット線２の端部が露出すること、あるいはコンタクト形成領域６０の注入拡散層７ａと半導体基板１との接合部が露出することがないため、コンタクト形成領域６０上にシリサイド層９ｂを形成する際に、シリサイド層を介した接合リークや短絡の発生を低減または防止することができる。特に、ダミーワード線を設けていないので、メモリセル領域５０及びコンタクト形成領域６０の面積を増大させずに接合リークや短絡の発生を低減または防止することができる。そのため、本実施形態の半導体記憶装置は、さらなる微細化に対応することが可能である。
【００５３】
−半導体記憶装置の製造方法−
図２〜図１６は、本実施形態に係る半導体記憶装置の製造方法を示す図である。各図（ａ）は、製造中の半導体記憶装置を上方から見た場合の平面図であり、各図（ｂ）〜（ｄ）は、それぞれ各図（ａ）に示すＹ−Ｙ線、Ｙ１−Ｙ１線、Ｙ２−Ｙ２線での当該半導体記憶装置の断面図である。これらの図では、コンタクトレス方式の構成が採用された半導体記憶装置のメモリセルアレイ端部及びコンタクト形成領域を主に示している。また、図５（ａ）、図８（ａ）など一部の平面図では、見やすいように、レジストの外形線のみ示し、当該レジストの下に形成された部材を実線で示している。
【００５４】
まず、図２（ａ）〜（ｄ）に示すように、例えばｐ型シリコン等からなり、それぞれメモリセル領域５０、コンタクト形成領域６０、周辺トランジスタ形成領域７０が形成された半導体基板１の上部に素子分離領域８を形成する。素子分離領域８は、例えばshallow trench isolation(ＳＴＩ)などで構成される。次いで、chemical vapor deposition（ＣＶＤ）法等公知の方法を用いて半導体基板１上にトラップ膜４を形成する。トラップ膜４は下層と上層のシリコン酸化膜の間にシリコン窒化膜が挟まれた、合計膜厚が２０ｎｍ程度のＯＮＯ膜等であり、電荷を保持可能な構成を有している。
【００５５】
次に、図３（ａ）〜（ｄ）に示すように、拡散ビット線２に相当する領域を開口したレジスト１２をトラップ膜４上に形成した後、レジスト１２をマスクとして異方性エッチングにより拡散ビット線２に相当する領域のトラップ膜４を選択的に除去する。ここで、レジスト１２はメモリセル領域５０のうち拡散ビット線２が形成されない領域だけでなく、コンタクト形成領域６０及び周辺トランジスタ形成領域７０も覆っている。
【００５６】
さらに、レジスト１２をマスクとして砒素イオン注入１３、ホウ素イオン注入１４を行い、拡散ビット線２を形成する。ここで、砒素イオン注入１３はメモリセルのソースドレイン領域を形成するための注入であり、例えば加速エネルギー２０ｋｅＶでドーズ量を１×１０15／ｃｍ2程度とする。ホウ素イオン注入１４はメモリセルにおける短チャネル効果を抑制し、書換え時のホットキャリア発生を促進するための注入であり、例えば加速エネルギー２０ｋｅＶでドーズ量５×１０13／ｃｍ2程度とする。
【００５７】
次に、図４（ａ）〜（ｄ）に示すように、レジスト１２を除去した後、半導体基板１の表面を熱酸化して、拡散ビット線２上に埋め込み酸化膜３を形成する。このとき、トラップ膜４は酸素を透過しにくいＯＮＯ膜等からなっているので、半導体基板１のうち上面がトラップ膜４で覆われた部分には埋め込み酸化膜３が形成されない一方、砒素イオン注入１３が施された拡散ビット線２には砒素イオン注入１３により欠陥層が形成されており、その増速酸化により厚膜の埋め込み酸化膜３が形成される。
【００５８】
次に、図５（ａ）〜（ｄ）に示すように、メモリセル領域５０及びコンタクト形成領域６０を覆い、周辺トランジスタ形成領域７０を開口したレジスト１５を形成し、当該レジスト１５をマスクとしてトラップ膜４のうち、周辺トランジスタ形成領域７０上に設けられた部分を除去する。ここで、周辺トランジスタ形成領域７０とコンタクト形成領域６０との間の素子分離領域８には段差部が形成される。この段差部にトラップ膜４の残渣が残らないように、本工程では、等方性エッチングであるウエットエッチングを用いることが望ましい。なお、ウエットエッチングを用いた場合には、レジスト１５の端部よりも少し内側までトラップ膜４が除去される。
【００５９】
次に、図６（ａ）〜（ｄ）に示すように、レジスト１５を除去した後、半導体基板１の周辺トランジスタ形成領域７０上にシリコン酸化物等からなる、周辺トランジスタ用のゲート絶縁膜１６を形成する。このとき、コンタクト形成領域６０はトラップ膜４に覆われているので、コンタクト形成領域６０上にはゲート絶縁膜１６が形成されない。
【００６０】
次に、図７（ａ）〜（ｄ）に示すように、公知の方法により、メモリセル領域５０上にはワード線５を形成し、周辺トランジスタ形成領域７０上にはゲート絶縁膜１６を間に挟んでゲート電極１７を形成する。ワード線５及びゲート電極１７は例えば共に多結晶シリコン等で構成される。
【００６１】
次に、図８（ａ）〜（ｄ）に示すように、周辺トランジスタ形成領域７０を開口したレジスト１８を半導体基板１上に形成してから、当該レジスト１８及びゲート電極１７をマスクとして半導体基板１にリンイオン注入１９を行い、ｎ型の、周辺トランジスタのＬＤＤ領域２０を形成する。なお、周辺トランジスタがｐチャネル型トランジスタの場合には、リンとは反対極性のイオン注入（例えば、ボロンイオン注入）を行なえばよい。
【００６２】
次に、図９（ａ）〜（ｄ）に示すように、レジスト１８を除去した後、半導体基板１上の全面に絶縁膜２１を成長させる。ここでは、複数のワード線５同士の間をボイドを発生させずに埋め込むため、カバレッジが良好な方法で絶縁膜２１を形成するのが特に好ましい。絶縁膜２１としては、例えば低圧ＣＶＤ法で形成されたＴＥＯＳ膜等のシリコン酸化膜が好ましく用いられる。この絶縁膜２１の膜厚は、互いに隣接するワード線５間の隙間を十分に埋め込むことができる膜厚であることが好ましい。具体的には、絶縁膜２１の膜厚は、隣り合うワード線５同士の間隔の半分以上で、且つ隣り合うワード線５同士の間隔と同等以下であることが望ましい。
【００６３】
次に、図１０（ａ）〜（ｄ）に示すように、絶縁膜２１に異方性ドライエッチングを施すことで、ワード線５の側面上に絶縁膜１０ａを形成し、周辺トランジスタのゲート電極１７の側面上にサイドウォール１０ｂを形成する。ここまでの工程で、メモリセル領域５０上には、例えば行列状に配置された複数のメモリセルで構成されたメモリセルアレイが形成される。
【００６４】
次に、図１１（ａ）〜（ｄ）に示すように、上記の異方性エッチングを継続し、コンタクト形成領域６０上のトラップ膜４をエッチング除去する。このとき、ワード線５間に埋め込まれた絶縁膜２１（絶縁膜１０ａ）は、トラップ膜４の膜厚程度分がエッチング除去されるが、絶縁膜２１の膜厚はトラップ膜４の膜厚に比較して十分厚いため、ワード線５間の隙間は実質的に絶縁膜２１で埋まっている状態を維持する。このため、トラップ膜４のうちメモリセル領域５０上に形成された部分は除去されることはなく、トラップ膜４のうちコンタクト形成領域６０上に形成された部分が選択的に除去される。
【００６５】
本工程におけるトラップ膜４の除去方法は、図３２（ａ）〜（ｄ）に示す従来例とは異なり、異方性エッチングである。本実施形態の方法では、図５（ａ）〜（ｄ）に示す工程において、既に周辺トランジスタ形成領域７０上のトラップ膜４は除去されているため、周辺トランジスタ形成領域７０近傍の素子分離領域８の段差部で、トラップ膜４が残渣として残ることはほとんどない。また、コンタクト形成領域６０上では、トラップ膜４は異方性エッチングによって除去されるので、トラップ膜４のアンダーカットの発生はない。そのため、コンタクト形成領域６０の微細化が可能となる。
【００６６】
次に、図１２（ａ）〜（ｄ）に示すように、コンタクト形成領域６０及び周辺トランジスタ形成領域７０を開口するレジスト２２を半導体基板１上に形成し、この状態で砒素イオン注入２３を行う。これにより、半導体基板１のコンタクト形成領域６０にｎ型の注入拡散層７ａを形成するとともに、周辺トランジスタ形成領域７０のうちゲート電極１７及びサイドウォール１０ｂの両側方に位置する領域にｎ型のソースドレイン領域７ｂを形成する。ここで、砒素イオン注入２３は、例えば加速エネルギー３０ｋｅＶでドーズ量４×１０15／ｃｍ2程度の条件で行う。
【００６７】
なお、図１２（ｂ）に示すように、拡散ビット線２及び埋め込み酸化膜３の端部はレジスト２２の端部からコンタクト形成領域６０に向かって突き出ている。また、図１２（ｄ）に示すように、レジスト２２はメモリセルアレイ（メモリセル領域５０）の端部を越えてコンタクト形成領域６０の一部までを覆い、また、コンタクト形成領域６０内の素子分離領域８におけるメモリセル領域５０側の端部近傍を覆っている。
【００６８】
さらに、図１２（ａ）〜（ｄ）に示すように、レジスト２２は複数のワード線５のうち、コンタクト形成領域６０に最も近いワード線５ｘ上を完全に覆っている。これにより、砒素イオン注入２３がコンタクト形成領域６０に最も近いワード線５ｘに注入される懸念がなく、砒素イオン注入２３によるワード線５ｘへの損傷を防止あるいは低減することができる。また、ワード線５が例えばｐ型シリコンからなる場合に、ｎ型不純物である砒素イオンがワード線５ｘに注入される懸念がないので、このワード線５ｘの極性が反転する恐れをほぼ無くすことができる。
【００６９】
次に、図１３（ａ）〜（ｄ）に示すように、半導体基板１上の全面にカバレッジが良好な絶縁膜２４を成長させる。この絶縁膜２４は、図９（ａ）〜（ｄ）に示す工程で成長させた絶縁膜２１や素子分離領域８と異なる絶縁材料及び形成方法で構成されている方が好ましいが、同一の絶縁材料及び形成方法で構成されていても構わない。また、絶縁膜２４の膜厚は薄い方が望ましいが、特定の膜厚に限定されるものではない。絶縁膜２４の一例としては、例えばＣＶＤ法によって形成されたシリコン酸化物やシリコン窒化物などで構成されていてもよい。
【００７０】
次に、図１４（ａ）〜（ｄ）に示すように、絶縁膜２４上であって、メモリセル領域５０の上方からコンタクト形成領域６０の上方に亘る領域にレジスト２５を形成し、レジスト２５をマスクとして絶縁膜２４の露出部分を異方性エッチングする。これにより、コンタクト形成領域６０に最近接のワード線５ｘ上の一部からコンタクト形成領域６０に設けられた素子分離領域８上に至るまでの領域上に絶縁膜１１を形成する。
【００７１】
なお、絶縁膜１１は、ワード線５ｘと注入拡散層７ａとの間に位置する半導体基板１上や、素子分離領域８の一部上にも設けられる。
【００７２】
次に、図１５（ａ）〜（ｄ）に示すように、公知のサリサイド法により、ワード線５の上面上にシリサイド層９ａを、注入拡散層７ａ上にシリサイド層９ｂを、ソースドレイン領域７ｂ上にシリサイド層９ｃを、ゲート電極１７上にシリサイド層９ｄをそれぞれ形成する。その後、絶縁膜１１上を含む半導体基板１上の全体に、図示しない層間絶縁膜を形成する。次いで、層間絶縁膜のうちコンタクト形成領域６０上の位置する部分に、注入拡散層７上のシリサイド層９ｂを露出するコンタクトホールを形成し、コンタクトホール内に導電体を埋め込んでシリサイド層９ｂに接続するコンタクト６を形成する。
【００７３】
図１６（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置において、メモリセル領域の内部にコンタクト形成領域が配置された例を示す図である。図１６（ａ）は、半導体記憶装置を上方から見た場合の平面図であり、（ｂ）〜（ｄ）は、それぞれ（ａ）に示すＹ−Ｙ線、Ｙ１−Ｙ１線、Ｙ２−Ｙ２線での当該半導体記憶装置の断面図である。図１（ａ）〜（ｄ）から図１５（ａ）〜（ｄ）では、メモリセル領域５０（メモリセルアレイ）の端部と周辺トランジスタ形成領域７０との境界領域にコンタクト形成領域６０が設けられた例を示しているが、図１６（ａ）〜（ｄ）に示すように、コンタクト形成領域６０は、メモリセル領域５０の内部に設けられている場合もある。
【００７４】
図１６（ａ）〜（ｄ）に示す半導体記憶装置は、メモリセル領域５０内部のコンタクト形成領域６０でも、図１（ａ）〜（ｄ）に示すメモリセル領域５０及びコンタクト形成領域６０と同様の構成を有している。すなわち、複数の拡散ビット線２と、複数の拡散ビット線２と交差する複数のワード線５と、行列状に配置された複数のメモリセルとをそれぞれ有するメモリセルアレイがコンタクト形成領域６０を間に挟んで略対称に配置されている。１つの注入拡散層７ａ及びコンタクト６は、注入拡散層７ａの両側に設けられた拡散ビット線２と直接接続している。
【００７５】
この場合でも、メモリセルアレイを構成する複数のワード線５のうち、コンタクト形成領域６０に最も近いワード線５ｘの一部上から注入拡散層７ａ及び素子分離領域８の当該ワード線５ｘ側の端部上に亘って絶縁膜１１が設けられていることによって、拡散ビット線２がコンタクト形成領域６０の近傍で露出しにくくなっている。また、絶縁膜１１はビット線５ｘと注入拡散層７ａとの間に位置する半導体基板１上にも形成される。そのため、本実施形態の半導体記憶装置では、ダミーワード線を設けなくてもシリサイド層９ｂにおける接合リークを低減できたり、シリサイド層９ｂが半導体基板１と短絡するのを効果的に防ぐことが可能となり、面積の大きな増加を来すこともない。
【００７６】
なお、上述した「コンタクト形成領域６０（注入拡散層７ａ）に最も近いワード線」とは、半導体基板１のブロックごとにメモリセルアレイが設けられている場合には、「各メモリセルアレイ内のワード線のうち、コンタクト形成領域６０（注入拡散層７ａ）に最も近いワード線」を指すものとする。
【００７７】
また、図１１（ａ）〜（ｄ）で示したように、コンタクト形成領域６０上のトラップ膜４を除去する際に異方性エッチングを適用できるため、不具合の発生を抑えつつ、微細化することができる。
【００７８】
また、図１２（ａ）〜（ｄ）で示したように、コンタクト形成領域６０の注入拡散層７ａを形成するための砒素イオン注入２３の際に、コンタクト形成領域６０を最近接のワード線５ｘに近接させる必要が無く、ワード線５ｘをマスクで覆っておくことができる。そのため、砒素イオンが最近接のワード線５ｘに注入される懸念が大きく低減されている。従って、本実施形態の半導体記憶装置においては、砒素イオン注入２３によってコンタクト形成領域６０に最も近接するワード線５ｘに損傷が入るのを防止することができる。
【００７９】
また、ワード線５をｐ型シリコンで形成した場合には、砒素イオン注入２３工程において、ｎ型不純物がワード線５ｘに注入される懸念がないため、コンタクト形成領域６０に最近接のワード線５ｘの極性が反転することはない。
【００８０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその製造方法について、図面を参照しながら説明する。本実施形態では、半導体記憶装置の一例として、埋め込み型の拡散ビット線を有する半導体記憶装置の共用コンタクト構造を挙げて説明する。
【００８１】
図１７（ａ）〜（ｄ）は第２の実施形態に係る半導体記憶装置におけるメモリセルアレイ端部を示す図である。図１７（ａ）は本実施形態に係る半導体記憶装置の平面図であり、（ｂ）〜（ｄ）は、それぞれ本実施形態に係る半導体記憶装置の図１７（ａ）に示すＹ−Ｙ線における断面図、Ｙ１−Ｙ１線における断面図、及びＹ２−Ｙ２線における断面図である。図１７（ａ）では、理解を容易にするために絶縁膜１０ａ、２７の下方に位置する拡散ビット線２も図示している。
【００８２】
図１７（ｂ）〜（ｄ）に示すように、本実施形態の半導体記憶装置は、第１の実施形態の半導体記憶装置と同様に、メモリセル領域５０、コンタクト形成領域６０、及び周辺トランジスタ形成領域７０が形成された半導体基板１を備えている。
【００８３】
半導体基板１のメモリセル領域５０の上部には、ｎ型の拡散ビット線２が設けられ、拡散ビット線２上には埋め込み酸化膜３が設けられている。埋め込み酸化膜３は拡散ビット線２と後述するワード線５とを電気的に絶縁するとともに、カップリング容量を低減する役割を担っている。
【００８４】
半導体基板１のメモリセル領域５０上であって平面的に見て互いに隣接する拡散ビット線２の間、及び互いに隣接する埋め込み酸化膜３の間の領域にはトラップ膜４が設けられている。トラップ膜４上及び埋め込み酸化膜３上には、各拡散ビット線２と交差する複数のワード線５が設けられている。２本の互いに隣接する拡散ビット線２をソースとドレインとして電流を流し、トラップ膜４に蓄積された電荷量の大小を検知することで、本実施形態の半導体記憶装置をメモリとして機能させることができる。
【００８５】
また、図示しないが、半導体基板１の上面の全面上に層間絶縁膜が設けられている。
【００８６】
半導体基板１のコンタクト形成領域６０の上部には、対応する拡散ビット線２にそれぞれ接続され、拡散ビット線２と同じ導電型の注入拡散層７ａが設けられている。注入拡散層７ａ上には間にシリサイド層９ｂを挟んでコンタクト６が設けられている。
【００８７】
半導体基板１の周辺トランジスタ形成領域７０上には例えばｎチャネル型のＭＩＳトランジスタが形成されている。
【００８８】
ここで、本実施形態の半導体記憶装置が第１の実施形態に係る半導体記憶装置と異なる点は、コンタクト形成領域６０に最近接のワード線５ｘ上の一部から拡散ビット線２の端部上及びコンタクト形成領域６０内の素子分離領域８上に至るまでの領域に、ワード線５の側面上の絶縁膜１０ａ及び周辺トランジスタのサイドウォール１０ｂと同じ材料で構成され、両絶縁膜と同一工程で実質的に同時に形成された絶縁膜２７が設けられていることと、この絶縁膜２７の一部と半導体基板１との間にトラップ膜４が挟まっていることである。絶縁膜２７の構成材料としては、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等が挙げられるが、これに限らず、層間絶縁膜や素子分離領域８との選択性等を考慮に入れて適当な材料を選択すればよい。
【００８９】
また、絶縁膜１０ａはワード線５ｘのコンタクト形成領域６０に向かう面上には形成されておらず、ワード線５ｘの側面と絶縁膜２７とは直接接触している。
【００９０】
なお、半導体記憶装置のこれ以外の構成は第１の実施形態に係る半導体記憶装置と実質的に同一である。
【００９１】
本実施形態の半導体記憶装置では、絶縁膜２７が設けられていることにより、シリサイド層９ａ、９ｂ、９ｃ、９ｄを形成する際に、拡散ビット線２、あるいはｎ型の注入拡散層７ａとｐ型の半導体基板との接合面が露出しない。そのため、シリサイド層９ｂを介した接合リークや短絡の発生を防ぐことができる。
【００９２】
図１８〜２１は、本実施形態に係る半導体記憶装置の製造方法を示す図である。各図（ａ）は、製造中の半導体記憶装置を上方から見た場合の平面図であり、各図（ｂ）〜（ｄ）は、それぞれ各図（ａ）に示すＹ−Ｙ線、Ｙ１−Ｙ１線、Ｙ２−Ｙ２線での当該半導体記憶装置の断面図である。これらの図では、コンタクトレス方式の構成が採用された半導体記憶装置のメモリセルアレイ端部及びコンタクト形成領域を主に示している。
【００９３】
本実施形態に係る半導体記憶装置の製造方法では、図９（ａ）〜（ｄ）に示す、絶縁膜２１を成長させる工程までは第１の実施形態で説明した製造方法と同一であるため、これ以後の工程について説明する。
【００９４】
図１８（ａ）〜（ｄ）に示すように、絶縁膜２１上の所定領域にレジスト２６を形成し、レジスト２６をマスクとして絶縁膜２１の露出部分を異方性エッチングする。これにより、コンタクト形成領域６０に最近接のワード線５ｘ上の一部からコンタクト形成領域６０内の素子分離領域８上に至るまでの領域に絶縁膜２７を形成すると同時に、ワード線５の側面上に絶縁膜１０ａを、周辺トランジスタのゲート電極１７の側面上にサイドウォール１０ｂをそれぞれ形成する。
【００９５】
次に、図１９（ａ）〜（ｄ）に示すように、上記の異方性エッチングを継続し、コンタクト形成領域６０上のトラップ膜４を除去する。このとき、図１９（ｂ）、（ｃ）に示すように、絶縁膜２７下には必然的にトラップ膜４が残り、また、ワード線５間に埋め込まれた絶縁膜２１（絶縁膜１０ａ）は、トラップ膜４の膜厚程度分がエッチング除去される。絶縁膜２１の膜厚はトラップ膜４の膜厚に比較して十分厚いため、ワード線５間は実質的に絶縁膜２１で埋まっている状態を維持する。このため、ワード線５の下、及び互いに隣接するワード線５間の下に位置するトラップ膜４は除去されることはなく、コンタクト形成領域６０上のトラップ膜４のみが除去される。
【００９６】
この処理におけるトラップ膜４の除去方法は、図３２（ａ）〜（ｄ）に示す従来例とは異なり、異方性エッチングである。本実施形態の方法では、図５（ａ）〜（ｄ）に示す工程において、既に周辺トランジスタ形成領域７０上のトラップ膜４が除去されているため、周辺トランジスタ形成領域７０近傍の段差部にトラップ膜４が残渣として残ることがない。また、メモリセルアレイのコンタクト形成領域６０上では、トラップ膜４は異方性エッチングによって除去されているので、トラップ膜４のアンダーカットが発生するおそれがなくなっており、コンタクト形成領域６０の小面積化が可能となる。
【００９７】
次に、図２０（ａ）〜（ｄ）に示すように、ｎチャネル型の周辺トランジスタが形成された領域、及びコンタクト形成領域６０を開口したレジスト２２を基板上に形成し、砒素イオン注入２３を行う。これにより、半導体基板１のコンタクト形成領域６０にｎ型の注入拡散層７ａを形成するとともに、周辺トランジスタ形成領域７０のうちゲート電極１７及びサイドウォール１０ｂの両側方に位置する領域にｎ型のソースドレイン領域７ｂを形成する。ここで、砒素イオン注入２３は、例えば加速エネルギー３０ｋｅＶでドーズ量４×１０15／ｃｍ2程度の条件で行う。
【００９８】
次に、図２１（ａ）〜（ｄ）に示すように、レジスト２２を除去した後、公知のサリサイド法により、ワード線５の上面上にシリサイド層９ａを、注入拡散層７ａ上にシリサイド層９ｂを、ソースドレイン領域７ｂ上にシリサイド層９ｃを、ゲート電極１７上にシリサイド層９ｄをそれぞれ形成する。
【００９９】
その後、絶縁膜２７上を含む半導体基板１上の全体に、図示しない層間絶縁膜を形成する。次いで、層間絶縁膜のうちコンタクト形成領域６０上の位置する部分に、注入拡散層７上のシリサイド層９ｂを露出するコンタクトホールを形成し、コンタクトホール内に導電体を埋め込んでシリサイド層９ｂに接続するコンタクト６を形成する。以上のようにして図１７（ａ）〜（ｄ）に示す本実施形態の半導体記憶装置を作製できる。
【０１００】
図２２（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置において、メモリセル領域の内部にコンタクト形成領域が配置された例を示す図である。図２２（ａ）は、半導体記憶装置を上方から見た場合の平面図であり、（ｂ）〜（ｄ）は、それぞれ（ａ）に示すＹ−Ｙ線、Ｙ１−Ｙ１線、Ｙ２−Ｙ２線での当該半導体記憶装置の断面図である。
【０１０１】
図２２（ａ）〜（ｄ）に示すように、以上で説明した方法により、メモリセル領域５０（メモリセルアレイ）の端部と周辺トランジスタ形成領域７０との境界領域だけでなく、メモリセル領域５０の内部にも、上述したのと同様の構成をコンタクト形成領域６０上に設けることができる。
【０１０２】
以上のように、本実施形態の半導体記憶装置においては、図２１（ａ）〜（ｄ）で示すように、コンタクト形成領域６０に最も近接するワード線５ｘ上の一部からコンタクト形成領域６０内の素子分離領域８の一部上に至るまでの領域に絶縁膜２７を備えている。そのため、シリサイド層の形成工程等、製造工程中に、拡散ビット線２の端部や半導体基板１のｐ型部分と注入拡散層７ａとの接合部が露出しない。従って、本実施形態の半導体記憶装置では、シリサイド層を介した接合リークや短絡の発生を低減または防止することが可能となっている。
【０１０３】
また、本実施形態の半導体記憶装置は、第１の実施形態に係る半導体記憶装置と同様に、ダミーワード線を備えていないので、メモリセル領域５０及びコンタクト形成領域６０の面積を増大させずに接合リークや短絡の発生を低減または防止することができ、微細化に有利である。
【０１０４】
また、本実施形態の製造方法によれば、第１の実施形態に係る製造方法に比べて図１３（ａ）〜（ｄ）及び図１４（ａ）〜（ｄ）に示す絶縁膜１１の形成工程を省略することができ、製造工程の削減を図ることができる。
【０１０５】
（第３の実施形態）
図２３（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置におけるメモリアレイ端部を示す図である。図２３（ａ）は本実施形態に係る半導体記憶装置の平面図であり、（ｂ）〜（ｄ）は、それぞれ本実施形態に係る半導体記憶装置の図２３（ａ）に示すＹ−Ｙ線における断面図、Ｙ１−Ｙ１線における断面図、及びＹ２−Ｙ２線における断面図である。
【０１０６】
図２３（ｂ）に示すように、本実施形態の半導体記憶装置において、埋め込み型の拡散ビット線２は、導電型が同じ注入拡散層７ａと電気的に接続されている。半導体基板１のコンタクト形成領域６０上には、シリサイド層９ｂを挟んでコンタクト６が設けられている。拡散ビット線２上には埋め込み酸化膜３が設けられており、拡散ビット線２とワード線５とが電気的に絶縁されているとともに、カップリング容量の低減が図られている。
【０１０７】
図２３（ａ）に示すように、半導体基板１のメモリセル領域５０上であって平面的に見て互いに隣接する拡散ビット線２の間、及び互いに隣接する埋め込み酸化膜３の間の領域にはトラップ膜４が設けられている。トラップ膜４上及び埋め込み酸化膜３上には、各拡散ビット線２と交差する複数のワード線５が設けられている。２本の互いに隣接する拡散ビット線２をソースとドレインとして電流を流し、トラップ膜４に蓄積された電荷量の大小を検知することで、本実施形態の半導体記憶装置をメモリとして機能させることができる。
【０１０８】
なお、周辺トランジスタ形成領域７０上にはＬＤＤ領域２０を有するＭＩＳトランジスタが設けられている。
【０１０９】
また、各注入拡散層７ａは素子分離領域８によって互いに分離されている。
【０１１０】
ここで、本実施形態の半導体記憶装置が第１の実施形態に係る半導体記憶装置と異なる点は、コンタクト形成領域６０に最近接のワード線５ｘ上の一部からコンタクト形成領域６０内の素子分離領域８上に至るまでの領域に、ワード線５の側面上の絶縁膜１０ａ及び周辺トランジスタのサイドウォール１０ｂと同じ材料で構成され、両絶縁膜と同一工程で実質的に同時に形成された絶縁膜２７が設けられていることと、図２３（ｃ）、（ｄ）に示すように、この絶縁膜２７の一部と半導体基板１との間にトラップ膜４が挟まっていることである。
【０１１１】
また、本実施形態の半導体装置では、第２の実施形態の半導体記憶装置と異なり、拡散ビット線２と注入拡散層７ａとの間に、注入拡散層７ａよりも不純物濃度が低く、注入拡散層７ａと同じ導電型の注入拡散層２０ａが設けられている。さらに、注入拡散層２０ａ上にはトラップ膜４が残っており、トラップ膜４を挟んで注入拡散層２０ａの上にまで絶縁膜２７が設けられている。
【０１１２】
この絶縁膜２７の存在により、拡散ビット線２が製造工程中に露出する、あるいはコンタクト形成領域６０の注入拡散層７ａと半導体基板１との接合部が露出するのをより確実に防ぐことができるため、コンタクト形成領域６０上にシリサイド層９ｂを形成した際に、シリサイド層９ｂを介した接合リークや短絡の発生を防ぐことができる。
【０１１３】
また、トラップ膜４が拡散ビット線２と注入拡散層７ａとの接続部上に存在することにより、拡散ビット線２、またコンタクト形成領域６０の注入拡散層７ａと半導体基板１の接合部を製造工程中により確実に露出させないようになっている。このため、コンタクト形成領域６０上にシリサイド層９ｂを形成する際に、当該シリサイド層９ｂを介した接合リークや短絡の発生をより確実に防ぐことができる。
【０１１４】
次に、本実施形態の半導体記憶装置の製造方法におけるメモリセルアレイ端部および共用コンタクト領域について説明する。
【０１１５】
図２４〜図２９は、本実施形態に係る半導体記憶装置の製造方法を示す図である。各図（ａ）は、製造中の半導体記憶装置を上方から見た場合の平面図であり、各図（ｂ）〜（ｄ）は、それぞれ各図（ａ）に示すＹ−Ｙ線、Ｙ１−Ｙ１線、Ｙ２−Ｙ２線での当該半導体記憶装置の断面図である。
【０１１６】
本実施形態に係る半導体記憶装置の製造方法では、図７（ａ）〜（ｄ）に示す、ワード線５と周辺トランジスタのゲート電極１７を形成する工程までは、第１の実施形態に係る製造方法と同じ工程であるため、これ以後の工程について以下に説明する。
【０１１７】
図２４（ａ）〜（ｄ）に示すように、周辺トランジスタ形成領域７０とコンタクト形成領域６０とを開口したレジスト１８を半導体基板１上に形成し、当該レジスト１８及びゲート電極１７をマスクとして半導体基板１にリンイオン注入１９を行い、ｎ型の、周辺トランジスタのＬＤＤ領域２０ｂと、コンタクト形成領域６０内の注入拡散層２０ａとを形成する。このとき、注入拡散層２０ａは、素子分離領域８をはみ出さないように、且つ、拡散ビット線２の端部と重なるように形成する。
【０１１８】
次に、図２５（ａ）〜（ｄ）に示すように、レジスト１８を除去した後、半導体基板１上の全面にカバレッジが良好な方法で絶縁膜２１を成長させる。この絶縁膜２１の膜厚は、互いに隣接するワード線５間の隙間を十分に埋め込むことができる膜厚であることが好ましい。具体的には、絶縁膜２１の膜厚は、隣り合うワード線５同士の間隔の半分以上で、且つ隣り合うワード線５同士の間隔と同等以下であることが望ましい。
【０１１９】
次に、図２６（ａ）〜（ｄ）に示すように、絶縁膜２１上の所定領域にレジスト２６を形成し、レジスト２６をマスクとして絶縁膜２１の露出部分を異方性エッチングする。これにより、コンタクト形成領域６０に最近接のワード線５ｘ上の一部からコンタクト形成領域６０内の素子分離領域上に至るまでの領域に絶縁膜２７を形成すると同時に、ワード線５の側面上に絶縁膜１０ａを、周辺トランジスタのゲート電極１７の側面上にサイドウォール１０ｂをそれぞれ形成する。このとき、図２６（ｂ）に示すように、レジスト２６は、コンタクト形成領域６０の大半を開口するが、埋め込み酸化膜３を完全に覆うようにコンタクト形成領域６０上の一部まで延伸している。
【０１２０】
次に、図２７（ａ）〜（ｄ）に示すように、上記の異方性エッチングを継続し、コンタクト形成領域６０上のトラップ膜４を除去する。このとき、絶縁膜２７下には必然的にトラップ膜４が残り、また、ワード線５間に埋め込まれた絶縁膜２１（絶縁膜１０ａ）は、トラップ膜４の膜厚程度分がエッチング除去される。絶縁膜２１の膜厚はトラップ膜４の膜厚に比較して十分厚いため、ワード線５間は実質的に絶縁膜２１で埋まっている状態を維持する。このため、メモリセルアレイ内部のワード線５下およびワード線５間下のトラップ膜４は除去されることはなく、コンタクト形成領域６０上のトラップ膜４のみが除去される。
【０１２１】
ただし、レジスト２６は、上述のように、埋め込み酸化膜３を完全に覆うようにコンタクト形成領域６０の一部上まで延伸しているため、メモリセルアレイ端部における注入拡散層２０ａと拡散ビット線２との接続部上にはトラップ膜４が残存しており、この接続部は半導体基板１の上面に露出されることがない。
【０１２２】
本工程で用いられるトラップ膜４の除去方法は、図３２（ａ）〜（ｄ）に示す従来例とは異なり、異方性エッチングである。本実施形態の方法では、図５（ａ）〜（ｄ）に示す工程において、既に周辺トランジスタ形成領域７０上のトラップ膜４が除去されているため、周辺トランジスタ形成領域７０近傍の段差部にトラップ膜４が残渣として残ることがない。また、メモリセルアレイのコンタクト形成領域６０では、トラップ膜４は異方性エッチングによって除去されているため、トラップ膜４のアンダーカットの発生はなく、コンタクト形成領域の小面積化が可能となる。
【０１２３】
次に、図２８（ａ）〜（ｄ）に示すように、ｎチャネル型の周辺トランジスタが形成された領域、及びコンタクト形成領域６０を開口したレジスト２２を形成し、砒素イオン注入２３を行う。これにより、半導体基板１のコンタクト形成領域６０にｎ型の注入拡散層７ａを形成するとともに、周辺トランジスタ形成領域７０のうちゲート電極１７及びサイドウォール１０ｂの両側方に位置する領域にｎ型のソースドレイン領域７ｂを形成する。ここで、砒素イオン注入２３は、例えば加速エネルギー３０ｋｅＶでドーズ量４×１０15／ｃｍ2程度の条件で行う。
【０１２４】
なお、注入拡散層７ａは、周辺トランジスタのＬＤＤ領域２０ｂ及び拡散ビット線２と同じ導電型であり、注入拡散層２０ａを介して拡散ビット線２に電気的に接続している。
【０１２５】
次に、図２９（ａ）〜（ｄ）に示すように、レジスト２２を除去した後、公知のサリサイド法により、ワード線５の上面上にシリサイド層９ａを、注入拡散層７ａ上にシリサイド層９ｂを、ソースドレイン領域７ｂ上にシリサイド層９ｃを、ゲート電極１７上にシリサイド層９ｄをそれぞれ形成する。
【０１２６】
その後、絶縁膜２７上を含む半導体基板１上の全体に、図示しない層間絶縁膜を形成する。次いで、層間絶縁膜のうちコンタクト形成領域６０上の位置する部分に、注入拡散層７上のシリサイド層９ｂを露出するコンタクトホールを形成し、コンタクトホール内に導電体を埋め込んでシリサイド層９ｂに接続するコンタクト６を形成する。以上のようにして図２３（ａ）〜（ｄ）に示す本実施形態の半導体記憶装置を作製できる。
【０１２７】
図３０（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置において、メモリセル領域の内部にコンタクト形成領域が配置された例を示す図である。図２２（ａ）は、半導体記憶装置を上方から見た場合の平面図であり、（ｂ）〜（ｄ）は、それぞれ（ａ）に示すＹ−Ｙ線、Ｙ１−Ｙ１線、Ｙ２−Ｙ２線での当該半導体記憶装置の断面図である。
【０１２８】
図３０（ａ）〜（ｄ）に示すように、以上で説明した方法により、メモリセル領域５０（メモリセルアレイ）の端部と周辺トランジスタ形成領域７０との境界領域だけでなく、メモリセル領域５０の内部にも、上述したのと同様の構成をコンタクト形成領域６０上に設けることができる。
【０１２９】
以上のように、本実施形態の半導体記憶装置においては、第２の実施形態に係る半導体記憶装置と同様に、コンタクト形成領域６０に最も近接するワード線５ｘ上の一部からコンタクト形成領域６０内の素子分離領域８の一部上に至るまでの領域に絶縁膜２７を備えている。そのため、シリサイド層の形成工程等、製造工程中に、拡散ビット線２の端部や半導体基板１のｐ型部分と注入拡散層７ａとの接合部が露出しない。従って、本実施形態の半導体記憶装置では、シリサイド層を介した接合リークや短絡の発生を低減または防止することが可能となっている。
【０１３０】
また、本実施形態の半導体記憶装置は、第１の実施形態に係る半導体記憶装置と同様に、ダミーワード線を備えていないので、メモリセル領域５０及びコンタクト形成領域６０の面積を増大させずに接合リークや短絡の発生を低減または防止することができ、微細化に有利である。
【０１３１】
また、本実施形態の製造方法によれば、第１の実施形態に係る製造方法に比べて図１３（ａ）〜（ｄ）及び図１４（ａ）〜（ｄ）に示す絶縁膜１１の形成工程を省略することができ、製造工程の削減を図ることができる。
【０１３２】
本実施形態の製造方法は、図２７（ａ）〜（ｄ）に示すトラップ膜４を異方性エッチングする工程において、メモリセルアレイ端部における注入拡散層７ａと拡散ビット線２との接続部（注入拡散層２０ａ）上にトラップ膜４が残存することが第２の実施形態に係る製造方法と異なっている。このように、本実施形態の製造方法によれば、当該接続部がシリサイド層の形成時に露出されないので、シリサイド層９ｂに起因するリーク電流の発生を確実に低減・防止できる。
【０１３３】
また、コンタクト形成領域６０の注入拡散層７ａを形成するための砒素イオン注入２３の際に、コンタクト形成領域６０を最近接のワード線５ｘに近接させる必要が無く、ワード線５ｘをマスクで覆っておくことができる。そのため、砒素イオンが最近接のワード線５ｘに注入される懸念が大きく低減されている。従って、本実施形態の半導体記憶装置においては、砒素イオン注入２３によってコンタクト形成領域６０に最も近接するワード線５ｘに損傷が入るのを防止することができる。
【０１３４】
また、ワード線５をｐ型シリコンで形成した場合には、砒素イオン注入２３工程において、ｎ型不純物がワード線５ｘに注入される懸念がないため、コンタクト形成領域６０に最近接のワード線５ｘの極性が反転することはない。
【０１３５】
なお、本明細書で説明した実施形態及びその製造方法における部材の形状、構成材料、工程の順序、各処理の条件などの事項は、本発明の趣旨を逸脱しない範囲において適宜変更可能である。例えば、トラップ膜４はＯＮＯ膜以外に電荷を保持可能な構造を有する膜であればよい。例えば、シリコン酸化膜にシリコンイオンを注入したものや、ＯＮＯ膜においてシリコン窒化膜の代わりにアルミナを用いたもの等をトラップ膜として用いてもよい。
【０１３６】
なお、上述した絶縁膜１１または絶縁膜２７は、上述のように、メモリセル領域５０内のコンタクト形成領域６０の端部上とメモリセル領域５０と周辺トランジスタ形成領域７０との境界上のコンタクト形成領域６０の端部上との両方に設けられていてもよいが、いずれか一方のみに設けられていても回路面積の増加を抑えつつ、リーク電流等の不具合を低減できる効果を発揮できる。
【産業上の利用可能性】
【０１３７】
以上で説明した、本発明の一例に係る半導体記憶装置及びその製造方法は、携帯情報機器等、種々の機器の不揮発性メモリとして利用可能である。
【符号の説明】
【０１３８】
１      半導体基板
２      拡散ビット線
３      埋め込み酸化膜
４      トラップ膜
５、５ｘ      ワード線
６      コンタクト
７、７ａ、２０ａ      注入拡散層
７ｂ    ソースドレイン領域
８      素子分離領域
９ａ、９ｂ、９ｃ、９ｄ    シリサイド層
１０ａ、１１、２１、２４、２７    絶縁膜
１０ｂ    サイドウォール
１２、１５、１８、２２、２５、２６      レジスト
１３、２３      砒素イオン注入
１４      ホウ素イオン注入
１６      ゲート絶縁膜
１７      ゲート電極
１９      リンイオン注入
２０、２０ｂ      ＬＤＤ領域
５０      メモリセル領域
６０      コンタクト形成領域
７０      周辺トランジスタ形成領域
【図１】
2012015439.tif 000003
【図２】
2012015439.tif 000004
【図３】
2012015439.tif 000005
【図４】
2012015439.tif 000006
【図５】
2012015439.tif 000007
【図６】
2012015439.tif 000008
【図７】
2012015439.tif 000009
【図８】
2012015439.tif 000010
【図９】
2012015439.tif 000011
【図１０】
2012015439.tif 000012
【図１１】
2012015439.tif 000013
【図１２】
2012015439.tif 000014
【図１３】
2012015439.tif 000015
【図１４】
2012015439.tif 000016
【図１５】
2012015439.tif 000017
【図１６】
2012015439.tif 000018
【図１７】
2012015439.tif 000019
【図１８】
2012015439.tif 000020
【図１９】
2012015439.tif 000021
【図２０】
2012015439.tif 000022
【図２１】
2012015439.tif 000023
【図２２】
2012015439.tif 000024
【図２３】
2012015439.tif 000025
【図２４】
2012015439.tif 000026
【図２５】
2012015439.tif 000027
【図２６】
2012015439.tif 000028
【図２７】
2012015439.tif 000029
【図２８】
2012015439.tif 000030
【図２９】
2012015439.tif 000031
【図３０】
2012015439.tif 000032
【図３１】
2012015439.tif 000033
【図３２】
2012015439.tif 000034
【図３３】
2012015439.tif 000035
【図３４】
2012015439.tif 000036
【図３５】
2012015439.tif 000037