(57)【要約】【課題】設計段階において、ＬＳＩの性能を考慮してＬＳＩの設計を行う。【解決手段】設計装置１は、抽出部１０４と、回帰式生成部１１０と、出力部１１４と、を備えている。抽出部１０４は、半導体集積回路のネットリストから所定の遅延閾値ＤＴＨより大きい遅延値Ｄｉに対応するクリティカルパート（クリティカルパスＣＰｉ又はクリティカルネットＣＮｉ）を抽出する。回帰式生成部１１０は、所定の回帰アルゴリズムＡｍを用いて、抽出部１０４により抽出されたクリティカルパートの遅延（クリティカルパスＣＰｉの遅延値Ｄｉ又はクリティカルネットＣＮｉの遅延値ＤＮｉ）を再現する回帰式（回帰式又はｎ（ｎは２以上の整数）次元回帰式）Ｆｉを生成する。出力部１１４は、回帰式生成部１１０により生成された回帰式Ｆｉを出力する。【選択図】図１
2012064154.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路のネットリストから所定の遅延閾値より大きい遅延値に対応するクリティカルパートを抽出する抽出部と、
所定の回帰アルゴリズムを用いて、前記抽出部により抽出されたクリティカルパートの遅延を再現する回帰式を生成する回帰式生成部と、
前記回帰式生成部により生成された回帰式を出力する出力部と、
を備えることを特徴とする設計装置。
【請求項２】
前記回帰アルゴリズムに所定のプロセス条件を適用することにより、前記クリティカルパートのクリティカル特性を生成するクリティカル特性生成部と、
前記回帰式に含まれる遅延再現モジュールの再現特性と前記クリティカル特性生成部により生成されたクリティカル特性との誤差に基づいて前記回帰式生成部により生成された回帰式の相関係数を計算し、前記相関係数が所定の相関閾値以上であるか否かを判定する判定部と、
前記判定部により相関係数が相関閾値未満であると判定された場合に、前記回帰アルゴリズムを変更するアルゴリズム選択部と、をさらに備え、
前記出力部は、前記判定部により相関係数が相関閾値以上であると判定された場合に、前記回帰式を出力する、請求項１に記載の設計装置。
【請求項３】
前記クリティカル特性生成部は、前記回帰アルゴリズムに所定のプロセス条件を適用することにより、前記クリティカルパートの遅延値が前記半導体集積回路の製造プロセスに依存する度合いを示すプロセス感度と、前記クリティカルパートの遅延値が前記半導体集積回路の電源電圧に依存する度合いを示す電源電圧感度と、前記クリティカルパートの遅延値が前記半導体集積回路の動作温度に依存する度合いを示す温度感度と、を示すクリティカル特性を生成する、請求項２に記載の設計装置。
【請求項４】
前記プロセス感度は、前記遅延再現モジュールを構成するトランジスタの種類毎のプロセス感度を含み、
前記回帰式生成部は、前記プロセス感度の数に対応するｎ（ｎは２以上の整数）次元回帰式を生成する、請求項３に記載の設計装置。
【請求項５】
前記抽出部は、前記ネットリストの２つのノード間を接続するクリティカルパス又は前記クリティカルパスを少なくとも１つ含む複数のパスから構成されるクリティカルネットを前記クリティカルパートとして抽出する、請求項１乃至４の何れか１項に記載の設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、設計装置に関する。
【背景技術】
【０００２】
一般的な半導体集積回路（以下、「ＬＳＩ（Large Scale Integration）という」）は、設計段階と、製造段階と、評価段階と、を経て完成する。設計段階では、ＬＳＩの設計が行われる。製造段階では、設計段階において行われた設計に基づいて、ＬＳＩが製造される。評価段階では、製造段階において製造されたＬＳＩの性能（例えば、動作速度）の評価が行われる。
【０００３】
従来、ＬＳＩの性能を評価する方法として、ＬＳＩにリングオシレータを組み込み、そのリングオシレータの発振周波数やディレイチェーンの遅延値を利用する方法が知られている。
【０００４】
しかしながら、従来の方法では、評価段階の前（すなわち、設計段階及び製造段階）では、ＬＳＩの性能の評価は行われない。すなわち、設計段階において、ＬＳＩの性能を考慮したＬＳＩの設計は行われない。その結果、ＬＳＩの性能を保証するために、設計段階においてＬＳＩの性能に十分な余裕を持たせるように設計を行う必要がある。その結果、製造段階において、ＬＳＩの生産性に悪影響を及ぼす。例えば、従来の方法では、設計段階においてＬＳＩの性能に十分な余裕を持たせるためのリングオシレータをＬＳＩに組み込む必要がある。これにより、ＬＳＩの回路規模が過剰に増加する。
【０００５】
換言すると、一般的なＬＳＩの仕様は、設計段階、製造段階、及び評価段階において、所定の余裕（以下、「設計バジェット」という）を考慮して定められる。しかしながら、従来の方法では、設計段階において設計バジェットの多くが消費される。その結果、製造段階では、十分な設計バジェットが残っていない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１１７０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
設計段階において、ＬＳＩの性能を考慮してＬＳＩの設計を行う。
【課題を解決するための手段】
【０００８】
本発明の実施形態に係る設計装置は、抽出部と、回帰式生成部と、出力部と、を備えている。抽出部は、半導体集積回路のネットリストから所定の遅延閾値より大きい遅延値に対応するクリティカルパートを抽出する。回帰式生成部は、所定の回帰アルゴリズムを用いて、抽出部により抽出されたクリティカルパートの遅延を再現する回帰式を生成する。出力部は、回帰式生成部により生成された回帰式を出力する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る設計装置１の構成を示すブロック図。
【図２】第１実施形態に係る設計処理の手順を示すフローチャート。
【図３】第２実施形態に係る設計処理の手順を示すフローチャート。
【図４】第３実施形態に係る設計処理の手順を示すフローチャート。
【発明を実施するための形態】
【００１０】
本発明の実施形態について、図面を参照して説明する。
【００１１】
本発明の実施形態に係る設計装置について説明する。図１は、本発明の実施形態に係る設計装置１の構成を示すブロック図である。
【００１２】
図１の設計装置１は、ＬＳＩの設計段階において使用される装置であり、ＬＳＩの回路構成を表すネットリストに基づいて、ＬＳＩの遅延を再現するための回帰式を出力する装置である。設計装置１は、プロセッサ１０と、入出力インタフェース２０と、メモリ３０と、を備える。ネットリストは、トランジスタの接続関係を示す情報（以下、「接続情報」という）と、キャパシタの容量値及び接続情報と、抵抗の抵抗値及び接続情報と、を表すデータである。
【００１３】
図１のプロセッサ１０は、メモリ３０に格納された設計プログラムを実行することにより、本発明の実施形態に係る設計処理を実行するための設計アプリケーションを実現するモジュールである。設計アプリケーションは、解析部１０２と、抽出部１０４と、アルゴリズム選択部１０６と、クリティカル特性生成部１０８と、回帰式生成部１１０と、判定部１１２と、及び出力部１１４と、を備える。
【００１４】
図１の入出力インタフェース２０は、設計処理に必要な情報を入力するとともに、設計処理の結果を出力するモジュールである。入出力インタフェース２０は、キーボード等の入力デバイス、ディスプレイ等の出力デバイス、プロセッサ１０、及びメモリ３０に接続される。設計装置１のユーザは、入出力インタフェース２０を介して、設計処理に必要な情報を設計アプリケーションに与えるとともに、設計アプリケーションから設計処理の結果を取得する。なお、入出力インタフェース２０は、ネットワークを介して、入力デバイス及び出力デバイスに接続されても良い。
【００１５】
図１のメモリ３０には、設計処理に必要な情報及び設計プログラムが格納されている。また、メモリ３０は、設計処理の結果を格納可能である。例えば、メモリ３０は、ハードディスク又はフラッシュメモリ等のコンピュータ読み取り可能な記憶媒体である。
【００１６】
（第１実施形態）
第１実施形態について説明する。第１実施形態は、クリティカルパスの遅延を再現する回帰式を生成する例である。
【００１７】
第１実施形態に係る設計処理について説明する。図２は、第１実施形態に係る設計処理の手順を示すフローチャートである。
【００１８】
＜図２：ＳＴＡ（Ｓ２０２）＞  図１の解析部１０２が、所定のタイミングモデルを用いて、入出力インタフェース２０を介して入力されたＬＳＩのネットリストに対して静的タイミング解析（以下、「ＳＴＡ（Static Timing Analysis）」という）を実行する。タイミングモデルは、設計アプリケーションに予め組み込まれている。これにより、ＬＳＩの２つのノード間のパスＰｉ（ｉは自然数）の遅延値Ｄｉを含むパステーブル（表１を参照）が生成される。表１は、パスＰ１〜Ｐ４の遅延値Ｄ１〜Ｄ４を含むパステーブルを示している。
【表１】
2012064154.tif 000003
【００１９】
＜図２：クリティカルパス抽出（Ｓ２０４）＞  図１の抽出部１０４が、ＳＴＡ（Ｓ２０２）において得られる遅延値Ｄｉに対応するパスＰｉの中から、所定の遅延閾値ＤＴＨより大きい遅延値Ｄｉに対応するパス（以下、「クリティカルパス」という）ＣＰｉを抽出する。すなわち、クリティカルパスＣＰｉは、ＬＳＩの律速要素となるパスである。遅延閾値ＤＴＨは、入出力インタフェース２０を介してユーザにより与えられる情報である。これにより、クリティカルパスＣＰｉの遅延値Ｄｉを示すクリティカルパステーブル（表２を参照）が生成される。表２において、クリティカルパスＣＰ１はパスＰ１であり、クリティカルパスＣＰ３はパスＰ３であることを示している。すなわち、遅延値Ｄ１及びＤ３は、遅延閾値ＤＴＨより大きい。
【表２】
2012064154.tif 000004
【００２０】
＜図２：アルゴリズム選択（Ｓ２０６）＞  図１のアルゴリズム選択部１０６が、複数の回帰アルゴリズムの中から任意の回帰アルゴリズムＡｍ（ｍは自然数）を選択する。複数の回帰アルゴリズムは、設計アプリケーションに予め組み込まれている。回帰アルゴリズムは、単回帰アルゴリズム及び重回帰アルゴリズムの何れでも良い。
【００２１】
＜図２：クリティカル特性生成（Ｓ２０８）＞  図１のクリティカル特性生成部１０８が、アルゴリズム選択（Ｓ２０６）において選択された回帰アルゴリズムＡｍに所定のプロセス条件を適用することにより、クリティカルパス抽出（Ｓ２０４）において抽出された全てのクリティカルパスの特性（以下、「クリティカル特性ＣＳｉ」という）を計算する。プロセス条件は、入出力インタフェース２０を介してユーザにより与えられるパラメータであって、製造段階における製造ばらつきと、製造段階において用いられるレシピ条件（例えば、イオン注入のドーズ量、製造段階の温度条件、製造段階の処理時間、及び製造段階の処理間隔）と、を考慮して設定されるパラメータである。パラメータは、ＬＳＩを構成するトランジスタの特性、配線の寄生抵抗及び寄生容量、並びにキャパシタの寄生抵抗及び寄生容量を所定の範囲内に含めるために設定される。クリティカル特性ＣＳｉは、プロセス感度ＣＳＰｉと、電源電圧感度ＣＳＶｉと、温度感度ＣＳＴｉと、を含む。プロセス感度ＣＳＰｉは、クリティカルパスＣＰｉの遅延値Ｄｉが製造プロセスに依存する度合い（以下、「プロセス依存性」という）を示す。電源電圧感度ＣＳＶｉは、クリティカルパスＣＰｉの遅延値ＤｉがＬＳＩの電源電圧に依存する度合い（以下、「電源電圧依存性」という）を示す。温度感度ＣＳＴｉは、クリティカルパスＣＰｉの遅延値ＤｉがＬＳＩの動作温度に依存する度合い（以下、「温度依存性」という）を示す。これにより、クリティカルパスＣＰｉのクリティカル特性ＣＳｉを示すクリティカル特性テーブル（表３を参照）が生成される。
【表３】
2012064154.tif 000005
【００２２】
＜図２：回帰式生成（Ｓ２１０）＞  図１の回帰式生成部１１０が、所定のプロセステーブル（表４を参照）のリングオシレータＲＯｊ等の遅延再現モジュールにより再現される特性（以下、「再現特性」という）ＲＳｊ（プロセス感度ＲＳＰｊ、電源電圧感度ＲＳＶｊ、及び温度感度ＲＳＴｊ）と、アルゴリズム選択（Ｓ２０６）において選択された回帰アルゴリズムＡｍの寄与率と、を用いて、クリティカルパスＣＰｉの遅延を再現する回帰式Ｆｉを生成する。具体的には、回帰式生成部１１０は、プロセステーブルの遅延値ＲＤｊを考慮して回帰アルゴリズムＡｍの寄与率を変えながら、クリティカルパスＣＰｉの遅延値Ｄｉに最も近似する遅延値を表す回帰式Ｆｉを生成する。なお、生成される回帰式Ｆｉの数は、クリティカルパスＣＰｉの数（ｉ個）以下であればいくつでも良い。
【表４】
2012064154.tif 000006
【００２３】
プロセステーブルは、入出力インタフェース２０を介してユーザにより与えられても良いし、ＳＴＡ（Ｓ２０２）において用いられたタイミングモデルのライブラリに基づいて回帰式生成部１１０により生成されても良い。プロセステーブルは、所定のリングオシレータＲＯｊの再現特性ＲＳｊ（プロセス感度ＲＳＰｊ、電源電圧感度ＲＳＶｊ、及び温度感度ＲＳＴｊ）並びに遅延値ＲＤｊを示している。表４のプロセステーブルは、リングオシレータＲＯ１の再現特性ＲＳ１（プロセス感度ＲＳＰ１、電源電圧感度ＲＳＶ１、及び温度感度ＲＳＴ１）並びに遅延値ＲＤ１と、リングオシレータＲＯ２の再現特性ＲＳ２（プロセス感度ＲＳＰ２、電源電圧感度ＲＳＶ２、及び温度感度ＲＳＴ２）並びに遅延値ＲＤ２と、を示している。
【００２４】
＜図２：Ｓ２１２＞  図１の判定部１１２が、回帰式Ｆｉに含まれるリングオシレータの再現特性ＲＳｊとクリティカルパスＣＰｉのクリティカル特性ＣＳｉとの誤差に基づいて回帰式生成（Ｓ２１０）において生成された回帰式Ｆｉの相関係数ρｉを計算し、相関係数ρｉが所定の相関閾値ρＴＨ以上であるか否かを判定する。相関閾値ρＴＨは、入出力インタフェース２０を介してユーザにより与えられる情報である。相関係数ρｉが相関閾値ρＴＨ以上である場合には（Ｓ２１２−ＹＥＳ）、出力（Ｓ２１４）が実行される。相関係数ρｉが相関閾値ρＴＨ未満である場合には（Ｓ２１２−ＮＯ）、アルゴリズム変更（Ｓ２２０）が実行される。
【００２５】
＜図２：出力（Ｓ２１４）＞  図１の出力部１１４が、入出力インタフェース２０を介して設計処理の結果を出力する。設計処理の結果は、Ｓ２１２において相関閾値ρＴＨ以上である相関係数ρｉを有すると判定された回帰式Ｆｉである。これにより、ユーザは、設計段階において、ＬＳＩの遅延を再現するのに最適な情報を容易に得ることができる。出力（Ｓ２１４）が終了すると、設計処理が終了する。なお、設計処理の結果は、メモリ３０に書き込まれても良い。
【００２６】
＜図２：アルゴリズム変更（Ｓ２２０）＞  図１のアルゴリズム選択部１０６が、回帰アルゴリズムの識別情報である“ｍ”の値に１を加算する。これにより、クリティカル特性生成（Ｓ２０８）及び回帰式生成（Ｓ２１０）において、異なる回帰アルゴリズムＡｍ＋１が用いられる。すなわち、アルゴリズム選択部１０６は、相関閾値ρＴＨ以上となる相関係数ρｉが得られるまで、クリティカル特性生成（Ｓ２０８）及び回帰式生成（Ｓ２１０）において用いられる回帰アルゴリズムを変更する。アルゴリズム変更（Ｓ２２０）が終了すると、回帰式生成（Ｓ２１０）が実行される。
【００２７】
第１実施形態に係る設計処理の後の製造段階では、図２の出力（Ｓ２１４）において出力された設計処理の結果（回帰式Ｆｉ）に基づいて、プロセステーブル（表４を参照）のリングオシレータＲＯｊがＬＳＩに組み込まれる。次いで、ユーザは、製造段階の後の評価段階において、ＬＳＩに組み込まれたリングオシレータＲＯｊを用いてＬＳＩの性能を評価する。設計処理の結果（回帰式Ｆｉ）は、クリティカルパスＣＰｉの遅延値Ｄｉを再現するのに必要最低限のリングオシレータＲＯｊを表している。従って、ユーザは、ＬＳＩの回路規模を過剰に増加させることなく、ＬＳＩの性能を評価することができる。
【００２８】
（第２実施形態）
第２実施形態について説明する。第２実施形態は、クリティカルパスを含むクリティカルネットの遅延を再現するための回帰式を生成する例である。なお、上述の実施形態と同様の内容についての説明は省略する。
【００２９】
第２実施形態に係る設計処理について説明する。図３は、第２実施形態に係る設計処理の手順を示すフローチャートである。
【００３０】
＜図３：ＳＴＡ（Ｓ３０２）〜クリティカルパス抽出（Ｓ３０４）＞  第１実施形態（図２のＳＴＡ（Ｓ２０２）及びクリティカルパス抽出（Ｓ２０４））と同様である。
【００３１】
＜図３：クリティカルネット抽出（Ｓ３０５）＞  図１の抽出部１０４が、クリティカルパス抽出（Ｓ３０４）において得られるクリティカルパスＣＰｉを含む経路（以下、「クリティカルネットＣＮｉ」という）を抽出する。クリティカルネットＣＮｉは、ＬＳＩの律速要素となる経路であって、少なくとも１つのクリティカルパスＣＰｉを含む複数のパスから構成される経路である。次いで、抽出部１０４は、ＳＴＡ（Ｓ３０２）において生成されるパステーブル（表１を参照）を用いて、クリティカルネットＣＮｉの遅延値ＤＮｉを計算する。これにより、クリティカルネットテーブル（表５を参照）が生成される。クリティカルネットテーブルは、クリティカルネットＣＮｉ毎に、構成要素として含まれるパスＰｉと、遅延値ＤＮｉと、を示している。表５は、クリティカルパスＣＰ１及びパスＰ２から構成されるクリティカルネットＣＮ１の遅延値ＤＮ１と、クリティカルパスＣＰ３及びパスＰ４から構成されるクリティカルネットＣＮ３の遅延値ＤＮ３と、を示している。
【表５】
2012064154.tif 000007
【００３２】
＜図３：アルゴリズム選択（Ｓ３０６）＞  第１実施形態（図２のアルゴリズム選択（Ｓ２０６））と同様である。
【００３３】
＜図３：クリティカル特性生成（Ｓ３０８）＞  図１のクリティカル特性生成部１０８が、アルゴリズム選択（Ｓ３０６）において選択された回帰アルゴリズムＡｍに所定のプロセス条件を適用することにより、クリティカルネット抽出（Ｓ３０５）において抽出された全てのクリティカルネットの特性（以下、「クリティカル特性ＣＳｉ」という）を計算する。プロセス条件は、入出力インタフェース２０を介してユーザにより与えられるパラメータであって、ＬＳＩの製造段階において用いられるパラメータである。クリティカル特性ＣＳｉは、プロセス感度ＣＳＰｉと、電源電圧感度ＣＳＶｉと、温度感度ＣＳＴｉと、を含む。プロセス感度ＣＳＰｉは、クリティカルネットＣＮｉの遅延値ＤＮｉのプロセス依存性を示す。電源電圧感度ＣＳＶｉは、クリティカルネットＣＮｉの遅延値ＤＮｉの電源電圧依存性を示す。温度感度ＣＳＴｉは、クリティカルネットＣＮｉの遅延値ＤＮｉの温度依存性を示す。これにより、クリティカルネットＣＮｉのクリティカル特性ＣＳｉを示すクリティカル特性テーブル（表６を参照）が生成される。
【表６】
2012064154.tif 000008
【００３４】
＜図３：回帰式生成（Ｓ３１０）＞  図１の回帰式生成部１１０が、プロセステーブル（表４を参照）のリングオシレータＲＯｊ等の遅延再現モジュールの再現特性ＲＳｊ（プロセス感度ＲＳＰｊ、電源電圧感度ＲＳＶｊ、及び温度感度ＲＳＴｊ）と、アルゴリズム選択（Ｓ３０６）において選択された回帰アルゴリズムＡｍの寄与率と、を用いて、クリティカルネットＣＮｉの遅延値ＤＮｉを再現する回帰式Ｆｉを生成する。具体的には、回帰式生成部１１０は、プロセステーブルの遅延値ＲＤｊを考慮して回帰アルゴリズムＡｍの寄与率を変えながら、クリティカルネットＣＮｉの遅延値ＤＮｉに最も近似する遅延値を表す回帰式Ｆｉを生成する。なお、生成される回帰式Ｆｉの数は、クリティカルネットＣＮｉの数（ｉ個）以下であればいくつでも良い。
【００３５】
＜図３：Ｓ３１２＞  図１の判定部１１２が、回帰式Ｆｉに含まれるリングオシレータの再現特性ＲＳｊとクリティカルネットＣＮｉのクリティカル特性ＣＳｉとの誤差に基づいて回帰式生成（Ｓ３１０）において生成された回帰式Ｆｉの相関係数ρｉを計算し、相関係数ρｉが所定の相関閾値ρＴＨ以上であるか否かを判定する。相関閾値ρＴＨは、入出力インタフェース２０を介してユーザにより与えられる情報である。相関係数ρｉが相関閾値ρＴＨ以上である場合には（Ｓ３１２−ＹＥＳ）、出力（Ｓ３１４）が実行される。相関係数ρｉが相関閾値ρＴＨ未満である場合には（Ｓ３１２−ＮＯ）、アルゴリズム変更（Ｓ３２０）が実行される。
【００３６】
＜図３：出力（Ｓ３１４）及びアルゴリズム変更（Ｓ３２０）＞  第１実施形態（図２の出力（Ｓ２１４）及びアルゴリズム変更（Ｓ２２０））と同様である。
【００３７】
第２実施形態に係る設計処理の後の製造段階では、図３の出力（Ｓ３１４）において出力された設計処理の結果（回帰式Ｆｉ）に基づいて、プロセステーブル（表４を参照）のリングオシレータＲＯｊがＬＳＩに組み込まれる。次いで、ユーザは、製造段階の後の評価段階において、ＬＳＩに組み込まれたリングオシレータＲＯｊを用いてＬＳＩの性能を評価する。設計処理の結果（回帰式Ｆｉ）は、クリティカルネットＣＮｉの遅延値ＤＮｉを再現するのに必要最低限のリングオシレータＲＯｊを表している。従って、ユーザは、ＬＳＩの回路規模を過剰に増加させることなく、ＬＳＩの性能を評価することができる。
【００３８】
（第３実施形態）
第３実施形態について説明する。第３実施形態は、ＮＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタ及びＰＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタのそれぞれのプロセス感度を考慮して回帰式を生成する例である。なお、上述の実施形態と同様の内容についての説明は省略する。
【００３９】
第３実施形態に係る設計処理について説明する。図４は、第３実施形態に係る設計処理の手順を示すフローチャートである。
【００４０】
＜図４：ＳＴＡ（Ｓ４０２）〜アルゴリズム選択（Ｓ４０６）＞  第１実施形態（図２のＳＴＡ（Ｓ２０２）〜アルゴリズム選択（Ｓ２０６））と同様である。
【００４１】
＜図４：クリティカル特性生成（Ｓ４０８）＞  図１のクリティカル特性生成部１０８が、アルゴリズム選択（Ｓ４０６）において選択された回帰アルゴリズムＡｍに所定のプロセス条件を適用することにより、クリティカルパス抽出（Ｓ４０４）において抽出された全てのクリティカル特性ＣＳｉを計算する。プロセス条件は、入出力インタフェース２０を介してユーザにより与えられるパラメータであって、ＬＳＩの製造段階において用いられるパラメータである。クリティカル特性ＣＳｉは、第１プロセス感度ＣＳＮＰｉと、第２プロセス感度ＣＳＰＰｉと、電源電圧感度ＣＳＶｉと、温度感度ＣＳＴｉと、を含む。第１プロセス感度ＣＳＮＰｉは、ＮＭＯＳトランジスタを用いたときのクリティカルパスＣＰｉの遅延値ＤＮｉのプロセス依存性を示す。第２プロセス感度ＣＳＰＰｉは、ＰＭＯＳトランジスタを用いたときのクリティカルパスＣＰｉの遅延値ＤＮｉのプロセス依存性を示す。電源電圧感度ＣＳＶｉは、クリティカルパスＣＰｉの遅延値ＤＮｉの電源電圧依存性を示す。温度感度ＣＳＴｉは、クリティカルパスＣＰｉの遅延値ＤＮｉの温度依存性を示す。これにより、クリティカルパスＣＰｉのクリティカル特性ＣＳｉを示すクリティカル特性テーブル（表７を参照）が生成される。
【表７】
2012064154.tif 000009
【００４２】
＜図４：２次元回帰式生成（Ｓ４１０）＞  図１の回帰式生成部１１０が、プロセステーブル（表８を参照）のリングオシレータＲＯｊ等の遅延再現モジュールの再現特性ＲＳｊ（第１プロセス感度ＲＳＮＰｊ、第２プロセス感度ＲＳＰＰｊ、電源電圧感度ＲＳＶｊ、及び温度感度ＲＳＴｊ）と、アルゴリズム選択（Ｓ４０６）において選択された回帰アルゴリズムＡｍの寄与率と、を用いて、クリティカルパスＣＰｉの遅延値Ｄｉを再現する２次回帰式Ｆｉを生成する。具体的には、回帰式生成部１１０は、表８のプロセステーブルの遅延値ＲＤｊを考慮して回帰アルゴリズムＡｍの寄与率を変えながら、クリティカルパスＣＰｉの遅延値ＤＮｉに最も近似する遅延値を表す２次元回帰式Ｆｉを生成する。すなわち、回帰式生成部１１０は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞれのプロセス感度（第１プロセス感度ＲＳＮＰｊ及び第２プロセス感度ＲＳＰＰｊ）を考慮して、２次元回帰式Ｆｉを生成する。なお、生成される２次元回帰式Ｆｉの数は、クリティカルパスＣＰｉの数（ｉ個）以下であればいくつでも良い。
【表８】
2012064154.tif 000010
【００４３】
＜図４：Ｓ４１２＞  図１の判定部１１２が、回帰式Ｆｉに含まれるリングオシレータの再現特性ＲＳｊとクリティカルパスＣＰｉのクリティカル特性ＣＳｉとの誤差に基づいて２次元回帰式生成（Ｓ４１０）において生成された２次元回帰式Ｆｉの相関係数ρｉを計算し、相関係数ρｉが所定の相関閾値ρＴＨ以上であるか否かを判定する。相関閾値ρＴＨは、入出力インタフェース２０を介してユーザにより与えられる情報である。相関係数ρｉが相関閾値ρＴＨ以上である場合には（Ｓ４１２−ＹＥＳ）、出力（Ｓ４１４）が実行される。相関係数ρｉが相関閾値ρＴＨ未満である場合には（Ｓ４１２−ＮＯ）、アルゴリズム変更（Ｓ４２０）が実行される。
【００４４】
＜図２：出力（Ｓ４１４）＞  図１の出力部１１４が、入出力インタフェース２０を介して設計処理の結果を出力する。設計処理の結果は、Ｓ４１２において相関閾値ρＴＨ以上である相関係数ρｉを有すると判定された２次元回帰式Ｆｉである。これにより、ユーザは、設計段階において、ＬＳＩの遅延を再現するのに最適な情報を容易に得ることができる。出力（Ｓ４１４）が終了すると、設計処理が終了する。なお、設計処理の結果は、メモリ３０に書き込まれても良い。
【００４５】
＜図４：アルゴリズム変更（Ｓ４２０）＞  第１実施形態（図２のアルゴリズム変更（Ｓ２２０））と同様である。
【００４６】
第３実施形態に係る設計処理の後の製造段階では、図４の出力（Ｓ４１４）において出力された設計処理の結果（２次元回帰式Ｆｉ）に基づいて、プロセステーブル（表８を参照）のリングオシレータＲＯｊがＬＳＩに組み込まれる。次いで、ユーザは、製造段階の後の評価段階において、ＬＳＩに組み込まれたリングオシレータＲＯｊを用いてＬＳＩの性能を評価する。図４の出力（Ｓ４１４）において出力された設計処理の結果（２次元回帰式Ｆｉ）は、クリティカルパスＣＰｉの遅延値Ｄｉを再現するのに必要最低限のリングオシレータＲＯｊを表している。従って、ユーザは、ＬＳＩの回路規模を過剰に増加させることなく、ＬＳＩの性能を評価することができる。
【００４７】
また、第３実施形態では、２次元回帰式Ｆｉは、トランジスタの種類（ＮＭＯＳ及びＰＭＯＳ）毎のプロセス感度を考慮して生成される。従って、第３実施形態によれば、第１実施形態に比べて、クリティカルパスＣＰｉの遅延値Ｄｉを再現する精度（相関係数ρｉ）を改善することができる。
【００４８】
なお、第３実施形態では、クリティカルパスＣＰｉの遅延値Ｄｉを再現する２次元回帰式Ｆｉを生成する例について説明したが、第２実施形態のクリティカルネットＣＮｉの遅延値ＤＮｉを再現する２次元回帰式Ｆｉを生成しても良い。
【００４９】
また、第３実施形態では、２次元回帰式Ｆｉを生成する例について説明したが、ｎ（ｎは２以上の整数）次元回帰式Ｆｉを生成しても良い。ｎ次元回帰式Ｆｉを生成する場合には、表８のプロセステーブルがｎ個のプロセス感度を含む。ｎ個のプロセス感度は、それぞれ、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの種類毎のプロセス感度を示す。すなわち、回帰式生成部１１０は、プロセス感度の数に対応するｎ次元回帰式Ｆｉを生成する。
【００５０】
また、第１〜第３実施形態において、回帰式又はｎ次元回帰式（以下、「回帰式」という）Ｆｉに基づいてＬＳＩに組み込むリングオシレータＲＯｊを含む回路（すなわち、ＬＳＩの性能を評価するための回路）と、リングオシレータＲＯｊを含まない回路（すなわち、ＬＳＩの機能を実現するための回路）と、を所定の方法により切り替えるスイッチング構造がＬＳＩに組み込まれても良い。例えば、スイッチング構造は、マスク、ｅＦＵＳＥ、又はレジスタにより実現可能である。
【００５１】
上記のとおり、本発明の実施形態に係る設計装置１は、抽出部１０４と、回帰式生成部１１０と、出力部１１４と、を備えている。抽出部１０４は、ＬＳＩのネットリストから所定の遅延閾値ＤＴＨより大きい遅延値Ｄｉに対応するクリティカルパート（クリティカルパスＣＰｉ又はクリティカルネットＣＮｉ）を抽出する。回帰式生成部１１０は、所定の回帰アルゴリズムＡｍを用いて、抽出部１０４により抽出されたクリティカルパートの遅延値（クリティカルパスＣＰｉの遅延値Ｄｉ又はクリティカルネットＣＮｉの遅延値ＤＮｉ）を再現するのに適した回帰式（回帰式又は２次元回帰式）Ｆｉを生成する。出力部１１４は、回帰式生成部１１０により生成された回帰式Ｆｉを出力する。これにより、ユーザは、ＬＳＩの性能を考慮して、ＬＳＩの設計を行うことができる。
【００５２】
本発明の実施形態に係る設計装置１の少なくとも一部は、ハードウェアで構成しても良いし、ソフトウェアで構成しても良い。ソフトウェアで構成する場合には、設計装置１の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させても良い。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でも良い。
【００５３】
また、本発明の実施形態に係る設計装置１の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布しても良い。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布しても良い。
【００５４】
なお、本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で構成要素を変形して具体化される。また、上述した実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明が形成可能である。例えば、上述した実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００５５】
１  設計装置
１０  プロセッサ
１０２  解析部
１０４  抽出部
１０６  アルゴリズム選択部
１０８  クリティカル特性生成部
１１０  回帰式生成部
１１２  判定部
１１４  出力部
２０  入出力インタフェース
３０  メモリ
【図１】
2012064154.tif 000011
【図２】
2012064154.tif 000012
【図３】
2012064154.tif 000013
【図４】
2012064154.tif 000014