(57)【要約】【課題】チャネル領域となるＳＯＩ構造を有する半導体線条突出部の形状のばらつきを抑制し、トランジスタ特性のばらつきを減少することができる半導体装置を提供する。【解決手段】半導体基板１の素子分離用の溝に埋込み絶縁膜が埋め込まれてなる素子分離領域２と、素子分離領域２によって区画されてなり、素子分離用の溝を区画する側壁面と半導体基板の１一面とを有し、かつ側壁面には埋込み絶縁膜に向けて突出した半導体線条突出部１aが素子分離用の溝に沿って設けられてなる活性領域Ｔと、半導体線条突出部１aを残して活性領域Ｔを分断するように設けられたゲート電極用のゲート溝３と、ゲート溝３の内面に形成されたゲート絶縁膜４と、ゲート溝３に埋め込まれたゲート電極５と、ゲート電極５のゲート長方向両側の活性領域Ｔにそれぞれ形成され、半導体線条突出部１aによって連結される不純物拡散領域７と、を具備してなることを特徴とする。【選択図】図１Ｃ
2012064632.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の素子分離用の溝に埋込み絶縁膜が埋め込まれてなる素子分離領域と、
前記素子分離領域によって区画されてなり、前記素子分離用の溝を区画する側壁面と前記半導体基板の一面とを有し、かつ前記側壁面には前記埋込み絶縁膜に向けて突出した半導体線条突出部が前記素子分離用の溝に沿って設けられてなる活性領域と、
前記半導体線条突出部を残して前記活性領域を分断するように設けられたゲート電極用のゲート溝と、
前記ゲート溝の内面に形成されたゲート絶縁膜と、
前記ゲート溝に埋め込まれたゲート電極と、
前記ゲート電極のゲート長方向両側の前記活性領域にそれぞれ形成され、前記半導体線条突出部によって電気的に連結される不純物拡散領域と、を具備してなることを特徴とする半導体装置。
【請求項２】
前記半導体線条突出部は、前記素子分離用の溝側に設けられた前記半導体基板の前記一面に略平行な上面と、前記上面に対向する曲面状の下面と、を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記上面と前記下面が、前記埋込み絶縁膜によって覆われていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板内に活性領域を区画する第１溝を形成し、前記第１溝の側面に絶縁体からなるサイドウォール膜を形成する第１の工程と、
前記第１溝の下部に、前記第１溝に連通する断面視略円形または略楕円形の第２溝を、その最大溝幅が前記第１溝の溝幅以上になるように形成すると同時に、前記サイドウォール膜の下部であって前記第１溝と前記第２溝の連結部分に、前記半導体基板の一部からなる半導体線条突出部を残存させる第２の工程と、
前記第１溝及び前記第２溝からなる素子分離用の溝に、埋め込み絶縁膜を埋め込むことで素子分離領域及び前記活性領域を形成する第３の工程と、
前記半導体線条突出部を残して前記活性領域を分断するようにゲート溝を設ける第４の工程と、
前記ゲート溝の側面にゲート絶縁膜を形成し、さらに、前記ゲート溝内にゲート電極を埋め込む第５の工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の工程において、前記第２溝を形成するためのエッチングが、等方性エッチングであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第４の工程において、前記ゲート溝を設けるためのエッチングは、前記第２溝の側面の一部が露出するまで行い、かつ、前記第１溝と前記第２溝との間に形成されている前記半導体線条突出部を残すことを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第５の工程において、前記ゲート電極は、前記ゲート溝内に埋め込まれた部分と、前記半導体基板表面より上に突き出した部分からなる構造となるよう形成することを特徴とする請求項４乃至請求項６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第５の工程の後に、前記活性領域に不純物を導入して、前記ゲート溝を挟むように不純物拡散領域を形成する第６の工程を備え、前記不純物拡散領域の底面の位置は、前記半導体線条突出部よりも上方に位置することを特徴とする請求項４乃至請求項７のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体デバイスの微細化の進展に伴い、ＭＯＳトランジスタのゲート長も短縮している。トランジスタのゲート長を短縮すると、トランジスタのソースとドレインが接近し、ドレインの効果がソースにまで及ぶこととなり、その結果、短チャネル効果が顕在化し、しきい値電圧の低下等の影響が現れる。
そこで、ＭＯＳトランジスタの短チャネル効果の影響を抑制する手法として、半導体基板に形成した溝にゲート電極を埋め込んだトレンチゲート型トランジスタが一般的に使用されている。
さらに、トレンチゲート型トランジスタを高性能化するため、ゲート電極用の溝の側面部分にチャネル層を設けると共に、チャネル層をＳＯＩ（Silicon On Insulator）構造とした半導体装置が提案されている（特許文献１、２）。
【０００３】
しかし、特許文献１のＳＯＩ構造を有するトレンチゲート型トランジスタでは、ソース・ドレイン領域用の不純物拡散領域と薄膜状に形成されたチャネル領域とが直接接触しているため、トランジスタを製造する際に加わる熱の影響で、ソース・ドレイン領域用の不純物拡散領域に存在している不純物がチャネル領域へも拡散してしまう。したがって、半導体デバイスの微細化の進展に伴いゲート長が短縮された場合、短チャネル効果により、トランジスタのしきい値電圧が低下し、その制御が難しいという問題点がある。
【０００４】
そこで、特許文献２では、ソース・ドレイン領域用の不純物拡散領域とチャネル領域とを離して形成することが考案され、半導体デバイスの微細化によってゲート長Ｌが短縮された場合でも、短チャネル効果が抑制され、安定したトランジスタ特性を有する半導体装置が提案されている。
【０００５】
以下に、特許文献２に開示されている技術を利用した半導体装置について説明する。
図１６は、ＳＯＩ構造を有するトランジスタの断面模式図である。
図１６に示すＳＯＩ構造を有するトランジスタは、半導体基板１０１と、ゲート電極１０５と、素子分離領域１０２と、ソース／ドレイン領域用の不純物拡散領域（不図示）と、ゲート絶縁膜１０４と、チャネル領域となるシリコン層１０１aとを備えている。
【０００６】
ゲート電極１０５は半導体基板１０１内に形成されたゲート溝１０３に埋め込まれており、このゲート電極１０５のうち、半導体基板１０１の表面よりも下に形成されているゲート電極下部１０５ｂは、断面略円形を有している。また、ゲート電極下部１０５ｂの幅は、半導体基板１０１表面よりも上に形成されているゲート電極上部１０５aの幅よりも広くなるように形成されている。
したがって、この半導体基板１０１にゲート電極用のゲート溝１０３をエッチングにより形成する際に、ゲート電極上部１０５a用のゲート溝１０３aとゲート電極下部１０５ｂ用のゲート溝１０３ｂとの２段階のエッチング工程を要する。つまり、ゲート電極下部１０５ｂ用のゲート溝１０３ｂは、ゲート電極上部１０５a用のゲート溝１０３aを形成したあと、ゲート電極上部１０５a用のゲート溝１０３aの下に、等方性のエッチングを行うことにより形成される。
【０００７】
素子分離領域１０２は、半導体基板１０１に対してSTI形成法を行うことにより形成されており、素子分離領域１０２と対向するゲート電極上部１０５aの側面には、チャネル領域となるＳＯＩ構造のシリコン層１０１aが形成されている。このシリコン層１０１aの素子分離領域１０２側の側面は素子分離領域１０２と接しており、ゲート電極１０５側の側面は、ゲート電極１０５を覆うように形成されているゲート絶縁膜１０４と接している。また、シリコン層１０１aの上面は素子分離領域１０２と接しており、底面はゲート電極下部１０５ｂの上面と接している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２５８６６０号公報
【特許文献２】特開２０１０−００３９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献２の半導体装置では、ゲート電極上部用のゲート溝１０３aの側面部分に設けるＳＯＩ構造のシリコン層１０１aの形成に際して、ゲート電極上部用のゲート溝１０３aの底部近傍の加工を行うことにより、ゲート電極下部１０５ｂ用のゲート溝１０３ｂを形成する工程によって最終的なシリコン層１０１aの形状が決定されていた。このため、製造工程において、ゲート電極上部１０５a用のゲート溝１０３a及びゲート電極下部１０５ｂ用のゲート溝１０３ｂの深さの製造ばらつきによって、シリコン層１０１aの高さにもばらつきが生じ、その影響でトランジスタ特性にばらつきが生じやすかった。
【００１０】
また、ゲート電極上部１０５a用のゲート溝１０３aの底部近傍のみをサイドエッチングする必要があるため、製造工程が複雑になると言う問題もあった。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の製造方法は、半導体基板内に活性領域を区画する第１溝を形成し、前記第１溝の側面に絶縁体からなるサイドウォール膜を形成する第１の工程と、前記第１溝の下部に、前記第１溝に連通する断面視略円形または略楕円形の第２溝を、その最大溝幅が前記第１溝の溝幅以上になるように形成すると同時に、前記サイドウォール膜の下部であって前記第１溝と前記第２溝の連結部分に、前記半導体基板の一部からなる半導体線条突出部を残存させる第２の工程と、前記第１溝及び前記第２溝からなる素子分離用の溝に、埋め込み絶縁膜を埋め込むことで素子分離領域及び前記活性領域を形成する第３の工程と、前記半導体線条突出部を残して前記活性領域を分断するようにゲート溝を設ける第４の工程と、前記ゲート溝の側面にゲート絶縁膜を形成し、さらに、前記ゲート溝内にゲート電極を埋め込む第５の工程と、を具備してなることを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置の製造方法では、第１溝の下部に、断面視略円形または略楕円形の第２溝を、その最大溝幅が前記第１溝の溝幅以上になるように形成すると同時に、第１溝と第２溝の連結部分に、半導体基板の一部からなる半導体線条突出部を残存させる。この半導体線条突出部のうち、ゲート絶縁膜を介してゲート電極に隣接する部分が半導体装置のチャネル領域を構成する部分になる。第１溝及び第２溝は、比較的高い寸法精度で形成することができるので、チャネル領域となる半導体線条突出部の形状のばらつきを抑制できる。これにより、トランジスタ特性のばらつきを減少することができ、高性能な半導体装置を製造できる。
【００１３】
また、従来構造を有する半導体装置よりも、製造工程数を削減できるので、低コスト化が可能となる。
【図面の簡単な説明】
【００１４】
【図１Ａ】本発明の第一の実施形態である半導体装置の一例を示す平面模式図である。
【図１Ｂ】図１Ａ中に示す線分A−A´による半導体装置の断面模式図である。
【図１Ｃ】図１Ａ中に示す線分Ｃ−Ｃ´による半導体装置の断面模式図である。
【図２Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図２Ｂ】図２Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図２Ｃ】図２Ａ中に示す線分Ｃ−Ｃ´による半導体装置の工程断面模式図である。
【図３Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図３Ｂ】図３Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図３Ｃ】図３Ａ中に示す線分Ｃ−Ｃ´による半導体装置の工程断面模式図である。
【図４Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図４Ｂ】図４Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図４Ｃ】図４Ａ中に示す線分Ｃ−Ｃ´による半導体装置の工程断面模式図である。
【図５Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図５Ｂ】図５Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図５Ｃ】図５Ａ中に示す線分Ｃ−Ｃ´による半導体装置の工程断面模式図である。
【図６Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図６Ｂ】図６Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図６Ｃ】図６Ａ中に示す線分Ｃ−Ｃ´による半導体装置の工程断面模式図である。
【図７Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図７Ｂ】図７Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図７Ｃ】図７Ａ中に示す線分Ｃ−Ｃ´による半導体装置の工程断面模式図である。
【図８Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図８Ｂ】図８Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図８Ｃ】図８Ａ中に示す線分Ｃ−Ｃ´による半導体装置の工程断面模式図である。
【図９Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図９Ｂ】図９Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図９Ｃ】図９Ａ中に示す線分Ｃ−Ｃ´による半導体装置の工程断面模式図である。
【図９Ｄ】図９Ａ中に示す線分Ｂ−Ｂ´による半導体装置の工程断面模式図である。
【図９Ｅ】図９Ａ中に示す線分Ｄ−Ｄ´による半導体装置の工程断面模式図である。
【図１０Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１０Ｂ】図１０Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１０Ｃ】図１０Ａ中に示す線分Ｃ−Ｃ´による半導体装置の工程断面模式図である。
【図１０Ｄ】図１０Ａ中に示す線分Ｂ−Ｂ´による半導体装置の工程断面模式図である。
【図１０Ｅ】図１０Ａ中に示す線分Ｄ−Ｄ´による半導体装置の工程断面模式図である。
【図１１Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１１Ｂ】図１１Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１１Ｃ】図１１Ａ中に示す線分Ｃ−Ｃ´による半導体装置の工程断面模式図である。
【図１１Ｄ】図１１Ａ中に示す線分Ｂ−Ｂ´による半導体装置の工程断面模式図である。
【図１１Ｅ】図１１Ａ中に示す線分Ｄ−Ｄ´による半導体装置の工程断面模式図である。
【図１２Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１２Ｂ】図１２Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１２Ｃ】図１２Ａ中に示す線分Ｃ−Ｃ´による半導体装置の工程断面模式図である。
【図１２Ｄ】図１２Ａ中に示す線分Ｂ−Ｂ´による半導体装置の工程断面模式図である。
【図１２Ｅ】図１２Ａ中に示す線分Ｄ−Ｄ´による半導体装置の工程断面模式図である。
【図１３Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１３Ｂ】図１３Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１３Ｃ】図１３Ａ中に示す線分Ｃ−Ｃ´による半導体装置の工程断面模式図である。
【図１３Ｄ】図１３Ａ中に示す線分Ｂ−Ｂ´による半導体装置の工程断面模式図である。
【図１３Ｅ】図１３Ａ中に示す線分Ｄ−Ｄ´による半導体装置の工程断面模式図である。
【図１４Ａ】本発明の第一の実施形態である半導体装置の製造方法を示す工程平面模式図である。
【図１４Ｂ】図１４Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１４Ｃ】図１４Ａ中に示す線分Ｃ−Ｃ´による半導体装置の工程断面模式図である。
【図１４Ｄ】図１４Ａ中に示す線分Ｂ−Ｂ´による半導体装置の工程断面模式図である。
【図１４Ｅ】図１４Ａ中に示す線分Ｄ−Ｄ´による半導体装置の工程断面模式図である。
【図１５Ａ】本発明の第二の実施形態である半導体装置の一例を示す平面模式図である。
【図１５Ｂ】図１５Ａ中に示す線分A−A´による半導体装置の工程断面模式図である。
【図１５Ｃ】図１５Ａ中に示す線分Ｆ−Ｆ´による半導体装置の工程断面模式図である。
【図１６】従来の半導体装置を示す断面平面模式図である。
【発明を実施するための形態】
【００１５】
以下、本発明の半導体装置およびその製造方法について、図面を参照しながら詳細に説明する。
なお、以下の説明で用いる図面は、特徴を分かりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、一部の図面は、本発明における半導体装置の特徴部分を見易くするために、一部の構成を省略して示している。
また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１６】
（第一の実施形態）
まず、図１Ａ〜図１Ｃに示す、本発明の実施形態である半導体装置について説明する。
なお、図１Ａは本発明の実施形態に係る半導体装置の平面模式図を示す。また、図１Ｂ及び図１Ｃは、図１Ａに示す線分Ａ−Ａ’及び線分Ｃ−Ｃ‘による断面模式図である。ただし、図１Ａにおいては、この半導体装置の特徴部分を見易くするために、一部の構成を省略して示している。
【００１７】
図１Ａ〜図１Ｃに示すように、本実施形態に係る半導体装置は、半導体基板１上に活性領域Tと、活性領域Tを区画する埋込み絶縁体からなる素子分離領域２が形成されており、活性領域Tに設けられたゲート電極用のゲート溝３と、ゲート溝３の内面に形成されたゲート絶縁膜４と、ゲート溝３に埋め込まれたゲート電極５と、ゲート電極５のゲート長方向両側の活性領域Tにそれぞれ形成された不純物拡散領域７と、を備えている。
活性領域Tには、埋込み絶縁体（埋込み絶縁膜）に向けて突出した半導体線条突出部１ａが設けられている。また、不純物拡散領域７は、ゲート電極５のゲート長方向両側の活性領域Ｔにそれぞれ形成されており、各不純物拡散領域７は半導体線条突出部１ａによって電気的に連結されている。
【００１８】
図１Ａに示すように、P型シリコンから成る半導体基板１（不図示）に、素子分離用の溝が設けられ、この溝に埋め込み絶縁体が埋め込まれることによって素子分離領域２が形成されている。活性領域Tは、素子分離領域２によって区画されている。
この素子分離領域２は、図１Ｃに示すように、円柱状の第１溝９a、断面略円形の第２溝９ｂ及び突起状の第３溝９ｃのそれぞれに埋め込み絶縁体が成膜されることにより形成されている。なお、第１溝９a、第２溝９ｂ及び第３溝９ｃは相互に連通して１つの溝を構成しており、この溝が素子分離用の溝になっている。第１溝９a内の埋め込み絶縁体の上面と半導体基板１の上面とは概略同一面を形成するように埋め込み絶縁体が形成されている。また、本実施形態において、第２溝９ｂの形状は断面略円形であるが、断面略楕円形状でもかまわない。
なお、第３溝９ｃ内に形成された埋め込み絶縁体は、隣接する活性領域T間の素子分離特性を向上させるためのものであり、この素子分離特性に問題がなければ、第３溝９ｃは省略されていても構わない。
なお、埋め込み絶縁体としては、埋設性に優れるポリシラザン等のＳＯＤ膜（Spin On Dielectrics）を用いるとよい。
【００１９】
素子分離領域２の側面を覆うように、シリコン酸窒化膜（ＳｉＯＮ）からなるライナー膜８が成膜されている。ライナー膜８の膜厚は５nｍ程度に形成される。
なお、ライナー膜８の材料はシリコン酸窒化膜に限定されず、また、素子分離領域２となる埋め込み絶縁膜の材料によりライナー膜８は省略されても構わない。
【００２０】
次に、活性領域Ｔは、素子分離用の溝を構成する側壁面と、半導体基板１の一面とを有している。活性領域Ｔの側壁面には、埋込み絶縁膜に向けて突出する半導体線条突出部１aが素子分離用の溝に沿って活性領域Ｔを取り囲むように形成されている。半導体線条突出部１aのうち、ゲート絶縁膜４を介してゲート電極５に隣接する部分がＭＯＳトランジスタのチャネル領域として機能する。
【００２１】
また、活性領域Ｔには、活性領域Ｔを分断するようにゲート電極用のゲート溝３が設けられている。ゲート溝３の長手方向には、半導体線条突出部１aが残存されている。ゲート溝３は、第２溝９ｂに達する深さまで形成されている。
【００２２】
ゲート溝３の内壁には酸化シリコンからなるゲート絶縁膜４が成膜されている。なお、ゲート絶縁膜４としては、ハフニウム酸化膜（ＨｆＯ２）等の高誘電体膜（Ｈｉｇｈ−Ｋ膜）を用いてもよい。
【００２３】
ゲート溝３内にはゲート絶縁膜４を覆うようにリンドープトシリコン膜が成膜されており、さらに、リンドープトシリコン膜上及びゲート絶縁膜４が成膜されている素子分離領域２の上部にはタングステンシリサイド膜が成膜されている。このリンドープトシリコン膜及びタングステンシリサイド膜からなる積層膜によってゲート電極５が構成されている。ゲート電極５は平面視すると図１Ａに示すように、活性領域Tの長手方向（図１Ａの左右方向）と交差する方向に延在し、かつ、複数の活性領域Tをまたぐように連続して形成されている。
【００２４】
ゲート電極５上には、ゲート電極５を保護するためのゲート電極保護膜６が形成されている。さらに、ゲート電極５のうち、半導体基板１表面より上に突出している部分の側面には、ゲート電極５の側面を保護するために第２サイドウォール１２が形成されている。
なお、ゲート電極保護膜６及び第２サイドウォール１２としては、シリコン窒化膜を用いるとよい。
【００２５】
活性領域Ｔの側壁面に形成された半導体線条突出部１aは、活性領域Ｔの全周を取り囲むように形成されている。活性領域Ｔのうち、ゲート溝３の形成位置においては、ゲート溝３の形成に伴って活性領域Ｔを構成する半導体が除去されているが、半導体線条突出部１aは残存されている。残存した半導体線条突出部１aは、ゲート絶縁膜４を介してゲート電極５に隣接している。また、半導体線条突出部１aは、ゲート電極５近傍においてゲート長方向に沿って延在している。
半導体線条突出部１aは、素子分離領域２の埋め込み絶縁膜に向けて突出した形状を有しており、素子分離用の溝を構成する第１溝９aと第２溝９ｂとの境界部分に相当する位置に形成されている。
また、半導体線条突出部１aは、図１Ｃに示すように、ゲート溝３の側面のうち不純物拡散領域７が形成されている位置よりも深い位置に形成されている。
【００２６】
ここで、半導体線条突出部１a近傍（図１Ｂ中の丸印）の拡大図を図１Ｂに示す。
半導体線条突出部１aの上面は第１溝９aの下面に形成されたライナー膜８に接し、半導体基板１の一面に平行である。また、上面に対向する下面は、第２溝９ｂの側面のうち第１溝９a側に形成されたライナー膜８と接し、曲面状である。また、半導体線条突出部１aの側面はゲート絶縁膜４と接している。
なお、埋め込み絶縁膜として用いる材料によりライナー膜８が形成されていない場合は、半導体線条突出部１aの上面及び下面は埋め込み絶縁膜からなる素子分離領域２と接する構造となるが、半導体線条突出部１aが絶縁体で覆われる構造であれば構わない。
【００２７】
また、活性領域Tには、ソース／ドレイン領域として機能する不純物拡散領域７が形成されている。不純物拡散領域７は、ゲート電極５のゲート長方向両側に形成されている。また、不純物拡散領域７は、第１溝９aの深さに達しない深さまで形成されている。
ゲート電極５のゲート長方向両側に形成された不純物拡散領域７は、ゲート電極５近傍に残された半導体線条突出部１aによって相互に電気的に連結されている。
【００２８】
次に、図１Ｃに示すように、ゲート電極５及び半導体基板１上に、第１層間絶縁膜１７aが成膜されている。この第１層間絶縁膜１７aはゲート電極５上に形成されてあるゲート電極保護膜６も覆うように形成されている。なお、第１層間絶縁膜１７aの材料は、シリコン酸化膜等の絶縁体を用いるとよい。
【００２９】
半導体基板１表面に形成されている不純物拡散領域７上に、第１層間絶縁膜１７aを貫通し、不純物拡散領域７と接続するためのコンタクトプラグ層１３aが形成されている。さらに、コンタクトプラグ層１３aの側面及び底面にはチタン膜と窒化チタン膜からなるバリアメタル層１３ｂが形成されている。  
このチタン膜は、第１層間絶縁膜１７aとコンタクトプラグ層１３aとの密着性と高めるための密着層として機能する。また、この窒化チタン膜１４ｂは、コンタクトプラグ層１３aの材料であるタングステンが第１層間絶縁膜１７aに拡散するのを防止するためのバリア層として機能する。
なお、バリアメタル層１３ｂとコンタクトプラグ層１３aが積層されてコンタクトプラグ１３が構成されている。
【００３０】
コンタクトプラグ１３上に、コンタクトプラグ１３と接続するための金属配線１５が形成されている。金属配線１５としては、例えば、窒化チタンからなる配線バリア層１５aとアルミニウムからなる主配線層１５ｂとの積層膜を例示できる。
【００３１】
また、この後、必要に応じて、層間絶縁膜、さらに上層の配線、パッシベーション膜等が適宜形成されていてもよい。
【００３２】
このように、本実施形態における半導体装置では、活性領域Ｔの側壁面に、埋込み絶縁膜に向けて突出する半導体線条突出部１aが形成されている。つまり、半導体線条突出部１aは、ゲート電極用のゲート溝３の素子分離領域２側の側面から突出する構造となる。このような構造にすることにより、ゲート溝３は従来のゲート溝構造のままで、ゲート溝３の側面にチャネル領域となる半導体線条突出部１aが形成されるので、ゲート溝の形状に左右されることなく、安定したトランジスタ特性を得ることができる。
【００３３】
次に、本発明の実施形態である半導体装置の製造方法について説明する。
本実施形態の半導体装置の製造方法は、半導体基板内に活性領域を区画する第１溝を形成し、第１溝の側面に絶縁体からなるサイドウォール膜を形成する第１の工程と、第１溝の下部に、第１溝に連通する断面視略円形または略楕円形の第２溝を、その最大溝幅が第１溝の溝幅以上になるように形成すると同時に、サイドウォール膜の下部であって第１溝と第２溝の連結部分に、半導体基板の一部からなる半導体線条突出部を残存させる第２の工程と、第１溝及び第２溝からなる素子分離用の溝に、埋め込み絶縁膜を埋め込むことで素子分離領域及び活性領域を形成する第３の工程と、半導体線条突出部を残して活性領域を分断するようにゲート溝を設ける第４の工程と、ゲート溝の側面にゲート絶縁膜を形成し、さらに、ゲート溝内にゲート電極を埋め込む第５の工程と、に概略構成される。
またさらに、本実施形態においては、第５の工程の後に、活性領域に不純物を導入して、ゲート溝を挟むように不純物拡散領域を形成する第６の工程を備え、不純物拡散領域の底面の位置は、半導体線条突出部よりも上方に位置することを特徴とする。
なお、図２Ａ〜図１４Ｅは、本発明の実施形態である半導体装置の製造方法の一例を説明する工程図であって、これらの工程を経て、図１Ａ〜図１Ｃに示す半導体装置を製造する。
【００３４】
まず、第一の工程について説明する。
図２Ａ〜図２Ｃに示すように、Ｐ型のシリコンから成る半導体基板１上に、シリコン窒化膜から成るマスク膜２５を形成する。
【００３５】
引き続き、フォトリソ技術とドライエッチング技術を用いて、Ｘ方向（図２Ａに図示）に延在する島状を有するパターンに、マスク膜２５をパターニングする。このマスク膜２５の平面領域は、トランジスタの活性領域Tに相当する。このマスク膜２５で覆われていない領域では、半導体基板１が露出する。なお、本実施形態では、活性領域TがＸ方向およびＹ方向に所定の規則に従ってアレイ状に配置される場合について説明する。また、本発明はＭＯＳトランジスタをアレイ状に配置する場合には限定されず、単体のＭＯＳトランジスタを設ける場合に適用することも可能である。
本実施形態では、Ｙ方向に隣接する活性領域T間のスペースＷｉは約６０ｎｍとした。
【００３６】
次に、図３Ａ〜図３Ｃに示すように、マスク膜２５をマスクにして、半導体基板１を異方性ドライエッチングして、半導体基板１に第１溝９aを形成する。本実施形態においては、第１溝９aの深さは１００ｎｍに形成した。
これにより、活性領域Tの周囲を第１溝９aが囲むような構造となり、隣接する活性領域Tが第１溝９aによって区画される。
【００３７】
次に、図４Ａ〜図４Ｃに示すように、第１溝９a内側面からマスク膜２５上にかけて、シリコン窒化膜を形成する。シリコン窒化膜の厚さは、第１溝９a内がシリコン窒化膜により完全に埋め込まれてしまわないように設定する。本実施形態においては、膜厚を２０nｍとした。
引き続き、第１溝９a底面に形成したシリコン窒化膜をエッチバックすることにより除去する。これにより、第１溝９aの側壁にはシリコン窒化膜が残存し、第１サイドウォール１１が形成されるとともに、第１溝９a底面の半導体基板１とマスク膜２５は露出される。
【００３８】
続いて第二の工程について説明する。
まず、図５Ａ〜図５Ｃに示すように、マスク膜２５、第１サイドウォール１１をマスクにして、露出された第１溝９a底面の半導体基板１をエッチングして、第１溝９a下の半導体基板1に、第２溝９ｂを形成する。この際のエッチングでは、等方性成分を含む条件で実施し、第１溝９a下の半導体基板１の板厚方向をエッチングすると共に、板厚方向に対して垂直な方向にもエッチングが進行されるように実施する。これにより、第２溝９ｂは、断面視略円形または略楕円形の形状に形成される。
なお、このようなエッチングとしては、ＳＦ６ガスとＣｌ２ガスを含むガスを用いるドライエッチングを例示できる。
また、アンモニア（ＮＨ３）を含む薬液を用いた湿式エッチングによっても、同様の形状の第２溝９ｂを形成することが可能である。
【００３９】
また、第２溝９ｂ形成の際、半導体基板１のうち、第１サイドウォール１１の底面に接触している部分においては、エッチングの進行が遅いため半導体基板１の一部が残存する。この結果、第１サイドウォール１１の下には、活性領域T内の半導体基板１側面から埋め込み絶縁膜に突出した半導体線条突出部１aが形成される。つまり、半導体線条突出部１aは、第１溝９aと第２溝９ｂとの境界部分に相当する箇所に位置し、活性領域Ｔ全周を取り囲むような構造となる。 
【００４０】
また、図５Ａに示すように平面視して、第２溝９ｂの最大溝幅が第１溝９a幅以上となるように形成する。つまり、第２溝９ｂの側面のうち最大溝幅となる側面が、活性領域T内に達するように、エッチング量を制御する。ここで、第２溝９ｂの最大溝幅となる側面と第１サイドウォール１１表面（内壁面）との距離をｔｘとすると、ｔｘは第１サイドウォール１１の膜厚（本実施形態では２０ｎｍ）よりも大きい寸法となる。なお、本実施形態の第２溝９ｂは、深さ方向が５０ｎｍ、幅方向はｔｘが３０ｎｍになるように形成した。
【００４１】
半導体線条突出部１a近傍（図５Ｂ中の丸印）の拡大図を図５Ｂに示す。
本実施形態では、半導体線条突出部１aの幅方向長さｄｘは、第１サイドウォール１１の横幅に凡そ等しい約２０ｎｍとなるようにし、厚みｄｚは、約１５ｎｍとなるようエッチング量を調整した。
【００４２】
次に、図６Ａ〜図６Ｃに示すように、マスク膜２５と第１サイドウォール１１をマスクに、異方性条件でドライエッチングを行い、第２溝９ｂの底面部分の半導体基板１をエッチングして、第３溝９ｃを形成する。この第３溝９ｃは、隣接する第１サイドウォール１１間距離を直径とする略円柱状の溝である。ここで、第１溝９a、第２溝９ｂ及び第３溝９ｃは相互に連通して１つの溝を構成し、この溝が素子分離用の溝となる。
また、第３溝９ｃは、活性領域T間の素子分離特性を向上させるために形成される。第２溝９ｂの深さは半導体線条突出部１aの幅方向長さｄｘの設定量に応じて決定されるため、さらに第３溝９ｃを形成することにより、素子分離特性を独立して適切に設定することが可能となる。
なお、隣接する活性領域T間での素子分離特性に問題なければ、第３溝９ｃは形成しなくても良い。
【００４３】
続いて第三の工程について説明する。
まず、図７Ａ〜図７Ｃに示すように、半導体基板１に対してエッチング選択比を確保できる条件を用いて、第１サイドウォール１１を選択的に除去する。本実施形態では、マスク膜２５と第１サイドウォール１１は、共にシリコン窒化膜から成るので、第１サイドウォール１１を除去する際に、マスク膜２５も一部除去される。そのため、図７Ｂ及び図７Ｃに示すように、マスク膜２５が半導体基板１上に残存するようにエッチング時間を制御する。
【００４４】
次に、第１溝９a、第２溝９ｂ及び第３溝９ｃの内壁およびマスク膜２５表面を覆うように、ライナー膜８を形成する。膜厚は、第１溝９a内、第２溝９ｂ内を完全には埋め込まない膜厚で形成する。本実施形態において、ライナー膜８の膜厚を５ｎｍとした。また、ライナー膜８の材料としてシリコン酸窒化膜を用いるとよい。
【００４５】
次に、第1溝９a、第２溝９ｂ、第３溝９ｃ内及びマスク膜２５表面を覆うように、埋込み絶縁膜を成膜し、素子分離領域２を形成する。埋込み絶縁膜の材料としては、埋設性に優れるポリシラザン等のＳＯＤ膜（Spin On Dielectrics）を用いるとよい。
また、ライナー膜８は、素子分離領域２となる埋込み絶縁膜に含まれる不純物が半導体基板１に拡散されるのを防止すると共に、埋込み絶縁膜を固体化する際の熱処理において、半導体基板１表面が酸化されないために形成する。尚、素子分離領域２に用いる材料により必要なければ、ライナー膜８は形成しなくても良い。
【００４６】
次に、図８Ａ〜図８Ｃに示すように、ＣＭＰ法を用いて、マスク膜２５の上面が露出するまで、素子分離領域２およびライナー膜８を研磨除去する。これにより、素子分離領域２が第１溝９a、第２溝９ｂ、第３溝９ｃ内に埋めこまれた状態で残存する。
【００４７】
続いて第四の工程について図９Ａ〜図９Ｅを用いて説明する。
まず、図９Ｂに示すように、マスク膜２５をエッチングにより除去して、活性領域Ｔ内において半導体基板１の上面を露出させる。マスク膜２５の除去は、熱燐酸液を用いた湿式エッチングにより行うとよい。
【００４８】
引き続き、素子分離領域２上面の高さとライナー膜８の上面の高さが、半導体基板１表面と概略同じ高さになるように、湿式エッチングを行う。湿式エッチングの薬液には、フッ酸（ＨＦ）を含有した溶液を例示できる。
【００４９】
次に、図９Ａ、図９Ｃ〜図９Ｅに示すように、ゲート電極（溝型ゲート）５を形成する位置に対応する部分が開口されたレジストマスク１６を形成する。この開口部をゲート電極用レジスト開口部１６aと呼ぶ。ゲート電極用レジスト開口部１６aは、図９Ａに示すように、複数の活性領域Tと素子分離領域２をまたぎ、Ｙ方向に延在するように配置される。また、ゲート電極用レジスト開口部１６aの幅Ｗｇは、後工程で形成するゲート電極５のゲート長に相当する。すなわち、本実施形態では、図１２Ａに示すような、Ｙ方向に延在するような、ゲート長がＷｇであるゲート電極５が形成される。
【００５０】
次に、図１０Ａ〜図１０Ｅに示すように、レジストマスク１６をマスクにして、ゲート電極用レジスト開口部１６aによって露出されていた半導体基板１を異方性エッチングし、活性領域Ｔ内に溝パターンを形成する。この溝パターンをゲート溝３と呼ぶ。このときのエッチング条件は、素子分離領域２及びライナー膜８に対してエッチング選択比を確保できる条件を用いて行う。
また、ゲート溝３の深さ方向のエッチングは、第２溝９ｂの側面の一部が露出するまで行う。さらにこのときのエッチングは異方性エッチングであるため、半導体基板１側面から埋め込み絶縁膜に突出して形成していた半導体線条突出部１aはエッチングされず、図１０Ｂに示すように、半導体基板１から分離され、第１溝９aと第２溝９ｂとの連結部分に残存する。これにより、半導体線条突出部１aの側面は露出した構造となる。また、半導体線条突出部１aは、半導体基板１の上面に対して略平行な上面と、上面に対向する曲面状の下面と、半導体基板１に対して略垂直な側面とから構成される。
【００５１】
ここで、異方性エッチングによって半導体基板１部分にゲート溝３を形成する際に、図１０Ｅに示すように、素子分離領域２にもゲート溝３aが形成される。これは、半導体基板１を異方性エッチングする際、素子分離領域２に対してエッチング選択比を確保できる条件で行うが、完全にはエッチング選択ができず、素子分離領域２にもエッチングの影響が及ぶ。これにより、素子分離領域２にも、ゲート溝３の深さよりは浅いものの、ゲート溝３aが形成される。なお後述するが、この素子分離領域２に形成されたゲート溝３aにもゲート電極５が形成されるが、トランジスタのゲート電極としての機能は有さない。
【００５２】
続いて第五の工程について説明する。
まず、第四の工程において、ゲート電極用レジスト開口部１６aを形成するために用いたレジストマスク１６を除去する。
次に、図１１Ａ〜図１１Ｅに示すように、ゲート溝３内面及び半導体基板１表面、素子分離領域２表面にゲート絶縁膜４を成膜する。これにより、図１１Ｂに示すように、半導体線条突出部１aの側面にもゲート絶縁膜４が成膜される。また、本実施形態では、ゲート絶縁膜４としてシリコン酸化膜を用い、熱酸化法で形成した。なお、ゲート絶縁膜４としてはハフニウム酸化膜（ＨｆＯ２）等の高誘電体膜（Ｈｉｇｈ−Ｋ膜）をＡＬＤ法で形成してもよい。
【００５３】
次に、ゲート絶縁膜４を成膜したゲート溝３内を埋め込むようにリンドープトシリコン膜を形成する。続いて、活性領域T内の半導体基板１表面及び素子分離領域２表面にタングステンシリサイド膜を形成する。これにより、リンドープトシリコン膜とタングステンシリサイド膜から成る積層膜によって構成されるゲート電極膜５aを形成する。
【００５４】
次に、ゲート電極膜５a上に、後工程で形成するゲート電極５を保護するためのゲート電極保護膜６を形成する。ゲート電極保護膜６の材料としてはシリコン窒化膜を用いるとよい。
【００５５】
次に、ゲート電極パターンが形成されたレジストマスク（不図示）をゲート電極保護膜６上に形成する。このゲート電極パターンは、平面視して、ゲート溝３の上方に形成したゲート電極保護膜６を覆い、複数の活性領域Tと素子分離領域２をまたぎ、Ｙ方向に延在するように配置する。
【００５６】
引き続き、ゲート電極パターンが形成されたレジストマスクをマスクにして、ゲート電極保護膜６とゲート電極膜５aを順次エッチングする。これにより、図１２Ａ〜図１２Ｅに示すように、ゲート電極５が形成される。ゲート電極５は、図１２Ｃに示すように、半導体基板１内のゲート溝３内に埋めこまれた部分と半導体基板１表面より上に突き出した部分から構成される。また、図１２Ａに示すように、ゲート電極５およびゲート電極保護膜６は平面視して、活性領域Tの長手方向（図１２Ａの左右方向）と交差する方向に延在し、かつ、複数の活性領域Tをまたぐように連続して形成される。
なお、図１２Ｅに示すように、素子分離領域２に形成されたゲート溝３aにもリンドープトシリコン膜が埋め込まれるが、これはトランジスタのゲート電極としては機能しない。
【００５７】
続いて第六の工程について説明する。
まず、ゲート電極５を形成するために用いたレジストマスクを除去する。
続いて、ゲート電極５をマスクにして、活性領域T内の半導体基板１表面上に、不純物を導入して不純物拡散領域７を形成する。不純物拡散領域７としては、リンを用い、エネルギー２０ＫｅＶ，ドーズ量１×１０１５ ａｔｏｍｓ／ｃｍ２の条件で、イオン注入法により形成するとよい。またこのとき、図１２Ｃ及び図１２Ｄに示すように、不純物拡散領域７は、第１溝９aの深さに達しないよう形成量を調節する。すなわち、不純物拡散領域７の底面は、半導体線条突出部１aよりも上方に位置するようにする。
これにより、ゲート電極５のゲート長方向両側に形成された不純物拡散領域７は、ゲート電極５側面に残されている半導体線条突出部１aによって相互に電気的に連結される構造となる。すなわち、ゲート電極５に所定の電圧を印加してＭＯＳトランジスタをオン状態とした場合には、ゲート溝３内のゲート電極５と対向した半導体基板１の表面に反転層が形成されるとともに、半導体線条突出部１aの全体にも反転層が形成されることで、不純物拡散領域7の間が導通してオン電流が流れる。
なお、この各不純物拡散領域７はソース／ドレイン電極として機能する。
【００５８】
次に、半導体基板１及び素子分離領域２表面に、第２サイドウォール１２を形成する。
引き続き、第２サイドウォール１２をエッチバックにより除去し、図１３Ａ〜図１３Ｅに示すように、ゲート電極５のうち半導体基板１表面より突き出した部分とゲート電極保護膜６の側面を覆うように第２サイドウォール１２を残存させる。
なお、第２サイドウォール１２の材料には窒化シリコンを用いるとよい。
【００５９】
次に、図１４Ａ〜図１４Ｅに示すように、ゲート電極５を覆うように半導体基板１および素子分離領域２表面に、第１層間絶縁膜１７aを形成する。第１層間絶縁膜１７aの材料としては酸化シリコンを用いるとよい。
【００６０】
次に、第１層間絶縁膜１７aを貫き、各不純物拡散領域７上を開口するコンタクトホールを形成する。このコンタクトホールは後述するコンタクトプラグ１３を形成するための開口部である。
引き続き、コンタクトホール内を被覆するように、密着層としてのチタン膜、バリア層としての窒化チタン膜を成膜し、これらチタン膜と窒化チタン膜とから構成される、バリアメタル層１３ｂを形成する。なお、この密着層とは第１層間絶縁膜１７aと後述するコンタクトプラグ層１３aとの密着性と高めるためのものであり、バリア層とはコンタクトプラグ層１３aの構成材料が第１層間絶縁膜１７aに拡散するのを防止するためのものである。
【００６１】
次に、コンタクトホール内を埋設するように、第１層間絶縁膜１７a全面にタングステン等を成膜し、コンタクトプラグ層１３aを形成する。
続いて、ＣＭＰ法を用いて、コンタクトプラグ層１３a、バリアメタル層１３ｂを研磨して、第１層間絶縁膜１７a表面を露出させる。これにより、コンタクトホール内にバリアメタル層１３ｂとコンタクトプラグ層１３aからなるコンタクトプラグ１３を形成する。
【００６２】
次に、第１層間絶縁膜１７a上に、コンタクトプラグ１３に接続する金属配線１５を形成する。金属配線１５としては、窒化チタン膜から成る配線バリア層１５aとアルミニウム膜からなる主配線層１５ｂの積層膜を例示できる。
以上の工程を経て、図１Ａ〜図１Ｃに示す半導体装置を製造することができる。尚、この後、必要に応じて、層間絶縁膜、さらに上層の配線、パッシベーション膜等を形成してもよい。
【００６３】
このように、本実施形態の半導体装置の製造方法では、第１溝９aの下部に、断面視略円形の第２溝９ｂを、その最大溝幅が第１溝９aの溝幅以上になるように形成すると同時に、第１溝９aと第２溝９ｂの連結部分に、半導体基板１の一部からなる半導体線条突出部１aを残存させる。この半導体線条突出部１aのうち、ゲート絶縁膜４を介してゲート電極５に隣接する部分が半導体装置のチャネル領域を構成する部分になる。第１溝９a及び第２溝９ｂは、比較的高い寸法精度で形成することができるので、チャネル領域となる半導体線条突出部１aの形状のばらつきを抑制できる。これにより、トランジスタ特性のばらつきを減少することができ、高性能な半導体装置を製造することができる。
【００６４】
また、本実施形態では、第２溝９ｂを形成する際に、等方的なエッチングを行うことで、トランジスタのチャネル領域となる半導体線条突出部１aを形成することができる。本発明では第２溝９ｂのエッチング形状の制御のみで半導体線条突出部１aの形状を決定することができる。このため、半導体線条突出部１aの形状の制御および形状ばらつきの抑制が容易となる。
また、ゲート電極用のゲート溝３の底部の加工を行わなくてよいため、従来の半導体装置の製造方法にあったゲート溝３の側面に設けるサイドウォールの形成工程と除去工程が不要になり、製造工程数を削減することができる。
【００６５】
また、本実施形態においては、第２溝９ｂの側面の一部が露出するまで異方性エッチングを行うことにより、活性領域Ｔ内にゲート溝３を形成する。このため、半導体基板１側面から埋め込み絶縁膜に突出して形成していた半導体線条突出部１aはエッチングされず、半導体基板１から分離され、第１溝９aと第２溝９ｂとの連結部分に残存する。
このように、第１溝９aと第２溝９ｂの連結部分に形成していた半導体線条突出部１aを、異方性エッチングのみで半導体基板１と分離することができ、チャネル領域として機能させることができる。
【００６６】
なお、本実施形態では半導体線条突出部１aの幅（図５Ｄのｄｘ）を約２０ｎｍと薄く形成できるため、オフ状態で半導体線条突出部１aを完全に空乏化させることができる。その結果、サブスレッショルド特性を向上させることができる。さらに、完全空乏化して用いるためには、半導体線条突出部１aの幅ｄｘを５０ｎｍ以下に形成することが好ましい。
【００６７】
なお、上述した形態においては、Ｎチャネル型トランジスタを形成する場合について説明したが、Ｐチャネル型トランジスタの場合にも不純物の導電型を変更することにより、同様にして形成することができる。すなわち、Ｐチャネル型トランジスタを形成する場合には、あらかじめＮ型の半導体基板を形成しておき、そのＮ型の半導体基板中にＲＣ型トランジスタを形成する。ソース／ドレイン領域の形成には、ボロン又はフッ化ボロン（ＢＦ２）を注入して、Ｐ型不純物拡散層を形成すればよい。
【００６８】
（第二の実施形態）
以下に、第一の実施形態において製造方法を説明したＳＯＩ構造を有するＲＣ型トランジスタをＤＲＡＭ（Dynamic Random Access Memory）のメモリセルに適用した場合について図を参照しながら説明する。
【００６９】
図１５Ａは、ＤＲＡＭのメモリセルの一部を模式的に示した平面模式図であり、第一の実施形態において製造方法を説明したＳＯＩ構造を有するトランジスタを適用したメモリセルを示している。また、図１５Ｂ及び図１５Ｃは、図１５Ａに示した線分Ａ−Ａ’、線分Ｆ−Ｆ’のそれぞれによる断面模式図である。
ここでは、説明をわかりやすくするため、トランジスタに関係した部分のみを記載している。また、第一の実施形態で示した部材と同一の部材については同一の符号を付して示している。
【００７０】
図１５Ａに示すように、半導体基板（不図示）上には、不純物拡散領域７を有する複数の活性領域Ｔが、Ｘ方向に対して所定の角度をなす方向に延在するように配置されている。
【００７１】
活性領域Ｔの周囲には埋め込み絶縁膜からなる素子分離領域２が形成されており、この素子分離領域２によって活性領域Ｔは区画されている。この素子分離領域２は、上述した第一の実施形態で示した方法により形成されている。
【００７２】
活性領域Ｔ内には、Ｙ方向に隣接する複数の活性領域Ｔと交差するように、Ｘ方向に２本のゲート電極５が形成されており、各ゲート電極５は所定の間隔をもって配置されている。また、Ｘ方向に隣接する活性領域Ｔの間にはダミーゲート電極５ｂが形成されている。ダミーゲート電極５ｂは、トランジスタのゲート電極としては機能しないが、このようにダミーゲート電極５ｂを配置することによって、ゲート電極５のパターニング時の寸法精度を向上することができる。
なお、ゲート電極５はＤＲＡＭのワード線として機能する。
【００７３】
半導体基板表面に形成された不純物拡散領域７は、上述した２本のゲート電極５によって区画されている。またこの不純物拡散領域７にはリン等の不純物がイオン注入されており、トランジスタのソース／ドレイン領域として機能する。
【００７４】
図１５Ｂに示すように、活性領域Ｔ内の半導体基板１に設けられたゲート溝３は、第１の実施の形態に示したような固有の構造を有している。すなわち、第一の実施形態と同様に、ゲート溝３の側面のうち、素子分離領域２に対向する側面にはチャネル領域となる半導体線条突出部１aが形成されている。本実施形態では、活性領域Ｔ内に形成された２つのゲート溝３内にゲート電極５が形成されているが、それぞれのゲート電極５の素子分離領域２に対向する側面に半導体線条突出部１aが形成されている。
【００７５】
また、図１５Ｃに示すように、第一の実施形態と同様に、ゲート電極５上にはゲート電極保護膜６が形成されており、ゲート電極５及びゲート電極保護膜６の側面には第２サイドウォール１２が形成されている。
【００７６】
ゲート電極保護膜６上には第１層間絶縁膜１７aが形成されている。また、活性領域Ｔの中央部に位置する不純物拡散領域７上には、リンドープトシリコン膜からなるメモリセルコンタクトプラグ１８aが、隣接するゲート電極５の間を埋めるように埋設されている。さらに、活性領域Ｔの両端に位置する不純物拡散領域７上にも、リンドープトシリコン膜からなるメモリセルコンタクトプラグ１８ｂ及びメモリセルコンタクトプラグ１８ｃが、それぞれの隣接するゲート電極５の間を埋めるようにそれぞれ埋設されている。
なお、このメモリセルコンタクトプラグ１８a〜１８ｃは第１層間絶縁膜１７aと概略同一の上面を有している。
ここで、メモリセルコンタクトプラグ１８a〜１８ｃについては、説明のために異なる符号を付したが、実際の製造に際しては同時に形成することが可能である。
【００７７】
なお、第一の実施形態で製造方法を説明したＳＯＩ構造を有するトランジスタでは、ゲート電極５と不純物拡散領域７とは直交していた。しかし、図１５Ａに示すようにゲート電極５と不純物拡散領域７が斜めに交差するような平面レイアウトにおいても、第一の実施形態で製造方法を説明したＳＯＩ構造を有するトランジスタは、問題なく適用可能であり、その製造工程においても何ら不具合は生じない。
【００７８】
メモリセルコンタクトプラグ１８aは、メモリセルコンタクトプラグ１８ｂ、メモリセルコンタクトプラグ１８ｃおよび第１層間絶縁膜１７a上に形成された第２層間絶縁膜１７ｂに埋設されたビット線コンタクトプラグ１９を介し、ビット線２０に接続している。この場合、ビット線コンタクトプラグ１９は、チタン膜、窒化チタン膜及びタングステン膜の積層膜から構成される。また、ビット線２０としてはタングステンを用いることができる。図１５Ａにおいてビット線２０(不図示)はＸ方向に延在し、平面視してゲート電極５に対して直交するように配置されている。
なお、第２層間絶縁膜１７ｂ上には第３層間絶縁膜１７ｃが形成されており、ビット線２０はこの第３層間絶縁膜１７ｃ内に埋め込まれている。
【００７９】
メモリセルコンタクトプラグ１８ｂおよびメモリセルコンタクトプラグ１８ｃは、第２層間絶縁膜１７ｂ及び第３層間絶縁膜１７ｃを貫通し形成されているキャパシタコンタクトプラグ２１をそれぞれ介してキャパシタ素子２２と接続している。キャパシタコンタクトプラグ２１はビット線コンタクトプラグ１９と同様、チタン膜、窒化チタン膜及びタングステン膜の積層膜からなる。
なお、キャパシタコンタクトプラグ２１と第３層間絶縁膜１７ｃの上面は概略同一となっている。
【００８０】
キャパシタコンタクトプラグ２１及び第３層間絶縁膜１７ｃ上には第４層間絶縁膜１７ｄが形成されており、この第４層間絶縁膜１７ｄにはキャパシタ素子２２用の溝が形成されている。
キャパシタ素子２２用の溝内側面にはキャパシタ下部電極２２ｃが成膜されている。キャパシタ下部電極２２ｃの材料としては、窒化チタン等を例示することができる。
さらに、このキャパシタ下部電極２２ｃを覆い、かつ、第４層間絶縁膜１７ｄ表面にはキャパシタ絶縁膜２２ｂ、キャパシタ上部電極２２aが順次成膜されている。キャパシタ絶縁膜２２ｂの材料としては、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）等の高誘電体を例示でき、キャパシタ上部電極２２aの材料としては窒化チタンを例示できる。
これらキャパシタ下部電極２２ｃ、キャパシタ絶縁膜２２ｂ及びキャパシタ上部電極２２aが積層されてキャパシタ素子２２が構成されている。
【００８１】
キャパシタ素子２２用の溝を埋めるように第５層間絶縁膜１７eが形成されている。
さらに、この第５層間絶縁膜１７e上にはアルミニウムや銅などの金属膜からなる上部配線２４が形成されている。
上記のように構成されたメモリセルは、トランジスタをオン状態にすることで、キャパシタ素子２２に蓄積した電荷の有無の判定を、ビット線２０を介して行うことができ、情報の記憶動作が可能なＤＲＡＭとして動作する。
【００８２】
上述したように、本発明のＳＯＩ構造を有するトランジスタを適用したメモリセルをＤＲＡＭのメモリセルに適用した場合、メモリセルの特性ばらつきを抑制することができ、高性能の素子を製造することができる。
【符号の説明】
【００８３】
１・・・半導体基板  １a・・・半導体線条突出部  ２・・・素子分離領域  ３・・・ゲート溝  ４・・・ゲート絶縁膜  ５・・・ゲート電極  ７・・・不純物拡散領域  T・・・活性領域
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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