(57)【要約】【課題】画像形成の複数同時露光の際の信号線数を抑制することが可能な画像形成装置を実現する。【解決手段】画像処理クロックに基づいて画像データを処理してシリアル伝送で出力する画像処理回路と、前記画像データを受けて書き込みクロックに基づいて処理して発光素子駆動用の発光駆動信号を生成する発光素子駆動部と、を備えて発光素子から感光体への露光を行う画像形成装置であって、前記画像処理回路と前記発光素子駆動部とは異なる基板上もしくは異なる回路素子群上に構成され、前記画像処理クロックと前記書き込みクロックとは独立したクロックである。【選択図】図１
2012011655.tif 000002
【特許請求の範囲】
【請求項１】
画像データを処理する画像処理部と、画像データに基づいて発光素子駆動信号を生成する発光素子駆動部と、を備え、発光素子から感光体への露光を行う画像形成装置であって、
前記画像処理部は、
画像処理クロックに基づいて画像データを処理してパラレル形式で入出力する画像処理回路と、
前記画像処理回路で処理されたパラレル形式の画像データを差動シリアル形式に変換し、前記差動シリアル形式に変換された前記画像データを出力する出力伝送部と、を備え、
前記発光素子駆動部は、
前記出力伝送部から差動シリアル伝送される画像データをパラレル形式の画像データに変換する入力伝送部と、
前記画像データを受けて書き込みクロックに基づいて処理して発光素子駆動用の発光駆動信号を生成する発光素子駆動信号生成部と、を備え、
前記画像処理部と前記発光素子駆動部とは異なる基板上もしくは異なる回路素子群上に構成され、前記画像処理クロックと前記書き込みクロックとは独立したクロックである、
ことを特徴とする画像形成装置。
【請求項２】
前記発光素子を複数備え、これら複数の発光素子から前記感光体へ並行して露光を行う画像形成装置であって、
前記発光素子駆動部は、前記画像データを複数の前記発光素子用に振り分ける変換部を備える、
ことを特徴とする請求項１記載の画像形成装置。
【請求項３】
前記発光素子駆動部は、所定のタイミング信号に応じて画像データの主走査方向画素位置を調整する機能を有する、
ことを特徴とする請求項１−２に記載の画像形成装置。
【請求項４】
前記発光素子駆動部は、１画素当たり複数ビットに量子化された前記画像データに対応して画素毎の発光時間に応じたパルス幅変調信号を前記発光駆動信号として生成するパルス幅変調部を備える、
ことを特徴とする請求項３記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データを処理する画像処理基板と、画像データを受けて発光駆動信号を生成する発光素子駆動基板とを備えた画像形成装置において、画像処理基板と発光素子駆動基板とにおけるデータ処理およびデータ転送技術の改善に関する。
【背景技術】
【０００２】
画像形成装置として、画像データに応じた主走査方向の１ラインの画像形成を行うと共に、主走査方向の１ライン毎の画像形成を副走査方向に繰り返して１頁分の画像形成を行うものが知られている。その一例として、電子写真方式の画像形成装置では、画像データに応じて変調したレーザビームをポリゴンミラーによって主走査方向に走査し、これと並行して、副走査方向に回転する像担持体上に、前記レーザビームによって画像を形成している。なお、画像形成を高速に行うため、あるいは、解像度を高めるため、複数のレーザビームを用いて複数ライン毎の画像形成を実行する画像形成装置も存在している。
【０００３】
この種の画像形成装置において、たとえば、図５のように、画像処理部１１０と、ＬＤ駆動部１２０とを備える。
【０００４】
この場合、画像処理部１１０は、画像データに画像処理を施す画像処理回路１１１と、インデックス信号により主走査方向画素位置調整の制御を行う主走査位置制御部１１２と、主走査位置制御部１１２により主走査方向画素位置調整を行うと共に複数の並行した露光を行うように画像データを振り分ける変換部１１３と、を備え、画像形成装置内の任意の位置に配置されている。
【０００５】
また、ＬＤ駆動部１２０は、１画素あたり複数ビット階調の画像データから画素毎の発光時間に応じたパルス幅変調信号を生成するパルス幅変調部１２４と、パルス幅変調信号からレーザダイオード駆動用の発光駆動信号を生成するＬＤ駆動回路１２５と、発光駆動信号により感光体に対して露光するレーザダイオード１２６と、を備え、画像形成装置内で感光体４００近傍の光学系（ポリゴンミラー３１０、シリンドリカルレンズ３３０）近くの所定位置に配置されている（図７参照）。
【０００６】
以上の図５の構成においては、複数ビット数×発光数の本数の画像データを画像処理部１１０からＬＤ駆動部１２０へ束線１３０（図７参照）を介して転送する必要があり、基板間の束線数が多くなる不具合があった。
【０００７】
そこで、図６のように、複数ビット階調を１ビットパルス幅に変換するパルス幅変調部１１４を画像処理部１１０側に備えて、１ビット×発光数のパルス幅変調信号を画像処理部１１０からＬＤ駆動部１２０へ転送することで、基板間の束線数を（１／ビット数）に減らすことが可能になる。
【０００８】
なお、画像形成装置における基板間のデータ転送に関連しては、たとえば、以下の特許文献１や特許文献２などにも記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−２８４１３０号公報
【特許文献２】特開２０００−２８８７９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図５に示した画像形成装置の場合、高解像度化、高速化、カラー化などに伴い、上述した画像処理部とＬＤ駆動部間の束線数は益々増加する傾向にある。また、図６に示した画像形成装置の場合、図５のものよりは若干束線数が減るものの、発光数の増加に伴って、画像処理部とＬＤ駆動部間の束線数は増加する傾向にある。
【００１１】
また、図５に示した画像形成装置でも図６に示した画像形成装置でも、全体の回路構成がレーザダイオードの発光に特化したものになっているため、発光素子をレーザダイオードからＬＥＤなど異なる素子に変更した場合には、ＬＤ駆動部１２０だけではなく、画像処理部１１０についても作り替える必要が生じる。
【００１２】
また、図５と図６の回路構成では、変換部１１３を画像処理部１１０に備えているため、感光体４００近傍に設けられたインデックスセンサ３４０（図７参照）で得られたインデックス信号を画像処理部１１０に入力する必要がある。この場合、インデックス信号の信号線を画像処理部１１０まで単独で引き回してもよいが、一般的には、インデックスセンサに近い位置に置かれたＬＤ駆動部１２０を経由して画像処理部１１０に入力するようにしている。いずれにしても、インデックス信号を画像処理部１１０まで転送する必要がある。
【００１３】
このため、インデックス信号の信号線から発生するノイズが近傍の信号線に影響を与えたり、逆に、インデックス信号の信号線が周囲の信号線からの影響を受けたりと、ＥＭＩの問題が発生する可能性がある。なお、インデックス信号が周囲の影響を受けると、変換部１１３における主走査方向画素位置調整に誤差が生じ、画質が悪化する可能性もある。
【００１４】
また、図５の構成と図６の構成のいずれの場合も、画像処理部１１０で画像処理クロックだけでなく、ＬＤ駆動部１２０と同じ書き込みクロックも必要とする。このため、ＬＤ駆動部１２０から画像処理部１１０に対して、書き込みクロックを伝送する必要がある。このため、束線数が増加し、書き込みクロックの束線経由の伝送によるＥＭＩの問題、書き込みクロックの束線経由の伝送によるクロック精度低下の問題など、各種の問題が発生する可能性がある。
【００１５】
本発明は、上記の課題を解決するためになされたものであって、その目的は、画像形成の複数同時露光の際の信号線数を抑制することが可能な画像形成装置を実現することにある。
【００１６】
また、本発明は、異なる基板間や回路素子群間で信号数を抑制可能な画像形成装置を実現することにある。
【課題を解決するための手段】
【００１７】
すなわち、課題を解決する手段としての本発明は以下に説明するようなものである。
【００１８】
（１）第１の画像形成装置の発明は、画像データを処理する画像処理部と、画像データに基づいて発光素子駆動信号を生成する発光素子駆動部と、を備え、発光素子から感光体への露光を行う画像形成装置であって、前記画像処理部は、画像処理クロックに基づいて画像データを処理してパラレル形式で入出力する画像処理回路と、前記画像処理回路で処理されたパラレル形式の画像データを差動シリアル形式に変換する（シリアル形式に変換し更に差動化する）と共に前記画像処理クロックを差動化し、前記差動シリアル形式に変換された前記画像データと前記差動化された前記画像処理クロックとを出力する出力伝送部と、を備え、前記発光素子駆動部は、前記出力伝送部から差動シリアル伝送される画像データをパラレル形式の画像データに変換する入力伝送部と、前記画像データを受けて書き込みクロックに基づいて処理して発光素子駆動用の発光駆動信号を生成する発光素子駆動信号生成部と、を備え、前記画像処理部と前記発光素子駆動部とは異なる基板上もしくは異なる回路素子群上に構成され、前記画像処理クロックと前記書き込みクロックとは独立したクロックである、ことを特徴とする。
【００１９】
（２）第２の画像形成装置の発明は、（１）において、前記発光素子を複数備え、これら複数の発光素子から前記感光体へ並行して露光を行う画像形成装置であって、前記発光素子駆動部は、前記画像データを複数の前記発光素子用に振り分ける変換部を備える、ことを特徴とする請求項１記載の画像形成装置である。
【００２０】
（３）第３の画像形成装置の発明は、（１）−（２）において、前記発光素子駆動部では、所定のタイミング信号に応じて画像データの主走査方向画素位置を調整する機能を有する、ことを特徴とする。
【００２１】
（４）第４の画像形成装置の発明は、（３）において、前記発光素子駆動部は、１画素当たり複数ビットに量子化された前記画像データに対応して画素毎の発光時間に応じたパルス幅変調信号を前記発光駆動信号として生成するパルス幅変調部を備える、ことを特徴とする。
【発明の効果】
【００２２】
以上の画像形成装置の発明では、画像処理部においてパラレル形式の画像データを差動シリアル形式に変換して発光素子駆動部へ出力し、発光素子駆動部ではシリアル形式の画像データをパラレル形式に戻して書き込みクロックに基づいて処理して発光素子駆動用の発光駆動信号を生成し、発光素子から感光体への露光を行うようにしている。この際に、画像処理部と発光素子駆動部とは異なる基板上もしくは異なる回路素子群上に構成されていて差動シリアル伝送で画像データが伝送されるため、ＥＭＩの問題が解消され、画像形成の複数同時露光の際の信号線数を抑制することが可能になる。
【００２３】
また、画像処理部と発光素子駆動部とは異なる基板上もしくは異なる回路素子群上に構成され、画像処理部側の画像処理クロックと発光素子駆動部側の書き込みクロックとは独立したクロックであるため、発光素子駆動部側から画像処理部側へ書き込みクロックを伝送する必要がなくなる。
【００２４】
また、インデックス信号などの所定のタイミング信号に応じた主走査画素位置の調整を発光素子駆動部にて実行するため、タイミング信号を画像処理部に伝送する必要がなくなり、タイミング信号を画像処理部まで伝送する場合におけるタイミング信号の信号線から発生するノイズが近傍の信号線に影響を与える問題やタイミング信号のタイミングがずれる問題が解消される。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態を適用した画像形成装置の構成を示す構成図である。
【図２】本発明の実施形態を適用した画像形成装置の構成を示す構成図である。
【図３】本発明の実施形態を適用した画像形成装置の動作を示す説明図である。
【図４】本発明の実施形態を適用した画像形成装置の他の構成を示す構成図である。
【図５】従来の画像形成装置の構成を示す構成図である。
【図６】従来の画像形成装置の構成を示す構成図である。
【図７】従来の画像形成装置の構成を示す構成図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照して本発明の画像形成装置を実施するための形態（実施形態）を詳細に説明する。
【００２７】
〔第一実施形態〕
ここで、第一実施形態の電子写真方式の画像形成装置１００の構成を、図１−図２に基づいて詳細に説明する。なお、画像形成装置１００として既知であって、第一実施形態の特徴的な動作や制御に直接に関係しない一般的な部分についての説明は省略してある。ここで、図１は本実施形態の原理的構成を示す構成図、図２は本実施形態の具体的な構成例とデータのビット数の一例とを示す構成図である。
【００２８】
図１−図２に示される画像形成装置１００は、画像処理部１１０と、ＬＤ駆動部１２０とを備えている。
【００２９】
ここで、画像処理部１１０は、請求項における画像処理部を搭載する回路基板であり、画像処理クロックを生成する画像処理クロック生成部１１０ｃと、画像処理クロックに基づいてパラレル形式の画像データを処理してパラレル形式の画像処理データを生成する画像処理回路１１１と、画像処理回路１１１で処理されたパラレル形式の画像処理データを差動シリアル形式に変換する（シリアル形式に変換し更に差動化する）と共に画像処理クロックを差動化し、差動シリアル形式に変換された画像処理データと差動化された画像処理クロックとを出力する出力伝送部としてのシリアライザ１１５と、を備えた回路基板であり、画像形成装置１００内の任意の位置に配置されている。
【００３０】
なお、差動化するとは、２本の信号線を使用し、１本の線に元の信号を、もう１本の線に位相が反転した（逆位相の）信号を送るようにすることである。
【００３１】
なお、画像処理部１１０には、後述するＬＤ駆動部１２０に搭載されるべき回路（書き込みクロックにより処理する回路）以外であれば、他の回路を備えていてもよい。
【００３２】
ＬＤ駆動部１２０は、請求項における発光素子駆動部を搭載する回路基板であり、シリアライザ１１５から差動伝送される画像処理クロックを受信すると共に差動シリアル伝送される画像処理データとを受信してパラレル形式の画像処理データに変換する入力伝送部としてのデシリアライザ１２７と、インデックスセンサ３４０（図７参照）で生成されたインデックス信号（請求項における所定のタイミング信号）により主走査方向画素位置調整の制御を行う主走査位置制御部１２２と、主走査位置制御部１２２からの指示と画像処理回路１１１からの画像処理データとを受けて露光時における主走査方向画素位置調整を行うと共に複数の並行した露光を行うように画像処理データを振り分ける変換部１２３と、１画素あたり複数ビット階調の画像処理データから画素毎の発光時間に応じたパルス幅変調信号を生成するパルス幅変調部１２４と、パルス幅変調信号からレーザダイオード駆動用の発光駆動信号を生成するＬＤ駆動回路１２５と、発光駆動信号により感光体に対して複数の並行した露光（図３参照）をするレーザダイオード１２６と、を備えた回路基板であり、画像形成装置１００内で感光体４００近傍の光学系（ポリゴンミラー３１０、シリンドリカルレンズ３３０）近くの所定位置に配置されている（図７参照）。特に、ＬＤ駆動部１２０のレーザダイオード１２６は、ポリゴンミラー３１０（図７参照）に対してレーザビームを照射できる位置に配置されている。なお、ＬＤ駆動部１２０は、感光体４００への画像データに応じた露光のタイミングに合わせた書き込みクロックで各部が駆動されてており、書き込みクロック生成部１２０ｃが書き込みクロックを生成している。
【００３３】
なお、この実施形態では、シリアル形式でデータを伝送することをシリアル伝送、差動シリアル形式でデータを伝送することを差動シリアル伝送と呼ぶ。また、差動化された信号を差動信号と呼ぶ。
【００３４】
また、以上の説明において、図１ではＬＤ１２６で４ラインの並行した露光を行う場合の構成を原理的に示している。ここで、具体的には図２に示されるように、パルス幅変調部１２４はパルス幅変調部１２４_1〜１２４_4で構成され、ＬＤ駆動回路１２５はＬＤ駆動回路１２５_1〜１２５_4で構成され、ＬＤ１２６はＬＤ１２６_1〜１２６_4で構成されることになる。
【００３５】
以上の構成において、画像処理部１１０の画像処理回路１１１は、スキャナや外部ＰＣあるいは記憶部などからの画像データを受けて、画像処理クロックに基づいて画像形成に必要な各種の画像処理を施す。この段階では、画像処理回路１１１の入力の画像データも出力の画像処理データも、１画素あたり複数ビット階調のパラレル形式のデータである。
【００３６】
ここで、シリアライザ１１５は、画像処理回路１１１で処理されたパラレル形式の画像処理データを差動シリアル形式に変換して、この差動シリアル形式に変換された画像処理データをＬＤ駆動部１２０に出力する。また、シリアライザ１１５は、画像処理クロック生成部１１０ｃからの画像処理クロックを差動化して、差動化された画像処理クロックをＬＤ駆動部１２０に出力する。なお、以上の画像処理部１１０での各処理は画像処理クロックに基づいており、書き込みクロックは使用されない。
【００３７】
なお、以上の構成において、説明のために画像データのビット数などの具体的数値を示すと、一例として、図２中に示された値をとることができる。たとえば、パラレル形式で１４ビット（制御：３ビット＋画像：１１ビット）の画像データを、クロックを７倍に変換しつつ７ビットパラレルを１ビットシリアルに変換するシリアライザ１１５により、１ビットの差動シリアル形式のデータを２組生成する。
【００３８】
ここで、ＬＤ駆動部１２０において、デシリアライザ１２７は、シリアライザ１１５から差動伝送される画像処理クロックに基づいて、差動シリアル伝送される画像処理データをパラレル形式の画像処理データに変換する。
【００３９】
図２の具体例の場合、デシリアライザ１２７では、１ビットの差動シリアル形式のデータを２組受けて、クロックを１／７に再変換しつつ１ビットシリアルを７ビットパラレル形式に戻し、２組の７ビットパラレル形式のデータから１４ビット（制御：３ビット＋画像：１１ビット）パラレル形式の画像処理データを生成する。
【００４０】
ここで、変換部１２３では、レーザダイオード１２６での複数並行露光に合わせて、複数並行露光数に応じた主走査方向複数本のラインバッファに画像処理データを蓄積した上で、これら複数本のラインバッファから同時に読み出しを行うことにより、複数の並行した露光に合わせて画像処理データを振り分ける。
【００４１】
また、変換部１２３では、主走査位置制御部１２２からの主走査方向画素位置制御の指示信号を受け、主走査方向の露光開始位置もしくは終了位置の少なくとも一方が所定の位置に合致するように、画像処理データのタイミングを調整することで主走査方向画素位置調整を実行する。
【００４２】
そして、パルス幅変調部１２４では、１画素あたり複数ビット階調のパラレル形式の画像処理データから、画素毎の発光時間に応じた１ビットのパルス幅変調信号を生成する。
【００４３】
なお、このパルス幅変調部１２４は、具体的には図２に示されるようにパルス幅変調部１２４_1〜１２４_4で構成されることで、複数並行露光数に応じて複数の画像処理データから並行してパルス幅変調信号を生成する。
【００４４】
さらに、ＬＤ駆動回路１２５では、パルス幅変調部１２４からのパルス幅変調信号を増幅し、レーザダイオード１２６を駆動するための発光駆動信号を生成して、レーザダイオード１２６に供給する。なお、このＬＤ駆動回路１２５は、具体的には図２に示されるように、ＬＤ駆動回路１２５_1〜１２５_4で構成されることで、複数並行露光数に応じて複数のパルス幅変調信号から並行して発光駆動信号を生成する。
【００４５】
そして、ＬＤ駆動回路１２５からの複数並行露光数に応じた発光駆動信号によりレーザダイオード１２６は複数の並行したレーザビームを発生する。ここで、レーザダイオード１２６からのレーザビームは、ポリゴンミラー３１０により主走査方向の走査光に変換され、感光体４００に対して複数の並行した露光が実行される。この際に、感光体４００は主走査方向と直交する副走査方向に回転しており、感光体４００の表面には二次元の像が形成される。なお、この際の走査光とされたレーザビームの一部がインデックスセンサ３４０で受光され、インデックス信号として主走査位置制御部１２２に供給され、主走査方向画素位置調整の制御がなされる。
【００４６】
以上の構成において、画像処理クロックと書き込みクロックとを独立したクロックとして用意しておき、画像処理部１１０では画像処理クロックに基づいて画像データを処理して画像処理データとしてパラレル形式からシリアル形式に変換してＬＤ駆動部１２０へ出力し、ＬＤ駆動部１２０ではシリアル伝送の画像処理データを受けてパラレル形式に戻して書き込みクロックに基づいて処理して発光素子駆動用の発光駆動信号を生成し、レーザダイオード１２６から感光体４００への露光を行っており、画像処理部１１０とＬＤ駆動部１２０とは異なる基板上に構成されていて画像処理データがシリアル伝送されるため、画像形成の複数同時露光の際の信号線数を抑制することが可能になる。すなわち、変換部１２３はＬＤ駆動部１２０側であるため、並行して露光する発光数が増加した場合であっても、画像処理部１１０からＬＤ駆動部１２０への信号線数が増加することはない。
【００４７】
また、画像処理部１１０からＬＤ駆動部１２０へ送る画像処理クロックとシリアル形式の画像処理データとを差動信号にしているため、ＥＭＩのレベルを低減することが可能になる。
【００４８】
また、画像処理部１１０とＬＤ駆動部１２０とは異なる基板上に構成され、画像処理部１１０側の画像処理クロックとＬＤ駆動部１２０側の書き込みクロックとは独立したクロックであるため、ＬＤ駆動部１２０側から画像処理部１１０側へ書き込みクロックを伝送する必要がなくなり、束線数増加の問題、クロック伝送によるＥＭＩの問題、クロック伝送による精度低下の問題などが解消される。
【００４９】
また、インデックス信号に応じた主走査画素位置の調整をＬＤ駆動部１２０側の主走査位置制御部１２２にて実行するため、インデックス信号を画像処理部１１０に伝送する必要がなくなり、インデックス信号を画像処理部１１０まで伝送する場合におけるインデックス信号の信号線から発生するノイズが近傍の信号線に影響を与える問題やインデックス信号のタイミングがずれる問題が解消される。
【００５０】
また、従来例として示した図５や図６などと比較すると、この第一実施形態では、画像処理部１１０側で複数のクロックが混在することがなくなるため、ＥＭＩ特性を向上させることが可能になる。
【００５１】
なお、画像処理部１１０とＬＤ駆動部１２０との間で画像処理データを伝送しているため、書き込みクロックで処理可能な画像処理機能についてはＬＤ駆動部１２０側に設けることが可能である。
【００５２】
また、以上の第一実施形態の画像形成装置１００では、発光素子をレーザダイオードからＬＥＤなど異なる素子に変更した場合には、ＬＤ駆動部１２０側を変更すればよく、画像処理部１１０については作り替える必要が生じない。
【００５３】
なお、以上の構成においてデシリアライザ１２７と変換部１２３とをＡＳＩＣなどで一体構成すると、ＬＤ駆動部１２０側の基板上に画像処理クロックが存在しない状態を実現できる。
【００５４】
〔第二実施形態〕
ここで、第二実施形態の電子写真方式の画像形成装置１００の構成を、図４に基づいて詳細に説明する。なお、画像形成装置１００として既知であって、第二実施形態の特徴的な動作や制御に直接に関係しない一般的な部分についての説明は省略してある。
【００５５】
図４に示される画像形成装置１００は、画像処理ＡＳＩＣ１１０’と、ＬＤ駆動ＡＳＩＣ１２０’と、ＬＤ１２６と、を備えている。
【００５６】
ここで、画像処理ＡＳＩＣ１１０’は、請求項における画像処理部を搭載する回路素子群であり、画像処理クロックを生成する画像処理クロック生成部１１０ｃと、画像処理クロックに基づいてパラレル形式の画像データを処理してパラレル形式の画像処理データを生成する画像処理回路１１１と、画像処理回路１１１で処理されたパラレル形式の画像処理データを差動シリアル形式に変換する（シリアル形式に変換し更に差動化する）と共に画像処理クロックを差動化し、差動シリアル形式に変換された画像処理データと差動化された画像処理クロックとを出力する出力伝送部としてのシリアライザ１１５と、を備えたＡＳＩＣ（Application Specific Integrated Circuit）であり、画像形成装置１００内の任意の位置に配置されている。
【００５７】
なお、画像処理ＡＳＩＣ１１０’には、後述するＬＤ駆動ＡＳＩＣ１２０’に搭載されるべき回路（書き込みクロックにより処理する回路）以外であれば、他の回路を備えていてもよい。
【００５８】
ＬＤ駆動ＡＳＩＣ１２０’は、請求項における発光素子駆動部を搭載する回路素子群であり、シリアライザ１１５から差動伝送される画像処理クロックを受信すると共に差動シリアル伝送される画像処理データとを受信してパラレル形式の画像処理データに変換する入力伝送部としてのデシリアライザ１２７と、インデックスセンサ３４０（図７参照）で生成されたインデックス信号（請求項における所定のタイミング信号）により主走査方向画素位置調整の制御を行う主走査位置制御部１２２と、主走査位置制御部１２２からの指示と画像処理回路１１１からの画像処理データとを受けて露光時における主走査方向画素位置調整を行うと共に複数の並行した露光を行うように画像処理データを振り分ける変換部１２３と、１画素あたり複数ビット階調の画像処理データから画素毎の発光時間に応じたパルス幅変調信号を生成するパルス幅変調部１２４と、パルス幅変調信号からレーザダイオード駆動用の発光駆動信号を生成するＬＤ駆動回路１２５と、発光駆動信号により感光体に対して複数の並行した露光（図３参照）をするレーザダイオード１２６と、を備えたＡＳＩＣ（Application Specific Integrated Circuit）であり、画像形成装置１００内で感光体４００近傍の光学系（ポリゴンミラー３１０、シリンドリカルレンズ３３０）近くの所定位置に配置されている（図７参照）。なお、ＬＤ駆動ＡＳＩＣ１２０’は、感光体４００への画像データに応じた露光のタイミングに合わせた書き込みクロックで各部が駆動されてており、書き込みクロック生成部１２０ｃが書き込みクロックを生成している。
【００５９】
ここで、画像処理ＡＳＩＣ１１０’の構成及び動作は、第一実施形態の画像処理部１１０の構成及び動作と基本的に同じである。また、ＬＤ駆動ＡＳＩＣ１２０’の構成及び動作は、第一実施形態のＬＤ駆動部１２０からＬＤ１２６を分離した構成及び動作と基本的に同じである。
【００６０】
以上の構成において、画像処理クロックと書き込みクロックとを独立したクロックとして用意しておき、画像処理ＡＳＩＣ１１０’では画像処理クロックに基づいて画像データを処理して画像処理データとしてパラレル形式からシリアル形式に変換してＬＤ駆動ＡＳＩＣ１２０’へ出力し、ＬＤ駆動ＡＳＩＣ１２０’ではシリアル伝送の画像処理データを受けてパラレル形式に戻して書き込みクロックに基づいて処理して発光素子駆動用の発光駆動信号を生成し、レーザダイオード１２６から感光体４００への露光を行っており、画像処理ＡＳＩＣ１１０’とＬＤ駆動ＡＳＩＣ１２０’とは異なる基板上に構成されていて画像処理データがシリアル伝送されるため、画像形成の複数同時露光の際の信号線数を抑制することが可能になる。すなわち、変換部１２３はＬＤ駆動ＡＳＩＣ１２０’側であるため、並行して露光する発光数が増加した場合であっても、画像処理ＡＳＩＣ１１０’からＬＤ駆動ＡＳＩＣ１２０’への信号線数が増加することはない。
【００６１】
また、画像処理ＡＳＩＣ１１０’からＬＤ駆動ＡＳＩＣ１２０’へ送る画像処理クロックとシリアル形式の画像処理データとを差動信号にしているため、ＥＭＩのレベルを低減することが可能になる。
【００６２】
また、画像処理ＡＳＩＣ１１０’とＬＤ駆動ＡＳＩＣ１２０’とは異なる回路素子群として構成され、画像処理ＡＳＩＣ１１０’側の画像処理クロックとＬＤ駆動ＡＳＩＣ１２０’側の書き込みクロックとは独立したクロックであるため、ＬＤ駆動ＡＳＩＣ１２０’側から画像処理ＡＳＩＣ１１０’側へ書き込みクロックを伝送する必要がなくなり、束線数増加の問題、クロック伝送によるＥＭＩの問題、クロック伝送による精度低下の問題などが解消される。
【００６３】
また、インデックス信号に応じた主走査画素位置の調整をＬＤ駆動ＡＳＩＣ１２０’側の主走査位置制御部１２２にて実行するため、インデックス信号を画像処理ＡＳＩＣ１１０’に伝送する必要がなくなり、インデックス信号を画像処理ＡＳＩＣ１１０’まで伝送する場合におけるインデックス信号の信号線から発生するノイズが近傍の信号線に影響を与える問題やインデックス信号のタイミングがずれる問題が解消される。
【００６４】
また、従来例として示した図５や図６などと比較すると、この第二実施形態では、画像処理ＡＳＩＣ１１０’側で複数のクロックが混在することがなくなるため、ＥＭＩ特性を向上させることが可能になる。
【００６５】
なお、画像処理ＡＳＩＣ１１０’とＬＤ駆動ＡＳＩＣ１２０’との間で画像処理データを伝送しているため、書き込みクロックで処理可能な画像処理機能についてはＬＤ駆動ＡＳＩＣ１２０’側に設けることが可能である。
【００６６】
また、以上の第二実施形態の画像形成装置では、発光素子をレーザダイオードからＬＥＤなど異なる素子に変更した場合には、ＬＤ駆動ＡＳＩＣ１２０’側を変更すればよく、画像処理ＡＳＩＣ１１０’については作り替える必要が生じない。
【００６７】
なお、この第二実施形態では、回路素子群としてＡＳＩＣを具体例にしたが、他の形式の各種プロセッサを回路素子群として構成することも可能である。
【００６８】
〈その他の実施形態〉
以上の第一実施形態、第二実施形態では、レーザビームを用いた電子写真方式の画像形成装置１００について説明してきたが、これに限定されるものではない。たとえば、レーザビームを用いて印画紙に露光を行うレーザイメージャなど、各種の画像形成装置に本発明の各実施形態を適用することが可能であり、良好な結果を得ることが可能である。
【００６９】
また、図２中に示した各部のデータのビット数などは一例であり、適用する装置において各種の変更が可能であり、各種変更を加えた場合であっても本実施形態を適用することで良好な効果を得ることができる。
【符号の説明】
【００７０】
１００  画像形成装置
１１０  画像処理基板
１１０’  画像処理ＡＳＩＣ
１１１  画像処理回路
１２０  ＬＤ駆動部
１２０’  ＬＤ駆動ＡＳＩＣ
１２２  主走査位置制御部
１２３  変換部
１２４  パルス幅変調部
１２５  ＬＤ駆動回路
１２６  レーザダイオード
【図１】
2012011655.tif 000003
【図２】
2012011655.tif 000004
【図３】
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【図４】
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【図５】
2012011655.tif 000007
【図６】
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【図７】
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