(57)【要約】【課題】画像の描画処理と表示処理に使用される内蔵メモリの記憶容量の節約を可能とする。【解決手段】半導体集積回路１の第１と第２の表示ユニット２Ａ、２Ｂの出力は、相互に独立した第１と第２の表示データ６Ａ、６Ｂを出力可能である。内蔵メモリ４の第１と第２と第３の記憶部４Ａ、４Ｂ、４Ｃは、相互に独立した第１と第２と第３の画像データ５Ａ、５Ｂ、５Ｃを格納する。第１と第２のセレクタ３Ａ、３Ｂは、第１と第２と第３の入力端子と出力端子を有する。セレクタ３Ａ、３Ｂの第１入力端子は第１の記憶部４Ａの出力と接続され、セレクタ３Ａ、３Ｂの第２入力端子は第２の記憶部４Ｂの出力と接続され、セレクタ３Ａ、３Ｂの第３入力端子は第３の記憶部４Ｃの出力と接続される。セレクタ３Ａ、３Ｂの出力端子は、表示ユニット２Ａ、２Ｂの入力に接続される。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体集積回路は、第１の表示ユニットおよび第２の表示ユニットと、第１のセレクタおよび第２のセレクタと、第１の記憶部と第２の記憶部と第３の記憶部とを有する内蔵メモリとを具備して、
前記第１の表示ユニットの出力と前記第２の表示ユニットの出力とは、相互に独立した第１の表示データと第２の表示データとをそれぞれ出力可能であり、
前記第１の記憶部と前記第２の記憶部と前記第３の記憶部とは、相互に独立した第１の画像データと第２の画像データと第３の画像データを格納可能であり、
前記第１のセレクタと前記第２のセレクタの各セレクタは、第１入力端子と第２入力端子と第３入力端子と出力端子とを少なくとも有して、
前記第１のセレクタの前記第１入力端子と前記第２のセレクタの前記第１入力端子とは前記第１の記憶部の出力と接続され、前記第１のセレクタの前記第２入力端子と前記第２のセレクタの前記第２入力端子とは前記第２の記憶部の出力と接続され、前記第１のセレクタの前記第３入力端子と前記第２のセレクタの前記第３入力端子とは前記第３の記憶部の出力と接続され、
前記第１のセレクタの前記出力端子と前記第２のセレクタの前記出力端子とは、前記第１の表示ユニットの入力と前記第２の表示ユニットの入力とにそれぞれ接続されたことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記第１のセレクタと前記第２のセレクタとは、前記内蔵メモリの前記第１の記憶部と前記第２の記憶部と前記第３の記憶部に格納された前記第１の画像データと前記第２の画像データと前記第３の画像データから２個のデータを選択して前記第１の表示データおよび前記第２の表示データとして前記第１の表示ユニットの前記入力と前記第２の表示ユニットの前記入力に供給可能とされたことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記第１のセレクタと前記第２のセレクタとによって選択された前記２個のデータに応答して前記第１の表示ユニットの前記出力と前記第２の表示ユニットの前記出力とが前記第１の表示データと前記第２の表示データとをそれぞれ出力することを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記第１と前記第２のセレクタによって選択された前記２個のデータに応答して前記第１と前記第２の表示ユニットの前記出力から前記第１と前記第２の表示データが出力された後、前記２個のデータの選択時に前記第１のセレクタと前記第２のセレクタとによって非選択とされた残りの１個のデータが選択されることを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記残りの１個のデータは前記第１のセレクタと前記第２のセレクタの一方のセレクタによって選択されて、前記一方のセレクタによって選択された前記残りの１個のデータに応答して前記第１の表示ユニットと前記第２の表示ユニットの一方の表示ユニットにより前記第１の表示データと前記第２の表示データの一方の表示データが出力されることを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記第１の表示ユニットの前記出力と前記第２の表示ユニットの前記出力とからそれぞれ出力される前記第１の表示データと前記第２の表示データとは、マルチウィンドウ表示とアルファブレンド表示とマルチディスプレー表示とのいずれかに利用されることを特徴とする半導体集積回路。
【請求項７】
請求項５において、
前記半導体集積回路は、第１入力端子と第２入力端子と第３入力端子と出力端子とを少なくとも有する第３のセレクタと、第３の表示データを出力から出力可能な第３の表示ユニットとを更に具備して、
前記第３のセレクタの前記第１入力端子は前記第１のセレクタの前記第１入力端子および前記第２のセレクタの前記第１入力端子と接続され、前記第３のセレクタの前記第２入力端子は前記第１のセレクタの前記第２入力端子および前記第２のセレクタの前記第２入力端子と接続され、前記第３のセレクタの前記第３入力端子は前記第１のセレクタの前記第３入力端子および前記第２のセレクタの前記第３入力端子と接続され、
前記第３のセレクタの前記出力端子は、前記第３の表示ユニットの入力と接続されたことを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記半導体集積回路は、プロセッサユニットと、プロセッサバスと、中間層バスと、周辺バスと、第１バスブリッジと、第２バスブリッジと、周辺デバイスとを更に具備して、
前記プロセッサユニットは前記プロセッサバスと接続され、前記プロセッサバスは前記第１バスブリッジを介して前記中間層バスと接続され、前記中間層バスは前記第２バスブリッジを介して前記周辺バスと接続され、前記周辺バスは前記周辺デバイスと接続され、
前記内蔵メモリは前記中間層バスに接続されたランダムアクセスメモリであり、前記第１の記憶部と前記第２の記憶部と前記第３の記憶部とはそれぞれ前記内蔵メモリの前記ランダムアクセスメモリの第１のメモリアレーと第２のメモリアレーと第３のメモリアレーとであり、
前記第１の表示ユニットと前記第２の表示ユニットと前記第３の表示ユニットと、前記第１のセレクタと前記第２のセレクタと前記第３のセレクタとは、前記中間層バスに接続されたビデオディスプレーコントローラを構成するものであり、
前記ランダムアクセスメモリには、前記プロセッサユニットのための動作プログラムが格納可能とされ、更に前記ビデオディスプレーコントローラのための前記第１の画像データと前記第２の画像データと前記第３の画像データとが格納可能であることを特徴とする半導体集積回路。
【請求項９】
請求項８において、
前記中間層バスは、第１画像内部バスと第２画像内部バスと第３画像内部バスと第４画像内部バスとを含み、
前記ビデオディスプレーコントローラは、出力が前記第１画像内部バスと接続されることにより画像情報を前記第１画像内部バスに供給する画像入力ユニットと、入力が前記第２画像内部バスと接続された第１の画像ダイレクト・メモリ・アクセス・コントローラと、入力が前記第３画像内部バスと接続された第２の画像ダイレクト・メモリ・アクセス・コントローラと、入力が前記第４画像内部バスと接続された第３の画像ダイレクト・メモリ・アクセス・コントローラとを含み、
前記第１画像内部バスに前記第１のメモリアレーの入力端子と前記第２のメモリアレーの入力端子と前記第３のメモリアレーの入力端子とが接続されることによって、前記第１画像内部バスの前記画像情報は前記第１のメモリアレーと前記第２のメモリアレーと前記第３のメモリアレーとに格納可能とされ、
前記第２画像内部バスに前記第１のメモリアレーの第１出力端子と前記第２のメモリアレーの第１出力端子と前記第３のメモリアレーの第１出力端子とが接続され、前記第３画像内部バスに前記第１のメモリアレーの第２出力端子と前記第２のメモリアレーの第２出力端子と前記第３のメモリアレーの第２出力端子とが接続され、前記第４画像内部バスに前記第１のメモリアレーの第３出力端子と前記第２のメモリアレーの第３出力端子と前記第３のメモリアレーの第３出力端子とが接続され、
前記第１の画像ダイレクト・メモリ・アクセス・コントローラの出力は前記第１のセレクタの前記第１入力端子と前記第２のセレクタの前記第１入力端子と前記第３のセレクタの前記第１入力端子とに接続されて、前記第２の画像ダイレクト・メモリ・アクセス・コントローラの出力は前記第１のセレクタの前記第２入力端子と前記第２のセレクタの前記第２入力端子と前記第３のセレクタの前記第２入力端子とに接続されて、前記第３の画像ダイレクト・メモリ・アクセス・コントローラの出力は前記第１のセレクタの前記第３入力端子と前記第２のセレクタの前記第３入力端子と前記第３のセレクタの前記第３入力端子とに接続されたことを特徴とする半導体集積回路。
【請求項１０】
請求項９において、
前記第１と前記第２と前記第３のメモリアレーとにそれぞれ格納された第１と第２と第３の画像情報とは、前記第２と前記第３と前記第４の画像内部バスおよび前記第１と前記第２と前記第３の画像ダイレクト・メモリ・アクセス・コントローラおよび前記第１と前記第２と前記第３のセレクタを介して、前記第１と前記第２と前記第３の表示ユニットの前記入力に並列に供給可能とされたことを特徴とする半導体集積回路。
【請求項１１】
請求項１０において、
前記プロセッサユニットは中央処理ユニットを含み、前記内蔵メモリは前記中間層バスに接続されたスタティックランダムアクセスメモリであり、前記スタティックランダムアクセスメモリには、前記中央処理ユニットのための前記動作プログラムが格納可能とされたことを特徴とする半導体集積回路。
【請求項１２】
第１の表示ユニットおよび第２の表示ユニットと、第１のセレクタおよび第２のセレクタと、第１の記憶部と第２の記憶部と第３の記憶部とを有する内蔵メモリとを具備する半導体集積回路の動作方法であって、
前記第１の表示ユニットの出力と前記第２の表示ユニットの出力とは、相互に独立した第１の表示データと第２の表示データとをそれぞれ出力可能であり、
前記第１の記憶部と前記第２の記憶部と前記第３の記憶部とは、相互に独立した第１の画像データと第２の画像データと第３の画像データを格納可能であり、
前記第１のセレクタと前記第２のセレクタの各セレクタは、第１入力端子と第２入力端子と第３入力端子と出力端子とを少なくとも有して、
前記第１のセレクタの前記第１入力端子と前記第２のセレクタの前記第１入力端子とは前記第１の記憶部の出力と接続され、前記第１のセレクタの前記第２入力端子と前記第２のセレクタの前記第２入力端子とは前記第２の記憶部の出力と接続され、前記第１のセレクタの前記第３入力端子と前記第２のセレクタの前記第３入力端子とは前記第３の記憶部の出力と接続され、
前記第１のセレクタの前記出力端子と前記第２のセレクタの前記出力端子とは、前記第１の表示ユニットの入力と前記第２の表示ユニットの入力とにそれぞれ接続され、
前記第１のセレクタと前記第２のセレクタとは、前記内蔵メモリの前記第１の記憶部と前記第２の記憶部と前記第３の記憶部に格納された前記第１の画像データと前記第２の画像データと前記第３の画像データから２個のデータを選択して前記第１の表示データおよび前記第２の表示データとして前記第１の表示ユニットの前記入力と前記第２の表示ユニットの前記入力に供給可能とされたことを特徴とする半導体集積回路の動作方法。
【請求項１３】
請求項１２において、
前記第１のセレクタと前記第２のセレクタとによって選択された前記２個のデータに応答して前記第１の表示ユニットの前記出力と前記第２の表示ユニットの前記出力とが前記第１の表示データと前記第２の表示データとをそれぞれ出力することを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１３において、
前記第１と前記第２のセレクタによって選択された前記２個のデータに応答して前記第１と前記第２の表示ユニットの前記出力から前記第１と前記第２の表示データが出力された後、前記２個のデータの選択時に前記第１のセレクタと前記第２のセレクタとによって非選択とされた残りの１個のデータが選択されることを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
前記残りの１個のデータは前記第１のセレクタと前記第２のセレクタの一方のセレクタによって選択されて、前記一方のセレクタによって選択された前記残りの１個のデータに応答して前記第１の表示ユニットと前記第２の表示ユニットの一方の表示ユニットにより前記第１の表示データと前記第２の表示データの一方の表示データが出力されることを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１５において、
前記第１の表示ユニットの前記出力と前記第２の表示ユニットの前記出力とからそれぞれ出力される前記第１の表示データと前記第２の表示データとは、マルチウィンドウ表示とアルファブレンド表示とマルチディスプレー表示とのいずれかに利用されることを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１５において、
前記半導体集積回路は、第１入力端子と第２入力端子と第３入力端子と出力端子とを少なくとも有する第３のセレクタと、第３の表示データを出力から出力可能な第３の表示ユニットとを更に具備して、
前記第３のセレクタの前記第１入力端子は前記第１のセレクタの前記第１入力端子および前記第２のセレクタの前記第１入力端子と接続され、前記第３のセレクタの前記第２入力端子は前記第１のセレクタの前記第２入力端子および前記第２のセレクタの前記第２入力端子と接続され、前記第３のセレクタの前記第３入力端子は前記第１のセレクタの前記第３入力端子および前記第２のセレクタの前記第３入力端子と接続され、
前記第３のセレクタの前記出力端子は、前記第３の表示ユニットの入力と接続されたことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記半導体集積回路は、プロセッサユニットと、プロセッサバスと、中間層バスと、周辺バスと、第１バスブリッジと、第２バスブリッジと、周辺デバイスとを更に具備して、
前記プロセッサユニットは前記プロセッサバスと接続され、前記プロセッサバスは前記第１バスブリッジを介して前記中間層バスと接続され、前記中間層バスは前記第２バスブリッジを介して前記周辺バスと接続され、前記周辺バスは前記周辺デバイスと接続され、
前記内蔵メモリは前記中間層バスに接続されたランダムアクセスメモリであり、前記第１の記憶部と前記第２の記憶部と前記第３の記憶部とはそれぞれ前記内蔵メモリの前記ランダムアクセスメモリの第１のメモリアレーと第２のメモリアレーと第３のメモリアレーとであり、
前記第１の表示ユニットと前記第２の表示ユニットと前記第３の表示ユニットと、前記第１のセレクタと前記第２のセレクタと前記第３のセレクタとは、前記中間層バスに接続されたビデオディスプレーコントローラを構成するものであり、
前記ランダムアクセスメモリには、前記プロセッサユニットのための動作プログラムが格納可能とされ、更に前記ビデオディスプレーコントローラのための前記第１の画像データと前記第２の画像データと前記第３の画像データとが格納可能であることを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１８において、
前記中間層バスは、第１画像内部バスと第２画像内部バスと第３画像内部バスと第４画像内部バスとを含み、
前記ビデオディスプレーコントローラは、出力が前記第１画像内部バスと接続されることにより画像情報を前記第１画像内部バスに供給する画像入力ユニットと、入力が前記第２画像内部バスと接続された第１の画像ダイレクト・メモリ・アクセス・コントローラと、入力が前記第３画像内部バスと接続された第２の画像ダイレクト・メモリ・アクセス・コントローラと、入力が前記第４画像内部バスと接続された第３の画像ダイレクト・メモリ・アクセス・コントローラとを含み、
前記第１画像内部バスに前記第１のメモリアレーの入力端子と前記第２のメモリアレーの入力端子と前記第３のメモリアレーの入力端子とが接続されることによって、前記第１画像内部バスの前記画像情報は前記第１のメモリアレーと前記第２のメモリアレーと前記第３のメモリアレーとに格納可能とされ、
前記第２画像内部バスに前記第１のメモリアレーの第１出力端子と前記第２のメモリアレーの第１出力端子と前記第３のメモリアレーの第１出力端子とが接続され、前記第３画像内部バスに前記第１のメモリアレーの第２出力端子と前記第２のメモリアレーの第２出力端子と前記第３のメモリアレーの第２出力端子とが接続され、前記第４画像内部バスに前記第１のメモリアレーの第３出力端子と前記第２のメモリアレーの第３出力端子と前記第３のメモリアレーの第３出力端子とが接続され、
前記第１の画像ダイレクト・メモリ・アクセス・コントローラの出力は前記第１のセレクタの前記第１入力端子と前記第２のセレクタの前記第１入力端子と前記第３のセレクタの前記第１入力端子とに接続されて、前記第２の画像ダイレクト・メモリ・アクセス・コントローラの出力は前記第１のセレクタの前記第２入力端子と前記第２のセレクタの前記第２入力端子と前記第３のセレクタの前記第２入力端子とに接続されて、前記第３の画像ダイレクト・メモリ・アクセス・コントローラの出力は前記第１のセレクタの前記第３入力端子と前記第２のセレクタの前記第３入力端子と前記第３のセレクタの前記第３入力端子とに接続され、
前記第１と前記第２と前記第３のメモリアレーとにそれぞれ格納された第１と第２と第３の画像情報とは、前記第２と前記第３と前記第４の画像内部バスおよび前記第１と前記第２と前記第３の画像ダイレクト・メモリ・アクセス・コントローラおよび前記第１と前記第２と前記第３のセレクタを介して、前記第１と前記第２と前記第３の表示ユニットの前記入力に並列に供給可能とされたことを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１９において、
前記プロセッサユニットは中央処理ユニットを含み、前記内蔵メモリは前記中間層バスに接続されたスタティックランダムアクセスメモリであり、前記スタティックランダムアクセスメモリには、前記中央処理ユニットのための前記動作プログラムが格納可能とされたことを特徴とする半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理機能を内蔵する半導体集積回路およびその動作方法に関し、特に画像の描画処理と表示処理に使用される内蔵メモリの記憶容量の節約を可能とするのに有効な技術に関するものである。
【背景技術】
【０００２】
従来から、ＬＣＤ(液晶表示)デバイスやＣＲＴ(陰極線管)表示装置等の表示画面に画像を表示するためには、表示すべき画像データをフレームメモリと呼ばれるバッファメモリにバッファリングすると言う描画処理が実行される。描画処理が完了されると、フレームメモリに格納された画像データが順次に読み出されて表示デバイスに転送されて表示処理が実行される。
【０００３】
下記特許文献１の従来の技術には、フレームバッファを２面用意して、それらのフレームバッファを交互に表示バッファと更新バッファ(描画バッファ)に割り当てること(メモリインターリーブ)が記載されている。また更に下記特許文献１の実施例には、３面のフレームバッファを用意して、それらを交互に表示バッファ、次表示バッファ、更新バッファとして割り当てることによって表示データの更新記憶処理の効率を大として、表示画面上にグラフィックスを高速に表示することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−３３３８３０号  公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者等は本発明に先立って、高性能の中央処理ユニット(ＣＰＵ)のコアと大容量ＳＲＡＭを内蔵して、グラフックス表示機能とディスプレー・コントローラ機能とを搭載する半導体集積回路の開発に従事した。１Ｍバイトの大容量ＳＲＡＭは中央処理ユニット(ＣＰＵ)のプログラム領域とワーク領域として使用されるだけではなく、画像および動画のフレームバッファとしても使用されることで、最大で４８０画素×２４０画素のＷＱＶＧＡ(Wide Quarter Video Graphics Array)のサイズで、１６ビット階調デジタルＲＧＢ表示出力が可能とされる。尚、ＳＲＡＭは、スタティックランダムアクセスメモリの略称である。
【０００６】
この半導体集積回路の用途としては、車載用デジタル・オーディオ機器、自動車のダッシュボード、車載機器向けのグラフィックス用途、車体の側面と背面のカメラ画像を表示する車載情報機器等が想定された。従って、半導体集積回路のグラフックス表示とディスプレー・コントローラ機能とには、マルチウィンドウ表示や、複数の画像を所定の透過率で１フレームの画像に合成すると言うアルファブレンド(αブレンド)の機能が必要とされた。
【０００７】
このマルチウィンドウ表示やアルファブレンドの表示動作のためには、複数のフレームの描画処理と表示処理とが必要となるので、半導体集積回路の内蔵ＳＲＡＭのメモリ使用量が増大すると言う問題が本発明に先立って本発明者等による検討によって明らかとされた。
【０００８】
図１は、本発明に先立って本発明者等によって検討された表示機能を搭載した半導体集積回路１の構成を示す図である。
【０００９】
図１に示した本発明に先立って本発明者等によって検討された半導体集積回路１は、表示ユニット２と、選択ユニット３と、内蔵ＳＲＡＭ４とによって構成されている。
【００１０】
表示ユニット２は、マルチウィンドウ表示やアルファブレンドの機能を実現するために、第１の表示ユニット２Ａと第２の表示ユニット２Ｂとを含んでいる。
【００１１】
複数の画像または動画のフレームバッファとして使用可能な内蔵ＳＲＡＭ４は、第１のＳＲＡＭアレー４Ａと第２のＳＲＡＭアレー４Ｂと第３のＳＲＡＭアレー４Ｃと第４のＳＲＡＭアレー４Ｄとを含んでいる。
【００１２】
選択ユニット３は、内蔵ＳＲＡＭ４の４個のＳＲＡＭアレー４Ａ〜Ｄに格納された画像データを選択して第１の表示ユニット２Ａと第２の表示ユニット２Ｂとに供給するために、第１のセレクタ３Ａと第２のセレクタ３Ｂとを含んでいる。すなわち、第１のセレクタ３Ａの第１入力端子と第２入力端子と第２のセレクタ３Ｂの第１入力端子と第２入力端子とは第１のＳＲＡＭアレー４Ａと第２のＳＲＡＭアレー４Ｂと第３のＳＲＡＭアレー４Ｃと第４のＳＲＡＭアレー４Ｄにそれぞれ接続され、第１のセレクタ３Ａの出力端子と第２のセレクタ３Ｂの出力端子とは第１の表示ユニット２Ａと第２の表示ユニット２Ｂとにそれぞれ接続されている。
【００１３】
図１は、第１のＳＲＡＭアレー４Ａに格納された第１画像データ５Ａが第１のセレクタ３Ａによって選択され第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示され、また第４のＳＲＡＭアレー４Ｄに格納された第２画像データ５Ｂが第２のセレク３Ｂによって選択され第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示される様子も示している。
【００１４】
また図１に示した半導体集積回路１は、選択ユニット３の第１のセレクタ３Ａの選択動作と第２のセレク３Ｂの選択動作とを切り換えることによって、表示ユニット２の第１の表示ユニット２Ａと第２の表示ユニット２Ｂとによって表示される表示画面を順次に切り換えることが可能である。新しい表示画面を表示する以前に、当然新しい表示画面を描画する処理が必要となる。
【００１５】
図２は、図１の表示処理の後に、第１のセレクタ３Ａによって表示非選択とされた第２のＳＲＡＭアレー４Ｂに第３画像データ５Ｃが描画される処理を示す図である。この図２に示した描画処理の間にも、第１のＳＲＡＭアレー４Ａに格納された第１画像データ５Ａが第１のセレクタ３Ａによって選択され、第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示されている。
【００１６】
図３は、図２に示した第３画像データ５Ｃの描画処理の後に、第２のＳＲＡＭアレー４Ｂに描画され格納された第３画像データ５Ｃが第１のセレクタ３Ａによって選択され第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示され、また第４のＳＲＡＭアレー４Ｄに格納された第２画像データ５Ｂが第２のセレク３Ｂによって選択され第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示される様子を示す図である。この図３に示した第３画像データ５Ｃの表示処理の間にも、第２のセレクタ３Ｂによって表示非選択とされた第３のＳＲＡＭアレー４Ｃに第４画像データ５Ｄが描画されるものである。
【００１７】
図４は、図３の表示処理および描画処理の後に、第２のＳＲＡＭアレー４Ｂに格納された第３画像データ５Ｃが第１のセレクタ３Ａによって選択され第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示され、また第３のＳＲＡＭアレー４Ｃに描画され格納された第４画像データ５Ｄが第２のセレク３Ｂによって選択されて第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示される様子を示す図である。
【００１８】
以上説明したように、表示ユニット２と、選択ユニット３と、４個のＳＲＡＭアレー４Ａ〜Ｄの内蔵ＳＲＡＭ４とによって構成された図１に示す半導体集積回路１を使用することによって、マルチウィンドウ表示やアルファブレンドの表示動作を実現することが可能である。しかし、図１に示した半導体集積回路１では、内蔵ＳＲＡＭ４のメモリ使用量が大きいと言う問題があった。
【００１９】
例えば、第１の表示データ６Ａと第２の表示データ６Ｂの各表示サイズが４８０画素×２４０画素のＷＱＶＧＡのサイズで、１画素が１６ビット階調デジタルＲＧＢ表示の場合には、４個のＳＲＡＭアレー４Ａ〜Ｄの各ＳＲＡＭアレーの記憶容量は２３０．４ＫＢ(キロバイト)のサイズとなり、４個のＳＲＡＭアレー４Ａ〜Ｄの合計の記憶容量は９２１．６ＫＢとなる。
【００２０】
従って、１ＭＢ(８Ｍｂｉｔ)の大容量の内蔵ＳＲＡＭ４を図１に示した半導体集積回路１に集積化したとしても、残りの記憶容量は７８．４ＫＢ程度となり、中央処理ユニット(ＣＰＵ)のプログラム領域とワーク領域として使用するには不十分なものである。
【００２１】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００２２】
従って、本発明の目的とするところは、画像処理機能を内蔵する半導体集積回路において、画像の描画処理と表示処理に使用される内蔵メモリの記憶容量の節約を可能とすることにある。
【００２３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２５】
すなわち、本発明の代表的な実施の形態による半導体集積回路(１)は、第１の表示ユニット(２Ａ)および第２の表示ユニット(２Ｂ)と、第１のセレクタ(３Ａ)および第２のセレクタ(３Ｂ)と、第１の記憶部(４Ａ)と第２の記憶部(４Ｂ)と第３の記憶部(４Ｃ)とを有する内蔵メモリ(４)とを具備する。
【００２６】
前記第１の表示ユニット(２Ａ)の出力と前記第２の表示ユニット(２Ｂ)の出力とは、相互に独立した第１の表示データ(６Ａ)と第２の表示データ(６Ｂ)とをそれぞれ出力可能である。
【００２７】
前記第１の記憶部(４Ａ)と前記第２の記憶部(４Ｂ)と前記第３の記憶部(４Ｃ)とは、相互に独立した第１の画像データ(５Ａ)と第２の画像データ(５Ｂ)と第３の画像データ(５Ｃ)を格納可能である。
【００２８】
前記第１のセレクタ(３Ａ)と前記第２のセレクタ(３Ｂ)の各セレクタは、第１入力端子と第２入力端子と第３入力端子と出力端子とを少なくとも有する。
【００２９】
前記第１のセレクタ(３Ａ)の前記第１入力端子と前記第２のセレクタ(３Ｂ)の前記第１入力端子とは前記第１の記憶部(４Ａ)の出力と接続され、前記第１のセレクタ(３Ａ)の前記第２入力端子と前記第２のセレクタ(３Ｂ)の前記第２入力端子とは前記第２の記憶部(４Ｂ)の出力と接続され、前記第１のセレクタ(３Ａ)の前記第３入力端子と前記第２のセレクタ(３Ｂ)の前記第３入力端子とは前記第３の記憶部(４Ｃ)の出力と接続される。
【００３０】
前記第１のセレクタ(３Ａ)の前記出力端子と前記第２のセレクタ(３Ｂ)の前記出力端子とは、前記第１の表示ユニット(２Ａ)の入力と前記第２の表示ユニット(２Ｂ)の入力とにそれぞれ接続されたことを特徴とする(図５参照)。
【発明の効果】
【００３１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３２】
すなわち、本発明によれば、画像の描画処理と表示処理に使用される内蔵メモリの記憶容量の節約を可能とすることができる。
【図面の簡単な説明】
【００３３】
【図１】図１は、本発明に先立って本発明者等によって検討された表示機能を搭載した半導体集積回路１の構成を示す図であり、また第１のＳＲＡＭアレー４Ａに格納された第１画像データ５Ａが第１のセレクタ３Ａによって選択され第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示され、また第４のＳＲＡＭアレー４Ｄに格納された第２画像データ５Ｂが第２のセレク３Ｂによって選択され第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示される様子も示す図である。
【図２】図２は、図１の表示処理の後に、第１のセレクタ３Ａによって表示非選択とされた第２のＳＲＡＭアレー４Ｂに第３画像データ５Ｃが描画される処理を示す図である。
【図３】図３は、図２に示した第３画像データ５Ｃの描画処理の後に、第２のＳＲＡＭアレー４Ｂに描画され格納された第３画像データ５Ｃが第１のセレクタ３Ａによって選択され第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示され、また第４のＳＲＡＭアレー４Ｄに格納された第２画像データ５Ｂが第２のセレク３Ｂによって選択され第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示される様子を示す図である。
【図４】図４は、図３の表示処理および描画処理の後に、第２のＳＲＡＭアレー４Ｂに格納された第３画像データ５Ｃが第１のセレクタ３Ａによって選択され第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示され、また第３のＳＲＡＭアレー４Ｃに描画され格納された第４画像データ５Ｄが第２のセレク３Ｂによって選択されて第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示される様子を示す図である。
【図５】図５は、表示機能を搭載した本発明の実施の形態１による半導体集積回路１の構成を示す図であり、また第１のＳＲＡＭアレー４Ａに格納された第１画像データ５Ａが第１のセレクタ３Ａによって選択され第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示され、また第３のＳＲＡＭアレー４Ｃに格納された第２画像データ５Ｂが第２のセレク３Ｂによって選択され第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示される様子も示す図である。
【図６】図６は、図５に示した第３画像データ５Ｃの描画処理によって第２のＳＲＡＭアレー４Ｂに描画され格納された第３画像データ５Ｃが第１のセレクタ３Ａによって選択され第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示され、また第３のＳＲＡＭアレー４Ｃに格納された第２画像データ５Ｂが第２のセレク３Ｂによって選択され第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示される様子を示す図である。
【図７】図７は、図６に示した第２画像データ５Ｂと第３画像データ５Ｃとの表示処理の間に、第１のセレクタ３Ａと第２のセレクタ３Ｂによって表示非選択とされた第１のＳＲＡＭアレー４Ａに第４画像データ５Ｄが描画される様子を示す図である。
【図８】図８は、図７の表示処理および描画処理の後に、第２のＳＲＡＭアレー４Ｂに格納された第３画像データ５Ｃが第１のセレクタ３Ａによって選択され第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示され、また第１のＳＲＡＭアレー４Ａに描画され格納された第４画像データ５Ｄが第２のセレク３Ｂによって選択されて第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示される様子を示す図である。
【図９】図９は、表示機能を搭載した本発明の実施の形態２によるより具体的な半導体集積回路１の構成を示す図である。
【図１０】図１０は、図９に示す本発明の実施の形態２による具体的な半導体集積回路１に内蔵された内蔵ＳＲＡＭ４とビデオディスプレーコントローラＶＤＣとを使用することによって実現されるアルファブレンド動作を説明する図である。
【図１１】図１１は、表示機能を搭載した本発明の他の実施の形態による半導体集積回路１の構成を示す図であり、表示用バッファの第１のＳＲＡＭアレー４Ａに格納された第１画像データ５Ａが第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示され、表示用バッファの第３のＳＲＡＭアレー４Ｃに格納された第２画像データ５Ｂが第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示される様子も示し、また第１画像データ５Ａと第２画像データ５Ｂの表示処理の間に描画用バッファの第２のＳＲＡＭアレー４Ｂに第３画像データ５Ｃが描画される処理が実行される様子も示している。
【図１２】図１２は、図１１に示した第３画像データ５Ｃの描画処理によって描画用バッファの第２のＳＲＡＭアレー４Ｂに描画され格納された第３画像データ５Ｃが表示用バッファ４Ａにコピーされ、表示用バッファの第１のＳＲＡＭアレー４Ａに格納された第３画像データ５Ｃのコピー画像データが第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示され、表示用バッファの第３のＳＲＡＭアレー４Ｃに格納された第２画像データ５Ｂが第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示される様子を示す図である。
【図１３】図１３は、図１２に示した第２画像データ５Ｂと第３画像データ５Ｃの表示処理の間に、描画用バッファの第２のＳＲＡＭアレー４Ｂに第４画像データ５Ｄが描画される様子を示す図である。
【図１４】図１４は、図１３に示した第４画像データ５Ｄの描画処理によって描画用バッファの第２のＳＲＡＭアレー４Ｂに描画され格納された第４画像データ５Ｄが表示用バッファ４Ｃにコピーされ、表示用バッファの第３のＳＲＡＭアレー４Ｃに格納された第４画像データ５Ｄのコピー画像データが第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示され、表示用バッファの第１のＳＲＡＭアレー４Ａに格納された第３画像データ５Ｃが第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示される様子を示す図である。
【発明を実施するための形態】
【００３４】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３５】
〔１〕本発明の代表的な実施の形態による半導体集積回路(１)は、第１の表示ユニット(２Ａ)および第２の表示ユニット(２Ｂ)と、第１のセレクタ(３Ａ)および第２のセレクタ(３Ｂ)と、第１の記憶部(４Ａ)と第２の記憶部(４Ｂ)と第３の記憶部(４Ｃ)とを有する内蔵メモリ(４)とを具備する。
【００３６】
前記第１の表示ユニット(２Ａ)の出力と前記第２の表示ユニット(２Ｂ)の出力とは、相互に独立した第１の表示データ(６Ａ)と第２の表示データ(６Ｂ)とをそれぞれ出力可能である。
【００３７】
前記第１の記憶部(４Ａ)と前記第２の記憶部(４Ｂ)と前記第３の記憶部(４Ｃ)とは、相互に独立した第１の画像データ(５Ａ)と第２の画像データ(５Ｂ)と第３の画像データ(５Ｃ)を格納可能である。
【００３８】
前記第１のセレクタ(３Ａ)と前記第２のセレクタ(３Ｂ)の各セレクタは、第１入力端子と第２入力端子と第３入力端子と出力端子とを少なくとも有する。
【００３９】
前記第１のセレクタ(３Ａ)の前記第１入力端子と前記第２のセレクタ(３Ｂ)の前記第１入力端子とは前記第１の記憶部(４Ａ)の出力と接続され、前記第１のセレクタ(３Ａ)の前記第２入力端子と前記第２のセレクタ(３Ｂ)の前記第２入力端子とは前記第２の記憶部(４Ｂ)の出力と接続され、前記第１のセレクタ(３Ａ)の前記第３入力端子と前記第２のセレクタ(３Ｂ)の前記第３入力端子とは前記第３の記憶部(４Ｃ)の出力と接続される。
【００４０】
前記第１のセレクタ(３Ａ)の前記出力端子と前記第２のセレクタ(３Ｂ)の前記出力端子とは、前記第１の表示ユニット(２Ａ)の入力と前記第２の表示ユニット(２Ｂ)の入力とにそれぞれ接続されたことを特徴とする(図５参照)。
【００４１】
前記実施の形態によれば、画像の描画処理と表示処理に使用される内蔵メモリの記憶容量の節約を可能とすることができる。
【００４２】
好適な実施の形態では、前記第１のセレクタ(３Ａ)と前記第２のセレクタ(３Ｂ)とは、前記内蔵メモリ(４)の前記第１の記憶部(４Ａ)と前記第２の記憶部(４Ｂ)と前記第３の記憶部(４Ｃ)に格納された前記第１の画像データ(５Ａ)と前記第２の画像データ(５Ｂ)と前記第３の画像データ(５Ｃ)から２個のデータ(５Ａ、５Ｂ)を選択して前記第１の表示データ(６Ａ)および前記第２の表示データ(６Ｂ)として前記第１の表示ユニット(２Ａ)の前記入力と前記第２の表示ユニット(２Ｂ)の前記入力に供給可能とされたことを特徴とする(図５参照)。
【００４３】
他の好適な実施の形態では、前記第１のセレクタ(３Ａ)と前記第２のセレクタ(３Ｂ)とによって選択された前記２個のデータ(５Ａ、５Ｂ)に応答して前記第１の表示ユニット(２Ａ)の前記出力と前記第２の表示ユニット(２Ｂ)の前記出力とが前記第１の表示データ(６Ａ)と前記第２の表示データ(６Ｂ)とをそれぞれ出力することを特徴とする(図５参照)。
【００４４】
更に他の好適な実施の形態では、前記第１と前記第２のセレクタによって選択された前記２個のデータに応答して前記第１と前記第２の表示ユニットの前記出力から前記第１と前記第２の表示データが出力された後、前記２個のデータの選択時に前記第１のセレクタ(３Ａ)と前記第２のセレクタ(３Ｂ)とによって非選択とされた残りの１個のデータ(５Ｃ)が選択されることを特徴とする(図６参照)。
【００４５】
より好適な実施の形態では、前記残りの１個のデータ(５Ｃ)は前記第１のセレクタ(３Ａ)と前記第２のセレクタ(３Ｂ)の一方のセレクタ(３Ａ)によって選択されて、前記一方のセレクタ(３Ａ)によって選択された前記残りの１個のデータ(５Ｃ)に応答して前記第１の表示ユニット(２Ａ)と前記第２の表示ユニット(２Ｂ)の一方の表示ユニット(２Ａ)により前記第１の表示データ(６Ａ)と前記第２の表示データ(６Ｂ)の一方の表示データ(６Ａ)が出力されることを特徴とする(図６参照)。
【００４６】
他のより好適な実施の形態では、前記第１の表示ユニット(２Ａ)の前記出力と前記第２の表示ユニット(２Ｂ)の前記出力とからそれぞれ出力される前記第１の表示データ(６Ａ)と前記第２の表示データ(６Ｂ)とは、マルチウィンドウ表示とアルファブレンド表示とマルチディスプレー表示とのいずれかに利用されることを特徴とする。
【００４７】
更に他のより好適な実施の形態による半導体集積回路(１)は、第１入力端子と第２入力端子と第３入力端子と出力端子とを少なくとも有する第３のセレクタ(３Ｃ)と、第３の表示データを出力から出力可能な第３の表示ユニット(２Ｃ)とを更に具備する。
【００４８】
前記第３のセレクタ(３Ｃ)の前記第１入力端子は前記第１のセレクタ(３Ａ)の前記第１入力端子および前記第２のセレクタ(３Ｂ)の前記第１入力端子と接続され、前記第３のセレクタ(３Ｃ)の前記第２入力端子は前記第１のセレクタ(３Ａ)の前記第２入力端子および前記第２のセレクタ(３Ｂ)の前記第２入力端子と接続され、前記第３のセレクタ(３Ｃ)の前記第３入力端子は前記第１のセレクタ(３Ａ)の前記第３入力端子および前記第２のセレクタ(３Ｂ)の前記第３入力端子と接続される。
【００４９】
前記第３のセレクタ(３Ｃ)の前記出力端子は、前記第３の表示ユニット(２Ｃ)の入力と接続されたことを特徴とする(図９参照)。
【００５０】
別のより好適な実施の形態による半導体集積回路(１)は、プロセッサユニット(１０、１１)と、プロセッサバス(１２)と、中間層バス(１７Ａ〜１７Ｆ)と、周辺バス(２２)と、第１バスブリッジ(１３〜１６)と、第２バスブリッジ(１８、１９)と、周辺デバイス(２３〜２８)とを更に具備する。
【００５１】
前記プロセッサユニットは前記プロセッサバスと接続され、前記プロセッサバスは前記第１バスブリッジを介して前記中間層バスと接続され、前記中間層バスは前記第２バスブリッジ(１８、１９)を介して前記周辺バスと接続され、前記周辺バスは前記周辺デバイスと接続される。
【００５２】
前記内蔵メモリ(４)は前記中間層バスに接続されたランダムアクセスメモリ(ＲＡＭ)であり、前記第１の記憶部(４Ａ)と前記第２の記憶部(４Ｂ)と前記第３の記憶部(４Ｃ)とはそれぞれ前記内蔵メモリ(４)の前記ランダムアクセスメモリ(ＲＡＭ)の第１のメモリアレーと第２のメモリアレーと第３のメモリアレーとである。
【００５３】
前記第１の表示ユニット(２Ａ)と前記第２の表示ユニット(２Ｂ)と前記第３の表示ユニット(２Ｃ)と、前記第１のセレクタ(３Ａ)と前記第２のセレクタ(３Ｂ)と前記第３のセレクタ(３Ｃ)とは、前記中間層バスに接続されたビデオディスプレーコントローラ(ＶＤＣ)を構成するものである。
【００５４】
前記ランダムアクセスメモリには、前記プロセッサユニットのための動作プログラムが格納可能とされ、更に前記ビデオディスプレーコントローラのための前記第１の画像データと前記第２の画像データと前記第３の画像データとが格納可能であることを特徴とする(図９参照)。
【００５５】
更に別のより好適な実施の形態では、前記中間層バスは、第１画像内部バス(１７Ｃ)と第２画像内部バス(１７Ｄ)と第３画像内部バス(１７Ｅ)と第４画像内部バス(１７Ｆ)とを含む。
【００５６】
前記ビデオディスプレーコントローラ(ＶＤＣ)は、出力が前記第１画像内部バスと接続されることにより画像情報を前記第１画像内部バスに供給する画像入力ユニット(７)と、入力が前記第２画像内部バスと接続された第１の画像ダイレクト・メモリ・アクセス・コントローラ(９Ａ)と、入力が前記第３画像内部バスと接続された第２の画像ダイレクト・メモリ・アクセス・コントローラ(９Ｂ)と、入力が前記第４画像内部バスと接続された第３の画像ダイレクト・メモリ・アクセス・コントローラ(９Ｃ)とを含む。
【００５７】
前記第１画像内部バスに前記第１のメモリアレーの入力端子と前記第２のメモリアレーの入力端子と前記第３のメモリアレーの入力端子とが接続されることによって、前記第１画像内部バスの前記画像情報は前記第１のメモリアレーと前記第２のメモリアレーと前記第３のメモリアレーとに格納可能とされる。
【００５８】
前記第２画像内部バスに前記第１のメモリアレーの第１出力端子と前記第２のメモリアレーの第１出力端子と前記第３のメモリアレーの第１出力端子とが接続され、前記第３画像内部バスに前記第１のメモリアレーの第２出力端子と前記第２のメモリアレーの第２出力端子と前記第３のメモリアレーの第２出力端子とが接続され、前記第４画像内部バスに前記第１のメモリアレーの第３出力端子と前記第２のメモリアレーの第３出力端子と前記第３のメモリアレーの第３出力端子とが接続される。
【００５９】
前記第１の画像ダイレクト・メモリ・アクセス・コントローラの出力は前記第１のセレクタの前記第１入力端子と前記第２のセレクタの前記第１入力端子と前記第３のセレクタの前記第１入力端子とに接続されて、前記第２の画像ダイレクト・メモリ・アクセス・コントローラの出力は前記第１のセレクタの前記第２入力端子と前記第２のセレクタの前記第２入力端子と前記第３のセレクタの前記第２入力端子とに接続されて、前記第３の画像ダイレクト・メモリ・アクセス・コントローラの出力は前記第１のセレクタの前記第３入力端子と前記第２のセレクタの前記第３入力端子と前記第３のセレクタの前記第３入力端子とに接続されたことを特徴とする(図９参照)。
【００６０】
具体的な実施の形態では、前記第１と前記第２と前記第３のメモリアレーとにそれぞれ格納された第１と第２と第３の画像情報とは、前記第２と前記第３と前記第４の画像内部バスおよび前記第１と前記第２と前記第３の画像ダイレクト・メモリ・アクセス・コントローラおよび前記第１と前記第２と前記第３のセレクタを介して、前記第１と前記第２と前記第３の表示ユニットの前記入力に並列に供給可能とされたことを特徴とする(図９参照)。
【００６１】
最も具体的な実施の形態では、前記プロセッサユニットは中央処理ユニット(１０)を含み、前記内蔵メモリ(４)は前記中間層バスに接続されたスタティックランダムアクセスメモリ(ＳＲＡＭ)であり、前記スタティックランダムアクセスメモリには、前記中央処理ユニットのための前記動作プログラムが格納可能とされたことを特徴とする(図９参照)。
【００６２】
〔２〕本発明の別の観点の代表的な実施の形態は、第１の表示ユニット(２Ａ)および第２の表示ユニット(２Ｂ)と、第１のセレクタ(３Ａ)および第２のセレクタ(３Ｂ)と、第１の記憶部(４Ａ)と第２の記憶部(４Ｂ)と第３の記憶部(４Ｃ)とを有する内蔵メモリ(４)とを具備する半導体集積回路(１)の動作方法である。
【００６３】
前記第１の表示ユニット(２Ａ)の出力と前記第２の表示ユニット(２Ｂ)の出力とは、相互に独立した第１の表示データ(６Ａ)と第２の表示データ(６Ｂ)とをそれぞれ出力可能である。
【００６４】
前記第１の記憶部(４Ａ)と前記第２の記憶部(４Ｂ)と前記第３の記憶部(４Ｃ)とは、相互に独立した第１の画像データ(５Ａ)と第２の画像データ(５Ｂ)と第３の画像データ(５Ｃ)を格納可能である。
【００６５】
前記第１のセレクタ(３Ａ)と前記第２のセレクタ(３Ｂ)の各セレクタは、第１入力端子と第２入力端子と第３入力端子と出力端子とを少なくとも有する。
【００６６】
前記第１のセレクタ(３Ａ)の前記第１入力端子と前記第２のセレクタ(３Ｂ)の前記第１入力端子とは前記第１の記憶部(４Ａ)の出力と接続され、前記第１のセレクタ(３Ａ)の前記第２入力端子と前記第２のセレクタ(３Ｂ)の前記第２入力端子とは前記第２の記憶部(４Ｂ)の出力と接続され、前記第１のセレクタ(３Ａ)の前記第３入力端子と前記第２のセレクタ(３Ｂ)の前記第３入力端子とは前記第３の記憶部(４Ｃ)の出力と接続される。
【００６７】
前記第１のセレクタ(３Ａ)の前記出力端子と前記第２のセレクタ(３Ｂ)の前記出力端子とは、前記第１の表示ユニット(２Ａ)の入力と前記第２の表示ユニット(２Ｂ)の入力とにそれぞれ接続される(図５参照)。
【００６８】
前記第１のセレクタ(３Ａ)と前記第２のセレクタ(３Ｂ)とは、前記内蔵メモリ(４)の前記第１の記憶部(４Ａ)と前記第２の記憶部(４Ｂ)と前記第３の記憶部(４Ｃ)に格納された前記第１の画像データ(５Ａ)と前記第２の画像データ(５Ｂ)と前記第３の画像データ(５Ｃ)から２個のデータ(５Ａ、５Ｂ)を選択して前記第１の表示データ(６Ａ)および前記第２の表示データ(６Ｂ)として前記第１の表示ユニット(２Ａ)の前記入力と前記第２の表示ユニット(２Ｂ)の前記入力に供給可能とされたことを特徴とする(図５参照)。
【００６９】
前記実施の形態によれば、画像の描画処理と表示処理に使用される内蔵メモリの記憶容量の節約を可能とすることができる。
【００７０】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００７１】
［実施の形態１］
《半導体集積回路の構成》
図５は、表示機能を搭載した本発明の実施の形態１による半導体集積回路１の構成を示す図である。
【００７２】
図５に示す本発明の実施の形態１による半導体集積回路１が、図１に示した本発明に先立って本発明者等によって検討された半導体集積回路１と相違するのは、次の点である。
【００７３】
最初に、図５に示した本発明の実施の形態１による半導体集積回路１では、複数の画像または動画のフレームバッファとして使用可能な内蔵ＳＲＡＭ４は、第１のＳＲＡＭアレー４Ａと第２のＳＲＡＭアレー４Ｂと第３のＳＲＡＭアレー４Ｃとを含んでいる。
【００７４】
次に、選択ユニット３の第１のセレクタ３Ａと第２のセレクタ３Ｂとは、３入力端子を有するセレクタで構成されている。
【００７５】
更に、選択ユニット３の第１のセレクタ３Ａと第２のセレクタ３Ｂとは、内蔵ＳＲＡＭ４の３個のＳＲＡＭアレー４Ａ、４Ｂ、４Ｃ中に格納された画像データを選択して第１の表示ユニット２Ａと第２の表示ユニット２Ｂとに供給するものである。すなわち、第１のセレクタ３Ａの第１入力端子と第２のセレクタ３Ｂの第１入力端子とは第１のＳＲＡＭアレー４Ａと接続され、第１のセレクタ３Ａの第２入力端子と第２のセレクタ３Ｂの第２入力端子とは第２のＳＲＡＭアレー４Ｂと接続され、最後に第１のセレクタ３Ａの第３入力端子と第２のセレクタ３Ｂの第３入力端子とは第３のＳＲＡＭアレー４Ｃと接続されている。また、第１のセレクタ３Ａの出力端子と第２のセレクタ３Ｂの出力端子とは、それぞれ第１の表示ユニット２Ａと第２の表示ユニット２Ｂとに接続されている。
【００７６】
《半導体集積回路の表示動作》
図５は、第１のＳＲＡＭアレー４Ａに格納された第１画像データ５Ａが第１のセレクタ３Ａによって選択され第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示され、また第３のＳＲＡＭアレー４Ｃに格納された第２画像データ５Ｂが第２のセレク３Ｂによって選択され第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示される様子も示している。
【００７７】
また図５に示した半導体集積回路１は、図１に示した半導体集積回路１と全く同様に、選択ユニット３の第１のセレクタ３Ａの選択動作と第２のセレク３Ｂの選択動作とを切り換えることによって、表示ユニット２の第１の表示ユニット２Ａと第２の表示ユニット２Ｂとによって表示される表示画面を順次に切り換えることが可能である。また新しい表示画面を表示する以前には、当然新しい表示画面を描画する処理が必要である。
【００７８】
また、図５に示した第１画像データ５Ａと第２画像データ５Ｂの表示処理の間に、第１のセレクタ３Ａと第２のセレクタ３Ｂとによって表示非選択とされた第２のＳＲＡＭアレー４Ｂに第３画像データ５Ｃが描画される処理が実行されるものである。
【００７９】
図６は、図５に示した第３画像データ５Ｃの描画処理によって第２のＳＲＡＭアレー４Ｂに描画され格納された第３画像データ５Ｃが第１のセレクタ３Ａによって選択され第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示され、また第３のＳＲＡＭアレー４Ｃに格納された第２画像データ５Ｂが第２のセレク３Ｂによって選択され第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示される様子を示す図である。
【００８０】
図７は、図６に示した第２画像データ５Ｂと第３画像データ５Ｃとの表示処理の間に、第１のセレクタ３Ａと第２のセレクタ３Ｂによって表示非選択とされた第１のＳＲＡＭアレー４Ａに第４画像データ５Ｄが描画される様子を示す図である。
【００８１】
図８は、図７の表示処理および描画処理の後に、第２のＳＲＡＭアレー４Ｂに格納された第３画像データ５Ｃが第１のセレクタ３Ａによって選択され第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示され、また第１のＳＲＡＭアレー４Ａに描画され格納された第４画像データ５Ｄが第２のセレク３Ｂによって選択されて第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示される様子を示す図である。
【００８２】
また、図８に示した第３画像データ５Ｃと第４画像データ５Ｄの表示処理の間に、第１のセレクタ３Ａと第２のセレクタ３Ｂとによって表示非選択とされた第３のＳＲＡＭアレー４Ｃに第１画像データ５Ａが描画される処理が実行されるものである。
【００８３】
《実施の形態１による効果》
以上説明したように第１と第２の表示ユニット２Ａ、２Ｂによって構成された表示ユニット２と、３入力端子を有する第１と第２のセレクタ３Ａ、３Ｂによって構成された選択ユニット３と、３個のＳＲＡＭアレー４Ａ、４Ｂ、４Ｃの内蔵ＳＲＡＭ４とによって構成された図５に示す半導体集積回路１を使用することによって、マルチウィンドウ表示やアルファブレンドの表示動作を実現することが可能である。しかし、図５に示した半導体集積回路１によれば、内蔵ＳＲＡＭ４のメモリ使用量を節約することが可能となる。
【００８４】
例えば、第１の表示データ６Ａと第２の表示データ６Ｂの各表示サイズが４８０画素×２４０画素のＷＱＶＧＡのサイズで、１画素が１６ビット階調デジタルＲＧＢ表示の場合には、３個のＳＲＡＭアレー４Ａ、４Ｂ、４Ｃの各ＳＲＡＭアレーの記憶容量は２３０．４ＫＢ(キロバイト)のサイズとなり、３個のＳＲＡＭアレー４Ａ、４Ｂ、４Ｃの合計の記憶容量は６９１．２ＫＢとなる。
【００８５】
従って、１ＭＢの大容量の内蔵ＳＲＡＭ４を図５に示した半導体集積回路１に集積化した場合には、残りの記憶容量は３０８．８ＫＢ程度となり、中央処理ユニット(ＣＰＵ)のプログラム領域とワーク領域として使用するのに十分なものである。
【００８６】
［実施の形態２］
《より具体的な半導体集積回路の構成》
図９は、表示機能を搭載した本発明の実施の形態２によるより具体的な半導体集積回路１の構成を示す図である。
【００８７】
図９に示す本発明の実施の形態２による具体的な半導体集積回路１は、図５に示した本発明の実施の形態１による半導体集積回路１と同様に表示ユニット２と選択ユニット３と内蔵ＳＲＡＭ４を含むだけではなく、それ以外の機能ブロックを含んだものである。
【００８８】
すなわち、図９に示す本発明の実施の形態２による半導体集積回路１は、まず中央処理ユニット(ＣＰＵ)１０と浮動小数点演算ユニット(ＦＰＵ)１１とを含んでいる。中央処理ユニット１１と浮動小数点演算ユニット１１には、ＣＰＵバス(CPU bus)１２を介して、キャッシュコントローラ(Cache Cnt)１３、命令キャッシュメモリ(Int Cache)１４、オペランドキュッシュメモリ(Operand Cache)１５、高速ＳＲＡＭ(HS RAM)１６が接続されている。
【００８９】
キャッシュコントローラ１３、命令キャッシュメモリ１４、オペランドキュッシュメモリ１５には、内部ＣＰＵバス(Int CPU bus)１７Ａを介して周辺コントローラ(Peri Cnt)１９と内蔵ＳＲＡＭ４とが接続されている。
【００９０】
高速ＳＲＡＭ１６には、内部ＤＭＡバス(Int DMA bus)１７Ｂを介してダイレクト・メモリ・アクセス・コントローラ(DMA Cnt)１８と内蔵ＳＲＡＭ４とが接続されている。
【００９１】
また内部ＣＰＵバス１７Ａと内部ＤＭＡバス１７Ｂには、内蔵ＳＲＡＭ４内部の６個のＳＲＡＭアレー４Ａ〜４Ｆが接続されている。
【００９２】
ダイレクト・メモリ・アクセス・コントローラ１８と周辺コントローラ１９とには、周辺バス(Peri bus)２２を介して、汎用入出力ポート(General I/O port)２３、ＳＤタイプのフラッシュメモリカードが接続可能なＳＤホストインターフェース(SD host I/F)２４、ＮＡＮＤタイプのフラッシュメモリカードが接続可能なＮＡＮＤタイプフラッシュメモリコントローラ(NAND flash memory Cnt)２５、アナログ／デジタル変換器(ADC)２６、シリアル入出力ポート(Serial I/O port)２7、他の周辺ポート２８等が接続されている。例えば、他の周辺ポート２８からは、デジタル音声信号が生成可能であって、デジタル音声信号は外部のデジタル／アナログ変換器でアナログ音声信号に変換された後にオーディオ増幅器とスピーカーとに供給される。
【００９３】
更に図９では図示されていないが、周辺バス２２には、外部ＵＳＢ(Universal Serial Bus)デバイスが接続可能なＵＳＢポートと、外部の同期ＤＲＡＭ(ＳＤＲＡＭ)デバイスが接続可能なＳＤＲＡＭポート等が接続されている。
【００９４】
《表示機能》
図９に示す半導体集積回路１は、外部から画像データが供給可能な画像入力ポート(Video in port)２０を含んでいる。
【００９５】
画像入力ポート２０に外部から供給される画像データは、ビデオディスプレーコントローラＶＤＣ内部の画像入力ニユット(Video in)７を介して第１内部画像バス(IV1-bus)１７Ｃに供給される。第１内部画像バス１７Ｃには内蔵ＳＲＡＭ４内部の６個のＳＲＡＭアレー４Ａ〜４Ｆの６個の入力端子が接続されているので、第１内部画像バス１７Ｃの画像データは内蔵ＳＲＡＭ４の６個のＳＲＡＭアレー４Ａ〜４Ｆの任意のアレーに格納可能とされる。内蔵ＳＲＡＭ４の合計の記憶容量は１ＭＢ(正確には、１，０２４ＫＢ)に設定され、６個のＳＲＡＭアレー４Ａ〜４Ｆの各ＳＲＡＭアレーは適切な記憶容量サイズに設定される。
【００９６】
内蔵ＳＲＡＭ４内部の６個のＳＲＡＭアレー４Ａ〜４Ｆの６個の第１出力端子は、第２内部画像バス(IV2-bus)１７Ｄを介してビデオディスプレーコントローラＶＤＣの第１のダイレクト・メモリ・アクセス・コントローラ(DMA Cnt)９Ａに接続されている。内蔵ＳＲＡＭ４内部の６個のＳＲＡＭアレー４Ａ〜４Ｆの６個の第２出力端子は、第３内部画像バス(IV3-bus)１７Ｅを介してビデオディスプレーコントローラＶＤＣの第２のダイレクト・メモリ・アクセス・コントローラ(DMA Cnt)９Ｂに接続されている。内蔵ＳＲＡＭ４内部の６個のＳＲＡＭアレー４Ａ〜４Ｆの６個の第３出力端子は、第４内部画像バス(IV4-bus)１７Ｆを介してビデオディスプレーコントローラＶＤＣの第３のダイレクト・メモリ・アクセス・コントローラ(DMA Cnt)９Ｃに接続されている。
【００９７】
従って、内蔵ＳＲＡＭ４の６個のＳＲＡＭアレー４Ａ〜４Ｆの任意のアレーから生成される画像データは、第２内部画像バス１７Ｄと第３内部画像バス１７Ｅと第４内部画像バス１７Ｆとのいずれかの内部バスを介して、第１と第２と第３のダイレクト・メモリ・アクセス・コントローラ９Ａ、９Ｂ、９Ｃとのいずれかのコントローラの入力端子に供給可能とされる。第１と第２と第３のダイレクト・メモリ・アクセス・コントローラ９Ａ、９Ｂ、９Ｃの任意のコントローラの出力端子から画像データは、選択ユニット３内部で３入力端子のセレクタで構成された第１のセレクタ３Ａと第２のセレクタ３Ｂと第３のセレクタ３Ｃとのいずれかを介してラインバッファメモリ８の第１と第２と第３のラインバッファメモリ(Line Buff)８Ａ、８Ｂ、８Ｃとのいずれかのコントローラの入力端子に供給可能とされる。
【００９８】
ラインバッファメモリ８の第１と第２と第３のラインバッファメモリ８Ａ、８Ｂ、８Ｃの３個の出力端子は表示ユニット２の第１と第２と第３の表示ユニット２Ａ、２Ｂ、２Ｃの３個の入力端子に接続され、第１と第２と第３の表示ユニット２Ａ、２Ｂ、２Ｃの３個の出力端子は画像処理ユニット(Video Processing Unit)２１の３個の入力端子に接続される。更にビデオディスプレーコントローラＶＤＣの画像処理ユニット２１の出力端子は、半導体集積回路１の外部の液晶表示デバイスＬＣＤの画像入力端子に接続されている。
【００９９】
従って、図９に示す本発明の実施の形態２による具体的な半導体集積回路１に内蔵された内蔵ＳＲＡＭ４とビデオディスプレーコントローラＶＤＣとを使用することによって、内蔵ＳＲＡＭ４の６個のＳＲＡＭアレー４Ａ〜４Ｆの任意の３個のアレーから生成される３個の画像データは、第２内部画像バス１７Ｄと第３内部画像バス１７Ｅと第４内部画像バス１７Ｆを介して、第１と第２と第３のダイレクト・メモリ・アクセス・コントローラ９Ａ、９Ｂ、９Ｃの３個の入力端子に同時にまた並列に供給可能とされる。その結果、第１と第２と第３のダイレクト・メモリ・アクセス・コントローラ９Ａ、９Ｂ、９Ｃの３個の出力端子から生成される３個の画像データは、選択ユニット３の第１のセレクタ３Ａと第２のセレクタ３Ｂと第３のセレクタ３Ｃを介してラインバッファメモリ８の第１と第２と第３のラインバッファメモリ８Ａ、８Ｂ、８Ｃの３個の入力端子および表示ユニット２の第１と第２と第３の表示ユニット２Ａ、２Ｂ、２Ｃの３個の入力端子に同時にまた並列に供給可能とされる。
【０１００】
その結果、ビデオディスプレーコントローラＶＤＣの画像処理ユニット２１は、ラインバッファメモリ８の第１と第２と第３のラインバッファメモリ８Ａ、８Ｂ、８Ｃの３個の出力端子から生成される３枚のフレーム画像の画素をそれぞれ所定の透過率で１枚のフレーム画像に合成すると言うアルファブレンドの動作を実行することが可能となる。その際、ラインバッファメモリ８において、第１のラインバッファメモリ８Ａの出力端子から生成されるフレーム画像と第２のラインバッファメモリ８Ｂの出力端子から生成されるフレーム画像と第３のラインバッファメモリ８Ｃの出力端子から生成されるフレーム画像とは、例えばアルファブレンド合成フレーム画像の最下層と中間層と最上層にそれぞれ対応するものとなる。
【０１０１】
《アルファブレンド動作》
図１０は、図９に示す本発明の実施の形態２による具体的な半導体集積回路１に内蔵された内蔵ＳＲＡＭ４とビデオディスプレーコントローラＶＤＣとを使用することによって実現されるアルファブレンド動作を説明する図である。
【０１０２】
図１０に示したように、ラインバッファメモリ８では、第１のラインバッファメモリ８Ａの出力端子から生成されるフレーム画像によって合成前の最下層１００が生成されて、第２のラインバッファメモリ８Ｂの出力端子から生成されるフレーム画像によって合成前の中間層１０１が生成されて、第３のラインバッファメモリ８Ｃの出力端子から生成されるフレーム画像によって合成前の最上層１０２が生成される。その結果、ビデオディスプレーコントローラＶＤＣの画像処理ユニット２１は、最下層１００の画素と中間層１０１の画素と最上層１０２の画素をそれぞれ所定の透過率で合成すると言うアルファブレンドの動作１０３を実行する。アルファブレンドの動作１０３の実行によって、１枚のアルファブレンド合成フレーム画像１０４が生成される。
【０１０３】
《他の動作モード》
更に、半導体集積回路１の動作モードを他の動作モードに変更することによって、マルチウィンドウ表示やピクチャーインピクチャー表示を実現することも可能である。この際に、ラインバッファメモリ８の第１と第２と第３のラインバッファメモリ８Ａ、８Ｂ、８Ｃの３個の出力端子から同時にまた並列に生成される３個の画像データは、マルチウィンドウ表示画面やピクチャーインピクチャー表示画面等の３個の相違する表示領域の描画処理に利用されるものである。
【０１０４】
《実施の形態２による効果》
以上説明したように第１と第２と第３の表示ユニット２Ａ、２Ｂ、２Ｃによって構成された表示ユニット２と３入力端子を有する第１と第２と第３のセレクタ３Ａ、３Ｂ、３Ｃによって構成された選択ユニット３と６個のＳＲＡＭアレー４Ａ〜４Ｆによって構成された内蔵ＳＲＡＭ４とを使用することによって、マルチウィンドウ表示やアルファブレンドの表示動作の実現が可能であり、更に内蔵ＳＲＡＭ４のメモリ使用量を節約することが可能となる。
【０１０５】
例えば、図１０において、最下層１００の画像フレームと中間層１０１の画像フレームと最上層１０２の画像フレームの各表示サイズが４８０画素×２４０画素のＷＱＶＧＡのサイズで、１画素が１６ビット階調デジタルＲＧＢ表示の場合には、内蔵ＳＲＡＭ４の使用記憶容量は６９１．２ＫＢとなる。
【０１０６】
従って、１ＭＢの大容量の内蔵ＳＲＡＭ４を図９に示した半導体集積回路１に集積化した場合には、残りの記憶容量は３０８．８ＫＢ程度となり、中央処理ユニット(ＣＰＵ)１０の動作プログラムを格納するためのプログラム領域やワーク領域として使用するのに十分なものである。更に図１０に示したようなアルファブレンドの表示動作を実現する際に、外部ＳＤＲＡＭ等のような外部メモリデバイスを使用する必要がないので、高速と低消費電力の表示動作とすることが可能となる。
【０１０７】
以上説明した図９に示す本発明の実施の形態２による具体的な半導体集積回路１に内蔵された豊富な画像処理機能と高性能の中央処理ユニット１１と浮動小数点演算ユニット１１と大容量の内蔵ＳＲＡＭ４を利用することで、車載用デジタル・オーディオ機器、自動車のダッシュボード、車載機器向けのグラフィックス用途、車体の側面と背面のカメラ画像を表示する車載情報機器等に半導体集積回路１を応用した際に高性能画像処理機能を実現することが可能となる。
【０１０８】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０９】
例えば、半導体集積回路１へのＤＲＡＭロジック混載半導体製造プロセスの適用によって、半導体集積回路１に内蔵される大容量の内蔵ＳＲＡＭ４は半導体チップ占有面積が小さな大容量の内蔵ＤＲＡＭに置換されることが可能となる。
【０１１０】
更に図９の本発明の実施の形態２による半導体集積回路１でラインバッファメモリ８の３個のラインバッファメモリ８Ａ、８Ｂ、８Ｃの３個の出力端子から並列に生成される３個の画像データは、パーソナルコンピュータやワークステーション等に複数台のディスプレーデバイスを接続して表示するマルチディスプレー動作に利用することも可能である。
【０１１１】
更に図９の本発明の実施の形態２による半導体集積回路１では、例えば周辺バス２２にフラッシュメモリやリードオンリーメモリ(ＲＯＭ)等の不揮発性メモリを接続して、この不揮発性メモリに中央処理ユニット１１の動作プログラムを格納することが可能である。更に、この不揮発性メモリには、ビデオディスプレーコントローラＶＤＣの表示ユニット２の第１と第２と第３の表示ユニット２Ａ、２Ｂ、２Ｃの３個の出力端子から生成される３個の画像データの一部分の画素データを格納することも可能である。
【０１１２】
［他の実施の形態］
更に図１１、図１２、図１３、図１４に示すように、３個の内蔵ＳＲＡＭアレー４Ａ、４Ｂ、４Ｃの２個の内蔵ＳＲＡＭアレー４Ａ、４Ｃを表示用バッファとして使用して、残り１個の内蔵ＳＲＡＭ４Ｂアレーをデータ作成のための描画用バッファとして使用することも可能である。このデータ作成用バッファ４Ｂでの描画処理によって画像データを取り込んだ後、２個の表示用バッファ４Ａ、４Ｃの選択されたいずれか一方にそのデータをコピーすることでダブルバッファリングを実行することも可能である。
【０１１３】
図１１は、表示機能を搭載した本発明の他の実施の形態による半導体集積回路１の構成を示す図であり、表示用バッファの第１のＳＲＡＭアレー４Ａに格納された第１画像データ５Ａが第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示され、表示用バッファの第３のＳＲＡＭアレー４Ｃに格納された第２画像データ５Ｂが第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示される様子も示している。
【０１１４】
また図１１に示した第１画像データ５Ａと第２画像データ５Ｂの表示処理の間に、描画用バッファの第２のＳＲＡＭアレー４Ｂに第３画像データ５Ｃが描画される処理が実行されるものである。
【０１１５】
図１２は、図１１に示した第３画像データ５Ｃの描画処理によって描画用バッファの第２のＳＲＡＭアレー４Ｂに描画され格納された第３画像データ５Ｃが表示用バッファ４Ａにコピーされ、表示用バッファの第１のＳＲＡＭアレー４Ａに格納された第３画像データ５Ｃのコピー画像データが第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示され、表示用バッファの第３のＳＲＡＭアレー４Ｃに格納された第２画像データ５Ｂが第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示される様子を示す図である。
【０１１６】
図１３は、図１２に示した第２画像データ５Ｂと第３画像データ５Ｃの表示処理の間に、描画用バッファの第２のＳＲＡＭアレー４Ｂに第４画像データ５Ｄが描画される様子を示す図である。
【０１１７】
図１４は、図１３に示した第４画像データ５Ｄの描画処理によって描画用バッファの第２のＳＲＡＭアレー４Ｂに描画され格納された第４画像データ５Ｄが表示用バッファ４Ｃにコピーされ、表示用バッファの第３のＳＲＡＭアレー４Ｃに格納された第４画像データ５Ｄのコピー画像データが第２の表示ユニット２Ｂによって第２の表示データ６Ｂとして表示され、表示用バッファの第１のＳＲＡＭアレー４Ａに格納された第３画像データ５Ｃが第１の表示ユニット２Ａによって第１の表示データ６Ａとして表示される様子を示す図である。
【０１１８】
また、図１４に示した第３画像データ５Ｃと第４画像データ５Ｄの表示処理の間に、描画用バッファの第２のＳＲＡＭアレー４Ｂに他の画像データ５Ｄが描画されることも可能である。
【符号の説明】
【０１１９】
１…半導体集積回路
２、２Ａ〜２Ｃ…表示ユニット
３…選択ユニット
３Ａ〜３Ｃ…セレクタ
４…内蔵ＳＲＡＭ
４Ａ〜４Ｆ…ＳＲＡＭアレー
５Ａ〜５Ｄ…画像データ
６Ａ〜６Ｄ…表示データ
７…画像入力ニユット(Video in)
８、８Ａ〜８Ｃ…ラインバッファメモリ(Line Buff)
９Ａ〜９Ｃ…ダイレクト・メモリ・アクセス・コントローラ(DMA Cnt)
１０…中央処理ユニット(ＣＰＵ)
１１…浮動小数点演算ユニット(ＦＰＵ)
１２…ＣＰＵバス(CPU bus)
１３…キャッシュコントローラ(Cache Cnt)
１４…命令キャッシュメモリ(Int Cache)
１５…オペランドキュッシュメモリ(Operand Cache)
１６…高速ＳＲＡＭ(HS RAM)
１７Ａ…内部ＣＰＵバス(Int CPU bus)
１７Ｂ…内部ＤＭＡバス(Int DMA bus)
１７Ｃ…第１内部画像バス(IV1-bus)
１７Ｄ…第２内部画像バス(IV2-bus)
１７Ｅ…第３内部画像バス(IV3-bus)
１７Ｆ…第４内部画像バス(IV4-bus)
１８…ダイレクト・メモリ・アクセス・コントローラ(DMA Cnt)
１９…周辺コントローラ(Peri Cnt)
２０…画像入力ポート(Video in port)
２１…画像処理ユニット(Video Processing Unit)
２２…周辺バス(Peri bus)
２３…汎用入出力ポート(General I/O port)
２４…ＳＤホストインターフェース(SD host I/F)
２５…ＮＡＮＤタイプフラッシュメモリコントローラ(NAND flash memory Cnt)
２６…アナログ／デジタル変換器(ADC)
２7…シリアル入出力ポート(Serial I/O port)
２８…他の周辺ポート
ＬＣＤ…外部の液晶表示デバイス
【図１】
2012058514.tif 000003
【図２】
2012058514.tif 000004
【図３】
2012058514.tif 000005
【図４】
2012058514.tif 000006
【図５】
2012058514.tif 000007
【図６】
2012058514.tif 000008
【図７】
2012058514.tif 000009
【図８】
2012058514.tif 000010
【図９】
2012058514.tif 000011
【図１０】
2012058514.tif 000012
【図１１】
2012058514.tif 000013
【図１２】
2012058514.tif 000014
【図１３】
2012058514.tif 000015
【図１４】
2012058514.tif 000016