(57)【要約】【課題】オン抵抗の低減を図ることができる電界効果トランジスタ（ＦＥＴ）を提供する。【解決手段】ＦＥＴ１０１は、化合物半導体基板１と、化合物半導体基板１上に形成され、当該基板側から見て、ｎ型キャリアが蓄積するチャネル層５、ショットキー層８、及びキャップ層９を順次含む半導体積層構造１０と、ゲート電極２０、ソース電極２１、及びドレイン電極２２とを備えている。キャップ層９は、ショットキー層８側から見て、自然超格子構造を有するアンドープの又はｎ型キャリアが添加された第１のＩｎＧａＰ層９Ａと、自然超格子構造を有しないｎ型キャリアが添加された第２のＩｎＧａＰ層９Ｂとを順次含んでいる。【選択図】図１
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【特許請求の範囲】
【請求項１】
化合物半導体基板と、
前記化合物半導体基板上に形成され、当該基板側から見て、ｎ型キャリアが蓄積するチャネル層、ショットキー層、及びキャップ層を順次含む半導体積層構造と、
ゲート電極、ソース電極、及びドレイン電極とを備えた電界効果トランジスタであって、
前記キャップ層は、前記ショットキー層側から見て、自然超格子構造を有するアンドープの又はｎ型キャリアが添加された第１のＩｎＧａＰ層と、自然超格子構造を有しないｎ型キャリアが添加された第２のＩｎＧａＰ層とを順次含む電界効果トランジスタ。
【請求項２】
前記第１のＩｎＧａＰ層及び前記第２のＩｎＧａＰ層の組成が下記式で表わされる請求項１に記載の電界効果トランジスタ。
ＩｎｘＧａ１−ｘＰ（０．４≦ｘ≦０．６）
【請求項３】
前記ショットキー層の組成が下記式で表わされる請求項１又は２に記載の電界効果トランジスタ。
ＡｌｙＧａ１−ｙＡｓ（０≦ｙ≦０．５）
【請求項４】
前記チャネル層がアンドープＩｎＧａＡｓ層である請求項１〜３のいずれかに記載の電界効果トランジスタ。
【請求項５】
前記半導体積層構造には、前記キャップ層が部分的に除去され底面に前記ショットキー層が露出したリセス部が形成されており、
前記半導体積層構造の前記リセス部内に前記ゲート電極が形成され、
前記半導体積層構造の前記リセス部の形成されていない領域に前記ソース電極及びドレイン電極が形成された請求項１〜４のいずれかに記載の電界効果トランジスタ。
【請求項６】
前記化合物半導体基板がＧａＡｓ基板である請求項１〜５のいずれかに記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに関するものである。
【背景技術】
【０００２】
携帯端末向けのスイッチＩＣ（ＳＷＩＣ）等に使用される電界効果型トランジスタ(ＦＥＴ、Field Effect Transistor)は、低歪・低損失・高アイソレーション特性を有することが重要である。特にＧａＡｓ ＦＥＴは、半絶縁性基板を使用することで寄生容量を少なくでき、低歪・低損失ＳＷＩＣデバイスとして有望である。今後、更なる低歪化・低損失化に向けＧａＡｓ ＦＥＴのオン抵抗の低減が求められている。
【０００３】
特許文献１には、オン抵抗の低減を図ったＧａＡｓ ＦＥＴが記載されている。図７に、その素子断面図を示す。
【０００４】
図７に示すＦＥＴ２００Ａは、ＧａＡｓ基板２０１上に複数の半導体層が積層されたエピタキシャルウェハの上層部にリセス部２０９が形成され、そのリセス部２０９内にゲート電極２１０が形成され、エピタキシャルウェハのリセス部２０９が形成されていない領域にソース電極２１１とドレイン電極２１２とが形成されたものである。
【０００５】
エピタキシャルウェハの構造は、基板側から以下の通りである。
ＧａＡｓ基板２０１、
膜厚５００ｎｍ程度のＧａＡｓバッファ層２０２、
キャリア密度がおよそ１．０×１０１７ｃｍ−３のｎ型ＩｎＧａＡｓチャネル層２０３、
膜厚３ｎｍ程度のＡｌＧａＡｓスペーサ層２０４、
膜厚１２ｎｍ程度でキャリア密度５．０×１０１７ｃｍ−３〜３．０×１０１８ｃｍ−３のｎ型ＡｌｘＧａ１−ｘＡｓ（０．１５≦ｘ≦０．３０）電子供給層２０５、
膜厚１〜１０ｎｍ程度でキャリア密度が７．０×１０１７ｃｍ−３以下のｎ型アンドープＧａＡｓ半導体層２０６、
膜厚１０ｎｍ以下のＩｎｘＧａ１−ｘＰ（０．４≦ｘ≦０．６）エッチング停止層２０７、
膜厚１００ｎｍ程度でキャリア密度１．０×１０１８ｃｍ−３〜５．０×１０１８ｃｍ−３のｎ型ＧａＡｓオーミックコンタクト層２０８。
【０００６】
リセス部２０９は、ＧａＡｓオーミックコンタクト層２０８及びエッチング停止層２０７を選択エッチングして形成されたものである。ゲート電極２１０がリセス部２０９の底面に露出したＧａＡｓ半導体層２０６上にショットキー接続されている。
【０００７】
特許文献１には、他にも図８に示すようなＧａＡｓ半導体層２０６のないＦＥＴ２００Ｂも提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開2007-157918号公報
【特許文献２】特開2000-306924号公報
【特許文献３】特開2007-042853号公報
【特許文献４】特開平09-082644号公報
【非特許文献】
【０００９】
【非特許文献１】Takeshi Tanaka, Kazuto Takano, Tadayoshi Tsuchiya, Harunori Sakaguchi, J. Crystal Growth 221 (2000) 515-519.
【非特許文献２】Akiko Gomyo, Hitoshi Hotta, Isao Hino, Seiji Kawata, Kenichi Kobayashi and Tohru Suzuki, Jpn. J. Appl. Phys 28 (1989) 1330-1333.
【非特許文献３】Sang-Moon Lee, Tae-Yeon Seong, R-T Lee, G.B.Stringfellow, Appl. Surf. Sci 158 (2000) 223-228.
【非特許文献４】Sverre Froyen, Alex Zunger, and A.Mascarenhas, Appl .Phys. Lett. 68 (1996) 2852-2854.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＦＥＴのオン抵抗は、オーミック電極とキャップ層との接触抵抗、キャップ層からチャネル層までのアクセス抵抗、及びチャネル層のシート抵抗からなる。特に異なる組成の複数の半導体層を積層したＦＥＴでは、半導体層界面におけるポテンシャルバリアが抵抗悪化の原因となる。
図７に示したＦＥＴでは、ＧａＡｓオーミックコンタクト層２０８／ＩｎＧａＰエッチング停止層２０７のヘテロ接合界面、あるいはｎ型アンドープＧａＡｓ半導体層２０６／ＡｌＧａＡｓ電子供給層２０５のヘテロ接合界面でポテンシャルバリアが形成されるため、オーミック電極からＩｎＧａＡｓチャネル層までの接触抵抗の悪化を招いてしまう。図９に、図７に示したＦＥＴのオーミック電極直下のポテンシャルバンド（伝導帯）を模式的に示す。
【課題を解決するための手段】
【００１１】
本発明の電界効果トランジスタ（ＦＥＴ）は、
化合物半導体基板と、
前記化合物半導体基板上に形成され、当該基板側から見て、ｎ型キャリアが蓄積するチャネル層、ショットキー層、及びキャップ層を順次含む半導体積層構造と、
ゲート電極、ソース電極、及びドレイン電極とを備えた電界効果トランジスタであって、
前記キャップ層は、前記ショットキー層側から見て、自然超格子構造を有するアンドープの又はｎ型キャリアが添加された第１のＩｎＧａＰ層と、自然超格子構造を有しないｎ型キャリアが添加された第２のＩｎＧａＰ層とを順次含むものである。
【００１２】
本発明のＦＥＴでは、キャリア濃度を高くできるＩｎＧａＰ層を用いてキャップ層が構成されているので、オーミック電極との接触抵抗を低減できる。
本発明のＦＥＴではさらに、キャップ層をなすＩｎＧａＰ層として、自然超格子構造を有するアンドープの又はｎ型キャリアが添加された第１のＩｎＧａＰ層と、自然超格子構造を有しないｎ型キャリアが添加された第２のＩｎＧａＰ層とを用いているので、キャップ層／ショットキー層のヘテロ接合界面におけるポテンシャルバリアを低減でき、これらの接触抵抗を下げることができる。
以上の効果により、本発明によればオン抵抗の低減を図ることができる。
【発明の効果】
【００１３】
本発明によれば、オン抵抗の低減を図ることができる電界効果トランジスタ（ＦＥＴ）を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る第１実施形態のＦＥＴの概略断面図である。
【図２】図１のＦＥＴにおけるキャップ層からチャネル層までのポテンシャルバンド図である。
【図３】本発明に係る第２実施形態のＦＥＴの概略断面図である。
【図４】図３のＦＥＴにおけるキャップ層からチャネル層までのポテンシャルバンド図である。
【図５】本発明に係る第３実施形態のＦＥＴの概略断面図である。
【図６】図５のＦＥＴにおけるキャップ層からチャネル層までのポテンシャルバンド図である。
【図７】従来のＦＥＴの概略断面図である。
【図８】従来のその他のＦＥＴの断面図である。
【図９】図７のＦＥＴにおけるオーミックコンタクト層からチャネル層までのポテンシャルバンド図である。
【発明を実施するための形態】
【００１５】
「第１実施形態」
図面を参照して、本発明に係る第１実施形態の電界効果トランジスタ（ＦＥＴ）の構成について説明する。図１は本実施形態のＦＥＴの概略断面図である。図面上は視認しやすくするため、各層の縮尺等は適宜、実際のものとは異ならせてある。ハッチングも適宜省略してある。
【００１６】
図１に示すＦＥＴ１０１は、ＧａＡｓ基板１上に半導体積層構造１０を有するエピタキシャルウェハの上層部にリセス部１１が形成され、そのリセス部１１内にゲート電極２０が形成され、エピタキシャルウェハのリセス部１１が形成されていない領域にソース電極２１とドレイン電極２２とが形成されたものである。
【００１７】
エピタキシャルウェハの構造は、基板側から以下の通りである。
半絶縁性ＧａＡｓ基板１、
膜厚８００ｎｍのバッファ層２、
Ｓｉ不純物が２．３×１０１８ｃｍ−３添加された膜厚５ｎｍのＳｉドープｎ−ＡｌＧａＡｓ電子供給層３、
膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層４、
膜厚１５ｎｍのアンドープＩｎＧａＡｓチャネル層５、
膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層６、
Ｓｉ不純物が２．３×１０１８ｃｍ−３添加された膜厚１３ｎｍのＳｉドープｎ−ＡｌＧａＡｓ電子供給層７、
膜厚２９ｎｍのアンドープＡｌＧａＡｓショットキー層８、
キャップ層９[膜厚１０ｎｍで自然超格子構造を有するアンドープのＩｎＧａＰ層(アンドープorder-ＩｎＧａＰ層）９Ａ、
Ｓｉ不純物が１．０×１０１９ｃｍ−３添加された膜厚１００ｎｍの自然超格子構造を有しないｎ−ＩｎＧａＰ層（Ｓｉドープｎ−disorder-ＩｎＧａＰ層）９Ｂ]。
ソース電極２１及びドレイン電極２２はＡｕＧｅ−Ｎｉ−Ａｕ合金層である。
【００１８】
本実施形態において、チャネル層５自体はアンドープであるが、ｎ型キャリアが蓄積する。チャネル層５は、Ｓｉ不純物が添加されたものでも構わない。
【００１９】
本実施形態では、キャップ層９として、自然超格子構造を有するアンドープorder-ＩｎＧａＰ層（第１のＩｎＧａＰ層）９Ａと自然超格子構造を有しないｎ−disorder-ＩｎＧａＰ層（第２のＩｎＧａＰ層）９Ｂとの積層ＩｎＧａＰ層が用いられている。アンドープorder-ＩｎＧａＰ層９Ａは電子補償層としても機能し、またリセス部１１を形成する際のエッチング停止層としても機能する。
リセス部１１は、上記キャップ層９（アンドープorder-ＩｎＧａＰ層９Ａ及びｎ−disorder-ＩｎＧａＰ層９Ｂ）を選択エッチングして形成されたものである。
ゲート電極２０はリセス部１１の底面に露出したショットキー層８上に形成されている。
【００２０】
ＧａＡｓ層の限界ドープ量は約４．０×１０１８ｃｍ−３であるのに対し、ＩｎＧａＰ層の限界ドープ量は約１．０×１０１９ｃｍ−３である。そのため、キャップ層９としてＩｎＧａＰ層を用いることで、ＧａＡｓキャップ層よりもｎ型不純物濃度を高くでき、オーミック電極２１、２２／キャップ層９のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗を低減できる。
キャップ層９／ショットキー層８のΔＥｃはＧａＡｓ／ＡｌＧａＡｓに比べて、ＩｎＧａＰ／ＡｌＧａＡｓの方が小さく、キャップ層９／ショットキー層８のポテンシャルバリアも小さくできる（非特許文献４を参照）。
【００２１】
さらに、本実施形態では、ＩｎＧａＰキャップ層９を、自然超格子構造を有するアンドープorder-ＩｎＧａＰ層９Ａと自然超格子構造を有しないｎ−disorder-ＩｎＧａＰ層９Ｂとの積層構造としている。
order-ＩｎＧａＰ層は、非特許文献１に示されているように自然超格子を形成し、強い自己分極を起こすため界面電荷を発生させる。
本実施形態では、アンドープorder-ＩｎＧａＰ層９Ａの界面電荷によってキャップ層９／ショットキー層８のヘテロ接合界面におけるポテンシャルバリアを低減でき、これらの接触抵抗を低減できる。
【００２２】
アンドープorder-ＩｎＧａＰ層９Ａだけでは、オーミック電極２１、２２との接合面で界面電荷が発生するため、オーミック電極２１、２２との接触抵抗が高くなる。また、アンドープorder-ＩｎＧａＰ層９ＡだけではＡｌＧａＡｓショットキー層８との界面におけるポテンシャルバリアが高くなってしまう。
そこで、本実施形態では、disorder-ＩｎＧａＰ層９Ｂ／order-ＩｎＧａＰ層９Ａの積層構造として、オーミック電極２１、２２との接触抵抗を下げている。
また、disorder-ＩｎＧａＰ層９Ｂ／order-ＩｎＧａＰ層９Ａの積層構造として、ポテンシャルバンドを押し上げ、これにより、order-ＩｎＧａＰ層９Ａ／ＡｌＧａＡｓショットキー層８構造に比べポテンシャルバンドを低くしている。
なお、各半導体を電子親和力で並べると、ＡｌＧａＡｓ＜disorder-ＩｎＧａＰ＜order-ＩｎＧａＰである。
【００２３】
図２に本実施形態のオーミック電極直下のポテンシャルバンド（伝導帯）を模式的に示す。
【００２４】
アンドープorder-ＩｎＧａＰキャップ層９Ａの膜厚は特に制限されず、５ｎｍよりも厚いことが望ましい。order-ＩｎＧａＰキャップ層９Ａの界面電荷によってＡｌＧａＡｓ層８のポテンシャルバンドを押し下げているため、order-ＩｎＧａＰ層９Ａの膜厚が過小では、この効果が不充分となって、ＩｎＧａＰ／ＡｌＧａＡｓ界面のキャリア密度が少なくなってしまい、オン抵抗の低減効果が充分に得られなくなる恐れがある。
【００２５】
非特許文献２、３に示されているようにorder-ＩｎＧａＰ層の界面電荷は、不純物濃度が高くなるにつれて減少する傾向がある。そのため、本実施形態では、order-ＩｎＧａＰキャップ層９Ａをアンドープとして、界面電荷の量を高くしている。
【００２６】
Ｓｉドープdisorder-ＩｎＧａＰキャップ層９Ｂの膜厚は特に制限されず、４０ｎｍよりも厚いことが好ましい。当該膜厚が過小では、ＡｕＧｅ−Ｎｉ−Ａｕ合金層からなるソース電極２１及びドレイン電極２２の成分が高温処理によりキャップ層９Ｂを突き抜けてそれより下層に及んで、オン抵抗を高くする恐れがある。
【００２７】
ＩｎＧａＰ層９Ａ、９ＢのＩｎ量は特に制限されず、ＧａＡｓ基板との格子整合を考慮して、一般式ＩｎｘＧａ１−ｘＰで表わした時０．４≦ｘ≦０．６であることが望ましい。
【００２８】
「背景技術」の項で挙げた特許文献２には、選択エッチングによるゲ−トリセス深さの均一性を確保しつつゲ−トリセス深さの調節を行うことが可能な２段リセス構造のＦＥＴが開示されている。
特許文献２では、当該文献の図１（ａ）〜（ｄ）に示されるように、下記プロセスでＦＥＴが製造されている。
すなわち、ＧａＡｓ基板（１１）上にバッファ層（１２）及びチャネル層（１３）を順次積層し、ゲ−トリセス層として超格子構造のＡｌＡｓ層（１４ａ）／ＧａＡｓ層（１４ｂ）を所望の周期分積層し、ｎ＋−ＧａＡｓ層（１５）を成長させる。
ｎ＋−ＧａＡｓ層（１５）及びゲ−トリセス層の最上層のＡｌＡｓ層（１４ａ）を選択エッチングして初段リセス（１６）を形成し、ＳｉＯ２ 膜（１７）上に所望の開口幅でゲ−トパタ−ンを形成した後、ゲ−トリセス層のＧａＡｓ層（１４ｂ）を除去する。この選択エッチング工程を所望のリセス深さまで繰返し、ゲ−トリセス（１８）の形成後、ゲ−ト電極（１９）及びオ−ミック電極（２０）を形成する。
特許文献２の図２には、ゲ−トリセス層として超格子構造のＩｎＧａＰ層（２４ａ）／ＧａＡｓ層（２４ｂ）の積層構造が用いられている。
【００２９】
特許文献２は、キャップ層として、自然超格子構造を有するアンドープの又はｎ型キャリアが添加された第１のＩｎＧａＰ層と、自然超格子構造を有しないｎ型キャリアが添加された第２のＩｎＧａＰ層とを備えたものではない。
特許文献２では、ＡｌＡｓ／ＧａＡｓの超格子構造が形成されているため、著しくアクセス抵抗が悪化する恐れがある。
【００３０】
特許文献３、４には、キャップ層としてＩｎＧａＰ層を用いたＧａＡｓ  ＦＥＴが記載されているが（特許文献３の図２の符号１１、特許文献４の図６の符号３５）、超格子構造のＩｎＧａＰ層については記載がない。
【００３１】
以上説明したように、本実施形態によれば、オーミック電極２１、２２とキャップ層９のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗を低減でき、キャップ層９とショットキー層８のヘテロ接合界面におけるポテンシャルバリアを低減でき、これらの接触抵抗を下げることができるので、これらの効果が相俟って、オン抵抗の低減を図ることができる。
各半導体層の組成／膜厚／キャリア濃度、及び半導体層の積層数等については、上記に限らず、本発明の趣旨を逸脱しない範囲内において、適宜変更できる。
【００３２】
「第２実施形態」
図面を参照して、本発明に係る第２実施形態のＦＥＴの構成について説明する。図３は本実施形態のＦＥＴの概略断面図である。第１実施形態と同じ構成要素については同じ参照符号を付して、説明は省略する。
【００３３】
図３に示すＦＥＴ１０２は、第１実施形態と同様、ＧａＡｓ基板１上に複数の半導体層が順次積層されたエピタキシャルウェハの上層部にリセス部１１が形成され、そのリセス部１１内にゲート電極２０が形成され、エピタキシャルウェハのリセス部１１が形成されていない領域にソース電極２１とドレイン電極２２とが形成されたものである。
ＦＥＴ１０２では、第１実施形態のアンドープorder-ＩｎＧａＰ層９Ａの代わりに、ｎ−order-ＩｎＧａＰ層１９Ａが用いられており、その他の構成は第１実施形態と同様である。
【００３４】
エピタキシャルウェハの構造は、基板側から以下の通りである。
半絶縁性ＧａＡｓ基板１、
膜厚８００ｎｍのバッファ層２、
Ｓｉ不純物が２．３×１０１８ｃｍ−３添加された膜厚５ｎｍのＳｉドープｎ−ＡｌＧａＡｓ電子供給層３、
膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層４、
膜厚１５ｎｍのアンドープＩｎＧａＡｓチャネル層５、
膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層６、
Ｓｉ不純物が２．３×１０１８ｃｍ−３添加された膜厚１３ｎｍのＳｉドープｎ−ＡｌＧａＡｓ電子供給層７、
膜厚２９ｎｍのアンドープＡｌＧａＡｓショットキー層８、
キャップ層１９[膜厚１０ｎｍの自然超格子構造を有するＳｉドープＩｎＧａＰ層（Ｓｉドープｎ−order-ＩｎＧａＰ層）１９Ａ、
Ｓｉ不純物が１．０×１０１９ｃｍ−３添加された膜厚１００ｎｍの自然超格子構造を有しないＩｎＧａＰ層（Ｓｉドープｎ−disorder-ＩｎＧａＰ層）１９Ｂ]。
【００３５】
本実施形態では、キャップ層１９として、自然超格子構造を有するｎ−order-ＩｎＧａＰ層（第１のＩｎＧａＰ層）１９Ａと自然超格子構造を有しないｎ−disorder-ＩｎＧａＰ層（第２のＩｎＧａＰ層）１９Ｂとの積層ＩｎＧａＰ層が用いられている。ｎ−order-ＩｎＧａＰ層１９Ａは電子補償層及びリセス部１１を形成する際のエッチング停止層としても機能する。
リセス部１１は、キャップ層１９（ｎ−order-ＩｎＧａＰ層１９Ａ及びｎ−disorder-ＩｎＧａＰ層１９Ｂ）を選択エッチングして形成されたものである。
ゲート電極２０はリセス部１１の底面に露出したショットキー層８上に形成されている。
【００３６】
本実施形態においても、キャップ層１９としてＩｎＧａＰ層を用いているので、ＧａＡｓキャップ層よりもｎ型不純物濃度を高くでき、オーミック電極２１、２２／キャップ層１９のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗の低減が可能となる。キャップ層１９／ショットキー層８のΔＥｃはＧａＡｓ／ＡｌＧａＡｓに比べ、ＩｎＧａＰ／ＡｌＧａＡｓの方が小さく、キャップ層１９／ショットキー層８のヘテロ接合界面におけるポテンシャルバリアも小さくできる。
【００３７】
本実施形態では、ＩｎＧａＰキャップ層１９を、自然超格子構造を有するｎ−order-ＩｎＧａＰ層１９Ａと自然超格子構造を有しないｎ−disorder-ＩｎＧａＰ層１９Ｂとの積層構造としている。
第１実施形態では、アンドープorder-ＩｎＧａＰキャップ層９Ａの界面電荷を積極的に利用することによってorder-ＩｎＧａＰキャップ層９Ａ／アンドープＡｌＧａＡｓ８のヘテロ接合界面におけるポテンシャルバリアの低減を実現した。
本実施形態では、アンドープorder-ＩｎＧａＰキャップ層９Ａの代わりに、Ｓｉドープｎ−order-ＩｎＧａＰキャップ層１９Ａを用いており、ｎ−order-ＩｎＧａＰキャップ層１９Ａの界面電荷とＳｉドープによる蓄積電荷の両方でアンドープＡｌＧａＡｓ層８とのヘテロ接合界面におけるポテンシャルバリアを低減できる。
Ｓｉドープによってorder-ＩｎＧａＰキャップ層１９Ａの界面電荷は減少するが、Ｓｉドープによる蓄積電荷の効果が得られるので、order-ＩｎＧａＰキャップ層１９Ａの膜厚、Ｓｉ不純物濃度、及び界面電荷の大きさを好適化することで、order-ＩｎＧａＰキャップ層１９ＡにＳｉ不純物がドープされた構造でもオン抵抗低減効果が得られる。
図４に本実施形態のオーミック電極直下のポテンシャルバンド（伝導帯）を模式的に示す。
【００３８】
ｎ−order-ＩｎＧａＰキャップ層１９Ａの不純物濃度は特に制限されない。非特許文献２、３に示されているようにorder-ＩｎＧａＰ層の界面電荷は、不純物濃度が高くなるにつれて減少するため、ｎ−order-ＩｎＧａＰキャップ層１９Ａの界面電荷とＳｉドープによる蓄積電荷の両方の効果を得るには、５．０×１０１８ｃｍ−３よりも低いことが望ましい。
【００３９】
以上説明したように、本実施形態によっても、オーミック電極２１、２２とキャップ層１９のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗を低減でき、キャップ層１９とショットキー層８のヘテロ接合界面におけるポテンシャルバリアを低減でき、これらの接触抵抗を下げることができるので、これらの効果が相俟って、オン抵抗の低減を図ることができる。
各半導体層の組成／膜厚／キャリア濃度、及び半導体層の積層数等については、上記に限らず、本発明の趣旨を逸脱しない範囲内において、適宜変更できる。
【００４０】
「第３実施形態」
図面を参照して、本発明に係る第３実施形態のＦＥＴの構成について説明する。図５は本実施形態のＦＥＴの概略断面図である。第１実施形態と同じ構成要素については同じ参照符号を付して、説明は省略する。
【００４１】
図５に示すＦＥＴ１０３は、第１実施形態と同様、ＧａＡｓ基板１上に複数の半導体層が順次積層されたエピタキシャルウェハの上層部にリセス部１１が形成され、そのリセス部１１内にゲート電極２０が形成され、エピタキシャルウェハのリセス部１１が形成されていない領域にソース電極２１とドレイン電極２２とが形成されたものである。
ＦＥＴ１０３では、第１実施形態のアンドープorder-ＩｎＧａＰ層９Ａの代わりに、Ｓｉドープorder-ＩｎＧａＰ層２９Ａが用いられており、その他の構成は第１実施形態と同様である。
【００４２】
エピタキシャルウェハの構造は、基板側から以下の通りである。
半絶縁性ＧａＡｓ基板１、
膜厚８００ｎｍのバッファ層２、
Ｓｉ不純物が２．３×１０１８ｃｍ−３添加された膜厚５ｎｍのＳｉドープｎ−ＡｌＧａＡｓ電子供給層３、
膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層４、
膜厚１５ｎｍのアンドープＩｎＧａＡｓチャネル層５、
膜厚２ｎｍのアンドープＡｌＧａＡｓスペーサ層６、
Ｓｉ不純物が２．３×１０１８ｃｍ−３添加された膜厚１３ｎｍのＳｉドープｎ−ＡｌＧａＡｓ電子供給層７、
膜厚２９ｎｍのアンドープＡｌＧａＡｓショットキー層８、
キャップ層２９[膜厚１０ｎｍの、自然超格子構造を有し、基板側から厚み方向に段階的又は連続的にＳｉドープ量を多くしたＳｉドープＩｎＧａＰ層（Ｓｉドープｎ−order-ＩｎＧａＰ層）２９Ａ、
Ｓｉ不純物が１．０×１０１９ｃｍ−３添加された膜厚１００ｎｍの自然超格子構造を有しないｎ−ＩｎＧａＰ層(Ｓｉドープｎ−disorder-ＩｎＧａＰ層)２９Ｂ]。
【００４３】
本実施形態では、キャップ層として、自然超格子構造を有するｎ−order-ＩｎＧａＰ層（第１のＩｎＧａＰ層）２９Ａと自然超格子構造を有しないｎ−disorder-ＩｎＧａＰ層（第２のＩｎＧａＰ層）２９Ｂとの積層ＩｎＧａＰ層が用いられている。ｎ−order-ＩｎＧａＰ層２９Ａは電子補償層及びリセス部１１を形成する際のエッチング停止層としても機能する。
リセス部１１は、キャップ層２９（ｎ−order-ＩｎＧａＰ層２９Ａ及びｎ−disorder-ＩｎＧａＰ層２９Ｂ）を選択エッチングして形成されたものである。
ゲート電極２０はリセス部１１の底面に露出したショットキー層８上に形成されている。
【００４４】
本実施形態においても、キャップ層２９としてＩｎＧａＰ層を用いているので、ＧａＡｓキャップ層よりもｎ型不純物濃度を高くでき、オーミック電極２１、２２／キャップ層２９のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗の低減が可能となる。キャップ層２９／ショットキー層８のΔＥｃはＧａＡｓ／ＡｌＧａＡｓに比べて、ＩｎＧａＰ／ＡｌＧａＡｓの方が小さく、キャップ層２９／ショットキー層８のヘテロ接合界面におけるポテンシャルバリアも小さくできる。
【００４５】
本実施形態では、ＩｎＧａＰキャップ層２９を、自然超格子構造を有するｎ−order-ＩｎＧａＰ層２９Ａと自然超格子構造を有しないｎ−disorder-ＩｎＧａＰ層２９Ｂとの積層構造としている。
第２実施形態では、自然超格子構造を有するorder-ＩｎＧａＰキャップ層１９ＡにＳｉ不純物がドープされた構造により、界面電荷とＳｉドープによる蓄積電荷の両方でアンドープＡｌＧａＡｓ層８とのヘテロ接合界面におけるポテンシャルバリアの低減を実現した。
本実施形態では、自然超格子構造を有するｎ−order-ＩｎＧａＰキャップ層２９Ａにおいて基板側より低濃度から高濃度に段階的又は連続的にＳｉドープ量を変えることでオン抵抗の低減を実現している。order-ＩｎＧａＰキャップ層２９ＡのアンドープＡｌＧａＡｓ層８との界面近傍では、Ｓｉ不純物濃度を低く抑えて界面電荷を充分に確保し、これによってアンドープＡｌＧａＡｓ層８とのヘテロ接合界面におけるポテンシャルバリアを低減させている。order-ＩｎＧａＰキャップ層２９ＡのアンドープＡｌＧａＡｓ層８との界面近傍より上については、段階的又は連続的にＳｉ不純物を高濃度化することで蓄積電荷を増やしていく。これによって、界面電荷を充分に確保しつつ、Ｓｉドープによる蓄積電荷の効果が得られ、第１実施形態と第２実施形態の双方の効果が得られる。
図６に本実施形態のオーミック電極直下のポテンシャルバンドを模式的に示す。
【００４６】
以上説明したように、本実施形態によっても、オーミック電極２１、２２とキャップ層２９のヘテロ接合界面におけるポテンシャルバリアを小さくでき、これらの接触抵抗を低減でき、キャップ層２９とショットキー層８のヘテロ接合界面におけるポテンシャルバリアを低減でき、これらの接触抵抗を下げることができるので、これらの効果が相俟って、オン抵抗の低減を図ることができる。
各半導体層の組成／膜厚／キャリア濃度、及び半導体層の積層数等については、上記に限らず、本発明の趣旨を逸脱しない範囲内において、適宜変更できる。
【符号の説明】
【００４７】
１０１〜１０３  ＦＥＴ
１  半絶縁性ＧａＡｓ基板
２  バッファ層
３  ＳｉドープＡｌＧａＡｓ電子供給層
４  アンドープＡｌＧａＡｓスペーサ層
５  アンドープＩｎＧａＡｓチャネル層
６  アンドープＡｌＧａＡｓスペーサ層
７  ＳｉドープＡｌＧａＡｓ電子供給層層
８  アンドープＡｌＧａＡｓショットキー層
９、１９、２９  ＩｎＧａＰキャップ層
９Ａ、１９Ａ、２９Ａ  order-ＩｎＧａＰ層（第１のＩｎＧａＰ層）
９Ｂ、１９Ｂ、２９Ｂ  disorder-ＩｎＧａＰ層（第２のＩｎＧａＰ層）
１０  半導体積層構造
２０  ゲート電極
２１  ソース電極
２２  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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