(57)【要約】【課題】本実施形態は、誤読み出しを低減可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルの制御ゲートに接続されるワード線と、第１ワード線のデータを読み出す場合に、前記第１ワード線に隣接する第３ワード線に印加する第１の電圧を隣接する他方の第２ワード線に印加する第２の電圧よりも低く設定する制御回路とを備え、前記第２ワード線に接続されたメモリセルにデータが保持されており、前記第３ワード線に接続されたメモリセルにデータが保持されていないことを特徴とする。【選択図】図６
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【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルの制御ゲートに接続されるワード線と、
第１ワード線のデータを読み出す場合に、前記第１ワード線に隣接する第３ワード線に印加する第１の電圧を隣接する他方の第２ワード線に印加する第２の電圧よりも低く設定する制御回路と
を備え、
前記第２ワード線に接続されたメモリセルにデータが保持されており、前記第３ワード線に接続されたメモリセルにデータが保持されていないことを特徴とする半導体記憶装置。
【請求項２】
制御回路は、前記第１ワード線の多値データを読み出す場合に、Ａレベルを読み出すときの前記第２の電圧と前記第１の電圧との電圧差を、Ｂレベルを読み出すときの前記第２の電圧と前記第１の電圧との電圧差より大きくすることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
制御回路は、前記第１ワード線の多値データを読み出す場合に、Ｂレベルを読み出すときの前記第２の電圧と前記第１の電圧との電圧差を、Ｃレベルを読み出すときの前記第２の電圧と前記第１の電圧との電圧差より大きくすることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置は、
ワード線に順にデータを書き込む場合に、データの書き込みが終了したときに選択されたワード線の番号を特定し、前記番号を保持することを特徴とする半導体記憶装置。
【請求項５】
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルの制御ゲートに接続されるワード線と、
第１ワード線のデータを読み出す場合において、
前記第１ワード線に隣接する一方の第２ワード線に接続されたメモリセルにデータが保持されており、前記第１ワード線に隣接する他方の第３ワード線に接続されたメモリセルにデータが保持されていないとき、
前記第１ワード線に印加する電圧を、隣接する両方のワード線に接続されたメモリセルにデータが保持された前記第４ワード線のデータを読み出す場合に前記第４ワード線に印加する電圧よりも低くすることを特徴とする半導体記憶装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関し、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、電気的書き換えが可能でかつ、高集積化が可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２５１１３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、誤読み出しを低減可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルの制御ゲートに接続されるワード線と、第１ワード線のデータを読み出す場合に、前記第１ワード線に隣接する第２ワード線に印加する第１の電圧を隣接する他方の第３ワード線に印加する第２の電圧よりも低く設定する制御回路とを備え、前記第２ワード線に接続されたメモリセルにデータが保持されておらず、前記第３ワード線に接続されたメモリセルにデータが保持されていることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体記憶装置の一例であるＮＡＮＤ型フラッシュメモリの全体構成を示すブロック図。
【図２】第１実施形態の制御部を示すブロック図。
【図３】第１実施形態の半導体記憶装置における書き込みシーケンス中の動作を示すフローチャート図。
【図４】第１実施形態の半導体記憶装置における読み出しシーケンス中の動作を示すフローチャート図。
【図５】比較例の半導体記憶装置におけるメモリセルの閾値分布と読み出し電圧の関係を示す図。
【図６】第１実施形態の半導体記憶装置におけるメモリセルの閾値分布と読み出し電圧の関係を示す図。
【図７】変形例１の半導体記憶装置におけるメモリセルの閾値分布と読み出し電圧の関係を示す図。
【図８】多値のメモリセルの閾値分布において、第１閾値分布と第２閾値分布を示す図。
【図９】電圧Ｖｒｅａｄｌｏｗとして電圧Ｖｒｅａｄよりも例えばΔＶＣ分低い電圧を全レベルの読み出しに使用した場合の閾値分布を示す図。
【図１０】電圧Ｖｒｅａｄｌｏｗとして電圧Ｖｒｅａｄよりも例えばΔＶＡ分低い電圧を全レベルの読み出しに使用した場合の閾値分布を示す図。
【図１１】第２実施形態の半導体記憶装置における読み出しシーケンス中の動作を示すフローチャート図。
【発明を実施するための形態】
【０００７】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。また、図面の寸法比率は、図示の比率に限定されるものではない。
【０００８】
（第１実施形態）
本実施形態は、半導体記憶装置の一例として、積層ゲート構造のメモリセルを用いたＮＡＮＤ型フラッシュメモリを用いて説明する。ＮＡＮＤ型フラッシュメモリに限定されるわけではなく、その他の半導体記憶装置であってもよい。
【０００９】
［ＮＡＮＤ型フラッシュメモリの構成］
本実施形態に係るＮＡＮＤ型フラッシュメモリを図１を用いて説明する。図１に示すように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ロウデコーダ２、ドライバ回路３、電圧発生回路４、データ入出力回路５、制御部６、ソース線ＳＬドライバ７、及びセンスアンプ８を備える。
【００１０】
＜メモリセルアレイ＞
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、複数のＮＡＮＤストリング１１を備える。このＮＡＮＤストリング１１は、複数の不揮発性のメモリセルＭＴと、選択トランジスタＳＴ１、ＳＴ２を含む。図１に示すように、６４個のメモリセルは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置される。直列接続されたメモリセルＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。またメモリセルＭＴは、隣接するもの同士でソース、ドレインを共有している。
【００１１】
なお、直列接続されるメモリセルＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。
【００１２】
メモリセルＭＴは、２値以上のデータを保持可能とする。このメモリセルＭＴの構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成された絶縁膜（電荷蓄積層より誘電率の高い絶縁膜）と、この絶縁膜上に形成された制御ゲートとを有するＭＯＮＯＳ構造である。なお、メモリセルＭＴの構造は、ＦＧ型であってもよい。ＦＧ型とは、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷蓄積層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだ構造である。
【００１３】
メモリセルＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。
【００１４】
同一行にあるメモリセルＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。
【００１５】
また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
【００１６】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＴはブロックＢＬＫ単位で一括してデータが消去される。
【００１７】
メモリセルアレイ１は、ＲＯＭＦＵＳＥ領域（図示略）を有する。ＲＯＭＦＵＳＥ領域内に入力データが書き込まれるメモリセルの範囲がブロックごとにテーブルとして保持される。具体的には、ブロックアドレスとメモリセルの範囲を示す指標（例えば、ワード線ＷＬ０からワード線ＷＬｎに接続されたメモリセルにデータが保持される場合には、指標としてｎを用いる）を対応付けて保持される。
【００１８】
＜ロウデコーダ＞
ロウデコーダ２は、ブロックデコーダ２０、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）２１乃至２３を備える。ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部６から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。ブロックデコーダ２０からブロック選択信号が転送トランジスタ２１乃至２３に転送される。これにより、転送トランジスタ２１乃至２３はオン状態となる。これにより、ブロックデコーダ２０から与えられる選択信号に基づいて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ転送する。
【００１９】
＜ドライバ回路＞
ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備える。本実施形態では、ワード線ドライバ３３、セレクトゲート線ドライバ３１、及び３２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられる。
【００２０】
セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が“Ｌ”レベルであった場合、０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤ（例えば、１．８[Ｖ]）する。
【００２１】
また、セレクトゲート線ドライバ３１と同様にセレクトゲート線ドライバ３２は、選択ブロックＢＬＫに対応するセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み出し時、データのベリファイ時にセレクトゲート線ＳＧＳ１を介してそれぞれ必要とする電圧を選択トランジスタＳＴ２のゲートに転送する。この時、セレクトゲート線ドライバ３２は選択トランジスタＳＴ２のゲートに信号ｓｇｓを転送する。信号ｓｇｓは、その信号が“Ｌ”レベルであった場合０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤとする。
【００２２】
＜電圧発生回路＞
電圧発生回路４は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路３に供給する。
【００２３】
＜データ入出力回路＞
データ入出力回路５は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部６に出力する。また、データ入出力回路５は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ８に出力する。
【００２４】
また、データをホストに出力する際は、制御部６の制御に基づき、センスアンプ８が増幅したデータを、データ線Ｄｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストへ出力する。
【００２５】
＜制御部＞
制御部６は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路５を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部６はアドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。
【００２６】
制御部６は、前述したブロック選択信号をロウデコーダ２に出力する。また、制御部６はカラム選択信号をセンスアンプ８に出力する。カラム選択信号とは、センスアンプ８のカラム方向を選択する信号である。
【００２７】
また、制御部６には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部６は供給された制御信号により、図示せぬＩ／Ｏ端子を介してホスト（host）からデータ入出力回路５に供給された信号がアドレスであるのか、データであるのかを区別する。
【００２８】
制御部６は、図２に示すように、ＲＯＭとＲＡＭを有する。制御部６は、このＲＯＭ内に１ページ分のデータ容量を保持する。制御部６は、この１ページ分のデータ容量を用いて、入力データが書き込まれるメモリセルの範囲を算出する。書き込みシーケンス及び読み出しシーケンス中の動作について、詳細を後述する。
【００２９】
＜ソース線ＳＬドライバ＞
ソース線ＳＬドライバ７は、制御部６により入力される内部制御信号で動作する。例えば、消去の際に、ソース線ＳＬドライバ７は制御部６により制御されて、ソース線ＳＬ側からビット線ＢＬへと電圧ＶＤＤが転送される。
【００３０】
＜センスアンプ＞
センスアンプ８は、読み出し動作の際には、メモリセルアレイ１から読み出されたデータをセンス・増幅して一時的に保持し、データ線Ｄｌｉｎｅを介してデータ入出力回路５に転送する。また、書き込み動作の際には、ビット線ＢＬを介して、センスアンプ８は、データ入出力回路５から転送されたデータをメモリセルアレイ１に転送する。
【００３１】
［ＮＡＮＤ型フラッシュメモリの動作方法］
次に、本実施形態のＮＡＮＤ型フラッシュメモリの動作方法について図３及び図４のフローチャートを用いて説明する。
【００３２】
＜書き込みシーケンス中の動作＞
まず、書き込みシーケンス中のＮＡＮＤ型フラッシュメモリの動作について、図３を用いて説明する。なお、説明の便宜上、図３ではメモリセルにデータを書き込むステップを省略した。書き込み動作は、ワード線ＷＬ０に接続されたメモリセルにデータを書き込んだのちに、ワード線ＷＬ１、ＷＬ２、ＷＬ３…と隣接するワード線ＷＬに順々にデータを書き込むことで行う。
【００３３】
図２に示すように、まずステップＳ１で、データ入出力回路５に入力データやアドレス（ブロックアドレス、ページアドレス）などが入力される。
【００３４】
そして、ステップＳ２で、制御部６は、入力データとアドレスを例えば制御部６内のＲＯＭに一時的に保持する。制御部６は、ＲＯＭ内に保持された１ページ分のデータ容量をＲＡＭに読み出し、入力データの容量を用いて、ブロックアドレスで指定されたブロックに入力データが書き込まれるメモリセルの範囲を算出する。具体的には、制御部６は、入力データのデータ容量を１ページ分のデータ容量で割ることで、入力データが書き込まれるメモリセルの範囲がワード線ＷＬ０からワード線ＷＬｎ（ｎは自然数）までに接続されたメモリセルであることを算出する。
【００３５】
ステップＳ３で、制御部６は、メモリセルの範囲を示す指標として上記ワード線ＷＬｎのｎをブロックアドレスと対応づけたテーブルを例えばメモリセルアレイ１内のＲＯＭＦＵＳＥ領域に保持する。
【００３６】
なお、ステップＳ２では、入力データが書き込まれるメモリセルの範囲をデータ容量で算出したが、これに限定されることなく、例えば、入力データをメモリセルに書き込んだのちに制御部６が書き込まれたメモリセルの範囲を算出しても良い。具体的には、データが書き込まれたか否かを示すフラグ用のラッチ回路をワード線ＷＬ毎に設けて、１ページのあるワード線ＷＬのメモリセルに入力データが書き込まれた場合には、対応するラッチ回路に“０”データを保持し、１ページのあるワード線ＷＬのメモリセルに入力データが書き込まれていない場合には、対応するラッチ回路に“１”データを保持する。これにより、フラグ用の複数のラッチ回路のデータを読み出すことで、入力データが書き込まれるメモリセルの範囲を算出できる。
【００３７】
なお、ステップＳ３では、制御部６はｎをブロックアドレスと対応づけて例えばＲＯＭＦＵＳＥ領域に保持するが、これに限定されることなく、その他レジスタに保持するようにしてもよい。
【００３８】
＜読み出しシーケンス中の動作＞
まず、読み出しシーケンス中のＮＡＮＤ型フラッシュメモリの動作について、図４のフローチャート図を用いて説明する。
【００３９】
まず、ステップＳ１で、制御部６にデータ入出力回路５を介してアドレス（ブロックアドレス、ページアドレス）などが入力される。制御部６は、この選択されたブロックアドレスに対応するｎをＲＯＭＦＵＳＥ領域内のテーブルから例えばＲＯＭから読み出す。
【００４０】
ステップＳ２で、制御部６は、入力されたページアドレス（読み出し対象のページアドレス）に基づいてデータの読み出しを行うワード線ＷＬがワード線ＷＬｎか否かを判定する。具体的には、制御部６はページアドレスとワード線ＷＬｎのページアドレスが一致するか否かで判定する。
【００４１】
制御部６はページアドレスとワード線ＷＬｎのページアドレスが一致すると判定した場合（ステップＳ２、Ｙｅｓ）には、選択されたワード線ＷＬｎに読み出し電圧（Ａレベルを読み出す場合にはＶＡＲを、Ｂレベルを読み出す場合にはＶＢＲを、Ｃレベルを読み出す場合にはＶＣＲを意味する。ただし、ＶＡＲ＜ＶＢＲ＜ＶＣＲを満たす。）を印加する（ステップＳ３）。そして、非選択のワード線ＷＬのうちワード線ＷＬ０からワード線ＷＬ（ｎ−１）には電圧Ｖｒｅａｄを印加する（ステップＳ３）。非選択のワード線ＷＬのうちワード線ＷＬ（ｎ＋１）には電圧Ｖｒｅａｄｌｏｗを印加する（ステップＳ３）。ここで、電圧Ｖｒｅａｄｌｏｗは、電圧Ｖｒｅａｄよりも所望の電圧分低い電圧である。この所望の電圧分として、例えば、ワード線ＷＬｎに接続されたメモリセルの閾値分布に対してワード線ＷＬ０からＷＬ（ｎ−１）までに接続されたメモリセルの各閾値分布がずれた電圧差の平均が挙げられる。
【００４２】
一方で、制御部６はページアドレスとワード線ＷＬｎのページアドレスが一致しないと判定した場合（ステップＳ２、Ｎｏ）には、選択されたワード線ＷＬ（ワード線ＷＬ０からワード線ＷＬ（ｎ−１）のうちいずれかのワード線ＷＬ）に読み出し電圧を印加する（ステップＳ４）。そして、非選択のワード線ＷＬには電圧Ｖｒｅａｄを印加する（ステップＳ４）。
【００４３】
［第１実施形態の効果］
以上により、本実施形態の半導体記憶装置は、誤読み出しを低減できる。以下、具体的に説明する。
【００４４】
本実施形態の半導体記憶装置では、入力されたページアドレスとテーブルに保持されたワード線ＷＬｎのページアドレスが一致するか否かを判定する。制御部６が上述した２つのページアドレスが一致すると判定した場合には、選択されたワード線ＷＬｎに読み出し電圧を印加し、非選択のワード線ＷＬのうちワード線ＷＬ（ｎ＋１）には電圧Ｖｒｅａｄｌｏｗを印加する。
【００４５】
書き込みシーケンスで、入力データがワード線ＷＬ０からワード線ＷＬｎに接続されたメモリセルに書き込まれる。そのため、ワード線ＷＬ０からワード線ＷＬ（ｎ−１）のいずれかに接続された“０”データを保持するメモリセルは、隣接する両方のワード線ＷＬに接続されたメモリセルにデータを書き込むときの隣接効果を受ける。
【００４６】
しかし、ワード線ＷＬｎに接続された“０”データを保持するメモリセルは、隣接する一方のワード線ＷＬ（ｎ−１）に接続されたメモリセルにデータを書き込むときの隣接効果を受けるが、ワード線ＷＬ（ｎ＋１）に接続されたメモリセルからの隣接効果を受けない。
【００４７】
したがって、図５の概要図に示すように、ワード線ＷＬ０からワード線ＷＬ（ｎ−１）に接続された“０”データを保持するメモリセルの閾値分布（第１の閾値分布）は、ワード線ＷＬｎに接続された“０”データを保持するメモリセルの閾値分布（第２の閾値分布）と比べて正側にシフトする。つまり、第１の閾値分布は第２の閾値分布と比べて高くなる。なお、図４では、Ｂレベル、Ｃレベルについて省略した。また、シフト後の第２の閾値分布と第１の閾値分布は略重なるが、図示の便宜上、シフト後の第２の閾値分布と第１の閾値分布をずらして図示した。
【００４８】
比較例として、選択されたワード線ＷＬがワード線ＷＬｎか否かを判定せずに、読み出し動作のときに、非選択ワード線ＷＬに電圧Ｖｒｅａｄを印加する半導体記憶装置を検討する。この場合には、図４に示すように、読み出し電圧ＶＡＲ１は、第１閾値分布よりも低いが、第２の閾値分布よりも低くない。その結果、第２の閾値分布を有するメモリセルのデータを誤読み出しする場合がある。
【００４９】
しかしながら、本実施形態の半導体記憶装置では、図６に示すように、非選択のワード線ＷＬのうちワード線ＷＬ（ｎ＋１）に電圧Ｖｒｅａｄｌｏｗを印加することで、ワード線ＷＬｎに接続された“０”データを保持するメモリセルの閾値分布を、みかけ上、正側にシフトできる（破線から実線に閾値分布がシフトする）。その結果、ワード線ＷＬｎに接続された“０”データを保持するメモリセルの閾値分布を、第１の閾値分布に近づけることができる。
【００５０】
したがって、ワード線ＷＬ０からワード線ＷＬ（ｎ−１）に接続されたメモリセルのデータを読み出す際に使用する読み出し電圧を、ワード線ＷＬｎに接続されたメモリセルのデータを読み出す際に使用しても、データの誤読み出しを低減できる。
【００５１】
以上より、本実施形態の半導体記憶装置は、誤読み出しを低減できる。
【００５２】
（変形例１）
第１実施形態の半導体記憶装置では、ワード線ＷＬｎのデータを読み出すときに、非選択のワード線ＷＬのうちワード線ＷＬ（ｎ＋１）に電圧Ｖｒｅａｄｌｏｗを印加するが、変形例１の半導体記憶装置では、多値データを読み出す場合に、制御部６は、Ａレベルを読み出すときにワード線ＷＬ（ｎ＋１）に印加する電圧ＶｒｅａｄＡｌｏｗと、Ｂレベルを読み出すときにワード線ＷＬ（ｎ＋１）に印加する電圧ＶｒｅａｄＢｌｏｗと、Ｃレベルを読み出すときにワード線ＷＬ（ｎ＋１）に印加する電圧ＶｒｅａｄＣｌｏｗを異なるように制御する点で異なり、その他の構成及び動作方法は第１実施形態と同様である。
【００５３】
これらの電圧ＶｒｅａｄＡｌｏｗ、電圧ＶｒｅａｄＢｌｏｗ、電圧ＶｒｅａｄＣｌｏｗはいずれも電圧Ｖｒｅａｄよりも低い電圧であり、電圧Ｖｒｅａｄとの電圧差をそれぞれΔＶＡ，ΔＶＢ、ΔＶＣとする。
【００５４】
例えば、図７に示すように、ΔＶＡ，ΔＶＢ、ΔＶＣは以下の式（１）を満たすように設定される。
【００５５】
ΔＶＡ＞ΔＶＢ＞ΔＶＣ  …（１）
本変形例１では、このΔＶＡ，ΔＶＢ、ΔＶＣを例えばＲＯＭＦＵＳＥ領域に保持する。そして、制御部６は、メモリセルアレイ１内のＲＯＭＦＵＳＥ領域に保持されたΔＶＡ，ΔＶＢ、ΔＶＣを示すデータを読み出し、読み出すレベルに応じて、ワード線ＷＬ（ｎ＋１）に印加する電圧を制御する。具体的には、制御部６は内部制御信号を電圧発生回路４に出力し、所望の電圧を印加するよう制御する（例えば、Ａレベルであれば、電圧ＶｒｅａｄＡｌｏｗを印加する）。
【００５６】
［変形例１の効果］
本変形例１の半導体記憶装置は、第１実施形態の半導体記憶装置と同様の効果を有する。また、本発明者は、図８に示すように、第１閾値分布とシフト前の第２閾値分布との差がＡレベルの場合、Ｂレベルの場合、Ｃレベルの場合の順に小さくなることを実験で確かめた。すなわち、ΔＶＡ＞ΔＶＢ＞ΔＶＣとなることを実験で確かめた。
【００５７】
例えば、第１の実施形態のように、Ａレベル、Ｂレベル、Ｃレベルの全ての読み出しにおいて、電圧Ｖｒｅａｄｌｏｗとして電圧Ｖｒｅａｄよりも例えばΔＶＣ分低い電圧を共通に使用したとする。この場合には、図８に示すように、ＡレベルとＢレベルにおける閾値電圧補正する量が小さくなるものの、Ａレベル及びＢレベルの誤読み出しを低減する効果が小さい場合がある。
【００５８】
一方で、Ａレベル、Ｂレベル、Ｃレベルの全ての読み出しにおいて、電圧Ｖｒｅａｄｌｏｗとして電圧Ｖｒｅａｄよりも例えばΔＶＡ分低い電圧を共通に使用したとする。この場合には、図９に示すように、Ｂレベル及びＣレベルにおける閾値電圧の補正する量が大きく、第２閾値分布が第１閾値分布より高くシフトし、ＢレベルとＣレベルで誤読み出しが生じる場合がある。例えば、Ｂレベルの閾値電圧を有するメモリセルが、Ｃレベルの閾値電圧を有すると誤読み出しが生じる場合がある。
【００５９】
このため、本変形例１は、第１実施形態と比べて、Ａレベル、Ｂレベル、Ｃレベルに応じて電圧Ｖｒｅａｄｌｏｗを変化させることにより、第１閾値分布と第２閾値分布を近づけることができ、第１実施形態より誤読み出しを低減させることが可能となる。
【００６０】
（第２実施形態）
第１実施形態の半導体記憶装置では、ステップＳ３で、選択されたワード線ＷＬｎに読み出し電圧を印加し、非選択のワード線ＷＬのうちワード線ＷＬ０からワード線ＷＬ（ｎ−１）には電圧Ｖｒｅａｄを印加するが、第２実施形態の半導体記憶装置では、図１０に示すように、選択されたワード線ＷＬｎに、読み出し電圧から所望の電圧分を差し引いた電圧を印加し、非選択のワード線ＷＬには電圧Ｖｒｅａｄを印加する点で異なり、その他の構成及び動作は第１実施形態と同様である。
【００６１】
ここで、読み出し電圧から所望の電圧分ΔＶｔｈを差し引いた電圧は、読み出し電圧から例えば、ワード線ＷＬｎの閾値分布に対してワード線ＷＬ０からＷＬ（ｎ−１）までの各閾値分布がずれた電圧差の平均を差し引いた電圧を意味する。
【００６２】
これにより、非選択ワード線ＷＬに印加する電圧を変更することなく、選択されたワード線ＷＬに印加する電圧を読み出し電圧から変更することで、誤読み出しを低減できる。
【００６３】
なお、第２実施形態に変形例１を組み合わせてもよい。
【００６４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００６５】
１…メモリセルアレイ
２…ロウデコーダ
３…ドライバ回路
４…電圧発生回路
５…データ入出力回路
６…制御部
７…ソース線ＳＬドライバ
８…センスアンプ
１１…ＮＡＮＤストリング
ＭＴ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012212483.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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