(57)【要約】【課題】半導体チップの半田バンプとパッケージ基板ユニットの半田バンプとの接続信頼性の向上及び半田バンプ間での狭ピッチ化を図れるパッケージ基板ユニット及びパッケージ基板ユニットの製造方法を提供する。【解決手段】パッケージ基板ユニット１の半導体チップ実装層２０は、絶縁層２１と、絶縁層２１の上面に形成された導電めっきシート層２２ａと、導電めっきシート層２２ａの上面に形成された導電パッド２３と、導電パッド２３の上面のほぼ中央部に形成される金属ポスト２４と、導電パッド２３及び金属ポスト２４とを包囲するように形成されたソルダーレジスト層２５とを備える。【選択図】          図１
2012064911.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層に設けられ、前記絶縁層に対向する電子部品の端子と半田を介して電気的に接合する電極部とを備え、
前記電極部は、前記電子部品側に突出する凸状部を有することを特徴とするパッケージ基板ユニット。
【請求項２】
電子部品と、
絶縁層と、
前記絶縁層に設けられ、前記絶縁層に対向する電子部品の端子と半田を介して電気的に接合する電極部とを備え、
前記電極部は、前記電子部品側に突出する凸状部を有することを特徴とするパッケージ基板ユニット。
【請求項３】
前記電極部と前記凸状部とを包囲するように形成されたソルダーレジスト層をさらに備え、前記凸状部の凸端は、前記ソルダーレジスト層の表面に対して突出することを特徴とする請求項１または２に記載のパッケージ基板ユニット。
【請求項４】
前記電極部と前記凸状部とは、同一の材料により形成されることを特徴とする請求項１、２または３に記載のパッケージ基板ユニット。
【請求項５】
前記凸状部は、円柱形状に形成されることを特徴とする請求項１〜４の何れか一つに記載のパッケージ基板ユニット。
【請求項６】
前記凸状部には、耐熱プリフラックス処理または電解表面処理による表面処理層が形成されることを特徴とする請求項１〜５の何れか一つに記載のパッケージ基板ユニット。
【請求項７】
コア層を形成するステップと、
前記コア層の上にビルドアップ層を形成するステップと、
前記ビルドアップ層の表面に電子部品の端子と半田を介して接合する電極部を形成するステップと、  
前記電子部品側に突出するように前記電極部に凸状部を形成するステップと、
前記電極部と前記凸状部とを包囲するソルダーレジスト層を形成するステップと、
前記ソルダーレジスト層の前記凸状部の形成位置に開口部を形成するステップと、
前記開口部に半田バンプを印刷するステップと、
を含むことを特徴とするパッケージ基板ユニットの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッケージ基板ユニット及びパッケージ基板ユニットの製造方法に関する。
【背景技術】
【０００２】
従来から多層構造によって高密度化したパッケージ配線基板が求められている。そして、このような多層、高密度化を実現する配線基板としては、特定の層間を電気接続するコア層のＩＶＨビア（ＩＶＨ：Interstitial  Via  Hole）、コア層のＩＶＨビアパッド、ビルドアップ層のビア（Via）、ビルドアップ層のビアパッド及び配線パターンを備えたビルドアップ基板が知られている。このような多層ビルドアップ基板は、パッケージ基板ユニットとしても知られている。
【０００３】
ここで、図１９を参照して、従来の多層構造のパッケージ基板ユニット１００の構成例について説明する。図１９は、従来のパッケージ基板ユニット１００を示す構成図である。図２０−１は、従来の半導体チップ実装層を示す断面図である。図２０−２は、従来の半導体チップ実装層を示す平面図である。
【０００４】
図１９に示すように、パッケージ基板ユニット１００は、半導体チップ実装層３と、ＢＧＡ（Ball Grid Array）半田ボール実装層１９と、絶縁層４（図２０−１）及び絶縁層５とを有する。また、ビア１２及びビアパッド１３を有する裏面、表面のビルドアップ層の絶縁層１４と、コア層１５と、ソルダーレジスト層７、１６とを備える多層のビルドアップ構造として形成される。
【０００５】
また、コア層１５の所定位置には貫通孔１７が形成され、この貫通孔１７には、上下一対のビアパッド１３を有する貫通ビア１８が設けられる。そして、このパッケージ基板ユニット１００では、半導体チップ実装層３の上面に電気部品である半導体チップ１０が搭載される。
【０００６】
半導体チップ実装層３は、絶縁層４（図２０−１）と、絶縁層４の上面に形成された導電パッド６とソルダーレジスト層７を備える。また、ソルダーレジスト層７の所定の位置（図１９）には、上方に向けて開口する開口部８が形成される。半導体チップ１０の端子に設けた半田バンプ１１は、半導体チップ実装層３のソルダーレジスト層７に形成された開口部８に設けられた半田バンプ９と接合する。半田バンプ９には、共晶半田（Ｓｎ／Ｐｂ)が使用される。
【０００７】
また、従来公報には、半導体チップなどの電気部品を実装するベース樹脂層に形成された半田バンプの内部に銅ポストと、この銅ポストと接合する電解めっきが形成された電極部となる銅バンプを設けたパッケージ基板について開示されている。
【０００８】
【特許文献１】特開２００８−４２１１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
近年では、半導体チップを実装する時に使用する半田は、環境対策の観点から、共晶半田（Ｓｎ／Ｐｂ)から鉛が含有されない鉛フリー半田（例えば、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕ、Ｓｎ／Ｃｕなど）へと移行している。
【００１０】
ここで、鉛フリー半田の融点温度（例えば、２２０℃）は、共晶半田の融点温度（例えば、１８３℃）よりも高い。このため、半導体チップ１０をパッケージ基板ユニット１００に実装する際（リフロー時）の熱膨張差に伴い、鉛フリー半田には、ひずみなどが発生しやすい。また、鉛フリー半田の硬度は、共晶半田の硬度よりも高いため、共晶半田よりも鉛フリー半田にクラックが発生しやすい。
【００１１】
以下、図２０−１及び図２０−２を用いて、鉛フリー半田を使用した半田バンプ９にクラックが発生する要因について説明する。半田バンプ９に対する応力は、半田バンプ９と異なる材料との境界面で発生する。具体的には、ソルダーレジスト層７の開口部８と半田バンプ９との境界面（図中の黒点α）と、導電パッド６と半田バンプ９との境界面（図中の黒点β）とに発生する。
【００１２】
特に、ソルダーレジスト層７の開口部８と半田バンプ９との境界面に応力が集中するため、ソルダーレジスト層７の開口部８と半田バンプ９との境界面（図中の黒点α）から半田バンプ９の中央部に掛けてクラックが発生する。そして、このように、半田バンプ９の内部にクラックが発生した場合には、この半田バンプ９と半導体チップ１０の端子に設けた半田バンプ１１（図１９）との接続が不安定となる。
【００１３】
また、従来公報に開示されたパッケージ基板の場合には、銅ポストが配線層を貫通するように設けられるため、基板を高密度化とすることができないという問題がある。また、銅ポストと接合する銅パンプを形成するためには、高価なレーザ装置を使用して、ベース樹脂層を開口する作業が必要となる。また、銅ポストを形成したベース樹脂層と半田が印刷された基板とを合体させる作業や位置合わせの作業が必要となるという問題がある。
【００１４】
開示の技術は、上述した従来技術の課題を解決するためになされたものであり、電気部品に設けた半田バンプとパッケージ基板ユニットの半田バンプとの接続信頼性を図ることができるパッケージ基板ユニットを提供する。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、目的を達成するため、パッケージ基板ユニットは、絶縁層に設けられ、絶縁層に対向する電子部品の端子と半田を介して電気的に接合する電極部と、電極部に積層されるとともに、電子部品側に突出するように設けられる凸状部とを備えることを要件とする。
【発明の効果】
【００１６】
本願に開示するパッケージ基板ユニットの一つの態様によれば、電気部品に設けた半田バンプとパッケージ基板ユニットの半田バンプとの接続信頼性を向上することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、実施例１に係るパッケージ基板ユニットを示す断面図である。
【図２−１】図２−１は、実施例１に係る半導体チップ実装層を示す断面図である。
【図２−２】図２−２は、実施例１に係る半導体チップ実装層を示す平面図である。
【図３】図３は、半導体チップ実装層を形成する各部の寸法の一例を説明する図である。
【図４−１】図４−１は、半田バンプに作用する応力分布を説明する断面図である。
【図４−２】図４−２は、半田バンプに作用する応力分布を説明する平面図である。
【図５】図５は、半田バンプの信頼性試験を説明する図である。
【図６】図６は、パッケージ基板ユニットの製造方法を説明するフローチャートである。
【図７−１】図７−１は、パッケージ基板ユニットの製造方法を説明する図である。
【図７−２】図７−２は、パッケージ基板ユニットの製造方法を説明する図である。
【図７−３】図７−３は、パッケージ基板ユニットの製造方法を説明する図である。
【図７−４】図７−４は、パッケージ基板ユニットの製造方法を説明する図である。
【図７−５】図７−５は、パッケージ基板ユニットの製造方法を説明する図である。
【図７−６】図７−６は、パッケージ基板ユニットの製造方法を説明する図である。
【図７−７】図７−７は、パッケージ基板ユニットの製造方法を説明する図である。
【図７−８】図７−８は、パッケージ基板ユニットの製造方法を説明する図である。
【図７−９】図７−９は、パッケージ基板ユニットの製造方法を説明する図である。
【図７−１０】図７−１０は、パッケージ基板ユニットの製造方法を説明する図である。
【図８】図８は、実施例２に係るパッケージ基板ユニットを形成する半導体チップ実装層の構成を示す断面図である。
【図９】図９は、実施例３に係るパッケージ基板ユニットを形成する半導体チップ実装層の構成を示す断面図である。
【図１０】図１０は、実施例４に係るパッケージ基板ユニットを形成する半導体チップ実装層の構成を示す断面図である。
【図１１】図１１は、実施例５に係るパッケージ基板ユニットを形成する半導体チップ実装層の構成を示す断面図である。
【図１２】図１２は、実施例６に係るパッケージ基板ユニットを形成する半導体チップ実装層の構成を示す断面図である。
【図１３】図１３は、実施例７に係るパッケージ基板ユニットを形成する半導体チップ実装層の構成を示す断面図である。
【図１４】図１４は、実施例８に係るパッケージ基板ユニットを形成する半導体チップ実装層の構成を示す断面図である。
【図１５】図１５は、実施例９に係るパッケージ基板ユニットを形成する半導体チップ実装層の構成を示す断面図である。
【図１６】図１６は、実施例１０に係るパッケージ基板ユニットを形成する半導体チップ実装層の構成を示す断面図である。
【図１７】図１７は、実施例１１に係るパッケージ基板ユニットを形成する半導体チップ実装層の構成を示す断面図である。
【図１８】図１８は、実施例１２に係るパッケージ基板ユニットを形成する半導体チップ実装層の構成を示す断面図である。
【図１９】図１９は、従来のパッケージ基板ユニットを示す構成図である。
【図２０−１】図２０−１は、従来の半導体チップ実装層を示す断面図である。
【図２０−２】図２０−２は、従来の半導体チップ実装層を示す平面図である。
【発明を実施するための形態】
【００１８】
以下に添付図面を参照して、本願の開示するパッケージ基板ユニットの好適な実施例を詳細に説明する。
【実施例１】
【００１９】
図１は、実施例１に係るパッケージ基板ユニットを示す断面図である。図２−１は、実施例１に係る半導体チップ実装層を示す断面図である。図２−２は、実施例１に係る半導体チップ実装層を示す平面図である。図３は、半導体チップ実装層を形成する各部の寸法の一例を説明する図である。
【００２０】
ここで、この実施例により、本発明が限定されるものではない。なお、図示の例では、ビルドアップ層の層数が２層からなるビルドアップ構造を例示しているが、その他、本実施例１の金属ポスト２４を備えた半導体チップ実装層２０を有する２層以上の複数層のビルドアップ層を適宜形成することができる。また、以下の実施例１では、パッケージ基板ユニット１の上面に半導体チップ１０が実装されることとして説明する。
【００２１】
図１に示すように、パッケージ基板ユニット１は、半導体チップ実装層２０と、ＢＧＡ半田ボール実装層５４と、ビア３１及ビアパッド３２を有する表面のビルドアップ層３０と、コア層４０と、ビア５１及びビアパッド５２を有する裏面のビルドアップ層５０とを備える。コア層４０の所定位置には貫通孔４１が形成され、この貫通孔４１には、上下一対のビアパッド４２を有する貫通ビア４３が設けられる。また、配線４２ａが形成される。
【００２２】
パッケージ基板ユニット１は、絶縁層２１を有する半導体チップ実装層２０と、絶縁層５５を有するＢＧＡ半田ボール実装層５４とが設けられる。また、表面、裏面のビルドアップ層３０、５０に形成したビア３１、５１及びビアパッド３２、５２とコア層４０とコア層４０に形成したビアパッド４２及び貫通ビア４３とを電気接続することで多層構造のパッケージ基板ユニット１としている。また、半導体チップ実装層２０の上面には、電気部品としての半導体チップ１０が搭載される。
【００２３】
図２−１、図２−２に示すように、半導体チップ実装層２０は、絶縁層２１と、絶縁層２１の上面及びビア３１の周囲に形成された導電めっきシート層２２ａと、導電めっきシート層２２ａの上面に設けられた導電パッド２３と、導電パッド２３の上面のほぼ中央部に形成される金属ポスト２４とを備える。また、導電パッド２３及び金属ポスト２４を包囲するように形成されたソルダーレジスト層２５を備える。また、ソルダーレジスト層２５の所定の位置（図２−１、図２−２では、２箇所）には、上方に向けて開口する開口部２６が形成される。
【００２４】
また、ソルダーレジスト層２５の開口部２６の形成位置には、導電パッド２３の上面に形成した金属ポスト２４が露出した状態で配設されるとともに、半導体チップ１０（図1）の端子に設けた半田バンプ１１（図１）と接合する半田バンプ２７（図１）が設けられる。
【００２５】
導電めっきシート層２２ａは、絶縁層２１と、ソルダーレジスト層２５の底面及び導電パッド２３の底面との間に介在する状態で形成されている。すなわち、導電めっきシート層２２ａは、導電パッド２３及び金属ポスト２４間の導電性、絶縁層２１との密着性の向上及び接続信頼性を向上させるために設けられる。
【００２６】
導電パッド２３は、円形状のパッド部材として形成されるとともに、この導電パッド２３の上面に形成された金属ポスト２４と同一の材料（例えば、銅）により形成される。また、導電パッド２３は、金属ポスト２４とともに、半導体チップ１０の端子と電気的に接続する電極部として設けられる。この導電パッド２３はＣ４パッド（Contorolled Collapse Chip Connection）とも知られている。
【００２７】
金属ポスト２４は、銅材料により形成されるとともに、導電パッド２３の上面のほぼ中央部で、上方に向けて形成された円柱ポストとして設けられる。具体的に説明すると、金属ポスト２４は、ソルダーレジスト層２５の開口部２６が形成された位置であるとともに、開口部２６に設けられた半田バンプ２７の高さを内部から支持する位置に配設される。このため、半田バンプ２７は、ソルダーレジスト層２５の開口部２６とともに、金属ポスト２４の周囲に印刷される。
【００２８】
これにより、本実施１では、半導体チップ１０とパッケージ基板ユニット１との実装高さＴ（図１）を所定の高さに保持することができる。具体的には、本実施例１で示す導電パッド２３（Ｃ４パッド）間のピッチＰが狭いパッケージ基板ユニット１において、このパッケージ基板ユニット１と半導体チップ１０との実装高さＴを所定の高さに保持することができる。これによって、半田バンプ２７にひずみが発生することを防止することができる。
【００２９】
また、半田バンプ２７には、この半田バンプ２７の高さを内部から支持する金属ポスト２４が設けられるため、半田バンプ２７の半田量は、金属ポスト２４の体積分だけ減らすことができる。これにより、従来の半導体チップ実装層３（図１９）と比較すると、導電パッド２３のピッチ間隔Ｐを小さくすることができ（ピッチ間隔Ｐ１＞ピッチ間隔Ｐ）、この結果、狭ピッチ化に伴う高密度化を図ることができる。
【００３０】
ここで、本実施例１において、金属ポスト２４は、応力の分散作用を増大すべく円柱状の形状としているが、円柱状ではなく、四角柱とする形状、八角柱とする形状、多角柱とする形状や棒状の突起形状としてもよい。
【００３１】
図３は、半導体チップ実装層２０を形成する各部の寸法の一例を示している。具体的には、金属ポスト２４の径寸法「ａ」、導電パッド２３の径寸法「ｂ」、ソルダーレジスト層２５の開口部２６の径寸法「ｃ」を示す。また、金属ポスト２４の高さ寸法「Ｌ１」、半田バンプ２７の高さ寸法「ｄ」、ソルダーレジスト層２５の高さ寸法「Ｌ２」、導電パッド２３のピッチＰをそれぞれ示す。なお、この図３に示す数値は、ソルダーレジスト層２５に形成された開口部２６の径寸法を「１」とした場合の比率の数値を表す。
【００３２】
すなわち、図３に示すように、金属ポスト２４は、円柱状に形成されたポスト形状であり、径寸法ａは、ａ＝０.５〜０.７とする。また、導電パッド２３の径寸法ｂは、ｂ＝１.３〜１.５とする。また、ソルダーレジスト層２５に形成された開口部２６の径寸法ｃは、ｃ＝１.０とする。また、金属ポスト２４の高さ寸法Ｌ１は、Ｌ１＝０.３〜０.７とする。また、半田バンプ２７の高さ寸法ｄは、ｄ＝０.１〜０.８３とする。また、ソルダーレジスト層２５の高さ寸法Ｌ２は、Ｌ２＝０.２〜０.３３となる。すなわち、金属ポスト２４は、ソルダーレジスト層２５よりも高い位置に露出するように形成される。また、導電パッド２３のピッチ間隔Ｐは、Ｐ＝２〜1.３とする。
【００３３】
また、本実施例１において、金属ポスト２４の高さ寸法Ｌ１は、ソルダーレジスト層２５の高さ寸法Ｌ２よりも高くなるように形成される（高さ寸法Ｌ１＞高さ寸法Ｌ２）。このように、金属ポスト２４の高さＬ１をソルダーレジスト層２５の高さＬ２より高い位置となるように形成することで、半田バンプ２７の内部に応力の集中に伴うクラックの発生を確実に防止することができる。
【００３４】
また、このように、半田バンプ２７の内部に金属ポスト２４が、この半田バンプ２７を支持するように設けられているため、半田バンプ２７の内部で発生する応力を分散させることができる。
【００３５】
以下、図４−１及び図４−２を用いて、金属ポスト２４により半田バンプ２７の内部に発生する応力を分散させる応力分散作用について説明する。図４−１は、半田バンプに作用する応力分布を説明する断面図である。図４−２は、半田バンプに作用する応力分布を説明する平面図である。
【００３６】
すなわち、前述したように、半田バンプ２７の内部で発生する応力は、この半田バンプ２７と異なる材料との境界面で発生する。具体的には、ソルダーレジスト層２５の開口部２６と半田バンプ２７との境界面（図中の黒点α）と、導電パッド２３と半田バンプ２７との境界面（図中の黒点β）とに発生する。一方、本実施例１では、半田バンプ２７の内部のほぼ中央部に金属ポスト２４が形成されているため、半田バンプ２７と金属ポスト２４との境界面（図中の黒点θ）にも応力が発生する。
【００３７】
具体的に説明すると、ソルダーレジスト層２５の開口部２６と半田バンプ２７との境界面において、ソルダーレジスト層２５と半田バンプ２７とでは剛性の差が大きいため、応力集中によりクラックが発生する部位となる。一方、半田バンプ２７と金属ポスト２４との境界面において、半田バンプ２７と金属ポスト２４とでは剛性の差が小さいため、応力が集中することはなく、クラックが発生することはない。
【００３８】
すなわち、半田バンプ２７に発生する応力は、従来発生した、ソルダーレジスト層２５の開口部２６と半田バンプ２７との境界面以外に、金属ポスト２４があることで、半田バンプ２７と金属ポスト２４の周囲との境界面（図中の黒点θ）に発生する。この結果、応力が分散され、１箇所に集中する応力は減少することとなり、これによって、金属ポスト２４により応力が集中する箇所を多くなり、応力の集中によるクラックの発生を防止することができる。
【００３９】
[金属ポスト２４に設けた半田バンプ２７の信頼性実験]
図５は、金属ポスト２４に設けた半田バンプ２７の信頼性試験を説明する図である。具体的には、ソルダーレジスト層２５の高さ寸法Ｌ２（図３）と、金属ポスト２４の高さ寸法Ｌ１との比率に応じた半田バンプ２７の信頼性実験結果を図として表したものである。
【００４０】
ここで、パッケージ基板ユニットのサンプル数は、２０とし、条件１〜条件８で示す数値（＜１、１．５〜１．７、２．１、２．６、４．０、４．１）は、ソルダーレジスト層２５の高さ寸法を「１」とした場合の、金属ポスト２４の高さ寸法との比率を表す数値である。また、ＴＣＢと言う熱サイクル試験の温度設定は、−５５℃〜＋１２５℃の範囲とした。条件１以外の条件は全てＴＣＢ３５００サイクルまでパスし、クラックの発生は得られなかった。
【００４１】
具体的に説明すると、条件１において、金属ポスト２４の高さ寸法Ｌ１（比率）を、ソルダーレジスト層２５の高さ寸法「１」より高い寸法とした場合に、サンプル２０個の内の５個がＴＣＢ３５００サイクルをパスしたが、残りの１５個はＴＣＢ１０００サイクル後に半田バンプ２７の内部にクラックが発生した。
【００４２】
同様に、条件２〜条件８による金属ポスト２４の高さを「１．５」〜「１．７」、「２．１」、「２．６」、「４．０」、「４．１」とした場合にサンプル２０個のうちの全てのサンプル２０個の半田バンプ２７の内部にクラックが発生しないという評価実験結果が得られた。このように、金属ポスト２４の高さ寸法Ｌ１を、ソルダーレジスト層２５の高さ寸法Ｌ２よりも高い寸法とした場合には、半田バンプ２７内での応力の集中に伴うクラックの発生を確実に防止することができる。
【００４３】
[パッケージ基板ユニットの製造方法]
次に、図６を参照して、実施例１で説明したパッケージ基板ユニットの製造方法について説明する。ここで、図６は、実施例１に係るパッケージ基板ユニットの製造方法を説明するフローチャートを示している。
【００４４】
図６のフローチャートに示すように、基板製造システムがパッケージ基板ユニットの製造を行う場合には、ステップＳ１によりコア層４０（図１）を形成する。すなわち、コア層４０に貫通ビア４３を形成し、その後、ビアパッド４２と配線４２ａとを形成する。
【００４５】
次いで、ステップＳ２により、コア層４０（図１）の両面に複数の配線層となる表面のビルドアップ層３０と、裏面のビルドアップ層５０（図１）とを同時に形成する。具体的に説明すると、コア層４０の上にビルドアップ層３０及びビルドアップ層５０をそれぞれ構成する絶縁層３０ａ及び絶縁層５０ａとを形成する。その後、ビルドアップ層３０としてのビア３１とビアパッド３２及び配線３２ａを形成する。また、コア層４０の下にビルドアップ層５０としてのビア５１とビアパッド５２及び配線５２ａを形成する。このステップＳ２によるビア３１、５１とビアパッド３２、５２及び配線３２ａ、５２ａを形成する処理は、必要とする層数となるまで繰り返し行う。ここで、ステップＳ２による絶縁層以外の形成は、各層を電気的に接続するための処理となる。また、このステップＳ２は、コア層及び半導体チップ実装層の間の内層の配線層形成となる。
【００４６】
次いで、ステップＳ３により、半導体チップ実装層２０（図１）及びＢＧＡ半田ボール実装層５４（図１）の下地層を形成する。ここで、半導体チップ実装層２０の下地層は、ステップＳ２で形成したビルドアップ層３０の表面に形成する。また、ＢＧＡ半田ボール実装層５４の下地層は、ステップＳ２で形成したビルドアップ層５０の裏面に形成する。具体的に説明すると、内層のパターンの上に絶縁層２１と絶縁層５５とを形成する。また、下の層との電気的接続のためのビア３１と、ビア５１とを形成する前に、導電めっきシート層２２（図７−１）を形成する。すなわち、電解めっきでビア３１とビア５１とを充填する。その後、ビア３１の直上の位置に半導体チップ１０の端子と電気的に接続する電極部となる導電パッド２３と配線３２ａとを形成する。また、ビア５１の直下の位置に電極部となるＢＧＡ（Ball Grid Array）パッド５３及び配線５２ａとを形成する。
【００４７】
次いで、ステップＳ４により、導電パッドの上面に金属ポストを形成する。後述するように、このステップＳ４は、導電パッド２３の上面部に半導体チップ１０の半田バンプ１１と接合する半田バンプ２７を内部から支持する金属ポスト２４を形成する処理である。次に、ステップＳ５により、ソルダーレジスト層２５とソルダーレジスト層６０とを形成する。
【００４８】
このステップＳ５では、金属ポスト２４を配設する開口部２６の形成のためソルダーレジスト層２５を形成する。具体的には、ソルダーレジスト層２５を露光及び現像で開口することで、開口部２６を形成する。また、同時に、ＢＧＡ半田ボールを実装する開口部の形成のためソルダーレジスト層６０を形成する。
【００４９】
次に、ステップＳ６により、半田バンプの印刷を行なう。このステップＳ６では、ソルダーレジスト層２５の開口部２６及び金属ポスト２４の上面に鉛フリー半田である半田バンプ２７を印刷する。
【００５０】
以下、図７−１〜図７−１０を用いて、パッケージ基板ユニットの製造工程の詳細について、説明する。図７−１〜図７−１０は、実施例１のパッケージ基板ユニットの製造手順を説明する図を示している。なお、ここで説明するパッケージ基板ユニットの製造工程は、所定の基板製造システムもしくは手作業にて行なわれるが、ここでは基板製造システムが実施する例として説明する。
【００５１】
図７−１に示すように、先ず、半導体チップ実装層２０（図１）を形成する絶縁層２１にビア３１を電解めっきで充填する前に無電解めっきにより、導電めっきシート層２２を形成する。
【００５２】
ここで、この導電めっきシート層２２は、後述する処理工程（図７−６）でなくなり、導電パッド２３の下部及びビア３１の周囲にのみ残存する。前述したように、この導電パッド２３の下部及びビア３１の周囲に配設された導電めっきシート層２２ａは、導電パッド２３とビア３１と絶縁層２１の間の重要な接続シート層となる。すなわち、導電めっきシート層２２ａは、導電パッド２３とビア３１と絶縁層２１の間を密着させる役割を果たす。
【００５３】
具体的に説明すると、絶縁層２１の所定の位置（ビア３１の形成位置）に孔部を形成するとともに、絶縁層２１の表面部を荒くする処理を行う。その後、無電解めっき処理により絶縁層２１の表面に金属めっきシートである導電めっきシート層２２を形成する。そして、この導電めっきシート層２２を導電層として使用するとともに、導電めっきシート層２２の一部を、ビア３１の周囲及びビア３１の上部を越えるまで形成する。また、この導電めっきシート層２２の上部に導電パッド２３と配線３２ａとを形成する。前述したように、導電パッド２３は、半導体チップ１０と電気的に接続する電極部となる。
【００５４】
次に、図７−２に示すように、導電パッド２３を形成した銅のパターニング層の表面にドライフィルム材を使用して所定の厚さを有するドライフィルムレジスト層３４を形成する。ドライフィルムレジスト層３４は下の半導体チップ実装層２０の上に積層することで形成する。
【００５５】
次に、図７−３に示すように、ドライフィルムレジスト層３４の所定の部位を露光する露光処理を行なう。具体的には、フォトマスクなどを使用し、光照射により導電パッド２３の上面に位置するドライフィルムレジスト層３４に対して金属ポスト２４を形成するためのパターンを転写する。すなわち、この露光処理により露光された所定の部位が金属ポスト２４が形成される位置となる。
【００５６】
次に、図７−４に示すように、露光処理により露光されたドライフィルムレジスト層３４の所定の部位（ポスト開口となる部位）に対する現像処理を行なう。この現像処理によりドライフィルムレジスト層３４の所定の位置に金属ポスト２４を形成するための開口部３５が形成される。同図に示すように、開口部３５は、円柱状に形成された開口として形成される。
【００５７】
次に、図７−５に示すように、現像処理により現像した部位に対するめっき処理を行なう。具体的には、現像処理により形成された開口部３５に銅めっき３６を充填するめっき充填処理を行なう。このように、現像処理により形成された開口部３５に銅めっき３６を充填することにより、導電パッド２３の上面に円柱状の金属ポスト２４を形成することができる。
【００５８】
なお、本実施例１では、導電パッド２３の上面に金属ポスト２４を形成する場合に、ドライフィルムレジストを使用したセミアディティブ法を用いているが、このセミアディティブ法以外に、サブトラクティブ法で製造してもよい。
【００５９】
次に、図７−６に示すように、絶縁層２１の上面にあるドライフィルムレジスト層３４を剥離する。同図に示すように、ドライフィルムレジスト層３４を剥離する時に、導電パッド２３の下を除く、残りのエリア内にある導電めっきシート層２２が同時に無くなり、導電めっきシート層２２ａとなる。前述したように、この導電パッド２３の下部及びビア３１の周囲に配設された導電めっきシート層２２ａは、導電パッド２３とビア３１と絶縁層２１の間の重要な接続シート層となる。
【００６０】
次に、図７−７に示すように、絶縁層２１の上面に形成された導電パッド２３及び金属ポスト２４の周囲にソルダーレジスト層２５を形成する。この場合、ソルダーレジスト層２５の形成位置（高さ寸法Ｌ２）は、金属ポスト２４の高さ寸法Ｌ１よりも低い位置となるように形成する。これは、前述したように、金属ポスト２４の高さ寸法Ｌ１をソルダーレジスト層２５の高さ寸法Ｌ２より高い位置となるように形成することで、半田バンプ２７の内部に応力の集中に伴うクラックの発生を確実に防止するためである。
【００６１】
次に、図７−８に示すように、フォトマスクなどを使用して導電パッド２３の上面及び金属ポスト２４の周囲に形成されたソルダーレジスト層２５を露光する（図中黒色部分）。次に、図７−９に示すように、金属ポスト部の現像処理を行なう。具体的には、導電パッド２３の上面及び金属ポスト２４の周囲を現像する。すなわち、この現像処理により現像されたソルダーレジスト層２５の所定の部位は、半導体チップ１０の半田バンプ１１と接合される半田バンプ２７が印刷される開口部２６となる。
【００６２】
次に、図７−１０に示すように、ソルダーレジスト層２５に形成された開口部２６の中心にある金属ポスト２４の周囲に鉛フリー半田を使用した半田バンプ２７を印刷する。以上、図６及び図７−１〜図７−１０により説明した手順により、半導体チップ実装層２０に設けた半田バンプ２７の高さを内部から支持する金属ポスト２４を設けたパッケージ基板ユニット１を製造することができる。
【００６３】
以上説明したように、本実施例１のパッケージ基板ユニット１を形成する半導体チップ実装層２０には、絶縁層２１の上面に形成された導電めっきシート層２２ａと、導電めっきシート層２２ａの上面に形成された電極となる導電パッド２３を備える。また、導電パッド２３の上面のほぼ中央部に半田バンプ２７の高さを支持する金属ポスト２４を備えるので、金属ポスト２４により半田バンプ２７の内部に発生する応力を分散させることができる。これにより、半田バンプ２７に応力の集中に伴うクラックが発生することを防止することができる。
【００６４】
この結果、半導体チップ１０の端子に設けた半田バンプ１１とパッケージ基板ユニット１の半導体チップ実装層２０に設けた半田バンプ２７との接続信頼性及び半田バンプ２７間での狭ピッチ化及び高密度化を図ることができる。
【００６５】
次に、図８〜図１８を用いて、実施例２〜実施例１２に係るパッケージ基板ユニットを形成する半導体チップ実装層の別例について説明する。ここで、以下で説明する実施例２〜実施例１２において、前述した実施例１の半導体チップ実装層２０と同一の構成については、同一の符号を付して詳細な説明は省略する。
【実施例２】
【００６６】
図８は、実施例２に係るパッケージ基板ユニットを形成する半導体チップ実装層６１の構成を示す断面図である。図８に示すように、本実施例２では、半導体チップ実装層６１において、導電パッド２３の上面に形成された金属ポスト２４の表面部と導電パッド２３の上面の一部にＯＳＰ（Organic Solderability Preservative）などの耐熱プリフラックス処理による表面処理により表面処理層８１を形成する。
【００６７】
このように、本実施例２では、金属ポスト２４の表面部及び導電パッド２３の上面の一部に表面処理層８１を形成することにより、金属ポスト２４の表面部の清浄化及び酸化膜の除去を行うことができる。また、金属ポスト２４及び導電パッド２３の表面部と、ソルダーレジスト層２５の開口部２６に設けた半田バンプ２７との接合性及び導電性を高めることができる。
【実施例３】
【００６８】
図９は、実施例３に係るパッケージ基板ユニットを形成する半導体チップ実装層６２の構成を示す断面図である。図９に示すように、本実施例３では、半導体チップ実装層６２において、ソルダーレジスト層２５に形成する開口部２６ａの寸法を幅広に形成する。また、半導体チップ１０の半田バンプ１１と接合する半田バンプ２７はマッシュルームの形になる構成としている。
【００６９】
このように、本実施例３では、半田バンプ２７は半導体チップ１０に対する半田バンプ２７及び導電パッド２３との導電性を向上させることができる。また、金属ポスト２４に設けた半田バンプ２７は、ソルダーレジスト層２５の開口部２６ａとは接触しないことから、接触境界点を減少させることができ、応力集中によるクラックをより防止することができる。
【実施例４】
【００７０】
図１０は、実施例４に係るパッケージ基板ユニットを形成する半導体チップ実装層６３の構成を示す断面図である。図１０に示すように、本実施例４では、半導体チップ実装層６３において、前述した図９の実施例３と相違する点は、実施例３の構成に加えて、金属ポスト２４及び導電パッド２３の表面部に耐熱プリフラックス処理などの表面処理により表面処理層８３を形成したことにある。すなわち、金属ポスト２４及び導電パッド２３に形成した表面処理層８３の上面に半田バンプ２７がマッシュルームの形で設けられる。
【００７１】
このように、本実施例４では、実施例３と同様に、半田バンプ２７は半導体チップ１０に対する半田バンプ２７及び導電パッド２３との導電性を向上させることができる。また、金属ポスト２４及び導電パッド２３に表面処理層８３を形成するので、金属ポスト２４及び導電パッド２３の表面部と、半田バンプ２７との接合性及び導電性を高めることができる。
【実施例５】
【００７２】
図１１は、実施例５に係るパッケージ基板ユニットを形成する半導体チップ実装層６４の構成を示す断面図である。図１１に示すように、本実施例５では、半導体チップ実装層６４において、ソルダーレジスト層２５の開口部２６に半田バンプ２７を設けることなく、導電パッド２３の上面に設けた金属ポスト２４の表面部の周囲に半田８４を付着させる。このように、本実施例５では、金属ポスト２４の表面部の周囲にのみ半田８４を設けているので、半導体チップ１０の端子に設けた半田バンプ１１と、金属ポスト２４とを接合する半田の量を少なくできるため、より狭ピッチ化を図ることができる。
【実施例６】
【００７３】
図１２は、実施例６に係るパッケージ基板ユニットを形成する半導体チップ実装層６５の構成を示す断面図である。図１２に示すように、本実施例６では、半導体チップ実装層６５において、金属ポスト２４の表面部と、導電パッド２３の上面の一部に耐熱プリフラックス処理などの表面処理により表面処理層８１を形成する。また、金属ポスト２４の表面部に半田８４を設ける。このように、本実施例６では、実施例５と同様に、半田の量を少なくできるため、より狭ピッチ化を図ることができる。また、表面処理層８１の形成により、半導体チップ１０に対する半田バンプ２７及び導電パッド２３との導電性を向上させることができる。
【実施例７】
【００７４】
図１３は、実施例７に係るパッケージ基板ユニットを形成する半導体チップ実装層６６の構成を示す断面図である。図１３に示すように、本実施例７では、半導体チップ実装層６６において、ソルダーレジスト層２５に形成する開口部２６ａの寸法を幅広に形成する。また、金属ポスト２４に半田バンプ２７を設けることなく、金属ポスト２４及び導電パッド２３の表面部に耐熱プリフラックス処理などの表面処理により表面処理層８３を形成する。このように、本実施例７では、表面処理層８３の形成により、半導体チップ１０に対する半田バンプ２７及び導電パッド２３との導電性を向上させることができる。
【実施例８】
【００７５】
図１４は、実施例８に係るパッケージ基板ユニットを形成する半導体チップ実装層６７の構成を示す断面図である。図１４に示すように、本実施例８に係る半導体チップ実装層６７では、導電パッド２３の上面に形成された金属ポスト２４の上面に少量の半田バンプ２７ａを設ける。そして、この半田バンプ２７ａは半導体チップ１０の半田バンプ１１と直接接合する構成としている。
【００７６】
このように、本実施例８では、金属ポスト２４の上面に少量の半田バンプ２７ａを設け、半田バンプ２７ａを半導体チップ１０の半田バンプ１１と直接接合するので、金属ポスト２４及び導電パッド２３との導電性を向上できる。
【実施例９】
【００７７】
図１５は、実施例９に係るパッケージ基板ユニットを形成する半導体チップ実装層６８の構成を示す断面図である。図１５に示すように、本実施例９では、半導体チップ実装層６８において、導電パッド２３の上面に形成する金属ポスト２４ａの形状は、上径が下径より大きいとなる円錐形状として形成される。
【００７８】
また、導電パッド２３の上面に形成された金属ポスト２４ａの表面部と、導電パッド２３の上面の一部には、耐熱プリフラックス処理などの表面処理により表面処理層８５が形成される。本実施例９では、前述した実施例２と同様に、表面処理層８５を形成することにより、金属ポスト２４ａ及び導電パッド２３の表面部と、ソルダーレジスト層２５の開口部２６に設けた半田バンプ２７との接合性及び導電性を向上させることができる。
【００７９】
ここで、本実施例９では、ソルダーレジスト層２５の開口部２６及び金属ポスト２４ａの表面に半田バンプ２７を設ける構成としているが、前述した実施例７と同様に、半田バンプ２７を設けない構成としてもよい。すなわち、半導体チップ１０の半田バンプ１１と、表面処理層８５を介して金属ポスト２４ａとを直接接合させる構成としてもよい。この場合には、半田量の減少により狭ピッチ化を図ることができる。
【実施例１０】
【００８０】
図１６は、実施例１０に係るパッケージ基板ユニットを形成する半導体チップ実装層６９の構成を示す断面図である。図１６に示すように、本実施例１０では、半導体チップ実装層６９において、導電パッド２３の上面に設ける金属ポスト２４ａの形状を上径が下径より大きいとなる円錐形状としている。また、ソルダーレジスト層２５に形成する開口部２６ａの寸法を幅広に形成するとともに、半導体チップ１０の半田バンプ１１と接合する半田バンプ２７はマッシュルームの構成としている。
【００８１】
このように、本実施例１０では、半田バンプ２７は半導体チップ１０に対する半田バンプ２７及び導電パッド２３との導電性を向上させることができる。
【実施例１１】
【００８２】
図１７は、実施例１１に係るパッケージ基板ユニットを形成する半導体チップ実装層７０の構成を示す断面図である。図１７に示すように、本実施例１１では、半導体チップ実装層７０において、導電パッド２３の上面に形成する金属ポスト２４ｂの形状を下径が上径より大きいとなる円錐形状としている。また、導電パッド２３の上面に形成された金属ポスト２４ｂの表面部と、導電パッド２３の上面の一部には、耐熱プリフラックス処理などの表面処理により表面処理層８５が形成される。
【００８３】
このように、本実施例１１では、前述した実施例９と同様に、金属ポスト２４ｂ及び導電パッド２３の上面の一部に表面処理層８５を形成することにより、ソルダーレジスト層２５の開口部２６に設けた半田バンプ２７との接合性を向上させることができる。
【００８４】
なお、前述した実施例９と同様に、ソルダーレジスト層２５の開口部２６に半田バンプ２７を設けることなく半導体チップ１０の半田バンプ１１と、表面処理層８５を介して金属ポスト２４ｂとを直接接合させる構成としてもよい。この場合には、半田量の減少により狭ピッチ化を図ることができる。
【実施例１２】
【００８５】
図１８は、実施例１２に係るパッケージ基板ユニットを形成する半導体チップ実装層７１の構成を示す断面図である。図１８に示すように、本実施例１２では、半導体チップ実装層７１において、導電パッド２３の上面に形成する金属ポスト２４ｂの形状を下径が上径より大きいとなる円錐形状としている。また、ソルダーレジスト層２５に形成する開口部２６ａの寸法を幅広に形成するとともに、半田バンプ２７はマッシュルームの構成としている。
【符号の説明】
【００８６】
１、１００  パッケージ基板ユニット
４、５、１４、２１、５５  絶縁層
３、２０、６１〜７１  半導体チップ実装層
６、２３  導電パッド
７、２５、１６、６０  ソルダーレジスト層
８、２６、２６ａ  開口部
９、１１、２７、２７a  半田バンプ
１０  半導体チップ
１２、３１、５１  ビア
１３、３２、４２、５２  ビアパッド
１５、４０  コア層
１７、４１  貫通孔
１８、４３  貫通ビア
１９、５４  ＢＧＡ（Ball Grid Array）半田ボール実装層
２４、２４ａ、２４ｂ  金属ポスト
３０、５０  ビルドアップ層
３２ａ、４２ａ、５２ａ  配線
３４  ドライフィルムレジスト
３６  銅めっき
５３  ＢＧＡ（Ball Grid Array）パッド
８１、８３、８５  表面処理層
８４  半田
【図１】
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【図２−１】
2012064911.tif 000004
【図２−２】
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【図３】
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【図４−１】
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【図４−２】
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【図５】
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【図６】
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【図７−１】
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【図７−２】
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【図７−３】
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【図７−４】
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【図７−５】
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【図７−６】
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【図７−７】
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【図７−８】
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【図７−９】
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【図７−１０】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2012064911.tif 000031
【図１９】
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【図２０−１】
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【図２０−２】
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