(57)【要約】【課題】半導体集積回路装置におけるマイクロコンピュータ周辺装置の高速起動。【解決手段】マイクロコンピュータ周辺装置は、マイクロコンピュータから受信した初期設定コマンドに基づく設定信号をレジスタを介して機能回路部に出力し、初期設定を行う。ここで、レジスタにおける設定信号のデータをＭＴＪ素子等の不揮発性記憶素子を用いた保持回路で記憶しておく。電源再投入時には、保持回路に記憶された設定信号のデータで初期設定を行う。【選択図】図２
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【特許請求の範囲】
【請求項１】
マイクロコンピュータから受信した初期設定コマンドに基づく設定信号をレジスタを介して出力するインターフェース部と、
上記インターフェース部から供給される設定信号に基づいて起動時設定が行われる機能回路部と、
上記インターフェース部の上記レジスタの記憶内容を不揮発性記憶素子を用いて記憶する保持回路と、
を備えたマイクロコンピュータ周辺装置。
【請求項２】
上記不揮発性記憶素子は磁気トンネル接合素子である請求項１に記載のマイクロコンピュータ周辺装置。
【請求項３】
上記磁気トンネル接合素子は、
膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、
上記記憶層に記憶された情報の基準となる膜面に垂直な磁化を有する磁化固定層と、
上記記憶層と上記磁化固定層の間に設けられる非磁性層と、
を有する構造である請求項２に記載のマイクロコンピュータ周辺装置。
【請求項４】
上記保持回路は、上記レジスタを構成する複数の論理ゲートの各入出力ノードの論理値を、電源切断時において保持するために必要な１又は複数のノードに対して、１又は複数個接続される請求項３に記載のマイクロコンピュータ周辺装置。
【請求項５】
上記初期設定コマンドに基づく上記レジスタの論理値を記憶する動作を、上記保持回路に実行させるコントロール回路を備えた請求項４に記載のマイクロコンピュータ周辺装置。
【請求項６】
マイクロコンピュータから受信した初期設定コマンドに基づく設定信号をレジスタを介して出力するインターフェース部と、上記インターフェース部から供給される設定信号に基づいて起動時設定が行われる機能回路部と、上記インターフェース部の上記レジスタの記憶内容を不揮発性記憶素子を用いて記憶する保持回路とを備えたマイクロコンピュータ周辺装置の初期設定方法として、
上記初期設定コマンドに基づく上記レジスタの論理値を上記保持回路に記憶保持するステップと、
電源再投入時に、上記保持回路に記憶された論理値を上記レジスタに回復させるステップと、
上記論理値が回復された上記レジスタから出力される設定信号により上記機能回路部で初期設定を行うステップと、
を備えた初期設定方法。
【請求項７】
マイクロコンピュータと、
マイクロコンピュータ周辺装置とを有し、
上記マイクロコンピュータ周辺装置は、
上記マイクロコンピュータから受信した初期設定コマンドに基づく設定信号をレジスタを介して出力するインターフェース部と、
上記インターフェース部から供給される設定信号に基づいて起動時設定が行われる機能回路部と、
上記インターフェース部の上記レジスタの記憶内容を不揮発性記憶素子を用いて記憶する保持回路と、
を備えている半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、マイクロコンピュータ周辺装置、初期設定方法、半導体集積装置に関し、特にマイクロコンピュータ周辺装置での初期設定の技術に関する。
【先行技術文献】
【特許文献】
【０００２】
【特許文献１】特開２００６−２３７１５４号公報
【特許文献２】特開２００２−３１４１６４号公報
【背景技術】
【０００３】
昨今のＬＳＩ（Large Scale Integrated Circuit）の大規模化に伴い、回路の大規模化だけでなく、ファームウエアの大規模化も進んでおり、ＳｏＣ（System-on-a-chip）等で、その起動時に長大な時間を要するようになってきている。この問題は、メモリの改善などでも一部短縮が図られてはいるが、まだ完全に解決はされていない。
またＬＳＩの大規模化によって、ＳｏＣ内部の回路数も増え、機能ブロックの数も増えている。それによって、ＬＳＩの起動時にそれら周辺機能ブロックを設定しなおす必要があり、その作業に要するコマンド数は膨大なものになっている。このコマンド設定に多くのクロック数を割いてしまうことも、起動時間の長大化の一つの原因となっている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示では、半導体集積回路としての装置におけるマイクロコンピュータ周辺装置（周辺回路）における再起動時の初期設定を迅速に行い、起動の時短化を図る。
【課題を解決するための手段】
【０００５】
本開示のマイクロコンピュータ周辺装置は、マイクロコンピュータから受信した初期設定コマンドに基づく設定信号をレジスタを介して出力するインターフェース部と、上記インターフェース部から供給される設定信号に基づいて起動時設定が行われる機能回路部と、上記インターフェース部の上記レジスタの記憶内容を不揮発性記憶素子を用いて記憶する保持回路とを備える。
例えば上記不揮発性記憶素子は磁気トンネル接合素子とする。
【０００６】
本開示の初期設定方法は、マイクロコンピュータから受信した初期設定コマンドに基づく設定信号をレジスタを介して出力するインターフェース部と、上記インターフェース部から供給される設定信号に基づいて起動時設定が行われる機能回路部と、上記インターフェース部の上記レジスタの記憶内容を不揮発性記憶素子を用いて記憶する保持回路とを備えたマイクロコンピュータ周辺装置の初期設定方法である。そして、上記初期設定コマンドに基づく上記レジスタの論理値を上記保持回路に記憶保持するステップと、電源再投入時に、上記保持回路に記憶された論理値を上記レジスタに回復させるステップと、上記論理値が回復された上記レジスタから出力される設定信号により上記機能回路部で初期設定を行うステップとを備える。
【０００７】
本開示の半導体集積装置は、マイクロコンピュータとマイクロコンピュータ周辺装置とを有する。そして上記マイクロコンピュータ周辺装置は、上記マイクロコンピュータから受信した初期設定コマンドに基づく設定信号をレジスタを介して出力するインターフェース部と、上記インターフェース部から供給される設定信号に基づいて起動時設定が行われる機能回路部と、上記バスインターフェース部の上記レジスタの記憶内容を不揮発性記憶素子を用いて記憶する保持回路とを備えている。
【０００８】
このような本開示では、マイクロコンピュータ周辺装置が、マイクロコンピュータからの初期設定コマンドに基づく設定信号によって起動時の初期設定を行う際に、レジスタに記憶された設定信号内容を保持回路で不揮発的に保持しておく。再起動時には、マイクロコンピュータからの初期設定コマンドを必要とせずに、保持回路に記憶していた設定信号をレジスタに回復させて機能回路部に供給し、初期設定処理を実行させる。
つまり、この設定信号を電源オン時に不揮発性記憶素子に書き込んでおくことで、電源再投入時にマイクロコンピュータから初期設定コマンドを送る必要をなくすものである。
【発明の効果】
【０００９】
本開示の技術により、コンピュータ周辺装置での初期設定が高速化でき、再起動の時間短縮が実現される。
【図面の簡単な説明】
【００１０】
【図１】本開示の実施の形態のＳｏＣの構成例のブロック図である。
【図２】実施の形態の周辺回路の構成例のブロック図である。
【図３】実施の形態の周辺回路のレジスタの説明図である。
【図４】実施の形態の保持回路の回路図である。
【図５】実施の形態のＭＴＪ素子の説明図である。
【図６】実施の形態の電源投入時及び電源再投入時の処理のフローチャートである。
【図７】実施の形態の保持回路による記憶過程の説明図である。
【図８】実施の形態の保持回路による記憶過程の説明図である。
【図９】実施の形態の保持回路による記憶過程の説明図である。
【図１０】実施の形態の保持回路による回復過程の説明図である。
【図１１】実施の形態の保持回路の回復時の動作の説明図である。
【発明を実施するための形態】
【００１１】
以下、本開示の実施の形態を次の順序で説明する。
＜１．ＳｏＣの構成＞
＜２．周辺回路の構成＞
＜３．初期設定に関する動作＞
【００１２】
＜１．ＳｏＣの構成＞
図１に半導体集積装置の実施の形態となるＳｏＣのブロック図を示す。
このＳｏＣは、マイクロコンピュータとしてのＭＰＵ（Microprocessing Unit）１、システムバス２を備える。
ＭＰＵ１はＳｏＣ内の中央制御装置として機能し、システムバス２で接続された各周辺回路（ペリフェラル）を制御し、必要な動作機能を実現させる。
【００１３】
ＭＰＵ１との間でシステムバス２を介して接続される周辺回路の例として、図１ではキャッシュメモリ１１、ＤＲＡＭ（Dynamic Random Access Memory）インターフェース１２、ＪＴＡＧ（Joint European Test Action Group）インターフェース１３、タイマー部１４、パラレルインターフェース１５、フラッシュメモリインターフェース１６を示している。
もちろん半導体集積回路であるＳｏＣとしてＭＰＵ１の周辺回路となる実際の回路部の種類は多様であり、これら図示したものに限られない。
【００１４】
これら周辺回路はＭＰＵ１の制御に基づき、各種動作を行う。
キャッシュメモリ１１は、各種のデータのバッファリング記憶等を行う。
ＤＲＡＭインターフェース１２は、例えば外部チップとして形成されたＤＲＡＭ２１に対するデータの書込／読出を行う。
ＪＴＡＧインターフェース１３は、集積回路の検査信号のインターフェースである。
タイマー部１４は、各種の計数動作を行う。
パラレルインターフェース１５は、パラレルポートによるデータの入出力を行う。
フラッシュメモリインターフェース１６は、外部のフラッシュメモリ２２に対するデータの書込／読出を行う。
【００１５】
＜２．周辺回路の構成＞
周辺回路１０の構成を図２に示す。
なお、ここで周辺回路１０というのは、実際には、図１のキャッシュメモリ１１、ＤＲＡＭインターフェース１２、ＪＴＡＧインターフェース１３、タイマー部１４、パラレルインターフェース１５、フラッシュメモリインターフェース１６などである。図２では周辺回路１０の構成として、請求項でいうマイクロコンピュータ周辺装置としての構成を示している。
【００１６】
周辺回路１０は、バスインターフェース４０、機能回路部４３、コントロール回路４５、保持回路群４６を有する。
【００１７】
バスインターフェース４０は、システムバス２を介してＭＰＵ１からのコマンドを受け取る。コマンドとしてアドレス、セレクト信号、データが供給される。
起動時には、ＭＰＵ１から初期設定コマンドが送信されてくることになる。
このバスインターフェース４０は、デコーダ４１とレジスタ群４２を備える。デコーダ４１によりＭＰＵ１から送信されてきたコマンドをデコードし、各種の設定信号をレジスタ群４２内のレジスタを介して機能回路部４３に出力する。
レジスタ群４２には、設定信号を機能回路部４３に供給するための必要数のレジスタ（フリップフロップ回路等）が設けられている。
レジスタ群にはクロックＳＣＫが供給される。
【００１８】
機能回路部４３とは、周辺回路１０の実際の動作機能を実行する部位として示している。
例えばキャッシュメモリ１１であれば、機能回路部４３とはバッファリング記憶のための構成であり、ＤＲＡＭインターフェース１２であれば、機能回路部４３とはＤＲＡＭ２１に対する書込／読出アクセスを実行する回路部である。さらにいえば、ＪＴＡＧインターフェース１３であれは、機能回路部４３とは集積回路の検査信号のインターフェース動作を実行する部位であり、タイマー部１４であれば各種の計数動作を行う部位である。またパラレルインターフェース１５であれば、パラレルポートによるデータの入出力を行う部位で有り、フラッシュメモリインターフェース１６であれば、フラッシュメモリ２２に対する書込／読出アクセスを行う部位である。
【００１９】
起動時には、バスインターフェース４０で受信したＭＰＵ１からの初期設定コマンドに基づく設定信号に応じて、機能回路部４３が初期設定動作を行う。
【００２０】
本実施の形態の場合、レジスタ群４２における各レジスタに対して、所要数の保持回路が設けられている。これらを保持回路群４６としている。
保持回路群４６内の各保持回路は、レジスタ群４２の各レジスタの所定ノードに接続され、そのノードの論理値を不揮発的に記憶できるようにされている。
即ち保持回路は、レジスタ群の各レジスタの記憶内容を不揮発性記憶素子を用いて記憶する。本例の場合、不揮発性記憶素子としては磁気トンネル接合素子を用いている。
【００２１】
コントロール回路４５は、保持回路群４６の各保持回路に対して制御信号ＣＴＲＬを与え、レジスタ内容の記憶や読出を制御する。
具体的にはコントロール回路４５は、初期設定コマンドに基づくレジスタの論理値を保持回路に記憶保持させるように制御信号ＣＴＲＬを出力する。また電源再投入時に、保持回路に記憶された論理値をレジスタに回復させるための制御信号ＣＴＲＬの出力も行う。
【００２２】
図３（ａ）は、レジスタ群４２における１つのレジスタＲＧと、該レジスタＲＧに接続される保持回路群４６内の保持回路５０（５０Ａ、５０Ｂ、５０Ｃ）を示している。
保持回路５０は、レジスタＲＧを構成する複数の論理ゲートの各入出力ノードの論理値を、電源切断時において保持するために必要な１又は複数のノードに対して、１又は複数個接続される。この例の場合、レジスタＲＧに対し、３つの保持回路５０Ａ、５０Ｂ、５０Ｃが接続されている。
【００２３】
レジスタＲＧは、ナンドゲートＮＡＮＤ１〜ＮＡＮＤ８、ノットゲートＮＯＴ１、ＮＯＴ２が図示のように接続されて成る。
ナンドゲートＮＡＮＤ１の入力がＤ入力となり、デコーダ４１からの設定信号を構成するデータが入力される。クロックＳＣＫはノットゲートＮＯＴ１に入力される。ナンドゲートＮＡＮＤ７の出力がＱ出力、ナンドゲートＮＡＮＤ８の出力が反転Ｑ出力となる。
即ちここでは、レジスタＲＧとして、クロックＳＣＫの立ち上がりでＤ入力をラッチし、Ｑ出力とする一般的なＤフリップフロップ構成を例としている。
【００２４】
各ゲートの入出力ノードの論理値は図３（ｂ）に示すようになる。
Ｄ入力＝１（Ｈ）の場合、太線で示したノードが「Ｈ」、破線で示したノードが「Ｌ」となる。
Ｄ入力＝０（Ｌ）の場合、太線で示したノードが「Ｌ」、破線で示したノードが「Ｈ」となる。
【００２５】
ここで、図示のように保持回路５０Ａ、５０Ｂ、５０Ｃを接続して、その接続ノードの論理値を記憶すると、電源再投入の際などに、レジスタＲＧの状態を回復できる。
保持回路５０Ａは、Ｄ入力ノードの論理値を記憶する。
保持回路５０Ｂは、ナンドゲートＮＡＮＤ６の出力ノードの論理値を記憶する。
保持回路５０Ｃは、ナンドゲートＮＡＮＤ７のＱ出力とＮＡＮＤ８の反転Ｑ出力の論理値を記憶する。
【００２６】
図４に保持回路５０（５０Ａ、５０Ｂ、５０Ｃ）の回路例を示す。
保持回路５０は、図示のように、Ｐチャンネルトランジスタ（ＦＥＴ）Ｔｒ１とＮチャンネルトランジスタ（ＦＥＴ）Ｔｒ２によるノット回路と、Ｐチャンネルトランジスタ（ＦＥＴ）Ｔｒ３とＮチャンネルトランジスタ（ＦＥＴ）Ｔｒ４によるノット回路とを組み合わせた、いわゆる通常のＳＲＡＭ（Static Random Access Memory）と同等の構成部分を備える。これらの各ノット回路には電源電圧ＶＤＤが印加される。
また２つのＭＴＪ（Magnetic Tunnel Junction：磁気トンネル接合）素子５１、５２を有する。
端子５４は論理値ＤＴ−Ａが入力される。端子５５は論理値ＤＴ−Ｂが入力される。論理値ＤＴ−Ｂは、論理値ＤＴ−Ａの反転値である。
端子５４からの論理値ＤＴ−Ａは、トランジスタＴｒ３，Ｔｒ４のゲートに印加され、またトランジスタＴｒ１，Ｔｒ２のドレイン−ソースの接続点に印加される。
端子５５からの論理値ＤＴ−Ｂは、トランジスタＴｒ１，Ｔｒ２のゲートに印加され、またトランジスタＴｒ３，Ｔｒ４のドレイン−ソースの接続点に印加される。
【００２７】
端子５３にはコントロール回路４５からの制御信号ＣＴＲＬが供給される。
ＭＴＪ素子５１は、端子５３、５４の間に接続される。
ＭＴＪ素子５２は、端子５３、５５の間に接続される。
【００２８】
ＭＴＪ素子５１，５２は、膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層１４と、記憶層１４に記憶された情報の基準となる膜面に垂直な磁化を有する磁化固定層１２と、記憶層１４と磁化固定層１２の間に設けられる非磁性層１３とを有する構成とされる。
【００２９】
図５にＭＴＪ素子５１，５２の構造例を示す。
図５（ａ）は円柱形状のＭＴＪ素子としての磁気メモリ素子を模式的に示しており、図５（ｂ）は断面構造を示している。
【００３０】
図示のように、垂直磁化を有する本実施の形態のＭＴＪ素子５１，５２は、下部電極１１と上部電極１５の間に、少なくとも磁化固定層１２、非磁性層（トンネルバリア層）１３、記憶層１４が積層されている。
図５（ｂ）では上部電極１５の上方に配線６０を形成した状態で示している。
図５（ａ）における記憶層１４と磁化固定層１２内の矢印は磁化方向を示し、記憶層１４はスピン注入により垂直磁化方向が反転することを表している。
【００３１】
記憶層１４は、磁化方向が層面垂直方向に自由に変化する磁気モーメントを有する強磁性体から構成されている。磁化固定層１２は、磁化が膜面垂直方向に固定された磁気モーメントを有する強磁性体から構成されている。
情報の記憶は一軸異方性を有する記憶層１４の磁化の向きにより行う。書込みは、膜面垂直方向に電流を印加し、スピントルク磁化反転を起こすことにより行う。このように、スピン注入により磁化の向きが反転する記憶層１４に対して、下層に磁化固定層としての参照層１２が設けられ、記憶層１４の記憶情報（磁化方向）の基準とされる。
情報の書込時においては電流印加方向によって「１」又は「０」が書き込まれる。具体的には、電流方向に応じて、記憶層１４の磁化方向が「１」又は「０」に対応した方向となり、結果としてＭＴＪ素子の抵抗値が「１」又は「０」に応じた値となる。
【００３２】
記憶層１４は、垂直異方性を有する磁性材料から構成される。このような磁性材料としては、ＴｂＣｏＦｅ等の希土類−遷移金属合金、Ｃｏ／Ｐｄ多層膜等の金属多層膜、ＦｅＰｔ等の規則合金がある。またＣｏＦｅＢを用いることも好適である。
またスピン注入型磁気メモリを構成する場合に、大きな読み出し信号を与える高磁気抵抗変化率を実現するために、非磁性層（トンネルバリア層）１３としてＭｇＯが用いることが好ましい。
磁化固定層１２としては、反転電流の大きな磁性層を用いる。記憶層１４よりも反転電流の大きな磁性層を用いることにより、高性能な記憶素子を構成することができる。
磁化固定層１２としては、例えば、Ｃｏを主成分とし、Ｃｒ、Ｔａ、Ｎｂ、Ｖ、Ｗ、Ｈｆ、Ｔｉ、Ｚｒ、Ｐｔ、Ｐｄ、Ｆｅ及びＮｉのうち１つ以上の元素を含む合金を用いることができる。例えば、ＣｏＣｒ、ＣｏＰｔ、ＣｏＣｒＴａ及びＣｏＣｒＰｔ等を用いることができる。また、Ｔｂ、Ｄｙ、Ｇｄと遷移金属とのアモルファス合金を用いることができる。例えば、ＴｂＦｅ、ＴｂＣｏ及びＴｂＦｅＣｏ等を用いることができる。また記憶層１４と同じくＣｏＦｅＢを用いることも好適である。
また、磁化固定層１２は、強磁性層のみにより形成されていてもよく、或いは複数層の強磁性層がトンネルバリア層を介して積層した積層フェリピン構造としてもよい。
【００３３】
このようなＭＴＪ素子５１，５２を図４のように接続して保持回路５０が形成される。なお、図４では下部電極１１、上部電極１５、配線６０の図示は省略している。
そしてこのようなＭＴＪ素子５１，５２は、記憶層１４の磁化方向が磁化固定層と同方向（平行）か逆方向（反平行）であるかにより、抵抗値が異なることによって情報を記憶するものとなる。
【００３４】
図３に示した保持回路５０Ａの場合は、端子５４がＤ入力ノードに接続され、その反転論理値が端子５５に供給されるようにする。
保持回路５０Ｂの場合は、端子５４がナンドゲートＮＡＮＤ６の出力ノードに接続され、その反転論理値が端子５５に供給されるようにする。
保持回路５０Ｃの場合は、端子５４がナンドゲートＮＡＮＤ７の出力ノードに接続され、端子５５がナンドゲートＮＡＮＤ８の出力ノードに接続されるようにする。
【００３５】
＜３．初期設定に関する動作＞
以上のような本例の周辺回路１０における初期設定に関する動作として、最初の電源投入時の動作と、電源再投入時の動作を説明する。
なお、ここでいう最初の電源投入時とは、保持回路５０へのレジスタＲＧのデータ内容の記憶が行われていない状態での電源投入時を指す。また電源再投入時とは、例えば再起動時などであって、それ以前の電源投入時に、保持回路５０へのレジスタＲＧのデータ内容の記憶が行われた場合の再度の電源投入時を指す。
【００３６】
図１に示したＭＰＵ１からは、各周辺回路１０（１１〜１６）へ、制御信号とデータが送られる。
図１のようなシステムでは、最初の電源投入時、ＭＰＵ１から初期化のために各周辺回路１０に初期設定コマンドが送信されて、各周辺回路１０で初期化が行われる。
また一般的なシステムでは、電源再投入時にも、再起動用の設定コマンドが送られる。
【００３７】
近年の半導体の大規模化とともに、この設定コマンドの数も膨大になり、現在の民生機器で問題になっている起動時の待機時間の長時間化の要因の一つになっている。
そこで本実施の形態では、このコマンド設定に要する時間を短縮させるため、各周辺回路１０では、バスインターフェース４０のレジスタＲＧについて保持回路４２を接続し、レジスタＲＧのデータを不揮発的に保持できるようにする。
即ち、上述のようにフリップフロップ回路のＱ値保持ノードなどに対し、ＭＴＪ素子５１，５２を有する保持回路５０を接続し、電源切断後の値の復帰時にも、切断前のＱ値を維持できるようにする。
このような構成及び動作によって、各周辺回路１０の設定値が電源切断時にも保持され、電源再投入時におけるＭＰＵ１からのコマンド送信作業を不必要とし、その分、再起動時間を短縮するものである。
【００３８】
まず図６（ａ）に、最初の電源投入時の周辺回路１０の動作手順を示す。
最初の電源投入時には、初期設定コマンドがＭＰＵ１から送信されてくる。周辺回路１０のバスインターフェース４０は、ステップＦ１０１でこれを受信・デコードする。そしてステップＦ１０２で、レジスタ群４２を介して機能回路部４３に設定信号を出力する。機能回路部４３では設定信号に応じて初期設定を行う。
ここで周辺回路１０は、ステップＦ１０３で、コントロール回路４５か保持回路５０を制御し、レジスタＲＧのデータ、つまり初期設定のための設定信号内容を記憶させる動作を行う。
【００３９】
このステップＦ１０３で実行される保持回路５０での記憶動作を図７〜図９で説明する。
まずコントロール回路４５は、通常時は、保持回路５０の端子５３をハイインピーダンス状態としている。
これに対し、保持回路５０に記憶を実行させる際には、コントロール回路４５は制御信号ＣＴＲＬを、ＭＴＪ素子特性における書き込み時間以上の時間をかけて、「Ｌ」→「Ｈ」→「Ｌ」と変化させる。これによって端子５４，５５の論理値ＤＴ−Ａ、ＤＴ−Ｂを、ＭＴＪ素子５１，５２に記憶させることができる。
【００４０】
図７は、記憶過程（１）として、制御信号ＣＴＲＬが最初に「Ｌ」とされたときの状態を示している。なお、図７〜図９においては、図３（ｂ）の太線のノードが「Ｈ」の状態を記憶するものとし、従って、記憶すべき論理値ＤＴ−Ａは「Ｈ」、論理値ＤＴ−Ｂは「Ｌ」の場合で説明する。
そして図７〜図９（及び後述の図１０）では、破線は「Ｌ」、太実線は「Ｈ」となる部分を示すものとしている。
なお、「Ｌ」は０Ｖ、「Ｈ」は電圧ＶＤＤに等しい。
【００４１】
まず図７のように制御信号ＣＴＲＬ＝Ｌとされると、論理値ＤＴ−Ａが「Ｈ」である端子５４側のＭＴＪ素子５１に、矢印Ｎ方向に書換電流が流れ、ＭＴＪ素子５１は高抵抗ＲAPの状態となる。
続いて図８のように制御信号ＣＴＲＬ＝Ｈとされると、論理値ＤＴ−Ｂが「Ｌ」である端子５５側のＭＴＪ素子５２に、矢印ＲＮ方向に書換電流が流れ、ＭＴＪ素子５２は低抵抗ＲPの状態となる。
最後に図９のように制御信号ＣＴＲＬ＝Ｌに戻し、記憶状態を確定させる。結局この一連の動作で、ＭＴＪ素子５１は「Ｈ」の記憶状態に相当する高抵抗ＲAPの状態となり、ＭＴＪ素子５２は「Ｌ」の記憶状態に相当する低抵抗ＲPの状態となる。
【００４２】
図２のレジスタ群４２における各レジスタＲＧについて、それぞれ保持回路５０Ａ、５０Ｂ、５０Ｃが、このように動作することで、レジスタ内容が不揮発的に保存されたことになる。
【００４３】
次に図６（ｂ）に、電源再投入時の周辺回路１０の動作手順を示す。
電源再投入時には、周辺回路１０はステップＦ１１０で、保持回路５０が記憶されている論理値をレジスタＲＧにロードする回復動作を行う。
そしてステップＦ１１１で、論理値、即ち設定信号がロードされたレジスタ群４２から設定信号が機能回路部４３に出力され、機能回路部４３では設定信号に応じて初期設定を行う。
【００４４】
上記のステップＦ１１０で実行される回復動作を図１０，図１１で説明する。
この場合コントロール回路４５は、制御信号ＣＴＲＬ＝Ｌとする。
上述のように最初の電源投入時には、ＭＴＪ素子５１，５２の抵抗値によって論理値が記憶されている。この抵抗値の差異は、電源再投入時の論理値ＤＴ−Ａ、ＤＴ−Ｂに反映される。この過程は、各トランジスタＴｒ１，Ｔｒ３が電源電圧ＶＤＤに配線キャパシタＣLを介して接続されており、ＭＴＪ素子５１，５２の抵抗値を介して電圧が回復するものである。
このときにＭＴＪ素子５１，５２に接続されているノット回路部分のトランジスタＴｒ１、Ｔｒ２，Ｔｒ３，Ｔｒ４のオン／オフ状態の移行が起こる。この移行時間がＭＴＪ素子５１，５２の高抵抗状態と低抵抗状態で異なり、この時間差が端子５４，５５での論理値ＤＴ−Ａ、ＤＴ−Ｂの違いをもたらす。
【００４５】
図１１（ａ）に等価回路を示し、図１１（ｂ）に電圧Ｖｃの時間変化を示している。電圧Ｖｃが論理値ＤＴ−Ａ、ＤＴ−Ｂに相当し、抵抗ＲAP、ＲPは、ＭＴＪ素子５１，５２の抵抗値に相当する。図１１（ｂ）のＶｔｈは、トランジスタＴｒ１、Ｔｒ２，Ｔｒ３，Ｔｒ４の閾値電圧としている。
図１１（ｂ）に示されるように、抵抗ＲAP、ＲPの抵抗差によって、端子５４側ライン（図１０の一点鎖線で示すライン）と、端子５５側ライン（図１０の点線を沿わせて示すライン）で、充電的回復過程に時間差が生ずる。
抵抗ＲP側（例えばＭＴＪ素子５２側）が早く電圧降下を起こし、トランジスタＴｒ１がオン、トランジスタＴｒ２がオフとなる。
これによって端子５４側ライン、つまり論理値ＤＴ−Ａが「Ｈ」となる。すると、トランジスタＴｒ３はオフ、トランジスタＴｒ４はオンとなり、端子５５側ライン、つまり論理値ＤＴ−Ｂが「Ｌ」となる。
【００４６】
このように回復された論理値ＤＴ−Ａ、ＤＴ−Ｂが、図３のレジスタＲＧの接続点のノードの論理値となり、結局レジスタには、最初の電源投入時の設定信号が回復された状態となる。
従ってレジスタ群４２の各レジスタが、その設定信号を機能回路部４３に供給できる。
【００４７】
以上のように、本実施の形態では、電源再投入時にはＭＰＵ１からの初期設定コマンドを受信することなく、各周辺回路１０が設定動作を行うことが可能となる。
これによって再起動時等の起動処理の時短化が実現できる。
またＭＰＵ１にとっても、再起動時のコマンド送信処理が不要となることで、非常に処理負担が低減されるという効果もあり、相乗的に高速起動化を実現できる。
【００４８】
実施の形態では、不揮発性記憶素子としてＭＴＪ素子を用いた例を説明したが、記憶素子としては、電気抵抗が２値を持ち、その値の保持が電源オフ状態でも可能な素子であれば実現できる。
但し、ＭＴＪ素子を用いることで、次のような利点が得られる。
まず最大の利点は、ＭＴＪ素子には書き換え回数に制限がないことである。この点は、ＬＳＩのファームウェアを作成するものにとって非常に有効である。なぜなら、書き換え回数に制限があると、プログラム上で回数を管理する部分を設ける必要があり、また頻繁なＯｎ／Ｏｆｆの切り替えができなくなる。一方でこの制限がなければ、切り替えについてファームウエア設計者は回数、頻度を自由に設定でき、低消費電力設計を進めることができる。
また、ＭＴＪ素子を用いるもう一つのメリットとして、電流制御で書き換えができることがある。その他の素子であれば、状態を遷移させるのに付加的な回路、機構が必要であるが、ＭＴＪ素子であれば、そのＭＴＪ素子に流れる電流のみで状態遷移が完結するので、素子とその周辺の付加的な回路を最小限に抑えることができる。
以上の２点が、強誘電体や相変化物質を使う事に対する優位な点である。
【００４９】
また実施の形態のＭＴＪ素子５１，５２は、記憶層１４及び磁化固定層１２が垂直磁化（磁化方向が膜面に垂直）を有するものとしたが、記憶層１４及び磁化固定層１２が面内磁化（磁化方向が膜面に平行）のものでもよい。
但し垂直磁化とすることで記憶素子の熱安定性の向上や反転電流（書き換えのために流す電流）の低減に有利である。
【００５０】
なお本技術は以下のような構成も採ることができる。
（１）マイクロコンピュータから受信した初期設定コマンドに基づく設定信号をレジスタを介して出力するインターフェース部と、
上記インターフェース部から供給される設定信号に基づいて起動時設定が行われる機能回路部と、
上記インターフェース部の上記レジスタの記憶内容を不揮発性記憶素子を用いて記憶する保持回路と、
を備えたマイクロコンピュータ周辺装置。
（２）上記不揮発性記憶素子は磁気トンネル接合素子である上記（１）に記載のマイクロコンピュータ周辺装置。
（３）上記磁気トンネル接合素子は、
膜面に垂直な磁化を有し、情報に対応して磁化の向きが変化される記憶層と、
上記記憶層に記憶された情報の基準となる膜面に垂直な磁化を有する磁化固定層と、
上記記憶層と上記磁化固定層の間に設けられる非磁性層と、
を有する構造である上記（２）に記載のマイクロコンピュータ周辺装置。
（４）上記保持回路は、上記レジスタを構成する複数の論理ゲートの各入出力ノードの論理値を、電源切断時において保持するために必要な１又は複数のノードに対して、１又は複数個接続される上記（１）乃至（３）のいずれかに記載のマイクロコンピュータ周辺装置。
（５）上記初期設定コマンドに基づく上記レジスタの論理値を記憶する動作を、上記保持回路に実行させるコントロール回路を備えた上記（１）乃至（４）のいずれかに記載のマイクロコンピュータ周辺装置。
【符号の説明】
【００５１】
１  ＭＰＵ、２  システムバス、１０  周辺回路、１１  キャッシュメモリ、１２  ＤＲＡＭインターフェース、１３  ＪＴＡＧインターフェース、１４  タイマー部、１５  パラレルインターフェース、１６  フラッシュメモリインターフェース、４０  バスインターフェース、４１  デコーダ、４２  レジスタ群、４３  機能回路部、４４  保持回路群、４５  コントロール回路、５０，５０Ａ，５０Ｂ，５０Ｃ  保持回路、５１，５２  ＭＴＪ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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