(57)【要約】【課題】信頼性の高い半導体装置を生産性高く製造する半導体装置の製造方法を提供する。【解決手段】本発明の実施形態の半導体装置の製造方法では、以下のように半導体装置が製造される。半導体基板１と、支持基板３と、これらの間に挟まれた第１の絶縁膜２と、を有する基板４の、半導体基板１の表面に、素子形成層５が形成される。素子形成層５の上に、配線層６が形成される。配線層６、素子形成層５、半導体基板１、及び第１の絶縁膜２を貫通し、支持基板３の内部に至る孔７が形成される。孔７の中に第２の絶縁膜８を介してプラグ９が形成される。プラグ９と配線層６中の配線とに電気的に接続された第１の端子１０が、第２の絶縁膜８の上に形成される。支持基板３を取り除き、プラグ９が第１の絶縁膜２の表面に露出する。第１の絶縁膜２の表面に露出したプラグ９に電気的に接続された第２の端子１１が前記第１の絶縁膜２の上に形成される。【選択図】図７
2012212698.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、支持基板と、前記半導体基板と前記支持基板との間に挟まれた第１の絶縁膜と、を有する基板の、前記半導体基板の前記第１の絶縁膜とは反対側の表面に、複数の半導体素子を有する素子形成層を形成する工程と、
前記素子形成層を形成する工程の後に、前記素子形成層の上に、前記複数の半導体素子素子に電気的に接続された配線を絶縁層内に有する配線層を形成する工程と、
前記配線層を形成する工程の後に、前記配線層のうち前記配線が形成されていない部分、前記素子形成層、前記半導体基板、及び前記第１の絶縁膜を貫通し、前記支持基板の内部に至る孔を形成する工程と、
前記孔の内側の全表面を覆い前記配線層を覆う第２の絶縁膜を形成する工程と、
前記孔の中に前記第２の絶縁膜を介して導電材料からなるプラグを形成する工程と、
前記プラグに電気的に接続され、前記第２の絶縁膜の開口部を介して前記配線層中の前記配線に電気的に接続された第１の端子を、前記第２の絶縁膜の上に形成する工程と、
前記支持基板を取り除き、前記プラグを前記第１の絶縁膜の表面に露出させる工程と、
前記第１の絶縁膜の表面に露出したプラグに電気的に接続された第２の端子を前記第１の絶縁膜の上に形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記孔を形成する工程は、
前記配線層の前記部分、前記素子形成層、前記基板を選択的にエッチングして前記孔の底部に前記第１の絶縁膜を露出させてエッチングが停止する第１のエッチング工程と、
前記孔の前記底部に露出した前記第１の絶縁膜をさらにエッチングする第２のエッチング工程と、
を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のエッチングは、ＲＩＥにより前記第１の絶縁膜に対する前記半導体基板のエッチングの選択性を用いて前記第１の絶縁膜で停止されることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記基板は、前記半導体基板と前記第１の絶縁膜との間に、さらにシリコン窒化膜を有することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記半導体基板の表面上に前記第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を介して前記半導体基板と前記支持基板とを接着する工程と、
前記半導体基板と前記支持基板とを接着する前記工程の後に、前記半導体基板の前記支持基板とは反対側の表面を削り、前記半導体基板を薄膜化する工程と、
を有する、
前記半導体基板を形成する工程をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記支持基板と前記半導体基板とを接着する前記工程は、前記第１の絶縁膜の表面にプラズマ処理を施した後に、前記第１の絶縁膜の前記表面に前記支持基板を貼り合わせることで実施されることを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体チップの素子が形成された表面から半導体チップの裏面に配線を引き出すビアホールを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路を用いたメモリ装置やシステムＩＣなどでは、容量を高めるために、半導体チップが多段に積層されて用いられる。このような半導体チップは、半導体素子等が形成された表面から裏面にかけて半導体チップを貫通するビアホールを有し、半導体素子とビアホールを電気的に接続する表面側の端子と、ビアホールと裏面で電気的に接続する裏面側端子とを備える。これらの端子とビアホールにより、表面側から裏面側に配線を引き出すことができる。このような半導体チップを多段に積層することで、上段の半導体チップの表面に形成された半導体素子等と下段の半導体チップの表面に形成された半導体素子等との電気的な接続が可能となる。また、これらの半導体チップには、積層容量を増やすために薄膜化が要求されるので、プロセス中のウェーハの割れを抑制するために、ウェーハを支持基板に貼り合わせた製造プロセスが必要となる。ウェーハは、接着剤や貼り付けテープなどで支持基板に貼り付けられる。しかしながら、貼り付け後は、高温プロセスができないため、このような貼り付け工程を有するプロセスは、プロセス上の制約が多く生産性を低下させる。また、低温プロセスでは良質な絶縁膜の形成が難しく、半導体装置の信頼性を低下させるおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２９４７４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性の高い半導体装置を生産性高く製造する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態の半導体装置の製造方法では、以下のように半導体装置が製造される。半導体基板と、支持基板と、半導体基板と支持基板との間に挟まれた第１の絶縁膜と、を有する基板の、半導体基板の第１の絶縁膜とは反対側の表面に、複数の半導体素子を有する素子形成層が形成される。その後、素子形成層の上に、複数の半導体素子に電気的に接続された配線を絶縁層内に有する配線層が形成される。その後、配線層のうち配線が形成されていない部分、素子形成層、半導体基板、及び第１の絶縁膜を貫通し、支持基板の内部に至る孔が形成される。孔の内側の全表面を覆い配線層を覆う第２の絶縁膜が形成される。孔の中に第２の絶縁膜を介して導電材料からなるプラグが形成される。プラグに電気的に接続され第２の絶縁膜の開口部を介して配線層中の配線に電気的に接続された第１の端子が、第２の絶縁膜の上に形成される。その後、支持基板を取り除き、プラグを第１の絶縁膜の表面に露出させる。第１の絶縁膜の表面に露出したプラグに電気的に接続された第２の端子が第１の絶縁膜の上に形成される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の要部断面図。
【図２】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図３】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図４】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図５】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図６】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図７】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図８】第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図。
【図９】第２の実施形態に係る半導体装置の要部断面図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。
【０００８】
（第１の実施の形態）
図１から図８を用いて、本発明の第１の実施形態に係る半導体装置及びその製造方法について説明する。図１は、第１の実施形態に係る半導体装置の要部断面図である。図２〜図８は、第１の実施形態に係る半導体装置の製造方法の製造工程の一部の要部断面図である。本実施形態に係る半導体装置は、半導体チップ１００を有し、半導体チップ１００は、メモリチップやシステムＩＣチップなどであるが、ディスクリート半導体のチップとすることも可能である。
【０００９】
本実施形態に係る半導体チップ１００は、半導体基板１、第１の絶縁膜２、素子形成層５と、配線層６と、貫通孔（ビアホール）７Ａと、第２の絶縁膜８と、プラグ９と、第１の端子１０と、第２の端子１１と、を備える。半導体基板１は、一例としてシリコン基板を用いることができるが、その他、炭化シリコン（ＳｉＣ）、窒化アルミニウムガリウム（ＡｌＧａＮ）等を半導体層に用いることも可能である。以後、半導体基板はシリコンを用いた例で説明する。第１の絶縁膜２は、一例として、シリコン酸化膜が用いられるが、その他のシリコン窒化膜又は、シリコン酸化膜及びシリコン窒化膜の積層構造が用いられることも可能である。
【００１０】
素子形成層５は、半導体基板１の第１の絶縁膜とは反対側の表面に設けられ、トランジスタ、ダイオード、抵抗などの半導体素子や、インダクタ、コンデンサなどの他の電気素子等（以下半導体素子等）を有する。半導体チップがメモリチップやシステムＩＣチップの場合は、これらの半導体素子等は、メモリ回路やシステムＩＣ等の集積回路を構成する。また、半導体チップがディスクリート半導体用のチップの場合は、これらの半導体素子等は、ディスクリート半導体の素子であっても良い。
【００１１】
配線層６は、素子形成層５の上に設けられる。配線層６は、素子形成層５中のそれぞれの半導体素子に電気的に接続された配線を、絶縁層の中に有する（詳細は図示せず）。配線層６は、配線を内部に有する絶縁層を多層に積層した多層配線構造とすることも可能である。配線層６中の配線が、素子形成層５の半導体素子等を電気的に接続させることで、メモリ回路やシステムＩＣ等の集積回路が構成される。
【００１２】
貫通孔７Ａは、配線層６、素子形成層５、半導体基板１、及び第１の絶縁膜を貫通するように設けられる。貫通孔７Ａは、配線層６の絶縁層で配線がない部分を貫通する。第２の絶縁膜は、貫通孔７Ａの内壁面の全面を覆い、配線層６の表面全体を覆う。第２の絶縁膜は、第１の絶縁膜同様に、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜との積層構造のいずれかとすることができる。プラグ９は、第２の絶縁膜を介して貫通孔７Ａの中に設けられ、導電材料からなる。プラグ９は、例えば、少なくともニッケル、銅、銅と錫の合金、及び銀と錫の合金のうちのいずれか１つの導電材料を有する。
【００１３】
第１の端子１０は、プラグ９及び第２の絶縁膜８の上に設けられ、プラグ９と電気的に接続される。また、図示しない第２の絶縁膜の開口部を介して、配線層６中の配線と電気的に接続されることで、プラグ９は、素子形成層５中の半導体素子等の少なくともいずれか１つと電気的に接続される。第１の端子は、半導体チップ１００の外部に引き出すための電極パッド部を備え、電極パッド部はプラグ９の上部以外の第２の絶縁膜上に設けられることも可能である。図１の場合は、プラグ９上部を電極パッドとすることも可能である。第１の端子１０は、プラグ９同様に、少なくとも、ニッケル、銅、銅と錫の合金、及び銀と錫の合金のうちのいずれか１つの導電材料とすることができる。
【００１４】
第２の端子１１は、第１の端子１０とは反対側でプラグ９上及び第１の絶縁膜上に設けられ、プラグ９と電気的に接続される。第２の端子１１も、第１の端子１０と同様に、少なくとも、ニッケル、銅、銅と錫の合金、及び銀と錫の合金のうちのいずれか１つの導電材料とすることができる。
【００１５】
以上のように構成される本実施形態に係る半導体装置が有する半導体チップ１００は、その表面の素子形成層５及び配線層６により形成される回路中の配線が、第１の端子１０、プラグ９、及び第２の端子を介して、半導体チップ１００の裏面側に引き回される構造を有する。なお、ここで素子形成層５が形成される表面を、半導体チップの表面と称し、これと対向する表面を半導体チップの裏面と称す。
【００１６】
次に、本実施形態に係る半導体装置の製造方法を上記半導体チップ１００を製造する場合を例にして、図２〜図８の製造工程の要部断面図を用いて説明する。図２（ａ）に示したように、半導体基板１としてシリコン基板を用意し、シリコン基板の表面に第１の絶縁膜２としてシリコン酸化膜２が形成される。シリコン酸化膜２は、熱酸化により形成されることもできるが、ＣＶＤ（Chemical Vapor Deposition）法で形成されることもできる。シリコン酸化膜２の膜厚は、一例として数μｍに形成されるが、製造プロセスに応じて変更可能である。また、シリコン酸化膜２を形成する前に、シリコン窒化膜が半導体基板１の表面にＣＶＤ法などにより形成され、シリコン酸化膜２は、シリコン窒化膜を介して半導体基板１上に形成されることも可能である。このように、シリコン酸化膜２と半導体基板１との間に、シリコン窒化膜を介在させることで、半導体チップ１００の裏面側の絶縁性をさらに高めることができ、半導体装置の信頼性が向上する。本実施形態に係る半導体装置の製造方法では、シリコン窒化膜を介在させない場合が説明される。なお、第１の絶縁膜は、前述のようにシリコン酸化膜に限られず、ＣＶＤ法により、シリコン窒化膜、又は、シリコン酸化膜とシリコン窒化膜との積層構造などにより形成されることも可能である。
【００１７】
次に、第１の絶縁膜２の表面にプラズマ処理を行う。プラズマ処理は、例えば、酸素、窒素、及びアルゴンなどのプラズマ粒子を用いて実施されることができる。図２（ｂ）に示したように、このプラズマ処理後、支持基板３の表面が、プラズマ処理された第１の絶縁膜の表面に接触するように、半導体基板１と支持基板とを第１の絶縁膜を介して貼り合わせることで、半導体基板１と支持基板３が接着される。支持基板３は、シリコン基板を用いることができるが、後述の半導体基板を薄膜化した後のプロセスで半導体基板１を支持できるものであれば、他の絶縁体基板を用いることも可能である。半導体基板の接着後、半導体チップの所定の厚さ（例えば、数十μｍ〜１００μｍ）となるように、グラインディングによる荒研磨、ドライポリッシング又はＣＭＰ（Chemical Mechanical Polishing）などによる破砕層の除去などが、半導体基板１の支持基板とは反対側の表面に実施される。
【００１８】
次に、図３に示したように、既存の半導体プロセスを用いることで、メモリ回路やシステムＩＣなどを構成する半導体素子等を、半導体基板１の支持基板３とは反対側の表面に形成し、素子形成層５を形成する。その後、配線層６が、素子形成層の半導体素子等のそれぞれに電気的に接続された配線を絶縁層の中に有するように、素子形成層５の上に形成される。配線層６は、配線を内部に有する絶縁層を多層に積層した積層配線構造とすることができる。配線層６の中の配線は、互いに絶縁層で絶縁される。
【００１９】
次に、図４（ａ）に示したように、図示しないマスクを用いて、ＲＩＥ（Reactive Ion Etching）により、孔７が、配線層６、素子形成層５、及び半導体基板１を貫通するように形成される。ＲＩＥは、エッチングガスに、例えば、六弗化硫黄（ＳＦ６）又は四弗化メタン（ＣＦ４）を用いて実施され、第１の絶縁膜２が孔７の底部に露出したところで半導体基板１と第１の絶縁膜２とのエッチング速度の差（エッチングの選択性）によりエッチングが停止する。すなわち、上記エッチングガスを用いることで、シリコン酸化膜２（第１の絶縁膜）に対するシリコン基板１（半導体基板）のエッチング速度が速く、エッチング選択比が高い。その後、第１の絶縁膜２及び支持基板３がエッチングされるように、エッチングガスに、例えば、トリフルオロメタン（ＣＨＦ３）又はパーフルオロシクロブタン（Ｃ４Ｆ８）を用いてＲＩＥを実施することで、図４（ｂ）に示されたように、第１の絶縁膜２がエッチングされ、孔７が、支持基板３の内部に達する。すなわち、上記エッチングガスを用いることで、シリコン支持基板３に対するシリコン酸化膜２（第１の絶縁膜）のエッチング速度差は少なく、エッチング選択比は大きくない。以上のように、上記一連のＲＩＥを実施することで、孔７は、配線層６、素子形成層５、半導体基板１、及び第１の絶縁膜２を貫通し、支持基板３の内部に達するように形成される。なお、説明を省略したが、配線層６と素子形成層５も、第１の絶縁膜２と同様にＲＩＥでエッチングが可能である。
【００２０】
ここで、孔７をＲＩＥで形成する際に、エッチングの選択性を用いて、孔７が第１の絶縁膜２に達したところでエッチングを停止している。しかしながら、半導体基板１と第１の絶縁膜２とのエッチング選択比が小さくなるようにエッチングガス選ぶことで、第１の絶縁膜２でエッチングを停止させずに、孔７が第１の絶縁膜２を貫通して支持基板３に達するように形成されることも可能である。ただし、ＲＩＥのエッチング速度が、ウェーハの面内でバラツキが大きい場合は、第１の絶縁膜で一端エッチングを停止する前者の方が、エッチングを停止させない後者よりも、孔７の形成不良の発生が少ないため、信頼性が高いプロセスとなる。
【００２１】
次に、図５に示されたように、第２の絶縁膜８が、孔７の内側の表面の全域を覆い、配線層６の表面上の全域を覆うように形成される。第２の絶縁膜８は、シリコン酸化膜とすることができ、熱酸化又はＣＶＤ法により形成されることができる。なお、第２の絶縁膜は、ＣＶＤ法により、シリコン窒化膜、又は、シリコン酸化膜とシリコン窒化膜との積層構造などにより形成されることも可能である。
【００２２】
次に、図６に示されたように、プラグ９が、孔７の中に第２の絶縁膜を介して充填されるように形成される。プラグ９は、導電材料からなり、例えば、少なくともニッケル、銅、銅と錫の合金、及び銀と錫の合金のうちのいずれか１つの導電材料を有する。
【００２３】
次に、図７に示されたように、第１の端子１０が、プラグ９及び第２の絶縁膜８の上に、プラグ９と電気的に接続されるように形成される。また、第１の端子１０は、図示しない第２の絶縁膜の開口部を介して、配線層６中の配線と電気的に接続されるように形成され、素子形成層５中の半導体素子等の少なくともいずれか１つと電気的に接続される。第１の端子１０は、半導体チップ１００の外部に配線を引き出すための電極パッド部を備え、電極パッド部はプラグ９の上部以外の第２の絶縁膜上に設けられるように形成されることも可能である。本実施形態に係る半導体チップ１００では、第１の端子の電極パッド部は、プラグ９の直上に形成される。第１の端子１０は、プラグ９同様に、少なくとも、ニッケル、銅、銅と錫の合金、及び銀と錫の合金のうちのいずれか１つの導電材料により形成されることができる。
【００２４】
次に、図８に示したように、支持基板３が取り除かれ、第１の絶縁膜２の表面にプラグ９及び第２の絶縁膜８が露出する。支持基板３は、例えば、初めに機械研磨であるグラインディングにより荒く削られ、必要によりドライポリッシングやＣＭＰなどにより表面の破砕層が取り除かれ、最後は、ウエットエッチングにより削られることで取り除かれることができる。このウエットエッチングでのエッチング液は、弗化水素と硝酸の混合液であり、第１の絶縁膜とプラグが、半導体チップの裏面側に露出したところで、エッチングを停止する。このほか、水酸化カリウム（ＫＯＨ）水溶液をエッチング液に用いることも可能である。
【００２５】
最後に、第２の端子１１が、第１の端子１０と反対側でプラグ９上及び第１の絶縁膜２上に設けられ、プラグ９と電気的に接続されるように形成される。第２の端子１１も、第１の端子１０と同様に、少なくとも、ニッケル、銅、銅と錫の合金、及び銀と錫の合金のうちのいずれか１つの導電材料により形成されることができる。以上の製造工程を有する半導体装置の製造方法により、図１に示した半導体チップ１００が形成され、半導体チップ１００を備える半導体装置が提供される。
【００２６】
本実施形態に係る半導体装置の製造方法では、図２（ａ）に示したように、シリコン基板１の表面にシリコン酸化膜２を形成後、このシリコン酸化膜２を介して、シリコン基板１がシリコンの支持基板３に接合される工程を有する。ここで、図示しない比較例として、シリコン基板１の表面に接着剤を塗布し、シリコン基板１が接着剤を介してシリコン支持基板３に接合される工程を有する半導体装置の製造方法を考える。シリコン基板１が接着剤を介してシリコン支持基板３に接合される工程以外は、比較例の半導体装置の製造方法は、本実施形態に係る半導体装置の製造方法と同じ工程を含む。
【００２７】
一般にシリコンの支持基板にシリコン基板を接合させるために用いられる接着剤は、通常の半導体プロセス中の雰囲気温度に耐えることができない。このため、比較例の半導体装置の製造方法では、シリコン基板１がシリコン支持基板３に接着剤で接合後は、ＣＶＤや拡散等の素子領域形成のための工程を実施することができない。そこで、シリコン基板１がシリコン支持基板３に接着剤で接合される前に、素子形成層が形成され、素子形成層が形成された表面側をシリコン支持基板３側に向けて接着される。
【００２８】
シリコン基板１の素子形成層と反対側の表面は、シリコン基板１が所定の厚さになるように研磨後、シリコン酸化膜などの絶縁膜が形成される。ここでも、シリコン基板１が接着剤によりシリコン支持基板３に接合されているので、シリコン酸化膜は低温ＣＶＤなどで形成され、緻密性があまりよくない。従って、半導体チップの裏面に形成される絶縁膜の絶縁性が劣るため、比較例の半導体装置の製造方法により製造された半導体装置は信頼性が低い。また、比較例の半導体装置の製造方法は、接着後は高温プロセスができないというプロセス上の制約もあり、プロセスの自由度が少ない。
【００２９】
これに対して、本実施形態に係る半導体装置の製造方法では、シリコン基板１は、その表面にシリコン酸化膜２を形成後、シリコン酸化膜２を介してシリコン支持基板３に接合される。シリコン基板１のシリコン酸化膜２が形成された反対側の表面が、シリコン基板１が所定の厚さにまるまで研磨された後、素子形成層がこの表面に形成される。このシリコン酸化膜２は、高温のＣＶＤ法により形成されるため緻密性が非常に高い。このため半導体チップ１００の裏面に形成される絶縁膜の絶縁性が高く、本実施形態に係る半導体装置の製造方法で製造された半導体装置は信頼性が高い。また、シリコン基板１がシリコン支持基板３に接合される工程で、シリコン酸化膜２が形成されるため、本実勢形態に係る半導体装置の製造方法は、比較例の半導体装置の製造方法と比較して、半導体チップの裏面側にシリコン酸化膜を形成する工程をわざわざ設ける必要がない。このため、本実施形態に係る半導体装置の製造方法は、製造工程数が削減され生産効率が高い。
【００３０】
（第２の実施の形態）
第２の実施の形態に係る半導体装置２００を図９を用いて説明する。図９は、第２の実施の形態に係る半導体装置２００の要部断面図である。なお、第１の実施の形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施の形態との相異点について主に説明する。
【００３１】
本実施の形態に係る半導体装置２００は、図９に示したように、第１の実施形態に係る半導体装置の製造方法で形成された半導体チップ１００を三段に重ねた積層構造を有する。例えば、半導体チップ１００は、メモリチップであり、各段の半導体チップ１００Ａ、１００Ｂ、１００Ｃは、同一構造の半導体チップである。各半導体チップのプラグ９Ａ、９Ｂ、９Ｃは、それぞれ、メモリ回路内に電源を供給する配線である。電源を供給する配線は、各半導体チップ内の半導体素子に対して共通配線とすることができる。従って、図９に示したように、上段の半導体チップ１００Ａの第２の端子１１Ａと中段の半導体チップ１００Ｂの第１の端子１０Ｂとが電気的に接続するように、銅・錫合金などのバンプで電気的に接続される。又は、上段半導体チップ１００Ａのプラグ９Ａと中段の半導体チップ１００Ｂのプラグとは、垂直方向に直線状に配置され、互いに電気的に接続される。中段の半導体チップ１００Ｂも、下段の半導体チップ１００Ｃに対して上記と同様に積層される。
【００３２】
以上、上記のように、第１の実施形態に係る半導体装置の製造方法で形成された半導体チップ１００の多層構造を用いることで、半導体装置２００のメモリ密度を高密度にすることが可能となる。また、第１の実施形態に係る半導体装置の製造方法で形成された半導体チップ１００は、半導体チップの裏面に形成された絶縁膜の絶縁性が高いため、積層された半導体チップ間での絶縁性が高い。このため、第１の実施形態に係る半導体装置の製造方法で形成された半導体チップ１００を用いることで、本実施形態に係る半導体装置２００は、メモリ容量が高く、信頼性が高いメモリデバイスとなる。
【００３３】
本実施形態は、半導体チップ１００がメモリチップの場合で説明したが、システムＩＣチップなどの多層積層構造にも適用可能であることは勿論のことである。また、プラグが各半導体チップの共通配線として用いられる場合を説明したが、例えば、中段の半導体チップの表面に形成された回路の一素子と、上段の半導体チップの表面に形成された回路の一素子とを接続させる配線として用いられる場合もある。この場合は、上段の半導体チップ１００Ａの裏面において、第２の外部端子１１Ａが配線パターンを有し、その配線パターンは、中段の半導体装置の接続されるべき素子との接続端子まで延伸されるよう形成されれば良い。各半導体チップのプラグは、垂直方向に直線状に重なるように配置される必要はなく、各半導体チップでそれぞれ別の領域に形成されることができる。
【００３４】
本実施形態では、半導体チップ１００が三段に積層された構造を示したが、必要に応じて更に半導体チップが多段に積層されることも可能である。
【００３５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３６】
１  シリコン基板
２  第１の絶縁膜
３  支持基板
４  ＳＯＩ基板
５  素子形成層
６  配線層
７  孔
７Ａ  貫通孔
８  第２の絶縁膜
９  プラグ
１０  第１の端子
１１  第２の端子
１００  半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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