(57)【要約】【課題】  リフレッシュの際の内部電源電位の低下による影響を抑える。【解決手段】  半導体装置１０は、センスアンプ１１６によるリフレッシュを必要とする複数のメモリセル１１３をそれぞれ含む複数のメモリ領域１１４又は１１５と、一回のリフレッシュ要求信号に関連して、複数のメモリ領域のうちリフレッシュの対象となるメモリ領域の数を決定する第１の制御回路１２１と、一回のリフレッシュ要求信号に従って、リフレッシュの対象となるメモリ領域に対するリフレッシュ動作を制御する第２の制御回路１２３と、リフレッシュ動作に関連して、センスアンプを活性化してからリフレッシュの対象であるメモリセルに接続されたワード線を非活性化するまでの時間を示すアクティブタイムアウトの時間を、決定されたメモリ領域の数に応じて可変する第３の制御回路１２２と、を有する。【選択図】図１
2012033228.tif 000002
【特許請求の範囲】
【請求項１】
センスアンプによる情報のリフレッシュを必要とする複数のメモリセルをそれぞれ含む複数のメモリ領域と、
一回のリフレッシュ要求信号に関連して、前記複数のメモリ領域のうち前記リフレッシュの対象となるメモリ領域の数を決定する第１の制御回路と、
前記一回のリフレッシュ要求信号に従って、前記リフレッシュの対象となるメモリ領域に対するリフレッシュ動作を制御する第２の制御回路と、
前記リフレッシュ動作に関連して、前記センスアンプを活性化してから前記リフレッシュの対象に関連するワード線を非活性化するまでの時間を示すアクティブタイムアウトの時間を、前記決定されたメモリ領域の数に応じて可変する第３の制御回路と、
を有する、ことを特徴とする半導体装置。
【請求項２】
前記第２の制御回路は、前記リフレッシュの対象となるメモリ領域が複数存在する場合に、これら複数のメモリ領域を時系列に順次リフレッシュ動作させる、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の制御回路は、前記決定されたメモリ領域の数が多いほど、前記アクティブタイムアウトの時間を長くする、ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
更に、前記センスアンプに高電位を供給する内部電源回路を有し、
前記センスアンプは、前記リフレッシュの対象である前記メモリセルが保持する情報に応じて当該メモリセルへ前記高電位を供給する、ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記複数のメモリ領域のそれぞれは、前記複数のメモリセルにそれぞれ対応付けられた複数の前記センスアンプを含み、
前記内部電源回路は、複数の前記メモリ領域がそれぞれ含む前記複数のセンスアンプに、前記高電位を供給する、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数のセンスアンプが共通の電源供給ラインに接続されている、ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数のメモリ領域は、互いに非排他制御の関係であり、それぞれが前記センスアンプを含む複数のセグメントアレイである、ことを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記複数のメモリ領域は、互いに非排他制御の関係であり、それぞれが前記センスアンプを含む複数のバンクアレイである、ことを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記複数のバンクアレイは、それぞれが前記センスアンプを含む複数のセグメントアレイを含む、ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
更に、前記複数のメモリ領域のうちリフレッシュの対象となるメモリ領域を表す情報を保持し、前記第１の制御回路へ前記情報を供給するレジスタを備える、ことを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記複数のメモリ領域は、互いに非排他制御の関係であり、それぞれが前記センスアンプを含む複数のセグメントアレイと、互いに非排他制御の関係であり、それぞれが前記センスアンプを含む複数のバンクアレイであり、
前記レジスタは、前記複数のセグメントアレイのリフレッシュをそれぞれ実行するか否か選択する第１のレジスタと、前記複数のバンクアレイのリフレッシュをそれぞれ実行するか否か選択する第２のレジスタとを含み、
前記第１の制御回路は、前記第１と第２のレジスタの情報に基づいて前記リフレッシュの対象となる複数のメモリ領域の数を求める、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
複数のメモリセルをそれぞれ含む複数のメモリ領域を有する半導体装置であって、一回のリフレッシュ動作に対応して活性化させるメモリ領域の数を選択できる半導体装置の制御方法において、
リフレッシュの対象である前記複数のメモリセルにそれぞれ関連する複数のセンスアンプの活性化から、前記複数のメモリセルにそれぞれ関連する複数のワード線の非活性化までの時間を示すアクティブタイムアウトの時間を、前記複数のメモリ領域の活性化数に応じて異ならせる、ことを特徴とする半導体装置の制御方法。
【請求項１３】
複数のメモリ領域と、
前記複数のメモリ領域のうちリフレッシュの対象となるメモリ領域を表す情報を保持するレジスタと、
前記レジスタに保持させた情報に基づいて前記リフレッシュの対象となる前記複数のメモリ領域に対するリフレッシュ動作を制御する実行制御回路と、
前記レジスタに保持された情報に基づいて前記リフレッシュの対象となる前記複数のメモリ領域の数を求めるリフレッシュ対象数演算回路と、
前記リフレッシュ数演算回路により求められた数に応じて、前記リフレッシュ動作におけるアクティブタイムアウト時間を制御するアクティブタイムアウト時間制御回路と、
を備える半導体装置。
【請求項１４】
前記複数のメモリ領域は、それぞれが、複数のセグメントアレイを有する複数のバンクアレイであり、
前記レジスタは、前記複数のセグメントアレイのリフレッシュをそれぞれ実行するか否か選択する第１のレジスタと、前記複数のバンクアレイのリフレッシュをそれぞれ実行するか否か選択する第２のレジスタとを含み、
前記リフレッシュ対象演算回路は、前記第１と第２のレジスタの情報に基づいて前記リフレッシュの対象となる複数のメモリ領域の数を求める、ことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記アクティブタイムアウト時間制御回路は、入力から出力までの信号経路を前記リフレッシュ数演算回路により求められた数に応じて切り替ることにより、複数の段階的な遅延時間の中から選択された一の遅延時間だけ入力信号を遅延させて出力する遅延回路を含む、ことを特徴とする請求項１３または１４に記載の半導体装置。
【請求項１６】
前記遅延回路は、互いに直列に接続された複数の遅延部と、各遅延部の出力側に接続された、一の遅延部の出力を選択する切替スイッチとを含む、ことを特徴とする請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、リフレッシュを必要とするメモリセルを含む半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置では、揮発性のメモリセルに記憶させたデータを保持し続けるために、定期的にリフレッシュ動作を行う必要がある。このリフレッシュ動作は、複数のセンスアンプを同時に活性化させるため、通常のアクセス動作に比べて半導体装置がその内部に有する固有な内部電源電圧に変動を与える可能性が高い。そこで、通常のアクセス動作とリフレッシュ動作とで、ビット線対の差動増幅時間を異ならせるようにした半導体装置が提案されている（例えば、特許文献１参照）。
【０００３】
また、メモリセルアレイを複数のバンクで構成し、これら複数のバンクの一部を選択的に動作させるために、バンクレジスタを利用する技術が提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１９６９７７号公報（図１、図２及び図４）
【特許文献２】特開平９−２１３０６６号公報（図２）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のように、通常のアクセス動作とリフレッシュ動作とでは、内部電源電圧に対する影響が異なる。また、リフレッシュ動作を行う場合にも、リフレッシュの対象となるバンク数によって、さらには、各バンク内におけるリフレッシュ対象のセグメント数によって、内部電源電圧に対するそれらの影響の度合いが異なる。そして、内部電源電圧に低下が生じた場合には、リフレッシュ動作時にリストア用電荷の不足が生じ、リフレッシュの対象となるメモリセルに対して十分なリストアを行うことができないという問題を引き起こす。
【課題を解決するための手段】
【０００６】
本発明の一実施の形態に係る半導体装置は、センスアンプによる情報のリフレッシュを必要とする複数のメモリセルをそれぞれ含む複数のメモリ領域と、一回のリフレッシュ要求信号に関連して、前記複数のメモリ領域のうち前記リフレッシュの対象となる前記メモリ領域の数を決定する第１の制御回路と、前記一回のリフレッシュ要求信号に従って、前記リフレッシュの対象となる前記メモリ領域に対するリフレッシュ動作を制御する第２の制御回路と、前記リフレッシュ動作に関連して、前記センスアンプを活性化してから前記リフレッシュの対象に関連するワード線を非活性化するまでの時間を示すアクティブタイムアウトの時間を、前記決定されたメモリ領域の数に応じて可変する第３の制御回路と、を有する。
【０００７】
本発明の他の実施の形態に係る半導体装置の制御方法は、複数のメモリセルをそれぞれ含む複数のメモリ領域を有する半導体装置であって、一回のリフレッシュ動作に対応して活性化させるメモリ領域の数を選択できる半導体装置を制御する方法である。この方法は、リフレッシュの対象である前記複数のメモリセルにそれぞれ関連する複数のセンスアンプの活性化から、それら複数のメモリセルにそれぞれ関連する複数のワード線の非活性化までの時間を示すアクティブタイムアウトの時間を、前記複数のメモリ領域の活性化数に応じて異ならせる、ことを特徴とする。
【０００８】
更に、本発明の他の実施の形態に係る半導体装置は、複数のメモリ領域と、前記複数のメモリ領域のうちリフレッシュの対象となるメモリ領域を表す情報を保持するレジスタと、前記レジスタに保持させた情報に基づいて前記リフレッシュの対象となる前記複数のメモリ領域に対するリフレッシュ動作を制御する実行制御回路と、前記レジスタに保持された情報に基づいて前記リフレッシュの対象となる前記複数のメモリ領域の数を求めるリフレッシュ対象数演算回路と、前記リフレッシュ数演算回路により求められた数に応じて、前記リフレッシュ動作におけるアクティブタイムアウト時間を制御するアクティブタイムアウト時間制御回路と、を有する。
【発明の効果】
【０００９】
リフレッシュの対象となるメモリ領域の数に応じて、アクティブタイムアウト時間を適切に設定することができる。これにより、内部電源電圧のリカバリ時間を保証し、メモリセルに対するリストアを適切に行うことができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施の形態に係る半導体装置の構成概念を示すブロック図である。
【図２】本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。
【図３】図２の半導体装置の要部構成を示すブロック図である。
【図４】図３に示されたＲＤ活性信号生成回路及びＳＡ活性信号生成回路の内部構成の一例を示すブロック図である。
【図５】図４に示す回路における各信号のタイミングチャートである。
【図６】Ｂマスクレジスタの設定情報とリフレッシュ対象のメモリ領域との関係を説明するための図である。
【図７】図６の比較器の一構成例を示す回路図である。
【図８】バンク活性信号とＢマスク信号との関係を説明するための波形図である。
【図９】Ｓマスクレジスタの設定情報とリフレッシュ対象のメモリ領域との関係を説明するための図である。
【図１０】デコード信号及びＳマスク信号と内部リフレッシュ信号との関係を説明するための波形図である。
【図１１】Ｂマスクレジスタの設定情報及びＳマスクレジスタの設定情報とリフレッシュ対象のメモリ領域との関係を説明するための図である。
【図１２】Ｓマスク信号及びＳマスク信号と内部リフレッシュ信号との関係を説明するための波形図である。
【図１３】センスアンプとその周辺回路とを示す回路図である。
【図１４】図２の半導体装置に含まれるリフレッシュ対象領域数演算回路の内部構成の一例を示すブロック図である。
【図１５】アクティブタイムアウト時間を変更する遅延回路の内部構成の一例を示すブロック図である。
【図１６】アクティブタイムアウト時間を変更する遅延回路の内部構成の他の例を示すブロック図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることはいうまでもない。
【００１２】
即ち、本発明の技術思想の代表的な一例に係る半導体装置は、センスアンプによる情報維持の為のリフレッシュを必要とする複数のメモリセルをそれぞれ含む複数のメモリ領域（図１の１１４又は１１５）と、一回のリフレッシュ要求信号に関連して、複数のメモリ領域のうちリフレッシュの対象となるメモリ領域の数を決定する第１の制御回路（図１の１２１）と、一回のリフレッシュ要求信号に従って、リフレッシュの対象となるメモリ領域に対するリフレッシュ動作を制御する第２の制御回路（図１の１２３）と、リフレッシュ動作に関連して、センスアンプを活性化してからリフレッシュの対象であるメモリセルに接続されたワード線を非活性化するまでの時間を示すアクティブタイムアウトの時間（アクティブタイムアウト時間）を、第１の制御回路によって決定されたメモリ領域の数に応じて可変する第３の制御回路（図１の１２２）と、を有している。
【００１３】
この半導体装置では、リフレッシュの対象となるメモリ領域の数に応じて、アクティブタイムアウト時間を制御するようにしたことで、リフレッシュ動作の際、各メモリセルに対して適切にリストアを行う、つまり、決定された数のメモリ領域が含む複数のメモリセルへそれぞれ所望のリストア電位を供給することができる。
【００１４】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１５】
図１は、本発明の第１の実施の形態に係る半導体装置（ＤＲＡＭ）１０の構成概念を示すブロック図である。
【００１６】
図１に示すように、半導体装置１０は、メモリセルアレイ１１０と、メモリセルアレイ１１０へのアクセス制御を行うアクセス制御回路１２０と、アクセス制御に用いられるモードデータを格納するモードレジスタ１３０とを有している。
【００１７】
メモリセルアレイ１１０は、複数のワード線１１１と、複数のビット線１１２と、これらワード線１１１及びビット線１１２に接続されて行列配置された複数のメモリセル１１３とを含む。複数のメモリセル１１３は、所定数のメモリセル１１３を一単位として一以上のメモリセグメント１１４を構成する。また、所定数のメモリセグメント１１４を一単位として一以上のメモリバンク１１５を構成する。リフレッシュ動作の対象は、メモリセグメント１１４又はメモリバンク１１５を単位とする。即ち、本明細書では、メモリセグメント１１４及びメモリバンク１１５の各々が、リフレッシュの対象となるメモリ領域と呼ばれる。
【００１８】
メモリセルアレイ１１０は、また、複数のセンスアンプ１１６を含む。図１では、センスアンプ１１６が各メモリバンク１１５に一つずつ対応して設けられているように描かれている。しかしながら、実際には、センスアンプ１１６は、一つのメモリセグメント１１４が含む複数のメモリマットのそれぞれにおいて、ビット線（対）毎に設けられるセンスアンプ列（ＳＡＡ）を構成する。なお、一つのメモリマットは、メモリセグメント１１４を構成する一単位であって、所定数のメモリセル１１３を含む。
【００１９】
複数のメモリセグメント１１４のそれぞれにおいて、複数のメモリマットは、それぞれ対応する複数のセンスアンプ列に付随する複数のカラムスイッチを介してメモリセルアレイ１１０内において一つのデータバスに関連付けられる。したがって、これらの複数のメモリマットは、互いに排他制御される関係である。他方、メモリセルアレイ１１０内において複数のデータバスにそれぞれ関連付けられる複数のメモリセグメント１１４は、互いに非排他制御される関係である。また、複数のメモリバンク１１５は、メモリセルアレイ１１０内において互いに異なるデータバスに関連付けられるので、互いに非排他制御の関係である。
【００２０】
アクセス制御回路１２０は、リフレッシュ対象領域数演算回路１２１、アクティブタイムアウト時間制御回路１２２及びセルフリフレッシュ制御回路１２３を含む。
【００２１】
リフレッシュ対象領域数演算回路１２１は、モードレジスタ１３０の設定内容に基づいてリフレッシュの対象となるメモリ領域の数を求める。
【００２２】
アクティブタイムアウト時間制御回路１２２は、リフレッシュ対象領域数演算回路１２１が求めたメモリ領域の数に基づいて、アクティブタイムアウト時間を制御する。この制御は、メモリ領域の数が多いほどアクティブタイムアウト時間が長くなるように行われる。
【００２３】
セルフリフレッシュ制御回路１２３は、モードレジスタの設定内容に応じてメモリセルアレイ１１０に対してリフレッシュ動作を実行する。その際、アクティブタイムアウト時間制御回路１２２によるアクティブタイムアウト時間の制御を受ける。なお、アクティブタイムアウト時間は、リフレッシュの対象であるメモリセル１１３に接続されているセンスアンプ１１６を活性化してから、そのメモリセル１１３が接続されているワード線１１１を非活性化するまでの時間である。
【００２４】
モードレジスタ１３０は、Ｂ（バンク）マスクレジスタ１３１とＳ（セグメント）マスクレジスタ１３２とを含む。Ｂマスクレジスタ１３１は、各メモリバンク１１５をリフレッシュ動作の対象とするか否かを示す情報（モードデータ）を格納するのに利用され、Ｓマスクレジスタ１３２は、各メモリセグメント１１４をリフレッシュ動作の対象とするか否かを示す情報を格納するのに利用される。
【００２５】
次に、図２乃至図１６を参照して、半導体装置１０についてより詳細に説明する。
【００２６】
図２は、半導体装置１０の概略構成を示すブロック図である。半導体装置１０は同期式半導体記憶装置である。図示の半導体装置１０は、ロウデコーダ２１０、カラムデコーダ２２０、コマンドデコーダ２３０、ロウアドレスバッファ及びリフレッシュカウンタ２４０、制御論理回路２５０、同期式半導体記憶装置の同期クロック生成器２６０、カラムアドレスバッファ及びバーストカウンタ２７０、データ制御回路２８０、ラッチ回路２９０、ＤＬＬ（Delay Locked Loop）３００及び入出力バッファ３１０を備えている。更に、不図示の半導体装置１０が外部から供給された電源電位から所定の内部電源電位を生成し、センスアンプ１１６の電源として供給する内部電源回路１２１０を備えている。
【００２７】
図１のセルフリフレッシュ制御回路１２３は、制御論理回路２５０、ロウアドレスバッファ及びリフレッシュカウンタ２４０、ロウデコーダ２１０、カラムアドレスバッファ及びバーストカウンタ２７０、カラムデコーダ２２０及びセンスアンプ１１６により実現される。
【００２８】
また、図１のリフレッシュ対象領域数演算回路１２１及びアクティブタイムアウト時間制御回路１２２は、共に制御論理回路２５０により実現される。
【００２９】
以下、図３を参照して、さらに詳細に半導体装置１０について説明する。
【００３０】
図３は、図２の半導体装置１０の要部構成をコマンドデコーダ２３０、制御論理回路２５０、及びロウアドレスバッファ及びリフレッシュカウンタ２４０を中心に示すブロック図である。
【００３１】
メモリバンク１１５は、行列配置された複数のメモリセル１１３と、これらメモリセル１１３に接続される複数のワード線（ＷＬ＃０〜＃ｉ，ｉ：自然数）１１１とビット線（ＢＬ＃０〜＃ｎ，ｎ：自然数）１１２とを有している。
【００３２】
ロウデコーダ（ＲＤ）２１０は、ワード線１１１に接続され、センスアンプ（ＳＡ）１１６及びカラムデコーダ（ＣＤ）２２０は、ビット線１１２に接続される。
【００３３】
コマンド回路２３１は、コマンドデコーダ２３０に含まれ、外部からの入力コマンドに応じて各種コマンド信号（制御信号）を生成し出力する。例えば、コマンド回路２３１は、ライトアクセスコマンドやリードアクセスコマンド等の外部アクセス信号Ｓ３０１、ＲＡＣ（リフレッシュアドレスカウンタ）リセット信号Ｓ３０２及びリングオシレータ起動信号Ｓ３０３を出力する。
【００３４】
リングオシレータ制御回路２５１及びリングオシレータ２５２は、制御論理回路２５０に含まれ、コマンド回路２３１の制御の下、所定の周期を持つＯＳＣ（オシレータ）信号をリフレッシュ起動信号Ｓ３０４として生成する。
【００３５】
逓倍回路２５３、スイッチ２５４、ＲＤ活性信号生成回路２５５、ＳＡ活性信号生成回路２５６及びリフレッシュ対象領域数演算回路１２１もまた、制御論理回路２５０に含まれる。
【００３６】
逓倍回路２５３は、一回のリフレッシュ起動信号Ｓ３０４に基づいて時系列にｎ回の内部リフレッシュ信号Ｓ３０５を発生する。これは、後述する図８で理解できる。例えば、前記ｎは、バンクの数である。またはセグメントの数である。若しくは、バンクの数とセグメントの数を掛け合わせた数である。その他のｎの数としては、図８で後述する。
【００３７】
スイッチ２５４は、リフレッシュモード信号Ｓ３０６に応じて外部アクセス信号Ｓ３０１又は内部リフレッシュ信号Ｓ３０５を選択し、選択した信号をメモリセルアクセス信号Ｓ３０７としてＲＤ活性信号生成回路２５５へ供給する。
【００３８】
ＲＤ活性信号生成回路２５５は、スイッチ２５４から供給されるメモリセルアクセス信号Ｓ３０７に応じてＷＬ（ワード線）活性化信号Ｓ３０８を生成する。ワード線活性化信号はロウデコーダ２１０へ供給されるとともに、ＳＡ活性信号生成回路２５６にも供給される。
【００３９】
ＳＡ活性信号生成回路２５６は、ＷＬ活性化信号Ｓ３０８に応じてＳＡ（センスアンプ）活性化信号Ｓ３０９を生成し、センスアンプ１１６へ出力する。また、ＳＡ活性信号生成回路２５６は、後述するように、ＳＡ活性化信号Ｓ３０９を遅延させた遅延信号を生成し、ＲＤ活性信号生成回路２５５へ出力する。この遅延信号の遅延時間を制御する回路が、図１のアクティブタイムアウト時間制御回路１２２である。
【００４０】
リフレッシュ対象領域数演算回路１２１は、モードレジスタ１３０の設定情報を示すマスク信号Ｓ３１０に基づき、リフレッシュ対象領域数に応じた遅延選択信号（ＤＬＳＥＬ）Ｓ３１１を生成し、ＳＡ活性信号生成回路２５６に含まれるアクティブタイムアウト時間制御回路１２２へ供給する。アクティブタイムアウト時間制御回路１２２は、遅延選択信号Ｓ３１１に応じてＳＡ活性化信号Ｓ３０９を遅延させる遅延時間を制御する。
【００４１】
リフレッシュアドレスカウンタ（ＲＡＣ）２４１は、ロウアドレスバッファ及びリフレッシュカウンタ２４０に含まれる。ＲＡＣ２４１は、リフレッシュ起動信号Ｓ３０４に応じてカウントアップ動作を行い、リフレッシュアドレス信号Ｓ３１０を生成する。また、ＲＡＣ２４１は、コマンド回路２３１からのＲＡＣリセット信号Ｓ３０２に応じてカウント値を初期値（例えば、最終番地：ワード線が８１９２本の場合、＃１ＦＦＦ＝８１９１番地）にセットする。
【００４２】
ロウデコーダ２１０は、ＲＤ活性信号生成回路２５５からのＷＬ活性化信号Ｓ３０８と、ＲＡＣ２４１からのリフレッシュアドレス信号Ｓ３１０とに応じて、ワード線１１１を＃０番地から順番に選択して活性化する。
【００４３】
センスアンプ１１６は、ＳＡ活性信号生成回路２５６からのＳＡ活性化信号Ｓ３０９により活性化され、センシング動作を行う。センスアンプ１１６の活性化は、ロウデコーダ２１０によるワード線１１１の活性化の後、所定時間後に行われるように設定されている。
【００４４】
カラムデコーダ２２０は、カラムアドレスバッファ及びバーストカウンタ２７０（図２参照）からのビット線活性化信号に応じてビット線１１２を選択し、選択したビット線を対応するＩ／Ｏ端子（ＤＱ）に（データ制御回路２８０、ラッチ回路２９０及び入出力バッファ３１０を介して）接続する。
【００４５】
上記のように構成された半導体装置１０のコマンドデコーダ２３０にリフレッシュコマンドが入力されると、コマンドデコーダ３２０より制御論理回路２５０にリフレッシュコマンド信号が供給される。そして、制御論理回路２５０はリフレッシュコマンド信号に応じて、リフレッシュ動作を行うべく各部を制御する。その結果、タイマーであるリングＯＳＣ２５２から所定時間後にリフレッシュ起動信号Ｓ３０４が出力され、ＲＡＣ２４１はリフレッシュアドレス信号Ｓ３１２を出力する。また、逓倍回路２５３は、１回のリフレッシュ起動信号Ｓ３０４に対して時系列にｎ回の内部リフレッシュ信号Ｓ３０５を出力する。
【００４６】
内部リフレッシュ信号Ｓ３０５を受けたＲＤ活性信号生成回路２５５は、ＷＬ活性化信号Ｓ３０８を生成し、生成したＷＬ活性化信号Ｓ３０８をロウデコーダ２１０及びＳＡ活性信号生成回路２５６へ出力する。ＷＬ活性化信号Ｓ３０８を受けたＳＡ活性信号生成回路２５６は、ＷＬ活性化信号Ｓ３０８に応じてＳＡ活性化信号Ｓ３０９を生成し、センスアンプ１１６へ出力する。
【００４７】
図４は、ＲＤ活性信号生成回路２５５及びＳＡ活性信号生成回路２５６の主要な内部構成例を示す図である。これら、ＲＤ活性信号生成回路２５５及びＳＡ活性信号生成回路２５６は、アクティブタイムアウト回路として機能する。また、ＳＡ活性信号生成回路２５６の後段には、ビット線対の電位を等しくするビット線イコライズ制御回路４１０が接続されている。
【００４８】
図４に示すように、ＲＤ活性信号生成回路２５５は、第１のＳＲ（セットリセット）回路２５５−１と第１の遅延回路２５５−２とを含む。また、ＳＡ活性信号生成回路２５６は、第２の遅延回路２５６−１と第３の遅延回路２５６−２とを含む。さらに、ＲＤ活性信号生成回路２５５とＳＡ活性信号生成回路２５６との間には切替スイッチ４２０が設けられている。
【００４９】
また、ビット線イコライズ制御回路４１０は、フォールエッジトリガー４１１と、第２のＳＲ（セットリセット）回路４１２を有している。
【００５０】
図４において、メモリセルアクセス信号Ｓ３０７は、第１のＳＲ回路２５５−１及び第２のＳＲ回路４１２のセット端子にそれぞれ供給される。これにより、第１のＳＲ回路２５５−１及び第２のＳＲ回路４１２はともにセット状態となる。
【００５１】
第１の遅延回路２５５−２は、第１のＳＲ回路２５５−１のＱ出力を所定時間Ｄ１（第２のＳＲ回路の遅延時間に相当）遅延させ、ＷＬ活性化信号Ｓ３０８として出力する。また、第２の遅延回路２５６−１は、ＷＬ活性化信号Ｓ３０８を所定時間Ｄ２（たとえば、１０ｎｓ）遅延させ、ＳＡ活性化信号Ｓ３０９として出力する。
【００５２】
第３の遅延回路２５６−２は、二分岐させたＳＡ活性化信号Ｓ３０９の一方を、遅延選択信号Ｓ３１１により選択される時間Ｄ３（遅延時間Ｄ３）だけ遅延させる。得られた遅延信号は、切替スイッチ４２０を介して第１のＳＲ回路２５５−１のリセット（Ｒ）端子に供給される。第１のＳＲ回路２５５−１がリセットされると、その後ＷＬ活性化信号Ｓ３０８がロウレベルに変化し、さらに、ＳＡ活性化信号もロウレベルに変化する。遅延時間Ｄ３は、後述する遅延選択信号Ｓ３１１によってその遅延時間が制御される。なお、第３の遅延回路２５６−２の詳細は、後述する図１５に開示される。
【００５３】
ＷＬ活性化信号Ｓ３０８がハイレベルになることで、リフレッシュの対象であるメモリセルに蓄積された電荷がビット線対に電位差を生じさせる。ＳＡ活性化信号Ｓ３０９がハイレベルになることで、ビット線対の電位差はセンスアンプにより増幅され、メモリセルの記憶情報のリストアが行われる。
【００５４】
尚、リフレッシュモード時以外、切替スイッチ４２０は、リセット信号端子側に接続され、外部コマンド（例えばプリチャージコマンド等）によって、第１のＳＲ回路２５５−１をリセットする。
【００５５】
一方、ビット線イコライズ制御回路４１０では、メモリセルアクセス信号Ｓ３０９が第２のＳＲ回路４１２のセット端子に入力されると、ビット線（ＢＬ）イコライズ信号Ｓ４０１をロウレベルにする。また、フォールエッジトリガー４１１が第３の遅延回路２５６−２の出力のフォールエッジを検出すると、第２のＳＲ回路４１２は、ＢＬイコライズ信号Ｓ４０１をハイレベルにする。
【００５６】
図４に示す回路における各信号のタイミングチャートを図５に示す。
【００５７】
図５に示すように、メモリセルアクセス信号Ｓ３０７がハイレベルに変化すると、ビット線イコライズ信号Ｓ４０１がロウレベルに変化する。また、メモリセルアクセス信号Ｓ３０７がハイレベルに変化してから遅延時間Ｄ１が経過すると、ＷＬ活性化信号Ｓ３０８がハイレベルに変化する。さらに遅延時間Ｄ２が経過すると、ＳＡ活性化信号Ｓ３０９がハイレベルに変化する。この後、さらに遅延時間Ｄ３（例えば、３０ｎｓ）が経過すると、ＷＬ活性化信号Ｓ３０８及びＳＡ活性化信号Ｓ３０９が順次ロウレベルに変化し、さらに、ビット線イコライズ信号Ｓ４０１がハイレベルに変化する。なお、遅延時間Ｄ３は、リフレッシュの対象であるメモリセル１１３に、センスアンプ１１６から電荷を再注入する（リストア）のに必要な時間である。本実施の形態では、この遅延時間Ｄ３を、リフレッシュの対象となるメモリ領域の数に応じて変化させる。これにより、センスアンプを活性化してからリフレッシュの対象であるメモリセルに接続されたワード線を非活性化するまでのアクティブタイムアウト時間を、リフレッシュの対象となるメモリ領域の数に応じて変化させることができる。つまり、センスアンプによるセンシング時間、換言するとメモリセルの記憶情報をリストアするための時間を、リフレッシュの対象となるメモリ領域の数に応じて調節することができる。
【００５８】
以下、遅延時間Ｄ３を調整するための構成について詳細に説明する。
【００５９】
前述のように、モードレジスタ１３０は、Ｂマスクレジスタ１３１とＳマスクレジスタ１３２とを有している。これらのレジスタは、ＬＰＤＤＲ２（Low Power Double Data Rate 2）に関する標準化規格団体が推奨するＪＥＤＥＣ規格では、ＭＲ（モードレジスタ）１６及びＭＲ１７に相当する。
【００６０】
ＭＲ１６は、バンク０〜７にそれぞれ対応するオペレーション値ＯＰ０〜７を表す８ビットで構成される。また、ＭＲ１７は、セグメント０〜７にそれぞれ対応するオペレーション値ＯＰ０〜７を表す８ビットで構成される。これらのオペレーション値の各ビットを“１”に設定することで、対応するバンク又はセグメントをリフレッシュの対象外とすることができる。デフォルト状態では、これらの値は“０”であり、対応するバンク又はセグメントは、リフレッシュの対象である。Ｂマスクレジスタ１３１及びＳマスクレジスタ１３２は、これらＭＲ１６及びＭＲ１７に準じて構成される。
【００６１】
Ｂマスクレジスタ１３１の設定情報とＳマスクレジスタ１３２の設定情報のいずれかのビットが“１”であれば、対応するメモリバンク１１５又はメモリセグメント１１４は、リフレッシュの対象外（データの保持動作であるリフレッシュ動作が行われない）となる。例えば、Ｂマスクレジスタ１３１のＯＰ４〜７を“１”と、Ｓマスクレジスタ１３２のＯＰ４〜７を“１”とすれば、バンク０〜３のそれぞれについてセグメント０〜３がリフレッシュの対象となり、バンク４〜７がリフレッシュの対象外となる。つまり、Ｂマスクレジスタ１３１の設定情報とＳマスクレジスタ１３２の設定情報のＯＲ論理により、リフレッシュの対象外となるメモリ領域が決定される。
【００６２】
Ｂマスクレジスタ１３１の設定情報及びＳマスクレジスタ１３２の設定情報と、リフレッシュ対象となるメモリ領域との関係について図６乃至図１２を参照して説明する。
【００６３】
まず、Ｂマスクレジスタ１３１の設定情報とリフレッシュ対象となるメモリバンク１１５との関係について説明する。
【００６４】
図６に示すように、バンクアドレスが“１１１１１１１１”のとき（即ちリフレッシュモードのとき）、Ｂマスクレジスタ１３１の設定情報が“０１０１１０１０”であると仮定する。比較器６１０は、バンクアドレスとＢマスクレジスタ１３１の設定情報とを１ビットずつ比較し、比較結果を出力する。具体的には、比較器６１０は、ビット毎に論理演算を行って演算結果を出力する。比較器６１０は、例えば、図７に示すようにＮＯＴゲートとＡＮＤゲートとの組み合わせにより構成することができる。上記例では、比較器の出力は“１０１００１０１”となる。
【００６５】
図８に、バンク活性信号とＢマスク信号との関係の一部を示す。Ｂマスク信号は、Ｂマスクレジスタ１３１の設定情報に相当し、比較器６１０の出力がバンク活性信号に相当する。リフレッシュ動作を行う場合、全てのメモリバンク１１５を活性化するためにバンクアドレスは“１１１１１１１１”となる。これに応じて、内部リフレッシュ信号Ｓ３０５に同期して、バンク活性信号０〜７は順次時系列に又は同時に“ハイ”レベルとなるはずである。しかしながら、これらのバンク活性信号０〜７は、Ｂマスクレジスタ１３１の設定情報に従いマスクされる。図６の例では、バンク１，３，４，６に対応するＢマスク信号が“１”となり、対応するバンク活性信号１，３，４，６がマスクされる。図８は、バンク活性信号１が、Ｂマスク信号１によってマスクされているため、本来ハイレベルになるべきタイミングにおいても、“ロウ”レベルとなっていることを示している。
【００６６】
以上のようにして、Ｂマスクレジスタ１３１に設定された情報に基づいて、バンク０〜７の一部をリフレッシュ対象のメモリ領域（メモリバンク）とし、残りを非リフレッシュ対象のメモリ領域とすることができる。図８では、バンク０、バンク１及びバンク２の活性化のタイミングが互いにずれているが、例えば、バンク０とバンク４の組、バンク１とバンク５の組、バンク２とバンク６の組、及びバンク３とバンク７の組を、時系列にリフレッシュする（内部リフレッシュ信号Ｓ３０５の発生回数であるｎ＝４）ものとすれば、上記のようにリフレッシュの対象バンクをバンク０，２，５，７とすることで、全バンクをリフレッシュの対象とする場合に比べて、同時に動作するセンスアンプの数を半分にすることができる。
【００６７】
次に、Ｓマスクレジスタ１３２の設定情報とリフレッシュ対象となるメモリセグメント１１４との関係について説明する。
【００６８】
図９を参照すると、Ｘデコーダ９１０は、ＲＡＣ２４１からのリフレッシュアドレス信号Ｓ３１２のうちセグメントの選択に関係する上位アドレスＸ１３−Ｘ１１をデコードする。そして、デコードしたアドレスに対応する比較器９２０〜９２７へ“１”を出力する。比較器９２０〜９２７は、セグメント０〜７にそれぞれ対応して設けられている。
【００６９】
また、比較器９２０〜９２７には、Ｓマスクレジスタ１３２の設定情報のうち対応するビットの情報がそれぞれ入力されている。各比較器９２０〜９２７は、Ｘデコーダ９１０の出力（デコード信号）とＳマスクレジスタ１３２からのビット情報（Ｓマスク信号）とを比較し、比較結果を出力する。各比較器９２０〜９２７の構成は、比較器６１０と同様に構成することができる。
【００７０】
各比較器９２０〜９２７は、比較結果が“１”のとき、セルフ制御回路８３０に対して、対応するセグメントへの内部リフレッシュ信号の出力を許可し、比較結果が“０”のとき、対応するセグメントへの内部リフレッシュ信号の出力を不許可とする。
【００７１】
セルフ制御回路９３０は、比較器９２０〜９２７の出力に応じて、内部リフレッシュ信号を対応するセグメント０〜７へ出力し、またその出力を阻止する。
【００７２】
図１０に、デコード信号及びＳマスク信号と内部リフレッシュ信号との関係の一部を示す。リフレッシュ動作を行う場合、全てのメモリセグメント１１４を活性化するために比較器９２０〜９２７に入力されるデコード信号は順次“１（ハイレベル）”となる。一方、比較器９２０〜９２７には、Ｓマスクレジスタ１３２の設定情報を示すＳマスク信号が入力されている。図９の例では、セグメント４〜７に関するＳマスク信号が“１”である。このため、比較器９２４〜９２７は、デコード信号が入力されても、セルフ制御回路９３０に内部リフレッシュ信号の出力を許可しない。図１０には、Ｓマスク信号２及び３が内部リフレッシュ信号の出力を許可し、Ｓマスク信号４及び５が内部リフレッシュ信号の出力を阻止していることが示されている。この場合も、例えば、セグメント０と４の組、セグメント１とバンク５の組、セグメント３と６の組、及びセグメント４と７の組を、時系列にリフレッシュするものとすれば、全セグメントをリフレッシュの対象とする場合に比べて、同時に動作するセンスアンプの数を半分にすることができる。
【００７３】
以上のようにして、Ｓマスクレジスタ１３２に設定された情報に基づいて、セグメント０〜７の一部をリフレッシュ対象のメモリ領域（メモリセグメント）とし、残りを非リフレッシュ対象のメモリ領域とすることができる。
【００７４】
図１１は、上述した図６の構成と図９の構成とを組み合わせたものである。その動作は、上述したのと同様である。この構成では、Ｂマスクレジスタ１３１の設定情報により非リフレッシュ対象とされたメモリバンク１１５（バンク１，３，４，６）及びＳマスクレジスタ１３２の設定情報により非リフレッシュ対象とされたメモリセグメント１１４（セグメント４〜７）が共に非リフレッシュ対象とされる。換言すると、Ｂマスクレジスタ１３１の設定情報によりリフレッシュ対象とされたメモリバンク１１５（バンク０，２，５，７）に含まれ、且つ、Ｓマスクレジスタ１３２の設定情報によりリフレッシュ対象とされたメモリセグメント１１４（セグメント０〜３）がリフレッシュ対象のメモリ領域となる。図１１は、Ｂマスクレジスタ１３１の設定情報によりバンク１，３，５，７が非リフレッシュの対象とされ、Ｓマスクレジスタ１３２の設定情報によりセグメント４〜７が非リフレッシュの対象とされた例を示している。この場合、リフレッシュの対象は、バンク０，２，４，６がそれぞれ含むセグメント０〜３となる。
【００７５】
図１２に、バンク０及び１に関する各種信号の波形図を示す。
【００７６】
バンク０については、Ｂマスク信号０が“ロウ”なので、バンクアドレス０の“ハイ”に応じてバンク活性信号０も“ハイ”となる。一方、バンク１については、Ｂマスク信号１が“ハイ”なので、バンクアドレス１が“ハイ”となってもバンク活性信号１は“ロウ”のままである。
【００７７】
また、Ｓマスク信号３は“ロウ”、Ｓマスク信号４は“ハイ”であるので、内部リフレッシュ信号はＸアドレス３では許可され、Ｘアドレス４では阻止される。
【００７８】
なお、上述した比較器６１０、Ｘデコーダ９１０、比較器９２０〜９２７、セルフ制御回路９３０は、例えば、複数のバンクで共通な制御回路である制御論理回路２５０及びロウアドレスバッファ及びリフレッシュカウンタ２４０とバンク毎に独立なロウデコーダ２１０との間（例えば、図３の位置３５０）に設けられる。
【００７９】
さて、メモリセルアレイ１１０は、上述したように複数のメモリバンク１１５（バンク０〜７）で構成され、各メモリバンク１１５は複数のメモリセグメント１１４（セグメント０〜７）で構成されている。さらに、各メモリセグメント１１４は、複数のメモリマットで構成される。そして、センスアンプ１１６は、各メモリマットに対応させて、例えば、図１３に示すように構成される。
【００８０】
図１３の例では、一つのセンスアンプ（ＳＡ回路）１１６は、メモリマット０とメモリマット１によりシェアされている。故に、メモリマット０とメモリマット１は互いに排他制御の関係である。尚、排他制御とは、メモリマット０が含むメモリセルとメモリマット１が含むメモリセルが同時にアクセスされることがないという定義である。これらのセンスアンプは、共通のソース電源線ＰＣＳに接続され、同時に活性化される。またソース電源線ＰＣＳは、スイッチＰＳＡＥＰ１Ｔを介して内部電源供給ライン（ＶＡＲＹ配線）に接続され、半導体装置１０に含まれる内部電源回路（ＶＡＲＹ発生回路）１２１０から内部電源電圧の供給を受ける。活性化されたセンスアンプは、当該センスアンプに接続されているビット線対（ＢＬＴ，ＢＬＢ）に生じた電位差を増幅し、高電位側のビット線（ＢＬＴ，ＢＬＢのいずれか一方）の電位を内部電源供給ライン（ＶＡＲＹ配線）の電位と同じ電位に引き上げる。
【００８１】
内部電源供給ラインは、メモリセルアレイ１１０に含まれる全てのセンスアンプに対して、図１３に示すのと同様にスイッチ及び共通ソース電源線を介して接続される。このため、同時に活性化されるセンスアンプ列の数が多くなればなるほど、内部電源電圧（内部電源供給ラインの電位）が変動する可能性が高くなる。互いに異なるバンクに属する複数のセンスアンプ列は同時に活性化可能である。また、同一バンクに属するセンスアンプ列であっても、互いに異なるセグメントに属する複数のセンスアンプ列は同時に活性化可能である。したがって、リフレッシュ動作の際、リフレッシュの対象となるバンクの数が多いほど、また、セグメントの数が多い程、内部電源電圧が変動する可能性が高くなる。リフレッシュの対象であるメモリセルへの電荷の供給（リストア）は、内部電源供給ラインを通じて行われるため、内部電源電圧の低下（変動）は、リストアにおける電荷量の不足を招く。
【００８２】
そこで、本実施の形態では、上述したように、アクティブタイムアウト時間を決定する遅延時間Ｄ３を、リフレッシュの対象となるメモリ領域の数（一回のリフレッシュ動作における数）に応じて変化させる。これにより、内部電源回路から内部電源供給ラインを介してメモリセルへ十分な電荷量の供給を可能にする。換言すると、リフレッシュ動作により低下する内部電源供給ラインの電位を所定の電位にまで回復（リカバリ）する時間を確保する。
【００８３】
リフレッシュ対象領域数演算回路１２１は、例えば、図１４に示すように構成される。即ち、第１及び第２の“０”の数検出部１２１１，１２１２と、合成演算部１２１３とを備える。
【００８４】
第１の“０”の数検出部１２１１は、Ｂマスクレジスタ１３１に設定された情報（オペレーション値）に“０”が幾つあるか検出する。同様に、第２の“０”の数検出部１２１２は、Ｓマスクレジスタ１３２に設定された情報（オペレーション値）に“０”が幾つあるか検出する。
【００８５】
合成演算部１２１３は、第１及び第２の“０”の数検出部１２１１，１２１２の検出結果と、Ｂマスクレジスタ１３１及びＳマスクレジスタ１３２からの設定情報とに基づいて、遅延選択信号Ｓ３１１を生成する。遅延選択信号Ｓ３１１は、第３の遅延回路２５６−２の構成に応じて、予め用意された複数の段階的な遅延時間のうちから一つを選択する信号とすることができる。
【００８６】
例えば、図４で示された第３の遅延回路２５６−２が、図１５に示すように、第１及び第２の遅延部１４１０，１４２０を有し、第２の遅延部１４２０を通過又はバイパスさせるように構成されているとする。この場合、合成演算部１２１３は、リフレッシュの対象となるメモリ領域の数が、予め定めた数（例えば、半数）以下なら第２の遅延部１４２０をバイパスさせ、遅延時間Ｄ３を小さくする。リフレッシュの対象となるメモリ領域の数が、予め定めた数（例えば、半数）よりも多ければ、第２の遅延部１４２０を通過させて遅延時間Ｄ３を大きくする。これにより、内部電源回路から内部電源供給ラインに電荷を供給する時間を長くすることができ、内部電源供給ラインの電圧低下をリカバリする時間を確保することができる。即ち、センスアンプのセンシング動作（リストア）において、電荷量不足の発生を防止することができる。これにより、リフレッシュ動作の際、メモリセルに十分な電荷を補充することができる。
【００８７】
また、第３の遅延回路２５６−２を、３以上の遅延部とスイッチとの組み合わせにより構成することで、遅延時間Ｄ３をさらに他段階に制御することも可能である。図１６に遅延時間Ｄ３を４段階に制御する場合の第３の遅延回路２５６−２の構成例を示す。いずれにしても、第３の遅延回路２５６−２は、入力から出力までの信号経路として、互いに遅延時間の異なる複数の選択可能な経路、又は切り替え可能な経路を有し、リフレッシュの対象となるメモリ領域の数に応じて選択又は切替られる。
【００８８】
なお、第３の遅延回路２５６−２に含まれる複数の遅延部は、互いに等しい遅延時間を有してもよいし、互いに異なる遅延時間を有してもよい。
【００８９】
以上説明したように、本実施の形態に係る半導体装置では、アクティブタイムアウト時間を、リフレッシュの対象となるメモリ領域の数に応じて変化させることができる。これにより、リフレッシュ動作の際にリストアに必要な電荷量が不足する事態を回避し、リストアを適切に行うことができ、半導体装置１０の信頼性を向上させることができる。
【００９０】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されず、種々の変更・変形が可能である。
【００９１】
例えば、本願の技術思想は、ＤＲＡＭ以外の不揮発性記憶セルに関する半導体装置に適用できる。不揮発性記憶セルにおいても、当該事業者に周知な所謂リテンション不良対策としてリフレッシュを実行する場合がある。
【００９２】
また、上記実施の形態において開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、これらの開示された回路形式限られず、その目的を達成できるものであればよい。
【００９３】
さらに、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００９４】
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor;ＦＥＴ）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを使用することができる。更に、装置内の一部にバイポーラ型トランジスタを有しても良い。
【００９５】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００９６】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９７】
１０    半導体装置
１１０    メモリセルアレイ
１１１    ワード線
１１２    ビット線
１１３    メモリセル
１１４    メモリセグメント
１１５    メモリバンク
１１６    センスアンプ
１２０    アクセス制御回路
１２１    リフレッシュ対象領域数演算回路
１２２    アクティブタイムアウト時間制御回路
１２３    セルフリフレッシュ制御回路
１３０    モードレジスタ
１３１    Ｂマスクレジスタ
１３２    Ｓマスクレジスタ
２１０    ロウデコーダ
２２０    カラムデコーダ
２３０    コマンドデコーダ
２３１    コマンド回路
２４０    ロウアドレスバッファ及びリフレッシュカウンタ
２４１    ＲＡＣ
２５０    制御論理回路
２５１    Ｒｉｎｇ  ＯＳＣ  制御回路
２５２    リングＯＳＣ
２５３    逓倍回路
２５４    スイッチ
２５５    ＲＤ活性信号生成回路
２５５−１    ＳＲ回路１
２５５−２    遅延回路Ｄ１
２５６    ＳＡ活性信号生成回路
２５６−１    遅延回路Ｄ２
２５６−２    遅延回路Ｄ３
２６０    同期クロック生成器
２７０    カラムアドレスバッファ及びバーストカウンタ
２８０    データ制御回路
２９０    ラッチ回路
３００    ＤＬＬ
３１０    入出力バッファ
３５０    位置
４１０    ビット線イコライズ制御回路
４１１    フォールエッジトリガー
４１２    ＳＲ回路２
４２０    切替スイッチ
６１０    比較器
９１０    Ｘデコーダ
９２０〜９２７    比較器
９３０    セルフ制御回路
１２１０    内部電源回路（ＶＡＲＹ発生回路）
１２１１    “０”の数検出部１
１２１２    “０”の数検出部２
１２１３    合成演算部
１４１０    遅延部１
１４２０    遅延部２
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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