(57)【要約】【課題】液晶表示装置において、安価な構成で階調表示を実現する。【解決手段】フレームバッファＲＡＭ２０４の２値の表示データを順次取得し、表示データポート２０７により、表示用ＲＡＭ１０５の各ピクセルのＮビットのいずれかに表示データを設定し２階調（白または黒）で送信した後、中間階調色の切替フラグである切替フラグポート２０８を出力し、表示データポート２０７とは異なる各ピクセルのＮビットのいずれかにデータを入力し、１フレーム（１画面）の一部にＲＡＭ２０３より取得した２階調（中間階調色または白）の２値画像データを前記第２の出力ポートから中間階調色用データとして送信し合成し、階調パレットテーブルの設定値に応じて３階調（白、黒、中間階調色）の表示が可能となり、ＲＯＭ、ＲＡＭ容量を削減した安価な構成で階調表示を実現する。【選択図】図２
2012212026.tif 000002
【特許請求の範囲】
【請求項１】
ドットマトリクス液晶を駆動するＬＣＤドライバと、ＬＣＤドライバへピクセル毎に表示データを出力し、前記ドットマトリクス液晶を制御するＬＣＤコントローラと、前記ＬＣＤコントローラに備え、２のＮ乗階調を出力する為に備えた１ピクセルＮビットで構成する表示用ＲＡＭと、表示用ＲＡＭに記憶されたピクセル毎の表示データを、前記ＬＣＤドライバを制御する出力レベルに変換する階調パレットテーブルと、前記ＬＣＤコントローラと１バイト単位のバス幅で構成された第１の出力ポートを介して接続され、前記ドットマトリクス液晶に表示する表示データを生成するＣＰＵを備えたマイコンと、前記マイコンに備え、黒又は白と中間階調又は白（黒）の１ピクセル１ビットで表す１フレーム（１画面）の表示データを格納するフレームバッファＲＡＭと、前記フレームバッファＲＡＭの表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の第２の出力ポートと、上記いずれの１ビットの意味かを切り替えるフラグ出力である第３の出力ポートを備え、前記第２の出力ポートの各出力線は、前記表示用ＲＡＭの各ピクセルのＮビットのいずれかに表示データが入力されるように、第１の出力ポートの中の（Ｎビット）本以上の間隔を離した位置の出力線に対し各々ワイヤードＯＲ配線して接続され、前記ＣＰＵが前記フレームバッファＲＡＭから表示データを取得し、第２の出力ポートから連続したピクセルの表示データが出力されると、１ビット表示データがＮビット幅に拡張されて液晶コントーラの表示用ＲＡＭに入力され、前記階調パレットテーブルは、前記第２の出力ポートまたは第３の出力ポートのデータに応じて、少なくとも３値（３階調）のデータにデータ変換するように設定され、前記第２の出力ポート又は第３の出力ポートで設定されるビットを含むＮビットデータに基づいてデータ変換する液晶制御装置。
【請求項２】
前記フレームバッファＲＡＭの表示データを前記第２の出力ポートより最上位または最下位のピクセルデータから順次送信し、白または黒のデータで１フレーム分の第１の表示データをＬＣＤコントローラへ送信した後、前記ＣＰＵは前記第３の出力ポートからフラグ出力を送信すると共に中間階調と白（または黒）の２値で表現したデータを送信し、前記１フレーム分の第１の表示データの少なくとも一部に中間階調と白（または黒）の２値（２階調）で表現された第２の表示データを送信することで、少なくとも３値（３階調）の表示制御を行う請求項１に記載の液晶制御装置。
【請求項３】
前記フレームバッファＲＡＭの表示データを前記第２の出力ポートより最上位または最下位のピクセルデータから順次送信し、中間階調と白（または黒）のデータで１フレーム分の第１の表示データをＬＣＤコントローラへ送信した後、前記ＣＰＵは前記第３の出力ポートからフラグ出力を送信すると共に白と黒の２値で表現したデータを送信し、前記１フレーム分の第１の表示データの少なくとも一部に白と黒の２値（２階調）で表現された第２の表示データを送信することで、少なくとも３値（３階調）の表示制御を行う請求項１に記載の液晶制御装置。
【請求項４】
前記フレームバッファＲＡＭに格納される表示データは、前記ＣＰＵによって取得され、前記フレームバッファＲＡＭの最小アドレスの最上位ビットから順番にビットシフト処理を行い、順次第２の出力ポートに表示データ出力し、１フレーム分の表示データを送信する請求項１〜３のいずれか１項に記載の液晶制御装置。
【請求項５】
前記フレームバッファＲＡＭに格納される表示データは、前記ＣＰＵによって取得され、前記フレームバッファＲＡＭの最大アドレスの最下位ビットから順番にビットシフト処理を行い、順次第２の出力ポートに表示データ出力し、１フレーム分の表示データを送信する請求項１〜３のいずれか１項に記載の液晶制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、家電機器、設備機器に搭載されるドットマトリクス液晶制御装置に関するものである。
【背景技術】
【０００２】
従来のドットマトリクス液晶を制御する液晶駆動装置として、特許文献１が示されている。
【０００３】
特許文献１の液晶駆動装置は、まず、ＲＯＭに１ドット１ビットの白黒の画像データを記憶し、前記画像データを読み出して、画面単位で画像データをＤＲＡＭに書き込み、ドットマトリクス液晶の液晶素子を駆動するＬＣＤドライバへ信号出力するＬＣＤコントローラを備えた液晶駆動装置を構成する。
【０００４】
さらに、ＬＣＤコントローラにＲＯＭから取得した各ドットの１ビットの画像データをＮビットに拡張するＮ個のアンド回路で構成したデータ色拡張部と階調表示する為のパレットを備えることにより、ＲＯＭに格納した１ドット１ビットの白黒の画像データを、１ドット毎に２のＮ乗の階調表示（または色数表示）に変換するＮ個のアンド回路の一方に入力する。
【０００５】
同時にＣＰＵよりもう１方に制御信号を入力し、１ドット１ビットから１ドットＮビット（２のＮ乗階調）のデータに変換してＤＲＡＭに格納し、パレット設定に応じた階調表示を行うようにし、ＲＯＭに格納するデータ量を減らし、ＲＯＭ容量を小型化、低コスト化を実現している。
【０００６】
また、非特許文献１の液晶コントーラは、ＬＣＤドライバと一体化したＩＣとなっており、ＬＣＤコントローラの階調パレットテーブルは、１ピクセル５ビットで形成され、３２階調のグレースケール表示を可能としている。また各階調のグレー表示は、階調パレットテーブルの設定値によってＬＣＤドライバの出力レベルを任意に設定させる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１３７４６６号公報
【非特許文献】
【０００８】
【非特許文献１】ＮＯＶＡＴＥＫ社  ＮＴ７５５３Ｅ＿Ｖ３．０  ＤａｔａＳｈｅｅｔＰ３２−Ｐ３４
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前記従来の構成では、１ピクセル１ビットの画像データをＲＯＭに記憶し、ＮビットのＡＮＤ回路で構成されたデータ拡張部により、２のＮ乗階調にデータ拡張することで、ＲＯＭに記憶するデータ容量を小型化し、ＲＯＭ容量の低減を行い、コスト低減をすることが可能となる。
【００１０】
しかしながら、Ｎビット幅に拡張した画像データを記憶するＤＲＡＭの容量は削減できない為、大きな容量のＤＲＡＭを設ける必要があり、コストが増加してしまう問題があった。
【００１１】
また、非特許文献１のようなＬＣＤコントローラを使用する場合、数ＫＢ〜数十ＫＢ程度のＲＡＭ内蔵の１チップ構成のマイクロコンピュータ（以下、マイコン）において、前記ＲＡＭに１フレームの画像データを格納するフレームバッファＲＡＭを構成すると、必要なフレームバッファサイズは、フレームサイズ：（縦ドット×横ドット）×Ｎビット（２の５乗階調）／８［Ｂｙｔｅ］となる。
【００１２】
そのため、液晶制御に必要な階調表示が何階調であっても（２階調、４階調であっても）、液晶コントーラの表示用ＲＡＭの階調サイズ（この場合、１ピクセル５ビットの３２階調サイズで固定）のフレームバッファＲＡＭを用意する必要があり、１チップのマイコンの内蔵ＲＡＭを大きくする必要があり、コストが高くなるという課題があった。
【００１３】
本発明は、１チップのマイコンの内蔵ＲＡＭでフレームバッファＲＡＭを構成する場合において、液晶コントーラの表示用ＲＡＭの階調サイズに影響されずに、階調表示を実現すると共にＲＯＭ容量とフレームバッファＲＡＭ容量を小型化し、低コストの液晶制御装置を実現することを目的とする。
【課題を解決するための手段】
【００１４】
ドットマトリクス液晶を駆動するＬＣＤドライバと、ＬＣＤドライバへピクセル毎に表示データを出力し、前記ドットマトリクス液晶表示を制御するＬＣＤコントローラと、前記ＬＣＤコントローラに備え、２のＮ乗階調を出力する為に備えた１ピクセルＮビットで構成する表示用ＲＡＭと、表示用ＲＡＭに記憶されたピクセル毎の表示データを、前記ＬＣＤドライバを制御する出力レベルに変換する階調パレットテーブルと、前記ＬＣＤコントローラと１バイト単位のバス幅で構成された第１の出力ポートを介して接続され、前記ドットマトリクス液晶に表示する表示データを生成するＣＰＵを備えたマイコンと、前記マイコンに備え、黒又は白と中間階調又は白（黒）の１ピクセル１ビットで表す１フレーム（１画面）の表示データを格納するフレームバッファＲＡＭと、前記フレームバッファＲＡＭの表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の第２の出力ポートと、上記いずれの１ビットの意味かを切り替えるフラグ出力である第３の出力ポートを備え、前記第２の出力ポートの各出力線は、前記表示用ＲＡＭの各ピクセルのＮビットのいずれかに表示データが入力されるように、第１の出力ポートの中の（Ｎビット）本以上の間隔を離した位置の出力線に対し各々ワイヤードＯＲ配線して接続され、前記ＣＰＵが前記フレームバッファＲＡＭから表示データを取得し、第２の出力ポートから連続したピクセルの表示データが出力されると、１ビット表示データがＮビット幅に拡張されて液晶コントーラの表示用ＲＡＭに入力され、前記階調パレットテーブルは、前記第２の出力ポートまたは第３の出力ポートのデータに応じて、少なくとも３値（３階調）のデータにデータ変換するように設定され、前記第２の出力ポート又は第３の出力ポートで設定されるビットを含むＮビットデータに基づいてデータ変換する液晶制御装置を構成したものである。
【００１５】
このように液晶制御装置を構成することで、ＣＰＵがフレームバッファＲＡＭの表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の第２出力ポートのワイヤードＯＲ配線により、表示用ＲＡＭの各ピクセルのＮビットのいずれかにデータを入力するので、各ピクセルが０か１以上をセットすることができ、２階調（白または黒）表現で表示させることができ、続いて、中間階調の画像データを送信し、いずれの１ビットの意味かを切り替えるフラグ出力である第３の出力ポートのワイヤードＯＲ配線により、各ピクセルのＮビットのいずれかのビットにデータを入力することで、前記第２の出力ポートで入力された値とは異なる１以上の値に変更することができるようになり、入力するフラグビット数と階調パレットテーブルの設定値に応じて、少なくとも３値（３階調）のデータを表現できるようになる。
【発明の効果】
【００１６】
本発明によれば、フレームバッファＲＡＭやＲＯＭに格納する表示データを２値（０と１）で表現しても、３階調以上の表示ができるようになり、ＲＯＭ，フレームバッファＲＡＭ容量を抑え、安価な構成で中間階調表示を実現するという効果がある。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１における液晶制御装置のシステム構成図
【図２】本発明の実施の形態１における液晶制御装置の機能を示すブロック構成図
【図３】本発明の実施の形態１における中間階調の表示制御を示すフローチャート
【図４】本発明の実施の形態１におけるポート２による白黒２値の表示データ出力を示す図
【図５】本発明の実施の形態１におけるＬＣＤドライバコントローラＩＣに送信される表示データ（設定値）を示す図
【図６】本発明の実施の形態１におけるポート３の切替フラグポートによる白・中間階調２値の表示データ出力を示す図
【図７】本発明の実施の形態１におけるＬＣＤドライバコントローラＩＣの階調パレットテーブルの設定値を示す図
【発明を実施するための形態】
【００１８】
第１の発明は、ドットマトリクス液晶を駆動するＬＣＤドライバと、ＬＣＤドライバへピクセル毎に表示データを出力し、前記ドットマトリクス液晶表示を制御するＬＣＤコントローラと、前記ＬＣＤコントローラに備え、２のＮ乗階調を出力する為に備えた１ピクセルＮビットで構成する表示用ＲＡＭと、表示用ＲＡＭに記憶されたピクセル毎の表示データを、前記ＬＣＤドライバを制御する出力レベルに変換する階調パレットテーブルと、前記ＬＣＤコントローラと１バイト単位のバス幅で構成された第１の出力ポートを介して接続され、前記ドットマトリクス液晶に表示する表示データを生成するＣＰＵを備えたマイコンと、前記マイコンに備え、黒又は白と中間階調又は白（黒）の１ピクセル１ビットで表す１フレーム（１画面）の表示データを格納するフレームバッファＲＡＭと、前記フレームバッファＲＡＭの表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の第２の出力ポートと、上記いずれの１ビットの意味かを切り替えるフラグ出力である第３の出力ポートを備え、前記第２の出力ポートの各出力線は、前記表示用ＲＡＭの各ピクセルのＮビットのいずれかに表示データが入力されるように、第１の出力ポートの中の（Ｎビット）本以上の間隔を離した位置の出力線に対し各々ワイヤードＯＲ配線して接続され、前記ＣＰＵが前記フレームバッファＲＡＭから表示データを取得し、第２の出力ポートから連続したピクセルの表示データが出力されると、１ビット表示データがＮビット幅に拡張されて液晶コントーラの表示用ＲＡＭに入力され、前記階調パレットテーブルは、前記第２の出力ポートまたは第３の出力ポートのデータに応じて、少なくとも３値（３階調）のデータにデータ変換するように設定され、前記第２の出力ポート又は第３の出力ポートで設定されるビットを含むＮビットデータに基づいてデータ変換する液晶制御装置を構成したものである。
【００１９】
そして、ＣＰＵがフレームバッファＲＡＭの表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の第２出力ポートのワイヤードＯＲ配線により、表示用ＲＡＭの各ピクセルのＮビットのいずれかにデータを入力するので、各ピクセルが０か１以上をセットすることができ、２階調（白または黒）表現で表示させることができ、続いて中間階調の画像データを送信する時、いずれの１ビットの意味かを切り替えるフラグ出力である第３の出力ポートのワイヤードＯＲ配線により、各ピクセルのＮビットのいずれかのビットにデータを入力することで、前記第２の出力ポートで入力された値とは異なる１以上の値に変更することができるようになり、階調パレットテーブルの設定値に
対応させた、少なくとも３値（３階調）の色を表現できるようになる。
【００２０】
また、ＲＯＭやフレームバッファＲＡＭには、２値表示データを格納するので、データ容量を抑制でき、安価な構成で、３階調以上の液晶制御装置を実現できるようになる。
【００２１】
第２の発明は、第１の発明において、前記フレームバッファＲＡＭの表示データを前記第２の出力ポートより最上位または最下位のピクセルデータから順次送信し、白または黒のデータで１フレーム分の第１の表示データをＬＣＤコントローラへ送信した後、前記ＣＰＵは前記第３の出力ポートからフラグ出力を送信すると共に中間階調と白（または黒）の２値で表現したデータを送信し、前記１フレーム分の第１の表示データの少なくとも一部に中間階調と白（または黒）の２値（２階調）で表現された第２の表示データを送信することで、少なくとも３値（３階調）の表示制御を行うものである。
【００２２】
そして、第２の出力ポートより、白また黒で表現される表示データをＬＣＤコントローラに１フレーム分転送し、その後、第３の出力ポートからフラグ出力を送信し、１フレームの一部に中間階調と白（または黒）の２値（２階調）で表現された表示データを送信、上書きすることで、合成した３値（３階調）での表示ができるようになり、部分的に中間階調を表示する液晶制御装置を構成できる。
【００２３】
第３の発明は、第１の発明において、前記フレームバッファＲＡＭの表示データを前記第２の出力ポートより最上位または最下位のピクセルデータから順次送信し、中間階調と白（または黒）のデータで１フレーム分の第１の表示データをＬＣＤコントローラへ送信した後、前記ＣＰＵは前記第３の出力ポートからフラグ出力を送信すると共に白と黒の２値で表現したデータを送信し、前記１フレーム分の第１の表示データの少なくとも一部に黒と白の２値（２階調）で表現された第２の表示データを送信することで、少なくとも３値（３階調）の表示制御を行うものである。
【００２４】
そして、第２の出力ポートより、中間階調と白（または黒）で表現される表示データをＬＣＤコントローラに１フレーム分転送し、その後、第３の出力ポートからフラグ出力を送信し、１フレームの一部に黒または白の２値（２階調）で表現された表示データを送信、上書きすることで、合成した３値（３階調）での表示ができるようになり、部分的に黒（または白）を表示する液晶制御装置を構成できる。
【００２５】
第４の発明は、第１から第３のいずれかの発明において、前記フレームバッファＲＡＭに格納される表示データは、前記ＣＰＵによって取得され、前記フレームバッファＲＡＭの最小アドレスの最上位ビットから順番にビットシフト処理を行い、順次第２の出力ポートに表示データ出力し、１フレーム分の表示データを送信するものである。
【００２６】
そして、左上のピクセルの表示データを、フレームバッファＲＡＭの最小アドレスの最上位ビット側から順番に配置し、最小アドレスの最上位ビット側から表示データを送信するように構成すると、前記フレームバッファＲＡＭのアドレス位置を順番にインクリメントしながら表示データを取得し、１フレームデータを左上から右下のピクセルのデータ送信を、少ないビットシフト処理で送信が可能となり、液晶制御装置のデータ転送速度を向上すると共に利用性が向上する。
【００２７】
第５の発明は、第１から第３のいずれかの発明において、前記フレームバッファＲＡＭに格納される表示データは、前記ＣＰＵによって取得され、前記フレームバッファＲＡＭの最大アドレスの最下位ビットから順番にビットシフト処理を行い、順次第２の出力ポートに表示データ出力し、１フレーム分の表示データを送信するものである。
【００２８】
そして、左上のピクセルの表示データを、フレームバッファＲＡＭの最小アドレスの最上位ビット側から順番に配置し、最大アドレスの最下位ビット側から順番に表示データを送信するように構成すると、前記フレームバッファＲＡＭのアドレス位置を順番にデクリメントしながら表示データを取得し、１フレームデータを右下から左上のピクセルのデータ送信を、少ないビットシフト処理で送信が可能となり、液晶制御装置のデータ転送速度を向上すると共に利用性が向上する。
【００２９】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、この実施の形態によって本発明が限定されるものではない。
【００３０】
（実施の形態１）
図１は本発明の実施の形態１における液晶制御装置のシステム構成図である。図２は液晶制御装置の機能を示すブロック構成図である。図１、図２を用いて本実施の形態１の構成を説明する。
【００３１】
図１において、液晶制御装置は、マイコン１０１、ＬＣＤドライバコントローラＩＣ１０２、ＬＣＤ１０３の３つの部品で構成される。
【００３２】
マイコン１０１はＲＯＭ、ＲＡＭ、ＣＰＵを内蔵する１チップマイコンである。内蔵するＲＡＭの一部に、表示データを一時的に格納するフレームバッファＲＡＭを構成する。
【００３３】
マイコン１０１は、ＬＣＤドライバコントローラＩＣ１０２のＬＣＤコントローラ１０４に対し制御信号、制御命令、表示データを送信し、送信された表示データは、ＬＣＤ１０３に表示するデータを格納するＲＡＭである表示用ＲＡＭ１０５に格納される。表示用ＲＡＭ１０５は、ＬＣＤ１０３のフレームサイズ（画面サイズ）×Ｎビット（２のＮ乗階調分）の容量を備える。
【００３４】
ＬＣＤコントローラ１０４は、表示用ＲＡＭ１０５に格納された表示データに応じて、ＬＣＤドライバ１０６にデータを送り、ＬＣＤドライバ１０６は、ＬＣＤ１０３のドットマトリクスで構成された液晶素子一つ一つに対して順次駆動する電圧を供給し、ＬＣＤ１０３に所望の表示データを表示する。
【００３５】
ＬＣＤ１０３は、フレームサイズ（画面サイズ）分、例えば横２４０×縦１２８の場合、２４０×１２８＝３０７２０ピクセル（画素）の液晶素子で構成される。ＬＣＤドライバ１０６は、表示用ＲＡＭ１０５の表示データに基づき継続的にＬＣＤ１０３に駆動電圧を供給することで、ＬＣＤ１０３に表示データが表示される。
【００３６】
ＬＣＤドライバコントローラＩＣ１０２は、ＬＣＤコントローラ機能、ＬＣＤドライバ機能が１つのＩＣで構成されたものであり、小型のドットマトリクス液晶を駆動するＩＣとして良く利用される。
【００３７】
なお、本実施の形態では、機能が一体化したＬＣＤドライバコントローラＩＣ１０２を用いて説明するが、ＬＣＤコントローラとＬＣＤドライバは別々に設けてもよい。
【００３８】
次に図２を用いて、本実施の形態１の液晶制御装置の内部構成を説明する。
【００３９】
マイコン１０１には、ＣＰＵ２０１、ＲＯＭ２０２、ＲＡＭ２０３、ＲＡＭ２０３の一部にフレームバッファＲＡＭ２０４、Ｉ／Ｏコントローラ２０５を備え、これらを協働させマイコン１０１を機能させている。
【００４０】
ＣＰＵ２０１は、中央演算処理装置である。後述のＲＯＭ２０２やＲＡＭ２０３からプログラムの命令やデータを読み出し、ＬＣＤ１０３に表示する表示データを加工、演算し、ＲＡＭ２０３のフレームバッファＲＡＭ２０４に格納する。
【００４１】
具体的には、ＲＯＭ２０２の画像データ、ビットマップフォントデータをＣＰＵ２０１で読み出し加工し、後述のフレームバッファＲＡＭ２０４の所望のアドレスにデータを書き込む。これを複数回繰り返し、フレームバッファＲＡＭ２０４上にフレームデータ（１画面データ）を作成する。
【００４２】
ＲＯＭ２０２は、プログラムの命令、データ及び表示データを格納する。ＲＯＭ２０２は、１度しか書き込みが不可なＲＯＭでも書換え可能なＦＬＡＳＨＲＯＭのいずれであっても構わない。
【００４３】
ＲＡＭ２０３は、プログラムで使用する設定データや表示データなどを格納する。またＲＡＭ２０３には、１ピクセル１ビットで構成したフレームバッファＲＡＭ２０４を備える。例えば、２４０×１２８ドットの場合、３８４０バイトのフレームバッファＲＡＭ２０４を確保する。ＲＡＭ２０３は、ＳＲＡＭでもＤＲＡＭでも構わない。
【００４４】
フレームバッファＲＡＭ２０４は、マイコン１０１がＬＣＤ１０３で表示するフレームデータを一時的に格納する為のバッファＲＡＭである。
【００４５】
ＣＰＵ２０１は、ＲＯＭに格納された画像部品データを必要数取得し加工演算し、表示させたいフレームデータ（１画面データ）をフレームバッファＲＡＭ上に作成し格納する。ＣＰＵ２０１は、ＬＣＤ１０３に表示させるフレームデータ（１画面データ）を継続して作成し、ＬＣＤ１０３へ表示させることでＬＣＤ１０３に絶えず表示データを表示させる。
【００４６】
Ｉ／Ｏコントローラ２０５は、マイコン１０１のＩＯポートを制御する制御装置である。Ｉ／Ｏコントローラ２０５には、ＬＣＤドライバコントローラＩＣ１０２を制御するＡ０：レジスタセレクト、ＣＳ：チップセレクト、ＷＥ：ライトイネーブル、ＲＥ：リードイネーブル、ＲＳＴ：リセットの５本の制御信号出力と、８本の制御バスである制御バスポート２０６（Ｐ１：ポート１、第１の出力ポートに相当）、表示データを出力する２本の表示データポート２０７（Ｐ２：ポート２、第２の出力ポートに相当）、切替フラグ出力である２本の切替フラグポート２０８（Ｐ３：ポート３、第３の出力ポートに相当）が接続されている。
【００４７】
前記出力ポートの出力信号を協働させ、ＬＣＤドライバコントローラＩＣ１０２を制御し、ＬＣＤ１０３へ表示データを表示させる。
【００４８】
Ａ０：レジスタセレクトは、送信データが、ＬＣＤドライバコントローラＩＣ１０２への制御命令か制御データかを切り替える。ＣＳ：チップセレクトは、ＬＣＤドライバコントローラＩＣ１０２へのチップ選択信号である。Ｌアクティブの場合、Ｌに設定し、ＬＣＤドライバコントローラＩＣ１０２へ制御命令、制御データ送信を行う。
【００４９】
ＷＥ：ライトイネーブルは、送信する制御命令または制御データをラッチする為のイネーブル信号である。立ち下がりまたは立上げのエッジ信号により、送信する制御命令または制御データをＬＣＤドライバコントローラＩＣ１０２へ取り込む。
【００５０】
ＷＥ：ライトイネーブルは、マイコン１０１に受信する制御データをラッチする為のイネーブル信号である。立ち下がりまたは立上げのエッジ信号により、受信する制御データ
をＬマイコン１０１へ取り込む。
【００５１】
ＲＳＴ：リセットは、ＬＣＤドライバコントローラＩＣ１０２へのリセット信号である。Ｌアクティブの場合、Ｌに設定しＬＣＤドライバコントローラＩＣ１０２のレジスタ設定をクリアし、リセットを行う。
【００５２】
制御バスポート２０６は、Ｐ１（ポート１：Ｐ１０〜Ｐ１７）で形成される。制御バスポート２０６は、８本の出力ポートで構成され、Ｄ７〜Ｄ０の８ビットに８ビットの制御命令や制御データをセットし出力する。
【００５３】
表示データポート２０７は、Ｐ２（ポート２：Ｐ２０〜Ｐ２７）で形成される。表示データポート２０７は、マイコン１０１の出力ポートの最上位ビット側から２本のポートを使用し、フレームバッファＲＡＭ２０４に格納するフレームデータ（１画面データ）を順次取得し、ビットシフト処理を行いながら、ＬＣＤドライバコントローラＩＣ１０２へ出力し送信する。
【００５４】
また、表示データポート２０７の各出力ポートは、制御バスポート２０６の所定位置にワイヤードＯＲ配線される。
【００５５】
表示データポート２０７の連続する２ピクセルを、制御バスポート２０６の各ピクセルの最上位ビット（ビット３）に接続している。本実施の形態の場合、４ビット幅のピクセルの為、４ビット幅を離して各ピクセルにデータが入力されるように接続している。
【００５６】
すなわち、Ｎビット階調の場合、Ｎビット幅もしくはＮビット以上の幅を離して接続する。このワイヤードＯＲ配線により、ソフト処理によりビットシフト処理した後に、データ転送せずに済む為、マイコン１０１の処理速度が向上する。動作の詳細は後述する。
【００５７】
なお、表示データポート２０７が出力するタイミングにおいては、ＣＰＵ２０１により制御バスポート２０６のＯＲ配線されている出力端子は、入力設定等に切替えることで出力値の衝突を回避する。また制御バスポートの接続ポート側から出力する場合は、その逆に切り替える。
【００５８】
切替フラグポート２０８は、Ｐ３（ポート３：Ｐ３０、Ｐ３１）で形成される。切替フラグポート２０８は２本のポートを使用し、それぞれピクセルごとに決定される制御バスポート２０６の所定位置にワイヤードＯＲ配線される。
【００５９】
切替フラグポート２０８は、中間階調色（グレー）を含む２値画像データを送信する場合に、フラグＯＮ（“１”入力）する。それ以外はフラグＯＦＦ（“０”入力）に設定する。またＬＣＤドライバコントローラＩＣ１０２の各ピクセルのビット２に接続され、当該ビットに色指定切替のフラグ情報をセットする。
【００６０】
このフラグ情報によりビット３にセットされる“１”の表示データが黒なのか中間階調色なのかを判定する。なお切替フラグポート２０８が出力するタイミングにおいては、ＣＰＵ２０１により制御バスポート２０６のＯＲ配線されている出力端子は、入力設定に切替える（Ｈｉ−Ｚ：ハイインピーダンスに設定する）ことで出力値の衝突を回避する。
【００６１】
ＬＣＤドライバコントローラＩＣ１０２のＩ／Ｆバスコントローラ２０９は、マイコン１０１のから入力される制御信号や、制御バスポートの制御命令、制御データやフレームバッファＲＡＭ２０４から転送される表示データを取得する。各制御信号に応じて、表示データを順次取得し、表示用ＲＡＭ１０５に順次格納する。
【００６２】
階調パレットテーブル２１０は、表示用ＲＡＭ１０５に格納されたピクセル毎の表示データを、例えば１ピクセル４ビットの場合、０〜１５（２の４乗：１６階調）のインデックス値に対して、ＬＣＤドライバ１０６が液晶駆動する駆動電圧レベルに変換する。
【００６３】
ＬＣＤドライバ１０６は、セグメントドライバ２１１とコモンドライバ２１２で構成される。それぞれＬＣＤ１０３の２４０セグメントをセグメントドライバ２１１で駆動し、１２８コモンをコモンドライバ２１２で駆動しピクセル単位の液晶素子を駆動している。
【００６４】
次に、本実施の形態１のフレームバッファＲＡＭ２０４に２値で格納した表示データを、４ビット階調の表示用ＲＡＭ１０５に合わせて表示データを変換し、一部の表示データを中間階調（グレー）で送信し、階調パレットテーブル２１０により、３階調表示を行う動作、作用について図３を用いて説明する。
【００６５】
図３は、本実施の形態１の中間階調の表示制御を示すフローチャートである。
【００６６】
ＣＰＵ２０１は、ＲＯＭ２０２により画像データを取得し、データを加工してフレームバッファＲＡＭ２０４の所定位置（アドレス）を指定して画像データをセットする。そして前記制御を何回か行い、１フレームデータ（１画面データ）を作成する（Ｓ３０１）。
【００６７】
なお、本実施の形態１では、安価なマイコン１０１を想定している為、フレームバッファＲＡＭ２０４はマイコン１０１のＲＡＭ２０３内に形成しているが、マイコン１０１の外部に設けてもよい。
【００６８】
フレームバッファＲＡＭ２０４に作成された１フレーム（１画面データ）は、Ｐ２（ポート２）２０７を用いて送信する。具体的には図４に示すように、Ｐ２（ポート２）の上位ビット側から２ビット（Ｐ２７、Ｐ２６）で、２ピクセル分をセットし、ワイヤードＯＲ配線４０１、４０２を介して、マイコン１０１からＬＣＤドライバコントローラＩＣ１０２へデータを送信する。
【００６９】
この時、制御バスポート２０６（Ｐ１：ポート１）とＯＲ配線されているＰ１７、Ｐ１３はマイコン１０１の設定で、入力設定に切り替えている為Ｈｉ−Ｚ（ハイインピーダンス状態）にしている為、同一配線上に接続されている出力ポートの衝突を回避している。同時に制御バスポート２０６（Ｐ１：ポート１）のデータがセットされない出力端子は０がセットされる。表示データポート２０７（Ｐ２：ポート２）の出力端子Ｐ２５−Ｐ２０は未接続端子である。
【００７０】
そして、フレームバッファＲＡＭ２０４に作成された１フレーム（１画面データ）１の左上のピクセルデータから順番にビットシフト処理を行いながら、左下の最後のピクセルデータまで２ピクセルごとに順次送信する。
【００７１】
また、ワイヤードＯＲ配線構成により、１ピクセル１ビットのデータが、１ピクセル４ビットの表示データに変換され、Ｉ／Ｆバスコントローラ２０９を介して、表示用ＲＡＭ１０５に順次セットされる。本実施の形態では、各ピクセルの最上位ビット（ビット３）に、表示データをセットする（Ｓ３０２、Ｓ３０３）。
【００７２】
制御バスポート２０６（Ｐ２：ポート２）の送信により、白・黒２階調で表現した表示データがＬＣＤコントローラドライバＩＣ２に送信される。この時、ピクセル０、１において、それぞれ白表示の場合、５０１の設定となる。同様に黒表示の場合、５０２の設定となる。
【００７３】
次に、１フレームデータ（１画面データ）の一部分のエリアに対して、中間階調（グレー）表示を行う制御を行う。
【００７４】
通常、黒を指定する表示データを、中間階調（グレー）表示に変更する為、中間階調表示に切り替える為のフラグ出力である切替フラグポート２０８（Ｐ３：ポート３）をＨ出力する（フラグＯＮ）。送信される色は、中間階調（グレー）と白である。
【００７５】
ＣＰＵ２０１は、中間階調（グレー）表示用の画像データをＲＡＭ２０３（またはＲＯＭ２０２またはフレームバッファＲＡＭ２０４）から取得する。この時、画像データの左上のピクセルデータから順番にビットシフト処理を行いながら、左下の最後のピクセルデータまで２ピクセルごとに順次取得し、Ｐ２（ポート２）２０７を用いて送信する。
【００７６】
この時、同時に、中間階調（グレー）表示の画像データの表示する所定位置（アドレス）を指定して、表示データを順次送信し、前記白黒２値で設定された１フレームデータ（１画面データ）が格納された表示用ＲＡＭ１０５の一部のエリアに上書きセットされる（Ｓ３０４）。
【００７７】
この時、図６のように、Ｐ３（ポート３）２０８の切替フラグポートをＨ出力（フラグＯＮ）にした状態で、Ｐ２（ポート２）２０７のワイヤードＯＲ配線４０１、４０２により、中間階調（グレー）の画像データが送信される。この時、ピクセル０、１において、それぞれ白表示の場合、図５の５０３の設定となる。
【００７８】
切替フラグ情報がセットされるビット位置がＨ、すなわち１が設定され、Ｐ２（ポート２）２０７のワイヤードＯＲ配線４０１、４０２により、最上位ビットに０がセットされる。同様に、それぞれ中間階調（グレー）表示の場合、図５の５０４の設定となる。切替フラグ情報がセットされるビット位置がＨ、すなわち１が設定され、Ｐ２（ポート２）２０７のワイヤードＯＲ配線４０１、４０２により、最上位ビットに１がセットされる。
【００７９】
そして、表示用ＲＡＭ１０５に設定された１フレーム（１画面データ）は、階調パレットテーブル２１０により、ＬＣＤドライバ１０６の出力レベルに変換される。階調パレットテーブル２１０の設定値を図７に示す。
【００８０】
前述のとおり、表示用ＲＡＭ１０５に設定した表示データの各ピクセルの値（インデックス値）を、ＬＣＤドライバの制御レベルに変換する為、階調パレットテーブル７０１を使用する。
【００８１】
各ピクセルの表示データのビット３は、表示データポート２０７（Ｐ２：ポート２）で設定される。ビット２は、中間階調用の切替フラグビットとして切替フラグポート２０８（Ｐ３：ポート３）で設定される。
【００８２】
ピクセルのインデックス値０と４は、表示色白に設定され、ＬＣＤドライバの制御レベルをＡＬＬ  ＯＦＦレベル（０レベル／１６階調）で駆動する。
【００８３】
また、ピクセル値（インデックス値）８は、表示色黒に設定され、ＬＣＤドライバの制御レベルをＡＬＬ  ＯＮレベル（１６レベル／１６階調）で駆動する。
そしてピクセル値（インデックス値）１２は、表示色グレー（中間階調）に設定され、ＬＣＤドライバの制御レベルの一例として、１０レベル／１６階調で駆動し、ＬＣＤ１０３にフレームデータを３階調で表示する（Ｓ３０６）。
【００８４】
このように、本実施の形態によれば、ＣＰＵ２０１がフレームバッファＲＡＭ２０４の表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の表示データポート２０７（Ｐ２：ポート２）のワイヤードＯＲ配線により、表示用ＲＡＭ１０５の各ピクセルの４ビットのいずれかにデータを入力するので、各ピクセルが０か１以上をセットすることができ、２階調（白または黒）表現で表示させることができるようになる。
【００８５】
加えて、いずれの１ビットの意味かを切り替えるフラグ出力である切替フラグポート２０８（Ｐ３：ポート３）の出力ポートのワイヤードＯＲ配線により、各ピクセルのＮビットのいずれかのビットにデータを入力することで、表示データポート２０７（Ｐ２：ポート２）で入力された値とは異なる１以上の値に変更することができるようになり、階調パレットテーブルの設定値に対応させた、少なくとも３値（３階調）の色を表現が可能となる。
【００８６】
また、ＲＯＭ２０２やフレームバッファＲＡＭ２０４には、２値表示データを格納するので、データ容量を抑制できるので、８ビットマイコンなどの１チップマイコンを利用した安価な構成で、３階調以上の液晶制御装置を実現可能になる。
【００８７】
また、表示データポート２０７（Ｐ２：ポート２）により、白また黒で表現される表示データをＬＣＤコントローラに１フレーム分転送し、その後、切替フラグポート２０８（Ｐ３：ポート３）の切替フラグポートからフラグ出力を送信し、１フレームの一部に中間階調と白（または黒）の２値（２階調）で表現された表示データを送信、上書きすることで、合成した３値（３階調）での表示ができるようになり、部分的に中間階調を表示する液晶制御装置を構成が可能となる。
【００８８】
また、表示データポート２０７（Ｐ２：ポート２）により、中間階調と白（または黒）で表現される表示データをＬＣＤコントローラに１フレーム分転送し、その後、切替フラグポート２０８（Ｐ３：ポート３）の切替フラグポートからフラグ出力を送信し、１フレームの一部に白または黒の２値（２階調）で表現された表示データを送信、上書きする構成も可能である。
【００８９】
また同様に、合成した３値（３階調）での色表示ができるようになり、部分的に黒（または白）を表示する液晶制御装置が実現できるよりになり、利用性が高まる。
【００９０】
また、左上のピクセルの表示データを、フレームバッファＲＡＭ２０４の最小アドレスの最上位ビット側から順番に配置し、最小アドレスの最上位ビット側から表示データを送信するように構成すると、前記フレームバッファＲＡＭ２０４のアドレス位置を順番にインクリメントしながら表示データを取得し、１フレームデータを左上から右下のピクセルのデータ送信を、少ないビットシフト処理で送信が可能となり、液晶制御装置のデータ転送速度を向上すると共に利用性が向上する。
【００９１】
また、左上のピクセルの表示データを、フレームバッファＲＡＭ２０４の最小アドレスの最上位ビット側から順番に配置し、最大アドレスの最下位ビット側から順番に表示データを送信するように構成すると、前記フレームバッファＲＡＭ２０４のアドレス位置を順番にデクリメントしながら表示データを取得し、１フレームデータを右下から左上のピクセルのデータ送信を、少ないビットシフト処理で送信が可能となり、液晶制御装置のデータ転送速度を向上すると共に利用性が向上する。
【００９２】
なお、中間階調色の制御レベルは限定されるものではなく、ＬＣＤドライバ１０６で設定可能な最小レベルと最大レベルの中間レベルであればどの設定値でも構わない。そして
、表示用ＲＡＭ１０５に設定された表示データ値より、階調パレットテーブル２１０で変換された制御レベルに応じて、ＬＣＤ１０３の各ピクセルの液晶素子を駆動することにより、白、黒、グレー（中間階調）の３色（３階調）の階調表示制御を行う。
【００９３】
なお、本実施の形態では、４ビット階調の表示用ＲＡＭ１０５を備えるＬＣＤドライバコントローラＩＣ１０２で説明したがこれに限定されるものではなく、５ビット階調であってもよい。
【００９４】
また、８ビット（１バイト）２ピクセルの表示用ＲＡＭ１０５構成を用いて説明したが、ピクセルの割り当て方に限定されるものではなく、１６ビット３ピクセル５ビット（３２階調）などであってもよく、表示データポート２０７（Ｐ２：ポート２）のワイヤードＯＲ配線を接続する間隔を、Ｎビット幅（この場合、“５”）以上離して接続することで同様に構成できる。
【００９５】
また、制御バスポート２０６（Ｐ１：ポート１）のバス構成として８ビットバスで説明したが１６ビットバスでも同様に構成可能である。１６ビット３ピクセル５ビットの場合、表示データポート２０７（Ｐ２：ポート２）は３本になり、各々５ビット幅離してワイヤードＯＲ配線される。
【００９６】
また、切替フラグポート２０８（Ｐ３：ポート３）は２本で構成して説明したが、１回で転送される各ピクセル（本実施の形態の場合は、２ピクセル）に各々データをセットする構成であればよい。またＬＳＢ側の２本のポートを用いたように説明したがビット位置には依存しない。
【００９７】
また、フレームバッファＲＡＭ２０４のフレームデータ（１画面データ）の１画面分の表示データの左上のピクセルデータから右下のピクセルデータまで順番に送信するように説明したが、右下から左上に順番に送信してもよい。
【００９８】
また、フレームバッファＲＡＭ２０４のアドレスの最小アドレスも最上位ビットから送信するようにしてもよいし、最大アドレスの最下位ビットから送信してもよい。
【００９９】
また、本実施の形態では、中間階調色として１色のみを制御するように切替フラグポート２０８（Ｐ３：ポート３）の１本の切替フラグポートを制御したが、複数本で構成することもでき、中間階調色を増やすことが可能である。
【０１００】
また、表示用ＲＡＭ１０５、液晶画面サイズとして２４０×１２８ドットで説明したがこれに限定されない。
【０１０１】
マイコン１０１は主として８ビットマイコンや１６ビットマイコンなどの処理能力が低いマイコンを想定するが、３２ビット以上の高処理能力のマイコンであっても同様に構成できる。
【０１０２】
階調パレットテーブル７０１のインデックス値は、０、４、８、１２の使用する値のみ設定したものを説明したがこれに限定されない。
【０１０３】
また、表示データポート２０７（Ｐ２：ポート２）、切替フラグポート２０８（Ｐ３：ポート３）とＬＣＤドライバコントローラＩＣ１０２の接続するビット位置は、それぞれ各ピクセルのビット３、ビット２に接続した構成で説明したが、各ピクセルに表示データまたは切替フラグ出力が入力できる構成であればよく、接続するビット位置には依存しない。
【産業上の利用可能性】
【０１０４】
本発明に係る液晶制御装置は、家庭用、業務用など家電機器、設備機器などの情報処理能力の低いマイコンを利用したドットマトリクス液晶を使用する液晶制御装置に適用できる。
【符号の説明】
【０１０５】
１０１  マイコン
１０２  ドライバコントローラＩＣ
１０３  ＬＣＤ
１０４  ＬＣＤコントローラ
１０５  表示用ＲＡＭ
１０６  ＬＣＤドライバ
２０１  ＣＰＵ
２０４  フレームバッファＲＡＭ
２０６  制御バスポート
２０７  表示データポート
２０８  切替フラグポート
２１０、７０１  階調パレットテーブル
【図１】
2012212026.tif 000003
【図２】
2012212026.tif 000004
【図３】
2012212026.tif 000005
【図４】
2012212026.tif 000006
【図５】
2012212026.tif 000007
【図６】
2012212026.tif 000008
【図７】
2012212026.tif 000009
【手続補正書】
【提出日】平成23年10月19日(2011.10.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、家電機器、設備機器に搭載されるドットマトリクス液晶制御装置に関するものである。
【背景技術】
【０００２】
従来のドットマトリクス液晶を制御する液晶駆動装置として、特許文献１が示されている。
【０００３】
特許文献１の液晶駆動装置は、まず、ＲＯＭに１ドット１ビットの白黒の画像データを記憶し、前記画像データを読み出して、画面単位で画像データをＤＲＡＭに書き込み、ドットマトリクス液晶の液晶素子を駆動するＬＣＤドライバへ信号出力するＬＣＤコントローラを備えた液晶駆動装置を構成する。
【０００４】
さらに、ＬＣＤコントローラにＲＯＭから取得した各ドットの１ビットの画像データをＮビットに拡張するＮ個のアンド回路で構成したデータ色拡張部と階調表示する為のパレットを備えることにより、ＲＯＭに格納した１ドット１ビットの白黒の画像データを、１ドット毎に２のＮ乗の階調表示（または色数表示）に変換するＮ個のアンド回路の一方に入力する。
【０００５】
同時にＣＰＵよりもう１方に制御信号を入力し、１ドット１ビットから１ドットＮビット（２のＮ乗階調）のデータに変換してＤＲＡＭに格納し、パレット設定に応じた階調表示を行うようにし、ＲＯＭに格納するデータ量を減らし、ＲＯＭ容量を小型化、低コスト化を実現している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１３７４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前記従来の構成では、１ピクセル１ビットの画像データをＲＯＭに記憶し、ＮビットのＡＮＤ回路で構成されたデータ拡張部により、２のＮ乗階調にデータ拡張することで、ＲＯＭに記憶するデータ容量を小型化し、ＲＯＭ容量の低減を行い、コスト低減をすることが可能となる。
【０００８】
しかしながら、Ｎビット幅に拡張した画像データを記憶するＤＲＡＭの容量は削減できない為、大きな容量のＤＲＡＭを設ける必要があり、コストが増加してしまう問題があった。
【０００９】
そのため、液晶制御に必要な階調表示が何階調であっても（２階調、４階調であっても）、液晶コントーラの表示用ＲＡＭの階調サイズ（この場合、１ピクセル５ビットの３２階調サイズで固定）のフレームバッファＲＡＭを用意する必要があり、１チップのマイコンの内蔵ＲＡＭを大きくする必要があり、コストが高くなるという課題があった。
【００１０】
本発明は、１チップのマイコンの内蔵ＲＡＭでフレームバッファＲＡＭを構成する場合において、液晶コントーラの表示用ＲＡＭの階調サイズに影響されずに、階調表示を実現すると共にＲＯＭ容量とフレームバッファＲＡＭ容量を小型化し、低コストの液晶制御装置を実現することを目的とする。
【課題を解決するための手段】
【００１１】
ドットマトリクス液晶を駆動するＬＣＤドライバと、ＬＣＤドライバへピクセル毎に表示データを出力し、前記ドットマトリクス液晶表示を制御するＬＣＤコントローラと、前記ＬＣＤコントローラに備え、２のＮ乗階調を出力する為に備えた１ピクセルＮビットで構成する表示用ＲＡＭと、表示用ＲＡＭに記憶されたピクセル毎の表示データを、前記ＬＣＤドライバを制御する出力レベルに変換する階調パレットテーブルと、前記ＬＣＤコントローラと１バイト単位のバス幅で構成された第１の出力ポートを介して接続され、前記ドットマトリクス液晶に表示する表示データを生成するＣＰＵを備えたマイコンと、前記マイコンに備え、黒又は白と中間階調又は白（黒）の１ピクセル１ビットで表す１フレーム（１画面）の表示データを格納するフレームバッファＲＡＭと、前記フレームバッファＲＡＭの表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の第２の出力ポートと、上記いずれの１ビットの意味かを切り替えるフラグ出力である第３の出力ポートを備え、前記第２の出力ポートの各出力線は、前記表示用ＲＡＭの各ピクセルのＮビットのいずれかに表示データが入力されるように、第１の出力ポートの中の（Ｎビット）本以上の間隔を離した位置の出力線に対し各々ワイヤードＯＲ配線して接続され、前記ＣＰＵが前記フレームバッファＲＡＭから表示データを取得し、第２の出力ポートから連続したピクセルの表示データが出力されると、１ビット表示データがＮビット幅に拡張されて液晶コントーラの表示用ＲＡＭに入力され、前記階調パレットテーブルは、前記第２の出力ポートまたは第３の出力ポートのデータに応じて、少なくとも３値（３階調）のデータにデータ変換するように設定され、前記第２の出力ポート又は第３の出力ポートで設定されるビットを含むＮビットデータに基づいてデータ変換する液晶制御装置を構成したものである。
【００１２】
このように液晶制御装置を構成することで、ＣＰＵがフレームバッファＲＡＭの表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の第２出力ポートのワイヤードＯＲ配線により、表示用ＲＡＭの各ピクセルのＮビットのいずれかにデータを入力するので、各ピクセルが０か１以上をセットすることができ、２階調（白または黒）表現で表示させることができ、続いて、中間階調の画像データを送信し、いずれの１ビットの意味かを切り替えるフラグ出力である第３の出力ポートのワイヤードＯＲ配線により、各ピクセルのＮビットのいずれかのビットにデータを入力することで、前記第２
の出力ポートで入力された値とは異なる１以上の値に変更することができるようになり、入力するフラグビット数と階調パレットテーブルの設定値に応じて、少なくとも３値（３階調）のデータを表現できるようになる。
【発明の効果】
【００１３】
本発明によれば、フレームバッファＲＡＭやＲＯＭに格納する表示データを２値（０と１）で表現しても、３階調以上の表示ができるようになり、ＲＯＭ，フレームバッファＲＡＭ容量を抑え、安価な構成で中間階調表示を実現するという効果がある。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１における液晶制御装置のシステム構成図
【図２】本発明の実施の形態１における液晶制御装置の機能を示すブロック構成図
【図３】本発明の実施の形態１における中間階調の表示制御を示すフローチャート
【図４】本発明の実施の形態１におけるポート２による白黒２値の表示データ出力を示す図
【図５】本発明の実施の形態１におけるＬＣＤドライバコントローラＩＣに送信される表示データ（設定値）を示す図
【図６】本発明の実施の形態１におけるポート３の切替フラグポートによる白・中間階調２値の表示データ出力を示す図
【図７】本発明の実施の形態１におけるＬＣＤドライバコントローラＩＣの階調パレットテーブルの設定値を示す図
【発明を実施するための形態】
【００１５】
第１の発明は、ドットマトリクス液晶を駆動するＬＣＤドライバと、ＬＣＤドライバへピクセル毎に表示データを出力し、前記ドットマトリクス液晶表示を制御するＬＣＤコントローラと、前記ＬＣＤコントローラに備え、２のＮ乗階調を出力する為に備えた１ピクセルＮビットで構成する表示用ＲＡＭと、表示用ＲＡＭに記憶されたピクセル毎の表示データを、前記ＬＣＤドライバを制御する出力レベルに変換する階調パレットテーブルと、前記ＬＣＤコントローラと１バイト単位のバス幅で構成された第１の出力ポートを介して接続され、前記ドットマトリクス液晶に表示する表示データを生成するＣＰＵを備えたマイコンと、前記マイコンに備え、黒又は白と中間階調又は白（黒）の１ピクセル１ビットで表す１フレーム（１画面）の表示データを格納するフレームバッファＲＡＭと、前記フレームバッファＲＡＭの表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の第２の出力ポートと、上記いずれの１ビットの意味かを切り替えるフラグ出力である第３の出力ポートを備え、前記第２の出力ポートの各出力線は、前記表示用ＲＡＭの各ピクセルのＮビットのいずれかに表示データが入力されるように、第１の出力ポートの中の（Ｎビット）本以上の間隔を離した位置の出力線に対し各々ワイヤードＯＲ配線して接続され、前記ＣＰＵが前記フレームバッファＲＡＭから表示データを取得し、第２の出力ポートから連続したピクセルの表示データが出力されると、１ビット表示データがＮビット幅に拡張されて液晶コントーラの表示用ＲＡＭに入力され、前記階調パレットテーブルは、前記第２の出力ポートまたは第３の出力ポートのデータに応じて、少なくとも３値（３階調）のデータにデータ変換するように設定され、前記第２の出力ポート又は第３の出力ポートで設定されるビットを含むＮビットデータに基づいてデータ変換する液晶制御装置を構成したものである。
【００１６】
そして、ＣＰＵがフレームバッファＲＡＭの表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の第２出力ポートのワイヤードＯＲ配線により、表示用ＲＡＭの各ピクセルのＮビットのいずれかにデータを入力するので、各ピクセルが０か１以上をセットすることができ、２階調（白または黒）表現で表示させることができ、続いて中間階調の画像データを送信する時、いずれの１ビットの意味かを切り替えるフ
ラグ出力である第３の出力ポートのワイヤードＯＲ配線により、各ピクセルのＮビットのいずれかのビットにデータを入力することで、前記第２の出力ポートで入力された値とは異なる１以上の値に変更することができるようになり、階調パレットテーブルの設定値に対応させた、少なくとも３値（３階調）の色を表現できるようになる。
【００１７】
また、ＲＯＭやフレームバッファＲＡＭには、２値表示データを格納するので、データ容量を抑制でき、安価な構成で、３階調以上の液晶制御装置を実現できるようになる。
【００１８】
第２の発明は、第１の発明において、前記フレームバッファＲＡＭの表示データを前記第２の出力ポートより最上位または最下位のピクセルデータから順次送信し、白または黒のデータで１フレーム分の第１の表示データをＬＣＤコントローラへ送信した後、前記ＣＰＵは前記第３の出力ポートからフラグ出力を送信すると共に中間階調と白（または黒）の２値で表現したデータを送信し、前記１フレーム分の第１の表示データの少なくとも一部に中間階調と白（または黒）の２値（２階調）で表現された第２の表示データを送信することで、少なくとも３値（３階調）の表示制御を行うものである。
【００１９】
そして、第２の出力ポートより、白また黒で表現される表示データをＬＣＤコントローラに１フレーム分転送し、その後、第３の出力ポートからフラグ出力を送信し、１フレームの一部に中間階調と白（または黒）の２値（２階調）で表現された表示データを送信、上書きすることで、合成した３値（３階調）での表示ができるようになり、部分的に中間階調を表示する液晶制御装置を構成できる。
【００２０】
第３の発明は、第１の発明において、前記フレームバッファＲＡＭの表示データを前記第２の出力ポートより最上位または最下位のピクセルデータから順次送信し、中間階調と白（または黒）のデータで１フレーム分の第１の表示データをＬＣＤコントローラへ送信した後、前記ＣＰＵは前記第３の出力ポートからフラグ出力を送信すると共に白と黒の２値で表現したデータを送信し、前記１フレーム分の第１の表示データの少なくとも一部に黒と白の２値（２階調）で表現された第２の表示データを送信することで、少なくとも３値（３階調）の表示制御を行うものである。
【００２１】
そして、第２の出力ポートより、中間階調と白（または黒）で表現される表示データをＬＣＤコントローラに１フレーム分転送し、その後、第３の出力ポートからフラグ出力を送信し、１フレームの一部に黒または白の２値（２階調）で表現された表示データを送信、上書きすることで、合成した３値（３階調）での表示ができるようになり、部分的に黒（または白）を表示する液晶制御装置を構成できる。
【００２２】
第４の発明は、第１から第３のいずれかの発明において、前記フレームバッファＲＡＭに格納される表示データは、前記ＣＰＵによって取得され、前記フレームバッファＲＡＭの最小アドレスの最上位ビットから順番にビットシフト処理を行い、順次第２の出力ポートに表示データ出力し、１フレーム分の表示データを送信するものである。
【００２３】
そして、左上のピクセルの表示データを、フレームバッファＲＡＭの最小アドレスの最上位ビット側から順番に配置し、最小アドレスの最上位ビット側から表示データを送信するように構成すると、前記フレームバッファＲＡＭのアドレス位置を順番にインクリメントしながら表示データを取得し、１フレームデータを左上から右下のピクセルのデータ送信を、少ないビットシフト処理で送信が可能となり、液晶制御装置のデータ転送速度を向上すると共に利用性が向上する。
【００２４】
第５の発明は、第１から第３のいずれかの発明において、前記フレームバッファＲＡＭに格納される表示データは、前記ＣＰＵによって取得され、前記フレームバッファＲＡＭ
の最大アドレスの最下位ビットから順番にビットシフト処理を行い、順次第２の出力ポートに表示データ出力し、１フレーム分の表示データを送信するものである。
【００２５】
そして、左上のピクセルの表示データを、フレームバッファＲＡＭの最小アドレスの最上位ビット側から順番に配置し、最大アドレスの最下位ビット側から順番に表示データを送信するように構成すると、前記フレームバッファＲＡＭのアドレス位置を順番にデクリメントしながら表示データを取得し、１フレームデータを右下から左上のピクセルのデータ送信を、少ないビットシフト処理で送信が可能となり、液晶制御装置のデータ転送速度を向上すると共に利用性が向上する。
【００２６】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、この実施の形態によって本発明が限定されるものではない。
【００２７】
（実施の形態１）
図１は本発明の実施の形態１における液晶制御装置のシステム構成図である。図２は液晶制御装置の機能を示すブロック構成図である。図１、図２を用いて本実施の形態１の構成を説明する。
【００２８】
図１において、液晶制御装置は、マイコン１０１、ＬＣＤドライバコントローラＩＣ１０２、ＬＣＤ１０３の３つの部品で構成される。
【００２９】
マイコン１０１はＲＯＭ、ＲＡＭ、ＣＰＵを内蔵する１チップマイコンである。内蔵するＲＡＭの一部に、表示データを一時的に格納するフレームバッファＲＡＭを構成する。
【００３０】
マイコン１０１は、ＬＣＤドライバコントローラＩＣ１０２のＬＣＤコントローラ１０４に対し制御信号、制御命令、表示データを送信し、送信された表示データは、ＬＣＤ１０３に表示するデータを格納するＲＡＭである表示用ＲＡＭ１０５に格納される。表示用ＲＡＭ１０５は、ＬＣＤ１０３のフレームサイズ（画面サイズ）×Ｎビット（２のＮ乗階調分）の容量を備える。
【００３１】
ＬＣＤコントローラ１０４は、表示用ＲＡＭ１０５に格納された表示データに応じて、ＬＣＤドライバ１０６にデータを送り、ＬＣＤドライバ１０６は、ＬＣＤ１０３のドットマトリクスで構成された液晶素子一つ一つに対して順次駆動する電圧を供給し、ＬＣＤ１０３に所望の表示データを表示する。
【００３２】
ＬＣＤ１０３は、フレームサイズ（画面サイズ）分、例えば横２４０×縦１２８の場合、２４０×１２８＝３０７２０ピクセル（画素）の液晶素子で構成される。ＬＣＤドライバ１０６は、表示用ＲＡＭ１０５の表示データに基づき継続的にＬＣＤ１０３に駆動電圧を供給することで、ＬＣＤ１０３に表示データが表示される。
【００３３】
ＬＣＤドライバコントローラＩＣ１０２は、ＬＣＤコントローラ機能、ＬＣＤドライバ機能が１つのＩＣで構成されたものであり、小型のドットマトリクス液晶を駆動するＩＣとして良く利用される。
【００３４】
なお、本実施の形態では、機能が一体化したＬＣＤドライバコントローラＩＣ１０２を用いて説明するが、ＬＣＤコントローラとＬＣＤドライバは別々に設けてもよい。
【００３５】
次に図２を用いて、本実施の形態１の液晶制御装置の内部構成を説明する。
【００３６】
マイコン１０１には、ＣＰＵ２０１、ＲＯＭ２０２、ＲＡＭ２０３、ＲＡＭ２０３の一
部にフレームバッファＲＡＭ２０４、Ｉ／Ｏコントローラ２０５を備え、これらを協働させマイコン１０１を機能させている。
【００３７】
ＣＰＵ２０１は、中央演算処理装置である。後述のＲＯＭ２０２やＲＡＭ２０３からプログラムの命令やデータを読み出し、ＬＣＤ１０３に表示する表示データを加工、演算し、ＲＡＭ２０３のフレームバッファＲＡＭ２０４に格納する。
【００３８】
具体的には、ＲＯＭ２０２の画像データ、ビットマップフォントデータをＣＰＵ２０１で読み出し加工し、後述のフレームバッファＲＡＭ２０４の所望のアドレスにデータを書き込む。これを複数回繰り返し、フレームバッファＲＡＭ２０４上にフレームデータ（１画面データ）を作成する。
【００３９】
ＲＯＭ２０２は、プログラムの命令、データ及び表示データを格納する。ＲＯＭ２０２は、１度しか書き込みが不可なＲＯＭでも書換え可能なＦＬＡＳＨＲＯＭのいずれであっても構わない。
【００４０】
ＲＡＭ２０３は、プログラムで使用する設定データや表示データなどを格納する。またＲＡＭ２０３には、１ピクセル１ビットで構成したフレームバッファＲＡＭ２０４を備える。例えば、２４０×１２８ドットの場合、３８４０バイトのフレームバッファＲＡＭ２０４を確保する。ＲＡＭ２０３は、ＳＲＡＭでもＤＲＡＭでも構わない。
【００４１】
フレームバッファＲＡＭ２０４は、マイコン１０１がＬＣＤ１０３で表示するフレームデータを一時的に格納する為のバッファＲＡＭである。
【００４２】
ＣＰＵ２０１は、ＲＯＭに格納された画像部品データを必要数取得し加工演算し、表示させたいフレームデータ（１画面データ）をフレームバッファＲＡＭ上に作成し格納する。ＣＰＵ２０１は、ＬＣＤ１０３に表示させるフレームデータ（１画面データ）を継続して作成し、ＬＣＤ１０３へ表示させることでＬＣＤ１０３に絶えず表示データを表示させる。
【００４３】
Ｉ／Ｏコントローラ２０５は、マイコン１０１のＩＯポートを制御する制御装置である。Ｉ／Ｏコントローラ２０５には、ＬＣＤドライバコントローラＩＣ１０２を制御するＡ０：レジスタセレクト、ＣＳ：チップセレクト、ＷＥ：ライトイネーブル、ＲＥ：リードイネーブル、ＲＳＴ：リセットの５本の制御信号出力と、８本の制御バスである制御バスポート２０６（Ｐ１：ポート１、第１の出力ポートに相当）、表示データを出力する２本の表示データポート２０７（Ｐ２：ポート２、第２の出力ポートに相当）、切替フラグ出力である２本の切替フラグポート２０８（Ｐ３：ポート３、第３の出力ポートに相当）が接続されている。
【００４４】
前記出力ポートの出力信号を協働させ、ＬＣＤドライバコントローラＩＣ１０２を制御し、ＬＣＤ１０３へ表示データを表示させる。
【００４５】
Ａ０：レジスタセレクトは、送信データが、ＬＣＤドライバコントローラＩＣ１０２への制御命令か制御データかを切り替える。ＣＳ：チップセレクトは、ＬＣＤドライバコントローラＩＣ１０２へのチップ選択信号である。Ｌアクティブの場合、Ｌに設定し、ＬＣＤドライバコントローラＩＣ１０２へ制御命令、制御データ送信を行う。
【００４６】
ＷＥ：ライトイネーブルは、送信する制御命令または制御データをラッチする為のイネーブル信号である。立ち下がりまたは立上げのエッジ信号により、送信する制御命令または制御データをＬＣＤドライバコントローラＩＣ１０２へ取り込む。
【００４７】
ＷＥ：ライトイネーブルは、マイコン１０１に受信する制御データをラッチする為のイネーブル信号である。立ち下がりまたは立上げのエッジ信号により、受信する制御データをＬマイコン１０１へ取り込む。
【００４８】
ＲＳＴ：リセットは、ＬＣＤドライバコントローラＩＣ１０２へのリセット信号である。Ｌアクティブの場合、Ｌに設定しＬＣＤドライバコントローラＩＣ１０２のレジスタ設定をクリアし、リセットを行う。
【００４９】
制御バスポート２０６は、Ｐ１（ポート１：Ｐ１０〜Ｐ１７）で形成される。制御バスポート２０６は、８本の出力ポートで構成され、Ｄ７〜Ｄ０の８ビットに８ビットの制御命令や制御データをセットし出力する。
【００５０】
表示データポート２０７は、Ｐ２（ポート２：Ｐ２０〜Ｐ２７）で形成される。表示データポート２０７は、マイコン１０１の出力ポートの最上位ビット側から２本のポートを使用し、フレームバッファＲＡＭ２０４に格納するフレームデータ（１画面データ）を順次取得し、ビットシフト処理を行いながら、ＬＣＤドライバコントローラＩＣ１０２へ出力し送信する。
【００５１】
また、表示データポート２０７の各出力ポートは、制御バスポート２０６の所定位置にワイヤードＯＲ配線される。
【００５２】
表示データポート２０７の連続する２ピクセルを、制御バスポート２０６の各ピクセルの最上位ビット（ビット３）に接続している。本実施の形態の場合、４ビット幅のピクセルの為、４ビット幅を離して各ピクセルにデータが入力されるように接続している。
【００５３】
すなわち、Ｎビット階調の場合、Ｎビット幅もしくはＮビット以上の幅を離して接続する。このワイヤードＯＲ配線により、ソフト処理によりビットシフト処理した後に、データ転送せずに済む為、マイコン１０１の処理速度が向上する。動作の詳細は後述する。
【００５４】
なお、表示データポート２０７が出力するタイミングにおいては、ＣＰＵ２０１により制御バスポート２０６のＯＲ配線されている出力端子は、入力設定等に切替えることで出力値の衝突を回避する。また制御バスポートの接続ポート側から出力する場合は、その逆に切り替える。
【００５５】
切替フラグポート２０８は、Ｐ３（ポート３：Ｐ３０、Ｐ３１）で形成される。切替フラグポート２０８は２本のポートを使用し、それぞれピクセルごとに決定される制御バスポート２０６の所定位置にワイヤードＯＲ配線される。
【００５６】
切替フラグポート２０８は、中間階調色（グレー）を含む２値画像データを送信する場合に、フラグＯＮ（“１”入力）する。それ以外はフラグＯＦＦ（“０”入力）に設定する。またＬＣＤドライバコントローラＩＣ１０２の各ピクセルのビット２に接続され、当該ビットに色指定切替のフラグ情報をセットする。
【００５７】
このフラグ情報によりビット３にセットされる“１”の表示データが黒なのか中間階調色なのかを判定する。なお切替フラグポート２０８が出力するタイミングにおいては、ＣＰＵ２０１により制御バスポート２０６のＯＲ配線されている出力端子は、入力設定に切替える（Ｈｉ−Ｚ：ハイインピーダンスに設定する）ことで出力値の衝突を回避する。
【００５８】
ＬＣＤドライバコントローラＩＣ１０２のＩ／Ｆバスコントローラ２０９は、マイコン
１０１のから入力される制御信号や、制御バスポートの制御命令、制御データやフレームバッファＲＡＭ２０４から転送される表示データを取得する。各制御信号に応じて、表示データを順次取得し、表示用ＲＡＭ１０５に順次格納する。
【００５９】
階調パレットテーブル２１０は、表示用ＲＡＭ１０５に格納されたピクセル毎の表示データを、例えば１ピクセル４ビットの場合、０〜１５（２の４乗：１６階調）のインデックス値に対して、ＬＣＤドライバ１０６が液晶駆動する駆動電圧レベルに変換する。
【００６０】
ＬＣＤドライバ１０６は、セグメントドライバ２１１とコモンドライバ２１２で構成される。それぞれＬＣＤ１０３の２４０セグメントをセグメントドライバ２１１で駆動し、１２８コモンをコモンドライバ２１２で駆動しピクセル単位の液晶素子を駆動している。
【００６１】
次に、本実施の形態１のフレームバッファＲＡＭ２０４に２値で格納した表示データを、４ビット階調の表示用ＲＡＭ１０５に合わせて表示データを変換し、一部の表示データを中間階調（グレー）で送信し、階調パレットテーブル２１０により、３階調表示を行う動作、作用について図３を用いて説明する。
【００６２】
図３は、本実施の形態１の中間階調の表示制御を示すフローチャートである。
【００６３】
ＣＰＵ２０１は、ＲＯＭ２０２により画像データを取得し、データを加工してフレームバッファＲＡＭ２０４の所定位置（アドレス）を指定して画像データをセットする。そして前記制御を何回か行い、１フレームデータ（１画面データ）を作成する（Ｓ３０１）。
【００６４】
なお、本実施の形態１では、安価なマイコン１０１を想定している為、フレームバッファＲＡＭ２０４はマイコン１０１のＲＡＭ２０３内に形成しているが、マイコン１０１の外部に設けてもよい。
【００６５】
フレームバッファＲＡＭ２０４に作成された１フレーム（１画面データ）は、Ｐ２（ポート２）２０７を用いて送信する。具体的には図４に示すように、Ｐ２（ポート２）の上位ビット側から２ビット（Ｐ２７、Ｐ２６）で、２ピクセル分をセットし、ワイヤードＯＲ配線４０１、４０２を介して、マイコン１０１からＬＣＤドライバコントローラＩＣ１０２へデータを送信する。
【００６６】
この時、制御バスポート２０６（Ｐ１：ポート１）とＯＲ配線されているＰ１７、Ｐ１３はマイコン１０１の設定で、入力設定に切り替えている為Ｈｉ−Ｚ（ハイインピーダンス状態）にしている為、同一配線上に接続されている出力ポートの衝突を回避している。同時に制御バスポート２０６（Ｐ１：ポート１）のデータがセットされない出力端子は０がセットされる。表示データポート２０７（Ｐ２：ポート２）の出力端子Ｐ２５−Ｐ２０は未接続端子である。
【００６７】
そして、フレームバッファＲＡＭ２０４に作成された１フレーム（１画面データ）１の左上のピクセルデータから順番にビットシフト処理を行いながら、左下の最後のピクセルデータまで２ピクセルごとに順次送信する。
【００６８】
また、ワイヤードＯＲ配線構成により、１ピクセル１ビットのデータが、１ピクセル４ビットの表示データに変換され、Ｉ／Ｆバスコントローラ２０９を介して、表示用ＲＡＭ１０５に順次セットされる。本実施の形態では、各ピクセルの最上位ビット（ビット３）に、表示データをセットする（Ｓ３０２、Ｓ３０３）。
【００６９】
制御バスポート２０６（Ｐ２：ポート２）の送信により、白・黒２階調で表現した表示
データがＬＣＤコントローラドライバＩＣ２に送信される。この時、ピクセル０、１において、それぞれ白表示の場合、５０１の設定となる。同様に黒表示の場合、５０２の設定となる。
【００７０】
次に、１フレームデータ（１画面データ）の一部分のエリアに対して、中間階調（グレー）表示を行う制御を行う。
【００７１】
通常、黒を指定する表示データを、中間階調（グレー）表示に変更する為、中間階調表示に切り替える為のフラグ出力である切替フラグポート２０８（Ｐ３：ポート３）をＨ出力する（フラグＯＮ）。送信される色は、中間階調（グレー）と白である。
【００７２】
ＣＰＵ２０１は、中間階調（グレー）表示用の画像データをＲＡＭ２０３（またはＲＯＭ２０２またはフレームバッファＲＡＭ２０４）から取得する。この時、画像データの左上のピクセルデータから順番にビットシフト処理を行いながら、左下の最後のピクセルデータまで２ピクセルごとに順次取得し、Ｐ２（ポート２）２０７を用いて送信する。
【００７３】
この時、同時に、中間階調（グレー）表示の画像データの表示する所定位置（アドレス）を指定して、表示データを順次送信し、前記白黒２値で設定された１フレームデータ（１画面データ）が格納された表示用ＲＡＭ１０５の一部のエリアに上書きセットされる（Ｓ３０４）。
【００７４】
この時、図６のように、Ｐ３（ポート３）２０８の切替フラグポートをＨ出力（フラグＯＮ）にした状態で、Ｐ２（ポート２）２０７のワイヤードＯＲ配線４０１、４０２により、中間階調（グレー）の画像データが送信される。この時、ピクセル０、１において、それぞれ白表示の場合、図５の５０３の設定となる。
【００７５】
切替フラグ情報がセットされるビット位置がＨ、すなわち１が設定され、Ｐ２（ポート２）２０７のワイヤードＯＲ配線４０１、４０２により、最上位ビットに０がセットされる。同様に、それぞれ中間階調（グレー）表示の場合、図５の５０４の設定となる。切替フラグ情報がセットされるビット位置がＨ、すなわち１が設定され、Ｐ２（ポート２）２０７のワイヤードＯＲ配線４０１、４０２により、最上位ビットに１がセットされる。
【００７６】
そして、表示用ＲＡＭ１０５に設定された１フレーム（１画面データ）は、階調パレットテーブル２１０により、ＬＣＤドライバ１０６の出力レベルに変換される。階調パレットテーブル２１０の設定値を図７に示す。
【００７７】
前述のとおり、表示用ＲＡＭ１０５に設定した表示データの各ピクセルの値（インデックス値）を、ＬＣＤドライバの制御レベルに変換する為、階調パレットテーブル７０１を使用する。
【００７８】
各ピクセルの表示データのビット３は、表示データポート２０７（Ｐ２：ポート２）で設定される。ビット２は、中間階調用の切替フラグビットとして切替フラグポート２０８（Ｐ３：ポート３）で設定される。
【００７９】
ピクセルのインデックス値０と４は、表示色白に設定され、ＬＣＤドライバの制御レベルをＡＬＬ  ＯＦＦレベル（０レベル／１６階調）で駆動する。
【００８０】
また、ピクセル値（インデックス値）８は、表示色黒に設定され、ＬＣＤドライバの制御レベルをＡＬＬ  ＯＮレベル（１６レベル／１６階調）で駆動する。
そしてピクセル値（インデックス値）１２は、表示色グレー（中間階調）に設定され、Ｌ
ＣＤドライバの制御レベルの一例として、１０レベル／１６階調で駆動し、ＬＣＤ１０３にフレームデータを３階調で表示する（Ｓ３０６）。
【００８１】
このように、本実施の形態によれば、ＣＰＵ２０１がフレームバッファＲＡＭ２０４の表示データを順次取得し、１回のデータ送信で送られるピクセル数に対応する本数の表示データポート２０７（Ｐ２：ポート２）のワイヤードＯＲ配線により、表示用ＲＡＭ１０５の各ピクセルの４ビットのいずれかにデータを入力するので、各ピクセルが０か１以上をセットすることができ、２階調（白または黒）表現で表示させることができるようになる。
【００８２】
加えて、いずれの１ビットの意味かを切り替えるフラグ出力である切替フラグポート２０８（Ｐ３：ポート３）の出力ポートのワイヤードＯＲ配線により、各ピクセルのＮビットのいずれかのビットにデータを入力することで、表示データポート２０７（Ｐ２：ポート２）で入力された値とは異なる１以上の値に変更することができるようになり、階調パレットテーブルの設定値に対応させた、少なくとも３値（３階調）の色を表現が可能となる。
【００８３】
また、ＲＯＭ２０２やフレームバッファＲＡＭ２０４には、２値表示データを格納するので、データ容量を抑制できるので、８ビットマイコンなどの１チップマイコンを利用した安価な構成で、３階調以上の液晶制御装置を実現可能になる。
【００８４】
また、表示データポート２０７（Ｐ２：ポート２）により、白また黒で表現される表示データをＬＣＤコントローラに１フレーム分転送し、その後、切替フラグポート２０８（Ｐ３：ポート３）の切替フラグポートからフラグ出力を送信し、１フレームの一部に中間階調と白（または黒）の２値（２階調）で表現された表示データを送信、上書きすることで、合成した３値（３階調）での表示ができるようになり、部分的に中間階調を表示する液晶制御装置を構成が可能となる。
【００８５】
また、表示データポート２０７（Ｐ２：ポート２）により、中間階調と白（または黒）で表現される表示データをＬＣＤコントローラに１フレーム分転送し、その後、切替フラグポート２０８（Ｐ３：ポート３）の切替フラグポートからフラグ出力を送信し、１フレームの一部に白または黒の２値（２階調）で表現された表示データを送信、上書きする構成も可能である。
【００８６】
また同様に、合成した３値（３階調）での色表示ができるようになり、部分的に黒（または白）を表示する液晶制御装置が実現できるよりになり、利用性が高まる。
【００８７】
また、左上のピクセルの表示データを、フレームバッファＲＡＭ２０４の最小アドレスの最上位ビット側から順番に配置し、最小アドレスの最上位ビット側から表示データを送信するように構成すると、前記フレームバッファＲＡＭ２０４のアドレス位置を順番にインクリメントしながら表示データを取得し、１フレームデータを左上から右下のピクセルのデータ送信を、少ないビットシフト処理で送信が可能となり、液晶制御装置のデータ転送速度を向上すると共に利用性が向上する。
【００８８】
また、左上のピクセルの表示データを、フレームバッファＲＡＭ２０４の最小アドレスの最上位ビット側から順番に配置し、最大アドレスの最下位ビット側から順番に表示データを送信するように構成すると、前記フレームバッファＲＡＭ２０４のアドレス位置を順番にデクリメントしながら表示データを取得し、１フレームデータを右下から左上のピクセルのデータ送信を、少ないビットシフト処理で送信が可能となり、液晶制御装置のデータ転送速度を向上すると共に利用性が向上する。
【００８９】
なお、中間階調色の制御レベルは限定されるものではなく、ＬＣＤドライバ１０６で設定可能な最小レベルと最大レベルの中間レベルであればどの設定値でも構わない。そして、表示用ＲＡＭ１０５に設定された表示データ値より、階調パレットテーブル２１０で変換された制御レベルに応じて、ＬＣＤ１０３の各ピクセルの液晶素子を駆動することにより、白、黒、グレー（中間階調）の３色（３階調）の階調表示制御を行う。
【００９０】
なお、本実施の形態では、４ビット階調の表示用ＲＡＭ１０５を備えるＬＣＤドライバコントローラＩＣ１０２で説明したがこれに限定されるものではなく、５ビット階調であってもよい。
【００９１】
また、８ビット（１バイト）２ピクセルの表示用ＲＡＭ１０５構成を用いて説明したが、ピクセルの割り当て方に限定されるものではなく、１６ビット３ピクセル５ビット（３２階調）などであってもよく、表示データポート２０７（Ｐ２：ポート２）のワイヤードＯＲ配線を接続する間隔を、Ｎビット幅（この場合、“５”）以上離して接続することで同様に構成できる。
【００９２】
また、制御バスポート２０６（Ｐ１：ポート１）のバス構成として８ビットバスで説明したが１６ビットバスでも同様に構成可能である。１６ビット３ピクセル５ビットの場合、表示データポート２０７（Ｐ２：ポート２）は３本になり、各々５ビット幅離してワイヤードＯＲ配線される。
【００９３】
また、切替フラグポート２０８（Ｐ３：ポート３）は２本で構成して説明したが、１回で転送される各ピクセル（本実施の形態の場合は、２ピクセル）に各々データをセットする構成であればよい。またＬＳＢ側の２本のポートを用いたように説明したがビット位置には依存しない。
【００９４】
また、フレームバッファＲＡＭ２０４のフレームデータ（１画面データ）の１画面分の表示データの左上のピクセルデータから右下のピクセルデータまで順番に送信するように説明したが、右下から左上に順番に送信してもよい。
【００９５】
また、フレームバッファＲＡＭ２０４のアドレスの最小アドレスも最上位ビットから送信するようにしてもよいし、最大アドレスの最下位ビットから送信してもよい。
【００９６】
また、本実施の形態では、中間階調色として１色のみを制御するように切替フラグポート２０８（Ｐ３：ポート３）の１本の切替フラグポートを制御したが、複数本で構成することもでき、中間階調色を増やすことが可能である。
【００９７】
また、表示用ＲＡＭ１０５、液晶画面サイズとして２４０×１２８ドットで説明したがこれに限定されない。
【００９８】
マイコン１０１は主として８ビットマイコンや１６ビットマイコンなどの処理能力が低いマイコンを想定するが、３２ビット以上の高処理能力のマイコンであっても同様に構成できる。
【００９９】
階調パレットテーブル７０１のインデックス値は、０、４、８、１２の使用する値のみ設定したものを説明したがこれに限定されない。
【０１００】
また、表示データポート２０７（Ｐ２：ポート２）、切替フラグポート２０８（Ｐ３：ポート３）とＬＣＤドライバコントローラＩＣ１０２の接続するビット位置は、それぞれ
各ピクセルのビット３、ビット２に接続した構成で説明したが、各ピクセルに表示データまたは切替フラグ出力が入力できる構成であればよく、接続するビット位置には依存しない。
【産業上の利用可能性】
【０１０１】
本発明に係る液晶制御装置は、家庭用、業務用など家電機器、設備機器などの情報処理能力の低いマイコンを利用したドットマトリクス液晶を使用する液晶制御装置に適用できる。
【符号の説明】
【０１０２】
１０１  マイコン
１０２  ドライバコントローラＩＣ
１０３  ＬＣＤ
１０４  ＬＣＤコントローラ
１０５  表示用ＲＡＭ
１０６  ＬＣＤドライバ
２０１  ＣＰＵ
２０４  フレームバッファＲＡＭ
２０６  制御バスポート
２０７  表示データポート
２０８  切替フラグポート
２１０、７０１  階調パレットテーブル