(57)【要約】【課題】第２絶縁膜からセルフアラインに所定の距離だけ離して半導体素子を形成可能で、第２絶縁膜と単結晶層との界面の上部でのリーク電流の発生の低減が可能な半導体装置の製造方法を提供する。【解決手段】ＳＯＩ基板の単結晶層の上方に形成した第１絶縁膜をストッパに単結晶層と第１耐酸化膜をエッチングして第１絶縁膜の上に単結晶柱５ａを形成し、第１耐酸化膜を単結晶柱５ａの上に配置したまま単結晶柱５ａを一部熱酸化し単結晶柱５ａの側面を囲むように閉ループパターンで形成され第１耐酸化膜の外周部の直下にせり出し部１０ａを有する第２絶縁膜１０を形成し、第１耐酸化膜を除去して単結晶柱５ａの上面を露出させ、単結晶柱５ａの上面に半導体素子を形成する。第２絶縁膜１０を形成したことにより、せり出し部１０ａの下の単結晶柱５ａの上面は、側面の近くになるにつれ徐々にその上面の高さが低くなり側面につながる傾斜面になっている。【選択図】図１
2012033950.tif 000002
【特許請求の範囲】
【請求項１】
支持体基板上に第１絶縁膜と単結晶層とを順に積層したＳＯＩ基板の前記単結晶層の上方に第１耐酸化膜を形成し、
前記第１絶縁膜をストッパに、平面視で前記単結晶層と前記第１耐酸化膜とが合同で重なるように前記単結晶層と前記第１耐酸化膜をエッチングして、前記第１絶縁膜の上に複数の柱状の単結晶柱を形成し、
前記第１耐酸化膜を前記単結晶柱の上に配置したまま、前記単結晶柱を一部熱酸化し、前記単結晶柱の側面を囲むように閉ループパターンで形成され、前記第１耐酸化膜の外周部の直下にせり出し部を有する第２絶縁膜を形成し、
前記第１耐酸化膜を除去して、前記単結晶柱の上面を露出させ、
前記単結晶柱の前記上面に半導体素子を形成する半導体装置の製造方法であって、
前記第２絶縁膜を形成したことにより、
前記せり出し部の下の前記単結晶柱の前記上面は、前記側面の近くになるにつれ徐々に前記上面の高さが低くなり、前記側面につながる傾斜面になっていることを特徴とする半導体装置の製造方法。
【請求項２】
露出させた前記単結晶柱の前記上面における前記半導体素子を形成する領域の上に第２耐酸化膜を形成し、
前記第２耐酸化膜を前記単結晶柱の上に配置したまま、前記単結晶柱の前記傾斜面と前記半導体素子との間と、前記半導体素子相互の間との前記上面を熱酸化して、前記半導体素子を形成する領域の周囲にバーズビークを有し、前記半導体素子相互の素子分離をする第３絶縁膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高速化や高耐圧化のために、ＳＯＩ基板が用いられている。ＳＯＩ基板では、支持体基板上に第１絶縁膜と単結晶層とが順に積層されている。ＳＯＩ基板を用いた半導体装置では、単結晶層に複数の半導体素子が形成されている。単結晶層を第２絶縁膜で複数に分割することにより、複数の半導体素子の素子分離を行っている。この結果、半導体素子はそれぞれ、第１絶縁膜と第２絶縁膜とにより絶縁・分離されることになる。このため、ＳＯＩ基板を用いた半導体装置では、ｐｎ接合分離と異なり、寄生容量の低減によるμ秒オーダー以下での高速のスイッチング動作の実現が可能であったり、数百ボルト以上の高耐圧化の実現が可能であったり、ラッチアップが生ぜず高い信頼性が得られ、論理回路とパワースイッチとのワンチップ化が可能であったり等の利点がある（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−８８３１２号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体素子は、第２絶縁膜で分割された単結晶層に形成されるので、第２絶縁膜に近づけて半導体素子を形成することにより、分割された単結晶層の個々の面積を小さくできるので、半導体装置のチップサイズを小さくすることができる。チップサイズを小さくできれば、ウエハ１枚からの取得数を増加でき、歩留まりも向上できる。
しかしながら、第２絶縁膜と単結晶層との界面の上部ではリーク電流が発生しやすく、第２絶縁膜から離して、半導体素子が形成されている。そこで、第２絶縁膜からセルフアラインに所定の距離だけ離して半導体素子が形成されることが望まれる。また、第２絶縁膜と単結晶層との界面の上部でのリーク電流の発生の低減が望まれる。
【０００５】
本発明は前記の課題を解決しようとするもので、その目的は、第２絶縁膜からセルフアラインに所定の距離だけ離して半導体素子を形成可能で、第２絶縁膜と単結晶層との界面の上部でのリーク電流の発生の低減が可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、本発明は、支持体基板上に第１絶縁膜と単結晶層とを順に積層したＳＯＩ基板の前記単結晶層の上方に第１耐酸化膜を形成し、
前記第１絶縁膜をストッパに、平面視で前記単結晶層と前記第１耐酸化膜とが合同で重なるように前記単結晶層と前記第１耐酸化膜をエッチングして、前記第１絶縁膜の上に複数の柱状の単結晶柱を形成し、
前記第１耐酸化膜を前記単結晶柱の上に配置したまま、前記単結晶柱を熱酸化し、前記単結晶柱の側面を囲むように閉ループパターンで形成され、前記第１耐酸化膜の外周部の直下にせり出し部を有する第２絶縁膜を形成し、
前記第１耐酸化膜を除去して、前記単結晶柱の上面を露出させ、
前記単結晶柱の前記上面に半導体素子を形成する半導体装置の製造方法であって、
前記第２絶縁膜を形成したことにより、
前記せり出し部の下の前記単結晶柱の前記上面は、前記側面の近くになるにつれ徐々に前記上面の高さが低くなり、前記側面につながる傾斜面になっていることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、第２絶縁膜からセルフアラインに所定の距離だけ離して半導体素子を形成可能で、第２絶縁膜と単結晶層との界面の上部でのリーク電流の発生の低減が可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】（ａ）は、本発明の第１の実施形態に係る半導体装置の平面図（パッシベーション膜等の一部を透視している）であり、（ｂ）は、（ａ）のＩ−Ｉ矢視断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための製造工程断面図である。
【図３】（ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための製造工程平面図（その１）であり、（ｂ）は、（ａ）のＩＩＩ−ＩＩＩ矢視断面図である。
【図４】（ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための製造工程平面図（その２）であり、（ｂ）は、（ａ）のＩＶ−ＩＶ矢視断面図である。
【図５】（ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための製造工程平面図（その３）であり、（ｂ）は、（ａ）のＶ−Ｖ矢視断面図である。
【図６】（ａ）は、本発明の第２の実施形態に係る半導体装置の平面図（パッシベーション膜等の一部を透視している）であり、（ｂ）は、（ａ）のＶＩ−ＶＩ矢視断面図である。
【図７】（ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための製造工程平面図（その１）であり、（ｂ）は、（ａ）のＶＩＩ−ＶＩＩ矢視断面図である。
【図８】（ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための製造工程平面図（その２）であり、（ｂ）は、（ａ）のＶＩＩＩ−ＶＩＩＩ矢視断面図である。
【図９】（ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための製造工程平面図（その３）であり、（ｂ）は、（ａ）のＩＸ−ＩＸ矢視断面図である。
【発明を実施するための形態】
【０００９】
次に、本発明の実施形態について、適宜図面を参照しながら詳細に説明する。なお、各図において、共通する部分には同一の符号を付し重複した説明を省略する。
【００１０】
（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態に係る半導体装置１のゲート１８より上層を透視した平面図（すなわち図１（ｂ）のパッシベーション膜１３、層間絶縁膜１２、電極１４を透視している）であり、図１（ｂ）は、図１（ａ）のＩ−Ｉ矢視断面図である。
【００１１】
半導体装置１には、ＳＯＩ基板が用いられている。ＳＯＩ基板は、図１（ｂ）に示す支持体基板３と、支持体基板３の上に設けられた第１絶縁膜４と、第１絶縁膜４の上に設けられた複数の柱状の単結晶柱５ａとで構成されている。複数の柱状の単結晶柱５ａは互いに、同じ高さであり、近傍に配置されており、これら複数の単結晶柱５ａによりいわゆる単結晶層を構成している。
【００１２】
単結晶柱５ａそれぞれの上面には、半導体素子ｐＭＯＳ、ｎＭＯＳが形成されている。なお、第１の実施形態では、半導体素子が、ｐ型ＭＯＳＦＥＴ（ｐＭＯＳ）と、ｎ型ＭＯＳＦＥＴ（ｎＭＯＳ）を例に説明するが、ＩＧＢＴ、バイポーラトランジスタなどの電力半導体スイッチング素子であってもよい。なお、ＭＯＳは、Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略であり、ＦＥＴは、Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒの略であり、ＩＧＢＴは、Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒの略である。
【００１３】
ｐ型ＭＯＳＦＥＴ（ｐＭＯＳ）は、図１（ａ）の左側に示すように単結晶柱５ａを縦断するように設けられたゲート１８と、図１（ｂ）の左側に示すようにゲート１８の下に積層するように設けられるゲート絶縁膜１７と、ｎ型導電型の単結晶柱５ａの上部に形成され、ゲート１８とゲート絶縁膜１７とによって左右に分けられたｐ型導電型のソース・ドレイン領域１６とを有している。ゲート１８とソース・ドレイン領域１６の上には、層間絶縁膜１２が形成されている。そして、層間絶縁膜１２を貫通して、ゲート１８とソース・ドレイン領域１６のそれぞれに接続するように電極１４が引き出されている。層間絶縁膜１２と電極１４の上には、パッシベーション膜１３が形成されている。
【００１４】
同様に、ｎ型ＭＯＳＦＥＴ（ｎＭＯＳ）は、図１（ａ）の右側に示すように単結晶柱５ａを縦断するように設けられたゲート１８と、図１（ｂ）の右側に示すようにゲート１８の下に積層するように設けられるゲート絶縁膜１７と、ｎ型導電型の単結晶柱５ａの上部に形成され、ゲート１８とゲート絶縁膜１７とによって左右に分けられたｎ型導電型のソース・ドレイン領域１６とを有している。なお、ｎ型導電型のソース・ドレイン領域１６は、ｎ型導電型の単結晶柱５ａの上部に形成されたｐ型導電型のウェル１５の上部に形成されている。層間絶縁膜１２と、電極１４と、パッシベーション膜１３の構造は、ｐ型ＭＯＳＦＥＴ（ｐＭＯＳ）と同じである。
【００１５】
前記単結晶柱５ａの上面の外周部は、単結晶柱５ａの側面の近くになるにつれ徐々に前記上面の高さが低くなり、単結晶柱５ａの側面につながる傾斜面５ｂになっている。そして、この傾斜面５ｂの内側の単結晶柱５ａの上面にｐ型ＭＯＳＦＥＴ（ｐＭＯＳ）およびｎ型ＭＯＳＦＥＴ（ｎＭＯＳ）が形成されている。
【００１６】
第１の実施形態によれば、前記単結晶柱５ａの上面の外周部は、単結晶柱５ａの側面の近くになるにつれ徐々に前記上面の高さが低くなっているので、第２絶縁膜１０と単結晶柱５ａの側面との界面におけるリーク電流が発生しやすい上部を省くことができる。このことにより、単結晶柱５ａにおけるリーク電流を低減することができる。そして、リーク電流の発生源を省いたことで、半導体素子を第２絶縁膜１０に近づけて形成する（すなわち、傾斜面５ｂの幅（上面視した幅）の分だけ離して形成する）ことを可能にしている。半導体素子を、第２絶縁膜１０に近づけて形成することができれば、半導体装置１のチップサイズを小さくすることができ、チップサイズが小さくできれば、ウエハ１枚からの取得数を増加でき、歩留まりも向上できる。
【００１７】
前記単結晶柱５ａそれぞれの側面に接するように第２絶縁膜１０が形成されている。第２絶縁膜１０は、単結晶柱５ａの側面を囲むように形成され、閉ループパターンになっている。
【００１８】
第２絶縁膜１０の上端部は、図１（ｂ）に示すように断面視で楔形状（鳥のクチバシ（ｂｉｒｄ’ｓ  ｂｅａｋ）形状）を呈してせり出すバーズビーク（せり出し部）１０ａとなっており、前記傾斜面５ｂの上に設けられている。したがって、バーズビーク１０ａの傾斜面５ｂに面接触する下面は、単結晶柱５ａの側面の近くになるにつれ徐々に高さが低くなっている。
【００１９】
バーズビーク１０ａの前記傾斜面５ｂの上方の上面は、前記単結晶柱５ａの内側から外周に向かって、徐々に高さが高くなっている。すなわち、バーズビーク１０ａの先端から基端に向けての厚さは、徐々に厚くなっている。バーズビーク１０ａを含め、第２絶縁膜１０は、前記単結晶柱５ａの一部を熱酸化した熱酸化膜によって形成されている。
【００２０】
第１の実施形態によれば、バーズビーク１０ａの幅の分だけ、ｐ型ＭＯＳＦＥＴ（ｐＭＯＳ）とｎ型ＭＯＳＦＥＴ（ｎＭＯＳ）が、第２絶縁膜１０から離して形成されている。バーズビーク１０ａは、後記するが、ＬＯＣＯＳ（選択酸化）法により第２絶縁膜１０と共に形成することができるので、第２絶縁膜１０の膜厚に対して、セルフアラインに、バーズビーク１０ａの幅を決定することができる。そして、第２絶縁膜１０の膜厚はＬＯＣＯＳ法における酸化時間によって調整できるので、バーズビーク１０ａの幅も、第２絶縁膜１０の膜厚に応じて変更することができる。
【００２１】
なお、前記単結晶柱５ａそれぞれの側面上に形成された第２絶縁膜１０のそれぞれの間には、多結晶ポリシリコン膜１１が、埋め込まれている。そして、多結晶ポリシリコン膜１１と、第２絶縁膜１０との上に、層間絶縁膜１２とパッシベーション膜１３が積層されている。
【００２２】
次に、本発明の第１の実施形態に係る半導体装置１の製造方法について説明する。
【００２３】
まず、図２に示すような支持体基板３上に第１絶縁膜４と単結晶層５とを順に積層したＳＯＩ基板２を用意する。第１絶縁膜４としては、酸化シリコン（ＳｉＯ２）膜を用いることができ、単結晶層５としては、ｎ型単結晶シリコン（Ｓｉ）を用いることができる。なお、単結晶層５の導電型はｎ型に限られず、ｐ型も用いることができる。なお、ｐ型を用いる場合は、後記するソース・ドレイン領域１６等の導電型のｎ型ｐ型を反転させればよい。
【００２４】
次に、単結晶層５の上部を熱酸化して、単結晶層５の上に絶縁膜６となる酸化シリコン膜を形成する。そして、絶縁膜６の上に、すなわち、単結晶層５の上方に、第１耐酸化膜７となる窒化シリコン（Ｓｉ３Ｎ４）膜を、低圧ＣＶＤ法を用いて形成する。さらに、第１耐酸化膜７の上にレジスト層８を形成する。
【００２５】
図３（ａ）と図３（ｂ）に示すように、ホトリソグラフィ技術により、レジスト層８をパターンニングする。
【００２６】
次に、レジスト層８をマスクとし第１絶縁膜４をストッパとする異方性ドライエッチングにより、第１耐酸化膜７、絶縁膜６、単結晶層５（図２参照）を順次エッチングする。第１絶縁膜４の上に複数の柱状の単結晶柱５ａが形成される。複数の単結晶柱５ａの間にはトレンチ９が形成される。第１耐酸化膜７、絶縁膜６、単結晶層５（図２参照）のそれぞれのエッチングにおいて、レジスト層８を共通のマスクとして用いているので、単結晶柱５ａと絶縁膜６と第１耐酸化膜７とは、平面視で合同であり重なっている。レジスト層８を、アッシング及び硫酸（Ｈ２ＳＯ４）ウエット処理により除去する。なお、第１の実施形態では、レジスト層８をマスクに、単結晶層５までエッチングを行ったが、これに限らず、レジスト層８をマスクに、第１耐酸化膜７のみをエッチングし、あるいは、第１耐酸化膜７及び絶縁膜６のみをエッチングしてもよく。これらの場合、単結晶層５をエッチングする前に、レジスト層８を除去し、第１耐酸化膜７をマスクとし第１絶縁膜４をストッパとする異方性ドライエッチングにより、単結晶層５をエッチングする。これらのエッチングの組み合わせによっても、単結晶柱５ａと絶縁膜６と第１耐酸化膜７とを、平面視で合同であり重ならせることができる。
【００２７】
第１絶縁膜４をストッパとする単結晶層５の異方性ドライエッチングでは、マイクロ波ドライエッチング装置及びＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）ドライエッチング装置を用いた。エッチングガスとしては、塩素（Ｃｌ２）、６フッ化硫黄（ＳＦ６）、臭化水素（ＨＢｒ）、酸素（Ｏ２）等が用いられる。たとえば塩素ガスと酸素ガスを用いた場合、マイクロ波ドライエッチング装置による、単結晶層５のシリコン（Ｓｉ）のエッチングと第１絶縁膜４の酸化シリコン（ＳｉＯ２）のエッチングに対する選択比は、約１５〜３０程度であり、貼り合せ界面にある第１絶縁膜４がエッチストッパとしての役割を果たし、同じ高さの複数の単結晶柱５ａを得ることができる。
【００２８】
次に、図４（ａ）と図４（ｂ）に示すように、第１耐酸化膜７を単結晶柱５ａの上方に配置したまま、単結晶柱５ａの一部を熱酸化する。そして、単結晶柱５ａの側面を囲むように閉ループパターンの第２絶縁膜１０が形成される。第２絶縁膜１０は酸化シリコン膜である。第２絶縁膜１０の形成では、第１耐酸化膜７の外周部の直下に、断面視で楔形状のバーズビーク１０ａが形成される。これは、単結晶柱５ａの上面（絶縁膜６）側は第１耐酸化膜７により保護されているため、単結晶柱５ａの上面は酸化されず、単結晶柱５ａの側面のみが、その側面からの酸素の拡散によって酸化されるからである。そして、特に、第１耐酸化膜７の近傍の単結晶柱５ａの上部では、第１耐酸化膜７や絶縁膜６からの応力が強く作用しているので、第１耐酸化膜７の外周の端部から熱酸化が進行しやすく、選択酸化（ＬＯＣＯＳ）の典型的な構造であるバーズビーク１０ａが形成される。すなわち、単結晶柱５ａの熱酸化では、酸化によって失った単結晶柱５ａの体積に対して、酸化によって生成した第２絶縁膜１０の体積は約２倍になる。バーズビーク１０ａにおいては、酸化によって単結晶柱５ａの上部外周部の体積が減少し、傾斜面５ｂに面接触するバーズビーク１０ａの下面の高さが、単結晶柱５ａの側面の近くになるにつれ徐々に低くなるようになっている。そして、酸化によって生成した第２絶縁膜１０の体積は、酸化によって減少した単結晶柱５ａの体積の２倍になるので、バーズビーク１０ａの前記傾斜面５ｂの上方の上面は、水平ではなく、バーズビーク１０ａの先端から基端に向かって、徐々に高さが高くなっている。すなわち、バーズビーク１０ａの前記傾斜面５ｂの上方の厚さは、酸化によって減少した単結晶柱５ａの厚さの２倍の厚さを保ちながら、単結晶柱５ａの内側から外周に向かって、徐々に厚くなっている。
【００２９】
第２絶縁膜１０と単結晶柱５ａの側面との界面の上部、すなわち、単結晶柱５ａの肩部では、単結晶柱５ａの側面に接する絶縁膜に起因する応力と、上面に接する絶縁膜に起因する応力との集中により、結晶欠陥が発生しやすい。そのため、リーク電流が発生しやすく、耐圧低下しやすい。この肩部が、バーズビーク１０ａになったことで、肩部の角がとれラウンド形状になり、単結晶柱５ａに作用する応力を緩和させることができる。これは、応力の集中する箇所を第２絶縁膜１０内に移動させたと考えることもできる。このため、単結晶柱５ａ内での結晶欠陥の発生を抑制でき、リーク電流の低減と、耐圧の向上を達成することができる。
【００３０】
また、単結晶柱５ａの側面に第２絶縁膜１０が形成されると、前記の体積が２倍になることによって、トレンチ９の幅は狭くなる。第２絶縁膜１０の膜厚は、隣接し対抗する第２絶縁膜１０が互いに接しないように設定している。
【００３１】
次に、図５（ａ）と図５（ｂ）に示すように、低温（５００℃〜８００℃）の化学気相成長（ＣＶＤ）法にて多結晶ポリシリコン（Ｓｉ）膜１１を成膜し、トレンチ９（図４（ａ）（ｂ）参照）を埋める。第１耐酸化膜７（図４（ａ）（ｂ）参照）と第２絶縁膜１０の上に堆積された多結晶ポリシリコン膜１１を、ケミカルメカニカルポリッシング（ＣＭＰ）による研磨や、ドライエッチングにより除去する。この除去により、図５（ａ）と図５（ｂ）に示すように、トレンチ９（図４（ａ）（ｂ）参照）内に埋め込まれた多結晶ポリシリコン膜１１、いわゆる、埋込多結晶ポリシリコン膜のみを残すことができる。
【００３２】
次に、図５（ａ）と図５（ｂ）に示すように、窒化シリコン膜である第１耐酸化膜７（図４（ａ）（ｂ）参照）を、温度１５０℃〜２００℃の熱リン酸（Ｈ３ＰＯ４）により除去する。さらに、酸化シリコン膜である絶縁膜６を、フッ酸（ＨＦ）液等をエッチャントとするエッチングにより除去する。以上により、単結晶柱５ａの上面を露出させることができる。露出した単結晶柱５ａの上面は、半導体素子が形成可能な活性領域となる。
【００３３】
第１の実施形態によれば、バーズビーク１０ａ（傾斜面５ｂ）の幅の分だけ、半導体素子が、第２絶縁膜１０と単結晶柱５ａの側面との界面から離して形成されている。バーズビーク１０ａは、ＬＯＣＯＳ（選択酸化）法により第２絶縁膜１０と共に形成することができるので、第２絶縁膜１０の膜厚に対して、セルフアラインに、バーズビーク１０ａの幅を決定することができる。そして、第２絶縁膜１０の膜厚はＬＯＣＯＳ法における酸化時間等によって調整できるので、バーズビーク１０ａの幅も、第２絶縁膜１０の膜厚に応じて変更することができる。このように、第１の実施形態によれば、第２絶縁膜１０からセルフアラインに所定の距離だけ離して半導体素子を形成することが可能である。第２絶縁膜１０と単結晶柱５ａの側面との界面の上部では結晶欠陥が発生しやすくリーク電流が発生しやすい耐圧低下しやすいところ、第２絶縁膜１０から所定の距離だけ離して半導体素子を形成することができるので、容易にリーク電流を低減し耐圧をあげることができる。また、この所定の距離をセルフアラインに決定できるので、製造ばらつきを小さくでき、結果として、この所定の距離を小さく設定することができる。このため、第２絶縁膜１０に近づけて半導体素子を形成することができ、単結晶柱５ａの個々の上面の面積を小さくできるので、半導体装置のチップサイズを小さくすることができる。チップサイズを小さくできれば、ウエハ１枚からの取得数を増加でき、歩留まりも向上できる。
【００３４】
最後に、図１（ａ）と図１（ｂ）に示すように、単結晶柱５ａの上面のバーズビーク１０ａ（傾斜面５ｂ）で囲まれた活性領域に、半導体素子として、ｐ型ＭＯＳＦＥＴ（ｐＭＯＳ）およびｎ型ＭＯＳＦＥＴ（ｎＭＯＳ）を形成する。ｐ型ＭＯＳＦＥＴ（ｐＭＯＳ）およびｎ型ＭＯＳＦＥＴ（ｎＭＯＳ）の製造方法としては、従来の製造方法を用いることができる。
【００３５】
なお、図１（ｂ）に示すように、層間絶縁膜１２と、パッシベーション膜１３とは、バーズビーク１０ａを乗り越え覆うように配置されるが、バーズビーク１０ａの上面の傾きはなだらかであるので、バーズビーク１０ａを覆えずに欠損を発生させることはない。バーズビーク１０ａの上面の傾きがなだらかなのは、バーズビーク１０ａの厚さが厚くなっても、バーズビーク１０ａの下面の位置も深くなっているからである。
【００３６】
具体的に、第２絶縁膜１０の膜厚が１μｍである場合、バーズビーク１０ａの最も厚い箇所も１μｍになる。しかし、バーズビーク１０ａの最も高い箇所の高さは、単結晶柱５ａの上面から、０．５５μｍだけ上になり、バーズビーク１０ａの最も低い箇所の高さは、単結晶柱５ａの上面から、０．４５μｍだけ下になる。これらのことは、層間絶縁膜１２と、パッシベーション膜１３とは、膜厚１μｍのバーズビーク１０ａを乗り越えるのに、高さ０．５５μｍの段差を乗り越えることで済ませているので、段差が実質的に緩和されていると考えることができる。
【００３７】
（第２の実施形態）
図６（ａ）は、本発明の第２の実施形態に係る半導体装置１の平面図であり、図６（ｂ）は、図６（ａ）のＶＩ−ＶＩ矢視断面図である。図６（ｂ）においては、図１（ｂ）に示したパッシベーション膜１３、層間絶縁膜１２、電極１４の図示を省略している。
【００３８】
図６（ａ）と図６（ｂ）とに示すように、本発明の第２の実施形態に係る半導体装置１は、第１の実施形態の半導体装置１と比較して、単結晶柱５ａ毎に複数の半導体素子ｐＭＯＳ、ｎＭＯＳが形成されている点が異なっている。そして、これら複数の半導体素子ｐＭＯＳ、ｎＭＯＳを素子分離するために、第３絶縁膜２２が設けられている。このため、第３絶縁膜２２は、半導体素子ｐＭＯＳ、ｎＭＯＳの相互の間の単結晶柱５ａの上面に設けられている。また、第３絶縁膜２２は、傾斜面５ｂ（バーズビーク（せり出し部）１０ａ）と半導体素子ｐＭＯＳ、ｎＭＯＳとの間の単結晶柱５ａの上面に設けられている。
【００３９】
第３絶縁膜２２は、単結晶柱５ａの一部を熱酸化した熱酸化膜であり、半導体素子ｐＭＯＳ、ｎＭＯＳの近傍において、半導体素子ｐＭＯＳ、ｎＭＯＳの近くになるにつれ徐々に厚さが薄くなっている。この半導体素子ｐＭＯＳ、ｎＭＯＳに面し近くになるにつれ徐々に厚さが薄くなっている領域は、第３絶縁膜２２のバーズビークになっている。
【００４０】
一方、第２絶縁膜１０のバーズビーク１０ａは、第３絶縁膜２２を形成するための熱酸化によって、膜厚が増加し、バーズビーク１０ａの厚さは、前記傾斜面５ｂの端部における第３絶縁膜２２の厚さ以上になっている。
前記単結晶柱５ａの上面の外周部は、単結晶柱５ａの側面の近くになるにつれ徐々に前記上面の高さが低くなり、単結晶柱５ａの側面につながる傾斜面５ｂになっている。そして、この傾斜面５ｂの内側に、さらに、第３絶縁膜２２を介して、ｐ型ＭＯＳＦＥＴ（ｐＭＯＳ）およびｎ型ＭＯＳＦＥＴ（ｎＭＯＳ）が形成されている。
【００４１】
バーズビーク１０ａの傾斜面５ｂに面接触する下面は、単結晶柱５ａの側面の近くになるにつれ徐々に高さが低くなっている。また、バーズビーク１０ａの上面は、その先端から基端に向かって、徐々に高さが高くなっている。バーズビーク１０ａの厚さは、その先端から基端に向かって、徐々に厚くなっている。
【００４２】
第２の実施形態によれば、少なくともバーズビーク（せり出し部）１０ａの幅の分だけは、ｐ型ＭＯＳＦＥＴ（ｐＭＯＳ）とｎ型ＭＯＳＦＥＴ（ｎＭＯＳ）を、第２絶縁膜１０から離して形成することができる。このことによれば、第１の実施形態と同様に、リーク電流を低減することができる。また、第２の実施形態によれば、前記単結晶柱５ａの上面の外周部は、単結晶柱５ａの側面の近くになるにつれ徐々に前記上面の高さが低くなっているので、第２絶縁膜１０と単結晶柱５ａの側面との界面におけるリーク電流が発生しやすい上部を省くことができ、第１の実施形態と同様に、リーク電流を低減することができる。
【００４３】
なお、第３絶縁膜２２ａは、第３絶縁膜２２を形成するための熱酸化によって、同時に形成される膜である。
【００４４】
次に、本発明の第２の実施形態に係る半導体装置１の製造方法について説明する。第２の実施形態に係る半導体装置１の製造方法は、第１の実施形態の半導体装置の製造方法の図５（ａ）と図５（ｂ）に示す構造が完成するまで、第１の実施形態の半導体装置の製造方法と同じである。
【００４５】
次に、図７（ａ）と図７（ｂ）とに示すように、単結晶柱５ａの上面の露出面を熱酸化し、単結晶柱５ａの上面の上に絶縁膜１９を形成する。なお、この熱酸化の際に、多結晶ポリシリコン膜１１の露出面も熱酸化され、多結晶ポリシリコン膜１１の上に絶縁膜１９ａが形成される。
【００４６】
次に、絶縁膜１９の上に、すなわち、単結晶柱５ａの上方に、第２耐酸化膜２１となる窒化シリコン膜を、低圧ＣＶＤ法を用いて形成する。そして、ホトリソグラフィ技術により、第２耐酸化膜２１をパターンニングし、ｐ型ＭＯＳＦＥＴ（ｐＭＯＳ）とｎ型ＭＯＳＦＥＴ（ｎＭＯＳ）等の複数の半導体素子を形成する領域の上に、それぞれの半導体素子に対応し複数に分割された第２耐酸化膜２１を配置する。
【００４７】
次に、図８（ａ）と図８（ｂ）に示すように、第２耐酸化膜２１を単結晶柱５ａの上方に配置したまま熱酸化を行う。それぞれの第２耐酸化膜２１の周囲には素子分離領域となる第３絶縁膜２２が形成される。そして、第２耐酸化膜２１の外周部の直下には、第３絶縁膜２２のバーズビークが形成される。第３絶縁膜２２は、近接する第２耐酸化膜２１の間だけでなく、第２耐酸化膜２１とバーズビーク１０ａの間にも形成される。
【００４８】
なお、第２耐酸化膜２１のパターンニングがずれて、第２耐酸化膜２１がバーズビーク１０ａに重なったとしても、半導体素子はバーズビーク１０ａを避けて形成されるので、半導体素子は、少なくとも、単結晶柱５ａの側面の位置からバーズビーク１０ａの幅だけ離して形成することができる。
【００４９】
次に、図９（ａ）と図９（ｂ）に示すように、窒化シリコン膜である第２耐酸化膜２１（図８（ａ）（ｂ）参照）を、温度１５０℃〜２００℃の熱リン酸により除去する。さらに、酸化シリコン膜である絶縁膜１９（図８（ａ）（ｂ）参照）を、フッ酸液等をエッチャントとするエッチングにより除去する。以上により、単結晶柱５ａの上面を露出させることができる。露出した単結晶柱５ａの上面は、半導体素子が形成可能な活性領域となる。
【００５０】
最後に、図６（ａ）と図６（ｂ）に示すように、単結晶柱５ａの上面の第３絶縁膜２２で囲まれた活性領域に、半導体素子として、ｐ型ＭＯＳＦＥＴ（ｐＭＯＳ）およびｎ型ＭＯＳＦＥＴ（ｎＭＯＳ）を形成する。ｐ型ＭＯＳＦＥＴ（ｐＭＯＳ）およびｎ型ＭＯＳＦＥＴ（ｎＭＯＳ）の製造方法としては、従来の製造方法を用いることができる。
【符号の説明】
【００５１】
１      半導体装置
２      ＳＯＩ基板
３      支持体基板
４      第１絶縁膜
５      単結晶層
５ａ    単結晶柱
５ｂ    傾斜面
６      絶縁膜
７      第１耐酸化膜
８      レジスト層
９      トレンチ
１０    第２絶縁膜
１０ａ  バーズビーク
１１    多結晶ポリシリコン膜
１２    層間絶縁膜
１３    パッシベーション膜
１４    電極
１５    ウェル
１６    ソース・ドレイン領域
１７    ゲート絶縁膜
１８    ゲート
１９、１９ａ  絶縁膜
２１    第２耐酸化膜
２２、２２ａ  第３絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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