(57)【要約】【課題】トランジスタの性能の劣化の防止に有利な半導体集積回路を提供する。【解決手段】実施形態によれば、半導体集積回路は、ワード線とビット線との交差位置にそれぞれ配置されデータを保持するデータ記憶部（ＳＲＡＭセル）と前記データ記憶部に記憶された保持データを論理的に反転させる反転回路２２と、前記データ記憶部が記憶するデータの論理反転の有無を識別するフラグをロウ単位で記憶するフラグビットカラム１１−１とを備える、メモリセルアレイ１１を具備する。【選択図】図２
2012064292.tif 000002
【特許請求の範囲】
【請求項１】
ワード線とビット線との交差位置にそれぞれ配置されデータを保持するデータ記憶部と前記データ記憶部に記憶された保持データを論理的に反転させる反転回路と、前記データ記憶部が記憶するデータの論理反転の有無を識別するフラグをロウ単位で記憶するフラグビットカラムとを備えるメモリセルアレイを具備すること
を特徴とする半導体集積回路。
【請求項２】
ワード線とビット線との交差位置にそれぞれ配置されデータを保持するデータ記憶部を有するメモリセル部と、前記メモリセル部が記憶するデータの論理反転の有無を識別するフラグをロウ単位で記憶するフラグビットカラムとを備える、メモリセルアレイと、
前記データ記憶部に記憶された保持データを論理的に反転させる反転回路と、データ反転モードの際、選択される前記ビット線にプリチャージ電圧を与え、反転データの書き込みをアシストする制御信号を発生させるプリチャージ信号生成回路と、を備えるカラムデコーダとを具備すること
を特徴とする半導体集積回路。
【請求項３】
ワード線とビット線との交差位置にそれぞれ配置されデータを保持するデータ記憶部と前記データ記憶部に記憶された保持データを論理的に反転させる反転回路とを具備し、
前記反転回路は、電流経路の一端が前記ビット線に接続され、電流経路の他端が前記データ記憶部のラッチノードに接続され、ゲートが前記ワード線に接続される第１，第２トランジスタを備えること
を特徴とする半導体集積回路。
【請求項４】
前記フラグビットカラムから読み出されたデータに応じて、前記データ記憶部の読み出しデータを切り替えて出力する出力回路を更に具備すること
を特徴とする請求項１または２のいずれか１項に記載の半導体集積回路。
【請求項５】
ワード線とビット線との交差位置にそれぞれ配置されデータを保持するデータ記憶部と前記データ記憶部に記憶された保持データを論理的に反転させる反転回路とを具備し、
前記データ記憶部は、第１，第２ワード線と第１，第２ビット線対との交差位置に配置され、
前記反転回路は、前記第１，第２ビット線対の間に位置され、制御信号により制御されること
を特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体集積回路に関するものである。
【背景技術】
【０００２】
例えば、ＳＲＡＭマクロ等の微細化が進行した製造プロセスにより製造されたトランジスタにおいて、ＮＢＴＩ劣化およびＰＢＴＩ劣化によるＭＯＳトランジスタの性能が劣化する傾向がある。ＰＢＴＩ劣化は、ＰＭＯＳトランジスタのゲートに負のバイアスの印加が継続されることで発生する劣化である。ＮＢＴＩはＮＭＯＳトランジスタのゲートに正のバイアスの印加が継続されることで発生する劣化である。
【０００３】
このように、正／負のバイアスが印加され続けることで、トランジスタの閾値電圧の絶対値が大きくなっていき、回路の伝播遅延時間が時間と共に増加する。これらの劣化は、高温下であるほど促進されるため、近年の微細化された半導体チップでは、チップ内温度が数十度から数百度近辺まで上昇することが予想され、この傾向が顕著となると考えられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１３５１３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トランジスタの性能の劣化の防止に有利な半導体集積回路を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、一態様に係る半導体集積回路は、ワード線とビット線との交差位置にそれぞれ配置されデータを保持するデータ記憶部と前記データ記憶部に記憶された保持データを論理的に反転させる反転回路と、前記データ記憶部が記憶するデータの論理反転の有無を識別するフラグをロウ単位で記憶するフラグビットカラムとを備えるメモリセルアレイを具備する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体集積回路の全体構成例を示すブロック図。
【図２】第１の実施形態に係る半導体集積回路のメモリセル部を示す等価回路図。
【図３】第１の実施形態に係る半導体集積回路の保持データ反転動作を示すタイミングチャート図。
【図４】保持データ反転モードから通常モードへ移行するために必要な平均サイクル数を示す図。
【図５】第２の実施形態に係る半導体集積回路のメモリセル部を示す等価回路図。
【図６】第２の実施形態に係る半導体集積回路の保持データ反転動作を示すタイミングチャート図。
【図７】第３の実施形態に係る半導体集積回路のメモリセル部を示す等価回路図。
【図８】第３の実施形態に係る半導体集積回路の保持データ反転動作を示すタイミングチャート図。
【図９】変形例１に係る半導体集積回路のメモリセル部を示す等価回路図。
【図１０】変形例２に係る半導体集積回路のメモリセル部を示す等価回路図。
【図１１】変形例３に係る半導体集積回路のメモリセル部を示す等価回路図。
【図１２】（ａ）〜（ｃ）は、変形例３に係る半導体集積回路の反転回路例を示す等価回路図。
【図１３】変形例３に係る半導体集積回路の保持データ反転動作を示すタイミングチャート図。
【図１４】変形例４に係る半導体集積回路のメモリセル部を示す等価回路図。
【図１５】変形例４に係る半導体集積回路の反転回路例を示す等価回路図。
【図１６】変形例５に係る半導体集積回路のメモリセル部を示す等価回路図。
【図１７】（ａ）〜（ｃ）は、変形例５に係る半導体集積回路の反転回路例を示す等価回路図。
【図１８】変形例５に係る半導体集積回路の保持データ反転動作を示すタイミングチャート図。
【図１９】変形例６に係る半導体集積回路のメモリセル部を示す等価回路図。
【図２０】変形例６に係る半導体集積回路の反転回路例を示す等価回路図。
【図２１】変形例６に係る半導体集積回路の保持データ反転動作を示すタイミングチャート図。
【発明を実施するための形態】
【０００８】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【０００９】
［第１の実施形態］  
図１乃至図４を用い、第１の実施形態に係る半導体集積回路について説明する。  
以下の説明では、半導体集積回路として、ＳＲＡＭ（Static Random Access Memory）マクロを一例として挙げる。
【００１０】
＜１．構成例＞  
１−１．全体構成例  
まず、図１を用い、第１の実施形態に係る半導体集積回路の全体構成例について説明する。  
図示するように、第１の実施形態に係るＳＲＡＭ  ｍａｃｒｏ１０は、メモリセルアレイ１１，ロウデコーダ１２，カラムデコーダ１３，および出力回路１４を備える。
【００１１】
メモリセルアレイ（Memory cell array）１１は、ビット線ＢＬとワード線ＷＬとの交差位置にマトリクス状に配置されるメモリセル部ＭＣを備える。本例の場合、メモリセル部ＭＣは、メモリセルとしてデータを保持するＳＲＡＭセルおよび反転回路により構成される。詳細については後述する。さらに、本例に係るメモリセルアレイ１１は、フラグビットカラム１１−１を備える。フラグビットカラム（Flag bit column）１１−１は、メモリセル部ＭＣの保持データの論理反転の有無を識別するフラグ（Flag）をロウ単位で記憶する１カラムであって、その他のメモリセル部ＭＣと同様の構成である。フラグビットカラム１１−１は、後述するフラグビット書き込み／読み出し回路１３−１と共にフラグ回路を構成する。
【００１２】
ロウデコーダ（Row decoder）１２は、制御回路（図示せず）からの制御を受けて、メモリセルアレイ１１のロウ方向を制御する。例えば、ロウデコーダ１２は、ワード線（ＷＬ＜０＞〜ＷＬ＜ｎ＞）にデータ書き込み，読み出しに必要な電圧を与える。
【００１３】
カラムデコーダ（Column decoder）１３は、制御回路（図示せず）からの制御を受けて、メモリセルアレイ１１のカラム方向を制御する。例えば、カラムデコーダ１３は、ビット線ＢＬにデータ書き込み，読み出しに必要な電圧を与える。
【００１４】
さらに、本例に係るカラムデコーダ１３は、書き込み回路Ｗ１，読み出し回路Ｒ１，およびフラグ（Flag）回路を構成するフラグビット書き込み／読み出し回路１３−１を備える。書き込み回路Ｗ１は、メモリセル部ＭＣのデータを書き込む。読み出し回路Ｒ１は、メモリセル部ＭＣのデータを出力回路１４に読み出す。
【００１５】
フラグ（Flag）回路を構成するフラグビット書き込み／読み出し回路１３−１は、フラグビットカラム１１−１に対して書き込み電圧として接地電源電圧ＧＮＤを与えることにより”Ｌ”レベルのデータを書き込み、読み出し回路Ｒ０によりフラグビットカラム１１−１のデータを出力回路１４に読み出す。このように、フラグビット書き込み／読み出し回路１３−１は、フラグビットをロウ単位で書き込み／読み出しを行い、後述するデータ反転モードから通常モードへの切り替えを、ソフト的に切り替えることを可能とする。
【００１６】
出力回路１４は、複数の切り替え回路ＥＸＯＲを備える。切り替え回路ＥＸＯＲには、読み出し回路Ｒ１から読み出されたメモリセル部ＭＣの読み出しデータが入力され、フラグ（Flag）回路を構成する読み出し回路Ｒ０により読み出されたフラグビットカラム１１−１のデータに応じて、メモリセル部ＭＣの読み出しデータを出力する。
【００１７】
より具体的には、通常モード時にメモリセル部ＭＣにデータが書き込まれた場合、フラグビットカラム１１−１には書き込み回路１３−１（ＧＮＤ）を介して”Ｌ”データが書き込まれる。  
さらに、後述する保持データ反転モード時にメモリセル部ＭＣの保持データが反転された場合でも、同様に、フラグビットカラム１１−１の保持データも反転（”Ｈ”データ）される。  
従って、出力回路１４は、通常モード時にメモリセル部ＭＣからデータが読み出される際に、フラグビットカラム１１−１のデータレベルに応じて、読み出しデータを反転、非反転して出力する。
【００１８】
このように、本例では、メモリセル部ＭＣの保持データの論理反転の有無を識別するFlag回路（１１−１，１３−１）を備える。従って、本例のように、ロウ（Row）毎にメモリセル部ＭＣに保持データの論理を反転する場合は、データ方向認識用Flag Bitは、１Bitを設けるだけで良い。
【００１９】
上記のように、本例に係る構成では、メモリセル部ＭＣの保持データをロウ（Row）毎に（ロウ単位で）ソフト的に切り替えることが可能である。従って、後述するデータ反転モードから通常モードへの切り替え時に、すべてのBitをデータ反転する必要がなく、通常モードへの切り替え時間を短縮することができる点で、高速動作に対して有利である。
【００２０】
尚、本実施例では、フラグカラム１１−１へのWriteデータを”Ｌ”レベルとしているが、Writeデータが”Ｈ”レベルデータであっても、同様に適用することが可能である。また、この構成に限らず、複数本のビット線が接続される場合には、接続されるBit数分のフラグビットを設けても良い。
【００２１】
１−２．メモリセル部の構成例  
次に、図２を用い、メモリセル部の構成例について説明する。  
図示するように、本例に係るメモリセル部ＭＣは、メモリセルとしてのＳＲＡＭセルと、反転回路２２とを備える。
【００２２】
ＳＲＡＭセルは、ワード線対ＷＬとビット線対ＢＬ＿Ｂ／ＢＬ＿Ｔとの交差位置に配置され、データをラッチするデータ記憶部である。ＳＲＡＭセルは、ｎ型トランジスタＭ１，Ｍ２およびラッチ回路としてのインバータＩＮ１，ＩＮ２により構成される。トランジスタＭ１の電流経路の一端はビット線ＢＬ＿Ｔに接続され、他端はラッチノードlatchtに接続され、ゲートはワード線ＷＬに接続される。トランジスタＭ２の電流経路の一端はＢＬ＿Ｂに接続され、他端はラッチノードlatchbに接続され、ゲートはワード線ＷＬに接続される。インバータＩＮ１の入力はインバータＩＮ２の出力に接続され、インバータＩＮ１の出力はインバータＩＮ２の入力に接続される。
【００２３】
反転回路２２は、後述するように、ＳＲＡＭセルに記憶された保持データを反転させる。反転回路２２は、本例の場合、ｎ型トランジスタＭ３，Ｍ４により構成される。トランジスタＭ３の電流経路の一端はビット線ＢＬ＿Ｔに接続され、他端はラッチノードlatchbに接続され、ゲートはワード線ＷＬ＿Ｒに接続される。トランジスタＭ４の電流経路の一端はビット線ＢＬ＿Ｂに接続され、他端はラッチノードlatchtに接続され、ゲートはワード線ＷＬ＿Ｒに接続される。換言すると、トランジスタＭ３，Ｍ４は、ＳＲＡＭセルの保持データを論理的に反転する反転モード時に使用されるトランスファーゲートである。
【００２４】
尚、本例では、データ反転回路２２として、２つのトランジスタＭ３，Ｍ４を適用する構成を一例として示しているが、これに限られない。例えば、トランジスタＭ３，Ｍ４のいずれか一方でも、同様に適用でき、同様の効果を得ることができる。
【００２５】
＜２．保持データ反転動作＞  
次に、図３に沿って、第１の実施形態に係る半導体集積回路の保持データ反転動作について説明する。保持データ反転動作は、ゲートに印加される電圧によりＭＯＳトランジスタの性能劣化（ＮＢＴＩ劣化，ＰＢＴＩ劣化）を防止するために行うものである。
【００２６】
図３は、ＳＡＲＭセルが保持する保持データを、論理的に反転する反転モード時のデータ反転動作を説明するためのタイミングチャートである。以下の動作においては、ロウデコーダ１２からの制御により行われる。
【００２７】
図示するように、まず、時刻ｔ１の際、反転モード時には、ワード線ＷＬが開き、ワード線ＷＬが”Ｈ”レベルとなり、ＳＡＲＭセルの保持データによりビット線ＢＬ＿Ｂの電位が降下する。
【００２８】
続いて、時刻ｔ２の際、ビット線ＢＬ＿Ｂの電位が十分に降下する。
【００２９】
続いて、時刻ｔ３の際、ワード線ＷＬが閉じて”Ｌ”レベルとなり、ワード線ＷＬ＿Ｒが開いて”Ｈ”レベルとなり、ビット線ＢＬ＿Ｂ電位により、ラッチノードlatcht/ latchbの電位が反転し始める。
【００３０】
続いて、時刻ｔ４の際、ラッチノードlatcht/ latchbの電位がほぼ同程度となる。
【００３１】
続いて、時刻ｔ５の際、ラッチノードlatcht/ latchbの電位が十分に反転すると、ワード線ＷＬ＿Ｒが閉じて”Ｌ”レベルとなり、保持データ反転動作を終了する。
【００３２】
上記のように、本例に係る保持データ反転動作では、ロウ（Row）単位で、ＳＡＲＭセルの保持データを論理的に反転することができるため、反転に要する時間が短く、高速動作に対して有利である。
【００３３】
また、反転データを書き込む場合は、書き込み前にBit線のPreChargeが必要になるため、消費電流が大きくなるが、本例では、Read時に遷移したBit線電位を使用して保持データを反転できる。そのため、反転時に消費する電流を低減することができる。尚、ビット線間の差電位を増幅する回路を更に配置することで、保持データを論理的に反転する時間を更に短縮することも可能である。
【００３４】
＜３．作用効果＞  
上記のように、第１の実施形態に係る半導体集積回路およびその動作によれば、少なくとも上記（１）及び（２）の効果が得られる。
【００３５】
（１）トランジスタの性能の劣化を防止できる。  
本例に係る半導体装置は、メモリセル部ＭＣの保持データの論理反転の有無を識別するFlag回路（１１−１，１３−１），およびメモリセルの保持データを論理的に反転させる反転回路２２を具備する。
【００３６】
そのため、例えば、図３に示したように、保持データ反転動作を行い、ロウ（Row）単位で、ＳＡＲＭセルの保持データを論理的に反転することができる。
【００３７】
その結果、ＮＢＴＩ劣化およびＰＢＴＩ劣化によるＭＯＳトランジスタ（例えば、インバータＩＮ１，ＩＮ２を構成するトランジスタ等）の性能が劣化することを防止できる点で有利である。
【００３８】
加えて、上記トランジスタの劣化は、高温で微細化が進行したトランジスタでより顕著である。本例では、かかる劣化を防止できるため、高温化および微細化に対してもメリットがあると言える。
【００３９】
（２）データ反転時間を短縮することができ、高速動作に対して有利である。  
本例に係る構成では、例えば、反転データを書き込み前にビット線をプリチャージ（PreCharge）する必要がなく、ロウ（Row）単位で一括して保持データを反転することができる。そのため、反転に要する時間が短く、高速動作に対して有利である。
【００４０】
例えば、保持データ反転モードから通常モードへ移行するために必要な平均サイクル数は、図４のように示される。（ａ）は比較例に係る平均サイクル数であり、（ｂ）は第１の実施形態に係る平均サイクル数である。また、いずれもロウ（Row）数は２５６マクロの場合である。（ａ）に示す比較例では、反転データを書き込み前にビット線をプリチャージ（PreCharge）する構成を一例に挙げる。  
（ａ）の比較例では１２８サイクル必要であるのに対し、（ｂ）の第１の実施形態ではロウ単位の一括反転が可能であるため１サイクルのみで反転可能である。換言すれば、１サイクルで反転モードから通常モードへの移項が可能である。このように本例では、反転モードからの移項時間を短縮することができる。結果、本例では、データ反転時間を短縮することができ、高速動作に対して有利であることは明らかである。
【００４１】
［第２の実施形態（その他の反転回路の一例）］  
次に、図５および図６を用いて、第２の実施形態に係る半導体集積回路について説明する。本例は、その他の反転回路の一例に関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００４２】
＜構成例＞  
メモリセル部の構成例  
まず、図５を用い、メモリセル部の構成例について説明する。  
図示するように、第２の実施形態は、反転回路２２が反転データ書き込み回路２２−１，データラッチ回路２２−２，およびデータラッチ入力回路２２−３を備え、制御信号回路２５を更に備える点で、上記第１の実施形態と相違する。
【００４３】
反転データ書き込み回路２２−１は、インバータＩＮ２２，ＩＮ２４により構成される。インバータＩＮ２２の入力はトランジスタＰ２２，Ｍ２２の電流経路に接続され、出力はビット線ＢＬ＿Ｔに接続される。インバータＩＮ２４の入力はインバータＩＮ２３の出力に接続され、出力はビット線ＢＬ＿Ｂに接続される。
【００４４】
データラッチ回路２２−２は、インバータＩＮ２３，およびトランジスタＰ２１，Ｐ２２，Ｍ２２，Ｍ２１により構成される。インバータＩＮ２３の入力はインバータＩＮ２２の出力に接続され、出力はインバータＩＮ２４の入力に接続される。トランジスタＰ２１，Ｐ２２，Ｍ２２，Ｍ２１の電流経路は、順次、内部電源電圧ＶＣＣと接地電源電圧ＧＮＤとの間に、直列接続される。トランジスタＰ２１，Ｍ２１のゲートはインバータＩＮ２４の入力に接続される。
【００４５】
データラッチ入力回路２２−３は、トランジスタＰ２３，Ｍ２３により構成される。トランジスタＰ２３，Ｍ２３の電流経路は互いに接続され、トランジスタＰ２３のゲートはインバータＩＮ２５の出力およびトランジスタＭ２２のゲートに接続され、トランジスタＭ２３のゲートはインバータＩＮ２５の入力およびトランジスタＰ２２のゲートに接続される。
【００４６】
制御信号回路２５は、インバータＩＮ２１，ＩＮ２５により構成される。インバータＩＮ２１の入力はワード線ＷＬ＿Ｒに接続され、出力はインバータＩＮ２２，ＩＮ２４の制御端子に接続される。インバータＩＮ２５の入力はワード線ＷＬ＿Ｃに接続され、出力はトランジスタＭ２２のゲートに接続される。
【００４７】
ここで、反転回路２２は、ビット線対毎に配置される。しかし、制御信号回路２５は、を構成するインバータＩＮ２１，ＩＮ２５は、反転回路数分ごと（ビット線対毎）に配置される必要はない。例えば、ひとつのセルアレイブロックに対して、１個づつ配置されればよい。
【００４８】
＜保持データ反転動作＞  
次に、図６に沿って、第２の実施形態に係る半導体集積回路の保持データ反転動作について説明する。  
図示するように、本例では、時刻ｔ２の際、ワード線ＷＬが”Ｈ”レベルの状態で、ワード線ＷＬ＿Ｃが”Ｌ”レベルとなると、ワード線ＷＬ＿Ｒが”Ｈ”レベルとなり、ラッチノードlatcht/latchbの電位が反転し始める点で、第１の実施形態と相違する。
【００４９】
続いて、時刻ｔ３の際、ビット線ＢＬ＿Ｔ／ＢＬ＿Ｂの電位が同程度となる。
【００５０】
続いて、時刻ｔ４の際、ラッチノードlatcht/latchbの電位が同程度となる。
【００５１】
続いて、時刻ｔ５の際、ラッチノードlatcht/ latchbの電位が十分に反転すると、ワード線ＷＬ＿Ｒが閉じて”Ｌ”レベルとなり、本例に係る保持データ反転動作を終了する。
【００５２】
＜作用効果＞  
上記のように、第２の実施形態に係る半導体集積回路によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。  
さらに、必要に応じて、本例を適用することが可能である。
【００５３】
［第３の実施形態（反転制御回路により反転回路を制御する一例）］  
次に、図７および図８を用いて、第３の実施形態に係る半導体集積回路について説明する。本例は、カラムデコーダに配置される反転制御回路３３−０により、反転回路を制御する一例に関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００５４】
＜構成例＞  
カラムデコーダの構成例  
まず、図７を用い、カラムデコーダ１３の構成例について説明する。  
図示するように、本例に係るカラムデコーダ１３は、プリチャージ信号生成回路３１−１，３１−２，反転制御回路３３−０，トランジスタＰ３１〜Ｐ３７，Ｎ３６〜Ｎ３７，インバータＩＮ３３〜ＩＮ３７，書き込み回路ＷＡＭＰ，および読み出し回路ＳＡＭＰを備える。
【００５５】
プリチャージ信号生成回路３１−１は、入力に信号ＳＯＵＴＴが入力されるインバータＩＮ３１と、入力にインバータＩＮ３１の出力および信号ＰＲＥが入力されプリチャージ信号ＰＲＥ＿Ｔを出力するアンド回路ＡＮＤ３１とにより構成される。プリチャージ信号生成回路３１−２は、入力に信号ＳＯＵＴＢが入力されるインバータＩＮ３２と、入力にインバータＩＮ３２の出力および信号ＰＲＥが入力されプリチャージ信号ＰＲＥ＿Ｂを出力するアンド回路ＡＮＤ３２とにより構成される。
【００５６】
反転制御回路３３−０は、インバータＩＮ３６，ＩＮ３７，マルチプレクサＭＡＸ３１，３２，３３により構成され、書き込み回路ＷＡＭＰを使用してデータを反転させるように制御する。インバータＩＮ３６の入力には信号ＳＯＵＴＴが入力される。インバータＩＮ３７の入力には信号ＳＯＵＴＢが入力される。マルチプレクサＭＡＸ３１は、入力される信号ＷＥＮ，ＳＡＥを、リバース信号reverseにより切り替えて書き込み回路ＷＡＭＰに出力する。マルチプレクサＭＡＸ３２は、インバータＩＮ３７の出力，出力回路１４から入力される信号を、リバース信号reverseにより切り替えて書き込み回路ＷＡＭＰに出力する。マルチプレクサＭＡＸ３３は、インバータＩＮ３６の出力，入力回路(図示せず)から入力される信号を、リバース信号reverseにより切り替えて書き込み回路ＷＡＭＰに出力する。
【００５７】
＜保持データ反転動作＞  
次に、図８に沿って、第３の実施形態に係る半導体集積回路の保持データ反転動作について説明する。  
ノーマルモード（Normal mode）データ書き込み  
図示するように、まず、時刻ｔ１の際、リバース信号reverseが”Ｌ”レベルの状態で、ワード線ＷＬおよびプリチャージ信号ＰＲＥが”Ｈ”レベルとされる。
【００５８】
続いて、時刻ｔ２の際、リバース信号reverseが”Ｌ”レベルの状態で、信号ＳＡＥが”Ｈ”レベルとされると、ＳＲＡＭセルへのデータ読み出しが開始され、ビット線ＢＬ＿Ｔ／ＢＬ＿Ｂのいずれか一方の電位が降下する。
【００５９】
続いて、時刻ｔ３の際、リバース信号reverseが”Ｌ”レベルの状態で、ワード線ＷＬおよびプリチャージ信号ＰＲＥが”Ｌ”レベルとされる。
【００６０】
続いて、時刻ｔ４の際、リバース信号reverseが”Ｌ”レベルの状態で、信号ＳＡＥが”Ｌ”レベルとされると、信号線ＳＢＬ＿Ｔ／ＳＢＬ＿Ｂのいずれか一方の電圧レベルが上昇し、ノーマルモードでのデータ読み出し動作を終了する。
【００６１】
データ反転モード（Data Reverse mode）  
続いて、時刻ｔ５の際、リバース信号reverseが”Ｈ”レベルとなることで、データ反転動作が開始される。
【００６２】
続いて、時刻ｔ６の際、リバース信号reverseが”Ｈ”レベルの状態で、ワード線ＷＬおよびプリチャージ信号ＰＲＥが”Ｈ”レベルとされると、ＳＲＡＭセルからデータ読み出しが開始され、ビット線ＢＬ＿Ｔ／ＢＬ＿Ｂへデータが読み出される。
【００６３】
続いて、時刻ｔ７の際、リバース信号reverseが”Ｈ”レベルの状態で、信号ＳＡＥが”Ｈ”レベルとされる。
【００６４】
続いて、時刻ｔ８の際、リバース信号reverseが”Ｈ”レベルの状態で、信号線ＳＢＬ＿Ｔ／ＳＢＬ＿Ｂのいずれか一方の電圧レベルが十分低下すると、書き込み回路ＷＡＭＰが動作し、反転データの書き込みが開始する。選択ビット線（Read Data Bit Line：Read時に電圧が下がったビット線ＢＬ＿Ｔ／ＢＬ＿Ｂのいずれか一方側）のみプリチャージ信号生成回路３１−１，３１−２により制御信号ＰＲＥ＿Ｔ，ＰＲＥ＿Ｂを発生させ、反転データ書き込みをアシストする。
【００６５】
続いて、時刻ｔ９の際、リバース信号reverseが”Ｈ”レベルの状態で、ワード線ＷＬ”Ｌ”レベルとされる。
【００６６】
続いて、時刻ｔ１０の際、リバース信号reverseが”Ｈ”レベルの状態で、信号ＳＡＥ，ＰＲＥが”Ｌ”レベルとされる、このデータ反転モードを終了する。
【００６７】
＜作用効果＞  
上記のように、第３の実施形態に係る半導体集積回路によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。
【００６８】
さらに、本例によれば、カラムデコーダ１３が、プリチャージ信号生成回路３１−１，３１−２，および反転回路３３を具備する。
【００６９】
そのため、データ反転モードの際、プリチャージ信号生成回路３１−１，３１−２により制御信号ＰＲＥ＿Ｔ，ＰＲＥ＿Ｂを発生させ、選択ビット線ＢＬ＿Ｔ／ＢＬ＿Ｂのいずれか一方にプリチャージ電圧を与え、反転データ書き込みをアシストすることができる。
【００７０】
例えば、図８中の時刻ｔ８の際、リバース信号reverseが”Ｈ”レベルの状態で、信号線ＳＢＬ＿Ｔ／ＳＢＬ＿Ｂのいずれか一方の電圧レベルが十分低下すると、選択ビット線（Read Data Bit Line：Read時に電圧が下がったビット線ＢＬ＿Ｔ／ＢＬ＿Ｂのいずれか一方側）のみプリチャージ信号生成回路３１−１，３１−２により制御信号ＰＲＥ＿Ｔ，ＰＲＥ＿Ｂを発生させ、反転データ書き込みをアシストする。
【００７１】
このように、データ反転時間をさらに短縮することができる点で、有利である。
【００７２】
［変形例１（反転回路がカラムデコーダに配置されるその他の一例）］  
次に、図９を用いて、変形例１に係る半導体集積回路について説明する。本例は、反転回路がカラムデコーダ１３に配置されるその他の一例に関する。この説明において、上記第３の実施形態と重複する部分の詳細な説明を省略する。
【００７３】
＜構成例＞  
カラムデコーダの構成例  
図９を用い、カラムデコーダ１３の構成例について説明する。  
図示するように、本例に係るカラムデコーダ１３は、プリチャージ信号生成回路３１−１，３１−２，反転回路３３，トランジスタＰ３１〜Ｐ４７，Ｎ３６〜Ｎ４７，インバータＩＮ３１〜ＩＮ３５，プリチャージ回路（PreCharge），および書き込み回路Write ＡＭＰを備える点で、上記第３の実施形態と相違する。
【００７４】
本例に係る反転回路３３は、Ｎ型トランジスタＮ４１〜Ｎ４４により構成される。トランジスタＮ４１，Ｎ４２は、トランジスタＮ３７のソースと接地電源電圧ＧＮＤとの間に直列に接続される。トランジスタＮ４１のゲートはインバータＩＮ３５の出力に接続される。トランジスタＮ４２のゲートにはリバース信号reverseが入力される。トランジスタＮ４３，Ｎ４４は、トランジスタＮ３６のソースと接地電源電圧ＧＮＤとの間に直列に接続される。トランジスタＮ４３のゲートはインバータＩＮ３４の出力に接続される。トランジスタＮ４４のゲートにはリバース信号reverseが入力される。
【００７５】
その他の構成、ノーマルモード、およびデータ反転モード等については、上記と実質的に同様であるため、詳細な説明を省略する。
【００７６】
＜作用効果＞  
上記のように、変形例１に係る半導体集積回路によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、必要に応じて、本例のような構成を適用することが可能である。
【００７７】
［変形例２（プリチャージ回路を更に備える一例）］  
次に、図１０を用いて、変形例２に係る半導体集積回路について説明する。この変形例２は、反転データを書き込み時にアシストするプリチャージ回路３１を別に付加した一例に関する。この説明において、上記第３の実施形態と重複する部分の詳細な説明を省略する。
【００７８】
＜構成例＞  
メモリセル部の構成例  
図１０を用い、メモリセル部の構成例について説明する。  
図示するように、本例に係るカラムデコーダ１３は、プリチャージ回路３１，反転回路３３，トランジスタＰ３６〜Ｐ４７，Ｎ３６〜Ｎ４７，インバータＩＮ３３〜ＩＮ３５，プリチャージ電圧発生回路（PreCharge）（１）（２），および書き込み回路Write ＡＭＰを備える点で、上記第３の実施形態と相違する。
【００７９】
プリチャージ回路３１は、Ｐ型トランジスタＰ５１，Ｐ５２、アンド回路ＡＮＤ５１，ＡＮＤ５２，プリチャージ電圧発生回路（１）を備える。
【００８０】
Ｐ型トランジスタＰ５１のソースは内部電源電圧ＶＣＣに接続され、ドレインはプリチャージ電圧発生回路（１）に接続され、ゲートはアンド回路ＡＮＤ５１の出力に接続される。Ｐ型トランジスタＰ５２のソースは内部電源電圧ＶＣＣに接続され、ドレインはプリチャージ電圧発生回路（１）に接続され、ゲートはアンド回路ＡＮＤ５２の出力に接続される。
【００８１】
アンド回路ＡＮＤ５１の入力は信号ＳＯＵＴＴおよびアンド回路ＡＮＤ５２の入力に接続される。アンド回路ＡＮＤ５２の入力は信号ＳＯＵＴＢに接続される。
【００８２】
プリチャージ電圧発生回路（１）は、ビット線ＢＬ＿Ｔ／ＢＬ＿Ｂおよびビット線プリチャージ電圧発生回路（２）に接続される。
【００８３】
＜作用効果＞  
上記のように、変形例２に係る半導体集積回路によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、必要に応じて、本例のように、反転データを書き込み時にアシストするプリチャージ回路３１を更に備える構成を適用することが可能である。
【００８４】
［変形例３（8TBitCell（Dual-Port）の一例）］  
次に、図１１乃至図１３を用いて、変形例３に係る半導体集積回路について説明する。本例は、8TBitCell（Dual-Port）に関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００８５】
＜構成例＞  
メモリセル部の構成例  
次に、図１１を用い、メモリセル部の構成例について説明する。  
図示するように、本変形例３に係るメモリセル部ＭＣは、8TBitCell（Dual-Port）である。メモリセル部ＭＣは、ビット線ＢＬＢ＿Ｂ、ビット線ＢＬＢ＿Ｔ，および反転回路２２を更に備える点で、上記第１の実施形態と相違する。
【００８６】
反転回路２２は、ビット線ＢＬＡ＿Ｂ／ＢＬＢ＿Ｔの間，およびＢＬＢ＿Ｂ／ＢＬＡ＿Ｔの間にそれぞれ位置され、制御信号ＣＳ１、ＣＳ２により制御される。
【００８７】
反転回路の構成例  
本例に係る反転回路２２の構成例は、図１２のように示される。  
（ａ）の例は、反転回路２２が、ビット線ＢＬＡ＿Ｂ／ＢＬＢ＿Ｔの間とＢＬＢ＿Ｂ／ＢＬＡ＿Ｔの間に直列に接続されるインバータＩＮ６１，ＩＮ６２により構成される場合を示す。インバータＩＮ６１の制御端子には、制御信号ＣＳ１,ＣＳ２が入力される。
【００８８】
（ｂ）の例は、反転回路２２が、ビット線ＢＬＡ＿Ｂ／ＢＬＢ＿Ｔの間とＢＬＢ＿Ｂ／ＢＬＡ＿Ｔの間に電流経路が接続されるＰ型トランジスタＰ６５により構成される場合を示す。Ｐ型トランジスタＰ６５の制御端子には、制御信号ＣＳ１が入力される。本例では制御信号ＣＳ２を必要としない。
【００８９】
（ｃ）の例は、反転回路２２が、ビット線ＢＬＡ＿Ｂ／ＢＬＢ＿Ｔの間とＢＬＢ＿Ｂ／ＢＬＡ＿Ｔの間に電流経路が接続されるＰ型，Ｎ型トランジスタＰ６６，Ｎ６６によりトランスミッションゲートが構成される場合を示す。Ｎ型トランジスタＰ６６，Ｎ６６の制御端子には、それぞれ制御信号ＣＳ１,ＣＳ２が入力される。
【００９０】
＜保持データ反転動作＞  
次に、図１３に沿って、変形例３に係る半導体集積回路の保持データ反転動作について説明する。  
図示するように、本例では、時刻ｔ１の際、ビット線ＢＬＡ＿Ｂ／ＢＬＡ＿Ｔ、ＢＬＢ＿Ｂ／ＢＬＢ＿Ｔのいずれもが選択線／非選択線として動作する点で、上記第１の実施形態と相違する。
【００９１】
＜作用効果＞  
上記のように、変形例３に係る半導体集積回路によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。
【００９２】
［変形例４（8TBitCell（Dual-Port）の一例）］  
次に、図１４乃至図１５を用いて、変形例４に係る半導体集積回路について説明する。本例は、8TBitCell（Dual-Port）に関する。この説明において、上記変形例３と重複する部分の詳細な説明を省略する。
【００９３】
＜構成例＞  
まず、図１４を用い、メモリセル部の構成例について説明する。  
図示するように、本変形例４に係るメモリセル部ＭＣは、8TBitCell（Dual-Port）である。
【００９４】
反転回路２２は、ビット線ＢＬＡ＿Ｔ/ＢＬＢ＿Ｔの間、およびＢＬＡ＿Ｂ/ＢＬＢ＿Ｂの間に接続されている点で、上記変形例３と相違する。
【００９５】
反転回路２２は、ビット線ＢＬＡ＿Ｂ／ＢＬＢ＿Ｂの間，およびＢＬＡ＿Ｔ／ＢＬＢ＿Ｔの間にそれぞれ位置され、制御信号ＣＳ１,ＣＳ２により制御される。
【００９６】
反転回路の構成例  
本例に係る反転回路２２の構成例は、図１５のように示される。  
本例では、反転回路２２が、ビット線ＢＬＡ＿Ｔ/ＢＬＢ＿Ｔの間、およびＢＬＡ＿Ｂ/ＢＬＢ＿Ｂの間に直列に接続されるインバータＩＮ６１により構成される場合を示す。インバータＩＮ６１の制御端子には、制御信号ＣＳ１、ＣＳ２が入力される。
【００９７】
その他の構成および動作については、上記変形例３と実質的に同様である。
【００９８】
＜作用効果＞  
上記のように、変形例４に係る半導体集積回路によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。
【００９９】
［変形例５（10TBitCell（Dual-Port）の一例）］  
次に、図１６乃至図１８を用いて、変形例５に係る半導体集積回路について説明する。本例は、10TBitCell（Dual-Port）に関する。この説明において、上記変形例３と重複する部分の詳細な説明を省略する。
【０１００】
＜構成例＞  
メモリセル部の構成例  
図１６を用い、メモリセル部の構成例について説明する。  
図示するように、変形例５に係るメモリセル部ＭＣは、ＳＲＡＭセルを構成するトランジスタＭ７１〜Ｍ７４を更に備え、１０トランジスタ構成である点で、上記変形例３と相違する。
【０１０１】
Ｎ型トランジスタＭ７１のソースはトランジスタＭ７３のドレインに接続され、ドレインはビット線ＲＢＬ＿Ｂに接続され、ゲートはワード線ＷＬ＿Ｒに接続される。Ｎ型トランジスタＭ７２のソースはトランジスタＭ７４のドレインに接続され、ドレインはビット線ＲＢＬ＿Ｔに接続され、ゲートはワード線ＷＬ＿Ｒに接続される。Ｎ型トランジスタＭ７３のソースは接地電源電圧ＶＳＳに接続され、ゲートはラッチノードlatchbに接続される。Ｎ型トランジスタＭ７４のソースは接地電源電圧ＶＳＳに接続され、ゲートはラッチノードlatchtに接続される。
【０１０２】
反転回路の構成例  
本例に係る反転回路２２の構成例は、図１７のように示される。
【０１０３】
（ａ）の例は、反転回路２２が、ビット線ＲＢＬ＿Ｂ／ＷＢＬ＿Ｔの間とＲＢＬ＿Ｔ／ＷＢＬ＿Ｂの間に直列に接続されるインバータＩＮ６１，ＩＮ６２により構成される場合を示す。インバータＩＮ６１の制御端子には、制御信号ＣＳ１,ＣＳ２が入力される。
【０１０４】
（ｂ）の例は、反転回路２２が、ビット線ＲＢＬ＿Ｂ／ＷＢＬ＿Ｔの間とＲＢＬ＿Ｔ／ＷＢＬ＿Ｂの間に電流経路が接続されるＰ型トランジスタＰ６５により構成される場合を示す。Ｐ型トランジスタＰ６５の制御端子には、制御信号ＣＳ１が入力される。本例では制御信号ＣＳ２を必要としない。
【０１０５】
（ｃ）の例は、反転回路２２が、ビット線ＲＢＬ＿Ｂ／ＷＢＬ＿Ｔの間とＲＢＬ＿Ｔ／ＷＢＬ＿Ｂの間に電流経路が接続されるＰ型，Ｎ型トランジスタＰ６６，Ｎ６６によりトランスミッションゲートが構成される場合を示す。Ｎ型トランジスタＰ６６，Ｎ６６の制御端子には、それぞれ制御信号ＣＳ１,ＣＳ２が入力される。
【０１０６】
＜保持データ反転動作＞  
変形例５に係る半導体集積回路の保持データ反転動作は、図１８のように示される。図示するように、保持データ反転動作については、上記変形例３と実質的に同様である。
【０１０７】
＜作用効果＞  
上記のように、変形例５に係る半導体集積回路によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。
【０１０８】
［変形例６（10TBitCell（Dual-Port）の一例）］  
次に、図１９乃至図２１を用いて、変形例６に係る半導体集積回路について説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１０９】
＜構成例＞  
メモリセル部の構成例  
次に、図１９を用い、メモリセル部の構成例について説明する。  
図示するように、本変形例６に係るメモリセル部ＭＣは、10TBitCell（Dual-Port）である。反転回路２２は、ビット線ＲＢＬ＿Ｔ/ＷＢＬ＿Ｔの間、およびＲＢＬ＿Ｂ/ＷＢＬ＿Ｂの間に接続されている点で、上記変形例５と相違する。
【０１１０】
反転回路２２は、ビット線ＲＢＬ＿Ｔ／ＷＢＬ＿Ｔの間、およびＲＢＬ＿Ｂ/ＷＢＬ＿Ｂの間にそれぞれ位置され、制御信号ＣＳ１により制御される。
【０１１１】
反転回路の構成例  
次に、図２０を用い、反転回路２２の構成例について説明する。  
図示するように、反転回路２２は、ビット線ＲＢＬ＿Ｔ／ＷＢＬ＿Ｔの間とＲＢＬ＿Ｂ／ＷＢＬ＿Ｂの間に直列に接続されるインバータＩＮ７７により構成される場合を示す。インバータＩＮ７７の制御端子には、制御信号ＣＳ１,ＣＳ２が入力される。
【０１１２】
＜保持データ反転動作＞  
変形例６に係る半導体集積回路の保持データ反転動作は、図２１のように示される。図示するように、保持データ反転動作については、上記変形例５と実質的に同様である。
【０１１３】
＜作用効果＞  
上記のように、変形例６に係る半導体集積回路によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。
【０１１４】
尚、実施形態や変形例に示したように、メモリセル部ＭＣが、書き込み線、読み出し線（Write, Read Port）を別々に持つ例や、2-PortまたはRead専用Portを持つビットセルを用いた1-PortなどのＳＲＡＭセル（8Tr, 10Tr Bit Cell）等においても同様に適用でき、同様の効果を得ることができる。同様に、ＷＬ線、ＷＬ＿Ｒ線等は、通常モード時に書き込み用のワード線など、他のポート（Port）のワード線としても、使用することができる。
【０１１５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１６】
１１…メモリセルアレイ、ＷＬ…ワード線、ＢＬ…ビット線、１２…ロウデコーダ、１３…カラムデコーダ、１４…出力回路、ＭＣ…メモリセル部、１１−１…フラグビットカラム、フラグビット書き込み／読み出し回路、２２…データ反転回路。
【図１】
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【図２】
2012064292.tif 000004
【図３】
2012064292.tif 000005
【図４】
2012064292.tif 000006
【図５】
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【図６】
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【図７】
2012064292.tif 000009
【図８】
2012064292.tif 000010
【図９】
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【図１０】
2012064292.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2012064292.tif 000021
【図２０】
2012064292.tif 000022
【図２１】
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