(57)【要約】【課題】シリサイド工程による不具合を抑制しつつ、十分な量のシリサイドを形成することのできる不揮発性半導体記憶装置の製造方法を提供する。【解決手段】不揮発性半導体記憶装置の製造方法は、浮遊ゲート電極、浮遊ゲート電極上の第１の電極間絶縁膜及び第１の電極間絶縁膜上の制御ゲート電極を有するメモリセルトランジスタを形成し、下側ゲート電極、第２の電極間絶縁膜及び第２の電極間絶縁膜上の上側ゲート電極を有する電界効果トランジスタを形成する。制御ゲート電極及び上側ゲート電極の上面が露出するように層間絶縁膜を形成する。制御ゲート電極及び上側ゲート電極の上面が層間絶縁膜の上面よりも低くなるようにエッチバックする。制御ゲート電極、上側ゲート電極及び層間絶縁膜上の全面に第１の導電膜を形成する。第１の層間絶縁膜をエッチバックする。制御ゲート電極、上側ゲート電極及び第１の導電膜上に金属を堆積してシリサイド化する。【選択図】図２８
2012064754.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上のメモリセル領域に浮遊ゲート電極、前記浮遊ゲート電極上の第１の電極間絶縁膜及び前記第１の電極間絶縁膜上の制御ゲート電極を有するメモリセルトランジスタを形成し、前記半導体基板上の周辺回路領域に下側ゲート電極、開口部を含む第２の電極間絶縁膜及び前記第２の電極間絶縁膜上の上側ゲート電極を有する電界効果トランジスタを形成する工程と、
前記制御ゲート電極及び前記上側ゲート電極の上面が露出するように、前記半導体基板上に層間絶縁膜を形成する工程と、
前記制御ゲート電極及び前記上側ゲート電極の上面が前記層間絶縁膜の上面よりも低くなるようにエッチバックする工程と、
前記制御ゲート電極、前記上側ゲート電極、及び前記層間絶縁膜上の全面に第１の導電膜を形成する工程と、
前記制御ゲート電極及び前記上側ゲート電極上の前記層間絶縁膜の側壁に前記第１の導電膜が残存するように、前記第１の層間絶縁膜をエッチバックする工程と、
前記制御ゲート電極、前記上側ゲート電極、及び前記第１の導電膜上に金属を堆積してシリサイド化する工程とを備える
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
シリサイド化した後の前記上側ゲート電極上に第２の導電膜を形成する工程をさらに備えることを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１の導電膜の膜厚は、前記制御ゲート電極のゲート長方向の長さの２分の１より小さいことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
半導体基板と、
前記半導体基板上に第１のゲート絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲート電極上に配置される第１の電極間絶縁膜と、前記第１の電極間絶縁膜上に配置される制御ゲート電極とを有し、メモリセル領域に形成されたメモリセルトランジスタと、
前記半導体基板上に第２のゲート絶縁膜を介して形成された下側ゲート電極と、前記下側ゲート電極上に配置され、開口部を有する第２の電極間絶縁膜と、前記第２の電極間絶縁膜上に配置され、前記開口部を介して前記下側ゲート電極に電気的に接続される上側ゲート電極とを有し、周辺回路領域に形成された電界効果トランジスタとを備え、
前記制御ゲート電極及び前記上側ゲート電極は、その一部がシリサイド化されており、
前記上側ゲート電極のシリサイド化された領域は、その中央部分の上面が周辺部分の上面より低くなるように形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
半導体基板上のメモリセル領域に浮遊ゲート電極、前記浮遊ゲート電極上の第１の電極間絶縁膜及び前記第１の電極間絶縁膜上の制御ゲート電極を有するメモリセルトランジスタを形成し、前記半導体基板上の周辺回路領域に下側ゲート電極、開口部を含む第２の電極間絶縁膜及び前記第２の電極間絶縁膜上の上側ゲート電極を有する電界効果トランジスタを形成する工程と、
前記制御ゲート電極及び前記上側ゲート電極の上面が露出するように、前記半導体基板上に層間絶縁膜を形成する工程と、
前記制御ゲート電極及び前記上側ゲート電極の上面が前記層間絶縁膜の上面よりも低くなるようにエッチバックする工程と、
前記制御ゲート電極及び前記上側ゲート電極上に金属を堆積してシリサイド化する工程と、
前記制御ゲート電極、前記上側ゲート電極、及び前記層間絶縁膜上の全面に第１の導電膜を形成する工程と、
前記第１の導電膜の上面が前記層間絶縁膜の上面よりも低くなるように、前記第１の導電膜をエッチバックする工程と、
前記制御ゲート電極、前記上側ゲート電極、及び前記第１の導電膜上に金属を堆積してシリサイド化する工程とを備える
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換えが可能で、且つ、高集積化が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン領域を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続される。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。
【０００３】
情報記憶のためのメモリセル領域の周辺には、ＮＡＮＤ型フラッシュメモリの動作を制御するための周辺回路が設けられる。周辺回路領域に形成される電界効果トランジスタは、メモリセルトランジスタや選択ゲートトランジスタと同様の工程により形成される。このメモリセルトランジスタや、周辺回路領域の電界効果トランジスタの性能を改善するために、ゲート電極をシリサイド化する構成が知られている。
【０００４】
不揮発性半導体記憶装置のメモリセル領域と周辺回路領域とにおいて行うシリサイド工程では、ポリシリコン内に十分な量のシリサイドを形成しようとすると、ゲート電極が膨張する。例えば、ポリシリコンをモノニッケルシリサイド（ＮｉＳｉ）化することにより、体積は約１．２倍に膨張する。特に、メモリセル領域においてシリサイドが膨張すると、隣接するゲート電極との間隔が狭くなり、ゲート電極間のリーク電流増加や耐圧の劣化などメモリセルトランジスタの性能が悪化する場合がある。また、シリサイド工程によるポリシリコンの膨張を防ぐために金属膜の供給量を低減させると、メモリセル領域及び周辺回路領域において十分な量のシリサイドが形成されず、配線が低抵抗化されない場合もある。そのため、不揮発性半導体記憶装置のシリサイド工程では、隣接するゲート電極間における間隔を確保しつつ十分な量のシリサイドを形成することが求められる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−３０２５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、シリサイド工程による不具合を抑制しつつ、十分な量のシリサイドを形成することのできる不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
一の実施の形態に係る不揮発性半導体記憶装置の製造方法は、半導体基板上のメモリセル領域に浮遊ゲート電極、浮遊ゲート電極上の第１の電極間絶縁膜及び第１の電極間絶縁膜上の制御ゲート電極を有するメモリセルトランジスタを形成し、前記半導体基板上の周辺回路領域に下側ゲート電極、開口部を含む第２の電極間絶縁膜及び第２の電極間絶縁膜上の上側ゲート電極を有する電界効果トランジスタを形成する。制御ゲート電極及び上側ゲート電極の上面が露出するように、前記半導体基板上に層間絶縁膜を形成する。制御ゲート電極及び上側ゲート電極の上面が層間絶縁膜の上面よりも低くなるようにエッチバックする。制御ゲート電極、上側ゲート電極、及び層間絶縁膜上の全面に第１の導電膜を形成する。制御ゲート電極及び上側ゲート電極上の層間絶縁膜の側壁に第１の導電膜が残存するように、第１の層間絶縁膜をエッチバックする。制御ゲート電極、上側ゲート電極、及び第１の導電膜上に金属を堆積してシリサイド化する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセル領域及び周辺回路領域を示す図である。
【図２Ａ】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す等価回路図である。
【図２Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイのレイアウト図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置の周辺回路領域の一部のレイアウト図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面図である。
【図５】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面図である。
【図６】第１の実施の形態に係る不揮発性半導体記憶装置の周辺回路領域の一部の断面図である。
【図７】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図８】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図９】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１０】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１１】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１２】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１３】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１４】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１５】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１６】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１７】第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１８】比較例の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１９】比較例の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２０】比較例の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２１】第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２２】第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２３】第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２４】第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２５】第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２６】第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２７】第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２８】第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図２９】第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３０】第３の実施の形態の他の例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３１】第３の実施の形態の他の例に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３２】不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３３】不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３４】不揮発性半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。実施の形態においては、ＮＡＮＤ型フラッシュメモリを例として説明する。しかし、本発明はこれに限定されるものではなく、いわゆるフローティングゲート構造を有する他の半導体記憶装置にも適用することができる。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付してその説明を省略する。また、図面は模式的なものであり、各膜の厚みと平面寸法との関係や、各層の厚みの比率などは実際の不揮発性半導体記憶装置とは異なるものである。
【００１０】
（第１の実施の形態）
［第１の実施の形態に係る不揮発性半導体記憶装置の構成］
以下、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成について、図１乃至図６を参照して説明する。まず、本実施の形態のＮＡＮＤ型フラッシュメモリの構成を説明する。
【００１１】
図１は、不揮発性半導体記憶装置の全体を示すブロック図である。図１に示すように、不揮発性半導体記憶装置は、情報の記憶のために用いられるメモリセル領域１００と、メモリセル領域１００に対する情報の書き込み、消去、及び読み出しの各動作の制御のために用いられる周辺回路領域２００とを有する。メモリセル領域１００には、後述するメモリセルアレイが形成されている。また、周辺回路領域２００には、ロウデコーダ、カラムデコーダ、電圧生成回路や、各種のコマンド・アドレス・データを送受信するインターフェース等が形成されている。
【００１２】
図２Ａは、ＮＡＮＤ型フラッシュメモリのメモリセル領域１００に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリのＮＡＮＤセルユニット１は、２個の選択ゲートトランジスタＳＴ１、ＳＴ２と、選択ゲートトランジスタＳＴ１、ＳＴ２間に直列接続された複数個のメモリセルトランジスタＭｎ（ｎは０乃至１５の整数、以下同様）とからなる。ＮＡＮＤセルユニット１内において、複数個のメモリセルトランジスタＭｎは隣接するもの同士でソース／ドレイン領域を共有して形成されている。メモリセルアレイは、ＮＡＮＤセルユニット１が行列状に設けられることにより構成されている。
【００１３】
図２Ａ中Ｘ方向（ゲート幅方向に相当）に配列されたメモリセルトランジスタＭｎの制御ゲート電極は、それぞれワード線ＷＬｎにより共通接続されている。また、図２Ａ中Ｘ方向に配列された選択ゲートトランジスタＳＴ１のゲート電極は選択ゲート線Ｓ１により共通接続され、選択ゲートトランジスタＳＴ２のゲート電極は選択ゲート線Ｓ２により共通接続されている。選択ゲートトランジスタＳＴ１のドレイン領域にはビット線コンタクトＢＬＣが接続されている。このビット線コンタクトＢＬＣは図２Ａ中Ｘ方向に直交するＹ方向（ゲート長方向に相当）に伸びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＳＴ２はソース領域を介して図２Ａ中Ｘ方向に伸びるソース線ＳＬに接続されている。
【００１４】
メモリセルトランジスタＭｎは、シリコン基板のｐ型ウェルに形成されたｎ型ソース／ドレイン領域を有し、電荷蓄積層としての浮遊ゲート電極と制御ゲート電極とを有する積層ゲート構造であるものとする。ＮＡＮＤ型フラッシュメモリは、浮遊ゲート電極に保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルトランジスタＭｎのしきい値電圧を変化させて、１ビット或いは多ビットのデータを記憶する。ＮＡＮＤ型フラッシュメモリにおいては、ワード線ＷＬを共有する複数のＮＡＮＤセルユニット１の集合がブロックを構成する。ＮＡＮＤ型フラッシュメモリにおけるデータの消去は、このブロック単位で実行される。
【００１５】
図２Ｂは、ＮＡＮＤ型フラッシュメモリのメモリセル領域１００に形成されるメモリセルアレイの一部のレイアウト図である。図３は、ＮＡＮＤ型フラッシュメモリの周辺回路領域２００に形成される電界効果トランジスタのレイアウト図である。
【００１６】
図２Ｂに示すように、シリコン基板（半導体基板）には、図２Ｂ中Ｙ方向に沿って伸びるＳＴＩ（Shallow Trench Isolation）構造の複数の素子分離領域４が、Ｘ方向に所定間隔をもって形成される。これにより素子領域５が図２Ｂ中Ｘ方向に分離されて形成される。また、図２Ｂ中Ｘ方向に沿って伸びるメモリセルトランジスタＭｎのワード線ＷＬｎが、Ｙ方向に所定間隔をもって形成されている。ワード線ＷＬｎと交差する素子領域５上において、ワード線ＷＬｎはメモリセルトランジスタＭｎのゲート電極ＭＧｎの一部となる。また、図２Ｂ中Ｘ方向に沿って伸びるように選択ゲートトランジスタＳＴ１の選択ゲート線Ｓ１が形成されている。選択ゲート線Ｓ１と交差する素子領域５上において、選択ゲート線Ｓ１は選択ゲートトランジスタＳＴ１のゲート電極ＳＧ１の一部となる。隣接する選択ゲート線Ｓ１間の素子領域５にはビット線コンタクトＢＬＣがそれぞれ形成されている。このビット線コンタクトＢＬＣは、図２Ｂ中Ｙ方向に伸びるビット線ＢＬ（図示せず）に接続される。また、図２Ｂ中Ｘ方向に沿って伸びるように選択ゲートトランジスタＳＴ２の選択ゲート線Ｓ２が形成されている。選択ゲート線Ｓ２と交差する素子領域５上において、選択ゲート線Ｓ２は選択ゲートトランジスタＳＴ２のゲート電極ＳＧ２の一部となる。隣接する選択ゲート線Ｓ２間の素子領域５にはソース線コンタクトＳＬＣがそれぞれ形成されている。このソース線コンタクトＳＬＣは、図２Ｂ中Ｘ方向に伸びるソース線ＳＬ（図示せず）に接続される。
【００１７】
次に、周辺回路領域２００に形成される電界効果トランジスタＴｒの構造を説明する。図３に示すように、周辺回路領域２００に形成される電界効果トランジスタＴｒは、シリコン基板（半導体基板）に矩形上に残された素子領域６上に設けられている。この素子領域６を囲むように素子分離領域４が形成されている。各素子領域６には、これを横切るようにゲート電極７が形成され、その両側に不純物を拡散して形成したソース／ドレイン領域８が設けられている。ソース／ドレイン領域８にはコンタクトプラグ９が形成されている。
【００１８】
図４乃至図６は、それぞれ図２Ｂ及び図３に示されるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線の断面図である。図４は、図２ＢのＸ方向に沿ったＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部の断面図である。図５は、図２ＢのＹ方向に沿ったＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部の断面図である。図６は、ＮＡＮＤ型フラッシュメモリの周辺回路領域２００に形成される電界効果トランジスタＴｒの断面図である。なお、Ｂ−Ｂ’線方向のメモリセルトランジスタＭｎの多結晶シリコン膜１３の長さをメモリセルトランジスタのゲート長、Ｃ−Ｃ’線方向の電界効果トランジスタＴｒの多結晶シリコン１３の長さを電界効果トランジスタのゲート長と称する。
【００１９】
図４に示すように、シリコン基板Ｓ上のメモリセル領域１００には、ｐ型ウェル３が形成されている。このｐ型ウェル３には等間隔にトレンチＴが形成されており、このトレンチＴには素子分離絶縁膜１１が埋め込まれている。素子分離絶縁膜１１が埋め込まれた領域が、上述の素子分離領域４となる。この素子分離絶縁膜１１に挟まれたｐ型ウェル３上に、メモリセルトランジスタＭｎが形成される。すなわち、素子分離絶縁膜１１に挟まれたｐ型ウェル３は、メモリセルトランジスタＭｎ、選択ゲートトランジスタＳＴ１等が形成される素子領域５として機能する。
【００２０】
図４及び図５に示すように、ｐ型ウェル３上に、トンネル絶縁膜１２が形成される。このトンネル絶縁膜１２を介して、メモリセルトランジスタＭｎのゲート電極ＭＧｎ及び選択ゲートトランジスタＳＴ１のゲート電極ＳＧ１が形成される。これらゲート電極ＭＧｎ、ＳＧ１は、浮遊ゲート電極として機能する多結晶シリコン膜１３、電極間絶縁膜１４、及び制御ゲート電極として機能する多結晶シリコン膜１５Ａ、１５Ｂが順次積層された構成となっている。多結晶シリコン膜１５Ａ、１５Ｂは図５の紙面垂直方向を長手方向として延びて、ワード線ＷＬを形成する。一方、多結晶シリコン膜１３は、１つのメモリセルトランジスタＭｎごとに絶縁分離されている。電極間絶縁膜１４は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ構造や、それを更にシリコン窒化膜で挟み込んだＮＯＮＯＮ構造などが用いられる。更に、メモリセルトランジスタＭｎのカップリング比を高めるために、高誘電率材料、例えば酸化アルミニウム（Ａｌ２Ｏ３）、ハフニウムシリケート（ＨｆＳｉＯ）などを含めることも可能である。
【００２１】
また、図５に示すように、選択ゲートトランジスタＳＴ１のゲート電極ＳＧ１の電極間絶縁膜１４には、開口１７が形成され、この開口１７内に多結晶シリコン膜１５Ｂが埋め込まれている。この開口１７を介して多結晶シリコン膜１３と多結晶シリコン膜１５Ａ、１５Ｂとが電気的に接続されている。各ゲート電極ＭＧｎ間、及びゲート電極ＭＧ１５−ＳＧ１間のｐ型ウェル３の表層（表面）には、ソース／ドレイン領域となる不純物拡散領域１８が形成されている。不純物拡散領域１８は、隣接するメモリセルトランジスタＭｎ同士でソース／ドレイン領域が共有されるように形成される。ゲート電極ＳＧ１−ＳＧ１間のシリコン基板Ｓの表層には、高濃度の不純物拡散領域１９が形成されている。なお、ゲート電極ＳＧ１−ＳＧ１間のソース／ドレイン領域は、高濃度の不純物拡散領域１９だけではなく、低濃度で浅い不純物拡散領域も含んだＬＤＤ（Lightly Doped Drain）構造としてもよい。
【００２２】
各ゲート電極ＭＧｎの間、及びゲート電極ＭＧ１５とゲート電極ＳＧ１の間には、例えば、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により層間絶縁膜として機能するシリコン酸化膜２１が形成されている。これらシリコン酸化膜２１は、トンネル絶縁膜１２を介してシリコン基板Ｓ上に形成され、その上面は例えばＣＭＰ（Chemical Mechanical Polishing）を用いて平坦化されている。
【００２３】
ゲート電極ＳＧ１−ＳＧ１間のシリコン酸化膜２１には、図５に示すようにシリコン基板Ｓの表面に達するコンタクトホール２７が形成されている。このコンタクトホール２７は、シリコン酸化膜２１、トンネル絶縁膜１２を貫通し、不純物拡散領域１９の表面を露出するように形成されている。コンタクトホール２７の内部には導体を埋め込み形成したコンタクトプラグ２８が形成され、不純物拡散領域１９に電気的に接続されている。このコンタクトプラグ２８は、図２Ｂに示すビット線コンタクトＢＬＣとして機能する。このコンタクトプラグ２８の上に、例えば銅（Ｃｕ）又はアルミニウム（Ａｌ）からなるビット線ＢＬが形成される。図５ではビット線側のコンタクト部のみを示しているが、ソース線側のコンタクト部も同様の構成でソース線ＳＬに接続される。ビット線ＢＬ上にはパッシベーション膜として機能するシリコン酸化膜２２が堆積されている。
【００２４】
図６に示すように、周辺回路領域２００のｐ型ウェル３上に、ゲート絶縁膜２９が形成される。このゲート絶縁膜２９を介して、電界効果トランジスタＴｒのゲート電極ＰＧが形成されている。ゲート絶縁膜２９の膜厚は、メモリセル領域１００に形成されるトンネル絶縁膜１２の膜厚より大きい。このゲート電極ＰＧは、下側ゲート電極として機能する多結晶シリコン膜１３、電極間絶縁膜１４、及び上側ゲート電極として機能する多結晶シリコン膜１５Ａ、１５Ｂが順次積層された構成となっている。電極間絶縁膜１４は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ構造や、それを更にシリコン窒化膜で挟み込んだＮＯＮＯＮ構造などが用いられる。
【００２５】
電界効果トランジスタＴｒのゲート電極ＰＧの電極間絶縁膜１４にも、開口１７が形成され、この開口１７内に多結晶シリコン膜１５Ｂが埋め込まれている。この開口１７を介して多結晶シリコン膜１３と多結晶シリコン膜１５Ａ、１５Ｂとが電気的に接続されている。ゲート電極ＰＧの両側のｐ型ウェル３の表層（表面）には、前述のソース／ドレイン領域８となる不純物拡散領域３０が形成されている。なお、不純物拡散領域３０はＬＤＤ構造を有していても良い。このゲート電極ＰＧを埋め込むように、層間絶縁膜として機能するシリコン酸化膜２１が形成され、その上面は例えばＣＭＰ（Chemical Mechanical Polishing）を用いて平坦化されている。
【００２６】
不純物拡散領域３０上には、図６に示すようにｐ型ウェル３の表面に達するコンタクトホール２７が形成されている。このコンタクトホール２７は、シリコン酸化膜２１、ゲート絶縁膜２９を貫通し、不純物拡散領域３０の表面を露出するように形成されている。コンタクトホール２７の内部には導体を埋め込み形成したコンタクトプラグ２８が形成され、不純物拡散領域３０に電気的に接続されている。このコンタクトプラグ２８は、図３に示すコンタクトプラグ９として機能する。このコンタクトプラグ２８の上に、例えば銅（Ｃｕ）又はアルミニウム（Ａｌ）からなる接続配線３１が形成される。接続配線３１上にはパッシベーション膜として機能するシリコン酸化膜２２が堆積されている。
【００２７】
上述の実施の形態の不揮発性半導体記憶装置において、メモリセル領域１００及び周辺回路領域２００の多結晶シリコン膜１５Ａ、１５Ｂは、その一部がシリサイド化されている。多結晶シリコン膜１５Ａ、１５Ｂのシリサイド化には、ニッケル（Ｎｉ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）等の金属が用いられる。図４乃至図６に示すように、本実施の形態の不揮発性半導体記憶装置では、メモリセル領域１００及び周辺回路領域２００では、ゲート電極ＭＧ、ＰＧ内に十分な量のシリサイドが形成されている。一方、メモリセル領域１００及び周辺回路領域２００では、ゲート電極ＭＧ、ＰＧが膨張することなく所望の形状で形成されている。以下の不揮発性半導体記憶装置の製造方法では、このようなシリサイドの形成方法について述べる。
【００２８】
［第１の実施の形態に係る不揮発性半導体記憶装置の製造方法］
次に、本実施の形態の不揮発性半導体記憶装置の製造方法について、図７乃至図１７を参照して説明する。図７〜図１７は、メモリセル領域１００に形成されるメモリセルトランジスタＭｎ及び周辺回路領域２００に形成される電界効果トランジスタＴｒの製造工程の断面図である。図７〜図１７は、図２Ｂに示されるＢ−Ｂ’線の断面、及び図３に示されるＣ−Ｃ’線の断面を並べて示している。なお、説明を簡素化するため、Ｂ−Ｂ’線断面図では、選択ゲートトランジスタＳＴ１を省略して、メモリセルＭｎの部分のみを示す。
【００２９】
図７に示すように、ゲート電極ＭＧｎ、ＳＧ、ＰＧの積層構造を形成する。まず、シリコン基板Ｓに、ｐ型ウェル３形成のためのイオン注入を行う。その後、Ｂ−Ｂ’線断面に示すように、メモリセル領域１００のｐ型ウェル３上にトンネル絶縁膜１２を形成する。また、Ｃ−Ｃ’線断面に示すように、周辺回路領域２００のｐ型ウェル３上にゲート絶縁膜２９を形成する。次に、後の工程を経てメモリセルトランジスタＭｎの浮遊ゲート電極又は電界効果トランジスタＴｒの下側ゲート電極となる多結晶シリコン膜１３を堆積する。その後、周知の製造方法を用いて素子分離領域４を形成する。次に、電極間絶縁膜１４としてＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜）を成膜する。ＯＮＯ膜の代わりに、ＯＮＯ膜の両側に更にシリコン窒化膜を追加したＮＯＮＯＮ膜や、高誘電率材料である酸化アルミニウム（Ａｌ２Ｏ３）、ハフニウムシリケート（ＨｆＳｉＯ）などを含んだ絶縁膜とすることもできる。次に、後の工程を経てメモリセルトランジスタＭｎの制御ゲート電極又は電界効果トランジスタＴｒの上側ゲート電極の一部となる多結晶シリコン膜１５Ａを成膜する。そして、周辺回路領域２００において、多結晶シリコン膜１５Ａ、及び電極間絶縁膜１４を貫通して多結晶シリコン膜１３に達するように開口１７を形成する。なお、Ｂ−Ｂ’線断面には図示していないが、メモリセル領域１００の選択ゲートトランジスタＳＴ１、ＳＴ２の開口１７も同時に形成される。
【００３０】
次に、図８に示すように、開口１７を埋め込むように、多結晶シリコン膜１５Ａ上に多結晶シリコン膜１５Ｂを成膜する。なお、以下の実施の形態の説明においては、多結晶シリコン膜１５Ａ、１５Ｂをあわせて、多結晶シリコン膜１５として説明する。周辺回路領域２００の電界効果トランジスタＴｒは、この開口１７を介して上側ゲート電極を形成する多結晶シリコン膜１５と、下側ゲート電極を形成する多結晶シリコン膜１３とが電気的に接続される。この多結晶シリコン膜１５が、後に示す工程を経てメモリセルトランジスタＭｎの制御ゲート電極又は電界効果トランジスタＴｒの上側ゲート電極となる。その後、多結晶シリコン膜１５の上にエッチングマスク及び平坦化工程のストッパーとなるシリコン窒化膜１０を形成する。その後、フォトリソグラフィ法を用いてパターニングを行い、シリコン窒化膜１０の上にレジストＲを形成する。
【００３１】
次に、図９に示すように、レジストＲをマスク材としてＲＩＥ法によりメモリセル領域１００及び周辺回路領域２００のシリコン窒化膜１０、多結晶シリコン膜１５、電極間絶縁膜１４、及び多結晶シリコン膜１３を順にエッチングする。そして、イオン注入により不純物拡散領域１８及び不純物拡散領域３０を形成して、メモリセルトランジスタＭｎ及び電界効果トランジスタＴｒを形成する。電界効果トランジスタＴｒがＮＭＯＳトランジスタの場合には例えば砒素（Ａｓ）、又はリン（Ｐ）を、ＰＭＯＳトランジスタの場合には例えばホウ素（Ｂ）、又はフッ化ホウ素（ＢＦ２）をイオン注入して不純物拡散領域３０を形成する。
【００３２】
次に、図１０に示すように、パターニングされたメモリセル領域１００のゲート電極ＭＧｎ間や、周辺回路領域２００のゲート電極ＰＧをシリコン酸化膜２１で埋め込む。ゲート電極ＭＧｎ、ＰＧは、シリコン酸化膜２１により一旦全て埋め込まれる。その後、ゲート電極ＭＧｎ、ＰＧ上のシリコン窒化膜１０をストッパーにしてＣＭＰにより平坦化を実行する。
【００３３】
次に、図１１に示すように、ＲＩＥ法によりエッチバックを行い、ゲート電極ＭＧｎ、ＰＧ上のシリコン窒化膜１０を除去する。パターニング時のマスク材として用いられているシリコン窒化膜１０と、シリコン酸化膜２１との間では選択比を取ることが難しい。そのため、シリコン窒化膜１０が除去された後の多結晶シリコン膜１５とシリコン酸化膜２１はほぼ平坦にエッチバックが行われる。
【００３４】
次に、図１２に示すように、多結晶シリコン膜１５がシリコン酸化膜２１に対して、高い選択比となるような条件にてエッチバックを行う。このとき、多結晶シリコン膜１５の上面がシリコン酸化膜２１の上面よりも低くなるように形成する。すなわち、シリコン酸化膜２１と多結晶シリコン膜１５が凹型の形状となるように加工する。
【００３５】
次に、図１３に示すように、スパッタリング又はＣＶＤ法により多結晶シリコン膜１５を覆うように金属膜２０を堆積する。この金属膜２０は、次のシリサイド工程で多結晶シリコン膜１５へ金属を拡散させるために用いられる。Ｂ−Ｂ’線断面及びＣ−Ｃ’線断面に示すように、金属膜２０は多結晶シリコン膜１５の上面に接するように設けられている。
【００３６】
次に、図１４に示すように、アニーリングにより多結晶シリコン膜１５をシリサイド化する。ここで、メモリセル領域１００及び周辺回路領域２００では、シリサイド化に伴い多結晶シリコン膜１５が膨張する。しかし、多結晶シリコン膜１５の横にシリコン酸化膜２１が形成されているため、多結晶シリコン膜１５がゲート長方向（図面横方向）に膨張することを防ぐことができる。この後、フッ酸処理を行い、金属膜２０を剥離する。上述のシリサイド工程において、金属膜２０は、多結晶シリコン膜１５の上面にのみ形成されていた。この状態では、多結晶シリコン膜１５に対する金属の割合が少なく、多結晶シリコン膜１５が十分なシリサイド形成量を得ることが難しい。そこで、本実施の形態に係る不揮発性半導体記憶装置の製造方法では、さらに以下に示す工程を行う。
【００３７】
図１５に示すように、多結晶シリコン膜１５及びシリコン酸化膜２１の全面を覆うように多結晶シリコン膜１６を成膜する。多結晶シリコン膜１６は、後の工程を経てメモリセルトランジスタＭｎの制御ゲート電極又は電界効果トランジスタＴｒの上側ゲート電極の一部となる。
【００３８】
次に、図１６に示すように、多結晶シリコン膜１６がシリコン酸化膜２１に対して、高い選択比となるような条件にてエッチバックを行う。多結晶シリコン膜１６の上面がシリコン酸化膜２１の上面よりも低くなるように形成する。すなわち、シリコン酸化膜２１と多結晶シリコン膜１６が凹型の形状となるように加工する。このとき、周辺回路領域２００では、多結晶シリコン膜１６はシリコン酸化膜２１の側壁にのみ残存し、多結晶シリコン膜１５の中央部分の上面が露出している。
【００３９】
次に、図１７に示すように、スパッタリング又はＣＶＤ法により多結晶シリコン膜１６を覆うように金属膜を堆積し、アニーリングにより多結晶シリコン膜１６をシリサイド化する。ここで、メモリセル領域１００及び周辺回路領域２００では、シリサイド化に伴い多結晶シリコン膜１６が膨張する。しかし、多結晶シリコン膜１６の横にシリコン酸化膜２１が形成されているため、多結晶シリコン膜１６がゲート長方向（図面横方向）に膨張することを防ぐことができる。この後、フッ酸処理を行い、金属膜２０を剥離する。
【００４０】
ここで、メモリセル領域１００では、多結晶シリコン膜１６の一部はシリサイド化されるものの、多結晶シリコン膜１５まではシリサイドが到達せずにシリサイド工程が終了する。そのため、メモリセル領域１００のゲート電極ＭＧでは、制御ゲート電極内に多結晶シリコン膜とシリサイドが交互に積層された状態となる。一方、周辺回路領域２００のゲート電極ＰＧでは、多結晶シリコン膜１６は完全にシリサイド化され、多結晶シリコン膜１５のシリサイド部分と一体となっている。金属膜２０や多結晶シリコン膜１６の膜厚、及びアニーリングの条件等を調整することにより、多結晶シリコン膜１６が完全にシリサイド化されるようにシリサイド工程を実行してもよい。この場合、メモリセル領域１００でも、多結晶シリコン膜１６は多結晶シリコン膜１５のシリサイド部分と一体となる。
【００４１】
これ以降は、周知の不揮発性半導体記憶装置の製造工程により製造する。メモリセル領域１００及び周辺回路領域２００をシリコン酸化膜２１で埋め込む。そして、コンタクトホール２７を開口して、導体で埋め込むことによりコンタクトプラグ２８を形成する。このコンタクトプラグ２８に接続するように上層配線を形成してパッシベーション膜を堆積する。これにより、図４乃至図６に示す本実施の形態の不揮発性半導体記憶装置を製造することができる。
【００４２】
［第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の効果］
本実施の形態に係るＮＡＮＤ型フラッシュメモリの製造方法の効果について、比較例の製造方法と比較して説明する。図１８乃至図２０は、比較例の不揮発性半導体記憶装置の製造方法を説明する図である。比較例の不揮発性半導体記憶装置の製造方法は、図１１に示すシリコン窒化膜１０を除去する工程までは上述の実施の形態と同様の工程を行う。比較例の不揮発性半導体記憶装置の製造方法は、シリコン酸化膜２１が多結晶シリコン膜１５に対して、高い選択比となるような条件にてエッチバックを行う点において、第１の実施の形態の不揮発性半導体記憶装置の製造方法と異なる。
【００４３】
図１８は、比較例の不揮発性半導体記憶装置の製造方法によりエッチバックを行った状態を示す図である。図１８に示すように比較例の不揮発性半導体記憶装置の製造方法は、シリコン酸化膜２１の上面が多結晶シリコン膜１５の上面よりも低くなるように形成する。すなわち、シリコン酸化膜２１と多結晶シリコン膜１５が凸型の形状となるように加工する点において図１２と異なる。
【００４４】
次に、図１９に示すように、スパッタリング又はＣＶＤ法により多結晶シリコン膜１５を覆うように金属膜２０を堆積する。この金属膜２０は、次のシリサイド工程で多結晶シリコン膜１５へ金属を拡散させるために用いられる。Ｂ−Ｂ’線断面及びＣ−Ｃ’線断面に示すように、メモリセル領域１００の金属膜２０は多結晶シリコン膜１５の上面及び側面の一部に接するように設けられている。
【００４５】
次に、図２０に示すように、アニーリングにより多結晶シリコン膜１５をシリサイド化する。この後、フッ酸処理を行い、金属膜２０を剥離する。ここで、メモリセル領域１００及び周辺回路領域２００では、金属膜２０は多結晶シリコン膜１５の上面及び側面に接しており、それぞれの面から金属原子が拡散する。多結晶シリコン膜１５に対して金属の接触している割合が多いため、シリサイドが多結晶シリコン膜１５に伸びる量が大きく、多結晶シリコン膜１５内に十分にシリサイドが形成される。
【００４６】
しかし、メモリセル領域１００及び周辺回路領域２００では、シリサイド化に伴い多結晶シリコン膜１５が膨張する。比較例の製造方法の場合、多結晶シリコン膜１５の横にシリコン酸化膜２１が形成されていない。そのため、多結晶シリコン膜１５がゲート長方向（図面横方向）に膨張する。特に、メモリセル領域１００では、ゲート電極ＭＧが膨張することにより隣接するゲート電極との間隔が狭くなり、ゲート間耐圧の悪化等、メモリセルトランジスタの性能の低下を招く。このように、比較例の不揮発性半導体記憶装置のシリサイド工程では、金属膜２０と多結晶シリコン膜１５の接触面積を増やすことにより十分なシリサイドが形成できたとしても、過剰にシリサイド化が進み、ゲート電極が膨張する。
【００４７】
これに対し本実施の形態の製造方法では、多結晶シリコン膜１５の上面が、シリコン酸化膜２１の上面より低い状態でシリサイド工程が行われる。シリコン酸化膜２１により、多結晶シリコン膜１５がシリサイド化されても膨張することがなく、所望の形状の多結晶シリコン膜１５を維持することができる。また、本実施の形態の製造方法のシリサイド工程では、多結晶シリコン膜１５に加えて、多結晶シリコン膜１６を堆積して、シリサイド化を行っている。この２回のシリサイド化により、メモリセル領域１００及び周辺回路領域２００のゲート電極ＭＧ、ＰＧ内には十分にシリサイドが形成され、低抵抗化される。本実施の形態の不揮発性半導体記憶装置の製造方法を用いることにより、ゲート電極ＭＧ、ＰＧの膨張を抑制しつつ、十分な量のシリサイドを形成することができ、メモリセルトランジスタＭｎと電界効果トランジスタＴｒの動作特性を向上させることが出来る。
【００４８】
（第２の実施の形態）
［第２の実施の形態に係る不揮発性半導体記憶装置の製造方法］
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法について、図２１乃至図２５を参照して説明する。第２の実施の形態の不揮発性半導体記憶装置は、多結晶シリコン膜１５の上にさらに堆積する多結晶シリコン膜１６の形状が、第１の実施の形態と異なる。第２の実施の形態の不揮発性半導体記憶装置のメモリセル領域１００及び周辺回路領域２００におけるその他の構成は、図１〜図６に示す上述の第１の実施の形態と同様である。第１の実施の形態と対応する箇所には同一の符号を付してその説明を省略する。
【００４９】
以後の図において、図２１〜図２５は、メモリセル領域１００に形成されるメモリセルトランジスタＭｎ及び周辺回路領域２００に形成される電界効果トランジスタＴｒの製造工程の断面図である。図２１〜図２５は、図２Ｂに示されるＢ−Ｂ’線の断面、及び図３に示されるＣ−Ｃ’線の断面を並べて示している。なお、説明を簡素化するため、Ｂ−Ｂ’線断面図では、選択ゲートトランジスタＳＴ１を省略して、メモリセルＭｎの部分のみを示す。
【００５０】
本実施の形態の製造方法は、図１４に示す多結晶シリコン膜１５をシリサイド化する工程までは、第１の実施の形態と同様である。次に、図２１に示すように、多結晶シリコン膜１５及びシリコン酸化膜２１の全面を覆うように多結晶シリコン膜１６を成膜する。多結晶シリコン膜１６は、後の工程を経てメモリセルトランジスタＭｎの制御ゲート電極又は電界効果トランジスタＴｒの上側ゲート電極の一部となる。本実施の形態の製造方法では、多結晶シリコン膜１５及びシリコン酸化膜２１の凹型形状を完全に埋め込むように、多結晶シリコン膜１６を堆積する。すなわち、多結晶シリコン膜１６は、上面のうち最も低い位置にある箇所でも、シリコン酸化膜２１の上面より高くなるように形成される。
【００５１】
次に、図２２に示すように、シリコン酸化膜２１をストッパーとしてＣＭＰを行い、余分な多結晶シリコン膜１６を除去する。その結果、多結晶シリコン膜１６とシリコン酸化膜２１との上面は平坦になる。
【００５２】
次に、図２３に示すように、多結晶シリコン膜１６がシリコン酸化膜２１に対して、高い選択比となるような条件にてエッチバックを行う。多結晶シリコン膜１６の上面がシリコン酸化膜２１の上面よりも低くなるように形成する。すなわち、シリコン酸化膜２１と多結晶シリコン膜１６が凹型の形状となるように加工する。ここで、周辺回路領域２００において、多結晶シリコン膜１６は多結晶シリコン膜１５上の全面に設けられ、段差がない。
【００５３】
次に、図２４に示すように、スパッタリング又はＣＶＤ法により多結晶シリコン膜１６を覆うように金属膜２０を堆積する。この金属膜２０は、次のシリサイド工程で多結晶シリコン膜１６へ金属を拡散させるために用いられる。Ｂ−Ｂ’線断面及びＣ−Ｃ’線断面に示すように、金属膜２０は多結晶シリコン膜１６の上面に接するように設けられている。
【００５４】
次に、図２５に示すように、アニーリングにより多結晶シリコン膜１６をシリサイド化する。ここで、メモリセル領域１００及び周辺回路領域２００では、シリサイド化に伴い多結晶シリコン膜１６が膨張する。しかし、多結晶シリコン膜１６の横にシリコン酸化膜２１が形成されているため、多結晶シリコン膜１６がゲート長方向（図面横方向）に膨張することを防ぐことができる。この後、フッ酸処理を行い、金属膜２０を剥離する。金属膜２０や多結晶シリコン膜１６の膜厚、及びアニーリングの条件等を調整することにより、多結晶シリコン膜１６は完全にシリサイド化され、多結晶シリコン膜１５のシリサイド部分と一体とすることができる。
【００５５】
これ以降は、周知の不揮発性半導体記憶装置の製造工程により製造する。メモリセル領域１００及び周辺回路領域２００をシリコン酸化膜２１で埋め込む。そして、コンタクトホール２７を開口して、導体で埋め込むことによりコンタクトプラグ２８を形成する。このコンタクトプラグ２８に接続するように上層配線を形成してパッシベーション膜を堆積する。これにより、図４乃至図６に示す本実施の形態の不揮発性半導体記憶装置を製造することができる。
【００５６】
［第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の効果］
本実施の形態の製造方法では、周辺回路領域２００に形成される多結晶シリコン膜１６は、多結晶シリコン膜１５上の全面に設けられ、段差がない。そのため、シリサイド化された後の周辺回路領域におけるゲート電極ＰＧの上面も平坦なままとなっている。一方、図１６及び図１７に示す第１の実施の形態のゲート電極ＰＧは、多結晶シリコン膜１６に起因する段差がある。本実施の形態の製造方法によれば、シリサイド化されたゲート電極の上面を平坦に形成することができ、ゲート電極の動作特性を向上させることが出来る。
【００５７】
また、本実施の形態の製造方法でも、多結晶シリコン膜１５がシリサイド化されても膨張することがなく、所望の形状の多結晶シリコン膜１５を維持することができる。そして、多結晶シリコン膜１５及び多結晶シリコン膜１６に対して２回のシリサイド化を行っている。この２回のシリサイド化により、メモリセル領域１００及び周辺回路領域２００のゲート電極ＭＧ、ＰＧ内には十分にシリサイドが形成され、低抵抗化される。本実施の形態の不揮発性半導体記憶装置の製造方法を用いることにより、ゲート電極ＭＧ、ＰＧの膨張を抑制しつつ、十分な量のシリサイドを形成することができ、メモリセルトランジスタＭｎと電界効果トランジスタＴｒの動作特性を向上させることが出来る。
【００５８】
（第３の実施の形態）
［第３の実施の形態に係る不揮発性半導体記憶装置の製造方法］
次に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法について、図２６乃至図２９を参照して説明する。第３の実施の形態の製造方法は、シリサイド工程を１回しか行わない点において第１及び第２の実施の形態と異なる。第３の実施の形態の不揮発性半導体記憶装置のメモリセル領域１００及び周辺回路領域２００におけるその他の構成は、図１〜図６に示す上述の第１の実施の形態と同様である。第１の実施の形態と対応する箇所には同一の符号を付してその説明を省略する。
【００５９】
以後の図において、図２６〜図２９は、メモリセル領域１００に形成されるメモリセルトランジスタＭｎ及び周辺回路領域２００に形成される電界効果トランジスタＴｒの製造工程の断面図である。図２６〜図２９は、図２Ｂに示されるＢ−Ｂ’線の断面、及び図３に示されるＣ−Ｃ’線の断面を並べて示している。なお、説明を簡素化するため、Ｂ−Ｂ’線断面図では、選択ゲートトランジスタＳＴ１を省略して、メモリセルＭｎの部分のみを示す。
【００６０】
本実施の形態の製造方法は、図１２に示す多結晶シリコン膜１５を形成する工程までは、第１の実施の形態と同様である。このとき、多結晶シリコン膜１５の上面はシリコン酸化膜２１の上面よりも低く、シリコン酸化膜２１と多結晶シリコン膜１５は凹型の形状となっている。
【００６１】
次に、図２６に示すように、多結晶シリコン膜１５及びシリコン酸化膜２１の全面を覆うように多結晶シリコン膜２３を成膜する。多結晶シリコン膜２３は、後の工程を経てメモリセルトランジスタＭｎの制御ゲート電極又は電界効果トランジスタＴｒの上側ゲート電極の一部となる。本実施の形態の製造方法では、メモリセル領域１００に形成された多結晶シリコン膜１５及びシリコン酸化膜２１の凹型形状を埋め込まない程度の薄膜状に、多結晶シリコン膜２３を堆積する。すなわち、多結晶シリコン膜２３が堆積されたとしても、シリコン酸化膜２１の間は埋め込まれず、多結晶シリコン膜１５、２３及びシリコン酸化膜２１の凹型形状が残るように多結晶シリコン膜２３を形成する。
【００６２】
次に、図２７に示すように、多結晶シリコン膜２３がシリコン酸化膜２１に対して、高い選択比となるような条件にてエッチバックを行う。ここで、多結晶シリコン膜１５の上面の多結晶シリコン膜２３は除去され、多結晶シリコン膜１５が露出する。多結晶シリコン膜２３は、シリコン酸化膜２１の側壁にのみ残存するように設けられる。
【００６３】
次に、図２８に示すように、スパッタリング又はＣＶＤ法により多結晶シリコン膜１５、２３を覆うように金属膜２０を堆積する。この金属膜２０は、次のシリサイド工程で多結晶シリコン膜１５、２３へ金属を拡散させるために用いられる。Ｂ−Ｂ’線断面に示すように、金属膜２０はメモリセル領域１００において凹型形状の多結晶シリコン膜２３を埋め込むように設けられる。
【００６４】
次に、図２９に示すように、アニーリングにより多結晶シリコン膜１５、２３をシリサイド化する。この後、フッ酸処理を行い、金属膜２０を剥離する。ここで、メモリセル領域１００及び周辺回路領域２００では、金属膜２０は多結晶シリコン膜１５の上面及び多結晶シリコン膜２３の側面に接しており、それぞれの面から金属原子が拡散する。多結晶シリコン膜１５、２３に対する金属の割合が多いため、シリサイドが多結晶シリコン膜１５、２３に伸びる量が大きく、多結晶シリコン膜１５、２３内に十分にシリサイドが形成される。スパッタリング又はＣＶＤ法による金属膜２０の堆積時に凹型形状のスペースを埋め込まずとも、シリサイド形成時にはシリサイドが凹型形状の内側へ膨張するため、シリサイド形成後に埋めきってしまうことが可能である。
【００６５】
また、メモリセル領域１００及び周辺回路領域２００では、シリサイド化に伴い多結晶シリコン膜１５、２３が膨張する。これにより、メモリセル領域１００において、シリサイド化した多結晶シリコン膜２３がシリコン酸化膜２１の間を埋め込む。一方、シリコン酸化膜２１が形成されているため、多結晶シリコン膜１６がゲート長方向（図面横方向）に膨張することを防ぐことができる。金属膜２０や多結晶シリコン膜２３の厚さ、及びアニーリングの条件等を調整することにより、シリサイド化された多結晶シリコン膜２３が完全にシリコン酸化膜２１を埋め込み、多結晶シリコン膜１５のシリサイド部分と一体とすることができる。なお、図２９に示すようにシリサイド化された多結晶シリコン膜１５の上面がシリコン酸化膜２１の上面とそろうように、金属膜２０や多結晶シリコン膜２３の厚さ、及びアニーリングの条件等を調整することができる。
【００６６】
これ以降は、周知の不揮発性半導体記憶装置の製造工程により製造する。メモリセル領域１００及び周辺回路領域２００をシリコン酸化膜２１で埋め込む。そして、コンタクトホール２７を開口して、導体で埋め込むことによりコンタクトプラグ２８を形成する。このコンタクトプラグ２８に接続するように上層配線を形成してパッシベーション膜を堆積する。これにより、図４乃至図６に示す本実施の形態の不揮発性半導体記憶装置を製造することができる。
【００６７】
［第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の効果］
本実施の形態の製造方法では、多結晶シリコン膜１５、２３をシリサイド化する工程は１回である。しかし、図２８に示すように、金属膜２０は多結晶シリコン膜１５の上面及び多結晶シリコン膜２３の側面に接しており、それぞれの面から金属原子が拡散する。１回のシリサイド化工程であっても、図１２における多結晶シリコン膜１５のエッチバック量を制御することにより、メモリセル領域１００及び周辺回路領域２００のゲート電極ＭＧ、ＰＧ内には十分にシリサイドが形成され、低抵抗化される。
【００６８】
また、本実施の形態の製造方法でも、多結晶シリコン膜１５がシリサイド化されても膨張することがなく、所望の形状の多結晶シリコン膜１５を維持することができる。本実施の形態の不揮発性半導体記憶装置の製造方法を用いることにより、ゲート電極ＭＧ、ＰＧの膨張を抑制しつつ、十分な量のシリサイドを形成することができ、メモリセルトランジスタＭｎと電界効果トランジスタＴｒの動作特性を向上させることが出来る。
【００６９】
［第３の実施の形態に係る不揮発性半導体記憶装置の他の例］
上述の第３の実施の形態の製造方法では、図２９に示すように、周辺回路領域２００のゲート電極ＰＧは、多結晶シリコン膜１６に起因する段差がある。すなわち、多結晶シリコン膜１５のシリサイドされた領域は、その中央部分の上面が周辺部分の上面より低くなるように形成されている。これに対し、図３０に示すように、シリサイド化を実行した後、多結晶シリコン膜１５及びシリコン酸化膜２１の全面を覆うように多結晶シリコン膜２４を成膜することができる。多結晶シリコン膜２４も、後の工程を経てメモリセルトランジスタＭｎの制御ゲート電極又は電界効果トランジスタＴｒの上側ゲート電極の一部となる。本実施の形態の製造方法では、多結晶シリコン膜１５及びシリコン酸化膜２１の凹型形状を完全に埋め込むように、多結晶シリコン膜２４を堆積する。すなわち、多結晶シリコン膜２４は、上面のうち最も低い位置にある箇所でも、シリコン酸化膜２１の上面より高くなるように形成される。
【００７０】
次に、図３１に示すように、シリコン酸化膜２１をストッパーとしてＣＭＰを行い、余分な多結晶シリコン膜１６を除去する。その結果、多結晶シリコン膜１６とシリコン酸化膜２１との上面は平坦になる。
【００７１】
これ以降は、周知の不揮発性半導体記憶装置の製造工程により製造する。メモリセル領域１００及び周辺回路領域２００をシリコン酸化膜２１で埋め込む。そして、コンタクトホール２７を開口して、導体で埋め込むことによりコンタクトプラグ２８を形成する。このコンタクトプラグ２８に接続するように上層配線を形成してパッシベーション膜を堆積する。これにより、図４乃至図６に示す本実施の形態の不揮発性半導体記憶装置を製造することができる。
【００７２】
本例の製造方法によれば、シリサイド化されたゲート電極の上面を平坦に形成することができ、ゲート電極の動作特性を向上させることが出来る。また、多結晶シリコン膜１５、２３に対して行われるシリサイド化は１回であるが、上述のように１回のシリサイド化によってもゲート電極ＭＧ、ＰＧ内には十分にシリサイドが形成され、低抵抗化される。本例の不揮発性半導体記憶装置の製造方法を用いることにより、ゲート電極ＭＧ、ＰＧの膨張を抑制しつつ、十分な量のシリサイドを形成することができ、メモリセルトランジスタＭｎと電界効果トランジスタＴｒの動作特性を向上させることが出来る。
【００７３】
なお、本実施の形態では、多結晶シリコン膜１５、２３及びシリコン酸化膜２１の凹型形状が残るように多結晶シリコン膜２３を形成する。このとき、多結晶シリコン膜２３の膜厚は、以下のように調整する。図３２乃至図３４は、メモリセル領域１００における多結晶シリコン膜２３を堆積する条件を説明する図である。図３２に示すように、多結晶シリコン膜２３を形成する前には、多結晶シリコン膜１５及びシリコン酸化膜２１が凹型形状をしている。ここで、凹型形状の幅Ｘ、高さＹとする。この場合、堆積する多結晶シリコン膜２３が凹型形状を残すためには、多結晶シリコン膜２３の厚さｔを制御ゲート電極のゲート長方向の長さの２分の１より小さく（ｔ＜Ｘ／２）設定する必要がある（図３３参照）。このように多結晶シリコン膜２３の厚さｔを設定すれば、堆積後の多結晶シリコン膜１５、２３及びシリコン酸化膜２１には、幅ｓで示すような凹型形状が残る。なお、第１及び第２の実施の形態に示すように、多結晶シリコン膜１６が凹型形状を埋め込む場合には、多結晶シリコン膜１６の厚さｔをｔ＞Ｘ／２に設定すればよい（図３４参照）。
【００７４】
また、第３の実施の形態において、１回のシリサイド工程にて所望のシリサイド量を形成するために、多結晶シリコン膜１５のエッチバック時に高さＹの大きさを調整することができる。高さＹを大きく設定すれば、その後側壁に形成される多結晶シリコン膜２３と金属膜２０との接触面積が多くなり、シリサイドの形成量が多くなる。一方、高さＹを小さく設定すれば、多結晶シリコン膜２３と金属膜２０との接触面積が少なくなり、シリサイドの形成量が少なくなる。
【００７５】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、選択トランジスタＳＴ１、ＳＴ２の間に直列接続されるメモリセルトランジスタＭｎの数は複数であればよく、その数は１６個に限定されるものではない。
【符号の説明】
【００７６】
１・・・ＮＡＮＤセルユニット、  ３・・・ｐ型ウェル、  ４・・・素子分離領域、  ５、６・・・素子領域、  ７・・・ゲート電極、  ８・・・ソース／ドレイン領域、  ９・・・コンタクトプラグ、  １０・・・シリコン窒化膜、  １１・・・素子分離絶縁膜、  １２・・・トンネル絶縁膜、  １３・・・多結晶シリコン膜、  １４・・・電極間絶縁膜、  １５、１６・・・多結晶シリコン膜、  １７・・・開口、  １８、１９・・・不純物拡散領域、  ２０・・・金属膜、  ２１、２２・・・シリコン酸化膜、  ２３、２４・・・多結晶シリコン膜、  ２７・・・コンタクトホール、  ２８・・・コンタクトプラグ、  ２９・・・ゲート絶縁膜、  ３０・・・不純物拡散領域、  ３１・・・接続配線、  Ｍｎ・・・メモリセルトランジスタ、  ＳＴ・・・選択ゲートトランジスタ、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＳＬ・・・ソース線。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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