(57)【要約】【課題】メモリストリングと選択トランジスタとの間にダミーメモリトランジスタを接続された不揮発性半導体記憶装置における適正な動作を担保する。【解決手段】素子分離絶縁膜は、第１領域においては第１の高さを有する一方、第２領域においては第１の高さよりも高い第２の高さを有する。ダミーメモリトランジスタのメモリストリング側の第１の端部に隣接する素子分離絶縁膜は前述の第１の領域に形成され、ダミーメモリトランジスタの選択トランジスタ側の第２の端部に隣接する素子分離絶縁膜は前述の第２の領域に形成されている。【選択図】図４
2012199313.tif 000002
【特許請求の範囲】
【請求項１】
第１領域および第２領域を有する半導体層と、
前記半導体層中に形成され、直列接続された複数のメモリトランジスタからなるメモリストリング、前記メモリストリングの一端に接続されデータ記憶には用いられないダミーメモリトランジスタ、前記ダミーメモリトランジスタを介して前記メモリストリングに一端を接続される選択トランジスタが形成された素子形成領域と、
前記半導体層上に形成され、前記素子形成領域を囲み、前記第１領域においては第１の高さを有する一方、前記第２領域においては前記第１の高さよりも高い第２の高さを有する素子分離絶縁膜、と
を備え、
前記ダミーメモリトランジスタの前記メモリストリング側の第１の端部に隣接する素子分離絶縁膜は前記第１領域に形成され、前記ダミーメモリトランジスタの前記選択トランジスタ側の第２の端部に隣接する素子分離絶縁膜は第２領域に形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリトランジスタ及びダミーメモリトランジスタは、チャネル領域上にゲート絶縁膜を介して形成される浮遊ゲートと、前記浮遊ゲート上にゲート間絶縁膜を介して形成される制御ゲートとを備え、
前記メモリトランジスタの前記浮遊ゲートの上面は、前記第１の高さよりも高い位置に形成され、
前記ダミーメモリトランジスタの前記浮遊ゲートの上面は、少なくとも前記選択トランジスタ側の端部において、前記第２高さと略同一の高さに形成される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記選択トランジスタは、前記第１領域に形成されていることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリトランジスタ及びダミーメモリトランジスタは、チャネル領域上にゲート絶縁膜を介して形成される浮遊ゲート電極と、前記浮遊ゲート電極上にゲート間絶縁膜を介して形成される制御ゲート電極とを備え、
前記選択トランジスタは、チャネル領域上にゲート絶縁膜を介して形成される第１ゲート電極と、前記第１ゲート電極上にゲート間絶縁膜を介して形成される第２ゲート電極と、前記ゲート間絶縁膜に形成され導電膜を埋められた貫通孔とを備え、
前記素子分離絶縁膜上において、前記第２ゲート電極の厚さは、前記制御ゲート電極の厚さよりも大きい
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記ダミーメモリトランジスタは、前記メモリストリングと前記選択トランジスタとの間に複数個直列接続され、複数個の前記ダミーメモリトランジスタのいずれか１つの前記第１の端部に隣接する素子分離絶縁膜が前記第１領域に存在し、前記第２の端部に隣接する素子分離絶縁膜が前記第２領域に存在する
ことを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、多くの電子機器に搭載されている。こうした電子機器の多機能化の要請により、半導体記憶装置は記憶容量の大容量化を要求され、それに伴い、記憶素子の微細化が要求されている。
【０００３】
ＮＡＮＤ型フラッシュメモリでは通常、浮遊ゲートと制御ゲートが積層されたＭＯＳＦＥＴ構造のメモリトランジスタが用いられる。ＮＡＮＤ型フラッシュメモリでは、この様なメモリトランジスタが複数個直列接続されてＮＡＮＤセルユニットが構成される。ＮＡＮＤセルユニットの一端は、選択トランジスタを介してビット線に、他端は同様に選択トランジスタを介してソース線に接続される。
【０００４】
微細化の進展に対応して、メモリストリングと選択トランジスタとの間に、ダミーメモリトランジスタを接続したＮＡＮＤ型フラッシュメモリが知られている。ダミーメモリトランジスタは、通常のメモリトランジスタと略同一の構造を有しているが、データ記憶には用いられない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２５０８９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下に記載の実施の形態は、メモリストリングと選択トランジスタとの間にダミーメモリトランジスタを接続された不揮発性半導体記憶装置における適正な動作を担保することを可能にするものである。
【課題を解決するための手段】
【０００７】
以下に説明する実施の形態の不揮発性半導体装置は第１領域および第２領域を有する半導体層を備える。素子形成領域は、半導体層中に形成され、直列接続された複数のメモリトランジスタからなるメモリストリング、前記メモリストリングの一端に接続されデータ記憶には用いられないダミーメモリトランジスタ、前記ダミーメモリトランジスタを介して前記メモリストリングに一端を接続される選択トランジスタが形成される。素子分離絶縁膜は、半導体層上に形成され、素子形成領域を囲み、第１領域においては第１の高さを有する一方、第２領域においては第１の高さよりも高い第２の高さを有する。ダミーメモリトランジスタのメモリストリング側の第１の端部に隣接する素子分離絶縁膜は第１領域に形成される。一方、ダミーメモリトランジスタの選択トランジスタ側の第２の端部に隣接する素子分離絶縁膜は第２領域に形成されている。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイの概略レイアウトを示している。
【図２Ａ】図１のワード線ＷＬに沿ったＩ−Ｉ’断面図である。
【図２Ｂ】図１のワード線ＷＬに沿ったＸ−Ｘ’断面図である。
【図３】図１のビット線ＢＬに沿ったＩＩ−ＩＩ’断面図である。
【図４】図１におけるＩＩＩ−ＩＩＩ′断面図である。
【図５】第１の実施の形態の半導体記憶装置の製造工程を説明する。
【図６】第１の実施の形態の半導体記憶装置の製造工程を説明する。
【図７】第１の実施の形態の半導体記憶装置の製造工程を説明する。
【図８】第１の実施の形態の半導体記憶装置の製造工程を説明する。
【図９】第１の実施の形態の半導体記憶装置の製造工程を説明する。
【図１０】第１の実施の形態の半導体記憶装置の製造工程を説明する。
【図１１】第２の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイの概略レイアウトを示している。
【図１２】図１４のビット線ＢＬに沿ったＩＩ−ＩＩ′断面図である。
【図１３】図１４におけるＩＩＩ−ＩＩＩ′断面図である。
【図１４】第３の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイのＩＩ−ＩＩ′断面図である。
【図１５】第３の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイのＩＩＩ−ＩＩＩ′断面図である。
【図１６】第４の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイのＩＩ−ＩＩ′断面図である。
【図１７】第４の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイのＩＩＩ−ＩＩＩ′断面図である。
【発明を実施するための形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１０】
［第１の実施の形態］
図１は、第１の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイの概略レイアウトを示している。ワード線（ＷＬ）１３とビット線（ＢＬ）２５とが互いに交差して配設され、それらの各交差部にメモリトランジスタ（メモリセル）ＭＣが形成される。
【００１１】
メモリトランジスタＭＣは、ビット線方向に直列接続されて配列され、隣接するメモリトランジスタＭＣは、ソース・ドレイン拡散層（図３の参照番号１５）を共有している。ビット線ＢＬ方向に並ぶ複数のメモリトランジスタＭＣは、このソース・ドレイン拡散層により接続されることによりメモリストリングＭＳを構成する。
【００１２】
メモリストリングＭＳの一端は、ダミーメモリトランジスタ（ダミーメモリセル）ＤＭＣ、及びドレイン側選択トランジスタＳＧ１を介してビット線ＢＬに接続される。ビット線ＢＬとドレイン側選択トランジスタＳＧ１とは、コンタクト２２、２４を介して接続される。ダミーメモリトランジスタＤＭＣは、データ記憶に用いられる通常のメモリトランジスタＭＣと略同一の構造を有しているが、データ記憶には用いられない。すなわち、データ書き込み動作において、選択されたメモリトランジスタＭＣに与えられるような電圧は、ダミーメモリトランジスタＤＭＣには印加されない。ダミーメモリトランジスタＤＭＣの制御ゲートには、ダミーワード線ＤＷＬが接続されている。
【００１３】
また、ＮＡＮＤセルユニットの他端は、同様にダミートランジスタＤＭＣ及びソース側選択トランジスタＳＧ２を介して、図示しないソース線ＳＬに接続される。ソース線ＳＬとソース側選択トランジスタＳＧ２とは、ソース側コンタクト３３を介して接続される。
【００１４】
ドレイン側選択トランジスタＳＧ１のゲートは、ワード線ＷＬと平行に配設されたドレイン側選択ゲート線（ＳＧＤ）１３Ａに接続される。また、ソース側選択トランジスタＳＧ２のゲートは、ワード線ＷＬと平行に配設されたソース側選択ゲート線（ＳＧＳ）１３Ｂに接続される。ここで、ワード線が延びる方向をワード線方向と、ビット線ＢＬが延びる方向をビット線方向と定義する。一例として、ビット線方向におけるダミーワード線ＤＷＬと選択ゲート線ＳＧＤ又はＳＧＳとの間の距離Ｘは、ワード線ＷＬ間又はワード線ＷＬとダミーワード線ＤＷＬの距離Ｘ’よりも広く設定されている。勿論、Ｘ＝Ｘ’であっても構わない。また、ワード線ＷＬ間の距離よりも、ワード線ＷＬとダミーワード線ＤＷＬとの間の距離を大きくするようにしてもよい。
【００１５】
図２Ａは、図１のワード線ＷＬに沿ったＩ−Ｉ′断面図であり、図２Ｂは、図１のダミーワード線ＷＬの選択トランジスタＳＧ１側の端部に沿ったＸ−Ｘ’断面図であり、図３は同じくビット線ＢＬに沿ったＩＩ−ＩＩ′断面図である。図２Ａに示すように、ｐ型シリコン基板１００上のセルアレイ領域には、ｎ型ウェル１、ｐ型ウェル２が形成されている。このｐ型ウェル２には、等間隔にトレンチ３が形成されており、このトレンチ３には素子分離絶縁膜４が形成されている。この素子分離絶縁膜４に挟まれたｐ型ウェル２には、メモリトランジスタＭＣが形成される。すなわち、素子分離絶縁膜４に挟まれたｐ型ウェル２は、メモリトランジスタＭＣが形成される素子形成領域２Ａとして機能する。同様に、図２Ｂに示すように、素子分離絶縁膜４に挟まれたｐ型ウェル２は、データ記憶には用いられないダミーメモリトランジスタＤＭＣが形成される素子形成領域２Ａとして機能する。図示しないが、選択トランジスタＳＧ１、ＳＧ２においても同様である。
図２Ａにおいて、素子分離絶縁膜４の上面の位置ｈ’は、浮遊ゲート１１の上面の位置よりも低くされている（換言すれば、メモリトランジスタＭＣの浮遊ゲート１１の上面は、位置ｈ’よりも高い位置にされている）。これにより、制御ゲート１３と浮遊ゲート１１の対向面積が大きくなり、カップリング比を向上させることができる。
【００１６】
一方、図２Ｂに示すように、Ｘ−Ｘ’断面、すなわちダミーメモリトランジスタＤＭＣの選択トランジスタＳＧ１側の端部とその近傍（少なくとも端部）では、素子分離絶縁膜４の上面の位置ｈは、浮遊ゲート１１の上面の位置と略同一とされている。
【００１７】
次に、図３を参照してメモリトランジスタＭＣ、及びメモリストリングＭＳの構成を説明する。素子形成領域２Ａ（チャネル領域）にトンネル酸化膜１０を介して多結晶シリコン膜からなる浮遊ゲート１１が形成され、浮遊ゲート１１上にゲート間絶縁膜１２（例：ＯＮＯ膜）を介して制御ゲート１３が形成されている。制御ゲート１３は、多結晶シリコン膜１３ａと、例えば、タングステン、タングステンナイトライド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイトなどの金属膜１３ｂの積層膜により形成される。制御ゲート１３は、ワード線方向に連続的にパターニングされて、ワード線ＷＬとなる。なお、選択トランジスタＳＧ１の領域でも、同一の浮遊ゲート１１、制御ゲート１３が形成されている。すなわち、選択トランジスタＳＧ１は、浮遊ゲート１１と同層に形成されたゲート電極、制御ゲート１３と同層に形成されたゲート電極、及びこれらのゲート電極に挟まれたゲート間絶縁膜を有している。ただし、選択トランジスタＳＧ１では、ゲート間絶縁膜１２がエッチングにより除去されて開口（貫通孔）ＥＩが形成され、この開口ＥＩに埋められた導電層（例えば、制御ゲート１３の形成時、又はそれとは別の工程で埋め込まれる多結晶シリコン膜等の導電膜）を介して浮遊ゲート１１と制御ゲート１３が短絡状態とされている。図３では図示を省略しているが、選択トランジスタＳＧ２も同様の構成を有している。
【００１８】
制御ゲート１３と浮遊ゲート１１は、シリコン窒化膜（ＳｉＮ膜）１４をマスクとして同時にパターニングされ、これをマスクとしてｎ型不純物イオンの注入を行って、ｎ型のソース・ドレイン拡散領域１５が形成される。拡散領域１５は、隣接するメモリトランジスタで共有されて、複数のメモリトランジスタＭＣが直列接続されたメモリストリングＭＳが形成される。メモリストリングＭＳの両端には、拡散領域１５を介して直列接続されたダミーメモリトランジスタＤＭＣが形成される。さらに、これらのダミーメモリトランジスタＤＭＣの両端に選択トランジスタＳＧ１、ＳＧ２が接続されてＮＡＮＤセルユニットが形成される。この選択トランジスタＳＧ１、ＳＧ２のメモリトランジスタ側と反対側のｎ型の素子形成領域２Ａ表面にはドレインコンタクト拡散領域１５'が形成される。ドレインコンタクト拡散領域１５'上に、コンタクトプラグ２１が形成される。
【００１９】
また、複数の浮遊ゲート１１、制御ゲート１３間は、層間絶縁膜１６により埋め込まれ、更にメモリストリングを覆うようにＳｉＮ膜１７が堆積される。
【００２０】
メモリセルアレイ上は、層間絶縁膜２０で覆われる。この層間絶縁膜２０にコンタクトプラグ２１と第１層メタルの、例えば、タングステンなどの配線２２が埋め込まれる。コンタクトプラグ２１の底面はｎ型のドレインコンタクト拡散領域１５'に接続されている。この層間絶縁膜２０上に、更に層間絶縁膜２３が積層される。この層間絶縁膜２３にコンタクトプラグ２４が埋め込まれ、この上に例えば、Ａｌ膜またはＣｕ膜などのビット線（ＢＬ）２５が形成される。図３では、ビット線側のコンタクト部のみ示しており、配線２２はビット線のための中継配線となるが、ソース線ＳＬは配線２２と同じ膜で形成される。
【００２１】
ビット線２５上には、パシベーション膜として、シリコン酸化膜２６、プラズマＣＶＤによるＳｉＮ膜２７及びポリイミド膜２８が堆積されている。なお、図３中の破線Ｂ４は、後述するＩＩＩ−ＩＩＩ’断面における層間絶縁膜４の表面位置を示している。
【００２２】
図４は、図１におけるＩＩＩ−ＩＩＩ′断面図である。このＩＩＩ−ＩＩＩ′断面では、ゲート間絶縁膜１２、制御ゲート１３となる多結晶シリコン膜１３ａとシリサイド膜１３ｂ、シリコン窒化膜１４が、ＩＩ−ＩＩ’断面から連続して、図４における紙面垂直方向に延びるように形成されている。領域Ｐ１８（第２領域）の素子分離絶縁膜４の表面の位置ｈは、他の領域Ｐ１７（第１領域）の素子分離絶縁膜４の表面の位置ｈ’に比べ高くされている（図４参照）。すなわち、この領域Ｐ１８では、後述するように、マスクＭが形成されることにより、素子分離絶縁膜４のエッチバックがなされない。
【００２３】
このように、領域Ｐ１７では、素子分離絶縁膜４の表面の位置が位置ｈ’とされている。この位置ｈ’は、図２に示すように、浮遊ゲート１１の上面の位置よりも低い位置にある。このような構成により、制御ゲート１３と浮遊ゲート１１との間の対向面積が大きくなり、メモリトランジスタＭＣのカップリング比を大きくすることができる。
【００２４】
領域Ｐ１７とＰ１８の境界は、ダミーメモリトランジスタＤＭＣ上に存在する。すなわち、ダミーメモリトランジスタＤＭＣのメモリストリングＭＳ側の端部と、ダミーメモリトランジスタＤＭＣの選択トランジスタＳＧ１の端部との間の位置に、領域Ｐ１７とＰ１８の境界が存在する。換言すれば、素子分離絶縁膜４は、ダミーメモリトランジスタＤＭＣのＩＩＩ−ＩＩＩ’断面に沿った２つの端部の間の位置において、その高さが変化するように構成されている。なお、図３及び図４では図示を省略しているが、素子分離絶縁膜４は、ソース側選択トランジスタＳＧ２側のダミーメモリトランジスタＤＭＣにおいても、同様にその高さが変化するように構成されている。
【００２５】
次に、第１の実施の形態の半導体記憶装置の製造工程を、図５〜図１０を参照して説明する。図５、図６、図８、図１０は、この製造工程における各ステップにおける図１のＩ−Ｉ´断面の形状を示している。図７は、ボロン注入を行う場合におけるマスクＭの形成位置を示している。図９はこの製造工程における各ステップにおける図１のＩＩＩ−ＩＩＩ´断面の形状を示している。
【００２６】
まず、図５に示すように、メモリトランジスタＭＣが形成される領域のｐ型シリコン基板１００上に、ｎ型ウェル１を形成し、更にその上にｐ型ウェル２を形成する。さらにこのｐ型ウェル２上に、トンネル酸化膜１０となる酸化膜１０´を熱酸化により形成する。その後、浮遊ゲート１１となる導電膜１１´（ポリシリコン膜）、及び絶縁膜３１を順に堆積する。なお、この段階ではチャネル部分に不純物を形成するためのイオン注入は行わない。
【００２７】
続いて、図６に示すように、絶縁膜３１上にレジストを形成し、このレジストを、フォトリソグラフィ技術を用いて素子分離絶縁膜４の形状に合わせてパターニングし、次いでこのパターニングされたレジストをマスクとした反応性イオンエッチング（ＲＩＥ）を実行して、絶縁膜３１、導電膜１１´、酸化膜１０´、及びｐ型シリコン基板１００をエッチングする。その結果、絶縁膜３１の表面からｐ型シリコン基板１００中のｐ型ウェル２に達するトレンチ３が複数形成される。なお、このトレンチ３を形成する工程は、いわゆる側壁加工プロセスを使用しても良い。複数のトレンチ３に挟まれたｐ型ウェル２の領域が、前述の素子形成領域２Ａとなる。素子形成領域２Ａは、図６の紙面垂直方向を長手方向（換言すれば、ビット線ＢＬの長手方向）として形成される。
【００２８】
続いて、レジストを酸化雰囲気でのアッシングにより剥離した後、このトレンチ３を埋めるように、シリコン基板１００上の全面に例えばＴＥＯＳ膜を堆積させる。その後、絶縁膜３１をマスクとしてエッチバック処理を行って、トレンチ内３にのみ素子分離絶縁膜４を形成する。この際、素子分離絶縁膜４の上面は導電膜１１’の上面とほぼ等しくする。
【００２９】
その後、絶縁膜３１を除去した後、図７に示すように、メモリストリングＭＳ、及びダミーメモリトランジスタＤＭＣのメモリストリングＭＳ側の半分を除く領域をレジストＭにより覆う。レジストＭで覆われる領域は、図３、４に示した領域Ｐ１８に相当し、レジストＭで覆われない領域は図３、４に示した領域Ｐ１７に相当する。図７は、レジストＭの形成位置を理解し易くするため、ワード線１３、選択ゲート線１３Ａは一点鎖線で、コンタクト２２、２４は実線で図示している。実際には、これらの配線はレジストＭを形成する段階では存在していない。図示は省略するが、周辺回路が形成される周辺回路形成領域もレジストＭで覆われている。
【００３０】
その後、図８、図９に示すように、領域Ｐ１７における素子分離絶縁膜４をフォトリソグラフィ及びＲＩＥ等を用いてエッチバック処理して、その上面を導電膜１１’の上面よりも下方に位置させる。その結果、領域Ｐ１８における素子分離絶縁膜４の上面の位置ｈは、領域Ｐ１７における素子分離絶縁膜４の上面の位置ｈ’より高くなる。
【００３１】
その後、図１０に示すように、導電層１１´の上面に、ゲート間絶縁膜１２となるＯＮＯ膜１２´（第１のシリコン酸化膜、シリコン窒化膜、及び第２のシリコン酸化膜の積層膜）を形成し、さらにその上に制御ゲート１３となる多結晶シリコン膜と金属膜の積層膜１３´を形成する。
【００３２】
次に、導電層１１´、ＯＮＯ膜１２´及び積層膜１３をワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳの形状に加工する（ゲート電極加工）。更に、ワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳをマスクとしてイオンインプランテーションを行うことにより、メモリトランジスタＭＣ間、メモリトランジスタＭＣとダミーメモリトランジスタＤＭＣの間、ダミーメモリトランジスタＤＭＣと選択トランジスタＳＧ１（又はＳＧ２）の間、選択トランジスタＳＧ１（又はＳＧ２）間に拡散領域１５、１５’を形成する。以後、ＮＡＮＤ型フラッシュメモリの周知の製造方法により、図１〜図４に示すＮＡＮＤ型フラッシュメモリが完成する。
【００３３】
次に、この第１の実施の形態の効果を説明する。メモリトランジスタＭＣにおいては、図２に示すように、素子分離絶縁膜４の上面の位置ｈ’が浮遊ゲート１１の上面よりも低い位置とされ、これにより、制御ゲート１３が浮遊ゲート１１の側面とも接するようにし、両者間のカップリング比を高くすることが可能になる。
【００３４】
一方、ダミーメモリトランジスタＤＭＣにおいては、図３及び図４に示すように、ダミーメモリトランジスタＤＭＣのメモリストリングＭＳ側の端部では、素子分離絶縁膜４の上面の位置は位置ｈ’とされている。すなわち、ダミーメモリトランジスタＤＭＣは、図２Ａの断面図と同様の構造を有している。
【００３５】
しかし、ダミーメモリトランジスタＤＭＣの選択トランジスタＳＧ１（又はＳＧ２）側の端部付近（図２Ｂ、図１のＸ−Ｘ’断面）では、素子分離絶縁膜４の位置が位置ｈとされている。このため、ダミーメモリトランジスタＤＭＣのダミーワード線ＤＷＬは、ダミーメモリトランジスタＤＭＣの浮遊ゲート１１とはその上面においてしか接しておらず、カップリング比がメモリトランジスタＭＣに比べ小さくされている。
すなわち、本実施形態においては、カップリング比あるいは制御ゲート１３と浮遊ゲート１１の対向面積に関し、メモリトランジスタＭＣよりダミーメモリトランジスタＤＭＣの方が小さい。このように構成することにより、消去動作時にダミーメモリトランジスタに溜まる電荷に起因する閾値の上昇を抑制することができる。
一般に、消去動作時においては、半導体基板と選択トランジスタＳＧ１（又はＳＧ２）に消去電圧が印加され、メモリトランジスタＭＣとダミーメモリトランジスタＤＭＣは０Ｖに維持される。このとき、ダミートランジスタＤＭＣは、選択トランジスタＳＧ１（又はＳＧ２）と隣接しているため、ダミートランジスタＤＭＣの選択トランジスタＳＧ１（又はＳＧ２）側には高電界が印加される。すると、ＧＩＤL（Gate Induced drain leakage）によるホットエレクトロンが生じ、ダミートランジスタＤＭＣの浮遊ゲートに電子が蓄積される。この結果、ダミートランジスタＤＭＣの閾値が上昇し、通常の読み出し動作等で印加される電圧では電流が流れなくなってしまう。
しかし、本実施の形態では、ダミーメモリトランジスタＤＭＣの選択トランジスタＳＧ１（又はＳＧ２）側の端部においては、素子分離絶縁膜４の高さ方向の位置がｈ’とされており、これにより、カップリング比が小さくされている。このため、ダミートランジスタＤＭＣ−選択トランジスタＳＧ１（又はＳＧ２）間の電界を緩和することができ、ダミートランジスタＤＭＣの浮遊ゲートへの電子の蓄積を抑制し、その結果、ダミートランジスタＤＭＣの閾値の上昇を抑制することができる。
【００３６】
［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体記憶装置を、図１１〜図１３を参照して説明する。図１１は、第２の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイの概略レイアウトを示している。Ｉ−Ｉ断面図は、図２に示す通りである。
【００３７】
この実施の形態の不揮発性半導体記憶装置は、メモリストリングＭＳと選択トランジスタＳＧ１（又はＳＧ２）との間に２つのダミーメモリトランジスタＤＭＣ１、ＤＭＣ２が直列接続されている点で、第１の実施の形態と異なっている。ダミーメモリトランジスタＤＭＣ２は、メモリストリングＭＳに接続され、ダミーメモリトランジスタＤＭＣ１は、ダミーメモリトランジスタＤＭＣ２と選択トランジスタＳＧ１との間に接続される。なお、図１１では図示を省略しているが、ソース側選択トランジスタＳＧ２とメモリストリングＭＳとの間にも同様なダミートランジスタＤＭＣ１、ＤＭＣ２が接続されている。
【００３８】
図１２は、図１１のＩＩ−ＩＩ’断面図である。図３と同一の構成要素については同一の符号を付しているので、以下ではその説明は省略する。図１２に示すように、ドレイン側選択トランジスタＳＧ１には、２つのダミーメモリトランジスタＤＭ１、ＤＭ２が直列接続される。図１２では、図示は省略しているが、ダミーメモリトランジスタＤＭＣ２の左側に、図３で示したようなメモリトランジスタＭＣが形成されている。
【００３９】
図１３は、図１１におけるＩＩＩ−ＩＩＩ′断面図である。図４と同一の構成要素については同一の符号を付しているので、以下ではその詳細な説明は省略する。
この第２の実施の形態では、第１の実施の形態と同様に、領域Ｐ１８（第２領域）の素子分離絶縁膜４の表面の位置ｈは、他の領域Ｐ１７（第１領域）の素子分離絶縁膜４の表面の位置ｈ’に比べ高くされている（図１３参照）。そして、領域Ｐ１７とＰ１８の境界は、ダミーメモリトランジスタＤＭＣ１の両端の間に設定されている。
この第２の実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。
【００４０】
［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体記憶装置を、図１４〜図１５を参照して説明する。概略レイアウトは、第２の実施の形態（図１１と同様である。Ｉ−Ｉ’断面図は、図２に示す通りである。
【００４１】
図１４は、図１１のＩＩ−ＩＩ’断面図であり、図１５はＩＩＩ−ＩＩＩ′断面図である。る。図３と同一の構成要素については同一の符号を付しているので、以下ではその説明は省略する。
この第２の実施の形態では、前述の実施の形態と同様に、領域Ｐ１８（第２領域）の素子分離絶縁膜４の表面の位置ｈは、他の領域Ｐ１７（第１領域）の素子分離絶縁膜４の表面の位置ｈ’に比べ高くされている（図１３参照）。ただし、領域Ｐ１７とＰ１８の境界は、ダミーメモリトランジスタＤＭＣ２の両端の間に設定されている。
この第２の実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。
【００４２】
［第４の実施の形態］
次に、第４の実施の形態に係る不揮発性半導体記憶装置を、図１６〜図１７を参照して説明する。概略レイアウトは、第２の実施の形態（図１１）と同様である。Ｉ−Ｉ断面図は、図２に示す通りである。
【００４３】
図１６は、図１１のＩＩ−ＩＩ’断面図であり、図１７はＩＩＩ−ＩＩＩ′断面図である。図３と同一の構成要素については同一の符号を付しているので、以下ではその説明は省略する。
この第４の実施の形態では、前述の実施の形態と同様に、領域Ｐ１８（第２領域）の素子分離絶縁膜４の表面の位置ｈは、他の領域Ｐ１７（第１領域）の素子分離絶縁膜４の表面の位置ｈ’に比べ高くされている（図１３参照）。ただし、本実施の形態では、領域Ｐ１８は、ダミーメモリトランジスタＤＭＣ１の選択トランジスタＳＧ１（又はＳＧ２）側の端部を含む狭い位置にのみ存在する。選択トランジスタＳＧ２も領域も領域Ｐ１７内に形成されている。換言すると、領域Ｐ１７とＰ１８の境界は、ダミーメモリトランジスタＤＭＣ１の両端の間、及び、ダミーメモリトランジスタＤＭ１と選択トランジスタＳＧ１（又はＳＧ２）の間に設定されている。
【００４４】
本実施の形態によれば、第１〜第３の実施の形態の効果に加え、以下の効果を奏することができる。図１７に示すように、選択トランジスタＳＧ１（又はＳＧ２）も領域Ｐ１７内に形成されるため、素子分離絶縁膜４上での選択トランジスタＳＧ１及びＳＧ２のゲート電極１３ａの厚さを、メモリトランジスタＭＣやダミーセルＤＭＣ２の厚さに比べ大きくすることができる。すなわち、第１の実施の形態の選択トランジスタに比べ、選択トランジスタＳＧ１、ＳＧ２のゲート電極の厚さを大きくすることができる。これにより、選択ゲート線ＳＧＤ、ＳＧＳの配線抵抗を小さくすることができる。なお、図１９、図２０では、２つのダミーメモリトランジスタＤＭＣ１、ＤＭＣ２が直列接続される例を示したが、第１の実施の形態の如く、メモリストリングＭＳと選択トランジスタとの間に単一のダミーメモリトランジスタＤＭＣを有する場合にも、図１９、図２０のような素子分離絶縁膜を形成することが可能である。また、領域Ｐ１７とＰ１８の境界は、ダミーメモリトランジスタＤＭＣ２の両端の間、及び、ダミーメモリトランジスタＤＭ１と選択トランジスタＳＧ１（又はＳＧ２）の間に設定されていてもかまわない。
【００４５】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４６】
１…シリコン基板、２…ｐ型ウェル、２Ａ…素子形成領域、３…トレンチ、４…素子分離絶縁膜、１０…トンネル酸化膜、１１…浮遊ゲート、１２…ゲート間絶縁膜、１３…制御ゲート（ワード線）、１４…シリコン窒化膜、１５…拡散層、１６…絶縁膜、１７…シリコン窒化膜、２０…層間絶縁膜、２１…コンタクトプラグ、２２…Ｗ配線、２３…層間絶縁膜、２４…コンタクトプラグ、２５…ビット線、２６…シリコン酸化膜、２７…シリコン窒化膜、２８…ポリイミド膜、３１…絶縁膜。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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