(57)【要約】【課題】ＥＭ−ＣＣＤのＣＭＧ駆動回路からＥＭ−ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量ＣＭＧ電圧の振幅の減衰を防ぎ、矩形波特性を改善する。【解決手段】論理バッファとＰｃｈＭＯＳとＮｃｈＭＯＳのゲート間にフェライトビーズとダイオードの並列接続を挿入し、ＭＯＳがターンオフする方向にダイオードが接続されているスイッチング回路において、ＰｃｈＭＯＳのドレインソース間導通抵抗が２オーム以上あり、ＰｃｈＭＯＳのドレインとＮｃｈＭＯＳのドレインとが１オーム以上の抵抗で接続され、ＰｃｈＭＯＳのドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスの１／２より低いインピーダンスのフェライトビーズを直列接続する。【選択図】図１
2012195934.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が６Vを超え、負荷を駆動し、Ｐｃｈ金属酸化膜形電界効果トランジスタ（以下ＭＯＳＦＥＴ）とＮｃｈＭＯＳＦＥＴと論理バッファとを用い、前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間にインピーダンス体または抵抗またはインピーダンス体と抵抗の直列接続とダイオードの並列接続を挿入し、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴがターンオフする方向にダイオードが接続されているスイッチング回路において、
前記ＰｃｈＭＯＳＦＥＴがターンオフする方向に接続されているダイオードの直列個数を前記ＮｃｈＭＯＳＦＥＴがターンオフする方向に接続されているダイオードの直列個数を前記ＰｃｈＭＯＳＦＥＴがターンオフする方向に接続されているダイオードの直列個数より少なくし、前記インピーダンス体または抵抗と並列接続されているダイオードをショットキーバリアダイオードとし、前記論理バッファを論理バッファで駆動された６並列接続の論理バッファとし、
電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段を追加したことを特徴とするスイッチング回路である。
【請求項２】
請求項１のスイッチング回路において、前記ＣＭＧ電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段として、
前記ＰｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が２オーム以上あり、前記ＰｃｈＭＯＳＦＥＴのドレインと前記ＮｃｈＭＯＳＦＥＴのドレインとが１オーム以上の抵抗で接続され、前記ＰｃｈＭＯＳＦＥＴのドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体を直列接続したことと、
前記論理バッファ出力と前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極との間に直列に挿入された導通終了方向のダイオードに並列に、前記Ｐｃｈスイッチング素子と前記ＮｃｈＭＯＳＦＥＴのタ−ンオフ期間周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ２倍より高いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体とスイッチング基本波周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ１／２より低い抵抗を直列接続すること、
前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間にインピーダンス体と抵抗の直列接続とダイオードの並列接続を挿入すること、
前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記ＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上として、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲートに交流的または直接に接続された交流的ゲート点と、接地点と交流的または直接に接続された交流的接地点との間にゲート容量負荷間に、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲートーソース間容量よりも大きい入力容量を接続し、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記ゲートーソース間容量と前記入力容量との合計値のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体と、インダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものと、抵抗と、の少なくとも一方を前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間のダイオードに並列接続したことと、
前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記ＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上とすること、の一方を特徴とするスイッチング回路である。
【請求項３】
請求項１のスイッチング回路において、前記ＣＭＧ電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段として、
前記ＰｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が２オーム以上あり、前記ＰｃｈＭＯＳＦＥＴのドレインと前記ＮｃｈＭＯＳＦＥＴのドレインとが１オーム以上の抵抗で接続され、前記ＰｃｈＭＯＳＦＥＴのドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体を直列接続し、前記論理バッファ出力と前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極との間に直列に挿入された導通終了方向のダイオードに並列に、前記Ｐｃｈスイッチング素子と前記ＮｃｈＭＯＳＦＥＴのタ−ンオフ期間周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ２倍より高いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体とスイッチング基本波周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ１／２より低い抵抗を直列接続すること、
前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記ＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上として、前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間にインピーダンス体と抵抗の直列接続とダイオードの並列接続を挿入すること、
前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記ＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上として、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲートに交流的または直接に接続された交流的ゲート点と、接地点と交流的または直接に接続された交流的接地点との間にゲート容量負荷間に、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲートーソース間容量よりも大きい入力容量を接続し、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記ゲートーソース間容量と前記入力容量との合計値のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体と、インダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものと、抵抗と、の少なくとも一方を前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間のダイオードに並列接続したことと、の一方を特徴とするスイッチング回路である。
【請求項４】
請求項１乃至請求項３のスイッチング回路と電子増倍電荷転送型撮像素子（以下ＥＭ−ＣＣＤ）とタイミング発生部と垂直転送駆動部と水平転送駆動部と雑音を除去するＣＤＳ（Correlated  Double  Sampling）と暗電流補正と利得可変増幅回路とデジタル映像信号に変換するＡＤＣ（Analog  Digital  Converter）とを内蔵したＡＦＥ（Analog  Front  End  processor）と映像信号処理部とを有し、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴとは外形概略１．２ｍｍ×１．２ｍｍ以下であり、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴを前記ＥＭ−ＣＣＤのＣＭＧ端子から前記ＥＭ−ＣＣＤの端子間隔（１．７７８ｍｍ）の概略３倍以下の近くにガードシールドパターンと配置することと、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴとは外形概略１．０ｍｍ×０．６ｍｍ以下であり、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴを前記ＥＭ−ＣＣＤのＣＭＧ端子から前記ＥＭ−ＣＣＤの端子間隔と概略同等以下の近くに配置することと、の一方を特徴とする撮像装置である
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング回路およびスイッチング回路を用いた撮像装置の改良に関するものである。
【背景技術】
【０００２】
電荷転送型（Charge  Coupled  Device以下ＣＣＤと略す）撮像素子の水平転送電極駆動回路も、駆動対象の撮像素子の電圧振幅が５V以下であれば、ＣＣＤ撮像素子の駆動用論理集積回路が使用でき、電圧振幅が６V以下であれば、汎用ＣＭＯＳ論理集積回路が使用できる（非特許文献１参照）。
【０００３】
しかし、電子増倍ＣＣＤ撮像素子（Electron  Multiplying-ＣＣＤ以下ＥＭ−ＣＣＤと略す）は、電子冷却と組み合わせて感度を高くできるが、ＥＭ−ＣＣＤの電子増倍を行う水平転送電極（Charge  Multiplication  Gate以下ＣＭＧと略す）は、例えば、TEXAS  INSTRUMENTS（以下ＴＩと略す）製の３３万画素で、容量負荷約25ｐFで12.5MHzでのインピーダンスは約５０９Ωと重い負荷となり、電圧振幅が18 Vp-pから24Vp-pと大きくかつ可変な上に、ＣＭＧ電圧振幅が高い高電子増倍時は、０．１Ｖの電圧変動で１．４倍感度が変化し、１１℃の温度変化で１．８倍感度が変化するので、駆動波形の電圧振幅確保と高安定性と発熱つまり消費電力の低減が求められる。例えば、e2V  Technology（以下ｅ２Ｖと略す）製では、ＣＭＧ電圧振幅が35Vp-pから45Vp-pとさらに大きい。したがって、ＣＣＤ撮像素子の他の電極駆動の様に耐圧１８Ｖ程度の汎用集積回路を利用することが困難である。そこで、ＥＭ−ＣＣＤの電子増倍を行う水平転送電極に、電源電圧可変の相補のエンハンスメント型金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）のドレインでパルス波形を供給し、ＭＯＳＦＥＴのゲートを容量結合したＣＭＯＳ論理集積回路で駆動することが一般的である。また読み出しの水平転送電極は、例えば、ＴＩ製の３３万画素で、容量負荷約85ｐFと約55pFで12.5MHzでのインピーダンスは約１５０Ωと約２３１Ωと重い負荷となり、電圧振幅が８Vp-pで耐圧１８Ｖ程度のピンドライバと呼ばれる集積回路が使用される。さらに、ＥＭ−ＣＣＤは、frame  interline  transfer-CCD（以下ＦＩＴ−ＣＣＤと略す）であり、撮像部転送路と蓄積部転送路と別々に駆動するため、例えば、端子数が２４ピンと多く、約６．４ｍｍ×４．８ｍｍの撮像寸法に対し、約３２ｍｍ×１７．５ｍｍの外形寸法と大きく、ＣＭＧの４番ピンと出力リセットパルス（ＲＳＴ）の５番ピンが隣接している。さらに背面はペルチェ冷却に用いるので、プリント板の配線はピンの外側に限定される（非特許文献２、非特許文献３参照）。そのため、４番ピンのＣＭＧへのプリント板の配線から５番ピンの出力リセットパルス（ＲＳＴ）へのプリント板の配線を介し１０番ピンの出力（ＶＯＵＴ）への飛び込みが発生し易い。ＣＭＧ電圧振幅のスパイクやＭＯＳＦＥＴのドレイン電流のスパイクもプリント板の配線を介して、ＥＭ−ＣＣＤ出力への飛び込みが発生し易い。
ＣＭＧ電圧振幅が高い高電子増倍時は水平変調度と水平解像度が低下するので、ＥＭ−ＣＣＤを冷却してＣＭＧ電圧振幅を最小限にする（非特許文献４参照）。水平変調度と水平解像度が低下するのはＣＭＧ電圧振幅が高い高電子増倍時はＣＭＧの矩形波特性が劣化し、水平転送が不完全になるためと推定される。また、過大光量により垂直転送路へ漏れこんだ電荷が、蓄積部転送路、水平転送路へ次々と溢れだして行くブルーミングと称される状態も起こる。
【０００４】
また、小型自動車や放送用カメラの電圧１０．５Ｖ〜１７Ｖの公称１２Ｖバッテリ入力のスイッチング電源や非増倍の水平転送電極Hφ駆動用に、導通時間と非導通時間がほぼ等しくする従来の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図の図７のような各種の回路も実用化されている（特許文献１参照）。図８に従来の相補のＭＯＳＦＥＴ駆動回路の入出力電圧動作の模式図を示す。
【０００５】
図７と図８において、ＭＯＳＦＥＴのゲートを駆動するＩＣ４の出力電圧Vout4が０Ｖになる際は、ダイオードＤ６が導通し抵抗５で駆動されてＰｃｈ−ＭＯＳＦＥＴのＱ１のゲート電圧は比較的長い時間でスレッショルド電圧を越えてＰｃｈ−ＭＯＳＦＥＴのＱ１は導通開始（ターンオン）する。ＭＯＳＦＥＴのゲートを駆動するＩＣ４の出力電圧Vout4が５Ｖになる際は、ダイオードＤ７が導通し抵抗６で駆動されてＰｃｈ−ＭＯＳＦＥＴのＱ１のゲート電圧はスレッショルド電圧までは短い時間で上昇しチャージ電荷が引き抜かれるまで、スレッショルド電圧に止まり、比較的長い時間でＰｃｈ−ＭＯＳＦＥＴのＱ１は導通終了（ターンオフ）する。
【０００６】
同様に、ＭＯＳＦＥＴのゲートを駆動するＩＣ４の出力電圧Vout4が０Ｖになる際は、ダイオードＤ８が導通し抵抗７で駆動されてＮｃｈ−ＭＯＳＦＥＴのＱ２のゲート電圧はスレッショルド電圧までは短い時間で下降しチャージ電荷が引き抜かれるまで、スレッショルド電圧に止まり比較的長い時間でＮｃｈ−ＭＯＳＦＥＴのＱ２はターンオフする。ＭＯＳＦＥＴのゲートを駆動するＩＣ４の出力電圧Vout4が５Ｖになる際は、ダイオードＤ９が導通し抵抗８で駆動されてＮｃｈ−ＭＯＳＦＥＴのＱ２のゲート電圧は比較的長い時間でスレッショルド電圧を越えてＮｃｈ−ＭＯＳＦＥＴのＱ２はターンオンする。
【０００７】
ＭＯＳＦＥＴのゲートソース間入力容量（以下入力容量Ｃｇｓと略す）はドレインソース耐圧（以下耐圧と略す）とドレイン電流容量（以下電流容量と略す）との積に比例し、加工の細かさ（デザインルール）にもほぼ比例する。２００６年量産の、例えば三洋製のMCH3335とMCH3435等耐圧３０ＶのＭＯＳＦＥＴではＰｃｈピーク電流容量１．６Ａで入力容量約４０ｐＦでドレインソース間導通抵抗（以下ドレイン抵抗または導通抵抗またはオン抵抗と略す）はゲートソース間４Ｖで約１．４Ωであり、Ｎｃｈピーク電流容量２．８Ａで入力容量約３０ｐＦでドレイン抵抗はゲートソース間４Ｖで約０．７Ωである。２００７年量産の耐圧３０ＶのＭＯＳＦＥＴでは、東芝製ＰｃｈのSSM3J09Fではピーク電流容量０．４Ａで、入力容量約２２ｐＦ、ドレインソース間導通抵抗（以下ドレイン抵抗または導通抵抗またはオン抵抗と略す）はゲートソース間４Ｖで約３．２Ωでゲートソース間５Ｖで約２．８Ωである。東芝製ＮｃｈのSSM3K09Fとではピーク電流容量０．８Ａで、入力容量約２０ｐＦで、ドレイン抵抗はゲートソース間３Ｖ約１．２Ωでゲートソース間４Ｖで約０．８Ωである。東芝製のSSM3J15FとSSM3K15Fとではピーク電流容量０．２Ａで、入力容量Ｐｃｈ約９ｐＦ、Ｎｃｈ約８ｐＦで、ドレイン抵抗はＰｃｈゲートソース間４Ｖで約８Ωでゲートソース間５Ｖで約６Ω、Ｎｃｈゲートソース間３Ｖで約３Ωでゲートソース間４Ｖで約２Ωである（非特許文献７から１０参照）。ターンオフを高速化するため、入力容量とゲートチャージ電荷の少ないＭＯＳＦＥＴを選択すると、ＰｃｈＭＯＳＦＥＴのドレイン抵抗が高いため、ＰｃｈＭＯＳＦＥＴのドレイン電圧Vd1のなまりが大きく、ＮｃｈＭＯＳＦＥＴのドレイン抵抗が低いため、ＮｃｈＭＯＳＦＥＴのドレイン電圧Vd2のなまりが少ない。そのため、負荷容量電圧Ｖｃｍｇの波形がアンバランスとなっている。また、ＭＯＳＦＥＴの電流をカットオフさせるゲートチャージ電荷（以下Ｑｇと略す）は耐圧と電流容量との積やドレイン電流に比例し、加工の細かさにもほぼ比例する。前記三洋製のMCH3335とMCH3435等２００６年量産の耐圧３０Ｖのドレイン抵抗が低いＭＯＳＦＥＴではＱｇはＰｃｈ電流１Ａ当たり約２１００ｐＣ、Ｎｃｈ電流１Ａ当たり約１４００ｐＣであり、Ｐｃｈはターンオフが遅くなる。そのため、負荷容量電圧Ｖｃｍｇのデューティー比がアンバランスとなっている。
【０００８】
また、水平転送の約６００倍と遅い周期の水平同期周期でＣＣＤ撮像素子の基盤電極をバイポーラトランジスタで定電流駆動する回路も実用化されている（特許文献２参照）。
【０００９】
上記の導通時間と非導通時間をほぼ等しくする従来技術では、従来の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図の図７において、ＭＯＳＦＥＴのゲートに接続された抵抗と直列に接続された抵抗直列ダイオードＤ６〜Ｄ９で、ゲート駆動振幅がダイオード順方向降下電圧０．６Ｖの２倍の１．２Ｖ減少し３．８Ｖと、従来の相補のＭＯＳＦＥＴ駆動回路の動作の入出力波形をしめす模式図の図８の様になる。また、負荷容量電圧Ｖｃｍｇは、フェライトビーズＺ１とＺ２とで、なまりが大きくなっても、ＰｃｈＭＯＳＦＥＴのドレイン抵抗が大きいためとゲートチャージ電荷の値が大きいために、波形とデューティー比との矩形波特性がアンバランスとなっている。特に、ターンオフを高速化するため、入力容量とゲートチャージ電荷の少ないＭＯＳＦＥＴを選択すると、例えばドレイン抵抗はＰｃｈゲートソース間４Ｖ約８Ωで、Ｎｃｈゲートソース間３Ｖ約３Ωで、負荷容量電圧Ｖｃｍｇの波形のなまりのアンバランスが目立つ。
【００１０】
ＥＭ−ＣＣＤの電子増倍を行う水平転送電極（ＣＭＧ）を駆動するスイッチング回路では、例えば18 Vp-pから24Vp-pや35Vp-pから45Vp-pと振幅が大きく、バッテリ入力のスイッッチング電源や非増倍の水平転送電極Hφ駆動用の低耐圧で導通抵抗がほぼ飽和するゲートソース間（制御）電圧も低いＭＯＳＦＥＴは使用できない。ＣＭＧ駆動のＰｃｈＭＯＳＦＥＴのオン抵抗が下がるゲート電圧は例えば４．５Ｖと高い。したがって、上記の導通時間と非導通時間がほぼ等しくする従来技術をＣＭＧ駆動に適用できない。そのため、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとが同時導通する同時導通時間が発生し、無効電力が消費される。無効電力による損失が大きい分発熱量が増加し温度が上昇しＥＭ−ＣＣＤの感度が低下することが予想される。そのため、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとのドレイン間に許容損失の大きい約３３オームの抵抗を挿入し、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとが同時導通する電流を低減させる替わりに、ＣＭＧの容量は約25ｐFで12.5MHzでのインピーダンスは約５０９Ωであり、ＣＭＧ電圧振幅例えば24Vp-pの減衰を（24Vx509/(509+33+2)）=22.5Vと図７のR3とR4とCMGとによる電圧降下を１．５Ｖも許容していた。これは例えば、ＴＩ製TC246の最高感度動作では、０．１Ｖで１．４倍感度が変化することからおおよそ１／１６０の感度低下に相当する。
【００１１】
また、背景技術のＤｅｓｅｒｔ  Ｓｔａｒ  Ｓｙｓｔｅｍ製品のようにＣＭＧ電圧振幅が高い高電子増倍時は水平変調度と水平解像度が低下する。さらに、水平転送のブルーミングが劣化する。
【００１２】
ところで、最近不要輻射低減用に、低い周波数では、低いインピーダンスで、特定周波数からインピーダンスが急激に高くなり、抵抗成分が大きいフェライトビーズが多様な種類で量産されている（非特許文献５参照）。フェライトビーズの近似の等価回路はインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものである（非特許文献６参照）。
【００１３】
逆方向もれ電流ＩＲを低減したまま、順方向降下電圧ＶＦを0.13Vと低減したショットキバリアダイオードもある。
そこで、フェライトビーズを用い、相補のＭＯＳＦＥＴが同時導通するのを低減する回路も考案された（特許文献３参照）。
【００１４】
相補のＭＯＳＦＥＴが同時導通するのを低減しても、ＮｃｈＭＯＳＦＥＴに比べ、ＰｃｈＭＯＳＦＥＴはＱｇ１の値が大きいために、Ｖｃｍｇはアンバランスとなり易い。また、Ｖｃｍｇ電圧波形が急激に変化すると、負荷容量のＥＭ−ＣＣＤのＣＭＧからＥＭ−ＣＣＤの出力信号への飛び込みが発生する。飛び込みを低減するため、ＥＭ−ＣＣＤのＣＭＧにＭＯＳＦＥＴを近接配置しようと小型化品のＭＯＳＦＥＴでかつターンオフを高速化するため入力容量とゲートチャージ電荷の少ないＭＯＳＦＥＴを選択すると、ＮｃｈＭＯＳＦＥＴに比べ、ＰｃｈＭＯＳＦＥＴはドレイン抵抗が大きく、Ｖｃｍｇはさらにアンバランスとなり易い。例えば、ＭＯＳＦＥＴのピンを含めた外形は１．２ｍｍ×１．２ｍｍまたは１．０ｍｍ×０．６ｍｍならドレイン抵抗はＰｃｈゲートソース間４Ｖ約８Ωで、Ｎｃｈゲートソース間３Ｖ約３Ωが開発されてきた（非特許文献７から１２参照）。また、ドレイン抵抗が低いＭＯＳＦＥＴでは、ピンを含めた外形が前記三洋製のMCH3335とMCH3435等２．０ｍｍ×２．１ｍｍ以上と比較的大きく、ＥＭ−ＣＣＤのＣＭＧに近接配置するのが困難である。
【００１５】
そのため、相補のＭＯＳＦＥＴが同時導通するのを低減する回路でも、相補のＭＯＳＦＥＴの各ドレイン間とＣＭＧ電極間の抵抗の抵抗値またはフェライトビーズのインピーダンス値は低くできない。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００１−２９８９４３号公報
【特許文献２】特開２００１−４５３８４号公報
【特許文献３】特開２０１０−１１４５１号公報
【非特許文献】
【００１７】
【非特許文献１】ソニー製ICX422AL対角11mm（2／3型）EIA白黒用固体撮像素子  Ｊ０１Ｘ２２Ａ４１
【非特許文献２】ＴＩ製TC246RGB-B0  680x500PIXEL  IMPACTRONTM  PRIMARY  COLOR  CCD  IMAGE  SENSOR  SOCS087-DECEMBER  2004-REVISED  MARCH  2005
【非特許文献３】ｅ２Ｖ製A1A-CCD65_Series_Ceramic  Issue  7,   June  2004
【非特許文献４】Desert  Star  Systems製Night  and  Low-Light  Imaging  with  FrogEye(TM)  and  SharkEye(TM)  Digital  Cameras  Application  Note 2nd  Edition  28OCT05
【非特許文献５】ＴＤＫ製006-01/20071025/j9412_mmz2012.fm
【非特許文献６】ＴＤＫ製mmz2012EquivalentCircuit  http://www.tdk.co.jp/etvcl/equivalent/mmz2012.pdf
【非特許文献７】東芝製SSM3J15FV  http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3J15FV_ja_datasheet_100427.pdf
【非特許文献８】東芝製SSM3K15AMFV  http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3K15AMFV_ja_datasheet_100716.pdf
【非特許文献９】東芝製SSM3J09FU  http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3J09FU_ja_datasheet_071101.pdf
【非特許文献１０】東芝製SSM3K09FU  http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3K09FU_ja_datasheet_071101.pdf
【非特許文献１１】東芝製SSM3J15CT  http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3J15CT_ja_datasheet_071101.pdf
【非特許文献１２】東芝製SSM3K15ACT  http://www.semicon.toshiba.co.jp/docs/datasheet/ja/Transistor/SSM3K15ACT_ja_datasheet_100901.pdf
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明は、スイッチング回路から他の信号への飛び込みを低減しながら、スイッチング回路の負荷の矩形波特性を改善する事を目的とする。
また、撮像装置のＥＭ−ＣＣＤのＣＭＧを駆動する回路に本発明のスイッチング回路を適用する場合には、スイッチング回路からＥＭ−ＣＣＤの出力信号への飛び込みを低減しながらスイッチング回路の負荷容量のＣＭＧの矩形波特性を改善する事を目的とする。
【課題を解決するための手段】
【００１９】
本発明によれば、電源電圧が６Vを超え、負荷を駆動し、Ｐｃｈ金属酸化膜形電界効果トランジスタ（以下ＭＯＳＦＥＴ）とＮｃｈＭＯＳＦＥＴと論理バッファとを用い、前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間にインピーダンス体または抵抗またはインピーダンス体と抵抗の直列接続とダイオードの並列接続を挿入し、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴがターンオフする方向にダイオードが接続されているスイッチング回路において、（導通時のＰｃｈＭＯＳＦＥＴのゲートーソース電圧を導通時のＮｃｈＭＯＳＦＥＴのゲートーソース電圧よりも大きくするように）前記ＰｃｈＭＯＳＦＥＴがターンオフする方向に接続されているダイオードの直列個数を前記ＮｃｈＭＯＳＦＥＴがターンオフする方向に接続されているダイオードの直列個数を前記ＰｃｈＭＯＳＦＥＴがターンオフする方向に接続されているダイオードの直列個数より少なくし、（導通時のＰｃｈＭＯＳＦＥＴのゲートーソース電圧を大きくするように）前記インピーダンス体または抵抗と並列接続されているダイオードをショットキーバリアダイオードとし、前記論理バッファを論理バッファで駆動された６並列接続の論理バッファとし、電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段を追加したことを特徴とするスイッチング回路である。
【００２０】
また、上記において、前記ＣＭＧ電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段として、前記ＰｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が２オーム以上あり、前記ＰｃｈＭＯＳＦＥＴのドレインと前記ＮｃｈＭＯＳＦＥＴのドレインとが１オーム以上の抵抗で接続され、前記ＰｃｈＭＯＳＦＥＴのドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体を直列接続したことと、前記論理バッファ出力と前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極との間に直列に挿入された導通終了方向のダイオードに並列に、前記Ｐｃｈスイッチング素子と前記ＮｃｈＭＯＳＦＥＴのタ−ンオフ期間周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ２倍より高いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体とスイッチング基本波周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ１／２より低い抵抗を直列接続すること、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間にインピーダンス体と抵抗の直列接続とダイオードの並列接続を挿入すること、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記ＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上として、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲートに交流的または直接に接続された交流的ゲート点と、接地点と交流的または直接に接続された交流的接地点との間にゲート容量負荷間に、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲートーソース間容量よりも大きい入力容量を接続し、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記ゲートーソース間容量と前記入力容量との合計値のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体と、インダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものと、抵抗と、の少なくとも一方を前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間のダイオードに並列接続したことと、
前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記ＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上とする（ことにより、ドレインソース間導通抵抗を前記ＮｃｈＭＯＳＦＥＴのＱ２のドレインソース間導通抵抗と概略揃える）こと、の一方を特徴とするスイッチング回路である。
【００２１】
また、上記において、前記ＣＭＧ電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段として、
前記ＰｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が２オーム以上あり、前記ＰｃｈＭＯＳＦＥＴのドレインと前記ＮｃｈＭＯＳＦＥＴのドレインとが１オーム以上の抵抗で接続され、前記ＰｃｈＭＯＳＦＥＴのドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体を直列接続し、前記論理バッファ出力と前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極との間に直列に挿入された導通終了方向のダイオードに並列に、前記Ｐｃｈスイッチング素子と前記ＮｃｈＭＯＳＦＥＴのタ−ンオフ期間周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ２倍より高いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体とスイッチング基本波周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ１／２より低い抵抗を直列接続すること、
前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記ＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上として、（ドレインソース間導通抵抗を前記ＮｃｈＭＯＳＦＥＴのＱ２のドレインソース間導通抵抗と概略揃えて、）前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間にインピーダンス体と抵抗の直列接続とダイオードの並列接続を挿入すること、
前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が１オーム以上あり、前記ＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上として、（ドレインソース間導通抵抗を前記ＮｃｈＭＯＳＦＥＴのＱ２のドレインソース間導通抵抗と概略揃えて、）前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲートに交流的または直接に接続された交流的ゲート点と、接地点と交流的または直接に接続された交流的接地点との間にゲート容量負荷間に、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲートーソース間容量よりも大きい入力容量を接続し、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記ゲートーソース間容量と前記入力容量との合計値のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体と、インダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものと、抵抗と、の少なくとも一方を前記論理バッファと前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴのゲート間のダイオードに並列接続したことと、の一方を特徴とするスイッチング回路である。
また、上記のスイッチング回路において、前記インピーダンス体がフェライトビーズであることを特徴とするスイッチング回路である。
【００２２】
さらに、上記のスイッチング回路と電子増倍電荷転送型撮像素子（以下ＥＭ−ＣＣＤ）とタイミング発生部と垂直転送駆動部と水平転送駆動部と雑音を除去するＣＤＳ（Correlated  Double  Sampling）と暗電流補正と利得可変増幅回路とデジタル映像信号に変換するＡＤＣ（Analog  Digital  Converter）とを内蔵したＡＦＥ（Analog  Front  End  processor）と映像信号処理部とを有し、前記スイッチング回路を前記電子増倍電荷転送型撮像素子の電子増倍電極の駆動に用いることを特徴とする撮像装置である。
さらに、上記の撮像装置において、（前記ＰｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が高いことを許容し、）前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴとは外形概略１．２ｍｍ×１．２ｍｍ以下であり、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴを前記ＥＭ−ＣＣＤのＣＭＧ端子から前記ＥＭ−ＣＣＤの端子間隔（１．７７８ｍｍ）の概略３倍以下の近くにガードシールドパターンと配置することと、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴとは外形概略１．０ｍｍ×０．６ｍｍ以下であり、前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴを前記ＥＭ−ＣＣＤのＣＭＧ端子から前記ＥＭ−ＣＣＤの端子間隔と概略同等以下の近くに配置することと、の一方を特徴とする撮像装置である。
【発明の効果】
【００２３】
以上説明したように本発明によれば、スイッチング回路の負荷の電圧波形の立上がりの傾斜と立下りの傾斜とを同等にすることで、スイッチング回路から他の信号への飛び込みを低減しながら、スイッチング回路の負荷の矩形波特性を改善し、負荷容量の電圧振幅減衰を減少する。
また、撮像装置のＥＭ−ＣＣＤのＣＭＧを駆動する回路に本発明のスイッチング回路を適用する場合には、スイッチング回路からＥＭ−ＣＣＤの出力信号への飛び込みを低減しながらスイッチング回路の負荷容量のＣＭＧの矩形波特性を改善し、ＣＭＧの電圧振幅減衰を減少して、撮像装置の感度向上になる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図（ドレイン間抵抗で片方のドレインとＣＭＧ間にフェライトビーズ挿入し、ゲート直列ダイオードと並列に抵抗とフェライトビーズの直列を挿入）
【図２】本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図（ＰｃｈＭＯＳＦＥＴを並列として図1のフェライトビーズＺ５または抵抗Ｒ５をフェライトビーズＺ５と抵抗Ｒ５の直列接続とし図1のフェライトビーズＺ６または抵抗Ｒ６をフェライトビーズＺ６と抵抗Ｒ６の直列接続とし、図1の抵抗Ｒ１とフェライトビーズＺ２を短絡）
【図３】本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図（（ａ）はゲート接地間に容量を追加し、（ｂ）はゲートソース間ダイオードと並列に容量を追加し、それぞれ図1の抵抗Ｒ１とフェライトビーズＺ２を短絡）
【図４】本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図（ゲート直列とドレイン直列とにフェライトビーズ挿入）
【図５】本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図（ゲート直列ダイオードと並列に抵抗とフェライトビーズの直列）
【図６】本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図（ゲートソース間ダイオードと並列に容量）
【図７】従来例の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図
【図８】従来例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図
【図９】ＥＭ−ＣＣＤ撮像素子を用いた撮像装置の構成を示すブロック図
【発明を実施するための形態】
【実施例１】
【００２５】
本発明の一実施例のスイッチング回路を、電子増倍ＣＣＤ撮像素子（ＥＭ−ＣＣＤ）の水平転送電極の駆動に用いた撮像装置をブロック図の図９を用いて説明する。それから、本発明の１実施例のスイッチング回路をブロック図の図１、図２，３と、波形模式図の図４、図５、図６を用いて説明する。
【００２６】
図９は、ＥＭ−ＣＣＤを用いた撮像装置の構成を示すブロック図であり、図９において、１は撮像装置、２はレンズである。撮像装置１内で、３はＥＭ−ＣＣＤ、４は雑音を除去するＣＤＳ（Correlated  Double  Sampling）と暗電流補正と利得可変増幅回路（Automatic  Gain  Control以下ＡＧＣ）とデジタル映像信号Ｖｉに変換するＡＤＣ（Analog  Digital  Converter）とを内蔵したＡＦＥ（Analog  Front  End  processor）であり、５は映像信号処理部、６はＣＰＵ、７はタイミング発生部（Timing  Generator：以下ＴＧ）であり、映像信号処理部５とＣＰＵ６とＴＧ７とはＦＰＧＡ（Field  Programmable  Gate  Array）等の集積回路に集積されることもある。８は垂直転送駆動部、９は水平転送駆動部、１０は電子増倍を行う水平転送電極（ＣＭＧ）駆動部である。
【００２７】
ＣＭＧ電圧振幅が例えば18Vp-pから24Vp-pや35Vp-pから45Vp-pと大きくかつ可変なＥＭ−ＣＣＤを用いた撮像装置の構成を示すブロック図の図９のＣＭＧ駆動部１０に本発明の１実施例のスイッチング回路を用いた動作を説明する。
【００２８】
従来の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図の図７では、従来の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図の図８のように、ＰｃｈＭＯＳＦＥＴのドレイン抵抗と、貫通電流低減制限用フェライトビーズＺ１とＺ２によりＣＭＧ電圧振幅を減衰し、ＴＩ製TC246の最高感度動作では電圧振幅が０．１Ｖで１．４倍感度が変化するので、従来は感度低下していた。
【００２９】
本発明の実施例によれば、ゲート駆動の工夫でＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴとが同時導通する貫通電流を低減しておき、ＣＭＧを駆動する電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段を前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴの周囲に追加し、ＣＭＧの駆動回路からＥＭ−ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量の振幅の減衰を防ぎ、矩形波特性を改善しＥＭ−ＣＣＤの感度がさらに向上する。
また、ＣＭＧ電圧の矩形波特性を改善すれば、ＣＭＧ電圧振幅が高い高電子増倍時の水平変調度と水平解像度の低下が改善され、映像信号処理部５での輪郭強調量を少なくできるので、画面上の雑音が低減し、ＡＦＥ４の増幅度を上げることができ、実効的な感度が向上する。
【００３０】
以下、本発明の１実施例のスイッチング回路をブロック図の図１、図２，３と、タイミング波形模式図の図４、図５、図６を用いて説明する。図１は、ゲート電極容量のインピーダンスやＣＭＧ容量のインピーダンスに対し、フェライトビーズＺ２と抵抗Ｒ１のインピーダンスが、スイッチング基本周波数において、１０分の１以下と充分低く、スイッチングのターンオフ時間を周期とする周波数において、インピーダンスが１０倍以上と十分高い、ゲート駆動のフェライトビーズＺ５，Ｚ６または抵抗Ｒ５，Ｒ６の特性の適合が好適な状態で、Ｑ1とＱ２とが同時導通しない場合で、前記論理バッファが、（中速度低雑音TTLレベル入力バッファ）インバータで駆動された、（シュミットトリガまたはTTLレベル入力）バッファインバータの（６）並列接続であり、前記Ｐｃｈスイッチング素子の導通抵抗が２オーム以上あり、前記Ｐｃｈスイッチング素子のドレインと前記Ｎｃｈスイッチング素子のドレインとが２オーム以上の抵抗で接続され、前記Ｐｃｈスイッチング素子のドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体であるフェライトビーズを直列接続し、前記論理バッファ出力と前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極との間に直列に挿入された導通終了方向のダイオードに並列に、前記Ｐｃｈスイッチング素子と前記ＮｃｈＭＯＳＦＥＴのタ−ンオフ期間周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ２倍より高いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体とスイッチング基本波周波数におけるインピーダンスが前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極インピーダンスのおおよそ１／２より低い抵抗を直列接続する構成例である。
【００３１】
また、図１では、前記論理バッファ出力と前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極との間に直列に挿入された導通終了方向のダイオードに並列に前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のタ−ンオフ期間周波数におけるインピーダンスが前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極インピーダンスのおおよそ２倍より高いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体であるフェライトビーズを接続されている。
【００３２】
図２は、図１のＰｃｈＭＯＳＦＥＴの並列個数がＮｃｈＭＯＳＦＥＴの並列個数のおおよそ倍以上として、例えばＰｃｈＭＯＳＦＥＴをＱ１とＱ３との並列として導通抵抗を、ＮｃｈＭＯＳＦＥＴのＱ２の導通抵抗と概略揃えて、図１のフェライトビーズＺ５または抵抗Ｒ５をフェライトビーズＺ５と抵抗Ｒ５の直列接続とし図1のフェライトビーズＺ６または抵抗Ｒ６をフェライトビーズＺ６と抵抗Ｒ６の直列接続とし、図１の抵抗Ｒ１とフェライトビーズＺ２を短絡して不要としても、容量性負荷のＣＭＧの矩形波特性のターンオンとターンオフの対称性を維持して高速化する構成例である。
【００３３】
図１と図２はＭＯＳＦＥＴ駆動回路がゲートとをターンオン時に比較的遅く駆動しターンオフ時に比較的早く駆動する本発明の１実施例を示したブロック図であり、図３はＭＯＳＦＥＴのターンオン時のゲートーソース電圧の変化を緩やかにしてＭＯＳＦＥＴのターンオン時のドレイン抵抗の低下を緩やかにして緩やかなターンオンの前にターンオフさせ、ＭＯＳＦＥＴのドレインとＣＭＧとの間の抵抗Ｒ１とフェライトビーズＺ２を短絡して不要としても、負荷容量のＥＭ−ＣＣＤのＣＭＧからＥＭ−ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量の振幅の減衰を防ぎ、矩形波特性を改善しＥＭ−ＣＣＤの感度がさらに向上する本発明の他の一実施例を示したブロック図である。
【００３４】
図４と図５はＭＯＳＦＥＴ駆動回路がゲートとをターンオン時に比較的遅く駆動しターンオフ時に比較的早く駆動する本発明の一実施例の動作の入出力電圧をしめす模式図であり、図６ＭＯＳＦＥＴのターンオン時のゲートーソース電圧の変化を緩やかにしてＭＯＳＦＥＴのターンオン時のドレイン抵抗の低下を緩やかにして、ＭＯＳＦＥＴのドレインとＣＭＧとの間にフェライトビーズを挿入しなくても、ＣＭＧ駆動回路からＥＭ−ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量の振幅の減衰を防ぎ、矩形波特性を改善すしＥＭ−ＣＣＤの感度がさらに向上するする本発明の他の一実施例の動作の入出力電圧をしめす模式図である。
【００３５】
図１、図２、図３、図４、図５、図６において、ＶccHは論理電源、ＶＨとＶＬとはスイッチング回路電源であり、ＩＣ３  １/６〜６/６は図１では一般的な６個入りACT04、LVC04、LVC14、VHCT04等ＴＴＬレベル入力バッファインバータＩｎｖＩＣを１入力５出力に直列接続してあるがＩＣ３は駆動電流が大きい１ゲート／１パッケージＣＭＯＳバッファ論理集積回路（ＢｕｆＩＣ）が１個でも良い。
【００３６】
Ｑ１はＰｃｈＭＯＳＦＥＴ、Ｑ２はＮｃｈＭＯＳＦＥＴ、Ｄ１〜Ｄ５は直流再生ダイオード、Ｄ１０〜Ｄ１３は逆流防止のショットーキバリアダイオード（以下ＳＢＤ）である。また、ＣＭＧはＥＭ−ＣＣＤの電子増倍水平転送電極、Ｃ１とＣ２は交流結合容量であり、Ｒ５とＲ６はゲート駆動抵抗であり、Ｚ５とＺ６はフェライトビーズであり、Ｒ５とＲ６またはＺ５とＺ６のクロック基本波周波数におけるインピーダンスがクロック基本波周波数における容量性負荷のインピーダンスより低く、スイッチング回路の同時導通時間を半周期とする周波数におけるインピーダンス分は高い。
【００３７】
図１、図２、図３、図４、図５、図６において、Viは論理回路１、論理回路２、論理回路３の入力波形であり、Vout1は論理回路１  ＩＣ１の出力波形であり、Vout2は論理回路２  ＩＣ２の出力波形であり、Vout3は論理回路３  ＩＣ３  ２/６〜６/６  の出力波形であり、Vg1はＰｃｈＭＯＳＦＥＴのＱ１のゲート電圧波形であり、Vg2はＮｃｈＭＯＳＦＥＴのＱ２のゲート電圧波形であり、Vd1はＰｃｈＭＯＳＦＥＴのＱ１のドレイン電圧波形であり、Vｄ2はＮｃｈＭＯＳＦＥＴのＱ２のドレイン電圧波形であり、Ｖｃｍｇは負荷容量ＣＭＧに印加される出力電圧波形である。
【００３８】
本発明の一実施例を示したブロック図の図１と図２と図３と従来技術のブロック図の図７との相異は、ＣＭＧを駆動する電圧波形の立上がりの傾斜と立下りの傾斜とを同等にする手段を前記ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴの周囲に追加し、ＣＭＧ駆動回路からＥＭ−ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量の電圧振幅の減衰を防ぎ、対称性等の矩形波特性を改善したことである。
また、ＰｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が高いことを許容し、小型化品のＭＯＳＦＥＴでかつターンオフを高速化するため入力容量とゲートチャージ電荷の少ないＭＯＳＦＥＴを選択して、ＥＭ−ＣＣＤのＣＭＧにＭＯＳＦＥＴを近接配置して、ＣＭＧ駆動回路からＥＭ−ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量のＣＭＧ電圧振幅の減衰を防ぎ、対称性等の矩形波特性を改善したことである。
【００３９】
以下図１と図２と図３と図４と図５と図６を用いて、本発明の一実施例を説明する。
【００４０】
図１と図２と図３において、Ｑ１のＰｃｈＭＯＳＦＥＴのｏｎ抵抗が下がるゲート電圧は例えば４．５Ｖと高いので、ＶccHはＩＣ１の推奨最大電圧以下に設定する。つまりＩＣ３  １/６〜６/６の品種がＴＴＬ論理ＩＣ７４ＬＳとピン配置が同一で、高速で駆動電流も大きく耐圧も比較的高い７４ＡＣならＶccH＝６Ｖ以下、ＩＣ３の品種が高速ではあるが耐圧が中くらいの７４ＬＶＣならＶccH＝５．５Ｖ以下にする。
したがって、例えば７４ＡＣなら、図１、図２、図３、図４、図５、図６において、ＶccH＝６Ｖで、Vf(Forward Voltage of diode：順方向降下電圧)＝０．６Ｖで、Vｇ1はＶＨ＋２Vf＝ＶＨ＋１．２ＶでＶＨ−VccH＋２Vf＝ＶＨ−４．８Ｖとなり、Vｇ2はＶＬ＋VccH−３Vf＝ＶＬ−４．２ＶでＶＬ−３Vf＝ＶＬ−１．８Ｖとなる。
【００４１】
図１において、Ｑ１のゲートＧもＱ２のゲートＧもコンデンサＣ１とＣ２を介して、ターンオフ時にはＳＢＤのＤ１１とＤ１２とでＩＣ３  ２/６〜６/６からチャージ電荷Ｑｇが駆動され、ターンオフ遅延はほとんどなくなる。ターンオン時にはフェライトビーズＺ５とＺ６または抵抗Ｒ５とＲ６とで高周波数成分の駆動は制限され、ターンオンは遅延し、Ｑ１とＱ２との間で導通期間と非導通期間とが相互にほぼ等しくＱ１とＱ２との間で同時オン期間がなくなる。抵抗Ｒ１は０ΩからのＱ１Ｑ２間突入電流制限用抵抗であり、Ｚ２はＣＭＧ突入電流制限用フェライトビーズであり、ターンオン期間の周波数fturn-onでのインピーダンスはＺ２がＲ１より大きい（０≦Ｒ１≦Ｚ２ at ｆturn-on）。
そのため、図４において、Ｑ１のドレイン電圧Vd1の波形は、立ち上がりは、ターンオフを高速化するため入力容量とゲートチャージ電荷の少ないＰcｈＭＯＳＦＥＴＱ１のドレイン抵抗が例えば約３．２Ωと高い分なまりが大きい上に、立下りは例えば２．２Ωの抵抗Ｒ１でなまりが大きい。それに対し、Ｑ２のドレイン電圧Vd2の波形は、立ち上がりも立下りもＮcｈＭＯＳＦＥＴドレイン抵抗が例えば約１．２Ω程度と比較的低い分なまりが少ない。そして、Vd1とフェライトビーズＺ２で接続されている負荷容量ＣＭＧの電圧Vcmgの波形は、立ち上がりはＰcｈＭＯＳＦＥＴのドレイン抵抗でなまり、立下りは抵抗Ｒ１でなまり、立ち上がりと立下りとが均等になまり、フェライトビーズＺ２でさらになまる。その結果、ターンオフを高速化するため入力容量とゲートチャージ電荷の少なくＰcｈＭＯＳＦＥＴＱ１のドレイン抵抗が例えば約８Ωと高いＭＯＳＦＥＴを選択しても、負荷容量電圧Ｖｃｍｇの波形のなまりがバランスする。そして、ＣＭＧ駆動回路の貫通電流からＥＭ−ＣＣＤの出力信号への飛び込みと負荷容量ＣＭＧの駆動電圧からＥＭ−ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量ＣＭＧの電圧Vcmgの対称性の矩形波特性を改善しＥＭ−ＣＣＤの感度がさらに向上する。ターンオフを高速化するため入力容量とゲートチャージ電荷の更に少ないＰcｈＭＯＳＦＥＴＱ１のドレイン抵抗が例えば約８Ωで５．１Ωの抵抗Ｒ１でＮcｈＭＯＳＦＥＴドレイン抵抗が例えば約３Ω程度でも良い。
つまり、図１において、フェライトビーズＺ５とＺ６または抵抗Ｒ５とＲ６とで導通開始（ターンオン）方向の高周波数成分のインピーダンスは高く維持され、Ｑ１のＰｃｈＭＯＳＦＥＴとＱ２のＮｃｈＭＯＳＦＥＴとのターンオンの遅延は維持される。さらに、図５の導通開始（ターンオン）方向のダイオードＤ１０とＤ１３の順方向降下電圧がなくなり、導通時のＭＯＳＦＥＴゲートーソース電圧を大きく確保し導通時のＭＯＳＦＥＴのＱ１とＱ２のドレインソース間導通抵抗が下がり、ＣＭＧ電圧の矩形波特性を改善しＥＭ−ＣＣＤがさらに感度が向上する。
【００４２】
図２において、クロック基本周波数fclkでのインピーダンスはＲ５とＲ６とがＺ５とＺ６より十分大きく（Ｚ５≪Ｒ５ at ｆｃｌｋ、Ｚ６≪Ｒ６ at ｆｃｌｋ）、ターンオン期間の周波数fturn-onでのインピーダンスはＺ５とＺ６がＲ５とＲ６とより十分大きい（Ｒ５≪Ｚ５ at ｆturn-on、Ｒ６≪Ｚ６
at ｆturn-on）。また、ＮｃｈＭＯＳＦＥＴよりもチャージ電荷や入力容量の大きいＰｃｈＭＯＳＦＥＴのＱ１とＱ３を並列化したのを補正するため、Ｒ５よりＲ６が十分大きい（Ｒ５≪Ｒ６）。そのため、Ｑ１のゲートもＱ２のゲートもコンデンサＣ１とＣ２を介して、ターンオフ時にはＳＢＤのＤ１１とＤ１２とでＩＣ３からチャージ電荷Ｑｇで駆動され、ターンオフ遅延はほとんどなくなる。ターンオン時にはＳＢＤのＤ１０とＤ１３とフェライトビーズＺ５とＺ６と抵抗Ｒ５とＲ６とで高周波数成分の駆動は制限され、ターンオンは遅延し、貫通電流が非常に少なくなる。また、負荷容量ＣＭＧの電圧Vcmgのターンオンの高周波数成分も制限される。
そのため、図５において、Ｑ１のドレイン電圧Vd1とＱ２のドレイン電圧Vd2と負荷容量ＣＭＧの電圧Vcmgの波形は等しく、立ち上がりは、ターンオフを高速化するため入力容量とゲートチャージ電荷の少ないＰcｈＭＯＳＦＥＴＱ１とＱ３の並列でドレイン抵抗が例えば３．２Ωの半分の１．６Ωと比較的低くても、抵抗Ｒ５とフェライトビーズＺ５とで、なまりが２段階となる。立ち下がりは、ＮcｈＭＯＳＦＥＴＱ２のドレイン抵抗が例えば１．２Ωと比較的低くても、抵抗Ｒ６とフェライトビーズＺ６とで、なまりが２段階となる。その結果、ＣＭＧ駆動回路の貫通電流からＥＭ−ＣＣＤの出力信号への飛び込みと負荷容量ＣＭＧの駆動電圧からＥＭ−ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量ＣＭＧの電圧Vcmgの振幅の減衰と遅延とを防ぎ、対称性と波形なまりとデューティー比との矩形波特性を改善しＥＭ−ＣＣＤの感度がさらに向上する。ターンオフを高速化するため入力容量とゲートチャージ電荷の更に少ないＰcｈＭＯＳＦＥＴＱ１とＱ３のドレイン抵抗が例えば約８ΩでＮcｈＭＯＳＦＥＴドレイン抵抗が例えば約３Ω程度でも良い。
【００４３】
図３では、（ａ）はゲート接地間に容量Ｃ５とＣ６を追加し、（ｂ）はゲートソース間ダイオードと並列に容量Ｃ５とＣ６を追加し、ＭＯＳＦＥＴのターンオン時のゲートーソース電圧の変化を緩やかにしてＭＯＳＦＥＴのターンオン時のドレイン抵抗の低下を緩やかにして、ＭＯＳＦＥＴのドレインとＣＭＧとの間にフェライトビーズを挿入しなくても、ＣＭＧ駆動回路の貫通電流からＥＭ−ＣＣＤの出力信号への飛び込みと負荷容量ＣＭＧの駆動電圧からＥＭ−ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量の振幅の減衰を防ぎ、矩形波特性を改善しＥＭ−ＣＣＤの感度がさらに向上する。チャージ電荷や入力容量がＰｃｈ−ＭＯＳＦＥＴの方が大きいのを補正するため、  また、ＮｃｈＭＯＳＦＥＴよりもチャージ電荷や入力容量の大きいＰｃｈＭＯＳＦＥＴのＱ１とＱ３を並列化したのを補正するため、抵抗のＲ５よりＲ６が十分大きい（Ｒ５≪Ｒ６）か、容量のＣ５よりＣ６が十分大きい（Ｃ５≪Ｃ６）。
そのため、図６において、Ｑ１のドレイン電圧Vd1とＱ２のドレイン電圧Vd2と負荷容量ＣＭＧの電圧Vcmgの波形は等しく、立ち上がりは、ＰcｈＭＯＳＦＥＴＱ１とＱ３の並列でドレイン抵抗が例えば３．２Ωの半分の１．６Ωと比較的低くても、抵抗Ｒ５と容量Ｃ５とによるスローターンオンとなり、ターンオン時のみなまりが大きくなる。立ち下がりは、ＮcｈＭＯＳＦＥＴＱ２のドレイン抵抗が例えば０．８Ωと比較的低くても、抵抗Ｒ６と容量Ｃ６とによるスローターンオンとなり、ターンオン期間のみなまりが大きくなる。その結果、ＣＭＧ駆動回路の貫通電流からＥＭ−ＣＣＤの出力信号への飛び込みと負荷容量ＣＭＧの駆動電圧からＥＭ−ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量ＣＭＧの電圧Vcmgの振幅の減衰と遅延とを防ぎ、対称性と波形なまりとデューティー比との矩形波特性を改善しＥＭ−ＣＣＤの感度がさらに向上する。ターンオフを高速化するため入力容量とゲートチャージ電荷の更に少ないＰcｈＭＯＳＦＥＴＱ１とＱ３のドレイン抵抗が例えば約８ΩでＮcｈＭＯＳＦＥＴドレイン抵抗が例えば約３Ω程度でも良い。
【００４４】
図２と図３において、ＰｃｈＭＯＳＦＥＴの並列個数をＮｃｈＭＯＳＦＥＴの並列個数のドレイン抵抗の比に反比例して２倍以上とするか、または詳しくは後述するように、導通時のＰcｈＭＯＳＦＥＴゲートーソース電圧を大きく確保すれば、ドレイン抵抗と矩形波特性の対称性とＥＭ−ＣＣＤの感度とはさらに良くなる。
その結果、高感度動作のためにＣＭＧの電圧振幅を大きくしてＭＯＳＦＥＴのドレイン電流が増加し、よりＱｇが増加しても、Ｑ１とＱ２との同時オン期間の貫通電流が無視できるまで少なくなり、ＣＭＧの電圧振幅と矩形波形が確保され、感度低下がなくなり、実効感度が改善される。また、貫通電流が少ない分電力損失が低減し、発熱と温度上昇とが低減し、さらに感度が向上する。
【００４５】
また、図１と図２と図３と図４と図５と図６において、Ｑ１のＰｃｈＭＯＳＦＥＴのｏｎ抵抗が下がるゲート電圧は例えば４．５Ｖと高いので、直流再生ダイオードＤ３を順方向降下電圧０．３ＶのＳＢＤにしてオン時のＰｃｈＭＯＳＦＥＴのＱ１ゲート電圧Ｖgs＝−５．４Ｖ〜−４．７Ｖを確保する。また、ゲート電圧が確保される一方、ＭＯＳＦＥＴのゲートのスレッショルド電圧で電荷引き抜きを駆動する際の論理ＣＭＯＳ集積回路の電源電圧と論理ＣＭＯＳ集積回路の出力電圧との差が低減するが、駆動電流２４ｍAを保証するＬＶＣシリーズ等の高速論理ＣＭＯＳ集積回路ＩＣ３を例えば３個等複数個を並列接続すれば、ＶccH＝５Ｖにしても良い。ＩＣ１をさらに駆動能力の高い品種にするか並列個数を増加すれば、直流再生ダイオードＤ３を順方向降下電圧０．２ＶのＳＢＤにしても良い。
【００４６】
その結果、本発明の一実施例の図１と図２と図３の回路は、ＭＯＳＦＥＴ駆動回路がゲートとをターンオン時に比較的遅く駆動しターンオフ時に比較的早く駆動する本発明の一実施例の動作の入出力電圧をしめす模式図の図４と図５と図６の動作（Ｖｇ１波形）になり、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとが同時導通する期間を無視できる程度に短くなり、容量負荷ＣＭＧの電圧振幅減衰をおおよそ０．２Ｖに減少し、０．１Ｖで１．４倍感度が変化するため、０．２Ｖで２倍の感度変化で、感度低下をおよそ１／２にして、従来のおおよそ１／１６０の感度低下に比較しおおよそ８０倍の感度向上になる。また、貫通電流が少ない分電力損失が低減し、発熱と温度上昇とが低減し、さらに感度が向上する。
【００４７】
非特許文献７から１２のように、Ｑ２のＮｃｈＭＯＳＦＥＴと比較しＱ１のＰｃｈＭＯＳＦＥＴのドレインソース間導通抵抗が大きいため、図８のＶｃｍｇ波形の立ち上がり立ち下がりが非対称になるのに対し、図1ではＱ１のＰｃｈＭＯＳＦＥＴの抵抗が短絡されＱ２のＮｃｈＭＯＳＦＥＴのドレインにのみＲ２が挿入され、図４のＶｃｍｇの立ち上がりも立ち下がりも同等となり対称性が改善される。
【００４８】
また、図２と図３とでは、導通時のＭＯＳＦＥＴゲートーソース電圧を大きく確保すると共にＱ１とＱ３とのＰｃｈＭＯＳＦＥＴを並列化して、Ｑ１とＱ３とのＰｃｈＭＯＳＦＥＴのドレインソース間導通抵抗を並列化して、Ｑ２のＮｃｈＭＯＳＦＥＴのドレインソース間導通抵抗と同等にして、図５と図６のＶｃｍｇの立ち上がりも立ち下がりも同等となり対称性が改善される。具体的には、Ｐｃｈのゲートーソース電圧を５Ｖ確保しＮｃｈのゲートーソース電圧を３Ｖとすれば、非特許文献７から１２から、Ｐｃｈのドレインソース間導通抵抗約２．８Ωで並列化して約１．４Ωに対しＮｃｈの約１．２Ωとほぼ等しく、Ｐｃｈのドレインソース間導通抵抗約８Ωから約６Ωで並列化して約４Ωから約３Ωに対しＮｃｈの約３Ωとほぼ等しくなる。
その結果、図５と図６とのＶｃｍｇの立ち上がりも立ち下がりも同等となり対称性が改善される。
【００４９】
さらに図８のＶｃｍｇ波形の立ち上がり立ち下がり以降もの傾斜が残るのに対し、図５と図６のＶｃｍｇの立ち上がりも立ち下がりも波形の飽和が急となり、立ち上がり立ち下がり以降もの傾斜がほとんどなくなる。
【００５０】
相補のＭＯＳＦＥＴが同時導通するのを低減してもＶｃｍｇ電圧波形が急激に変化すると、負荷容量のＥＭ−ＣＣＤのＣＭＧからＥＭ−ＣＣＤの出力信号への飛び込みが発生する。飛び込みを低減するため、ＥＭ−ＣＣＤのＣＭＧにＭＯＳＦＥＴを近接配置しようと小型化品のＭＯＳＦＥＴを選択しても、ＮｃｈＭＯＳＦＥＴに比べ、ＰｃｈＭＯＳＦＥＴはドレイン抵抗が大きく、Ｑｇ１の値が大きいために、従来技術では、Ｖｃｍｇはアンバランスとなり易い。しかし、本発明の一実施例の図１と図２と図３の回路は、ＮｃｈＭＯＳＦＥＴに比べ、ＰｃｈＭＯＳＦＥＴはドレイン抵抗が大きく、Ｑｇ１の値が大きいことを補正でき、小型化品のＭＯＳＦＥＴを撮像装置のプリント基板上でＥＭ−ＣＣＤのＣＭＧに近接配置できる。図１と図２と図３との電源ＶＨと電源ＶＬとの図示しないデカップリングコンデンサも、図１の抵抗Ｒ１とフェライトビーズＺ２も、撮像装置のプリント基板上でＭＯＳＦＥＴとＥＭ−ＣＣＤのＣＭＧに近接配置する必要がある。しかし、例えば０．４ｍｍ×０．２ｍｍの抵抗とフェライトビーズとセラミックコンデンサとが製品化され、プリント基板内蔵用の０．０５ｍｍ厚のセラミックコンデンサが製品化され、０．３ｍｍ×０．１５ｍｍの抵抗も開発され、実装上の問題にはならない。
例えば、非特許文献７と８の外形１．２ｍｍ×１．２ｍｍまたは非特許文献１１と１２の外形１．０ｍｍ×０．６ｍｍでドレインソース間導通抵抗はＰｃｈゲートソース間４Ｖ約８Ωで、Ｎｃｈゲートソース間３Ｖ約３Ωと小型化したＭＯＳＦＥＴのＱ１とＱ２（図１と図２）またはＱ１とＱ２とＱ３（図３）をＥＭ−ＣＣＤのＣＭＧ端子からＥＭ−ＣＣＤの端子間隔（１．７７８ｍｍ）の概略３倍以下の近くに配置すれば、Ｑ１のドレイン電圧Vd1とＱ２のドレイン電圧Vd2と負荷容量ＣＭＧの電圧Vcmgのプリント板の配線パターンの範囲がＥＭ−ＣＣＤの４番ピンのＣＭＧと５番ピンのReset  gate（ＲＳＴ）との端子間隔と比較して同等程度まで小さくなる。そのため、ＣＭＧへのプリント板の配線パターンとＲＳＴへのリセットパルスのプリント板の配線パターンとの間に交流的に接地されたパターンを配置して飛び込みを低減するいわゆるガードシールド（Guard  shield）パターンと併用すれば、４番ピンのＣＭＧへのプリント板の配線パターンから５番ピンのＲＳＴへのプリント板の配線パターンを介し１０番ピンの出力（Output  signal：ＯＵＴ）への飛び込みを低減し、ＣＭＧ電圧振幅のスパイクやＭＯＳＦＥＴのドレイン間の貫通電流のスパイクからプリント板の配線を介して、ＥＭ−ＣＣＤの出力信号への飛び込みと負荷容量のＥＭ−ＣＣＤのＣＭＧからＥＭ−ＣＣＤの出力信号への飛び込みを低減することができる。外形１．０ｍｍ×０．６ｍｍのＭＯＳＦＥＴをＥＭ−ＣＣＤのＣＭＧ端子からＥＭ−ＣＣＤの端子間隔と概略同等以下の近くに配置にすれば、ガードシールドパターンの必要性も低減する。その結果、スパイクの飛び込みを考慮しなくて済む分、矩形波特性をさらに改善し、容量負荷ＣＭＧの電圧振幅減衰をさらに減少し、さらに感度が向上する。
図1にのみ、Guard  shieldとＲＳＴとＯＵＴを図示したが、図示しない図２と図３でもＣＭＧとＲＳＴとＯＵＴ間にGuard  shieldを配置しても良い。また、ＭＯＳＦＥＴをＥＭ−ＣＣＤのＣＭＧ端子からＥＭ−ＣＣＤの端子間隔と概略同等以下の近くに配置して、図1でも図示しない図２と図３でもGuard  shieldを省略しても良い。
【００５１】
また、ＣＭＧ駆動回路からＥＭ−ＣＣＤの出力信号への飛び込みを低減しながら、ＣＭＧ電圧の矩形波特性を改善すれば、過大光量により垂直転送路へ漏れこんだ電荷が蓄積部転送路から水平転送路へ次々と溢れだして行くブルーミングも起きにくくなる。
【００５２】
以上説明したように本発明によれば、ＮｃｈＭＯＳＦＥＴに比べ、ＰｃｈＭＯＳＦＥＴはドレイン抵抗が大きく、Ｑｇ１の値が大きいことを補正できる。そのため、ターンオフを高速化するため入力容量とゲートチャージ電荷の少なく外形も小型化品のＭＯＳＦＥＴをＥＭ−ＣＣＤのＣＭＧに近接配置し、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとの相互が同時導通する貫通電流を低減し、ＣＭＧ駆動回路からＥＭ−ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量のＣＭＧ電圧の振幅の減衰を防ぎ、感度低下を減少して、感度向上になる。また、ＣＭＧを駆動する電圧波形の立上がりの傾斜と立下りの傾斜とを同等にして、ＣＭＧ電圧の矩形波特性を改善し、ＣＭＧ電圧振幅が高い高電子増倍時の水平解像度と水平変調度の低下が改善され、輪郭強調量を少なくできるので、画面上の雑音が低減し、ＡＦＥの増幅度を上げることができ、実効的な感度が向上する。
その結果、ＥＭ−ＣＣＤを用いた撮像装置の感度がより向上し、光の波長より分解能の高い近接場光顕微鏡の観察や、生きた細胞の蛍光の動画観察や、半導体の動作時の発光動画観察や、曇天や雨天の夜間の可視光または近赤外光での監視などの、超低照度にまで用途が拡張される。さらに、ＣＭＧ電圧振幅が高い高電子増倍時の水平解像度と水平変調度の低下が改善され、超低照度での高い解像度と高い変調度が必要な、開放口径比が暗く解像度と変調度が低下している超高倍率ズームレンズの望遠端での超遠距離監視などにまで用途が拡張される。
【符号の説明】
【００５３】
１：撮像装置、２：レンズ、３：ＥＭ−ＣＣＤ、４：ＡＦＥ、
５：映像信号処理部、６：ＣＰＵ、７：タイミング発生部（ＴＧ）、
８：垂直転送駆動部、９：水平転送駆動部、１０：ＣＭＧ駆動部
ＩＣ１、ＩＣ２、ＩＣ３、ＩＣ４：反転論理ＣＭＯＳ集積回路（Inv IC）、 
Ｑ１：ＰｃｈＭＯＳＦＥＴ、 Ｑ２：ＮｃｈＭＯＳＦＥＴ、 
Ｄ１〜Ｄ９：ダイオード、Ｄ１０〜Ｄ１３：ショットキダイオード、
Ｃ１，Ｃ２：容量、ＣＭＧ：ＥＭ−ＣＣＤの電子増倍水平転送電極、
Ｚ１〜Ｚ６：フェライトビーズ、Ｒ１〜Ｒ８：抵抗、
６Ｖ，５．５Ｖ，５V：論理電源、ＶＨ，ＶＬ：電源、
Ｖi：ＩＣ１、ＩＣ２、ＩＣ３、の入力波形、
Vout1：ＩＣ１の出力波形、Vout2：ＩＣ２の出力波形、
Vout3：ＩＣ３の２/６〜６/６の出力波形、
Vg1：ＰｃｈＭＯＳＦＥＴのＱ１のゲート電圧波形、
Vg2：ＮｃｈＭＯＳＦＥＴのＱ２のゲート電圧波形、
Vd1：ＰｃｈＭＯＳＦＥＴのＱ１のドレイン電圧波形、
Vd2：ＮｃｈＭＯＳＦＥＴのＱ２のドレイン電圧波形、
Ｖcmg：負荷容量ＣＭＧに印加される出力電圧波形、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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