(57)【要約】【課題】Ｇｅをチャネル材料に用いても、素子特性の劣化を抑制することを可能にする。【解決手段】Ｇｅを含むｐ型半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体領域の、前記ゲート電極の両側に位置する第１および第２領域に、有機金属錯体および酸化剤を交互に供給して金属酸化物を堆積する工程と、前記金属酸化物の上に金属膜を堆積する工程と、熱処理を行うことにより、前記半導体領域および前記金属酸化物と、前記金属膜とを反応させて前記第１および第２領域に金属半導体化合物層を形成するとともに前記金属半導体化合物層と前記半導体領域との界面に金属偏析層を形成する工程と、を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｇｅを含むｐ型半導体領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体領域の、前記ゲート電極の両側に位置する第１および第２領域に、有機金属錯体および酸化剤を交互に供給して金属酸化物を堆積する工程と、
前記金属酸化物の上に金属膜を堆積する工程と、
熱処理を行うことにより、前記半導体領域および前記金属酸化物と、前記金属膜とを反応させて前記第１および第２領域に金属半導体化合物層を形成するとともに前記金属半導体化合物層と前記半導体領域との界面に金属偏析層を形成する工程と、
を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記有機金属錯体は、Ｙ，Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，ＹｂまたはＬｕのうち少なくもと１つの金属元素を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属膜がＮｉ，Ｐｔ，Ｔｉ，Ｃｏ，Ｐｄのうち少なくとも１つの金属元素を含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記金属酸化物を堆積する工程は、１５０℃以上３５０℃以下の雰囲気で行うことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記金属酸化物中の前記金属酸化物の積層方向における金属の面密度が２．３×１０１４ｃｍ−２以上１×１０１５ｃｍ−２以下であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記金属酸化物を堆積した後でかつ前記金属膜を堆積する前に、５５０℃以上８００℃以下の熱処理を行うことを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記金属膜がＰｔもしくはＰｄを含み、前記熱処理は水素を含むガス中で行うことを特徴とする請求項１乃至６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記酸化剤は、Ｈ２Ｏ、Ｏ３、またはＯ２であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記有機金属錯体および前記酸化剤を交互に供給して前記金属酸化物を堆積する工程を１サイクル以上５サイクル以下で行うことを特徴とする請求項１乃至８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の性能向上には、半導体集積回路の構成要素である金属絶縁物半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）の高性能化が必要とされる。これまで、ＭＩＳＦＥＴの高性能化は、微細化によって進められてきた。ところが、近年微細化を行っても素子の特性が向上しなくなってきた。そのため、ＭＩＳＦＥＴの高性能化の方法の１つとして、キャリア移動度の向上の検討が盛んに行われている。近年では、チャネル領域にひずみを加える等、キャリア移動度の向上を図る試みもなされているが、このほかにも、キャリア移動度の向上を図るため、Ｇｅをチャネル材料に用いたＭＩＳＦＥＴ等の開発も進められている。
【０００３】
ところが、ＭＩＳＦＥＴのチャネル長が微細化により短くなるに従って、チャネルの抵抗は減少していく。したがって、チャネル以外の部分、すなわちソース電極およびドレイン電極における抵抗、いわゆる寄生抵抗が素子性能を大きく左右するようになる。よって、微細化を推し進めていくためには、寄生抵抗の低減は必須課題である。
【０００４】
寄生抵抗の究極的な低減、さらには微細化により顕在化する短チャネル効果の抑制のために、ｐｎ接合の代わりに、ソース／ドレインをショットキー接合にしたＭＩＳＦＥＴが提案されている。ソース／ドレインをショットキー接合にしたＭＩＳＦＥＴの場合は、リーク電流の低減のためにはソース／ドレインに用いる金属のショットキー障壁高さをキャリアに対して十分に小さくする必要がある。
【０００５】
Ｇｅをチャネル材料に用いる場合、ソース／ドレインの金属としてＮｉＧｅを用いるとキャリアがホールの場合のＭＩＳＦＥＴ（ｐチャネルＭＩＳＦＥＴ）の場合は非常にショットキー障壁高さが小さくなるので、良好な特性が得られることが報告されている（例えば非特許文献１参照）。
【０００６】
一方キャリアが電子の場合のＭＩＳＦＥＴ（ｎチャネルＭＩＳＦＥＴ）の場合はショットキー障壁高さを下げるためにＮｉＧｅ／Ｇｅ界面に仕事関数の小さい希土類元素を導入する技術が必要とされている。
【０００７】
例えば、希土類元素を半導体領域にイオン注入により導入する方法や、希土類金属膜をソース／ドレインに形成された金属膜上に堆積し拡散させる方法、金属膜と半導体領域の界面に希土類金属膜を挿入する方法などが提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２５０７８１号明細書
【特許文献２】特開２００８−２３５６１８号明細書
【特許文献３】特開２００６−６００４５号明細書
【非特許文献】
【０００９】
【非特許文献１】T.Yamamoto et al.International Electron Device Meeting(2007) pp1041.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
後述するように、Ｇｅをチャネル材料に用いる場合に、ショットキー障壁高さを下げるために、ｎチャネルＭＩＳＦＥＴのソース／ドレインに仕事関数の小さい希土類元素を導入しても、素子特性が劣化するという問題を本発明者らは見出した。
【００１１】
本発明が解決しようとする課題は、Ｇｅをチャネル材料に用いても、素子特性の劣化を抑制することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本実施形態の半導体装置の製造方法は、Ｇｅを含むｐ型半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体領域の、前記ゲート電極の両側に位置する第１および第２領域に、有機金属錯体および酸化剤を交互に供給して金属酸化物を堆積する工程と、前記金属酸化物の上に金属膜を堆積する工程と、熱処理を行うことにより、前記半導体領域および前記金属酸化物と、前記金属膜とを反応させて前記第１および第２領域に金属半導体化合物層を形成するとともに前記金属半導体化合物層と前記半導体領域との界面に金属偏析層を形成する工程と、を備えていることを特徴とする。
【図面の簡単な説明】
【００１３】
【図１】図１（ａ）乃至１（ｃ）は、各実施形態による半導体装置の製造方法を説明するための概念図。
【図２】代表的な有機金属錯体の名称と構造と蒸気圧を示した図。
【図３】Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２のＡＬＤ法での成膜に用いる有機金属錯体の構造と蒸気圧を示す図。
【図４】ＡＬＤ法での基板温度と薄膜の成長速度の関係を示した図。
【図５】ＡＬＤ成膜サイクル数に対する、偏析金属元素の原子数密度およびショットキー障壁高さの変化量の関係を示した図。
【図６】図６（ａ）乃至６（ｄ）は、第１実施形態による半導体装置の製造工程を示す断面図。
【図７】図７（ａ）乃至７（ｃ）は、第１実施形態による半導体装置の製造工程を示す断面図。
【図８】第２実施形態による半導体装置の製造工程を示す断面図。
【図９】第３実施形態による半導体装置の製造工程を示す断面図。
【図１０】図１０（ａ）、１０（ｂ）は、第４実施形態による半導体装置の製造工程を示す断面図。
【図１１】図１１（ａ）、１１（ｂ）は、第４実施形態による半導体装置の製造工程を示す断面図。
【図１２】図１２（ａ）、１２（ｂ）は、第４実施形態による半導体装置の製造工程を示す断面図。
【図１３】図１３（ａ）、１３（ｂ）は、第４実施形態による半導体装置の製造工程を示す断面図。
【図１４】図１４（ａ）、１４（ｂ）は、第４実施形態による半導体装置の製造工程を示す断面図。
【図１５】第４実施形態による半導体装置の製造工程を示す断面図。
【図１６】図１６（ａ）、１６（ｂ）は、第５実施形態による半導体装置の製造工程を示す断面図。
【図１７】図１７（ａ）、１７（ｂ）は、第５実施形態による半導体装置の製造工程を示す断面図。
【図１８】図１８（ａ）、１８（ｂ）は、第５実施形態による半導体装置の製造工程を示す断面図。
【図１９】第５実施形態による半導体装置の製造工程を示す断面図。
【図２０】ＳｉＧｅ中のＧｅ濃度とバンドギャップとの関係、およびＢＴＢＴリークとの関係を示す図。
【発明を実施するための形態】
【００１４】
一実施形態による半導体装置の製造方法は、Ｇｅを含むｐ型半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体領域の、前記ゲート電極の両側に位置する第１および第２領域に、有機金属錯体および酸化剤を交互に供給して金属酸化物を堆積する工程と、前記金属酸化物の上に金属膜を堆積する工程と、熱処理を行うことにより、前記半導体領域および前記金属酸化物と、前記金属膜とを反応させて前記第１および第２領域に金属半導体化合物層を形成するとともに前記金属半導体化合物層と前記半導体領域との界面に金属偏析層を形成する工程と、を備えている。
【００１５】
まず、各実施形態の概要及び原理を説明する。
【００１６】
（概要および原理）
上述したように、ｎチャネルＭＩＳＦＥＴのショットキー障壁高さを下げるためにＮｉＧｅ／Ｇｅ界面に仕事関数の小さい希土類元素を導入する技術が必要とされ、例えば、希土類元素を半導体領域にイオン注入により導入する方法や、希土類金属膜をソース／ドレインに形成された金属膜上に堆積し拡散させる方法、金属膜と半導体領域の界面に希土類金属膜を挿入する方法などが知られている。
【００１７】
ところが、イオン注入により希土類元素を導入する方法は、イオン注入によるチャネル領域の結晶への損傷が著しく、結晶性の回復に高温工程が必要となる。結晶性を回復させないまま素子を製造すると、結晶の欠陥起因でキャリアが発生しリーク電流の原因となる。また、結晶性の回復に高温工程を導入すると、蒸気圧の高い酸化ゲルマニウム（II）の脱離が表面から起きるため、素子特性に劣化が生じる。また、希土類金属膜をソース／ドレインに形成された金属膜上に堆積し拡散させる方法は、希土類金属膜は一般的に酸化物の生成自由エネルギーが小さいため容易に酸化されやすく、さらには熱拡散には比較的高い温度が必要であることから、イオン注入により希土類元素を導入する方法と同じく、素子特性に劣化が生じる。また、金属膜と半導体領域の界面に希土類金属膜を挿入する方法は、希土類金属とＧｅの界面ではＧｅのほうが希土類金属膜内部へ拡散しやすいため、製造工程後に膜剥がれ等の不良が発生しやすい。
【００１８】
本発明者達は、鋭意研究に努め、上記問題を解決することができた。これを以下の実施形態で説明する。
【００１９】
まず、各実施形態による半導体装置の製造方法の概要を図１（ａ）乃至図１（ｃ）を参照して説明する。すなわち、本実施形態においては、まず、図１（ａ）に示すように、ｐ型半導体基板１上に形成されたＧｅを含む半導体領域２上にゲート絶縁膜３を介してｎチャネルＭＩＳＦＥＴのゲート電極４を形成する。続いて、ゲート電極４の側部に絶縁体からなるゲート側壁５を形成する。その後、半導体領域２上のＭＩＳＦＥＴのソース電極およびドレイン電極となる領域に、有機金属錯体および酸化剤を供給して金属酸化物６を堆積する。このとき、ゲート電極４上にも金属酸化物６が形成される。なお、図示された金属酸化物６は、粒子が凝集した状態を示した模式図である。また、「Ｇｅを含む半導体領域２」とは、Ｇｅの原子濃度が８５パーセント以上の半導体領域をいうものとする。これを、図２０を参照して説明する。図２０は、ＳｉＧｅ中のＧｅ濃度とバンドギャップとの関係、およびＢＴＢＴリーク（バンド間トンネルリーク）との関係を示す図。図２０の左縦軸は、ｎ＋／ｐ接合のキャリア低濃度側が１００％ゲルマニウムであってＢＴＢＴが典型的に顕著になる空乏層電界の条件、すなわち１ＭＶ／ｃｍの場合のＢＴＢＴリーク（ＪＢＴＢＴ（１００％Ｇｅ））に対する、キャリア低濃度側にシリコンを添加していった場合のＢＴＢＴリーク（ＪＢＴＢＴ（ＳｉｘＧｅ１−ｘ））の比である。図２０の右縦軸に係るグラフから、組成ｘの増加とともにバンドギャップは増加するが、１５％付近で変化の割合が不連続になっていることがわかる。この不連続点は、ここを境に１００％ゲルマニウムに近いバンド構造から１００％シリコンに近いバンド構造に移ることを示している。このように、Ｇｅの原子濃度が８５パーセントを下回ると、原子濃度が１００パーセントのＧｅのエネルギーバンド構造とは質的に異なったエネルギーバンド構造に変化するため、Ｇｅの利点である高い移動度を期待できなくなるからである。
【００２０】
次に、図１（ｂ）に示すように、金属酸化物６を覆うように金属膜７を堆積する。その後、図１（ｃ）に示すように、熱処理により半導体領域２および金属酸化物６と、金属膜７とを反応させて、半導体領域２のソース／ドレインとなる領域に金属半導体化合物層８を形成するとともに、金属半導体化合物層８と半導体領域２との界面に金属偏析層９を形成する。この金属偏析層９は、ソース／ドレインに用いる金属のショットキー障壁高さを電子に対して十分に小さくするために用いられることから、仕事関数の小さな希土類元素を用いることが望ましい。
【００２１】
図２に図１（ａ）の工程で金属酸化物６を堆積する際に用いられる希土類有機金属錯体の代表例を示す。これらの希土類有機金属錯体は、Ｈ２Ｏ、Ｏ３、Ｏ２などの酸化剤と供給することにより、金属酸化物を形成することが可能となる。本実施形態では、必要とする金属酸化物６の堆積量として数原子層程度を制御して行う必要があることから、有機金属錯体と酸化剤を交互に供給して、原料として用いる有機金属錯体の表面への吸着による自己停止機構を元に制御しながら金属酸化物を堆積するＡＬＤ（Atomic Layer Deposition）法を用いるのが望ましい。図２にはこれらの有機金属錯体の蒸気圧を合わせて示している。また、比較例として図３に一般的な高誘電体ゲート絶縁膜であるＡｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２のＡＬＤ法での成膜に用いる有機金属錯体を同様に示す。一般的に希土類元素の有機金属錯体の場合、蒸気圧が低いという特徴がある。
【００２２】
有機金属錯体としては図２で示したほかに、Ｌｎ（Ｃ５Ｈ５）３で表されるトリス（シクロペンタジエニル）ランタノイド（以下Ｌｎ（Ｃｐ）３と表す）、Ｌｎ（Ｃ５Ｈ４ＣＨ３）３で表されるトリス（メチルシクロペンタジエニル）ランタノイド（以下Ｌｎ（ＭｅＣｐ）３と表す）、Ｌｎ（Ｃ５Ｈ４Ｃ２Ｈ５）３で表されるトリス（エチルシクロペンタジエニル）ランタノイド（以下Ｌｎ（ＥｔＣｐ）３と表す）、Ｌｎ（Ｃ５Ｈ４Ｃ3Ｈ7）３で表されるトリス（イソプロピルシクロペンタジエニル）ランタノイド（以下Ｌｎ（ｉ−ＰｒＣｐ）３と表す）などで表されるシクロペンタジエニル系ランタノイド化合物群、Ｌｎ［ＣＨ３（ＣＯ）ＣＨ（ＣＯ）ＣＨ３］３で表されるペンタン−２，４−ジオンランタノイド（以下Ｌｎ（ａｃａｃ）３と表す）やＬｎ［（ＣＨ３）３Ｃ（ＣＯ）ＣＨ２（ＣＯ）Ｃ（ＣＨ３）３］３で表される２，２，６，６−テトラメチルヘプタン−３，５−ジオンランタノイド（以下Ｌｎ（ｔｈｄ）３と表す）などで表されるβ―ジケトネート化合物群、Ｌｎ［（ＣＨ３）ＮＣ（ＣＨ３）Ｎ（ＣＨ３）］３で表されるＮ，Ｎ‘−ジメチル−アセトアミジネート（以下Ｌｎ（Ｍｅ２ａｍｄ）３と表す）、Ｌｎ［（Ｃ２Ｈ５）ＮＣ（ＣＨ３）Ｎ（Ｃ２Ｈ５）］３で表されるＮ，Ｎ‘−ジエチル−アセトアミジネート（以下Ｌｎ（Ｅｔ２ａｍｄ）３と表す）、Ｌｎ［（Ｃ３Ｈ７）ＮＣ（ＣＨ３）Ｎ（Ｃ３Ｈ７）］３で表されるＮ，Ｎ‘−ジイソプロピル−アセトアミジネート（以下Ｌｎ（ｉ−Ｐｒ２ａｍｄ）３と表す）などで表されるアミジネート化合物群などから選択することができる。ここで、ＬｎはＹ，Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，ＹｂまたはＬｕを表す。すなわち、有機金属錯体は、Ｙ，Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｙｂ、およびＬｕのうちの少なくとも１つの金属元素を含む。
【００２３】
図４にＡＬＤ法における基板温度と成長速度の関係を示す。図４からわかるように、基板温度が高すぎると原料の分解や脱離が発生してしまい、成膜速度の著しい増大や、成膜できないといった不具合が発生する。それより基板温度を低温側に設定しまうと原料の未反応や凝縮が起きる。通常の金属酸化膜の成長の場合は、基板温度を適度に設定することにより、原子層成長する温度領域が設定可能である。
【００２４】
ところが、本実施形態による金属酸化物の堆積のためには通常の原子層成長にて成膜可能な基板温度だけでなく、原料の蒸気圧が低いことにより発生しやすい原料の凝縮の領域の温度設定を用いることができる。その理由を以下に述べる。
【００２５】
通常、ＡＬＤ法による成膜の場合、成膜装置内への原料の導入には不活性ガス（例としてＡｒやＮ２など）を輸送ガスとして用いる。原料ガスと不活性ガスの混合ガスが成膜装置内に導入された際、成膜装置内の圧力が低い場合、断熱膨張により混合ガスの温度が低下してしまい、混合ガス中に含まれる原料ガスが凝縮しやすくなる。さらに基板温度が低い条件では、原料ガス自体の凝縮がさらに進行する。基板上の薄膜成長過程には、以下の３種類に大別される。
【００２６】
１）層状成長モード（Frank-van der Merwe growth mode）
２）島状成長モード（Volmer-Weber growth mode）
３）層状成長+島状成長モード（Stranski-Krastanow mode）
【００２７】
基板温度が低い条件では、基板表面での自由エネルギーが小さくなる。さらに原料ガスが凝縮されることにより、基板への原料の吸着確率が高くなるが、自由エネルギーが小さいため、容易に３次元的な核を形成しやすくなる。後から基板へ到達した原料は、表面を拡散する過程で核形成した金属酸化物と結合し、結果として島状の金属酸化物へと成長する。したがって、基板の種類にもよるが、生成される金属酸化物は島状成長モードでの成長を引き起こしやすい。本実施形態においては、金属酸化物が原子層成長する必要はなく、島状成長モードで成長する場合は、その後の金属膜と半導体の反応が容易に起きやすくなり、金属半導体化合物層および金属偏析層の形成を容易に進行させることが可能となる。以上のことから、本実施形態で設定するべき基板温度（または成膜雰囲気中の温度）は成膜装置内の圧力（典型的には１３．３Ｐａ程度）における原料の沸点以上であり、かつ原料の分解または脱離が起こらない温度以下であることが望ましく、具体的には１５０℃以上３５０℃以下であることが望ましい。
【００２８】
次に、本実施形態で作製したＭＩＳＦＥＴのダイオード素子の電流−電圧特性からショットキー障壁高さを算出する方法について述べる。まずダイオード素子のソース電極とチャネル電極の電流―電圧特性を取得する。得られた特性の逆方向電流をＩＲ（Ａ）とし、測定温度をＴ（Ｋ）とすると、両者には次の関係がある。
【数１】
2012074473.tif 000003
【００２９】
ここでＳはダイオードの面積、Ａ*はリチャードソン定数、ｑは電荷素量、ｋはボルツマン定数である。したがってｌｎ（ＩＲ／Ｔ２）と１／Ｔの関係を図示すれば、その傾きからショットキー障壁φｂが求まる。本実施形態では逆方向電圧を０．１Ｖ印加した際の逆方向電流ＩＲと測定温度Ｔを−５０℃〜５０℃（２２３．１５Ｋ〜３２３．１５Ｋ）と変化させて取得し、ショットキー障壁φｂを求めた。
【００３０】
図５にＡＬＤの成膜サイクル数に対する吸着したＹ原子面密度とショットキー障壁高さφｂの関係を示す。有機金属錯体としてはＹ（ｉ−ＰｒＣｐ）３を酸化剤としてＨ２Ｏを用いた。ＡＬＤの成膜サイクル数とは、有機金属錯体供給→不活性ガスによるパージ→酸化剤供給→不活性ガスによるパージを１サイクルとして求めている。またＹ原子面密度はＸＲＦ（X-ray Fluorescence）法を用いて算出した。
【００３１】
図５からわかるように、ＡＬＤの成膜サイクル数が大きくなるほど吸着したＹ原子面密度が多くなる。またそれに応じてＡＬＤの成膜サイクル数が大きくなるほどショットキー障壁高さφｂも大きく変化している。しかし、そのショットキー障壁高さは成膜サイクル数が５サイクル以上では飽和傾向が見られることがわかった。成膜サイクル数を増大させると、製造コストが増大するばかりか、未反応の金属酸化物が金属半導体化合物層と半導体領域２との界面に残留するようになり、界面抵抗が増大するという影響が見られる。したがって、金属酸化物中の金属の面密度、すなわち、金属酸化物の積層方向における単位面積当たりの金属原子の面密度が１×１０１５cm-2以下であることが望ましい。金属酸化物の積層方向における単位面積当たりの金属原子の面密度の下限は、成膜サイクル数が１サイクルの場合である。従って、図５に示す外挿値（２．５×１０１４ｃｍ−２）より、かかる場合の金属酸化物の積層方向における単位面積当たりの金属原子の面密度の値は、２．５×１０１４ｃｍ−２であることが望ましいことがわかる。なお、熱処理工程を考慮すると、Ｙ原子が脱離してしまう可能性がある。このことを考慮すると、金属酸化物の積層方向における単位面積当たりの金属原子の面密度の下限は、少なくとも１×１０１３ｃｍ−２以上であることが望ましい。
【００３２】
（第１実施形態）
第１実施形態の半導体装置の製造方法を、図６（ａ）乃至図７（ｃ）および図１（ａ）乃至図１（ｃ）を参照して説明する。図６（ａ）乃至図７（ｃ）は本実施形態の製造方法を示す工程断面図である。
【００３３】
まず、図６（ａ）に示すように、半導体基板１を用意し、Ｇｅを含む半導体領域２を形成する。この場合、半導体基板１として、シリコン基板もしくはゲルマニウム基板を用いることができる。半導体領域２の形成方法としては、半導体基板１としてシリコン基板を用いた場合は半導体基板１上にＳｉＧｅ層もしくはＧｅ層をＣＶＤ（Chemical Vapor Deposition)法もしくは、ＭＢＥ（Molecular Beam Epitaxy）法を用いてエピタキシャル成長させる。また、半導体基板１としてゲルマニウム基板を用いた場合は、上記の方法によりＳｉＧｅ層もしくはＧｅ層をエピタキシャル成長させる以外にゲルマニウム基板そのものを半導体領域２として使用することもできる。さらにはチャネル濃度調整のために、半導体領域２にボロン、アルミニウム、ガリウム、インジウム等をイオン注入して熱処理を行なってもよい。
【００３４】
引き続き、半導体領域２上の全面にゲート絶縁膜３を堆積する。（図６（ｂ））。ゲート絶縁膜としては、シリコン酸化（ＳｉＯ２）膜、シリコン酸窒化（ＳｉＯＮ）膜、ゲルマニウム酸化（ＧｅＯ２）膜、ゲルマニウム酸窒化（ＧｅＯＮ）膜のほか、高誘電体膜を用いても良い。高誘電体膜としては、アルミニウム、チタン、ジルコニウム、またはハフニウムの酸化物、それらの混合物、酸窒化物、または窒化物、イットリウム、ランタン等の希土類元素の酸化物、それら混合酸化物、酸窒化物、窒化物、チタン、ジルコニウム、ハフニウムのシリケートまたはアルミネート、あるいはこれらに窒素を添加した絶縁膜、イットリウム、ランタン等の希土類元素のシリケートまたはアルミネート、あるいはこれらに窒素を添加した絶縁膜などが挙げられる。これらの成膜方法としては、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、ＡＬＤ(Atomic Layer Deposition)法、ＭＢＥ法、ＰＶＤ（Physical Vapor Deposition）法などから適宜選択して用いることができる。ゲート絶縁膜３の膜厚は２ｎｍ〜１０ｎｍの範囲で適宜決定することができるが、本実施形態では４ｎｍとした。
【００３５】
次に、ゲート絶縁膜３上にゲート電極４を図６（ｃ）に示すように堆積した。ゲート電極としては、半導体ゲート電極である多結晶シリコン膜、多結晶シリコンゲルマニウム膜、多結晶ゲルマニウム膜のほか、金属ゲート電極を用いても良い。金属ゲート電極としては、タンタル、チタン、ジルコニウム、ハフニウムなどの金属膜およびそれらの窒化膜、炭化膜のほか、クロム、モリブデン、タングステン、レニウム、ルテニウム、ロジウム、イリジウム、パラジウム、白金等の貴金属膜を用いることができる。また、金属ゲート電極と半導体ゲート電極から各々１種類以上を選択して積層膜として用いることもできる。ゲート電極４の厚さは任意の厚さを設定できるが、素子ばらつきや加工しやすさの観点から、概ね２０ｎｍ〜１５０ｎｍの範囲で設定するのが良い。
【００３６】
次に、ゲート電極４上に通常のリソグラフィー技術を用いて、レジストパターン１０を形成する。このレジストパターン１０をマスクとして、反応性イオンエッチングを用いて、ゲート電極４を図６（ｄ）に示すようにパターニングする。続いて、上記レジストパターン１０を残置した状態で、図７（ａ）に示すようにゲート絶縁膜３を薬液によりエッチングする。このとき、ゲート絶縁膜３の両側には半導体領域２の表面が露出する。
【００３７】
次に、図７（ｂ）に示すように、酸素アッシャー処理によりレジストパターン１０を除去する。この際、ゲート電極４の側面は若干酸化される。引き続き、薬液によって酸素アッシャーで除去しきれなかったレジスト、残渣物などを化学的に除去する。この際、ゲート電極４は元来耐薬品性が強いが、これに加えてその表面が薄い酸化物で被覆されているため、薬液に浸食されにくい。
【００３８】
その後、ＣＶＤ法を用いてＳｉＮ膜を堆積し、エッチング技術を用いてエッチバックすることにより、図７（ｃ）に示すように、ゲート側壁５を形成する。ＳｉＮ膜の形成としては、ＳｉＨ２Ｃｌ２とＮＨ３を用いた減圧ＣＶＤ法のほか、ＳｉＨ４とＮＨ３、ＳｉＨ２Ｃｌ２とＮＨ３を用いたプラズマＣＶＤ法を用いることができる。
【００３９】
その後、図１（ａ）に示すように、有機金属錯体および酸化剤を供給して金属酸化物６を堆積する。有機金属錯体は概要および原理のところで示した一連の化合物群から選択することができる。また酸化剤としてはＨ２Ｏ、Ｏ３、Ｏ２等から選択することとができる。本実施形態では、有機金属錯体としてＹ（ｉ−ＰｒＣｐ）３を用い、酸化剤としてＨ２Ｏを用いた。Ｙ（ｉ−ＰｒＣｐ）３のタンク温度は１１０℃とした。このタンク温度では、Ｙ（ｉ−ＰｒＣｐ）３は液体であり、酸化剤であるＨ２Ｏとともに、不活性ガスをキャリアガスとして用いてバブリングさせて導入した。基板温度（または成膜雰囲気中の温度）は概要および原理のところで表したように、１５０℃以上３５０℃以下の温度から適宜選択することができる。本実施形態では２５０℃に設定した。有機金属錯体および酸化剤の成膜サイクルは、有機金属錯体供給→不活性ガスによるパージ→酸化剤供給→不活性ガスによるパージを１サイクルとし、計５サイクルとした。不活性ガスとしては、Ａｒ（アルゴン）もしくはＮ２（窒素）を使用することができる。本実施形態においては上記のプロセスにより金属酸化物としてＹ２Ｏ３が形成される。
【００４０】
次に、図１（ｂ）に示すように、金属酸化物６の上部に金属膜７を堆積する。金属膜としては、Ｎｉ，Ｐｔ，Ｔｉ，Ｃｏ，Ｐｄから選択した金属元素の単体もしくは少なくとも１つの金属元素を含む合金膜を成膜することができる。本実施形態ではＮｉ膜を用いた。金属膜の膜厚としては、５ｎｍ〜３０ｎｍの範囲内で任意に設定することができる。本実施形態では７ｎｍとした。
【００４１】
次に、不活性ガス中で熱処理を行うことにより図１（ｃ）に示すように熱処理により半導体領域２および金属酸化物６と、金属膜７とを反応させた後、未反応の金属膜を薬液で除去することにより、半導体領域２のソース／ドレインの領域に金属半導体化合物層８および金属偏析層９を形成した。本実施形態では、Ｎ２ガス中、温度３５０℃、１分間の熱処理を行い、Ｙ金属偏析層９を持つＮｉＧｅ層８を形成した。形成されたＮｉＧｅ層８は約１５ｎｍであった。半導体領域２および金属酸化物６と、金属膜７とを反応させて金属半導体化合物層８および金属偏析層９を形成する温度としては、２００℃以上５００℃以下が望ましい。温度が２００℃以下での熱処理の場合は、反応が不十分で金属半導体化合物の抵抗が増加する恐れがある。また、温度が５００℃以上だと、凝集によって島状に反応が進行しやすく金属半導体化合物の抵抗が増加する恐れがある。
【００４２】
これ以降は、図示していないが、その後は、よく知られた方法により製造することにより、第１層配線までのＭＯＳ構造が得られる。例えば、層間絶縁膜を形成し、平坦化処理など通常の工程を経て、ゲート電極層４および金属半導体化合物層８に通じるコンタクトホールを開口する。そして、コンタクトホールの底面にバリアメタルとしてのＴｉＮをＣＶＤで堆積した後、全面にプラグ材料としてのＷを堆積し、コンタクトホールを埋め込む。その後、全面をＣＭＰすることにより平坦化し、続いて配線材料としてＡｌ−Ｓｉ−Ｃｕ膜を堆積し、フォトリソグラフィによりＡｌ−Ｓｉ−Ｃｕ膜をパターニングすることによって、第１層配線までのＭＯＳ構造が得られる。
【００４３】
以上説明したように、第１実施形態によれば、素子特性の劣化が懸念される高温工程を用いることなくＧｅを含む半導体領域上にＭＩＳＦＥＴを具備する半導体装置を製造することが可能となり、素子特性の劣化を抑制することができる。また、第１実施形態によれば、製造途中での酸化および膜剥がれに起因した製造工程での不良を抑えることができ、歩留まりの低下を防止することができる。
【００４４】
（第２実施形態）
次に、第２実施形態の半導体装置の製造方法を、図８を参照して説明する。図８は第２実施形態の製造方法を示す工程断面図である。
【００４５】
第１実施形態の図７（ｃ）に示すゲート側壁を形成する工程までは、第１実施形態と同じ工程を用いて行う。次に、図１（ａ）に示すように、半導体領域２のソース／ドレインとなる領域およびゲート電極４上に、有機金属錯体および酸化剤を供給して金属酸化物６を堆積する。本実施形態では、有機金属錯体としてＹ（ｉ−ＰｒＣｐ）３を用い、酸化剤としてＨ２Ｏを用いた。Ｙ（ｉ−ＰｒＣｐ）３のタンク温度は１１０℃とした。基板温度（または成膜雰囲気中の温度）は２５０℃に設定し、有機金属錯体および酸化剤の成膜サイクルは、有機金属錯体供給→不活性ガスによるパージ→酸化剤供給→不活性ガスによるパージを１サイクルとし、計５サイクルとした。不活性ガスとしては、Ａｒ（アルゴン）もしくはＮ２（窒素）を使用することができる。本実施形態においては上記のプロセスにより金属酸化物としてＹ２Ｏ３が形成される。
【００４６】
次に、図８に示すように、不活性ガス中で熱処理を行う。本実施形態ではＡｒガス中で圧力１.３３Ｐａ、温度６５０℃にて３０分間の熱処理を行った。この時、半導体領域２と金属酸化物６との界面に生成される、ＧｅＯ２に近い組成と思われるＧｅ酸化物界面層と、半導体領域２中のＧｅとの間で以下の反応が進行する。
【００４７】
ＧｅＯ２  ＋  Ｇｅ  →  ２ＧｅＯ（ｇ）           （１）
したがって、半導体領域２と金属酸化物６との界面から、ＧｅＯ（ｇ）の状態で脱離反応が起きる。その際、金属酸化物６とＧｅＯ（ｇ）の間で酸化還元反応が起きる。例えば本実施形態で用いている金属酸化物６であるＹ２Ｏ３との間では、
Ｙ２Ｏ３  ＋  ３ＧｅＯ  →  ２Ｙ  ＋  ３ＧｅＯ２     （２）
の反応が部分的に起こるため、熱処理後の金属酸化物６は化学量論的組成よりも酸素が欠損した状態、すなわち[Ｏ]／[Ｙ]≦１．５の状態に変化する。
【００４８】
本実施形態の効果が得られるためにはまず、上記（１）の反応が起きることが必要である。この反応は、概ね４００℃以上で進行することが知られている。次に形成したＧｅＯが金属酸化物を還元するにはＧｅＯが金属酸化物とＧｅの界面に形成されるＧｅＯ２中を拡散して金属酸化物へ到達することが必要となる。そのためには、ＧｅＯの気体状態での昇華が必要となる。すなわち設定した炉内の圧力におけるＧｅＯの沸点以上の温度で熱処理することが必要である。例えば炉内の圧力を０．０１Ｐａに設定すると、概ね熱処理温度は５５０℃以上であることが望ましい。また、炉内の圧力を１０Ｐａに設定すると、概ね熱処理温度は６５０℃以上であることが望ましい。また、逆に熱処理温度を８００℃以上に設定すると、半導体領域２中のＧｅの融点に近いため、Ｇｅの凝集等が発生し易い。このため、熱処理を行う際には８００℃以下に設定するのが望ましい。
【００４９】
その後は、第１実施形態と同様に図１（ｂ）に示すように酸素が欠損した金属酸化物６の上部に金属膜７を堆積する。その後、熱処理により前記半導体領域２および酸素が欠損した金属酸化物６と、金属膜７とを反応させた後、未反応の金属膜を薬液で除去することにより、図１（ｃ）に示すように、半導体領域２のソース／ドレインが形成される領域に、金属半導体化合物層８および金属偏析層９を形成した。この場合、金属酸化物６は酸素が欠損した状態なので、より金属半導体化合物層８および金属偏析層９の形成が容易になるという利点を持っている。
【００５０】
これ以降は、図示していないが、その後は、よく知られた方法により製造することにより、第１層配線までのＭＯＳ構造が得られる。例えば、層間絶縁膜を形成し、平坦化処理など通常の工程を経て、ゲート電極層４および金属半導体化合物層８に通じるコンタクトホールを開口する。そして、コンタクトホールの底面にバリアメタルとしてのＴｉＮをＣＶＤで堆積した後、全面にプラグ材料としてのＷを堆積し、コンタクトホールを埋め込む。その後、全面をＣＭＰすることにより平坦化し、続いて配線材料としてＡｌ−Ｓｉ−Ｃｕ膜を堆積し、フォトリソグラフィによりＡｌ−Ｓｉ−Ｃｕ膜をパターニングすることによって、第１層配線までのＭＯＳ構造が得られる。
【００５１】
以上説明したように、第２実施形態によれば、素子特性の劣化が懸念される高温工程を用いることなくＧｅを含む半導体領域上にＭＩＳＦＥＴを具備する半導体装置を製造することが可能となり、素子特性の劣化を抑制することができる。また、第２実施形態によれば、製造途中での酸化および膜剥がれに起因した製造工程での不良を抑えることができ、歩留まりの低下を防止することができる。
【００５２】
（第３実施形態）
第３実施形態の半導体装置の製造方法を、図９を参照して説明する。図９は本実施形態の製造方法を示す工程断面図である。
【００５３】
まず、図１（ｂ）に示す、半導体領域２のソース／ドレインの領域に金属酸化物６を形成し、これらの金属酸化物６を覆うように金属膜７を形成する工程までは、第１実施形態と同じ工程で行う。本実施形態では、有機金属錯体としてＹ（ｉ−ＰｒＣｐ）３を用い、酸化剤としてＨ２Ｏを用いた。Ｙ（ｉ−ＰｒＣｐ）３のタンク温度は１１０℃とした。基板温度（または成膜雰囲気中の温度）は２５０℃に設定し、有機金属錯体および酸化剤の成膜サイクルは、計５サイクルとした。不活性ガスとしては、Ａｒ（アルゴン）もしくはＮ２（窒素）を使用することができる。また、金属膜７としては、ＰｔおよびＰｄから選択した単体もしくは合金膜を成膜することができる。本実施形態ではＰｔ膜を用いた。金属膜の膜厚としては、５ｎｍ〜３０ｎｍの範囲内で任意に設定することができる。本実施形態では７ｎｍとした。
【００５４】
次に、水素を含む還元性ガス中で熱処理を行うことにより前記半導体領域２および金属酸化物６、金属膜７を反応させた後、未反応の金属膜を薬液で除去することにより、図９に示すように、半導体領域２のソース／ドレインの領域に金属半導体化合物層８および金属偏析層９を形成した。本実施形態では、３％のＨ２ガスを含むＮ２ガス雰囲気中で、温度３５０℃、１分間の熱処理を行い、Ｙ金属偏析層９を持つＰｔＧｅ層８を形成した。形成されたＰｔＧｅ層８は厚さが約１５ｎｍであった。
【００５５】
ここで、本実施形態において金属膜７にＰｔおよびＰｄから選択した単体もしくは合金膜を用いて、金属半導体化合物層８および金属偏析層９を形成する反応を、水素を含む還元性ガス中で熱処理を行うことによる効果の原理について、以下に詳述する。
【００５６】
ＰｔおよびＰｄから選択した単体もしくは合金膜である金属膜７は水素に対する還元触媒効果を有しており、水素を含む還元性ガス中での熱処理により、金属酸化物６を組成するＯ（酸素）を還元してＨ２Ｏ（水）を生成する。この還元により、金属酸化物６は化学量論的組成よりも酸素が欠損した状態に変化する。したがって、第２実施形態と同様に、熱処理により金属半導体化合物層８および金属偏析層９の形成が容易になるという利点を持っている。熱処理温度としては、還元反応を促進する観点ではより高温の条件を選択するのがよいが、５００℃以上に設定すると、凝集によって島状に反応が進行しやすく金属半導体化合物の抵抗が増加する恐れがあることから、２００℃以上５００℃以下、望ましくは４００℃以上５００℃以下から選択するのが望ましい。
【００５７】
以上説明したように、第３実施形態によれば、素子特性の劣化が懸念される高温工程を用いることなくＧｅを含む半導体領域上にＭＩＳＦＥＴを具備する半導体装置を製造することが可能となり、素子特性の劣化を抑制することができる。また、第３実施形態によれば、製造途中での酸化および膜剥がれに起因した製造工程での不良を抑えることができ、歩留まりの低下を防止することができる。
【００５８】
（第４実施形態）
第４実施形態の半導体装置の製造方法を、図１０（ａ）乃至図１５を参照して説明する。図１０（ａ）乃至図１５は本実施形態の製造方法を示す工程断面図である。
【００５９】
まず、半導体基板１を用意する。半導体基板１としてシリコン基板もしくはゲルマニウム基板を用いることができる。よく知られた方法により半導体基板１に素子分離領域１１を形成する。すなわち、まず、半導体基板１にＳＴＩ(Shallow Trench Isolation)用の溝（例えば、深さが約０．４μｍ）を設けてＣＶＤ（Chemical Vapor Deposition)法によりシリコン酸化膜を全面に堆積した。続いて、ＣＭＰ（Chemical Mechanical Polishing）を行って上記溝内にシリコン酸化膜を埋め込んで、図１０（ａ）に示すように素子分離領域１１を作成する。ここに示した素子分離領域１１の形成方法のほかに、絶縁膜を所定の厚さ堆積した後、通常のリソグラフィー技術とエッチング技術を用いて素子領域のみエッチングする方法や、メサ型の素子分離領域を形成しても構わない。
【００６０】
次に、図１０（ａ）に示すように、素子分離領域１１によって分離された半導体基板１のｎチャネルＭＩＳＦＥＴ１０１ａとｐチャネルＭＩＳＦＥＴ１０１ｂの形成領域にそれぞれＧｅを含むｐ型半導体領域１２ａとｎ型半導体領域１２ｂを形成する。ｐ型半導体領域１２ａとｎ型半導体領域１２ｂの形成方法は、ＣＶＤ法等を用いたＧｅを含む層の堆積工程と、イオン注入法を用いた不純物の導入工程と、高温熱処理による活性化工程とを含む。
【００６１】
まず、ＣＶＤ法等を用いたＧｅを含む層の堆積工程の方法について述べる。シリコン基板の場合は基板上にＳｉＧｅ層もしくはＧｅ層をＣＶＤ法もしくは、ＭＢＥ（Molecular Beam Epitaxy）法を用いてエピタキシャル成長させる。また、ゲルマニウム基板を用いる場合は、上記の方法によりＳｉＧｅ層もしくはＧｅ層をエピタキシャル成長させる以外にゲルマニウム基板そのものを半導体領域１２ａおよび１２ｂとして使用することもできる。この場合、シリコンとゲルマニウムの格子定数の差により、シリコン基板上のＳｉＧｅ層には圧縮ひずみが印加され、ゲルマニウム基板上のＳｉＧｅには引っ張りひずみが印加される。引っ張りひずみは電子移動度を向上させ、圧縮ひずみは正孔移動度を向上させる。したがって、半導体基板１がシリコン基板の場合、ｐチャネルＭＩＳＦＥＴ１０１ｂの形成領域であるｎ型半導体領域１２ｂにＳｉＧｅ層あるいはＧｅ層を形成し、半導体基板１がゲルマニウム基板の場合、ｎチャネルＭＩＳＦＥＴ１０１ａの形成領域であるｐ型半導体領域１２ａにＳｉＧｅ層を形成することにより、それぞれのキャリア移動度の向上が図られるようになる。こうした選択的領域のみに半導体領域を形成するには、ＳｉＯ２膜やＳｉＮ膜などの絶縁膜をＣＶＤ法等で堆積した後、半導体領域を形成したい領域のみリソグラフィー法とエッチング法とを用いて絶縁膜を除去し、半導体基板を露出することによって容易に行うことができる。
【００６２】
次に、イオン注入法を用いた不純物の導入工程について述べる。ｐ型半導体領域１２ａにはボロン、アルミニウム、ガリウム、インジウム等のうち１つまたは２つ以上の元素をイオン注入する。また、ｎ型半導体領域１２ｂにはリン、砒素、アンチモン、ビスマス等のうち１つまたは２つ以上の元素をイオン注入する。これらはレジストパターンもしくはＳｉＯ２膜やＳｉＮ膜などの絶縁膜で非選択領域をマスクすることによって選択的に行うことができる。その後、半導体領域の結晶欠陥回復のための熱処理を行って、ｐ型半導体領域１２ａとｎ型半導体領域１２ｂを形成する。
【００６３】
次に、図１０（ａ）に示すように、ｐ型半導体領域１２ａとｎ型半導体領域１２ｂ上の全面に第１実施形態と同様にゲート絶縁膜１３およびゲート電極膜１４を堆積する。
【００６４】
その後、ゲート電極膜１４上に通常のリソグラフィー技術を用いて、レジストパターン２０を形成する（図１０（ｂ））。このレジストパターン２０をマスクとして、反応性イオンエッチングを用いて、ゲート電極膜１４を図１０（ｂ）に示すようにゲート電極形状にパターニングし、ゲート電極１４ａを形成する。
【００６５】
次に、上記レジストパターン２０を残置した状態で、図１１（ａ）に示すようにゲート絶縁膜１３を薬液によりエッチングする。このとき、ゲート絶縁膜１３の両側にはｐ型半導体領域１２ａとｎ型半導体領域１２ｂの表面が露出する。
【００６６】
続いて、図１１（ａ）に示すように、酸素アッシャー処理によりレジストパターン２０を除去する。この際、ゲート電極１４ａの側面は若干酸化される。引き続き、薬液によって酸素アッシャーで除去しきれなかったレジスト、残渣物などを化学的に除去する。この際、ゲート電極１４ａは元来耐薬品性が強いが、これに加えてその表面が薄い酸化物で被覆されているため、薬液に浸食されにくい。
【００６７】
次に、第１実施形態と同様にＣＶＤ法を用いてＳｉＮ膜を堆積し、エッチング技術を用いてエッチバックすることにより、図１１（ｂ）に示すように、ゲート側壁１５を形成する。
【００６８】
次に、図１２（ａ）に示すように、ｎチャネルＭＩＳＦＥＴ１０１ａの形成領域のみを保護膜１１０ａを用いてマスクする。保護膜１１０ａの具体的な作成方法として、例えば、ＣＶＤ法を用いてＳｉＯ２膜を全面に堆積した後、通常のリソグラフィー技術を用いてｎチャネルＭＩＳＦＥＴ１０１ａの形成領域のみをマスクし、エッチング技術を用いてｐチャネルＭＩＳＦＥＴ１０１ｂの形成領域上のＳｉＯ２膜のみ選択的に除去すればよい。
【００６９】
その後、図１２（ａ）に示すように金属膜１７ｂを堆積する。本実施形態では金属膜１７ｂとしてＮｉを用いた。
【００７０】
次に、不活性ガス中で熱処理を行うことにより、図１２（ｂ）に示すようにｎ型半導体領域１２ｂおよび金属膜１７ｂを反応させた後、未反応の金属膜を薬液で除去することにより、ソース／ドレインとなる領域およびゲート電極４に金属半導体化合物層１８ｂを形成する。本実施形態では形成された金属半導体化合物１８ｂはＮｉＧｅ層であり、その膜厚は約１５ｎｍであった。最後に保護膜１１０ａを薬液で除去する。
【００７１】
次に、図１３（ａ）に示すように、ｐチャネルＭＩＳＦＥＴ１０１ｂの形成領域のみを保護膜１１０ｂを用いてマスクする。保護膜１１０ｂの具体的な作成方法として、例えば、ＣＶＤ法を用いてＳｉＯ２膜を全面に堆積した後、通常のリソグラフィー技術を用いてｐチャネルＭＩＳＦＥＴ１０１ｂの形成領域のみをマスクし、エッチング技術を用いてｎチャネルＭＩＳＦＥＴ１０１ａの形成領域上のＳｉＯ２膜のみ選択的に除去すればよい。
【００７２】
次に、図１３（ｂ）に示すように、第１実施形態と同様に有機金属錯体および酸化剤を供給して、ｎチャネルＭＩＳＦＥＴ１０１ａのソース／ドレインの領域およびゲート電極１４ａ上に金属酸化物１６ａを堆積する。本実施形態では、有機金属錯体としてＹ（ｉ−ＰｒＣｐ）３を用い、酸化剤としてＨ２Ｏを用いた。本実施形態においては、第１実施形態と同様に、基板温度（または成膜雰囲気中の温度）は２５０℃に設定し、有機金属錯体および酸化剤の成膜サイクルは、計５サイクルとした。なお、図示された金属酸化物１６ａは、粒子が凝集した状態を示した模式図である。
【００７３】
次に、図１４（ａ）に示すように、金属酸化物１６ａを覆うように金属膜１７ａを堆積する。本実施形態では金属膜１７ａとしてＮｉを用いた。その後、不活性ガス中で熱処理を行うことにより図１４（ｂ）に示すように、ｐ型半導体領域１２ａおよび金属酸化物１６ａと、金属膜１７ａとを反応させた後、未反応の金属膜を薬液で除去することにより、半導体領域１２ａのソース／ドレインの領域とゲート電極１４ａに金属半導体化合物層１８ａおよび金属偏析層１９ａを形成する。本実施形態では、Ｎ２ガス中、温度３５０℃、１分間の熱処理を行い、Ｙ金属偏析層を持つＮｉＧｅを形成した。形成されたＮｉＧｅ層は約１５ｎｍであった。
【００７４】
最後に、保護膜１１０ｂを薬液で除去することにより、図１５に示すように、ｎチャネルＭＩＳＦＥＴ１０１ａと、ｐチャネルＭＩＳＦＥＴ１０１ｂとを有するＣＭＩＳＦＥＴの構造を得た。
【００７５】
これ以降は、図示していないが、その後は、よく知られた方法により製造することにより、第１層配線までのＭＯＳ構造が得られる。例えば、層間絶縁膜を形成し、平坦化処理など通常の工程を経て、ゲート電極１４ａ、金属半導体化合物層１８ａ、金属半導体化合物層１８ｂに通じるコンタクトホールをそれぞれ開口する。続いて、これらのコンタクトホールの底面にバリアメタルとしてのＴｉＮをＣＶＤで堆積する。その後、全面にプラグ材料としてのＷを堆積し、コンタクトホールを埋め込む。次いで、全面をＣＭＰすることにより平坦化し、その後、配線材料としてＡｌ−Ｓｉ−Ｃｕ膜を堆積する。そして、フォトリソグラフィによりＡｌ−Ｓｉ−Ｃｕ膜をパターニングすることによって、第１層配線までのＭＯＳ構造が得られる。
【００７６】
以上説明したように、第４実施形態によれば、素子特性の劣化が懸念される高温工程を用いることなくＧｅを含む半導体領域上にＭＩＳＦＥＴを具備する半導体装置を製造することが可能となり、素子特性の劣化を抑制することができる。また、第４実施形態によれば、製造途中での酸化および膜剥がれに起因した製造工程での不良を抑えることができ、歩留まりの低下を防止することができる。
【００７７】
なお、本実施形態においては、ｐチャネルＭＩＳＦＥＴ１０１ｂには、金属半導体化合物層１８ｂとｎ型半導体領域１２ｂの界面には金属偏析層が存在しない。Ｇｅを含むチャネルの場合は、ホールに対するショットキー障壁高さは金属偏析層を持たない構造（例えば本実施形態ではＮｉＧｅ／Ｇｅ構造）で十分に低くすることが可能である。したがって、ｐチャネルＭＩＳＦＥＴ１０１ｂにおいては、金属偏析層を形成しない方が望ましい。また、本実施形態の場合、ｎチャネルＭＩＳＦＥＴ１０１ａ上の金属膜１７ａおよびｐチャネルＭＩＳＦＥＴ１０１ｂ上の金属膜１７ｂを別の金属膜を用いてもよいし、同一の金属膜を用いても良い。
【００７８】
（第５実施形態）
第５実施形態の半導体装置の製造方法を、図１６（ａ）乃至図１９を参照して説明する。図１６（ａ）乃至図１９は本実施形態の製造方法を示す工程断面図である。
【００７９】
まず、図１６（ａ）に示すように、半導体基板１を用意する。半導体基板１としてシリコン基板もしくはゲルマニウム基板を用いることができる。素子分離領域２１、ｐ型半導体領域２２ａ、ｎ型半導体領域２２ｂ、ゲート絶縁膜２３、ゲート電極２４およびゲート側壁２５の形成を行う。これらの形成は第４実施形態の製造方法と同じ工程を用いて行う。
【００８０】
次に、図１６（ｂ）に示すように、第１実施形態と同様に有機金属錯体および酸化剤を供給して、半導体領域２２ａ、２２ｂのソース／ドレインとなる領域およびゲート電極２５上に金属酸化物２６を堆積する。本実施形態では、有機金属錯体としてＹ（ｉ−ＰｒＣｐ）３を用い、酸化剤としてＨ２Ｏを用いた。また、本実施形態においては、第１実施形態と同様に、基板温度（または成膜雰囲気中の温度）は２５０℃に設定し、有機金属錯体および酸化剤の成膜サイクルは、計５サイクルとした。
【００８１】
次に、図１７（ａ）に示すように、ｎチャネルＭＩＳＦＥＴ１０１ａの形成領域のみを保護膜１１０ａを用いてマスクする。保護膜１１０ａの具体的な作成方法として、例えば、ＣＶＤ法を用いてＳｉＯ２膜を全面に堆積した後、通常のリソグラフィー技術を用いてｎチャネルＭＩＳＦＥＴ１０１ａの形成領域のみをマスクし、エッチング技術を用いてｐチャネルＭＩＳＦＥＴ１０１ｂの形成領域上のＳｉＯ２膜のみ選択的に除去すればよい。
【００８２】
その後、図１７（ｂ）に示すように、薬液を用いてｐチャネルＭＩＳＦＥＴ１０１ｂの形成領域上の金属酸化物２６のみ除去する。具体的な金属酸化物２６の除去方法としては、塩酸、希硫酸などの酸化力を持たない酸性の薬液を用いる方法がある。金属酸化物２６は酸化力を持たない酸性の薬液に対して容易に溶解するのに対して、半導体基板１および保護膜１１０ａは酸化力を持たない酸性の薬液には溶解しないため、選択的に除去することが可能である。
【００８３】
次に、図１８（ａ）に示すように、保護膜１１０ａを除去する。具体的な１１０ａの除去方法としては、フッ化水素酸等の薬液による除去のほか、ＣＦｘガスを用いた反応性イオンエッチングが挙げられる。
【００８４】
その後、図１８（ｂ）に示すように、金属膜２７を堆積する。本実施形態では金属膜２７としてＮｉを用いた。その後、不活性ガス中で熱処理を行うことにより、ｎ型半導体領域２２ｂと金属膜２７とが反応するとともに、ｐ型半導体領域２２ａおよび金属酸化物２６と、金属膜２７とが反応する。その後、未反応の金属膜を薬液で除去することにより、図１９に示すように、ｐチャネルＭＩＳＦＥＴのソース／ドレインおよびゲート電極２４に金属半導体化合物層２８ｂが形成され、ｎチャネルＭＩＳＦＥＴのソース／ドレインおよびゲート電極に金属半導体化合物層２８ａおよび金属偏析層１９ａが形成される。本実施形態では、Ｎ２ガス中、温度３５０℃、１分間の熱処理を行い、ｎ型半導体領域２２ｂにおいてはＮｉＧｅ層２８ｂが、ｐ型半導体領域２２ａにおいてはＹ金属偏析層を持つＮｉＧｅ層２８ａを形成した。形成されたＮｉＧｅ層２８ａ、２８ｂは約１５ｎｍであった。
【００８５】
これ以降は、図示していないが、その後は、よく知られた方法により製造することにより、第１層配線までのＭＯＳ構造が得られる。例えば、層間絶縁膜を形成し、平坦化処理など通常の工程を経て、ゲート電極層２４および金属半導体化合物２８ａおよび金属半導体化合物２８ｂに通じるコンタクトホールを開口する。そして、コンタクトホールの底面にバリアメタルとしてのＴｉＮをＣＶＤで堆積した後、全面にプラグ材料としてのＷを堆積し、コンタクトホールを埋め込む。その後、全面をＣＭＰすることにより平坦化し、続いて配線材料としてＡｌ−Ｓｉ−Ｃｕ膜を堆積し、フォトリソグラフィによりＡｌ−Ｓｉ−Ｃｕ膜をパターニングすることによって、第１層配線までのＭＯＳ構造が得られる。
【００８６】
この第５実施形態によれば、素子特性の劣化が懸念される高温工程を用いることなくＧｅを含む半導体領域上にＭＩＳＦＥＴを具備する半導体装置を製造することが可能となり、素子特性の劣化を抑制することができる。また、第５実施形態によれば、製造途中での酸化および膜剥がれに起因した製造工程での不良を抑えることができ、歩留まりの低下を防止することができる。
【００８７】
以上説明したように、各実施形態によれば、Ｇｅをチャネル材料に用いても、素子特性の劣化を抑制することができる。
【００８８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８９】
１  半導体基板
２  半導体領域
３  ゲート絶縁膜
４  ゲート電極
５  ゲート側壁
６  金属酸化物
７  金属膜
８  金属半導体化合物層
９  金属偏析層
１０  レジストパターン
１１  素子分離領域
１２ａ  ｐ型半導体領域
１２ｂ  ｎ型半導体領域
１３  ゲート絶縁膜
１４  ゲート電極
１５  ゲート側壁
１６  金属酸化物
１７  金属膜
１８ａ  金属半導体化合物層
１８ｂ  金属半導体化合物層
１９  金属偏析層
２１  素子分離領域
２２ａ  ｐ型半導体領域
２２ｂ  ｎ型半導体領域
２３  ゲート絶縁膜
２４  ゲート電極
２５  ゲート側壁
２６  金属酸化物
２７  金属膜
２８ａ  金属半導体化合物層
２８ｂ  金属半導体化合物層
２９  金属偏析層
１０１ａ  ｎチャネルＭＩＳＦＥＴ
１０１ｂ  ｐチャネルＭＩＳＦＥＴ
１１０ａ  保護膜
１１０ｂ  保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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