(57)【要約】【課題】電力の消費を抑制すると共に供給された電圧をより適正に昇圧する。【解決手段】トランジスタ回路１４ａ，１４ｂのトランジスタＴｒ１，Ｔｒ３の半導体基板２０には、それぞれトランジスタ回路１４ｂ，１４ｃのドレイン接続端子Ｔｄ２からの電圧Ｖ２，Ｖ３を順に印加し、トランジスタ回路１４ｃのトランジスタＴｒ１，Ｔｒ３の半導体基板２０には、トランジスタ回路１４ｃのドレイン接続端子Ｔｄ２からの電圧Ｖ３を印加し、トランジスタ回路１４ｂ，トランジスタ回路１４ｃのトランジスタＴｒ２，Ｔｒ４のウェル３０には、トランジスタ回路１４ａ，１４ｂのドレイン接続端子Ｔｒ１からの電圧Ｖ０，Ｖ１を順に印加する。これにより、電力の消費を抑制すると共に供給された電圧をより適正に昇圧することができる。【選択図】図１
2012064823.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に供給された電圧を昇圧して出力端子から出力する昇圧回路であって、
ｐ型の半導体からなる第１半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第１トランジスタと、
ｎ型の半導体からなる第２半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第１トランジスタのゲートに接続された第２トランジスタと、
ｐ型の半導体からなる第３半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第３トランジスタと、
ｎ型の半導体からなる第４半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第３トランジスタのゲートに接続された第４トランジスタと、
前記第１トランジスタのソースと前記第２トランジスタのソースと前記第３トランジスタのゲートと前記第４トランジスタのゲートとに接続された第１ソースゲート接続端子と、
前記第３トランジスタのソースと前記第４トランジスタのソースと前記第１トランジスタのゲートと前記第２トランジスタのゲートとに接続された第２ソースゲート接続端子と、
前記第１トランジスタのドレインおよび前記第３トランジスタのドレインに接続された第１ドレイン接続端子と、
前記第２トランジスタのドレインおよび前記第４トランジスタのドレインに接続された第２ドレイン接続端子と、
前記第１ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に第１クロック信号が印加される第１キャパシタと、
前記第２ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に前記第１クロック信号と逆相の第２クロック信号が印加される第２キャパシタと、
を有するトランジスタ回路をｎ個（ｎは２以上の整数）備え、
前記トランジスタ回路の第２ドレイン接続端子を隣接する前記トランジスタ回路の第１ドレイン接続端子に接続することにより前記トランジスタ回路がｎ個に亘って直列に接続され、ｎ個のトランジスタ回路のうち始端のトランジスタ回路の第１ドレイン接続端子が前記入力端子に接続され、ｎ個のトランジスタ回路のうち終端のトランジスタ回路の第２ドレイン接続端子が前記出力端子に接続され、前記始端のトランジスタ回路からｉ番目（１≦ｉ≦ｎ，ｉは整数）のトランジスタ回路の第１トランジスタの第１半導体基板および第３トランジスタの第３半導体基板に前記始端のトランジスタ回路からｊ番目（ｉ＜ｊ≦ｎ，ｊは整数）のトランジスタ回路の第２ドレイン接続端子からの電圧が印加され、前記始端のトランジスタ回路からｋ番目（２≦ｋ≦ｎ，ｋは整数）のトランジスタ回路の第２トランジスタの第２半導体基板および第４トランジスタの第４半導体基板に前記始端のトランジスタ回路からｌ番目（１≦ｌ＜ｋ，ｌは整数）のトランジスタ回路の第１ドレイン接続端子からの電圧が印加されてなる、
昇圧回路。
【請求項２】
請求項１記載の昇圧回路であって、
前記始端のトランジスタ回路から前記始端から（ｎ−１）番目のトランジスタ回路までの各トランジスタ回路の第１トランジスタの第１半導体基板および第３トランジスタの第３半導体基板には、それぞれ前記始端から２番目のトランジスタ回路から前記終端のトランジスタ回路までの各トランジスタ回路の第２ドレイン接続端子からの電圧が順に印加され、前記終端のトランジスタ回路の第１トランジスタの第１半導体基板および第３トランジスタの第３半導体基板には、前記終端のトランジスタ回路の第２ドレイン接続端子からの電圧が印加されてなる
昇圧回路。
【請求項３】
請求項１または２記載の昇圧回路であって、
前記始端のトランジスタ回路の第２トランジスタの第２半導体基板および第４トランジスタの第４半導体基板には、接地電圧が供給され、前記始端から２番目のトランジスタ回路から前記終端のトランジスタ回路までの各トランジスタ回路の第２トランジスタの第２半導体基板および第４トランジスタの第４半導体基板には、それぞれ前記始端のトランジスタ回路から前記始端から（ｎ−１）番目のトランジスタ回路までの各トランジスタ回路の第１ドレイン接続端子からの電圧が順に印加されてなる、
昇圧回路。
【請求項４】
請求項１記載の昇圧回路であって、
前記トランジスタ回路として構成され、前記終端のトランジスタ回路の第２ドレイン接続端子に前記第１ドレイン接続端子が接続されてなる終端付加回路を備え、
前記始端のトランジスタ回路から前記始端から（ｎ−１）番目のトランジスタ回路までの各トランジスタ回路の第１トランジスタの第１半導体基板および第３トランジスタの第３半導体基板には、それぞれ前記始端から２番目のトランジスタ回路から前記終端のトランジスタ回路までの各トランジスタ回路の第２ドレイン接続端子からの電圧が順に印加され、前記終端のトランジスタ回路の第１トランジスタの第１半導体基板および第３トランジスタの第３半導体基板および前記終端付加回路の第１トランジスタの第１半導体基板および第３トランジスタの第３半導体基板には、前記終端付加回路の第２ドレイン接続端子からの電圧が印加されてなる
回路である、
昇圧回路。
【請求項５】
請求項４記載の昇圧回路であって、
前記始端のトランジスタ回路の第２トランジスタの第２半導体基板および第４トランジスタの第４半導体基板には、接地電圧が供給され、前記始端から２番目のトランジスタ回路から前記終端のトランジスタ回路までの各トランジスタ回路の第２トランジスタの第２半導体基板および第４トランジスタの第４半導体基板には、それぞれ前記始端のトランジスタ回路から前記始端から（ｎ−１）番目のトランジスタ回路までの各トランジスタ回路の第１ドレイン接続端子からの電圧が順に印加され、前記終端付加回路の第２トランジスタの第２半導体基板および第４トランジスタの第４半導体基板には、前記終端のトランジスタ回路の第１ドレイン接続端子からの電圧が印加されてなる
昇圧回路。
【請求項６】
請求項４または５記載の昇圧回路であって、
前記終端付加回路の第１キャパシタおよび第２キャパシタは、前記トランジスタ回路の第１キャパシタおよび第２キャパシタより容量が小さいキャパシタである、
昇圧回路。
【請求項７】
電圧入力端子に供給された所定電圧を昇圧して電圧出力端子から出力するブーストコンバータであって、
前記電圧入力端子と前記電圧出力端子との間に直列に接続されたインダクタと、
ｎ型の半導体からなるｎ基板に形成されたｐ型の電界効果トランジスタとして構成され、ドレインが前記インダクタに接続されると共にソースが前記電圧出力端子に接続されてなる第１スイッチング素子と、
ｐ型の半導体からなるｐ基板に形成されたｎ型の電界効果トランジスタとして構成され、前記インダクタと前記第１スイッチングトランジスタとの間で前記インダクタからみて前記電圧出力端子に並列に接続された第２スイッチング素子と、
前記第１スイッチング素子と前記電圧出力端子との間で前記第１スイッチング素子からみて前記電圧出力端子に並列に接続されたキャパシタと、
請求項１ないし６いずれか１つの請求項に記載され、前記入力端子が前記電圧入力端子に接続され、前記ｎ個のトランジスタ回路のうちの１つの第１ドレイン接続端子が前記第１スイッチング素子のｎ基板に接続されると共に前記ｎ個のトランジスタ回路のうちの１つの第２ドレイン接続端子が前記第２スイッチング素子のｐ基板に接続されてなる昇圧回路と、
前記昇圧回路の前記出力端子からの電圧を用いてクロック信号を生成し、生成したクロック信号を前記第１スイッチング素子のゲートおよび前記第２スイッチング素子のゲートに供給するクロック信号生成供給回路と、
を備えるブーストコンバータ。
【請求項８】
入力端子に供給された電圧を昇圧して出力端子から出力する昇圧回路であって、
ｐ型の半導体からなる第１半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第１トランジスタと、
ｎ型の半導体からなる第２半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第１トランジスタのゲートに接続された第２トランジスタと、
ｐ型の半導体からなる第３半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第３トランジスタと、
ｎ型の半導体からなる第４半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第３トランジスタのゲートに接続された第４トランジスタと、
前記第１トランジスタのソースと前記第２トランジスタのソースと前記第３トランジスタのゲートと前記第４トランジスタのゲートとに接続された第１ソースゲート接続端子と、
前記第３トランジスタのソースと前記第４トランジスタのソースと前記第１トランジスタのゲートと前記第２トランジスタのゲートとに接続された第２ソースゲート接続端子と、
前記第１トランジスタのドレインおよび前記第３トランジスタのドレインに接続された第１ドレイン接続端子と、
前記第２トランジスタのドレインおよび前記第４トランジスタのドレインに接続された第２ドレイン接続端子と、
前記第１半導体基板に接続された第１基板接続端子と、
前記第１ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に第１クロック信号が印加される第１キャパシタと、
前記第２ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に前記第１クロック信号と逆相の第２クロック信号が印加される第２キャパシタと、
前記第１基板接続端子と前記第１ドレイン接続端子との間の電圧が前記所定電圧以下であるときには前記第１ドレイン接続端子の電圧近傍の第１電圧に調整された電圧を出力し、前記第１基板接続端子と前記第１ドレイン接続端子との間の電圧が前記所定電圧を超えているときに前記第１基板接続端子の電圧近傍の第２電圧に調整された電圧を出力する第１基板電圧検出回路と、
前記第１基板電圧検出回路から出力された電圧が前記第１電圧であるときには前記第２ドレイン接続端子からの電圧を前記第１基板接続端子に供給し、前記第１基板電圧検出回路から出力された電圧が前記第２電圧であるときには前記第１ドレイン接続端子からの電圧を前記第１基板接続端子に供給する第１基板電圧供給回路と、
を有するトランジスタ回路をｎ個（ｎは２以上の整数）備え、
前記トランジスタ回路の第２ドレイン接続端子を隣接する前記トランジスタ回路の第１ドレイン接続端子に接続することにより前記トランジスタ回路がｎ個に亘って直列に接続され、ｎ個のトランジスタ回路のうち始端のトランジスタ回路の第１ドレイン接続端子が前記入力端子に接続され、ｎ個のトランジスタ回路のうち終端のトランジスタ回路の第２ドレイン接続端子が前記出力端子に接続されてなる
昇圧回路。
【請求項９】
請求項８記載の昇圧回路であって、
前記第１基板電圧検出回路は、
ｎ型の電界効果トランジスタとして構成されゲートおよびドレインが前記第１ドレイン接続端子に接続された第１電圧検出用トランジスタと、
ｎ型の電界効果トランジスタとして構成されソースが前記第１電圧検出用トランジスタのソースに接続されると共にゲートおよびドレインが前記第１基板接続端子に接続された第２電圧検出用トランジスタと、
を有する回路であり、
前記第１基板電圧供給回路は、
ｐ型の電界効果トランジスタとして構成されゲートが前記第１電圧検出用トランジスタのドレインまたは第２電圧検出用トランジスタのドレインに接続されると共にソースが前記第１基板接続端子に接続された第１基板用第１調整トランジスタと、ｎ型の電界効果トランジスタとして構成されゲートが前記第１電圧検出用トランジスタのドレインまたは第２電圧検出用トランジスタのドレインに接続されると共にソースが前記第１ドレイン接続端子に接続されドレインが前記第１基板用第１調整トランジスタのドレインに接続された第１基板用第２調整トランジスタと、を備える第１基板用中間出力回路と、
ｐ型の電界効果トランジスタとして構成されゲートが前記第１基板用中間出力回路の前記第１基板用第１調整トランジスタのドレインまたは前記第１基板用第２調整トランジスタのドレインに接続されると共にソースが前記第２ドレイン接続端子に接続された第１基板用第３調整トランジスタと、ｎ型の電界効果トランジスタとして構成されゲートが前記第１基板用中間出力回路の前記第１基板用第１調整トランジスタのドレインまたは前記第１基板用第２調整トランジスタのドレインに接続されると共にソースが前記第１ドレイン接続端子に接続されドレインが前記第１基板用第３調整トランジスタのドレインと前記第１基板接続端子とに接続された第１基板用第４調整トランジスタと、を備える第１基板電圧発生回路と、
を有する回路である
昇圧回路。
【請求項１０】
入力端子に供給された電圧を昇圧して出力端子から出力する昇圧回路であって、
ｐ型の半導体からなる第１半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第１トランジスタと、
ｎ型の半導体からなる第２半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第１トランジスタのゲートに接続された第２トランジスタと、
ｐ型の半導体からなる第３半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第３トランジスタと、
ｎ型の半導体からなる第４半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第３トランジスタのゲートに接続された第４トランジスタと、
前記第１トランジスタのソースと前記第２トランジスタのソースと前記第３トランジスタのゲートと前記第４トランジスタのゲートとに接続された第１ソースゲート接続端子と、
前記第３トランジスタのソースと前記第４トランジスタのソースと前記第１トランジスタのゲートと前記第２トランジスタのゲートとに接続された第２ソースゲート接続端子と、
前記第１トランジスタのドレインおよび前記第３トランジスタのドレインに接続された第１ドレイン接続端子と、
前記第２トランジスタのドレインおよび前記第４トランジスタのドレインに接続された第２ドレイン接続端子と、
前記第２半導体基板に接続された第２基板接続端子と、
前記第１ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に第１クロック信号が印加される第１キャパシタと、
前記第２ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に前記第１クロック信号と逆相の第２クロック信号が印加される第２キャパシタと、
前記第２基板接続端子と前記第２ドレイン接続端子との間の電圧が前記所定電圧以下であるときには前記第２基板接続端子の電圧近傍の第３電圧に調整された電圧を出力し、前記第２基板接続端子と前記第２ドレイン接続端子との間の電圧が前記所定電圧を超えているときに前記第２ドレイン接続端子の電圧近傍の第４電圧に調整された電圧を出力する第２基板電圧検出回路と、
前記第２基板電圧検出回路から出力された電圧が前記第３電圧であるときには前記第１ドレイン接続端子からの電圧を前記第２基板接続端子に供給し、前記第２基板電圧検出回路から出力された電圧が前記第４電圧であるときには前記第２ドレイン接続端子からの電圧を前記第２基板接続端子に供給する第２基板電圧供給回路と、
を有するトランジスタ回路をｎ個（ｎは２以上の整数）備え、
前記トランジスタ回路の第２ドレイン接続端子を隣接する前記トランジスタ回路の第１ドレイン接続端子に接続することにより前記トランジスタ回路がｎ個に亘って直列に接続され、ｎ個のトランジスタ回路のうち始端のトランジスタ回路の第１ドレイン接続端子が前記入力端子に接続され、ｎ個のトランジスタ回路のうち終端のトランジスタ回路の第２ドレイン接続端子が前記出力端子に接続されてなる
昇圧回路。
【請求項１１】
請求項１０記載の昇圧回路であって、
前記第２基板電圧検出回路は、
ｎ型の電界効果トランジスタとして構成されゲートおよびドレインが前記第２基板接続端子に接続された第３電圧検出用トランジスタと、
ｎ型の電界効果トランジスタとして構成されソースが前記第３電圧検出用トランジスタのソースに接続されると共にゲートおよびドレインが前記第２ドレイン接続端子に接続された第４電圧検出用トランジスタと、
を有する回路であり、
前記第２基板電圧供給回路は、
ｐ型の電界効果トランジスタとして構成されゲートが前記第３電圧検出用トランジスタのドレインまたは前記第４電圧検出用トランジスタのドレインに接続されると共にソースが前記第２基板接続端子に接続された第２基板用第１調整トランジスタと、ｎ型の電界効果トランジスタとして構成されゲートが前記第２基板用検出出力端子に接続されると共にソースが前記第３電圧検出用トランジスタのドレインまたは前記第４電圧検出用トランジスタのドレインに接続されドレインが前記第２基板用第１調整トランジスタのドレインに接続された第２基板用第２調整トランジスタと、を備える第２基板用中間出力回路と、
ｐ型の電界効果トランジスタとして構成されゲートが第２基板用第１調整トランジスタのドレインまたは第２基板用第２調整トランジスタのドレインに接続されると共にソースが前記第２ドレイン接続端子に接続された第２基板用第３調整トランジスタと、ｎ型の電界効果トランジスタとして構成されゲートが２基板用第１調整トランジスタのドレインまたは第２基板用第２調整トランジスタのドレインに接続されると共にソースが前記第１ドレイン接続端子に接続されドレインが前記第２基板用第３調整トランジスタのドレインと前記第２基板接続端子とに接続された第２基板用第４調整トランジスタと、を備える第２基板電圧発生回路と、
を有する回路である
昇圧回路。
【請求項１２】
入力端子に供給された電圧を昇圧して出力端子から出力する昇圧回路であって、
ｐ型の半導体からなる第１半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第１トランジスタと、ｎ型の半導体からなる第２半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第１トランジスタのゲートに接続された第２トランジスタと、ｐ型の半導体からなる第３半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第３トランジスタと、ｎ型の半導体からなる第４半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第３トランジスタのゲートに接続された第４トランジスタと、前記第１トランジスタのソースと前記第２トランジスタのソースと前記第３トランジスタのゲートと前記第４トランジスタのゲートとに接続された第１ソースゲート接続端子と、前記第３トランジスタのソースと前記第４トランジスタのソースと前記第１トランジスタのゲートと前記第２トランジスタのゲートとに接続された第２ソースゲート接続端子と、前記第１トランジスタのドレインおよび前記第３トランジスタのドレインに接続された第１ドレイン接続端子と、前記第２トランジスタのドレインおよび前記第４トランジスタのドレインに接続された第２ドレイン接続端子と、前記第１半導体基板に接続された第１基板接続端子と、前記第１ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に第１クロック信号が印加される第１キャパシタと、前記第２ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に前記第１クロック信号と逆相の第２クロック信号が印加される第２キャパシタと、を有するトランジスタ回路をｎ個（ｎは２以上の整数）備え、前記トランジスタ回路の第２ドレイン接続端子を隣接する前記トランジスタ回路の第１ドレイン接続端子に接続することにより前記トランジスタ回路がｎ個に亘って直列に接続され、ｎ個のトランジスタ回路のうち始端のトランジスタ回路の第１ドレイン接続端子が前記入力端子に接続され、ｎ個のトランジスタ回路のうち終端のトランジスタ回路の第２ドレイン接続端子が前記出力端子に接続されてなる多段トランジスタ回路と、
前記入力端子と接地との間の電圧が所定電圧以下であるときには接地電圧近傍の第１電圧に調整された電圧を出力し、前記入力端子と接地との間の電圧が前記所定電圧を超えているときには前記入力端子の電圧近傍の第２電圧に調整された電圧を出力する入力電圧検出回路と、
前記入力電圧検出回路から出力された電圧が前記第１電圧であるときには前記多段トランジスタ回路のｎ個のトランジスタ回路のそれぞれにおいて前記第２ドレイン接続端子からの電圧を前記第１基板接続端子に供給し、前入力電圧検出回路から出力された電圧が前記第２電圧であるときには前記多段トランジスタ回路のｎ個のトランジスタ回路のそれぞれにおいて前記第１ドレイン接続端子からの電圧を前記第１基板接続端子に供給する第１基板電圧供給回路と、
を備える昇圧回路。
【請求項１３】
請求項１２記載の昇圧回路であって、
前記入力電圧検出回路は、
ｎ型の電界効果トランジスタとして構成されゲートおよびドレインが前記入力端子に接続された第１入力電圧検出用トランジスタと、
ｎ型の電界効果トランジスタとして構成されドレインが前記第１入力電圧検出用トランジスタのソースに接続されると共にゲートおよびソースが接地されてなる第２入力電圧検出用トランジスタと、
を備える回路であり、
前記第１基板電圧供給回路は、
ｐ型の電界効果トランジスタとして構成されゲートが前記第１入力電圧検出用トランジスタのドレインおよび前記第２入力電圧検出用トランジスタのドレインに接続されると共にソースが前記入力端子に接続された第１基板用第１調整トランジスタと、ｎ型の電界効果トランジスタとして構成されゲートが前記第１入力電圧検出用トランジスタのドレインと前記第２入力電圧検出用トランジスタのドレインとに接続されると共にソースが接地されドレインが前記第１基板用第１調整トランジスタのドレインに接続された第１基板用第２調整トランジスタと、を備える第１基板用中間出力回路と、
ｐ型の電界効果トランジスタとして構成されゲートが前記第１基板用第１調整トランジスタのドレインまたは前記第１基板用第２調整トランジスタのドレインに接続されると共にソースが前記第２ドレイン接続端子に接続された第１基板用第３調整トランジスタと、ｎ型の電界効果トランジスタとして構成されゲートが前記第１基板用第１調整トランジスタのドレインまたは前記第１基板用第２調整トランジスタのドレインに接続されると共にソースが前記第１ドレイン接続端子に接続されドレインが前記第１基板用第３調整トランジスタのドレインと接続された第１基板用第４調整トランジスタとを有する接続回路をｎ個備え、前記各接続回路の第１基板用第３調整トランジスタのドレインおよび第１基板用第４調整トランジスタのドレインが前記第１基板接続端子に接続されてなる第１基板電圧発生回路と、
を備える回路である
昇圧回路。
【請求項１４】
入力端子に供給された電圧を昇圧して出力端子から出力する昇圧回路であって、
ｐ型の半導体からなる第１半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第１トランジスタと、ｎ型の半導体からなる第２半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第１トランジスタのゲートに接続された第２トランジスタと、ｐ型の半導体からなる第３半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第３トランジスタと、ｎ型の半導体からなる第４半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第３トランジスタのゲートに接続された第４トランジスタと、前記第１トランジスタのソースと前記第２トランジスタのソースと前記第３トランジスタのゲートと前記第４トランジスタのゲートとに接続された第１ソースゲート接続端子と、前記第３トランジスタのソースと前記第４トランジスタのソースと前記第１トランジスタのゲートと前記第２トランジスタのゲートとに接続された第２ソースゲート接続端子と、前記第１トランジスタのドレインおよび前記第３トランジスタのドレインに接続された第１ドレイン接続端子と、前記第２トランジスタのドレインおよび前記第４トランジスタのドレインに接続された第２ドレイン接続端子と、前記第２半導体基板に接続された第２基板接続端子と、前記第１ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に第１クロック信号が印加される第１キャパシタと、前記第２ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に前記第１クロック信号と逆相の第２クロック信号が印加される第２キャパシタと、を有するトランジスタ回路をｎ個（ｎは２以上の整数）備え、前記トランジスタ回路の第２ドレイン接続端子を隣接する前記トランジスタ回路の第１ドレイン接続端子に接続することにより前記トランジスタ回路がｎ個に亘って直列に接続され、ｎ個のトランジスタ回路のうち始端のトランジスタ回路の第１ドレイン接続端子が前記入力端子に接続され、ｎ個のトランジスタ回路のうち終端のトランジスタ回路の第２ドレイン接続端子が前記出力端子に接続されてなる多段トランジスタ回路と、
前記入力端子と接地との間の電圧が所定電圧以下であるときには接地電圧近傍の第１電圧に調整された電圧を出力し、前記入力端子と接地との間の電圧が前記所定電圧を超えているときには前記入力端子の電圧近傍の第２電圧に調整された電圧を出力する入力電圧検出回路と、
前記入力電圧検出回路から出力された電圧が前記第１電圧であるときには前記多段トランジスタ回路のｎ個のトランジスタ回路のそれぞれにおいて前記第１ドレイン接続端子からの電圧を前記第２基板接続端子に供給し、前記入力電圧検出回路から出力された電圧が前記第２電圧であるときには前記多段トランジスタ回路のｎ個のトランジスタ回路のそれぞれにおいて前記第２ドレイン接続端子からの電圧を前記第２基板接続端子に供給する第２基板電圧供給回路、
を備える昇圧回路。
【請求項１５】
請求項１４記載の昇圧回路であって、
前記入力電圧検出回路は、
ｎ型の電界効果トランジスタとして構成されゲートおよびドレインが前記入力端子に接続された第１入力電圧検出用トランジスタと、
ｎ型の電界効果トランジスタとして構成されドレインが前記第１入力電圧検出用トランジスタのソースに接続されると共にゲートおよびソースが接地されてなる第２入力電圧検出用トランジスタと、
を備える回路であり、
前記第２基板電圧供給回路は、
ｐ型の電界効果トランジスタとして構成されゲートが前記第１入力電圧検出用トランジスタのドレインと前記第２入力電圧検出用トランジスタのドレインとに接続されると共にソースが前記出力端子に接続された第２基板用第１調整トランジスタと、ｎ型の電界効果トランジスタとして構成されゲートが前記第１入力電圧検出用トランジスタのドレインと前記第２入力電圧検出用トランジスタのドレインとに接続されると共にソースが接地されドレインが前記第２基板用第１調整トランジスタのドレインに接続された第２基板用第２調整トランジスタと、を備える第２基板用中間出力回路と、
ｐ型の電界効果トランジスタとして構成されゲートが前記第２基板用第１調整トランジスタのドレインと前記２基板用第２調整トランジスタのドレインとに接続されると共にソースが前記第２ドレイン接続端子に接続された第２基板用第３調整トランジスタと、ｎ型の電界効果トランジスタとして構成されゲートが前記第２基板用第１調整トランジスタのドレインと前記２基板用第２調整トランジスタのドレインとに接続されると共にソースが前記第１ドレイン接続端子に接続されドレインが前記第２基板用第３調整トランジスタのドレインとに接続された第２基板用第４調整トランジスタとを有する接続回路をｎ個備え、前記各接続回路の前記第２基板用第３調整トランジスタのドレインおよび前記第２基板用第４調整トランジスタのドレインとが前記トランジスタ回路の第２基板接続端子に接続されてなる回路である
を備える回路である
昇圧回路。
【請求項１６】
請求項８，９，１２，１３いずれか１つの請求項に記載の昇圧回路であって、
前記トランジスタ回路は、前記第３半導体基板に接続された第３基板接続端子を有し、前記第３基板接続端子は、前記第１基板接続端子に接続されてなる、
昇圧回路。
【請求項１７】
請求項１０，１１，１４，１５いずれか１つの請求項に記載の昇圧回路であって、
前記トランジスタ回路は、前記第４半導体基板に接続された第４基板接続端子を有し、前記第４基板接続端子は前記第２基板接続端子に接続されてなる回路である
昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路およびブーストコンバータに関し、詳しくは、入力端子に供給された電圧を昇圧して出力端子から出力する昇圧回路および電圧入力端子に供給された所定電圧を昇圧して電圧出力端子から出力するブーストコンバータに関する。
【背景技術】
【０００２】
従来、この種の昇圧回路としては、ゲートとドレインを相互に接続したＮチャネル型ＭＯＳＦＥＴが直列に接続され、各ＭＯＳＦＥＴのゲートとドレインとの接続点であるノードに容量素子の一端が接続され、各容量素子の他端には互いに逆相のクロックが交互に接続されてなるチャージポンプ回路として構成されたものが提案されている（例えば、特許文献１参照）。この回路では、出力と接地電位との間に抵抗が接続されており、抵抗分割によって降圧された複数の電圧を各ＭＯＳＦＥＴの基板電圧として供給している。そして、複数の電圧を各ＭＯＳＦＥＴの基板電圧として供給する際には、後段のＭＯＳＦＥＴになるほど高い基板電圧を供給することにより、各ＭＯＳＦＥＴのオン抵抗を下げて昇圧効率を向上させているとしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１３３７７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の昇圧回路では、各電界効果トランジスタのゲートとドレインとが接続されているため、ドレインとソースとの間の電圧がトランジスタのしきい値電圧分下がってしまう。このため、例えば、０．２Ｖ〜０．５Ｖの電圧を１．２Ｖ〜１．８Ｖに昇圧する場合など、比較的低い電圧範囲で昇圧を行なう際に、適正に行なうことができない場合がある。また、上述の昇圧回路では、出力電圧を抵抗分割して各トランジスタの基板電圧として供給しているため、電力消費が大きくなってしまう。したがって、電力の消費を抑制すると共に供給された電圧をより適正に昇圧することが望ましい。
【０００５】
さらに、上述の昇圧回路では、出力電圧を抵抗分割して各トランジスタの基板電圧として供給しているため、昇圧回路に入力する電圧が変動すると出力電圧と共に基板電圧も変動してトランジスタがラッチアップを起こす場合がある。したがって、こうしたトランジスタのラッチアップを抑制しつつ、より適正な昇圧を行なうことが望ましい。
【０００６】
本発明の昇圧回路およびブーストコンバータは、電力の消費を抑制すると共に供給された電圧をより適正に昇圧することを主目的とする。また、本発明の昇圧回路は、トランジスタのラッチアップを抑制しつつより適正な昇圧を行なうことを主目的とする。
【課題を解決するための手段】
【０００７】
本発明の昇圧回路およびブーストコンバータは、上述の主目的を達成するために以下の手段を採った。
【０００８】
本発明の第１の昇圧回路は、
入力端子に供給された電圧を昇圧して出力端子から出力する昇圧回路であって、
ｐ型の半導体からなる第１半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第１トランジスタと、
ｎ型の半導体からなる第２半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第１トランジスタのゲートに接続された第２トランジスタと、
ｐ型の半導体からなる第３半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第３トランジスタと、
ｎ型の半導体からなる第４半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第３トランジスタのゲートに接続された第４トランジスタと、
前記第１トランジスタのソースと前記第２トランジスタのソースと前記第３トランジスタのゲートと前記第４トランジスタのゲートとに接続された第１ソースゲート接続端子と、
前記第３トランジスタのソースと前記第４トランジスタのソースと前記第１トランジスタのゲートと前記第２トランジスタのゲートとに接続された第２ソースゲート接続端子と、
前記第１トランジスタのドレインおよび前記第３トランジスタのドレインに接続された第１ドレイン接続端子と、
前記第２トランジスタのドレインおよび前記第４トランジスタのドレインに接続された第２ドレイン接続端子と、
前記第１ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に第１クロック信号が印加される第１キャパシタと、
前記第２ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に前記第１クロック信号と逆相の第２クロック信号が印加される第２キャパシタと、
を有するトランジスタ回路をｎ個（ｎは２以上の整数）備え、
前記トランジスタ回路の第２ドレイン接続端子を隣接する前記トランジスタ回路の第１ドレイン接続端子に接続することにより前記トランジスタ回路がｎ個に亘って直列に接続され、ｎ個のトランジスタ回路のうち始端のトランジスタ回路の第１ドレイン接続端子が前記入力端子に接続され、ｎ個のトランジスタ回路のうち終端のトランジスタ回路の第２ドレイン接続端子が前記出力端子に接続され、前記始端のトランジスタ回路からｉ番目（１≦ｉ≦ｎ，ｉは整数）のトランジスタ回路の第１トランジスタの第１半導体基板および第３トランジスタの第３半導体基板に前記始端のトランジスタ回路からｊ番目（ｉ＜ｊ≦ｎ，ｊは整数）のトランジスタ回路の第２ドレイン接続端子からの電圧が印加され、前記始端のトランジスタ回路からｋ番目（２≦ｋ≦ｎ，ｋは整数）のトランジスタ回路の第２トランジスタの第２半導体基板および第４トランジスタの第４半導体基板に前記始端のトランジスタ回路からｌ番目（１≦ｌ＜ｋ，ｌは整数）のトランジスタ回路の第１ドレイン接続端子からの電圧が印加されてなる、
ことを要旨とする。
【０００９】
この本発明の第１の昇圧回路では、第１クロック信号が所定の高電圧（ハイレベル）になると共に第２クロック信号が所定の低電圧（ローレベル）になると、各トランジスタ回路の第３トランジスタがオンして、第２ソースゲート接続端子の電圧が第１ドレイン接続端子の電圧近傍の電圧となる。そして、第１クロック信号がローレベルになると共に第２クロック信号がハイレベルになると、第２キャパシタにより第２ソースゲート接続端子の電圧が第２クロック信号の電圧分昇圧され、第４トランジスタがオンしているから、第２ドレイン接続端子の電圧が第１ドレイン接続端子の電圧に第２クロック信号の電圧を加えた電圧となる一方で、第１トランジスタがオンしているから第１ソースゲート接続端子の電圧が第１ドレイン接続端子の電圧近傍の電圧となる。そして、次に、第１クロック信号が所定の高電圧（ハイレベル）になると共に第２クロック信号が所定の低電圧（ローレベル）になると、第１キャパシタにより第１ソースゲート接続端子の電圧が第１クロック信号の電圧分昇圧され、第２トランジスタがオンしているから、第２ドレイン接続端子の電圧が第１ドレイン接続端子の電圧に第２クロック信号の電圧を加えた電圧に維持される。このように、各トランジスタ回路では、第２ドレイン接続端子の電圧を第１ドレイン接続端子の電圧に第１クロック信号または第２クロック信号の電圧を加えた電圧まで昇圧するから、昇圧回路では、始端のトランジスタ回路から終端のトランジスタ回路に向けて順に高くすることができ、入力端子に供給された電圧をより適正に昇圧して出力端子から出力することができる。また、電界効果トランジスタの始端のトランジスタ回路からｉ番目（１≦ｉ≦ｎ，ｉは整数）のトランジスタ回路の第１トランジスタの第１半導体基板および第３トランジスタの第３半導体基板に前記始端のトランジスタ回路からｊ番目（ｉ＜ｊ≦ｎ，ｊは整数）のトランジスタ回路の第２ドレイン接続端子からの電圧を印加し、始端のトランジスタ回路からｋ番目（２≦ｋ≦ｎ，ｋは整数）のトランジスタ回路の第２トランジスタの第２半導体基板および第４トランジスタの第４半導体基板に始端のトランジスタ回路からｌ番目（１≦ｌ＜ｋ，ｌは整数）のトランジスタ回路の第１ドレイン接続端子からの電圧を印加するから、出力端子に出力された電圧を抵抗分割により第１半導体基板，第２半導体基板、第３半導体基板，第４半導体基板に供給するものに比して電力消費を抑制することができる。これにより、電力の消費を抑制すると共に供給された電圧をより適正に昇圧することができる。ここで、「電界効果トランジスタ」には、金属酸化物半導体電界効果トランジスタ (Metal Oxide Semiconductor Field Effect Transistor: MOSFET)などが含まれる。
【００１０】
こうした本発明の第１の昇圧回路において、前記始端のトランジスタ回路から前記始端から（ｎ−１）番目のトランジスタ回路までの各トランジスタ回路の第１トランジスタの第１半導体基板および第３トランジスタの第３半導体基板には、それぞれ前記始端から２番目のトランジスタ回路から前記終端のトランジスタ回路までの各トランジスタ回路の第２ドレイン接続端子からの電圧が順に印加され、前記終端のトランジスタ回路の第１トランジスタの第１半導体基板および第３トランジスタの第３半導体基板には、前記終端のトランジスタ回路の第２ドレイン接続端子からの電圧が印加されてなるものとすることもできるし、前記始端のトランジスタ回路の第２トランジスタの第２半導体基板および第４トランジスタの第４半導体基板には、接地電圧が供給され、前記始端から２番目のトランジスタ回路から前記終端のトランジスタ回路までの各トランジスタ回路の第２トランジスタの第２半導体基板および第４トランジスタの第４半導体基板には、それぞれ前記始端のトランジスタ回路から前記始端から（ｎ−１）番目のトランジスタ回路までの各トランジスタ回路の第１ドレイン接続端子からの電圧が順に印加されてなるものとすることもできる。
【００１１】
また、本発明の昇圧回路において、前記トランジスタ回路として構成され、前記終端のトランジスタ回路の第２ドレイン接続端子に前記第１ドレイン接続端子が接続されてなる終端付加回路を備え、前記始端のトランジスタ回路から前記始端から（ｎ−１）番目のトランジスタ回路までの各トランジスタ回路の第１トランジスタの第１半導体基板および第３トランジスタの第３半導体基板には、それぞれ前記始端から２番目のトランジスタ回路から前記終端のトランジスタ回路までの各トランジスタ回路の第２ドレイン接続端子からの電圧が順に印加され、前記終端のトランジスタ回路の第１トランジスタの第１半導体基板および第３トランジスタの第３半導体基板および前記終端付加回路の第１トランジスタの第１半導体基板および第３トランジスタの第３半導体基板には、前記終端付加回路の第２ドレイン接続端子からの電圧が印加されてなるものとすることもできる。こうすれば、終端のトランジスタ回路の第１半導体基板および第３トランジスタの第３半導体基板により適正な電圧を供給することができる。
【００１２】
終端付加回路を備える態様の本発明の第１の昇圧回路において、前記始端のトランジスタ回路の第２トランジスタの第２半導体基板および第４トランジスタの第４半導体基板には、接地電圧が供給され、前記始端から２番目のトランジスタ回路から前記終端のトランジスタ回路までの各トランジスタ回路の第２トランジスタの第２半導体基板および第４トランジスタの第４半導体基板には、それぞれ前記始端のトランジスタ回路から前記始端から（ｎ−１）番目のトランジスタ回路までの各トランジスタ回路の第１ドレイン接続端子からの電圧が順に印加され、前記終端付加回路の第２トランジスタの第２半導体基板および第４トランジスタの第４半導体基板には、前記終端のトランジスタ回路の第１ドレイン接続端子からの電圧が印加されてなるものとすることもできる。
【００１３】
また、終端付加回路を備える態様の本発明の第１の昇圧回路において、前記終端付加回路の第１キャパシタおよび第２キャパシタは、前記トランジスタ回路の第１キャパシタおよび第２キャパシタより容量が小さいキャパシタであるものとすることもできる。
【００１４】
本発明のブーストコンバータは、
電圧入力端子に供給された所定電圧を昇圧して電圧出力端子から出力するブーストコンバータであって、
前記電圧入力端子と前記電圧出力端子との間に直列に接続されたインダクタと、
ｎ型の半導体からなるｎ基板に形成されたｐ型の電界効果トランジスタとして構成され、ドレインが前記インダクタに接続されると共にソースが前記電圧出力端子に接続されてなる第１スイッチング素子と、
ｐ型の半導体からなるｐ基板に形成されたｎ型の電界効果トランジスタとして構成され、前記インダクタと前記第１スイッチングトランジスタとの間で前記インダクタからみて前記電圧出力端子に並列に接続された第２スイッチング素子と、
前記第１スイッチング素子と前記電圧出力端子との間で前記第１スイッチング素子からみて前記電圧出力端子に並列に接続されたキャパシタと、
前記入力端子が前記電圧入力端子に接続され、前記ｎ個のトランジスタ回路のうちの１つの第１ドレイン接続端子が前記第１スイッチング素子のｎ基板に接続されると共に前記ｎ個のトランジスタ回路のうちの１つの第２ドレイン接続端子が前記第２スイッチング素子のｐ基板に接続されてなる上述したいずれかの態様の本発明の第１の昇圧回路、即ち、基本的には、入力端子に供給された電圧を昇圧して出力端子から出力する昇圧回路であって、ｐ型の半導体からなる第１半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第１トランジスタと、ｎ型の半導体からなる第２半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第１トランジスタのゲートに接続された第２トランジスタと、ｐ型の半導体からなる第３半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第３トランジスタと、ｎ型の半導体からなる第４半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第３トランジスタのゲートに接続された第４トランジスタと、前記第１トランジスタのソースと前記第２トランジスタのソースと前記第３トランジスタのゲートと前記第４トランジスタのゲートとに接続された第１ソースゲート接続端子と、前記第３トランジスタのソースと前記第４トランジスタのソースと前記第１トランジスタのゲートと前記第２トランジスタのゲートとに接続された第２ソースゲート接続端子と、前記第１トランジスタのドレインおよび前記第３トランジスタのドレインに接続された第１ドレイン接続端子と、前記第２トランジスタのドレインおよび前記第４トランジスタのドレインに接続された第２ドレイン接続端子と、前記第１ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に第１クロック信号が印加される第１キャパシタと、前記第２ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に前記第１クロック信号と逆相の第２クロック信号が印加される第２キャパシタと、を有するトランジスタ回路をｎ個（ｎは２以上の整数）備え、前記トランジスタ回路の第２ドレイン接続端子を隣接する前記トランジスタ回路の第１ドレイン接続端子に接続することにより前記トランジスタ回路がｎ個に亘って直列に接続され、ｎ個のトランジスタ回路のうち始端のトランジスタ回路の第１ドレイン接続端子が前記入力端子に接続され、ｎ個のトランジスタ回路のうち終端のトランジスタ回路の第２ドレイン接続端子が前記出力端子に接続され、前記始端のトランジスタ回路からｉ番目（１≦ｉ≦ｎ，ｉは整数）のトランジスタ回路の第１トランジスタの第１半導体基板および第３トランジスタの第３半導体基板に前記始端のトランジスタ回路からｊ番目（ｉ＜ｊ≦ｎ，ｊは整数）のトランジスタ回路の第２ドレイン接続端子からの電圧が印加され、前記始端のトランジスタ回路からｋ番目（２≦ｋ≦ｎ，ｋは整数）のトランジスタ回路の第２トランジスタの第２半導体基板および第４トランジスタの第４半導体基板に前記始端のトランジスタ回路からｌ番目（１≦ｌ＜ｋ，ｌは整数）のトランジスタ回路の第１ドレイン接続端子からの電圧が印加されてなり、前記ｎ個のトランジスタ回路のうちの１つの第１ドレイン接続端子が前記第１スイッチング素子のｐ基板に接続されると共に前記ｎ個のトランジスタ回路のうちの１つの第２ドレイン接続端子が前記第２スイッチング素子のｎ基板に接続されてなる昇圧回路と、
前記昇圧回路の前記出力端子からの電圧を用いてクロック信号を生成し、生成したクロック信号を前記第１スイッチング素子のゲートおよび前記第２スイッチング素子のゲートに供給するクロック信号生成供給回路と、
を備えることを要旨とする。
【００１５】
この本発明のブーストコンバータでは、本発明の第１の昇圧回路の出力端子からの電圧を用いてクロック信号を生成し、生成したクロック信号を第１スイッチング素子のゲートおよび第２スイッチング素子のゲートに供給するから、電圧入力端子に供給された所定電圧が比較的低い電圧であるときでも、より適正に電圧入力端子に供給された所定電圧を昇圧して電圧出力端子から出力することができる。また、ｎ個のトランジスタ回路のうちの１つの第１ドレイン接続端子が第１スイッチング素子のｐ基板に接続されると共に前記ｎ個のトランジスタ回路のうちの１つの第２ドレイン接続端子が第２スイッチング素子のｎ基板に接続されているから、第１スイッチング素子および第２スイッチング素子のオン抵抗を小さくすることができ、より適正に電圧入力端子に供給された所定電圧を昇圧して電圧出力端子から出力することができる。
【００１６】
本発明の第２の昇圧回路は、
入力端子に供給された電圧を昇圧して出力端子から出力する昇圧回路であって、
ｐ型の半導体からなる第１半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第１トランジスタと、
ｎ型の半導体からなる第２半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第１トランジスタのゲートに接続された第２トランジスタと、
ｐ型の半導体からなる第３半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第３トランジスタと、
ｎ型の半導体からなる第４半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第３トランジスタのゲートに接続された第４トランジスタと、
前記第１トランジスタのソースと前記第２トランジスタのソースと前記第３トランジスタのゲートと前記第４トランジスタのゲートとに接続された第１ソースゲート接続端子と、
前記第３トランジスタのソースと前記第４トランジスタのソースと前記第１トランジスタのゲートと前記第２トランジスタのゲートとに接続された第２ソースゲート接続端子と、
前記第１トランジスタのドレインおよび前記第３トランジスタのドレインに接続された第１ドレイン接続端子と、
前記第２トランジスタのドレインおよび前記第４トランジスタのドレインに接続された第２ドレイン接続端子と、
前記第１半導体基板に接続された第１基板接続端子と、
前記第１ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に第１クロック信号が印加される第１キャパシタと、
前記第２ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に前記第１クロック信号と逆相の第２クロック信号が印加される第２キャパシタと、
前記第１基板接続端子と前記第１ドレイン接続端子との間の電圧が前記所定電圧以下であるときには前記第１ドレイン接続端子の電圧近傍の第１電圧に調整された電圧を出力し、前記第１基板接続端子と前記第１ドレイン接続端子との間の電圧が前記所定電圧を超えているときに前記第１基板接続端子の電圧近傍の第２電圧に調整された電圧を出力する第１基板電圧検出回路と、
前記第１基板電圧検出回路から出力された電圧が前記第１電圧であるときには前記第２ドレイン接続端子からの電圧を前記第１基板接続端子に供給し、前記第１基板電圧検出回路から出力された電圧が前記第２電圧であるときには前記第１ドレイン接続端子からの電圧を前記第１基板接続端子に供給する第１基板電圧供給回路と、
を有するトランジスタ回路をｎ個（ｎは２以上の整数）備え、
前記トランジスタ回路の第２ドレイン接続端子を隣接する前記トランジスタ回路の第１ドレイン接続端子に接続することにより前記トランジスタ回路がｎ個に亘って直列に接続され、ｎ個のトランジスタ回路のうち始端のトランジスタ回路の第１ドレイン接続端子が前記入力端子に接続され、ｎ個のトランジスタ回路のうち終端のトランジスタ回路の第２ドレイン接続端子が前記出力端子に接続されてなる
ことを要旨とする。
【００１７】
この本発明の第２の昇圧回路では、第１クロック信号が所定の高電圧（ハイレベル）になると共に第２クロック信号が所定の低電圧（ローレベル）になると、各トランジスタ回路の第３トランジスタがオンして、第２ソースゲート接続端子の電圧が第１ドレイン接続端子の電圧近傍の電圧となる。そして、第１クロック信号がローレベルになると共に第２クロック信号がハイレベルになると、第２キャパシタにより第２ソースゲート接続端子の電圧が第２クロック信号の電圧分昇圧され、第４トランジスタがオンしているから、第２ドレイン接続端子の電圧が第１ドレイン接続端子の電圧に第２クロック信号の電圧を加えた電圧となる一方で、第１トランジスタがオンしているから第１ソースゲート接続端子の電圧が第１ドレイン接続端子の電圧近傍の電圧となる。そして、次に、第１クロック信号が所定の高電圧（ハイレベル）になると共に第２クロック信号が所定の低電圧（ローレベル）になると、第１キャパシタにより第１ソースゲート接続端子の電圧が第１クロック信号の電圧分昇圧され、第２トランジスタがオンしているから、第２ドレイン接続端子の電圧が第１ドレイン接続端子の電圧に第２クロック信号の電圧を加えた電圧に維持される。このように、各トランジスタ回路では、第２ドレイン接続端子の電圧を第１ドレイン接続端子の電圧に第１クロック信号または第２クロック信号の電圧を加えた電圧まで昇圧することができ、昇圧回路では、第２ドレイン接続端子の電圧を電界効果トランジスタのしきい値電圧分低くすることなく始端のトランジスタ回路から終端のトランジスタ回路に向けて順に高くすることができ、入力端子に供給された電圧をより適正に昇圧して出力端子から出力することができる。また、各トランジスタ回路では、第１基板接続端子と第１ドレイン接続端子との間の電圧が所定電圧以下であるときには第１ドレイン接続端子の電圧近傍の第１電圧に調整された電圧が第１基板電圧検出回路から出力され、第１基板電圧供給回路により第２ドレイン接続端子からの電圧が第１基板接続端子に供給される。これにより、第１トランジスタの第１半導体基板の電圧をより高くして第１トランジスタのオン抵抗を下げることができ、昇圧効率を向上させることができる。そして、第１基板接続端子と第１ドレイン接続端子との間の電圧が所定電圧を超えているときには、第１基板電圧検出回路から第１基板接続端子の電圧近傍の第２電圧に調整された電圧が出力され、第１基板電圧供給回路により第１ドレイン接続端子からの電圧が第１基板接続端子に供給される。これにより、第１トランジスタの第１半導体基板の電圧をより低くすることができ、第１トランジスタのラッチアップを抑制することができる。この結果、トランジスタのラッチアップを抑制しつつより適正な昇圧を行なうことができる。ここで、「電界効果トランジスタ」には、金属酸化物半導体電界効果トランジスタ (Metal Oxide Semiconductor Field Effect Transistor: MOSFET)などが含まれる。
【００１８】
こうした本発明の第２の昇圧回路において、前記第１基板電圧検出回路は、ｎ型の電界効果トランジスタとして構成されゲートおよびドレインが前記第１ドレイン接続端子に接続された第１電圧検出用トランジスタと、ｎ型の電界効果トランジスタとして構成されソースが前記第１電圧検出用トランジスタのソースに接続されると共にゲートおよびドレインが前記第１基板接続端子に接続された第２電圧検出用トランジスタと、を有する回路であり、前記第１基板電圧供給回路は、ｐ型の電界効果トランジスタとして構成されゲートが前記第１電圧検出用トランジスタのドレインまたは前記第２電圧検出用トランジスタのドレインに接続されると共にソースが前記第１基板接続端子に接続された第１基板用第１調整トランジスタと、ｎ型の電界効果トランジスタとして構成されゲートが前記第１基板用検出出力端子に接続されると共にソースが前記第１ドレイン接続端子に接続されドレインが前記第１基板用第１調整トランジスタのドレインに接続された第１基板用第２調整トランジスタと、を備える第１基板用中間出力回路と、ｐ型の電界効果トランジスタとして構成されゲートが第１基板用中間出力回路の前記第１基板用第１調整トランジスタのドレインまたは前記第１基板用第２調整トランジスタのドレインに接続されると共にソースが前記第２ドレイン接続端子に接続された第１基板用第３調整トランジスタと、ｎ型の電界効果トランジスタとして構成されゲートが前記第１基板用第１調整トランジスタのドレインまたは前記第１基板用第２調整トランジスタのドレインに接続されると共にソースが前記第１ドレイン接続端子に接続されドレインが前記第１基板用第３調整トランジスタのドレインと前記第１基板接続端子とに接続された第１基板用第４調整トランジスタと、を備える第１基板電圧発生回路と、を有する回路であるものとすることもできる。
【００１９】
本発明の第３の昇圧回路は、
入力端子に供給された電圧を昇圧して出力端子から出力する昇圧回路であって、
ｐ型の半導体からなる第１半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第１トランジスタと、
ｎ型の半導体からなる第２半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第１トランジスタのゲートに接続された第２トランジスタと、
ｐ型の半導体からなる第３半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第３トランジスタと、
ｎ型の半導体からなる第４半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第３トランジスタのゲートに接続された第４トランジスタと、
前記第１トランジスタのソースと前記第２トランジスタのソースと前記第３トランジスタのゲートと前記第４トランジスタのゲートとに接続された第１ソースゲート接続端子と、
前記第３トランジスタのソースと前記第４トランジスタのソースと前記第１トランジスタのゲートと前記第２トランジスタのゲートとに接続された第２ソースゲート接続端子と、
前記第１トランジスタのドレインおよび前記第３トランジスタのドレインに接続された第１ドレイン接続端子と、
前記第２トランジスタのドレインおよび前記第４トランジスタのドレインに接続された第２ドレイン接続端子と、
前記第２半導体基板に接続された第２基板接続端子と、
前記第１ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に第１クロック信号が印加される第１キャパシタと、
前記第２ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に前記第１クロック信号と逆相の第２クロック信号が印加される第２キャパシタと、
前記第２基板接続端子と前記第２ドレイン接続端子との間の電圧が前記所定電圧以下であるときには前記第２基板接続端子の電圧近傍の第３電圧に調整された電圧を出力し、前記第２基板接続端子と前記第２ドレイン接続端子との間の電圧が前記所定電圧を超えているときに前記第２ドレイン接続端子の電圧近傍の第４電圧に調整された電圧を出力する第２基板電圧検出回路と、
前記第２基板電圧検出回路から出力された電圧が前記第３電圧であるときには前記第１ドレイン接続端子からの電圧を前記第２基板接続端子に供給し、前記第２基板電圧検出回路から出力された電圧が前記第４電圧であるときには前記第２ドレイン接続端子からの電圧を前記第２基板接続端子に供給する第２基板電圧供給回路と、
を有するトランジスタ回路をｎ個（ｎは２以上の整数）備え、
前記トランジスタ回路の第２ドレイン接続端子を隣接する前記トランジスタ回路の第１ドレイン接続端子に接続することにより前記トランジスタ回路がｎ個に亘って直列に接続され、ｎ個のトランジスタ回路のうち始端のトランジスタ回路の第１ドレイン接続端子が前記入力端子に接続され、ｎ個のトランジスタ回路のうち終端のトランジスタ回路の第２ドレイン接続端子が前記出力端子に接続されてなる
ことを要旨とする。
【００２０】
この本発明の第３の昇圧回路では、第１クロック信号が所定の高電圧（ハイレベル）になると共に第２クロック信号が所定の低電圧（ローレベル）になると、各トランジスタ回路の第３トランジスタがオンして、第２ソースゲート接続端子の電圧が第１ドレイン接続端子の電圧近傍の電圧となる。そして、第１クロック信号がローレベルになると共に第２クロック信号がハイレベルになると、第２キャパシタにより第２ソースゲート接続端子の電圧が第２クロック信号の電圧分昇圧され、第４トランジスタがオンしているから、第２ドレイン接続端子の電圧が第１ドレイン接続端子の電圧に第２クロック信号の電圧を加えた電圧となる一方で、第１トランジスタがオンしているから第１ソースゲート接続端子の電圧が第１ドレイン接続端子の電圧近傍の電圧となる。そして、次に、第１クロック信号が所定の高電圧（ハイレベル）になると共に第２クロック信号が所定の低電圧（ローレベル）になると、第１キャパシタにより第１ソースゲート接続端子の電圧が第１クロック信号の電圧分昇圧され、第２トランジスタがオンしているから、第２ドレイン接続端子の電圧が第１ドレイン接続端子の電圧に第２クロック信号の電圧を加えた電圧に維持される。このように、各トランジスタ回路では、第２ドレイン接続端子の電圧を第１ドレイン接続端子の電圧に第１クロック信号または第２クロック信号の電圧を加えた電圧まで昇圧することができ、昇圧回路では、第２ドレイン接続端子の電圧を電界効果トランジスタのしきい値電圧分低くすることなく始端のトランジスタ回路から終端のトランジスタ回路に向けて順に高くすることができ、入力端子に供給された電圧をより適正に昇圧して出力端子から出力することができる。また、各トランジスタ回路では、第２基板接続端子と第２ドレイン接続端子との間の電圧が所定電圧以下であるときには第２基板接続端子の電圧近傍の第３電圧に調整された電圧が第２基板電圧検出回路から出力され、第２基板電圧供給回路により第１ドレイン接続端子からの電圧が第２基板接続端子に供給される。これにより、第２トランジスタの第２半導体基板の電圧をより高くして第２トランジスタのオン抵抗を下げることができ、昇圧効率を向上させることができる。そして、第２基板接続端子と第２ドレイン接続端子との間の電圧が所定電圧を超えているときには、第２ドレイン接続端子の電圧近傍の第４電圧に調整された電圧が第２基板電圧検出回路から出力され、第２基板電圧供給回路により第２ドレイン接続端子からの電圧が第２基板接続端子に供給される。これにより、第２トランジスタの第２半導体基板の電圧をより低くすることができ、第２トランジスタのラッチアップを抑制することができる。この結果、トランジスタのラッチアップを抑制しつつより適正な昇圧を行なうことができる。ここで、「電界効果トランジスタ」には、金属酸化物半導体電界効果トランジスタ (Metal Oxide Semiconductor Field Effect Transistor: MOSFET)などが含まれる。
【００２１】
こうした本発明の第３の昇圧回路において、前記第２基板電圧検出回路は、ｎ型の電界効果トランジスタとして構成されゲートおよびドレインが前記第２基板接続端子に接続された第３電圧検出用トランジスタと、ｎ型の電界効果トランジスタとして構成されソースが前記第３電圧検出用トランジスタのソースに接続されると共にゲートおよびドレインが前記第２ドレイン接続端子に接続された第４電圧検出用トランジスタと、を有する回路であり、前記第２基板電圧供給回路は、ｐ型の電界効果トランジスタとして構成されゲートが前記第３電圧検出用トランジスタのドレインまたは前記第４電圧検出用トランジスタのドレインに接続されると共にソースが前記第２基板接続端子に接続された第２基板用第１調整トランジスタと、ｎ型の電界効果トランジスタとして構成されゲートが前記第３電圧検出用トランジスタのドレインまたは前記第４電圧検出用トランジスタのドレインに接続されると共にソースが前記第２ドレイン接続端子に接続されドレインが前記第２基板用第１調整トランジスタのドレインに接続された第２基板用第２調整トランジスタと、を備える第２基板用中間出力回路と、ｐ型の電界効果トランジスタとして構成されゲートが前記第２基板用第１調整トランジスタのドレインまたは前記第２基板用第２調整トランジスタのドレインに接続されると共にソースが前記第２ドレイン接続端子に接続された第２基板用第３調整トランジスタと、ｎ型の電界効果トランジスタとして構成されゲートが前記第２基板用第１調整トランジスタのドレインまたは前記第２基板用第２調整トランジスタのドレインに接続されると共にソースが前記第１ドレイン接続端子に接続されドレインが前記第２基板用第３調整トランジスタのドレインと前記第２基板接続端子とに接続された第２基板用第４調整トランジスタと、を備える第２基板電圧発生回路と、を有する回路であるものとすることもできる。
【００２２】
本発明の第４の昇圧回路は、
入力端子に供給された電圧を昇圧して出力端子から出力する昇圧回路であって、
ｐ型の半導体からなる第１半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第１トランジスタと、ｎ型の半導体からなる第２半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第１トランジスタのゲートに接続された第２トランジスタと、ｐ型の半導体からなる第３半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第３トランジスタと、ｎ型の半導体からなる第４半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第３トランジスタのゲートに接続された第４トランジスタと、前記第１トランジスタのソースと前記第２トランジスタのソースと前記第３トランジスタのゲートと前記第４トランジスタのゲートとに接続された第１ソースゲート接続端子と、前記第３トランジスタのソースと前記第４トランジスタのソースと前記第１トランジスタのゲートと前記第２トランジスタのゲートとに接続された第２ソースゲート接続端子と、前記第１トランジスタのドレインおよび前記第３トランジスタのドレインに接続された第１ドレイン接続端子と、前記第２トランジスタのドレインおよび前記第４トランジスタのドレインに接続された第２ドレイン接続端子と、前記第１半導体基板に接続された第１基板接続端子と、前記第１ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に第１クロック信号が印加される第１キャパシタと、前記第２ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に前記第１クロック信号と逆相の第２クロック信号が印加される第２キャパシタと、を有するトランジスタ回路をｎ個（ｎは２以上の整数）備え、前記トランジスタ回路の第２ドレイン接続端子を隣接する前記トランジスタ回路の第１ドレイン接続端子に接続することにより前記トランジスタ回路がｎ個に亘って直列に接続され、ｎ個のトランジスタ回路のうち始端のトランジスタ回路の第１ドレイン接続端子が前記入力端子に接続され、ｎ個のトランジスタ回路のうち終端のトランジスタ回路の第２ドレイン接続端子が前記出力端子に接続されてなる多段トランジスタ回路と、
前記入力端子と接地との間の電圧が所定電圧以下であるときには接地電圧近傍の第１電圧に調整された電圧を出力し、前記入力端子と接地との間の電圧が前記所定電圧を超えているときには前記入力端子の電圧近傍の第２電圧に調整された電圧を出力する入力電圧検出回路と、
前記入力電圧検出回路から出力された電圧が前記第１電圧であるときには前記多段トランジスタ回路のｎ個のトランジスタ回路のそれぞれにおいて前記第２ドレイン接続端子からの電圧を前記第１基板接続端子に供給し、前入力電圧検出回路から出力された電圧が前記第２電圧であるときには前記多段トランジスタ回路のｎ個のトランジスタ回路のそれぞれにおいて前記第１ドレイン接続端子からの電圧を前記第１基板接続端子に供給する第１基板電圧供給回路と、
を備えることを要旨とする。
【００２３】
この本発明の第４の昇圧回路では、第１クロック信号が所定の高電圧（ハイレベル）になると共に第２クロック信号が所定の低電圧（ローレベル）になると、各トランジスタ回路の第３トランジスタがオンして、第２ソースゲート接続端子の電圧が第１ドレイン接続端子の電圧近傍の電圧となる。そして、第１クロック信号がローレベルになると共に第２クロック信号がハイレベルになると、第２キャパシタにより第２ソースゲート接続端子の電圧が第２クロック信号の電圧分昇圧され、第４トランジスタがオンしているから、第２ドレイン接続端子の電圧が第１ドレイン接続端子の電圧に第２クロック信号の電圧を加えた電圧となる一方で、第１トランジスタがオンしているから第１ソースゲート接続端子の電圧が第１ドレイン接続端子の電圧近傍の電圧となる。そして、次に、第１クロック信号が所定の高電圧（ハイレベル）になると共に第２クロック信号が所定の低電圧（ローレベル）になると、第１キャパシタにより第１ソースゲート接続端子の電圧が第１クロック信号の電圧分昇圧され、第２トランジスタがオンしているから、第２ドレイン接続端子の電圧が第１ドレイン接続端子の電圧に第２クロック信号の電圧を加えた電圧に維持される。このように、各トランジスタ回路では、第２ドレイン接続端子の電圧を第１ドレイン接続端子の電圧に第１クロック信号または第２クロック信号の電圧を加えた電圧まで昇圧することができ、昇圧回路では、第２ドレイン接続端子の電圧を電界効果トランジスタのしきい値電圧分低くすることなく始端のトランジスタ回路から終端のトランジスタ回路に向けて順に高くすることができ、入力端子に供給された電圧をより適正に昇圧して出力端子から出力することができる。また、入力端子と接地との間の電圧が所定電圧以下であるときには接地電圧近傍の第１電圧に調整された電圧が入力電圧検出回路から出力され、第１基板電圧供給回路から多段トランジスタ回路のｎ個のトランジスタ回路のそれぞれにおいて第２ドレイン接続端子からの電圧が前記第１基板接続端子に供給される。これにより、多段トランジスタ回路のｎ個のトランジスタ回路のそれぞれにおいて、第１トランジスタの第１半導体基板の電圧をより高くして第１トランジスタのオン抵抗を下げることができ、昇圧効率を向上させることができる。そして、入力端子と接地との間の電圧が所定電圧を超えているときには入力端子の電圧近傍の第２電圧に調整された電圧が入力電圧検出回路から出力され、第１基板電圧供給回路により多段トランジスタ回路のｎ個のトランジスタ回路のそれぞれにおいて第１ドレイン接続端子からの電圧が第１基板接続端子に供給される。これにより、多段トランジスタ回路のｎ個のトランジスタ回路のそれぞれにおいて、第１トランジスタのラッチアップを抑制することができる。この結果、トランジスタのラッチアップを抑制しつつより適正な昇圧を行なうことができる。ここで、「電界効果トランジスタ」には、金属酸化物半導体電界効果トランジスタ (Metal Oxide Semiconductor Field Effect Transistor: MOSFET)などが含まれる。
【００２４】
こうした本発明の第４の昇圧回路において、前記入力電圧検出回路は、ｎ型の電界効果トランジスタとして構成されゲートおよびドレインが前記入力端子に接続された第１入力電圧検出用トランジスタと、ｎ型の電界効果トランジスタとして構成されドレインが前記第１入力電圧検出用トランジスタのソースに接続されると共にゲートおよびソースが接地されてなる第２入力電圧検出用トランジスタと、を備える回路であり、前記第１基板電圧供給回路は、ｐ型の電界効果トランジスタとして構成されゲートが前記第１入力電圧検出用トランジスタのドレインおよび前記第２入力電圧検出用トランジスタのドレインに接続されると共にソースが前記入力端子に接続された第１基板用第１調整トランジスタと、ｎ型の電界効果トランジスタとして構成されゲートが前記第１入力電圧検出用トランジスタのドレインと前記第２入力電圧検出用トランジスタのドレインとに接続されると共にソースが接地されドレインが前記第１基板用第１調整トランジスタのドレインに接続された第１基板用第２調整トランジスタと、を備える第１基板用中間出力回路と、ｐ型の電界効果トランジスタとして構成されゲートが前記第１基板用第１調整トランジスタのドレインまたは前記第１基板用第２調整トランジスタのドレインに接続されると共にソースが前記第２ドレイン接続端子に接続された第１基板用第３調整トランジスタと、ｎ型の電界効果トランジスタとして構成されゲートが前記第１基板用第１調整トランジスタのドレインまたは前記第１基板用第２調整トランジスタのドレインに接続されると共にソースが前記第１ドレイン接続端子に接続されドレインが前記第１基板用第３調整トランジスタのドレインと接続された第１基板用第４調整トランジスタとを有する接続回路をｎ個備え、前記各接続回路の第１基板用第３調整トランジスタのドレインおよび第１基板用第４調整トランジスタのドレインが前記第１基板接続端子に接続されてなる第１基板電圧発生回路と、を備える回路であるものとすることもできる。
【００２５】
本発明の第５の昇圧回路は、
入力端子に供給された電圧を昇圧して出力端子から出力する昇圧回路であって、
ｐ型の半導体からなる第１半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第１トランジスタと、ｎ型の半導体からなる第２半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第１トランジスタのゲートに接続された第２トランジスタと、ｐ型の半導体からなる第３半導体基板に形成されたｎ型の電界効果トランジスタとして構成された第３トランジスタと、ｎ型の半導体からなる第４半導体基板に形成されたｐ型の電界効果トランジスタとして構成されゲートが前記第３トランジスタのゲートに接続された第４トランジスタと、前記第１トランジスタのソースと前記第２トランジスタのソースと前記第３トランジスタのゲートと前記第４トランジスタのゲートとに接続された第１ソースゲート接続端子と、前記第３トランジスタのソースと前記第４トランジスタのソースと前記第１トランジスタのゲートと前記第２トランジスタのゲートとに接続された第２ソースゲート接続端子と、前記第１トランジスタのドレインおよび前記第３トランジスタのドレインに接続された第１ドレイン接続端子と、前記第２トランジスタのドレインおよび前記第４トランジスタのドレインに接続された第２ドレイン接続端子と、前記第２半導体基板に接続された第２基板接続端子と、前記第１ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に第１クロック信号が印加される第１キャパシタと、前記第２ソースゲート接続端子に一端が接続されると共に前記一端と異なる他端に前記第１クロック信号と逆相の第２クロック信号が印加される第２キャパシタと、を有するトランジスタ回路をｎ個（ｎは２以上の整数）備え、前記トランジスタ回路の第２ドレイン接続端子を隣接する前記トランジスタ回路の第１ドレイン接続端子に接続することにより前記トランジスタ回路がｎ個に亘って直列に接続され、ｎ個のトランジスタ回路のうち始端のトランジスタ回路の第１ドレイン接続端子が前記入力端子に接続され、ｎ個のトランジスタ回路のうち終端のトランジスタ回路の第２ドレイン接続端子が前記出力端子に接続されてなる多段トランジスタ回路と、
前記入力端子と接地との間の電圧が所定電圧以下であるときには接地電圧近傍の第１電圧に調整された電圧を出力し、前記入力端子と接地との間の電圧が前記所定電圧を超えているときには前記入力端子の電圧近傍の第２電圧に調整された電圧を出力する入力電圧検出回路と、
前記入力電圧検出回路から出力された電圧が前記第１電圧であるときには前記多段トランジスタ回路のｎ個のトランジスタ回路のそれぞれにおいて前記第１ドレイン接続端子からの電圧を前記第２基板接続端子に供給し、前記入力電圧検出回路から出力された電圧が前記第２電圧であるときには前記多段トランジスタ回路のｎ個のトランジスタ回路のそれぞれにおいて前記第２ドレイン接続端子からの電圧を前記第２基板接続端子に供給する第２基板電圧供給回路、
を備えることを要旨とする。
【００２６】
この本発明の第５の昇圧回路では、第１クロック信号が所定の高電圧（ハイレベル）になると共に第２クロック信号が所定の低電圧（ローレベル）になると、各トランジスタ回路の第３トランジスタがオンして、第２ソースゲート接続端子の電圧が第１ドレイン接続端子の電圧近傍の電圧となる。そして、第１クロック信号がローレベルになると共に第２クロック信号がハイレベルになると、第２キャパシタにより第２ソースゲート接続端子の電圧が第２クロック信号の電圧分昇圧され、第４トランジスタがオンしているから、第２ドレイン接続端子の電圧が第１ドレイン接続端子の電圧に第２クロック信号の電圧を加えた電圧となる一方で、第１トランジスタがオンしているから第１ソースゲート接続端子の電圧が第１ドレイン接続端子の電圧近傍の電圧となる。次に、第１クロック信号が所定の高電圧（ハイレベル）になると共に第２クロック信号が所定の低電圧（ローレベル）になると、第１キャパシタにより第１ソースゲート接続端子の電圧が第１クロック信号の電圧分昇圧され、第２トランジスタがオンしているから、第２ドレイン接続端子の電圧が第１ドレイン接続端子の電圧に第２クロック信号の電圧を加えた電圧に維持される。このように、各トランジスタ回路では、第２ドレイン接続端子の電圧を第１ドレイン接続端子の電圧に第１クロック信号または第２クロック信号の電圧を加えた電圧まで昇圧することができ、昇圧回路では、第２ドレイン接続端子の電圧を電界効果トランジスタのしきい値電圧分低くすることなく始端のトランジスタ回路から終端のトランジスタ回路に向けて順に高くすることができ、入力端子に供給された電圧をより適正に昇圧して出力端子から出力することができる。また、入力端子と接地との間の電圧が所定電圧以下であるときには接地電圧近傍の第１電圧に調整された電圧が入力電圧検出回路から出力され、第２基板電圧供給回路から多段トランジスタ回路のｎ個のトランジスタ回路のそれぞれにおいて第１ドレイン接続端子からの電圧が第２基板接続端子に供給される。これにより、多段トランジスタ回路のｎ個のトランジスタ回路のそれぞれにおいて、第２トランジスタの第２半導体基板の電圧をより高くして第２トランジスタのオン抵抗を下げることができ、昇圧効率を向上させることができる。そして、入力端子と接地との間の電圧が所定電圧を超えているときには入力端子の電圧近傍の第２電圧に調整された電圧が入力電圧検出回路から出力され、第２基板電圧供給回路により多段トランジスタ回路のｎ個のトランジスタ回路のそれぞれにおいて第２ドレイン接続端子からの電圧を第２基板接続端子に供給する。これにより、多段トランジスタ回路のｎ個のトランジスタ回路のそれぞれにおいて、第２トランジスタのラッチアップを抑制することができる。この結果、トランジスタのラッチアップを抑制しつつより適正な昇圧を行なうことができる。ここで、「電界効果トランジスタ」には、金属酸化物半導体電界効果トランジスタ (Metal Oxide Semiconductor Field Effect Transistor: MOSFET)などが含まれる。
【００２７】
こうした本発明の第５の昇圧回路において、前記入力電圧検出回路は、ｎ型の電界効果トランジスタとして構成されゲートおよびドレインが前記入力端子に接続された第１入力電圧検出用トランジスタと、ｎ型の電界効果トランジスタとして構成されドレインが前記第１入力電圧検出用トランジスタのソースに接続されると共にゲートおよびソースが接地されてなる第２入力電圧検出用トランジスタと、を備える回路であり、前記第２基板電圧供給回路は、ｐ型の電界効果トランジスタとして構成されゲートが前記第１入力電圧検出用トランジスタのドレインと前記第２入力電圧検出用トランジスタのドレインとに接続されると共にソースが前記出力端子に接続された第２基板用第１調整トランジスタと、ｎ型の電界効果トランジスタとして構成されゲートが前記第１入力電圧検出用トランジスタのドレインと前記第２入力電圧検出用トランジスタのドレインとに接続されると共にソースが接地されドレインが前記第２基板用第１調整トランジスタのドレインに接続された第２基板用第２調整トランジスタと、を備える第２基板用中間出力回路と、ｐ型の電界効果トランジスタとして構成されゲートが前記第２基板用第１調整トランジスタのドレインと前記２基板用第２調整トランジスタのドレインとに接続されると共にソースが前記第２ドレイン接続端子に接続された第２基板用第３調整トランジスタと、ｎ型の電界効果トランジスタとして構成されゲートが前記第２基板用第１調整トランジスタのドレインと前記２基板用第２調整トランジスタのドレインとに接続されると共にソースが前記第１ドレイン接続端子に接続されドレインが前記第２基板用第３調整トランジスタのドレインとに接続された第２基板用第４調整トランジスタとを有する接続回路をｎ個備え、前記各接続回路の前記第２基板用第３調整トランジスタのドレインおよび前記第２基板用第４調整トランジスタのドレインとが前記トランジスタ回路の第２基板接続端子に接続されてなる回路である第２基板電圧発生回路と、を備える回路であるものとすることもできる。
【００２８】
本発明の第２または第４の昇圧回路において、前記トランジスタ回路は、前記第３半導体基板に接続された第３基板接続端子を有し、前記第３基板接続端子は、前記第１基板接続端子に接続されてなるものとすることもできる。こうすれば、第３トランジスタのオン抵抗を下げることができ、昇圧効率をより向上させることができると共に第３トランジスタのラッチアップを抑制することができる。
【００２９】
本発明の第３または第５の昇圧回路において、前記トランジスタ回路は、前記第４半導体基板に接続された第４基板接続端子を有し、前記第４基板接続端子は前記第２基板接続端子に接続されてなる回路であるものとすることもできる。こうすれば、第４トランジスタのオン抵抗を下げることができ、昇圧効率をより向上させることができると共に第４トランジスタのラッチアップを抑制することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施例としての昇圧回路１０の構成の概略を示す回路図である。
【図２】トランジスタＴｒ１，Ｔｒ３の構造の概略を示す説明図である。
【図３】トランジスタＴｒ２，Ｔｒ４の構造の概略を示す説明図である。
【図４】変形例の昇圧回路１０Ｂの構成の概略を示す回路図である。
【図５】昇圧回路１０をブーストコンバータ６０に組み込んだ構成の概略を示す説明図である。
【図６】本発明の第２実施例としての昇圧回路１００の構成の概略を示す回路図である。
【図７】本発明の第３実施例としての昇圧回路２００の構成の概略を示す回路図である。
【発明を実施するための形態】
【００３１】
次に、本発明を実施するための形態を実施例を用いて説明する。
【実施例１】
【００３２】
図１は、本発明の第１実施例としての昇圧回路１０の構成の概略を示す回路図である。昇圧回路１０は、図示するように、所定電圧Ｖ０が供給される入力端子１２と、複数の金属酸化物半導体電界効果トランジスタ (Metal Oxide Semiconductor Field Effect Transistor、以下、ＭＯＳＦＥＴという)を有する３個のトランジスタ回路１４ａ，１４ｂ，１４ｃと、所定電圧Ｖ０から昇圧された電圧を出力する出力端子４０と、出力端子４０と接地電位との間に接続された平滑用のキャパシタ４２と、を備える。
【００３３】
トランジスタ回路１４ａ，１４ｂ，１４ｃは、図示するように、ｎ型のＭＯＳＦＥＴとして構成されたトランジスタＴｒ１と、ｐ型のＭＯＳＦＥＴとして構成されゲートがトランジスタＴｒ１のゲートに接続されたトランジスタＴｒ２と、ｎ型のＭＯＳＦＥＴとして構成されたトランジスタＴｒ３と、ｐ型のＭＯＳＦＥＴとして構成されゲートがトランジスタＴｒ３のゲートに接続されたトランジスタＴｒ４と、トランジスタＴｒ１のソースとトランジスタＴｒ２のソースとトランジスタＴｒ３のゲートとトランジスタＴｒ４のゲートとに接続されたソースゲート接続端子Ｔｓｇ１と、トランジスタＴｒ３のソースとトランジスタＴｒ４のソースとトランジスタＴｒ１のゲートとトランジスタＴｒ２のゲートとに接続されたソースゲート接続端子Ｔｓｇ２と、トランジスタＴｒ１のドレインおよびトランジスタＴｒ３のドレインに接続されたドレイン接続端子Ｔｄ１と、トランジスタＴｒ２のドレインおよびトランジスタＴｒ４のドレインに接続されたドレイン接続端子Ｔｄ２と、ソースゲート接続端子Ｔｓｇ１に一端が接続されると共に一端と異なる他端に電圧が０［Ｖ］からＶ０［Ｖ］の間で変化するクロック信号ＣＬＫが印加されるキャパシタＣ１と、ソースゲート接続端子Ｔｓｇ２に一端が接続されると共に一端と異なる他端にクロック信号ＣＬＫと逆相のクロック信号ＣＬＫＢが印加されるキャパシタＣ２と、を備える。なお、トランジスタ回路１４ｂでは、ドレイン接続端子Ｔｄ１としてトランジスタ回路１４ａのドレイン接続端子Ｔｄ２を用いている。また、トランジスタ回路１４ｃでは、ドレイン接続端子Ｔｄ１としてトランジスタ回路１４ｂのドレイン接続端子Ｔｄ２を用いている。
【００３４】
トランジスタＴｒ１，Ｔｒ３は、図２に示すように、導電型がｐ型となるよう調整されたシリコン（Ｓｉ）などの半導体材料により形成された半導体基板２０上に二酸化シリコン（ＳｉＯ2）などの絶縁性能が高い材料により形成された絶縁層２２と、絶縁層２２上に形成されポリシリコンなどの金属材料により形成されゲートとなるゲート電極２４と、半導体基板２０の絶縁層２２の下方の領域を挟むように半導体基板２０に形成されソース，ドレインとして機能する導電型がｎ型の二つの拡散層２６，２８とを備える周知のｎチャネルＭＯＳトランジスタとして構成されている。
【００３５】
トランジスタＴｒ２，Ｔｒ４は、図３に示すように、半導体基板２０に形成された導電型がｎ型となるよう調整されたウェル３０上に二酸化シリコン（ＳｉＯ2）などの絶縁性能が高い材料により形成された絶縁層３２と、絶縁層３２上に形成されポリシリコンなどの金属材料により形成されゲートとなるゲート電極３４と、ウェル３０の絶縁層３２の下方の領域を挟むようにウェル３０に形成されソースまたはドレインとして機能する導電型がｐ型の拡散層３６，３８とを備える周知のｐチャネルＭＯＳトランジスタとして構成されている。
【００３６】
トランジスタ回路１４ａ，１４ｂ，１４ｃでは、トランジスタ回路１４ａのドレイン接続端子Ｔｄ２を隣接するトランジスタ回路１４ｂのドレイン接続端子Ｔｄ１（トランジスタ回路１４ａのドレイン接続端子Ｔｄ２）に接続すると共にトランジスタ回路１４ｂのドレイン接続端子Ｔｄ２を隣接するトランジスタ回路１４ｃのドレイン接続端子Ｔｄ１（トランジスタ回路１４ｂのドレイン接続端子Ｔｄ２）に接続することによりトランジスタ回路１４ａ，１４ｂ，１４ｃが直列に接続されている。そして、トランジスタ回路１４ａ，１４ｂ，１４ｃのうち、入力端子１２側の始端のトランジスタ回路１４ａのドレイン接続端子Ｔｄ１が入力端子１２に接続され、出力端子４０側の終端のトランジスタ回路１４ｃのドレイン接続端子Ｔｄ２が出力端子４０に接続されている。
【００３７】
トランジスタ回路１４ａのトランジスタＴｒ１，Ｔｒ３の半導体基板２０には、トランジスタ回路１４ｂのドレイン接続端子Ｔｄ２からの電圧Ｖ２が印加されており、トランジスタ回路１４ｂのトランジスタＴｒ１，Ｔｒ３の半導体基板２０には、トランジスタ回路１４ｃのドレイン接続端子Ｔｄ２からの電圧Ｖ３が印加されている。つまり、始端のトランジスタ回路１４ａおよび始端から２番目のトランジスタ回路１４ｂのトランジスタＴｒ１，Ｔｒ３の半導体基板２０には、それぞれ始端から２番目のトランジスタ回路１４ｂおよび始端から３番目のトランジスタ回路１４ｃまでの各トランジスタ回路１４ａ，１４ｂのドレイン接続端子Ｔｄ２からの電圧Ｖ２，Ｖ３が順に印加されている。始端から３番目のトランジスタ回路１４ｃのトランジスタＴｒ１，Ｔｒ３の半導体基板２０には、トランジスタ回路１４ｃのドレイン接続端子Ｔｄ２からの電圧Ｖ３が印加されているのである。
【００３８】
トランジスタ回路１４ａのトランジスタＴｒ２，Ｔｒ４のウェル３０には、接地電圧ＧＮＤが印加されており、トランジスタ回路１４ｂのトランジスタＴｒ２，Ｔｒ４のウェル３０には、トランジスタ回路１４ａのドレイン接続端子Ｔｄ１からの電圧Ｖ０が印加されており、トランジスタ回路１４ｃのトランジスタＴｒ２，Ｔｒ４のウェル３０には、トランジスタ回路１４ｂのドレイン接続端子Ｔｄ１からの電圧Ｖ１が印加されている。つまり、始端のトランジスタ回路１４ａのトランジスタＴｒ２，Ｔｒ４のウェル３０には、接地電圧が供給され、始端から２番目のトランジスタ回路１４ｂおよび始端から３番目のトランジスタ回路１４ｃのトランジスタＴｒ２，Ｔｒ４のウェル３０には、それぞれ始端から２番目までのトランジスタ回路１４ａ，１４ｂのドレイン接続端子Ｔｄ１からの電圧Ｖ０，Ｖ１が順に印加されている。
【００３９】
次に、こうした構成された昇圧回路１０の動作について説明する。クロック信号ＣＬＫが０［Ｖ］からＶ０［Ｖ］に変化すると共にクロック信号ＣＬＫＢがＶ０［Ｖ］から０［Ｖ］に変化すると、トランジスタ回路１４ａ，１４ｂ，１４ｃのトランジスタＴｒ３がオンして、ソースゲート接続端子Ｔｓｇ２の電圧がドレイン接続端子Ｔｄ１の電圧になる。即ち、トランジスタ回路１４ａのソースゲート接続端子Ｔｓｇ２の電圧が入力端子１２の電圧Ｖ０近傍の電圧となる。
【００４０】
そして、クロック信号ＣＬＫがＶ０［Ｖ］から０［Ｖ］に変化すると共にクロック信号ＣＬＫＢが０［Ｖ］からＶ０［Ｖ］に変化すると、ソースゲート接続端子Ｔｓｇ２の電圧は、キャパシタＣ２によりクロック信号ＣＬＫＢの電圧、即ち、電圧Ｖ０分上昇し、例えば、トランジスタ回路１４ａでは、２・Ｖ０［Ｖ］程度になる。このとき、トランジスタＴｒ４がオンしているから、ドレイン接続端子Ｔｄ２の電圧がソースゲート接続端子Ｔｓｇ２の電圧近傍の電圧、例えば、トランジスタ回路１４ａでは、２・Ｖ０［Ｖ］程度になる。また、トランジスタＴｒ１がオンしているから、ソースゲート接続端子Ｔｓｇ１の電圧が入力端子１２の電圧Ｖ０となる。
【００４１】
次に、クロック信号ＣＬＫが０［Ｖ］からＶ０［Ｖ］に変化すると共にクロック信号ＣＬＫＢがＶ０［Ｖ］から０［Ｖ］に変化すると、ソースゲート接続端子Ｔｓｇ１の電圧は、キャパシタＣ１によりクロック信号ＣＬＫの電圧、即ち、電圧Ｖ０分上昇し、例えば、トランジスタ回路１４ａでは、２・Ｖ０［Ｖ］程度になる。このとき、トランジスタＴｒ２がオンしているから、ドレイン接続端子Ｔｄ２の電圧が２・Ｖ０［Ｖ］程度に維持される。このように、トランジスタ回路１４ａ，１４ｂ，１４ｃでは、ドレイン接続端子Ｔｄ２の電圧が各々ドレイン接続端子Ｔｄ１の電圧にクロック信号ＣＬＫ，ＣＬＫＢの信号振幅（ここでは、Ｖ０［Ｖ］）を加えた電圧に維持される。即ち、トランジスタ回路１４ａ，１４ｂ，１４ｃのドレイン接続端子Ｔｄ２の電圧は、順に、２・Ｖ０［Ｖ］，３・Ｖ０［Ｖ］，４・Ｖ０［Ｖ］程度となるのである。このように、昇圧回路１０では、入力端子１２の電圧Ｖ０を４・Ｖ０［Ｖ］程度に昇圧して出力端子４０から出力することができる。また、昇圧回路１０では、キャパシタＣ１，Ｃ２を介してソースゲート接続端子Ｔｓｇ１，Ｔｓｇ２を昇圧する際に、ゲートとドレインとを接続したトランジスタを多段接続してなる従来のチャージポンプ回路のようにしきい値電圧分の電圧降下がないため、より適正に入力端子１２に供給されている電圧を昇圧して出力端子４０から出力することができる。
【００４２】
また、昇圧回路１０では、始端のトランジスタ回路１４ａおよび始端から２番目のトランジスタ回路１４ｂのトランジスタＴｒ１，Ｔｒ３の半導体基板２０には、それぞれ始端から２番目のトランジスタ回路１４ｂおよび始端から３番目のトランジスタ回路１４ｃまでの各トランジスタ回路１４ａ，１４ｂのドレイン接続端子Ｔｄ２からの電圧Ｖ２，Ｖ３が順に印加され、始端から３番目のトランジスタ回路１４ｃのトランジスタＴｒ１，Ｔｒ３の半導体基板２０には、トランジスタ回路１４ｃのドレイン接続端子Ｔｄ２からの電圧Ｖ３が印加されているから、出力端子４０の電圧を抵抗分割により各半導体基板に供給するものに比して電力の消費を抑制しながらトランジスタＴｒ１，Ｔｒ３のオン抵抗をより下げることができる。また、始端から２番目のトランジスタ回路１４ｂおよび始端から３番目のトランジスタ回路１４ｃのトランジスタＴｒ２，Ｔｒ４のウェル３０には、それぞれ始端から２番目までのトランジスタ回路１４ａ，１４ｂのドレイン接続端子Ｔｒ１からの電圧Ｖ０，Ｖ１が順に印加されているから、トランジスタＴｒ２，Ｔｒ４のオン抵抗をより下げることができる。したがって、より適正に入力端子１２に供給されている電圧を昇圧して出力端子４０から出力することができる。
【００４３】
以上説明した第１実施例の昇圧回路では、トランジスタ回路１４ａのドレイン接続端子Ｔｄ２を隣接するトランジスタ回路１４ｂのドレイン接続端子Ｔｄ１（トランジスタ回路１４ａのドレイン接続端子Ｔｄ２）に接続すると共にトランジスタ回路１４ｂのドレイン接続端子Ｔｄ２を隣接するトランジスタ回路１４ｃのドレイン接続端子Ｔｄ１（トランジスタ回路１４ｂのドレイン接続端子Ｔｄ２）に接続することによりトランジスタ回路１４ａ，１４ｂ，１４ｃを直列に接続し、トランジスタ回路１４ａ，１４ｂ，１４ｃのうち、入力端子１２側の始端のトランジスタ回路１４ａのドレイン接続端子Ｔｄ１を入力端子１２に接続し、出力端子４０側の終端のトランジスタ回路１４ｃのドレイン接続端子Ｔｄ２を出力端子４０に接続し、始端のトランジスタ回路１４ａおよび始端から２番目のトランジスタ回路１４ｂのトランジスタＴｒ１，Ｔｒ３の半導体基板２０には、それぞれ始端から２番目のトランジスタ回路１４ｂおよび始端から３番目のトランジスタ回路１４ｃまでの各トランジスタ回路１４ａ，１４ｂのドレイン接続端子Ｔｄ２からの電圧Ｖ２，Ｖ３を順に印加し、始端から３番目のトランジスタ回路１４ｃのトランジスタＴｒ１，Ｔｒ３の半導体基板２０には、トランジスタ回路１４ｃのドレイン接続端子Ｔｄ２からの電圧Ｖ３を印加し、始端から２番目のトランジスタ回路１４ｂおよび始端から３番目のトランジスタ回路１４ｃのトランジスタＴｒ２，Ｔｒ４のウェル３０には、それぞれ始端から２番目までのトランジスタ回路１４ａ，１４ｂのドレイン接続端子Ｔｒ１からの電圧Ｖ０，Ｖ１を順に印加することにより、電力の消費を抑制すると共に供給された電圧をより適正に昇圧することができる。
【００４４】
第１実施例の昇圧回路１０では、始端のトランジスタ回路１４ａのトランジスタＴｒ１，Ｔｒ３の半導体基板２０には、始端から２番目のトランジスタ回路１４ｂのドレイン接続端子Ｔｄ２からの電圧Ｖ２に印加するものとしたが、始端のトランジスタ回路１４ａに始端から３番目のトランジスタ回路１４ｃのドレイン接続端子Ｔｄ２からの電圧Ｖ３を供給するものとしてもよい。
【００４５】
第１実施例の昇圧回路１０では、３個のトランジスタ回路が接続されているものとしたが、４個以上のトランジスタ回路が接続されてなるものとしてもよい。この場合、例えば、ｎ個（ｎは４以上の整数）のトランジスタ回路が接続されている場合には、ｎ個のトランジスタ回路のうち終端のトランジスタ回路のドレイン接続端子Ｔｄ２が出力端子４０に接続され、始端のトランジスタ回路からｉ番目（１≦ｉ≦ｎ，ｉは整数）のトランジスタ回路のトランジスタＴｒ１，Ｔｒ３の半導体基板２０に始端のトランジスタ回路からｊ番目（ｉ＜ｊ≦ｎ，ｊは整数）のトランジスタ回路のドレイン接続端子Ｔｄ２からの電圧が印加され、始端のトランジスタ回路からｋ番目（２≦ｋ≦ｎ，ｋは整数）のトランジスタ回路のトランジスタＴｒ２，Ｔｒ４のウェル３０に始端のトランジスタ回路からｌ番目（１≦ｌ＜ｋ，ｌは整数）のトランジスタ回路のドレイン接続端子Ｔｄ１からの電圧が印加されているものとすればよい。
【００４６】
第１実施例の昇圧回路１０では、始端から３番目のトランジスタ回路１４ｃのトランジスタＴｒ１，Ｔｒ３の半導体基板２０には、トランジスタ回路１４ｃのドレイン接続端子Ｔｄ２からの電圧Ｖ３を印加するものとしたが、図４に例示する変形例の昇圧回路１０Ｂのように、始端から３番目、即ち、終端のトランジスタ回路１４ｃのドレイン接続端子Ｔｄ２にトランジスタ回路１４ａ，１４ｂ，１４ｃなどと同一の構成の終端付加回路５０を接続し、終端のトランジスタ回路１４ｃおよび終端付加回路５０のトランジスタＴｒ１，Ｔｒ３の半導体基板２０には、終端付加回路５０のドレイン接続端子Ｔｄ２からの電圧を印加するものとしてもよい。こうすれば、終端のトランジスタ回路１４ｃのトランジスタＴｒ１，Ｔｒ３の半導体基板２０により高い電圧を印加して終端のトランジスタ回路１４ｃのトランジスタＴｒ１，Ｔｒ３のオン抵抗をより下げることができる。この場合、終端付加回路５０のトランジスタＴｒ２，Ｔｒ４のウェル３０には、終端のトランジスタ回路１４ｃのドレイン接続端子Ｔｄ１（トランジスタ回路１４ｂのドレイン接続端子Ｔｄ２）からの電圧を印加するのが望ましい。また、終端付加回路５０のキャパシタＣ１，Ｃ２を容量値をトランジスタ回路１４ａ，１４ｂ，１４ｃのキャパシタＣ１，Ｃ２に比して小さくしてもよい。こうすれば、終端付加回路５０のキャパシタＣ１，Ｃ２を容量値をトランジスタ回路１４ａ，１４ｂ，１４ｃのキャパシタＣ１，Ｃ２と同一になるよう形成する場合に比して、より電力の消費を抑制することができる。
【００４７】
第１実施例では、昇圧回路１０を単独の昇圧回路として用いるものとしたが、こうした回路を他の昇圧回路などに組み込んで用いてもよい。図５に昇圧回路１０をブーストコンバータ６０に組み込んだ構成の概略を示す。ブーストコンバータ６０は電圧入力入力端子Ｖｉｎと電圧出力端子端子Ｖｏｕｔとの間に直列に接続されたインダクタＬと、ｐ型のＭＯＳＦＥＴとして構成されゲートとソースとが互いに接続されておりソースがインダクタＬに接続されると共にドレインが出力端子Ｖｏｕｔに接続されたトランジスタＰ１（以下、トランジスタＰ１という）と、ｎ型のＭＯＳＦＥＴとして構成されインダクタＬとトランジスタＰ１との間でインダクタＬからみて出力端子Ｖｏｕｔに並列に接続されたトランジスタＮ１（以下、トランジスタＮ１という）と、トランジスタＰ１と出力端子Ｖｏｕｔとの間でトランジスタＮ１からみて出力端子に並列に接続されたキャパシタＣＬと、入力端子１２が電圧入力端子Ｖｉｎに接続された実施例の昇圧回路１０と、昇圧回路１０からの電圧を用いてトランジスタＰ１，Ｎ１をスイッチングするクロック信号を生成してトランジスタＰ１，Ｎ１のゲートに供給するクロック生成回路６２と、から構成されている。トランジスタＮ１，Ｐ１は、それぞれ図２，３に例示した構造と同一の構造に形成されている。ブーストコンバータ６０では、トランジスタ回路１４ａ，１４ｂ，１４ｃのうちの１つのドレイン接続端子Ｔｄ１（実施例では、トランジスタ回路１４ｂのドレイン接続端子Ｔｄ１）がトランジスタＰ１のウェル３０に接続されると共にトランジスタ回路１４ａ，１４ｂ，１４ｃのうちの１つのドレイン接続端子Ｔｄ２（実施例では、トランジスタ回路１４ｂのドレイン接続端子Ｔｄ２）がトランジスタＮ１の半導体基板２０に接続されている。こうすれば、より適正に電圧入力端子Ｖｉｎに供給された電圧を昇圧して電圧出力端子Ｖｏｕｔから出力することができる。
【実施例２】
【００４８】
図６は、本発明の第２実施例としての昇圧回路１００の構成の概略を示す構成図である。昇圧回路１００は、図示するように、第１実施例のトランジスタ回路１４ａ，１４ｂ，１４ｃに換えてトランジスタ回路１１４ａ，１１４ｂを備える点を除いて、第１実施例の昇圧回路１０と同一の構成となっているから、同一の部材には同一の符号を付し、その説明を省略する。
【００４９】
トランジスタ回路１１４ａ，１１４ｂは、図示するように、トランジスタＴｒ１，Ｔｒ３の半導体基板２０にドレイン接続端子Ｔｄ２からの電圧を印加していない点やトランジスタＴｒ２，Ｔｒ４のウェル３０にＧＮＤやドレイン接続端子Ｔｄ１からの電圧を印加していない点、トランジスタＴｒ１，Ｔｒ３のそれぞれの半導体基板２０に接続された基板接続端子ＴｓｕｂやトランジスタＴｒ２，Ｔｒ４のそれぞれのウェル３０に接続されたウェル接続端子Ｔｗｅｌｌ、基板接続端子Ｔｓｕｂとドレイン接続端子Ｔｄ１との間の電圧を検出する基板電圧検出回路１７０、基板電圧検出回路１７０からの出力に応じた電圧を基板接続端子Ｔｓｕｂに供給する基板電圧供給回路１７２、ウェル接続端子Ｔｗｅｌｌとドレイン接続端子Ｔｄ２との間の電圧を検出するウェル電圧検出回路１７４、ウェル電圧検出回路１７４からの出力に応じた電圧をウェル接続端子Ｔｗｅｌｌに供給するウェル電圧供給回路１７６を備える点を除いて、第１実施例のトランジスタ回路１４ａ，１４ｂと同一の構成となっている。なお、図中、基板接続端子Ｔｓｕｂとウェル接続端子Ｔｗｅｌｌに接続されている配線を太線で示している。トランジスタ回路１１４ａ，１１４ｂでは、トランジスタ回路１１４ａのドレイン接続端子Ｔｄ２を隣接するトランジスタ回路１１４ｂのドレイン接続端子Ｔｄ１（トランジスタ回路１１４ａのドレイン接続端子Ｔｄ２）に接続してトランジスタ回路１１４ａ，１１４ｂを直列に接続し、入力端子１２側の始端のトランジスタ回路１１４ａのドレイン接続端子Ｔｄ１が入力端子１２に接続され、出力端子４０側の終端のトランジスタ回路１１４ｂのドレイン接続端子Ｔｄ２が出力端子４０に接続されている。昇圧回路１００は、第１実施例の昇圧回路１０のトランジスタ回路１４ｃを備えない構成となっており、入力端子１２の電圧Ｖ０を２・Ｖ０［Ｖ］程度に昇圧して出力端子４０から出力することができ、トランジスタのしきい値電圧分の電圧降下がないため、より適正に入力端子１２に供給されている電圧を昇圧して出力端子４０から出力することができる。
【００５０】
基板電圧検出回路１７０は、ｎ型のＭＯＳＦＥＴとして構成されゲートおよびドレインがドレイン接続端子Ｔｄ１に接続された電圧検出用トランジスタＭ１と、ｎ型のＭＯＳＦＥＴとして構成されソースが電圧検出用トランジスタＭ１のソースに接続されると共にゲートおよびドレインが基板接続端子Ｔｓｕｂに接続された電圧検出用トランジスタＭ２とを備える。電圧検出用トランジスタＭ１，Ｍ２は、基板接続端子Ｔｓｕｂとドレイン接続端子Ｔｄ１との間の電圧がトランジスタＴｒ１，Ｔｒ３がラッチアップを起こす電圧より若干低い電圧として予め定めたラッチアップ電圧Ｖｒｅｆ１（例えば、０．６Ｖなど）以下であるとき、即ち、トランジスタＴｒ１，Ｔｒ３にラッチアップが生じるおそれがないときには電圧検出用トランジスタＭ１の電流が電圧検出用トランジスタＭ２の電流より大きく電圧検出用トランジスタＭ２のドレインの電圧がドレイン接続端子Ｔｄ１の電圧近傍の電圧となり、基板接続端子Ｔｓｕｂとドレイン接続端子Ｔｄ１との間の電圧がラッチアップ電圧Ｖｒｅｆ１を超えているとき、即ち、トランジスタＴｒ１，Ｔｒ３にラッチアップが生じるおそれがあるときには電圧検出用トランジスタＭ２の電流が電圧検出用トランジスタＭ１の電流より大きく電圧検出用トランジスタＭ２のドレインの電圧が基板接続端子Ｔｓｕｂの電圧となるよう、ゲート長やゲート幅、ドレインとソースとの間の距離等が調整されている。
【００５１】
基板電圧供給回路１７２は、ｎ型のＭＯＳＦＥＴとして構成されゲートが電圧検出用トランジスタＭ１，Ｍ２のソースに接続されると共にソースがドレイン接続端子Ｔｄ１に接続された基板調整用トランジスタＭ３と、ｐ型のＭＯＳＦＥＴとして構成されゲートが電圧検出用トランジスタＭ１，Ｍ２のソースに接続されると共にソースが基板接続端子Ｔｓｕｂに接続されドレインが基板調整用トランジスタＭ３のドレインに接続された基板調整用トランジスタＭ４と、基板調整用トランジスタＭ３，Ｍ４のドレインからの電圧をドレイン接続端子Ｔｄ１の電圧またはドレイン接続端子Ｔｄ２の電圧に調整して出力するレベルシフト回路ＬＳ１と、を有する基板用中間出力回路１７２ａと、ｐ型のＭＯＳＦＥＴとして構成されゲートがレベルシフト回路ＬＳ１の出力に接続されると共にソースがドレイン接続端子Ｔｄ２に接続された基板調整用トランジスタＭ５と、ｎ型のＭＯＳＦＥＴとして構成されゲートがレベルシフト回路ＬＳ１の出力に接続されると共にソースがドレイン接続端子Ｔｄ１に接続されドレインが基板調整用トランジスタＭ５のドレインと基板接続端子Ｖｓｕｂとに接続された基板調整用トランジスタＭ６と、を有する基板電圧発生回路１７２ｂと、から構成されている。基板電圧供給回路１７２は、基板電圧検出回路１７０から出力された電圧がドレイン接続端子Ｔｄ１の電圧であるとき、即ち、トランジスタＴｒ１，Ｔｒ３にラッチアップが生じるおそれがないときにはドレイン接続端子Ｔｄ２からの電圧を基板接続端子Ｔｓｕｂに供給する。これにより、トランジスタＴｒ１，Ｔｒ３のオン抵抗をより低くすることができ、より適正に昇圧することができる。そして、基板電圧検出回路１７０から出力された電圧が基板接続端子Ｔｓｕｂの電圧であるとき、即ち、トランジスタＴｒ１，Ｔｒ３にラッチアップが生じるおそれがあるときには、ドレイン接続端子Ｔｄ１からの電圧を基板接続端子Ｔｓｕｂに供給する。これにより、トランジスタＴｒ１，Ｔｒ３の半導体基板２０とドレインとの電圧を同じ電圧とすることができ、ラッチアップが生じるのを抑制することができる。また、基板接続端子Ｔｓｕｂに供給する電圧をドレイン接続端子Ｔｄ１または基板接続端子Ｔｓｕｂを用いて生成するから、基板接続端子Ｔｓｕｂへの電圧源を別途設ける必要がなく、簡易な構成で、基板接続単位Ｔｓｕｂに電圧を供給することができる。
【００５２】
ウェル電圧検出回路１７４は、ｎ型のＭＯＳＦＥＴとして構成されゲートおよびドレインがウェル接続端子Ｔｗｅｌｌに接続された電圧検出用トランジスタＭ７と、ｎ型のＭＯＳＦＥＴとして構成されソースが電圧検出用トランジスタＭ７のソースに接続されると共にゲートおよびドレインがドレイン接続端子Ｔｄ２に接続された電圧検出用トランジスタＭ８とを備える。電圧検出用トランジスタＭ７，Ｍ８は、ウェル接続端子Ｔｗｅｌｌとドレイン接続端子Ｔｄ２との間の電圧がトランジスタＴｒ２，Ｔｒ４がラッチアップを起こす電圧より若干低い電圧として予め定めたラッチアップ電圧Ｖｒｅｆ２（例えば、０．６Ｖなど）以下であるとき、即ち、ラッチアップが生じるおそれがないときには、電圧検出用トランジスタＭ７の電流が電圧検出用トランジスタＭ８の電流より大きく電圧検出用トランジスタＭ７のドレインの電圧がウェル接続端子Ｔｗｅｌｌの電圧となり、ウェル接続端子Ｔｗｅｌｌとドレイン接続端子Ｔｄ２との間の電圧がラッチアップ電圧Ｖｒｅｆ２を超えるとき、即ち、ラッチアップが生じるおそれがあるときには、電圧検出用トランジスタＭ８の電流がトランジスタＭ７の電流より大きくトランジスタＭ７のドレインの電圧がドレイン接続端子Ｔｄ２の電圧となるよう、ゲート長やゲート幅、ドレインとソースとの間の距離等が調整されている。
【００５３】
ウェル電圧供給回路１７６は、ｎ型のＭＯＳＦＥＴとして構成されゲートが電圧検出用トランジスタＭ７のドレインに接続されソースがドレイン接続端子Ｔｄ２に接続されたウェル調整用トランジスタＭ９と、ｐ型のＭＯＳＦＥＴとして構成されゲートが電圧検出用トランジスタＭ７のドレインに接続されソースがウェル接続端子Ｔｗｅｌｌに接続されドレインがウェル調整用トランジスタＭ９のドレインに接続されたウェル調整用トランジスタＭ１０と、ウェル調整用トランジスタＭ９，Ｍ１０のドレインからの電圧を調整して出力するレベルシフト回路ＬＳ２と、を有するウェル用中間出力回路１７６ａと、ｐ型のＭＯＳＦＥＴとして構成されゲートがレベルシフト回路ＬＳ２の出力に接続されると共にソースがドレイン接続端子Ｔｄ２に接続されたウェル調整用トランジスタＭ１１と、ｎ型のＭＯＳＦＥＴとして構成されゲートがレベルシフト回路ＬＳ２の出力に接続されると共にソースがドレイン接続端子Ｔｄ１に接続されドレインがウェル調整用トランジスタＭ１１のドレインとウェル接続端子Ｖｗｅｌｌとに接続されたウェル調整用トランジスタＭ１２と、を有するウェル電圧発生回路１７６ｂと、から構成されている。ウェル電圧供給回路１７６は、ウェル電圧検出回路１７４から出力された電圧がウェル接続端子Ｔｗｅｌｌの電圧であるとき、即ち、トランジスタＴｒ２，Ｔｒ４にラッチアップが生じるおそれがないときにはドレイン接続端子Ｔｄ１からの電圧をウェル接続端子Ｔｗｅｌｌに供給する。これにより、トランジスタＴｒ２，Ｔｒ４のオン抵抗をより低くすることができ、より適正に昇圧することができる。そして、ウェル電圧検出回路１７４から出力された電圧がドレイン接続端子Ｔｄ２の電圧であるとき、即ち、トランジスタＴｒ２，Ｔｒ４にラッチアップが生じるおそれがあるときには、ドレイン接続端子Ｔｄ２からの電圧をウェル接続端子Ｔｗｅｌｌに供給する。これにより、トランジスタＴｒ２，Ｔｒ４の半導体基板２０とドレインとの電圧を同じ電圧とすることができ、ラッチアップが生じるのを抑制することができる。また、ウェル接続端子Ｔｗｅｌｌに供給する電圧をドレイン接続端子Ｔｄ１，Ｔｄ２を用いて生成するから、ウェル接続端子Ｔｗｅｌｌへの電圧源を別途設ける必要がなく、簡易な構成で、ウェル接続端子Ｔｗｅｌｌに電圧を供給することができる。
【００５４】
以上説明した第２実施例の昇圧回路１００では、トランジスタ回路１１４ａのドレイン接続端子Ｔｄ２を隣接するトランジスタ回路１１４ｂのドレイン接続端子Ｔｄ１（トランジスタ回路１１４ａのドレイン接続端子Ｔｄ２）に接続してトランジスタ回路１１４ａ，１１４ｂを直列に接続し、入力端子１２側の始端のトランジスタ回路１１４ａのドレイン接続端子Ｔｄ１を入力端子１２に接続し、出力端子４０側の終端のトランジスタ回路１１４ｂのドレイン接続端子Ｔｄ２を出力端子４０に接続することにより、入力端子１２に供給された電圧をより適正に昇圧して出力端子４０から出力することができる。また、昇圧回路１００では、基板電圧検出回路１７０や基板電圧供給回路１７２、ウェル電圧検出回路１７４、ウェル電圧供給回路１７６を備えているから、トランジスタＴｒ１〜Ｔｒ４のオン抵抗を下げることができ昇圧効率をより向上させることができると共に、昇圧中にトランジスタＴｒ１〜Ｔｒ４にラッチアップが生じるのを抑制することができる。
【００５５】
第２実施例の昇圧回路１００では、２個のトランジスタ回路が接続されているものとしたが、３個以上のトランジスタ回路が接続されてなるものとしてもよい。この場合、例えば、ｎ個（ｎは４以上の整数）のトランジスタ回路が接続されている場合には、ｎ個のトランジスタ回路のうち終端のトランジスタ回路のドレイン接続端子Ｔｄ２が出力端子４０に接続されているものとすればよい。
【００５６】
第２実施例の昇圧回路１００では、基板電圧検出回路１７０と基板電圧供給回路１７２とウェル電圧検出回路１７４とウェル電圧供給回路１７６とを備えているものとしたが、ウェル電圧検出回路１７４とウェル電圧供給回路１７６とを備えておらず基板電圧検出回路１７０と基板電圧供給回路１７２とを備えるものとしたり、基板電圧検出回路１７０と基板電圧供給回路１７２とを備えておらずウェル電圧検出回路１７４とウェル電圧供給回路１７６とを備えているものとしてもよい。
【００５７】
第２実施例の昇圧回路１００では、基板調整用トランジスタＭ３，Ｍ４のドレインからの電圧をドレイン接続端子Ｔｄ１の電圧またはドレイン接続端子Ｔｄ２の電圧に調整して出力するレベルシフト回路ＬＳ１やウェル調整用トランジスタＭ９，Ｍ１０のドレインからの電圧を調整して出力するレベルシフト回路ＬＳ２を備えているものとしたが、こうしたレベルシフト回路を備えずに、基板調整用トランジスタＭ３，Ｍ４のドレインからの電圧やウェル調整用トランジスタＭ９，Ｍ１０のドレインからの電圧を基板電圧発生回路１７２ｂやウェル電圧発生回路１７６ｂに供給してもよい。
【実施例３】
【００５８】
図７は、本発明の第３実施例としての昇圧回路２００の構成の概略を示す構成図である。昇圧回路２００は、図示するように、複数のトランジスタから構成される２個のトランジスタ回路２１４ａ，２１４ｂを有する多段トランジスタ回路２１０と、入力端子１２に供給された電圧の変動を検出する入力電圧検出回路２２０と、入力端子１２に供給された電圧の変動に応じた電圧を多段トランジスタ回路２１０を構成するトランジスタの基板電圧またはウェル電圧を供給する基板ウェル電圧供給回路２３０と、を備える。
【００５９】
トランジスタ回路２１４ａ，２１４ｂは、図示するように、トランジスタＴｒ１，Ｔｒ３の半導体基板２０にドレイン接続端子Ｔｄ２からの電圧を印加していない点やトランジスタＴｒ２，Ｔｒ４のウェル３０にＧＮＤやドレイン接続端子Ｔｄ１からの電圧を印加していない点を除いて、第１実施例のトランジスタ回路１４ａ，１４ｂと同一の構成となっているから、第１実施例のトランジスタ回路１４ａ，１４ｂと同一の部材には同一の符号を付し、その説明を省略する。トランジスタ回路２１４ａ，２１４ｂは、トランジスタ回路２１４ａのドレイン接続端子Ｔｄ２をトランジスタ回路２１４ｂのドレイン接続端子Ｔｄ１に接続することにより直列に接続され、始端のトランジスタ回路２１４ａのドレイン接続端子Ｔｄ１が入力端子１２に接続され、終端のトランジスタ回路２１４ｂのドレイン接続端子Ｔｄ２が出力端子４０に接続されている。
【００６０】
こうして構成された多段トランジスタ回路２１０では、第１実施例の昇圧回路１０のトランジスタ回路１４ｃを備えない構成となっているから、入力端子１２の電圧Ｖ０を３・Ｖ０［Ｖ］程度に昇圧して出力端子４０から出力することができる。また、昇圧回路１０では、キャパシタＣ１，Ｃ２を介してソースゲート接続端子Ｔｓｇ１，Ｖｓｇ２を昇圧する際に、ゲートとドレインとを接続したトランジスタを多段接続してなる従来のチャージポンプ回路のようにトランジスタにおいてしきい値電圧分の電圧降下がないため、より適正に入力端子１２に供給されている電圧を昇圧して出力端子４０から出力することができる。
【００６１】
入力電圧検出回路２２０は、ｎ型のＭＯＳＦＥＴとして構成されゲートおよびドレインが入力端子１２に接続された入力電圧検出用トランジスタＭｖｔ１と、ｎ型のＭＯＳＦＥＴとして構成されドレインが入力電圧検出用トランジスタＭｖｔ１のソースに接続されると共にゲートおよびソースが接地されてなる入力電圧検出用トランジスタＭｖｔ２とを備え、入力端子１２と接地との間の電圧がトランジスタＴｒ１〜Ｔｒ４のいずれかがラッチアップする電圧より若干低い電圧として予め定められたラッチアップ電圧Ｖｒｅｆ（例えば、０．６Ｖなど）以下であるときには接地電圧近傍の電圧を出力し、入力端子１２と接地との間の電圧がラッチアップ電圧Ｖｒｅｆを超えているときには入力端子１２の電圧近傍の電圧（実施例では、Ｖ０）に調整された電圧を出力する。
【００６２】
基板ウェル電圧供給回路２３０は、ｐ型のＭＯＳＦＥＴとして構成されゲートが入力電圧検出用トランジスタＭｖｔ１，Ｍｖｔ２のドレインに接続されると共にソースが入力端子１２に接続された基板調整用トランジスタＭｓ１と，ｎ型のＭＯＳＦＥＴとして構成されゲートが入力電圧検出用トランジスタＭｖｔ１，Ｍｖｔ２のドレインに接続されると共にソースが接地されドレインが基板調整用トランジスタＭｓ１のドレインに接続された基板調整用トランジスタＭｓ２と，基板調整用トランジスタＭｓ１，Ｍｓ２のドレイン電圧の電圧を調整して出力するレベルシフト回路ＬＳ３とを有する基板用中間出力回路２３０ａと、ｐ型のＭＯＳＦＥＴとして構成されゲートにレベルシフト回路ＬＳ３の出力が接続されると共にソースがドレイン接続端子Ｔｄ２に接続された基板調整用トランジスタＭｓ３と，ｎ型のＭＯＳＦＥＴとして構成されゲートにレベルシフト回路ＬＳ３の出力が接続されると共にドレインが基板調整用トランジスタＭｓ３のドレインに接続されソースがドレイン接続端子Ｔｄ１に接続された基板調整用トランジスタＭｓ４とを有する接続回路２３０ｂを２個有し各接続回路の基板調整用トランジスタＭｓ３，Ｍｓ４のドレインがトランジスタ回路２１４ａ，２１４ｂの基板接続端子Ｔｓｕｂに接続されてなる基板電圧供給回路２３０ｃと、を備える。こうした構成により、基板電圧供給回路２３０ｃは、入力端子１２と接地との間の電圧がラッチアップ電圧Ｖｒｅｆ以下であるとき、即ち、トランジスタＴｒ１，Ｔｒ３にラッチアップが生じるおそれがないときには、各トランジスタ回路２１４ａ，２１４ｂのドレイン接続端子Ｔｄ２からの電圧を基板接続端子Ｔｓｕｂに供給する。これにより、トランジスタＴｒ１，Ｔｒ３のオン抵抗をより低くすることができ、より適正に昇圧することができる。そして、入力端子１２と接地との間の電圧がラッチアップ電圧Ｖｒｅｆを超えているとき、即ち、トランジスタＴｒ１，Ｔｒ３にラッチアップが生じるおそれがありときには、ドレイン接続端子Ｔｄ１からの電圧を基板接続端子Ｔｓｕｂに供給する。これにより、トランジスタＴｒ１，Ｔｒ３の半導体基板２０とドレインとの電圧を同じ電圧とすることができ、ラッチアップが生じるのを抑制することができる。
【００６３】
基板ウェル電圧供給回路２３０は、更に、ｐ型のＭＯＳＦＥＴとして構成されゲートがインバータ回路ＩＮＶを介してレベルシフト回路ＬＳ２の出力に接続されると共にソースがドレイン接続端子Ｔｄ２に接続されたウェル調整用トランジスタＭｓ５と，ｎ型のＭＯＳＦＥＴとして構成されゲートがインバータ回路ＩＮＶを介してレベルシフト回路ＬＳ２の出力に接続されると共にソースがドレイン接続端子Ｔｄ１に接続されたウェル調整用トランジスタＭｓ６とを有する２個の接続回路２３０ｄを備え、各接続回路のウェル調整用トランジスタＭｓ５，Ｍｓ６のドレインがトランジスタ回路２１４ａ，２１４ｂのウェル接続端子Ｔｗｅｌｌに接続されてなるウェル電圧供給回路２３０ｅを備える。こうした構成により、ウェル電圧供給回路２３０ｅは、入力端子１２と接地との間の電圧がラッチアップ電圧Ｖｒｅｆ以下であるとき、即ち、トランジスタＴｒ２，Ｔｒ４にラッチアップが生じるおそれがいないときにはドレイン接続端子Ｔｄ１からの電圧をウェル３０に印加する。これにより、トランジスタＴｒ２，Ｔｒ４のオン抵抗をより低くすることができ、より適正に昇圧することができる。そして、入力端子１２と接地との間の電圧がラッチアップ電圧Ｖｒｅｆを超えているとき、即ち、トランジスタＴｒ２，Ｔｒ４にラッチアップが生じるおそれがあるときには、ドレイン接続端子Ｔｄ２からの電圧をウェル接続端子Ｔｗｅｌｌに供給する。これにより、トランジスタＴｒ２，Ｔｒ４のウェル３０とドレインとの電圧を同じ電圧とすることができ、ラッチアップが生じるのを抑制することができる。
【００６４】
以上説明した第３実施例の昇圧回路２００では、トランジスタ回路２１４ａのドレイン接続端子Ｔｄ２を隣接するトランジスタ回路２１４ｂのドレイン接続端子Ｔｄ１（トランジスタ回路２１４ａのドレイン接続端子Ｔｄ２）に接続してトランジスタ回路２１４ａ，２１４ｂを直列に接続し、入力端子１２側の始端のトランジスタ回路２１４ａのドレイン接続端子Ｔｄ１を入力端子１２に接続し、出力端子４０側の終端のトランジスタ回路２１４ｂのドレイン接続端子Ｔｄ２を出力端子４０に接続することにより、入力端子１２に供給された電圧をより適正に昇圧して出力端子４０から出力することができる。また、昇圧回路２００は、入力電圧検出回路２２０と基板ウェル電圧供給回路２３０とを備えているから、トランジスタＴｒ１〜Ｔｒ４のオン抵抗を下げることができ昇圧効率をより向上させることができると共に、昇圧中にトランジスタＴｒ１〜Ｔｒ４にラッチアップが生じるのを抑制することができる。
【００６５】
第３実施例の昇圧回路２００では、２個のトランジスタ回路２１４ａ，２１４ｂが接続されているものとしたが、３個以上のトランジスタ回路が接続されてなるものとしてもよい。この場合、例えば、ｎ個（ｎは３以上の整数）のトランジスタ回路が接続されている場合には、ｎ個のトランジスタ回路のうち終端のトランジスタ回路のドレイン接続端子Ｔｄ２が出力端子４０に接続されているものとすればよい。
【００６６】
第３実施例の昇圧回路２００では、基板ウェル電圧供給回路２３０を基板用中間出力回路２３０ａと基板電圧供給回路２３０ｃとウェル電圧供給回路２３０ｅを備えるものとしたが、基板ウェル電圧供給回路２３０を、ウェル電圧供給回路２３０ｅを備えずに基板用中間出力回路２３０ａと基板電圧供給回路２３０ｃとを備えるものとしてもよいし、基板電圧供給回路２３０ｃを備えずに基板用中間出力回路２３０ａとウェル電圧供給回路２３０ｅとを備えるものとしてもよい。
【００６７】
第２，第３実施例の昇圧回路１００では、基板接続端子ＴｓｕｂがトランジスタＴｒ１，Ｔｒ３の半導体基板２０に接続されているものとしたが、基板接続端子ＴｓｕｂをトランジスタＴｒ１，Ｔｒ３の半導体基板２０の一方に接続し、入力端子Ｖｉｎを他方の半導体基板２０を入力端子Ｖｉｎを接続するものとしてもよい。また、ウェル接続端子ＴｗｅｌｌがトランジスタＴｒ２，Ｔｒ４のウェル３０に接続されているものとしたが、ウェル接続端子ＴｗｅｌｌをトランジスタＴｒ１，Ｔｒ３の半導体基板２０の一方に接続し、接地電圧を他方の半導体基板２０に供給するものとしてもよい。
【００６８】
第１〜第３実施例の昇圧回路１０では、トランジスタＴｒ１，Ｔｒ３をｐ型の半導体基板２０に形成するものとしたが、トランジスタＴｒ１，Ｔｒ３を別個のｐ型の半導体基板に形成するものとしてもよいし、トランジスタＴｒ１，Ｔｒ３をｎ型の半導体基板に形成したｐ型のウェルに形成するものとしてもよい。
【００６９】
第１〜第３実施例の昇圧回路１０では、トランジスタＴｒ２，Ｔｒ４をｎ型のウェル３０に形成するものとしたが、トランジスタＴｒ２，Ｔｒ４を別個のウェルに形成するものとしてもよいし、トランジスタＴｒ２，Ｔｒ４をｐ型の半導体基板に形成したｎ型のウェルに形成するものとしてもよい。
【００７０】
第１〜第３実施例の昇圧回路１０では、トランジスタＴｒ１〜Ｔｒ４をＭＯＳＦＥＴであるもとしたが、こうしたＭＯＳＦＥＴに限定されるものではなく、二酸化シリコンなどの酸化物とは異なる材料の絶縁層を有する金属絶縁物半導体電界効果トランジスタ (Metal Insulator  Semiconductor Field Effect Transistor: MISFET)など電界効果トランジスタであれば如何なるものとしても構わない。
【００７１】
実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係について説明する。本発明の第２の昇圧回路については、実施例では、トランジスタＴｒ１が「第１トランジスタ」に相当し、トランジスタＴｒ２が「第２トランジスタ」に相当し、トランジスタＴｒ３が「第３トランジスタ」に相当し、トランジスタＴｒ４が「第４トランジスタ」に相当し、ソースゲート接続端子Ｔｓｇ１が「第１ソースゲート接続端子」に相当し、ソースゲート接続端子Ｔｓｇ２が「第２ソースゲート接続端子」に相当し、ドレイン接続端子Ｔｄ１が「第１ドレイン接続端子」に相当し、ドレイン接続端子Ｔｄ２が「第２ドレイン接続端子」に相当し、キャパシタＣ１が「第１キャパシタ」に相当し、キャパシタＣ２が「第２キャパシタ」に相当し、トランジスタ回路１４ａが「トランジスタ回路」に相当する。
【００７２】
本発明の第２の昇圧回路については、実施例では、トランジスタＴｒ１が「第１トランジスタ」に相当し、トランジスタＴｒ２が「第２トランジスタ」に相当し、トランジスタＴｒ３が「第３トランジスタ」に相当し、トランジスタＴｒ４が「第４トランジスタ」に相当し、ソースゲート接続端子Ｔｓｇ１が「第１ソースゲート接続端子」に相当し、ソースゲート接続端子Ｔｓｇ２が「第２ソースゲート接続端子」に相当し、ドレイン接続端子Ｔｄ１が「第１ドレイン接続端子」に相当し、ドレイン接続端子Ｔｄ２が「第２ドレイン接続端子」に相当し、基板接続端子Ｔｓｕｂが「第１基板接続端子」に相当し、基板電圧検出回路１７０が「第１基板電圧検出回路」に相当し、基板電圧供給回路１７２が「第１基板電圧供給回路」に相当し、トランジスタ回路１１４ａが「トランジスタ回路」に相当する。
【００７３】
本発明の第３の昇圧回路については、実施例では、トランジスタＴｒ１が「第１トランジスタ」に相当し、トランジスタＴｒ２が「第２トランジスタ」に相当し、トランジスタＴｒ３が「第３トランジスタ」に相当し、トランジスタＴｒ４が「第４トランジスタ」に相当し、ソースゲート接続端子Ｔｓｇ１が「第１ソースゲート接続端子」に相当し、ソースゲート接続端子Ｔｓｇ２が「第２ソースゲート接続端子」に相当し、ドレイン接続端子Ｔｄ１が「第１ドレイン接続端子」に相当し、ドレイン接続端子Ｔｄ２が「第２ドレイン接続端子」に相当し、ウェル接続端子Ｔｗｅｌｌが「第２基板接続端子」に相当し、ウェル電圧検出回路１７４が「第２基板電圧検出回路」に相当し、ウェル電圧供給回路１７６が「第２基板電圧供給回路」に相当し、トランジスタ回路１１４ａが「トランジスタ回路」に相当する。
【００７４】
本発明の第４の昇圧回路については、実施例では、トランジスタＴｒ１が「第１トランジスタ」に相当し、トランジスタＴｒ２が「第２トランジスタ」に相当し、トランジスタＴｒ３が「第３トランジスタ」に相当し、トランジスタＴｒ４が「第４トランジスタ」に相当し、ソースゲート接続端子Ｔｓｇ１が「第１ソースゲート接続端子」に相当し、ソースゲート接続端子Ｔｓｇ２が「第２ソースゲート接続端子」に相当し、ドレイン接続端子Ｔｄ１が「第１ドレイン接続端子」に相当し、ドレイン接続端子Ｔｄ２が「第２ドレイン接続端子」に相当し、基板接続端子Ｔｓｕｂが「第１基板接続端子」に相当し、トランジスタ回路２１４ａが「トランジスタ回路」に相当し、トランジスタ回路２１４ａとトランジスタ回路２１４ｂとを組み合わせたものが「多段トランジスタ回路」に相当し、入力電圧検出回路２２０が「入力電圧検出回路」に相当し、基板用中間出力回路２３０ａと基板電圧供給回路２３０ｃとを組み合わせたものが「第１基板電圧供給回路」に相当する。
【００７５】
本発明の第５の昇圧回路については、実施例では、トランジスタＴｒ１が「第１トランジスタ」に相当し、トランジスタＴｒ２が「第２トランジスタ」に相当し、トランジスタＴｒ３が「第３トランジスタ」に相当し、トランジスタＴｒ４が「第４トランジスタ」に相当し、ソースゲート接続端子Ｔｓｇ１が「第１ソースゲート接続端子」に相当し、ソースゲート接続端子Ｔｓｇ２が「第２ソースゲート接続端子」に相当し、ドレイン接続端子Ｔｄ１が「第１ドレイン接続端子」に相当し、ドレイン接続端子Ｔｄ２が「第２ドレイン接続端子」に相当し、ウェル接続端子Ｔｗｅｌｌが「第２基板接続端子」に相当し、トランジスタ回路２１４ａが「トランジスタ回路」に相当し、トランジスタ回路２１４ａとトランジスタ回路２１４ｂとを組み合わせたものが「多段トランジスタ回路」に相当し、入力電圧検出回路２２０が「入力電圧検出回路」に相当し、基板用中間出力回路２３０ａとインバータ回路ＩＮＶとウェル電圧供給回路２３０ｅとを組み合わせたものが「第２基板電圧供給回路」に相当する。
【００７６】
なお、実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係は、実施例が課題を解決するための手段の欄に記載した発明を実施するための形態を具体的に説明するための一例であることから、課題を解決するための手段の欄に記載した発明の要素を限定するものではない。即ち、課題を解決するための手段の欄に記載した発明についての解釈はその欄の記載に基づいて行なわれるべきものであり、実施例は課題を解決するための手段の欄に記載した発明の具体的な一例に過ぎないものである。
【００７７】
以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【産業上の利用可能性】
【００７８】
本発明は、昇圧回路やブーストコンバータの製造産業などに利用可能である。
【符号の説明】
【００７９】
１０，１０Ｂ，１００，２００  昇圧回路、１２  入力端子、１４ａ〜１４ｃ，１１４ａ，１１４ｂ，２１４ａ，２１４ｂ  トランジスタ回路、２０  半導体基板、２２，３２  絶縁層、２４，３４  ゲート電極、２６，２８，３６，３８  拡散層、３０  ウェル、４０  出力端子、４２，Ｃ１，Ｃ２，ＣＬ  キャパシタ、５０  終端付加回路、６０  ブーストコンバータ、６２  クロック生成回路、１７０  基板電圧検出回路、１７２  基板電圧供給回路、１７２ａ  基板用中間出力回路、１７２ｂ  基板電圧発生回路、１７４  ウェル電圧検出回路、１７６  ウェル電圧供給回路、１７６ａ  ウェル用中間出力回路、１７６ｂ  ウェル電圧発生回路、２１０  多段トランジスタ回路、２２０  入力電圧検出回路、２３０  基板ウェル電圧供給回路、２３０ａ  基板用中間出力回路、２３０ｂ，２３０ｄ  接続回路、２３０ｃ  基板電圧供給回路、２３０ｅ  ウェル電圧供給回路、ＩＮＶ  インバータ回路、Ｌ  インダクタ、ＬＳ１〜ＬＳ３  レベルシフト回路、Ｍ１，Ｍ２，Ｍ７，Ｍ８  電圧検出用トランジスタ、Ｍ３〜Ｍ６，Ｍｓ１〜Ｍｓ４  基板調整用トランジスタ、Ｍ９〜Ｍ１２，Ｍｓ５，Ｍｓ６  ウェル調整用トランジスタ、Ｍｖｔ１，Ｍｖｔ２  入力電圧検出用トランジスタ、Ｎ１，Ｐ１，Ｔｒ１〜Ｔｒ４  トランジスタ、Ｔｄ１，Ｔｄ２  ドレイン接続端子、Ｔｓｇ１，Ｔｓｇ２  ソースゲート接続端子、Ｔｓｕｂ  基板接続端子、Ｔｗｅｌｌ  ウェル接続端子、Ｖｉｎ  電圧入力端子、Ｖｏｕｔ  電圧出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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