(57)【要約】【課題】面積を抑えたアンチヒューズ素子を備えた半導体装置を提供する。【解決手段】半導体装置は、基板１０と、第１絶縁膜１１と、シリサイド膜１２ｂを含む導電膜１２と、コンタクト１５と、を具備する。第１絶縁膜は、基板上に形成されている。導電膜は、第１絶縁膜上に形成されている。コンタクトは、基板上に形成され、第２絶縁膜１４を介して導電膜に隣接して配置され、シリサイド膜と短絡している。【選択図】      図３
2012064668.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、シリサイド膜を含む導電膜と、
前記基板上に形成され、第２絶縁膜を介して前記導電膜に隣接して配置され、前記シリサイド膜と短絡しているコンタクトと、
を具備することを特徴とする半導体装置。
【請求項２】
前記コンタクトは、下部側から上部側に向かって径が大きくなるようなテーパー形状を有し、
前記導電膜は、その上部側に前記シリサイド膜を含む
ことを特徴とする請求項１に記載の半導体装置
【請求項３】
前記第２絶縁膜は、シリコン酸化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
基板と、
前記基板の上方に形成された第１配線と、
前記第１配線の上方に絶縁膜を介して形成された第２配線と、
前記第１配線と前記第２配線との間の層に位置し、前記第１配線または前記第２配線のうちの一方に直接接続され、前記絶縁膜を介して他方と間を隔てて配置され、かつ他方と短絡しているビアと、
を具備することを特徴とする半導体装置。
【請求項５】
前記ビアは、下部側から上部側に向かって径が大きくなるようなテーパー形状を有し、前記第１配線に直接接続され、前記第２配線と短絡していることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
アンチヒューズ素子は、通常は絶縁状態であるが、電圧を印加することで導通状態となる素子である。このアンチヒューズ素子をメモリとして用いるＭＯＳＦＥＴ（Metal−Oxide-Semiconductor Field-Effect Transistor）型の酸化膜破壊型ヒューズが提案されている。
【０００３】
ＭＯＳＦＥＴ型の酸化膜破壊型ヒューズは、電流ストレスによりゲート絶縁膜（酸化膜）を破壊することで、ゲート絶縁膜破壊あり＝“１”データ、ゲート絶縁膜破壊なし＝“０”データとして書き込むことができるアンチヒューズ素子である。このようなアンチヒューズ素子は、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）といった大容量メモリのリダンダンシとして、または管理用の情報を記憶するためのチップＩＤとして用いられる。
【０００４】
ＭＯＳＦＥＴ型の酸化膜破壊型ヒューズは、通常のＭＯＳＦＥＴと同様の構造を有する。すなわち、半導体基板内のソース・ドレイン拡散層の間にチャネル領域が形成され、このチャネル領域上にゲート絶縁膜およびゲート電極が形成されている。また、ソース・ドレイン拡散層上にはそれぞれコンタクトが形成されている。
【０００５】
このように、ＭＯＳＦＥＴ型の酸化膜破壊型ヒューズは、通常のＭＯＳＦＥＴと同様の構造を有するため、ゲート幅やコンタクト径等を規定する必要があり、面積の縮小（微細化）に限界がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２９０１８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
面積を抑えたアンチヒューズ素子を備えた半導体装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体装置は、基板と、第１絶縁膜と、シリサイド膜を含む導電膜と、コンタクトと、を具備する。第１絶縁膜は、基板上に形成されている。導電膜は、第１絶縁膜上に形成されている。コンタクトは、基板上に形成され、第２絶縁膜を介して導電膜に隣接して配置され、シリサイド膜と短絡している。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るアンチヒューズ素子の構造を示す平面図。
【図２】第１の実施形態に係るアンチヒューズ素子の書き込み前の構造を示す断面図。
【図３】第１の実施形態に係るアンチヒューズ素子の書き込み後の構造を示す断面図。
【図４】第１の実施形態に係るアンチヒューズ素子の製造工程を示す断面図。
【図５】図４に続く、第１の実施形態に係るアンチヒューズ素子の製造工程を示す断面図。
【図６】第１の実施形態に関連するアンチヒューズ素子の比較例を示す断面図。
【図７】第２の実施形態に係るアンチヒューズ素子の書き込み前の構造を示す断面図。
【図８】第２の実施形態に係るアンチヒューズ素子の書き込み後の構造を示す断面図。
【図９】第２の実施形態に係るアンチヒューズ素子の変形例の書き込み後の構造を示す断面図。
【図１０】各実施形態に係るアンチヒューズ素子の適用例を概略的に示すブロック図。
【図１１】各実施形態に係るアンチヒューズ素子の適用例を概略的に示す回路図。
【発明を実施するための形態】
【００１０】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【００１１】
＜第１の実施形態＞
図１乃至図６を用いて、第１の実施形態に係る半導体装置のアンチヒューズ素子について説明する。第１の実施形態は、ゲート電極とコンタクトとの間の酸化膜を破壊することで“１”データ、“０”データを記憶するアンチヒューズ素子の例である。
【００１２】
なお、ＭＯＳＦＥＴの製造技術を用いて本実施形態を実施することができるので、ゲート電極やゲート絶縁膜、ゲート長、ゲート幅等ＭＯＳＦＥＴにおける名称を用いて説明するが、後述するようにＭＯＳＦＥＴ構造でなくても本実施形態は効果を得ることができ、実施可能である。
【００１３】
［構造］
以下に、図１乃至図３を用いて、第１の実施形態に係るアンチヒューズ素子の構造について説明する。
【００１４】
図１は、第１の実施形態に係るアンチヒューズ素子の平面図を示している。図２は、第１の実施形態に係るアンチヒューズ素子の書き込み前のゲート長方向に沿った断面図を示し、図１のＸ−Ｘ線に沿った断面図である。図３は、第１の実施形態に係るアンチヒューズ素子の書き込み後のゲート長方向に沿った断面図を示し、図１のＸ−Ｘ線に沿った断面図である。
【００１５】
図２に示すように、第１の実施形態に係るアンチヒューズ素子は、基板１０、ゲート絶縁膜（第１絶縁膜）１１、ゲート電極（導電膜）１２、側壁絶縁膜１３、層間絶縁膜（第２絶縁膜）１４、およびコンタクト１５で構成されている。
【００１６】
基板１０は、例えばシリコン基板である。この基板１０上に、例えばシリコン酸化膜またはシリコン窒化膜で構成されるゲート絶縁膜１１を介してゲート電極１２が形成されている。
【００１７】
ゲート電極１２は、ゲート絶縁膜１１上に形成されたポリシリコン膜１２ａと、ポリシリコン膜１２ａ上に形成されたシリサイド膜１２ｂとを含んでいる。言い換えると、ゲート電極１２は、下部側にポリシリコン膜１２ａを含み、上部側にシリサイド膜１２ｂを含んでいる。シリサイド膜１２ｂは、例えばＮｉとＳｉとの化合物、またはＰｔとＳｉとの化合物で構成されている。また、シリサイド膜１２ｂと同様のシリサイド膜１２ｂ’は、基板１０の表面にも形成されている。このシリサイド膜１２ｂおよび１２ｂ’は導電性に優れているため、後述する書き込み動作を低電流で行うことができる。なお、ゲート電極１２は、シリサイド膜１２ｂのみで形成されるメタルゲート電極でもよく、または少なくとも一部にシリサイド膜１２ｂを含んでいてもよい。
【００１８】
側壁絶縁膜１３は、ゲート絶縁膜１１の側面、およびゲート電極１２の側面に形成されている。この側壁絶縁膜１３は、例えばシリコン窒化膜で構成されている。このとき、ゲート電極１２におけるシリサイド膜１２ｂの側面の少なくとも一部には、側壁絶縁膜１３は形成されていない。なお、側壁絶縁膜１３は、形成されなくてもよい。
【００１９】
コンタクト１５は、基板１０上に形成され、基板１０に電気的に接続されている。また、コンタクト１５は、ゲート絶縁膜１１およびゲート電極１２の少なくとも一方の側に側壁絶縁膜１３または層間絶縁膜１４を介して隣接して配置されている。このコンタクト１５は、例えばＷで構成されている。なお、コンタクト１５の形状に制限はないが、下部側から上部側に向かって径が大きくなるようなテーパー形状を有していることにより、より本実施形態の効果を得ることができる。すなわち、ゲート電極１２の下部側に形成されたポリシリコン膜１２ａとコンタクト１５との距離よりも、上部側に形成されたシリサイド膜１２ｂとコンタクト１５との距離のほうが小さくなり、低電流でシリサイド膜１２ｂとコンタクト１５とを導通することができる。
【００２０】
また、コンタクト１５は、側壁絶縁膜１３と接していても、接していなくてもよい。さらに、コンタクト１５と、基板１０、および後述する層間絶縁膜１４との界面に、図示せぬバリアメタルが形成されている。このバリアメタルは、例えばＴｉ、ＴｉＮ、またはＴａで構成されている。
【００２１】
層間絶縁膜１４は、全面に形成されている。より具体的には、層間絶縁膜１４は、基板１０上、ゲート電極１２上および周辺、コンタクト１５の周辺に形成されている。すなわち、ゲート電極１２におけるシリサイド膜１２ｂの少なくとも一部とコンタクト１５との間に、層間絶縁膜１４が形成されている。この層間絶縁膜１４は、例えばシリコン酸化膜で構成されている。
【００２２】
図１に示すように、本実施形態におけるコンタクト１５は、ゲート長方向においてゲート電極１２と所定の距離Ａ（ｎｍ）を隔てて形成されている。また、図示するように、コンタクト１５は、ゲート幅方向において複数形成されていてもよい。
【００２３】
距離Ａは、製造工程上の精度によって決定され、ゲート電極１２（またはコンタクト１５）に後述するプログラム電圧を印加した際にゲート電極１２とコンタクト１５とがショート（短絡）する距離である。より具体的には、ゲート電極寸法ばらつきＸ（ｎｍ）、コンタクト寸法ばらつきＹ（ｎｍ）、およびステッパーアライメントＺ（ｎｍ）を用いて、（１）式で求められる。
【数１】
2012064668.tif 000003
【００２４】
この距離Ａおよびゲート長Ｂは、最小のルールでレイアウトできる。より具体的には、セルサイズが４０ｎｍ世代において、距離Ａは例えば１５ｎｍであり、ゲート長Ｂは例えば４０ｎｍである。
【００２５】
書き込み動作において、ゲート電極１２（またはコンタクト１５）に、例えば１．８Ｖ程度のプログラム電圧ＶＢＰが印加される。また、コンタクト１５（またはゲート電極１２）は、接地電位に設定される。これにより、コンタクト１５とゲート電極１２との間に電位差が生じ、電流ストレスによってコンタクト１５（コンタクト１５内のバリアメタル（図示せず））とゲート電極１２とがショートする。言い換えると、図３に示すように、コンタクト１５とゲート電極１２との間に電流パス３０が生じ、これらが導通する。
【００２６】
ここで、ゲート電極１２において、シリサイド膜１２ｂは、ポリシリコン膜１２ａよりも導電性が高い。また、シリサイド膜１２ｂとコンタクト１５との間には、耐圧の強いシリコン窒化膜（側壁絶縁膜１３）が形成されておらず、耐圧が弱いシリコン酸化膜（層間絶縁膜１４）が形成されている。このため、より大きな電流ストレスによってシリサイド膜１２ｂとコンタクト１５とがショートし、シリサイド膜１２ｂとコンタクト１５との間に電流パス３０が生じる。この電流パス３０は、電流ストレスによって拡散されたシリサイド膜１２ｂである。このように、シリサイド膜１２ｂとコンタクト１５との間のシリコン酸化膜（層間絶縁膜１４）が破壊され、データ“１”が書き込まれる。
【００２７】
［製造方法］
以下に、図４および図５を用いて、第１の実施形態に係るアンチヒューズ素子の製造方法の一例について説明する。
【００２８】
図４および図５は、第１の実施形態に係るアンチヒューズ素子の製造工程の断面図を示している。
【００２９】
まず、図４に示すように、基板１０上に、例えばシリコン酸化膜で構成されるゲート絶縁膜１１が形成される。ゲート絶縁膜１１の形成方法としては、例えばＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法、または熱酸化等が用いられる。
【００３０】
次に、ゲート絶縁膜１１上に、ポリシリコン膜１２ａが形成される。ポリシリコン膜１２ａの形成方法としては、例えばＣＶＤ法またはＡＬＤ法等が用いられる。
【００３１】
次に、例えばリソグラフィ法およびドライエッチング法により、ゲート絶縁膜１１およびポリシリコン膜１２ａがパターニングされる。
【００３２】
次に、全面に、シリコン窒化膜が形成される。その後、シリコン窒化膜に例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングが行われる。これにより、ゲート絶縁膜１１およびポリシリコン膜１２ａの側面に、シリコン窒化膜で構成される側壁絶縁膜１３が形成される。なお、この側壁絶縁膜１３は、形成されなくてもよい。
【００３３】
次に、図５に示すように、ポリシリコン膜１２ａ上に、サリサイドプロセスによりシリサイド膜１２ｂが形成される。より具体的には、まず、ポリシリコン膜１２ａ上に、例えばＮｉまたはＰｔで構成される金属膜が形成される。その後、熱処理を行うことにより、金属膜とポリシリコン膜１２ａとが反応する。これにより、ポリシリコン膜１２ａの表面上にシリサイド膜１２ｂが形成され、下部側のポリシリコン膜１２ａと上部側のシリサイド膜１２ｂとを含むゲート電極１２が形成される。また、同時に、基板１０上にもシリサイド膜１２ｂ’が形成される。
【００３４】
このとき、シリサイド膜１２ｂの側面の少なくとも一部には、側壁絶縁膜１３が形成されていない。言い換えると、シリサイド膜１２ｂの側面の少なくとも一部は、後述する層間絶縁膜１４を堆積する前は露出している。
【００３５】
次に、図１に示すように、全面に、例えばシリコン酸化膜で構成される層間絶縁膜１４が形成される。層間絶縁膜１４の形成方法としては、例えばＣＶＤ法またはＡＬＤ法等が用いられる。
【００３６】
次に、層間絶縁膜１４に、基板１０まで到達するコンタクトホールが形成される。このコンタクトホールは、ゲート絶縁膜１１およびゲート電極１２の少なくとも一方の側に側壁絶縁膜１３または層間絶縁膜１４を介して隣接して設けられ、ゲート電極１２と所定の距離を隔てて形成される。また、コンタクトホールは、下部側から上部側に向かって径が大きくなるようなテーパー形状に形成されることが望ましいが、形状は限定されない。
【００３７】
このコンタクトホールの表面に、図示せぬバリアメタルが形成される。その後、コンタクトホール内に、例えばＷ等の金属材料が埋め込まれ、基板１０に電気的に接続されたコンタクト１５が形成される。
【００３８】
このように、第１の実施形態に係るアンチヒューズ素子は、通常のＭＯＳＦＥＴの製造技術によって製造することができる。
【００３９】
［効果］
上記第１の実施形態によれば、アンチヒューズ素子は、ゲート電極１２とコンタクト１５との間の酸化膜（層間絶縁膜１４）を破壊することでデータを記憶する。すなわち、本実施形態におけるアンチヒューズ素子は、通常のＭＯＳＦＥＴ構造を必要としない。勿論、ＭＯＳＦＥＴ構造であっても本実施形態の効果を得ることができることは言うまでもない。このため、ゲート電極１２の寸法（ゲート長）、コンタクト１５の寸法（コンタクト径）、およびゲート電極１２とコンタクト１５との間の距離を最小のルールでレイアウトすることができる。したがって、面積の縮小が可能となり、微細化を図ることができる。
【００４０】
ところで、比較例である図６に示すように、通常のＭＯＳＦＥＴ型の酸化膜破壊型ヒューズは、基板６０、ゲート絶縁膜６１、ゲート電極６２（ポリシリコン膜６２ａおよびシリサイド膜６２ｂ）、側壁絶縁膜６３、層間絶縁膜６４、およびコンタクト６５で構成されている。
【００４１】
このＭＯＳＦＥＴ型の酸化膜破壊型ヒューズは、プログラム電圧を印加してゲート絶縁膜（例えば、シリコン酸化膜）６１を破壊することにより、ゲート絶縁膜破壊あり＝“１”データ、ゲート絶縁膜破壊なし＝“０”データとして書き込む素子である。すなわち、ＭＯＳＦＥＴ型の酸化膜破壊型ヒューズでは、電流ストレスによりゲート絶縁膜６１が破壊され、ゲート絶縁膜６１を抜けて基板６０に電子が注入されて電流パスが形成される。
【００４２】
しかしながら、電流ストレスにより電流パス付近が高温化し、大規模なシリサイド膜６２ｂのＥＭ（Electro Migration）が起こる。その結果、ゲート絶縁膜６１の破壊箇所上のシリサイド膜６２ｂが全域に渡って移動する。すなわち、図６に示すように、ゲート絶縁膜６１の破壊箇所上のシリサイド膜６２ｂが全域に渡って移動し、かつ縦方向（積層方向）に電流ストレスが生じることで、シリサイド膜６２ｂがゲート電極６２の縦方向に沿って拡散されてしまう。また、基板６０上に形成されたシリサイド膜６２ｂ’も同様に拡散されてしまう。このため、リフローおよび高温信頼性（High Temperature Stress）試験において、データ“１”がデータ“０”へと反転する不良ビットが問題になっている。
【００４３】
上記問題に対し、第１の実施形態では、ゲート電極１２とコンタクト１５との間の酸化膜が破壊され、電流パス３０が形成される。すなわち、ＭＯＳＦＥＴ型の酸化膜破壊型ヒューズのように、縦方向に電流ストレスは生じない。このため、図６に示すシリサイド膜６２ｂが縦方向に拡散されることが抑制され、データが反転してしまう不良ビットが問題を回避することができる。
【００４４】
＜第２の実施形態＞
図７乃至図９を用いて、第２の実施形態に係る半導体装置のアンチヒューズ素子について説明する。第２の実施形態は、多層配線構造において、配線とビアとの間の酸化膜を破壊することで“１”データ、“０”データを記憶するアンチヒューズ素子の例である。
【００４５】
［構造］
以下に、図７乃至図９を用いて、第２の実施形態に係るアンチヒューズ素子の構造について説明する。
【００４６】
図７は、第２の実施形態に係るアンチヒューズ素子の書き込み前の断面図を示している。図８は、第２の実施形態に係るアンチヒューズ素子の書き込み後の断面図を示している。
【００４７】
図７に示すように、第２の実施形態に係るアンチヒューズ素子は、図示せぬ基板上に形成された多層配線で構成されている。より具体的には、第２の実施形態に係るアンチヒューズ素子は、第１配線層絶縁膜７０、第１配線７１、ビア層絶縁膜７２、ビア７３、第２配線層絶縁膜７４、および第２配線７５で構成されている。
【００４８】
第１配線層絶縁膜７０は、図示せぬ基板（例えばシリコン基板）の上方に形成されている。この第１配線層絶縁膜７０は、例えばシリコン酸化膜で構成されている。
【００４９】
第１配線７１は、第１配線層絶縁膜７０内に形成されている。この第１配線７１は、例えばＣｕで構成されている。また、第１配線７１と、第１配線層絶縁膜７０との界面に、図示せぬバリアメタルが形成されている。このバリア膜は、例えばＴｉ、ＴｉＮ、またはＴａで構成されている。
【００５０】
ビア層絶縁膜７２は、第１配線層絶縁膜７０および第１配線７１上に形成されている。このビア層絶縁膜７２は、例えばシリコン酸化膜で構成されている。
【００５１】
ビア７３は、ビア層絶縁膜７２内で、かつ第１配線層絶縁膜７０上に形成されている。このビア７３は、例えばＣｕで構成されている。ビア７３は、後述する第２配線７５と電気的に接続されている。また、ビア７３は、下部側から上部側に向かって径が大きくなるようなテーパー形状を有しているが、ビア７３の形状は限定されない。さらに、ビア７３と、第１配線層絶縁膜７０およびビア層絶縁膜７２との界面に、図示せぬバリアメタルが形成されている。このバリア膜は、例えばＴｉ、ＴｉＮ、またはＴａで構成されている。
【００５２】
第２配線層絶縁膜７４は、ビア層絶縁膜７２上に形成されている。この第２配線層絶縁膜７４は、例えばシリコン酸化膜で構成されている。
【００５３】
第２配線７５は、第２配線層絶縁膜７４内で、かつビア層絶縁膜７２およびビア７３上に形成されている。この第２配線７５は、例えばＣｕで構成されている。また、第２配線７５と、ビア層絶縁膜７２、ビア７３、および第２配線層絶縁膜７４との界面に、図示せぬバリアメタルが形成されている。このバリア膜は、例えばＴｉ、ＴｉＮ、またはＴａで構成されている。
【００５４】
本実施形態におけるビア７３は、第１配線７１と第２配線７５との間の層に位置し、第２配線７５と直接接続され、第１配線７１と所定の距離Ｃ（ｎｍ）を隔てて形成されている。また、ビア７３と第１配線７１との間に、シリコン酸化膜（第１配線層絶縁膜７０およびビア層絶縁膜７２）が形成されている。
【００５５】
距離Ｃは、製造工程上の精度によって決定され、第１配線７１または第２配線７５に後述するプログラム電圧を印加した際にビア７３と第１配線７１とがショート（短絡）する距離である。より具体的には、ビア寸法ばらつきＳ（ｎｍ）、配線寸法ばらつきＴ（ｎｍ）、およびステッパーアライメントＵ（ｎｍ）を用いて、（２）式で求められる。
【数２】
2012064668.tif 000004
【００５６】
この距離Ｃは、最小のルールでレイアウトできる。より具体的には、距離Ｃは例えば２０ｎｍである。
【００５７】
書き込み動作において、第１配線７１または第２配線７５の一方に、例えば１．８Ｖ程度のプログラム電圧ＶＢＰが印加される。また、他方は、例えば接地電位に設定される。これにより、ビア７３と第１配線７１との間に電位差が生じ、電流ストレスによってビア７３と第１配線７１とがショートする。言い換えると、図８に示すように、ビア７３と第１配線７１との間に電流パス８０が生じ、これらが導通する。この電流パス８０は、電流ストレスによって拡散された導電性材料（例えばＣｕ）である。このように、ビア７３と第１配線７１との間のシリコン酸化膜（第１配線層絶縁膜７０およびビア層絶縁膜７２）が破壊され、データ“１”が書き込まれる。
【００５８】
図９は、第２の実施形態に係るアンチヒューズ素子の変形例の書き込み後の断面図を示している。
【００５９】
上記第２の実施形態では、ビア７３と、これより下層部に位置する第１配線７１とをショートさせた。すなわち、ビア７３の下端部と第１配線７１の上端部との間に電流パス８０が生じ、これらが導通した。これに対し、変形例では、ビア７３’と、これより上層部に位置する第２配線７５とをショートさせる例である。
【００６０】
図９に示すように、ビア７３’は、第１配線７１と第２配線７５との間の層に位置し、第１配線７１と直接接続され、第２配線７５と所定の距離Ｄ（ｎｍ）を隔てて形成されている。また、ビア７３’と第２配線７５との間に、シリコン酸化膜（ビア層絶縁膜７２および第２配線層絶縁膜７４）が形成されている。
【００６１】
書き込み動作において、第１配線７１または第２配線７５の一方に例えば１．８Ｖ程度のプログラム電圧ＶＢＰが印加され、他方は例えば接地電位に設定される。これにより、ビア７３’と第２配線７５との間に電位差が生じ、電流ストレスによってビア７３’と第２配線７５とがショートする。言い換えると、図９に示すように、ビア７３’と、これより上層部に位置する第２配線７５との間に電流パス８０’が生じ、これらが導通する。
【００６２】
このとき、ビア７３’は、下部側から上部側に向かって径が大きくなるようなテーパー形状を有している。すなわち、ビア７３’の上部側の径のほうが大きいため、ビア７３’と第２配線７５との間の距離Ｄ（ｎｍ）は、距離Ｃよりも小さい。これにより、より低電流での書き込みが可能になる。
【００６３】
上述したような第２の実施形態に係るアンチヒューズ素子は、通常の多層配線の製造技術によって製造することができる。より具体的には、各配線およびビアは、シングルダマシンプロセスによって形成されてもよいし、デュアルダマシンプロセスによって形成されてもよい。各プロセスは公知であるため、詳細な説明は省略する。
【００６４】
［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００６５】
また、第２の実施形態に係るアンチヒューズ素子は、金属配線、ビア、および配線間に用いられる酸化膜で構成される。このため、電流ストレスによって拡散するシリサイドが存在しない。したがって、データが反転してしまう不良ビットが問題を回避することができる。
【００６６】
なお、第２の実施形態に係るアンチヒューズ素子は、多層配線におけるどの層においても本実施形態の効果を得ることは可能だが、下層部（例えば、１層目または２層目）に形成することにより、より小さなレイアウトにすることができ、より微細化を図ることができる。
【００６７】
＜適用例＞
図１０乃至図１１を用いて上記各実施形態に係るアンチヒューズ素子の適用例について説明する。
【００６８】
図１０は、各実施形態に係るアンチヒューズ素子をメモリとして用いた場合の半導体装置のブロック図を示している。
【００６９】
図１０に示すように、半導体装置は、制御回路１００、ロウデコーダ１１０、カラムデコーダ１２０、プログラム（ＶＢＰ）電源回路１３０、ＶＢＴ電源回路１４０、およびメモリセルアレイ１５０を備えている。
【００７０】
制御回路１００は、書き込み時、および読み出し時におけるメモリセル２００に供給する電圧に応じて、ＶＢＰ電源回路１３０およびＶＢＴ電源回路を制御するとともに、外部より供給されたアドレスに応じて、ロウデコーダ１１０およびカラムデコーダ１２０を制御するように構成されている。
【００７１】
ロウデコーダ１１０は、制御回路１００の制御に従い、ワード線を選択するように構成されている。
【００７２】
カラムデコーダ１２０は、制御回路１００の制御に従い、ビット線を選択するように構成されている。なお、カラムデコーダ１２０には、図示せぬセンスアンプが含まれている。
【００７３】
ＶＢＰ電源回路１３０は、制御回路１００の制御に従い、プログラム用の高電圧を発生し、メモリセル２００に供給するように構成されている。
【００７４】
ＶＢＴ電源回路１４０は、制御回路１００の制御に従い、後述するバリア素子用の電圧
を発生し、メモリセル２００に供給するように構成されている。
【００７５】
メモリセルアレイ１５０は、複数のワード線ＷＬと、各ワード線ＷＬに直交する複数のビット線ＢＬとを備えている。これら複数のワード線ＷＬと複数のビット線ＢＬとの各交差部に、複数のメモリセル２００が配置されている。各メモリセル２００に、メモリ素子としてのアンチヒューズ素子が形成されている。
【００７６】
図１１は、図１０に示すメモリセル２００の回路図の一例を示している。
【００７７】
図１１に示すように、一例によれば、メモリセル２００は、記憶素子としてのアンチヒューズ素子２１０、バリア素子２２０、および選択素子２３０で構成されている。
【００７８】
アンチヒューズ素子は、ＶＢＰ電源回路１３０から供給される高電圧が印加されて酸化膜を破壊することにより、“１”データおよび“０”データを書き込む。
【００７９】
バリア素子２２０および選択素子２３０は、アンチヒューズ素子２１０と、ビット線ＢＬとの間に直列接続されている。より具体的には、バリア素子２２０の一端にアンチヒューズ素子２１０が接続され、他端に選択素子２３０の一端が接続されている。また、選択素子２３０の他端にビット線ＢＬが接続されている。ここでは、バリア素子２２０および選択素子２３０は、いずれもＭＯＳトランジスタから構成されている。
【００８０】
バリア素子２２０は、そのゲートにＶＢＴ電源回路１４０から供給されるバリア電圧が印加され、選択素子２３０にＶＢＰ電源回路１３０から供給される高電圧が印加されることを防止する役割を有する。
【００８１】
選択素子２３０は、そのゲートにワード線が接続され、ワード線ＷＬが選択されることによりオンとなる。このワード線ＷＬの選択は、外部からのアドレス信号の入力に従い、ロウデコーダ１１０により実行される。
【００８２】
書き込み動作は、例えば以下の手順で行われる。
【００８３】
まず、ＶＢＰ電源回路１３０をアンチヒューズ素子２１０の酸化膜が破壊されるのに十分なほどの高電圧に設定する。このとき、アンチヒューズ素子２１０、バリア素子２２０、および選択素子２３０に対して不要な高電圧ストレスが印加されないように、ＶＢＴ電源回路１４０を高電圧に設定し、また、ワード線ＷＬ、ビット線ＢＬを同時にある程度高電位とする。
【００８４】
次に、書き込みを行うメモリセル２００に接続されたワード線ＷＬを選択して高電位にし、書き込みを行わないメモリセル２００に接続されたその他のワード線ＷＬを非選択として低電位とする。さらに、書き込みを行うメモリセル２００に接続されたビット線ＢＬを低電位とし、その他のビット線ＢＬを高電位にする。このようにして、高電位状態のワード線ＷＬと、低電位状態のビット線ＢＬが接続されたメモリセル２００が選択され、書き込みが行われる。
【００８５】
選択されたメモリセル２００のアンチヒューズ素子２１０にＶＢＰ電源回路１３０から供給される高電圧が印加される。この状態を保持し続けることにより、選択されたメモリセル２００のアンチヒューズ素子２１０の酸化膜は破壊される。酸化膜の破壊は局所的に発生し、その箇所に電流パス（図３に示す電流パス３０、図８に示す電流パス８０、および図９に示す電流パス８０’）が形成される。その後、ＶＢＰ電源回路１３０から供給される電圧の印加を遮断し、書き込み動作を終了する。
【００８６】
一方、読み出し動作は、以下の手順で行われる。
【００８７】
まず、全てのワード線ＷＬを０Ｖに保った状態で、ＶＢＰ電源回路１３０をアンチヒューズ素子２１０の酸化膜が破壊されない程度の電位に設定する。また、バリア素子２２０が導通状態となるように、ＶＢＴ電源回路１４０を高電圧に設定する。この状態で、ビット線ＢＬの電位を初期化する。その電位は、アンチヒューズ素子２１０に十分な電圧が印加されるよう比較的低電位であることが望ましい。
【００８８】
次に、ビット線ＢＬをハイインピーダンス状態として、選択的にワード線ＷＬを高電位
にする。この状態を保つと、アンチヒューズ素子２１０に蓄えられたデータが“１”の場合、アンチヒューズ素子２１０が低抵抗であるため、ビット線ＢＬの電位は初期電位より高電位となる。一方、アンチヒューズ素子２１０に蓄えられたデータが“０”の場合、アンチヒューズ素子２１０が高抵抗であるため、ビット線ＢＬの電位は初期電位のままとなる。これらの電位と参照電位との電位差を検知することにより、メモリセル２００に蓄えられたデータが“０”か“１”かを判断する。
【００８９】
なお、図１１に示すメモリセル２００の回路構成は一例であり、本実施形態に係るアンチヒューズ素子は他の公知の様々な形式に適用することができる。
【００９０】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００９１】
１０…基板、１１…ゲート絶縁膜（第１絶縁膜）、１２…ゲート電極（導電膜）、１２ｂ…シリサイド膜、１４…層間絶縁膜（第２絶縁膜）、１５…コンタクト、７０…第１配線層絶縁膜、７１…第１配線、７２…ビア層絶縁膜、７３…ビア、７４…第２配線層絶縁膜、７５…第２配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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