(57)【要約】【課題】拡散の時間をかけず、更なる容量を低減させることが可能なＰＮ接合の構造を提供する。【解決手段】PN接合部を有する半導体装置において、不純物濃度勾配の急峻なｐ+層とｎ-層の低濃度基板接合を形成し、低濃度のｐ-層の拡散層を基板のn-層と接合ができないように表面濃度を薄く、深く拡散させて形成した。【選択図】    図１
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【特許請求の範囲】
【請求項１】
PN接合部を有する半導体装置において、不純物濃度勾配の急峻なｐ+層とｎ-層の低濃度基板接合を形成し、低濃度のｐ-層の拡散層を基板のn-層と接合ができないように表面濃度を薄く、深く拡散させて形成したことを特徴とする半導体装置の構造。
【請求項２】
ｎ-層からなる低濃度基板に不純物濃度勾配の急峻なｐ+層を形成する工程と、
低濃度のｐ-層の拡散層を前記基板のn-層と接合ができないように表面濃度を薄く、深く拡散させて形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体リレー（SSR）に使用されるDMOSや一般的なダイオード、パワーMOSFET等の接合の低容量化をはかった半導体装置の構造に関するものである。
【背景技術】
【０００２】
従来、縦型二重拡散ＭＯＳ（縦型ＤＭＯＳ）ＦＥＴ等の半導体装置が実施されている。従来の半導体装置を、図２（ａ，ｂ）を用いて説明する。図２（ａ）は、従来の縦型ＤＭＯＳＦＥＴ７０の縦断面構成を示し、図（ｂ）は、従来の半導体装置の側面の端部を含む縦型ＤＭＯＳＦＥＴ７０の縦断面構成を示している。
【０００３】
図２（ａ）に示すように、従来の縦型ＤＭＯＳＦＥＴ７０は、ｎ型のシリコンで形成するｎ−ドリフト層２１と、ｐベース層２と、ｐ＋層３と、ｎ＋層４と、ｎ＋層２５と、酸化膜６と、ゲート電極７と、ソース電極８と、ドレイン電極９ａにより構成されている。
【０００４】
なお、以下で構成要素名における「ｎ」は電子を多数キャリアとする要素を意味し、「ｐ」は正孔を多数キャリアとする要素を意味し、「＋」は比較的高不純物濃度であることを意味し、「−」は比較的低不純物濃度であることを意味している。
【０００５】
縦型ＤＭＯＳＦＥＴ７０のオフ時の耐圧は、ｎ−ドリフト層２１の濃度と厚みで決まる。つまり、高耐圧が要求されるデバイスであれば、ｎ−ドリフト層２１の濃度を薄く、厚さを厚くして、ｐベース層２及びｎ−ドリフト層２１の接合より空乏層を広げ所定の電圧を維持できるように設計される。
【０００６】
図２（ｂ）に示すように、縦型ＤＭＯＳＦＥＴ７０は、側面の物理的な端部において、ｐ−層１１ａを備えている。即ち、ｐ−層１１ａは、ｎ−ドリフト層２１の最も外側の側面に形成する。また、縦型ＤＭＯＳＦＥＴ７０は、ｐ−層１１ａの外側に酸化膜１０ａを備えている。
【０００７】
図３（ａ）は例えば、ＤＭＯＳや一般的なダイオード、パワーＭＯＳＦＥＴに用いられる従来のＰＮ接合の濃度分布を示し、縦軸に濃度、横軸に深さを示したものである。
図３（ｂ）は（ａ）図のPN接合の模式図である。
これらの図に示すようにP+層の隣にｐ-層が形成され、このｐ-層の隣にｎ-層が形成され、その隣にｎ+層が形成されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−７３７４１号公報
【特許文献２】特開平１０−１１７０１１号公報
【特許文献３】特開２００２−１８５０１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、上述の図３（ａ，ｂ）に示す構成においては、PN接合で低い接合容量を実現するために、濃度のプロファイルとして接合の両側のｐ層、ｎ層それぞれの濃度を低くして、空乏層幅を広げていた。
【００１０】
しかしながら、PN接合ではｎ−層を深く拡散して形成するため、作製には非常に時間がかかる。という課題があった。
従って本発明は、従来構造より拡散の時間をかけず、更なる容量を低減させることが可能なＰＮ接合の構造を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明は上記課題を解決するためになされたもので、請求項１に記載の半導体装置の構造においては、
PN接合部を有する半導体装置において、不純物濃度勾配の急峻なｐ+層とｎ-層の低濃度基板接合を形成し、低濃度のｐ-層の拡散層を基板のn-層と接合ができないように表面濃度を薄く、深く拡散させて形成したことを特徴とする。
【００１２】
請求項２においては、半導体装置の製造方法において、
ｎ-層からなる低濃度基板に不純物濃度勾配の急峻なｐ+層を形成する工程と、
低濃度のｐ-層の拡散層を前記基板のn-層と接合ができないように表面濃度を薄く、深く拡散させて形成する工程、
を含むことを特徴とする。
【発明の効果】
【００１３】
以上説明したことから明らかなように本発明の請求項１、２によれば、PN接合部を有する半導体装置において、不純物濃度勾配の急峻なｐ+層と低濃度基板ｎ-層の接合を形成し、低濃度のｐ-層の拡散層を基板のn-層と接合ができないように表面濃度を薄く、深く拡散させて形成したので、
【００１４】
１）高濃度のｐ+層と低濃度のｎ-層の接合によって、内蔵電位が上昇し、空乏層が広がりやすくなる。
２）また、p-層がn-層内で拡散し、接合近傍のn-層の濃度を押し下げ、空乏層の拡大を助長する。
以上２つの効果により、空乏層が広がりやすくなり、従来構造より数割程度の接合容量の削減をすることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体装置の構造のＰＮ接合不純物濃度分布を示す図（ａ）、（ａ）図のPN接合の模式図である。
【図２】従来の縦型ＤＭＯＳＦＥＴの構成を示す縦断面図である。
【図３】半導体装置の構造のＰＮ接合不純物濃度分布を示す図（ａ）、（ａ）図のPN接合の模式図である。
【発明を実施するための形態】
【００１６】
図１（ａ，ｂ）は本発明の半導体装置の構造のＰＮ接合不純物濃度分布を示し、図１（ａ）は縦軸に濃度、横軸に深さを示したものである。
図１（ｂ）は（ａ）図のPN接合の模式図である。
【００１７】
これらの図において、ＰＮ接合部20aはｐ+層とn-層の間に形成されているのが分かる。  ここでＰＮ接合の接合容量は所定の電圧、例えばＶj＝０Ｖの時の空乏層幅によって決まり、空乏層幅は内臓電位と基板の濃度によって決まるものである。従来は、基板濃度は抵抗や耐圧の関係で大きな濃度変更ができないため、もう一方のp-層の濃度を下げ、容量低下を図っていた。
【００１８】
一方、本発明は内蔵電位に注目した。内蔵電位はln（ＮAＮD／ｎi2）に比例するため（＊ｎi：真性キャリア密度・・・通常は温度のみの関数）、ＮA、ＮD、すなわちP層、N層の濃度に依存する。つまりP層、N層の濃度は濃い方が内蔵電位は高く、空乏層は広がりやすい。
【００１９】
上述のようにn-層の基板濃度は抵抗や耐圧の関係で大きな濃度変更ができないため、本発明では、p-層のプロファイルを工夫し、表面濃度を下げ、直接n-基板とp+層の接合が得られるようにした。なお、その場合、ｐ+層は急峻な接合となるように形成した方が望ましい。また、n-層の拡散も深くした方が望ましいが、図３に示す従来例の構造よりは時間はかからない。
【００２０】
本発明における半導体装置の形成方法は、n-層に非常に薄いp-層のドーピングを行い、長時間の拡散をおこなうものである。その上で、浅く、濃度勾配が急峻なp+層を形成することである。この時、p-層とn-層の接合深さは、p+層とn-層との接合深さより浅く形成することが重要である。
【００２１】
なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。従って本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形を含むものである。
【符号の説明】
【００２２】
２      ｐベース層
３      ｐ＋層
４      ｎ＋層
6,10ａ  酸化膜
７      ゲート電極
８      ソース電極
9ａ    ドレイン電極
11ａ    ｐ−層
21      ｎ−ドリフト層
25      ｎ＋層
70      縦型ＤＭＯＳＦＥＴ
【図１】
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【図３】
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【図２】
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