(57)【要約】【課題】情報処理装置の起動に要する時間をより短縮する。【解決手段】情報処理装置１の電源が投入されると、プログラム転送装置１２が、不揮発性メモリを有する記憶デバイス１７から、プロセッサ１４が実行するためのプログラムを読み出して、記憶デバイス１７よりも高速にアクセス可能なＲＡＭ１２２に書き込んでおく。そして、プロセッサ１４の初期化が完了すると、プログラム転送装置１２は、ＲＡＭ１２２からプログラムを読み出してＲＡＭ１８に転送する。このように、プログラム転送装置１２が高速にアクセス可能なＲＡＭ１２２からプログラムを読み出して転送することで、プログラム転送時間を短縮し、情報処理装置１の起動に要する時間をより短縮できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
プログラムを読み出して実行するプロセッサと、
前記プログラムを記憶する第１記憶装置から前記プログラムを読み出して第２記憶装置に書き込み、前記プロセッサの初期化が完了すると、前記第２記憶装置から前記プログラムを読み出して第３記憶装置に書き込むプログラム転送装置と、
を具備し、
前記プロセッサは、前記第３記憶装置から前記プログラムを読み出して実行することを特徴とする情報処理装置。
【請求項２】
プロセッサを具備する情報処理装置のプログラム転送方法であって、
第１記憶装置から前記プロセッサが実行するためのプログラムを読み出して第２記憶装置に書き込む第１転送ステップと、
前記プロセッサの初期化が完了すると、前記第２記憶装置から前記プログラムを読み出して、前記プロセッサが前記プログラムを読み出す際のアクセス先である第３記憶装置に書き込む第２転送ステップと、
を具備することを特徴とするプログラム転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置およびプログラム転送方法に関する。
【背景技術】
【０００２】
一般的な情報処理装置は、当該情報処理装置の電源が切断（ＯＦＦ）されている状態でもファームウェア等のプログラムを保持できるように、当該プログラムを不揮発性メモリに記憶している。そして、情報処理装置のプロセッサがより高速にプログラムを読み出せるように、当該プロセッサの初期化が完了した後に、より高速にアクセス可能な揮発性のＲＡＭにデータを転送する方法が知られている。
【０００３】
また、特許文献１に記載のデータ転送装置では、データ転送装置が、フラッシュＲＯＭからＤＲＡＭへのデータ（ファームウェア）の展開を行う。これにより、データの転送時にＣＰＵにかかる負荷を低減することができるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３３１２２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的な情報処理装置では、上述したプログラムを揮発性のＲＡＭに展開する処理に時間を要し、このために情報処理装置の起動に時間を要する。特に、不揮発性メモリは一般に揮発性メモリよりもデータ転送速度が遅く、この不揮発性メモリからプログラムを読み出す際に時間を要する。特許文献１に記載のデータ転送装置も、不揮発性メモリからファームウェアを読み出す際に、同様に時間を要する。
【０００６】
本発明は、上述の課題を解決することのできる情報処理装置およびプログラム転送方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
この発明は上述した課題を解決するためになされたもので、本発明の一態様による情報処理装置は、プログラムを読み出して実行するプロセッサと、前記プログラムを記憶する第１記憶装置から前記プログラムを読み出して第２記憶装置に書き込み、前記プロセッサの初期化が完了すると、前記第２記憶装置から前記プログラムを読み出して第３記憶装置に書き込むプログラム転送装置と、を具備し、前記プロセッサは、前記第３記憶装置から前記プログラムを読み出して実行することを特徴とする。
【０００８】
また、本発明の一態様によるプログラム転送方法は、プロセッサを具備する情報処理装置のプログラム転送方法であって、第１記憶装置から前記プロセッサが実行するためのプログラムを読み出して第２記憶装置に書き込む第１転送ステップと、前記プロセッサの初期化が完了すると、前記第２記憶装置から前記プログラムを読み出して、前記プロセッサが前記プログラムを読み出す際のアクセス先である第３記憶装置に書き込む第２転送ステップと、を具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、情報処理装置の起動に要する時間をより短縮できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態における情報処理装置の概略構成を示す構成図である。
【図２】同実施形態における情報処理装置のプログラム転送装置をField Programmable Gate Arrayで構成した例を示す構成図である。
【図３】同実施形態において、情報処理装置が行う起動処理の手順を示すフローチャートである。
【図４】同実施形態における、外部記憶装置からプログラムを読み出す情報処理装置の概略構成を示す構成図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明の実施の形態について説明する。
図１は、本発明の一実施形態における情報処理装置の概略構成を示す構成図である。同図において、情報処理装置１は、プログラム転送装置１２と、プロセッサ１４と、ＲＯＭ（Read Only Memory）１６と、記憶デバイス（第１記憶装置）１７と、ＲＡＭ（Random Access Memory。第３記憶装置）１８とを具備する。プログラム転送装置１２は、ＲＡＭ（第２記憶装置）１２２を具備する。
また、プログラム転送装置１２と記憶デバイス１７と、プロセッサ１４とＲＯＭ１６と、プロセッサ１４とＲＡＭ１８とは、それぞれデータパス（例えばバス）で接続されている。
【００１２】
情報処理装置１は、例えばパーソナルコンピュータ（Personal Computer；ＰＣ）、タブレットＰＣあるいはメインフレーム（Mainframe）など、プロセッサが記憶装置からプログラムを読み出して実行する情報処理装置である。
【００１３】
記憶デバイス１７は、不揮発性メモリで構成され、プロセッサ１４が実行するためのプログラム（例えばファームウェア）を予め（情報処理装置１の電源投入（ＯＮ）前に）記憶する。
ＲＡＭ１２２は、プロセッサ１４が実行するためのプログラムを記憶する。具体的には、ＲＡＭ１２２は、記憶デバイス１７の記憶する、プロセッサ１４が実行するためのプログラムをプログラム転送装置１２によって書き込まれて予め（プロセッサ１４の初期化完了前に）記憶している。ＲＡＭ１２２は、揮発性メモリで構成され、記憶デバイス１７よりも高速にアクセス可能である。
【００１４】
ＲＡＭ１８は、プロセッサ１４が実行するためのプログラムを記憶し、プロセッサ１４からの読み出しに応じてプロセッサ１４に出力する。具体的には、ＲＡＭ１８は、ＲＡＭ１２２プロセッサ１４が実行するためのプログラムをプログラム転送装置１２によって書き込まれて記憶している。ＲＡＭ１８は、揮発性メモリで構成され、記憶デバイス１７よりも高速にアクセス可能である。さらに、ＲＡＭ１２２がプログラム転送装置１２を介してプロセッサ１４に接続されるのに対し、ＲＡＭ１８はプロセッサ１４に直接接続されている。これにより、プロセッサ１４はＲＡＭ１８に高速にアクセスできる。
【００１５】
プログラム転送装置１２は、記憶デバイス１７の記憶する、プロセッサ１４が実行するためのプログラムをＲＡＭ１２２に書き込み、さらにＲＡＭ１８に転送する（書き込む）。
プロセッサ１４は、プログラム転送装置１２によってＲＡＭ１８に書き込まれるプログラムを読み出して実行する。
ＲＯＭ１６は、不揮発性メモリで構成され、プロセッサ１４が初期化を行うための初期化コードを予め記憶している。
【００１６】
上記の構成において、情報処理装置１の電源が投入されると、プロセッサ１４は、ＲＡＭ１８を利用可能な状態に初期化するための初期化コードをＲＯＭ１６から読み出して実行する。そして、プロセッサ１４は、初期化を完了すると、初期化完了の通知をプログラム転送装置１２に発行（出力）する。
【００１７】
プログラム転送装置１２は、プロセッサ１４から出力される初期化完了の通知をトリガとして、ＲＡＭ１２２の記憶するプログラム（予め記憶デバイス１７から読み出してＲＡＭ１２２に書き込んでおいたプログラム）をＲＡＭ１８に転送する。そして、プログラム転送装置１２は、プログラムの転送を完了すると、転送完了の通知をプロセッサ１４に出力する。
プロセッサ１４は、プログラム転送装置１２から出力される転送完了の通知をトリガとして、ＲＡＭ１８に展開されたプログラムの実行を開始する。
【００１８】
このように、情報処理装置１では、プロセッサ１４自身（プロセッサ・コア）が記憶デバイス１７からプログラムをロード（ＲＡＭ１８に転送）するのではなく、プログラム転送装置１２が、当該プログラムをＲＡＭ１２２からＲＡＭ１８に転送するので、プログラムの転送に伴うプロセッサ１４の負荷上昇を抑えることができる。
また、プログラム転送装置１２が、記憶デバイス１７からプログラムを読み出して、より高速にアクセス可能なＲＡＭ１２２に予め書き込んでおくことで、プログラム転送装置１２は、当該プログラムを高速にＲＡＭ１８に転送することができる。
【００１９】
次に、図２を参照して情報処理装置１のより具体的な構成例について説明する。
図２は、情報処理装置１（図１）のプログラム転送装置１２をＦＰＧＡ（Field Programmable Gate Array、プログラム可能な集積回路）で構成した例を示す構成図である。同図において、情報処理装置１は、ＦＰＧＡ１２と、プロセッサ１４と、フラッシュＲＯＭ（Flash ROM）１６と、フラッシュＲＯＭ（Flash ROM）１７と、ＤＤＲ・ＲＡＭ（Double Data Rate RAM、２倍のデータ転送速度を備えたＲＡＭ）１８とを具備する。ＦＰＧＡ１２は、ＲＡＭ１２２と、ＤＭＡ（Direct Memory Access）処理部１２３と、入出力処理部１２４と、割込制御部１２５と、コンフィグレーション（Configulation）制御部１２６とを具備する。プロセッサ１４は、プロセッサ・コア（Processor Core）１４１と、ＰＣＩｅコントローラ（PCI Express Controller）１４２と、フラッシュ・コントローラ（Flash Controller）１４３と、メモリ・コントローラ（Memory Controller）１４４と、割込生成部（Programmable Interrupt Controller；ＰＩＣ）１４５とを具備する。
【００２０】
また、ＦＰＧＡ１２（コンフィグレーション制御部１２６）とフラッシュＲＯＭ１７と、プロセッサ１４（フラッシュ・コントローラ１４３）とフラッシュＲＯＭ１６と、プロセッサ１４（メモリ・コントローラ１４４）とＤＤＲ・ＲＡＭ１８とは、それぞれ専用バスで接続されている。また、プロセッサ１４のＰＣＩｅコントローラ１４２と、ＦＰＧＡ１２の入出力処理部１２４とは、ＰＣＩｅバス（PCI Express BUS）２１で接続されている。
また、プロセッサ１４において、プロセッサ・コア１４１と、ＰＣＩｅコントローラ１４２と、フラッシュ・コントローラ１４３と、メモリ・コントローラ１４４と、割込生成部１４５とは、内部バス１４０で接続されている。
同図において、図１の各部に対応して同様の機能を有する部分には同一の符号（１、１２、１２２、１４、１６、１７、１８）を付している。
【００２１】
情報処理装置１は、図１で説明したように、プロセッサが記憶装置からプログラムを読み出して実行する。
フラッシュＲＯＭ１７は、不揮発性メモリであるフラッシュＲＯＭで構成される記憶デバイスであり、コンフィグレーション・データを予め（情報処理装置１の電源投入前に）記憶している。このコンフィグレーション・データは、情報処理装置１の電源投入後にＦＰＧＡ１２によって読み出される。また、フラッシュＲＯＭ１７の記憶するコンフィグレーション・データには、プロセッサ１４が実行するためのプログラムが含まれる。
フラッシュＲＯＭ１７とＦＰＧＡ１２とは、専用バスで接続されており、この点で、ＦＰＧＡ１２はフラッシュＲＯＭ１７に高速にアクセス可能である。
【００２２】
ＤＤＲ・ＲＡＭ１８は、揮発性だがデータ転送速度の速いＤＤＲ  ＲＡＭで構成される記憶デバイスであり、フラッシュＲＯＭ１７よりも高速にアクセス可能である。そして、ＤＤＲ・ＲＡＭ１８は、ＦＰＧＡ１２によってフラッシュＲＯＭ１７から転送されるプログラムを記憶し、プロセッサ１４からの読み出しを受けて当該プログラムを出力する。
【００２３】
ＦＰＧＡ１２は、図１で説明したのと同様に、フラッシュＲＯＭ１７の記憶する、プロセッサ１４が実行するためのプログラムをＲＡＭ１２２に書き込み、さらにＤＤＲ・ＲＡＭ１８に転送（転送）する。
ＲＡＭ１２２は、図１で説明したのと同様に、揮発性メモリで構成されてフラッシュＲＯＭ１７よりも高速にアクセス可能であり、フラッシュＲＯＭ１７の記憶する、プロセッサ１４が実行するためのプログラムをＦＰＧＡ１２によって書き込まれて予め（プロセッサ１４の初期化完了前に）記憶している。
【００２４】
ＤＭＡ処理部１２３は、プロセッサ１４が実行するためのプログラムの、ＲＡＭ１２２からＤＤＲ・ＲＡＭ１８への転送処理を制御する。具体的には、ＤＭＡ処理部１２３は、転送元アドレスや、転送先アドレスや、転送サイズなどの転送パラメータを予め（プロセッサ１４の初期化完了前に）設定されており、当該転送パラメータに従って、ＲＡＭ１２２からＤＤＲ・ＲＡＭ１８へプログラムをＤＭＡ転送する。なお、ここでいうＤＭＡ転送は、プロセッサ・コア１４１を介さずに行うデータ転送であり、ＤＭＡ処理部１２３は、入出力処理部１２４と、ＰＣＩｅコントローラ１４２と、メモリ・コントローラ１４４とを介してＤＤＲ・ＲＡＭ１８にアクセスしてプログラムを書き込む。
【００２５】
入出力処理部１２４は、ＰＣＩｅバス２１を介して行われるプロセッサ１４（ＰＣＩｅコントローラ１４２）との間のデータ入出力を処理する。
割込制御部１２５は、ＦＰＧＡ１２によるＤＤＲ・ＲＡＭ１８へのプログラムの書込が終了すると、ＰＣＩｅバス２１を介して割込生成部１４５にアクセスすることで、プロセッサ・コア１４１に割込みを発生させる。この割込みは、プログラムの転送を完了したことをプロセッサ・コア１４１に通知するための割込みであり、当該割り込みを受けたプロセッサ・コア１４１は、ＤＤＲ・ＲＡＭ１８の記憶するプログラムの実行を開始する。
【００２６】
コンフィグレーション制御部１２６は、情報処理装置１の電源が投入されると、ＦＰＧＡ１２内部を初期化し、フラッシュＲＯＭ１７からコンフィグレーション・データを読み出す専用回路である。コンフィグレーション制御部１２６は、フラッシュＲＯＭ１７に専用バスで接続されており、この点で、フラッシュＲＯＭ１７から高速にデータを読み出すことができる。
【００２７】
プロセッサ１４は、図１で説明したのと同様に、ＦＰＧＡ１２によってＤＤＲ・ＲＡＭ１８に書き込まれるプログラムを読み出して実行する。
プロセッサ・コア１４１は、ＤＤＲ・ＲＡＭ１８の記憶するプログラムを実行して演算（情報処理）を行う演算処理部である。
【００２８】
ＰＣＩｅコントローラ１４２は、プロセッサ１４の外部の装置との間で行われる、ＰＣＩｅバス２１を介した通信を制御する。また、ＰＣＩｅコントローラ１４２は、プロセッサ１４の内部バス１４０のマスターとして動作して、メモリ・コントローラ１４４を介してＤＤＲ・ＲＡＭ１８への読み書きを制御する。これにより、ＦＰＧＡ１２は、ＰＣＩｅバス２１を介してＰＣＩｅコントローラ１４２と通信することで、ＤＤＲ・ＲＡＭ１８にアクセスできる。
また、ＰＣＩｅコントローラ１４２は、内部バス１４０を通じて割込生成部１４５にアクセス可能であり、これにより、ＦＰＧＡ１２は、ＰＣＩｅコントローラ１４２を介して割込生成部１４５にアクセスし、プロセッサ１４に対する割込みを発生させることができる。
【００２９】
フラッシュ・コントローラ１４３は、フラッシュＲＯＭ１６に接続されて当該フラッシュＲＯＭ１６へのアクセスを制御する。ここで、フラッシュＲＯＭ１６は、データ転送速度が遅いが、不揮発性メモリであり、プロセッサ１４の電源が切断（ＯＦＦ）されてもデータを保持（記憶）する。また、プロセッサ１４の電源投入後、フラッシュ・コントローラ１４３は、特に設定を必要とせずにフラッシュＲＯＭ１６の領域の一部にアクセスを行える。この領域に、電源投入直後にプロセッサ１４に実行させたいプログラムのコード（プロセッサ１４が初期化を行うための初期化コード）を配置することでプロセッサ１４を起動させることができる。
【００３０】
メモリ・コントローラ１４４は、ＤＤＲ・ＲＡＭ１８と専用バスで接続され、当該ＤＤＲ・ＲＡＭ１８へのアクセスを制御する。ここで、ＤＤＲ・ＲＡＭ１８は、データ転送速度が速く、高速にリード及びライト可能である。一方、ＤＤＲ・ＲＡＭ１８は、揮発性メモリであり、情報処理装置１の電源が切断されると、ＤＤＲ・ＲＡＭ１８の保存するデータが失われる（消去される）。このため情報処理装置１の電源が投入され、メモリ・コントローラ１４４が初期設定された後に、ＤＤＲ・ＲＡＭ１８にプログラムを書き込む必要がある。
【００３１】
割込生成部１４５は、プロセッサ・コア１４１に対する割込みを発生させる。この割込みが発生すると、プロセッサ・コア１４１は、実行中の処理を中断して、発生した割込みに応じた処理を行う。この割込みを利用して、ＦＰＧＡ１２は、プログラムの転送が完了したことをプロセッサ・コア１４１に通知し、プロセッサ・コア１４１は、ＤＤＲ・ＲＡＭ１８の記憶するプログラムの実行を開始する。
【００３２】
フラッシュＲＯＭ１６は、上記のように、データ転送速度が遅いが、不揮発性メモリであり、プロセッサ１４の電源が切断（ＯＦＦ）されてもデータを保持（記憶）する。そして、フラッシュＲＯＭ１６は、上記のように、プロセッサ１４を起動させるためのコードを予め記憶している。
【００３３】
なお、コンフィグレーション・データを記憶するフラッシュＲＯＭ１７の配置は、図２に示すＦＰＧＡ１２の外部に限らない。ＦＰＧＡ１２が、その内部に不揮発性の記憶装置を有してコンフィグレーション・データを記憶するようにしてもよい。
【００３４】
次に、図３を参照して情報処理装置１の動作について説明する。
図３は、情報処理装置１が行う起動処理の手順を示すフローチャートである。情報処理装置１は、電源を投入されると同図の処理を開始する。
【００３５】
情報処理装置１の電源を投入されると、ＦＰＧＡ１２内のコンフィグレーション制御部１２６は、フラッシュＲＯＭ１６からコンフィグレーション・データを読み出し、ＲＡＭ１２２に転送する（書き込む。ステップＳ１０１）。このコンフィグデータには、プロセッサ１４の実行するプログラムが含まれる。
この処理を行うコンフィグレーション制御部１２６は、専用回路にてハードウェア的に実現されている。このため、コンフィグレーション制御部１２６は、プロセッサ１４の負荷を上昇させることなく、高速にコンフィグデータの転送を行うことができる。
コンフィグレーション・データの転送を終了すると、ＦＰＧＡ１２は、プロセッサ１４からの初期設定完了通知を待つ。
【００３６】
また、情報処理装置１の電源を投入されると、プロセッサ１４は、フラッシュＲＯＭ１６の所定の領域から、プロセッサ・コア１４１とＰＣＩｅコントローラ１４２とメモリ・コントローラ１４４との初期設定を行うためのプログラムを読み出して実行する（ステップＳ１０２）。
この初期設定により、ＦＰＧＡ１２は、ＰＣＩｅバス２１を介してＲＡＭ１８にアクセス可能となる。
プロセッサ・コア１４１の初期設定が完了すると、プロセッサ・コア１４１は、割込生成部１４５を初期設定してＦＰＧＡ１２からの割込みを受け付けるようにする。割込生成部１４５の初期設定を完了すると、プロセッサ・コア１４１は、ＦＰＧＡ１２に初期設定完了通知を出力して待機する。
【００３７】
ＦＰＧＡ１２は、プロセッサ１４から出力される初期設定完了通知をトリガとして、プログラムの転送を開始する（ステップＳ１０３）。具体的には、ＦＰＧＡ１２のＤＭＡ処理部１２３が、予め設定されている転送パラメータ（転送元アドレス、転送先アドレス、転送サイズ）に基づいてＤＭＡ転送を開始し、ＲＡＭ１２２からＤＤＲ・ＲＡＭ１８へと高速にプログラムを転送する。転送を完了すると、ＦＰＧＡ１２（割込制御部１２５）はＰＣＩｅバス２１を介して割込生成部１４５にアクセスすることで、プロセッサ・コア１４１に割込みを発生させる。
【００３８】
そして、割込みを受けたプロセッサ・コア１４１は、ＤＤＲ・ＲＡＭ１８の記憶するプログラムに処理を移す。すなわち、プロセッサ・コア１４１は、ＦＰＧＡ１２によってＤＤＲ・ＲＡＭ１８に書き込まれたプログラムを読み出して実行する（ステップＳ１０４）。その後、情報処理装置１は、同図の処理による初期設定を終了し、プロセッサ１４によるプログラム実行（通常の情報処理）を行う。
【００３９】
なお、プロセッサが実行するためのプログラムを記憶する不揮発性メモリの配置は、図１および図２に示した情報処理装置の内部に限らない。
図４は、外部記憶装置からプログラムを読み出す情報処理装置の概略構成を示す構成図である。
同図において、情報処理装置２は、プログラム転送装置１２と、プロセッサ１４と、ＲＯＭ１６と、ＲＡＭ１８とを具備する。プログラム転送装置１２は、ＲＡＭ１２２を具備する。
また、プログラム転送装置１２と外部記憶装置３７とが、例えば信号ケーブルで接続されている。また、プロセッサ１４とＲＯＭ１６と、プロセッサ１４とＲＡＭ１８とは、それぞれデータパス（例えばバス）で接続されている。
同図において、図１の各部に対応して同様の機能を有する部分には、同一の符号（１２、１２２、１４、１６、１８）を付し、説明を省略する。
【００４０】
情報処理装置２は、情報処理装置１（図１）と同様、プロセッサが記憶装置からプログラムを読み出して実行する情報処理装置である。情報処理装置２は、情報処理装置１と異なり、記憶デバイス１７を具備せず、外部記憶装置３７からプログラムを取得する。
外部記憶装置３７は、不揮発性メモリを有し、記憶デバイス１７（図１）と同様に、情報処理装置２のプロセッサ１４が実行するためのプログラムを予め記憶している。
【００４１】
以上の構成において、情報処理装置２のプログラム転送装置１２は、情報処理装置２の電源が投入されると、外部記憶装置３７の記憶するプログラムを読み出して、ＲＡＭ１２２に書き込んでおく。これにより、情報処理装置２は、プログラム転送装置１２の具備する高速なＲＡＭ１２２にプログラムを保持するので、ＲＡＭ１８にプログラムを転送する際に、比較的低速な外部記憶装置３７から当該プログラムを読み出す必要が無い。このように、情報処理装置２は、情報処理装置１（図１、図２）の場合と同様に、プログラムを高速にＤＤＲ・ＲＡＭ１８に転送することができ、情報処理装置２の起動時間を短縮できる。
なお、情報処理装置２の各部は、図２で説明したのと同様に構成することができる。
【００４２】
なお、情報処理装置１（図２。図４に示す情報処理装置１も同様）が、フラッシュＲＯＭ１６を具備しない構成としてもよい。
この場合、情報処理装置１の電源投入後にプロセッサ１４が最初に実行するプログラムの保存先を、ＰＣＩｅバス２１で接続されたメモリ領域（例えばＲＡＭ１２２の一部）に設定する。ここで、プロセッサ１４が、情報処理装置の電源投入後に、ＰＣＩｅコントローラ１４２の設定を必要とせずにＲＡＭ１２２の一部にアクセス可能な構成としておく。
【００４３】
具体的には、ＦＰＧＡ１２は、ＰＣＩｅバス２１を介するプロセッサ１４からのアクセスを受け付けると、該当するアドレス番地に相当するデータをＲＡＭ１２２から読み出して、プロセッサ１４に出力する。これにより、プロセッサ１４は、ＲＡＭ１２２に対して、プロセッサ１４に直接接続されているメモリの領域と同様にアクセスすることができる。
【００４４】
以上のように、情報処理装置１の電源投入後にプロセッサ１４が最初に実行するプログラムの保存先を、ＲＡＭ１２２等とすることで、フラッシュＲＯＭ１６を省略することができる。これにより、情報処理装置１の構成を簡略化することができる。
【００４５】
なお、上述したように、情報処理装置１または２は、コンピュータ等として実現される。すなわち、情報処理装置１または２の全部または一部の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより各部の処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
【００４６】
以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【００４７】
１、２  情報処理装置
１２  プログラム転送装置（ＦＰＧＡ）
１２２  ＲＡＭ
１２３  ＤＭＡ処理部
１２４  入出力処理部
１２５  割込制御部１２５
１２６  コンフィグレーション制御部
１４  プロセッサ
１４０  内部バス
１４１  プロセッサ・コア
１４２  ＰＣＩｅコントローラ
１４３  フラッシュ・コントローラ
１４４  メモリ・コントローラ
１４５  割込生成部
１６  ＲＯＭ（フラッシュＲＯＭ）
１７  記憶デバイス（フラッシュＲＯＭ）
１８  ＲＡＭ（ＤＤＲ・ＲＡＭ）
２１  ＰＣＩｅバス
１２２  ＲＡＭ
３７  外部記憶装置
【図１】
2012216108.tif 000003
【図２】
2012216108.tif 000004
【図３】
2012216108.tif 000005
【図４】
2012216108.tif 000006