(57)【要約】【課題】  セレクトゲート部におけるゲート閾値電圧が安定した半導体装置の製造方法を提供する。【解決手段】  実施形態に係る半導体装置の製造方法では、メモリセル部及びセレクトゲート部が形成される。半導体基板上にトンネル絶縁膜が形成され、前記トンネル絶縁膜上に電荷蓄積層が形成される。前記電荷蓄積層、前記トンネル絶縁膜、及び前記半導体基板のエッチングにより素子分離溝部が形成され、前記電荷蓄積層の側面に接するように前記素子分離溝部に素子分離絶縁膜が埋め込まれる。前記電荷蓄積層及び前記素子分離絶縁膜上に電極間絶縁膜が形成され、前記セレクトゲート部において、前記電極間絶縁膜がエッチングされる。前記電極間絶縁膜を覆い、前記電荷蓄積層に接続するシリコン膜が形成され、前記シリコン膜上に金属膜が形成される。熱処理により、前記セレクトゲート部において、前記トンネル絶縁膜に接する前記電荷蓄積層がシリサイド化される。【選択図】  図６
2012212718.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル部及びセレクトゲート部を有する半導体装置の製造方法において、
半導体基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に電荷蓄積層を形成する工程と、
前記電荷蓄積層、前記トンネル絶縁膜、及び前記半導体基板をエッチングし、素子分離溝部を形成する工程と、
前記電荷蓄積層の側面に接するように前記素子分離溝部に素子分離絶縁膜を埋め込む工程と、
熱処理により、前記素子分離絶縁膜を収縮させる工程と、
前記電荷蓄積層及び前記素子分離絶縁膜上に電極間絶縁膜を形成する工程と、
前記セレクトゲート部において、前記電極間絶縁膜をエッチングし、前記電荷蓄積層の表面を露出させる工程と、
露出した前記電荷蓄積層に接続するシリコン膜を形成する工程と、
前記シリコン膜上に金属膜を形成する工程と、
熱処理により、前記セレクトゲート部において、前記電荷蓄積層をシリサイド化し、前記電荷蓄積層と前記トンネル絶縁膜との界面全体をシリサイド化する工程と、
を備えた半導体装置の製造方法。
【請求項２】
前記電極間絶縁膜をエッチングする工程と、前記シリコン膜を形成する工程との間に、前記電荷蓄積層を薬液処理することにより、前記電荷蓄積層にピンホールを形成する工程とをさらに含む請求項１に記載の半導体装置の製造方法。
【請求項３】
メモリセル部及びセレクトゲート部を有する半導体装置の製造方法において、
半導体基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に電荷蓄積層を形成する工程と、
前記電荷蓄積層、前記トンネル絶縁膜、及び前記半導体基板をエッチングし、素子分離溝部を形成する工程と、
前記電荷蓄積層の側面に接するように前記素子分離溝部に素子分離絶縁膜を埋め込む工程と、
熱処理により、前記素子分離絶縁膜を収縮させる工程と、
前記電荷蓄積層及び前記素子分離絶縁膜上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に第１のシリコン膜を形成する工程と、
前記セレクトゲート部において、前記第１のシリコン膜及び前記電極間絶縁膜をエッチングし、前記電荷蓄積層の表面を露出させる工程と、
前記第１のシリコン膜を覆い、露出した前記電荷蓄積層に接続する第２のシリコン膜を形成する工程と、
前記第２のシリコン膜上に金属膜を形成する工程と、
熱処理により、前記セレクトゲート部において、前記トンネル絶縁膜に接する前記電荷蓄積層をシリサイド化し、前記電荷蓄積層と前記トンネル絶縁膜との界面全体をシリサイド化する工程と、
を備えた半導体装置の製造方法。
【請求項４】
前記電極間絶縁膜をエッチングする工程と、前記第２のシリコン膜を形成する工程との間に、前記電荷蓄積層を薬液処理することにより、前記電荷蓄積層にピンホールを形成する工程とをさらに含む請求項３に記載の半導体装置の製造方法。
【請求項５】
前記セレクトゲート部において、前記電極間絶縁膜をエッチングする工程において、さらに前記電荷蓄積層をエッチングする工程を含むことを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記素子分離絶縁膜は、ポリシラザンであることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリにおいて、メモリセルが微細化されるに伴い、ワードライン幅の寸法が小さくなり、配線抵抗が増大している。このため、配線抵抗を小さくするために、配線に金属シリサイド膜を用いた構造が検討されている。
【０００３】
ＮＡＮＤ型フラッシュメモリのセレクトゲート部においては、ゲート電極のシリサイド化により、ゲート絶縁膜にシリサイド膜が接し、セレクトゲートの閾値電圧が変動するという問題がある。そのため、ゲート絶縁膜にシリサイド膜が接しないように様々な対策が講じられてきた。しかし、メモリセルの微細化に伴い、ポリシリコン層にピンホールが生じ、ゲート絶縁膜であるトンネル絶縁膜の界面の一部分にシリサイド膜が形成されるため、セレクトゲートの閾値電圧が変動するという問題が生じていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−８０４９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、セレクトゲート部におけるゲート閾値電圧が安定した半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、実施形態に係る半導体装置の製造方法では、メモリセル部及びセレクトゲート部が形成される。半導体基板上にトンネル絶縁膜が形成され、前記トンネル絶縁膜上に電荷蓄積層が形成される。前記電荷蓄積層、前記トンネル絶縁膜、及び前記半導体基板のエッチングにより素子分離溝部が形成され、前記電荷蓄積層の側面に接するように前記素子分離溝部に素子分離絶縁膜が埋め込まれる。前記電荷蓄積層及び前記素子分離絶縁膜上に電極間絶縁膜が形成され、前記セレクトゲート部において、前記電極間絶縁膜がエッチングされる。前記電極間絶縁膜を覆い、前記電荷蓄積層に接続するシリコン膜が形成され、前記シリコン膜上に金属膜が形成される。熱処理により、前記セレクトゲート部において、前記トンネル絶縁膜に接する前記電荷蓄積層がシリサイド化される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態及び第２の実施形態に係る半導体装置におけるメモリセルアレイを示す平面図。
【図２】第１の実施形態に係る半導体装置の製造方法を示すワードライン方向に沿った断面図。
【図３】第１の実施形態に係る半導体装置の製造方法を示すワードライン方向に沿った断面図であり、（ａ）は、セレクトゲート部における半導体装置の製造方法を示し、（ｂ）は、メモリセル部における半導体装置の製造方法を示す。
【図４】第１の実施形態に係る半導体装置の製造方法を示すワードライン方向に沿った断面図であり、（ａ）は、セレクトゲート部における半導体装置の製造方法を示し、（ｂ）は、メモリセル部における半導体装置の製造方法を示す。
【図５】第１の実施形態に係る半導体装置の製造方法を示すワードライン方向に沿った断面図であり、（ａ）は、セレクトゲート部における半導体装置の製造方法を示し、（ｂ）は、メモリセル部における半導体装置の製造方法を示す。
【図６】第１の実施形態に係る半導体装置の製造方法を示すワードライン方向に沿った断面図であり、（ａ）は、セレクトゲート部における半導体装置の製造方法を示し、（ｂ）は、メモリセル部における半導体装置の製造方法を示す。
【図７】第２の実施形態に係る半導体装置の製造方法を示すワードライン方向に沿った断面図である。
【図８】第２の実施形態に係る半導体装置の製造方法を示すワードライン方向に沿った断面図であり、（ａ）は、セレクトゲート部における半導体装置の製造方法を示し、（ｂ）は、メモリセル部における半導体装置の製造方法を示す。
【図９】第２の実施形態に係る半導体装置の製造方法を示すワードライン方向に沿った断面図であり、（ａ）は、セレクトゲート部における半導体装置の製造方法を示し、（ｂ）は、メモリセル部における半導体装置の製造方法を示す。
【図１０】第２の実施形態に係る半導体装置の製造方法を示すワードライン方向に沿った断面図であり、（ａ）は、セレクトゲート部における半導体装置の製造方法を示し、（ｂ）は、メモリセル部における半導体装置の製造方法を示す。
【図１１】第２の実施形態に係る半導体装置の製造方法を示すワードライン方向に沿った断面図であり、（ａ）は、セレクトゲート部における半導体装置の製造方法を示し、（ｂ）は、メモリセル部における半導体装置の製造方法を示す。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置におけるメモリセルアレイの平面図を示す。
【００１０】
図１に示すように、本実施形態に係る半導体装置においては、活性領域ＡＡと素子分離領域ＳＴＩを交互に設けられ、隣接する活性領域を素子分離領域ＳＴＩで電気的に分離している。また、活性領域ＡＡ及び素子分離領域ＳＴＩに直交して、メモリセル部におけるトランジスタのゲート電圧を制御するワードラインＷＬと、データを書き込むページを選択するためのセレクトゲートＳＧを周期的に配置している。
【００１１】
図２乃至図６は、ワードライン方向に平行な本実施形態に係る半導体装置の製造方法を示す断面図を示す。図２は、第１の実施形態に係る半導体装置の製造方法を示すワードライン方向に沿った断面図である。
【００１２】
図２（ａ）に示すように、シリコン基板１上を600℃〜1000℃でドライ酸素雰囲気熱酸化することによりトンネル絶縁膜２として、例えばシリコン酸化膜を形成する。このシリコン酸化膜は、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法により形成してもよい。
【００１３】
次に、図２（ｂ）に示すように、ＣＶＤ法によりトンネル絶縁膜２上に電荷蓄積層３としてＰ添加されたポリシリコンを形成する。電荷蓄積層３は、例えば膜厚100nm程度のものを形成する。ポリシリコン中のＰ濃度を固溶限界以上、例えば2×1020〜3×1020cm-3のＰをポリシリコン中に添加すると、Ｐ原子が結晶粒界中に発生する。これにより、Si原子間の結合が弱くなり、結晶粒界が発生しやすくなる。すなわち、電荷蓄積相中にピンホールの発生が容易になり、後述する電荷蓄積層３中のシリサイド化が容易となる。
【００１４】
次に、図２（ｃ）に示すように、ＣＶＤ法により電荷蓄積層３上にシリコン酸化膜４を形成する。例えば、600℃〜800℃とした反応炉内にジクロルシラン（SiH2Cl2）と亜酸化窒素(N2O)を導入し、0.1Torr〜5Torr圧力に維持することによりシリコン酸化膜４を得る方法が挙げられる。シリコン酸化膜４は、例えば膜厚10nm程度のものを形成する。
【００１５】
次に、図２（ｄ）に示すように、シリコン窒化膜５を、シリコン酸化膜４上にＣＶＤ法により形成する。好適な方法として、600℃〜800℃とした反応炉内にジクロルシラン（SiH2Cl2）とアンモニア(NH3)を導入することによりシリコン窒化膜５を得る方法が挙げられる。シリコン窒化膜５は、例えば膜厚15nm程度のものを形成する。
【００１６】
次に、フォトレジスト膜６を塗布法により堆積し、図２（ｅ）に示すように、フォトリソグラフィ法によりフォトレジスト膜６を残すようパターニングする。
【００１７】
次に、フォトレジスト膜６をマスクとしてシリコン窒化膜５及びシリコン酸化膜４をＲＩＥ（Reactive Ion Etching）法によりエッチングする。その後、フォトレジスト膜６を除去し、シリコン窒化膜５、シリコン酸化膜４をマスクとして電荷蓄積層３、トンネル絶縁膜２及びシリコン基板１をＲＩＥによりエッチングする。なお、フォトレジスト膜６を除去せずエッチングを行い、その後フォトレジスト膜を除去してもよい。これによりシリコン基板１の表面が露出し、図２（f）に示すように素子分離溝部７を形成する。素子分離溝は、通常のエッチング条件では、逆テーパー形状となる。本実施形態では、直角の形状に近づくようなエッチング条件とすることが望ましい。これにより、その後の工程で形成する素子分離絶縁膜８の体積が大きくなり、電荷蓄積層３に加わる引っ張り応力は大きくなる。すなわち、電荷蓄積層３中にピンホールが顕在化しやすくなり、後述する電荷蓄積層３中のシリサイド化が容易となる。
【００１８】
次に、素子分離溝部７に電荷蓄積層３の側面に接するように、ポリシラザン（ＰＳＺ）を堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing）法により、図２（g）に示すように堆積したポリシラザンの表面をシリコン窒化膜５の表面が露出するまで平坦化し、素子分離溝７に電荷蓄積層３の側面と接する素子分離絶縁膜８を埋め込む。素子分離絶縁膜８には、熱処理により収縮する絶縁膜が用いられる。素子分離絶縁膜８には、例えばポリシラザンの他にもプラズマＣＶＤ法により形成されたシリコン酸化膜を用いてもよい。素子分離絶縁膜８としてポリシラザンを用いた場合、熱処理によりポリシラザンは収縮しやすく、電荷蓄積層３に大きな引っ張り応力を加えることができ、電荷蓄積層３にピンホールを顕在化させやすい。
【００１９】
次に、850〜1100℃において30分〜120分間、窒素雰囲気下で熱処理を行う。これにより、素子分離絶縁膜８としてのポリシラザンが収縮し、素子分離絶縁膜８に接する電荷蓄積層３に引っ張り応力が加わる。その結果、電荷蓄積層３としてのポリシリコン中に結晶粒界が発生し、ピンホールが形成される。
【００２０】
熱処理が、高温において長時間行われることにより、素子分離絶縁膜８として用いられるポリシラザンの収縮度合いは大きくなり、電荷蓄積層３に加わる引っ張り応力は大きくなる。すなわち、電荷蓄積層３中にピンホールが顕在化しやすくなり、後述する電荷蓄積層３中のシリサイド化が容易となる。
【００２１】
また、従来から、素子分離絶縁膜８として用いられるポリシラザンは、熱処理による酸化によって形成される。そのため、本実施形態においては、従来より製造工程数を増加させることがなく、この熱処理により、電荷蓄積層３中におけるピンホールの顕在化させることができる。
【００２２】
次に、シリコン窒化膜５と選択比のあるＲＩＥにより、図２（ｈ）に示すように、素子分離絶縁膜８を電荷蓄積層３の上面の高さまで選択的にエッチングする。
【００２３】
次に、200℃程度の燐酸と水の混合溶液で残ったシリコン窒化膜５を選択的にウェットエッチングする。その後、図２（ｉ）に示すように、例えば弗酸によりシリコン酸化膜４を除去する。このとき、弗酸が電荷蓄積層３中のピンホールに浸み込むことにより、さらに、電荷蓄積層３中のピンホールが顕在化する。
【００２４】
次に、図２（ｊ）に示すように、ＣＶＤ法により電極間絶縁膜９としてＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜）を形成する。
【００２５】
図３（ａ）に示すように、セレクトゲート部において、電極間絶縁膜９を電荷蓄積層３の表面が露出するようにエッチングする。このエッチングは、例えば、フォトリソグラフィ法によりパターニングした電極間絶縁膜９上のフォトレジスト膜をマスクとして行われるものである。さらに、セレクトゲート部において、電極間絶縁膜９をエッチングした後に、電荷蓄積層３をエッチングしてもよい。この場合、エッチングにより形成される接続孔と電荷蓄積層３中に発生したピンホールが繋がりやすくなり、後述するように電荷蓄積層３をよりシリサイド化しやすくなる。電荷蓄積層３のエッチングは、トンネル絶縁膜２の上面が露出しない範囲内、例えば電荷蓄積層の膜厚が10nm程度になるまで行う。このとき、メモリセル部においては、図３（ｂ）に示すように、電極間絶縁膜９はエッチングされない。
【００２６】
次に、表面に形成された自然酸化膜を除去するために、弗酸による薬液処理を行う。このとき、弗酸が接続孔から電荷蓄積層３中のピンホールに浸み込むことにより、さらに電荷蓄積層３中のピンホールが顕在化する。
【００２７】
次に、図４（ａ）に示すように、セレクトゲート部において、電極間絶縁膜９を覆い、接続孔に埋め込まれるシリコン膜１０を形成する。シリコン膜１０には、例えば、温度を400℃〜700℃、圧力を0.1Torr〜5Torrとした反応炉内にSiH4（モノシラン）とPH3（フォスフィン）を導入することによってＰが添加されたものが用いられる。このとき、シリコン膜１０は、電荷蓄積層３中のピンホールには埋め込まれず、ピンホールは残ったままである。このとき、メモリセル部においては、図４（ｂ）に示すように、電極間絶縁膜９を覆うシリコン膜１０が形成される。
【００２８】
次に、図５（ａ）及び（ｂ）に示すように、メモリセル部及びセレクトゲート部において、シリコン膜１０上に金属膜１１を形成する。金属膜１１は、例えばスパッタ法により形成したNi膜である。他にもNi膜とCo膜が積層したものでもよい。
【００２９】
次に、250〜450℃において、20〜60秒間ランプ加熱する熱処理を行う。これにより、セレクトゲート部において、図６（ａ）に示すように、金属膜１１に含まれる例えばNi原子がシリコン膜１０及び電荷蓄積層３に拡散し、シリサイド膜１２としてNiSi(ニッケルモノシリサイド)を形成する。特に、電荷蓄積層３中におけるピンホールにおいては、Ni原子が拡散しやすく、電荷蓄積層３の上部だけでなく、電荷蓄積層３とトンネル絶縁膜２との界面までNiSi膜を形成することができる。すなわち、電荷蓄積層３とトンネル絶縁膜２との界面全体において、電荷蓄積層３に用いられるポリシリコンをシリサイド化することができ、セレクトゲートＳＧの閾値電圧を安定させることができる。また、このとき、セレクトゲート部における電荷蓄積層３の全体がフルシリサイド化していてもよい。
【００３０】
このとき、メモリセル部においては、図６（ｂ）に示すように、金属膜１１に含まれるNi原子がシリコン膜１０に拡散することにより、シリサイド膜１２が形成される。これにより、セレクトゲート部において、電荷蓄積層３におけるトンネル絶縁膜２との界面全体をシリサイド化するとともに、メモリセル部においては、配線をシリサイド化し、配線を低抵抗化させることができる。
【００３１】
次に、未反応の金属膜１１は、例えばNi膜を硫酸と過酸化水素水の混合液で除去する。
【００３２】
第１の実施形態によれば、素子分離絶縁膜８が収縮し、素子分離絶縁膜８に接する電荷蓄積層３に引っ張り応力が加わり、電荷蓄積層３中にピンホールが形成されている。これにより、金属膜１１から金属原子がセレクトゲート部における電荷蓄積層３とトンネル絶縁膜２との界面に拡散することができ、シリサイド膜１２を形成することができる。すなわち、配線をシリサイド化により低抵抗化しつつ、セレクトゲート部において、電荷蓄積層３とトンネル絶縁膜２との界面全体をシリサイド化し、セレクトゲートＳＧの閾値電圧を安定させることができる。
【００３３】
さらに、電極間酸化膜をエッチングした後に、弗酸による薬液処理を行うことにより、弗酸が電荷蓄積層３中のピンホールに浸み込み、電荷蓄積層３中のピンホールが顕在化し、セレクトゲート部における、電荷蓄積層３とトンネル絶縁膜２との界面全体をを容易にシリサイド化することができる。
【００３４】
（第２の実施形態）
本発明の第２の実施形態による半導体装置の製造方法について図７乃至図１１を用いて説明する。この第２の実施形態の構成について図２の第１の実施形態の半導体装置の構成と同一部分は同一符号で示し、その詳細な説明を省略する。この第２の実施形態が、第１の実施形態と異なる点は、セレクトゲート部において、電荷蓄積層３の表面を露出させる電極間絶縁膜９のエッチング工程の前に、電極間絶縁膜９を覆うシリコン膜１３を形成している点である。
【００３５】
第１の実施形態と同様にして図２（ａ）乃至（ｊ）のように、シリコン基板１上にトンネル絶縁膜２及び電荷蓄積層３を形成し、素子分離溝部７に素子分離絶縁膜８としてポリシラザンを埋め込み、電荷蓄積層３及び素子分離絶縁膜８上に電極間絶縁膜９を形成する。
【００３６】
次に、図７に示すように、メモリセル部及びセレクトゲート部において、電極間絶縁膜９上にシリコン膜１３を形成する。シリコン膜１３には、例えば、温度を400℃〜700℃、圧力を0.1Torr〜5Torrとした反応炉内にSiH4（モノシラン）とPH3（フォスフィン）を導入することによってＰが添加されたシリコン膜が用いられる。電極間絶縁膜９上にシリコン膜１３が形成されていることにより、電極間絶縁膜９上に大気中の有機物が付着することを防止することができる。
【００３７】
次に、図８（ａ）に示すように、セレクトゲート部において、シリコン膜１３及び電極間絶縁膜９を電荷蓄積層３の表面が露出するようにエッチングする。このエッチングは、例えば、フォトリソグラフィ法の露光及び現像工程によりパターニングしたシリコン膜１３上のフォトレジスト膜をマスクとして行われるものである。このとき、メモリセル部においては、図８（ｂ）に示すように、シリコン膜１３及び電極間絶縁膜９はエッチングされない。
【００３８】
本実施形態においては、電極間絶縁膜９上にシリコン膜１３が形成されており、メモリセル部における電極間絶縁膜９は、フォトレジスト膜及び現像液に接することなく、接続孔を形成することができる。これにより、メモリセル部における電極間絶縁膜９に不純物を付着させることを防止することができ、半導体装置の信頼性を向上することができる。
【００３９】
さらに、セレクトゲート部において、電極間絶縁膜９をエッチングした後に、電荷蓄積層３をエッチングしてもよい。電荷蓄積層３のエッチングは、トンネル絶縁膜２の上面が露出しない範囲内、例えば電荷蓄積層の膜厚が10nm程度になるまで行う。この場合、電荷蓄積層３中に発生したピンホールと接続孔が繋がりやすくなり、電荷蓄積層３をよりシリサイド化しやすくなる。
【００４０】
次に、表面に形成された酸化膜を除去するために、弗酸による薬液処理を行う。このとき、弗酸が接続孔から電荷蓄積層３中のピンホールに浸み込むことにより、さらに電荷蓄積層３中のピンホールが顕在化する。
【００４１】
次に、図９（ａ）に示すように、セレクトゲート部において、シリコン膜１３を覆い、接続孔に埋め込まれるシリコン膜１０を形成する。シリコン膜１０には、例えば、温度を400℃〜700℃、圧力を0.1Torr〜5Torrとした反応炉内にSiH4（モノシラン）とPH3（フォスフィン）を導入することによってＰが添加されたものが用いられる。このとき、シリコン膜１０は、電荷蓄積層３中のピンホールには埋め込まれず、ピンホールは残ったままである。このとき、メモリセル部においては、図９（ｂ）に示すように、シリコン膜１３を覆うシリコン膜１０が形成される。
【００４２】
次に、図１０（ａ）及び（ｂ）に示すように、メモリセル部及びセレクトゲート部において、シリコン膜１０上に金属膜１１を形成する。金属膜１１は、例えばスパッタ法により形成したNi膜である。他にもNi膜とCo膜が積層したものでもよい。
【００４３】
次に、250〜450℃において、20〜60秒間ランプ加熱する熱処理を行う。これにより、図１１（ａ）に示すように、セレクトゲート部において、金属膜１１に含まれる例えばNi原子が、シリコン膜１０、シリコン膜１３、電荷蓄積層３に拡散し、シリサイド膜１２としてNiSi(ニッケルモノシリサイド)を形成する。特に、電荷蓄積層３中におけるピンホールにおいては、Ni原子が拡散しやすく、電荷蓄積層３の上部だけでなく、電荷蓄積層３とトンネル絶縁膜２との界面を覆う電荷蓄積層３に用いられるポリシリコンをシリサイド化することができ、セレクトゲートＳＧの閾値電圧を安定させることができる。また、このとき、セレクトゲート部における電荷蓄積層３の全体がフルシリサイド化していてもよい。
【００４４】
さらに、このとき、メモリセル部においては、図１１（ｂ）に示すように、金属膜１１に含まれるNi原子が、シリコン膜１３及びシリコン膜１０に拡散することにより、シリサイド膜１２が形成される。これにより、セレクトゲート部において、電荷蓄積層３における電荷蓄積層３とトンネル絶縁膜２との界面全体をシリサイド化するとともに、メモリセル部においては、配線をシリサイド化し、配線を低抵抗化させることができる。
【００４５】
次に、未反応の金属膜１１として、例えばNi膜を硫酸と過酸化水素水の混合液で除去する。
【００４６】
第２の実施形態に係る半導体装置の製造方法によれば、素子分離絶縁膜８が収縮し、素子分離絶縁膜８に接する電荷蓄積層３に引っ張り応力が加わり、電荷蓄積層３中にピンホールが形成されている。これにより、金属膜１１から金属原子がセレクトゲート部における電荷蓄積層３とトンネル絶縁膜２との界面に拡散することができ、シリサイド膜１２を形成することができる。すなわち、配線をシリサイド化により低抵抗化しつつ、セレクトゲート部において、電荷蓄積層３とトンネル絶縁膜２との界面全体をシリサイド化し、セレクトゲートＳＧの閾値電圧を安定させることができる。
【００４７】
さらに、電極間酸化膜をエッチングした後に、弗酸による薬液処理を行うことにより、弗酸が電荷蓄積層３中のピンホールに浸み込み、電荷蓄積層３中のピンホールが顕在化し、セレクトゲート部における電荷蓄積層３とトンネル絶縁膜２との界面全体を容易にシリサイド化することができる。
【００４８】
さらに、電極間絶縁膜９を覆うシリコン膜１３を形成した後に、電荷蓄積層３に貫通する接続孔を形成している。このため、メモリセル部における電極間絶縁膜９が、フォトレジスト膜及び現像液に接することなく、セレクトゲート部の電極間絶縁膜９に接続孔を形成することができる。これにより、メモリセル部における電極間絶縁膜９の表面に不純物を付着させることを防止することができ、半導体装置の信頼性を向上することができる。
【００４９】
なお、素子分離絶縁膜８をＣＭＰ処理した後に、熱処理を行ってもよい。この熱処理は、例えば850〜1100℃において30分〜120分間、窒素雰囲気下で行う。この熱処理を行うことにより、素子分離絶縁膜８として用いられるポリシラザンが収縮し、素子分離絶縁膜８に接する電荷蓄積層３にさらに引っ張り応力が加わる。その結果、電荷蓄積層３としてのポリシリコン中に結晶粒界が発生し、より多くのピンホールが形成される。
【００５０】
なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００５１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５２】
１…シリコン基板
２…トンネル絶縁膜
３…電荷蓄積層
４…シリコン酸化膜
５…シリコン窒化膜
６…フォトレジスト膜
７…素子分離溝部
８…素子分離絶縁膜
９…電極間絶縁膜
１０、１３…シリコン膜
１１…金属膜
１２…シリサイド膜
ＷＬ…ワードライン
ＡＡ…活性領域
ＳＴＩ…素子分離領域ＳＴＩ
ＳＧ…セレクトゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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