(57)【要約】【課題】列毎にＡ／Ｄ変換部を搭載する場合でも、各列のＡ／Ｄ変換部の動作によるＧＮＤの変動を低減し、各Ａ／Ｄ変換部の出力値の変動を防止することができる。【解決手段】電源とＧＮＤとの間に接続された複数のＡ／Ｄ変換部４０を有し、複数のＡ／Ｄ変換部４０の各々は、参照電流Ｉｒｅｆを出力する定電流源１６と、アナログ信号Ｖｉｎと参照電流Ｉｒｅｆとが入力され、アナログ信号Ｖｉｎに応じた第１の電流Ｉｉｎを出力し、参照電流Ｉｒｅｆと第１の電流Ｉｉｎの差に応じて第２の電流Ｉｇを出力する電流分配回路１７と、パルス信号φＰＬが入力され、第１の電流Ｉｉｎまたは第２の電流Ｉｇに応じてパルス信号φＰＬの伝達を遅延させる複数の遅延素子と、を有し、複数の遅延素子は互いに接続されている。【選択図】図２
2012074764.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位を持った配線と、
第２の電位を持った配線と、
前記第１の電位を持った配線と、前記第２の電位を持った配線との間に接続された複数のＡ／Ｄ変換部と、
を有し、
前記複数のＡ／Ｄ変換部の各々は、
参照電流を出力する定電流源と、
アナログ信号と前記参照電流とが入力され、前記アナログ信号に応じた第１の電流を出力し、前記参照電流と前記第１の電流の差に応じて第２の電流を出力する電流分配回路と、
パルス信号が入力され、前記第１の電流または前記第２の電流に応じて前記パルス信号の伝達を遅延させる複数の遅延素子と、
を有し、
前記複数の遅延素子は互いに接続されている
ことを特徴とするＡ／Ｄ変換回路。
【請求項２】
前記電流分配回路は、
前記アナログ信号が入力され、当該アナログ信号に応じた前記第１の電流を出力する可変抵抗
を有することを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項３】
前記電流分配回路は、
前記アナログ信号が入力され、当該アナログ信号に応じた前記第１の電流と前記第２の電流とを出力する可変抵抗
を有することを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項４】
請求項１から請求項３のいずれか１項に記載のＡ／Ｄ変換回路と、
行列状に配置された複数の画素を有する画素部と、
を有し、
前記複数の画素のうち所定の複数の画素は、前記Ａ／Ｄ変換回路が有するＡ／Ｄ変換部の１つにアナログ信号を出力する
ことを特徴とする撮像装置。
【請求項５】
前記所定の複数の画素は、前記画素部の同一の列に配置されている
ことを特徴とする請求項４に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換回路および撮像装置に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラ、カムコーダ、内視鏡に代表される撮像装置には、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサ（以下、ＣＣＤと称する）や、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ（以下、ＣＭＯＳと称する）に代表される固体撮像装置が搭載されている。これらの撮像装置は国内外で普及しており、さらなる小型化、低消費電力化への要求が高まっている。
【０００３】
また、時間軸計測（Ｔｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）（以下、ＴＤＣと称する）型Ａ／Ｄ変換器を複数搭載した固体撮像装置がある。このＴＤＣ型Ａ／Ｄ変換器（以下、Ａ／Ｄ変換部と称する）は、画素から出力された電圧（以下、画素信号と称する）に応じた周波数のパルスを出力し、このパルスをカウンタがカウントすることで、画素信号をＡ／Ｄ変換することができる。２次元の行列状に画素を配置した領域（以下、画素ブロックと称する）に、このＡ／Ｄ変換部を配置することによって、Ａ／Ｄ変換部が画素信号を高Ｓ／ＮにＡ／Ｄ変換する固体撮像装置が示されている（例えば、特許文献１参照)。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２８７８７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、複数画素毎にＡ／Ｄ変換部を配置する（例えば画素列毎にＡ／Ｄ変換部を配置する）ような場合、数μｍの幅で数百から数千のＡ／Ｄ変換部を配置していくことになる。この場合、Ａ／Ｄ変換部毎に分けてＧＮＤを配線すると配線スペースが増大するため、図５に示す固体撮像装置２００のように、全てのＡ／Ｄ変換部が共通のＧＮＤに接続するように配線する必要がある。
【０００６】
図５は、従来知られている固体撮像装置の概略構成を示すブロック図である。図示する例では、固体撮像装置２００は、複数の画素２０２が行列状に配置された画素部２０１と、アナログ信号処理部２０３と、Ａ／Ｄ変換回路２０４と、垂直駆動部２０５と、水平駆動部２０７とを備える、また、Ａ／Ｄ変換回路２０４は、画素部２０１が備える画素２０２の列毎に、Ａ／Ｄ変換部２４０１〜２４０４を備える。また、Ａ／Ｄ変換部２４０１〜２４０４は、遅延回路部２４１とカウンタ・ラッチ部２４２とを備える。また、Ａ／Ｄ変換部２４０１〜２４０４は、共通のＧＮＤに接続している。
【０００７】
図６は、従来知られているＡ／Ｄ変換部２４０１〜２４０４の概略構成を示したブロック図である。図６において、Ａ／Ｄ変換部２４０１〜２４０４は、遅延回路５１１と、カウンタ５１２と、ラッチ回路５１３と、ラッチ＆エンコーダ回路５１４と、信号処理回路５１５とから構成される。なお、カウンタ５１２と、ラッチ回路５１３と、ラッチ＆エンコーダ回路５１４と、信号処理回路５１５とを併せて、パルス通過段数検出回路と呼ぶ。
【０００８】
遅延回路５１１は、リング状に接続された複数の遅延素子（１つの遅延素子ＡＮＤ１と複数の遅延素子ＤＵ１）によって構成される。遅延回路５１１内の各遅延素子には、アナログ信号処理部２０３から出力される画素信号が、入力信号Ｖｉｎとして供給される。遅延回路５１１内の各遅延素子は、供給された入力信号Ｖｉｎを電源電圧として、その信号レベルとＧＮＤ間の電圧差に応じた遅延時間で入力パルスφＰＬを遅延させる。そして、遅延回路５１１は、各遅延素子の遅延時間に応じた周波数を有するパルス信号φＣＫを発生する。
【０００９】
カウンタ５１２は、遅延回路５１１が発生したパルス信号φＣＫ、すなわち、入力パルスφＰＬの周回数を計数し、その計数結果をデジタル信号φＤ１として出力する。ラッチ回路５１３は、カウンタ５１２から出力されるデジタル信号φＤ１を保持し、保持したデジタル信号をデジタル信号φＤ２として出力する。ラッチ＆エンコーダ回路５１４は、遅延回路５１１内の各遅延素子の出力を取り込み、入力パルスφＰＬが通過した遅延素子の通過段数であるパルス信号φＣＫの位置情報を検出し、その検出結果をデジタル信号φＤ３として出力する。
【００１０】
信号処理回路５１５は、ラッチ回路５１３の出力であるデジタル信号φＤ２と、ラッチ＆エンコーダ回路５１４の出力であるデジタル信号φＤ３とを処理し、入力信号Ｖｉｎの信号レベル、すなわち、アナログ信号処理部２０３から出力された画素信号に応じたデジタル信号φＤ４を生成する。この信号処理回路５１５が生成したデジタル信号φＤ４が、Ａ／Ｄ変換部２４０１〜２４０４によってアナログ・デジタル変換された出力デジタル信号（デジタル値）である。
【００１１】
上述したように、Ａ／Ｄ変換部２４０１〜２４０４の動作電流は、入力信号のレベルによって変化する。そのため、画素から入力される入力信号のレベルによって、Ａ／Ｄ変換部２４０１が備える遅延回路５１１のＧＮＤに流れる電流Ｉｔ１と、Ａ／Ｄ変換部２４０２が備える遅延回路５１１のＧＮＤに流れる電流Ｉｔ２と、Ａ／Ｄ変換部２４０３が備える遅延回路５１１のＧＮＤに流れる電流Ｉｔ３と、Ａ／Ｄ変換部２４０４が備える遅延回路５１１のＧＮＤに流れる電流Ｉｔ４とが変化する。従って、共通して配線されたＧＮＤに流れる電流も１行毎の画素信号レベルによって変化する。この電流変化により、ＧＮＤ配線の抵抗成分での電圧降下の電圧が変わり各遅延回路部のＧＮＤの電圧レベルが変化する。
【００１２】
Ａ／Ｄ変換部２４０１〜２４０４は、入力信号ＶｉｎとＧＮＤ間の電圧差に応じて、アナログ信号である入力信号Ｖｉｎをデジタル信号に変換するため、このＧＮＤの電圧変動により、同じ入力信号ＶｉｎをＡ／Ｄ変換した場合でも、同じ行の他の画素の出力値によってＡ／Ｄ変換後の出力デジタル値が変わってしまう。このため、図７に示すように、画素部１内で明るい／暗い部分のエリアによって、行毎の出力デジタル信号の値が変動してしまう問題がある（ストリーキング現象）。
【００１３】
図７は、ストリーキング現象の例を示した概略図である。図７（１）に示した図は、画素部２０１が備える画素２０２に入射した光の光量を示した図である。この図は、４行４列に配置された画素２０２−１〜２０２−１６に入射した光の光量を示しており、黒色から白色に変化するにつれて、入射した光の光量が多いことを示している。すなわち、黒色は入射した光の光量は少なく、白色は入射した光の光量が多いことを示している。
【００１４】
図示する例では、上から１行目の左から１列目から３列目に配置されている画素２０２−１〜２０２−３に入射した光の光量が多く、上から１行目の一番右の列に配置されている画素２０２−４に入射した光の光量は少ない。なお、上から２行目〜４行目については図示するとおりである。
【００１５】
図７（２）に示した図は、ストリーキング現象が起きた場合に、画素２０２−１〜２０２−１６の画素信号をＡ／Ｄ変換部２４０１〜２４０４がデジタル信号に変換した出力デジタル信号の値を示した図である。この図は、４行４列に配置された画素２０２−１〜２０２−１６の画素信号を、Ａ／Ｄ変換部２４０１〜２４０４がデジタル信号に変換した出力デジタル信号の値を示している。また、黒色から白色に変化するにつれて、出力デジタル信号の値が大きいことを示している。図示する例では、画素２０２−４、５，８〜１０，１２〜１６に入射した光の光量は同じであるが、ストリーキング現象が起きたため、Ａ／Ｄ変換部２４０１〜２４０４がデジタル信号に変換した出力デジタル信号の値は異なる値となっている。
【００１６】
このように、従来知られている固体撮像装置２００では、入射した光の光量が同じ場合であっても、画素部２０１の同じ行に配置されている他の画素２０２の出力値によって、Ａ／Ｄ変換部２４０１〜２４０４によるＡ／Ｄ変換後の出力デジタル信号の値が異なってしまうという問題がある。
【００１７】
また、従来は、複数のＡ／Ｄ変換部を搭載した場合に、ＧＮＤの変動の影響を防止する固体撮像装置に好適な構成例も示されたことがなかった。
【００１８】
本発明は、前記の諸点に鑑みてなされたものであり、列毎にＡ／Ｄ変換部を搭載する場合でも、各列のＡ／Ｄ変換部の動作によるＧＮＤの変動を低減し、各Ａ／Ｄ変換部の出力値の変動を防止することができるＡ／Ｄ変換回路および撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明は、第１の電位を持った配線と、第２の電位を持った配線と、前記第１の電位を持った配線と、前記第２の電位を持った配線との間に接続された複数のＡ／Ｄ変換部と、を有し、前記複数のＡ／Ｄ変換部の各々は、参照電流を出力する定電流源と、アナログ信号と前記参照電流とが入力され、前記アナログ信号に応じた第１の電流を出力し、前記参照電流と前記第１の電流の差に応じて第２の電流を出力する電流分配回路と、パルス信号が入力され、前記第１の電流または前記第２の電流に応じて前記パルス信号の伝達を遅延させる複数の遅延素子と、を有し、前記複数の遅延素子は互いに接続されていることを特徴とするＡ／Ｄ変換回路である。
【００２０】
また、本発明のＡ／Ｄ変換回路において、前記電流分配回路は、前記アナログ信号が入力され、当該アナログ信号に応じた前記第１の電流を出力する可変抵抗を有することを特徴とする。
【００２１】
また、本発明のＡ／Ｄ変換回路において、前記電流分配回路は、前記アナログ信号が入力され、当該アナログ信号に応じた前記第１の電流と前記第２の電流とを出力する可変抵抗を有することを特徴とする。
【００２２】
また、本発明は、Ａ／Ｄ変換回路と、行列状に配置された複数の画素を有する画素部と、を有し、前記複数の画素のうち所定の複数の画素は、前記Ａ／Ｄ変換回路が有するＡ／Ｄ変換部の１つにアナログ信号を出力することを特徴とする撮像装置である。
【００２３】
また、本発明の撮像装置において、前記所定の複数の画素は、前記画素部の同一の列に配置されていることを特徴とする。
【発明の効果】
【００２４】
本発明によれば、電流分配回路が、アナログ信号に応じた第１の電流を出力し、定電流源が出力する参照電流と第１の電流の差に応じて第２の電流を出力する。そして、複数の遅延素子は、第１の電流または第２の電流に応じて、入力されるパルス信号の伝達を遅延させる。
【００２５】
従って、入力されるアナログ信号のレベルによらず、各Ａ／Ｄ変換回路の遅延回路部の電源、ＧＮＤに流れる電流を一定にできるため、列毎にＡ／Ｄ変換部を搭載する場合でも、各列のＡ／Ｄ変換部の動作によるＧＮＤの変動を低減し、各Ａ／Ｄ変換部の出力値の変動を防止することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施の形態における固体撮像装置の概略構成を示すブロック図である。
【図２】本発明の第１の実施の形態におけるＡ／Ｄ変換部の概略構成を示すブロック図である。
【図３】本発明の第１の実施の形態におけるＡ／Ｄ変換部の概略構成例を示すブロック図である。
【図４】本発明の第２の実施の形態におけるＡ／Ｄ変換部の概略構成を示すブロック図である。
【図５】従来知られている固体撮像装置の概略構成を示すブロック図である。
【図６】従来知られているＡ／Ｄ変換部の概略構成を示したブロック図である。
【図７】ストリーキング現象の例を示した概略図である。
【発明を実施するための形態】
【００２７】
（第１の実施の形態）
以下、本発明の第１の実施形態について図を参照しながら説明する。図１は、本実施形態における固体撮像装置の概略構成を示すブロック図である。図示する例では、固体撮像装置１００は、複数の画素２が行列状に配置された画素部１と、アナログ信号処理部３と、Ａ／Ｄ変換回路４と、垂直駆動部５と、水平駆動部７とを備える、また、Ａ／Ｄ変換回路４は、画素部１が備える画素の列毎に、Ａ／Ｄ変換部４０を備える。また、各Ａ／Ｄ変換部４０は、遅延回路部４１とカウンタ・ラッチ部４２とを備える。また、各Ａ／Ｄ変換部４０は、共通の電源（第１の電位を持った配線）と共通のＧＮＤ（第２の電位を持った配線）とに接続している。
【００２８】
画素２は、入射光量に応じた光信号を出力する。アナログ信号処理部３は、各画素２から出力されたリセット時の信号と入射光量に応じた光信号との差を演算することによって、リセット時のノイズを抑圧した画素信号を生成する。また、アナログ信号処理部３は、生成した画素信号を入力信号Ｖｉｎとして出力する。なお、入力信号Ｖｉｎはアナログ信号である。
【００２９】
Ａ／Ｄ変換回路４は、複数のＡ／Ｄ変換部４０を備え、入力信号Ｖｉｎをデジタル信号に変換し、出力デジタル信号φＤとして出力する。垂直駆動部５は、行列状に配置されている画素２のうち、信号を出力させる画素２を行毎に選択する。水平駆動部７は、Ａ／Ｄ変換回路４を制御し、出力デジタル信号φＤを順次出力させる。
【００３０】
次に、Ａ／Ｄ変換部４０の構成について説明する。Ａ／Ｄ変換部４０は、時間軸計測（Ｔｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）型Ａ／Ｄ（アナログ−デジタル）変換器（ＴＡＤ）であり、入力されたアナログ信号をデジタル信号に変換して出力する。
【００３１】
図２は、本実施形態におけるＡ／Ｄ変換部４０の概略構成を示すブロック図である。図示する例では、Ａ／Ｄ変換部４０は、遅延回路部４１と、カウンタ・ラッチ部４２（パルス通過段数検出回路）とを備える。また、Ａ／Ｄ変換部４０は、電源とＧＮＤとに接続している。遅延回路部４１は、定電流源１６と、電流分配回路１７と、遅延回路４０１とを備える。カウンタ・ラッチ部４２は、カウンタ１２と、ラッチ回路１３と、ラッチ＆エンコーダ回路１４と、信号処理回路１５とを備える。
【００３２】
定電流源１６は、一定の大きさの電流である参照電流Ｉｒｅｆを出力する。電流分配回路１７は、定電流源１６が出力する参照電流Ｉｒｅｆが入力され、入力信号Ｖｉｎによって抵抗値が変化する可変抵抗１８によって構成される。また、可変抵抗１８には、アナログ信号処理部３から出力される画素信号が、入力信号Ｖｉｎとして供給される。この構成により、入力信号Ｖｉｎに応じて可変抵抗１８の抵抗値が変化し、電流分配回路１７は、可変抵抗１８の抵抗値の大きさに応じて第１の電流Ｉｇを出力する。また、電流分配回路１７は、参照電流Ｉｒｅｆと第１の電流Ｉｇとの差に応じた第２の電流Ｉｉｎを出力する。なお、電流分配回路１７による参照電流Ｉｒｅｆの分配方法については後述する。
【００３３】
遅延回路４０１は、リング状に接続された複数の遅延素子（１つの遅延素子ＡＮＤ１と複数の遅延素子ＤＵ１）によって構成される。遅延回路４０１内の各遅延素子には、電流分配回路１７から出力される第２の電流Ｉｉｎが入力電流Ｉｉｎとして供給される。遅延回路４０１内の各遅延素子は、供給された入力電流Ｉｉｎの大きさに応じた遅延時間で入力パルスφＰＬを遅延させる。そして、遅延回路４０１は、各遅延素子の遅延時間に応じた周波数を有するパルス信号φＣＫを発生する。
【００３４】
カウンタ１２は、遅延回路４０１が発生したパルス信号φＣＫ、すなわち、入力パルスφＰＬの周回数を計数し、その計数結果をデジタル信号φＤ１として出力する。ラッチ回路１３は、カウンタ１２から出力されるデジタル信号φＤ１を保持し、保持したデジタル信号をデジタル信号φＤ２として出力する。ラッチ＆エンコーダ回路１４は、遅延回路４０１内の各遅延素子の出力を取り込み、入力パルスφＰＬが通過した遅延素子の通過段数であるパルス信号φＣＫの位置情報を検出し、その検出結果をデジタル信号φＤ３として出力する。
【００３５】
信号処理回路１５は、ラッチ回路１３の出力であるデジタル信号φＤ２と、ラッチ＆エンコーダ回路１４の出力であるデジタル信号φＤ３とを処理し、入力信号Ｖｉｎの信号レベル、すなわち、アナログ信号処理部３から出力された画素信号に応じたデジタル信号φＤ４を生成する。この信号処理回路１５が生成したデジタル信号φＤ４が、Ａ／Ｄ変換部４０によってアナログ・デジタル変換された出力デジタル信号（デジタル値）である。
【００３６】
次に、本発明の第１の実施形態による固体撮像装置１００の動作について説明する。初めに、垂直駆動部５が、画素選択信号φＳＬを“Ｈｉｇｈ”レベルにすることにより画素部１の１行目の画素２が選択され、選択された１行目の各画素２の画素信号がアナログ信号処理部３へそれぞれ出力される。なお、選択された各画素２からは、画素２内の光電変換素子をリセットしたときに出力されるリセット時の信号と、入射光量に応じた光信号との２つの信号が出力される。そして、アナログ信号処理部３では、各画素２から出力されたリセット時の信号と入射光量に応じた光信号との差を演算することによって、リセット時のノイズを抑圧した画素信号を生成し、生成した画素信号を入力信号Ｖｉｎとして、画素２の列毎に備えられた各Ａ／Ｄ変換部４０へ出力する。
【００３７】
各Ａ／Ｄ変換部４０の電流分配回路１７が備える可変抵抗１８は、入力信号Ｖｉｎに応じて抵抗値が変化するため、可変抵抗１８は抵抗値に応じて第１の電流Ｉｇを出力する。これにより、電流分配回路１７から、参照電流Ｉｒｅｆと第１の電流Ｉｇとの差に応じた第２の電流Ｉｉｎが出力される。この第２の電流Ｉｉｎは、入力電流Ｉｉｎとして遅延回路４０１に供給される。
【００３８】
続いて、Ａ／Ｄ変換部４０に出力する入力パルスφＰＬを“Ｈｉｇｈ”レベルにする。このことによって、各Ａ／Ｄ変換部４０内の遅延回路４０１内の各遅延素子は、供給された入力電流Ｉｉｎに応じた遅延時間で入力パルスφＰＬを遅延させ、各遅延素子の遅延時間に応じた周波数を有するパルス信号φＣＫを発生する。そして、カウンタ１２は、遅延回路４０１から出力されるパルスφＣＫを計数する。
【００３９】
そして、予め定められた一定期間が経過した後に、ラッチ＆エンコーダ回路１４は、遅延回路４０１内でのパルス信号φＣＫの位置情報を検出する。同時にラッチ回路１３は、カウンタ１２の計数結果をラッチする。その後、入力パルスφＰＬを“Ｌｏｗ”レベルとすることにより、遅延回路４０１内での入力パルスφＰＬの遅延を停止し、パルス信号φＣＫの生成を終了する。
【００４０】
その後、信号処理回路１５は、ラッチ回路１３が出力するデジタル信号φＤ２と、ラッチ＆エンコーダ回路１４が出力するデジタル信号φＤ３とを処理し、入力電流Ｉｉｎに応じたデジタル信号φＤ４をＡ／Ｄ変換部４０の出力デジタル信号として出力とする。なお、入力電流Ｉｉｎは、入力信号Ｖｉｎの信号レベル、すなわち、各画素２の画素信号に応じて大きさが変化する。よって、入力電流Ｉｉｎの大きさによって変化するデジタル信号φＤ４は、各画素２の画素信号の大きさを示す信号である。
【００４１】
続いて、水平駆動部７は、読み出し制御信号φＨを順次“Ｈｉｇｈ”レベルとすることによって、各Ａ／Ｄ変換部４０が出力する出力デジタル信号を順次選択し、撮像装置の撮像信号として外部に出力する。続いて、垂直駆動部５が、画素選択信号φＳＬを“Ｌｏｗ”レベルにすることにより、１行目の画素２の読み出しを完了する。
【００４２】
固体撮像装置１００は、上記に述べた画素２の読み出し動作を繰り返し実行し、２行目以降の画素２の読み出しを順次行うことによって、固体撮像装置１１０が備える画素部１の全画素２の読み出しを実施する。
【００４３】
次に、Ａ／Ｄ変換部４０の電源、ＧＮＤおよび電流分配回路に流れる電流について説明する。Ａ／Ｄ変換部４０の電源から電流分配回路１７に流れる電流は、各遅延回路部４１が定電流源１６を備えているため、Ａ／Ｄ変換部４０への入力電圧Ｖｉｎによらず定電流源１６の参照電流Ｉｒｅｆとなる。
【００４４】
この参照電流Ｉｒｅｆは電流分配回路１７に入力される。電流分配回路１７は、遅延回路４０１とＧＮＤとに接続されており、入力電圧Ｖｉｎの大きさに応じて、参照電流Ｉｒｅｆを遅延回路４０１とＧＮＤとに分配する。本実施形態では、ＧＮＤに供給される電流を第１の電流Ｉｇとし、遅延回路４０１に供給される電流を第２の電流Ｉｉｎとする。
【００４５】
ここで、電流分配回路１７は、入力電圧Ｖｉｎの大きさに応じて抵抗値が可変する可変抵抗１８をＧＮＤと接続する側に備えている。可変抵抗１８の抵抗値は、入力電圧Ｖｉｎが高い時に大きくなり、入力電圧Ｖｉｎが低い時に小さくなる。そのため、遅延回路４０１に供給される第２の電流Ｉｉｎは、入力電圧Ｖｉｎが高い時に大きくなり、入力電圧Ｖｉｎが低い時に小さくなる。
【００４６】
また、第１の電流Ｉｇは、可変抵抗１８を通じてＧＮＤに流れる。また、遅延回路４０１に供給される第２の電流Ｉｉｎは、遅延回路４０１内の遅延素子を通じてＧＮＤに流れる。よって、Ａ／Ｄ変換部４０のＧＮＤに流れる電流は、第１の電流Ｉｇと第２の電流Ｉｉｎが加算された電流、つまり参照電流Ｉｒｅｆと同じ電流となり、電圧Ｖｉｎによって変化しない。
【００４７】
上述したとおり、本実施形態のＡ／Ｄ変換回路４が備える複数のＡ／Ｄ変換部４０では、入力電圧Ｖｉｎの大きさによらず、ＧＮＤに流れる電流は一定となる。そのため、Ａ／Ｄ変換回路が、画素２の列毎にＡ／Ｄ変換部４０を搭載し、各Ａ／Ｄ変換部４０が同一のＧＮＤに接続している場合でも、ＧＮＤの配線抵抗での電圧変動は発生しない。従って、各列のＡ／Ｄ変換部４０の動作によるＧＮＤの変動を低減し、各Ａ／Ｄ変換部４０の出力値の変動を防止することができる。これにより、Ａ／Ｄ変換処理時に生じるストリーキング現象を抑えることができ、画質の低下を避けることができる。
【００４８】
なお、Ａ／Ｄ変換部４０の概略構成は、図２に示した例に限らず、図３に示す構成としてもよい。図３は、本実施形態におけるＡ／Ｄ変換部５０の概略構成例を示すブロック図である。図２に示したＡ／Ｄ変換部４０と図３に示すＡ／Ｄ変換部５０とで異なる点は、図３に示すＡ／Ｄ変換部５０は、電流分配回路１７から出力される第２の電流を、遅延回路４０１のＧＮＤ側から供給している点である。
【００４９】
このように構成されたＡ／Ｄ変換部５０のＧＮＤに流れる電流は、定電流源１６が出力する参照電流Ｉｒｅｆとなり、電圧Ｖｉｎによって変化しない。この参照電流Ｉｒｅｆは電流分配回路１７に入力される。電流分配回路１７は、遅延回路４０１と電源とに接続されており、入力電圧Ｖｉｎの大きさに応じて、参照電流Ｉｒｅｆを遅延回路４０１と電源とに分配する。
【００５０】
ここで、電流分配回路１７は、入力電圧Ｖｉｎの大きさに応じて抵抗値が可変する可変抵抗１８を電源と接続する側に備えている。可変抵抗１８の抵抗値は、入力電圧Ｖｉｎが高い時に大きくなり、入力電圧Ｖｉｎが低い時に小さくなる。そのため、遅延回路４０１に供給される第２の電流Ｉｉｎは、入力電圧Ｖｉｎが高い時に大きくなり、入力電圧Ｖｉｎが低い時に小さくなる。
【００５１】
また、第１の電流Ｉｇは、定電流源１６から可変抵抗１８を通じて電源に流れる。また、遅延回路４０１に供給される第２の電流Ｉｉｎは、遅延回路４０１内の遅延素子を通じて電源に流れる。
【００５２】
従って、電源に流れる電流は、第１の電流Ｉｇと第２の電流Ｉｉｎが加算された電流、つまり参照電流Ｉｒｅｆと同じ電流となり、電圧Ｖｉｎによって変化しない。よって、図３に示すＡ／Ｄ変換部５０は、図２に示したＡ／Ｄ変換部４０と同様の効果を得ることができる。
【００５３】
（第２の実施の形態）
次に、本発明の第２の実施形態について説明する。図４は、本実施形態におけるＡ／Ｄ変換部６０の概略構成を示すブロック図である。図示する例では、Ａ／Ｄ変換部６０は、遅延回路部６１と、カウンタ・ラッチ部４２とを備えている。遅延回路部６１は、定電流源１６と、電流分配回路６７と、遅延回路４０１とを備える。カウンタ・ラッチ部４２は、カウンタ１２と、ラッチ回路１３と、ラッチ＆エンコーダ回路１４と、信号処理回路１５とを備えている。なお、定電流源１６と、遅延回路４０１と、カウンタ１２と、ラッチ回路１３と、ラッチ＆エンコーダ回路１４と、信号処理回路１５とは第１の実施形態の各部と同様の構成である。
【００５４】
電流分配回路６７は、定電流源１６が出力する参照電流Ｉｒｅｆが入力される。また、電流分配回路６７は、入力信号Ｖｉｎがゲートに接続されたＭＯＳトランジスタ１９と、定電圧Ｖｒｅｆがゲートに接続されたＭＯＳトランジスタ２０と、定電流源１６の出力端子とＭＯＳトランジスタ１９のソースの間に接続された抵抗２１と、定電流源１６の出力端子とＭＯＳトランジスタ２０のソースの間に接続された抵抗２２とによって構成される。
【００５５】
また、ＭＯＳトランジスタ１９のゲートには、アナログ信号処理部３から出力される画素信号が、入力信号Ｖｉｎとして供給され、ＭＯＳトランジスタ２０のゲートには定電圧Ｖｒｅｆが供給される。これにより、入力信号Ｖｉｎと定電圧Ｖｒｅｆの差電圧に応じて、定電流源１６の出力電流Ｉｒｅｆが、ＭＯＳトランジスタ１９に流れる電流ＩｉｎとＭＯＳトランジスタ２０に流れる電流Ｉｇとに分配される。また、ＭＯＳトランジスタ１９に流れる電流Ｉｉｎは、遅延回路４０１に供給され、ＭＯＳトランジスタ２０に流れる電流Ｉｇは、ＧＮＤに供給される。具体的には、遅延回路４０１に供給される第２の電流Ｉｉｎは、入力電圧Ｖｉｎが高い時に大きくなり、入力電圧Ｖｉｎが低い時に小さくなる。この構成により、電流分配回路６７は、入力信号Ｖｉｎに応じて、第１の電流Ｉｇと第２の電流Ｉｉｎを出力する。
【００５６】
なお、電流分配回路６７の構成は図４に示すものだけではなく、定電流源１６の出力電流Ｉｒｅｆを、入力信号Ｖｉｎの大きさに応じて、第１の電流Ｉｇと第２の電流Ｉｉｎとに分配して出力できる構成であればどのような構成でもよい。例えば、定電圧Ｖｒｅｆがゲートに接続されたＭＯＳトランジスタ２０の代わりに、固定値の抵抗を備える構成としてもよい。
【００５７】
次に、本実施形態の固体撮像装置１１０の動作について説明する。本実施形態の固体撮像装置１１０の構成および動作は、Ａ／Ｄ変換回路６が備える各Ａ／Ｄ変換部６０の電流分配回路６７の構成が異なる以外は第１の実施形態と同じ動作および構成である。
【００５８】
次に、Ａ／Ｄ変換部６０の電源、ＧＮＤおよび電流分配回路に流れる電流について説明する。Ａ／Ｄ変換部６０の電源から電流分配回路６７に流れる電流は、各遅延回路部６１が定電流源１６を備えているため、Ａ／Ｄ変換部６０への入力電圧Ｖｉｎによらず定電流源１６の参照電流Ｉｒｅｆとなる。
【００５９】
この参照電流Ｉｒｅｆは電流分配回路６７に入力される。電流分配回路６７は、遅延回路４０１とＧＮＤとに接続されており、入力電圧Ｖｉｎの大きさに応じて、参照電流Ｉｒｅｆを遅延回路４０１とＧＮＤとに分配する。本実施形態では、ＧＮＤに供給される電流を第１の電流Ｉｇとし、遅延回路４０１に供給される電流を第２の電流Ｉｉｎとする。
【００６０】
ここで、ＭＯＳトランジスタ１９に流れる第２の電流Ｉｉｎは、抵抗２１とＭＯＳトランジスタ１９を通じて遅延回路４０１に供給され、遅延回路４０１内の遅延素子を通じてＧＮＤに流れる。また、抵抗２２とＭＯＳトランジスタ２０を流れる第１の電流ＩｇはＧＮＤに流れる。よって、ＧＮＤに流れる電流は、第１の電流Ｉｇと第２の電流Ｉｉｎが加算された電流、つまり参照電流Ｉｒｅｆと同じ電流となり、電圧Ｖｉｎによって変化しない。
【００６１】
上述したとおり、本実施形態のＡ／Ｄ変換回路６が備える複数のＡ／Ｄ変換部６０では、入力電圧Ｖｉｎの大きさによらず、ＧＮＤに流れる電流は一定となる。そのため、Ａ／Ｄ変換回路６が、画素２の列毎にＡ／Ｄ変換部６０を搭載し、各Ａ／Ｄ変換部６０が同一のＧＮＤに接続している場合でも、ＧＮＤの配線抵抗での電圧変動は発生しない。従って、本実施形態の固体撮像装置１１０は、第１の実施形態における固体撮像装置１００と同様、各列のＡ／Ｄ変換部６０の動作によるＧＮＤの変動を低減し、各Ａ／Ｄ変換部６０の出力値の変動を防止することができる。
【００６２】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【００６３】
１，２０１・・・画素部、２，２０２，２０２−１〜１６・・・画素、３，２０３・・・アナログ信号処理部、４，２０４・・・Ａ／Ｄ変換回路、５，２０５・・・垂直駆動部、７，２０７・・・水平駆動部、１２，５１２・・・カウンタ、１３，５１３・・・ラッチ回路、１４，５１４・・・ラッチ＆エンコーダ回路、１５，５１５・・・信号処理回路、１６・・・定電流源、１７，６７・・・電流分配回路、１８・・・可変抵抗、１９，２０・・・ＭＯＳトランジスタ、２１，２２・・・抵抗、４０，５０，６０，２４０１〜２４０４・・・Ａ／Ｄ変換部、４１，５１，６１，２４１・・・遅延回路部、４２，２４２・・・カウンタ・ラッチ部、１００，１１０，２００・・・固体撮像装置、４０１，５１１・・・遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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