(57)【要約】【課題】他の回路のタイミングに影響を与えずに、動作モードにおける組み合わせ回路のオフリーク電流を低減させる半導体集積回路を提供する。【解決手段】組み合わせ回路３２と、組み合わせ回路の出力信号をクロック信号ＣＫに同期して保持する順序回路１００と、を備え、順序回路は、クロック信号のエッジを検出してパルスを生成するパルス生成回路と、出力信号をパルスに同期してラッチするラッチ回路と、クロック信号とパルスとから組み合わせ回路の電源制御信号を生成する電源制御信号生成回路と、電源制御信号により導通非導通が制御され、導通するときに組み合わせ回路に電源を供給する電源スイッチと、を備える。【選択図】図１
2012015845.tif 000002
【特許請求の範囲】
【請求項１】
組み合わせ回路と、
前記組み合わせ回路の出力信号をクロック信号に同期して保持する順序回路と、
を備え、
前記順序回路は、
前記クロック信号のエッジを検出してパルスを生成するパルス生成回路と、
前記出力信号を前記パルスに同期してラッチするラッチ回路と、
前記クロック信号と前記パルスとから前記組み合わせ回路の電源制御信号を生成する電源制御信号生成回路と、
前記電源制御信号により導通非導通が制御され、導通するときに前記組み合わせ回路に電源を供給する電源スイッチと、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記パルス生成回路は、
前記クロック信号を入力し遅延クロック信号を生成する遅延素子と、
前記クロック信号と前記遅延クロック信号とから前記ラッチ回路が前記出力信号をラッチするために必要な最小幅のパルスとなるように前記パルスを生成する組み合わせゲートと、
を備えることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記電源制御信号生成回路は、
前記クロック信号を入力し、前記電源スイッチが導通して前記組み合わせ回路に電源が供給されて動作を開始し前記出力信号が確定した後に前記パルスが活性化する最遅のタイミングで前記電源スイッチが導通するように前記クロック信号を遅延させる第１の遅延素子と、
前記パルスを入力し、前記パルスが非活性化した後、最速のタイミングで前記電源スイッチが非導通となるように前記パルスを遅延させる第２の遅延素子と、
前記第１の遅延素子の出力信号と前記第２の遅延素子の出力信号とを組み合わせて前記電源制御信号を生成する組み合わせゲートと、
を備えることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記組み合わせ回路は第１のゲートと第２のゲートとを含み、
前記電源制御信号生成回路は、前記第１のゲートの電源制御信号を生成する第１の電源制御信号生成回路と、前記第２のゲートの電源制御信号を生成する第２の電源制御信号生成回路と、を含み、
前記電源スイッチは、前記第１の電源制御信号により導通非導通が制御され、導通するときに前記第１のゲートに電源を供給する第１の電源スイッチと、前記第２の電源制御信号により導通非導通が制御され、導通するときに前記第２のゲートに電源を供給する第２の電源スイッチと、を含むことを特徴とする請求項１又は２記載の半導体集積回路。
【請求項５】
前記第１の電源制御信号生成回路は、
前記第１の電源スイッチが導通して前記第１のゲートに電源が供給されて動作を開始し前記出力信号が確定した後に前記パルスが活性化する最遅のタイミングで前記第１の電源スイッチが導通し、且つ、前記パルスが非活性化した後、最速のタイミングで前記第１の電源スイッチが非導通となるように前記第１の電源制御信号を生成し、且つ、
前記第２の電源制御信号生成回路は、
前記第２の電源スイッチが導通して前記第２のゲートに電源が供給されて動作を開始し前記出力信号が確定した後に前記パルスが活性化する最遅のタイミングで前記第２の電源スイッチが導通し、且つ、前記パルスが非活性化した後、最速のタイミングで前記第２の電源スイッチが非導通となるように前記第２の電源制御信号を生成することを特徴とする請求項４記載の半導体集積回路。
【請求項６】
複数の組み合わせ回路と、
クロックに同期して前記複数の組み合わせ回路のうち、それぞれ対応する組み合わせ回路の出力信号をクロックに同期して保持する複数の順序回路と、
を備え、
前記複数の順序回路は、それぞれ
前記クロックのエッジを検出してパルスを生成するパルス生成回路と、
前記対応する組み合わせ回路の出力信号を前記パルスに同期してラッチするラッチ回路と、
前記クロックと前記パルスから前記対応する組み合わせ回路の電源制御信号を生成する電源制御信号生成回路と、
前記電源制御信号により導通非導通が制御され、導通するときに前記対応する組み合わせ回路に電源を供給する電源スイッチと、
を備えることを特徴とする半導体集積回路。
【請求項７】
前記各順序回路が備えるパルス生成回路は、対応するラッチ回路が対応する出力信号をラッチするために必要な最小幅のパルスになるようにそれぞれ前記パルスを生成することを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記各順序回路が備える電源制御信号生成回路は、それぞれ、対応する電源スイッチが導通して前記対応する組み合わせ回路に電源が供給されて動作を開始し前記対応する出力信号が確定した後に対応する前記パルスが活性化する最遅のタイミングで前記対応する電源スイッチが導通し、かつ、前記対応するパルスが非活性化した後、最速のタイミングで前記対応する電源スイッチが非導通となるように各組み合わせ回路毎に前記電源制御信号を生成することを特徴とする請求項６記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。特に、組み合わせ回路と、組み合わせ回路の出力信号をクロック信号に同期して保持する順序回路と、を備え、回路が実際に動作している動作モードにおいてオフリーク電流を低減させる半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路の微細加工技術の進展に伴い、益々多くの機能を１チップの半導体集積回路に集積することが可能となって来ている。しかし、微細化に伴って、ＭＯＳトランジスタのオフリークが問題となるようになって来ている。
【０００３】
また、近年、電子機器のモバイル化に伴い、より一層の消費電力削減が求められている。ＭＯＳトランジスタのオフリークを低減するため、動作クロックが停止する非動作状態に電源をＯＦＦにすることが一般的に行われている。しかし、非動作状態におけるオフリークを低減するだけでなく、動作状態においても、実際に演算していない期間の組合せ回路の電源をクロック信号と同期して制御することによって、オフリークを低減し、低消費電力化を図る技術が求められている。
【０００４】
特許文献１には、回路が実際に動作している動作モードにおいて、オフリーク電流を低減化させる技術が記載されている。図１０は、特許文献１に記載の従来の論理処理回路の基本構成を示す図である。
【０００５】
図１０のように、前段フリップフロップ１１〜１３や後段フリップフロップ２１〜２３には、常時、電源電圧ＶＤＤが供給されている一方、それら間に介在配置されている論理ゲート回路網３１に対しては、電源カットＴｒ（Ｔｒ：トランジスタ）としてのｐチャネルＭОＳトランジスタ（以下、単にｐＭОＳと称す）４１、ｎチャネルＭОＳトランジスタ（以下、単にｎＭОＳと称す）５１を介し、電源電圧ＶＤＤが供給可能とされている。論理ゲート回路網３１に対し、何時、電源電圧ＶＤＤが供給されるかは、クロック信号ＣＫの状態によっている。従来例では、前段フリップフロップ１１〜１３、２１〜２３に対し、クロック信号ＣＫの立上り時点で、外部からのデータＤ１１〜Ｄ１３や論理ゲート回路網３１からの処理結果Ｄ２１〜Ｄ２３が保持（取込み）される場合が想定されていることから、クロック信号ＣＫがＬレベル状態にある期間、論理ゲート回路網３１には電源電圧ＶＤＤが供給されるようになっている。
【０００６】
クロック信号ＣＫがＬレベル状態にある期間、ｐＭＯＳ４１はＯＮ状態に、また、ｎＭОＳ５１もインバータ６１を介しＯＮ状態におかれることで、論理ゲート回路網３１では、前段フリップフロップ１１〜１３（以降「ＤＦＦ１１〜１３」と称す）から保持出力されているデータＤ１１〜Ｄ１３が処理されているが、その処理結果はまた、クロック信号ＣＫの次立上り時点で後段フリップフロップ２１〜２３（以降「ＤＦＦ２１〜２３」と称す）に保持されているものである。
【０００７】
次に、図１１は、図１０の論理処理回路の動作タイミングチャートである。図１１によれば、クロック信号ＣＫが立ち上がる度に、外部からのデータＤ１１〜Ｄ１３はＤＦＦ１１〜１３に保持されるようになっている。保持されたデータＤ１１〜Ｄ１３は、その後、クロック信号ＣＫのＬレベル状態への遷移を待って、論理ゲート回路網３１で処理される。この論理ゲート回路網３１からの処理結果Ｄ２１〜Ｄ２３はまた、クロック信号ＣＫの立上り時点でＤＦＦ２１〜２３に取込みされるようになっている。結局、クロック信号ＣＫが立ち上がる度に、データＤ１１〜Ｄ１３がＤＦＦ１１〜１３に保持されると同時に、処理結果Ｄ２１〜Ｄ２３がＤＦＦ２１〜２３に保持されているものであり、データＤ１１〜Ｄ１３がＤＦＦ１１〜１３に保持されれば、クロック信号ＣＫの１周期後には、それの処理結果Ｄ２１〜Ｄ２３がＤＦＦ２１〜２３に保持されているものである。
【０００８】
図中のメッシュ表示の期間は、論理ゲート回路網３１の電源ＯＮから、Ｑ１１〜１３の演算結果をＤ２１〜２３に出力するまでの期間（以後、処理遅延期間と称す）である。
この期間において論理ゲート回路網３１は、電源ＯＮ直後からＱ１１〜１３に対する演算が未了の状態にあり、Ｄ２１〜Ｄ２３には演算結果が反映されていない値（以後、不確定値と称す）が出力されている。
【０００９】
したがって、処理結果Ｄ２１〜Ｄ２３はそれが確定されるのを待って、ＤＦＦ２１〜２３に保持される必要があることから、クロック信号ＣＫのＬレベル状態期間は、論理ゲート回路網３１での処理に要される時間（処理遅延時間）と後段フリップフロップでのデータセットアップ時間との和よりも大きい時間以上として設定されることになる。しかしながら、従来技術の所期の目的、即ち、回路が実際に動作している動作モードにおいて、オフリーク電流を低減化させることからすれば、その和よりも若干大きい時間として設定されることになる。
【００１０】
図１２は、特許文献１に記載の別な従来の論理処理回路の構成を示す図であり、その動作タイミングチャートを図１３に示す。図１２では、論理ゲート回路網３１を論理ゲート回路網部分３１１〜３１３の３段構成とし、それぞれの電源ＯＮ／ＯＦＦは、クロック信号ＣＫ１と、クロック信号ＣＫ１より生成されるクロック信号ＣＫ２、クロック信号ＣＫ３により、順次、処理可能な状態におかれている。結果的に、図１０の場合と同様に、クロック信号ＣＫ１の立ち上がり時点でデータＤ１１〜Ｄ１３がＤＦＦ１１〜１３に保持されれば、クロック信号ＣＫ１の１周期後には、それの処理結果Ｄ４１〜Ｄ４３がＤＦＦ２１〜２３に保持されるようになっている。
【００１１】
また、クロック信号ＣＫ２、クロック信号ＣＫ３は、それぞれ２入力否定ＮＡＮＤゲート７０３、２入力否定ＮＡＮＤゲート７０４より出力された信号である。２入力否定ＮＡＮＤゲート７０３にはクロック信号ＣＫ１と、クロック信号ＣＫ１に遅延ゲート７０１を介してクロック信号ＣＫ１から少し遅延された信号が入力され、２入力否定ＮＡＮＤゲート７０４にはクロック信号ＣＫ１と、クロック信号ＣＫ１に遅延ゲート７０１と遅延ゲート７０２を介してクロック信号ＣＫ１からさらに遅延された信号が入力されている。これにより、クロック信号ＣＫ２、クロック信号ＣＫ３のＬレベル状態期間の開始時刻は、クロック信号ＣＫ１、クロック信号ＣＫ２、クロック信号ＣＫ３の順で遅らせるようになっており、クロック信号ＣＫ２、クロック信号ＣＫ３のＬレベル状態期間の終了タイミングは、クロック信号ＣＫ１の立ち上がり時点に一致するようになっている。
【００１２】
これにより、クロック信号ＣＫ１、クロック信号ＣＫ２、クロック信号ＣＫ３のＬレベル状態期間はクロック信号ＣＫ１よりもクロック信号ＣＫ２、クロック信号ＣＫ２よりもクロック信号ＣＫ３が短く設定されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００７−０４９７５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
以下の分析は本発明により与えられる。特許文献１に記載の従来技術は、基本構成である図１０の回路構成に示すように、クロック信号ＣＫが前後段を含むフリップフロップ（１１〜１３、２１〜２３）に接続され、かつ電源カットＴｒにも接続されているため、クロック信号ＣＫと論理ゲート回路網３１の電源オン／オフ制御のタイミング調整において、電源カットＴｒ（ｐＭОＳ４１及びｎＭОＳ５１）へのクロック遅延だけではなく、クロック信号ＣＫを入力する他の論理セルへの遅延変動が発生するので、タイミング設計が困難になるという問題がある。その理由としては、論理ゲート回路網３１の電源オン／オフ調整は、クロック信号ＣＫを入力する他の論理セルへの遅延変動による、セットアップ／ホールドタイミングの変動を考慮しながら行う必要があるためである。
【００１５】
例えば、論理処理回路の最高動作周波数等の性能を低下させないためには、ＤＦＦ２１〜２３についてクロック信号ＣＫの立ち上がりまでにそれぞれ入力データＤ２１、Ｄ２２、Ｄ２３を確定させなければならない。しかし、入力データＤ２１、Ｄ２２、Ｄ２３のそれぞれのパスの違いにより、たとえば、論理ゲート回路網部分３１３に含まれる組み合わせ回路のうち、電源オンの時間を変える必要があってもそのような制御はできない。
【課題を解決するための手段】
【００１６】
本発明の第１の側面による半導体集積回路は、組み合わせ回路と、前記組み合わせ回路の出力信号をクロック信号に同期して保持する順序回路と、を備え、前記順序回路は、前記クロック信号のエッジを検出してパルスを生成するパルス生成回路と、前記出力信号を前記パルスに同期してラッチするラッチ回路と、前記クロック信号と前記パルスとから前記組み合わせ回路の電源制御信号を生成する電源制御信号生成回路と、前記電源制御信号により導通非導通が制御され、導通するときに前記組み合わせ回路に電源を供給する電源スイッチと、を備える。
【００１７】
本発明の第２の側面による半導体集積回路は、複数の組み合わせ回路と、クロックに同期して前記複数の組み合わせ回路のうちそれぞれ対応する組み合わせ回路の出力信号をクロックに同期して保持する複数の順序回路と、を備え、前記複数の順序回路は、それぞれ
前記クロックのエッジを検出してパルスを生成するパルス生成回路と、前記対応する組み合わせ回路の出力信号を前記パルスに同期してラッチするラッチ回路と、前記クロックと前記パルスから前記対応する組み合わせ回路の電源制御信号を生成する電源制御信号生成回路と、前記電源制御信号により導通非導通が制御され導通するときに前記対応する組み合わせ回路に電源を供給する電源スイッチと、を備える。
【発明の効果】
【００１８】
本発明によれば、組み合わせ回路と順序回路とを備えた半導体集積回路において、動作速度を低下させることなく、動作中の組み合わせ回路のオフリーク電流を低減することができる。また、組み合わせ回路の出力信号を受ける順序回路から前段の組み合わせ回路の電源の供給を制御するようにしたので、各パス毎に最適な電源制御タイミングを得ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例１における組み合わせ回路に対する電源制御機能を備えた順序回路の機能ブロック図である。
【図２】実施例１の半導体集積回路における組み合わせ回路と組み合わせ回路に対する電源制御機能を備えた順序回路との接続を示すブロック図である。
【図３】図１の順序回路について内部の回路構成の一例を示す回路ブロック図である。
【図４】実施例１の半導体集積回路における動作タイミングチャートである。
【図５】実施例２の半導体集積回路における複数の組み合わせ回路と複数の組み合わせ回路に対する電源制御機能を備えた順序回路との接続を示すブロック図である。
【図６】実施例２における複数の組み合わせ回路に対する電源制御機能を備えた順序回路の機能ブロック図である。
【図７】図６の順序回路について内部の回路構成の一例を示す回路ブロック図である。
【図８】実施例２の半導体集積回路における動作タイミングチャートである。
【図９】実施例３の半導体集積回路における組み合わせ回路と順序回路との接続を示すブロック図である。
【図１０】特許文献１に記載の従来の論理処理回路の基本構成を示す図である。
【図１１】図１０に記載の従来の論理処理回路の動作タイミングチャートである。
【図１２】特許文献１に記載の別の従来の論理処理回路の構成を示す図である。
【図１３】図１２に記載の従来の論理処理回路の動作タイミングチャートである。
【発明を実施するための形態】
【００２０】
本発明の代表的実施形態について概要を説明すると、一例を図２に示すように、組み合わせ回路（例えば３２）と、組み合わせ回路の出力信号をクロック信号に同期して保持する順序回路（例えば１００）とを備え、順序回路は、クロック信号のエッジを検出してパルスを生成するパルス生成回路（例えば図３の１０１）と、出力信号をパルスに同期してラッチするラッチ回路（例えば１０２）と、クロック信号とパルスとから組み合わせ回路の電源制御信号を生成する電源制御信号生成回路（例えば１０３）と、電源制御信号により導通非導通が制御され、導通するときに組み合わせ回路に電源を供給する電源スイッチ（例えば１０４）と、を備える。
【００２１】
上記構成により、順序回路を終点とする組み合わせ回路のパス毎に最適なタイミングで順序回路から組み合わせ回路の電源制御を行うことができる。したがって、半導体集積回路の最高動作周波数等の性能を劣化させることなく、動作中の組み合わせ回路のオフリークを低減することができる。以下、本発明の実施形態について、代表的な実施例のいくつかを、図面を参照して詳しく説明する。
【実施例１】
【００２２】
図２は、実施例１の半導体集積回路において、順序回路１００と、順序回路１００から電源が供給される組み合わせ回路３２を含む半導体集積回路の回路構成の一部を示すブロック図である。組み合わせ回路３２の前段には、前段フリップフロップ１４（以降「ＤＦＦ１４」と称す）が設けられている。
【００２３】
クロック信号ＣＫは、組み合わせ回路３２の前段に設けられた順序回路（フリップフロップ）であるＤＦＦ１４と、後段に設けられた順序回路１００に入力されており、ＤＦＦ１４のデータ出力端子Ｑは、組み合わせ回路３２の入力端子ＩＮ３２に接続される。組み合わせ回路３２の出力端子ＯＵＴ３２は、順序回路１００のデータ入力端子Ｄに接続される。組み合わせ回路３２の電源端子Ｖ１は、順序回路１００の電源供給端子（電源スイッチ出力端子）Ｖと接続され、組み合わせ回路３２の出力信号を受ける順序回路１００から組み合わせ回路３２の電源の導通非導通（またはオンオフ）が制御される。ＤＦＦ１４のデータ入力端子Ｄおよび順序回路１００の出力端子Ｑは、図示しない別の組み合わせ回路に接続されている。
【００２４】
ＤＦＦ１４は、データ入力端子Ｄに入力された信号を、クロック信号ＣＫに同期してデータ出力端子Ｑに出力する一般的なデータフリップフロップである。組み合わせ回路３２は、電源端子Ｖ１、データ入力端子ＩＮ３２、データ出力端子ＯＵＴ３２を有する１つ以上の組み合わせゲートにより構成される組合せ回路であり、データ入力端子ＩＮ３２に入力された信号に対する演算結果をデータ出力端子ＯＵＴ３２に出力する。なお、図２では、簡略化のため、組み合わせ回路３２のデータ入力端子ＩＮ３２の数は一つしか記載していないが、組み合わせ回路３２のデータ入力端子ＩＮ３２の数は組み合わせ回路３２の論理に応じて複数存在してもよい。組み合わせ回路３２のデータ入力端子ＩＮを複数設ける場合には、データフリップフロップ１４をデータ入力端子ＩＮの数に合わせて複数設けてもよい。
【００２５】
順序回路１００は、クロック信号ＣＫの立ち上がりに同期して組み合わせ回路３２の出力端子ＯＵＴ３２から出力されるデータをラッチすると共に、クロック信号ＣＫから組み合わせ回路３２に電源を供給するタイミング信号を生成し、そのタイミング信号に基づいて、電源供給端子Ｖから組み合わせ回路３２に供給する電源の導通非導通（オンオフ）を制御する。電源供給端子Ｖから組み合わせ回路３２への電源供給がオフしたときは、組み合わせ回路３２には電源が供給されなくなり、組み合わせ回路３２にはオフリーク電流も流れなくなる。
【００２６】
図１は、順序回路１００の内部の機能ブロックの構成を示すブロック図である。図１の順序回路１００は、クロック信号ＣＫの立ち上がりに同期して順序回路１００の前段に設けられる組み合わせ回路の出力信号をラッチするとともに、その組み合わせ回路の電源の導通、非導通を制御し、組み合わせ回路に電源を供給する機能を備えている。
【００２７】
図１の順序回路１００は、データ入力端子Ｄとクロック信号ＣＫが入力されるクロック入力端子ＣＫ、データ出力端子Ｑ、および前段の組み合わせ回路に電源を供給する電源供給端子Ｖを備えている。また、順序回路１００は、内部に、パルス生成回路１０１、ラッチ回路１０２、電源制御信号生成回路１０３、電源スイッチ１０４を備えている。
【００２８】
クロック入力端子ＣＫから入力されるクロック信号ＣＫはパルス生成回路１０１のクロック入力端子ＣＰ、電源制御信号生成回路１０３のクロック入力端子ＣＳに接続される。パルス生成回路１０１のパルス出力端子ＯＵＴＧは、ラッチ回路１０２のパルス入力端子ＧＬ及び電源制御信号生成回路１０３のパルス入力端子ＩＮＧに接続される。電源制御信号生成回路１０３の電源制御信号出力端子ＯＵＴＵは、電源スイッチ１０４の電源制御信号入力端子ＵＷに接続される。電源スイッチ１０４の電源スイッチ出力端子ＶＷは順序回路１００の電源供給端子Ｖに接続される。順序回路１００のデータ入力端子Ｄはラッチ回路１０２のデータ入力端子ＤＬに接続され、ラッチ回路１０２のデータ出力端子ＱＬは順序回路１００のデータ出力端子Ｑに接続される。
【００２９】
パルス生成回路１０１は、クロック入力端子ＣＰからクロック信号ＣＫを入力し、クロック信号ＣＫの立ち上がりエッジからパルスを生成し、パルス出力端子ＯＵＴＧから出力する。パルス出力端子ＯＵＴＧから出力されたパルスはラッチ回路１０２に供給される。また、パルスは、電源制御信号生成回路１０３にも供給される。
【００３０】
ラッチ回路１０２は、データ入力端子Ｄから入力される前段の組み合わせ回路の出力信号をパルス生成回路１０１から出力されるパルスに同期してラッチするラッチ回路である。ラッチ回路のラッチしたデータは、データ出力端子Ｑから出力される。
【００３１】
電源制御信号生成回路１０３は、クロック信号ＣＫとパルス生成回路１０１が生成したパルスに基づいて前段の組み合わせ回路に供給する電源のオンオフタイミングを制御する電源制御信号を生成する。特に、クロック信号ＣＫの立下りエッジから次にクロック信号の立ち上がりエッジまでに組み合わせ回路の出力信号が確定できるように組み合わせ回路の電源オンタイミングを生成する。また、パルスの立下りエッジからラッチ回路１０２のホールドタイムを確保できるように組み合わせ回路の電源オフタイミングを生成する。電源制御信号生成回路１０３が生成した電源制御信号は、電源スイッチ１０４に供給される。
【００３２】
電源スイッチ１０４は、電源制御信号生成回路１０３が生成する電源制御信号に基づいて、組み合わせ回路に電源を供給する電源スイッチのオンオフを行い、組み合わせ回路に電源を供給する。電源スイッチ１０４が出力する電源電圧は、電源供給端子Ｖから組み合わせ回路に供給される。
【００３３】
図３は、図１の順序回路について内部の回路構成の一例を示す回路ブロック図である。
図３を用いて、図１の順序回路１００の内部構成についてさらに詳しく説明する。
【００３４】
パルス生成回路１０１はクロック信号ＣＫを論理反転させて遅延させる反転遅延素子であるインバータ６１４と、クロック信号ＣＫとインバータ６１４の出力信号とが入力信号として接続される組み合わせゲートであるＡＮＤ回路８１とを備えている。インバータ６１４とＡＮＤ回路８１によりラッチ回路１０２がデータ入力端子Ｄから入力される組み合わせ回路の出力信号をラッチするために必要な最小パルス幅のパルスがクロック信号ＣＫの立ち上がりに同期して生成される。なお、パルス生成回路１０１は、パルス出力端子ＯＵＴＧから出力されるパルスのパルス幅について、ラッチ回路１０２がデータ入力端子Ｄから入力されるデータを取り込める最小幅となるように各トランジスタのサイズ等が調整されている。たとえば、反転遅延素子であるインバータ６１４のトランジスタのサイズを調整することによりインバータ６１４の出力遅延時間を調整することにより、最適なパルス幅のパルスが得られる。
【００３５】
ラッチ回路１０２は、パルス入力端子ＧＬから入力するパルスがハイレベルの間、データ入力端子ＤＬに入力される信号をそのままデータ出力端子ＱＬに出力する。一方、パルスがロウレベルのときは、パルスの立下り時にデータ入力端子ＤＬから入力され、内部に取り込まれたデータを保持し、その保持するデータをデータ出力端子ＱＬから出力するラッチ回路である。ラッチ回路の内部は、ＣＭＯＳトランスミッションゲートとインバータにより構成される一般的なＣＭＯＳラッチ回路である。
【００３６】
電源制御信号生成回路１０３は、クロック信号ＣＫを遅延させる反転遅延素子であるインバータ６１５と、パルス生成回路１０１が生成したパルスを遅延させる非反転遅延素子６１６と、ＮＯＲ回路９１を備えている。クロック信号ＣＫが入力されるクロック入力端子ＣＳは、反転遅延素子であるインバータ６１５に接続され、インバータ６１５の出力は、組み合わせゲートであるＮＯＲ回路９１に接続される。パルスが入力するパルス入力端子ＩＮＧは非反転遅延素子であるバッファ６１６に接続され、バッファ６１６の出力は、ＮＯＲ回路９１に接続される。ＮＯＲ回路９１の出力は、電源制御信号出力端子ＯＵＴＵに接続される。電源制御信号生成回路１０３は、クロック入力端子ＣＳの立ち下がりに同期して電源スイッチ制御信号出力端子ＯＵＴＵにロウレベルを出力し、パルス入力端子ＩＮＧの立ち下がりに同期して、電源制御信号出力端子ＯＵＴＵにハイレベルを出力する。
【００３７】
電源制御信号生成回路１０３の反転遅延素子であるインバータ６１５は、クロック入力端子ＣＳの立ち下がりから電源制御信号出力端子ＯＵＴＵにロウレベルを出力するまでの遅延値を、クロック入力端子ＣＳの立ち上がりタイミング（すなわち、ラッチ回路１０２のラッチタイミング）が、電源供給端子Ｖから組み合わせ回路に電源が供給されてから順序回路１００のデータ入力端子Ｄが確定するまでの出力遅延時間とラッチ回路１０２のデータ入力端子ＤＬのセットアップ時間との合計時間よりも後となるように遅延値が調整された否定論理の遅延素子である。
【００３８】
また、電源制御信号生成回路１０３のもう一つの遅延素子である非反転の遅延素子（バッファ）６１６の遅延値は、パルス入力端子ＩＮＧの立ち下がりから、電源制御信号出力端子ＯＵＴＵにハイレベルを出力するまでの遅延値を、ラッチ回路１０２におけるデータ入力端子ＤＬのホールド期間終了後になるよう、遅延値が調整されている。遅延素子６１５、６１６の遅延値（遅延時間、遅延量）は、遅延素子６１５、６１６を構成するトランジスタのサイズを調整するか、遅延素子の出力に抵抗や容量を負荷としても設けることにより遅延値を調整することができる。
【００３９】
電源スイッチ１０４は、電源制御信号入力端子ＵＷと、電源スイッチ出力端子ＶＷを備える。電源スイッチ出力端子ＶＷは、電源制御信号入力端子ＵＷがロウレベルのときに電源電圧ＶＤＤを出力し、電源制御信号入力端子ＵＷがハイレベルのとき、出力ハイインピーダンスとなる。たとえば、図３に図示するように電源スイッチ１０４は、ソースが電源ＶＤＤ、ゲートが電源制御信号入力端子ＵＷ、ドレインが電源スイッチ出力端子ＶＷに接続されたｐチャネルＭＯＳトランジスタにより構成することができる。
【００４０】
図４は、実施例１の半導体集積回路における動作タイミングチャートである。図４を用いて実施例１の動作について説明する。図４において、ＣＫは順序回路１００に入力するクロック信号ＣＫの論理信号値を示す。また、Ｖは順序回路１００の電源供給端子Ｖの電圧値を示す。Ｄは順序回路１００のデータ入力端子Ｄの論理信号値であり、タイミングＴ２以前及びタイミングＴ６以降は電源オフの非動作状態を示し、タイミングＴ２〜Ｔ３は不確定値であることを示す。ＧＬは順序回路１００内部のラッチ回路１０２のパルス入力端子ＧＬの論理信号値を示す。
【００４１】
図４において、タイミングＴ１は、クロック信号ＣＫの立下り時刻である。タイミングＴ２は、順序回路１００の電源スイッチ１０４の導通時刻であり、電源供給端子Ｖから電源ＶＤＤが組み合わせ回路３２の電源端子Ｖ１に電源ＶＤＤが供給される。電源端子Ｖ１に電源の供給が開始された直後の組み合わせ回路３２ではデータ入力端子ＩＮ３２の入力信号に対する演算が未了のためデータ出力は不定となり、順序回路１００のデータ入力端子Ｄに不確定値が入力されている。
【００４２】
タイミングＴ３になると、組み合わせ回路３２においてデータ入力端子ＩＮ３２の入力信号に対する演算が完了し、演算結果が順序回路１００のデータ入力端子Ｄに入力される。タイミングＴ４は、クロック信号ＣＫの立ち上がり時刻であり、クロック信号ＣＫの立ち上がりに同期してラッチ回路１０２のパルス入力端子ＧＬにハイレベルが入力され、ラッチ回路１０２はデータ入力端子Ｄに入力された信号を取り込む。順序回路１００は、このタイミングＴ４以前のデータ入力端子Ｄの電圧レベルが不確定値なタイミングＴ２〜Ｔ３の期間において、ラッチ回路１０２のゲート（トランスミッションゲート）を開かないので、ラッチ回路１０２の貫通電力（貫通電流により消費する電力）を抑えることが出来る。
【００４３】
タイミングＴ５は、ラッチ回路１０２のゲート入力端子ＧＬに入力される信号の立ち下がり時刻である。ラッチ回路１０２がデータを取り込んだ後、反転遅延素子であるインバータ６１４の遅延によってパルス生成回路１０１がラッチ回路１０２のパルス入力端子ＧＬの電圧レベルを立ち下げる。パルス入力端子ＧＬがロウレベルとなった以降は、データ入力端子Ｄの論理レベルが変化してもラッチ回路１０２に取り込まれることはなく、ラッチ回路１０２のデータ出力信号は保持される。
【００４４】
タイミングＴ６は、電源供給端子Ｖから組み合わせ回路３２に対する電源の供給を停止する時刻である。ラッチ回路１０２のデータ入力端子ＤＬのホールド期間終了後、電源制御信号生成回路１０３が電源スイッチ制御出力端子ＯＵＴＵをハイレベルに立ち上げ、電源スイッチ１０４が非導通となり、電源供給端子Ｖを出力ハイインピーダンスとして、組み合わせ回路３２への電源の供給を停止する。なお、電源供給端子Ｖが出力ハイインピーダンスであるときは、組み合わせ回路３２に流れる電源電流により電源供給端子Ｖの電位は、接地に近い電圧レベルまで低下する（オフリークが多い場合）。
【００４５】
なお、実施例１では、図２に示すとおり、組み合わせ回路３２の後段に設けられる順序回路にのみ電源供給制御機能を有する順序回路１００を適用した例を記載しているが、ＤＦＦ１４の部分にも、さらに前段の組み合わせ回路への電源供給制御機能を有する順序回路１００を適用可能である。
【００４６】
また、電源供給制御機能を有する順序回路１００は、電源制御信号生成回路１０３において、反転遅延素子であるインバータ６１５（図３参照）の遅延値を変える事により、クロック信号ＣＫの立ち下がりから電源スイッチ制御信号出力端子ＯＵＴＵにロウレベルを出力するタイミングの異なる複数の回路に対応することが出来る。
【００４７】
実施例１によれば、図２の回路構成に示すように、クロック信号ＣＫがフリップフロップ１４および順序回路１００のみに接続されており、クロック信号ＣＫと組み合わせ回路３２の電源オン／オフタイミング調整において、クロックパスに遅延調整回路を挿入する必要がない。従って、組み合わせ回路の出力信号を受ける順序回路は、当該組み合わせ回路と当該順序回路以外の回路にも供給されるクロック信号等のタイミングを変更することなしに、当該組み合わせ回路の電源供給タイミングを制御すればよい。したがって、当該組み合わせ回路と当該順序回路以外の他の回路のタイミングに影響を与えることなく、最適なタイミングで組み合わせ回路の電源供給のオンオフタイミングを制御することができる。したがって、全体のタイミング設計が容易にできるという効果も得られる。
【００４８】
また、順序回路と組み合わせ回路を備えた半導体集積回路において、セットアップ／ホールドタイム等の仕様を満たし、かつ、組み合わせ回路の電源制御を行ってオフリーク電流を削減するためには、セットアップ／ホールドタイミングの適正化、電源オンタイミングの調整が必要である。実施例１において、セットアップ／ホールドタイミングの適正化は、ＤＦＦ１４から順序回路１００までのデータパスに対する、一般的なデータパス遅延の調整により行う。また、電源オンタイミングの調整は、組み合わせ回路３２において、電源スイッチがオンになってからデータ入力端子ＩＮ３２に入力される信号に対する演算が終了するまでの時間（タイミングＴ２〜Ｔ３）および順序回路１００の動作に必要な時間（タイミングＴ３〜Ｔ６）を算出し、Ｔ２〜Ｔ６までの遅延時間が異なる順序回路１００で、最適な遅延時間となる回路に置き換えることにより行なう。上記タイミング調整は、いずれもクロックパスに遅延調整回路を挿入する必要がないのでクロック信号に影響を与えない。そのため、従来技術のように、組み合わせ回路の電源オン／オフのタイミング適正化を、クロック信号ＣＫを入力する他の順序回路への遅延変動によるセットアップ／ホールドタイミングの変動を考慮しながら行う必要はない。
【実施例２】
【００４９】
図５は、実施例２における複数の組み合わせ回路３３、３４と複数の組み合わせ回路に対する電源制御機能を備えた順序回路２００とを含む半導体集積回路のブロック図である。図５の半導体集積回路は、前段フリップフロップ１５（以降「ＤＦＦ１５」と称す）、組み合わせ回路３３、組み合わせ回路３４、順序回路２００より構成される。クロック信号ＣＫは、ＤＦＦ１５と順序回路２００に入力されており、ＤＦＦ１５のデータ出力端子Ｑは、組み合わせ回路３３の入力端子ＩＮ３３に接続される。組み合わせ回路３３のデータ出力端子ＯＵＴ３３は、組み合わせ回路３４のデータ入力端子ＩＮ３４に接続される。組み合わせ回路３４のデータ出力端子ＯＵＴ３４は、順序回路２００のデータ入力端子Ｄ２に接続される。組み合わせ回路３３の電源端子Ｖ２には、順序回路２００の電源供給端子ＶＡから電源が供給され、組み合わせ回路３４の電源端子Ｖ３には、順序回路２００の電源供給端子ＶＢから電源が供給される。ＤＦＦ１５のデータ入力端子Ｄおよび順序回路２００の出力端子Ｑ２は、図示しない別の組み合わせ回路に接続されている。
【００５０】
ＤＦＦ１５は、データ入力端子Ｄに入力された信号をクロック信号ＣＫに同期してデータ出力端子Ｑに出力する、一般的なデータフリップフロップである。組み合わせ回路３３は、電源端子Ｖ２、データ入力端子ＩＮ３３、データ出力端子ＯＵＴ３３を有する組合せ回路であり、データ入力端子ＩＮ３３に入力された信号に対する演算結果をデータ出力端子ＯＵＴ３３に出力する。組み合わせ回路３４は、電源端子Ｖ３、データ入力端子ＩＮ３４、データ出力端子ＯＵＴ３４を有する組合せ回路であり、データ入力端子ＩＮ３４に入力された信号に対する演算結果をデータ出力端子ＯＵＴ３４に出力する。
【００５１】
順序回路２００は、クロック信号ＣＫの立ち上がりに同期して組み合わせ回路３４のデータ出力端子ＯＵＴ３４から出力されるデータ信号をラッチすると共に、クロック信号ＣＫのタイミングに基づいて、クロック信号ＣＫの立ち上がりに同期してデータ出力端子ＯＵＴ３４から出力されるデータ信号をラッチするために必要なタイミングで電源供給端子ＶＡ、ＶＢから組み合わせ回路３３、３４にそれぞれ異なる最適なタイミングで電源の供給を制御することができる。
【００５２】
なお、図５には、組み合わせ回路３４のデータ入力端子ＩＮ３４は一つしか記載していないが、データ入力端子ＩＮ３４の数は複数あってもかまわない。また、データ入力端子ＩＮ３４の数が複数存在する場合には、それぞれのデータ入力端子ＩＮ３４に対応して組み合わせ回路３３が複数存在してもかまわない。さらに、複数の組み合わせ回路３３毎にそれぞれデータ入力端子ＩＮ３３が複数設けられ、それぞれに対応して複数のデータフリップフロップ１５が設けられていてもよい。
【００５３】
図６は、実施例２の前段の組み合わせ回路への電源供給制御機能を有する順序回路２００の機能ブロック図である。実施例１では、順序回路１００から組み合わせ回路に電源を供給する電源供給端子Ｖは１本であったが、図６に示す実施例２の順序回路は、電源供給端子ＶＡ、ＶＢを複数備え、複数の組み合わせ回路に異なるタイミングで電源を供給することができる順序回路である。
【００５４】
図６に示す実施例２の順序回路２００は、データ入力端子Ｄ２とクロック信号ＣＫを受けるクロック入力端子ＣＫ、データ出力端子Ｑ２、および電源供給端子（電源スイッチ出力端子）ＶＡ、電源供給端子（電源スイッチ出力端子）ＶＢを有し、パルス生成回路１０１、ラッチ回路１０２、電源制御信号生成回路２０３、電源制御信号生成回路３０３および電源スイッチ２０４、電源スイッチ３０４により構成される。
【００５５】
クロック信号ＣＫは、パルス生成回路１０１のクロック入力端子ＣＰ、電源制御信号生成回路２０３のクロック入力端子ＣＳ２、電源制御信号生成回路３０３のクロック入力端子ＣＳ３に接続される。パルス生成回路１０１のパルス出力端子ＯＵＴＧは、ラッチ回路１０２のパルス入力端子ＧＬ、電源制御信号生成回路２０３のパルス入力端子ＩＮＧ２、電源制御信号生成回路３０３のパルス入力端子ＩＮＧ３に接続される。電源制御信号生成回路２０３の電源制御信号出力端子ＯＵＴＵ２は、電源スイッチ２０４の電源制御信号入力端子ＵＷＡに接続され、電源スイッチ２０４の電源スイッチ出力端子ＶＷＡは、電源供給端子ＶＡに接続される。電源制御信号生成回路３０３の電源制御信号出力端子ＯＵＴＵ３は、電源スイッチ３０４の電源制御信号入力端子ＵＷＢに接続され、電源スイッチ３０４の電源スイッチ出力端子ＶＷＢは、電源供給端子ＶＢに接続される。データ入力端子Ｄ２は、ラッチ回路１０２のデータ入力端子ＤＬに接続され、ラッチ回路１０２のデータ出力端子ＱＬは、データ出力端子Ｑ２に接続される。
【００５６】
図７は、図６の順序回路２００について内部の回路構成の一例を示す回路ブロック図である。なお、図７に示す実施例２の順序回路２００内部の回路構成について、図３に示す実施例１の順序回路１００の内部構成とほぼ同一である部分については、図３の実施例１の順序回路１００と同一の符号を付し、実施例１と重複する説明は省略する。パルス生成回路１０１、ラッチ回路１０２は、図３に示す実施例１と同一であるので説明は省略する。
【００５７】
図７において、電源制御信号生成回路２０３は、クロック信号ＣＫを受けるクロック入力端子ＣＳ２と、パルス生成回路１０１が出力するパルスを受けるパルス入力端子ＩＮＧ２、電源制御信号出力端子ＯＵＴＵ２を有する。クロック入力端子ＣＳ２から入力するクロック信号ＣＫは、反転遅延素子であるインバータ６２５に接続され、インバータ６２５の出力は、ＮＯＲ回路９２に入力される。パルス入力端子ＩＮＧ２は非反転遅延素子であるバッファ６２６に接続され、バッファ６２６の出力は、ＮＯＲ回路９２に入力される。ＮＯＲ回路９２の出力は、電源スイッチ制御信号出力端子ＯＵＴＵ２に接続される。
【００５８】
電源制御信号生成回路２０３は、パルス入力端子ＩＮＧ２から入力されるパルスの立ち下がりから、電源制御信号出力端子ＯＵＴＵ２にハイレベルを出力するまでの遅延値を、ラッチ回路１０２のデータ入力端子ＤＬのホールド期間終了後になるようにバッファ６２６の遅延を調整した回路とする。非反転遅延素子であるバッファ６２６の遅延量によって電源スイッチ２０４が図５の組み合わせ回路３３に対する電源供給を遮断することによってデータ入力端子Ｄ２から入力させるデータが不定となるタイミングがラッチ回路１０２のホールド期間終了後となるように調整される。
【００５９】
また、電源制御信号生成回路２０３は、クロック入力端子ＣＳ２に入力されるクロック信号ＣＫの立下りから電源スイッチ制御出力端子ＯＵＴＵ２にロウレベルを出力する遅延値を、インバータ６２５の遅延値により調整した回路とする。反転遅延素子であるインバータ６２５の遅延量によって、クロック信号ＣＫが立ち下がってから電源スイッチ２０４が導通し、組み合わせ回路３３（図５参照）に電源が供給され、データ出力端子ＯＵＴ３３の出力信号が確定することにより組み合わせ回路３４のデータ出力端子ＯＵＴ３４の出力信号が確定し、ラッチ回路１０２のセットアップタイムを確保してからクロック信号ＣＫが立ち上がり、ラッチ回路１０２にデータを取り込むようにタイミングが調整される。なお、インバータ６２５、バッファ６２６の遅延量の調整は、インバータ６２５、バッファ６２６を構成するトランジスタのトランジスタサイズの調整やインバータ６２５、バッファ６２６の出力端子に付加する抵抗の抵抗値や容量の容量値などによって調整することができる。
【００６０】
電源制御信号生成回路３０３の基本的な構成は電源制御信号生成回路２０３と同一である。電源制御信号生成回路３０３は、クロック信号ＣＫを受けるクロック入力端子ＣＳ３と、パルス生成回路１０１が出力するパルスを受けるパルス入力端子ＩＮＧ３、電源制御信号出力端子ＯＵＴＵ３を有する。クロック入力端子ＣＳ３から入力するクロック信号ＣＫは、反転遅延素子であるインバータ６３５に接続され、インバータ６３５の出力は、ＮＯＲ回路９３に入力される。パルス入力端子ＩＮＧ３は非反転遅延素子であるバッファ６３６に接続され、バッファ６３６の出力は、ＮＯＲ回路９３に入力される。ＮＯＲ回路９３の出力は、電源制御信号出力端子ＯＵＴＵ３に接続される。
【００６１】
電源制御信号生成回路３０３は、パルス入力端子ＩＮＧ３から入力されるパルスの立ち下がりから、電源制御信号出力端子ＯＵＴＵ３にハイレベルを出力するまでの遅延値を、ラッチ回路１０２のデータ入力端子ＤＬのホールド期間終了後になるようにバッファ６３６の遅延を調整した回路とする。非反転遅延素子であるバッファ６３６の遅延量によって電源スイッチ３０４が図５の組み合わせ回路３４に対する電源供給を遮断することによってデータ入力端子Ｄ２から入力させるデータが不定となるタイミングがラッチ回路１０２のホールド期間終了後となるように調整される。
【００６２】
また、電源制御信号生成回路３０３は、クロック入力端子ＣＳ３に入力されるクロック信号ＣＫの立下りから電源スイッチ制御出力端子ＯＵＴＵ３にロウレベルを出力する遅延値を、インバータ６３５の遅延値により調整した回路とする。反転遅延素子であるインバータ６３５の遅延量によって、クロック信号ＣＫが立ち下がってから電源スイッチ３０４が導通し、組み合わせ回路３４（図５参照）に電源が供給され、データ出力端子ＯＵＴ３４の出力信号が確定し、ラッチ回路１０２のセットアップタイムを確保してからクロック信号ＣＫが立ち上がり、ラッチ回路１０２にデータを取り込むようにタイミングが調整される。なお、インバータ６３５、バッファ６３６の遅延量の調整は、インバータ６３５、バッファ６３６を構成するトランジスタのトランジスタサイズの調整やインバータ６３５、バッファ６３６の出力端子に付加する抵抗の抵抗値や容量の容量値などによって調整することができる。
【００６３】
電源スイッチ２０４と３０４はそれぞれ図３に示す実施例１の電源スイッチとその構成は同一である。したがって、重複した説明は省略する。ただし、電源スイッチ２０４は電源制御信号生成回路２０３が出力する電源制御信号によりオンオフが制御され、電源スイッチ３０４は電源制御信号生成回路３０３が出力する電源制御信号によりオンオフが制御される。また、電源スイッチ２０４は図５の組み合わせ回路３３に電源を供給し、電源スイッチ３０４は組み合わせ回路３４に電源を供給する。図７の順序回路２００によれば、遅延素子６２５、６２６、６３５、６３６の遅延量を調整することにより、組み合わせ回路３３と組み合わせ回路３４それぞれの電源のオンオフ制御について時間をずらして最適なタイミングで行うことができる。
【００６４】
図８は、実施例２の半導体集積回路の動作タイミングチャートである。ＣＫは順序回路２００のクロック入力端子ＣＫに入力されるクロック信号ＣＫの論理信号値を示し、ＶＡは組み合わせ回路３３に対する電源供給端子ＶＡの出力電圧であり、ＶＢは組み合わせ回路３４に対する電源供給端子ＶＢの出力電圧である。ＩＮ３４は、組み合わせ回路３４のデータ入力端子ＩＮ３４の論理信号値であり、Ｄ２は、順序回路２００のデータ入力端子Ｄ２の論理信号値である。また、ＧＬは順序回路２００の内部回路であるラッチ回路１０２のパルス入力端子の論理信号値である。
【００６５】
図８において、タイミングＴ１以前のタイミングでは、クロック信号ＣＫはハイレベルであり、電源供給端子ＶＡ、ＶＢから各組み合わせ回路への電源供給は遮断されており、電源供給端子ＶＡ、ＶＢの電圧は、電源電圧ＶＤＤより低い電圧（出力ハイインピーダンス状態）である。また、パルス入力端子ＧＬの論理信号値はロウレベルであるとする。
【００６６】
タイミングＴ１でクロック信号ＣＫが立ち下がった後、タイミングＴ２Ａになると電源スイッチ２０４（図７参照）が導通し、電源供給端子ＶＡから電源ＶＤＤが組み合わせ回路３３に供給され、組み合わせ回路３３が動作を開始する。ただし、組み合わせ回路３３の出力信号の論理レベルは確定していないので、組み合わせ回路３３の後段に接続される組み合わせ回路３４のデータ入力端子ＩＮ３４の論理レベルは不定である。
【００６７】
さらに、タイミングＴ２Ｂになると電源スイッチ３０４（図７参照）が導通し、電源供給端子ＶＢから電源ＶＤＤが組み合わせ回路３４に供給され、組み合わせ回路３４が動作を開始する。ただし、まだこの時点でも組み合わせ回路３３の出力信号の論理レベルは確定していないので、組み合わせ回路３４のデータ入力端子ＩＮ３４の論理レベルは不定である。
【００６８】
タイミングＴ３Ａになると組み合わせ回路３３の出力信号の論理レベルが確定し、組み合わせ回路３４のデータ入力端子ＩＮ３４の入力論理レベルも確定する。引き続いて、タイミングＴ３Ｂになると組み合わせ回路３４の出力信号の論理レベルも確定し、その結果、順序回路２００のデータ入力端子Ｄ２の入力論理レベルも確定する。
【００６９】
タイミングＴ４では、クロック信号ＣＫの立ち上がりに同期して順序回路２００のラッチ回路１０２のパルス入力端子ＧＬの論理レベルがハイレベルとなり、ラッチ回路１０２にデータ入力端子Ｄ２の論理レベルを取り込む。タイミングＴ５では、パルス入力端子ＧＬの論理レベルがロウレベルに立下り、ラッチ回路１０２へのデータ入力端子Ｄ２の論理レベル取り込みを完了させ、ラッチ回路１０２の入力ゲートを閉じ、パルス入力端子ＧＬの論理レベルが立ち下がったときのデータ入力端子Ｄ２の論理レベルをラッチ回路１０２に保持する。
【００７０】
タイミングＴ６では、ラッチ回路１０２のホールドタイムが終了し、電源供給端子ＶＡ、ＶＢからの各組み合わせ回路への電源供給を遮断し、オフリーク電流が流れないようにする。これに伴って、各組み合わせ回路３３、３４から出力信号は不定となるので、後段のデータ入力端子ＩＮ３４、Ｄ２の入力論理レベルも不定となる。
【００７１】
以上説明したように、各組み合わせ回路に、順序回路への入力データの確定が必要となるクロック信号ＣＫの立ち上がりのタイミングから逆算して遡る組み合わせ回路への電源の供給と出力信号の確定に必要な期間だけ組み合わせ回路へ電源を供給し、それ以外の期間では組み合わせ回路への電源の供給を遮断しているので、組み合わせ回路のオフリーク電流を低減できる。また、順序回路がゲートを開く期間（ラッチ回路１０２の入力トランスファーゲート（ＣＭＯＳトランスミッションゲート）を開く期間）を最短（タイミングＴ４〜Ｔ５）としているので、このタイミングＴ４〜Ｔ５の期間以外は、順序回路への入力信号が不定であったとしても順序回路に不確定な中間レベルの信号が入力され、不要な貫通電流が流れることを防止できる。
【実施例３】
【００７２】
図９は、実施例３の半導体集積回路における組み合わせ回路と順序回路との接続を示すブロック図である。図９では、クロック信号ＣＫに同期して動作する複数の順序回路１００Ａ〜１００Ｄと各順序回路の前段にそれぞれ設けられた組み合わせ回路３２Ａ〜３２Ｄを備えている。また各順序回路１００Ａ〜１００Ｄは各順序回路の前段に設けられた組み合わせ回路３２Ａ〜３２Ｄへの電源供給を制御している。各順序回路は複数の電源供給端子ＶＡ〜ＶＤを備え、各電源供給端子ＶＡ〜ＶＤからそれぞれ異なったタイミングで前段の組み合わせ回路３２Ａ〜３２Ｄへ電源を供給することができる。各順序回路はそれぞれＶＡ〜ＶＤの４つの電源供給端子ＶＡ〜ＶＤを備えており、各組み合わせ回路に含まれる複数の組み合わせゲートに４通りのタイミングで電源を供給することができる。
【００７３】
また、組み合わせ回路３２Ａの出力信号は順序回路１００Ａの入力端子に接続され、順序回路１００Ａの出力信号が組み合わせ回路３２Ｂの入力端子に接続され、組み合わせ回路３２Ｂの出力信号が順序回路１００Ｂの入力端子に接続されている。同様に、組み合わせ回路３２Ｃの出力信号は順序回路１００Ｃの入力端子に接続され、順序回路１００Ｃの出力信号が組み合わせ回路３２Ｄの入力端子に接続され、組み合わせ回路３２Ｄの出力信号が順序回路１００Ｄの入力端子に接続されている。
【００７４】
また、図９では、各組み合わせ回路、各順序回路には、それぞれ１つのデータ入力端子
とデータ出力端子しか記載していないが、各組み合わせ回路には複数の組み合わせゲートが設けられ、また、各順序回路には複数の順序ゲートが設けられていてもよい。さらに、各組み合わせ回路、順序回路には、それぞれ対応する組み合わせゲート、順序ゲートに接続された複数のデータ入力端子、複数のデータ出力端子が設けられたものであってもよい。ただし、出力信号が対応する順序回路に接続される組み合わせ回路には、対応する順序回路から電源が供給されている。
【００７５】
図９の回路において、クロック信号ＣＫは何ら手を加えておらず、順序回路の中で前段の組み合わせ回路に電源を供給するタイミングを調整しても、組み合わせ回路の出力を取り込むタイミングに影響が及ぶ順序回路は当該順序回路のみであり、当該組み合わせ回路と当該順序回路以外の他の組み合わせ回路や順序回路のタイミングには何ら影響を及ぼすことがない。したがって、多数の順序回路と多数の組み合わせ回路とを備えた半導体集積回路において、一部の回路のみに実施例１〜３の順序回路と組み合わせ回路を用いることもできる。
【００７６】
たとえば、半導体集積回路全体の回路のうち、常時動作させておく必要がある回路（クロック信号が常に供給される回路）と、必要なときだけ動作させ、それ以外は電源を遮断させておく回路（必要なときだけクロック信号も供給される回路）がある場合は、常時動作させておく回路のみに本発明の順序回路と組み合わせ回路とを用いることにより、全体の消費電流を削減することができる。
【００７７】
また、実施例１〜実施例３では、パルス生成回路、ラッチ回路、電源制御信号生成回路、電源スイッチをひとつの順序回路として記載し、組み合わせ回路を順序回路とは別のブロックとして記載したが、実際の半導体集積回路のレイアウトでは、電源制御信号生成回路や電源スイッチを組み合わせ回路の近傍に配置し、順序回路のラッチ回路とは距離的に離間して配置してもよい。要は後段の順序回路がデータを取り込むタイミングを考慮して前段の組み合わせ回路の電源のオンオフタイミングを制御し、他の順序回路や組み合わせ回路のタイミングに影響が及ばないようにすればよい。
【００７８】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７９】
１１〜１５：前段フリップフロップ
２１〜２３：後段フリップフロップ
３１、３１１〜３１３：論理ゲート網
３２、３２Ａ〜３２Ｄ、３３、３４：組み合わせ回路
４１、４１１〜４１３：ｐチャネルＭＯＳトランジスタ
５１、５１１〜５１３：ｎチャネルＭＯＳトランジスタ
６１、６１１〜６１３：インバータ
８１：組み合わせゲート（ＡＮＤ回路）
９１〜９３：組み合わせゲート（ＮＯＲ回路）
１００、１００Ａ〜１００Ｄ、２００：順序回路（組み合わせ回路電源制御機能付順序回路）
１０１：パルス生成回路
１０２：ラッチ回路
１０３、２０３、３０３：電源制御信号生成回路
１０４、２０４、３０４：電源スイッチ
６１４：反転遅延素子（タイミング調整機能付インバータ）
６１５、６２５、６３５：反転遅延素子（タイミング調整機能付インバータ）
６１６、６２６、６３６：非反転遅延素子（タイミング調整機能付バッファ）
７０１、７０２：遅延ゲート
７０３、７０４：２入力否定ＮＡＮＤゲート（または２入力ＯＲゲート）
ＣＫ：クロック信号
ＣＰ、ＣＳ、ＣＳ２、ＣＳ３：クロック入力端子
Ｄ、ＤＬ：データ入力端子
ＧＬ、ＩＮＧ、ＩＮＧ２、ＩＮＧ３：パルス入力端子
ＩＮ、ＩＮ３２〜ＩＮ３４：データ入力端子
ＯＵＴ、ＯＵＴ３２〜ＯＵＴ３４、Ｑ、ＱＬ：データ出力端子
ＯＵＴＧ：パルス出力端子
ＯＵＴＵ、ＯＵＴＵ２、ＯＵＴＵ３：電源制御信号出力端子
Ｖ、ＶＡ〜ＶＤ：電源供給端子（電源スイッチ出力端子）
Ｖ１〜Ｖ４：電源端子
ＶＷ、ＶＷＡ、ＶＷＢ：電源スイッチ出力端子
ＵＷ、ＵＷＡ、ＵＷＢ：電源制御信号入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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