(57)【要約】【課題】システムの変更を抑制しつつ、異なるプログラムまたはデータを格納する複数の制御ユニットに対して書き換えを同時に適切に実行する。【解決手段】書換装置は第１制御装置および第２制御装置に対して同一の識別情報を有し、第１情報２１が格納された第１アドレス領域３１と第２情報２２が格納された第２アドレス領域３２とが順次連続して割り振られて成る書換情報２０を出力する。第１制御装置は書換情報２０を受信して、第１メモリアドレス領域４１に対応するアドレスの第１情報２１を第１メモリ１３ａに記憶する。第２制御装置は書換情報２０を受信して、第１アドレス領域３１の最終アドレスを超えたアドレスを、該アドレスから最終アドレスを差し引いて得られる新たなアドレスに変換して、第２メモリアドレス領域４２に対応する新たなアドレスの第２情報２２を第２メモリ１４ａに記憶する。【選択図】図２
2012216124.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリを有する第１制御手段と、第２メモリを有する第２制御手段と、前記第１メモリに第１書換プログラムまたは第１書換データから成る第１情報を書き込み、かつ前記第２メモリに第２書換プログラムまたは第２書換データから成る第２情報を書き込む外部書換手段と、
前記外部書換手段と前記第１制御手段および前記第２制御手段とを接続するバスとを備える制御ユニットのメモリの書き換えシステムであって、
前記外部書換手段は、前記第１制御手段および前記第２制御手段に対して同一の識別情報を有すると共に、前記第１情報が格納された第１アドレス領域と前記第２情報が格納された第２アドレス領域とが順次連続して割り振られて成る書換情報を、アドレスに応じて順次出力し、
前記第１制御手段は、前記外部書換手段から出力された前記書換情報を受信して、前記第１メモリの第１メモリアドレス領域に対応する前記アドレスの前記第１情報を前記第１メモリに記憶して、前記外部書換手段に対して応答し、
前記第２制御手段は、前記外部書換手段から出力された前記書換情報を受信して、前記第１アドレス領域の最終アドレスを超えた前記アドレスを、該アドレスから前記最終アドレスを差し引いて得られる新たなアドレスに変換して、前記第２メモリの第２メモリアドレス領域に対応する前記新たなアドレスの前記第２情報を前記第２メモリに記憶して、前記外部書換手段に対して応答する
ことを特徴とする制御ユニットのメモリの書き換えシステム。
【請求項２】
前記外部書換手段は、前記第１メモリおよび前記第２メモリの書き換えを指示する書換指令を出力し、
前記第１制御手段は、前記外部書換手段から出力された前記書換指令を受信して、前記バスを介して前記最終アドレスを前記第２制御手段に送信する
ことを特徴とする請求項１に記載の制御ユニットのメモリの書き換えシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、制御ユニットのメモリの書き換えシステムに関する。
【背景技術】
【０００２】
従来、例えば１つの制御ユニットに対してプログラムまたはデータの書き換えを行なう書き換え装置を用いて、同一のプログラムまたはデータを格納する複数の制御ユニットに対して、１回の書き換え要求によって、複数の制御ユニットに対して書き換えを同時に実施するシステムが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１３４４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記従来技術に係るシステムにおいては、同一のプログラムまたはデータを格納する複数の制御ユニットに対して書き換えを同時に実行可能であるが、異なるプログラムまたはデータを格納する複数の制御ユニットに対して書き換えを同時に実行することが望まれている。
【０００５】
本発明は上記事情に鑑みてなされたもので、システムの変更を抑制しつつ、異なるプログラムまたはデータを格納する複数の制御ユニットに対して書き換えを同時に適切に実行することが可能な制御ユニットのメモリの書き換えシステムを提供することを目的としている。
【課題を解決するための手段】
【０００６】
上記課題を解決して係る目的を達成するために、本発明の請求項１に係る制御ユニットのメモリの書き換えシステムは、第１メモリ（例えば、実施の形態での第１メモリ１３ａ）を有する第１制御手段（例えば、実施の形態での第１制御装置１３）と、第２メモリ（例えば、実施の形態での第２メモリ１４ａ）を有する第２制御手段（例えば、実施の形態での第２制御装置１４）と、前記第１メモリに第１書換プログラムまたは第１書換データから成る第１情報を書き込み、かつ前記第２メモリに第２書換プログラムまたは第２書換データから成る第２情報を書き込む外部書換手段（例えば、実施の形態での書換装置１２）と、前記外部書換手段と前記第１制御手段および前記第２制御手段とを接続するバス（例えば、実施の形態での通信バス１１）とを備える制御ユニットのメモリの書き換えシステムであって、前記外部書換手段は、前記第１制御手段および前記第２制御手段に対して同一の識別情報を有すると共に、前記第１情報が格納された第１アドレス領域と前記第２情報が格納された第２アドレス領域とが順次連続して割り振られて成る書換情報（例えば、実施の形態での書換情報２０）を、アドレスに応じて順次出力し、前記第１制御手段は、前記外部書換手段から出力された前記書換情報を受信して、前記第１メモリの第１メモリアドレス領域に対応する前記アドレスの前記第１情報を前記第１メモリに記憶して、前記外部書換手段に対して応答し、前記第２制御手段は、前記外部書換手段から出力された前記書換情報を受信して、前記第１アドレス領域の最終アドレスを超えた前記アドレスを、該アドレスから前記最終アドレスを差し引いて得られる新たなアドレスに変換して、前記第２メモリの第２メモリアドレス領域に対応する前記新たなアドレスの前記第２情報を前記第２メモリに記憶して、前記外部書換手段に対して応答する。
【０００７】
さらに、本発明の請求項２に係る制御ユニットのメモリの書き換えシステムでは、前記外部書換手段は、前記第１メモリおよび前記第２メモリの書き換えを指示する書換指令を出力し、前記第１制御手段は、前記外部書換手段から出力された前記書換指令を受信して、前記バスを介して前記最終アドレスを前記第２制御手段に送信する。
【発明の効果】
【０００８】
本発明の請求項１に係る制御ユニットのメモリの書き換えシステムによれば、外部書換手段から出力される１つの書換情報によって２つの第１制御手段および第２制御手段を書き換え可能であり、第１制御手段の書き換えと第２制御手段の書き換えとの整合性を容易に確保することができる。
しかも、外部書換手段は、２つの第１制御手段および第２制御手段に対して同一の１つの書換情報を出力するだけであって、例えば２つの異なる第１制御手段および第２制御手段に対して異なる書換情報を選択および出力する必要が無く、書き換えに要する時間を短縮することができる。
【０００９】
外部書換手段は、１つの制御手段のみに書き換えを実行する場合と同様の手順、つまり１つの書換情報の出力と、１つの制御手段（第１制御手段または第２制御手段）からの応答の受信とによって、２つの第１制御手段の第１メモリおよび第２制御手段の第２メモリを、２つの第１情報および第２情報によって書き換え可能である。
これにより、システムの変更を抑制しつつ２つの第１制御手段および第２制御手段に対して書き換えを同時に適切に実行することができる。
【００１０】
さらに、本発明の請求項２に係る制御ユニットのメモリの書き換えシステムによれば、第１制御手段は第１アドレス領域の最終アドレスを第２制御手段に送信することから、例えば書換情報において第１情報が格納された第１アドレス領域が変更された場合などであっても、第２制御手段は第１アドレス領域の最終アドレスを把握することが出来る。
これにより、第２制御手段は、処理内容の変更を抑制しつつ書換情報の第２アドレス領域に格納された第２情報によって第２メモリの書き換えを適切に実行することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態に係る制御ユニットのメモリの書き換えシステムの構成図である。
【図２】本発明の実施の形態に係る制御ユニットのメモリの書き換えシステムにおいて、書換装置のメモリに記憶されている書換情報と、第１制御装置の第１メモリのアドレス領域と、第２制御装置の第２メモリのアドレス領域との例を示す図である。
【図３】本発明の実施の形態に係る制御ユニットのメモリの書き換えシステムにおいて、書換装置のメモリに記憶されている書換情報の構成図である。
【図４】本発明の実施の形態に係る制御ユニットのメモリの書き換えシステムの動作を示すフローチャートである。
【図５】本発明の実施の形態に係る制御ユニットのメモリの書き換えシステムの動作を示すフローチャートである。
【図６】本発明の実施の形態に係る制御ユニットのメモリの書き換えシステムの動作を示すフローチャートである。
【図７】本発明の実施の形態に係る制御ユニットのメモリの書き換えシステムの動作を示すフローチャートである。
【図８】本発明の実施の形態に係る制御ユニットのメモリの書き換えシステムの動作を示すフローチャートである。
【図９】本発明の実施の形態に係る制御ユニットのメモリの書き換えシステムの動作を示すフローチャートである。
【図１０】本発明の実施の形態に係る制御ユニットのメモリの書き換えシステムの動作を示すフローチャートである。
【図１１】本発明の実施の形態に係る制御ユニットのメモリの書き換えシステムの動作を示すフローチャートである。
【発明を実施するための形態】
【００１２】
以下、本発明の一実施形態に係る制御ユニットのメモリの書き換えシステムについて添付図面を参照しながら説明する。
【００１３】
本実施の形態による制御ユニットのメモリの書き換えシステム１０は、例えば車両に搭載され、図１に示すように、車両のＣＡＮ（Controller Area Network）通信ラインなどの通信バス１１に接続された書換装置１２と複数の制御装置、例えば第１制御装置１３および第２制御装置１４による制御ユニットとを備えて構成されている。
なお、書換装置１２はメモリ１２ａを備え、第１制御装置１３は第１メモリ１３ａを備え、第２制御装置１４は第２メモリ１４ａを備えている。
【００１４】
書換装置１２は、例えば、第１制御装置１３の第１メモリ１３ａに第１書換プログラムまたは第１書換データから成る第１情報２１を書き込み、かつ第２制御装置１４の第２メモリ１４ａに第２書換プログラムまたは第２書換データから成る第２情報２２を書き込む。
【００１５】
書換装置１２は、例えば図２（Ａ）に示すように、第１制御装置１３および第２制御装置１４に対して同一の識別情報（図示略）を有すると共に、第１メモリ１３ａ用の第１情報２１が格納された第１アドレス領域３１と、第２メモリ１４ａ用の第２情報２２が格納された第２アドレス領域３２とが、順次連続して割り振られて成る書換情報２０を、メモリ１２ａに記憶している。
【００１６】
そして、書換装置１２は、第１制御装置１３の第１メモリ１３ａおよび第２制御装置１４の第２メモリ１４ａの書き換えを指示する書換指令を出力した後に、メモリ１２ａに記憶している書換情報２０を、先頭アドレスから最終アドレスに向かうアドレスに応じて、順次出力する。
【００１７】
なお、例えば図２（Ａ）に示す書換情報２０において、第１メモリ１３ａ用の第１情報２１は、第１アドレス領域３１（０ｘ０００００ｈ〜０ｘ７ＦＦＦＦｈ））のうち第１非書換領域３１ａ（０ｘ０００００ｈ〜０ｘ０７ＦＦＦｈ）に格納された第１非書換情報２１ａと、第１書換領域３１ｂ（０ｘ０８０００ｈ〜０ｘ７ＦＦＦＦｈ）に格納された第１書換情報２１ｂとにより構成されている。
さらに、第２メモリ１４ａ用の第２情報２２は、第２アドレス領域３２（０ｘ８００００ｈ〜０ｘＤＦＦＦＦｈ））のうち第２非書換領域３２ａ（０ｘ８００００ｈ〜０ｘ８３ＦＦＦｈ）に格納された第２非書換情報２２ａと、第２書換領域３２ｂ（０ｘ８４０００ｈ〜０ｘＤＦＦＦＦｈ）に格納された第２書換情報２２ｂとにより構成されている。
【００１８】
第１制御装置１３は、書換装置１２から出力された書換指令を受信した後に、書換装置１２から出力された書換情報２０を受信する。
そして、例えば図３に示すように、第１メモリ１３ａの所定の第１メモリアドレス領域４１（例えば、書換領域：０ｘ０８０００ｈ〜０ｘ７ＦＦＦＦｈ）に対応するアドレスの第１情報２１（例えば、メモリ１２ａの第１書換領域３１ｂに格納された第１書換情報２１ｂ）を第１メモリ１３ａに記憶して、書換装置１２に対して応答する。
また、第１制御装置１３は、第１メモリアドレス領域４１の最終アドレス（例えば、０ｘ７ＦＦＦＦｈ）、つまり第１情報２１が格納される第１アドレス領域３１の最終アドレスの情報を、第２制御装置１４に送信する。
【００１９】
第２制御装置１４は、第１制御装置１３から出力された最終アドレスの情報を受信し、さらに、書換装置１２から出力された書換指令を受信した後に、書換装置１２から出力された書換情報２０を受信する。
そして、例えば図３に示すように、メモリ１２ａの第１アドレス領域３１の最終アドレス（例えば、０ｘ７ＦＦＦＦｈ）を超えたアドレス（０ｘ８００００ｈ〜０ｘＤＦＦＦＦｈ）を、該アドレスから最終アドレスを差し引いて得られる新たなアドレス（０ｘ０００００ｈ〜０ｘ５ＦＦＦＦｈ）に変換する。
そして、第２メモリ１４ａの所定の第２メモリアドレス領域４２（例えば、書換領域：０ｘ０４０００ｈ〜０ｘ５ＦＦＦＦｈ）に対応する新たなアドレスの第２情報２２（例えば、メモリ１２ａの第２書換領域３２ｂに格納された第２書換情報２２ｂ）を第２メモリ１４ａに記憶して、書換装置１２に対して応答する。
【００２０】
なお、第１制御装置１３および第２制御装置１４は、書換情報２０に対して、同一の識別情報を用いて送受信を行なう。
【００２１】
本実施の形態による制御ユニットのメモリの書き換えシステム１０は上記構成を備えており、次に、制御ユニットのメモリの書き換えシステム１０の動作について、図４〜図１１を参照して説明する。
なお、以下においては、書換装置１２と第１制御装置１３と第２制御装置１４とが、それぞれ動作を開始した以後について説明する。
【００２２】
先ず、例えば図４に示すステップＳ０１ｂにおいて、第１制御装置１３は、第１メモリ１３ａの第１メモリアドレス領域４１に格納されるプログラムのサイズの情報として、例えば第１メモリアドレス領域４１の最終アドレス（例えば、０ｘ７ＦＦＦＦｈ）、つまりメモリ１２ａにおいて第１情報２１が格納される第１アドレス領域３１の最終アドレスの情報を、第２制御装置１４のみが受信する識別情報を付加して第２制御装置１４に送信する。
【００２３】
そして、ステップＳ０１ｃにおいて、第２制御装置１４は、第１制御装置１３から送信された情報、つまり第１メモリ１３ａの第１メモリアドレス領域４１に格納されるプログラムサイズに関連する最終アドレスの情報を受信して、この情報を記憶する。
【００２４】
次に、ステップＳ０２ａにおいて、書換装置１２は、第１制御装置１３および第２制御装置１４に対して、各第１および第２メモリ１３ａ，１４ａに格納されている各プログラムのバージョンの読み出し要求を送信する。
そして、ステップＳ０２ｂにおいて、第１制御装置１３は、第１メモリ１３ａに格納されているプログラムのバージョンの読み出し要求が、書換装置１２から送信されたか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ０２ｂの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ０３ｂに進む。
【００２５】
次に、ステップＳ０３ｂにおいて、第１制御装置１３は、第１メモリ１３ａに格納されているプログラムのバージョンを読み出し、この情報を書換装置１２に送信する。
そして、ステップＳ０３ａにおいて、書換装置１２は、第１メモリ１３ａに格納されているプログラムのバージョンの情報を受信したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ０３ａの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ０４ａに進む。
【００２６】
次に、ステップＳ０４ａにおいて、書換装置１２は、第１制御装置１３および第２制御装置１４に対して、各第１および第２メモリ１３ａ，１４ａのセキュリティ解除要求を送信する。
そして、ステップＳ０４ｂにおいて、第１制御装置１３は、第１メモリ１３ａのセキュリティ解除要求が、書換装置１２から送信されたか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ０４ｂの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ０５ｂに進む。
【００２７】
次に、ステップＳ０５ｂにおいて、第１制御装置１３は、第１メモリ１３ａのセキュリティ解除を実行し、このセキュリティ解除結果の情報を書換装置１２に送信する。
そして、ステップＳ０５ａにおいて、書換装置１２は、セキュリティ解除結果の情報を受信し、第１メモリ１３ａのセキュリティ解除が完了したか否かを判定する。
この判定結果が「ＮＯ」の場合には、エンドに進む。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ０６ａに進む。
【００２８】
次に、ステップＳ０６ａにおいて、書換装置１２は、第１制御装置１３および第２制御装置１４に対して、各第１および第２メモリ１３ａ，１４ａの書換状態への遷移を要求するプログラミングセッション遷移要求を送信する。
そして、ステップＳ０６ｂにおいて、第１制御装置１３は、プログラミングセッション遷移要求が、書換装置１２から送信されたか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ０６ｂの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ０７ｂに進む。
【００２９】
次に、ステップＳ０７ｂにおいて、第１制御装置１３は、第２制御装置１４に対して、第２メモリ１４ａの書換状態への遷移を要求するプログラミングセッション遷移要求を、第２制御装置１４のみが受信する識別情報を付加して送信する。
そして、ステップＳ０７ｃにおいて、第２制御装置１４は、プログラミングセッション遷移要求が、第１制御装置１３から送信されたか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ０７ｃの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ０８ｃに進む。
【００３０】
次に、ステップＳ０８ｃにおいて、第２制御装置１４は、第２メモリ１４ａの書換状態（つまりプログラミングセッション）へ遷移する。
次に、ステップＳ０９ｃにおいて、第２制御装置１４は、プログラミングセッションへの遷移完了を示す情報を、第１制御装置１３のみが受信する識別情報を付加して第１制御装置１３に送信する。
【００３１】
そして、ステップＳ０９ｂにおいて、第１制御装置１３は、第２制御装置１４のプログラミングセッションへの遷移完了を示す情報を受信し、第２制御装置１４はプログラミングセッションへの遷移が完了したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ０９ｂの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ１０ｂに進む。
【００３２】
次に、ステップＳ１０ｂにおいて、第１制御装置１３は、第１メモリ１３ａの書換状態（つまりプログラミングセッション）へ遷移する。
次に、ステップＳ１１ｂにおいて、第１制御装置１３は、プログラミングセッションへの遷移完了を示す情報を、書換装置１２に送信する。
【００３３】
そして、ステップＳ１１ａにおいて、書換装置１２は、第１制御装置１３のプログラミングセッションへの遷移完了を示す情報を受信し、第１制御装置１３はプログラミングセッションへの遷移が完了したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ１１ａの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ１２ａに進む。
【００３４】
次に、ステップＳ１２ａにおいて、書換装置１２は、第１制御装置１３および第２制御装置１４に対して、各第１および第２メモリ１３ａ，１４ａに記憶されているプログラムの消去要求を送信する。
そして、ステップＳ１２ｂにおいて、第１制御装置１３は、第１メモリ１３ａの消去要求が、書換装置１２から送信されたか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ１２ｂの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ１３ｂに進む。
【００３５】
また、ステップＳ１２ｃにおいて、第２制御装置１４は、第２メモリ１４ａの消去要求が、書換装置１２から送信されたか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ１２ｃの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ１３ｃに進む。
【００３６】
次に、ステップＳ１３ｂにおいて、第１制御装置１３は、第１メモリ１３ａに記憶されているプログラムの消去を実行開始する。
また、ステップＳ１３ｃにおいて、第２制御装置１４は、第２メモリ１４ａに記憶されているプログラムの消去を実行開始する。
【００３７】
次に、ステップＳ１４ｂにおいて、第１制御装置１３は、第１メモリ１３ａに記憶されているプログラムの消去が完了したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ１４ｂの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ１５ｂに進む。
【００３８】
また、ステップＳ１４ｃにおいて、第２制御装置１４は、第２メモリ１４ａに記憶されているプログラムの消去が完了したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ１４ｃの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ１５ｃに進む。
【００３９】
次に、ステップＳ１５ｃにおいて、第２制御装置１４は、第２メモリ１４ａの消去完了を示す情報を、第１制御装置１３のみが受信する識別情報を付加して第１制御装置１３に送信する。
そして、ステップＳ１５ｂにおいては、第１制御装置１３は、第２制御装置１４の第２メモリ１４ａの消去完了を示す情報を受信し、第２制御装置１４の第２メモリ１４ａの消去は完了したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ１５ｂの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ１６ｂに進む。
【００４０】
次に、ステップＳ１６ｂにおいて、第１制御装置１３は、第１メモリ１３ａの消去完了を示す情報を、書換装置１２に送信する。
そして、ステップＳ１６ａにおいて、書換装置１２は、第１制御装置１３の第１メモリ１３ａの消去完了を示す情報を受信し、第１制御装置１３の第１メモリ１３ａの消去は完了したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ１７ａに進む。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ１８ａに進む。
【００４１】
そして、ステップＳ１７ａにおいては、一定時間が経過したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ１６ａの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、各第１および第２メモリ１３ａ，１４ａの消去が失敗したと判断して、エンドに進む。
【００４２】
次に、ステップＳ１８ａにおいて、書換装置１２は、第１制御装置１３および第２制御装置１４に対して、メモリ１２ａに記憶している書換情報２０のうち第１アドレス領域３１の第１メモリ１３ａ用の第１情報２１に対するダウンロード要求を、この第１アドレス領域３１のアドレスの情報と共に送信する。
【００４３】
そして、ステップＳ１８ｂにおいて、第１制御装置１３は、第１メモリ１３ａの所定の第１メモリアドレス領域４１に対応するアドレスの第１情報２１に対するダウンロード要求を受信したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ１８ｂの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ１９ｂに進む。
【００４４】
次に、ステップＳ１９ｂにおいて、第１制御装置１３は、書換情報２０の第１情報２１を第１メモリ１３ａの所定の第１メモリアドレス領域４１にダウンロードするためのダウンロードパラメータ（例えば、第１メモリアドレス領域４１のアドレスなど）を設定する。
【００４５】
次に、ステップＳ２０ｂにおいて、第１制御装置１３は、第１情報２１に対するダウンロード要求の受信完了を書換装置１２に送信する。
そして、ステップＳ２０ａにおいて、書換装置１２は、第１情報２１に対するダウンロード要求の受信完了を受信したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ２０ａの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ２１ａに進む。
【００４６】
次に、ステップＳ２１ａにおいて、書換装置１２は、第１制御装置１３および第２制御装置１４に対して、各第１および第２メモリ１３ａ，１４ａに対する書き込みを要求するようにして、メモリ１２ａに記憶している書換情報２０のうち第１アドレス領域３１の第１メモリ１３ａ用の第１情報２１を、アドレスに応じて順次送信する。
そして、ステップＳ２１ｂにおいて、第１制御装置１３は、第１メモリ１３ａに対する書き込み要求を受信したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ２１ｂの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ２２ｂに進む。
【００４７】
次に、ステップＳ２２ｂにおいて、第１制御装置１３は、第１メモリ１３ａの所定の第１メモリアドレス領域４１に対して、書換装置１２から順次送信される第１情報２１の書き込み実行を開始する。
【００４８】
次に、ステップＳ２３ｂにおいて、第１制御装置１３は、逐次のタイミングで書換装置１２から送信された第１情報２１の第１メモリ１３ａへの書き込みが完了したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ２３ｂの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ２４ｂに進む。
【００４９】
次に、ステップＳ２４ｂにおいて、第１制御装置１３は、逐次のタイミングで書換装置１２から送信された第１情報２１の第１メモリ１３ａへの書き込みが完了したことを示す書き込み完了の情報を、書換装置１２に送信する。
そして、ステップＳ２４ａにおいて、書換装置１２は、第１制御装置１３から送信された書き込み完了の情報を受信したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ２４ａの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ２５ａに進む。
【００５０】
次に、ステップＳ２５ａにおいて、書換装置１２は、メモリ１２ａに記憶している書換情報２０のうち第１アドレス領域３１の第１メモリ１３ａ用の第１情報２１の全ての領域の書き込みが完了したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ２１ａに戻る。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ２６ａに進む。
【００５１】
また、ステップＳ２５ｂにおいて、第１制御装置１３は、第１メモリ１３ａの所定の第１メモリアドレス領域４１の全ての領域に対して、書換装置１２から送信された第１情報２１の書き込みが完了したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ２１ｂに戻る。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ２６ｂに進む。
【００５２】
次に、ステップＳ２６ａにおいて、書換装置１２は、第１制御装置１３および第２制御装置１４に対して、メモリ１２ａに記憶している書換情報２０のうち第１アドレス領域３１の第１メモリ１３ａ用の第１情報２１に対するダウンロード終了の情報を送信する。
そして、ステップＳ２６ｂにおいて、第１制御装置１３は、第１情報２１に対するダウンロード終了の情報を受信したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ２６ｂの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ２７ｂに進む。
【００５３】
次に、ステップＳ２７ｂにおいて、第１制御装置１３は、第１情報２１に対するダウンロード終了の情報の受信完了を書換装置１２に送信する。
そして、ステップＳ２７ａにおいて、書換装置１２は、第１制御装置１３から送信される受信完了の情報を受信したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ２７ａの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ２８ａに進む。
【００５４】
次に、ステップＳ２８ａにおいて、書換装置１２は、第１制御装置１３および第２制御装置１４に対して、メモリ１２ａに記憶している書換情報２０のうち第２アドレス領域３２の第２メモリ１４ａ用の第２情報２２に対するダウンロード要求を、この第２アドレス領域３２のアドレスの情報と共に送信する。
【００５５】
また、ステップＳ２８ｃにおいて、第２制御装置１４は、メモリ１２ａの第１アドレス領域３１の最終アドレスを超えるアドレスの第２情報２２に対するダウンロード要求を受信したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ２８ｃの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ２９ｃに進む。
【００５６】
次に、ステップＳ２９ｃにおいて、第２制御装置１４は、メモリ１２ａの第１アドレス領域３１の最終アドレスを超えたアドレス（つまり、第２情報２２が記憶されるメモリ１２ａの第２アドレス領域３２のアドレス）を、該アドレスから最終アドレスを差し引いて得られる新たなアドレスに変換する。
【００５７】
次に、ステップＳ３０ｃにおいて、第２制御装置１４は、書換情報２０の第２情報２２を第２メモリ１４ａの所定の第２メモリアドレス領域４２にダウンロードするためのダウンロードパラメータ（例えば、第２メモリアドレス領域４２のアドレスなど）を設定する。
【００５８】
次に、ステップＳ３１ｃにおいて、第２制御装置１４は、第２情報２２に対するダウンロード要求の受信完了を書換装置１２に送信する。
そして、ステップＳ３１ａにおいて、書換装置１２は、第２情報２２に対するダウンロード要求の受信完了を受信したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ３１ａの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ３２ａに進む。
【００５９】
次に、ステップＳ３２ａにおいて、書換装置１２は、第１制御装置１３および第２制御装置１４に対して、各第１および第２メモリ１３ａ，１４ａに対する書き込みを要求するようにして、メモリ１２ａに記憶している書換情報２０のうち第２アドレス領域３２の第２メモリ１４ａ用の第２情報２２を、アドレスに応じて順次送信する。
そして、ステップＳ３２ｃにおいて、第２制御装置１４は、第２メモリ１４ａに対する書き込み要求を受信したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ３２ｃの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ３３ｃに進む。
【００６０】
次に、ステップＳ３３ｃにおいて、第２制御装置１４は、第２メモリ１４ａの所定の第２メモリアドレス領域４２に対して、書換装置１２から順次送信される第２情報２２の書き込み実行を開始する。
つまり、変換後の新たなアドレスに対応付けられた第２情報２２を、この新たなアドレスを含む第２メモリ１４ａの所定の第２メモリアドレス領域４２に書き込む。
【００６１】
次に、ステップＳ３４ｃにおいて、第２制御装置１４は、逐次のタイミングで書換装置１２から送信された第２情報２２の第２メモリ１４ａへの書き込みが完了したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ３４ｃの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ３５ｃに進む。
【００６２】
次に、ステップＳ３５ｃにおいて、第２制御装置１４は、逐次のタイミングで書換装置１２から送信された第２情報２２の第２メモリ１４ａへの書き込みが完了したことを示す書き込み完了の情報を、書換装置１２に送信する。
そして、ステップＳ３５ａにおいて、書換装置１２は、第２制御装置１４から送信された書き込み完了の情報を受信したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ３５ａの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ３６ａに進む。
【００６３】
次に、ステップＳ３６ａにおいて、書換装置１２は、メモリ１２ａに記憶している書換情報２０のうち第２アドレス領域３２の第２メモリ１４ａ用の第２情報２２の全ての領域の書き込みが完了したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ３２ａに戻る。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ３７ａに進む。
【００６４】
また、ステップＳ３６ｃにおいて、第２制御装置１４は、第２メモリ１４ａの所定の第２メモリアドレス領域４２の全ての領域に対して、書換装置１２から送信された第２情報２２の書き込みが完了したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ３２ｃに戻る。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ３７ｃに進む。
【００６５】
次に、ステップＳ３７ａにおいて、書換装置１２は、第１制御装置１３および第２制御装置１４に対して、メモリ１２ａに記憶している書換情報２０のうち第２アドレス領域３２の第２メモリ１４ａ用の第２情報２２に対するダウンロード終了の情報を送信する。
そして、ステップＳ３７ｃにおいて、第２制御装置１４は、第２情報２２に対するダウンロード終了の情報を受信したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ３７ｃの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ３８ｃに進む。
【００６６】
次に、ステップＳ３８ｃにおいて、第２制御装置１４は、第２情報２２に対するダウンロード終了の情報の受信完了を書換装置１２に送信する。
そして、ステップＳ３８ａにおいて、書換装置１２は、第２制御装置１４から送信される受信完了の情報を受信したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ３８ａの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ３９ａに進む。
【００６７】
次に、ステップＳ３９ａにおいて、書換装置１２は、第１制御装置１３および第２制御装置１４に対して、各第１および第２メモリ１３ａ，１４ａの検査実行を指示するメモリチェック実行要求を送信する。
そして、ステップＳ３９ｂにおいて、第１制御装置１３は、メモリチェック実行要求を受信したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ３９ｂの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ４０ｂに進む。
【００６８】
また、ステップＳ３９ｃにおいて、第２制御装置１４は、メモリチェック実行要求を受信したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ３９ｃの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ４０ｃに進む。
【００６９】
次に、ステップＳ４０ｂにおいて、第１制御装置１３は、第１メモリ１３ａの検査実行を開始する。
また、ステップＳ４０ｃにおいて、第２制御装置１４は、第２メモリ１４ａの検査実行を開始する。
【００７０】
次に、ステップＳ４１ｂにおいて、第１制御装置１３は、第１メモリ１３ａの検査実行が完了したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ４１ｂの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ４２ｂに進む。
また、ステップＳ４１ｃにおいて、第２制御装置１４は、第２メモリ１４ａの検査実行が完了したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ４１ｃの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ４２ｃに進む。
【００７１】
次に、ステップＳ４２ｃにおいて、第２制御装置１４は、第２メモリ１４ａの検査実行が完了したことを示すメモリチェック完了の情報を、第１制御装置１３のみが受信する識別情報を付加して送信する。
そして、ステップＳ４２ｂにおいて、第１制御装置１３は、第２メモリ１４ａの検査実行が完了したことを示すメモリチェック完了の情報を受信し、第２制御装置１４は第２メモリ１４ａの検査実行が完了したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ４２ｂの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、ステップＳ４３ｂに進む。
【００７２】
次に、ステップＳ４３ｂにおいて、第１制御装置１３は、第１メモリ１３ａの検査実行が完了したことを示すメモリチェック完了の情報を、書換装置１２に送信する。
そして、ステップＳ４３ａにおいて、書換装置１２は、第１メモリ１３ａの検査実行が完了したことを示すメモリチェック完了の情報を受信し、第１制御装置１３は第１メモリ１３ａの検査実行が完了したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ４４ａに進む。
一方、この判定結果が「ＹＥＳ」の場合には、エンドに進む。
【００７３】
次に、ステップＳ４４ａにおいては、一定時間が経過したか否かを判定する。
この判定結果が「ＮＯ」の場合には、ステップＳ４３ａの判定処理を繰り返す。
一方、この判定結果が「ＹＥＳ」の場合には、各第１および第２メモリ１３ａ，１４ａの検査が失敗したと判断して、エンドに進む。
【００７４】
上述したように、本実施の形態による制御ユニットのメモリの書き換えシステム１０によれば、書換装置１２から出力される１つの書換情報２０によって２つの第１制御装置１３および第２制御装置１４の各第１および第２メモリ１３ａ，１４ａを書き換え可能であり、第１制御装置１３の書き換えと第２制御装置１４の書き換えとの整合性を容易に確保することができる。
しかも、書換装置１２は、２つの第１制御装置１３および第２制御装置１４に対して同一の１つの書換情報２０を出力するだけであって、例えば２つの異なる第１制御装置１３および第２制御装置１４に対して異なる書換情報を選択および出力する必要が無く、書き換えに要する時間を短縮することができる。
【００７５】
書換装置１２は、例えば１つの制御装置のみに書き換えを実行する場合と同様の手順、つまり１つの書換情報２０の出力と、第１制御装置１３および第２制御装置１４のうち何れか一方からの応答の受信とによって、２つの第１制御装置１３および第２制御装置１４の各第１および第２メモリ１３ａ，１４ａを、２つの第１情報２１および第２情報２２によって書き換え可能である。
これにより、システムの変更を抑制しつつ２つの第１制御装置１３および第２制御装置１４に対して書き換えを同時に適切に実行することができる。
【００７６】
さらに、第１制御装置１３は第１アドレス領域３１の最終アドレスの情報を第２制御装置１４に送信することから、例えば書換情報２０において第１情報２１が格納された第１アドレス領域３１が変更された場合などであっても、第２制御装置１４は第１アドレス領域の最終アドレスを的確に把握することが出来る。
これにより、第２制御装置１４は、処理内容の変更を抑制しつつ書換情報２０の第２アドレス領域３２に格納された第２情報２２によって第２メモリ１４ａの書き換えを適切に実行することができる。
【００７７】
さらに、書換装置１２は、２つの第１制御装置１３および第２制御装置１４に対する書き換えが正常に完了した場合に、書き換えの動作が正常に完了したと判断することから、２つの第１制御装置１３および第２制御装置１４の各第１および第２メモリ１３ａ，１４ａに格納されている各プログラムのバージョンを容易に一致させることができる。
【００７８】
なお、上述した実施の形態において、第２制御装置１４は、第１制御装置１３から送信される第１メモリアドレス領域４１の最終アドレス、つまり第１情報２１が格納される第１アドレス領域３１の最終アドレスの情報を受信するとしたが、これに限定されず、例えば、予め、最終アドレスの情報を、第２メモリ１４などに記憶していてもよい。
【００７９】
なお、上述した実施の形態において、第１制御装置１３と第２制御装置１４との間の通信は、書換装置１２が接続された通信バス１１以外の通信経路により実行されてもよい。
【符号の説明】
【００８０】
１０  制御ユニットのメモリの書き換えシステム
１１  通信バス（バス）
１２  書換装置（外部書換手段）
１３  第１制御装置（第１制御手段）
１３ａ  第１メモリ
１４  第２制御装置（第２制御手段）
１４ａ  第２メモリ
【図１】
2012216124.tif 000003
【図２】
2012216124.tif 000004
【図３】
2012216124.tif 000005
【図４】
2012216124.tif 000006
【図５】
2012216124.tif 000007
【図６】
2012216124.tif 000008
【図７】
2012216124.tif 000009
【図８】
2012216124.tif 000010
【図９】
2012216124.tif 000011
【図１０】
2012216124.tif 000012
【図１１】
2012216124.tif 000013