(57)【要約】【課題】良好な特性を有しながら、半導体製造工程における半導体製造装置と半導体装置とへの金属汚染を抑制するような構造を有する半導体装置、および、その製造方法を提供する。【解決手段】本発明の半導体装置は、ｎＭＯＳ  ＳＧＴ２２０であり、第１の平面状シリコン層上２３４に垂直に配置された第１の柱状シリコン層２３２表面に並んで配置された、第１のｎ＋型シリコン層１１３と、金属を含む第１のゲート電極２３６と、第２のｎ＋型シリコン層１５７とから構成される。そして、第１の絶縁膜１２９が、第１のゲート電極２３６と第１の平面状シリコン層２３４との間に、第２の絶縁膜１６２が第１のゲート電極２３６の上面に配置されている。また、金属を含む第１のゲート電極２３６が、第１のｎ＋型シリコン層１１３、第２のｎ＋型シリコン層１５７、第１の絶縁膜１２９、および、第２の絶縁膜１６２に囲まれている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の平面状半導体層と、
前記第１の平面状半導体層上に形成された第１の柱状半導体層と、
前記第１の柱状半導体層の下部領域と、前記第１の平面状半導体層に形成された第１の高濃度半導体層と、
前記第１の柱状半導体層の上部領域に形成された、前記第１の高濃度半導体層と同じ導電型の第２の高濃度半導体層と、
前記第１の高濃度半導体層と前記第２の高濃度半導体層との間の前記第１の柱状半導体層の側壁に、前記第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に前記第１のゲート絶縁膜を取り囲むように形成された第１の金属膜と、
前記第１の金属膜上に前記第１の金属膜を取り囲むように形成された第１の半導体膜と、
前記第１の金属膜と前記第１の半導体膜とから構成されている第１のゲート電極と、
前記第１のゲート電極と前記第１の平面状半導体層との間に形成された第１の絶縁膜と、
前記第１のゲート電極の上面及び前記第１の柱状半導体層の上部側壁に接し、前記第１の柱状半導体層の上部領域を取り囲むようにサイドウォール状に形成された第２の絶縁膜と、
前記第１のゲート電極と前記第１の絶縁膜との側壁に接し、前記第１のゲート電極と前記第１の絶縁膜とを取り囲むようにサイドウォール状に形成された第３の絶縁膜と、
前記第１の柱状半導体層の上に形成された第１のコンタクトと、
前記第１の平面状半導体層の上に形成された第２のコンタクトと、
前記第１のゲート電極の上に形成された第３のコンタクトと、
を備え、
前記第１のゲート絶縁膜と前記第１の金属膜とは、前記第１の柱状半導体層と、前記第１の半導体膜と、前記第１の絶縁膜と、前記第２の絶縁膜と、に覆われることを特徴とする半導体装置。
【請求項２】
前記第２の絶縁膜の厚さは、前記第１のゲート絶縁膜の厚さと前記第１の金属膜の厚さとの和より厚いことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１の高濃度半導体層の上部表面に形成された第１の金属半導体化合物を有する、請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の柱状半導体層の中心から前記第１の平面状半導体層の端までの長さが、前記第１の柱状半導体層の中心から側壁までの長さと、前記第１のゲート絶縁膜の厚さと、前記第１のゲート電極の厚さと、前記第３の絶縁膜の厚さと、の和より大きいことを特徴とする、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１のゲート電極上面に形成された第３の金属半導体化合物を有する、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の高濃度半導体層の上面に形成された第２の金属半導体化合物を有する、請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
第１のトランジスタと、第２のトランジスタと、を備える半導体装置であって、
前記第１のトランジスタは、
第１の平面状半導体層と、
前記第１の平面状半導体層上に形成された第１の柱状半導体層と、
前記第１の柱状半導体層の下部領域と、前記第１の平面状半導体層の前記第１の柱状半導体層下の領域と、に形成された第２導電型の第１の高濃度半導体層と、
前記第１の柱状半導体層の上部領域に形成された第２導電型の第２の高濃度半導体層と、
前記第１の高濃度半導体層と前記第２の高濃度半導体層との間の前記第１の柱状半導体層の側壁に、前記第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に前記第１のゲート絶縁膜を取り囲むように形成された第１の金属膜と、
前記第１の金属膜上に前記第１の金属膜を取り囲むように形成された第１の半導体膜と、
前記第１の金属膜と前記第１の半導体膜とから構成されている第１のゲート電極と、
前記第１のゲート電極と前記第１の平面状半導体層との間に形成された第１の絶縁膜と、
前記第１のゲート電極の上面及び前記第１の柱状半導体層の上部側壁に接し、前記第１の柱状半導体層の前記両部領域を取り囲むようにサイドウォール状に形成された第２の絶縁膜と、
前記第１のゲート電極と前記第１の絶縁膜との側壁に接し、前記第１のゲート電極と前記第１の絶縁膜とを取り囲むようにサイドウォール状に形成された第３の絶縁膜と、
第１の高濃度半導体層のうち前記第１の柱状半導体層下の領域に形成された部分の上部表面に形成された第１の金属半導体化合物と、
前記第１のゲート電極上面に形成された第３の金属半導体化合物と、
前記第２の高濃度半導体層の上面に形成された第２の金属半導体化合物と、
を備え、
前記第２のトランジスタは、
第２の平面状半導体層と、
前記第２の平面状半導体層上に形成された第２の柱状半導体層と、
前記第２の柱状半導体層の下部領域と、前記第２の平面状半導体層の前記第２の柱状半導体層下の領域に形成された第１導電型の第３の高濃度半導体層と、
前記第２の柱状半導体層の上部領域に形成された第１導電型の第４の高濃度半導体層と、
前記第３の高濃度半導体層と前記第４の高濃度半導体層との間の前記第２の柱状半導体層の側壁に、前記第２の柱状半導体層を取り囲むように形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に前記第２のゲート絶縁膜を取り囲むように形成された第２の金属膜と、
前記第２の金属膜上に前記第２の金属膜を取り囲むように形成された第２の半導体膜と、
前記第２の金属膜と前記第２の半導体膜とから構成されている第２のゲート電極と、
前記第２のゲート電極と前記第２の平面状半導体層との間に形成された第４の絶縁膜と、
前記第２のゲート電極の上面及び前記第２の柱状半導体層の上部側壁に接し、前記第２の柱状半導体層の前記上部領域を取り囲むようにサイドウォール状に形成された第５の絶縁膜と、
前記第２のゲート電極と前記第４の絶縁膜との側壁に接し、前記第２のゲート電極と前記第４の絶縁膜とを取り囲むようにサイドウォール状に形成された第６の絶縁膜と、
前記第３の高濃度半導体層のうち前記第２の柱状半導体層下の領域に形成された部分の上部表面に形成された第４の金属半導体化合物と、
前記第２のゲート電極上面に形成された第５の金属半導体化合物と、
前記第４の高濃度半導体層の上面に形成された第６の金属半導体化合物と、
を備え、
前記第１のゲート絶縁膜と前記第１の金属膜とは、第１の柱状半導体層と、第１の半導体膜と、第１の絶縁膜と、第２の絶縁膜と、に覆われ、
前記第２のゲート絶縁膜と第２の金属膜とは、前記第２の柱状半導体層と、前記第２の半導体膜と、前記第４の絶縁膜と、前記第５の絶縁膜と、に覆われる、
ことを特徴とする半導体装置。
【請求項８】
前記第１のゲート絶縁膜と前記第１の金属膜とは、前記第１のトランジスタをエンハンスメント型とする材料から形成されており、
前記第２のゲート絶縁膜と前記第２の金属膜とは、前記第２のトランジスタをエンハンスメント型とする材料から形成されていることを特徴とする、
請求項７に記載の半導体装置。
【請求項９】
前記第２の絶縁膜の厚さは、前記第１のゲート絶縁膜の厚さと前記第１の金属膜の厚さとの和より厚いことを特徴とする、請求項７又は８に記載の半導体装置。
【請求項１０】
前記第１の柱状半導体層の中心から前記第１の平面状半導体層の端までの長さが、前記第１の柱状半導体層の中心から側壁までの長さと、前記第１のゲート絶縁膜の厚さと、前記第１のゲート電極の厚さと、前記第３の絶縁膜の厚さと、の和より大きいことを特徴とする、請求項７から９のいずれか１項に記載の半導体装置。
【請求項１１】
第１導電型はｎ＋型であり、
第２導電型はｐ＋型であり、
前記第１と第２の柱状半導体層、及び、前記第１と第２の平面状半導体層は、シリコンから形成されている、
請求項７から１０のいずれか１項に記載の半導体装置。
【請求項１２】
請求項１に記載の半導体装置を製造するための半導体装置の製造方法であって、
第１の平面状半導体層と、
前記第１の平面状半導体層上に形成された前記第１の柱状半導体層と、前記第１の柱状半導体層上面に形成されたハードマスクと、
前記第１の柱状半導体層下部領域と、前記第１の平面状半導体層の前記第１の柱状半導体層の下の領域とに形成された前記第１の高濃度半導体層と、
前記第１の平面状半導体層上に形成された第１の絶縁膜と、
を備える第１の構造体を用意する工程と、
前記第１の構造体上に、第７の絶縁膜、第３の金属膜、及び、第３の半導体膜を順に形成する工程と、
前記第３の半導体膜をエッチングして、前記第１の柱状半導体層の側壁にサイドウォール状に残存させる工程と、
前記第３の金属膜をエッチングして、前記第１の柱状半導体層の側壁にサイドウォール状に残存させる工程と、
前記第７の絶縁膜をエッチングして、前記第１の柱状半導体層の側壁にサイドウォール状に残存させる第７の絶縁膜エッチング工程と、
前記第７の絶縁膜エッチング工程の結果物上に第４の半導体膜を形成する第４の半導体膜形成工程と、
を備える半導体装置の製造方法。
【請求項１３】
前記第４の半導体膜形成工程の結果物において、前記第４の半導体膜と前記第３の半導体膜とを平坦化し、前記第１の金属膜の上部領域が露出するようにエッチバックする工程と、
前記第１の柱上半導体層の上部側壁が露出するように、前記第３の金属膜と、前記第７の絶縁膜と、をエッチングして、前記第１の金属膜と、前記第１のゲート絶縁膜と、を形成する第１金属膜及び第１ゲート絶縁膜形成工程と、
前記第１金属膜及び第１ゲート絶縁膜形成工程の結果物上に第１の酸化膜を形成する工程と、
を備える、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
請求項１に記載の半導体装置を製造するための半導体装置の製造方法であって、
第１の平面状半導体層と、
前記第１の平面状半導体層上に形成された前記第１の柱状半導体層と、
前記第１の柱状半導体層下部領域と、前記第１の平面状半導体層の前記第１の柱状半導体層の下の領域とに形成された前記第１の高濃度半導体層と、
前記第１の柱状半導体層中間領域の側壁に、前記第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に前記第１のゲート絶縁膜を取り囲むように形成された第１の金属膜と、
前記第１の金属膜上に前記第１の金属膜を取り囲むように形成された第１の半導体膜と、
前記第１の金属膜と前記第１の半導体膜とから構成されている第１のゲート電極と、
前記第１のゲート電極と前記第１の平面状半導体層との間に形成された第１の絶縁膜と、
を備える第２の構造体を用意する工程と、
前記第２の構造体上の前記第１の柱状半導体層の上部領域に、基板に対して垂直な線を０度としたとき１０から６０度の角度で、不純物を注入して、前記第１の高濃度半導体層と同じ導電型の第２の高濃度半導体層を形成する工程と、
を備える、半導体装置の製造方法。
【請求項１５】
請求項１に記載の半導体装置を製造するための半導体装置の製造方法であって、
第１の平面状半導体層と、
前記第１の平面状半導体層上に形成された前記第１の柱状半導体層と、
前記第１の柱状半導体層下部領域と、前記第１の平面状半導体層の前記第１の柱状半導体層の下の領域とに形成された前記第１の高濃度半導体層と、
前記第１の柱状半導体層の上部領域に形成された、前記第１の高濃度半導体層と同じ導電型の第２の高濃度半導体層と、
前記第１の高濃度半導体層と前記第２の高濃度半導体層との間の前記第１の柱状半導体層の側壁に、前記第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に前記第１のゲート絶縁膜を取り囲むように形成された第１の金属膜と、
前記第１の金属膜上に前記第１の金属膜を取り囲むように形成された第１の半導体膜と、
前記第１の金属膜と前記第１の半導体膜とから構成されている第１のゲート電極と、
前記第１のゲート電極と前記第１の平面状半導体層との間に形成された第１の絶縁膜と、
を備える第３の構造体を用意する工程と、
前記第３の構造体上に第８の絶縁膜を形成する工程と、
前記第８の絶縁膜が、前記第１のゲート電極の上面及び前記第１の柱状半導体層の上部側壁に残存するようにサイドウォール状に、前記第８の絶縁膜をエッチングして、第２の絶縁膜を形成する工程と、
を備える、ことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１に記載の半導体装置を製造するための半導体装置の製造方法であって、
第１の平面状半導体層と、
前記第１の平面状半導体層上に形成された前記第１の柱状半導体層と、
前記第１の柱状半導体層下部領域と、前記第１の平面状半導体層の前記第１の柱状半導体層の下の領域とに形成された前記第１の高濃度半導体層と、
前記第１の柱状半導体層の上部領域に形成された、前記第１の高濃度半導体層と同じ導電型の第２の高濃度半導体層と、
前記第１の高濃度半導体層と前記第２の高濃度半導体層との間の前記第１の柱状半導体層の側壁に、前記第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に前記第１のゲート絶縁膜を取り囲むように形成された第１の金属膜と、
前記第１の金属膜上に前記第１の金属膜を取り囲むように形成された第１の半導体膜と、
前記第１の金属膜と前記第１の半導体膜とから構成されている第１のゲート電極と、
前記第１のゲート電極と前記第１の平面状半導体層との間に形成された第１の絶縁膜と、
前記第１のゲート電極の上面及び前記第１の柱状半導体層の上部側壁に接し、前記第１の柱状半導体層の上部領域を取り囲むようにサイドウォール状に形成された第２の絶縁膜と、
前記第１のゲート電極と前記第１の絶縁膜との側壁に接し、前記第１のゲート電極と前記第１の絶縁膜とを取り囲むようにサイドウォール状に形成された第３の絶縁膜と、
前記第１のゲート電極に接続されている前記第１のゲート配線と、
を備える第４の構造体を用意する工程と、
上記第４の構造体上にコンタクトストッパを形成するコンタクトストッパ形成工程と、
前記コンタクトストッパ形成工程の結果物を埋め込むように、層間絶縁膜を形成する工程と、
前記第１の柱状半導体層層の上を除いて、前記層間絶縁膜上に第１のレジストを形成する工程と、
前記層間絶縁膜をエッチングして、前記層間絶縁膜に第１のコンタクト孔を形成する工程と、
前記第１のレジストを除去する第１レジスト除去工程と、
前記第１の平面状半導体層の上と前記第１のゲート配線の上とを除いて、前記第１レジスト除去工程の結果上に第２のレジストを形成する工程と、
前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記第１の平面状半導体層の上の第２のコンタクト孔と、前記第１のゲート配線の上の第３のコンタクト孔とを形成する工程と、
前記第２のレジストを除去する工程と、
前記第１のコンタクト孔と前記第２のコンタクト孔と前記第３のコンタクト孔に、前記第１の柱状半導体層層上に配置される第１のコンタクトと、前記第１の平面状半導体層の上に配置される第２のコンタクトと、前記第１のゲート配線上に配置される第３のコンタクトとを、それぞれ、形成する工程と、
を備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。例えば、集積回路の中で用いられているＭＯＳトランジスタはナノ領域にまで微細化が進んでいる。ＭＯＳトランジスタは、微細化されるにつれ、リーク電流の抑制が困難となる。このため、より一層の微細化は困難である。こうした問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案されている。
【０００３】
ＳＧＴでは、省電力化のために、ソース、ゲート、ドレインの低抵抗化が望まれていた。特に、ゲート電極の低抵抗化にあたっては、ゲート電極に金属を用いることが望まれていた。しかし、金属による製造装置の汚染ひいてはその製造装置により製造された半導体装置の汚染は好ましくない。従って、金属ゲート電極を形成した後の工程は、常に、こうした金属汚染を抑制するような特別の工程とする必要があった。
【０００４】
特許文献１は、以上のような諸条件をある程度満たすＳＧＴの製造方法を開示する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００９／１１００４９号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１では、半導体製造装置および半導体装置の金属汚染への防御は不完全である。例えば、特許文献１では、ゲート電極は、ゲート材金属をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を用いて平坦化し、エッチングすることで、形成される。このとき、ゲート材金属は、他の素材で被覆されず、露出している。また、同様に、窒化膜ハードマスク及び窒化膜サイドウォールをウェットエッチングする工程においても、ゲート材金属は露出している。このため、ＳＧＴの製造過程において、ＣＭＰ装置、ゲートエッチング装置、窒化膜ウェットエッチング装置が、金属により汚染される虞がある。これにより、こうした金属装置により製造された半導体装置が金属に汚染される可能性がある。
【０００７】
また、特許文献１では、エッチングにより金属半導体化合物を形成する際、ゲート材金属は露出している。そのため、ゲート材金属は、金属半導体化合物形成時に用いる薬液ではエッチングされない材料、例えば、タンタルなど、である必要がある。
【０００８】
また、別の問題として、ＭＯＳトランジスタと同様に、ＳＧＴの微細化に伴い、多層配線間で寄生容量が発生し、それによってＳＧＴの動作速度が低下するという問題もあった。
【０００９】
そこで、上記の問題点を解決するため、本発明は、良好な特性を有しながら、半導体製造工程における半導体製造装置と半導体装置とへの金属汚染を抑制するような構造を有する半導体装置、および、その製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の観点に係る半導体装置は、
第１の平面状半導体層と、
前記第１の平面状半導体層上に形成された第１の柱状半導体層と、
前記第１の柱状半導体層の下部領域と、前記第１の平面状半導体層に形成された第１の高濃度半導体層と、
前記第１の柱状半導体層の上部領域に形成された、前記第１の高濃度半導体層と同じ導電型の第２の高濃度半導体層と、
前記第１の高濃度半導体層と前記第２の高濃度半導体層との間の前記第１の柱状半導体層の側壁に、前記第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に前記第１のゲート絶縁膜を取り囲むように形成された第１の金属膜と、
前記第１の金属膜上に前記第１の金属膜を取り囲むように形成された第１の半導体膜と、
前記第１の金属膜と前記第１の半導体膜とから構成されている第１のゲート電極と、
前記第１のゲート電極と前記第１の平面状半導体層との間に形成された第１の絶縁膜と、
前記第１のゲート電極の上面及び前記第１の柱状半導体層の上部側壁に接し、前記第１の柱状半導体層の上部領域を取り囲むようにサイドウォール状に形成された第２の絶縁膜と、
前記第１のゲート電極と前記第１の絶縁膜との側壁に接し、前記第１のゲート電極と前記第１の絶縁膜とを取り囲むようにサイドウォール状に形成された第３の絶縁膜と、
前記第１の柱状半導体層の上に形成された第１のコンタクトと、
前記第１の平面状半導体層の上に形成された第２のコンタクトと、
前記第１のゲート電極の上に形成された第３のコンタクトと、
を備え、
前記第１のゲート絶縁膜と前記第１の金属膜とは、前記第１の柱状半導体層と、前記第１の半導体膜と、前記第１の絶縁膜と、前記第２の絶縁膜と、に覆われることを特徴とする。
【００１１】
このとき、前記第２の絶縁膜の厚さは、前記第１のゲート絶縁膜の厚さと前記第１の金属膜の厚さとの和より厚いことが好ましい。
【００１２】
このとき、前記第１の高濃度半導体層の上部表面に形成された第１の金属半導体化合物を有することが好ましい。
【００１３】
このとき、前記第１の柱状半導体層の中心から前記第１の平面状半導体層の端までの長さが、前記第１の柱状半導体層の中心から側壁までの長さと、前記第１のゲート絶縁膜の厚さと、前記第１のゲート電極の厚さと、前記第３の絶縁膜の厚さと、の和より大きいことが好ましい。
【００１４】
このとき、前記第１のゲート電極上面に形成された第３の金属半導体化合物を有することも可能である。
【００１５】
このとき、前記第２の高濃度半導体層の上面に形成された第２の金属半導体化合物を有することも可能である。
【００１６】
本発明の第２の観点にかかる半導体装置は、
第１のトランジスタと、第２のトランジスタと、を備える半導体装置であって、
前記第１のトランジスタは、
第１の平面状半導体層と、
前記第１の平面状半導体層上に形成された第１の柱状半導体層と、
前記第１の柱状半導体層の下部領域と、前記第１の平面状半導体層の前記第１の柱状半導体層下の領域と、に形成された第２導電型の第１の高濃度半導体層と、
前記第１の柱状半導体層の上部領域に形成された第２導電型の第２の高濃度半導体層と、
前記第１の高濃度半導体層と前記第２の高濃度半導体層との間の前記第１の柱状半導体層の側壁に、前記第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に前記第１のゲート絶縁膜を取り囲むように形成された第１の金属膜と、
前記第１の金属膜上に前記第１の金属膜を取り囲むように形成された第１の半導体膜と、
前記第１の金属膜と前記第１の半導体膜とから構成されている第１のゲート電極と、
前記第１のゲート電極と前記第１の平面状半導体層との間に形成された第１の絶縁膜と、
前記第１のゲート電極の上面及び前記第１の柱状半導体層の上部側壁に接し、前記第１の柱状半導体層の前記両部領域を取り囲むようにサイドウォール状に形成された第２の絶縁膜と、
前記第１のゲート電極と前記第１の絶縁膜との側壁に接し、前記第１のゲート電極と前記第１の絶縁膜とを取り囲むようにサイドウォール状に形成された第３の絶縁膜と、
第１の高濃度半導体層のうち前記第１の柱状半導体層下の領域に形成された部分の上部表面に形成された第１の金属半導体化合物と、
前記第１のゲート電極上面に形成された第３の金属半導体化合物と、
前記第２の高濃度半導体層の上面に形成された第２の金属半導体化合物と、
を備え、
前記第２のトランジスタは、
第２の平面状半導体層と、
前記第２の平面状半導体層上に形成された第２の柱状半導体層と、
前記第２の柱状半導体層の下部領域と、前記第２の平面状半導体層の前記第２の柱状半導体層下の領域に形成された第１導電型の第３の高濃度半導体層と、
前記第２の柱状半導体層の上部領域に形成された第１導電型の第４の高濃度半導体層と、
前記第３の高濃度半導体層と前記第４の高濃度半導体層との間の前記第２の柱状半導体層の側壁に、前記第２の柱状半導体層を取り囲むように形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に前記第２のゲート絶縁膜を取り囲むように形成された第２の金属膜と、
前記第２の金属膜上に前記第２の金属膜を取り囲むように形成された第２の半導体膜と、
前記第２の金属膜と前記第２の半導体膜とから構成されている第２のゲート電極と、
前記第２のゲート電極と前記第２の平面状半導体層との間に形成された第４の絶縁膜と、
前記第２のゲート電極の上面及び前記第２の柱状半導体層の上部側壁に接し、前記第２の柱状半導体層の前記上部領域を取り囲むようにサイドウォール状に形成された第５の絶縁膜と、
前記第２のゲート電極と前記第４の絶縁膜との側壁に接し、前記第２のゲート電極と前記第４の絶縁膜とを取り囲むようにサイドウォール状に形成された第６の絶縁膜と、
前記第３の高濃度半導体層のうち前記第２の柱状半導体層下の領域に形成された部分の上部表面に形成された第４の金属半導体化合物と、
前記第２のゲート電極上面に形成された第５の金属半導体化合物と、
前記第４の高濃度半導体層の上面に形成された第６の金属半導体化合物と、
を備え、
前記第１のゲート絶縁膜と前記第１の金属膜とは、第１の柱状半導体層と、第１の半導体膜と、第１の絶縁膜と、第２の絶縁膜と、に覆われ、
前記第２のゲート絶縁膜と第２の金属膜とは、前記第２の柱状半導体層と、前記第２の半導体膜と、前記第４の絶縁膜と、前記第５の絶縁膜と、に覆われる、
ことを特徴とする。
【００１７】
このとき、前記第１のゲート絶縁膜と前記第１の金属膜とは、前記第１のトランジスタをエンハンスメント型とする材料から形成されており、
前記第２のゲート絶縁膜と前記第２の金属膜とは、前記第２のトランジスタをエンハンスメント型とする材料から形成されていることが好ましい。
【００１８】
このとき、前記第２の絶縁膜の厚さは、前記第１のゲート絶縁膜の厚さと前記第１の金属膜の厚さとの和より厚いことが好ましい。
【００１９】
このとき、前記第１の柱状半導体層の中心から前記第１の平面状半導体層の端までの長さが、前記第１の柱状半導体層の中心から側壁までの長さと、前記第１のゲート絶縁膜の厚さと、前記第１のゲート電極の厚さと、前記第３の絶縁膜の厚さと、の和より大きいことも可能である。
【００２０】
このとき、
第１導電型はｎ＋型であり、
第２導電型はｐ＋型であり、
前記第１と第２の柱状半導体層、及び、前記第１と第２の平面状半導体層は、シリコンから形成されていることも可能である。
【００２１】
本発明の第３の観点に係る半導体装置の製造方法は、
本発明の半導体装置を製造するための半導体装置の製造方法であって、
第１の平面状半導体層と、
前記第１の平面状半導体層上に形成された前記第１の柱状半導体層と、前記第１の柱状半導体層上面に形成されたハードマスクと、
前記第１の柱状半導体層下部領域と、前記第１の平面状半導体層の前記第１の柱状半導体層の下の領域とに形成された前記第１の高濃度半導体層と、
前記第１の平面状半導体層上に形成された第１の絶縁膜と、
を備える第１の構造体を用意する工程と、
前記第１の構造体上に、第７の絶縁膜、第３の金属膜、及び、第３の半導体膜を順に形成する工程と、
前記第３の半導体膜をエッチングして、前記第１の柱状半導体層の側壁にサイドウォール状に残存させる工程と、
前記第３の金属膜をエッチングして、前記第１の柱状半導体層の側壁にサイドウォール状に残存させる工程と、
前記第７の絶縁膜をエッチングして、前記第１の柱状半導体層の側壁にサイドウォール状に残存させる第７の絶縁膜エッチング工程と、
前記第７の絶縁膜エッチング工程の結果物上に第４の半導体膜を形成する第４の半導体膜形成工程と、
を含む。
【００２２】
このとき、本発明に係る半導体装置の製造方法は、
前記第４の半導体膜形成工程の結果物において、前記第４の半導体膜と前記第３の半導体膜とを平坦化し、前記第１の金属膜の上部領域が露出するようにエッチバックする工程と、
前記第１の柱上半導体層の上部側壁が露出するように、前記第３の金属膜と、前記第７の絶縁膜と、をエッチングして、前記第１の金属膜と、前記第１のゲート絶縁膜と、を形成する第１金属膜及び第１ゲート絶縁膜形成工程と、
前記第１金属膜及び第１ゲート絶縁膜形成工程の結果物上に第１の酸化膜を形成する工程と、
を含むことも可能である。
【００２３】
本発明の第４の観点に係る半導体装置の製造方法は、
本発明の半導体装置を製造するための半導体装置の製造方法であって、
第１の平面状半導体層と、
前記第１の平面状半導体層上に形成された前記第１の柱状半導体層と、
前記第１の柱状半導体層下部領域と、前記第１の平面状半導体層の前記第１の柱状半導体層の下の領域とに形成された前記第１の高濃度半導体層と、
前記第１の柱状半導体層中間領域の側壁に、前記第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に前記第１のゲート絶縁膜を取り囲むように形成された第１の金属膜と、
前記第１の金属膜上に前記第１の金属膜を取り囲むように形成された第１の半導体膜と、
前記第１の金属膜と前記第１の半導体膜とから構成されている第１のゲート電極と、
前記第１のゲート電極と前記第１の平面状半導体層との間に形成された第１の絶縁膜と、
を備える第２の構造体を用意する工程と、
前記第２の構造体上の前記第１の柱状半導体層の上部領域に、基板に対して垂直な線を０度としたとき１０から６０度の角度で、不純物を注入して、前記第１の高濃度半導体層と同じ導電型の第２の高濃度半導体層を形成する工程と、
を含む。
【００２４】
本発明の第５の観点に係る半導体装置の製造方法は、
本発明の半導体装置を製造するための半導体装置の製造方法であって、
第１の平面状半導体層と、
前記第１の平面状半導体層上に形成された前記第１の柱状半導体層と、
前記第１の柱状半導体層下部領域と、前記第１の平面状半導体層の前記第１の柱状半導体層の下の領域とに形成された前記第１の高濃度半導体層と、
前記第１の柱状半導体層の上部領域に形成された、前記第１の高濃度半導体層と同じ導電型の第２の高濃度半導体層と、
前記第１の高濃度半導体層と前記第２の高濃度半導体層との間の前記第１の柱状半導体層の側壁に、前記第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に前記第１のゲート絶縁膜を取り囲むように形成された第１の金属膜と、
前記第１の金属膜上に前記第１の金属膜を取り囲むように形成された第１の半導体膜と、
前記第１の金属膜と前記第１の半導体膜とから構成されている第１のゲート電極と、
前記第１のゲート電極と前記第１の平面状半導体層との間に形成された第１の絶縁膜と、
を備える第３の構造体を用意する工程と、
前記第３の構造体上に第８の絶縁膜を形成する工程と、
前記第８の絶縁膜が、前記第１のゲート電極の上面及び前記第１の柱状半導体層の上部側壁に残存するようにサイドウォール状に、前記第８の絶縁膜をエッチングして、第２の絶縁膜を形成する工程と、
を含む。
【００２５】
本発明の第６の観点に係る半導体装置の製造方法は、
本発明の半導体装置を製造するための半導体装置の製造方法であって、
第１の平面状半導体層と、
前記第１の平面状半導体層上に形成された前記第１の柱状半導体層と、
前記第１の柱状半導体層下部領域と、前記第１の平面状半導体層の前記第１の柱状半導体層の下の領域とに形成された前記第１の高濃度半導体層と、
前記第１の柱状半導体層の上部領域に形成された、前記第１の高濃度半導体層と同じ導電型の第２の高濃度半導体層と、
前記第１の高濃度半導体層と前記第２の高濃度半導体層との間の前記第１の柱状半導体層の側壁に、前記第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に前記第１のゲート絶縁膜を取り囲むように形成された第１の金属膜と、
前記第１の金属膜上に前記第１の金属膜を取り囲むように形成された第１の半導体膜と、
前記第１の金属膜と前記第１の半導体膜とから構成されている第１のゲート電極と、
前記第１のゲート電極と前記第１の平面状半導体層との間に形成された第１の絶縁膜と、
前記第１のゲート電極の上面及び前記第１の柱状半導体層の上部側壁に接し、前記第１の柱状半導体層の上部領域を取り囲むようにサイドウォール状に形成された第２の絶縁膜と、
前記第１のゲート電極と前記第１の絶縁膜との側壁に接し、前記第１のゲート電極と前記第１の絶縁膜とを取り囲むようにサイドウォール状に形成された第３の絶縁膜と、
前記第１のゲート電極に接続されている前記第１のゲート配線と、
を備える第４の構造体を用意する工程と、
上記第４の構造体上にコンタクトストッパを形成するコンタクトストッパ形成工程と、
前記コンタクトストッパ形成工程の結果物を埋め込むように、層間絶縁膜を形成する工程と、
前記第１の柱状半導体層層の上を除いて、前記層間絶縁膜上に第１のレジストを形成する工程と、
前記層間絶縁膜をエッチングして、前記層間絶縁膜に第１のコンタクト孔を形成する工程と、
前記第１のレジストを除去する第１レジスト除去工程と、
前記第１の平面状半導体層の上と前記第１のゲート配線の上とを除いて、前記第１レジスト除去工程の結果上に第２のレジストを形成する工程と、
前記層間絶縁膜をエッチングして、前記層間絶縁膜に、前記第１の平面状半導体層の上の第２のコンタクト孔と、前記第１のゲート配線の上の第３のコンタクト孔とを形成する工程と、
前記第２のレジストを除去する工程と、
前記第１のコンタクト孔と前記第２のコンタクト孔と前記第３のコンタクト孔に、前記第１の柱状半導体層層上に配置される第１のコンタクトと、前記第１の平面状半導体層の上に配置される第２のコンタクトと、前記第１のゲート配線上に配置される第３のコンタクトとを、それぞれ、形成する工程と、
を含む。
【発明の効果】
【００２６】
本発明では、
第１の平面状半導体層と、
第１の平面状半導体層上に形成された第１の柱状半導体層と、
第１の柱状半導体層の下部領域と、第１の平面状半導体層に形成された第１の高濃度半導体層と、
第１の柱状半導体層の上部領域に形成された、第１の高濃度半導体層と同じ導電型の第２の高濃度半導体層と、
第１の高濃度半導体層と第２の高濃度半導体層との間の第１の柱状半導体層の側壁に、第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
第１のゲート絶縁膜上に第１のゲート絶縁膜を取り囲むように形成された第１の金属膜と、
第１の金属膜上に第１の金属膜を取り囲むように形成された第１の半導体膜と、
第１の金属膜と第１の半導体膜とから構成されている第１のゲート電極と、
第１のゲート電極と第１の平面状半導体層との間に形成された第１の絶縁膜と、
第１のゲート電極の上面及び第１の柱状半導体層の上部側壁に接し、第１の柱状半導体層の上部領域を取り囲むようにサイドウォール状に形成された第２の絶縁膜と、
第１のゲート電極と第１の絶縁膜との側壁に接し、第１のゲート電極と第１の絶縁膜とを取り囲むようにサイドウォール状に形成された第３の絶縁膜と、
第１のゲート電極に接続されている第１のゲート配線と、
第１の柱状半導体層の上に形成された第１のコンタクトと、
第１の平面状半導体層の上に形成された第２のコンタクトと、
第１のゲート配線の上に形成された第３のコンタクトと、
を備え、
第１のゲート絶縁膜と第１の金属膜とは、第１の柱状半導体層と、第１の半導体膜と、第１の絶縁膜と、第２の絶縁膜と、に覆われることを特徴とすることにより、
ゲート電極に金属を用い且つ金属汚染を抑制し、ゲート、ソース、ドレインの低抵抗化を行い、寄生容量を低減するＳＧＴ構造を提供する。
第１のゲート絶縁膜と第１の金属膜は、第１の柱状半導体層と、第１の半導体膜と、第１の絶縁膜と、第２の絶縁膜に覆われる。
金属半導体化合物形成時に、金属膜が露出していると、金属半導体化合物形成時に、硫酸過酸化水素水混合液もしくはアンモニア過酸化水素水混合液により、金属膜はエッチングされる。しかし、本発明の構造において、第１のゲート絶縁膜と第１の金属膜とは、第１の柱状半導体層と、第１の半導体膜と、第１の絶縁膜と、第２の絶縁膜に覆われるため、金属と半導体との化合物形成時に、硫酸過酸化水素水混合液もしくはアンモニア過酸化水素水混合液により、第１の金属膜はエッチングされない。これにより、第１の型高濃度半導体層と、第１のゲート電極と、第２の型高濃度半導体層に、金属半導体化合物を形成することができ、ゲート電極に金属を用いることにより、チャネル領域の空乏化を抑制できかつ、ゲート電極を低抵抗化でき、金属とシリコンの化合物により、ゲート、ソース、ドレインの低抵抗化をすることができる。また、第１の絶縁膜により、ゲート電極と平面状半導体層との間の寄生容量を低減することができる。
また、第１のゲート絶縁膜と第１の金属膜とは、第１の柱状半導体層の周囲のみに形成され、第１の金属膜は、ポリシリコンなどの半導体膜で覆われるため、ゲート形成時に半導体膜をＣＭＰ装置を用いて平坦化するため、ＣＭＰ装置の金属汚染を抑制することができる。
また、第１のゲート絶縁膜と第１の金属膜は、第１の柱状半導体層の周囲のみに形成され、第１の金属膜は、ポリシリコンなどの半導体膜で覆われるため、ゲートエッチング時に、半導体膜をエッチングすることとなり、ゲートエッチング装置の金属汚染を抑制することができる。
また、第１のゲート絶縁膜と第１の金属膜は、第１の柱状半導体層の周囲のみに形成され、第１の金属膜は、ポリシリコンなどの半導体膜で覆われるため、窒化膜ハードマスク及び窒化膜サイドウォールをウェットエッチングする際、窒化膜ウェットエッチング装置の金属汚染を抑制することができる。
【００２７】
また、本発明では、第２の絶縁膜の厚さは、第１のゲート絶縁膜の厚さと第１の金属膜の厚さとの和より厚いことにより、
第１のゲート絶縁膜と第１の金属膜とは、第１の柱状半導体層と、第１の半導体膜と、第１の絶縁膜と、第２の絶縁膜に覆われるため、金属半導体化合物形成時に、硫酸過酸化水素水混合液もしくはアンモニア過酸化水素水混合液により、第１の金属膜はエッチングされない。これにより、特段の追加工程無しで、第１の高濃度半導体層と、第１のゲート電極と、第２の高濃度半導体層に、金属半導体化合物を形成することができる。
【００２８】
このとき、第１の高濃度半導体層の上部表面に形成された第１の金属半導体化合物により、第１の高濃度半導体層を低抵抗化することができる。
【００２９】
このとき、第１の柱状半導体層の中心から第１の平面状半導体層の端までの長さが、第１の柱状半導体層の中心から側壁までの長さと、第１のゲート絶縁膜の厚さと、第１のゲート電極の厚さと、第３の絶縁膜の厚さと、の和より大きいことにより、
第１の平面状半導体層に形成される第１の高濃度半導体層に、第１の金属半導体化合物を形成することができ、第１の高濃度半導体層を低抵抗化することができる。
【００３０】
このとき、第１のゲート電極上面に形成された第３の金属半導体化合物により、第１のゲート電極を低抵抗化することができる。
【００３１】
このとき、第２の高濃度半導体層の上面に形成された第２の金属半導体化合物により、第２の高濃度半導体層を低抵抗化することができる。
【００３２】
本発明の第２の観点にかかる半導体装置は、
第１のトランジスタと、第２のトランジスタと、を備える半導体装置であって、
第１のトランジスタは、
第１の平面状半導体層と、
第１の平面状半導体層上に形成された第１の柱状半導体層と、
第１の柱状半導体層の下部領域と、第１の平面状半導体層の第１の柱状半導体層下の領域と、に形成された第２導電型の第１の高濃度半導体層と、
第１の柱状半導体層の上部領域に形成された第２導電型の第２の高濃度半導体層と、
第１の高濃度半導体層と第２の高濃度半導体層との間の第１の柱状半導体層の側壁に、第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
第１のゲート絶縁膜上に第１のゲート絶縁膜を取り囲むように形成された第１の金属膜と、
第１の金属膜上に第１の金属膜を取り囲むように形成された第１の半導体膜と、
第１の金属膜と第１の半導体膜とから構成されている第１のゲート電極と、
第１のゲート電極と第１の平面状半導体層との間に形成された第１の絶縁膜と、
第１のゲート電極の上面及び第１の柱状半導体層の上部側壁に接し、第１の柱状半導体層の両部領域を取り囲むようにサイドウォール状に形成された第２の絶縁膜と、
第１のゲート電極と第１の絶縁膜との側壁に接し、第１のゲート電極と第１の絶縁膜とを取り囲むようにサイドウォール状に形成された第３の絶縁膜と、
第１の高濃度半導体層のうち第１の柱状半導体層下の領域に形成された部分の上部表面に形成された第１の金属半導体化合物と、
第１のゲート電極上面に形成された第３の金属半導体化合物と、
第２の高濃度半導体層の上面に形成された第２の金属半導体化合物と、
を備え、
第２のトランジスタは、
第２の平面状半導体層と、
第２の平面状半導体層上に形成された第２の柱状半導体層と、
第２の柱状半導体層の下部領域と、第２の平面状半導体層の第２の柱状半導体層下の領域に形成された第１導電型の第３の高濃度半導体層と、
第２の柱状半導体層の上部領域に形成された第１導電型の第４の高濃度半導体層と、
第３の高濃度半導体層と第４の高濃度半導体層との間の第２の柱状半導体層の側壁に、第２の柱状半導体層を取り囲むように形成された第２のゲート絶縁膜と、
第２のゲート絶縁膜上に第２のゲート絶縁膜を取り囲むように形成された第２の金属膜と、
第２の金属膜上に第２の金属膜を取り囲むように形成された第２の半導体膜と、
第２の金属膜と第２の半導体膜とから構成されている第２のゲート電極と、
第２のゲート電極と第２の平面状半導体層との間に形成された第４の絶縁膜と、
第２のゲート電極の上面及び第２の柱状半導体層の上部側壁に接し、第２の柱状半導体層の上部領域を取り囲むようにサイドウォール状に形成された第５の絶縁膜と、
第２のゲート電極と第４の絶縁膜との側壁に接し、第２のゲート電極と第４の絶縁膜とを取り囲むようにサイドウォール状に形成された第６の絶縁膜と、
第３の高濃度半導体層のうち第２の柱状半導体層下の領域に形成された部分の上部表面に形成された第４の金属半導体化合物と、
第２のゲート電極上面に形成された第５の金属半導体化合物と、
第４の高濃度半導体層の上面に形成された第６の金属半導体化合物と、
を備え、
第１のゲート絶縁膜と第１の金属膜とは、第１の柱状半導体層と、第１の半導体膜と、第１の絶縁膜と、第２の絶縁膜と、に覆われ、
第２のゲート絶縁膜と第２の金属膜とは、第２の柱状半導体層と、第２の半導体膜と、第４の絶縁膜と、第５の絶縁膜と、に覆われる、
ことを特徴とすることにより、
ゲート電極に金属を用い且つ金属汚染を抑制し、ゲート、ソース、ドレインの低抵抗化を行い、寄生容量を低減するＳＧＴ構造を提供する。
第１のゲート絶縁膜と第１の金属膜とは、第１の柱状半導体層と、第１の半導体膜と、第１の絶縁膜と、第２の絶縁膜に覆われる。
金属半導体化合物形成時に、金属膜が露出していると、金属半導体化合物形成時に、硫酸過酸化水素水混合液もしくはアンモニア過酸化水素水混合液により、金属膜はエッチングされる。しかし、本発明の構造において、第１のゲート絶縁膜と第１の金属膜は、第１の柱状半導体層と、第１の半導体膜と、第１の絶縁膜と、第２の絶縁膜に覆われるため、金属と半導体の化合物形成時に、硫酸過酸化水素水混合液もしくはアンモニア過酸化水素水混合液により、第１の金属膜はエッチングされない。これにより、第１の高濃度半導体層と、第１のゲート電極と、第２の高濃度半導体層に、金属半導体化合物を形成することができ、第１のゲート電極に金属を用いることにより、チャネル領域の空乏化を抑制できかつ、第１のゲート電極を低抵抗化でき、金属半導体化合物により、ゲート、ソース、ドレインの低抵抗化をすることができる。また、第１の絶縁膜により、第１のゲート電極と第１の平面状シリコン層との間の寄生容量を低減することができる。
また、第２のゲート絶縁膜と第２の金属膜とは、第２の柱状半導体層と、第２の半導体膜と、第４の絶縁膜と、第５の絶縁膜に覆われる。金属半導体化合物形成時に、金属膜が露出していると、金属半導体化合物形成時に、硫酸過酸化水素水混合液もしくはアンモニア過酸化水素水混合液により、金属膜はエッチングされる。しかし、本発明の構造において、第２のゲート絶縁膜と第２の金属膜は、第２の柱状半導体層と、第２の半導体膜と、第４の絶縁膜と、第５の絶縁膜に覆われるため、金属半導体化合物形成時に、硫酸過酸化水素水混合液もしくはアンモニア過酸化水素水混合液により、第２の金属膜はエッチングされない。これにより、第３の高濃度半導体層と、第２のゲート電極と、第４の高濃度半導体層に、金属半導体化合物を形成することができ、第２のゲート電極に金属を用いることにより、チャネル領域の空乏化を抑制できかつ、第２のゲート電極を低抵抗化でき、金属半導体化合物により、ゲート、ソース、ドレインの低抵抗化をすることができる。また、第４の絶縁膜により、第２のゲート電極と第２の平面状半導体層との間の寄生容量を低減することができる。
【００３３】
このとき、第１のゲート絶縁膜と第１の金属膜とは、第１のトランジスタをエンハンスメント型とする材料から形成されており、
第２のゲート絶縁膜と第２の金属膜とは、第２のトランジスタをエンハンスメント型とする材料から形成されていることにより、
第１のトランジスタと第２のトランジスタで構成される半導体装置の動作時に流れる貫通電流を低減することができる。
【００３４】
このとき、第２の絶縁膜の厚さは、第１のゲート絶縁膜の厚さと第１の金属膜の厚さとの和より厚いことにより、
第１のゲート絶縁膜と第１の金属膜とは、第１の柱状半導体層と、第１の半導体膜と、第１の絶縁膜と、第２の絶縁膜とに覆われるため、
金属半導体化合物形成時に、硫酸過酸化水素水混合液もしくはアンモニア過酸化水素水混合液により、第１の金属膜はエッチングされない。
これにより、第３の高濃度半導体層と、第１のゲート電極と、第４の型高濃度半導体層に、金属半導体化合物を形成することができる。
【００３５】
このとき、第１の柱状半導体層の中心から第１の平面状半導体層の端までの長さが、第１の柱状半導体層の中心から側壁までの長さと、第１のゲート絶縁膜の厚さと、第１のゲート電極の厚さと、第３の絶縁膜の厚さと、の和より大きいことにより、
第１の平面状半導体層に形成される第３の高濃度半導体層に、第１の金属半導体化合物を形成することができ、第３の高濃度半導体層を低抵抗化することができる。
【００３６】
このとき、
第１導電型はｎ＋型であり、
第２導電型はｐ＋型であり、
第１と第２の柱状半導体層、及び、第１と第２の平面状半導体層は、シリコンから形成されていることにより、
第１のトランジスタをｎＭＯＳ  ＳＧＴとし、第２のトランジスタをｐＭＯＳ  ＳＧＴとし、インバータを構成することができる。
【００３７】
本発明に係る半導体装置の製造方法は、
第１の平面状半導体層と、
第１の平面状半導体層上に形成された第１の柱状半導体層と、第１の柱状半導体層上面に形成されたハードマスクと、
第１の柱状半導体層下部領域と、第１の平面状半導体層の第１の柱状半導体層の下の領域とに形成された第１の高濃度半導体層と、
第１の平面状半導体層上に形成された第１の絶縁膜と
を備える第１の構造体を用意する工程と、
第１の構造体上に、第７の絶縁膜、第３の金属膜、及び、第３の半導体膜を順に形成する工程と、
第３の半導体膜をエッチングして、第１の柱状半導体層の側壁にサイドウォール状に残存させる工程と、
第３の金属膜をエッチングして、第１の柱状半導体層の側壁にサイドウォール状に残存させる工程と、
第７の絶縁膜をエッチングして、第１の柱状半導体層の側壁にサイドウォール状に残存させる第７の絶縁膜エッチング工程と、
第７の絶縁膜エッチング工程の結果物上に第４の半導体膜を形成する第４の半導体膜形成工程と、
を含むことにより、
第１のゲート絶縁膜と第１の金属膜は、第１の柱状半導体層と第１の半導体膜と第１の絶縁膜とハードマスクとに覆われる。第１のゲート絶縁膜に高誘電体膜を用いる場合、高誘電体膜は金属汚染の汚染源であるから、汚染源である第１のゲート絶縁膜と第１の金属膜とは、第１の柱状半導体層、第４の半導体膜、第１の絶縁膜、及び、ハードマスクに覆われ、金属汚染を抑制することができる。
【００３８】
また、本発明に係る半導体装置の製造方法は、
第４の半導体膜形成工程の結果物において、第４の半導体膜と第３の半導体膜とを平坦化し、第１の金属膜の上部領域が露出するようにエッチバックする工程と、
第１の柱上半導体層の上部側壁が露出するように、第３の金属膜と、第７の絶縁膜と、をエッチングして、第１の金属膜と、第１のゲート絶縁膜と、を形成する第１金属膜及び第１ゲート絶縁膜形成工程と、
第１金属膜及び第１ゲート絶縁膜形成工程の結果物上に第１の酸化膜を形成する工程と、
を含むことにより、
第４の半導体膜と第３の半導体膜とを平坦化する工程では、金属が露出しないので、この平坦化する工程で用られるＣＭＰ装置の金属汚染は抑制され、
半導体膜のエッチバックにより、ＳＧＴのゲート長を決定することができ、
堆積された第１の酸化膜により、後工程において行われるウェット処理またはドライ処理からゲート電極上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート電極上面からの第１のゲート絶縁膜、第１の金属膜へのダメージを抑制することができる。
また、第１のゲート絶縁膜と第１の金属膜は、第１の柱状半導体層の周囲のみに形成され、第１の金属膜は、ポリシリコンで覆われるため、ゲートエッチング時に、ポリシリコンをエッチングすることとなり、ゲートエッチング装置の金属汚染を抑制することができる。
また、第１のゲート絶縁膜と第１の金属膜は、柱状半導体層の周囲のみに形成され、第１の金属膜は、第１の柱状半導体層、及び、第３と第４の半導体膜、で覆われるため、窒化膜ハードマスク及び窒化膜サイドウォールをウェットエッチングする際、窒化膜ウェットエッチング装置の金属汚染を抑制することができる。
【００３９】
また、本発明に係る半導体装置の製造方法は、
第１の平面状半導体層と、
第１の平面状半導体層上に形成された第１の柱状半導体層と、
第１の柱状半導体層下部領域と、第１の平面状半導体層の第１の柱状半導体層の下の領域とに形成された第１の高濃度半導体層と、
第１の柱状半導体層中間領域の側壁に、第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
第１のゲート絶縁膜上に第１のゲート絶縁膜を取り囲むように形成された第１の金属膜と、
第１の金属膜上に第１の金属膜を取り囲むように形成された第１の半導体膜と、
第１の金属膜と第１の半導体膜とから構成されている第１のゲート電極と、
第１のゲート電極と第１の平面状半導体層との間に形成された第１の絶縁膜と、
を備える第２の構造体を用意する工程と、
第２の構造体上の第１の柱状半導体層の上部領域に、基板に対して垂直な線を０度としたとき１０から６０度の角度で、不純物を注入して、第１の高濃度半導体層と同じ導電型の第２の高濃度半導体層を形成する工程と、
を含むことにより、
第１の柱状半導体層と、第１の半導体膜と、第１の絶縁膜と、第２の絶縁膜により、第１のゲート絶縁膜と第１の金属膜を、覆うことができる。
【００４０】
また、本発明に係る半導体装置の製造方法は、
第１の平面状半導体層と、
第１の平面状半導体層上に形成された第１の柱状半導体層と、
第１の柱状半導体層下部領域と、第１の平面状半導体層の第１の柱状半導体層の下の領域とに形成された第１の高濃度半導体層と、
第１の柱状半導体層の上部領域に形成された、第１の高濃度半導体層と同じ導電型の第２の高濃度半導体層と、
第１の高濃度半導体層と第２の高濃度半導体層との間の第１の柱状半導体層の側壁に、第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
第１のゲート絶縁膜上に第１のゲート絶縁膜を取り囲むように形成された第１の金属膜と、
第１の金属膜上に第１の金属膜を取り囲むように形成された第１の半導体膜と、
第１の金属膜と第１の半導体膜とから構成されている第１のゲート電極と、
第１のゲート電極と第１の平面状半導体層との間に形成された第１の絶縁膜と、
を備える第３の構造体を用意する工程と、
第３の構造体上に第８の絶縁膜を形成する工程と、
第８の絶縁膜が、第１のゲート電極の上面及び第１の柱状半導体層の上部側壁に残存するようにサイドウォール状に、第８の絶縁膜をエッチングして、第２の絶縁膜を形成する工程と、
を含むことにより、
第２の高濃度シリコン層と第１のゲート電極とは、第１のゲート絶縁膜を隔てて、オーバーラップを持ちかつそのオーバーラップを最小とすることができる。
【００４１】
また、本発明に係る半導体装置の製造方法は、
第１の平面状半導体層と、
第１の平面状半導体層上に形成された第１の柱状半導体層と、
第１の柱状半導体層下部領域と、第１の平面状半導体層の第１の柱状半導体層の下の領域とに形成された第１の高濃度半導体層と、
第１の柱状半導体層の上部領域に形成された、第１の高濃度半導体層と同じ導電型の第２の高濃度半導体層と、
第１の高濃度半導体層と第２の高濃度半導体層との間の第１の柱状半導体層の側壁に、第１の柱状半導体層を取り囲むように形成された第１のゲート絶縁膜と、
第１のゲート絶縁膜上に第１のゲート絶縁膜を取り囲むように形成された第１の金属膜と、
第１の金属膜上に第１の金属膜を取り囲むように形成された第１の半導体膜と、
第１の金属膜と第１の半導体膜とから構成されている第１のゲート電極と、
第１のゲート電極と第１の平面状半導体層との間に形成された第１の絶縁膜と、
第１のゲート電極の上面及び第１の柱状半導体層の上部側壁に接し、第１の柱状半導体層の上部領域を取り囲むようにサイドウォール状に形成された第２の絶縁膜と、
第１のゲート電極と第１の絶縁膜との側壁に接し、第１のゲート電極と第１の絶縁膜とを取り囲むようにサイドウォール状に形成された第３の絶縁膜と、
第１のゲート配線に接続されている第１のゲート配線と、
を備える第４の構造体を用意する工程と、
上記第４の構造体上にコンタクトストッパを形成するコンタクトストッパ形成工程と、
コンタクトストッパ形成工程の結果物を埋め込むように、層間絶縁膜を形成する工程と、
第１の柱状半導体層層の上を除いて、層間絶縁膜上に第１のレジストを形成する工程と、
層間絶縁膜をエッチングして、層間絶縁膜に第１のコンタクト孔を形成する工程と、
第１のレジストを除去する第１レジスト除去工程と、
第１の平面状半導体層の上と第１のゲート配線の上とを除いて、第１レジスト除去工程の結果上に第２のレジストを形成する工程と、
層間絶縁膜をエッチングして、層間絶縁膜に、第１の平面状半導体層の上の第２のコンタクト孔と、第１のゲート電極の上の第３のコンタクト孔とを形成する工程と、
第２のレジストを除去する工程と、
第１のコンタクト孔と第２のコンタクト孔と第３のコンタクト孔に、第１の柱状半導体層層上に配置される第１のコンタクトと、第１の平面状半導体層の上に配置される第２のコンタクトと、第１のゲート配線上に配置される第３のコンタクトとを、それぞれ、形成する工程と、
を含むことにより、
第１の平面状半導体層上と第１のゲート配線上のコンタクト孔とを異なる工程で形成するため、第１の柱状半導体上の第１コンタクト孔を形成するためのエッチング条件と、第１の平面状半導体層上の第２のコンタクト孔、および、第１のゲート配線上の第３のコンタクト孔を形成するためのエッチング条件と、をそれぞれ最適化することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態に係る半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図９】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図１２】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図１３】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図１４】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図１５】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図１６】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図１７】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図１８】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図１９】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図２０】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図２１】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図２２】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図２３】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図２４】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図２５】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図２６】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図２７】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図２８】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図２９】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図３０】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図３１】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図３２】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図３３】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図３４】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図３５】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図３６】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図３７】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図３８】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図３９】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図４０】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図４１】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図４２】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図４３】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図４４】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図４５】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図４６】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図４７】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図４８】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図４９】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図５０】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図５１】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図５２】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図５３】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図５４】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図５５】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図５６】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図５７】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図５８】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図５９】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図６０】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図６１】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図６２】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図６３】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図６４】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図６５】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図６６】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図６７】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図６８】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図６９】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図７０】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図７１】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図７２】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図７３】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図７４】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図７５】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図７６】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図７７】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図７８】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図７９】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図８０】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図８１】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図８２】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図８３】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図８４】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図８５】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図８６】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図８７】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【図８８】本発明の実施形態に係る半導体装置の製造方法を示す、製造途中の半導体装置の（ａ）平面図、（ｂ）Ｘ−Ｘ’断面図であり、（ｃ）Ｙ１−Ｙ１’断面図、（ｄ）Ｙ２−Ｙ２’断面図である。
【発明を実施するための形態】
【００４３】
以下、本発明の実施の形態を図１〜図８８を参照しながら、説明する。
【００４４】
（第１の実施形態）
本発明の第１の実施形態に係るＳＧＴ２２０を図１（ｃ）に示す。
【００４５】
このＳＧＴ２２０は、ｎＭＯＳ  ＳＧＴであり、第１の平面状シリコン層２３４と、第１の平面状シリコン層２３４上に形成された第１の柱状シリコン層２３２と、を備える。
【００４６】
第１の柱状シリコン層２３２の下部領域と第１の柱状シリコン層２３２下に位置する第１の平面状シリコン層２３４の領域とに第１のｎ＋型シリコン層１１３が、第１の柱状シリコン層２３２の上部領域に、第２のｎ＋型シリコン層１５７が、それぞれ、形成されている。本実施形態において、例えば、第１のｎ＋型シリコン層１１３はソース拡散層として、第２のｎ＋型シリコン層１５７はドレイン拡散層として、それぞれ、機能する。また、ソース拡散層とドレイン拡散層との間の部分が、チャネル領域として機能する。このチャネル領域として機能する、第１のｎ＋型シリコン層１１３と第２のｎ＋型シリコン層１５７との間の第１の柱状シリコン層２３２を、第１のシリコン層１１４とする。
【００４７】
チャネル領域として機能する第１の柱状シリコン層２３２の周囲には、ゲート絶縁膜１４０が形成されている。ゲート絶縁膜１４０は、例えば、酸化膜、窒化膜、または、高誘電体膜などである。さらに、当該ゲート絶縁膜１４０の周囲には、第１の金属膜１３８が形成されている。第１の金属膜１３８は、例えば、チタン、窒化チタン、タンタル、または、窒化タンタルなどである。当該第１の金属膜１３８の周囲には、第１のポリシリコン膜１３６、１５２が形成されている。このとき、第１の金属膜１３８と第１のポリシリコン膜１３６、１５２とは、第１のゲート電極２３６を構成する。このように、ゲート電極として金属を用いることにより、チャネル領域の空乏化は抑制され得、且つ、ゲート電極は低抵抗化され得る。
本実施形態において、動作時、第１のゲート電極２３６に電圧が印加されることのよって、第１のシリコン層１１４にチャネルが形成される。
【００４８】
また、第１のｎ＋型シリコン層１１３と、ゲート電極２３６と、第２のｎ＋型シリコン層１５７とに、それぞれ、第１の金属シリコン化合物１７２と、第３の金属シリコン化合物１７０と、第２の金属シリコン化合物１７１と、が形成されている。金属シリコン化合物を構成する金属としては、例えば、ＮｉまたはＣｏなどが用いられている。これら金属シリコン化合物を介して、第１のｎ＋型シリコン層１１３と、ゲート電極２３６と、第２のｎ＋型シリコン層１５７とは、後述するコンタクトに接続される。これにより、ゲート、ソース、ドレインは低抵抗化されている。
【００４９】
第１のｎ＋型シリコン層１１３は、第１の金属シリコン化合物１７２を介して、コンタクト２３０に接続されている。コンタクト２３０は、バリアメタル層１８９、金属層１９４、１９９から構成される。コンタクト２３０はさらに、電源配線２２５に接続されている。電源配線２２５は、バリアメタル層２１６、金属２１７、バリアメタル層２１８から構成される。
【００５０】
第２のｎ＋型シリコン層１５７は、第２の金属シリコン化合物１７１を介して、コンタクト２２９に接続されている。ンタクト２２９は、バリアメタル層１８８、金属層１９３、１９８から構成される。コンタクト２２９はさらに、出力配線２２３に接続されている。出力配線２２３は、バリアメタル層２１３、金属層２１４、バリアメタル層２１５から構成される。
【００５１】
さらに、第１の絶縁膜１２９が、第１のゲート電極２３６と第１の平面状シリコン層２３４との間に形成され、第２の絶縁膜１６２が、第１のゲート電極２３６の上部、且つ、第１の柱状シリコン層２３２の上部側壁にサイドウォール状に形成され、第３の絶縁膜１６４が、第１のゲート電極２３６と第１の絶縁膜１２９との側壁にサイドウォール状に形成されている。このとき、第１の絶縁膜１２９は、好ましくは、例えば、ＳｉＯＦ、ＳｉＯＨ等の、低誘電率絶縁膜である。第２の絶縁膜１６２、および、第３の絶縁膜１６４は、例えば、酸化膜、窒化膜、または、高誘電体膜などである。
第１の絶縁膜１２９により、ゲート電極と平面状シリコン層との間の寄生容量は低減され得る。
【００５２】
以上の構成により、本実施形態に係るｎＭＯＳ  ＳＧＴにおいて、半導体装置の低抵抗化および微細化が実現され、また、多層配線間の寄生容量は低減される。これにより、ＳＧＴの微細化に伴う動作速度の低下を回避することができる。
【００５３】
また、本実施形態に係るｎＭＯＳ  ＳＧＴにおいては、第２の絶縁膜１６２の厚さは、好ましくは、第１のゲート絶縁膜１４０の厚さと第１の金属膜１３８の厚さとの和より厚い。この場合、第１のゲート絶縁膜１４０と第１の金属膜１３８とは、第１の柱状シリコン層２３２と、第１のポリシリコン膜１３６、１５２と、第１の絶縁膜１２９と、第２の絶縁膜１６２に覆われる。
上記構成をとるとき、第１の金属膜１３８は、その全周を保護されているため、金属シリコン化合物形成時に、硫酸過酸化水素水混合液もしくはアンモニア過酸化水素水混合液により、エッチングされずにすむ。
【００５４】
また、本実施形態に係るｎＭＯＳ  ＳＧＴにおいては、第１の柱状シリコン層２３２の中心から第１の平面状シリコン層２３４の端までの長さが、好ましくは、第１の柱状シリコン層２３２の中心から側壁までの長さと、第１のゲート絶縁膜１４０の厚さと、第１の金属膜１３８と第１のポリシリコン膜１３６、１５２とで構成される第１のゲート電極２３６の厚さと、第３の絶縁膜１６４の厚さと、の和より大きい。
上記構成をとるとき、製造工程を特段追加することなしに、第１のｎ＋型シリコン層１１３に、第１の金属シリコン化合物１７２を形成することが可能となる。
【００５５】
（第２の実施形態）
第１の実施形態では、単一の柱状半導体層からなる例を示したが、第２の実施形態では、複数の柱状半導体層からなる回路の例を示す。
第２の実施形態に係るインバータは、ｐＭＯＳ  ＳＧＴとｎＭＯＳ  ＳＧＴとを備える。
【００５６】
ｎＭＯＳ  ＳＧＴ２２０は、第１の平面状シリコン層２３４と、第１の平面状シリコン層２３４上に形成された第１の柱状シリコン層２３２と、を備える。
【００５７】
第１の柱状シリコン層２３２の下部領域と第１の第１の柱状シリコン層２３２下に位置する平面状シリコン層２３４の領域とに第１のｎ＋型シリコン層１１３が、第１の柱状シリコン層２３２の上部領域に、第２のｎ＋型シリコン層１５７が、それぞれ、形成されている。本実施形態において、例えば、第１のｎ＋型シリコン層１１３はソース拡散層として、第２のｎ＋型シリコン層１５７はドレイン拡散層として、それぞれ、機能する。また、ソース拡散層とドレイン拡散層との間の部分が、チャネル領域として機能する。このチャネル領域として機能する、  第１のｎ＋型シリコン層１１３と第２のｎ＋型シリコン層１５７との間の第１の柱状シリコン層２３２を、第１のシリコン層１１４とする。
【００５８】
チャネル領域として機能する第１の柱状シリコン層２３２の周囲には、第１のゲート絶縁膜１４０が形成されている。ゲート絶縁膜１４０は、例えば、酸化膜、窒化膜、または、高誘電体膜などである。さらに、当該第１のゲート絶縁膜１４０の周囲には、第１の金属膜１３８が形成されている。第１の金属膜１３８は、例えば、チタン、窒化チタン、タンタル、または、窒化タンタルなどである。当該第１の金属膜１３８の周囲には、第１のポリシリコン膜１３６、１５２が形成されている。このとき、第１の金属膜１３８と第１のポリシリコン膜１３６、１５２とは、第１のゲート電極２３６を構成する。このように、ゲート電極として金属を用いることにより、チャネル領域の空乏化は抑制され得、且つ、ゲート電極は低抵抗化され得る。
本実施形態において、動作時、第１のゲート電極２３６に電圧が印加されることのよって、第１のシリコン層１１４にチャネルが形成される。
【００５９】
また、第１のｎ＋型シリコン層１１３と、第１のゲート電極２３６と、第２のｎ＋型シリコン層１５７とに、それぞれ、第１の金属シリコン化合物１７２と、第３の金属シリコン化合物１７０と、第２の金属シリコン化合物１７１と、が形成されている。金属シリコン化合物を構成する金属としては、例えば、ＮｉまたはＣｏなどが用いられている。これら金属シリコン化合物を介して、第１のｎ＋型シリコン層１１３と、ゲート電極２３６と、第２のｎ＋型シリコン層１５７とは、後述するコンタクトに接続される。これにより、ゲート、ソース、ドレインは低抵抗化されている。
【００６０】
さらに、第１の絶縁膜１２９が、第１のゲート電極２３６と第１の平面状シリコン層２３４との間に形成され、第２の絶縁膜１６２が、第１のゲート電極２３６の上部、且つ、第１の柱状シリコン層２３２の上部側壁にサイドウォール状に形成され、第３の絶縁膜１６４が、第１のゲート電極２３６と第１の絶縁膜１２９との側壁にサイドウォール状に形成されている。このとき、第１の絶縁膜１２９は、好ましくは、例えば、ＳｉＯＦ、ＳｉＯＨ等の、低誘電率絶縁膜である。第２の絶縁膜１６２、および、第３の絶縁膜１６４は、例えば、酸化膜、窒化膜、または、高誘電体膜などである。
第１の絶縁膜１２９により、ゲート電極と平面状シリコン層との間の寄生容量は低減され得る。
【００６１】
ｐＭＯＳ  ＳＧＴ２１９は、第２の平面状シリコン層２３３と、第２の平面状シリコン層２３３上に形成された第２の柱状シリコン層２３１と、を備える。
【００６２】
第２の柱状シリコン層２３１の下部領域と第２の柱状シリコン層２３１下に位置する第２の平面状シリコン層２３３の領域とに、第１のｐ＋型シリコン層１１９が、第２の柱状シリコン層２３１の上部領域に、第２のｐ＋型シリコン層１５９が、それぞれ、形成されている。本実施形態において、例えば、第１のｐ＋型シリコン層１１９はソース拡散層として、第２のｐ＋型シリコン層１５９はドレイン拡散層として、それぞれ、機能する。また、ソース拡散層と、ドレイン拡散層との間の部分が、チャネル領域として機能する。このチャネル領域として機能する、第１のｐ＋型シリコン層１１９と第２の第２のｐ＋型シリコン層１５９との間の第２の柱状シリコン層２３１を、第２のシリコン層１２０とする。
【００６３】
チャネル領域として機能する第２の柱状シリコン層２３１の周囲には、第２のゲート絶縁膜１３９が形成されている。第２のゲート絶縁膜１３９は、例えば、酸化膜、窒化膜、または、高誘電体膜などである。さらに、当該第２のゲート絶縁膜１３９の周囲には、第２の金属膜１３７が形成されている。第２の金属膜１３７は、例えば、チタン、窒化チタン、タンタル、または、窒化タンタルなどである。当該第２の金属膜１３７の周囲には、第２のポリシリコン膜１３５、１５１が、それぞれ、形成されている。このとき、第２の金属膜１３７と第２のポリシリコン膜１３５、１５１とは、第２のゲート電極２３５を構成する。このように、ゲート電極として金属を用いることにより、チャネル領域の空乏化は抑制され得、且つ、ゲート電極は低抵抗化され得る。
本実施形態において、動作時、第２のゲート電極２３５に電圧が印加されることによって、第第２のシリコン層１２０にチャネルが形成される。
【００６４】
また、第１のｐ＋型シリコン層１１９と、第２のゲート電極２３５と、第２のｐ＋型シリコン層１５９とに、それぞれ、第４の金属シリコン化合物１６８と、第５の金属シリコン化合物１７０と、第６の金属シリコン化合物１６９と、が形成されている。金属シリコン化合物を構成する金属としては、例えば、ＮｉまたはＣｏなどが用いられている。これら金属シリコン化合物を介して、第１のｐ＋型シリコン層１１９と、第２のゲート電極２３５と、第２のｐ＋型シリコン層１５９とは、後述するコンタクトに接続される。これにより、ゲート、ソース、ドレインは低抵抗化されている。
【００６５】
さらに、第４の絶縁膜１２９が、第２のゲート電極２３５と第２の平面状シリコン層２３３との間に形成され、第５の絶縁膜１６１が、第２のゲート電極２３５の上部、且つ、第２の柱状シリコン層２３１の上部側壁にサイドウォール状に形成され、第６の絶縁膜１６４が、第２のゲート電極２３５と第４の絶縁膜１２９との側壁にサイドウォール状に形成されている。このとき、第４の絶縁膜１２９は、好ましくは、例えば、ＳｉＯＦ、ＳｉＯＨ等の、低誘電率絶縁膜である。
第４の絶縁膜１２９により、ゲート電極と平面状シリコン層との間の寄生容量は低減され得る。
【００６６】
第１のｎ＋型シリコン層１１３は、第１の金属シリコン化合物１７２を介して、コンタクト２３０に接続されている。コンタクト２３０は、バリアメタル層１８９、金属層１９４、１９９から構成される。コンタクト２３０はさらに、電源配線２２５に接続されている。電源配線２２５は、バリアメタル層２１６、金属層２１７、バリアメタル層２１８から構成される。
【００６７】
第２のｎ＋型シリコン層１５７は、第２の金属シリコン化合物１７１を介して、コンタクト２２９に接続されている。ンタクト２２９は、バリアメタル層１８８、金属層１９３、１９８から構成される。コンタクト２２９はさらに、出力配線２２３に接続されている。出力配線２２３は、バリアメタル層２１３、金属層２１４、バリアメタル層２１５から構成される。
【００６８】
第１のゲート電極２３６は、第３の金属シリコン化合物１７０を介して、第２のゲート電極２３５は、第５の金属シリコン化合物１７０を介して、それぞれ、コンタクト２２８に接続されている。コンタクト２２８は、バリアメタル層１８７、金属層１９２、１９７から構成される。コンタクト２２８はさらに、入力配線２２４に接続されている。入力配線２２４は、バリアメタル層２１３、金属層２１４、バリアメタル層２１５から構成される。
【００６９】
第１のｐ＋型シリコン層１１９は、第４の金属シリコン化合物１６８を介して、コンタクト２２６に接続されている。コンタクト２２６は、バリアメタル層１８５、金属１９０、１９５から構成される。コンタクト２２６はさらに、電源配線２２２に接続されている。電源配線２２２は、バリアメタル層２０７、金属層２０８、バリアメタル層２０９から構成される。
【００７０】
第２のｐ＋型シリコン層１５９は、第６の金属シリコン化合物１６９を介して、コンタクト２２７に接続されている。コンタクト２２７は、バリアメタル層１８６、金属層１９１、１９６から構成される。コンタクト２２７はさらに、出力配線２２３に接続されている。出力配線２２３は、バリアメタル層２１３、金属層２１４、バリアメタル層２１５から構成される。
【００７１】
以上により、ｐＭＯＳ  ＳＧＴ２１９及びｎＭＯＳ  ＳＧＴ２２０から、インバータ回路が構成される。
【００７２】
以上の構成により、本実施形態に係るインバータ回路において、半導体装置の低抵抗化および微細化が実現され、また、多層配線間の寄生容量は低減される。これにより、ＳＧＴの微細化に伴う動作速度の低下を回避することができる。
【００７３】
本実施形態では、第１のゲート絶縁膜１４０と第１の金属膜１３８とは、好ましくは、ｎＭＯＳ  ＳＧＴ２２０をエンハンスメント型とする材料であり、第２のゲート絶縁膜１３９と第２の金属膜１３７とは、好ましくは、ｐＭＯＳ  ＳＧＴ２１９をエンハンスメント型とする材料である。このとき、ｎＭＯＳ  ＳＧＴ２２０とｐＭＯＳ  ＳＧＴ２１９とから構成される本インバータの動作時に流れる貫通電流は低減され得る。
【００７４】
また、本実施形態に係るｎＭＯＳ  ＳＧＴにおいては、第２の絶縁膜１６２の厚さは、好ましくは、第１のゲート絶縁膜１４０の厚さと第１の金属膜１３８の厚さの和より厚い。この場合、第１のゲート絶縁膜と第１の金属膜１３８とは、第１の柱状シリコン層２３２と、第１のポリシリコン膜１３６、１５２と、第１の絶縁膜１２９と、第２の絶縁膜１６２に覆われる。
上記構成をとるとき、第１の金属膜１３８は、その全周を保護されているため、金属シリコン化合物形成時に、硫酸過酸化水素水混合液もしくはアンモニア過酸化水素水混合液により、エッチングされずにすむ。
【００７５】
また、本実施形態に係るｐＭＯＳ  ＳＧＴにおいては、第２の絶縁膜１６１の厚さは、好ましくは、第２のゲート絶縁膜１３９の厚さと第２の金属膜１３７の厚さの和より厚い。この場合、第２のゲート絶縁膜１３９と第２の金属膜１３７とは、第２の柱状シリコン層２３１と、第２のポリシリコン膜１３５、１５１と、第４の絶縁膜１２９と、第５の絶縁膜１６１に覆われ。
上記構成を取るとき、第２の金属膜１３７は、その全周を保護されているため、金属シリコン化合物形成時に、硫酸過酸化水素水混合液もしくはアンモニア過酸化水素水混合液により、エッチングされずにすむ。
【００７６】
また、本実施形態に係るｎＭＯＳ  ＳＧＴにおいては、第１の柱状シリコン層２３２の中心から第１の平面状シリコン層２３４の端までの長さが、好ましくは、第１の柱状シリコン層２３２の中心から側壁までの長さと、第１のゲート絶縁膜１４０の厚さと、第１のゲート電極２３６の厚さと、第３の絶縁膜１６４の厚さと、の和より大きい。
上記構成をとるとき、製造工程を特段追加することなしに、ｎ＋型シリコン層１１３に、第１の金属シリコン化合物１７２を形成することが可能となる。
【００７７】
また、本実施形態に係るｐＭＯＳ  ＳＧＴにおいては、第２の柱状シリコン層２３１の中心から第２の平面状シリコン層２３３の端までの長さが、好ましくは、第２の柱状シリコン層２３１の中心から側壁までの長さと、第２のゲート絶縁膜１３９の厚さと、第１のゲート電極２３５の厚さと、第６の絶縁膜１６４の厚さと、の和より大きい。
上記構成をとるとき、製造工程を特段追加することなしに、ｐ＋型シリコン層１１９に、第４の金属シリコン化合物１６８を形成することが可能となる。
【００７８】
次に、本発明の実施形態に係るＳＧＴを備えるインバータを形成するための製造方法の一例を図２〜図９４を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。
図２〜図９４は、この発明に係るＳＧＴの製造例を示している。（ａ）は平面図、（ｂ）はＸ−Ｘ’の断面図、（ｃ）はＹ１−Ｙ１’の断面図、（ｄ）はＹ２−Ｙ２’の断面図を示している。
【００７９】
先ず、シリコン酸化膜１０１とシリコン層１０２とから構成されている基板上に、図２に示すように、さらに、窒化膜１０３を成膜する。このとき、基板は、シリコンから構成されていいてもよい。また、基板は、シリコン層上に酸化膜が形成され、酸化膜上にさらにシリコン層が形成されたものでもよい。本実施形態では、シリコン層１０２として、ｉ型シリコン層を用いる。シリコン層１０２として、ｉ型シリコン層の代わりに、ｐ型シリコン層、ｎ型シリコン層を使用する場合は、ＳＧＴのチャネルとなる部分に、不純物を導入する。また、ｉ型シリコン層の代わりに、薄いｎ型シリコン層もしくは薄いｐ型シリコン層を用いてもよい。
【００８０】
次に、柱状シリコン層のためのハードマスクを形成するためのレジスト１０４、１０５を、図３に示すように、窒化膜１０３上に形成する。
【００８１】
次に、窒化膜１０３をエッチングし、図４に示すように、ハードマスク１０６、１０７を形成する。
【００８２】
次に、シリコン層１０２をエッチングし、図５に示すように、柱状シリコン層２３１、２３２を形成する。
【００８３】
次に、レジスト１０４、１０５を剥離する。剥離後の基板上の様子は図６に示すようになる。
【００８４】
シリコン層１０２の表面を酸化し、図７に示すように犠牲酸化膜１０８を形成する。この犠牲酸化により、シリコンエッチング中に打ち込まれるカーボンなどのシリコン表面が除去される。
【００８５】
犠牲酸化膜１０８をエッチングにより除去して、図８に示すような形状に成形する。
【００８６】
酸化膜１０９を、図９に示すように、シリコン層１０２及びハードマスク１０６、１０７の表面に形成する。
【００８７】
酸化膜１０９をエッチングし、図１０に示すように、柱状シリコン層２３１、２３２の側壁にサイドウォール状に残存させ、サイドウォール１１０、１１１を形成する。柱状シリコン層２３１下部の周囲にｎ＋型シリコン層を不純物注入により形成する際、このサイドウォール１１０、１１１により、チャネルに不純物が導入されず、ＳＧＴの閾値電圧の変動を抑制することができる。
【００８８】
柱状シリコン層２３２下部に不純物を注入するためのレジスト１１２を、図１１に示すように、柱状シリコン層２３１の周囲に形成する。
【００８９】
図１２（ｂ）及び（ｃ）において矢印で示すように、ｎＭＯＳ  ＳＧＴ形成予定領域のシリコン層１０２に、例えば、砒素を注入し、柱状シリコン層２３２下部の周囲にｎ＋型シリコン層１１３を形成する。このとき、ハードマスク１０７及びサイドウォール１１１に覆われたシリコン層１０２の部分は、ｎ＋型シリコン層にはならず、柱状シリコン層２３２の第１のシリコン層１１４の領域を構成する。
【００９０】
レジスト１１２を剥離する。剥離後の基板上の様子は図１３に示すようになる。
【００９１】
サイドウォール１１０、１１１をエッチングにより取り除く。エッチング後の基板上の様子は図１４に示すようになる。
【００９２】
アニールを行い、注入された不純物、ここでは砒素、を活性化する。これにより、図１５に示すように、注入された不純物は、柱状シリコン層２３２下部まで拡散する。これにより、柱状シリコン層２３１下部も、ｎ＋型シリコン層となり、ｎ＋型シリコン層１１３の一部となる。
【００９３】
酸化膜１１５を、図１６に示すように、シリコン層１０２、及び、ハードマスク１０６、１０７、ｎ＋型シリコン層１１３の表面に形成する。
【００９４】
酸化膜１１５をエッチングし、図１７に示すように、柱状シリコン層２３１、２３２の側壁にサイドウォール状に残存させ、サイドウォール１１６、１１７を形成する。柱状シリコン層２３１下部の周囲にｐ＋型シリコン層を不純物注入により形成する際、このサイドウォールにより、チャネルに不純物が導入されず、ＳＧＴの閾値電圧の変動を抑制することができる。
【００９５】
柱状シリコン層２３２下部に不純物を注入するため、図１８に示すように、柱状シリコン層２３１の周囲にレジスト１１８を形成する。
【００９６】
図１９（ｂ）及び（ｄ）において矢印で示すように、ｐＭＯＳ  ＳＧＴ形成予定領域のシリコン層１０２に、例えば、ボロンを注入し、柱状シリコン層２３１下部の周囲にｐ＋型シリコン層１１９を形成する。このとき、ハードマスク１０６及びサイドウォール１１６に覆われたシリコン層１０２の部分は、ｐ＋型シリコン層にはならず、柱状シリコン層２３１の第２のシリコン層１２０の領域を構成する。
【００９７】
レジスト１１８を剥離する。剥離後の基板上の様子は図２０に示すようになる。
【００９８】
サイドウォール１１６、１１７をエッチングにより取り除く。エッチング後の基板上の様子は図２１に示すようになる。
【００９９】
アニールを行い、注入された不純物、ここではボロン、を活性化する。これにより、図２２に示すように、注入された不純物は、柱状シリコン層２３１下部まで拡散する。これにより、柱状シリコン層２３１下部も、ｐ＋型シリコン層となり、ｐ＋型シリコン層１１９の一部となる。
【０１００】
酸化膜１２１を、図２３に示すように、ハードマスク１０６、１０７、及び、ｎ＋型シリコン層１１３、ｐ＋型シリコン層１１９の表面に形成する。この酸化膜１２１は、後に行われる平面状シリコン層形成のためのレジストから、第１のシリコン層１１４、第２のシリコン層１２０を保護する。
【０１０１】
平面状シリコン層形成のためのレジスト１２２、１２３を形成する。レジスト１２２、１２３は、それぞれ、図２４に示すように、第２のシリコン層１２０とその下部周囲、及び、第１のシリコン層１１４とその下部周囲を覆うように形成する。
【０１０２】
酸化膜１２１をエッチングし、図２５に示すように、酸化膜１２４、１２５に分離する。
【０１０３】
ｐ＋型シリコン層１１９、ｎ＋型シリコン層１１３の一部をエッチングし、図２６に示すように、平面状シリコン層２３３、２３４を形成する。平面上シリコン層２３３は、ｐ＋型シリコン層１１９のうち、第２シリコン層１２０の直下周囲に配置された平面状の部分である。また、平面上シリコン層２３４は、ｎ＋型シリコン層１１３のうち、第１シリコン層１１４の直下周囲に配置された平面状の部分である。
【０１０４】
レジスト１２２、１２３を除去する。除去後の基板上の様子は図２７に示すようになる。
【０１０５】
酸化膜１２６を、図２８に示すように、レジスト１２２、１２３、及び、平面状シリコン層２３３、２４４の表面に形成する。
【０１０６】
ＣＭＰ（化学機械研磨）を行い、酸化膜１２６を平坦化し、図２９に示すように、ハードマスク１０６、１０７を露出させる。
【０１０７】
酸化膜１２６、１２４、１２５をエッチングし、図３０に示すように、平面状シリコン層１１９及び１３３の間を埋める酸化膜１２６を形成する。
【０１０８】
上記工程の結果物上に、酸化膜１２８を形成する。このとき、図３１に示すように、ｎ＋型シリコン層１１３上、ｐ＋型シリコン層１１９上、酸化膜１２６上、ハードマスク１０６、１０７上に厚く酸化膜１２８を形成し、柱状シリコン層２３１、２３２の側壁に薄く酸化膜１２８を形成する。
【０１０９】
エッチングにより、柱状シリコン層２３１、２３２の側壁に形成されている酸化膜１２８を取り除く。エッチングは等方性エッチングが好ましい。ｎ＋型シリコン層１１３上、ｐ＋型シリコン層１１９上、酸化膜１２６上、ハードマスク１０６、１０７上に厚く酸化膜１２８を形成し、柱状シリコン層２３１、２３２の側壁に薄く酸化膜１２８を形成したため、柱状シリコン層の側壁の酸化膜１２８をエッチングした後も、ｎ＋型シリコン層１１３上、ｐ＋型シリコン層１１９上、酸化膜１２６上に、図３２に示すように、酸化膜１２８がのこり、絶縁膜１２９を形成する。また、この場合、ハードマスク１０６、１０７上にも、酸化膜１３０、１３１が残る。
絶縁膜１２９により、ゲート電極と平面状シリコン層との間の寄生容量を低減することができる。
【０１１０】
ゲート絶縁膜１３２を、図３３に示すように、少なくとも、第１のシリコン層１１４とその下部周囲との表面、及び、第２のシリコン層１２０とその下部周囲との表面を覆うように成膜する。ゲート絶縁膜１３２は、酸化膜、窒化膜、高誘電体膜のいずれか一つを含む膜である。また、ゲート絶縁膜成膜前に、柱状シリコン層２３１、２３２に対して、水素雰囲気アニールもしくはエピタキシャル成長を行ってもよい。
【０１１１】
金属膜１３３を、図３４に示すように、ゲート絶縁膜１３２の表面に成膜する。金属膜は、チタン、窒化チタンもしくはタンタル、窒化タンタルを含む膜が好ましい。金属膜を用いることにより、チャネル領域の空乏化を抑制でき、且つ、ゲート電極を低抵抗化することができる。後の工程は常に金属ゲート電極による金属汚染を抑制するような製造工程にする必要がある。
【０１１２】
ポリシリコン膜１３４を、図３５に示すように、金属膜１３３の表面に形成する。金属汚染を抑制するため、常圧ＣＶＤを用いてポリシリコン膜１３４を形成することが好ましい。
【０１１３】
ポリシリコン膜１３４をエッチングし、図３６に示すように、サイドウォール状に残存させたポリシリコン膜１３５、１３６を形成する。
【０１１４】
金属膜１３３をエッチングする。柱状シリコン層２３１、２３２の側壁の金属膜はポリシリコン膜１３５、１３６に保護され、エッチングされず、図３７に示すように、サイドウォール状に残存した金属膜１３７、１３８となる。
【０１１５】
ゲート絶縁膜１３２をエッチングする。柱状シリコン層２３１、２３２の側壁のゲート絶縁膜はポリシリコン膜１３５、１３６に保護され、エッチングされず、図３８に示すように、サイドウォール状に残存したゲート絶縁膜、１４０となる。
【０１１６】
ポリシリコン膜１４１を、図３９に示すように、回路を形成している面の表面に、形成する。金属汚染を抑制するため、常圧ＣＶＤを用いてポリシリコン膜１４１を形成することが好ましい。
ゲート絶縁膜１３４、１４０に高誘電体膜を用いる場合、この高誘電体膜は金属汚染の汚染源となり得る。
このポリシリコン膜１４１により、ゲート絶縁膜１３９と金属膜１３７とは、柱状シリコン層２３１と、ポリシリコン膜１３５、１４１と、絶縁膜１２９と、ハードマスク１０６とに覆われる。
また、ゲート絶縁膜１４０と金属膜１３８とは、柱状シリコン層２３２と、ポリシリコン膜１３６、１４１と、絶縁膜１２９と、ハードマスク１０７とに覆われる。
すなわち、汚染源であるゲート絶縁膜１３９、１４０と金属膜１３７、１３８とは柱状シリコン層２３１、２３２とポリシリコン層１３５、１３６、１４１、絶縁膜１２９、ハードマスク１０６、１０７に覆われるので、ゲート絶縁膜１３９、１４０と金属膜１３７、１３８とに含まれる金属による金属汚染を抑制することができる。
上記目的を達成するため、金属膜を厚く形成し、エッチングを行いサイドウォール状に残存させ、ゲート絶縁膜をエッチングした後、ポリシリコン膜を形成し、ゲート絶縁膜と金属膜とが、柱状シリコン層と、ポリシリコン層と、絶縁膜と、ハードマスクと、に覆われる構造を形成することとしてもよい。
【０１１７】
ポリシリコン膜１４２を、図４０に示すように、回路を形成している面の表面に、形成する。柱状シリコン２３１、２３２間を埋め込むため、低圧ＣＶＤを用いてポリシリコン膜を形成することが好ましい。汚染源であるゲート絶縁膜と金属膜とは、柱状シリコン層２３１、２３２と、ポリシリコン層１３５、１３６、１４１と、絶縁膜１２９と、ハードマスク１０６、１０７と、に覆われているため、低圧ＣＶＤを用いることができる。
【０１１８】
図４１に示すように、酸化膜１３０、１３１を研磨ストッパとして、ＣＭＰ（化学機械研磨）を行い、図４１に示すように、ポリシリコン膜１４２を平坦化する。ポリシリコンを平坦化するから、ＣＭＰ装置の金属汚染を抑制できる。
【０１１９】
酸化膜１３０、１３１をエッチングにより取り除く。エッチング後の基板上の様子は図４２に示すようになる。
【０１２０】
ポリシリコン膜１４２をエッチバックして、図４３に示すように、形成されるゲート絶縁膜１３９、１４０及びゲート電極の形成予定領域の上端部までポリシリコン膜１４２を取り除く。このエッチバックにより、ＳＧＴのゲート長が決定される。
【０１２１】
柱状シリコン層２３１、２３２上部側壁の金属膜１３７、１３８をエッチングして取り除く。エッチング後の基板上の様子は図４４に示すようになる。
【０１２２】
柱状シリコン層２３１、２３２上部側壁のゲート絶縁膜１３９、１４０をエッチングして取り除く。エッチング後の基板上の様子は図４５に示すようになる。
【０１２３】
酸化膜１４４を、図４６に示すように、回路を形成している面の表面に、形成する。この酸化膜１４４により、後工程において行われるウェット処理またはドライ処理からゲート電極上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート電極上面からのゲート絶縁膜１３９、１４０、金属膜１３７、１３８へのダメージを抑制することができる。
【０１２４】
窒化膜１４５を、図４７に示すように、酸化膜１４４の表面に形成する。
【０１２５】
窒化膜１４５と、酸化膜１４４と、をエッチングし、図４８に示すように、サイドウォール状に残存させた窒化膜１４６、１４７と酸化膜１４８、１４９とを形成する。
サイドウォール状に残存させた窒化膜１４６と酸化膜１４８との膜厚の和が、後にゲート電極２３５の膜厚に、サイドウォール状に残存させた窒化膜１４７と酸化膜１４９との膜厚の和が、後にゲート電極２３６の膜厚になるため、酸化膜１４４と窒化膜１４５との成膜膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができる。
また、サイドウォール状に残存させた窒化膜１４６と酸化膜１４８との膜厚の和と柱状シリコン層２３１の半径との和が、ゲート絶縁膜１３９と金属膜１３７とで構成される円筒の外周の半径より大きく、且つ、サイドウォール状に残存させた窒化膜１４７と酸化膜１４９との膜厚の和と柱状シリコン層２３２の半径との和が、ゲート絶縁膜１４０と金属膜１３８とで構成される円筒の外周の半径より大きいことが好ましい。このとき、ゲートエッチング後に金属膜１３７、１３８はポリシリコン膜に覆われるため、金属汚染を抑制することができる。
【０１２６】
ゲート配線２２１を形成するためのレジスト１５０を、図４９に示すように、少なくとも第１のシリコン層１１４と第２のシリコン層１２０との間のポリシリコン層１４２上に形成する。
【０１２７】
ポリシリコン膜１４２、１４１、１３５、１３６をエッチングし、図５０に示すように、ゲート電極２３５、２３６、ゲート配線２２１を形成する。
ゲート電極２３５は、金属膜１３７とポリシリコン膜１３５、１５１とで構成され、
ゲート電極２３６は、金属膜１３８とポリシリコン膜１３６、１５２とで構成される。
ゲート電極２３５、２３６間を接続するゲート配線２２１は、ポリシリコン膜１３５、１５１、１４２、１５２、１３６とで構成される。
【０１２８】
絶縁膜１２９をエッチングし、図５１に示すように、ｐ＋型シリコン層１１９とｎ＋型シリコン層１１３の表面を露出する。
【０１２９】
レジスト１５０を剥離する。剥離後の基板上の様子は図５２に示すようになる。
【０１３０】
酸化を行い、図５３に示すように、酸化膜１５３、１５４、１５５を形成する。この酸化膜により、後に行われるハードマスク１０６、１０７、及び窒化膜１４６、１４７のエッチング時に、ｐ＋型シリコン層１５９、ｎ＋型シリコン層１５７、ゲート電極２３５、２３６、及び、ゲート配線２２１は、ウェット処理またはドライ処理によるエッチングから保護される。
【０１３１】
ハードマスク１０６、１０７、窒化膜１４６、１４７をウェット処理またはドライ処理によりエッチングして取り除く。エッチング後の基板上の様子は図５４に示すようになる。酸化膜１４８、１４９により、ウェット処理またはドライ処理からゲート電極上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート電極上面からのゲート絶縁膜１３９、１４０、金属膜１３７、１３８へのダメージを抑制することができる。このとき、ゲート絶縁膜１３９、１４０と金属膜１３７、１３８とは、ポリシリコン１３５、１３６、１５１、１５２と、酸化膜１４８、１４９と、柱状シリコン層２３１、２３２と、絶縁膜１２９と、に覆われるため、窒化膜ウェットエッチング装置の金属汚染を抑制する。
【０１３２】
酸化膜１４８、１４９、１５３、１５４、１５５をエッチングにより取り除く。エッチング後の基板上の様子は図５５に示すようになる。
【０１３３】
柱状シリコン層２３２の上部にｎ＋型シリコン層を不純物注入により形成するためのレジスト１５６を、図５６に示すように、柱状シリコン層２３１の周囲に形成する。この工程の前に、不純物注入のスルー酸化膜として、薄い酸化膜を形成してもよい。
【０１３４】
図５７（ｂ）及び（ｃ）において矢印で示すように、柱状シリコン層２３２上部に、例えば、砒素を注入し、ｎ＋型シリコン層１５７を形成する。基板に対して垂直な線を０度としたとき、砒素を注入する角度は、１０から６０度であり、特に６０度といった高角度が好ましい。高角度で砒素を注入することにより、ｎ＋型シリコン層１５７とゲート電極２３６は、オーバーラップを持ち、且つ、そのオーバーラップを最小とすることができる。
【０１３５】
レジスト１５６を剥離する。剥離後の基板上の様子は図５８に示すようになる。
【０１３６】
熱処理を行い、砒素を活性化する。活性化後の基板上の様子は図５９に示すようになる。
【０１３７】
柱状シリコン層２３１の上部にｐ＋型シリコン層を不純物注入により形成するためのレジスト１５８を、図６０に示すように、柱状シリコン層２３２の周囲に形成する。
【０１３８】
図６１（ｂ）及び（ｄ）に示すように、柱状シリコン層２３１上部に、例えば、ボロンを注入し、ｐ＋型シリコン層１５９を形成する。基板に対して垂直な線を０度としたとき、ボロンを注入する角度は、１０から６０度であり、特に６０度といった高角度が好ましい。高角度で砒素を注入することにより、ｐ＋型シリコン層１５９とゲート電極２３５は、オーバーラップを持ち、且つ、そのオーバーラップを最小とすることができる。
【０１３９】
レジスト１５８を剥離する。剥離後の基板上の様子は図６２に示すようになる。
【０１４０】
熱処理を行い、ボロンを活性化する。活性化後の基板上の様子は図６３に示すようになる。ｎ＋型シリコン層１５７の熱処理とｐ＋型シリコン層１５９の熱処理を別々に行うことにより、それぞれの熱処理条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
【０１４１】
窒化膜１６０を、図６４に示すように、回路を形成している面の表面に、形成する。
【０１４２】
窒化膜１６０をエッチングし、図６５に示すように、ゲート電極２３５の上部且つ柱状シリコン層２３１の上部側壁にサイドウォール状に形成された窒化膜からなる絶縁膜１６１と、ゲート電極２３６の上部且つ柱状シリコン層２３２の上部側壁にサイドウォール状に形成された窒化膜からなる絶縁膜１６２と、ゲート電極２３５、２３６と１２９絶縁膜の側壁にサイドウォール状に形成された窒化膜からなる絶縁膜１６４と、ｐ＋型シリコン層１１９の側壁にサイドウォール状に形成された窒化膜からなる絶縁膜１６３と、ｎ＋型シリコン層１１３の側壁にサイドウォール状に形成された窒化膜からなる絶縁膜１６５と、を形成する。
ゲート電極の上部且つ柱状半導体層の上部側壁にサイドウォール状に形成された絶縁膜１６１、１６２の厚さを、ゲート絶縁膜１３９、１４０の厚さと金属膜１３７、１３８の厚さの和より厚くすることにより、ゲート絶縁膜１４０と金属膜１３８とは、柱状シリコン層２３２と、ポリシリコン膜１３６、１５２と、絶縁膜１２９と、絶縁膜１６２に覆われ、また、ゲート絶縁膜１３９と金属膜１３７とは、柱状シリコン層２３１と、ポリシリコン膜１３５、１５１と、絶縁膜１２９と、絶縁膜１６１とに覆われる。
【０１４３】
柱状シリコン層２３２の上部に基板に対して垂直方向に深いｎ＋型シリコン層を不純物注入により形成するためのレジスト１６６を、図６６に示すように、柱状シリコン層２３１の周囲に形成する。基板に対して垂直方向に深いｎ＋型シリコン層にすることにより、後に金属シリコン化合物をｎ＋型シリコン層に形成することができる。基板に対して垂直方向に浅いｎ＋シリコン層であると、後に形成される金属シリコン化合物は、ｎ＋型シリコン層と、第１のシリコン層に形成され、リーク電流の原因となる。
【０１４４】
図６７（ｂ）及び（ｃ）に示すように、柱状シリコン層２３２上部に、例えば、砒素を注入し、ｎ＋型シリコン層１５７を基板に対して垂直方向により深いものとする。基板に対して垂直な線を０度としたとき、砒素を注入する角度は、０度から７度といった低角度が好ましい。低角度で砒素を注入することにより、ｎＭＯＳ  ＳＧＴの柱状シリコン層上部に、基板に対して垂直方向に深いｎ＋型シリコン層を形成することができる。
【０１４５】
レジスト１６６を剥離する。剥離後の基板上の様子は図６８に示すようになる。
【０１４６】
柱状シリコン層２３１の上部に基板に対して垂直方向に深いｐ＋型シリコン層を不純物注入により形成するためのレジスト１６７を、図６９に示すように、柱状シリコン層２３２の周囲に形成する。基板に対して垂直方向に深いｐ＋型シリコン層にすることにより、後に金属シリコン化合物をｐ＋型シリコン層に形成することができる。基板に対して垂直方向に浅いｐ＋シリコン層であると、後に形成される金属シリコン化合物は、ｐ＋型シリコン層と、第２のシリコン層に形成され、リーク電流の原因となる。
【０１４７】
図７０（ｂ）及び（ｄ）に示すように、柱状シリコン層上部２３１の上部に、例えば、ボロンを注入し、ｐ＋型シリコン層１５９を基板に対して垂直方向に深いものとする。基板に対して垂直な線を０度としたとき、ボロンを注入する角度は、０度から７度といった低角度が好ましい。低角度でボロンを注入することにより、ｐＭＯＳ  ＳＧＴの柱状シリコン層上部に、基板に対して垂直方向に深いｐ＋型シリコン層を形成することができる。
【０１４８】
レジストを剥離する。剥離後の基板上の様子は図７１に示すようになる。
【０１４９】
不純物活性化のための熱処理を行う。活性化後の様子は図７２に示すようになる。
【０１５０】
ＮｉもしくはＣｏ等の金属をスパッタし、熱処理を加えることで、図７３に示すように、ｐ＋型シリコン層１１９、ｐ＋型シリコン層１５９、ゲート電極２３５、ｎ＋型シリコン層１１３、ｎ＋型シリコン層１５７、ゲート電極２３６表面に、金属シリコン化合物を形成し、未反応の金属膜を硫酸過酸化水素水混合液もしくはアンモニア過酸化水素水混合液により、除去することにより、ｐ＋型シリコン層１１９表面に金属シリコン化合物１６８を、ｐ＋型シリコン層１５９表面に金属シリコン化合物１６９を、ゲート電極２３５、ゲート配線２２１、ゲート電極２３６表面に金属シリコン化合物１７０を、ｎ＋型シリコン層１１３表面に金属シリコン化合物１７２を、ｎ＋型シリコン層１５７表面に金属シリコン化合物１７１を形成する。
ゲート絶縁膜１４０と金属膜１３８は、柱状シリコン層２３２と、ポリシリコン膜１３６、１５２と、絶縁膜１２９と、絶縁膜１６２とに覆われ、また、ゲート絶縁膜１３９と金属膜１３７は、柱状シリコン層２３１と、ポリシリコン膜１３５、１５１と、絶縁膜１２９と、絶縁膜１６１に覆われているため、硫酸過酸化水素水混合液もしくはアンモニア過酸化水素水混合液により、金属膜１３７、１３８はエッチングされない。
すなわち、本発明の構造を用いることにより、ゲート電極に金属を用いることができ、チャネル領域の空乏化を抑制でき、且つ、ゲート電極を低抵抗化でき、金属シリコン化合物により、ゲート、ソース、ドレインの低抵抗化をすることができる。
通常、ＮｉもしくはＣｏ等の金属をスパッタする前に、前処理として、希弗酸により、シリコン層表面の自然酸化膜を剥離する。このとき、酸化膜からなる絶縁膜１２９は、側壁にサイドウォール状に形成された窒化膜からなる絶縁膜１６４により、希弗酸から保護される。
【０１５１】
窒化膜といったコンタクトストッパー１７３を形成し、層間絶縁膜１７４を堆積し、図７４に示すように、平坦化を行う。
【０１５２】
柱状シリコン２３１、２３２の上方に、図７５に示すように、コンタクト孔を形成するためのレジスト１７５を形成する。
【０１５３】
層間絶縁膜１７４をエッチングし、図７６に示すように、柱状シリコン２３２の上方にコンタクト孔１７６、１７７を形成する。
【０１５４】
レジスト１７５を剥離する。剥離後の基板上の様子は図７７に示すようになる。
【０１５５】
図７８に示すように、平面状シリコン層２３３、２３４の上方、および、ゲート配線２２１の上方にコンタクト孔を形成するためのレジスト１７８を形成する。
【０１５６】
層間絶縁膜１７５をエッチングし、図７９に示すように、平面状シリコン層２３３、２３４の上方、および、ゲート配線２２１の上方に、それぞれ、コンタクト孔１７９、１８０、１８１を形成する。
柱状シリコン２３１、２３２の上方のコンタクト孔１７６、１７７と、平面状シリコン層２３３、２３４の上方、および、ゲート配線２２１の上方のコンタクト孔１７９、１８０、１８１とを異なる工程で形成するため、柱状シリコン２３１、２３２の上方のコンタクト孔１７６、１７７を形成するためのエッチング条件と、平面状シリコン層２３３、２３４の上方、および、ゲート配線２２１の上方のコンタクト孔１７９、１８０、１８１を形成するためのエッチング条件とを、それぞれ最適化することができる。
【０１５７】
レジスト１７８を剥離する。剥離後の基板上の様子は図８０に示すようになる。
【０１５８】
コンタクト孔１７９、１７６、１８０、１７７、１８１下のコンタクトストッパー１７３をエッチングする。エッチング後の基板上の様子は図８１に示すようになる。
【０１５９】
回路を形成している面の表面に、図８２に示すように、バリアメタル層１８２を堆積した後、金属１８３をその上に堆積する。
【０１６０】
図８３に示すように、ギャップを埋めるように、金属１８４を堆積する。
【０１６１】
金属１８４、１８３、バリアメタル層１８２を平坦化し、エッチングし、図８４に示すように、コンタクト２２６、２２７、２２８、２２９、２３０を形成する。コンタクト２２６は、バリアメタル層１８５、金属層１９０、１９５からなる。コンタクト２２７は、バリアメタル層１８６、金属層１９１、１９６からなる。コンタクト２２８は、バリアメタル層１８７、金属層１９２、１９７からなる。コンタクト２２９は、バリアメタル層１８８、金属層１９３、１９８からなる。コンタクト２３０は、バリアメタル層１８９、金属層１９４、１９９からなる。
【０１６２】
図８５に示すように、バリアメタル層２００、金属層２０１、バリアメタル層２０２を、この順番に、平坦化した表面に堆積する。
【０１６３】
電源配線と入力配線と出力配線を形成するためのレジスト２０３、２０４、２０５、２０６を、図８６に示すように、形成する。
【０１６４】
バリアメタル層２０２、金属２０１、バリアメタル層２００をエッチングし、図８７に示すように、電源配線２２２、２２５、入力配線２２４、出力配線２２３を形成する。電源配線２２２は、バリアメタル層２０７、金属層２０８、バリアメタル層２０９からなる。電源配線２２５は、バリアメタル層２１６、金属２１７、バリアメタル層２１８からなる。入力配線２２４は、バリアメタル層２１３、金属層２１４、バリアメタル層２１５からなる。出力配線２２３は、バリアメタル層２１０、金属層２１１、バリアメタル層２１２からなる。
【０１６５】
レジスト２０３、２０４、２０５、２０６を剥離する。剥離後の基板上の様子は図８８に示すようになる。
【０１６６】
以上の製造方法によれば、第１及び第４の絶縁膜により、ゲート電極と平面状シリコン層との間の寄生容量が少ない半導体装置を製造することができる。
【０１６７】
その他、本発明は上述した例に限定されることなく、種々の変形および応用が可能である。
【符号の説明】
【０１６８】
１０１．シリコン酸化膜
１０２．シリコン層
１０３．窒化膜
１０４．レジスト
１０５．レジスト
１０６．ハードマスク
１０７．ハードマスク
１０８．犠牲酸化膜
１０９．酸化膜
１１０．サイドウォール
１１１．サイドウォール
１１２．レジスト
１１３．ｎ＋型シリコン層
１１４．シリコン層
１１５．酸化膜
１１６．サイドウォール
１１７．サイドウォール
１１８．レジスト
１１９．ｐ＋型シリコン層
１２０．シリコン層
１２１．酸化膜
１２２．レジスト
１２３．レジスト
１２４．酸化膜
１２５．酸化膜
１２６．酸化膜
１２８．酸化膜
１２９．絶縁膜
１３０．酸化膜
１３１．酸化膜
１３２．ゲート絶縁膜
１３３．金属膜
１３４．ポリシリコン膜
１３５．ポリシリコン膜
１３６．ポリシリコン膜
１３７．金属膜
１３８．金属膜
１３９．ゲート絶縁膜
１４０．ゲート絶縁膜
１４１．ポリシリコン膜
１４２．ポリシリコン膜
１４４．酸化膜
１４５．窒化膜
１４６．窒化膜
１４７．窒化膜
１４８．酸化膜
１４９．酸化膜
１５０．レジスト
１５１．ポリシリコン膜
１５２．ポリシリコン膜
１５３．酸化膜
１５４．酸化膜
１５５．酸化膜
１５６．レジスト
１５７．ｎ＋型シリコン層
１５８．レジスト
１５９．ｐ＋型シリコン層
１６０．窒化膜
１６１．絶縁膜
１６２．絶縁膜
１６３．絶縁膜
１６４．絶縁膜
１６５．絶縁膜
１６６．レジスト
１６７．レジスト
１６８．金属シリコン化合物
１６９．金属シリコン化合物
１７０．金属シリコン化合物
１７１．金属シリコン化合物
１７２．金属シリコン化合物
１７３．コンタクトストッパー
１７４．層間絶縁膜
１７５．レジスト
１７６．コンタクト孔
１７７．コンタクト孔
１７８．レジスト
１７９．コンタクト孔
１８０．コンタクト孔
１８１．コンタクト孔
１８２．バリアメタル層
１８３．金属
１８４．金属
１８５．バリアメタル層
１８６．バリアメタル層
１８７．バリアメタル層
１８８．バリアメタル層
１８９．バリアメタル層
１９０．金属層
１９１．金属層
１９２．金属層
１９３．金属層
１９４．金属層
１９５．金属層
１９６．金属層
１９７．金属層
１９８．金属層
１９９．金属層
２００．バリアメタル層
２０１．金属層
２０２．バリアメタル層
２０３．レジスト
２０４．レジスト
２０５．レジスト
２０６．レジスト
２０７．バリアメタル層
２０８．金属層
２０９．バリアメタル層
２１０．バリアメタル層
２１１．金属層
２１２．バリアメタル層
２１３．バリアメタル層
２１４．金属層
２１５．バリアメタル層
２１６．バリアメタル層
２１７．金属層
２１８．バリアメタル層
２１９．ｐＭＯＳ  ＳＧＴ
２２０．ｎＭＯＳ  ＳＧＴ
２２１．ゲート配線
２２２．電源配線
２２３．出力配線
２２４．入力配線
２２５．電源配線
２２６．コンタクト
２２７．コンタクト
２２８．コンタクト
２２９．コンタクト
２３０．コンタクト
２３１．柱状シリコン層
２３２．柱状シリコン層
２３３．平面状シリコン層
２３４．平面状シリコン層
２３５．ゲート電極
２３６．ゲート電極
【図１】
2012004244.tif 000003
【図２】
2012004244.tif 000004
【図３】
2012004244.tif 000005
【図４】
2012004244.tif 000006
【図５】
2012004244.tif 000007
【図６】
2012004244.tif 000008
【図７】
2012004244.tif 000009
【図８】
2012004244.tif 000010
【図９】
2012004244.tif 000011
【図１０】
2012004244.tif 000012
【図１１】
2012004244.tif 000013
【図１２】
2012004244.tif 000014
【図１３】
2012004244.tif 000015
【図１４】
2012004244.tif 000016
【図１５】
2012004244.tif 000017
【図１６】
2012004244.tif 000018
【図１７】
2012004244.tif 000019
【図１８】
2012004244.tif 000020
【図１９】
2012004244.tif 000021
【図２０】
2012004244.tif 000022
【図２１】
2012004244.tif 000023
【図２２】
2012004244.tif 000024
【図２３】
2012004244.tif 000025
【図２４】
2012004244.tif 000026
【図２５】
2012004244.tif 000027
【図２６】
2012004244.tif 000028
【図２７】
2012004244.tif 000029
【図２８】
2012004244.tif 000030
【図２９】
2012004244.tif 000031
【図３０】
2012004244.tif 000032
【図３１】
2012004244.tif 000033
【図３２】
2012004244.tif 000034
【図３３】
2012004244.tif 000035
【図３４】
2012004244.tif 000036
【図３５】
2012004244.tif 000037
【図３６】
2012004244.tif 000038
【図３７】
2012004244.tif 000039
【図３８】
2012004244.tif 000040
【図３９】
2012004244.tif 000041
【図４０】
2012004244.tif 000042
【図４１】
2012004244.tif 000043
【図４２】
2012004244.tif 000044
【図４３】
2012004244.tif 000045
【図４４】
2012004244.tif 000046
【図４５】
2012004244.tif 000047
【図４６】
2012004244.tif 000048
【図４７】
2012004244.tif 000049
【図４８】
2012004244.tif 000050
【図４９】
2012004244.tif 000051
【図５０】
2012004244.tif 000052
【図５１】
2012004244.tif 000053
【図５２】
2012004244.tif 000054
【図５３】
2012004244.tif 000055
【図５４】
2012004244.tif 000056
【図５５】
2012004244.tif 000057
【図５６】
2012004244.tif 000058
【図５７】
2012004244.tif 000059
【図５８】
2012004244.tif 000060
【図５９】
2012004244.tif 000061
【図６０】
2012004244.tif 000062
【図６１】
2012004244.tif 000063
【図６２】
2012004244.tif 000064
【図６３】
2012004244.tif 000065
【図６４】
2012004244.tif 000066
【図６５】
2012004244.tif 000067
【図６６】
2012004244.tif 000068
【図６７】
2012004244.tif 000069
【図６８】
2012004244.tif 000070
【図６９】
2012004244.tif 000071
【図７０】
2012004244.tif 000072
【図７１】
2012004244.tif 000073
【図７２】
2012004244.tif 000074
【図７３】
2012004244.tif 000075
【図７４】
2012004244.tif 000076
【図７５】
2012004244.tif 000077
【図７６】
2012004244.tif 000078
【図７７】
2012004244.tif 000079
【図７８】
2012004244.tif 000080
【図７９】
2012004244.tif 000081
【図８０】
2012004244.tif 000082
【図８１】
2012004244.tif 000083
【図８２】
2012004244.tif 000084
【図８３】
2012004244.tif 000085
【図８４】
2012004244.tif 000086
【図８５】
2012004244.tif 000087
【図８６】
2012004244.tif 000088
【図８７】
2012004244.tif 000089
【図８８】
2012004244.tif 000090