(57)【要約】【課題】ピラーのアスペクト比が低い不揮発性記憶装置を提供する。【解決手段】実施形態に係る不揮発性記憶装置は、第１方向に延びる第１導電部材と、前記第１方向に対して交差する第２方向に延びる第２導電部材と、を備える。前記第１導電部材における前記第２導電部材に接続される部分は、前記第２導電部材に向けて突出している。そして、前記第１導電部材においては、前記第１方向における抵抗率が前記第１導電部材が突出する第３方向における抵抗率よりも低く、前記第３方向において抵抗値が変化し、前記第２導電部材においては、前記第２方向における抵抗率が前記第３方向における抵抗率よりも低く、前記第３方向において抵抗値が変化する。【選択図】図１
2012033601.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延びる第１導電部材と、
前記第１方向に対して交差する第２方向に延びる第２導電部材と、
を備え、
前記第１導電部材における前記第２導電部材に接続される部分は、前記第２導電部材に向けて突出しており、
前記第１導電部材においては、前記第１方向における抵抗率が前記第１導電部材が突出する第３方向における抵抗率よりも低く、前記第３方向において抵抗値が変化し、
前記第２導電部材においては、前記第２方向における抵抗率が前記第３方向における抵抗率よりも低く、前記第３方向において抵抗値が変化する
ことを特徴とする不揮発性記憶装置。
【請求項２】
前記第１導電部材及び前記第２導電部材は、一方向に延びる複数の微小導電体が集合したナノマテリアル材料からなり、
前記第１導電部材においては、前記第１方向に延びる前記微小導電体の数が前記第３方向に延びる前記微小導電体の数よりも多く、
前記第２導電部材においては、前記第２方向に延びる前記微小導電体の数が前記第３方向に延びる前記微小導電体の数よりも多い
ことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記第１導電部材及び前記第２導電部材は、それぞれ、前記第３方向に積層された複数の層を有し、
各前記層においては、前記微小導電体の延びる方向が相互に同一であり、
前記第１導電部材を構成する前記複数の層のうち少なくとも１つの層において、前記微小導電体が前記第１方向に延びており、
前記第２導電部材を構成する前記複数の層のうち少なくとも１つの層において、前記微小導電体が前記第２方向に延びている
ことを特徴とする請求項２記載の不揮発性記憶装置。
【請求項４】
前記微小導電体はカーボンナノチューブであることを特徴とする請求項２または３に記載の不揮発性記憶装置。
【請求項５】
複数本の前記第１導電部材によって構成された第１配線層と、複数本の前記第２導電部材によって構成された第２配線層とが交互に積層されており、
前記第２導電部材における前記第１導電部材に接続される部分は、前記第３方向に向けて突出していることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性記憶装置。
【請求項６】
前記第１導電部材と前記第２導電部材との間の電位差に基づいて、前記第１導電部材と前記第２導電部材との間に流れる電流量を制御する選択素子層をさらに備え、
前記選択素子層は、各前記第１導電部材と各前記第２導電部材との間に設けられたピラーの一部であることを特徴とする請求項５記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、この材料が低抵抗状態と高抵抗状態の２つの状態をもつ現象が発見され、その現象を利用した新たな不揮発性記憶装置が注目を集めている。この不揮発性記憶装置をＲｅＲＡＭ（Resistance Random Access Memory）という。ＲｅＲＡＭの実デバイス構造に関しては、高集積化の観点から、ワード線（ＷＬ）とビット線（ＢＬ）の交点にピラーを形成し、ピラー中に抵抗変化層とダイオード層を積層させてメモリセルを構成する３次元クロスポイント構造が提案されている。
【０００３】
しかしながら、このような３次元クロスポイント構造のＲｅＲＡＭにおいては、メモリセルの高集積化を図るためにはピラーを細くしていく必要があるが、そうするとピラーのアスペクト比が高くなり、ピラーの形成が困難になるという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２５２９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態の目的は、ピラーのアスペクト比が低い不揮発性記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性記憶装置は、第１方向に延びる第１導電部材と、前記第１方向に対して交差する第２方向に延びる第２導電部材と、を備える。前記第１導電部材における前記第２導電部材に接続される部分は、前記第２導電部材に向けて突出している。そして、前記第１導電部材においては、前記第１方向における抵抗率が前記第１導電部材が突出する第３方向における抵抗率よりも低く、前記第３方向において抵抗値が変化し、前記第２導電部材においては、前記第２方向における抵抗率が前記第３方向における抵抗率よりも低く、前記第３方向において抵抗値が変化する。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る不揮発性記憶装置を例示する斜視図である。
【図２】実施形態に係る不揮発性記憶装置のワード線部材及びその周辺を模式的に例示する断面図である。
【図３】比較例に係る不揮発性記憶装置を例示する斜視図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る不揮発性記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性記憶装置のワード線部材及びその周辺を模式的に例示する断面図である。
【０００９】
図１に示すように、本実施形態に係る不揮発性記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、不揮発性記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられている。
【００１０】
層間絶縁膜１２上には、下層側から順に、バリアメタル層２０、ワード線部材２１、バリアメタル層２２、シリコンダイオード層２３、バリアメタル層２４、ストッパ層２５、ビット線部材２６、バリアメタル層２７、シリコンダイオード層２８、バリアメタル層２９及びストッパ層３０が積層されている。ワード線部材２１からストッパ層３０までの積層体が単位積層体１３となっており、バリアメタル層２０上には、単位積層体１３が複数段積層されている。なお、図１においては、図示の便宜上、単位積層体１３は１段半しか示されていない。
【００１１】
層間絶縁膜１２の上部から、下から１段目の単位積層体１３におけるストッパ層２５までの部分、及び、１段目の単位積層体１３におけるビット線部材２６の上部２６ｂから、その１つ上段、すなわち、下から２段目の単位積層体１３におけるストッパ層２５までの部分には、一方向に延びる溝３３が複数本、相互に平行に且つ等間隔に形成されている。以下、溝３３が延びる方向を「ワード線方向」という。また、１段目の単位積層体１３におけるワード線部材２１の上部２１ｂから、１段目の単位積層体１３におけるストッパ層３０までの部分には、ワード線方向に対して交差、例えば直交する方向に延びる溝３４が複数本、相互に平行に且つ等間隔に形成されている。以下、溝３４が延びる方向を「ビット線方向」という。また、ワード線方向及びビット線方向の双方に対して直交する方向、すなわち、上述の各層の積層方向を「上下方向」という。溝３３内及び溝３４内には、例えばシリコン酸化物等の絶縁材料３５が埋め込まれている。
【００１２】
同様に、下から２段目以降の単位積層体１３においても、溝３３及び溝３４が形成されている。すなわち、各単位積層体１３において、ビット線部材２６の下部２６ａを除く部分は、ワード線方向に延びる溝３３によって分断されており、ワード線部材２１の下部２１ａを除く部分は、ビット線方向に延びる溝３４によって分断されている。これにより、各単位積層体１３において、ワード線部材２１の上部２１ｂ、バリアメタル層２２、シリコンダイオード層２３、バリアメタル層２４及びストッパ層２５は、溝３３及び溝３４の双方によって分断されており、ワード線方向及びビット線方向の双方に沿ってマトリクス状に配列された複数本のピラー３６となっている。同様に、ビット線部材２６の上部２６ｂ、バリアメタル層２７、シリコンダイオード層２８、バリアメタル層２９及びストッパ層３０も、溝３３及び溝３４の双方によって分断されており、ワード線方向及びビット線方向の双方に沿ってマトリクス状に配列された複数本のピラー３７となっている。
【００１３】
一方、ワード線部材２１の下部２１ａは、溝３３によっては分断されているが溝３４によっては分断されておらず、ワード線方向に延びている。ワード線部材２１の上部２１ｂは下部２１ａから上方、すなわち、ビット線部材２６に向けて突出している。また、ビット線部材２６の下部２６ａは、溝３４によっては分断されているが溝３３によっては分断されておらず、ビット線方向に延びている。ビット線部材２６の上部２６ｂは下部２６ａから上方、すなわち、ワード線部材２１に向けて突出している。
【００１４】
バリアメタル層２０、２２、２４、２７及び２９は、各層間における材料の拡散を抑制すると共に、密着性を向上させる層であり、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又は窒化タングステン（ＷＮ）によって形成されている。シリコンダイオード層２３及び２８は例えばポリシリコンによって形成されている。シリコンダイオード層２３においては、下層側から順に、導電形がｎ＋形のｎ形層、真性半導体からなるｉ形層、及び導電型がｐ＋形のｐ形層が積層されている。一方、シリコンダイオード層２８においては、下層側から順に、ｐ形層、ｉ形層及びｎ形層が積層されている。これにより、シリコンダイオード層２３及び２８は、ビット部材２６の電位がワード線部材２１の電位よりも高い場合に電流を流し、逆方向の電流は流さない選択素子層として機能する。ストッパ層２５及び３０は、単位積層体１３を形成する際にＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）のストッパとなる層であり、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）又は窒化チタン（ＴｉＮ）により形成されている。
【００１５】
図１及び図２に示すように、ワード線部材２１及びビット線部材２６は、微小導電体であるカーボンナノチューブ（Carbon NanoTube：ＣＮＴ）４１が隙間４２を介して緩く集合したナノマテリアル集合体によって形成されている。ワード線部材２１及びビット線部材２６の内部において、各ＣＮＴ４１は微小な範囲で移動することができる。例えば、あるＣＮＴ４１は、周囲のＣＮＴに囲まれた空間内で、位置及び姿勢を変えることができる。隙間４２は、例えば、窒素ガス（Ｎ２）又は水素ガス（Ｈ２）を含む気体層である。ワード線部材２１及びビット線部材２６の幅は例えば２４ｎｍであり、高さは例えば２００ｎｍである。また、各ＣＮＴ４１の形状は一方向に延びる筒状である。ＣＮＴ４１の直径は例えば１〜２ｎｍであり、その長さは例えば２０ｎｍ〜１μｍである。
【００１６】
そして、ワード線部材２１においては、ワード線方向に延びるＣＮＴ４１の数が上下方向に延びるＣＮＴ４１の数よりも多い。より具体的には、ワード線部材２１においては、ＣＮＴ４１はほぼ水平方向、すなわち、ワード線方向及びビット線方向を含む平面に対して平行な方向に延びており、上下方向には延びていない。また、少なくとも一部のＣＮＴ４１はワード線方向に延びている。例えば、ワード線部材２１は上下方向に積層された複数の層からなり、各層において、ＣＮＴ４１が延びる方向は、水平方向のうちのいずれかの方向に揃っており、少なくとも１つの層において、ＣＮＴ４１は、ほぼワード線方向に延びている。このため、ワード線部材２１における単位長さ当たりのＣＮＴ４１同士の接触点の数は、ワード線方向においては相対的に少なく、上下方向においては相対的に多い。
【００１７】
ＣＮＴ４１の軸方向における抵抗率は、例えば、１μΩ・ｃｍ（マイクロオーム・センチメートル）以下である。これに対して、ＣＮＴ４１同士の接触抵抗は、例えば、１ヶ所当たり１ｋΩ（キロオーム）程度であり、軸方向における抵抗率と比較して極めて大きい。このため、ワード線部材２１の抵抗率は、単位長さ当たりのＣＮＴ４１同士の接触点の数が多いほど、高くなる。従って、ワード線部材２１は、ワード線方向における抵抗率が上下方向における抵抗率よりも低い。
【００１８】
また、ワード線部材２１は上下方向において抵抗値が変化し、「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができる。そのメカニズムは完全には解明されていないが、例えば、以下のように考えられる。ワード線部材２１において、上下方向に電圧が印加されていないときは、ＣＮＴ４１同士は概ね相互に離隔した状態にあり、ワード線部材２１は「高抵抗状態」にある。一方、上下方向に電圧が印加されると、ＣＮＴ４１間にクーロン力が発生して、引きつけ合う。そして、この電圧を一定時間以上継続して印加すると、クーロン力によってＣＮＴ４１が移動・回転して隣のＣＮＴ４１と接触し、ワード線部材２１内に複数本のＣＮＴ４１を介した電流経路が形成される。この結果、ワード線部材２１は「低抵抗状態」となる。この状態は、上下方向の電圧が印加されなくなっても、維持される。また、上下方向に例えばナノ秒オーダーの短時間のパルス電圧を印加すると、ＣＮＴ４１同士の接触部分が発熱し、ＣＮＴ４１同士が離れる。この結果、ワード線部材２１は「高抵抗状態」に戻る。
【００１９】
同様に、ビット線部材２６においては、ビット線方向に延びるＣＮＴ４１の数が上下方向に延びるＣＮＴ４１の数よりも多い。より具体的には、ＣＮＴ４１は上下方向には延びておらず、ほぼ水平方向に延びている。また、少なくとも一部のＣＮＴ４１はビット線方向に延びている。例えば、ビット線部材２６は上下方向に積層された複数の層からなり、各層において、ＣＮＴ４１が延びる方向は水平方向のうちの一方向にほぼ揃っており、少なくとも１つの層において、ＣＮＴ４１は、ほぼビット線方向に延びている。このため、ビット線部材２６は、ビット線方向における抵抗率が上下方向における抵抗率よりも低い。また、ワード線部材２１と同様に、ビット線部材２６においても、上下方向における抵抗値が変化し、「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができる。
【００２０】
このような構成により、ワード線部材２１の下部２１ａは、ワード線方向に延びる配線として機能する。また、ビット線部材２６の下部２６ａは、ビット線方向に延びる配線として機能する。更に、ワード線部材２１の上部２１ｂ及びビット線部材２６の上部２６ｂは、上下方向について「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができ、これにより、２値のデータを記憶可能な記憶層として機能する。
【００２１】
そして、不揮発性記憶装置１においては、上下方向において同じ位置に配置された複数本のワード線部材２１によって構成されたワード線配線層と、上下方向において同じ位置に配置された複数本のビット線部材２６によって構成されたビット線配線層とが交互に積層され、各ワード線部材２１と各ビット線部材２６との間にピラー３６及び３７が形成された３次元クロスポイント構造が実現されている。そして、各ピラー３６及び３７においては、選択素子層としてのシリコンダイオード層２３又は２８と、記憶層としてのワード線部材２１の上部２１ｂ又はビット線部材２６の上部２６ｂとが、上下方向に積層されている。
【００２２】
次に、本実施形態に係る不揮発性記憶装置の製造方法について、図１を参照して説明する。
先ず、シリコン基板１１を用意する。シリコン基板１１は、例えば、シリコンウェーハの一部である。次に、シリコン基板１１の上面に駆動回路（図示せず）を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。次に、例えばスパッタ法により、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又は窒化タングステン（ＷＮ）を堆積させて、バリアメタル層２０を形成する。
【００２３】
次に、多数のカーボンナノチューブ（ＣＮＴ）を含有するナノマテリアル材料を用意する。ナノマテリアル材料には、例えば、水にＣＮＴを分散させたＣＮＴ分散液を用いることができる。そして、例えばスピンコート法により、このＣＮＴ分散液をバリアメタル層２０上に塗布する。なお、スプレーにより、バリアメタル層２０上にＣＮＴ分散液を散布してもよい。その後、バリアメタル層２０上に塗布したＣＮＴ分散液を乾燥させる。このとき、ＣＮＴ分散液が乾燥して厚さが減少する過程で、ＣＮＴ４１が延びる方向が水平方向に近づく。これにより、バリアメタル層２０の上面上に、薄いナノマテリアル集合層が形成される。ナノマテリアル集合層においては、水平方向に延びる複数本のＣＮＴ４１（図２参照）が緩く集合しており、ＣＮＴ４１間には隙間４２（図２参照）が形成されている。
【００２４】
この工程において、不純物濃度が低いＣＮＴ分散液を使用すると、ナノマテリアル集合層に含まれるＣＮＴ４１の軸方向が一方向に揃う。これは、ＣＮＴ４１の表面に結合したＯＨ基同士が反発するためであると考えられる。そして、上述のＣＮＴ分散液の塗布及び乾燥を複数回、例えば１５回程度繰り返すことにより、薄いナノマテリアル集合層を複数層積層して、ワード線部材２１を形成する。ワード線部材２１を構成する複数層のナノマテリアル集合層のうち、少なくとも１層のナノマテリアル集合層においては、ＣＮＴ４１がほぼワード線方向に延びている。また、ワード線部材２１を上下方向に貫通するＣＮＴ４１は存在しない。なお、この段階においては、ワード線部材２１は分断されておらず、連続膜となっている。
【００２５】
次に、例えばスパッタ法により、ワード線部材２１上にバリアメタル層２２を形成し、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、シリコンダイオード層２３を形成し、例えばスパッタ法により、バリアメタル層２４及びストッパ層２５をこの順に成膜する。次に、ストッパ層２５上に、例えばシリコン酸化物を堆積させて、ハードマスク（図示せず）を成膜する。次に、リソグラフィ法により、ハードマスクをワード線方向に延びるラインアンドスペース（Ｌ／Ｓ）状に加工する。
【００２６】
次に、ハードマスクをマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施し、ストッパ層２５、バリアメタル層２４、シリコンダイオード２３、バリアメタル層２２、ワード線部材２１、バリアメタル層２０及び層間絶縁膜１２の上部を選択的に除去する。これにより、ストッパ層２５から層間絶縁膜１２の上部までの部分に、ワード線方向に延びる複数本の溝３３が形成される。溝３３により、ストッパ層２５、バリアメタル層２４、シリコンダイオード２３、バリアメタル層２２、ワード線部材２１及びバリアメタル層２０が、ワード線方向に延びる複数本のライン部分に分断される。
【００２７】
次に、全面に例えばシリコン酸化物等の絶縁材料３５を堆積させる。絶縁材料３５は溝３３内に埋め込まれると共に、ストッパ層２５の上面上にも堆積される。次に、ストッパ層２５をストッパとしてＣＭＰを施し、ストッパ層２５の上面を露出させる。このとき、溝３３内には絶縁材料３５が残留する。
【００２８】
次に、ＣＮＴ分散液の塗布及び乾燥を繰り返すことにより、ストッパ層２５上にビット線部材２６を形成する。ビット線部材２６の形成方法は、ワード線部材２１の形成方法と同様である。ビット線部材２６を構成する複数のナノマテリアル層のうち、少なくとも１つの層においては、ＣＮＴ４１がほぼビット線方向に延びる。
【００２９】
次に、例えばスパッタ法により、ビット線部材２６にバリアメタル層２７を形成し、例えばＣＶＤ法によりシリコンダイオード層２８を形成し、例えばスパッタ法により、バリアメタル層２９及びストッパ層３０をこの順に成膜する。この段階において、１段目の単位積層体１３を構成する全ての層が成膜される。次に、ストッパ層３０上に、例えばシリコン酸化物を堆積させて、加工用のハードマスク（図示せず）を成膜する。そして、リソグラフィ法により、ハードマスクをビット線方向に延びるラインアンドスペース（Ｌ／Ｓ）状に加工する。
【００３０】
次に、このハードマスクをマスクとしてＲＩＥ等の異方性エッチングを施し、ストッパ層３０、バリアメタル層２９、シリコンダイオード層２８、バリアメタル層２７、ビット線部材２６、ストッパ層２５、バリアメタル層２４、シリコンダイオード２３、バリアメタル層２２及びワード線部材２１の上部２１ｂを選択的に除去する。これにより、ストッパ層３０からワード線部材２１の上部２１ｂまでの部分に、ビット線方向に延びる複数本の溝３４が形成される。これにより、ストッパ層３０からワード線部材２１の上部２１ｂまでの部分は、溝３４によってビット線方向に延びる複数本のラインに分断される。このうち、ストッパ層２５からワード線部材２１の上部２１ｂまでの部分は、既に溝３３によって分断されているため、マトリクス状に配列されたピラー３６となる。一方、ワード線部材２１の下部２１ａは溝３４によっては分断されず、ワード線方向に延びる配線となる。
【００３１】
次に、全面に絶縁材料３５を堆積させる。絶縁材料３５は溝３４内に埋め込まれると共に、ストッパ層３０の上面上にも堆積される。次に、ストッパ層３０をストッパとしてＣＭＰを施し、ストッパ層３０の上面を露出させる。このとき、溝３４内には絶縁材料３５が残留する。
【００３２】
次に、上述と同様な方法により、ストッパ層３０上に、２層目の単位積層体１３の下層部分、すなわち、ワード線部材２１、バリアメタル層２２、シリコンダイオード層２３、バリアメタル層２４及びストッパ層２５をこの順に成膜する。次に、ワード線方向に延びるＬ／Ｓ状のハードマスクを形成し、これをマスクとしてＲＩＥを施し、２段目の単位積層体１３のストッパ層２５から１段目のビット線部材２６の上部２６ｂまでの部分に、溝３３を形成する。これにより、この部分が溝３３によって分断される。このうち、１段目の単位積層体１３におけるストッパ層３０からビット線部材２６の上部２６ｂまでの部分は、既に溝３４によって分断されているため、マトリクス状に配列されたピラー３７となる。一方、ビット線部材２６の下部２６ａは溝３３によっては分断されず、ビット線方向に延びる配線となる。次に、絶縁材料３５を堆積させ、ストッパ層３０をマスクとしてＣＭＰを施すことにより、溝３３内に絶縁材料３５を埋め込む。
【００３３】
次に、２段目の単位積層体１３の上層部分、すなわち、ビット線部材２６、バリアメタル層２７、シリコンダイオード層２８、バリアメタル層２９及びストッパ層３０を成膜し、ＲＩＥによって、２段目の単位積層体１３のストッパ層３０からビット線部材２６の上部２６ｂまでの部分に溝３４を形成し、この溝３４を絶縁材料３５によって埋め込む。
【００３４】
以後、同様にして、単位積層体１３の下層部分の成膜、溝３３の形成、絶縁材料３５の埋め込み、単位積層体１３の上層部分の成膜、溝３４の形成、絶縁材料３５の埋め込みを繰り返し実施することにより、３次元クロスポイント構造体を作製する。これにより、不揮発性記憶装置１を製造する。
【００３５】
次に、本実施形態の作用効果について説明する。
本実施形態によれば、ワード線部材２１により、ワード線方向に延びる配線と記録層の双方を実現することができる。すなわち、ワード線部材２１の下部２１ａがワード線方向に電流を流す配線（ワード線）として機能し、上方に突出した上部２１ｂがＣＮＴ４１による抵抗変化層として機能する。同様に、ビット線部材２６により、ビット線方向に延びる配線と記録層の双方を実現することができる。すなわち、ビット線部材２６の下部２６ａがビット線方向に電流を流す配線（ビット線）として機能し、上方に突出した上部２６ｂがＣＮＴ４１による抵抗変化層として機能する。これにより、ワード線と抵抗変化層との間、及びビット線と抵抗変化層との間にバリアメタル層を形成する必要がなくなり、ピラー３６及び３７の高さを低減することができる。この結果、メモリセルの高集積化を図るためにピラー３６及び３７を細くしても、アスペクト比を低く抑えることができ、ピラー３６及び３７の形成が容易になる。
【００３６】
また、本実施形態によれば、ワード線と抵抗変化層との間、及びビット線と抵抗変化層との間にバリアメタル層を形成する場合と比較して、工程数を減らすことができる。これにより、不揮発性記憶装置１の製造コストを低減することができる。
【００３７】
更に、本実施形態においては、配線をＣＮＴ（カーボンナノチューブ）によって形成している。一般に、ＣＮＴの抵抗率は金属の抵抗率よりも低い。例えば、タングステンの抵抗率は約５μΩ・ｃｍであるが、ＣＮＴの抵抗率は１μΩ・ｃｍ以下である。このため、本実施形態によれば、タングステン等の金属材料によって配線を形成する場合と比較して、配線部分、すなわち、ワード線部材２１の下部２１ａ及びビット線部材２６の下部２６ａの厚さを薄くすることが可能となる。これによっても、ピラー３６及び３７の高さを低くして、アスペクト比を低減することができる。
【００３８】
次に、本実施形態の比較例について説明する。
図３は、本比較例に係る不揮発性記憶装置を例示する斜視図である。
図３に示すように、本比較例に係る不揮発性記憶装置１０１においては、シリコン基板１１１上に層間絶縁膜１１２及びバリアメタル層１２０が設けられており、その上に複数段の単位積層体１１３が設けられている。
【００３９】
各単位積層体１１３において、下層側から順に、ワード線１２１、バリアメタル層１２２、シリコンダイオード層１２３、バリアメタル層１２４、ナノマテリアル集合層１２５、バリアメタル層１２６、ストッパ層１２７、ビット線１２８、バリアメタル層１２９、シリコンダイオード層１３０、バリアメタル層１３１、ナノマテリアル集合層１３２、バリアメタル層１３３及びストッパ層１３４が積層されている。ナノマテリアル集合層１２５及び１３２はＣＮＴが緩く集合した層であり、抵抗変化層である。また、ワード線１２１及びビット線１２８は、例えばタングステン等の金属材料によって形成されている。更に、各単位積層体１１３におけるビット線１２８を除く部分にはワード線方向に延びる溝１４３が形成されており、ワード線１２１を除く部分にはビット線方向に延びる溝１４４が形成されており、溝１４３及び溝１４４の内部には絶縁材料１４５が埋め込まれている。
【００４０】
このように、本比較例に係る不揮発性記憶装置１０１においては、１つの単位積層体１１３に６層のバリアメタル層１２２、１２４、１２６、１２９、１３１及び１３３が設けられている。これに対して、前述の実施形態に係る不揮発性記憶装置１（図１参照）においては、１つの単位積層体１３に含まれるバリアメタル層の数は、バリアメタル層２２、２４、２７及び２９の４層である。このため、本比較例に係る不揮発性記憶装置１０１においては、実施形態に係る不揮発性記憶装置１と比較して、バリアメタル層の数が多い分だけピラーの高さが高くなる。従って、ピラーを細くするとアスペクト比が増加してしまい、加工が困難になる。例えば、エッチングの際に、ピラーが倒壊してしまう。また、バリアメタル層を形成するための工程数が増加し、製造コストが増加してしまう。
【００４１】
なお、前述の実施形態においては、ワード線部材２１及びビット線部材２６がそれぞれ、複数のナノマテリアル集合層からなる積層体である例を示したが、本発明はこれに限定されず、ワード線部材２１及びビット線部材２６はそれぞれ、単層のナノマテリアル集合層であってもよい。
【００４２】
また、前述の実施形態においては、ワード線部材２１及びビット線部材２６を構成する微小導電体として、カーボンナノチューブ（ＣＮＴ）を例に挙げて説明したが、本発明はこれに限定されない。微小導電体は、例えば、グラフェンナノリボン等のＣＮＴ以外のカーボンナノマテリアルであってもよく、また、シリコンナノチューブ等のカーボン以外の導電性材料からなるナノマテリアルであってもよい。又は、ナノスケールの結晶構造をもつナノ構造体材料であってもよく、このようなナノ構造体材料を含む炭素膜等であってもよい。
【００４３】
更に、前述の実施形態においては、ワード線部材２１及びビット線部材２６を、微小導電体が集合したナノマテリアル集合層によって構成する例を示したが、本発明はこれに限定されず、一方向における抵抗率が他方向における抵抗率よりも低く、且つ、他方向において抵抗値が変化する材料であればよい。
【００４４】
更にまた、前述の実施形態においては、選択素子層としてｐｉｎ形のシリコンダイオード層２３及び２８を設ける例を示したが、本発明はこれに限定されない。選択素子層は、ワード線部材２１とビット線部材２６との間の電位差に基づいて、ワード線部材２１とビット線部材２６との間に流れる電流量を制御する層であればよい。
【００４５】
以上、本発明の実施形態を説明したが、この実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【００４６】
以上説明した実施形態によれば、ピラーのアスペクト比が低い不揮発性記憶装置を実現することができる。
【符号の説明】
【００４７】
１：不揮発性記憶装置、１１：シリコン基板、１２：層間絶縁膜、１３：単位積層体、２０：バリアメタル層、２１：ワード線部材、２１ａ：下部、２１ｂ：上部、２２：バリアメタル層、２３：シリコンダイオード層、２４：バリアメタル層、２５：ストッパ層、２６：ビット線部材、２６ａ：下部、２６ｂ：上部、２７：バリアメタル層、２８：シリコンダイオード層、２９：バリアメタル層、３０：ストッパ層、３３：溝、３４：溝、３５：絶縁材料、３６、３７：ピラー、４１：カーボンナノチューブ（ＣＮＴ）、４２：隙間、１０１：不揮発性記憶装置、１１１：シリコン基板、１１２：層間絶縁膜、１１３：単位積層体、１２１：ワード線、１２２：バリアメタル層、１２３：シリコンダイオード層、１２４：バリアメタル層、１２５：ナノマテリアル集合層、１２６：バリアメタル層、１２７：ストッパ層、１２８：ビット線、１２９：バリアメタル層、１３０：シリコンダイオード層、１３１：バリアメタル層、１３２：ナノマテリアル集合層、１３３：バリアメタル層、１３４：ストッパ層、１４３、１４４：溝、１４５：絶縁材料
【図１】
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【図２】
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【図３】
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