(57)【要約】【課題】チャネル領域に歪みを加える領域内の格子位置に存在する炭素量を多くすることができる半導体装置の製造方法を提供する。【解決手段】半導体基板のうちゲート電極5両側にエクステンション領域7s、7d、ポケット領域8s、8dを形成し、ゲート電極５側面にサイドウォール9を形成し、半導体基板１のうちサイドウォール9、ゲート電極5から露出した領域をエッチングして凹部1s、1dを形成し、凹部1s、1d内に第３不純物を含む半導体層11s,11dを形成し、第１熱処理により第３不純物を活性化してゲート電極5の両側方にソース／ドレイン領域11s,11dを形成し、半導体層11s,11d内に炭素を有する第４不純物をイオン注入して半導体層11s,11dをアモルファス領域13s,13dとなし、第２熱処理によりアモルファス領域13s,13d内結晶の格子位置での炭素の結合性を高めてゲート電極5の両側方に歪発生領域14s,14dを形成する工程を有する。【選択図】図３
2012199448.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方にゲート電極を形成する工程と、
前記ゲート電極をマスクに使用し、前記半導体基板内に第１不純物を導入してエクステンション領域を形成する工程と、
前記ゲート電極をマスクに使用し、前記半導体基板内に第２不純物を導入してポケット領域を形成する工程と、
前記ゲート電極の側面にサイドウォールを形成する工程と、
前記半導体基板のうち前記サイドウォール及び前記ゲート電極から露出した領域をエッチングすることにより前記エクステンション領域及び前記ポケット領域よりも深い凹部を形成する工程と、
前記凹部内に第３不純物を含む半導体層を形成する工程と、
第１の熱処理により、前記第３不純物を活性化し、前記ゲート電極の両側方にソース／ドレイン領域を形成する工程と、
前記半導体層内に、炭素を有する第４不純物をイオン注入して前記半導体層にアモルファス領域を形成する工程と、
第２の熱処理により、前記アモルファス領域内結晶の格子位置での炭素の結合性を高めて前記ゲート電極の両側方に歪発生領域を形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第４不純物は、モノマー炭素、クラスター炭素のいずれかである請求項１に記載の半導体増装置の製造方法。
【請求項３】
前記モノマー炭素のイオン注入の前又は後に、ゲルマニウムを前記半導体層にイオン注入する工程を有する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第４不純物は、室温以下に温度設定された前記半導体基板内にイオン注入される請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ソース／ドレイン領域の内側端は、前記歪発生領域の内側端よりもゲート電極に近いことを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタのソース／ドレイン領域をシリコン基板の表層に形成する方法として、ゲート電極が形成されたシリコン基板に不純物イオンを注入した後に、加熱処理によりシリコン基板内の不純物を活性化する工程が一般に採用されている。
【０００３】
また、ＳＯＩ基板にソース／ドレイン領域を形成する方法として、ＳＯＩ基板内のＳｉＯ2層を貫通してその下のシリコン層に達する深さを有するリセスをゲート電極の両側に形成した後に、リセス内にシリコン層を選択成長する方法が知られている。
【０００４】
この場合、リセス内に埋め込まれたシリコン層内に不純物としてリンをイオン注入し、その後に１０５０℃程度のスパイクアニールにより不純物を活性化させている。
【０００５】
さらに、ＭＯＳトランジスタのゲート電極の下のチャネル領域に歪みを加えるために、ソース／ドレイン領域にモノマーカーボン或いはクラスターカーボンを注入する方法が知られている。例えば、シリコン基板内にｎ型不純物イオンを注入してソース／ドレイン領域を形成し、活性化アニールを行った後に、ソース／ドレイン領域にクラスターカーボンを注入し、その後に高温で短時間のアニールによりソース／ドレイン領域を再結晶化することが知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２６３１１４号公報
【特許文献２】特開２００９−１５２３９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、ＭＯＳトランジスタのソース／ドレイン領域のエクステンション領域を貫通させてシリコン基板にクラスターカーボンを注入すると、格子位置に存在する炭素量を制御しにくくなる。特に、炭素、フッ素等の不純物を有するポケット領域がエクステンション領域の下に形成されている場合には、シリコン基板内の炭素結合をさらに制御しにくくなる。
【０００８】
本発明の目的は、チャネル領域に歪みを加える領域内の格子位置に存在する炭素量を多くすることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
１つの観点によれば、半導体基板の上方にゲート電極を形成する工程と、前記ゲート電極をマスクに使用し、前記半導体基板内に第１不純物を導入してエクステンション領域を形成する工程と、前記ゲート電極をマスクに使用し、前記半導体基板内に第２不純物を導入してポケット領域を形成する工程と、前記ゲート電極の側面にサイドウォールを形成する工程と、前記半導体基板のうち前記サイドウォール及び前記ゲート電極から露出した領域をエッチングすることにより前記エクステンション領域及び前記ポケット領域よりも深い凹部を形成する工程と、前記凹部内に第３不純物を含む半導体層を形成する工程と、第１の熱処理により、前記第３不純物を活性化し、前記ゲート電極の両側方にソース／ドレイン領域を形成する工程と、前記半導体層内に、炭素を有する第４不純物をイオン注入して前記半導体層にアモルファス領域を形成する工程と、第２の熱処理により、前記アモルファス領域内結晶の格子位置での炭素の結合性を高めて前記ゲート電極の両側方に歪発生領域を形成する工程と、を有する半導体装置の製造方法が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解すべきである。
【発明の効果】
【００１０】
ゲート電極及びサイドウォールをマスクにしてエクステンション領域及びポケット領域をエッチングしてエクステンション領域及びポケット領域より深い凹部１ｓ、１ｄを形成する。その後に、凹部内に不純物含有の半導体層を埋め込み、さらに炭素イオン注入により半導体層をアモルファス化している。このため、その後の熱処理により、エクステンション領域内の不純物による影響を受けずに、半導体層結晶内の格子位置に存在する炭素をより多くすることができる。これにより、結晶欠陥を低減して、トランジスタ特性を向上することができる。
【図面の簡単な説明】
【００１１】
【図１】図１（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造方法の一例を示す第１〜第３の断面図である。
【図２】図２（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造方法の一例を示す第４〜第６の断面図である。
【図３】図３（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造方法の一例を示す第７〜第９の断面図である。
【図４】図４（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造方法の一例を示す第１０〜第１２の断面図である。
【図５】図５（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造方法の一例を示す第１〜第３の断面図である。
【図６】図６（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造方法の一例を示す第４〜第６の断面図である。
【発明を実施するための最良の形態】
【００１２】
以下に、図面を参照して本発明の好ましい実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
【００１３】
（第１の実施の形態）
図１〜図４は、本発明の第１実施形態に係る半導体装置の形成方法を例示する断面図である。
【００１４】
次に、図１（ａ）に示す構造を形成するまでの工程について説明する。
まず、半導体基板であるシリコン基板１の活性領域の周囲に素子分離層２としてシャロートレンチアイソレーション（ＳＴＩ）を形成する。なお、半導体基板としてＳＯＩ基板を採用してもよい。
【００１５】
ＳＴＩは、活性領域を覆う平面形状のシリコン酸化膜、シリコン窒化膜の二層構造のマスクを形成した後に、マスクに覆われない領域のシリコン基板１をエッチングして溝を形成し、さらに溝内にシリコン酸化膜を埋め込むことにより形成される。マスク上のシリコン酸化膜は化学機械研磨（ＣＭＰ）により除去される。マスク上のシリコン酸化膜は化学機械研磨（ＣＭＰ）法により除去され、その後にマスクを除去する。なお、素子分離層２は、ＬＯＣＯＳ法により形成してもよい。
【００１６】
続いて、素子分離層２から露出した活性領域にホウ素イオンを注入し、これによりｎ型ＭＯＳトランジスタ用の活性領域にＰウェル３を形成する。さらに、シリコン基板１の上に、ゲート絶縁膜４としてシリコン酸化膜をＣＶＤ法により形成した後に、ゲート絶縁膜３上にポリシリコン膜５ａ、保護絶縁膜６をＣＶＤ法により順に形成する。保護絶縁膜６として例えばシリコン窒化膜を形成する。なお、特に図示しないが、シリコン基板１のうちｐ型ＭＯＳトランジスタ用の活性領域にはＮウェルが形成される。
【００１７】
その後に、ゲート及び配線形状のレジストパターン（不図示）をフォトリスグラフィー法により保護絶縁膜６上に形成する。さらに、レジストパターンをマスクとして使用し、保護絶縁膜６、ポリシリコン膜５ａ及びゲート絶縁膜４をドライエッチング法、例えば反応性イオンエッチング（ＲＩＥ）法によりエッチングする。これにより、パターニングされたポリシリコン膜５ａを活性領域上でゲート電極５として適用する。
この場合、保護絶縁膜６を形成せずに、ポリシリコン膜５ａをパターニングすることにより形成されるゲート電極５の上面を露出させてもよい。
【００１８】
その後に、ゲート電極５及び素子分離絶縁層２をマスクにして、ゲート電極５の両側領域のＰウェル３の表層内にｎ型不純物イオン、例えばリンイオン又はヒ素イオンを注入し、ｎ型エクステンション領域７ｓ、７ｄを形成する。
【００１９】
次に、図１（ｂ）に示すように、ゲート電極５及び素子分離絶縁層２をマスクにして、ｎ型エクステンション領域７ｓ、７ｄの中を含み且つそれらの周囲に、拡散抑制物質として例えば炭素（Ｃ）イオン、窒素（Ｎ）イオン、フッ素（Ｆ）イオンの少なくとも１つを注入する。
【００２０】
さらに、ゲート電極５及び素子分離絶縁層２をマスクにして、ｐ型不純物として例えばインジウム（Ｉｎ）イオン、ホウ素（Ｂ）イオン、フッ化ホウ素（ＢＦ2）イオンをシリコン基板１に注入し、これにより、ｎ型エクステンション領域７ｓ、７ｄの下に隣接するｐ型のポケット領域８ｓ、８ｄを形成する。
【００２１】
続いて、シリコン基板１、素子分離領域層２、ゲート電極５の上に、絶縁膜として例えばシリコン酸化膜をＣＶＤ法により形成する。この場合、反応ガスとしてシラン系ガスと酸素含有ガスを使用し、成長温度を例えば７００℃以下に設定する。
【００２２】
さらに、ＲＩＥ法により絶縁膜を垂直方向に異方性エッチングする。これにより、図１（ｃ）に示すように、ゲート電極５の側壁上に絶縁膜をサイドウォール９として残す。サイドウォール９は、シリコン酸化膜の単層の構造に限られない。例えば、シリコン窒化膜とシリコン酸化膜の二層構造であってもよく、下側のシリコン窒化膜は、エクステンション領域７ｓ、７ｄの形成よりも前に形成されてもよい。
【００２３】
次に、図２（ａ）に示す構造を形成するまでの工程を説明する。
まず、ゲート電極５、素子分離領域層２等を覆うシリコン酸化膜（不図示）をＣＶＤ法によりシリコン基板１の上に形成する。続いて、そのシリコン酸化膜の上にフォトレジスト（不図示）を塗布し、これを露光、現像して、ｐ型ＭＯＳトランジスタ形成領域（不図示）をフォトレジストにより覆うとともに、ｎ型ＭＯＳトランジスタ形成領域を露出する。その後に、フォトレジストをマスクに使用し、ｎ型ＭＯＳトランジスタ形成領域のシリコン酸化膜をエッチングすることにより、エクステンション領域７ｓ、７ｄのシリコンを露出させる。
【００２４】
その後、シリコン基板１を例えば塩素含有ガスを使用するＲＩＥ法によりエッチングすることにより凹部１ｓ、１ｄを形成する。ゲート電極５の上に保護絶縁膜６が形成されない場合には、このエッチングの際に、ゲート電極５であるポリシリコン膜５ａもエッチングされるので、ポリシリコン膜５ａの膜厚を予め調整して過剰に薄くならないようにしておく。
【００２５】
凹部１ｓ、１ｄは、ｎ型エクステンション領域７ｓ、７ｄ及びポケット領域８ｓ、８ｄに導入した不純物濃度が１×１０19／ｃｍ3以下になる深さまで深く形成される。従って、凹部１ｓ、１ｄは、ｎ型エクステンション領域７ｓ、７ｄ及びポケット領域８ｓ、８ｄよりも実質的に深くなる。
【００２６】
その後に、フッ酸とテトラメチル水酸化アンモニウム（ＴＭＡＨ）を含む溶液により凹部１ｓ、１ｄの内面をウェットエッチングする。これにより、ドライエッチングにより受けたダメージを除去するとともに、シリコン基板１の｛１１１｝面を出すように凹部１ｓ、１ｄをサイドウォール９の下でゲート電極５寄りに入らせてもよい。ＴＭＡＨの代わりにアンモニア過水を使用してもよい。
【００２７】
この状態で、シリコン基板１のうちＰウェル３内の２つの凹部１ｓ、１ｄの間の領域には、ｎ型エクステンション領域７ｓ、７ｄ及びポケット領域８ａ、８ｂが残されている。
【００２８】
次に、図２（ｂ）に示すように、凹部１ｓ、１ｄ内にシリコン層１１ａ、１１ｂを減圧ＣＶＤ法によりエピタキシャル成長させる。この場合、シリコン層１１ａ、１１ｂはシリコン基板１の上面から上に突出する厚さに形成するが、その厚さに限られるものではない。
【００２９】
シリコン層１１ａ、１１ｂを形成するために使用する減圧ＣＶＤ装置におけるシリコンの成長条件として、例えば、成長温度を７００℃〜８００℃に設定する場合には、反応室内の圧力を１０Ｔｏｒｒ〜１００Ｔｏｒｒ（１．３３×１０3Ｐａ〜１．３３×１０4Ｐａ）に調整する。この場合に使用される反応ガスについては、水素ガスを１０ｓｌｍ〜４０ｓｌｍの流量、ジクロロシランガスを１０ｓｃｃｍ〜１００ｓｃｃｍの流量、塩化水素ガスを０ｓｃｃｍ〜１００ｓｃｃｍの流量で反応室内に導入する。
【００３０】
他のシリコンの成長条件として、成長温度を７００℃以下に設定する場合には、反応室内の圧力を１０Ｔｏｒｒ〜１００Ｔｏｒｒに調整する。この場合に使用される反応ガスについては、水素ガスを１０ｓｌｍ〜４０ｓｌｍの流量、シランガスを１０ｓｃｃｍ〜１００ｓｃｃｍの流量、塩化水素ガスを３ｓｃｃｍ〜５０ｓｃｃｍの流量で反応室内に導入する。
【００３１】
シリコン層１１ａ、１１ｂを形成する際に、反応ガスにホスフィンを混入させてｎ型にしてもよい。リンのソースガスであるホスフィンを反応ガスに導入しない場合には、図２（ｃ）に示すように、シリコン層１１ａ、１１ｂを形成した後に、リンイオン、ヒ素イオンのいずれか又は双方をシリコン層１１ａ、１１ｂに導入する。イオン注入時には、保護絶縁膜６を貫通してゲート電極５に不純物をイオン注入してもよい。
【００３２】
その後に、図３（ａ）に示すように、９５０℃〜１０５０℃の温度で１０秒以下の高速高温アニール（ＲＴＡ）により、シリコン層１１ａ、１１ｂ、ｎ型エクステンション領域７ｓ、７ｄ及びポケット領域８ｓ、８ｄ内のそれぞれの不純物を活性化し、同時に拡散させる。これにより、シリコン層１１ａ、１１ｂ内とその周囲に拡散し、活性化したｎ型不純物含有領域をソース／ドレイン領域１１ｓ、１１ｄとする。
【００３３】
次に、図３（ｂ）に示すように、ソース／ドレイン領域１３ｓ、１３ｄ及びシリコン基板１に向けて大量の炭素の原子、分子を有するクラスターイオンを注入する。これにより、ソース／ドレイン領域１１ｓ、１１ｄとその下の領域をアモルファス領域１３ｓ、１３ｄにする。この場合、基板温度を比較的低温に設定する。クラスター炭素として、例えばＣ７Ｈ７又はＣ１４Ｈ１４又はＣ１６Ｈ１６を使用する。
【００３４】
炭素イオンを注入する場合に、クラスターイオンの他に、モノマー炭素イオンを使用してもよい。モノマー炭素を使用するとアモルファス層を作りにくいので、低温でモノマー炭素をイオン注入する。
【００３５】
モノマー炭素をイオン注入する方法を採用する場合には、モノマー炭素を室温でイオン注入する前に、ゲルマニウムイオンを室温でイオン注入してアモルファス領域１３ｓ、１３ｄを作ってもよい。また、ゲルマニウムも炭素も低温度でイオン注入し、より完全なアモルファス領域１３ｓ、１３ｄを形成してもよい。なお、炭素イオン、ゲルマニウムイオンを注入する際の低温として例えば−２０℃以下、例えばマイナス５０℃、−１００℃に設定する。
【００３６】
それらのイオン注入は、シリコン基板１の上面に対する注入角度を調整し、垂直方向でもよいし斜めに注入してもよい。アモルファス領域１３ｓ、１３ｄ内で炭素のピーク濃度が２×１０21／ｃｍ3以下となるように注入エネルギーとドーズ量を制御する。
【００３７】
レジストパターン１２を除去した後に、図３（ｃ）に示すように、アモルファス領域１３ｓ、１３ｄを準平衡熱処理することにより固相エピタキシャル成長させる。その準平衡熱処理は、ミリ秒（ｍｓ）アニールと低温ＲＴＡのいずれか一方、又は双方を採用する。これにより、ドーパントである炭素の活性化を促す一方で、拡散を抑制するとともに、ドーパントとシリコンの結合を良好にする。
【００３８】
ｍｓアニールの条件として、例えばソース／ドレイン領域１１ｓ、１１ｄ内の不純物を活性化する際の温度よりも高く、例えば１１００℃〜１３００℃に加熱温度を設定し、数ミリ秒間又はそれ以下の時間で加熱を終える。ｍｓアニールとして、例えばレーザアニールが使用される。
【００３９】
低温ＲＴＡの条件として、例えばソース／ドレイン領域１１ｓ、１１ｄ内の不純物を活性化する際の温度よりも低い温度、例えば５５０℃〜９００℃の範囲に温度を設定し、１秒〜３００秒の範囲の時間で加熱を終える。
【００４０】
これにより、アモルファス領域１３ｓ、１３ｄ内の炭素、ゲルマニウム等の不純物は活性化して結晶格子位置に位置するとともに、アモルファス領域１３ｓ、１３ｄに歪発生領域１４ｓ、１４ｄを形成する。この場合、炭素の８０％以上が格子位置に位置する。
【００４１】
なお、アモルファス領域１３ｓ、１３ｄの加熱を上記のｍｓアニール、低温ＲＴＡにより行わないで、ソース／ドレイン領域１１ｓ、１１ｄ内ｎ型不純物の活性化と同じ条件に設定すると、炭素の多くはシリコン原子（半導体原子）と結合せずに格子位置には存在せず、結晶格子間に位置する量が多くなる。
【００４２】
歪発生領域１４ｓ、１４ｄは、エクステンション領域７ｓ、７ｄの間のチャネル領域に伸び歪みを加える領域であり、例えば３×１０19／ｃｍ3〜１×１０20／ｃｍ3のＳｉＣ濃度を有している。また、歪発生領域１４ｓ、１４ｄの互いの内向きの端部は、ゲート電極５の下のソース／ドレイン領域１１ｓ、１１ｄのそれぞれの内端部と同等かそれよりも外側、例えば約２ｎｍ以下に位置している。
【００４３】
この後に、図４（ａ）に示すように、ゲート電極５の上の保護絶縁膜６を除去する。保護絶縁膜６がシリコン窒化膜である場合には、シリコン窒化膜はリン酸により選択的に除去される。
【００４４】
次に、図４（ｂ）に示すように、ゲート電極５、サイドウォール９、歪発生領域１４ｓ、１４ｄ及び素子分離層２の上に金属膜１５、例えばニッケル、コバルト等の高融点金属膜を形成する。その後に、金属膜１５とシリコン基板１を加熱して、金属膜１５とシリコンをシリサイド化してゲート電極５の上層にシリサイド層１５ｇを形成し、同時に、歪発生領域１４ｓ、１４ｄの上層にシリサイド層１５ｓ、１５ｄを形成する。歪発生領域１４ｓ、１４ｄの上層のシリサイド層１５ｓ、１５ｄの下部は、シリコン基板１の上面と同じ位置にならなくてもよく、それより上であってもよい。
【００４５】
その後に、図４（ｃ）に示すように、未反応の金属膜１５を除去することにより、ｎ型ＭＯＳトランジスタの基本的な構造が形成される。その後に、ｎ型ＭＯＳトランジスタを覆う層間絶縁膜、コンタクトプラグ等を有する配線構造を形成する。
【００４６】
以上のような本実施形態によれば、ｎ型エクステンション領域７ｓ、７ｄ、ポケット領域８ｓ、８ｄのうちゲート電極５及びサイドウォール９からはみ出した領域にそれより深い凹部１ｓ、１ｄを形成し、それらの中にシリコン層１ｓ、１ｄを形成している。
【００４７】
このため、エクステンション不純物、ポケット不純物、拡散防止用のＮ、Ｆ、Ｃ等の不純物を実質的に含まない（僅かに含む）シリコン層１１ａ、１１ｂを形成することができる。このため、その後に注入される炭素のプロファイルを制御しやすくなり、格子位置炭素濃度を高くすることができる。
【００４８】
また、炭素イオンの注入により形成されるアモルファス領域１３ｓ、１３ｄ内の炭素を活性化するために、上記の条件でｍｓアニール、低温アニールの少なくとも一方を採用しているので、欠陥をより低減することができる。
【００４９】
（第２の実施の形態）
図５、図６は、本発明の第２実施形態に係る半導体装置の形成方法を例示する断面図である。なお、図５、図６において、図１〜図３と同じ符号は同じ要素を示している。
【００５０】
次に、図５（ａ）に示す構造を形成するまでの工程について説明する。
まず、第１実施形態と同様な方法により、シリコン基板１に素子分離絶縁層２、Ｐウェル３を形成した後に、シリコン基板１の上にゲート絶縁膜４、ゲート電極５、保護絶縁膜６のパターンを形成する。なお、保護絶縁膜６は、第１実施形態と同様に形成しなくてもよい。
【００５１】
さらに、第１実施形態と同様な方法によりシリコン基板１内に不純物イオンを注入することにより、ｎ型エクステンション領域７ｓ、７ｄを形成し、さらにポケット領域８ｓ、８ｄを形成する。その後に、第１実施形態と同様な方法により、ゲート絶縁膜４、ゲート電極５及び保護絶縁膜６の側面にサイドウォール９を形成する。
【００５２】
サイドウォール９を形成するための絶縁膜を形成する前、或いはその後に、温度９５０℃〜１０５０℃、時間１０秒以下の条件のＲＴＡにより、ｎ型エクステンション領域７ｓ、７ｄ及びポケット領域８ｓ、８ｄ内のそれぞれの不純物を活性化し同時に拡散させてもよい。このＲＴＡ処理には、さらにｍｓアニールを加えてもよい。
なお、ＲＴＡ処理時には、ｐ型ＭＯＳトランジスタ形成領域（不図示）に導入されたｐ型不純物も活性化される。
【００５３】
次に、図５（ｂ）に示す構造を形成するまでの工程を説明する。
まず、ゲート電極５の両側のシリコン基板１を例えばＲＩＥ法により選択的に例えば塩素含有ガスを用いてエッチングすることにより凹部１ｓ、１ｄを形成する。凹部１ｓ、１ｄの深さは、ｎ型エクステンション領域７ｓ、７ｄ及びポケット領域８ｓ、８ｄに導入した不純物濃度が１×１０19／ｃｍ3以下になる領域まで深くする。
【００５４】
これにより、凹部１ｓ、１ｄは、ｎ型エクステンション領域７ｓ、７ｄ及びポケット領域８ｓ、８ｄよりも実質的に深くなる。なお、保護絶縁膜６が形成されない場合には、ゲート電極５もエッチングされるので、ゲート電挙行５の膜厚は予め調整される。
【００５５】
その後に、第１実施形態と同様に、フッ酸とＴＭＡＨを含む溶液により凹部１ｓ、１ｄの内面をウェットエッチングする。これにより、凹部１ｓ、１ｄ内のダメージを除去するとともに｛１１１｝面を表出させ、さらに凹部１ｓ、１ｄをサイドウォール９の下でゲート電極５寄りに入らせる。
【００５６】
これにより、シリコン基板１のうちＰウェル３内の２つの凹部１ｓ、１ｄの間には、ゲート電極５寄りのｎ型エクステンション領域７ｓ、７ｄ及びポケット領域８ｓ、８ｄが残される。
【００５７】
次に、図５（ｃ）に示すように、凹部１ｓ、１ｄ内にシリコン層１１ａ、１１ｂを減圧ＣＶＤ法によりエピタキシャル成長させる。この場合、シリコン層１１ａ、１１ｂはシリコン基板１の上面から上に突出する厚さに形成するが、その厚さに限られるものではなく、シリコン基板１の上面と同じ位置に達するまでの厚さに形成してもよい。
【００５８】
シリコン層１１ａ、１１ｂを形成するために使用する減圧ＣＶＤ装置におけるシリコンの成長条件として、例えば、第１実施形態に示した成長温度、圧力、反応ガス等を適用する。また、シリコン層１１ａ、１１ｂを形成する際に、反応ガスに例えばホスフィンを混入させてｎ型にしてもよい。
【００５９】
リンのソースガスであるホスフィンを反応ガスに導入しない場合には、図６（ａ）に示すように、シリコン層１１ａ、１１ｂを形成した後に、リンイオン、ヒ素イオンのいずれか又は双方をシリコン層１１ａ、１１ｂに導入する。イオン注入時には、保護絶縁膜６を貫通してゲート電極５に不純物をイオン注入してもよい。
【００６０】
次に、図６（ｂ）に示すように、シリコン層１１ａ、１１ｂ及びシリコン基板１に向けて炭素をイオン注入する。その炭素イオン条件は、例えば第１実施形態と同様である。即ち、炭素イオンはクラスターイオン、モノマーイオンのいずれであってもよい。また、モノマー炭素をイオン注入する場合には、−２０℃以下の低温に基板温度を設定する。さらに、ゲルマニウムとモノマー炭素イオンをイオン注入してもよく、この場合には低温下又は室温下の基板温度で注入される。さらに、イオン注入は、サイドウォール９の下に入るように斜めイオン注入であってもよい。
【００６１】
これにより、シリコン層１１ａ、１１ｂ及びその下のシリコン基板１の一部をアモルファス領域１３ｓ、１３ｄにする。
【００６２】
炭素イオンの注入の際には、アモルファス領域１３ｓ、１３ｄ内のピーク濃度が２×１０21／ｃｍ3以下となるように注入エネルギーとドーズ量を制御する。
【００６３】
その後に、図６（ｃ）に示すように、アモルファス領域１３ｓ、１３ｄを準平衡熱処理することにより、ｎ型不純物、炭素等を活性化する。その熱処理は、ｍｓアニールと低温ＲＴＡのいずれか一方、又は双方を採用する。
【００６４】
ｍｓアニールの条件として、例えばｎ型エクステンション領域７ｓ、７ｄ内の不純物を活性化する際の温度よりも高く、例えば１１００℃〜１３００℃に加熱温度を設定し、数ミリ秒間又はそれ以下の時間で加熱を終える。ｍｓアニールとして、例えばレーザアニールが使用される。
【００６５】
低温ＲＴＡの条件として、例えばソース／ドレイン領域１１ｓ、１１ｄ内の不純物を活性化する際の温度よりも低い温度、例えば５５０℃〜９００℃の範囲に温度を設定し、１秒〜３００秒の範囲の時間で加熱を終える。
【００６６】
低温ＲＴＡの条件として、例えばソース／ドレイン領域１１ｓ、１１ｄ内の不純物を活性化する際の温度よりも低い温度、例えば５５０℃〜９００℃の範囲に温度を設定し、１秒〜３００秒の範囲の時間で加熱を終える。
【００６７】
これにより、ドーパントであるｎ型不純物、炭素等の活性化が促され、拡散が抑制されるとともに、格子位置で炭素とシリコンの結合性を高め、格子位置炭素濃度を高くすることができる。
【００６８】
以上の条件のアニールによりアモルファス領域１３ｓ、１３ｄは再結晶化され、ｎ型不純物が導入された領域は、歪発生領域１７ｓ、１７ｄの一部であってソース／ドレイン領域１８ｓ、１８ｄとなる。歪発生領域１７ｓ、１７ｄは、エクステンション領域７ｓ、７ｄの間のチャネル領域に伸び歪みを加える領域であり、例えば３×１０19／ｃｍ3〜１×１０20／ｃｍ3のＳｉＣ濃度を有している。また、ソース／ドレイン領域１８ｓ、１８ｄの互いの内向きの端部は、ゲート電極５の下のエクステンション領域７ｓ、７ｄのそれぞれの内端部よりも外側に位置している。
【００６９】
その後に、第１実施形態と同様な方法により、ゲート電極５、ソース／ドレイン領域１１ｓ、１１ｄの上層にシリサイド層（不図示）を形成する。
【００７０】
以上のような本実施形態によれば、ｎ型エクステンション領域７ｓ、７ｄ、ポケット領域８ｓ、８ｄのうちゲート電極５及びサイドウォール９からはみ出した領域に、それより深い凹部１ｓ、１ｄを形成し、さらにシリコン層で埋め込んでいる。このため、ｎ型エクステンション領域７ｓ、７ｄ及びポケット領域８ｓ、８ｄに含まれる不純物による影響の無いシリコン層１１ａ、１１ｂを形成することができ、その後に低い温度でイオン注入して、結晶欠陥を低減することができる。
【００７１】
また、炭素イオンの注入により形成されるアモルファス領域１３ｓ、１３ｄ内の炭素を活性化するために、上記の条件でｍｓアニール、低温度アニールの少なくとも一方を採用している。これにより、結晶格子位置に存在する炭素を多くすることができる。
なお、上記した実施形態において、エクステンション領域をポケット領域の後に形成してもよい。また、上記のイオン注入は、全てシリコン基板１の主面に対して斜め注入であってもよい。
【００７２】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。
【００７３】
次に、本発明の実施形態について特徴を付記する。
（付記１）  半導体基板の上方にゲート電極を形成する工程と、前記ゲート電極をマスクに使用し、前記半導体基板内に第１不純物を導入してエクステンション領域を形成する工程と、前記ゲート電極をマスクに使用し、前記半導体基板内に第２不純物を導入してポケット領域を形成する工程と、前記ゲート電極の側面にサイドウォールを形成する工程と、前記半導体基板のうち前記サイドウォール及び前記ゲート電極から露出した領域をエッチングすることにより前記エクステンション領域及び前記ポケット領域よりも深い凹部を形成する工程と、前記凹部内に第３不純物を含む半導体層を形成する工程と、第１の熱処理により、前記第３不純物を活性化し、前記ゲート電極の両側方にソース／ドレイン領域を形成する工程と、前記半導体層内に、炭素を有する第４不純物をイオン注入して前記半導体層にアモルファス領域を形成する工程と、第２の熱処理により、前記アモルファス領域内結晶の格子位置での炭素の結合性を高めて前記ゲート電極の両側方に歪発生領域を形成する工程と、を有する半導体装置の製造方法。
（付記２）  前記第２の熱処理は、５５０℃〜９００℃の範囲の温度で、１秒〜３００秒の範囲の時間に設定する第１条件を有する付記１に記載の半導体装置の製造方法。
（付記３）  前記第２の熱処理は、１１００℃〜１３００℃の範囲の温度で、数ミリ秒以下の時間に設定して行われる第２条件を有する付記１に記載の半導体装置の製造方法。
（付記４）  前記第４不純物は、モノマー炭素、クラスター炭素のいずれかである付記１乃至付記３のいずれか１つに記載の半導体増装置の製造方法。
（付記５）  前記モノマー炭素のイオン注入の前又は後に、ゲルマニウムを前記半導体層にイオン注入する工程を有する付記３に記載の半導体装置の製造方法。
（付記６）  前記第４不純物は、室温以下に温度設定された前記半導体基板内にイオン注入される付記１乃至付記５のいずれか１つに記載の半導体装置の製造方法。
（付記７）  前記ソース／ドレイン領域の内側端は、前記歪発生領域の内側端よりもゲート電極に近いことを特徴とする付記１乃至付記６のいずれか１つに記載の半導体装置の製造方法。
（付記８）  前記第３不純物は、イオン注入により前記半導体層内に含有されることを特徴とする付記１乃至付記７のいずれか１つに記載の半導体装置の製造方法。
（付記９）  前記第１不純物のイオン注入の後であって前記第２不純物のイオン注入の前に、前記ゲート電極をマスクに使用し、前記半導体基板内に第５不純物をイオン注入する工程を有する付記１乃至付記８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）  前記第５不純物は、フッ素、炭素、窒素のうち少なくとも１つである付記９に記載の半導体装置の製造方法。
【符号の説明】
【００７４】
１  シリコン基板
２  素子分離絶縁層
３  Ｐウェル
４  ゲート絶縁膜
５  ゲート電極
６  保護絶縁膜
７ｓ、７ｄ  エクステンション領域
８ｓ、８ｄ  ポケット領域
９  サイドウォール
１１ａ、１１ｂ  シリコン層
１１ｓ、１１ｄ  ソース／ドレイン領域
１３ｓ、１３ｄ  アモルファス領域
１４ｓ、１４ｄ  歪発生領域
１７ｓ、１７ｄ  アモルファス領域
１８ｓ、１８ｄ  ソース／ドレイン領域
【図１】
2012199448.tif 000003
【図２】
2012199448.tif 000004
【図３】
2012199448.tif 000005
【図４】
2012199448.tif 000006
【図５】
2012199448.tif 000007
【図６】
2012199448.tif 000008