(57)【要約】【課題】低電圧および低電流動作時における書き込みおよび消去特性が向上した記憶素子および記憶装置を提供する。【解決手段】下部電極１０、記憶層２０および上部電極３０をこの順に積層した記憶素子１において、記憶層２０は、イオン源層２１，中間層２３および抵抗変化層２４が積層されると共に、イオン源層２１と中間層２３との間または中間層と抵抗変化層との間に、遷移金属あるいはその窒化物を含むバリア層２１が設けられている。これにより、イオン源層２１からの金属イオンの拡散による酸化膜の生成が抑制され、抵抗値の上昇が抑えられる。【選択図】図１
2012199336.tif 000002
【特許請求の範囲】
【請求項１】
第１電極、記憶層および第２電極をこの順に有し、
前記記憶層は、
前記第１電極側に設けられた抵抗変化層と、
前記第２電極側に設けられたイオン源層と、
前記抵抗変化層と前記イオン源層との間に設けられた中間層と、
前記イオン源層と前記中間層との間および前記中間層と前記抵抗変化層との間の少なくとも一方に設けられると共に、遷移金属あるいはその窒化物を含むバリア層と
を備えた記憶素子。
【請求項２】
前記バリア層は、銅（Ｃｕ），チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ），およびタングステン（Ｗ）のうちの少なくとも１種類の遷移金属元素を含む、請求項１に記載の記憶素子。
【請求項３】
前記バリア層の膜厚は０．１ｎｍよりも厚く１ｎｍよりも薄い、請求項１に記載の記憶素子。
【請求項４】
前記イオン源層は、アルミニウム（Ａｌ），銅（Ｃｕ），銀（Ａｇ）および亜鉛（Ｚｎ）のうち少なくとも１種のイオン化可能な金属元素を含むと共に、酸素（Ｏ），テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種類を含む、請求項１に記載の記憶素子。
【請求項５】
前記バリア層は、前記イオン源層に含まれる前記金属元素の前記第１電極側への移動を抑制する、請求項４に記載の記憶素子。
【請求項６】
前記中間層は前記イオン源層よりも抵抗が高く、前記金属元素の移動が可能な電解質層である、請求項１に記載の記憶素子。
【請求項７】
前記中間層はＴｅおよびＡｌを含む、請求項１に記載の記憶素子。
【請求項８】
前記抵抗変化層は、前記イオン源層および前記中間層の少なくとも一方に含まれる金属元素の酸化物と、前記バリア層に含まれる遷移金属元素の酸化物とを含む、請求項１に記載の記憶素子。
【請求項９】
前記抵抗変化層は、前記イオン源層および中間層の少なくとも一方に含まれるＡｌの拡散により形成されたアルミニウム酸化物を含む層と、前記遷移金属の酸化物を含む層との積層構造、または、前記アルミニウム酸化物と前記遷移金属の酸化物とが混在した構造を有する、請求項１に記載の記憶素子。
【請求項１０】
前記第１電極および前記第２電極への電圧印加によって前記抵抗変化層内に前記金属元素を含む低抵抗部が形成されることにより抵抗値が変化する、請求項１に記載の記憶素子。
【請求項１１】
第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
前記記憶層は、
前記第１電極側に設けられた抵抗変化層と、
前記第２電極側に設けられたイオン源層と、
前記抵抗変化層と前記イオン源層との間に設けられた中間層と、
前記イオン源層と前記中間層との間または前記中間層と前記抵抗変化層との間の少なくとも一方に設けられると共に、遷移金属あるいはその窒化物を含むバリア層と
を有する記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イオン源層および抵抗変化層を含む記憶層の電気的特性の変化により情報を記憶する記憶素子および記憶装置に関する。
【背景技術】
【０００２】
データストレージ用の半導体不揮発性メモリとしてＮＯＲ型あるいはＮＡＮＤ型のフラッシュメモリが一般的に用いられている。これら半導体不揮発性メモリはメモリ素子および駆動トランジスタを微細化することによって大容量化が図られているが、書き込みおよび消去に大電圧が必要なこと、フローティングゲートに注入する電子の数が限られることから微細化の限界が指摘されている。
【０００３】
現在、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＲＡＭ（Phase-Change Random Access Memory）などの抵抗変化型メモリが、微細化の限界を超えることが可能な次世代不揮発性メモリとして提案されている（例えば、特許文献１，非特許文献１参照）。これらのメモリは、２つの電極間に抵抗変化層を備えた単純な構造を有している。また、特許文献１のメモリでは抵抗変化層の代わりに、第１電極と第２電極との間にイオン源層および酸化膜（記憶用薄膜）を備えている。これら抵抗変化型メモリでは、原子またはイオンが熱や電界によって移動し伝導パスが形成されることにより抵抗値が変化すると考えられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１９６５３７号公報
【非特許文献】
【０００５】
【非特許文献１】Ｗａｓｅｒ他，Advanced Material，２１，ｐ２９３２（２００９）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、不揮発性メモリを微細化すると、メモリ素子を駆動するトランジスタは駆動電流が減少するのに対し、メモリ素子は素子面積が小さくなることにより抵抗が上昇する傾向がある。従って、微細化に伴いトランジスタの駆動電流は減少する一方で、素子を微細化するほど書き込み電流および電圧が上昇する。このため、十分な書き込みおよび消去が行われず素子特性が低下するという問題があった。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、低電圧および低電流動作時における書き込みおよび消去特性が向上した記憶素子および記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の記憶素子は、第１電極、記憶層および第２電極をこの順に有し、記憶層は、第１電極側に設けられた抵抗変化層と、第２電極側に設けられたイオン源層と、抵抗変化層とイオン源層との間に設けられた中間層と、イオン源層と中間層との間および中間層と抵抗変化層との間の少なくとも一方に設けられると共に、遷移金属あるいはその窒化物を含むバリア層とを備えたものである。
【０００９】
本発明の記憶装置は、第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、記憶素子として本発明の記憶素子を用いたものである。
【００１０】
本発明の記憶素子（記憶装置）では、記憶層を形成したのちに、イオン源層に含まれる可動イオン（金属イオン）が中間層へ拡散し、更に、第１電極上へ移動して酸化される。酸化された金属イオンは酸化膜、即ち抵抗変化層を形成し、これにより記憶素子は高抵抗な初期状態（高抵抗状態）となる。この初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、第１電極はカソード極となり、イオン源層あるいは中間層に含まれる金属イオンが抵抗変化層へ移動し、第１電極での還元反応によって第１電極上の抵抗変化層で電子と結合してメタルに近い状態となる。あるいは、抵抗変化層を形成する酸化膜自体が還元されて欠陥を生じ、不純物準位を形成する。これにより、記憶層内に金属元素を含む低抵抗部（伝導パス）が形成され、抵抗変化層の抵抗が低くなる（記録状態）。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電流パルスが印加されると、第１電極はアノード極となる。これにより酸化反応がおこり、メタル状態の金属元素による伝導パスはイオン化してイオン源層中へ溶解する。あるいは、中間層と第１電極との間で活性な金属元素が近傍の酸素と結合することによって酸化膜が形成されて抵抗変化層の抵抗が高い状態となる（初期状態または消去状態）。
【００１１】
ここでは、イオン源層と中間層との間または中間層と抵抗変化層との間の少なくとも一方に遷移金属あるいはその窒化物を含むバリア層を設けることにより、過剰な金属イオンの移動を抑制することが可能となる。
【発明の効果】
【００１２】
本発明の記憶素子または記憶装置によれば、イオン源層と中間層との間または中間層と抵抗変化層との間の少なくとも一方に遷移金属あるいはその窒化物を含むバリア層を設けるようにしたので、記憶層の形成後あるいは電圧印加時における過剰な可動イオンの移動が抑制され、必要以上の抵抗値の上昇を抑えることができる。即ち、書き込みおよび消去特性が向上する。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施の形態に係る記憶素子の構成を表す断面図である。
【図２】図１の記憶素子を用いたメモリセルアレイの構成を表す断面図である。
【図３】同じくメモリセルアレイの平面図である。
【図４】本発明の変形例に係る記憶素子の構成を表す断面図である。
【図５】実験例に係る抵抗分布図である。
【図６】同じく実験例に係る抵抗分布図である。
【図７】実験例に係るデータ保持特性を表す図である。
【図８】素子抵抗とバリア層の膜厚との関係を表す特性図である。
【図９】素子抵抗とバリア層の膜厚との関係を表す特性図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、以下の順に図面を参照しつつ説明する。
［一実施の形態］
（１）記憶素子（イオン源層と中間層との間にバリア層を有する記憶素子）
（２）記憶装置
［変形例］
（中間層と抵抗変化層との間にバリア層を有する記憶素子）
［実施例］
【００１５】
［第１の実施の形態］
（記憶素子）
図１は、本発明の一実施の形態に係る記憶素子１の断面構成図である。この記憶素子１は、下部電極１０（第１電極）、記憶層２０および上部電極３０（第２電極）をこの順に有するものである。
【００１６】
下部電極１０は、例えば、後述（図２）のようにＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路が形成されたシリコン基板４１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１０は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）およびシリサイド等により構成されている。下部電極１０がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる下部電極１０の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。また、後述のイオン源層２１にＡｌが含まれている場合には、Ａｌよりもイオン化しにくい材料、例えばクロム（Ｃｒ），Ｗ，コバルト（Ｃｏ），Ｓｉ，金（Ａｕ），パラジウム（Ｐｄ），Ｍｏ，イリジウム（Ｉｒ），チタン（Ｔｉ）等の少なくとも１種を含んだ金属膜や、これらの酸化膜または窒化膜を用いることが好ましい。
【００１７】
本実施の形態の記憶層２０は上部電極３０側から順にイオン源層２１，バリア層２２，中間層２３および抵抗変化層２４が積層された構造を有する。イオン源層２１は、抵抗変化層２４内に伝導パスを形成する陽イオンとなる元素および陰イオン化可能な元素を含む。なお、前述した可動イオン（金属イオン）とは、ここでは陽イオンのことである。陽イオン化可能な元素としては、例えばＣｕ，Ａｌ，銀（Ａｇ）および亜鉛（Ｚｎ）等の金属元素を１種あるいは２種以上を含む。また、陰イオン化するイオン導電材料としては、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）等のカルコゲン元素を少なくとも１種以上含み、あるいは酸素（Ｏ）を含んでいてもよい。イオン源層２１はここでは上部電極３０に接して設けられている。金属元素とカルコゲン元素とは結合し、金属カルコゲナイド層を形成している。この金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たすものである。
【００１８】
陽イオン化可能な金属元素は、書き込み動作時にイオン源層２１や中間層２３中を移動し、カソード電極上で還元されて金属状態あるいは金属状態に近い伝導パス（フィラメント）を形成する。このため、イオン源層２１や中間層２３中で移動可能であるという観点では、上記Ｃｕ，Ａｌ，ＡｇおよびＺｎ等が望ましく、上記カルコゲン元素が含まれるイオン源層２１中において金属状態で存在することが可能な化学的に安定であるという観点では上記金属元素のほかに、例えば周期律表上の第３族〜第１１族の遷移金属が挙げられる。これら元素のうちの１種あるいは２種以上を用いることができる。この他に、銀（Ａｇ）およびＳｉなどをイオン源層２１の添加元素として用いるようにしてもよい。また、上述した伝導パスの安定化およびイオン源層２１の抵抗率の調整のために上記遷移金属の中でも特に、ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），チタン（Ｔｉ），Ｍｏ，Ｗ，ニオブ（Ｎｂ），Ｔａを用いることが好ましく、白金（Ｐｔ），Ｃｒ，マンガン（Ｍｎ）および鉄（Ｆｅ）を含んでいてもよい。
【００１９】
このようなイオン源層２１の具体的な材料としては、例えば、ＺｒＴｅＡｌ，ＴｉＴｅＡｌ，ＣｒＴｅＡｌ，ＷＴｅＡｌおよびＴａＴｅＡｌが挙げられる。また、例えば、ＺｒＴｅＡｌに対して、Ｃｕを添加したＣｕＺｒＴｅＡｌ，さらにＧｅを添加したＣｕＺｒＴｅＡｌＧｅ，更に、添加元素を加えたＣｕＺｒＴｅＡｌＳｉＧｅとしてもよい。あるいは、Ａｌの他にＭｇを用いたＺｒＴｅＭｇとしてもよい。イオン源層２１を構成する金属元素としては、Ｚｒの代わりに、Ｍｏ，Ｍｎ，Ｈｆなどの他の遷移金属元素を選択した場合でも同様な添加元素を用いることは可能であり、例えばＣｕＭｏＴｅＡｌ，ＣｕＭｎＴｅＡｌなどとすることも可能である。更に、イオン導電材料としては、Ｔｅ以外にＳやＳｅ、あるいはヨウ素（Ｉ）を用いてもよく、具体的にはＺｒＳＡｌ，ＺｒＳｅＡｌ，ＺｅＩＡｌ，ＣｕＧｅＴｅＡｌ等を用いてもよい。更に、ＴａあるいはＷ等を添加してもよい。
【００２０】
なお、イオン源層２１には、記憶層２０における高温熱処理時の膜剥がれを抑止するなどの目的で、その他の元素が添加されていてもよい。例えば、ＳｉやＧｅは、保持特性の向上も同時に期待できる添加元素であり、イオン源層２１にＺｒと共に添加することが好ましい。
【００２１】
バリア層２２はイオン源層２１と中間層２３との間に設けられている。バリア層２２は、イオン源層２１から下部電極１０側への可動イオン（可動イオン）の移動を制御するものであり、具体的には、イオン源層２１から中間層２３への可動イオンの過剰な移動および下部電極１０表面における酸化膜の形成を抑制するものである。このバリア層２２を形成することにより、記憶素子１の抵抗値の上昇が抑えられる。バリア層２２の膜厚は０．１ｎｍよりも厚く１ｎｍより薄くすることが好ましい。バリア層２２の厚みが薄すぎると可動イオンの移動が十分に抑制されず、上述したように下部電極１０に高抵抗な酸化膜が形成されるため記憶素子１の抵抗値が上昇する。また、バリア層２２の厚みが厚すぎると記憶素子１の抵抗値が低抵抗化し、書き込みおよび消去時の抵抗分離幅が狭くなりデータ保持特性が低下する。バリア層２２の材料としては、遷移金属あるいはその窒化物を少なくとも１種類用いることができる。具体的には、Ｃｕ，Ｔｉ，Ｚｒ，Ｈｆ，バナジウム（Ｖ），ニオブ（Ｎｂ），Ｔａ，Ｃｒ，Ｍｏ，およびＷが挙げられる。
【００２２】
中間層２３は、可動イオンとなる金属元素を効率的にイオン化し、可動イオンの移動を促進する電解質層であり、陰イオン化するイオン導電材料を含むものである。中間層２３は、イオン源層２１よりも導電性が低く、イオン源層２１より電圧バイアスが印加されやすいことから可動イオンが移動しやすい。このため、中間層２３の膜厚によって記憶素子１の抵抗値を調整することができる。具体的には、中間層２３の膜厚は、例えば４ｎｍ以上１０ｎｍ以下とすることが好ましい。中間層２３の膜厚が薄すぎる場合には、イオン源層２１から抵抗変化層２４への可動イオンの移動を促進する効果が低下する。また、中間層２３の膜厚が厚すぎる場合には、イオン源層２１から抵抗変化層２４への可動イオンの移動を促進する効果が高くなり、抵抗値が上昇しすぎて、書き込みおよび消去がしにくくなる虞がある。
【００２３】
中間層２３は、例えば、陰イオン成分として挙動するＴｅと、可動な陽イオンとして挙動するＡｌとを主成分とする化合物から構成されている。このような化合物としては、例えばＡｌＴｅが挙げられる。また、可動な陽イオンとして、Ａｌの他にＣｕ，Ｚｎ，Ａｇを用いてもよく、その化合物としてＣｕＴｅ，ＺｎＴｅ，ＡｇＴｅを含んでいてもよい。あるいはＭｇを含んでＭｇＴｅとしてもよい。このＴｅを含有する化合物の組成は、例えばＡｌＴｅではＡｌの含有量は２０原子％以上６０原子％以下であることが好ましい。また、陰イオン成分としては、Ｔｅの他に硫黄（Ｓ）あるいはセレン（Ｓｅ）等のカルコゲン元素を含んでいてもよい。
【００２４】
中間層２３におけるカルコゲン元素含有量に対するアルミニウム含有量の比（アルミニウム濃度）は、イオン源層２１におけるカルコゲン元素含有量に対するアルミニウム含有量の比（アルミニウム濃度）よりも小さいことが好ましい。中間層２３中のアルミニウム（Ａｌ）はイオン源層２１との濃度勾配による拡散によりもたらされると考えられるので、例えばＡｌ２Ｔｅ３の化学量論的組成よりも少なくなると考えられる。そのため、中間層２３中のアルミニウム（Ａｌ）のほとんどはイオン状態で存在していると考えられる。また、中間層２３は上述したようにイオン源層２１よりも導電性が低く、イオン源層２１よりも抵抗値が高い。このため、印加した電位が効果的にイオン駆動に用いられ、上述した保持特性の向上や低電流での不揮発メモリ動作に結びつくことが可能となる。
【００２５】
抵抗変化層２４は下部電極１０側にあり、ここでは下部電極１０に接して設けられている。この抵抗変化層２４は、下部電極１０と上部電極３０との間に所定の電圧を印加した場合にその抵抗値が変化する。本実施の形態では、この抵抗変化層２４は、中間層２３と接していても安定な半導体あるいは絶縁体と、可動な陽イオンの酸化物との積層構造あるいはこれらが混在した構造を有している。抵抗変化層２４の材料としては、例えば、Ｔｉ，Ｚｒ，Ｈｆ，Ｔａ，Ｗ等の遷移金属元素のうちの少なくとも１種を含む酸化物もしくは酸窒化物、あるいは窒化物が挙げられ、これらは抵抗変化層２４が中間層２３と接していてもカソード反応に対して安定である点で望ましい。また、高い抵抗値を有し、抵抗変化率が大きくなるという点で、Ａｌ酸化物が好ましい。更に、中間層２３にＣｕＴｅ，ＺｎＴｅ，ＡｇＴｅとして含むことができるＣｕ，Ｚｎ，Ａｇの酸化物を含んでいてもよく、あるいはＭｇＴｅが中間層２３に含まれる場合にはＭｇ酸化物を含んでいてもよい。
【００２６】
なお、記憶層２０を形成する時点では、抵抗変化層２４には、例えば中間層２３と接していても安定な半導体層であるＴｉＯ2が下部電極１０上に形成されているが、次第にイオン源層２１や中間層２３に含まれる可動イオン、例えばアルミニウムイオンがイオン源層２１から中間層２３を経由して下部電極側へ拡散する。これにより、抵抗変化層２４はＴｉＯ2上にＡｌ酸化物が形成されたり、ＴｉＯ2とＡｌ酸化物とが混在した状態となる。即ち、抵抗変化層２４は、酸化還元に寄与するＡｌ酸化膜と、ＴｉＯ2等の不要な酸化還元を防ぐ半導体あるいは絶縁体を含む層とが積層構造あるいは混合層となる。また、抵抗変化層２４には、上記元素の他に、抵抗変化層２４をより高抵抗化するＳｉや希土類酸化物などの高抵抗な酸化物を添加してもよい。
【００２７】
上部電極３０は、下部電極１０と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもイオン源層２１と反応しない安定な材料が好ましい。
【００２８】
本実施の形態の記憶素子１では、図示しない電源回路（パルス印加手段）から下部電極１０および上部電極３０を介して電圧パルスあるいは電流パルスを印加すると、記憶層２０の電気的特性（抵抗値）が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。
【００２９】
まず、上部電極３０が例えば正電位、下部電極１０側が負電位となるようにして記憶素子１に対して正電圧を印加する。これによりイオン源層２１に含まれる金属元素がイオン化して抵抗変化層２４に拡散し、下部電極１０側でのカソード反応によって、電子と結合し抵抗変化層２４で金属状態に還元されて析出する。その結果、低抵抗の金属元素のフィラメントが形成される。もしくは、下部電極１０側でのカソード反応によって、抵抗変化層２４中の高抵抗な酸化膜は還元されて欠陥を生じ、不純物準位を形成する。これにより抵抗変化層２４中に伝導パスが形成されて記憶層２０の抵抗値が低くなり、初期状態の抵抗値（高抵抗状態）よりも低い抵抗値（低抵抗状態）へ変化する。
【００３０】
その後、正電圧を除去して記憶素子１にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、前記の記録過程のみで記録は完結する。一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程が必要であるが、消去過程においては、上部電極３０が例えば負電位、下部電極１０側が正電位になるように記憶素子１に対して負電圧を印加する。これにより、抵抗変化層２４内に形成されていたフィラメントを構成する金属元素がアノード反応によりイオン化し、中間層２３あるいはイオン源層２１に溶解する。即ち、フィラメントが消滅、または減少する。もしくは、不純物準位が形成された抵抗変化層２４中の環化物層がアノード反応により酸化され、酸化層中の欠陥が修復される。即ち、不純物準位が消滅して抵抗変化層２４の抵抗値が高くなる。
【００３１】
その後、負電圧を除去して記憶素子１にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子１に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００３２】
例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。なお、ここでは記憶素子を低抵抗化する動作および高抵抗化する動作をそれぞれ書き込み動作および消去動作に対応させたが、その対応関係は逆に定義してもよい。
【００３３】
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましい。但し、抵抗変化層２４の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は１ＧΩ以下に調整される。抵抗変化層２４の抵抗値は、例えば、抵抗変化層２４の厚みや含まれる陰イオンの量などにより制御することが可能である。
【００３４】
本実施の形態では、上述したように、イオン源層２１がＺｒ，Ａｌ，Ｇｅなどを含有することが好ましい。以下、その理由について説明する。
【００３５】
イオン源層２１中に陰イオン化するカルコゲン元素と共に、Ｚｒ，Ａｌ，Ｃｕが含まれている場合には、上述したＣｕ，Ａｌなどの可動な陽イオンが中間層２３へ拡散しても、イオン源層２１は機械的構造を保つことが出来るため、マトリクス構造が安定に維持される。なおかつ、一定割合のＺｒがイオン化せずに金属状態のままでいるために、イオン源層２１の導電性を高く保つことが出来る。Ｚｒは、可動性は低いながらも可動イオンとして働き、Ｃｕ、Ａｌなどのイオン移動性が高い金属元素と混在した伝導パスを形成する。書き込み動作時にカソード電極上で還元されたＺｒによる伝導パスは、陰イオン化するカルコゲン元素を多く含んでいる中間層２３と接していても酸化しにくく溶解しづらいため化学的に安定である。一方で、ＣｕやＡｌはカルコゲン元素を多く含んだ中間層２３ではイオン化しやすいが、逆にイオン化しやすいために金属状態に近いＣｕやＡｌは中間層２３と接すると化学的な安定性が低く酸化されやすい。このため、書き込み電圧パルスが印加されていない状態（データ保持状態）では、再びイオン化し高抵抗状態へと遷移する。従って、ＣｕやＡｌなどの上述した可動性の高いイオンによる伝導パスのみよりもＺｒをイオン源層に含んでいるほうが低抵抗状態を保持しやすい。また、Ｚｒと適量のＣｕを組み合わせることは、非晶質化を促進すると共に、イオン源層２１の微細構造を均一に保つため、抵抗値の保持性能の向上に寄与する。
【００３６】
また、消去時の高抵抗状態の保持に関して、イオン源層２１にＡｌを含んでいる場合について説明する。記憶層２０を形成した直後で中間層２３中のＡｌ濃度が低い場合や、消去動作により上部電極３０が負の電位にバイアスされた場合には、イオン源層２１中に含まれるＡｌはイオン化し、中間層２３を経由して抵抗変化層２４へ移動し、Ａｌ酸化物を形成する。Ａｌ酸化物はカルコゲン元素を多く含んだ中間層２３と接していても化学的に安定であるので、長期間の放置でも高抵抗を保持する。そのため不要な還元反応が起こりにくく、室温よりも高温状態で保持した場合や、長時間にわたり保持した場合でも高抵抗状態を維持する。加えて、抵抗変化層の自己再生の観点から繰り返し回数の増加にも寄与する。なお、イオン源層２１のマトリクス構造の安定化や膜剥がれ防止のためにＧｅなどを含んでもよい。
【００３７】
このように、イオン源層２１にＺｒ，Ａｌ，Ｃｕ，Ｇｅなどが含まれている場合には、従来の記憶素子に比して広範囲の抵抗値保持性能、書き込み・消去の高速動作性能が向上すると共に繰り返し回数が増加する。更に、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。よって、２値だけでなく多値のメモリを実現することが可能となる。なお、高抵抗から低抵抗へと変化させる際の書き込み電流を変更して抵抗変化層２４の酸化状態を制御することにより、中間的な状態を作り出すことが可能である。
【００３８】
また、Ｚｒの他に上述した遷移金属元素、特にＨｆ，Ｍｏ，Ｗ，Ｎｂ，Ｔａ，Ｐｔ，Ｃｒ，ＭｎおよびＦｅを用いることにより、イオン源層２１の微細構造を安定化し、フィラメントの保持、即ち抵抗変化層２４の低抵抗状態の保持特性が改善する。
【００３９】
以下、本実施の形態の記憶素子１０の製造方法について説明する。
【００４０】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばＴｉＮよりなる下部電極１０を形成する。その後、必要であれば逆スパッタ等で、下部電極１０の表面上の酸化物等を除去する。続いて、抵抗変化層２４、中間層２３、バリア層２２およびイオン源層２１および上電極３０までを各層の材料に適応した組成からなるターゲットを用いてスパッタリング装置内で、各ターゲットを交換することにより、各層を連続して成膜する。電極径は５０−３００ｎｍφである。合金膜は構成元素のターゲットを用いて同時成膜する。
【００４１】
上部電極３０まで成膜したのち、上部電極３０に接続する配線層（図示せず）を形成し、全ての記憶素子１と共通電位を得るためのコンタクト部を接続する。そののち、積層膜にポストアニール処理を施す。以上により図１に示した記憶素子１が完成する。
【００４２】
この記憶素子１では、上述のように上部電極３０および下部電極１０にそれぞれ正電位または負電位になるように電圧を印加することによって、抵抗変化層２４中に伝導パスが形成される。これにより抵抗変化層２４の抵抗値が低くなり、書き込みが行われる。次に、上部電極３０および下部電極１０の各々に書き込み時とは逆極性の電圧を印加する。これにより抵抗変化層２４内に形成された伝導パスの金属元素が再びイオン化して中間層２２あるいはイオン源層２１に溶解することによって抵抗変化層２４の抵抗値が上昇し、あるいは抵抗変化層２４の酸化膜中の欠陥による不純物準位が消失することにより抵抗値が上昇し消去が行われる。
【００４３】
抵抗変化メモリの大容量化、即ち、記憶素子１を微細化すると、駆動トランジスタの電流値が小さくなる。このため、抵抗変化メモリを大容量化するためには、記憶素子１の動作電流値を抑えることが重要である。具体的には、微細化による駆動用トランジスタの低電流化およびダイオードの耐性から少なくとも１００μＡ以下とする必要がある。
【００４４】
抵抗変化メモリを低抵抗状態（書き込み状態）にスイッチさせる際の電流値は、トランジスタの駆動電流値を変更することによって制御することができる。即ち、トランジスタの駆動電流値を小さくすることによって抵抗変化メモリを低抵抗状態にする電流値が抑えられる。但し、書き込み時に形成される伝導パスは、メタル状態まで還元されていない不完全な還元状態であるため、再び酸化されて高抵抗になりやすい。また、大電流で書き込んだ際に形成される金属フィラメントに比べて細いために不安定となる。
【００４５】
また、抵抗変化メモリを高抵抗状態（消去状態）にスイッチさせる際の電流値を抑える場合には、書き込み時と同様にトランジスタの駆動電流値を小さくすればよい。但し、トランジスタの駆動電圧が小さいと、抵抗変化メモリでは発熱が小さくなると共に、電圧がトランジスタや抵抗変化メモリの無駄な個所へ分圧される影響が顕在化し、動作マージンが急激に劣化する。
【００４６】
従来用いられている記憶素子としては、例えば「下部電極／下部電極酸化膜（抵抗変化層）／中間層／イオン源層／上部電極」という構成が挙げられる。このような記憶素子では、イオン源層から供給される可動イオン（例えばＡｌイオン）がイオン源層よりもイオン伝導しやすい中間層を介して下部電極表面に移動する。記憶層の形成直後には、下部電極表面に到達した可動イオンは酸化され、高抵抗な酸化膜を形成する。下部電極表面に接する抵抗変化層では、可動イオンあるいは可動イオンの酸化膜の酸化還元反応により、伝導パスが形成されると共に酸化膜が減少し抵抗変化層の抵抗値が変化する。中間層は陰イオン化する元素（例えばＴｅ）と陽イオン化する元素（例えばＡｌ）の組成比が高い。このため、中間層を設けることにより、可動イオンは動きやすくなるが、一方で過剰な可動イオンの移動によるＡｌ酸化物が過剰に形成され、中間層自体の抵抗値と合わせて素子抵抗が上昇しやすい傾向がある。
【００４７】
メモリを大容量化するためには、上述のようにメモリを構成する記憶素子および駆動トランジスタの微細化が必要であるが、前述のようにトランジスタを微細化すると駆動電流が減少する。このため、メモリの大容量化には低電流での動作が可能な記憶素子が必要となる。
【００４８】
上記のような構成を有する記憶素子では、素子抵抗を低減することによって低電流での動作が可能になる。素子抵抗を低減するためには中間層の厚みを減少することで対応できるが、可動イオンが動きやすい中間層の厚みを薄くすると可動イオンの移動を容易にする中間層の効果が少なくなるため、低電流でのスイッチング（例えば高抵抗状態から低抵抗状態への抵抗値の変動）が困難となり、書き込みおよび消去等の素子特性が低下する。このため、中間層を厚くし、抵抗値を低減することが求められる。しかしながら、上述したように中間層を厚くした場合には可動イオンが下部電極上に移動して酸化膜を形成しやすくなるため、素子抵抗が増大するという問題があった。
【００４９】
これに対して、本実施の形態の記憶素子１では、イオン源層２１と中間層２３との間に遷移金属あるいはその窒化物を含むバリア層２２を設けることにより、イオン源層２１から過剰に供給される可動イオン（例えばＡｌイオン）の移動が抑制される。これにより、下部電極１０表面における金属酸化膜（例えばＡｌＯｘ）の形成が防止される。
【００５０】
以上のように本実施の形態の記憶素子１では、イオン源層２１と中間層２３との間に遷移金属あるいはその窒化物を含むバリア層２２を設けるようにしたので、イオン源層２１から過剰に供給される可動イオン（例えばＡｌイオン）の移動が抑制され、下部電極１０表面における金属酸化膜（例えばＡｌＯｘ）の形成が防止される。即ち、中間層２３の膜厚を保ちつつ、素子抵抗の上昇を防止することが可能となる。よって記憶素子１の抵抗値を抑えつつ、記憶素子１へのデータの書き込みおよび消去特性が向上する。
【００５１】
［記憶装置］
上記記憶素子１を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１に、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。
【００５２】
図２および図３は多数の記憶素子１をマトリクス状に配置した記憶装置（メモリセルアレイ）の一例を表したものであり、図２は断面構成、図３は平面構成をそれぞれ表している。このメモリセルアレイでは、各記憶素子１に対して、その下部電極１０側に接続される配線と、その上部電極３０側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１が配置されている。
【００５３】
各記憶素子１は、抵抗変化層２４、イオン源層２１および上部電極３０の各層を共有している。すなわち、抵抗変化層２４、イオン源層２１および上部電極３０それぞれは各記憶素子１に共通の層（同一層）により構成されている。上部電極３０は、隣接セルに対して共通のプレート電極ＰＬとなっている。
【００５４】
一方、下部電極１０は、メモリセル毎に個別に設けられることにより、隣接セル間で電気的に分離されており、各下部電極１０に対応した位置に各メモリセルの記憶素子１が規定される。下部電極１０は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１はこのＭＯＳトランジスタＴｒの上方に設けられている。
【００５５】
ＭＯＳトランジスタＴｒは、基板４１内の素子分離層４２により分離された領域に形成されたソース／ドレイン領域４３とゲート電極４４とにより構成されている。ゲート電極４４の壁面にはサイドウォール絶縁層が形成されている。ゲート電極４４は、記憶素子１の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の一方と、記憶素子１の下部電極１０とが、プラグ層４５、金属配線層４６およびプラグ層４７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の他方は、プラグ層４５を介して金属配線層４６に接続されている。金属配線層４６は、記憶素子１の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域４８を鎖線で示しており、コンタクト部５１は記憶素子１の下部電極１０、コンタクト部５２はビット線ＢＬにそれぞれ接続されている。
【００５６】
このメモリセルアレイでは、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１０に電圧が印加される。ここで、下部電極１０に印加された電圧の極性が、上部電極３０（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極１０に、上部電極３０（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。
【００５７】
本実施の形態の記憶装置では、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ、電気的に消去が可能なＥＥＰＲＯＭ、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。
【００５８】
［変形例］
図４は本発明の変形例に係る記憶素子２の断面構成を表したものである。上記実施の形態と同一構成部分については同一符号を付してその説明は省略する。記憶素子２は、下部電極１０（第１電極）、記憶層６０および上部電極３０（第２電極）をこの順に有し、記憶層６０が上部電極３０側からイオン源層６１，中間層６３，バリア層６４および抵抗変化層６２の順に積層された点が上記実施の形態と異なる。
【００５９】
イオン源層６１は、上述したイオン源層２１と同様の構成、即ち、陽イオン化するＡｌ、Ｃｕ、銀（Ａｇ），亜鉛（Ｚｎ）および陰イオン化するカルコゲン元素と共に、Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，ＭｏおよびＷからなる遷移金属の群のうちの少なくとも１種を含んでいる。
【００６０】
また、中間層６２および抵抗変化層６３も同様に、上述した中間層２３および抵抗変化層２４と同様の構成を用いることができる。即ち、中間層６２は、陰イオン成分と可動な陽イオン成分からなり、例えばＡｌＴｅの他に、ＣｕＴｅ，ＺｎＴｅ，ＡｇＴｅ，ＭｇＴｅや、また、陰イオン成分をＴｅの代わりに硫黄（Ｓ）あるいはセレン（Ｓｅ）等のカルコゲン元素としてもよい。抵抗変化層６３は、Ｔｉ，Ｚｒ，Ｈｆ，Ｔａ，Ｗ等の遷移金属元素のうちの少なくとも１種を含む酸化物、酸窒化物、あるいは窒化物と、可動イオンであるＡｌ，Ｃｕ，Ａｇ，Ｚｎの酸化物からなり、その他にも高抵抗なＧｅ，Ｍｇ，Ｓｉ，希土類元素の酸化物を含んでいてもよい。
【００６１】
バリア層６４は、イオン源層６１から下部電極側への可動イオンの移動を制御するものであり、中間層６２と抵抗変化層６３との間に設けられている。バリア層６４の材料としては、上述したバリア層２２と同様に、遷移金属あるいはその窒化物を少なくとも１種類用いることができる。具体的には、Ｃｕ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，およびＷが挙げられる。また、バリア層６４の膜厚は０．１ｎｍよりも厚く１ｎｍより薄くすることが好ましい。
【００６２】
本変形例の記憶素子２では、バリア層６４を中間層６２と抵抗変化層６３との間に設けることにより、上記実施の形態の記憶素子１と同様の効果を得ることができる。
【００６３】
［実施例］
以下、本発明の具体的な実施例について説明する。
【００６４】
上記実施の形態と同様にして図１および図４に示した記憶素子１，２を作製した。まず、下地にトランジスタを組み込んだＴｉＮよりなる下部電極１０をアルゴンプラズマによるクリーニングおよびプラズマ酸化をしたのち、下部電極１０上にスパッタリング装置を用いて記録層２０，６０および上部電極３０を形成した。電極径は１５０ｎｍφとした。また、合金からなる層は、構成元素のターゲットを用いて同時に成膜した。続いて、上部電極３０の表面に対してエッチングを行い、中間電位（Ｖｄｄ／２）を与えるための外部回路接続用のコンタクト部分に接続されるように厚さ２００ｎｍの配線層（Ａｌ層）を形成した。そののち、ポストアニール処理として真空熱処理炉において、２時間、３４０℃の加熱処理を施した。このようにして、図２および図３に示したメモリセルアレイとして組成および膜厚の異なる実験例１〜１２を作製した。なお、プラズマ酸化によって形成された抵抗変化層２４，６３の膜厚は、ＸＲＲ（X-ray Reflectometer：Ｘ線反射法）やＸＰＳ（X-ray Photoelectron Spectroscopy：Ｘ線光電子分光）によって分析したところ約１ｎｍであった。
【００６５】
これら実験例１〜１２において、上部電極４に接続された上部配線をＶｄｄ／２の中間電位に接地し、選択するメモリセルのゲート電極即ちワード線ＷＬに電圧を印加してオン状態とした。次に、トランジスタＴｒのソース／ドレイン１３のうち、記憶素子１０に接続されていない方に接続されている電極、即ちビット線ＢＬに、パルス幅１０ｎｓ、書き込み時の電流を約１００μＡ、印加電圧を３．０Ｖを印加する「書き込み動作」を４ｋｂｉｔのメモリセルアレイに対して行い、その後に抵抗値を読み出した。続いて、ゲート電極に電圧を印加してオン状態にし、パルス幅１０ｎｓ、消去時の電流を約１００μＡ、印加電圧を２．０Ｖを印加する「消去動作」を行い、消去状態の抵抗値を読み出した。次いで、メモリセルアレイを２ｋｂｉｔずつ書き込み（低抵抗状態）および消去（高抵抗状態）を行い、各状態の抵抗分布と１０ｋΩ以下の抵抗値に書き込みができるビットの動作割合を調べた。
【００６６】
実験例１〜１２における各層の組成は以下のとおりである。実験例１，４〜７の各層の積層順序は「下部電極／抵抗変化層／中間層／バリア層／イオン源層／上部電極」であり、実験例８〜１２の各層の積層順序は「下部電極／抵抗変化層／バリア層／中間層／イオン源層／上部電極」となっている。また、実験例２，３についてはバリア層が形成されていない。なお、実験例１〜１２における抵抗変化層（ＴｉＯｘ）の膜厚は約１ｎｍであり、更に、１〜２ｎｍのＡｌＯｘが自己生成して抵抗変化層２４，６４となる。イオン源層２１，６１の膜厚は６０ｎｍ、上部電極（Ｗ）３０の膜厚は５０ｎｍである。バリア層２２，６２および中間層２３，６３の膜厚は表１に示す。
（実験例１）ＴｉＮ／ＴｉＯｘ／Ｔｅ／Ｚｒ／ＣｕＺｒＴｅＡｌＧｅ／Ｗ
（実験例２）ＴｉＮ／ＴｉＯｘ／Ｔｅ／ＣｕＺｒＴｅＡｌＧｅ／Ｗ
（実験例３）ＴｉＮ／ＴｉＯｘ／Ｔｅ／ＣｕＺｒＴｅＡｌＧｅ／Ｗ
（実験例４）ＴｉＮ／ＴｉＯｘ／Ｔｅ／Ｚｒ／ＣｕＺｒＴｅＡｌＧｅ／Ｗ
（実験例５）ＴｉＮ／ＴｉＯｘ／Ｔｅ／Ｚｒ／ＣｕＺｒＴｅＡｌＧｅ／Ｗ
（実験例６）ＴｉＮ／ＴｉＯｘ／Ｔｅ／Ｚｒ／ＣｕＺｒＴｅＡｌＧｅ／Ｗ
（実験例７）ＴｉＮ／ＴｉＯｘ／Ｔｅ／Ｚｒ／ＣｕＺｒＴｅＡｌＧｅ／Ｗ
（実験例８）ＴｉＮ／ＴｉＯｘ／ＣｕＺｒ／Ｔｅ／ＣｕＺｒＴｅＡｌＧｅ／Ｗ
（実験例９）ＴｉＮ／ＴｉＯｘ／ＣｕＺｒ／Ｔｅ／ＣｕＺｒＴｅＡｌＧｅ／Ｗ
（実験例１０）ＴｉＮ／ＴｉＯｘ／ＣｕＺｒ／Ｔｅ／ＣｕＺｒＴｅＡｌＧｅ／Ｗ
（実験例１１）ＴｉＮ／ＴｉＯｘ／ＣｕＺｒ／Ｔｅ／ＣｕＺｒＴｅＡｌＧｅ／Ｗ
（実験例１２）ＴｉＮ／ＴｉＯｘ／ＣｕＺｒ／Ｔｅ／ＣｕＺｒＴｅＡｌＧｅ／Ｗ
【００６７】
表１は、実験例１〜１２のバリア層２２，６２および中間層２３，６３の膜厚、消去抵抗（高抵抗状態の抵抗値のメジアン）および累積度数分布から求めた書き込み動作率の一覧である。図５は、実験例１〜１２の繰り返し試験後の抵抗分布（累積度数分布）を表したものである。
【００６８】
【表１】
2012199336.tif 000003
【００６９】
まず、実験例１〜３における書き込み動作率について比較する。中間層２３の膜厚を５ｎｍとした実験例３では書き込み動作率が９９．９５％以上であった。これに対して、中間層２３の膜厚を１０ｎｍとした実験例２では２％程度しか書き込み動作ができなかった。これは、図５（Ｂ）から明らかなように、中間層２３の膜厚を厚くしたことにより素子抵抗が増大し、書き込み閾値電圧や電流が上昇したため書き込みができなくなったものと考えられる。一方、実験例１は中間層２３の膜厚が１０ｎｍで実験例３と同様であるが、書き込み動作率は９９．９％であり、良好な動作特性を示した。これはイオン源層２１と中間層２３の間の界面にＺｒからなるバリア層２２を設けたことにより、下部電極１０側への過剰なＡｌイオンの拡散が抑制され、下部電極１０と抵抗変化層２４との界面における高抵抗膜（ＡｌＯｘ）の形成が抑制されたため素子抵抗の上昇が抑えられたものと考えられる。
【００７０】
次に、実験例１および実験例３の低電流の動作について比較する。図７（Ａ），（Ｂ）は、実験例１（図７（Ａ））および実験例３（図７（Ｂ））について書き込み／消去時の印加電圧を３．０Ｖ／２．０Ｖ、書き込み／消去時のパルス幅を１０ｎｓ／１０ｎｓ、電流を５０μＡとして１０6回の低電流繰り返し耐久試験を行った結果である。実験例１では１０6回以上の良好なデータ保持特性を示したのに対し、実験例３では１０2回程度でデータ保持特性が失われた。これは中間層２３の厚みに起因したものであると考えられる。中間層２３として厚さ１０ｎｍのＴｅ層を積層させた実験例１では、Ａｌイオンが移動しやすいためイオン源層成膜直後にＡｌＴｅ層が形成される。ＡｌＴｅ層は厚いほど抵抗が高く、ＡｌＴｅ層により大きな電圧バイアスが分圧されるので、Ａｌイオンの移動を促進する効果がある。よって、消去時に抵抗変化層２４中に形成されたＡｌの伝導パスがイオン源層２１へ戻りやすい。このため実験例１は実験例３よりも消去特性に優位性を示したと考えられる。
【００７１】
以上のことから、バリア層２２を設けたことにより中間層２３の膜厚を厚くしても下部電極１０側へのＡｌイオンの過剰な拡散が抑制され、Ａｌイオンの移動度を保持したまま素子抵抗の上書が抑えられたことがわかる。即ち、バリア層２２を設けることにより、記憶素子１の低抵抗化および低電流動作特性を両立することができる。
【００７２】
また、実験例１および実験例４〜７を用いてバリア層２２の膜厚とメジアン抵抗および抵抗分離幅との関係を説明する。図８（Ａ），（Ｂ）は、図５（Ａ），（Ｄ）〜（Ｆ），図６（Ａ）に示した結果をもとにバリア層２２の膜厚とメジアン抵抗との関係（図８（Ａ））およびバリア層２２の膜厚と抵抗分離幅との関係（図８（Ｂ））を表したものである。メジアン抵抗は、図８（Ａ）からわかるようにバリア層２２の膜厚の増加に伴って小さくなる。即ち、バリア層２２を設けることによって素子抵抗の上昇が抑えられたといえる。但し、図８（Ｂ）からわかるように、バリア層２２の膜厚が厚すぎると抵抗分離幅が小さくなり、抵抗分離特性が低くなる。実験例１の中間層２３は実験例４〜７と比較して膜厚が２倍厚いため素子抵抗が大きくなっていることが容易に推察される。以上の結果から、記憶素子１の低抵抗化および低電流動作特性を両立可能なバリア層２２の膜厚は、少なくとも０．１ｎｍよりも厚く１ｎｍよりも薄いことが好ましいといえる。
【００７３】
次に、中間層６３と抵抗変化層６４との間にバリア層６２を設けた実験例８〜１２の膜厚とメジアン抵抗および抵抗分離幅との関係を説明する。図９（Ａ），（Ｂ）は、図６（Ｂ）〜（Ｆ）に示した結果をもとにバリア層６２の膜厚とメジアン抵抗との関係（図９（Ａ））およびバリア層２２の膜厚と抵抗分離幅との関係（図９（Ｂ））を表したものである。メジアン抵抗は、図９（Ａ）からわかるように、上記実験例１，４〜７と同様に、バリア層６２の膜厚の増加に伴って小さくなる。具体的には、バリア層６４を設けていない実験例３（８７ＭΩ）に対して実験例８，１１ではそれぞれ４．５ＭΩおよび７１ｋΩと抵抗が小さくなっている。但し、バリア層の厚みを１ｎｍとした実験例１２は素子抵抗が低下し過ぎたことにより、図６（Ｆ）に示したように書き込み動作率が低下した。具体的には事件例８〜１１の書き込み動作率が９９．９％以上であるのに対し、実験例１２は６７．７％に低下した。また、図９（Ａ），（Ｂ）から記憶素子２の低抵抗化および低電流動作特性を両立可能なバリア層２２の膜厚は、上記実験例１，４〜７と同様に、少なくとも０．１ｎｍよりも厚く１ｎｍよりも薄いことが好ましいといえる。
【００７４】
また、図８（Ａ），（Ｂ）および図９（Ａ），（Ｂ）の結果から、バリア層２２，６２を設けることにより、その位置および材料に関係なく、記憶素子１，２の素子抵抗が低減されると共に、低電流動作特性が向上することがわかった。
【００７５】
以上、実施の形態，変形例および実施例を挙げて本発明を説明したが、本発明は、上記実施の形態等に限定されるものではなく、種々変形することが可能である。
【００７６】
例えば、上記実施の形態および変形例では、記憶素子１，２およびメモリセルアレイの構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。具体的には、上記実施の形態および変形例ではバリア層２２（６２）を１層（イオン源層２１と中間層２３との間、または中間層６３と抵抗変化層６４との間）に設けた例を挙げて説明したが、イオン源層と中間層との間および中間層と抵抗変化層との間の両方に設けてもよい。
【００７７】
更に、例えば、上記実施の形態等において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、イオン源層２１，６１には、上記組成比率を崩さない範囲で、他の遷移金属元素、例えばＴｉ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗを添加してもよい。また、Ｃｕ，Ａｇまたは亜鉛Ｚｎ以外にも、ニッケル（Ｎｉ）などを添加してもよい。
【符号の説明】
【００７８】
１，２…記憶素子、１０…下部電極、２０，６０…記憶層、２１，６１…イオン源層、２２，６２…バリア層、２３，６３…中間層、２４，６４…抵抗変化層、３０…上部電極、４１…半導体基板、４３…ソース／ドレイン領域、４４…ゲート電極、４５，４７…プラグ層、４６…金属配線層、４８…アクティブ領域、５１，５２…コンタクト部
【図１】
2012199336.tif 000004
【図２】
2012199336.tif 000005
【図３】
2012199336.tif 000006
【図４】
2012199336.tif 000007
【図５】
2012199336.tif 000008
【図６】
2012199336.tif 000009
【図７】
2012199336.tif 000010
【図８】
2012199336.tif 000011
【図９】
2012199336.tif 000012