(57)【要約】【課題】  実施形態は、メモリセルの信頼性を向上可能な半導体記憶装置を提供する。【解決手段】  本実施形態の半導体記憶装置によれば、複数のメモリセルを有するメモリセルアレイと、前記メモリセルのデータを消去する場合において、消去後に第１データを書き込む予定のメモリセルの第１閾値分布を、消去後に第２データを書き込む予定のメモリセルの第２閾値分布より低くする制御回路とを備え、前記第１データを有するメモリセルの閾値分布は、前記第２データを有するメモリセルの閾値分布より低いことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルのデータを消去する場合において、消去後に第１データを書き込む予定のメモリセルの第１閾値分布を、消去後に第２データを書き込む予定のメモリセルの第２閾値分布より低くする制御回路とを備え、
前記第１データを有するメモリセルの閾値分布は、前記第２データを有するメモリセルの閾値分布より低いことを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置は、
入出力回路と、前記第２データと前記第２閾値分布とを対応付けて保持する記憶部とをさらに備え、
前記制御回路は、前記入出力回路から入力されたデータを前記記憶部内の前記第２データと比較し、前記入出力回路から入力されたデータが前記第２データと一致するとき、前記第２データを書き込むメモリセルを前記第２閾値分布となるよう設定する
ことを特徴とする半導体記憶装置。
【請求項３】
前記制御回路が前記第２データを書き込むメモリセルを前記第２閾値分布となるよう制御したのち、前記第２データを書き込むことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記メモリセルアレイは、複数の不揮発性メモリセルを直列接続してなるメモリストリング、及び前記メモリストリングの両端にそれぞれ接続される選択トランジスタを含むＮＡＮＤセルユニットを含み、
前記不揮発性メモリセルの制御ゲート電極に接続されるワード線と、
前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、
前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、
前記制御回路は、
前記第２データを書き込むメモリセルを、過消去状態を解消した前記第２閾値分布に設定するソフトプログラム動作を行うことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
電源投入時に、前記メモリセルアレイ内に記憶された、前記第２データと前記第２データを書き込むメモリセルの閾値分布とを前記記憶部に保持させることを特徴とする請求項１乃至請求項４記載の半導体記憶装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の例として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリの書き込み方法は、選択されたワード線に初期プログラム電圧（初期Ｖｐｇｍ）を印加したのちに、初期プログラム電圧をステップアップ電圧（ΔＶｐｇｍ）ずつ高くしてプログラム電圧を印加する方法（ステップアップ方法）である。
【０００３】
この書き込み方法によって、メモリセルは、閾値電圧が高い状態を書き込み状態（“０”データ）として保持する。また、閾値電圧が低い状態を消去状態（“１”データ）として保持する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−５２５９３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、メモリセルの信頼性を向上可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体記憶装置によれば、複数のメモリセルを有するメモリセルアレイと、前記メモリセルのデータを消去する場合において、消去後に第１データを書き込む予定のメモリセルの第１閾値分布を、消去後に第２データを書き込む予定のメモリセルの第２閾値分布より低くする制御回路とを備え、前記第１データを有するメモリセルの閾値分布は、前記第２データを有するメモリセルの閾値分布より低いことを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態の半導体記憶装置の一例であるＮＡＮＤ型フラッシュメモリの全体構成を示すブロック図。
【図２】第１実施形態の書き込み動作の閾値分布図。
【図３】第１実施形態のメモリセルの閾値分布の変化を示す図。
【図４】第１実施形態の書き込み動作を示すフローチャート図。
【発明を実施するための形態】
【０００８】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通
する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
【０００９】
（第１の実施形態）
本実施形態に係る半導体記憶装置は、メモリセルに例えば多値のデータを上書きする場合において、閾値電圧が高い“００”データ、“０１”データ、“１０”データを書き込む予定のメモリセルに対して、消去動作後にソフトプログラムを行い、閾値電圧が低い“１１”データを保持する予定のメモリセルに対して、消去動作後にソフトプログラムを行わない。これにより、書き込みを行わない“１１”データの閾値分布は低いままであり、“００”データ、“０１”データ、“１０”データの書き込み動作による近接効果の影響を受けても閾値電圧が小さい。また、書き込みを行う“００”データ、“０１”データ、“１０”データの閾値分布は高くなる。“００”データ、“０１”データ、“１０”データを書き込む際の隣接効果を小さくできるため、“００”データ、“０１”データ、“１０”データの閾値分布が太くなり、閾値分布の一部が重なるなどの不具合を防止できる。
【００１０】
［半導体記憶装置の構成］
本実施形態に係る半導体記憶装置について、図１に示す一例のＮＡＮＤ型フラッシュメモリを用いて説明する。図１に示すように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ロウデコーダ２、ドライバ回路３、電圧発生回路４、データ入出力回路５、制御部６、ソース線ＳＬドライバ７、及びセンスアンプ８を備える。
【００１１】
＜メモリセルアレイ＞
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、複数のＮＡＮＤストリング１１を備える。このＮＡＮＤストリング１１は、複数の不揮発性のメモリセルと、選択トランジスタＳＴ１、ＳＴ２を含む。図１に示すように、６４個のメモリセルは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置される。直列接続されたメモリセルＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。またメモリセルＭＴは、隣接するもの同士でソース、ドレインを共有している。
【００１２】
なお、直列接続されるメモリセルＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。
【００１３】
メモリセルＭＴは、２値以上のデータを保持可能とする。このメモリセルＭＴの構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成された絶縁膜（電荷蓄積層より誘電率の高い絶縁膜）と、この絶縁膜上に形成された制御ゲートとを有するＭＯＮＯＳ構造である。なお、メモリセルＭＴの構造は、ＦＧ型であってもよい。ＦＧ型とは、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだ構造である。
【００１４】
メモリセルＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。
【００１５】
同一行にあるメモリセルＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。
【００１６】
また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
【００１７】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＴはブロックＢＬＫ単位で一括してデータが消去される。
【００１８】
＜ロウデコーダ＞
ロウデコーダ２は、ブロックデコーダ２０、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）２１乃至２３を備える。ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部６から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。ブロックデコーダ２０からブロック選択信号が転送トランジスタ２１乃至２３に転送される。これにより、転送トランジスタ２１乃至２３はオン状態となる。これにより、ブロックデコーダ２０から与えられる選択信号に基づいて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ転送する。
【００１９】
＜ドライバ回路＞
ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲー
ト線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備え
る。本実施形態では、ワード線ドライバ３３、セレクトゲート線ドライバ３１、及び３２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられる。
【００２０】
セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が“Ｌ”レベルであった場合、０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤ（例えば、１．８[Ｖ]）する。
【００２１】
また、セレクトゲート線ドライバ３１と同様にセレクトゲート線ドライバ３２は、選択
ブロックＢＬＫに対応するセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み
出し時、データのベリファイ時にセレクトゲート線ＳＧＳ１を介してそれぞれ必要とする
電圧を選択トランジスタＳＴ２のゲートに転送する。この時、セレクトゲート線ドライバ
３２は選択トランジスタＳＴ２のゲートに信号ｓｇｓを転送する。信号ｓｇｓは、その信
号が“Ｌ”レベルであった場合０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤとする。
【００２２】
＜電圧発生回路＞
電圧発生回路４は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路３に供給する。
【００２３】
＜データ入出力回路＞
データ入出力回路５は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部６に出力する。また、データ入出力回路５は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ８に出力する。
【００２４】
また、データをホストに出力する際は、制御部６の制御に基づき、センスアンプ８が増幅したデータを、データ線Ｄｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストへ出力する。
【００２５】
＜制御部＞
制御部６は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路５を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部６はアドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。
【００２６】
制御部６は、前述したブロック選択信号をロウデコーダ２に出力する。また、制御部６はカラム選択信号をセンスアンプ８に出力する。カラム選択信号とは、センスアンプ８のカラム方向を選択する信号である。
【００２７】
また、制御部６には、図示せぬメモリコントローラから供給された制御信号が与えられ
る。制御部６は供給された制御信号により、図示せぬＩ／Ｏ端子を介してホスト（host）
からデータ入出力回路５に供給された信号がアドレスであるのか、データであるのかを
区別する。
【００２８】
制御部６は、ＲＯＭ（図示略；記憶部）を有する。このＲＯＭは、1ページ分のデータを保持するレジスタと、テーブルを有する。
【００２９】
入力されたデータがデータ入出力回路５を介してセンスアンプ８に転送されるとともに、このＲＯＭに転送される。これにより、1ページ分のデータがレジスタに保持される。また、ＲＯＭは、第１データ（例えば多値データの場合には、“１１”データ）と第１データを書き込む予定のメモリセルの消去状態の閾値分布（第１閾値分布）、第２データ（例えば多値データの場合には、“００”データ、“０１”データ、“１０”データのいずれかのデータの総称を示す）と第２データを書き込む予定のメモリセルの消去状態の閾値分布（第２閾値分布）をそれぞれ対応付けたテーブルを有する。
【００３０】
制御部６は、レジスタに保持された１ページ分のデータのうち各２ビットのデータが、第１データに属するか、第２データに属するかを判定する。
【００３１】
制御部６は、第１データを書き込む予定のメモリセルに対して、テーブルの中の対応する第１閾値分布になるように設定する。例えば、消去動作後の閾値分布を第１閾値分布とする。このとき、消去動作を行ったのち、第１データを書き込む予定のメモリセルに対して、ソフトプログラムは行わない。
【００３２】
一方で、制御部６は、第２データを書き込む予定メモリセルに対して、テーブルの中の対応する第２閾値分布になるように設定する。例えば、消去動作後の閾値分布を第１閾値分布とし、第１閾値分布よりも第２閾値分布が高い場合、第２データを書き込む予定メモリセル、ソフトプログラムは行う。
【００３３】
＜ソース線ＳＬドライバ＞
ソース線ＳＬドライバ７は、制御部６により入力される内部制御信号で動作する。例えば、消去の際に、ソース線ＳＬドライバ７は制御部６により制御されて、ソース線ＳＬ側からビット線ＢＬに電圧ＶＤＤが転送される。
【００３４】
＜センスアンプ＞
センスアンプ８は、読み出し動作の際には、メモリセルアレイ１から読み出されたデータをセンス・増幅して一時的に保持し、データ線Ｄｌｉｎｅを介してデータ入出力回路５に転送する。また、書き込み動作の際には、ビット線ＢＬを介して、センスアンプ８は、データ入出力回路５から転送されたデータをメモリセルアレイ１に転送する。
【００３５】
［半導体装置の書き込み動作］
次に、本実施形態の半導体記憶装置の消去動作及び書き込み動作を、図２及び図３の閾値分布図、図４のフローチャート図を用いて説明する。説明の便宜上、多値データを書き込む場合を例に説明する。
【００３６】
＜消去動作＞
まず、図４に示すように、ステップＳ１で、メモリセルＭＴの所定範囲のデータをブロック単位で消去する（図３（ａ）が対応）。そして、ステップＳ２で、所定範囲に書き込むデータが１ページ分毎にデータがＮＡＮＤ型フラッシュメモリに入力されると、１ページ分のデータがレジスタに保持される。ステップＳ３で、制御部６は、レジスタに保持された１ページ分のデータのうち各２ビットのデータが、第１データに属するか、第２データに属するかを判定する。
【００３７】
ステップＳ４で、図２（ａ）及び図３（ｂ）に示すように、制御部６は、第２データを書き込む予定のメモリセルに対して、ソフトプログラムを行うよう制御する。具体的には、制御部６は、第２データを書き込む予定のメモリセルのアドレスなどをロウデコーダ２とセンスアンプ８に出力する。このソフトプログラムは、全ワード線ＷＬに一括して行うのではなく、ワード線ＷＬ１本ごとに行い、選択されたメモリセルに対して、ドライバ回路３は昇圧した電圧を転送トランジスタ２１乃至２３を介して印加する。その後、ソフトプログラムのベリファイ動作では、選択されたワード線ＷＬに所望の読み出し電圧を印加し、選択されたワード線ＷＬと隣接するワード線ＷＬに非選択読み出し電圧を印加する。これにより、選択されたワード線ＷＬに接続されたメモリセルの閾値分布は、第１閾値分布（図２（ａ）内の“Ｅ状態”）から第２閾値分布（図２（ａ）内の“ＳＰ状態”；“Ｅ状態”が消去しすぎた過消去状態であったとしても、“ＳＰ状態”は過消去状態を解消した状態となる）になるまで、ソフトプログラムとベリファイ動作を繰り返す。
【００３８】
ここで、ベリファイ動作では、読み出し電圧を印加したときに、データを読み出せないメモリセルが全体の例えば０．１％を超えたときに、ベリファイパスする。これにより、ステップＳ４が終了する。その結果、  図２（ｂ）に示すように、第１データを書き込む予定のメモリセルの閾値分布は、第１閾値分布であり、第２データを書き込む予定のメモリセルの閾値分布は、第２閾値分布である。第２閾値分布は、第１閾値分布よりも高くなる。
【００３９】
＜書き込み動作＞
図２（ｃ）に示すように、図２（ｂ）で第２閾値分布の閾値分布を有するメモリセルに対して、制御部６は第２データを書き込むよう制御する。具体的には、制御部６は、第２データを書き込む予定のメモリセルを、前述した方法と同様に選択する。選択されたメモリセルに対して、ドライバ回路３は昇圧した電圧を転送トランジスタ２１乃至２３を介して印加する。これにより、選択されたメモリセルに例えば“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベルのデータを書き込む。
【００４０】
図２（ｄ）、図３（ｃ）に示すように、各メモリセルは“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベルのデータを保持する。
【００４１】
［第１実施形態の効果］
以上より、本実施形態の半導体記憶装置は、メモリセルの信頼性を向上できる。以下、具体的に説明する。
【００４２】
本実施形態の半導体記憶装置は、消去動作後に閾値電圧が高い“００”データ、“０１”データ、“１０”データを書き込む予定のメモリセルに対して、消去動作後にソフトプログラムを行う。本実施形態の半導体記憶装置は、例えば消去動作後に閾値電圧が高い“００”データ、“０１”データ、“１０”データを書き込む予定のメモリセルに対してソフトプログラムを行わない場合（比較例１）と比較して、“００”データ、“０１”データ、“１０”データを書き込む際の閾値電圧の変化量を小さくできる。すなわち、本実施形態の半導体記憶装置は、比較例１と比べて隣接メモリセルから受ける隣接効果を小さくできる。
【００４３】
その結果、本実施形態の半導体記憶装置は、比較例と比べて“００”データ、“０１”データ、“１０”データを有するメモリセルの閾値分布を狭くでき、“００”データの閾値分布、“０１”データの閾値分布と“１０”データの閾値分布の一部が重なる可能性を低減できる。これにより、本実施形態の半導体記憶装置は、書き込み不良を低減でき、メモリセルの信頼性を向上できる。
【００４４】
一方で、本実施形態の半導体記憶装置は、消去動作後に閾値電圧が“１１”データを保持する予定のメモリセルに対して、消去動作後にソフトプログラムを行わない。本実施形態の半導体記憶装置は、例えば消去動作後に全メモリセルに対してソフトプログラムを行う場合（比較例２）と比較して、書き込み不良を低減できる。比較例２の場合には、全メモリセルの閾値分布がソフトプログラムにより高くシフトする。したがって、多値のデータを有するメモリセルの閾値分布において、“Ｅ”状態の閾値分布と“Ａ”状態の閾値分布が一部重なる可能性があり、書き込み不良の可能性がある。しかし、本実施形態の半導体記憶装置では、消去動作後に“１１”データ書き込み予定のメモリセルに対して、消去動作後にソフトプログラムを行わないため、“Ｅ”状態の閾値分布と“Ａ”状態の閾値分布が一部重なる可能性を低減できる。その結果、本実施形態の半導体記憶装置は、書き込み不良を低減でき、メモリセルの信頼性を向上できる。
【００４５】
本実施形態の半導体記憶装置は、メモリセルの信頼性を向上できる。
【００４６】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００４７】
１…メモリセルアレイ
２…ロウデコーダ
３…ドライバ回路
４…電圧発生回路
５…データ入出力回路
６…制御部
７…ソース線ＳＬドライバ
８…センスアンプ
１１…ＮＡＮＤストリング
ＭＴ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ
【図１】
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【図２】
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【図３】
2012212482.tif 000005
【図４】
2012212482.tif 000006