(57)【要約】【課題】電源電圧の変動に対して高い効果が得られるデカップリングキャパシタを搭載可能な半導体装置を提供する。【解決手段】半導体装置１０は、半導体基板２３と、半導体基板２３を貫通し、かつ電源ライン１２及び接地ライン１３に電気的に接続された複数の貫通電極２１と、半導体基板２３の裏面に設けられ、かつ複数の貫通電極２１に電気的に接続され、かつデカップリングキャパシタ４０が実装される複数の端子２２とを含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板を貫通し、かつ電源ライン及び接地ラインに電気的に接続された複数の貫通電極と、
前記半導体基板の裏面に設けられ、かつ前記複数の貫通電極に電気的に接続され、かつデカップリングキャパシタが実装される複数の端子と、
を具備することを特徴とする半導体装置。
【請求項２】
前記複数の端子を覆うモールドをさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の端子を露出するようにして前記半導体基板の裏面に設けられたモールドをさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板を貫通し、かつ電源ライン及び接地ラインに電気的に接続された複数の貫通電極と、
前記半導体基板の裏面に設けられ、かつ前記複数の貫通電極に電気的に接続された複数の端子と、
前記複数の端子に電気的に接続された複数のデカップリングキャパシタと、
を具備することを特徴とする半導体装置。
【請求項５】
前記複数の端子及び前記デカップリングキャパシタを覆うモールドをさらに具備することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の端子及び前記複数のデカップリングキャパシタを露出するようにして前記半導体基板の裏面に設けられたモールドをさらに具備することを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記複数の端子は、前記電源ラインに電気的に接続された複数の第１の端子と、前記接地ラインに電気的に接続された複数の第２の端子とをそれぞれ有する複数のペアからなり、
前記複数のペアのサイズは、前記デカップリングキャパシタのサイズに応じて複数種類用意されることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路は、プリント回路基板（ＰＣＢ：Printed Circuit Board）に複数の半導体チップが実装されて構成され、これら複数の半導体チップが例えば１つのシステムを構成する。システム全体で安定した動作のために、電源ネットワークの最適化を行うが、電源設計の評価や検討を時間軸で行うことは非常に困難である。このため、例えば、電圧供給源に接続された電源ライン−接地ライン間のインピーダンスを周波数領域で解析し、インピーダンスを許容値以下に抑えることで、時間軸領域での電圧変動の最適化を図る手法が用いられる。そして、システムのインピーダンス解析により、その値がターゲット以下となるように、シリコン基板、パッケージ、或いはＰＣＢなどにデカップリングキャパシタを複数個搭載し、電源ネットワークの最適化を図っている。
【０００３】
これらのデカップリングキャパシタは、対象デバイスにできるだけ近接して配置し、電流ループをできるだけ小さく保つことにより、最善の効果を得ることができる。このため、一般的には、対象デバイスの直下のＰＣＢ上へデカップリングキャパシタを複数個搭載する対策が取られているが、パッケージの半田ボール（バンプ）が狭ピッチ化するのに伴い、デカップリングキャパシタを搭載する領域を確保することが困難になりつつある。また、ＰＣＢにデカップリングキャパシタを搭載する領域を設けることにより、ＰＣＢ上の信号線を作製する際に、配線できなかったり、迂回を余儀なくされるなど、配線を作製する工程への影響も大きくなっている。
【０００４】
また、ＰＣＢやパッケージ内部にデカップリングキャパシタを埋め込む手法もとられるが、このような構造では後から特性を調整することができない。また、デカップリングキャパシタが故障した際には、部品だけを交換することができないため、パッケージ全体若しくはＰＣＢ全体を不良品として交換しなければならず、コストの増大を招く結果となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３１１６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、電源電圧の変動に対して高い効果が得られるデカップリングキャパシタを搭載可能な半導体装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置は、半導体基板と、前記半導体基板を貫通し、かつ電源ライン及び接地ラインに電気的に接続された複数の貫通電極と、前記半導体基板の裏面に設けられ、かつ前記複数の貫通電極に電気的に接続され、かつデカップリングキャパシタが実装される複数の端子とを具備する。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る半導体パッケージ１０の構成を示す断面図。
【図２】図１に示した半導体チップ２０の構成を示す断面図。
【図３】半導体パッケージ１０が実装された半導体集積回路３０の一例を示す断面図。
【図４】デカップリングキャパシタ４０が実装された半導体チップ２０の構成を示す断面図。
【図５】半導体チップ２０の一例を示す平面図。
【図６】実施例１に係る半導体パッケージ１０の構成を示す断面図。
【図７】実施例２に係る半導体パッケージ１０の製造工程を示す断面図。
【図８】実施例２に係る半導体パッケージ１０の構成を示す断面図。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
図１は、実施形態に係る半導体パッケージ（半導体装置）１０の構成を示す断面図である。パッケージ基板（インターポーザ）１１の内部には、電源ライン（ＶＤＤライン）１２、接地ライン（ＶＳＳライン）１３、及び信号線を含む複数の配線が設けられている。ＶＤＤライン１２には、電源電圧ＶＤＤが供給される。ＶＳＳライン１３には、接地電圧ＶＳＳが供給される。
【００１１】
インターポーザ１１の表面には、半導体チップ２０がフリップチップ接続されている。すなわち、インターポーザ１１の表面と半導体チップ２０の表面とが向き合うようにして、半導体チップ２０は、複数の突起状電極（バンプ）を介してインターポーザ１１に実装（マウント）されている。
【００１２】
半導体チップ２０は、例えば樹脂からなるモールド（封止材）１５によってインターポーザ１１上に封止されている。具体的には、インターポーザ１１と半導体チップ２０との間がモールド１５によって満たされ、かつ半導体チップ２０の裏面及び側面がモールド１５によって覆われている。インターポーザ１１の裏面には、インターポーザ１１内の配線に電気的に接続されるようにして、複数のバンプ１４が設けられている。以上のようにして、半導体パッケージ１０が構成される。
【００１３】
図２は、図１に示した半導体チップ２０をより詳細に示している。例えばシリコン基板からなる半導体基板２３の表面には、半導体素子や配線を含む半導体回路２４が設けられている。半導体回路２４は、電源電圧ＶＤＤが供給されるＶＤＤライン、及び接地電圧ＶＳＳが供給されるＶＳＳラインを備えている。図２では、半導体基板２３の下側の面が表面に対応し、半導体基板２３の上側の面が裏面に対応する。
【００１４】
半導体回路２４上（図２では下側）には、半導体チップ２０をインターポーザ１１に電気的に接続するための複数のバンプ２５が設けられている。このバンプ２５は図１には図示していないが、半導体チップ２０のバンプ２５がインターポーザ１１の表面に接するようにして、半導体チップ２０がインターポーザ１１上に実装される。
【００１５】
半導体基板２３内には、これを上下に貫通する複数の貫通電極２１が設けられている。半導体基板２３の裏面には、絶縁膜２６を介して、デカップリングキャパシタを実装するための複数の端子２２が設けられている。複数の貫通電極２１の一端は、複数の端子２２に電気的に接続され、複数の貫通電極２１の他端は、半導体回路２４及びバンプ２５を介してインターポーザ１１内のＶＤＤライン１２及びＶＳＳライン１３に電気的に接続されている。以上のようにして、半導体チップ２０が構成される。
【００１６】
図３は、半導体パッケージ１０が実装された半導体集積回路３０の一例を示す断面図である。プリント回路基板（プリント配線基板）３１内には、電源ライン（ＶＤＤライン）３２、接地ライン（ＶＳＳライン）３３、及び信号線を含む複数の配線が設けられている。
【００１７】
プリント回路基板３１上には、電源回路３４が設けられている。電源回路３４は、プリント回路基板３１のＶＤＤライン３２に電源電圧ＶＤＤを供給し、ＶＳＳライン３３に接地電圧ＶＳＳを供給する。
【００１８】
また、プリント回路基板３１上には、図１に示した半導体パッケージ１０が実装されている。半導体パッケージ１０は、これのバンプ１４がプリント回路基板３１の配線に電気的に接続されるように配置される。また、プリント回路基板３１内のＶＤＤライン３２及びＶＳＳライン３３はそれぞれ、半導体パッケージ１０内のＶＤＤライン１２及びＶＳＳライン１３にバンプ１４を介して電気的に接続されている。半導体チップ２０の端子２２には、デカップリングキャパシタ４０が電気的に接続されている。以上のようにして、半導体集積回路３０が構成される。
【００１９】
次に、デカップリングキャパシタ４０を半導体チップ２０に実装する方法について説明する。図４は、デカップリングキャパシタ４０が実装された半導体チップ２０の構成を示す断面図である。
【００２０】
半導体パッケージ１０や他のデバイスをプリント回路基板３１に実装して半導体集積回路３０を作製した後に、システム全体の電源解析を行う。その結果として、追加のデカップリングキャパシタ４０が必要であると判断されたものとする。
【００２１】
パッケージ作製時には、図１に示すように、半導体チップ２０や端子２２は、モールド１５で覆われている。まず、図４に示すように、モールド１５を研磨し、デカップリングキャパシタ４０を実装するための複数の端子２２を露出させる。続いて、電源解析によって必要と判断された容量を実現するための所定数のデカップリングキャパシタ４０を端子２２に実装する。回路構成としては、この所定数のデカップリングキャパシタ４０は、ＶＤＤライン１２とＶＳＳライン１３との間に並列に接続される。
【００２２】
デカップリングキャパシタ４０は、ＶＤＤライン１２とＶＳＳライン１３との間に接続され、電源電圧の変動を抑えてジッタやノイズを低減するものである。このため、半導体チップ２０の裏面には、ＶＤＤライン１２に電気的に接続された複数の端子２２と、ＶＳＳライン１３に電気的に接続された複数の端子２２とが交互に一方向に沿って並んでいる。そして、各デカップリングキャパシタ４０は、ＶＤＤライン１２に電気的に接続された１個の端子２２と、ＶＳＳライン１３に電気的に接続された１個の端子２２とに電気的に接続される。
【００２３】
次に、半導体チップ２０に備えられる端子２２のサイズ及びレイアウトについて説明する。コスト低減を図るために、汎用キャパシタをデカップリングキャパシタ４０として使用することを考える。汎用キャパシタは、容量に応じてサイズが予め決まっている。
【００２４】
一方で、半導体パッケージ１０が実装される半導体集積回路３０の仕様や構成に応じて、システム全体の電源解析によって必要とされる容量は変わってくる。また、算出された容量を実現するために、サイズの異なる、すなわち容量の異なる複数種類の汎用キャパシタを組み合わせることが必要となる。
【００２５】
図５は、半導体チップ２０の平面図の一例である。汎用キャパシタとしてのデカップリングキャパシタ４０−１は、ＶＤＤライン１２に電気的に接続された電源端子２２Ａ−１と、ＶＳＳライン１３に電気的に接続された接地端子２２Ｂ−１とに電気的に接続されている。汎用キャパシタとしてのデカップリングキャパシタ４０−１のサイズが予め分かっているため、電源端子２２Ａ−１及び接地端子２２Ｂ−１からなるペアは、デカップリングキャパシタ４０−１のサイズに合わせて、サイズ及びレイアウトが決定される。
【００２６】
また、デカップリングキャパシタ４０−１とサイズが異なる汎用キャパシタであるデカップリングキャパシタ４０−２は、ＶＤＤライン１２に電気的に接続された電源端子２２Ａ−２と、ＶＳＳライン１３に電気的に接続された接地端子２２Ｂ−２とに電気的に接続されている。電源端子２２Ａ−２及び接地端子２２Ｂ−２からなるペアは、デカップリングキャパシタ４０−２のサイズに合わせて、サイズ及びレイアウトが決定される。
【００２７】
このように、本実施形態では、半導体チップ２０に設けられる端子２２として、複数種類の汎用キャパシタのサイズに合わせて、複数種類のサイズ及びレイアウトを有する端子が用意されている。
【００２８】
（実施例１）
図６は、実施例１に係る半導体パッケージ１０の構成を示す断面図である。図６に示すように、半導体パッケージ１０の作製が完了した段階で、デカップリングキャパシタ４０用の端子２２をモールド１５で覆うことなく、最初から露出させておいても良い。
【００２９】
すなわち、モールド１５で半導体チップ２０をインターポーザ１１上に封止する製造工程において、モールド１５は、その上面が端子２２の上面より低くなるように形成される。これは、モールド１５の材料である樹脂の量を調整すればよい。これにより、モールド１５を形成した状態で、端子２２が露出される。そして、半導体パッケージ１０が半導体集積回路３０に実装された段階で、必要な数のデカップリングキャパシタ４０が端子２２に接続される。
【００３０】
実施例１では、システム（半導体集積回路３０）全体の電源解析によってデカップリングキャパシタ４０が必要となった場合に、モールド１５を研磨する工程を省くことができる。これにより、製造コストを低減することができる。
【００３１】
（実施例２）
システム全体の電源解析によって必要となったデカップリングキャパシタ４０を半導体チップ２０に実装した後に、半導体チップ２０及びデカップリングキャパシタ４０をモールド１５で覆うようにしてもよい。
【００３２】
まず、図７に示すように、半導体チップ２０がモールド１５で覆われていない状態で、半導体パッケージ１０をプリント回路基板３１に実装する。続いて、システム全体の電源解析を行い、必要な容量を実現するデカップリングキャパシタ４０を算出する。続いて、デカップリングキャパシタ４０を半導体チップ２０に実装する。
【００３３】
続いて、図８に示すように、端子２２及びデカップリングキャパシタ４０を覆うようにして、半導体チップ２０をインターポーザ１１上に封止する。実施例２では、モールド１５を形成する工程が１回で済むとともに、端子２２及びデカップリングキャパシタ４０をモールド１５で被覆することが可能となる。
【００３４】
以上詳述したように本実施形態では、半導体チップ２０の半導体基板２３内に、これを貫通し、かつＶＤＤライン及びＶＳＳラインに電気的に接続された複数の貫通電極２１を設ける。さらに、半導体チップ２０の裏面に、貫通電極２１に電気的に接続され、かつデカップリングキャパシタ４０を実装するための複数の端子２２を設ける。そして、半導体チップ２０の表面がインターポーザ１１と向き合うにようにして、半導体チップ２０とインターポーザ１１とをバンプ２５を介してフリップチップ接続するようにしている。
【００３５】
従って本実施形態によれば、デカップリングキャパシタ４０を半導体チップ２０の近傍に配置することができる。これにより、電源電圧の安定化に対して高い効果が得られるため、半導体チップ２０が実装されるシステム（半導体集積回路３０）全体に対してジッタやノイズの低減が可能となる。結果として、半導体集積回路３０の誤動作を防ぐことができる。
【００３６】
また、ボードサイズの変更等、システム側の都合により、搭載される最適なデカップリングキャパシタの変更が必要な場合でも、パッケージを再設計することなくデカップリングキャパシタを追加することが可能である。これにより、製造コストが低減できる。
【００３７】
また、デカップリングキャパシタ４０は半導体パッケージ１０の表面（すなわち、半導体チップ２０の裏面）に実装されるので、デカップリングキャパシタ４０が何らかの理由で破損した場合でも、デカップリングキャパシタ４０の交換が容易に行える。よって、デカップリングキャパシタ４０の破損に対して半導体パッケージ１０全体を交換する必要がなくなるので、製造コストを低減することが可能となる。
【００３８】
また、汎用キャパシタのサイズに合わせて端子２２のサイズ及びレイアウトを決定している。さらに、複数種類の汎用キャパシタを搭載できるようにするために、汎用キャパシタに合わせた複数種類のサイズ及びレイアウトを有する複数の端子２２を半導体チップ２０に設けるようにしている。これにより、汎用キャパシタを使用しつつ、最適な容量に対応した複数のデカップリングキャパシタ４０を半導体チップ２０に実装することができる。
【００３９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４０】
１０…半導体パッケージ、１１…インターポーザ、１２，３２…電源ライン、１３，３３…接地ライン、１４，２５…バンプ、１５…モールド、２０…半導体チップ、２１…貫通電極、２２…端子、２３…半導体基板、２４…半導体回路、２６…絶縁膜、３０…半導体集積回路、３１…プリント回路基板、３４…電源回路、４０…デカップリングキャパシタ。
【図１】
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【図２】
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【図３】
2012064892.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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