(57)【要約】【課題】ランプアニール工程での基板の温度ばらつきを抑制する。【解決手段】半導体チップ（２２）に導入、配置される複数の回路ブロック（Ａ１〜Ｅ６）の初期レイアウト（３１）を決定する。複数の回路ブロック（Ａ１〜Ｅ６）の各々に対し、製造時にアニール用光源から照射される光の影響を受ける受光面を特定する。複数の回路ブロック（Ａ１〜Ｅ６）の各々の面積に対する受光面の面積の比率を、受光面積率として算出する。初期レイアウトを、面積が均等な複数の領域の集合（Ａ１〜Ｅ６、Ａ２’、Ｂ２’、Ｃ５’、Ｃ６’、Ｄ５’、Ｄ６’、Ｅ３’、Ｅ４’）として特定する。基準ブロックの周辺の領域を周辺ブロックとして特定し、基準ブロックの受光面積率と周辺ブロックの受光面積率との和を周辺和とする。複数の領域の各々の周辺和のばらつきが最小となるように、複数の回路ブロックのレイアウトを変更する。【選択図】図３
2012018598.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体回路に配置される複数の回路ブロックの初期レイアウトを決定するステップと、
（ｂ）前記初期レイアウトにおける前記複数の回路ブロックの各々に対し、製造時にアニール用光源から照射される光の影響を受ける受光面を特定するステップと、
（ｃ）前記初期レイアウトを上から投影したときの平面図における前記複数の回路ブロックの各々の面積に対する前記受光面の面積の比率を、受光面積率として算出するステップと、
（ｄ）前記初期レイアウトを、面積が均等な複数の領域の集合として特定するステップと、
（ｅ）前記複数の領域から選択された領域を基準ブロックとして特定し、前記基準ブロックの周辺の領域を周辺ブロックとして特定し、前記基準ブロックの受光面積率と前記周辺ブロックの受光面積率との和を周辺和とするステップと、
（ｆ）前記複数の領域の各々の周辺和のばらつきが最小となるように、前記複数の回路ブロックのレイアウトを変更するステップと
を具備する
半導体回路の設計方法。
【請求項２】
請求項１に記載の半導体回路の設計方法において、
前記（ｆ）ステップは、
目標とする周辺和の値を、基準値として特定するステップと、
前記周辺和が前記基準値に収束するように、前記複数の回路ブロックのレイアウトを変更するステップと
を含む
半導体回路の設計方法。
【請求項３】
請求項２に記載の半導体回路の設計方法において、
前記（ｆ）ステップは、
前記基準値を含む範囲を設定するステップと、
前記周辺和が前記基準値を含む前記範囲に収束するように、前記複数の回路ブロックのレイアウトを変更するステップと
を含む
半導体回路の設計方法。
【請求項４】
請求項３に記載の半導体回路の設計方法において、
前記（ｆ）ステップは、
前記複数の領域の各々の受光面積率の和を総受光面積率和として算出するステップと、
前記総受光面積率和を前記複数の領域の数で除算した商を算出するステップと、
前記商を、前記周辺ブロックの数と前記基準ブロックの数の和で乗算した積を算出するステップと、
前記積を含む範囲を、前記基準値として特定するステップ
を含む
半導体回路の設計方法。
【請求項５】
請求項１から４のいずれか１項に記載の半導体回路の設計方法において、
前記（ｂ）ステップは、
前記初期レイアウトを上から投影したときの平面図に表される部品の上面と、前記部品の側面とを前記受光面とするステップを含む
半導体回路の設計方法。
【請求項６】
請求項１から５のいずれか１項に記載の半導体回路の設計方法において、
前記（ｂ）ステップは、
前記複数の回路ブロックの各々に対し、素子分離領域と素子領域とを特定するステップと、
前記素子領域における前記受光面の面積を特定するステップと
を含み、
前記（ｃ）ステップは、
前記平面図における前記複数の回路ブロックの各々の面積に対し、前記素子領域における前記受光面の面積の比率を受光面積率として算出するステップ
を含む
半導体回路の設計方法。
【請求項７】
請求項６に記載の半導体回路の設計方法において、
前記（ｂ）ステップは、
前記素子領域のゲートポリシリコン電極と不純物拡散とを特定し、前記ゲートポリシリコン電極と不純物拡散における前記受光面の面積を特定するステップを含み、
前記（ｃ）ステップは、
前記平面図における前記複数の回路ブロックの各々の面積に対し、前記ゲートポリシリコン電極と不純物拡散における前記受光面の面積の比率を受光面積率として算出するステップ
を含む
半導体回路の設計方法。
【請求項８】
請求項１から７のいずれか１項に記載の半導体回路の設計方法において、
前記（ｃ）ステップは、
前記複数の回路ブロックの各々を、面積が単位面積の複数の小領域の集合として特定するステップと、
前記単位面積に対する前記複数の小領域の受光面の面積の率を基準受光面積率として算出するステップと、
前記複数の回路ブロックごとに前記基準受光面積率の平均を算出した結果を、前記複数の回路ブロックごとの前記受光面積率とするステップと
を含む
半導体回路の設計方法。
【請求項９】
半導体回路に配置される複数の回路ブロックの初期レイアウトを決定するレイアウト手段と、
前記初期レイアウトにおける前記複数の回路ブロックの各々に対し、製造時にアニール用光源から照射される光の影響を受ける受光面を特定し、前記初期レイアウトを上から投影したときの平面図における前記複数の回路ブロックの各々の面積に対する前記受光面の面積の比率を、受光面積率として算出する受光面積率計算手段と、
前記初期レイアウトを、面積が均等な複数の領域の集合として特定するマクロエリア補正手段と、
前記複数の領域から選択された領域を基準ブロックとして特定し、前記基準ブロックの周辺の領域を周辺ブロックとして特定し、前記基準ブロックの受光面積率と前記周辺ブロックの受光面積率との和を周辺和とする周辺和計算手段と、
前記複数の領域の各々の周辺和のばらつきが最小となるように、前記複数の回路ブロックのレイアウトを変更する検証手段と
を具備する
半導体回路設計支援装置。
【請求項１０】
請求項９に記載の半導体回路設計支援装置において、さらに、
目標とする周辺和の値を、基準値として特定する平準化基準値設定手段を備え、
前記検証手段は、
前記周辺和が前記基準値に収束するように、前記複数の回路ブロックのレイアウトを変更する
半導体回路設計支援装置。
【請求項１１】
請求項１０に記載の半導体回路設計支援装置において、
前記平準化基準値設定手段は、
前記基準値を含む範囲を設定し、
前記検証手段は、
前記周辺和が前記基準値を含む前記範囲に収束するように、前記複数の回路ブロックのレイアウトを変更する
半導体回路設計支援装置。
【請求項１２】
請求項１１に記載の半導体回路設計支援装置において、
前記平準化基準値設定手段は、
前記複数の領域の各々の受光面積率の和を総受光面積率和として算出し、
前記総受光面積率和を前記複数の領域の数で除算した商を算出し、
前記商を、前記周辺ブロックの数と前記基準ブロックの数の和で乗算した積を算出し、
前記積を含む範囲を、前記基準値として特定する
半導体回路設計支援装置。
【請求項１３】
請求項９から１２のいずれか１項に記載の半導体回路設計支援装置において、
前記受光面積率計算手段は、
前記初期レイアウトを上から投影したときの平面図に表される部品の上面と、前記部品の側面とを前記受光面とする
半導体回路設計支援装置。
【請求項１４】
請求項９から１３のいずれか１項に記載の半導体回路設計支援装置において、
前記受光面積率計算手段は、
前記複数の回路ブロックの各々に対し、素子分離領域と素子領域とを特定し、
前記素子領域における前記受光面の面積を特定し、
前記平面図における前記複数の回路ブロックの各々の面積に対し、前記素子領域における前記受光面の面積の比率を受光面積率として算出する
半導体回路設計支援装置。
【請求項１５】
請求項１４に記載の半導体回路設計支援装置において、
前記受光面積率計算手段は、
前記素子領域のゲートポリシリコン電極と不純物拡散とを特定し、前記ゲートポリシリコン電極と不純物拡散における前記受光面の面積を特定し、
前記平面図における前記複数の回路ブロックの各々の面積に対し、前記ゲートポリシリコン電極と不純物拡散における前記受光面の面積の比率を受光面積率として算出する
半導体回路設計支援装置。
【請求項１６】
請求項９から１５のいずれか１項に記載の半導体回路設計支援装置において、
前記受光面積率計算手段は、
前記複数の回路ブロックの各々を、面積が単位面積の複数の小領域の集合として特定し、
前記単位面積に対する前記複数の小領域の受光面の面積の率を基準受光面積率として算出し、
前記複数の回路ブロックごとに前記基準受光面積率の平均を算出した結果を、前記複数の回路ブロックごとの前記受光面積率とする
半導体回路設計支援装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計方法、設計支援装置に関し、特に製造工程でアニール処理が実施される半導体装置の設計方法、設計支援装置に関する。
【背景技術】
【０００２】
半導体回路の製造技術の一つとして、シリコンウェハ基板に注入された不純物を拡散、活性化するためのアニール技術が知られている。アニール処理を実行するアニール装置は、シリコンウェハ基板を加熱するランプとシリコンウェハ基板を支持するチャックを備えている。そのチャックには、温度センサが設けられている。アニール装置は、温度センサから供給される温度情報に基づいて、ランプを調節してシリコンウェハ基板の温度を安定させている。
【０００３】
アニール処理が行なわれる段階において、そのシリコンウェハ基板には、複数のチップが配置されている。その複数のチップの各々には、主に、素子分離（ＳＴＩ）領域で使用されている酸化シリコン（ＳｉＯ２）と、拡散層領域およびゲート領域で使用されているシリコンとが設けられている。シリコンと酸化シリコンとの熱反射の物性は、それぞれ異なっている。シリコンと酸化シリコンとで熱反射の物性が相違するため、チップに形成されたレイアウトパターンによっては、ウェハ基板中のチップの位置によって、異なる温度になる場合がある。
【０００４】
不純物を拡散させるアニール処理時に、チップ内の位置によって温度にバラツキが生じると、その温度のバラツキに起因して、ＣＭＯＳデバイスの特性にばらつきが発生することがある。近年、半導体回路におけるＣＭＯＳデバイスの微細化に伴い、アニール処理時のチップ基板の温度のバラツキが、ＣＭＯＳデバイスの特性のばらつきに大きな影響を及ぼすようになってきている。そのためアニール処理によるチップ基板の温度変動を抑える技術が求められる（例えば、特許文献１参照）。
【０００５】
特許文献１には、ランプアニール工程において温度のばらつきが発生しないように素子分離層の露出部の局所面積率を自動的に最適化するための技術が開示されている。その特許文献１には、半導体集積回路装置のレイアウトを複数の局所領域に分割し、半導体集積回路装置を形成する半導体ウェハを上から見たとき、素子分離層が露出した領域の面積が、局所領域の面積に占める比率を、局所領域毎に計算し、比率に基づいて半導体集積回路装置のレイアウトを検証している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−３９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載の技術では、半導体チップを上から見たときの表面において、ゲート電極部及び拡散層部に覆われていないＳＴＩ絶縁膜が露出した領域（マスクデータで言えば、拡散層データとゲート電極データの『ＯＲ』領域でない領域）をＳＴＩ露出部としている。そして、１チップの領域を、複数の局所領域に分割し、各々の局所領域に対し、局所領域全体に対するＳＴＩ露出部の比率を局所面積率としている。
【０００８】
その技術においては、その面積率が最大と最小になる箇所を把握して、半導体チップに発生するランプアニール工程での温度ばらつきを事前に推測している。そして、その推測に基づいてレイアウトを最適化することによって、ランプアニール工程での温度ばらつきを抑制している。
【０００９】
特許文献１に記載の技術では、レイアウトを最適化する場合、ダミーパターンの挿入など、レイアウトパターン自体を変更している。近年の半導体集積回路の設計においては、様々な機能を持つ回路が、それぞれマクロ単位に集約されたマクロ回路を用いてその半導体集積回路の設計を行っている。マクロ回路を組み合わせて半導体集積回路を設計する場合、通常は、接続のしやすさ、あるいは各回路が独立している場合は全体の面積が最小になるように配置されている。このマクロ回路は、内部のレイアウトパターンの変更が困難である。
【００１０】
本発明が解決しようとする課題は、マクロ回路内部のレイアウトパターン自体を変更することなく、ランプアニール工程での基板の温度ばらつきを抑制する技術を提供することにある。
【課題を解決するための手段】
【００１１】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
上記の課題を解決するために、以下の手順で最適化された半導体チップ（２２Ａ）を設計する。［ａ］半導体チップ（２２）に導入、配置される複数の回路ブロック（Ａ１〜Ｅ６）の初期レイアウト（３１）を決定する。［ｂ］前記初期レイアウト（３１）における前記複数の回路ブロック（Ａ１〜Ｅ６）の各々に対し、製造時にアニール用光源から照射される光の影響を受ける受光面を特定する。［ｃ］前記初期レイアウト（３１）を上から投影したときの平面図における前記複数の回路ブロック（Ａ１〜Ｅ６）の各々の面積に対する前記受光面の面積の比率を、受光面積率として算出する。［ｄ］前記初期レイアウトを、面積が均等な複数の領域の集合（Ａ１〜Ｅ６、Ａ２’、Ｂ２’、Ｃ５’、Ｃ６’、Ｄ５’、Ｄ６’、Ｅ３’、Ｅ４’）として特定する。［ｅ］前記複数の領域から選択された領域を基準ブロックとして特定し、前記基準ブロックの周辺の領域を周辺ブロックとして特定し、前記基準ブロックの受光面積率と前記周辺ブロックの受光面積率との和を周辺和とする。［ｆ］前記複数の領域の各々の周辺和のばらつきが最小となるように、前記複数の回路ブロックのレイアウトを変更する。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、マクロ回路内部のレイアウトパターン自体を変更することなく、ランプアニール工程での基板の温度ばらつきを抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本実施形態の半導体回路設計支援装置１の構成を例示するブロック図である。
【図２】図２は、設計対象の半導体チップ２２が複数配置されたウェハ基板２１を例示するブロック図である。
【図３】図３は、本実施形態の半導体回路設計支援装置１の動作を例示するフローチャートである。
【図４】図４は、初期レイアウト３１の構成を例示するブロック図である。
【図５】図５は、受光面を特定する動作を例示する断面図である。
【図６】図６は、受光面積率の算出にかかる半導体領域を、視覚的に例示する斜視図である。
【図７】図７は、初期レイアウト３１の回路Ａ１〜Ｅ６に対して、受光面積率を算出した算出結果を例示するブロック図である。
【図８】図８は、最適化を行うためのマクロエリアの補正が終了した初期レイアウト３１の構成を例示するブロック図である。
【図９】図９は、最適化用のマクロエリアに受光面積率を設定した初期レイアウト３１の構成を例示するブロック図である。
【図１０】図１０は、周辺エリア３２を設定した初期レイアウト３１の構成を例示するブロック図である。
【図１１】図１１は、最適化用のマクロエリアごとの周辺和を算出した初期レイアウト３１の構成を例示するブロック図である。
【図１２】図１２は、本実施形態の半導体回路設計支援装置１によって、最適化されたレイアウトの半導体チップ２２Ａの構成を例示するブロック図である。
【図１３】図１３は、最適化されたレイアウトの半導体チップ２２Ａにおけるレイアウトの構成を例示するブロック図である。
【図１４】図１４は、初期レイアウト３１のウェハ基板と、最適化されたレイアウトの半導体チップ２２Ａのウェハ基板とをアニール処理したときの波形を示したグラフである。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
図１は、本実施形態の半導体回路設計支援装置１の構成を例示するブロック図である。半導体回路設計支援装置１は、情報処理装置２と、入力装置３と、出力装置４とを備えている。情報処理装置２は、プログラムに示される手順にしたがって、情報処理を高速に行う機械である。情報処理装置２は、入力、記憶、演算、制御、出力のような基本機能を有している。本実施形態の情報処理装置２は、半導体回路設計支援プログラムに示される手順に従って動作することで、半導体回路設計支援装置１としての機能を実現する。
【００１７】
入力装置３は、情報処理装置２へデータを入力するマンマシンインターフェースである。入力装置３の具体的な装置としては、キーボードやマウスが例示される。出力装置４は、情報処理装置２の処理結果を外部に出力するマンマシンインターフェースである。出力装置４の具体的な装置としては、ディスプレイやプリンターなどが例示される。
【００１８】
図１に示されているように、情報処理装置２は、ＣＰＵ５と、メモリ６と、大容量記憶装置７とを備え、それらは、バス８を介して接続されている。ＣＰＵ５は、中央演算処理装置ともよばれ、半導体回路設計支援装置１を構成する各種装置の制御や、データの処理を行う。ＣＰＵ５は、入力装置３などから受け取ったデータを解釈して演算し、その演算結果を出力装置４などで出力する。メモリ６は、データを記憶する記憶媒体である。メモリ６は、ＣＰＵ５がプログラムを実行するときの作業領域として使用される。
【００１９】
大容量記憶装置７は、ＨＤＤやフラッシュメモリなどに代表される不揮発性の記憶装置である。大容量記憶装置７は、供給されていた電源が遮断した後も、情報を保持し続ける機能を備えている。本実施形態の大容量記憶装置７は、ＥＤＡツール１１と設計データ１２とを保持している。ＥＤＡツール１１は、半導体回路の設計作業を自動化し支援するためのツールである。設計データ１２は、設計対象の半導体回路のデータである。
【００２０】
ＥＤＡツール１１は、レイアウトツール１３と、受光面積計算ツール１４と、マクロエリア補正ツール１５と、周辺和計算ツール１６と、平準化基準値設定ツール１７と、検証ツール１８とを含んでいる。各ツールの詳細は後述する。各ツールの概要は以下のようになる。
【００２１】
レイアウトツール１３は、設計データ１２に基づいて、マクロの配置やマクロ間の配線を設計するための機能を提供する。受光面積計算ツール１４は、本実施形態の半導体回路設計支援装置１において、アニール処理の時にアニール光源から照射される光を受ける部分を特定するための機能を提供する。
【００２２】
マクロエリア補正ツール１５、周辺和計算ツール１６、平準化基準値設定ツール１７および検証ツール１８は、レイアウトを最適化するための計算を支援するための機能を提供する。
【００２３】
図２は、本実施形態の半導体回路設計支援装置１における設計対象の半導体チップ２２と、その半導体チップ２２が複数配置されたウェハ基板２１とを例示するブロック図である。半導体チップ２２には、マクロと呼ばれる複数の機能ブロック（図示されず）が複数は位置されている。本実施形態の半導体回路設計支援装置１は、ウェハ基板２１に対してアニール処理時に、半導体チップ２２に生じる不具合を低減するためのレイアウトを提供する。
【００２４】
図３は、本実施形態の半導体回路設計支援装置１の動作を例示するフローチャートである。本実施形態の半導体回路設計支援装置１は、ＣＰＵ５が大容量記憶装置７のＥＤＡツール１１を読み出すことによって、動作を開始する。図３を参照すると、ステップＳ１０１において、情報処理装置２がレイアウトツール１３として機能することによって、設計データ１２に基づいた初期状態の装置レイアウト（以下、初期レイアウト３１と記載する）を作成する。
【００２５】
図４は、初期レイアウト３１の構成を例示するブロック図である。初期レイアウト３１には、様々な機能を持つ回路Ａ１〜Ｅ６がそれぞれマクロ単位に集約されている。それを組み合わせて装置を作成する場合、ステップＳ１０１において、通常は、接続のしやすさ、あるいは各回路が独立している場合は全体の面積が最小になるように配置する。
【００２６】
図３に戻り、ステップＳ１０２において、情報処理装置２が受光面積計算ツール１４として機能することによって、配置されたマクロ毎の受光面積率を計算する。本実施形態の半導体回路設計支援装置１は、半導体基板がアニール光源から照射される光の影響を受ける面を受光面とし、その受光面の比率を受光面積率として、レイアウトの最適化を行う。具体的には、ウェハ上にパターニングする場合に使用されるマスクのデータに基づいて、パターンのデータの有無の差を計算したデータ率を用いる。本実施形態の半導体回路設計支援装置１は、そのデータ率に基づいて、上面と側面との熱反射の反射分を算出する。これによって、熱反射を考慮する際の精度を上げることができる。
【００２７】
図５は、受光面を特定する動作を例示する断面図である。図５の（ａ）に示されているように、第１段階として、拡散層領域４１のシリコン拡散層の受光面（シリコン拡散層受光面）を特定する。このとき、素子分離領域４３を透過する光も考慮する。図５の（ｂ）に示されているように、第２段階として、基板表面の上のゲート領域４２に配置されるゲートポリシリコンなどのポリシリコン膜の受光面（ポリシリコン受光面）を特定する。図５の（ｃ）に示されているように、第３段階において、シリコン拡散層と、ポリシリコン膜の受光面を足し合わせつつ、ポリシリコン膜によって影となる部分を除外して最終的な受光面を特定する。
【００２８】
ここで、最終的な受光面を特定したあとに、上述の受光面積率を算出する動作について説明する。図６は、受光面積率の算出にかかる半導体領域を視覚的に例示する斜視図である。数値は全てｕｍ単位である。
【００２９】
ここにおいて、本実施形態の動作に対する理解を容易にするために、その領域（基準面積）が、１．０ｘ１．０＝１．０ｕｍ２である場合を例示する。図６を参照すると、シリコン拡散層とポリシリコンゲートの受光面の和を以下のように求めることで、受光面積率が求められる。
【００３０】
＜１＞基準面積：１．０ｘ１．０＝１．０ｕｍ２を特定する。
＜２＞シリコン拡散層の底面とシリコン拡散層の上面、ポリシリコンの上面の和
＝１．０ｕｍ２
を特定する。
（上から見たとき、Ｓｉが無い場所は存在しないため＜１＞と同じ値になる）
＜３＞拡散層領域側面
＝０．３ｘ１．０ｘ６＝１．８ｕｍ２
を特定する。
（ゲートの下に隠れる側面は除外している）
＜４＞ゲート領域側面
＝０．０５ｘ１．０ｘ６＝０．３ｕｍ２
を特定する。
ここで、受光面積率は、
（＜２＞＋＜３＞＋＜４＞）／＜１＞
＝（１．０＋１．８＋０．３）／１．０＝３．１
という値になる。
【００３１】
図７は、初期レイアウト３１の回路Ａ１〜Ｅ６に対して、受光面積率を算出した算出結果を例示するブロック図である。図７の各ブロックにおいて、受光面積率を下段に示している。初期レイアウト３１は、回路Ａ１〜Ｅ６の配置時には受光面積率の数値が考慮されていない。初期レイアウト３１における各マクロは独立している。そのため、初期レイアウト３１は、回路Ａ１〜Ｅ６を無秩序に並べただけのものとなっている。
【００３２】
図３に戻り、ステップＳ１０３において、情報処理装置２がマクロエリア補正ツール１５として機能することによって、最適化用のマクロエリアのサイズを決定する。初期レイアウト３１の回路Ａ１〜Ｅ６には、面積が異なる様々なマクロが混在している。ステップＳ１０３では、面積の異なる（大きい）マクロを、面積が小さいマクロに対応するように分離する。図８は、最適化を行うためのマクロエリアの補正が終了した初期レイアウト３１の構成を例示するブロック図である。図８に示されているように、回路Ａ２、回路Ｃ５および回路Ｅ４などに対して、サイズの補正が実施されている。なお、このエリア範囲は使用するアニール処理時間によって最適化することでより効果を増す。
【００３３】
図３に戻り、ステップＳ１０４において、情報処理装置２が周辺和計算ツール１６として機能することによって、最適化用のマクロエリアに受光面積率を設定する。図９は、最適化用のマクロエリアに受光面積率を設定した初期レイアウト３１の構成を例示するブロック図である。図９に示されているように、たとえば、回路Ａ２は回路Ａ２’と回路Ｂ２’とに分離されている。ステップＳ１０４では、受光面積率は平均化しているとみなし、回路Ａ２’と回路Ｂ２’の各々に、回路Ａ２の受光面積率をそのまま設定する。
【００３４】
図３に戻り、ステップＳ１０５において、情報処理装置２が周辺和計算ツール１６として機能することによって、周辺エリアを特定し、受光面積率を設定する。図１０は、周辺エリア３２を設定した初期レイアウト３１の構成を例示するブロック図である。ウェハ上では装置は繰り返して配置される。そのため、ウェハ上では回路Ａ１〜回路Ａ６の隣には、回路Ｅ１〜回路Ｅ６が配置される。同様に、回路Ａ１、回路Ｂ１、回路Ｃ１、回路Ｄ１、回路Ｅ１の隣（図面では上）には、回路Ａ６、回路Ｂ６、回路Ｃ６’、回路Ｄ６’、回路Ｅ６が配置される。周辺和計算ツール１６は、周辺エリア３２に、それぞれの回路に対応する受光面積率を設定する。
【００３５】
図３に戻り、ステップＳ１０６において、情報処理装置２が周辺和計算ツール１６として機能することによって、最適化用のマクロエリアごとに、周辺受光面積率の和（周辺和）を算出する。図１１は、最適化用のマクロエリアごとの周辺和を算出した初期レイアウト３１の構成を例示するブロック図である。周辺和計算ツール１６は、基準となるマクロエリアを特定し、その周辺のマクロエリアの受光面積率との和を取る。例えば、回路Ｂ２’を例に取ると、周辺に配置されるのは回路Ａ１、回路Ａ２’、回路Ａ３、回路Ｂ１、回路Ｂ３、回路Ｃ１、回路Ｃ２、および回路Ｃ３の８回路になる。これらの受講面積率の和に回路Ｂ２’の受講面積率も含めて周辺和を取る。この場合、２２．９となる。これらの計算を回路毎に行い、配置図に重ねると、図１１のようになる。下段の数値は各回路の周辺和を小数点2位で四捨五入したものである。
【００３６】
ゲートなどのポリシリコンおよびシリコン拡散層の受光面積率と、ＣＭＯＳトランジスタ特性との間には強い相関がある。したがって、本実施形態の半導体回路設計支援装置１は、回路の周辺を考慮した受光面積率を、エリア毎に制御し平準化する。それによってＣＭＯＳトランジスタの特性ばらつきを小さくすることができる。
【００３７】
例えば、上述の図９を参照すると、初期レイアウト３１において、回路Ｃ３は自身の受光面積率３．２５である、しかし図１１を参照すると、回路Ｃ３の周辺和は１８．４である。回路Ｂ２’は、自身が２．４７で、回路Ｃ３よりも小さいが周辺和は２２．９と大きい。初期レイアウト３１においては、最大値−最小値では２２．９−１８．４＝４．５となる。平準化基準値設定ツール１７は、この差が最小となるように初期レイアウト３１の回路Ａ１〜Ｅ６の配置を変更する。
【００３８】
本実施形態における平準化の方法については、制限は無い。例えば、表計算ソフトなどにより計算を繰り返し行うことで容易に可能である。それ以外にも多様な方法があるが、以下に一例を示す。
【００３９】
図３に戻り、ステップＳ１０７において、情報処理装置２が平準化基準値設定ツール１７として機能することによって、平準化の基準値を設定する。各受光面積率の平均値を求め、９倍する（図９では２．２７×９＝２０．４３）。その値を平準化の基準値とする。
【００４０】
ステップＳ１０８において、９回路の和が全て２０．４３になっているか否かの判断を実行する。このとき、全ての周辺和が基準値に一致したら、処理はステップＳ１１２に進む。Ｓ１１２において、初期レイアウト３１に基づいて半導体チップ２２のレイアウトを決定する。
【００４１】
ステップＳ１０８の判断において、９回路の和が全て２０．４３になっていない場合には、処理はステップＳ１０９に進む。
【００４２】
ステップＳ１０９において、全てレイアウトに対し、現在の基準値との一致／不一致の検証をおこなったか否かの判断を実行する。その判断の結果、未検証のレイアウトがある場合には、処理はステップＳ１１０に進む。また全てのレイアウトに対する検証が終わっている場合には、処理はステップＳ１１１に進む。
【００４３】
ステップＳ１１０において、初期レイアウト３１の回路Ａ１〜Ｅ６配置を変更する。このとき、回路の接続などの都合により移動できないものもある。このような制約がある場合、そのような回路は移動しない。以下の実施形態においては、回路Ｃ５や、回路Ｅ１〜Ｅ６などに移動制限が有る場合を例示する。ステップＳ１１０での処理が終了した後、処理はステップＳ１０５戻る。
【００４４】
ステップＳ１１１において、全てのレイアウトに対する検証が終わっている場合、平準化の基準値の誤差範囲を広げる。その後、処理はステップＳ１０７に戻る。周辺和の最大値―最小値は小さいほど良い。以降、誤差範囲を含む基準値を用いて、周辺和がその基準値に含まれるか否かの検証を行い、最終的な最適化されたレイアウトの半導体チップ２２Ａを決定する。
【００４５】
図１２は、本実施形態の半導体回路設計支援装置１によって、初期レイアウト３１から最適化されたレイアウトの半導体チップ２２Ａの構成を例示するブロック図である。最適化されたレイアウトの半導体チップ２２Ａは、回路Ｆ１〜Ｈ６、及び回路Ｊ１〜Ｋ６を備えている。最適化されたレイアウトの半導体チップ２２Ａ２のレイアウトは、回路Ａ１〜Ｅ６と同じ回路が、初期レイアウト３１から配置のみ変更されている。
【００４６】
図１３は、最適化されたレイアウトの半導体チップ２２Ａにおけるレイアウトの構成を例示するブロック図であり、図１２に例示される最適化されたレイアウトの半導体チップ２２Ａに対し、周辺和を取ったものを示している。図１３に例示されているように、このとき最大値−最小値は、
２１．８−１８．９＝２．９
となっている。
【００４７】
図１４は、初期レイアウト３１をウェハにパターニングしたウェハ基板と、最適化されたレイアウトの半導体チップ２２Ａを有するウェハ基板とを上述したアニール工程に進めて、アニール装置にて波形を取得したグラフである。アニール装置はチャック部に温度センサが付いており、位置Ｐ１〜Ｐ７におけるウェハ温度をモニタリングしながら光源を調節して温度が安定するよう自動調節される。
【００４８】
図１４（ａ）は、初期レイアウト３１をウェハにパターニングしたときの、モニタリング結果を例示している。図１４（ａ）に例示される結果では、ウェハ温度モニタ値の光源へのフィードバックが頻繁に繰り返され、波形揺らぎが生じている。この波形揺らぎは回路の配置箇所によって活性化率の異なるデバイスが出来上がり、すなわちＣＭＯＳデバイス特性のばらつきに直結することになる。
【００４９】
図１４（ｂ）は、最適化されたレイアウトの半導体チップ２２Ａをウェハにパターニングしたときの、モニタリング結果を例示している。最適化されたレイアウトの半導体チップ２２Ａの各マクロＦ１〜Ｋ６の配置を、上述した図１２に示されるレイアウトにすることで、アニール処理時波形が、図１４（ｂ）のようになり、揺らぎが図１４（ａ）より抑えられている。
【００５０】
ゲートおよび拡散層の受光面積率が異なると、シリコン（Ｓｉ）と酸化シリコン（ＳｉＯ２）の割合が、半導体装置の場所ごとに異なりアニール処理による温度分布にムラが生じる。
近年微細化されたトランジスタはアニール処理による拡散された不純物の接合位置によって大きく短チャネル特性などが影響を受けるため特性ばらつきを生じやすい。
【００５１】
ゲートおよび拡散層の受光面積率とトランジスタ特性との間に強い相関があることから、無秩序に配置された回路の場合、アニール処理時に波形の揺らぎが生じ、特性ばらつきが生じることがあった。本実施形態の半導体回路設計支援装置１を用いることで、回路の周辺を考慮した受光面積率をエリア毎に制御し、平準化することで特性ばらつきを小さくすることができる。また、このエリア範囲は使用するアニール処理時間によって最適化することでより効果を増す。
【００５２】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００５３】
１…半導体回路設計支援装置
２…情報処理装置
３…入力装置
４…出力装置
５…ＣＰＵ
６…メモリ
７…大容量記憶装置
８…バス
１１…ＥＤＡツール
１２…設計データ
１３…レイアウトツール
１４…受光面積計算ツール
１５…マクロエリア補正ツール
１６…周辺和計算ツール
１７…平準化基準値設定ツール
１８…検証ツール
２１…ウェハ基板
２２…半導体チップ
２２Ａ…最適化されたレイアウトの半導体チップ
３１…初期レイアウト
３２…周辺エリア
４１…拡散層領域
４２…ゲート領域
４３…素子分離領域
Ａ１〜Ｅ６…回路
Ｆ１〜Ｈ６、Ｊ１〜Ｋ６…回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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