(57)【要約】【課題】位置及び不純物濃度を精密に制御できるようにする垂直型トランジスタの不純物領域の形成方法及びこれを利用する垂直型トランジスタの製造方法を提供すること。【解決手段】半導体基板に対するイオン注入を行って半導体基板の下部に不純物イオン接合領域を形成するステップと、そして、半導体基板に対するエッチングによりトレンチを形成し、エッチングは、不純物イオン接合領域の一部が除去されるようにして、不純物イオン接合領域のうち、除去されずに残っている領域がトレンチ下部で露出して埋め込みビットライン接合領域として機能するように行うステップとを含むことを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板の内部に不純物イオン接合領域を形成するステップと、
前記不純物イオン接合領域が形成された半導体基板にエッチングを行ってトレンチを形成し、前記エッチングは、前記不純物イオン接合領域の一部が除去されるようにして、前記不純物イオン接合領域のうち、除去されずに残っている領域が前記トレンチの一側下部に露出して埋め込みビットライン接合領域として機能するように行うステップと、
を含むことを特徴とする垂直型トランジスタの不純物領域の形成方法。
【請求項２】
前記不純物イオン接合領域を形成するステップが、前記半導体基板に対するイオン注入を利用して行われることを特徴とする請求項１に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項３】
前記不純物イオン接合領域を形成するステップが、
前記半導体基板に対するイオン注入を行うステップと、
前記イオン注入がなされた半導体基板上に前記半導体基板と同じ物質膜を形成するステップと、
を含むことを特徴とする請求項１に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項４】
前記物質膜を形成するステップが、エピタキシャル成長方法を利用して行われることを特徴とする請求項３に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項５】
アクティブ領域が形成される第１の領域及びトレンチが形成される第２の領域を有する半導体基板を用意するステップと、
前記第１の領域及び第２の領域の境界を中心として前記第１の領域及び第２の領域の両方向に広がった不純物イオン接合領域を前記半導体基板の下部に形成するステップと、
前記第２の領域に対するエッチングにより前記第１の領域の側面を露出させるトレンチを形成して、上部に突出しつつ、下部には埋め込みビットライン接合領域が配置されるアクティブ領域を限定し、前記エッチングは、前記第２の領域の不純物イオン接合領域が除去されるようにして、前記第１の領域で残っている不純物イオン接合領域が前記トレンチ内で露出する埋め込まれたビットライン接合領域として機能するように行うステップと、
を含むことを特徴とする垂直型トランジスタの不純物領域の形成方法。
【請求項６】
前記不純物イオン接合領域を形成するステップが、
前記半導体基板上に第１のマスク膜パターンを形成するステップと、
前記第１のマスク膜パターンをイオン注入バッファ膜としたイオン注入を行って、前記半導体基板の下部に不純物イオン接合領域を形成するステップと、
前記第１のマスク膜パターンを除去するステップと、
を含むことを特徴とする請求項５に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項７】
前記第１のマスク膜パターンが、前記第１の領域及び第２の領域の境界を中心として前記第１の領域及び第２の領域の両方向に延長される開口部を有することを特徴とする請求項６に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項８】
前記第１のマスク膜パターンが、ナイトライド膜で形成されることを特徴とする請求項６に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項９】
前記第１のマスク膜パターンが、オキサイド膜とナイトライド膜とが積層される構造で形成されることを特徴とする請求項６に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項１０】
前記イオン注入が、１００ＫｅＶ〜４００ＫｅＶの注入エネルギーで前記半導体基板の表面から５００Å〜２０００Åの下に前記不純物イオン接合領域が形成されるように行われることを特徴とする請求項６に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項１１】
前記トレンチを形成するステップが、
前記半導体基板上に前記半導体基板の第１の領域を覆い、前記第２の領域を露出させる開口部を有する第２のマスク膜パターンを形成するステップと、
前記第２のマスク膜パターンをエッチングマスクとしたエッチングにより、前記第２の領域をエッチングして前記トレンチを形成するステップと、
を含むことを特徴とする請求項６に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項１２】
前記第２のマスク膜パターンが、ナイトライド膜で形成されることを特徴とする請求項１１に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項１３】
前記第２のマスク膜パターンが、前記第１のマスク膜パターンの形成時に用いたフォトマスクを水平方向に移動させた状態で行う露光工程を利用して形成されることを特徴とする請求項１１に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項１４】
前記トレンチを形成した後、前記埋め込みビットライン接合領域の上部に前記埋め込みビットライン接合領域の導電型と反対導電型の不純物イオンを注入する工程を行うステップをさらに含むことを特徴とする請求項５に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項１５】
第１の領域及び第２の領域を有する半導体基板を用意するステップと、
前記半導体基板上に前記第１の領域及び第２の領域の境界を中心として前記第１の領域及び第２の領域の両方向に延長された第１のマスク膜パターンを形成するステップと、
前記第１のマスク膜パターンをエッチングマスクとしたエッチングにより第１のトレンチを形成するステップと、
前記第１のマスク膜パターンをイオン注入バッファ膜としたイオン注入により、前記第１の領域及び第２の領域の境界を中心として前記第１の領域及び第２の領域の両方向に広がった不純物イオン接合領域を前記第１のトレンチの底の半導体基板に形成するステップと、
前記第１のトレンチを前記半導体基板と同じ物質膜で埋めるステップと、
前記第１のマスク膜パターンを除去するステップと、
前記半導体基板の第２の領域を露出させる開口部を有する第２のマスク膜パターンを形成するステップと、
前記第２のマスク膜パターンをエッチングマスクとした前記第２の領域に対するエッチングにより前記第１の領域の側面を露出させる第２のトレンチを形成して、上部に突出しつつ、下部には埋め込まれたビットライン接合領域が配置されるアクティブ領域を限定し、前記エッチングは、前記第２の領域の不純物イオン接合領域が除去されるようにして、前記第１の領域で残っている不純物イオン接合領域が前記第２のトレンチ内で露出する埋め込まれたビットライン接合領域として機能するように行うステップと、
を含むことを特徴とする垂直型トランジスタの不純物領域の形成方法。
【請求項１６】
前記第１のトレンチを前記半導体基板と同じ物質膜で埋めるステップが、エピタキシャル成長方法を利用して行われることを特徴とする請求項１５に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項１７】
前記第１のマスク膜パターンが、ナイトライド膜で形成されることを特徴とする請求項１６に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項１８】
前記第１のマスク膜パターンが、オキサイド膜とナイトライド膜とが積層される構造で形成されることを特徴とする請求項１６に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項１９】
前記第２のマスク膜パターンが、ナイトライド膜で形成されることを特徴とする請求項１６に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項２０】
前記第２のマスク膜パターンが、前記第１のマスク膜パターンの形成時に用いたフォトマスクを水平方向に移動させた状態で行う露光工程を利用して形成されることを特徴とする請求項１６に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項２１】
第１の領域及び第２の領域を有する半導体基板を用意するステップと、
前記半導体基板に対するイオン注入を行って、前記半導体基板に不純物領域注入領域を形成するステップと、
前記不純物領域注入領域が形成された半導体基板上に前記半導体基板と同じ物質膜を形成するステップと、
前記第２の領域の物質膜に対するエッチングにより前記第１の領域の物質膜側面を露出させるトレンチを形成して、上部に突出しつつ、下部には埋め込まれたビットライン接合領域が配置されるアクティブ領域を限定し、前記エッチングは、前記第２の領域の不純物イオン接合領域が除去されるようにして、前記第１の領域で残っている不純物イオン接合領域が前記トレンチ内で露出する埋め込まれたビットライン接合領域として機能するように行うステップと、
を含むことを特徴とする垂直型トランジスタの不純物領域の形成方法。
【請求項２２】
前記不純物領域注入領域を形成するステップが、
前記半導体基板上に第１のマスク膜パターンを形成するステップと、
前記第１のマスク膜パターンをイオン注入バッファ膜としたイオン注入を行って、前記半導体基板に不純物イオン接合領域を形成するステップと、
前記第１のマスク膜パターンを除去するステップと、
を含むことを特徴とする請求項２１に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項２３】
前記第１のマスク膜パターンが、前記第１の領域及び第２の領域の境界を中心として前記第１の領域及び第２の領域の両方向に延長される開口部を有することを特徴とする請求項２２に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項２４】
前記第１のマスク膜パターンが、ナイトライド膜で形成されることを特徴とする請求項２２に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項２５】
前記第１のマスク膜パターンが、オキサイド膜とナイトライド膜とが積層される構造で形成されることを特徴とする請求項２２に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項２６】
前記トレンチを形成するステップが、
前記半導体基板上に前記半導体基板の第２の領域を露出させる開口部を有する第２のマスク膜パターンを形成するステップと、
前記第２のマスク膜パターンをエッチングマスクとしたエッチングにより、前記第２の領域をエッチングして前記トレンチを形成するステップと、
を含むことを特徴とする請求項２２に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項２７】
前記第２のマスク膜パターンが、ナイトライド膜で形成されることを特徴とする請求項２６に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項２８】
前記第２のマスク膜パターンが、前記第１のマスク膜パターンの形成時に用いたフォトマスクを水平方向に移動させた状態で行う露光工程を利用して形成されることを特徴とする請求項２７に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項２９】
前記物質膜が、エピタキシャル成長方法を利用して形成されることを特徴とする請求項２２に記載の垂直型トランジスタの不純物領域の形成方法。
【請求項３０】
半導体基板に対するイオン注入を行って、前記半導体基板の下部に不純物イオン接合領域を形成するステップと、
前記半導体基板に対するエッチングによりトレンチを形成し、前記エッチングは、前記不純物イオン接合領域の一部が除去されるようにして、前記不純物イオン接合領域のうち、除去されずに残っている領域が前記トレンチ下部で露出して埋め込みビットライン接合領域として機能するように行うステップと、
前記埋め込みビットライン接合領域に接触されるように、前記トレンチ下部に絶縁膜を介在して埋め込みビットラインを形成するステップと、
を含むことを特徴とする垂直型トランジスタの製造方法。
【請求項３１】
前記不純物イオン接合領域を形成するステップが、
アクティブ領域が形成される第１の領域及びトレンチが形成される第２の領域を有する半導体基板を用意するステップと、
前記半導体基板上に第１のマスク膜パターンを形成するステップと、
前記第１のマスク膜パターンをイオン注入バッファ膜としたイオン注入を行って、前記半導体基板の下部に不純物イオン接合領域を形成するステップと、
前記第１のマスク膜パターンを除去するステップと、
を含むことを特徴とする請求項３０に記載の垂直型トランジスタの製造方法。
【請求項３２】
前記トレンチを形成するステップが、
前記半導体基板上に前記半導体基板の第２の領域を露出させる開口部を有する第２のマスク膜パターンを形成するステップと、
前記第２のマスク膜パターンをエッチングマスクとしたエッチングにより、前記第２の領域をエッチングして前記トレンチを形成するステップと、
を含むことを特徴とする請求項３１に記載の垂直型トランジスタの製造方法。
【請求項３３】
前記第２のマスク膜パターンが、前記第１のマスク膜パターンの形成時に用いたフォトマスクを水平方向に移動させた状態で行う露光工程を利用して形成されることを特徴とする請求項３２に記載の垂直型トランジスタの製造方法。
【請求項３４】
前記不純物イオン接合領域を形成するステップが、
第１の領域及び第２の領域を有する半導体基板を用意するステップと、
前記半導体基板上に前記第１の領域及び第２の領域の境界を中心として前記第１の領域及び第２の領域の両方向に延長された第１のマスク膜パターンを形成するステップと、
前記第１のマスク膜パターンをエッチングマスクとしたエッチングにより第１のトレンチを形成するステップと、
前記第１のマスク膜パターンをイオン注入バッファ膜としたイオン注入により、前記第１の領域及び第２の領域の境界を中心として前記第１の領域及び第２の領域の両方向に広がった不純物イオン接合領域を前記第１のトレンチの底の半導体基板に形成するステップと、
前記第１のトレンチを前記半導体基板と同じ物質膜で埋めるステップと、
前記第１のマスク膜パターンを除去するステップと、
を含むことを特徴とする請求項３０に記載の垂直型トランジスタの製造方法。
【請求項３５】
前記第１のトレンチを前記半導体基板と同じ物質膜で埋めるステップが、エピタキシャル成長方法を利用して行われることを特徴とする請求項３４に記載の垂直型トランジスタの製造方法。
【請求項３６】
前記トレンチを形成するステップが、
前記半導体基板の第２の領域を露出させる開口部を有する第２のマスク膜パターンを形成するステップと、
前記第２のマスク膜パターンをエッチングマスクとした前記第２の領域に対するエッチングにより前記第１の領域の側面を露出させるトレンチを形成して、上部に突出しつつ、下部には埋め込まれたビットライン接合領域が配置されるアクティブ領域を限定し、前記エッチングは、前記第２の領域の不純物イオン接合領域が除去されるようにして、前記第１の領域で残っている不純物イオン接合領域が前記トレンチ内で露出する埋め込まれたビットライン接合領域として機能するように行うステップと、
を含むことを特徴とする請求項３４に記載の垂直型トランジスタの製造方法。
【請求項３７】
前記第２のマスク膜パターンが、前記第１のマスク膜パターンの形成時に用いたフォトマスクを水平方向に移動させた状態で行う露光工程を利用して形成されることを特徴とする請求項３６に記載の垂直型トランジスタの製造方法。
【請求項３８】
前記不純物イオン接合領域を形成するステップが、
第１の領域及び第２の領域を有する半導体基板を用意するステップと、
前記半導体基板上に第１のマスク膜パターンを形成するステップと、
前記第１のマスク膜パターンをイオン注入バッファ膜としたイオン注入を行って、前記半導体基板に不純物イオン接合領域を形成するステップと、
前記第１のマスク膜パターンを除去するステップと、
前記不純物領域注入領域が形成された半導体基板上に前記半導体基板と同じ物質膜を形成するステップと、
を含むことを特徴とする請求項３０に記載の垂直型トランジスタの製造方法。
【請求項３９】
前記物質膜が、エピタキシャル成長方法を利用して形成されることを特徴とする請求項３８に記載の垂直型トランジスタの製造方法。
【請求項４０】
前記トレンチを形成するステップが、
前記半導体基板上に前記半導体基板の第２の領域を露出させる開口部を有する第２のマスク膜パターンを形成するステップと、
前記第２のマスク膜パターンをエッチングマスクとしたエッチングにより、前記第２の領域をエッチングして前記トレンチを形成するステップと、
を含むことを特徴とする請求項３８に記載の垂直型トランジスタの製造方法。
【請求項４１】
前記第２のマスク膜パターンが、前記第１のマスク膜パターンの形成時に用いたフォトマスクを水平方向に移動させた状態で行う露光工程を利用して形成されることを特徴とする請求項４０に記載の垂直型トランジスタの製造方法。
【請求項４２】
前記埋め込みビットラインを形成するステップが、
前記トレンチ側壁及び底に第１のライナー膜を形成するステップと、
前記第１のライナー膜が形成されたトレンチの底に第１の犠牲膜を形成するステップと、
前記第１のライナー膜及び第１の犠牲膜に対する異方性エッチングを行って、前記スペーサ形態の第１のライナー膜及びリセスされた第１の犠牲膜を形成するステップと、
前記スペーサ形態の第１のライナー膜上に第２のライナー膜を形成するステップと、
前記第２のライナー膜上に第３のライナー膜を形成するステップと、
前記第３のライナー膜及び下部のリセスされた第１の犠牲膜によって限定されるトレンチ内部を第２の犠牲膜で埋めるステップと、
前記第２の犠牲膜の一側面にある第３のライナー膜の表面を選択的に露出させるステップと、
前記露出した第３のライナー膜を除去して、前記埋め込みビットライン接合領域上の第１のライナーを露出させるステップと、
前記埋め込みビットライン接合領域上の第１のライナーを除去して、前記埋め込みビットライン接合領域を露出させるステップと、
前記第１の犠牲膜を除去し、前記埋め込みビットライン接合領域に接触されるように、前記トレンチ下部に埋め込みビットラインを形成するステップと、
を含むことを特徴とする請求項３０に記載の垂直型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に、垂直型トランジスタの不純物領域の形成方法及びこれを利用する垂直型トランジスタの製造方法に関する。
【背景技術】
【０００２】
近年、モバイル機器の普及が拡大され、デジタル家電製品が次第に小型化するにつれて、モバイル機器やデジタル家電製品を構成する半導体素子の集積度も急激に増加している。特に、ＤＲＡＭ素子やフラッシュメモリ素子の場合、限定された空間内にさらに多量の情報を格納するために様々な試みがなされている。一般に、ＤＲＡＭ素子は、トランジスタとキャパシタとで構成されるが、トランジスタは、シリコン半導体基板に形成され、その上にキャパシタが配置される積層型構造を有する。
【０００３】
トランジスタとキャパシタとの電気的接続のために、下部のトランジスタのソース領域と上部のキャパシタの下部電極との間にはストレージノードコンタクトが配置される。また、トランジスタのドレイン領域は、ビットラインコンタクトを介してビットラインと電気的に接続される。このように、平面（planar）構造のトランジスタと、その上にキャパシタを配置させる構造において、トランジスタとキャパシタとの間にはワードライン、ビットラインのような信号伝送のための膜が配置されるが、この膜が占める空間のため、キャパシタの容量を増大させるのに限界をみせている状況である。さらに、平面構造のトランジスタは、ゲート幅が４０ｎｍ以下に狭くなると、より多くの電力が消費され、ソース領域とドレイン領域との間での漏れ電流であるボディ電流（body current）の量が急激に増加するという問題がある。したがって、最近には垂直型トランジスタに対する研究が活発になされている。
【０００４】
図１は、垂直型トランジスタの基本概念を説明するために示した図である。図１に示すように、垂直型トランジスタ１００は、シリコン半導体基板１１０の下部一側面にドレイン領域１１２が配置され、シリコン半導体基板１１０の上部一側面にソース領域１１４が配置される構造を有する。ドレイン領域１１２とソース領域１１４との間にはチャネル領域１１６が形成され、チャネル領域１１６上のシリコン半導体基板１１０の側面上にはゲート絶縁膜１１８及びゲート電極１２０が順次配置される。このような垂直型トランジスタ１００をＤＲＡＭ素子に適用させる場合、ドレイン領域１１２にはビットライン（bit line）が接続され、ソース領域１１４にはストレージノード（storage node）が接続される。このとき、ビットラインは、シリコン半導体基板１１０の下部側面に埋め込まれた形で配置されるので、上部のストレージノードが形成される空間を減少させず、これにより、高い集積度にもかかわらず、データ格納能力を向上させることができるようになる。また、ビットラインが埋め込まれた形で配置されることにより、ビットライン寄生キャパシタンスが減少し、このため、ストレージノードの高さをほぼ１／２ないし１／３まで低めることができるという利点を提供する。
【０００５】
ところが、このような垂直型トランジスタを形成するためには、シリコン半導体基板１１０の下部一側面にドレイン領域１１２を形成しなければならないが、この過程が容易ではないという問題がある。ドレイン領域１１２を形成する過程の一例を説明すれば、まず、ドレイン領域１１２を形成する前に、ドレイン領域１１２が形成されるシリコン基板１１０の下部一側面を開口（open）させる。そして、この開口した領域に接触するように不純物が高濃度でドーピングされた金属膜を形成する。次に、この金属膜内にドーピングされている不純物をシリコン半導体基板１１０に拡散させることにより、ドレイン領域１１２を形成することができる。
【０００６】
しかし、このとき、ドレイン領域１１２の形成のために開口させる位置が正確でない場合、セルしきい電圧が大きく変化する問題が発生する。一例として、ドレイン領域１１２の形成のために開口する位置があまり低い場合、ドレイン領域１１２がゲート電極１２０とあまり遠くなり、セルしきい電圧が大きく増加する。また、ドレイン領域１１２の形成のために開口する位置があまり高い場合には、ドレイン領域１１２とゲート電極１２０とが重なる領域が増加し、これにより、チャネル領域の長さを縮小させてセルしきい電圧が減少し、ホールが蓄積されるフローティングボディ（floating body）構造が作られる。
【０００７】
その他、金属膜内にドーピングされている不純物を拡散させてドレイン領域１１２を形成することにより、ドレイン領域１１２の濃度調節が容易でないという限界もある。ドレイン領域１１２の濃度があまり低い場合には、ビットラインを構成する金属膜との接触部分にオーミックコンタクトが形成されず、これにより、接触抵抗が大きく増加する。また、ドレイン領域１１２の濃度があまり高い場合には、後続の熱処理によって不純物イオンがさらに拡散するようになり、その結果、ドレイン領域１１２の深さが深くて蓄積されたホールが抜け出せないフローティングボディ構造が形成される。
【０００８】
なお上記背景技術に関連する先行技術文献としては、下記特許文献１から特許文献５が挙げられる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許公開第２０１０／０２８３０９４  Ａ１号公報
【特許文献２】米国特許公開第２０１０／０２８３１０２  Ａ１号公報
【特許文献３】米国特許公開第２０１１／０００３４４７  Ａ１号公報
【特許文献４】米国特許公開第２０１１／０００６３６０  Ａ１号公報
【特許文献５】米国特許公開第２０１１／００１２１９２  Ａ１号公報
【特許文献６】米国特許公開第２０１１／００１２１９３  Ａ１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、位置及び不純物濃度を精密に制御できるようにする垂直型トランジスタの不純物領域の形成方法及びこれを利用する垂直型トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
そこで、上記の目的を達成するための本発明に係る垂直型トランジスタの不純物領域の形成方法は、半導体基板の内部に不純物イオン接合領域を形成するステップと、不純物イオン接合領域が形成された半導体基板にエッチングを行ってトレンチを形成し、エッチングは、不純物イオン接合領域の一部が除去されるようにして、不純物イオン接合領域のうち、除去されずに残っている領域がトレンチの一側下部に露出して埋め込みビットライン接合領域として機能するように行うステップと、を含む。
【００１２】
一例において、前記不純物イオン接合領域を形成するステップは、半導体基板に対するイオン注入を利用して行う。
【００１３】
一例において、前記不純物イオン接合領域を形成するステップは、半導体基板に対するイオン注入を行うステップと、イオン注入がなされた半導体基板上に半導体基板と同じ物質膜を形成するステップとを含む。
【００１４】
この場合、物質膜を形成するステップは、エピタキシャル成長方法を利用して行うことができる。
【００１５】
また、上記の目的を達成するための本発明に係る垂直型トランジスタの不純物領域の形成方法は、アクティブ領域が形成される第１の領域及びトレンチが形成される第２の領域を有する半導体基板を用意するステップと、第１の領域及び第２の領域の境界を中心として第１の領域及び第２の領域の両方向に広がった不純物イオン接合領域を半導体基板の下部に形成するステップと、第２の領域に対するエッチングにより第１の領域の側面を露出させるトレンチを形成して、上部に突出しつつ、下部には埋め込みビットライン接合領域が配置されるアクティブ領域を限定し、エッチングは、第２の領域の不純物イオン接合領域が除去されるようにして、第１の領域で残っている不純物イオン接合領域がトレンチ内で露出する埋め込まれたビットライン接合領域として機能するように行うステップと、を含む。
【００１６】
また、上記の目的を達成するための本発明に係る垂直型トランジスタの不純物領域の形成方法は、第１の領域及び第２の領域を有する半導体基板を用意するステップと、半導体基板上に第１の領域及び第２の領域の境界を中心として第１の領域及び第２の領域の両方向に延長された第１のマスク膜パターンを形成するステップと、第１のマスク膜パターンをエッチングマスクとしたエッチングで第１のトレンチを形成するステップと、第１のマスク膜パターンをイオン注入バッファ膜としたイオン注入で第１の領域及び第２の領域の境界を中心として第１の領域及び第２の領域の両方向に広がった不純物イオン接合領域を第１のトレンチの底の半導体基板に形成するステップと、第１のトレンチを半導体基板と同じ物質膜で埋めるステップと、第１のマスク膜パターンを除去するステップと、半導体基板の第２の領域を露出させる開口部を有する第２のマスク膜パターンを形成するステップと、第２のマスク膜パターンをエッチングマスクとした第２の領域に対するエッチングにより第１の領域の側面を露出させる第２のトレンチを形成して、上部に突出しつつ、下部には埋め込まれたビットライン接合領域が配置されるアクティブ領域を限定し、エッチングは、第２の領域の不純物イオン接合領域が除去されるようにして、第１の領域で残っている不純物イオン接合領域が第２のトレンチ内で露出する埋め込まれたビットライン接合領域として機能するように行うステップと、を含む。
【００１７】
また、上記の目的を達成するための本発明に係る垂直型トランジスタの不純物領域の形成方法は、第１の領域及び第２の領域を有する半導体基板を用意するステップと、半導体基板に対するイオン注入を行って半導体基板に不純物領域注入領域を形成するステップと、不純物領域注入領域が形成された半導体基板上に半導体基板と同じ物質膜を形成するステップと、第２の領域の物質膜に対するエッチングにより第１の領域の物質膜側面を露出させるトレンチを形成して、上部に突出しつつ、下部には埋め込まれたビットライン接合領域が配置されるアクティブ領域を限定し、エッチングは、第２の領域の不純物イオン接合領域が除去されるようにして、第１の領域で残っている不純物イオン接合領域がトレンチ内で露出する埋め込まれたビットライン接合領域として機能するように行うステップと、を含む。
【００１８】
さらに、上記の目的を達成するための本発明に係る垂直型トランジスタの製造方法は、半導体基板に対するイオン注入を行って半導体基板の下部に不純物イオン接合領域を形成するステップと、半導体基板に対するエッチングによりトレンチを形成し、エッチングは、不純物イオン接合領域の一部が除去されるようにして、不純物イオン接合領域のうち、除去されずに残っている領域がトレンチ下部で露出して埋め込みビットライン接合領域として機能するように行うステップと、埋め込みビットライン接合領域に接触されるようにトレンチ下部に絶縁膜を介在して埋め込みビットラインを形成するステップと、を含む。
【発明の効果】
【００１９】
本発明によれば、トレンチによって上部に突出するアクティブ領域が限定される前に、イオン注入によって予め埋め込みビットライン接合領域を形成した後、トレンチ形成のためのエッチングを行うことにより、トレンチを形成した後、埋め込みビットライン接合領域を形成する場合に比べて埋め込みビットライン接合領域とゲートとの重なり部分を精密に制御できるという利点が提供される。
【図面の簡単な説明】
【００２０】
【図１】垂直型トランジスタの基本概念を説明するために示した図である。
【図２】本発明の一例に係る垂直型トランジスタの不純物領域の形成方法を説明するために示した断面図である。
【図３】本発明の一例に係る垂直型トランジスタの不純物領域の形成方法を説明するために示した断面図である。
【図４】本発明の一例に係る垂直型トランジスタの不純物領域の形成方法を説明するために示した断面図である。
【図５】本発明の一例に係る垂直型トランジスタの不純物領域の形成方法を説明するために示した断面図である。
【図６】図２の第１のマスク膜パターンと図４の第２のマスク膜パターンとを形成する過程を説明するために示した断面図である。
【図７】図２の第１のマスク膜パターンと図４の第２のマスク膜パターンとを形成する過程を説明するために示した断面図である。
【図８】図２の第１のマスク膜パターンと図４の第２のマスク膜パターンとを形成する過程を説明するために示した断面図である。
【図９】図２〜図５を参照して説明した不純物領域の形成方法によって形成された不純物イオン接合領域の濃度プロファイルを示したグラフである。
【図１０】本発明の一例に係る不純物領域の形成方法における追加イオン注入ステップを説明するために示した断面図である。
【図１１】本発明の他の例に係る垂直型トランジスタの不純物領域の形成方法を説明するために示した断面図である。
【図１２】本発明の他の例に係る垂直型トランジスタの不純物領域の形成方法を説明するために示した断面図である。
【図１３】本発明の他の例に係る垂直型トランジスタの不純物領域の形成方法を説明するために示した断面図である。
【図１４】本発明のさらに他の例に係る垂直型トランジスタの不純物領域の形成方法を説明するために示した断面図である。
【図１５】本発明のさらに他の例に係る垂直型トランジスタの不純物領域の形成方法を説明するために示した断面図である。
【図１６】本発明のさらに他の例に係る垂直型トランジスタの不純物領域の形成方法を説明するために示した断面図である。
【図１７】本発明の一例に係る垂直型トランジスタの製造方法を説明するために示した断面図である。
【図１８】本発明の一例に係る垂直型トランジスタの製造方法を説明するために示した断面図である。
【図１９】本発明の一例に係る垂直型トランジスタの製造方法を説明するために示した断面図である。
【図２０】本発明の一例に係る垂直型トランジスタの製造方法を説明するために示した断面図である。
【図２１】本発明の一例に係る垂直型トランジスタの製造方法を説明するために示した断面図である。
【図２２】本発明の一例に係る垂直型トランジスタの製造方法を説明するために示した断面図である。
【図２３】本発明の一例に係る垂直型トランジスタの製造方法を説明するために示した断面図である。
【発明を実施するための形態】
【００２１】
図２〜図５は、本発明の一例に係る垂直型トランジスタの不純物領域の形成方法を説明するために示した断面図である。図２に示すように、垂直型トランジスタが形成される半導体基板２１０上にイオン注入のための第１のマスク膜パターン２２１を形成する。第１のマスク膜パターン２２１はナイトライド膜で形成する。場合によっては、オキサイド膜とナイトライド膜とが積層された構造で形成することもできる。この場合、下部のオキサイド膜は、半導体基板２１０とナイトライド膜との間の接着（adhesion）のために形成し、その厚さは、ナイトライド膜の厚さのほぼ５％〜１０％に該当する厚さになるようにする。第１のマスク膜パターン２２１は、後続のイオン注入から第１のマスク膜パターン２２１の下の半導体基板２１０が保護され得る程度の厚さを有しなければならない。一例として、第１のマスク膜パターン２２１の厚さは、ほぼ２００Å〜８００Åになるようにする。
【００２２】
図３を参照すると、図面において矢印２３０で示したように、第１のマスク膜パターン２２１をイオン注入バッファ膜として不純物イオンを注入させる。不純物イオンはｐ型不純物イオンでありうるし、ｎ型不純物イオンでありうるが、本例では、ｎ型不純物イオンを注入する場合を例に挙げて説明する。注入されるｎ型不純物イオンとしてはヒ化物（Ａｓ）を用いる。注入エネルギーはほぼ１００ＫｅＶ〜４００ＫｅＶに設定し、ドーピング深さＤはほぼ５００Å〜２０００Åになるようにする。このイオン注入によって半導体基板２１０内には不純物イオン接合領域２４０が形成される。場合によっては、イオン注入を行った後、注入された不純物イオンを拡散させる拡散工程を行うこともできる。通常、拡散工程は熱処理によって行う。イオン注入を行った後には、第１のマスク膜パターン２２１を除去する。
【００２３】
図４に示すように、半導体基板２１０上に第２のマスク膜パターン２２２を形成する。第２のマスク膜パターン２２２は、後続のトレンチ形成のためのエッチングの際、ハードマスク膜として使用するためのものであって、ナイトライド膜で形成することができる。第２のマスク膜パターン２２２が有する開口部２２２′によって露出する半導体基板２１０は、後続のエッチングによって所定深さ除去されてトレンチが形成される領域である。このとき、形成されるトレンチによって不純物イオン接合領域２４０の一部分、例えば、ほぼ５０％が除去され、不純物イオン接合領域２４０の残った領域は埋め込みビットライン接合領域となる。したがって、第２のマスク膜パターン２２２の一側面は、図面において点線で示すように、不純物イオン接合領域２４０のほぼ中央に一致するように整列されなければならない。
【００２４】
本例では、このような整列のために、第１のマスク膜パターン２２１の形成時に用いたフォトマスクを使用して第２のマスク膜パターン２２２を形成する。これを図６〜図８を参照してより詳細に説明する。まず、第１のマスク膜パターン２２１を形成する過程を説明すれば、図６に示すように、半導体基板２１０上に第１のマスク膜２２３及び第１のフォトレジスト膜６１０を順次形成する。そして、フォトマスク６２０を用いた露光を行い、第１のフォトレジスト膜６１０の一部、例えば、光が照射された部分の特性を変化させる。また、図７に示すように、現像工程を行って第１のフォトレジスト膜（図６の６１０）の特性が変化された部分を選択的に除去する。この現像工程によって第１のマスク膜２２３の一部の表面を露出させる開口部を有する第１のフォトレジスト膜パターン６１１が形成される。第１のフォトレジスト膜パターン６１１を形成した後には、これをエッチングマスクとして第１のマスク膜２２３の露出部分を除去し、図２に示した第１のマスク膜パターン２２１を形成する。
【００２５】
第２のマスク膜パターン２２２を形成するためには、まず、図８に示すように、不純物イオン接合領域２４０が形成された半導体基板２１０上に第２のマスク膜２２４及び第２のフォトレジスト膜８１０を順次形成する。そして、第１のマスク膜パターン２２１の形成時に用いたフォトマスク６２０を使用して第２のフォトレジスト膜８１０に対する露光を行う。このとき、形成しようとする第２のマスク膜パターンは、不純物イオン接合領域２４０のほぼ半分を除去するトレンチを形成するためのものであるため、不純物イオン接合領域２４０の形成のためのイオン注入バッファ膜としての第１のマスク膜パターン２２１の形成時に用いたフォトマスク６２０の位置を、図面において矢印Ｂで示すように、右側方向にほぼ５０％移動させた後に露光を行う。参考として、第１のフォトレジスト膜６１０に対する露光時のフォトマスクの位置は破線で示した。次に、現像工程を行って第２のフォトレジスト膜パターン（図４の２２２）を形成した後、図４及び図５を参照して説明したトレンチ形成過程を行えば、同じフォトマスク６２０を用いて不純物イオン接合領域２４０及びトレンチ２５０を形成できるようになる。
【００２６】
続いて、図５に示すように、第２のマスク膜パターン２２２をエッチングのためのハードマスクとして用いたエッチングを行って半導体基板２１０の露出部分を所定深さでエッチングする。このエッチングによってエッチングされる半導体基板２１０の深さは、少なくとも不純物イオン接合領域２４０が形成された位置よりは深くする。このエッチングによってトレンチ２５０が形成され、形成されたトレンチ２５０は、半導体基板２１０で垂直型トランジスタが形成されるアクティブ領域Ａを限定するとともに、限定されたアクティブ領域Ａと隣接した他のアクティブ領域Ａが互いに分離されるようにする。結果的に、アクティブ領域Ａは、両側面に配置されるトレンチ２５０によって上部に突出するピラー（pillar）形態で作られる。トレンチ２５０が作られることにより、不純物イオン接合領域（図４の２４０）のほぼ半分は除去される。それに対し、不純物イオン接合領域（図４の２４０）の残った部分は埋め込みビットライン接合領域２４２を構成し、トレンチ２５０の下部側面で露出する。この埋め込みビットライン接合領域２４２は、通常のトランジスタ構造においてドレイン領域となる。
【００２７】
図９は、図２〜図５を参照して説明した不純物領域の形成方法によって形成された不純物イオン接合領域２４０の濃度プロファイルを示したグラフである。図９に示すように、不純物イオン接合領域２４０が形成される領域でドーピング濃度が高いことに対し、残りの領域では低いドーピング濃度を表す。ところが、不純物イオン接合領域２４０の真上にある領域はチャネル領域であって、図面で一点鎖線円（Ｃ）で示したように、この部分でヒ化物（Ａｓ）濃度が高ければ、しきい電圧が変動され得る。したがって、この領域に対して反対導電型の不純物イオンをさらに注入することができる。
【００２８】
図１０は、このような追加イオン注入を説明するために示した断面図である。図１０を参照すると、図面において矢印Iで示すように、トレンチ２５０を形成した後、埋め込みビットライン接合領域２４２の上部を対象として追加的なイオン注入を行う。この場合、不純物イオンは、埋め込みビットライン接合領域２４２を構成する不純物イオンの導電型と反対導電型の不純物イオンを用いる。埋め込みビットライン接合領域２４２を構成する不純物イオンとしてｎ型不純物イオンであるヒ化物（Ａｓ）を用いたので、この追加イオン注入はｐ型不純物イオン、例えば、ボロンＢを用いることができる。この追加イオン注入は、選択的な領域に対してなされなければならないので、他の領域に対するイオン注入を遮断するためのスクリーン手段を利用することができ、垂直方向に所定角度だけねじれたチルト（tilt）イオン注入方法を利用して行う。
【００２９】
図１１〜図１３は、本発明の他の例に係る垂直型トランジスタの不純物領域の形成方法を説明するために示した断面図である。図１１に示すように、まず、図６及び図７を参照して説明した図２の第１のマスク膜パターン（図２の２２１）を形成した方法と同じ方法で半導体基板２１００上に第１のマスク膜パターン２２１０を形成する。そして、この第１のマスク膜パターン２２１０をエッチングマスクとしたエッチングにより半導体基板２１００の露出部分を所定深さエッチングして第１のトレンチ２５１０を形成する。第１のトレンチ２５１０の深さは、後続で形成しようとする不純物イオン接合領域２４００が位置する深さよりは低い深さで設定する。次に、図面において矢印２３００で示すように、不純物イオン、例えば、ヒ化物（Ａｓ）を注入して不純物イオン接合領域２４００を形成する。本例による場合、イオン注入がなされる半導体基板２１００の表面から不純物イオン接合領域２４００までの半導体基板２１００の厚さ(d)が図２〜図５を参照して説明した例に比べて薄く、これにより、イオン注入濃度をより精密に調整することができ、イオン注入エネルギーも精密に調整することにより、不純物イオン接合領域２４００を、意図した正確な位置にさらに正確なドーピング濃度で形成することができる。また、図９を参照して説明したように、不純物イオン接合領域２４００上のチャネル領域の濃度変化も少なくなるにつれて、追加的な反対導電型のイオン注入も不要となる。
【００３０】
図１２に示すように、第１のトレンチ２５１０をシリコン層で埋める。このために、シリコン層は蒸着方法を利用して形成することができるが、本例では、シリコンエピタキシャル層２１５０を成長させる方法を利用する。シリコンエピタキシャル層２１５０は、垂直型トランジスタからチャネル領域へ作用する部分であり、したがって、シリコンエピタキシャル層２１５０を成長させる方法を利用すれば、成長過程で適切なドーパントガスを共に供給することにより、チャネル領域におけるドーパント濃度を精密に制御することができ、その結果、素子の均一なしきい電圧特性を得ることができる。
【００３１】
図１３に示すように、図８を参照して説明したことと同じ方法で半導体基板２１００及びシリコンエピタキシャル層２１５０上に第２のマスク膜パターン２２２０を形成する。図８を参照して説明したように、第１のマスク膜パターン２２１０の形成時に用いたフォトマスクをほぼ５０％水平移動して第２のマスク膜パターン２２２０を形成することにより、第２のマスク膜パターン２２２０によってシリコンエピタキシャル層２１５０のほぼ半分のみが露出する。次に、第２のマスク膜パターン２２２０をエッチングのためのハードマスクとして用いたエッチングを行ってシリコンエピタキシャル層２１５０及び半導体基板２１００を所定深さでエッチングする。このエッチングによってエッチングされる半導体基板２１００の深さは、少なくとも不純物イオン接合領域２４００が形成された位置よりは深くする。このエッチングによって第２のトレンチ２５００が形成され、形成された第２のトレンチ２５００はアクティブ領域Ａ′を限定する。アクティブ領域Ａ′は、半導体基板２１００とシリコンエピタキシャル層２１５０とからなる。また、第２のトレンチ２５００が作られることにより、不純物イオン接合領域（図１２の２４００）のほぼ半分は除去される。それに対し、不純物イオン接合領域（図１２の２４００）の残った部分は埋め込みビットライン接合領域２４２０を構成し、トレンチ２５００の下部側面で露出する。この埋め込みビットライン接合領域２４２０は、通常のトランジスタ構造においてドレイン領域となる。
【００３２】
図１４〜図１６は、本発明のさらに他の例に係る垂直型トランジスタの不純物領域の形成方法を説明するために示した断面図である。図１４に示すように、まず、図６及び図７を参照して説明した図２の第１のマスク膜パターン（図２の２２１）を形成した方法と同じ方法で半導体基板３１００上に第１のマスク膜パターン３２１０を形成する。そして、図面において矢印３３００で示したように、第１のマスク膜パターン３２１０をイオン注入バッファ膜として不純物イオン、例えば、ヒ化物（Ａｓ）を注入して半導体基板３１００の表面部分に不純物イオン接合領域３４００を形成する。本例による場合、イオン注入が半導体基板３１００の表面部分をターゲットとして行われるため、イオン注入濃度をより精密に調整することができ、イオン注入エネルギーも精密に調整することにより、不純物イオン接合領域３４００を、意図した正確な位置にさらに正確なドーピング濃度で形成することができる。また、図９を参照して説明したように、不純物イオン接合領域３４００上のチャネル領域の濃度変化も少なくなるにつれて、追加的な反対導電型のイオン注入も不要となる。
【００３３】
図１５に示すように、不純物イオン接合領域３４００が形成された半導体基板３１００上に半導体基板３１００と同じ物質層、すなわち、シリコン層を形成する。シリコン層は、蒸着方法を利用して形成することができるが、本例では、シリコンエピタキシャル層３１５０を成長させる方法を利用する。形成されたシリコンエピタキシャル層３１５０のうちの一部はアクティブ領域になり、垂直型トランジスタからチャネル領域へ作用する部分であり、したがって、シリコンエピタキシャル層３１５０を成長させる方法を利用すれば、成長過程で適切なドーパントガスを共に供給することにより、チャネル領域でのドーパント濃度を精密に制御することができ、その結果、素子の均一なしきい電圧特性を得ることができる。次に、シリコンエピタキシャル層３１５０上に第２のマスク膜パターン３２２０を形成する。図８を参照して説明したように、第１のマスク膜パターン３２１０の形成時に用いたフォトマスクをほぼ５０％水平移動して第２のマスク膜パターン３２２０を形成することにより、第２のマスク膜パターン３２２０を形成するための別途のフォトマスクが不要である。第２のマスク膜パターン２２２０によってトレンチが形成される部分のシリコンエピタキシャル層３１５０が露出する。
【００３４】
図１６に示すように、第２のマスク膜パターン３２２０をエッチングのためのハードマスクとして用いたエッチングを行ってシリコンエピタキシャル層３１５０及び半導体基板３２１０を所定深さでエッチングする。このエッチングによってエッチングされる半導体基板３２１０の深さは、少なくとも不純物イオン接合領域３４００が形成された位置よりは深くする。このエッチングによってトレンチ３５００が形成され、形成されたトレンチ３５００はアクティブ領域Ａ″を限定する。アクティブ領域Ａ″は、下部の半導体基板３１００とシリコンエピタキシャル層３１５０とからなる。また、トレンチ３５００が作られることにより、不純物イオン接合領域（図１５の３４００）のほぼ半分は除去される。それに対し、不純物イオン接合領域（図１５の３４００）の残った部分は埋め込みビットライン接合領域３４２０を構成し、トレンチ３５００の下部側面で露出する。この埋め込みビットライン接合領域３４２０は、通常のトランジスタ構造においてドレイン領域となる。
【００３５】
図１７〜図２３は、本発明の一例に係る垂直型トランジスタの製造方法を説明するために示した断面図である。図１７に示すように、まず、図１〜図５、図１１〜図１３、または図１４〜図１６を参照して説明したように、埋め込みビットライン接合領域２４２、２４２０、３４２０を形成する過程を同一に行う。その後の過程は、図１〜図５を参照して説明した１番目の例と、図１１〜図１３を参照して説明した２番目の例と、そして、図１４〜図１６を参照して説明した３番目の例と同じであるため、以下では１番目の例についてのみ説明する。ビットライン接合領域２４２を形成した後には、全面に第１のライナー膜９０２を形成する。第１のライナー膜９０２はオキサイド膜で形成することができる。この第１のライナー膜９０２は、後続で形成される埋め込みビットラインと半導体基板２２１とを相互電気的に分離させる役割を行う。次に、全面に第１の犠牲膜９０４を形成し、第１の犠牲膜９０４をリセス（recess）させて埋め込みビットライン接合領域２４２の上端部に第１の犠牲膜９０４の上部面が整列されるようにする。第１の犠牲膜９０４はポリシリコン膜で形成することができる。第１の犠牲膜９０４のリセス過程は、エッチバック（etchback）工程によって行うことができる。
【００３６】
図１８に示すように、全面に第２のライナー膜９０６を形成する。第２のライナー膜９０６は、第１のライナー膜９０２との十分なエッチング選択比を有する物質で形成する。一例として、第１のライナー膜９０２をオキサイド膜で形成した場合、第２のライナー膜９０６はナイトライド膜で形成する。第２のライナー膜９０６の厚さは、後続で行われる第２のライナー膜９０６の異方性エッチングの際、第１の犠牲膜９０４がリセスされる厚さを考慮して決定する。より具体的に説明すれば、第２のライナー膜９０６を形成した後には、第２のライナー膜９０６に対する異方性エッチングを行って第２のライナー膜９０６をスペーサ形態に作る。このとき、第１の犠牲膜９０４も所定厚さリセスされて、その厚さが低くなるが、リセスされる厚さは、リセスされた第１の犠牲膜９０４の上部面が埋め込みビットライン接合領域２４２の開口部の下端部に整列されるようにする厚さにならなければならない。したがって、このように、第１の犠牲膜９０６のリセスされる厚さを考慮して第２のライナー膜９０６の厚さを決定する。第２のライナー膜９０６をスペーサ形態で形成することにより、図面において「Ｅ」で示したように、埋め込みビットライン接合領域２４２の開口される領域は第２のライナー膜９０６及び第１の犠牲膜９０４と重ならず、ただし、第１のライナー膜９０２とのみ重なる。次に、全面に第３のライナー膜９０８を蒸着した後、異方性エッチングを行って第３のライナー膜９０８をスペーサ形態で形成する。第３のライナー膜９０８は、第２のライナー膜９０６及び第１の犠牲膜９０４の十分なエッチング選択比を有する物質で形成する。一例として、第２のライナー膜９０６をナイトライド膜で形成し、第１の犠牲膜９０４をポリシリコン膜で形成した場合、第３のライナー膜９０８は、チタニウムナイトライドＴｉＮ膜で形成することができる。
【００３７】
図１９に示すように、トレンチが埋め込まれるように全面に第２の犠牲膜９１０を形成した後、所定厚さだけリセスさせる。リセスを行う前に、第２の犠牲膜９１０に対する平坦化を行うこともできる。第２の犠牲膜９１０は、第１のライナー膜９０２と同じエッチング液によってエッチングされ得る物質を用いて形成する。一例として、第１のライナー膜９０２がオキサイド膜で形成された場合、第２の犠牲膜９１０は、スピンオン絶縁（ＳＯＤ：Spin On Dielectric）コーティング方法を利用して同じ物質膜がオキサイド膜をコーティングすることにより形成することができる。次に、全面に第４のライナー膜９１２を形成する。第４のライナー膜９１２は、選択的に除去が可能な物質を用いて形成する。一例として、本例のように、選択的なイオン注入によって選択的に除去する方法を利用する場合、第４のライナー膜９１２は、不純物イオン、例えば、ボロンＢがドーピングされたポリシリコン膜で形成することができる。次に、図面において矢印９１４で示したように、第４のライナー膜９１２のうち、除去しようとする部分に対して選択的にイオン注入を行う。アクティブ領域の側面のうち、埋め込みビットライン接合領域２４２が形成された側面に対して選択的にイオン注入を行い、このために、垂直方向に対して所定角度を有するチルトイオン注入方法を利用する。
【００３８】
図２０に示すように、第４のライナー膜９１２に対するエッチングを行ってイオン注入された部分のみを選択的に除去する。第４のライナー膜９１２は、イオン注入がなされていない領域とイオン注入がなされた領域とに区分され、選択的イオン注入によって２つの領域は互いに異なる特性を有するようになる。したがって、この特性差を利用したエッチングを行うことにより、第４のライナー膜９１２のうち、イオン注入がなされた領域のみ選択的に除去することができる。このような第４のライナー膜９１２の選択的除去により、図面において「Ｆ」で示したように、アクティブ領域の側面のうち、埋め込みビットライン接合領域２４２が形成された側面にある第３のライナー膜９０８の上部面が露出する。
【００３９】
図２１に示すように、露出した第３のライナー膜９０８を除去するためのエッチング工程を行う。一例において、このエッチング工程は、第３のライナー膜９０８に対して反応するエッチング液が入れられている容器内に半導体基板２１０を入れるディップアウト（dip out）方法を利用して行うことができる。第３のライナー膜９０８が除去されることにより、埋め込みビットライン接合領域２４２上の第１のライナー膜９０２は露出する。第３のライナー膜９０８を除去した後には、第４のライナー膜（図１９の９１２）の残った部分をすべて除去する。
【００４０】
図２２に示すように、第２の犠牲膜９１０及び第１のライナー膜９０２の露出部分を除去するエッチング工程を行う。このエッチング工程もディップアウト方法を利用して行うことができる。第２の犠牲膜９１０及び第１のライナー膜９０２とは同じ物質膜で形成したので、同じエッチング液によって共に除去される。このエッチング工程によって第１の犠牲膜９０４の表面とともに埋め込みビットライン接合領域２４２の表面は露出する。次に、第１の犠牲膜９０４を除去する。
【００４１】
図２３に示すように、全面に金属障壁層９１６及び金属膜９１８を形成し、エッチバックのような異方性エッチングを行って埋め込みビットライン接合領域２４２に接触される埋め込みビットライン９２０を形成する。その後、図面に示してはいないが、埋め込みビットライン接合領域２４２と埋め込みビットライン９２０との接触部分にオーミックコンタクトの形成のための金属シリサイド膜を形成する。そして、埋め込みビットライン９２０上に絶縁膜（図示せず）を形成し、その上に第１のライナー膜９０２及び第３のライナー膜９０６を全て除去した状態でゲート絶縁膜（図示せず）及びゲート導電膜（図示せず）を形成する。最後に、第２のマスク膜パターン２２２を除去し、イオン注入工程を行ってアクティブ領域の上部にさらに他の接合領域を形成する。
【符号の説明】
【００４２】
２１０    半導体基板
２２１    第１のマスト膜パターン
２２２    第２のマスク膜パターン
２４０    不純物イオン接合領域
２４２    埋め込みビットライン接合領域
【図１】
2012004562.tif 000003
【図２】
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【図３】
2012004562.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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