(57)【要約】【課題】高誘電率絶縁膜を含むゲート絶縁膜を備えた電界効果型トランジスタにおいてゲート絶縁膜におけるゲート電極の端部下に位置する部分の厚膜化を試みると、高誘電率絶縁膜が結晶化し、ゲートトンネルリーク電流の発生を抑制出来ない場合があった。【解決手段】半導体装置では、半導体基板１上にはゲート絶縁膜２が形成され、ゲート絶縁膜２上にはゲート電極３が形成されている。ゲート絶縁膜２では、ゲート絶縁膜２におけるゲート電極３の両端部下に位置する厚膜部分２ａの膜厚は、ゲート絶縁膜２におけるゲート電極３の中央部下に位置する中央部分２ｂの膜厚よりも厚い。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上に高誘電率絶縁膜を有するゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜の上にゲート電極を形成する工程（ｂ）と、
前記高誘電率絶縁膜の結晶化温度よりも低い温度で、前記ゲート絶縁膜における前記ゲート電極の両端部下に位置する厚膜部分の膜厚を前記ゲート絶縁膜における前記ゲート電極の中央部下に位置する中央部分の膜厚よりも厚くする工程（ｃ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｃ）は、オゾンを用いたＣＶＤ法により、前記ゲート電極を覆うシリコン酸化膜を形成するとともに、前記ゲート絶縁膜における前記厚膜部分の膜厚を前記ゲート絶縁膜における前記中央部分の膜厚よりも厚くすることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記工程（ｃ）の後に、前記シリコン酸化膜上にシリコン窒化膜を形成する工程（ｄ）と、
前記ゲート電極の側面上に、前記シリコン酸化膜及び前記シリコン窒化膜からなるオフセットスペーサを形成する工程（ｅ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｃ）は、オゾン雰囲気で熱処理又はプラズマ処理を行なうことにより、前記ゲート絶縁膜における前記厚膜部分の膜厚を前記ゲート絶縁膜における前記中央部分の膜厚よりも厚くすることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記半導体基板における前記ゲート絶縁膜および前記ゲート電極の両側方にエクステンション領域を形成する工程（ｆ）をさらに備え、
前記工程（ｃ）の後において、前記ゲート絶縁膜における前記厚膜部分が前記ゲート電極の下へ入り込む幅は、前記エクステンション領域の先端部分が前記ゲート電極の下へ入り込む幅よりも大きいことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に高誘電率絶縁膜を有するゲート絶縁膜を備えた電界効果型トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化に伴って、電界効果型トランジスタの微細化も進展し、ゲート長は短く（５０ｎｍ以下）、ゲート絶縁膜は薄く（ＳｉＯ２膜換算２ｎｍ以下）なってきている。一方、電界効果型トランジスタに印加される電圧は、それほどスケーリングされておらず０．９〜１．２Ｖである。このことにより、ゲート電極の端部でゲート絶縁膜を介してゲート電極と半導体基板内に設けられたドレイン領域との間に発生する電界強度が、約１×１０６Ｖ／ｃｍと非常に大きくなっている。この高電界が半導体基板内に形成されているドレイン領域の一部であるエクステンション領域に加わることにより、電界効果型トランジスタのドレイン領域からの寄生リーク電流の主要因である、ドレイン−チャネル間トンネルリーク電流（ＧＩＤＬ：Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）が生じやすくなる。ＧＩＤＬは電界効果型トランジスタを用いて作製された半導体集積回路における消費電力の大部分を占めるため、ＧＩＤＬを減少させることは産業上非常に有用である。
【０００３】
従来、ＧＩＤＬを減らすためには、電界効果型トランジスタのソース領域およびドレイン領域に近いゲート電極の端部下においてのみゲート絶縁膜を厚くするという構造をとっている。これにより、半導体基板内に形成されているドレイン領域の一部であるエクステンション領域への電界集中を緩和できるためＧＩＤＬを減らすことができ、且つ、ゲート絶縁膜におけるゲート電極の中央部下に位置する中央部分の膜厚の拡大を防止できるので電界効果型トランジスタの駆動能力の低下を抑制できるということが知られている。
【０００４】
以下、図６を参照しながら、従来の半導体装置の製造方法において、ゲート電極の端部下におけるゲート絶縁膜の膜厚を厚く形成する方法について説明する（例えば、特許文献１参照）。
【０００５】
図６（ａ）〜（ｃ）は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部断面図である。
【０００６】
まず、図６（ａ）に示す工程により、半導体基板１０１の上面上に、例えば熱酸化によって形成されたシリコン酸化膜からなるゲート絶縁膜１０２を形成する。その後、ゲート絶縁膜１０２の上面上に熱ＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン膜を形成する。その後、リソグラフィ技術及びドライエッチング技術を用いて、ポリシリコン膜をゲート電極パターン形状にパターニングすることにより、ポリシリコン膜からなるゲート電極１０３を形成する。
【０００７】
次に、図６（ｂ）に示す工程により、半導体基板１０１及びゲート電極１０３に対して、たとえば８５０℃で１０分間、水蒸気（Ｈ２Ｏ）雰囲気での湿式熱酸化工程を行う。これにより、ポリシリコン膜からなるゲート電極１０３の側面および上面が酸化されると共に、半導体基板１０１におけるゲート電極１０３の側方下に位置する領域も酸化されて、シリコン酸化膜１０４が形成される。さらに、湿式熱酸化に用いられる水蒸気（Ｈ２Ｏ）がゲート絶縁膜１０２中を拡散するためゲート絶縁膜１０２と接しているゲート電極１０３の面のうち大気に近い部分の一部分も酸化される。ポリシリコン膜が酸化されてシリコン酸化膜となる際にその体積が約１．４倍に増えるために、ゲート絶縁膜１０２のうちゲート電極１０３の端部下に位置する部分１０２ａの厚さが増加する。さらに、ポリシリコン膜からなるゲート電極１０３と同様に、ゲート絶縁膜１０２と接している半導体基板１０１の面のうち大気に近い部分の一部分も酸化されるため、ゲート絶縁膜１０２のうちゲート電極１０３の端部下に位置する部分１０２ａの厚さをさらに増加させることができる。
【０００８】
次に、図６（ｃ）に示す工程により、不純物をイオン注入することにより、エクステンション領域１０５を形成する。その後、半導体基板１０１の上にシリコン窒化膜を堆積しそのシリコン窒化膜及びシリコン酸化膜１０４に対して異方性ドライエッチングを行うことにより、シリコン酸化膜１０４及びシリコン窒化膜１０６からなるサイドウォールを形成する。さらに、不純物を再びイオン注入することにより、ソースドレイン領域１０７を形成する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−１６８３３０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ゲート電極の端部下に位置するゲート絶縁膜を厚くする従来の方法では、ゲート電極の端部下に位置するゲート絶縁膜近傍のゲート電極のシリコン及び半導体基板のシリコンを水蒸気雰囲気で熱酸化することによって厚膜化を図るため、高温での熱酸化工程が必要である。
【００１１】
ところで、微細な電界効果型トランジスタにおいては、ゲート絶縁膜の薄膜化（ＳｉＯ２膜換算２ｎｍ以下）に伴い、ゲート電極からゲート絶縁膜を介してゲートトンネルリーク電流が発生する虞がある。このゲートトンネルリーク電流の発生を抑制するためには、ゲート絶縁膜として、シリコン酸化膜またはシリコン酸窒化膜ではなく、高誘電率絶縁膜（ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＯ等の酸化膜、または、この酸化膜にシリケートもしくは窒素が含まれたものであり且つＡｌ、Ｈｆ、ＺｒもしくはＬａ等の希土類原子が含まれたもの）を用いる必要がある。しかし、高誘電率絶縁膜は耐熱性が低く、たとえばＨｆＯは５００℃程度で結晶化する。そのため、ゲート絶縁膜として高誘電率絶縁膜を用いた場合に高温（８００℃以上）での熱酸化工程においてゲート電極の端部下に位置するゲート絶縁膜を厚膜化させると、高誘電率絶縁膜が結晶化し、その結果、ゲートトンネルリーク電流の発生を抑制できなくなる。以上より、高温（８００℃以上）での熱酸化工程においてゲート電極の端部下に位置するゲート絶縁膜を厚膜化させるという従来の方法では、ゲートトンネルリーク電流の発生を抑制しつつＧＩＤＬの低減を図ることが難しいという課題がある。
【００１２】
前記に鑑み、本発明は、ゲート絶縁膜として高誘電率絶縁膜を有する絶縁膜を用いた場合においても、ＧＩＤＬの低減を図ることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置は、半導体基板と、半導体基板の上に形成され高誘電率絶縁膜を有するゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備えている。そして、ゲート絶縁膜におけるゲート電極の両端部下に位置する厚膜部分の膜厚は、ゲート絶縁膜におけるゲート電極の中央部下に位置する中央部分の膜厚よりも厚い。
【００１４】
上記構成では、ゲート絶縁膜として高誘電率絶縁膜を有する絶縁膜を用いているので、ゲートトンネルリーク電流の発生を抑制することができる。
【００１５】
また、上記構成では、ゲート電極の端部付近に電界が集中することを抑制できるので、ＧＩＤＬの低減を図ることができる。
【００１６】
本発明に係る半導体装置では、ゲート絶縁膜における厚膜部分は、ゲート絶縁膜における中央部分と一体化形成されていることが好ましい。
【００１７】
本発明に係る半導体装置では、ゲート絶縁膜における厚膜部分の上面の高さは、ゲート絶縁膜における中央部分の上面の高さよりも高いことが好ましい。
【００１８】
本発明に係る半導体装置では、ゲート絶縁膜における厚膜部分は、ゲート絶縁膜の中央から端部へ向かうにつれて厚くなっていることが好ましい。
【００１９】
本発明に係る半導体装置では、ゲート電極の側面上に形成されたオフセットスペーサと、ゲート電極の側面上に、オフセットスペーサを介して形成されたサイドウォールスペーサとをさらに備えており、オフセットスペーサは、ゲート電極の側面上に形成された内側オフセットスペーサと、ゲート電極の側面上に内側オフセットスペーサを介して形成された外側オフセットスペーサとを有し、内側オフセットスペーサは、ゲート絶縁膜における厚膜部分に接していることが好ましい。これにより、厚膜部分が形成された後に酸化工程などを経た場合であっても、厚膜部分の膜厚がさらに増大することを防止できる。なお、内側オフセットスペーサは例えばシリコン酸化膜からなり、外側オフセットスペーサは例えばシリコン窒化膜からなる。また、内側オフセットスペーサは、断面形状がＬ字状になっていることが好ましい。
【００２０】
本発明に係る半導体装置では、半導体基板とゲート絶縁膜の高誘電率絶縁膜との間に、高誘電率絶縁膜よりも比誘電率が低く且つ酸素および窒素の少なくとも一方を含むシリコンからなる下地絶縁膜をさらに備えていることが好ましい。これにより、高誘電率絶縁膜を構成する陽イオン（金属イオン）と酸素とが半導体基板とゲート絶縁膜との間に膜を形成することを防止できる。
【００２１】
本発明に係る半導体装置では、高誘電率絶縁膜は、絶縁性金属酸化物又は絶縁性金属シリケートからなることが好ましい。
【００２２】
本発明に係る半導体装置では、高誘電率絶縁膜は金属を含む絶縁膜であり、ゲート絶縁膜の厚膜部分における金属の含有密度はゲート絶縁膜の中央部分における金属の含有密度に比べて低い場合もある。
【００２３】
本発明に係る半導体装置では、ゲート電極は、ゲート絶縁膜上に形成された金属または金属化合物からなる導電体膜と導電体膜上に形成されたシリコン膜とを有していてもよい。
【００２４】
本発明に係る半導体装置では、高誘電率絶縁膜はアモルファス構造を有していることが好ましい。これにより、ゲートトンネルリーク電流の発生を抑制することができる。
【００２５】
本発明に係る半導体装置の製造方法では、半導体基板の上に高誘電率絶縁膜を有するゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜の上にゲート電極を形成する工程（ｂ）と、ゲート絶縁膜におけるゲート電極の両端部下に位置する厚膜部分の膜厚をゲート絶縁膜におけるゲート電極の中央部下に位置する中央部分の膜厚よりも厚くする工程（ｃ）とを備えている。
【００２６】
後述の好ましい実施形態では、工程（ｃ）は、オゾンを用いたＣＶＤ法により、ゲート電極を覆うシリコン酸化膜を形成するとともに、ゲート絶縁膜における厚膜部分の膜厚をゲート絶縁膜における中央部分の膜厚よりも厚くする。また、工程（ｃ）の後に、シリコン酸化膜上にシリコン窒化膜を形成する工程（ｄ）と、ゲート電極の側面上に、シリコン酸化膜及びシリコン窒化膜からなるオフセットスペーサを形成する工程（ｅ）とをさらに備えている。
【００２７】
後述の好ましい別の実施形態では、工程（ｃ）は、オゾン雰囲気で熱処理又はプラズマ処理を行なうことにより、ゲート絶縁膜における厚膜部分の膜厚をゲート絶縁膜における中央部分の膜厚よりも厚くする。
【発明の効果】
【００２８】
本発明では、ゲート絶縁膜として高誘電率絶縁膜を有する絶縁膜を用いるのでゲートトンネルリーク電流の発生を抑制でき、また、ＧＩＤＬの低減を図ることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部断面図である。
【図４】本発明の変形例に係る半導体装置の構造を示す要部断面図である。
【図５】（ａ）〜（ｄ）は、本発明の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部断面図である。
【図６】（ａ）〜（ｃ）は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部断面図である。
【発明を実施するための形態】
【００３０】
以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下に示す実施形態に限定されない。また、同一の部材については同一の符号を付しその説明を省略する場合がある。
【００３１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の断面図である。
【００３２】
図１に示すように、本実施形態に係る半導体装置では、シリコンからなる半導体基板１の上面上にゲート絶縁膜２およびゲート電極３が順に形成されている。ゲート絶縁膜２は、その詳細を後で説明するが、高誘電率絶縁膜を有しており、また、ゲート電極３の両端部下に位置する厚膜部分２ａとゲート電極３の中央部下に位置する中央部分２ｂ（厚膜部分２ａを除く部分）とを有している。ゲート電極３は、厚みが５０〜１００ｎｍのポリシリコン膜からなる。
【００３３】
ゲート絶縁膜２の側面上およびゲート電極３の側面上には、オフセットスペーサ４が形成されている。オフセットスペーサ４は、内側オフセットスペーサ４ａと外側オフセットスペーサ４ｂとを有している。オフセットスペーサ４の厚みは５〜１５ｎｍ程度であることが好ましいが、内側オフセットスペーサ４ａの厚みおよび外側オフセットスペーサ４ｂの厚みの内訳は特に限定されない。内側オフセットスペーサ４ａは、シリコン酸化膜からなることが好ましく、断面形状がＬ字状となるように半導体基板１の上面上、ゲート絶縁膜２の側面上およびゲート電極３の側面上に形成されており、ゲート絶縁膜２における厚膜部分２ａに接している。外側オフセットスペーサ４ｂは、シリコン窒化膜からなることが好ましく、内側オフセットスペーサ４ａを介してゲート絶縁膜２の側面上およびゲート電極３の側面上に形成されている。
【００３４】
ゲート絶縁膜２の側面上およびゲート電極３の側面上には、オフセットスペーサ４を介してサイドウォールスペーサ７が形成されている。サイドウォールスペーサ７は、内側サイドウォールスペーサ７ａと外側サイドウォールスペーサ７ｂとを有している。内側サイドウォールスペーサ７ａは、シリコン酸化膜からなることが好ましく、オフセットスペーサ４を介してゲート絶縁膜２の側面上およびゲート電極３の側面上に形成されており、具体的には断面形状がＬ字状となるように半導体基板１の上面上および外側オフセットスペーサ４ｂの側面上に形成されている。外側サイドウォールスペーサ７ｂは、シリコン窒化膜からなることが好ましく、オフセットスペーサ４および内側サイドウォールスペーサ７ａを介してゲート絶縁膜２の側面上およびゲート電極３の側面上に形成されている。
【００３５】
半導体基板１内のうちゲート電極３の外側方にはエクステンション領域５が形成されており、エクステンション領域５は、ゲート電極３およびオフセットスペーサ４をマスクとして不純物がイオン注入された領域である。ここで、エクステンション領域５は、ゲート電極３の下へ若干入り込むようにして形成されており、エクステンション領域５がゲート電極３の下へ入り込む幅Ｗ５は、ゲート長に依るが、５ｎｍ以下であることが好ましい。
【００３６】
半導体基板１内のうちエクステンション領域５の下には、ポケット領域６が形成されており、ポケット領域６は、エクステンション領域５と同じくゲート電極３およびオフセットスペーサ４をマスクとして不純物がイオン注入された領域であり、エクステンション領域５とは相異なる導電型を有している。
【００３７】
半導体基板１内のうちエクステンション領域５の外側には、ソースドレイン領域８が形成されており、ソースドレイン領域８は、ゲート電極３、オフセットスペーサ４およびサイドウォールスペーサ７をマスクとして不純物がイオン注入された領域である。なお、半導体基板１には、ポケット領域６と同一導電型のウェル領域及びチャネル領域が形成されているが、図示は省略してある。
【００３８】
ここで、本実施形態に係る半導体装置がＮ型電界効果型トランジスタ（Ｎ型ＭＩＳＦＥＴ（metal-insulator semiconductor field-effect transistor））である場合には、エクステンション領域５はドーズ量が１×１０１５〜１×１０１６／ｃｍ２のＮ型不純物（砒素イオンなど）を不純物として含んでいることが好ましく、ポケット領域６はドーズ量が１×１０１２〜１×１０１４／ｃｍ２のＰ型不純物（ボロンイオンなど）を不純物として含んでいることが好ましく、ソースドレイン領域８はドーズ量が１×１０１６／ｃｍ２のＮ型不純物（砒素イオンなど）を不純物として含んでいることが好ましい。
【００３９】
さらに、本実施形態に係る半導体装置では、ゲート電極３の上面上およびソースドレイン領域８上にシリサイド層９が形成されており、シリサイド層９は、ＣｏＳｉ、ＮｉＳｉまたはＮｉＰｔＳｉなどからなることが好ましい。また、ゲート電極３及びソースドレイン領域８を覆うように、オフセットスペーサ４の上面上、サイドウォールスペーサ７上、シリサイド層９の上面上にはライナー膜１０が形成されており、ライナー膜１０は、シリコン窒化膜などからなることが好ましい。また、ライナー膜１０上には層間絶縁膜１１が形成されており、層間絶縁膜１１は、シリコン酸化膜などの絶縁膜からなることが好ましい。また、層間絶縁膜１１には層間絶縁膜１１を貫通するコンタクトプラグ１２が形成されており、コンタクトプラグ１２は、ソースドレイン領域８の上面上に形成されたシリサイド層９に接続されており、ＷまたはＣｕからなることが好ましい。また、層間絶縁膜１１の上面のうちコンタクトプラグ１２に接続される部分には金属配線１３が形成されており、金属配線１３は、Ｗ、ＣｕまたはＡｌなどの金属からなることが好ましい。
【００４０】
本実施形態に係る半導体装置の構造上の特徴は、以下に示す点である。
【００４１】
ゲート絶縁膜２は、高誘電率絶縁膜を有している。これにより、ゲート絶縁膜が低誘電率な絶縁膜（シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜などの比誘電率が８未満の絶縁膜）からなる場合に比べて、半導体装置の性能の低下を伴うことなくゲート絶縁膜の膜厚を厚くできるので、ゲートトンネルリーク電流の発生を抑制することができる。また、この高誘電率絶縁膜はアモルファス構造になっている。これにより、この高誘電率絶縁膜には粒界が存在しないため、粒界に沿ってリーク電流が流れることを抑制することができ、その結果、ゲートトンネルリーク電流の発生をさらに抑制することができる。
【００４２】
ここで、本明細書において、高誘電率絶縁膜とは、シリコン窒化膜よりも比誘電率が高い絶縁膜であり、比誘電率が８以上好ましくは１０以上の絶縁性金属酸化物または絶縁性金属シリケートからなる膜である。例えば、高誘電率絶縁膜は、ＨｆＳｉＯ、ＨｆＳｉＯＮまたはＨｆＯ等の絶縁性金属酸化物からなる膜であってもよく、前記絶縁性金属酸化物にシリケートまたは窒素が含まれており且つ前記絶縁性金属酸化物におけるＨｆの代わりにＡｌ、ＺｒまたはＬａ等の希土類原子が含まれた材料からなる膜であってもよい。特に、高誘電率絶縁膜は、Ｈｆ、Ａｌ、ＺｒまたはＬａ等の希土類原子をＭと書いた場合、ＭＳｉＯ、ＭＯまたはＭＯＮからなる膜であり且つシリコン上に直接堆積させた場合にシリコンと反応してシリコンと接している界面にＳｉＯ２膜を形成する膜である。ここで、ＭはＨｆ、Ａｌ、ＺｒおよびＬａ等の希土類原子のうちの一種類のみを指しても良く、Ｈｆ、Ａｌ、ＺｒおよびＬａ等の希土類原子のうち何種類かを指しても良い。
【００４３】
また、ゲート絶縁膜２は、厚膜部分２ａを有している。厚膜部分２ａはゲート絶縁膜２におけるゲート電極３の端部下に位置しており、その膜厚はゲート電極３の中央部下に位置する部分（中央部分）２ｂの膜厚よりも大きい。具体的には、厚膜部分２ａは、その上面が中央部分２ｂの上面よりも上に存在するようにゲート絶縁膜２の中央から端部へ向かうにつれて徐々に膜厚が厚く形成されており、また、中央部分２ｂと一体に形成されている。これにより、ゲート絶縁膜の膜厚が均一である場合に比べて、ゲート電極３の端部への電界集中を緩和でき、その結果、ＧＩＤＬを低減させることができる。また、ゲート絶縁膜全体を厚膜化してゲート電極３の端部への電界集中の緩和を図る場合に比べて、半導体装置の駆動能力が低下することを防止できる。つまり、ゲート絶縁膜２における厚膜部分２ａの膜厚をゲート絶縁膜２における中央部分２ｂの膜厚よりも大きくすることにより、ＧＩＤＬを低減させることができるとともに半導体装置の駆動能力の低下を防止することができる。
【００４４】
厚膜部分２ａの膜厚と中央部分２ｂの膜厚との差（膜厚差ｄ）は１〜５ｎｍ程度であることが好ましい。その理由を次に示す。ゲート絶縁膜２における厚膜部分２ａの膜厚が大きければ大きいほど、ゲート電極３の端部への電界集中を緩和することができると考えられるので、ＧＩＤＬの低減を図ることができると考えられる。しかし、厚膜部分２ａは、中央部分２ｂと一体形成されている。そのため、厚膜部分２ａの膜厚が大きくなりすぎると中央部分２ｂの膜厚の厚膜化を招来する虞があり、従って、膜厚差ｄを大きくしようとすると半導体装置の性能低下を引き起こす虞がある。以上より、ＧＩＤＬの低減と半導体装置の性能維持との両方を満足させるためには、膜厚差ｄが１〜５ｎｍ程度であることが好ましい。
【００４５】
また、厚膜部分２ａがゲート電極３の下に入り込む幅Ｗ２は、ゲート長に依るが、１〜１０ｎｍ程度であることが好ましい。その理由を次に示す。厚膜部分２ａがゲート電極３の下に入り込む幅Ｗ２が広ければ広いほど、ＧＩＤＬを低減させることができると考えられる。しかし、厚膜部分２ａがゲート電極３の下に入り込む幅Ｗ２が広すぎると、ゲート絶縁膜２が全体的に分厚くなることと等価となるので、半導体装置の駆動能力の低下を招来する。従って、ＧＩＤＬの低減と半導体装置の性能維持との両方を満足させるためには、厚膜部分２ａがゲート電極３の下に入り込む幅Ｗ２が１〜１０ｎｍ程度であることが好ましい。さらに、厚膜部分２ａがゲート電極３の下に入り込む幅Ｗ２がエクステンション領域５がゲート電極３の直下に入り込む幅Ｗ５よりも広ければ、厚膜部分２ａの入り込む幅Ｗ２がエクステンション領域５の入り込む幅Ｗ５以下である場合に比べて、ゲート電極３の端部への電界集中を緩和することができるので、ＧＩＤＬを低減させることができる。
【００４６】
このような厚膜部分２ａは、後述のように高誘電率絶縁膜の結晶化温度未満の温度においてオゾンを用いたＣＶＤ法を行うことにより、また、後述の変形例で示すように高誘電率絶縁膜の結晶化温度未満の温度においてオゾン雰囲気で熱処理もしくはプラズマ処理を行うことにより、形成される。しかし、その形成メカニズムは解明されておらず、本願発明者はその形成メカニズムとして以下の３つを考えている。第１のメカニズムとしては高誘電率絶縁膜自身の厚膜化であり、第２のメカニズムとしてはゲート電極３の端部付近における半導体基板１およびゲート電極３の少なくとも一方の酸化であり、第３のメカニズムとしては第１および第２のメカニズムが同時に起こっていることである。第１のメカニズムに起因して厚膜部分２ａが形成された場合、ゲート絶縁膜２には高誘電率絶縁膜が支配的に存在するが、厚膜部分２ａにおける高誘電率絶縁膜を構成する金属（例えばＨｆ）は厚膜化前に比べて増加しないので、高誘電率絶縁膜を構成する金属の含有密度は厚膜部分２ａの方が中央部分２ｂよりも低くなる。第２のメカニズムに起因して厚膜部分２ａが形成された場合、中央部分２ｂには高誘電率絶縁膜を構成する絶縁性金属酸化物または絶縁性金属シリケートが支配的に存在するが、厚膜部分２ａには高誘電率絶縁膜を構成する絶縁性金属酸化物または絶縁性金属シリケートだけでなくシリコン酸化物も存在する。よって、高誘電率絶縁膜を構成する金属の含有密度は厚膜部分２ａの方が中央部分２ｂよりも低くなる。このように第１のメカニズムに起因しても第２のメカニズムに起因しても高誘電率絶縁膜を構成する金属の含有密度は厚膜部分２ａの方が中央部分２ｂよりも低くなると考えられるので、第３のメカニズムに起因した場合であっても高誘電率絶縁膜を構成する金属の含有密度は厚膜部分２ａの方が中央部分２ｂよりも低くなると考えられる。そして、何れのメカニズムに起因した場合であっても、ゲート絶縁膜２のうちゲート電極３の両端部下に厚膜部分２ａが形成される。また、ゲート絶縁膜２における厚膜部分２ａは、高誘電率絶縁膜の結晶化温度未満の温度において形成されるので、高誘電率絶縁膜の結晶化を伴うことなく形成される。よって、本実施形態に係る半導体装置では、駆動能力の低下を伴うことなく、ゲートトンネルリーク電流の発生を抑制でき且つＧＩＤＬの低減を図ることができる。
【００４７】
以上説明したように、本実施形態に係る半導体装置では、ゲート絶縁膜２がアモルファス構造の高誘電率絶縁膜を含んでいるのでゲートトンネルリーク電流の発生を抑制することができ、また、ゲート絶縁膜２におけるゲート電極３の端部下に厚膜部分２ａが設けられているのでＧＩＤＬを低減させることができる。よって、半導体装置の消費電力を小さくすることができる。
【００４８】
また、厚膜部分２ａはゲート絶縁膜２におけるゲート電極３の端部下にのみ形成されているので、中央部分２ｂの膜厚が大きくなることを抑制できる。よって、半導体装置の駆動能力の低下を伴うことなく半導体装置の消費電力の低減を図ることができる。
【００４９】
このように半導体装置の駆動能力の低下を伴うことなくＧＩＤＬの低減およびゲートトンネルリーク電流の発生を抑制するためには、高誘電率絶縁膜の結晶化を伴うことなく半導体装置を製造し、厚膜部分２ａの膜厚と中央部分２ｂの膜厚との差（膜厚差ｄ）を１〜５ｎｍ程度とし、厚膜部分２ａがゲート電極３の下に入り込む幅Ｗ２を１〜１０ｎｍ程度とすればよい。このような半導体装置（特に厚膜部分２ａ）は、以下に示す方法に従って製造される。
【００５０】
図２（ａ）〜（ｄ）及び図３（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部断面図である。ここでは、Ｎ型電界効果型トランジスタ（Ｎ型ＭＩＳトランジスタ）の製造方法について説明する。
【００５１】
図２（ａ）に示す工程で、シリコンからなる半導体基板１上に、ＭＯＣＶＤ（metal-organic chemical vapor deposition）法により厚さ２〜３ｎｍの高誘電率絶縁膜を形成した後（工程（ａ））、高誘電率絶縁膜上にＣＶＤ法により厚さ５０〜１００ｎｍのポリシリコン膜を形成する（工程（ｂ））。なお、半導体基板１には、Ｐ型ウェル領域及びＰ型チャネル領域が形成されているが、図示は省略してある。その後、高誘電率絶縁膜及びポリシリコン膜をパターニングして、半導体基板１上に高誘電率絶縁膜からなるゲート絶縁膜２及びポリシリコン膜からなるゲート電極３を形成する。例えば、ゲート電極３は、ＣＦ４ガスを用いた異方性ドライエッチングによりポリシリコン膜をエッチングして形成され、ゲート絶縁膜２は、高誘電率絶縁膜をウェットエッチングして形成される。なお、本実施形態において、高誘電率絶縁膜は、シリコン窒化膜よりも比誘電率が高い絶縁膜であって、比誘電率が８以上、好ましくは１０以上の絶縁性金属酸化物又は絶縁性金属シリケートを用いて形成された絶縁膜である。例えば、高誘電率絶縁膜は、ＨｆＯ２、ＨｆＳｉＯ２、ＨｆＳｉＯＮ又はＨｆＡｌＯｘ等の高誘電率材料を用いて形成された絶縁膜である。
【００５２】
図２（ｂ）に示す工程で、半導体基板１上に、ゲート絶縁膜２及びゲート電極３を覆うように、テトラエトキシシラン（ＴＥＯＳ；tetraethoxysilane）とオゾン（Ｏ３）とを用いた減圧ＣＶＤ法（堆積温度（例えば６００℃）＜高誘電率絶縁膜の結晶化温度）により、厚さ１〜１０ｎｍのシリコン酸化膜４Ａを形成する。このとき、シリコン酸化膜４Ａが形成されるとともに、ゲート絶縁膜２における中央部分２ｂよりもに比べて１〜５ｎｍ程度厚膜化されたゲート絶縁膜２における厚膜部分２ａがゲート絶縁膜２におけるゲート電極３の端部に形成される（工程（ｃ））。厚膜部分２ａは、このようにして形成されるので、中央部分２ｂと一体に形成されることになる。また、形成された厚膜部分２ａは中央から端部へ向かうにつれて厚くなり、その上面は中央部分２ｂの上面よりも高い位置に存在する。
【００５３】
ゲート絶縁膜２に厚膜部分２ａが形成されるメカニズムは解明されていない。しかし、厚膜部分２ａは酸素（Ｏ２）を用いた通常のＣＶＤ法では形成されないのに対してオゾン（Ｏ３）を用いたＣＶＤ法では形成されるということを本願発明者は確認している。この事実に基づいて、本願発明者は、酸化力の強いオゾンが分解して形成された単体の酸素又はオゾンによって、ゲート電極３の端部付近において高誘電率絶縁膜自身が厚くなる（第１のメカニズム）、ゲート電極３の端部付近において半導体基板１及びゲート電極（ポリシリコン膜）３の少なくとも一方が酸化されてシリコン酸化膜が形成される（第２のメカニズム）、又は、第１のメカニズムと第２のメカニズムとが複合的に作用する（第３のメカニズム）の何れかのメカニズムによって、ゲート絶縁膜２に厚膜部分２ａが形成されるのではないかと考えている。
【００５４】
ここで、高誘電率絶縁膜としてＨｆ（金属）を含むＨｆＯ２膜を用いた場合を考える。第１のメカニズムに起因してゲート絶縁膜２に厚膜部分２ａが形成された場合、ゲート絶縁膜２には高誘電率絶縁膜が支配的に存在するが、厚膜部分２ａにおける高誘電率絶縁膜を構成する金属（例えばＨｆ）は厚膜化前に比べて増加しない。よって、ゲート絶縁膜２の厚膜部分２ａにおけるＨｆ（金属）の含有密度はゲート絶縁膜２の中央部分２ｂにおけるＨｆ（金属）の含有密度に比べて低くなる。第２のメカニズムに起因してゲート絶縁膜２に厚膜部分２ａが形成された場合、ゲート電極３の端部付近では半導体基板１およびゲート電極３の少なくとも一方が酸化されるので、ゲート絶縁膜２における厚膜部分２ａにはＨｆＯ２だけでなくシリコン酸化物も存在する。よって、ゲート絶縁膜２の厚膜部分２ａにおけるＨｆ（金属）の含有密度はゲート絶縁膜２の中央部分２ｂにおけるＨｆ（金属）の含有密度に比べて低くなる。このように第１のメカニズムに起因した場合も第２のメカニズムに起因した場合もゲート絶縁膜２の厚膜部分２ａにおけるＨｆ（金属）の含有密度はゲート絶縁膜２の中央部分２ｂにおけるＨｆ（金属）の含有密度に比べて低くなるので、第３のメカニズムに起因した場合もゲート絶縁膜２の厚膜部分２ａにおけるＨｆ（金属）の含有密度はゲート絶縁膜２の中央部分２ｂにおけるＨｆ（金属）の含有密度に比べて低くなると考えられる。
【００５５】
また、厚膜部分２ａがゲート電極３の下へ入り込む幅Ｗ２は、後述の工程で形成されるエクステンション領域５がゲート電極３の下へ入り込む幅Ｗ５よりも大きいことが望ましく、１〜１０ｎｍ程度であればよい。厚膜部分２ａがゲート電極３の下へ入り込む幅Ｗ２が大きすぎると半導体装置の駆動能力が低下するので、この幅Ｗ２は、エクステンション領域５のゲート電極３の下へ入り込む幅Ｗ５よりも最大で５ｎｍ以内の範囲で大きいことが望ましい。従って、ＣＶＤ法によってシリコン酸化膜４Ａを形成する際、堆積温度が高い場合または雰囲気ガスであるオゾンの分圧が高い場合には厚膜部分２ａがゲート電極３の下へ入り込む幅Ｗ２が２０〜５０ｎｍと大きくなる虞があるので、高温に暴露される時間を調整し厚膜部分２ａがゲート電極３の下へ入り込む幅Ｗ２を最適化する必要がある。
【００５６】
同様に、堆積温度が高い場合または雰囲気ガスであるオゾンの分圧が高い場合には、厚膜部分２ａの膜厚と中央部分２ｂの膜厚との差（膜厚差ｄ）が５ｎｍを遙かに超えてしまう虞があり、または、厚膜部分２ａだけでなく中央部分２ｂも厚膜化される虞がある。そのため、高温に暴露される時間を調整し、膜厚差ｄが５ｎｍを遙かに超えてしまわないように、且つ、中央部分２ｂも厚膜化されないようにすることが好ましい。
【００５７】
そして、膜厚差ｄが１〜５ｎｍ程度となり厚膜部分２ａがゲート電極３の下へ入り込む幅Ｗ２が１〜１０ｎｍ程度となれば、上記減圧ＣＶＤ法によるシリコン酸化膜４Ａの形成を終了する。すなわち、この減圧ＣＶＤ法によるシリコン酸化膜４Ａの形成時間は、シリコン酸化膜４Ａ自体の形成膜厚で決めるのではなくて、厚膜部分２ａの膜厚または厚膜部分２ａがゲート電極３の下へ入り込む幅Ｗ２で決定される。
【００５８】
図２（ｃ）に示す工程で、シリコン酸化膜４Ａ上に、ＡＬＤ（atomic layer depositon）法により厚さ１〜１０ｎｍのシリコン窒化膜４Ｂを形成する（工程（ｄ））。このとき、厚膜部分２ａにはオゾンまたは酸素が供給されないので、厚膜部分２ａの膜厚が増加することはない。また、ゲート絶縁膜２に厚膜部分２ａを形成した後にシリコン窒化膜４Ｂを形成する。これにより、この工程よりも後で酸化工程などを経た場合であっても、シリコン窒化膜４Ｂによって酸素の供給が防止されるので、ゲート絶縁膜２における厚膜部分２ａの膜厚が増加することを抑制できる。また、このシリコン窒化膜４Ｂの膜厚は、シリコン酸化膜４Ａの膜厚と後工程で形成するオフセットスペーサ４の厚みによって決まる。例えば、オフセットスペーサ４の幅として１２ｎｍ必要な場合、厚膜部分２ａの膜厚を所望値（膜厚差ｄが１〜５ｎｍ程度）にするためにシリコン酸化膜４Ａを厚さ５ｎｍで形成したとき、シリコン窒化膜４Ｂを厚さ７ｎｍ形成することによってオフセットスペーサ４の幅を調整する。これにより、エクステンション領域５およびポケット領域６のマスクとして機能するオフセットスペーサ４の厚みを確保しつつ、ゲート絶縁膜２に厚膜部分２ａを形成することができる。
【００５９】
図２（ｄ）に示す工程で、シリコン窒化膜４Ｂ及びシリコン酸化膜４Ａを異方性エッチングで順次エッチングすることにより、ゲート電極３の側面上にオフセットスペーサ４を形成する（工程（ｅ））。オフセットスペーサ４は、ゲート電極３の側面上に形成されたシリコン酸化膜からなり且つ断面形状がＬ字状の内側オフセットスペーサ４ａと、ゲート電極３の側面上に内側オフセットスペーサ４ａを介して形成されたシリコン窒化膜からなる外側オフセットスペーサ４ｂとで構成されている。内側オフセットスペーサ４ａは、ゲート絶縁膜２における厚膜部分２ａに接している。
【００６０】
図３（ａ）に示す工程で、半導体基板１にゲート電極３及びオフセットスペーサ４をマスクにして、注入エネルギー２〜５ｋｅＶ、ドーズ量１×１０１５〜１×１０１６／ｃｍ２の条件でＮ型不純物である砒素のイオン注入を行い、Ｎ型のエクステンション領域５を形成した後、注入エネルギー１０〜１５ｋｅＶ、ドーズ量１×１０１２〜１×１０１４／ｃｍ２の条件でＰ型不純物であるボロンのイオン注入を行い、Ｐ型のポケット領域６を形成する。
【００６１】
図３（ｂ）に示す工程で、半導体基板１上の全面に、厚さ１０ｎｍのシリコン酸化膜及び厚さ５０ｎｍのシリコン窒化膜を順次形成した後、異方性ドライエッチングによりシリコン窒化膜及びシリコン酸化膜を順次エッチングして、ゲート電極３の側面上にオフセットスペーサ４を介してサイドウォールスペーサ７を形成する。サイドウォールスペーサ７は、ゲート電極３の側面上にオフセットスペーサ４を介して形成され、シリコン酸化膜からなり且つ断面形状がＬ字状の内側サイドウォールスペーサ７ａと、ゲート電極３の側面上にオフセットスペーサ４及び内側サイドウォールスペーサ７ａを介して形成されたシリコン窒化膜からなる外側サイドウォールスペーサ７ｂとで構成されている。その後、半導体基板１にゲート電極３、オフセットスペーサ４及びサイドウォールスペーサ７をマスクにして、注入エネルギー３０ｋｅＶ、ドーズ量１×１０１６／ｃｍ２の条件でＮ型不純物である砒素のイオン注入を行い、Ｎ型のソースドレイン領域８を形成する。その後、半導体基板１に１０５０℃の窒素雰囲気中で熱処理を１０秒行ってイオン注入された不純物の活性化を行う。
【００６２】
図３（ｃ）に示す工程で、半導体基板１上に厚さ１０ｎｍのＮｉ膜を形成した後、５００℃の窒素雰囲気中で熱処理を１０秒行ってソースドレイン領域８及びゲート電極３の上にニッケルシリサイドを形成する。その後、未反応で残存するＮｉ膜を除去した後、シリサイドを安定化させるための熱処理を行ってニッケルシリサイドからなるシリサイド層９を形成する。その後、半導体基板１上の全面に、厚さ３０ｎｍのシリコン窒化膜からなるライナー膜１０を形成する。
【００６３】
図３（ｄ）に示す工程で、ライナー膜１０上に厚さ４００ｎｍのシリコン酸化膜を形成した後、シリコン酸化膜の平坦化を行って層間絶縁膜１１を形成する。その後、層間絶縁膜１１及びライナー膜１０を貫通しソースドレイン領域８上のシリサイド層９に到達するコンタクトホールを形成した後、コンタクトホール内にタングステンを埋め込んでシリサイド層９を介してソースドレイン領域８に電気的に接続されるコンタクトプラグ１２を形成する。その後、層間絶縁膜１１上にコンタクトプラグ１２に接続する金属配線１３を形成する。これにより、本実施形態に係る半導体装置を製造することができる。
【００６４】
以上説明したように本実施形態に係る半導体装置の製造方法では、ゲート絶縁膜２におけるゲート電極３の端部下にのみ厚膜部分２ａを形成するので、半導体装置の駆動能力を低下させることなくＧＩＤＬを低減させることができる。
【００６５】
また、本実施形態に係る半導体装置の製造方法では、高誘電率絶縁膜が結晶化する温度未満の温度においてゲート絶縁膜２における厚膜部分２ａを形成している。そのため、高誘電率絶縁膜の結晶化温度以上の温度においてゲート絶縁膜に厚膜部分を形成する場合と異なり、高誘電率絶縁膜の結晶化を防止することができるので、ゲートトンネルリーク電流の発生を抑制することもできる。
【００６６】
また、本実施形態に係る半導体装置の製造方法では、ゲート絶縁膜２における厚膜部分２ａの厚みが所望値（膜厚差ｄが１〜５ｎｍ程度）となればまたは厚膜部分２ａがゲート電極３の下へ入り込む幅Ｗ２が所望値（１〜１０ｎｍ程度）となれば、シリコン酸化膜４Ａの形成を終了してシリコン酸化膜４Ａの上にシリコン窒化膜４Ｂを形成する。よって、シリコン窒化膜４Ｂを形成した後で酸化工程などを経た場合であっても、ゲート絶縁膜２における厚膜部分２ａの厚みが所望値（膜厚差ｄが１〜５ｎｍ程度）以上となることを防止することができる。このようにゲート絶縁膜２における厚膜部分２ａの厚みおよび厚膜部分２ａがゲート電極３の下へ入り込む幅Ｗ２を制御することができるので、半導体装置の駆動能力を低下させることなくＧＩＤＬの低減を図ることができる。
【００６７】
さらに、ゲート絶縁膜２における厚膜部分２ａの厚みが所望値（膜厚差ｄが１〜５ｎｍ程度）となった後にシリコン酸化膜４Ａの形成を終了しても、その後シリコン酸化膜４Ａの上にシリコン窒化膜４Ｂを形成し、且つ、シリコン酸化膜４Ａとシリコン窒化膜４Ｂとでオフセットスペーサ４を構成するので、オフセットスペーサ４の膜厚を十分に確保することができる。よって、ＧＩＤＬの低減を図りつつ、エクステンション領域５がゲート電極３の下に入り込む幅Ｗ５を小さくすることができる。
【００６８】
なお、本実施形態に係る半導体装置は、以下に示す構成であっても構わない。
【００６９】
具体的には、ゲート絶縁膜２とゲート電極３との間にシリコン酸化膜またはシリコン酸窒化膜が形成されていても良い。
【００７０】
また、ゲート絶縁膜は、その上部に、Ｌａなどの希土類原子またはＡｌの濃度が相対的に高い領域（高濃度領域）を有していてもよい。これにより、ゲート絶縁膜が上記高濃度領域を有していない場合に比べて、ゲート電極の仕事関数の低減を図ることができるので、閾値の低い半導体装置を実現することができる。この高濃度領域の厚みは、ゲート絶縁膜の厚みにも依るが、０．１ｎｍ以上２．０ｎｍ以下であればよい。
【００７１】
また、上記本実施形態におけるシリコン酸化膜の代わりにシリコン酸窒化膜を用いることができる。
【００７２】
また、オフセットスペーサは、単層膜であっても良く、例えば、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜のみからなっていても良い。
【００７３】
また、サイドウォールスペーサは、単層膜であっても良く、例えば、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜のみからなっていても良い。
【００７４】
また、ゲート電極は、Ａｌ、ＷもしくはＴｉなどの金属またはＴｉＮもしくはＴａＮなどの金属化合物からなる導電体膜であっても良く、後述の変形例で示すようにこの導電体膜とポリシリコン膜との積層体であっても良い。
【００７５】
また、内側オフセットスペーサはゲート絶縁膜の側面およびゲート電極の側面のみを覆っていても良く、その断面形状はＬ字状に限定されない。
【００７６】
さらに、本実施形態に係る半導体装置を、以下に示す製造方法に従って製造しても構わない。
【００７７】
具体的には、ＡＬＤ法を用いてゲート絶縁膜２を形成しても良い。
【００７８】
また、高誘電率絶縁膜を形成した後に、高誘電率絶縁膜上に、Ｌａなどの希土類原子またはＡｌを含み膜厚が０．１〜２ｎｍ程度のキャップ膜を形成しても良い。なお、キャップ膜は形成されたのちに高誘電率絶縁膜と一体化され、製造された半導体装置ではゲート絶縁膜の上部に設けられた高濃度領域となる場合がある。
【００７９】
また、図２（ｃ）に示す工程において形成されたシリコン酸化膜４Ａの膜厚がオフセットスペーサ４の膜厚の所望値（１５ｎｍ程度）であれば、シリコン窒化膜４Ｂを形成しなくても良い。
【００８０】
また、ＡＬＤ法またはＰＶＤ（physical vapor deposition）法を用いてシリコン酸化膜４Ａを形成しても良い。
【００８１】
また、内側オフセットスペーサ４ａの形成工程の前に、ゲート絶縁膜２の側面とゲート電極３の側面とを窒化させても良い。これによりゲート絶縁膜２における厚膜部分２ａが所望値（膜厚差ｄが１〜５ｎｍ程度）を超えて膜厚が厚くなることを抑制することができる。
【００８２】
また、シリコン酸化膜４Ａをエッチングして内側オフセットスペーサ４ａを形成した後にシリコン窒化膜４Ｂを形成し、それから、シリコン窒化膜４Ｂをエッチングして外側オフセットスペーサ４ｂを形成しても良い。この場合には、内側オフセットスペーサ４ａは、断面形状がＬ字状となるように形成されなくてもよく、ゲート絶縁膜２の側面およびゲート電極３の側面のみを覆うように形成されていればよい。
【００８３】
（変形例）
以下に、本発明の第１の実施形態に係る半導体装置およびその製造方法の変形例を示す。図４は、本変形例に係る半導体装置の断面図である。
【００８４】
本変形例に係る半導体装置では、上記第１の実施形態に係る半導体装置と同じく、シリコンからなる半導体基板１の上面上にゲート絶縁膜２およびゲート電極２４が順に形成されており、ゲート絶縁膜２の側面上およびゲート電極３の側面上にはオフセットスペーサ２５およびサイドウォールスペーサ７が順に形成されており、半導体基板１内には、エクステンション領域５、ポケット領域６およびソースドレイン領域８が形成されている。
【００８５】
ゲート絶縁膜２は、上記第１の実施形態と同じく、アモルファス構造の高誘電率絶縁膜２０を有しており、また、中央部分２ｂよりも膜厚が厚い厚膜部分２ａを有している。これにより、半導体装置の駆動能力を維持しつつ、ゲートトンネルリーク電流の発生を抑制でき且つＧＩＤＬを低減させることができる。
【００８６】
また、半導体基板１とゲート絶縁膜２の高誘電率絶縁膜２０との間には、下地絶縁膜２１が形成されている。下地絶縁膜２１は、高誘電率絶縁膜２０よりも比誘電率が低く且つ酸素及び窒素の少なくとも一方を含むシリコンからなることが好ましく、例えばシリコン酸化膜又はシリコン窒化膜からなることが好ましい。また、その膜厚は、１〜２ｎｍ程度であればよい。これにより、高誘電率絶縁膜２０を構成する金属（例えばＨｆ）が半導体基板１へ拡散して半導体基板１とゲート絶縁膜２の高誘電率絶縁膜２０との間に膜を形成することを防止できる。
【００８７】
ゲート電極２４は、上記第１の実施形態におけるゲート電極３とは異なり導電体膜２２とシリコン膜２３とを有している。導電体膜２２は、ゲート絶縁膜２の上面上に形成されており、Ａｌ、ＷもしくはＴｉなどの金属またはＴｉＮもしくはＴａＮなどの金属化合物からなることが好ましく、２０〜３０ｎｍの膜厚を有していればよい。また、シリコン膜２３は、導電体膜２２の上面上に形成されており、３０〜７０ｎｍの膜厚を有していればよく、ポリシリコンからなっても良いし、アモルファスシリコンからなっても良い。
【００８８】
オフセットスペーサ２５は、上記第１の実施形態におけるオフセットスペーサ４とは異なりシリコン酸化膜又はシリコン酸窒化膜などの単層膜からなる。しかし、上記第１の実施形態と同じくオフセットスペーサ２５はゲート絶縁膜２における厚膜部分２ａに接しており、その厚みは１５ｎｍ程度である。
【００８９】
以上説明したように本変形例に係る半導体装置においても、ゲート絶縁膜２には上記第１の実施形態における厚膜部分２ａが形成されているので、半導体装置の性能を低下させることなくゲートトンネルリーク電流の発生およびＧＩＤＬの発生を抑制することができる。
【００９０】
また、半導体基板１とゲート絶縁膜２の高誘電率絶縁膜２０との間に下地絶縁膜２１が形成されているので、高誘電率絶縁膜２０を構成する金属が半導体基板１へ拡散したことに起因して半導体基板１とゲート絶縁膜２の高誘電率絶縁膜２０との間に膜が形成されることを防止できる。よって、半導体装置の性能が低下することを防止できる。
【００９１】
また、オフセットスペーサ２５は、単層膜からなるが、上記第１の実施形態におけるオフセットスペーサ４の膜厚と同程度の膜厚を有しているのでエクステンション領域５およびポケット領域６を形成する際のマスクとして機能する。また、オフセットスペーサ２５は、後述のようにゲート絶縁膜２に厚膜部分２ａが形成された後に形成されるので、ゲート絶縁膜２における厚膜部分２ａの膜厚がさらに増大することを防止できる。
【００９２】
図５（ａ）〜（ｄ）は、本変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部断面図である。ここでは、Ｎ型電界効果型トランジスタ（Ｎ型ＭＩＳトランジスタ）の製造方法について説明する。
【００９３】
図５（ａ）に示す工程で、シリコンからなる半導体基板１上に、厚さ１〜２ｎｍのシリコン酸化膜を形成した後、シリコン酸化膜上にＭＯＣＶＤ法により厚さ２〜３ｎｍの高誘電率絶縁膜２０を形成する。その後、高誘電率絶縁膜２０上に厚さ２０〜３０ｎｍのＴｉＮ膜を形成した後、ＴｉＮ膜上にＣＶＤ法により厚さ３０〜７０ｎｍのポリシリコン膜を形成する。その後、ポリシリコン膜、ＴｉＮ膜、高誘電率絶縁膜２０及びシリコン酸化膜をパターニングして、半導体基板１上に、シリコン酸化膜からなる下地絶縁膜２１と下地絶縁膜２１上に形成された高誘電率絶縁膜２０とからなるゲート絶縁膜２、ゲート絶縁膜２上に形成されたＴｉＮ膜からなる導電体膜２２及び導電体膜２２上に形成されたポリシリコン膜からなるシリコン膜２３とを形成する。これにより、導電体膜２２とシリコン膜２３とからなるゲート電極２４がゲート絶縁膜２上に形成される。
【００９４】
なお、下地絶縁膜２１としては、シリコン酸化膜の代わりにシリコン酸窒化膜を用いて良い。また、導電体膜２２としてはＴｉＮ膜の代わりにＴａＮ膜のような高融点導電体膜を用いても良い。さらに、本変形例において、高誘電率絶縁膜２０は、上記第１の実施形態で記載したように、シリコン窒化膜よりも比誘電率が高い絶縁膜であって、比誘電率が８以上好ましくは１０以上の絶縁性金属酸化物又は絶縁性金属シリケートからなる絶縁膜を用いることができる。例えば、ＨｆＯ２、ＨｆＳｉＯ２、ＨｆＳｉＯＮ又はＨｆＡｌＯｘ等の高誘電率材料からなる絶縁膜を用いることができる。
【００９５】
図５（ｂ）に示す工程で、オゾン雰囲気中での熱処理又はオゾンプラズマによって、ゲート電極２４の両端部下に位置するゲート絶縁膜２の端部を選択的に酸化して厚膜部分２ａを形成する。このとき、半導体基板１およびシリコン膜２３の露出している表面には酸化膜がほとんど形成されないのに対して、ゲート絶縁膜２における中央部分２ｂに比べて１〜５ｎｍ程度厚膜化されたゲート絶縁膜２における厚膜部分２ａがゲート絶縁膜２におけるゲート電極３の端部下に形成される。この厚膜化された厚膜部分２ａがゲート絶縁膜２の端面から入り込む幅Ｗ２は、１〜１０ｎｍ程度である。
【００９６】
ゲート絶縁膜２における厚膜部分２ａのみが厚膜化されるメカニズムは解明されていない。しかし、通常の酸素（Ｏ２）雰囲気中での熱処理又は酸素プラズマでは半導体基板１またはシリコン膜２３の露出している表面が酸化されるのに対して、オゾン雰囲気中での熱処理又はオゾンプラズマでは露出しているゲート絶縁膜２の端部のみが顕著に厚膜化されるということを本願発明者は確認している。
【００９７】
ここで、上記第１の実施形態と同じく、ゲート絶縁膜２の高誘電率絶縁膜２０としてＨｆ（金属）を含むＨｆＯ２膜を用いた場合を考える。本変形例では、ゲート絶縁膜２の高誘電率絶縁膜２０に含まれるＨｆとオゾンとの反応に起因して、ゲート絶縁膜２の厚膜部分２ａが形成されると考えられる。そのため、本変形例においても、ゲート絶縁膜２の厚膜部分２ａにおけるＨｆ（金属）の含有密度は、ゲート絶縁膜２の中央部分２ｂにおけるＨｆ（金属）の含有密度に比べて低くなっている。
【００９８】
また、厚膜部分２ａがゲート電極３の下へ入り込む幅Ｗ２は、上記第１の実施形態と同じく、エクステンション領域５がゲート電極３の下へ入り込む幅Ｗ５よりも大きくすることが望ましい。なお、厚膜部分２ａがゲート電極３の下へ入り込む幅Ｗ２が大きすぎると半導体装置の特性が劣化するので、エクステンション領域５がゲート電極３の下へ入り込む幅Ｗ５よりも最大で５ｎｍ以内の範囲で大きいことが望ましい。
【００９９】
図５（ｃ）に示す工程で、半導体基板１上に、ゲート絶縁膜２及びゲート電極２４を覆うように、ＡＬＤ法により厚さ１０〜１２ｎｍのシリコン窒化膜２５Ａを形成する。このとき、厚膜部分２ａにはオゾンまたは酸素は供給されないので、厚膜部分２ａの膜厚は増加しない。
【０１００】
図５（ｄ）に示す工程で、シリコン窒化膜２５Ａを異方性エッチングでエッチングすることにより、ゲート電極２４の側面上に形成されたシリコン窒化膜２５Ａからなるオフセットスペーサ２５を形成する。オフセットスペーサ２５はゲート絶縁膜２における厚膜部分２ａに接しているので、酸化力の強いオゾンが分解して形成された酸素又はオゾンが高誘電率絶縁膜２０と反応を起こすことを抑制でき、その結果、ゲート絶縁膜２における厚膜部分２ａの厚みがさらに大きくなることを防止できる。
【０１０１】
その後、図３（ａ）〜（ｄ）に示す工程と同様な工程を行うことにより、ｎ型エクステンション領域５、ｐ型ポケット領域６、断面形状がＬ字状の内側サイドウォールスペーサ７ａと外側サイドウォールスペーサ７ｂからなるサイドウォールスペーサ７、ｎ型ソースドレイン領域８、シリサイド層９、ライナー膜１０、層間絶縁膜１１、コンタクトプラグ１２及び金属配線１３を順次形成して、図４に示す半導体装置を得る。
【０１０２】
以上説明したように本変形例では、上記第１の実施形態と同じく、半導体装置の駆動能力の低下を伴うことなく、ゲートトンネルリーク電流の発生を抑制できるとともにＧＩＤＬの低減を図ることができる。また、ゲート絶縁膜２における厚膜部分２ａの膜厚を制御しながら半導体装置を製造することができる。
【０１０３】
さらに、本変形例では、高誘電率絶縁膜２０を構成する金属（例えばＨｆ）が半導体基板１とゲート絶縁膜２の高誘電率絶縁膜２０との間に膜を形成することを防止できるので、半導体装置の性能をさらに向上させることができる。
【産業上の利用可能性】
【０１０４】
以上説明したように、本発明は、駆動能力を低下させることなくＧＩＤＬおよびゲートトンネルリーク電流の低減を図ることができるので、低消費電力且つ高集積化が要求される電界効果型トランジスタに有用である。
【符号の説明】
【０１０５】
１      半導体基板 
２      ゲート絶縁膜 
２ａ    厚膜部分 
２ｂ    中央部分 
３      ゲート電極 
４      オフセットスペーサ 
４Ａ    シリコン酸化膜
４Ｂ    シリコン窒化膜 
４ａ    内側オフセットスペーサ 
４ｂ    外側オフセットスペーサ 
５      エクステンション領域 
６      ポケット領域 
７      サイドウォールスペーサ 
７ａ    内側サイドウォールスペーサ 
７ｂ    外側サイドウォールスペーサ 
８      ソースドレイン領域 
９      シリサイド層 
１０      ライナー膜 
１１      層間絶縁膜 
１２      コンタクトプラグ 
１３      金属配線
２０      高誘電率絶縁膜 
２１      下地絶縁膜 
２２      導電体膜 
２３      シリコン膜 
２４      ゲート電極 
２５      オフセットスペーサ 
２５Ａ    シリコン窒化膜 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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