(57)【要約】      （修正有）【課題】低コストにてメモリ機能のテストを行うことが可能な半導体メモリのテスト回路を提供する。【解決手段】半導体メモリから読み出されたｎビットデータの各ビット同士で論理積及び否定論理和を夫々求め、半導体メモリから読み出されたｎビットデータに対する期待値を指定する期待値指定信号ＥＸＰに応じて、上記論理積の結果及び上記否定論理和の結果の内の一方を選択しこれをテスト結果信号ＯＵＴとして出力する。【選択図】図６
2012022750.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリの機能テストを行う半導体メモリのテスト回路であって、
前記半導体メモリから読み出されたｎビットデータ（ｎ：２以上の整数）の少なくとも一対のビット同士で論理積を求めて当該論理積の結果を第１判定信号として得る論理積演算部と、
前記ｎビットデータの少なくとも一対のビット同士で否定論理和を求めて当該否定論理和の結果を第２判定信号として得る否定論理和演算部と、
前記半導体メモリから読み出されるｎビットデータに対する期待値を指定する期待値指定信号に応じて、前記第１判定信号及び前記第２判定信号の内の一方を選択しこれをテスト結果信号として出力する選択部と、を有することを特徴とする半導体メモリのテスト回路。
【請求項２】
前記選択部は、前記期待値信号が期待値”１”を示す場合には前記第１判定信号を選択しこれを前記テスト結果信号として出力する一方、前記期待値信号が期待値”０”を示す場合には前記第２判定信号を選択しこれを前記テスト結果信号として出力することを特徴とする請求項１記載の半導体メモリのテスト回路。
【請求項３】
前記論理積演算部は、前記半導体メモリから読み出されたｎビットデータの全ビットの論理積の結果を前記第１判定信号とし、
前記否定論理和演算部は、前記半導体メモリから読み出されたｎビットデータの全ビットの否定論理和の結果を前記第２判定信号として得ることを特徴とする請求項１〜３のいずれか１に記載の半導体メモリのテスト回路。
【請求項４】
前記テスト回路は、前記半導体メモリが構築されている半導体チップ上に構築されていることを特徴とする請求項１又は２記載の半導体メモリのテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリの製品出荷時のテストを容易化するテスト回路に関する。
【背景技術】
【０００２】
半導体メモリのテスト工程として、メモリ機能が正常であるか否かを試験する機能テストと、予め書き込んでおいたデータが正しく書き込まれているか否かを試験するメモリ内容テストと、が知られている。機能テストでは、予め用意しておいたテストパターンをテスト対象となるメモリに書き込み、これを読み出した際に得られた出力値と、その出力値として取り得る期待値との比較を行うことにより、良品及び不良品の判定を行うようにしている。
【０００３】
ここで、上記した如き出力値及び期待値同士の比較を行うテスト回路を半導体メモリチップ内に構築することにより、その比較結果をこの半導体メモリチップ自体から出力するようにした技術が提案されている（例えば、特許文献１の図１及び図２参照）。かかるテスト回路では、メモリから読み出された８ビットデータと、その８ビットデータとして取り得る期待値とが一致しているか否かを、対応するビット桁同士で比較する。この際、全ビットで両者が一致している場合には「良品」、１ビットでも不一致となるビット桁が存在する場合には「不良品」であることを示す１ビットのテスト結果信号を外部出力する。又、かかるテスト回路では、テスト対象となった半導体メモリチップが不良品であると判定された場合には、ビット桁同士の各比較結果を択一的に上記テスト結果信号として出力することにより、どのビット桁で故障が発生しているのかを判別できるようにしている。
【０００４】
しかしながら、このようなテスト回路を半導体メモリチップ内に構築する為には、期待値を入力する為の入力端子を半導体メモリチップに設ける必要があり、コスト高を招くという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０５−２１１０００号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、かかる問題を解決すべく為されたものであり、低コストにてメモリ機能のテストを行うことが可能な半導体メモリのテスト回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による半導体メモリのテスト回路は、半導体メモリの機能テストを行う半導体メモリのテスト回路であって、前記半導体メモリから読み出されたｎビットデータ（ｎ：２以上の整数）の各ビット同士で論理積を求め当該論理積の結果を第１判定信号として得る論理積演算部と、前記ｎビットデータの各ビット同士で否定論理和を求める当該否定論理和の結果を第２判定信号として得る否定論理和演算部と、前記半導体メモリから読み出されたｎビットデータに対する期待値を指定する期待値指定信号に応じて、前記第１判定信号及び前記第２判定信号の内の一方を選択しこれをテスト結果信号として出力する選択部と、を有する。
【発明の効果】
【０００８】
本発明においては、テスト対象となるメモリに論理レベル１又は０だけからなるｎビットのデータを書き込み、これを読み出した際に得られたｎビットデータに対して以下の如き処理を行うテスト回路を、メモリが搭載されている半導体チップ上に設ける。つまり、かかるテスト回路は、メモリから読み出されたｎビットデータに対して、各ビット桁同士にて論理積及び否定論理和を夫々求めることにより、論理レベル１又は０だけからなるｎビットデータが正しく読み出されたか否かを示すテスト結果を得る。よって、読み出されたｎビットのデータと、ｎビット分の期待値との比較を行わずとも、メモリ機能が正常であるか否かを判定することができるので、これらｎビット分の期待値を入力する為の入力パッドが不要となる分だけ、半導体チップの低コスト化を図ることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】メモリが構築されている半導体チップ内にこのメモリの機能テストを行う為のテスト回路ＴＣ１を設けた場合の構成例を示す図である。
【図２】テスト回路ＴＣ１の内部構成を示す図である。
【図３】メモリ及びテスト回路ＴＣ１が構築されている半導体チップをテストする際の構成を示す図である。
【図４】テスト回路ＴＣ１が構築されている半導体チップに対して実施するメモリ機能テストの手順を示す図である。
【図５】メモリが構築されている半導体チップ内にこのメモリの機能テストを行う為のテスト回路ＴＣ２を設けた場合の構成例を示す図である。
【図６】テスト回路ＴＣ２の内部構成を示す図である。
【図７】メモリ及びテスト回路ＴＣ２が構築されている半導体チップをテストする際の構成を示す図である。
【図８】テスト回路ＴＣ２が構築されている半導体チップに対して実施するメモリ機能テストの手順を示す図である。
【図９】テスト回路ＴＣ２が構築されている半導体チップに対して実施する第１故障ビット桁検出テストの手順を示す図である。
【図１０】テスト回路ＴＣ２が構築されている半導体チップに対して実施する第２故障ビット桁検出テストの手順を示す図である。
【発明を実施するための形態】
【００１０】
半導体メモリから読み出されたｎビットデータの各ビット同士で論理積及び否定論理和を夫々求め、半導体メモリから読み出されたｎビットデータに対する期待値を指定する期待値指定信号に応じて、上記論理積の結果及び上記否定論理和の結果の内の一方を選択しこれをテスト結果信号として出力する。
【実施例】
【００１１】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１２】
図１は、１６ビット単位でデータの読み書きが可能なメモリＭＭが構築されている半導体チップ内に、かかるメモリＭＭのテストを行う為のテスト回路ＴＣ１を設けた場合の構成例を示す図である。
【００１３】
図１において、メモリＭＭは、書込信号ＷＲに応じて、供給された１６ビットのデータＤＤ１〜ＤＤ１６をアドレスＡＤＲにて示される番地に記憶する。又、メモリＭＭは、読出信号ＲＤに応じて、アドレスＡＤＲにて示される番地に記憶されている１６ビットのデータを、データＤＤ１〜ＤＤ１６として読み出して出力する。
【００１４】
テスト回路ＴＣ１は、メモリＭＭから読み出された１６ビットのデータＤＤ１〜ＤＤ１６の内の１のビット桁に対応したデータＤＤ、例えばＤＤ１をテスト入力ＩＮＡとして取り込むと共に、この１のビット桁とは異なる他のビット桁に対応したデータＤＤ、例えばＤＤ１６をテスト入力ＩＮＢとして取り込む。そして、テスト回路ＴＣ１は、半導体チップの１入力パッドを介して供給された期待値指定信号ＥＸＰに基づきテスト入力ＩＮＡ及びＩＮＢを比較し、その比較結果を表すテスト結果信号ＯＵＴを半導体チップの出力パッドを介して出力する。
【００１５】
図２は、テスト回路ＴＣ１の内部構成を示す図である。
【００１６】
図２において、ナンドゲート２０ａは、テスト入力ＩＮＡ及びＩＮＢが共に論理レベル１である場合には、両者が共に論理レベル１であることを表す論理レベル０の判定信号Ｃ１を選択回路ＳＥＬに供給する一方、それ以外の場合には論理レベル１の判定信号Ｃ１を選択回路ＳＥＬに供給する。ノアゲート２１ａは、テスト入力ＩＮＡ及びＩＮＢが共に論理レベル０である場合には、両者が共に論理レベル０であることを表す論理レベル１の判定信号Ｃ０を選択回路ＳＥＬに供給する一方、それ以外の場合には論理レベル０の判定信号Ｃ０を選択回路ＳＥＬに供給する。
【００１７】
選択回路ＳＥＬは、ナンドゲート２５ａ、２５ｂ、２６、インバータＶ１及びＶ２からなる。ナンドゲート２５ａは、上記期待値指定信号ＥＸＰ及び判定信号Ｃ１が共に論理レベル１である場合には論理レベル０、その他の場合には論理レベル１を有する信号をナンドゲート２６に供給する。インバータＶ１は、上記期待値指定信号ＥＸＰの論理レベルを反転させた信号をナンドゲート２５ｂに供給する。ナンドゲート２５ｂは、期待値指定信号ＥＸＰの論理反転信号と、上記判定信号Ｃ０とが共に論理レベル１である場合には論理レベル０、その他の場合には論理レベル１を有する信号をナンドゲート２６に供給する。ナンドゲート２６は、ナンドゲート２５ａ及び２５ｂ各々から供給された信号が共に論理レベル１である場合には論理レベル０の信号をインバータＶ２に供給する一方、その他の場合には論理レベル１の信号をインバータＶ２に供給する。インバータＶ２は、ナンドゲート２６から供給された信号の論理レベルを反転させたものをテスト結果信号ＯＵＴとして出力する。
【００１８】
すなわち、選択回路ＳＥＬは、期待値指定信号ＥＸＰが期待値”１”を指定すべき論理レベル１となっている間は、判定信号Ｃ１及びＣ０の内から判定信号Ｃ１を選択し、この判定信号Ｃ１の論理レベルを反転させた信号をテスト結果信号ＯＵＴとして出力する。一方、期待値指定信号ＥＸＰが期待値”０”を指定すべき論理レベル０となっている間は、選択回路ＳＥＬは、判定信号Ｃ１及びＣ０の内から判定信号Ｃ０を選択し、この判定信号Ｃ０の論理レベルを反転させた信号をテスト結果信号ＯＵＴとして出力する。
【００１９】
以上の如く、テスト回路ＴＣ１においては、メモリＭＭから読み出された一対のデータＤＤ１（ＩＮＡ）及びデータＤＤ１６（ＩＮＢ）が共に論理レベル１であるか否かを両者の論理積の結果（２０ａ）によって判定する。更に、データＤＤ１及びＤＤ１６が共に論理レベル０であるか否かを両者の否定論理和の結果（２１ａ）によって判定する。この際、期待値として”１”を指定する期待値指定信号ＥＸＰが供給された場合には、論理積の結果（２０ａ）に基づき最終的なテスト結果（ＯＵＴ）を得る一方、期待値として”０”を指定する期待値指定信号ＥＸＰが供給された場合には、否定論理和の結果（２１ａ）に基づき最終的なテスト結果（ＯＵＴ）を得るようにしている。
【００２０】
以下に、かかるテスト回路ＴＣ１によるメモリＭＭのテスト方法について説明する。
【００２１】
図３は、図１に示す回路が構築されている半導体チップをテストする際の構成を示す図である。
【００２２】
図３に示すように、上記した如きメモリＭＭ及びテスト回路ＴＣ１が構築されている半導体チップＳＣはＬＳＩテスタに接続されている。
【００２３】
ＬＳＩテスタは、メモリ機能テストとして、図４に示す如きテスト工程ＴＳ１〜ＴＳ４を順に実行する。
【００２４】
先ず、テスト工程ＴＳ１において、ＬＳＩテスタは、メモリＭＭの全ての番地に、１６ビット分全てが論理レベル１となる１６ビットデータを書き込ませるべく、アドレスＡＤＲ及び書込信号ＷＲをメモリＭＭに供給する（メモリ書込アクセス）。これにより、メモリＭＭの全番地に、全ビット桁が論理レベル１となる１６ビットデータが書き込まれる。
【００２５】
次に、テスト工程ＴＳ２において、ＬＳＩテスタは、メモリＭＭの第１番地から最終番地に到るまで各番地に記憶されている内容を順に読み出すべくアドレスＡＤＲ及び読出信号ＲＤをメモリＭＭに供給する（メモリ読出アクセス）。更に、この間、ＬＳＩテスタは、期待値として”１”を指定する期待値指定信号ＥＸＰをテスト回路ＴＣ１に供給する。これにより、メモリＭＭは、その第１番地から最終番地に到るまで順に、各番地に記憶されている１６ビットデータをデータＤＤ１〜ＤＤ１６として読み出す。この際、データＤＤ１及びＤＤ１６が夫々テスト入力ＩＮＡ及びＩＮＢとしてテスト回路ＴＣ１に供給される。テスト回路ＴＣ１は、期待値”１”を指定する期待値指定信号ＥＸＰに応じて、テスト入力ＩＮＡ及びＩＮＢに基づくナンドゲート２０ａ及びノアゲート２１ａ各々の出力結果の内から、２０ａの出力結果、つまり判定信号Ｃ１を選択し、その論理レベルを反転させたものをテスト結果信号ＯＵＴとして出力する。すなわち、全ビット桁が論理レベル１となる１６ビットデータがメモリＭＭに書き込まれ（ＴＳ１）、これが読み出されるのであるから、データＤＤ１及びＤＤ１６に関与したメモリセル群及び配線に異常が生じていなければ、読み出されたデータＤＤ１及びＤＤ１６は共に論理レベル１となる。よって、この際、期待値指定信号ＥＸＰによって指定されている期待値”１”と等しい、論理レベル１のテスト結果信号ＯＵＴが出力されることになる。ところが、データＤＤ１及びＤＤ１６のいずれか一方に関与したメモリセル群及び配線に異常が生じていると、読み出されたデータＤＤ１及びＤＤ１６の内の一方（又は双方）が論理レベル０となり、期待値指定信号ＥＸＰによって指定されている期待値”１”とは異なる論理レベル０のテスト結果信号ＯＵＴが出力される。そこで、テスト工程ＴＳ２において、ＬＳＩテスタは、期待値指定信号ＥＸＰによって指定されている期待値”１”と、テスト結果信号ＯＵＴとを比較し、両者が一致していれば良品、不一致であれば不良品であると判定する。
【００２６】
次に、テスト工程ＴＳ３において、ＬＳＩテスタは、メモリＭＭの全ての番地に、１６ビット分の全てが論理レベル０となる１６ビットデータを書き込ませるべく、アドレスＡＤＲ及び書込信号ＷＲをメモリＭＭに供給する（メモリ書込アクセス）。これにより、メモリＭＭの全番地に、全ビットが論理レベル０となる１６ビットデータが書き込まれる。
【００２７】
次に、テスト工程ＴＳ４において、ＬＳＩテスタは、メモリＭＭの第１番地から最終番地に到るまで各番地に記憶されている内容を順に読み出すべく、アドレスＡＤＲ及び読出信号ＲＤをメモリＭＭに供給する（メモリ読出アクセス）。更に、この間、ＬＳＩテスタは、期待値として”０”を指定する期待値指定信号ＥＸＰをテスト回路ＴＣ１に供給する。これにより、メモリＭＭは、その第１番地から最終番地に到るまで、順に各番地に記憶されている１６ビットデータをデータＤＤ１〜ＤＤ１６として読み出す。この際、データＤＤ１及びＤＤ１６が夫々テスト入力ＩＮＡ及びＩＮＢとしてテスト回路ＴＣ１に供給される。テスト回路ＴＣ１は、期待値”０”を指定する期待値指定信号ＥＸＰに応じて、テスト入力ＩＮＡ及びＩＮＢに基づくナンドゲート２０ａ及びノアゲート２１ａ各々の出力結果の内から、２１ａの出力結果、つまり判定信号Ｃ０を選択し、その論理レベルを反転させたものをテスト結果信号ＯＵＴとして出力する。すなわち、全ビットが論理レベル０となる１６ビットデータがメモリＭＭに書き込まれ（ＴＳ３）、これが読み出されるのであるから、データＤＤ１及びＤＤ１６に関与したメモリセル群及び配線に異常が生じていなければ、読み出されたデータＤＤ１及びＤＤ１６は共に論理レベル０となる。よって、この際、期待値指定信号ＥＸＰによって指定されている期待値”０”と等しい、論理レベル０のテスト結果信号ＯＵＴが出力されることになる。ところが、データＤＤ１及びＤＤ１６のいずれか一方に関与したメモリセル群及び配線に異常が生じていると、読み出されたデータＤＤ１及びＤＤ１６の内の一方（又は双方）が論理レベル１となり、期待値指定信号ＥＸＰによって指定されている期待値”０”とは異なる論理レベル１のテスト結果信号ＯＵＴが出力される。そこで、テスト工程ＴＳ４において、ＬＳＩテスタは、期待値指定信号ＥＸＰによって指定されている期待値”０”と、テスト結果信号ＯＵＴとを比較し、両者が一致していれば良品、不一致であれば不良品であると判定する。
【００２８】
このように、テスト回路ＴＣ１によるメモリ機能テストでは、テストパターンとして論理レベル１又は０の内の一方だけを用い、これをテスト対象となるメモリＭＭの全番地に一律に書き込んで読み出すことにより、メモリＭＭに故障が生じているか否かを判定するようにしている。この際、メモリＭＭに故障が生じていなければ、全ビット桁が論理レベル１となる１６ビットデータをメモリＭＭに書き込み、これを読み出した際に得られるデータＤＤ１〜ＤＤ１６の各々は、全て論理レベル１となる。又、全ビット桁が論理レベル０となる１６ビットデータをメモリＭＭに書き込み、これを読み出した際に得られるデータＤＤ１〜ＤＤ１６の各々は、全て論理レベル０となる。従って、メモリＭＭに故障が生じていなければ、データＤＤ１〜ＤＤ１６の内の１のＤＤ（例えばＤＤ１）、及びこの１のデータＤＤとは異なる他のビット桁のＤＤ（例えばＤＤ１６）は共に、書き込み時のデータの値（論理レベル１又は０）となる。一方、メモリＭＭに故障が生じていると、データＤＤ１〜ＤＤ１６の内の少なくとも１のＤＤは、書き込み時のデータ値（論理レベル１又は０）とは異なる値となる。従って、書き込まれたデータ値が論理レベル１である場合にはナンドゲート２０ａの出力結果（Ｃ１）に基づき、故障が生じているか否かを判定することができる。又、書き込まれたデータ値が論理レベル０である場合にはノアゲート２１ａの出力結果（Ｃ０）に基づき、故障が生じているか否かを判定することができる。
【００２９】
そこで、テスト回路ＴＣ１では、書き込まれたデータ値が論理レベル１である場合には、読み出された１６ビットデータ（ＤＤ１〜ＤＤ１６）中の互いに異なるビット桁同士（ＤＤ１、ＤＤ１６）の否定論理積（Ｃ１）を論理反転させたものを最終的なテスト出力（ＯＵＴ）とする。一方、書き込まれたデータ値が論理レベル０である場合には、読み出された１６ビットデータ（ＤＤ１〜ＤＤ１６）中の互いに異なるビット桁同士（ＤＤ１、ＤＤ１６）の否定論理和（Ｃ０）を論理反転させたものを最終的なテスト出力（ＯＵＴ）とするようにしている。これにより、ＬＳＩテスタは、メモリＭＭに書き込まれたデータ値が論理レベル１である場合には、テスト回路ＴＣ１から出力されたテスト出力（ＯＵＴ）と、期待値”１”とを比較し、両者が一致した場合に良品、不一致となる場合に不良品であると判定する。一方、書き込まれたデータ値が論理レベル０である場合には、ＬＳＩテスタは、テスト回路ＴＣ１から出力されたテスト出力（ＯＵＴ）と、期待値”０”とを比較し、両者が一致した場合に良品、不一致となる場合に不良品であると判定するのである。
【００３０】
尚、上記実施例においては、データＤＤ１〜ＤＤ１６の内の１のＤＤ（例えばＤＤ１）と、この１のデータＤＤとは異なる他のビット桁のＤＤ（例えばＤＤ１６）との１組だけでメモリ機能テストを行うようにしているが、データＤＤ１〜ＤＤ１６の全ビット桁でこれを実行するようにしても良い。
【００３１】
図５は、かかる点に鑑みて為された本発明の他の実施例によるテスト回路が形成されている半導体チップの構成を示す図である。
【００３２】
尚、図５に示す半導体チップには、図１に示される半導体チップと同様にテスト対象となるメモリとしてメモリＭＭが構築されているが、このメモリＭＭに対してメモリ機能テストを担うテスト回路としては、テスト回路ＴＣ１に代わりテスト回路ＴＣ２が構築されている。
【００３３】
テスト回路ＴＣ２は、メモリＭＭから読み出された１６ビットのデータＤＤ１〜ＤＤ１６の内の上位８ビット分（ＤＤ１〜ＤＤ８）をテスト入力ＩＮＡ１〜ＩＮＡ８として取り込むと共に、下位８ビット分（ＤＤ９〜ＤＤ１６）をテスト入力ＩＮＢ１〜ＩＮＢ８として取り込む。そして、テスト回路ＴＣ２は、半導体パッケージの入力パッドを介して供給された期待値指定信号ＥＸＰ及びビット桁指定データＡＤ１〜ＡＤ８に基づき、テスト入力ＩＮＡ１〜ＩＮＡ８及びＩＮＢ１〜ＩＮＢ８に対して以下の如き処理を施し、その処理結果を表すテスト結果信号ＯＵＴを、半導体パッケージの出力パッドを介して出力する。
【００３４】
図６は、テスト回路ＴＣ２の内部構成を示す図である。
【００３５】
図６に示すように、テスト回路ＴＣ２は、論理積演算部ＡＣ、否定論理和演算部ＢＣ、及び選択回路ＳＥＬからなる。
【００３６】
図６において、論理積演算部ＡＣは、ナンドゲート２０ａ〜２０ｈ、ナンドゲート２２ａ〜２２ｈ、ナンドゲート２４ａからなる。
【００３７】
ナンドゲート２０ａは、テスト入力ＩＮＡ１及びＩＮＢ１が共に論理レベル１である場合には論理レベル０の信号をナンドゲート２２ａに供給し、ＩＮＡ１及びＩＮＢ１の内の少なくとも一方が論理レベル０である場合には論理レベル１の信号をナンドゲート２２ａに供給する。ナンドゲート２０ｂは、テスト入力ＩＮＡ２及びＩＮＢ２が共に論理レベル１である場合には論理レベル０の信号をナンドゲート２２ｂに供給し、ＩＮＡ２及びＩＮＢ２の内の少なくとも一方が論理レベル０である場合には論理レベル１の信号をナンドゲート２２ｂに供給する。ナンドゲート２０ｃは、テスト入力ＩＮＡ３及びＩＮＢ３が共に論理レベル１である場合には論理レベル０の信号をナンドゲート２２ｃに供給し、ＩＮＡ３及びＩＮＢ３の内の少なくとも一方が論理レベル０である場合には論理レベル１の信号をナンドゲート２２ｃに供給する。ナンドゲート２０ｄは、テスト入力ＩＮＡ４及びＩＮＢ４が共に論理レベル１である場合には論理レベル０の信号をナンドゲート２２ｄに供給し、ＩＮＡ４及びＩＮＢ４の内の少なくとも一方が論理レベル０である場合には論理レベル１の信号をナンドゲート２２ｄに供給する。ナンドゲート２０ｅは、テスト入力ＩＮＡ５及びＩＮＢ５が共に論理レベル１である場合には論理レベル０の信号をナンドゲート２２ｅに供給し、ＩＮＡ５及びＩＮＢ５の内の少なくとも一方が論理レベル０である場合には論理レベル１の信号をナンドゲート２２ｅに供給する。ナンドゲート２０ｆは、テスト入力ＩＮＡ６及びＩＮＢ６が共に論理レベル１である場合には論理レベル０の信号をナンドゲート２２ｆに供給し、ＩＮＡ６及びＩＮＢ６の内の少なくとも一方が論理レベル０である場合には論理レベル１の信号をナンドゲート２２ｆに供給する。ナンドゲート２０ｇは、テスト入力ＩＮＡ７及びＩＮＢ７が共に論理レベル１である場合には論理レベル０の信号をナンドゲート２２ｇに供給し、ＩＮＡ７及びＩＮＢ７の内の少なくとも一方が論理レベル０である場合には論理レベル１の信号をナンドゲート２２ｇに供給する。ナンドゲート２０ｈは、テスト入力ＩＮＡ８及びＩＮＢ８が共に論理レベル１である場合には論理レベル０の信号をナンドゲート２２ｈに供給し、ＩＮＡ８及びＩＮＢ８の内の少なくとも一方が論理レベル０である場合には論理レベル１の信号をナンドゲート２２ｈに供給する。
【００３８】
ナンドゲート２２ａは、上記ナンドゲート２０ａからＩＮＡ１及びＩＮＢ１が共に論理レベル１であることを表す論理レベル０の信号が供給された場合、又はビット桁指定データＡＤ１が論理レベル０を表す場合に論理レベル１の信号をナンドゲート２４ａに供給する一方、それ以外の場合には論理レベル０の信号をナンドゲート２４ａに供給する。ナンドゲート２２ｂは、上記ナンドゲート２０ｂからＩＮＡ２及びＩＮＢ２が共に論理レベル１であることを表す論理レベル０の信号が供給された場合、又はビット桁指定データＡＤ２が論理レベル０を表す場合に論理レベル１の信号をナンドゲート２４ａに供給する一方、それ以外の場合には論理レベル０の信号をナンドゲート２４ａに供給する。ナンドゲート２２ｃは、上記ナンドゲート２０ｃからＩＮＡ３及びＩＮＢ３が共に論理レベル１であることを表す論理レベル０の信号が供給された場合、又はビット桁指定データＡＤ３が論理レベル０を表す場合に論理レベル１の信号をナンドゲート２４ａに供給する一方、それ以外の場合には論理レベル０の信号をナンドゲート２４ａに供給する。ナンドゲート２２ｄは、上記ナンドゲート２０ｄからＩＮＡ４及びＩＮＢ４が共に論理レベル１であることを表す論理レベル０の信号が供給された場合、又はビット桁指定データＡＤ４が論理レベル０を表す場合に論理レベル１の信号をナンドゲート２４ａに供給する一方、それ以外の場合には論理レベル０の信号をナンドゲート２４ａに供給する。ナンドゲート２２ｅは、上記ナンドゲート２０ｅからＩＮＡ５及びＩＮＢ５が共に論理レベル１であることを表す論理レベル０の信号が供給された場合、又はビット桁指定データＡＤ５が論理レベル０を表す場合に論理レベル１の信号をナンドゲート２４ａに供給する一方、それ以外の場合には論理レベル０の信号をナンドゲート２４ａに供給する。ナンドゲート２２ｆは、上記ナンドゲート２０ｆからＩＮＡ６及びＩＮＢ６が共に論理レベル１であることを表す論理レベル０の信号が供給された場合、又はビット桁指定データＡＤ６が論理レベル０を表す場合に論理レベル１の信号をナンドゲート２４ａに供給する一方、それ以外の場合には論理レベル０の信号をナンドゲート２４ａに供給する。ナンドゲート２２ｇは、上記ナンドゲート２０ｇからＩＮＡ７及びＩＮＢ７が共に論理レベル１であることを表す論理レベル０の信号が供給された場合、又はビット桁指定データＡＤ７が論理レベル０を表す場合に論理レベル１の信号をナンドゲート２４ａに供給する一方、それ以外の場合には論理レベル０の信号をナンドゲート２４ａに供給する。ナンドゲート２２ｈは、上記ナンドゲート２０ｈからＩＮＡ８及びＩＮＢ８が共に論理レベル１であることを表す論理レベル０の信号が供給された場合、又はビット桁指定データＡＤ８が論理レベル０を表す場合に論理レベル１の信号をナンドゲート２４ａに供給する一方、それ以外の場合には論理レベル０の信号をナンドゲート２４ａに供給する。
【００３９】
ナンドゲート２４ａは、上記ナンドゲート２２ａ〜２２ｈ各々から供給された信号が全て論理レベル１を表す場合には、テスト入力ＩＮＡ１〜ＩＮＡ８及びＩＮＢ１〜ＩＮＢ８が全て論理レベル１であることを表す論理レベル０の判定信号Ｃ１を選択回路ＳＥＬに供給する一方、それ以外の場合には論理レベル１の判定信号Ｃ１を選択回路ＳＥＬに供給する。
【００４０】
以上の如き構成により、論理積演算部ＡＣは、メモリＭＭから読み出された１６ビットのデータＤＤ１〜ＤＤ１６をテスト入力ＩＮＡ１〜ＩＮＡ８及びＩＮＢ１〜ＩＮＢ８として取り込み、各ビット同士にて論理積を求めることにより、１６ビットのデータＤＤ１〜ＤＤ１６の全ビットが論理レベル１であるか否かを示す判定信号Ｃ１を得るのである。
【００４１】
又、図６において、否定論理和演算部ＢＣは、ノアゲート２１ａ〜２１ｈ、インバータＶａ〜Ｖｈ、ナンドゲート２３ａ〜２３ｈ、ナンドゲート２４ｂからなる。
【００４２】
ノアゲート２１ａ及びインバータＶａは、テスト入力ＩＮＡ１及びＩＮＢ１が共に論理レベル０である場合には、両者が共に論理レベル０であることを表す論理レベル０の信号をナンドゲート２３ａに供給する一方、ＩＮＡ１及びＩＮＢ１の内の少なくとも一方が論理レベル１である場合には論理レベル１の信号をナンドゲート２３ａに供給する。ノアゲート２１ｂ及びインバータＶｂは、テスト入力ＩＮＡ２及びＩＮＢ２が共に論理レベル０である場合には、両者が共に論理レベル０であることを表す論理レベル０の信号をナンドゲート２３ｂに供給する一方、ＩＮＡ２及びＩＮＢ２の内の少なくとも一方が論理レベル１である場合には論理レベル１の信号をナンドゲート２３ｂに供給する。ノアゲート２１ｃ及びインバータＶｃは、テスト入力ＩＮＡ３及びＩＮＢ３が共に論理レベル０である場合には、両者が共に論理レベル０であることを表す論理レベル０の信号をナンドゲート２３ｃに供給する一方、ＩＮＡ３及びＩＮＢ３の内の少なくとも一方が論理レベル１である場合には論理レベル１の信号をナンドゲート２３ｃに供給する。ノアゲート２１ｄ及びインバータＶｄは、テスト入力ＩＮＡ４及びＩＮＢ４が共に論理レベル０である場合には、両者が共に論理レベル０であることを表す論理レベル０の信号をナンドゲート２３ｄに供給する一方、ＩＮＡ４及びＩＮＢ４の内の少なくとも一方が論理レベル１である場合には論理レベル１の信号をナンドゲート２３ｄに供給する。ノアゲート２１ｅ及びインバータＶｅは、テスト入力ＩＮＡ５及びＩＮＢ５が共に論理レベル０である場合には、両者が共に論理レベル０であることを表す論理レベル０の信号をナンドゲート２３ｅに供給する一方、ＩＮＡ５及びＩＮＢ５の内の少なくとも一方が論理レベル１である場合には論理レベル１の信号をナンドゲート２３ｅに供給する。ノアゲート２１ｆ及びインバータＶｆは、テスト入力ＩＮＡ６及びＩＮＢ６が共に論理レベル０である場合には、両者が共に論理レベル０であることを表す論理レベル０の信号をナンドゲート２３ｆに供給する一方、ＩＮＡ６及びＩＮＢ６の内の少なくとも一方が論理レベル１である場合には論理レベル１の信号をナンドゲート２３ｆに供給する。ノアゲート２１ｇ及びインバータＶｇは、テスト入力ＩＮＡ７及びＩＮＢ７が共に論理レベル０である場合には、両者が共に論理レベル０であることを表す論理レベル０の信号をナンドゲート２３ｇに供給する一方、ＩＮＡ７及びＩＮＢ７の内の少なくとも一方が論理レベル１である場合には論理レベル１の信号をナンドゲート２３ｇに供給する。ノアゲート２１ｈ及びインバータＶｈは、テスト入力ＩＮＡ８及びＩＮＢ８が共に論理レベル０である場合には、両者が共に論理レベル０であることを表す論理レベル０の信号をナンドゲート２３ｈに供給する一方、ＩＮＡ８及びＩＮＢ８の内の少なくとも一方が論理レベル１である場合には論理レベル１の信号をナンドゲート２３ｈに供給する。
【００４３】
ナンドゲート２３ａは、上記インバータＶａからＩＮＡ１及びＩＮＢ１が共に論理レベル０であることを表す論理レベル０の信号が供給された場合、又はビット桁指定データＡＤ１が論理レベル０を表す場合に論理レベル１の信号をナンドゲート２４ｂに供給する一方、それ以外の場合には論理レベル０の信号をナンドゲート２４ｂに供給する。ナンドゲート２３ｂは、上記インバータＶｂからＩＮＡ２及びＩＮＢ２が共に論理レベル０であることを表す論理レベル０の信号が供給された場合、又はビット桁指定データＡＤ２が論理レベル０を表す場合に論理レベル１の信号をナンドゲート２４ｂに供給する一方、それ以外の場合には論理レベル０の信号をナンドゲート２４ｂに供給する。ナンドゲート２３ｃは、上記インバータＶｃからＩＮＡ３及びＩＮＢ３が共に論理レベル１であることを表す論理レベル０の信号が供給された場合、又はビット桁指定データＡＤ３が論理レベル０を表す場合に論理レベル１の信号をナンドゲート２４ｂに供給する一方、それ以外の場合には論理レベル０の信号をナンドゲート２４ｂに供給する。ナンドゲート２３ｄは、上記インバータＶｄからＩＮＡ４及びＩＮＢ４が共に論理レベル１であることを表す論理レベル０の信号が供給された場合、又はビット桁指定データＡＤ４が論理レベル０を表す場合に論理レベル１の信号をナンドゲート２４ｂに供給する一方、それ以外の場合には論理レベル０の信号をナンドゲート２４ｂに供給する。ナンドゲート２３ｅは、上記インバータＶｅからＩＮＡ５及びＩＮＢ５が共に論理レベル１であることを表す論理レベル０の信号が供給された場合、又はビット桁指定データＡＤ５が論理レベル０を表す場合に論理レベル１の信号をナンドゲート２４ｂに供給する一方、それ以外の場合には論理レベル０の信号をナンドゲート２４ｂに供給する。ナンドゲート２３ｆは、上記インバータＶｆからＩＮＡ６及びＩＮＢ６が共に論理レベル１であることを表す論理レベル０の信号が供給された場合、又はビット桁指定データＡＤ６が論理レベル０を表す場合に論理レベル１の信号をナンドゲート２４ｂに供給する一方、それ以外の場合には論理レベル０の信号をナンドゲート２４ｂに供給する。ナンドゲート２３ｇは、上記インバータＶｇからＩＮＡ７及びＩＮＢ７が共に論理レベル１であることを表す論理レベル０の信号が供給された場合、又はビット桁指定データＡＤ７が論理レベル０を表す場合に論理レベル１の信号をナンドゲート２４ｂに供給する一方、それ以外の場合には論理レベル０の信号をナンドゲート２４ｂに供給する。ナンドゲート２３ｈは、上記インバータＶｈからＩＮＡ８及びＩＮＢ８が共に論理レベル１であることを表す論理レベル０の信号が供給された場合、又はビット桁指定データＡＤ８が論理レベル０を表す場合に論理レベル１の信号をナンドゲート２４ｂに供給する一方、それ以外の場合には論理レベル０の信号をナンドゲート２４ｂに供給する。
【００４４】
ナンドゲート２４ｂは、上記ナンドゲート２３ａ〜２３ｈ各々から供給された信号が全て論理レベル１を表す場合には、テスト入力ＩＮＡ１〜ＩＮＡ８及びＩＮＢ１〜ＩＮＢ８が全て論理レベル０であることを表す論理レベル０の判定信号Ｃ０を選択回路ＳＥＬに供給する一方、それ以外の場合には論理レベル１の判定信号Ｃ０を選択回路ＳＥＬに供給する。
【００４５】
以上の如き構成により、否定論理和演算部ＢＣは、メモリＭＭから読み出された１６ビットのデータＤＤ１〜ＤＤ１６をテスト入力ＩＮＡ１〜ＩＮＡ８及びＩＮＢ１〜ＩＮＢ８として取り込み、各ビット同士にて否定論理和を求めることにより、１６ビットのデータＤＤ１〜ＤＤ１６の全ビットが論理レベル０であるか否かを示す判定信号Ｃ０を得るのである。
【００４６】
選択回路ＳＥＬは、図２に示す選択回路ＳＥＬと同一の内部構成を有する。つまり、図６に示される選択回路ＳＥＬは、期待値指定信号ＥＸＰが期待値”１”を指定すべき論理レベル１となっている間は、上記した判定信号Ｃ１及びＣ０の内から判定信号Ｃ１を選択し、この判定信号Ｃ１の論理レベルを反転させた信号をテスト結果信号ＯＵＴとして出力する。一方、期待値指定信号ＥＸＰが期待値”０”を指定すべき論理レベル０となっている間は、選択回路ＳＥＬは、判定信号Ｃ１及びＣ０の内から判定信号Ｃ０を選択し、この判定信号Ｃ０の論理レベルを反転させた信号をテスト結果信号ＯＵＴとして出力する。
【００４７】
以上の如く、テスト回路ＴＣ２においては、その論理積演算部ＡＣにて、メモリＭＭから読み出されたデータＤＤ１〜ＤＤ１６が全て論理レベル１であるか否かを示す判定信号Ｃ１を得ると共に、否定論理和演算部ＢＣにて、メモリＭＭから読み出されたデータＤＤ１〜ＤＤ１６が全て論理レベル０であるか否かを示す判定信号Ｃ０を得る。そして、期待値”１”を指定する期待値指定信号ＥＸＰが供給された場合には、データＤＤ１〜ＤＤ１６が全て論理レベル１であるか否かを示す判定信号Ｃ１を最終的なテスト出力（ＯＵＴ）とする。一方、期待値”０”を指定する期待値指定信号ＥＸＰが供給された場合には、データＤＤ１〜ＤＤ１６が全て論理レベル０であるか否かを示す判定信号Ｃ０を最終的なテスト出力（ＯＵＴ）とするようにしている。
【００４８】
更に、テスト回路ＴＣ２においては、後述するが如く、ビット桁指定データＡＤ１〜ＡＤ８及びナンドゲート２２ａ〜２２ｈ（２３ａ〜２３ｈ）により、データＤＤ１〜ＤＤ１６各々内で故障が生じているビット桁を検出できるようにしている。
【００４９】
以下に、かかるテスト回路ＴＣ２によるメモリＭＭのテスト方法について説明する。
【００５０】
図７は、図５に示す回路が構築されている半導体チップをテストする際の構成を示す図である。
【００５１】
図７に示すように、上記した如きメモリＭＭ及びテスト回路ＴＣ２が構築されている半導体チップＳＣＱはＬＳＩテスタに接続されている。
【００５２】
ＬＳＩテスタは、メモリ機能テストとして、先ず、図８に示す如きテスト工程ＴＳ１１〜ＴＳ１４を順に実行する。
【００５３】
先ず、テスト工程ＴＳ１１において、ＬＳＩテスタは、メモリＭＭの全番地に１６ビット分の全てが論理レベル１となる１６ビットデータを書き込ませるべく、アドレスＡＤＲ及び書込信号ＷＲをメモリＭＭに供給する（メモリ書込アクセス）。これにより、メモリＭＭの全番地に、全ビットが論理レベル１となる１６ビットデータが書き込まれる。
【００５４】
次に、テスト工程ＴＳ１２において、ＬＳＩテスタは、メモリＭＭの第１番地から最終番地に到るまで各番地に記憶されている内容を順に読み出すべくアドレスＡＤＲ及び読出信号ＲＤをメモリＭＭに供給する（メモリ読出アクセス）。これにより、メモリＭＭは、その第１番地から最終番地に到るまで順に、各番地に記憶されている１６ビットデータをデータＤＤ１〜ＤＤ１６として読み出す。この際、データＤＤ１〜ＤＤ８が夫々テスト入力ＩＮＡ１〜ＩＮＡ８、データＤＤ９〜ＤＤ１６がＩＮＢ１〜ＩＮＢ８としてテスト回路ＴＣ２に供給される。更に、この間、ＬＳＩテスタは、メモリＭＭから読み出された１６ビットのデータＤＤ１〜ＤＤ１６の全ビット桁を一律にテスト対象とすべき論理レベル１のビット桁指定データＡＤ１〜ＡＤ８、並びに、期待値”１”を指定する期待値指定信号ＥＸＰをテスト回路ＴＣ２に供給する。かかる期待値指定信号ＥＸＰに応じて、選択回路ＳＥＬは、上記した判定信号Ｃ１及びＣ０の内から判定信号Ｃ１を選択し、その論理レベルを反転させたものをテスト結果信号ＯＵＴとして出力する。又、全て論理レベル１となるビット桁指定データＡＤ１〜ＡＤ８に応じて、ナンドゲート２２ａ〜２２ｈの各々はインバータとなり、ナンドゲート２０ａ〜２０ｈ各々の出力結果の論理レベルを反転させたものをナンドゲート２４ａに供給する。よって、ナンドゲート２４ａは、メモリＭＭから読み出されたデータＤＤ９〜ＤＤ１６の全ビット桁（１６ビット分）が全て論理レベル１となった場合には論理レベル０、いずれか１のビット桁が論理レベル０となった場合には論理レベル１の判定信号Ｃ１を選択回路ＳＥＬに供給する。従って、選択回路ＳＥＬは、データＤＤ９〜ＤＤ１６の全ビット桁が論理レベル１となった場合には論理レベル１、いずれか１のビット桁が論理レベル０となった場合には論理レベル０のテスト結果信号ＯＵＴを出力する。すなわち、上記したテスト工程ＴＳ１１において全ビットが論理レベル１となる１６ビットデータがメモリＭＭに書き込まれたのであるから、データＤＤ１〜ＤＤ１６に関与したメモリセル群及び配線に異常が生じていなければ、読み出されたデータＤＤ１〜ＤＤ１６は全て論理レベル１となり、論理レベル１のテスト結果信号ＯＵＴが出力される。ところが、データＤＤ１〜ＤＤ１６の内のいずれか１のビット桁に関与したメモリセル群及び配線に異常が生じていると、読み出されたデータＤＤ１〜ＤＤ１６の内の少なくとも１つが論理レベル０となり、論理レベル０のテスト結果信号ＯＵＴが出力されることになる。そこで、テスト工程ＴＳ１２では、ＬＳＩテスタは、テスト結果信号ＯＵＴが論理レベル１である場合にはメモリＭＭが良品であると判定する一方、論理レベル０である場合には不良品であると判定する。
【００５５】
次に、テスト工程ＴＳ１３において、ＬＳＩテスタは、メモリＭＭの全番地に１６ビット分の全てが論理レベル０となる１６ビットデータを書き込ませるべく、アドレスＡＤＲ及び書込信号ＷＲをメモリＭＭに供給する（メモリ書込アクセス）。これにより、メモリＭＭの全番地に、全ビットが論理レベル０となる１６ビットデータが書き込まれる。
【００５６】
次に、テスト工程ＴＳ１４において、ＬＳＩテスタは、メモリＭＭの第１番地から最終番地に到るまで各番地に記憶されている内容を順に読み出すべくアドレスＡＤＲ及び読出信号ＲＤをメモリＭＭに供給する（メモリ読出アクセス）。これにより、メモリＭＭは、その第１番地から最終番地に到るまで順に、各番地に記憶されている１６ビットデータをデータＤＤ１〜ＤＤ１６として読み出す。この際、データＤＤ１〜ＤＤ８が夫々テスト入力ＩＮＡ１〜ＩＮＡ８、データＤＤ９〜ＤＤ１６がＩＮＢ１〜ＩＮＢ８としてテスト回路ＴＣ２に供給される。更に、この間、ＬＳＩテスタは、メモリＭＭから読み出された１６ビットのデータＤＤ１〜ＤＤ１６の全ビット桁を一律にテスト対象とすべき、全て論理レベル１となるビット桁指定データＡＤ１〜ＡＤ８、並びに、期待値”０”を指定する期待値指定信号ＥＸＰをテスト回路ＴＣ２に供給する。かかる期待値指定信号ＥＸＰに応じて、選択回路ＳＥＬは、上記した判定信号Ｃ１及びＣ０の内から判定信号Ｃ０を選択し、その論理レベルを反転させたものをテスト結果信号ＯＵＴとして出力する。又、全て論理レベル１となるビット桁指定データＡＤ１〜ＡＤ８に応じて、ナンドゲート２３ａ〜２３ｈの各々はインバータとなるので、ノアゲート２１ａ〜２１ｈ各々の出力結果をナンドゲート２４ｂに供給することになる。よって、ナンドゲート２４ｂは、メモリＭＭから読み出されたデータＤＤ９〜ＤＤ１６の全ビット桁（１６ビット分）が全て論理レベル０となった場合には論理レベル０、いずれか１のビット桁が論理レベル１となった場合には論理レベル１の判定信号Ｃ０を選択回路ＳＥＬに供給する。従って、選択回路ＳＥＬは、データＤＤ９〜ＤＤ１６の全ビット桁が論理レベル０となった場合には論理レベル１、いずれか１のビット桁が論理レベル１となった場合には論理レベル０のテスト結果信号ＯＵＴを出力する。すなわち、上記したテスト工程ＴＳ１３にて全ビットが論理レベル０となる１６ビットデータがメモリＭＭに書き込まれたのであるから、データＤＤ１〜ＤＤ１６に関与したメモリセル群及び配線に異常が生じていなければ、読み出されたデータＤＤ１〜ＤＤ１６は全て論理レベル０となり、論理レベル１のテスト結果信号ＯＵＴが出力されることになる。ところが、データＤＤ１〜ＤＤ１６の内のいずれか１のビット桁に関与したメモリセル群及び配線に異常が生じていると、読み出されたデータＤＤ１〜ＤＤ１６の内の少なくとも１つが論理レベル１となり、論理レベル０のテスト結果信号ＯＵＴが出力される。そこで、テスト工程ＴＳ１４では、ＬＳＩテスタは、テスト結果信号ＯＵＴが論理レベル１である場合にはメモリＭＭが良品であると判定する一方、論理レベル０である場合には不良品であると判定する。
【００５７】
ここで、上記したテスト工程ＴＳ１２又はＴＳ１４において不良品であるとの判定が為された場合、以下の故障ビット桁検出テストを実行することにより、データＤＤ１〜ＤＤ１６の内のいずれのビット桁に故障が生じているかを検出することができる。
【００５８】
例えば、テスト工程ＴＳ１２において不良品であるとの判定が為された場合には、ＬＳＩテスタにて、図９に示す如き第１の故障ビット桁検出テストを実行する。尚、図９では、データＤＤ１〜ＤＤ１６の内のＤＤ４だけで故障が生じていた場合、つまりテスト工程ＴＳ１２にてメモリＭＭから読み出されたデータＤＤ４の値だけが本来読み出されるべき論理レベル１ではなく論理レベル０であった場合を一例にとって、その動作を説明する。
【００５９】
先ず、テスト工程ＴＳ０１において、ＬＳＩテスタは、上記テスト工程ＴＳ１２で不良品であると判定された際のデータＤＤ１〜ＤＤ１６の記憶番地（以下、故障発生番地と称する）に１６ビット分の全てが論理レベル１となる１６ビットデータを書き込ませるべく、アドレスＡＤＲ及び書込信号ＷＲをメモリＭＭに供給する（メモリ書込アクセス）。これにより、故障発生番地に全ビットが論理レベル１となる１６ビットデータが書き込まれる。
【００６０】
次に、テスト工程ＴＳ０２〜ＴＳ０９に亘り、ＬＳＩテスタは、上記した故障発生番地に記憶されている内容を読み出すべくアドレスＡＤＲ及び読出信号ＲＤをメモリＭＭに供給する（メモリ読出アクセス）と共に、期待値”１”を指定する期待値指定信号ＥＸＰをテスト回路ＴＣ２に供給する。これにより、テスト工程ＴＳ０２〜ＴＳ０９に亘り、メモリＭＭは、故障発生番地に記憶されている内容をデータＤＤ１〜ＤＤ１６として読み出す。この際、データＤＤ１〜ＤＤ８が夫々テスト入力ＩＮＡ１〜ＩＮＡ８、データＤＤ９〜ＤＤ１６がＩＮＢ１〜ＩＮＢ８としてテスト回路ＴＣ２に供給される。更に、期待値”１”を指定する期待値指定信号ＥＸＰに応じて、テスト回路ＴＣ２の選択回路ＳＥＬは、上記した判定信号Ｃ１及びＣ０の内から判定信号Ｃ１を選択し、その論理レベルを反転させたものをテスト結果信号ＯＵＴとして出力する。
【００６１】
ここで、テスト工程ＴＳ０２では、ＬＳＩテスタは、データＤＤ１及びＤＤ９をテスト対象ビット桁として指定すべき［１０００００００］なるビット桁指定データＡＤ１〜ＡＤ８をテスト回路ＴＣ２に供給する。これにより、テスト回路ＴＣ２のナンドゲート２２ａ〜２２ｈの内の２２ａにだけ論理レベル１のビット桁指定データＡＤ１が供給され、他のナンドゲート２２ｂ〜２２ｈには論理レベル０のビット桁指定データＡＤ２〜８が夫々供給される。よって、ナンドゲート２２ｂ〜２２ｈの出力は、その前段のナンドゲート２０ｂ〜２０ｈ各々の出力結果に拘わらず論理レベル１に固定され、いわゆるマスクされた状態となる。つまり、この際、ナンドゲート２０ａの出力結果（ＤＤ１及びＤＤ９の論理積）だけがナンドゲート２４ａの出力結果、すなわち判定信号Ｃ１に反映されることになる。尚、図９に示す一例では、データＤＤ１及びＤＤ９は期待値通りの論理レベル１である為、論理レベル０の判定信号Ｃ１が得られ、その結果、図９に示すように、論理レベル１のテスト結果信号ＯＵＴが出力される。よって、テスト工程ＴＳ０２では、テスト結果信号ＯＵＴが論理レベル１であることから、ＬＳＩテスタは、２つのビット桁に対応したデータＤＤ１及びＤＤ９には故障が生じていないと判定する。
【００６２】
次に、テスト工程ＴＳ０３では、ＬＳＩテスタは、データＤＤ２及びＤＤ１０をテスト対象ビット桁として指定すべき［０１００００００］なるビット桁指定データＡＤ１〜ＡＤ８をテスト回路ＴＣ２に供給する。これにより、テスト回路ＴＣ２のナンドゲート２２ａ〜２２ｈの内の２２ｂにだけ論理レベル１のビット桁指定データＡＤ２が供給され、他のナンドゲート２２ａ、２２ｃ〜２２ｈには論理レベル０のビット桁指定データＡＤ１、３〜８が夫々供給される。よって、ナンドゲート２０ａ、２０ｃ〜２０ｈ各々の出力結果はマスクされ、ナンドゲート２０ｂの出力結果（ＤＤ２及びＤＤ１０の論理積）だけが判定信号Ｃ１に反映されることになる。尚、図９に示す一例では、データＤＤ２及びＤＤ１０は期待値通りの論理レベル１である為、論理レベル０の判定信号Ｃ１が得られ、その結果、図９に示すように、論理レベル１のテスト結果信号ＯＵＴが出力される。よって、テスト工程ＴＳ０３では、テスト結果信号ＯＵＴが論理レベル１であることから、ＬＳＩテスタは、２つのビット桁に対応したデータＤＤ２及びＤＤ１０には故障が生じていないと判定する。
【００６３】
次に、テスト工程ＴＳ０４では、ＬＳＩテスタは、データＤＤ３及びＤＤ１１をテスト対象ビット桁として指定すべき［００１０００００］なるビット桁指定データＡＤ１〜ＡＤ８をテスト回路ＴＣ２に供給する。これにより、テスト回路ＴＣ２のナンドゲート２２ａ〜２２ｈの内の２２ｃにだけ論理レベル１のビット桁指定データＡＤ３が供給され、他のナンドゲート２２ａ、２２ｂ、２２ｄ〜２２ｈには論理レベル０のビット桁指定データＡＤ１、２、４〜８が夫々供給される。よって、ナンドゲート２０ａ、２０ｂ、２０ｄ〜２０ｈ各々の出力結果はマスクされ、ナンドゲート２０ｃの出力結果（ＤＤ３及びＤＤ１１の論理積）だけが判定信号Ｃ１に反映されることになる。尚、図９に示す一例では、データＤＤ３及びＤＤ１１は期待値通りの論理レベル１である為、論理レベル０の判定信号Ｃ１が得られ、その結果、図９に示すように、論理レベル１のテスト結果信号ＯＵＴが出力される。よって、テスト工程ＴＳ０４では、テスト結果信号ＯＵＴが論理レベル１であることから、ＬＳＩテスタは、２つのビット桁に対応したデータＤＤ３及びＤＤ１１には故障が生じていないと判定する。
【００６４】
次に、テスト工程ＴＳ０５では、ＬＳＩテスタは、データＤＤ４及びＤＤ１２をテスト対象ビット桁として指定すべき［０００１００００］なるビット桁指定データＡＤ１〜ＡＤ８をテスト回路ＴＣ２に供給する。これにより、テスト回路ＴＣ２のナンドゲート２２ａ〜２２ｈの内の２２ｄにだけ論理レベル１のビット桁指定データＡＤ４が供給され、他のナンドゲート２２ａ〜２２ｃ、２２ｅ〜２２ｈには論理レベル０のビット桁指定データＡＤ１〜３、５〜８が夫々供給される。よって、ナンドゲート２０ａ〜２０ｃ、２０ｅ〜２０ｈ各々の出力結果はマスクされ、ナンドゲート２０ｄの出力結果（ＤＤ４及びＤＤ１２の論理積）だけが判定信号Ｃ１に反映されることになる。尚、図９に示す一例では、データＤＤ１２は期待値通りの論理レベル１であるが、データＤＤ４の方が期待値”１”とは異なる論理レベル０である為、論理レベル１の判定信号Ｃ１が得られ、その結果、図９に示すように、論理レベル０のテスト結果信号ＯＵＴが出力される。よって、テスト工程ＴＳ０５では、テスト結果信号ＯＵＴが論理レベル０であることから、ＬＳＩテスタは、２つのビット桁に対応したデータＤＤ４及びＤＤ１２の内の一方、或いは両方に故障が生じていると判定する。
【００６５】
以降、同様にテスト工程ＴＳ０６〜ＴＳ０９において、
ＴＳ０６：［００００１０００］
ＴＳ０７：［０００００１００］
ＴＳ０８：［００００００１０］
ＴＳ０９：［０００００００１］
なるビット桁指定データＡＤ１〜ＡＤ８をテスト回路ＴＣ２に供給することにより、データＤＤ５及びＤＤ１３（ＴＳ０６）、ＤＤ６及びＤＤ１４（ＴＳ０７）、ＤＤ７及びＤＤ１５（ＴＳ０８）、ＤＤ８及びＤＤ１６（ＴＳ０９）の如き一対のビット桁毎に、故障が生じているか否かの判定が為されるのである。
【００６６】
尚、図８に示されるテスト工程ＴＳ１４において不良品であるとの判定が為された場合には、ＬＳＩテスタにおいて図１０に示す如き第２の故障ビット桁検出テストを実行する。尚、図１０では、データＤＤ１〜ＤＤ１６の内のＤＤ６及びＤＤ１０だけで故障が生じていた場合、つまりテスト工程ＴＳ１４において、メモリＭＭから読み出されたデータＤＤ６及びＤＤ１０の値だけが本来読み出されるべき論理レベル０ではなく論理レベル１であった場合を一例にとって、その動作を説明する。
【００６７】
先ず、テスト工程ＴＳ０１において、ＬＳＩテスタは、上記テスト工程ＴＳ１４で不良品であると判定された際の故障発生番地に１６ビット分の全てが論理レベル０となる１６ビットデータを書き込ませるべく、アドレスＡＤＲ及び書込信号ＷＲをメモリＭＭに供給する（メモリ書込アクセス）。これにより、故障発生番地に全ビットが論理レベル０となる１６ビットデータが書き込まれる。
【００６８】
次に、テスト工程ＴＳ０２〜ＴＳ０９に亘り、ＬＳＩテスタは、上記した故障発生番地に記憶されている内容を読み出すべくアドレスＡＤＲ及び読出信号ＲＤをメモリＭＭに供給する（メモリ読出アクセス）と共に、期待値”０”を指定する期待値指定信号ＥＸＰをテスト回路ＴＣ２に供給する。これにより、テスト工程ＴＳ０２〜ＴＳ０９に亘り、メモリＭＭは、故障発生番地に記憶されている内容をデータＤＤ１〜ＤＤ１６として読み出す。この際、データＤＤ１〜ＤＤ８が夫々テスト入力ＩＮＡ１〜ＩＮＡ８、データＤＤ９〜ＤＤ１６がＩＮＢ１〜ＩＮＢ８としてテスト回路ＴＣ２に供給される。更に、期待値”０”を指定する期待値指定信号ＥＸＰに応じて、テスト回路ＴＣ２の選択回路ＳＥＬは、判定信号Ｃ１及びＣ０の内から判定信号Ｃ０を選択し、その論理レベルを反転させたものをテスト結果信号ＯＵＴとして出力する。
【００６９】
ここで、テスト工程ＴＳ０２では、ＬＳＩテスタは、データＤＤ１及びＤＤ９をテスト対象ビット桁として指定すべき［１０００００００］なるビット桁指定データＡＤ１〜ＡＤ８をテスト回路ＴＣ２に供給する。これにより、テスト回路ＴＣ２のナンドゲート２３ａ〜２３ｈの内の２３ａにだけ論理レベル１のビット桁指定データＡＤ１が供給され、他のナンドゲート２３ｂ〜２３ｈには論理レベル０のビット桁指定データＡＤ２〜８が夫々供給される。よって、ナンドゲート２３ｂ〜２３ｈの出力は、その前段のノアゲート２１ｂ〜２１ｈ各々の出力結果に拘わらず論理レベル１に固定された、いわゆるマスクされた状態となる。つまり、この際、ノアゲート２１ａの出力結果（ＤＤ１及びＤＤ９の否定論理和）だけがナンドゲート２４ｂの出力結果、すなわち判定信号Ｃ０に反映されることになる。尚、図１０に示す一例では、データＤＤ１及びＤＤ９は期待値通りの論理レベル０である為、論理レベル０の判定信号Ｃ０が得られ、その結果、図１０に示すように、論理レベル１のテスト結果信号ＯＵＴが出力される。よって、テスト工程ＴＳ０２では、テスト結果信号ＯＵＴが論理レベル１であることから、ＬＳＩテスタは、２つのビット桁に対応したデータＤＤ１及びＤＤ９には故障が生じていないと判定する。
【００７０】
次に、テスト工程ＴＳ０３では、ＬＳＩテスタは、データＤＤ２及びＤＤ１０をテスト対象ビット桁として指定すべき［０１００００００］なるビット桁指定データＡＤ１〜ＡＤ８をテスト回路ＴＣ２に供給する。これにより、テスト回路ＴＣ２のナンドゲート２３ａ〜２３ｈの内の２３ｂにだけ論理レベル１のビット桁指定データＡＤ２が供給され、他のナンドゲート２３ａ、２３ｃ〜２３ｈには論理レベル０のビット桁指定データＡＤ１、３〜８が夫々供給される。よって、ノアゲート２１ａ、２１ｃ〜２１ｈ各々の出力結果はマスクされ、ノアゲート２１ｂの出力結果（ＤＤ２及びＤＤ１０の否定論理和）だけが判定信号Ｃ０に反映されることになる。尚、図１０に示す一例では、データＤＤ２は期待値通りの論理レベル０であるが、データＤＤ１０の方が期待値”０”とは異なる論理レベル１である為、論理レベル１の判定信号Ｃ１が得られ、その結果、図１０に示すように、論理レベル０のテスト結果信号ＯＵＴが出力される。よって、図１０に示すテスト工程ＴＳ０３では、テスト結果信号ＯＵＴが論理レベル０であることから、ＬＳＩテスタは、２つのビット桁に対応したデータＤＤ２及びＤＤ１０の内の一方、或いは両方に故障が生じていると判定する。
【００７１】
以降、同様にテスト工程ＴＳ０４〜ＴＳ０９において、
ＴＳ０４：［００１０００００］
ＴＳ０５：［０００１００００］
ＴＳ０６：［００００１０００］
ＴＳ０７：［０００００１００］
ＴＳ０８：［００００００１０］
ＴＳ０９：［０００００００１］
なるビット桁指定データＡＤ１〜ＡＤ８をテスト回路ＴＣ２に供給することにより、データＤＤ３及びＤＤ１１（ＴＳ０４）、ＤＤ４及びＤＤ１２（ＴＳ０５）、ＤＤ５及びＤＤ１３（ＴＳ０６）、ＤＤ６及びＤＤ１４（ＴＳ０７）、ＤＤ７及びＤＤ１５（ＴＳ０８）、ＤＤ８及びＤＤ１６（ＴＳ０９）の如き一対のビット桁毎に、故障が生じているか否かの判定が為される。
【００７２】
以上の如く、テスト回路ＴＣ２によるメモリ機能テストでは、テスト回路ＴＣ１と同様に、テストパターンとして論理レベル１又は０の内の一方だけを用い、これをテスト対象となるメモリＭＭの全番地に一律に書き込んで読み出すことにより、メモリＭＭに故障が生じているか否かを判定するようにしている。この際、メモリＭＭに故障が生じていなければ、メモリＭＭから読み出されたデータＤＤ１〜ＤＤ１６の各々は、全て論理レベル１、或いは全て論理レベル０となる。そこで、テスト回路ＴＣ２では、メモリＭＭから読み出されたデータＤＤ１〜ＤＤ１６の各ビット桁同士で論理積を求める（２０ａ〜２０ｈ、２２ａ〜２２ｈ、２４ａ）ことにより、データＤＤ１〜ＤＤ１６の全てが論理レベル１であるか否かを示す判定信号Ｃ１を得る。更に、テスト回路ＴＣ２では、かかるデータＤＤ１〜ＤＤ１６の各ビット桁同士で否定論理和を求める（２１ａ〜２１ｈ、２４ｂ）ことにより、データＤＤ１〜ＤＤ１６の全てが論理レベル０であるか否かを示す判定信号Ｃ０を得る。ここで、論理レベル１を書き込みこれを読み出すメモリ機能テストを実施する場合には、その論理レベル１としての期待値”１”を指定する期待値指定信号ＥＸＰに応じて、テスト回路ＴＣ２は、上記判定信号Ｃ１及びＣ０の内のＣ１を最終的なテスト結果ＯＵＴとして出力する。一方、論理レベル０を書き込んで読み出すべきメモリ機能テストを実施する場合には、その論理レベル０としての期待値”０”を指定する期待値指定信号ＥＸＰに応じて、テスト回路ＴＣ２は、上記判定信号Ｃ１及びＣ０の内のＣ０を最終的なテスト結果ＯＵＴとして出力する。よって、ＬＳＩテスタは、このテスト結果ＯＵＴに基づき、メモリＭＭに故障が生じているか否かの判定を行うことが可能となる。
【００７３】
このように、テスト回路ＴＣ２においては、テスト対象となるメモリに論理レベル１又は０だけからなるｎビット（ｎ：２以上の整数）のデータを書き込み、これを読み出した際に得られたｎビットデータに対して各ビット同士の論理積及び否定論理和を夫々求めることにより、論理レベル１又は０だけからなるｎビットデータが正しく読み出されたか否かを示すテスト結果ＯＵＴを出力するようにしている。よって、テスト回路ＴＣ２では、読み出されたｎビットのデータが所定のデータであるか否かを判定する為の各ビット桁毎の期待値が不要となる。従って、メモリから読み出されたデータのビット数分だけ期待値を入力する為の入力パッドが必要となるテスト回路に比して、半導体チップに設けるべき入力パッドの数を少なくすることができるので、低コスト化を実現することが可能となる。
【００７４】
尚、上記実施例においては、論理レベル１又は０の期待値指定信号ＥＸＰを半導体チップＳＣの外部から設定するようにしているが、半導体チップＳＣの内部において、論理レベル１及び０の内の一方の値を有する期待値指定信号ＥＸＰをテスト回路ＴＣ１（ＴＣ２）に固定供給するようにしても良い。
【符号の説明】
【００７５】
２０ａ〜２０ｈ、２４ａ  ナンドゲート
２１ａ〜２１ｈ、２４ｂ  ノアゲート
ＡＣ                    論理積演算部
ＢＣ                    否定論理和演算部
ＭＭ                    メモリ
ＳＥＬ                  選択回路
ＴＣ１、ＴＣ２          テスト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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