(57)【要約】【課題】リフレッシュ動作時に消費電流量を低減する半導体装置を提供する。【解決手段】ビット線（ＢＬ、／ＢＬ）と、電源線（ＳＡ電源線）を有し、電源線に供給される電圧を用いてビット線の電位を増幅させるセンスアンプ（ＳＡ）と、アクティブコマンドが入力されたことに応じて活性化した時には、アクティブコマンドに対応する電圧供給期間の最初の所定期間にオーバードライブをして電源線に第１の電圧（第１電源線ＬＶＯＤ＿ｋの電圧）を供給して、所定期間後に第１の電圧よりも低い第２の電圧（第２電源線ＬＶＡＲＹ＿ｋの電圧）を供給し、一方、リフレッシュコマンドが入力されたことに応じて活性化した時には、オーバードライブをすることなくリフレッシュコマンドに対応する電圧供給期間の最初から電源線に第２の電圧を供給する電源電圧発生回路と、を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
ビット線と、
電源線を有し、前記電源線に供給される電圧を用いて前記ビット線の電位を増幅させるセンスアンプと、
アクティブコマンドが活性化した時には、前記アクティブコマンドに対応する電圧供給期間の最初の所定期間にオーバードライブをして前記電源線に第１の電圧を供給して、前記所定期間後に前記第１の電圧よりも低い第２の電圧を供給し、
一方、リフレッシュコマンドが活性化した時には、前記オーバードライブをすることなく前記リフレッシュコマンドに対応する電圧供給期間の最初から前記電源線に前記第２の電圧を供給する電源電圧発生回路と、を備える半導体装置。
【請求項２】
前記電源電圧発生回路は、前記第１の電圧を発生する第１の電圧発生回路及び前記第２の電圧を発生する第２の電圧発生回路を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置が前記ビット線及び前記センスアンプを備えたメモリバンクを複数有し、
前記第１の電圧発生回路及び前記第２の電圧発生回路が前記メモリバンク毎に設けられていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１の電圧発生回路は、前記アクティブコマンドに対応する電圧供給期間に活性レベルとなる第１の活性化信号に応じて前記第１の電圧を第１の電源線に供給し、
前記第２の電圧発生回路は、前記アクティブコマンドに対応する電圧供給期間及び前記リフレッシュコマンドに対応する電圧供給期間に活性レベルとなる第２の活性化信号に応じて前記第２の電圧を第２の電源線に供給し、
前記メモリバンク毎に、
第１のセンスイネーブル信号に応じて、前記第１の電源線と前記センスアンプの前記電源線との間を接続状態または非接続状態に切り替える第１の電源制御回路と、
第２のセンスイネーブル信号に応じて、前記第２の電圧発生回路の出力である第２の電源線と前記センスアンプの前記電源線との間を接続状態または非接続状態に切り替える第２の電源制御回路と、を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
リフレッシュコマンドが入力されたことに応じて活性化した前記メモリバンクにおいては、
前記第２の電源発生回路は、前記第２の活性化信号が活性レベルの期間、前記第２の電圧を前記第２の電源線に供給し、
前記第２の電源制御回路は、前記第２のセンスイネーブル信号が活性レベルである期間に前記第２の電源線と前記センスアンプの前記電源線との間を接続し、
前記センスアンプは前記センスアンプの前記電源線に供給される前記第２の電圧に応じて前記ビット線の電位を増幅することを特徴とする請求項４に記載の半導体装置。
【請求項６】
リフレッシュコマンドが入力されたことに応じて活性化した前記メモリバンクにおいては、前記第１の電圧は、前記センスアンプの前記電源線に供給されないことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２の活性化信号は、第３の活性化信号と第４の活性化信号を含み、
前記第２の電圧発生回路は、
前記第１の電圧より低い第３の電圧が電源端子に入力され、出力端子が前記第２の電源線に接続される第１のトランジスタと、
活性レベルの前記第３の活性化信号が入力されると、前記第１のトランジスタのゲート端子を駆動して、前記第１のトランジスタを導通状態とし、前記第３の電圧に応じて前記第２の電源線を駆動する第２のトランジスタと、
活性レベルの前記第４の活性化信号が入力されると、前記第２の電圧と前記第２の電源線の電圧とを比較し、比較結果に基づいて前記第１のトランジスタのゲート端子を駆動して前記トランジスタの電流量を制御する比較回路と、を備えることを特徴とする請求項５または請求項６に記載の半導体装置。
【請求項８】
アクティブコマンドが入力されたことに応じて活性化した前記メモリバンクにおいては、
前記第１の電源発生回路は、前記第１の活性化信号が活性レベルの間、前記第１の電圧を前記第１の電源線に供給し、
前記第２の電源発生回路は、前記第２の活性化信号が活性レベルの間、前記第２の電圧を前記第２の電源線に供給し、
前記アクティブコマンドに対応する電圧供給期間の最初の所定期間は、前記第１のセンスイネーブル信号が活性レベルである期間であって、前記第１の電源制御回路は、当該期間に前記第１の電源線と前記センスアンプの前記電源線との間を接続し、
前記所定期間後は、前記第２のセンスイネーブル信号が活性レベルである期間であって、前記第２の電源制御回路は、当該期間に前記第２の電源線と前記センスアンプの前記電源線との間を接続し、
前記センスアンプは前記センスアンプの前記電源線に供給される前記第１及び第２の電圧に応じて前記ビット線の電位を増幅することを特徴とする請求項４から請求項７いずれか一項に記載の半導体装置。
【請求項９】
第１のスタンバイ電圧を発生する第１のスタンバイ用電源回路が、前記複数のメモリバンク各々に設けられた前記第１の電圧発生回路に共通に接続され、
第２のスタンバイ電圧を発生する第２のスタンバイ用電源回路が、前記複数のメモリバンク各々に設けられた前記第２の電圧発生回路に共通に接続され、
複数の前記メモリバンクのうち、アクティブコマンドまたはリフレッシュコマンドのいずれかが入力されたことに応じて活性化したメモリバンク以外の前記メモリバンクにおいては、
前記第１のスタンバイ用電源回路は、前記第１のスタンバイ電圧を、前記第１の電源線に供給し、
前記第２のスタンバイ用電源回路は、前記第２のスタンバイ電圧を、前記第２の電源線に供給することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１及び第２のスタンバイ電圧は、それぞれ前記第１及び第２の電圧であることを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、メモリセルから読み出された微小信号を増幅するために、ビット線対ごとにセンスアンプが設けられている。センスアンプは、メモリセルにデータを書き込む時に、一方のビット線をハイレベルまで引き上げ、他方のビット線をロウレベルまで引き下げるというセンス動作を行う。そのため、センスアンプには、センス動作期間においてハイレベル及びロウレベルの電源電圧が供給される。近年においては、ハイレベルになる一方のビット線をより高速にハイレベルまで引き上げるため、オーバードライブ方式が用いられている。オーバードライブ方式とは、センス動作期間の初期において、ハイレベルの電源電圧よりも高いオーバードライブ電圧をセンスアンプに供給する方式であり、この方式を採用することにより、センス動作の初期においてセンス動作を高速化することができる。
【０００３】
例えば、特許文献１には、オーバードライブ方式が搭載された半導体装置として、アクティブコマンド及びリフレッシュコマンドの活性化に応じてオーバードライブ用の電圧がセンスアンプに供給される技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特願２００３−６８０７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら特許文献１の半導体装置は、アクティブ動作のみではなく、リフレッシュ動作時にもオーバードライブ方式を用いているため、メモリセルへのアクセス（書き込みまたは読み出し）がないリフレッシュ期間においても大きな消費電流が使用され、消費電力量が高くなってしまうという問題がある。
【課題を解決するための手段】
【０００６】
本発明は、ビット線と、電源線を有し、前記電源線に供給される電圧を用いて前記ビット線の電位を増幅させるセンスアンプと、アクティブコマンドが活性化した時には、前記アクティブコマンドに対応する電圧供給期間の最初の所定期間にオーバードライブをして前記電源線に第１の電圧を供給して、前記所定期間後に前記第１の電圧よりも低い第２の電圧を供給し、一方、リフレッシュコマンドが活性化した時には、前記オーバードライブをすることなく前記リフレッシュコマンドに対応する電圧供給期間の最初から前記電源線に前記第２の電圧を供給する電源電圧発生回路と、を備える半導体装置である。
【発明の効果】
【０００７】
本発明は、リフレッシュの時には、オーバードライブをすることなく、リフレッシュコマンドに対応する電圧供給期間の最初から、オーバードライブに使用する第１の電圧よりも低い第２の電圧を使って、ビット線の電位を増幅させるため、従来に比較して消費電流量を大幅に低減することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】図１に示す半導体装置１０の模式的なレイアウトを示す図である。
【図３】図２のうち、メモリバンクＢＡＮＫ＿０の拡大図である。
【図４】図２に示すメモリバンクＢＡＮＫ＿ｋにおけるセンスアンプＳＡとその制御回路の回路図である。
【図５】図２に示すメモリバンクＢＡＮＫ＿ｋにおける電源電圧発生回路５０＿ｋの回路図である。
【図６】図１に示すコマンドデコーダ２５、ＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１の構成を示すブロック図である。
【図７】図６に示すＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１のうちＢＡＮＫ制御回路６１ａの回路図である。
【図８】図６に示すＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１のうちＢＡＮＫ電源制御回路６１ｂの回路図である。
【図９】図６に示すＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１の動作タイミングチャートである。
【図１０】図１及び図２に示すメモリバンクＢＡＮＫ＿ｋの動作タイミングチャートである。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１０の概略構成を示す。なお、図１に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）及びＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。
【００１０】
半導体装置１０は、クロック入力回路２１、ＤＬＬ回路２２、タイミングジェネレータ２３、コマンド入力回路２４、コマンドデコーダ２５、モードレジスタ２６、アドレス入力回路２７、アドレスラッチ回路２８、ロウデコーダ２９、カラムデコーダ３０、ＦＩＦＯ回路３１、入出力回路３２を含んで構成される。また、半導体装置１０は、内部電圧発生回路３３、及び参照電圧発生回路３４、メモリバンク領域６０、ＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１を含んで構成される。
本発明の半導体装置１０の特徴部分となるＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１は、コマンドデコーダ２５が出力する内部コマンド信号に応じて複数の制御信号を、メモリバンク領域６０におけるメモリバンクＢＡＮＫ＿０〜ＢＡＮＫ＿７に出力する。各メモリバンクＢＡＮＫ＿ｋは、メモリバンク毎に独立した電源電圧発生回路５０＿ｋを有する。電源電圧発生回路５０＿ｋは、これら複数の制御信号に基づき、センスアンプ電源線（センスアンプに電源を供給する配線）を駆動する。また、各メモリバンクＢＡＮＫ＿ｋにおけるセンスアンプは、センスアンプ電源線に供給される電圧に基づき、センス動作を実行する。このセンス動作に関する詳細については後述することとし、まず以下に、半導体装置１０の概略について説明する。
【００１１】
半導体装置１０は、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｄ、アドレス端子１３、データ入出力端子１４及び電源端子１５ａ，１５ｂを備えている。その他、データストローブ端子やリセット端子なども備えられているが、これらについては図示を省略してある。
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，ＣＫＢは、クロック入力回路２１に入力される。本明細書において、信号名の末尾に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＰｒｅＣＬＫを生成し、これをＤＬＬ回路２２及びタイミングジェネレータ２３に供給する。ＤＬＬ回路２２は、内部クロック信号ＰｒｅＣＬＫに基づいて、位相制御された内部クロックＬＣＬＫを生成し、これをＦＩＦＯ回路３１及びデータ入出力回路３２に供給する。また、タイミングジェネレータ２３は、内部クロック信号ＰｒｅＣＬＫに基づいて、半導体装置１０における他の回路に動作の基準信号となる内部クロック信号を供給する。
【００１２】
コマンド端子１２ａ〜１２ｄは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、チップセレクト信号／ＣＳ、及びライトイネーブル信号／ＷＥＮが供給される端子である。これらの端子に入力される信号の組合せによりコマンド信号ＣＭＤが構成される。このコマンド信号ＣＭＤは、コマンド入力回路２４に入力される。コマンドデコーダ２５は、コマンド入力回路２４を介して入力されるコマンド信号ＣＭＤの保持、デコードなどを行うことによって、各種内部コマンド信号ＩＣＭＤ（後述する内部コマンド信号ＡＣＴ＿ｋ，ＲＥＦ＿ｋなど）を生成する。生成された内部コマンド信号ＩＣＭＤは、ロウ系制御回路の一つであるロウデコーダ２９、カラム系制御回路であるカラムデコーダ３０、ＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１、及びモードレジスタ２６に供給される。
【００１３】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路２７に入力される。アドレス入力回路２７の出力は、アドレスラッチ回路２８に入力される。アドレスラッチ回路２８にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウデコーダ２９に入力され、カラムアドレスについてはカラムデコーダ３０に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ２６にも入力され、これによってモードレジスタ２６の内容が更新される。
【００１４】
ロウデコーダ２９は、メモリバンク領域６０の各メモリバンクＢＡＮＫ内に含まれるいずれかのワード線ＷＬを選択する回路である。また、カラムデコーダ３０は、メモリバンク領域６０の各メモリバンクＢＡＮＫ内におけるセンスアンプに含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ３０によって選択されたセンスアンプＳＡは、例えば不図示のデータアンプに接続される。このデータアンプは、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスを介してこれをＦＩＦＯ回路３１に出力する。一方、ライト動作時においては、リードライトバスを介してＦＩＦＯ回路３１から入力されるライトデータを増幅し、これをセンスアンプＳＡに出力する。ＦＩＦＯ回路３１は、データ入出力回路３２に接続されている。
【００１５】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路３２に接続されている。データ入出力回路３２は、リード動作時において、内部クロックＬＣＬＫに同期してＦＩＦＯ回路３１からのリードデータをデータ入出力端子１４へリードデータＤＱとして並列出力する。また、データ入出力回路３２は、ライト動作時において、内部クロックＬＣＬＫに同期して、データ入出力端子１４からのライトデータＤＱを、ＦＩＦＯ回路３１へ直列出力する。なお、データ入出力端子１４の数は、図１に示すように複数あるが、４，８，１６などいくつであってもよい。
【００１６】
電源端子１５ａ，１５ｂは、それぞれ外部電圧ＶＤＤ及び接地電圧ＶＳＳが供給される端子である。本明細書においては、外部電圧ＶＤＤ及び接地電圧ＶＳＳ間の電圧を単に「外部電圧ＶＤＤ」と呼ぶことがある。電源端子１５ａ，１５ｂは、それぞれ内部電圧発生回路３３及び参照電圧発生回路３４に接続されている。外部電圧ＶＤＤは、内部電圧発生回路３３に供給され、内部電圧発生回路３３は、内部回路の役割に応じた複数の内部電圧として、例えば第１内部電圧ＶＯＤＰＰ（例えば１．６Ｖ）、第２内部電圧ＶＰＥＲＩ（例えば１．２Ｖ）等を発生する。また、参照電圧発生回路３４は、複数の参照電圧として、例えば、第１参照電圧ＶＯＤＲ（例えば１．４Ｖ）、第２参照電圧ＶＡＲＹＲ（例えば０．９５Ｖ）等の参照電圧を発生する。これらの各内部電圧及び各参照電圧は、それぞれ対応する内部回路に供給される。
【００１７】
メモリバンク領域６０は、メモリバンクＢＡＮＫ＿０〜ＢＡＮＫ＿７を含んで構成される。
ここで、メモリバンクＢＡＮＫ＿ｋ（ｋ＝０〜７）とは、複数のワード線と複数のビット線とそれらの交点に設けられた複数のメモリセルからなるメモリセルアレイ領域を複数配列して構成され、メモリセルに対するリード動作或いはライト動作、リフレッシュ等の独立動作（ＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１から供給される制御信号に基づいた動作）が可能な一単位をいう。例えば、メモリバンクＢＡＮＫ＿０は、コマンド入力回路２４にアクティブコマンドが入力されると活性化されて、アクトコマンドに応じた動作（センス動作）を行う。メモリバンクＢＡＮＫ＿１は、コマンド入力回路２４や、入出力回路３２等はメモリバンク間で共用されるので、メモリバンクＢＡＮＫ＿０と同時に、他のコマンドを受け、そのコマンドに応じた動作を行うことはできない。しかし、メモリバンクＢＡＮＫ＿０がアクティブコマンドを受けてから、データ読み出し動作に対応するリードコマンド或いはデータ書き込み動作に対応するライトコマンドを受けるまでの期間、或いはこれらのコマンドを受けた後の期間、メモリバンクＢＡＮＫ＿１は、コマンド入力回路２４にリフレッシュコマンドが入力されると活性化されて、リフレッシュコマンドに応じた動作（センス動作）を行うことができる。
なお、図１において、メモリバンク領域６０には８個のメモリバンクが設けられているが、メモリバンクの数は８個に限るものではなく、例えば４個でも良い。
【００１８】
図２は、図１に示す半導体装置１０の模式的なレイアウト図を示す。
図２において、半導体装置１０のＢＡＮＫ＿０〜ＢＡＮＫ＿７が設けられていない周辺領域には周辺回路が設けられている。周辺回路は例えば、図１に示したメモリバンク領域６０以外に示す回路（コマンドデコーダ２５、アドレスラッチ回路２８、内部電圧発生回路３３、ＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１など）のことである。
メモリバンク領域６０は、上記内部電圧発生回路３３から第１内部電圧ＶＯＤＰＰ（１．６Ｖ）、及び第２内部電圧ＶＰＥＲＩ（１．２Ｖ）、参照電圧発生回路３４から、第１参照電圧ＶＯＤＲ、第２参照電圧ＶＡＲＹＲが供給される。
メモリバンクＢＡＮＫ＿０〜ＢＡＮＫ＿７各々においては、電源電圧発生回路５０＿ｋが設けられる。電源電圧発生回路５０＿ｋは、これらの供給電圧に基づき、センスアンプＳＡの駆動電圧を生成し、図２に示す第１電源線ＬＶＯＤ＿ｋ、第２電源線ＬＶＡＲＹ＿ｋを介して、生成した駆動電圧を各メモリバンクに設けられたセンスアンプＳＡに供給する。
【００１９】
図３は、図２に示すメモリバンクＢＡＮＫ＿０のレイアウトについての拡大を示す図である。メモリバンクＢＡＮＫ＿０は、複数のメモリセルアレイ領域を備えている。各メモリセルアレイ領域には、複数のビット線ＢＬと複数のワード線ＷＬが設けられており、ワード線とビット線の交差部には、それぞれメモリセルＭＣが設けられている。また、各メモリセルアレイ領域に対応して、サブワードドライバＳＷＤ及びビット線の電位を増幅するセンスアンプＳＡが設けられている。また、図２には図示していないが、図５を用いて後述するように、各メモリバンクの中にはメモリバンク毎の電源電圧発生回路が設けられている。メモリバンク領域６０内の他のメモリバンクＢＡＮＫ＿１〜ＢＡＮＫ＿７も、メモリバンクＢＡＮＫ＿０と同様の構造をしている。
【００２０】
図４は、図２に示すメモリバンクＢＡＮＫ＿ｋにおけるセンスアンプＳＡとその制御回路の回路図である。
図４に示すように、センスアンプＳＡは、例えばＰＭＯＳトランジスタであるトランジスタＰ４２ａ、Ｐ４２ｂ、ＮＭＯＳトランジスタであるトランジスタＮ４２ａ、Ｎ４２ｂから構成される。以下、本実施形態において、符号Ｎで始まる符号のトランジスタは、ＮＭＯＳトランジスタ、符号Ｐで始まる符号のトランジスタは、ＰＭＯＳトランジスタとする。
トランジスタＰ４２ａにおいて、ソースはＳＡ電源線に接続され、ゲートはビット線ＢＬに接続され、ドレインはビット線／ＢＬに接続される。トランジスタＰ４２ｂにおいて、ソースはＳＡ電源線に接続され、ゲートはビット線／ＢＬに接続され、ドレインはビット線ＢＬに接続される。トランジスタＮ４２ａにおいて、ドレインはビット線／ＢＬに接続され、ゲートはビット線ＢＬに接続され、ソースはトランジスタＮ４３のドレインへ接続される。トランジスタＮ４２ｂにおいて、ドレインはビット線ＢＬに接続され、ゲートはビット線／ＢＬに接続され、ソースはトランジスタＮ４３のドレインへ接続される。
また、ＳＡ制御回路４３は、トランジスタＮ４３により構成される。このトランジスタＮ４３において、ドレインは上記トランジスタＮ４２ａ及びＮ４２ｂのソースに接続され、ゲートはＢＡＮＫ＿ｋ制御回路に接続されて制御信号ＳＥＮ＿ｋが入力され、ソースは接地される。
また、ＳＡ電源制御回路４１は、トランジスタＮ４１ａ（第１の電源制御回路）及びトランジスタＮ４１ｂ（第２の電源制御回路）から構成される。トランジスタＮ４１ａにおいて、ドレインは第１電源線ＬＶＯＤ＿ｋに接続され、ゲートはＢＡＮＫ＿ｋ制御回路に接続されて制御信号ＳＥＰ１＿ｋ（第１のセンスネーブル信号）が入力され、ソースはＳＡ電源線に接続される。トランジスタＮ４１ｂにおいて、ドレインは第２電源線ＬＶＡＲＹ＿ｋに接続され、ゲートはＢＡＮＫ＿ｋ制御回路に接続されて制御信号ＳＥＰ２＿ｋ（第２のセンスネーブル信号）が入力され、ソースはＳＡ電源線に接続される。
【００２１】
センスアンプＳＡは、ＢＡＮＫ＿ｋ制御回路から制御信号が入力されると、対をなすビット線ＢＬとビット線／ＢＬとの間にワード線ＷＬ選択により生じる差電位を増幅して、一方のビット線の電圧レベルをＳＡ電源線の電圧レベルへ、他方のビット線の電圧レベルを接地レベル（ＶＳＳレベル）へと遷移させる。
本実施形態において、メモリバンクＢＡＮＫ＿ｋは、アクティブコマンド又はリフレッシュコマンドが外部から入力されると、該コマンドに応じて選択されたワード線ＷＬが活性化され、対応するメモリセルＭＣからデータがビット線ＢＬに読み出される。センスアンプＳＡは、第１電源線ＬＶＯＤ＿ｋ、第２電源線ＬＶＡＲＹ＿ｋを介してＳＡ電源線に供給されるオーバードライブ電圧ＶＯＤ（第１の電圧）及びビット線最終電圧ＶＡＲＹ（第２の電圧）を用い、ビット線に生じた微小電位をビット線最終電圧ＶＡＲＹまで増幅する。例えばメモリセルＭＣが、Ｈレベルを保持している場合、ビット線ＢＬの電位をビット線最終電圧ＶＡＲＹの電圧レベルまで、ビット線／ＢＬの電位を接地電圧ＶＳＳの電圧レベルまで増幅する。これにより、メモリセルＭＣには、セルトランジスタＮ４４を介してビット線最終電圧ＶＡＲＹと同じレベルの電圧が再書込みされる。
【００２２】
より詳細に説明すると、本実施形態においては、メモリバンクＢＡＮＫ＿ｋは、アクティブコマンドが外部から入力された時には、オーバードライブ動作を行うため、オーバードライブ電圧ＶＯＤを用いてビット線の電位を所定期間増幅させ（制御信号ＳＥＰ１＿ｋを活性レベル、ＳＥＰ２＿ｋ非活性レベルにする）、その後、ビット線最終電圧ＶＡＲＹを用いてビット線の電位を増幅し、ビット線の電圧レベルをビット線最終電圧ＶＡＲＹに維持する（制御信号ＳＥＰ１＿ｋ非活性レベル、制御信号ＳＥＰ２＿ｋを活性レベルにする）。
これは、アクティブコマンドが入力された場合、アクティブコマンドが入力されてから例えばリードコマンドが有効になるまでの時間（ｔＲＣＤ）が仕様によって決まっているため、ｔＲＣＤ内に高速にビット線の電位を増幅する必要があるからである。従って、上述の様にビット線最終電圧ＶＡＲＹよりも大きいオーバードライブ電圧ＶＯＤを用いることによって（オーバードライブ動作によって）ビット線の電位を高速に増幅することができる。
【００２３】
一方、メモリバンクＢＡＮＫ＿ｋは、リフレッシュコマンドが外部から入力された時には、ｔＲＣＤ等の制約が無いため、アクティブコマンドが外部から入力された時と比較してビット線の電位を高速に増幅させる必要性が無い。従って、このことを利用して、リフレッシュ時には、消費電流量を大きくする原因となるオーバードライブ電圧ＶＯＤを使わずに、ビット線最終電圧ＶＡＲＹのみでビット線の電位を増幅させる（制御信号ＳＥＰ１＿ｋを非活性レベル、制御信号ＳＥＰ２＿ｋを活性レベルにする）。これにより、オーバードライブ電圧ＶＯＤを使わないため、消費電流量の低減に繋がる効果がある。
なお、本発明では、リフレッシュのセンス時に使用する電圧はビット線最終電圧ＶＡＲＹでなくてもよく、例えば、更に消費電流を低減するためにビット線最終電圧ＶＡＲＹよりも低い電圧を用いてもよい。また、ビット線最終電圧ＶＡＲＹより高く、オーバードライブ電圧ＶＯＤよりは低い電圧（第３の電圧）を用いて、最初はアクティブコマンドが入力される場合と同様にオーバードライブ気味にビット線の電位を増幅し、途中からビット線最終電圧ＶＡＲＹを用いて、増幅動作を行うように電圧を切り替えてもよい。つまり、いずれの手段で増幅を行うにせよ、リフレッシュコマンドが入力される場合は、オーバードライブ電圧ＶＯＤ（第１の電圧）より低い電圧を用いて、ハイレベルとなるビット線の電位をビット線最終電圧ＶＡＲＹまで増幅することが本発明の趣旨である。
【００２４】
図５は、メモリバンクＢＡＮＫ＿ｋ各々に設けられた電源電圧発生回路５０＿ｋの回路図を示す。電源電圧発生回路５０＿ｋは、全て同一の回路構成であり、ここでは、図５に示すメモリバンクＢＡＮＫ＿０の電源電圧発生回路＿０をメモリバンクＢＡＮＫ＿ｋの電源電圧発生回路５０＿ｋとして説明する。
メモリバンクＢＡＮＫ＿ｋの電源電圧発生回路５０＿ｋは、ＶＯＤ発生回路＿ｋとＶＡＲＹ発生回路＿ｋを備えている。ＶＯＤ発生回路＿ｋは、上記オーバードライブ電圧ＶＯＤを生成し、第１電源線ＬＶＯＤ＿ｋにオーバードライブ電圧ＶＯＤを供給する。
また、ＶＡＲＹ発生回路＿ｋは上記ビット線最終電圧ＶＡＲＹを生成し、第２電源線ＬＶＡＲＹ＿ｋにビット線最終電圧ＶＡＲＹを供給する。
【００２５】
ＶＯＤ発生回路＿ｋは、トランジスタＰ５１ａ、トランジスタＰ５１ｂ、比較回路５１を含んで構成される。
トランジスタＰ５１ａは、ソースが内部電圧発生回路３３に接続されて第１内部電圧ＶＯＤＰＰが入力され、ゲートは比較回路５１の出力に接続され、ドレインは第１電源線ＬＶＯＤ＿ｋに接続される。
比較回路５１は、反転入力端子が参照電圧発生回路３４に接続されて第１参照電圧ＶＯＤＲが入力され、非反転入力端子が第１電源線ＬＶＯＤ＿ｋに接続され、出力端子がトランジスタＰ５１ａのゲートに接続される。比較回路５１は、ＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１から活性レベル（Ｈレベル）の制御信号ＶＯＤＥＮ＿ｋ（第１の活性化信号）が入力されると、第１電源線ＬＶＯＤ＿ｋの電圧レベルが第１参照電圧ＶＯＤＲの電圧レベルに比べて低い場合、出力する電圧レベルを下げてトランジスタＰ５１ａの電流駆動能力を上げる。また、比較回路５１は、Ｈレベルの制御信号ＶＯＤＥＮ＿ｋが入力されると、第１電源線ＬＶＯＤ＿ｋの電圧レベルが第１参照電圧ＶＯＤＲの電圧レベルに比べて高い場合、出力する電圧レベルを上げてトランジスタＰ５１ａの電流駆動能力を下げる。つまり、比較回路５１は、第１電源線ＬＶＯＤ＿ｋの電圧レベルが第１参照電圧ＶＯＤＲの電圧レベルと一致するように出力を変化させて、トランジスタＰ５１ａの電流量を制御する。
トランジスタＰ５１ｂは、ソースが共通電源線ＬＶＯＤＳに接続され、ゲートはＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１に接続されて制御信号ＶＯＤＥＮ＿ｋが入力され、ドレインは第１電源線ＬＶＯＤ＿ｋに接続される。トランジスタＰ５１ｂは、制御信号ＶＯＤＥＮ＿ｋが活性レベル（Ｈレベル）のとき、第１電源線ＬＶＯＤ＿ｋと共通電源線ＬＶＯＤＳとを電気的に非接続とし、制御信号ＶＯＤＥＮ＿ｋが非活性レベル（Ｌレベル）のとき、第１電源線ＬＶＯＤ＿ｋと共通電源線ＬＶＯＤＳとを電気的に接続する。
【００２６】
ＶＡＲＹ電圧発生回路＿ｋは、トランジスタＰ５２ａ、トランジスタＰ５２ｂ、比較回路５２、トランジスタＮ５２を含んで構成される。
トランジスタＰ５２ａは、ソースが内部電圧発生回路３３に接続されて第２内部電圧ＶＰＥＲＩが入力され、ゲートは比較回路５２の出力に接続され、ドレインは第２電源線ＬＶＡＲＹ＿ｋに接続される。
比較回路５２は、反転入力端子が参照電圧発生回路３４に接続されて第２参照電圧ＶＡＲＹＲが入力され、非反転入力端子が第２電源線ＬＶＡＲＹ＿ｋに接続され、出力端子がトランジスタＰ５２ａのゲートに接続される。比較回路５２は、ＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１から活性レベル（Ｈレベル）の制御信号ＶＡＲＹＥＮ２＿ｋ（第２の活性化信号、第４の活性化信号）が入力されると、第２電源線ＬＶＡＲＹ＿ｋの電圧レベルが第２参照電圧ＶＡＲＹＲの電圧レベルに比べて低い場合、出力する電圧レベルを下げてトランジスタＰ５２ａの電流駆動能力を上げる。また、比較回路５２は、Ｈレベルの制御信号ＶＡＲＹＥＮ２＿ｋが入力されると、第２電源線ＬＶＡＲＹ＿ｋの電圧レベルが第２参照電圧ＶＡＲＹＲの電圧レベルに比べて高い場合、出力する電圧レベルを上げてトランジスタＰ５２ａの電流駆動能力を下げる。つまり、比較回路５２は、第２電源線ＬＶＡＲＹ＿ｋの電圧レベルが第２参照電圧ＶＡＲＹＲの電圧レベルと一致するように出力を変化させて、トランジスタＰ５２ａの電流量を制御する。
オア回路ＯＲ５２は２入力１出力の論理和回路であり、２入力としてＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１から制御信号ＶＡＲＹＥＮ１＿ｋ（第２の活性化信号、第３の活性化信号）及び制御信号ＶＡＲＹＥＮ２＿ｋが入力され、出力はトランジスタＰ５２ｂのゲートと接続される。
トランジスタＰ５２ｂは、ソースが共通電源線ＬＶＡＲＹＳに接続され、ゲートはオア回路ＯＲ５２の出力に接続され、ドレインは第２電源線ＬＶＡＲＹ＿ｋに接続される。トランジスタＰ５２ｂは、制御信号ＶＡＲＹＥＮ１＿ｋ及び制御信号ＶＡＲＹＥＮ２＿ｋのいずれか一方が活性レベル（Ｈレベル）のとき、第２電源線ＬＶＡＲＹ＿ｋと共通電源線ＬＶＡＲＹＳとを電気的に非接続とし、制御信号ＶＡＲＹＥＮ１＿ｋ及び制御信号ＶＡＲＹＥＮ２＿ｋのいずれもが非活性レベル（Ｌレベル）のとき、第２電源線ＬＶＡＲＹ＿ｋと共通電源線ＬＶＡＲＹＳとを電気的に接続する。
トランジスタＮ５２は、ドイレンが比較回路５２の出力及びトランジスタＰ５２ａのゲートに接続され、ゲートはＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１に接続されて制御信号ＶＡＲＹＥＮ１＿ｋが入力され、ソースは接地される。トランジスタＮ５２は、Ｈレベルの制御信号ＶＡＲＹＥＮ１＿ｋが入力されると、トランジスタＰ５２ａのゲートを接地レベルへ放電してトランジスタＰ５２ａをオンさせる（導通状態とする）。これにより、トランジスタＰ５２ａは第２電源線ＬＶＡＲＹ＿ｋを第２内部電圧ＶＰＥＲＩで駆動する。
【００２７】
スタンバイ用電源回路３３ａは、第１スタンバイ用電源回路３３ａ１と、第２スタンバイ用電源回路３３ａ２から構成され、メモリバンク外の周辺領域に設けられる。第１スタンバイ用電源回路３３ａ１の出力配線である共通電源線ＬＶＯＤＳ、及び第２スタンバイ用電源回路３３ａ２の出力配線である共通電源線ＬＶＡＲＹＳが、メモリバンク領域６０内に配線され、上述した各メモリバンクにおけるＶＯＤ発生回路＿ｋ、ＶＡＲＹ発生回路＿ｋにそれぞれ接続される。もちろん、スタンバイ用電源回路３３ａを、図１に示す内部電圧発生回路３３に設ける構成としてもよい。
【００２８】
第１スタンバイ用電源回路３３ａ１は、トランジスタＰ５３、比較回路５３を含んで構成される。
トランジスタＰ５３は、ソースが内部電圧発生回路３３に接続されて第１内部電圧ＶＯＤＰＰが入力され、ゲートは比較回路５３の出力に接続され、ドレインは共通電源線ＬＶＯＤＳに接続される。
比較回路５３は、反転入力端子が参照電圧発生回路３４に接続されて第１参照電圧ＶＯＤＲが入力され、非反転入力端子が共通電源線ＬＶＯＤＳに接続され、出力端子がトランジスタＰ５３のゲートに接続される。比較回路５３は、共通電源線ＬＶＯＤＳの電圧レベルが第１参照電圧ＶＯＤＲの電圧レベルに比べて低い場合、出力する電圧レベルを下げてトランジスタＰ５３の電流駆動能力を上げる。また、比較回路５３は、共通電源線ＬＶＯＤＳの電圧レベルが第１参照電圧ＶＯＤＲの電圧レベルに比べて高い場合、出力する電圧レベルを上げてトランジスタＰ５３の電流駆動能力を下げる。つまり、比較回路５３は、共通電源線ＬＶＯＤＳの電圧レベルが第１参照電圧ＶＯＤＲの電圧レベルと一致するように出力を変化させて、トランジスタＰ５３の電流量を制御する。
【００２９】
第２スタンバイ用電源回路３３ａ２は、トランジスタＰ５４、比較回路５４を含んで構成される。
トランジスタＰ５４は、ソースが内部電圧発生回路３３に接続されて第２内部電圧ＶＰＥＲＩが入力され、ゲートは比較回路５４の出力に接続され、ドレインは共通電源線ＬＶＡＲＹＳに接続される。
比較回路５４は、反転入力端子が参照電圧発生回路３４に接続されて第２参照電圧ＶＡＲＹＲが入力され、非反転入力端子が共通電源線ＬＶＡＲＹＳに接続され、出力端子がトランジスタＰ５４のゲートに接続される。比較回路５４は、共通電源線ＬＶＡＲＹＳの電圧レベルが第２参照電圧ＶＡＲＹＲの電圧レベルに比べて低い場合、出力する電圧レベルを下げてトランジスタＰ５４の電流駆動能力を上げる。また、比較回路５４は、共通電源線ＬＶＡＲＹＳの電圧レベルが第２参照電圧ＶＡＲＹＲの電圧レベルに比べて高い場合、出力する電圧レベルを上げてトランジスタＰ５４の電流駆動能力を下げる。つまり、比較回路５４は、共通電源線ＬＶＡＲＹＳの電圧レベルが第２参照電圧ＶＡＲＹＲの電圧レベルと一致するように出力を変化させて、トランジスタＰ５４の電流量を制御する。
【００３０】
符号３３ｂで示される回路は、内部電圧発生回路３３に設けられた内部電圧発生回路３３ｂであって、ポンプ回路５５を含んで構成される。内部電圧発生回路３３ｂは、ポンプ回路５５により、第２内部電圧ＶＰＥＲＩをチャージポンプ動作で昇圧し、第１内部電圧ＶＯＤＰＰを発生する。この第１内部電圧ＶＯＤＰＰは、上述したオーバードライブ電圧ＶＯＤを発生し、これを第１電源線ＬＶＯＤ＿ｋに供給するＶＯＤ発生回路＿ｋ、及び第２スタンバイ用電源回路３３ａ２の電源として用いられる。本実施形態では、このように第２内部電圧ＶＰＥＲＩをポンプ回路５５によって昇圧して第１内部電圧ＶＯＤＰＰを生成しているが、本発明はこれに限るものではなく、例えば、外部電圧ＶＤＤの大きさによっては昇圧せず、外部電圧ＶＤＤが供給される電源端子１５ａを直接、第１内部電圧ＶＯＤＰＰの配線に接続して、外部電圧ＶＤＤを直接、ＶＯＤ発生回路＿ｋ、及び第２スタンバイ用電源回路３３ａ２に供給してもよい。
【００３１】
このように、ＶＯＤ発生回路＿ｋ（オーバードライブ電圧発生回路）とＶＡＲＹ電圧発生回路＿ｋは、アクティブコマンド又はリフレッシュコマンドに応じて活性化される制御信号ＶＯＤＥＮ＿ｋ、制御信号ＶＡＲＹＥＮ１＿ｋ、制御信号ＶＡＲＹＥＮ２＿ｋによって制御される。また、ＶＯＤ発生回路＿ｋとＶＡＲＹ電圧発生回路＿ｋに設けられた比較回路（比較回路５１、比較回路５２）は、制御信号ＶＯＤＥＮ＿ｋ及びＶＡＲＹＥＮ２＿ｋの活性化に応じてそれぞれ動作する。このように、メモリバンクＢＡＮＫ＿ｋ毎に電源電圧発生回路５０＿ｋを設ける。例えば、メモリバンクＢＡＮＫ＿０にリフレッシュコマンドがアクセスされて、センス動作においてビット線最終電圧ＶＡＲＹを消費している時に、メモリバンクＢＡＮＫ＿１にアクティブコマンドがアクセスされて、センス動作においてオーバードライブ電圧ＶＯＤを消費している場合を考える。このような場合であっても、第２電源線ＬＶＡＲＹ＿ｋがメモリバンクＢＡＮＫ＿ｋ毎に分離されているため、メモリバンクＢＡＮＫ＿１内のＳＡ電源線（センスアンプ電源線）に電圧を供給する第２電源線ＬＶＡＲＹ＿１は、メモリバンクＢＡＮＫ＿０内の第２電源線ＬＶＡＲＹ＿０で生じる電源ノイズの影響を受けることが無い。つまり、図１０に示されるように、メモリバンクＢＡＮＫ＿１がアクティブコマンドでアクセスされた場合、リフレッシュ中のメモリバンクＢＡＮＫ＿０の第２電源線ＬＶＡＲＹ＿０のレベルのへたり（低下）の影響を受けないので、メモリバンクＢＡＮＫ＿１のアクセス時間の遅延を防止することができる。
また、スタンバイ時には、メモリバンク外の周辺領域に設けられたスタンバイ用電源回路から出力されるスタンバイ電圧（それぞれ第１参照電圧ＶＯＤＲと第２参照電圧ＶＡＲＹＲと等しい電圧レベルの第１のスタンバイ電圧、第２のスタンバイ電圧）が、それぞれ共通電源線ＬＶＯＤＳ、共通電源線ＬＶＡＲＹＳに供給される。つまり、スタンバイ時においても、これらのスタンバイ電圧が内部電圧第１電源線ＬＶＯＤ＿ｋと第２電源線ＬＶＡＲＹ＿ｋに供給されることになる。しかし、スタンバイ時には、オーバードライブ電圧ＶＯＤとビット線最終電圧ＶＡＲＹとによる電流が消費されることがほとんど無い。そのため、スタンバイ用電源回路は複数のメモリバンク間で共通に設けられている。更に、スタンバイ用電源回路の電源を供給するためのトランジスタ（Ｐ５３，Ｐ５３）の大きさ（チャネル幅Ｗ）は、電源電圧発生回路のトランジスタ（Ｐ５１ａ、Ｐ５２ｂ）よりも小さく設定することが可能となり、半導体装置１０におけるスタンバイ電源用回路のレイアウト面積を縮小することもできる。
【００３２】
次に、各メモリバンクＢＡＮＫ＿ｋにおけるＳＡ電源制御回路４１、ＳＡ制御回路４３、電源電圧発生回路５０＿ｋ（ＶＯＤ発生回路＿ｋ及びＶＡＲＹ発生回路＿ｋ）を制御する制御信号の生成方法について、図６〜図８を参照して説明する。
図６は、各メモリバンクＢＡＮＫ＿ｋにおけるＳＡ電源制御回路４１、ＳＡ制御回路４３、電源電圧発生回路（ＶＯＤ発生回路＿ｋ及びＶＡＲＹ発生回路＿ｋ）を制御する制御信号を生成し、出力するＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１のブロック構成を示す図である。
図７は、ＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１において、各メモリバンクＢＡＮＫ＿ｋに対応するＢＡＮＫｋ制御回路の回路図である。また、図８は、ＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１において、各メモリバンクＢＡＮＫ＿ｋに対応するＢＡＮＫｋ電源制御回路の回路図である。
【００３３】
図６に示すように、ＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１は、メモリバンクＢＡＮＫ＿ｋに対応してそれぞれ設けられるＢＡＮＫ＿ｋ制御回路（符号６１ａで示す）とＢＡＮＫ＿ｋ電源制御回路（符号６１ｂで示す）を複数（本実施形態においてはメモリバンクＢＡＮＫ＿０〜ＢＡＮＫ＿７に対応して８個）含んで構成される。
外部から入力されるコマンド（アクティブコマンド、リフレッシュコマンド等）は、コマンド入力回路２４（図１参照）を介してコマンドデコーダ２５に入力され、内部コマンド信号（ＡＣＴ＿ｋ、ＲＥＦ＿ｋ）として出力される。Ｂａｎｋ＿ｋ制御回路は、内部コマンド信号ＡＣＴ＿ｋ、ＲＥＦ＿ｋを受けて、制御信号ＳＥＰ１＿ｋ、ＳＥＰ２＿ｋ、ＳＥＮ＿ｋ、ＷＥ＿ｋを出力する。このうち、制御信号ＳＥＰ１＿ｋ、ＳＥＰ２＿ｋは、ＳＡ電源制御回路４１（図４参照）に入力されてセンスアンプＳＡへの電源供給を制御する。また、制御信号ＳＥＮ＿ｋは、ＳＡ制御回路４３に入力されてセンスアンプＳＡの増幅動作を制御する。Ｂａｎｋ＿ｋ電源制御回路は、内部コマンド信号ＲＥＦ＿ｋ及びＢａｎｋ＿ｋ制御回路から出力される制御信号ＳＥＮ＿ｋ、ＷＥ＿ｋを受けて、制御信号ＶＯＤＥＮ＿ｋ、制御信号ＶＡＲＹＥＮ１＿ｋ、制御信号ＶＡＲＹＥＮ１＿ｋを出力する。これらの制御信号は電源電圧発生回路５０＿ｋ（ＶＯＤ発生回路＿ｋ及びＶＡＲＹ発生回路＿ｋ）に入力され、オーバードライブ電圧ＶＯＤ、ビット線最終電圧ＶＡＲＹに応じて、それぞれ第１電源線ＬＶＯＤ＿ｋまたは第２電源線ＬＶＡＲＹ＿ｋを駆動するタイミング期間決定に用いられる。
【００３４】
Ｂａｎｋ＿ｋ制御回路は、図７に示すように、遅延回路ＤＬＹ７１、遅延回路ＤＬＹ７２、遅延回路ＤＬＹ７３、遅延回路ＤＬＹ７４、論理回路ＬＧＣ７５、論理回路ＬＧＣ７６を含んで構成される。
また、Ｂａｎｋ＿ｋ電源制御回路は、図８に示すように、遅延回路ＤＬＹ８１、遅延回路ＤＬＹ８２、アンド回路ＡＮＤ８３、クロックドインバータ回路ＣＩＮＶ８５、インバータ回路ＩＮＶ８４、インバータ回路ＩＮＶ８６、インバータ回路ＩＮＶ８７、アンド回路ＡＮＤ８３、論理回路ＬＧＣ８８、オア回路ＯＲ８９、及び論理回路ＬＧＣ８９を含んで構成される。
なお、図７及び図８において、符号Ａ〜Ｇは、内部接続点を示している。また、各遅延回路において、「rise delay」で示す遅延回路は、遅延回路の入力信号が非活性レベルから活性レベルに遷移する時刻と遅延回路が出力信号を出力する時刻との間の時間が、遅延回路の入力信号が活性レベルから非活性レベルに遷移する時刻と遅延回路が出力信号を出力する時刻との間の時間に比べて長くなるように遅延時間が設定されている遅延回路を示す。また、「fall delay」で示す遅延回路は、遅延回路の入力信号が活性レベルから非活性レベルに遷移する時刻と遅延回路が出力信号を出力する時刻との間の時間が、遅延回路の入力信号が非活性レベルから活性レベルに遷移する時刻と遅延回路が出力信号を出力する時刻との間の時間に比べて長くなるように遅延時間が設定されている遅延回路を示す。
【００３５】
図７に示すＢａｎｋ＿ｋ制御回路において、遅延回路ＤＬＹ７１は、内部コマンド信号ＡＣＴ＿ｋを遅延させて、制御信号ＷＥ＿ｋを出力するとともに、この制御信号ＷＥ＿ｋを次段の遅延回路ＤＬＹ７２の入力に出力する。
遅延回路ＤＬＹ７２は、入力される制御信号ＷＥ＿ｋを遅延させて、制御信号ＳＥＮ＿ｋを出力するとともに、この制御信号ＳＥＮ＿ｋを、遅延回路ＤＬＹ７３の入力、論理回路ＬＧＣ７５の３入力のうちの第１入力に出力する。
遅延回路ＤＬＹ７３は、入力される制御信号ＳＥＮ＿ｋを遅延させて、遅延させた信号を、接続点Ａを介して論理回路ＬＧＣ７５の３入力のうちの第３入力、遅延回路ＤＬＹ７４の入力に出力する。
遅延回路ＤＬＹ７４は、遅延回路ＤＬＹ７３からの入力信号を遅延させて、遅延させた信号を、接続点Ｂを介して論理回路ＬＧＣ７６の３入力のうちの第１入力に出力する。
論理回路ＬＧＣ７５は３入力１出力の論理積回路を含んで構成され、第１入力に入力される制御信号ＳＥＮ＿ｋがＨレベル、第２入力に入力される内部コマンド信号ＲＥＦ＿ｋがＬレベル、第３入力に接続された接続点ＡがＬレベルの組み合わせのとき、活性レベル（Ｈレベル）の制御信号ＳＥＰ１＿ｋを出力する。また、論理回路ＬＧＣ７５は、制御信号ＳＥＮ＿ｋがＬレベル、或いは内部コマンド信号ＲＥＦ＿ｋがＨレベル、または接続点ＡがＨレベルのとき、非活性レベル（Ｌレベル）の制御信号ＳＥＰ１＿ｋを出力する。
論理回路ＬＧＣ７６は、第１入力に接続される接続点ＢがＨレベル、または、第２入力に入力される制御信号ＳＥＮ＿ｋと第３入力に入力される内部コマンド信号ＲＥＦ＿ｋとのいずれもがＨレベルのとき、活性レベル（Ｈレベル）の制御信号ＳＥＰ２＿ｋを出力する。論理回路ＬＧＣ７６は、接続点ＢがＬレベル、かつ、制御信号ＳＥＮ＿ｋと内部コマンド信号ＲＥＦ＿ｋとのいずれか一方がＬレベルのとき、非活性レベル（Ｌレベル）の制御信号ＳＥＰ２＿ｋを出力する。
【００３６】
図８に示すＢａｎｋ＿ｋ電源制御回路において、遅延回路ＤＬＹ８１は、Ｂａｎｋ＿ｋ制御回路から入力される制御信号ＳＥＮ＿ｋを遅延させて、遅延させた信号を、接続点Ｃを介して論理回路ＬＧＣ８８の３入力のうちの第１入力、遅延回路ＤＬＹ８２の入力に出力する。
遅延回路ＤＬＹ８２は、遅延回路ＤＬＹ８１からの入力信号を遅延させて、遅延させた信号を、接続点Ｄを介してアンド回路ＡＮＤ８３の２入力のうちの第１入力、クロックドインバータ回路ＣＩＮＶ８５の電源端子、インバータ回路ＩＮＶ８４の入力、オア回路ＯＲ８９の第１入力に出力する。
インバータ回路ＩＮＶ８４は、遅延回路ＤＬＹ８２からの入力信号を論理反転して、クロックドインバータ回路ＣＩＮＶ８５のＧＮＤ端子へ出力する。
クロックドインバータ回路ＣＩＮＶ８５は、コマンドデコーダ２５から入力される内部コマンド信号ＲＥＦ＿ｋがＨレベル、かつ内部コマンド信号ＡＣＴ＿ｋがＨレベルとなって接続点ＤがＨレベルのとき、Ｌレベルの出力信号を、接続点Ｅを介してインバータ回路ＩＮＶ８６の入力、及びナンド回路ＮＡＤＮ８３の第２入力に出力する。また、クロックドインバータ回路ＣＩＮＶ８５は、コマンドデコーダ２５から入力される内部コマンド信号ＲＥＦ＿ｋがＬレベル、かつ内部コマンド信号ＡＣＴ＿ｋがＨレベルとなって接続点ＤがＨレベルのとき、Ｈレベルの出力信号を、接続点Ｅを介してインバータ回路ＩＮＶ８６の入力、及びアンド回路ＡＮＤ８３の第２入力に出力する。
アンド回路ＡＮＤ８３は、２入力１出力の論理積回路であり、２入力のうち第１入力が接続点Ｄ、第２入力が接続点Ｅに接続され、出力から制御信号ＶＯＤＥＮ＿ｋを出力する。
インバータ回路ＩＮＶ８６は接続点Ｅのレベルを論理反転して、接続点Ｆを介してインバータ回路ＩＮＶ８７の入力に出力する。インバータ回路ＩＮＶ８７は接続点Ｆのレベルを論理反転して、インバータ回路ＩＮＶ８６の入力に出力する。インバータ回路ＩＮＶ８６及びＩＮＶ８７はフリップフロップを構成し、接続点Ｆのレベルをラッチする。
これは、クロックドインバータ回路ＣＩＮＶ８５が、内部コマンド信号ＲＥＦ＿ｋがＨレベルになったあと、制御信号ＳＥＮ＿ｋがＨレベルとなって接続点ＤがＨレベルとなった場合（内部コマンド信号ＲＥＦ＿ｋがＨレベル、かつ内部コマンド信号ＡＣＴ＿ｋがＨレベル）、接続点ＥにＨレベルの信号を出力するのを防ぐためである。つまり、クロックドインバータ回路ＣＩＮＶ８５が、内部コマンド信号ＲＥＦ＿ｋがＨレベルになったとき、接続点ＥをＬレベルへ遷移させる。続いて制御信号ＳＥＮ＿ｋがＨレベルとなって内部接続点ＤがＨレベルとなるが、このとき、接続点ＥがＨレベルに遷移して、アンド回路ＡＮＤ８３が活性レベル（Ｈレベル）の制御信号ＶＯＤＥＮ＿ｋを出力しないように、接続点ＥのレベルをＬレベル（接続点ＦのレベルをＨレベル）に維持する。
【００３７】
論理回路ＬＧＣ８８は３入力１出力の論理積回路を含んで構成され、第１入力に接続された接続点ＣがＬレベル、第２入力に入力される内部コマンド信号ＲＥＦ＿ｋがＨレベル、第３入力に入力される制御信号ＷＥ＿ｋがＨレベルの組み合わせのとき、活性レベル（Ｈレベル）の制御信号ＶＡＲＹＥＮ１＿ｋを出力する。また、論理回路ＬＧＣ８８は、制御信号ＳＥＮ＿ｋがＨレベルとなって接続点ＣがＨレベル、或いは内部コマンド信号ＲＥＦ＿ｋがＬレベル、または制御信号ＷＥ＿ｋがＬレベルのとき、非活性レベル（Ｌレベル）の制御信号ＶＡＲＹＥＮ１＿ｋを出力する。
オア回路ＯＲ８９は、２入力１出力の論理和回路であり、２入力のうち第１入力が接続点Ｄ、第２入力はＢＡＮＫ＿ｋ制御回路に接続されて制御信号ＷＥ＿ｋが入力され、出力は接続点Ｇを介して論理回路ＬＧＣ８９の第１入力に接続される。
論理回路ＬＧＣ８９は、２入力１出力の論理積回路を含んで構成され、第１入力に接続される接続点ＧがＨレベル、かつ、第２入力に入力される制御信号ＶＡＲＹＥＮ１＿ｋがＬレベルのとき、活性レベル（Ｈレベル）の制御信号ＶＡＲＹＥＮ２＿ｋを出力する。また、論理回路ＬＧＣ８９は、接続点ＧがＬレベル、または制御信号ＶＡＲＹＥＮ２＿ｋがＨレベルのとき、非活性レベル（Ｌレベル）の制御信号ＶＡＲＹＥＮ２＿ｋを出力する。
【００３８】
次に、これらのＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路６１が出力する制御信号に応じて、メモリバンクＢＡＮＫ＿ｋにおける電源電圧発生回路５０＿ｋがオーバードライブ電圧ＶＯＤまたはビット線最終電圧ＶＡＲＹを発生する動作について、メモリバンクＢＡＮＫ＿ｋの受けるコマンド（アクティブコマンド、リフレッシュコマンド）に分けて、図９を参照して説明する。
図９（ａ）は、ＡＣＴするバンク、すなわちアクティブコマンドがコマンド入力回路２４に入力されたことに応じて活性化したメモリバンク（アクティブコマンドを受けたメモリバンク）の各制御信号の時間変化を示す。また、図９（ｂ）は、ＲＥＦするバンク、すなわち、リフレッシュコマンドがコマンド入力回路２４に入力されたことに応じて活性化したメモリバンク（リフレッシュコマンドを受けたメモリバンク）の各制御信号の時間変化を示している。
【００３９】
まず、アクティブコマンドを受けたメモリバンクについて、図９（ａ）を用いて説明する。
時刻ｔ１において、半導体装置１０にはコマンド入力回路２４を介してアクティブコマンド（以下、ＡＣＴコマンド）が入力され、同時にアドレス入力回路２７には３ビットのバンクアドレス信号ＢＡ（不図示）が入力され、コマンドデコーダ２５は、内部コマンド信号ＡＣＴ＿ｋを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）に遷移させる。
このとき、コマンドデコーダ２５は、内部コマンド信号ＲＥＦ＿ｋを非活性レベル（Ｌレベル）に維持する。
ＢＡＮＫ＿ｋ制御回路は、内部の遅延回路ＤＬＹ７１から出力する制御信号ＷＥ＿ｋを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）に遷移させる。また、ＢＡＮＫ＿ｋ電源制御回路は、オア回路ＯＲ８９の出力（接続点Ｇ）をＨレベルにして、論理回路ＬＧＣ８９が出力する制御信号ＶＡＲＹＥＮ２＿ｋを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へ遷移させる。これにより、メモリバンクＢＡＮＫ＿ｋのＶＡＲＹ発生回路＿ｋの出力である第２電源線ＬＶＡＲＹ＿ｋは、共通電源線ＬＶＡＲＹＳと電気的に非接続となる。なお、ＢＡＮＫ＿ｋ電源制御回路は、内部コマンド信号ＲＥＦ＿ｋがＬレベルであるので、論理回路ＬＧＣ８８が出力する制御信号ＶＡＲＹＥＮ１＿ｋを非活性レベル（Ｌレベル）に維持する。
【００４０】
ＢＡＮＫ＿ｋ制御回路は、遅延回路ＤＬＹ７２により制御信号ＷＥ＿ｋを遅延させ、時刻ｔ２において制御信号ＳＥＮ＿ｋを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へ遷移させる。また、ＢＡＮＫ＿ｋ制御回路は、論理回路ＬＧＣ７５が出力する制御信号ＳＥＰ１＿ｋを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へ遷移させる。
これにより、ＳＡ電源制御回路４１は、第１電源線ＬＶＯＤ＿ｋとＳＡ電源線とを接続し、ＳＡ制御回路４３はビット線の電位を増幅する増幅動作を開始する。このとき、メモリバンクＢＡＮＫ＿ｋのＶＯＤ発生回路＿ｋの出力である第１電源線ＬＶＯＤ＿ｋは、制御信号ＶＯＤＥＮ＿０が未だＬレベルであるので、共通電源線ＬＶＡＲＹＳと電気的に接続状態である。スタンバイ用電源回路３３ａ１は、第１電源線ＬＶＯＤ＿０をオーバードライブ電圧ＶＯＤにより駆動するが、センスアンプＳＡの動作開始期間の初期に相当するため、第１電源線ＬＶＯＤ＿ｋを流れる電流量は、ビット線の電位を高速に増幅する期間（時刻ｔ３〜ｔ４）に比べて少ないものである。
【００４１】
ＢＡＮＫ＿ｋ電源制御回路は、遅延回路ＤＬＹ８１及び遅延回路ＤＬＹ８２により制御信号ＳＥＮ＿ｋを遅延させ、時刻ｔ３において制御信号ＶＯＤＥＮ＿ｋを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へ遷移させる。
これにより、メモリバンクＢＡＮＫ＿ｋのＶＯＤ発生回路＿ｋの出力である第１電源線ＬＶＯＤ＿ｋは、共通電源線ＬＶＡＲＹＳと電気的に非接続状態となる。ＶＯＤ発生回路＿ｋは、比較回路５１及びトランジスタＰ５１ａにより、第１電源線ＬＶＯＤ＿ｋをオーバードライブ電圧ＶＯＤにより駆動する。センスアンプＳＡは、ＳＡ電源線に供給されるオーバードライブ電圧ＶＯＤにより、ビット線の電位を高速に増幅する。
【００４２】
時刻ｔ４において、ＢＡＮＫ＿ｋ制御回路は、遅延回路ＤＬＹ７３により制御信号ＳＥＮ＿ｋを遅延させ、接続点ＡをＨレベルにし、論理回路ＬＧＣ７５が出力する制御信号ＳＥＰ１＿ｋを活性レベル（Ｈレベル）から非活性レベル（Ｌレベル）へ遷移させる。また、ＢＡＮＫ＿ｋ制御回路は、遅延回路ＤＬＹ７４により遅延回路ＤＬＹ７３の出力信号を遅延させ、接続点ＢをＨレベルにし、論理回路ＬＧＣ７６が出力する制御信号ＳＥＰ２＿ｋを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へ遷移させる。
これにより、ＳＡ電源制御回路４１は、第１電源線ＬＶＯＤ＿ｋとＳＡ電源線とを非接続とし、第２電源線ＬＶＡＲＹ＿ｋとＳＡ電源線とを接続する。つまり、ＶＯＤ発生回路＿ｋによりＳＡ電源線をオーバードライブ電圧ＶＯＤへオーバードライブする所定期間（時刻ｔ２〜ｔ４の期間）のセンスアンプＳＡによる増幅動作は終了する。以降（時刻ｔ４以降）、ＶＡＲＹ発生回路＿ｋが、ＳＡ電源線へオーバードライブ電圧ＶＯＤより低いビット線最終電圧ＶＡＲＹを供給し、センスアンプＳＡはこの電圧に応じてビット線の電位を増幅、或いは維持する。
【００４３】
次に、リフレッシュコマンドを受けたメモリバンクについて、図９（ｂ）を用いて説明する。
時刻ｔ１において、半導体装置１０にはコマンド入力回路２４を介してリフレッシュコマンド（以下、ＲＥＦコマンド）が入力され、同時にアドレス入力回路２７には３ビットのバンクアドレス信号ＢＡ（不図示）が入力され、コマンドデコーダ２５は、内部コマンド信号ＡＣＴ＿ｋ及び内部コマンド信号ＲＥＦ＿ｋを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）に遷移させる。
ＢＡＮＫ＿ｋ電源制御回路は、論理回路ＬＧＣ８８の出力信号である制御信号ＶＡＲＹＥＮ１＿ｋを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へ遷移させる。これにより、メモリバンクＢＡＮＫ＿ｋのＶＡＲＹ発生回路＿ｋの出力である第２電源線ＬＶＡＲＹ＿ｋは、共通電源線ＬＶＡＲＹＳと電気的に非接続となる。
なお、ＢＡＮＫ＿ｋ電源制御回路は、制御信号ＶＡＲＹＥＮ１＿ｋがＨレベルであるので、論理回路ＬＧＣ８９により制御信号ＶＡＲＹＥＮ２＿ｋを非活性レベル（Ｌレベル）に維持する。また、ＢＡＮＫ＿ｋ制御回路は、内部コマンド信号ＲＥＦ＿ｋがＨレベルであるので、論理回路ＬＧＣ７５により制御信号ＳＥＰ１＿ｋを非活性レベル（Ｌレベル）に維持する。また、ＢＡＮＫ＿ｋ制御回路は、内部の遅延回路ＤＬＹ７１から出力する制御信号ＷＥ＿ｋを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）に遷移させる。
【００４４】
ＢＡＮＫ＿ｋ制御回路は、遅延回路ＤＬＹ７２により制御信号ＷＥ＿ｋを遅延させ、時刻ｔ２’において制御信号ＳＥＮ＿ｋを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へ遷移させる。また、ＢＡＮＫ＿ｋ制御回路は、論理回路ＬＧＣ７６が出力する制御信号ＳＥＰ２＿ｋを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へ遷移させる。
これにより、ＳＡ電源制御回路４１は、トランジスタＮ４１ｂにより第２電源線ＬＶＡＲＹ＿ｋとＳＡ電源線とを接続する。ＳＡ制御回路４３は、トランジスタＮ４１ｂによりビット線の電位を増幅する増幅動作を開始する。このとき、メモリバンクＢＡＮＫ＿ｋのＶＡＲＹ発生回路＿ｋは、制御信号ＶＡＲＹＥＮ１＿ｋがＨレベルであるので、トランジスタＰ５２ａがオンしており、第２電源線ＬＶＡＲＹ＿ｋを第２内部電圧ＶＰＥＲＩに応じて駆動し、センスアンプＳＡの動作開始期間の初期において、第１電源線ＬＶＯＤ＿ｋを流れる電流量を増幅動作に十分な電流としている。
【００４５】
ＢＡＮＫ＿ｋ電源制御回路は、遅延回路ＤＬＹ８１により制御信号ＳＥＮ＿ｋを遅延させ、時刻ｔ３’において、論理回路ＬＧＣ８８が出力する制御信号ＶＡＲＹＥＮ１＿ｋを活性レベル（Ｈレベル）から非活性レベル（Ｌレベル）へ遷移させる。また、ＢＡＮＫ＿ｋ電源制御回路は、制御信号ＶＡＲＹＥＮ１＿ｋがＬレベルとなるので、論理回路ＬＧＣ８９が出力する制御信号ＶＡＲＹＥＮ２＿ｋを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へ遷移させる。
これにより、ＶＡＲＹ発生回路＿ｋにおいて、トランジスタＮ５２はオフし、比較回路５２が活性化され、以降、ＶＡＲＹ発生回路＿ｋは、比較回路５２及びトランジスタＰ５２ａにより、第２電源線ＬＶＡＲＹ＿ｋをビット線最終電圧ＶＡＲＹに応じて駆動する。以降（時刻ｔ３’以降）、ＶＡＲＹ発生回路＿ｋが、ＳＡ電源線へオーバードライブ電圧ＶＯＤより低いビット線最終電圧ＶＡＲＹを供給し、センスアンプＳＡはこの電圧に応じてビット線の電位を増幅、或いは維持する。
【００４６】
以上の様に、メモリバンクＢＡＮＫ＿ｋは、ＡＣＴコマンドに対応した増幅動作の時は、制御信号ＳＥＰ１＿ｋの活性化期間（活性レベルにある時刻ｔ２〜ｔ４）が、ＳＡ電源線をオーバードライブする期間となる。
一方、メモリバンクＢＡＮＫ＿ｋは、ＲＥＦコマンドに対応した増幅動作の時は、制御信号ＳＥＰ１＿ｋを活性化しない（図９（ｂ）参照）。つまり、センスアンプＳＡは、ＳＡ電源線に供給されるビット線最終電圧ＶＡＲＹ（第２の電圧）に応じて、ビット線の電位を増幅することになる。また、制御信号ＶＡＲＹＥＮ１＿ｋの活性化期間（時刻ｔ１〜ｔ３’）は、ＶＡＲＹ電圧発生回路＿ｋの比較回路５２を動作させることなく、ＶＡＲＹ電圧発生回路＿ｋから強制的にオーバードライブ電圧ＶＯＤより低い第２内部電圧ＶＰＥＲＩ（第３の電圧、これも第２の電圧に含まれる）を発生させ、その後（時刻ｔ３’以降）、制御信号ＶＡＲＹＥＮ２＿ｋの活性化に応じて比較回路５２による制御を開始させ、オーバードライブ電圧ＶＯＤより低いビット線最終電圧ＶＡＲＹ（第２の電圧）を発生させている。
【００４７】
次に、半導体装置１０の複数のメモリバンクＢＡＮＫ＿０〜ＢＡＮＫ＿７に独立にコマンド（アクティブコマンドＡＣＴ及びリフレッシュコマンドＲＥＦｐｂ）を供給して、各メモリバンクにおいてセンスアンプＳＡによる増幅動作を実行したときの例について、図１０を参照して説明する。
図１０は、メモリバンク領域６０のうち、２つのメモリバンクが個別にそれぞれアクティブコマンド及びリフレッシュコマンドを受けた時の第１電源線ＬＶＯＤ＿ｋ（ｋ＝０〜７）、第２電源線ＬＶＡＲＹ＿ｋ、ビット線ＢＬ＿ｋの電圧レベルの時間変化を示すタイミングチャートである。
図１０においては、例えば、メモリバンクＢＡＮＫ＿０にリフレッシュコマンドＲＥＦｐｂ（１バンクをリフレッシュするコマンドRefresh Per Bank）がアクセスされ、所定期間後（時刻ｔ１〜ｔ１’に相当する時間後）にメモリバンクＢＡＮＫ＿１にアクティブコマンドＡＣＴがアクセスされた場合を示す。
図１０に示すように、メモリバンクＢＡＮＫ＿０においては、第１電源線ＬＶＯＤ＿０は、ＳＡ電源線には接続されず、スタンバイ用電源回路３３ａ１の出力である共通電源線ＬＶＯＤＳに接続されているので、電圧レベルに変化はなく、一定である。
つまり、メモリバンクＢＡＮＫ＿０においては、第１電源線ＬＶＯＤ_０に供給される電流を消費することなく、第２電源線ＬＶＡＲＹ＿０にＶＡＲＹ発生回路＿０から供給される電流のみでビット線の電位を増幅させている。
【００４８】
一方、メモリバンクＢＡＮＫ＿１は、所定期間（時刻ｔ２’〜時刻ｔ３’）、第１電源線ＬＶＯＤ＿１をＳＡ電源線に接続してビット線の電位を増幅させているため、メモリバンクＢＡＮＫ＿０に比べてビット線の電位が高速に増幅されている。
また、メモリバンク毎に第２電源線ＬＶＡＲＹ＿ｋが分離されているため、メモリバンクＢＡＮＫ＿０にて第２電源線ＬＶＡＲＹ_０に供給される電流が消費され、図に示すように第２電源線ＬＶＡＲＹ＿０の電圧降下があっても、この電圧降下はメモリバンクＢＡＮＫ＿１の第２電源線ＬＶＡＲＹ＿１に影響を与えることはなく、第２電源線ＬＶＡＲＹ＿１の電圧レベルは変化しない。
また、アクティブコマンド及びリフレッシュコマンドを受けていない他のメモリバンクＢＡＮＫ＿２〜ＢＡＮＫ＿７においては、スタンバイ用電源回路３３ａ（図５参照）から共通電源線ＬＶＡＲＹＳ及び共通電源線ＬＶＯＤＳを介して供給される電圧に応じて、それぞれ第１電源線ＬＶＯＤ＿２〜７がオーバードライブ電圧ＶＯＤの電圧レベル（第１参照電圧ＶＯＤＲの電圧レベル）、第２電源線ＬＶＡＲＹ＿２〜７がビット線最終電圧の電圧レベル（第２参照電圧ＶＡＲＹＲの電圧レベル）に維持されている。
【００４９】
このように、半導体装置１０は、ビット線（ＢＬ、／ＢＬ）と、電源線（ＳＡ電源線）を有し、電源線に供給される電圧を用いてビット線の電位を増幅させるセンスアンプ（ＳＡ）と、アクティブコマンドが活性化した時には、アクティブコマンドに対応する電圧供給期間の最初の所定期間にオーバードライブをして電源線に第１の電圧（オーバードライブ電圧ＶＯＤ）を供給して、所定期間後に第１の電圧よりも低い第２の電圧（ビット線最終電圧ＶＡＲＹ）を供給し、一方、リフレッシュコマンドが活性化した時には、オーバードライブをすることなくリフレッシュコマンドに対応する電圧供給期間の最初から電源線に第２の電圧を供給する電源電圧発生回路（ＶＯＤ発生回路＿ｋ及びＶＡＲＹ発生回路＿ｋ）と、を備える。
【００５０】
これにより、本発明は、リフレッシュの時には、オーバードライブをすることなく、リフレッシュコマンドに対応する電圧供給期間の最初から、オーバードライブに使用する第１の電圧よりも低い第２の電圧を使って、ビット線の電位を増幅させるため、従来に比較して消費電流量を大幅に低減することができる。
【００５１】
本願の技術思想は、メモリ機能以外に様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。
【符号の説明】
【００５２】
１０…半導体装置、２１…クロック入力回路、２２…ＤＬＬ回路、２３…タイミングジェネレータ、２４…コマンド入力回路、２５…コマンドデコーダ、２６…モードレジスタ、２７…アドレス入力回路、２８…アドレスラッチ回路、２９…ロウデコーダ、３０…カラムデコーダ、３１…ＦＩＦＯ回路、３２…入出力回路、３３，３３ｂ…内部電圧発生回路、３３ａ，３３ａ１，３３ａ２…スタンバイ用電源回路、３４…参照電圧発生回路、６０…メモリバンク領域、ＢＡＮＫ…メモリバンク、５０…電源電圧発生回路、６１…ＢＡＮＫ制御回路及びＢＡＮＫ電源制御回路、４１…ＳＡ電源制御回路、４３…ＳＡ制御回路、１１ａ…クロック端子、１２ａ…コマンド端子、１３…アドレス端子、１４…データ入出力端子、１５ａ…電源端子、ＶＯＤ…オーバードライブ電圧、ＶＡＲＹ…ビット線最終電圧、ＬＶＯＤ…第１電源線、ＬＶＡＲＹ…第２電源線、ＶＯＤＲ…第１参照電圧、ＶＡＲＹＲ…第２参照電圧、ＶＯＤＰＰ…第１内部電圧、ＶＰＥＲＩ…第２内部電圧、ＬＶＯＤＳ，ＬＶＡＲＹＳ…共通電源線、ＩＣＭＤ，ＡＣＴ，ＲＥＦ…内部コマンド信号、ＳＥＰ１，ＳＥＰ２，ＳＥＮ，ＷＥ，ＶＯＤＥＮ，ＶＡＲＹＥＮ１，ＶＡＲＹＥＮ２…制御信号、ＶＤＤ…外部電圧、ＶＳＳ…接地電圧、Ｎ４１ａ，Ｎ４１ｂ，Ｐ４２ａ，Ｐ４２ｂ，Ｎ４２ａ，Ｎ４２ｂ，Ｎ４３，Ｎ４４，Ｐ５１ａ，Ｐ５１ｂ、Ｐ５２ａ，Ｐ５２ｂ，Ｎ５２，Ｐ５３，Ｐ５４…トランジスタ、５１，５２，５３，５４…比較回路、５５…ポンプ回路、ＤＬＹ７１，ＤＬＹ７２，ＤＬＹ７３，ＤＬＹ７４，ＤＬＹ８１，ＤＬＹ８２…遅延回路、ＬＧＣ７５，ＬＧＣ７６，ＬＧＣ８８，ＬＧＣ８９…論理回路、ＩＮＶ８４，ＩＮＶ８６，ＩＮＶ８７…インバータ回路、ＣＩＮＶ８５…クロックドインバータ回路、ＡＮＤ８３…アンド回路、ＯＲ５２，ＯＲ８９…オア回路、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ…接続点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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