(57)【要約】【課題】半導体素子の温度上昇を許容範囲に抑え、放熱部材の熱膨張によるパッケージ基板の反り量の影響を回避した信頼性の高い半導体装置を提供する。【解決手段】半導体装置は、複数の有機樹脂層が積層されてなるパッケージ基板２と、パッケージ基板２上面の第１の領域上に設けられた半導体素子１と、パッケージ基板２上面の第２の領域上に固着された固着部４ｂと、半導体素子１のパッケージ基板２に接続された面の反対側の面と熱伝導部材を介して接触する被覆部４ａとを有する放熱部材４とを備えている。第２の領域の直下方には、複数の有機樹脂層の各々に埋め込まれた第１のビアが、複数の有機樹脂層の厚さ方向に積層されることで構成されるスタックドビア構造体９が設けられている。【選択図】図２
2012199283.tif 000002
【特許請求の範囲】
【請求項１】
複数の有機樹脂層が積層されてなるパッケージ基板と、
前記パッケージ基板の上面の第１の領域上に設けられた半導体素子と、
前記パッケージ基板の上面の第２の領域上に固着された固着部と、前記半導体素子における前記パッケージ基板に接続された面の反対側の面と熱伝導部材を介して接触する被覆部とを有する放熱部材とを備え、
前記第２の領域の直下方には、前記複数の有機樹脂層の各々に埋め込まれた前記第１のビアが、前記複数の有機樹脂層の厚さ方向に積層されることで構成される少なくとも１つのスタックドビア構造体が設けられている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２の領域の直下方では、前記スタックドビア構造体が複数設けられており、
前記各有機樹脂層上には、互いに隣接する前記スタックドビア構造体の前記第１のビア同士を横方向に接続する配線パターンが形成されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記複数の有機樹脂層は、コア層と、前記コア層の上面上に形成された少なくとも一層の第１の有機樹脂層と、前記コア層の下面上に形成された少なくとも一層の第２の有機樹脂層とで構成されており、
前記第１の有機樹脂層及び前記第２の有機樹脂層のうち、前記第２の領域の直下方であって、互いに隣接する前記スタックドビア構造体同士の間の領域には、前記配線パターンに接続された第２のビアがさらに埋め込まれていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記コア層内に形成された前記第１のビアは、前記コア層に形成されたホール内に充填された熱良導体で構成されており、
前記第１の有機樹脂層及び前記第２の有機樹脂層内に形成された前記第１のビアは、前記第１の有機樹脂層及び前記第２の有機樹脂層に形成されたホール内に充填された熱良導体で構成されていることを特徴とする半導体装置。
【請求項５】
請求項３または４に記載の半導体装置において、
前記第１のビアのうち、前記コア層内に設けられたビアの構成材料は、Ａｌ粒子若しくはＣｕ粒子を含んだエポキシ材料、またはＣｕ若しくはＣｕ合金であることを特徴とする半導体装置。
【請求項６】
請求項４または５に記載の半導体装置において、
前記第１の有機樹脂層内、及び前記第２の有機樹脂層内では、前記コア層内の１つのホールに対して１つずつの前記第１のビアが埋め込まれていることを特徴とする半導体装置。
【請求項７】
請求項４または５に記載の半導体装置において、
前記第１の有機樹脂層内、及び前記第２の有機樹脂層内では、前記コア層内の１つのホールに対して複数の前記第１のビアが埋め込まれていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１の有機樹脂層内、及び前記第２の有機樹脂層内では、前記コア層内の１つのホールに対して複数形成された前記第１のビアが、前記パッケージ基板の上方から見て前記コア層内のホールの壁面と重なって配置されていることを特徴とする半導体装置。
【請求項９】
請求項７または８に記載の半導体装置において、
前記コア層内の１つのホールに対して複数形成された前記第１のビアの直径は、８０μｍ以上４５０μｍ以下であることを特徴とする半導体装置。
【請求項１０】
請求項３〜９のうちいずれか１つに記載の半導体装置において、
前記第１のビアのうち、前記第１の有機樹脂層及び前記第２の有機樹脂層内に埋め込まれたビアは、Ｃｕ又はＣｕ合金で構成されていることを特徴とする半導体装置。
【請求項１１】
請求項２〜１０のうちいずれか１つに記載の半導体装置において、
前記第２の領域の直下方では、前記スタックドビア構造体が複数の列を構成するように設けられていることを特徴とする半導体装置。
【請求項１２】
請求項２〜１１のうちいずれか１つに記載の半導体装置において、
前記第２の領域は、前記パッケージ基板上面の外周部に形成され、前記第１の領域を囲んでいることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のうちいずれか１つに記載の半導体装置において、
前記スタックドビア構造体の電位が動作時に接地電位または電源電位になっていることを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のうちいずれか１つに記載の半導体装置において、
前記パッケージ基板の上面のうち、少なくとも前記第２の領域を除く領域上に設けられた保護膜をさらに備え、
前記スタックドビア構造体と前記放熱部材とは、前記第２の領域において接着剤を介して接着されていることを特徴とする半導体装置。
【請求項１５】
請求項２〜１４のうちいずれか１つに記載の半導体装置において、
前記パッケージ基板内に設けられた前記スタックドビア構造体は、２０００μｍ以下のピッチで配置されていることを特徴とする半導体装置。
【請求項１６】
請求項２〜１５のうちいずれか１つに記載の半導体装置において、
前記パッケージ基板内に設けられた前記スタックドビア構造体は、２００μｍ以上５００μｍ以下のピッチで配置されていることを特徴とする半導体装置。
【請求項１７】
請求項２〜１６のうちいずれか１つに記載の半導体装置において、
前記パッケージ基板の下面上に、前記スタックドビア構造体の直下に位置し、且つ前記スタックドビア構造体と接続されたはんだボールをさらに備えていることを特徴とする半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、
前記複数のスタックドビア構造体それぞれに対応して設けられた前記はんだボール同士は一体化していることを特徴とする半導体装置。
【請求項１９】
請求項１〜１８のうちいずれか１つに記載の半導体装置において、
前記半導体素子は、前記パッケージ基板の上面にフリップチップ接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の技術は、パッケージ基板に搭載された半導体素子と、半導体素子で発生した熱を外部に放散させる放熱手段とを備えた半導体装置に関するものである。
【背景技術】
【０００２】
近年の電子機器の多機能化、小型化及び薄型化に伴い、配線基板であるパッケージ基板に半導体素子を搭載した半導体装置の高密度化、小型化及び薄型化が要求されている。この要求に応える半導体装置として、いわゆるフリップチップ接続された半導体素子を備えるものがある。このような半導体装置では、半導体素子の一方の主面に形成された複数の突起電極と、この突起電極に対応する位置に形成されたパッケージ基板の接続電極とを重ね合わせることで両者が電気的に接続されている。
【０００３】
フリップチップ接続された半導体装置においては、半導体素子で生じた熱を外部に放熱する放熱部材として放熱板を備えた構造などが知られている。例えば、特許文献１には、フリップチップ接続された半導体素子を囲むように形成されたリングを介してパッケージ基板上に放熱板が設けられた半導体装置が記載されている。また、パッケージ基板において、有機樹脂層が積層された方向（パッケージ基板の主面に対して鉛直な方向）へ複数のビアを直接つなぎ合わせることで形成されるスタックドビアが、半導体素子の信号端子に接続されることについても記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−３５９６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１に記載の半導体装置は、良好な電気的特性と高い実装信頼性とを兼ね備えるものである。しかし、消費電力が大きい電子機器では半導体素子の発熱量が大きいため、放熱板及び熱伝導部材を介して伝えられる熱量が大きくなる。そのため、セット筐体を介して十分な放熱が出来ず、半導体素子の許容範囲を超えてその温度が上昇してしまうという新たな課題が生じる。
【０００６】
また、引用文献１に記載の半導体装置では、放熱板の温度が上昇して熱膨張が生じた場合に、放熱板とパッケージ基板との固着部分に大きな応力が加わって、パッケージ基板が変形して反り量が増大する場合もある。この結果、上記従来の半導体装置では、実装に必要なはんだボールのコプラナリティーが得られなくなるという課題も生じている。
【０００７】
本発明は、上記従来の半導体装置における課題を解決し、半導体素子の温度上昇を許容範囲に抑えることにより、放熱部材の熱膨張によるパッケージ基板の反り量の影響を回避した信頼性の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため本発明の半導体装置は、複数の有機樹脂層が積層されてなるパッケージ基板と、前記パッケージ基板の上面の第１の領域上に設けられた半導体素子と、前記パッケージ基板の上面の第２の領域上に固着された固着部と、前記半導体素子における前記パッケージ基板に接続された面の反対側の面と熱伝導部材を介して接触する被覆部とを有する放熱部材とを備えている。さらに、前記第２の領域の直下方には、前記複数の有機樹脂層の各々に埋め込まれた前記第１のビアが、前記複数の有機樹脂層の厚さ方向に積層されることで構成される少なくとも１つのスタックドビア構造体が設けられている。
【０００９】
この構成によれば、放熱部材が固着された第２の領域の下方にスタックドビア構造体を形成するので、パッケージ基板内での放熱経路が最短距離になっており、半導体素子で生じた熱を放熱部材を介して効果的にパッケージ基板の外部へと放散させることが可能となっている。そのため、半導体素子の温度上昇を抑えることができるとともに、放熱部材の温度上昇に伴う熱膨張を抑えることができるので、半導体素子の反りの発生、パッケージ基板の反りの発生を効果的に抑えることができる。
【発明の効果】
【００１０】
本発明の半導体装置は、放熱部材が固着される第２の領域の下方で、パッケージ基板において厚さ方向に積層されることで構成されるスタックドビア構造体が配置されている。このため、半導体素子が発熱して放熱部材の温度が上昇した場合でも、パッケージ基板に形成されたスタックドビア構造体を介して半導体素子で生じた熱を実装基板へと放熱し、半導体素子の温度上昇を回避することができる。また、放熱部材の熱膨張によるパッケージ基板の反り量を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】（ａ）は、本発明の実施形態に係る半導体装置を示す斜視図であり、（ｂ）は、当該半導体装置を上方から見た場合の平面図である。
【図２】本発明の実施形態に係る半導体装置の図１（ａ）に示すII-II線における断面図である。
【図３】本発明の実施形態に係る半導体装置の図１（ａ）に示すIII-III線における断面図である。
【図４】本発明の実施形態の第１の変形例に係る半導体装置の図１（ａ）に示すII-II線における断面図である。
【図５】本発明の実施形態の第１の変形例に係る半導体装置の図１（ａ）に示すIII-III線における断面図である。
【図６】本発明の実施形態の第２の変形例に係る半導体装置の図１（ａ）に示すII-II線における断面図である。
【図７】本発明の実施形態の第２の変形例に係る半導体装置の図１（ａ）に示すIII-III線における断面図である。
【図８】本発明の実施形態に係る半導体装置における、スタックドビア構造体の概略構成を観念的に示す平面図である。
【図９】本発明の実施形態の第３の変形例に係る半導体装置における、スタックドビア構造体の概略構成を観念的に示す平面図である。
【図１０】本発明の実施形態の第３の変形例に係る半導体装置における、スタックドビア構造体の別の例の概略構成を観念的に示す平面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態に係る半導体装置について図面を参照して説明する。なお、以下で参照する各図は、説明の便宜上、本発明の実施形態に係る半導体装置の構成部材のうち、本発明を説明するために必要な主要部材を中心に簡略化して示したものである。従って、本発明に係る半導体装置は、参照する各図に示されていない任意の構成部材を備えることができる。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を必ずしも忠実に表したものではない。
【００１３】
（実施形態）
図１（ａ）は、本発明の実施形態に係る半導体装置を示す斜視図であり、（ｂ）は、当該半導体装置を上方から見た場合の平面図である。図２は、本実施形態に係る半導体装置の図１（ａ）に示すII-II線における断面図であり、図３は、本実施形態に係る半導体装置の図１（ａ）に示すIII-III線における断面図である。
【００１４】
図１（ａ）、（ｂ）及び図２に示すように、本実施形態の半導体装置１００は、回路基板であるパッケージ基板２と、パッケージ基板２の素子搭載面１０の素子搭載エリア（第１の領域）１０ａ上に搭載されたチップ状の半導体素子１と、パッケージ基板２の固着エリア（第２の領域）１０ｂと、パッケージ基板２の素子搭載面１０上に設けられ、半導体素子１で生じる熱を放熱する放熱板（放熱部材）４とを備えている。
【００１５】
半導体素子１の回路形成面１ａ上には複数の突起電極３が設けられており、半導体素子１は、回路形成面１ａをパッケージ基板２に向けた状態でフリップチップ接続されている。すなわち、パッケージ基板２の素子搭載面１０の素子搭載エリア１０ａには突起電極３に対応する位置にランド２０ｂが設けられており、突起電極３がランド２０ｂに接続されるように半導体素子１は搭載されている。
【００１６】
半導体素子１の回路形成面１ａとパッケージ基板２の素子搭載面１０の素子搭載エリア１０ａとの間の隙間にはアンダーフィルと呼ばれる絶縁性の樹脂７が充填されており、突起電極３の周囲を被覆している。樹脂７は半導体素子１の側面の一部及び素子搭載エリア１０ａの外周近傍をさらに覆っていてもよい。
【００１７】
突起電極３として、一般には、はんだバンプが形成されるが、ワイヤーボンディング技術を応用した金（Ａｕ）のスタッドバンプや、Ａｕ以外の金属で構成されたバンプ、さらには、バンプ以外のボールやランドであってもよい。はんだバンプの形成には、めっき法や印刷方式、さらに、マイクロボール実装法などを用いることができる。
【００１８】
アンダーフィルとして用いられる樹脂７としては、例えば、熱硬化性液状樹脂があり、シリカなどの無機系フィラーを含有したものが望ましい。また、この樹脂７は、半導体プロセスにおける後工程であるリフロー工程での高温に耐えうる程度の耐熱性を有することが望ましい。好ましい熱硬化性液状樹脂としては、例えば、エポキシ樹脂が挙げられる。
【００１９】
本実施形態の半導体装置１００では、放熱部材である放熱板４が、フリップチップ接続された半導体素子１からの熱伝導経路として機能する。放熱板４は、半導体素子１の回路形成面１ａに対向する面（裏面）に放熱ペースト（熱伝導部材）５を介して接触された被覆部４ａと、パッケージ基板２の固着エリア１０ｂ上に例えば接着剤６により接着された固着部４ｂと、被覆部４ａと固着部４ｂとを接続する傾斜部４ｃとを有している。図２に示す例では、固着部４ｂに接着される固着エリア１０ｂは、パッケージ基板２上面の周辺部に形成されるとともに、素子搭載エリア１０ａを囲んでいる。放熱ペースト５は、高い熱伝導性を有し、半導体素子１で発生した熱を効率良く放熱板４へと伝達する。なお、放熱ペースト５としては、例えば柔軟性のあるシリコーン系の接着剤等が好ましく用いられる。
【００２０】
なお、本実施形態の半導体装置１００に用いられている放熱部材は、板状の材料を加工して形成された放熱板４であるため、被覆部４ａと固着部４ｂとが、被覆部４ａ及び固着部４ｂに対して所定の角度を成す傾斜部４ｃで接続されていて、放熱板４の内側に半導体素子１を包み込むようになっている。放熱板４の材料としては、熱伝導率が高く優れた放熱性能を有する銅（Ｃｕ）、アルミニウム（Ａｌ）などの金属、又はＡｌＳｉＣなどの金属化合物などが好ましい。
【００２１】
パッケージ基板２は、例えば複数の有機樹脂層１５が積層されることで形成される。図２に示す例では、パッケージ基板２は、有機樹脂からなり、スルーホールが形成されたコア層６０と、コア層６０の上面上及び下面上に少なくとも一層ずつ形成された有機樹脂層１５とで構成されている。
【００２２】
パッケージ基板２の構成材料は、半導体素子１を加熱によってフリップチップ接合する際に、伸縮量が小さい材料であることが望ましい。好ましい材料を用いた基板としては、多層セラミック基板、ガラス布積層エポキシ基板（ガラエポ基板）、アラミド不織布基板、ガラス布積層ポリイミド樹脂基板などがある。
【００２３】
パッケージ基板２のコア層６０に形成されたスルーホールには、ＣｕあるいはＣｕ合金等の導電体からなるビア３２ａ、３２ｂが埋め込まれている。また、コア層６０の上下に配置された有機樹脂層１５にも、ビアホール４０内に埋め込まれたビア３０ａ、３０ｂ、３１ａ、３１ｂ、３３ａ、３３ｂ、３４ａ、３４ｂが形成されている。このビア３２ａ、３２ｂ、３０ａ、３０ｂ、３１ａ、３１ｂ、３３ａ、３３ｂ、３４ａ、３４ｂは、例えばめっき法などによりスルーホール又はビアホール内にＣｕなどの熱良導体を充填することにより形成される。ただし、上述のビアは、Ｃｕ以外の金属、Ａｌ粒子やＣｕ粒子などの金属粒子を含んだエポキシ材料等の樹脂により構成されていてもよい。なお、ここで、「熱良導体」とは、少なくとも熱伝導率が０．２Ｗ／（ｍ／Ｋ）以上の物質をいうものとする。
【００２４】
また、パッケージ基板２の下面（素子搭載面１０に対向する面）１２には信号伝達用のビア３４ｂに接続されたランド２５ｂと、放熱用のビア３４ａに接続されたランド２５ａとがそれぞれ形成されている。各有機樹脂層１５の上面と、コア層６０の上面上にもランド２０ａ、２０ｂ、２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ、２４ａ、２４ｂ、２２ａ、２２ｂが形成されている。
【００２５】
パッケージ基板２の素子搭載面１０上及び下面上には絶縁性の表面保護膜（ソルダーレジスト）４９がそれぞれ形成されている。表面保護膜４９は固着エリア１０ｂ上に形成されていてもよいが、後述するように半導体装置１００の放熱性を向上させるためには固着エリア１０ｂ上に形成されないことがより好ましい。なお、ビア３０ａと放熱板４との間には表面保護膜４９が介在しているので、両者は電気的に接続されない。
【００２６】
また、パッケージ基板２の下面１２上には、半導体装置１００をマザーボードなど外部の実装基板等と固着させるための外部電極８が、例えば、縦横方向に整列配置されたマトリクス状などの規則的なパターンで形成されている。外部電極８として、一般には、はんだボールが形成されるが、外部電極８は、はんだボール以外の金属ボールやボール形状をとらないランドやバンプであってもよい。
【００２７】
本実施形態の半導体装置１００では、従来の半導体装置と異なり、固着エリア１０ｂの接着剤が塗布されている部分の下方において、複数のビア３０ａ、３１ａ、３２ａ、３３ａ、及び３４ａがパッケージ基板２の膜厚方向（図２での上下方向）に積層されることでパッケージ基板２を貫通するように構成されたスタックドビア構造体９が形成されている。このスタックドビア構造体９は素子搭載面１０から下面１２まで、パッケージ基板２を貫通するように設けられている。スタックドビア構造体９を構成する複数のビアは、パッケージ基板２の上方から見て少なくとも一部が重なっている。なお、ビア３０ａ、３１ａ、３３ａ、３４ａはビア３２に比べて径が小さいマイクロビアであってもよい。ビア３２の径は、例えば１５０μｍ〜５００μｍ程度であり、ビア３０ａ、３１ａ、３３ａ、３４ａの径は、例えば４０μｍ〜１００μｍ程度である。本実施形態では、１つの外部電極８につき１つのスタックドビア構造体９が形成されている。
【００２８】
本実施形態の半導体装置１００において、半導体素子１で発生した熱は、半導体素子１の裏面から放熱板４に伝わり、スタックドビア構造体９を介してパッケージ基板２下面の周辺部に設けられた外部電極８へと速やかに伝達される。各有機樹脂層１５内のビアがスタックドビア構造を取らない場合、パッケージ基板２のビア３０ａ及びランド２０ａに伝達された熱は、ビアと配線を介して縦方向及び横方向に伝達される。これに比べて、本実施形態の半導体装置１００では、パッケージ基板２のビア３０ａ及びランド２０ａに伝達された熱は、スタックドビア構造体９内に縦方向に伝わり、外部電極８から実装基板等へと速やかに伝達される。すなわち、放熱経路が最短化されているので、半導体素子１で発生した熱を速やかに外部へと放散させることができる。
【００２９】
このため、本実施形態の半導体装置１００では、半導体素子１が発熱して放熱部材（放熱板４）の温度が上昇した場合でも、半導体素子１の温度が大幅に上昇するのを回避することができる。また、放熱板４に伝達された熱を速やかに放散させることができるので、放熱板４の熱膨張を従来の半導体装置に比べて小さく抑えることができ、放熱板４とパッケージ基板２との固着部分に大きな応力が加わるのを防ぐことができる。また、パッケージ基板２の変形を緩和し、パッケージ基板２の反り量の増大を回避することができる。
【００３０】
一方、半導体素子１の突起電極は、ランド２０ｂ、ビア３０ｂ、ビア３１ｂ、ランド２２ｂ、ビア３２ｂ、ビア３３ｂ、ランド２４ｂ、ビア３４ｂ、ランド２５ｂを介して外部電極８に電気的に接続されている。
【００３１】
また、本実施形態の半導体装置において、図３に示すように、固着エリア１０ｂの下方領域では、外部電極８に対応して設けられた複数のスタックドビア構造体９が形成されている。互いに隣接するスタックドビア構造体９を構成するビア同士は、配線パターンによって横方向に接続されている。その結果、複数のスタックドビア構造体９と配線パターン５１、５２、５３、５４、５５、５６とで網目のようなパターンを形成している。
【００３２】
このような網目パターンをとることは必須ではないが、このような構成をとることで、半導体素子１からパッケージ基板２への放熱経路がより拡大するので、より効果的に半導体素子１で発生した熱を放散させ、半導体素子１の温度上昇を抑えることができる。そのため、パッケージ基板２での反りの発生も効果的に抑えることができる。
【００３３】
さらに、図３に示す各有機樹脂層１５上の配線パターン同士は、図１（ｂ）に示す通り、パッケージ基板２の上方から見て素子搭載エリア１０ａの周囲を囲むように枠状に形成されていることが好ましい。この構成によれば、パッケージ基板２の外周部の剛性を向上させることができるので、半導体素子１とパッケージ基板２との線膨張係数の差によって発生するパッケージ基板２の反りを効果的に緩和することができる。なお、スタックドビア構造体９自体にもパッケージ基板２の剛性を向上させる効果はある。
【００３４】
また、スタックドビア構造体９とこれに接続される配線パターンの電位は接地電位（ＧＮＤ）又は電源電位であってもよい。このようにすることで、半導体素子１の温度上昇と、半導体素子１とパッケージ基板２の線膨張係数の差によって引き起こされるパッケージ基板２の反り量とを、より効果的に低減することができる。この場合、固着エリア１０ｂ上に表面保護膜４９を形成せず、半導体素子１の裏面に接地端子や電源端子を露出させておくことで、半導体素子１の端子とスタックドビア構造体９とを電気的に接続させることができ、スタックドビア構造体９、放熱板４、放熱ペースト５を介して半導体素子１に接地電位又は電源電位を供給することができる。また、表面保護膜４９を介さず直接スタックドビア構造体９と放熱板４とが接続されることで、直接的にスタックドビア構造体９への放熱経路が確保できるので、半導体素子１の温度上昇を効果的に低減することができる。
【００３５】
−実施形態の第１の変形例−
図４は、本発明の実施形態の第１の変形例に係る半導体装置の図１（ａ）に示すII-II線（半導体装置の中央を通る切断面）における断面図である。また、図５は、第１の変形例に係る半導体装置の図１（ａ）に示すIII-III線における断面図である。
【００３６】
図４に示すように、本変形例に係る半導体装置において、固着エリア１０ｂの下方領域では、スタックドビア構造体９で構成される列が複数列配置され、各ビアに接続された同じ有機樹脂層上の配線パターン同士は互いに接続されている。すなわち、スタックドビア構造体９及び配線パターンで構成される網目パターン（図３参照）が例えば２重又は３重に、パッケージ基板２の上方から見て半導体素子１を囲むように設けられている。なお、図４では、１つの外部電極８に対して複数（２つ）のスタックドビア構造体９が設けられている例を示しているが、外部電極８とスタックドビア構造体９とが１：１で設けられていてもよい。
【００３７】
本変形例に係る半導体装置では、このような構成をとることで、図２に示す実施形態に係る半導体装置よりも放熱性をより一層向上させることができ、半導体素子１及びパッケージ基板２の反り量をより一層低減することができる。このため、半導体装置の信頼性をさらに高めることができる。
【００３８】
また、本変形例に係る半導体装置においては、図５に示すように、コア層６０を除く有機樹脂層１５のうち、固着エリア１０ｂの直下方であって、互いに隣接する２つのスタックドビア構造体９の間に位置する領域には、配線パターンに接続されたビア７０がさらに埋め込まれている。ビア７０は、例えばビア３２ａ、３２ｂに比べて径が小さいマイクロビアである。
【００３９】
この構成によれば、ビア３０ａ、３１ａ、３３ａ、３４ａと配線パターン５１、５２、５３、５４、５５、５６とで構成される網目パターンの網目が、図３に示す網目パターンに比べて小さく、メタルパターンが高密度化されているので、図１（ａ）、（ｂ）に示す実施形態に係る半導体装置よりも放熱性が向上し、半導体素子１及びパッケージ基板２の反り量を低減することができる。従って、より信頼性の高い半導体装置を得ることができる。
【００４０】
−実施形態の第２の変形例−
図６は、実施形態の第２の変形例に係る半導体装置の図１（ａ）に示すII-II線における断面図である。また、図７は、第２の変形例に係る半導体装置の図１（ａ）に示すIII-III線における断面図である。
【００４１】
図６に示すように、実施形態の第２の変形例に係る半導体装置では、固着エリア１０ｂに表面保護膜４９が配置されておらず、パッケージ基板２に形成されたスタックドビア構造体９が放熱板４と直接接触している。この構成により、半導体素子１からのパッケージ基板２側への放熱経路を短縮化することができる。また、スタックドビア構造体９が外部電極８と接続されており、放熱板４から最短経路で実装基板（図示せず）への放熱が可能な、高い信頼性を持つ半導体装置を得ることができる。
【００４２】
表面保護膜４９が固着エリア１０ｂ上に形成されない場合、放熱板４とスタックドビア構造体９とが直接接触することになるので、表面保護膜４９を間に挟む場合に比べて放熱板４からスタックドビア構造体９へと向かう放熱経路での放熱効率を大幅に向上させることができる。
【００４３】
また、図７に示すように、本変形例に係る半導体装置では、固着エリア１０ｂの下方においてビアと配線パターンとで構成される網目構造が形成されている。また、スタックドビア構造体９に接続された複数の外部電極８ａは、互いに接触し、一体化されている。外部電極８ａは、例えばはんだボールで構成されている。
【００４４】
この構成によれば、半導体素子１からパッケージ基板２への放熱経路を拡大できるので、半導体素子１の温度の上昇をさらに効果的に抑えることが可能となる。
【００４５】
−実施形態の第３の変形例−
図８は、スタックドビア構造体において積層されているスルーホール、スルーホールランド、マイクロビア、マイクロビアランドの形状を観念的に示す平面図であり、実施形態に係る半導体装置のスタックドビア構造体を拡大して示す図である。図９は、実施形態の第３の変形例に係るスタックドビア構造体の概略構成を観念的に示す平面図である。
【００４６】
図８に示す例では、有機樹脂層１５に形成されたビアホール４０及びランド２０ａ、２１ａ、２４ａは、平面的に見てコア層６０に形成されたスルーホール５０の内部に収まる径を有している。
【００４７】
これに対し、本変形例に係る半導体装置では、図９に示すように、スタックドビア構造体９を構成するスルーホール５０のランド上に複数のビアホール４０及びこれを埋め込む複数のビア（マイクロビア）が設けられている。
【００４８】
この構成によれば、半導体素子１からのパッケージ基板２側への放熱経路を拡大することができ、半導体素子１の温度上昇をさらに抑えることが出来る。また、スルーホール５０のランド２５ａ上に複数配置されたマイクロビアがスルーホール５０のメタル壁面（金属膜等がめっき等された壁面）に重なるように配置されていれば、半導体素子から実装基板側への放熱経路を短縮化することができ、半導体素子１の温度上昇をさらに抑えることが出来る。
【００４９】
また、図１０は、本変形例に係る半導体装置において、図９とは別のスタックドビア構造体の概略構成を示す平面図である。同図に示すように、マイクロビアのサイズがスルーホール５０とのランド２２ａ、２３ａ上に複数配置されたマイクロビアのサイズを、スルーホール５０の径と同等程度に拡大しても上述と同様の放熱効果を得ることができる。このときマイクロビアの径は例えば８０μｍ〜４５０μｍである。
【００５０】
本変形例の半導体装置によれば、半導体素子１が発熱して放熱部材（放熱板４）の温度が上昇した場合でも、半導体素子１の温度上昇を回避することができる。また、放熱板４に熱膨張が生じ、放熱板４とパッケージ基板２との固着部分に大きな応力が加わった場合でも、変形して反り量が増大することを回避することができる。
【００５１】
このとき、スタックドビア構造体９間のピッチは実用設計上約２０００μｍ以下とするが、２００μｍ以上５００μｍ以下であればさらに望ましい効果が得られる。なお、スタックドビア構造体９のピッチの前述の範囲は図１（ａ）、（ｂ）に示す実施形態及び他の変形例に係る半導体装置にも適用できる。
【００５２】
また、パッケージ基板２において、スタックドビア構造体９を構成するマイクロビアが、ビアホール内の全体をＣｕめっきで充填することによって形成されたものであってもＣｕ粒子同様の効果を得ることができる。
【００５３】
なお、スルーホール５０のランド２５ａ上に複数配置されたマイクロビアのサイズが、スルーホールの径と同等サイズに拡大しても同様の効果を得ることができる。このときマイクロビアの径は８０μｍ〜４５０μｍ程度である。
【００５４】
なお、以上で説明した実施形態及びその変形例は本発明の単なる例示であって各部材の構成材料、サイズ、形状、接続方法等は本発明の趣旨を逸脱しない範囲で適宜変更可能である。また、それぞれの実施形態及びその変形例に用いられた部材等を他の変形例と適宜組み合わせることも可能である。
【００５５】
例えば、図２、４、６では半導体素子１の回路形成面１ａがパッケージ基板２に面するように、半導体素子１がパッケージ基板２上にフリップチップ接続される例を示したが、半導体素子１の回路形成面と裏面とを接続する貫通電極を設けた上でパッケージ基板２上のビア３０ｂ及びランド２０ｂが貫通電極と電気的に接続するように、パッケージ基板２の素子搭載面１０と半導体素子１の裏面とを接続させてもよい。この場合、半導体素子１の回路形成面１ａが放熱板４の被覆部４ａと放熱ペースト５を介して接触する。
【産業上の利用可能性】
【００５６】
以上で説明したように、本発明は、半導体素子を備えた種々の半導体装置に用いられ、当該半導体装置は種々の電子機器に利用することができる。
【符号の説明】
【００５７】
１      半導体素子
１ａ    回路形成面
２      パッケージ基板
３      突起電極
４      放熱板
４ａ    被覆部
４ｂ    固着部
４ｃ    傾斜部
５      放熱ペースト
６      接着剤
７      樹脂
８、８ａ      外部電極
９      スタックドビア構造体
１０      素子搭載面
１０ａ    素子搭載エリア
１０ｂ    固着エリア
１２      下面
１５      有機樹脂層
２０ａ、２０ｂ、２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ、２４ａ、２４ｂ、２２ａ、２２ｂ、２５ｂ      ランド
３０ａ、３０ｂ、３１ａ、３１ｂ、３３ａ、３３ｂ、３４ａ、３４ｂ  ビア
４０      ビアホール
４９      表面保護膜
５０      スルーホール
５１、５２、５３、５４、５５、５６      配線パターン
６０      コア層
７０      ビア
１００      半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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