(57)【要約】      （修正有）【課題】ＤＣ電圧源をＤＣ電圧出力に変換するためのインターリーブパワーコンバータを提供する。【解決手段】インターリーブパワーコンバータは、並列に接続された２つ以上のサブ回路と、各サブ回路のスイッチングデバイスを時間ｔ１のときはスイッチオンし、時間ｔ２のときはスイッチオフするように繰り返し駆動する駆動手段と、コンバータの入力電流を、サンプル点で検出することによって、入力電流値を繰り返し測定する電流検出手段と、コントロール手段とを備える。コントロール手段は、各サンプル点において測定された入力電流値と、先行するサンプル点において測定された入力電流値とを比較し、比較された入力電流値と関連付けられた一方または双方のサブ回路に起因する電流不均衡の測定値を取得する前記比較手段と、電流不均衡を補償する電流平衡手段とを有する。【選択図】図２
2012210145.tif 000002
【特許請求の範囲】
【請求項１】
ＤＣ電圧源をＤＣ電圧出力に変換するためのインターリーブパワーコンバータであって、
誘導素子と、整流素子と、前記ＤＣ電圧源を前記ＤＣ電圧出力に変換するために接続されたコントロール可能なスイッチングデバイスとを有し、並列に接続された２つ以上のサブ回路と、
前記各サブ回路の前記スイッチングデバイスを時間ｔ１のときはスイッチオンし、時間ｔ２のときはスイッチオフするように繰り返し駆動し、前記各スイッチングデバイスの前記時間ｔ１間には位相差が存在する駆動手段と、
前記コンバータの入力電流を、前記スイッチングデバイスの前記時間ｔ１または前記時間ｔ２に関連する所定の時間におけるサンプル点で検出することによって、前記各サブ回路に関連付けられた入力電流値を繰り返し測定する電流検出手段と、
コントロール手段とを備え、
前記コントロール手段は、
前記各サンプル点において測定された前記入力電流値と、先行する前記サンプル点において測定された前記入力電流値とを比較し、前記比較された入力電流値と関連付けられた一方または双方の前記サブ回路に起因する電流不均衡の測定値を取得する比較手段と、
前記比較された入力電流値と関連付けられた一方または双方の前記サブ回路用に、前記時間ｔ１から前記時間ｔ２までの時間間隔Ｔｏｎを調整し、前記電流不均衡を補償する電流平衡手段とを有することを特徴とするインターリーブパワーコンバータ。
【請求項２】
前記サブ回路の数はｎ個であり、前記スイッチングデバイス間の前記位相差は、３６０／ｎ度である請求項１に記載のインターリーブパワーコンバータ。
【請求項３】
前記サブ回路の数は２個であり、前記スイッチングデバイス間の前記位相差は、１８０度である請求項１に記載のインターリーブパワーコンバータ。
【請求項４】
前記電流平衡手段は、直近に検出された前記入力電流値に関連付けられた前記サブ回路用に、前記時間ｔ１から前記時間ｔ２までの前記時間間隔Ｔｏｎを調整し、前記電流不均衡を補償するよう構成されている請求項１ないし３のいずれかに記載のインターリーブパワーコンバータ。
【請求項５】
前記電流検出手段は、前記スイッチングデバイスの前記時間ｔ１後のサンプル点において、前記コンバータの前記入力電流を検出することによって、前記各サブ回路に関連付けられた前記入力電流値を繰り返し測定するよう構成されている請求項１ないし４のいずれかに記載のインターリーブパワーコンバータ。
【請求項６】
前記電流検出手段は、前記スイッチングデバイスの前記時間ｔ２後のサンプル点において、前記コンバータの前記入力電流を検出し、前記各サブ回路に関連付けられた前記入力電流値を繰り返し測定するよう構成されている請求項１ないし５のいずれかに記載のインターリーブパワーコンバータ。
【請求項７】
前記サンプル点は、前記入力電流の波形の上昇傾斜と一致するよう算出されている請求項１ないし６のいずれかに記載のインターリーブパワーコンバータ。
【請求項８】
前記各サブ位相用の前記サンプル点は、対応する前記サブ回路の前記スイッチングデバイス用に、前記時間ｔ２後の前記入力電流の第１の上昇傾斜と一致するよう算出されている請求項１ないし７のいずれかに記載のインターリーブパワーコンバータ。
【請求項９】
前記サンプル点は、前記入力電流の前記波形の前記上昇傾斜の略中間部に位置するよう算出されている請求項７または８に記載のインターリーブパワーコンバータ。
【請求項１０】
前記サブ回路の数は２個であり、５０％以下のデューティサイクルでの駆動用の前記各サブ回路に関連付けられた前記サンプル点は、前記サブ回路の直近の前記時間Ｔ１の後であって、Ｔｏｎ／２＋Ｔ／２に等しい請求項１ないし９のいずれかに記載のインターリーブパワーコンバータ。
【請求項１１】
前記サンプル点は、前記入力電流の波形の下降傾斜と一致するよう算出されている請求項１ないし６のいずれかに記載のインターリーブパワーコンバータ。
【請求項１２】
前記サブ回路の数は２個であり、５０％より大きなデューティサイクルでの駆動用の前記各サブ回路に関連付けられた前記サンプル点は、前記サブ回路の直近の前記時間Ｔ１の後であって、Ｔｏｎ／２−Ｔ／４と等しい請求項１ないし１１のいずれかに記載のインターリーブパワーコンバータ。
【請求項１３】
前記コントロール手段は、前記各サブ回路の前記時間Ｔ１から前記時間Ｔ２までの前記間隔Ｔｏｎを調整し、前記インターリーブパワーコンバータの前記入力電流を参照電流に追随させる電流追随手段をさらに有している請求項１ないし１２のいずれかに記載のインターリーブパワーコンバータ。
【請求項１４】
前記コントロール手段は、ＰＩＤ（Proportional Integral Differential）コントローラを有する請求項１ないし１３のいずれかに記載のインターリーブパワーコンバータ。
【請求項１５】
微分項は、電流不均衡調整のために用いられる請求項１ないし１４のいずれかに記載のインターリーブパワーコンバータ。
【請求項１６】
比例項および／または積分項は、前記インターリーブパワーコンバータを参照電流に追随させるために用いられる請求項１ないし１５のいずれかに記載のインターリーブパワーコンバータ。
【請求項１７】
インターリーブパワーコンバータ用のコントローラであって、
前記インターリーブパワーコンバータは、
誘導素子と、整流素子と、前記ＤＣ電圧源を前記ＤＣ電圧出力に変換するために接続されたコントロール可能なスイッチングデバイスとを有し、並列に接続された２つ以上のサブ回路と、
前記各サブ回路の前記スイッチングデバイスを時間ｔ１のときはスイッチオンし、時間ｔ２のときはスイッチオフするように繰り返し駆動し、前記各スイッチングデバイスの前記時間ｔ１間には位相差が存在する駆動手段とを有し、
前記コントローラは、
前記スイッチングデバイスの前記時間ｔ１または前記時間ｔ２に関連する所定の時間におけるサンプル点での前記各サブ回路に関連付けられた入力電流値を表す信号を受信する受信手段と、
前記各サンプル点において測定された前記入力電流値と、先行する前記サンプル点において測定された前記入力電流値とを比較し、前記比較された入力電流値と関連付けられた一方または双方の前記サブ回路に起因する電流不均衡の測定値を取得する比較手段と、
前記比較された入力電流値と関連付けられた一方または双方の前記サブ回路用に、前記時間ｔ１から前記時間ｔ２までの時間間隔Ｔｏｎを決定し、前記電流不均衡を補償する電流平衡手段とを備えることを特徴とするコントローラ。
【請求項１８】
ＤＣ電圧源をＤＣ電圧出力に変換するための複相インターリーブパワーコンバータであって、
誘導素子と、整流素子と、前記ＤＣ電圧源を前記ＤＣ電圧出力に変換するために接続されたコントロール可能なスイッチングデバイスとを有し、並列に接続された２つ以上のサブ回路と、
前記各サブ回路の前記スイッチングデバイスを時間ｔ１のときはスイッチオンし、時間ｔ２のときはスイッチオフするように繰り返し駆動し、前記各スイッチングデバイスの前記時間ｔ１間には位相差が存在する駆動手段と、
前記コンバータの入力電流を、前記スイッチングデバイスの前記時間ｔ１または前記時間ｔ２に関連する所定の時間におけるサンプル点で検出することによって、各位相に関連付けられた入力電流値を繰り返し測定する電流検出手段と、
コントロール手段とを備え、
前記コントロール手段は、
前記各位相において測定された前記入力電流値と、先行する前記位相において測定された前記入力電流値とを比較し、前記各位相間の電流不均衡の測定値を取得する比較手段と、
前記比較された入力電流値と関連付けられた一方または双方の前記サブ回路用に、前記時間ｔ１から前記時間ｔ２までの時間間隔Ｔｏｎを調整し、前記電流不均衡を補償する電流平衡手段とを有することを特徴とする複相インターリーブパワーコンバータ。
【請求項１９】
複相インターリーブパワーコンバータ用のコントローラであって、
前記複相インターリーブパワーコンバータは、
誘導素子と、整流素子と、前記ＤＣ電圧源を前記ＤＣ電圧出力に変換するために接続されたコントロール可能なスイッチングデバイスとを有し、並列に接続された２つ以上のサブ回路と、
前記各サブ回路の前記スイッチングデバイスを時間ｔ１のときはスイッチオンし、時間ｔ２のときはスイッチオフするように繰り返し駆動し、前記各スイッチングデバイスの前記時間ｔ１間には位相差が存在する駆動手段とを有し、
前記コントローラは、
前記スイッチングデバイスの前記時間ｔ１または前記時間ｔ２に関連する所定の時間におけるサンプル点での各位相に関連付けられた入力電流値を表す信号を受信する受信手段と、
前記各位相において測定された前記入力電流値と、先行する前記位相において測定された前記入力電流値とを比較し、前記各位相間の電流不均衡の測定値を取得する比較手段と、
前記比較された入力電流値と関連付けられた一方または双方の前記サブ回路用に、前記時間ｔ１から前記時間ｔ２までの時間間隔Ｔｏｎを調整し、前記電流不均衡を補償する電流平衡手段とを備えることを特徴とするコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターリーブパワーコンバータ用コントローラ、および該コントローラを含むインターリーブパワーコンバータに関する。
【背景技術】
【０００２】
単相昇圧コンバータは、ＤＣ入力電圧と、スイッチの間に接続されるインダクタを備える。このスイッチは、インダクタと入力電圧、またはインダクタと出力電圧とを、二者択一的に接続し、特定のデューティサイクルによって駆動される。この回路（単相昇圧コンバータ）は、常に入力電圧以上の出力電圧を提供するものである。降圧コンバータは、常に入力電圧が出力電圧以上となるような、逆の動作を行う同じような回路を備える。
【０００３】
昇圧コンバータに用いられるインダクタは、連続的に充電および放電するので、結果としてインダクタ電流は、リップル電流と呼ばれるＡＣ成分を有する。一般的に、そのようなリップル電流は、素子（component）性能を低下させ、回路中で不要な効果を生じさせることから、好ましくない。
【０００４】
リップル電流を減少させるための既知の方法の１つは、２つもしくはそれ以上のコンバータ回路（サブ回路）を並列で駆動させ、さらに、各サブ回路が、それぞれ、各サブ回路内のスイッチを駆動させる際、各サブ回路のスイッチ駆動間に、相互に位相シフト（すなわち、位相差）を存在させることである。２つのスイッチ駆動間における位相差は、一方のサブ回路のリップル電流を、他方のサブ回路のリップル電流が打ち消すという結果をもたらす。これにより、コンバータの入力と出力の双方におけるリップル電流を減少させることができる。
【０００５】
このような回路は、インターリーブ昇圧コンバータとしてよく知られている。力率改善（ＰＦＣ：Power-Factor Correction）に用いられる２相インターリーブ昇圧コンバータの第１の例を、図１に示す。
【０００６】
２相インターリーブ昇圧コンバータの第２の例を、図２に示す。図２に示すコンバータは、３ステート(3-state)スイッチングセルとして知られている。図２のコンバータは、各サブ回路からのインダクタが、変圧器の形で、磁気的に互いに接続され、蓄電用のインダクタが、入力電圧と変圧器との間に接続されていることを除き、図１のコンバータと同様の構成である。
【０００７】
図１および図２の回路は、基本的に同じ変圧機能を有し、基本的に同じデューティサイクルによって連続的に駆動する。
【０００８】
図２のコンバータは、図1のコンバータと比較して、回路内の個別の素子に流れるリップル電流を減少させることができる。さらに加えて、図２の回路は、従来のパワーコンバータ回路と比較して、スイッチ内でのピーク電流が低くなる。そのため、スイッチング損失を減少させることができる。
【０００９】
よく知られているように、Ｆｒｅｅｓｃａｌｅ  ａｐｐｌｉｃａｔｉｏｎ  ｎｏｔｅ  Ａｎ３８４３：Ｓｉｎｇｌｅ  Ｐｈａｓｅ  Ｔｗｏ−Ｃｈａｎｎｅｌ  Ｉｎｔｅｒｌｅａｃｅｄ  ＰＦＣ  ｃｏｎｖｅｒｔｅｒ  Ｕｓｉｎｇ  ＭＣ５６Ｆ８，０００６  Ｒｅｖ  ０，  ０４／２００９に記載されているような単相昇圧コンバータのコントロールは、通常、３つの検出(sensed)信号が必要である。すなわち、３つの検出信号とは、コンバータの出力電圧Ｖｏｕｔ、ＤＣ入力電圧Ｖｉｎ（便宜上、ブリッジ整流器のＤＣ出力を、この目的のための入力電圧としてもよい）、および入力電流Ｉ（便宜上、ブリッジ整流器への共通の戻りライン内に流れる電流を、この目的のために検出してもよい）である。これらの検出値が、コントローラによって処理され、所望の出力を得るための駆動状態変更に用いられる。
【００１０】
多数の位相がインターリーブされると、異なるサブ回路の素子間における性能ばらつきによって、各位相間の電流不均衡(current imbalance)が発生する。電流不均衡を調整（補正）することは、特に、電流不均衡が変圧器飽和、およびＲＭＳ電流増加、信頼性減少の原因となる図２に示すタイプのコンバータにとって好ましい。
【００１１】
しかしながら、各位相用の電流（すなわち、各サブ回路のスイッチに流れる電流）を入力電流から決定することはできない。このため、電流を決定し、電流不均衡を調整するために、既知のインターリーブパワーコンバータは、各スイッチ内の電流を直接検出している。例えば、上述のＦｒｅｅｓｃａｌｅ  Ｒｅｆｅｒｅｎｃｅの例を参照されたい。各位相用に検出された電流を、共通の閾値、または２つの異なった閾値と比較することによって、コントローラは、電流不均衡を認識し、調整することができるようになる。
【００１２】
しかしながら、このような２相インターリーブ昇圧コンバータでは、単相コンバータと比較して、追加の電流検出が必要となる。そのため、追加のコストが発生し、コントローラの複雑性が増加してしまう。
【発明の概要】
【課題を解決するための手段】
【００１３】
本発明の一態様においては、ＤＣ電圧源をＤＣ電圧出力に変換するためのインターリーブパワーコンバータが提供される。本発明のインターリーブパワーコンバータは、
誘導素子と、整流素子と、前記ＤＣ電圧源を前記ＤＣ電圧出力に変換するために接続されたコントロール可能なスイッチングデバイスとを有し、並列に接続された２つ以上のサブ回路と、
前記各サブ回路の前記スイッチングデバイスを時間ｔ１のときはスイッチオンし、時間ｔ２のときはスイッチオフするように繰り返し駆動し、前記各スイッチングデバイスの前記時間ｔ１間には位相差が存在する駆動手段と、
前記コンバータの入力電流を、前記スイッチングデバイスの前記時間ｔ１または前記時間ｔ２に関連する所定の時間におけるサンプル点で検出することによって、前記各サブ回路に関連付けられた入力電流値を繰り返し測定する電流検出手段と、
コントロール手段とを備え、
前記コントロール手段は、
前記各サンプル点において測定された前記入力電流値と、先行する前記サンプル点において測定された前記入力電流値とを比較し、前記比較された入力電流値と関連付けられた一方または双方の前記サブ回路に起因する電流不均衡の測定値を取得する比較手段と、
前記比較された入力電流値と関連付けられた一方または双方の前記サブ回路用に、前記時間ｔ１から前記時間ｔ２までの時間間隔Ｔｏｎを調整し、前記電流不均衡を補償する電流平衡手段とを有することを特徴とする。
【００１４】
インターリーブパワーコンバータ内の電流不均衡の主原因は、駆動器（driver）の素子およびスイッチの性能の違いによる、位相間のタイミング不均衡である。この電流不均衡は、スイッチングデバイスの駆動時間を適切に調整することによって修正（補償）可能であるということに鑑み、本発明は成された。電流不均衡の主原因は、位相間のタイミング不均衡であるが、本発明のコントロール手段は、同時に、各サブ回路間の抵抗値やインダクタンス値のばらつきに起因する電流不均衡を減少させることができる。
【００１５】
このような方法によって電流不均衡を修正することによって、本発明は、電流不均衡を検出、補償するために各スイッチ内の電流を直接検出する従来技術と比較して、コスト、サイズ、およびコントローラ用のプロセッサ要求を減少させることができる。
【００１６】
本発明のインターリーブコンバータが２つのサブ回路を有する場合には、スイッチングデバイス間の位相差は、１８０度であることが好ましい。
【００１７】
本発明のインターリーブコンバータが３つのサブ回路を有する場合には、スイッチングデバイス間の位相差は、１２０度であることが好ましい。
【００１８】
本発明のインターリーブコンバータがｎ個のサブ回路を有する場合には、スイッチングデバイス間の位相差は、３６０／ｎであることが好ましい。
【００１９】
したがって、各サブ回路のスイッチングデバイスは、略一定間隔でスイッチされる。
【００２０】
前記電流平衡手段は、直近に検出された前記入力電流値に関連付けられた前記サブ回路用に、前記時間ｔ１から前記時間ｔ２までの前記時間間隔Ｔｏｎを調整し、前記電流不均衡を補償するよう構成されていることが好ましい。
【００２１】
前記電流検出手段は、前記スイッチングデバイスの前記時間ｔ１後のサンプル点において、前記コンバータの前記入力電流を検出することによって、前記各サブ回路に関連付けられた前記入力電流値を繰り返し測定するよう構成されていることが好ましく、前記スイッチングデバイスの前記時間ｔ２後のサンプル点において、前記コンバータの前記入力電流を測定するよう構成されていることがより好ましい。
【００２２】
前記サンプル点は、前記入力電流の波形の上昇傾斜（rising slope）と一致するよう算出されていることが好ましい。前記サンプル点は、前記入力電流の波形の上昇傾斜の略中間部に位置するよう算出されていることが好ましい。
【００２３】
特に、前記各サブ回路（位相）用の前記サンプル点は、対応する前記サブ回路（位相）用に、前記スイッチングデバイスの前記時間ｔ２後の前記入力電流の第１の上昇傾斜と一致するよう算出されていることが好ましい。
【００２４】
５０％以下のデューィテサイクルで駆動する２相インターリーブコンバータ用には、前記各サブ回路に関連付けられた前記サンプル点は、前記サブ回路の直近の前記時間Ｔ１の後であって、Ｔｏｎ／２＋Ｔ／２に等しいことが好ましい。
【００２５】
５０％より大きなデューティサイクルで駆動する２相インターリーブコンバータ用には、前記各サブ回路に関連付けられた前記サンプル点は、前記サブ回路の直近の前記時間Ｔ１の後であって、（Ｔｏｎ−Ｔ／２）／２と等しいことが好ましい。
【００２６】
前記コントロール手段は、前記各サブ回路の前記時間Ｔ１から前記時間Ｔ２までの前記間隔Ｔｏｎを調整し、前記インターリーブパワーコンバータの前記入力電流を参照電流に追随させる電流追随手段をさらに有していてもよい。
【００２７】
前記コントロール手段は、ＰＩＤ（Proportional Integral Differential）コントローラを有することが好ましい。この場合、微分項（differential term）は、電流不均衡調整のために用いられてもよい。比例項または／および積分項は、前記コンバータを参照電流に追随させるために用いられてもよい。
【００２８】
前記コントロール手段は、マイクロプロセッサ上に実装されていてもよい。前記駆動手段も同様に、マイクロプロセッサ上、または２つの別個のマイクロプロセッサ上に実装されていてもよい。前記コントロール手段と前記駆動手段は、単一のマイクロプロセッサ上に実装されていてもよい。
【００２９】
本発明の別の態様においては、インターリーブパワーコンバータ用のコントローラが提供される。
前記インターリーブパワーコンバータは、
誘導素子と、整流素子と、前記ＤＣ電圧源を前記ＤＣ電圧出力に変換するために接続されたコントロール可能なスイッチングデバイスとを有し、並列に接続された２つ以上のサブ回路と、
前記各サブ回路の前記スイッチングデバイスを時間ｔ１のときはスイッチオンし、時間ｔ２のときはスイッチオフするように繰り返し駆動し、前記各スイッチングデバイスの前記時間ｔ１間には位相差が存在する駆動手段と、
前記コントローラは、
前記スイッチングデバイスの前記時間ｔ１または前記時間ｔ２に関連する所定の時間におけるサンプル点での前記各サブ回路に関連付けられた入力電流値を表す信号を受信する受信手段と、
前記各サンプル点において測定された前記入力電流値と、先行する前記サンプル点において測定された前記入力電流値とを比較し、前記比較された入力電流値と関連付けられた一方または双方の前記サブ回路に起因する電流不均衡の測定値を取得する比較手段と、
前記比較された入力電流値と関連付けられた一方または双方の前記サブ回路用に、前記時間ｔ１から前記時間ｔ２までの時間間隔Ｔｏｎを決定し、前記電流不均衡を補償する電流平衡手段とを備えることを特徴とする。
【００３０】
本発明の別の態様においては、ＤＣ電圧源をＤＣ電圧出力に変換するための複相インターリーブパワーコンバータが提供される。本発明の複相インターリーブパワーコンバータは、
誘導素子と、整流素子と、前記ＤＣ電圧源を前記ＤＣ電圧出力に変換するために接続されたコントロール可能なスイッチングデバイスとを有し、並列に接続された２つ以上のサブ回路と、
前記各サブ回路の前記スイッチングデバイスを時間ｔ１のときはスイッチオンし、時間ｔ２のときはスイッチオフするように繰り返し駆動し、前記各スイッチングデバイスの前記時間ｔ１間には位相差が存在する駆動手段と、
前記コンバータの入力電流を、前記スイッチングデバイスの前記時間ｔ１または前記時間ｔ２に関連する所定の時間におけるサンプル点で検出することによって、各位相に関連付けられた入力電流値を繰り返し測定する電流検出手段と、
コントロール手段とを備え、
前記コントロール手段は、
前記各位相において測定された前記入力電流値と、先行する前記位相において測定された前記入力電流値とを比較し、前記各位相間の電流不均衡の測定値を取得する比較手段と、
前記比較された入力電流値と関連付けられた一方または双方の前記サブ回路用に、前記時間ｔ１から前記時間ｔ２までの時間間隔Ｔｏｎを調整し、前記電流不均衡を補償する電流平衡手段とを有することを特徴とする。
【００３１】
本発明の別の態様においては、複相インターリーブパワーコンバータ用のコントローラが提供される。
前記複相インターリーブパワーコンバータは、
誘導素子と、整流素子と、前記ＤＣ電圧源を前記ＤＣ電圧出力に変換するために接続されたコントロール可能なスイッチングデバイスとを有し、並列に接続された２つ以上のサブ回路と、
前記各サブ回路の前記スイッチングデバイスを時間ｔ１のときはスイッチオンし、時間ｔ２のときはスイッチオフするように繰り返し駆動し、前記各スイッチングデバイスの前記時間ｔ１間には位相差が存在する駆動手段と、
前記コントローラは、
前記スイッチングデバイスの前記時間ｔ１または前記時間ｔ２に関連する所定の時間におけるサンプル点での各位相に関連付けられた入力電流値を表す信号を受信する受信手段と、
前記各位相において測定された前記入力電流値と、先行する前記位相において測定された前記入力電流値とを比較し、前記各位相間の電流不均衡の測定値を取得する比較手段と、
前記比較された入力電流値と関連付けられた一方または双方の前記サブ回路用に、前記時間ｔ１から前記時間ｔ２までの時間間隔Ｔｏｎを調整し、前記電流不均衡を補償する電流平衡手段とを備えることを特徴とする。
【００３２】
本発明の第１の態様に関連して述べられた、好ましいオプショナルな特徴は、上述の本発明のその他の態様に対しても適用される。その他の好ましい、および／またはオプショナルな特徴は、独立請求項内で定義されていてもよい。
【００３３】
前記コントロール手段、前記電流検出手段、前記比較手段、前記電流平衡手段、前記電流追随手段、および前記駆動手段は、それぞれ、コントロール手段と、電流検出モジュールと、比較モジュールと、電流平衡モジュールと、電流追随モジュールと、駆動モジュールを構成してもよい。
【００３４】
以下、本発明の好適な実施形態について、添付図面を参照しつつ説明する。
【図面の簡単な説明】
【００３５】
【図１】図１は、２相インターリーブ昇圧コンバータの第１の例である。
【００３６】
【図２】図２は、２相インターリーブ昇圧コンバータの第２の例である。
【００３７】
【図３ａ】図３ａは、３３％のデューティサイクルで駆動する図２のコンバータ用の電流波形を表す図である。
【図３ｂ】図３ｂは、６６％のデューティサイクルで駆動する図２のコンバータ用の電流波形を表す図である。
【００３８】
【図４】図４は、３３％のデューティサイクルで駆動する図２のコンバータ用の電流波形と、延長駆動タイムを有するスイッチＭ２の効果を表す図である。
【００３９】
【図５ａ】図５ａは、図２のコンバータ用の電流波形と、適切なサンプル点を表す図である。
【図５ｂ】図５ｂは、図２のコンバータ用の電流波形と、適切なサンプル点を表す図である。
【００４０】
【図６】図６は、本発明の実施例における、図２に示すインターリーブ昇圧コンバータに用いられるＰＩＤ（Ｐｒｏｐｏｒｔｉｏｎａｌ  Ｉｎｔｅｇｒａｌ  Ｄｅｒｉｖａｔｉｖｅ）コントローラを表す図である。
【００４１】
【図７】図７は、図６のコントローラのＴａｓｋ１を表す図である。
【図８】図８は、図６のコントローラのＴａｓｋ２を表す図である。
【図９】図９は、図６のコントローラのＴａｓｋ３を表す図である。
【００４２】
【図１０】図１０は、６６％（５０％より大きな）デューティサイクルで駆動する図１のコンバータの電流波形を表す図である。
【００４３】
【図１１ａ】図１１ａは、３３％より小さなデューティサイクルで駆動する３相インターリーブコンバータの波形を表す図である。
【図１１ｂ】図１１ｂは、３３−６６％のデューティサイクルで駆動する３相インターリーブコンバータの波形を表す図である。
【図１１ｃ】図１１ｃは、６６％より大きなデューティサイクルで駆動する３相インターリーブコンバータの波形を表す図である。
【００４４】
【図１２】図１２は、プロトタイプコントローラの駆動波形を示す図である。
【図１３】図１３は、プロトタイプコントローラの駆動波形を示す図である。
【図１４】図１４は、プロトタイプコントローラの駆動波形を示す図である。
【発明を実施するための形態】
【００４５】
異なる実施形態および異なる図に共通する要素は、同じ番号が付されている。
【００４６】
本発明の１つの実施形態は、図２に示す２相インターリーブ昇圧コンバータ２０を参照して詳述される。
【００４７】
図２のコンバータ２０は、入力端子２１、２２と、出力端子２３、２４とを備える。入力端子２１、２２は、４つのダイオードブリッジ整流回路２５の２つのノードｎ１、ｎ２に接続されている。整流回路２５は、ＤＣ入力電圧Ｖｉｎをノードｎ３、ｎ４に提供するため、入力端子２１、２２に供給されるＡＣ入力電圧を整流する。共通の戻りライン２６は、整流回路２５のノードｎ４と出力端子２４との間を接続している。
【００４８】
整流回路２５のノードｎ３は、インダクタＬ１に接続されている。次に、インダクタＬ１は、変圧器Ｔ１の磁気的に結合している２つの素子に、接続されている。
【００４９】
次に、変圧器Ｔ１の各誘導素子は、それぞれ、ダイオードＤ１、Ｄ２の陽極（anode）に接続されている。ダイオードＤ１、Ｄ２の双方の陰極（cathode）は、出力端子２３に接続されている。したがって、２つの電流経路が、整流回路２５のノードｎ３と、出力端子２３との間に形成されている。一方の電流経路は、第１のインダクタＬ１と、変圧器Ｔ１の第１の誘導素子と、第１のダイオードＤ１を介して、出力端子２３に至る。他方の電流経路は、第１のインダクタＬ１と、変圧器Ｔ１の第２の誘導素子と、第２のダイオードＤ２を介して、出力端子２３に至る。
【００５０】
変圧器Ｔ１の誘導素子は、フェライト磁心によって、磁気的に結合されている。フェライト磁心は、図２中の平行に２つ並んだラインによって概略的に描写されている。
【００５１】
この回路は、ＭＯＳＦＥＴスイッチＭ１、Ｍ２を更に備えている。各スイッチＭ１、Ｍ２のドレイン端子は、それぞれ、変圧器Ｔ１の各誘導素子と、ダイオードＤ１、Ｄ２との間の接点に接続されている。各スイッチＭ１、Ｍ２のソース端子は、共通の戻りライン２６に接続されている。デジタルパルス幅変調器ｄＰＷＭ１、ｄＰＷＭ２（図２において図示せず）は、各スイッチＭ１、Ｍ２のゲート端子に接続されており、パルス幅変調コントロール信号ＰＷＭ１、ＰＷＭ２を、それぞれ、スイッチＭ１、Ｍ２に伝達する。これらのコントロール信号ＰＷＭ１、ＰＷＭ２は、スイッチＭ１、Ｍ２にＯＮ／Ｃｌｏｓｅｄか、ＯＦＦ／Ｏｐｅｎするかを指示する。換言すれば、ＰＷＭ１がｈｉｇｈのとき、スイッチＭ１は、ＯＮになり、ＰＷＭ１がｌｏｗのとき、スイッチＭ１は、ＯＦＦになる。同様に、ＰＷＭ２がｈｉｇｈのとき、スイッチＭ２は、ＯＮになり、ＰＷＭ２がｌｏｗのとき、スイッチＭ２は、ＯＦＦになる。したがって、スイッチＭ１、Ｍ２のデューティサイクル、および各スイッチの相対位相差は、デジタルパルス幅変調器ｄＰＷＭ１、ｄＰＷＭ２によってコントロールされる。デジタルパルス幅変調器ｄＰＷＭ１、ｄＰＷＭ２は、それぞれ、図６に示すコントロールモジュール（コントローラ）６０によってコントロールされる。コントロールモジュール６０は、コンバータの入力電流を参照電流Ｉｒｅｆに追随させるために、各スイッチＭ１、Ｍ２に要求されるデューティサイクルまたは駆動時間（on-time）を決定し、電流平衡を達成する。コントロールモジュール６０の詳細は、後述する。
【００５２】
コンデンサＣｏは、出力端子２３、２４の間に接続されており、当該分野において既知の方法により出力をフィルタリングする。当該分野において知られている、その他の出力のフィルタリング方法を、本発明の実施形態に組み入れてもよい。
【００５３】
インダクタＬ１、変圧器Ｔ１の第１の誘導素子、ダイオードＤ１、およびスイッチＭ１は、第１のパワー変換サブ回路を構成している。インダクタＬ１、変圧器Ｔ１の第２の誘導素子、ダイオードＤ２、およびスイッチＭ２は、第２のパワー変換サブ回路を構成している。
【００５４】
図２に示す回路の１例では、整流回路２５内のダイオードは、それぞれ、８Ａ、６００Ｖの値を有している。インダクタＬ１は、１５０μＨのインダクタンスを有している。変圧器Ｔ１の結合された誘導素子は、１：１の巻線比と、８００μＨのインダクタンスを有している。ダイオードＤ１、Ｄ２は、それぞれ、４Ａ、６００Ｖの値を有している。フィルターコンデンサＣｏは、２７０μＦの静電容量を有している。この回路は、入力電力９０Ｖａｃ、４５０Ｗで駆動する。コンバータ間の相対位相差は、略１８０度である。
【００５５】
図３ａは、３３％デューティサイクルで駆動する図２の回路の動作を表す電流波形の理論値である。この場合、一定の参照波形Ｉｒｅｆを仮定している。
【００５６】
ＰＷＭ１およびＰＷＭ２とラベルされた線は、それぞれ、デジタルコントロール信号ＰＷＭ１およびＰＷＭ２を表す。信号ＰＭＷ１および信号ＰＭＷ２のレベルは、スイッチＭ１、Ｍ２の動作を指定する。図３ａにおいて、Ｉ（Ｍ２）とラベルされた線は、スイッチＭ２に流れる電流を表す。すなわち、コンバータの位相２間の電流である。ＰＷＭ２がｈｉｇｈの時、スイッチＭ２はＯＮとなる。スイッチＭ２の駆動時間の間、電流は、第１の値から第２の値へ、略一定の割合で増加する。スイッチＭ１の電流波形（図示せず）、すなわち、コンバータの位相１間の電流は、略１８０度シフトしたスイッチＭ２の電流と略同等であり、スイッチＭ１の駆動時間が、ＰＭＷ１のｈｉｇｈとなっている期間に一致するようになっている。
【００５７】
Ｉ（ｉｎｐｕｔ）とラベルされた線は、結果として得られるコンバータの入力電流Ｉを表す。すなわち、整流回路２５のノードｎ４を流れる電流である。３３％（もしくは５０％より小さい）デューティサイクル、１８０度の位相オフセット、およびスイッチＭ１、Ｍ２のいずれか一方のみが任意の時間でＯＮされている状態である。スイッチＭ１、Ｍ２の一方がＯＮのとき、入力電流は、１：１変圧器の作用によって、スイッチＭ１またはスイッチＭ２に流れる電流の略２倍となっている。双方のスイッチがオフとなっている期間に、入力電流は、第２の値から第１の値へ、略一定の割合で低下する。したがって、入力電流は、ノコギリ歯状の波形となる。
【００５８】
図３ａは、３３％デューティサイクルで駆動する回路の電流波形を表している。しかしながら、スイッチの電流および入力電流を表す線は、デューティ比５０％以下（デューティサイクル＜＝５０％）の任意のデューティサイクルのとき、同じような形状となるであろう。
【００５９】
図３ｂは、６６％デューティサイクルで駆動する図２の回路に対応する電流波形の理論値を表す。ここでも同様に、一定の参照波形Ｉｒｅｆを仮定している。６６％デューティサイクル、または５０％より大きな任意のデューティサイクル、１８０度の位相差、スイッチＭ１、Ｍ２のいずれか一方が、常にＯＮ状態である。
【００６０】
図３ｂのＩ（Ｍ２）とラベルされた線から、スイッチＭ２の駆動時間における波形は、３つの領域を有することがわかる。中央の領域は、ＰＭＷ２のみがｈｉｇｈとなっているサイクル区間に対応する。外側の２つの領域は、ＰＭＷ１およびＰＷＭ２の双方がｈｉｇｈとなっているサイクル区間に対応する。第１の領域（中央の領域の左側の領域）において、電流は、第１の値から第２の値へ、略一定の割合で増加する。第２の領域（中央の領域）において、電流は、第１の値へ、一定の割合で減少する（戻る）。第３の領域（中央の領域の右側の領域）において、電流は、第２の値へ、第１の領域と同じ割合で増加する（戻る）。スイッチＭ１の電流波形（図示せず）は、略１８０度シフトしたスイッチＭ２の電流と略同等であり、スイッチＭ１の駆動時間が、ＰＭＷ１のｈｉｇｈとなっている期間に一致するようになっている。スイッチＭ１、Ｍ２の駆動時間は、１８０度の相対位相差を有しているので、電流波形の第１の領域は、もう一方のスイッチの電流波形の第３の領域と一致した形状となる。そのため、双方のスイッチの電流波形は、第１、第３の領域において、略等しいものとなる。
【００６１】
スイッチＭ１、Ｍ２の一方のみがＯＮとなっている区間、入力電流Ｉ（ｉｎｐｕｔ）は、１：１変圧器の作用によって、スイッチＭ１またはスイッチＭ２に流れている電流の２倍となっている。双方のスイッチがＯＮとなっている区間では、入力電流は、２つのスイッチＭ１、Ｍ２に流れる電流と略等しい。したがって、入力電流は、ノコギリ歯状の波形となる。
【００６２】
図３ｂは、６６％デューティサイクルで駆動する回路の電流波形を表している。しかしながら、電流および入力電流を表す線は、５０％より大きい（デューティサイクル＞５０％）任意のデューティサイクルのとき、同じような形状となるであろう。
【００６３】
図３ａおよび図３ｂに示すように、理論的な（理想的な）回路では、スイッチＭ１、Ｍ２にそれぞれ流れる電流は、コントーラの出力の共通の動作点(operating point)において、等しくなる。しかしながら、実際には、異なるドライバ（駆動）素子やスイッチ性能によって、タイミング差が発生し、電流不均衡の原因となる。さらに加えて、実際の回路では、必然的に各サブ回路間で、インダクタおよびスイッチングデバイスの抵抗値にばらつきが存在する。図２に示すタイプの回路においては、各位相差間における結合変圧器の結合係数および抵抗値のばらつきも、電流不均衡の原因となる。
【００６４】
タイミングばらつきは、両タイプのサブ回路における電流不均衡の主原因である。この点で、実際の電圧不均衡は、下記式（１）の電流不均衡にしたがって、オフセットされなければならない。
Ｖｄｉｆｆｅｒｅｎｃｅ＝Ｉｄｉｆｆｅｒｅｎｃｅ＊Ｒ    （１）
ここで、Ｖｄｉｆｆｅｒｅｎｃｅは、各位相間のタイミング差によって、誘導素子に供給される電圧不均衡である。Ｉｄｉｆｆｅｒｅｎｃｅは、各位相間の電流差に対応する。Ｒは、各位相における、インダクタおよびスイッチの抵抗値である。典型的には、Ｒは小さく、数１０ｎｓ（コンダクタンス）程度である。すなわち、相対的に小さなタイミング不均衡のためには、大きな電流調整が要求されることを意味する。
【００６５】
図４は、３３％（もしくは５０％より小さな）デューティサイクルで駆動する図２のタイプのコンバータ用の、延長駆動時間を有するスイッチＭ２の効果を示している。理論的な（定常状態の）電流の輪郭（profile）が、実線で表されている。位相２における延長駆動時間の効果が、点線で表されている。図４に示すように、入力電流は、位相２の駆動時間の間、増加する。しかし、入力電流は、位相１の駆動時間の間、定常状態よりも一定値高い状態を保つ。時間経過につれて、著しい電流不均衡が発生することになる。
【００６６】
発明者は、位相間における電流不均衡は、各サブ回路内のスイッチングデバイスの駆動時間を変更することによって訂正可能であることを見出した。
【００６７】
コントロールのためには、入力電流波形中の適切なサンプル点を選択する必要がある。落下傾斜(falling slope)が任意の時間でゼロクロスする不連続モードで駆動するコンバータ用のサンプル点は、上昇傾斜（rising slope）上であることが好ましい。また、待機時間を最小化させるために、サンプル点は、波形内の可能な限り早い位置にあることが好ましい。また、サンプル点における瞬時電流値は、電流の平均値と略等しいことが好ましい。
【００６８】
図５ａは、３３％（もしくは５０％より小さな）デューティサイクルで駆動する図２のタイプのコンバータ用の適切なサンプル点を示している。塗りつぶし点は、位相２のサンプル点を表す。位相２のサンプル点は、コンバータの位相２内の、スイッチがＯＦＦとなった後の第１の上昇傾斜上に位置している。白抜き点は、位相１のサンプル点を表す。位相１のサンプル点は、コンバータの位相１内の、スイッチがＯＦＦとなった後の第１の上昇傾斜上に位置している。
【００６９】
図５ｂは、６６％（もしくは５０％より大きな）デューティサイクルで駆動する図２のタイプのコンバータ用の適切なサンプル点を示している。図５ａと同様に、位相２のサンプル点を表す塗りつぶし点は、コンバータの位相２内の、スイッチがＯＦＦとなった後の第１の上昇傾斜上に位置している。位相１のサンプル点を表す白抜き点は、コンバータの位相１内の、スイッチがＯＦＦとなった後の第１の上昇傾斜上に位置している。
【００７０】
図５ａ、５ｂ双方のケースにおいて、全てのサンプル点は、入力電流の上昇傾斜の略中間部に位置している。そのため、全てのサンプル点は、電流の平均値となる。しかしながら、６６％（もしくは５０％より大きな）デューティサイクルの場合であって、サンプリングノイズが存在する場合は、サンプル点は、入力電流の下降傾斜（down slope）の中間部に位置していてもよい。
【００７１】
図５ａ、５ｂに示したサンプル点および以下のＡからＥに基づくと、電流における差は、表１に示すように表すことができる。
Ａ：略固定、またはわずかに変化する周期Ｔのスイッチング周波数。
Ｂ：３６０／ｎの位相間での位相シフト。ここで、ｎは、位相の数である。
Ｃ：後側エッジ変換（trailing edge modulation）
Ｄ：Ｔｏｎ／Ｔのデューティサイクル内のわずかな信号変動（ほぼ定常状態）およびコンバータのスイッチング周波数での低ゲイン（low gain）を有する駆動。
Ｅ：コントローラによって追随される参照電流Ｉｒｅｆは、略不変である、またはわずかに変化する。
【００７２】
表１
2012210145.tif 000003
【００７３】
表１において、Ｖｏｕｔは、コンバータの出力電圧である。Ｌは、インダクタＬ１の値である。ｄＴｏｎ（１）は、位相１における駆動時間の微分変化である。ｄＴｏｎ（２）は、位相２における駆動時間の微分変化である。
【００７４】
表１から、各位相におけるサンプルデータは、定常状態から離れた駆動時間の変化（ｄＴｏｎ／ｄＴ）に依存する微分値を有していることがわかる。この関係は、各位相の駆動時間、および電流を平衡（バランス）させるのに用いられる。換言すれば、表１は、駆動時間の不平衡は、電流の微分変化をもたらすことを明示している。
【００７５】
図６は、本発明の実施形態による、図２に示すインターリーブ昇圧コンバータに用いるＰＩＤ（Ｐｒｏｐｏｒｔｉｏｎａｌ  Ｉｎｔｅｇｒａｌ  Ｄｅｒｉｖａｔｉｖｅ）コントローラ６０を示す図である。
【００７６】
アナログ―デジタルコンバータ（ＡＤＣ）（図示せず）は、コンバータ２０の戻りライン２６を流れる入力電流Ｉのサンプリング用に使用され、取得したアナログ測定値をデジタル信号Ｉｓｅｎｓｅに変換する。ＡＤＣは、駆動周波数の全ての各サイクル内の各位相用に、入力電流波形の固定点において、入力電流を１度サンプリングする。
【００７７】
単一の電流検出手段が、双方の位相で用いられることが好ましい。すなわち、単一の電流検出手段および／または同じＡＤＣは、双方（全て）の位相に対して用いられることが好ましい。これにより、ＡＤＣが電流を検出する際の電気ノイズによって発生する多数の潜在的なエラーを、除去（eliminate）することができる。
【００７８】
もしくは、ＡＤＣは、別のアナログ測定値をサンプリングしてもよい。例えば、コンバータ２０の出力端子２３、２４間の出力電圧Ｖｏｕｔ、ノードｎ３、ｎ４間の入力電圧Ｖｉｎである。
【００７９】
信号Ｉｓｅｎｓｅは、多重変換（multiplexer）モジュールｍｕｘ１に提供される。サンプル点において、直近にスイッチＯＦＦとなったスイッチに応じて、多重変換モジュールｍｕｘ１は、信号Ｉｐｈａｓｅ１または信号Ｉｐｈａｓｅ２を出力する。信号Ｉｐｈａｓｅ１は、直近にサンプリングされ、位相１に関連付けられた入力電流を表す。信号Ｉｐｈａｓｅ２は、直近にサンプリングされ、位相２に関連付けられた入力電流を表す。入力電流は、各位相において１度だけサンプリングされるので、これら２つの信号は、常に、直近の入力電流の測定値を表す。
【００８０】
信号Ｉｐｈａｓｅ１、Ｉｐｈａｓｅ２は、モジュール７１に提供される。モジュール７１は、信号Ｉｐｈａｓｅ１から信号Ｉｐｈａｓｅ２を減算し、差分量を表す信号Ｄｉｆｆ＿Ｃｕｒｒｅｎｔを出力する。
【００８１】
信号Ｄｉｆｆ＿Ｃｕｒｒｅｎｔは、モジュール７２に提供される。モジュール７２は、信号Ｄｉｆｆ＿Ｃｕｒｒｅｎｔと、微分電流ゲインＣとを乗算し、その結果を積分することによって、微分平衡項Ｄを表す信号Ｄを出力する。
【００８２】
信号Ｉｓｅｎｓｅは、モジュール７３に対しても提供される。モジュール７３は、参照電流Ｉｒｅｆから信号Ｉｓｅｎｓｅを減算し、差分量を表す信号Ｉｅｒｒｏｒを出力する。
【００８３】
信号Ｉｅｒｒｏｒは、多重変換モジュールｍｕｘ２に提供される。位相１のサンプル用に、多重変換モジュールｍｕｘ２は、信号Ｉｅｒｒｏｒに対応する信号Ｉｅｒｒｏｒ１を出力する。位相２のサンプル用に、多重変換モジュールｍｕｘ２は、信号Ｉｅｒｒｏｒに対応する信号Ｉｅｒｒｏｒ２を出力する。
【００８４】
信号Ｉｅｒｒｏｒ１は、モジュール７４に提供される。モジュール７４は、信号Ｉｅｒｒｏｒ１と、乗数Ｂとを乗算し、位相１用の比例項Ｐ１を表す信号Ｐ１を出力する。
【００８５】
信号Ｉｅｒｒｏｒ２は、モジュール７５に提供される。モジュール７５は、信号Ｉｅｒｒｏｒ２と、乗数Ｂとを乗算し、位相２用の比例項Ｐ２を表す信号Ｐ２を出力する。
【００８６】
信号Ｉｅｒｒｏｒは、モジュール７６に対しても提供される。モジュール７６は、信号Ｉｅｒｒｏｒと、乗数Ａとを乗算し、その結果を積分することによって、共通の積分項を表す信号Ｉを出力する。
【００８７】
信号Ｄおよび信号Ｐ１は、モジュール７７に提供される。信号Ｉおよびモジュール７７の出力は、モジュール７８に提供される。モジュール７８は、比例エラー項、積分エラー項、および微分平衡項の総和を表す出力信号を提供する。
【００８８】
信号Ｄおよび信号Ｐ２は、加算モジュール７９に提供される。信号Ｉおよび加算モジュール７９の出力は、モジュール８０に提供される。モジュール８０は、比例エラー項、積分エラー項、および微分平衡項の総和を表す出力信号を提供する。
【００８９】
ＰＩＤコントローラの出力信号は、スイッチＭ１、Ｍ２を駆動するデジタルパルス幅変調器ｄＰＷＭ１、ｄＰＷＭ２に供給される。比例項Ｐおよび積分項Ｉは、コンバータを確実に参照電流Ｉｒｅｆに追随させるためのものである。微分項Ｄは、各位相間の電流不均衡を訂正する。乗数Ａ、Ｂ、Ｃは、それぞれ、微分項、比例項、積分項を重みづけする。これらの項の値は、適切な出力信号を得るために、デバイスの特性および／または外部機器の状態に応じて定められる。
【００９０】
図７、８および９は、図６のコントローラの動作を示すフローチャートである。
【００９１】
図７は、Ｔａｓｋ１を示している。Ｔａｓｋ１は、コンバータに追随される参照電流Ｉｒｅｆを算出する。図８は、Ｔａｓｋ２を示している。Ｔａｓｋ２は、コンバータの比例項、積分項および微分項を算出し、位相１用のＡＤおよびデジタルＰＷＭモジュールをアップデートする。図９は、Ｔａｓｋ３を示している。Ｔａｓｋ３は、位相２用に、Ｔａｓｋ２と同様のステップを行う。
【００９２】
これら３つのＴａｓｋは、典型的な割り込み処理のように、コンバータの駆動中、周期的に呼び出される。Ｔａｓｋ２およびＴａｓｋ３は、信号ＰＷＭ１およびＰＷＭ２と同期しており、入力電流のＡＤＣ変換の完了後、呼び出される。Ｔａｋｓ１は、典型的には、Ｔａｓｋ２、３よりも低い割合で呼び出される。Ｔａｓｋ１は、Ｔａｋｓ２、３が動作中ではないときに呼び出されるか、Ｔａｓｋ２、３によって割り込まれることが好ましい。
【００９３】
コントローラは、コントローラを初期化するようなその他のＴａｓｋや、ハウスキーピングファンクションを実行してもよい。このようなタスクを実行することは、当業者にとって容易であろうから、ここでは説明を省略する。
【００９４】
図７に示すように、Ｔａｓｋ１のステップ７０１において、コントローラは、ＡＤＣ（図示せず）によって検出された出力電圧のサンプルＶｓａｍｐｌｅを読み込む。ステップ７０２において、コントローラは、参照電圧Ｖｒｅｆと、Ｖｓａｍｐｌｅとの差分ＶＥｒｒｏｒを算出する（ＶＥｒｒｏｒ＝Ｖｒｅｆ−Ｖｓａｍｐｌｅ）。ステップ７０３において、コントローラは、ステップ７０２で算出したＶＥｒｒｏｒを用いて、新たな参照電流Ｉｒｅｆを算出する。ステップ７０４において、Ｔａｓｋ１は終了する。
【００９５】
図８に示すように、Ｔａｓｋ２のステップ８０１において、コントローラは、位相１用に、ＡＤＣ（図示せず）によって検出された入力電流のサンプルＩｓａｍｐｌｅを読み込む。ステップ８０２において、コントローラは、ＩｓａｍｐｌｅとＩｓｔｏｒｅｄの差分Ｄｉｆｆ＿Ｃｕｒｒｅｎｔを算出する（Ｄｉｆｆ＿Ｃｕｒｒｅｎｔ＝Ｉｓａｍｐｌｅ−Ｉｓｔｏｒｅｄ）。ここでＩｓｔｏｒｅｄは、前の位相において検出した入力電流のサンプルである。ステップ８０３において、コントローラは、微分電流項の積分Ｉｎｔを、Ｉｎｔ＝Ｉｎｔ＋Ｄｉｆｆ＿Ｃｕｒｒｅｎｔ＊Ｃによってアップデートする。ここでＣは、微分電流ゲインである。ステップ８０４において、コントローラは、ＩｓａｍｐｌｅをＩｓｔｏｒｅｄとして保存する。ステップ８０５において、コントローラは、参照電流ＩｒｅｆとＩｓａｍｐｌｅとの差分Ｉｅｒｒｏｒ１を算出する（Ｉｅｒｒｏｒ１＝Ｉｒｅｆ−Ｉｓａｍｐｌｅ）。ステップ８０６において、コントローラは、積分エラー項Ｉを、Ｉ＝Ｉ＋Ｉｅｒｒｏｒ１＊Ａによってアップデート（算出）する。ここでＡは、積分エラー項の重みづけを行う乗数である。ステップ８０７において、コントローラは、比例エラー項Ｐを、Ｐ＝Ｉｅｒｒｏｒ１＊Ｂによってアップデート（算出）する。ここでＢは、比例エラー項の重みづけを行う乗数である。ステップ８０８において、コントローラは、Ｐ、ＩおよびＤ用に算出された値を用いて、コンバータの位相１に関連づけられたスイッチ用の新たなデューティサイクルを算出する。換言すれば、このコンバータの駆動時間Ｔｏｎが調整される。また、コントローラは、次のサンプル点を決定する。ステップ８０９において、コントローラは、位相１に関連付けられたスイッチングデバイスの動作を制御するデジタルパルス幅変調器ｄＰＷＭ１をアップデートし、アップデートされたデューティサイクルを適用する。また、コントローラは、新たなサンプル点をＡＤＣにアップデートする。ステップ８１０において、Ｔａｓｋ２は、終了する。
【００９６】
図９に示すように、Ｔａｓｋ３は、Ｉｓａｍｐｌｅが位相２のサンプル点で読み出されることを除き、Ｔａｓｋ２のステップと対応するステップを備えている。
【００９７】
もし各位相が平衡している場合、各位相における電流の平均は、入力電流から算出することができる。なぜならば、稼働中（active）の位相の数は、常にコントローラによって把握されているからである。例えば、位相が２つかつ入力電流が２Ｉの場合、各位相における電流は約１Ａになる。したがって、入力電流をコントロールすることによって、各位相の入力電流を安全なレベルに保つことができる。そのため、各位相の電流を直接測定する必要がなくなる。
【００９８】
入力電流を参照電流Ｉｒｅｆのレベルに保つよう駆動するコントローラは、入力電流の変動を調整する。したがって、もし、ある位相の駆動時間が、不適当で、その位相での電流を所望の値から逸脱するようなものであれば、入力電流を所望の値にする意図で、双方（全て）の位相の駆動時間を調整することにより、入力電流は変化する。これにより、双方（全て）の位相の駆動時間が調整される。しかしながら、タイミング不均衡は残ったままである。一度、不均衡を有する定常状態が成立すると、その不均衡は、入力電流内には表れてこない。例えば、もし、位相１において電流１Ａ、位相２において電流２Ａの定常状態が発生した場合、入力電流は３Ａとなる。さらに、形状やリップルに関して、同じ状態となり、各位相において、電流１．５Ａの平衡が入力電流に達成されていると見える。しかしながら、各位相の電流が、初期値（たとえば０Ａ）から定常値に変化する周期全体の間、各位相の電流が異なった値（例えば１Ａと２Ａ）に到達するために、各位相（例えば位相１、位相２）の駆動時間は、異なったものとなる。この駆動時間の差は、検出可能であり、電流の平衡を取るために修正が可能である。このような理由により、過渡動作の間に発生する変動を記録するため積分器が用いられる。これにより、コントローラは、電流が変化する間、その変化を知ることができ、変化を記憶することができる。例としてＰＦＣアプリケーションを含むいくつかのアプリケーションでは、電流は常に変化しているので、コントローラは、その間中、記憶を行う。
【００９９】
ＰＦＣ回路は、過渡状態において連続的に駆動する。そのため、入力電流は、変化するＡＣ参照信号に追随し、微分電流項は、連続的にアップデートされる。
【０１００】
しかしながら、ＤＣ入力によって駆動するアプリケーション用では、コントローラは、出力負荷が変化する間に、例えばスタートアップ時のように変化が発生したとき、および電流のドリフトが回路内に発生したときのみ、アップデートされればよい。このようなケースにおいては、デジタル実装（implementation）のコントロールが好ましいが、一般的には、アナログ実装も可能である。
【０１０１】
ＡＣアプリケーション用には、電源がゼロクロスをした場合に、デジタルコントローラの周期をリセットし、コンバータを再スタートすることが好ましい。
【０１０２】
図２に示す２相インターリーブコンバータ用には、入力電流のサンプル点は、駆動デューティサイクルに依存し、以下の表２に示すように、各位相の駆動時間Ｔｏｎスタートに関連して定められるのが好ましい。
【０１０３】
表２
2012210145.tif 000004
【０１０４】
表２に示すサンプル点を用いることによって、図６のコントローラは、ＰＷＭ信号ＰＷＭ１、ＰＷＭ２をコントロールし、コンバータを参照電流Ｉｒｅｆに追随させることができる。さらに、図６のコントローラ６０は、スイッチの駆動時間（デューティサイクル）の調整によって、位相間の電流不均衡を調整することができる。
【０１０５】
上記式（１）から、一度タイミング不均衡が修正されると、タイミング不均衡が訂正されている間に発生する電流不均衡は、巻線抵抗によって修正されることがわかる。
【０１０６】
微分電流項Ｃに要求されるゲインを決定するために、代表的な例として、３状態スイッチングセルを用いるＴｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ  ＴＭＳ３２０Ｆ２８０２７  Ｐｉｃｃｏｌｏ  Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒをベースに設計された４００Ｗプロトタイプを参考とする。
【０１０７】
微分電流項の積分Ｉｎｔは、下記式（２）で求められる。
Ｉｎｔ＝Ｉｎｔ＊Ｚ−１＋Ｃ＊（Ｉｓａｍｐｌｅ−Ｉｓａｍｐｌｅ＊Ｚ−１）    （２）
ここで、Ｚｎは、信号のｎ番目のサンプルを表す。したがって、例えば、Ｉｓａｍｐｌｅ＊Ｚ−１は、Ｉｓａｍｐｌｅの前の値を表す。
【０１０８】
ＰＦＣインダクタＬ１のインダクタンスは、Ｌ＝１５０μＨである。スイッチング周期は、Ｔ＝１０μｓである。ＰＦＣ出力電圧は、Ｖｏｕｔ＝３８０Ｖである。
【０１０９】
Ｃの最小値は、変圧器Ｔ１設計の最悪のケースであっても、駆動時間の変化率が、回路内における１つの磁気素子の飽和を防止するのに十分なだけの値となるよう設定されている。
【０１１０】
デジタルＰＷＭモジュールは、２５ｎｓサイズの整数ステップを有する。演算のため、１６ビットレジスタ内に保存された分数（fractional）ステップのサイズは、２５ｎｓ／１６４＝２５ｎｓ／６５５３６とすることができる。しかしながら、実際には、分数項の上位８ビットのみが、ＴＭＳ３２０Ｆ２８０２７のデジタルＰＷＭモジュールによって使用される。
【０１１１】
素子のばらつきによる駆動時間エラーは、ｄＴｏｎ＜５０ｎｓであると仮定できる。
【０１１２】
１サイクル毎の電流変化は、下記式（３）で求められる。
ｄＩ＝Ｖｏｕｔ＊ｄＴ／２Ｌ    （３）
【０１１３】
最悪のケースにおいて、１サイクル毎の変圧器の磁束変化は、下記式（４）で求められる。
ｄＢ＝（Ｖｏｕｔ／２）＊ｄＴ／ｎＡｅ    （４）
ここでｎＡｅは、磁心領域と巻数とによって決定される。今の例であれば、ｎＡｅ＝２３Ｔ  ×  １１９ｕｍ２＝２．７ｅ−３である。
【０１１４】
最悪のケースにおける、磁束のピークは、下記式（５）からプラス／マイナス１５０ｍＴしたものとなる。
Ｂ＝Ｖｏｕｔ＊５ｕｓ／ｎＡｅ    （５）
【０１１５】
磁心の飽和磁束密度は、３００ｍＴより大きい（＞３００ｍＴ）。
【０１１６】
上記式（４）におけるｄＴが５０ｎｓであった場合（最大駆動時間変動）、ｄＢ＝３．５ｍＴとなる。第１の近似として、Ｂ／ｄＢ＝１５０／３．５＝４３とする。したがって、ｄＴは、４３スイッチングサイクルで訂正される。
【０１１７】
上記式（３）から、ｄＩ＝６３ｍＡが得られる。１アンペア（Ａｍｐ）毎に４８８カウント（計数）であるとすると（電流検出ゲイン）、ｄＩは、３１カウントに相当する。
【０１１８】
以下、第１の近似を用いて、ｄＴｏｎをサチレーション（３０ｃｏｕｎｔｓ＊４３ｃｙｃｌｅ＊Ｃ＞＝６５５３６）なしに修正する。ここで、６５５３６は、プラス／マイナス１整数ステップ、または駆動時間のプラス／マイナス２５ｎｓ変動を表す。
【０１１９】
これにより、微分電流ゲインの最小値（Ｃ＞＝５２）が定まる。
【０１２０】
如何なる変圧器飽和も防止することが好ましいが、変圧器の過渡飽和、すなわち、Ｃ＜５２での駆動は可能である。この場合、変圧器は、飽和状態となり、駆動時間において、より大きな効果差（higher effective difference）が発生する。この効果差は、より大きな微分信号の原因となる。一度、タイミング平衡が修正されると、変圧器は、上記式（１）の結果によって、自動的に平衡点に戻るので、平衡は、このような場合であっても、達成され続けることになる。しかしながら、平衡を取る間、任意（１つ）の位相での高い電流ストレスによる駆動は、許容せざるを得ない。
【０１２１】
Ｃの上限は、平衡項が、コントローラからのデューティサイクルの変化に対し、重要な影響を与えないように、選択することができる。
【０１２２】
ステップサイズｄＴｓｔｅｐは、コントロールアルゴリズムによって提供され、ｄＴｓｔｅｐ＊６５５３６／２５ｎｓ分数ステップ、および１．３６ｅ６＊ｄＴｓｔｅｐ＊４８８カウント（上記式（３）参照）に対応する。
【０１２３】
したがって、１サイクル毎の平衡項による、分数ステップ内での駆動時間の減少は、１．３ｅ６＊ｄＴｓｔｅｐ＊４８８カウントによって与えられる。
【０１２４】
そのため、１．３ｅ６＊ｄＴｓｔｅｐ＊４８８＊Ｃ＜＜ｄＴｓｔｅｐ＊６５５３６／２５ｎｓであることが好ましい。これは、Ｃ＜＜４１３２に対応する。
【０１２５】
したがって、与えられたこの例においては、Ｃの好ましい値の範囲は、５２＜Ｃ＜＜４１３２となる。より好ましい範囲は、５２＜Ｃ＜４１３となる。
【０１２６】
図１２は、上述のプロトタイプコントローラ用の駆動波形を示す図である。図１２では、２つの位相用に完璧に近いタイミングが実現されている。図１２から、変圧器の電流波形は、略対称となっていることがわかる。
【０１２７】
図１３は、上述のプロトタイプコントローラ用の駆動波形を示す図である。ここで、位相１用の初期駆動時間は、５０ｎｓ延長されている。さらに、電流平衡が実行されないようにするため、微分電流ゲインＣは、０に設定されている。結果として得られる電流は、インターリーブコンバータ用に期待される２００ｋＨｚではなく、１００ｋＨｚのノコギリ歯状の波形を有している。これは、変換器が飽和し、コンバータに大幅な不均一が発生していることを示している。
【０１２８】
図１４は、上述のプロトタイプコントローラ用の駆動波形を示す図である。ここで、位相１用の初期駆動時間は、５０ｎｓ延長されている。さらに、微分電流ゲインＣは、１０４に設定されている。図１４から、電流平衡は修正されていることがわかる。
【０１２９】
図１２、１３、１４において、線Ｚ１は、変圧器の位相２における電流を表す。線Ｚ２は、位相１用のマイクロコントローラからのゲートドライブ信号を表す。線Ｚ３は、位相２用のマイクロコントローラからのゲートドライブ信号を表す。線Ｚ４は、ＡＤＣの入力（０．５Ｖ／Ａ）での電流検出信号を表す。
【０１３０】
同じ時間（in one time）における微差は、サイクルからサイクル（サイクル間）において、ＡＤＣの分解能では無視されてしまう大きさ以下の電流変化を発生させる。これは、微小なタイミングエラーが残存していることを意味する。この微小なタイミングエラーは、回路内の抵抗によって平衡される。
【０１３１】
昇圧コンバータの場合、下記式（５）が成立する。
Ｖｏｕｔ＊ｄＴｒｅｓｉｄｕａｌ／Ｔ＝Ｉｄｃ＊Ｒ    （５）
【０１３２】
これは、許容可能なＡＤＣ分解能および受け入れ可能な回路抵抗での上限値を設定する。４００Ｗプロトタイプコンバータの場合、ＡＤＣ分解能は１．５ｍＡである。したがって、表１の要素を用いた場合、ｄＴｒｅｓｉｄｕａｌ＝１．２ｎｓである。
【０１３３】
したがって、Ｉｄｃ＝４６ｍＶ／Ｒとなる。
【０１３４】
Ｉｄｃ＜１００ｍＡとなるように、Ｒは略０．５Ｒである。これは、低いラインにおける（in low line）、各位相の電流の５％であり、変換器において約４０ｍＴのＤＣ磁束を表す。これは、フェライトを用いた場合の能力（capability）の範囲内である。
【０１３５】
ＡＣおよびＤＣ磁束の総和は、飽和磁束密度よりも小さいことが好ましい。上述の例は、このケースに該当する。
【０１３６】
図２に示すタイプの２相インターリーブ昇圧コンバータに関連して、本発明は記述されている。しかしながら、本発明は、その他の構成にも等しく適用可能である。
【０１３７】
図１は、本発明の１実施形態であるコントローラによってコントロールされる、２相インターリーブパワーコンバータの代替的にとり得る構成を示す図である。図１のコンバータは、インダクタＬ１が省略されていること、および変圧器Ｔ１の誘導素子の磁気的結合がインダクタＬＡ、ＬＢに置き換えられていることを除き、図２のコンバータと同様の構成となっている。
【０１３８】
図１０は、６６％（５０％より大きな）デューティサイクルで駆動する図１のコンバータの電流波形を示す図である。この例では、入力波形の各上昇傾斜の中点は、適切なサンプル点を表す。各サンプル点は、ターンＯＦＦが直近において発生した位相に関連付けられている。
【０１３９】
サンプリングノイズが存在する場合には、非常に高い負荷における電流の測定能力と、高電流におけるノイズから信号を正確に検出する能力との間のトレードオフによって、入力波形の各下降傾斜の中点が適切なサンプル点となってもよい。
【０１４０】
図１および２では、コンバータは、４つのダイオードから構成される整流回路２５を有している。しかしながら、その他の回路が用いられてもよい。さらに加えて、ＤＣ入力電圧の場合、整流回路は不要となる。
【０１４１】
上述の議論は、２相インターリーブパワーコンバータに関するものである。しかしながら、本発明の本質（原理）は、２相以上のインターリーブパワーコンバータに対しても適用可能である。
【０１４２】
２相以上のコンバータは、追加のサブ回路が並列に接続されていることを除き、図１および図２に示した回路と同様の構成とすることができる。一般的に、ｎ相インターリーブパワーコンバータは、ｎ個のインターリーブサブ回路を備えている。ここで、ｎは１以上の整数である。さらに、それぞれの回路内のスイッチングデバイスは、３６０／ｎ度の位相差で駆動されている。
【０１４３】
図１１ａ、１１ｂ、１１ｃは、それぞれ、３３％より小さなデューティサイクル、３３％から６６％の範囲のデューティサイクル、６６％より大きなデューティサイクルで駆動する３相インターリーブコンバータの波形を表す図である。位相３用の適切なサンプル点は、各図において、黒点で示されている。それぞれの場合において、サンプル点は、位相３に関連付けられたスイッチがＯＦＦとなった後の、第１の上昇傾斜の中間部に位置していることがわかる。同様に、位相１および位相２用の適切なサンプル点（図示せず）は、それぞれの位相に関連付けられたスイッチがＯＦＦとなった後の、第１の上昇傾斜の中間部に位置している。
【０１４４】
さらに、本発明の本質（原理）は、多数の位相に対しても適用可能である。そのような場合、各位相におけるサンプル点は、それぞれの位相に関連付けられたスイッチがＯＦＦとなった後の第１の上昇傾斜の中間部に位置していることが好ましい。さらに加えて、５０％より大きなデューティサイクルで駆動する場合、各位相のサンプル点は、それぞれに位相に関連付けられたスイッチがＯＦＦとなった後の第１の下降傾斜の中間部に位置していることが好ましい。
【０１４５】
本発明は、連続通電モード（continuous conduction mode）駆動に関するものである。しかしながら、本発明の本質（原理）は、不連続境界モード（discontinuous and boundary mode）駆動に対しても適用可能である。
【０１４６】
さらに、本発明は、昇圧コンバータに関するものである。しかしながら、本発明の本質（原理）は、昇圧コンバータ以外のパワー回路の接続形態（topologies）においても、電流平衡を提供するために用いることができることは明らかであろう。昇圧コンバータ以外のパワー回路の接続形態は、例えば、降圧コンバータである。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１ａ】
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【図１１ｂ】
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【図１１ｃ】
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【図１２】
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【図１３】
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【図１４】
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【外国語明細書】
INTERLEAVED POWER CONVERTER AND CONTROLLER THEREFOR
[0001]        The present invention relates to a controller for an interleaved power converter, and an interleaved power converter which incorporates such a controller.
[0002]        A single phase boost converter comprises an inductor connected between a DC input voltage and a switch.  The switch alternatively connects the inductor to the input voltage and to an output, and is driven at a particular duty cycle.  The circuit provides an output voltage which is always greater than or equal to the input voltage.  A buck converter comprises a similar circuit operating in reverse so that the input voltage is always greater or equal to the output voltage. 
[0003]        As the inductor in a boost converter is continuously charging and discharging, the resulting inductor current has an AC component termed a ripple current.  Generally, such ripple currents are undesirable as they degrade component performance and introduce unwanted effects into the circuit.
[0004]        One of the known ways of reducing ripple currents is to operate two or more converter circuits (sub-circuits) in parallel, and to operate the switches in the respective sub-circuit with a phase shift (ie a phase difference) with respect to each other.  The phase difference between the operation of the two switches results in the ripple currents of one of the sub-circuits cancelling the ripple currents of the other.  This reduces the ripple current in both the input and the output of the converter. 
[0005]        Such a circuit is known as an interleaved boost converter.  A first example of a 2-phase interleaved boost converter used for power-factor correction (PFC) is illustrated in figure 1.
[0006]        A second example of a two phase boost converter is illustrated in figure 2.  The converter of figure 2 is  known as a 3-state switching cell.  The converter of figure 2 is similar to that of figure 1, except that the inductors from each sub-circuit are magnetically coupled together in the form of a transformer, and a storage inductor is connected between the voltage input and the transformer.
[0007]        The circuits of figures 1 and 2 have essentially the same transfer functions and operate in continuous mode with essentially the same duty-cycle. 
[0008]        The converter of figure 2 reduces ripple currents flowing through individual components of the circuit as compared with the circuit of figure 1.  Moreover, the circuit of figure 2 displays lower peak currents in the switches when compared to conventional power conversion circuits, and this reduces switching losses.   
[0009]        As is well understood, the control of a single-phase boost converter, such as that described in Freescale application note An3843: Single Phase Two-Channel Interleaved PFC converter Using MC56F8,0006 Rev 0, 04/2009 usually requires three signals to be sensed.  Namely, the output voltage of the converter Vout, the DC input voltage Vin (the DC output of a bridge rectifier may conveniently be regarded as the input voltage for this purpose), and the input current I (the current flowing in the common return line to the bridge rectifier may conveniently be sensed for this purpose).  The sensed values are processed by a controller, and used to alter the operating conditions to maintain the desired output.
[0010]        When multiple phases are interleaved, current imbalances between the phases may occur due to variations in performance between the components of the different sub-circuits.  It is desirable to adjust for these current imbalances, particularly with converters of the type illustrated in figure 2, where current imbalance can lead to transformer saturation, increased RMS currents and reduced reliability.  
[0011]        However, it is not possible to determine the current for each phase (ie the current flowing in the switch of each sub-circuit) from the input current.   For this reason, known interleaved power converters sense the current in each switch directly, in order to determine and adjust for current imbalance.  See for example the Freescale reference above.  The sensed current for each phase may be compared to a common threshold, or to two different thresholds, which allows the controller to identify and adjust for any imbalances.
[0012]        However, this requires additional current sensing, as compared with the single phase converter, and thus adds to the cost and complexity of the controller.
[0013]        According to one aspect of the present invention there is provided an interleaved power converter for converting a DC voltage source into a DC voltage output, the converter             comprising:-
two or more sub-circuits connected in parallel, each sub-circuit comprising an inductive element, a rectifying element and a controllable switching device connected for converting a DC voltage source into a DC voltage output;
driving means for driving the switching device of each sub-circuit to repeatedly switch on at a time t1 and off at a time t2, with a phase difference between the switch-on times t1 of each switching device;
current sensing means for repeatedly determining an input current value associated with each sub-circuit, by sensing the input current of the converter at a sample point which is at a pre-determined time relative to the switch-on time t1 or the switch-off time t2 of said switching device; and
control means comprising:-
comparator means for comparing the input current value determined at each sample point with the input current value determined at the preceding sample point, to obtain a measure of current imbalance attributable to one or both of the sub-circuits with which the compared input current values are associated; and 
current balancing means for adjusting the time interval Ton from t1 to t2, for one or both of the sub-circuits with which the compared input current values are associated, to compensate for said current imbalance. 
[0014]        The inventor has established that the primary cause of current imbalance in an interleaved power converter is timing imbalance between phases, due to differences in driver components and switch performance, and that current imbalance can be corrected by adjusting the on-time of the switching devices by an appropriate amount.  Although the primary cause of current imbalance is timing imbalance between phases, the control means is also able to reduce current imbalance which arise from variations in resistance and inductor value between sub-circuits.
[0015]        By correcting current imbalances in this way, the present invention reduces the cost, size and processor requirements for the controller, as compared with prior art solutions which sense the current flowing in each switch directly, in order to detect and correct for current imbalance.
[0016]        In the case of a converter having two sub-circuits, the phase difference between the switching devices is preferably substantially 180 degrees.
[0017]        In the case of a converter having three sub-circuits, the phase difference between the switching devices is preferably substantially 120 degrees.
[0018]        In the case of a converter having n sub-circuits, where, the phase difference between the switching devices is preferably substantially 360/n degrees.
[0019]        Accordingly, the switching devices of each sub-circuit are switched on at substantially regular intervals.
[0020]        The current balancing means is preferably configured to adjust the time interval Ton from t1 to t2, for the sub-circuit with which the latest sensed input current value is associated, to compensate for said current imbalance.
[0021]        The current sensing means is preferably configured to repeatedly determine said input current value associated with each sub-circuit, by sensing the input current of the converter at a sample point after the switch-on time t1 of said switching device, more preferably at a sample point after the switch-off time t2 of said switching device. 
[0022]        The sample point is preferably calculated to coincide with a rising slope of the input current waveform.  The sample point is preferably calculated to be located substantially mid-way along a rising slope of the input current waveform.
[0023]        In particular, the sample point for each sub-circuit (phase) is preferably calculated to coincide with the first rising slope of the input current after the switch-off time t2 for the switching device of the corresponding sub-circuit (phase).
[0024]        For a 2-phase interleaved converter operating at <=50% duty cycle, the sample point associated with each sub-circuit is preferably substantially Ton/2 + T/2 after the most recent switch-on time t1 of said sub-circuit.
[0025]        For a 2-phase interleaved converter operating at >50% duty ratio, the sample point associated with each sub-circuit is preferably substantially (Ton-T/2)/2 after the most recent switch-on time t1 of said sub-circuit.
[0026]        The control means may further comprise current following means for adjusting the time interval Ton from t1 to t2 of each sub-circuit to cause the input current of a converter to follow a reference current.
[0027]        The control means preferably comprises a Proportional Integral Differential (PID) controller.  In this case, a differential term may be used to adjust for current imbalance.  The proportional and/or integral terms may be used to cause the converter to follow a reference current. 
[0028]        The control means may be implemented on a microprocessor.  The driving means may also be implemented on a microprocessor, or two separate microprocessors.  The control means and the driving means may be implemented on a single microprocessor.
[0029]        According to another aspect of the present invention there is a controller for an interleaved power converter, 
wherein an interleaved power converter comprises two or more sub-circuits connected in parallel, each sub-circuit comprising an inductive element, a rectifying element and a controllable switching device connected for converting a DC voltage source into a DC voltage output, and driving means for driving the switching device of each sub-circuit in the converter to repeatedly switch on at a time t1 and off at a time t2, with a phase difference between the switch-on times t1 of each switching device; 
the controller comprising:-
receiving means for repeatedly receiving a signal which represents an input current value associated with each sub-circuit at a sample point which is at a pre-determined time relative to the switch-on time t1 or the switch-off time t2 of said switching device;
comparator means for comparing the input current value determined at each sample point with the input current value determined at the preceding sample point, to obtain a measure of current imbalance attributable to one or both of the sub-circuits with which the compared input current values are associated; and 
current balancing means for determining the time interval Ton from t1 to t2, for one or both of the sub-circuits with which the compared input current values are associated, to compensate for said current imbalance. 
[0030]        According to another aspect of the present invention there is provided a multi-phase interleaved power converter for converting a DC voltage source into a DC voltage output, the converter comprising:-
two or more sub-circuits connected in parallel, each sub-circuit comprising an inductive element, a rectifying element and a controllable switching device connected for converting a DC voltage source into a DC voltage output;
driving means for driving the switching device of each sub-circuit to repeatedly switch on at a time t1 and off at a time t2, with a phase difference between the switch-on times t1 of each switching device, such that each sub-circuit is associated with a different phase of the converter; and
current sensing means for repeatedly determining an input current value associated with each phase, by sensing the input current of the converter at a sample point which is at a pre-determined time relative  to the switch-on time t1 or the switch-off time t2 of the switching device; and
control means comprising:-
comparator means for comparing the input current value determined for each phase with the input current value determined for the preceding phase, to obtain a measure of current imbalance between said phases; and 
current balancing means for adjusting the time interval Ton from t1 to t2, for one or both of the sub-circuits with which the compared input current values are associated, to compensate for said current imbalance.
[0031]        According to another aspect of the present invention there is provided a controller for a multi-phase interleaved power converter, 
wherein a multi-phase interleaved power converter comprises two or more sub-circuits connected in parallel, each sub-circuit comprising an inductive element, a rectifying element and a controllable switching device connected for converting a DC voltage source into a DC voltage output, and driving means for driving the switching device of each sub-circuit to repeatedly switch on at a time t1 and off at a time t2, with a phase difference between the switch-on times t1 of each switching device, such that each sub-circuit is associated with a different phase of the converter;
the controller comprising:-
receiving means for repeatedly receiving a signal which represents an input current value associated with each phase at a sample point which is at a pre-determined time relative to the switch-on time t1 or the switch-off time t2 of said switching device;
comparator means for comparing the input current value determined for each phase with the input current value determined for the preceding phase, to obtain a measure of current imbalance between said phases; and 
current balancing means for determining the time interval Ton from t1 to t2, for one or both of the sub-circuits with which the compared input current values are associated, to compensate for said current imbalance.
[0032]        The preferred and optional features outlined in connection with the first aspect of the invention also apply to the other aspects of the invention defined herein.  Other preferred and/or optional features may be defined in the independent claims.
[0033]        The control means, current sensing means, comparator means, current balancing means, current following means, and driving means may respectively comprise a control means, a current sensing module, a comparator module, a current balancing module, a current following module, and a driving module.
[0034]        Embodiments of the present invention are described below with reference to the accompanying drawings in which:-
[0035]        Figure 1 is a first example of a 2 phase interleaved boost converter;
[0036]        Figure 2 is a second example of a 2 phase interleaved boost converter;
[0037]        Figures 3a and 3b show representative current waveforms for the converter of figure 2 operating at 33% and 66% duty cycle respectively;
[0038]        Figure 4 shows representative current waveforms for the converter of figure 2 operating at 33% duty cycle, and illustrates the effect of switch M2 having an extended on-time;
[0039]        Figures 5a and 5b show representative current waveforms for the converter of figure 2, and indicates suitable sample points;
[0040]        Figure 6 illustrates a Proportional Integral Derivative (PID) controller for use with the interleaved boost converter shown in figure 2, in accordance with an embodiment of the present invention;
[0041]        Figures 7, 8 and 9 respectively illustrates Tasks 1, 2 and 3 of the controller of figure 6;
[0042]        Figure 10 shows representative current waveforms which illustrate operation of the converter of figure 1 at 66% (greater than 50%) duty cycle;
[0043]        Figures 11a, 11b and 11c show representative waveforms for a 3 phase interleaved converter operating at less than 33% duty cycle, 33-66% duty cycle, and above 66% duty cycle respectively; and
[0044]        Figures 12 to 14 shows operating waveforms of a prototype controller.
[0045]        Elements common to different embodiments and different figures are labeled with the same reference numerals.
[0046]        An embodiment of the present invention is described below with reference to the two-phase interleaved boost converter 20 illustrated in figure 2.  
[0047]        The converter of figure 2 comprises input terminals 21, 22 and output terminals 23, 24.  The input terminals are connected to two nodes n1, n2 of a four diode bridge rectifier circuit 25.  The rectifier circuit rectifies an AC input voltage supplied at the input terminals, to provide a DC input voltage Vin at nodes n3 and n4 of the rectifier circuit.  A common return line 26 is connected between node n4 of the rectifier circuit and output terminal 24.   
[0048]        Node n3 of the rectifier circuit is connected to an inductor L1, which is in turn connected to two magnetically coupled inductive elements of a transformer T1.
[0049]        Each inductive element of the transformer T1 is in turn connected to the anode of a respective diode D1, D2.  The cathode of both diodes is connected to output terminal 23.  Thus, two current paths are formed between node n4 of the rectifier circuit and output terminal 23.  One path is through the first inductor L1, the first inductive element of the transformer T1 and the first diode D1, to the output terminal 23.  The other path is through the first inductor L1, the second inductive element of the transformer T1 and the second diode D2, to the output terminal 23.
[0050]        The inductive elements of the transformer T1 are magnetically coupled by a ferrite core, which is schematically depicted by the two parallel lines in figure 2.
[0051]        The circuit further comprises MOSFET switches M1, M2.  The drain terminal of each switch is connected to the junction between each inductive element of the transformer T1 and the respective diode D1.  The source terminal of each switch is connected to the common return line 26.  A digital pulse width modulator dPWM1, dPWM2 (not shown in figure 2) is connected to the gate terminal of each switch and delivers a pulse width modulated control signal PWM1, PWM2 to the respective switch M1, M2.  These control signals dictate whether the switches are on/closed or off/open.  That is to say, when PWM1 is high, switch M1 is on, and when PWM1 is low, switch M1 is off.  Similarly, when PWM2 is high, switch M2 is on, and when PWM2 is low, switch M2 is off.  Thus, the duty cycles of the switches and their relative phase difference are controlled by the pulse width modulators dPWM1, dPWM2, which in turn are controlled by the control module 60 illustrated in figure 6.  The control module 60 determines the duty cycle/on-time required for each switch for the input current of the converter to follow a reference current Iref, and to achieve current balance, as described in more detail below.
[0052]        A capacitor Co is connected between the output terminals 23, 24 and provides output filtering in a manner known in the art.  Other forms of output filtering are also known, and may be used in conjunction with circuits according to embodiments of the invention.
[0053]        Inductor L1, the first inductive element of the transformer T1, diode D1 and switch M1 comprise a first power conversion sub-circuit, and inductor L1, the second inductive element of the transformer T1, diode D2 and switch M2 comprise a second power conversion sub-circuit. 
[0054]        In one example of the circuit illustrated in figure 2, the diodes in the rectifier circuit each have a value of 8A, 600V, the inductor L1 has a value of 150μH, the coupled inductive elements of the transformer have a winding ratio of 1:1 and an inductance of 800μH, the diodes D1, D2 each have a value of 4A, 600V, and the filter capacitor Co has a value of 270μF.  The circuit may be operated at 450W input power at 90Vac.  The relative phase difference between the converters is approximately 180 degrees.
[0055]        Figure 3a shows theoretical current waveforms which represent operation of the circuit of figure 2 at 33% duty cycle, assuming a constant reference current Iref.  
[0056]        The lines labeled PWM1 and PWM2 respectively represent the level of the digital control signals PWM1 and PWM2.  The level of signals PMW1 and PMW2 dictates the operation of switches M1 and M2.  The line labeled I(M2) in figure 3a represents the current flowing in switch M2, ie, the current for phase 2 of the converter.  When PMW2 is low, switch M2 is off, such that no current flows through the switch.  When PMW2 is high, switch M2 is on.  During the on-time of switch M2, the current increases at a substantially constant rate from a first value to a second value.  The current waveform for switch M1 (not shown), ie, the current for phase 1 of the converter, is substantially identical to that of switch M2, but shifted by approximately 180 degrees, such that the on-time of switch M1 coincides with the interval during which PMW1 is high. 
[0057]        The line labeled I(input) represents the resulting input current I of the converter, i.e., the current flowing into node n4 of the rectifier circuit.  With a 33% duty cycle (or any cycle up to 50%), and a phase offset of 180 degrees, only one of the switches is on at any one time.  When one switch is on, the input current approximately equals 2 x the current flowing through that switch, due to the action of the 1:1 transformer.  Over the interval when both switches are off, the input current drops from the second value down to said first value, at a substantially constant rate.  Accordingly, the input current has a sawtooth waveform.
[0058]        Figure 3a illustrates representative current waveform for a circuit operating at 33% duty cycle.  However, the lines which represent switch current and input current will have a similar profile for any duty cycle <=50%.
[0059]        Figure 3b shows the corresponding theoretical current waveforms for the circuit of figure 2 operating at 66% duty cycle, again, assuming a constant reference current Iref.  With a duty cycle of 66%, or any duty cycle above 50%, and a phase difference of 180 degrees, one of the switches M1, M2 is always on.  
[0060]        From the line labeled I(M2) in figure 3b, it can be seen that the on-time waveform for switch M2 has three regions.  The central region corresponds to the interval of the cycle when only PMW2 is high.  The outer regions correspond to the intervals when PMW1 is also high.  In the first region, the current increases at a substantially constant rate from a first value to a second value.  In the second (central) region, the current decreases back to the first value at a substantially constant rate.  In the third region, the current increases at substantially the same rate as in the first region, back up to the second value.  The current waveform for switch M1 (not shown) is substantially identical to that for switch M2, but shifted by approximately 180 degrees, such that the on-time of switch M1 coincides with the interval during which PMW1 is high.  Since the on-times for the switches have a relative phase difference of 180 degrees, the first region of the current waveform coincides with the third region of the current waveform for the other switch, and the current waveforms for both switches are substantially identical within these regions.
[0061]        During the intervals when only one of the switches M1, M2 is on, the input current (I(input)), takes the value of 2 x the current through the switch which is on, due to the action of the 1:1 transformer.  Outside this interval, when both switches are on, the input current is equal to the current through the 2 switches.  Accordingly, the input current has a sawtooth waveform.
[0062]        Figure 3b illustrates representative current waveforms for a circuit operating at 66% duty cycle.  However, the lines which represent switch current and input current will have a similar profile for any duty cycle >50%.
[0063]        As can be seen from figures 3a and 3b, in a theoretical circuit, the current flowing in the respective switches at a common operating point at the output of the controller should be identical.  However, in practice, differences in driver components and switch performance cause timing differences which lead to current imbalances.  Moreover, in a practical circuit, there is inevitably some variation between sub-circuits in the resistance of the inductors and switching devices. For circuits of the type illustrated in figure 2, variations in the coupling coefficient and the resistance of the coupling transformer between the different phases may also lead to current imbalance.
[0064]        Timing variations are the main cause of current imbalance in both types of circuit.  In this respect, the net voltage imbalance must be offset by the current imbalance according to equation (1):
Vdifference = Idifference * R(1)
where V difference is the voltage imbalance applied to the inductive components due to a timing difference between phases, Idifference is the corresponding current difference between the phases, and R is the resistance of the inductor and switches in each phase.  Typically, R is small, which means that a big current adjustment is required for a relatively small timing imbalance, of the order of 10s of ns.
[0065]        Figure 4 illustrates the effect of switch M2 having an extended on-time, for a converter of the type illustrated in figure 2, operating at 33% (or up to 50%) duty cycle.  The theoretical (steady state) current profiles are indicated by solid lines, and the effects of extended on-time in phase 2 are shown by the dotted lines.  As can be seen, the input current increases during the on-time of phase 2, but remains at a fixed value above the steady state during the on-time of phase 1.  Over time, a significant current imbalance will occur.
[0066]        The inventor has determined that current imbalances between phases can be corrected by altering the on-time of the switching devices in each sub-circuit.
[0067]        For the purpose of control, it is necessary to select suitable sample points in the input current waveform.  These points are preferably on a rising slope because, for a converter operating in discontinuous mode, the falling slope could cross zero at any time.  It is also preferable for the sample point to be as early in the waveform as possible, in order to minimise latency.  It is also preferable for the instantaneous current value at the sample point to be substantially equal to the average value. 
[0068]        Figure 5a illustrates suitable sample points for a converter of the type illustrated in figure 2 operating at 33% (or up to 50%) duty cycle.  The solid dots indicate sample points associated with phase 2.  These are located on the first rising slope after switch-off of the switch in phase 2 of the converter.  The outline circles indicate the sample points associated with phase 1.  These are located on the first rising slope after switch-off of the switch in phase 1 of the converter.
[0069]        Figure 5b illustrates suitable sample points for a converter of the type illustrated in figure 2 operating at 66% (or over 50%) duty-cycle.  Again, the solid dots which indicate sample points associated with phase 2 are located on the first rising slope after switch-off of the switch in phase 2 of the converter, and the outline circles which indicate the sample points associated with phase 1 are located on the first rising slope after switch-off of the switch in phase 1 of the converter.
[0070]        In both cases, all sample points are located approximately mid-way along the rising slope of the input current, and thus represents an average current value. However, alternatively, in the case of operating at 66% (or over 50%) duty-cycle and where sampling noise exists, the sampling points may be located approximately mid-way along the down slope of the input current. 
[0071]        Based on the sample points illustrated in figures 5a and 5b, and on assumptions A to E below, the differential change in current can be expressed as shown in table 1.
A.            Substantially fixed, or slowly changing, switching frequency of period T;
B.            Phase shift between phases of 360/n, where n is the number of phases;
C.            Trailing edge modulation;
D.            Operation with small signal variation in duty cycle Ton/T (near steady state), and with low gain at the switching frequency of the converter;
E.            The current reference Iref which is followed by the controller is substantially invariant, or changes slowly.
[0072]        TABLE 1
2012210145.tif 000023
[0073]        In table 1, Vout is the output voltage of the converter, L is the value of inductor L1, dTon(1) is a differential change in on-time for phase 1, and dTon(2) is a differential change in on-time for phase 2.
[0074]        From table 1 it can be seen that the sample data for each phase has a differential value that is dependent on changes in its own on-time away from the steady state (dTon/dT).  This relationship can be used to balance the on-time and thus the current in each phase.  That is to say, table 1 demonstrates that an imbalance in on-time will result in differential changes in current.
[0075]        Figure 6 illustrates a Proportional Integral Derivative (PID) controller 60 for use with the interleaved boost converter shown in figure 2, in accordance with an embodiment of the present invention.
[0076]        An analogue to digital converter (ADC) (not shown) is used to sample the input current I flowing in the return line 26 of the converter 20, and to convert this analogue measurement into a digital signal Isense.  The ADC samples the input current once for each phase within each full cycle of the operating frequency, at a fixed point in the waveform.
[0077]        A single current sensing means is preferably used for both phases.  That is to say, a single current sense circuit and/or the same ADC is preferably used for both (all) phases.  This eliminates a number of potential errors causes by electrical noise in the current sense up to the ADC. 
[0078]        It will be appreciated that the, or another, ADC may also sample other analogue measurements, for example, the output voltage Vout between output terminals 23, 24 in converter 20 and the input voltage Vin between nodes n3, n4.
[0079]        The signal Isense is provided to a multiplexer module mux1.  Depending on which switch which has most recently switched off at the sample point, the multiplexor mux1 outputs a signal Iphase1 or Iphase2.  Iphase1 represents the most recent sampled input current associated with phase 1, and Iphase2 represents the most recent sampled input current for phase 2.  Since the input current is sampled once during each phase, these two signals will always represent the two most recent input current measurements.
[0080]        Signals Iphase1 and Iphase2 are provided to module 71 which subtracts Iphase2 from Iphase1 and outputs a signal Diff_Current which represents the magnitude of this difference.
[0081]        The signal Diff_Current is applied to module 72 which multiplies the signal Diff_Current by the differential current gain C and integrates it, to output a signal D which represents a differential balance term D.
[0082]        The signal Isense is also applied to module 73 which subtracts Isense from a reference current value Iref and outputs a signal Ierror which represents the magnitude of this difference.  
[0083]        The signal Ierror is applied to a multiplexer module mux2.  For phase 1 samples, the multiplexer mux2 outputs a signal Ierror1 which corresponds to Ierror, and for phase 2 samples, the multiplexer outputs a signal Ierror2 which corresponds to Ierror.  
[0084]        Signal Ierror1 is applied to module 74 which multiplies the signal Ierror1 by a multiplier B to output a signal P1 which represents a proportional term P1 for phase 1.
[0085]        Signal Ierror2 is applied to module 75 which multiplies the signal Ierror2 by a multiplier B to output a signal P2 which represents a proportional term P2 for phase 2.
[0086]        The signal Ierror is also applied to a module 76 which multiplies the signal Ierror by a multiplier A, and integrates it, to output a signal I which represents a common integral term.
[0087]        Signal D and signal P1 are applied to module 77.  Signal I and the output of module 77 are applied to module 78 to provide an output signal which represents the sum of the proportional error term and the integrated error term, minus the differential balance term.
[0088]        Signal D and signal P2 are applied to module 79.  Signal I and the output of adder module 79 are applied to an module 80 to provide an output signal, which represents the sum of the proportional error term, the integrated error term, and the differential balance term.
[0089]        The output signals of the PID controller are suppled to the digital pulse width modulators dPWM1 and dPWM2 which drive the switches M1 and M2.  The proportional P and integral I terms ensure that the converter follows a reference Iref.  The differential term D corrects current imbalances between phases.  It will be appreciated that multipliers A, B and C weight the respective differential, proportional and integrated terms.  The values of these terms are determined in accordance with the properties of the device and/or external conditions, to result in suitable output signals.
[0090]        Figures 7, 8 and 9 are flow charts which illustrate the operation of the controller of figure 6.
[0091]        Figure 7 illustrates Task 1, which calculates the current reference Iref to be followed by the converter.  Figure 8 illustrates Task 2, which calculates the proportional, integral and differential terms of the converter, and updates the ADC and the digital PWM module for phase 1.  Figure 9 illustrates Task 3, which includes the same steps as Task 2, performed in relation to phase 2. 
[0092]        The three tasks are called periodically during the operation of the converter, typically as interrupts.  Tasks 2 and 3 are synchronized with the control signals PWM1 and PWM2, and are called after completion of the ADC conversion of the input current.  Task 1 is typically called at a lower rate than Tasks 2 and 3, and is preferably called in a way that it is not running when Tasks 2 and 3 are running, or can be interrupted by them.
[0093]        The controller may perform other tasks which enable initialization of the controller, and other housekeeping functions.  Such tasks will be straightforward for a person skilled in the art to implement, and are not described here.
[0094]        With reference to figure 7, at step 701 of Task 1, the controller reads an output voltage sample Vsample, as sensed by an ADC (not shown).  At step 702, the controller calculates the difference between a reference voltage Vref and Vsample, VError = Vref - Vsample.  At step 703, the controller calculates the new current reference Iref using VError determined at step 702.  At step 704, the task ends.
[0095]        With reference to figure 8, at step 801 of Task 2, the controller reads the input current sample Isample for phase 1, as sensed by the ADC (not shown).  At step 802, the controller calculates the difference between Isample and Istored, Diff_Current = Isample - Istored, where Istored represents the input current sample sensed during the previous phase. At step 803, the controller updates the integral Int of the differential current term, Int = Int + Diff_Current*C, where C is the differential current gain.  The differential term used to balance the current is the integral of Diff_Current*C.  At step 804, the controller stores Isample as Istored.  At step 805, the controller calculates the difference between the reference current Iref and Isample, Ierror1 = Iref - Isample.  At step 806, the controller updates the integral error term I according to I  =  I  +  IError1*A, where A is a multiplier which weights the integral error term.  At step 807, the controller calculates the proportional error term P = IError1*B, where B is a multiplier which weights the proportional error term.  At step 808, the controller uses the values calculated for P, I and D to calculate the new duty cycle for the switching device associated with phase 1 of the converter.  That is to say, the on-time Ton for this converter is adjusted.  The controller also determines the next sampling point.  At step 809, the controller updates the digital PWM module dPWM1 which controls the operation of the phase 1 switching devices, to apply the updated duty cycle.  The controller also updates the ADC with the new sampling point.  At step 810, the task ends.
[0096]        With reference to figure 9, Task 3 comprises steps which correspond to those of Task 2, except that Isample is read at the phase 2 sample point.
[0097]        If the phases are balanced, then the average current  in each phase can be calculated from the input current, since the number of active phases will always be known by the controller.  For example, in the case of 2 phases, and an input current of 2I, the current in each phase is approximately I.  Thus, the current in each phase can be limited to a safe level by controlling the input current.  Accordingly, the current in each phase does not need to be measured directly.
[0098]        The controller, that seeks to maintain the input current at a reference level Iref, will try to adjust for variations in input current.  Thus, if the on-time of one phase is incorrect, causing the current in that phase to deviate from the required value, the input current will also change, causing the on-time of both (or all) phases to be adjusted in an attempt to bring the input current to the required value.  Whilst this is taking place, the on-time in both (or all) phases will be adjusted, but the timing imbalance will remain.  Once steady state with imbalance has been established, the imbalance will not be seen in the input current.  For example, if steady state is achieved with a phase 1 current of 1A and a phase 2 current of 2A, the input current will be 3A, and will look identical in terms of shape and ripple to the input current achieved with a balanced current of 1.5A in each phase.  However, during the period over which the current in each phase is changing from an initial value (e.g. 0A) to the steady state values, the on-times in each phase must be different, in order for the current in each phase to reach different values.  This difference in on-times can be detected and corrected, in order to balance the current.  For this reason, an integrator is used to record the variations which occur during transient operation.  This enables the controller to remember what it learns whilst the current is changing.  In some applications, including for example PFC applications, the current is always varying, so that the controller is Alearning@ all the time.
[0099]        A PFC circuit is continually operating in a transient state as the input current seeks to follow a changing AC reference signal, and the differential current term will be continually updated.
[0100]        However, for an application running from a DC input, the controller will only be updated when changes occur such as at start-up, during changes in output load, and if drift occurs within the circuit.  A digital implementation of the controller is preferred in such cases, although, in general, an analogue implementation is possible.
[0101]        For AC applications it is preferable to reset the digital controller prior to re-starting the converter after going through a mains zero crossing.
[0102]        For the 2-phase interleaved converter illustrated in figure 2, the sample point of the input current is dependent on the operating duty cycle, and is preferably defined relative to the start of the on-time Ton for each phase, as shown in Table 2.
[0103]        TABLE 2
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[0104]        Using the sampling points shown in table 2, the controller of figure 6 is able to control the PWM signals PWM1 and PWM2 to cause the converter to follow a reference voltage Iref, and is also able to correct for current imbalances between phases through adjustments to the on-time (duty cycle) of the switches.  
[0105]        From equation (1), it can be seen that any current imbalance that occurs whilst timing balance is being restored will be corrected due to the winding resistance, once timing balance is restored.
[0106]        To determine the required gain for the differential current gain C, an exemplary 400W prototype design based on a Texas Instruments TMS320F28027 Piccolo microcontroller using a 3-state switching cell is considered.
[0107]        The integrated differential current term Int is given by equation (2).
Int = Int*Z-1 + C*(Isample-Isample*Z-1)  (2)
where Zn represents the nth sample of a signal.  Thus, for example, Isample*Z-1 represents the previous value of Isample.
[0108]        The value of PFC inductor L1 is L = 150μH, the switching period is T = 10μs, and the PFC output voltage Vout = 380V.
[0109]        The minimum value of C would be where the rate of change in on-time is just sufficient to prevent saturation of one of the magnetic components in the circuit, the worst case in this design being the transformer T1.
[0110]        The digital PWM module has integer step sizes of 25ns.  For the purpose of calculation, the size of the fractional steps stored in a 16 bit register may be considered to be 25ns/162 = 25ns/65536.  However, only the top 8 bits of the fractional term are actually used by the digital PWM module in the TMS320F28027.
[0111]        The on-time error due to component variation can be assumed to be dTon  <  50ns
[0112]        The current change per cycle is given by equation (3).
dI = Vout*dT/2L(3)
[0113]        In the worst case, the transformer flux swing per cycle is given by equation (4).
dB  =  (Vout/2)*dT/nAe(4)
where nAe is the product of core area and number of turns.  In the present example nAe = 23T X 119um2 =2.7e-3.
[0114]        In the worst case, the peak flux, which is given by equation (5) is +/-150mT;
B = Vout*5us/nAe            (5)
[0115]        The saturation flux density of the core is >300mT;
[0116]        If dT in equation (4) is 50ns (the maximum on-time variation), then dB = 3.5mT.  To a first approximation, B/dB  = 150/3.5 = 43.  Hence dT must be correct in 43 switching cycles.
[0117]        From equation (3), dI = 63mA.  Assuming 488 counts per Amp (current sense gain), this corresponds to 31 counts.
[0118]        Thus, to a first approximation, in order to correct dTon without saturation 30 counts*43 cycles*C >= 65536, where 65536 represents +/- 1 integer step or +/-25ns change in on-time.
[0119]        This gives a minimum value for the differential current gain, C >=52.
[0120]        Although it is preferable to prevent any saturation of the transformer, transient saturation of the transformer,  ie operation with C < 52 is still possible.  In this case the transformer will saturate causing a higher effective difference in on-times that will cause larger differential signals.  Balance can still be achieved in this way because once timing balance is restored the transformer will automatically come back to a point of balance as a result of  equation (1).  However, operation with high current stress in one phase must be tolerated whilst the balancing takes place.
[0121]        The upper limit of C should be selected such that the balancing term does not have a significant impact on changes in duty-cycle from the controller.
[0122]        A step size dTstep, applied by the control algorithm corresponds to dTstep*65536/25ns fractional steps, and 1.3e6*dTstep*488 counts (from equation (3)).
[0123]        Thus, the on-time reduction in fractional steps caused by the balancing term per cycle is given by 1.3e6*dTstep*488*C.
[0124]        Accordingly, it is preferable to have 1.3e6*dTstep*488*C << dTstep *65536/25ns, which corresponds to C << 4132.
[0125]        Thus, in the example given, a preferred range of values for C is given by 52 < C <<4132.  The preferred range would be 52<c<413.
[0126]        Figure 12 shows operating waveforms for the prototype controller described above, with near perfect timing for the two phases.  It can be seen that the current waveform in the transformer is substantially symmetric.  
[0127]        Figure 13 shows operating waveforms for the prototype controller, where the initial on-time for phase 1 is extended by 50ns, with the differential current gain C set to zero, such that no current balancing is performed.  The resulting current has a significant 100kHz sawtooth waveform rather than the 200kHz expected for an interleaved converter.  This indicates that the transformer has saturated, and the converter is significantly unbalanced.
[0128]        Figure 14 shows operating waveforms for the prototype controller, where the initial on-time for phase 1 is extended by 50ns, and the differential current gain C is set to 104.  Here it an be seen that current balance is restored.   
[0129]        In figures 12 to 14, line Z1 represents the current in phase 2 of the transformer, line Z2 shows the gate drive signal from the microcontroller for phase 1, line Z3 shows the gate drive signal from the microcontroller for phase 2, and line Z4 shows the current sense signal at the input of the ADC (0.5V/A).
[0130]        Small differences in one-time that create cycle-to-cycle current changes below the resolution of the ADC will be ignored.  This means that a small timing error will remain, which must be balanced by the resistances in the circuit.
[0131]        In the case of a boost converter:
Vout*dTresidual/T = Idc*R    (5)
[0132]        This places a limit on the acceptable ADC resolution and allowable circuit resistances.  In the case of the 400W prototype converter, the ADC resolution is 1.5mA.  Hence, dTresidual = 1.2ns, using the equations in Table 1.  
[0133]        Accordingly, Idc = 46mV/R.
[0134]        R is approximately 0.5R, such that Idc < 100mA, which is 5% of the current in each phase at low line, and represents a dc flux of approximately 40mT in the transformer. This is well within the capability of the ferrite used.
[0135]        Preferably, the sum of the ac and dc flux will be less than the saturation flux density, which is the case in the example above.
[0136]        The invention has been described in terms of a 2-phase interleaved boost converter of the type illustrated in figure 2.  However, the invention is equally applicable to other configurations.  
[0137]        Figure 1 illustrates an alternative configuration of  a 2 phase interleaved power converter which may be controlled by a controller in accordance with an embodiment of the present invention. The converter of figure 1 is similar to that of figure 2, except that the inductor L1 is omitted, and the magnetically coupled inductive elements of the transformer T1 are replaced by separate inductors LA, LB.
[0138]        Figure 10 shows representative current waveforms which illustrate operation of the converter of figure 1 at 66% (greater than 50%) duty cycle.  In this example, the mid-point of each rising slope of the input current represent suitable sample points, and each sample point is associated with the phase for which turn-off has most recently occurred.
[0139]        Alternatively, where sampling noise is present, the mid-point of each down slope of the input current may be suitable sample points due to the trade off between the ability to measure the current at very light load and the ability to measure the signal correctly from the noise at high current.
[0140]        In figures 1 and 2, the converters include a four diode bridge rectifying circuit 25.  However, it will be appreciated that alternative rectifying circuits may be used.  Moreover, in the case of a DC voltage input, a rectifying circuit is not required.
[0141]        The above description concerns 2-phase interleaved power converters.  However, the principles of the invention can be applied to power converters with more than 2 phases.
[0142]        A converter with more than 2 phases may be similar to the circuits illustrated in figures 1 and 2, except additional sub-circuits are connected in parallel.  In general, an n-phase interleaved power converter comprises n interleaved sub-circuits, where n is an integer greater than 1, and the switching devices in the respective circuits are operated with a phase difference of substantially 360/n degrees.  
[0143]        Figures 11a, 11b and 11c show representative waveforms for a 3 phase interleaved converter operating at less than 33% duty cycle, 33-66% duty cycle, and above 66% duty cycle respectively.  A suitable sample point for phase 3 is indicated by black dot in each figure.  In each case, it can be seen that the sample point is located mid-way along the first rising slope following turn-off of the switch associated with phase 3.  Similarly, suitable sample points for phases 1 and 2 (not shown) are located mid-way along the first rising slope following turn-off of the switch associated with the respective phase.
[0144]        More generally, the principles of the invention can be extended to any number of phases, in which case the sample points for each phase are preferably located mid-way along the first rising slope in the input current following turn-off of the switch associated with the respective phase. Furthermore, in the case of operating over 50% duty-cycle the sample points for each phase are preferably located mid-way along the first down slope in the input current following turn-off of the switch associated with the respective phase. 
[0145]        The invention is described in terms of continuous conduction mode operation. However, the principles of the invention also apply for discontinuous and boundary mode operation.
[0146]        Moreover, the invention has been described above in terms of a boost converter.  However, it will be appreciated that the principles of the invention can be used to provide current balance in power circuit topologies other than a boost converter.  For example, a buck converter.
1.            An interleaved power converter for converting a DC voltage source into a DC voltage output, the converter comprising:-
two or more sub-circuits connected in parallel, each sub-circuit comprising an inductive element, a rectifying element and a controllable switching device connected for converting a DC voltage source into a DC voltage output;
driving means for driving the switching device of each sub-circuit to repeatedly switch on at a time t1 and off at a time t2, with a phase difference between the switch-on times t1 of each switching device; 
current sensing means for repeatedly determining an input current value associated with each sub-circuit, by sensing the input current of the converter at a sample point a pre-determined time relative to the switch-on time t1 or the switch-off time t2 of said switching device; and
control means comprising:-
comparator means for comparing the input current value determined at each sample point with the input current value determined at the preceding sample point, to obtain a measure of current imbalance attributable to one or both of the sub-circuits with which the compared input current values are associated; and 
current balancing means for adjusting the time interval Ton from t1 to t2, for one or both of the sub-circuits with which the compared input current values are associated, to compensate for said current imbalance. 
2.            A converter as claimed in claim 1 having n sub-circuits, wherein the phase difference between the switching devices is preferably substantially 360/n degrees.
3.            A converter as claimed in claim 1 wherein n = 2 and the phase difference between the switching devices is preferably substantially 180 degrees.
4.            A converter as claimed in any preceding claim wherein the current balancing means is configured to adjust the time interval Ton from t1 to t2, for the sub-circuits with which the latest sensed input current value is associated, to compensate for said current imbalance.
5.            A converter as claimed in any preceding claim wherein the current sensing means is configured to repeatedly determine said input current value associated with each sub-circuit, by sensing the input current of the converter at a sample point after the switch-on time t1 of said switching device.
6.            A converter as claimed in any preceding claim wherein the current sensing means is configured to repeatedly determine said input current value associated with each sub-circuit, by sensing the input current of the converter at a sample point after the switch-off time t2 of said switching device. 
7.            A converter as claimed in any preceding claim wherein the sample point is calculated to coincide with a rising slope of the input current waveform. 
8.            A converter as claimed in any preceding claim wherein the sample point for each sub-circuit is calculated to coincide with the first rising slope of the input current after the switch-off time t2 for the switching device of the corresponding sub-circuit.
9.            A converter as claimed in claim 7 or 8 wherein the sample point is calculated to be located substantially mid-way along a rising slope of the input current waveform.
10.            A converter as claimed in any preceding claim, having 2 sub-circuits, wherein the sample point associated with each sub-circuit is substantially Ton/2 + T/2 after the most recent switch-on time t1 of said sub-circuit, for operation at <=50% duty cycle.
11.            A converter as claimed in any one of claims 1 to 6 wherein the sample point is calculated to coincide with a down slope of the input current waveform.
12.            A converter as claimed in any preceding claim having 2 sub-circuits, wherein the sample point associated with each sub-circuit is substantially Ton/2-T/4 after the most recent switch-on time t1 of said sub-circuit, for operation at >50% duty cycle.
13.            A converter as claimed in any preceding claim wherein the control means further comprises current following means for adjusting the time interval Ton from t1 to t2 of each sub-circuit to cause the input current of a converter to follow a reference current.
14.            A converter as claimed in any preceding claim wherein the control means comprises a Proportional Integral Differential (PID) controller.  
15.            A converter as claimed in any preceding claim wherein a differential term is used to adjust for current imbalance.  
16.            A converter as claimed in any preceding claim wherein a proportional and/or an integral term is used to cause the converter to follow a reference current.
17.            A controller for an interleaved power converter, 
wherein an interleaved power converter comprises two or more sub-circuits connected in parallel, each sub-circuit comprising an inductive element, a rectifying element and a controllable switching device connected for converting a DC voltage source into a DC voltage output, and driving means for driving the switching device of each sub-circuit in the converter to repeatedly switch on at a time t1 and off at a time t2, with a phase difference between the switch-on times t1 of each switching device; 
the controller comprising:-
receiving means for repeatedly receiving a signal which represents an input current value associated with each sub-circuit at a sample point a pre-determined time relative to the switch-on time t1 or the switch-off time t2 of said switching device;
comparator means for comparing the input current value determined at each sample point with the input current value determined at the preceding sample point, to obtain a measure of current imbalance attributable to one or both of the sub-circuits with which the compared input current values are associated; and 
current balancing means for determining the time interval Ton from t1 to t2, for one or both of the sub-circuits with which the compared input current values are associated, to compensate for said current imbalance. 
18.            A multi-phase interleaved power converter for converting a DC voltage source into a DC voltage output, the converter comprising:-
two or more sub-circuits connected in parallel, each sub-circuit comprising an inductive element, a rectifying element and a controllable switching device connected for converting a DC voltage source into a DC voltage output;
driving means for driving the switching device of each sub-circuit to repeatedly switch on at a time t1 and off at a time t2, with a phase difference between the switch-on times t1 of each switching device, such that each sub-circuit is associated with a different phase of the converter; and
current sensing means for repeatedly determining an input current value associated with each phase, by sensing the input current of the converter at a sample point a pre-determined time relative  to the switch-on time t1 or the switch-off time t2 of the switching device; and
control means comprising:-
comparator means for comparing the input current value determined for each phase with the input current value determined for the preceding phase, to obtain a measure of current imbalance between said phases; and 
current balancing means for adjusting the time interval Ton from t1 to t2, for one or both of the sub-circuits with which the compared input current values are associated, to compensate for said current imbalance.
19.            A controller for a multi-phase interleaved power converter, 
wherein a multi-phase interleaved power converter comprises two or more sub-circuits connected in parallel, each sub-circuit comprising an inductive element, a rectifying element and a controllable switching device connected for converting a DC voltage source into a DC voltage output, and driving means for driving the switching device of each sub-circuit to repeatedly switch on at a time t1 and off at a time t2, with a phase difference between the switch-on times t1 of each switching device, such that each sub-circuit is associated with a different phase of the converter;
the controller comprising:-
receiving means for repeatedly receiving a signal which represents an input current value associated with each phase at a sample point a pre-determined time relative to the switch-on time t1 or the switch-off time t2 of said switching device;
comparator means for comparing the input current value determined for each phase with the input current value determined for the preceding phase, to obtain a measure of current imbalance between said phases; and 
current balancing means for determining the time interval Ton from t1 to t2, for one or both of the sub-circuits with which the compared input current values are associated, to compensate for said current imbalance.
1. ABSTRACT
INTERLEAVED POWER CONVERTER AND CONTROLLER THEREFOR
An interleaved power converter for converting a DC voltage source into a DC voltage output, the converter comprising:-
two or more sub-circuits connected in parallel, each sub-circuit comprising an inductive element (L1, T1), a rectifying element (D1, D2) and a controllable switching device (M1, M2) connected for converting a DC voltage source (25) into a DC voltage output (23,24);
driving means (PWM1, PWM2) for driving the switching device of each sub-circuit to repeatedly switch on at a time t1 and off at a time t2, with a phase difference between the switch-on times t1 of each switching device; 
current sensing means for repeatedly determining an input current value associated with each sub-circuit, by sensing the input current of the converter at a sample point a pre-determined time relative to the switch-on time t1 or the switch-off time t2 of said switching device; and
control means comprising:-
comparator means for comparing the input current value determined at each sample point with the input current value determined at the preceding sample point, to obtain a measure of current imbalance attributable to one or both of the sub-circuits with which the compared input current values are associated; and 
current balancing means for adjusting the time interval Ton from t1 to t2, for one or both of the sub-circuits with which the compared input current values are associated, to compensate for said current imbalance. 
2. Representative Drawing
[Fig 2]
【図１】
2012210145.tif 000025
【図２】
2012210145.tif 000026
【図３ａ】
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【図３ｂ】
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【図４】
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【図５ａ】
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【図５ｂ】
2012210145.tif 000031
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2012210145.tif 000036
【図１１ａ】
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【図１１ｂ】
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【図１１ｃ】
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【図１２】
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【図１３】
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【図１４】
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