(57)【要約】【課題】エピタキシャル層および高濃度埋め込み拡散領域を有することなく、順バイアス動作時の基板リーク電流を効果的に抑制する。【解決手段】Ｐ型半導体基板１内にＮ型拡散領域２を備え、Ｎ型拡散領域２内に、Ｐ型拡散領域３と、Ｐ型拡散領域３とは平面的に離間した位置に形成された高濃度Ｎ型拡散領域４とを備えている。Ｐ型拡散領域３内には、高濃度Ｎ型拡散領域５と高濃度Ｐ型拡散領域６が形成され、Ｐ型拡散領域３の上で高濃度Ｎ型拡散領域５と高濃度Ｎ型拡散領域４の間には、ゲート酸化膜を介してゲート電極７が形成され、ゲート電極７の一方端部が高濃度Ｎ型拡散領域５上にオーバーラップして形成されている。【選択図】図１
2012004460.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層上に形成される半導体装置において、
該半導体層上に形成された第２導電型の第１拡散領域と、
該第１拡散領域内に形成された第１導電型の第２拡散領域と、
該第２拡散領域内に形成された第２導電型の第１高濃度拡散領域および第１導電型の第２高濃度拡散領域と、
該第１拡散領域内で該第２拡散領域と所定距離だけ離間した位置に形成された第２導電型の第３高濃度拡散領域と、
該第１高濃度拡散領域と該第３高濃度拡散領域の間上にゲート絶縁膜を介して形成されたゲート電極とを備え、
該ゲート電極が該第１高濃度拡散領域上にオーバーラップして形成され、該ゲート電極が、該第１高濃度拡散領域および該第２高濃度拡散領域と同電位に電気的に接続されている半導体装置。
【請求項２】
前記第１高濃度拡散領域、前記第３高濃度拡散領域および、これらの間上に設けられた前記ゲート電極により逆バイアスＭＯＳＦＥＴが構成されている請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の一端と前記第３高濃度拡散領域とは所定距離だけ離間している請求項１に記載の半導体装置。
【請求項４】
前記第１高濃度拡散領域、前記第２高濃度拡散領域および前記ゲート電極がアノード電極に接続され、前記第３高濃度拡散領域がカソード電極に接続されている請求項１に記載の半導体装置。
【請求項５】
前記第２導電型の第１拡散領域内に第２導電型の第３拡散領域を備え、該第３拡散領域内に前記第３高濃度拡散領域を備えた請求項１に記載の半導体装置。
【請求項６】
前記第２導電型の第１拡散領域内に、前記第１導電型の第２拡散領域と前記第３高濃度拡散領域との間に形成された絶縁分離膜を備えた請求項１に記載の半導体装置。
【請求項７】
前記第２導電型の第１拡散領域内に第２導電型の第３拡散領域を備え、該第３拡散領域内に前記第３高濃度拡散領域および絶縁分離膜を備え、該絶縁分離膜は前記第１導電型の第２拡散領域と該第３高濃度拡散領域との間に形成された請求項１に記載の半導体装置。
【請求項８】
前記第２拡散領域と前記第３拡散領域とは、前記ゲート電極下で所定距離だけ離間している請求項５または７に記載の半導体装置。
【請求項９】
前記第２拡散領域と前記絶縁分離膜とは、前記ゲート電極下で所定距離だけ離間している請求項７に記載の半導体装置。
【請求項１０】
前記絶縁分離膜は、前記ゲート電極の前記第３高濃度拡散領域側の一端下を含む所定距離だけ設けられている請求項６、７および９のいずれかに記載の半導体装置。
【請求項１１】
前記第１導電型の第２拡散領域の底部に、高エネルギー注入により形成された第２導電型の埋め込み拡散領域を備えた請求項１に記載の半導体装置。
【請求項１２】
前記第１導電型の半導体層が第１導電型の半導体基板である請求項１に記載の半導体装置。
【請求項１３】
前記第１導電型の半導体層が第１導電型の拡散領域である請求項１に記載の半導体装置。
【請求項１４】
高耐圧ダイオードである請求項１に記載の半導体装置。
【請求項１５】
第１導電型の半導体層上に形成される半導体装置の製造方法において、
該半導体層上に第２導電型の第１拡散領域を形成する工程と、
該第１拡散領域内に第１導電型の第２拡散領域を形成する工程と、
該第２拡散領域内に第２導電型の第１高濃度拡散領域および第１導電型の第２高濃度拡散領域を形成する工程と、
該第１拡散領域内で該第２拡散領域と所定距離だけ離間した位置に第２導電型の第３高濃度拡散領域を形成する工程と、
該第１高濃度拡散領域と該第３高濃度拡散領域の間上にゲート絶縁膜を介して、該第１高濃度拡散領域と上下でオーバーラップするようにゲート電極を形成する工程と、
該ゲート電極を、該第１高濃度拡散領域および該第２高濃度拡散領域と同電位に電気的に接続する工程とを有する半導体装置の製造方法。
【請求項１６】
前記第１拡散領域内に第１導電型の第２拡散領域を形成する工程は、該第１拡散領域内に該第２拡散領域と所定距離を置いて第２導電型の第３拡散領域を形成する工程を含み、前記第１拡散領域内で該第２拡散領域と所定距離だけ離間した位置に第２導電型の第３高濃度拡散領域を形成する工程は、該第１拡散領域内の該第３拡散領域内に該第３高濃度拡散領域を形成する請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１拡散領域内に第１導電型の第２拡散領域を形成する工程は、該第１拡散領域内に該第２拡散領域と所定距離を置いて絶縁分離膜を形成する工程を含む請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記第１拡散領域内に第１導電型の第２拡散領域を形成する工程は、該第１拡散領域内に該第２拡散領域と所定距離を置いて第２導電型の第３拡散領域を形成すると共に、該第３拡散領域内に該第２拡散領域と所定距離を置いて絶縁分離膜を形成する工程を含み、前記第１拡散領域内で該第２拡散領域と所定距離だけ離間した位置に第２導電型の第３高濃度拡散領域を形成する工程は、該第１拡散領域内の該第３拡散領域内に該第３高濃度拡散領域を形成する請求項１５に記載の半導体装置の製造方法。
【請求項１９】
前記第１拡散領域内に第１導電型の第２拡散領域を形成する工程は、該第２拡散領域の底部に、高エネルギー注入により第２導電型の埋め込み拡散領域を形成する工程を含む請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、整流を行うデバイスの高耐圧ダイオードなどの半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
この種の従来の半導体装置としての高耐圧ダイオードは、モノシリック集積回路において形成される、整流を行うデバイスの代表的なものとして、昇圧コンバータ、降圧コンバータ、バッテリ充電器など、パワーマネージメント分野において重要な役割を果たしている。
【０００３】
しかし、集積回路の中に高耐圧ダイオードを形成した場合、接合部周辺の寄生バイポーラトランジスタの影響により、順方向使用時に基板へのリーク電流が発生し、消費電力が増大してしまうという問題点がある。
【０００４】
以下、図１８（ａ）および図１８（ｂ）を参照しながら、特許文献１に記載の従来の高耐圧ダイオード１００について詳細に説明する。
【０００５】
図１８（ａ）は、特許文献１に開示されている従来の高耐圧ダイオードを模式的に示す縦断面図であり、図１８（ｂ）は、図１８（ａ）の縦断面図において順バイアス時の電流パスＩ１、Ｉ２および基板リーク電流を説明するための図である。
【０００６】
図１８（ａ）に示すように、従来の高耐圧ダイオード１００は、Ｐ型半導体基板１０１と、Ｐ型半導体基板１０１上に形成されたＮ型半導体層１０２と、Ｎ型半導体層１０２内に、アノード領域として作用する第１のＰ型拡散領域１０３と、Ｐ型拡散領域１０３と電気的に接続された第２のＰ型拡散領域１０４と、Ｐ型拡散領域１０３と離間して形成されたＮ型拡散領域１０７を備えている。
【０００７】
また、Ｐ型拡散領域１０３内には、高濃度Ｐ型拡散領域１０６が形成され、Ｐ型拡散領域１０４内には高濃度Ｎ型拡散領域１０５、Ｎ型拡散領域１０７内には高濃度Ｎ型拡散領域１０５Ａが形成されている。
【０００８】
なお、高濃度Ｐ型拡散領域１０６の上にはアノード電極、高濃度Ｎ型拡散領域１０５の上にはカソード電極が形成されている。高濃度Ｎ型拡散領域１０５Ａはカソード電極により高濃度Ｎ型拡散領域１０５と電気的に同電位に接続されている。
【０００９】
一般的に、ＰＮ接合ダイオードはＰ型拡散領域で構成されるアノード領域とＮ型拡散領域で構成されるカソード領域のＰＮ接合により形成され、順バイアス時には、アノード領域からカソード領域に向かって順方向電流が流れ、逆バイアス時には電流が遮断される、いわゆる整流作用を有している。
【００１０】
上記従来の高耐圧ダイオード１００においては、逆バイアス時には、図１８（ａ）に示すＬ、およびＰ型拡散領域１０３、Ｐ型拡散領域１０４のプロファイルを調整することにより、高耐圧化を実現し、逆バイアス時の電流を良好に遮断することができる。
【００１１】
一方、順バイアス時には、図１８（ｂ）に示すように、アノードの高濃度Ｐ型拡散領域１０６に＋電源を接続し、カソードの高濃度Ｎ型拡散領域１０５および高濃度Ｎ型拡散領域１０５Ａをグランドに接続することにより、高濃度Ｐ型拡散領域１０６から第１のＰ型拡散領域１０３、および第２のＰ型拡散領域１０４を経て、高濃度Ｎ型拡散領域１０５に至る電流パスＩ１と、高濃度Ｐ型拡散領域１０６から第１のＰ型拡散領域１０３を経て、Ｎ型半導体層１０２、さらにＮ型拡散領域１０７、および高濃度Ｎ型拡散領域１０５Ａに至る電流パスＩ２が存在する。
【００１２】
このとき、アノード領域のＰ型拡散領域（第１のＰ型拡散領域１０３、第２のＰ型拡散領域１０４および高濃度Ｐ型拡散領域１０６；エミッタ）とＮ型半導体層１０２（ベース）、Ｐ型半導体基板１０１（コレクタ）から構成される寄生ＰＮＰＴｒが形成されている。電流パスＩ１は問題ないが、電流パスＩ２によって、Ｎ型半導体層１０２の不純物濃度が薄く、Ｎ型半導体層１０２の電位がアノード領域のＰ型拡散領域に対して順バイアスになるため、寄生ＰＮＰＴｒがオンして、Ｐ型半導体基板１０１に基板リーク電流が流れるという課題を有している。
【００１３】
図１８（ｂ）に示すように、この従来構造において、順バイアス時の基板リーク電流を抑制するために、Ｎ型半導体層１０２の不純物濃度を上げるかまたは、Ｎ型半導体層１０２の厚さを増大させることが考えられるが、一般的には、Ｎ型半導体層１０２は、他のデバイスと併用しているため、他のデバイスへの影響が大きく、このことは実現が困難となっている。この基板リーク電流が増加すると、消費電力が増加すると共に、基板電位が揺れて不安定になって誤動作を起こしてしまう。
【００１４】
そこで、順バイアス時の基板リーク電流の抑制を目的として、特許文献２において、別の手段が開示されている。
【００１５】
以下、図１９を参照しながら、特許文献２に記載の従来の高耐圧ダイオード２００について説明する。
【００１６】
図１９は、特許文献２に開示されている従来の高耐圧ダイオードの要部断面構造を模式的に示す縦断面図である。
【００１７】
図１９に示すように、従来の高耐圧ダイオード２００は、Ｐ型半導体基板２０１と、このＰ型半導体基板２０１上に形成されたＮ型埋め込み拡散領域２０８と、さらにその上に形成されたＰ型半導体層２０２を備えている。このＰ型半導体層２０２内には、アノード領域として作用するＰ型拡散領域２０３と、Ｐ型拡散領域２０３と離間して形成されたＮ型拡散領域２０７を備えている。
【００１８】
また、Ｐ型拡散領域２０３と離間して形成され、さらにＮ型埋め込み拡散領域２０８とその底部で接続されるように形成されたＮ型シンカー領域２０９を備えている。
【００１９】
さらに、Ｎ型拡散領域２０７とＮ型埋め込み拡散領域２０８との間に形成されたＰ型拡散領域２０４を備えている。
【００２０】
さらに、各Ｐ型拡散領域２０３内にはそれぞれ高濃度Ｐ型拡散領域２０６がそれぞれ形成されている。また、Ｎ型拡散領域２０７内には高濃度Ｎ型拡散領域２０５が形成されている。さらに、各Ｎ型シンカー領域２０９内にはそれぞれ高濃度Ｎ型拡散領域２０５Ａがそれぞれ形成されている。
【００２１】
なお、高濃度Ｐ型拡散領域２０６の上にはアノード電極、高濃度Ｎ型拡散領域２０５の上にはカソード電極が形成され、高濃度Ｎ型拡散領域２０５Ａはアノード電極により高濃度Ｎ型拡散領域２０５と電気的に同電位に接続されている。
【００２２】
また、アノード領域とカソード領域の間には、逆バイアス時の高耐圧化を目的として、ゲート電極２１０が形成され、アノード電極とゲート電極２１０は、電気的に同電位に接続されている。
【００２３】
上記従来の高耐圧ダイオード２００においては、逆バイアス時には、図１９に示すＬ、およびＮ型拡散領域２０７のプロファイルを調整することにより、高耐圧化を実現し、逆バイアス時の電流を良好に遮断することができる。
【００２４】
一方、順バイアス時の電流パスは、図１９に示すように、高濃度Ｐ型拡散領域２０６から第１のＰ型拡散領域２０３、さらにＰ型半導体層２０２を経て、Ｎ型拡散領域２０７、さらに高濃度Ｎ型拡散領域２０５に至る電流パスとなっている。
【００２５】
このとき、アノード領域のＰ型拡散領域（Ｐ型拡散層２０２、Ｐ型拡散領域２０３および高濃度Ｐ型拡散領域２０６；エミッタ）、Ｎ型埋め込み拡散領域２０８（ベース）、Ｐ型半導体基板２０１（コレクタ）から構成される寄生ＰＮＰＴｒが形成されるが、Ｎ型埋め込み拡散領域２０８の不純物濃度が高いこと、および、順バイアス動作時に、Ｎ型埋め込み拡散領域２０８がアノード電位と同電位に、高濃度のＮ型シンカー領域２０９を介して接続されていることにより、寄生ＰＮＰＴｒの動作、即ち、順バイアス動作を抑制することができて、順バイアス動作時のＰ型半導体基板２０１への基板リーク電流を大幅に改善することができる。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特表２００９−５２０３４９号公報（ＵＳ７６５９５８４Ｂ２）
【特許文献２】特表２００７−５３５８１２号公報（ＵＳ７０９５０９２Ｂ２）
【発明の概要】
【発明が解決しようとする課題】
【００２７】
しかしながら、特許文献２に記載の上記従来の高耐圧ダイオード２００では、Ｎ型埋め込み拡散領域２０８を有することを特徴構成としていることから、Ｐ型半導体基板２０１の深部に高濃度のＮ型埋め込み拡散領域２０８を高エネルギー注入により埋め込むのは困難であり、基本的に、エピタキシャル成長させた後に、そこに高濃度のＮ型埋め込み拡散領域２０８を形成する必要があり、製造上、コスト的にデメリットが生じる。
【００２８】
また、Ｎ型埋め込み拡散領域２０８の電位をアノード電位と同電位にするために、Ｐ型半導体基板２０１の深部に至るＮ型シンカー領域２０９が必要であること、さらには、Ｎ型埋め込み拡散領域２０８をカソード領域（Ｎ型拡散領域２０７、高濃度Ｎ型領域２０５）と電気的に分離するために、Ｎ型埋め込み拡散領域２０８とＮ型拡散領域２０７との間に、逆導電型のＰ型拡散領域２０４が必要であることなど、Ｎ型シンカー領域２０９やＰ型拡散領域２０４など、余分な拡散領域が必要となる。
【００２９】
本発明は、上記従来の問題を解決するもので、従来のようなエピタキシャル層および高濃度埋め込み拡散領域を有することなく、順バイアス動作時の基板リーク電流を効果的に抑制することができて、低コストで形成できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３０】
本発明の半導体装置は、第１導電型の半導体層上に形成される半導体装置において、該半導体層上に形成された第２導電型の第１拡散領域と、該第１拡散領域内に形成された第１導電型の第２拡散領域と、該第２拡散領域内に形成された第２導電型の第１高濃度拡散領域および第１導電型の第２高濃度拡散領域と、該第１拡散領域内で該第２拡散領域と所定距離だけ離間した位置に形成された第２導電型の第３高濃度拡散領域と、該第１高濃度拡散領域と該第３高濃度拡散領域の間上にゲート絶縁膜を介して形成されたゲート電極とを備え、該ゲート電極が該第１高濃度拡散領域上にオーバーラップして形成され、該ゲート電極が、該第１高濃度拡散領域および該第２高濃度拡散領域と同電位に電気的に接続されているものであり、そのことにより上記目的が達成される。
【００３１】
また、好ましくは、本発明の半導体装置において、前記第１高濃度拡散領域、前記第３高濃度拡散領域および、これらの間上に設けられた前記ゲート電極により逆バイアスＭＯＳＦＥＴが構成されている。
【００３２】
さらに、好ましくは、本発明の半導体装置において、前記ゲート電極の一端と前記第３高濃度拡散領域とは所定距離だけ離間している。
【００３３】
さらに、好ましくは、本発明の半導体装置において、前記第１高濃度拡散領域、前記第２高濃度拡散領域および前記ゲート電極がアノード電極に接続され、前記第３高濃度拡散領域がカソード電極に接続されている。
【００３４】
さらに、好ましくは、本発明の半導体装置において、前記第２導電型の第１拡散領域内に第２導電型の第３拡散領域を備え、該第３拡散領域内に前記第３高濃度拡散領域を備えている。
【００３５】
さらに、好ましくは、本発明の半導体装置において、前記第２導電型の第１拡散領域内に、前記第１導電型の第２拡散領域と前記第３高濃度拡散領域との間に形成された絶縁分離膜を備えている。
【００３６】
さらに、好ましくは、本発明の半導体装置において、前記第２導電型の第１拡散領域内に第２導電型の第３拡散領域を備え、該第３拡散領域内に前記第３高濃度拡散領域および絶縁分離膜を備え、該絶縁分離膜は前記第１導電型の第２拡散領域と該第３高濃度拡散領域との間に形成されている。
【００３７】
さらに、好ましくは、本発明の半導体装置において、前記第２拡散領域と前記第３拡散領域とは、前記ゲート電極下で所定距離だけ離間している。
【００３８】
さらに、好ましくは、本発明の半導体装置における第２拡散領域と前記絶縁分離膜とは、前記ゲート電極下で所定距離だけ離間している。
【００３９】
さらに、好ましくは、本発明の半導体装置における絶縁分離膜は、前記ゲート電極の前記第３高濃度拡散領域側の一端下を含む所定距離だけ設けられている。
【００４０】
さらに、好ましくは、本発明の半導体装置における第１導電型の第２拡散領域の底部に、高エネルギー注入により形成された第２導電型の埋め込み拡散領域を備えている。
【００４１】
さらに、好ましくは、本発明の半導体装置における第１導電型の半導体層が第１導電型の半導体基板である。
【００４２】
さらに、好ましくは、本発明の半導体装置における第１導電型の半導体層が第１導電型の拡散領域である。
【００４３】
さらに、好ましくは、本発明の半導体装置は、高耐圧ダイオードである。
【００４４】
本発明の半導体装置の製造方法は、第１導電型の半導体層上に形成される半導体装置の製造方法において、該半導体層上に第２導電型の第１拡散領域を形成する工程と、該第１拡散領域内に第１導電型の第２拡散領域を形成する工程と、該第２拡散領域内に第２導電型の第１高濃度拡散領域および第１導電型の第２高濃度拡散領域を形成する工程と、該第１拡散領域内で該第２拡散領域と所定距離だけ離間した位置に第２導電型の第３高濃度拡散領域を形成する工程と、該第１高濃度拡散領域と該第３高濃度拡散領域の間上にゲート絶縁膜を介して、該第１高濃度拡散領域と上下でオーバーラップするようにゲート電極を形成する工程と、該ゲート電極を、該第１高濃度拡散領域および該第２高濃度拡散領域と同電位に電気的に接続する工程とを有するものであり、そのことにより上記目的が達成される。
【００４５】
また、好ましくは、本発明の半導体装置の製造方法において、前記第１拡散領域内に第１導電型の第２拡散領域を形成する工程は、該第１拡散領域内に該第２拡散領域と所定距離を置いて第２導電型の第３拡散領域を形成する工程を含み、前記第１拡散領域内で該第２拡散領域と所定距離だけ離間した位置に第２導電型の第３高濃度拡散領域を形成する工程は、該第１拡散領域内の該第３拡散領域内に該第３高濃度拡散領域を形成する。
【００４６】
さらに、好ましくは、本発明の半導体装置の製造方法において、前記第１拡散領域内に第１導電型の第２拡散領域を形成する工程は、該第１拡散領域内に該第２拡散領域と所定距離を置いて絶縁分離膜を形成する工程を含む。
【００４７】
さらに、好ましくは、本発明の半導体装置の製造方法において、前記第１拡散領域内に第１導電型の第２拡散領域を形成する工程は、該第１拡散領域内に該第２拡散領域と所定距離を置いて第２導電型の第３拡散領域を形成すると共に、該第３拡散領域内に該第２拡散領域と所定距離を置いて絶縁分離膜を形成する工程を含み、前記第１拡散領域内で該第２拡散領域と所定距離だけ離間した位置に第２導電型の第３高濃度拡散領域を形成する工程は、該第１拡散領域内の該第３拡散領域内に該第３高濃度拡散領域を形成する。
【００４８】
さらに、好ましくは、本発明の半導体装置の製造方法において、前記第１拡散領域内に第１導電型の第２拡散領域を形成する工程は、該第２拡散領域の底部に、高エネルギー注入により第２導電型の埋め込み拡散領域を形成する工程を含む。
【００４９】
上記構成により、以下、本発明の作用を説明する。
【００５０】
本発明の半導体装置においては、半導体層上に形成された第２導電型の第１拡散領域と、第１拡散領域内に形成された第１導電型の第２拡散領域と、第２拡散領域内に形成された第２導電型の第１高濃度拡散領域および第１導電型の第２高濃度拡散領域と、第１拡散領域内で第２拡散領域と離間した位置に形成された第２導電型の第３高濃度拡散領域と、第１高濃度拡散領域と第３高濃度拡散領域間上にゲート絶縁膜を介して形成されたゲート電極とを備え、  ゲート電極が第１高濃度拡散領域上にオーバーラップして形成され、ゲート電極が、第１高濃度拡散領域および該第２高濃度拡散領域と同電位に電気的に接続されている。この場合の半導体装置の製造方法としては、半導体層上に第２導電型の第１拡散領域を形成する工程と、  第１拡散領域内に第１導電型の第２拡散領域を形成する工程と、第２拡散領域内に第２導電型の第１高濃度拡散領域および第１導電型の第２高濃度拡散領域を形成する工程と、第１拡散領域内で第２拡散領域と離間した位置に第２導電型の第３高濃度拡散領域を形成する工程と、第１高濃度拡散領域と第３高濃度拡散領域間上にゲート絶縁膜を介して、第１高濃度拡散領域と上下でオーバーラップするようにゲート電極を形成する工程と、ゲート電極を、該第１高濃度拡散領域および該第２高濃度拡散領域と同電位に電気的に接続する工程とを有している。
【００５１】
これによって、基板リーク電流自体は変わらないものの、逆バイアスＭＯＳＦＥＴが有るために順方向電流が増え、所望の順方向電流に対して動作点を下げることが可能となって、従来のようにエピタキシャル層および高濃度埋め込み拡散領域を有することなく、順バイアス動作時の基板リーク電流が効果的に抑制されて大幅に少なくなって、本発明の構成が低コストで形成される。
【発明の効果】
【００５２】
以上により、本発明によれば、エピタキシャル層および高濃度埋め込み拡散領域を有することなく、順バイアス動作時の基板リーク電流を効果的に抑制することができて、低コストで形成できる。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施形態１の半導体装置としての高耐圧ダイオードの要部構成例を模式的に示す縦断面図である。
【図２】図１の高耐圧ダイオードの等価回路図である。
【図３】逆バイアスＭＯＳＦＥＴを有しない従来の高耐圧ダイオードの要部断面構成例を模式的に示す縦断面図である。
【図４】図３の高耐圧ダイオードの等価回路図である。
【図５】逆バイアスＭＯＳＦＥＴが有る場合と逆バイアスＭＯＳＦＥＴがない場合に関し、アノード電圧（ＶＡ）に対する順方向電流Ｉｂおよび基板リーク電流Ｉｃの関係を示す図である。
【図６】逆バイアスＭＯＳＦＥＴが有る場合の本実施形態１の高耐圧ダイオードと、逆バイアスＭＯＳＦＥＴがない場合の従来の高耐圧ダイオードとの順方向特性を示す図である。
【図７】（ａ）〜（ｃ）は、図１の高耐圧ダイオードの製造方法における各製造工程を説明するための要部縦断面図である。
【図８】本発明の実施形態２の半導体装置としての高耐圧ダイオードの要部構成例を模式的に示す縦断面図である。
【図９】（ａ）〜（ｃ）は、図８の高耐圧ダイオードの製造方法における各製造工程を説明するための要部縦断面図である。
【図１０】本発明の実施形態３の半導体装置としての高耐圧ダイオードの要部構成例を模式的に示す縦断面図である。
【図１１】（ａ）〜（ｃ）は、図１０の高耐圧ダイオードの製造方法における各製造工程を説明するための要部縦断面図である。
【図１２】本発明の実施形態４の半導体装置としての高耐圧ダイオードの要部構成例を模式的に示す縦断面図である。
【図１３】（ａ）〜（ｃ）は、図１２の高耐圧ダイオードの製造方法における各製造工程を説明するための要部縦断面図である。
【図１４】本発明の実施形態５の半導体装置としての高耐圧ダイオードの要部構成例を模式的に示す縦断面図である。
【図１５】アノード電圧（ＶＡ）に対する順方向電流Ｉｂおよび、本発明の実施形態１，５における基板リーク電流Ｉｃの関係を示す図である。
【図１６】（ａ）〜（ｃ）は、図１４の高耐圧ダイオード２５の製造方法における各製造工程を説明するための要部縦断面図である。
【図１７】本発明の実施形態６の半導体装置としての高耐圧ダイオードの要部構成例を模式的に示す縦断面図である。
【図１８】（ａ）は、特許文献１に開示されている従来の高耐圧ダイオードの要部断面構造を模式的に示す縦断面図であり、（ｂ）は、（ａ）の縦断面図において順バイアス時の電流パスＩ１、Ｉ２および基板リーク電流を説明するための図である。
【図１９】特許文献２に開示されている従来の高耐圧ダイオードの要部断面構造を模式的に示す縦断面図である。
【発明を実施するための形態】
【００５４】
以下に、本発明の半導体装置およびその製造方法を高耐圧ダイオードおよびその製造方法に適用した場合の実施形態１〜６について図面を参照しながら詳細に説明する。なお、各図における構成部材のそれぞれの厚みや長さなどは図面作成上の観点から、図示する構成に限定されるものではない。
【００５５】
（実施形態１）
図１は、本発明の実施形態１の半導体装置としての高耐圧ダイオードの要部構成例を模式的に示す縦断面図である。
【００５６】
図１において、本実施形態１の半導体装置としての高耐圧ダイオード２１は、Ｐ型半導体基板１上に形成される半導体装置であって、Ｐ型半導体基板１内にＮ型拡散領域２を備え、Ｎ型拡散領域２内に、Ｐ型拡散領域３と、Ｐ型拡散領域３とは平面的に離間した位置に形成された高濃度Ｎ型拡散領域４とを備えている。
【００５７】
また、Ｐ型拡散領域３内には、高濃度Ｎ型拡散領域５と高濃度Ｐ型拡散領域６が形成され、Ｐ型拡散領域３の上で高濃度Ｎ型拡散領域５と高濃度Ｎ型拡散領域４の間には、ゲート酸化膜を介してゲート電極７が形成され、ゲート電極７の一方端部が高濃度Ｎ型拡散領域５上にオーバーラップして形成されている。
【００５８】
さらに、高濃度Ｎ型拡散領域４上にカソード電極が形成されて、カソード電極が高濃度Ｎ型拡散領域４に電気的に接続されている。高濃度Ｎ型拡散領域５と高濃度Ｐ型拡散領域６上にはアノード電極が形成され、このアノード電極によって、高濃度Ｎ型拡散領域５と高濃度Ｐ型拡散領域６とゲート電極７とがそれぞれ電気的に同電位に接続されている。
【００５９】
これによって、本実施形態１の半導体装置としての高耐圧ダイオード２１が構成されている。この高耐圧ダイオード２１は、順バイアス動作時、ＰＮダイオードと並列に逆バイアスＭＯＳＦＥＴを内蔵している点で、逆バイアスＭＯＳＦＥＴを有しない従来の高耐圧ダイオードとはその構成が全く異なっている。
【００６０】
このことについて、以下、図面を用いて詳細に説明する。
【００６１】
図２は、図１の高耐圧ダイオードの等価回路図である。
【００６２】
図２に示すように、本実施形態１の高耐圧ダイオード２１は、ダイオードの順バイアス動作時に、高濃度Ｎ型拡散領域５（ドレイン）、Ｎ型半導体層２（ソース）、Ｐ型半導体領域３（ボディー）、ゲート電極７から構成される逆バイアスＭＯＳＦＥＴ（Ｑ１）を有することを特徴構成としている。
【００６３】
一方、逆バイアスＭＯＳＦＥＴを有する本実施形態１の高耐圧ダイオード２１との比較のために、逆バイアスＭＯＳＦＥＴを有しない高耐圧ダイオード、つまり、図１に示す高耐圧ダイオードから高濃度Ｎ型拡散領域５を削除した場合の高耐圧ダイオード２０の事例を図３に示し、図４に図３の高耐圧ダイオード２０の等価回路を示している。
【００６４】
図４に示すように、逆バイアスＭＯＳＦＥＴがない図３の高耐圧ダイオード２０において、高耐圧ダイオード２０を順バイアスで動作させた場合に、順方向電流Ｉｂは寄生ＰＮＰＴｒ（Ｑ２）のベース電流Ｉｂｐと一致しており、Ｉｂ＝Ｉｂｐの関係を満たしている。
【００６５】
一方、図２に示すように、逆バイアスＭＯＳＦＥＴを有する図１の高耐圧ダイオード２１においては、順バイアスで動作させた場合に、順方向電流Ｉｂは寄生ＰＮＰＴｒ（Ｑ２）のベース電流Ｉｂｐと寄生ＮＰＮＴｒ（Ｑ３）のエミッタ電流Ｉｅｎと、逆バイアスＭＯＳＦＥＴ（Ｑ１）の電流ＩＭＯＳとの和となり、Ｉｂ＝ＩＭＯＳ＋Ｉｂｐ＋Ｉｅｎ  ・・・（式１）の関係を満たしている。
【００６６】
ここで、逆バイアスＭＯＳＦＥＴの電流ＩＭＯＳについてさらに詳細に説明する。
【００６７】
図２の高耐圧ダイオード２１を順バイアス動作させた場合、アノード電位はカソード電位（ＧＮＤ電位）よりも高くなるため、ソースに相当するＮ型拡散領域２に対して、ボディーに相当するＰ型拡散領域３が高くなり、基板バイアス効果により、逆バイアスＭＯＳＦＥＴの閾値電圧（以降、Ｖｔｈと表記する）は非常に小さくなる。その結果、アノード電極と同電位に接続されているゲート電極７によって、反転層が形成され、逆バイアスＭＯＳＦＥＴ（Ｑ１）に電流が流れる。
【００６８】
ここで、図５に、逆バイアスＭＯＳＦＥＴが有る場合の高耐圧ダイオード２１と、逆バイアスＭＯＳＦＥＴがない場合のの高耐圧ダイオードのガンメルプロットを示している。図５において、横軸はアノード電圧（ＶＡ）の値を示し、縦軸は順方向電流ＩｂおよびＰ型半導体基板１への基板リーク電流Ｉｃを示している。
【００６９】
図５に示すように、逆バイアスＭＯＳＦＥＴを有る場合と、逆バイアスＭＯＳＦＥＴを有しない場合との両者について、Ｐ型半導体基板１への基板リーク電流Ｉｃには相違がない。しかし、順方向電流Ｉｂについては、逆バイアスＭＯＳＦＥＴを有る場合の方が、逆バイアスＭＯＳＦＥＴを有しない場合と比較して、アノード電圧が低い領域から順方向電流Ｉｂが上昇し始めるが、これは、基板バイアス効果により低下した閾値電圧Ｖｔｈによるもので、逆バイアスＭＯＳＦＥＴ（Ｑ１）に反転層が形成されて、ＩＭＯＳが指数関数的に増大していることを示している。
【００７０】
したがって、順バイアス動作時、上記式（１）に示すＩＭＯＳはＩｂｐ、Ｉｅｎと比較して非常に大きくなる（ＩＭＯＳ≫  Ｉｂｐ＋Ｉｅｎ）。このように、逆バイアスＭＯＳＦＥＴが有る場合の方が、逆バイアスＭＯＳＦＥＴがない場合と比較して、順方向電流Ｉｂが大幅に増大していることが分かる。
【００７１】
この結果、図５に示すように、例えば、回路上、所望の順方向電流をＩｂｘとすると、アノード電圧は、逆バイアスＭＯＳＦＥＴが有る場合はＶＡ１、逆ＭＯＳＦＥＴがない場合はＶＡ２となる。このとき、Ｐ型半導体基板１への基板リーク電流は、逆バイアスＭＯＳ方向ＭＯＳＦＥＴが有る場合はＩｃ１となり、逆バイアスＭＯＳＦＥＴがないい場合のＩｃ２と比較して、大幅に低減できることが分かる。
【００７２】
したがって、本実施形態１の高耐圧ダイオード２１は、前述した通り、ダイオード順バイアス動作時に、内蔵される逆バイアスＭＯＳＦＥＴの閾値電圧Ｖｔｈが基板バイアス効果により、大幅に低減される。この結果、逆バイアスＭＯＳＦＥＴのオンモードにより順方向電流Ｉｂが大幅に増大し、所望の順方向電流Ｉｂに対応するアノード電圧が実質的に低下することにより、Ｐ型半導体基板１への基板リーク電流が大幅に低減される。
【００７３】
一方、図１中の高耐圧ダイオード２１に逆バイアスを印加した場合、カソード電極に、アノード電極に対して正の電圧が印加されるため、図１中のＬ（≧０μｍ）の長さを調整するかまたは／および、Ｎ型拡散領域２のプロファイルを調整することにより、高耐圧化を実現することができて、逆バイアス時の電流を良好に遮断することができる。
【００７４】
図６は、逆バイアスＭＯＳＦＥＴが有る場合の本実施形態１の高耐圧ダイオード２１と、逆バイアスＭＯＳＦＥＴがない場合の従来の高耐圧ダイオードとの順方向特性を示す図である。
【００７５】
図６に示すように、逆バイアスＭＯＳＦＥＴがない従来の高耐圧ダイオードの場合は、順方向電圧ＶＦ２≒０．６Ｖに対して、逆バイアスＭＯＳＦＥＴが有る本実施形態１の高耐圧ダイオード２１の場合は、順方向電圧ＶＦ１≒０．２Ｖ程度と、ショットキーダイオード並みの順方向電圧ＶＦとなり、大幅な順方向電圧ＶＦの低減が可能となる。さらに、高耐圧ダイオードの主要特性として逆回復時間（順バイアスから逆バイアスに切り替わる際に流れる過大電流が収まるまでの時間）が挙げられるが、逆バイアスＭＯＳＦＥＴが有る高耐圧ダイオード２１の場合は、順方向電流の殆どが逆ＭＯＳＦＥＴのチャネル電流のため、逆回復時間も大幅に低減することが可能となる。
【００７６】
以上のように、本実施形態１に係る高耐圧ダイオード２１においては、エピタキシャル層および高濃度埋め込み拡散領域を有することなく、順方向動作時の基板リーク電流を効果的に抑制することが可能となり、さらに順方向電圧（ＶＦ）の低減および逆回復時間の低減も可能となる。
【００７７】
次に、上記構成の高耐圧ダイオード２１の製造方法について説明する。
【００７８】
図７（ａ）〜図７（ｃ）は、図１の高耐圧ダイオードの製造方法における各製造工程を説明するための要部縦断面図である。
【００７９】
図７（ａ）に示すように、まず、Ｐ型半導体基板１に、Ｎ型不純物を注入し、高温ドライブインによる熱拡散処理によりＮ型拡散領域２を所望の深さに形成する。Ｎ型不純物としては、例えばリンを使用し、注入エネルギーは例えば２ＭｅＶ以上、ドーズ量は、１．０×１０１３ｃｍ−２以下とする。また、Ｎ型不純物注入を行う領域は、例えば、高エネルギー注入に対応した厚膜のレジストを用いて、フォトエッチング技術などによって不純物注入を行う領域を開口するようにパターンニングすることによって規定する。さらに、Ｎ型拡散領域２内にＰ型不純物、例えばボロンの不純物注入により、Ｐ型拡散領域３を所定領域に形成する。
【００８０】
次に、図７（ｂ）に示すように、Ｎ型拡散領域２およびＰ型拡散領域３の表面領域にゲート絶縁膜を形成する。そのゲート絶縁膜上に、さらにＰ型拡散領域３の一部からＮ型拡散領域２上を跨ぐようにゲート電極７を形成する。ゲート電極７の材料として、例えば、リンがドープされたポリシリコン膜をＣＶＤ法により形成し、その上にフォトエッチング技術によってレジストをパターンニングした後、ドライエッチング技術などによってそのポリシリコン膜を所定形状に加工することによりゲート電極７を形成する。
【００８１】
続いて、図７（ｃ）に示すように、例えばリンまたは砒素などのＮ型不純物注入によって高濃度Ｎ型拡散領域４および高濃度Ｎ型拡散領域５を所定領域に形成すると共に、例えばボロンなどのＰ型不純物注入によって高濃度Ｐ型拡散領域６を高濃度Ｎ型拡散領域５に隣接して形成する。
【００８２】
この際、高濃度Ｎ型拡散領域５はゲート電極７に対してセルフアラインで形成され、その後に熱処理が為されるため、ゲート電極７は、必ず高濃度Ｎ型拡散領域５上にオーバーラップして形成される。一方、高濃度Ｎ型拡散領域４に関しては、ゲート電極７との離間距離Ｌ（≧０μｍ）は所望の耐圧に応じて設定され、Ｌ＞０μｍの場合は高濃度Ｎ型拡散領域４をＮ型不純物注入する際のレジストマスクにより規定される。
【００８３】
さらに、図７（ｃ）には示していないが、その後の基板表面に例えば常圧ＣＶＤ法によって酸化膜を形成し、リフローして表面段差を軽減する。この後、ゲート電極７、高濃度Ｎ型拡散領域５、高濃度Ｎ型拡散領域４および高濃度Ｐ型拡散領域６の上方において、それぞれ前記の酸化膜にコンタクトエッチを行い、開口を形成する。さらに、例えば、スパッタによってアルミニウム膜を成長させた後、このアルミニウム膜をフォトエッチングおよびドライエッチングによって所定形状にパターンニングして金属電極を形成する。
【００８４】
このとき、高濃度Ｎ型拡散領域５と高濃度Ｐ型拡散領域６およびゲート電極７は、金属電極によって同電位に電気的に接続される。
【００８５】
以上によって、逆バイアスＭＯＳＦＥＴ（Ｑ１）を有した本実施形態１の高耐圧ダイオード２１が、Ｐ型半導体基板１上に形成される。
【００８６】
要するに、本実施形態１の高耐圧ダイオード２１の製造方法は、Ｐ型半導体基板１上にＮ型拡散領域２を形成する工程と、Ｎ型拡散領域２内にＰ型拡散領域３を形成する工程と、Ｐ型拡散領域３内に高濃度Ｎ型拡散領域５および高濃度Ｐ型拡散領域６を形成する工程と、Ｎ型拡散領域２内でＰ型拡散領域３と所定距離だけ離間した位置に高濃度Ｎ型拡散領域４を形成する工程と、高濃度Ｎ型拡散領域５と高濃度Ｎ型拡散領域４間上にゲート絶縁膜を介して、高濃度Ｎ型拡散領域５と上下でオーバーラップするようにゲート電極７を形成する工程と、ゲート電極７を、高濃度Ｎ型拡散領域５および高濃度Ｐ型拡散領域６と同電位に電気的に接続する工程とを有している。
【００８７】
（実施形態２）
本実施形態２では、上記実施形態１の構成に加えて、第２導電型の第１拡散領域（Ｎ型拡散領域２）内に第２導電型の第３拡散領域（Ｎ型拡散領域８）を備え、第３拡散領域（Ｎ型拡散領域８）内に第３高濃度拡散領域（高濃度Ｎ型拡散領域４）を備えた場合について説明する。
【００８８】
図８は、本発明の実施形態２の半導体装置としての高耐圧ダイオードの要部構成例を模式的に示す縦断面図である。
【００８９】
図８において、本実施形態２の高耐圧ダイオード２２は、上記実施形態１の高耐圧ダイオード２１と比較して、逆バイアスＭＯＳＦＥＴ（Ｑ１）のオン抵抗を小さくするために、Ｎ型拡散領域２内に形成され、高濃度Ｎ型拡散領域４を内部に内包するＮ型拡散領域８を備えたことを特徴構成としている。このＮ型拡散領域８内には高濃度Ｎ型拡散領域４が形成されている。
【００９０】
本実施形態２によれば、上記実施形態１の場合と比較して、順バイアス動作時、逆バイアスＭＯＳＦＥＴ（Ｑ１）のオン抵抗が小さくなるため、所望の順方向電流に対して特に高電流領域での順方向電圧を低減することができる。
【００９１】
また、逆バイアス時には、Ｐ型拡散領域３とＮ型拡散領域８の離間距離Ｌ（≧０μｍ）、または／およびＮ型拡散領域８のプロファイルを調整することにより、高耐圧化を実現でき、逆バイアス動作時の電流を良好に遮断することができる。
【００９２】
さらに、本実施形態２においても、前述した通り、順方向電圧（ＶＦ）の低減、および逆回復時間の低減が可能であることは自明である。
【００９３】
次に、上記構成の高耐圧ダイオード２２の製造方法について説明する。
【００９４】
図９（ａ）〜図９（ｃ）は、図８の高耐圧ダイオード２２の製造方法における各製造工程を説明するための要部縦断面図である。
【００９５】
図９（ａ）に示すように、上記実施形態１の製造方法と比較して、まず、Ｐ型半導体基板１に、Ｎ型不純物を注入し、高温ドライブインによる熱拡散処理によりＮ型拡散領域２を所望の深さに形成する。
【００９６】
次に、Ｎ型拡散領域２内に、Ｐ型拡散領域３を所定領域に形成した後に、Ｎ型拡散領域８を所定領域に形成する。このＮ型拡散領域８のＮ型不純物注入に際しては、例えばリンを使用し、注入ドーズ量は、１．０×１０１２ｃｍ−２以上とする。
【００９７】
Ｐ型拡散領域３とＮ型拡散領域８の離間距離Ｌ（≧０ｕｍ）は、所望の耐圧に応じて設定されるが、この離間距離Ｌは、Ｎ型拡散領域８を形成する際のレジストマスクのパターンニングにより規定される。
【００９８】
続いて、図９（ｂ）に示すように、Ｎ型拡散領域２、Ｐ型拡散領域３およびＮ型拡散領域８の表面にゲート絶縁膜を形成する。そのゲート絶縁膜上に、さらにＰ型拡散領域３の一部からＮ型拡散領域２上を介してＮ型拡散領域８の一部を跨ぐようにゲート電極７を形成する。
【００９９】
以降の工程に関しては、図９（ｃ）に示すが、上記実施形態１の製造方法の図７（ｃ）の場合と同一条件で行われるため、ここではその説明を省略する。
【０１００】
以上によって、逆バイアスＭＯＳＦＥＴ（Ｑ１）を有した本実施形態２の高耐圧ダイオード２２が、Ｐ型半導体基板１上に形成される。
【０１０１】
要するに、本実施形態２の高耐圧ダイオード２２の製造方法は、Ｐ型半導体基板１上にＮ型拡散領域２を形成する工程と、Ｎ型拡散領域２内に、Ｐ型拡散領域３を形成すると共に、Ｐ型拡散領域３と所定距離を置いてＮ型拡散領域８を形成する工程と、Ｐ型拡散領域３内に高濃度Ｎ型拡散領域５および高濃度Ｐ型拡散領域６を形成する工程と、Ｎ型拡散領域８内に、Ｎ型拡散領域２内でＰ型拡散領域３と所定距離だけ離間した位置に高濃度Ｎ型拡散領域４を形成する工程と、高濃度Ｎ型拡散領域５と高濃度Ｎ型拡散領域４間上にゲート絶縁膜を介して、高濃度Ｎ型拡散領域５と上下でオーバーラップするようにゲート電極７を形成する工程と、ゲート電極７を、高濃度Ｎ型拡散領域５および高濃度Ｐ型拡散領域６と同電位に電気的に接続する工程とを有している。
【０１０２】
（実施形態３）
本実施形態３では、上記実施形態１の構成に加えて、第２導電型の第１拡散領域（Ｎ型拡散領域２）内の、第１導電型の第２拡散領域（Ｐ型拡散領域３）と第３高濃度拡散領域（高濃度Ｎ型拡散領域４）との間に形成された絶縁分離膜を備えるた場合について説明する。
【０１０３】
図１０は、本発明の実施形態３の半導体装置としての高耐圧ダイオードの要部構成例を模式的に示す縦断面図である。
【０１０４】
図１０において、本実施形態３の高耐圧ダイオード２３は、上記実施形態１の高耐圧ダイオード２１と比較して、Ｎ型拡散領域２内のＰ型拡散領域３と高濃度Ｎ型拡散領域４との間に形成された絶縁分離膜９を備えたことを特徴構成としている。
本実施形態３によれば、絶縁分離膜９を設けたことにより、上記実施形態１の場合と比較して、逆バイアス時の電界を大幅に緩和することができるため、更なる高耐圧化が可能となる。上記実施形態１において、逆バイアス時に、ゲート電極７のカソード側のゲートエッジ（領域Ａとする）で電界が集中するため、高耐圧化には限界があったが、図１０に示す絶縁分離膜９により、領域Ａ（ゲート電極７の一端）の電界を大幅に緩和することができて更なる高耐圧化を実現することができる。
【０１０５】
したがって、図１０に示す絶縁分離膜９の長さＬを調整することにより、更なる高耐圧化を実現できて、逆バイアス動作時の電流を良好に遮断することができる。
【０１０６】
また、本実施形態３においても、前述した通り、順方向電圧（ＶＦ）の低減、および逆回復時間の低減が可能であることは自明である。
【０１０７】
次に、上記構成の高耐圧ダイオード２３の製造方法について説明する。
【０１０８】
図１１（ａ）〜図１１（ｃ）は、図１０の高耐圧ダイオード２３の製造方法における各製造工程を説明するための要部縦断面図である。
【０１０９】
図１１（ａ）に示すように、まず、Ｐ型半導体基板１に対して、Ｎ型不純物を注入し、高温ドライブインによる熱拡散によりＮ型拡散領域２を所望の深さに形成する。Ｎ型不純物としては、例えばリンを使用し、注入エネルギーは例えば２ＭｅＶ以上、ドーズ量は、１．０×１０１３ｃｍ−２以下とする。また、Ｎ型不純物注入を行う領域は、例えば、高エネルギー注入に対応した厚膜のレジストを用い、フォトエッチング技術などによって不純物注入を行う領域を開口するようにパターンニングすることによって規定する。
【０１１０】
さらに、Ｎ型拡散領域２の表面の一部（所定領域）に絶縁分離膜９を形成する。この絶縁分離膜９から所定距離だけ離間した領域に、Ｐ型不純物、例えばボロンの不純物注入により、Ｐ型拡散領域３を形成する。図１１（ａ）中の絶縁分離膜９の長さ（図中Ｌ）は、所望の耐圧に応じて設定（長いほど高耐圧化が可能）され、例えば６０Ｖ以上の高耐圧化を図る場合は、絶縁分離膜９の長さＬは、例えば１．５μｍ以上に設定される。なお、絶縁分離膜９は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）により構成されてもよいし、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により構成されてもよい。
【０１１１】
次に、図１１（ｂ）に示すように、Ｎ型拡散領域２、Ｐ型拡散領域３および絶縁分離膜９の表面領域にゲート絶縁膜を形成する。このゲート絶縁膜上に、Ｐ型拡散領域３の一部からＮ型拡散領域２を介して絶縁分離膜９の一部に跨るようにゲート電極７を形成する。ゲート電極７の材料として、例えば、リンがドープされたポリシリコン膜をＣＶＤ法により成膜し、その上にフォトエッチング技術によってレジストをパターンニングした後に、ドライエッチング技術などによって前記のポリシリコン膜を所定形状に加工することによりゲート電極７を形成する。
【０１１２】
続いて、図１１（ｃ）に示すように、例えばリンまたは砒素の不純物注入によって高濃度Ｎ型拡散領域５および高濃度Ｎ型４を形成すると共に、例えばボロンなどの不純物注入によって高濃度Ｐ型拡散領域６を形成する。
【０１１３】
この際、高濃度Ｎ型拡散領域５は、ゲート電極７に対してセルフアラインで形成されて熱処理されるため、ゲート電極７は、必ず高濃度Ｎ型拡散領域５上にオーバーラップして形成される。一方、高濃度Ｎ型拡散領域４は絶縁分離膜９に対してセルフアラインで形成される。
【０１１４】
次に、図には示していないが、表面に例えば常圧ＣＶＤ法によって酸化膜を形成し、リフローして表面段差を軽減する。この後、ゲート電極７、高濃度Ｎ型拡散領域５および高濃度Ｐ型拡散領域６の上と、高濃度Ｎ型拡散領域４上とにおいて、それぞれ前記の酸化膜にコンタクトエッチを行い、開口を形成する。さらに、例えば、スパッタによってアルミニウム膜を成長させた後、該アルミニウム膜をフォトエッチング及びドライエッチングによってパターンニングし、金属電極を形成する。
【０１１５】
このとき、高濃度Ｎ型拡散領域５と高濃度Ｐ型拡散領域６、およびゲート電極７は、金属電極により同電位に電気的に接続される。
【０１１６】
以上によって、逆バイアスＭＯＳＦＥＴ（Ｑ１）を有した本実施形態３の高耐圧ダイオード２３が、Ｐ型半導体基板１上に形成される。
【０１１７】
要するに、本実施形態３の高耐圧ダイオード２３の製造方法は、Ｐ型半導体基板１上にＮ型拡散領域２を形成する工程と、Ｎ型拡散領域２内に、Ｐ型拡散領域３を形成すると共に、Ｐ型拡散領域３と所定距離を置いて絶縁分離膜９を形成する工程と、Ｐ型拡散領域３内に高濃度Ｎ型拡散領域５および高濃度Ｐ型拡散領域６を形成する工程と、Ｎ型拡散領域２内でＰ型拡散領域３と所定距離だけ離間した位置に高濃度Ｎ型拡散領域４を形成する工程と、高濃度Ｎ型拡散領域５と高濃度Ｎ型拡散領域４間上にゲート絶縁膜を介して、高濃度Ｎ型拡散領域５と上下でオーバーラップするようにゲート電極７を形成する工程と、ゲート電極７を、高濃度Ｎ型拡散領域５および高濃度Ｐ型拡散領域６と同電位に電気的に接続する工程とを有している。
【０１１８】
（実施形態４）
本実施形態４では、上記実施形態１の構成に加えて、第２導電型の第１拡散領域（Ｎ型拡散領域２）内に、第１導電型の第２拡散領域（Ｐ型拡散領域３）と第２導電型の第３拡散領域（Ｎ型拡散領域８Ａ）を備え、第３拡散領域（Ｎ型拡散領域８Ａ）内に第３高濃度拡散領域（高濃度Ｎ型拡散領域４）を備え、第１導電型の第２拡散領域（Ｐ型拡散領域３）と第３高濃度拡散領域（高濃度Ｎ型拡散領域４）との間に形成された絶縁分離膜９を備えた場合について説明する。
【０１１９】
図１２は、本発明の実施形態４の半導体装置としての高耐圧ダイオードの要部構成例を模式的に示す縦断面図である。
【０１２０】
図１２において、本実施形態４の高耐圧ダイオード２４は、上記実施形態１の高耐圧ダイオード２１と比較して、Ｎ型拡散領域２内にＰ型拡散領域３とＮ型拡散領域８Ａとがゲート電極７下で所定距離Ｌ１だけ離間して形成されている。また、この高耐圧ダイオード２４は、Ｎ型拡散領域８Ａ内には絶縁分離膜９と高濃度Ｎ型拡散領域４とが並んで形成され、Ｐ型拡散領域３と高濃度Ｎ型拡散領域４との間のＮ型拡散領域８Ａ内に、所定長さＬ２の絶縁分離膜９が形成されたことを特徴構成としている。要するに、本実施形態４は、上記実施形態２のＮ型拡散領域８と上記実施形態３の絶縁分離膜９とを合体した場合である。
【０１２１】
以上により、本実施形態４によれば、上記実施形態３の効果として、上記実施形態１の場合と比較して、逆バイアス時、ゲート電極７のカソード側の一端の集中電界を大幅に緩和することができるため、更なる高耐圧化が可能となる。これに加えて、本実施形態４によれば、上記実施形態２の効果として、順バイアス時、逆ＭＯＳＦＥＴのオン抵抗が小さくなるため、所望の順方向電流に対して特に高電流領域での順方向電圧を低減することができる。
【０１２２】
また、逆バイアス時には、Ｐ型拡散領域３とＮ型拡散領域８Ａの離間距離Ｌ１（≧０μｍ）、絶縁分離膜９の長さＬ２、およびＮ型拡散領域８Ａのプロファイルを調整することにより、更なる高耐圧化を実現できて、逆バイアス時の電流を良好に遮断することができる。
【０１２３】
さらに、本実施形態４においても、前述した通り、順方向電圧（ＶＦ）の低減、および逆回復時間の低減が可能であることは自明である。
【０１２４】
次に、上記構成の高耐圧ダイオード２４の製造方法について説明する。
【０１２５】
図１３（ａ）〜図１３（ｃ）は、図１２の高耐圧ダイオード２４の製造方法における各製造工程を説明するための要部縦断面図である。
【０１２６】
まず、図１３（ａ）に示すように、Ｎ型拡散領域２内に、Ｎ型拡散領域８Ａが形成されるが、Ｎ型拡散領域８Ａの不純物注入に際しては、例えばリンを使用し、注入エネルギーは例えば２００ｋｅＶ以上、ドーズ量は、１．０×１０１２ｃｍ−２以上とする。
【０１２７】
さらに、Ｎ型拡散領域８Ａの表面の一部（所定領域）に絶縁分離膜９を形成する。さらに、Ｎ型拡散領域８Ａから所定距離Ｌ１だけ離れたＮ型拡散領域２内の所定領域に、Ｐ型不純物、例えばボロンの不純物注入によりＰ型拡散領域３を形成する。絶縁分離膜９の長さ（図中Ｌ２）は、所望の耐圧に応じて設定される。なお、絶縁分離膜９は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）により構成されてもよいし、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により、構成されてもよい。
【０１２８】
次に、図１３（ｂ）に示すように、Ｎ型拡散領域２、Ｐ型拡散領域３およびＮ型拡散領域８Ａ、さらに絶縁分離膜９の各表面領域にゲート絶縁膜を形成する。このゲート絶縁膜上に、Ｐ型拡散領域３の一部からＮ型拡散領域２およびＮ型拡散領域８Ａを介して絶縁分離膜９の一部に跨るようにゲート電極７を形成する。ゲート電極７の材料が、例えば、リンがドープされたポリシリコン膜をＣＶＤ法により成膜され、その上にフォトエッチング技術によってレジストをパターンニングした後に、ドライエッチング技術などによって前記のポリシリコン膜を所定形状に加工することによりゲート電極７を形成する。
【０１２９】
この場合、Ｐ型拡散領域３とＮ型拡散領域８Ａの離間距離Ｌ１（≧０ｕｍ）、および絶縁分離膜９の長さＬ２は、所望の耐圧に応じて設定されるが、離間距離Ｌ１は、Ｎ型拡散領域８Ａを不純物注入する際のレジストマスクにより規定される。
【０１３０】
このとき、高濃度Ｎ型拡散領域５は、ゲート電極７に対してセルフアラインで形成されて熱処理されるため、ゲート電極７は、必ず高濃度Ｎ型拡散領域５上にオーバーラップして形成される。一方、高濃度Ｎ型拡散領域４は絶縁分離膜９に対してセルフアラインで形成されるため、高濃度Ｎ型拡散領域４は絶縁分離膜９に隣接して設けられる。
【０１３１】
続いて、表面に例えば常圧ＣＶＤ法によって酸化膜を形成し、リフローして表面段差を軽減する。この後、ゲート電極７、高濃度Ｎ型拡散領域５および高濃度Ｐ型拡散領域６の上と、高濃度Ｎ型拡散領域４上とにおいて、それぞれ前記の酸化膜にコンタクトエッチを行い、開口を形成する。さらに、例えば、スパッタによってアルミニウム膜を成長させた後、該アルミニウム膜をフォトエッチング及びドライエッチングによってパターンニングし、金属電極を形成する。
【０１３２】
このとき、高濃度Ｎ型拡散領域５と高濃度Ｐ型拡散領域６およびゲート電極７は、金属電極により同電位に電気的に接続される。
【０１３３】
以上によって、逆バイアスＭＯＳＦＥＴ（Ｑ１）を有した本実施形態４の高耐圧ダイオード２４が、Ｐ型半導体基板１上に形成される。
【０１３４】
要するに、本実施形態４の高耐圧ダイオード２４の製造方法は、Ｐ型半導体基板１上にＮ型拡散領域２を形成する工程と、Ｎ型拡散領域２内に、Ｐ型拡散領域３を形成すると共に、Ｐ型拡散領域３と所定距離を置いてＮ型拡散領域８Ａを形成し、Ｎ型拡散領域８Ａ内にＰ型拡散領域３と所定距離を置いて絶縁分離膜９を形成する工程と、Ｐ型拡散領域３内に高濃度Ｎ型拡散領域５および高濃度Ｐ型拡散領域６を形成する工程と、Ｎ型拡散領域２内でＰ型拡散領域３と所定距離だけ離間した位置に高濃度Ｎ型拡散領域４を形成する工程と、高濃度Ｎ型拡散領域５と高濃度Ｎ型拡散領域４間上にゲート絶縁膜を介して、高濃度Ｎ型拡散領域５と上下でオーバーラップするようにゲート電極７を形成する工程と、ゲート電極７を、高濃度Ｎ型拡散領域５および高濃度Ｐ型拡散領域６と同電位に電気的に接続する工程とを有している。
【０１３５】
（実施形態５)
本実施形態５では、第１導電型の第２拡散領域（Ｐ型拡散領域３）の底部に、高エネルギー注入により形成されたＮ型埋め込み拡散領域（後述するＮ型埋め込み拡散領域１０）を備えた場合について説明する。
【０１３６】
図１４は、本発明の実施形態５の半導体装置としての高耐圧ダイオードの要部構成例を模式的に示す縦断面図である。
【０１３７】
図１４において、本実施形態５の高耐圧ダイオード２５は、上記実施形態１の高耐圧ダイオード２１と比較して、Ｐ型拡散領域３の底部側に、高エネルギー注入されたＮ型埋め込み拡散領域１０を備えたことを特徴構成としている。
【０１３８】
図１５に、アノード電圧（ＶＡ）に対する順方向電流Ｉｂおよび、本発明の実施形態１および５における基板リーク電流Ｉｃの関係を示している。
【０１３９】
本実施形態５によれば、Ｐ型拡散領域３（エミッタ）、Ｎ型拡散領域２（ベース）、Ｐ型半導体基板１から構成される寄生ＰＮＰＴｒにおいて、Ｎ型埋め込み拡散領域１０を設けたことにより、寄生ＰＮＰＴｒのｈＦＥが低減されるため、図１５に示すように、上記実施形態１の場合と比較して、順バイアス時のＰ型半導体基板１への基板リーク電流（Ｉｃ）をさらに低減することが可能である（Ｉｃ１⇒Ｉｃ３）。
【０１４０】
また、本実施形態５においても、前述した通り、順方向電圧（ＶＦ）の低減、および逆回復時間の低減が可能であることは自明である。
【０１４１】
以上により、上記実施形態５によれば、高耐圧ダイオード２５において、Ｎ型埋め込み拡散領域１０はＰ型拡散領域３の底部側だけに形成されているだけで、従来例のようなエピタキシャル層および高濃度埋め込み拡散領域を有することなく、順バイアス動作時の基板リーク電流を効果的に更に抑制することが可能で低コストで形成可能となる。
【０１４２】
なお、Ｎ型埋め込み拡散領域１０を、上記実施形態１〜４に係る高耐圧ダイオード２１〜２４のいずれかに追加形成しても、同様の効果を得ることは自明である。
【０１４３】
次に、上記構成の高耐圧ダイオード２４の製造方法について説明する。
【０１４４】
図１６（ａ）〜図１６（ｃ）は、図１４の高耐圧ダイオード２５の製造方法における各製造工程を説明するための要部縦断面図である。
【０１４５】
まず、図１６（ａ）に示すように、Ｐ型半導体基板１上にＮ型不純物、例えばリンの不純物注入により、Ｎ型拡散領域２を形成し、さらに、Ｎ型拡散領域２内にＰ型不純物、例えばボロンの不純物注入により、Ｐ型拡散領域３を形成する。
【０１４６】
次に、図１６（ｂ）に示すように、Ｎ型埋め込み拡散領域１０を、Ｐ型拡散領域３の底部に、高エネルギー注入により形成する。このＮ型埋め込み拡散領域１０の不純物注入に際しては、例えばリンを使用し、注入エネルギーは例えば８００ｋｅＶ以上、ドーズ量は、１．０×１０１２ｃｍ−２以上とする。
【０１４７】
続いて、図１６（ｂ）に示すように、Ｎ型拡散領域２およびＰ型拡散領域３の表面領域にゲート絶縁膜を形成する。このゲート絶縁膜上に、Ｐ型拡散領域３の一部からＮ型拡散領域２側に跨るようにゲート電極７を形成する。ゲート電極７の材料として、例えば、リンがドープされたポリシリコン膜がＣＶＤ法により成膜され、その上にフォトエッチング技術によってレジストをパターンニングした後に、ドライエッチング技術などによって前記のポリシリコン膜を所定形状に加工することによりゲート電極７を形成する。
【０１４８】
その後、図１６（ｃ）に示すように、例えばリンまたは砒素の不純物注入によって高濃度Ｎ型拡散領域４および高濃度Ｎ型拡散領域５を形成すると共に、例えばボロン等の不純物注入によって高濃度Ｐ型拡散領域６を形成する。
【０１４９】
このとき、高濃度Ｎ型拡散領域５は、ゲート電極７に対してセルフアラインで形成されて熱処理されるため、ゲート電極７は、必ず高濃度Ｎ型拡散領域５上にオーバーラップして形成される。
【０１５０】
さらに、表面に例えば常圧ＣＶＤ法によって酸化膜を形成し、リフローして表面段差を軽減する。この後、ゲート電極７、高濃度Ｎ型拡散領域５および高濃度Ｐ型拡散領域６の上と、高濃度Ｎ型拡散領域４上とにおいて、それぞれ前記の酸化膜にコンタクトエッチを行い、開口を形成する。さらに、例えば、スパッタによってアルミニウム膜を成長させた後、該アルミニウム膜をフォトエッチング及びドライエッチングによってパターンニングし、金属電極を形成する。
【０１５１】
このとき、高濃度Ｎ型拡散領域５と高濃度Ｐ型拡散領域６およびゲート電極７は、金属電極により同電位に接続される。
【０１５２】
以上によって、逆バイアスＭＯＳＦＥＴ（Ｑ１）を有した本実施形態５の高耐圧ダイオード２５が、Ｐ型半導体基板１上に形成される。
【０１５３】
要するに、本実施形態５の高耐圧ダイオード２５の製造方法は、Ｐ型半導体基板１上にＮ型拡散領域２を形成する工程と、Ｎ型拡散領域２内にＰ型拡散領域３を形成すると共に、Ｐ型拡散領域３の底部に、高エネルギー注入によりＮ型埋め込み拡散領域１０を形成する工程と、Ｐ型拡散領域３内に高濃度Ｎ型拡散領域５および高濃度Ｐ型拡散領域６を形成する工程と、Ｎ型拡散領域２内でＰ型拡散領域３と所定距離だけ離間した位置に高濃度Ｎ型拡散領域４を形成する工程と、高濃度Ｎ型拡散領域５と高濃度Ｎ型拡散領域４間上にゲート絶縁膜を介して、高濃度Ｎ型拡散領域５と上下でオーバーラップするようにゲート電極７を形成する工程と、ゲート電極７を、高濃度Ｎ型拡散領域５および高濃度Ｐ型拡散領域６と同電位に電気的に接続する工程とを有している。
【０１５４】
なお、本実施形態５では、上記実施形態１の高耐圧ダイオード２１のＰ型拡散領域３の底部側に、高エネルギー注入されたＮ型埋め込み拡散領域１０を新たに備えた場合について説明したが、これに限らず、上記実施形態２〜４の高耐圧ダイオード２２〜２４のいずれかのＰ型拡散領域３の底部側に、高エネルギー注入されたＮ型埋め込み拡散領域１０を新たに備えてもよい。この場合にも、Ｎ型埋め込み拡散領域１０を設けたことにより、寄生ＰＮＰＴｒのｈＦＥが低減されるため、上記実施形態２〜４の場合と比較しても、順バイアス時のＰ型半導体基板１への基板リーク電流（Ｉｃ）をさらに低減することができるものである。
【０１５５】
（実施形態６）
上記実施形態１〜５では、第１導電型の半導体層が第１導電型の半導体基板（Ｐ型半導体基板１）である場合について説明し、このＰ型半導体基板１上に高耐圧ダイオード２１〜２５を形成したが、本実施形態６では、第１導電型の半導体層が第１導電型の拡散領域である場合について説明し、このＰ型拡散領域上に高耐圧ダイオード２６を形成する場合について説明する。
【０１５６】
図１７は、本発明の実施形態６の半導体装置としての高耐圧ダイオードの要部断面構成例を模式的に示す縦断面図である。
【０１５７】
図１７に示すように、本実施形態６の高耐圧ダイオード２６は、Ｎ型半導体基板１１上のＰ型拡散領域１Ａ（例えばＰウェル層）内に形成される点において、上記実施形態１〜５の高耐圧ダイオード２１〜２５とは異なっている。例えば、トレンチゲートＭＯＳＦＥＴを搭載するプロセスの場合、トレンチＭＯＳＦＥＴは縦型半導体装置であり、裏面電極はドレイン（ｎ＋）となり、Ｎ型半導体基板１１が使用される。このため、本実施形態６の高耐圧ダイオード２６は、Ｎ型半導体基板１１と電気的に分離することを目的として、例えば、Ｐウェル層のようなＰ型拡散領域１Ａの中に形成される。
【０１５８】
本実施形態６においては、ゲート電極としてのトレンチゲート７Ａを使用した例を示すが、Ｎ型半導体基板１１への基板リーク電流の低減効果は、上記実施形態１の場合と全く同様に得られる。つまり、ゲート電極としてのトレンチゲート７Ａがアノード電極と同電位に電気的に接続されるため、順バイアス動作時に、内蔵される逆バイアスＭＯＳＦＥＴの閾値電圧Ｖｔｈが基板バイアス効果により、大幅に低減される。その結果、逆バイアスＭＯＳＦＥＴのオンモードにより順方向電流が大幅に増大し、所望の順方向電流に対応するアノード電圧が実質的に低下することにより、Ｎ型半導体基板１１への基板リーク電流が大幅に低減されることになる。
【０１５９】
また、本実施形態６においても、前述した通り、順方向電圧（ＶＦ）の低減および逆回復時間の低減が可能であることは自明である。
【０１６０】
上記実施形態１〜６において、Ｐ型半導体基板１上に形成される半導体装置であって、Ｐ型半導体基板１内にＮ型拡散領域２を備え、Ｎ型拡散領域２内に、Ｐ型拡散領域３と、Ｐ型拡散領域３とは平面的に離間した位置に形成された高濃度Ｎ型拡散領域４を備える。また、Ｐ型拡散領域３内には、高濃度Ｎ型拡散領域５と高濃度Ｐ型拡散領域６が形成され、Ｐ型拡散領域３の上で高濃度Ｎ型拡散領域５と高濃度Ｎ型拡散領域４の間には、ゲート酸化膜を介してゲート電極７が形成され、ゲート電極７は高濃度Ｎ型拡散領域５上にオーバーラップして形成される。また、アノード領域の高濃度Ｐ型拡散領域６、高濃度Ｎ型拡散領域５およびゲート電極７は、電気的に同電位に接続される。
【０１６１】
以上により、上記実施形態１〜６によれば、高耐圧ダイオード２１〜２６において、従来例のようなエピタキシャル層および高濃度埋め込み拡散領域を有することなく、順バイアス動作時の基板リーク電流を効果的に抑制することが可能で低コストで形成可能となり、さらには順方向電圧（ＶＦ）の低減および逆回復時間の低減が可能となる。
【０１６２】
なお、上記実施形態１では、半導体層としてのＰ型半導体基板１上に形成されたＮ型拡散領域２と、Ｎ型拡散領域２内に形成されたＰ型拡散領域３と、Ｐ型拡散領域３内に形成された高濃度Ｎ型拡散領域５および高濃度Ｐ型拡散領域６と、Ｎ型拡散領域２内でＰ型拡散領域３と離間した位置に形成された高濃度Ｎ型拡散領域４と、高濃度Ｎ型拡散領域５と高濃度Ｎ型拡散領域４間上にゲート絶縁膜を介して形成されたゲート電極７とを備え、ゲート電極７が高濃度Ｎ型拡散領域５上にオーバーラップして形成され、ゲート電極７が、高濃度Ｎ型拡散領域５および高濃度Ｐ型拡散領域６と同電位に電気的に接続されている場合について説明し、上記実施形態２では、上記実施形態１の場合に加えて、Ｎ型拡散領域２内にＰ型拡散領域３の他にＮ型拡散領域８を備え、Ｎ型拡散領域８内に高濃度Ｎ型拡散領域４を備えた場合について説明し、上記実施形態３では、上記実施形態１の場合に加えて、Ｎ型拡散領域２内にＰ型拡散領域３の他に絶縁分離膜９を備えた場合について説明し、上記実施形態４では、上記実施形態１の場合に加えて、Ｎ型拡散領域２内にＰ型拡散領域３の他にＮ型拡散領域８を形成し、Ｎ型拡散領域８内に絶縁分離膜９を備え、絶縁分離膜９はＰ型拡散領域３と高濃度Ｎ型拡散領域４の間に形成された場合について説明し、上記実施形態５では、上記実施形態１の場合に加えて、Ｎ型拡散領域２内にＰ型拡散領域３の他に、Ｐ型拡散領域３の底部に、高エネルギー注入により形成されたＮ型埋め込み拡散領域１０を備えた場合について説明し、上記実施形態１〜５の場合に半導体層としてのＰ型半導体基板１を用いたのに対して、上記実施形態６では、半導体層としてのＰ型拡散領域１Ａを用いた場合について説明したが、これらに限らず、導電型を全て逆にしてもよい。即ち、上記実施形態１では、導電型を全て逆にして、半導体層としてのＮ型半導体基板上に形成されたＰ型拡散領域と、Ｐ型拡散領域内に形成されたＮ型拡散領域と、Ｎ型拡散領域内に形成された高濃度Ｐ型拡散領域および高濃度Ｎ型拡散領域と、Ｐ型拡散領域内でＮ型拡散領域と離間した位置に形成された高濃度Ｐ型拡散領域と、高濃度Ｐ型拡散領域と高濃度Ｐ型拡散領域間上にゲート絶縁膜を介して形成されたゲート電極とを備え、ゲート電極が高濃度Ｐ型拡散領域上にオーバーラップして形成され、ゲート電極が、高濃度Ｐ型拡散領域および高濃度Ｎ型拡散領域と同電位に電気的に接続されている場合であってもよい。上記実施形態２では、導電型を全て逆にして、Ｐ型拡散領域内にＮ型拡散領域の他にＰ型拡散領域を備え、Ｐ型拡散領域内に高濃度Ｐ型拡散領域を備えた場合であってもよい。上記実施形態３では、導電型を全て逆にして、Ｐ型拡散領域内にＮ型拡散領域の他に絶縁分離膜を備えた場合であってもよい。上記実施形態４では、導電型を全て逆にして、Ｐ型拡散領域内にＮ型拡散領域の他にＰ型拡散領域を形成し、Ｐ型拡散領域内に絶縁分離膜を備え、絶縁分離膜はＮ型拡散領域と高濃度Ｐ型拡散領域の間に形成された場合であってもよい。上記実施形態５では、導電型を全て逆にして、Ｐ型拡散領域内にＮ型拡散領域の他に、Ｎ型拡散領域の底部に、高エネルギー注入により形成されたＰ型埋め込み拡散領域を備えた場合であってもよい。上記実施形態１〜５の場合に、導電型を全て逆にして、半導体層としてのＮ型半導体基板を用いてもよく、上記実施形態６では、半導体層としてのＮ型拡散領域を用いてもよい。
【０１６３】
以上のように、本発明の好ましい実施形態１〜６を用いて本発明を例示してきたが、本発明は、この実施形態１〜６に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜６の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１６４】
本発明は、整流を行うデバイスの高耐圧ダイオードなどの半導体装置およびその製造方法の分野において、従来例のようなエピタキシャル層および高濃度埋め込み拡散領域を有することなく、順バイアス動作時の基板リーク電流を効果的に抑制することが可能で低コストで形成可能となり、さらには順方向電圧（ＶＦ）の低減および逆回復時間の低減が可能となる。
【符号の説明】
【０１６５】
１  Ｐ型半導体基板
１Ａ  Ｐ型拡散領域（Ｐウェル層）
２  Ｎ型拡散領域
３  Ｐ型拡散領域
４  高濃度Ｎ型拡散領域
５  高濃度Ｎ型拡散領域
６  高濃度Ｐ型拡散領域
７  ゲート電極
７Ａ  トレンチゲート
８、８Ａ  Ｎ型拡散領域
９  絶縁分離膜
１０  Ｎ型埋め込み拡散領域
１１  Ｎ型半導体基板
２１〜２６  高耐圧ダイオード
Ｉｂ  順方向電流
Ｉｂｐ  ベース電流
Ｉｅｎ  エミッタ電流
ＩＭＯＳ  逆バイアスＭＯＳＦＥＴ（Ｑ１）の電流
Ｖｔｈ  逆バイアスＭＯＳＦＥＴの閾値電圧
Ｉｃ  基板リーク電流
ＶＡ１  逆バイアスＭＯＳＦＥＴが有る場合のアノード電圧
ＶＡ２  逆ＭＯＳＦＥＴがない場合のアノード電圧
Ｉｃ１  逆バイアスＭＯＳＦＥＴが有る場合の基板リーク電流
Ｉｃ２  逆バイアスＭＯＳＦＥＴがないい場合の基板リーク電流
Ｌ  長さ
ＶＦ、ＶＦ１、ＶＦ２  順方向電圧
【図１】
2012004460.tif 000003
【図２】
2012004460.tif 000004
【図３】
2012004460.tif 000005
【図４】
2012004460.tif 000006
【図５】
2012004460.tif 000007
【図６】
2012004460.tif 000008
【図７】
2012004460.tif 000009
【図８】
2012004460.tif 000010
【図９】
2012004460.tif 000011
【図１０】
2012004460.tif 000012
【図１１】
2012004460.tif 000013
【図１２】
2012004460.tif 000014
【図１３】
2012004460.tif 000015
【図１４】
2012004460.tif 000016
【図１５】
2012004460.tif 000017
【図１６】
2012004460.tif 000018
【図１７】
2012004460.tif 000019
【図１８】
2012004460.tif 000020
【図１９】
2012004460.tif 000021