(57)【要約】【課題】  測定装置の入出力ピンの使用率を高め、同時に測定試験を行える被測定デバイスの数を増加させる。【解決手段】  測定装置が備える複数の入出力ピンを予め設定された本数よりも多い所定本数ずつ複数の半導体装置にそれぞれ関連付ける。複数の半導体装置にそれぞれ関連付けられた所定本数の入出力ピンのうち、予め設定された本数の入出力ピンを当該関連付けされた半導体装置に割り振られた入出力ピンであると測定装置に認識させるとともに、残りの入出力ピンを少なくとも１つの仮想デバイスに割り振られた入出力ピンであると測定装置に認識させる。測定装置に、複数の半導体装置及び仮想デバイスの測定試験をそれぞれ予め設定された本数の入出力ピンを用いて行うと見せかけた状態で、複数の半導体装置の測定試験を、それぞれの半導体装置に関連付けられた所定本数の入出力ピンを用いて同時に行う。【選択図】図１
2012058009.tif 000002
【特許請求の範囲】
【請求項１】
測定装置が備える複数の入出力ピンを予め設定された本数よりも多い所定本数ずつ複数の半導体装置のそれぞれに関連付けし、
前記複数の半導体装置にそれぞれ関連付けられた所定本数の入出力ピンのうち、予め設定された本数の入出力ピンを当該関連付けされた半導体装置に割り振られた入出力ピンであると前記測定装置に認識させるとともに、残りの入出力ピンを少なくとも１つの仮想デバイスに割り振られた入出力ピンであると前記測定装置に認識させ、
前記測定装置に、前記複数の半導体装置及び前記仮想デバイスの測定試験をそれぞれ前記予め設定された本数の入出力ピンを用いて行うと見せかけた状態で、前記複数の半導体装置の測定試験を、それぞれの半導体装置に関連付けられた所定本数の入出力ピンを用いて同時に行う、
ことを特徴とする半導体装置の試験方法。
【請求項２】
前記半導体装置は、データ信号用接続パッドとデータスストローブ信号用接続パッドとを備える半導体記憶装置であり、
前記所定本数の入出力ピンのうち、前記予め設定された本数の入出力ピンは前記データ信号用接続パッドに接触し、前記残りの入出力ピンは前記データストローブ信号用接続パッドに接触する、
ことを特徴とする請求項１に記載の半導体装置の試験方法。
【請求項３】
前記半導体装置は、前記データ用接続パッドに供給されるデータ信号をラッチするラッチ回路を備え、該ラッチ回路は、制御回路の制御により選択された前記データストローブ用接続パッドに供給される信号又はクロックに応じて前記データ信号をラッチする、
ことを特徴とする請求項２に記載の半導体装置の試験方法。
【請求項４】
前記予め設定された本数は４本であり、前記所定の本数は５本であることを特徴とする請求項１に記載の半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の試験方法に関し、特に、半導体ウエハー上に形成された複数の半導体装置に対して同時に測定試験を行う試験方法に関する。
【背景技術】
【０００２】
公知のように、半導体装置の動作特性測定試験（以下、単に測定試験という）は、製造工程途中においても行われる。製造工程途中の測定試験は、測定装置等を用いて、ウエハー上に形成された複数の半導体装置（被測定デバイス）に対して同時に（並列に）行われる。
【０００３】
測定装置と被測定デバイスとの間の電気的接続は、測定装置が備える複数の入出力ピンを半導体ウエハー上に形成されかつ被測定デバイスに接続されている接続パッドに接触させることにより行われる。従来の半導体装置の試験方法は、例えば、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３１０９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
製造工程中の測定試験に用いられる測定装置は、複数の入出力ピンを備えている。これら複数の入出力ピンには、被測定デバイスに対して個別の信号を供給するための入出力ピンが含まれている。これら個別信号用の入出力ピンは、通常、１つの被測定デバイス（ＤＵＴ：Device Under Test）に対して割り当てられる本数（設定数）が予め決められている。
【０００６】
測定装置には、通常、複数の設定数候補が用意されている。設定数候補は、例えば、４本／ＤＵＴ及び６本／ＤＵＴのように用意される。利用者は、測定装置に用意された複数の設定数候補の中からいずれか一つを任意に選択することができる。個別信号用の入出力ピンの総数が例えば２３０４本のとき、設定数が４本／ＤＵＴならば、測定装置は、２３０４／４＝５７６個の被測定デバイスに対して同時に測定試験を行うことができる。また、設定数が６本／ＤＵＴであれば、測定装置は、２３０４／６＝３８４個の被測定デバイスに対して同時に測定試験を行うことができる。
【０００７】
しかしながら、各被測定デバイスの試験に必要な信号数は、必ずしも設定数候補のいずれかと一致するとは限らない。例えば、各被測定デバイスの試験に必要な信号数が５個の場合、上記のように選択可能な設定数候補が４本／ＤＵＴ及び６本／ＤＵＴであったならば、それらは一致しない。この場合において、設定数として４本／ＤＵＴを選択すると試験を行えないので、設定数として６本／ＤＵＴが選択される。この場合、同時に測定可能な被測定デバイスの数は上述したように３８４個となる。ところが、測定試験に必要な信号数が５個／ＤＵＴの場合、実際に使用される入出力ピンの数は、３８４×５＝１９２０本である。したがって、この場合には、２３４０−１９２０＝４２０本の入出力ピンが使用されないことになる。これら使用されない入出力ピンを、測定試験に使用することができれば、同時に測定できる被測定デバイスの数を最大で４３０／５＝８６個増加させることができるはずである。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態に係る半導体装置の試験方法は、測定装置が備える複数の入出力ピンを予め設定された本数よりも多い所定本数ずつ複数の半導体装置にそれぞれ関連付けし、前記複数の半導体装置にそれぞれ関連付けられた所定本数の入出力ピンのうち、予め設定された本数の入出力ピンを当該関連付けされた半導体装置に割り振られた入出力ピンであると前記測定装置に認識させるとともに、残りの入出力ピンを少なくとも１つの仮想デバイスに割り振られた入出力ピンであると前記測定装置に認識させ、前記測定装置に、前記複数の半導体装置及び前記仮想デバイスの測定試験をそれぞれ前記予め設定された本数の入出力ピンを用いて行うと見せかけた状態で、前記複数の半導体装置の測定試験を、それぞれの半導体装置に関連付けられた所定本数の入出力ピンを用いて同時に行う、ことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、複数の半導体装置の各々の測定試験に用いられる入出力ピンのうち、予め設定された本数を超える分の入出力ピンは仮想デバイスに割り振られていると測定装置に認識させることで、予め設定された本数を超える入出力ピンを用いて各半導体装置の測定試験を行うことができる。つまり、各半導体装置の測定試験に用いられる入出力ピンの数が予め設定された本数と一致しない場合でも、測定装置が備える入出力ピンの使用率を可能な限り増加させ、測定試験を同時に行う半導体装置の数を増加させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施の形態に係る試験方法に用いられる測定装置が、測定試験対象として認識している被測定デバイス及び仮想デバイスを説明するための図である。
【図２】本発明の一実施の形態に係る試験方法に用いられる測定装置が備える入出力ピンの測定試験対象であるデバイスへの割り振りを説明するための図である。
【図３】被測定デバイスに入力されるデータ信号とＤＱＳ信号のタイミングを説明するためタイミングチャートである。
【図４】被測定デバイスに入力される理想的なデータ信号とＤＱＳ信号のタイミングを説明するためタイミングチャートである。
【図５】本発明の一実施の形態に係る試験方法の対象となる被測定デバイスの概略構成を示すブロック図である。
【図６】図６の被測定デバイスに含まれるラッチ回路の詳細を説明するためのブロック図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１２】
本発明の第１の実施の形態に使用される測定装置は、複数の入出力ピンを有している。また、測定装置は、一つの半導体装置（被測定デバイス）に対して割り当て可能な入出力ピンの数が予め定められている。ここでは、割り当て可能な入出力ピンの数（設定数候補）として、４本／ＤＵＴ及び６本／ＤＵＴの２段階の設定数候補が用意されているものとする。ただし、予め用意される設定数候補は、４本／ＤＵＴ及び６本／ＤＵＴの組合せに限られものではなく、種々の入出力ピン数及び段階数の組合せとすることができる。
【００１３】
なお、測定装置は、全ての被測定デバイスに共通に供給される信号、例えばクロック信号等、のために用いられる入出力ピンも備えているが、本発明に直接関係がないので、ここではその説明を省略する。
【００１４】
一方、被測定デバイスは、測定装置による測定試験を受けるために、個別の入力信号を必要とする。必要とされる入力信号の数（必要信号数）は、被測定デバイスの種類によって異なる。例えば、被測定デバイスが半導体記憶装置の一種であるＤＤＲ１  ＳＤＲＡＭ（Double Data Rate 1 Synchronous Dynamic Random Access Memory）の場合、必要信号数は、データ（ＤＱ）信号×４個、及びデータストローブ（ＤＱＳ）信号×１個、の合計５個である。
【００１５】
測定装置に用意された設定数のいずれかと、必要信号数とが一致する場合、測定装置の入出力ピンは無駄なく使用され得る。即ち、全ての入出力ピンの数を選択された設定数で除した数に等しい数の被測定デバイスに対して同時に測定試験を行うことができる。一方、測定装置に用意された設定数のいずれとも必要信号数とが一致しない場合、被測定試験に使用されない入出力ピンが発生する。本実施の形態では、この使用されない入出力ピンの数を最小限に抑える。
【００１６】
以下の説明では、割り当て可能な入出力ピンの総数を２３０４本とし、必要信号数を、測定装置に用意された設定数（４本／ＤＵＴ及び６本／ＤＵＴ）のいずれとも一致しない５個とする。この場合、設定数による制限が無ければ、同時に測定試験を行うことができる被測定デバイスの数は、最大で４６０個（≦２３０４／５）となるはずである。
【００１７】
さて、測定装置の設定数として６本／ＤＵＴを選択すると、同時に測定試験を行うことができる被測定デバイスの数は２３０４／６＝３８４個に制限される。そこで、本実施の形態では、より多くの被測定デバイスの測定を可能にするために、測定装置の設定数を４本／ＤＵＴとする。このとき、測定装置は、２３０４／４＝５７６個のデバイスが存在していると認識する。しかしながら、実際に測定装置に接続される被測定デバイスは４６０個である。その差、５７６−４６０＝１１６個分の実在しないデバイスを、ここでは仮想デバイスと呼ぶ。
【００１８】
図１は、測定装置が、接続されていると認識しているデバイスである。これらのデバイスには４６０個の被測定デバイスＣＨＩＰ００１〜ＣＨＩＰ４６０と１１６個の仮想デバイスＣＨＩＰ４６１〜ＣＨＩＰ５７６が含まれる。被測定デバイスＣＨＩＰ００１〜ＣＨＩＰ４６０が、実際の測定試験の対象であり、仮想デバイスＣＨＩＰ４６１〜ＣＨＩＰ５７６は、実際には存在しない。
【００１９】
測定装置は、各被測定デバイスのＤＱパッドＩＯ＿０〜ＩＯ＿３に接触する入出力ピンを、それぞれ被測定デバイスに割り振られた入出力ピンと認識する。また、測定装置は、４個の被測定デバイスを一単位として、被測定デバイスのＤＱＳパッドに接触する入出力ピンを仮想デバイスに割り振られた入出力ピンと認識する。測定装置が、ある仮想デバイスに対して供給したデータ信号は、実際にはいずれかの被測定デバイスのＤＱＳパッドに供給される。例えば、測定装置が仮想デバイスＣＨＩＰ４６１のＤＱパッドＩＯ＿０〜ＩＯ＿３にそれぞれ出力したと認識している信号は、被測定デバイスＣＨＩＰ００１〜ＣＨＩＰ００４のＤＱＳパッドに供給される。
【００２０】
図２は、各デバイスに対する入出力ピンの割り振りの詳細を説明するための図である。入出力ピンは、それぞれのピンに割り当てられた固有の番号００１Ａ〜３８４Ａ，００１Ｂ〜３８４Ｂ，００１Ｃ〜３８４Ｃ，００１Ｄ〜３８４Ｄ，００１Ｅ〜３８４Ｅ及び００１Ｆ〜３８４Ｆにより互いに区別される。
【００２１】
被測定デバイスＤＵＴ００１〜ＤＵＴ３８４のＤＱパッドＩＯ＿１〜ＩＯ＿３とＤＱＳパッドには、入出力ピン００１Ａ〜３８４Ａ，００１Ｂ〜３８４Ｂ，００１Ｃ〜３８４Ｃ，００１Ｄ〜３８４Ｄ及び００１Ｆ〜３８４Ｆが割り振られる。ただし、測定装置側は、被測定デバイスＤＵＴ００１〜ＤＵＴ３８４のＤＱＳパッドについて、仮想デバイスＤＵＴ４８１〜ＤＵＴ５７６のＤＱパッドＩＯ＿０に入出力ピン００１Ｆ，００５Ｆ，・・・，３８１Ｆを、ＤＱパッドＩＯ＿１に入出力ピン００２Ｆ，００６Ｆ，・・・，３８２Ｆを、ＤＱパッドＩＯ＿２に入出力ピン００３Ｆ，００７Ｆ，・・・，３８３Ｆを、ＤＱパッドＩＯ＿３に入出力ピン００４Ｆ，００８Ｆ，・・・，３８４Ｆを、それぞれ割り振ったと認識している。
【００２２】
また、被測定デバイスＤＵＴ３８５〜ＤＵＴ４６０のＤＱパッドＩＯ＿０には、入出力ピン００１Ｅ，００５Ｅ，・・・，３０１Ｅが、ＤＱパッドＩＯ＿１には、入出力ピン００２Ｅ，００６Ｅ，・・・，３０２Ｅが、ＤＱパッドＩＯ＿２には、入出力ピン００３Ｅ，００７Ｅ，・・・，３０３Ｅが、ＤＱパッドＩＯ＿３には、入出力ピン００４Ｅ，００８Ｅ，・・・，３０４Ｅが、ＤＱＳパッドには、入出力ピン００５Ｅ，００９Ｅ，・・・，３８４Ｅが、それぞれ割り振られる。ただし、測定装置側では、被測定デバイスＤＵＴ３８５〜ＤＵＴ４６０のＤＱＳパッドについては、仮想デバイスＤＵＴ４６１〜ＤＵＴ４８０のＤＱパッドＩＯ＿０に入出力ピン００５Ｅ，００９Ｅ，・・・，３８１Ｅを、ＤＱパッドＩＯ＿１に入出力ピン００６Ｅ，０１０Ｅ，・・・，３８２Ｅを、ＤＱパッドＩＯ＿２に入出力ピン００７Ｅ，０１１Ｅ，・・・，３８３Ｅを、ＤＱパッドＩＯ＿３に入出力ピン００８Ｅ，００１２Ｅ，・・・，３８４Ｅをそれぞれ割り振ったと認識している。
【００２３】
なお、上記入出力ピンの割り振りは一例に過ぎず、任意の割り振りが可能である。
【００２４】
以上のように、測定装置に４６０個の被測定デバイスを接続し、１１６個の仮想デバイスと合わせて合計５７６個のデバイスが接続されていると認識させる（見せかける）。これにより、予め用意されている設定数に制限されることなく、入出力ピンを有効利用して、同時に側定できる被測定デバイスの数を最大にできる。
【００２５】
ここで、被測定デバイスにＤＱＳ信号として供給される信号は、測定装置が、仮想デバイスに対してデータ信号として出力したものである。したがって、被測定デバイスに供給されるデータ信号とＤＱＳ信号のタイミングは、図３に示すように互いに一致する。これは、被測定デバイスにＤＱＳ信号として供給される信号のタイミングが、本来の書き込み動作時のＤＱＳ信号のタイミングと異なることを意味する。本来の書き込み動作時のＤＱＳ信号のタイミングは、図４に示すように、その立上がり及び立下りが、反転クロック（ＣＬＫＢ）に一致しなければならない。したがって、このままでは、被測定デバイスの書き込み試験時に、書き込みが行えないという事態が生じる。
【００２６】
そこで、本実施の形態では、被測定デバイスの入力データをラッチするラッチ回路に、ＤＱＳ信号に代えてクロック信号に応じて入力信号をラッチするための切替回路を追加する。以下、各被測定デバイスの構成について説明する。
【００２７】
各測定デバイスは、例えば、ＤＤＲ  ＳＤＲＡＭであって、図５に示すように、クロックバッファ１１、コマンドデコーダ１２、制御回路１３、モードレジスタ１４、ロウアドレスバッファ・リフレッシュカウンタ１５、カラムアドレスバッファ・バーストカウンタ１６、ロウデコーダ１７、メモリセルアレイ１８、センスアンプ１９、カラムデコーダ２０、データ制御回路２１、ラッチ回路２２、ＤＬＬ（ディレイロックループ）２３、ＤＱ（データ）入出力回路２４、及びＤＱＳ（データストローブ信号）入出力回路２５を備えている。
【００２８】
ラッチ回路２２は、図６に示すように、切替回路６１を有している。切替回路６１は、制御回路１３の制御の下、ＤＱＳ信号及び内部クロック信号ＩＣＬＫのいずれか一方を選択し、その立上り及び立下りタイミングをデータラッチに利用する。
【００２９】
詳述すると、書き込み動作時、ラッチ回路２２は、ＤＱパッドＤＱ０〜ＤＱｎに供給されるデータ信号をＤＱ入出力回路２４を介してラッチする。このとき、通常動作モードであれば、ラッチ回路２２は、ＤＱＳパッドに供給されＤＱＳ入出力回路２５を介して入力されるＤＱＳ信号の立上がり及び立下りタイミングでデータ信号をラッチする。また、測定試験モードであれば、ラッチ回路２２は、クロックバッファ１１から供給される内部クロックＩＣＬＫの立上がり及び立下りタイミングで、データ信号をラッチする。
【００３０】
読み出し動作時には、データ信号とＤＱＳ信号とは本来同相なので、特に問題が生じることはない。即ち、切替回路６１は、通常動作モード時であっても測定試験モード時であっても、ＤＱＳ信号を選択するように、制御回路１３により制御される。
【００３１】
以上のように、本実施の形態では、測定装置に、仮想デバイスが存在するように見せかけて、被測定デバイスの各々に設定数以上の信号を供給する。これにより、入出力ピンを有効利用して、より多くの被測定デバイスに対して同時に被測定試験を行うこと可能となる。
【００３２】
たとえば、ウエハー一枚当たりの有効チップ数が２０００個の場合、設定数を６本／ＤＵＴとして試験を行うとすると、一枚のウエハーの試験を終えるのに測定試験を６回（２０００／３８４≒５．２）繰り返さなければならない。これに対して、本実施の形態では、設定数を５本／ＤＵＴに設定したのに等しい結果が得られるので、一枚のウエハーの試験を終えるのに必要な測定試験回数は５回（２０００／４６０≒４．３）である。これにより試験時間の短縮を図るとともに、コスト削減を実現することができる。
【００３３】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の範囲内において種々の変更・変形が可能である。
【符号の説明】
【００３４】
１０    被測定デバイス
１１    クロックバッファ
１２    コマンドデコーダ
１３    制御回路
１４    モードレジスタ
１５    ロウアドレスバッファ・リフレッシュカウンタ
１６    カラムアドレスバッファ・バーストカウンタ
１７    ロウデコーダ
１８    メモリセルアレイ
１９    センスアンプ
２０    カラムデコーダ
２１    データ制御回路
２２    ラッチ回路
２３    ＤＬＬ
２４    ＤＱ入出力回路
２５    ＤＱＳ入出力回路
６１    切替回路
【図１】
2012058009.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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