(57)【要約】【課題】半導体チップ面内の温度ムラを低減させた半導体集積装置を提供する。【解決手段】一つの実施形態によれば、半導体集積装置１０は、複数の半導体チップ１１、１２、１３、１４が積層された半導体チップ積層体である。第１半導体チップ１１は、動作時の発熱により周りより温度が高くなる第１の領域２１ａ、２１ｂを有している。第２半導体チップ１２は、第１の領域２１ａ、２１ｂに対応して形成された貫通ビア３１、３２を有している。接続導体４１、４２は、第１半導体チップ１１の第１の領域２１ａ、２１ｂに形成され、貫通ビア３１、３２と第１の領域２１ａ、２１ｂ内の温度のピークポイントが重なるように、第１半導体チップ１１と第２半導体チップ１２を接続している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の半導体チップが積層された半導体チップ積層体であって、
動作時の発熱により周りより温度が高くなる第１の領域を有する第１半導体チップと、
前記第１の領域に対応して形成された貫通ビアを有する第２半導体チップと、
前記第１半導体チップの前記第１の領域に形成され、前記貫通ビアと前記第１の領域内の温度のピークポイントが重なるように、前記第１半導体チップと前記第２半導体チップを接続する接続導体と、
を具備することを特徴とする半導体集積装置。
【請求項２】
前記第２半導体チップは、動作時の発熱により周りより温度が高くなる第２の領域を有し、前記貫通ビアは、前記第２領域を含まない領域に形成されていることを特徴とする半導体集積装置。
【請求項３】
前記貫通ビアは、前記第１半導体チップに設けられた第１信号配線および前記第２半導体チップに設けられた第２信号配線の両方または一方と電気的に絶縁されていることを特徴とする請求項１に記載の半導体集積装置。
【請求項４】
前記接続導体は、バンプまたはパッドであることを特徴とする請求項１に記載の半導体集積装置。
【請求項５】
前記接続導体および前記貫通ビアを介して、前記第１半導体チップの熱が前記第２半導体チップへ放熱され、前記第２半導体チップの積層方向と直交する横方向に分散されることを特徴とする請求項１に記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積装置に関する。
【背景技術】
【０００２】
複数の半導体チップが積層された３次元実装の半導体集積装置（ＭＣＰ：Multi Chip Package）では、動作時の半導体チップの発熱が効果的に外方へ放熱されないと、半導体チップに熱が篭もり、半導体チップの異常動作や半導体チップの熱破壊を招くという問題がある。
【０００３】
従来、半導体集積装置には、各半導体チップに電気的接続のための貫通ビアが形成されているが、これをサーマルビアとして用いることが提案されている。また、最下層の半導体チップから最上層の半導体チップを一気通貫するように電気的接続を目的としない貫通ビアを形成し、サーマルビアとして用いていた。
【０００４】
然しながら、電気的接続のための貫通ビアをサーマルビアとして用いる場合、貫通ビアが形成される位置は半導体チップ内の電流路に応じて決められている。また、全半導体チップを一気通貫するサーマルビアの場合、貫通ビアが形成される位置は半導体チップが積層される順に応じて決められている。
【０００５】
そのため、各半導体チップにおいてサーマルビアは必ずしも周りより温度の高い場所に形成されないという問題がある。
【０００６】
その結果、半導体チップ面内の温度ムラが大きくなり、場所により回路特性・動作が変化する。例えば、平衡して動作するように設計配置された回路がアンバランスになり、回路動作のタイミング変化による性能低下や誤動作、あるいは局所的な劣化が発生するなど、半導体チップの異常動作を招く恐れがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１６４１５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、半導体チップ面内の温度ムラを低減させた半導体集積装置を提供する。
【課題を解決するための手段】
【０００９】
一つの実施形態によれば、半導体集積装置は、複数の半導体チップが積層された半導体チップ積層体である。第１半導体チップは、動作時の発熱により周りより温度が高くなる第１の領域を有している。第２半導体チップは、前記第１の領域に対応して形成された貫通ビアを有している。接続導体は、前記第１半導体チップの前記第１の領域に形成され、前記貫通ビアと前記第１の領域内の温度のピークポイントが重なるように、前記第１半導体チップと前記第２半導体チップを接続している。
【図面の簡単な説明】
【００１０】
【図１】実施例に係る半導体集積装置を示す断面図。
【図２】実施例に係る半導体チップの要部を示す断面図。
【図３】実施例に係る半導体チップの要部の製造工程を順に示す断面図。
【図４】実施例に係る半導体チップ間の熱の流れを示す図。
【図５】実施例に係る半導体チップの温度分布の変化を示す図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１２】
本実施例に係る半導体集積装置について図１および図２を用いて説明する。図１は本実施例の半導体集積装置を示す断面図、図２は半導体チップの要部を示す断面図である。
【００１３】
図１に示すように、本実施例の半導体集積装置１０は、複数の半導体チップ、例えば４つの半導体チップ１１、１２、１３、１４が順に積層された３次元構造の半導体集積装置（半導体チップ積層体）である。半導体集積装置１０は、ＭＣＰ（Multi Chip Package）とも呼ばれている。
【００１４】
半導体チップ１１、１２、１３、１４は、サイズが順に小さくなっている。最下層の半導体チップ１１が基板（図示せず）にマウントされている。
【００１５】
半導体チップ１１、１２、１３、１４は、一側に形成されたボンディングパッド（図示せず）に接続されたワイヤ１１ａ、１２ａ、１３ａ、１４ａを介して外部に電気的に接続されている。同様に、他側に形成されたボンディングパッド（図示せず）に接続されたワイヤ１１ｂ、１２ｂ、１３ｂ、１４ｂを介して外部に電気的に接続されている。
【００１６】
半導体チップ１１、１２、１３、１４、ワイヤ１１ａ、１２ａ、１３ａ、１４ａおよびワイヤ１１ｂ、１２ｂ、１３ｂ、１４ｂは、樹脂（図示せず）で一体にモールドされている。
【００１７】
半導体チップ１１、１２、１３、１４は、例えば複数の論理回路が形成された集積回路（ＬＳＩ）である。半導体チップ１１、１２、１３、１４は、同じであっても、異なっていてもよい。
【００１８】
最下層の半導体チップ１１には、動作時の発熱により、周りより温度が高くなるホットスポット２１ａ、２１ｂ（第１の領域）が存在している。
【００１９】
半導体チップ１１内の破線は、半導体チップ１１の横方向の温度分布５１を模式的に示している。温度分布５１は、ホットスポット２１ａ、２１ｂの温度が周りの温度より高く、ホットスポット２１ａ、２１ｂの間および両側の温度か低い２重凸型である。
【００２０】
半導体チップ１１上に積層された半導体チップ１２には、動作時の発熱により、周りより温度が高くなるホットスポット２２が存在している。
【００２１】
半導体チップ１２内の破線は、半導体チップ１２の横方向の温度分布５２を模式的に示している。温度分布５２は、ホットスポット２２の温度が周りの温度より高く、ホットスポット２２の両側の温度が低い凸型である。
【００２２】
半導体チップ１２上に積層された半導体チップ１３には、動作時の発熱により、周りより温度が高くなるホットスポット２３が存在している。
【００２３】
半導体チップ１３内の破線は、半導体チップ１３の横方向の温度分布５３を模式的に示している。温度分布５３は、ホットスポット２３の温度が周りの温度より高く、ホットスポット２３の両側の温度が低い凸型である。
【００２４】
半導体チップ１３上に積層された半導体チップ１４には、特に動作時の発熱により、周りより温度が高くなるホットスポットは存在していない。
【００２５】
半導体チップ１４内の破線は、半導体チップ１４の横方向の温度分布５４を模式的に示している。温度分布５４は略フラットである。
【００２６】
ホットスポット２１ａ、２１ｂ、２２、２３は、周りの回路より消費電力が大きい回路、例えば演算回路、信号入出力回路、信号変換回路、およびそれらの制御回路などが配置された領域である。
【００２７】
半導体チップが、例えばＣＰＵ（Central Processing Unit）の場合、ＣＰＵの内部に設けられた各部の動作を制御する制御回路が配置された部分で熱が多く発生し、ホットスポットが現れる。
【００２８】
半導体チップが、例えばＮＡＮＤフラッシュメモリのような不揮発性半導体メモリの場合、入出力インターフェイスを含む制御回路等が半導体チップの片側領域に偏在している。このため、ＮＡＮＤフラッシュメモリが高速で動作すると、この片側領域で熱が多く発生し、ホットスポットが現れる。
【００２９】
半導体チップ１２は、ホットスポット２２を含まない領域（第２の領域）であって、下側に積層される半導体チップ１１のホットスポット２１ａ、２１ｂに対応して形成された貫通ビア３２ａ、３２ｂ（ＴＳＶ：Trough Silicon Via）を有している。
【００３０】
半導体チップ１３は、ホットスポット２３を含まない領域（第２の領域）であって、下側に積層される半導体チップ１２のホットスポット２２に対応して形成された貫通ビア３３を有している。
【００３１】
半導体チップ１４は、下側に積層される半導体チップ１３のホットスポット２３に対応して形成された貫通ビア３４を有している。
【００３２】
半導体チップ１１上には、ホットスポット２１ａ、２１ｂ内に生じる温度のピークポイントに重なるようにバンプ４１ａ、４１ｂ（接続導体）が形成されている。
【００３３】
半導体チップ１２上には、ホットスポット２２内に生じる温度のピークポイントに重なるようにバンプ４２が形成されている。
【００３４】
半導体チップ１３上には、ホットスポット２３内に生じる温度のピークポイントに重なるようにバンプ４３が形成されている。
【００３５】
半導体チップ１１と半導体チップ１２は、半導体チップ１２の貫通ビア３２ａ、３２ｂと半導体チップ１１のホットスポット２１ａ、２１ｂ内に生じる温度のピークポイントが重なるように、バンプ４１ａ、４１ｂを介して積層されている。
【００３６】
半導体チップ１２と半導体チップ１３は、半導体チップ１３の貫通ビア３３と半導体チップ１２のホットスポット２２内に生じる温度のピークポイントが重なるように、バンプ４２を介して積層されている。
【００３７】
半導体チップ１３と半導体チップ１４は、半導体チップ１４の貫通ビア３４と半導体チップ１３のホットスポット２３内に生じる温度のピークポイントが重なるように、バンプ４３を介して積層されている。
【００３８】
貫通ビア３２ａ、３２ｂは、第１半導体チップ１１に設けられた第１信号配線（図示せず）および第２半導体チップ１２に設けられた第２信号配線（図示せず）のいずれにも電気的に接続されていない。貫通ビア３２ａ、３２ｂの上面は、開放されている。
【００３９】
貫通ビア３３は、第２半導体チップ１２に設けられた第２信号配線および第３半導体チップ１３に設けられた第３信号配線（図示せず）のいずれにも電気的に接続されていない。貫通ビア３３の上面は、開放されている。
【００４０】
貫通ビア３４は、第３半導体チップ１３に設けられた第３信号配線に電気的に接続されていない。貫通ビア３４の上面は、開放されている。
【００４１】
即ち、半導体集積装置１０においては、半導体チップ１２は、ホットスポット２１ａ、２１ｂの直上に回路が配置されないように設計製造されている。半導体チップ１３は、ホットスポット２２の直上に回路が配置されないように設計製造されている。半導体チップ１４は、ホットスポット２３の直上に回路が配置されないように設計製造されている。
【００４２】
換言すれば、半導体集積装置１０は、最下層の半導体チップ１１から最上層の半導体チップ１４まで、ホットスポットの直上に貫通ビアを設けることを繰り返して設計製造されている。
【００４３】
図２は半導体集積装置１０の要部を拡大して示す断面図で、図２（ａ）は半導体チップ１２の貫通ビア３２ａを示す断面図、図２（ｂ）は半導体チップ１１上のバンプ４１ａを示す断面図である。
【００４４】
図２（ａ）に示すように、半導体チップ１２には、貫通孔にバリアメタル（図示せず）、および絶縁膜６１を介して、熱伝導率が高い導電材６２が埋め込まれた貫通ビア３２ａが形成されている。導電材６２の一端６２ａは半導体チップ１２の下面より若干突出している。
【００４５】
バリアメタルは、例えば窒化チタン（ＴｉＮ）である。絶縁膜６１は、例えばシリコン酸化膜である。導電材６２は、例えば銅（Ｃｕ）である。
【００４６】
絶縁膜６１および導電材６２の上面は、保護膜６３、例えばポリイミド膜で覆われている。
【００４７】
図２（ｂ）に示すように、半導体チップ１１の上面には絶縁膜６４、例えばシリコン酸化膜が形成されている。絶縁膜６４上に、金属パッド６５、例えばアルミニウムパッドが形成されている。
【００４８】
金属パッド６５と金属ボール６６の密着性を高めるためにＵＢＭ(Under Bump Metal）と呼ばれる金属膜６６、例えば無電解ニッケル合金メッキ被膜および無電解金メッキ被膜を介して金属ボール６７、例えばハンダボールが形成されている。金属パッド６５の外周は保護膜６８、たとえばポリイミド膜で覆われている。
【００４９】
図３は貫通ビア３２ａの製造工程を順に示す断面図である。図３（ａ）に示すように、半導体基板６８に、例えば深堀用ＲＩＥ（Reactive Ion Etching）装置を用いて、ホール６８ａを形成する。ホール６８ａの深さは、半導体チップ１２の厚さより若干大きくしておく。
【００５０】
次に、図３（ｂ）に示すように、ホール６８ａの内面にバリアメタルとして、例えばスパッタリング法によりＴｉＮ膜を形成し、絶縁膜６１として、例えばＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜を形成する。
【００５１】
次に、図３（ｃ）に示すように、ホール６８ａ内に導電材６２として、例えばスパッタリング法によりＣｕ膜を形成し、ＣＭＰ（Chemical Mechanical Polishing）法により余分なＣｕを除去する。
【００５２】
次に、図３（ｄ）に示すように、半導体基板６８をホール６８ａと反対側の下面側から、例えばグラインダーにより研削し、導電材６２の一端６２ａを露出させる。更に、半導体基板を下面側から、例えばウェットエッチングして、導電材６２の一端６２ａを半導体基板６８の下面から突出させる。これにより、図２（ａ）に示す、貫通ビア３２ａを有する半導体チップ１２が得られる。
【００５３】
なお、ここでは説明および図示は省略しているが、半導体集積装置１０には、半導体チップ１１、１２、１３、１４に形成された別の貫通ビアを直列に接続（一気通貫）して熱放散部に接続するサーマルビアが設けられていても構わない。
【００５４】
上述した本実施例の半導体集積装置１０は、積層方向に隣接するホットスポット同士が重ならない第１および第２半導体チップにおいて、第１半導体チップのホットスポットから第２半導体チップのホットスポットを含まない領域に放熱して、熱を横方向に分散させるように構成されている。
【００５５】
これにより、第１および第２の半導体チップにおいて、横方向の温度分布の均一化が図られ、各半導体チップ面内の温度ムラを小さくすることが可能である。更に、半導体集積装置１０のパッケージ全体としての温度ムラを小さくすることが可能である。
【００５６】
半導体チップ内の横方向の温度勾配が大きくなり、平衡して動作するように設計配置された回路、例えば差動アンプ、遅延回路などがアンバランスになり、半導体チップの異常動作を招く恐れを防止することが可能である。
【００５７】
更に、積層方向に隣接する半導体チップ同士でホットスポットが重ならないことから、貫通ビアを介する上下半導体チップの放熱の影響により別の半導体チップ面内の温度勾配に影響を及ぼす恐れは少ない。
【００５８】
図４は半導体チップ間の熱の流れを示す図、図５は半導体チップの温度分布の変化を示す図である。
【００５９】
図４に示すように、バンプ４１ａおよび貫通ビア３２ａの熱伝導性は半導体チップ１１（シリコン）の熱伝導性より高いので、ホットスポット２１ａにおける発熱Ｑの多くはバンプ４１ａを通って貫通ビア３２ａに伝えられる。
【００６０】
貫通ビア３２ａに流入した熱Ｑは、半導体チップ１２内に熱Ｑ１、Ｑ２として伝えられる。貫通ビア３２ａの上方が開放されているので、熱Ｑは半導体チップ１２の上に積層さている半導体チップ１３には殆ど伝わらない。
【００６１】
その結果、図５に示すように、半導体チップ１１は放熱されて、ホットスポット２１ａの温度は、Ｔ４からＴ３に低下する。半導体チップ１１の破線で示す温度分布５１が均一化されて、実線で示す温度分布７１が得られる。
【００６２】
半導体チップ１２は加熱されて、貫通ビア３２ａの温度がＴ１からＴ２に上昇する。半導体チップ１２の破線で示す横方向の温度分布５２が均一化されて、実線で示す温度分布７２が得られる。このとき、温度Ｔ１、Ｔ２、Ｔ３、Ｔ４は、Ｔ１＜Ｔ２＜Ｔ３＜Ｔ４の関係にある。
【００６３】
以上説明したように、本実施例の半導体集積装置１０では、複数の半導体チップが積層され、隣接する半導体チップにおいて、第１半導体チップは動作時の発熱により周りより温度が高くなるホットスポットを有し、第２半導体チップは第１半導体チップのホットスポットに対応して形成された貫通ビアを有している。
【００６４】
第１および第２半導体チップは、貫通ビアとホットスポット内の温度のピークポイントが重なるようにしてバンプを介して接続されている。
【００６５】
その結果、第１半導体チップのホットスポットの発熱が第２半導体チップの積層方向と直交する横方向に分散される。第１および第２半導体チップ内の横方向の温度分布の均一化が図られ、第１および第２半導体チップ面内の温度ムラを小さくすることができる。
【００６６】
更に、半導体集積装置１０のパッケージ全体としての温度ムラを小さくすることができる。従って、半導体チップ面内の温度ムラを低減させた半導体集積装置が得られる。
【００６７】
半導体チップ内の横方向の温度勾配が大きい場合、平衡して動作するように設計配置された回路がアンバランスになり、半導体チップの異常動作を招く恐れを防止することができる。
【００６８】
また、サーマルビアを介しての主放熱に起因して積層方向の温度勾配が悪化することを防止することができる。
【００６９】
本実施例では、積層される半導体チップが４個である場合について説明したが、その数には特に制限はなく、積層される半導体チップが４個以外の場合でも同様に実施することができる。
【００７０】
また、積層される半導体チップのサイズが順に小さくなる場合について説明したが、ボンディングパッドにワイヤが接続できればよく、サイズには特に制限はない。例えば、同じサイズの長方形状の半導体チップの場合では、向きを直交させて積層すればよい。
【００７１】
半導体チップのホットスポットは何箇所存在していても構わない。各ホットスポットに対応した貫通ビアを設ければよい。
【００７２】
但し、ホットスポットの数が多くなると、上側に積層する半導体チップには回路のレイアウトの都合で貫通ビアが形成できる領域が確保できない場合がある。また、上側に積層する半導体チップのホットスポットと重なる場合も考えられる。
【００７３】
その場合は、下側の半導体チップのホットスポットの直上に設けることが可能な貫通ビアだけを形成して実施してもよい。その場合でも、本実施例の効果を得ることができる。
【００７４】
下側の半導体チップのホットスポットから上側に積層された半導体チップに放熱される場合について説明したが、上側の半導体チップのホットスポットから下側に積層された半導体チップに放熱される場合も可能である。その場合でも、本実施例の効果を得ることができる。
【００７５】
接続導体がバンプである場合について説明したが、パッドでも構わない。その場合は、電界メッキ法等により、第１および第２半導体チップの接続に必要な厚さのパッドを形成するとよい。
【００７６】
積層された半導体チップ１１、１２、１３、１４の隙間に、半導体チップ１１、１２、１３、１４を互いに固定するための接着剤となるアンダーフィルと呼ばれる樹脂が充填されている場合がある。この樹脂は熱伝導性が低いので、各半導体チップの発熱を外方へ排出し難くする。
【００７７】
本実施例では、アンダーフィルの有無にかかわらず、半導体チップ１１、１２、１３、１４の発熱をバンプおよび貫通ビアを介して半導体チップの積層方向に直交する横方向に分散することがでる。
【００７８】
各半導体チップ１１、１２、１３、１４が、ワイヤにより外部に電気的に接続されている場合について説明したが、各半導体チップが別に設けられた貫通ビアにより外部に電気的接続されていても構わない。
【００７９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８０】
１０  半導体集積装置
１１、１２、１３、１４  半導体チップ
１１ａ、１２ａ、１３ａ、１４ａ、１１ｂ、１２ｂ、１３ｂ、１４ｂ  ワイヤ
２１ａ、２１ｂ、２２、２３  ホットスポット
３２ａ、３２ｂ、３３、３４  貫通ビア
４１ａ、４１ｂ、４２、４３  バンプ（接続導体）
５１、５２、５３、５４、７１、７２  温度分布
６１  絶縁膜
６２  導電材
６３、６８  保護膜
６４  シリコン酸化膜
６５  金属パッド
６６  金属膜
６７  金属ボール
６８  半導体基板
６８ａ  ホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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