(57)【要約】      （修正有）【課題】マスクパターンの疎密に起因する強誘電体素子の特性ばらつきを適切に低減することが可能なデータ保持装置及び、これを用いた論理演算回路の提供。【解決手段】データ保持装置において、不揮発性記憶部に含まれる複数の強誘電体素子Ｘ（素子幅ｍ）は、各々よりも素子幅の小さいダミー素子Ｙ（素子幅ｎ、ただしｎ＜ｍ）によって包囲されている。これによってマスクパターンの疎密に起因するエッチングのローディング効果を抑制する事が可能となる。【選択図】図２６
2012216702.tif 000002
【特許請求の範囲】
【請求項１】
ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、
強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、
前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部と、
を有するデータ保持装置であって、
前記不揮発性記憶部に含まれる複数の強誘電体素子は、各々よりも素子幅の小さいダミー素子によって包囲されていることを特徴とするデータ保持装置。
【請求項２】
前記ダミー素子は、閉じた環状に形成されていることを特徴とする請求項１に記載のデータ保持装置。
【請求項３】
前記強誘電体素子同士を隔てる第１素子間距離と、前記強誘電体素子と前記ダミー素子を隔てる第２素子間距離は、互いに同値とされていることを特徴とする請求項１または請求項２に記載のデータ保持装置。
【請求項４】
前記ループ構造部は、
第１入力端が第１パススイッチを介して入力信号の印加端に接続された第１マルチプレクサと；
入力端が前記第１マルチプレクサの出力端に接続され、出力端から出力信号の出力端に接続された第１論理ゲートと；
第１入力端が前記第１論理ゲートの出力端に接続された第２マルチプレクサと；
入力端が前記第２マルチプレクサの出力端に接続され、出力端が第２パススイッチを介して前記第１マルチプレクサの第１入力端に接続された第２論理ゲートと；
を含むことを特徴とする請求項１〜請求項３のいずれか一項に記載のデータ保持装置。
【請求項５】
前記不揮発性記憶部は、
第１端が第１プレートラインに接続され、第２端が第３パススイッチを介して前記第１マルチプレクサの第１入力端に接続されると共に、前記第２マルチプレクサの第２入力端にも接続された第１強誘電体素子と；
第１端が前記第１プレートラインに接続され、第２端が第４パススイッチを介して前記第２マルチプレクサの第１入力端に接続されると共に、前記第１マルチプレクサの第２入力端にも接続された第２強誘電体素子と；
を含むことを特徴とする請求項４に記載のデータ保持装置。
【請求項６】
前記不揮発性記憶部は、さらに、
第１端が第２プレートラインに接続され、第２端が前記第１強誘電体素子の第２端に接続された第３強誘電体素子と；
第１端が前記第２プレートラインに接続され、第２端が前記第２強誘電体素子の第２端に接続された第４強誘電体素子と；
を含むことを特徴とする請求項５に記載のデータ保持装置。
【請求項７】
前記第１強誘電体素子、前記第２強誘電体素子、前記第３強誘電体素子、及び、前記第４強誘電体素子は、２行２列の格子状に配列されていることを特徴とする請求項６に記載のデータ保持装置。
【請求項８】
前記回路分離部は、
前記第１マルチプレクサと前記第２マルチプレクサを前記ループ構造部と共有し、
前記第３パススイッチと前記第４パススイッチを前記不揮発性記憶部と共有することを特徴とする請求項５〜請求項７のいずれか一項に記載のデータ保持装置。
【請求項９】
ラッチやレジスタとして、請求項１〜請求項８のいずれか一項に記載のデータ保持装置を有することを特徴とする論理演算回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ保持装置及びこれを用いた論理演算回路に関するものである。
【背景技術】
【０００２】
本願の出願人によって開示された特許文献１では、強誘電体素子のヒステリシス特性を用いてデータを不揮発的に記憶するデータ保持装置において、強誘電体素子の形状を揃えてペア性を高めることが可能なセルパターンのレイアウトが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００９／０２５３４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体集積回路装置のレイアウト設計に際しては、マスクパターンの疎密に起因するエッチングのローディング効果を抑制するために、実際に使用されるセルパターンに隣接して、実際には使用されないダミーパターンを設けることが多い。
【０００５】
例えば、半導体基板上にメモリアレイを形成する場合には、図３０で示すように、メモリアレイの終端部（主として外周部）に配置されているメモリセルＡと、メモリアレイの終端部以外に配置されているメモリセルＢとの間で、マスクパターンの疎密が生じないように、メモリセルＡ及びＢと同一サイズのダミーセルＣがメモリセルＡに隣接して設けられていた。なお、メモリアレイは、多数のメモリセルＡ及びＢによって形成されているので、メモリセルＡ及びＢと同一サイズのダミーセルＣを設けたとしても、メモリアレイ全体に占めるダミーセルＣの面積比率はさほど大きいものではない。
【０００６】
しかしながら、図３１で示すように、少数（例えば４つ）の強誘電体素子Ｘを用いたデータ保持装置において、強誘電体素子Ｘと同サイズのダミー素子Ｙを設けると、データ保持装置全体に占めるダミー素子Ｙの面積比率が非常に大きくなってしまう。そのため、チップ面積の拡大を回避するためには、強誘電体素子Ｘのサイズを縮小しなければならず、データ保持装置の信頼性低下を招くという課題があった。逆に、データ保持装置の信頼性低下を回避するためには、チップ面積自体を拡大しなければならず、データ保持装置のコストアップを招くという課題があった。
【０００７】
本発明は、本願の発明者らにより見出された上記の問題点に鑑み、マスクパターンの疎密に起因する強誘電体素子の特性ばらつきを適切に低減することが可能なデータ保持装置及び、これを用いた論理演算回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成すべく、本発明に係るデータ保持装置は、ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部と、を有するものであって、前記不揮発性記憶部に含まれる複数の強誘電体素子は、各々よりも素子幅の小さいダミー素子によって包囲された構成（第１の構成）とされている。
【０００９】
なお、上記第１の構成から成るデータ保持装置において、前記ダミー素子は、閉じた環状に形成されている構成（第２の構成）にするとよい。
【００１０】
また、上記第１または第２の構成から成るデータ保持装置において、前記強誘電体素子同士を隔てる第１素子間距離と、前記強誘電体素子と前記ダミー素子を隔てる第２素子間距離は、互いに同値とされた構成（第３の構成）にするとよい。
【００１１】
また、上記第１〜第３いずれかの構成から成るデータ保持装置において、前記ループ構造部は、第１入力端が第１パススイッチを介して入力信号の印加端に接続された第１マルチプレクサと；入力端が前記第１マルチプレクサの出力端に接続され、出力端から出力信号の出力端に接続された第１論理ゲートと；第１入力端が前記第１論理ゲートの出力端に接続された第２マルチプレクサと；入力端が前記第２マルチプレクサの出力端に接続されて、出力端が第２パススイッチを介して前記第１マルチプレクサの第１入力端に接続された第２論理ゲートと；を含む構成（第４の構成）にするとよい。
【００１２】
また、上記第４の構成から成るデータ保持装置において、前記不揮発性記憶部は、第１端が第１プレートラインに接続され、第２端が第３パススイッチを介して前記第１マルチプレクサの第１入力端に接続されると共に、前記第２マルチプレクサの第２入力端にも接続された第１強誘電体素子と；第１端が前記第１プレートラインに接続され、第２端が第４パススイッチを介して前記第２マルチプレクサの第１入力端に接続されると共に、前記第１マルチプレクサの第２入力端にも接続された第２強誘電体素子と；を含む構成（第５の構成）にするとよい。
【００１３】
また、上記第５の構成から成るデータ保持装置において、前記不揮発性記憶部は、さらに、第１端が第２プレートラインに接続され、第２端が前記第１強誘電体素子の第２端に接続された第３強誘電体素子と；第１端が前記第２プレートラインに接続され、第２端が前記第２強誘電体素子の第２端に接続された第４強誘電体素子と；を含む構成（第６の構成）にするとよい。
【００１４】
また、上記第７の構成から成るデータ保持装置において、前記第１強誘電体素子、前記第２強誘電体素子、前記第３強誘電体素子、及び、前記第４強誘電体素子は、２行２列の格子状に配列された構成（第７の構成）にするとよい。
【００１５】
また、上記第５〜第７いずれかの構成から成るデータ保持装置において、前記回路分離部は、前記第１マルチプレクサと前記第２マルチプレクサを前記ループ構造部と共有し、前記第３パススイッチと前記第４パススイッチを前記不揮発性記憶部と共有する構成（第８の構成）にするとよい。
【００１６】
また、本発明に係る論理演算回路は、ラッチやレジスタとして、上記第１〜第８いずれかの構成から成るデータ保持装置を有する構成（第９の構成）とされている。
【発明の効果】
【００１７】
本発明によれば、マスクパターンの疎密に起因する強誘電体素子の特性ばらつきを適切に低減することが可能なデータ保持装置、及び、これを用いた論理演算回路を提供することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係るデータ保持装置の一実施形態を示す回路図
【図２】レベルシフト機能を備えたインバータＩＮＶ６（インバータＩＮＶ７についても同様）の一構成例を示す回路図
【図３】本発明に係るデータ保持装置の一動作例を説明するためのタイミングチャート
【図４】通常動作時の信号経路を示す回路図
【図５】データ書き込み動作時の信号経路を示す回路図
【図６】データ読み出し動作時の信号経路を示す回路図
【図７】本発明に係るデータ保持装置の第１の変形例を示す回路図
【図８】レベルシフト機能を備えた３ステートのインバータＩＮＶ６’（インバータＩＮＶ７’についても同様）の一構成例を示す回路図
【図９】本発明に係るデータ保持装置の別の動作例を説明するためのタイミングチャート
【図１０】強誘電体素子の特性を説明するための図
【図１１】強誘電体素子間の容量結合を用いたデータ読み出し方式を説明するための図
【図１２】本発明に係るデータ保持装置の第２の変形例を示す回路図
【図１３】本発明に係るデータ保持装置の第３の変形例を示す回路図
【図１４】Ｄフリップフロップへの適用例を示す回路図
【図１５】通常動作時の信号経路を示す回路図
【図１６】データ書き込み動作時の信号経路を示す回路図
【図１７】データ読み出し動作時の信号経路を示す回路図
【図１８】本発明に係るデータ保持装置の第４の変形例を示す回路図
【図１９】本発明に係るデータ保持装置の一動作例を説明するためのタイミングチャート
【図２０】本発明に係るデータ保持装置の別の動作例を説明するためのタイミングチャート
【図２１】データ入れ替えによる処理切替動作の一例を示す模式図
【図２２】セルパターンの第１レイアウト例を示す模式図
【図２３】セルパターンの第２レイアウト例を示す模式図
【図２４】セルパターンの第３レイアウト例を示す模式図
【図２５】セルパターンの第４レイアウト例を示す模式図
【図２６】ダミーパターンの第１レイアウト例を示す模式図
【図２７】ダミーパターンの第２レイアウト例を示す模式図
【図２８】強誘電体素子Ｘ及びダミー素子Ｙの製造工程を示す縦断面図
【図２９Ａ】ダミーパターンの第３レイアウト例を示す模式図
【図２９Ｂ】ダミーパターンの第４レイアウト例を示す模式図
【図３０】ダミーパターンの第１従来例を示す模式図
【図３１】ダミーパターンの第２従来例を示す模式図
【発明を実施するための形態】
【００１９】
＜データ保持装置＞
図１は、本発明に係るデータ保持装置の一実施形態を示す回路図である。
【００２０】
本図に示す通り、本実施形態のデータ保持装置は、インバータＩＮＶ１〜ＩＮＶ７と、パススイッチＳＷ１〜ＳＷ４と、マルチプレクサＭＵＸ１、ＭＵＸ２と、Ｎチャネル型電界効果トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂと、強誘電体素子（強誘電体キャパシタ）ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂと、を有して成るラッチ回路である。
【００２１】
インバータＩＮＶ１の入力端は、データ信号（Ｄ）の印加端に接続されている。インバータＩＮＶ１の出力端は、インバータＩＮＶ２の入力端に接続されている。インバータＩＮＶ２の出力端は、パススイッチＳＷ１を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。マルチプレクサＭＵＸ１の出力端は、インバータＩＮＶ３の入力端に接続されている。インバータＩＮＶ３の出力端は、インバータＩＮＶ５の入力端に接続されている。インバータＩＮＶ５の出力端は、出力信号（Ｑ）の引出端に接続されている。マルチプレクサＭＵＸ２の第１入力端（１）は、インバータＩＮＶ３の出力端に接続されている。マルチプレクサＭＵＸ２の出力端は、インバータＩＮＶ４の入力端に接続されている。インバータＩＮＶ４の出力端は、パススイッチＳＷ２を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。
【００２２】
このように、本実施形態のデータ保持装置は、ループ状に接続された２つの論理ゲート（図１ではインバータＩＮＶ３、ＩＮＶ４）を用いて、入力されたデータ信号Ｄを保持するループ構造部ＬＯＯＰを有して成る。
【００２３】
なお、ループ構造部ＬＯＯＰは、第１電源電圧ＶＤＤ１（例えば０．６［Ｖ］）の供給を受けて駆動されるものである。
【００２４】
インバータＩＮＶ６の入力端は、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。インバータＩＮＶ６の出力端は、パススイッチＳＷ３を介して、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。インバータＩＮＶ７の入力端は、マルチプレクサＭＵＸ２の第１入力端（１）に接続されている。インバータＩＮＶ７の出力端は、パススイッチＳＷ４を介して、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。
【００２５】
強誘電体素子ＣＬ１ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ１ａの負極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ａの両端間には、トランジスタＱ１ａが接続されている。トランジスタＱ１ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００２６】
強誘電体素子ＣＬ１ｂの正極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ１ｂの両端間には、トランジスタＱ１ｂが接続されている。トランジスタＱ１ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００２７】
強誘電体素子ＣＬ２ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ２ａの負極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ａの両端間には、トランジスタＱ２ａが接続されている。トランジスタＱ２ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００２８】
強誘電体素子ＣＬ２ｂの正極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ２ｂの両端間には、トランジスタＱ２ｂが接続されている。トランジスタＱ２ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００２９】
このように、本実施形態のデータ保持装置は、強誘電体素子（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ）のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータＤを不揮発的に記憶する不揮発性記憶部ＮＶＭを有して成る。
【００３０】
なお、不揮発性記憶部ＮＶＭは、第１電源電圧ＶＤＤ１よりも高い第２電源電圧ＶＤＤ２（例えば１．２［Ｖ］）の供給を受けて駆動されるものである。
【００３１】
また、上記した構成要素のうち、パススイッチＳＷ１は、クロック信号ＣＬＫに応じてオン／オフされ、パススイッチＳＷ２は、反転クロック信号ＣＬＫＢ（クロック信号ＣＬＫの論理反転信号）に応じてオン／オフされる。すなわち、パススイッチＳＷ１とパススイッチＳＷ２は、互いに排他的（相補的）にオン／オフされる。
【００３２】
一方、パススイッチＳＷ３、ＳＷ４は、いずれも制御信号Ｅ１に応じてオン／オフされる。また、マルチプレクサＭＵＸ１、ＭＵＸ２は、いずれも制御信号Ｅ２に応じてその信号経路が切り換えられる。すなわち、本実施形態のデータ保持装置において、マルチプレクサＭＵＸ１、ＭＵＸ２と、インバータＩＮＶ６、ＩＮＶ７と、パススイッチＳＷ３、ＳＷ４は、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰとして機能する。
【００３３】
なお、回路分離部ＳＥＰを形成する回路要素のうち、ループ構造部ＬＯＯＰに含まれるマルチプレクサＭＵＸ１、ＭＵＸ２は、第１電源電圧ＶＤＤ１の供給を受けて駆動されるものであり、不揮発性記憶部ＮＶＭに含まれるパススイッチＳＷ３、ＳＷ４は、第２電源電圧ＶＤＤ２の供給を受けて駆動されるものである。
【００３４】
また、インバータＩＮＶ６、ＩＮＶ７は、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の双方の供給を受けて駆動されるものであり、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭの間でやり取りされるデータＤの電圧レベルを変換するレベルシフタとしての機能を備えている。
【００３５】
図２は、レベルシフト機能を備えたインバータＩＮＶ６（インバータＩＮＶ７についても同様）の一構成例を示す回路図である。
【００３６】
図２に示すように、インバータＩＮＶ６（ＩＮＶ７）は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１〜Ｐ３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ３と、を有して成る。トランジスタＮ１のゲートは、入力端ＩＮに接続されている。トランジスタＮ１のソースは、接地端に接続されている。トランジスタＮ１のドレインは、トランジスタＰ１のドレインに接続される一方、出力端ＯＵＴにも接続されている。トランジスタＰ１、Ｐ２のソースは、いずれも第２電源電圧ＶＤＤ２の印加端に接続されている。トランジスタＰ１のゲートは、トランジスタＰ２のドレインに接続されている。トランジスタＰ２のゲートは、トランジスタＰ１のドレインに接続されている。トランジスタＰ２のドレインは、トランジスタＮ２のドレインに接続されている。トランジスタＮ２のソースは、接地端に接続されている。トランジスタＰ３、Ｎ３のゲートは、いずれも入力端ＩＮに接続されている。トランジスタＰ３のソースは、第１電源電圧ＶＤＤ１の印加端に接続されている。トランジスタＰ３のドレインは、トランジスタＮ３のドレインに接続される一方で、トランジスタＮ２のゲートにも接続されている。トランジスタＮ３のソースは、接地端に接続されている。
【００３７】
上記構成から成るインバータＩＮＶ６（ＩＮＶ７）において、入力端ＩＮにハイレベル（第１電源電圧ＶＤＤ１）の論理信号が入力された場合には、トランジスタＮ１、Ｐ２がオンとなり、トランジスタＮ２、Ｐ１がオフとなるので、出力端ＯＵＴからはローレベル（接地電圧ＧＮＤ）の論理信号が出力される。逆に、入力端ＩＮにローレベル（接地電圧ＧＮＤ）の論理信号が入力された場合には、トランジスタＮ１、Ｐ２がオフとなり、トランジスタＮ２、Ｐ１がオンとなるので、出力端ＯＵＴからはハイレベル（第２電源電圧ＶＤＤ２）の論理信号が出力される。すなわち、インバータＩＮＶ６（ＩＮＶ７）は、入力端ＩＮに入力された論理信号の論理を反転した上で、さらに、そのハイレベル電位を第１電源電圧ＶＤＤ１から第２電源電圧ＶＤＤ２まで引き上げて出力する。
【００３８】
次に、上記構成から成るデータ保持装置の動作について、詳細な説明を行う。なお、以下の説明では、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの接続ノードに現れる電圧をＶ１、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの接続ノードに現れる電圧をＶ２、インバータＩＮＶ４の入力端に現れる電圧をＶ３、インバータＩＮＶ４の出力端に現れる電圧をＶ４、インバータＩＮＶ３の入力端に現れる電圧をＶ５、インバータＩＮＶ３の出力端に現れる電圧をＶ６というように、各部のノード電圧に符号を付すことにする。
【００３９】
図３は、本発明に係るデータ保持装置の一動作例を説明するためのタイミングチャートであり、上から順番に、電源電圧（ＶＤＤ１、ＶＤＤ２）、クロック信号ＣＬＫ、データ信号Ｄ、制御信号Ｅ１、制御信号Ｅ２、Ｆリセット信号ＦＲＳＴ、第１プレートラインＰＬ１の印加電圧、第２プレートラインＰＬ２の印加電圧、ノード電圧Ｖ１、ノード電圧Ｖ２、及び出力信号Ｑの電圧波形を示している。
【００４０】
まず、データ保持装置の通常動作について説明する。
【００４１】
時点Ｗ１までは、Ｆリセット信号ＦＲＳＴが「１（ハイレベル：ＶＤＤ２）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されているので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっている。なお、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【００４２】
また、時点Ｗ１までは、制御信号Ｅ１が「０（ＧＮＤ）」とされており、パススイッチＳＷ３とパススイッチＳＷ４がオフされているので、データ書き込み用ドライバ（図１の例ではインバータＩＮＶ６、ＩＮＶ７）はいずれも無効とされている。
【００４３】
また、時点Ｗ１までは、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。
【００４４】
従って、クロック信号ＣＬＫのハイレベル期間には、パススイッチＳＷ１がオンされ、パススイッチＳＷ２がオフされるので、データ信号Ｄが出力信号Ｑとしてそのまま通過される形となる。一方、クロック信号ＣＬＫのローレベル期間には、パススイッチＳＷ１がオフされ、パススイッチＳＷ２がオンされるので、クロック信号ＣＬＫの立下がりエッジで、データ信号Ｄがラッチされる形となる。
【００４５】
なお、図４は、上記した通常動作時の信号経路（図中では太線として描写）を示す回路図である。
【００４６】
次に、強誘電体素子へのデータ書き込み動作について説明する。
【００４７】
時点Ｗ１〜Ｗ３では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされて、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされる。従って、第１パススイッチＳＷ１がオフされ、第２パススイッチがオンされる。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。
【００４８】
また、時点Ｗ１〜Ｗ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる。
【００４９】
また、時点Ｗ１〜Ｗ３では、制御信号Ｅ１が「１（ＶＤＤ２）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオンされる。従って、データ書き込み用ドライバ（図１の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも有効とされる。
【００５０】
なお、時点Ｗ１〜Ｗ３では、それまでと同様、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。
【００５１】
また、時点Ｗ１〜Ｗ２では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされ、時点Ｗ２〜Ｗ３では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ２）」とされる。すなわち、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。
【００５２】
図３の例に即して具体的に述べると、時点Ｗ１では、出力信号Ｑが「１（ＶＤＤ１）」であるため、ノード電圧Ｖ１が「０（ＧＮＤ）」となり、ノード電圧Ｖ２が「１（ＶＤＤ２）」となる。従って、時点Ｗ１〜Ｗ２において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされている間、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ２ａの両端間には負極性の電圧が印加される状態となり、強誘電体素子ＣＬ２ｂの両端間には正極性の電圧が印加される状態となる。一方、時点Ｗ２〜Ｗ３において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ２）」とされている間、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ１ａの両端間には正極性の電圧が印加される状態となり、強誘電体素子ＣＬ１ｂの両端間には負極性の電圧が印加される状態となる。
【００５３】
このように、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。なお、強誘電体素子ＣＬ１ａとＣＬ１ｂとの間、及び、強誘電体素子ＣＬ２ａとＣＬ２ｂとの間では、互いの残留分極状態が逆になる。また、強誘電体素子ＣＬ１ａとＣＬ２ａとの間、及び、強誘電体素子ＣＬ１ｂとＣＬ２ｂとの間でも、互いの残留分極状態が逆になる。
【００５４】
時点Ｗ３では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ２）」とされることによって、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ＧＮＤ）」とされる。
【００５５】
また、時点Ｗ３では、制御信号Ｅ１が再び「０（ＧＮＤ）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオフされるので、データ書き込み用ドライバ（図１の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも無効とされる。なお、制御信号Ｅ２については不問であるが、図３の例では「０（ＧＮＤ）」とされている。
【００５６】
そして、時点Ｗ４では、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１の供給と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２の供給がいずれも遮断される。このとき、Ｆリセット信号ＦＲＳＴは、時点Ｗ３から「１（ＶＤＤ２）」に維持されており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【００５７】
なお、図５は、上記したデータ書き込み動作時（特に時点Ｗ１〜Ｗ３）の信号経路（図中では太線として描写）を示す回路図である。
【００５８】
次に、強誘電体素子からのデータ読み出し動作について説明する。
【００５９】
時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチがオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。
【００６０】
時点Ｒ１では、最先にＦリセット信号ＦＲＳＴが「１（ＶＤＤ１）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【００６１】
なお、時点Ｒ１において、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【００６２】
時点Ｒ２では、制御信号Ｅ１、Ｅ２がいずれも「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされており、かつ、ループ構造部ＬＯＯＰで通常ループが無効とされている状態）で、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２が投入される。このとき、図６中の太線で描写された信号ラインは、フローティングとなっている。
【００６３】
続く時点Ｒ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる一方、第２プレートラインＰＬ２が「０（ＧＮＤ）」に維持されたまま、第１プレートラインＰＬ１が「１（ＶＤＤ２）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１及びノード電圧Ｖ２として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。
【００６４】
図３の例に即して具体的に説明すると、ノード電圧Ｖ１としては、比較的低い電圧信号（以下、その論理をＷＬ［Weak Low］と呼ぶ）が現れ、ノード電圧Ｖ２としては、比較的高い電圧信号（以下、その論理をＷＨ［Weak Hi］と呼ぶ）が現れる。すなわち、ノード電圧Ｖ１とノード電圧Ｖ２との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。
【００６５】
このとき、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１〜Ｖ６が未だに不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ１）」となっていない状態）である。
【００６６】
続く時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ１）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ１）」に確定される。
【００６７】
このように、時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１とノード電圧Ｖ２との電位差）がループ構造部ＬＯＯＰで増幅される形となり、出力信号Ｑとして電源遮断前の保持データ（図２の例では「１（ＶＤＤ１）」）が復帰される。
【００６８】
その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ２）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも、「０（ＧＮＤ）」とされる。従って、データ保持装置は、時点Ｗ１以前と同様の状態、すなわち、通常の動作状態に復帰される。
【００６９】
なお、図６は、上記したデータ読み出し動作時（特に時点Ｒ３〜Ｒ４）の信号経路（図中では太線として描写）を示す回路図である。
【００７０】
上記で説明したように、本実施形態のデータ保持装置は、ループ状に接続された論理ゲート（図１ではインバータＩＮＶ３、ＩＮＶ４）を用いてデータを保持するループ構造部ＬＯＯＰと、強誘電体素子のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータを不揮発的に記憶する不揮発性記憶部ＮＶＭ（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ、Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ）と、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰ（ＭＵＸ１、ＭＵＸ２、ＩＮＶ６、ＩＮＶ７、ＳＷ３、ＳＷ４）と、を有して成り、回路分離部ＳＥＰは、データ保持装置の通常動作中には、強誘電体素子に対する印加電圧を一定に保ちつつ、ループ構造部ＬＯＯＰを電気的に動作させる構成とされている。
【００７１】
このように、ループ構造部ＬＯＯＰの信号線から強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂを直接駆動するのではなく、ループ構造部ＬＯＯＰの信号線と強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂとの間に、バッファとしても機能するデータ書き込み用ドライバ（図１ではインバータＩＮＶ６、ＩＮＶ７）を設けることにより、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂがループ構造部ＬＯＯＰ内の負荷容量とならないようにすることが可能となる。
【００７２】
また、データ書き込み用ドライバ（インバータＩＮＶ６、ＩＮＶ７）の出力端にパススイッチＳＷ３、ＳＷ４を接続し、制御信号Ｅ１に応じて、データの書き込み時にのみ、パススイッチＳＷ３、ＳＷ４をオンさせる構成であれば、通常動作時には、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂが駆動されないようにすることが可能となる。
【００７３】
また、データ読み出しの際には、制御信号Ｅ２に応じて、マルチプレクサＭＵＸ１、ＭＵＸ２の入出力経路を切り換えることにより、ループ構造部ＬＯＯＰ内の論理ゲート（図１ではインバータＩＮＶ３、ＩＮＶ４）と強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂとの導通／遮断を制御することができる。従って、特定ノードをフローティングとするために、負荷の大きいクロック線を増設する必要がないため、消費電力の増大を回避することが可能となる。
【００７４】
なお、本実施形態のデータ保持装置では、制御信号Ｅ１、Ｅ２が新たに必要となるが、これらの信号は、常時駆動されるクロック信号と異なり、通常時には一切駆動されないので、データ保持装置の消費電力には、ほとんど影響を与えることがない。
【００７５】
また、本実施形態のデータ保持装置では、データ書き込み用ドライバ（インバータＩＮＶ６、ＩＮＶ７）や、マルチプレクサＭＵＸ１、ＭＵＸ２が新たに必要となるが、ＣＰＵ［Central Processing Unit］などの演算回路内におけるデータ保持装置の占有面積は、数％に過ぎないことが多く、演算回路全体に与える面積増加の影響は殆どないと言える。
【００７６】
このように、本実施形態のデータ保持装置であれば、通常動作中には強誘電体素子が無駄に駆動されることがないので、揮発性のデータ保持装置と同レベルの高速化、並びに、低消費電力化を図ることが可能となる。
【００７７】
すなわち、揮発性のデータ保持装置と同等の取り扱いを行うことができるので、タイミング設計や消費電力設計などの再設計を行わずに、既存回路の記憶素子部分を本発明のデータ保持装置に置き換えることが可能となる。従って、既存回路を容易に不揮発化することができるので、例えば、待機時にデータを消さずに電源を遮断したり、電源投入後、即時に動作再開が可能なＣＰＵ等を実現することが可能となる。
【００７８】
また、本実施形態のデータ保持装置において、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭは、互いに異なる第１、第２電源電圧ＶＤＤ１、ＶＤＤ２の供給を別個に受けて駆動されるものであり、回路分離部ＳＥＰは、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭの間でやり取りされるデータＤの電圧レベルを変換するレベルシフタ（図１の例では、レベルシフト機能を備えたインバータＩＮＶ６、ＩＮＶ７）を有して成る。
【００７９】
このような構成とすることにより、第１電源電圧ＶＤＤ１を用いてループ構造部ＬＯＯＰを低電圧駆動するとともに、第１電源電圧ＶＤＤ１よりも高い第２電源電圧ＶＤＤ２を用いて不揮発性記憶部ＮＶＭ（より具体的には、これに含まれる強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ）を適切に駆動することができるので、低電圧駆動デバイス（超低電圧プロセッサなど）にも好適に組み込むことが可能なデータ保持装置を提供することが可能となる。
【００８０】
＜第１の変形例＞
なお、上記の実施形態では、インバータＩＮＶ６とパススイッチＳＷ３、及び、インバータＩＮＶ７とパススイッチＳＷ４をそれぞれ組み合わせた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、図７に示すように、制御信号Ｅ１に応じてその出力状態をハイインピーダンスとすることが可能な３ステートのインバータＩＮＶ６’、ＩＮＶ７’を用いることで、パススイッチＳＷ３、ＳＷ４を省略しても構わない。この場合、インバータＩＮＶ６’（インバータＩＮＶ７’についても同様）の構成は、図８に示す通りとなる。
【００８１】
図８は、レベルシフト機能を備えた３ステートのインバータＩＮＶ６’（インバータＩＮＶ７’についても同様）の一構成例を示す回路図である。
【００８２】
図８に示すように、レベルシフト機能を備えた３ステートのインバータＩＮＶ６’（ＩＮＶ７’）は、先出のインバータＩＮＶ６（ＩＮＶ７）に若干の変更を加えることにより容易に実現することが可能である。より具体的に述べると、３ステートのインバータＩＮＶ６’（ＩＮＶ７’）は、図２の構成に加えて、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ４及びＰ５と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ４及びＮ５と、を有して成る出力段を別途設けるとともに、トランジスタＰ１のドレインから出力信号を引き出す構成に代えて、上記の出力段から出力信号を引き出す構成とすればよい。
【００８３】
上記の出力段を形成するトランジスタＰ４のソースは、第２電源電圧ＶＤＤ２の印加端に接続されている。トランジスタＰ４のゲートは、反転制御信号Ｅ１バーの印加端に接続されている。トランジスタＰ４のドレインは、トランジスタＰ５のソースに接続されている。トランジスタＰ５のドレインは、トランジスタＮ４のドレインに接続される一方、出力端ＯＵＴにも接続されている。トランジスタＰ５、Ｎ４のゲートは、いずれもトランジスタＰ２のドレインに接続されている。トランジスタＮ４のソースは、トランジスタＮ５のドレインに接続されている。トランジスタＮ５のソースは、接地端に接続されている。トランジスタＮ５のゲートは、制御信号Ｅ１の印加端に接続されている。
【００８４】
上記構成から成る３ステートのインバータＩＮＶ６’（ＩＮＶ７’）において、制御信号Ｅ１がハイレベル（第２電源電圧ＶＤＤ２）とされている場合、入力端ＩＮにハイレベル（第１電源電圧ＶＤＤ１）の論理信号が入力されたときには、出力端ＯＵＴからローレベル（接地電圧ＧＮＤ）の論理信号が出力され、逆に、入力端ＩＮにローレベル（接地電圧ＧＮＤ）の論理信号が入力されたときには、出力端ＯＵＴからハイレベル（第２電源電圧ＶＤＤ２）の論理信号が出力される。すなわち、インバータＩＮＶ６’（ＩＮＶ７’）は、制御信号Ｅ１がハイレベルとされているときには、入力端ＩＮに入力された論理信号の論理を反転した上で、さらに、そのハイレベル電位を第１電源電圧ＶＤＤ１から第２電源電圧ＶＤＤ２まで引き上げて出力する。一方、制御信号Ｅ１がローレベル（ＧＮＤ）とされている場合、トランジスタＰ４、Ｎ５がいずれもオフとなるので、出力端ＯＵＴはハイインピーダンス状態となる。すなわち、インバータＩＮＶ６’（ＩＮＶ７’）は、制御信号Ｅ１がローレベル（ＧＮＤ）とされているときには、入力端ＩＮに入力される論理信号に依らず、出力端ＯＵＴをハイインピーダンス状態とすることができる。従って、３ステートのインバータＩＮＶ６’、ＩＮＶ７’を用いれば、図２に示したパススイッチＳＷ３、ＳＷ４を省略することが可能となる。
【００８５】
次に、強誘電体素子からのデータ読み出し動作の変形例について、図９を参照しながら詳細な説明を行う。図９は、本発明に係るデータ保持装置の別の動作例を説明するためのタイミングチャートであり、上から順に、電源電圧（ＶＤＤ１、ＶＤＤ２）、クロック信号ＣＬＫ、データ信号Ｄ、制御信号Ｅ１、制御信号Ｅ２、Ｆリセット信号ＦＲＳＴ、第１プレートラインＰＬ１の印加電圧、第２プレートラインＰＬ２の印加電圧、ノード電圧Ｖ１、ノード電圧Ｖ２、及び、出力信号Ｑの電圧波形を示している。
【００８６】
時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチがオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。
【００８７】
時点Ｒ１では、最先にＦリセット信号ＦＲＳＴが「１（ＶＤＤ２）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【００８８】
なお、時点Ｒ１において、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【００８９】
時点Ｒ２では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされて、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされることにより、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる一方、第２プレートラインＰＬ２が「０（ＧＮＤ）」に維持されたまま、第１プレートラインＰＬ１が「１（ＶＤＤ２）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１及びノード電圧Ｖ２として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。
【００９０】
図９の例に即して具体的に説明すると、ノード電圧Ｖ１の論理としてはＷＬが現れ、ノード電圧Ｖ２の論理としてはＷＨが現れる。すなわち、ノード電圧Ｖ１とノード電圧Ｖ２との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。
【００９１】
ただし、時点Ｒ２〜Ｒ３では、未だ電源電圧ＶＤＤが投入されていないため、ループ構造部ＬＯＯＰ各部のノード電圧Ｖ３〜Ｖ６はいずれも「０（ＧＮＤ）」となっており、延いては、出力信号Ｑが「０（ＧＮＤ）」となっている。
【００９２】
続く時点Ｒ３では、制御信号Ｅ１、Ｅ２がいずれも「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされ、かつ、ループ構造部ＬＯＯＰで通常ループが無効とされている状態）で、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２が投入される。このとき、図６中の太線で描写された信号ラインは、フローティングとなっている。
【００９３】
なお、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＧＮＤ）」とされて、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１〜Ｖ６が未だ不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ１）」となっていない状態）である。
【００９４】
続く時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ１）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ１）」に確定される。
【００９５】
このように、時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１とノード電圧Ｖ２との電位差）がループ構造部ＬＯＯＰで増幅される形となり、出力信号Ｑとして電源遮断前の保持データ（図９の例では「１（ＶＤＤ１）」）が復帰される。
【００９６】
その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ２）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも、「０（ＧＮＤ）」とされる。従って、データ保持装置は、時点Ｗ１以前と同様の状態、すなわち、通常の動作状態に復帰される。
【００９７】
上記したように、図９のデータ読み出し動作は、図３のデータ読み出し動作と異なり、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の投入前から、強誘電体素子内の残留分極状態に対応した電圧信号（ノード電圧Ｖ１、Ｖ２）の引き出し動作を開始する構成とされている。このような構成とすることにより、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２をいずれも投入した後の動作ステップ数を減らして（図３の動作例では３ステップ（時点Ｒ３、Ｒ４、Ｒ５）を要するのに対して、図９の動作例では２ステップ（時点Ｒ４、Ｒ５）のみ）、通常動作に復帰するまでの所要時間を短縮することが可能となる。
【００９８】
＜強誘電体素子＞
次に、本実施形態のデータ保持装置で用いられる強誘電体素子の特性について、詳細な説明を行う。
【００９９】
図１０は、強誘電体素子の特性を説明するための図である。なお、図１０の上段には、強誘電体素子Ｃｓに電圧Ｖｓを印加する様子が模式的に描写されている。また、図１０の下段左側には、強誘電体素子Ｃｓのヒステリシス特性が示されており、下段右側には、強誘電体素子Ｃｓの容量特性が示されている。
【０１００】
本図に示すように、強誘電体素子Ｃｓは、その両端間に電圧Ｖｓを印加した際の残留分極状態に応じて容量特性が変化する。具体的に述べると、強誘電体素子Ｃｓの両端間に正極性の電圧Ｖｓを印加して、強誘電体素子Ｃｓを非反転状態（Ｓ＝０）とした場合には、その容量値が小さくなる。逆に、強誘電体素子Ｃｓの両端間に負極性の電圧Ｖｓを印加して、強誘電体素子Ｃｓを反転状態（Ｓ＝１）とした場合には、その容量値が大きくなる。従って、強誘電体素子Ｃｓに記憶されたデータの読み出しに際しては、上記した容量値の違いを電圧値に変換する必要がある。
【０１０１】
そこで、本実施形態データ保持装置は、不揮発性記憶部ＮＶＭからデータを読み出す際に、非反転状態（Ｓ＝０）の強誘電体素子と、反転状態（Ｓ＝１）の強誘電体素子との容量結合を用いる構成とされている。
【０１０２】
図１１は、強誘電体素子間の容量結合を用いたデータ読み出し方式を説明するための図である。なお、図１１の上段は、強誘電体素子ＣＬ１ａ（強誘電体素子ＣＬ２ａ）が反転状態（Ｓ＝１）で、強誘電体素子ＣＬ１ｂ（強誘電体素子ＣＬ２ｂ）が非反転状態（Ｓ＝０）であるときの容量特性を示しており、図１１の下段は、上記と逆に、強誘電体素子ＣＬ１ａ（強誘電体素子ＣＬ２ａ）が非反転状態（Ｓ＝０）で、強誘電体素子ＣＬ１ｂ（強誘電体素子ＣＬ２ｂ）が反転状態（Ｓ＝１）であるときの容量特性を示している。
【０１０３】
先にも述べたように、強誘電体素子に対するデータの書き込みに際して、強誘電体素子ＣＬ１ａとＣＬ１ｂとの間、及び、強誘電体素子ＣＬ２ａとＣＬ２ｂとの間では、互いの残留分極状態が逆になるので、その容量特性としては、一方の容量値が大きいほど、他方の容量値が小さいという関係となる。
【０１０４】
従って、互いに残留分極状態が逆である２つの強誘電体素子ＣＬ１ａとＣＬ１ｂ、並びに、強誘電体素子ＣＬ２ａとＣＬＫ２ｂを直列に接続し、その一端にパルス電圧を加えたとき、両素子間の接続ノードに現れるノード電圧Ｖ１、Ｖ２（容量値の比で決まる電圧値であり、図１１では読み出し電圧Ｖｏｕｔと表記）を検出する構成とすれば、読み出し電圧Ｖｏｕｔの振幅値を１［Ｖ］近辺まで確保して、読み出しマージンを大幅に改善することが可能となる。
【０１０５】
また、本実施形態のデータ保持装置は、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの容量比に応じたノード電圧Ｖ１と、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの容量比に応じたノード電圧Ｖｂを比較することで、不揮発性記憶部ＮＶＭから読み出されたデータの０／１判定を行う構成とされているため、インバータの閾値を厳密に設定する必要はない。
【０１０６】
＜第２、第３の変形例＞
このように、本実施形態のデータ保持装置では、強誘電体素子間の容量結合を用いたデータ読み出し方式が採用されているが、本発明の構成はこれに限定されるものではなく、図１２（第２の変形例）に示すように、強誘電体素子ＣＬ１ａ、ＣＬ２ａと、インバータＩＮＶ３、ＩＮＶ４を構成するトランジスタのゲート容量との容量結合を用いることで、不揮発性記憶部ＮＶＭからデータを読み出す構成（言い換えれば、図１の構成から、強誘電体素子ＣＬ１ｂ、ＣＬ２ｂとトランジスタＱ１ｂ、Ｃ２ｂを除いた構成）としても構わないし、若しくは、図１３（第３の変形例）に示すように、強誘電体素子ＣＬ１ａ、ＣＬ１ｂと、その他の容量素子Ｃ１、Ｃ２との容量結合を用いることで、不揮発性記憶部ＮＶＭからデータを読み出す構成としても構わない。
【０１０７】
＜Ｄフリップフロップへの適用例＞
図１４は、セット／リセット機能を備えたＤフリップフロップ（レジスタ）への適用例を示す回路図である。
【０１０８】
本図に示すように、Ｄフリップフロップを構成する場合には、ラッチ回路が２段組（マスタとスレーブ）に直列接続されるが、マスタとスレーブの両方を不揮発化する必要はなく、スレーブ側のラッチ回路にのみ本発明を適用すれば足りる。
【０１０９】
また、その通常動作、強誘電体素子へのデータ書き込み動作、及び、強誘電体素子からのデータ読み出し動作は、マスタ側のラッチ回路が接続されている以外、先述と同様であり、各々の動作時における信号経路についても、図１５〜図１７で示すように、特段重複した説明を要するものではない。
【０１１０】
ただし、本図に示すＤフリップフロップでは、セット／リセット機能を実現すべく、ループ構造部を形成する論理ゲートとして、インバータではなく、否定論理積演算器ＮＡＮＤ１〜ＮＡＮＤ４が用いられている。なお、否定論理積演算器ＮＡＮＤ１、ＮＡＮＤ３に入力されるセット信号ＳＮを「０（ＧＮＤ）」とすれば、出力信号Ｑが強制的に「１（ＶＤＤ１）」となり、否定論理積演算器ＮＡＮＤ２、ＮＡＮＤ４に入力されるリセット信号ＲＮを「０（ＧＮＤ）」とすれば、出力信号Ｑが強制的に「０（ＧＮＤ）」となる。従って、データの書き込み動作時やデータの読み出し動作時には、セット信号ＳＮ及びリセット信号ＲＮを「１（ＶＤＤ１）」としておく必要がある。
【０１１１】
＜第４の変形例＞
次に、本発明に係るデータ保持装置の第４の変形例について、図１８を参照しながら、詳細な説明を行う。図１８は、本発明に係るデータ保持装置の第４の変形例を示す回路図である。
【０１１２】
本図に示したデータ保持装置は、インバータＩＮＶ１〜ＩＮＶ７と、パススイッチＳＷ１〜ＳＷ４と、マルチプレクサＭＵＸ１〜ＭＵＸ４と、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２と、Ｎチャネル型電界効果トランジスタＱ１１ａ〜Ｑ１ｍａ、Ｑ１１ｂ〜Ｑ１ｍｂ、Ｑ２１ａ〜Ｑ２ｍａ、Ｑ２１ｂ〜Ｑ２ｍｂと、強誘電体素子（強誘電体キャパシタ）ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂと、を有して成るラッチ回路である。
【０１１３】
インバータＩＮＶ１の入力端は、データ信号（Ｄ）の印加端に接続されている。インバータＩＮＶ１の出力端は、インバータＩＮＶ２の入力端に接続されている。インバータＩＮＶ２の出力端は、パススイッチＳＷ１を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。マルチプレクサＭＵＸ１の出力端は、インバータＩＮＶ３の入力端に接続されている。インバータＩＮＶ３の出力端は、インバータＩＮＶ５の入力端に接続されている。インバータＩＮＶ５の出力端は、出力信号（Ｑ）の引出端に接続されている。マルチプレクサＭＵＸ２の第１入力端（１）は、インバータＩＮＶ３の出力端に接続されている。マルチプレクサＭＵＸ２の出力端は、インバータＩＮＶ４の入力端に接続されている。インバータＩＮＶ４の出力端は、パススイッチＳＷ２を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。
【０１１４】
このように、本実施形態のデータ保持装置は、ループ状に接続された２つの論理ゲート（図１８ではインバータＩＮＶ３、ＩＮＶ４）を用いて、入力されたデータ信号Ｄを保持するループ構造部ＬＯＯＰを有して成る。
【０１１５】
なお、ループ構造部ＬＯＯＰは、第１電源電圧ＶＤＤ１（例えば０．６［Ｖ］）の供給を受けて駆動されるものである。
【０１１６】
インバータＩＮＶ６の入力端は、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。インバータＩＮＶ６の出力端は、パススイッチＳＷ３を介して、デマルチプレクサＤｅＭＵＸ１の入力端に接続されている。デマルチプレクサＤｅＭＵＸ１の第１出力端〜第ｍ出力端は、それぞれ、マルチプレクサＭＵＸ４の第１入力端〜第ｍ入力端に接続されている。マルチプレクサＭＵＸ４の出力端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。
【０１１７】
インバータＩＮＶ７の入力端は、マルチプレクサＭＵＸ２の第１入力端（１）に接続されている。インバータＩＮＶ７の出力端は、パススイッチＳＷ４を介して、デマルチプレクサＤｅＭＵＸ２の入力端に接続されている。デマルチプレクサＤｅＭＵＸ２の第１出力端〜第ｍ出力端は、それぞれ、マルチプレクサＭＵＸ３の第１入力端〜第ｍ入力端に接続されている。マルチプレクサＭＵＸ３の出力端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。
【０１１８】
強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａの正極端は、それぞれ、プレートラインＰＬ１１〜ＰＬ１ｍに接続されている。強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａの負極端は、それぞれ、デマルチプレクサＤｅＭＵＸ１の第１出力端〜第ｍ出力端に接続されている。強誘電体素子ＣＬ１１ａ〜１ｍａの両端間には、それぞれ、トランジスタＱ１１ａ〜Ｑ１ｍａが接続されている。トランジスタＱ１１ａ〜Ｑ１ｍａのゲートは、それぞれ、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍの印加端に接続されている。
【０１１９】
強誘電体素子ＣＬ１１ｂ〜ＣＬ１ｍｂの正極端は、それぞれ、デマルチプレクサＤｅＭＵＸ１の第１出力端〜第ｍ出力端に接続されている。強誘電体素子ＣＬ１１ｂ〜ＣＬ１ｍｂの負極端は、それぞれ、プレートラインＰＬ２１〜ＰＬ２ｍに接続されている。強誘電体素子ＣＬ１１ｂ〜ＣＬ１ｍｂの両端間には、それぞれ、トランジスタＱ１１ｂ〜Ｑ１ｍｂが接続されている。トランジスタＱ１１ｂ〜Ｑ１ｍｂのゲートは、それぞれ、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍの印加端に接続されている。
【０１２０】
強誘電体素子ＣＬ２１ａ〜ＣＬ２ｍａの正極端は、それぞれ、プレートラインＰＬ１１〜ＰＬ１ｍに接続されている。強誘電体素子ＣＬ２１ａ〜ＣＬ２ｍａの負極端は、それぞれ、デマルチプレクサＤｅＭＵＸ２の第１出力端〜第ｍ出力端に接続されている。強誘電体素子ＣＬ２１ａ〜ＣＬ２ｍａの両端間には、それぞれ、トランジスタＱ２１ａ〜Ｑ２ｍａが接続されている。トランジスタＱ２１ａ〜Ｑ２ｍａのゲートは、それぞれ、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍの印加端に接続されている。
【０１２１】
強誘電体素子ＣＬ２１ｂ〜ＣＬ２ｍｂの正極端は、それぞれ、デマルチプレクサＤｅＭＵＸ２の第１出力端〜第ｍ出力端に接続されている。強誘電体素子ＣＬ２１ｂ〜ＣＬ２ｍｂの負極端は、それぞれ、プレートラインＰＬ２１〜ＰＬ２ｍに接続されている。強誘電体素子ＣＬ２１ｂ〜ＣＬ２ｍｂの両端間には、それぞれ、トランジスタＱ２１ｂ〜Ｑ２ｍｂが接続されている。トランジスタＱ２１ｂ〜Ｑ２ｍｂのゲートは、それぞれ、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍの印加端に接続されている。
【０１２２】
上記したように、本実施形態のデータ保持装置は、強誘電体素子（ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂ）のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータＤを不揮発的に記憶する不揮発性記憶部ＮＶＭを有して成る。
【０１２３】
なお、不揮発性記憶部ＮＶＭは、第１電源電圧ＶＤＤ１よりも高い第２電源電圧ＶＤＤ２（例えば１．２［Ｖ］）の供給を受けて駆動されるものである。
【０１２４】
また、上記した構成要素のうち、パススイッチＳＷ１は、クロック信号ＣＬＫに応じてオン／オフされ、パススイッチＳＷ２は、反転クロック信号ＣＬＫＢ（クロック信号ＣＬＫの論理反転信号）に応じてオン／オフされる。すなわち、パススイッチＳＷ１とパススイッチＳＷ２は、互いに排他的（相補的）にオン／オフされる。
【０１２５】
一方、パススイッチＳＷ３、ＳＷ４は、いずれも制御信号Ｅ１に応じてオン／オフされる。また、マルチプレクサＭＵＸ１、ＭＵＸ２は、いずれも制御信号Ｅ２に応じてその信号経路が切り換えられる。また、マルチプレクサＭＵＸ３、ＭＵＸ４と、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２は、いずれも制御信号ＳＥＬ１〜ＳＥＬｍに応じてその信号経路が切り換えられる。すなわち、本実施形態のデータ保持装置において、マルチプレクサＭＵＸ１〜ＭＵＸ４と、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２と、インバータＩＮＶ６、ＩＮＶ７と、パススイッチＳＷ３、ＳＷ４は、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰとして機能する。
【０１２６】
なお、回路分離部ＳＥＰを形成する回路要素のうち、ループ構造部ＬＯＯＰに含まれるマルチプレクサＭＵＸ１〜ＭＵＸ４は、第１電源電圧ＶＤＤ１の供給を受けて駆動されるものであり、不揮発性記憶部ＮＶＭに含まれるデマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２と、パススイッチＳＷ３、ＳＷ４は、第２電源電圧ＶＤＤ２の供給を受けて駆動されるものである。
【０１２７】
また、インバータＩＮＶ６、ＩＮＶ７は、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の双方の供給を受けて駆動されるものであり、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭの間でやり取りされるデータＤの電圧レベルを変換するレベルシフタとしての機能を備えている。なお、インバータＩＮＶ６、ＩＮＶ７の回路構成については、説明済みであるため、重複した説明は割愛する。また、先出の図７で示したように、インバータＩＮＶ６とパススイッチＳＷ３、及び、インバータＩＮＶ７とパススイッチＳＷ４に代えて、３ステートのインバータＩＮＶ６’、ＩＮＶ７’を用いてもよい。
【０１２８】
このように、上記構成から成るデータ保持装置は、データＤをｍビット分（ｍ≧２）だけ格納するために、図１の構成をさらに拡張したものであって、制御信号ＳＥＬ１〜ＳＥＬｍに応じて選択可能な第１記憶領域〜第ｍ記憶領域を有する構成とされている。なお、図１８の例に即して説明すると、第ｘ記憶領域（１≦ｘ≦ｍ）は、強誘電体素子ＣＬ１ｘａ、ＣＬ１ｘｂ、ＣＬ２ｘａ、ＣＬ２ｘｂと、トランジスタＱ１ｘａ、Ｑ１ｘｂ、Ｑ２ｘａ、Ｑ２ｘｂと、によって形成されている。ただし、本発明の構成はこれに限定されるものではなく、先出の図１２、図１３と同様の変形を行うことも可能である。
【０１２９】
次に、上記構成から成るデータ保持装置の動作について、詳細な説明を行う。なお、以下の説明では、デマルチプレクサＤｅＭＵＸ１の第１出力端〜第ｍ出力端（マルチプレクサＭＵＸ４の第１入力端〜第ｍ入力端）に各々現れる電圧をＶ１１〜Ｖ１ｍ、デマルチプレクサＤｅＭＵＸ２の第１出力端〜第ｍ出力端（マルチプレクサＭＵＸ３の第１入力端〜第ｍ入力端）に各々現れる電圧をＶ２１〜Ｖ２ｍ、インバータＩＮＶ４の入力端に現れる電圧をＶ３、インバータＩＮＶ４の出力端に現れる電圧をＶ４、インバータＩＮＶ３の入力端に現れる電圧をＶ５、インバータＩＮＶ３の出力端に現れる電圧をＶ６というように各部のノード電圧に符号を付すことにする。
【０１３０】
図１９は、本発明に係るデータ保持装置の一動作例（第１記憶領域にデータＤを書き込んで、第ｍ記憶領域からデータＤを読み出す動作）を説明するためのタイミングチャートであり、上から順に、電源電圧（ＶＤＤ１、ＶＤＤ２）、クロック信号ＣＬＫ、データ信号Ｄ、制御信号Ｅ１、制御信号Ｅ２、制御信号ＳＥＬ１、Ｆリセット信号ＦＲＳＴ１、プレートラインＰＬ１１の印加電圧、プレートラインＰＬ２１の印加電圧、ノード電圧Ｖ１１、ノード電圧Ｖ２１、制御信号ＳＥＬｍ、Ｆリセット信号ＦＲＳＴｍ、プレートラインＰＬ１ｍの印加電圧、プレートラインＰＬ２ｍの印加電圧、ノード電圧Ｖ１ｍ、ノード電圧Ｖ２ｍ、及び出力信号Ｑの電圧波形を示している。
【０１３１】
なお、データＤの書き込み先や読み出し元として選択されていない第ｙ記憶領域（１＜ｙ＜ｍ）に関連する制御信号ＳＥＬｙ、Ｆリセット信号ＦＲＳＴｙ、プレートラインＰＬ１ｙの印加電圧、プレートラインＰＬ２ｙの印加電圧、ノード電圧Ｖ１ｙ、ノード電圧Ｖ２ｙは、データＤの書き込み動作中には、データＤの書き込み先として選択されていない第ｍ記憶領域のそれと同様となり、データＤの読み出し動作中には、データＤの読み出し元として選択されていない第１記憶領域のそれと同様となるため、その描写並びに説明を適宜省略する。
【０１３２】
まず、データ保持装置の通常動作について説明する。
【０１３３】
時点Ｗ１までは、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍが全て「１（ハイレベル：ＶＤＤ２）」とされており、トランジスタＱ１１ａ〜Ｑ１ｍａ、Ｑ１１ｂ〜Ｑ１ｍｂ、Ｑ２１ａ〜Ｑ２ｍａ、Ｑ２１ｂ〜Ｑ２ｍｂが全てオンされ、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂの各両端間がいずれも短絡されているので、これらの強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂには一切電圧が印加されない状態となっている。なお、プレートラインＰＬ１１〜ＰＬ１ｍとプレートラインＰＬ２１〜ＰＬ２ｍは、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【０１３４】
また、時点Ｗ１までは、制御信号Ｅ１が「０（ＧＮＤ）」とされており、パススイッチＳＷ３とパススイッチＳＷ４がオフされているので、データ書き込み用ドライバ（図１８の例ではインバータＩＮＶ６、ＩＮＶ７）はいずれも無効とされている。
【０１３５】
また、時点Ｗ１までは、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。
【０１３６】
従って、クロック信号ＣＬＫのハイレベル期間には、パススイッチＳＷ１がオンされ、パススイッチＳＷ２がオフされるので、データ信号Ｄが出力信号Ｑとしてそのまま通過される形となる。一方、クロック信号ＣＬＫのローレベル期間には、パススイッチＳＷ１がオフされ、パススイッチＳＷ２がオンされるので、クロック信号ＣＬＫの立下がりエッジで、データ信号Ｄがラッチされる形となる。
【０１３７】
次に、第１記憶領域へのデータ書き込み動作について説明する。
【０１３８】
時点Ｗ１〜Ｗ３では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされ、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされる。従って、第１パススイッチＳＷ１がオフされて、第２パススイッチがオンされる。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。
【０１３９】
また、時点Ｗ１〜Ｗ３では、データＤの書き込み先として第１記憶領域を選択すべく、制御信号ＳＥＬ１が「１（ＶＤＤ２）」とされ、その余の制御信号ＳＥＬ２〜ＳＥＬｍが「０（ＧＮＤ）」とされる。これにより、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２は、その入力端と第１出力端を結ぶ信号経路が選択された状態となり、マルチプレクサＭＵＸ３、ＭＵＸ４は、その出力端と第１入力端を結ぶ信号経路が選択された状態となる。
【０１４０】
また、時点Ｗ１〜Ｗ３では、Ｆリセット信号ＦＲＳＴ１が「０（ＧＮＤ）」とされ、トランジスタＱ１１ａ、Ｑ１１ｂ、Ｑ２１ａ、Ｑ２１ｂがオフされて、強誘電体素子ＣＬ１１ａ、ＣＬ１１ｂ、ＣＬ２１ａ、ＣＬ２１ｂに対する電圧印加が可能な状態とされる。
【０１４１】
一方、Ｆリセット信号ＦＲＳＴ２〜ＦＲＳＴｍは、引き続き「１（ＶＤＤ２）」に維持されるので、第２記憶領域〜第ｍ記憶領域でのデータ化けを回避することが可能となる。
【０１４２】
また、時点Ｗ１〜Ｗ３では、制御信号Ｅ１が「１（ＶＤＤ２）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオンされる。従って、データ書き込み用ドライバ（図１８の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも有効とされる。
【０１４３】
なお、時点Ｗ１〜Ｗ３では、それまでと同様、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。
【０１４４】
また、時点Ｗ１〜Ｗ２では、プレートラインＰＬ１１、ＰＬ２１が「０（ＧＮＤ）」とされ、時点Ｗ２〜Ｗ３では、プレートラインＰＬ１１、ＰＬ２１が「１（ＶＤＤ２）」とされる。すなわち、プレートラインＰＬ１１、ＰＬ２１に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。
【０１４５】
図１９の例に即して具体的に述べると、時点Ｗ１では出力信号Ｑが「１（ＶＤＤ１）」であるため、ノード電圧Ｖ１１が「０（ＧＮＤ）」となり、ノード電圧Ｖ２１が「１（ＶＤＤ１）」となる。従って、時点Ｗ１〜Ｗ２において、プレートラインＰＬ１１、ＰＬ２１がいずれも「０（ＧＮＤ）」とされている間、強誘電体素子ＣＬ１１ａ、ＣＬ１１ｂの両端間には、電圧が印加されない状態となり、強誘電体素子ＣＬ２１ａの両端間には、負極性の電圧が印加される状態となり、強誘電体素子ＣＬ２１ｂの両端間には、正極性の電圧が印加される状態となる。一方、時点Ｗ２〜Ｗ３において、プレートラインＰＬ１１、ＰＬ２１がいずれも「１（ＶＤＤ２）」とされている間、強誘電体素子ＣＬ２１ａ、ＣＬ２１ｂの両端間には、電圧が印加されない状態となり、強誘電体素子ＣＬ１１ａの両端間には、正極性の電圧が印加される状態となり、強誘電体素子ＣＬ１１ｂの両端間には、負極性の電圧が印加される状態となる。
【０１４６】
このように、プレートラインＰＬ１１、ＰＬ２１に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。なお、強誘電体素子ＣＬ１１ａとＣＬ１１ｂとの間、及び、強誘電体素子ＣＬ２１ａとＣＬ２１ｂとの間では、互いの残留分極状態が逆になる。また、強誘電体素子ＣＬ１１ａとＣＬ２１ａとの間、及び、強誘電体素子ＣＬ１１ｂとＣＬ２１ｂとの間でも、互いの残留分極状態が逆になる。
【０１４７】
なお、時点Ｗ１〜Ｗ３において、プレートラインＰＬ１２〜ＰＬ１ｍ、ＰＬ２２〜ＰＬ２ｍはいずれも「０（ＧＮＤ）」に維持される。
【０１４８】
時点Ｗ３では、Ｆリセット信号ＦＲＳＴ１が再び「１（ＶＤＤ２）」とされて、トランジスタＱ１１ａ、Ｑ１１ｂ、Ｑ２１ａ、Ｑ２１ｂがオンされ、強誘電体素子ＣＬ１１ａ、ＣＬ１１ｂ、ＣＬ２１ａ、ＣＬ２１ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１１ａ、ＣＬ１１ｂ、ＣＬ２１ａ、ＣＬ２１ｂは一切電圧が印加されない状態となる。このとき、プレートラインＰＬ１１、ＰＬ２１はいずれも「０（ＧＮＤ）」とされる。また、制御信号ＳＥＬ１も「０（ＧＮＤ）」とされる。
【０１４９】
また、時点Ｗ３では、制御信号Ｅ１が再び「０（ＧＮＤ）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオフされるので、データ書き込み用ドライバ（図１８の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも無効とされる。なお、制御信号Ｅ２については不問であるが、図１９の例では「０（ＧＮＤ）」とされている。
【０１５０】
また、時点Ｗ３において、Ｆリセット信号ＦＲＳＴ２〜ＦＲＳＴｍは、いずれも、「１（ＶＤＤ２）」に維持され、制御信号ＳＥＬ２〜ＳＥＬｍ、プレートラインＰＬ１２〜ＰＬ１ｍ、ＰＬ２２〜ＰＬ２ｍは、いずれも「０（ＧＮＤ）」に維持される。
【０１５１】
そして、時点Ｗ４では、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１の供給と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２の供給が遮断される。このとき、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍは、いずれも第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の遮断前から「１（ＶＤＤ２）」に維持されており、トランジスタＱ１１ａ〜Ｑ１ｍａ、Ｑ１１ｂ〜Ｑ１ｍｂ、Ｑ２１ａ〜Ｑ２ｍａ、Ｑ２１ｂ〜Ｑ２ｍｂがオンされて、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂには一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【０１５２】
次に、第ｍ記憶領域からのデータ読み出し動作について説明する。
【０１５３】
時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチがオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。
【０１５４】
時点Ｒ１においては、最先に全てのＦリセット信号ＦＲＳＴ１〜ＦＲＳＴｍが「１（ＶＤＤ２）」とされており、トランジスタＱ１１ａ〜Ｑ１ｍａ、Ｑ１１ｂ〜Ｑ１ｍｂ、Ｑ２１ａ〜Ｑ２ｍａ、Ｑ２１ｂ〜Ｑ２ｍｂがオンされて、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【０１５５】
なお、時点Ｒ１において、プレートラインＰＬ１１〜ＰＬ１ｍとプレートラインＰＬ２１〜ＰＬ２ｍは、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【０１５６】
時点Ｒ２では、制御信号Ｅ１、Ｅ２がいずれも「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされ、かつ、ループ構造部ＬＯＯＰで通常ループが無効とされている状態）で、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２が投入される。
【０１５７】
続く時点Ｒ３では、データＤの読み出し元として第ｍ記憶領域を選択すべく、制御信号ＳＥＬｍが「１（ＶＤＤ２）」とされ、その余の制御信号ＳＥＬ１〜ＳＥＬ（ｍ−１）が「０（ＧＮＤ）」とされる。これにより、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２は、その入力端と第ｍ出力端を結ぶ信号経路が選択された状態となり、マルチプレクサＭＵＸ３、ＭＵＸ４は、その出力端と第ｍ入力端を結ぶ信号経路が選択された状態となる。
【０１５８】
また、時点Ｒ３では、Ｆリセット信号ＦＲＳＴｍが「０（ＧＮＤ）」とされ、トランジスタＱ１ｍａ、Ｑ１ｍｂ、Ｑ２ｍａ、Ｑ２ｍｂがオフされて、強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂに対する電圧印加が可能な状態とされる一方、プレートラインＰＬ２ｍが「０（ＧＮＤ）」に維持されたままで、プレートラインＰＬ１ｍが「１（ＶＤＤ２）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１ｍ及びノード電圧Ｖ２ｍとして、強誘電体素子内の残留分極状態に応じた電圧信号が現れる。
【０１５９】
図１９の例（第ｍ記憶領域に論理「１」のデータＤが格納されていた場合）に即して具体的に説明すると、ノード電圧Ｖ１ｍの論理としてはＷＬが現れ、ノード電圧Ｖ２ｍの論理としてはＷＨが現れる。すなわち、ノード電圧Ｖ１ｍとノード電圧Ｖ２ｍとの間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。
【０１６０】
このとき、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＧＮＤ）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１ｍ、Ｖ２ｍ、Ｖ３〜Ｖ６が未だ不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ１）」となっていない状態）である。
【０１６１】
なお、時点Ｒ３において、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴ（ｍ−１）は、いずれも「１（ＶＤＤ２）」に維持されて、制御信号ＳＥＬ１〜ＳＥＬ（ｍ−１）、プレートラインＰＬ１１〜ＰＬ１（ｍ−１）、ＰＬ２１〜ＰＬ２（ｍ−１）は、いずれも「０（ＧＮＤ）」に維持される。
【０１６２】
続く時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ１）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ１）」に確定される。
【０１６３】
このように、時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１ｍとノード電圧Ｖ２ｍとの電位差）がループ構造部ＬＯＯＰで増幅される形となり、出力信号Ｑとして第３記憶領域の保持データ（図１９の例では「１（ＶＤＤ１）」）が復帰される。
【０１６４】
その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴｍが再び「１（ＶＤＤ２）」とされ、トランジスタＱ１ｍａ、Ｑ１ｍｂ、Ｑ２ｍａ、Ｑ２ｍｂがオンされて、強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂには、一切電圧が印加されない状態となる。このとき、プレートラインＰＬ１ｍとプレートラインＰＬ２ｍは、いずれも「０（ＧＮＤ）」とされる。従って、データ保持装置は、時点Ｗ１以前と同様の状態、すなわち、通常の動作状態に復帰される。
【０１６５】
上記で説明したように、第４変形例のデータ保持装置において、強誘電体素子のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータＤを不揮発的に記憶する不揮発性記憶部ＮＶＭは、強誘電体素子を用いたｍ個の記憶領域を有して成り、所定の制御信号ＳＥＬ１〜ＳＥＬｍに応じて、データＤの書き込み先ないしは読み出し元となる記憶領域を選択して用いる構成とされている。このような構成とすることにより、複数のデータＤを任意に切り換えて使用することが可能なデータ保持装置を実現することができる。
【０１６６】
なお、データ保持装置の通常動作時には、強誘電体素子が信号線から分離されるので、強誘電体素子の増加によって、データ保持装置の性能劣化（速度劣化や消費電力の増加など）が招かれることはない。
【０１６７】
次に、第ｍ記憶領域からのデータ読み出し動作の変形例について、図２０を参照しながら詳細な説明を行う。図２０は、本発明に係るデータ保持装置の別の動作例を説明するためのタイミングチャートであり、上から順に、電源電圧（ＶＤＤ１、ＶＤＤ２）、クロック信号ＣＬＫ、データ信号Ｄ、制御信号Ｅ１、制御信号Ｅ２、制御信号ＳＥＬ１、Ｆリセット信号ＦＲＳＴ１、プレートラインＰＬ１１の印加電圧、プレートラインＰＬ２１の印加電圧、ノード電圧Ｖ１１、ノード電圧Ｖ２１、制御信号ＳＥＬｍ、Ｆリセット信号ＦＲＳＴｍ、プレートラインＰＬ１ｍの印加電圧、プレートラインＰＬ２ｍの印加電圧、ノード電圧Ｖ１ｍ、ノード電圧Ｖ２ｍ、及び、出力信号Ｑの電圧波形を示している。
【０１６８】
なお、データＤの書き込み先や読み出し元として選択されていない第ｙ記憶領域（１＜ｙ＜ｍ）に関連する制御信号ＳＥＬｙ、Ｆリセット信号ＦＲＳＴｙ、プレートラインＰＬ１ｙの印加電圧、プレートラインＰＬ２ｙの印加電圧、ノード電圧Ｖ１ｙ、ノード電圧Ｖ２ｙは、データＤの書き込み動作中には、データＤの書き込み先として選択されていない第ｍ記憶領域のそれと同様となり、データＤの読み出し動作中には、データＤの読み出し元として選択されていない第１記憶領域のそれと同様となるため、その描写並びに説明を適宜省略する。
【０１６９】
時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチがオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。
【０１７０】
時点Ｒ１では、最先にＦリセット信号ＦＲＳＴ１〜ＦＲＳＴｍが「１（ＶＤＤ２）」とされており、トランジスタＱ１１ａ〜Ｑ１ｍａ、Ｑ１１ｂ〜Ｑ１ｍｂ、Ｑ２１ａ〜Ｑ２ｍａ、Ｑ２１ｂ〜Ｑ２ｍｂがオンされて、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合であっても、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【０１７１】
なお、時点Ｒ１において、プレートラインＰＬ１１〜ＰＬ１ｍとプレートラインＰＬ２１〜ＰＬ２ｍは、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【０１７２】
時点Ｒ２では、Ｆリセット信号ＦＲＳＴｍが「０（ＧＮＤ）」とされて、トランジスタＱ１ｍａ、Ｑ１ｍｂ、Ｑ２ｍａ、Ｑ２ｍｂがオフされ、強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂに対する電圧印加が可能な状態とされる一方、プレートラインＰＬ２ｍが「０（ＧＮＤ）」に維持されたまま、プレートラインＰＬ１ｍが「１（ＶＤＤ２）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１ｍ及びノード電圧Ｖ２ｍとして、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。
【０１７３】
図２０の例（第３記憶領域に論理「１」のデータＤが格納されていた場合）に即して具体的に説明すると、ノード電圧Ｖ１ｍの論理としてはＷＬが現れ、ノード電圧Ｖ２ｍの論理としてはＷＨが現れる。すなわち、ノード電圧Ｖ１ｍとノード電圧Ｖ２ｍとの間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。
【０１７４】
ただし、時点Ｒ２〜Ｒ３では、未だ第１電源電圧ＶＤＤ１が投入されていないため、ループ構造部ＬＯＯＰ各部のノード電圧Ｖ３〜Ｖ６はいずれも「０（ＧＮＤ）」となっており、延いては、出力信号Ｑが「０」（ＧＮＤ）となっている。
【０１７５】
続く時点Ｒ３では、データＤの読み出し元として第ｍ記憶領域を選択すべく、制御信号ＳＥＬｍが「１（ＶＤＤ２）」とされ、その余の制御信号ＳＥＬ１〜ＳＥＬ（ｍ−１）が「０（ＧＮＤ）」とされる。これにより、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２は、その入力端と第ｍ出力端を結ぶ信号経路が選択された状態となり、マルチプレクサＭＵＸ３、ＭＵＸ４は、その出力端と第ｍ入力端を結ぶ信号経路が選択された状態となる。
【０１７６】
また、時点Ｒ３では、制御信号Ｅ１、Ｅ２が共に「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされ、かつ、ループ構造部ＬＯＯＰで通常ループが無効とされている状態）で、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２が投入される。
【０１７７】
なお、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＧＮＤ）」とされて、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１〜Ｖ６が未だ不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ１）」となっていない状態）である。
【０１７８】
続く時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ１）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ１）」に確定される。
【０１７９】
このように、時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１ｍとノード電圧Ｖ２ｍとの電位差）がループ構造部ＬＯＯＰで増幅される形となり、出力信号Ｑとして第３記憶領域の保持データ（図２０の例では「１（ＶＤＤ１）」）が復帰される。
【０１８０】
その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴｍが再び「１（ＶＤＤ２）」とされ、トランジスタＱ１ｍａ、Ｑ１ｍｂ、Ｑ２ｍａ、Ｑ２ｍｂがオンされて、強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂには、一切電圧が印加されない状態となる。このとき、プレートラインＰＬ１ｍとプレートラインＰＬ２ｍは、いずれも「０（ＧＮＤ）」とされる。従って、データ保持装置は、時点Ｗ１以前と同様、通常動作状態に復帰される。
【０１８１】
上記したように、図２０のデータ読み出し動作は、図１９のデータ読み出し動作と異なり、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の投入前から、強誘電体素子内の残留分極状態に対応した電圧信号（ノード電圧Ｖ１ｍ、Ｖ２ｍ）の引き出し動作を開始する構成とされている。このような構成とすることにより、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２を投入した後の動作ステップ数を減らして（図１９の動作例では、３ステップ（時点Ｒ３、Ｒ４、Ｒ５）を要するのに対して、図２０の動作例では、２ステップ（時点Ｒ４、Ｒ５）のみ）、通常動作に復帰するまでの所要時間を短縮することが可能となる。
【０１８２】
＜ＣＰＵ処理切替動作＞
次に、第４変形例のデータ保持装置をＣＰＵに適用した場合の処理切替動作について、図２１を参照しながら説明する。図２１は、データ入れ替えによる処理切替動作の一例を示す模式図であり、データ保持装置の第１記憶領域と第ｍ記憶領域を任意に切り替えて用いることにより、処理Ａ（例えば動画圧縮処理）と処理Ｂ（例えば表計算処理）が交互に切り替えられる様子が模式的に示されている。なお、図２１の左側には、縦軸を時間軸として処理Ａと処理Ｂが交互に切り替えられる様子が示されており、図２１の右側には、ＣＰＵ内部で使用されているデータ保持装置の動作状態が模式的に示されている。
【０１８３】
処理Ａから処理Ｂに移る場合、データ保持装置は、処理Ａに関するデータＤＡを第１記憶領域（ＣＬ１１ａ〜ＣＬ２１ｂ）に書き込み、処理Ｂに関するデータＤＢを第ｍ記憶領域（ＣＬ１ｍａ〜ＣＬ２ｍｂ）から読み出すことで、データ保持装置に格納されているデータの入替処理を行う。一方、処理Ｂから処理Ａに移る場合には、上記と逆に、データ保持装置は、処理Ｂに関するデータＤＢを第ｍ記憶領域（ＣＬ１ｍａ〜ＣＬ２ｍｂ）に書き込み、処理Ａに関するデータＤＡを第１記憶領域（ＣＬ１１ａ〜ＣＬ２１ｂ）から読み出すことで、データ保持装置に格納されているデータの入替処理を行う。このようなデータの入替処理により、ＣＰＵで実行される処理を瞬時に切り替えることが可能となる。
【０１８４】
なお、データ入れ替えによってＣＰＵの処理切替を行う場合、先出の図１９、図２０で示した電源オフ期間は必ずしも必要ではない。
【０１８５】
＜セルパターン＞
次に、強誘電体素子のセルパターンのレイアウトについて、図２２〜図２５を参照しながら詳細に説明する。図２２〜図２５は、それぞれ、強誘電体素子のセルパターンの第１レイアウト例〜第４レイアウト例を示す模式図である。なお、図中の符号ａ〜ｄは、それぞれ、強誘電体素子を示しており、符号ｘ、ｙは、それぞれ、素子間距離を示している。
【０１８６】
半導体基板上に複数の強誘電体素子を形成する際、そのレイアウト段階では、いずれの強誘電体素子も同一の形状（例えば、上面視した場合に正方形や長方形となる形状）に設計されているが、マスキングプロセスやエッチングプロセスを経て半導体基板上に形成される実際の素子形状は、プロセスの特性上、設計通りの形状とはならないことが多い。
【０１８７】
例えば、図２２において、強誘電体素子ａ、ｄは、いずれの四辺にも別の素子が近接していないため、素子のコーナー部分がエッチングされやすく、半導体基板上に形成される実際の素子形状は、各々の四隅全てが比較的大きく丸められた形となる。一方、強誘電体素子ｂ、ｃは、各々の一辺が互いに対向する形で互いに近接しているため、この一辺を含む素子のコーナー部分がエッチングされにくく、半導体基板上に形成される実際の素子形状は、各々の四隅のうち、互いに対向する二隅が比較的小さく丸められた形となり、その余の二隅が比較的大きく丸められた形となる。図２３〜図２５の例についても、上記と同様である。
【０１８８】
このように、半導体基板上に形成される実際の素子形状は、素子の疎密に応じて四隅のエッチング度合いが異なるものとなるが、強誘電体素子ＣＬ１ａと強誘電体素子ＣＬ１ｂとのペア、並びに、強誘電体素子ＣＬ２ａと強誘電体素子ＣＬ２ｂとのペアについては、それぞれ半導体基板上に形成された実際の形状が等しくなるように配置するとよい。
【０１８９】
図２２の例であれば、強誘電体素子ａ、ｄを第１ペアとし、強誘電体素子ｂ、ｃを第２ペアとすればよい。また、図２３の例であれば、強誘電体素子ａ、ｂを第１ペアとし、強誘電体素子ｃ、ｄを第２ペアとしてもよいし（図中（ａ）を参照）、若しくは、強誘電体素子ａ、ｃを第１ペアとし、強誘電体素子ｂ、ｄを第２ペアとしてもよい（図中（ｂ）を参照）。また、図２４の例であれば、強誘電体素子ａ、ｃを第１ペアとし、強誘電体素子ｂ、ｄを第２ペアとしてもよいし（図中（ａ）を参照）、強誘電体素子ａ、ｂを第１ペアとし、強誘電体素子ｃ、ｄを第２ペアとしてもよいし（図中（ｂ）を参照）、若しくは、強誘電体素子ａ、ｄを第１ペアとし、強誘電体素子ｂ、ｃを第２ペアとしてもよい（図中（ｃ）を参照）。また、図２５の例であれば、強誘電体素子ａ、ｄを第１ペアとし、強誘電体素子ｂ、ｃを第２ペアとすればよい。
【０１９０】
このようなセルパターンのレイアウトを行うことにより、一対となる強誘電体素子の形状（面積）を揃えて、そのペア性を高めることが可能となり、延いては、データ保持装置のデータ保持特性を向上することが可能となる。
【０１９１】
また、図１８で示すように、記憶領域を複数設ける場合についても上記と同様であり、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａと強誘電体素子ＣＬ１１ｂ〜ＣＬ１ｍｂとのペア、並びに、強誘電体素子ＣＬ２１ａ〜ＣＬ１ｍａと強誘電体素子ＣＬ２１ｂ〜ＣＬ２ｍｂとのペアについては、互いの形状（面積）を揃えておくことが重要である。
【０１９２】
＜ダミーパターン＞
図２６は、ダミーパターンの第１レイアウト例を示す模式図である。
【０１９３】
４つの強誘電体素子（強誘電体キャパシタ）Ｘは、それぞれ、図１の強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、及び、ＣＬ２ｂに相当する。各々の強誘電体素子Ｘは、いずれもｍ×ｍ（例えばｍ＝２．８μｍ）の正方形状に形成されている。ただし、強誘電体素子Ｘの形状はこれに限定されるものではなく、例えば長方形状に形成しても構わない。
【０１９４】
４つの強誘電体素子Ｘは、図２４のレイアウトに倣い、２行２列の格子状に配列されている。このようなセルパターンのレイアウトを採用することにより、一対となる強誘電体素子の形状（面積）を揃えて、そのペア性を高めることが可能となり、延いては、データ保持装置のデータ保持特性を向上することが可能となる。
【０１９５】
強誘電体素子Ｘ同士を列方向に隔てる素子間距離ｘ１と、強誘電体素子Ｘ同士を行方向に隔てる素子間距離ｙ１とは、マスクパターンの疎密に起因するエッチングのローディング効果を抑制する観点から、互いに同値としておくことが望ましい。
【０１９６】
ダミー素子Ｙは、強誘電体素子Ｘと隣接して同一レイヤに形成されているものの、実際には使用されることのない素子（電気的に他の素子と接続されていない強誘電体キャパシタ）である。ダミー素子Ｙは、４つの強誘電体素子Ｘを包囲するように配置されている。
【０１９７】
ダミー素子Ｙの素子幅ｎは、強誘電体素子Ｘの素子幅ｍよりも小さい値に設計されている。チップ面積効率を最大限に高めるためには、ダミー素子Ｙの素子幅ｎを半導体集積回路装置の製造プロセスルールで定まる最小寸法に設計しておくことが望ましい。ただし、実際にはパターニングの困難性などを考慮する必要があり、例えば、０．１３μｍプロセスルールでは、ダミー素子Ｙの素子幅ｎを０．４μｍ程度に設計することが妥当となる。
【０１９８】
強誘電体素子Ｘとダミー素子Ｙを列方向に隔てる素子間距離ｘ２は、マスクパターンの疎密に起因するエッチングのローディング効果を抑制する観点から、強誘電体素子Ｘ同士を列方向に隔てる素子間距離ｘ１と同値に設定しておくことが望ましい。同様に、強誘電体素子Ｘとダミー素子Ｙを行方向に隔てる素子間距離ｙ２は、マスクパターンの疎密に起因するエッチングのローディング効果を抑制する観点から、強誘電体素子Ｘ同士を行方向に隔てる素子間距離ｙ１と同値に設定しておくことが望ましい。
【０１９９】
このように、強誘電体素子Ｘよりも素子幅の小さいダミー素子Ｙによって、強誘電体素子Ｘを包囲した構成であれば、データ保持装置全体に占めるダミー素子Ｙの面積比率を小さく抑えることができる。従って、チップ面積を不必要に拡大することなく、マスクパターンの疎密に起因する強誘電体素子Ｘの特性ばらつきを低減することができるので、データ保持装置の信頼性や歩留りを高めることが可能となる。
【０２００】
図２７は、ダミーパターンの第２レイアウト例を示す模式図である。第２レイアウト例において、ダミー素子Ｙは、強誘電体素子Ｘを取り囲んで閉じた環状に形成されている。このような構成とすることにより、リソグラフィ時のレジスト倒れが起こりにくくなるので、ダミー素子Ｙの素子幅ｎをより小さく設計することが可能となり、延いては、チップ面積の縮小や、或いは、強誘電体素子Ｘの大型化（データ保持装置の特性向上）に寄与することが可能となる。
【０２０１】
図２８は、強誘電体素子Ｘ及びダミー素子Ｙの製造工程を示す縦断面図である。
【０２０２】
第１工程では、基板１０１上に下部電極層１０２、強誘電体層１０３、及び、上部電極層１０４が積層形成される。下部電極層１０２のうち、強誘電体素子Ｘに属する部分は、基板１０１上に形成された各種回路と電気的に接続される。一方、下部電極層１０２のうち、ダミー素子Ｙに属する部分は、電気的にフローティング状態とされる。
【０２０３】
第２工程では、上部電極層１０４上にレジスト層１０５が形成される。このレジスト層１０５は、強誘電体素子Ｘとダミー素子Ｙを被覆する領域を除いて不要部分が除去され、マスクパターンが形成される。
【０２０４】
第３工程では、エッチング処理により、下部電極層１０２、強誘電体層１０３、及び、上部電極層１０４のうち、マスクパターンに覆われていない不要部分が除去される。エッチング度合い（テーパなど）は、マスクパターンの疎密に応じて異なる。ただし、強誘電体素子Ｘの周囲にはダミー素子Ｙが配置されているので、複数の強誘電体素子Ｘのエッチング度合いは、いずれも均一となっている。
【０２０５】
第４工程では、レジスト層１０５が除去されて強誘電体素子Ｘ及びダミー素子Ｙが完成される。上部電極層１０４のうち、強誘電体素子Ｘに属する部分は、さらに上部に形成される配線層（不図示）と電気的に接続される。一方、上部電極層１０４のうち、ダミー素子Ｙに属する部分は、電気的にフローティング状態とされる。
【０２０６】
なお、図２６及び図２７では、いずれも、図２４のセルパターンレイアウトを基礎とした構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、図２９Ａで示すように、図２２や図２３のセルパターンレイアウトを基礎としてもよいし、或いは、図２９Ｂで示すように、図２５のセルパターンレイアウトを基礎としてもよい。
【０２０７】
＜その他の変形例＞
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０２０８】
本発明は、論理演算回路、論理演算装置、ＣＰＵ、ＭＰＵ、ＤＳＰなどのプロセッサ、携帯機器などに搭載されるデータ保持装置の不揮発化を実現する上で有用な技術である。
【符号の説明】
【０２０９】
ＩＮＶ１〜ＩＮＶ５、ＩＮＶ８    インバータ
ＩＮＶ６、ＩＮＶ７    インバータ（レベルシフト機能あり）
ＩＮＶ６’、ＩＮＶ７’    インバータ（レベルシフト機能あり、３ステート）
ＳＷ１〜ＳＷ５    パススイッチ
ＭＵＸ１、ＭＵＸ２、ＭＵＸ３、ＭＵＸ４    マルチプレクサ
ＤｅＭＵＸ１、ＤｅＭＵＸ２    デマルチプレクサ
Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ    Ｎチャネル型電界効果トランジスタ
Ｑ１１ａ、Ｑ１２ａ、…、Ｑ１ｍａ    Ｎチャネル型電界効果トランジスタ
Ｑ１１ｂ、Ｑ１２ｂ、…、Ｑ１ｍｂ    Ｎチャネル型電界効果トランジスタ
Ｑ２１ａ、Ｑ２２ａ、…、Ｑ２ｍａ    Ｎチャネル型電界効果トランジスタ
Ｑ２１ｂ、Ｑ２２ｂ、…、Ｑ２ｍｂ    Ｎチャネル型電界効果トランジスタ
ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ    強誘電体素子
ＣＬ１１ａ、ＣＬ１２ａ、…、ＣＬ１ｍａ    強誘電体素子
ＣＬ１１ｂ、ＱＬ１２ｂ、…、ＣＬ１ｍｂ    強誘電体素子
ＣＬ２１ａ、ＣＬ２２ａ、…、ＣＬ２ｍａ    強誘電体素子
ＣＬ２１ｂ、ＣＬ２２ｂ、…、ＣＬ２ｍｂ    強誘電体素子
Ｃ１、Ｃ２    容量素子
ＮＡＮＤ１〜ＮＡＮＤ４    否定論理積演算器
ＬＯＯＰ    ループ構造部
ＮＶＭ    不揮発性記憶部
ＳＥＰ    回路分離部
Ｐ１〜Ｐ５    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１〜Ｎ５    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｘ    強誘電体素子
Ｙ    ダミー素子
１０１    基板
１０２    下部電極層
１０３    強誘電体層
１０４    上部電極層
１０５    レジスト層
【図１】
2012216702.tif 000003
【図２】
2012216702.tif 000004
【図３】
2012216702.tif 000005
【図４】
2012216702.tif 000006
【図５】
2012216702.tif 000007
【図６】
2012216702.tif 000008
【図７】
2012216702.tif 000009
【図８】
2012216702.tif 000010
【図９】
2012216702.tif 000011
【図１０】
2012216702.tif 000012
【図１１】
2012216702.tif 000013
【図１２】
2012216702.tif 000014
【図１３】
2012216702.tif 000015
【図１４】
2012216702.tif 000016
【図１５】
2012216702.tif 000017
【図１６】
2012216702.tif 000018
【図１７】
2012216702.tif 000019
【図１８】
2012216702.tif 000020
【図１９】
2012216702.tif 000021
【図２０】
2012216702.tif 000022
【図２１】
2012216702.tif 000023
【図２２】
2012216702.tif 000024
【図２３】
2012216702.tif 000025
【図２４】
2012216702.tif 000026
【図２５】
2012216702.tif 000027
【図２６】
2012216702.tif 000028
【図２７】
2012216702.tif 000029
【図２８】
2012216702.tif 000030
【図２９Ａ】
2012216702.tif 000031
【図２９Ｂ】
2012216702.tif 000032
【図３０】
2012216702.tif 000033
【図３１】
2012216702.tif 000034
【手続補正書】
【提出日】平成23年4月13日(2011.4.13)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３０
【補正方法】変更
【補正の内容】
【図３０】
2012216702.tif 000035