(57)【要約】【課題】  最小限度の層の変更のみでレイアウト変更を可能にし、マスク製作費用を最小限に抑え、変更箇所以外でのタイミングを保持する。【解決手段】  半導体集積回路のレイアウト変更方法は、半導体集積回路のレイアウト上の所定の箇所に、既存の配線層とは接続しない不接続層を含む複数層にわたるスタック構造のダミービアをあらかじめ配置し、レイアウト変更時に、所望の位置のスタック構造のダミービアに接続する新規配線を配置し、当該選択されたダミービアの前記不接続層にビア層を挿入する。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウト上の所定の箇所に、既存の配線層とは接続しない不接続層を含む複数層にわたるスタック構造のダミービアをあらかじめ配置し、
レイアウト変更時に、所望の位置のダミービアに接続する新規配線を配置し、前記選択されたダミービアの前記不接続層にビア層を挿入する
工程を含むことを特徴とする半導体集積回路のレイアウト変更方法。
【請求項２】
前記スタック構造のダミーセルを配置する箇所を、前記半導体集積回路のスタンダードセルの入出力端子の近傍で抽出する工程、
をさらに含むことを特徴とする請求項１に記載の半導体集積回路のレイアウト変更方法。
【請求項３】
前記抽出工程は、前記半導体集積回路のスタンダードセルの入出力端子の延長上、又は前記スタンダードセルの入出力端子上の既存ビアに対して対称となる位置をダミービア配置可能領域として抽出することを特徴とする請求項２に記載の半導体集積回路のレイアウト変更方法。
【請求項４】
前記スタック構造のダミービアは、複数層にわたるメタル配線層とこれらの間に位置するダミービア層の積層体を含み、前記メタル配線層の一つは前記半導体集積回路のスタンダードセルの入出力端子と接続され、前記不接続層によって前記入出力端子から切り離されて配置されることを特徴とする請求項２又は３に記載の半導体集積回路のレイアウト変更方法。
【請求項５】
半導体集積回路のレイアウトデータ上で、既存の配線層とは接続しない不接続層を含むスタック構造のダミービアを配置することのできる領域を抽出するダミービア配置可能領域抽出部と、
前記抽出されたダミービア配置可能領域に前記スタック構造のダミービアを配置するダミービア配置部と、
前記スタック構造のダミービアを用いて前記半導体集積回路のレイアウト変更を行なうレイアウト変更部と
を備えるレイアウト装置。
【請求項６】
前記ダミービア配置可能領域抽出部は、前記半導体集積回路のスタンダードセルの入出力端子の延長上又は前記入出力端子上の既存ビアに対して対称となる位置を、前記ダミービア配置可能領域として抽出することを特徴とする請求項５に記載のレイアウト装置。
【請求項７】
前記レイアウト変更部は、所望の位置にある前記スタック構造のダミービアを選択して、前記選択されたダミービアに接続する新規配線を配置し、前記選択されたダミービアの前記不接続層にビア層を挿入する、
ことを特徴とする請求項５又は６に記載のレイアウト装置。
【請求項８】
前記スタック構造のダミービアは、複数層にわたるメタル配線層とこれらの間に位置するダミービア層の積層体を含み、
前記ダミービア配置部は、前記メタル配線層の一つが前記半導体集積回路のスタンダードセルの入出力端子と接続され、前記不接続層によって前記入出力端子から切り離されるように前記スタック構造のダミービアを配置することを特徴とする請求項５又は６に記載のレイアウト装置。
【請求項９】
半導体基板上に配置された集積回路と、
前記集積回路の所定の箇所に配置されるスタック構造のダミービアと、
を含み、前記スタック構造のダミービアは、複数層にわたるメタル配線層及びこれらの間に位置するダミービア層の積層体と、前記集積回路の既存の配線層とは接続されない不接続層とを含み、前記スタック構造のダミービアは前記不接続層によって前記既存の配線層から切り離されていることを特徴とする半導体集積回路。
【請求項１０】
前記スタック構造のダミービアの前記メタル配線層の一つは前記集積回路のスタンダードセルの入出力端子と接続され、前記不接続層によって前記入出力端子から切り離されていることを特徴とする請求項９に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト変更方法とレイアウト装置、及び半導体集積回に関する。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）の大規模化、高集積化の進展に伴い、素子や配線メタル層も増大し、半導体集積回路の設計段階でのデータ処理量も増大している。半導体集積回路の設計の過程で、論理変更や仕様の変更等により回路を修正する必要が生じる場合がある。また、ウエハ評価の段階で不具合が発見された場合も、回路修正が必要になる。レイアウト設計が完了した回路に変更や不具合が生じた場合は、自動配置配線ツールを用いて変更後の回路に沿ったレイアウトに修正する。このとき、不具合が生じたメタル配線層でのみ変更することには限界があり、基本的に全層にわたるメタル配線と配線経路が変更されると考えてよい。その結果、タイミングもレイアウト前と変わってしまう可能性が高い。変更箇所以外の配線のタイミングを保持した状態でマニュアル（手動）修正を行なうことも考えられるが、マニュアル修正であっても、箇所によっては、全層に近いメタル配線およびビア層の修正が必要になり、マスク作製費が高額になる。
【０００３】
図１は従来のレイアウト変更の処理フロー、図２は従来の処理による修正例を示す図である。従来のフローでは、レイアウト設計の完了後（Ｓ１００１）、マスクを製作し（Ｓ１００２）、ウエハの評価を行なう（Ｓ１００３）。ウエハ評価の結果、不具合や回路修正の必要性がない場合は（Ｓ１００４でＮＯ）、試作、量産に入る（Ｓ１００５）。他方、不具合や回路修正の必要性がある場合は、不具合や回路修正必要性の内容、程度に応じて、マニュアル修正（Ｓ１００６）又は自動配置配線処理による修正（Ｓ１００７）を行い、修正後のレイアウト検証を行なう（Ｓ１００８）。自動配置配線処理を行った場合は、全層の配線や経路が変わるため、ポストシミュレーションを実施する（Ｓ１００９）。レイアウト検証及びポストシミュレーションの後に再度、不具合やエラーが無いかどうかを確認し（Ｓ１０１０）、エラー等が無くなるまでステップＳ１００６以降の処理を繰り返す。エラー等が無い場合は、修正後のレイアウトに基づいてマスクを改版する。
【０００４】
たとえば、図２に示すように電源配線１０５とグランド配線１０６の間の領域に、スタンダードセル１０１Ａ，１０１Ｂ，１０１Ｃが配置されたレイアウトを完了した後に、回路を変更・追加して再配線する必要が生じたとする。この例では、配線Ｃをカット又は削除して、グレイのラインで示す配線により新たな回路１０２と接続する。すなわち、Ａ1及びＡ2の位置で配線Ｃと繋がっていた既存のビアを削除し、Ａ1、Ａ2、及び他のセル１０３の端子Ａ3を、回路１０２のＢ1、Ｂ2、Ｂ3（１つの出力と２つの入力）に接続する。このときに、従来の手法では、新たに下層から上層に至るビア層とメタル配線層を配置しなければならない。そのため、全面的なマスクの改版が必要になりコストが増大する。
【０００５】
マスクの改版を最小限に抑えて回路修正を行なうために、あらかじめダミー配線を所定の層に挿入しておく手法が提案されている（例えば、特許文献１参照）。また、ダミーメタルの挿入による既存配線への影響を抑えつつ、ダミーメタル挿入の自由度を広げるために、ダミーメタルと既存の配線との距離が所定の配置制限距離以下となる場合にはダミーメタルの挿入は行なわない方法が提案されている（例えば、特許文献２参照）。後者の方法では、配置制限距離はダミーメタルと隣り合う配線の幅に応じて調整可能とされている。
【０００６】
しかし、これらの文献には、レイアウト変更にともなって上層から下層までビア層を含む全レイヤでの再配線が行なわれる場合の解決策は記載されていない。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は最短距離でのレイアウト変更を可能にし、マスク製作費用を最小限に抑えるとともに、変更箇所以外でのタイミングを保持した状態でレイアウト変更を行なうことのできる自動配置配線方法と、そのような方法を実現するレイアウト処理装置、及び半導体集積回路を提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記課題を達成するために、新規のスタック構造のダミービアの配置を提案し、レイアウト変更時には、スタック構造のダミービアを用いてレイアウトの変更を行なう。
【０００９】
第１の側面では、半導体集積回路のレイアウト変更方法を提供する。この方法は、
半導体集積回路のレイアウト上の所定の箇所に、既存の配線層とは接続しない不接続層を含む複数層にわたるスタック構造のダミービアをあらかじめ配置し、
レイアウト変更時に、所望の位置のダミービアに接続する新規配線を配置し、前記選択されたダミービアの前記不接続層にビア層を挿入する
工程を含む。
【００１０】
一例として、スタック構造のダミーセルを配置する箇所は、前記半導体集積回路のスタンダードセルの入出力端子の近傍で抽出する。
【００１１】
より具体的には、たとえば、抽出工程において、半導体集積回路のスタンダードセルの入出力端子の延長上、又は前記スタンダードセルの入出力端子上の既存ビアに対して対称となる位置をダミービア配置可能領域として抽出することができる。
【００１２】
良好な例として、スタック構造のダミービアは、複数層にわたるメタル配線層とこれらの間に位置するダミービア層の積層体を含み、前記メタル配線層の一つは前記半導体集積回路のスタンダードセルの入出力端子と接続され、前記不接続層によって前記入出力端子から切り離されて配置される。
【００１３】
第２の側面では、レイアウト装置を提供する。レイアウト装置は、
半導体集積回路のレイアウトデータ上で、既存の配線層とは接続しない不接続層を含むスタック構造のダミービアを配置することのできる領域を抽出するダミービア配置可能領域抽出部と、
前記抽出されたダミービア配置可能領域に前記スタック構造のダミービアを配置するダミービア配置部と、
前記スタック構造のダミービアを用いて前記半導体集積回路のレイアウト変更を行なうレイアウト変更部と
を備える。
【００１４】
第３の側面では、半導体集積回路を提供する。半導体集積回路は、
半導体基板上に配置された集積回路と、
前記集積回路の所定の箇所に配置されるスタック構造のダミービアと、
を含み、前記スタック構造のダミービアは、複数層にわたるメタル配線層及びこれらの間に位置するダミービア層の積層体と、前記集積回路の既存の配線層とは接続されない不接続層とを含み、前記スタック構造のダミービアは前記不接続層によって前記既存の配線層から切り離されている。
【発明の効果】
【００１５】
既存の配線と接続しない不接続層を含むスタック構造のダミービアを配置することにより、上層配線の配置と、スタック構造ダミービアの不接続層へのビア層の挿入及び不接続層と同じ層での既存ビア層の削除だけで、最短距離のレイアウト変更を行なうことができる。その結果、マスク製作費用を最小限に抑えることができる。
【００１６】
また、レイアウト設計やポストシミュレーション完了後にロジック回路の変更が生じた場合でも、変更箇所以外のタイミングを保持した状態で、レイアウト変更を行なうことができる。
【図面の簡単な説明】
【００１７】
【図１】従来のレイアウト変更の処理フローを示す図である。
【図２】従来のレイアウト修正例を示す図である。
【図３】本発明の実施例で用いるスタック構造のダミービアの構成例を示す図である。
【図４】本発明の実施形態におけるレイアウト変更の処理フロー図である。
【図５】ダミービア配置可能領域の抽出を説明するための図である。
【図６】ダミービア配置可能領域へのスタック構造ダミービアの配置を説明するための図である。
【図７Ａ】あらかじめスタック構造のダミービアを配置した変更前のレイアウトを示す図である。
【図７Ｂ】スタック構造のダミービアを用いて回路変更／追加した後のレイアウトを示す図である。
【図８】実施形態によるレイアウト装置の機能ブロック図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施例を説明する。まず、図３を参照して、本発明の基本的な概念を説明する。図３は、本発明の実施形態で用いるスタック構造のダミービア１０Ａ〜１０Ｄ（適宜、「スタック構造ダミービア１０」と総称する）の断面模式図である。
【００１９】
本発明の基本概念は、半導体集積回路のレイアウト設計時に、あらかじめ所定の箇所にスタック構造のダミービア１０を配置しておく。このダミービアは、複数層にわたるメタル配線層及びこれらの間に挿入されるダミービア層の積層体で構成されるが、既存の配線層とは接続しない不接続層１５を１層以上含む。
【００２０】
スタック構造のダミービア１０を半導体集積回路の所定の箇所にあらかじめ配置しておくことで、レイアウト変更時には、適切な箇所にあるスタック構造ダミービア１０を選択して新たに配置される配線に接続し、スタック構造ダミービア１０の不接続層１５にビア層を挿入する。これにより、必要最小限のレイヤだけに変更を加えて、回路の変更・修正を行なうことができる。以下で、この基本概念の具体例を説明する。
【００２１】
図３（ａ）に示すパターン１では、スタック構造ダミービア１０Ａは、複数層にわたるメタル配線層Ｍ１〜Ｍ５及びこれらの間に挿入されるダミービア層Ｄ２〜Ｄ４の積層体を含む。このダミービア１０Ａは、既存配線の一部として構成される（あるいは既存配線に接続する）メタル１とは接続しない不接続層１５を有する。不接続層１５は、スタック構造のダミービア１０Ａの連続性を中断することによって、既存配線（Ｍ１配線）との接続を遮断する。この不連続層１５は、レイアウト変更の必要が生じたときに、ビア層を挿入して新たな配置配線を実現するための層である。
【００２２】
例えば、レイアウト変更に伴って追加される配線がスタック構造ダミービア１０Ａのメタル５を覆って配置される場合、Ｍ１層とＭ２層の間の不接続層１５（便宜上、Ｄ１層とする）にビア層を挿入するだけで、配線変更を容易に行なうことができる。この場合、レイアウト変更の影響があるのは、Ｍ５層とＤ１層のみである。
【００２３】
図３（ｂ）はパターン２を示す。スタック構造ダミービア１０Ｂは、メタル配線層Ｍ１〜Ｍ５及びこれらの間に挿入されるダミービア層Ｄ１〜Ｄ３の積層体と、既存配線の一部であるＭ５層と接続しない不接続層１５（この例では便宜上、Ｄ４層とする）を含む。このダミービア１０Ｂを変更前のレイアウトにあらかじめ配置しておくことによって、レイアウト変更が生じたときには不連続層１５にビア層を挿入するだけで、既存のメタル配線Ｍ５と新たに追加する配線との間の接続をとることが可能になる。
【００２４】
図３（ｃ）はパターン３を示す。スタック構造ダミービア１０Ｃは、メタル配線層Ｍ２〜Ｍ４及びこれらの間に挿入されるダミービア層Ｄ３、Ｄ４の積層体と、既存配線とは接続しない不接続層１５（この例では便宜上、Ｄ２層とする）を含む。この例では、Ｍ２層は既存の配線の一部である。たとえば、レイアウト変更に伴って新配線がＭ５を覆って配置される場合、下層の不接続層１５（便宜上、Ｄ２層とする）にビア層が挿入される。これにより、新たな上層配線を下層の配線層と接続することができる。
【００２５】
図３（ｄ）はパターン４を示す。スタック構造ダミービア１０Ｄは、メタルＭ２〜Ｍ５及びこれらの間に挿入されるダミービア層Ｄ２、Ｄ４の積層体と、既存配線とは接続しない不接続層１５を含む。Ｍ３又はＭ４が既存配線の一部である場合、Ｍ５を覆って新たな配線が配置される場合に、不接続層１５にビア層を挿入して、新たな回路配線を構成することができる。
【００２６】
図４は、実施形態によるレイアウト変更の処理フローを示す図である。まず、レイアウト設計が完了すると（ステップＳ１）、ダミービア１０を配置するための配置可能領域（スペース）を抽出する処理に移行する（ステップＳ２）。市販の検証ソフトを使用して、レイアウト上を順にスキャンして、スタック構造のダミービアを配置することができる領域か否かを判断する（ステップＳ３）。この例では、スタンダードセルの入出力端子の近傍で他の既存メタル配線と抵触しないスタック構造ダミービア配置可能領域を抽出する。実施形態では一例として、入出力端子の延長上及び／又は入出力端子上の既存ビアに対して対称となる位置をビア配置可能領域として抽出する。
【００２７】
図５に、ダミービア配置可能領域の抽出例を示す。電源配線２５とグランド配線２６の間に並べられたスタンダードセル１１Ａ、１１Ｂ，１１Ｃにおいて、それぞれ入力端子１２Ａ，１２Ｂ，１２Ｃと、出力端子１３Ａ，１３Ｂ，１３Ｃが配置され、それぞれ既存ビア１４を介して配線接続されている。ダミービア配置可能領域２１は、出力端子１３Ａ，１３Ｂ、１３Ｃの両端部と、入力端子１３Ａ，１３Ｂ，１３Ｃに設けられた既存ビア１４に対して対称な位置において抽出されている。
【００２８】
図４に戻って、レイアウト上のすべての領域のスキャンが終わるまで、ステップＳ３のスタック構造のダミービアを配置可能か否かの判断（この例では、入出力端子の延長上又は入出力端子に接続する既存ビアに対して対称位置にある領域であるか否かの判断）を繰り返す。
【００２９】
ステップＳ３でダミービア配置可能領域の抽出が終わったならば、ダミービア配置可能領域にスタック構造のダミービア１０を配置する（ステップＳ４）。スタック構造のダミービア１０として図３に示すダミービア１０Ａ〜１０Ｄのいずれかを用いてもよいし、１０Ａ〜１０Ｄ以外の構成であっても、適切な数のメタル配線層とダミービア層の積層、及び既存配線とは接続しない不接続層１５を１層以上含む任意のスタック構造ダミービアを用いることができる。
【００３０】
図６は、ダミービア配置可能領域２１へのダミービア１０の配置例を示す図である。図６（Ａ）の例では、図３のパターン１に対応するダミービア１０を用いる。このようなダミービア１０を、図６（Ｂ）に示すように、抽出されたダミービア配置可能領域２１に配置する。この結果、図７Ａに示す回路変更前のレイアウトが完成する。
【００３１】
図７Ａでは、電源配線２５とグランド配線２６の間に並べられたセル１１Ａ、１１Ｂ、１１Ｃにおいて、出力端子１３Ａ、１３Ｂ、１３Ｃの延長上（又は両端部）と、入力端子１２Ａ、１２Ｂ、１２Ｃに設けられている既存ビア１４−２、１４−４、１４−６に対して対称となる位置に、ダミービア１０が配置されている。
【００３２】
入力端子１２Ａ、１２Ｂ、１２Ｃは、それぞれ既存のビア１４−２、１４−４、１４−６を介して必要な配線に接続されており、出力端子１３Ａ、１３Ｂ、１３Ｃも、それぞれ既存のビア１４−１、１４−３、１４−５を介して必要な配線に接続されている。他方、スタック構造のダミービア１０においては、不接続層１５を有することにより（図６（Ａ）参照）、既存の入力端子１２Ａ、１２Ｂ、１２Ｃや、既存の出力端子１３Ａ、１３Ｂ、１３Ｃからは切り離されている。
【００３３】
図４に戻って、ダミービアセルの配置が終わったならば、ステップＳ５に進み、配置したスタック構造のダミービアと既存データに問題がないかどうか、レイアウト検証を行なう。検証結果に問題がない場合は、ステップＳ６でマスクを製作し、ステップＳ７でウエハ評価を行なう。ウエハ評価で不具体が発見されるなどにより、ロジック回路に変更／追加などの修正を加える必要が生じた場合（ステップＳ８でＹＥＳ）は、ダミービアを用いてレイアウト変更する。
【００３４】
一例として、既存回路で切り離すべき配線がある場合、その配線と接続している既存ビアの下層のビア１を削除し（ステップＳ９）、近傍のスタック構造ダミービアを選択して新規回路と接続する（ステップＳ１０）。この場合、追加される新規回路にも既存ビアに加えてダミービアが配置されているものとする。選択されたスタック構造ダミービア１０の上層メタル層Ｍ５を通る上層メタル配線を追加して新規回路を接続し、選択されたスタック構造ダミービア１０の不連続層１５にビア１層を挿入することで、レイアウト前のスタンダードセルを新規回路に接続し直すことができる。この処理を、図７Ｂを参照して説明する。
【００３５】
図７Ｂは、回路追加／変更後のレイアウト例である。図中のＸ印で示される箇所でセル１１Ｂを切り離し、セル１１Ａと１１Ｃを新たな回路に接続する場合を考える。まず、セル１１ＡのＡ1点で、既存の入力端子１２Ａに接続しているビアコンタクトのビア１層（不図示）を削除する。同様に、セル１１ＣのＡ2点で、既存の出力端子１３Ｃに接続しているビアコンタクトのビア１層（不図示）を削除する。これによりＸ印が付けられた既存配線が切断される。
【００３６】
次に、追加された回路とセル１１Ａ、１１Ｃの配置関係や、要求される動作等の関係から、接続に適したスタック構造のダミービア１０を選択する。この例では、図中のＢ1点、Ｂ2点、Ｃ1点、Ｃ2点に配置されているスタック構造のダミービア１０−１、１０−２、１０−３、１０−４を利用する。Ｂ1点のスタック構造ダミービア１０−１の不接続層１５（たとえばＤ１層）にビア１層を挿入して入力端子１２Ａと接続し、新規回路の出力端子上の既存ビア１４−７と繋がる上層配線Ｗ1を配置する。Ｂ2点のスタック構造ダミービア１０−２の不接続層１５（たとえばビア１層に対応するＤ１層）にビア１を挿入して出力端子１３Ｃと接続し、Ｃ1点のダミービア１０−３を経由して新規回路の出力端子上の既存ビア１４−８に繋がる上層配線Ｗ2を配置する。また、別のセル又は回路からの配線が、Ｃ2点に配置されるスタック構造ダミービア１０−４を経由して、新規回路の入力端子上の既存ビア１４−９に繋がるように、上層配線Ｗ3を配置する。上層配線Ｗ1、Ｗ2、Ｗ3は、たとえばＭ５層に配置されるものとする。この場合、レイアウト変更されるのは、下層の入出力端子に繋がるように挿入されるビア１層（不図示）と、新たに上層配線が配置されるＭ５層だけである。
【００３７】
図４に戻って、レイアウト修正・変更（Ｓ９及びＳ１０）が終わると、変更後のレイアウトでレイアウト検証（ステップＳ５）を行い、変更が生じたレイヤのマスクだけを改版する（ステップＳ６）。改版したマスクを用いてウエハを製造し、評価を行ない（ステップＳ８）、不具合や回路修正の必要性がなければ（ステップＳ８でＮＯ）、試作、量産に入る（ステップＳ１１）。
【００３８】
このように、実施形態のレイアウト変更方法によると、必要最小限度のレイヤでのレイアウト変更により、必要な回路変更に対応することが可能になる。その結果、マスクの改版も最小限に抑えることができる。また、ダミービアを配線の経由に利用することができるので、最短距離でのレイアウト変更が可能になる。レイアウト完了後又はポストシミュレーション完了後にロジック回路の変更が生じても、全層の配線を変える必要がないので変更箇所以外のタイミングを保持した状態でレイアウト変更を行なうことができる。
【００３９】
図８は、実施形態によるレイアウト装置３０の機能ブロック図である。レイアウト装置３０は、レイアウトデータ取得部３１、ダミービア配置可能領域抽出部３２、スタック構造ダミービア配置部３３、及びレイアウト修正／変更部３４を含む。レイアウトデータ取得部３１は、レイアウト装置内の格納領域（不図示）または外部のデータベース等から、半導体集積回路のレイアウト設計データを読み込む。ダミービア配置可能領域抽出部３２は、取得されたレイアウト設計データ上で、スタック構造のダミービアを配置することのできる領域を抽出する。上述した実施例では、半導体集積回路のスタンダードセルの入出力端子の近傍の配置可能箇所、一例として、入出力端子の延長上及び／又は入出力端子上に配置される既存ビアに対して対称となる位置をダミービア配置可能領域として抽出する。スタック構造ダミービア配置部３３は、ダミービア配置可能領域抽出部３２によって抽出された箇所に、スタック構造のダミービアを配置する。スタック構造のダミービアは、図３に示したように、複数層にわたるメタル配線層とこれらの間に位置するダミービア層との積層体であり、既存の配線層とは接続しない不接続層１５を含んでいる。
【００４０】
レイアウト修正／変更部３４は、回路変更や修正が必要になったときに、必要な箇所で既存の配線を切断し（たとえば既存ビアの所定のビア層を削除する）、所望の箇所のスタック構造ダミービアを選択し、選択したスタック構造ダミービアのメタル配線層を使用して新規配線を追加する。また、選択したスタック構造ダミービアの不接続層に新たにビア層を挿入する。この場合、既存ビアで削除されるビア層と、スタック構造ダミービアで新たにビア層が挿入される不接続層とは同じ層に位置するものとする。これにより、新規配線がなされる上層と、既存ビア層の削除及び新たなビア層の挿入がなされる下層の２層のみの変更で半導体集積回路のレイアウトの修正、変更が可能になる。
【００４１】
なお、レイアウト装置３０には、表示装置、入力装置、記憶装置、ワークエリアを含むメモリ領域等が含まれているが、これらについては周知の構成をとることができるので図示と説明は控えることとする。
【００４２】
このようなレイアウト装置により作製されたマスクを用いて製造される半導体集積回路は、半導体基板上に配置された集積回路と、集積回路の所定の箇所に配置されるスタック構造のダミービアとを含む。スタック構造のダミービアは、複数層にわたるメタル配線層及びこれらの間に位置するダミービア層の積層体と、前記集積回路の既存の配線層とは接続されない不接続層とを含み、この不接続層によって既存の配線層からは切り離されている。上述した例では、スタック構造のダミービアのメタル配線層の一つは、半導体集積回路のスタンダードセルの入出力端子と接続され、不接続層によって入出力端子から切り離されている。
【００４３】
以上のような構成及び手法により、最小限度の層の変更のみでレイアウト変更を可能にし、マスク製作費用を最小限に抑えることができる。また、レイアウト変更が生じても、変更箇所以外でのタイミングを保持することができる。
【符号の説明】
【００４４】
１０、１０Ａ〜１０Ｄ、１０−１〜１０−４  スタック構造のダミービア
１１Ａ〜１１Ｂ  スタンダードセル
１２Ａ〜１２Ｃ  入力端子
１３Ａ〜１３Ｃ  出力端子
１４、１４−１〜１４−９  既存ビア
１５  不接続層
２１  ダミービア配置可能領域
３０  レイアウト装置
３１  レイアウトデータ取得部
３２  ダミービアセル配置可能領域抽出部
３３  スタック構造ダミービア配置部
３４  レイアウト修正／変更部
Ｍ１〜Ｍ５  スタック構造ダミービアのメタル配線層
Ｄ１〜Ｄ４  スタック構造ダミービアのダミービア層
Ｗ1〜Ｗ3  追加される新規配線
【先行技術文献】
【特許文献】
【００４５】
【特許文献１】特開２０００−２５２３６０号公報
【特許文献２】特開２００３−２８２５６９号公報
【図１】
2012064816.tif 000003
【図２】
2012064816.tif 000004
【図３】
2012064816.tif 000005
【図４】
2012064816.tif 000006
【図５】
2012064816.tif 000007
【図６】
2012064816.tif 000008
【図７Ａ】
2012064816.tif 000009
【図７Ｂ】
2012064816.tif 000010
【図８】
2012064816.tif 000011