(57)【要約】【課題】プロセスばらつきの影響が小さい半導体装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板の上層部分に設けられた第１導電形領域と、前記第１導電形領域の上層部分に相互に離隔して配置された第２導電形のソース領域及びドレイン領域と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備える。そして、前記第１導電形領域のうち前記ゲート電極の直下域に相当するチャネル領域における実効的な不純物濃度は、前記ゲート絶縁膜との界面において最も高く、下方に向かうにつれて減少している。【選択図】図１
2012004471.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上層部分に設けられた第１導電形領域と、
前記第１導電形領域の上層部分に相互に離隔して配置された第２導電形のソース領域及びドレイン領域と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を備え、
前記第１導電形領域のうち前記ゲート電極の直下域に相当するチャネル領域における実効的な不純物濃度は、前記ゲート絶縁膜との界面において最も高く、下方に向かうにつれて減少していることを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜のうち前記チャネル領域の直上域に相当する部分及び前記チャネル領域における前記実効的な不純物濃度の上下方向に沿ったプロファイルは、前記ゲート絶縁膜中にピークを持つことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１導電形領域の上層部分であって前記チャネル領域と前記ドレイン領域との間に設けられ、前記ドレイン領域に接し、実効的な不純物濃度が前記ドレイン領域の実効的な不純物濃度よりも低いドリフト領域をさらに備えたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板の上層部分に第１導電形領域を形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート絶縁膜を介して、前記第１導電形領域における前記ゲート電極の直下域に対して不純物を注入してチャネルインプラ領域を形成する工程と、
前記第１導電形領域の上層部分における前記ゲート電極の直下域に相当する領域を挟む位置に第２導電形のソース領域及びドレイン領域を形成する工程と、
を備え、
前記不純物の注入は、前記不純物の濃度の上下方向に沿ったプロファイルが前記ゲート絶縁膜中にピークを持つように実施することを特徴とする半導体装置の製造方法。
【請求項５】
前記不純物の注入は、前記ゲート電極をマスクとして、前記半導体基板の上面に垂直な方向に対して傾斜した方向から行うことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記不純物の注入は、前記半導体基板の上面に垂直な方向に対して前記ソース領域が形成される予定の領域側に傾斜した方向から行うことを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関し、特に、電界効果型トランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体装置に形成されるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）として、横方向拡散型ＭＯＳ（ＬＤＭＯＳ：Lateral Diffusion Metal-Oxide-Semiconductor）が知られている。ＬＤＭＯＳは素子長の調整等の容易な手法で様々な用途において要求される耐圧水準を満足することができる。近年、ＬＤＭＯＳに対しても、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）同様の微細プロセス及び微細設計ルールを適用することが増えてきた。ＬＤＭＯＳにＣＭＯＳと同程度又はそれ以下の微細プロセス及び微細設計ルールを適用することにより、ＬＤＭＯＳのオン抵抗の低減、動作の高速化、さらには微細なＣＭＯＳとの混載等が可能になる。しかしながら、ＬＤＭＯＳはＣＭＯＳと比較して構造が複雑なため、ＬＤＭＯＳを微細化すると、特性ばらつきに及ぼすプロセスばらつき要因の影響が大きくなってくる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−５３２５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態の目的は、プロセスばらつきの影響が小さい半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板の上層部分に設けられた第１導電形領域と、前記第１導電形領域の上層部分に相互に離隔して配置された第２導電形のソース領域及びドレイン領域と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備える。そして、前記第１導電形領域のうち前記ゲート電極の直下域に相当するチャネル領域における実効的な不純物濃度は、前記ゲート絶縁膜との界面において最も高く、下方に向かうにつれて減少している。
【０００６】
本発明の他の一態様に係る半導体装置の製造方法は、半導体基板の上層部分に第１導電形領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート絶縁膜を介して、前記第１導電形領域における前記ゲート電極の直下域に対して不純物を注入してチャネルインプラ領域を形成する工程と、前記第１導電形領域の上層部分における前記ゲート電極の直下域に相当する領域を挟む位置に第２導電形のソース領域及びドレイン領域を形成する工程と、を備える。そして、前記不純物の注入は、前記不純物の濃度の上下方向に沿ったプロファイルが前記ゲート絶縁膜中にピークを持つように実施する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置を例示する断面図である。
【図２】横軸に素子深さ方向における位置をとり、縦軸に不純物濃度をとって、第１の実施形態におけるチャネル領域の不純物濃度プロファイルを例示するグラフ図である。
【図３】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図４】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図７】横軸に反転層形成領域の不純物濃度をとり、縦軸にＬＤＭＯＳのしきい値をとって、ゲート絶縁膜の膜厚のばらつきがＬＤＭＯＳのしきい値に及ぼす影響を例示するグラフ図である。
【図８】横軸に素子深さ方向における位置をとり、縦軸に不純物濃度をとって、比較例におけるチャネル領域の不純物濃度プロファイルを例示するグラフ図である。
【図９】第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１０】第３の実施形態に係る半導体装置を例示する断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する断面図であり、
図２は、横軸に素子深さ方向における位置をとり、縦軸に不純物濃度をとって、本実施形態におけるチャネル領域の不純物濃度プロファイルを例示するグラフ図である。
【０００９】
図１に示すように、本実施形態に係る半導体装置１においては、例えばシリコンからなる半導体基板１０が設けられている。半導体基板１０の上層部分の一部には、導電形がｐ−形のｐ形ウェル１１が形成されており、ｐ形ウェル１１の上層部分の一部には、ｐ形のチャネルインプラ領域１２が形成されている。チャネルインプラ領域１２の実効的な不純物濃度は、ｐ形ウェル１１の実効的な不純物濃度よりも高い。なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、活性化した不純物のうち、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
【００１０】
チャネルインプラ領域１２の上層部分の一部には、ｎ＋形のソース領域１５が形成されている。また、ｐ形ウェル１１の上層部分であってチャネルインプラ領域１２の外部には、ｎ＋形のドレイン領域１６が形成されている。すなわち、ソース領域１５及びドレイン領域１６は、半導体基板１０の上層部分に相互に離隔して形成されている。
【００１１】
また、チャネルインプラ領域１２の上層部分の一部には、ｎ形のＬＤＤ（Lightly Doped Drain）領域１７が形成されている。ＬＤＤ領域１７は、ソース領域１５とドレイン領域１６の間に配置され、ソース領域１５に接している。ＬＤＤ領域１７の実効的な不純物濃度はソース領域１５の実効的な不純物濃度よりも低い。一方、ｐ形ウェル１１の上層部分であってチャネルインプラ領域１２の外部には、ｎ形のドリフト領域１８が形成されている。ドリフト領域１８は、ドレイン領域１６とソース領域１５との間に配置され、ドレイン領域１６に接している。ＬＤＤ領域１７とドリフト領域１８とは相互に離隔しており、両領域間にはｐ形ウェル１１の一部及びチャネルインプラ領域１２の一部が配置されている。更に、チャネルインプラ領域１２の上層部分であって、ソース領域１５から見てドレイン領域１６の反対側には、ｐ＋形のバックゲート領域１９が形成されている。バックゲート領域１９はソース領域１５に接している。バックゲート領域１９の実効的な不純物濃度は、チャネルインプラ領域１２の実効的な不純物濃度よりも高い。そして、ｐ形ウェル１１及びｐ形のチャネルインプラ領域１２のうち、ソース領域１５、ドレイン領域１６、ＬＤＤ領域１７、ドリフト領域１８及びバックゲート領域１９を除いた部分により、ｐ形領域１３（第１導電形領域）が構成されている。
【００１２】
半導体基板１０上には、例えばシリコン酸化物からなるゲート絶縁膜２１が設けられている。ゲート絶縁膜２１は、ＬＤＤ領域１７、ドリフト領域１８及びＬＤＤ領域１７とドリフト領域１８との間の領域の直上域に設けられている。ゲート絶縁膜２１上には、例えば不純物が導入されたポリシリコンからなるゲート電極２２が設けられている。ゲート電極２２は、ＬＤＤ領域１７とドリフト領域１８との間の領域の直上域に配置されている。ゲート電極２２の側面上には、例えばシリコン窒化物からなる側壁２３が設けられている。ＬＤＤ領域１７及びドリフト領域１８は、それぞれ側壁２３の直下域に配置されている。従って、ゲート電極２２の直下域には、ｐ形ウェル１１におけるＬＤＤ領域１７とドリフト領域１８との間の領域が配置されている。以下、ｐ形領域１３におけるゲート電極２２の直下域に相当する領域を、チャネル領域１４という。そして、チャネル領域１４におけるソース領域１５側の部分には、チャネルインプラ領域１２が配置されている。チャネルインプラ領域１２における実効的な不純物濃度は、ｐ形ウェル１１における実効的な不純物濃度よりも高いため、チャネル領域１４においては、ソース領域１５側の部分の実効的な不純物濃度は、ドレイン領域１６側の部分の実効的な不純物濃度よりも高い。
【００１３】
また、ソース領域１５及びバックゲート領域１９の直上域の一部にはゲート絶縁膜２１が設けられておらず、金属からなるソース電極２５が設けられている。ソース電極２５は、ソース領域１５及びバックゲート領域１９に接触し、これらにオーミック接続されている。更に、ドレイン領域１６の直上域の一部にはゲート絶縁膜２１が設けられておらず、金属からなるドレイン電極２６が設けられている。ドレイン電極２６はドレイン領域１６に接触し、オーミック接続されている。
【００１４】
チャネル領域１４、ソース領域１５、ドレイン領域１６、ＬＤＤ領域１７、ドリフト領域１８、バックゲート領域１９、ゲート絶縁膜２１、ゲート電極２２、側壁２３、ソース電極２５及びドレイン電極２６により、ｎ形のＬＤＭＯＳ２９が構成されている。ＬＤＭＯＳ２９がオン状態となるときには、チャネル領域１４の最上層部分にｎ形の反転層が形成される。以後、この反転層が形成される領域を、反転層形成領域２８という。
【００１５】
そして、本実施形態においては、図２に示すように、チャネルインプラ領域１２及びその直上に設けられたゲート絶縁膜２１において、上下方向（素子深さ方向）に沿った実効的な不純物濃度のプロファイルは１つのピーク（極大値）を持ち、そのピークはゲート絶縁膜２１中に位置している。このため、チャネルインプラ領域１２における実効的な不純物濃度は、ゲート絶縁膜２１との界面において最も高く、下方に向かうにつれて単調減少している。チャネルインプラ領域１２の実効的な不純物濃度はｐ形ウェル１１の実効的な不純物濃度よりも高いため、チャネル領域１４における実効的な不純物濃度について水平面内の平均値をとると、この平均値はゲート絶縁膜２１との界面において最も高く、下方に向かうにつれて単調減少する。また、ゲート絶縁膜２１のうちチャネル領域１４の直上域に相当する部分及びチャネル領域１４において、実効的な不純物濃度の水平面内の平均値を求め、この平均値の上下方向に沿ったプロファイルを作成すると、このプロファイルのピークはゲート絶縁膜２１中に位置する。
【００１６】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）、並びに図６は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、図３（ａ）に示すように、例えばシリコンからなる半導体基板１０を用意する。次に、半導体基板１０に対してアクセプタとなる不純物を局所的に注入することにより、半導体基板１０の上層部分の一部にｐ形ウェル１１を形成する。
【００１７】
次に、図３（ｂ）に示すように、半導体基板１０上に、例えばシリコン酸化物からなるゲート絶縁膜２１を形成する。このとき、ゲート絶縁膜２１の膜厚は、酸化時間等のプロセス要因により、一定の範囲内で不可避的にばらついてしまう。次に、ゲート絶縁膜２１上にポリシリコンを堆積させて、導電膜を形成する。次に、この導電膜を加工して、ゲート絶縁膜２１上の一部にゲート電極２２を形成する。
【００１８】
次に、図４（ａ）に示すように、ゲート絶縁膜２１上にレジストパターン３１を形成する。レジストパターン３１は、ゲート電極２２を中心としたＬＤＭＯＳ２９の片側、すなわち、ドレイン領域１６（図１参照）等が形成される予定の領域側（以下、「ドレイン側領域」という）を覆い、ＬＤＭＯＳ２９の反対側、すなわち、ソース領域１５（図１参照）等が形成される予定の領域側（以下、「ソース側領域」という）を露出させるように形成する。また、レジストパターン３１は、ゲート電極２２におけるドレイン領域１６側の部分を覆い、ソース領域１５側の部分を露出させる。
【００１９】
次に、ゲート電極２２及びレジストパターン３１をマスクとして、アクセプタとなる不純物をイオン注入する。このイオン注入は、半導体基板１０の上面に垂直な方向（以下、「直上方向」という）に対して、ソース領域１５（図１参照）側に傾斜した方向から行う。すなわち、ソース側上方からドレイン側下方に向けて、斜め方向に不純物を注入する。これにより、不純物がゲート絶縁膜２１を介して半導体基板１０内に注入され、ｐ形ウェル１１の上層部分の一部にチャネルインプラ領域１２が形成される。このとき、斜め方向に不純物を注入するため、チャネルインプラ領域１２はゲート電極２２の直下域の一部にも形成される。また、このとき、不純物の注入エネルギーを低めに設定して、上下方向における不純物の濃度プロファイルがゲート絶縁膜２１中にピークを持つように調整する。これにより、チャネルインプラ領域１２における不純物濃度は、その上面、すなわち、ゲート絶縁膜２１との界面において最も高く、下方にいくほど低くなる。ｐ形ウェル１１及びチャネルインプラ領域１２により、ｐ形領域１３が形成される。また、ｐ形領域１３におけるゲート電極２２の直下域に相当する部分が、チャネル領域１４となる。その後、レジストパターン３１を除去する。
【００２０】
次に、図４（ｂ）に示すように、ゲート絶縁膜２１上にレジストパターン３２を形成する。レジストパターン３２は、ゲート電極２２のソース領域１５側の部分、及びゲート電極２２から見てソース領域１５側に隣接した領域を開口するように形成する。次に、ゲート電極２２及びレジストパターン３２をマスクとして、ドナーとなる不純物をイオン注入する。このイオン注入は、ほぼ直上方向から行う。これにより、チャネルインプラ領域１２の上層部分の一部であって、ゲート電極２２の直下域に隣接した領域に、導電形がｎ形のＬＤＤ領域１７が自己整合的に形成される。その後、レジストパターン３２を除去する。
【００２１】
次に、図５（ａ）に示すように、ゲート絶縁膜２１上にレジストパターン３３を形成する。レジストパターン３３は、ＬＤＭＯＳ２９のソース側領域を覆い、ドレイン側領域を露出させるように形成する。また、レジストパターン３３は、ゲート電極２２におけるソース領域１５側の部分を覆い、ドレイン領域１６側の部分を露出させる。次に、ゲート電極２２及びレジストパターン３３をマスクとして、ドナーとなる不純物をほぼ直上方向から注入する。これにより、チャネル領域１４から見てドレイン領域１６（図１参照）側の領域であって、ゲート電極２２の直下域に隣接した領域に、導電形がｎ形のドリフト領域１８が自己整合的に形成される。その後、レジストパターン３３を除去する。
【００２２】
次に、図５（ｂ）に示すように、ゲート絶縁膜２１上の全面に例えばシリコン窒化物等の絶縁材料を堆積させて、その後、エッチバックすることにより、この絶縁材料をゲート電極２２の側面上にのみ残留させる。これにより、ゲート電極２２の両側面上に側壁２３を形成する。次に、ゲート絶縁膜２１上にレジストパターン３４を形成する。レジストパターン３４は、ＬＤＭＯＳ２９におけるバックゲート領域１９（図１参照）が形成される予定の領域を覆い、ソース領域１５及びドレイン領域１６が形成される予定の領域、並びにゲート電極２２及び側壁２３を露出させるように形成する。
【００２３】
次に、ゲート電極２２、側壁２３及びレジストパターン３４をマスクとして、ドナーとなる不純物をほぼ直上方向からイオン注入する。これにより、ＬＤＤ領域１７における側壁２３の直下域から外れた部分、すなわち、ＬＤＤ領域１７のうちゲート電極２２から遠い側の部分に、ドナーとなる不純物が重ねて注入されて、導電形がｎ＋形のソース領域１５が形成される。一方、ＬＤＤ領域１７における側壁２３の直下域に相当する領域には不純物が注入されず、ＬＤＤ領域１７として残留する。また、ドリフト領域１８における側壁２３の直下域から外れた部分、すなわち、ドリフト領域１８におけるゲート電極２２から遠い側の部分に、ドナーとなる不純物が重ねて注入されて、導電形がｎ＋形のドレイン領域１６が形成される。一方、ドリフト領域１８における側壁２３の直下域に相当する領域には不純物が注入されず、ドリフト領域１８として残留する。このようにして、側壁２３に対して自己整合的に、ソース領域１５、ドレイン領域１６、ＬＤＤ領域１７及びドリフト領域１８が形成される。その後、レジストパターン３４を除去する。
【００２４】
次に、図６に示すように、バックゲート領域１９が形成される予定の領域を露出させ、それ以外の領域を覆うレジストパターン３５を形成する。そして、レジストパターン３５をマスクとしてアクセプタとなる不純物を直上方向からイオン注入する。これにより、チャネルインプラ領域１２の上層部分の一部であって、ソース領域１５に接する領域に、バックゲート領域１９が形成される。その後、レジストパターン３５を除去する。
【００２５】
次に、図１に示すように、ゲート絶縁膜２１のうち、ソース領域１５及びバックゲート領域１９の直上域に相当する部分の一部、及び、ドレイン領域１６の直上域に相当する部分の一部を除去する。次に、ゲート絶縁膜２１を除去した領域に金属膜を堆積させて、ソース領域１５及びバックゲート領域１９の直上域の一部にソース電極２５を形成すると共に、ドレイン領域１６の直上域の一部にドレイン電極２６を形成する。このようにして、半導体装置１が製造される。
【００２６】
次に、本実施形態の作用効果について説明する。
図７は、横軸に反転層形成領域の不純物濃度をとり、縦軸にＬＤＭＯＳのしきい値をとって、ゲート絶縁膜の膜厚のばらつきがＬＤＭＯＳのしきい値に及ぼす影響を例示するグラフ図である。
なお、上述の如く、反転層形成領域２８（図１参照）とは、チャネル領域１４の最上層部分である。
【００２７】
図７のＣ−Ｃ’線に示すように、反転層形成領域２８における実効的な不純物濃度が同じでも、ゲート絶縁膜２１の膜厚がばらつくと、ＬＤＭＯＳ２９のしきい値（Ｖｔｈ）がばらついてしまう。具体的には、ゲート絶縁膜２１の膜厚が厚くなると、ＬＤＭＯＳ２９のしきい値は高くなる。一方、ゲート絶縁膜２１の膜厚が同じであっても、反転層形成領域２８の不純物濃度がばらつくと、ＬＤＭＯＳ２９のしきい値はばらつく。具体的には、反転層形成領域２８の不純物濃度が高くなると、しきい値も高くなる。そして、反転層形成領域２８を含むチャネルインプラ領域１２は、図４（ａ）に示すように、ゲート絶縁膜２１を介して不純物を注入することにより形成されているため、反転層形成領域２８の不純物濃度はゲート絶縁膜２１の膜厚に依存する。
【００２８】
そこで、本実施形態においては、ゲート絶縁膜の膜厚及び反転層形成領域の不純物濃度が共にＬＤＭＯＳのしきい値の影響を及ぼし、また、ゲート絶縁膜の膜厚が反転層形成領域の不純物濃度に影響を及ぼすことを積極的に利用して、ゲート絶縁膜の膜厚が変動しても、ＬＤＭＯＳのしきい値の変動を抑制できるように工夫した。
【００２９】
すなわち、図４（ａ）に示す工程において、アクセプタとなる不純物をゲート絶縁膜２１を介してｐ形ウェル１１の上層部分に注入する際に、図２に示すように、イオン注入の加速電圧を調節して、上下方向（素子深さ方向）の不純物濃度プロファイルのピークが、ゲート絶縁膜２１中に位置するようにする。これにより、不純物をイオン注入する際の加速電圧が一定であれば、ピークの位置は、ゲート絶縁膜２１の上面から一定の距離ｄだけ離隔しているため、半導体基板１０とゲート絶縁膜２１との界面を基準として、ゲート絶縁膜２１が厚い場合の不純物濃度プロファイルのピークＰ１の位置は、ゲート絶縁膜２１が薄い場合の不純物濃度プロファイルのピークＰ２の位置よりも上方となる。この場合、反転層形成領域２８から見て、ピークＰ１はピークＰ２よりも遠くに位置するため、反転層形成領域２８における不純物濃度は、ゲート絶縁膜２１が厚い場合の方が、ゲート絶縁膜２１が薄い場合よりも低くなる。この結果、図７のＡ−Ａ’線に示すように、ゲート絶縁膜２１が厚くなることによりしきい値が高くなる効果と、ゲート絶縁膜２１が厚くなることにより反転層形成領域の不純物濃度が減少し、不純物濃度が減少することによりしきい値が低くなる効果とが相殺されて、ＬＤＭＯＳ２９のしきい値の変動量（ΔＶｔｈ）が小さく抑えられる。
【００３０】
以下、この効果を、比較例と比較して説明する。
図８は、横軸に素子深さ方向における位置をとり、縦軸に不純物濃度をとって、比較例におけるチャネル領域の不純物濃度プロファイルを例示するグラフ図である。
【００３１】
図８に示すように、本比較例においては、チャネルインプラ領域１２及びその直上域に配置されたゲート絶縁膜２１における上下方向の不純物濃度プロファイルのピークがチャネルインプラ領域１２内に位置している。この場合にも、ピークの位置はゲート絶縁膜２１の上面からほぼ一定の距離ｄだけ離隔しているため、半導体基板１０とゲート絶縁膜２１との界面を基準として、ゲート絶縁膜２１が厚い場合の不純物濃度プロファイルのピークＰ１の位置は、ゲート絶縁膜２１が薄い場合の不純物濃度プロファイルのピークＰ２の位置よりも上方となる。但し、ピークＰ１及びＰ２は半導体基板１０側に位置しているため、ピークＰ１の方が反転層形成領域２８に近くなる。このため、反転層形成領域２８における不純物濃度は、ゲート絶縁膜２１が厚い場合の方が、ゲート絶縁膜２１が薄い場合よりも高くなる。この結果、図７のＢ−Ｂ’線に示すように、ゲート絶縁膜２１が厚くなることによりしきい値が高くなる効果と、ゲート絶縁膜２１が厚くなることにより反転層形成領域２８の不純物濃度が増加し、これによりしきい値が高くなる効果とが重畳されて、しきい値の変動量（ΔＶｔｈ）が大きくなってしまう。
【００３２】
これに対して、本実施形態においては、不純物濃度プロファイルのピークがゲート絶縁膜内に位置しているため、ゲート絶縁膜が厚いほど、反転層形成領域とピークとの距離が大きくなり、反転層形成領域における不純物濃度が低くなる。上述の如く、ゲート絶縁膜の膜厚の増加と反転層形成領域の不純物濃度の減少は、しきい値に対しては逆方向に作用するため、本実施形態によれば、ゲート絶縁膜の膜厚が変動しても、ＬＤＭＯＳのしきい値の変動を抑えることができる。
【００３３】
また、本実施形態に係る半導体装置１においては、ドレイン領域１６から見てソース領域１５側に、ドレイン領域１６に接するように、実効的な不純物濃度がドレイン領域１６よりも低いドリフト領域１８が設けられている。これにより、ソース領域１５とドレイン領域１６との間に逆バイアス電圧が印加された場合に、ドリフト領域１８が空乏化されて電界が緩和される。この結果、ＬＤＭＯＳ２９の耐圧を高めることができる。また、ドリフト領域１８の実効的な不純物濃度及び横方向の長さを調整することにより、ＬＤＭＯＳ２９に要求される所望の耐圧を実現することができる。なお、ＬＤＭＯＳ２９に要求される耐圧によっては、ドリフト領域１８の実効的な不純物濃度及び横方向の長さは、半導体装置１にＬＤＭＯＳ２９と共に混載するＣＭＯＳのＬＤＤ領域の実効的な不純物濃度及び横方向の長さと同一であってもよい。更に、ドリフト領域１８の不純物濃度を低く設定することにより、ＬＤＭＯＳ２９のホットキャリア耐量を向上させることができる。
【００３４】
次に、第２の実施形態について説明する。
図９は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
図９に示すように、本実施形態においては、ゲート絶縁膜２１を形成し、ゲート電極２２を形成した後、ウェットエッチング等によってゲート絶縁膜２１を一様に減厚する。これにより、ゲート電極２２の直下域以外の領域では、ゲート絶縁膜２１はより薄い残膜２１ａとなる。次に、レジストパターン３１を形成する。そして、レジストパターン３１及びゲート電極２２をマスクとし、チャネルインプラ領域１２を形成するための不純物をイオン注入する。この不純物は、残膜２１ａを介してｐ形ウェル１１内に注入される。
【００３５】
この場合、成膜当初のゲート絶縁膜２１の膜厚をａとし、ウェットエッチングによって除去された減厚量をｂとし、残膜２１ａの膜厚をｃとすると、等式ｃ＝ａ−ｂが成立する。そして、ウェットエッチングによる減厚量ｂはほぼ一定に制御できるため、成膜当初のゲート絶縁膜２１の膜厚ａと残膜２１ａの膜厚ｃとの間には正の相関関係がある。すなわち、膜厚ａが厚くなれば、膜厚ｃも厚くなる。このため、前述の第１の実施形態と同様な作用により、ゲート絶縁膜２１の膜厚が変動しても、ＬＤＭＯＳ２９のしきい値の変動を抑制することができる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
【００３６】
次に、第３の実施形態について説明する。
図１０は、本実施形態に係る半導体装置を例示する断面図である。
図１０に示すように、本実施形態に係る半導体装置３においては、半導体基板１０の上層部分にｎ形のディープｎウェル（ＤＮＷ）４１が形成されており、ＤＮＷ４１上に、ｎ形ウェル４２及び上述のｐ形ウェル１１が相互に接触して形成されている。また、ｎ形ウェル４２とｐ形ウェル１１との境界領域の上部には、例えばシリコン酸化物からなるＳＴＩ（shallow trench isolation）４３が形成されている。そして、ｐ形ウェル１１には、上述のＬＤＭＯＳ２９が形成されている。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
【００３７】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００３８】
例えば、前述の各実施形態においては、半導体基板がシリコンからなる例を示したが、本発明はこれに限定されず、他の半導体材料を用いてもよい。また、単元素の半導体材料には限定されず、化合物半導体を用いてもよい。また、前述の各実施形態においては、チャネル領域の導電形がｐ形でソース領域及びドレイン領域の導電形がｎ形である例を示したが、これらの導電形は逆でもよい。更に、前述の各実施形態においては、ＬＤＭＯＳが形成されている例を示したが、本発明はこれに限定されず、ドリフト領域を持たない通常のＭＯＳＦＥＴが形成されていてもよい。
【００３９】
以上説明した実施形態によれば、プロセスばらつきの影響が小さい半導体装置及びその製造方法を実現することができる。
【符号の説明】
【００４０】
１、３：半導体装置、１０：半導体基板、１１：ｐ形ウェル、１２：チャネルインプラ領域、１３：ｐ形領域、１４：チャネル領域、１５：ソース領域、１６：ドレイン領域、１７：ＬＤＤ領域、１８：ドリフト領域、１９：バックゲート領域、２１：ゲート絶縁膜、２１ａ：残膜、２２：ゲート電極、２３：側壁、２５：ソース電極、２６：ドレイン電極、２８：反転層形成領域、２９：ＬＤＭＯＳ、３１、３２、３３、３４、３５：レジストパターン、４１：ディープｎウェル、４２：ｎ形ウェル、４３：ＳＴＩ、ａ、ｂ、ｃ：膜厚、ｄ：距離、Ｐ１、Ｐ２：ピーク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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