(57)【要約】【課題】  ２層構造のビットライン配線において、製造工程を減少することができる半導体記憶装置及びその製造方法を提供する。【解決手段】  実施形態に係る半導体記憶装置は、半導体基板を持つ。前記半導体基板上に第１及び第２のコンタクトプラグが設けられる。前記第１のコンタクトプラグに接する第１のビットラインが設けられ、前記第２のコンタクトプラグ上には第２のビットラインが設けられる。前記第１のコンタクトプラグは、前記第１のビットラインの上面と接し、かつ前記第２のビットラインと電気的に絶縁しており、前記第２のビットラインの底面の高さは、前記第１のビットラインの上面よりも高い。【選択図】  図２
2012216643.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた第１及び第２のコンタクトプラグと、
前記第１のコンタクトプラグに接する第１のビットライン及び前記第２のコンタクトプラグ上に設けられた第２のビットラインと、
を備えた半導体記憶装置であって、
前記第１のコンタクトプラグは、前記第１のビットラインの上面と接し、かつ前記第２のビットラインと電気的に絶縁しており、前記第２のビットラインの底面の高さは、前記第１のビットラインの上面よりも高いことを特徴とする半導体記憶装置。
【請求項２】
前記第１のコンタクトプラグは、さらに前記第１のビットラインの側面と接していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１及び第２のコンタクトプラグが、それぞれ第２の方向に周期的に配置され、前記第１のコンタクトプラグと前記第２のコンタクトプラグとは、第１の方向にずれており、前記第１のコンタクトプラグ及び前記第２のコンタクトプラグは千鳥状に配置されていることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記第１のビットラインの断面形状は、実質的直角形状であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を加工し、第１の配線溝を形成する工程と、
前記第１の配線溝に第１のビットラインを形成する工程と、
前記第２の絶縁膜及び前記第１のビットライン上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜、前記第２の絶縁膜及び前記第１の絶縁膜を加工し、第１及び第２のコンタクトホールを形成する工程であって、前記第１のコンタクトホールにおいて前記第１のビットラインの上面を露出させる工程と、
前記第１のコンタクトホールに第１のコンタクトプラグ及び前記第２のコンタクトホールに第２のコンタクトプラグを埋め込む工程と、
前記第３の絶縁膜、前記第１及び第２コンタクトプラグ上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜を加工し、前記第２のコンタクトプラグ上に第２の配線溝を形成する工程と、
前記第２の配線溝に第２のビットラインを形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項６】
前記第１及び第２のコンタクトホールが、それぞれ第２の方向に周期的に形成され、前記第１のコンタクトホールと前記第２のコンタクトホールとは、第１の方向にずれており、前記第１のコンタクトホール及び前記第２のコンタクトホールは千鳥状に形成されていることを特徴とする請求項５に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型不揮発性半導体記憶装置におけるメモリセルの微細化が進行している。メモリセルの微細化に伴い、ビットライン等の回路配線も微細化され、配線同士が接近している。そのため、隣り合う配線との結合容量の増大や配線間の耐圧の低下という問題が生じている。この問題に対して、隣接するビットラインをそれぞれ上層と下層の２層に設け、ビットライン間の距離を大きくする手法により、上記問題を緩和させることができる。しかし、２層構造のビットライン配線では、上層と下層のビットラインに接続するコンタクトプラグを形成するため、コンタクトホールを別個に加工する必要があり、製造工程が増大するという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１４６８１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、２層構造のビットライン配線において、製造工程を減少することができる半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、半導体基板を持つ。前記半導体基板上に第１及び第２のコンタクトプラグが設けられる。前記第１のコンタクトプラグに接する第１のビットラインが設けられ、前記第２のコンタクトプラグ上には第２のビットラインが設けられる。前記第１のコンタクトプラグは、前記第１のビットラインの上面と接し、かつ前記第２のビットラインと電気的に絶縁しており、前記第２のビットラインの底面の高さは、前記第１のビットラインの上面よりも高い。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係る半導体記憶装置におけるビットライン配線を示す平面図。
【図２】本実施形態に係る半導体記憶装置を示す断面図であり、（ａ）は図１においてＡ−Ａ’に沿った断面図を示し、（ｂ）は図１においてＢ−Ｂ’に沿った断面図を示す。
【図３】本実施形態に係る半導体記憶装置の製造方法を示す断面図であり、（ａ）は図１においてＡ−Ａ’に沿った断面図を示し、（ｂ）は図１においてＢ−Ｂ’に沿った断面図を示す。
【図４】本実施形態に係る半導体記憶装置の製造方法を示す断面図であり、（ａ）は図１においてＡ−Ａ’に沿った断面図を示し、（ｂ）は図１においてＢ−Ｂ’に沿った断面図を示す。
【図５】本実施形態に係る半導体記憶装置の製造方法を示す断面図であり、（ａ）は図１においてＡ−Ａ’に沿った断面図を示し、（ｂ）は図１においてＢ−Ｂ’に沿った断面図を示す。
【図６】本実施形態に係る半導体記憶装置の製造方法を示す断面図であり、（ａ）は図１においてＡ−Ａ’に沿った断面図を示し、（ｂ）は図１においてＢ−Ｂ’に沿った断面図を示す。
【図７】本実施形態に係る半導体記憶装置の製造方法を示す断面図であり、（ａ）は図１においてＡ−Ａ’に沿った断面図を示し、（ｂ）は図１においてＢ−Ｂ’に沿った断面図を示す。
【図８】本実施形態に係る半導体記憶装置の製造方法を示す断面図であり、（ａ）は図１においてＡ−Ａ’に沿った断面図を示し、（ｂ）は図１においてＢ−Ｂ’に沿った断面図を示す。
【図９】本実施形態に係る半導体記憶装置の製造方法を示す断面図であり、（ａ）は図１においてＡ−Ａ’に沿った断面図を示し、（ｂ）は図１においてＢ−Ｂ’に沿った断面図を示す。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００８】
図１は本実施形態に係る半導体記憶装置におけるビットライン配線の平面図を示す。図２は、本実施形態に係る半導体記憶装置を示す断面図であり、図２（ａ）は図１においてＡ−Ａ’に沿った断面図を示し、図２（ｂ）は図１においてＢ−Ｂ’に沿った断面図を示す。
【０００９】
図１及び図２のように、ソース側のセレクトゲートＳＧＳ及びドレイン側のセレクトゲートＳＧＤが設けられ、セレクトゲートＳＧＳとセレクトゲートＳＧＤとの間にはメモリセルが設けられる。半導体基板１に、後述する第１のコンタクトプラグ７を介して接続された第１のビットラインＢＬ１、及び後述する第２のコンタクトプラグ９を介して接続された第２のビットラインＢＬ２は、第２の方向と略垂直である第１の方向に延伸している。第１の方向とは、第２のビットラインＢＬ２が延伸する方向をいう。また、第２の方向とは、図１における平面図内において、第１の方向に略垂直な方向をいう。
【００１０】
図１の平面図におけるＡ−Ａ’に沿った場所において、例えば第１のビットラインＢＬ１及び第２のビットラインＢＬ２は、第２の方向に交互に設けられている。図１の平面図に置けるＡ−Ａ’に沿い、第１のビットラインＢＬ１と第１のコンタクトホールＣＨ１とが交わる場所において、第１のビットラインＢＬ１は、第１のコンタクトホールＣＨ１上面における径の略半分ほど第２の方向にずれている。
【００１１】
第１のコンタクトホールＣＨ１及び第２のコンタクトホールＣＨ２は、半導体基板１の表面に設けられるソース層（図示なし）又はドレイン層（図示なし）に接続するものであり、図１は、例えばドレイン層に接続する第１のコンタクトホールＣＨ１及び第２のコンタクトホールＣＨ２を示している。
【００１２】
図１の平面図におけるＢ−Ｂ’に沿った場所では、例えば第１のビットラインＢＬ１及び第２のビットラインＢＬ２は、第２の方向に交互に設けられるものである。
【００１３】
第１のビットラインＢＬ１と第２のビットラインＢＬ２とは電気的に絶縁されており、図２のように、第２のビットラインＢＬ２の底面の高さは、第１のビットラインＢＬ１の上面よりも高い。すなわち、第１のビットラインＢＬ１が下層配線であり、第２のビットラインＢＬ２が上層配線である２層配線構造が設けられている。
【００１４】
図２のように、半導体基板１上に、第１の層間絶縁膜２が設けられている。第１の層間絶縁膜２は、例えばＴＥＯＳ膜、ＢＰＳＧ膜、又はシリコン酸化膜が用いられる。
【００１５】
第１の層間絶縁膜２上には、第１のストッパ膜３が設けられる。第１のストッパ膜３は、後述する第１のビットラインＢＬ１を形成するための第１の配線溝１２を形成する際に、エッチングを停止させるために用いられるものである。第１のストッパ膜３は、第１の層間絶縁膜２とＲＩＥエッチングの選択比が異なる材料が用いられ、例えばシリコン窒化膜が用いられる。
【００１６】
第１のストッパ膜３上には、第２の層間絶縁膜４が設けられる。第２の層間絶縁膜４には、第１の層間絶縁膜２と同様に、例えばＴＥＯＳ膜、ＢＰＳＧ膜、又はシリコン酸化膜が用いられる。
【００１７】
第１のストッパ膜３及び第２の層間絶縁膜４中であって、第１の層間絶縁膜２上には、第１の方向に延伸する第１のビットラインＢＬ１が設けられる。第１のビットラインＢＬ１は、図１の平面図に置けるＡ−Ａ’に沿った場所であって、第１のビットラインＢＬ１と第１のコンタクトプラグ７とが交わる場所においては、第１のビットラインＢＬ１は、図１のＢ−Ｂ’に沿った場所に比べて、第１のコンタクトホールＣＨ１上面における径の略半分ほど第２の方向にずれている。
【００１８】
なお、このずれ幅は、第１のコンタクトホールＣＨ１上面における径のサイズより大きくずれなければよく、第１のコンタクトホールＣＨ１上面における径の略半分に限らない。第１のビットラインＢＬ１は、第２の方向に周期的に設けられる。第１のコンタクトホールＣＨ１上面における径とは、上面の形状が例えば円形状である場合には直径を意味し、楕円形状である場合には、中心を通り、かつ第２の方向上の両端点を結ぶ線分の長さを意味する。
【００１９】
第１のビットラインＢＬ１がテーパー形状である場合には、第１のコンタクトホールＣＨ１を形成する際に、第１のビットラインＢＬ１がマスクとなり、第１のビットラインＢＬ１の側面に接する第１のストッパ膜３及び第２の層間絶縁膜４がエッチングされない場合がある。したがって、第１のビットラインＢＬ１の断面形状は、第１のストッパ膜３及び第２の層間絶縁膜４と接する部分が、テーパー形状でなく、傾斜が少ない実質的直角形状の方が望ましく、完全に直角形状の方がより望ましい。実質的直角形状は、第１の層間絶縁膜２と第１のビットラインＢＬ１との界面と第１のビットラインＢＬ１の側面とのなす鋭角であるテーパー角が８５度以上であることを意味する。
【００２０】
第１のビットラインＢＬ１は、例えば第１の方向に延伸する配線層５ａの底面及び側面をバリアメタル膜５ｂで覆ったものである。この配線層５ａには、例えばCu層が用いられ、バリアメタル膜５ｂには、例えば、Ti、TiN等を用いた単層膜やTi及びTiNを用いた積層膜等の導電膜が用いられる。
【００２１】
第１のビットラインＢＬ１及び第２の層間絶縁膜４上には、第２のストッパ膜６が設けられる。第２のストッパ膜６は、後述する第２のビットラインＢＬ２を形成するための第２の配線溝１５を形成する際に、エッチングを停止させるために用いられるものである。第２のストッパ膜６には、第１のストッパ膜３と同様に、第２の層間絶縁膜４とＲＩＥエッチングの選択比が異なる材料が用いられ、例えばシリコン窒化膜が用いられる。
【００２２】
図２（ａ）のように、半導体基板１上には、第１の層間絶縁膜２、第１のストッパ膜３、第２の層間絶縁膜４、第２のストッパ膜６を貫通する第１のコンタクトプラグ７が設けられる。第１のコンタクトプラグ７は、図２（ａ）のように、第１のビットラインＢＬ１の上面の一部と接続されている。さらに、第１のビットラインＢＬ１の側面と接続されていてもよい。この場合、従来用いられていたビットラインの底面とコンタクトプラグの上面が接続されている場合と比べて、第１のコンタクトプラグ７と第１のビットラインＢＬ１との接触面積が大きくなるため、電気的信頼性を良好に保つことができる。
【００２３】
第１のコンタクトプラグ７には、例えばコンタクトプラグ層７ａとして用いられるタングステン膜及びタングステン膜を覆うバリアメタル膜７ｂが用いられる。バリアメタル膜７ｂは、例えばTi、TiN等を用いた単層膜やTi及びTiNを用いた積層膜等の導電膜が用いられる。
【００２４】
第１のコンタクトプラグ７及び第２のストッパ膜６上には、第３の層間絶縁膜８が設けられる。第３の層間絶縁膜８は、第１の層間絶縁膜２及び第２の層間絶縁膜４と同様に、例えばＴＥＯＳ膜、ＢＰＳＧ膜、又はシリコン酸化膜が用いられる。
【００２５】
第３の層間絶縁膜８中であって、第２のストッパ膜６上には、第１の方向に延伸する第２のビットラインＢＬ２が設けられる。第２のビットラインＢＬ２は、例えば第１の方向に延伸する配線層１０ａの底面及び側面をバリアメタル膜１０ｂで覆ったものである。この配線層１０ａには、例えばCu膜が用いられ、バリアメタル膜１０ｂには、例えば、Ti、TiN等を用いた単層膜やTi及びTiNを用いた積層膜等の導電膜が用いられる。第２のビットラインＢＬ２の幅は、第１のビットラインＢＬ１の幅と略同じである。
【００２６】
図２（ｂ）のように、半導体基板１上には、第１の層間絶縁膜２、第１のストッパ膜３、第２の層間絶縁膜４、及び第２のストッパ膜６を貫通する第２のコンタクトプラグ９が設けられる。第２のコンタクトプラグ９は、図２（ｂ）のように、第２のビットラインＢＬ２の底面と接続されている。
【００２７】
第２のコンタクトプラグ９には、例えばコンタクトプラグ層９ａとして用いられるタングステン膜及びタングステン膜を覆うバリアメタル膜９ｂが用いられる。バリアメタル膜９ｂは、例えばTi、TiN等を用いた単層膜やTi及びTiNを用いた積層膜等の導電膜が用いられる。
【００２８】
図１に示すように、第１のコンタクトプラグ７及び第２のコンタクトプラグ９は、第２の方向に第１のビットラインＢＬ１又は第２のビットラインＢＬ２の幅の間隔でそれぞれ交互に周期的に配置されている。第１のコンタクトプラグ７及び第２のコンタクトプラグ９を合わせて、千鳥状の構造が形成されている。第１のコンタクトプラグ７及び第２のコンタクトプラグ９が第２の方向に一直線上に設けられる場合と比較して、第１のビットラインＢＬ１と第２のビットラインＢＬ２の距離を大きくすることができ、配線間のリーク電流及び寄生容量を低減することができる。
【００２９】
本実施形態において、第１のコンタクトプラグ７及び第２のコンタクトプラグ９の底面における径は略等しく、第２のコンタクトプラグ９の上面の径は、第１のコンタクトプラグ７の上面における径の略半分の大きさである。
【００３０】
本実施形態に係る半導体記憶装置によれば、第１のコンタクトプラグ７は、第１のビットラインＢＬ１の上面と接続されている。これにより、第１のコンタクトプラグ７と第１のビットラインＢＬ１の電気的信頼性を良好に保つことができる。
【００３１】
さらに、第１のコンタクトプラグ７が第１のビットラインＢＬ１の側面と接続されている場合には、第１のコンタクトプラグ７と第１のビットラインＢＬ１との接触面積が増加することにより、電気的信頼性を向上することができる。
【００３２】
本実施形態に係る半導体記憶装置の製造方法について以下図を用いて説明する。
【００３３】
図３乃至図９は、本実施形態に係る半導体記憶装置の製造方法を示すビットライン方向に垂直である断面図である。
【００３４】
図３（a）及び（ｂ）に示すように、半導体基板１上に、ＣＶＤ法により第１の層間絶縁膜２として例えばＴＥＯＳ膜を形成する。その後、第１の層間絶縁膜２上にＣＶＤ法により、第１のストッパ膜３として例えばシリコン窒化膜を形成する。その後、第１のストッパ膜３上に、ＣＶＤ法により第２の層間絶縁膜４として例えばＴＥＯＳ膜を形成する。次いで、第２の層間絶縁膜４上に塗布法によりフォトレジスト膜１１を形成する。
【００３５】
次に、図４（a）及び（ｂ）に示すように、フォトリソグラフィ法における露光工程及び現像工程等により、フォトレジスト膜１１を加工し、加工したフォトレジスト膜１１をマスクとして第２の層間絶縁膜４をＲＩＥによりエッチングする。
【００３６】
その後、第１のストッパ膜３をエッチングし、第１のビットラインＢＬ１を形成するための第１の配線溝１２を形成する。第１の配線溝１２は、第１のビットラインＢＬ１が第１の方向に延伸し、第２の方向に周期的に形成されるように加工する。さらに、第１の配線溝１２は、第１のビットラインＢＬ１と後述する第１のコンタクトホールＣＨ１とが交わる場所において、第１のコンタクトホールＣＨ１上面における径の略半分ほど第２の方向にずれるように形成する。なお、このずれ幅は、第１のコンタクトホールＣＨ１上面における径の略半分に限らない。
【００３７】
次に、図５（a）及び（ｂ）に示すように、フォトレジスト膜１１を除去した後に、第１の配線溝１２にバリアメタル膜５ｂとしてTi/TiNの積層膜を形成し、バリアメタル膜５ｂ上に配線層５ａとしてCu配線を形成する。その後、第２の層間絶縁膜４上の配線層５ａのCu配線材及びバリアメタル膜５ｂのTi/TiNの積層膜をＣＭＰにより研磨することにより、第１のビットラインＢＬ１を形成する。
【００３８】
次に、図６（a）及び（ｂ）に示すように、第１のビットラインＢＬ１及び第２の層間絶縁膜４上に第２のストッパ膜６として例えばシリコン窒化膜を形成する。第２のストッパ膜６上にフォトレジスト膜１３を形成する。その後、フォトリソグラフィ法における露光工程及び現像工程等により、フォトレジスト膜１３を加工する。
【００３９】
その後、第２の層間絶縁膜４、第１のストッパ膜３、第１の層間絶縁膜２を半導体基板１が露出するまで、ＲＩＥによりエッチングする。これにより、図１及び図６のように、第１のビットラインの上面を露出させ、第１のコンタクトホールＣＨ１及び第２のコンタクトホールＣＨ２を形成する。このとき、第１のコンタクトホールＣＨ１において、第１のビットラインＢＬ１の側面が露出することが望ましい。次いで、フォトレジスト膜１３を除去する。
【００４０】
図１に示すように、第１のコンタクトホールＣＨ１及び第２のコンタクトホールＣＨ２は、それぞれ第２の方向に周期的に配置されており、第１のコンタクトホールＣＨ１及び第２のコンタクトホールＣＨ２は、千鳥状の構造が形成されるように形成する。
【００４１】
次に、図７（a）及び（ｂ）に示すように、第１のコンタクトホールＣＨ１の内面上にバリアメタル膜７ｂ及び第１のコンタクトホールＣＨ２上にバリアメタル膜９ｂを形成する。バリアメタル膜７ｂ及びバリアメタル膜９ｂには、例えばTi/TiNの積層膜が用いられる。
【００４２】
その後、バリアメタル膜７ｂ上にコンタクトプラグ層７ａ及びバリアメタル膜９ｂ上にコンタクトプラグ層９ａを形成する。コンタクトプラグ層７ａ及びコンタクトプラグ層９ａは、例えばＣＶＤ法により形成されたタングステン膜である。
【００４３】
次いで、第２のストッパ膜６上のタングステン膜及びTi/TiNの積層膜をＣＭＰにより研磨することにより、第１のコンタクトプラグ７及び第２のコンタクトプラグ９をそれぞれ第１のコンタクトホールＣＨ１及び第２のコンタクトホールＣＨ２に一括形成する。
【００４４】
第１のビットラインＢＬ１がテーパー形状である場合には、第１のコンタクトホールＣＨ１を形成する際に、第１のビットラインＢＬ１がマスクとなり、第１のビットラインＢＬ１の側面に接する第１のストッパ膜３及び第２の層間絶縁膜４がエッチングされない場合がある。したがって、第１の配線溝１２の形状、すなわち第１のビットラインＢＬ１の形状は、テーパー形状でなく、直角形状の方が望ましい。
【００４５】
次に、図８（a）及び（ｂ）に示すように、第１のコンタクトプラグ７、第２のコンタクトプラグ９及び第２のストッパ膜６上にＣＶＤ法により第３の層間絶縁膜８として例えばＴＥＯＳ膜を形成する。
【００４６】
その後、第３の層間絶縁膜８上にフォトレジスト膜１４を形成する。次いで、フォトリソグラフィ法により、フォトレジスト膜１４を加工し、第２のコンタクトプラグ９の上面を露出するように、第１の方向に延伸する第２のビットラインＢＬ２を形成するための第２の配線溝１５を形成する。
【００４７】
次に、フォトレジスト膜１４を除去した後に、図９（a）及び（ｂ）に示すように、第２の配線溝１５にバリアメタル膜１０ｂとしてTi/TiNの積層膜を形成し、バリアメタル膜１０ｂ上に配線層１０ａとしてCu配線を形成する。その後、第３の層間絶縁膜８上のCu配線材及びTi/TiNの積層膜をＣＭＰにより研磨することにより、第２の配線溝１５に第２のビットラインＢＬ２を形成する。
【００４８】
以上により、第１のビットラインＢＬ１を下層とし、第２のビットラインＢＬ２を上層とした２層構造のビットライン配線が形成される。
【００４９】
以上のように、本発明の本実施形態によれば、第１のコンタクトプラグ７は、第１のビットラインＢＬ１の側面及び上面と接続されている。これにより、第１のコンタクトプラグ７と第１のビットラインＢＬ１の電気的信頼性を良好に保つことができる。
【００５０】
さらに、本実施形態によれば、２層構造のビットラインに接続する第１のコンタクトプラグ７及び第２のコンタクトプラグ９を形成するためのコンタクトホールを一括形成している。これにより、フォトリソグラフィ法による露光工程を減らすことができ、配線工程のコストを下げることができる。
【００５１】
なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００５２】
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５３】
１…半導体基板
２…第１の層間絶縁膜
３…第１のストッパ膜
４…第２の層間絶縁膜
５ａ…配線層
５ｂ…バリアメタル膜
６…第２のストッパ膜
７…第１のコンタクトプラグ
７ａ…コンタクトプラグ層
７ｂ…バリアメタル膜
８…第３の層間絶縁膜
９…第２のコンタクトプラグ
９ａ…コンタクトプラグ層
９ｂ…バリアメタル膜
１０ａ…配線層
１０ｂ…バリアメタル膜
１１、１３、１４…フォトレジスト膜
１２…第１の配線溝
１５…第２の配線溝
ＢＬ１…第１のビットライン
ＢＬ２…第２のビットライン
ＣＨ１…第１のコンタクトホール
ＣＨ２…第２のコンタクトホール
【図１】
2012216643.tif 000003
【図２】
2012216643.tif 000004
【図３】
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【図４】
2012216643.tif 000006
【図５】
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【図６】
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【図７】
2012216643.tif 000009
【図８】
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【図９】
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