(57)【要約】【課題】センスアンプからデータ線への信号伝送時の振幅の増大に起因する動作電流の増加を防止し得る半導体装置を提供する。【解決手段】本発明の半導体装置は、センスアンプ回路３０、データ線ＬＩＯ（Ｔ／Ｂ）、ＭＩＯ（Ｔ／Ｂ）、リードアンプ回路３１、スイッチ回路Ｑ１０、Ｑ１１、スイッチ回路Ｑ１４、Ｑ１５、スイッチ回路Ｑ１８、Ｑ１９、電荷転送トランジスタＱ２０、Ｑ２１、電位設定回路Ｑ１２、Ｑ１３、電位設定回路Ｑ１６、Ｑ１７を備えている。データ線ＬＩＯＴ、ＭＩＯＴは、リードアンプ回路３１の駆動電位である第１の電位より低い第２の電位に制御され、スイッチ回路Ｑ１４〜Ｑ１６のゲート電位は第１の電位に制御され、電荷転送トランジスタＱ２０、Ｑ２１のゲート電位（ＶＴＧ）は、その閾値電圧に第２の電位を加えた固定電位に制御され、センスアンプ回路３０からリードアンプ回路３１に伝送される情報の増幅動作が行われる。【選択図】図４
2012216271.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルに保持される情報を選択的に読み出してビット線に信号を伝送可能な半導体装置であって、
前記ビット線を経由して伝送される信号を増幅するセンスアンプ回路と、
前記センスアンプ回路により増幅された信号を伝送する第１のデータ線と、
前記第１のデータ線を経由して伝送される信号をさらに伝送する第２のデータ線と、
第１の電位で駆動され、前記第２のデータ線を経由して伝送される信号を増幅するリードアンプ回路と、
前記センスアンプ回路の出力ノードと前記第１のデータ線の一端との間の電気的な接続を制御する第１のスイッチ回路と、
前記第１のデータ線の他端と前記第２のデータ線の一端との間の電気的な接続を制御する第２のスイッチ回路と、
前記第２のデータ線の他端と第１のノードとの間の電気的な接続を制御する第３のスイッチ回路と、
ゲート端子に印加された制御電圧に応じて、前記第１のノードと前記リードアンプ回路の入力ノードとの間の電荷転送を制御する電荷転送トランジスタと、
前記第１のデータ線を、前記第１の電位より低い第２の電位に設定する第１の電位設定回路と、
前記第２のデータ線を、前記第２の電位に設定する第２の電位設定回路と、
前記電荷転送トランジスタの閾値電圧に前記第２の電位を加えた固定電位を有する前記制御電圧を生成する制御電圧生成回路と、
前記制御電圧生成回路から前記電荷転送トランジスタに前記制御電圧を供給する配線に形成された補償容量と、
を備え、
前記第２及び第３のスイッチ回路の各々は、ゲート端子、ソース端子とドレイン端子を備える第１のトランジスタで構成され、
前記第１のトランジスタのゲート端子には、前記第１の電位または前記第１のトランジスタの閾値電圧に前記第２の電位を加えた所定電圧を、ハイレベルの電位として含む信号が印加される、
ことを特徴とする半導体装置。
【請求項２】
前記情報の読み出しに関連して、前記リードアンプ回路の入力ノードの所定時間あたりの電位の遷移量は、前記第２のデータ線の所定時間当たりの電位の遷移量よりも大きい、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のスイッチ回路の前記第１のトランジスタのゲート端子に前記所定電圧が印加されるとき、前記第２のデータ線の電位振幅量は、前記第１のデータ線の電位振幅量よりも小さい、ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記情報の読み出しに関連して、前記リードアンプ回路の入力ノードの電位振幅量は、前記第２のデータ線の電位振幅量よりも大きい、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記センスアンプ回路は、相補対となる１対の前記ビット線の間の差電位を増幅する差動型の構成を有し、
前記第１のデータ線及び前記第２のデータ線の各々は、前記１対のビット線に対応する１対のデータ線により構成され、
前記リードアンプ回路は、前記１対のデータ線に対応する１対の前記入力ノードの間の差電位を増幅する差動型の構成を有する、
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１のスイッチ回路は、それぞれのゲート端子に第１の制御信号が印加される１対のトランジスタであり、
前記第２のスイッチ回路は、それぞれの前記第１のトランジスタのゲート端子に第２の制御信号が印加される１対のトランジスタであり、
前記第３のスイッチ回路は、それぞれの前記第１のトランジスタのゲート端子に第３の制御信号が印加される１対のトランジスタである、
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１のスイッチ回路の前記１対のトランジスタは、前記第１の制御信号を前記第１の電位以上の電位に制御することにより導通し、
前記第２のスイッチ回路の前記１対のトランジスタは、前記第２の制御信号を前記第１の電位または前記所定電圧に制御することにより導通し、
前記第３のスイッチ回路の前記１対のトランジスタは、前記第３の制御信号を前記第１の電位または前記所定電圧に制御することにより導通する、
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の電位設定回路及び前記第２の電位設定回路の各々は、前記第２の電位がそれぞれのソース端子に印加される１対のトランジスタを含み、前記１対のトランジスタのそれぞれのドレイン端子は、対応する前記１対のデータ線を構成するそれぞれの配線に接続される、ことを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１の電位設定回路は、ゲート端子に印加される第４の制御信号に応じて導通制御される１対のトランジスタを含み、
前記第２の電位設定回路は、ゲート端子に印加される第５の制御信号に応じて導通制御される１対のトランジスタを含む、
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第２の電位は、前記第１の電位とグランド電位の中間電位に設定される、ことを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記センスアンプ回路は、前記ビット線に接続する入力ノード及び前記第１のデータ線に接続する出力ノードを有し、１本の前記ビット線を介して伝送される信号電圧を増幅するシングルエンド型の構成を有し、
前記第１のデータ線及び前記第２のデータ線の各々は、前記１本のビット線に対応する１本のデータ線により構成され、
前記リードアンプ回路は、前記第２のデータ線の前記１本のデータ線を介して伝送される信号電圧を増幅するシングルエンド型の構成を有する、
ことを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記第１のスイッチ回路は、ゲート端子に第１の制御信号が印加される１個のトランジスタであり、
前記第２のスイッチ回路は、前記第１のトランジスタのゲート端子に第２の制御信号が印加される１個のトランジスタであり、
前記第３のスイッチ回路は、前記第１のトランジスタのゲート端子に第３の制御信号が印加される１個のトランジスタである、
ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１のスイッチ回路の前記１個のトランジスタは、前記第１の制御信号を前記第１の電位以上の電位に制御することにより導通し、
前記第２のスイッチ回路の前記１個のトランジスタは、前記第２の制御信号を前記第１の電位または前記所定電圧に制御することにより導通し、
前記第３のスイッチ回路の前記１個のトランジスタは、前記第３の制御信号を前記第１の電位または前記所定電圧に制御することにより導通する、
ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記電荷転送トランジスタと並列に接続された一又は複数の補助トランジスタを更に備え、
前記一又は複数の補助トランジスタのそれぞれのゲート端子には、前記電荷転送トランジスタのゲート端子に印加される前記制御電圧とは独立に制御可能な一又は複数の制御電圧が印加される、
ことを特徴とする請求項１に記載の半導体装置。
【請求項１５】
前記電荷転送トランジスタには、
ゲート端子に第１制御電圧が印加された第１の補助トランジスタと、
ゲート端子に第２制御電圧が印加された第２の補助トランジスタと、
がそれぞれ並列に接続される、
ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１制御電圧及び前記第２制御電圧の各々は、前記電荷転送トランジスタの閾値電圧に前記第２の電位を加えた固定電位、及び、前記第１及び第２の補助トランジスタの各々を非導通にする所定の電位、のいずれかに選択的に設定されることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第１制御電圧及び第２制御電圧のうち、一方を前記固定電位に設定し、他方を前記所定の電位に設定する第１の設定状態と、
前記第１制御電圧及び第２制御電圧の両方を前記固定電位に設定する第２の設定状態と、
前記第１制御電圧及び第２制御電圧の両方を前記所定の電位に設定する第３の設定状態と、
を切り替え可能に構成されることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記リードアンプ回路の増幅動作を活性化する活性化信号を制御する活性化信号制御回路を更に備え、
前記活性化信号制御回路は、前記活性化信号を非活性状態から活性状態に切り替えるタイミングを切り替え可能に構成される、
ことを特徴とする請求項１４に記載の半導体装置。
【請求項１９】
請求項１に記載の半導体装置と、
前記半導体装置とバスを介して接続され、前記半導体装置の動作を制御するコントローラと、
を備える、ことを特徴とする情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルから読み出されてビット線を伝送される信号をセンスアンプにより増幅し、センスアンプの出力信号をデータ線に転送する構成を備えた半導体装置に関する。
【背景技術】
【０００２】
従来から、ＤＲＡＭ等の半導体記憶装置において、メモリセルからビット線を介して読み出された信号をセンス・増幅するセンスアンプと、このセンスアンプの出力信号を階層化されたデータ線を経由して最終段のアンプに転送する読み出し回路を備えた構成が知られている（例えば、特許文献１参照）。上記従来の読み出し回路では、センスアンプの出力信号は、ローカルデータ線からメインデータ線を順次転送されて最終段のアンプに入力される。通常、ローカルデータ線とメインデータ線の間、あるいは各データ線と各アンプ内ノードとの間は、転送ゲートとしてのＮチャネル型のトランジスタを用いて接続するのが一般的である。この場合、Ｎチャネル型のトランジスタをＰチャネル型のトランジスタに置き換える構成や、Ｎチャネル型とＰチャネル型の両方のトランジスタを用いる構成を採用可能である。あるいは、寄生容量の増加に起因する読み出し速度の低下を防止するため、ローカルデータ線／メインデータ線の途中にサブアンプを設け、伝送信号を補助的に増幅させて速度低下の防止を図るようにした構成が知られている。
【０００３】
例えば、相補対となる１対のビット線に対応する１対のローカルデータ線及び１対のメインデータ線を経由して信号を順次転送する場合を例にとると、カラム選択信号に応じて選択されたセンスアンプの出力信号は、各データ線の差電位として転送されていく。このとき、１対のメインデータ線を予め所定電位にプリチャージしておき、１対のメインデータ線の一方の電荷を引く抜くことにより差電位を生じさせ、その差電位が転送ゲートを介して最終段のアンプまで伝送され、所望の振幅を有するデータを外部出力することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−５７０８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の読み出し回路には、外部電源電圧か、それを降圧した内部電源電圧が供給され、転送ゲートを構成するＮチャネル型のトランジスタをオンさせる際のゲート電位も上記各電源電圧に基づいて制御される。そのため、最終段のアンプで十分な振幅を確保するためには、寄生容量が大きいメインデータ線に伝送される差電位は十分に大きな振幅を持たせる必要が生じるため、その分だけプリチャージ動作等に必要な動作電流も増大することが問題となる。特に、半導体記憶装置の集積度の向上に伴って出力ビット数を増やす場合は、動作電流の増加による影響が顕著になる。
【０００６】
つまり、センスアンプから階層化されたデータ線を経由して信号を伝送させる場合、信号振幅の増大に起因する動作電流の増加が抑制されなければならない。
【０００７】
また、電荷転送トランジスタを使用してデータをセンシングするとき、電荷転送トランジスタのソース端子またはドレイン端子の電位の遷移によってゲート端子の電位が影響を受けるゲートカップリングに起因する電荷転送トランジスタの転送能力の低下が抑制されなければならない。
【０００８】
本発明は、少なくともこれら一つを解決することを開示する。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の半導体装置は、複数のメモリセルに保持される情報を選択的に読み出してビット線に信号を伝送可能な半導体装置であって、前記ビット線を経由して伝送される信号を増幅するセンスアンプ回路と、前記センスアンプ回路により増幅された信号を伝送する第１のデータ線と、前記第１のデータ線を経由して伝送される信号をさらに伝送する第２のデータ線と、第１の電位で駆動され、前記第２のデータ線を経由して伝送される信号を増幅するリードアンプ回路と、前記センスアンプ回路の出力ノードと前記第１のデータ線の一端との間の電気的な接続を制御する第１のスイッチ回路と、前記第１のデータ線の他端と前記第２のデータ線の一端との間の電気的な接続を制御する第２のスイッチ回路と、前記第２のデータ線の他端と第１のノードとの間の電気的な接続を制御する第３のスイッチ回路と、ゲート端子に印加された制御電圧に応じて前記第１のノードと前記リードアンプ回路の入力ノードとの間の電荷転送を制御する電荷転送トランジスタと、前記第１のデータ線を、前記第１の電位より低い第２の電位に設定する第１の電位設定回路と、前記第２のデータ線を、前記第２の電位に設定する第２の電位設定回路と、前記電荷転送トランジスタの閾値電圧に前記第２の電位を加えた固定電位を有する前記制御電圧を生成する制御電圧生成回路と、前記制御電圧生成回路から前記電荷転送トランジスタに前記制御電圧を供給する配線に形成された補償容量と、を備え、前記第２及び第３のスイッチ回路の各々は、ゲート端子、ソース端子とドレイン端子を備える第１のトランジスタで構成され、前記第１のトランジスタのゲート端子には、前記第１の電位または前記第１のトランジスタの閾値電圧に前記第２の電位を加えた所定電圧を、ハイレベルの電位として含む信号が印加される。
【００１０】
本発明の半導体装置によれば、例えば、メモリセルからビット線に読み出された信号は、センスアンプ回路で増幅された後、第１のスイッチ回路、第１のデータ線、第２のスイッチ回路、第２のデータ線、第３のスイッチ回路、電荷転送トランジスタを経由してリードアンプ回路に伝送され、その際に第１／第２のデータ線を第２の電位に設定するとともに、第２／第３のスイッチ回路のトランジスタのゲート電位に第２の電位を印加して導通させた状態で、電荷転送トランジスタのゲートに制御電圧を印加して第１のノードとリードアンプ回路の入力ノードとの間の電荷転送が行われる。このとき、制御電圧は電荷転送トランジスタの閾値電圧に第２の電位を加えた固定電位に制御される。電荷転送トランジスタを設けたことにより、リードアンプ回路の入力ノードの電位がハイレベルからローレベルに遷移する際のゲートカップリングに起因する動作マージンの低下を防止し、電荷転送トランジスタのオフ電流に起因するリードアンプ回路の入力ノードの電位低下によるリードアンプ回路の誤動作を防止することができる。
【００１１】
本発明は、相補対となる１対のビット線に対応して１対のデータ線を構成し、センスアンプ回路とリードアンプ回路を差動型に構成する場合に対して適用することができるとともに、１本のビット線に対応して１本のデータ線を順次伝送させるように構成し、センスアンプ回路とリードアンプ回路をそれぞれシングルエンド型に構成する場合に対しても適用することができる。
【００１２】
また、本発明は、上記半導体装置に加えて、上記半導体装置を含む情報処理システムに対しても有効に適用することができる。
【発明の効果】
【００１３】
本発明によれば、電荷転送トランジスタのゲートカップリングの影響を抑制して、良好な電化転送効率を保って十分な動作マージンを確保することができる。特に、メインデータ線が長くなって寄生容量が増加する場合や、同時に読み出し可能なビット数を増加させる場合に対し、本発明の適用による効果が大きくなる。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態のＤＲＡＭのうちカラム系回路の全体構成のブロック図である。
【図２】図１の全体構成のうち、複数のメモリセルアレイとその周辺回路群とを含むアレイ領域の配置を模式的に示す図である。
【図３】図２のアレイ領域の配置に重ねて、ローカルデータ線ペア及びメインデータ線ペアの配線群、本発明の特徴的な構成を有する複数の回路、及びＶＴＧ生成回路を示す図である。
【図４】第１実施形態のＤＲＡＭにおいて、読み出し回路を構成する部分の具体的な回路構成を示す図である。
【図５】図４の読み出し回路各部の動作波形を示す図であり、センスアンプからローレベルが読み出される場合の動作に対応する図である。
【図６】第２実施形態のＤＲＡＭにおいて、読み出し回路を構成する部分の具体的な回路構成を示す図である。
【図７】第２実施形態のセンスアンプ及びその周辺の回路構成の一例を示す図である。
【図８】図６の読み出し回路各部の動作波形を示す図であり、最初にセンスアンプからローレベルが読み出され、その後にセンスアンプからハイレベルが読み出される場合の動作に対応する図である。
【図９】第３実施形態のＤＲＡＭにおいて、読み出し回路を構成する部分の具体的な回路構成を示す図である。
【図１０】図９のラッチ信号制御回路の構成例を示す図である。
【図１１】図９の読み出し回路各部の動作波形を示す図であり、センスアンプからローレベルが読み出される場合の動作に対応する図である。
【図１２】第４実施形態のＤＲＡＭにおいて、読み出し回路を構成する部分の具体的な回路構成を示す図である。
【図１３】図１２のラッチ信号制御回路の構成例を示す図である。
【図１４】図１２の読み出し回路各部の動作波形を示す図であり、最初にセンスアンプからローレベルが読み出され、その後にセンスアンプからハイレベルが読み出される場合の動作に対応する図である。
【図１５】本実施形態において開示された構成を備える半導体装置と、この半導体装置の動作を制御するコントローラとを含む情報処理システムの構成例を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例の一つを示す。ただし、本願の請求対象は、この実施例に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。
【００１６】
本発明の実施例の一つは、センスアンプ回路（３０）と、第１のデータ線（ＬＩＯＴ、ＬＩＯＢ）と、第２のデータ線（ＭＩＯＴ、ＭＩＯＢ）と、リードアンプ回路（３１）と、これらの接続を制御する第１のスイッチ回路（Ｑ１０、Ｑ１１）、第２のスイッチ回路（Ｑ１４、Ｑ１５）、第３のスイッチ回路（Ｑ１８、Ｑ１９）と、電荷転送トランジスタ（Ｑ２０、Ｑ２１）と、各データ線を第２の電位（ＶＢＬＰ）に設定する第１の電位設定回路（Ｑ１２、Ｑ１３）及び第２の電位設定回路（Ｑ１６、Ｑ１７）と、を設けた半導体装置に適用されるものである（例えば、図４参照）。これらに加えて、電荷転送トランジスタのゲート端子に印加される制御電圧（ＶＴＧ）を生成する制御電圧生成回路と、電荷転送トランジスタのゲート端子に制御電圧を供給する配線に形成された補償容量（ＣＴＧ）とが設けられている。
【００１７】
以上の構成においては、第１のデータ線（ＬＩＯＴ、ＬＩＯＢ）及び第２のデータ線（ＭＩＯＴ、ＭＩＯＢ）の各電位を、リードアンプ回路（３１）を駆動する第１の電位より低い第２の電位（ＶＢＬＰ）に設定し、第２／第３のスイッチ回路の各々に含まれるトランジスタ（Ｑ１４、Ｑ１５、Ｑ１８、Ｑ１９）を導通させる際のゲート電位を第１の電位またはそれらの閾値電圧に前記第２の電位を加えた所定電圧に制御し、電荷転送トランジスタ（Ｑ２０、Ｑ２１）のゲート電位である制御電圧（ＶＴＧ）を、それらの閾値電圧に第２の電位を加えた固定電位に設定するものである。更に、第３のスイッチ回路（Ｑ１８、Ｑ１９）とリードアンプ回路（３１）の入力ノード（ＲＡＢ、ＲＡＴ）との間の電荷転送トランジスタ（Ｑ２０、Ｑ２１）のゲート電位である制御電圧（ＶＴＧ）が上述の固定電位に設定され、その配線に補償容量（ＣＴＧ）を設けたので、読み出し動作時に入力ノード（ＲＡＢ、ＲＡＴ）の電位変化によるゲートカップリングの影響を抑制し、十分な動作マージンを確保することができる。
【００１８】
以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下の実施形態においては、半導体装置の一例としてのＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用する場合を説明する。
【００１９】
［第１実施形態］
以下、本発明の第１実施形態について説明する。図１は、第１実施形態のＤＲＡＭのうち、主にカラム系回路の全体構成のブロック図を示している。図１のブロック図には、複数のメモリセルアレイ１０と、各々のメモリセルアレイ１０に付随する回路群として、センスアンプ列１１、ワードドライバ１２、所定数のカラム選択回路１３、スイッチ回路１４、アレイ制御回路１５が設けられている。また、カラム系回路の全体に付随する回路群として、カラムデコーダ１６、スイッチ回路１７、カラム制御回路１８、リードアンプ列１９が設けられている。複数のメモリセルアレイ１０はセンスアンプ列１１と一体となって、ＤＲＡＭのレイアウトにおいてビット線方向に並んで配置される。
【００２０】
各々のメモリセルアレイ１０には、複数のワード線ＷＬと、これに直交する複数のビット線ＢＬＴ、ＢＬＢが配置され、１個置きの交点に複数のメモリセルＭＣが形成されている。隣接する１対のビット線ＢＬＴ、ＢＬＢは２本１組の相補対をなし、センスアンプ列１１に含まれる各々のセンスアンプに接続されている。メモリセルアレイ１０において選択されたワード線ＷＬはワードドライバ１２により駆動され、対応するメモリセルＭＣから１対のビット線ＢＬＴ、ＢＬＢの電位差としての信号が読み出される。そして、１対のビット線ＢＬに接続されるセンスアンプは、読み出された信号を増幅して保持する。
【００２１】
カラム選択回路１３は、カラムデコーダ１６から供給されるカラム選択信号ＹＳに応じて、ビット線ＢＬＴ、ＢＬＢとローカルデータ線ＬＩＯＴ、ＬＩＯＢとの間の接続を制御する。カラムデコーダ１６は、複数のメモリセルアレイ１０の一端に配置され、所定数のカラム選択信号ＹＳの中からＹアドレスのデコード結果に対応する１本のカラム選択信号ＹＳを活性化する。図１の例では、各々のメモリセルアレイ１０に対応して、１対のローカルデータ線ＬＩＯＴ（０）、ＬＩＯＢ（０）と、１対のローカルデータ線ＬＩＯＴ（１）、ＬＩＯＢ（１）が並列して配置されている。よって、各々のカラム選択回路１３に、２対（４本）のビット線ＢＬＴ、ＢＬＢと２対（４本）のローカルデータ線ＬＩＯＴ、ＬＩＯＢが接続される構成になっている。
【００２２】
スイッチ回路１４は、アレイ制御回路１５から供給される制御信号Ｓ１に応じて、ローカルデータ線ＬＩＯＴ、ＬＩＯＢとメインデータ線ＭＩＯＴ、ＭＩＯＢとの間の電気的な接続を制御する。図１の例では、１対のローカルデータ線ＬＩＯＴ（０）、ＬＩＯＢ（０）に対応する１対のメインデータ線ＭＩＯＴ（０）、ＭＩＯＢ（０）と、１対のローカルデータ線ＬＩＯＴ（１）、ＬＩＯＢ（１）に対応する１対のメインデータ線ＭＩＯＴ（１）、ＭＩＯＢ（１）が並列して配置されている。よって、２対（４本）のローカルデータ線ＬＩＯＴ、ＬＩＯＢと２対（４本）のメインデータ線ＭＩＯＴ、ＭＩＯＢが接続される構成になっている。
【００２３】
なお、第１実施形態において、後述の構成及び動作の説明は、１対のローカルデータ線ＬＩＯＴ、ＬＩＯＢ及び１対のメインデータ線ＭＩＯＴ、ＭＩＯＢが存在することを前提とするが、それぞれ２対以上配置されている場合であっても、各々の１対について構成及び動作は同様である。
【００２４】
スイッチ回路１７は、カラム制御回路１８から供給される制御信号Ｓ２及び制御電圧ＶＴＧに応じて、メインデータ線ＭＩＯＴ、ＭＩＯＢとリードアンプ列１９との間の接続を制御する。リードアンプ列１９は、１対のメインデータ線ＭＩＯＴ（０）、ＭＩＯＢ（０）と、１対のメインデータ線ＭＩＯＴ（１）、ＭＩＯＢ（１）とをそれぞれ伝送される信号を増幅する２つのリードアンプを含んでいる。
【００２５】
次に図２は、図１の全体構成のうち、複数のメモリセルアレイ１０とその周辺回路群とを含むアレイ領域の配置を模式的に示している。図２のアレイ領域においては、図１の複数のメモリセルアレイ１０が配置されるとともに、それぞれのメモリセルアレイ１０の周囲には、図１の複数のセンスアンプ列１１と、図１の複数のワードドライバ１２がそれぞれ配置されている。図２の例では、全部で３２個のメモリセルアレイ１０がマトリクス状（４×８個）に配置されている。各々のメモリセルアレイ１０において、複数のワード線ＷＬ、複数のビット線ＢＬ（図１のビット線ＢＬＴ／ＢＬＢ）、複数のメモリセルＭＣのそれぞれの配置は、図１と同様である。
【００２６】
また、各々のメモリセルアレイ１０の周囲には、図１の複数のワードドライバ１２と、図１の複数のセンスアンプ列１１とが配置されている。また、それぞれのワードドライバ１２とそれぞれのセンスアンプ列１１とが交差する領域には複数のクロスエリア２１が配置されている。また、メモリセルアレイ１０の外周付近の領域には、カラムアドレスに対応するビット線ＢＬを選択するカラムデコーダ１６（図１）と、ロウアドレスに対応するワード線ＷＬを選択するロウデコーダ２０とが配置されている。
【００２７】
一方、図３は、図２のアレイ領域の配置に重ねて、ローカルデータ線ペアＬＩＯＰ（図１のローカルデータ線ＬＩＯＴ、ＬＩＯＢ）及びメインデータ線ペアＭＩＯＰ（図１のメインデータ線ＭＩＯＴ、ＭＩＯＢ）の配線群と、本発明の特徴的な構成を有する複数の回路２２と、それぞれの回路２２に供給される後述の制御電圧ＶＴＧを生成するＶＴＧ生成回路２３（本発明の電位生成回路）とを示している。また、回路２２とＶＴＧ生成回路２３との間に接続される配線Ｌ１と、この配線Ｌ１に形成される複数の補償容量ＣＴＧを示している。なお、図３の回路２２を含む読み出し回路の構成については後述する（図４参照）。
【００２８】
図３に示すように、ローカルデータ線ペアＬＩＯＰは、２ペア毎にセンスアンプ列１１、ワードドライバ１２、クロスエリア２１を跨って配置されている。また、メインデータ線ペアＭＩＯＰは、２ペア毎にワード線ＷＬの方向に並ぶ４つのメモリセルアレイ１０及び５つのワードドライバ１２を跨って配置されている。それぞれのメインデータ線ペアＭＩＯＰは、ワード線ＷＬの方向に存在する４個のワードドライバ１２の中の１個において、所定のローカルデータ線ペアＬＩＯＰと接続されている。また、１組のメインデータ線ペアＭＩＯＰのそれぞれの一端が１個の回路２２に接続されている。よって、１６組のメインデータ線ペアＭＩＯＰに対応する１６個の回路２２がビット線ＢＬの方向に並んで配置されている。１６個の回路２２のそれぞれには、ＶＴＧ生成回路２３から延びる配線Ｌ１が接続されている。配線Ｌ１の所定位置に形成される複数の補償容量ＣＴＧは、回路２２における後述のゲートカップリングを抑制する役割がある。また、配線Ｌ１には、図示しない寄生抵抗が存在する。ＶＴＧ生成回路２３により生成される制御電圧ＶＴＧは所定の固定電位に制御されるが、詳しくは後述する。
【００２９】
次に図４は、第１実施形態のＤＲＡＭにおいて、読み出し回路を構成する部分の具体的な回路構成を示している。図４の回路構成は、図１に示すブロック図のうち、センスアンプ列１１の１つのセンスアンプ３０と、このセンスアンプ３０から順次接続される１対のローカルデータ線ＬＩＯＴ、ＬＩＯＢ（本発明の第１のデータ線）及び１対のメインデータ線ＭＩＯＴ、ＭＩＯＢ（本発明の第２のデータ線）と、その範囲内のカラム選択回路１３、スイッチ回路１４、１７のそれぞれの対応する回路部分と、リードアンプ列１９の１つのリードアンプ３１とを含み、全部で１２個のトランジスタＱ１０〜Ｑ２１が設けられている。なお、図４の読み出し回路のうち、トランジスタＱ１６〜Ｑ２１及びリードアンプ３１の回路部分は、図３の回路２２に対応する。
【００３０】
図４においては、センスアンプ３０に接続される１対のビット線ＢＬＴ、ＢＬＢと、ワード線ＷＬ及びビット線ＢＬＴの交点に配置されるメモリセルＭＣを併せて図示している。なお、センスアンプ３０の回路形式は、入力ノード（ビット線ＢＬＴ、ＢＬＢ）と出力ノードＳＡＴ、ＳＡＢとがそれぞれ共通に接続され、２つのインバータの入力と出力が互いにクロスカップルされた周知の回路形式（それぞれの前記入力ノードと出力ノードが共通の回路形式）であっても、それぞれの前記入力ノードと出力ノードが異なる回路形式であってもよい。
【００３１】
Ｎチャネル型の１対のトランジスタＱ１０、Ｑ１１（本発明の第１のスイッチ回路）は図１のカラム選択回路１３に含まれる。一方のトランジスタＱ１０は、センスアンプ３０の一方のノードＳＡＢと一方のローカルデータ線ＬＩＯＢとの間に、それぞれ対応するソース（一端）とドレイン（他端）が接続されている。他方のトランジスタＱ１１は、センスアンプ３０の他方の出力ノードＳＡＴと他方のローカルデータ線ＬＩＯＴとの間に、それぞれ対応するソース（一端）とドレイン（他端）が接続されている。トランジスタＱ１０、Ｑ１１のそれぞれのゲートには、カラム選択信号ＹＳが印加されている。センスアンプ３０の１対の出力ノードＳＡＴ、ＳＡＢと１対のローカルデータ線ＬＩＯＴ、ＬＩＯＢとは、カラム選択信号ＹＳが内部電源電圧ＶＰＥＲＩ（本発明の第１の電位）又はそれ以上の電圧であるハイレベルのときに接続され、カラム選択信号ＹＳがローレベルのときに切り離される。なお、「ゲート端子」を単に「ゲート」、「ソース端子」を単に「ソース」、「ドレイン端子」を単に「ドレイン」と呼ぶことがある。
【００３２】
Ｎチャネル型の１対のトランジスタＱ１２、Ｑ１３（本発明の第１の電位設定回路）は、１対のローカルデータ線ＬＩＯＴ、ＬＩＯＢの間に直列に接続されている。これらのトランジスタＱ１２、Ｑ１３には、それぞれのゲートに制御信号ＰＣＬが印加され、それぞれのソースにプリチャージ電位ＶＢＬＰ（本発明の第２の電位）が印加されている。制御信号ＰＣＬがハイレベルのとき、１対のローカルデータ線ＬＩＯＴ、ＬＩＯＢがトランジスタＱ１２、Ｑ１３を介してプリチャージ電位ＶＢＬＰにプリチャージされる。
【００３３】
Ｎチャネル型の１対のトランジスタＱ１４、Ｑ１５（本発明の第２のスイッチ回路であり、第１のトランジスタ）は図１のスイッチ回路１４に含まれる。一方のトランジスタＱ１４は、一方のローカルデータ線ＬＩＯＢと一方のメインデータ線ＭＩＯＢの間に、それぞれ対応するソース（一端）とドレイン（他端）が接続されている。他方のトランジスタＱ１５は、他方のローカルデータ線ＬＩＯＴと他方のメインデータ線ＭＩＯＴとの間に、それぞれ対応するソース（一端）とドレイン（他端）が接続されている。トランジスタＱ１４、Ｑ１５のそれぞれのゲートには、制御信号Ｓ１が印加されている。１対のローカルデータ線ＬＩＯＴ、ＬＩＯＢと１対のメインデータ線ＭＩＯＴ、ＭＩＯＢとは、制御信号Ｓ１がハイレベルのときに接続され、制御信号Ｓ１がローレベルのときに切り離される。
【００３４】
Ｎチャネル型の１対のトランジスタＱ１６、Ｑ１７（本発明の第２の電位設定回路）は、１対のメインデータ線ＭＩＯＴ、ＭＩＯＢの間に直列に接続されている。これらのトランジスタＱ１６、Ｑ１７には、それぞれのゲートに制御信号ＰＣＭが印加され、それぞれのソースにプリチャージ電位ＶＢＬＰが印加されている。制御信号ＰＣＭがハイレベルのとき、１対のメインデータ線ＭＩＯＴ、ＭＩＯＢがトランジスタＱ１６、Ｑ１７を介してプリチャージ電位ＶＢＬＰにプリチャージされる。
【００３５】
Ｎチャネル型の１対のトランジスタＱ１８、Ｑ１９（本発明の第３のスイッチ回路であり、第１のトランジスタ）は図１のスイッチ回路１７に含まれる。一方のトランジスタＱ１８は、一方のメインデータ線ＭＩＯＢとトランジスタＱ２０との間に、それぞれ対応するトランジスタＱ１８のソース（一端）とドレイン（他端）が接続されている。他方のトランジスタＱ１９は、他方のメインデータ線ＭＩＯＴとトランジスタＱ２１とのとの間に、それぞれ対応するトランジスタＱ１９のソース（一端）とドレイン（他端）が接続されている。トランジスタＱ１８、Ｑ１９のそれぞれのゲートには、制御信号Ｓ２が印加されている。
【００３６】
Ｎチャネル型の１対のトランジスタＱ２０、Ｑ２１（本発明の電荷転送トランジスタ）は図１のスイッチ回路１７に含まれる。一方のトランジスタＱ２０は、トランジスタＱ１８とリードアンプ３１の一方のノードＲＡＢとの間に、それぞれ対応するソース（一端）とドレイン（他端）が接続されている。他方のトランジスタＱ２１は、トランジスタＱ１９とリードアンプ３１の他方のノードＲＡＴとの間に、それぞれ対応するソース（一端）とドレイン（他端）が接続されている。トランジスタＱ２０、Ｑ２１のそれぞれのゲートには、制御電圧ＶＴＧが印加されている。すなわち、トランジスタＱ１８とトランジスタＱ２０が、両者の中間ノード（本発明の第１のノード）を介して、メインデータ線ＭＩＯＢとノードＲＡＢとの間に直列接続され、トランジスタＱ１９とトランジスタＱ２１が、両者の中間ノード（本発明の第１のノード）を介して、メインデータ線ＭＩＯＴとノードＲＡＴとの間に直列接続されている。
【００３７】
トランジスタＱ２０、Ｑ２１のゲートに印加される制御電圧ＶＴＧは、プリチャージ電位ＶＢＬＰにＮチャネル型のトランジスタの閾値電圧Ｖｔｎを加えたＤＣ的な固定電位に制御される。また、補償容量ＣＴＧは、トランジスタＱ２０、Ｑ２１の各ゲートとグランド電位ＶＳＳとの間に接続され、トランジスタＱ２０、Ｑ２１の各ゲートとリードアンプ３１のノードＲＡＢ、ＲＡＴの間のゲートカップリングを抑制できる程度の値に設定される。なお、１対のメインデータ線ＭＩＯＴ、ＭＩＯＢとリードアンプ３１の１対のノードＲＡＴ、ＲＡＢは、制御信号Ｓ２及び制御電圧ＶＴＧがともにハイレベルのときに接続される。
【００３８】
リードアンプ３１は内部電源電圧ＶＰＥＲＩ（本発明の第１の電位）で駆動され、データＲＤを出力する。リードアンプ３１は電位設定回路（不図示）を含み、この電位設定回路により１対のノードＲＡＴ、ＲＡＢが内部電源電圧ＶＰＥＲＩにプリチャージされる。第１実施形態では、ＶＰＥＲＩ＞ＶＢＬＰの関係を前提とし、例えば、ＶＰＥＲＩ＝１Ｖ、ＶＢＬＰ＝０．５Ｖに設定される。この例は、プリチャージ電位ＶＢＬＰを内部電源電圧ＶＰＥＲＩとグランド電位の中間電位に設定したものであるが、かかる設定に限られず、本発明の効果を奏する限りＶＰＥＲＩ＞ＶＢＬＰを満たす所望の電位関係に設定可能である。なお、リードアンプ３１の回路形式は、それぞれの入力ノード（ノードＲＡＴ、ＲＡＢ）と出力ノードが共通の回路形式でも、それぞれの前記入力ノードと出力ノードが異なる回路形式であってもよい。
【００３９】
次に、図４の読み出し回路の動作について図５を参照して説明する。図５は、図４の読み出し回路各部の動作波形を示しており、センスアンプ３０を介してローレベルが読み出される場合の動作に対応する。図５では各動作波形を上段と下段に区分して表示し、上段にはカラム選択信号ＹＳ、制御信号Ｓ１／Ｓ２、制御信号ＰＣＬ、ＰＣＭをそれぞれ示し、下段にはローカルデータ線ＬＩＯＴ、ＬＩＯＢ、メインデータ線ＭＩＯＴ、ＭＩＯＢ、リードアンプ３１のノードＲＡＴ、ＲＡＢをそれぞれ示している。カラム選択信号ＹＳ、制御信号Ｓ１／Ｓ２、制御信号ＰＣＬ、ＰＣＭのそれぞれは、少なくとも選択されたメモリセルアレイ１０に関連するアドレスデコーディングによって制御される信号である。なお、図５の動作波形のうち多くは、ハイレベルが内部電源電圧ＶＰＥＲＩで与えられ、ローレベルがグランド電位ＶＳＳで与えられる。ただし、制御信号Ｓ１と制御信号Ｓ２の少なくともいずれか一方のハイレベルを、後述する電位ＶＢＬＰ＋Ｖｔｎ（本発明の所定電圧）にＡＣ的に制御してもよい。詳細は、後述する。
【００４０】
図５の初期時点では、制御信号ＰＣＬ、ＰＣＭがともにハイレベルであるため、ローカルデータ線ＬＩＯＴ、ＬＩＯＢ及びメインデータ線ＭＩＯＴ、ＭＩＯＢはいずれもプリチャージ電位ＶＢＬＰにプリチャージされた状態にある。また、ビット線ＢＬＴ、ＢＬＢ、センスアンプ３０の出力ノードＳＡＴ、ＳＡＢもそれぞれの電位設定回路（不図示）により内部電源電圧ＶＰＥＲＩにプリチャージされた状態にある。また、制御電圧ＶＴＧは、上述したように、プリチャージ電位ＶＢＬＰにＮチャネル型のトランジスタの閾値電圧Ｖｔｎ（本発明の第１のトランジスタの閾値電圧）を加えた電位ＶＢＬＰ＋Ｖｔｎに固定されている。
【００４１】
次いで、リードコマンドが入力されたとき、制御信号ＰＣＬがローレベルに制御され、ローカルデータ線ＬＩＯＴ、ＬＩＯＢのプリチャージは解除される。続いて、タイミングｔ０において、カラム選択信号ＹＳがハイレベルに制御されると同時に制御信号ＰＣＭがローレベルに制御される。このとき、メインデータ線ＭＩＯＴ、ＭＩＯＢのプリチャージが解除されるとともに、制御信号Ｓ１／Ｓ２はハイレベル（内部電源電圧ＶＰＥＲＩ）に制御される。一方、上述したように、制御電圧ＶＴＧは電位ＶＢＬＰ＋Ｖｔｎに固定されている。よって、センスアンプ３０に保持されているローレベルのデータの読み出し動作が開始され、以下に述べるように、読み出しデータは、出力ノードＳＡＴ、ＳＡＢ、ローカルデータ線ＬＩＯＴ、ＬＩＯＢ、メインデータ線ＭＩＯＴ、ＭＩＯＢ、ノードＲＡＴ、ＲＡＢを順次経由してリードアンプ３１に転送される。
【００４２】
タイミングｔ０において、センスアンプ３０からのローレベルの読み出し動作に伴いローカルデータ線ＬＩＯＴの電位がプリチャージ電位ＶＢＬＰからローレベルに変化すると、トランジスタＱ１５を介してメインデータ線ＭＩＯＴの電位が緩やかにローレベルへ引き下げられていく。メインデータ線ＭＩＯＴの寄生容量の負荷は、ローカルデータ線ＬＩＯＴの寄生容量の負荷よりも大きいからである。一方、センスアンプ３０の出力ノードＳＡＢは出力ノードＳＡＴとは逆極性のハイレベルになり、ローカルデータ線ＬＩＯＢの電位がトランジスタＱ１０を介して緩やかにハイレベルに上昇する。これに伴い、メインデータ線ＭＩＯＢもプリチャージ電位ＶＢＬＰより若干高い電位へ緩やかに上昇していく。メインデータ線ＭＩＯＢの寄生容量の負荷は、ローカルデータ線ＬＩＯＢの寄生容量の負荷よりも大きいからである。なお、上記各電位の時間的な変化の速度は、各部の寄生容量の大小と各トランジスタのオン抵抗の値の影響を受ける。
【００４３】
そして、メインデータ線ＭＩＯＴがプリチャージ電位ＶＢＬＰより低い電位になるため、トランジスタＱ２１がオンし、リードアンプ３１のノードＲＡＴから電荷を引き抜き始める。すなわち、メインデータ線ＭＩＯＴとローカルデータ線ＬＩＯＴの経路に沿って引き抜かれる電荷はノードＲＡＴから補われる（チャージシェアされる）ことになる。そのため、メインデータ線ＭＩＯＴの電位が小振幅で変化するのに比べ、寄生容量値がメインデータ線ＭＩＯＴより遥かに小さなノードＲＡＴの電位は大振幅で変化する結果、１対のノードＲＡＴ、ＲＡＢ間に大きな差電位（Ｖｄ）が１対のメインデータ線（ＭＩＯＴ、ＭＩＯＢ）の差電位よりも高速に生じることになる。言い換えれば、所定時間当たりのノードＲＡＴのスルーレート（電位の遷移量）がメインデータ線ＭＩＯＴのスルーレートよりも大きい。よって、リードアンプ３１は、より安定的な動作で且つ高速にメモリセルＭＣのデータを出力する。図５に示すように、タイミングｔ１で、１対のノードＲＡＴ、ＲＡＢ間に必要な差電位Ｖｄが得られるので、リードアンプ３１を活性化することにより差電位Ｖｄに対応する信号がラッチされる。
【００４４】
タイミングｔ１において、制御信号Ｓ１／Ｓ２は、ハイレベル（内部電源電圧ＶＰＥＲＩ）からローレベル（グランド電位ＶＳＳ）に制御される。続いて、カラム選択信号ＹＳがハイレベルからローレベルに制御されると同時に制御信号ＰＣＭがローレベルからハイレベルに制御される。その後、制御信号ＰＣＬもローレベルからハイレベルに制御される。このような制御により、センスアンプ３０の出力ノードＳＡＴ、ＳＡＢと、ローカルデータ線ＬＩＯＴ、ＬＩＯＢと、メインデータ線ＭＩＯＴ、ＭＩＯＢと、リードアンプ３１のノードＲＡＴ、ＲＡＢは互いに切り離されるとともに、それぞれが再びプリチャージ状態に移行する。
【００４５】
なお、センスアンプ３０からハイレベルが読み出される場合の動作については、ビット線ＢＬＴ、ＢＬＢ、ローカルデータ線ＬＩＯＴ、ＬＩＯＢ、メインデータ線ＭＩＯＴ、ＭＩＯＢのそれぞれの挙動を、図５の場合とは逆の電位関係で考えればよい。
【００４６】
以上説明したように第１実施形態の構成によれば、リードアンプ３１を内部電源電圧ＶＰＥＲＩで駆動するとともに、１対のローカルデータ線ＬＩＯＴ、ＬＩＯＢ及び１対のメインデータ線ＭＩＯＴ、ＭＩＯＢをプリチャージ電位ＶＢＬＰ（ＶＢＬＰ＜ＶＰＥＲＩ）に設定した状態で、第２のスイッチ回路（Ｑ１４、Ｑ１５）、第３のスイッチ回路（Ｑ１８、Ｑ１９）、電荷転送トランジスタＱ２０、Ｑ２１をそれぞれ導通状態に制御するので、センスアンプ３０から各データ線を経由して伝送される信号を小振幅のままリードアンプ３１に転送可能となる。
【００４７】
また、制御信号Ｓ１のハイレベルを、内部電源電圧ＶＰＥＲＩから、上述の電位ＶＢＬＰ＋Ｖｔｎ（本発明の所定電圧）にＡＣ的に制御してもよい。例えば、プリチャージ電位ＶＢＬＰが０．５ｖで、閾値電圧Ｖｔｎが、０．１ｖであるとすれば、所定電圧は０．６ｖである。センスアンプ３０からのローレベルの読み出し動作に伴い、センスアンプ３０の出力ノードＳＡＢは出力ノードＳＡＴとは逆極性の方向であるハイレベルになり、ローカルデータ線ＬＩＯＢの電位が、ＭＯＳトランジスタＱ１０を介して緩やかにハイレベルに上昇するので、ＭＯＳトランジスタＱ１４はオンすることなくメインデータ線ＭＩＯＢはプリチャージ電位ＶＢＬＰの状態に保たれる。
【００４８】
また、制御信号Ｓ２のハイレベルを、内部電源電圧ＶＰＥＲＩから、上述の電位ＶＢＬＰ＋Ｖｔｎ（本発明の所定電圧）にＡＣ的に制御してもよい。制御信号Ｓ１のハイレベル及び制御信号Ｓ２のハイレベルは、それぞれ独立に設定できる。
【００４９】
第１実施形態において、メモリセルＭＣのローレベルの情報の読み出し動作に際し、その反転情報を伝送するメインデータ線ＭＩＯＢとリードアンプ３１のノードＲＡＢの電位を振幅させずに電位ＶＢＬＰを維持し、メモリセルＭＣの情報を間接的にリードアンプ３１に伝達する。他方、その同相情報を伝送するメインデータ線ＭＩＯＴとリードアンプ３１のノードＲＡＴの各電位を振幅させて、メモリセルＭＣの情報を直接的にリードアンプ３１に伝達する。言い換えれば、メモリセルＭＣのハイレベルの情報が増幅されずにリードアンプ３１の入力ノード（ノードＲＡＴ）に間接的に伝達される。他方、メモリセルＭＣのローレベルの情報が小振幅ではあるが増幅されてリードアンプ３１の入力ノードに直接的に伝達される。この場合、一般に寄生容量が大きいとされるメインデータ線ＭＩＯＴ、ＭＩＯＢの振幅を少なくとも従来の構成に比べて半減可能であるため、動作電流の削減に大きな効果がある。
【００５０】
一方、メモリセルＭＣのローレベルの情報の読み出し動作に際し、その反転情報がローカルデータ線ＬＩＯＢ及びメインデータ線ＭＩＯＢに伝送された後、直列接続されたトランジスタＱ１８及びトランジスタＱ２０を経て、リードアンプ３１の入力ノードであるノードＲＡＢに伝達される。このとき、電荷転送トランジスタであるトランジスタＱ２０による電荷転送動作時に、そのゲート電位が、上述したように固定電位のＶＢＬＰ＋Ｖｔｎに制御されるとともに、ゲート端子には補償容量ＣＴＧが接続されているので、ノードＲＡＢの電位がローレベルに降下するときのトランジスタＱ２０におけるゲートカップリングを確実に抑制することができる。なお、メモリセルＭＣのハイレベルの情報の読み出し動作に際しては、メインデータ線ＭＩＯＢの電位とトランジスタＱ２０のゲート電位との差が閾値電圧Ｖｔｎのみであるため、トランジスタＱ２０のオフ電流を抑制し、ノードＲＡＢの電位低下に起因するリードアンプ３１の動作マージンの低下を防止することができる。また、制御信号Ｓ１と制御信号Ｓ２の少なくともいずれか一方のハイレベルを、上述の所定電圧に設定しても動作電流の削減に効果がある。
【００５１】
［第２実施形態］
以下、本発明の第２実施形態について説明する。第２実施形態は、第１実施形態のように１対のローカルデータ線ＬＩＯＴ、ＬＩＯＢ及び１対のメインデータ線ＭＩＯＴ、ＭＩＯＢを用いた相補的な構成（Ｔ／Ｂ）を備えるのではなく、１本のローカルデータ線ＬＩＯ及び１本のメインデータ線ＭＩＯを用いたシングルエンド型の構成を採用するとともに、メインデータ線ＭＩＯとリードアンプ３１ａとの間にアンプ３２を配置して構成される。なお、図１〜図３の各ブロック図については、ビット線ＢＬ、ローカルデータ線ＬＩＯ、メインデータ線ＭＩＯとこれらに対応する回路部分をシングルエンド型の構成に置き換えれば、各構成要素は第２実施形態においても共通であるので、その説明を省略する。
【００５２】
図６は、第２実施形態のＤＲＡＭにおいて、読み出し回路を構成する部分の具体的な回路構成を示している。図６の回路構成は、第１実施形態の図４と同様の範囲に対応しており、１つのセンスアンプ３０ａと、１本のローカルデータ線ＬＩＯ（本発明の第１のデータ線）と、１本のメインデータ線ＭＩＯ（本発明の第２のデータ線）と、スイッチ回路１４、１７のそれぞれの対応する回路部分と、１つのアンプ３２と、１つのリードアンプ３１ａとを含み、全部で１０個のトランジスタＱ３０〜Ｑ３９が設けられている。
【００５３】
センスアンプ３０ａは１本のビット線ＢＬに接続され、選択されたワード線ＷＬとの交点に配置されたメモリセルＭＣからビット線ＢＬに伝送される信号電圧を増幅して出力ノードＮ１から出力する。第２実施形態では、センスアンプ３０ａがシングルエンド型の構成を有するが、具体的な構成例については後述する。Ｎチャネル型のトランジスタＱ３０（本発明の第１のスイッチ回路）は、センスアンプ３０ａの出力ノードＮ１とローカルデータ線ＬＩＯとの間に接続され、ゲートにカラム選択信号ＹＳが印加される。
【００５４】
Ｎチャネル型のトランジスタＱ３１（本発明の第１の電位設定回路）は、プリチャージ電位ＶＢＬＰとローカルデータ線ＬＩＯとの間に接続され、ゲートに制御信号ＰＣＬが印加される。制御信号ＰＣＬがハイレベルのとき、ローカルデータ線ＬＩＯがプリチャージ電位ＶＢＬＰにプリチャージされる。Ｎチャネル型のトランジスタＱ３２（本発明の第２のスイッチ回路）は、ゲートに印加される制御信号Ｓ１に応じて、ローカルデータ線ＬＩＯとメインデータ線ＭＩＯとの間の接続を制御する。Ｎチャネル型のトランジスタＱ３３（本発明の第２の電位設定回路）は、プリチャージ電位ＶＢＬＰとメインデータ線ＭＩＯとの間に接続され、ゲートに制御信号ＰＣＭが印加される。制御信号ＰＣＭがハイレベルのとき、メインデータ線ＭＩＯがプリチャージ電位ＶＢＬＰにプリチャージされる。
【００５５】
Ｎチャネル型のトランジスタＱ３４（本発明の第３のスイッチ回路）は、ゲートに印加される制御信号Ｓ２に応じて、メインデータ線ＭＩＯとトランジスタＱ３５との間の接続を制御する。Ｎチャネル型のトランジスタＱ３５（本発明の電荷転送トランジスタ）は、ゲートに印加される制御電圧ＶＴＧに応じて、トランジスタＱ３４とアンプ３２のノードＮ２との間の接続を制御する。
【００５６】
なお、トランジスタＱ３５のゲートに印加される制御電圧ＶＴＧと、トランジスタＱ３５のゲートとグランド電位ＶＳＳとの間に接続される補償容量ＣＴＧについては、第１実施形態(図４)の場合と同様である。
【００５７】
Ｐチャネル型のトランジスタＱ３６は、内部電源電圧ＶＰＥＲＩとノードＮ２との間に接続され、ゲートに制御信号ＰＣ１が印加されている。制御信号ＰＣ１がローレベルのとき、ノードＮ２が内部電源電圧ＶＰＥＲＩにプリチャージされる。
【００５８】
アンプ３２は、シングルエンド型のアンプであり、ノードＮ３とグランド電位ＶＳＳの間に直列接続された２つのＮチャネル型のトランジスタＱ３７、Ｑ３８により構成される。トランジスタＱ３７のゲートはノードＮ２に接続され、トランジスタＱ３８のゲートには制御信号ＬＴＣが印加され、ノードＮ２からの入力信号が増幅されてトランジスタＱ３８の一端のノードＮ３に出力される。トランジスタＱ３７、Ｑ３８は直列に接続されていればよく、それらの順序関係は問わない。
【００５９】
Ｐチャネル型のトランジスタＱ３９は、内部電源電圧ＶＰＥＲＩとノードＮ３との間に接続され、ゲートに制御信号ＰＣ２が印加されている。制御信号ＰＣ２がローレベルのとき、ノードＮ３が内部電源電圧ＶＰＥＲＩにプリチャージされる。ノードＮ３はリードアンプ３１ａの入力ノードであり、リードアンプ３１ａからデータＲＤが出力される。なお、リードアンプ３１ａ、シングルエンド型のアンプ３２、トランジスタＱ３６、Ｑ３９は、一体的に本発明のリードアンプ回路として機能する。
【００６０】
ここで、図６のセンスアンプ３０ａ及びその周辺の回路構成の一例を図７に示す。図７の回路構成は、シングルエンド型のセンスアンプ３０ａを構成するプリアンプ４０及びセンスラッチ回路４１と、このセンスアンプ３０ａに対応して配置される１個のメモリセルＭＣが含まれる。なお、図７では、１個のメモリセルＭＣを示しているが、実際には１本のビット線ＢＬに選択的に接続可能な複数のメモリセルＭＣが配置される。
【００６１】
メモリセルＭＣは、Ｎチャネル型の選択トランジスタＱ０と、情報を電荷として保持するキャパシタＣｓとから構成されている。選択トランジスタＱ０は、ソースがビット線ＢＬに接続され、ゲートがワード線ＷＬに接続されている。キャパシタＣｓは、選択トランジスタＱ０のドレインとセルプレート電位ＶＰＬＴとの間に接続されている。
【００６２】
プリアンプ４０は、５つのＮチャネル型のトランジスタＱ４０、Ｑ４１、Ｑ４２、Ｑ４３、Ｑ４４から構成されたシングルエンド型のアンプである。電荷転送ゲートとして機能するトランジスタＱ４０は、ビット線ＢＬとプリアンプ４０側のセンスノードＮｓの間に接続され、ゲートに制御電圧Ｖｇが印加されている。トランジスタＱ４１は増幅素子として機能し、ゲートがセンスノードＮｓに接続され、ビット線ＢＬからトランジスタＱ４０を介して伝送された信号をセンス・増幅してドレイン電流に変換する。このドレイン電流は、プリアンプ４０とセンスラッチ回路４１との間のノードＮ４からトランジスタＱ４３、Ｑ４１を通ってグランドに流れる。トランジスタＱ４１とＱ４３は直列に接続されていればよく、それらの順序関係は問わない。
【００６３】
ビット線ＢＬのプリチャージ用トランジスタとして機能するトランジスタＱ４２は、ゲートに制御信号ＰＣが印加され、制御信号ＰＣがハイレベルのときにセンスノードＮｓをグランド電位にプリチャージする。センスノードＮｓがプリチャージされると、トランジスタＱ４０を介してビット線ＢＬもグランド電位にプリチャージされる。読み出し制御用のトランジスタＱ４３は、ゲートに印加される制御信号ＲＴに応じて、ノードＮ４とトランジスタＱ４１との間の接続を制御する。書き込み制御用のトランジスタＱ４４は、ゲートに印加される制御信号ＷＴに応じて、ノードＮ４とセンスノードＮｓとの間の接続を制御する。
【００６４】
プリアンプ４０の後段のセンスラッチ回路４１は、３個のＰチャネル型のトランジスタＱ４５、Ｑ４８、Ｑ５０と７個のＮチャネル型のトランジスタＱ４６、Ｑ４７、Ｑ４９、Ｑ５１、Ｑ５２、Ｑ５３、Ｑ５４を含んで構成される。電源電圧ＶＤＤとノードＮ４との間には、プリチャージ用のトランジスタＱ４５が接続されている。トランジスタＱ４５は、ゲートに印加される反転制御信号／ＰＣがローレベルのときにノードＮ４を電源電圧ＶＤＤにプリチャージする。トランジスタＱ４６は、ゲートに印加される制御信号ＳＬに応じて、ノードＮ４とノードＮ５との間の接続を制御する。また、トランジスタＱ４７は、ゲートに印加される制御信号ＳＲに応じて、ノードＮ４とノードＮ６との間の接続を制御する。なお、電源電圧ＶＤＤは、内部電源電圧ＶＰＥＲＩと同じ電圧であってもよい。更に、内部電源電圧ＶＰＥＲＩとセンスアンプ３０ａの出力ノードＮ１との間には、反転制御信号／ＰＣがゲートに印加されるプリチャージ用のトランジスタ（不図示）が接続されている。
【００６５】
トランジスタＱ４８、Ｑ４９、Ｑ５０、Ｑ５１はラッチを構成し、プリアンプ４０からノードＮ４に伝送された信号電位を２値で判定してラッチする。それぞれのゲートがノードＮ５に接続される１対のトランジスタＱ４８、Ｑ４９は、比較的駆動力の大きなセンス用インバータを構成し、それぞれのゲートがノードＮ６に接続される１対のトランジスタＱ５０、Ｑ５１は、比較的駆動力の小さなラッチ用インバータを構成する。２つのインバータ（センス用インバータとラッチ用インバータ）は、入力及び出力が互いにクロスカップルされている。出力ノードＮ１とノードＮ５の間には、書き込み動作用のトランジスタＱ５２が接続され、そのゲートに制御信号ＷＥが入力される。また、出力ノードＮ１とグランドの間には、読み出し動作用の２つのトランジスタＱ５３、Ｑ５４が直列接続されている。トランジスタＱ５３は増幅素子として機能し、ゲートがノードＮ６に接続されるとともに、トランジスタＱ５４のゲートには、制御信号ＲＥが印加されている。トランジスタＱ５３とＱ５４は直列に接続されていればよく、それらの順序関係は問わない。
【００６６】
次に、図６の読み出し回路の動作について図８を参照して説明する。図８は、図６の読み出し回路各部の動作波形を示しており、最初にセンスアンプ３０ａからローレベルが読み出され、その後にセンスアンプ３０ａからハイレベルが読み出される場合の動作に対応する。図８では各動作波形を上段、中段、下段に３段に区分して表示している。上段にはカラム選択信号ＹＳ、制御信号Ｓ１／Ｓ２、制御信号ＰＣＬ、ＰＣＭをそれぞれ示し、中段には制御信号ＰＣ１／ＰＣ２及び制御信号ＬＴＣを示し、下段にはローカルデータ線ＬＩＯ、メインデータ線ＭＩＯ、ノードＮ２、Ｎ３をそれぞれ示している。
【００６７】
図８の前半におけるメモリセルＭＣのローレベルの情報の読み出し動作に際し、初期時点では制御信号ＰＣＬ、ＰＣＭがともにハイレベルであるため、ローカルデータ線ＬＩＯ及びメインデータ線ＭＩＯはいずれもプリチャージ電位ＶＢＬＰにプリチャージされた状態にある。そして、リードコマンドが入力されたとき、制御信号ＰＣＬがローレベルに制御され、ローカルデータ線ＬＩＯのプリチャージは解除される。続いて、タイミングｔ１０において、カラム選択信号ＹＳがハイレベルに制御されると同時に制御信号ＰＣＭがローレベルに制御される。また、制御信号ＰＣ１、ＰＣ２はハイレベルに制御される。このとき、メインデータ線ＭＩＯ及びノードＮ２、Ｎ３のプリチャージがそれぞれ解除されるとともに、制御信号Ｓ１／Ｓ２がハイレベル（内部電源電圧ＶＰＥＲＩ）に制御される。よって、センスアンプ３０ａに保持されているデータの読み出し動作が開始され、以下に述べるように、読み出しデータは、出力ノードＮ１、ローカルデータ線ＬＩＯ、メインデータ線ＭＩＯ、ノードＮ２、アンプ３２、ノードＮ３を順次経由してリードアンプ３１ａに転送される。
【００６８】
このとき、センスアンプ３０ａ内のノードＮ６（図７）がローレベルであり、ローカルデータ線ＬＩＯはプリチャージ電位ＶＢＬＰを保つので、トランジスタＱ３２がオンしてもメインデータ線ＭＩＯはプリチャージ電位ＶＢＬＰを保ち、トランジスタＱ３４がオンしてもトランジスタＱ３５はオンしない。なお、トランジスタＱ３５は、そのゲート電位が閾値近傍にあるため、実際には僅かにオフ電流（漏れ電流）が流れる。さらに、この時点でアンプ３２のノードＮ２は、ほぼ内部電源電圧ＶＰＥＲＩ（本発明の第２の電位）を保っている。図８においては、オフ電流によるノードＮ２の電圧低下を誇張して表現しているが、実際には内部電源電圧ＶＰＥＲＩから０．０１ｖも低下しない程度であり、内部電源電圧ＶＰＥＲＩを保っているといっても過言ではない。これは、メモリセルＭＣのアクセスに対応するＰＣ１の活性化時間（ハイ期間）が短いためである。
【００６９】
次いでタイミングｔ１１において、制御信号Ｓ１／Ｓ２がハイレベルに制御されると、ノードＮ３の電荷がトランジスタＱ３８、Ｑ３７を介して引き抜かれ、ハイレベルからローレベルに変化する。これにより、リードアンプ３１ａのラッチ状態が反転される結果、データＲＤが反転する。その後、制御信号Ｓ１、Ｓ２はローレベルに戻され、制御信号ＰＣＭがハイレベルに戻され、制御信号ＬＴＣがローレベルに戻される。また、カラム選択信号ＹＳがローレベルに戻され、制御信号ＰＣＬがハイレベルに戻される。このような制御により、出力ノードＮ１と、ローカルデータ線ＬＩＯと、メインデータ線ＭＩＯと、ノードＮ２、Ｎ３は互いに切り離されるとともに、再びプリチャージ状態に移行する。その後、制御信号ＰＣ１、ＰＣ２がローレベルに戻され、ノードＮ３がハイレベルになってリードアンプ３１ａがリセットされ、データＲＤが元に戻る。
【００７０】
次に、図８の後半におけるメモリセルＭＣのハイレベルの情報の読み出し動作に際し、タイミングｔ１２の前後における各制御信号に対する制御は、上述のローレベルの情報の読み出し動作の場合と同様である。一方、このときのセンスアンプ３０ａの出力ノードＮ１の電位は、制御信号ＲＥ（図７）をハイレベルに制御することにより、ローレベルに遷移する。そして、カラム選択信号ＹＳに応じてローカルデータ線ＬＩＯの電荷がグランド電位ＶＳＳに引き抜かれる。そのため、タイミングｔ１２でローカルデータ線ＬＩＯの電位が低下し、トランジスタＱ３２を介してメインデータ線ＭＩＯの電荷も引き抜かれることになり、メインデータ線ＭＩＯの電位が緩やかにローレベルへ低下していく。
【００７１】
続いて、メインデータ線ＭＩＯがプリチャージ電位ＶＢＬＰより低い電位になるので、トランジスタＱ３４を介してアンプ３２のノードＮ２の電荷も引き抜き始め、その電位が低下していく。すなわち、メインデータ線ＭＩＯとローカルデータ線ＬＩＯの経路に沿って引き抜かれる電荷は、ノードＮ２から補われる（チャージシェアされる）ことになる。そのため、メインデータ線ＭＩＯの電位が小振幅で変化するのに比べると、寄生容量値がメインデータ線ＭＩＯより遥かに小さなノードＮ２の電位は大振幅でメインデータ線ＭＩＯの電位の遷移よりも高速に変化する結果、アンプ３２は、より安定的な動作で且つ高速にメモリセルＭＣのデータを出力する。言い換えれば、所定時間当たりのノードＮ２のスルーレートがメインデータ線ＭＩＯのスルーレートよりも大きい。
【００７２】
続いて、タイミングｔ１３で制御信号ＬＴＣがハイレベルに制御されると、図８に示すように、この時点のノードＮ２の電位は十分に低下しているので、トランジスタＱ３７を十分に駆動することができない。その結果、リードアンプ３１ａのラッチ状態が反転されず、読み出し動作の初期のデータＲＤを保ち続ける。それ以降の各制御信号に対する制御は、図８の前半におけるローレベルの読み出し動作の場合と同様である。
【００７３】
以上説明したように第２実施形態の構成によれば、リードアンプ３１ａとアンプ３２のノードＮ２、Ｎ３を内部電源電圧ＶＰＥＲＩに予めプリチャージするととともに、ローカルデータ線ＬＩＯ及びメインデータ線ＭＩＯの各電位をプリチャージ電位ＶＢＬＰ（ＶＢＬＰ＜ＶＰＥＲＩ）に設定した状態で、第２のスイッチ回路（Ｑ３２）及び第３のスイッチ回路（Ｑ３４）を導通状態に制御するので、センスアンプ３０ａから伝送される各データ線を経由して伝送される信号を小振幅のままアンプ３２及びリードアンプ３１ａに転送可能となる。ただし、第１実施形態と同様に、制御信号Ｓ１と制御信号Ｓ２の少なくともいずれか一方のハイレベルを、電位ＶＢＬＰ＋Ｖｔｎ（本発明の所定電圧）にＡＣ的に制御してもよい。その効果は、前述したとおりである。
【００７４】
すなわち、メモリセルＭＣのローレベルの情報の読み出し動作に際し、メインデータ線ＭＩＯとリードアンプ３１ａのノードＮ２の各電位を振幅させず電位ＶＢＬＰを維持し、メモリセルＭＣの情報をリードアンプ３１ａに間接的に伝達する。他方、メモリセルＭＣのハイレベルの情報の読み出し動作に際し、メインデータ線ＭＩＯとアンプ３２のノードＮ２（リードアンプ回路の入力ノード）の電位を振幅させて、メモリセルＭＣの情報を直接的にリードアンプ３１ａに伝達する。言い換えれば、メモリセルＭＣのローレベルの情報が増幅されずにアンプ３２のノードＮ２（リードアンプ回路の入力ノード）に間接的に伝達される。他方、メモリセルＭＣのハイレベルの情報が小振幅ではあるが増幅されてアンプ３１ａのノードＮ２に直接的に伝達される。第２実施形態においても、寄生容量が大きいとメインデータ線ＭＩＯの電位の振幅を抑制可能であるため、第１実施形態と同様の動作電流の削減効果を得られる。また、電荷転送方式を適用するシングルエンド型の構成においてリードアンプ３１ａの状態を直接反転させるだけの電流能力がない場合であっても、従来の構成に比べて、電荷転送で得られた小さな差電位（電位ＶＢＬＰとローレベルとの差電位）でアンプ３２を駆動可能であるため、リードアンプ３１ａの状態を容易に反転させることができる。
【００７５】
一方、メモリセルＭＣの情報の読み出し動作に際し、その情報がローカルデータ線ＬＩＯ及びメインデータ線ＭＩＯに伝送された後、直列接続されたトランジスタＱ３４及びトランジスタＱ３５を経て、リードアンプ３１ａの前段のアンプ３２の入力ノードであるノードＮ２に伝達される。この場合、メモリセルＭＣのハイレベルの情報の読み出し動作時は、第１実施形態と同様、トランジスタＱ３５のオフ電流を抑制して動作マージンの低下を防止することができる。また、メモリセルＭＣのローレベルの情報の読み出し動作時は、トランジスタＱ３５のゲートに印加される上述の固定電位のＶＢＬＰ＋Ｖｔｎと、補償容量ＣＴＧの作用により、ノードＮ２の電位がローレベルに降下するときのトランジスタＱ３５におけるゲートカップリングを確実に抑制することができる。
【００７６】
［第３実施形態］
以下、本発明の第３実施形態について説明する。第３実施形態は、第１実施形態と同様の相補的な構成を備えているが、１対のメインデータ線ＭＩＯＴ、ＭＩＯＢとリードアンプ３１の間の回路構成と、リードアンプ３１にラッチ信号ＬＴＣＴを供給するラッチ信号制御回路５０を設けた点が変更されている。なお、図１〜図３については第３実施形態においても共通であるので、その説明を省略する。
【００７７】
図９は、第３実施形態のＤＲＡＭにおいて、読み出し回路を構成する部分の具体的な回路構成を示している。図９の回路構成は、第１実施形態の図４と同様の範囲に対応している。図９において、センスアンプ３０と、１対のローカルデータ線ＬＩＯＴ、ＬＩＯＢ及び１対のメインデータ線ＭＩＯＴ、ＭＩＯＢと、その範囲内のトランジスタＱ１０〜Ｑ１９の回路部分と、リードアンプ３１のそれぞれの構成については、図４と同様であるため説明を省略する。
【００７８】
第３実施形態の構成においては、１対のメインデータ線ＭＩＯＴ、ＭＩＯＢとリードアンプ３１の間の領域に、図４と同様のトランジスタＱ１８、Ｑ１９に加えて、６個のＮチャネル型のトランジスタＱ６０、Ｑ６１、Ｑ６２、Ｑ７０、Ｑ７１、Ｑ７２が挿入されている。すなわち、図４のトランジスタＱ２０、Ｑ２１は、図９のトランジスタＱ６０〜Ｑ６２、Ｑ７０〜Ｑ７２により置き換えられている。このうち、３個のトランジスタＱ６０、Ｑ６１、Ｑ６２は、トランジスタＱ１８の一端とリードアンプ３１の一方のノードＲＡＢとの間に並列に接続されている。また、３個のトランジスタＱ７０、Ｑ７１、Ｑ７２は、トランジスタＱ１９の一端とリードアンプ３１の他方のノードＲＡＴとの間に並列に接続されている。
【００７９】
トランジスタＱ６０、Ｑ７０（本発明の電荷転送トランジスタ）は、図４のトランジスタＱ２０、Ｑ２１と同様に構成され、各ゲートに制御電圧ＶＴＧが印加されるとともに、各ゲートとグランド電位ＶＳＳとの間に補償容量ＣＴＧが接続されている。制御電圧ＶＴＧと補償容量ＣＴＧの役割については、第１実施形態で説明した通りである。一方、トランジスタＱ６１、Ｑ７１（本発明の第１の補助トランジスタ）の各ゲートには制御電圧ＶＴＧ１が印加され、トランジスタＱ６２、Ｑ７２（本発明の第２の補助トランジスタ）の各ゲートには制御電圧ＶＴＧ２が印加されている。これらの制御電圧ＶＴＧ１、ＶＴＧ２は、制御電圧ＶＴＧと同じ固定電位か、あるいは接地電位ＶＳＳのいずれかに選択的に制御される。制御電圧ＶＴＧ１、ＶＴＧ２は、半導体装置のプロセスばらつきによる特性変動に応じた適切な電位に制御されるが、詳しくは後述する。
【００８０】
図１０は、図９のラッチ信号制御回路５０の構成例を示している。ラッチ信号制御回路５０（本発明の活性化信号制御回路）は、リードアンプ３１に供給されるラッチ信号ＬＴＣＴ（本発明の活性化信号）を生成する回路であり、ラッチ信号ＬＴＣＴがイネーブル状態（ハイレベル）のときにリードアンプ３１の増幅動作が活性化され、１対のノードＲＡＴ、ＲＡＢ間の差電位がラッチされる。図１０に示すように、ラッチ信号制御回路５０は、２個の遅延素子Ｄ１、Ｄ２と、２個の容量ＣＮ１、ＣＮ２と、２個のインバータＩＮＶ１、ＩＮＶ２と、２個のＮＡＮＤゲートＮＤ１、ＮＤ２とを含んで構成される。
【００８１】
ラッチ信号制御回路５０には、カラム選択信号ＹＳと同期する所定の信号Ｓ（ＹＳ）が入力される。２個のＮＡＮＤゲートＮＤ１、ＮＤ２は２入力のＳＲラッチを構成し、その一方の入力端子には信号Ｓ（ＹＳ）が供給される。また、ＳＲラッチの他方の入力端子には、信号Ｓ（ＹＳ）が２段のディレイ素子Ｄ１、Ｄ２により遅延された後にインバータＩＮＶ１により反転された信号が供給される。前段のディレイ素子Ｄ１の出力端子は、遅延制御電圧ＤＬ１がソース及びドレインに供給されたＮＭＯＳトランジスタである容量ＣＮ１のゲートに接続され、後段のディレイ素子Ｄ２の出力端子は、遅延制御電圧ＤＬ２がソース及びドレインに供給されたＮＭＯＳトランジスタである容量ＣＮ２のゲートに接続される。よって、遅延制御電圧ＤＬ１、ＤＬ２に応じてディレイ素子Ｄ１、Ｄ２の遅延時間を制御することができる。上述のＳＲラッチの出力は、インバータＩＮＶ２により反転された後、ラッチ信号ＬＴＣＴとして出力される。
【００８２】
次に、図９の読み出し回路の動作について図１１を参照して説明する。図１１は、図９の読み出し回路各部の動作波形を示しており、センスアンプ３０を介してローレベルが読み出される場合の動作に対応する。図１１では各動作波形を上段と下段に区分して表示しているが、それぞれの表記の意味は第１実施形態の図５で説明した通りである。また、図１１における動作波形の多くは第１実施形態の図５と共通であるため、以下では主に図５と異なる点について説明する。
【００８３】
図１１の初期時点では、読み出し回路各部に対し、図５と同様にプリチャージ動作が行われる。その後、リードコマンドが入力されてプリチャージが解除され、タイミングｔ０からタイミングｔ１に至るまでの制御と、これに対応する読み出し動作時のローカルデータ線ＬＩＯＴ、ＬＩＯＢ、メインデータ線ＭＩＯＴ、ＭＩＯＢ、ノードＲＡＴ、ＲＡＢのそれぞれの電位に変化についても図５と同様であり、ノードＲＡＴ、ＲＡＢ間に大きな差電位Ｖｄが得られる。ここで、タイミングｔ１に至るまではラッチ信号ＬＴＣＴはローレベルに保たれ、リードアンプ３１は非活性の状態にある。タイミングｔ１においてラッチ信号ＬＴＣＴをハイレベルに制御することにより、リードアンプ３１を活性化して、図５で説明した動作により、上述の差電位Ｖｄに対応する信号をリードアンプ３１によりラッチすることができる。
【００８４】
図１１に示すように、図９のトランジスタＱ６０、Ｑ７０の各ゲートに供給される制御電圧ＶＴＧは、電位ＶＢＬＰ＋Ｖｔｎに固定されている。一方、図９のトランジスタＱ６１、６２、７１、７２の各ゲートに供給される制御電圧ＶＴＧ１、ＶＴＧ２は、図１１では示していないが多様な制御が可能である。例えば、制御電圧ＶＴＧ１、ＶＴＧ２の標準の設定状態（デフォルト）として、一方の制御電圧ＶＴＧ１を固定の制御電圧ＶＴＧに設定し、他方の制御電圧ＶＴＧ２をグランド電位ＶＳＳに設定すること（ＶＴＧ１＝ＶＴＧ、ＶＴＧ２＝ＶＳＳ）を想定する。この標準の設定状態を基準として、プロセスばらつきによるＮＭＯＳトランジスタの閾値電圧Ｖｔｎの変動に応じて、制御電圧ＶＴＧ１、ＶＴＧ２を制御する。
【００８５】
具体的には、プロセスばらつきにより閾値電圧Ｖｔｎが高くなったときは、例えば、制御電圧ＶＴＧ２を固定の制御電圧ＶＴＧに変更する（ＶＴＧ１＝ＶＴＧ２＝ＶＴＧ）。これにより、図１１でノードＲＡＴの電位がローレベルに低下する際、ＮＭＯＳトランジスタの電流能力の低下を補償することで、差電位Ｖｄを高速に変化させることができる。一方、プロセスばらつきにより閾値電圧Ｖｔｎが低くなったときは、例えば、制御電圧ＶＴＧ１をグランド電位ＶＳＳに変更する（ＶＴＧ１＝ＶＴＧ２＝ＶＳＳ）。これにより、メインデータ線ＭＩＯＴ、ＭＩＯＢがプリチャージされているとき、電荷転送トランジスタ（Ｑ６０、Ｑ７０）のオフ電流を低減させることにより、ノードＲＡＴの電位の低下を抑制可能となる。
【００８６】
また、図１１では、タイミングｔ１においてラッチ信号ＬＴＣＴをイネーブル状態のハイレベルに遷移させているが、一般に、このときの遷移タイミングは、ＭＯＳトランジスタの閾値電圧Ｖｔｎが高いときは遅くなり、ＭＯＳトランジスタの閾値電圧Ｖｔｎが低いときは早くなる。よって、図１０の遅延制御電圧ＤＬ１、ＤＬ２の制御により、ラッチ信号ＬＴＣＴの遷移タイミングを補償するものである。すなわち、ラッチ信号制御回路５０（図１０）において、遅延制御電圧ＤＬ１、ＤＬ２のレベルを低く設定すると、容量ＣＮ１、ＣＮ２のゲート容量が見えるために容量値が増加してディレイ素子Ｄ１、Ｄ２の遅延時間が大きくなる。逆に、遅延制御電圧ＤＬ１、ＤＬ２のレベルを高く設定すると、容量ＣＮ１、ＣＮ２のゲート容量が見えなくなるために容量値が減少してディレイ素子Ｄ１、Ｄ２の遅延時間が小さくなる。例えば、標準の設定状態（デフォルト）として、遅延制御電圧ＤＬ１をローレベルに、遅延制御電圧ＤＬ２をハイレベルにそれぞれ設定することを想定し、これを基準としてＮＭＯＳトランジスタの閾値電圧Ｖｔｎの変動に応じて、遅延制御電圧ＤＬ１、ＤＬ２を制御する。
【００８７】
具体的には、プロセスばらつきにより閾値電圧Ｖｔｎが低くなったときは、リードアンプ３１のラッチタイミングが早くなり過ぎないように、例えば、遅延制御電圧ＤＬ２をローレベルに変更する（ＶＴＧ１、ＶＴＧ２ともにローレベル）。これにより、上述のように容量ＣＮ２の容量値の増加によりディレイ素子Ｄ２の遅延時間がデフォルト時よりも大きくなり、その分だけラッチタイミングを遅らせて差電位Ｖｄがより大きくなったときにラッチできるため、ローレベルの読み出し動作のマージンを高めることができる。一方、プロセスばらつきにより閾値電圧Ｖｔｎが高くなったときは、リードアンプ３１のラッチタイミングが遅れて所望のＡＣ特性を逸脱しないように、例えば、遅延制御電圧ＤＬ１をハイレベルに変更する（ＶＴＧ１、ＶＴＧ２ともにハイレベル）。これにより、上述のように容量ＣＮ１の容量値の減少によりディレイ素子Ｄ１の遅延時間がデフォルト時よりも小さくなり、その分だけラッチタイミングを早めてＡＣ特性を改善することができる。
【００８８】
以上説明したように第３実施形態の構成によれば、第１実施形態と同様の作用効果に加えて、プロセスばらつきによりＮＭＯＳトランジスタの閾値電圧Ｖｔｎが変動したとしても、電荷転送トランジスタの特性を最適化することができる。すなわち、電荷転送トランジスタに並列に接続した各補助トランジスタのゲートに印加される各制御電圧を独立に制御可能に構成したので、閾値電圧Ｖｔｎの変動に応じて補助トランジスタの電流能力を適切に制御でき、電荷転送トランジスタ自体のサイズを調整することなく電荷転送動作の良好な特性と高い効率の両方を維持することができる。この場合、閾値電圧Ｖｔｎが上昇方向に変動する場合は補助トランジスタの電流能力を高くする方向に制御し、逆に閾値電圧Ｖｔｎが低下方向に変動する場合は補助トランジスタの電流能力を低くする方向に制御することで、ハイレベルとローレベルの両方の読み出し動作時のマージンを向上させる効果が得られる。さらに、補助トランジスタの電流能力の制御に加えて、活性化信号制御回路により供給される活性化信号に基づくリードアンプ回路の活性化タイミング（ラッチタイミング）を閾値電圧Ｖｔｎの変動に応じて適切に制御することで、上記の効果を一層高めることができる。なお、第３実施形態では、電荷転送トランジスタに２個の補助トランジスタが並列に接続される構成を説明したが、これに限らず、電荷転送トランジスタに１又は複数の補助トランジスタを並列に接続して、それぞれを独立に制御する構成を採用してもよい。また、補助トランジスタのゲートに印加される制御電圧についても、本実施形態の制御には限定されることなく、多様な制御が可能である。
【００８９】
［第４実施形態］
以下、本発明の第４実施形態について説明する。第４実施形態は、第２実施形態と同様、シングルエンド型のローカルデータ線ＬＩＯ及びメインデータ線ＭＩＯと、リードアンプ３１ａ及びアンプ３２とを含む構成を備えているが、メインデータ線ＭＩＯとアンプ３２の間の回路構成と、アンプ３２のトランジスタＱ３８のゲートに印加されるラッチ信号ＬＴＣＴを供給するラッチ信号制御回路５０ａを設けた点が変更されている。なお、図１〜図３の各ブロック図については、ビット線ＢＬ、ローカルデータ線ＬＩＯ、メインデータ線ＭＩＯとこれらに対応する回路部分をシングルエンド型の構成に置き換えれば、各構成要素は第４実施形態においても共通であるので、その説明を省略する。
【００９０】
図１２は、第４実施形態のＤＲＡＭにおいて、読み出し回路を構成する部分の具体的な回路構成を示している。図１２の回路構成は、第２実施形態の図６と同様の範囲に対応している。図１２において、センスアンプ３０ａと、１本のローカルデータ線ＬＩＯと、１本のメインデータ線ＭＩＯと、トランジスタＱ３０〜Ｑ３４、Ｑ３６の回路部分と、アンプ３２と、リードアンプ３１ａのそれぞれの構成については、図６及び図７と同様であるため説明を省略する。
【００９１】
第４実施形態の構成においては、メインデータ線ＭＩＯとアンプ３２の間の領域に、図６と同様のトランジスタＱ３４に加えて、３個のＮチャネル型のトランジスタＱ８０、Ｑ８１、Ｑ８２が挿入されている。すなわち、図６のトランジスタＱ３５は、図１２のトランジスタＱ８０〜Ｑ８２により置き換えられている。３個のトランジスタＱ８０、Ｑ８１、Ｑ８２は、トランジスタＱ３４の一端とアンプ３２の入力側のノードＮ２ａとの間に並列に接続されている。
【００９２】
トランジスタＱ８０（本発明の電荷転送トランジスタ）は、図６のトランジスタＱ３５と同様に構成され、ゲートに制御電圧ＶＴＧが印加されるとともに、各ゲートとグランド電位ＶＳＳとの間に補償容量ＣＴＧが接続されている。制御電圧ＶＴＧと補償容量ＣＴＧの役割については、第１実施形態で説明した通りである。一方、トランジスタＱ８１（本発明の第１の補助トランジスタ）のゲートには制御電圧ＶＴＧ１が印加され、トランジスタＱ８２（本発明の第２の補助トランジスタ）のゲートには制御電圧ＶＴＧ２が印加されている。これらの制御電圧ＶＴＧ１、ＶＴＧ２の役割については、第３実施形態で説明した通りである。このように、図１２の３個のトランジスタＱ８０〜Ｑ８２は、図９の３個のトランジスタＱ６０〜Ｑ６２（又は３個のトランジスタＱ７０〜７２）に対応する。
【００９３】
図１３は、図１２のラッチ信号制御回路５０ａの構成例を示している。ラッチ信号制御回路５０ａ（本発明の活性化信号制御回路）は、アンプ３２に供給されるラッチ信号ＬＴＣＴ（本発明の活性化信号）を生成する回路であり、ラッチ信号ＬＴＣＴがイネーブル状態（ハイレベル）のときにアンプ３２の増幅動作が活性化され、図１２のノードＮ２ａの電位が増幅される。図１３に示すように、ラッチ信号制御回路５０ａは、３個の遅延素子Ｄ３、Ｄ４、Ｄ５と、２個の容量ＣＮ３、ＣＮ４と、２個のインバータＩＮＶ３、ＩＮＶ４と、１個のＮＡＮＤゲートＮＤ３とを含んで構成される。
【００９４】
ラッチ信号制御回路５０ａには、カラム選択信号ＹＳと同期する上述の信号Ｓ（ＹＳ）が入力される。信号Ｓ（ＹＳ）は２段のディレイ素子Ｄ３、Ｄ４により遅延される。これらのディレイ素子Ｄ３、Ｄ４のそれぞれの出力端子には、図１０の容量ＣＮ１、ＣＮ２と同じ構造のＮＭＯＳトランジスタである容量ＣＮ３、ＣＮ４が接続される。よって、容量ＣＮ３、ＣＮ４に印加される遅延制御電圧ＤＬ３、ＤＬ４の役割は、図１０の遅延制御電圧ＤＬ１、ＤＬ２と同様である。２段のディレイ素子Ｄ３、Ｄ４により遅延された信号は、ＮＡＮＤゲートＮＤ３の一方の入力端子及びディレイ素子Ｄ５にそれぞれ入力される。ＮＡＮＤゲートＮＤ３の他方の入力端子には、ディレイ素子Ｄ５で遅延された信号をインバータＩＮＶ３により反転した信号が入力され、ＮＡＮＤゲートＮＤ３の出力はインバータＩＮＶ４により反転された後、ラッチ信号ＬＴＣＴとして出力される。
【００９５】
次に、図１２の読み出し回路の動作について図１４を参照して説明する。図１４は、図１２の読み出し回路各部の動作波形を示しており、最初にセンスアンプ３０ａからローレベルが読み出され、その後にセンスアンプ３０ａからハイレベルが読み出される場合の動作に対応する。図１４では各動作波形を上段、中段、下段に３段に区分して表示しているが、それぞれの表記の意味は第２実施形態の図８で説明した通りである。また、図１４における動作波形の多くは第２実施形態の図８と共通であるため、以下では主に図８と異なる点について説明する。
【００９６】
図１４の前半におけるメモリセルＭＣのローレベルのデータの読み出し動作に際し、初期時点では図８と同様にプリチャージ動作が行われる。その後、リードコマンドが入力されてプリチャージが解除され、タイミングｔ１０以降の読み出し動作時における制御と、読み出し回路各部の電位の変化についても図８と同様である。なお、図１４のノードＮ２ａは図８のノードＮ２に対応し、図１４のラッチ信号ＬＴＣＴは図８のラッチ信号ＬＴＣに対応する。その後、図１４の後半におけるメモリセルＭＣのハイレベルのデータの読み出し動作に際し、タイミングｔ１２以降の読み出し動作時における制御と、読み出し回路各部の電位の変化についても図８と同様である。
【００９７】
図１４において、トランジスタＱ８０、８１の各ゲートに供給される制御電圧ＶＴＧ１、ＶＴＧ２に関しては、第３実施形態の制御電圧ＶＴＧ１、ＶＴＧ２と同様の多様な制御が可能である。すなわち、標準の設定状態（デフォルト）を基準とし（例えば、ＶＴＧ１＝ＶＴＧ、ＶＴＧ２＝ＶＳＳ）、プロセスばらつきに起因するＮＭＯＳトランジスタの閾値電圧Ｖｔｎの変動に応じて制御電圧ＶＴＧ１、ＶＴＧ２の一方を変更することが有効である。また、ラッチ信号ＬＴＣＴの遷移タイミングを補償するために、図１３のラッチ信号御回路５０ａの遅延制御電圧ＤＬ３、ＤＬ４に関しても、第３実施形態の遅延制御電圧ＤＬ１、ＤＬ２と同様の多様な制御が可能である。すなわち、標準の設定状態（デフォルト）を基準とし（例えば、ＤＬ３=ロー、ＤＬ４=ハイ）、ＮＭＯＳトランジスタの閾値電圧Ｖｔｎの変動に応じて制御電圧の一方を変更することが有効である。
【００９８】
以上説明したように第４実施形態の構成によれば、第２実施形態と同様の作用効果に加えて、プロセスばらつきによりＮＭＯＳトランジスタの閾値電圧Ｖｔｎが変動したとしても、電荷転送トランジスタの特性を最適化することができる。この電荷転送トランジスタに並列に接続される補助トランジスタに基づく効果と、活性化信号を供給する活性化信号制御回路に基づく効果については、第３実施形態で説明した通りである。
【００９９】
［情報処理システム］
次に、半導体装置を含むシステムに対して本発明を適用する場合を説明する。図１５は、本実施形態において開示された構成を備える半導体装置１００と、この半導体装置１００の動作を制御するコントローラ２００とを含む情報処理システムの構成例を示している。
【０１００】
半導体装置１００は、メモリセルアレイ１０１と、バックエンド・インターフェース１０２と、フロントエンド・インターフェース１０３とを備えている。メモリセルアレイ１０１には、本実施形態の多数のメモリセルＭＣを含む所定数のメモリセルアレイ１０が配置されている。バックエンド・インターフェース１０２には、図１のメモリセルアレイ１０の周辺の回路群とローカルデータ線ＬＩＯＴ、ＬＩＯＢ及びメインデータ線ＭＩＯＴ、ＭＩＯＢが含まれる。フロントエンド・インターフェース１０３は、コマンドバス及びＩ／Ｏバスを経由して、コントローラ２００との間で通信を行うための機能を有する。なお、図１５では、１個の半導体装置１００のみを示しているが、複数の半導体装置１００を設けてもよい。
【０１０１】
コントローラ２００は、コマンド発行回路２０１と、データ処理回路２０２とを備え、システム全体の動作及び半導体装置１００の動作を制御する。コントローラ２００は、システム内のコマンドバス及びＩ／Ｏバスに接続されることに加え、システム外部とのインターフェースをも備えている。コマンド発行回路２０１は、コマンドバスを経由して半導体装置１００に対してコマンドを送信する。データ処理回路２０２は、Ｉ／Ｏバスを経由して半導体装置１００との間でデータを送受信し、制御に必要な処理を実行する。なお、本実施形態の半導体装置が、図１５のコントローラ２００自体に含まれる構成であってもよい。
【０１０２】
図１５の情報処理システムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載することができる。
【０１０３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１０４】
例えば、第２実施形態におけるセンスラッチ回路４１は、削除することもできる。その場合、ノードＮ１とノードＮ４が同一のノードとなる。
【０１０５】
また、上記実施形態では、階層的なデータ線構成を具備する半導体装置としてのＤＲＡＭの構成を説明したが、これに限られることなく、それぞれ記憶機能部を含むＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般に対して適用可能である。記憶
機能部は、揮発性であっても不揮発性であってもよい。
【０１０６】
また、本発明を適用可能なデバイスとしては、ＳＯＣ(System on Chip)、ＭＣＰ(Multi
chip package)、ＰＯＰ(Package on Package)等の各種半導体装置を挙げることができる。メモリセルＭＣのＰＮ接合部を含むセル構造は問わず、多様なセル構造を採用することができる。メモリセルＭＣの選択トランジスタＱ０の構造としては、ＰＮ接合部を含む縦型トランジスタを採用してもよい。その他のトランジスタにおいても、縦型トランジスタを採用してもよい。
【０１０７】
また、本実施形態の各トランジスタ（本発明の第１のトランジスタ）としては、電界効果トランジスタ（Field Effect Transistor : FET）を用いることができる。ＭＯＳ（Metal Oxide Semiconductor）以外に、ＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる。その他の部分のトランジスタには、ＦＥＴ以外のトランジスタを用いてもよく、バイポーラ型トランジスタを含んでいてもよい。また、Ｎチャンネル型のトランジスタ（ＮＭＯＳトランジスタ）は、第１導電型のトランジスタ、Ｐチャンネル型のトランジスタ（ＰＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。さらに、Ｐチャネル型の半導体基板に限らず、Ｎチャネル型の半導体基板を用いてもよいし、ＳＯＩ（Silicon on Insulator）構造の半導体基板や、それ以外の半導体基板を用いてもよい。
【０１０８】
さらに、本実施形態において、センスアンプ３０、リードアンプ３１、各々のスイッチ回路、各々の電位設定回路の回路形式は、本実施形態の開示内容に限られない。
【符号の説明】
【０１０９】
１０…メモリセルアレイ
１１…センスアンプ列
１２…ワードドライバ
１３…カラム選択回路
１４、１７…スイッチ回路
１５…アレイ制御回路
１６…カラムデコーダ
１８…カラム制御回路
１９…リードアンプ列
２０…ロウデコーダ
２１…クロスエリア
２２…回路（読み出し回路内）
２３…ＶＴＧ生成回路
３０、３０ａ…センスアンプ
３１、３１ａ…リードアンプ
３２…アンプ
４０…プリアンプ
４１…センスラッチ回路
５０、５０ａ…ラッチ信号制御回路
１００…半導体装置
１０１…メモリセルアレイ
１０２…バックエンド・インターフェース
１０３…フロントエンド・インターフェース
２００…コントローラ
２０１…コマンド発行回路
２０２…データ処理回路
ＷＬ…ワード線
ＢＬＴ、ＢＬＢ、ＢＬ…ビット線
ＬＩＯＴ、ＬＩＯＢ、ＬＩＯ…ローカルデータ線
ＭＩＯＴ、ＭＩＯＢ、ＭＩＯ…メインデータ線
Ｑ０…選択トランジスタ
Ｃｓ…キャパシタ
Ｑ１０〜Ｑ２１、Ｑ３０〜Ｑ３９、Ｑ４０〜Ｑ５４、Ｑ６０〜Ｑ６２、Ｑ７０〜Ｑ７２、Ｑ８０〜Ｑ８２…トランジスタ
ＣＴＧ…補償容量
Ｓ１、Ｓ２、ＰＣ、ＰＣＬ、ＰＣＭ、ＰＣ１、ＰＣ２、ＬＴＣ、／ＰＣ、ＷＴ、ＲＴ、ＳＬ、ＳＲ、ＷＥ、ＲＥ…制御信号
ＹＳ…カラム選択信号
ＬＴＣ、ＬＴＣＴ…ラッチ信号
ＲＤ…データ
ＶＰＥＲＩ…内部電源電圧
ＶＢＬＰ…プリチャージ電位
ＶＳＳ…グランド電位
ＶＴＧ、ＶＴＧ１、ＶＴＧ２…制御電圧
ＶＰＬＴ…セルプレート電位
Ｎ１…出力ノード（センスアンプ）
Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６…ノード
ＲＡＴ、ＲＡＢ、Ｎ２、Ｎ２ａ、Ｎ３…ノード（リードアンプ）
Ｎｓ…センスノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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