(57)【要約】【課題】低電源電圧が入力された際に昇圧動作を行い、高電源電圧が入力された際に該高電源電圧と同じ程度の電圧を出力する。【解決手段】インバータ１１にＬｏ信号が入力されるとインバータ１２〜１４の出力がＬｏ信号となる。そして、トランジスタ１５がＯＮし、静電容量１６、ダイオード１７の逆バイアス容量に電源電圧ＶＣＣ２の電荷が充電され、ノードＸの電位は電源電圧ＶＣＣ２となる。続いて、インバータ１１にＨｉ信号が入力されると、トランジスタ１４ａがＯＮし、ノードＸとノードＸ’との電位が略同じとなる。インバータ１３を構成するＰチャネルＭＯＳトランジスタがＯＮし、静電容量１６の容量カップリングによりノードＸ，Ｘ’が昇圧されて出力される。ここで、ダイオード１７は、電源電圧ＶＣＣ１が高電圧領域の電圧レベルの際には、電源電圧ＶＣＣ１の電圧レベルがダイオード１７を介して直流的に出力される。【選択図】図４
2012212801.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の電圧レベルが昇圧作用電圧レベルよりも低い場合、前記入力信号を昇圧した出力信号を出力し、前記入力信号の電圧レベルが前記昇圧作用電圧レベルよりも高い電圧の場合、前記入力電圧と略等しい電圧レベルの出力信号を出力する昇圧回路を有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
さらに、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器を有し、
前記昇圧回路は、
前記Ａ／Ｄ変換器に入力信号を取り込むアナログスイッチ回路に備えられることを特徴とする半導体集積回路装置。
【請求項３】
第１の電源電圧により動作し、入力信号を反転する第１のインバータと、
前記第１の電源電圧の電圧レベルとは異なる第２の電源電圧により動作し、前記第１のインバータから出力される信号を反転して出力する第２のインバータと、
前記第１の電源電圧により動作し、前記第１のインバータから出力される信号を反転して出力する第３のインバータと、
前記第２のインバータの出力部に一方の接続部が接続された静電容量と、
一方の接続部に前記第２の電源電圧が接続され、他方の接続部に前記静電容量の他方の接続部が接続されたプリチャージ用トランジスタと、
前記第３のインバータの出力部にアノードが接続され、カソードに前記静電容量の他方の接続部、および前記プリチャージ用トランジスタの他方の接続部がそれぞれ接続されたダイオードと、
第１、および第２のトランジスタが直列接続された構成からなり、前記第１のトランジスタと前記第２のトランジスタとの接続部に前記プリチャージ用トランジスタのゲートが接続され、前記第１、および前記第２のトランジスタのゲートに前記第１のインバータの出力部がそれぞれ接続され、前記第１のトランジスタの一方の接続部に前記プリチャージ用トランジスタの他方の接続部、前記静電容量の他方の接続部、および前記ダイオードのカソードがそれぞれ接続され、前記第２のトランジスタの他方の接続部が基準電位に接続された第４のインバータとを有する昇圧回路を備え、
前記第２のインバータは、
前記第１のインバータから出力された信号に基づいて、前記静電容量の容量カップリングにより昇圧し、
前記第３のインバータは、
前記入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合に前記ダイオードを介して前記第１のインバータから出力された信号を反転して出力し、
前記第４のインバータは、
前記入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合、前記静電容量の容量カップリングによって昇圧された電圧を出力信号として出力し、前記入力信号が昇圧作用電圧レベルよりも高い電圧レベルの場合、前記ダイオードを介して出力された電圧を出力信号として出力することを特徴とする半導体集積回路装置。
【請求項４】
第１の電源電圧により動作し、入力信号を反転する第１のインバータと、
前記第１の電源電圧の電圧レベルとは異なる第２の電源電圧により動作し、前記第１のインバータから出力される信号を反転して出力する第２のインバータと、
前記第１の電源電圧により動作し、前記第１のインバータから出力される信号を反転して出力する第３のインバータと、
前記第２のインバータの出力部に一方の接続部が接続された静電容量と、
一方の接続部に前記第２の電源電圧が接続され、他方の接続部に前記静電容量の他方の接続部が接続されたプリチャージ用トランジスタと、
前記第３のインバータの出力部にアノードが接続されたダイオードと、
第１、および第２のトランジスタが直列接続された構成からなり、前記第１のトランジスタと前記第２のトランジスタとの接続部に、前記プリチャージ用トランジスタのゲート、および前記ダイオードのカソードがそれぞれ接続され、前記第１、および前記第２のトランジスタのゲートに前記第１のインバータの出力部がそれぞれ接続され、前記第１のトランジスタの一方の接続部に前記プリチャージ用トランジスタの他方の接続部、および前記静電容量の他方の接続部がそれぞれ接続され、前記第２のトランジスタの他方の接続部が基準電位に接続された第４のインバータとを有する昇圧回路を備え、
前記第２のインバータは、
前記第１のインバータから出力された信号に基づいて、前記静電容量の容量カップリングにより昇圧を達成させ、
前記第３のインバータは、
前記入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合に前記第１のインバータから出力された信号を反転して前記ダイオードに出力し、
前記ダイオードは、
前記第３のインバータから出力された電圧を出力信号として出力し、
前記第４のインバータは、
前記入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合に前記静電容量の容量カップリングによって昇圧された電圧を出力信号として出力することを特徴とする半導体集積回路装置。
【請求項５】
第１の電源電圧により動作し、入力信号を反転する第１のインバータと、
前記第１の電源電圧の電圧レベルとは異なる第２の電源電圧により動作し、前記第１のインバータから出力される信号を反転して出力する第２のインバータと、
前記第１の電源電圧により動作し、前記第１のインバータから出力される信号を反転して出力する第３のインバータと、
前記第２のインバータの出力部に一方の接続部が接続された静電容量と、
一方の接続部に前記第２の電源電圧が接続され、他方の接続部に前記静電容量の他方の接続部が接続されたプリチャージ用トランジスタと、
第１、および第２のトランジスタが直列接続された構成からなり、前記第１のトランジスタと前記第２のトランジスタとの接続部に、前記プリチャージ用トランジスタのゲートが接続され、前記第１、および前記第２のトランジスタのゲートに前記第１のインバータの出力部がそれぞれ接続され、前記第１のトランジスタの一方の接続部に前記プリチャージ用トランジスタの他方の接続部、および前記静電容量の他方の接続部がそれぞれ接続され、前記第２のトランジスタの他方の接続部に前記第３のインバータの出力部が接続された第４のインバータと、
前記第２のトランジスタの一方の接続部とアノードが接続され、他方の接続部にカソードが接続されたダイオードとを有する昇圧回路を備え、
前記第２のインバータは、
前記第１のインバータから出力された信号に基づいて、前記静電容量の容量カップリングにより昇圧を達成させ、
前記第３のインバータは、
前記入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合に前記第１のインバータから出力された信号を反転して前記ダイオードに出力し、
前記ダイオードは、
前記第３のインバータから出力された電圧を出力信号として出力し、
前記第４のインバータは、
前記入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合に前記静電容量の容量カップリングによって昇圧された電圧を出力信号として出力することを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記ダイオードは、
前記第２のトランジスタにおいて生じる寄生ダイオードであることを特徴とする半導体集積回路装置。
【請求項７】
請求項３〜６のいずれか１項に記載の半導体集積回路装置において、
前記ダイオード、前記プリチャージ用トランジスタ、および前記第４のインバータは、
前記静電容量と前記昇圧回路に接続される外部負荷との間にレイアウトされていることを特徴とする半導体集積回路装置。
【請求項８】
請求項３〜７のいずれか１項に記載の半導体集積回路装置において、
さらに、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器を有し、
前記昇圧回路は、
前記Ａ／Ｄ変換器に入力信号を取り込むアナログスイッチ回路に備えられることを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記第１の電源電圧は、
前記Ａ／Ｄ変換器を動作させるアナログ系回路の動作電圧であり、
前記第２の電源電圧は、
ロジック系回路を動作させる動作電圧であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に設けられた昇圧回路の昇圧技術に関し、特に、高電圧印加などによる信頼性試験を行う昇圧回路に有効な技術に関する。
【背景技術】
【０００２】
マイクロコンピュータなどの半導体集積回路装置においては、アナログ信号をデジタル信号に変換するＡ／Ｄ(Analog/Digital)変換器を備えたものがある。この場合、半導体集積回路装置のＩ／Ｏ部には、入力信号を取り込むアナログスイッチ回路が備えられている。
【０００３】
アナログスイッチ回路は、アナログ信号を伝達するスイッチ回路である。アナログスイッチ回路は、たとえば、ＰチャネルＭＯＳ(Metal Oxide Semiconductor)のトランジスタとＮチャネルＭＯＳのトランジスタとを並列接続したアナログスイッチ、およびワンショットパルス型昇圧回路から構成されている。
【０００４】
ワンショットパルス型昇圧回路は、アナログスイッチを構成するＮチャネルＭＯＳのトランジスタのＯＮ抵抗を低下させるために、該トランジスタのゲートに入力する電圧を昇圧する回路であり、たとえば、１．８Ｖ程度の入力電圧を２．５Ｖ程度に昇圧して出力する。
【０００５】
この種の半導体集積回路装置における昇圧回路としては、たとえば、アナログスイッチを構成するＮチャネルＭＯＳトランジスタをオフ状態にするタイミングによって、第１、第２容量をデジタル系電源電圧にプリチャージし、昇圧電圧を保持する第３容量をディスチャージする。ＮチャネルＭＯＳトランジスタをオン状態にするタイミングによってアナログ系電源電圧を第１容量に供給し、デジタル系電源電圧を第２容量に供給し、第１容量および第２容量の電荷を第３容量に電荷転送して昇圧電圧を形成するものが知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−３５１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、上記のような半導体集積回路装置に設けられた昇圧回路の昇圧技術では、次のような問題点があることが本発明者により見い出された。
【０００８】
アナログスイッチ回路に用いられる昇圧回路は、低電源電圧動作時においてサンプリングスイッチとなるアナログスイッチのオン抵抗を低減するため可能な限り昇圧を行い、高電源電圧動作時は該アナログスイッチを構成するＭＯＳトランジスタの劣化（破壊）を防ぐため昇圧しすぎないようにする必要がある。
【０００９】
そのため、特許文献１に挙げた昇圧回路では、高電源電圧動作時に低電圧時のような昇圧動作ではなく、降圧動作を行わせることによってＭＯＳトランジスタのゲート破壊を防止している。
【００１０】
半導体装置は、高温、高電圧印加などのストレスを与えることによって初期故障となる半導体チップを選別する信頼性加速試験が行われる。たとえば、高電圧印加によって加速される不良の一例としては、たとえば、ＴＤＤＢ(Time Dependent Dielectric Breakdown)がある。
【００１１】
これは、電圧加速が最も顕著に現われる不良酸化膜破壊であり、酸化膜に一定の電界を印加し続けることにより、酸化膜にかかる電界が破壊限界より低い値であっても時間に依存した破壊が起こる劣化特性である。
【００１２】
しかし、特許文献１における昇圧回路では、信頼性加速試験の際に高電圧を印加しても、前述したように昇圧回路が降圧動作を行ってしまうので、アナログスイッチにテスト用の高電圧を印加することができず、ＴＤＤＢによる正確な評価ができないという問題がある。
【００１３】
本発明の目的は、低電源電圧が入力された際に昇圧動作を行い、高電源電圧が入力された際に該高電源電圧と同じ程度の電圧を出力することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明は、入力信号の電圧レベルが昇圧作用電圧レベルよりも低い場合、該入力信号を昇圧した出力信号を出力し、入力信号の電圧レベルが昇圧作用電圧レベルよりも高い電圧の場合、入力電圧と略等しい電圧レベルの出力信号を出力する昇圧回路を有するものである。
【００１７】
また、本発明は、さらに、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器を有し、昇圧回路は、Ａ／Ｄ変換器に入力信号を取り込むアナログスイッチ回路に備えられるものである。
【００１８】
さらに、本願のその他の発明の概要を簡単に示す。
【００１９】
本発明は、第１の電源電圧により動作し、入力信号を反転する第１のインバータと、該第１の電源電圧の電圧レベルとは異なる低い第２の電源電圧により動作し、第１のインバータから出力される信号を反転して出力する第２のインバータと、第１の電源電圧により動作し、第１のインバータから出力される信号を反転して出力する第３のインバータと、第２のインバータの出力部に一方の接続部が接続された静電容量と、一方の接続部に第２の電源電圧が接続され、他方の接続部に静電容量の他方の接続部が接続されたプリチャージ用トランジスタと、第３のインバータの出力部にアノードが接続され、カソードに静電容量の他方の接続部、およびプリチャージ用トランジスタの他方の接続部がそれぞれ接続されたダイオードと、第１、および第２のトランジスタが直列接続された構成からなり、第１のトランジスタと第２のトランジスタとの接続部にプリチャージ用トランジスタのゲートが接続され、第１、および第２のトランジスタのゲートに第１のインバータの出力部がそれぞれ接続され、第１のトランジスタの一方の接続部にプリチャージ用トランジスタの他方の接続部、静電容量の他方の接続部、およびダイオードのカソードがそれぞれ接続され、第２のトランジスタの他方の接続部が基準電位に接続された第４のインバータとを有する昇圧回路を備え、第２のインバータは、第１のインバータから出力された信号に基づいて、静電容量の容量カップリングにより昇圧し、第３のインバータは、入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合にダイオードを介して第１のインバータから出力された信号を反転して出力し、第４のインバータは、入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合、静電容量の容量カップリングによって昇圧された電圧を出力信号として出力し、入力信号が昇圧作用電圧レベルよりも高い電圧レベルの場合、ダイオードを介して出力された電圧を出力信号として出力するものである。
【００２０】
また、本発明は、第１の電源電圧により動作し、入力信号を反転する第１のインバータと、該第１の電源電圧の電圧レベルとは異なる第２の電源電圧により動作し、第１のインバータから出力される信号を反転して出力する第２のインバータと、第１の電源電圧により動作し、第１のインバータから出力される信号を反転して出力する第３のインバータと、第２のインバータの出力部に一方の接続部が接続された静電容量と、一方の接続部に第２の電源電圧が接続され、他方の接続部に静電容量の他方の接続部が接続されたプリチャージ用トランジスタと、第３のインバータの出力部にアノードが接続されたダイオードと、第１、および第２のトランジスタが直列接続された構成からなり、第１のトランジスタと第２のトランジスタとの接続部に、プリチャージ用トランジスタのゲート、およびダイオードのカソードがそれぞれ接続され、第１、および第２のトランジスタのゲートに第１のインバータの出力部がそれぞれ接続され、第１のトランジスタの一方の接続部にプリチャージ用トランジスタの他方の接続部、および静電容量の他方の接続部がそれぞれ接続され、第２のトランジスタの他方の接続部が基準電位に接続された第４のインバータとを有する昇圧回路を備え、第２のインバータは、第１のインバータから出力された信号に基づいて、静電容量の容量カップリングにより昇圧を達成させ、第３のインバータは、入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合に第１のインバータから出力された信号を反転してダイオードに出力し、ダイオードは、第３のインバータから出力された電圧を出力信号として出力し、第４のインバータは、入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合に静電容量の容量カップリングによって昇圧された電圧を出力信号として出力するものである。
【００２１】
さらに、本発明は、第１の電源電圧により動作し、入力信号を反転する第１のインバータと、該第１の電源電圧の電圧レベルとは異なる第２の電源電圧により動作し、第１のインバータから出力される信号を反転して出力する第２のインバータと、第１の電源電圧により動作し、第１のインバータから出力される信号を反転して出力する第３のインバータと、第２のインバータの出力部に一方の接続部が接続された静電容量と、一方の接続部に第２の電源電圧が接続され、他方の接続部に静電容量の他方の接続部が接続されたプリチャージ用トランジスタと、第１、および第２のトランジスタが直列接続された構成からなり、第１のトランジスタと第２のトランジスタとの接続部に、プリチャージ用トランジスタのゲートが接続され、第１、および第２のトランジスタのゲートに第１のインバータの出力部がそれぞれ接続され、第１のトランジスタの一方の接続部にプリチャージ用トランジスタの他方の接続部、および静電容量の他方の接続部がそれぞれ接続され、第２のトランジスタの他方の接続部に第３のインバータの出力部が接続された第４のインバータと、第２のトランジスタの一方の接続部とアノードが接続され、他方の接続部にカソードが接続されたダイオードとを有する昇圧回路を備え、第２のインバータは、第１のインバータから出力された信号に基づいて、静電容量の容量カップリングにより昇圧を達成させ、第３のインバータは、入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合に第１のインバータから出力された信号を反転してダイオードに出力し、ダイオードは、第３のインバータから出力された電圧を出力信号として出力し、第４のインバータは、入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合に静電容量の容量カップリングによって昇圧された電圧を出力信号として出力するものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
（１）入力信号が低電圧の際に昇圧動作を行って昇圧した出力信号を出力し、信頼性加速試験などにおいて高電圧のテスト用信号が印加された際には、該テスト用信号と略等しい電圧を出力信号として出力することができるので、正確な信頼性評価を行うことができる。
【００２４】
（２）上記（１）により、半導体集積回路装置における信頼性を向上させることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１による半導体集積回路装置の一例を示すブロック図である。
【図２】図１の半導体集積回路装置に設けられたアナログスイッチ回路の接続例を示す説明図である。
【図３】図２のアナログスイッチ回路における構成の一例を示す説明図である。
【図４】図３のアナログスイッチ回路に設けられた昇圧回路における回路構成の一例を示す説明図である。
【図５】図４の昇圧回路における出力特性の一例を示した説明図である。
【図６】図４の昇圧回路におけるダイオード、トランジスタ、およびインバータにおけるレイアウトの一例を示す説明図である。
【図７】図６のＸ−Ｙ断面を示す説明図である。
【図８】図３のスイッチ回路における昇圧回路に寄生する配線寄生容量の一例を示す説明図である。
【図９】図４の昇圧回路におけるダイオード、トランジスタ、およびインバータにおける寄生容量を低減するレイアウトの一例を示す説明図である。
【図１０】図３のスイッチ回路に設けられたスイッチにおけるＯＮ抵抗の説明図である。
【図１１】昇圧回路が設けられていないスイッチ回路におけるスイッチのＯＮ抵抗のシミュレーション結果図である。
【図１２】背景技術において述べた昇圧回路を用いた場合のスイッチのＯＮ抵抗におけるシミュレーション結果図である。
【図１３】図４の昇圧回路を用いたスイッチにおけるＯＮ抵抗のシミュレーション結果図である。
【図１４】本発明の実施の形態２による昇圧回路の一例を示す説明図である。
【図１５】図１４の昇圧回路におけるダイオード、トランジスタ、およびインバータのレイアウトの一例を示す説明図である。
【図１６】図１５のＸ−Ｙ断面を示す説明図である。
【図１７】本発明の実施の形態３による昇圧回路の一例を示す説明図である。
【図１８】図１７の昇圧回路におけるダイオード、トランジスタ、およびインバータのレイアウトの一例を示す説明図である。
【図１９】図１８のＸ−Ｙ断面を示す説明図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置の一例を示すブロック図、図２は、図１の半導体集積回路装置に設けられたアナログスイッチ回路の接続例を示す説明図、図３は、図２のアナログスイッチ回路における構成の一例を示す説明図、図４は、図３のアナログスイッチ回路に設けられた昇圧回路における回路構成の一例を示す説明図、図５は、図４の昇圧回路における出力特性の一例を示した説明図、図６は、図４の昇圧回路におけるダイオード、トランジスタ、およびインバータにおけるレイアウトの一例を示す説明図、図７は、図６のＸ−Ｙ断面を示す説明図、図８は、図３のスイッチ回路における昇圧回路に寄生する配線寄生容量の一例を示す説明図、図９は、図４の昇圧回路におけるダイオード、トランジスタ、およびインバータにおける寄生容量を低減するレイアウトの一例を示す説明図、図１０は、図３のスイッチ回路に設けられたスイッチにおけるＯＮ抵抗の説明図、図１１は、昇圧回路が設けられていないスイッチ回路におけるスイッチのＯＮ抵抗のシミュレーション結果図、図１２は、背景技術において述べた昇圧回路を用いた場合のスイッチのＯＮ抵抗におけるシミュレーション結果図、図１３は、図４の昇圧回路を用いたスイッチにおけるＯＮ抵抗のシミュレーション結果図である。
【００２８】
〈発明の概要〉
本発明の第１の概要は、入力信号の電圧レベルが昇圧作用電圧レベル（電圧Ｖｘ）よりも低い場合、前記入力信号を昇圧した出力信号を出力し、前記入力信号の電圧レベルが前記昇圧作用電圧レベルよりも高い電圧の場合、前記入力電圧と略等しい電圧レベルの出力信号を出力する昇圧回路（昇圧回路１０）を有するものである。
【００２９】
また、昇圧回路は、第１の電源電圧（電源電圧ＶＣＣ１）により動作し、入力信号を反転する第１のインバータ（インバータ１１）と、前記第１の電源電圧の電圧レベルとは異なる低い第２の電源電圧（電源電圧ＶＣＣ２）により動作し、前記第１のインバータから出力される信号を反転して出力する第２のインバータ（インバータ１３）と、第１の電源電圧により動作し、前記第１のインバータから出力される信号を反転して出力する第３のインバータ（インバータ１２）と、前記第２のインバータの出力部に一方の接続部が接続された静電容量（静電容量１６）と、一方の接続部に第２の電源電圧が接続され、他方の接続部に前記静電容量の他方の接続部が接続されたプリチャージ用トランジスタ（トランジスタ１５）と、前記第３のインバータの出力部にアノードが接続され、カソードに前記静電容量の他方の接続部、および前記プリチャージ用トランジスタの他方の接続部がそれぞれ接続されたダイオード（ダイオード１７）と、第１、および第２のトランジスタ（トランジスタ１４ａ，１４ｂ）が直列接続された構成からなり、前記第１のトランジスタと前記第２のトランジスタとの接続部に前記プリチャージ用トランジスタのゲートが接続され、前記第１、および前記第２のトランジスタのゲートに前記第１のインバータの出力部がそれぞれ接続され、前記第１のインバータの一方の接続部に前記プリチャージ用トランジスタの他方の接続部、前記静電容量の他方の接続部、および前記ダイオードのカソードがそれぞれ接続され、前記第２のトランジスタの他方の接続部が基準電位に接続された第４のインバータ（インバータ１４）とを有するものである。
【００３０】
そして、前記第２のインバータは、前記第１のインバータから出力された信号に基づいて、前記静電容量の容量カップリングにより昇圧し、前記第３のインバータは、前記入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合に前記ダイオードを介して前記第１のインバータから出力された信号を反転して出力し、前記第４のインバータは、前記入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合、前記静電容量の容量カップリングによって昇圧された電圧を出力信号として出力し、前記入力信号が昇圧作用電圧レベルよりも高い電圧レベルの場合、前記ダイオードを介して出力された電圧を出力信号として出力する。
【００３１】
以下、上記した概要に基づいて、実施の形態を詳細に説明する。
【００３２】
本実施の形態１において、マイクロコンピュータなどの半導体集積回路装置１には、図１に示すように、４つの周辺部に、外部とのインタフェースとなるＩ／Ｏ領域１ａが設けられている。
【００３３】
そして、Ｉ／Ｏ領域１ａに囲まれるように複数の内部回路が形成されている。内部回路は、たとえば、Ａ／Ｄ変換器２、周辺回路３、ＲＡＭ(Random Access Memory)４、およびメモリ５などからなる。
【００３４】
Ａ／Ｄ変換器２は、図１の右上方のＩ／Ｏ領域１ａの近傍に設けられており、該Ａ／Ｄ変換器２の右側下方には、ＲＡＭ４が設けられている、このＲＡＭ４の左側には、周辺回路３が設けられている。また、図１の左上方から左下方のＩ／Ｏ領域１ａ、および左下方から右下方のＩ／Ｏ領域１ａにかけては、Ｌ字状にメモリ５が設けられている。
【００３５】
周辺回路３は、たとえば、ＣＰＵ(Central Processing Unit)やタイマなどからなる。Ａ／Ｄ変換器２は、Ｉ／Ｏ領域１ａに設けられている後述するアナログスイッチ回路６を介して外部から入力されたアナログ信号をデジタル信号に変換し、周辺回路３のＣＰＵなどに出力する。
【００３６】
ＲＡＭ４は、揮発性半導体メモリであり、データの一時的な保存に用いられる。メモリ５は、フラッシュメモリに例示される不揮発性メモリからなり、半導体集積回路装置１における動作プログラムなどが格納されている。
【００３７】
また、Ａ／Ｄ変換器２近傍のＩ／Ｏ領域１ａ（図１の点線内の領域）には、図２に示すように、複数のアナログスイッチ回路６が形成されている。アナログスイッチ回路６は、半導体集積回路装置１の外部から入力されるアナログ信号をパッドＤを介して取りこむスイッチとして機能する。
【００３８】
図３は、アナログスイッチ回路６における構成の一例を示す説明図である。
【００３９】
アナログスイッチ回路６は、インバータ７，８、スイッチ９、および昇圧回路１０から構成されている。
【００４０】
スイッチ９は、たとえば、ＰチャネルＭＯＳのトランジスタ９ａとＮチャネルＭＯＳのトランジスタ９ｂとが並列接続された構成からなる。インバータ７の入力部には、たとえば、周辺回路３から出力されるスイッチ信号ＳＷＣが入力されるように接続されている。
【００４１】
インバータ７の出力部には、インバータ８の入力部、およびトランジスタ９ａのゲートが接続されている。インバータ８の出力部ｏｕｔには、昇圧回路１０の入力部ｉｎが接続されており、該昇圧回路１０の出力部には、トランジスタ９ｂのゲートが接続されている。
【００４２】
これらインバータ７，８は、動作電圧として電源電圧ＶＣＣ１が供給されている。ここで、電源電圧ＶＣＣ１は、たとえば、Ａ／Ｄ変換動作を行うアナログ系回路の電源電圧である。電源電圧ＶＣＣ１は、多用途の適用を可能とするために、たとえば、１．８Ｖ〜５．０Ｖ程度の広範囲の電源電圧のいずれか任意の電圧において使用される。
【００４３】
スイッチ９の一方の接続部には、アナログ信号が入力される外部ピンが接続されており、該スイッチ９の他方の接続部には、Ａ／Ｄ変換器２の入力部が接続されている。スイッチ信号ＳＷＣは、インバータ７によって反転されて、トランジスタ９ａをＯＮ／ＯＦＦする制御信号として出力される。このように、トランジスタ９ａは、電源電圧ＶＣＣ１に依存した電圧振幅によって制御される。
【００４４】
また、インバータ７によって反転された信号は、インバータ８によって再び反転されて昇圧回路１０に入力される。昇圧回路１０は、インバータ８から出力された信号を昇圧し、トランジスタ９ｂをＯＮ／ＯＦＦする制御信号として出力する。
【００４５】
昇圧回路１０は、電源電圧を昇圧した昇圧電圧をトランジスタ９ｂに供給することにより、該トランジスタ９ｂのゲート−ソース間に加わる電圧が低下することによるトランジスタのＯＮ抵抗の増大を防止する。
【００４６】
図４は、昇圧回路１０における回路構成の一例を示す説明図である。
【００４７】
昇圧回路１０は、図示するように、インバータ１１〜１４、トランジスタ１５、静電容量１６、ならびにダイオード１７から構成されている。また、インバータ１４は、ＰチャネルＭＯＳのトランジスタ１４ａとＮチャネルＭＯＳのトランジスタ１４ｂとを直列接続した構成からなる。同様に、インバータ１１〜１３においても、ＰチャネルＭＯＳのトランジスタ１４ａとＮチャネルＭＯＳのトランジスタ１４ｂとを直列接続した構成からなる。
【００４８】
インバータ１１の入力部（昇圧回路１０の入力部ｉｎ）は、インバータ８（図３）の出力部が接続されており、該インバータ１１の出力部には、インバータ１２の入力部、インバータ１３の入力部、およびインバータ１４の入力部（トランジスタ１４ａ，１４ｂのゲート）がそれぞれ接続されている。
【００４９】
インバータ１１は、インバータ８から出力される信号を反転する。インバータ１３は、インバータ１１から出力された信号に基づいて、静電容量１６の容量カップリングにより昇圧を達成させる。インバータ１２は、後述する高電圧領域におけるパルス入力時には、整流作用をもつダイオード１７を介して直流的に高電圧を出力させる。
【００５０】
インバータ１１，１２には、動作電圧として電源電圧ＶＣＣ１が供給されており、インバータ１３には、動作電圧として電源電圧ＶＣＣ２が供給されている。ここで、電源電圧ＶＣＣ２は、半導体集積回路装置１の周辺回路などのロジック系回路に供給される動作電圧であり、たとえば、１．５Ｖ程度である。
【００５１】
インバータ１２の出力部には、ダイオード１７のアノードが接続されており、インバータ１３の出力部には、静電容量１６の一方の接続部が接続されている。トランジスタ１５の一方の接続部には、電源電圧ＶＣＣ２が接続されており、該トランジスタ１５の他方の接続部には、静電容量１６の他方の接続部、ダイオード１７のカソード、ならびにインバータ１４を構成するトランジスタ１４ａの一方の接続部がそれぞれ接続されている。
【００５２】
トランジスタ１４ａの他方の接続部とトランジスタ１４ｂの一方の接続部がそれぞれ接続されており、該トランジスタ１４ｂの他方の接続部には、グランドＧＮＤ（基準電位）が接続されている。
【００５３】
トランジスタ１４ａとトランジスタ１４ｂとの接続部（インバータ１４の出力部）には、トランジスタ１５のゲートが接続されており、このトランジスタ１４ａとトランジスタ１４ｂとの接続部が昇圧回路１０の出力部ｏｕｔとなる。
【００５４】
インバータ１４は、インバータ１１から出力される信号に基づいて、昇圧電圧を出力する。トランジスタ１５は、インバータ１４から出力される信号の入力前に電源電圧ＶＣＣ２から静電容量１６への電荷の充電を図る。
【００５５】
次に、本実施の形態による昇圧回路１０における動作について説明する。
【００５６】
昇圧回路１０は、図５に示すように、低電圧領域においては、昇圧された出力電圧ＶＯＵＴを出力部ｏｕｔから出力し、高電圧領域においては、電源電圧ＶＣＣ１に正比例した出力電圧ＶＯＵＴを出力部ｏｕｔから出力する出力特性を有した回路である。
【００５７】
図５において、横軸は、電源電圧ＶＣＣ１の電圧レベルを示しており、縦軸は、昇圧回路１０の出力部ｏｕｔから出力される出力電圧ＶＯＵＴの電圧レベルを示している。ここで、低電圧領域とは、たとえば、電源電圧ＶＣＣ１が図５に示す横軸の’電圧ＶＸ’よりも低い電圧レベルのことであり、高電圧領域とは、電源電圧ＶＣＣ１が図５に示す横軸の’電圧ＶＸ’よりも高い電圧レベルのことである。
【００５８】
図５の場合、昇圧回路１０は、電源電圧ＶＣＣ１が、たとえば、３．０Ｖ程度よりも低い場合（低電圧時）には、出力電圧ＶＯＵＴを３．０Ｖ程度まで昇圧して出力し、電源電圧ＶＣＣ１が、たとえば、３．０Ｖ程度よりも高く（高電圧時）なると、出力電圧ＶＯＵＴが電源電圧ＶＣＣ１と略同じ電圧レベル（ＶＣＣ１＝ＶＯＵＴ）となるように出力する。
【００５９】
前述したように、電源電圧ＶＣＣ１は、たとえば、１．８Ｖ〜５．０Ｖ程度の広範囲の電源電圧のいずれか任意の電圧において使用される、一方、高電圧を印加する信頼性加速試験の場合には、電源電圧ＶＣＣ１が、たとえば、７．０Ｖ程度の電圧となり、昇圧回路１０から出力される電圧も略７．０Ｖ程度となる。このように、信頼性加速試験の際には、印加する高電圧（ＶＣＣ＝７．０Ｖ程度）と略同じ電圧をスイッチ９に印加することができる。
【００６０】
図４において、インバータ１１にＬｏ信号が入力されると、該インバータ１１からは、Ｈｉ信号が出力される。これにより、インバータ１２，１３の出力がＬｏ信号となる。また、トランジスタ１４ｂがＯＮすることによってインバータ１４の出力もＬｏ信号となるので、トランジスタ１５がＯＮとなり、該トランジスタ１５を介して静電容量１６、およびダイオード１７の逆バイアス容量に電源電圧ＶＣＣ２の電荷が充電（プリチャージ）される。それにより、図４のノードＸの電位は電源電圧ＶＣＣ２となる。
【００６１】
続いて、インバータ１１にＨｉ信号が入力されると、該インバータ１１から出力された反転信号（Ｌｏ信号）によってインバータ１４のトランジスタ１４ａがＯＮとなる。これにより、ノードＸとノードＸ’（図４）との電位が略同じとなる。
【００６２】
また、インバータ１１からＬｏ信号が出力されることによって、インバータ１３を構成するＰチャネルＭＯＳトランジスタがＯＮとなり、静電容量１６の容量カップリングによってノードＸ、およびノードＸ’が昇圧されて出力される。
【００６３】
ここで、ダイオード１７は、アノードがインバータ１２の出力部に接続され、カソードがノードＸ（トランジスタ１４ａ）に接続されているので、電源電圧ＶＣＣ１が高電圧領域の電圧レベルの際には、電源電圧ＶＣＣ１の電圧レベルがダイオード１７を介して直流的に出力される。
【００６４】
図６は、昇圧回路１０におけるダイオード１７、トランジスタ１５、およびインバータ１４を構成するトランジスタ１４ａ，１４ｂにおけるレイアウトの一例を示す説明図であり、図７は、図６のＸ−Ｙ断面を示す説明図である。
【００６５】
図６、図７において、左側には、ダイオード１７がレイアウトされている。このダイオード１７において、たとえば、Ｐ型半導体基板１８上には、ディープＮウェル１９が形成されている。このディープＮウェル１９の中央部には、Ｐウェル２０が形成されている。
【００６６】
また、Ｐウェル２０の左右には、該Ｐウェル２０を囲うようにＮウェル２１，２２がそれぞれ形成されている。また、Ｐウェル２０左上部には、Ｐ型拡散層２３が形成されており、該Ｐウェル２０右上部には、Ｎ型拡散層２４が形成されている。この場合、Ｐ型拡散層２３がダイオード１７のアノードとなり、Ｎ型拡散層２４がダイオード１７のカソードとして機能する。Ｎウェル２１の上部には、Ｎ型拡散層４０が形成されている。
【００６７】
Ｎ型拡散層４０には、複数のコンタクトＣを介して配線層に形成された電源電圧ＶＣＣ１を供給する配線ＨＰ１が接続されている。また、ダイオード１７のアノードとなるＰ型拡散層２３には、複数のコンタクトＣを介して配線ＨＰ２が接続されている。配線ＨＰ２は、図４に示すノードＢに接続されている。ダイオード１７のカソードとなるＮ型拡散層２４には、コンタクトＣを介して配線ＨＰ３が接続されている。
【００６８】
ダイオード１７の右側には、トランジスタ１５がレイアウトされている。トランジスタ１５においては、Ｐ型半導体基板１８上にＮウェル２５が形成されている。Ｎウェル２５の上部には、左側から右側にかけて、ソース／ドレインとして機能するＰ型拡散層２６，２７、およびバックゲートとして機能するＮ型拡散層２８がそれぞれ任意の間隔で形成されている。Ｐ型拡散層２６とＰ型拡散層２７との間の上方には、ゲート２９が形成されている。
【００６９】
トランジスタ１５のソース／ドレインとして機能するＰ型拡散層２６には、電源電圧ＶＣＣ２が供給される配線ＨＰ４がコンタクトＣを介して接続されている。トランジスタ１５のゲート２９には、コンタクトＣを介して配線ＨＰ５が接続されている。
【００７０】
トランジスタ１５のソース／ドレインとして機能するＰ型拡散層２７、およびバックゲートとして機能するＮ型拡散層２８には、コンタクトＣを介して配線ＨＰ３がそれぞれ接続されている。
【００７１】
トランジスタ１５の右側には、トランジスタ１４ａがレイアウトされている。このトランジスタ１４ａにおいては、Ｐ型半導体基板１８上にＮウェル３０が形成されている。このＮウェル３０の上部には、左側から右側にかけて、バックゲートとして機能するＮ型拡散層３１、ならびにソース／ドレインとして機能するＰ型拡散層３２，３３がそれぞれ任意の間隔で形成されている。そして、Ｐ型拡散層３２とＰ型拡散層３３との間の上方には、ゲート３４が形成されている。
【００７２】
トランジスタ１４ａのバックゲートとして機能するＮ型拡散層３１、ならびにソース／ドレインとして機能するＰ型拡散層３２は、コンタクトＣを介して配線ＨＰ３がそれぞれ接続されている。
【００７３】
トランジスタ１４ａのソース／ドレインとして機能するＰ型拡散層３３は、コンタクトＣを介して配線ＨＰ５に接続されており、該トランジスタ１４ａのゲートには、配線ＨＰ６が接続されている。この配線ＨＰ６は、図４に示すノードＡに接続されている。
【００７４】
また、トランジスタ１４ａの右側には、トランジスタ１４ｂがレイアウトされている。トランジスタ１４ｂにおいては、Ｐ型半導体基板１８上にＰウェル３５が形成されている。
【００７５】
このＰウェル３５の上部には、左側から右側にかけて、ソース／ドレインとして機能するＮ型拡散層３６，３７、およびバックゲートとして機能するＰ型拡散層３８がそれぞれ任意の間隔で形成されている。Ｎ型拡散層３６とＮ型拡散層３７との間の上方には、ゲート３９が形成されている。
【００７６】
トランジスタ１４ｂのソース／ドレインとして機能するＮ型拡散層３６は、コンタクトＣを介して配線ＨＰ５に接続されている。配線ＨＰ５は、昇圧回路１０の出力部ｏｕｔとなる。
【００７７】
トランジスタ１４ｂのゲート３９は、コンタクトＣを介して配線ＨＰ６が接続されており、該トランジスタ１４ｂのソース／ドレインとして機能するＮ型拡散層３７とバックゲートとして機能するＰ型拡散層３８は、グランド（基準電位ＶＳＳ）に接続される配線ＨＰ７に接続されている。
【００７８】
また、トランジスタ１４ｂの右側には、Ｐ型拡散層４９が形成されており、該Ｐ型拡散層４９は、コンタクトＣ、および配線ＨＰ８を介してＰ型半導体基板１８がグランド（基準電位ＶＳＳ）に接続されている。
【００７９】
このように、昇圧回路１０に設けられるダイオード１７を具体的に実現すると、図６、および図７に示したような一般的なデバイス構造となり、特殊な製造プロセスなどは不要である。
【００８０】
図８は、アナログスイッチ回路６のトランジスタ９ｂを含めた昇圧回路１０に寄生する寄生容量の一例を示す説明図である。
【００８１】
昇圧回路１０の昇圧効率を向上させるためには、図８に示す寄生容量Ｃｐ１，Ｃｐ２、および外部負荷容量ＣＬなどをできるだけ削減することが効果的である。ここで、寄生容量Ｃｐ１は、図８に示す昇圧回路１０のトランジスタ１５、静電容量１６、トランジスタ１４ａ、およびダイオード１７を接続する配線Ｈ１に寄生する配線容量である。また、寄生容量Ｃｐ２は、トランジスタ１５、トランジスタ１４ａ，１４ｂ、およびトランジスタ９ｂを接続する配線Ｈ２に寄生する配線容量であり、外部負荷容量ＣＬは、トランジスタ９ｂのゲート容量である。
【００８２】
図９は、寄生容量Ｃｐ１，Ｃｐ２を低減させるのに効果的なレイアウトの一例を示す説明図である。
【００８３】
この場合、図９の上方には、静電容量１６がレイアウトされており、該静電容量１６の下方には、左側から右側にかけて、ダイオード１７、トランジスタ１５、トランジスタ１４ａ、およびトランジスタ１４ｂがそれぞれレイアウトされている。
【００８４】
以下、ダイオード１７、トランジスタ１５、トランジスタ１４ａ、およびトランジスタ１４ｂがレイアウトされて領域を出力論理部ＯＵＴＬという。そして、出力論理部ＯＵＴＬの下方には、トランジスタ９ｂがレイアウトされている。
【００８５】
このように、出力論理部ＯＵＴＬを上下に挟むように静電容量１６とトランジスタ９ｂとをレイアウトすることによって、図示するように、静電容量１６と出力論理部ＯＵＴＬとを接続する配線Ｈ１、およびトランジスタ９ｂと接続される配線Ｈ２の配線距離をどちらも略最短距離で配線接続することができるので、寄生容量Ｃｐ１，Ｃｐ２を大幅に低減することが可能となる。
【００８６】
外部負荷容量ＣＬに比べて寄生容量Ｃｐ１，Ｃｐ２が大きいと、昇圧回路１０の昇圧能力が損なわれることになるが、図９に示すように配線Ｈ１，Ｈ２の配線距離をどちらも略最短距離でレイアウトすることにより、昇圧回路１０の昇圧電圧の生成効率を向上させることができる。
【００８７】
次に、スイッチ９（図３）におけるＯＮ抵抗のシミュレーション方法について説明する。
【００８８】
ここでは、図１０に示すように、スイッチを構成するＰチャネルＭＯＳのトランジスタとＮチャネルＭＯＳトランジスタとのＯＮ抵抗の合成抵抗値をシミュレーションする。たとえば、図１０（ａ）の場合、スイッチに入力される入力電圧は、１．８Ｖ程度である。
【００８９】
このとき、ＰチャネルＭＯＳトランジスタのＯＮ抵抗は、右側の一点鎖線に示す曲線であり、ＮチャネルＭＯＳトランジスタのＯＮ抵抗は、左側の一点鎖線に示す曲線となり、これらトランジスタの合成抵抗が実線に示す曲線となる。
【００９０】
また、図１０（ｂ）では、スイッチに入力される入力電圧（ゲート電圧）が２．５Ｖ程度であり、これにより、ＮチャネルＭＯＳトランジスタのインピーダンスが低下する。よって、入力電圧が２．５Ｖ程度の場合のＮチャネルＭＯＳトランジスタのＯＮ抵抗（一点鎖線に示す曲線）は、１．８Ｖ程度の入力電圧の場合のＯＮ抵抗（左側の破線に示す曲線）よりも小さくなり、スイッチを構成する２つのトランジスタの合成抵抗（実線に示す曲線）が小さくなる。
【００９１】
図１１〜図１３は、図１０に示したシミュレーションによるスイッチ９（図３）のＯＮ抵抗のシミュレーション結果の一例を示す説明図である。
【００９２】
図１１は、昇圧回路が設けられておらず、そのために電源電圧ＶＣＣ１が昇圧されずにスイッチ９に入力された際のシミュレーション結果を示すものであり、図１１（ａ）は、電源電圧ＶＣＣ１が、スイッチ９の低電圧使用時の電圧レベルである１．８Ｖ程度であり、図１１（ｂ）は、電源電圧ＶＣＣ１が、たとえば約７．０Ｖ程度であり、信頼性加速試験などを行う場合に入力される電圧レベルである。
【００９３】
また、図１２は、背景技術において述べた昇圧回路を用いた場合のスイッチのＯＮ抵抗のシミュレーション結果を示すものでる。図１２の昇圧回路は、先に述べたように、低電源電圧動作時にスイッチのオン抵抗を低減するため昇圧動作を行い、高電源電圧動作時はスイッチを構成するトランジスタの劣化（破壊）を防ぐため電源電圧ＶＣＣ１を降圧して出力する。
【００９４】
この場合も、図１１（ａ）は、電源電圧ＶＣＣ１が、スイッチ９が低電圧動作時の電圧レベルである１．８Ｖ程度である。また、図１１（ｂ）は、電源電圧ＶＣＣ１が、たとえば約７．０Ｖ程度の信頼性加速試験などを行う場合の電圧レベルである。
【００９５】
図１３は、本発明による昇圧回路１０を用いたスイッチ９におけるＯＮ抵抗のシミュレーション結果の一例を示す説明図である。ここでも、図１３（ａ）は、電源電圧ＶＣＣ１がスイッチ９が低電圧動作時の電圧レベルである１．８Ｖ程度であり、図１１（ｂ）は、電源電圧ＶＣＣ１が信頼性加速試験などを行う場合に入力される電圧レベル、たとえば約７．０Ｖ程度となっている。
【００９６】
まず、図１１（ａ）、図１２（ａ）、および図１３（ａ）に示す電源電圧ＶＣＣ１が１．８Ｖ程度の場合について説明する。
【００９７】
昇圧回路が設けられていないと、１．８Ｖ程度の低い電圧がトランジスタ９ｂのゲート電圧として入力されることになり、トランジスタ９ｂのインピーダンスが高くなり、その結果、図１１（ａ）に示すように、スイッチ９の合成抵抗も非常に大きな値となってしまう。
【００９８】
また、背景技術において述べた昇圧回路を用いた場合には、該昇圧回路によって電源電圧ＶＣＣ１が昇圧された後、トランジスタ９ｂのゲート電圧として入力されるので該トランジスタ９ｂのインピーダンスが低くなり、その結果として、図１２（ａ）に示すように、スイッチ９の合成抵抗が小さくなる。
【００９９】
昇圧回路１０を用いた場合も、該昇圧回路１０によって電源電圧ＶＣＣ１が昇圧されてトランジスタ９ｂのゲート電圧として入力されるのでインピーダンスが低くなり、図１３（ａ）に示すように、スイッチ９の合成抵抗を小さくすることができる。
【０１００】
続いて、図１１（ｂ）、図１２（ｂ）、および図１３（ｂ）に示す電源電圧ＶＣＣ１が７．０Ｖ程度の場合について説明する。
【０１０１】
昇圧回路が設けられていない場合には、７．０Ｖ程度の高い電圧がトランジスタ９ｂのゲート電圧として入力され、該トランジスタ９ｂのインピーダンスが低くなる。その結果、図１１（ｂ）に示すように、スイッチ９の合成抵抗も低い値となる。
【０１０２】
また、背景技術において述べた昇圧回路を用いた場合には、該昇圧回路によって、７．０Ｖ程度の電源電圧ＶＣＣ１が降圧されてしまい、７．０Ｖ程度よりも低い電圧（たとえば約４．５Ｖ程度）がトランジスタ９ｂのゲート電圧として入力される。それによって、トランジスタ９ｂのインピーダンスが高くなり、その結果として、図１２（ｂ）に示すように、スイッチ９の合成抵抗が大きくなる。
【０１０３】
昇圧回路１０を用いた場合には、該昇圧回路１０から、７．０Ｖ程度の電源電圧ＶＣＣ１に略等しい電圧が出力され、トランジスタ９ｂのゲート電圧として入力される。よって、トランジスタ９ｂは、図１１（ｂ）に示した昇圧回路がない場合と同程度のＯＮ抵抗となり、図１３（ｂ）に示すように、スイッチ９の合成抵抗を小さくすることができる。
【０１０４】
このように、昇圧回路１０を用いた場合には、電源電圧ＶＣＣ１が、３．０Ｖ程度までは昇圧した電圧をトランジスタ９ｂに出力し、電源電圧ＶＣＣ１が、３．０Ｖ程度よりも高くなると、該電源電圧ＶＣＣ１と略同じ電圧レベルの電圧をトランジスタ９ｂに出力するので、通常動作時の電源電圧（たとえば、電源電圧ＶＣＣ１が１．８Ｖ〜５．０Ｖ程度）では、スイッチ９のＯＮ抵抗を大幅に低減しながら、信頼性加速試験などにおいて、たとえば、７．０Ｖ程度の高い電圧レベルの電源電圧ＶＣＣ１をスイッチ９に印加することも可能とすることができる。
【０１０５】
よって、信頼性加速試験などにおいて、正確なテスト用の電圧レベルをスイッチ９に印加することが可能となり、トランジスタ９ａ，９ｂの高精度な評価を行うことができる。
【０１０６】
それにより、本実施の形態１によれば、昇圧回路１０により、スイッチ９のＯＮ抵抗を低減させながら、スイッチ９を構成するトランジスタ９ａ，９ｂの高精度な信頼性加速試験を実施することができる。
【０１０７】
（実施の形態２）
図１４は、本発明の実施の形態２による昇圧回路の一例を示す説明図、図１５は、図１４の昇圧回路におけるダイオード、トランジスタ、およびインバータのレイアウトの一例を示す説明図、図１６は、図１５のＸ−Ｙ断面を示す説明図である。
【０１０８】
〈発明の概要〉
本発明の第２の概要は、第１の電源電圧により動作し、入力信号を反転する第１のインバータ（インバータ１１）と、前記第１の電源電圧の電圧レベルとは異なる第２の電源電圧により動作し、前記第１のインバータから出力される信号を反転して出力する第２のインバータ（インバータ１３）と、第１の電源電圧により動作し、前記第１のインバータから出力される信号を反転して出力する第３のインバータ（インバータ１２）と、前記第２のインバータの出力部に一方の接続部が接続された静電容量（静電容量１６）と、一方の接続部に第２の電源電圧が接続され、他方の接続部に前記静電容量の他方の接続部が接続されたプリチャージ用トランジスタ（トランジスタ１５と、前記第３のインバータの出力部にアノードが接続されたダイオード（ダイオード１７）と、第１、および第２のトランジスタ（トランジスタ１４ａ，１４ｂ）が直列接続された構成からなり、前記第１のトランジスタと前記第２のトランジスタとの接続部に、前記プリチャージ用トランジスタのゲート、および前記ダイオードのカソードがそれぞれ接続され、前記第１、および前記第２のトランジスタのゲートに前記第１のインバータの出力部がそれぞれ接続され、前記第１のトランジスタの一方の接続部に前記プリチャージ用トランジスタの他方の接続部、および前記静電容量の他方の接続部がそれぞれ接続され、前記第２のトランジスタの他方の接続部が基準電位に接続された第４のインバータ（インバータ１４）とを有する昇圧回路を備えたものである。
【０１０９】
また、前記第２のインバータは、前記第１のインバータから出力された信号に基づいて、前記静電容量の容量カップリングにより昇圧を達成させ、前記第３のインバータは、前記入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合に前記第１のインバータから出力された信号を反転して前記ダイオードに出力し、前記ダイオードは、前記第３のインバータから出力された電圧を出力信号として出力し、前記第４のインバータは、前記入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合に前記静電容量の容量カップリングによって昇圧された電圧を出力信号として出力するものである。
【０１１０】
以下、上記した概要に基づいて、実施の形態を詳細に説明する。
【０１１１】
本実施の形態２において、マイクロコンピュータなどの半導体集積回路装置１は、前記実施の形態１の図１と同様の構成からなる。また、半導体集積回路装置１（図１）に設けられたアナログスイッチ回路６においても、前記実施の形態１の図２と同様の構成からなり、異なる点は、昇圧回路１０の構成である。
【０１１２】
昇圧回路１０は、図１４に示すように、インバータ１１〜１４、トランジスタ１５、静電容量１６、ならびにダイオード１７からなり、前記実施の形態１の図４における昇圧回路１０と異なるところは、ダイオード１７のカソードが、インバータ１４の出力部（トランジスタ１４ａとトランジスタ１４ｂとの接続部）、およびトランジスタ１５のゲートにそれぞれ接続されている点である。その他の接続構成、および動作については、図４と同様であるので、説明は省略する。
【０１１３】
このように、ダイオード１７のカソードを、昇圧回路１０の出力部であるインバータ１４の出力部、およびトランジスタ１５のゲートに接続することにより、電源電圧ＶＣＣ１が高電圧領域（電源電圧ＶＣＣ１が図５に示す横軸の’電圧ＶＸ’よりも高い電圧レベル）の場合に、電源電圧ＶＣＣ１と略同じ電圧レベルの電圧をダイオード１７を介して直接トランジスタ９ｂ（図３）に供給することができる。
【０１１４】
図１５は、昇圧回路１０におけるダイオード１７、トランジスタ１５、およびインバータ１４を構成するトランジスタ１４ａ，１４ｂのレイアウトの一例を示す説明図であり、図１６は、図１５のＸ−Ｙ断面を示す説明図である。
【０１１５】
図１５、図１６において、左側には、ダイオード１７がレイアウトされている。このダイオード１７において、たとえば、Ｐ型半導体基板１８上には、ディープＮウェル１９が形成されている。このディープＮウェル１９の中央部には、Ｐウェル２０が形成されている。
【０１１６】
また、Ｐウェル２０の左右には、該Ｐウェル２０を囲むようにＮウェル２１，２２がそれぞれ形成されている。また、Ｐウェル２０左上部には、Ｐ型拡散層２３が形成されており、該Ｐウェル２０右上部には、Ｎ型拡散層２４が形成されている。この場合、Ｐ型拡散層２３がダイオード１７のアノードとなり、Ｎ型拡散層２４がダイオード１７のカソードとして機能する。Ｎウェル２１の上部には、Ｎ型拡散層４０が形成されている。
【０１１７】
Ｎ型拡散層４０には、複数のコンタクトＣを介して配線層に形成された電源電圧ＶＣＣ１を供給する配線ＨＰ１が接続されている。また、ダイオード１７のアノードとなるＰ型拡散層２３には、複数のコンタクトＣを介して配線ＨＰ２が接続されている。配線ＨＰ２は、図１４に示すノードＢに接続されている。ダイオード１７のカソードとなるＮ型拡散層２４には、コンタクトＣを介して配線ＨＰ９が接続されている。
【０１１８】
ダイオード１７の右側には、トランジスタ１５がレイアウトされている。トランジスタ１５においては、Ｐ型半導体基板１８上にＮウェル２５が形成されている。Ｎウェル２５の上部には、左側から右側にかけて、ソース／ドレインとして機能するＰ型拡散層２６，２７、およびバックゲートとして機能するＮ型拡散層２８がそれぞれ任意の間隔で形成されている。Ｐ型拡散層２６とＰ型拡散層２７との間の上方には、ゲート２９が形成されている。
【０１１９】
トランジスタ１５のソース／ドレインとして機能するＰ型拡散層２６には、電源電圧ＶＣＣ２が供給される配線ＨＰ４がコンタクトＣを介して接続されている。トランジスタ１５のゲート２９には、コンタクトＣを介して配線ＨＰ９が接続されている。
【０１２０】
トランジスタ１５のソース／ドレインとして機能するＰ型拡散層２７、およびバックゲートとして機能するＮ型拡散層２８には、コンタクトＣを介して配線ＨＰ１０がそれぞれ接続されている。
【０１２１】
トランジスタ１５の右側には、トランジスタ１４ａがレイアウトされている。このトランジスタ１４ａにおいては、Ｐ型半導体基板１８上にＮウェル３０が形成されている。このＮウェル３０の上部には、左側から右側にかけて、バックゲートとして機能するＮ型拡散層３１、ならびにソース／ドレインとして機能するＰ型拡散層３２，３３がそれぞれ任意の間隔で形成されている。そして、Ｐ型拡散層３２とＰ型拡散層３３との間の上方には、ゲート３４が形成されている。
【０１２２】
トランジスタ１４ａのバックゲートとして機能するＮ型拡散層３１、ならびにソース／ドレインとして機能するＰ型拡散層３２は、コンタクトＣを介して配線ＨＰ１０がそれぞれ接続されている。
【０１２３】
トランジスタ１４ａのソース／ドレインとして機能するＰ型拡散層３３は、コンタクトＣを介して配線ＨＰ９に接続されており、該トランジスタ１４ａのゲートには、配線ＨＰ６が接続されている。この配線ＨＰ６は、図１４に示すノードＡに接続されている。
【０１２４】
また、トランジスタ１４ａの右側には、トランジスタ１４ｂがレイアウトされている。トランジスタ１４ｂにおいては、Ｐ型半導体基板１８上にＰウェル３５が形成されている。
【０１２５】
このＰウェル３５の上部には、左側から右側にかけて、ソース／ドレインとして機能するＮ型拡散層３６，３７、およびバックゲートとして機能するＰ型拡散層３８がそれぞれ任意の間隔で形成されている。Ｎ型拡散層３６とＮ型拡散層３７との間の上方には、ゲート３９が形成されている。
【０１２６】
トランジスタ１４ｂのソース／ドレインとして機能するＮ型拡散層３６は、コンタクトＣを介して配線ＨＰ９に接続されている。配線ＨＰ９は、昇圧回路１０の出力部ｏｕｔとなる。
【０１２７】
トランジスタ１４ｂのゲート３９は、コンタクトＣを介して配線ＨＰ９が接続されており、該トランジスタ１４ｂのソース／ドレインとして機能するＮ型拡散層３７とバックゲートとして機能するＰ型拡散層３８は、グランド（基準電位ＶＳＳ）に接続される配線ＨＰ７に接続されている。
【０１２８】
また、トランジスタ１４ｂの右側には、Ｐ型拡散層４９が形成されており、該Ｐ型拡散層４９は、コンタクトＣ、および配線ＨＰ８を介してＰ型半導体基板１８がグランド（基準電位ＶＳＳ）に接続されている。
【０１２９】
ここでも、昇圧回路１０に設けられるダイオード１７を具体的に実現する場合には、図１５、および図１６に示したような一般的なデバイス構造で実現可能であり、特殊な製造プロセスなどは不要である。
【０１３０】
それにより、本実施の形態２においても、昇圧回路１０により、スイッチ９のＯＮ抵抗を低減させながら、スイッチ９を構成するトランジスタ９ａ，９ｂの高精度な信頼性加速試験を実施することができる。
【０１３１】
（実施の形態３）
図１７は、本発明の実施の形態３による昇圧回路の一例を示す説明図、図１８は、図１７の昇圧回路におけるダイオード、トランジスタ、およびインバータのレイアウトの一例を示す説明図、図１９は、図１８のＸ−Ｙ断面を示す説明図である。
【０１３２】
〈発明の概要〉
本発明の第３の概要は、第１の電源電圧により動作し、入力信号を反転する第１のインバータ（インバータ１１）と、前記第１の電源電圧の電圧レベルとは異なる低い第２の電源電圧により動作し、前記第１のインバータから出力される信号を反転して出力する第２のインバータ（インバータ１３）と、第１の電源電圧により動作し、前記第１のインバータから出力される信号を反転して出力する第３のインバータ（インバータ１２）と、前記第２のインバータの出力部に一方の接続部が接続された静電容量（静電容量１６）と、一方の接続部に第２の電源電圧が接続され、他方の接続部に前記静電容量の他方の接続部が接続されたプリチャージ用トランジスタ（トランジスタ１５）と、第１、および第２のトランジスタ（トランジスタ１４ａ，１４ｂ）が直列接続された構成からなり、前記第１のトランジスタと前記第２のトランジスタとの接続部に、前記プリチャージ用トランジスタのゲートが接続され、前記第１、および前記第２のトランジスタのゲートに前記第１のインバータの出力部がそれぞれ接続され、前記第１のトランジスタの一方の接続部に前記プリチャージ用トランジスタの他方の接続部、および前記静電容量の他方の接続部がそれぞれ接続され、前記第２のトランジスタの他方の接続部に前記第３のインバータの出力部が接続された第４のインバータ（インバータ１４）と、前記第２のトランジスタの一方の接続部とアノードが接続され、他方の接続部にカソードが接続されたダイオード（ダイオードＤ１）とを有する昇圧回路を備えている。
【０１３３】
この昇圧回路において、前記第２のインバータは、前記第１のインバータから出力された信号に基づいて、前記静電容量の容量カップリングにより昇圧を達成させ、前記第３のインバータは、前記入力信号の電圧レベルが昇圧作用電圧レベルよりも高い場合に前記第１のインバータから出力された信号を反転して前記ダイオードに出力し、前記ダイオードは、前記第３のインバータから出力された電圧を出力信号として出力し、前記第４のインバータは、前記入力信号が昇圧作用電圧レベルよりも低い電圧レベルの場合に前記静電容量の容量カップリングによって昇圧された電圧を出力信号として出力するものである。
【０１３４】
以下、上記した概要に基づいて、実施の形態を詳細に説明する。
【０１３５】
本実施の形態３においては、前記実施の形態２の図１４における昇圧回路１０のダイオード１７をトランジスタの寄生ダイオードによって実現する構成となっている。この場合、昇圧回路１０は、図１７に示すように、インバータ１１〜１４、トランジスタ１５、および静電容量１６からなる。
【０１３６】
インバータ１２の出力部は、インバータ１４を構成するトランジスタ１４ｂの他方の接続部に接続されている。また、トランジスタ１４ｂの他方の接続部には、該トランジスタ１４ｂのバックゲートを接続し、この接続により生じた寄生ダイオードＤ１を利用する。また、ダイオード１７を除くその他の接続構成においては、前記実施の形態２の図１７と同様であるので説明は省略する。
【０１３７】
この場合、図１７の昇圧回路１０においても、電源電圧ＶＣＣ１が高電圧領域（電源電圧ＶＣＣ１が図５に示す横軸の’電圧ＶＸ’よりも高い電圧レベル）の場合に、電源電圧ＶＣＣ１と略同じ電圧レベルの電圧を寄生ダイオードＤ１を介して直接トランジスタ９ｂ（図３）に供給することができる。
【０１３８】
図１８は、図１７の昇圧回路１０におけるダイオード１７、トランジスタ１５、およびインバータ１４を構成するトランジスタ１４ａ，１４ｂのレイアウトの一例を示す説明図であり、図１９は、図１８のＸ−Ｙ断面を示す説明図である。
【０１３９】
図１８、図１９において、左側には、トランジスタ１５がレイアウトされている。トランジスタ１５においては、Ｐ型半導体基板１８上にＮウェル２５が形成されている。Ｎウェル２５の上部には、左側から右側にかけて、ソース／ドレインとして機能するＰ型拡散層２６，２７、およびバックゲートとして機能するＮ型拡散層２８がそれぞれ任意の間隔で形成されている。Ｐ型拡散層２６とＰ型拡散層２７との間の上方には、ゲート２９が形成されている。
【０１４０】
トランジスタ１５のソース／ドレインとして機能するＰ型拡散層２６には、電源電圧ＶＣＣ２が供給される配線ＨＰ４がコンタクトＣを介して接続されている。トランジスタ１５のゲート２９には、コンタクトＣを介して配線ＨＰ９が接続されている。
【０１４１】
トランジスタ１５のソース／ドレインとして機能するＰ型拡散層２７、およびバックゲートとして機能するＮ型拡散層２８には、コンタクトＣを介して配線ＨＰ１０がそれぞれ接続されている。
【０１４２】
トランジスタ１５の右側には、トランジスタ１４ａがレイアウトされている。このトランジスタ１４ａにおいては、Ｐ型半導体基板１８上にＮウェル３０が形成されている。このＮウェル３０の上部には、左側から右側にかけて、バックゲートとして機能するＮ型拡散層３１、ならびにソース／ドレインとして機能するＰ型拡散層３２，３３がそれぞれ任意の間隔で形成されている。そして、Ｐ型拡散層３２とＰ型拡散層３３との間の上方には、ゲート３４が形成されている。
【０１４３】
トランジスタ１４ａのバックゲートとして機能するＮ型拡散層３１、ならびにソース／ドレインとして機能するＰ型拡散層３２は、コンタクトＣを介して配線ＨＰ１０がそれぞれ接続されている。
【０１４４】
トランジスタ１４ａのソース／ドレインとして機能するＰ型拡散層３３は、コンタクトＣを介して配線ＨＰ９に接続されており、該トランジスタ１４ａのゲートには、配線ＨＰ６が接続されている。この配線ＨＰ６は、図１７に示すノードＡに接続されている。
【０１４５】
また、トランジスタ１４ａの右側には、トランジスタ１４ｂがレイアウトされている。トランジスタ１４ｂにおいては、Ｐ型半導体基板１８上には、ディープＮウェル４０ａが形成されている。このディープＮウェル４０ａの中央部には、Ｐウェル４１が形成されている。
【０１４６】
また、Ｐウェル４１の左右には、該Ｐウェル４１を挟むようにＮウェル４２，４３がそれぞれ形成されている。また、Ｐウェル４１左上部には、ソース／ドレインとして機能するＮ型拡散層４４が形成されており、Ｎ型拡散層４４の右側には、ソース／ドレインとして機能するＮ型拡散層４５が形成されている。ここで、トランジスタ１４ｂの寄生ダイオードＤ１は、Ｐウェル４１とＮ型拡散層４４とのＰＮ接合によって形成されている。
【０１４７】
このＮ型拡散層４５の右側には、バックゲートとして機能するＰ型拡散層４６が形成されている。Ｎ型拡散層４４とＮ型拡散層４５との間の上方には、ゲート４７が形成されている。
【０１４８】
Ｎ型拡散層４４は、コンタクトＣを介して配線ＨＰ９が接続されており、ゲート４７には、コンタクトＣを介して配線ＨＰ６が接続されている。Ｎ型拡散層４５、およびＰ型拡散層４６には、コンタクトＣを介して配線ＨＰ１１が接続されている。配線ＨＰ１１は、図１７に示すノードＢに接続されている。
【０１４９】
また、Ｎウェル４３の上部には、Ｎ型拡散層４８が形成されており、このＮ型拡散層４８は、コンタクトＣを介して電源電圧ＶＣＣ１を供給する配線ＨＰ１２に接続されている。
【０１５０】
トランジスタ１４ｂの右側には、Ｐ型拡散層４９が形成されており、該Ｐ型拡散層４９は、コンタクトＣ、および配線ＨＰ８を介してＰ型半導体基板１８がグランド（基準電位ＶＳＳ）に接続されている。
【０１５１】
このように、トランジスタ１４ｂの寄生ダイオードＤ１を用いる構成とすることによって、ダイオード１７が不要となり、レイアウト面積を低減させるができる。
【０１５２】
それにより、本実施の形態３では、昇圧回路１０におけるレイアウト面積を低減しながら、スイッチ９を構成するトランジスタ９ａ，９ｂの高精度な信頼性加速試験を実施することができる。
【０１５３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１５４】
本発明は、昇圧回路における昇圧動作の制御技術に適している。
【符号の説明】
【０１５５】
１  半導体集積回路装置
１ａ  Ｉ／Ｏ領域
２  Ａ／Ｄ変換器
３  周辺回路
４  ＲＡＭ
５  メモリ
６  アナログスイッチ回路
７  インバータ
８  インバータ
９  スイッチ
９ａ  トランジスタ
９ｂ  トランジスタ
１０  昇圧回路
１１  インバータ
１２  インバータ
１３  インバータ
１４  インバータ
１４ａ  トランジスタ
１４ｂ  トランジスタ
１５  トランジスタ
１６  静電容量
１７  ダイオード
１８  Ｐ型半導体基板
１９  ディープＮウェル
２０  Ｐウェル
２１  Ｎウェル
２２  Ｎウェル
２３  Ｐ型拡散層
２４  Ｎ型拡散層
２５  Ｎウェル
２６  Ｐ型拡散層
２７  Ｐ型拡散層
２８  Ｎ型拡散層
２９  ゲート
３０  Ｎウェル
３１  Ｎ型拡散層
３２  Ｐ型拡散層
３３  Ｐ型拡散層
３４  ゲート
３５  Ｐウェル
３６  Ｎ型拡散層
３７  Ｎ型拡散層
３８  Ｐ型拡散層
３９  ゲート
４０  Ｎ型拡散層
４０ａ  ディープＮウェル
４１  Ｐウェル
４２  Ｎウェル
４３  Ｎウェル
４４  Ｎ型拡散層
４５  Ｎ型拡散層
４６  Ｐ型拡散層
４７  ゲート
４８  Ｎ型拡散層
４９  Ｐ型拡散層
Ｃ  コンタクト
Ｄ  パッド
Ｈ１  配線
Ｈ２  配線
ＨＰ１〜ＨＰ１２  配線
Ｃｐ１  寄生容量
Ｃｐ２  寄生容量
ＣＬ  外部負荷容量
ＯＵＴＬ  出力論理部
Ｄ１  寄生ダイオード
【図１】
2012212801.tif 000003
【図２】
2012212801.tif 000004
【図３】
2012212801.tif 000005
【図４】
2012212801.tif 000006
【図５】
2012212801.tif 000007
【図６】
2012212801.tif 000008
【図７】
2012212801.tif 000009
【図８】
2012212801.tif 000010
【図９】
2012212801.tif 000011
【図１０】
2012212801.tif 000012
【図１１】
2012212801.tif 000013
【図１２】
2012212801.tif 000014
【図１３】
2012212801.tif 000015
【図１４】
2012212801.tif 000016
【図１５】
2012212801.tif 000017
【図１６】
2012212801.tif 000018
【図１７】
2012212801.tif 000019
【図１８】
2012212801.tif 000020
【図１９】
2012212801.tif 000021