(57)【要約】【課題】信号の反射損や挿入損が小さく、信号を正常に伝播させることが可能な配線基板を提供すること。【解決手段】複数の絶縁層１１〜１７が積層されて成る絶縁基板１０と、絶縁基板１０の下面に形成されたペア伝送路用の外部接続パッドのペア４１，４２と、絶縁層１１〜１７間に配設されており、外部接続パッドのペア４１，４２に対応する位置に開口部９１ａ〜９６ａが形成された複数の導体層２２〜２７と、開口部９１ａ〜９６ａ内に対応する位置において外部接続パッドのペア４１，４２に電気的に接続されて複数の絶縁層１１〜１７を貫通する貫通導体５２〜５７とを備える配線基板であって、導体層２２〜２７は、開口部９１ａ〜９６ａを取り囲む電源パターン９１〜９６をその周囲の電源層７３〜７８から独立して有するとともに上下の電源パターン９１〜９６同士が貫通導体５２〜５７により同じ電源電位に接続されている。【選択図】図３
2012033529.tif 000002
【特許請求の範囲】
【請求項１】
複数の絶縁層が積層されて成る絶縁基板と、該絶縁基板の下面に形成されたペア伝送路用の外部接続パッドのペアと、前記絶縁層間に配設されており、前記外部接続パッドのペアに対応する位置に開口部が形成された複数の導体層と、前記開口部内に対応する位置において前記外部接続パッドのペアに電気的に接続されて前記複数の絶縁層を貫通する貫通導体とを備える配線基板であって、前記導体層は、前記開口部を取り囲む電源パターンをその周囲の導体層から独立して有するとともに上下の前記電源パターン同士が貫通導体により同じ電源電位に接続されていることを特徴とする配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路素子等の半導体素子を搭載するための配線基板に関するものである。
【背景技術】
【０００２】
半導体素子を搭載するための小型の配線基板は、複数の絶縁層が積層されて成る絶縁基板の内部および表面に配線導体用の複数の導体層が配置されているとともに絶縁層を貫通する貫通導体により上下の配線導体同士が接続された多層配線構造をしている。絶縁基板の上面中央部には半導体素子の電極が半田バンプ等を介して電気的に接続される複数の半導体素子接続パッドが形成されており、絶縁基板の下面には外部電気回路基板の配線導体に半田ボール等を介して電気的に接続される外部接続パッドが形成されている。これらの半導体素子接続パッドと外部接続パッドとは、所定のもの同士が絶縁基板の表面および内部に配置された配線導体および貫通導体により互いに電気的に接続されている。
【０００３】
ところで近時、半導体素子を搭載するための配線基板においては、高周波伝送における電気的ロスの少ない形態が要求されている。そこで、信号用の伝送路として互いに差動線路として機能するペア伝送路を備えた配線基板が使用されている。ペア伝送路は、絶縁基板の表面または内部に互いに所定間隔で平行に延びる２本の帯状配線導体をペアとして設けるとともに、このペアをなす２本の帯状配線導体の上下や左右に接地または電源用導体を所定の間隔で設けてインピーダンス整合させることにより形成されている。また、ペアをなす帯状配線導体と上下の導体層との接続に使用される貫通導体も所定の間隔でペアをなして隣接するようにして設けられている。
【０００４】
上述のようなペア伝送路を有する配線基板における従来の例を図４に示す。従来の配線基板２００は、図４に示すように、コア用の絶縁層１１４の上面にビルドアップ用の絶縁層１１３，１１２および１１１を積層するとともに絶縁層１１４の下面にビルドアップ用の絶縁層１１５，１１６および１１７を積層して成る絶縁基板１１０の上下面および各絶縁層１１１，１１２，１１３，１１４，１１５，１１６，１１７の間に配線導体用の導体層１２１，１２２，１２３，１２４，１２５，１２６，１２７，１２８が配置されて成る。
【０００５】
絶縁基板１１０の上面中央部には半導体素子Ｓの電極端子に半田バンプＢ１を介して電気的に接続される半導体素子接続パッド１３０が形成されており、絶縁基板１１０の下面には外部電気回路基板の配線導体に図示しない半田ボールを介して電気的に接続される外部接続パッド１４０が形成されている。これらの半導体素子接続パッド１３０と外部接続パッド１４０とは導体層１２１〜１２８内に形成された配線導体および各絶縁層１１１，１１２，１１３，１１４，１１５，１１６，１１７をそれぞれ貫通する貫通導体１５１，１５２，１５３，１５４，１５５，１５６，１５７を介して互いに電気的に接続されている。さらに、最上層の絶縁層１１１および導体層１２１の表面には半導体素子接続パッド１３０の中央部を露出させる開口部を有するソルダーレジスト層１６１が被着されており、最下層の絶縁層１１７および導体層１２８の表面には外部接続パッド１４０の中央部を露出させる開口部を有するソルダーレジスト層１６２が被着されている。
【０００６】
ここで従来の配線基板におけるペア伝送路の一例について説明する。図５（ａ）〜（ｄ）および図６（ｅ）〜（ｈ）は、上述した配線基板２００における導体層１２１，１２２，１２３，１２４，１２５，１２６，１２７，１２８の一部および貫通導体１５１，１５２，１５３，１５４，１５５，１５６，１５７の一部のみを抜き出して示した上面図である。
【０００７】
図５（ａ）は、導体層１２１を示している。導体層１２１は、ペア伝送路に接続される半導体素子接続パッド１３０のペア１３１，１３２と、第１の電源電位に接続される電源層１７１を含んでいる。半導体素子接続パッド１３１，１３２は直径が１００〜２００μｍ程度の円形であり、互いに１１０〜２５０μｍ程度のピッチで隣接している。また、電源層１７１は、絶縁基板１１０の中央部付近から外周縁近傍までベタ状に延在している。
【０００８】
図５（ｂ）は、導体層１２２およびその上に接続された貫通導体１５１を示している。導体層１２２は、上述した半導体素子接続パッド１３１，１３２の下方から後述する外部接続パッド１４０のペア１４１，１４２の上方に向けて延びる帯状配線導体のペア１８１，１８２と、上述した電源層１７１と同様に第１の電源電位に接続される電源層１７２とを有している。帯状配線導体のペア１８１，１８２は、その端部を除いて所定の間隔で並行に延びており、その一端が貫通導体１５１により半導体素子接続パッド１３１，１３２にそれぞれ接続されているとともに、他端部は外部接続パッド１４１，１４２の中央部に対応する位置まで拡がっている。また、電源層１７２は、これらの帯状配線導体のペア１８１，１８２を所定の間隔で取り囲むようにベタ状に配置されるとともに後述する外部接続パッドのペア１４１，１４２に対応する位置に長円形状の開口部１７２ａを有している。そして電源層１７２は、帯状配線導体１８１，１８２および開口部１７２ａの近傍において貫通導体１５１により上層の電源層１７１に接続されている。
【０００９】
図５（ｃ）は、導体層１２３およびその上に接続される貫通導体１５２を示している。導体層１２３は、前記第１の電源電位とは異なる第２の電源電位に接続される電源層１７３を有している。電源層１７３は、外部接続パッドのペア１４１，１４２に対応する位置に長円形状の開口部１７３ａを有している。そして開口部１７３ａの中において、貫通導体１５２が上述した帯状配線導体１８１，１８２の他端に接続されている。
【００１０】
図５（ｄ）は、導体層１２４およびその上に接続される貫通導体１５３を示している。導体層１２４は、上述した電源層１７３と同じ第２の電源電位に接続される電源層１７４を有している。電源層１７４は、外部接続パッドのペア１４１，１４２に対応する位置に長円形状の開口部１７４ａを有している。そして開口部１７４ａの近傍において貫通導体１５３により上層の電源層１７３に接続されている。また開口部１７４ａ内において、貫通導体１５３が上層の貫通導体１５２に接続されている。
【００１１】
図６（ｅ）は、導体層１２５およびその上に接続される貫通導体１５４を示している。導体層１２５は、前記第１および第２の電源電位とは異なる第３の電源電位に接続される電源層１７５を有している。電源層１７５は、外部接続パッドのペア１４１，１４２に対応する位置に長円形状の開口部１７５ａを有している。また開口部１７５ａ内において、貫通導体１５４が上層の貫通導体１５３に接続されている。
【００１２】
図６（ｆ）は、導体層１２６およびその上に接続される貫通導体１５５を示している。導体層１２６は、上述した電源層１７５と同じ第３の電源電位に接続される電源層１７６を有している。電源層１７６は、外部接続パッドのペア１４１，１４２に対応する位置に長円形状の開口部１７６ａを有している。そして開口部１７６ａの近傍において貫通導体１５５により上層の電源層１７５に接続されている。また開口部１７６ａ内には、上層のランド１７５ｂに接続された貫通導体１５５が配置されている。
【００１３】
図６（ｇ）は、導体層１２７およびその上に接続される貫通導体１５６を示している。導体層１２７は、上述した電源層１７５，１７６と同じ第３の電源電位に接続される電源層１７７を有している。電源層１７７は、外部接続パッドのペア１４１，１４２に対応する位置に長円形状の開口部１７７ａを有している。そして開口部１７７ａの近傍において貫通導体１５６により上層の電源層１７６に接続されている。また開口部１７７ａ内には、上層の貫通導体１５５に接続された貫通導体１５６が配置されている。
【００１４】
図６（ｈ）は、導体層１２８およびその上に接続される貫通導体１５７を示している。導体層１２８は、上述した帯状配線導体のペア１８１，１８２に接続された外部接続パッド１４０のペア１４１，１４２を有しているとともに、上述した第２の電源電位に接続される電源層１７８を有している。外部接続パッド１４１，１４２は、直径が３００〜５００μｍ程度の円形であり、互いに５００〜１０００μｍ程度のピッチで隣接している。そして、貫通導体１５７により上層の貫通導体１５６に接続されている。電源層１７８は、外部接続パッドのペア１４１，１４２に対応する位置に長円形状の開口部１７８ａを有している。
【００１５】
以上のような構成により半導体素子接続パッドのペア１３１，１３２と外部接続パッドのペア１４１，１４２とが帯状配線導体のペア１８１，１８２および貫通導体１５１〜１５７を介して接続されたペア伝送路が形成されている。
【００１６】
しかしながら、この従来のペア伝送路によると、帯状配線導体のペア１８１，１８２と外部接続パッドのペア１４１，１４２を接続する貫通導体１５２〜１５７が互いに異なる電源電位に接続される電源層１７２〜１７７に設けられた開口部１７２ａ〜１７７ａ内を通る貫通導体１５２〜１５７を介して接続されるため、この開口部１７２ａ〜１７７ａ内を通る貫通導体１５２〜１５７における特性インピーダンスの整合がとりにくい。その結果、ペア伝送路を伝播する信号が例えば１０ＧＨｚを超えるような高周波となると、信号の反射損や挿入損が大きくなり、信号を正常に伝播させることが困難となる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００４−２８９０９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明の課題は、ペア伝送路を伝播する信号が例えば１０ＧＨｚを超えるような高周波であったとしても、信号の反射損や挿入損が小さく、信号を正常に伝播させることが可能な配線基板を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の配線基板は、複数の絶縁層が積層されて成る絶縁基板と、該絶縁基板の下面に形成されたペア伝送路用の外部接続パッドのペアと、前記絶縁層間に配設されており、前記外部接続パッドのペアに対応する位置に開口部が形成された複数の導体層と、前記開口部内に対応する位置において前記外部接続パッドのペアに電気的に接続されて前記複数の絶縁層を貫通する貫通導体とを備える配線基板であって、前記導体層は、前記開口部を取り囲む電源パターンをその周囲の導体層から独立して有するとともに上下の前記電源パターン同士が貫通導体により同じ電源電位に接続されていることを特徴とするものである。
【発明の効果】
【００２０】
本発明の配線基板によれば、ペア伝送路用の外部接続パッドのペアに対応する位置に開口部が形成された複数の電源層は、開口部を取り囲む第１の電源パターンをその周囲の電源層から独立して有するとともに上下の第１の電源パターン同士が貫通導体により接続されていることから、外部接続パッドのペアに接続された貫通導体は、同じ電位の第１の電源パターンで取り囲まれて開口部内を通ることとなり、そのため特性インピーダンスが整合されやすい。したがって、ペア伝送路を伝播する信号が例えば１０ＧＨｚを超えるような高周波であったとしても、信号の反射損や挿入損が小さく、信号を正常に伝播させることが可能な配線基板を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の配線基板の実施形態の一例を示す概略断面図である。
【図２】図２は、図１に示す配線基板の導体層の一部および貫通導体の一部のみを抜き出して示した平面図である。
【図３】図３は、図１に示す配線基板の導体層の一部および貫通導体の一部のみを抜き出して示した平面図である。
【図４】図４は、従来の配線基板を示す概略断面図である。
【図５】図５は、図４に示す配線基板の導体層の一部および貫通導体の一部のみを抜き出して示した平面図である。
【図６】図６は、図４に示す配線基板の導体層の一部および貫通導体の一部のみを抜き出して示した平面図である。
【発明を実施するための形態】
【００２２】
次に、本発明の配線基板における実施形態の一例を説明する。図１は、本例の配線基板１００を示す概略断面図であり、図中、１０は絶縁層１１，１２，１３，１４，１５，１６，１７が積層されて成る絶縁基板、２１，２２，２３，２４，２５，２６，２７，２８は導体層、３０は半導体素子接続パッド、４０は外部接続パッド、５１，５２，５３，５４，５５，５６，５７は貫通導体、６１，６２はソルダーレジスト層である。本例の配線基板１００は、コア用の絶縁層１４の上面にビルドアップ用の絶縁層１３，１２および１１を積層するとともに絶縁層１４の下面にビルドアップ用の絶縁層１５，１６および１７を積層して成る絶縁基板１０の上下面および絶縁層１１，１２，１３，１４，１５，１６，１７の間に配線導体用の導体層２１，２２，２３，２４，２５，２６，２７，２８が配置されて成る。絶縁基板１０の上面中央部には半導体素子Ｓの電極端子に半田バンプＢ１を介して電気的に接続される半導体素子接続パッド３０が形成されており、絶縁基板１０の下面には外部電気回路基板の配線導体に図示しない半田ボールを介して電気的に接続される外部接続パッド４０が形成されている。これらの半導体素子接続パッド３０と外部接続パッド４０とは導体層２１，２２，２３，２４，２５，２６，２７，２８に形成された配線導体および各絶縁層１１，１２，１３，１４，１５，１６，１７をそれぞれ貫通する貫通導体５１，５２，５３，５４，５５，５６，５７を介して互いに電気的に接続されている。さらに、最上層の絶縁層１１および導体層２１の表面には半導体素子接続パッド３０の中央部を露出させる開口部を有するソルダーレジスト層６１が被着されており、最下層の絶縁層１７および導体層２８の表面には外部接続パッド４０の中央部を露出させる開口部を有するソルダーレジスト層６２が被着されている。
【００２３】
絶縁層１４は、配線基板１００のコア基板となる部材であり、例えばガラス繊維束を縦横に織り込んだガラス織物にエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させて成り、厚みが０．３〜１．５ｍｍ程度であり、その上面から下面にかけて直径が０．１〜０．３ｍｍ程度の複数のスルーホール１４ａを有している。そして、その上下面には導体層２４，２５が被着されており、スルーホール１４ａの内面には貫通導体５４が被着されている。なお、貫通導体５４が被着されたスルーホール１４ａ内は樹脂により充填されている。
【００２４】
このような絶縁層１４は、ガラス織物に未硬化の熱硬化性樹脂を含浸させた絶縁シートを熱硬化させた後、これに上面から下面にかけてスルーホール１４ａをドリル加工することにより製作される。なお、絶縁層１４上下面の導体層２４，２５は、絶縁層１４用の絶縁シートの上下全面に厚みが３〜５０μｍ程度の銅箔を貼着しておくとともに、この銅箔をシートの硬化後にエッチング加工することにより所定のパターンに形成される。また、スルーホール１４ａ内面の貫通導体５４は、スルーホール１４ａ内面に無電解めっき法および電解めっき法により厚みが３〜５０μｍ程度の銅めっき膜を析出させることにより形成される。なお、スルーホール１４ａ内を樹脂により充填するには、貫通導体５４が形成されたスルーホール１４ａ内に未硬化のペースト状の熱硬化性樹脂をスクリーン印刷法により充填し、その後、充填された樹脂を熱硬化させる方法が採用される。
【００２５】
絶縁層１４の上下面に積層された各絶縁層１１，１２，１３，１５，１６，１７は、ビルドアップ絶縁層であり、エポキシ樹脂等の熱硬化性樹脂に酸化珪素粉末等の無機絶縁物フィラーを３０〜７０質量％程度分散させた絶縁材料から成る。絶縁層１１，１２，１３，１５，１６，１７は、それぞれの厚みが２０〜６０μｍ程度であり、各層の上面から下面にかけて直径が３０〜１００μｍ程度の複数のビアホール１１ａ，１２ａ，１３ａ，１５ａ，１６ａ，１７ａを有している。ビアホール１１ａ，１２ａ，１３ａ，１５ａ，１６ａ，１７ａ内には、貫通導体５１，５２，５３，５５，５６，５７がそれぞれ充填されており、これらの貫通導体５１，５２，５３，５５，５６，５７を介して導体層２１，２２，２３，２４，２５，２６，２７，２８の所定の配線パターン同士を電気的に接続することにより高密度配線が立体的に形成可能となっている。このような各絶縁層１１，１２，１３，１５，１６，１７は、厚みが２０〜６０μｍ程度の未硬化の熱硬化性樹脂から成る絶縁フィルムを絶縁層１４の上下面に貼着し、これを熱硬化させるとともにレーザ加工によりビアホール１３ａ，１５ａを穿孔し、さらにその上に同様にして次の絶縁層１２，１１および１６，１７を順次積み重ねることによって形成される。なお、各絶縁層１１，１２，１３，１５，１６，１７の表面に被着された導体層２１，２２，２３，２６，２７，２８およびビアホール１１ａ，１２ａ，１３ａ，１５ａ，１６ａ，１７ａ内に充填された貫通導体５１，５２，５３，５５，５６，５７は、各絶縁層１１，１２，１３，１５，１６，１７を形成する毎に各絶縁層１１，１２，１３，１５，１６，１７の表面およびビアホール１１ａ，１２ａ，１３ａ，１５ａ，１６ａ，１７ａ内に５〜５０μｍ程度の厚みの銅めっき膜を公知のセミアディティブ法等のパターン形成法により所定のパターンに被着させることによって形成される。
【００２６】
また、ソルダーレジスト層６１，６２は、例えばアクリル変性エポキシ樹脂等の熱硬化性樹脂にシリカやタルク等のフィラーを含有させて成り、上面側のソルダーレジスト層６１であれば、半導体素子接続パッド３０の中央部を露出させる開口部を有しているとともに、下面側のソルダーレジスト層６２であれば、外部接続パッド４０の中央部を露出させる開口部を有している。このようなソルダーレジスト層６１，６２は、その厚みが１０〜５０μｍ程度であり、感光性を有するソルダーレジスト層６１，６２用の未硬化樹脂ペーストをロールコーター法やスクリーン印刷法を採用して絶縁層１１，１７の上に塗布し、これを乾燥させた後、露光および現像処理を行なって半導体素子接続パッド３０や外部接続パッド４０の中央部を露出させる開口部を形成した後、これを熱硬化させることによって形成される。
【００２７】
ここで本発明の配線基板におけるペア伝送路の一例について説明する。図２（ａ）〜（ｄ）および図３（ｅ）〜（ｈ）は、上述した配線基板１００における導体層２１，２２，２３，２４，２５，２６，２７，２８の一部および貫通導体５１，５２，５３，５４，５５，５６，５７の一部のみを抜き出して示した上面図である。
【００２８】
図２（ａ）は、導体層２１を示している。導体層２１は、ペア伝送路に接続される半導体素子接続パッド３０のペア３１，３２と、第１の電源電位に接続される電源層７１を含んでいる。半導体素子接続パッド３１，３２は直径が１００〜２００μｍ程度の円形であり、互いに１１０〜２５０μｍ程度のピッチで隣接している。また、第１の電源層７１は、絶縁基板１０の中央部付近から外周縁近傍までベタ状に延在している。
【００２９】
図２（ｂ）は、導体層２２およびその上に接続された貫通導体５１を示している。導体層２２は、上述した半導体素子接続パッド３１，３２の下方から後述する外部接続パッド４０のペア４１，４２の上方に向けて延びる帯状配線導体のペア８１，８２と、上述した電源層７１と同様に第１の電源電位に接続される電源層７２とを有している。帯状配線導体のペア８１，８２は、その端部を除いて所定の間隔で並行に延びており、その一端が貫通導体５１により半導体素子接続パッド３１，３２にそれぞれ接続されているとともに、他端部は外部接続パッド４１，４２の中央部に対応する位置まで拡がっている。また、電源層７２は、これらの帯状配線導体のペア８１，８２を所定の間隔で取り囲むようにベタ状に配置されるとともに後述する外部接続パッドのペア４１，４２に対応する位置に長円形状の開口部７２ａを有している。そして電源層７２は、帯状配線導体８１，８２および開口部７２ａの近傍において貫通導体５１により上層の電源層７１に接続されている。
【００３０】
図２（ｃ）は、導体層２３およびその上に接続される貫通導体５２を示している。導体層２３は、前記第１の電源電位とは異なる第２の電源電位に接続される電源層７３と前記第１の電源電位に接続される電源パターン９１とを有している。電源層７３は、絶縁基板１０の中央部からベタ状に延在している。電源パターン９１は、絶縁基板１０の外周部に電源層７３から独立して配置されており、外部接続パッドのペア４１，４２に対応する位置に長円形状の開口部９１ａを有している。電源パターン９１は、開口部９１ａの近傍において貫通導体５２により上層の電源層７２に接続されている。また開口部９１ａの中においては、貫通導体５２が上述した帯状配線導体８１，８２の他端に接続されている。
【００３１】
図２（ｄ）は、導体層２４およびその上に接続される貫通導体５３を示している。導体層２４は、上述した電源層７３と同じ第２の電源電位に接続される電源層７４と前記第１の電源電位に接続される電源パターン９２とを有している。電源層７４は、絶縁基板１０の中央部からベタ状に延在している。電源パターン９２は、絶縁基板１０の外周部に電源層７４から独立して配置されており、外部接続パッドのペア４１，４２に対応する位置に長円形状の開口部９２ａを有している。電源パターン９２は、開口部９２ａの近傍において貫通導体５３により上層の電源パターン９１に接続されている。また開口部９２ａの中においては、貫通導体５３が上層の貫通導体５２に接続されている。
【００３２】
図３（ｅ）は、導体層２５およびその上に接続される貫通導体５４を示している。導体層２５は、前記第１および第２の電源電位とは異なる第３の電源電位に接続される電源層７５と前記第１の電源電位に接続される電源パターン９３とを有している。電源層７５は、絶縁基板１０の中央部からベタ状に延在している。電源パターン９３は、絶縁基板１０の外周部に電源層７５から独立して配置されており、外部接続パッドのペア４１，４２に対応する位置に長円形状の開口部９３ａを有している。電源パターン９３は、開口部９３ａの近傍において貫通導体５４により上層の電源パターン９２に接続されている。また開口部９３ａの中においては、貫通導体５４が上層の貫通導体５３に接続されている。
【００３３】
図３（ｆ）は、導体層２６およびその上に接続される貫通導体５５を示している。導体層２６は、上述した電源層７５と同じ第３の電源電位に接続される電源層７６と前記第１の電源電位に接続される電源パターン９４とを有している。電源層７６は、絶縁基板１０の中央部からベタ状に延在している。電源パターン９４は、絶縁基板１０の外周部に電源層７６から独立して配置されており、外部接続パッドのペア４１，４２に対応する位置に長円形状の開口部９４ａを有している。電源パターン９４は、開口部９４ａの近傍において貫通導体５５により上層の電源パターン９３に接続されている。また開口部９４ａの中においては、貫通導体５５が上層の貫通導体５４に接続されている。
【００３４】
図３（ｇ）は、導体層２７およびその上に接続される貫通導体５６を示している。導体層２７は、上述した電源層７５，７６と同じ第３の電源電位に接続される電源層７７と前記第１の電源電位に接続される電源パターン９５とを有している。電源層７７は、絶縁基板１０の中央部からベタ状に延在している。電源パターン９５は、絶縁基板１０の外周部に電源層７７から独立して配置されており、外部接続パッドのペア４１，４２に対応する位置に長円形状の開口部９５ａを有している。電源パターン９５は、開口部９５ａの近傍において貫通導体５６により上層の電源パターン９４に接続されている。また開口部９５ａの中においては、貫通導体５６が上層の貫通導体５５に接続されている。
【００３５】
図３（ｈ）は、導体層２８およびその上に接続される貫通導体５７を示している。導体層２８は、上述した帯状配線導体のペア８１，８２に接続された外部接続パッド４０のペア４１，４２を有しているとともに、上述した第２の電源電位に接続される電源層７８と前記第１の電源電位に接続される電源パターン９６とを有している。外部接続パッド４１，４２は、直径が３００〜５００μｍ程度の円形であり、互いに５００〜１０００μｍ程度のピッチで隣接している。電源層７８は、絶縁基板１０の中央部からベタ状に延在している。電源パターン９６は、絶縁基板１０の外周部に電源層７８から独立して配置されており、外部接続パッドのペア４１，４２に対応する位置に長円形状の開口部９６ａを有している。半導体素子接続パッド４１，４２は、開口部９６ａ内において貫通導体５７により上層の貫通導体５６に接続されている。また電源パターン９６は、開口部９６ａの近傍において貫通導体５７により上層の電源パターン９５に接続されている。
【００３６】
以上のような構成により半導体素子接続パッドのペア３１，３２と外部接続パッドのペア４１，４２とが帯状配線導体のペア８１，８２および貫通導体５１〜５７を介して接続されたペア伝送路が形成されている。本発明においては上述したように、例えば導体層２３〜２８において、開口部９１ａ〜９６ａを取り囲む電源パターン９１〜９６がその周囲の電源層７３〜７８から独立して設けられているとともに、上下の電源パターン９１〜９６が開口部９１ａ〜９６ａの近傍において貫通導体５２〜５７により同じ第１の電源電位に接続されている。そして、これにより帯状配線導体のペア８１，８２と外部接続パッドのペア４１，４２とを接続する貫通導体５２〜５７が第１の電源電位に接続された電源パターン９１〜９６およびこれらを接続する貫通導体５２〜５７により囲まれるので、ペア伝送路の特性インピーダンスの整合が容易となり、その結果、ペア伝送路を伝播する信号が例えば１０ＧＨｚを超えるような高周波であったとしても、信号の反射損や挿入損が小さく、信号を正常に伝播させることが可能な配線基板を提供することができる。
【符号の説明】
【００３７】
１０・・・絶縁基板
１１，１２，１３，１４，１５，１６，１７・・・絶縁層
４１，４２・・・外部接続パッドのペア
５１，５２，５３，５４，５５，５６，５７・・・貫通導体
７１，７２，７３，７４，７５，７６，７７，７８・・・電源層
９１，９２，９３，９４，９５，９６・・・電源パターン
９１ａ，９２ａ，９３ａ，９４ａ，９５ａ，９６ａ・・・開口部
１００・・・配線基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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