(57)【要約】【課題】不揮発性記憶装置の特性を向上させる。【解決手段】第１の配線と第２の配線とに接続された記憶セルを備え、前記記憶セルは、複数の層を有し、前記複数の層は、第１の電極膜と第２の電極膜に挟まれ、炭素を含有する記憶層と、前記第１の電極膜と前記記憶層との間および前記第２の電極膜と前記記憶層との間の少なくともいずれかに設けられた、炭素を含有するバリア層と、を有し、前記バリア層は、前記記憶層よりも電気抵抗率が低いことを特徴とする不揮発性記憶装置が提供される。【選択図】図１
2012004242.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線と第２の配線とに接続された記憶セルを備え、
前記記憶セルは、複数の層を有し、
前記複数の層は、
第１の電極膜と第２の電極膜に挟まれ、炭素を含有する記憶層と、
前記第１の電極膜と前記記憶層との間および前記第２の電極膜と前記記憶層との間の少なくともいずれかに設けられた、炭素を含有するバリア層と、
を有し、
前記バリア層は、前記記憶層よりも電気抵抗率が低いことを特徴とする不揮発性記憶装置。
【請求項２】
前記記憶層は、カーボンナノチューブを複数含有する層または第１のアモルファスカーボン層であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記バリア層は、第２のアモルファスカーボン層であることを特徴とする請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記バリア層に含まれる不飽和結合の密度は、前記記憶層に含まれる不飽和結合の密度よりも高いことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項５】
前記第２のアモルファスカーボン層の密度は、前記第１のアモルファスカーボン層の密度よりも高いことを特徴とする請求項３記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢ（Universal Serial Bus）メモリ、シリコンオーディオ等に広く用いられている。また、新規のアプリケーションも急速に立ち上がってきており、その微細化および製造コスト低減が要求されている。特に、ＮＡＮＤ型フラッシュメモリにおいては、複数のアクティブエリア（「Ａ．Ａ．」）がゲートコンダクタ（「Ｇ．Ｃ．」）を共有している。ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記憶するトランジスタ動作を利用しており、さらなる特性の高均一化、高信頼性化、高速動作化、高集積化には限界があると言われている。
【０００３】
これに対して、例えば、相変化型メモリ素子もしくは抵抗変化型メモリ素子は、抵抗材料の可変抵抗状態を利用するために、書き込み／消去動作においてトランジスタ動作が不要になる。このような素子については、さらなる特性の高均一化、高信頼性化、高速動作化、高集積化が要求されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２３５６３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、さらに特性が向上する不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の一態様によれば、第１の配線と第２の配線とに接続された記憶セルを備え、前記記憶セルは、複数の層を有し、前記複数の層は、第１の電極膜と第２の電極膜に挟まれ、炭素を含有する記憶層と、前記第１の電極膜と前記記憶層との間および前記第２の電極膜と前記記憶層との間の少なくともいずれかに設けられた、炭素を含有するバリア層と、を有し、前記バリア層は、前記記憶層よりも電気抵抗率が低いことを特徴とする不揮発性記憶装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性記憶装置の記憶セル部の要部模式図である。
【図２】第１の実施の形態に係る不揮発性記憶装置の記憶セル部の要部模式図である。
【図３】第１の実施の形態に係る記憶セルの動作を説明する図である。
【図４】比較例の記憶セルの動作を説明する図である。
【図５】第１の実施の形態に係る記憶セルの製造方法を説明するための図である。
【図６】第１の実施の形態に係る記憶セルの製造方法を説明するための図である。
【図７】第１の実施の形態に係る記憶セルの製造方法を説明するための図である。
【図８】第２の実施の形態に係る不揮発性記憶装置の記憶セル部の要部模式図である。
【図９】炭素膜のラマンスペクトルを説明する図であり、（ａ）は、成膜温度依存を示す図であり、（ｂ）は、アニール依存を示す図である。
【図１０】第２の実施の形態に係る記憶セルの動作を説明する要部図である。
【発明を実施するための形態】
【０００８】
（第１の実施の形態）  
以下、図面を参照しつつ、本実施の形態について説明する。  
図１および図２は、第１の実施の形態に係る不揮発性記憶装置の記憶セル部の要部模式図である。  
まず、図１を用いて、不揮発性記憶装置の記憶セル部について説明する。図１（ａ）には、記憶セル部の要部立体が示されている。図１（ｂ）には、図１（ａ）の下部配線（ビットライン）１０と、上部配線（ワードライン）１１とがクロスする位置に設けられた記憶セル（記憶用単位要素）８０の断面が示されている。不揮発性記憶装置の記憶部８２は、クロスポイント型のＲｅＲＡＭ（Resistance Random Access Memory）セルアレイ構造を有する。
【０００９】
不揮発性記憶装置の記憶部８２には、第１の配線である下部配線１０と、第２の配線である上部配線１１とが設けられている。上部配線１１は、第１の方向（図中のＸ軸方向）に延在する。上部配線１１は、第２の方向（図中のＹ軸方向）に周期的に配置されている。下部配線１０は、第１の方向に対して非平行な第２の方向（図中のＹ軸方向）に延在する。下部配線１０は、第１の方向に周期的に配置されている。  
記憶セル８０は、下部配線１０と、上部配線１１との間に挟まれている。すなわち、記憶セル８０は、互いにクロスする下部配線１０と上部配線１１との間（クロスポイント位置）に存在する。下部配線１０、上部配線１１および記憶セル８０は、図中のＺ軸方向に積層することにより、記憶密度増加を図ることができる。
【００１０】
また、図１（ｂ）に示すごとく、記憶セル８０においては、下層から上層に向かって、下部配線１０、メタル膜２０、ダイオード層２１、第１の電極膜であるメタル膜２２、バリア層である低抵抗炭素膜２７、記録層であるカーボンナノチューブを複数含有する層（以下、ＣＮＴ含有層）２３、バリア層である低抵抗炭素膜２８、第２の電極膜であるメタル膜２５の順に積層体を構成する。低抵抗炭素膜２７、２８の電気抵抗率は、ＣＮＴ含有層２３の電気抵抗率よりも低く設定されている。低抵抗炭素膜２７、２８の厚みは、例えば、５ｎｍ〜１０ｎｍであり、ＣＮＴ含有層２３の厚みは、例えば、１０ｎｍ〜５０ｎｍである。ＣＮＴ含有層２３は、記憶層として機能する。記憶層としてＣＮＴ含有層２３を用いることにより、酸化膜（例えば、酸化マンガン）を主成分とする記憶層に比べ、より高速のスイッチング動作が得られる。メタル膜２５の上には、ＣＭＰ（Chemical Mechanical Polishing）用のストッパ配線膜２６が設けられている。
【００１１】
各記憶セル８０においては、それぞれのメタル膜２０が下部配線１０に電気的に接続され、それぞれのストッパ配線膜２６が上部配線１１に電気的に接続されている。各記憶セル８０においては、ダイオード層２１とＣＮＴ含有層２３とが直列に接続され、各記憶セル８０の一方向に電流が流れる構成になっている。さらに、記憶部８２においては、層間絶縁膜３０が上部配線１１と下部配線１０との間に介在する。
【００１２】
このように、記憶部８２は、下部配線１０、記憶セル８０および上部配線１１を有するユニットを複数段に積層した構造を備える。隣接する記憶セル８０の間には、素子分離層４０が設けられ、各記憶セル８０間の絶縁が確保されている。記憶セル８０の幅は、１００ｎｍ以下である。なお、本実施の形態で「幅」というときは、特に断らない限り、Ｚ軸方向に略垂直に部位を切断した場合の切断面の径をいう。
【００１３】
このような記憶部８２の下部配線１０と上部配線１１とに電圧を印加し、ＣＮＴ含有層２３内に所望の電流が流れると、ＣＮＴ含有層２３は、第１の状態と第２の状態との間で可逆的に遷移する。例えば、ＣＮＴ含有層２３の主面間に印加される電圧が変化し、ＣＮＴ含有層２３の抵抗値が第１の状態と第２の状態との間で可逆的に変化する。これにより、記憶セル８０にデジタル情報（「０」または「１」等）を記憶させたり、記憶セル８０からデジタル情報を消去したりすることができる。なお、「０」→「１」の書き込みを「セット動作」といい、「１」→「０」の書き込みを「リセット動作」と言う。例えば、ＣＮＴ含有層２３の高抵抗状態を「０」とし、ＣＮＴ含有層２３の低抵抗状態を「１」とする。
【００１４】
また、記憶部８２は、図１（ａ）に示すＲｅＲＡＭセルアレイ構造のほか、図２（ａ）に示す構造としてもよい。  
図２（ａ）に示すＲｅＲＡＭメモリセルアレイにおいては、ワードラインである上部配線１１を各段毎に設けるのではなく、上部配線１１を共通化して、この上部配線１１の上下に記憶セル８０が設けられている。
【００１５】
例えば、図示する上部配線１１を対称軸として、上部配線１１の下方の記憶セル８０と、上部配線１１の上方の記憶セル８０とが対称に配置されている。  
このような構造によれば、記憶密度の向上のほか、上部配線１１の共通化により、上部配線１１への印加電圧遅延の抑制、書き込み動作および消去動作の迅速化、素子面積の低減等がなされる。
【００１６】
このように、第１の実施の形態の不揮発性記憶装置は、Ｘ軸方向に延在する上部配線１１と、Ｘ軸方向に対して非平行なＹ軸方向に延在する下部配線１０と、上部配線１１と下部配線１０とが交差する位置に、記憶セル８０が設けられている。ただし、第１の実施の形態は、この具体例には限定されない。例えば、下部配線１０、記憶セル８０および上部配線１１を有するユニットを複数段に積層しない不揮発性記憶装置も、本実施形態の範囲に包含される。
【００１７】
記憶セル８０に関し、より詳細に説明する。ＣＮＴ含有層２３は、図２（ｂ）もしくは図２（ｃ）に示す構造を有する。  
図２（ｂ）に示すＣＮＴ含有層２３は、低抵抗炭素膜２７と低抵抗炭素膜２８との間の間隙２３ｇに複数のＣＮＴ２３ｃが配設されている。間隙２３ｇは、中空状態である。
【００１８】
図２（ｃ）に示すＣＮＴ含有層２３は、ＣＮＴ２３ｃの周りに絶縁材２３ａが配置されている。すなわち、低抵抗炭素膜２７と低抵抗炭素膜２８との間に、複数のＣＮＴ２３ｃが分散された絶縁材２３ａが設けられている。  
本実施の形態では、複数のＣＮＴ２３ｃと間隙２３ｇとを含めてＣＮＴ含有層２３と呼称する。あるいは、複数のＣＮＴ２３ｃと絶縁材２３ａとを含めてＣＮＴ含有層２３と呼称する。これらのＣＮＴ含有層２３においては、複数のカーボンナノチューブ２３ｃの中の少なくとも１つのカーボンナノチューブ２３ｃの一方の端が低抵抗炭素膜２７に接触し、他方の端が低抵抗炭素膜２８に接触している。
【００１９】
ＣＮＴ２３ｃは、単層のシングルウォールナノチューブ（ＳＷＮＴ）であってもよく、複層のマルチウォールナノチューブ（ＭＷＮＴ）であってもよい。ＳＷＮＴの場合は、ＣＮＴ２３ｃの径は、２ｎｍ程度である。  
低抵抗炭素膜２７、２８は、例えば、アモルファスカーボンである。低抵抗炭素膜２７、２８は、プラズマＣＶＤ（Chemical Vapor Deposition）により形成される（後述）。
【００２０】
また、絶縁材２３ａは、酸化ケイ素（ＳｉＯ２）、アルミナ（Ａｌ２Ｏ３）、炭化酸化ケイ素（ＳｉＯＣ）、酸化マグネシウム（ＭｇＯ）等の酸化物、レジスト等の有機絶縁物が該当する。絶縁材２３ａは、ｈｉｇｈ−ｋ材でもよく、ｌｏｗ−ｋ材でもよい。また、絶縁材２３ａの少なくとも一部を微粒子状にしてもよい。
【００２１】
なお、下部配線１０、上部配線１１、ストッパ配線膜２６の材質としては、例えば、高温熱耐性に優れ、電気抵抗率の低いタングステン（Ｗ）が適用される。あるいは、ストッパ配線膜２６の材質として、窒化タングステン（ＷＮ）、炭化タングステン（ＷＣ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等を用いてもよい。  
また、メタル膜２０、２２、２５の材質としては、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、白金（Ｐｔ）等が適用される。
【００２２】
ダイオード層２１は、例えば、ポリシリコン（poly-Ｓｉ）を主成分とした整流素子であり、ＰＩＮ型ダイオード、ＰＮ接合ダイオード、ショットキーダイオード、ツェナーダイオード等が該当する。なお、ダイオード層２１の材質としては、シリコンの他、ゲルマニウム（Ｇｅ）等の半導体材料、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物の半導体材料を組み合わせて用いてもよい。
【００２３】
また、メタル膜２０、２２とダイオード層２１との安定したオーミックコンタクトを確保するために、メタル膜２０、２２とダイオード層２１との界面にメタル膜２０、２２とは成分の異なる層を設けてもよい。この層としては、例えば、金属シリサイド膜が挙げられる。金属シリサイド膜は、メタル膜２０、２２およびダイオード層２１にアニール処理を施すことにより形成される。
【００２４】
また、素子分離層４０の材質は、酸化シリコン（ＳｉＯ２）、ＦＳＧ（ＳｉＯＦ）、ＢＳＧ（ＳｉＯ２−Ｂ２Ｏ３、ＳｉＯＢ）、ＨＳＱ（Ｓｉ−Ｈ含有ＳｉＯ２）、多孔質シリカ、炭素含有多孔質シリカ、炭素含有ＳｉＯ２（ＳｉＯＣ）、窒化シリコン（Ｓｉ３Ｎ４）、窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ２Ｏ３）、酸化窒化シリコン（ＳｉＯＮ）、ハフニア（ＨｆＯ２）、ＭＳＱ（メチル基含有ＳｉＯ２）、多孔質ＭＳＱ、ポリイミド系高分子樹脂、パリレン系高分子樹脂、テフロン（登録商標）系高分子樹脂等である。
【００２５】
素子分離層４０については、絶縁材２３ａよりも密度を高く構成してもよい。例えば、シリコン（Ｓｉ）を含む素子分離層４０については、高密度プラズマを用いたＣＶＤで形成し、絶縁材２３ａよりも密度を高く構成してもよい。あるいは、素子分離層４０を塗布法で形成する場合には、ベーキング処理等を施して、絶縁材２３ａよりも密度を高く構成してもよい。
【００２６】
次に、記憶セル８０の動作の一例について、図２（ｂ）に示した記憶セル８０を例に説明する。  
図３は、第１の実施の形態に係る記憶セルの動作を説明する図である。  
図３（ａ）に示す初期状態では、複数のカーボンナノチューブ２３ｃの中の少なくとも１つのカーボンナノチューブ２３ｃの一方の端が低抵抗炭素膜２８に接触し、他方の端が低抵抗炭素膜２７に接触している。それぞれの接触した部分を部分Ａ、部分Ｂとする。
【００２７】
ＣＮＴ２３ｃの両端が低抵抗炭素膜２７、２８に接触する場合は、低抵抗炭素膜２７と低抵抗炭素膜２８との間の抵抗は、この接触しているＣＮＴ２３ｃの抵抗によって決定される。このときの抵抗を第１の抵抗とする。
【００２８】
まず、記憶セル８０のリセット動作を行う。リセット動作前においては、部分Ｂで、ＣＮＴ２３ｃの一方の端が低抵抗炭素膜２７と接触し、部分Ａで、ＣＮＴ２３ｃの他方の端が低抵抗炭素膜２８と接触している。従って、リセット動作により、低抵抗炭素膜２７と低抵抗炭素膜２８との間に第１の電圧が印加されると、部分Ａと部分Ｂとの間を経由する（部分Ａと部分Ｂとの間を跨ぐ）ＣＮＴ２３ｃに優先的に電流が流れる。この場合、径がナノオーダーのＣＮＴ２３ｃを経由して電流が流れるので、ＣＮＴ２３ｃ内を流れる電流密度は高くなる。
【００２９】
この状態で、所定の時間（セット時よりも長時間）、電流を流し続けると、通電によるＣＮＴ２３ｃ内の発熱によって、ＣＮＴ２３ｃが断線する。この状態を、図３（ｂ）に示す。図３（ｂ）には、例えば、部分Ａ付近のＣＮＴ２３ｃが断線した状態が示されている。この断線によって、低抵抗炭素膜２７と低抵抗炭素膜２８との間の抵抗が急激に高くなる。このときの抵抗を第２の抵抗とする。すなわち、低抵抗炭素膜２７と低抵抗炭素膜２８との間の抵抗は、低抵抗状態から高抵抗状態に変化する。
【００３０】
続いて、記憶セル８０に対しセット動作を行うと、低抵抗炭素膜２８と低抵抗炭素膜２７とが再び電気的に接続される。この理由は、  
（１）一旦、断線したＣＮＴ２３ｃが再度、低抵抗炭素膜２８にまで延びて、低抵抗炭素膜２８に接触する。  
（２）断線して互いに離れたＣＮＴ２３ｃ同士が再度ファンデルワールス力によって接触する。  
（３）断線したＣＮＴ２３ｃ以外に、低抵抗炭素膜２７と低抵抗炭素膜２８との間を繋ぐ別のＣＮＴ２３ｃが発生する、等が考えられる。  
これにより、低抵抗炭素膜２７と低抵抗炭素膜２８との間の抵抗は、高抵抗状態から低抵抗状態へ変化する。
【００３１】
また、ＣＮＴ２３ｃが低抵抗状態と高抵抗状態との間を遷移する理由としては、
（４）電流が通電するＣＮＴ２３ｃに電流を通電させると、ＣＮＴ２３ｃの結合状態が第１の状態と第２の状態との間で可逆的に遷移する場合。（第１の状態とは、例えば、炭素−炭素結合のｓｐ２状態、第２の状態とは、例えば、ｓｐ３状態が該当する。）  
（５）ＣＮＴ含有層２３と、低抵抗炭素膜２７、２８との界面で、酸化還元反応がセット、リセット毎に場合、などがある。
【００３２】
セット動作においては、前述した所定の時間よりも短い時間で電圧が印加されるので、リセット動作のときよりもＣＮＴ２３ｃは断線し難い。すなわち、ＣＮＴ２３ｃの断線は、リセット動作時に優先的に起き得る。そして、第１の状態を情報「０」、第２の状態を情報「１」とすれば、記憶セル８０には、「０」、「１」による情報が繰り返し書き込まれたり、消去されたりする。
【００３３】
なお、実際の記憶セル８０においては、ＣＮＴ２３ｃ同士が互いに絡み合っている。従って、低抵抗炭素膜２７と低抵抗炭素膜２８との通電経路は、低抵抗炭素膜２７と低抵抗炭素膜２８との間を繋ぐ、１本のＣＮＴ２３ｃになるとは限らない。例えば、通電経路は、部分Ａにおいて低抵抗炭素膜２８と接触したＣＮＴ２３ｃから、このＣＮＴ２３ｃに接触する他のＣＮＴ２３ｃに移り、さらに、この他のＣＮＴ２３ｃが接触する低抵抗炭素膜２７の部分によって形成される場合もある。しかし、このような場合であっても、低抵抗炭素膜２８側では、部分Ａというピンポイントで、ＣＮＴ２３ｃと低抵抗炭素膜２８とが接触していることには変わりがない。従って、部分Ａ付近のＣＮＴ２３ｃがリセット動作によって断線し得る。これにより、上述した動作が可能になる。
【００３４】
このように、記憶セル８０では、ＣＮＴ２３ｃが第１の状態と第２の状態との間で可逆的に変化する。このようなＣＮＴ２３ｃを含むＣＮＴ含有層２３自体が記憶のスイッチング（情報の書き込み、消去）に寄与する。
【００３５】
記憶セル８０においては、図３（ｃ）に示すように、高密度の電流ＩａがＣＮＴ２３ｃに集中して、ＣＮＴ２３ｃを通じて流れるので、部分Ａ、Ｂに電流Ｉａが集中する。これにより、部分Ａ、Ｂ付近が局所的に発熱する場合がある。しかし、ＣＮＴ２３ｃと低抵抗炭素膜２７、２８とは、共に炭素を主成分としている。このため、局所的な発熱が起きても低抵抗炭素膜２７、２８と、ＣＮＴ２３ｃとの間では、それぞれの成分の相互拡散が起こり難い。同様に、低抵抗炭素膜２７、２８とＣＮＴ２３ｃとの間では、化学反応が起こり難くなる。
【００３６】
さらに、記憶セル８０においては、電流Ｉａは、電気抵抗率の低い低抵抗炭素膜２７、２８で拡散した後、低抵抗炭素膜２７、２８よりも電気抵抗率の低いメタル膜２２，２５内でさらに拡散する。従って、メタル膜２２と低抵抗炭素膜２７との界面、およびメタル膜２５と低抵抗炭素膜２８との界面では、電流Ｉａの集中は起き難い。このため、メタル膜２２と低抵抗炭素膜２７との界面、およびメタル膜２５と低抵抗炭素膜２８との界面では、それぞれの成分の相互拡散、化学反応が起き難い。換言すれば、低抵抗炭素膜２７、２８は、ＣＮＴ含有層２３とメタル膜２２、２５との間に設けられたバリア層として機能する。  
従って、セット時の電圧をＶｓ、リセット時の電圧をＶｒｅｓとした場合、ＶｓおよびＶｒｅｓは、書き換え回数（あるいは、スイッチング回数）が増加しても、図３（ｄ）に示すように、安定した状態を維持する。
【００３７】
これに対し、図４は、比較例の記憶セル１００の動作を説明する図である。  
比較例の記憶セル１００においては、図４（ａ）に示す低抵抗炭素膜２７、２８が設けられていない。従って、メタル膜２２、２５は、ＣＮＴ含有層２３に直接、接触する。ここで、上述した書き込み・消去動作を繰り返すと、高密度の電流Ｉｂは、ＣＮＴ２３ｃを経由して流れるために、部分Ａ、Ｂに電流Ｉｂが集中する。これにより、部分Ａ、Ｂにおいて局所的な発熱が起きる。
【００３８】
記憶セル１００には、低抵抗炭素膜２７、２８が設けられていない分、記憶セル１００のメタル膜２２−メタル膜２５間の長さは、記憶セル８０のメタル膜２２−メタル膜２５間の長さよりも短い。このため、記憶セル１００のメタル膜２２−メタル膜２５間の抵抗は、記憶セル８０のメタル膜２２−メタル膜２５間の抵抗より小さくなる。従って、記憶セル１００のメタル膜２２−メタル膜２５間に、記憶セル８０のメタル膜２２−メタル膜２５間と同じ電圧が印加されると、電流Ｉｂは、電流Ｉａより大きくなる。その結果、局所的な発熱は、益々増大し、メタル膜２２、２５とＣＮＴ２３ｃとの間で、それぞれの成分の相互拡散、化学反応が起き易くなる。
【００３９】
従って、記憶セル１００に対する書き換え回数が増えると、メタル膜２２、２５とＣＮＴ含有層２３との界面で、例えば、カーバイド層１０１が発生する。カーバイド層１０１としては、例えば、炭化チタン（ＴｉＣ）、炭化窒化チタン（ＴｉＣＮ）、炭化タングステン（ＷＣ）、炭化窒化タングステン（ＷＣＮ）等の金属炭化物が該当する。そして、カーバイド層１０１は、書き換え回数が増えるにつれ成長し、このカーバイド層１０１が書き換え回数の増加とともに、ＣＮＴ含有層２３内に入り込む場合がある。このため、ＣＮＴ２３ｃの長さが書き換え回数の増加と共に短くなる場合がある。また、メタル膜２２、２５の金属成分がＣＮＴ含有層２３内に拡散すると、ＣＮＴ含有層２３自体の導電性が高くなる場合もある。
【００４０】
従って、記憶セル１００において、セット時の電圧をＶｓ、リセット時の電圧をＶｒｅｓとすると、ＶｓおよびＶｒｅｓは、書き換え回数が増加するに従い、低下する。この様子を、図４（ｂ）に示す。すなわち、記憶セル１００では、記憶セル８０に比べ、ＶｓおよびＶｒｅｓが安定しない。
【００４１】
また、比較例のように、ＶｓおよびＶｒｅｓが書き換え回数の増加と共に低下し、ＶｓおよびＶｒｅｓが０（Ｖ）に漸近すると、ＶｓとＶｒｅｓの差が縮まる。これにより、ＶｓとＶｒｅｓとの判別が難しくなり、書き込み動作および読み込み動作の誤動作が生じ易くなる。これを回避するには、ＣＮＴ含有層２３の厚みが侵食されても、ある程度の厚みが残存するように、予めＣＮＴ含有層２３の厚み（層厚）を厚めに形成する方法もある。しかし、ＣＮＴ含有層２３の厚みを分厚く形成するほど、記憶セル１００のアスペクト比が高くなってしまう。従って、記憶セルの機械的強度が低下してしまう。
【００４２】
これに対し、第１の実施の形態に係る記憶セル８０は、下部配線１０と上部配線１１とに電気的に接続され、記憶セル８０は、複数の層を有する。記憶セル８０は、記憶層として、炭素を含有するＣＮＴ含有層２３と、ＣＮＴ含有層２３に接続された低抵抗炭素膜２７、２８を有する。低抵抗炭素膜２７、２８は、バリア層として機能する。低抵抗炭素膜２７、２８は、ＣＮＴ含有層２３よりも電気抵抗率が低い。バリア層である低抵抗炭素膜２７、２８に含まれる不飽和結合の密度は、ＣＮＴ含有層２３に含まれる不飽和結合の密度よりも高い。
【００４３】
このような構造によれば、ＣＮＴ含有層２３は、低抵抗炭素膜２７、２８のバリア性によって侵食され難い。また、メタル膜２２、２５の金属成分は、低抵抗炭素膜２７、２８のバリア性によってＣＮＴ含有層２３内に拡散し難い。これにより、記憶セル８０は、比較例に比べ、高い信頼性を有する。  
また、低抵抗炭素膜２７、２８のバリア性によって、ＣＮＴ含有層２３が侵食され難いので、ＣＮＴ含有層２３の厚みを比較例のように分厚く形成する必要がない。これにより、記憶セル８０のアスペクト比の増大が抑制されて、記憶セル８０の機械的強度が増加する。
【００４４】
なお、第１の実施の形態では、低抵抗炭素膜２７、２８を設けた形態を例示したが、必要に応じて、低抵抗炭素膜２７、２８のいずれか一方を省略してもよい。
【００４５】
次に、記憶セル８０の製造方法について説明する。  
図５〜図７は、第１の実施の形態に係る記憶セルの製造方法を説明するための図である。
【００４６】
まず、記憶セル８０と同じ層構成を有する積層体を形成する。例えば、図５（ａ）に示すように、下部配線１０の上に、メタル膜２０／ダイオード層２１／メタル膜２２の順で積層膜を形成する。下部配線１０／メタル膜２０／ダイオード層２１／メタル膜２２は、例えば、スパッタリング法またはＣＶＤ法により形成する。
【００４７】
続いて、メタル膜２２の上に、低抵抗炭素膜２７を形成する。低抵抗炭素膜２７の成膜では、原料ガスとして、例えば、Ｃ３Ｈ６（プロピレン）／Ｈｅガス等を用いる。成膜温度は、例えば、５５０℃である。低抵抗炭素膜２７の成膜では、成膜温度が高いほど低抵抗炭素膜中のｓｐ２結合が増加する。また、ｓｐ２結合が増加するほど、低抵抗炭素膜２７の抵抗は小さくなる。従って、低抵抗炭素膜２７の成膜では、成膜温度に関し、５５０℃とは限らず、所望の電気抵抗率となるように、適宜変更される。
【００４８】
また、低抵抗炭素膜２７に熱処理（ＲＴＡ（Rapid Thermal Anneal）処理）を施すことにより、その電気抵抗率を調整することもできる。
【００４９】
例えば、図５（ｂ）は、アニール温度（℃）と電気抵抗率（Ω・ｃｍ）の関係を表す図である。横軸には、アニール温度が示され、縦軸には、電気抵抗率が任意単位（ａ．ｕ．）で示されている。熱処理は、窒素（Ｎ２）雰囲気で、１分間行っている。図示するように、アニール温度を増加させると、徐々に電気抵抗率が減少する。このように、アニール温度によって、低抵抗炭素膜２７の電気抵抗率を調整することができる。なお、アニール時間が長いほど、低抵抗炭素膜２７の電気抵抗率は下がる。従って、アニール時間によっても、低抵抗炭素膜２７の電気抵抗率を調整することができる。
【００５０】
次に、図６（ａ）に示すように、ＣＮＴ２３ｃが分散した溶液を低抵抗炭素膜２７の上に塗布する。塗布は、スピンコートにより行う。溶媒としては、水、有機溶剤（例えば、エタノール等）が該当する。これにより、低抵抗炭素膜２７の上に、ＣＮＴ２３ｃを含む塗布膜１５が形成される。  
次に、図６（ｂ）に示すように、塗布膜１５を加熱して溶媒を蒸発（気化）させる。これにより、低抵抗炭素膜２７の上に複数のＣＮＴ２３ｃが分散した層２４が形成される。
【００５１】
次に、図７（ａ）に示すように、ＡＬＤ（Atomic Layer Deposition）、ＭＬＤ（Molecular Layer Deposition）、プラズマＣＶＤ、塗布法、微粒子分散等を用いて、ＣＮＴ２３ｃの周りに絶縁材２３ａを含侵させる。これにより、絶縁材２３ａ中に、ＣＮＴ２３ｃが埋め込まれる。絶縁材２３ａは、ＣＮＴ２３ｃが絶縁材２３ａにより被覆される程度にまで形成する。これにより、絶縁材２３ａ中に、複数のＣＮＴ２３ｃが分散したＣＮＴ含有層２３が形成される。なお、必要に応じて、ＣＮＴ含有層２３の上面側に、ＣＭＰ（Chemical Mechanical Polishing）を施してもよい。
【００５２】
次に、図７（ｂ）に示すように、ＣＮＴ含有層２３の上に、低抵抗炭素膜２８を形成する。低抵抗炭素膜２８の成膜は、例えば、低抵抗炭素膜２７と同様の条件で実施する。続いて、低抵抗炭素膜２８の上に、メタル膜２５、ストッパ配線膜２６をスパッタリング法またはＣＶＤ法により形成する。
【００５３】
次に、選択的なエッチング処理によって、図７（ｂ）に示す積層体８０ａを各記憶セル８０毎に周期的に分断する（図示しない）。そして、希フッ酸溶液等を用いてＣＮＴ含有層２３の側面から絶縁材２３ａを除去し、低抵抗炭素膜２７と低抵抗炭素膜２８との間に間隙２３ｇを設ける。これにより、図２（ｂ）に示す記憶セル８０が形成される。絶縁材２３ａを除去しなければ、図２（ｃ）に示す記憶セル８０が形成される。各記憶セル８０の間には、素子分離層４０を形成する。
【００５４】
（第２の実施の形態）  
次に、上述した記憶セル８０の一部を変形させた実施例について説明する。以下の説明では、上述した記憶セル８０と同一の部材には同一の符号を付し、適宜その説明を省略する。  
図８は、第２の実施の形態に係る不揮発性記憶装置の記憶セル部の要部模式図である。図８には、記憶セル８１の要部断面が示されている。
【００５５】
記憶セル８１では、上述したＣＮＴ含有層２３に代えて、高抵抗炭素膜２９（第１のアモルファスカーボン層）が配置されている。高抵抗炭素膜２９は記憶層として機能する。高抵抗炭素膜２９の材質は、例えば、アモルファスカーボンである。記憶層として高抵抗炭素膜２９を用いることにより、酸化膜（例えば、酸化マンガン）を主成分とする記憶層に比べ、より高速のスイッチング動作を得る。記憶セル８１は、高抵抗炭素膜２９を除いて、記憶セル８０と同様の製造工程で形成される。
【００５６】
高抵抗炭素膜２９については、プラズマＣＶＤ法により形成する。例えば、高抵抗炭素膜２９を、  
（１）低抵抗炭素膜２７、２８（第２のアモルファスカーボン層）の成膜温度よりも低く設定して成膜する。  
（２）原料ガスとして、Ｃ３Ｈ６（プロピレン）／ＨｅよりもＣ／Ｈ比が大きいＣ２Ｈ２（アセチレン）／Ｈｅを用いる。  
（３）放電パワーを低抵抗炭素膜２７、２８の形成時よりも低くする。  
（４）成膜圧力を低抵抗炭素膜２７、２８の形成時よりも低くする。  
（５）放電周波数を低抵抗炭素膜２７、２８の形成時よりも小さくする、  
等のいずれかの手法を用いて形成する。これらの手法については、適宜組み合わせてもよい。また、高抵抗炭素膜２９については、イオンビームデポジション法等により形成してもよい。
【００５７】
このようにして形成した高抵抗炭素膜２９は、低抵抗炭素膜２７、２８に比べ、水素（Ｈ）含有量が少なくなる。また、低抵抗炭素膜２７、２８に含まれる不飽和結合の密度は、高抵抗炭素膜２９に含まれる不飽和結合の密度よりも高くなる。例えば、低抵抗炭素膜２７、２８は、高抵抗炭素膜２９に比べ、ｓｐ２結合が多く、ｓｐ３結合が少ない。これにより、高抵抗炭素膜２９の電気抵抗率は、低抵抗炭素膜２７、２８の電気抵抗率に比べ高くなる。さらに、高抵抗炭素膜２９の密度は、低抵抗炭素膜２７、２８の密度よりも低くなる。低抵抗炭素膜２７、２８は、高抵抗炭素膜２９とメタル膜２２、２５とのバリア層として機能する。
【００５８】
具体的には、低抵抗炭素膜２７、２８の電気抵抗率は、０．１〜５０（Ω・ｃｍ）程度である。高抵抗炭素膜２９の電気抵抗率は、１〜２００（Ω・ｃｍ）程度である。高抵抗炭素膜２９の電気抵抗率は、２００（Ω・ｃｍ）以上としてもよい。上述した、それぞれの電気抵抗率の範囲で、低抵抗炭素膜２７、２８の電気抵抗率を高抵抗炭素膜２９の電気抵抗率よりも低く設定する。例えば、低抵抗炭素膜２７、２８の電気抵抗率と、高抵抗炭素膜２９の電気抵抗率とは、１桁以上の差を設ける。
【００５９】
例えば、上述した成膜条件（１）によって、アモルファスカーボン膜（非晶質炭素膜）のシート抵抗が変わる様子をラマンスペクトルを用いて説明する。  
図９は、炭素膜のラマンスペクトルを説明する図であり、（ａ）は、成膜温度依存を示す図、（ｂ）は、アニール依存を示す図である。炭素膜の膜厚は１００ｎｍである。縦軸は、波数（ｃｍ−１）であり、縦軸は、強度（任意単位（ａ．ｕ．））である。
【００６０】
図９（ａ）のラインＡは、高抵抗炭素膜（シート抵抗：１４２．５（Ω・ｃｍ））のスペクトルであり、ラインＢは、低抵抗炭素膜（シート抵抗：３４．０（Ω・ｃｍ））のスペクトルである。ラインＡに係る高抵抗炭素膜の成膜温度は、ラインＢに係る低抵抗膜の成膜温度よりも低い。
【００６１】
ラインＢには、グラファイト成分に起因する面内振動モード（Ｇバンド（１５８０ｃｍ−１））と、グラファイト構造のみだれに起因するモード（Ｄバンド（１３６０ｃｍ−１））が顕著に現れている。すなわち、ラインＢに係る低抵抗炭素膜は、完全なグラファイト結晶ではなく、所定量のグラファイト成分を有する非晶質体である。
【００６２】
これに対し、ラインＡに係る高抵抗炭素膜の面内振動モードの強度は、ラインＢに係る低抵抗炭素膜の面内振動モードの強度に比べて小さい。従って、ラインＡに係る高抵抗炭素膜に含まれるグラファイト成分は、ラインＢに係る低抵抗炭素膜に含まれるグラファイト成分に比べ少ないと判断できる。さらに、ラインＡに係る高抵抗炭素膜においては、Ｄバンドが観測されている。従って、ラインＡに係る高抵抗炭素膜も非晶質体である。
【００６３】
このように、成膜温度を変えることによって、非晶質炭素膜に含まれるグラファイト成分の含有量を変えて、非晶質炭素膜のシート抵抗を制御することができる。
【００６４】
また、図９（ｂ）のラインＣは、成膜直後の炭素膜のスペクトルである。ラインＤは、ラインＣの炭素膜に７００℃、１分間のアニール処理を施した炭素膜のスペクトルである。
【００６５】
図９（ｂ）から、アニール処理を施すことにより、面内振動モードがより強くなっていることが分かる。すなわち、アニール処理を施すことにより、炭素膜中のグラファイト成分を増加させることができる。従って、アニール処理によっても、グラファイト成分の含有量を制御することができ、その結果、非晶質炭素膜のシート抵抗を制御することができる。
【００６６】
次に、記憶セル８１の動作について説明する。  
図１０は、第２の実施の形態に係る記憶セルの動作を説明する要部図である。  
まず、記憶セル８１のフォーミング動作を行う。下部配線１０と上部配線１１との間に所定の電圧を印加すると、高抵抗炭素膜２９内に低抵抗のフィラメント２９ｆが選択的に形成する。この状態を、図１０（ａ）に示す。この図１０（ａ）では、一例として、１本のフィラメント２９ｆが例示されているが、この数に限られるものではない。
【００６７】
この段階では、低抵抗状態のフィラメント２９ｆが高抵抗炭素膜２９内に形成されたので、例えば、記憶セル８１に、情報「１」が書き込まれたことになる。次に、下部配線１０と上部配線１１との間に所定の電圧を印加し、記憶セル８１のリセット動作を行う。このリセット動作により、フィラメント２９ｆは、低抵抗状態から高抵抗状態「０」に変化する。すなわち、記憶セル８１内の情報「１」は、情報「０」になり、記憶セル８１から情報が消去されたことになる。この状態を、図１０（ｂ）に示す。次に、記憶セル８１に対しセット動作を行うと、フィラメント２９ｆは、高抵抗状態「０」から再び低抵抗状態「１」へ変化する。
【００６８】
このように、フィラメント２９ｆは、セット動作によって高抵抗状態「０」から低抵抗状態「１」へ変化し、リセット動作によって低抵抗状態「１」から高抵抗状態「０」へ変化する。フィラメント２９ｆがこのような状態変化をする理由の一例としては、フィラメント２９ｆ内の結合状態が第１の状態と第２の状態との間で可逆的に遷移することが考えられる。ここで、第１の状態とは、炭素−炭素結合が不飽和結合（例えば、ｓｐ２結合）にある状態であり、第２の状態とは、飽和結合（例えば、ｓｐ３結合）にある状態が該当する。このように、記憶セル８１では、高抵抗炭素膜２９内に形成するフィラメント２９ｆが記憶のスイッチング（情報の書き込み、消去）に寄与する。
【００６９】
ところで、フィラメント２９ｆの幅は、記憶セル８１の幅よりも狭く、この極細のフィラメント２９ｆを経由して電流が流れる。従って、フィラメント２９ｆ内を流れる電流密度は高くなる。その結果、記憶セル８１においては、図１０（ｃ）に示すように、高密度の電流Ｉａが部分Ａ、Ｂに電流Ｉａが集中する。これにより、部分Ａ、Ｂにおいて局所的な発熱が起きる。しかし、高抵抗炭素膜２９と低抵抗炭素膜２７、２８とは、共に炭素を主成分とする。このため、部分Ａ、Ｂにおいて局所的な発熱が起きても、低抵抗炭素膜２７、２８と、高抵抗炭素膜２９との界面で、それぞれの成分の相互拡散は起き難くなる。同様に、低抵抗炭素膜２７、２８と、高抵抗炭素膜２９との界面において、化学反応が起こり難くなる。
【００７０】
また、低抵抗炭素膜２７、２８は、高抵抗炭素膜２９よりも高密度である。このため、低抵抗炭素膜２７、２８は、高抵抗炭素膜２９とメタル膜２２、２５との間に設けられたバリア膜として機能する。また、低抵抗炭素膜２７、２８は、高抵抗炭素膜２９よりもメタル膜２２、２５との密着力が高い。高抵抗炭素膜２９と低抵抗炭素膜２７、２８の密着力は、ともに炭素を主成分とすることから高い。従って、記憶セル８１においては、高抵抗炭素膜２９と低抵抗炭素膜２７、２８との界面、低抵抗炭素膜２７、２８とメタル膜２２、２５との界面で剥離が生じ難い。
【００７１】
また、電流Ｉａは、電気抵抗率の低い低抵抗炭素膜２７、２８で拡散した後、さらにメタル膜２２，２５内で拡散する。従って、メタル膜２２と低抵抗炭素膜２７との界面、およびメタル膜２５と低抵抗炭素膜２８との界面では、電流Ｉａの集中は起き難い。このため、メタル膜２２と低抵抗炭素膜２７との界面、およびメタル膜２５と低抵抗炭素膜２８との界面では、それぞれの成分の相互拡散、化学反応が起き難い。従って、セット時の電圧をＶｓ、リセット時の電圧をＶｒｅｓとすると、図３（ｄ）に例示するのと同様に、ＶｓおよびＶｒｅｓは、書き換え回数が増加しても安定する。
【００７２】
これに対し、低抵抗炭素膜２７、２８を設けない記憶セル２００を、図１０（ｄ）に示す。記憶セル２００においては、メタル膜２２、２５は、高抵抗炭素膜２９に直接、接触している。ここで、フィラメント２９ｆ内に高密度の電流Ｉｂが流れると、部分Ａ、Ｂに電流Ｉｂが集中する。上述したように、電流Ｉｂは、電流Ｉａより大きい。その結果、部分Ａ、Ｂにおける局所的な発熱は、益々増大し、メタル膜２２、２５と高抵抗炭素膜２９との界面で、それぞれの成分の相互拡散、化学反応が起き易くなる。
【００７３】
例えば、記憶セル２００に対する書き換え回数が増えると、メタル膜２２、２５と高抵抗炭素膜２９との界面で、例えば、上述したカーバイド層１０１が発生する。カーバイド層１０１は、書き換え回数が増加するにつれ成長し、高抵抗炭素膜２９を侵食する場合がある。このため、高抵抗炭素膜２９の厚みは、書き換え回数の増加と共に薄くなる場合がある。また、メタル膜２２、２５の金属成分が高抵抗炭素膜２９内に拡散すると、高抵抗炭素膜２９は、金属性を帯びる場合もある。
【００７４】
従って、記憶セル２００において、セット時の電圧をＶｓ、リセット時の電圧をＶｒｅｓとすると、図４（ｂ）で例示したのと同様に、ＶｓおよびＶｒｅｓは、書き換え回数の増加と共に低下する。このように、記憶セル２００では、ＶｓおよびＶｒｅｓが安定しない。
【００７５】
また、ＶｓおよびＶｒｅｓが書き換え回数の増加と共に低下し、これらが０（Ｖ）に漸近すると、ＶｓとＶｒｅｓの差が縮まる。これにより、ＶｓとＶｒｅｓとの判別が難しくなり、書き込みおよび読み込み動作の誤動作が生じ易くなる。これを回避するには、高抵抗炭素膜２９の厚みが侵食されても、ある程度の厚みが残存するように、予め分厚い高抵抗炭素膜２９を形成する方法もある。しかし、高抵抗炭素膜２９の厚みが分厚くなると、記憶セルの高さが増し、その機械的強度が低減してしまう。
【００７６】
これに対し、記憶セル８１における高抵抗炭素膜２９については、低抵抗炭素膜２７、２８の存在により侵食され難い。また、メタル膜２２、２５の金属成分が高抵抗炭素膜２９内に拡散し難い。これにより、記憶セル８１は、より高い信頼性を有する。また、記憶セル８１は、記憶層として、酸化膜ではなく、高抵抗炭素膜２９を用いているので、より高速の書き込み動作および読み込み動作が可能になる。なお、第２の実施の形態では、低抵抗炭素膜２７、２８を設けた形態を例示したが、必要に応じて、低抵抗炭素膜２７、２８のいずれか一方を省略してもよい。
【００７７】
以上、具体例を参照しつつ本実施の形態について説明した。しかし、本実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本実施形態の特徴を備えている限り、本実施形態の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００７８】
例えば、本実施形態の不揮発性記憶装置は、ふたつの配線の交差する箇所に記憶セルを接続した、いわゆるクロスポイント型には限定されない。この他にも、例えば、複数の記憶セルのそれぞれに対してプローブを接触させて書き込みや読み出しを実行する、いわゆるプローブメモリ型や、トランジスタなどのスイッチング素子により記憶セルを選択して書き込みや読み出しを実行する形式のメモリも、本実施形態の範囲に包含される。
【００７９】
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本実施形態の特徴を含む限り本実施形態の範囲に包含される。  
その他、本実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本実施形態の範囲に属するものと了解される。たとえば、必要に応じて、ダイオード層を記憶セルから取り除いた形態も本実施の形態に含まれる。
【符号の説明】
【００８０】
１０  下部配線
１１  上部配線
１５  塗布膜
２０、２２、２５  メタル膜
２１  ダイオード層
２３  ＣＮＴ含有層
２３ａ  絶縁材
２３ｃ  ＣＮＴ（カーボンナノチューブ）
２４  複数のＣＮＴが分散した層（層）
２３ｇ  間隙
２６  ストッパ配線膜
２７、２８  低抵抗炭素膜
２９  高抵抗炭素膜
２９ｆ  フィラメント
３０  層間絶縁膜
４０  素子分離層
８０、８１、１００、２００  記憶セル
８０ａ  積層体
８２  記憶部
１０１  カーバイド層
Ａ、Ｂ  部分
Ｉａ、Ｉｂ  電流
Ｖｒｅｓ  リセット電圧
Ｖｓ  セット電圧
【図１】
2012004242.tif 000003
【図２】
2012004242.tif 000004
【図３】
2012004242.tif 000005
【図４】
2012004242.tif 000006
【図５】
2012004242.tif 000007
【図６】
2012004242.tif 000008
【図７】
2012004242.tif 000009
【図８】
2012004242.tif 000010
【図１０】
2012004242.tif 000011
【図９】
2012004242.tif 000012