(57)【要約】【課題】スナップバック現象の発生を抑制可能な半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、ｎ−型ベース層１１の第１主面に形成のｐ＋型ベース層１２、ｐ＋型ベース層１２の表面に選択的に形成のｎ＋型エミッタ層１４、並びにｐ＋型ベース層１２及びｎ＋型エミッタ層１４にオーミック接触されたエミッタ電極２２を有する。ｎ−型ベース層１１、ｐ＋型ベース層１２及びｎ＋型エミッタ層１４に接するゲート絶縁膜１８を介して形成されたゲート電極１９を有する。ｎ−型ベース層１１の第２主面に形成のｎ＋型バッファ層１５、ｎ＋型バッファ層１５の表面に形成のｐ＋型コレクタ層１６及びｐ＋型コレクタ層１６にオーミック接触されたコレクタ電極２５を備える。ｎ＋型バッファ層１５は、内部に第２主面に沿って選択的に少数キャリアの拡散長の２倍以上の直径の円を含むことが可能な大きさの開口部２７が設けられた欠陥層２６を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
対向する第１主面及び第２主面を有する第１導電型ベース層と、
前記第１導電型ベース層の前記第１主面に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ層と、
前記第２導電型ベース層及び前記第１導電型エミッタ層にオーミック接触されたエミッタ電極と、
前記第１導電型ベース層、前記第２導電型ベース層及び前記第１導電型エミッタ層に接するゲート絶縁膜を介して形成されたゲート電極と、
前記第１導電型ベース層の前記第２主面に形成された第１導電型バッファ層と、
前記第１導電型バッファ層の表面に形成された第２導電型コレクタ層と、
前記第２導電型コレクタ層にオーミック接触されたコレクタ電極と、
を備えた素子領域を有し、
前記第１導電型バッファ層は、内部に、前記第２主面に沿って並行に選択的に少数キャリアの拡散長の少なくとも２倍の直径の円を含むことが可能な大きさの開口部が設けられた欠陥層を有していることを特徴とする半導体装置。
【請求項２】
前記欠陥層は、前記第２主面に並行に、繰返しの開口部パターンを有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記欠陥層は、前記第１主面に沿った前記素子領域の面積に対して、５％以上３０％以下の開口部面積を有していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記開口部は、前記ゲート電極の繰返し方向に、前記ゲート電極の繰返し間隔より大きいことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記欠陥層は、前記第２導電型コレクタ層の側から水素またはヘリウムを核とする荷電粒子を照射して形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ライフタイムが制御される半導体装置に関する。
【背景技術】
【０００２】
従来、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ、Insulated Gate Bipolar Transistor）等のスイッチング素子においては、スイッチング速度の向上のために、少数キャリアのライフタイムの低減が重要な技術となっている。
【０００３】
少数キャリアのライフタイムを低減する方法として、例えば、プロトンなどの荷電粒子を照射して半導体基板中に結晶欠陥層を形成し、この結晶欠陥層を少数キャリアの再結合中心とする方法が知られている。この方法で結晶欠陥層の深さを制御することにより、効率よく少数キャリアのライフタイムを低減することが可能である。
【０００４】
ＩＧＢＴでは、例えば、裏面のｐ型コレクタ層からのホールの注入量を制御するために、ｐ型コレクタ層近傍のｎ型バッファ層またはｎ型ベース層内に結晶欠陥層を形成することが行われている。しかしながら、高速スイッチングのために結晶欠陥層を形成すると、オン電圧が高くなるという欠点がある。更に、ｐ型コレクタ層からのホール注入が制限されると、特に低温では電流が流れ始めるためのキャリア（ホール）量が不足するために、低電流で一旦コレクタ電圧が高くなるいわゆるスナップバック（負性抵抗）現象が出現することがある。この負性抵抗、すなわち、スナップバック電圧にばらつきがあると、並列動作させた際に素子がオン（バイポーラモードで動作）するタイミングがばらつくために、立ち上がりの速い特定の素子に電流が集中して破壊する可能性がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０―１７８０１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、スナップバック現象の発生を抑制することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施形態の半導体装置は、素子領域に、対向する第１主面及び第２主面を有する第１導電型ベース層を有する。前記第１導電型ベース層の前記第１主面に形成された第２導電型ベース層、前記第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ層、並びに前記第２導電型ベース層及び前記第１導電型エミッタ層にオーミック接触されたエミッタ電極を有する。前記第１導電型ベース層、前記第２導電型ベース層及び前記第１導電型エミッタ層に接するゲート絶縁膜を介して形成されたゲート電極を有する。前記第１導電型ベース層の前記第２主面に形成された第１導電型バッファ層、前記第１導電型バッファ層の表面に形成された第２導電型コレクタ層、及び前記第２導電型コレクタ層にオーミック接触されたコレクタ電極を備える。前記第１導電型バッファ層は、内部に、前記第２主面に沿って並行に選択的に少数キャリアの拡散長の少なくとも２倍の直径の円を含むことが可能な大きさの開口部が設けられた欠陥層を有している。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る半導体装置の構造を模式的に示す断面図。
【図２】本発明の実施形態に係る半導体装置の欠陥層領域に沿った平面的な構造を模式的に示す図。
【図３】本発明の実施形態に係る半導体装置の電気的特性を模式的に示す図。
【図４】本発明の実施形態の変形例に係る半導体装置の欠陥層領域の平面的な構造を模式的に示す図。
【図５】本発明の実施形態の変形例に係る半導体装置の構造を模式的に示す断面図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。なお、半導体装置において、エミッタ電極側を上、コレクタ電極側を下とする。
【００１０】
（実施形態）
本発明の実施形態に係る半導体装置について、図１乃至図３を参照しながら説明する。
【００１１】
図１に示すように、半導体装置１は、対向する第１主面及び第２主面を有する第１導電型ベース層であるｎ−型ベース層１１の第１主面に、第２導電型ベース層であるｐ＋型ベース層１２が設けられている。ｐ＋型ベース層１２の表面には、第１導電型エミッタ層であるｎ＋型エミッタ層１４が選択的に設けられている。ｐ＋型ベース層１２及びｎ＋型エミッタ層１４の表面には、オーミック接触されたエミッタ電極２２が設けられている。ｐ＋型ベース層１２とエミッタ電極２２との間に、ｐ＋＋型ベース層１３が設けられることは好ましい。
【００１２】
ｎ＋型エミッタ層１４からｐ＋型ベース層１２を通り、ｎ−型ベース層１１に達するトレンチ１７が形成され、トレンチ１７の内面に沿ってゲート絶縁膜１８が形成され、ゲート絶縁膜１８の内側にトレンチゲート電極１９が埋め込まれている。つまり、トレンチゲート電極１９は、ゲート絶縁膜１８を介してｎ−型ベース層１１、ｐ＋型ベース層１２、及びｎ＋型エミッタ層１４に接し、上面側を絶縁膜２１を介してエミッタ電極２２に接する。
【００１３】
ｎ−型ベース層１１の第２主面には、第１導電型バッファ層であるｎ＋型バッファ層１５が設けられている。ｎ＋型バッファ層１５の内部に、第２主面に並行して、結晶欠陥の未形成部分、すなわち開口部２７、を有する欠陥層２６が設けられている。
【００１４】
ｎ＋型バッファ層１５の下方の表面には、第２導電型コレクタ層であるｐ＋型コレクタ層１６が設けられている。ｐ＋型コレクタ層１６の下方の表面には、オーミック接触されたコレクタ電極２５が設けられている。
【００１５】
欠陥層２６及び欠陥層２６の開口部２７の部分を除いて、半導体装置１は、周知のＩＧＢＴと同様の製造方法によって製造することが可能である。なお、欠陥層２６の結晶欠陥の分布のピークがｎ＋型バッファ層１５にあり、分布のテールの部分がｎ−型ベース層１１にかかってもよい。
【００１６】
欠陥層２６は、後述するように、例えば、プロトン（１Ｈ＋）が照射されて、結晶欠陥が高濃度に形成され、少数キャリアの再結合を促す領域である。開口部２７は、ｎ＋型バッファ層１５がそのまま存在する領域である。
【００１７】
図２に示すように、半導体装置１は、平面視において、矩形をなしている。半導体装置１は、通電時に電流が流れる素子部からなる素子領域５１を矩形の中央部に有し、素子領域５１の外側を囲むように終端構造（図示略）を形成している。ここで、素子領域５１は図１に示すような断面構造を有する。
【００１８】
図２は、欠陥層２６に沿った平面的な構造であり、欠陥層２６に囲まれたほぼ円形のｎ＋型バッファ層１５、すなわち開口部２７、が分布する。欠陥層２６は、素子領域５１をカバーしているが、矩形をなす半導体装置１の縁辺部までカバーしてもよい。欠陥層２６は、素子領域５１中、２次元格子の格子点に開口部２７を置いた形状をなしている。つまり、開口部２７は行及び列方向にほぼ等間隔で配列し、繰返し単位５３はほぼ正方形をなす。繰返し単位５３の中には、１つの開口部２７が存在している。開口部２７の面積は、繰返し単位５３の面積に対して約１７％の場合であり、開口部２７の円の直径は、少数キャリアの拡散長Ｌの２倍以上に設定されている。なお、素子領域５１の面積に対する複数の開口部２７で囲まれる面積の合計を開口率と定義したとき、開口率は約１７％である。
【００１９】
開口部２７の円の直径が拡散長Ｌの２倍以上に設定されている理由を説明する。キャリアの拡散長Ｌは、拡散係数をＤ、キャリアのライフタイムをτとすると、Ｄとτの積の平方根、すなわちＬ＝（Ｄ×τ）1/2となる。ここで、例えば、ｎ＋型バッファ層１５の不純物濃度が上がればライフタイムτが小さくなり、拡散長Ｌが短くなる。不純物濃度が下がれば、拡散長Ｌは長くなる。
【００２０】
拡散長Ｌは、注入されたキャリア密度が１／ｅ（ｅ：ネイピア数または自然対数の底）に減少するまでの距離である。コレクタ−エミッタ間の電圧がゼロまたはゼロに近い場合、ｐ＋コレクタ層１６から注入されるキャリア（ホール）は、半径が拡散長Ｌより小さい開口部の場合、欠陥層２６に捕獲される確率が大きくなる。一方、半径が拡散長Ｌより大きい開口部２７の場合、開口部２７の中心部は欠陥層２６に対して拡散長Ｌより離れた位置にあり、中心部を通る少数キャリアは、ｎ＋型バッファ層１５を通過する確率が大きくなる。開口部２７が拡散長Ｌの２倍以上の最小幅を持つことは、コレクタ−エミッタ間の微小電圧においても、少数キャリアが、より確実に開口部２７を通るための条件である。例えば、開口部２７の直径は、数１０μｍ〜数１００μｍに設定される。ここで、開口部２７の幅が拡散長Ｌの２倍より小さくても、キャリア（ホール）は、一定の確率で開口部２７を通ることになる。なお、トレンチゲート電極１９は、数μｍの間隔で配置されるので、開口部２７の幅は、トレンチゲート電極１９の繰返し方向に、トレンチゲート電極１９の間隔の数倍〜数１０倍である。
【００２１】
欠陥層２６及び開口部２７は、図示を省略するが、例えば、次のように製造される。半導体装置１になる予定の構造体は、欠陥層２６を除いて、第１主面側にエミッタ電極２２を、第２主面側にコレクタ電極２５を形成してある。
【００２２】
開口部２７を有する欠陥層２６を形成するためのアルミニウム等の金属マスクを用意する。金属マスクは、図２に示す開口部２７に相当する位置の厚さは厚く、その他の領域は薄く形成される。例えば、マスクの厚い領域は約２００μｍ、薄い領域は約５０μｍである。
【００２３】
この金属マスクを、半導体装置１になる予定の構造体のコレクタ電極２５の表面側に配置して、金属マスクを通してプロトンを照射する。プロトンのドーズ量は、欠陥層２６を構成する結晶欠陥の濃度に基づいて決められ、また、加速エネルギーは、金属マスクの厚さの他、プロトンが通過するコレクタ電極２５、ｐ＋型コレクタ層１６、及びｎ＋型バッファ層１５の層厚等に基づいて決められる。なお、欠陥層２６の厚さ及び深さ位置をより精度よく制御するために、欠陥層の半値幅のより小さい、例えば、ヘリウムイオン等を照射することは可能である。
【００２４】
図３に示すように、横軸にコレクタ−エミッタ間の電圧ＶＣＥ、縦軸にコレクタ電流Ｉｃを取り、半導体装置１の電流−電圧特性（実線）を、開口部の設けられていない欠陥層を有する比較例（破線）と比較しながら説明する。比較例は、欠陥層に開口部が設けられていない他は、半導体装置１と同様の構造を有する。電流−電圧特性は、例えば、−４０℃で測定される。
【００２５】
比較例は、電圧ＶＣＥを０Ｖから上げて行くと、立ち上がり電圧を超えても電流Ｉｃが立ち上がらず、電圧ＶＣＥ（２）に達する（モードＡ１）と、電圧ＶＣＥ（２）より低電圧の電圧ＶＣＥ（１）まで電圧降下し（モードＡ２）、その後、急に電流Ｉｃが立ち上がる（モードＡ３）。このモードＡ２に見られる不連続な特性がスナップバック現象で、降下電圧（電圧ＶＣＥ（２）−電圧ＶＣＥ（１））は、スナップバック電圧といわれている。電流−電圧特性は、モードＡ２で、負性抵抗を示す。
【００２６】
比較例では、モードＡ１で、電圧ＶＣＥを０Ｖから上げて行くに連れて、ホールの注入量が徐々に増加して行くが、ホールの大部分はｎ＋型バッファ層の中の欠陥層によって捕獲され、再結合により消滅する。そのために、半導体装置の中のバイポーラトランジスタ部分は、実質的に動作せず、ＩＧＢＴとしては立ち上がらない状態となる。モードＡ１では、半導体装置の中のＭＯＳＦＥＴ部分が動作する。電圧ＶＣＥが更に上がり、モードＡ１の端部では、ホールの注入量が一層増加して、欠陥層によって捕獲されずに通過するホールの量が増えると、急激に、バイポーラトランジスタが立ち上がり、ＩＧＢＴとして正常の動作状態となる。なお、低温になると、ホールの注入量が相対的に減少するので、スナップバック現象がより顕著に現れる。
【００２７】
一方、半導体装置１では、電圧ＶＣＥを０Ｖから上げて行くと、０．６Ｖ付近の立ち上がり電圧で、電流Ｉｃは急傾斜に変化して立ち上がる。電圧ＶＣＥが上がるに連れて、モードＡ１のＭＯＳＦＥＴ動作からモードＡ３のバイポーラ動作へ連続的に変化する。半導体装置１の電流−電圧特性は、実質的にスナップバック現象が出現しない、すなわち実質的にスナップバック現象が問題にならない程度に減少している。
【００２８】
半導体装置１では、電圧ＶＣＥを０Ｖから上げて行き、ホールの注入量が徐々に増加して行くに連れて、一定量のホールはｎ＋型バッファ層１５の中の開口部２７を通過して、ｐ＋型ベース層１２の方向へ流れる。一部のホールは欠陥層２６によって捕獲され、再結合により消滅する。電圧ＶＣＥが更に上がると、ホールの注入量が一層増加して、開口部２７を通過するホールも一層増加するので、スナップバック現象が問題にならない程度に抑制されてバイポーラトランジスタ、すなわちＩＧＢＴは立ち上がる。
【００２９】
半導体装置１は、ｎ＋型バッファ層１５の中に欠陥層２６を有しているので、オフ時、発生したキャリアを効率よく消滅することが可能である。開口部２７を有しているので、キャリアを捕獲する確率は低下する。その結果、半導体装置１は、スイッチング速度を比較例の半導体装置ほどに上げることはできないが、所定のスイッチング速度を確保することは可能である。
【００３０】
欠陥層２６の中の開口部２７の比率（開口率）を如何に設定するかは、半導体装置１に要求される仕様に基づいて決められる。発明者の検討によれば、低温でのスナップバック現象を半導体装置１の素子の破壊がない程度に抑制するためには、開口率が５％以上必要であって、スイッチング速度の高速性を確保するためには、開口率が３０％以下である必要があると求められている。つまり、開口率が５％〜３０％であれば、スナップバック現象の抑制及びスイッチング速度の高速性を確保できる。
【００３１】
半導体装置１は、欠陥層２６の中に開口部２７を設けたことで、オン抵抗が下がり、オン電圧の低減が可能である。欠陥層２６は結晶欠陥を高濃度で有するために抵抗が高くなるが、開口部２７はｎ＋型バッファ層１５が有する比較的低抵抗な領域である。従って、半導体装置１は、開口率が上がるほど、オン抵抗が下がり、オン電圧の低減が可能である。
【００３２】
次に、本発明の実施形態の変形例１に係る半導体装置について、図４を参照しながら説明する。実施形態の半導体装置１に対して、開口部の形状がストライプ状であることが異なる。なお、実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００３３】
図４に示すように、半導体装置２は、ｎ＋型バッファ層１５の中の欠陥層２６が、矩形の縁辺部に並行な縦方向に長いストライプ状の開口部２８を有している。開口部２８の形状以外において、半導体装置２は、半導体装置１と同様な構造を有している。
【００３４】
ストライプ状の開口部２８は、ストライプに垂直な短辺方向に拡散長Ｌの２倍以上の幅を持っている。開口部２８は、素子領域５１の相対向する端部まで連続して伸びているが、拡散長Ｌの２倍以上の長さを維持しつつ、途中で分割されてもよい。開口部２８は、ストライプに垂直な短辺方向に、繰返し単位５５で繰返して配置されている。開口率は、繰返し単位５５に対する短辺方向の幅の比にほぼ等しく、５％〜３０％となるように設定されている。
【００３５】
半導体装置２は、半導体装置１と比較して、スナップバック現象の発生の抑制と、スイッチング速度の高速性を再現性よく実現可能である。その他に、半導体装置２は、半導体装置１が有する効果を同様に有している。
【００３６】
なお、更に、開口部２８と９０度回転した開口部２８とを組み合わせた十字に交差する開口形状とする変形は可能である。
【００３７】
次に、本発明の実施形態の変形例２に係る半導体装置について、図５を参照しながら説明する。実施形態の半導体装置１に対して、プレーナゲート構造を有することが異なる。なお、実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００３８】
図５に示すように、半導体装置３は、ｎ−型ベース層１１の第１主面に、ｐ＋型ベース層３２が設けられている。ｐ＋型ベース層３２の表面には、ｎ＋型エミッタ層３４が選択的に設けられている。ｐ＋型ベース層３２及びｎ＋型エミッタ層３４の表面には、オーミック接触されたエミッタ電極４２が設けられている。
【００３９】
ｎ＋型エミッタ層３４、ｐ＋型ベース層３２、及びｎ−型ベース層１１の表面にゲート絶縁膜１８が形成され、ゲート絶縁膜３８の上側にプレーナゲート電極３９が設けられている。つまり、プレーナゲート電極３９は、ゲート絶縁膜３８を介してｎ−型ベース層１１、ｐ＋型ベース層３２、及びｎ＋型エミッタ層３４に接し、上面側を絶縁膜４１を介してエミッタ電極４２に接する。
【００４０】
ｎ−型ベース層１１の第２主面の側の構造は、実施形態の半導体装置１の構造と同様であり、ｎ＋型バッファ層１５の内部に、第２主面に並行して、結晶欠陥の未形成部分、すなわち開口部２７、を有する欠陥層２６が設けられている。
【００４１】
欠陥層２６及び欠陥層２６の開口部２７の部分を除いて、半導体装置３は、周知のＩＧＢＴと同様の製造方法によって製造することが可能である。プレーナゲート電極３９は、数１０μｍの間隔で配置される場合がある。開口部２７は、低電圧で少数キャリアの通り道として機能させるために、プレーナゲート電極３９の繰返し方向に、プレーナゲート電極３９の繰返し間隔より大きく設定してある。
【００４２】
半導体装置３は、半導体装置１と同様な開口部２７を有する欠陥層２６を有しているので、半導体装置１が有する効果を同様に備えている。なお、半導体装置３は、上述の開口部２７を開口部２８の形状に変更した変形例、更に、開口部２７を開口部２８と９０度回転した開口部２８とを組み合わせた十字に交差する開口部に変更した変形例等を同様に適用され得る。
【００４３】
以上において実施形態を述べたが、この実施形態は、単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な半導体装置は、種々の他の形態に具体化されても良いし、さらに、本発明の精神から逸脱することなくここにおいて述べた半導体装置の形態における種々の省略、置き換え及び変更を行っても良い。付随する請求項及びそれらの均等物は、本発明の範囲及び精神に入るようにそのような形態若しくは変形を含むことを意図している。
【００４４】
本実施例及び変形例においては、欠陥層をプロトンの照射またはヘリウムイオンの照射により形成する例を示したが、プロトンの他にデュトロン（２Ｈ＋）、ヘリウムイオンはより具体的には、３Ｈｅ２＋または４Ｈｅ２＋の照射により形成するが可能である。
【００４５】
また、実施形態及び変形例において、第１導電型をｎ型、第２導電型をｐ型として説明をしたが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。
【００４６】
本発明は、以下の付記に記載されるような構成が考えられる。  
（付記１）  対向する第１主面及び第２主面を有する第１導電型ベース層と、前記第１導電型ベース層の前記第１主面に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ層と、前記第２導電型ベース層及び前記第１導電型エミッタ層にオーミック接触されたエミッタ電極と、前記第１導電型ベース層、前記第２導電型ベース層及び前記第１導電型エミッタ層に接するゲート絶縁膜を介して形成されたゲート電極と、前記第１導電型ベース層の前記第２主面に形成された第１導電型バッファ層と、前記第１導電型バッファ層の表面に形成された第２導電型コレクタ層と、前記第２導電型コレクタ層にオーミック接触されたコレクタ電極とを備えた素子領域を有し、前記第１導電型バッファ層は、内部に、前記第２主面に沿って並行に選択的に少数キャリアの拡散長の少なくとも２倍の直径の円を含むことが可能な大きさの開口部が設けられた欠陥層を有している半導体装置。
【００４７】
（付記２）  前記欠陥層は、プロトンを照射して形成される付記１に記載の半導体装置。
【００４８】
（付記３）  前記ゲート電極は、トレンチゲート構造を有する付記１に記載の半導体装置。
【００４９】
（付記４）  前記ゲート電極は、プレーナゲート構造を有する付記１に記載の半導体装置。
【符号の説明】
【００５０】
１、２、３  半導体装置
１１  ｎ−型ベース層
１２、３２  ｐ＋型ベース層
１３  ｐ＋＋型ベース層
１４、３４  ｎ＋型エミッタ層
１５  ｎ＋型バッファ層
１６  ｐ＋型コレクタ層
１７  トレンチ
１８、３８  ゲート絶縁膜
１９  トレンチゲート電極
２１、４１  絶縁膜
２２、４２  エミッタ電極
２５  コレクタ電極
２６  欠陥層
２７、２８  開口部
３９  プレーナゲート電極
５１  素子領域
５３、５５  繰返し単位
【図１】
2012064717.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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