(57)【要約】【課題】不揮発性記憶装置およびその製造方法に関し、抵抗変化材料を利用したメモリの信頼性の向上を実現する。【解決手段】積半導体素子を形成する基板の上方に、第１方向に延伸するように複数の金属配線層２を設け、金属配線層２のさら上方に、前記第１方向に直交する第２方向に延伸するように複数の金属配線層３を設ける。また、金属配線層２と金属配線層３とが交差する空間のそれぞれにメモリセルを設ける。前記メモリセルは、選択素子と相変化材料層７とが並列接続された構成とする。ここで、前記選択素子の前記第１方向の寸法が、相変化材料層７の前記第１方向の寸法よりも大きくなるように加工する。【選択図】図２
2012074542.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、
前記半導体基板の主面の第１方向に延在する複数の第１配線と、
前記複数の第１配線のそれぞれの上部に形成され、前記第１配線に電気的に接続された第１メモリセルと、
前記第１メモリセルの上部に形成され、かつ前記第１メモリセルと電気的に接続された、前記第１方向と直交する第２方向に延在する複数の第２配線と、
を有し、
前記第１メモリセルは、並列接続された第１選択素子と可変抵抗素子とを有し、
前記第１方向の前記可変抵抗素子の長さは、前記第１方向の前記第１選択素子の長さよりも小さいことを特徴とする不揮発性記憶装置。
【請求項２】
前記複数の第１配線と前記複数の第２配線のそれぞれが平面的に交差する空間のそれぞれには複数の前記第１メモリセルが形成され、
前記複数の第１メモリセルは前記複数の第１配線のそれぞれと前記複数の第２配線のそれぞれとの間に直列接続されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記可変抵抗素子は前記半導体基板の主面に対して垂直な方向に延在し、
前記第１方向および前記第２方向は、前記半導体基板の主面に沿う方向であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項４】
前記可変抵抗素子はカルコゲナイドを含むことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項５】
前記第１メモリセルは並列に接続された第２メモリセルおよび第３メモリセルを有し、
前記第２メモリセルおよび前記第３メモリセルはそれぞれ前記可変抵抗素子および前記第１選択素子を有することを特徴とする請求項１記載の不揮発性記憶装置。
【請求項６】
前記第１方向と前記第２方向は、前記半導体基板の主面に対して垂直な方向である第３方向と直交することを特徴とする請求項１記載の不揮発性記憶装置。
【請求項７】
前記第１配線と前記第２メモリセルとの間および前記第１配線と前記第３メモリセルとの間のそれぞれには、さらにＮ個（Ｎは自然数）の第４メモリセルが形成されており、
前記第４メモリセルはそれぞれ前記可変抵抗素子および前記第１選択素子を有することを特徴とする請求項５記載の不揮発性記憶装置。
【請求項８】
前記複数の第１配線と前記第２メモリセルおよび前記第３メモリセルとの間に第２選択素子が形成され、
前記第２メモリセルと前記第２配線との間に第３選択素子が形成され、
前記第３メモリセルと前記第２配線との間に第４選択素子が形成されていることを特徴とする請求項５記載の不揮発性記憶装置。
【請求項９】
前記第２選択素子はダイオードであることを特徴とする請求項８記載の不揮発性記憶装置。
【請求項１０】
半導体基板上に形成され、
前記半導体基板の主面の第１方向に延在する複数の第１配線と、
前記複数の第１配線の上部に形成され、前記第１方向と直交する第２方向に延在する複数の第２配線と、
前記複数の第１配線および前記複数の第２配線が平面的に交差する空間に形成され、前記複数の第１配線のそれぞれと前記複数の第２配線のそれぞれとの間に延在する第１抵抗変化材料層と、
前記複数の第１配線および前記複数の第２配線が平面的に交差する空間に形成され、前記第１抵抗変化材料層に沿って延在する第１半導体膜と、
前記複数の第１配線と前記複数の第２配線との間に配置され、前記第１方向に延在する第３配線と、
を有し、
前記第１抵抗変化材料層の前記第１方向の長さは、前記第１半導体膜の前記第１方向の長さよりも小さいことを特徴とする不揮発性記憶装置。
【請求項１１】
前記複数の第１配線と前記複数の第２配線との間には、前記第１半導体膜に沿って複数の前記第３配線が形成されていることを特徴とする請求項１０記載の不揮発性記憶装置。
【請求項１２】
前記第１抵抗変化材料層は前記半導体基板の主面に対して垂直な方向に延在し、
前記第１方向および前記第２方向は前記半導体基板の主面に沿う方向であり、
前記第３配線は、前記第１抵抗変化材料層の直下に形成された前記複数の第１配線のそれぞれと隣り合う前記複数の第１配線との間の領域の直上に配置されていることを特徴とする請求項１０記載の不揮発性記憶装置。
【請求項１３】
前記第１抵抗変化材料層はカルコゲナイドを含むことを特徴とする請求項１０記載の不揮発性記憶装置。
【請求項１４】
前記第１抵抗変化材料層は前記複数の第１配線のそれぞれおよび前記複数の第２配線のそれぞれの間に延在する第２抵抗変化材料層および第３抵抗変化材料層を有し、
前記第１半導体膜は、前記第２抵抗変化材料層に沿って延在する第２半導体膜と、前記第３抵抗変化材料層に沿って延在する第３半導体膜とを有し、
前記第３配線は、前記第１半導体膜を挟んで反対側にも形成されていることを特徴とする請求項１０記載の不揮発性記憶装置。
【請求項１５】
前記複数の第１配線と前記第２抵抗変化材料層および前記第３抵抗変化材料層との間に形成された、第１の導電型を有する半導体膜および第２導電型を有する半導体膜の積層膜と、
前記第３配線と前記複数の第２配線との間に形成された第４配線と、
を有し、
前記第４配線と同じ高さには前記第２抵抗変化材料層および前記第３抵抗変化材料層は形成されておらず、前記第２半導体膜および前記第３半導体膜が形成されていることを特徴とする請求項１４記載の不揮発性記憶装置。
【請求項１６】
（ａ）半導体基板上にＮ＋１層（Ｎ≧１）の第１絶縁膜とＮ層の第１半導体層とを交互に積層して積層膜を形成する工程と、
（ｂ）前記積層膜を前記半導体基板の主面に沿う第１方向にストライプ状に加工して、前記積層膜からなる複数のパターンを形成する工程と、
（ｃ）前記複数のパターンのそれぞれの側壁に第２絶縁膜を形成する工程と、
（ｄ）前記複数のパターンのそれぞれの側壁に、前記第２絶縁膜を介して第２半導体層を形成する工程と、
（ｅ）前記第２半導体層の側面に沿って、抵抗変化材料層を形成する工程と、
（ｆ）前記抵抗変化材料層の側面に沿って第３絶縁膜を形成し、隣り合う前記パターン同士の間を埋め込む工程と、
（ｇ）前記第２半導体層および前記抵抗変化材料層の一部を除去することによって、前記第２半導体層および前記抵抗変化材料層を残した領域と、前記第２半導体層および前記抵抗変化材料層を除去した領域とを前記第１方向に交互に形成する工程と、
（ｈ）前記（ｇ）工程の後、前記抵抗変化材料層の前記第１方向の側壁の一部を除去する工程と、
を有する不揮発性記憶装置の製造方法。
【請求項１７】
（ａ１）前記（ａ）工程の前に、前記半導体基板上に第４絶縁膜、第１導電層、第１導電型の第３半導体層および第２導電型の第４半導体層を順に積層する工程と、
（ａ２）前記（ａ）工程の前に、前記第１導電層、前記第３半導体層および前記第４半導体層を第１方向にストライプ状に加工する工程と、
をさらに有し、
前記（ｇ）工程では、前記第３半導体層および前記第４半導体層の一部を除去することにより、前記第２半導体層、前記抵抗変化材料層、前記第３半導体層および前記第４半導体層を残した領域と、前記第２半導体層、前記抵抗変化材料層、前記第３半導体層および前記第４半導体層を除去した領域とを前記第１方向に交互に形成することを特徴とする請求項１６記載の不揮発性記憶装置の製造方法。
【請求項１８】
（ｆ１）前記（ｆ）工程の後であって前記（ｇ）工程の前に、前記第２半導体層上に前記第２半導体層と電気的に接続された第２導電層を形成する工程と、
（ｆ２）前記第２導電層を前記第１方向と直交する第２方向にストライプ状に加工する工程と、
（ｆ３）前記（ｆ２）工程の後、前記第２導電層を覆うように、前記第２導電層の膜厚よりも厚く第５絶縁膜を形成した後に、前記第５絶縁膜の上面を平坦にする工程と、
（ｆ４）ストライプ状に形成された前記第１導電層と、ストライプ状に形成された前記第２導電層のそれぞれのスペース部分が平面的に重なり合う位置の前記第５絶縁膜を除去することにより、前記（ｇ）工程において前記第２半導体層および前記抵抗変化材料層の一部を除去する際に使用するマスクを形成する工程と、
を有することを特徴とする請求項１６記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置およびその製造方法に関し、特に、電気的に書き換え可能な相変化メモリおよびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、微細化の限界に近付いているフラッシュメモリに代わる不揮発性記憶装置として、抵抗変化型メモリが研究されている。その一例として、記憶素子にカルコゲナイド（chalcogenide）を用いた相変化メモリが盛んに研究されている。この記憶素子は、金属電極の間に相変化材料（例えばカルコゲナイド）を配置したものである。
【０００３】
Ｇｅ２Ｓｂ２Ｔｅ５などのカルコゲナイドの抵抗値は、印加電流により発生されるジュール熱により、アモルファス状態と結晶状態とに変化させることができる。カルコゲナイドはアモルファス状態では抵抗値が高く、結晶状態では抵抗値が低い。これらの抵抗値が、相変化メモリの記憶情報に対応している。
【０００４】
相変化メモリの基本的なメモリセルの構造は、記憶素子（相変化材料層）と選択素子とを組み合わせた構造である。
【０００５】
また、相変化メモリは、不揮発性でありながら、書込み・読出しの動作がＤＲＡＭ（Dynamic Random Access Memory）と同程度に高速であると予想され、かつセル面積をフラッシュメモリと同程度に縮小可能であることから、次世代不揮発性メモリとして有力視されている。
【０００６】
相変化メモリの書換え動作では、記憶情報に応じて、印加電流が制御される。リセット（消去）動作、すなわち情報「０」の書込み動作では、相変化材料に大電流を短時間流して相変化材料を溶解させた後、電流を急減させる。このような制御により、相変化材料が急冷されることによって、相変化材料は高抵抗のアモルファス状態へ変化する。一方、セット（書込）動作、すなわち情報「１」の書込動作では、相変化材料の結晶化温度に保持するのに十分な電流を長時間流すことにより、相変化材料は低抵抗の結晶状態へ変化する。相変化メモリの読出動作では、素子の両端に一定の電位差を与えて、素子に流れる電流を測定することにより、素子の抵抗状態を判別する。
【０００７】
この相変化メモリは、微細化を進めると、カルコゲナイドの状態を変化させるために必要な電流が小さくなる。このため、原理上、微細化に向いている。相変化メモリを高集積化する方法として、特許文献１（特開２００８−１６０００４号公報）に、ゲート電極材料と絶縁膜を交互に複数積層した積層構造に、前記積層構造の全層を貫く複数の貫通孔を一括加工で形成し、前記貫通孔の内側にゲート絶縁膜、チャネル層、相変化膜を順に成膜して加工する構成が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１６０００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者らは本願に先立ち、特許文献１の図１９に記載されているようなカルコゲナイド材料とダイオードを用いたユニットセルの選択動作を検討した。特に、大電流が印加されるリセット（消去）動作における選択動作について検討した。図４４には、特許文献１の図１９（ｃ）に記載のユニットセル構造と同様の構造を有するユニットセルの等価回路図を比較例として示している。
【００１０】
図４４に示す比較例のユニットセルは、半導体基板（図示しない）上に形成されたビット線ＢＬとソース線ＳＬとの間に形成される。本ユニットセルの構造は、縦型トランジスタＴＲｅと四つのメモリセルＭＣｊ（ｊ＝１〜４）が直列接続されたものである。縦型トランジスタＴＲｅはソース線をなす配線層の上に形成され、縦型トランジスタＴＲｅ上に、メモリセルＭＣｊ（ｊ＝１〜４）が順に積み重ねられている。メモリセルＭＣｊ（ｊ＝１〜４）のそれぞれは、トランジスタＴＲｋと抵抗変化素子ＨＲｋ（（ｊ，ｋ）＝（１，ａ），（２，ｂ），（３，ｃ，（４，ｄ））が並列接続された構造を有している。
【００１１】
ここで、図４４の下から一段目〜三段目のメモリセルＭＣ１〜ＭＣ３が非選択状態にあり、下から四段目のメモリセルＭＣ４が選択状態にあるものと仮定し、特に三段目のメモリセルＭＣ３および四段目のメモリセルＭＣ４における素子特性の要件をについて説明する。
【００１２】
まず、選択状態にある四段目のメモリセルＭＣ４では、ビット線ＢＬを介して供給するリセット電流ＩＲＳＴを抵抗変化素子ＨＲｄに無駄なく流し込むことが望ましい。そのためには、トランジスタＴＲｄを十分にカットオフさせる必要があるが、実際には、トランジスタＴＲｄにリーク電流ＩＬＫ＿ＴＲｄが流れる。したがって、トランジスタＴＲｄのカットオフ特性は、抵抗変化素子ＨＲｄに流れる電流ＩＲＳＴ＿ＨＲｄ（＝リセット電流ＩＲＳＴ−リーク電流ＩＬＫ＿ＴＲｄ）が、抵抗変化素子ＨＲｄを高抵抗化するのに必要なリセット電流ＩＲＳＴよりも大きくなるようなものでなければならない。このためには、トランジスタＴＲｄのゲート長を長くする必要がある。
【００１３】
次に、非選択状態にある三段目のメモリセルＭＣ３に注目する。選択状態にある四段目のメモリセルＭＣ４と同様に、メモリセルＭＣ３では、トランジスタＴＲｃに出来るだけリセット電流ＩＲＳＴを流そうとしても、実際には微量のリーク電流ＩＵＳ＿ＨＲｃが抵抗変化素子ＨＲｃに流れてしまう可能性がある。リーク電流ＩＵＳ＿ＨＲｃの大きさが大きくなった場合、抵抗変化素子ＨＲｃに記憶されている記憶情報が誤って書き換えられてしまい、不揮発性記憶装置の信頼性が低下してしまう。
【００１４】
また、比較的大きいリーク電流ＩＵＳ＿ＨＲｃが多くの回数に渡って抵抗変化素子ＨＲｃに流れた場合、抵抗変化素子の抵抗値が上昇するなどの劣化（疲労）が起こり、メモリセルの特性が変化して不揮発性記憶装置の信頼性が低下する問題がある。
【００１５】
これに対し、非選択状態のメモリセルＭＣ３の記憶情報を保持し、また、抵抗変化素子の疲労を抑制するには、ビット線ＢＬからメモリセルＭＣ４を介して供給するリセット電流ＩＲＳＴを、出来る限りトランジスタＴＲｃに迂回させる必要がある。このため、トランジスタＴＲｃの導通状態における抵抗、すなわちオン抵抗ＲＯＮ＿ＴＲｃは、低抵抗状態における抵抗変化素子ＨＲｃの抵抗Ｒ１＿ＨＲｃよりも十分に低くなければならない。言い換えると、低抵抗状態における抵抗変化素子ＨＲｃの抵抗Ｒ１＿ＨＲｃを、オン抵抗ＲＯＮ＿ＴＲｃよりも十分高くすることによって、抵抗変化素子ＨＲｃに流れ込むリーク電流ＩＵＳ＿ＨＲｃを抑制することができると考えられる。仮に、オン抵抗ＲＯＮ＿ＴＲｃと抵抗Ｒ１＿ＨＲｃの二つの抵抗比をｎ（＞１）とすると、二つの抵抗の関係は抵抗Ｒ１＿ＨＲｃ／オン抵抗ＲＯＮ＿ＴＲｃ＞ｎと表わすことができる。なお、非選択状態にある一段目〜二段目のメモリセルＭＣ１〜ＭＣ２において、抵抗変化素子に流れる電流とトランジスタに流れる電流の対であるリーク電流ＩＵＳ＿ＨＲａおよび電流ＩＯＮ＿ＴＲａならびにリーク電流ＩＵＳ＿ＨＲｂおよび電流ＩＯＮ＿ＴＲｂの関係は、前述した三段目のメモリセルＭＣ３における電流対であるリーク電流ＩＵＳ＿ＨＲｃおよび電流ＩＯＮ＿ＴＲｃの関係と同じである。
【００１６】
一般に、導体の抵抗率はＲ＝ρ×Ｌ／（Ｗ×Ｔ）で示される。ここで、Ｒは導体の抵抗値、ρは導体の抵抗率、Ｌは導体の電流方向の長さである。また、右辺の分母は導体の電流方向に直角な断面積であり、Ｗは導体の幅、Ｔは導体の膜厚と便宜上呼ぶことにする。前述のｎ値を大きくする方法、すなわちオン抵抗ＲＯＮ＿ＴＲｃの値を基準にした時の抵抗変化素子ＨＲｃの抵抗Ｒ１＿ＨＲｃを上げる方法は、次の四通りある。
（方法１）抵抗変化素子の抵抗率ρを上げる。
（方法２）抵抗変化素子の長さＬを延長する。
（方法３）抵抗変化素子の幅Ｗを狭くする。
（方法４）抵抗変化素子の膜厚Ｔを薄くする。
【００１７】
このうち、上記の方法２は、特許文献１の図１９（ａ）に記載のユニットセルでは無効である。何故ならば、特許文献１のメモリセルは図１９（ａ）を参照すると、シリコン膜と絶縁膜が交互に積層された堆積物中に形成された孔の側壁に、チャネル層と抵抗変化膜が順に堆積させて形成されているためである。すなわち、抵抗変化素子の長さＬを延長させた場合、抵抗変化素子の長さＬと共にトランジスタのチャネル長も延長されてしまうので、前述の抵抗比は変わらない。
【００１８】
以上を鑑みると、非選択セルにおける抵抗比を実現する手段としては、方法１、方法３および方法４が有望である。
【００１９】
本発明の目的は、記憶情報の意図しない書換えおよび不揮発性メモリの劣化を防ぐことにより、不揮発性記憶装置の信頼性を向上させることにある。
【００２０】
本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
本願の一発明による不揮発性記憶装置は、
半導体基板上に形成され、
前記半導体基板の主面の第１方向に延在する複数の第１配線と、
前記複数の第１配線のそれぞれの上部に形成され、前記第１配線に電気的に接続された第１メモリセルと、
前記第１メモリセルの上部に形成され、かつ前記第１メモリセルと電気的に接続された、前記第１方向と直交する第２方向に延在する複数の第２配線と、
を有し、
前記第１メモリセルは、並列接続された第１選択素子と可変抵抗素子とを有し、
前記第１方向の前記可変抵抗素子の長さは、前記第１方向の前記第１選択素子の長さよりも小さいものである。
【００２３】
また、本願の１発明により不揮発性記憶装置の製造方法は、
（ａ）半導体基板上にＮ＋１層（Ｎ≧１）の第１絶縁膜とＮ層の第１半導体層とを交互に積層して積層膜を形成する工程と、
（ｂ）前記積層膜を前記半導体基板の主面に沿う第１方向にストライプ状に加工して、前記積層膜からなる複数のパターンを形成する工程と、
（ｃ）前記複数のパターンのそれぞれの側壁に第２絶縁膜を形成する工程と、
（ｄ）前記複数のパターンのそれぞれの側壁に、前記第２絶縁膜を介して第２半導体層を形成する工程と、
（ｅ）前記第２半導体層の側面に沿って、抵抗変化材料層を形成する工程と、
（ｆ）前記抵抗変化材料層の側面に沿って第３絶縁膜を形成し、隣り合う前記パターン同士の間を埋め込む工程と、
（ｇ）前記第２半導体層および前記抵抗変化材料層の一部を除去することによって、前記第２半導体層および前記抵抗変化材料層を残した領域と、前記第２半導体層および前記抵抗変化材料層を除去した領域とを前記第１方向に交互に形成する工程と、
（ｈ）前記（ｇ）工程の後、前記抵抗変化材料層の前記第１方向の側壁の一部を除去する工程と、
を有するものである。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
本発明によれば、不揮発性記憶装置の信頼性を向上することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１である相変化メモリの俯瞰図である。
【図２】本発明の実施の形態１である相変化メモリの俯瞰図である。
【図３】本発明の実施の形態１である相変化メモリの一部の断面を示す上面図である。
【図４】本発明の実施の形態１である相変化メモリのリセット動作、セット動作および読出動作を説明する図３のＡ−Ａ線における断面図である。
【図５】本発明の実施の形態１である相変化メモリの要部俯瞰図である。
【図６】本発明の実施の形態１である相変化メモリの動作を説明する等価回路図である。
【図７】本発明の実施の形態１である相変化メモリのリセット動作、セット動作および読出動作を説明する等価回路図である。
【図８】本発明の実施の形態１である相変化メモリの製造方法を示す俯瞰図である。
【図９】図８に続く相変化メモリの製造方法を説明する俯瞰図である。
【図１０】図９に続く相変化メモリの製造方法を説明する俯瞰図である。
【図１１】図１０に続く相変化メモリの製造方法を説明する俯瞰図である。
【図１２】図１１に続く相変化メモリの製造方法を説明する俯瞰図である。
【図１３】図１２に続く相変化メモリの製造方法を説明する俯瞰図である。
【図１４】図１３に続く相変化メモリの製造方法を説明する俯瞰図である。
【図１５】図１４に続く相変化メモリの製造方法を説明する俯瞰図である。
【図１６】図１５に続く相変化メモリの製造方法を説明する俯瞰図である。
【図１７】図１６に続く相変化メモリの製造方法を説明する俯瞰図である。
【図１８】図１７に続く相変化メモリの製造方法を説明する俯瞰図である。
【図１９】図１８に続く相変化メモリの製造方法を説明する俯瞰図である。
【図２０】図１９に続く相変化メモリの製造方法を説明する俯瞰図である。
【図２１】図２０に続く相変化メモリの製造方法を説明する俯瞰図である。
【図２２】図２１に続く相変化メモリの製造方法を説明する俯瞰図である。
【図２３】図２２に続く相変化メモリの製造方法を説明する俯瞰図である。
【図２４】図２３に続く相変化メモリの製造方法を説明する俯瞰図である。
【図２５】図２４に続く相変化メモリの製造方法を説明する俯瞰図である。
【図２６】図２５に示す製造工程中の相変化メモリの上面図である。
【図２７】図２６のＢ−Ｂ線における断面図である。
【図２８】図２６のＣ−Ｃ線における断面図である。
【図２９】図２５に続く相変化メモリの製造方法を説明する俯瞰図である。
【図３０】図２９に続く相変化メモリの製造方法を説明する俯瞰図である。
【図３１】図３０に示す製造工程中の相変化メモリの上面図である。
【図３２】図３１のＤ−Ｄ線における断面図である。
【図３３】図３１のＥ−Ｅ線における断面図である。
【図３４】図３０に続く相変化メモリの製造方法を説明する断面図である。
【図３５】図３１に続く相変化メモリの製造方法を説明する断面図である。
【図３６】図３５のＦ−Ｆ線における断面を示す上面図である。
【図３７】図３５に続く相変化メモリの製造方法を説明する断面図である。
【図３８】本発明の実施の形態２である相変化メモリの製造方法を示す平面図である。
【図３９】図３８のＩ−Ｉ線における断面図である。
【図４０】図３８のＨ−Ｈ線における断面図である。
【図４１】図４０のＪ−Ｊ線における断面を示す上面図である。
【図４２】図４１に続く相変化メモリの製造方法を説明する上面図である。
【図４３】図４２のＫ−Ｋ線における断面図である。
【図４４】比較例であるユニットセルを示す等価回路図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００２８】
また、以下の実施の形態で用いる図面においては、断面図であっても図面を見易くするために部分的にハッチングを省略する場合がある。
【００２９】
また、以下の実施の形態で用いる図面においては、平面図、俯瞰図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００３０】
（実施の形態１）
本実施の形態では、半導体基板の主面に沿うワード線およびビット線の間に選択素子であるポリシリコンダイオードと共に直列に接続された縦型チェインメモリのメモリアレイであって、各縦型チェインメモリが、絶縁層およびゲートポリシリコン層を交互に複数層重ねたストライプ状の積層膜の側壁に形成されたメモリセルを有する不揮発性記憶装置の例を示す。
【００３１】
＜縦型チェインメモリの基本構造＞
図１に、本実施の形態の不揮発性記憶装置の俯瞰図を示す。図１には、メモリセルアレイ、配線およびコンタクトプラグの一部を示している。なお、本実施の形態の不揮発性記憶装置は半導体基板上に形成されているが、図１では半導体基板の図示を省略しており、また、メモリセルアレイＭＡ以外の領域では、それぞれの配線またはコンタクトプラグを覆う絶縁膜を示していない。
【００３２】
図１に示すように、半導体基板（図示しない）の主面に沿う方向に複数並んでストライプ状に延在する金属配線層２と、金属配線層２の上方に位置し、金属配線層２の延在方向と直交する方向に複数並んでストライプ状に延在するビット線として働く金属配線層３とが形成されている。なお、以下では金属配線層２の延在する方向を第１方向といい、金属配線層３の延在方向を第２方向という。
【００３３】
複数の金属配線層２のそれぞれの下部には、金属配線層２と特定の金属配線層２を選択する配線セレクタ（図示しない）とを接続するコンタクトプラグＷＬＣが、金属配線層２と電気的に接続されて形成されている。金属配線層２上には、ｐ型不純物（例えばＢ（ホウ素））がドープされたポリシリコン層４ｐ、低濃度の不純物がドープされたポリシリコン層５ｐおよびｎ型不純物（例えばＰ（リン））がドープされたポリシリコン層６ｐが順に積層された積層構造からなるポリシリコンダイオードＰＤが形成されている。ポリシリコンダイオードＰＤのそれぞれは柱状の形状を有しており、金属配線層２上において第１方向に一列に複数並んで配置されている。金属配線層２は第２方向に複数並んでストライプ状に形成されているため、複数の金属配線層２上のポリシリコンダイオードＰＤは第１方向および第２方向にマトリクス状に並んで複数配置されている。
【００３４】
破線で示す領域の下部のメモリアレイＭＡを構成するメモリセルは、ポリシリコンダイオードＰＤの直上にそれぞれ形成され、ポリシリコンダイオードＰＤと金属配線層３とを接続するチャネルポリシリコン層を有しており、前記チャネルポリシリコン層はポリシリコンダイオードＰＤと同様にマトリクス状に配置されている。図示はしていないが、第２方向に隣り合うポリシリコンダイオードＰＤ同士の間には絶縁膜３１が形成されており、絶縁膜３１上であって、第２方向に隣り合う前記チャネルポリシリコン層同士の間の領域には、絶縁膜３１側から順に絶縁膜および導体膜が交互に積層されている。前記導体膜は前記チャネルポリシリコン層をチャネル領域とする選択トランジスタのゲートとして機能するゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐおよび６１ｐであり、各ゲートポリシリコン層は第１方向に延在している。第２方向に隣り合うポリシリコンダイオードＰＤ同士の間の絶縁膜３１（図示しない）上には、絶縁膜１１、ゲートポリシリコン層２１ｐ、絶縁膜１２、ゲートポリシリコン層２２ｐ、絶縁膜１３、ゲートポリシリコン層２３ｐ、絶縁膜１４、ゲートポリシリコン層２４ｐ、絶縁膜１５、ゲートポリシリコン層６１ｐおよび絶縁膜７１が順に形成されている。
【００３５】
メモリアレイＭＡの外部の領域において、メモリセルのゲートポリシリコン層２１ｐ上、２２ｐ上、２３ｐ上および２４ｐ上には、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐおよび２４ｐに給電するための配線ＧＬ１、ＧＬ２、ＧＬ３およびＧＬ４がそれぞれ形成されている。選択トランジスタのゲートポリシリコン層６１ｐ上には、ゲートポリシリコン層６１ｐに給電するためのゲート配線ＳＴＧＬ１が形成され、他のゲートポリシリコン層６１ｐ上にはゲート配線ＳＴＧＬ２が形成されている。ゲートポリシリコン層２１ｐ上、２２ｐ上、２３ｐ上および２４ｐ上であって、配線ＧＬ１、ＧＬ２、ＧＬ３およびＧＬ４のそれぞれの下部には、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐおよび２４ｐと配線ＧＬ１、ＧＬ２、ＧＬ３およびＧＬ４とをそれぞれ接続するコンタクトプラグＧＣ１、ＧＣ２、ＧＣ３およびＧＣ４が形成されている。また、ゲートポリシリコン層６１ｐおよびゲート配線ＳＴＧＬ１ならびに他のゲートポリシリコン層６１ｐおよびゲート配線ＳＴＧＬ２を接続するコンタクトプラグＳＴＧＣ１、ＳＴＧＣ２が形成されている。
【００３６】
配線ＧＬ１、ＧＬ２、ＧＬ３およびＧＬ４のそれぞれの下部には、配線ＧＬ１、ＧＬ２、ＧＬ３およびＧＬ４と配線セレクタ（図示しない）とを接続するコンタクトプラグＧＬＣ１、ＧＬＣ２、ＧＬＣ３およびＧＬＣ４（図示しない）が形成され、ゲート配線ＳＴＧＬ１、ＳＴＧＬ２のそれぞれの下部には、ゲート配線ＳＴＧＬ１、ＳＴＧＬ２と配線セレクタ（図示しない）とを接続するコンタクトプラグＳＴＧＬＣ１、ＳＴＧＬＣ２が形成されている。また、ビット線である金属配線層３の下部には金属配線層３と配線セレクタ（図示しない）とを接続するコンタクトプラグＢＬＣが形成されている。
【００３７】
一部の構成要素、すなわちコンタクトプラグＧＬＣ４は配線ＧＬ１〜ＧＬ４などに隠れて図示されていないが、コンタクトプラグＧＬＣ１、ＧＬＣ２およびＧＬＣ３がそれぞれ配線ＧＬ１、ＧＬ２およびＧＬ３の下部に接続されているのと同様に、コンタクトプラグＧＬＣ４も配線ＧＬ４の下部に接続されている。また、ワード線である金属配線層２は、図１では図示が省略されている半導体基板（シリコン基板）上に堆積された酸化物の上部に形成されている。また、ストライプ状に並んで形成されているゲートポリシリコン層２１ｐは、全て同一の配線ＧＬ１に電気的に接続されている。このことは、ゲートポリシリコン層２２ｐ、２３ｐおよび２４ｐも同様である。選択トランジスタのゲートポリシリコン層６１ｐも同様にストライプ状に形成されているが、ストライプ状に並ぶゲートポリシリコン層６１ｐのうち、隣り合うゲートポリシリコン層６１ｐは、互いに絶縁された２つのゲート配線ＳＴＧＬ１、ＳＴＧＬ２にそれぞれ接続されていて、独立に電圧を印加することができる。すなわち、ストライプ状に並ぶゲートポリシリコン層６１ｐは、一つ置きに同一配線に接続されているため、一本のゲートポリシリコン層６１ｐとのその両隣のゲートポリシリコン層６１ｐ同士とは電気的に接続されていない。
【００３８】
図２は図１のうち、特に破線で示す領域の下部のメモリアレイＭＡの部分を抜き出して示した俯瞰図である。なお、ここではポリシリコンダイオードＰＤ同士の間を埋め込み、隣り合う金属配線層２同士の間を埋め込んでいる絶縁膜３１は示していない。
【００３９】
図２に示すように、メモリアレイはワード線である金属配線層２の上に形成されたポリシリコンダイオードＰＤと、ポリシリコンダイオードＰＤ上であって、ビット線である金属配線層３の下部に形成されたメモリセルとを有している。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐおよび６１ｐと絶縁膜１１、１２、１３、１４、１５および７１の積層膜は、金属配線層２と平行な方向（第１方向）にストライプ状にパターニングされている。
【００４０】
また、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐおよび６１ｐと絶縁膜１１、１２、１３、１４、１５および７１との積層膜からなるストライプ状の構造が、ワード線である金属配線層２同士の間のスペースの直上にそれぞれ配置されている。ビット線である金属配線層３は、金属配線層２が延在する第１方向と直交する第２方向に延在するストライプ形状の配線で、絶縁膜７１上にｎ型のポリシリコン層３８ｐを介して配置されている。
【００４１】
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐおよび６１ｐと絶縁膜１１、１２、１３、１４、１５および７１とからなる積層膜同士の間のスペース部分であって、金属配線層３の直下には、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、絶縁膜１１、１２、１３および１４の側壁ならびに絶縁膜１５の側壁の下部に、ゲート絶縁膜である絶縁膜９、チャネルポリシリコン層８ｐ、拡散防止膜１０、相変化材料層７が順に形成されている。拡散防止膜１０は、相変化材料層７およびチャネルポリシリコン層８ｐ間の不純物などの拡散を防止するための層である。すなわち、ストライプ状に形成されたゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、絶縁膜１１、１２、１３、１４、１５および７１からなる積層膜であって、隣り合う前記積層膜同士の対向する側壁にはそれぞれ絶縁膜９、チャネルポリシリコン層８ｐ、拡散防止膜１０、相変化材料層７が順に形成されている。さらに、隣り合う前記積層膜の対向する側壁にそれぞれ形成された相変化材料層７同士の間には絶縁膜９１が埋め込まれている。第２方向における拡散防止膜１０と絶縁膜９１との間であって、相変化材料層７が除去されている部分には絶縁膜３３が埋め込まれている。
【００４２】
また、絶縁膜１５の側壁の上部、ゲートポリシリコン層６１ｐ、絶縁膜７１の下部のそれぞれの側壁には、絶縁膜９、チャネルポリシリコン層８ｐが順に形成されており、第２方向に向かい合う絶縁膜１５の側壁の上部、ゲートポリシリコン層６１ｐ、絶縁膜７１の下部のそれぞれの側壁に形成されたチャネルポリシリコン層８ｐ同士の間には絶縁膜９２が埋め込まれている。絶縁膜７１の上部の側壁には絶縁膜９、ポリシリコン層３８ｐが積層されている。
【００４３】
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、絶縁膜１１、１２、１３、１４、１５および７１の積層膜同士の間のスペース部分であって金属配線層３の下部の底部では、ポリシリコン層６ｐの上面とチャネルポリシリコン層８ｐとが接触している。金属配線層３とポリシリコンダイオードＰＤとは、ポリシリコン層３８ｐおよびチャネルポリシリコン層８ｐを介して、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、絶縁膜１１、１２、１３、１４、１５および７１からなる積層膜同士の対向する側壁のそれぞれの近傍で接続されている。
【００４４】
すなわち、絶縁膜９はゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、絶縁膜１１、１２、１３、１４、１５および７１からなる積層膜の側壁の全面に形成されており、チャネルポリシリコン層８ｐは絶縁膜９の片方の側壁と、ポリシリコン層６ｐの上面とにかけて連続的に形成されたＵ字型の断面形状を有している。ただし、チャネルポリシリコン層８ｐの最上端はゲートポリシリコン層６１ｐの上面よりも上方の位置であって絶縁膜７１の上面よりも下方に位置している。チャネルポリシリコン層８ｐの最上端の直上には、チャネルポリシリコン層８ｐと接してポリシリコン層３８ｐが形成されている。ポリシリコン層３８ｐは絶縁膜９の片方の側壁および上面ならびに絶縁膜７１の上面にかけて連続的に形成されており、その上面は金属配線層３と接している。
【００４５】
また、拡散防止膜１０、相変化材料層７および絶縁膜９１のそれぞれの最上端はゲートポリシリコン層２４ｐの上面よりも上方であってゲートポリシリコン層６１ｐの下面よりも下方に位置している。拡散防止膜１０、相変化材料層７および絶縁膜９１の直上であって、金属配線層３の下部には絶縁膜９２が埋め込まれている。
【００４６】
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、絶縁膜１１、１２、１３、１４、１５および７１からなる積層膜同士の間のスペース部分であって、かつ、隣り合う金属配線層３同士の間のスペース部分の直下では、チャネルポリシリコン層８ｐ、ポリシリコン層３８ｐ、相変化材料層７および拡散防止膜１０は除去されており、ポリシリコンダイオードＰＤも形成されていない。このスペース部分には、図２では示されていないが、絶縁膜３３が埋め込まれている。すなわち、チャネルポリシリコン層８ｐ、３８ｐ、相変化材料層７、拡散防止膜１０および絶縁膜９１は、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、絶縁膜１１、１２、１３、１４、１５および７１からなる積層膜と、前記積層膜同士の間のスペースであって、隣り合う金属配線層３同士の間のスペースの直下に埋め込まれた絶縁膜３３とにより囲まれた領域（以下、本実施の形態では、「接続孔」と呼ぶ）に形成される。
【００４７】
図２に示すように、相変化材料層７はそれぞれのポリシリコンダイオードＰＤの第１方向の端部の直上には形成されていない。つまり、第１方向の相変化材料層７の幅は同方向のチャネルポリシリコン膜８ｐの幅よりも狭い。
【００４８】
図３は、図２に示したメモリセルの一部であって、ゲートポリシリコン層２１ｐを含む半導体基板の主面に平行な面での断面である上面図を示したものである。図３には、ゲートポリシリコン層２１ｐを挟んで形成された二箇所の接続孔内に形成された二つのメモリセルを示している。
【００４９】
図４は、本実施の形態のメモリセルアレイに含まれる接続孔の一つを示す断面図であって、図３のＡ−Ａ線における断面図である。絶縁膜３１は、図１および図２では図をわかりやすくするために示していなかった膜であり、ポリシリコンダイオードＰＤ同士の間のスペースに埋め込まれている。
【００５０】
本実施の形態の不揮発性記憶装置の特徴は、図３に示した上面図から明らかなように、相変化材料層７の第１方向（ワード線方向）の長さ（以下、本実施の形態では、「線幅」と呼ぶ）である線幅ＷＧＳＴがチャネルポリシリコン層８ｐの第１方向（ワード線方向）の長さである線幅ＷＳＩよりも短い点にある。また、図３に示すように、ゲートポリシリコン層２１ｐ同士の間であって絶縁膜９１、相変化材料層７、拡散防止膜１０、チャネルポリシリコン層８ｐおよび絶縁膜９が形成されていない領域には絶縁膜３３が埋め込まれている。第１方向における相変化材料層７の線幅はチャネルポリシリコン層８ｐの線幅より短いため、チャネルポリシリコン層８ｐおよび拡散防止膜１０と絶縁膜９１との間の領域であって相変化材料層７が形成されていないスペースには絶縁膜３３が形成されている。
【００５１】
また、図２の俯瞰図に破線で示したメモリセルＭＣを拡大すると、図５に示すような構造になる。図５は一つのメモリセルを拡大して示す要部俯瞰図であり、図５では絶縁膜３３、９１およびゲートポリシリコン層２１ｐの上下の絶縁膜を示していない。図５に示すように、ゲートポリシリコン層２１ｐの両側の側壁には絶縁膜９を介してチャネルポリシリコン層８ｐ、拡散防止膜１０およびチャネルポリシリコン層８ｐの線幅ＷＳＩよりも狭い線幅ＷＧＳＴを有する相変化材料層７がそれぞれ形成されている。
【００５２】
図３〜図５に示すように、一つのメモリセルＭＣはチャネルポリシリコン層８ｐおよび相変化材料層７を含んでいる。このメモリセルＭＣのチャネルポリシリコン層８ｐおよび相変化材料層７のどちらに電流を流すかを制御する選択トランジスタは、当該メモリセルＭＣの側壁に形成されたゲートポリシリコン層（例えばゲートポリシリコン層２１ｐ）および当該ゲートポリシリコン層と絶縁膜９により隔てられたチャネルポリシリコン層８ｐにより構成される。
【００５３】
このような構造体にすることによって、セット状態における相変化材料層７の抵抗値をＯＮ状態におけるトランジスタの抵抗値よりも高くすることができる。このような寸法にする必然性については、縦型チェインメモリの動作を説明した後に詳述する。
【００５４】
＜縦型チェインメモリの動作＞
図６は、図４の断面図に記載されている素子の等価回路図である。すなわち、一つの接続孔内に形成された複数のメモリセルを示しており、一つの接続孔内には、直列に接続された複数のメモリセルおよび一つの選択トランジスタが並列に二列接続されて形成されている。以下では、図６に従って、メモリセルの動作を説明する。図６では、破線で囲まれたメモリセルのうち、選択されていない（書き換えを行わない、または読み出しを行わない）メモリセルを非選択セルＵＳＭＣ１とし、選択する（書き換えを行う、または読み出しを行う）メモリセルを選択セルＳＭＣとして示している。
【００５５】
まず、選択セルＳＭＣが接続されている配線ＧＬ１には０Ｖを印加し、チャネルポリシリコン層８ｐをチャネルとするトランジスタをカットオフ状態にする。選択セルＳＭＣが接続されていない配線ＧＬ２、ＧＬ３およびＧＬ４には５Ｖを印加し、トランジスタを導通状態にする。ビット線ＢＬ１には０Ｖ、ワード線ＷＬ１にはリセット動作時、セット動作時、読出し動作時にそれぞれ５、４、２Ｖを印加する。選択トランジスタのゲートポリシリコンは、選択セルＳＭＣと接続されている側のゲート、すなわちゲート配線ＳＴＧＬ１に５Ｖを印加させ、トランジスタを導通状態にする。選択セルＳＭＣが接続されていない側のゲート、すなわちゲート配線ＳＴＧＬ２には０Ｖを印加しトランジスタをカットオフ状態にする。
【００５６】
非選択セルＵＳＭＣ１では、トランジスタが導通状態となることにより、そのチャネルの抵抗が低くなる。また、ゲート配線ＳＴＧＬ１が５Ｖに駆動されることにより、対応する選択トランジスタは導通状態になっており、そのチャネルポリシリコン層８ｐも低抵抗状態になっている。本実施の形態の相変化メモリでは、前述したとおり、セット状態における相変化材料層７の抵抗値が、導通状態におけるトランジスタの抵抗値よりも十分に高くなるように、相変化材料層７の線幅が、チャネルポリシリコン層８ｐの線幅よりも狭く形成されているので、非選択セルＵＳＭＣ１に入力された電流の殆どは、トランジスタを流れる。よって、非選択セルＵＳＭＣ１において相変化材料層７にリーク電流が流れることを防ぎ、相変化材料層７の抵抗値が意図せずに変化することを防ぐことができる。すなわち、誤書込み動作が起こることを回避することができる。また、相変化材料層７への電荷注入が抑制されるので、相変化材料層７の電気特性の劣化、所謂疲労を防ぐことができる。
【００５７】
一方、選択セルＳＭＣでは、トランジスタがカットオフ状態であるため、入力電流の大半は相変化材料層７を流れる。リセット動作、セット動作では、相変化材料層７を流れる電流によって、相変化材料層７の抵抗値が変わり、情報が記憶される。読出し動作で、相変化材料層７の抵抗値に応じて流れる電流値を分別することによって、記憶情報を検知する。
【００５８】
非選択セルＵＳＭＣ２、ＵＳＭＣ３におけるトランジスタのゲート電圧のそれぞれは、選択セルＳＭＣ、非選択セルＵＳＭＣ１のトランジスタと共通であるので、非選択セルＵＳＭＣ２のトランジスタはカットオフ状態、非選択セルＵＳＭＣ３のトランジスタは導通状態である。しかし、ゲート配線であるゲート配線ＳＴＧＬ２が０Ｖに保持されることによって、対応する選択トランジスタはＯＦＦ状態に保たれているので、非選択セルＵＳＭＣ２、ＵＳＭＣ３を経由した電流は流れない。以上から、選択セルＳＭＣの相変化材料層７に対してのみ、必要な電流を印加するような選択動作が実現できる。
【００５９】
＜相変化材料層の形状＞
縦型チェインメモリにおける相変化材料層７の特徴は、図３および図５に示したように、相変化材料層７のワード線方向（第１方向）の長さ、すなわち線幅ＷＧＳＴがチャネルポリシリコン層８ｐの同方向の線幅ＷＳＩよりも短い点にある。このような構造にすることの目的は、非選択セルにおいて、低抵抗状態における相変化材料層７の抵抗値を導通状態におけるトランジスタの抵抗値よりも高くすることにある。以下では、相変化材料層７の抵抗値の調整手段として、線幅ＷＧＳＴを細くする方法を採用した理由を説明する。
【００６０】
一般に、導体の抵抗率はＲ＝ρ×Ｌ／（Ｗ×Ｔ）である。ここで、前述の式において、Ｒは導体の抵抗値、ρは導体の抵抗率、Ｌは導体の電流方向の長さ、Ｗは導体の幅、Ｔは導体の膜厚をそれぞれ示している。トランジスタの導通状態における抵抗値（以下では、オン抵抗値と呼ぶ）を基準にしたとき、低抵抗状態における抵抗変化素子の抵抗値を上げる方法は、次のように四通りの方法が考えられる。
（方法１）抵抗変化素子の抵抗率ρを上げる。
（方法２）抵抗変化素子の長さＬを延長する。
（方法３）抵抗変化素子の幅Ｗを狭くする。
（方法４）抵抗変化素子の膜厚Ｔを薄くする。
【００６１】
ここで、方法２を本縦型チェインセルに適用することができないことは、図２または図４から明らかなように、次の理由による。すなわち、本メモリセルは、シリコン膜と絶縁膜が交互に積層された堆積物中に形成された孔の側壁に、チャネル層と抵抗変化膜を順に堆積させて形成される。このため、トランジスタのチャネル長（チャネルポリシリコン層８ｐの長さ）と共に、相変化材料層７の長さも延長されてしまうので、トランジスタのオン抵抗値を維持しながら、低抵抗状態における抵抗変化素子の抵抗値だけを上げることができない。
【００６２】
次に、方法４は、成膜条件の調整により、抵抗変化素子の膜厚（ここでは、金属配線層３で形成されたビット線が延伸する方向（第２方向）の寸法）を薄くすることは容易である。しかし、ビットコスト低減要求の強い不揮発性記憶装置では、チップ面積の大半を占めるメモリセルを出来る限り小さく形成することが重要である。そこで、最先端加工技術を用いて形成された直径数十ナノメートルの孔の中に成膜される抵抗変化膜の厚さは、僅か数ナノメートル程度に過ぎなくなる（例えば３ナノメートル程度）。このように極端に薄い抵抗変化膜においては、抵抗変化現象が発現し難くなる虞がある。したがって、将来的には、有効性を失うものと推察される。
【００６３】
一方、方法１は次に述べる理由により、次善の策とするのが望ましい。すなわち、抵抗変化素子の抵抗率ρは、抵抗変化素子の物性に依存するので、抵抗変化素子の抵抗率ρを上げるには、所望の抵抗値に応じた新材料を導入する必要がある。しかし、抵抗変化素子の材料を変更すると、メモリセルの動作特性が変わってしまう虞がある。したがって、相変化材料の抵抗値調整の全てを、新材料に頼るのは困難であると推察される。また、抵抗率ρのみを上げるだけでは抵抗変化素子に流れるリーク電流を低減することが困難となることが考えられるため、抵抗変化素子の抵抗率ρを上昇させるか否かに関わらず、構造的に抵抗変化素子の抵抗値を上昇させる方法を採用することが重要となる。
【００６４】
以上の考察により、必然的に、方法３が抵抗値の調整手段と好ましいことがわかる。
【００６５】
＜メモリセルアレイ構成と選択動作＞
本実施の形態のメモリセルアレイは、複数のビット線と複数のワード線とのそれぞれの交点におけるビット線とワード線との間に形成された、縦型チェインメモリおよびポリシリコンダイオードＰＤで構成されている。図７では、本実施の形態の相変化メモリのリセット動作、セット動作および読出し動作を行う際の、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ワード線ＷＬ１、ＷＬ２、ＷＬ３、配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ゲート配線ＳＴＧＬ１およびＳＴＧＬ２の電位の関係を示している。図７では、ビット線ＢＬ１とワード線ＷＬ１との交点に接続された縦型チェインメモリにおけるポリシリコンダイオードＰＤにだけ順バイアスを印加し、必要な電流が流れるようにするために、リセット動作時、セット動作時、読出し動作時のワード線ＷＬ１の電位は、図４と同様に５／４／２Ｖに設定している。また、ビット線ＢＬ１の電位は、常時０Ｖとしている。このような電圧設定下、縦型チェインメモリ内において、図４を用いて説明した制御が行われることにより、選択セルＳＭＣのみを選択することが可能となる。
【００６６】
なお、図７の他の端子についても同様に、順にリセット動作時、セット動作時および読出し動作時の電位が表されている。ビット線ＢＬ２またはビット線ＢＬ３と接続され、ワード線ＷＬ１と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時には共に５Ｖ、セット動作時には共に４Ｖ、読出動作時には共に２Ｖであり、ビット線およびワード線の間に電位差がないので電流が流れない。また、ビット線ＢＬ１に接続され、ワード線ＷＬ２またはワード線ＷＬ３と接続された縦型チェインメモリでは、ビット線およびワード線の電位がリセット動作時、セット動作時および読出動作時のいずれにおいても０Ｖであり、ビット線とワード線との間に電位差がないので電流が流れない。また、ビット線ＢＬ２またはビット線ＢＬ３と接続され、ワード線ＷＬ２またはワード線ＷＬ３と接続された縦型チェインメモリでは、リセット動作時にはワード線とビット線にそれぞれ０Ｖと５Ｖ、セット動作時にはワード線とビット線にそれぞれ０Ｖと４Ｖ、読出し動作時にはワード線とビット線にそれぞれ０Ｖと２Ｖが印加されているので、縦型チェインメモリを選択するポリシリコンダイオードＰＤには、逆バイアス方向電圧が印加される。ポリシリコンダイオードＰＤの耐圧は５Ｖより大きくなるように作製することができるので、上記の電圧設定によって、ビット線ＢＬ２、ＢＬ３とワード線ＷＬ２、ＷＬ３との交点に配置された縦型チェインメモリには、大電流が流れない。以上により、マトリクス状に配置された複数の縦型チェインメモリのうち、選択した縦型チェインメモリにのみ電流を流すことができる。
【００６７】
＜製造方法＞
以下では、図８〜図３７を用いて、本実施の形態における不揮発性記憶装置の製造方法を説明する。なお、図８〜図２５、図２９および図３０は本実施の形態の不揮発性記憶装置の製造方法を説明する俯瞰図である。また、図２６、図３１および図３６は本実施の形態の不揮発性記憶装置の製造方法を説明する上面図である。また、図２７、図２８、図３２〜図３５および図３７は本実施の形態の不揮発性記憶装置の製造方法を説明する断面図である。
【００６８】
まず、図８に示すように、周辺回路（図示しない）とコンタクトプラグＷＬＣ（図示しない）とが形成された半導体基板１上に層間絶縁膜３０、ワード線となる金属配線層２、ｐ型不純物（例えばＢ（ホウ素））がドープされたアモルファスシリコン層４ａ、低濃度の不純物がドープされたアモルファスシリコン層５ａ、およびｎ型不純物（例えばＰ（リン））がドープされたアモルファスシリコン層６ａを順に成膜する。このときの性膜工程では、例えばＣＶＤ（Chemical Vapor Deposition）法を用いる。
【００６９】
次に、図９に示すように、図８を用いて説明した工程で成膜したアモルファスシリコン層４ａ、５ａ、６ａおよび金属配線層２を第１方向に延在するストライプ状のパターンに加工する。アモルファスシリコン層４ａ、５ａおよび６ａからワード線である金属配線層２までを自己整合的に一括して加工していることから、第１方向に対しては、金属配線層２とアモルファスシリコンピラーの各層とには積層ずれが発生せず、メモリ動作の信頼性を高めることができる。なお、図９以降の図では半導体基板１の図示を省略する。
【００７０】
続いて、図９を用いて説明した工程により形成したストライプ状の積層膜同士の間のスペースを、図１０に示すように絶縁膜３１で埋め込む。その後、ＣＭＰ（Chemical Mechanical Polishing）法で絶縁膜３１の上部を除去して平坦化した後、図１１に示すようにアモルファスシリコン層６ａの上表面を露出させる。
【００７１】
次に、図１２に示すように、例えばＣＶＤ法により、絶縁膜１１、アモルファスシリコン層２１ａ、絶縁膜１２、アモルファスシリコン層２２ａ、絶縁膜１３、アモルファスシリコン層２３ａ、絶縁膜１４、アモルファスシリコン層２４ａ、絶縁膜１５、アモルファスシリコン層６１ａおよび絶縁膜７１を順に成膜する。
【００７２】
次に、図１３に示すように、図１２を用いて説明した工程で成膜した積層膜を、第１方向に延在するストライプ状に加工する。その際、金属配線層２の直上に、絶縁膜１１、アモルファスシリコン層２１ａ、絶縁膜１２、アモルファスシリコン層２２ａ、絶縁膜１３、アモルファスシリコン層２３ａ、絶縁膜１４、アモルファスシリコン層２４ａ、絶縁膜１５、アモルファスシリコン層６１ａおよび絶縁膜７１からなる積層膜のストライプのスペース部分が配置されるように加工する。すなわち、絶縁膜１１、アモルファスシリコン層２１ａ、絶縁膜１２、アモルファスシリコン層２２ａ、絶縁膜１３、アモルファスシリコン層２３ａ、絶縁膜１４、アモルファスシリコン層２４ａ、絶縁膜１５、アモルファスシリコン層６１ａおよび絶縁膜７１からなる積層膜は絶縁膜３１の直上に配置され、ポリシリコンダイオードＰＤの直上には配置されない。
【００７３】
このとき、絶縁膜１１、アモルファスシリコン層２１ａ、絶縁膜１２、アモルファスシリコン層２２ａ、絶縁膜１３、アモルファスシリコン層２３ａ、絶縁膜１４、アモルファスシリコン層２４ａ、絶縁膜１５、アモルファスシリコン層６１ａおよび絶縁膜７１からなる積層膜の第２方向の幅は、絶縁膜３１の同方向の幅に対して細く形成しておいても良い。このような構成にすることにより、後述する絶縁膜９を成膜した時、隣り合う前記積層膜同士の間のスペース部分の第２方向の幅がアモルファスシリコン層４ａ、５ａおよび６ａの同方向の幅よりも狭くならないようにすることができる。
【００７４】
次に、図１４に示すように、図１３を用いて説明した工程で形成したストライプパターンのスペースを完全には埋め込まないように、例えばＣＶＤ法により絶縁膜９を成膜する。その後、図１５に示すように絶縁膜７１上の絶縁膜９と、アモルファスシリコン層６ａの上面の絶縁膜９とをエッチバックにより除去する。これにより、絶縁膜９は図１３を用いて説明した工程で形成したストライプパターンのそれぞれのパターンの両側の側壁のみに残る。
【００７５】
次に、図１６に示すように、半導体基板（図示しない）の主面の全面上に、チャネルポリシリコン層８ｐ（図示しない）となるアモルファスシリコン層８ａと絶縁膜５１とを形成する。アモルファスシリコン層８ａは、図１３を用いて説明した工程で形成したストライプパターンのスペースが完全には埋め込まれないようにＣＶＤ法などにより成膜し、絶縁膜５１は前記スペースを完全に埋め込むようにＣＶＤ法などにより成膜する。つまり、このときアモルファスシリコン層６ａの上面はアモルファスシリコン層８ａの下面と接しており、絶縁膜７１の上面はアモルファスシリコン層８ａに接している。
【００７６】
次に、図１７に示すように、ｎ型の不純物であるヒ素（Ａｓ）、あるいはリン（Ｐ）をイオン打ち込み法で半導体基板（図示しない）の主面に対して垂直な方向から打ち込み、絶縁膜５１を介してアモルファスシリコン８ａ層の上部にドープする。ドープされたアモルファスシリコン層８ａはアモルファスシリコン層３８ａとなる。ＡｓまたはＰのドープは、アモルファスシリコン層６１ａの上面よりは下に広がらないように行なう。すなわち、この工程でｎ型の不純物がアモルファスシリコン層８ａに打ち込まれるのは絶縁膜７１の下面よりも上方の領域のみである。
【００７７】
次に、図１８に示すように、熱処理によりアモルファスシリコン層４ａ、５ａ、６ａ、８ａ、３８ａ、２１ａ、２２ａ、２３ａ、２４ａおよび６１ａの結晶化と、これらに含まれている不純物の活性化を行った後、絶縁膜５１を除去する。アモルファスシリコン層４ａ、５ａ、６ａ、８ａ、３８ａ、２１ａ、２２ａ、２３ａ、２４ａおよび６１ａは、熱処理を行なうことでそれぞれポリシリコン層４ｐ、５ｐ、６ｐ、チャネルポリシリコン層８ｐ、３８ｐ、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐおよび２４ｐとなる。
【００７８】
次に、図１９に示すように、チャネルポリシリコン層８ｐ上およびポリシリコン層３８ｐ上に、拡散防止膜１０および相変化材料層７を前記スペースが完全には埋め込まれないようにＣＶＤ法などにより順に形成する。ここでは、相変化材料層７の部材は例えばＧｅ２Ｓｂ２Ｔｅ５などであるカルコゲナイドを用いることが好ましい。
【００７９】
ここでカルコゲナイドを用いる理由の一つは、カルコゲナイドはアモルファス（非結晶）状態と結晶状態とでの抵抗値の変化量が大きいので、相変化メモリが記憶している情報の読出動作が容易であるという理由がある。また、カルコゲナイドのような相変化材料を用いたメモリは、選択素子として接続するダイオードとの相性が良いためである。例えばスピン電流方式により情報の書き換えを行うＭＲＡＭ（Magnetoresistive Random Access Memory）のように、抵抗変化素子を構成する磁性体の磁化の向きを変化させて書き換え動作を行う不揮発性記憶装置の場合、磁性体膜に流す電流の向きを変えて情報の書き換えを行う場合、ダイオードの様な整流素子は選択素子として用いることができない。ダイオードの代わりに電界効果トランジスタを用いた場合、ダイオードを用いる場合に比べて選択素子が占める面積が大きくなるため、半導体記憶装置の微細化には不利である。
【００８０】
これに対し、カルコゲナイドなどの相変化材料を用いた相変化メモリでは、抵抗変化素子を構成する相変化材料に流す電流の大きさの違いにより情報の書き換えが可能であるため、整流素子であるダイオードを選択素子として用いることができる。すなわち、抵抗変化素子電界効果トランジスタよりも小さい面積で形成可能なダイオードとカルコゲナイドからなるメモリとを直列に接続した相変化メモリは不揮発性記憶装置の微細化に有利である。このため、本実施の形態では相変化メモリの抵抗変化素子の材料としてカルコゲナイドを用いている。
【００８１】
次に、図２０に示すように、相変化材料層７上に前記スペースが完全に埋め込まれるように絶縁膜９１を形成する。ここで、絶縁膜９１の部材には、後で選択的に除去し易いように塗布型低誘電率層間絶縁膜材料（ＳＯＧ：Spin On Glass）を用いることが望ましい。
【００８２】
次に、図２１に示すように、エッチバックにより、相変化材料層７の最上面の高さが絶縁膜１５の最上面の高さよりも低く、絶縁膜１５の最下面の高さよりも高くなるように相変化材料層７を加工する。この時、絶縁膜９１の一部も、同時に除去され、絶縁膜９１の最上面の高さは相変化材料層７の最上面の高さとほぼ同一となる。すなわち、絶縁膜１５の最上面より上方に形成されていた絶縁膜９１は除去され、絶縁膜９１はそれぞれの前記スペース内にのみ残る。
【００８３】
相変化材料層７の最上面の高さを絶縁膜１５の最上面の高さよりも低くすることは、ゲートポリシリコン層６１ｐをチャネルとするトランジスタをカットオフされた時に、電流が相変化材料層７を介してソース−ドレイン間に流れることを防止するためである。また、相変化材料層７の最上面の高さを絶縁膜１５の最下面の高さよりも高くすることは、絶縁膜１５の直下に形成されたゲートポリシリコン層２４ｐをチャネルとするトランジスタがカットオフされた時に、ソース−ドレイン間に位置する相変化材料層７に、電流が流れるようにするためである。
【００８４】
次に、図２２に示すように、絶縁膜９１上の前記スペース内に、ＣＶＤ法などにより形成した絶縁膜９２を埋め込んだ後、図２３に示すように、ＣＭＰ法によりポリシリコン層３８ｐの最上面を露出させる。これにより、絶縁膜９２の上面およびポリシリコン層３８ｐの上面とを平坦化する。ここで、絶縁膜９２の部材には、後で選択的に除去し易いように、塗布型低誘電率層間絶縁膜材料（ＳＯＧ）を用いることが望ましい。
【００８５】
続いて、後の工程で形成するビット線である金属配線層３（図１参照）と、半導体基板（図示しない）に形成しておいた周辺回路（図示しない）とを接続するコンタクトプラグＢＬＣ（図１参照）を形成する。
【００８６】
次に、図２４に示すように、例えばスパッタリング法により、ビット線となる金属配線層３を形成する。
【００８７】
次に、図２５に示すように、金属配線層３およびｎ型のポリシリコン層３８ｐを、ワード線である金属配線層２の延在方向（第１方向）と直交する方向（第２方向）に延在するストライプ状に加工する。このときの製造工程中の相変化メモリの平面図を図２６に示す。図２６に示すように、絶縁膜７１上のポリシリコン層３８ｐを取り除くことによって、隣り合うビット線同士の短絡経路となりうる主成分が排除される。なお、絶縁膜７１および絶縁膜９２の間に残留しているポリシリコン層３８ｐは、後の工程にて取り除かれる。
【００８８】
図２７は、図２６のＢ−Ｂ線における断面図である。すなわち、ストライプ状に形成された金属配線層３のうちの一本の金属配線層３の延在方向（第２方向）に沿う断面図であり、この断面図には金属配線層３が含まれている。また、図２８は、図２６のＣ−Ｃ線における断面図である。この断面図は第２方向に沿う断面であって、隣り合う金属配線層２同士の間における断面を示している。図２８に示すように、図２５を用いて説明した工程では、絶縁膜７１、９２が露出されるまで金属配線層３およびポリシリコン層３８ｐが加工される。
【００８９】
次に、図２９に示すように、金属配線層３を覆うように、半導体基板（図示しない）の主面の全面上に例えばＣＶＤ法により絶縁膜１０１を形成した後に、ＣＭＰ法で絶縁膜１０１の上部を除去して絶縁膜１０１の上面を平坦化する。
【００９０】
続いて、図３０に示すように、第１方向に複数の縦型チェインセルを形成する際のマスクとして用いるハードマスクの加工を行う。すなわち、図３０に示すように、フォトリソグラフィ技術を用いた異方性のドライエッチングにより、ハードマスクである絶縁膜１０１を加工する。このとき絶縁膜１０１には、マトリクス状に並ぶ開口部が複数形成される。前記開口部は絶縁膜１０１の上面から下面を貫通しており、金属配線層２の直上であって、金属配線層３同士の間のスペースの直上に形成されている。
【００９１】
図３１は、図３０に示す製造工程中の相変化メモリの平面図である。絶縁膜１０１の開口部は、図２６および図３１を対比させるとわかるように、例えば絶縁膜９２上、ポリシリコン層３８ｐ上および絶縁膜９上であって、金属配線層３（図示しない）が形成されていない領域の直上に、異方性のドライエッチングにて形成される。このドライエッチングは、図３１のＥ−Ｅ線における断面図である図３３に示すように、絶縁膜９、９２およびポリシリコン層３８ｐが露出する深さまで行われる。したがって、図２９に示した状態での絶縁膜１０１は、図３１のＤ−Ｄ線における断面図である図３２に示すように、前記異方性のドライエッチングの後に、金属配線層３からなるビット線上に絶縁膜１０１が残留する膜厚で形成されている必要がある。
【００９２】
次に、図３４に示すように、絶縁膜１０１の上面に形成された複数の開口部の直下に存在する絶縁膜９１、９２を異方性エッチングにより除去する。続いて、図３５に示すように、絶縁膜１０１の非開口部の直下に存在する絶縁膜９、９１（図示しない）および９２（図示しない）がそれぞれ一部残留するような等方性エッチングにて、絶縁膜１０１の開口部の直下に存在するチャネルポリシリコン層８ｐ、３８ｐ、拡散防止膜１０および相変化材料層７を除去する。ここで、図３６に、図３５のＦ−Ｆ線における断面である上面図を示す。図３６に示すように、縦型チェインセル部、すなわち、金属配線層２（図３５参照）の直上であって金属配線層３（図３２参照）の直下では、相変化材料層７および拡散防止膜１０が、開口部直下の第１方向におけるそれぞれの両側の側壁から削り取られるように除去される。
【００９３】
つまり、相変化材料層７および拡散防止膜１０は、絶縁膜１０１の開口部（図３０参照）の直下の領域、すなわち図３６に示すポリシリコン層６ｐの直上の領域側から前記等方性エッチングよって、第１方向の両側の側壁の一部を除去される。このとき、拡散防止膜１０に接するチャネルポリシリコン層８ｐの両側の側壁も少々除去されることが考えられるが、前記等方性エッチング工程では、チャネルポリシリコン層８ｐを構成するシリコン層を除去しにくい選択比を有し、相変化材料層７を構成する部材（例えばカルコゲナイド）を除去し易い選択比を有するエッチングを行うため、第１方向におけるチャネルポリシリコン層８ｐの線幅は、相変化材料層７の同方向の線幅よりも広くなる。
【００９４】
したがって、図３６に示すように、半導体基板（図示しない）の主面に沿う線における断面では、相変化材料層７、拡散防止膜１０およびチャネルポリシリコン層８ｐを含むメモリセルの平面形状は、隣接する絶縁膜９から隣接する絶縁膜９１にかけて第１方向の幅が狭くなる形状、例えば台形の形状となる。つまり、絶縁膜９に接するチャネルポリシリコン層８ｐの第１方向の線幅よりも、絶縁膜９１に接する相変化材料層７の同方向の線幅の方が小さくなる。
【００９５】
なお、図３６に記す空隙１１０は、中空である。空隙１１０の直下にはポリシリコン層６ｐが形成されているが、ここでは図示を省略している。以上の方法により、第１方向の相変化材料層７の線幅を同方向のチャネルポリシリコン層８ｐの線幅よりも細くすることができる。また、絶縁膜１０１の開口部（図３０参照）の直下には、ポリシリコン層６ｐおよびポリシリコン層６ｐの側壁に接する絶縁膜３１のそれぞれの上面の一部が露出している。
【００９６】
次に、図３７に示すように、異方性エッチングを用いて絶縁膜１０１の開口部（図３０参照）の直下のポリシリコン層４ｐ、５ｐ、６ｐを除去することにより、図２に示すポリシリコン膜４ｐ〜５ｐからなるポリシリコンダイオードＰＤをそれぞれ形成する。図３７は、図３１のＥ−Ｅ線と同一の領域における断面図である。
【００９７】
その後、図示はしないが、メモリ書換え動作時に高温になった相変化材料層が昇華しないようにするために、開口部およびその下部の空間を絶縁膜３３（図２参照）で埋め、相変化材料層７（図２参照）を密封する。ここで、絶縁膜には、塗布型低誘電率層間絶縁膜材料（ＳＯＧ）を適用することが望ましい。ＳＯＧは埋め込み性に優れているので、絶縁膜を微小な空隙１１０（図３６参照）を完全に埋め込むことができる。また、ＳＯＧは熱伝導率が低いので、書換え動作における発熱効率が高まることによって、書換え電流が低減される効果も期待できる。
【００９８】
＜本実施の形態の効果＞
ここで、縦型チェインメモリの特徴について以下に説明する。
【００９９】
特許文献１（特開２００８−１６０００４号公報）に示された半導体記憶装置は、導体膜と絶縁膜との積層膜に複数の貫通孔を形成し、前記貫通孔の内壁に、ゲート絶縁膜、チャネル膜、相変化膜を順に形成するものである。このような相変化メモリでは、各貫通孔の中心方向に向かって全方向から膜を埋めてチャネル膜などを形成するため、少なくともゲート絶縁膜およびチャネル膜は環状の平面形状を有することとなる。この場合、それぞれの貫通孔内には直列のメモリセルが一列のみしか形成することができないため、単位面積当たりに記憶できる情報量が少なく、高集積化には不向きである。
【０１００】
これに対し、本実施の形態で説明したような縦型チェインメモリは以下の特徴を有する。
【０１０１】
第一の特徴は、接続孔の内部に、二列のメモリセルを形成することが可能となった点にある。より具体的には、図３に示したように、接続孔の内部に形成された相変化材料層７は、一方のチャネルポリシリコン層８ｐの面に接している第一の領域と、絶縁膜９１を挟んで向かい合う他方のチャネルポリシリコン層８ｐの面に接している第二の領域とに分離して形成されている。すなわち、一つの接続孔内には、チャネルポリシリコン層８ｐおよび拡散防止膜１０を介してチャネルポリシリコン層８ｐと接する相変化材料層７からなるメモリセルが二つ形成されている。また、これら二つの相変化材料層７に流れる電流経路を制御する二つのトランジスタが一つの接続孔の内部に設けられており、左右の相変化材料層７に流す電流をそれぞれ独立して制御する構成となっている。このような構成により、一方の面に形成されているトランジスタをカットオフすることによって、相変化材料層７の前記第一の領域には大電流が流れるが、向かい合う他方の面に形成されているトランジスタを導通状態に保持することによって、前記第二の領域には電流が流れないようにすることが可能となる。したがって、特許文献１のメモリセルよりも多い２ビットの記憶ができ、一つの接続孔の中で２倍の記憶が可能になる効果を有し、ビットコストを低減することができる。
【０１０２】
第二の特徴は、選択素子に制御されるメモリセルの数が倍増された点にある。図３からも明らかなように、一つの接続孔において、一つのポリシリコンダイオードＰＤ（図２参照）に対して、二つの縦型チェインメモリが接続される構成となっている。ポリシリコンダイオードＰＤは、金属配線層２（図２参照）からなるワード線と金属配線層３（図２参照）からなるビット線の電位関係により、接続される縦型チェインメモリを選択する機能を有する。従って、本実施の形態のような縦型チェインメモリでは、２つの縦型チェインメモリが一つのダイオードを共有する構成となっている。この構成により、一つのポリシリコンダイオードＰＤに対するビット数を増やすことが可能となり、ビットコストを低減することができる。
【０１０３】
第三の特徴は、接続孔に形成される各層が、第１方向において接続孔同士を分離する絶縁層と接した構造をなすことにより、単位面積あたりのセルの密度を高める効果を有する点にある。すなわち、図３に示すゲートポリシリコン層２１ｐの側面には、相変化材料層７等が形成されていくが、結晶成長によって膜の厚さが増す方向は、隣り合うゲートポリシリコン層２１ｐ同士の対向する２面が向かい合う方向である。ゲートポリシリコン層２１ｐの側壁に形成される膜は、この向かい合う２面の間を埋める方向にのみ形成されていく。この結果、特許文献１のメモリセルのように、孔の中心方向に向かって全方向から埋める方向に膜が形成されることがない。言い換えると、結晶成長によって膜の厚さが増す方向は、２面が向かい合う方向のみであることにより、２面が向かい合う方向と直交する方向には、形成する膜の厚さを考慮して幅を設定、加工する必要がなくなる。したがって、直交する方向は形成する膜の厚さに依存せず、最小加工寸法で形成できる。つまり、単位面積あたりのセル密度向上により、ビットコストを低減することができる。
【０１０４】
以上に、一つの接続孔内に二列のメモリセルを形成する縦型チェインメモリの特徴を説明したが、上記の三つの特徴を有する縦型チェインメモリでは、前述したように抵抗変化素子の幅を狭くすることにより抵抗変化素子の抵抗値を上げ、非選択のメモリセル内の抵抗変化素子にリーク電流が流れることを防ぐことが難しいという問題があった。
【０１０５】
これに対し、本実施の形態では、図３０に示す絶縁膜１０１に形成したマトリクス状の開口部を形成した後、その開口部からポリシリコン層６ｐの上部に達する開口（図３５参照）を形成し、続いて等方的なエッチングにより、選択的に相変化材料層７の側壁を一部除去することにより、上記の問題を解決している。なお、前記等方的なエッチングは等速的なエッチングであり、例えば酸化シリコン膜は殆ど除去されないような選択比を有するウェットエッチングであるものとする。
【０１０６】
これにより、図３に示したように、接続孔の内部に形成される相変化材料層７の線幅をチャネルポリシリコン層８ｐの線幅よりも細くすることで、相変化材料層７の抵抗値を上昇させることができるため、より理想的な選択動作を実現することができる。つまり、このような構成にすることにより、相変化材料層７の低抵抗状態におけるセット抵抗を、導通状態におけるトランジスタの抵抗よりも高く設定することができる。この結果、接続孔内の一方の面に形成されているメモリセルが選択されている時、選択セルでは、トランジスタをカットオフすることによって、相変化材料層７には大電流が流れるが、非選択セルでは、トランジスタを導通状態とすることによって、相変化材料層７に電流が流れることを防ぐことが可能となる。すなわち、非選択セルにおける相変化材料層７に注入される電荷量を抑制することを可能とすることで、記憶情報保持時間を向上させることができ、さらに、電気特性の劣化を防ぐことができるため、上記の三つの特徴を有する縦型チェインメモリを含む不揮発性記憶装置の信頼性を向上させることができる。
【０１０７】
（実施の形態２）
本実施の形態では、図２に示した相変化材料層７の線幅を細らせるための製造方法であって、前記実施の形態１とは異なる製造方法の一例を説明する。ここで述べる製造方法は、金属配線層２からなるワード線が延伸する方向（第１方向）に並ぶ縦型チェインセルとポリシリコンダイオードＰＤを一括して分離した後に、相変化材料層７を選択的にエッチングすることによって、主に相変化材料層７を細線化することに特徴がある。
【０１０８】
まず、金属配線層２からなるワード線が延伸する方向で隣接する縦型チェインセルとポリシリコンダイオードＰＤを一括して分離する際に使用するハードマスク形成までの製造方法は、前記実施の形態１の図８〜図３３で説明した通りである。続いて、図３３で説明した工程の後、図３８および図３９に示すように、絶縁膜１０１の開口部の直下に存在する絶縁膜９１、９２、９、拡散防止膜１０、ポリシリコン層４ｐ、５ｐ、６ｐ、８ｐ、３８ｐおよび相変化材料層７を除去する。なお、図３８は製造工程中の相変化メモリの平面図であり、図３９は図３８のＩ−Ｉ線における断面図である。また、図４０は図３８のＨ−Ｈ線における断面図である。
【０１０９】
ここで、絶縁膜９が除去されたことにより、ポリシリコン層４ｐ〜６ｐからなるポリシリコンダイオードを分離する絶縁膜３１も僅かに除去される。また、図２９に示した金属配線層３の上面から絶縁膜１０１の上面までの絶縁膜１０１の膜厚は、図３０および図３１に示した金属配線層３を保護するために、絶縁膜１０１が金属配線層３（図４０参照）上に残留する程度の厚さに制御されている必要がある。したがって、図３９において残留している絶縁膜１０１の膜厚は、図４０において残留している絶縁膜１０１よりも厚くなっている。また、図４０のＪ−Ｊ線の断面における上面図は、図４１のようになる。
【０１１０】
すなわち、図４１に示すように、例えば隣り合うゲートポリシリコン層２１ｐ同士の間には、対向するゲートポリシリコン層２１ｐ同士の面の一方の面から他方の面に向かって絶縁膜９、チャネルポリシリコン層８ｐ、拡散防止膜１０、相変化材料層７、絶縁膜９１、相変化材料層７、拡散防止膜１０、チャネルポリシリコン層８ｐおよび絶縁膜９が順に形成されている領域が、第１方向に断続的に形成されている。つまり、隣り合うゲートポリシリコン層２１ｐ同士の間には、絶縁膜９１、相変化材料層７、拡散防止膜１０、チャネルポリシリコン層８ｐおよび絶縁膜９が形成されている領域と、空隙のみがある領域とが第１方向に交互に形成されており、前記空隙の直下の領域にはポリシリコン層４ｐ〜６ｐは形成されておらず、金属配線層２が形成されている。
【０１１１】
次に、等方性エッチングにより、相変化材料層７を選択的に除去する。その結果、図４１と同じ位置における断面の上面図は、図４２のようになる。なお、図４２に示す相変化材料層７の両端に形成された空隙１１１は、相変化材料層７が除去された部分に相当しており、空隙１１１の直下には拡散防止膜１０およびチャネルポリシリコン層８ｐが形成されている。なお、図４２では、空隙１１１の直下の拡散防止膜１０およびチャネルポリシリコン層８ｐの図示を省略している。
【０１１２】
ここで、図４３に、図４２のＫ−Ｋ線における断面図を示す。図４３はチャネルポリシリコン層８ｐの第１方向の端部を含む第２方向に沿った断面図である。図４３に示すように、相変化材料層７が選択的に取り除かれており、その領域には空隙１１１が形成されている。なお、図４３では空隙１１１の奥に線幅が細くなった相変化材料層７が形成されているが、図をわかりやすくするため相変化材料層７の図示は省略している。
【０１１３】
その後、メモリ書換え動作時に高温になった相変化材料層が昇華しないようにするために、開口部および空隙１１１を絶縁膜（図示しない）で埋め、相変化材料層７を密封する。このとき、前記絶縁膜には、塗布型低誘電率層間絶縁膜材料（ＳＯＧ）を適用することが望ましい。ＳＯＧは埋め込み性に優れているので、絶縁膜を微小な空隙１１１を完全に埋め込むことができる。また、ＳＯＧの熱伝導率が低いので、書換え動作における発熱効率が高まることによって、書換え電流が低減される効果も期待できる。
【０１１４】
以上の製造方法により、図４２に示すように、相変化材料層７を選択的に除去することが可能となり、ポリシリコン層３８ｐの線幅を保ったまま、相変化材料層７の線幅を細くすることが可能となる。このように、チャネルポリシリコン層８ｐが除去されることを防ぎ、相変化材料層７を選択的に細らせることは、より確実にチャネルポリシリコン層８ｐの線幅を保つことができる点において、前記実施の形態１の構成よりも好ましい。
【０１１５】
以上により、本実施の不揮発性記憶装置では、相変化材料層７のセット抵抗を、導通状態にあるトランジスタの抵抗よりも大幅に高くすることが可能となり、理想的な選択動作を実現することができる。したがって、不揮発性記憶装置の信頼性を向上することができる。
【０１１６】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１７】
例えば、前記実施の形態１、２では、記憶素子にカルコゲナイド材料を用いた相変化メモリを前提に説明したが、記憶素子の材料は限定されず、相変化メモリに限らず、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）または他の抵抗性メモリなど、電流を素子に流すことにより電気的特性が変化する様々な半導体メモリに適用することも可能である。
【０１１８】
また、前記実施の形態１、２では、ゲート動作を行なうゲートポリシリコン層およびソース・ドレイン経路になるチャネルポリシリコン層等にポリシリコンを用いることを前提に説明したが、ゲートポリシリコン層およびチャネルポリシリコン層の材料は限定されず、ゲート動作を行なうことのできる半導体材料などの導体を適用することによって本発明を実現することができる。
【０１１９】
さらに、前記実施の形態１、２では、説明をわかりやすくするため、ワード線およびビット線という表現を用いたが、両者は一つの縦型チェインメモリを選択するために用いられる選択線である。従って、位置関係等は、上下反対となってもよく、また、ビット線側にセンスアンプ等の読出回路が接続される必要もないことはいうまでもない。
【産業上の利用可能性】
【０１２０】
本発明の不揮発性記憶装置の製造方法は、選択トランジスタのチャネルに隣接して形成された抵抗変化素子を有する不揮発性記憶装置に幅広く利用されるものである。
【符号の説明】
【０１２１】
１      半導体基板
２      金属配線層
３      金属配線層
４ａ〜６ａ    アモルファスシリコン層
４ｐ〜６ｐ    ポリシリコン層
７      相変化材料層
８ａ    アモルファスシリコン層
８ｐ    チャネルポリシリコン層
９      絶縁膜
１０    拡散防止膜
１１〜１５    絶縁膜
２１ａ〜２４ａ    アモルファスシリコン層
２１ｐ〜２４ｐ    ゲートポリシリコン層
３０    層間絶縁膜
３１〜３３    絶縁膜
３８ａ  アモルファスシリコン層
３８ｐ  ポリシリコン層
５１    絶縁膜
６１ａ  アモルファスシリコン層
６１ｐ  ゲートポリシリコン層
７１    絶縁膜
９１、９２    絶縁膜
１０１  絶縁膜
１１０、１１１  空隙
ＢＬ    ビット線
ＢＬ１〜ＢＬ３    ビット線
ＢＬＣ  コンタクトプラグ
ＧＣ１〜ＧＣ４  コンタクトプラグ
ＧＬ１〜ＧＬ４    配線
ＧＬＣ１〜ＧＬＣ４    コンタクトプラグ
ＨＲａ〜ＨＲｄ    抵抗変化素子
ＨＲｋ    抵抗変化素子
ＩＬＫ＿ＴＲｄ    リーク電流
ＩＯＮ＿ＴＲａ    電流
ＩＯＮ＿ＴＲｂ    電流
ＩＯＮ＿ＴＲｃ    電流
ＩＲＳＴ    リセット電流
ＩＲＳＴ＿ＨＲｄ  電流
ＩＵＳ＿ＨＲａ    リーク電流
ＩＵＳ＿ＨＲｂ    リーク電流
ＩＵＳ＿ＨＲｃ    リーク電流
ＭＡ    メモリアレイ
ＭＣ    メモリセル
ＭＣ１〜ＭＣ４    メモリセル
ＭＣｊ  メモリセル
ＰＤ    ポリシリコンダイオード
Ｒ      抵抗値
Ｒ１＿ＨＲｃ    抵抗
ＲＯＮ＿ＴＲｃ    オン抵抗
ＳＬ    ソース線
ＳＭＣ  選択セル
ＳＴＧＣ１、ＳＴＧＬＣ２    コンタクトプラグ
ＳＴＧＬ１    ゲート配線
ＳＴＧＬ２    ゲート配線
Ｔ      膜厚
ＴＲａ〜ＴＲｄ    トランジスタ
ＴＲｅ  縦型トランジスタ
ＴＲｋ  トランジスタ
ＵＳＭＣ１    非選択セル
ＵＳＭＣ２    非選択セル
ＵＳＭＣ３    非選択セル
Ｗ      幅
ＷＧＳＴ    線幅
ＷＬ１〜ＷＬ３    ワード線
ＷＬＣ  コンタクトプラグ
ＷＳＩ  線幅
ρ      抵抗率
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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