(57)【要約】【課題】消費電力などの資源の消費を抑えつつ、肉眼でちらつきが認識されることを抑制する画像表示装置を提供すること。【解決手段】画像表示装置は、それぞれ発光素子を含み該発光素子を用いて点灯する複数の画素回路と、前記画素回路のそれぞれが所定の周期で点灯するよう制御する点灯期間制御部と、前記所定の周期内で前記各画素回路を点灯させる時間の長さを決定する点灯時間決定部と、を含む。前記点灯期間制御部は、前記時間の長さが所定の長さ以上の場合には前記所定の周期のうち前記時間の長さ連続する１つの点灯期間に前記各画素回路を点灯させ、前記時間の長さが前記所定の長さより短い場合には前記所定の周期のうち総和が前記時間の長さとなる複数の点灯期間に前記各画素回路を点灯させる。【選択図】図１１
2012058351.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ発光素子を含み該発光素子を用いて点灯する複数の画素回路と、
前記画素回路のそれぞれが所定の周期で点灯するよう制御する点灯期間制御部と、
前記所定の周期内で前記各画素回路を点灯させる時間の長さを決定する点灯時間決定部と、を含み、
前記点灯期間制御部は、前記時間の長さが所定の長さ以上の場合には前記所定の周期のうち前記時間の長さ連続する１つの点灯期間に前記各画素回路を点灯させ、前記時間の長さが前記所定の長さより短い場合には前記所定の周期のうち総和が前記時間の長さとなる複数の点灯期間に前記各画素回路を点灯させる、
ことを特徴とする画像表示装置。
【請求項２】
前記点灯期間制御部は、前記時間の長さが前記所定の長さより短い場合には前記所定の周期のうち１つ目の点灯期間の開始から最後の点灯期間の終了までの期間が前記所定の長さ以内となるように画素回路を点灯させる、
ことを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記各画素回路は前記所定の周期のうちの点灯期間の配置である複数の点灯パターンであって、互いに前記配置が異なる複数の点灯パターンのうちいずれかに対応し、
前記点灯期間制御部は前記各画素回路が対応する前記点灯パターンに応じて点灯するよう制御する、
ことを特徴とする請求項１または２に記載の画像表示装置。
【請求項４】
前記複数の画素回路は第１の方向に並び、
前記各画素回路と該画素回路に隣接する画素回路のうち１つとでは、対応する前記点灯パターンが異なる、
ことを特徴とする請求項３に記載の画像表示装置。
【請求項５】
偶数番目の前記画素回路と奇数番目の前記画素回路とで対応する前記点灯パターンが異なる、
ことを特徴とする請求項４に記載の画像表示装置。
【請求項６】
前記点灯パターンの数は２である、
ことを特徴とする請求項３から５のいずれか一項に記載の画像表示装置。
【請求項７】
それぞれ前記点灯パターンに対応して設けられ、前記点灯期間制御部の制御に基づいて該点灯パターンに対応する前記画素回路の点灯を制御する複数の点灯シフトレジスタをさらに含む、
ことを特徴とする請求項６に記載の画像表示装置。
【請求項８】
前記複数の画素回路のそれぞれに対応して設けられる複数の点灯制御線と、
それぞれ前記複数の点灯制御線のいずれかに対応する複数の点灯制御接続スイッチと、をさらに含み、
前記各画素回路は前記発光素子の発光量を制御する駆動トランジスタと、該画素回路に対応する前記点灯制御線から供給される点灯制御信号により前記発光素子の点灯有無を制御する点灯制御スイッチ、をさらに含み、
前記各画素回路に対応する前記点灯制御線は、該画素回路に対応する前記点灯シフトレジスタと接続され、該画素回路に対応しない前記点灯シフトレジスタと該点灯制御線に対応する前記点灯制御スイッチを介して接続される、
ことを特徴とする請求項７に記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像表示装置、特に発光素子を用いた画像表示装置に関する。
【背景技術】
【０００２】
近年有機ＥＬ表示装置など、発光素子を用いた画像表示装置の開発が盛んに行われている。画像表示装置は外光の変化などに対応するため画面の明るさを変化させる必要がある。しかし表示階調を示す信号（階調信号）を直接変化させて明るさを変化させると階調表現が粗く（ダイナミックレンジが狭く）なってしまう。階調信号はＤＡ変換器によって生成されるからである。そのため、各画素の点灯期間の長短により制御し、ダイナミックレンジを確保しつつ画面の明るさを変化させる技術が開発されている。この技術では、１垂直走査期間を例えば６０Ｈｚとし、垂直走査期間内で１つの連続する点灯期間とすると、肉眼でちらつき（フリッカ）が観察される要因となる。このちらつきを抑制するため、特許文献１には、１垂直走査期間内の点灯期間を複数に分割することにより点灯の周期を短くしてちらつきを抑えた画像表示装置が開示されている。
【０００３】
特許文献２には、発光期間と非発光期間の比に応じてフレーム期間内のサブフレーム数を設定する画像表示装置が記載されている。特許文献３には画面の平均輝度レベルに応じて発光モードを決定し、その発光モードに応じて点灯期間の数や長さを制御する画像表示装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１８６８８４号公報
【特許文献２】特開２００６−０３０５１６号公報
【特許文献３】特開２００９−１９２７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
肉眼でちらつきが認識される条件として一般には点灯の周期や輝度が知られているが、点灯期間の長さを制御する画像表示装置では輝度から理論的に計算される臨界周波数より低い周波数（周期が長い）の場合であっても、ちらつきが認識されない場合がある。その場合にも一律に点灯期間を複数にすると、不要な電力を消費しまた回路に不要な負荷をかけることになる。
【０００６】
本発明は上記課題に鑑みてなされたものであって、その目的は、消費電力などの資源の消費を抑えつつ、肉眼でちらつきが認識されることを抑制する画像表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。
【０００８】
（１）それぞれ発光素子を含み該発光素子を用いて点灯する複数の画素回路と、前記画素回路のそれぞれが所定の周期で点灯するよう制御する点灯期間制御部と、前記所定の周期内で前記各画素回路を点灯させる時間の長さを決定する点灯時間決定部と、を含み、前記点灯期間制御部は、前記時間の長さが所定の長さ以上の場合には前記所定の周期のうち前記時間の長さ連続する１つの点灯期間に前記各画素回路を点灯させ、前記時間の長さが前記所定の長さより短い場合には前記所定の周期のうち総和が前記時間の長さとなる複数の点灯期間に前記各画素回路を点灯させる、ことを特徴とする画像表示装置。
【０００９】
（２）（１）において、前記点灯期間制御部は、前記時間の長さが前記所定の長さより短い場合には前記所定の周期のうち１つ目の点灯期間の開始から最後の点灯期間の終了までの期間が前記所定の長さ以内となるように画素回路を点灯させる、ことを特徴とする画像表示装置。
【００１０】
（３）（１）または（２）において、前記各画素回路は前記所定の周期のうちの点灯期間の配置である複数の点灯パターンであって、互いに前記配置が異なる複数の点灯パターンのうちいずれかに対応し、前記点灯期間制御部は前記各画素回路が対応する前記点灯パターンに応じて点灯するよう制御する、ことを特徴とする画像表示装置。
【００１１】
（４）（３）において、前記複数の画素回路は第１の方向に並び、前記各画素回路と該画素回路に隣接する画素回路のうち１つとでは、対応する前記点灯パターンが異なる、ことを特徴とする画像表示装置。
【００１２】
（５）（４）において、偶数番目の前記画素回路と奇数番目の前記画素回路とで対応する前記点灯パターンが異なる、ことを特徴とする画像表示装置。
【００１３】
（６）（３）から（５）のいずれかにおいて、前記点灯パターンの数は２である、ことを特徴とする画像表示装置。
【００１４】
（７）（６）において、それぞれ前記点灯パターンに対応して設けられ、前記点灯期間制御部の制御に基づいて該点灯パターンに対応する前記画素回路の点灯を制御する複数の点灯シフトレジスタをさらに含む、ことを特徴とする画像表示装置。
【００１５】
（８）（７）において、前記複数の画素回路のそれぞれに対応して設けられる複数の点灯制御線と、それぞれ前記複数の点灯制御線のいずれかに対応する複数の点灯制御接続スイッチと、をさらに含み、前記各画素回路は前記発光素子の発光量を制御する駆動トランジスタと、該画素回路に対応する前記点灯制御線から供給される点灯制御信号により前記発光素子の点灯有無を制御する点灯制御スイッチ、をさらに含み、前記各画素回路に対応する前記点灯制御線は、該画素回路に対応する前記点灯シフトレジスタと接続され、該画素回路に対応しない前記点灯シフトレジスタと該点灯制御線に対応する前記点灯制御スイッチを介して接続される、ことを特徴とする画像表示装置。
【発明の効果】
【００１６】
本発明によれば、画像表示装置の消費電力などの資源の消費を抑えつつ、肉眼でちらつきが認識されることを抑制できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係る有機ＥＬ表示装置の回路構成の一例を示す図である。
【図２】各画素回路の構成の一例を示す回路図である。
【図３】画素回路に関するＲＧＢ切替制御線、点灯制御線、プリチャージ制御線、リセット制御線、ノードＮＡおよびノードＮＢの電位の時間変化の一例を示す波形図である。
【図４】各画素行の書込期間と非書込期間との時間推移を示す図である。
【図５】点灯期間の割合と輝度との関係を示す図である。
【図６】表示制御部の構成の一例を示すブロック図である。
【図７】静止画判定部の構成の一例を示す図である。
【図８】発光モード選択部の処理フローの一例を示す図である。
【図９】静止画モードにおいて各点灯制御線に印加される波形をデューティ比ごとに示す図である。
【図１０】動画重視モードにおいて各点灯制御線に印加される波形をデューティ比ごとに示す図である。
【図１１】バランス通常モードにおいて各点灯制御線に印加される波形をデューティ比ごとに示す図である。
【図１２】バランスちらつき抑制モードにおいて各点灯制御線に印加される波形をデューティ比ごとに示す図である。
【図１３】ちらつき抑制モードにおいて各点灯制御線に印加される波形をデューティ比ごとに示す図である。
【図１４】垂直走査回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。なお以下では、発光素子を用いた画像表示装置の一種である有機ＥＬ表示装置に本発明を適用した場合について説明する。
【００１９】
有機ＥＬ表示装置は、物理的には、アレイ基板と、フレキシブルプリント基板と、パッケージに封入されたドライバ集積回路とを含んでいる。アレイ基板上には、画像を表示する表示領域ＤＡが配置される。図１は、本発明の実施形態に係る有機ＥＬ表示装置の回路構成の一例を示す図である。図１に示す回路は、主にアレイ基板とドライバ集積回路とに設けられている。有機ＥＬ表示装置のアレイ基板上には表示領域ＤＡがあり、表示領域ＤＡにはマトリクス状に画素が配置されている。画素となる領域のそれぞれには３つの画素回路ＰＣＲ，ＰＣＧ，ＰＣＢが図中横方向に並んで配置されている。画素回路ＰＣＲは赤を表示し、画素回路ＰＣＧは緑を表示し、画素回路ＰＣＢは青を表示する。以下では画素回路ＰＣＲ，ＰＣＢ，ＰＣＧの発光する色を区別しないときは画素回路ＰＣと呼ぶ。なお表示領域ＤＡにはＭ列×Ｎ行の画素ＰＸが配置されている。表示領域ＤＡ内には（３×Ｍ）列×Ｎ行の画素回路ＰＣが並んでおり、本実施形態では同じ列に並んでいる画素回路ＰＣは同じ色を表示する。同じ行の画素回路ＰＣのグループを以下では画素行ＰＸＬと呼ぶ。
【００２０】
表示領域ＤＡ内では、画素回路ＰＣの各列に対応してデータ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢ（以下これらのデータ線を区別しない時はデータ線ＤＡＴと呼ぶ）と電源電位Ｖｏｌｅｄを供給する電源線ＰＷＲとが図中上下方向に延び、画素回路ＰＣの各行に対応してリセット制御線ＲＥＳと、点灯制御線ＩＬＭと、プリチャージ制御線ＰＲＥと、発光制御信号線ＲＥＦとが図中左右方向に延びている。またアレイ基板上の領域であって表示領域ＤＡの図中下側の領域には、データ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢに対応して設けられたＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢと、統合データ線ＤＡＴＩと、データ線駆動回路ＸＤＶとが設けられ、アレイ基板上の領域であって表示領域ＤＡの図中左側の領域には垂直走査回路ＹＤＶＬが設けられ、図中右側には垂直走査回路ＹＤＶＲが設けられている。データ線駆動回路ＸＤＶと垂直走査回路ＹＤＶＬと垂直走査回路ＹＤＶＲとはそれぞれ配線群を介して表示制御部ＣＴＬに接続されている。なおデータ線駆動回路ＸＤＶと垂直走査回路ＹＤＶＬと垂直走査回路ＹＤＶＲの一部はドライバ集積回路にも設けられている。
【００２１】
同じデータ線ＤＡＴに接続される画素回路ＰＣは同じ色を表示する。以下では、ｍ列目の画素の列を構成する画素回路ＰＣＲの列に対応するデータ線ＤＡＴＲをＤＡＴＲｍと、画素回路ＰＣＧの列に対応するデータ線ＤＡＴＧをＤＡＴＧｍと、画素回路ＰＣＢの列に対応するデータ線ＤＡＴＢをＤＡＴＢｍと記す。あるデータ線ＤＡＴは、対応する列内の複数の画素回路ＰＣに対してデータ信号を供給する。また、リセット制御線ＲＥＳと、点灯制御線ＩＬＭと、プリチャージ制御線ＰＲＥと、発光制御信号線ＲＥＦとの数はそれぞれ画素行ＰＸＬの数と同じ数（Ｎ本）である。ｎ行目の画素行ＰＸＬに対応するリセット制御線ＲＥＳをＲＥＳｎ、点灯制御線ＩＬＭをＩＬＭｎ、プリチャージ制御線ＰＲＥをＰＲＥｎ、発光制御信号線ＲＥＦをＲＥＦｎと記す。リセット制御線ＲＥＳ、点灯制御線ＩＬＭ、プリチャージ制御線ＰＲＥおよび発光制御信号線ＲＥＦの一端は垂直走査回路ＹＤＶＬに、他端は垂直走査回路ＹＤＶＲに接続されている。
【００２２】
ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢはｎチャネル型の薄膜トランジスタであって、画素の列に対応してそれぞれｍ個設けられている。ＲＧＢ切替スイッチＤＳＲのゲート電極にはＲＧＢ切替制御線ＣＬＡが接続され、ＲＧＢ切替スイッチＤＳＧのゲート電極にはＲＧＢ切替制御線ＣＬＢが接続され、ＲＧＢ切替スイッチＤＳＢのゲート電極にはＲＧＢ切替制御線ＣＬＣが接続される。
【００２３】
画素のｍ列目に対応するデータ線ＤＡＴのうち画素回路ＰＣＲに対応するデータ線ＤＡＴＲｍの下端には、ＲＧＢ切替スイッチＤＳＲのソース電極が接続されている。同様にデータ線ＤＡＴＧｍの下端にはＲＧＢ切替スイッチＤＳＧのソース電極が接続され、データ線ＤＡＴＢｍの下端にはＲＧＢ切替スイッチＤＳＢのソース電極が接続される。ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢのドレイン電極は画素の列に対応してＭ本設けられた統合データ線ＤＡＴＩのうちｍ列目の画素に対応する統合データ線ＤＡＴＩに接続される。なお、薄膜トランジスタのソース電極とドレイン電極とは、構造上極性が定まっているわけではない。その薄膜トランジスタを流れる電流の向きと薄膜トランジスタがｎチャネル型かｐチャネル型かとによって定まるものである。よって薄膜トランジスタにおいてはソース電極の接続先とドレイン電極の接続先とが反対になっていてもよい。
【００２４】
図２は、第１の実施形態に係る各画素回路ＰＣの構成の一例を示す回路図である。各画素回路ＰＣは、発光素子ＩＬと、駆動トランジスタＴＲＤと、記憶容量ＣＰと、補助容量ＣＡと、点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、選択スイッチＳＷＳと、発光信号制御スイッチＳＷＦと、プリチャージスイッチＳＷＰと、を含む。発光素子ＩＬの一端には図示しない基準電位供給配線によって基準電位が供給される。駆動トランジスタＴＲＤはｐチャネル型の薄膜トランジスタであり、ゲート電極に印加される電位とソース電極に印加される電位との電位差に応じて発光素子ＩＬの発光量を制御する。発光素子ＩＬの他端は点灯制御スイッチＳＷＩを介して駆動トランジスタのドレイン電極に接続されている。記憶容量ＣＰの一端は駆動トランジスタＴＲＤのゲート電極に接続される。記憶容量ＣＰの他端は選択スイッチＳＷＳの一端に接続され、選択スイッチＳＷＳの他端はデータ線ＤＡＴと接続される。また記憶容量ＣＰの他端は発光信号制御スイッチＳＷＦの一端とも接続される。発光信号制御スイッチＳＷＦの他端は発光制御信号線ＲＥＦと接続されている。ここで、駆動トランジスタＴＲＤのゲート電極が接続されているノードをノードＮＡと呼び、記憶容量ＣＰの他端が接続されるノードをノードＮＢと呼ぶ。なお、画素回路ＰＣＲに含まれる発光素子ＩＬは赤を発光し、画素回路ＰＣＧに含まれる発光素子ＩＬは緑を発光し、画素回路ＰＣＢに含まれる発光素子ＩＬは青を発光する。
【００２５】
補助容量ＣＡの一端はノードＮＢに接続され、他端は駆動トランジスタＴＲＤのソース電極に接続されている。補助容量ＣＡは後に説明するプリチャージ操作の際にフローティングとなるノードＮＡとノードＮＢがプリチャージ制御線ＰＲＥとのカップリングによって上昇することを抑制し、一連のプリチャージ操作を補助する。駆動トランジスタＴＲＤのゲート電極とドレイン電極とはリセットスイッチＳＷＲを介して接続されている。また、記憶容量ＣＰの一端はプリチャージスイッチＳＷＰの一端と接続され、記憶容量ＣＰの他端はプリチャージスイッチの他端と接続されている。点灯制御スイッチＳＷＩと、リセットスイッチＳＷＲと、選択スイッチＳＷＳと、発光信号制御スイッチＳＷＦと、プリチャージスイッチＳＷＰとはｎチャネル型の薄膜トランジスタである。選択スイッチＳＷＳおよびリセットスイッチＳＷＲのゲート電極はリセット制御線ＲＥＳに、点灯制御スイッチＳＷＩおよび発光信号制御スイッチＳＷＦのゲート電極は点灯制御線ＩＬＭに、プリチャージスイッチＳＷＰのゲート電極はプリチャージ制御線ＰＲＥに接続されている。
【００２６】
なお、基準電位は、電源線ＰＷＲから供給される電源電位Ｖｏｌｅｄやデータ線ＤＡＴ、点灯制御スイッチＳＷＩなどのスイッチに用いる駆動トランジスタＴＲＤのゲート電極に供給される電位等との関係で基準となる電位である。基準電位は必ずしも接地された電極から供給されなくてもよい。
【００２７】
次に本実施形態に係る有機ＥＬ表示装置の駆動方法について説明する。図３は、ＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣ、点灯制御線ＩＬＭ、プリチャージ制御線ＰＲＥ、リセット制御線ＲＥＳ、ノードＮＡおよびノードＮＢの電位の時間変化の一例を示す波形図である。本図では一つの画素回路ＰＣに対する信号のみを示している。ノードＮＡおよびノードＮＢの電位については、一つ前のフレーム（以下前フレームという）で黒を表示し本フレームで黒を表示する場合（ＢＬＡＣＫ）について示している。
【００２８】
ある画素回路ＰＣに対する発光のための操作は、プリチャージ操作、データ記憶操作、発光制御操作の順で行われる。プリチャージ操作は駆動トランジスタＴＲＤのゲート電位を低くするための操作であり、この操作を行う期間をプリチャージ期間ＰＰＲと呼ぶ。データ記憶操作は記憶容量ＣＰに表示すべき階調に応じた電位差を記憶させる操作であり、この操作を行う期間をデータ記憶期間ＰＤＷと呼ぶ。ここでは、プリチャージ期間ＰＰＲとデータ記憶期間ＰＤＷとは連続しており、その両方を合わせた期間を書込期間ＰＤＬとよび、その長さは１水平期間（１Ｈ）である。発光制御操作はプリチャージ操作およびデータ記憶操作が終わった画素回路ＰＣに含まれる発光素子ＩＬの発光（画素回路ＰＣの点灯）を制御する操作であり、この操作を行う期間を非書込期間ＰＮＤと呼ぶ。非書込期間ＰＮＤは、発光素子ＩＬを発光させる１または複数の点灯期間ＰＩＬと、発光素子ＩＬの発光を抑止する非点灯期間ＰＮＩとを含む。
【００２９】
画素回路ＰＣはマトリクス状に配置されており、１水平期間ごとに次の行が順次走査されていく。本図の例では、ｎ行目の画素回路ＰＣが書込期間ＰＤＬのときは、ｎ行目以外の画素回路ＰＣは非書込期間ＰＮＤとなる。次の水平期間１Ｈには、ｎ＋１行目の画素回路ＰＣが書込期間ＰＤＬとなり、ｎ＋１行目以外の画素回路ＰＣは非書込期間ＰＮＤとなる。なお、表示領域ＤＡ内の最後の行まで走査された後は、垂直帰線期間を経て次のフレームを表示させるために１番目の行から順次走査されていく。図４は、各画素行ＰＸＬの書込期間ＰＤＬと非書込期間ＰＮＤとの時間推移を示す図である。本実施形態では画素行ＰＸＬが異なると書込期間ＰＤＬおよび非書込期間ＰＮＤの時間も異なる。書込期間ＰＤＬおよび非書込期間ＰＮＤは走査との関係で相対的に定まる期間である。それぞれの画素行ＰＸＬについて、その画素行が走査されるタイミングから次に走査されるタイミングまでの決まった周期で画素回路ＰＣは点灯しており、その周期を点灯周期と呼ぶ。この周期は垂直走査期間の長さと同じである。
【００３０】
以下では駆動方法について説明する。プリチャージ期間ＰＰＲの前の非書込期間ＰＮＤに含まれる点灯期間ＰＩＬには、前フレームに表示する階調で発光素子ＩＬが発光している。このタイミングではノードＮＡは発光する階調に応じた電位である。この電位は表示する階調が明（白）から暗（黒）になるにつれて高くなる。プリチャージ期間ＰＰＲのはじめの時点では、補助容量ＣＡは一つ前のフレームの点灯期間ＰＩＬに印加された電源線ＰＷＲと発光制御信号線ＲＥＦとの電位差を保存し、プリチャージスイッチＳＷＰがオンする際にノードＮＡおよびノードＮＢの電位の上昇を抑制する。それによりプリチャージスイッチＳＷＰのオン抵抗の上昇が抑制される。プリチャージ期間ＰＰＲのはじめには点灯制御線ＩＬＭの電位がローレベルとなり、点灯制御スイッチＳＷＩがオフとなっている。それにより発光素子ＩＬは発光しない。その後すぐにプリチャージ制御線ＰＲＥの電位がハイレベルとなり、プリチャージスイッチＳＷＰがオンとなる。このときリセット制御線ＲＥＳの電位はローレベルであり、選択スイッチＳＷＳとリセットスイッチＳＷＲとはオフの状態である。プリチャージスイッチＳＷＰがオンされることにより記憶容量ＣＰの両端が接続され同電位となる。補助容量ＣＡに保存される電位差により、ノードＮＡの電位はプリチャージ期間ＰＰＲ開始時のノードＮＡの電位ＶａとノードＮＢの電位Ｖｂのうち後者（Ｖｒｅｆ）に近い電位となる。ここで、リセットスイッチＳＷＲはオフされており、電源線ＰＷＲから発光制御信号線ＲＥＦへの電流の経路は遮断されている。
【００３１】
また図３の例ではプリチャージ期間ＰＰＲにデータ線駆動回路ＸＤＶはデータ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢのそれぞれに順次データ信号を供給する。プリチャージ期間ＰＰＲのはじめに、ＲＧＢ切替制御線ＣＬＡがハイレベルになりＲＧＢ切替スイッチＤＳＲがオンし、データ線駆動回路ＸＤＶは統合データ線ＤＡＴＩを介してそれに接続されたデータ線ＤＡＴＲに表示階調を示す階調信号を書き込む。次にＲＧＢ切替制御線ＣＬＡに代わりＲＧＢ切替制御線ＣＬＢがハイレベルになり、データ線駆動回路ＸＤＶは統合データ線ＤＡＴＩを介してデータ線ＤＡＴＧに階調信号を書き込む。同様にＲＧＢ切替制御線ＣＬＢに代わりＲＧＢ切替制御線ＣＬＣがハイレベルになり、データ線駆動回路ＸＤＶは統合データ線ＤＡＴＩを介してデータ線ＤＡＴＢに階調信号を書き込む。データ線書込み後はＲＧＢ切替スイッチＤＳＢがオフされる。データ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢにはリセット制御線ＲＥＳなどのそれらに交差する配線との間の寄生容量が発生している。そのためその寄生容量によってデータ線駆動回路ＸＤＶから供給される階調信号の電位は各データ線ＤＡＴに保存される。
【００３２】
そしてプリチャージ期間ＰＰＲの終わりにはプリチャージ制御線ＰＲＥの電位がローレベルとなり、プリチャージスイッチＳＷＰはオフとなる。そしてデータ記憶期間ＰＤＷのはじめにリセット制御線ＲＥＳの電位がハイレベルとなり、選択スイッチＳＷＳとリセットスイッチＳＷＲとがオンになる。こうすると、データ線ＤＡＴが保存している階調信号の電位が記憶容量ＣＰのノードＮＢ側の一端に供給され、記憶容量ＣＰの他端が接続されるノードＮＡは駆動トランジスタＴＲＤのドレイン電極と接続される。
【００３３】
データ記憶期間ＰＤＷのはじめの時点で電位Ｖａは駆動トランジスタＴＲＤをオンするのに充分に低電位になっているので、前フレーム黒の場合も前フレーム白の場合も駆動トランジスタＴＲＤはゲート−ソース間の電位差が閾値電圧になるように電流を流す。ただし表示させる階調が黒の場合はカップリングによる電位低下が生じ、一瞬ではあるが電位Ｖａが低下する。その後は、ＶａはＶｏｌｅｄ−│Ｖｔｈ│に近づいていく。ここで、閾値電圧の値をＶｔｈとする。そして記憶容量ＣＰは、データ記憶期間ＰＤＷの終わりにノードＮＡの電位Ｖａとデータ信号の電位Ｖｄａｔａ＿ｂ（黒の階調の電位）などとの電位差を記憶する。
【００３４】
そして非書込期間ＰＮＤとなり、その中の点灯期間ＰＩＬにおいては、点灯制御線ＩＬＭの電位がハイレベルとなり点灯制御スイッチＳＷＩと発光信号制御スイッチＳＷＦがオンになり、ノードＮＢに発光用の電位である参照電位Ｖｒｅｆが供給される。駆動トランジスタＴＲＤが流す電流量はゲートーソース間の電位差から閾値電圧を引いた値により定まるため、駆動トランジスタＴＲＤの製造時の閾値電圧のばらつきに関係なく電流量を制御できる。それにより、データ信号の電位に応じた輝度で発光素子ＩＬが発光する。
【００３５】
非点灯期間ＰＮＩには点灯制御線ＩＬＭの電位がローレベルとなり点灯制御スイッチＳＷＩと発光信号制御スイッチＳＷＦがオフになる。これによりノードＮＢには参照電位Ｖｒｅｆも供給されず、また発光素子ＩＬには駆動トランジスタＴＲＤ経由の電流も流れないので、画素回路ＰＣは点灯しない。なお、点灯制御スイッチＳＷＩと発光信号制御スイッチＳＷＦとを制御する配線を別々にして、独立してスイッチの制御をしてもよい。その場合は片方のスイッチをオフするだけで画素回路ＰＣの点灯が抑止される。
【００３６】
図５は、点灯期間ＰＩＬの割合と輝度との関係を示す図である。本図のグラフの横軸は階調信号の階調を示し、縦軸は輝度を示す。本図のＣｓ１の線は非書込期間ＰＮＤにおける点灯期間ＰＩＬの割合（デューティ比ＤＲ）が５０％の場合であり、Ｃｓ２の線はデューティ比ＤＲが１００％の場合を示している。グラフからわかるように、デューティ比ＤＲによっても発光輝度が制御される。これにより階調信号を生成するＤＡ変換器のダイナミックレンジがより活かされる。
【００３７】
以下では、非書込期間ＰＮＤにおいてデューティ比ＤＲや点灯期間ＰＩＬの配置を決定する表示制御部ＣＴＬについて説明する。図６は表示制御部ＣＴＬの構成を示すブロック図である。表示制御部ＣＴＬは、有機ＥＬ表示装置全体をコントロールする部分で、点灯期間条件設定部ＣＩＣ、垂直走査制御信号生成部ＣＰＴ、信号切替スイッチＳＷ、及び画像信号処理部ＰＩＭを含む。これらのうち点灯期間条件設定部ＣＩＣ及び垂直走査制御信号生成部ＣＰＴは制御線駆動条件設定部を構成し、画像信号処理部ＰＩＭはデータ線駆動回路ＸＤＶを制御する画像信号線制御部を構成する。制御線駆動条件設定部は外部から入力される画像データ信号あるいは画像輝度信号、垂直同期信号、水平同期信号、データイネーブル信号、および、データ同期クロックに応じて、所定のタイミングで、画像データ制御信号および制御線駆動信号を垂直走査回路ＹＤＶＬ，ＹＤＶＲに出力する。画像信号線制御部は階調信号の電圧を示す信号と画像データのサンプリング信号とをデータ線駆動回路ＸＤＶに出力する。
【００３８】
外部から入力される画像データ信号ＩＭＧは画像信号処理部ＰＩＭに入力される。画像信号処理部ＰＩＭは画像データ信号から、各画素回路ＰＣに供給する階調信号の電圧を示す信号を生成する。画像信号処理部ＰＩＭはデジタルγ変換部、カラーマネージメント機能部およびデジタル逆γ変換部を有する。デジタルγ変換部は画像信号処理部に入力されたＲＧＢ各８ビットの画像データ信号ＩＭＧに２乗デジタルγ変換を行い、ＲＧＢ各１６ビットの輝度信号を出力する。カラーマネージメント機能部は２乗デジタルγ変換により得た輝度信号に対して色相変換を行う。色相変換を行うことで色再現範囲をｓＲＧＢ色空間やＡｄｏｂｅＲＧＢ色空間などの規格値に合わせることを可能にする。次に、デジタル逆γ変換機能部は色相変換された輝度信号を階調信号の電圧を示す８ビットのデータに変換し、そのデータをデータ線駆動回路ＸＤＶへ出力する。
【００３９】
データ線駆動回路ＸＤＶは入力されるデータを１つの画素行ＰＸＬ分ラッチした上で、その信号を画素回路ＰＣの列ごとに設けられたＤＡ変換器に入力し１行分の階調信号の電位を生成し、その階調信号を走査された画素行ＰＸＬの画素回路ＰＣに供給する。
【００４０】
信号切替スイッチＳＷは、画像データ信号と画像信号処理部ＰＩＭで生成された輝度信号とのうちいずれか一方が点灯期間条件設定部ＣＩＣに入力されるように信号の入力元を切り換える。切り換えはユーザの設定などに従って行ってもよいし、予め決められていても良い。点灯期間条件設定部ＣＩＣに接続された外光測定部ＳＬＭは有機ＥＬ表示装置の周辺の明るさを測定する。
【００４１】
点灯期間条件設定部ＣＩＣは、フレーム平均算出部ＣＦＡと、ユーザ設定部ＵＳＲと、最大輝度算出部ＣＭＢと、静止画判定部ＤＳＩと、発光モード選択部ＳＩＭと、点灯期間制御部ＣＩＬと、を含む。ユーザ設定部ＵＳＲは、有機ＥＬ表示装置を操作するユーザにより設定された設定情報を保持する。
【００４２】
フレーム平均算出部ＣＦＡは、入力される画像データ信号あるいは輝度信号に応じてあるフレームを構成する全画素に対応する階調の平均あるいは輝度の平均を算出する。どちらを算出するかは信号切替スイッチにより決定される。以下では階調の平均を１フレーム平均画像レベル（ＡＰＬ；Ａｖｅｒａｇｅ  Ｐｉｃｔｕｒｅ  Ｌｅｖｅｌ）と呼び、輝度の平均を１フレーム平均輝度レベル（ＡＬＬ；Ａｖｅｒａｇｅ  Ｌｕｍｉｎａｎｃｅ  Ｌｅｖｅｌ）と呼ぶ。フレーム平均算出部ＣＦＡは、ＡＰＬを計算する場合には画像データのＲＧＢのそれぞれの階調にＲＧＢごとに調整係数を掛けた値の和を計算する。ＡＰＬは複数フレームの画像データからＲＧＢごとに調整係数を掛けた値の和を計算し、それをフレーム数で割って求められてもよい。またフレーム平均算出部ＣＦＡは、ＡＬＬを算出する場合には画像信号処理部ＰＩＭで計算された輝度信号の１フレーム分の和を計算する。こちらも複数フレーム分の和から求めてもよい。
【００４３】
最大輝度算出部ＣＭＢは、表示するフレーム画面における最大輝度レベルを設定する。最大輝度レベルは具体的にはデューティ比ＤＲである。最大輝度算出部ＣＭＢの動作は垂直走査期間非書込期間内において各画素回路ＰＣを点灯させる時間の長さを決定することと同じであり、最大輝度算出部ＣＭＢを点灯時間決定部とよんでもよい。デューティ比ＤＲは、外光測定部ＳＬＭが計測した周囲の明るさに応じて、計測された明るさが明るいほどデューティ比ＤＲが大きくなるよう設定する。またフレーム平均算出部ＣＦＡにより算出されたＡＰＬあるいはＡＬＬに応じて設定してもよいし、周囲の明るさとＡＰＬまたはＡＬＬとの両方に応じて設定してもよい。さらにユーザ設定部ＵＳＲで保持した画面の明るさについてのユーザの設定情報や、有機ＥＬ表示装置の継続使用時間などに応じてデューティ比を補正してもよい。
【００４４】
静止画判定部ＤＳＩは、フレーム画面が動画か静止画かを入力された画像データ等に基づいて判定する回路である。図７は静止画判定部ＤＳＩの構成の一例を示す図である。静止画判定部ＤＳＩは、フレームメモリＦＲＭ、動き量算出部ＣＭＴおよび静止画判定処理部ＤＳＭを含む。フレームメモリＦＲＭは、１フレームの画像データを保存するメモリである。動き量算出部ＣＭＴは、フレームメモリに保存された複数フレームの画像データに基づいて動き量を算出する。動き量算出部ＣＭＴは、例えばコムフィルタを用いて動き量を検出する。動き量算出部ＣＭＴはフレームメモリＦＲＭから読出した１フレーム前の画像データ信号と、現在のフレームの画像データ信号とに基づいて動き量を算出する。動き量算出部ＣＭＴは今回のフレームの画像信号と前回のフレームの画像信号を用いて画像データ信号が示す階調の差分をとり、その差分の量を動き量としてもよい。なお、本実施形態では動き量算出部ＣＭＴは動き量を検出すれば良く、動き方向の検出はしなくてもよい。静止画判定処理部ＤＳＭは、算出された動き量に基づいて、供給される画像データが静止画か動画かを判定する。原則は動き量がゼロの画像を静止画と判定するが、動き量が予め定められた判定閾値より小さい画像を静止画像と判定してもよい。この判定閾値は、経験等を加味した設計上の値として与えられる。判定結果は静止画判定部ＤＳＩの判定結果として発光モード選択部ＳＩＭに出力される。
【００４５】
発光モード選択部ＳＩＭは、算出されたＡＰＬあるいはＡＬＬや、静止画判定部ＤＳＩの判定結果などに基づいて発光モードを選択する回路である。選択される発光モードは、静止画モード、動画重視モード、バランスモード、フリッカ抑制モードの４つである。
静止画モードは原則として点灯期間の数を２以上の所定の数とし、点灯期間を非書込期間ＰＮＤ内でまんべんなく配置する発光モードである。なおデューティ比ＤＲが１００％の場合は点灯期間の間隔がなくなるため１つの点灯期間となる。動画重視モードは非書込期間ＰＮＤ（垂直走査期間）内で連続して画素回路ＰＣが点灯する点灯期間の数を１とし、非書込期間ＰＮＤ内の非点灯期間ＰＮＩも１つとする発光モードである。動画重視モードでは他のモードに比べ動画ぼやけの発生が抑制される。動画ぼやけとは、網膜残像により視認者が連続するフレームの２つの画像を重ねて認識し、結果的に画像の輪郭がぼやけたように感じてしまう現象である。バランス重視モードは動画重視モードより動画ぼやけが発生しやすい一方ちらつきの発生がより抑制される発光モードである。ちらつき重視モードはバランス重視モードよりさらに動画ぼやけが発生しやすい一方ちらつきの発生がさらに抑制される発光モードである。これらの発光モードの詳細については後述する。
【００４６】
図８は、発光モード選択部ＳＩＭの処理フローの一例を示す図である。発光モード選択部ＳＩＭは、はじめに静止画判定部ＤＳＩの判定結果から表示される画像が静止画である場合には（ステップＳ１０１のＹ）、発光モードを静止画モードとする（ステップＳ１０２）。画像が動画である場合には（ステップＳ１０１のＮ）、ＡＰＬあるいはＡＬＬが第１の閾値より小さいか判断する（ステップＳ１０３）。ＡＰＬあるいはＡＬＬが第１の閾値より小さければ（ステップＳ１０３のＹ）、発光モードを動画重視モードとする（ステップＳ１０４）。ＡＰＬあるいはＡＬＬが第１の閾値以上ならば（ステップＳ１０３のＮ）、ＡＰＬあるいはＡＬＬが第２の閾値より小さいか判断する（ステップＳ１０５）。ＡＰＬあるいはＡＬＬが第２の閾値より小さければ（ステップＳ１０５のＹ）、発光モードをバランスモードとし（ステップＳ１０６）、ＡＰＬあるいはＡＬＬが第２の閾値以上ならば（ステップＳ１０５のＮ）フリッカ抑制モードとする（ステップＳ１０７）。なお、バランス重視モードには発光の態様が２種類あり、ユーザ設定部ＵＳＲの設定が通常設定かちらつき抑制設定かによって、選択される発光の態様が変化する。以下ではバランスモードかつ通常設定の場合をバランス通常モード、バランスモードかつちらつき抑制設定の場合をバランスちらつき抑制モードと記載する。なお、ユーザの希望する発光モードをユーザ設定部ＵＳＲに保持しておき、ＡＰＬやＡＬＬの値に関わらずその発光モードを選択するようにしてもよい。
【００４７】
点灯期間制御部ＣＩＬは、選択された発光モードおよび決定されたデューティ比ＤＲに応じて点灯期間の数、点灯期間の配置、および各点灯期間の長さを制御する。点灯期間制御部ＣＩＬの制御に基づいて垂直走査制御信号生成部ＣＰＴが点灯期間制御信号を垂直走査回路ＹＤＶＬ，ＹＤＶＲに出力し、垂直走査回路ＹＤＶＬ，ＹＤＶＲは点灯期間制御信号に応じて点灯制御線ＩＬＭの電位を制御する。よって点灯期間制御部ＣＩＬは各画素回路ＰＣの点灯を制御する。垂直走査制御信号生成部ＣＰＴは水平同期タイミング及び垂直同期タイミングに従って、垂直走査回路ＹＤＶＬ，ＹＤＶＲに対して点灯制御線ＩＬＭに印加する発光制御信号を制御する点灯期間制御信号、プリチャージ制御線ＰＲＥに供給する信号を制御する信号、リセット制御線ＲＥＳに供給する信号を制御する信号を出力する。
【００４８】
図９は静止画モードにおいて各点灯制御線ＩＬＭに印加される波形をデューティ比ＤＲごとに示す図である。点灯期間制御部ＣＩＬは静止画モードでは点灯期間ＰＩＬを点灯周期内で４つに分割する。点灯期間制御部ＣＩＬは各点灯期間ＰＩＬが以下のような条件を満たすように制御する。１つ目は各点灯周期でのそれぞれの点灯期間ＰＩＬの長さが同じという条件であり、２つ目は点灯期間ＰＩＬ間の間隔（非点灯期間ＰＮＩの長さ）も同じとなる条件である。３つ目は非書込期間ＰＮＤの開始のタイミングで１つ目の点灯期間ＰＩＬが開始し、非書込期間ＰＮＤの終了のタイミングで最後の点灯期間ＰＩＬが終了する条件である。
【００４９】
図１０は動画重視モードにおいて各点灯制御線ＩＬＭに印加される波形をデューティ比ＤＲごとに示す図である。動画重視モードでは点灯期間制御部ＣＩＬは点灯期間ＰＩＬを点灯周期内で分割しない。つまり連続する点灯期間ＰＩＬは点灯周期につき１つである。点灯期間制御部ＣＩＬはデューティ比ＤＲに関わらず点灯期間ＰＩＬの開始が非書込期間ＰＮＤの開始となるように制御する。これにより点灯期間ＰＩＬの後に発光しない期間が生じ、それによりフレーム間での動画ぼやけが軽減される。
【００５０】
図１１はバランス通常モードにおいて各点灯制御線ＩＬＭに印加される波形をデューティ比ＤＲごとに示す図である。バランス通常モードでは、点灯期間制御部ＣＩＬはデューティ比ＤＲが予め定められた閾値以上の場合には点灯周期のなかでデューティ比ＤＲが示す時間の長さ（点灯時間長）だけ連続する１つの点灯期間ＰＩＬに各画素回路ＰＣを点灯させ、デューティ比ＤＲがその閾値より短い場合には点灯周期のなかで総和が点灯時間長となる複数の点灯期間ＰＩＬに各画素回路ＰＣを点灯させる。図１１の例では点灯期間ＰＩＬの数は４である。ここで、点灯時間長はデューティ比ＤＲに非書込期間ＰＮＤを掛けた時間の長さである。なお、閾値の値を非書込期間ＰＮＤに合わせて調整すれば、デューティ比ＤＲと閾値との比較は点灯時間長と閾値との比較と同じことである。処理上はデューティ比ＤＲと閾値とを比較してもよいし、点灯時間長と閾値とを比較してもよい。デューティ比ＤＲの閾値は、本実施形態では６０％であるが、画面を観る者の肉眼でちらつきを感じないように例えば４０％〜８０％などの間で実験的に決めてよい。こうすると、デューティ比ＤＲが肉眼でちらつきを認識する限度より大きい場合に点灯期間ＰＩＬの分割を抑制でき、消費電力の抑制や、機器の負担の軽減をはかることができる。
【００５１】
点灯期間制御部ＣＩＬは各点灯期間ＰＩＬがさらに以下のような条件を満たすように制御する。１つ目は点灯期間ＰＩＬを複数とする場合には点灯周期のなかで１つ目の点灯期間ＰＩＬの開始から最後の点灯期間ＰＩＬの終了までの期間を（デューティ比の閾値×非書込期間ＰＮＤ）により求まる点灯配置期間ＰＩＡとする条件である。これにより、点灯期間ＰＩＬを複数にする場合に非書込期間ＰＮＤのうち点灯配置期間ＰＩＡ以外に配置される非点灯期間ＰＮＩには画素回路ＰＣが発光しないので、動画重視モードの場合と同じように動画ぼやけが軽減される。２つ目は点灯配置期間ＰＩＡの開始、つまり１つ目の点灯期間ＰＩＬの開始タイミングを非書込期間ＰＮＤの開始に合わせる条件である。３つ目は各点灯周期でのそれぞれの点灯期間ＰＩＬの長さが同じという条件であり、４つ目は点灯期間ＰＩＬ間の間隔も同じとなる条件である。
【００５２】
図１２はバランスちらつき抑制モードにおいて各点灯制御線ＩＬＭに印加される波形をデューティ比ＤＲごとに示す図である。バランスちらつき抑制モードでは、バランス通常モードと同様に点灯期間制御部ＣＩＬはデューティ比ＤＲが予め定められた閾値以上の場合には点灯周期のなかで点灯時間長だけ連続する１つの点灯期間ＰＩＬに各画素回路ＰＣを点灯させ、デューティ比ＤＲがその閾値より短い場合には点灯周期のなかで総和が点灯期間長となる複数の点灯期間ＰＩＬに各画素回路ＰＣを点灯させる。また点灯期間制御部ＣＩＬは各点灯期間ＰＩＬがいくつかの条件を満たすように制御するが、バランス通常モードと異なる点は、画素回路ＰＣを２つのグループに分け、グループごとに非書込期間ＰＮＤ内での点灯期間ＰＩＬの配置である点灯パターンを異ならせている点である。点灯パターンの種類（画素回路ＰＣのグループの種類）の数は３以上であってもよい。
【００５３】
より具体的には、画素回路ＰＣは、奇数行目の画素回路ＰＣのグループと偶数行目の画素回路ＰＣのグループに分けられている。そうすると、点灯期間制御部ＣＩＬは各画素回路ＰＣに隣接する画素回路ＰＣのうち少なくとも１つは異なる点灯パターンで点灯させることになる。それにより隣接する画素ＰＸの発光タイミングの違いにより視認者にちらつきが認識されにくくなる。また本実施形態では点灯パターンの種類は、点灯配置期間ＰＩＡの開始タイミングが非書込期間ＰＮＤの開始タイミングとなるものと、点灯配置期間ＰＩＡの終了タイミングが非書込期間ＰＮＤの終了タイミングとなるものの２種類である。なお、非書込期間ＰＮＤ内での点灯期間ＰＩＬの配置は点灯周期内での点灯期間ＰＩＬの配置でもあることはいうまでもない。
【００５４】
図１３はちらつき抑制モードにおいて各点灯制御線ＩＬＭに印加される波形をデューティ比ＤＲごとに示す図である。点灯期間制御部ＣＩＬはちらつき抑制モードでは点灯期間ＰＩＬを点灯周期内で４つに分割する。また点灯期間制御部ＣＩＬは各点灯期間ＰＩＬが以下のような条件を満たすように制御する。１つ目は各点灯周期でのそれぞれの点灯期間ＰＩＬの長さが同じという条件であり、２つ目は点灯期間ＰＩＬ間の間隔（非点灯期間ＰＮＩの長さ）を、（非書込期間ＰＮＤ）−（点灯時間長）÷（点灯期間ＰＩＬの数）とする条件である。また、バランスちらつき抑制モードと同様に画素回路ＰＣを複数（本実施形態では２つ）のグループに分け、グループごとに非書込期間ＰＮＤ内での点灯期間ＰＩＬの配置である点灯パターンを異ならせている。具体的には、非書込期間ＰＮＤにおける１つ目の点灯期間ＰＩＬの開始タイミングをずらしている。分割された点灯期間ＰＩＬはより分散された形で配置されるため、バランスちらつき抑制モードよりちらつきが抑制される。
【００５５】
なお、上述の各発光モードで点灯周期内で複数の点灯期間ＰＩＬに分割する場合の点灯期間ＰＩＬの数（分散数）は４でなくてもよい。ただし分散数が２の場合は画面上のラインがそのラインの伸びる方向と交差する方向に動く映像を表示する場合に、そのラインが２つに分裂して見える現象が生じやすい。そのため分散数は３以上であることが望ましい。また分散数の増加はオンオフ動作に起因するドライバＩＣの消費電力増大を招くため、分散数は４以下が望ましい。
【００５６】
図１４は垂直走査回路ＹＤＶＬの構成を示すブロック図である。本図を用いて上述の点灯期間ＰＩＬの制御を実現する垂直走査回路ＹＤＶＬ，ＹＤＶＲの構成について説明する。
【００５７】
垂直走査回路ＹＤＶＬ，ＹＤＶＲは、書込シフトレジスタＳＲ１、点灯シフトレジスタＳＲ２、および論理回路ＬＣを含む。また、点灯制御線ＩＬＭと同じ数の点灯制御接続スイッチＳＷＨが、それぞれ点灯制御線に対応して設けられている。書込シフトレジスタＳＲ１は、画素行ＰＸＬの数の書込信号線Ｒを介して論理回路ＬＣに接続され、点灯シフトレジスタＳＲ２は、画素行ＰＸＬの数の点灯信号線Ｑを介して論理回路ＬＣに接続される。論理回路ＬＣには各画素行ＰＸＬに対応するリセット制御線ＲＥＳと、プリチャージ制御線ＰＲＥとが接続されている。さらに垂直走査回路ＹＤＶＬに含まれる論理回路ＬＣには、偶数番目の画素行ＰＸＬに対応する点灯制御線ＩＬＭと接続され、奇数番目の画素行ＰＸＬに対応する点灯制御線ＩＬＭと点灯制御接続スイッチＳＷＨを介して接続される。図示しないが垂直走査回路ＹＤＶＲに含まれる論理回路ＬＣには、奇数番目の画素行ＰＸＬに対応する点灯制御線ＩＬＭと接続され、偶数番目の画素行ＰＸＬに対応する点灯制御線ＩＬＭと点灯制御接続スイッチＳＷＨを介して接続される。また複数の発光制御信号線ＲＥＦは接続され、それらには参照電位Ｖｒｅｆが供給される。
【００５８】
書込シフトレジスタＳＲ１には表示制御部ＣＴＬからクロックや垂直走査信号などが供給される。書込シフトレジスタＳＲ１は順次走査されるｎ番目（ｎは１以上Ｎ以下の整数）の画素行ＰＸＬが書込対象となったことを示す信号をｎ番目の書込信号線Ｒｎに出力する。点灯シフトレジスタＳＲ２には１行目の画素行ＰＸＬの点灯タイミングを示す信号が供給され、１番目の点灯信号線Ｑ１に出力される。ここで、点灯期間ＰＩＬの長さは水平期間の単位で増減する。すると、点灯シフトレジスタＳＲ２を用いてｎ番目の点灯信号線Ｑｎには（ｎ−１）水平期間だけ遅れて点灯制御信号が送られる。
【００５９】
論理回路ＬＣは、書込シフトレジスタＳＲ１と点灯シフトレジスタＳＲ２とから供給される信号を加工した信号をリセット制御線ＲＥＳ、プリチャージ制御線ＰＲＥ、および点灯制御線ＩＬＭに供給する。より具体的には、ｋ番目（ｋは１からＮまでの整数）の画素行ＰＸＬに対応するリセット制御線ＲＥＳに、書込信号線Ｒｋの信号と水平期間の周期でリセットタイミングを示す信号の論理積を供給する。ｋ番目の画素行ＰＸＬに対応するプリチャージ制御線ＰＲＥに、書込信号線Ｒｋの信号と水平期間の周期でプリチャージタイミングを示す信号の論理積を供給する。またｋ番目の画素行ＰＸＬに対応する点灯制御線ＩＬＭに向けて、点灯信号線Ｑｋの信号を供給する。結果として、他の画素行ＰＸＬの点灯期間ＰＩＬも書込期間ＰＤＬとの相対関係を維持するよう、つまり同じ点灯パターンとなるよう点灯期間ＰＩＬを制御できる。
【００６０】
また各画素回路ＰＣに対応する点灯制御線ＩＬＭの一端がその画素回路ＰＣに対応する点灯シフトレジスタＳＲ２と接続され、他端がその画素回路ＰＣに対応しない点灯シフトレジスタＳＲ２とはその点灯制御線ＩＬＭに対応する点灯制御接続スイッチＳＷＨを介して接続される。ちらつき重視モードやバランスちらつき抑制モードでは点灯制御接続スイッチＳＷＨをオフし、さらに１行目の画素行ＰＸＬの点灯タイミングを示す信号を垂直走査回路ＹＤＶＬと垂直走査回路ＹＤＶＲとで異ならせると、接続される点灯シフトレジスタにより２種類の点灯パターンが実現される。また動画重視モードなどでは点灯制御接続スイッチＳＷＨをオンし、両側の点灯シフトレジスタＳＲ２からの制御により点灯期間がより正確に制御される。このように発光モードの特性に応じた点灯の制御が可能となる。
【００６１】
なお、本発明の範囲は上述の実施形態には限定されない。本発明の技術的思想の範囲内で様々な変更が可能であることはいうまでもない。例えば、点灯期間ＰＩＬの制御は点灯制御線ＩＬＭで行うとは限らず、発光制御信号線ＲＥＦに印加する信号の電位を変化させることによって行ってもよい。
【符号の説明】
【００６２】
ＣＴＬ  表示制御部、ＤＡ  表示領域、ＸＤＶ  データ線駆動回路、ＹＤＶＬ，ＹＤＶＲ  垂直走査回路、ＰＣ，ＰＣＲ，ＰＣＧ，ＰＣＢ  画素回路、ＰＸ  画素、ＰＸＬ  画素行、ＣＬＡ，ＣＬＢ，ＣＬＣ  ＲＧＢ切替制御線、ＤＡＴ，ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢ  データ線、ＤＡＴＩ  統合データ線、ＤＳＲ，ＤＳＧ，ＤＳＢ  ＲＧＢ切替スイッチ、ＩＬＭ  点灯制御線、ＰＲＥ  プリチャージ制御線、ＲＥＦ  発光制御信号線、ＲＥＳ  リセット制御線、ＰＷＲ  電源線、ＣＰ  記憶容量、ＣＡ  補助容量、ＩＬ  発光素子、ＮＡ，ＮＢ  ノード、ＳＷＦ  発光信号制御スイッチ、ＳＷＩ  点灯制御スイッチ、ＳＷＰ  プリチャージスイッチ、ＳＷＲ  リセットスイッチ、ＳＷＳ  選択スイッチ、ＴＲＤ  駆動トランジスタ、ＤＲ  デューティ比、ＰＤＬ  書込期間、ＰＰＲ  プリチャージ期間、ＰＤＷ  データ記憶期間、ＰＮＤ  非書込期間、ＰＩＡ  点灯配置期間、ＰＩＬ  点灯期間、ＰＮＩ  非点灯期間、Ｃｓ１  デューティ比１００％の場合、Ｃｓ２  デューティ比５０％の場合、ＣＦＡ  フレーム平均算出部、ＣＩＣ  点灯期間条件設定部、ＣＩＬ  点灯期間制御部、ＣＭＢ  最大輝度算出部、ＣＰＴ  垂直走査制御信号生成部、ＤＳＩ  静止画判定部、ＩＭＧ  画像データ信号、ＰＩＭ  画像信号処理部、ＳＩＭ  発光モード選択部、ＳＬＭ  外光測定部、ＳＷ  信号切換スイッチ、ＵＳＲ  ユーザ設定部、ＦＲＭ  フレームメモリ、ＣＭＴ  動き量算出部、ＤＳＭ  静止画判定処理部、ＳＲ１  書込シフトレジスタ、ＳＲ２  点灯シフトレジスタ、Ｒ  書込信号線、Ｑ  点灯信号線、ＬＣ  論理回路、ＳＷＨ  点灯制御接続スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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