(57)【要約】      （修正有）【課題】デジタル回路とアナログ回路とを、単一電源電圧かつ低消費電力で混載することを可能にする。【解決手段】Ａ／Ｄ変換部３２は、電源端子と接地端子との間に接続され、入力電圧に応じてハイレベルの出力またはローレベルの出力を生成するデジタル信号生成部３２ａと、接地端子とデジタル信号生成部３２ａとの間における電位差としてのオフセット電圧Ｖofsを発生するオフセット電圧発生部３２ｂとを有する。ここで、オフセット電圧発生部３２ｂは、デジタル信号生成部３２ａに印加される電源電圧を低減すべく、オフセット電圧Ｖofsを発生する。【選択図】図３
2012074801.tif 000002
【特許請求の範囲】
【請求項１】
共通の電源から駆動電力がそれぞれ供給されるアナログ回路とデジタル回路とを対象として、前記アナログ回路からの信号をデジタル信号に変換して出力するアナログデジタル変換装置において、
電源端子と接地端子との間に接続され、入力電圧に応じてハイレベルの出力またはローレベルの出力を生成するデジタル信号生成部と、
前記接地端子と前記デジタル信号生成部との間における電位差としてのオフセット電圧を発生するオフセット電圧発生部とを有し、
前記オフセット電圧発生部は、前記デジタル信号生成部に印加される電源電圧を低減すべく、前記オフセット電圧を発生することを特徴とするアナログデジタル変換装置。
【請求項２】
前記デジタル信号生成部は、インバータを形成するＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタで構成されることを特徴とする請求項１に記載されたアナログデジタル変換装置。
【請求項３】
前記デジタル信号生成部は、ＮＡＮＤゲートを形成する二組のＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタで構成されることを特徴とする請求項１に記載されたアナログデジタル変換装置。
【請求項４】
前記オフセット電圧発生部に電流を供給する電流バイアス用定電流源をさらに有し、
前記オフセット電圧発生部は、ダイオードで構成されることを特徴とする請求項１から３のいずれかに記載されたアナログデジタル変換装置。
【請求項５】
前記電流バイアス用定電流源からの電流を前記オフセット電圧発生部に供給するか否かを制御するスイッチをさらに有することを特徴とする請求項１から４のいずれかに記載されたアナログデジタル変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、共通の電源から駆動電力がそれぞれ供給されるアナログ回路とデジタル回路とを対象として、アナログ回路からの信号をデジタル信号に変換して出力するアナログデジタル変換装置に関する。
【背景技術】
【０００２】
近年、自動車等の車両に搭載される各種の電子機器間のデータ伝送を光ケーブルを用いて行う手法が知られている。光ケーブルによって接続される電子機器は、当該光ケーブルを接続するためのコネクタを備え、このコネクタはＦＯＴ（Fiber Optic Transcever）と呼ばれる光電変換モジュールを備えている。この光電変換素子モジュールにより、光信号が電気信号に変換される。
【０００３】
光電変換モジュールは、例えば、光ケーブル側から送られた光信号を受光する光電変換素子（受光素子）と、素子駆動用ＩＣとを主体に構成されている。素子駆動用ＩＣは、受光素子を介して受信した光信号に応じて電子機器（例えば、制御回路）へとデータ伝送を行う信号伝送装置としての機能を担っている。ところで、この類の素子駆動用ＩＣとして、デジタル回路（ＣＭＯＳデジタル回路）とアナログ回路とを混載したものが知られている（例えば、特許文献１〜３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−５４２６９号公報
【特許文献２】特開２００７−２８１０１１号公報
【特許文献３】特開平９−１９７９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＣＭＯＳデジタル回路の電源電圧はトランジスタ耐圧によって決まる電圧より大きくはできない。一方、アナログ回路は回路構成の工夫によりトランジスタ耐圧制限を回避して電源電圧を高電圧化することが可能であり、また、電源電圧が高いほど高性能化を図ることができる。
【０００６】
そこで、例えば消費電力に大きな制約が無い場合には、電源電圧発生回路（レギュレータ）を設けることにより、外部電源からデジタル電源を生成し、アナログ回路とデジタル回路とにそれぞれ個別的に給電を行うことが考えられる。しかしながら、かかる手法の場合、レギュレータに相応の電力が必要となるため、低電力化を図ることが難しいという問題がある。
【０００７】
本発明はかかる事情に鑑みてなされたものであり、その目的は、トランジスタの耐圧の制約により高電源電圧化が困難なデジタル回路と、高電源電圧化により高性能化が得られるアナログ回路とを、単一電源電圧かつ低消費電力で混載することを可能にすることである。
【課題を解決するための手段】
【０００８】
かかる課題を解決するために、本発明は、共通の電源から駆動電力がそれぞれ供給されるアナログ回路とデジタル回路とを対象として、アナログ回路からの信号をデジタル信号に変換して出力するアナログデジタル変換装置を提供する。このアナログデジタル変換装置は、電源端子と接地端子との間に接続され、入力電圧に応じてハイレベルの出力またはローレベルの出力を生成するデジタル信号生成部と、接地端子とデジタル信号生成部との間における電位差としてのオフセット電圧を発生するオフセット電圧発生部とを有する。ここで、オフセット電圧発生部は、デジタル信号生成部に印加される電源電圧を低減すべく、オフセット電圧を発生する。
【０００９】
本発明において、デジタル信号生成部は、インバータを形成するＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタで構成されることが好ましい。あるいは、デジタル信号生成部は、ＮＡＮＤゲートを形成する二組のＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタで構成されることが望ましい。
【００１０】
また、本発明において、アナログデジタル変換装置は、オフセット電圧発生部に電流を供給する電流バイアス用定電流源をさらに有することが好ましい。この場合、オフセット電圧発生部は、ダイオードで構成されることが好ましい。
【００１１】
また、本発明において、アナログデジタル変換装置は、電流バイアス用定電流源からの電流をオフセット電圧発生部に供給するか否かを制御するスイッチとをさらに有することが好ましい。
【発明の効果】
【００１２】
本発明によれば、デジタル回路を構成するトランジスタの耐圧制限を考慮してオフセット電圧を設定することにより、高電圧の電源であったとしてもデジタル回路におけるトランジスタの耐圧条件を満足させる構成が可能となる。これにより、デジタル回路とアナログ回路とを、単一電源電圧かつ低消費電力で混載することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】光コネクタ１の構成を模式的に示すブロック図
【図２】素子駆動用ＩＣ１２を模式的に示すブロック構成図
【図３】本実施形態にかかるＡ／Ｄ変換部３２の構成を模式的に示す構成図
【図４】本実施形態にかかるＡ／Ｄ変換部３２の変形例としての構成を模式的に示す構成図
【発明を実施するための形態】
【００１４】
図１は、本発明の実施形態にかかるアナログデジタル変換装置が適用された光コネクタ１の構成を模式的に示すブロック図である。本実施形態にかかる光コネクタ１は、例えば、光通信分野で用いられるレセプタクルタイプの雌型光コネクタである。この光コネクタ１は、ディスプレイやナビゲーションシステムといった各種の電子機器に設けられており、当該電子機器が備えるプリント配線基板２と電気的に接続されている。この光コネクタ１は、例えば、光ケーブルを取り付けた雄型光コネクタが接続されることで、電子機器間で大容量の光通信を行うことを可能としている。
【００１５】
光コネクタ１は、ＦＯＴ（Fiber Optic Transcever）と呼ばれる光電変換モジュール１０を備えている。この光電変換素子モジュール１０は、金属性リードフレームから延出された複数のリード端子がプリント配線基板２上に半田付けされるようになっている。
【００１６】
また、光コネクタ１は、光電変換モジュール１０（具体的には、後述する受光素子１１）と、雄型光コネクタにおけるフェルール端面（光ケーブル端面）との間に介在する光学部品としてのスリーブ１３を備えている。スリーブ１３は、光透過性を有する透明な材料により成形される導光部材と、この導光部材の周囲に設けられる円筒部とで構成されている。
【００１７】
光電変換モジュール１０は、光電変換素子である受光素子１１および素子駆動用ＩＣ１２を主体に構成されており、受光素子１１および素子駆動用ＩＣ１２は、導電性を有する金属性リードフレーム上にワイヤボンディングされた状態で搭載されている。
【００１８】
受光素子１１としては、フォトダイオード（ＰＤ：Photo Diode）を用いることができる。すなわち、本実施形態にかかる光コネクタ１は、光ケーブルを介して光信号を受信するためのコネクタとして構成されたものである。
【００１９】
なお、光電変換モジュール１０は、受光素子１１およびこの素子駆動用ＩＣ１２に加え、発光素子およびこの素子駆動用ＩＣをさらに備えることで、光信号を送受信可能に構成してもよい。
【００２０】
図２は、素子駆動用ＩＣ１２を模式的に示すブロック構成図である。素子駆動用ＩＣ１２は、受光素子１１を介して光ケーブル側から送られた光信号を受信することにより、この光信号に応じて電子機器（プリント配線基板２）に対してデータ信号ＲＤを伝送する装置であり、信号伝送装置としての機能を担っている。この素子駆動用ＩＣ１２は、これを機能的に捉えた場合、メイン制御ユニット２０と、電源管理ユニット３０とを有している。
【００２１】
本実施形態の特徴の一つとして、メイン制御ユニット２０と電源管理ユニット３０とは機能的に分離しているのみならず、電源系統も互いに独立している。具体的には、電源部４０からメイン制御ユニット２０に対して動作電力を供給する電源ラインには、スイッチ２１が設けられている。このスイッチ２１のオンオフ状態を切り替えることにより、メイン制御ユニット２０の電源をオンしたりオフしたりすることができる。スイッチ２１がオンであれば、メイン制御ユニット２０の電源がオンされた状態となり、スイッチ２１がオフである場合には、メイン制御ユニット２０の電源がオフされた状態となる。一方、電源部４０から電源管理ユニット３０に対して動作電力を供給する電源ラインは常時オンに設定されている。すなわち、電源管理ユニット３０は、定常的に動作状態（電源がオンされた状態）に設定されている点においてメイン制御ユニット２０とは異なる。
【００２２】
メイン制御ユニット２０は、受光素子１１から出力される電気信号（以下「入力信号」という）Ｓigに基づいて、後段の要素（具体的には、電子機器であるプリント配線基板２（例えば、制御回路））へとデータ伝送を行うユニットである。メイン制御ユニット２０は、増幅部２２と、ＬＶＤＳ部２３と、ＬＯＳ部２４と、タイマー部２５と、タイミング制御部２６とを有している。
【００２３】
増幅部２２は、受光素子１１からの入力信号Ｓigを増幅させた上で出力させる信号増幅器である。
【００２４】
ＬＶＤＳ部２３は、データ伝送に関する実質的な機能を担っており、増幅部２２により増幅された入力信号Ｓigに応じてデータ信号ＲＤを出力する。ＬＶＤＳ部２３によるデータ伝送の仕様としては、ＬＶＤＳ（Low Voltage Differential Signaling）と呼ばれる高速デジタル信号の伝送に適した低電圧差動信号を用いることができる。このＬＶＤＳは、一対の伝送路に異なる電圧を印加することにより、伝送路間の電圧差を利用して信号伝送を行う。すなわち、ＬＶＤＳ部２３は、入力信号Ｓigに基づいてデータ信号ＲＤを出力すべく、一対の伝送路に対してデータ信号ＲＤ＋，ＲＤ−をそれぞれ出力する。
【００２５】
ＬＯＳ部２４は、増幅部２２により増幅された入力信号Ｓigに基づいて、通信に起因した適正な入力信号Ｓigであるか否かを判定する。この判定は、入力信号Ｓigの振幅と、予め設定された基準振幅（基準電圧）とを比較することにより行われる（信号振幅判定）。ＬＯＳ部２４による判定結果は、ＬＯＳ信号Ｓosとしてタイミング制御部２６に対して出力される。具体的には、ＬＯＳ部２４は、入力信号Ｓigの振幅が基準振幅に到達しない場合には、適正な入力信号Ｓigではない旨の信号（Ｌｏｗ信号）をＬＯＳ信号Ｓosとして出力し、入力信号Ｓigの振幅が基準振幅以上である場合には、適正な入力信号Ｓigである旨の信号（Ｈｉｇｈ信号）をＬＯＳ信号Ｓosとして出力する。
【００２６】
また、本実施形態において、ＬＯＳ部２４から出力されるＬＯＳ信号Ｓosは、タイマー部２５を経由して電源管理ユニット３０にも入力されている。ＬＯＳ部２４は、増幅された入力信号Ｓigの振幅を判断材料とするＬＯＳ信号Ｓosの出力を通じて、メイン制御ユニット２０の電源オンの状態を継続するか否か、すなわち、電源をオンからオフに切り替えるか否かを電源管理ユニット３０に指示している。
【００２７】
タイマー部２５は、電源オン直後（すなわち、メイン制御ユニット２０の起動直後）において、ＬＯＳ部２４による信号振幅判定の実行タイミングを所定期間（例えば、数μ秒）だけ遅延させる機能を担っている。タイマー部２５は、ＬＯＳ部２４による信号振幅判定が電源オン直後の動作の不安定な状態を避けて、動作の安定した状態で実行されるようにとの観点から設けられている。
【００２８】
具体的には、タイマー部２５は、メイン制御ユニット２０の電源オンから所定時間（例えば、数μ秒）経過した後に、ＬＯＳ部２４にトリガー信号Ｓtgを出力する。このトリガー信号Ｓtgの入力後にＬＯＳ部２４が信号振幅判定を行うことにより、精度よくモニタリングされた入力信号Ｓigの振幅に基づいて信号振幅判定を行うことができる。すなわち、タイマー部２５により、ＬＯＳ部２４からのＬＯＳ信号Ｓosが所定時間だけマスクされることとなる。
【００２９】
また、タイマー部２５は、電源管理ユニット３０へと出力されるＬＯＳ信号ＳosがＬｏｗ信号である場合に、このＬＯＳ信号Ｓosの出力を所定時間だけマスクする。すなわち、タイマー部２５は、ＬＯＳ信号ＳosとしてのＬｏｗ信号が所定時間経過した後に、電源管理ユニット３０へとＬＯＳ信号Ｓos（Ｌｏｗ信号）を出力する。
【００３０】
タイミング制御部２６は、自己に入力されるＬＯＳ信号Ｓosを通じて、ＬＶＤＳ部２３の動作タイミングを制御する。このタイミング制御部２６による動作タイミングの制御により、ＬＶＤＳ部２３は、入力信号Ｓigに応じてデータ信号ＲＤ（ＲＤ＋，ＲＤ−）を出力したり、入力信号Ｓigがあったにも拘わらずデータ信号ＲＤを出力しないとしたりすることができる。
【００３１】
また、タイミング制御部２６は、後段の要素（具体的には、電子機器であるプリント配線基板２の制御回路）へとＷＳＤ信号またはＳＤ信号を出力することができる。ここで、ＷＳＤ信号は、入力信号Ｓigとして受信した信号が、前回の電源オフから経過して初めて受信したトーン信号（以下「初期信号」という）に該当する場合に、プリント配線基板２の制御回路を起動するために出力される信号である。ここで、トーン信号は通信元が通信先の存在を認識するために、通信に先立って通信先に応答を求めるために送信される信号であり、通信元は通信先からの応答が認識されるまで所定期間に複数回トーン信号を出力している。一方、ＳＤ信号は、プリント配線基板２の制御回路へとデータ信号ＲＤを出力する際に、このデータ信号ＲＤの出力タイミングと同期してプリント配線基板２の制御回路へと出力される信号である。
【００３２】
電源管理ユニット３０は、入力信号Ｓigに基づいてメイン制御ユニット２０の電源のオンオフを管理する。電源管理ユニット３０は、入力信号検出部３１と、アナログデジタル変換装置としてのＡ／Ｄ変換部３２と、ＳＷ制御部３３とを主体に構成されている。
【００３３】
入力信号検出部３１は、受光素子１１からの出力である入力信号Ｓigの信号直流レベルと、予め設定された基準信号レベル（電圧）との大小関係を比較し、この比較結果に応じた信号を出力する。具体的には、入力信号検出部３１は、受光素子１１からの出力である入力信号Ｓigに対して、基準信号レベルに応じて出力を反転させており、例えば、オペアンプなどを含むアナログ回路として構成されている。
【００３４】
Ａ／Ｄ変換部３２は、入力信号検出部３１からのアナログ信号をデジタル信号に変換して出力する。図３は、本実施形態にかかるＡ／Ｄ変換部３２の構成を模式的に示す構成図である。Ａ／Ｄ変換部３２は、デジタル信号生成部３２ａを主体に構成されているが、本実施形態では、オフセット電圧発生部３２ｂと、定電流源３２ｃと、スイッチ３２ｄと、コンデンサ３２ｅとをさらに備えている。
【００３５】
デジタル信号生成部３２ａは、インバータを形成するＰチャネル型ＭＯＳトランジスタＭｐとＮチャンネル型ＭＯＳトランジスタＭｎとで構成されており、電源端子と接地端子との間に接続され、入力ＩＮ（入力信号検出部３１からの入力電圧）に応じてハイレベルの信号（Ｈｉｇｈ信号）またはローレベルの信号（Ｌｏｗ信号）を出力ＯＵＴとして生成する。オフセット電圧発生部３２ｂは、ＭＯＳトランジスタＭｐ，Ｍｎのゲート・ソース間に印加される電圧を低減させ、耐圧条件を満足させるためのオフセット電圧Ｖofsを発生させる。オフセット電圧Ｖofsは、接地端子とデジタル信号生成部３２ａとの間における電位差として機能している。本実施形態において、オフセット電圧発生部３２ｂは、ダイオードで構成されている。
【００３６】
定電流源３２ｃは、オフセット電圧発生部３２ｂの電流バイアス用定電流源である。スイッチ３２ｄは、入力信号検出部３１からのアナログ信号に応じて定電流源３２ｃの電流をオフセット電圧発生部３２ｂに供給するか否かを制御する。具体的には、スイッチ３２ｄは、入力信号検出部３１からのアナログ信号がハイレベル（Ｈ））の場合にオンとなり、これにより、定電流源３２ｃの電流がオフセット電圧発生部３２ｂに供給される。一方、スイッチ３２ｄは、入力信号検出部３１からのアナログ信号がローレベル（Ｌ）の場合にオフとなり、定電流源３２ｃの電流がオフセット電圧発生部３２ｂに供給されない。コンデンサ３２ｅは、スイッチ３２ｄと、デジタル回路であるデジタル信号生成部（インバータ）３２ａの状態が変化するときに流れる貫通電流によるオフセット電圧発生部３２ｂからの出力の電圧リップを抑圧する。
【００３７】
このＡ／Ｄ変換部３２は、入力信号Ｓigの信号直流レベルが基準信号レベルに到達している場合、入力信号検出部３１からの出力信号に応じて、ＷＤ信号ＳwdとしてＨｉｇｈ信号を出力する。このＷＤ信号ＳwdとしてのＨｉｇｈ信号は、メイン制御ユニット２０の電源をオンする旨の信号として機能する。一方、Ａ／Ｄ変換部３２は、入力信号Ｓigの信号直流レベルが基準信号レベルに到達していない場合、入力信号検出部３１からの出力信号に応じて、ＷＤ信号ＳwdとしてＬｏｗ信号を出力する。このＷＤ信号ＳwdとしてのＬｏｗ信号は、メイン制御ユニット２０の電源をオンしない旨の信号として機能する。
【００３８】
ＳＷ制御部３３は、Ａ／Ｄ変換部３２からのＷＤ信号Ｓwdと、メイン制御ユニット２０（ＬＯＳ部２４）からのＬＯＳ信号Ｓosとに基づいて、スイッチ２１のオンオフ状態を制御する。このＳＷ制御部３３は、デジタル回路として構成されている。具体的には、ＳＷ制御部３３は、以下の条件に従ってスイッチ２１のオンオフ状態を制御する。
【００３９】
（１）スリープ状態時
受光素子１１に光信号が継続的に入力されていない状態では、素子駆動用ＩＣ１２はスリープ状態に設定されている。このスリープ状態では、スイッチ２１がオフに設定されており、メイン制御ユニット２０の電源はオフされ、電源管理ユニット３０の電源のみがオンされた状態となっている。
【００４０】
受光素子１１からの入力信号Ｓigの信号直流レベルが基準信号レベルに到達している場合、Ａ／Ｄ変換部３２は、入力信号検出部３１からの出力信号に応じて、ＷＤ信号ＳwdとしてＨｉｇｈ信号を出力する。ＳＷ制御部３３は、ＷＤ信号ＳwdとしてのＨｉｇｈ信号を受けて、スイッチ２１をオンに制御する。これにより、メイン制御ユニット２０の電源がオフからオンに切り替えられる。なお、既にメイン制御ユニット２０の電源がオンとなっている場合、ＳＷ制御部３３はスイッチ２１のオン状態を継続する。
【００４１】
一方、受光素子１１からの入力信号Ｓigの信号直流レベルが基準信号レベルに到達していない場合、Ａ／Ｄ変換部３２は、入力信号検出部３１からの出力信号に応じて、ＷＤ信号ＳwdとしてＬｏｗ信号を出力する。この場合、ＳＷ制御部３３はスイッチ２１のオフ状態を継続し、メイン制御ユニット２０の電源オフが継続される。
【００４２】
（２）メイン制御ユニット２０の電源がオンされた後
増幅部２２により増幅された入力信号Ｓigの振幅が基準振幅以上である場合には、ＬＯＳ部２４は、ＬＯＳ信号ＳosとしてＨｉｇｈ信号、すなわち、適正な入力信号Ｓigである旨の信号を出力する。この場合、ＳＷ制御部３３は、ＬＯＳ信号ＳosとしてのＨｉｇｈ信号を受けて、スイッチ２１をオンのままに制御する。したがって、メイン制御ユニット２０の電源がオンされた後、ＬＯＳ部２４によって適正な入力信号Ｓigであると判断された場合には、メイン制御ユニット２０の電源オン状態が継続されることとなる。
【００４３】
これに対して、増幅部２２により増幅された入力信号Ｓigの振幅が基準振幅よりも小さい場合には、ＬＯＳ部２４は、ＬＯＳ信号ＳosとしてＬｏｗ信号、すなわち、適正な入力信号Ｓigではない旨の信号をタイマー部２５に対して出力する。そして、所定の経過時間を経た後に、タイマー部２５によりマスクされていたＬＯＳ信号Ｓos（Ｌｏｗ信号）がＳＷ制御部３３に出力される。ＳＷ制御部３３は、ＬＯＳ信号ＳosとしてのＬｏｗ信号を受けてスイッチ２１をオフに制御する。これにより、メイン制御ユニット２０の電源がオフされる。
【００４４】
以下、電源管理ユニット３０のＡ／Ｄ変換部３２の動作について説明する。ここで、表１は、図３に示すＡ／Ｄ変換部３２の各状態を示す対応表である。なお、入力信号検出部３１のローレベル出力をＶofs以上になるように設計する。
【表１】
2012074801.tif 000003
【００４５】
このＡ／Ｄ変換部３２は、その特徴の一つとして、Ａ／Ｄ変換部３２に対する入力ＩＮ（入力信号検出部３１からの信号入力）が「Ｈ（Ｈ＝ＶDD）」の場合、デジタル信号生成部３２ａのＮチャンネル型ＭＯＳトランジスタＭｎ側に印加される電圧Ｖgsnを低減するように、スイッチ３２ｄをＯＮとする。これにより、定電流源３２ｃから電流がオフセット電圧発生部３２ｂに供給され、接地端子とデジタル信号生成部３２ａ（Ｎチャネル型ＭＯＳトランジスタＭｎのソース端子）オフセット電圧Ｖofsが発生する。この時、出力ＯＵＴは「Ｌ（ローレベルの信号）」でオフセット電圧Ｖofsとなる。一方、Ａ／Ｄ変換部３２に対する入力ＩＮが「Ｌ（Ｌ≧Ｖofs）」の場合、スイッチ３２ｄをＯＦＦとする。この場合、定電流源３２ｃから電流がオフセット電圧発生部３２ｂに供給されず、接地端子とデジタル信号生成部３２ａ（Ｎチャネル型ＭＯＳトランジスタＭｎのソース端子）オフセット電圧Ｖofsは実質的に発生しない。この時、出力ＯＵＴは「Ｈ（ハイレベルの信号）」となる。同表に示すように、ＰチャネルおよびＮチャネル型ＭＯＳトランジスタＭｐ，Ｍｎ側に印加される電圧Ｖgsp，ＶgsnがＶDD−Ｖofsに低減される。
【００４６】
このように本実施形態において、Ａ／Ｄ変換部３２は、接地端子とデジタル信号生成部３２ａとの間における電位差としてのオフセット電圧Ｖofsを発生するオフセット電圧発生部３２ｂを有する。このオフセット電圧発生部３２ｂは、デジタル信号生成部３２ａに印加される電源電圧を低減すべく、オフセット電圧Ｖofsを生成する。ここで、デジタル信号生成部３２ａは、インバータを形成するＰチャネル型ＭＯＳトランジスタＭｐおよびＮチャネル型ＭＯＳトランジスタＭｎで構成されている。
【００４７】
かかる構成によれば、入力信号検出部３１のローレベル出力をＶofs以上になるように設計し、オフセット電圧Ｖofsが生成されることにより、Ｐチャネル型ＭＯＳトランジスタＭｐ側に印加される電圧ＶgspはＶDD−Ｖofs以下となり、Ｎチャネル型ＭＯＳトランジスタＭｎ側に印加される電圧ＶgsnもＶDD−Ｖofsとなる。このように、トランジスタ耐圧制限を考慮してオフセット電圧Ｖofsを設定することにより、高電圧の電源であったとしてもデジタル回路の一部をなすトランジスタの耐圧条件を満足させる構成が可能となる。これにより、デジタル回路とアナログ回路とを、単一電源電圧かつ低消費電力で混載することが可能となる。
【００４８】
また、本実施形態によれば、トランジスタの耐圧条件を満足させるために、消費電力が大きいデジタル回路専用の電源回路を設ける必要がないので、低電力化を大幅に図ることができる。また、一般的な内部論理回路の場合はトランジスタサイズは小さく貫通電流は１μＡ以下であり、バイアス電流も１μＡ程度であり、少ない電力消費でトランジスタの耐圧条件を満足させることができる。
【００４９】
また、本実施形態によれば、Ａ／Ｄ変換部３２は、電流バイアス用定電流源３２ｃからの電流をオフセット電圧発生部３２ｂに供給するか否かを制御するスイッチ３２ｄをさらに有している。これにより、デジタル信号生成部３２ａへの入力ＩＮが「Ｈ」の場合のみバイアス給電すればよいので消費電力の低減を大幅に図ることができる。
【００５０】
（変形例）
図４は、第２の実施形態にかかるＡ／Ｄ変換部３２の構成を模式的に示す構成図である。本実施形態にかかるＡ／Ｄ変換部３２が第１の実施形態のそれと相違する点は、デジタル信号生成部の構成である。なお、第１の実施形態と共通する構成については説明を省略することとし、以下相違点を中心に説明を行う。
【００５１】
本実施形態のデジタル信号生成部３２ｆは、ＮＡＮＤゲートを形成する二組のＰチャネル型ＭＯＳトランジスタＭｐ１，Ｍｐ２およびＮチャネル型ＭＯＳトランジスタＭｎ１，Ｍｎ２で構成されている。このデジタル信号生成部３２ｆは、電源端子と接地端子との間に接続され、入力ＩＮ（入力信号検出部３１からの入力電圧）に応じてハイレベル（Ｈ）の信号（Ｈｉｇｈ信号）またはローレベル（Ｌ）の信号（Ｌｏｗ信号）を出力ＯＵＴとして生成する。
【００５２】
かかる構成であっても、図３に示す構成と同様に、トランジスタ耐圧制限を考慮してオフセット電圧Ｖofsを設定することにより、高電圧の電源であったとしてもトランジスタの耐圧条件を満足させる構成が可能となる。これにより、デジタル回路とアナログ回路とを、単一電源電圧かつ低消費電力で混載することが可能となる。
【００５３】
なお、本実施形態にかかるデジタル信号生成部３２ｆは、このような変形例以外にも種々の変形が可能である。例えば、デジタル信号生成部３２ｆとしては、ＮＯＲゲートや３入力のＮＡＮＤ回路などを利用することも可能である。
【００５４】
以上、本実施形態にかかるアナログデジタル変換装置について説明したが、本発明はこの実施形態に限定されることなく、その発明の範囲において種々の変更が可能であることは言うまでもない。オフセット電圧発生部３２ｂは、その出力がデジタル回路の貫通電流により上昇する問題があるため、電位上昇が問題とならないようにオフセット電圧発生部３２ｂのインピーダンスを設計する必要がある。オフセット電圧Ｖofsが１Ｖ程度の場合には、前述したように、オフセット電圧発生部３２ｂとしてはダイオード（ＭＯＳダイオード）を適用することができる。そして、バイアス電流値によりインピーダンスを設定する。負荷駆動能力が大きいデジタル回路ではトランジスタサイズが大きいので貫通電流も大きくなるため、オフセット電圧発生部３２ｂとして三端子レギュレータを用いてもよい。また、オフセット電圧発生部３２ｂとしてＭＯＳトランジスタを用いてもよい。
【符号の説明】
【００５５】
１  光コネクタ
２  プリント配線基板
１０  光電変換モジュール
１１  受光素子
１２  素子駆動用ＩＣ
２０  メイン制御ユニット
２１  スイッチ
２２  増幅部
２３  ＬＶＤＳ部
２４  ＬＯＳ部
２５  タイマー部
２６  タイミング制御部
３０  電源管理ユニット
３１  入力信号検出部
３２  Ａ／Ｄ変換部
３２ａ  デジタル信号生成部
３２ｂ  オフセット電圧発生部
３２ｃ  定電流源
３２ｄ  スイッチ
３２ｅ  コンデンサ
３３  ＳＷ制御部
【図１】
2012074801.tif 000004
【図２】
2012074801.tif 000005
【図３】
2012074801.tif 000006
【図４】
2012074801.tif 000007