(57)【要約】【課題】トレンチ型金属酸化膜半導体電界効果トランジスタ(MOSFET)が上方向に作製され得る方法を提供すること。【解決手段】トレンチボトムドーピング(TBD)プロセスおよび/またはトレンチボトム酸化物(TBO)プロセスが、基板および第1のエピタキシャル(エピ)層の形成後に実行され得る。ポリによる封止が、合併型エピタキシャル横方向過成長(MELO)ステップで形成される第2のエピ層の質および純度を改善するために、TBO層の形成後およびMELOステップの前に実行され得る。終点モードを用いたプラズマドライエッチングが、トレンチの深さの均一性を改善するためにTBO層の位置にしたがって実行され得る。【選択図】図5F
2012033937.tif 000002
【特許請求の範囲】
【請求項１】
トレンチ型金属酸化膜半導体電界効果トランジスタ(MOSFET)を上方向に作製する方法であって、
基板の上に第1のエピタキシャル(エピ)層を形成する段階と、
前記第1のエピ層の形成の後に、前記第1のエピ層の上の複数のトレンチ領域に複数のトレンチボトム酸化物(TBO)層を形成する段階と、
前記複数のTBO層の形成の後に、前記複数のTBO層の上に、合併型エピタキシャル横方向過成長(MELO)ステップによって第2のエピ層を成長させる段階と、
前記複数のTBO層の位置にしたがって、終点モードを用いたプラズマドライエッチングによって前記第2のエピ層の一部をエッチングして、前記トレンチ型MOSFETのための複数のトレンチを形成する段階とを含む、方法。
【請求項２】
前記複数のトレンチ領域にポリフィルムを堆積させて、前記複数のTBO層の上および前記第2のエピ層の下に複数のポリシリコン層を形成する段階をさらに含む請求項1に記載の方法。
【請求項３】
前記第1のエピ層の上にN型高濃度ドープ(N+)層を形成する段階と、
前記複数のトレンチ領域において前記N+層の一部をエッチングして、前記第1のエピ層の上および前記複数のTBO層の下に複数のトレンチボトムドーピング(TBD)層を形成する段階とをさらに含む請求項1に記載の方法。
【請求項４】
前記複数のトレンチ領域においてN型高濃度ドープ(N+)材料を堆積して、前記第1のエピ層の上および前記複数のTBO層の下に複数のトレンチボトムドーピング(TBD)層を形成する段階をさらに含む請求項1に記載の方法。
【請求項５】
前記第1のエピ層は、所定のエピの厚さの一部を成長させ、前記第2のエピ層は、前記所定のエピの厚さの残りを成長させる請求項1に記載の方法。
【請求項６】
前記第2のエピ層の上に第1の酸化物層を形成する段階と、
前記第1の酸化物層の上にフォトレジストを堆積して前記複数のトレンチ領域をパターン形成する段階であって、前記フォトレジストの端は前記複数のTBO層の端と位置合わせされる、段階と、
前記終点モードを用いた前記プラズマドライエッチングによって、前記複数のトレンチ領域において前記第1の酸化物層の一部をエッチングする段階と、
前記複数のトレンチの形成の後に前記フォトレジストを取り除く段階とをさらに含む請求項1に記載の方法。
【請求項７】
前記複数のTBO層および前記第1の酸化物層の残りの上に犠牲酸化物層を成長させる段階と、
ウェット緩衝酸化物エッチング(BOE)によって前記犠牲酸化物層および前記第1の酸化物層の前記残りを取り除く段階とをさらに含む請求項6に記載の方法。
【請求項８】
前記第2のエピ層の残りを囲むように複数のゲート酸化物層を形成する段階と、
前記複数のトレンチ領域において複数のポリシリコン層を形成する段階と、
前記終点モードを用いて前記複数のポリシリコン層をエッチングで削って、前記トレンチ型MOSFETのための前記複数のトレンチを満たす段階とをさらに含む請求項1に記載の方法。
【請求項９】
前記第2のエピ層の残りにドーパントを注入し、打ち込んで、前記トレンチのボディ領域を形成する段階と、
N型ドーパントを注入し、打ち込んで、複数のN型高濃度ドープ(N+)層を形成する段階と、
ホウリンケイ酸ガラス(BPSG)を堆積して、前記ゲート酸化物層の上に複数のBPSG層を形成する段階と、
P型ドーパントを打ち込み、注入して、前記複数のN+層に隣接する複数のP型高濃度ドープ(P+)層を形成する段階とをさらに含む請求項8に記載の方法。
【請求項１０】
前記第1のエピ層の上の第2の酸化物層の一部をエッチングで取り除いて、前記複数のTBO層を形成する段階をさらに含む請求項1に記載の方法。
【請求項１１】
化学的気相成長(CVD)酸化物を堆積して、前記第1のエピ層の上に第3の酸化物層を形成する段階と、
前記終点モードを用いて前記第3の酸化物層をエッチングで削って、前記複数のTBO層を形成する段階とをさらに含む請求項1に記載の方法。
【請求項１２】
オルトケイ酸テトラエチル(TEOS)を堆積して、前記第1のエピ層の上に第3の酸化物層を形成する段階と、
前記終点モードを用いて前記第3の酸化物層をエッチングで削って、前記複数のTBO層を形成する段階とをさらに含む請求項1に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本出願は、参照によりその全体が本明細書に組み込まれている、2010年8月2日に出願した、「Methods for Fabricating Trench Metal Oxide Semiconductor Field Effect Transistors」と題する米国仮出願第61/369961号の優先権を主張するものである。
【背景技術】
【０００２】
過去数十年間、さまざまな用途で使用されるパワー金属酸化膜半導体電界効果トランジスタ(MOSFET)などの半導体デバイスへの関心が高まり続けてきた。プレーナ型MOSFETは、1970年代中ごろに利用できるようになった。1980年代の後半までには、トレンチ型MOSFTが、ダイナミックランダムアクセスメモリ(DRAM)のトレンチ技術を利用してパワーMOSFET市場に浸透し始め、この技術は、ドレインとソースの間の特有のオン抵抗(RDSON)を改善した。
【０００３】
トレンチ型MOSFETは、セルピッチを改善する縦方向チャネルのメリットにより、電流密度の点でプレーナ型MOSFETに勝る大きな利点を有する。しかし、トレンチ型MOSFETは、大きなゲートドレイン電荷量QGDに悩まされる。大きなQGDは、トレンチ型MOSFETの電力供給能力を制限する可能性がある。従来のWゲートトレンチ型MOSFET (W-gated trench MOSFET) (WMOSFET)を例として取り上げる。トレンチボトム酸化物(trench bottom oxide) (TBO)構造が、WMOSFETのQGDを小さくするために従来の選択酸化(local oxidation of silicon) (LOCOS)技術によって実現され得る。しかし、知られているバーズビーク効果を含むLOCOS技術からもたらされるWMOSFET内のTBOの応力が、長期的信頼性の問題を引き起こす。また、ウエハの中心からウエハの端までのトレンチの深さの大きなばらつきは、RDSONの標準偏差、破壊電圧(BV)などのWMOSFETのパラメータに影響を与える。トレンチボトムドーピング(trench bottom doping) (TBD)と呼ばれる、湾曲したボトム表面を通じたトレンチボトム注入は、TBO領域の下の不規則なドーピングのプロファイルおよび形状をもたらし、この不規則なドーピングのプロファイルおよび形状は、RDSONおよびBVなどのパラメータを制御しにくくする。さらに、複数のトレンチボトム注入が、正確な注入プロファイルを実現するために必要とされ、このことは、処理を複雑化し、コストを増大させる。トレンチ型MOSFETの作製プロセスは下向きに実行され、作製中に各層の厚さおよび注入プロファイルを制御することが難しい。
【０００４】
図1A〜1Cは、従来のMOSFETに関する、基板の上のパターン形成された酸化物上のエピタキシャル(エピ)の選択肢の構造図の断面図を示す。1970年代前半に、シリコンおよびガリウムヒ素の選択的エピタキシャル成長(SEG)が、図1Aに示されるように利用された。後に、多くの用途が、それぞれ図1Bおよび図1Cに示されるエピタキシャル横方向過成長(epitaxial lateral overgrowth) (ELO)および合併型エピタキシャル横方向過成長(merged epitaxial lateral overgrowth) (MELO)でSEGを置き換えた。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図1Aに示されたSEG技術、図1Bに示されたELO技術、および図1Cに示されたMELO技術は、酸素不純物のために単結晶シリコンの質が悪く、そのことが、この種のエピシリコンオンインシュレータ(SOI)構造上に作製されたデバイスおよび集積回路(IC)の用途を制限する。
【課題を解決するための手段】
【０００６】
一実施形態において、トレンチ型金属酸化膜半導体電界効果トランジスタ(MOSFET)が、上方向に作製される。トレンチボトムドーピング(TBD)プロセスおよび/またはトレンチボトム酸化物(TBO)プロセスが、基板および第1のエピタキシャル(エピ)層の形成後に実行される。ポリによる封止が、合併型エピタキシャル横方向過成長(MELO)ステップで形成される第2のエピ層の質および純度を改善するために、TBO層の形成後およびMELOステップの前に実行される。終点モード(end point mode)を用いたプラズマドライエッチングが、トレンチの深さの均一性を改善するためにTBO層の位置にしたがって実行される。
【０００７】
開示される対象の実施形態の特徴および利点は、以下の詳細な説明が進むにつれて、および同様の番号が同様の部分を示す図面を参照すると明らかになるであろう。
【図面の簡単な説明】
【０００８】
【図１Ａ】従来の金属酸化膜半導体電界効果トランジスタ(MOSFET)に関する、基板の上のパターン形成された酸化物上のエピタキシャルの選択肢の構造図の断面図を示す。
【図１Ｂ】従来の金属酸化膜半導体電界効果トランジスタ(MOSFET)に関する、基板の上のパターン形成された酸化物上のエピタキシャルの選択肢の構造図の断面図を示す。
【図１Ｃ】従来の金属酸化膜半導体電界効果トランジスタ(MOSFET)に関する、基板の上のパターン形成された酸化物上のエピタキシャルの選択肢の構造図の断面図を示す。
【図２Ａ】本発明の一実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図２Ｂ】本発明の一実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図２Ｃ】本発明の一実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図２Ｄ】本発明の一実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図２Ｅ】本発明の一実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図２Ｆ】本発明の一実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図３Ａ】本発明の別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図３Ｂ】本発明の別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図３Ｃ】本発明の別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図３Ｄ】本発明の別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図３Ｅ】本発明の別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図３Ｆ】本発明の別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図３Ｇ】本発明の別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図３Ｈ】本発明の別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図３Ｉ】本発明の別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図４Ａ】本発明のさらに別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図４Ｂ】本発明のさらに別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図４Ｃ】本発明のさらに別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図４Ｄ】本発明のさらに別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図４Ｅ】本発明のさらに別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図４Ｆ】本発明のさらに別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図４Ｇ】本発明のさらに別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図４Ｈ】本発明のさらに別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図４Ｉ】本発明のさらに別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図５Ａ】本発明のさらに別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図５Ｂ】本発明のさらに別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図５Ｃ】本発明のさらに別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図５Ｄ】本発明のさらに別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図５Ｅ】本発明のさらに別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図５Ｆ】本発明のさらに別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図である。
【図６】本発明の一実施形態による電力変換システムの構成図である。
【発明を実施するための形態】
【０００９】
本発明の以下の詳細な説明において、本発明の完全な理解を提供するために多くの具体的な詳細が説明される。しかし、本発明がこれらの具体的詳細なしに、またはそれらの均等物によって実施され得ることが当業者によって理解されるであろう。その他の場合、本発明の態様を不必要に曖昧にしないように、よく知られている方法、手順、構成要素、および回路は詳細に説明されていない。
【００１０】
以下の詳細な説明のいくつかの部分は、半導体デバイスを作製するためのオペレーションの手順、論理ブロック、処理、およびその他の象徴的表現の観点で示される。これらの説明および表現は、半導体デバイスの作製技術に精通した者によって、それらの者の成果の内容を当該技術に精通したその他の者に最も効果的に伝えるために使用される手段である。本出願において、手順、論理ブロック、プロセスなどは、所望の結果をもたらす自己矛盾のない一連のステップまたは命令であると考えられる。ステップとは、物理量の物理的操作を必要とするステップである。しかし、これらのおよび同様の用語の全ては、適切な物理量に関連付けられるべきであり、これらの量に付される便宜的なラベルであるに過ぎないことに留意されたい。以下の検討から明らかなように、別途具体的に言われない限り、本発明の全体を通じて、「構成する」、「堆積する」、「酸化する」、「エッチングする」、「作製する」、「形成する」、「注入する」、「金属被覆する」などの用語を利用する検討は、半導体デバイスの作製の動作およびプロセスに言及することが理解される。
【００１１】
図面は正確な縮尺で描かれておらず、記述された構造のほんの一部、およびそれらの構造を形成するさまざまな層が示される可能性があることが理解される。
【００１２】
さらに、その他の作製のプロセスおよびステップが、本明細書で検討されるプロセスおよびステップとともに実行されてよく、すなわち、本明細書で示され、説明されるステップの前、ステップ中、および/またはステップ後にいくつかのプロセスおよびステップが存在し得る。重要なことに、本発明の実施形態は、それらの実施形態を大きく乱すことなしにこれらのその他のプロセスおよびステップと併せて実施され得る。概して言えば、本発明のさまざまな実施形態は、周辺的なプロセスおよびステップに大きな影響を与えずに、従来のプロセスの一部を置き換えることができる。
【００１３】
本発明による実施形態は、基板に対して上方向にトレンチ型金属酸化膜半導体電界効果トランジスタ(MOSFET)を作製する方法を提供する。上方向の技術は、追加の作製ステップなしに、各層のパラメータをより制御しやすくする。トレンチボトムドーピング(TBD)プロセスおよび/またはトレンチボトム酸化物(TBO)プロセスが、基板の上のエピタキシャル(エピ)層の厚さの一部に対して実行される。その後、合併型エピタキシャル横方向過成長(MELO)ステップが、エピの厚さの残りを成長させるために実行される。したがって、エピ層の一部の酸化で応力および追加の作製ステップが導入されず、酸化物の厚さが、従来のLOCOS技術および/または従来の下方向の作製技術と比較して応力なしにかなり厚く成長させられ得る。また、トレンチ型MOSFETに関する非常に重要な特性である所定の均一なトレンチの深さ、応力のないより厚いTBO層、およびエピ層全体にわたる均一なエピの厚さを実現することがより容易である。
【００１４】
図2A〜2Fは、本発明の一実施形態によるトレンチ型金属酸化膜半導体電界効果トランジスタ(MOSFET)の作製の一連の流れの断面図を示す。図2A〜2Fに示されるプロセスは、例示が目的であり、限定することを意図されていない。
【００１５】
図2Aにおいて、エピタキシャル(エピ)堆積が、ウエハの半導体基板211の上にエピ層を形成するために実行される。一実施形態において、エピ層の厚さは、約2μmである。底層としての半導体基板211は、トレンチ型MOSFETのドレイン領域を構成することができる。そして、エピ層の厚さの一部が、所定のTBOの厚さ、例えば1000〜5000Aを生成するために酸化される。結果として、エピ層213が形成され、酸化物層215が形成される。エピ層213の厚さは、2μm未満である。その後、第1のフォトレジストが、フォトレジスト領域217A〜217Dを形成するために堆積される。フォトレジスト領域217A〜217Dは、トレンチ型MOSFETのトレンチ領域、例えば、トレンチ型MOSFETのトレンチの位置をパターン形成するソフトマスクとして働く。
【００１６】
図2Bにおいて、酸化物の窓、例えば、酸化物層215の一部が、酸化物層222A〜222Dを形成するためにエッチングで取り除かれ、次に第1のフォトレジストが取り除かれる。その結果、トレンチボトム酸化物(TBO)プロセスが、図2Aおよび図2Bにおいて実行される。
【００１７】
図2Cにおいて、合併型エピタキシャル横方向過成長(MELO)ステップが、トレンチ型MOSFETのエピの厚さの残りを成長させるために実行される。結果として、上方向の技術のおかげで、トレンチ型MOSFETのための所定のエピの厚さを実現することがより容易である。したがって、エピ層231が、Si種としての酸化物層222A〜222Dを囲むように形成される。一実施形態において、エピの厚さは、エピの厚さの合計が約7μmまで成長してトレンチ型MOSFETの破壊電圧(BV)に耐えることができる厚さを満たすことができるまで、5μmより厚く成長させられる。
【００１８】
図2Dにおいて、ハードマスクの酸化が、約200〜1000Aまで成長させられる酸化物層を形成するために、エピ層213の上で実行される。その後、第2のフォトレジストが、酸化物層をパターン形成するために堆積され、フォトレジスト領域246A〜246Cが、酸化物層の上に形成され、トレンチ型MOSFETのトレンチの位置をパターン形成する。フォトレジスト領域246A〜246Cの端は、酸化物層222A〜222Dの端に位置合わせされる。終点モードを用いたプラズマドライエッチングが、エピ層231の一部および酸化物層の一部からシリコンおよび酸化物を取り除いてエピ層242A〜242Cおよび酸化物層244A〜244Cを形成するために実行される。より具体的には、トレンチのエッチングの終点が、TBO層、例えば、酸化物層222A〜222Dの位置にしたがって事前設定される。インテリジェントセンサー(図示せず)が、エッチングの位置が終点に到達したことを検出するとき、プラズマドライエッチングは停止される。したがって、トレンチ型MOSFETのトレンチが、形成される。有利なことに、トレンチをエッチングするために終点を使用することによって、ウエハ全体にわたるトレンチの深さの均一性のばらつきが、従来の時間設定されたトレンチエッチングモード(timed trench etching mode)で経験される(>)10%を超えるばらつきと比較して、(<)1%未満にまで大幅に削減される。
【００１９】
図2Eにおいて、第2のフォトレジストがウエハの表面からはがされた後、酸化物層222A〜222Dおよび244A〜244Cの上に犠牲酸化物層が熱的に成長させられる。次に、犠牲酸化物層および酸化物層244A〜244Cが、表面欠陥をなくし、表面粗さを滑らかにするためにウェット緩衝酸化物エッチング(wet buffered oxide etching) (BOE)によってはがされる。エピ層242A〜242Cを囲むゲートの酸化が、所定の厚さのゲート酸化物層251A〜251Cを形成するために実行される。次に、ポリフィルムが、ポリシリコン層を形成するために、in-situまたはex-situでのドーピングをともなって堆積される。ポリシリコン層が、終点モードを用いてエッチングで削られる。したがって、わずかなポリのリセスエッチング(recess etching)が、ポリシリコン層253A〜253Dを形成するために実行される。結果として、トレンチが、所定の厚さのポリシリコン層253A〜253Dで満たされる。
【００２０】
図2Fにおいて、チャネルボディのためのP型ドーパントまたはN型ドーパント(それぞれ、n-チャネルまたはp-チャネルトレンチ型MOSFET)が、P型ウェルまたはN型ウェル261A〜261Cを形成するために、エピ層242A〜242Cに注入され、打ち込まれる。P型ウェルまたはN型ウェル261A〜261Cは、トレンチのボディ領域を形成することができる。次に、N型ドーパントが、N型高濃度ドープ(N+)層262A〜262Fを形成するために注入され、打ち込まれる。ホウリンケイ酸ガラス(borophosphorosilicate glass) (BPSG)が、ゲート酸化物層260A〜260Fの上にBPSG層263A〜263Dを形成するために堆積される。その次に、P型ドーパントの注入、それに続く打ち込み(drive-in)ステップ、エッチングステップ、およびアニールステップが、N+層262A〜262Fに隣接するP型高濃度ドープ(P+)層264A〜264Cを形成するために実行される。N+層262A〜262Fは、トレンチ型MOSFETのソース領域を形成することができる。ゲートおよびソースの金属接続を分離するために、金属被覆が実行される。トレンチ型MOSFET全体が、金属層265によって金属被覆され得る。そして、トレンチ型MOSFETを外部環境から隔離するために、パッシベーションが実行される。
【００２１】
有利なことに、トレンチ型MOSFETの作製プロセスは上向きに実行され、したがって、トレンチ型MOSFETの各層の注入プロファイル、形状、および厚さを制御するのがより容易である。結果として、各層の所定のプロファイル、形状、および厚さを実現する繰り返しプロセスが回避される可能性があり、より単純なプロセスが、トレンチ型MOSFETを作製するコストを削減することができる。さらに、各層の質および純度が改善される可能性もある。
【００２２】
図3A〜3Iは、本発明の別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図を示す。
【００２３】
図3Aにおいて、エピタキシャル(エピ)堆積が、ウエハの半導体基板311の上にエピ層を形成するために実行される。底層としての半導体基板311は、トレンチ型MOSFETのドレイン領域を構成することができる。エピ層の厚さの一部が酸化され、例えば、酸化物の厚さが200〜1000Aである可能性がある。結果として、エピ層313の上に酸化物層315が形成される。その後、第1のフォトレジストが、フォトレジスト領域317A〜317Dを形成するために堆積される。フォトレジスト領域317A〜317Dは、トレンチ型MOSFETのトレンチ領域、例えば、トレンチ型MOSFETのトレンチの位置をパターン形成するソフトマスクとして働く。
【００２４】
図3Bにおいて、酸化物の窓、例えば、酸化物層315の一部、およびシリコントレンチ、例えば、エピ層313の一部が、酸化物層324A〜324Dおよびエピ層322を形成するためにエッチングで取り除かれる。続いて、第1のフォトレジストが取り除かれる。
【００２５】
図3Cにおいて、一実施形態では、化学的気相成長(CVD)酸化物が、酸化物層331を形成するために堆積される。別の実施形態において、オルトケイ酸テトラエチル(TEOS)が、酸化物層331を形成するために堆積される。
【００２６】
図3Dにおいて、酸化物層331が、終点モードを用いてエッチングで削られる。したがって、トレンチのリセスエッチングが、酸化物層342A〜342Cを形成するために実行される。その結果、トレンチボトム酸化物(TBO)プロセスが、図3C〜図3Dにおいて実行される。
【００２７】
図3Eにおいて、トレンチ型MOSFETのトレンチ領域にポリシリコン層351A〜351Cを形成するために、ポリフィルムが堆積され、エッチングで削られる。
【００２８】
図3Fにおいて、MELOステップが、トレンチ型MOSFETのエピの厚さの残りを実現するために実行される。結果として、上方向の技術のおかげで、トレンチ型MOSFETための所定のエピの厚さは、トレンチ型MOSFETのBVに耐えるように実現するのがより容易である。エピ層362が、ポリシリコン層351A〜351Cの上に形成される。ポリシリコン層351A〜351Cは、MELOステップにおいて酸素ガスを封じる、酸化物層342A〜342C上のふたの役割をし、そのことは、Siのエピプロセスに取り込まれる酸素原子の数を減らし、エピ層362の質を改善する。
【００２９】
図3Gにおいて、ハードマスクの酸化が、ハードマスク酸化物として約200〜1000Aまで成長させられる酸化物層を形成するために、エピ層362の上で実行される。その後、第2のフォトレジストが、酸化物層をパターン形成するために堆積され、フォトレジスト領域373A〜373Dが、酸化物層の上に形成され、トレンチ型MOSFETのトレンチの位置をパターン形成する。フォトレジスト領域373A〜373Dの端は、酸化物層342A〜342Cの端に位置合わせされる。終点モードを用いたプラズマドライエッチングが、酸化物層の一部およびエピ層362の一部からハードマスク酸化物およびシリコンを取り除いてエピ層375および酸化物層371A〜371Dの積み重ねを構築するために実行される。同時に、ポリシリコン層351A〜351Cが、エッチングで取り除かれる。したがって、トレンチ型MOSFETのためのトレンチが、形成される。有利なことに、ウエハ全体にわたるトレンチの深さの均一性のばらつきは、例えば、1%未満にまで削減され得る。
【００３０】
図3Hにおいて、第2のフォトレジストがウエハの表面からはがされた後、酸化物層342A〜342Cおよび371A〜371Dの上に犠牲酸化物層が熱的に成長させられる。次に、犠牲酸化物層および酸化物層371A〜371Dが、表面欠陥をなくし、表面粗さを滑らかにするためにウェット緩衝酸化物エッチング(BOE)によってはがされる。エピ層375を囲むゲートの酸化が、所定の厚さのゲート酸化物層382A〜382Dを形成するために実行される。次に、ポリフィルムが、ポリシリコン層を形成するために、in-situまたはex-situでのドーピングをともなって堆積される。ポリシリコン層が、終点モードを用いてエッチングで削られる。したがって、わずかなポリのリセスエッチングが、ポリシリコン層384A〜384Cを形成するために実行される。結果として、トレンチが、所定の厚さのポリシリコン層384A〜384Cで満たされる。
【００３１】
図3Iにおいて、チャネルボディのためのP型ドーパントまたはN型ドーパント(それぞれ、n-チャネルまたはp-チャネルトレンチ型MOSFET)が、P型ウェルまたはN型ウェル391を形成するために、エピ層375に注入され、打ち込まれる。P型ウェルまたはN型ウェル391は、トレンチのボディ領域を形成することができる。次に、N型ドーパントが、N+層392A〜392Hを形成するために注入され、打ち込まれる。BPSGが、ゲート酸化物層390A〜390Fの上にBPSG層393A〜393Cを形成するために堆積される。その次に、P型ドーパントの注入、それに続く打ち込みステップ、エッチングステップ、およびアニールステップが、N+層392A〜392Hに隣接するP+層394A〜394Dを形成するために実行される。N+層392A〜392Hは、トレンチ型MOSFETのソース領域を形成することができる。ゲートおよびソースの金属接続を分離するために、金属被覆が実行される。トレンチ型MOSFET全体が、金属層395によって金属被覆され得る。そして、トレンチ型MOSFETを外部環境から隔離するために、パッシベーションが実行される。
【００３２】
有利なことに、トレンチ型MOSFETの上向きの作製プロセスは、各層のパラメータ、例えば、注入プロファイル、形状、および厚さをより制御しやすくする。したがって、追加の作製ステップが避けられ、トレンチ型MOSFETを作製するコストが削減され、各層の質および純度が改善される。
【００３３】
図4A〜4Iは、本発明のさらに別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図を示す。
【００３４】
図4Aにおいて、エピタキシャル(エピ)堆積が、ウエハの半導体基板411の上にエピ層を形成するために実行される。底層としての半導体基板411は、トレンチ型MOSFETのドレイン領域を構成することができる。エピ層の厚さの一部が酸化され、例えば、酸化物の厚さが200〜1000Aである可能性がある。結果として、エピ層413の上に酸化物層415が形成される。その後、第1のフォトレジストが、フォトレジスト領域417A〜417Dを形成するために堆積される。フォトレジスト領域417A〜417Dは、トレンチ型MOSFETのトレンチ領域、例えば、トレンチ型MOSFETのトレンチの位置をパターン形成するソフトマスクとして働く。
【００３５】
図4Bにおいて、酸化物の窓、例えば、酸化物層415の一部、およびシリコントレンチ、例えば、エピ層413の一部が、酸化物層424A〜424Dおよびエピ層422を形成するためにエッチングで取り除かれる。続いて、第1のフォトレジストが取り除かれる。その後、N+ドーピング材料、例えば、ポリシリコンまたはスピンオンリンガラスが、N+層426A〜426Cを形成するために堆積され、エッチングで削られる。その結果、トレンチボトムドーピング(TBD)プロセスが、図4Bにおいて実行される。
【００３６】
図4Cにおいて、一実施形態では、化学的気相成長(CVD)酸化物が、酸化物層431を形成するために堆積される。別の実施形態において、オルトケイ酸テトラエチル(TEOS)が、酸化物層431を形成するために堆積される。
【００３７】
図4Dにおいて、酸化物層431が、終点モードを用いてエッチングで削られる。したがって、トレンチのリセスエッチングが、酸化物層442A〜442Cを形成するために実行される。その結果、トレンチボトム酸化物(TBO)プロセスが、図4C〜図4Dにおいて実行される。
【００３８】
図4Eにおいて、トレンチ型MOSFETのトレンチ領域にポリシリコン層451A〜451Cを形成するために、ポリフィルムが堆積され、エッチングで削られる。
【００３９】
図4Fにおいて、MELOステップが、トレンチ型MOSFETのエピの厚さの残りを実現するために実行される。結果として、上方向の技術のおかげで、トレンチ型MOSFETための所定のエピの厚さは、トレンチ型MOSFETのBVに耐えるように実現するのがより容易である。エピ層462が、ポリシリコン層451A〜451Cの上に形成される。ポリシリコン層451A〜451Cは、MELOステップにおいて酸素ガスを封じる、酸化物層442A〜442C上のふたの役割をする。有利なことに、エピ層462の質が改善される。
【００４０】
図4Gにおいて、ハードマスクの酸化が、ハードマスク酸化物として約200〜1000Aまで成長させられる酸化物層を形成するために、エピ層462の上で実行される。その後、第2のフォトレジストが、酸化物層をパターン形成するために堆積され、フォトレジスト領域473A〜473Dが、酸化物層の上に形成され、トレンチ型MOSFETのトレンチの位置をパターン形成する。フォトレジスト領域473A〜473Dの端は、酸化物層442A〜442Cの端に位置合わせされる。終点モードを用いたプラズマドライエッチングが、酸化物層の一部およびエピ層462の一部からハードマスク酸化物およびシリコンを取り除いてエピ層475および酸化物層471A〜471Dの積み重ねを構築するために実行される。同時に、ポリシリコン層451A〜451Cが、エッチングで取り除かれる。したがって、トレンチ型MOSFETのためのトレンチが、形成される。
【００４１】
図4Hにおいて、第2のフォトレジストがウエハの表面からはがされた後、酸化物層442A〜442Cおよび471A〜471Dの上に犠牲酸化物層が熱的に成長させられる。次に、犠牲酸化物層および酸化物層471A〜471Dが、表面欠陥をなくし、表面粗さを滑らかにするためにウェット緩衝酸化物エッチング(BOE)によってはがされる。エピ層475を囲むゲートの酸化が、所定の厚さのゲート酸化物層482A〜482Dを形成するために実行される。次に、ポリフィルムが、ポリシリコン層を形成するために、in-situまたはex-situでのドーピングをともなって堆積される。ポリシリコン層が、終点モードを用いてエッチングで削られる。したがって、わずかなポリのリセスエッチングが、ポリシリコン層484A〜484Cを形成するために実行される。結果として、トレンチが、所定の厚さのポリシリコン層484A〜484Cで満たされる。
【００４２】
図4Iにおいて、チャネルボディのためのP型ドーパントまたはN型ドーパント(それぞれ、n-チャネルまたはp-チャネルトレンチ型MOSFET)が、P型ウェルまたはN型ウェル491を形成するために、エピ層475に注入され、打ち込まれる。P型ウェルまたはN型ウェル491は、トレンチのボディ領域を形成することができる。次に、N型ドーパントが、N+層492A〜492Hを形成するために注入され、打ち込まれる。BPSGが、ゲート酸化物層490A〜490Fの上にBPSG層493A〜493Cを形成するために堆積される。その次に、P型ドーパントの注入、それに続く打ち込みステップ、エッチングステップ、およびアニールステップが、N+層492A〜492Hに隣接するP+層494A〜494Dを形成するために実行される。N+層492A〜492Hは、トレンチ型MOSFETのソース領域を形成することができる。ゲートおよびソースの金属接続を分離するために、金属被覆が実行される。トレンチ型MOSFET全体が、金属層495によって金属被覆され得る。そして、トレンチ型MOSFETを外部環境から隔離するために、パッシベーションが実行される。
【００４３】
有利なことに、トレンチ型MOSFETの上向きの作製プロセス中、各層のパラメータ、例えば、注入プロファイル、形状、および厚さは、より制御しやすい。終点モードを用いてドライプラズマによってエッチングされたトレンチの深さの均一性は、TBOプロセスがエピステップの間およびトレンチエッチングステップの前に実行されるので改善される。したがって、追加の作製ステップが避けられ、トレンチ型MOSFETを作製するコストが削減され、各層の質および純度が改善される。
【００４４】
図5A〜5Fは、本発明のさらに別の実施形態によるトレンチ型MOSFETの作製の一連の流れの断面図を示す。
【００４５】
図5Aにおいて、エピタキシャル(エピ)堆積が、ウエハの半導体基板511の上にエピ層513を形成するために実行される。底層としての半導体基板511は、トレンチ型MOSFETのドレイン領域を構成することができる。N型高濃度エピ堆積または注入が、エピ層513の上にN+エピ層を形成するために実行される。N+エピ層の厚さの一部が、所定のTBOの厚さ、例えば200〜1000Aのために酸化される。結果として、N+エピ層514の上に酸化物層515が形成される。その後、第1のフォトレジストが、フォトレジスト領域517A〜517Dを形成するために堆積される。フォトレジスト領域517A〜517Dは、トレンチ型MOSFETのトレンチ領域、例えば、トレンチ型MOSFETのトレンチの位置をパターン形成するソフトマスクとして働く。
【００４６】
図5Bにおいて、酸化物の窓、例えば、酸化物層515の一部、およびシリコントレンチ、例えば、N+エピ層514の一部が、酸化物層524A〜524DおよびN+エピ層522A〜522Dを形成するためにエッチングで取り除かれる。次に、第1のフォトレジストが、はがされる。その結果、TBDプロセスおよびTBOプロセスが、図5A〜図5Bにおいて実行される。
【００４７】
図5Cにおいて、MELOステップが、トレンチ型MOSFETのエピの厚さの残りを実現するために実行される。結果として、上方向の技術のおかげで、トレンチ型MOSFETための所定のエピの厚さは、トレンチ型MOSFETのBVに耐えるように実現するのがより容易である。エピ層531および533が、N+エピ層522A〜522Dおよび酸化物層524A〜524Dを囲むように形成される。
【００４８】
図5Dにおいて、ハードマスクの酸化が、ハードマスク酸化物として約200〜1000Aまで成長させられる酸化物層を形成するために、エピ層533の上で実行される。その後、第2のフォトレジストが、酸化物層をパターン形成するために堆積され、フォトレジスト領域546A〜546Cが、酸化物層の上に形成され、トレンチ型MOSFETのトレンチの位置をパターン形成する。フォトレジスト領域546A〜546Cの端は、酸化物層524A〜524Dの端に位置合わせされる。終点モードを用いたプラズマドライエッチングが、酸化物層の一部およびエピ層533の一部からハードマスク酸化物およびシリコンを取り除いてエピ層542A〜542Cおよび酸化物層544A〜544Cの積み重ねを構築するために実行される。したがって、トレンチ型MOSFETのためのトレンチが、形成される。
【００４９】
図5Eにおいて、第2のフォトレジストがウエハの表面から取り除かれた後、酸化物層524A〜524Dおよび544A〜544Cの上に犠牲酸化物層が熱的に成長させられる。次に、犠牲酸化物層および酸化物層544A〜544Cが、表面欠陥をなくし、表面粗さを滑らかにするためにウェット緩衝酸化物エッチング(BOE)によってはがされる。エピ層542A〜542Cを囲むゲートの酸化が、所定の厚さのゲート酸化物層551A〜551Cを形成するために実行される。次に、ポリフィルムが、ポリシリコン層を形成するために、in-situまたはex-situでのドーピングをともなって堆積される。ポリシリコン層が、終点モードを用いてエッチングで削られる。したがって、わずかなポリのリセスエッチングが、ポリシリコン層553A〜553Dを形成するために実行される。結果として、トレンチが、所定の厚さのポリシリコン層553A〜553Dで満たされる。
【００５０】
図5Fにおいて、チャネルボディのためのP型ドーパントまたはN型ドーパント(それぞれ、n-チャネルまたはp-チャネルトレンチ型MOSFET)が、P型ウェルまたはN型ウェル561A〜561Cを形成するために、エピ層542A〜542Cに注入され、打ち込まれる。P型ウェルまたはN型ウェル561A〜561Cは、トレンチのボディ領域を形成することができる。次に、N型高濃度ドーパントが、N+層562A〜562Fを形成するために注入され、打ち込まれる。BPSGが、ゲート酸化物層560A〜560Fの上にBPSG層563A〜563Dを形成するために堆積される。その次に、P型ドーパントの注入、それに続く打ち込みステップ、エッチングステップ、およびアニールステップが、N+層562A〜562Fに隣接するP+層564A〜564Cを形成するために実行される。N+層562A〜562Fは、トレンチ型MOSFETのソース領域を形成することができる。ゲートおよびソースの金属接続を分離するために、金属被覆が実行される。トレンチ型MOSFET全体が、金属層565によって金属被覆され得る。そして、トレンチ型MOSFETを外部環境から隔離するために、パッシベーションが実行される。
【００５１】
有利なことに、トレンチ型MOSFETの上向きの作製プロセスは、各層のパラメータをより制御しやすくする。終点モードを用いてドライプラズマによってエッチングされたトレンチの深さの均一性は、TBOプロセスがエピステップの間およびトレンチエッチングステップの前に実行されるので改善される。結果として、追加の作製ステップが避けられ、トレンチ型MOSFETを作製するコストが削減され、各層の質および純度が改善される。
【００５２】
図6は、本発明の一実施形態による電力変換システム600の図を示す。一実施形態において、電力変換システム600は、入力電圧を出力電圧に変換することができる。例えば、電力変換システム600は、DC-DCコンバータ、AC-DCコンバータ、またはDC-ACコンバータである可能性がある。電力変換システム600は、1つまたは複数のスイッチ610を含むことができる。
【００５３】
一実施形態において、スイッチ610は、図2A〜2F、図3A〜3I、図4A〜4I、または図5A〜5Fに示された作製プロセスで作製されたトレンチ型MOSFETであってよいが、これらに限定されない。スイッチ610は、電力変換システム600においてハイサイドパワースイッチまたはローサイドパワースイッチとして使用され得る。トレンチ型MOSFETの改善された均一性およびSiエピの純度ならびに削減された作製プロセスのおかげで、スイッチ610は、比較的高い質および安いコストを有する。上述のプロセスによって作製されたスイッチは、バッテリー電力の管理、DC-DC変換などのためにノートパッドおよびスマートフォンなどの製品用に高い需要がある。
【００５４】
まとめると、トレンチボトムドーピング(TBD)プロセスおよび/またはトレンチボトム酸化物(TBO)プロセスが、基板211、311、411、または511およびエピ層213、313、413、または513の形成後に実行される。基板211、311、411、または511は、トレンチ型MOSFETのドレイン領域を構成する。第1のフォトレジストが堆積され、フォトレジスト領域217A〜217D、317A〜317D、417A〜417D、または517A〜517Dが、トレンチ型MOSFETのトレンチ領域をパターン形成するソフトマスクとして働くように形成される。一実施形態において、N+ドーパントが、TBD層、例えばN+層426A〜426Cを形成するためにトレンチ内に堆積される。化学的気相成長(CVD)酸化物またはオルトケイ酸テトラエチル(TEOS)が、N+層426A〜426Cの上に酸化物層442A〜442Cを形成するために堆積され、エッチングで削られる。別の実施形態において、N+ドーパントが、N+エピ層を形成するために注入され、N+エピ層の厚さの一部が、N+層514の上に酸化物層515を形成するために酸化される。N+エピ層514および酸化物層515が、TBD層、例えば、N+エピ層522A〜522Dおよび酸化物層524A〜524Dを形成するためにエッチングされる。さらに別の実施形態において、エピ層の厚さの一部が、エピ層213の上に酸化物層215を形成するために酸化され、酸化物層215が、酸化物層222A〜222Dを形成するためにエッチングされる。さらに別の実施形態において、エピ層の厚さの一部が、エピ層313の上に酸化物層315を形成するために酸化され、酸化物層315のエッチングが行われる。CVD酸化物またはTEOSが、酸化物層342A〜342Cを形成するために堆積され、エッチングで削られる。有利なことに、TBOの厚さは、従来のLOCOS技術によって作製されるTBOの厚さと比較して、応力なく増加され得る。例えば、TBO層、例えば、酸化物層222A〜222D、342A〜342C、442A〜442C、または524A〜524Dが、5000Aを超えるまで成長することができる一方、従来のLOCOSの応用においては、TBOの厚さは3000A未満である。
【００５５】
TBDプロセスおよび/またはTBOプロセスが行われた後、合併型エピタキシャル横方向過成長(MELO)ステップが、トレンチ型MOSFETのエピの厚さの残りを成長させるために実行される。有利なことに、トレンチ型MOSFETの破壊電圧(BV)に耐えるようにトレンチ型MOSFETの所定のエピの厚さを実現することがより容易である。一実施形態において、図3Eまたは図4Eのポリによる封止ステップが、エピの質を改善するために、図3Fまたは図4FのMELOステップの前に行われる。
【００５６】
その後、ハードマスクの酸化が行われ、第2のフォトレジストが、トレンチ型MOSFETのトレンチに関する位置をパターン形成する。トレンチのエッチングが、終点モードを用いたプラズマドライエッチングによって行われる。より具体的には、プラズマドライエッチングの終点が、TBO層、例えば、酸化物層222A〜222D、342A〜342C、442A〜442C、または524A〜524Dの位置にしたがって事前設定される。実行中、プラズマドライエッチングは、エッチングの位置がTBO層の位置に到達するとき、停止される。有利なことに、トレンチの深さの均一性が、終点モードを使用することによって改善される。したがって、トレンチの位置のシリコンがエッチングで取り除かれ、トレンチ型MOSFETのトレンチが形成される。
【００５７】
第2のフォトレジストがはがされた後、表面欠陥をなくし、表面粗さを滑らかにするために、犠牲酸化が熱的に成長させられ、犠牲エッチングが行われる。その結果、TBOプロセスによって作製された酸化物層が、より高い純度およびより高い質を持つ。その後、ゲートの酸化が行われる。トレンチの下部のゲート酸化物の厚さは、3000Aを超え、トレンチの上部のゲート酸化物の厚さは、約200Aと1000Aの間である。次に、ポリフィルムが、堆積され、わずかなポリの窪みを実現するためにエッチングで削られる。
【００５８】
続いて、チャネルボディのためのP型ウェルまたはN型ウェル(それぞれ、n-チャネルまたはp-チャネルトレンチ型MOSFET)が、形成され、トレンチのボディ領域を構成する。次に、N+層が、形成され、トレンチ型MOSFETのソース領域を構成する。ホウリンケイ酸ガラス(BPSG)層が、ゲート酸化物層の上に形成される。続いて、P+層が、N+層に隣接して形成される。ゲートおよびソースの金属接続を分離するために金属被覆が実行され、トレンチ型MOSFETを外部環境から隔離するためにパッシベーションが実行される。
【００５９】
上述の説明および図面は本発明の実施形態を表すが、さまざまな追加、修正、および置き換えが、添付の特許請求の範囲で定義された本発明の原理の精神および範囲を逸脱することなしに、それらの実施形態で行われ得ることが理解されるであろう。当業者は、本発明が、本発明の原理から逸脱することなしに特定の環境および運用上の要件に特に適合される、本発明の実施の際に使用される形態、構造、配置、大きさ、材料、成分、および構成要素などの多くの修正とともに使用され得ることを理解するであろう。したがって、ここに開示された実施形態は、あらゆる面で例示的であって、限定的ではないとみなされるべきであり、本発明の範囲は、添付の特許請求の範囲およびそれらの法的な均等物によって示され、上述の説明に限定されない。
【符号の説明】
【００６０】
211  半導体基板
213  エピ層
215  酸化物層
217A  フォトレジスト領域
217B  フォトレジスト領域
217C  フォトレジスト領域
217D  フォトレジスト領域
222A  酸化物層
222B  酸化物層
222C  酸化物層
222D  酸化物層
231  エピ層
242A  エピ層
242B  エピ層
242C  エピ層
244A  酸化物層
244B  酸化物層
244C  酸化物層
246A  フォトレジスト領域
246B  フォトレジスト領域
246C  フォトレジスト領域
251A  ゲート酸化物層
251B  ゲート酸化物層
251C  ゲート酸化物層
253A  ポリシリコン層
253B  ポリシリコン層
253C  ポリシリコン層
253D  ポリシリコン層
260A  ゲート酸化物層
260B  ゲート酸化物層
260C  ゲート酸化物層
260D  ゲート酸化物層
260E  ゲート酸化物層
260F  ゲート酸化物層
261A  P型ウェルまたはN型ウェル
261B  P型ウェルまたはN型ウェル
261C  P型ウェルまたはN型ウェル
262A  N型高濃度ドープ(N+)層
262B  N型高濃度ドープ(N+)層
262C  N型高濃度ドープ(N+)層
262D  N型高濃度ドープ(N+)層
262E  N型高濃度ドープ(N+)層
262F  N型高濃度ドープ(N+)層
263A  BPSG層
263B  BPSG層
263C  BPSG層
263D  BPSG層
264A  P型高濃度ドープ(P+)層
264B  P型高濃度ドープ(P+)層
264C  P型高濃度ドープ(P+)層
265  金属層
311  半導体基板
313  エピ層
315  酸化物層
317A  フォトレジスト領域
317B  フォトレジスト領域
317C  フォトレジスト領域
317D  フォトレジスト領域
322  エピ層
324A  酸化物層
324B  酸化物層
324C  酸化物層
324D  酸化物層
331  酸化物層
342A  酸化物層
342B  酸化物層
342C  酸化物層
351A  ポリシリコン層
351B  ポリシリコン層
351C  ポリシリコン層
362  エピ層
371A  酸化物層
371B  酸化物層
371C  酸化物層
371D  酸化物層
373A  フォトレジスト領域
373B  フォトレジスト領域
373C  フォトレジスト領域
373D  フォトレジスト領域
375  エピ層
382A  ゲート酸化物層
382B  ゲート酸化物層
382C  ゲート酸化物層
382D  ゲート酸化物層
384A  ポリシリコン層
384B  ポリシリコン層
384C  ポリシリコン層
390A  ゲート酸化物層
390B  ゲート酸化物層
390C  ゲート酸化物層
390D  ゲート酸化物層
390E  ゲート酸化物層
390F  ゲート酸化物層
391  P型ウェルまたはN型ウェル
392A  N+層
392B  N+層
392C  N+層
392D  N+層
392E  N+層
392F  N+層
392G  N+層
392H  N+層
393A  BPSG層
393B  BPSG層
393C  BPSG層
394A  P+層
394B  P+層
394C  P+層
394D  P+層
395  金属層
411  半導体基板
413  エピ層
415  酸化物層
417A  フォトレジスト領域
417B  フォトレジスト領域
417C  フォトレジスト領域
417D  フォトレジスト領域
422  エピ層
424A  酸化物層
424B  酸化物層
424C  酸化物層
424D  酸化物層
426A  N+層
426B  N+層
426C  N+層
431  酸化物層
442A  酸化物層
442B  酸化物層
442C  酸化物層
451A  ポリシリコン層
451B  ポリシリコン層
451C  ポリシリコン層
462  エピ層
471A  酸化物層
471B  酸化物層
471C  酸化物層
471D  酸化物層
473A  フォトレジスト領域
473B  フォトレジスト領域
473C  フォトレジスト領域
473D  フォトレジスト領域
475  エピ層
482A  ゲート酸化物層
482B  ゲート酸化物層
482C  ゲート酸化物層
482D  ゲート酸化物層
484A  ポリシリコン層
484B  ポリシリコン層
484C  ポリシリコン層
490A  ゲート酸化物層
490B  ゲート酸化物層
490C  ゲート酸化物層
490D  ゲート酸化物層
490E  ゲート酸化物層
490F  ゲート酸化物層
491  P型ウェルまたはN型ウェル
492A  N+層
492B  N+層
492C  N+層
492D  N+層
492E  N+層
492F  N+層
492G  N+層
492H  N+層
493A  BPSG層
493B  BPSG層
493C  BPSG層
494A  P+層
494B  P+層
494C  P+層
494D  P+層
495  金属層
511  半導体基板
513  エピ層
514  N+エピ層
515  酸化物層
517A  フォトレジスト領域
517B  フォトレジスト領域
517C  フォトレジスト領域
517D  フォトレジスト領域
522A  N+エピ層
522B  N+エピ層
522C  N+エピ層
522D  N+エピ層
524A  酸化物層
524B  酸化物層
524C  酸化物層
524D  酸化物層
531  エピ層
533  エピ層
542A  エピ層
542B  エピ層
542C  エピ層
544A  酸化物層
544B  酸化物層
544C  酸化物層
546A  フォトレジスト領域
546B  フォトレジスト領域
546C  フォトレジスト領域
551A  ゲート酸化物層
551B  ゲート酸化物層
551C  ゲート酸化物層
553A  ポリシリコン層
553B  ポリシリコン層
553C  ポリシリコン層
553D  ポリシリコン層
560A  ゲート酸化物層
560B  ゲート酸化物層
560C  ゲート酸化物層
560D  ゲート酸化物層
560E  ゲート酸化物層
560F  ゲート酸化物層
561A  P型ウェルまたはN型ウェル
561B  P型ウェルまたはN型ウェル
561C  P型ウェルまたはN型ウェル
562A  N+層
562B  N+層
562C  N+層
562D  N+層
562E  N+層
562F  N+層
563A  BPSG層
563B  BPSG層
563C  BPSG層
563D  BPSG層
564A  P+層
564B  P+層
564C  P+層
565  金属層
600  電力変換システム
610  スイッチ
【図１Ａ】
2012033937.tif 000003
【図１Ｂ】
2012033937.tif 000004
【図１Ｃ】
2012033937.tif 000005
【図２Ａ】
2012033937.tif 000006
【図２Ｂ】
2012033937.tif 000007
【図２Ｃ】
2012033937.tif 000008
【図２Ｄ】
2012033937.tif 000009
【図２Ｅ】
2012033937.tif 000010
【図２Ｆ】
2012033937.tif 000011
【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６】
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【外国語明細書】
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