(57)【要約】【課題】小さな回路規模の回路で電源電圧変動による誤差を低減する。【解決手段】Ｄ級増幅器（１０）は、ブリッジ回路（２４）と、電源電圧検知部（３０）と、ＰＷＭ利得制御部（２２）とを具備する。ブリッジ回路（２４）は、誘導性負荷（４０）を駆動する。電源電圧検知部（３０）は、ブリッジ回路（２４）に供給する電源電圧の電圧変動を示す量子化電源電圧信号を出力する。ＰＷＭ利得制御部（２２）は、量子化電源電圧信号に基づいて利得を制御し、入力信号を増幅して前記ブリッジ回路に出力する。電源電圧検知部（３０）は、ブリッジ回路に供給する電源電圧と量子化電源電圧信号との差分を積分して量子化信号を出力する誤差積分部（３９）と、量子化信号の高周波成分を除去して量子化電源電圧信号を出力するデジタルフィルタ（３８）とを備える。ＰＷＭ利得制御部（２２）は、電源電圧の変動を相殺するように入力信号を増幅する利得を制御する。【選択図】図８
2012015650.tif 000002
【特許請求の範囲】
【請求項１】
誘導性負荷を駆動するブリッジ回路と、
前記ブリッジ回路に供給する電源電圧の電圧変動を示す量子化電源電圧信号を出力する電源電圧検知部と、
前記量子化電源電圧信号に基づいて利得を制御し、入力信号を増幅して前記ブリッジ回路に出力するＰＷＭ利得制御部と
を具備し、
前記電源電圧検知部は、
前記ブリッジ回路に供給する電源電圧と量子化電源電圧信号との差分を積分して量子化信号を出力する誤差積分部と、
前記量子化信号の高周波成分を除去して前記量子化電源電圧信号を出力するデジタルフィルタと
を備え、
前記ＰＷＭ利得制御部は前記電源電圧の変動を相殺するように前記入力信号を増幅する利得を制御する
Ｄ級増幅器。
【請求項２】
前記誤差積分部は、
前記電源電圧と前記量子化電源電圧信号との差分を示す差分信号を生成する差分器と、
前記差分信号を積分して積分信号を生成する積分器と、
前記積分信号を所定のビット数に量子化して前記量子化信号を生成する量子化器と
を備える
請求項１に記載のＤ級増幅器。
【請求項３】
前記差分器と前記積分器とは、スイッチトキャパシタ積分回路を備える
請求項２に記載のＤ級増幅器。
【請求項４】
前記電源電圧検知部は、入力される前記電源電圧に含まれる周波数成分を制限するアンチエイリアシングフィルタをさらに備える
請求項１から請求項３のいずれかに記載のＤ級増幅器。
【請求項５】
前記ＰＷＭ利得制御部は、
前記量子化電源電圧信号に基づいて制御される利得により前記入力信号を増幅して増幅信号を出力する利得制御回路と、
振幅をパルス幅に変換する基準となる三角波信号を生成する三角波発生器と、
前記増幅信号と前記三角波信号とを比較してＰＷＭ信号を出力する比較器と
を備える
請求項１から請求項４のいずれかに記載のＤ級増幅器。
【請求項６】
前記量子化電源電圧信号をＰＷＲｓｅｎｓｅ、電源の基準電圧をＰＷＲｒｅｆとすると、前記利得制御回路は、前記入力信号をＰＷＲｒｅｆ／ＰＷＲｓｅｎｓｅ倍に増幅する
請求項５に記載のＤ級増幅器。
【請求項７】
前記ＰＷＭ利得制御部は、
所定振幅の三角波信号を出力する三角波発生器と、
前記量子化電源電圧信号に基づいて前記所定振幅を設定する演算器と、
前記入力信号と前記三角波信号とを比較してＰＷＭ信号を出力する比較器と
を備える
請求項１から請求項４のいずれかに記載のＤ級増幅器。
【請求項８】
前記量子化電源電圧信号をＰＷＲｓｅｎｓｅ、電源の基準電圧をＰＷＲｒｅｆ、前記三角波信号の基準振幅をＴＲＩｒｅｆとすると、前記演算器は、前記所定振幅を前記基準振幅のＰＷＲｒｅｆ／ＰＷＲｓｅｎｓｅ倍に設定する
請求項７に記載のＤ級増幅器。
【請求項９】
前記入力信号は、アナログ信号である
請求項５から請求項８のいずれかに記載のＤ級増幅器。
【請求項１０】
前記ブリッジ回路は、電源電圧が共通に供給される第１ブリッジ回路と、第２ブリッジ回路とを備え、
前記比較器は、
第１の入力信号と前記三角波信号とを比較して第１のＰＷＭ信号を前記第１ブリッジ回路に出力する第１の比較器と、
第２の入力信号と前記三角波信号とを比較して第２のＰＷＭ信号を前記第２ブリッジ回路に出力する第２の比較器と
を含む
請求項５から請求項９のいずれかに記載のＤ級増幅器。
【請求項１１】
前記ＰＷＭ利得制御部は、
デジタル値で示される前記入力信号と、前記変動信号とに基づいて、前記ＰＷＭ信号の振幅とデューティ比とを演算する演算部と、
前記演算の結果に基づいて前記ＰＷＭ信号を生成するＰＷＭ回路と
を備える
請求項１から請求項４のいずれかに記載のＤ級増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路におけるＤ級増幅器に関し、特にコイル等の負荷を駆動するパルス幅変調（ＰＷＭ：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）によるＤ級増幅器に関する。
【背景技術】
【０００２】
Ｄ級増幅器は、入力信号をパルス幅変調して電力増幅を行う増幅器であり、オーディオアンプやモータ制御用のドライバ等、線形増幅器に対して消費電力を低減する用途に幅広く使用される。
【０００３】
以下に図面を参照して本発明の発明者が見出した課題を説明する。一般的に、Ｄ級増幅器は、図１に示されるように、三角波発生器５４、比較器５６、ブリッジ回路２４を備える。比較器５６は、入力電圧を三角波発生器５４から出力される三角波信号と比較して、［入力電圧］／［三角波の振幅］のデューティを持つパルス波形を出力する。これを低出力インピーダンスのスイッチ素子を持つブリッジ回路２４に入力して電源電圧をスイッチングすることにより、Ｄ級増幅器は入力信号の電力増幅を行う。Ｄ級増幅器の出力電圧は、パルス状であるが、負荷が誘導性のものであれば電流が平滑化される。Ｄ級増幅器では、負荷を駆動する部分が低インピーダンスのスイッチング動作になるため、線形動作の増幅器に比べて自己消費電力を小さくすることができる。しかし、このような構成の場合、ブリッジ回路の電源が変動すると、図２に示されるように、出力パルス電圧の振幅が変動することになり、コイル負荷に流れる電流が変動する。
【０００４】
そこで、図３に示されるように、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）を介して出力パルス電圧を帰還する手法が用いられることがある。ここでは、ＬＰＦは、抵抗Ｒと容量Ｃと増幅器５８とを備える。この場合、パルス状の出力電圧を平滑化する為のＬＰＦを通し、電源電圧の情報を含む電圧をフィードバックすることにより、Ｄ級増幅器の電源変動による誤差を低減することができる。
【０００５】
しかし、出力電圧を帰還する方法では、パルス信号を平滑化するには次数の大きなフィルタ回路が必要となり、集積回路化には向かない。例えば、ＰＷＭ周波数５００ｋＨｚ、三角波信号１Ｖｐ−ｐ、Ｄ級増幅器の電源電圧５Ｖ、Ｄ級増幅器の信号帯域２０ｋＨｚとした場合、出力パルスフィルタ後の電圧は、図４に示されるように、１Ｖｐ−ｐの三角波振幅と比べて十分小さい振幅にしないと誤差が大きくなる。仮に１Ｖｐ−ｐの１％まで減衰させるとすると、５００ｋＨｚのポイントで１／５／１００＝５４ｄＢ以上の減衰が必要になる。一方、２０ｋＨｚより低い帯域は信号帯域であるため、出来る限り減衰させないようにする必要がある。したがって、図５に示されるように、出力パルスのフィルタは、３次以上のＬＰＦ構成にする必要がある。これは集積化する上で回路面積の増大を招く。
【０００６】
また、特開２００４−０８８４３１号公報に示されるようにＤ級増幅器の電源電圧を帰還することによってもＤ級増幅器の電源変動による誤差を低減することができる。このＤ級増幅器の電源電圧をＡＤ変換器で測定して帰還する方式では、ＡＤ変換手段として、３００ｋサンプル／秒〜１．４Ｍサンプル／秒かつ１０ビット（誤差０．１％の場合）の性能が要求され、要求仕様が高い。これは比較的小さな面積の逐次比較型ＡＤ変換器であっても回路規模が大きなものとなる。ＡＤ変換手段に対する要求を下げる方法として、上記文献では、図６に示されるように、ＨＰＦ（Ｈｉｇｈ  Ｐａｓｓ  Ｆｉｌｔｅｒ）７０＋高速ＡＤ変換器７１と、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）７２＋低速ＡＤ変換器７３とを並列に組み合わせて加算器７４によって換算する構成が提案されている。しかし、フィルタ２つとＡＤ変換器２つ必要であり、回路規模はなお大きい。また、上記文献には明記されていないが、通常のＡＤ変換器の場合、ＡＤ変換器の前段にアンチエイリアシングフィルタが必要である。もし、アンチエイリアシングフィルタが無い場合にサンプリング周波数（ｆｓ）の１／２より高い周波数のノイズが電源に乗っていると、図７に示されるように、エイリアスが発生し低周波信号のノイズになってしまう。図７（ａ）には、ｆｓ／２〜ｆｓ帯域内に一様分布する入力信号を示し、図７（ｂ）には、その入力信号をサンプリング周波数ｆｓでサンプリングしたデータのスペクトラムを示す。このようになると、そのノイズ成分と信号成分の区別がつかなくなり、その後にいくらフィルタを設けても除去できなくなる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−０８８４３１号公報
【特許文献２】特開２００９−０２７５４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、小さな回路規模の回路で電源電圧変動による誤差を低減することができるＤ級増幅器を提供する。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明の観点では、Ｄ級増幅器（１０）は、ブリッジ回路（２４）と、電源電圧検知部（３０）と、ＰＷＭ利得制御部（２２）とを具備する。ブリッジ回路（２４）は、誘導性負荷（４０）を駆動する。電源電圧検知部（３０）は、ブリッジ回路（２４）に供給する電源電圧の電圧変動を示す量子化電源電圧信号を出力する。ＰＷＭ利得制御部（２２）は、量子化電源電圧信号に基づいて利得を制御し、入力信号を増幅して前記ブリッジ回路に出力する。電源電圧検知部（３０）は、ブリッジ回路に供給する電源電圧と量子化電源電圧信号との差分を積分して量子化信号を出力する誤差積分部（３９）と、量子化信号の高周波成分を除去して量子化電源電圧信号を出力するデジタルフィルタ（３８）とを備える。ＰＷＭ利得制御部（２２）は、電源電圧の変動を相殺するように入力信号を増幅する利得を制御する。
【発明の効果】
【００１１】
本発明によれば、小さな回路規模の回路で電源電圧変動による誤差を低減するＤ級増幅器を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】一般的なＤ級増幅器の構成を示すブロック図である。
【図２】電源電圧の変動が負荷に与える影響を示す図である。
【図３】帰還制御のあるＤ級増幅器の構成例を示すブロック図である。
【図４】出力パルスと平滑化した後の信号と三角波信号とを示す図である。
【図５】２次ＲＣフィルタの周波数特性を示す図である。
【図６】ＡＤ変換手段の構成例を示す図である。
【図７】エイリアス発生の様子を示す図である。
【図８】本発明の第１の実施の形態に係るＤ級増幅器の構成を示す図である。
【図９】本発明によって電源変動による誤差が低減される効果を示す図である。
【図１０】本発明の第２の実施の形態に係るＤ級増幅器の構成を示す図である。
【図１１】本発明の第２の実施の形態に係るＤ級増幅器の誤差積分部のブロック線図である。
【図１２】本発明の第２の実施の形態に係るＤ級増幅器の誤差積分部のブロック図である。
【図１３】誤差積分部の入力信号のスペクトラムと出力信号のスペクトラムを示す図である。
【図１４】デジタルフィルタの出力信号のスペクトラムを示す図である。
【図１５Ａ】利得制御回路の構成例を示す図である。
【図１５Ｂ】利得制御回路の構成例を示す図である。
【図１５Ｃ】利得制御回路の構成例を示す図である。
【図１６】２次ＬＰＦ特性をもつ信号のスペクトラムとｆｓ＝５１２ｋＨｚでサンプリングしたときのスペクトラムを示す図である。
【図１７】１次ＬＰＦ特性をもつ信号のスペクトラムとｆｓ＝８．２ＭＨｚでサンプリングしたときのスペクトラムを示す図である。
【図１８】本発明の第２の実施の形態に係るＤ級増幅器の第１変形例の構成を示す図である。
【図１９】２次ＬＰＦ特性をもつ信号のスペクトラムとｆｓ＝８．２ＭＨｚでサンプリングしたときのスペクトラムとデジタルフィルタ出力信号のスペクトラムを示す図である。
【図２０】本発明の第２の実施の形態に係るＤ級増幅器の第２変形例の構成を示す図である。
【図２１】第２変形例の構成におけるブロック線図である。
【図２２】本発明の第３の実施の形態に係るＤ級増幅器の構成を示す図である。
【図２３】本発明の第４の実施の形態に係るＤ級増幅器の構成を示す図である。
【発明を実施するための形態】
【００１３】
図面を参照して本発明を実施するための形態を説明する。
【００１４】
（第１の実施の形態）
図８は、本発明の第１の実施の形態に係るＤ級増幅器１０の構成を示すブロック図である。Ｄ級増幅器１０は、電源電圧検知部３０と、増幅部２０とを具備する。電源電圧検知部３０は、増幅部２０に供給する電源電圧の変動を抽出する。増幅部２０は、電源電圧検知部３０によって抽出された電圧変動に基づいて入力信号を増幅し、誘導性負荷４０を駆動する。
【００１５】
電源電圧検知部３０は、差分器３２、積分器３４、量子化器３６を含む誤差積分部３９と、デジタルフィルタ３８とを備える。増幅部２０は、ＰＷＭ利得制御部２２とブリッジ回路２４とを備える。電源電圧検知部３０は、ブリッジ回路２４に供給される電源電圧を入力する。差分器３２は、入力された電源電圧と量子化器３５の出力との差分（誤差）を積分器３４に出力する。積分器３４は、その差分を積分して量子化器３６に出力する。量子化器３６は、積分された結果を量子化して差分器３２およびデジタルフィルタ３８に出力する。デジタルフィルタ３８は、量子化された信号から高周波のノイズ成分を除去して量子化電源電圧ＰＷＲＳＥＮＳＥをＰＷＭ利得制御回路２２に出力する。ＰＷＭ利得制御部２２は、量子化電源電圧ＰＷＲＳＥＮＳＥに基づいて利得を制御し、入力された信号を増幅したＰＷＭ信号をブリッジ回路２４に出力する。ブリッジ回路２４は、ハーフブリッジ回路またはＨブリッジ回路を含み、入力されるＰＷＭ信号を電力増幅して出力する。
【００１６】
このように、Ｄ級増幅器の電源電圧をフィードバックすることによって、図９に示されるように、電源電圧変動による出力誤差を低減することができる。Ｄ級増幅器１０の電源電圧と、量子化後の信号との差分を差分器３２によって求め、その差分を積分器３４によって積分することにより、低ビット量子化によって必要な信号帯域における信号対雑音比を高めること（高ＳＮＲ化）を可能にした。量子化が低ビットで済むことから、高速動作、すなわち高いサンプリング周波数での動作が容易になる。これにより、アンチエイリアシングフィルタの構成を簡素化することができ、少ない回路面積で実現することができる。高いサンプリング周波数ｆｓの１／２の周波数（ｆｓ／２）より高い周波数成分が十分除去される（高い周波数成分が減衰している）安定した電源を用いると、アンチエイリアシングフィルタを省略することも可能である。
【００１７】
低ビットの量子化後の信号は、大きい高周波ノイズ成分を含むが、デジタルフィルタによって除去できるため、Ｄ級増幅器の出力電圧からアナログフィルタを用いてフィードバックするよりも、面積増加の影響は十分小さい。近年は微細プロセスを用いることができるため、影響はより小さい。
【００１８】
また、ＰＷＭ利得制御回路を設けることにより、Ｄ級増幅器の入力信号がアナログ信号であってもデジタル信号であっても電源電圧変動による出力誤差を低減することができる。さらに、差分器、積分器、量子化器を含む簡素な構成の誤差積分部は、上述の技術に用いられる高性能のＡＤ変換器に比べて小さな回路規模で実現することができる。
【００１９】
（第２の実施の形態）
図１０は、本発明の第２の実施の形態に係るＤ級増幅器の構成を示すブロック図である。Ｄ級増幅器１０は、アンチエイリアシングフィルタ３１、誤差積分部３９、デジタルフィルタ３８、利得制御回路５２、三角波発生器５４、比較器５６、ブリッジ回路２４を具備する。誤差積分部３９は、差分器３２、積分器３４、量子化器３６、遅延器３７を備える。アンチエイリアシングフィルタ３１と誤差積分部３９とデジタルフィルタ３８とは、第１の実施の形態における電源電圧検知部３０に対応する。利得制御回路５２、三角波発生器５４、比較器５６は、第１の実施の形態におけるＰＷＭ利得制御回路２２に対応する。ブリッジ回路２４は、ハーフブリッジ回路またはＨブリッジ回路である。
【００２０】
アンチエイリアシングフィルタ３１は、ブリッジ回路２４に供給される電源電圧を入力し、電源電圧に重畳している高周波ノイズを除去して誤差積分部３９に出力する。誤差積分部３９は、電源電圧を低ビットに量子化した検知電圧をデジタルフィルタ３８に出力する。デジタルフィルタ３８は、誤差積分部３９の出力信号（検知電圧）から量子化誤差を除去して利得制御回路５２に供給する。利得制御回路５２は、誤差積分部３９によって生成された信号に基づいて、入力信号ＩＮを増幅して比較器５６に与える。比較器５６は、三角波発生器５４から出力される三角波信号と、入力信号ＩＮが利得制御された増幅器によって増幅された信号とを比較し、ＰＷＭ信号を生成する。生成されたＰＷＭ信号は、ブリッジ回路２４によって電力増幅されて誘導性負荷４０に供給される。
【００２１】
この誤差積分部３９は、ブロック線図で表すと図１１のようになり、差分器ブロック１３２、積分器遅延器ブロック１３４、量子化器ブロック１３６を備える。図１０に示されるブロック図の積分器３４、遅延器３７は、まとめて積分器遅延器ブロック１３４とする。遅延器の位置はこの位置でも等価である。ブロック線図を式に表すと次のようになる。
【数１】
2012015650.tif 000003
整理すると、
ＯＵＴ（ｚ）＝ＩＮ（ｚ）・ｚ−１＋（１−ｚ−１）・ＱＮ（ｚ）
となる。ここで、量子化ノイズＱＮの伝達関数は、（１−ｚ−１）である。この伝達関数は微分特性であるため、低周波の量子化ノイズを高域に押しやる事が出来る。なお、差分器・積分器・遅延器をまとめてスイッチトキャパシタ積分回路構成にした場合のブロック図を図１２に示す。スイッチトキャパシタ積分回路構成の誤差積分部は、スイッチ１４１〜１４４、１５１〜１５４、キャパシタＣ１１、Ｃ１２、Ｃ２１、Ｃ２２、電圧切り替え回路１４８、１５８、差動増幅器１３８、コンパレータ１３９を備える。電圧切り替え回路１４８、１５８は、出力電圧に応じて正側基準電圧ＶＲＥＦＰ、負側基準電圧ＶＲＥＦＭを切り替えてスイッチ１４２、１５２に供給する。スイッチ１４３は、キャパシタＣ１１とスイッチ１４４との接続ノードと、共通電圧ＶＣＭとの間に接続され、スイッチ１５３は、キャパシタＣ１２とスイッチ１５４との接続ノードと、共通電圧ＶＣＭとの間に接続される。こうするとそれぞれを個別に構成するより面積効率が良い。
【００２２】
また、スイッチトキャパシタ積分回路とコンパレータだけの簡素な回路構成であるので、サンプリング周波数ｆｓを高く設定することが容易である。オーバーサンプリングすなわち必要な信号帯域より十分高いサンプリング周波数ｆｓに設定することにより、より一層低周波の量子化ノイズを低減することが出来る。ここで、必要な帯域が４０ｋＨｚ以下、サンプリング周波数ｆｓ＝８．２ＭＨｚとする。一次のアンチエイリアシングフィルタ（−２０ｄＢ／ｄｅｃ）を通した信号をこの誤差積分部３９に入力すると、図１３に示されるように、１０ビット分解能に相当する信号対雑音比ＳＮＲ＝６２ｄＢが４０ｋＨｚより低い周波数領域で実現出来ることが分かる。
【００２３】
誤差積分部３９によって押しやられた高域の量子化誤差をデジタルフィルタによってフィルタ処理することにより、必要な信号帯域内で十分な分解能を持つ多ビットの信号が得られる。一例として、誤差積分部３９の出力信号を下記の伝達関数Ｈ（ｚ）の特性を持つデジタルフィルタに入力した場合、出力信号のスペクトラムは、図１４のようになる。
【数２】
2012015650.tif 000004
【００２４】
このフィルタは１ｋゲートにも満たない規模で実現できるため、０．１８μｍデザインルール相当であればチップ面積に与える影響は小さい。さらに微細なデザインルールであれば、より一層影響度合いが小さくなる。また、伝達関数Ｈ（ｚ）として２次の移動平均フィルタを例示したが、デジタルフィルタの場合、アナログフィルタと異なり次数を上げることが容易であるため、より急峻なフィルタ特性とすることが可能である。
【００２５】
こうして得られたブリッジ回路の電源電圧に相当する信号に基づいて、利得制御回路でゲイン調整することにより、電源電圧が下がった場合にＰＷＭ信号のＯＮデューティを上げ、電源電圧が上がった場合にＰＷＭ信号のＯＮデューティを下げることが出来る。ここで、利得制御回路５２は、電源電圧リファレンスをＰＷＲＲＥＦ、デジタルフィルタを介して得られた電源電圧をＰＷＲＳＥＮＳＥ、Ｄ級増幅器の入力電圧をＶＩＮとすると、
【数３】
2012015650.tif 000005
の演算を行うブロックである。
【００２６】
なお、利得制御回路５２の構成によって、入力電圧ＶＩＮはデジタル信号でもアナログ信号でも構わない。アナログ信号の場合の利得制御回路５２のブロック図を図１５Ａに示す。
【００２７】
ここで、［負荷電流］∝［電源電圧］・［ｄｕｔｙ］
かつ［ｄｕｔｙ］＝［入力電圧］／［三角波レベル］
であるから
［負荷電流］∝［電源電圧］・［入力電圧］／［三角波レベル］・・・（４）
となる。したがって、図１５Ａの場合
［電源電圧］＝［ＰＷＲＳＥＮＳＥ］、
［入力電圧］＝［ＰＷＲＲＥＦ］／［ＰＷＲＳＥＮＳＥ］・［ＶＩＮ］、
［三角波レベル］＝［ＴＲＩＲＥＦ］
であるから、式（４）に代入して整理すると
［負荷電流］∝［ＰＷＲＲＥＦ］・［ＶＩＮ］／［ＴＲＩＲＥＦ］
を得る。電源電圧を示すＰＷＲＳＥＮＳＥの項が消え、負荷電流の電源電圧依存が無くなることが分かる。
【００２８】
また、三角波発生器５４の振幅リファレンスをＴＲＩＲＥＦとすると、（ＴＲＩＲＥＦ／ＰＷＲＲＥＦ）・ＰＷＲＳＥＮＳＥの演算を行い、三角波発生器の振幅を変えても、同様の効果が得られることが分かる。このときの構成を図１５Ｂに示す。
【００２９】
この場合、
［電源電圧］＝［ＰＷＲＳＥＮＳＥ］、
［三角波レベル］＝［ＴＲＩＲＥＦ］／［ＰＷＲＲＥＦ］・［ＰＷＲＳＥＮＳＥ］
あるから、
式（４）に代入すると、［負荷電流］∝［ＰＷＲＳＥＮＳＥ］・［ＶＩＮ］／（［ＴＲＩＲＥＦ］／［ＰＷＲＲＥＦ］・［ＰＷＲＳＥＮＳＥ］）となる。整理すると
［負荷電流］∝［ＰＷＲＲＥＦ］・［ＶＩＮ］／［ＴＲＩＲＥＦ］
となり、図１５Ａの場合と同じになる。入力信号がデジタル信号の場合、図１５Ｃに示されるように、デジタル回路の演算によってＰＷＭ信号が生成されることになる。
【００３０】
このように、回路の集積化の際に有利な構成によりブリッジ回路の電源電圧変動による誤差を除去することができる。また、サンプリング周波数ｆｓを高くすることが容易であるため、アンチエイリアシングフィルタに求められる要求条件が緩和される。これはシステム全体のトータルコストを下げる効果が有る。
【００３１】
サンプリング周波数ｆｓ＝５１２ｋＨｚ、信号帯域４０ｋＨｚ以下、ｆｓ／２（＝２５６ｋＨｚ）ポイントにおいて４０ｄＢ減衰が条件のアンチエイリアシングフィルタを用いることを想定すると、図１６に示されるように、２次より大きな次数のフィルタ構成が必要となり、回路面積の増加を招く。
【００３２】
一方、本実施の形態では、サンプリング周波数ｆｓ＝８．２ＭＨｚ、信号帯域４０ｋＨｚ以下、ｆｓ／２（＝４．１ＭＨｚ）ポイントにおいて４０ｄＢ減衰という条件のアンチエイリアシングフィルタを用いることを想定すると、図１７に示されるように、１次のフィルタ構成で済むことが分かる。もし、４０ｄＢ減衰（＞４．１ＭＨｚ）がＤ級増幅器に用いている電源のみで実現出来るならば、アンチエイリアシングフィルタが不要になる。これは、２５６ｋＨｚより高い周波数で４０ｄＢ減衰させることに比べると、電源に求められる要求仕様が緩和されることを意味する。
【００３３】
このように、低コストのアンチエイリアシングフィルタ、簡素な構成の差分器・積分器・量子化器、微細化の恩恵を受けられるデジタルフィルタを備える電源電圧検知部３０を設けることによって、ブリッジ回路の電源電圧変動による誤差を低減することができる。
【００３４】
（第２の実施の形態第１変形）
図１８に示されるように、差分器・積分器の次数を上げて構成することもできる。ここでは、誤差積分部３９は、差分器３２−１および積分器３４−１と、差分器３２−２および積分器３４−２とをさらに備える。このように構成することにより、量子化誤差の伝達関数の次数を上げることができる。そのため、図１９に示されるように、先に示された回路と同等のサンプリング周波数であっても信号帯域を伸ばすことができる。
【００３５】
（第２の実施の形態第２変形）
また、誤差積分部３９は、離散時間信号でなく連続時間信号を対象とするように構成されても良い。この場合は、離散時間構成の場合と比べて抵抗や容量等の受動素子が大きくなるが、連続時間の積分器自体がＬＰＦ特性になるため、図２０に示されるように、アンチエイリアシングフィルタを省略できる。その場合のブロック線図を図２１に示す。この場合、連続時間信号を対象としているため、遅延器ブロックはなく、誤差積分部３９は差分器ブロックと積分器ブロックと量子化器ブロックとを備える構成になる。
【００３６】
（第３の実施の形態）
図２２に第３の実施の形態に係るＤ級増幅器のブロック図を示す。増幅部２０は、比較器５６−１、５６−２を含み、それぞれ入力信号ＩＮ１、ＩＮ２を三角波発生器５４から出力される三角波信号と比較して２つのＰＷＭ信号を生成する。生成された２つのＰＷＭ信号は、それぞれブリッジ回路２４−１、２４−２によって電力増幅されて誘導性負荷４０−１、４０−２に供給される。同じ電源電圧を持つ複数のブリッジ回路がある場合は、利得制御回路への入力を共通化できるので、出力電圧を帰還する公知技術に比べて、回路コストがより一層有利になる。
【００３７】
（第４の実施の形態）
図２３には、増幅部２０に特開２００９−０２７５４０号公報に開示される増幅器６０を適用した例を示す。この増幅器６０は、出力から電圧のレベルを含まないデューティの情報を帰還するように構成される。そのため、電源電圧変動による誤差を低減しつつ、入力信号をＰＷＭ変調する間に発生する誤差も低減することが出来る。
【００３８】
上述のように、本発明によれば、電源電圧変動による誤差が低減できるＤ級増幅器を提供することができる。本発明のＤ級増幅器は、高速・大面積のＡＤ変換器を用いる必要が無く、回路面積を小さく出来る。また、本発明のＤ級増幅器は、集積回路で実現する場合回路面積が小さくて済み、アンチエイリアシングフィルタにかかるコストを下げることが出来る。さらに、安定な電源を用いることにより、アンチエイリアシングフィルタ自体不要とすることができる。
【００３９】
以上、実施の形態を参照して本願発明を説明したが、本発明は上記実施の形態に限定されるものではなく、矛盾のない限り組み合わせて実施可能である。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００４０】
１０  Ｄ級増幅器
２０  増幅部
２２  ＰＷＭ利得制御回路
２４、２４−１、２４−２  ブリッジ回路
３０  電源電圧検知部
３１  アンチエイリアシングフィルタ
３２、３２−１、３２−２  差分器
３４、３４−１、３４−２  積分器
３６  量子化器
３７  遅延器
３８  デジタルフィルタ
３９  誤差積分部
４０、４０−１、４０−２  誘導性負荷
５２  利得制御回路
５４  三角波発生器
５６、５６−１、５６−２  比較器
５８  増幅器
６０  増幅器
７０  ＨＰＦ
７１  高速ＡＤ変換器
７２  ＬＰＦ
７３  低速ＡＤ変換器
７４  加算器
１３２  差分器ブロック
１３４  積分器遅延器ブロック
１３６  量子化器ブロック
１３８  差動増幅器
１３９  コンパレータ
１４１〜１４４、１５１〜１５４  スイッチ
１４８、１５８  電圧切り替え回路
Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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