(57)【要約】【課題】互いに異なる電源電位を供給する２つの電源線のうち一方に生じる電源供給能力不足を抑制すること。【解決手段】画像表示装置は、複数のデータ線と、それぞれ前記各データ線と交差する複数のスイッチ制御線と、２本の電源線およびそれぞれが前記複数のスイッチ制御線のうち１つに電位を出力する複数のスイッチ制御信号供給回路を含む垂直走査回路と、を含む。２本の電源線は互いに異なる２種類の電源電位を供給する。前記各スイッチ制御信号供給回路は、データ信号が前記複数のデータ線に供給されるタイミングにおいて、前記２種類の電源電位のどちらか一方に対応する電位を選択的に出力する。前記２種類の電源電位のうち、前記タイミングでより多くの前記スイッチ制御信号供給回路が出力する電位に対応する電源電位を供給する電源線の幅が、他方の電源電位を供給する電源線の幅より太い。【選択図】図４
2012058378.tif 000002
【特許請求の範囲】
【請求項１】
表示領域内に並んで設けられる複数のデータ線と、
前記表示領域内に並んで設けられるとともにそれぞれ前記各データ線と交差する複数のスイッチ制御線と、
２本の電源線および複数のスイッチ制御信号供給回路を含む垂直走査回路と、
を含み、
前記２本の電源線のうち一方は第１電源電位を供給し、
前記２本の電源線のうち他方は第２電源電位を供給し、
前記各スイッチ制御信号供給回路は、それぞれ前記複数のスイッチ制御線のうちの１つに対応して設けられ、データ信号が前記複数のデータ線に供給されるタイミングにおいて、前記第１電源電位に対応する電位、および、前記第２電源電位に対応する電位のいずれか一方を選択的に対応するスイッチ制御線に対して出力し、
前記第１電源電位および前記第２電源電位のうち、前記タイミングでより多くの前記スイッチ制御信号供給回路が出力する電位に対応する電源電位を供給する電源線の幅が、他方の電源電位を供給する電源線の幅より太い、
ことを特徴とする画像表示装置。
【請求項２】
前記第１電源電位および前記第２電源電位のうち、前記タイミングでより多くの前記スイッチ制御信号供給回路が出力する電位に対応する電源電位を供給する電源線の幅が、他方の電源電位を供給する電源線の幅の１．５倍以上である、
ことを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記垂直走査回路の外に設けられ、前記第１電源電位を前記２つの電源線の一方に供給する外部電源線と、
前記垂直走査回路の外に設けられ、前記第２電源電位を前記２つの電源線の他方に供給する外部電源線と、をさらに含み、
前記第１電源電位および前記第２電源電位のうち、前記タイミングでより多くの前記スイッチ制御信号供給回路が出力する電位に対応する電源電位を供給する外部電源線の幅は、他方の電源電位を供給する外部電源線の幅より太い、
ことを特徴とする請求項１または２に記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアクティブマトリクス方式を用いた画像表示装置、特にその画像表示装置に含まれる垂直走査回路に関する。
【背景技術】
【０００２】
近年、液晶表示装置や有機ＥＬ表示装置などのアクティブマトリクス方式を用いた表示装置において、垂直走査回路をアレイ基板上に設けたものが開発されている。アレイ基板上には表示領域と垂直走査回路とが設けられ、垂直走査回路は表示領域とアレイ基板の端との間にある額縁領域に形成される。表示領域にはマトリクス状に配置された画素回路と、画素回路の列に対応して並ぶデータ線と、データ線に交差する複数のスイッチ制御線と、画素回路向け電源配線とが設けられている。
【０００３】
図１４は従来の有機ＥＬ表示装置の概要の一例を示す回路図である。図１４には、垂直方向に並び、それぞれ画素回路の各行への電源供給を制御する有機ＥＬ表示装置が示されている。この有機ＥＬ表示装置には、電源線駆動回路ＰＤＶと、垂直走査回路ＹＤＶと、図中上下方向に延びるデータ線ＤＡＴと、マトリクス状に配置された画素回路ＰＣと、画素回路ＰＣの行に対応して設けられる複数の画素回路駆動電源線ＰＷＲおよび複数のスイッチ制御線ＳＣＬと、を備えている。電源線駆動回路ＰＤＶは、図中上下方向（垂直方向）に延びる駆動用接地線ＰＬと、垂直方向に延びる駆動用電源供給線ＰＨと、駆動用接地線ＰＬと駆動用電源供給線ＰＨとの間に並んで配置されるバッファアンプＢＦＰと、を含む。バッファアンプＢＦＰには駆動用接地線ＰＬと駆動用電源供給線ＰＨとから電源電位が供給される。バッファアンプＢＦＰの出力は、垂直方向に並ぶ画素回路駆動電源線ＰＷＲを経て画素回路ＰＣに入力される。
【０００４】
垂直走査回路ＹＤＶは、垂直方向に延びる低電源電位供給線ＶＳＳと、垂直方向に延びる高電源電位供給線ＶＤＤと、低電源電位供給線ＶＳＳと高電源電位供給線ＶＤＤとの間に並んで配置されるバッファアンプＢＦ１と、を含む。バッファアンプＢＦ１には低電源電位供給線ＶＳＳおよび高電源電位供給線ＶＤＤから電源が供給される。バッファアンプＢＦ１の出力は、スイッチ制御線ＳＣＬを経てスイッチ制御信号として画素回路ＰＣに入力される。各画素回路ＰＣは、画素回路駆動電源線ＰＷＲに接続される駆動トランジスタＤＴＲと、駆動トランジスタＤＴＲを介して供給された電流により発光する発光素子ＩＬと、データ線ＤＡＴに基づく電位と画素回路駆動電源線ＰＷＲの電位との電位差によって駆動トランジスタＤＴＲを制御する記憶容量ＣＰＰと、スイッチ制御線ＳＣＬにゲート電極が接続され、スイッチ制御信号により画素回路ＰＣを選択する選択スイッチＳＴＲと、を含む。選択スイッチＳＴＲは薄膜トランジスタである。
【０００５】
この有機ＥＬ表示装置では、走査された行の画素回路に対して電源を供給する画素回路駆動電源線ＰＷＲに対してのみ駆動用接地線ＰＬからの電位が供給される。他の画素回路駆動電源線ＰＷＲには駆動用電源供給線ＰＨからの電位が供給される。駆動用電源供給線ＰＨから電位が供給されると、発光素子ＩＬに向かって駆動用電源供給線ＰＨに電流が流れる。結局、駆動用電源供給線ＰＨには駆動用接地線ＰＬより多くの電流が流れるため、それに応じて駆動用電源供給線ＰＨは駆動用接地線ＰＬより太くなっている。このような駆動用電源供給線ＰＨが駆動用接地線ＰＬより太い構成は、特許文献１に開示されている。
【０００６】
一方、垂直走査回路ＹＤＶでは、スイッチ制御線ＳＣＬは選択スイッチＳＴＲのゲート電極に接続されるため、電位が供給されてもスイッチ制御線ＳＣＬには定常的な電流はほとんど流れない。スイッチ制御線ＳＣＬに流れる電流は、主に電位が切り替わる際に寄生容量との間で充放電を行う際に生じるものと考えられている。表示装置では一定期間にスイッチ制御線ＳＣＬに供給する電位を高電位から低電位に切替する回数と低電位から高電位に切替する回数とは等しい。よって低電源電位供給線ＶＳＳと高電源電位供給線ＶＤＤとに流れる電流は同程度であり、それらの太さは同じとしていた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１４７９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年、例えば表示装置を構成するアレイ基板の額縁領域を狭くするために、垂直走査回路内で電源電位を供給する線の幅が狭くなってきている。すると低電源電位供給線ＶＳＳと高電源電位供給線ＶＤＤとのうち一方の電源供給能力が不足し、例えば横スメアの発生のような表示品質の劣化が生じることがあった。
【０００９】
本発明は上記課題を鑑みてなされたものであって、その目的は、スイッチ制御線に電位を供給する回路に互いに異なる電源電位を供給する２つの電源線のうち一方に生じる電源供給能力不足を抑制する画像表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。
【００１１】
（１）表示領域内に並んで設けられる複数のデータ線と、前記表示領域内に並んで設けられるとともにそれぞれ前記各データ線と交差する複数のスイッチ制御線と、２本の電源線および複数のスイッチ制御信号供給回路を含む垂直走査回路と、を含み、前記２本の電源線のうち一方は第１電源電位を供給し、前記２本の電源線のうち他方は第２電源電位を供給し、前記各スイッチ制御信号供給回路は、それぞれ前記複数のスイッチ制御線のうちの１つに対応して設けられ、データ信号が前記複数のデータ線に供給されるタイミングにおいて、前記第１電源電位に対応する電位、および、前記第２電源電位に対応する電位のいずれか一方を選択的に対応するスイッチ制御線に対して出力し、前記第１電源電位および前記第２電源電位のうち、前記タイミングでより多くの前記スイッチ制御信号供給回路が出力する電位に対応する電源電位を供給する電源線の幅が、他方の電源電位を供給する電源線の幅より太い、ことを特徴とする画像表示装置。
【００１２】
（２）（１）において、前記第１電源電位および前記第２電源電位のうち、前記タイミングでより多くの前記スイッチ制御信号供給回路が出力する電位に対応する電源電位を供給する電源線の幅が、他方の電源電位を供給する電源線の幅の１．５倍以上である、ことを特徴とする画像表示装置。
【００１３】
（３）（１）または（２）において、前記垂直走査回路の外に設けられ、前記第１電源電位を前記２つの電源線の一方に供給する外部電源線と、前記垂直走査回路の外に設けられ、前記第２電源電位を前記２つの電源線の他方に供給する外部電源線と、をさらに含み、前記第１電源電位および前記第２電源電位のうち、前記タイミングでより多くの前記スイッチ制御信号供給回路が出力する電位に対応する電源電位を供給する外部電源線の幅は、他方の電源電位を供給する外部電源線の幅より太い、ことを特徴とする画像表示装置。
【発明の効果】
【００１４】
本発明によれば、スイッチ制御線に電位を供給する回路に互いに異なる電源電位を供給する２つの電源線のうち一方に生じる電源供給能力不足を抑制しつつ額縁領域に占める電源線領域を効率よく小さくすることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係る有機ＥＬ表示装置の部品配置の一例を示す図である。
【図２】本発明の実施形態に係る有機ＥＬ表示装置の回路構成の一例を示す回路図である。
【図３】各画素回路の構成の一例を示す回路図である。
【図４】垂直走査回路の構成の一例を示す回路図である。
【図５】バッファアンプの回路構成を示す回路図である。
【図６】ある画素行において一水平期間に画素回路やＲＧＢ切替制御線に向けて供給される理想的な信号の電位と、スイッチ制御線やデータ線の電位とを示す波形図である。
【図７】第１の電源線と第２の電源線の太さを同じにした有機ＥＬ表示装置で起きる画質劣化の例を示す図である。
【図８】ある画素に発生する寄生容量と抵抗とを説明する図である。
【図９】データ信号印加タイミングにおけるスイッチ制御線に印加される電位を示す図である。
【図１０】第１の電源線および第２の電源線に関する寄生容量と抵抗を示す図である。
【図１１】図１０に示す第１の電源線に関する寄生容量と抵抗の計算用モデルを示す図である。
【図１２】各画素回路の他の構成を示す回路図である。
【図１３】図１２に示す画素回路を含む有機ＥＬ表示装置においてデータ信号印加タイミングにスイッチ制御線に印加される電位を示す図である。
【図１４】従来の有機ＥＬ表示装置の概要の一例を示す回路図である。
【発明を実施するための形態】
【００１６】
以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。なお以下では、アクティブマトリクス方式を用いた画像表示装置の一種である有機ＥＬ表示装置に本発明を適用した場合について説明する。
【００１７】
図１は、本発明の実施形態に係る有機ＥＬ表示装置の部品配置の一例を示す図である。有機ＥＬ表示装置は、物理的には、アレイ基板ＳＵＢと、フレキシブルプリント基板ＦＰＣと、ドライバ集積回路ＤＩＣとを含む。アレイ基板ＳＵＢ上には、画像を表示する表示領域ＤＡが配置される。ここでアレイ基板ＳＵＢ上の領域で、表示領域ＤＡ以外の領域を額縁領域という。垂直走査回路ＹＤＶは額縁領域のうち表示領域ＤＡの右側に配置される。垂直走査回路ＹＤＶとドライバ集積回路ＤＩＣとの間には、図示しない制御信号線が設けられている。フレキシブルプリント基板ＦＰＣからアレイ基板ＳＵＢに、高い方の電源電位と低い方の電源電位とが供給されている。高い方の電源電位は高電源電位入力線ＶＤＤＷを介して、低い方の電源電位は低電源電位入力線ＶＳＳＷを介して、垂直走査回路ＹＤＶに供給される。なお、低電源電位入力線ＶＳＳＷおよび高電源電位入力線ＶＤＤＷはアレイ基板ＳＵＢの外部からＦＰＣと接触する端子を介して供給される電源を垂直走査回路ＹＤＶに供給する。これらをまとめて外部電源線と呼ぶ。
【００１８】
図２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の回路構成の一例を示す回路図である。有機ＥＬ表示装置は、回路構成として、表示領域ＤＡ内にマトリクス状に配置された画素回路ＰＣと、画素回路ＰＣの列に対応して設けられたデータ線ＤＡＴと、画素回路ＰＣの行（以下画素行Ｐｒｏｗと記す）に対応して設けられたリセットスイッチ制御線ＲＥＳ、点灯スイッチ制御線ＩＬＭ、検査スイッチ制御線ＭＳＴ、および選択スイッチ制御線ＳＥＬと、画素回路駆動電源線ＰＷＲと、データ線ＤＡＴに対応して設けられたＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢと、統合データ線ＤＡＴＩと、データ線駆動回路ＸＤＶと、垂直走査回路ＹＤＶと、を含む。
【００１９】
１つの画素回路ＰＣは、赤、緑、青のうちいずれかの色を表示する。赤を表示する画素回路ＰＣ、緑を表示する画素回路ＰＣ、および青を表示する画素回路ＰＣが１つずつ組合せられて１つの画素ＰＸとなる。表示領域にはＭ列×Ｎ行の画素が配置されている。なお、ｍ列目ｎ行目の画素を表示する赤の画素回路ＰＣをＰＣＲ（ｍ，ｎ）、緑の画素回路ＰＣをＰＣＧ（ｍ，ｎ）、青の画素回路ＰＣをＰＣＢ（ｍ，ｎ）と記す。また表示領域ＤＡ内には（３×Ｍ）列×Ｎ行の画素回路ＰＣが並んでおり、同じ列に並んでいる画素回路ＰＣは同じ色を表示する。
【００２０】
画素回路ＰＣの列に対応して、複数のデータ線ＤＡＴが表示領域ＤＡ内をその列内を画素回路ＰＣが並ぶ方向（垂直方向）に延びている。データ線ＤＡＴは対応する画素回路ＰＣに接続されている。同じデータ線ＤＡＴに接続される画素回路ＰＣは同じ色を表示する。以下では、ｍ列の画素の列を構成する赤の画素回路ＰＣの列に対応するデータ線ＤＡＴをＤＡＴＲ（ｍ）と、緑の画素回路ＰＣの列に対応するデータ線ＤＡＴをＤＡＴＧ（ｍ）と、青の画素回路ＰＣの列に対応するデータ線ＤＡＴをＤＡＴＢ（ｍ）と記す。また、表示領域ＤＡ内において垂直方向に並ぶＮ行の画素行Ｐｒｏｗのそれぞれに対応して、Ｎ本のリセットスイッチ制御線ＲＥＳと、Ｎ本の点灯スイッチ制御線ＩＬＭと、Ｎ本の検査スイッチ制御線ＭＳＴと、Ｎ本の選択スイッチ制御線ＳＥＬとが画素回路ＰＣの列が並ぶ方向に延びている。それぞれの画素行Ｐｒｏｗは画素の行に対応する画素回路ＰＣから構成される。ここで、ｎ行目の画素行ＰｒｏｗをＰｒｏｗ（ｎ）と記し、Ｐｒｏｗ（ｎ）に対応するリセットスイッチ制御線をＲＥＳ（ｎ）、点灯スイッチ制御線をＩＬＭ（ｎ）、検査スイッチ制御線ＭＳＴをＭＳＴ（ｎ）、選択スイッチ制御線ＳＥＬをＳＥＬ（ｎ）と記す。また、リセットスイッチ制御線ＲＥＳと、点灯スイッチ制御線ＩＬＭと、検査スイッチ制御線ＭＳＴと、選択スイッチ制御線ＳＥＬとは画素回路ＰＣ内のスイッチを制御する点で同じ機能を有しているため、以下では総称してスイッチ制御線と記す。表示領域ＤＡ内には（Ｎ×４）本のスイッチ制御線が並んでおり、スイッチ制御線はそれぞれ、各データ線ＤＡＴと平面的に交差している。スイッチ制御線は垂直走査回路ＹＤＶに接続され、対応する画素行Ｐｒｏｗに含まれる画素回路ＰＣにスイッチを制御する信号（スイッチ制御信号）を供給する。また表示領域ＤＡ内には、各画素回路ＰＣに電源を供給する画素回路駆動電源線ＰＷＲが設けられている。
【００２１】
ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢは薄膜トランジスタであって、画素の列に対応してそれぞれｍ個設けられている。ＲＧＢ切替スイッチＤＳＲのゲート電極にはＲＧＢ切替制御線ＣＬＡが接続され、ＲＧＢ切替スイッチＤＳＲのゲート電極にはＲＧＢ切替制御線ＣＬＢが接続され、ＲＧＢ切替スイッチＤＳＲのゲート電極にはＲＧＢ切替制御線ＣＬＣが接続される。
【００２２】
画素のｍ列目に対応するデータ線ＤＡＴのうち赤の画素回路ＰＣに対応するデータ線ＤＡＴＲ（ｍ）の下端には、ＲＧＢ切替スイッチＤＳＲの一端が接続されている。ＲＧＢ切替スイッチＤＳＲの他端は、画素列に対応してＭ本設けられた統合データ線ＤＡＴＩのうちｍ列目の画素ＰＸに対応する統合データ線ＤＡＴＩの一端と接続されている。同様に、データ線ＤＡＴＧ（ｍ）の下端はＲＧＢ切替スイッチＤＳＧを介して対応する統合データ線ＤＡＴＩの一端と接続されており、データ線ＤＡＴＢ（ｍ）の下端はＲＧＢ切替スイッチＤＳＢを介して対応する統合データ線ＤＡＴＩの一端と接続されている。統合データ線ＤＡＴＩの他端は、データ線駆動回路ＸＤＶに接続されている。
【００２３】
なお、ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢのドレイン電極は統合データ線ＤＡＴＩに接続され、ソース電極は対応するデータ線ＤＡＴに接続されている。なお、薄膜トランジスタのソース電極とドレイン電極とは、その薄膜トランジスタを流れる電流の向きとトランジスタがｎチャネル型かｐチャネル型かとによって定まるものであり、薄膜トランジスタそのものに極性があるわけではない。よってソース電極の接続先とドレイン電極の接続先とが反対になっていてもよい。
【００２４】
図３は各画素回路ＰＣの構成の一例を示す回路図である。各画素回路ＰＣは、発光素子ＩＬと、発光素子ＩＬに流れる電流を制御する駆動トランジスタＤＴＲと、発光素子ＩＬの発光タイミングを制御する点灯制御スイッチＩＴＲと、駆動トランジスタＤＴＲが流す電流量を制御する記憶容量ＭＣＰと、記憶容量ＭＣＰに貯まった電荷をリセットするリセットスイッチＲＴＲと、検査スイッチＭＴＲと、データ信号を入力する対象となる画素回路を選択する選択スイッチＳＴＲと、を含む。駆動トランジスタＤＴＲはｐチャネル型の薄膜トランジスタであり、点灯制御スイッチＩＴＲ、リセットスイッチＲＴＲ、検査スイッチＭＴＲ、および選択スイッチＳＴＲはｎチャネル型の薄膜トランジスタである。発光素子ＩＬは電流に応じて輝度が変化する自発光素子の一種である有機ＥＬ素子である。有機ＥＬ素子は一般的にダイオードの性質を示すため、ＯＬＥＤ(Organic light-emitting diode)とも呼ばれる。
【００２５】
発光素子ＩＬのアノードは点灯制御スイッチＩＴＲを介して駆動トランジスタＤＴＲのドレイン電極に接続され、カソードは基準電位を供給する配線に接続される。駆動トランジスタＤＴＲのドレイン電極とゲート電極の間に、リセットスイッチＲＴＲが設けられる。記憶容量ＭＣＰの一端が選択スイッチＳＴＲを介して駆動トランジスタＤＴＲのゲート電極と接続され、他端がこの画素回路ＰＣに対応するデータ線ＤＡＴと接続される。また、検査スイッチＭＴＲの一端は発光素子ＩＬのアノードに接続されている。
【００２６】
リセットスイッチＲＴＲのゲート電極はその画素回路ＰＣを含む画素行Ｐｒｏｗに対応するリセットスイッチ制御線ＲＥＳに接続される。また、点灯制御スイッチＩＴＲのゲート電極はその画素行Ｐｒｏｗに対応する点灯スイッチ制御線ＩＬＭに接続され、検査スイッチＭＴＲのゲート電極はその画素行Ｐｒｏｗに対応する検査スイッチ制御線ＭＳＴに接続され、選択スイッチＳＴＲのゲート電極はその画素行Ｐｒｏｗに対応する選択スイッチ制御線ＳＥＬに接続される。これからわかるように、スイッチ制御線は複数の薄膜トランジスタのゲート電極に接続されている。
【００２７】
図４は、垂直走査回路ＹＤＶの構成の一例を示す回路図である。垂直走査回路ＹＤＶは、スイッチ制御線に対応して設けられる複数の第１のバッファアンプＢＦ１と、画素行Ｐｒｏｗに対応して設けられる複数のスイッチ制御信号制御回路ＳＣＲと、第１から第４の低電源電位供給線ＶＳＳ１〜ＶＳＳ４と、第１から第３の高電源電位供給線ＶＤＤ１〜ＶＤＤ３と、タイミング制御線ＧＡ，ＧＢ，ＧＣ，ＧＤと、同時選択制御線ＧＳと、クロック線ＣＫＢ１，ＣＫ１，ＣＫＢ２，ＣＫ２と、垂直スタート信号線ＶＳと、を含む。
【００２８】
第１の低電源電位供給線ＶＳＳ１と、第１の高電源電位供給線ＶＤＤ１と、第２の低電源電位供給線ＶＳＳ２と、第２の高電源電位供給線ＶＤＤ２と、タイミング制御線ＧＡ，ＧＢ，ＧＣ，ＧＤと、同時選択制御線ＧＳと、第３の低電源電位供給線ＶＳＳ３と、第３の高電源電位供給線ＶＤＤ３と、クロック線ＣＫＢ１，ＣＫ１，ＣＫＢ２，ＣＫ２と、垂直スタート信号線ＶＳと、第４の低電源電位供給線ＶＳＳ４とは、それぞれ垂直方向に延びており、順に垂直方向に直交する方向（水平方向）に並んで配置されている。第１から第４の低電源電位供給線ＶＳＳ１〜ＶＳＳ４は低い方の電源電位（第１電源電位）を供給する。第１から第３の高電源電位供給線ＶＤＤ１〜ＶＤＤ３は高い方の電源電位（第２電源電位）を供給する。
【００２９】
１つの画素行Ｐｒｏｗに４本のスイッチ制御線があることに対応し、第１のバッファアンプＢＦ１の数は（Ｎ×４）である。スイッチ制御信号制御回路ＳＣＲの数はＮである。以下では画素行Ｐｒｏｗ（ｎ）に対応するスイッチ制御信号制御回路ＳＣＲをＳＣＲ（ｎ）と記す。ここで、ある画素行Ｐｒｏｗに対応するスイッチ制御線と、第１のバッファアンプＢＦ１と、スイッチ制御信号制御回路ＳＣＲとは、その画素行Ｐｒｏｗに属する画素回路ＰＣを制御する機能を有することから、これらをまとめて画素行制御回路と呼ぶ。垂直走査回路ＹＤＶには、Ｎ個の画素行制御回路が垂直方向に並んで配置されている。また第１のバッファアンプＢＦ１はスイッチ制御線に、そのスイッチ制御線に接続されるスイッチを制御する信号（スイッチ制御信号）を供給することから、以下ではスイッチ制御信号供給回路とも呼ぶ。
【００３０】
スイッチ制御信号制御回路ＳＣＲは、画素行制御回路内のスイッチ制御線のそれぞれに対応するスイッチ制御信号供給回路を制御する供給制御信号を供給する。各スイッチ制御信号制御回路ＳＣＲは第２のバッファアンプＢＦ２、第１のＮＯＴ回路ＮＴ１、第１のＮＡＮＤ回路ＮＡ１、第２のＮＯＴ回路ＮＴ２、ＮＯＲ回路ＮＲ１、第３のＮＯＴ回路ＮＴ３、第２のＮＡＮＤ回路ＮＡ２、およびフリップフロップ回路ＦＦを有する。第２のバッファアンプＢＦ２、第１のＮＯＴ回路ＮＴ１、第１のＮＡＮＤ回路ＮＡ１はスイッチ制御線のそれぞれに対応して設けられており、その数はスイッチ制御信号制御回路ＳＣＲごとにそれぞれ４つである。第２のＮＯＴ回路ＮＴ２、ＮＯＲ回路ＮＲ１、第３のＮＯＴ回路ＮＴ３、第２のＮＡＮＤ回路ＮＡ２、およびフリップフロップ回路ＦＦはスイッチ制御信号制御回路ＳＣＲごとに１つずつ含まれている。
【００３１】
フリップフロップ回路ＦＦのＬ端子はクロック線ＣＫ１またはクロック線ＣＫ２と接続され、フリップフロップ回路ＦＦのＨ端子はクロック線ＣＫＢ１またはＣＫＢ２と接続される。フリップフロップ回路ＦＦのＱ端子は次段のスイッチ制御信号制御回路ＳＣＲに含まれるフリップフロップ回路ＦＦのＤ端子に接続される。また、フリップフロップ回路ＦＦのＤ端子とＱ端子とはそれぞれ第２のＮＡＮＤ回路ＮＡ２の入力に接続され、その出力は第３のＮＯＴ回路ＮＴ３に入力される。つまり、フリップフロップ回路ＦＦのＤ端子とＱ端子との論理積が第３のＮＯＴ回路ＮＴ３から出力される。これにより、第３のＮＯＴ回路ＮＴ３、第２のＮＡＮＤ回路ＮＡ２、およびフリップフロップ回路ＦＦはいわゆるシフトレジスタ回路として動作する。第１のＮＡＮＤ回路ＮＡ１、第２のＮＡＮＤ回路ＮＡ２、第１のＮＯＲ回路ＮＲ１にはそれぞれ２つの入力があり、１つの出力がある。
【００３２】
ＮＯＲ回路ＮＲ１の入力の一方は、第３のＮＯＴ回路ＮＴ３の出力と接続され、入力のもう一方は同時選択制御線ＧＳと接続されている。ＮＯＲ回路ＮＲ１の出力は、第２のＮＯＴ回路ＮＴ２の入力と接続される。これにより、第２のＮＯＴ回路ＮＴ２およびＮＯＲ回路ＮＲ１は、シフトレジスタ回路からの出力と同時選択制御線ＧＳとの論理和を出力するＯＲ回路として機能する。これにより同時選択制御線ＧＳからハイレベルの電位が供給される場合には、シフトレジスタ回路の出力にかかわらず各画素行Ｐｒｏｗがスイッチ制御信号の供給対象となり、各画素回路ＰＣが一斉に駆動される。なおこの例では１フレーム期間は、データ書込みを行うデータ書込み期間と各画素を構成する発光素子ＩＬを発光させる発光期間と発光素子ＩＬの検査を行う検査期間とに分かれている。この例では同時選択制御線ＧＳは主に発光期間に各画素回路ＰＣに含まれる発光素子ＩＬを一斉に点灯させるために設けられている。
【００３３】
第１のＮＯＴ回路ＮＴ１および第１のＮＡＮＤ回路ＮＡ１は、あわせてＡＮＤ回路として機能する。そのＡＮＤ回路は、第２のＮＯＴ回路ＮＴ２およびＮＯＲ回路ＮＲ１により選択された画素行Ｐｒｏｗにおいて、各スイッチ制御線へスイッチ制御信号を供給するタイミングを制御する。具体的には第１のＮＡＮＤ回路ＮＡ１のうちリセットスイッチ制御線ＲＥＳに対応するもの、点灯スイッチ制御線ＩＬＭに対応するもの、検査スイッチ制御線ＭＳＴに対応するもの、選択スイッチ制御線ＳＥＬに対応するもの、の入力の一方にはそれぞれタイミング制御線ＧＡ、タイミング制御線ＧＢ、タイミング制御線ＧＣ、タイミング制御線ＧＤ、が接続される。また、それらの入力の他方には第２のＮＯＴ回路ＮＴ２の出力が接続される。タイミング制御線ＧＡ，ＧＢ，ＧＣ，ＧＤのそれぞれには水平期間内でのスイッチ制御信号のオンオフを示す信号が送られる。これにより、スイッチ制御線の種類ごとに適切なタイミングでスイッチ制御信号が送られる。
【００３４】
第２のバッファアンプＢＦ２は、第１のＮＯＴ回路ＮＴ１の出力に接続され、第１のＮＯＴ回路ＮＴ１および第１のＮＡＮＤ回路ＮＡ１からの信号を受取り、その信号を増幅して、供給制御信号として第１のバッファアンプＢＦ１に出力する。
【００３５】
第１のバッファアンプＢＦ１は、第２のバッファアンプＢＦ２から送信される供給制御信号に応じて、第１電源電位と第２電源電位とのうち１つに対応する電位を選択的に対応するスイッチ制御線に出力する。第１のバッファアンプＢＦ１から選択的に出力される電位がスイッチ制御信号である。図５は第１のバッファアンプＢＦ１の回路構成を示す回路図である。本実施形態において第１のバッファアンプＢＦ１は、ＣＭＯＳインバータ回路と等価である。第１のバッファアンプＢＦ１は、ｎチャネル型のトランジスタＴＲＮと、ｐチャネル型のトランジスタＴＲＰとを含む。トランジスタＴＲＮのドレイン電極は対応するスイッチ制御線に接続され、そのソース電極は第１の低電源電位供給線ＶＳＳ１に接続される。トランジスタＴＲＰのドレイン電極は対応するスイッチ制御線に接続され、そのソース電極は第１の高電源電位供給線ＶＤＤ１に接続される。トランジスタＴＲＮ，ＴＲＰのゲート電極は第１のバッファアンプＢＦ１の入力として第２のバッファアンプＢＦ２の出力と接続される。第１の低電源電位供給線ＶＳＳ１のうち１つの画素行に対応する部分の抵抗がＲＶＳＳＵであり、第１の高電源電位供給線ＶＤＤ１のうち１つの画素行に対応する部分の抵抗をＲＶＤＤＵである。この抵抗は後述の計算で使用する。なお、トランジスタＴＲＮ，ＴＲＰのチャネル幅Ｗは１５０μｍであり、チャネル長Ｌは４μｍである。
【００３６】
第１のバッファアンプＢＦ１は、入力される信号に応じて第１の低電源電位供給線ＶＳＳ１もしくは第１の高電源電位供給線ＶＤＤ１からの電流をスイッチ制御線に流す。なお第１のバッファアンプＢＦ１が第１電源電位に対応する電位（第１スイッチ電位）をスイッチ制御線に供給する場合に、その電位は第１電源電位からその第１のバッファアンプＢＦ１に含まれるトランジスタＴＲＮ等により生じる電圧降下分を除いた電位となる。また第１のバッファアンプＢＦ１が第２電源電位に対応する電位（第２スイッチ電位）をスイッチ制御線に供給する場合に、その電位は第２電源電位からその第１のバッファアンプＢＦ１に含まれるトランジスタＴＲＰ等により生じる電圧降下分を除いた電位となる。第１スイッチ電位と第２スイッチ電位とのうち一方が薄膜トランジスタをオンする電位、他方がオフする電位となる。本実施形態の例ではスイッチ制御線に接続された薄膜トランジスタがｎチャネル型であるため、その薄膜トランジスタは第１スイッチ電位でオフになり、第２スイッチ電位でオンになる。もし薄膜トランジスタがｐチャネル型となる場合はスイッチ電位とオンおよびオフとの関係が反対になる。
【００３７】
第２のバッファアンプＢＦ２の回路構成も、電源や入出力の接続先が異なる点を除けば、他の回路構成は同様である。ただし電源供給能力やインピーダンスを考慮し、トランジスタのチャネル幅は第１のＮＯＴ回路ＮＴ１より大きく、第１のバッファアンプＢＦ１より小さくなっている。
【００３８】
第２のバッファアンプＢＦ２には、第１の高電源電位供給線ＶＤＤ１と第２の低電源電位供給線ＶＳＳ２とが接続され、それらから電源が供給される。第１のＮＯＴ回路ＮＴ１、第１のＮＡＮＤ回路ＮＡ１、第２のＮＯＴ回路ＮＴ２、およびＮＯＲ回路ＮＲ１には第２の高電源電位供給線ＶＤＤ２および第３の低電源電位供給線ＶＳＳ３が接続され、それらから電源が供給される。シフトレジスタ回路には第３の高電源電位供給線ＶＤＤ３と第４の低電源電位供給線ＶＳＳ４とが接続され、それらから電源が供給される。
【００３９】
これまでに説明した有機ＥＬ表示装置の動作について従来のものと比較しながら説明する。この有機ＥＬ表示装置の例では、１フレーム期間がデータ書込み期間と発光期間と検査期間とに分かれており、データ書込み期間には画素行Ｐｒｏｗごとにその画素行Ｐｒｏｗを構成する各画素回路ＰＣに含まれる記憶容量ＭＣＰにデータ信号に応じた電位差が書込まれる。データ信号は各画素回路ＰＣが表示する階調を示す信号である。発光期間には有機ＥＬ表示装置は全ての画素行Ｐｒｏｗに含まれる画素回路ＰＣを一斉に発光させる。１つの画素行Ｐｒｏｗを構成する画素回路ＰＣに含まれる記憶容量ＭＣＰにデータ書込みの操作を行う期間を一水平期間（１Ｈ）と呼ぶ。また、ＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢを用い、赤のデータ線ＤＡＴＲと緑のデータ線ＤＡＴＧと青のデータ線ＤＡＴＢとに順にデータ信号が供給される。
【００４０】
図６は、ある画素行Ｐｒｏｗにおいて一水平期間に画素回路ＰＣ、ＲＧＢ切替制御線ＣＬＡ，ＣＬＢ，ＣＬＣおよびデータ線ＤＡＴに向けて供給される理想的な信号の電位と、スイッチ制御線やデータ線ＤＡＴの実際の電位とを示す波形図である。図６は上から順にＲＧＢ切替制御線ＣＬＡの電位、ＲＧＢ切替制御線ＣＬＢの電位、ＲＧＢ切替制御線ＣＬＣの電位、垂直走査回路ＹＤＶが点灯スイッチ制御線ＩＬＭに供給する理想的な電位ＶｉＩ、垂直走査回路ＹＤＶがリセットスイッチ制御線ＲＥＳに供給する理想的な電位ＶｉＲ、垂直走査回路ＹＤＶが検査スイッチ制御線ＭＳＴに供給する理想的な電位ＶｉＭ、垂直走査回路ＹＤＶが選択スイッチ制御線ＳＥＬに供給する理想的な電位ＶｉＳ、データ線駆動回路ＸＤＶからｋ列目の青のデータ線ＤＡＴＢ（ｋ）に供給する理想的な電位ＶｉＤＢ（ｋ）、そして、点灯スイッチ制御線ＩＬＭの実際の電位、リセットスイッチ制御線ＲＥＳの実際の電位、検査スイッチ制御線ＭＳＴの実際の電位、選択スイッチ制御線ＳＥＬの実際の電位、ｋ列目の青のデータ線ＤＡＴＢ（ｋ）の実際の電位、ｋ列目と異なるｘ列目の青のデータ線ＤＡＴＢ（ｘ）の実際の電位を示す。
【００４１】
一水平期間の間ずっと、データ信号の書込み対象となる画素行に対応する選択スイッチ制御線ＳＥＬにハイレベルの電位が供給され、選択スイッチＳＴＲはその間オンとなる。選択スイッチ制御線ＳＥＬの電位がハイレベルとなった後に、ＲＧＢ切替制御線ＣＬＡにハイレベルの電位が供給され、データ線駆動回路ＸＤＶから統合データ線ＤＡＴＩを介して赤のデータ線ＤＡＴＲにデータ信号が供給され、その電位はデータ線ＤＡＴＲの寄生容量に充電されると同時に、赤の画素回路ＰＣに含まれるすべての記憶容量ＭＣＰの一端にデータ信号の電位が印加される。次にＲＧＢ切替制御線ＣＬＢにハイレベルの電位が供給されて緑のデータ線ＤＡＴＧにデータ信号が供給され、緑の画素回路ＰＣに含まれるすべての記憶容量ＭＣＰの一端にデータ信号の電位が印加される。次にＲＧＢ切替制御線ＣＬＣにハイレベルの電位が供給されて青のデータ線ＤＡＴＢにデータ信号が供給され、青の画素回路ＰＣに含まれるすべての記憶容量ＭＣＰの一端にデータ信号の電位が印加される。各データ線に書き込まれた電位は各データ線の寄生容量により保持され、各ＲＧＢ切替制御線がオフレベルとなった後もデータ電位を保持する。このようにデータ信号がデータ線ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢに順に供給されるタイミング（データ信号印加タイミング）には、データ信号の変化に伴いスイッチ制御線の電位が変化する。これについては後述する。
【００４２】
その後点灯スイッチ制御線ＩＬＭとリセットスイッチ制御線ＲＥＳの電位がハイレベルになり、点灯制御スイッチＩＴＲとリセットスイッチＲＴＲがオンとなる。すると記憶容量ＭＣＰに充電されていた電荷がリセットされる。その後すぐに点灯スイッチ制御線ＩＬＭがローレベルになり点灯制御スイッチＩＴＲがオフになり、ゲート−ソース間の電位差が閾値電圧に相当するまで駆動トランジスタＤＴＲに電流が流れる。この操作により駆動トランジスタの閾値電圧のばらつきをリセットすることができる。
【００４３】
その後リセットスイッチ制御線ＲＥＳの電位がハイレベルからローレベルに変わると、記憶容量ＭＣＰの駆動トランジスタＤＴＲのゲート側の電荷が閉じ込められ、各記憶容量の両端に生じた電位差が次の発光期間まで記憶される。なお、書込み期間では検査スイッチ制御線ＭＳＴの電位はローレベルである。
【００４４】
ここで、表示領域ＤＡ内では各データ線ＤＡＴは複数のスイッチ制御線と交差しており、その交差している箇所では寄生容量が生じている。それにより、データ信号印加タイミングにはあるデータ線ＤＡＴの電位の変化によりスイッチ制御線の電位が変動し、そのスイッチ制御線の電位の変動により、他のデータ線ＤＡＴの電位も変動する現象が生じる。図６ではデータ信号印加タイミングのうちＲＧＢ切替スイッチＤＳＢがオンとなるタイミングには、ＤＡＴＢ（ｋ）に白を表示するための高い電位が供給される。すると寄生容量によりリセットスイッチ制御線ＲＥＳ、点灯スイッチ制御線ＩＬＭおよび検査スイッチ制御線ＭＳＴの電位も一時的に高くなり、その後、各スイッチ制御線から電荷の供給を受けて一定の時間をかけて本来の電位に戻っていく。この電位の戻りが遅いと、データ線ＤＡＴＢ（ｋ）にデータ信号の供給が停止する時点で本来の電位との差Ｖｄｌが生じる。この時点ではデータ線ＤＡＴＢには外部から電位が供給されないため、スイッチ制御線の電位が本来の電位に戻る際にデータ線ＤＡＴＢの電位は寄生容量による影響を受けて電位差Ｖｄｋだけ低下してしまう。その後リセットスイッチ制御線ＲＥＳの電位をローレベルにし、リセットスイッチＲＴＲをオフにする際に理想的な電位に対して電位差Ｖｄｋの分だけ記憶容量ＭＣＰに記憶される電位がずれ、表示される輝度がその分変化する。また、他のデータ線ＤＡＴＢ（ｘ）についても同様の理由で理想的な電位に対して電位差Ｖｄｎの分だけ記憶容量ＭＣＰに記憶される電位がずれ、表示される輝度がその分変化する。電位差Ｖｄｎの大きさは電位差Ｖｄｋと概ね等しくなる。
【００４５】
ここで、図４に示す第１から第４の低電源電位供給線ＶＳＳ１〜ＶＳＳ４、第１から第３の高電源電位供給線ＶＤＤ１〜ＶＤＤ３の幅について説明する。第１の低電源電位供給線ＶＳＳ１の太さは４８μｍ、第１の高電源電位供給線ＶＤＤ１の太さは５２μｍ、第２から第４の低電源電位供給線ＶＳＳ２〜ＶＳＳ４の太さは２０μｍ、第２および第３の高電源電位供給線ＶＤＤ２，ＶＤＤ３の太さは２０μｍである。第１のバッファアンプＢＦ１（スイッチ制御信号供給回路）への電源供給に着目すると、第１の低電源電位供給線ＶＳＳ１からスイッチ制御信号供給回路に第１の電源電位が供給されている。第１の低電源電位供給線ＶＳＳ１を以下ではスイッチ制御信号回路に第１の電位を供給する第１の電源線と呼ぶ。次に、第１の高電源電位供給線ＶＤＤ１からスイッチ制御信号供給回路に第２の電源電位が供給されている。ここで第１の高電源電位供給線ＶＤＤ１は第２のバッファアンプＢＦ２にも電源を供給している。第１の高電源電位供給線ＶＤＤ１は、スイッチ制御信号回路に第２の電源電位を供給する線（第２の電源線）と、第２のバッファアンプＢＦ２に電源を供給する電源線とが統合されて設けられたものである。第１の高電源電位供給線ＶＤＤ１のうち後者の電源線に相当する部分の太さは、第２の低電源電位供給線ＶＳＳ２の太さと同じと考えられる。第２のバッファアンプＢＦ２の回路構成も他の回路構成（例えば、図５に記載の回路構成）と同様であり、第２のバッファアンプＢＦ２の構成から第１電源電位、第２電源電位ともに流れる電流の量は同じ程度と考えられるためである。よって、第１の高電源電位供給線ＶＤＤ１のうち第２の電源線に相当する部分の太さは、５２−２０＝３２μｍとなる。また、図１に示す低電源電位入力線ＶＳＳＷ（第３の電源線）および高電源電位入力線ＶＤＤＷ（第４の電源線）の太さは１５０μｍである。これらからわかるように、第１の電源線は第２の電源線より太く、また、第１の電源線は第２の電源線の１．５倍の太さである。
【００４６】
ここで、図６に示すＶｄｎにより記憶容量ＭＣＰに記憶される電位差が変化するため、それが大きくなれば表示階調の変化が生じ、表示品質が劣化する。図７は、第１の電源線と第２の電源線の太さを同じにした有機ＥＬ表示装置で起きる画質劣化の例を示す図である。表示領域ＤＡには、矩形の白領域ＢＡとその周辺のグレー領域ＷＡとを表示するようにデータ線信号が供給されている。データ線ＤＡＴＢ（ｋ）は表示領域ＤＡにおいて白領域ＢＡを貫くように上下方向に延びており、データ線ＤＡＴＢ（ｘ）は、表示領域ＤＡにおいて白領域ＢＡを貫かないように上下に延びている。従来の有機ＥＬ表示装置では、白領域ＢＡの上端部分から左右方向に周辺より輝度の低い横スメア線ＳＬ１が、白領域ＢＡの下端部分から左右方向に周辺より輝度の高い横スメア線ＳＬ２が表示される。
【００４７】
以下では、この第１の電源線および第２の電源線の幅と表示品質の関係について、モデル化した構成を元に計算して説明する。なお以下では、本実施形態にかかる有機ＥＬ表示装置の画素の解像度は６４０列×４８０行として計算している。
【００４８】
図８は、ある画素に発生する寄生容量と抵抗とを説明する図である。データ線ＤＡＴとスイッチ制御線との間には、１画素回路ＰＣあたり寄生容量Ｃｐｘｙが発生している。さらに各スイッチ制御線には１画素ＰＸあたりＲｐｘの大きさの抵抗がある。また、図示しないがスイッチ制御線にはデータ線ＤＡＴ以外の配線等との間に寄生容量Ｃｐｘｏが、データ線ＤＡＴにはスイッチ制御線以外の配線との間にも寄生容量Ｃｐｙｏが発生する。本実施形態の例では寄生容量Ｃｐｘｙが１画素回路あたり１ｆＦ、寄生容量Ｃｐｘｏが１画素回路あたり１７ｆＦ、寄生容量Ｃｐｙｏは１画素回路あたり１４ｆＦである。各スイッチ制御線に発生する１画素回路あたりの寄生容量Ｃｐｘは寄生容量Ｃｐｘｙに寄生容量Ｃｐｘｏを足した１８ｆＦである。各データ線ＤＡＴに発生する１画素回路あたりの寄生容量Ｃｐｙは寄生容量Ｃｐｘｙに寄生容量Ｃｐｙｏを足した１５ｆＦとなる。
【００４９】
図９は、データ信号印加タイミングにおけるスイッチ制御線に印加される電位を示す図である。本図の表にはデータ信号印加タイミングにおける、選択された画素行の各スイッチ制御線の電位Ｌｓｅｌと、選択されていない画素行の各スイッチ制御線の電位Ｌｎｓｌとが示されている。本図に示すように、選択された画素行でハイレベルの電位が供給されるのは選択スイッチ制御線ＳＥＬのみであり、他のスイッチ制御線にはローレベルの電位が供給される。選択されていない画素行ではどのスイッチ制御線にもローレベルの電位が供給される。
【００５０】
よって、データ信号印加タイミングにおいてハイレベルの電位が供給されるスイッチ制御線の数は１本、一方ローレベルの電位が供給されるスイッチ制御線の数Ｌは、選択されている画素行で該当するスイッチ制御線の数に、選択されていない画素行のスイッチ制御線の本数を足した１９１９（３＋４７９×４）本である。
【００５１】
図１０は、第１の電源線および第２の電源線に関する寄生容量と抵抗を示す図である。データ信号印加タイミングでは、ローレベルの電位が供給される各スイッチ制御線の一端が、第１のバッファアンプＢＦ１に含まれるトランジスタＴＲＮのオン抵抗ＲＯＮＮを介して第１の電源線に接続される。ハイレベルの電位が供給されるスイッチ制御線の一端は、第１のバッファアンプＢＦ１に含まれるトランジスタＴＲＰのオン抵抗ＲＯＮＰを介して第２の電源線に接続される。第１の電源線には、画素行に対応する部分ごとに抵抗ＲＶＳＳＵが生じる。第２の電源線には、画素行に対応する部分ごとに抵抗ＲＶＤＤＵが生じる。第１の電源線に第１の電源電位を供給する低電源電位入力線ＶＳＳＷには、抵抗ＲＶＳＳＷが生じる。第２の電源線に第２の電源電位を供給する高電源電位入力線ＶＤＤＷには、抵抗ＲＶＤＤＷが生じる。各スイッチ制御線には、画素回路ＰＣごとに寄生容量Ｃｐｘが生じ、画素ＰＸごとに抵抗Ｒｐｘが生じる。
【００５２】
図１１は、図１０に示す第１の電源線に関する寄生容量と抵抗の計算用モデルを示す図である。本図では全ての寄生容量が表示領域の中心に発生するとして図１０の構成をモデル化している。ここで行数をＮ、列数をＭとすると、第１の電源電位が低電源電位入力線ＶＳＳＷに入力されてから寄生容量までの抵抗の大きさＲｔは、以下の示す式で計算される。
【００５３】
Ｒｔ＝ＲＶＳＳＷ＋ＲＶＳＳＵ×（Ｎ／２）＋ＲＯＮＮ／Ｌ＋Ｒｐｘ×（Ｍ／２）／Ｌ
【００５４】
ここで、実際のＲＶＳＳＵおよびＲＶＤＤＷは３．５Ω、ＲＯＮＮおよびＲＯＮＰは６ｋΩ、ＲＶＳＳＵは０．１３８Ω、Ｒｐｘが２８．４Ωである。これらを代入して計算すると、抵抗Ｒｔは４４．５Ωとなる。次に寄生容量Ｃｔは以下に示す式で計算される。
【００５５】
Ｃｔ＝Ｃｐｘ×Ｍ×Ｌ×３
【００５６】
ここで、３を掛けているのは、１画素がＲＧＢの３つの画素回路で構成されているからであり、Ｃｐｘｙを用いずにＣｐｘとしているのは一度変化してしまったスイッチ制御線をもとの電位に戻すことを考慮しているからである。実際の値を代入すると、寄生容量Ｃｔは６６．３ｎＦとなる。ここで、図１１に示すモデルからわかるように、第１の電源線と、それに接続されるスイッチ制御線はＲＣ回路を構成している。このＲＣ回路の時定数τは、抵抗Ｒｔと寄生容量Ｃｔを掛けた値である２．９５μｓとなる。
【００５７】
次に、画質の劣化を起こさないように許容される時定数τについて検討する。データ線ＤＡＴに印加される電位に電位変化ΔＶｄが与えられた時のスイッチ制御線の電位変化ΔＶｌは、ΔＶｄ×Ｃｐｘｙ／Ｃｐｘで計算でき、電位変化ΔＶｄが５Ｖであれば、ΔＶｌは０．２７Ｖとなる。一方、スイッチ制御線の電位変化ΔＶｌによる他のデータ線の電位変化ΔＶｒは、ΔＶｌ×Ｃｐｘｙ／Ｃｐｙで計算できる。ΔＶｒの許容できる電位差は、２５６階調のうちの１階調の半分程度とすると、５Ｖ／２５６／２で約０．０１Ｖ以下であるから、ΔＶｌの許容できる電位差は０．０１×１５で０．１５Ｖ以下となる。当初の電位変動が０．２７Ｖで許容できる電位差が０．１５Ｖであることから、減衰率は０．１５／０．２７＝０．５５となり時定数τの時間が経過した際の減衰率（０．３６）よりも大きいことから、時定数τがデータ線ＤＡＴにデータ信号が供給される期間Ｔより小さければ画質の劣化は許容できると考えられる。ここで、本実施形態の例ではデータ信号が供給される期間Ｔは３μｓであり、時定数τは期間Ｔより小さいので、画質の劣化は許容範囲に抑えられている。
【００５８】
一方、第１の電源線と第２の電源線の太さが等しく、全体の幅を太くできない場合には、第１の電源線と第２の電源線の和が本実施形態の場合の第１の電源線と第２の電源線の和と同じになるため、第１の電源線および第２の電源線の幅は４０μｍとなる。これを代入して計算すると、抵抗Ｒｔは５１．０Ωとなり、時定数τは３．３８μｓとなる。これは期間Ｔより大きくなるため、許容範囲を外れているといえる。
【００５９】
こうすることにより、データ信号印加タイミングにおいて第１の電源線と第２の電源線との間で流れる電流に偏りが生じる場合に、多くの電流が流れる電源線の電源供給能力不足による問題を軽減することができる。また、第１の電源線および第２の電源線のうち太い方の幅が細い方の幅の１．５倍以上もあれば、電位変化が抑制されていることは十分に認識可能である。
【００６０】
なお、上述の実施形態では低電源電位入力線ＶＳＳＷの幅と高電源電位入力線ＶＤＤＷの幅とが同じとしているが、データ信号印加タイミングに流れる電流量に合わせて異ならせてもよい。より具体的には、第１電源電位および第２電源電位のうち、データ信号印加タイミングでより多くのスイッチ制御信号供給回路が出力する電位に対応する電源電位を供給する外部電源線の幅が、他方の外部電源線の幅より太くなっていてもよい。そうすれば、データ信号印加タイミングにおいて第１の電源線と第２の電源線との間で流れる電流に偏りが生じる場合に、多くの電流が流れる電源線の電源供給能力不足に伴う問題をより軽減することができる。
【００６１】
また、上述の例では１フレーム期間がデータ書込み期間と発光期間とで分かれていたが、データ書込み期間と発光期間とが分かれていない有機ＥＬ表示装置に本発明を適用してもよい。図１２は、各画素回路ＰＣの構成の他の例を示す回路図である。各画素回路ＰＣは、発光素子ＩＬと、発光素子ＩＬに流れる電流を制御する駆動トランジスタＤＴＲと、発光素子ＩＬの発光タイミングを制御する点灯制御スイッチＩＴＲと、データ信号供給時に駆動トランジスタＤＴＲとデータ線ＤＡＴとの間の電位差を記憶する記憶容量Ｃ１と、駆動トランジスタＤＴＲが流す電流量を制御する記憶容量Ｃ２と、記憶容量Ｃ１およびＣ２に貯まった電荷をリセットするリセットスイッチＲＴＲと、データ信号を入力する対象となる画素回路を選択する選択スイッチＳＴＲと、を含む。駆動トランジスタＤＴＲ、点灯制御スイッチＩＴＲ、リセットスイッチＲＴＲ、および選択スイッチＳＴＲはｐチャネル型の薄膜トランジスタである。発光素子ＩＬは有機ＥＬ素子である。
【００６２】
発光素子ＩＬのアノードは点灯制御スイッチＩＴＲを介して駆動トランジスタＤＴＲのドレイン電極に接続され、カソードは基準電位を供給する配線に接続される。駆動トランジスタＤＴＲのドレイン電極とゲート電極の間に、リセットスイッチＲＴＲが設けられる。駆動トランジスタＤＴＲのゲート電極とソース電極との間には、記憶容量Ｃ２が設けられる。記憶容量Ｃ１の一端が選択スイッチＳＴＲを介して駆動トランジスタＤＴＲのゲート電極と接続され、他端がこの画素回路ＰＣに対応するデータ線ＤＡＴと接続される。
【００６３】
画素行Ｐｒｏｗのそれぞれに対応して、選択スイッチ制御線ＳＬと、リセットスイッチ制御線ＡＺと、点灯スイッチ制御線ＡＺＢとが設けられている。選択スイッチ制御線ＳＬは、対応する画素行Ｐｒｏｗの画素回路ＰＣに含まれる選択スイッチＳＴＲのゲート電極に接続される。リセットスイッチ制御線ＡＺは、その画素回路ＰＣに含まれるリセットスイッチＲＴＲのゲート電極に接続される。点灯スイッチ制御線ＡＺＢは、その画素回路ＰＣに含まれる点灯制御スイッチＩＴＲのゲート電極と接続される。
【００６４】
ここで、垂直走査回路ＹＤＶは、画素行Ｐｒｏｗごとに３本あるスイッチ制御線にスイッチ制御信号を供給する点を除いて図２や図４で説明した例と同じである。また、データ線ＤＡＴは、図２の例とは異なりＲＧＢ切替スイッチＤＳＲ，ＤＳＧ，ＤＳＢや、統合データ線ＤＡＴＩを介すことなくデータ線駆動回路ＸＤＶに接続されている。
【００６５】
本実施形態に係る有機ＥＬ表示装置の動作について説明する。１フレーム期間においては、行ごとに画素回路ＰＣにデータ信号が書込まれ、データ信号が書き込まれた画素回路ＰＣは次のフレーム期間にデータ信号が書き込まれるまで発光する。１つの画素行Ｐｒｏｗを構成する画素回路ＰＣに含まれる記憶容量Ｃ１およびＣ２にデータ書込みの操作を行う期間を一水平期間（１Ｈ）と呼ぶ。
【００６６】
この有機ＥＬ表示装置の例では、一水平期間のはじめには選択スイッチ制御線ＳＬの電位がハイレベルからローレベルとなり、選択スイッチＳＴＲがオンになる。そして、リセットスイッチ制御線ＡＺの電位がローレベルとなりリセットスイッチＲＴＲがオンされると、駆動トランジスタＤＴＲはダイオード接続され、記憶容量Ｃ２に電位差が蓄えられる。次に点灯スイッチ制御線ＡＺＢの電位がハイレベルとなり点灯制御スイッチＩＴＲがオフになる。その後リセットスイッチ制御線ＡＺの電位がハイレベルとなりリセットスイッチＲＴＲがオフとなり、そのタイミングで映像の階調に応じたデータ信号が供給されると、記憶容量Ｃ１および記憶容量Ｃ２の直列回路には画素回路駆動電源線ＰＷＲからの電源電位とデータ信号の電位との電位差を生じる電荷が蓄えられる。このタイミングがデータ信号印加タイミングである。その後、選択スイッチ制御線ＳＬの電位がハイレベルとなり選択スイッチＳＴＲがオフとされ、さらに点灯スイッチ制御線ＡＺＢの電位がローレベルとなり点灯制御スイッチＩＴＲがオンとなると、発光素子ＩＬはデータ信号に応じた階調の光を発光する。
【００６７】
図１３は、図１２に示す画素回路を含む有機ＥＬ表示装置においてデータ信号印加タイミングにスイッチ制御線に印加される電位を示す図である。本図の表にはデータ信号印加タイミングにおける、選択された画素行の各スイッチ制御線の電位Ｌｓｅｌと、選択されずに発光している画素行の各スイッチ制御線の電位Ｌｉｌｍとが示されている。図に示すように、選択された画素行では、選択スイッチ制御線ＳＬにはローレベルの電位が供給され、リセットスイッチ制御線ＡＺと、点灯スイッチ制御線ＡＺＢにはハイレベルの電位が供給される。選択されている画素行Ｐｒｏｗではハイレベルの電位が供給されるのは選択スイッチ制御線ＳＥＬのみであり、他のスイッチ制御線にはローレベルの電位が供給される。選択されていない画素行Ｐｒｏｗでは、選択スイッチ制御線ＳＬとリセットスイッチ制御線ＡＺとにハイレベルの電位が供給され、点灯スイッチ制御線ＡＺＢにはローレベルの電位が供給される。
【００６８】
よって、データ信号印加タイミングにおいてハイレベルの電位が供給されるスイッチ制御線の数は選択されている画素行で該当するスイッチ制御線の数に、選択されていない画素行で該当するスイッチ制御線の本数を足した９６０（２＋４７９×２）本であり、一方ローレベルの電位が供給されるスイッチ制御線の数は、４８０（１＋４７９×１）本である。
【００６９】
この例では第１電源電位を供給する第１の電源線の太さが２７μｍであり、第２の電源電位を供給する第２の電源線の太さが５４μｍである。高い方の電源電位を供給する第２の電源線の幅は、低い方の電源電位を供給する第１の電源線の幅の１．５倍以上になっている。第１の電源線の幅と第２の電源線の幅の比は、第１の電源電位に対応する電位が供給されるスイッチ制御線の数と第２の電源電位が供給されるスイッチ制御線の数との比と同じになっている。こうするとはじめに説明した実施形態の例と同じように、データ信号印加タイミングにおいて第１の電源線と第２の電源線との一方に生じる電源供給能力不足を抑制し、それにより起きる問題を軽減することができる。
【符号の説明】
【００７０】
ＤＡ  表示領域、ＤＩＣ  ドライバ集積回路、ＦＰＣ  フレキシブルプリント基板、ＳＵＢ  アレイ基板、ＸＤＶ  データ線駆動回路、ＹＤＶ  垂直走査回路、ＣＬＡ，ＣＬＢ，ＣＬＣ  ＲＧＢ切替制御線、ＤＡＴ，ＤＡＴＲ，ＤＡＴＧ，ＤＡＴＢ  データ線、ＤＡＴＩ  統合データ線、ＤＳＲ，ＤＳＧ，ＤＳＢ  ＲＧＢ切替スイッチ、ＩＬＭ，ＡＺＢ  点灯スイッチ制御線、ＭＳＴ  検査スイッチ制御線、ＰＣ，ＰＣＲ，ＰＣＧ，ＰＣＢ  画素回路、Ｐｒｏｗ  画素行、ＰＷＲ  画素回路駆動電源線、ＰＸ  画素、ＲＥＳ，ＡＺ  リセットスイッチ制御線、ＳＥＬ，ＳＬ  選択スイッチ制御線、ＤＴＲ  駆動トランジスタ、ＩＬ  発光素子、ＩＴＲ  点灯制御スイッチ、ＭＣＰ，Ｃ１，Ｃ２，ＣＰＰ  記憶容量、ＭＴＲ  検査スイッチ、ＲＴＲ  リセットスイッチ、ＳＴＲ  選択スイッチ、ＴＲＮ，ＴＲＰ  トランジスタ、ＢＦ１，ＢＦ２，ＢＦＰ  バッファアンプ、ＣＫＢ１，ＣＫ１，ＣＫＢ２，ＣＫ２  クロック線、ＦＦ  フリップフロップ回路、ＧＡ，ＧＢ，ＧＣ，ＧＤ  タイミング制御線、ＧＳ  同時選択制御線、ＮＡ１  第１のＮＡＮＤ回路、ＮＡ２  第２のＮＡＮＤ回路、ＮＲ１  ＮＯＲ回路、ＮＴ１  第１のＮＯＴ回路、ＮＴ２  第２のＮＯＴ回路、ＮＴ３  第３のＮＯＴ回路、ＳＣＲ  スイッチ制御信号制御回路、ＶＤＤ１  第１の高電源電位供給線、ＶＤＤ２  第２の高電源電位供給線、ＶＤＤ３  第３の高電源電位供給線、ＶＳ  垂直スタート信号線、ＶＳＳ１  第１の低電源電位供給線、ＶＳＳ２  第２の低電源電位供給線、ＶＳＳ３  第３の低電源電位供給線、ＶＳＳ４  第４の低電源電位供給線、ＶＤＤＷ  高電源電位入力線、ＶＳＳＷ  低電源電位入力線、ＢＡ  白領域、ＷＡ  グレー領域、ＳＬ１，ＳＬ２  横スメア線、Ｃｐｘ，Ｃｐｘｙ  寄生容量、ＰＤＶ  電源線駆動回路、ＰＨ  駆動用電源供給線、ＰＬ  駆動用接地線、ＳＣＬ  スイッチ制御線、ＶＤＤ  高電源電位供給線、ＶＳＳ  低電源電位供給線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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