(57)【要約】      （修正有）【課題】DWB法における貼り合わせ時にIII-V族化合物半導体層が受けるダメージを小さくするとともに、受けたダメージの影響および界面準位の影響を低く抑え、高いキャリアの移動度を有するIII-V族MISFETを提供する。【解決手段】ベース基板１０２と第１絶縁体層１０４と半導体層１０６とを有し、ベース基板１０２、第１絶縁体層１０４および半導体層１０６が、ベース基板１０２、第１絶縁体層１０４、半導体層１０６の順に位置し、第１絶縁体層１０４が、アモルファス状金属酸化物またはアモルファス状金属窒化物からなり、半導体層が、第１結晶層１０８および第２結晶層１１０を含み、第１結晶層１０８および第２結晶層１１０が、ベース基板１０２の側から、第１結晶層１０８、第２結晶層１１０の順に位置し、第１結晶層１０８の電子親和力Ｅａ１が、第２結晶層１１０の電子親和力Ｅａ２より大きい半導体基板を提供する。【選択図】図１
2012195579.tif 000002
【特許請求の範囲】
【請求項１】
ベース基板と第１絶縁体層と半導体層とを有し、
前記ベース基板、前記第１絶縁体層および前記半導体層が、前記ベース基板、前記第１絶縁体層、前記半導体層の順に位置し、
前記第１絶縁体層が、アモルファス状金属酸化物またはアモルファス状金属窒化物からなり、
前記半導体層が、第１結晶層および第２結晶層を含み、
前記第１結晶層および前記第２結晶層が、前記ベース基板の側から、前記第１結晶層、前記第２結晶層の順に位置し、
前記第１結晶層の電子親和力Ｅａ１が、前記第２結晶層の電子親和力Ｅａ２より大きい
半導体基板。
【請求項２】
前記半導体層が、第３結晶層をさらに含み、
前記第１結晶層、前記第２結晶層および前記第３結晶層が、前記ベース基板の側から、前記第３結晶層、前記第１結晶層、前記第２結晶層の順に位置し、
前記第３結晶層の電子親和力Ｅａ３が、前記第１結晶層の電子親和力Ｅａ１より小さい
請求項１に記載の半導体基板。
【請求項３】
前記第１結晶層がＩｎｘ１Ｇａ１−ｘ１Ａｓ（０＜ｘ１＜１）からなり、
前記第２結晶層がＩｎｘ２Ｇａ１−ｘ２Ａｓ（０≦ｘ２＜１）からなり、前記第３結晶層がＩｎｘ３Ｇａ１−ｘ３Ａｓ（０≦ｘ３＜１）からなり、
ｘ１＞ｘ２、かつ、ｘ１＞ｘ３の関係を満足する
請求項１または請求項２に記載の半導体基板。
【請求項４】
前記半導体層の厚さが、２０ｎｍ以下である
請求項１から請求項３の何れか一項に記載の半導体基板。
【請求項５】
請求項１から請求項４のいずれか一項に記載の半導体基板を有する電界効果トランジスタであって、前記半導体層に電気的に接続されたソース電極およびドレイン電極を備える電界効果トランジスタ。
【請求項６】
前記半導体層が、前記ソース電極と接触するソース領域または前記ドレイン電極と接触するドレイン領域を有し、
前記ソース領域または前記ドレイン領域が、前記半導体層を構成するＩＩＩ族原子およびＶ族原子からなる群から選ばれた少なくとも１種の原子と金属原子との合金を含む
請求項５に記載の電界効果トランジスタ。
【請求項７】
前記金属原子がニッケル原子である
請求項６に記載の電界効果トランジスタ。
【請求項８】
前記半導体層の前記ベース基板とは反対の側にゲート電極を有し、
前記ソース領域の前記ドレイン領域側に位置する界面および前記ドレイン領域の前記ソース領域側に位置する界面が、前記ゲート電極と前記ベース基板に挟まれた前記半導体層の領域であるゲート電極下領域に形成されている
請求項６または請求項７に記載の電界効果トランジスタ。
【請求項９】
前記電界効果トランジスタがｎチャネル型電界効果トランジスタであり、
前記ソース領域または前記ドレイン領域は、ドナー不純物原子をさらに含む
請求項６から請求項８の何れか一項に記載の電界効果トランジスタ。
【請求項１０】
前記電界効果トランジスタがｐチャネル型電界効果トランジスタであり、
前記ソース領域または前記ドレイン領域は、アクセプタ不純物原子をさらに含む
請求項６から請求項８の何れか一項に記載の電界効果トランジスタ。
【請求項１１】
半導体層形成基板上に半導体層をエピタキシャル結晶成長法により形成する半導体層形成ステップと、
前記半導体層上に第１絶縁体層を原子層堆積法により成膜する第１絶縁体層形成ステップと、
前記第１絶縁体層上にベース基板を接合する接合ステップと、
前記半導体層形成基板を除去する除去ステップと、を備え、
前記半導体層形成ステップが、第２結晶層をエピタキシャル結晶成長法により形成する第１ステップと、前記第１ステップの後に、前記第２結晶層の電子親和力Ｅａ２より大きい電子親和力Ｅａ１を有する第１結晶層をエピタキシャル結晶成長法により形成する第２ステップと、を有する
半導体基板の製造方法。
【請求項１２】
前記半導体層形成ステップが、前記第２ステップの後に、前記第１結晶層の電子親和力Ｅａ１より小さい電子親和力Ｅａ３を有する第３結晶層をエピタキシャル結晶成長法により形成する第３ステップをさらに有する
請求項１１に記載の半導体基板の製造方法。
【請求項１３】
請求項１１または請求項１２に記載の半導体基板の製造方法により製造された前記半導体基板の前記半導体層上に、原子層堆積法により第２絶縁体層を成膜するステップと、
前記第２絶縁体層上にゲート電極を形成するステップと、
前記ゲート電極が形成された領域以外の前記第２絶縁体層の一部をエッチングして、前記半導体層に達する開口を形成するステップと、
前記開口の底部において前記半導体層に接する金属膜を形成するステップと、
前記金属膜を熱処理して、前記金属膜と接する前記半導体層の部分にソース領域またはドレイン領域の少なくとも一方を形成するステップと、
を備えた電界効果トランジスタの製造方法。
【請求項１４】
前記ソース領域または前記ドレイン領域の少なくとも一方を形成するステップにおいて、前記熱処理の温度および時間から選択された１以上の条件を制御して、前記ソース領域の前記ドレイン領域側に位置する界面および前記ドレイン領域の前記ソース領域側に位置する界面から選択された１以上の界面の位置を、前記ゲート電極と前記ベース基板に挟まれた前記半導体層の領域であるゲート電極下領域に形成するよう制御する
請求項１３に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板、電界効果トランジスタ、半導体基板の製造方法および電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
III-V族化合物半導体層をチャネル層に用いるIII-V族MISFET（Metal-Insulator-Semiconductor Field-Effect Transistor）は、電子移動度が高く、高周波動作および大電力動作に適したスイッチングデバイスとして期待されている。また、III-V族MISFETは、シリコンをチャネル材料に用いるSi CMOSFET（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）の代替素子として有望視されている。III-V族MISFETで相補型素子を構成し、LSI（Large Scale Integration）を製造する場合、既存製造装置および既存工程が利用できることを考慮すれば、シリコン基板上にIII-V族MISFETを形成することが好ましい。
【０００３】
なお、III-V族化合物半導体層をチャネル層に用いるMISFETは、非特許文献１〜２に記載されている。また、半導体と絶縁体の界面に形成されるエネルギー準位（本明細書中では「界面準位」という）の低減には、例えば化合物半導体の表面を硫化物で処理することが有効であることが非特許文献３に記載されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ren, F. et al. Demonstration of enhancement-mode p- and n-channel GaAs MOSFETs with Ga2O3(Gd2O3) As gate oxide. Solid State Electron. 41, 1751-1753 (1997).
【非特許文献２】Chin, H. C. et al. Silane-ammonia surface passivation for gallium arsenide surface-channel n-MOSFETs. IEEE Electron Device Lett. 30, 110-112 (2009).
【非特許文献３】S.Arabasz,et al.著,Vac.80巻(2006年)、888ページ
【発明の概要】
【発明が解決しようとする課題】
【０００５】
III-V族MISFETをシリコン基板上に製造するには、シリコン基板上にIII-V族化合物半導体層を形成する必要がある。しかし、III-V族化合物半導体層とシリコン基板との格子ミスマッチが大きいので、高品質なIII-V族化合物半導体層をエピタキシャル結晶成長により形成することは困難である。
【０００６】
一方、光デバイスの集積化技術として知られているDWB(direct wafer bonding)法、即ち基板を直接貼り合わせる方法、を利用してシリコン基板上にIII-V族化合物半導体層を形成することが考えられる。しかしDWB法では、シリコン基板とIII-V族化合物半導体層とを貼り合わせることにより、III-V族化合物半導体層に結晶欠陥の発生などのダメージが加わる場合がある。当該ダメージの大きさが、III-V族化合物半導体層をMISFETのチャネル層として使用する場合に許容できるダメージの大きさを超えてしまうと、当該III-V族化合物半導体層をMISFETのチャネル層として使用することが困難になる。特に、III-V族化合物半導体層の厚さが極めて薄い極薄膜ボディ構造のMISFETでは、III-V族化合物半導体層へのダメージがより顕著になる。
【０００７】
さらに、III-V族MISFETの性能をさらに高める要請が強い。特に、高いキャリアの移動度を実現する要請は強い。チャネル層とゲート絶縁層との界面に界面準位があり、そこにキャリアがトラップされると、クーロン散乱等によりキャリアの移動度が低下するので、界面準位をさらに低減することが望ましい。また、MIS界面が、ある程度高い界面準位密度を有しても、当該界面準位の影響を低く抑える方策を施すことで、FETの性能を高めることが望まれる。
【０００８】
本発明の目的は、DWB法における貼り合わせ時にIII-V族化合物半導体層が受けるダメージを小さくするとともに、受けたダメージの影響および界面準位の影響を低く抑え、高いキャリアの移動度を有するIII-V族MISFETを提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の第１の態様においては、ベース基板と第１絶縁体層と半導体層とを有し、前記ベース基板、前記第１絶縁体層および前記半導体層が、前記ベース基板、前記第１絶縁体層、前記半導体層の順に位置し、前記第１絶縁体層が、アモルファス状金属酸化物またはアモルファス状金属窒化物からなり、前記半導体層が、第１結晶層および第２結晶層を含み、前記第１結晶層および前記第２結晶層が、前記ベース基板の側から、前記第１結晶層、前記第２結晶層の順に位置し、前記第１結晶層の電子親和力Ｅａ１が、前記第２結晶層の電子親和力Ｅａ２より大きい半導体基板を提供する。
【００１０】
前記半導体層が、第３結晶層をさらに含んでもよく、この場合、前記第１結晶層、前記第２結晶層および前記第３結晶層が、前記ベース基板の側から、前記第３結晶層、前記第１結晶層、前記第２結晶層の順に位置し、前記第３結晶層の電子親和力Ｅａ３が、前記第１結晶層の電子親和力Ｅａ１より小さい。前記第１結晶層としてＩｎｘ１Ｇａ１−ｘ１Ａｓ（０＜ｘ１＜１）が例示でき、前記第２結晶層としてＩｎｘ２Ｇａ１−ｘ２Ａｓ（０≦ｘ２＜１）が例示でき、前記第３結晶層としてＩｎｘ３Ｇａ１−ｘ３Ａｓ（０≦ｘ３＜１）が例示でき、ｘ１＞ｘ２、かつ、ｘ１＞ｘ３の関係を満足することが好ましい。前記半導体層の厚さは、２０ｎｍ以下であることが好ましい。
【００１１】
本発明の第２の態様においては、前記した半導体基板を有し、前記半導体層に電気的に接続されたソース電極およびドレイン電極を備える電界効果トランジスタを提供する。
【００１２】
前記半導体層が、前記ソース電極と接触するソース領域または前記ドレイン電極と接触するドレイン領域を有し、この場合、前記ソース領域または前記ドレイン領域が、前記半導体層を構成するＩＩＩ族原子およびＶ族原子からなる群から選ばれた少なくとも１種の原子と金属原子との合金を含んでもよい。前記金属原子はニッケル原子であることが好ましい。前記半導体層の前記ベース基板とは反対の側にゲート電極を有し、前記ソース領域の前記ドレイン領域側に位置する界面および前記ドレイン領域の前記ソース領域側に位置する界面が、前記ゲート電極と前記ベース基板に挟まれた前記半導体層の領域であるゲート電極下領域に形成されていることが好ましい。これにより、チャネル長１００ｎｍ以下のプレーナ型ＭＯＳＦＥＴを作製することができる。前記電界効果トランジスタがｎチャネル型電界効果トランジスタである場合、前記ソース領域または前記ドレイン領域は、ドナー不純物原子をさらに含んでもよい。前記電界効果トランジスタがｐチャネル型電界効果トランジスタである場合、前記ソース領域または前記ドレイン領域は、アクセプタ不純物原子をさらに含んでもよい。
【００１３】
本発明の第３の態様においては、半導体層形成基板上に半導体層をエピタキシャル結晶成長法により形成する半導体層形成ステップと、前記半導体層上に第１絶縁体層を原子層堆積法により成膜する第１絶縁体層形成ステップと、前記第１絶縁体層上にベース基板を接合する接合ステップと、前記半導体層形成基板を除去する除去ステップと、を備え、前記半導体層形成ステップが、第２結晶層をエピタキシャル結晶成長法により形成する第１ステップと、前記第１ステップの後に、前記第２結晶層の電子親和力Ｅａ２より大きい電子親和力Ｅａ１を有する第１結晶層をエピタキシャル結晶成長法により形成する第２ステップと、を有する半導体基板の製造方法を提供する。
【００１４】
前記半導体層形成ステップが、前記第２ステップの後に、前記第１結晶層の電子親和力Ｅａ１より小さい電子親和力Ｅａ３を有する第３結晶層をエピタキシャル結晶成長法により形成する第３ステップをさらに有してもよい。
【００１５】
本発明の第４の態様においては、前記した半導体基板の製造方法により製造された前記半導体基板の前記半導体層の上に、原子層堆積法により第２絶縁体層を成膜するステップと、前記第２絶縁体層の上にゲート電極を形成するステップと、前記ゲート電極が形成された領域以外の前記第２絶縁体層の一部をエッチングして、前記半導体層に達する開口を形成するステップと、前記開口の底部において前記半導体層に接する金属膜を形成するステップと、前記金属膜を熱処理して、前記金属膜と接する前記半導体層の部分にソース領域またはドレイン領域の少なくとも一方を形成するステップと、を備えた電界効果トランジスタの製造方法を提供する。なお、「開口の底部において半導体層に接する」は、「開口により露出する半導体層に接する」を意味する。
【００１６】
前記ソース領域または前記ドレイン領域の少なくとも一方を形成するステップにおいて、前記熱処理の温度および時間から選択された１以上の条件が制御でき、当該条件の制御により、前記ソース領域の前記ドレイン領域側に位置する界面および前記ドレイン領域の前記ソース領域側に位置する界面から選択された１以上の界面の位置を、前記ゲート電極と前記ベース基板に挟まれた前記半導体層の領域であるゲート電極下領域に形成するよう制御できる。
【図面の簡単な説明】
【００１７】
【図１】半導体基板１００の断面を示す。
【図２】半導体基板１００の製造過程における断面を示す。
【図３】半導体基板１００の製造過程における断面を示す。
【図４】半導体基板１００の製造過程における断面を示す。
【図５】電界効果トランジスタ２００の断面を示す。
【図６】電界効果トランジスタ２００の製造過程における断面を示す。
【図７】電界効果トランジスタ２００の製造過程における断面を示す。
【図８】電界効果トランジスタ２００の製造過程における断面を示す。
【図９】半導体基板３００の断面を示す。
【図１０】電界効果トランジスタ４００の断面を示す。
【図１１】電界効果トランジスタ５００の断面を示す。
【図１２】電界効果トランジスタ６００の断面を示す。
【図１３】実施例１の電界効果トランジスタの断面TEM写真を示す。
【図１４】実施例１の電界効果トランジスタのＩｄ−Ｖｇ特性を示す。
【図１５】実施例１の電界効果トランジスタのＩｄ−Ｖｄ特性を示す。
【図１６】実施例１の電界効果トランジスタの移動度を示す。
【図１７】実施例１の電界効果トランジスタのＩｄ−Ｖｇ特性を示す。
【図１８】実施例１の電界効果トランジスタのＩｄ−Ｖｇ特性を示す。
【図１９】実施例１の電界効果トランジスタの移動度を示す。
【図２０】実施例１の電界効果トランジスタの移動度のチャネル層厚さ依存性を示す。
【図２１】実施例２の電界効果トランジスタの断面TEM写真を示す。
【図２２】実施例２の電界効果トランジスタのＩｄ−Ｖｇ特性を示す。
【図２３】実施例２の電界効果トランジスタの移動度を示す。
【図２４】実施例３の電界効果トランジスタの断面TEM写真を示す。
【図２５】実施例３の電界効果トランジスタの断面TEM写真を示す。
【図２６】実施例３の電界効果トランジスタのＩｄ−Ｖｇ特性を示す。
【図２７】実施例３の電界効果トランジスタのＩｄ−Ｖｄ特性を示す。
【図２８】電界効果トランジスタのサブスレッショルド（S.S.）値のチャネル長依存性を示す。
【図２９】電界効果トランジスタのドレイン電圧による障壁低下効果（ＤＩＢＬ）値のチャネル長依存性を示す。
【図３０】実施例３の電界効果トランジスタのしきい値（Ｖｔｈ）のチャネル長依存性を示す。
【図３１】実施例３の電界効果トランジスタのS.S.値のチャネル長依存性を示す。
【図３２】実施例３の電界効果トランジスタのＤＩＢＬ値のチャネル長依存性を示す。
【図３３】実施例３の電界効果トランジスタのオン電流・オフ電流特性を示す。
【図３４】実施例３の電界効果トランジスタのオン電流のＤＩＢＬ依存性を示す。
【図３５】実施例３の電界効果トランジスタのトータル抵抗値のチャネル長依存性を示す。
【図３６】実施例３および参照例における電界効果トランジスタのS.S.値のチャネル長依存性を示す。
【図３７】実施例３および参照例における電界効果トランジスタのＤＩＢＬ値のチャネル長依存性を示す。
【発明を実施するための形態】
【００１８】
図１は、半導体基板１００の断面を示す。半導体基板１００は、ベース基板１０２と第１絶縁体層１０４と半導体層１０６を有する。ベース基板１０２、第１絶縁体層１０４および半導体層１０６は、ベース基板１０２、第１絶縁体層１０４、半導体層１０６の順に位置する。
【００１９】
ベース基板１０２として、表面がシリコン結晶である基板が挙げられる。表面がシリコン結晶である基板として、シリコン基板またはＳＯＩ（Silicon on Insulator）基板が挙げられ、安価なシリコン基板が生産上好ましい。ベース基板１０２として表面がシリコン結晶である基板を用いることで、既存の製造装置および既存の製造プロセスが利用でき、研究開発および製造の効率を高めることができる。ベース基板１０２は、表面がシリコン結晶である基板に限られず、ガラス、セラミックス等の絶縁体基板、金属等の導電体基板または炭化シリコン等の半導体基板であってもよい。
【００２０】
第１絶縁体層１０４は、アモルファス状金属酸化物またはアモルファス状金属窒化物からなる。第１絶縁体層１０４として、Ａｌ２Ｏ３、ＳｉＯ２、ＡｌＮ、ＡｌＯＮ、ＨｆＯ２、ＨｆＳｉＯＮ、ＺｒＯ２、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＴａ２Ｏ５のうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層が挙げられる。
【００２１】
後に説明するように、半導体層１０６は、貼り合せ法により、ベース基板１０２上に第１絶縁体層１０４を介して形成される。よって、第１絶縁体層１０４の表面は、平坦であることが望ましい。第１絶縁体層１０４は、原子層堆積法（ＡＬＤ法）により形成した金属酸化物もしくは金属窒化物、または熱酸化により形成したＳｉＯ２からなることが好ましい。表面平坦性の指標として、ＡＦＭ（Atomic Force Microscope）を用いて観察した表面粗さのＲＭＳ（Root Mean Square）値を用いることができ、第１絶縁体層１０４の表面のＲＭＳ値は１ｎｍ以下であることが好ましい。第１絶縁体層１０４を原子層堆積法（ＡＬＤ法）により形成することにより、表面が平坦なアモルファス状のＡｌ２Ｏ３、ＳｉＯ２、ＡｌＮ、ＡｌＯＮ、ＨｆＯ２、ＨｆＳｉＯＮ、ＺｒＯ２、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＴａ２Ｏ５から選択された１以上の層からなる第１絶縁体層１０４を形成することができる。また、第１絶縁体層１０４を熱酸化法により形成することにより、表面が平坦なアモルファス状のＳｉＯ２を形成することができる。ＳｉＯ２およびＡｌ２Ｏ３は熱的安定性が高いため、第１絶縁体層１０４にＳｉＯ２およびＡｌ２Ｏ３から選択された１以上の絶縁層を用いることで、プロセス耐性（後の工程に高い基板温度でのプロセスが適用できる製造工程上の利点）を高くすることができ、より好ましい。
【００２２】
また、ベース基板１０２と半導体層１０６とを直接貼り合わせると、ベース基板１０２と半導体層１０６との間の格子定数の差に起因する応力が発生することがあり、当該応力により、半導体層１０６に結晶欠陥が生じる場合がある。これに対し本例の半導体基板１００は、ベース基板１０２と半導体層１０６の間に、アモルファス状金属酸化物またはアモルファス状金属窒化物からなる第１絶縁体層１０４を有する。第１絶縁体層１０４は、結晶構造を有しないので、本例の半導体基板１００では、ベース基板１０２と半導体層１０６との間の格子定数の差に起因する応力は緩和される。よって、半導体層１０６に結晶欠陥が生じにくくなる。このように、ベース基板１０２と半導体層１０６との間にアモルファス状の第１絶縁体層１０４を配置することで、製造過程における半導体層１０６へのダメージを小さくすることができる。
【００２３】
半導体層１０６は、ＩＩＩ−Ｖ族化合物半導体からなる。半導体基板１００がＩＩＩ−Ｖ族化合物半導体からなる半導体層１０６を有することで、ベース基板１０２上に移動度の大きい高性能なＭＩＳＦＥＴを形成できる。
【００２４】
半導体層１０６の厚さは、２０ｎｍ以下の範囲内であることが好ましい。半導体層１０６の厚さを２０ｎｍ以下とすることで極薄膜ボディのＭＩＳＦＥＴを構成できる。極薄膜ボディのＭＩＳＦＥＴは、短チャネル効果を抑制し、リーク電流を減少することができる。半導体層１０６の厚さは、１０ｎｍ以下とすることが、より好ましい。
【００２５】
第１絶縁体層１０４と半導体層１０６が接して位置する場合、半導体層１０６は、第１絶縁体層１０４と接する面において、硫黄原子で終端されていてもよい。この場合、第１絶縁体層１０４と半導体層１０６との界面における界面準位密度を減少できる。
【００２６】
半導体層１０６は、第１結晶層１０８および第２結晶層１１０を含む。第１結晶層１０８および第２結晶層１１０は、ベース基板１０２の側から、第１結晶層１０８、第２結晶層１１０の順に位置する。第１結晶層１０８は、第２結晶層１１０に格子整合または擬格子整合する。そして第１結晶層１０８の電子親和力Ｅａ１が、第２結晶層１１０の電子親和力Ｅａ２より大きくなるよう第１結晶層１０８および第２結晶層１１０を形成する。第１結晶層１０８の電子親和力Ｅａ１を、第２結晶層１１０の電子親和力Ｅａ２より大きくすることで、キャリア電子が第１結晶層１０８に多く分布するようになる。すなわち、第２結晶層１１０の上に絶縁層を形成し、絶縁層と第２結晶層１１０との界面に界面準位が生じた場合であっても、界面準位によるキャリア電子の散乱が発生し難くなる。このため、半導体層１０６をチャネル層とする半導体素子を形成した場合に、当該チャネル層における電子移動度を大きくすることができる。
【００２７】
第１結晶層１０８としてＩｎＧａＡｓまたはＩｎＡｓが例示でき、この場合、第２結晶層１１０としてＩｎＧａＡｓＰが例示できる。第１結晶層１０８としてＩｎｘ１Ｇａ１−ｘ１Ａｓ（０＜ｘ１＜１）が例示でき、この場合、第２結晶層１１０としてＩｎｘ２Ｇａ１−ｘ２Ａｓ（０≦ｘ２＜１，ｘ１＞ｘ２）が例示できる。第１結晶層１０８としてＩｎｘ１Ｇａ１−ｘ１Ａｓ（０．５３≦ｘ１＜１）が例示でき、この場合、第２結晶層１１０としてＩｎｘ２Ｇａ１−ｘ２Ａｓ（０≦ｘ２＜０．５３）が例示できる。第１結晶層１０８としてＩｎ０．７Ｇａ０．３Ａｓが例示でき、この場合、第２結晶層１１０としてＩｎ０．３Ｇａ０．７Ａｓが例示できる。第１結晶層１０８としてＩｎＡｓが例示でき、この場合、第２結晶層１１０としてＩｎ０．３Ｇａ０．７Ａｓが例示できる。組成がＩｎｘ１Ｇａ１−ｘ１Ａｓである第1結晶層１０８のＩｎ組成ｘは、１または１に近い値であることが好ましい。Ｉｎ組成ｘの値が１に近いほど第1結晶層１０８を走行するキャリア（電子）の移動度が大きくなり、第1結晶層１０８をチャネルとする電界効果トランジスタのスイッチング速度を高くすることができる。
【００２８】
第１結晶層１０８の厚さは、１０ｎｍ以下の範囲内とすることができ、特に、５ｎｍ以下の範囲内であることが好ましい。第２結晶層１１０の厚さは、１０ｎｍ以下の範囲内とすることができ、特に、２ｎｍ〜５ｎｍの範囲内であることが好ましい。第２結晶層１１０の少なくとも一部に不純物がドーピングされていてもよい。
【００２９】
図２から図４は、半導体基板１００の製造過程における断面を示す。図２に示すように、半導体層形成基板１２０を用意し、半導体層形成基板１２０上に半導体層１０６をエピタキシャル結晶成長法により形成する。その後、半導体層１０６上に第１絶縁体層１０４を原子層堆積法により成膜する。
【００３０】
半導体層形成基板１２０として、ＩｎＰ基板が挙げられる。ＩｎＰ基板を半導体層形成基板１２０に用いることにより、高品質なIII-V族化合物の半導体層１０６を形成できる。
【００３１】
半導体層１０６は、第２結晶層１１０をエピタキシャル結晶成長法により形成した後、第１結晶層１０８をエピタキシャル結晶成長法により形成する。ここで第１結晶層１０８の電子親和力Ｅａ１が、第２結晶層１１０の電子親和力Ｅａ２より大きくなるよう第２結晶層１１０および第１結晶層１０８を形成する。
【００３２】
半導体層１０６のエピタキシャル成長法による形成には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を利用することができる。ＭＯＣＶＤ法において、ＩｎソースにはＴＭＩｎ（トリメチルインジウム）を、ＧａソースにはＴＭＧａ（トリメチルガリウム）を、ＡｓソースにはＡｓＨ３（アルシン）、ＰソースにはＰＨ３（ホスフィン）を用いることができる。キャリアガスには水素を用いることができる。反応温度は、３００℃から９００℃の範囲で、好ましくは４５０〜７５０℃の範囲で適宜選択できる。反応時間を適宜選択することでエピタキシャル成長層の厚さを制御することができる。
【００３３】
第１絶縁体層１０４を原子層堆積法（ＡＬＤ法）により形成することにより、第１絶縁体層１０４を平坦に形成することができるので、第１絶縁体層１０４と半導体層１０６との間の密着性が高まるとともに、第１絶縁体層１０４とベース基板１０２とを貼り合わせる工程において半導体層１０６へのダメージを軽減できる。貼り合わせ工程の詳細は、後述する。
【００３４】
図３に示すように、ベース基板１０２を別途用意し、第１絶縁体層１０４の表面とベース基板１０２の表面をアルゴンビーム１２２で活性化する。その後、図４に示すように、アルゴンビーム１２２で活性化した第１絶縁体層１０４の表面とベース基板１０２の表面を貼り合わせて接合する。貼り合わせは室温で行うことができる。なお、活性化はアルゴンビーム１２２で行う必要はなく、他の希ガス等のビームで行っても良い。その後、ＨＣｌ溶液等でエッチングすることにより、半導体層形成基板１２０を除去する。このようにして、図１に示す半導体基板１００を製造することができる。
【００３５】
なお貼り合わせの前に、ベース基板１０２の表面にＡＬＤ法による絶縁層を形成し、ベース基板１０２表面の絶縁層と第１絶縁体層１０４を接合しても良い。また、アルゴンビーム１２２等で活性化する代わりに、ベース基板１０２上の絶縁層の表面および第１絶縁体層１０４の表面を貼り合わせる前に親水化処理することができる。親水化処理した場合は、ベース基板１０２と第１絶縁体層１０４を貼り合わせた後に加熱することが好ましい。また、半導体層１０６の形成と第１絶縁体層１０４の形成との間に、半導体層１０６の表面を硫黄終端処理しても良い。
【００３６】
図５は、電界効果トランジスタ２００の断面を示す。電界効果トランジスタ２００は、図１に示した半導体基板１００を用いて形成される。電界効果トランジスタ２００は、半導体基板１００上にソース電極２０２およびドレイン電極２０４を備える。ソース電極２０２およびドレイン電極２０４は、半導体基板１００の半導体層１０６に、電気的に接続されている。半導体層１０６は、ソース領域２０６およびドレイン領域２０８を有する。ソース領域２０６はソース電極２０２と接触し、ドレイン領域２０８はドレイン電極２０４と接触する。電界効果トランジスタ２００は、半導体層１０６と第１絶縁体層１０４とが接する面と対向する半導体層１０６の他面に、第２絶縁体層２１０を有する。第２絶縁体層２１０は、半導体層１０６のうち、ソース領域２０６およびドレイン領域２０８に挟まれる領域上に設けられてよい。また、電界効果トランジスタ２００は、第２絶縁体層２１０上にゲート電極２１２を備える。第２絶縁体層２１０の一部はゲート絶縁膜として機能する。また、ソース領域２０６のドレイン領域２０８側に位置する界面、および、ドレイン領域２０８のソース領域２０６側に位置する界面の少なくとも一方が、ゲート電極２１２とベース基板１０２に挟まれた半導体層１０６の領域であるゲート電極下領域に形成される。ここで、ゲート電極２１２とベース基板１０２に挟まれた領域とは、ゲート電極２１２およびベース基板１０２の間において、ゲート電極２１２およびベース基板１０２の双方と重なる領域を指す。また、ソース領域２０６のドレイン領域２０８側に位置する界面とは、ソース領域２０６の界面のうち、ドレイン領域２０８との距離が最も近い界面を指してよい。また、ドレイン領域２０８のソース領域２０６側に位置する界面とは、ドレイン領域２０８の界面のうち、ソース領域２０６との距離が最も近い界面を指してよい。
【００３７】
ソース領域２０６またはドレイン領域２０８は、半導体層１０６を構成するＩＩＩ族原子およびＶ族原子からなる群から選ばれた少なくとも１種の原子と金属原子との合金を含む。すなわち、ソース領域２０６およびドレイン領域２０８の少なくとも一方（好ましくはソース領域２０６およびドレイン領域２０８の双方）は、半導体層１０６が上記した金属原子によりメタライズされた領域である。当該金属原子としてニッケル原子、コバルト原子が挙げられ、特にニッケル原子が好ましい。合金は、ニッケル原子およびコバルト原子からなる群から選ばれた少なくとも１種の原子と、ＩＩＩ族原子およびＶ族原子との合金が挙げられ、ＩＩＩ族原子、Ｖ族原子およびニッケル原子の３元素からなる合金であることが好ましい。
【００３８】
ソース領域２０６またはドレイン領域２０８が上記した合金を含むことから、ソース電極２０２とソース領域２０６とのコンタクト、および、ドレイン電極２０４とドレイン領域２０８とのコンタクトがオーミックコンタクトとなり、電界効果トランジスタ２００のオン電流を大きくすることができる。また、ソース・ドレイン間での抵抗が小さくなるので、チャネル抵抗を低くする必要がなく、ドーピング不純物原子の濃度を少なくできる。この結果、チャネル層でのキャリアの移動度を大きくすることができる。
【００３９】
電界効果トランジスタ２００がｎチャネル型電界効果トランジスタである場合、ソース領域２０６またはドレイン領域２０８は、ドナー不純物原子をさらに含んで良い。ドナー不純物原子として、Ｓｉ、Ｓ、ＳｅまたはＧｅが挙げられる。電界効果トランジスタ２００がｐチャネル型電界効果トランジスタである場合、ソース領域２０６またはドレイン領域２０８は、アクセプタ不純物原子をさらに含んで良い。アクセプタ不純物原子として、Ｚｎ、ＣまたはＭｇが挙げられる。
【００４０】
第２絶縁体層２１０と第２結晶層１１０の誘電率、膜厚および電子親和力は、数１の関係を満たすように選択することが好ましい。
（数１）
（ε１・ｄ０）／（ε０・ｄ１）＞（Ｖ―δ）／δ
ただし、ｄ０およびε０はゲート電極２１２と第１結晶層１０８とに挟まれたゲート下領域における第２絶縁体層２１０の厚さおよび比誘電率を示し、ｄ１およびε１はゲート下領域における第２結晶層１１０の厚さおよび比誘電率を示す。δは、第２結晶層１１０と第１結晶層１０８との電子親和力の差であり、δ＝Ｅａ１−Ｅａ２である。Ｖは、Ｖ＝Ｖｇ−Ｖｔで定義された電圧であり、Ｖｇは電界効果トランジスタ２００のゲート電極２１２に印加する電圧であり、Ｖｔは閾値電圧である。電圧Ｖは、閾値電圧以上の電圧をゲート電極２１２にかけて電界効果トランジスタ２００を動作させた場合に、ゲート下領域の第２結晶層１１０と第２絶縁体層２１０の積層構造の部分に印加される電圧として近似できる。
【００４１】
電界効果トランジスタ２００のソース電極２０２とドレイン電極２０４との間をキャリアが移動する状態において数１の関係を満たすことで、第１結晶層１０８と第２結晶層１１０の界面に多くのチャネル電子を誘起することができる。そのため、第２絶縁体層２１０と第２結晶層１１０との間に存在する界面準位の、チャネル電子への影響を低減できる。その結果、チャネル電子の移動度を高くすることができる。電界効果トランジスタ２００をＣＭＯＳ回路に用いる場合、電源電圧は０．４Ｖ以上１．０Ｖ以下であることが好ましい。
【００４２】
なお、数１の関係は、以下のとおりに導くことができる。ゲート下領域の第２結晶層１１０と第２絶縁体層２１０の積層構造の部分に電圧Ｖが印加されたとき、第２結晶層１１０での電圧降下ΔＶを数２で表すことができる。
（数２）
ΔＶ＝Ｖ×（ｄ１／ε１）／（（ｄ１／ε１）＋ｄ０／ε０）
ここでΔＶ＜δであれば多くのチャネル電子を第２絶縁体層２１０と第２結晶層１１０との間に誘起することができる。よって数３が得られる。
（数３）
Ｖ×（ｄ１／ε１）／（（ｄ１／ε１）＋ｄ０／ε０）＜δ
数３を整理することで数１が得られる。すなわち、数１の関係が満たされる場合に、第１結晶層１０８と第２結晶層１１０の界面に高移動度チャネル電子を誘起することができる。
【００４３】
図６から図８は、電界効果トランジスタ２００の製造過程における断面を示す。図６に示すように、半導体基板１００の上に原子層堆積法により第２絶縁体層２１０を形成し、ゲート電極２１２となる金属層２１１を形成する。図７に示すように、金属層２１１をパターニングしてゲート電極２１２を形成し、ゲート電極２１２をマスクにして第２絶縁体層２１０をパターニングする。すなわち、ゲート電極２１２が形成された領域以外の第２絶縁体層２１０の一部をエッチングして、半導体層１０６に達する開口を形成する。
【００４４】
さらに金属膜２２０を形成する。すなわち、開口の底部において半導体層１０６に接する金属膜２２０を形成する。金属膜２２０は、たとえばスパッタ法または蒸着法により形成できる。金属膜２２０として、ニッケル膜またはコバルト膜が挙げられ、ニッケル膜が好ましい。図８に示すように、金属膜２２０を熱処理して、金属膜２２０と接する半導体層１０６の部分にソース領域２０６またはドレイン領域２０８を形成する。未反応の金属膜２２０を除去した後、ソース領域２０６およびドレイン領域２０８の上にソース電極２０２およびドレイン電極２０４を各々形成し、図５の電界効果トランジスタ２００が製造できる。
【００４５】
なお、電界効果トランジスタ２００がＮチャネル型電界効果トランジスタである場合、金属膜２２０が、ニッケル原子およびドナー不純物原子（Ｓｉ等）を含んでもよい。電界効果トランジスタ２００がＰチャネル型電界効果トランジスタである場合、金属膜２２０が、ニッケル原子およびアクセプタ不純物原子（Ｚｎ等）を含んでもよい。金属膜２２０の熱処理は、ＲＴＡ（rapid thermal annealing）法により行うことが好ましい。ＲＴＡ法を用いる場合、好ましくはアニール温度を２５０℃とすることができる。上記のような方法によりソース領域２０６およびドレイン領域２０８をセルフアラインで形成できる。なお、ＲＴＡ法等によるアニール温度もしくはアニール時間またはその両方を制御することにより、金属膜２２０を構成する金属原子と、半導体層１０６を構成する半導体原子との横方向の反応を制御し、ソース領域２０６およびドレイン領域２０８の互いに対向する界面の位置を制御できる。すなわちソース領域２０６およびドレイン領域２０８のゲート電極下領域への進入の程度を制御できる。これにより、チャネル長が数十ｎｍ程度（１００ｎｍ以下）のプレーナ型ＭＯＳＦＥＴを容易に作製できる。
【００４６】
上記した半導体基板１００およびそれを用いた電界効果トランジスタ２００によれば、ＩｎＰからなる半導体層形成基板１２０上に半導体層１０６をエピタキシャル成長法により形成するので、半導体層１０６の品質を高くできる。またアモルファス状の第１絶縁体層１０４を介して半導体層１０６をベース基板１０２に貼り合わせるので、半導体層１０６の品質を高く維持できる。よって、このような半導体層１０６をチャネル層に用いる電界効果トランジスタ２００の性能を高めることができる。また半導体層１０６の厚さを極薄とすることでリーク電流を低減できる。またゲート絶縁膜に遠い第１結晶層１０８の電子親和力Ｅａ１をゲート絶縁膜に近い第２結晶層１１０の電子親和力Ｅａ２より大きくするので、チャネルを通過するキャリア電子の散乱が抑制され、チャネルにおけるキャリアの移動度を向上させることができる。さらに、電界効果トランジスタ２００のソース領域２０６およびドレイン領域２０８が金属化されているので、ソース・ドレイン間の抵抗を小さくできる。ソース・ドレイン間の抵抗が低減されるのでチャネル層へのドーピング量を減少することができ、キャリアの移動度を向上させることができる。
【００４７】
なお図９に示すように、半導体層１０６は、第３結晶層３０２をさらに含んでもよい。図９は、半導体基板３００の断面を示す。半導体基板３００は、半導体層１０６が第３結晶層３０２をさらに含むこと以外は、半導体基板１００と同一の構成を有してよい。半導体基板３００において、第１結晶層１０８、第２結晶層１１０および第３結晶層３０２が、ベース基板１０２の側から、第３結晶層３０２、第１結晶層１０８、第２結晶層１１０の順に積層されている。第３結晶層３０２の電子親和力Ｅａ３が、第１結晶層１０８の電子親和力Ｅａ１より小さくなるよう構成する。図１０は、半導体基板３００を用いた電界効果トランジスタ４００の断面を示す。電界効果トランジスタ４００は、半導体層１０６が第３結晶層３０２をさらに有すること以外は、電界効果トランジスタ２００と同一の構成を有してよい。
【００４８】
半導体基板３００および電界効果トランジスタ４００によれば、第３結晶層３０２を有するので、半導体層１０６内のキャリア電子が、半導体層１０６と第１絶縁体層１０４との間の界面から遠ざけられる。この結果、第１絶縁体層１０４と第３結晶層３０２の界面にある界面準位に起因したキャリア電子の散乱が抑制できる。その結果、キャリアの移動度が向上する。また、第１結晶層がＥａ２＜Ｅａ１、かつ、Ｅａ３＜Ｅａ１を満たす第２結晶層１１０と第３結晶層３０２に挟まれることによって、半導体層１０６中のチャネル電子が量子化される。そのため、半導体層１０６中の、チャネル電子の数が最大になる位置を半導体層１０６と第１絶縁体層１０４の界面および、半導体層１０６と第２絶縁体層２１０との界面から遠ざけることができる。よってキャリアの移動度が向上する。
【００４９】
第３結晶層３０２は、第１結晶層１０８に格子整合または擬格子整合する。第１結晶層１０８がＩｎＧａＡｓ、第２結晶層１１０がＩｎＧａＡｓＰである場合、第３結晶層３０２としてＩｎＧａＡｓＰが例示できる。第１結晶層１０８がＩｎｘ１Ｇａ１−ｘ１Ａｓ（０＜ｘ１＜１）、第２結晶層１１０がＩｎｘ２Ｇａ１−ｘ２Ａｓ（０≦ｘ２＜１，ｘ１＞ｘ２）である場合、第３結晶層３０２としてＩｎｘ３Ｇａ１−ｘ３Ａｓ（０≦ｘ３＜１，ｘ１＞ｘ３）が例示できる。第１結晶層１０８としてＩｎｘ１Ｇａ１−ｘ１Ａｓ（０．５３≦ｘ１＜１）が例示でき、この場合、第２結晶層１１０としてＩｎｘ２Ｇａ１−ｘ２Ａｓ（０≦ｘ２＜０．５３）が例示でき、第３結晶層３０２としてＩｎｘ３Ｇａ１−ｘ３Ａｓ（０≦ｘ３＜０．５３）が例示できる。なお、ｘ２＝ｘ３であってよい。第１結晶層１０８がＩｎ０．７Ｇａ０．３Ａｓ、第２結晶層１１０がＩｎ０．３Ｇａ０．７Ａｓである場合、第３結晶層３０２としてＩｎ０．３Ｇａ０．７Ａｓが例示できる。第１結晶層１０８がＩｎＡｓ、第２結晶層１１０がＩｎ０．３Ｇａ０．７Ａｓである場合、第３結晶層３０２としてＩｎ０．３Ｇａ０．７Ａｓが例示できる。
【００５０】
第３結晶層３０２の厚さは、２０ｎｍ以下の範囲内であることがよく、特に、２ｎｍ〜５ｎｍの範囲内であることが好ましい。第３結晶層３０２は、半導体層１０６の製造過程において、第１結晶層１０８を形成した後にエピタキシャル成長法により形成することができる。
【００５１】
上記した説明では、半導体基板の表面側にゲート電極２１２を有するフロントゲート型の電界効果トランジスタの例について説明したが、電界効果トランジスタは、図１１に示すようなバックゲート電極５０２を有する構造を採用しても良い。即ち図１１に示す電界効果トランジスタ５００は、図５または図１０に示した電界効果トランジスタ２００または電界効果トランジスタ４００の構成に対して、第２絶縁体層２１０およびゲート電極２１２を備えず、第１絶縁体層１０４とは逆側のベース基板１０２の面にバックゲート電極５０２を備える点で相違する。電界効果トランジスタ５００は、図５または図１０に示した電界効果トランジスタ２００または電界効果トランジスタ４００と同一のソース電極２０２、ドレイン電極２０４、ソース領域２０６、ドレイン領域２０８、半導体層１０６、第１絶縁体層１０４およびベース基板１０２を有してよい。また、電界効果トランジスタ５００においては、第１絶縁体層１０４の一部がゲート絶縁層として機能する。
【００５２】
また、図１２に示すように、電界効果トランジスタは、フロントゲート構造およびバックゲート構造の両構造を備えるダブルゲート構造を有しても良い。即ち、図１２に示す電界効果トランジスタ６００は、ベース基板１０２に備えられたバックゲート電極５０２と、半導体層１０６と第１絶縁体層１０４とが接する面と対向する半導体層１０６の他面に、第２絶縁体層２１０を介して備えられたゲート電極２１２とを備え、第１絶縁体層１０４および第２絶縁体層２１０の一部をゲート絶縁膜とする。電界効果トランジスタ６００は、図５または図１０に示した電界効果トランジスタ２００または電界効果トランジスタ４００と同一のソース電極２０２、ドレイン電極２０４、ソース領域２０６、ドレイン領域２０８、半導体層１０６、第１絶縁体層１０４およびベース基板１０２を有してよい。
【００５３】
（実施例１）
面方位（００１）のＩｎＰ基板上に、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法によりＩｎＧａＡｓ層をエピタキシャル成長し、ＩｎＧａＡｓ層上にＡＬＤ法によりＡｌ２Ｏ３層を形成した。別途シリコン基板上にＡＬＤ法によりＡｌ２Ｏ３層を形成した。ＩｎＰ基板とシリコン基板のそれぞれのＡｌ２Ｏ３層を親水化処理し、ＩｎＰ基板とシリコン基板とを貼り合わせた後、ＨＣｌ溶液によりＩｎＰを選択的に除去した。これによりＩｎＧａＡｓ層／Ａｌ２Ｏ３層（ＢＯＸ層）／シリコン基板からなる半導体基板を作成した。
【００５４】
上記半導体基板のＩｎＧａＡｓ層表面を、アセトン、ＮＨ４ＯＨ、（ＮＨ４）２Ｓで洗浄するとともに硫黄化処理をした後に、ＩｎＧａＡｓ層上に、１０ｎｍ厚さのＡｌ２Ｏ３層をＡＬＤ法により形成した。タンタルからなるゲート電極をスパッタ法で形成し、ポストメタライゼーションアニールを施した後、２０ｎｍ厚さのニッケル膜を形成した。ニッケル膜を２５０℃でＲＴＡ処理し、Ｎｉ−ＩｎＧａＡｓ合金のソース・ドレイン（S/D)を形成し、電界効果トランジスタを作成した。
【００５５】
ＩｎＧａＡｓ層が以下の５種類であるサンプル（１）から（５）を作成した。
（１）１０ｎｍ厚さのＩｎ０．７Ｇａ０．３Ａｓ（単層）
（２）５ｎｍ厚さのＩｎ０．７Ｇａ０．３Ａｓ（単層）
（３）Ｉｎ０．３Ｇａ０．７Ａｓ／Ｉｎ０．７Ｇａ０．３Ａｓ／Ｉｎ０．３Ｇａ０．７Ａｓの各厚さが２／１／３ｎｍである積層
（４）Ｉｎ０．３Ｇａ０．７Ａｓ／Ｉｎ０．７Ｇａ０．３Ａｓ／Ｉｎ０．３Ｇａ０．７Ａｓの各厚さが２／３／３ｎｍである積層
（５）Ｉｎ０．３Ｇａ０．７Ａｓ／Ｉｎ０．７Ｇａ０．３Ａｓ／Ｉｎ０．３Ｇａ０．７Ａｓの各厚さが２／５／３ｎｍである積層
なお、以下の図１３〜図２０において、（１）〜（２）のサンプルを「バッファなし」または「単チャネル」と称する場合があり、（３）〜（５）のサンプルを「バッファあり」と称する場合がある。ＩｎＧａＡｓ層の厚さを「ボディ厚さ」と称する場合があり、（３）〜（５）のサンプルにおいてＩｎ０．７Ｇａ０．３Ａｓの厚さを「チャネルの厚さ」と称する場合がある。
【００５６】
図１３は、サンプル（５）の断面ＴＥＭ写真である。各層の構造が適切に形成されていることがわかった。また、ゲート下のＮｉ−ＩｎＧａＡｓ合金のオーバーラップが適度であり、セルフアラインでＮｉ−ＩｎＧａＡｓ合金のソース・ドレインが形成できていることがわかった。
【００５７】
図１４は、サンプル（１）のＩｄ−Ｖｇ特性を示す。図１５は、サンプル（１）のＩｄ−Ｖｄ特性を示す。また、図１６は、サンプル（１）の移動度と電荷密度Nsとの関係を示す。図１６では、比較として、ソース・ドレインをＮｉ−ＩｎＧａＡｓ合金化せずにＩｎＧａＡｓチャネル（９ｎｍ厚さ）をヘビードープしたサンプルのデータも示した。図１４〜図１６を参照すると、サンプル（１）はチャネルドープ濃度が１×１０１６atoms/cm3と低いにも関わらず、高いオン電流が観測された。これはソース・ドレインをＮｉ−ＩｎＧａＡｓ合金化したことに起因すると思われる。図１５に示すように、サンプル（１）のＩｄ−Ｖｄ特性は良好である。図１６に示すように、ソース・ドレインをＮｉ−ＩｎＧａＡｓ合金化しない比較例と比べると、サンプル（１）の移動度は、約１．９倍の値を示した。Ｎｉ−ＩｎＧａＡｓ合金のソース・ドレインによる移動度向上の効果が確認できた。
【００５８】
図１７は、サンプル（５）のＩｄ−Ｖｇ特性を示す。３桁のオンオフ比と、１８３ｍＶ／ｄｅｃという低いサブスレッショルド係数が観測された。図１８は、サンプル（３）のＩｄ−Ｖｇ特性を示す。７桁のオンオフ比と、サブスレッショルド係数１０３ｍＶ／ｄｅｃという極めて良好な特性が観測された。図１９は、サンプル（５）の移動度を電荷密度Ｎｓとの関係で示す。図１９においては、比較として、サンプル（１）の値（バッファなし）およびＳｉ  ＭＯＳＦＥＴの値も示す。サンプル（５）の移動度は、Ｓｉ  ＭＯＳＦＥＴとの比較で４．２倍、サンプル（１）との比較で１．６倍という高い値を観測した。Ｉｎ０．３Ｇａ０．７Ａｓ／Ｉｎ０．７Ｇａ０．３Ａｓ／Ｉｎ０．３Ｇａ０．７Ａｓの積層チャネルによる移動度向上の効果を確認した。
【００５９】
図２０は、サンプル（１）から（５）の移動度のチャネル層厚さ依存性を示す。チャネル層の厚さ（トータルのボディ厚さ）が１０ｎｍを下回る付近から急激に移動度が低下するが、Ｉｎ０．３Ｇａ０．７Ａｓ／Ｉｎ０．７Ｇａ０．３Ａｓ／Ｉｎ０．３Ｇａ０．７Ａｓの積層チャネル構造（バッファあり）の場合、単層（バッファなし）に比較して薄いチャネル厚さでも高い移動度を維持できることが分かった。また、積層チャネル構造では、バルクの場合より移動度が高くなることが分かった。
【００６０】
（実施例２）
実施例１と同様に、面方位（００１）のＩｎＰ基板上に、ＭＯＶＰＥ法によりＩｎＧａＡｓ層をエピタキシャル成長し、ＩｎＧａＡｓ層上にＡＬＤ法によりＡｌ２Ｏ３層を形成した。別途シリコン基板上にＡＬＤ法によりＡｌ２Ｏ３層を形成した。ＩｎＰ基板とシリコン基板のそれぞれのＡｌ２Ｏ３層を親水化処理し、ＩｎＰ基板とシリコン基板とを貼り合わせた後、ＨＣｌ溶液によりＩｎＰを選択的に除去した。これによりＩｎＧａＡｓ層／Ａｌ２Ｏ３層（ＢＯＸ層）／シリコン基板からなる半導体基板を作成した。
【００６１】
上記半導体基板のＩｎＧａＡｓ層表面を、アセトン、ＮＨ４ＯＨ、（ＮＨ４）２Ｓで洗浄するとともに硫黄化処理をした後に、ＩｎＧａＡｓ層上に、１０ｎｍ厚さのＡｌ２Ｏ３層をＡＬＤ法により形成した。タンタルからなるゲート電極をスパッタ法で形成し、ポストメタライゼーションアニールを施した後、２０ｎｍ厚さのニッケル膜を形成した。ニッケル膜を２５０℃でＲＴＡ処理し、Ｎｉ−ＩｎＧａＡｓ合金のソース・ドレイン（S/D)を形成し、電界効果トランジスタを作成した。電界効果トランジスタのゲート長Ｌは５μｍでありゲート幅Ｗは１００μｍとした。
【００６２】
ＩｎＧａＡｓ層が以下の４種類であるサンプル（６）から（９）を作成した。
（６）Ｉｎ０．３Ｇａ０．７Ａｓ／ＩｎＡｓ／Ｉｎ０．３Ｇａ０．７Ａｓの各厚さが３／３／３ｎｍである積層
（７）Ｉｎ０．３Ｇａ０．７Ａｓ／Ｉｎ０．７Ｇａ０．３Ａｓ／Ｉｎ０．３Ｇａ０．７Ａｓの各厚さが３／５／３ｎｍである積層
（８）１０ｎｍ厚さのＩｎ０．７Ｇａ０．３Ａｓ（単層）
（９）２０ｎｍ厚さのＩｎ０．５３Ｇａ０．４７Ａｓ（単層）
なお、以下の図２１〜図２３において、（８）、（９）のサンプルを「バッファなし」または「単チャネル」と称する場合があり、（６）、（７）のサンプルを「バッファあり」と称する場合がある。ＩｎＧａＡｓ層の厚さを「ボディ厚さ」と称する場合があり、（８）、（９）のサンプルにおいてＩｎ０．７Ｇａ０．３ＡｓまたはＩｎ０．５３Ｇａ０．４７Ａｓの厚さを「チャネルの厚さ」と称する場合がある。
【００６３】
図２１は、サンプル（６）の断面ＴＥＭ写真である。チャネル層がＩｎＡｓの場合であっても、実施例１と同様に各層の構造が適切に形成され、ゲート下のＮｉ−ＩｎＧａＡｓ合金のオーバーラップも適度であった。セルフアラインでＮｉ−ＩｎＧａＡｓ合金のソース・ドレインが形成できていた。図２２は、サンプル（６）のＩｄ−Ｖｇ特性を示す。チャネル層がＩｎＡｓの場合であっても、実施例１と同様に適切なトランジスタ動作を示した。
【００６４】
図２３は、サンプル（６）〜（９）の室温における移動度と電荷密度Nsとの関係を示す。積層型チャネルのサンプル（６）およびサンプル（７）では単層チャネルのサンプル（８）およびサンプル（９）より高い移動度が観察された。また、第１結晶層１０８に相当する層のインジウム組成が１であるサンプル（６）では、第１結晶層１０８に相当する層のインジウム組成が０．７であるサンプル（７）より高い移動度が観察された。当該インジウム組成が大きいほど高い移動度を実現できると言える。サンプル（６）の最大移動度は、３１８０ｃｍ２／Ｖｓに達しており、膜厚10nm 以下の超薄膜ボディＩｎＡｓ積層チャネル（ultra thin body (UTB) InAs-composite-OI channel）において、初めて移動度３１８０ｃｍ２／Ｖｓを達成した。
【００６５】
（実施例３）
実施例１と同様に、面方位（００１）のＩｎＰ基板上に、ＭＯＶＰＥ法によりＩｎＧａＡｓ層をエピタキシャル成長し、ＩｎＧａＡｓ層上にＡＬＤ法によりＡｌ２Ｏ３層を形成した。別途シリコン基板上にＡＬＤ法によりＡｌ２Ｏ３層を形成した。ＩｎＰ基板とシリコン基板のそれぞれのＡｌ２Ｏ３層を親水化処理し、ＩｎＰ基板とシリコン基板とを貼り合わせた後、ＨＣｌ溶液によりＩｎＰを選択的に除去した。これによりＩｎＧａＡｓ層／Ａｌ２Ｏ３層（ＢＯＸ層）／シリコン基板からなる半導体基板を作成した。
【００６６】
上記半導体基板のＩｎＧａＡｓ層表面を、アセトン、ＮＨ４ＯＨ、（ＮＨ４）２Ｓで洗浄するとともに硫黄化処理をした後に、ＩｎＧａＡｓ層上に、１０ｎｍ厚さのＡｌ２Ｏ３層をＡＬＤ法により形成した。タンタルからなるゲート電極をスパッタ法および電子線ビームリソグラフィ法を用いて形成した。ゲート電極の幅を２００ｎｍ程度とし、微細加工を試みた。ポストメタライゼーションアニールを施した後、２０ｎｍ厚さのニッケル膜を形成した。ニッケル膜を２５０℃でＲＴＡ処理し、Ｎｉ−ＩｎＧａＡｓ合金のソース・ドレイン（S/D)を形成した。ソース・ドレインは、ＩｎＧａＡｓ層とニッケルとの熱反応により、ラテラル（横方向）に成長し、ソース領域、ドレイン領域の互いに対向する部分はゲート電極下に形成された。このようにして、電界効果トランジスタを作成した。電界効果トランジスタのゲート長Ｌは５５ｎｍ程度であった。
【００６７】
ＩｎＧａＡｓ層が以下の２種類であるサンプル（１０）および（１１）を作成した。
（１０）Ｉｎ０．３Ｇａ０．７Ａｓ／ＩｎＡｓ／Ｉｎ０．３Ｇａ０．７Ａｓの各厚さが３／３／３ｎｍである積層
（１１）１０ｎｍ厚さのＩｎ０．５３Ｇａ０．４７Ａｓ（単層）
なお、以下の図２４〜図３７において、（１１）のサンプルを「バッファなし」または「単チャネル」と称する場合があり、（１０）のサンプルを「バッファあり」と称する場合がある。ＩｎＧａＡｓ層の厚さを「ボディ厚さ」と称する場合があり、（１１）のサンプルにおいてＩｎ０．５３Ｇａ０．４７Ａｓの厚さを「チャネルの厚さ」と称する場合がある。
【００６８】
図２４および図２５は、サンプル（１０）の断面ＴＥＭ写真である。実施例１と同様に各層の構造が適切に形成されている。図２５を参照すれば、ＩｎＧａＡｓ層のゲート下にＮｉ−ＩｎＧａＡｓ合金のオーバーラップが形成されており、ゲート端からのオーバーラップ長さは数十ｎｍ程度である。ゲート電極の幅を数百ｎｍとしておき、オーバーラップ長さを熱処理の温度または時間で制御すれば、トランジスタのゲート長（ソース・ドレイン間の距離）を精密かつ簡単に制御することができる。また、セルフアラインでＮｉ−ＩｎＧａＡｓ合金のソース・ドレインが形成できていることがわかる。このような方法で、チャネル長が１００ｎｍ以下のプレーナ型ＭＯＳＦＥＴを容易に作製できる。
【００６９】
図２６は、サンプル（１０）のＩｄ−Ｖｇ特性を示す。図２７は、サンプル（１０）のＩｄ−Ｖｄ特性を示す。ゲート長が５５ｎｍに微細化されたＩｎＡｓ積層チャネル絶縁層上ＭＯＳＦＥＴであっても、良好なトランジスタ特性を示すことがわかった。
【００７０】
図２８は、サンプル（１１）のS.S.値（サブスレッショルド値）のチャネル長依存性を示し、図２９は、サンプル（１１）のＤＩＢＬ値（障壁低下効果値）のチャネル長依存性を示す。両図において、ゲート絶縁層であるＡｌ２Ｏ３の厚さが各々６ｎｍ、１２ｎｍの場合を対比して示した。S.S.値は、Ａｌ２Ｏ３の厚さが６ｎｍである方が１２ｎｍである場合より小さい。これはチャネルがゲート電極により近い場所に形成される効果であると考えられる。ＤＩＢＬ値は、Ａｌ２Ｏ３の厚さが６ｎｍである方が１２ｎｍである場合より小さい。実効酸化膜厚（ＥＯＴ）の厚さを縮小化（スケーリング）する効果により、トランジスタの性能が改善されることがわかる。
【００７１】
図３０〜図３５は、サンプル（１０）およびサンプル（１１）について、各々しきい値（Ｖｔｈ）のチャネル長依存性（図３０）、S.S.値のチャネル長依存性（図３１）、ＤＩＢＬ値のチャネル長依存性（図３２）、オン電流・オフ電流特性（図３３）、オン電流のＤＩＢＬ依存性（図３４）、ソース・ドレイン間のトータル抵抗値のチャネル長依存性（図３５）を示す。なお、しきい値は、ドレイン電流が10-6 ?A/?mにおけるゲート電圧で定義し、ＤＩＢＬは、それぞれのドレイン電圧におけるしきい値の差で評価した。
【００７２】
図３１より、サンプル（１０）およびサンプル（１１）のいずれにおいても、しきい値の急激な変化（ロールオフ）あるいはしきい値がマイナスバイアスにシフトする現象は見られない。ロールオフ等の現象は短チャネル効果により生じることから、短チャネル効果が抑制されていることが確認できた。当該短チャネル効果の抑制効果は、絶縁層（ＢＯＸ層）上にトランジスタを形成するＯＩ構造により得られると考えられ、ＯＩ構造の優位性が確認できた。
【００７３】
図３２および図３３より、チャネル長が数百ｎｍ程度の短チャネルＭＯＳＦＥＴにおいても、良好なS.S.値およびＤＩＢＬ値が得られることがわかった。なお、チャネル長が１００ｎｍ以下の領域では、サンプル（１０）の方がＤＩＢＬ値が低く良好である。短チャネル領域におけるＩｎＡｓ積層チャネル構造（サンプル（１０））の優位性が確認できた。
【００７４】
図３４より、サンプル（１０）の方がサンプル（１１）と比較して、約４倍のオン電流（オフ電流が１ｎＡ／μｍの時）が実現でき、図３５より、サンプル（１０）の方がサンプル（１１）と比較して、約４倍のオン電流（同じＤＩＢＬ値の場合）が実現できることがわかった。
【００７５】
図３５より、サンプル（１０）のソース・ドレイン間の寄生抵抗は、１．１６ｋΩ・μｍであり、サンプル（１１）のソース・ドレイン間の寄生抵抗は、５．５４ｋΩ・μｍであることがわかる。なお、ソース・ドレイン間の寄生抵抗は、チャネル長Ｌｃｈをゼロにしたときのソース・ドレイン間のトータル抵抗値Ｒｔｏｔに対応する。すなわち、サンプル（１０）の寄生抵抗は、サンプル（１１）の寄生抵抗と比較して、約５分の１であることがわかる。
【００７６】
図３６は、サンプル（１０）、サンプル（１１）および参照例１、２、４における電界効果トランジスタのS.S.値のチャネル長依存性を示し、図３７は、サンプル（１０）および参照例１〜４における電界効果トランジスタのＤＩＢＬ値のチャネル長依存性を示す。表１は、実施例３であるサンプル（１０）と参照例１〜４の主な構造と特性を対比して示したものである。
【表１】
2012195579.tif 000003
【００７７】
なお、参照例１〜４は、下記文献に記載されたトランジスタであり、いずれもトライゲート型、フィン型あるいはゲートオールアラウンド型の立体ゲート構造を有するものである。
参照例１：M. Radosavljevic et al., 2010 IEDM, pp. 126-129.
参照例２：M. Radosavljevic et al., 2011 IEDM, pp. 765-768.
参照例３：H. C. Chin et al., EDL 32, 2 (2011).
参照例４：J. J. Gu et al., 2011 IEDM, pp. 769-772.
【００７８】
図３６、図３７および表１から、サンプル（１０）はプレーナ型のゲート構造を有するＭＯＳＦＥＴでありながら、立体構造ゲートと同等もしくはそれを超える特性を有することがわかる。
【符号の説明】
【００７９】
１００  半導体基板、１０２  ベース基板、１０４  第１絶縁体層、１０６  半導体層、１０８  第１結晶層、１１０  第２結晶層、１２０  半導体層形成基板、１２２  アルゴンビーム、２００  電界効果トランジスタ、２０２  ソース電極、２０４  ドレイン電極、２０６  ソース領域、２０８  ドレイン領域、２１０  第２絶縁体層、２１１  金属層、２１２  ゲート電極、２２０  金属膜、３００  半導体基板、３０２  第３結晶層、４００  電界効果トランジスタ、５００  電界効果トランジスタ、５０２  バックゲート電極、６００  電界効果トランジスタ
【図１】
2012195579.tif 000004
【図２】
2012195579.tif 000005
【図３】
2012195579.tif 000006
【図４】
2012195579.tif 000007
【図５】
2012195579.tif 000008
【図６】
2012195579.tif 000009
【図７】
2012195579.tif 000010
【図８】
2012195579.tif 000011
【図９】
2012195579.tif 000012
【図１０】
2012195579.tif 000013
【図１１】
2012195579.tif 000014
【図１２】
2012195579.tif 000015
【図１４】
2012195579.tif 000016
【図１５】
2012195579.tif 000017
【図１６】
2012195579.tif 000018
【図１７】
2012195579.tif 000019
【図１８】
2012195579.tif 000020
【図１９】
2012195579.tif 000021
【図２０】
2012195579.tif 000022
【図２２】
2012195579.tif 000023
【図２３】
2012195579.tif 000024
【図２６】
2012195579.tif 000025
【図２７】
2012195579.tif 000026
【図２８】
2012195579.tif 000027
【図２９】
2012195579.tif 000028
【図３０】
2012195579.tif 000029
【図３１】
2012195579.tif 000030
【図３２】
2012195579.tif 000031
【図３３】
2012195579.tif 000032
【図３４】
2012195579.tif 000033
【図３５】
2012195579.tif 000034
【図３６】
2012195579.tif 000035
【図３７】
2012195579.tif 000036
【図１３】
2012195579.tif 000037
【図２１】
2012195579.tif 000038
【図２４】
2012195579.tif 000039
【図２５】
2012195579.tif 000040