(57)【要約】      （修正有）【課題】１パッケージ化に好適で、高性能で多様な電源装置に適用可能な半導体装置を提供する。【解決手段】第１、第２及び第３半導体チップが１つのパッケージに搭載される。第１と第２半導体チップは、第１、第２パワー出力ＭＯＳＦＥＴである。第３半導体チップは、各パワーＭＯＳＦＥＴを駆動する駆動回路と、それにより形成された出力電流が流れるようにされたインダクタとキャパシタで形成された直流電圧が所望電圧の出力電圧になるようなスイッチング制御信号を形成して駆動回路に伝える制御回路とを含む。第１パワーＭＯＳＦＥＴは、第１電源端子の入力電圧から上記インダクタに流す電流を形成し、第３半導体チップの駆動回路と制御回路は、第２電源端子から供給される電源電圧で動作する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１半導体チップと、
第２半導体チップと、
第３半導体チップとが１つのパッケージ形態とされ、
上記第１半導体チップは、第１パワーＭＯＳＦＥＴであり、
上記第２半導体チップは、第２パワーＭＯＳＦＥＴであり、
上記第３半導体チップは、
上記第１、第２パワーＭＯＳＦＥＴを駆動する駆動回路と、
上記第１、第２パワーＭＯＳＦＥＴで形成された出力電流が流れるようにされたインダクタとキャパシタで形成された直流電圧が、所望電圧になるようなスイッチング制御信号を生成し、上記駆動回路に出力する制御回路とを有し、
上記第１パワーＭＯＳＦＥＴは、第１電源端子の入力電圧から上記インダクタに流す電流を形成し、
上記第３半導体チップの上記駆動回路と制御回路は、第２電源端子から供給される電源電圧で動作する半導体装置。
【請求項２】
請求項１において、
上記第１パワーＭＯＳＦＥＴは、上記第１電源端子から上記インダクタに向けて電流を流すハイサイドＭＯＳＦＥＴであり、
上記第２パワーＭＯＳＦＥＴは、上記第１パワーＭＯＳＦＥＴがオフ状態のときにオン状態となって回路の接地電位から上記インダクタに向けて電流を流すロウサイドＭＯＳＦＥＴである半導体装置。
【請求項３】
請求項２において、
上記第３半導体チップは、ＣＭＯＳ素子構造とされる半導体装置。
【請求項４】
請求項３において、
電圧検出回路と、
上記スイッチング制御信号を形成するために用いられる基準電圧を形成する基準電圧発生回路と、
上記電圧検出回路及び基準電圧発生回路に対応された第３電源端子とを更に有する半導体装置。
【請求項５】
請求項４において、
上記第１、第２パワーＭＯＳＦＥＴは、電流経路が半導体チップの縦方向とされる縦型ＭＯＳ構造であり、
上記半導体チップは、上記縦型ＭＯＳ構造のセルの複数個から構成された第１パワーＭＯＳＦＥＴと、上記第１パワーＭＯＳＦＥＴに対してセル数が１／Ｎにされ、上記第１パワーＭＯＳＦＥＴとゲート及びドレインが半導体基板上でそれぞれ共通にされたセンスＭＯＳＦＥＴを有し、
上記制御回路は、上記センスＭＯＳＦＥＴに流れる電流を用いて上記スイッチング制御信号を形成する半導体装置。
【請求項６】
請求項５において、
上記第２パワーＭＯＳＦＥＴは、上記縦型ＭＯＳ構造のセルの複数個から構成され、
上記複数個のセルの素子形成領域内に、ソース−ドレイン間に設けられたＳＢＤを有することを特徴とする半導体装置。
【請求項７】
請求項６において、
上記スイッチング制御信号は、ＰＷＭ信号であり、
上記制御回路は、
上記センスＭＯＳＦＥＴに流れる電流を用いて生成された第１帰還信号と、上記インダクタとキャパシタで形成された直流電圧に対応した第２帰還信号とを用いて上記ＰＷＭ信号を形成する半導体装置。
【請求項８】
請求項７において、
上記制御回路は、
発振回路と、
パルス発生回路と、
上記発振回路の出力信号に対応した周期的信号を上記パルス発生回路に伝える第１信号伝達経路と、
上記発振回路の出力信号に対応した周期的信号を第１外部端子に伝える第２信号伝達経路と、
上記第１外部端子から入力された周期的信号を上記パルス発生回路に伝える第３信号伝達経路とを更に有し、
制御信号により上記第１信号伝達経路と上記第２信号伝達経路とを通して上記発振回路の出力信号に対応した周期的信号を上記パルス発生回路に伝える第１モードと、上記第３信号伝達経路を通して上記第１外部端子から入力された周期的信号を上記パルス発生回路に伝える第２モードとを備える半導体装置。
【請求項９】
請求項８において、
上記第３信号伝達経路は、上記制御信号に対応して上記第２モードのときに上記第１外部端子から入力された周期的信号を同相で伝達する動作と、反転させて伝達する動作とを有する半導体装置。
【請求項１０】
請求項９において、
上記制御回路は、
上記第２帰還信号と基準電圧とを受けるエラーアンプと、
電圧比較回路と、
第３外部端子とを更に有し、
上記電圧比較回路は、エラーアンプの出力信号又は上記第３外部端子から供給された入力電圧のうちいずれか大きい方の電圧に対応した電圧と上記第１帰還信号とを比較して上記ＰＷＭ信号を生成する半導体装置。
【請求項１１】
請求項１０において、
上記第１パワーＭＯＳＦＥＴと第２パワーＭＯＳＦＥＴは、そのスイッチング制御により形成された上記直流電圧の最大電流が約２０Ａを含むようなサイズで形成される半導体装置。
【請求項１２】
請求項２において、
上記第１半導体チップと上記第３半導体チップが搭載基板上の約半分の四角の領域に並んで配置され、
上記第２半導体チップは、上記搭載基板上の残り約半分の四角の領域に配置された半導体装置。
【請求項１３】
請求項１２において、
上記搭載基板の周辺部に外部端子に対応した複数個のパッドが設けられ、
上記第３半導体チップとの接続が行われる搭載基板のパッドは、上記第１半導体チップ又は第２半導体チップに対応した搭載基板の周辺部に設けられた第１パッドを含む半導体装置。
【請求項１４】
請求項１３において、
上記第１パッドは、上記第１パワーＭＯＳＦＥＴと第２パワーＭＯＳＦＥＴとが接続される出力ノードと接続され、それと隣接してブートストラップ容量が接続される昇圧側の第２パッドが配置される半導体装置。
【請求項１５】
第１半導体チップと、
第２半導体チップと、
第３半導体チップとが１つのパッケージ形態とされ、
上記第１半導体チップは、第１パワーＭＯＳＦＥＴであり、
上記第２半導体チップは、第２パワーＭＯＳＦＥＴであり、
上記第３半導体チップは、
上記第１、第２パワーＭＯＳＦＥＴを駆動する駆動回路と、
上記第１、第２パワーＭＯＳＦＥＴで形成された出力電流が流れるようにされたインダクタとキャパシタで形成された直流電圧が、所望電圧になるような制御信号を生成し、上記駆動回路に出力する制御回路とを有し、
上記第１パワーＭＯＳＦＥＴは、第１電源端子の入力電圧から上記インダクタに流す電流を形成し、
上記第３半導体チップの上記駆動回路と制御回路は、第２電源端子から供給される電源電圧で動作する半導体装置。
【請求項１６】
請求項１５において、
上記第１半導体チップと上記第３半導体チップが搭載基板上の約半分の四角の領域に並んで配置され、
上記第２半導体チップは、上記搭載基板上の残り約半分の四角の領域に配置された半導体装置。
【請求項１７】
請求項１５において、
上記搭載基板の周辺部に外部端子に対応した複数個のパッドが設けられ、
上記第３半導体チップとの接続が行われる搭載基板のパッドは、上記第１半導体チップ又は第２半導体チップに対応した搭載基板の周辺部に設けられた第１パッドを含む半導体装置。
【請求項１８】
請求項１７において、
上記第１パッドは、上記第１パワーＭＯＳＦＥＴと第２パワーＭＯＳＦＥＴとが接続される出力ノードと接続され、それと隣接してブートストラップ容量が接続される昇圧側の第２パッドが配置される半導体装置。
【請求項１９】
請求項１５において、
上記制御信号は、ＰＷＭ信号であり、
上記制御回路は、
上記センスＭＯＳＦＥＴに流れる電流を用いて生成された第１帰還信号と、上記インダクタとキャパシタで形成された直流電圧に対応した第２帰還信号とを用いて上記ＰＷＭ信号を形成する半導体装置。
【請求項２０】
請求項１９において、
上記第１パワーＭＯＳＦＥＴは、上記第１電源端子から上記インダクタに向けて電流を流すハイサイドＭＯＳＦＥＴであり、
上記第２パワーＭＯＳＦＥＴは、上記第１パワーＭＯＳＦＥＴがオフ状態のときにオン状態となって回路の接地電位から上記インダクタに向けて電流を流すロウサイドＭＯＳＦＥＴである半導体装置。
【請求項２１】
請求項２０において、
上記第３半導体チップは、ＣＭＯＳ素子構造とされる半導体装置。
【請求項２２】
請求項２１において、
電圧検出回路と、
上記スイッチング制御信号を形成するために用いられる基準電圧を形成する基準電圧発生回路と、
上記電圧検出回路及び基準電圧発生回路に対応された第３電源端子とを更に有する半導体装置。
【請求項２３】
請求項２２において、
上記第１、第２パワーＭＯＳＦＥＴは、電流経路が半導体チップの縦方向とされる縦型ＭＯＳ構造であり、
上記半導体チップは、上記縦型ＭＯＳ構造のセルの複数個から構成された第１パワーＭＯＳＦＥＴと、上記第１パワーＭＯＳＦＥＴに対してセル数が１／Ｎにされ、上記第１パワーＭＯＳＦＥＴとゲート及びドレインが半導体基板上でそれぞれ共通にされたセンスＭＯＳＦＥＴを有し、
上記制御回路は、上記センスＭＯＳＦＥＴに流れる電流を用いて上記スイッチング制御信号を形成する半導体装置。
【請求項２４】
請求項２３において、
上記第２パワーＭＯＳＦＥＴは、上記縦型ＭＯＳ構造のセルの複数個から構成され、
上記複数個のセルの素子形成領域内に、ソース−ドレイン間に設けられたＳＢＤを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、例えば高電圧を低電圧に変換するスイッチング電源装置に用いられるものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
電源装置の一例として広く使用されているＤＣ／ＤＣコンバータは、ハイサイドスイッチ用のパワーＭＯＳＦＥＴとロウサイドスイッチ用のパワーＭＯＳＦＥＴとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーＭＯＳＦＥＴは、ＤＣ／ＤＣコンバータのコントロール用のスイッチ機能を有し、ロウサイドスイッチ用のパワーＭＯＳＦＥＴは同期整流用のスイッチ機能を有しており、これら２つのパワーＭＯＳ・ＦＥＴが同期を取りながら交互にオン／オフすることにより直流電圧の変換を行っている。
【０００３】
特開２００１−３２０００９号公報（特許文献１参照）には、モータ等の駆動あるいは電源用としてスイッチング素子（パワーＭＯＳＦＥＴやＩＧＢＴ）（６）と、それを駆動する制御素子（７）とを同一パッケージ内に収容する構成が開示されている（図１，２等）。制御素子（７）にはＰＷＭ回路用の回路素子は含まれていない。特開２００２−８３９２７号公報（特許文献２参照）には、モータ、照明等の駆動用として電力スイッチング素子（パワーＭＯＳＦＥＴやＩＧＢＴ）（１０）と、その駆動を制御する制御素子（１１）とを同一パッケージ内に収容する構成が開示されている（図１，２等）。制御素子（１１）にはＰＷＭ回路用の回路素子は含まれていない。特開平１１−３１７７５号公報（特許文献３参照）には、大きな電力を扱うことのできるパワーデバイスとして、パワーＭＯＳＦＥＴ（３）と、制御機能等を備えたＩＣチップ（４）とを同一樹脂封止成型部内に収容する構成が開示されている（図１等）。ＩＣチップ（４）の内部構成についての具体的記述はない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−３２０００９号公報（図１、図２等）
【特許文献２】特開２００２−８３９２７号公報（図１、図２等）
【特許文献３】特開平１１−３１７７５号公報（図１等）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年のＰＣ（パーソナルコンピュータ）、サーバに搭載されるシステム制御ユニット（メモリ、ＣＰＵ、ＧＰＵ）などは処理能力向上のため動作周波数が年々高速化しており、その電源電圧は低電圧化が進んでいる。高周波動作させる事で増加する消費電流と、低電圧化にしたため発生するリーク電流は共に増加傾向にある。そのため電源装置は電源電圧の高精度化と、負荷急変時における電源電圧の低下を防ぐための高速応答や、安定動作が求められている。これら要求に応えるために電源装置の高性能化が求められている。
【０００６】
ＤＣ／ＤＣコンバータの出力素子は、高耐圧で大電流を流すことが必要とされる。上記ＤＣ／ＤＣコンバータの制御を行う制御回路は、多数の回路素子を必要とするので高集積化が要求される。したがって、１チップでＤＣ／ＤＣコンバータを構成しようとすると、上記制御回路に向けた製造プロセスが優先されると、上記出力特性が犠牲にされる結果、出力電流が小さく、上記のようなシステム制御ユニット（メモリ、ＣＰＵ、ＧＰＵ）に向けた電源装置には不向となる。仮に、出力素子に向けた製造プロセスを優先させ、それと同じ半導体基板上に制御回路を形成しようとすると、集積度や制御機能に無理が生じて、上記出力素子の特性を十分に発揮させるものにはならなく現実的ではない。
【０００７】
上記電源装置としては、システム制御ユニットの負荷電流に合わせた出力電流を得るようにするためには、様々な出力特性を持つようにできることが必要である。したがって、特許文献１や２のように高耐圧で高効率で大きな出力電流が得られる出力素子と、それを駆動する駆動回路とを別々の半導体チップで形成して１つのパッケージに搭載したパワー半導体装置と、ＰＷＭ等のような制御信号を形成するコントロールＩＣとをシステム制御ユニット等の実装基板上で組み合わせて構成したもの一般的である。この構成では、１つのコントロールＩＣに対して、１ないし複数個の上記パワー半導体装置を組み合わせて、必要な出力電流特性を持つ電源装置を得ることができる。
【０００８】
上記コントロールＩＣを含めて１パッケージ化すると電源装置の小型化が可能となり、上記システム制御ユニットであるメモリ、ＣＰＵ、ＧＰＵ等のそれぞれに一対一に対応して近接させて設けられるＰＯＬ（Point of Load)、ＶＲＭ（Voltage Regulator Module）あるいはＰＰＯＤ(Power Pod）といった電源装置として有効である。しかしながら、上記のように様々な出力特性を持つように電源装置を形成しておくことが必要となり、半導体装置としては多品種小量生産となってコスト高を招く。そこで、本願発明者においては、１パッケージ化した際の様々な問題を解決した新規の電源装置に向けた半導体装置の開発に至った。
【０００９】
本発明の目的は、１パッケージ化に好適で、高性能で多様な電源装置に適用可能な半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１、第２及び第３半導体チップが１つのパッケージに搭載される。上記第１、第２半導体チップは、第１、第２パワーＭＯＳＦＥＴであり、上記第３半導体チップは、上記第１、第２パワーＭＯＳＦＥＴを駆動する駆動回路と、上記第１、第２パワーＭＯＳＦＥＴで形成された出力電流が流れるようにされたインダクタとキャパシタで形成された直流電圧が、所望電圧になるようなスイッチング制御信号を上記駆動回路に伝える制御回路とを含む。上記第１パワーＭＯＳＦＥＴは、第１電源端子の入力電圧から上記インダクタに流す電流を形成し、上記第３半導体チップの上記駆動回路と制御回路は、第２電源端子から供給される電源電圧で動作する。
【００１１】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。第１、第２及び第３半導体チップが１つのパッケージに搭載される。上記第１、第２半導体チップは、第１、第２パワーＭＯＳＦＥＴであり、上記第３半導体チップは、上記第１、第２パワーＭＯＳＦＥＴを駆動する駆動回路と、上記第１、第２パワーＭＯＳＦＥＴで形成された出力電流が流れるようにされたインダクタとキャパシタで形成された直流電圧が、所望電圧になるような制御信号を上記駆動回路に伝える制御回路とを含む。上記第１パワーＭＯＳＦＥＴは、第１電源端子の入力電圧から上記インダクタに流す電流を形成し、上記第３半導体チップの上記駆動回路と制御回路は、第２電源端子から供給される電源電圧で動作する。
【発明の効果】
【００１２】
１パッケージ化に好適で、高性能で多様な電源装置に適用可能な半導体装置を実現できる。
【図面の簡単な説明】
【００１３】
【図１】この発明に係るスイッチング電源に用いられる半導体装置の一実施例を示す構成図である。
【図２】この発明が適用されるスイッチング電源の一実施例を示す全体回路図である。
【図３】図２の発振回路ＯＳＣとパルス発生回路ＰＧの一実施例を示すブロック図である。
【図４】図３の発振回路ＯＳＣとパルス発生回路ＰＧの動作を説明するための波形図である。
【図５】この発明が適用されるスイッチング電源の一実施例を示す一部概略回路図である。
【図６】図５のスイッチング電源の動作を説明するための要部回路図である。
【図７】図６のスイッチング電源の動作波形図である。
【図８】この発明が適用されるスイッチング電源の一実施例を示す全体概略回路図である。
【図９】図８のスイッチング電源の動作を説明するための波形図である。
【図１０】図８のスイッチング電源の一実施例を示す要部概略回路図である。
【図１１】図１０の差動増幅回路ＡＭＰの一実施例を示す回路図である。
【図１２】この発明に用いられるロウサイドＭＯＳＦＥＴＱ１２が形成された半導体チップの一実施例を示す主面全体平面図である。
【図１３】図１２のＡ−Ａ’部での断面図である。
【図１４】図２の電源回路ＲＥＧ１の一実施例を示す回路図である。
【図１５】この発明に係る半導体装置を用いた電源装置の一実施例を示すブロック図である。
【図１６】図１５の電源装置の動作を説明するための波形図である。
【図１７】この発明に係る半導体装置を用いた電源装置の他の一実施例を示すブロック図である。
【図１８】図１７の電源装置の動作を説明するための波形図である。
【図１９】この発明に係る半導体装置を用いた電源装置の更に他の一実施例を示すブロック図である。
【図２０】図１９の電源装置の動作を説明するための波形図である。
【図２１】図２の半導体装置を他の使用形態を説明するためのブロック図である。
【図２２】この発明に係る半導体装置の他の一実施例を示すブロック図である。
【図２３】この発明に係る半導体装置を用いたネットワーク電源システムの一実施例のブロック図である。
【図２４】この発明に係る半導体装置の一実施例を示す概略断面図である。
【図２５】この発明に係る半導体装置の他の一実施例を示す概略断面図である。
【発明を実施するための形態】
【００１４】
この発明をより詳細に説明するために、添付の図面に従ってこれを説明する。
【実施例】
【００１５】
図１には、この発明に係るスイッチング電源に用いられる半導体装置の一実施例の構成図が示されている。同図には、実際の半導体装置に対応して、ピン配置及び内部構成が例示的に示されている。この実施例では、３つの半導体チップが１つのパッケージに搭載されるマルチチップモジュール（ＭＣＭ；Multi Chip Module)集積回路又はＳｉＰ（System in Package ）とされる。上記３つの半導体チップは、後述するハイサイド（高電位側）ＭＯＳＦＥＴＱ１０とロウサイド（低電位側）ＭＯＳＦＥＴＱ１２及びコントロールＩＣから構成される。上記コントロールＩＣには、上記ハイサイドＭＯＳＦＥＴ（Ｑ１０）とロウサイドＭＯＳＦＥＴ（Ｑ１２）を駆動するドライバＤＶ１、ＤＶ２や論理回路ＬＧＣを含むようにされる。
【００１６】
搭載基板のチップ搭載面は、ほぼ半分ずつに分けられ、一方側に上記ハイサイドＭＯＳＦＥＴ（Ｑ１０）とコントロールＩＣの２つの半導体チップが並んで配置され、他方側に上記ロウサイドＭＯＳＦＥＴ（Ｑ１２）の半導体チップが配置される。この実施例の半導体装置は、特に制限されないが、チップの周辺部に合計で５６個の外部端子が設けられ、それぞれに同図に示したような信号ないし電圧が供給される。上記外部端子に対応して搭載基板の回路パターンがハーフトーンで示されている。図示しないけれども、半導体装置の裏面側には入力端子ＶＩＮ、出力端子ＳＷ及びＰＧＮＤのようなタブパッド（ＴＡＢ  ＰＡＤ）が設けられる。
【００１７】
上記ハイサイドＭＯＳＦＥＴ（Ｑ１０）は、それに流れる電流の１／Ｎの電流を流すセンスＭＯＳＦＥＴ（Ｑ１１）が組み込まれている。上記コントロールＩＣは、上記センスＭＯＳＦＥＴ（Ｑ１１）で検出された電流を用いた帰還信号と、出力直流電圧の帰還信号とを用いて上記ハイサイドＭＯＳＦＥＴ（Ｑ１０）とロウサイドＭＯＳＦＥＴ（Ｑ１２）をスイッチングさせるＰＷＭ信号を形成する各種回路を含んでいる。それ故、コントロールＩＣは、そのチップ周辺に多数の信号パッドを持つ。これらコントローラＩＣに設けられるパッドに接続される半導体装置の上記外部端子は、上記コントロールＩＣに隣接して設けられる外部端子では足りず、上記ハイサイドＭＯＳＦＥＴ（Ｑ１０）やロウサイドＭＯＳＦＥＴ（Ｑ１２）に対応した搭載基板周辺部に設けられた端子ＢＯＯＴ、ＶＣＩＮ、ＳＹＮＣ、ＯＮ／ＯＦＦとも接続される。
【００１８】
この実施例では、高耐圧及び高効率化のために後述するような縦型構造のＭＯＳＦＥＴを用いて、前記のように１つの半導体チップにハイサイドＭＯＳＦＥＴＱ（１０）と同構造の１／Ｎ倍の電流を流すセンスＭＯＳＦＥＴ（Ｑ１１）を設けているので、製造工程によって生じる両ＭＯＳＦＥＴ（Ｑ１０とＱ１１）のしきい値電圧Ｖthやオン抵抗のペア比ばらつきが最小限に抑えることができる。また、温度上昇に伴うオン抵抗の変化についてもハイサイドＭＯＳＦＥＴ（Ｑ１０）、センスＭＯＳＦＥＴ（Ｑ１１）とで同様に増減するためセンス電流に温度依存が少ない。よって、これらＭＯＳＦＥＴ（Ｑ１０とＱ１１）を用いることにより、後述するようなピーク電流制御を高精度で行うことができる。
【００１９】
同図において、太い実線と細い実線で示されているのは、それぞれボンディングワイヤであり、上記コントロールＩＣとＭＯＳＦＥＴ（Ｑ１０），（Ｑ１１）及び（Ｑ１２）との相互の接続及び外部端子との接続に用いられる。外部端子ＳＷは、回路的には上記ＭＯＳＦＥＴ（Ｑ１０）と（Ｑ１２）の相互接続ノードに接続される出力端子であり、後述するインダクタとの接続に用いられる。上記インダクタとの接続に用いられる外部端子ＳＷは、ロウサイドＭＯＳＦＥＴ（Ｑ１２）が搭載される搭載基板の回路パターンから延びる複数の外部端子ＳＷが用いられる。このような複数の外部端子ＳＷの他に、後述するブートストラップ容量ＣＢとの接続を行うための外部端子ＳＷがハイサイドＭＯＳＦＥＴ（Ｑ１０）のソースと接続される外部端子として設けられている。
【００２０】
上記ロウサイドＭＯＳＦＥＴ（Ｑ１２）のドレインと上記ハイサイドＭＯＳＦＥＴ（Ｑ１０）のソースが太い実線で示されたボンディングワイヤにより接続されており、かかるハイサイドＭＯＳＦＥＴ（Ｑ１０）のソースと、上記ブートストラップ容量ＣＢとの接続を行うための外部端子ＳＷとが細い２本の実線で示されたボンディングワイヤにより接続されている。このようなブートストラップ容量接続専用端子ＳＷを設けることにより、同図のようにブートストラップ容量ＣＢに接続される外部端子ＳＷとＢＯＯＴを隣接して配置させることができ、効率的なブートストラップ動作を実現できる。例えば、上記外部端子ＢＯＯＴと上記インダクタが接続される外部端子ＳＷとの間にブートストラップ容量ＣＢを接続すると、比較的長い配線経路により上記ブートストラップ容量ＣＢが接続されることとなり、そこでの配線抵抗等の悪影響を受けることになる。
【００２１】
図２には、この発明が適用されるスイッチング電源の一実施例の全体回路図が示されている。特に制限されないが、同図で太い一点鎖線で囲まれた部分が、前記図１に示したマルチチップ構成の半導体装置とされる。つまり、点線で示したような２つのパワーＭＯＳＦＥＴＧＨ（Ｑ１０，Ｑ１１），ＧＬ（Ｑ１２）及びそれ以外の回路がコントロールＩＣがそれぞれ半導体チップとされ、１つのパッケージに搭載される。上記半導体チップＧＨは、前記ハイサイドＭＯＳＦＥＴＱ１０と、前記センスＭＯＳＦＥＴ１１により構成される。ＭＯＳＦＥＴＱ１０とＱ１１の面積比（電流比）は、１７０００：１のように設定されている。上記半導体チップＧＬは、前記ロウサイドＭＯＳＦＥＴＱ１２により構成される。この半導体チップＧＬには、上記ロウサイドＭＯＳＦＥＴＱ１２のソースとドレインとの間にショットキーダイオードＳＢＤ１が設けられている。そして、上記ロウサイドＭＯＳＦＥＴＱ１２のソースは、スイッチングノイズの影響を軽減するために独立した外部接地端子ＰＧＮＤに接続される。
【００２２】
電源端子ＶＩＮから約１２Ｖのような入力電圧供給される。電源端子ＶＩＮの電圧は、上記ＭＯＳＦＥＴＱ１０及びＱ１１のドレインに接続される。特に制限されないが、電源端子ＶＣＩＮが設けられる。この端子ＶＣＩＮは、外部で上記ＶＩＮと接続されて上記入力電圧が供給される。この入力電圧は、電圧検出回路ＵＶＬＯＣ、電源装置ＲＥＧ１、ＲＥＧ２及び図示しないけれども基準電流発生回路ＲＣＧにも供給される。電圧検出回路ＵＶＬＯＣは、上記入力電圧が所定電圧以上であることを検出し、検出信号ＵＶＬＯを形成する。上記検出信号ＵＶＬＯより上記入力電圧が所定電圧以上であるときに上記電源回路ＲＥＧ１，ＲＥＧ２及び論理回路ＬＧＣの動作が有効とされる。
【００２３】
電源回路ＲＥＧ１と２は、上記１２Ｖのような入力電圧を受けて約５Ｖのような内部電圧（ＲＥＧ５，ＤＲＶ５）をそれぞれ形成する。外部端子ＲＥＧ５、ＤＲＶ５には、上記内部電圧（ＲＥＧ５，ＤＲＶ５）の安定化用のキャパシタＣ４，Ｃ５がそれぞれ接続されている。上記内部電圧（ＲＥＧ５）は、後述するエラーアンプＥＡ、発振回路ＯＳＣ，パルス発生回路ＰＧ、電圧比較回路ＶＣ１〜ＶＣ３等の動作電圧とされる。上記内部電圧（ＤＲＶ５）は、上記ハイサイドＭＯＳＦＥＴ１０，Ｑ１１とロウサイドＭＯＳＦＥＴＱ１２のスイッチ制御信号を形成する論理回路ＬＧＣ、上記ロウサイドＭＯＳＦＥＴＱ１２のゲートに供給される駆動信号を形成するドライバＤＶ２の動作電圧とされる。
【００２４】
この実施例のようにコントロールＩＣも含めて１パッケージ化した場合、その適用範囲を広げる必要から例えば定格出力電流が３５Ａのような大きな電流に設定することが有効である。電源装置は、その定格出力電流に対してマージンを持つように設計される必要がある。上記定格出力電流が３５Ａのような電源装置を設計しておけば、大は小を兼ねるの例えの通りに上記マージンを考慮しても２５Ａ程度の負荷回路までの使用可能となる。そして、２５Ａ程度の負荷回路で使用する場合と１０Ａ程度の軽負荷回路で使用する場合とでの効率は差程変わらない。この結果、上記定格出力電流が３５Ａのような大き電流に設定された１パッケージ化された半導体装置は、その適用範囲が広くなり半導体装置の量産性を高めることができる。
【００２５】
内部電圧ＲＥＧ５とＤＲＶ５とが同じ５Ｖの電圧であるにもかかわらず、２つの電源回路ＲＥＧ１と２を設けることの理由は、次の通りである。上記のように大きな定格出力電流に設定した場合には、図１の示したようにハイサイドＭＯＳＦＥＴ（Ｑ１０）、ロウサイドＭＯＳＦＥＴ（Ｑ１２）のサイズは必然的に大きなサイズとなる。特に、ロウサイドＭＯＳＦＥＴ（Ｑ１２）は、効率化のためにオン抵抗値を小さくする必要からハイサイドＭＯＳＦＥＴ（Ｑ１０）に対して約１．５倍もの大きなサイズにされる。この結果、そのゲート容量も大きなものになる。
【００２６】
コントロールＩＣに設けられたドライバＤＶ２やその入力信号を形成する論理回路ＬＧＣは、上記大きな負荷容量やブートストラップ容量ＣＢを高速に駆動するために大きな電流を流すことが必要となる。ＣＭＯＳ回路で構成されるコントロールＩＣに可能な電源回路ＲＥＧはその電流供給能力には限界があり、上記ＭＯＳＦＥＴ（Ｑ１２）のスイッチング制御及びブートストラップ容量ＣＢへのプリチャージのときに出力電圧が大きく変動してしまう。コントロールＩＣは、エラーアンプＥＡや電圧比較回路ＶＣ１〜ＶＣ３、発振回路ＯＳＣのようなアナログ回路を有している。これらのアナログ回路は、電源電圧の変動に敏感な回路である。したがって、電圧が同じであるからといって同じ電源回路でコントロールＩＣに形成される上記のドライバＤＶ２、論理回路ＬＯＧ、アナログ回路ＥＡ，ＶＣ１〜ＶＣ３等を動作させると、後述するような高い精度でのＰＷＭ制御や安定した電圧変換動作ができなくなる。そこで、コントロールＩＣに設けられる回路を電源電圧の変動に敏感な回路と、大きな電流供給が要求される回路とに分け、それぞれに電源回路ＲＥＧ１とＲＥＧ２とを設けるようにするものである。
【００２７】
上記内部電圧（ＤＲＶ５）は、昇圧回路を構成するショットキーダイオードＳＢＤ２及び端子ＢＯＯＴを通してブートストラップ容量ＣＢの一端に接続される。このブートストラップ容量ＣＢの他端は、外部端子ＳＷに接続される。外部端子ＳＷは、上記ＭＯＳＦＥＴＱ１０のソース及びＭＯＳＦＥＴＱ１２のドレインに接続されるとともに、インダクタＬの入力側と接続されている。図１の半導体装置では、上記のように専用の外部端子ＳＷが設けられ、外部端子ＳＷに外部端子ＢＯＯＴが隣接するようにされている。インダクタＬの他端と回路の接地電位との間には、キャパシタＣＯが設けられて、１．２Ｖのような出力電圧Ｖout が形成されて、図示しないＣＰＵ等のような負荷回路等に供給される。
【００２８】
上記ＭＯＳＦＥＴＱ１１のソースとＭＯＳＦＥＴＱ１０のソースは、差動増幅回路ＡＭＰの入力端子（＋）、（−）に接続される。この差動増幅回路ＡＭＰは、上記ＭＯＳＦＥＴＱ１０とＱ１１のソースの電位を等しくして精度の高いセンス電流を得るように動作する。上記ＭＯＳＦＥＴＱ１１により形成されたセンス電流が流れるＭＯＳＦＥＴＱ１３は、ＬＤ−ＭＯＳＦＥＴにより構成される。上記ＭＯＳＦＥＴＱ１３のドレインは、ブランキング回路ＢＫを介して外部端子ＣＳに接続され、ここに電圧信号に変換する抵抗Ｒｓが接続される。
【００２９】
上記外部端子ＣＳで発生した電圧信号は、帰還信号ＣＳとして用いられる。リミッタ電流に対応した基準電圧ＶＲと上記抵抗Ｒｓが形成された電圧とを電圧比較回路ＶＣ２で検出し、オアゲート回路Ｇ１を通してフリップフロップ回路ＦＦをセット状態にして、ＰＷＭ信号をロウレベルとして上記ハイサイドＭＯＳＦＥＴＱ１０、Ｑ１１をオフ状態にしてしまうものである。上記ＭＯＳＦＥＴＱ１１で形成されるセンス電流はスイッチング時にノイズを発生するため、誤動作防止のためにセンス電流検出には数十ｎｓ程度の上記ブランキング回路ＢＫが設けられる。
【００３０】
出力電圧Ｖout は、抵抗Ｒ１とＲ２による分圧回路により分圧されて外部端子ＦＢに入力される。外部端子ＦＢに入力された分圧電圧は帰還信号ＶＦとしてエラーアンプＥＡに入力される。エラーアンプＥＡは、基準電圧Ｖref との差分を取り出す。エラーアンプＥＡの出力信号は、外部端子ＥＯに設けられた抵抗Ｒ４やキャパシタＣ２からなる補償回路でノイズ成分が除去されて電圧比較回路ＶＣ１に伝えられる。外部端子ＴＲＫに設けられた抵抗Ｒ３とキャパシタＣ１は、ソフトスタート信号を形成して上記エラーアンプＥＡに伝える。つまり、電源投入直後での出力電圧Ｖout が上記ソフトスタート信号に対応して緩やかに立ち上がるように制御する。発振回路ＯＳＣは、外部端子ＣＴに接続されたキャパシタＣ３及び定電流により周波数設定が行われて、ＰＷＭ信号の周波数を設定する。この発振回路ＯＳＣで形成されたパルスは、パルス発生回路ＰＧに供給されて上記フリップフロップ回路ＦＦのリセット信号ＲＥＳ、及び強制セット信号としての最大デューティ信号ＭＸＤが形成される。
【００３１】
ピーク電流制御方式では、発振回路ＯＳＣにより形成されたリセット信号ＲＥＳにより、フリップフロップ回路ＦＦをリセットして反転出力／Ｑから得られるＰＷＭ信号を立ち上げる。これにより、ハイサイドＭＯＳＦＥＴＱ１０がオン状態となり、そのセンス電流ＩＬ／１７０００がＭＯＳＦＥＴＱ１１により検出されて電圧信号とされる。そして、エラーアンプＥＡにより形成された出力電圧Ｖout の分圧電圧と基準電圧Ｖref の差分出力ＥＯとが電圧比較回路ＶＣ１で比較され、上記ＩＬ／１７０００に対応した電圧が上記電圧ＥＯに到達した時点でフリップフロップ回路ＦＦをセットして、上記ＰＷＭ信号をロウレベルに変化させる。これにより、上記ハイサイドＭＯＳＦＥＴＱ１０、Ｑ１１がオフ状態となり、代わってロウサイドＭＯＳＦＥＴＱ１２がオン状態に切り替えられる。
【００３２】
論理回路ＬＧＣは、上記ハイサイドＭＯＳＦＥＴＱ１０とロウサイドＭＯＳＦＥＴＱ１２とが同時にオン状態にならないようなデッドタイムを設定する回路と、上記ハイサイドＭＯＳＦＥＴＱ１０、Ｑ１１に伝えられる制御電圧を上記昇圧電圧に対応した信号レベルに変換するレベルシフト回路が設けられている。
【００３３】
この実施例の半導体装置は、スイッチング電源を並列接続した場合、エラーアンプＥＡの出力同士を接続することにより高精度のカレントシェアにも利用することができるよう工夫されている。カレントシェアはエラーアンプＥＡの出力をダイオード（トランジスタＴ１のべース，エミッタ）を介して外部端子ＩＳＨに接続される。例えば、２つのスイッチング電源を構成する半導体装置の外部端子ＩＳＨ同士を相互に接続する。このように外部端子ＩＳＨ同士を相互に接続することにより２つのスイッチング電源でのエラーアンプＥＡの出力電圧は共通化されて同様な出力電圧Ｖout を形成するように動作するので、シェアリングが可能となり出力電流供給能力を倍増させることができる。つまり、後述するようにスイッチング電源を複数並列動作させるとき、個々のスイッチング電源に流れる電流ＩＬが等しくなるように分配され、特定のスイッチング電源が大きな電流を負担してしまうことによる熱暴走を防止する上で重要な条件とされる。
【００３４】
この実施例では、特に制限されないが、以下のような監視回路が設けられる。監視回路は、その信号経路は省略されているが、入力電圧ＶＩＮが所定電圧以下に低下したことを監視する前記電圧検出回路ＵＶＬＯＣ，上記帰還信号ＣＳを用いて出力電流が所定電流以上のオーバーカレントを監視する監視回路ＯＣＰＣから構成される。これらの検出信号ＵＶＬＯ，ＯＣＰは、論理回路ＬＧＣに入力されてＰＷＭ信号に無関係に出力ＭＯＳＦＥＴＱ１０，Ｑ１１を強制的にオフ状態にさせる。また、これらの信号ＵＶＬＯ，ＯＣＰとスイッチング電源の動作制御信号ＯＮ／ＯＦＦとをオアゲート回路Ｇ２に供給して、ＭＯＳＦＥＴＱ１４をオン状態にして外部端子ＴＲＫをロウレベルにする。これにより、エラーアンプＥＡの出力が停止させられるようにも工夫されている。
【００３５】
基準電流発生回路ＲＣＧは、公知のバンドギャップ回路を有している。このバンドギャップ回路で形成された定電圧を、外部端子ＩＲＥＦに接続された抵抗Ｒ５に流して基準電流を形成する。この基準電流を基に、前記基準電圧Ｖref 、ＶＲ１、ＶＲ２や内部回路で必要とされる定電流源Ｉｂ，Ｉｂ１，Ｉ１〜Ｉ４が形成される。
【００３６】
図３には、図２の発振回路ＯＳＣとパルス発生回路ＰＧの一実施例のブロック図が示されている。発振回路ＯＳＣは、外部端子ＣＴに接続されたキャパシタＣ３と、定電流源Ｉ１，Ｉ２、スイッチＳ１及びヒステリシスコンパレータＣＰから構成される。上記定電流源Ｉ１は、電源電圧ＲＥＧ５から上記キャパシタＣ３に充電電流を流す。上記スイッチＳ１のオン状態により上記定電流源Ｉ１より大きな定電流を回路の接地電位に向けて流し、差分電流（Ｉ２−Ｉ１）によって上記キャパシタＣ３を放電させる。ヒステリシスコンパレータＣＰは、第１しきい値電圧Ｖ１からそれより低い第２しきい値電圧Ｖ２に外部端子ＣＴの電圧が遷移する第１状態と第２しきい値電圧Ｖ２から第１しきい値電圧Ｖ１に外部端子ＶＴの電圧が遷移する第２動作状態とを持つ。例えば、上記ヒステリシスコンパレータＣＰが上記第１動作状態のとき出力信号ＣＰout がロウレベルにされて上記スイッチＳ１をオフ状態にする。上記ヒステリシスコンパレータＣＰが上記第２動作状態になると出力信号ＣＰout がハイレベルにされて上記スイッチＳ１をオンにする。
【００３７】
上記キャパシタＣ３の電圧が低く、上記ヒステリシスコンパレータＣＰが第２動作状態のとき上記スイッチＳ１がオフ状態となり、上記キャパシタＣは上記定電流源Ｉ１により充電される。上記キャパシタＣ３の電圧が上記第１しきい値電圧Ｖ１に到達すると、ヒステリシスコンパレータＣＰの出力信号ＣＰout がロウレベルからハイレベルに変化して第１動作状態にされ、それに対応して上記スイッチＳ１がオン状態にされる。上記スイッチＳ１のオン状態により、キャパシタＣ３は上記差電流による放電動作に切り替えられる。上記キャパシタＣ３の電圧が上記第２しきい値電圧Ｖ２に到達すると、ヒステリシスコンパレータＣＰは、出力信号ＣＰout をロウレベルに変化させて再び第２動作状態にされ、上記スイッチＳ１をオフ状態にさせる。このような動作の繰り返しにより、上記キャパシタＣ３の電位は、上記第１しきい値電圧Ｖ１と第２しきい値電圧Ｖ２の範囲で変化する三角波とされる。
【００３８】
上記発振回路ＯＳＣの出力信号ＣＰout は、分周回路で周波数ｆが１／２に分周される。この分周出力ｆ／２は、スイッチＳ３の接点ａ側を通してパルス発生回路ＰＧに入力される。また、上記分周出力ｆ／２は、出力バッファＯＢとスイッチＳ２の接点ａ側を通して外部端子ＳＹＮＣから出力される。また、この外部端子ＳＹＮＣからの信号は、上記スイッチＳ２の接点ｂ側−インバータ回路ＩＮ１、ＩＮ２及びスイッチＳ４の接点ａ側と上記スイッチＳ３の接点ｂ側を通して上記パルス発生回路ＰＧに入力される。上記インバータ回路ＩＮ１の出力信号は、上記インバータ回路ＩＮ２をバイパスさせる上記スイッチＳ４の接点ｂ側と上記スイッチＳ３の接点ｂ側を通して上記パルス発生回路ＰＧに入力される。
【００３９】
上記スイッチＳ２とＳ３は、制御信号ＣＴ１により制御され、上記スイッチＳ４は、制御信号ＣＴ２により制御される。上記制御信号ＣＴ１とＣＴ２は、電圧判定回路ＶＤにより形成される。電圧判定回路ＶＤは、上記キャパシタＣ３の電位が、上記第１しきい値電圧Ｖ１よりも高いか、上記第２しきい値電圧Ｖ２よりも低いか、それ以外、つまりは上記第１しきい値電圧と第２しきい値電圧Ｖ２の範囲内であるかの判定動作を行う。例えば、上記キャパシタＣ３の電位を、上記第１しきい値電圧Ｖ１より低い第１論理しきい値電圧を持つインバータ回路ＩＮ３と、上記第２しきい値電圧Ｖ２より高い第２論理しきい値電圧を持つインバータ回路ＩＮ４の出力信号を論理回路ＬＯに供給して、その組み合わせにより制御信号ＣＴ１とＣＴ２を形成する。
【００４０】
上記キャパシタＣ３の電位が上記判定電圧よりも低く、第２論理しきい値電圧よりも高いとき、例えば制御信号ＣＴ１をロウレベルにしてスイッチＳ２とＳ３を接点ａ側に接続させる。上記キャパシタＣ３の電位が、上記第１論理しきい値電圧より高いとき、あるいは上記第２論理しきい値電圧よりも低いときには制御信号ＣＴ１をハイレベルにしてスイッチＳ２とＳ３を接点ｂ側に接続させる。そして、上記キャパシタＣ３の電位が、上記第２論理しきい値電圧よりも低いときに制御信号ＣＴ２をロウレベルにして上記スイッチＳ４を接点ａ側に接続させ、上記第１論理しきい値電圧よりも高いときに制御信号ＣＴ２をハイレベルにして上記スイッチＳ４を接点ｂ側に接続させる。
【００４１】
パルス発生回路ＰＧは、上記のようなスイッチ２〜４からなる信号伝達経路を通して上記発振回路の分周出力ｆ／２又は外部端子ＳＹＮＣを通して入力されたパルス信号に応答して後述するようなＰＷＭ信号を形成するためのリセット信号ＲＥＳと最大デューティ信号ＭＸＤを形成する。
【００４２】
図４には、図３の発振回路ＯＳＣとパルス発生回路ＰＧの動作を説明するための波形図が示されている。３Ｖは前記第１しきい値電圧Ｖ１に対応しており、２Ｖは上記第２しきい値電圧Ｖ２に対応している。また、定電流源Ｉ１の電流に対して定電流源Ｉ２の電流は２倍にされる。それ故、キャパシタＣ３が接続された外部端子ＣＴは定電流Ｉ１に対応した電流によって充電／放電させられた三角波となる。ヒステリシスコンパレータＣＰの出力信号ＣＰout は、充電動作のときにロウレベルとなり、放電動作のときにはハイレベルになる。その周波数Ｆは、Ｆ（Ｈｚ）＝Ｉ１（Ａ）／[２×Ｃ（Ｆ）]×１Ｖとなる。ここで、Ｃ（Ｆ）は、キャパシタＣ３の容量値である。１Ｖは、上記第１しきい値電圧Ｖ１と第２しきい値電圧Ｖ２の電位差である。
【００４３】
分周回路の出力信号ｆ／２は、上記発振回路ＯＳＣの出力信号ＣＰout を１／２分周したパルスとされる。上記パルス発生回路は、上記分周出力ｆ／２がロウレベルからハイレベルに立ち上がるときに最大デューティ信号ＭＸＤを発生させ、それにより時間Ｔ（例えば５０ｎｓ）だけ遅れたタイミングでリセットパルスＲＥＳを発生させる。
【００４４】
図５には、この発明が適用されるスイッチング電源の一実施例の一部概略回路図が示されている。この実施例は、入力電圧Ｖinを降圧した出力電圧Ｖout を形成する、いわゆる降圧型スイッチング電源に向けられている。特に制限されないが、入力電圧Ｖinは、前記図２の入力電圧（ＶＩＮ）に対応しており、約１２Ｖのような比較的高い電圧とされ、出力電圧Ｖout は約１．２Ｖ程度の低い電圧とされる。
【００４５】
上記入力電圧Ｖinは、ハイサイドＭＯＳＦＥＴＱ１０を介してインダクタＬの入力側から電流の供給を行う。インダクタＬの出力側と回路の接地電位ＧＮＤとの間にはキャパシタＣＯが設けられ、かかるキャパシタＣＯにより平滑された出力電圧Ｖout が形成される。この出力電圧Ｖout は、マイクロプロセッサＣＰＵ等のような負荷回路Ｌoad の動作電圧とされる。上記インダクタＬの入力側と回路の接地電位ＶＳＳとの間には、ロウサイドＭＯＳＦＥＴＱ１２が設けられる。このＭＯＳＦＥＴＱ１２は、上記スイッチＭＯＳＦＥＴＱ１０がオフ状態のときにオン状態となって上記インダクタＬの入力側を回路の接地電位にして上記インダクタＬに発生する逆起電圧をクランプする。上記ＭＯＳＦＥＴＱ１０とＱ１２は、Ｎチャネル型のパワーＭＯＳＦＥＴにより構成される。上記のようにスイッチＭＯＳＦＥＴＱ１０とＱ１２の相互接続点は、上記インダクタＬ１の入力側に接続される。
【００４６】
上記出力電圧Ｖout は、帰還信号ＶＦとして制御回路（コントロールＩＣ）ＣＯＮＴに帰還される。制御回路ＣＯＮＴは、上記帰還信号ＶＦを受けて、上記出力電圧Ｖout を約１．２Ｖのような電圧に制御するＰＷＭ信号を生成して前記論理回路ＬＧＣに伝える。論理回路ＬＧＣは、上記ＰＷＭ信号に対応した高電圧信号と低電位側信号を形成する。上記両信号には上記ＭＯＳＦＥＴＱ１０とＱ１２が同時にオンしないようなデッドタイムが設定されている。上記高電位側信号は、レベルシフト（レベル変換）機能持つドライバＤＶ１を通してハイサイドＭＯＳＦＥＴＱ１０のゲートに伝えられる。上記低電位側信号は、ドライバＤＶ２を通してロウサイドＭＯＳＦＥＴＱ１２のゲートに伝えられる。
【００４７】
図６には、図５のスイッチング電源の動作を説明するための要部回路図が示され、図７にはその動作波形図が示さている。図６に示したようにＰＷＭ信号（パルス幅制御信号）によりスイッチ制御されるハイサイドＭＯＳＦＥＴＱ１０を通してインダクタＬの入力側に電流Ｉ１を供給し、インダクタＬの出力側と回路の接地電位との間に出力キャパシタＣＯを設けて出力電圧Ｖout を得る。上記インダクタＬと接地電位との間には、ロウサイドＭＯＳＦＥＴＱ１２が設けられる。このＭＯＳＦＥＴＱ１２は、上記ＭＯＳＦＥＴＱ１０がオフ状態にされたときのインダクタＬの入力側を回路の接地電位ＶＳＳに電圧クランプさせ、上記インダクタＬを通して負荷に供給される電流ＩＬに対応した電流Ｉ２を流す。上記ＭＯＳＦＥＴＱ１０とＱ１２は交互にオンしており、その中点電圧ＶＳＷＨは０Ｖ（ＶＳＳ）と入力電圧Ｖinとを往復する波形となる。出力電圧Ｖout の安定化はＰＷＭのデューティ（Duty）を調整することによって達成される。図７において、インダクタＬに流れる電流ＩＬの平均電流が負荷電流Ｉout と等しくなる。
【００４８】
図７のようにＭＯＳＦＥＴＱ１２は、ＭＯＳＦＥＴＱ１０に比べてオンしている期間が長く、オン抵抗による損失が大きい。このため、前記図１のようにＭＯＳＦＥＴＱ１２は、ＭＯＳＦＥＴＱ１０に比べてサイズを大きくしてオン抵抗値をさげるようにするものである。このようなサイズの設定によって、効率のよい電源装置を得ることができる。また、前記図２のようにショットキーダイオードＳＢＤ１を設けた場合には、ＭＯＳＦＥＴＱ１０がオフ状態となったときに、上記ＭＯＳＦＥＴＱ１２がオン状態になるまではショットキーダイオードＳＢＤ１を通して電流ＩＬの供給が行われる。もしも、ショットキーダイオードＳＢＤ１が無いと、ＭＯＳＦＥＴＱ１２のボディイダイオードによって上記電流ＩＬの供給が行われることとなって損失が大きくなる。
【００４９】
このようなＭＯＳＦＥＴＱ１０、Ｑ１２のスイッチング切り換わりでの電力ロスは、それ自体は小さいけれども周波数依存性を持っている。つまり、電源装置は、高性能化のために負荷急変時における電源電圧の低下を防ぐための高速応答が要求されており、ＰＷＭ周波数も高くする必要がある。このようなＰＷＭ周波数の高周波数化により上記スイッチング時でのＭＯＳＦＥＴＱ１１での僅かな電力ロスが無視できなくなるものである。上記のようなショットキーダイオードＳＢＤ１の存在は、スイッチング時での電力ロスを低減させる上で有益である。ちなみに、この実施例の電源装置では５００ＫＨｚのような高い周波数とされる。
【００５０】
図８に、この発明が適用されるスイッチング電源の一実施例の全体概略回路図が示されている。この実施例のスイッチング電源のＰＷＭ生成回路ＰＷＭＣはピーク電流制御方式とされる。ピーク電流制御方式では前記出力電圧Ｖout を帰還させる帰還ループに加えて、入力電流ＩＬ／Ｎをモニタして帰還させる帰還ループとを設けることによりフィードバックループの系の不安定要素を打ち消して位相補償を容易にする。そのためループゲインを必要以上に落とす必要がないため、電源の高速負荷応答に適した回路といえる。この実施例のＰＷＭ生成回路ＰＷＭＣは、フリップフロップ回路ＦＦの反転信号／ＱからＰＷＭ信号を生成する。このフリップフロップ回路ＦＦは、上記図２のパルス発生回路ＰＧにより形成されたリセット信号ＲＥＳによりリセットされる。そして、出力電圧Ｖout に対応した帰還信号ＶＦと基準電圧Ｖref とを受けるエラーアンプＥＡの出力信号ＥＯと、上記ハイサイドＭＯＳＦＥＴＱ１０に流れる電流をセンスして形成された信号ＣＳとを受けるコンパレータＶＣ１の出力信号によりセットされる。
【００５１】
図９には、図８のスイッチング電源の動作を説明するための波形図が示されている。このようなピーク電流制御方式では、上記リセット信号ＲＥＳの到来によりフリップフロップ回路ＦＦがリセットされてＰＷＭ信号がハイレベルとなり、高電位側スイッチＭＯＳＦＥＴＱ１０をオン状態にさせる。このＭＯＳＦＥＴＱ１０の電流Ｉ１に対応した電流を抵抗Ｒに流してモニタ電圧ＣＳを形成する。コンパレータＶＣ１は、上記モニタ電圧ＣＳが上記エラーアンプＥＡの出力信号ＥＯに到達したときにフリップフロップ回路ＦＦを反転させてＰＷＭ信号をハイレベルからロウレベルに変化させる。このように出力電流Ｉ１に対応した電流のモニタ電圧ＣＳによりＰＷＭ信号を形成するので高速負荷応答を実現することができる。上記ＰＷＭ信号をハイレベルからロウレベルにされることに応じて高電位側ＭＯＳＦＥＴＱ１０がオフ状態にされて、低電位側ＭＯＳＦＥＴＱ１２がオン状態に切り替えられる。
【００５２】
図１０には、図８のスイッチング電源の一実施例の要部概略回路図が示されている。同図において、入力電圧ＶＩＮは前記図６のＶinに対応し、ハイサイドＭＯＳＦＥＴ１０、インダクタＬ、ＭＯＳＦＥＴＱ１２及びドライバＤＶ１，ＤＶ２は前記図６と同様である。上記スイッチＭＯＳＦＥＴＱ１０とＱ１２は、特に制限されないが、Ｎチャネル型の縦型パワーＭＯＳＦＥＴにより構成される。上記のようにスイッチＭＯＳＦＥＴＱ１０とＱ１２との接続点は、上記インダクタＬの入力側に接続される。
【００５３】
この実施例では、ハイサイドＭＯＳＦＥＴＱ１０に対してセンス用のＭＯＳＦＥＴＱ１１が設けられる。これらの２つのＭＯＳＦＥＴＱ１０とＱ１１は、１つの半導体チップＧＨに形成される。ＭＯＳＦＥＴＱ１０は、ハイサイドスイッチＭＯＳＦＥＴとしての電流ＩＬを形成する。これに対して、ＭＯＳＦＥＴＱ１１は、上記ＭＯＳＦＥＴＱ１０に流れる電流ＩＬをモニタするセンスＭＯＳＦＥＴである。これらは、後述するように１つの半導体基板上に形成される縦型ＭＯＳＦＥＴとされる。その面積比が例えばＮ：１（例えば１７０００：１）のように形成される。これにより、ＭＯＳＦＥＴＱＳによりＩＬ／Ｎ（ＩＬ／１７０００）のような電流が流れるようにされる。また、ロウサイドＭＯＳＦＥＴＱ１２も１つの半導体チップＧＬにより形成される。
【００５４】
上記ＭＯＳＦＥＴＱ１０とＱ１１は、ドレインとゲートは半導体基板上において一体的に形成されることにより、それぞれが同じ電圧にされる。これらのＭＯＳＦＥＴＱ１０とＱ１１は、ソースフォロワ出力ＭＯＳＦＥＴとして動作するので、上記のような面積比に対応した電流ＩＬ／Ｎを得るためには、上記両ＭＯＳＦＥＴＱ１０とＱ１１のソース電位も等しくする必要がある。差動増幅回路ＡＭＰの正相入力（＋）と負相入力（−）には、上記両ＭＯＳＦＥＴＱ１０とＱ１１のソース電位がそれぞれ供給される。この差動増幅回路ＡＭＰの出力電圧Ｖｏは、ＰチャネルＭＯＳＦＥＴＱ１３のゲートに供給される。このＭＯＳＦＥＴＱ１３のソースは、上記ＭＯＳＦＥＴＱ１１のソースに接続される。上記ＭＯＳＦＥＴＱ１３のドレインには、特に制限されないが、ダイオードＤと抵抗Ｒｓが設けられる。抵抗Ｒｓは、上記ＭＯＳＦＥＴＱ１１のセンス電流ＩＬ／Ｎに対応した電圧信号を形成し、この電圧はＰＷＭ信号を形成するための１つの前記帰還信号ＣＳとされる。
【００５５】
この実施例では、特に制限されないが、上記ＭＯＳＦＥＴＱ１３のソース側とドレイン側にバイアス電流源Ｉb1とＩb2が設けられる。これらのバイアス電流源Ｉb1とＩb2は、特に制限されないが、共通の電流により動作する電流ミラーＭＯＳＦＥＴにより構成されて、同じバイアス電流を流すようにされる。このようなバイアス電流源Ｉb1とＩb2を設けることにより、センス電流が殆ど零のような無負荷時でも正常にメインＭＯＳＦＥＴＱ１０とセンスＭＯＳＦＥＴＱ１１のドレイン電圧を等しくして精度よくセンス電流を流すような状態に維持しつつ、抵抗Ｒｓに上記ＭＯＳＦＥＴＱ１３に流すバイアス電流が流れ込むことによる発生するオフセットを回避することができる。
【００５６】
上記抵抗Ｒｓにより形成された電圧は、前記図８（図２）に示したような２つの帰還ループＶＦとＣＳを用いたピーク電流制御方式の上記帰還信号ＣＳとして用いられる。前記図８に示したピーク電流制御方式のＰＷＭ生成回路ＰＷＭＣにより、上記出力電圧Ｖout を約１．２Ｖのような電圧に制御するＰＷＭ信号が形成される。つまり、前記抵抗Ｒｓにより、センス電流に対応した電圧ＣＳ（ＩＬ／Ｎ）のピーク値と、出力電圧Ｖout を前記図２に示したような分圧回路により分圧し、その分圧電圧と基準電圧とを受けるエラーアンプＥＡの出力信号ＥＯとの比較信号によりＰＷＭ信号が形成される。このＰＷＭ信号によりスイッチＭＯＳＦＥＴＱ１０とＱ１２のスイッチ制御が行われる。
【００５７】
この実施例では、ハイサイド出力素子として、低オン抵抗・低ＱgdのＮチャネル型のパワーＭＯＳＦＥＴＱ１０を用いてソースフォロワ出力回路として動作させる。上記中点の電位を上記入力電圧ＶＩＮに対応した高電圧ＢＯＯＴを得るようにするために、言い換えるならば、ＭＯＳＦＥＴＱ１０のしきい値電圧分だけ中点電位ＶＳＷＨが低下して損失が生じてしまうのを防ぐために昇圧回路が設けられる。
【００５８】
上記昇圧回路は、上記ＭＯＳＦＥＴＱ１０がオン状態のときのゲート電圧を上記入力電圧ＶＩＮに対してそのしきい値電圧分以上の高電圧にするという動作を行う。つまり、上記中点は、図示のようなブートストラップ容量ＣＢの一端に接続される。このブートストラップ容量ＣＢの他端は、ショットキーダイオードＳＢＤ２等のようなスイッチ素子を介して５Ｖ（ＤＲＶ５）に接続される。上記ロウサイドＭＯＳＦＥＴＱ１２がオン状態で、上記ハイサイドＭＯＳＦＥＴＭＯＳＦＥＴＱ１０がオフ状態のとき、上記ブートストラップ容量ＣＢに上記電源端子ＤＲＶ５からチャージアップが行われる。そして、ＭＯＳＦＥＴＱ１２がオフ状態となり、ＭＯＳＦＥＴＱ１０がオン状態に切り替わるときには、ＭＯＳＦＥＴＱ１０のソース側電位に対してゲート電圧が上記ブートストラップ容量ＣＢに対する前記チャージアップ電圧分（ＶＩＮ＋ＤＲＶ５）だけ昇圧される。この例では、上記ショットキーダイオードＳＢＤ２による電圧損失は無視するものとする。この昇圧電圧ＢＯＯＴは、上記ドライバＤＶ１、上記バイアス電流源Ｉb1及び差動増幅回路ＡＭＰの動作電圧として用いられる。
【００５９】
図１１には、図１０の差動増幅回路ＡＭＰの一実施例の回路図が示されている。ＰチャネルＭＯＳＦＥＴＱ１とＱ２とが差動形態に接続される。これらＭＯＳＦＥＴＱ１とＱ２のソースと前記昇圧電圧ＢＯＯＴとの間には、バイアス電流源Ｉb3が設けられる。上記ＭＯＳＦＥＴＱ１のゲートは、正相入力端子（＋）に接続される。上記ＭＯＳＦＥＴＱ２のゲートは、負相入力端子（−）に接続される。上記ＭＯＳＦＥＴＱ１、Ｑ２のドレインには、電流ミラー形態にされたＮチャネルＭＯＳＦＥＴＱ７とＱ８が負荷回路として設けられる。ＭＯＳＦＥＴＱ７は、ゲートとドレインとが接続されてダイオード形態とされる。このＭＯＳＦＥＴＱ７のゲート，ドレインは上記ＭＯＳＦＥＴＱ１のドレインに接続されている。ＭＯＳＦＥＴＱ８は、上記ＭＯＳＦＥＴＱ７とゲート及びソースが共通接続されることにより、前記のように電流ミラー形態にされる。ＭＯＳＦＥＴＱ８のドレインと上記ＭＯＳＦＥＴＱ２のドレインとは出力端子ＯＵＴに接続されて、出力電圧Ｖｏが形成される。
【００６０】
この実施例では、上記出力電圧Ｖｏは、ＮチャネルＭＯＳＦＥＴＱ４のゲートに接続される。このＭＯＳＦＥＴＱ４のドレインには、特に制限されないが、前記昇圧電圧ＢＯＯＴが供給される。ＭＯＳＦＥＴＱ４のソースには、ＰチャネルＭＯＳＦＥＴＱ５のソースが接続される。このＭＯＳＦＥＴＱ５のドレインとゲートは共通接続されてダイオード形態とされる。上記ＭＯＳＦＥＴＱ５のドレイン，ゲートと接地電位ＶＳＳとの間には、バイアス電流源Ｉb4が設けられる。上記ＭＯＳＦＥＴＱ７，Ｑ８の共通接続されたソースと、回路の接地電位ＶＳＳとの間には、ソースフォロワ形態に接続されたＰチャネルＭＯＳＦＥＴＱ６が設けられる。
【００６１】
上記ＭＯＳＦＥＴＱ１、Ｑ２、Ｑ７、Ｑ８により一般的なゲート入力の差動増幅回路を構成しており、ＭＯＳＦＥＴＱ４、Ｑ５、Ｑ６でシステマチックオフセットキャンセル回路を構成している。ＭＯＳＦＥＴＱ５のゲート電圧をＶa 、ＭＯＳＦＥＴＱ７のドレイン電圧をＶb とすると以下の方程式が成り立つ。
Ｖa ＝Ｖout −Ｖgs4 −Ｖgs5 ……（１）
Ｖb ＝Ｖa ＋Ｖgs7 ＋Ｖgs6   ……（２）
Ｉb4＝Ｉb3／２の時、Ｖgs4 ＝Ｖgs7 、Ｖgs5 ＝Ｖgs6となるので上記式（１）（２）により、Ｖｏ＝Ｖbになる。ここで、Ｖgs4 〜Ｖgs7 は、ＭＯＳＦＥＴＱ４〜Ｑ７のゲート，ソース電圧である。
【００６２】
上記差動増幅回路の出力電圧Ｖｏは、図８のようにＭＯＳＦＥＴＱ１３のゲートに接続される。そして、差動増幅回路ＡＭＰの上記正相入力（＋）と負相入力（−）は、上記メインＭＯＳＦＥＴＱ１０とセンスＭＯＳＦＥＴＱ１１のソースに接続されている。差動増幅回路ＡＭＰにおいて、上記差動ＭＯＳＦＥＴＱ１とＱ２のドレイン電圧が上記Ｖｏ＝Ｖbのように等しくなるということは、正相入力（＋）と負相入力（−）とが等しくなり、上記Ｉb4＝Ｉb3／２の条件が成立するということである。したがって、センス電流（ＩＬ／Ｎ）の増減やＬＤーＭＯＳＦＥＴＱ１３のＶth影響がなくなり、システマチックオフセットがキャンセルされて、せいぜい５．３ｕＶ（マイクロボルト）のように小さく、差動増幅回路ＡＭＰの高精度化が図られる。
【００６３】
この実施例では、上記のようにセンス電流ＩＬの増減に関係なくせいぜい５．３ｕＶのように無視できる程度にオフセット電圧を小さくすることができる。また、メインＭＯＳＦＥＴＱ１０に流れるメイン電流がゼロアンペア付近から差動増幅回路ＡＭＰの出力電圧Ｖｏを発生させることができる。かかる出力電圧Ｖｏは、メイン電流ＩＬの増加に対応したＭＯＳＦＥＴＱ１３のゲート，ソース電圧Ｖgsの増加を補償するように低下するので、前記のように上記メインＭＯＳＦＥＴＱ１０とセンスＭＯＳＦＥＴＱ１１のソース電位が等しくされて高い精度でのピーク電流制御方式によるＰＷＭ制御が実現できる。
【００６４】
図１２には、ロウサイドＭＯＳＦＥＴＱ１２が形成された半導体チップの主面の全体平面図が示され、図１３にはそのＡ−Ａ’部での断面図が示されている。半導体チップの平面形状は、長い長方形状とされている。半導体チップは、素子が形成される主面（デバイス形成面）と、これに対して半導体チップの厚さ方向に沿って反対側に位置する裏面（裏面電極形成面）とを有している。半導体チップの主面には、パワーＭＯＳＦＥＴＱ１２のゲート電極用のパッドＧＰと、ソース電極用のパッドＳＰとが配置されている。これらパッドＧＰ，ＳＰは、半導体チップの最上層の配線の同一金属材料（例えばアルミニウム）により形成されている。
【００６５】
上記ゲート電極用のパッドＧＰは、半導体チップの主面において長手方向の一端部の近傍に配置されている。これらのパッドＧＰ，ＳＰは、半導体チップの最上層の表面保護膜の一部に形成された開口部から露出されている。表面保護膜は、例えば酸化シリコン膜および窒化シリコン（Ｓｉ３Ｎ４）膜の積層膜あるいはその積層膜上にポリイミド膜（ＰｉＱ）のような有機膜が積層されてなる。
【００６６】
同図では省略されているけれども、ゲート電極用のパッドＧＰと一体的に形成され電気的に接続されているゲートフィンガが設けられ、半導体チップの主面の外周近傍にその外周や半導体チップの短方向の中央部の長手方向に沿って延在した状態で形成され、縦型ＭＯＳＦＥＴのゲート電極に接続される。このようなゲートフィンガは、例えばチタンタングステン（ＴｉＷ）等のようなバリアメタル層とアルミニウム（Ａｌ）等のようなメタル層とを下層から順に積み重ねて形成されている。このようなゲートフィンガを設けることにより、パワーＭＯＳＦＥＴＱ１２のゲート抵抗を低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１の大電流化および高周波化に対応可能となっている。ゲートフィンガの表面は上記表面保護膜によって覆われている。
【００６７】
上記ゲート電極用のパッドＧＰおよびゲートフィンガは、図１３に示すようなゲート電極７（Ｇ）に電気的に接続されている。ゲート電極７（Ｇ）は、例えば低抵抗な多結晶シリコンによってゲート配線と一体的に形成され電気的に接続されている。ゲート配線の他端側は上記ゲートフィンガに接続される。上記ゲート電極７（Ｇ）は、パワーＭＯＳＦＥＴＱ１２の単位トランジスタセルのゲート電極を形成する部材である。この複数のゲート電極７（Ｇ）の総和が、パワーＭＯＳＦＥＴＱ１２のゲート幅になっている。ハイサイドＭＯＳＦＥＴＱ１０も同様な構成となっており、上記単位トランジスタセルの数により、上記ＭＯＳＦＥＴＱ１０とＱ１１の比率が１７０００：１のようにされる。ゲート電極７（Ｇ）は、ストライプ状や平面格子状態と種々変更可能である。
【００６８】
上記ソース電極用のパッドＳＰは、ゲート電極用のパッドＰＧおよびゲートフィンガと絶縁された状態で配置されている。ソース電極用のパッドＳＰは、半導体チップの最上層の表面保護膜１９の一部に形成された開口部から露出されている。そして、長方形のチップの長手方向の中央部にショットキーダイオードＳＢＤ１が形成されるＳＢＤ領域が設けられる。このＳＢＤ領域を挟んでＭＯＳＦＥＴ領域が２つに分割される。ＳＢＤ領域は、上記ＭＯＳＦＥＴ領域を短手方向に対して２つに分割し、特別な配線を介在させることなく回路的には２つの並列形態のＭＯＳＦＥＴに対して均等にショットキーダイオードＳＢＤ１が設けられることになる。これにより、接続部分での電力ロスも最小にすることができる。そして、基板の縦方向に流れる電流が分散されて、放熱性の点でも上記ショットキーダイオードＳＢＤ１を中央部に配置することが有益である。
【００６９】
図１３において、半導体チップを構成する半導体基板１は、例えばｎ＋型のシリコン単結晶の半導体層からなり、その上層に形成された、例えばｎ−型のシリコン単結晶からなるエピタキシャル層２とを有している。このエピタキシャル層２の主面には、例えば酸化シリコン（ＳｉＯ２等）からなるフィールド絶縁膜６が形成されている。このフィールド絶縁膜６とその下層のｐ型ウエル３とに囲まれた活性領域にｎ−型のｎ型ウエル４が形成され、パワーＭＯＳＦＥＴを構成する複数の単位トランジスタセルが形成される。パワーＭＯＳＦＥＴ１２（Ｑ１０，Ｑ１１）は、複数の単位トランジスタセルが並列に接続されることで形成される。
【００７０】
各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のパワーＭＯＳＦＥＴで形成されている。トレンチゲート構造とすることにより、単位トランジスタセルの微細化及び高集積化が可能となっている。上記半導体層１およびｎ型ウエル４は、上記単位トランジスタセルのドレイン領域としての機能を有している。基板１（半導体チップ）の裏面には、ドレイン電極用Ｄの裏面電極１４が形成される。この裏面電極１４は、例えば金（Ａｕ）からなり、上記ダイパッドと電気的に接続される。
【００７１】
エピタキシャル層２中に形成されたｐ−型の半導体領域５は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ−型の半導体領域５の上部に形成されたｎ＋型の半導体領域９は、上記単位トランジスタセルのソース領域としての機能を有している。上記基板１には、その主面から基板の厚さ方向に延びる溝が形成されている。溝は、ｎ＋型の半導体領域９の上面からｎ＋型の半導体領域９およびｐ型の半導体領域５を貫通し、その下層のｎ型ウェル４中で終端するように形成されている。この溝の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜８が形成されている。また、上記溝内には、上記ゲート絶縁膜８を介して上記ゲート電極７（Ｇ）が埋め込まれている。このゲート電極７（Ｇ）は、ゲート配線と一体的に形成され電気的に接続されている。上記ゲート配線は、それを覆う絶縁膜１１に形成された図示しないコンタクトホールを通じてゲートフィンガと電気的に接続されている。
【００７２】
上記ソース電極用のパッド１３（ＳＰ）は、アルミニュウム等により形成され、その下層にショットキーダイオードＳＢＤ１を構成するバリアメタル層１２が形成される。このバリアメタル層１２は、絶縁膜６及び１１に形成されたコンタクトホールを通じてソース用のｎ＋型の半導体領域９及びｐ＋型の半導体領域１０と電気的に接続されている。このｐ＋型の半導体領域１０は，ｐ−型の半導体領域５に対する電気的接続を行うためのものである。これにより、ＭＯＳＦＥＴＱ１２のソースとチャネルとが電気的に接続される。そして、ＳＢＤ領域のエピタキシャル層２と上記バリアメタル１２によりショットキーダイオードＳＢＤ２が構成され、ＭＯＳＦＥＴＱ１２のドレインとソース間に設けられることとなる。
【００７３】
図１４には、前記図２の電源回路ＲＥＧ１の一実施例の回路図が示されている。ＰチャネルＭＯＳＦＥＴＱ２０とＱ２１は、差動形態にされる。これらＭＯＳＦＥＴＱ２０とＱ２１のソースと電源電圧ＶＩＮとの間には、定電流源Ｉ３が設けられる。上記差動ＭＯＳＦＥＴＱ２０とＱ２１のドレインと回路の接地電位ＳＧＮＤとの間には、アクティブ負荷回路を構成する電流ミラー形態のＮチャネルＭＯＳＦＥＴＱ２２とＱ２３が設けられる。そして、上記ＭＯＳＦＥＴＱ２０とＱ２２のドレインは、Ｎチャネル型の増幅ＭＯＳＦＥＴＱ２４のゲートに接続される。このＭＯＳＦＥＴＱ２４のソースは、回路の接地電位ＳＧＮＤに接続される。上記ＭＯＳＦＥＴＱ２４のドレインには、電圧分担を行うＮチャネルＭＯＳＦＥＴＱ２５を介して負荷としての定電流源Ｉ４が設けられる。上記ＭＯＳＦＥＴＱ２５のゲートには、３．６Ｖのようなバイアス電圧ＶＢが印加され、出力ＭＯＳＦＥＴＱ２４のドレイン最大電圧をＶＢ−Ｖth( ＭＯＳＦＥＴＱ２５のしきい値電圧）に設定する。
【００７４】
上記ＭＯＳＦＥＴＱ２５は、上記電源電圧ＶＩＮに対応した高耐圧ＭＯＳＦＥＴであり、５Ｖ程度で動作する低耐圧のＭＯＳＦＥＴＱ２４の耐圧保護動作を行う。このＭＯＳＦＥＴＱ２５のドレイン出力は、Ｎチャネル型の出力ＭＯＳＦＥＴＱ２６のゲートに供給される。このＭＯＳＦＥＴＱ２６は、前記ＭＯＳＦＥＴＱ２５と同様に高耐圧ＭＯＳＦＥＴで構成される。このＭＯＳＦＥＴＱ２６のソースは、出力端子ＲＥＧ５に接続される。上記ＭＯＳＦＥＴＱ２６のソースが接続された出力端子ＲＥＧ５と回路の接地電位との間には、分圧抵抗Ｒ２０とＲ２１が設けられる。１．２Ｖのような基準電圧ＶＲと上記分圧電圧とを差動ＭＯＳＦＥＴＱ２０とＱ２１のゲートに供給することにより、上記基準電圧ＶＲに対応した５Ｖのような内部電圧（ＲＥＧ５）が形成される。増幅ＭＯＳＦＥＴＱ２４の入力であるゲートと、出力であるＭＯＳＦＥＴＱ２５のドレインとの間に設けられたキャパシタＣ２０や、上記抵抗Ｒ２０の両端に設けられたキャパシタＣ２１は、位相補償用のものである。前記図２の電源回路ＲＥＧ２も同様な回路で構成される。
【００７５】
特に制限されないが、電源回路ＲＥＧ２で形成される内部電圧ＤＲＶ５は、上記内部電圧ＲＥＧ５に対して高い電圧に設定される。例えば、ＲＥＧ５が５ＶならＤＲＶ５は５．２５Ｖに設定される。図１４において、抵抗Ｒ２０とＲ２１の比を設定するにより、図１４で示された同じ回路で、上記のように５Ｖと５．２５Ｖのような電圧を形成することができる。このように、ＤＲＶ５の電圧を５．２５Ｖのように高くすることにより、ショットキーダイオードＳＢＤ２での電圧ロスを補うようにすることができる。つまり、昇圧電圧をＶＩＮ＋５Ｖのように高くすることができる。このような昇圧電圧が高くできることに対応して、ハイサイドＭＯＳＦＥＴＱ１０の立ち上がりを高速にでき、スイッチング損失を小さくすることができる。
【００７６】
図１５には、この発明に係る半導体装置を用いた電源装置の一実施例のブロック図が示されている。この実施例では、前記図２に示したような半導体装置がマスタ（Ｍaster)とスレーブ（Ｓlave）として組み合わされる。この組み合わせは、両半導体装置の外部端子ＳＹＮＣ、ＩＳＨ及びＴＲＫが互いに接続される。マスタ側の半導体装置の外部端子ＣＴには、前記同様にキャパシタＣ３が接続される。これにより、図３に示したような発振回路ＯＳＣ、電圧判定回路ＶＤの動作によって、半導体装置Ｍaster においては、同期端子ＳＹＮＣを出力モードにして、半導体装置Ｍaster の発振回路ＯＳＣで形成されたパルスを出力させる。
【００７７】
半導体装置Ｓlaveの外部端子ＣＴは、抵抗Ｒを介して電源電圧ＲＥＧ５が与えられる。これにより、図３に示したような発振回路ＯＳＣ、電圧判定回路ＶＤの動作によって、半導体装置Ｓlaveの同期端子ＳＹＮＣは入力モードにされて、上記半導体装置Ｍaster の発振回路ＯＳＣで形成されたパルスが入力され、それを反転させてパルス発生回路ＰＧに供給して上記半導体装置Ｍaster に対して位相が１８０°異なる同期動作を行う。上記２つの半導体装置Ｍaster とＳlaveにおいて、クロックが互いに１８０°位相反転しているため２フェーズ(phase) 動作を行うことになる。
【００７８】
図１６には、上記図１５の電源装置の動作を説明するための波形図が示されている。ＳＷ１，ＳＷ２は、２つの半導体装置（Ｍaster)と（Ｓlave）の出力電圧波形であり、ＩＬ１，ＩＬ２は同じく上記２つの半導体装置の出力電流波形である。このような２フェーズ動作により、半導体装置（Ｍaster)と（Ｓlave）に設けられたインダクタＬ１，Ｌ２に流れる負荷電流ＩＬ１，ＩＬ２のリップル電流が小さくなり、これに対応して出力電圧Ｖout のリップル電圧及び出力平滑キャパシタＣＯのリップル電流も小さくすることが可能となる。図１６（Ａ）は、無負荷Ｉout ＝０Ａのときを示し、図１６（Ｂ）は、Ｉout ＝４０Ａを示している。つまり、この電源装置では、前記定格出力電流３５Ａの半導体装置を２個組み合わせて定格出力が７０Ａと拡大でき、４０Ａもの大きな負荷電流も余裕を持って流すことができるようになる。
【００７９】
この場合、単に出力電流を２倍に大きくできることの他、電源装置としては見かけ上の動作周波数が２倍となり応答性（負荷電流に対するレスポンス）が向上するといった利点も生じる。電源装置のみかけ上の動作周波数により応答性をそのままにしたときには、各スイッチング電源ＳＷＲＥＧ１とＳＷＲＥＧ２の動作周波数を半分に低下させることができる。この結果、個々の半導体装置（Ｍaster)と（Ｓlave）におけるスイッチング損失を１／２に低減させることができるために電源装置としての効率向上を図ることができる。さらに、図２外部端子ＩＳＨが互いに接続されているので、同じ電流を分配するように各半導体装置（Ｍaster)と（Ｓlave）が動作する。
【００８０】
コントロールＩＣを搭載した半導体装置として、上記のような並列運転を前提とした回路設計をしておけば、その定格出力を超えるような負荷回路に対しては半導体装置を追加するだけで対応されることができる。しかも、上記のような２フェーズ動作を行うようにすれば、単に出力電流が大きくなるだけではなく、負荷電流に対するレスポンスも向上させることができる。つまり、半導体装置の動作周波数を２倍にするこなく、それと同等の応答性を実現できる。なお、上記２つの半導体装置（Ｍaster)において位相反転させないで半導体装置（Ｓlave）にパルスを供給すれば、同じパルスで同期した並列運転を行うようにすることもできる。このような同期運転することにより、各半導体装置から発生するノイズの周波数が同一になるので、かかるノイズを減らすため対策を特定の周波数に向けて行うことができるといった利点も生じる。
【００８１】
このように半導体装置を複数個用いて定格出力電流を増大させるとき、外部端子ＩＳＨを互いに接続することにより、複数の半導体装置において同じ電流を分配するように各スイッチング電源装置が動作する。これにより、並列運転のときに特定のスイッチング電源に負荷電流が集中してしまい出力ＭＯＳＦＥＴが破壊してしまうという問題を回避することができる。
【００８２】
図１７には、この発明に係る半導体装置を用いた電源装置の他の一実施例のブロック図が示されている。この実施例では、前記図２に示したような半導体装置がチャネル１（Ｃｈ−１）とチャネル２（Ｃｈ−２）として関連付けられる。２つの半導体装置（Ｃｈ−１）と（Ｃｈ−２）は、外部端子ＴＲＫが相互に接続される。外部端子ＣＴにはそれぞれキャパシタＣ３１，Ｃ３２が接続され、出力端子ＳＷにはそれぞれインダクタＬ１，Ｌ２とキャパシタＣＯ１，ＣＯ２が直列形態に接続される。チャネル１は、例えば出力電圧が２．４Ｖにされ、チャネル２は出力電圧が１．８Ｖにされる。パーソナルコンピュータやサーバに搭載されるシステム制御ユニット（メモリ、ＣＰＵ、ＧＰＵ）は、異なる電源電圧のものが存在する。電源投入時に上記異なる電源電圧がバラバラに立ち上がると、メモリ、ＣＰＵ、ＧＰＵで不都合が生じる。
【００８３】
図１８には、図１７の電源装置の動作を説明するための波形図が示されている。この実施例では、前記のように２つの半導体装置（Ｃｈ−１）と（Ｃｈ−２）の上記外部端子ＴＲＫを共通にされている。したがって、電源投入時において、異なる２つの出力電圧２．４Ｖと１．８Ｖの立ち上がり時間を同じくすることができる。つまり、（Ｃｈ−１）において、電源投入から２．４Ｖに到達する時間と、（Ｃｈ−２）において１．８Ｖに到達する時間とを同じくすることができる。これは、前記図２のように外部端子ＴＲＫに接続された抵抗Ｒ３とキャパシタＣ１による同じ時定数回路を用いて、両半導体装置（Ｃｈ−１）と（Ｃｈ−２）のソフトスタートを制御することにより実現できるものである。
【００８４】
図１９には、この発明に係る半導体装置を用いた電源装置の更に他の一実施例のブロック図が示されている。この実施例では、前記図２に示したような半導体装置がチャネル１（Ｃｈ−１）とチャネル２（Ｃｈ−２）として関連付けられる。半導体装置（Ｃｈ−１）の出力電圧を抵抗回路で分圧して（Ｃｈ−２）は、外部端子ＴＲＫに供給する。外部端子ＣＴにはそれぞれキャパシタＣ３１，Ｃ３２が接続され、出力端子ＳＷにはそれぞれインダクタＬ１，Ｌ２とキャパシタＣＯ１，ＣＯ２が直列形態に接続される。
【００８５】
図２０には、図１９の電源装置の動作を説明するための波形図が示されている。この実施例では、前記のように１つの半導体装置（Ｃｈ−１）の出力電圧Ｖout1の立ち上がり波形を他の半導体装置（Ｃｈ−２）の上記外部端子ＴＲＫにスフトスタート信号として供給している。したがって、電源投入時において、異なる２つの出力電圧２．４Ｖと１．８Ｖの立ち上がり波形を同じくすることができる。つまり、（Ｃｈ−１）と（Ｃｈ−２）は、電源投入から同じ電圧変化により立ち上がる。したがって、（Ｃｈ−２）は早いタイミングで１．８Ｖに到達し、遅れて（Ｃｈ−１）は２．４Ｖに到達する。上記のような出力電圧２．４Ｖと１．８Ｖの比に対応して、抵抗比を設定すればよい。
【００８６】
図２１には、前記図２の半導体装置を説明するためのブロック図が示されている。この実施例では、外部端子ＶＩＮとＶＩＮＣが分離される。外部端子ＶＩＮＣと平滑キャパシタＣ４，Ｃ５が設けられる外部端子ＲＥＧ５とＤＲＶ５が電源端子として例えば５Ｖの電源電圧が供給される。上記外部端子ＶＩＮＣに供給される電圧が５Ｖのように低いときには、前記電圧検出回路ＵＶＬＯＣが低電圧入力と判定し、電源回路ＲＥＧ５，ＤＲＶ５を動作させない。例えば、図１４において、電流源Ｉ３，Ｉ４が動作を停止して電流を流さないようにする。また、出力ＭＯＳＦＥＴＱ２６のゲートとソースを短絡してオフ状態にする。このようにすることにより、内部回路は、それぞれ外部に設けられた低出力インピーダンスで大きな電流供給能力を持つ電源装置で動作することになる。
【００８７】
これにより、コントロールＩＣの内部回路は、ドライバＤＶ２やブートストラップ容量ＣＢへのチャージ動作時での電圧変動の実質的な影響が受けなくすることができる。つまり、この実施例の半導体装置は、内蔵電源回路での動作と、外部電源での動作との２通りの動作モードを備えている。上記電圧検出回路ＵＶＬＯＣにより、上記外部端子ＶＣＩＮ、ＲＥＧ５、ＤＲＶ５への接続変更だけで自動的に上記動作モードが切り替えられる。
【００８８】
図２２には、この発明に係る半導体装置の他の一実施例のブロック図が示されている。この実施例では、コントロールＩＣには、内部電圧ＲＥＧ５やＤＲＶ５を形成する電源回路ＲＥＧ１，ＲＥＧ２が設けられない。これに替えて、電源端子としての外部端子ＲＥＧ５とＤＲＶ５が用意されている。したがって、この実施例の半導体装置は、例えば８Ｖ〜１２Ｖのような入力電圧ＶＩＮと、５ＶのようなＲＥＧ５、ＤＲＶ５を供給する２電源動作させられる。同図のようにＲＥＧ５、ＤＲＶ５のように外部端子を２個設けることにより、ＤＲＶ５で動作する回路で発生する電源ノイズの影響がＲＥＧ５で動作するアナログ回路等に及ぶのを軽減することができる。上記外部端子ＲＥＧ５、ＤＲＶ５を共通にしてもよい。電圧検出回路は、５Ｖ電源が立ち上がるまで論理回路ＬＧＣの動作を停止させる信号（Ｄisable) を形成する。
【００８９】
図２３には、この発明に係る半導体装置を用いたネットワーク電源システムの一実施例のブロック図が示されている。同図のネットワーク電源システムは、パーソナルコンピュータやサーバに搭載されるシステム制御ユニットに用いられる。入力ＩＮは、例えば２２０Ｖ（又は１１０Ｖ）の交流電圧とされ、ＡＣ／ＤＣ切換モード整流器Ｐ１を介して降圧され、例えば４８Ｖ（４８ＶＢＵＳ電圧）が出力されるようになっている。この出力は、絶縁型ＤＣ／ＤＣコンバータ（複数のＤＣ／ＤＣコンバータＰ２および複数の４８Ｖ  ＢｒｉｃコンバータＰ３）に供給される。
【００９０】
複数のＤＣ／ＤＣコンバータＰ２に供給された電源電圧は、例えば１２Ｖ程度に降圧され、その後段の非絶縁型ＤＣ／ＤＣコンバータ（複数のＰＯＬ（Point of Load）電源又は（ＶＲＭ：Voltage Regulator Module）Ｐ４およびＰＰＯＤ(Power Pod)電源Ｐ５）に供給されるようになっている。さらに、複数のＰＯＬ電源Ｐ４やＰＰＯＤ電源Ｐ５に供給された電源電圧は、例えば５．０Ｖ、３．３Ｖ、２．５Ｖ、１．８Ｖ、１．５Ｖおよび１．２Ｖ等のような所望の電圧に降圧され、各種の負荷ＬＤに供給されるようになっている。負荷には、例えばハードディスクドライブＨＤＤ、ＡＳＩＣ（Application Specific Integrated Circuit）、拡張カード（ＰＣＩＣＡＲＤ）、メモリ（ＤＤＲメモリ）、ロジック、ＣＰＵ（Central Processing Unit）等がある。
【００９１】
これらの複数のＰＯＬ電源Ｐ４やＰＰＯＤ電源Ｐ５は、同一のプリント配線基板（配線基板）上に搭載されている。各ＰＯＬ電源Ｐ４やＰＰＯＤ電源Ｐ５は、電源供給対象の負荷ＬＤに隣接して配置されている。一方、上記４８Ｖ  ＢｒｉｃｋコンバータＰ３に供給された電源電圧は、例えば３．３Ｖ、１．８Ｖおよび１．２Ｖ等のような所望の電源電圧に降圧され、所望の負荷ＬＤに供給されるようになっている。
【００９２】
上記のＰＯＬ電源Ｐ４やＰＰＯＤ電源Ｐ５を構成する半導体装置として、本願発明に係る半導体装置が用いられる。ＰＯＬ電源Ｐ４やＰＰＯＤ電源Ｐ５を構成する半導体装置は、それぞれの負荷電流に合わせて、１個ないし前記図１５のように複数個組み合わされるもの、あるいは、異なる出力電圧形成するＰＯＬ電源Ｐ４やＰＰＯＤ電源Ｐ５の相互において、電源投入時の立ち上がりの整合性をとるために前記図１７、図１９のように関連付けられた制御が行われる。
【００９３】
図２４には、この発明に係る半導体装置の一実施例の概略断面図が示されている。同図は、前記図１のＭＯＳＦＥＴＱ１０とＱ１２に対応した部分が代表として例示的に示されている。半導体装置ＰＯＬは、例えばＱＦＮ（Quad Flat Non leaded package）構成の表面実装型のパッケージ（封止体）５を有している。すなわち、パッケージ５は、その外観が互いに厚さ方向に沿って反対側に位置する四角形状の主面および裏面と、これに交差する四側面とで囲まれた薄板状とされている。パッケージ５の主面および裏面は、第１方向に沿う２つの第１の辺と、これに直交する第２方向に沿う２つの第２の辺との四つの辺を有している。このパッケージ５の四辺において、パッケージ５の側面および裏面外周には、図示しないが複数の外部端子としてのリードが露出されている。
【００９４】
上記パッケージ５の構成はＱＦＮ構成に限定されるものではなく種々変更可能であり、例えばＱＦＰ（Quad Flat Package）構成やＳＯＰ（Small Out-line Package）構成等のような別のフラットパッケージ構成としても良い。ＱＦＰ構成の場合は、複数のリードが、パッケージ５の四辺（側面および裏面外周）から外方に大きく突出した状態で露出される。ＳＯＰ構成の場合は、複数のリードが、パッケージ５の二辺（側面および裏面外周）から外方に大きく突出した状態で露出される。
【００９５】
パッケージ５の材料は、例えばエポキシ系の樹脂からなる。ただし、パッケージ５の材料として、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を用いても良い。
【００９６】
パッケージ５の内部には、前記図１のような３つの半導体チップ（Ｑ１０）、（Ｑ１２）及びコントロールＩＣに対応した３つのダイパッド（タブ、チップ搭載部）が設けられる。同図には、そのうちＭＯＳＦＥＴＱ１０とＱ１２に対応したダイパッド８Ｄ２，８Ｄ３が示されている。図１には主面側にハーフトーンのパターンとして示されている。上記ダイパッド８Ｄ２，８Ｄ３の各々の主面（第１主面）上に搭載された上記半導体チップＱ１０，Ｑ１２と、ワイヤＷＡ１，ＷＡ２と、リード配線８Ｌとが封止されている。
【００９７】
ダイパッド８Ｄ２，８Ｄ３、および上記リード配線８Ｌは、配線基板（第１、第２配線基板）を構成する部材であり、例えば４２アロイ等のような金属を主材料として形成されている。ダイパッド８Ｄ２，８Ｄ３およびリードの他の材料として、例えば銅（Ｃｕ）または銅の表面に表面から順にニッケル（Ｎｉ）、パラジウム（Ｐｄ）および金（Ａｕ）をメッキしたものを使用しても良い。
【００９８】
このダイパッド８Ｄ２，８Ｄ３の裏面（第２主面）の一部は、パッケージ５の裏面から露出されており、半導体チップＱ１０，Ｑ１２（及び図示しないコントールＩＣ）の動作時に発生した熱は、主に半導体チップの裏面からダイパッド８Ｄ２，８Ｄ３（図示しない８Ｄ１）を通じて外部に放熱される。このため、各ダイパッド８Ｄ１〜８Ｄ３は、前記図１から理解されるように各半導体チップの面積よりも大きく形成されている。これにより、放熱性を向上させることができる。
【００９９】
このダイパッド８Ｄ２，８Ｄ３およびリードの裏面側の一部は、その厚さが薄くなるようにハーフエッチングされている。このため、パッケージ５の封止材料がダイパッド８Ｄ２，８Ｄ３およびリードの裏面側の薄い部分に入り込むようになっている。これにより、ダイパッド８Ｄ２，８Ｄ３およびリードとパッケージ５の封止材料との密着性を向上させることができるので、ダイパッド８Ｄ２，８Ｄ３およびリードの剥離や変形不良を低減または防止することができる。このことは、コントールＩＣに対応したダイパッド８Ｄ１で同様である。上記ダイパッド８Ｄ１〜８Ｄ３の主面上には、各半導体チップが、その主面を上に向け、かつ、その裏面をそれぞれのダイパッド８Ｄ１〜８Ｄ３に向けた状態で搭載されている。各半導体チップの裏面側は導電性の接着層１２ａ，１２ｂを介してそれぞれのダイパッド８Ｄ１〜８Ｄ３に接合され電気的に接続されている。
【０１００】
図２５には、この発明に係る半導体装置の他の一実施例の概略断面図が示されている。同図は、図２４と同様に前記図１のＭＯＳＦＥＴＱ１０とＱ１２に対応した部分が代表として例示的に示されている。この実施例は、前記図２４のワイヤＷＢ１，ＷＢ２に変えてリード板３５ａ，３５ｂを用いている。これ以外の構成は前記図２４と同様である。リード板３５ａ，３５ｂは、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）等のような導電性および熱伝導性の高い金属板からなり、発熱源となる半導体チップＱ１０、Ｑ１２の主面の大半を覆うように配置されている。リード板３５ａ，３５ｂはパッケージ５内に封止されている。
【０１０１】
リード板３５ａの一端は、接合層３６ａを介して半導体チップＱ１０のソース電極用のパッドと接合され電気的に接続される。リード板３５ａの他端は、接合層３６ｂを介してダイパッド８Ｄ３と接合され電気的に接続されている。上記ダイパッド８Ｄ３は、ＭＯＳＦＥＴＱ１２のドレインと接続されているので、上記リード板３５ａによりＭＯＳＦＥＴＱ１０のソースとＭＯＳＦＥＴＱ１２のドレインとが接続されることになる。
【０１０２】
上記接合層３６ａ，３６ｃは、例えば鉛（Ｐｂ）−錫（Ｓｎ）半田または金（金）等からなる。接合層３６ａ〜３６ｃとして導電性樹脂を使用することもできる。なお、コントロールＩＣとの接続は、前記と同様のワイヤＷＡが使用されている。上記リード板３５ａ，３５ｂを用いたことにより、寄生インダクタンス、寄生抵抗を低減できる。したがって、非絶縁型ＤＣ−ＤＣコンバータのスイッチング損失および導通損失をさらに低減でき、非絶縁型ＤＣ−ＤＣコンバータの電圧変換効率をさらに向上させることができる。
【０１０３】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図２において、発振回路を構成する外部端子ＣＴを用いて同期端子ＳＹＮＣを出力モードにすること、入力モードにすること、入力モードのときのパルスの位相を同相モード、反転モードにするという３通りの動作切り替えにするものの他、前記のように５６本ものように外部端子に余裕があれば、制御端子を設けることによって同等の機能を簡単に実現することができる。
【０１０４】
発振回路ＰＳＣの出力部に、例えば１／４分周回路を設けて位相が９０°ずつ異なる４つのパルスを形成するようにし、それを４つの同期端子から出力させ、あるいは入力させるような機能を付加してもよい。この場合、１つのスイッチング電源をマスタ動作させ、３つのスイッチング電源をスレーブ動作として３つの同期端子からマスタ側に対して９０°ずつ位相が異なるパルスを入力して、４つのスイッチング電源において位相が９０°ずつ異なるパルスで並列運転させるようにすることもできる。このようにすれば、みかけ上の動作周波数を４倍にでき、あるいはスイッチング損失を１／４に低減させることができる。
【０１０５】
更に差動増幅回路ＡＭＰの入力それぞれにメインＭＯＳＦＥＴＱ１０及び、センスＭＯＳＦＥＴＱ１１のドレイン端子が接続され、差動増幅回路ＡＭＰの出力電圧Ｖｏを受けるＭＯＳＦＥＴは、ハイサイドＭＯＳＦＥＴＱ１０，Ｑ１１がＰチャネルＭＯＳＦＥＴであったとしてもＰチャネル型とされる。これはＮチャネル型であった場合には、ハイサイドＭＯＳＦＥＴＱ１０，Ｑ１１が入力電圧Ｖinに接続されている関係で、出力電圧Ｖｏを高電圧で駆動する必要があり、差動増幅回路ＡＭＰの構成を複雑にするか、差動増幅回路ＡＭＰ及びＭＯＳＦＥＴＱ１３をハイサイドＭＯＳＦＥＴＱ１０の，Ｑ１１が構成される半導体基板上に形成して耐圧を上げる必要があるためである。
【産業上の利用可能性】
【０１０６】
この発明は、電源装置に用いられる半導体装置として広く利用できる。              
【符号の説明】
【０１０７】
ＯＳＣ…発振回路、ＣＰ…ヒステリシスコンパレータ、ＶＤ…電圧判定回路、ＰＧ…パルス発生回路、Ｓ１〜Ｓ４…スイッチ、ＩＮ１〜ＩＮ４…インバータ回路、Ｑ１〜Ｑ２４…ＭＯＳＦＥＴ、Ｉb1〜Ｉb4…バイアス電流源、ＧＨ…ハイサイドＭＯＳＦＥＴ（Ｑ１０）、ＧＬ…ロウサイドＭＯＳＦＥＴ（Ｑ１２）、ＤＶ１，ＤＶ２…ドライバ、Ｌ…インダクタ、ＳＢＤ１，２…ショットキーダイオード、Ｒ１〜Ｒ５…抵抗、Ｃ１〜Ｃ５，ＣＯ…キャパシタ、ＣＢ…ブートストラップ容量、ＡＭＰ…差動増幅回路、ＲＥＧ１，２…電源回路、ＯＳＣ…発振回路、ＵＶＬＯＣ…電圧検出回路、ＲＣＧ…基準電流発生回路、ＯＣＰＣ…監視回路、ＢＫ…ブランキング回路、Ｇ１，Ｇ２…ゲート回路、ＥＡ…エラーアンプ、ＶＣ１〜ＶＣ３…電圧比較回路、ＬＧＣ…論理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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