(57)【要約】【課題】プロセス負荷を軽減するとともに、ＥＯＴを十分に低減するための絶縁膜の薄膜化と、バンドエッジ近傍の仕事関数を有するゲート構造とを実現した半導体装置を提供する。【解決手段】基板１０１の異なる領域に形成されたｐ型トランジスタ１００ａ及びｎ型トランジスタ１００ｂを備える半導体装置１００であって、ｐ型トランジスタ１００ａは、基板１０１上方に形成された、第１高誘電率材料からなる第１高誘電率膜１０６ａと、第１高誘電率膜１０６ａ上方に形成された、全体が金属によりシリサイド化された第１フルシリサイド電極１０７ａとを備え、ｎ型トランジスタ１００ｂは、基板１０１上方に形成された、第２高誘電率材料が添加された第１高誘電率材料からなる第２高誘電率膜１０６ｂと、第２高誘電率膜１０６ｂ上方に形成された、全体が金属によりシリサイド化された第２フルシリサイド電極１０７ｂとを備える。【選択図】図１
2012015383.tif 000002
【特許請求の範囲】
【請求項１】
基板の異なる領域に形成されたｐ型トランジスタ及びｎ型トランジスタを備える半導体装置であって、
前記ｐ型トランジスタは、
前記基板上方に形成された、第１高誘電率材料からなる第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上方に形成された、全体が金属によりシリサイド化された第１ゲート電極とを備え、
前記ｎ型トランジスタは、
前記基板上方に形成された、第２高誘電率材料が添加された前記第１高誘電率材料からなる第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上方に形成された、全体が前記金属によりシリサイド化された第２ゲート電極とを備える
半導体装置。
【請求項２】
前記第１ゲート電極のシリコンと前記金属との組成比は、前記第２ゲート電極のシリコンと前記金属との組成比に等しい
請求項１記載の半導体装置。
【請求項３】
前記ｐ型トランジスタは、さらに、前記第１ゲート絶縁膜と前記第１ゲート電極との間に形成された第１導電性緩衝膜を備える
請求項１又は２記載の半導体装置。
【請求項４】
前記第１導電性緩衝膜の膜厚は、５ｎｍ未満である
請求項３記載の半導体装置。
【請求項５】
前記第１導電性緩衝膜は、ＴｉＮである
請求項３又は４記載の半導体装置。
【請求項６】
前記ｎ型トランジスタは、さらに、前記第２ゲート絶縁膜と前記第２ゲート電極との間に形成された第２導電性緩衝膜を備える
請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２導電性緩衝膜の膜厚は、５ｎｍ以上である
請求項６記載の半導体装置。
【請求項８】
前記第２導電性緩衝膜は、ＴａＮである
請求項６又は７記載の半導体装置。
【請求項９】
前記第２高誘電率材料は、希土類金属、アルカリ金属及びアルカリ土類金属の少なくとも１つである
請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１ゲート電極は、４．８ｅＶ以上の仕事関数を有する
請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
ｐ型トランジスタ及びｎ型トランジスタを備える半導体装置の製造方法であって、
基板の第１領域及び第２領域の上方に、第１高誘電率材料からなる第１ゲート絶縁膜を形成する第１ゲート絶縁膜形成ステップと、
前記第２領域上方における前記第１ゲート絶縁膜に第２高誘電率材料を添加することで、第２ゲート絶縁膜を形成する第２ゲート絶縁膜形成ステップと、
前記第１ゲート絶縁膜上方に第１シリコン電極を、前記第２ゲート絶縁膜上方に第２シリコン電極を形成するシリコン電極形成ステップと、
前記第１シリコン電極の全体及び前記第２シリコン電極の全体を、金属によりシリサイド化することで、前記ｐ型トランジスタのゲート電極である第１フルシリサイド電極と、前記ｎ型トランジスタのゲート電極である第２フルシリサイド電極とを形成するフルシリサイド化ステップとを含む
半導体装置の製造方法。
【請求項１２】
前記第２ゲート絶縁膜形成ステップは、
前記第２領域上方における前記第１ゲート絶縁膜上に、前記第２高誘電率材料を含む高誘電率材料膜を形成する高誘電率材料形成ステップと、
熱処理により前記第２高誘電率材料を前記第１ゲート絶縁膜に拡散させることで、前記第２ゲート絶縁膜を形成する熱処理ステップとを含む
請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記フルシリサイド化ステップでは、前記第１シリコン電極の全体及び前記第２シリコン電極の全体を、同一の金属により同時にシリサイド化する
請求項１１又は１２記載の半導体装置の製造方法。
【請求項１４】
前記半導体装置の製造方法は、さらに、
前記第１ゲート絶縁膜上に第１導電性緩衝膜を形成する第１導電性緩衝膜形成ステップを含む
請求項１１〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記第１導電性緩衝膜形成ステップでは、前記第１導電性緩衝膜を形成した後、大気開放することなく連続的に、シリコン・キャップ層を前記第１導電性緩衝膜上に形成する
請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記半導体装置の製造方法は、さらに、
前記第２ゲート絶縁膜上に第２導電性緩衝膜を形成する第２導電性緩衝膜形成ステップを含む
請求項１１〜１５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、高誘電率材料からなるゲート絶縁膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の微細化が進められている。微細化に伴い、ゲート絶縁膜の薄膜化を進めると、トンネル現象によるゲートリーク電流の増大、及び、ポリシリコンゲート電極の空乏化の影響が顕著になり、オン電流の確保、ひいてはＭＯＳＦＥＴの動作速度の維持又は向上が難しくなってきた。
【０００３】
この問題を解決するために、ゲート絶縁膜をシリコン酸化膜から、ハフニウム酸化膜（ＨｆＯ2）等のより誘電率が高い絶縁膜（高誘電率膜、ｈｉｇｈ−ｋ膜）に置き換えるとともに、ゲート電極をポリシリコンから金属に置き換える検討が進められている。これらを用いることにより、ゲート絶縁膜の物理的な膜厚を大きくしながら、酸化膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）を低減する、さらには、ゲート電極の空乏化を抑えて、反転層膜厚（Ｔｉｎｖ）を低減する、など電気的な膜厚の薄膜化を進めることができるからである。ここで、酸化膜換算膜厚ＥＯＴとは、酸化シリコンと異なる比誘電率を持つ誘電体膜の膜厚を、酸化シリコンの比誘電率で換算した膜厚値をいう。
【０００４】
通常、このｈｉｇｈ−ｋゲート絶縁膜とシリコン基板との間には、主にシリコン酸化膜からなる界面層が形成される。この界面層は誘電率が小さく、ゲート絶縁膜全体の実効的な比誘電率が下がってしまうため、酸化膜換算膜厚ＥＯＴを低減するという観点からは極力抑える必要がある。他方、ｈｉｇｈ−ｋ材料はキャリアの散乱因子となるため、この界面層は、ｈｉｇｈ−ｋ材料をチャネルから隔てることで移動度を確保する意味合いも有する。このように、ＥＯＴと移動度とは、界面層を介してトレードオフの関係にあり、界面層の膜厚及び誘電率の制御は、非常に重要な課題となっている。
【０００５】
もう１つの課題として、ｈｉｇｈ−ｋゲート絶縁膜の上部界面の反応に起因して、トランジスタ動作時の閾値電圧Ｖｔの絶対値が大きくなってしまうという問題がある。その詳細は明らかではないが、ソース及びドレインの活性化処理等の高温プロセスに曝される結果、ゲート電極材料とゲート絶縁膜材料とが反応してしまい、ゲート電極材料の実効的な仕事関数が変化してしまう現象が報告されており、この現象は、フェルミ・レベル・ピニング現象と呼ばれている。
【０００６】
そのため、適正な閾値電圧を得る方法として、非特許文献１では、ゲートラスト法が開示されている。ゲートラスト法では、ソース及びドレインの活性化処理等の高温プロセスが終わった後、ダミーとして用いたポリシリコンゲート電極を、ｐＭＯＳ及びｎＭＯＳのそれぞれにバンドエッジ（価電子帯／伝導帯）付近の適切な仕事関数を持った異種金属で置き換える。この場合、フェルミ・レベル・ピニング現象の影響を殆ど受けない。
【０００７】
同様に、フェルミ・レベル・ピニング現象の影響を軽減できる方法として、非特許文献２では、フルシリサイド法が開示されている。この場合の仕事関数は、シリサイドの組成制御などによって変化させることが可能である。
【０００８】
他方、非特許文献３では、通常のゲートファースト法を基本に、ｐＭＯＳ及びｎＭＯＳに共通の金属とポリシリコンとの積層電極が用いられている。
【０００９】
また、非特許文献４では、ゲートファースト法又はゲートラスト法を問わず、ＥＯＴを低減する方法が開示されている。この方法では、ｈｉｇｈ−ｋ膜上に、ともに膜厚５ｎｍ未満の金属膜及びシリコン・キャップ膜を大気開放せずに連続して堆積する。これにより、後続工程での雰囲気からの酸素の浸入を阻止するだけでなく、界面層中の酸素をゲッタリングし、除去することでその膜厚を減らすことができるとしている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第７４３２５６７号明細書
【非特許文献】
【００１１】
【非特許文献１】K. Mistry ほか, “A 45nm Logic Technology with High-k+Metal Gate Transistors, Strained Silicon, 9 Cu Interconnect Layers, 193nm Dry Patterning, and 100% Pb-free Packaging”, IEDM Tech.Dig.,(2007),p.247-250.
【非特許文献２】A. Lauwers ほか,“ CMOS Integration of Dual Work Function Phase Controlled Ni FUSI with Simultaneous Silicidation of NMOS (NiSi) and PMOS (Ni-rich silicide) Gates on HfSiON”, IEDM Tech.Dig.,(2005),p.646-649.
【非特許文献３】F. Arnaudほか,“Competitive and Cost Effective high-k based 28nm CMOS Technology for Low Power Applications”, IEDM Tech.Dig.,(2009),p.651-654.
【非特許文献４】L.-A. Ragnarssonほか,“Ultra Low-EOT (5 A) Gate-First and Gate-Last High Performance CMOS Achieved by Gate-Electrode Optimization”, IEDM Tech. Dig. ,(2009),p.663-666.
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来技術では、以下のような課題がある。
【００１３】
非特許文献１に開示されたゲートラスト法では、仕事関数を決定する金属キャップ膜材料は、フェルミ・レベル・ピニング現象の影響を殆ど受けないため、比較的好適なものを得やすい。しかしながら、ダミーポリシリコンのエッチバック、ｐｎ領域への異種金属の堆積とそのエッチバック、及び、金属の化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などの工程が必要で、プロセス負荷が大きく複雑であるという課題がある。
【００１４】
非特許文献２に開示されたフルシリサイド法では、シリサイドの組成の制御などによって、仕事関数を変化させることが可能である。しかしながら、非特許文献２に記載の技術では、層間絶縁膜のＣＭＰ、ダミーポリシリコン（ｐＭＯＳ領域のシリコン電極）の選択的な部分エッチバックなどの工程が必要で、ゲートラスト法ほど大きくはないが一部類似のプロセス負荷がある。
【００１５】
また、非特許文献２に記載の技術では、ｐＭＯＳに好適なバンドエッジ（価電子帯）付近の適切な仕事関数は得やすい。しかしながら、ｎＭＯＳには組成制御を駆使しても、ミッドギャップ付近の仕事関数のものしか得られないという課題がある。
【００１６】
また、非特許文献３に基づくゲートファースト法では、ｐＭＯＳ及びｎＭＯＳに共通の金属とポリシリコンとの積層電極を用いるため、プロセス負荷は比較的小さい。しかし、金属電極の膜厚が５ｎｍ未満と薄く、その実効仕事関数がミッドギャップ〜やや伝導帯寄りとなってしまい、ｐＭＯＳの閾値電圧が増大してしまうという課題がある。さらには、金属とポリシリコン電極との間の界面抵抗が大きいという課題もある。
【００１７】
また、詳細は明らかにされていないが、特許文献１によれば、フェルミ・レベル・ピニング現象を許容しながらも、ｐＭＯＳ及びｎＭＯＳのそれぞれに、アルミニウム／希土類金属をｈｉｇｈ−ｋ材料に添加することでダイポールを発生させ、好適な実効仕事関数にシフトさせているものと思われる。
【００１８】
このとき、アルミニウム／希土類金属を添加すると誘電率が低下／増加してしまうため、ｐＭＯＳのＥＯＴがｎＭＯＳに比べ、０．２ｎｍ前後増大してしまうという課題がある。
【００１９】
また、非特許文献４に開示された方法を適用した半導体装置の製造方法では、ｈｉｇｈ−ｋ膜上に、ともに膜厚５ｎｍ未満の金属膜及びシリコン・キャップ膜を大気開放せずに連続して堆積する。その後、引き続き、相当膜厚のアモルファスシリコン膜を電極母材として堆積することで、通常のゲート加工プロセスを経てトランジスタ構造を得ることができる。
【００２０】
この段階の構造は、非特許文献２に開示されたゲートファースト構造とほぼ同等でありながら、酸素の浸入阻止、及び、ゲッタリング効果によって界面層膜厚は大幅に低減されている。
【００２１】
しかし、実効仕事関数の制御にあたっては、ゲートファースト又はゲートラスト法に示された方法を付加する必要がある。すなわち、上記ゲートラスト法による場合、層間絶縁膜の堆積及び平坦化、ダミーポリシリコンのエッチバック、ｐｎ領域への異種金属の堆積及びエッチバック、並びに、金属のＣＭＰなどの工程が必要である。
【００２２】
また、上記ゲートファースト法による場合、ｐＭＯＳ／ｎＭＯＳそれぞれに、アルミニウム／希土類金属をｈｉｇｈ−ｋ材料に添加、積層しておく等の工夫が必要になる。ゲートファースト及びゲートラスト法いずれについても、上記で説明したそれぞれの基本的な課題を踏襲することに変わりはない。
【００２３】
そこで、本発明は、上記課題を鑑みてなされたものであって、プロセス負荷を軽減するとともに、ＥＯＴを十分に低減するための絶縁膜の薄膜化と、バンドエッジ近傍の仕事関数を有するゲート構造とを実現した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記課題を解決するため、本発明の一態様に係る半導体装置は、基板の異なる領域に形成されたｐ型トランジスタ及びｎ型トランジスタを備える半導体装置であって、前記ｐ型トランジスタは、前記基板上方に形成された、第１高誘電率材料からなる第１ゲート絶縁膜と、前記第１ゲート絶縁膜上方に形成された、全体が金属によりシリサイド化された第１ゲート電極とを備え、前記ｎ型トランジスタは、前記基板上方に形成された、第２高誘電率材料が添加された前記第１高誘電率材料からなる第２ゲート絶縁膜と、前記第２ゲート絶縁膜上方に形成された、全体が前記金属によりシリサイド化された第２ゲート電極とを備える。
【００２５】
本態様によれば、ゲート絶縁膜に高誘電率材料を用いるので、ＥＯＴを十分に低減することができる。また、金属によりフルシリサイド化された電極を備えるので、金属とシリコンとの組成比を調整することで、ｐ型トランジスタに好適な価電子帯に近い仕事関数を有するゲート電極を形成することができる。また、ｐ型トランジスタとｎ型トランジスタとでゲート電極に用いる金属が同じであるので、異種金属を利用する場合よりもプロセス負荷を軽減することができる。また、従来の金属とポリシリコンとの積層電極のように界面抵抗の大きさの影響を受けることはない。
【００２６】
さらに、本態様によれば、ｎ型トランジスタは、第２高誘電率材料が添加された第１高誘電率材料が添加された第２ゲート絶縁膜を備えるので、実効的な仕事関数を従来よりも伝導帯に近づけることができる。このように、ｐ型トランジスタ及びｎ型トランジスタの双方で、バンドエッジ近傍の実効的な仕事関数を有するゲート構造を実現することができる。
【００２７】
また、前記第１ゲート電極のシリコンと前記金属との組成比は、前記第２ゲート電極のシリコンと前記金属との組成比に等しくてもよい。
【００２８】
本態様によれば、ｐ型トランジスタのゲート電極の組成比と、ｎ型トランジスタのゲート電極の組成比とが同じであるので、同一の工程で同時にｐ型トランジスタのゲート電極と、ｎ型トランジスタのゲート電極とを形成することができる。つまり、簡単なプロセスで作成することができ、プロセス負荷を軽減することができる。
【００２９】
また、前記ｐ型トランジスタは、さらに、前記第１ゲート絶縁膜と前記第１ゲート電極との間に形成された第１導電性緩衝膜を備えてもよい。
【００３０】
本態様によれば、第１導電性緩衝膜が、外部から第１ゲート絶縁膜に酸素が浸入するのを防止する。したがって、第１ゲート絶縁膜が酸素を含むことで、その膜厚が大きくなるのを防止することができ、第１ゲート絶縁膜の薄膜化を実現することができる。
【００３１】
また、前記第１導電性緩衝膜の膜厚は、５ｎｍ未満であってもよい。
【００３２】
本態様によれば、第１導電性緩衝膜が５ｎｍ未満であり、十分に薄いので、フルシリサイド化された第１ゲート電極の仕事関数に与える影響を最小限に抑えることができ、実効的な仕事関数を価電子帯に近づけたままにすることができる。
【００３３】
例えば、前記第１導電性緩衝膜は、ＴｉＮであってもよい。
【００３４】
また、前記ｎ型トランジスタは、さらに、前記第２ゲート絶縁膜と前記第２ゲート電極との間に形成された第２導電性緩衝膜を備えてもよい。
【００３５】
本態様によれば、第２導電性緩衝膜が、ｎ型トランジスタのゲート電極の実効的な仕事関数をさらに引き下げることができ、より伝導帯に近い仕事関数を実現することができる。
【００３６】
また、前記第２導電性緩衝膜の膜厚は、５ｎｍ以上であってもよい。
【００３７】
本態様によれば、第２導電性緩衝膜が５ｎｍ以上であるので、フルシリサイド電極の実効的な仕事関数を引き下げる効果が高い。
【００３８】
例えば、前記第２導電性緩衝膜は、ＴａＮであってもよい。
【００３９】
また、前記第２高誘電率材料は、希土類金属、アルカリ金属及びアルカリ土類金属の少なくとも１つであってもよい。
【００４０】
本態様によれば、実効的な仕事関数を引き下げるダイポールを誘起することができる。したがって、ｎ型トランジスタのゲート電極の実効的な仕事関数をさらに引き下げることができ、より伝導帯に近い仕事関数を実現することができる。
【００４１】
また、前記第１ゲート電極は、４．８ｅＶ以上の仕事関数を有する。
【００４２】
本態様によれば、ｐ型トランジスタのゲート電極の仕事関数が、十分に価電子帯に近づけることができる。
【００４３】
また、本発明の一態様に係る半導体装置の製造方法は、ｐ型トランジスタ及びｎ型トランジスタを備える半導体装置の製造方法であって、基板の第１領域及び第２領域の上方に、第１高誘電率材料からなる第１ゲート絶縁膜を形成する第１ゲート絶縁膜形成ステップと、前記第２領域上方における前記第１ゲート絶縁膜に第２高誘電率材料を添加することで、第２ゲート絶縁膜を形成する第２ゲート絶縁膜形成ステップと、前記第１ゲート絶縁膜上方に第１シリコン電極を、前記第２ゲート絶縁膜上方に第２シリコン電極を形成するシリコン電極形成ステップと、前記第１シリコン電極の全体及び前記第２シリコン電極の全体を、金属によりシリサイド化することで、前記ｐ型トランジスタのゲート電極である第１フルシリサイド電極と、前記ｎ型トランジスタのゲート電極である第２フルシリサイド電極とを形成するフルシリサイド化ステップとを含む。
【００４４】
本態様によれば、ゲート絶縁膜に高誘電率材料を用いるので、ＥＯＴを十分に低減することができる。また、シリコン電極を金属によりフルシリサイド化することでゲート電極を形成するので、金属とシリコンとの組成比を調整することで、ｐ型トランジスタに好適な価電子帯に近い仕事関数を有するゲート電極を形成することができる。また、ｐ型トランジスタとｎ型トランジスタとでゲート電極に用いる金属が同じであるので、異種金属を利用する場合よりもプロセス負荷を軽減することができる。また、従来の金属とポリシリコンとの積層電極のように界面抵抗の大きさの影響を受けることはない。
【００４５】
さらに、本態様によれば、第１高誘電率材料に第２高誘電率材料を添加することで第２ゲート絶縁膜を形成するので、実効的な仕事関数を従来よりも伝導帯に近づけることができる。このように、ｐ型トランジスタ及びｎ型トランジスタの双方で、バンドエッジ近傍の実効的な仕事関数を有するゲート構造を有する半導体装置を製造することができる。
【００４６】
また、前記第２ゲート絶縁膜形成ステップは、前記第２領域上方における前記第１ゲート絶縁膜上に、前記第２高誘電率材料を含む高誘電率材料膜を形成する高誘電率材料形成ステップと、熱処理により前記第２高誘電率材料を前記第１ゲート絶縁膜に拡散させることで、前記第２ゲート絶縁膜を形成する熱処理ステップとを含んでもよい。
【００４７】
本態様によれば、簡単なプロセスで第１ゲート絶縁膜に第２高誘電率材料を添加することができる。
【００４８】
また、前記フルシリサイド化ステップでは、前記第１シリコン電極の全体及び前記第２シリコン電極の全体を、同一の金属により同時にシリサイド化してもよい。
【００４９】
本態様によれば、同一の金属を用いて同時に、ｐ型トランジスタ用の第１シリコン電極とｎ型トランジスタ用の第２シリコン電極とをフルシリサイド化するので、プロセス負荷を軽減することができる。
【００５０】
また、前記半導体装置の製造方法は、さらに、前記第１ゲート絶縁膜上に第１導電性緩衝膜を形成する第１導電性緩衝膜形成ステップを含んでもよい。
【００５１】
本態様によれば、第１導電性緩衝膜を形成することで、第１ゲート絶縁膜への外部からの酸素の浸入を防止することができる。さらに、第１導電性緩衝膜は、後続工程におけるエッチングの際のマスク、及び、ストッパ層としても利用することができる。
【００５２】
また、前記第１導電性緩衝膜形成ステップでは、前記第１導電性緩衝膜を形成した後、大気開放することなく連続的に、シリコン・キャップ層を前記第１導電性緩衝膜上に形成してもよい。
【００５３】
本態様によれば、シリコン・キャップ層を形成することで、第１ゲート絶縁膜への外部からの酸素の浸入を防止することができる。さらに、シリコン・キャップ層は、後続工程におけるエッチングの際のマスク、及び、ストッパ層としても利用することができる。
【００５４】
また、前記半導体装置の製造方法は、さらに、前記第２ゲート絶縁膜上に第２導電性緩衝膜を形成する第２導電性緩衝膜形成ステップを含んでもよい。
【００５５】
本態様によれば、第２導電性緩衝膜が、ｎ型トランジスタのゲート電極の実効的な仕事関数をさらに引き下げることができ、より伝導帯に近い仕事関数を実現することができる。
【発明の効果】
【００５６】
本発明によると、プロセス負荷を軽減するとともに、ＥＯＴを十分に低減するための絶縁膜の薄膜化と、バンドエッジ近傍の仕事関数を有するゲート構造とを実現した半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態１に係る半導体装置の構成の一例を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置におけるゲート電極の仕事関数の一例を示すバンド図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法の一例を示す工程断面図である。
【図４】本発明の実施の形態２に係る半導体装置の構成の一例を示す断面図である。
【図５】本発明の実施の形態２に係る半導体装置におけるゲート電極の仕事関数の一例を示すバンド図である。
【図６】本発明の実施の形態２に係る半導体装置の製造方法の一例を示す工程断面図である。
【図７】本発明の実施の形態の比較例１に係る半導体装置の製造方法を示す工程断面図である。
【図８】本発明の実施の形態の比較例１に係る半導体装置におけるゲート電極の仕事関数を示すバンド図である。
【図９】本発明の実施の形態の比較例２に係る半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００５８】
（実施の形態１）
以下、本発明の実施の形態１に係る半導体装置とその製造方法とについて、図面を参照しながら説明する。
【００５９】
本発明の実施の形態１に係る半導体装置は、基板上の異なる領域に形成されたｐ型トランジスタ及びｎ型トランジスタを備える半導体装置である。ｐ型トランジスタは、基板上方に形成された、第１高誘電率材料からなる第１ゲート絶縁膜と、第１ゲート絶縁膜上方に形成された、全体が金属によりシリサイド化された第１ゲート電極とを備える。ｎ型トランジスタは、基板上方に形成された、第２高誘電率材料が添加された第１高誘電率材料からなる第２ゲート絶縁膜と、第２ゲート絶縁膜上方に形成された、全体が金属によりシリサイド化された第２ゲート電極とを備える。
【００６０】
第２高誘電率材料が実効的な仕事関数を引き下げるダイポールを誘起するので、ｎ型トランジスタの第２ゲート電極の実効的な仕事関数を伝導帯に近づけることができる。これにより、本発明の実施の形態１に係る半導体装置は、ＥＯＴを十分に低減するための絶縁膜の薄膜化と、バンドエッジ近傍の仕事関数を有するゲート構造とを実現することができる。
【００６１】
まず、以下では、本発明の実施の形態１に係る半導体装置の構成について、図１を用いて説明する。図１は、本発明の実施の形態１に係る半導体装置の構成の一例を示す断面図である。
【００６２】
図１に示すように、本発明の実施の形態１に係る半導体装置１００は、ｐ型トランジスタ１００ａと、ｎ型トランジスタ１００ｂとを備える。例えば、半導体装置１００は、ｐ型のＭＯＳＦＥＴとｎ型のＭＯＳＦＥＴとを備えるＣＭＯＳデバイスである。
【００６３】
ｐ型トランジスタ１００ａと、ｎ型トランジスタ１００ｂとは、基板１０１の異なる領域に形成されている。具体的には、ｐ型トランジスタ１００ａと、ｎ型トランジスタ１００ｂとは、素子分離領域１０２及び層間絶縁膜１１０とによって、分離されている。
【００６４】
基板１０１は、例えば、シリコン基板である。
【００６５】
素子分離領域１０２は、ｐ型トランジスタ１００ａとｎ型トランジスタ１００ｂとを分離するために基板１０１内に形成された絶縁領域である。例えば、素子分離領域１０２は、シャロウトレンチ分離（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）によって形成される。
【００６６】
層間絶縁膜１１０は、ｐ型トランジスタ１００ａとｎ型トランジスタ１００ｂとを分離するために基板１０１上に形成された層間絶縁膜である。例えば、層間絶縁膜１１０は、酸化シリコン（ＳｉＯ2）から構成される。
【００６７】
ｐ型トランジスタ１００ａは、ｐ型のＭＯＳＦＥＴ（実施の形態において、単にｐＭＯＳと記載する場合がある）である。図１に示すように、ｐ型トランジスタ１００ａは、基板１０１内に形成されたｎ型ウェル１０３ａ及び活性化領域１０４ａと、下地膜１０５ａと、第１高誘電率膜１０６ａと、第１フルシリサイド電極１０７ａと、オフセット・スペーサ１０８ａと、サイドウォール・スペーサ１０９ａとを備える。
【００６８】
ｎ型ウェル１０３ａは、基板１０１内にｎ型不純物が添加された領域であり、ｐＭＯＳが形成されるデバイス領域である。
【００６９】
活性化領域１０４ａは、ソース領域と、ドレイン領域と、エクステンション領域とを含んでいる。活性化領域１０４ａは、基板１０１内にｐ型不純物が添加された領域である。
【００７０】
下地膜１０５ａは、基板１０１のｎ型ウェル１０３ａ上に形成された界面酸化膜（界面層）である。例えば、下地膜１０５ａは、ＳｉＯ2膜であり、膜厚は、約１ｎｍである。なお、下地膜１０５ａは、ウェット処理により形成されたケミカルなシリコン酸化膜、又は、ＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）膜でもよい。
【００７１】
第１高誘電率膜１０６ａは、基板１０１上方に形成された、第１高誘電率材料からなる第１ゲート絶縁膜の一例である。具体的には、第１高誘電率膜１０６ａは、下地膜１０５ａ上に形成されている。第１高誘電率材料は、いわゆるｈｉｇｈ−ｋ材料である。つまり、第１高誘電率膜１０６ａは、いわゆるｈｉｇｈ−ｋ膜である。第１高誘電率膜１０６ａの膜厚は、例えば、０．５〜３．０ｎｍであって、好ましくは、１．０〜２．０ｎｍである。
【００７２】
第１高誘電率材料は、例えば、酸化シリコンより誘電率が高い金属酸化物であり、具体的には、酸化ハフニウム（ＨｆＯ2）である。なお、第１高誘電率材料は、Ｈｆの他、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、希土類金属、アルカリ金属及びアルカリ土類金属などでもよい。本発明の実施の形態１の例では、第１高誘電率膜１０６ａは、膜厚が約３ｎｍのＨｆＯ2膜である。
【００７３】
第１フルシリサイド電極１０７ａは、第１ゲート絶縁膜上方に形成された、全体が金属によりシリサイド化された第１ゲート電極の一例である。具体的には、第１フルシリサイド電極１０７ａは、第１高誘電率膜１０６ａ上に形成されている。
【００７４】
本発明の実施の形態１の例では、第１フルシリサイド電極１０７ａは、ニッケル（Ｎｉ）によってシリサイド化されたポリシリコン電極、すなわち、Ｎｉ2Ｓｉからなる電極である。なお、シリサイド化に利用する金属は、仕事関数が大きい材料が好ましく、例えば、Ｎｉ以外に、白金（Ｐｔ）、パラジウム（Ｐｄ）が利用できる。
【００７５】
また、第１フルシリサイド電極１０７ａの膜厚は、例えば、８０ｎｍである。なお、膜厚は、４０〜８０ｎｍでもよく、好ましくは、６０〜８０ｎｍである。
【００７６】
オフセット・スペーサ１０８ａは、下地膜１０５ａ、第１高誘電率膜１０６ａ及び第１フルシリサイド電極１０７ａの側面に形成された絶縁層である。例えば、オフセット・スペーサ１０８ａは、窒化シリコン（ＳｉＮ）から構成される。なお、オフセット・スペーサ１０８ａは、第１フルシリサイド電極１０７ａなどの各層の側面を保護するとともに、活性化領域１０４ａのエクステンション領域を形成する際のイオン注入のマスクとして利用される。
【００７７】
サイドウォール・スペーサ１０９ａは、オフセット・スペーサ１０８ａの側面に形成された絶縁層である。例えば、サイドウォール・スペーサ１０９ａは、ＳｉＮから構成される。なお、サイドウォール・スペーサ１０９ａは、活性化領域１０４ａのソース領域及びドレイン領域を形成する際のイオン注入のマスクとしても利用される。
【００７８】
ｎ型トランジスタ１００ｂは、ｎ型のＭＯＳＦＥＴ（実施の形態において、単にｎＭＯＳと記載する場合がある）である。図１に示すように、ｎ型トランジスタ１００ｂは、基板１０１内に形成されたｐ型ウェル１０３ｂ及び活性化領域１０４ｂと、下地膜１０５ｂと、第２高誘電率膜１０６ｂと、第２フルシリサイド電極１０７ｂと、オフセット・スペーサ１０８ｂと、サイドウォール・スペーサ１０９ｂとを備える。
【００７９】
ｐ型ウェル１０３ｂは、基板１０１内にｐ型不純物が添加された領域であり、ｎＭＯＳが形成されるデバイス領域である。
【００８０】
活性化領域１０４ｂは、ソース領域と、ドレイン領域と、エクステンション領域とを含んでいる。活性化領域１０４ｂは、基板１０１内にｎ型不純物が添加された領域である。
【００８１】
下地膜１０５ｂは、基板１０１のｐ型ウェル１０３ｂ上に形成された界面酸化膜（界面層）である。例えば、下地膜１０５ｂは、ＳｉＯ2膜であり、膜厚は、約１ｎｍである。なお、下地膜１０５ｂは、ウェット処理により形成されたケミカルなシリコン酸化膜、又は、ＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）膜でもよい。
【００８２】
第２高誘電率膜１０６ｂは、基板１０１上方に形成された、第２高誘電率材料が添加された第１高誘電率材料からなる第２ゲート絶縁膜の一例である。具体的には、第２高誘電率膜１０６ｂは、下地膜１０５ｂ上に形成されている。第２高誘電率膜１０６ｂの膜厚は、例えば、０．１〜２．０ｎｍであって、好ましくは、０．２〜１．０ｎｍである。
【００８３】
第２高誘電率材料は、仕事関数を引き下げる効果を有する材料であり、例えば、希土類金属、アルカリ金属及びアルカリ土類金属の少なくとも１つである。具体的には、第２高誘電率材料は、ランタン（Ｌａ）である。なお、第２高誘電率材料は、イットリウム（Ｙ）、又は、マグネシウム（Ｍｇ）などでもよい。本発明の実施の形態１の例では、第２高誘電率膜１０６ｂは、膜厚が約３ｎｍの、Ｌａが添加されたＨｆＯ2膜である。
【００８４】
第２フルシリサイド電極１０７ｂは、第２ゲート絶縁膜上方に形成された、全体が金属によりシリサイド化された第２ゲート電極の一例である。具体的には、第２フルシリサイド電極１０７ｂは、第２高誘電率膜１０６ｂ上に形成されている。
【００８５】
本発明の実施の形態１の例では、第２フルシリサイド電極１０７ｂは、ニッケル（Ｎｉ）によってシリサイド化されたポリシリコン電極、すなわち、Ｎｉ2Ｓｉからなる電極である。なお、シリサイド化に利用する金属は、仕事関数が大きい材料が好ましく、例えば、Ｎｉ以外に、白金（Ｐｔ）、パラジウム（Ｐｄ）が利用できる。
【００８６】
また、第２フルシリサイド電極１０７ｂの膜厚は、例えば、８０ｎｍである。なお、膜厚は、２０〜８０ｎｍでもよく、好ましくは、８０ｎｍである。
【００８７】
オフセット・スペーサ１０８ｂは、下地膜１０５ｂ、第２高誘電率膜１０６ｂ及び第２フルシリサイド電極１０７ｂの側面に形成された絶縁層である。例えば、オフセット・スペーサ１０８ｂは、窒化シリコン（ＳｉＮ）から構成される。なお、オフセット・スペーサ１０８ｂは、第２フルシリサイド電極１０７ｂなどの各層の側面を保護するとともに、活性化領域１０４ｂのエクステンション領域を形成する際のイオン注入のマスクとして利用される。
【００８８】
サイドウォール・スペーサ１０９ｂは、オフセット・スペーサ１０８ｂの側面に形成された絶縁層である。例えば、サイドウォール・スペーサ１０９ｂは、ＳｉＮから構成される。なお、サイドウォール・スペーサ１０９ｂは、活性化領域１０４ｂのソース領域及びドレイン領域を形成する際のイオン注入のマスクとしても利用される。
【００８９】
なお、半導体装置１００の製造工程の工数を減らすために、第２フルシリサイド電極１０７ｂは、第１フルシリサイド電極１０７ａと同じ金属でシリサイド化されていることが好ましい。さらには、第２フルシリサイド電極１０７ｂのＳｉと金属（例えば、Ｎｉ）との組成比は、第１フルシリサイド電極１０７ａのＳｉと金属（例えば、Ｎｉ）との組成比と同じであってもよい。
【００９０】
同様に、下地膜１０５ａ及び１０５ｂ、オフセット・スペーサ１０８ａ及び１０８ｂ、サイドウォール・スペーサ１０９ａ及び１０９などもそれぞれ、同じ材料で形成されることが好ましい。工数を減らすことで、低コスト化を実現することができる。
【００９１】
以上の構成に示すように、本発明の実施の形態１に係る半導体装置１００は、ｐ型トランジスタ１００ａとｎ型トランジスタ１００ｂとを備える。そして、ｐ型トランジスタ１００ａは、第１高誘電率材料からなる第１高誘電率膜１０６ａと、全体が金属によりシリサイド化された第１フルシリサイド電極１０７ａとを備える。ｎ型トランジスタ１００ｂは、第２高誘電率材料が添加された第１高誘電率材料からなる第２高誘電率膜１０６ｂと、全体が金属によりシリサイド化された第２フルシリサイド電極１０７ｂとを備える。
【００９２】
この構成により、プロセス負荷を軽減するとともに、ＥＯＴを十分に低減するための絶縁膜の薄膜化と、バンドエッジ近傍の仕事関数を有するゲート構造とを実現することができる。以下では、図２を用いて、ｐＭＯＳ及びｎＭＯＳの各電極の仕事関数について説明する。図２は、本発明の実施の形態１に係るゲート電極の仕事関数の一例を示すバンド図である。
【００９３】
ｐ／ｎ共通のフルシリサイドゲート電極の材料として、Ｎｉ2Ｓｉのような、仕事関数の大きな金属が過剰な組成を選択し、ゲート電極を形成することで、図２に示すように、ゲート電極の仕事関数は、価電子帯に近い値となる。具体的には、形成したゲート電極の仕事関数は、４．８ｅＶ以上となり、ｐＭＯＳのゲート電極として好適な価電子帯寄りの仕事関数を有するゲート電極を形成することができる。
【００９４】
他方、ｎＭＯＳについては、高誘電率膜にＬａ等の希土類金属を添加することで、実効的に仕事関数を０．３〜０．５ｅＶ程度引き下げるダイポールを誘起することができる。したがって、図２に示すように、ｎＭＯＳのゲート電極として好適な伝導帯寄りの仕事関数を有するゲート電極を形成することができる。
【００９５】
続いて、本発明の実施の形態１に係る半導体装置１００の製造方法について、図３を用いて説明する。図３は、本発明の実施の形態１に係る半導体装置１００の製造方法の一例を示す工程断面図である。
【００９６】
まず、図３（ａ）に示すように、例えば、シリコン（Ｓｉ）からなる基板１０１の上部に、シャロウトレンチ分離（ＳＴＩ）からなる素子分離領域１０２を選択的に形成する。続いて、イオン注入法により、ｐＭＯＳ領域にはｎ型ウェル１０３ａ、ｎＭＯＳ領域にはｐ型ウェル１０３ｂを形成する。これにより、すなわち、ＣＭＯＳデバイス領域が形成される。なお、ｐＭＯＳ領域は、基板１０１の第１領域の一例であり、ｎＭＯＳ領域は、基板１０１の第２領域の一例である。
【００９７】
続いて、基板１０１の表面に対して、公知の標準ＲＣＡ洗浄及び希釈フッ酸（ＨＦ）洗浄を順次行う。そして、その表面が洗浄された基板１０１に対して、例えば、温度が６００℃〜１０００℃程度の酸素雰囲気で熱処理を行う。これにより、基板１０１のＣＭＯＳデバイス領域上に、酸化シリコン（ＳｉＯ2）からなる膜厚が１ｎｍ前後の下地膜１０５が形成される。また、下地膜１０５は、ウェット処理により形成した、ケミカルなシリコン酸化膜やＩＳＳＧ膜でもよい。
【００９８】
続いて、例えば、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ；原子層堆積）法を用いて、下地膜１０５の上に、膜厚が約３ｎｍの金属酸化物からなる第１高誘電率膜１０６ａを成膜する。具体的には、例えば、第１高誘電率膜１０６ａとしてＨｆＯ2膜を成膜する場合、Ｈｆ原料としてＨｆＣｌ4を、酸化剤としてＨ2Ｏを用い、成膜温度は２００〜４００℃とする。ＨｆＣｌ4の供給→パージ→Ｈ2Ｏの供給→パージのサイクルを繰り返すことで、ＨｆＯ2を原子層レベルで成長させることができる。複数サイクル繰り返すことで、所望の膜厚のＨｆＯ2からなる第１高誘電率膜１０６ａを形成する。
【００９９】
次に、第２高誘電率膜１０６ｂをｎＭＯＳ領域上に選択的に形成するためのマスクとして作用する第１導電性緩衝膜１１１を、第１高誘電率膜１０６ａ上に堆積する。具体的には、例えば、スパッタ法を用いて１〜１０ｎｍ程度のＴｉＮ膜を、第１導電性緩衝膜１１１として堆積する。さらに、第１導電性緩衝膜１１１の上に、ｎＭＯＳ注入用マスク１１２をレジスト塗布及びパターニングによって形成する。
【０１００】
ｎＭＯＳ注入用マスク１１２を用いて、図３（ｂ）に示すように、ｎＭＯＳ領域上の第１導電性緩衝膜１１１をエッチバックすることで、除去する。
【０１０１】
次に、ｎＭＯＳ領域の第１高誘電率膜１０６ａに添加することで仕事関数を引き下げる（伝導帯に近づける）効果を有する第２高誘電率材料を含む第２高誘電率材料膜１１３を堆積する。ｎＭＯＳに好適な、仕事関数を引き下げる効果を有する第２高誘電率材料としては、希土類金属、アルカリ金属、アルカリ土類金属がある。なお、ｐＭＯＳに好適な、仕事関数を引き上げる効果を有する材料としては、アルミニウム、チタンがある。ここでは、具体的には、例えば、スパッタ法を用いて０．５〜２ｎｍ程度のＬａＯ膜を第２高誘電率材料膜１１３として堆積する。
【０１０２】
その後、図３（ｃ）に示すように、ｎＭＯＳ領域上の第１高誘電率膜１０６ａ中に第２高誘電率材料膜１１３を反応させ、拡散させるために、温度が６００℃〜８００℃程度の熱処理を行う。これにより、ｎＭＯＳ領域の下地膜１０５上に、第２高誘電率膜１０６ｂを形成する。第２高誘電率材料膜１１３と第１高誘電率膜１０６ａとの反応量は、堆積膜厚、反応温度及び時間で決定され、反応量に応じて仕事関数がシフトする。
【０１０３】
その後、ｎＭＯＳ領域の第２高誘電率材料膜１１３と反応することで形成された、第２高誘電率膜１０６ｂ上に残った未反応の第２高誘電率材料膜１１３、及び、ｐＭＯＳ領域の第１導電性緩衝膜１１１上の第２高誘電率材料膜１１３を、例えば、アンモニア過水等の洗浄液を用いて選択除去する。次いで、不要となった第１導電性緩衝膜１１１を、例えば、硫酸過水等の洗浄液を用いて、選択除去する。
【０１０４】
さらに、図３（ｃ）に示すように、所望のゲート電極の高さとなるように、６０〜８０ｎｍ程度の（アモルファス）シリコン電極１１４と、膜厚が８０ｎｍ程度の酸化シリコンからなるハードマスク１１５とを、第１高誘電率膜１０６ａ及び第２高誘電率膜１０６ｂ上に、順次堆積する。続いて、リソグラフィ技術により、ハードマスク１１５の上にゲートパターンを有するレジストマスク１１６を形成する。
【０１０５】
次に、図３（ｄ）に示すように、例えば塩素（Ｃｌ2）ガスを主成分とし、レジストマスク１１６を用いたドライエッチング及びウェットエッチングにより、ハードマスク１１５、（アモルファス）シリコン電極１１４、第１高誘電率膜１０６ａ、第２高誘電率膜１０６ｂ、下地膜１０５（下地膜１０５ａ及び１０５ｂ）を順次パターニングする。続いて、各ゲート電極の両側面上に窒化シリコンからなるオフセット・スペーサ（ＯＳＳ）１０８ａ及び１０８ｂを形成し、基板１０１の上部にイオン注入（エクステンション／ポケット注入）を行う。
【０１０６】
さらに、各ゲート電極の両オフセット・スペーサ１０８ａ及び１０８ｂの側面上に窒化シリコンからなるサイドウォール（ＳＷ）１０９ａ及び１０９ｂを形成し、これらをマスクとして、基板１０１の上部に再度イオン注入（ソース・ドレイン注入）を行う。その後、１０００℃以上の温度にて、注入ドーパントの活性化アニールを行い、ｐＭＯＳ領域上にｐ型の活性化領域１０４ａを、ｎＭＯＳ領域上にｎ型の活性化領域１０４ｂを形成する。
【０１０７】
次に、図３（ｅ）に示すように、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、基板１０１全面にわたって、酸化シリコンからなる層間絶縁膜１１０を堆積する。続いて、例えばＣＭＰ法により、堆積した層間絶縁膜１１０の上面を平坦化することで、ハードマスク１１５を露出させる。次いで、フルオロカーボンを主成分とするエッチングガスを用いたエッチバックを行うことで、ハードマスク１１５を除去し、（ポリ）シリコン電極１１４上端を露出する。
【０１０８】
さらには、フルシリサイド化反応にかかわるシリコン（Ｓｉ）含有量を調節するため、例えば塩素（Ｃｌ2）ガスを主成分としたドライエッチングにより、（ポリ）シリコン電極１１４を部分的に除去し、上端を２０〜４０ｎｍ程度後退させる。次に、スパッタ法等により、後退した（ポリ）シリコン電極１１４上端及び層間絶縁膜１１０の上に、（ポリ）シリコン電極１１４をシリサイド化するための、シリサイド化用金属膜１１７を堆積する。
【０１０９】
次に、図３（ｆ）に示すように、温度が３００〜６００℃程度の窒素雰囲気で１分程度の熱処理を施す。その後、未反応のシリサイド化用金属膜１１７を混酸等で除去することにより、各（ポリ）シリコン電極１１４の上部から下部までの全体がシリサイド化された第１フルシリサイド電極１０７ａ及び第２フルシリサイド電極１０７ｂが形成される。シリサイド化用金属膜１１７としては、仕事関数が大きくｐＭＯＳに好適なニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）を用いることができる。
【０１１０】
なお、フルシリサイドの組成は、基本的に（ポリ）シリコン電極１１４の高さとシリサイド化用金属膜１１７の厚みとの比で決まる。ここでは、膜厚が４０〜１００ｎｍ程度のニッケル（Ｎｉ）からなる金属膜を、シリサイド化用金属膜１１７として用いることで、仕事関数が４．８ｅＶ以上と大きい、ニッケル・リッチなＮｉ2Ｓｉ相を生成することができる。
【０１１１】
以上説明したように、本発明の実施の形態１に係る半導体装置１００の製造方法によれば、ゲート絶縁膜に高誘電率材料を用いた半導体装置において、ｐＭＯＳ及びｎＭＯＳのそれぞれにバンドエッジ近傍の仕事関数を有するデュアルゲート構造を実現できる。
【０１１２】
本発明の実施の形態１に係る半導体装置１００の製造方法では、第１高誘電率膜１０６ａ及び第２高誘電率膜１０６ｂ上に形成したシリコン電極１１４をフルシリサイド化する。つまり、従来の非特許文献１のように、一度形成したシリコン電極をエッチバックにより除去する工程と、ｐＭＯＳ領域及びｎＭＯＳ領域のそれぞれに異なる電極を体積及びエッチバックする工程との両方を行わなくてよい。したがって、本発明によれば、プロセス負荷を軽減することができる。
【０１１３】
また、本発明の実施の形態１に係る半導体装置１００は、ｎ型トランジスタ１００ｂのゲート絶縁膜として、第２高誘電率材料が添加された第２高誘電率膜１０６ｂを備える。これにより、ｎ型トランジスタ１００ｂの第２フルシリサイド電極１０７ｂの実効的な仕事関数を引き下げ、伝導帯に近づけることができる。図２と後述する図８との比較から明らかなように、仕事関数をより伝導帯に近づけることができる。
【０１１４】
また、本発明の実施の形態１に係る半導体装置１００は、ｐＭＯＳ及びｎＭＯＳのゲート電極として共通のフルシリサイド化された電極を備える。つまり、従来の金属とポリシリコンとの積層電極のように界面抵抗の大きさの影響を受けることはない。
【０１１５】
また、非特許文献３と異なり、本発明の実施の形態１に係る半導体装置１００では、ゲート絶縁膜の材料にアルミニウムを用いていない。アルミニウムは、誘電率が低いために、アルミニウムを含むゲート絶縁膜を用いた場合、ＥＯＴを十分に低下させることができない。このため、本発明の実施の形態１に係る半導体装置１００によれば、従来よりもさらにＥＯＴを低下させることができる。
【０１１６】
以上のように、本発明の実施の形態１によれば、ＥＯＴを十分に低減するための絶縁膜の薄膜化と、バンドエッジ近傍の仕事関数を有するゲート構造とを実現した半導体装置及びその製造方法を提供することができる。
【０１１７】
（実施の形態２）
以下、本発明の実施の形態２に係る半導体装置とその製造方法について、図面を参照しながら説明する。
【０１１８】
本発明の実施の形態２では、さらに、ＥＯＴを低減することを目的とする。本発明の実施の形態２に係る半導体装置では、ｐ型トランジスタが、さらに、第１ゲート絶縁膜と第１ゲート電極との間に形成された第１導電性緩衝膜を備え、ｎ型トランジスタが、さらに、第２ゲート絶縁膜と第２ゲート電極との間に形成された第２導電性緩衝膜を備えることを特徴とする。
【０１１９】
これにより、本発明の実施の形態１に係る半導体装置によれば、ｐ型トランジスタにおけるＥＯＴを、さらに薄膜化することができるとともに、ｎ型トランジスタにおける実効的な仕事関数を、さらに伝導帯に近づけることができる。
【０１２０】
まず、以下では、本発明の実施の形態２に係る半導体装置の構成について、図４を用いて説明する。図４は、本発明の実施の形態２に係る半導体装置の構成の一例を示す断面図である。
【０１２１】
図４に示すように、本発明の実施の形態２に係る半導体装置２００は、ｐ型トランジスタ２００ａと、ｎ型トランジスタ２００ｂとを備える。例えば、半導体装置２００は、ｐＭＯＳとｎＭＯＳとを備えるＣＭＯＳデバイスである。
【０１２２】
なお、以下の説明においては、実施の形態１と異なる点を中心に説明する。実施の形態１と同じ構成については同じ参照符号を付し、説明を省略する場合がある。
【０１２３】
ｐ型トランジスタ２００ａとｎ型トランジスタ２００ｂとは、基板１０１の異なる領域に形成されている。具体的には、ｐ型トランジスタ２００ａとｎ型トランジスタ２００ｂとは、素子分離領域１０２及び層間絶縁膜１１０とによって、分離されている。
【０１２４】
ｐ型トランジスタ２００ａは、ｐＭＯＳである。図４に示すように、ｐ型トランジスタ２００ａは、基板１０１内に形成されたｎ型ウェル１０３ａ及び活性化領域１０４ａと、下地膜１０５ａと、第１高誘電率膜１０６ａと、第１導電性緩衝膜２１１ａと、第１フルシリサイド電極１０７ａと、オフセット・スペーサ１０８ａと、サイドウォール・スペーサ１０９ａとを備える。
【０１２５】
実施の形態２に係るｐ型トランジスタ２００ａは、図１に示す実施の形態１に係るｐ型トランジスタ１００ａと比較すると、第１高誘電率膜１０６ａと第１フルシリサイド電極１０７ａとの間に、第１導電性緩衝膜２１１ａを備える点が異なっている。
【０１２６】
第１導電性緩衝膜２１１ａは、第１ゲート絶縁膜と第１ゲート電極との間に形成された第１導電性緩衝膜の一例である。具体的には、第１導電性緩衝膜２１１ａは、第１高誘電率膜１０６ａと第１フルシリサイド電極１０７ａとの間に形成されている。例えば、第１導電性緩衝膜２１１ａは、膜厚が約１〜５ｎｍの窒化チタン（ＴｉＮ）膜である。
【０１２７】
第１導電性緩衝膜２１１ａは、酸素が第１高誘電率膜１０６ａに浸入することで、第１高誘電率膜１０６ａが酸素を含むことにより、その膜厚が大きくなることを防止する。また、半導体装置２００の製造時には、ｎＭＯＳ領域に形成する層をエッチングする際のマスクとして機能するとともに、第１導電性緩衝膜２１１ａ上に形成する層をエッチングする際のエッチングストッパ層としても機能する。
【０１２８】
なお、第１導電性緩衝膜２１１ａは、膜厚が１〜５ｎｍと薄いため、第１フルシリサイド電極１０７ａの仕事関数にほとんど影響を与えない。また、第１導電性緩衝膜２１１ａの膜厚は、１〜２０ｎｍであってもよい。好ましくは、第１導電性緩衝膜２１１ａの膜厚は、５ｎｍ未満である。また、第１導電性緩衝膜２１１ａは、ＴｉＮ以外に、ＴａＮ、又は、ＷＮでもよい。
【０１２９】
なお、第１導電性緩衝膜２１１ａは、アルミニウムを含んでいないことが好ましい。アルミニウムは、誘電率が低いために、アルミニウムを含むゲート絶縁膜を用いた場合、ＥＯＴを十分に低下させることができない。
【０１３０】
ｎ型トランジスタ２００ｂは、ｎＭＯＳである。図４に示すように、ｎ型トランジスタ２００ｂは、基板１０１内に形成されたｐ型ウェル１０３ｂ及び活性化領域１０４ｂと、下地膜１０５ｂと、第２高誘電率膜１０６ｂと、第２導電性緩衝膜２１１ｂと、第２フルシリサイド電極１０７ｂと、オフセット・スペーサ１０８ｂと、サイドウォール・スペーサ１０９ｂとを備える。
【０１３１】
実施の形態２に係るｎ型トランジスタ２００ｂは、図１に示す実施の形態１に係るｎ型トランジスタ１００ｂと比較すると、第２高誘電率膜１０６ｂと第２フルシリサイド電極１０７ｂとの間に、第２導電性緩衝膜２１１ｂを備える点が異なっている。
【０１３２】
第２導電性緩衝膜２１１ｂは、第２ゲート絶縁膜と第２ゲート電極との間に形成された第２導電性緩衝膜の一例である。具体的には、第２導電性緩衝膜２１１ｂは、第２高誘電率膜１０６ｂと第２フルシリサイド電極１０７ｂとの間に形成されている。例えば、第２導電性緩衝膜２１１ｂは、膜厚が約５〜１０ｎｍの窒化タンタル（ＴａＮ）膜である。
【０１３３】
第２導電性緩衝膜２１１ｂは、ｎＭＯＳのゲート電極の実効的な仕事関数を、第２フルシリサイド電極１０７ｂの仕事関数から引き下げる機能を有する。つまり、第２導電性緩衝膜２１１ｂが、第２フルシリサイド電極１０７ｂと第２高誘電率膜１０６ｂとの間に形成されているので、ｎＭＯＳのゲート電極の実効的な仕事関数が、第２導電性緩衝膜２１１ｂと第２フルシリサイド電極１０７ｂとの中間的な値となる（ダイポールを考慮に入れていない場合）。
【０１３４】
なお、第２導電性緩衝膜２１１ｂの膜厚は、１〜２０ｎｍであってもよい。好ましくは、第２導電性緩衝膜２１１ｂの膜厚は、５ｎｍ以上である。また、第２導電性緩衝膜２１１ｂは、ＴａＮ以外に、ＴｉＮ、又は、ＷＮでもよい。
【０１３５】
以上の構成に示すように、本発明の実施の形態２に係る半導体装置２００は、ｐ型トランジスタ２００ａとｎ型トランジスタ２００ｂとを備える。そして、ｐ型トランジスタ２００ａは、第１高誘電率材料からなる第１高誘電率膜１０６ａと、第１フルシリサイド電極１０７ａと、第１高誘電率膜１０６ａと第１フルシリサイド電極１０７ａとの間に形成された第１導電性緩衝膜２１１ａとを備える。また、ｎ型トランジスタ２００ｂは、第２高誘電率材料が添加された第１高誘電率材料からなる第２高誘電率膜１０６ｂと、第２フルシリサイド電極１０７ｂと、第２高誘電率膜１０６ｂと第２フルシリサイド電極１０７ｂとの間に形成された第２導電性緩衝膜２１１ｂとを備える。
【０１３６】
この構成により、ＥＯＴを十分に低減するための絶縁膜の薄膜化と、バンドエッジ近傍の仕事関数を有するゲート構造とを実現することができる。以下では、図５を用いて、ｐＭＯＳ及びｎＭＯＳの各電極の仕事関数について説明する。図５は、本発明の実施の形態２に係るゲート電極の仕事関数の一例を示すバンド図である。
【０１３７】
ｐ／ｎ共通のフルシリサイドゲート電極の材料として、Ｎｉ2Ｓｉのような、仕事関数の大きな金属が過剰な組成を選択し、ゲート電極を形成することで、図５に示すように、ゲート電極の仕事関数は、価電子帯に近い値となる。具体的には、形成したゲート電極の仕事関数は、４．８ｅＶ以上となり、ｐＭＯＳのゲート電極として好適な価電子帯寄りの仕事関数を有するゲート電極を形成することができる。
【０１３８】
なお、実施の形態１と異なり、ｐＭＯＳにおいては、第１導電性緩衝膜２１１ａが第１高誘電率膜１０６ａ上に残っている。しかしながら、その膜厚は５ｎｍ以下と薄いため、フルシリサイドゲート電極の大きな仕事関数をほぼ反映させることができる。つまり、図５に示すように、第１導電性緩衝膜２１１ａとフルシリサイド電極との間の仕事関数が、ｐＭＯＳのゲート電極の実効的な仕事関数となる。
【０１３９】
他方、ｎＭＯＳについては、実施の形態１と同様、高誘電率膜にＬａ等の希土類金属を添加することで、実効的に仕事関数を０．３〜０．５ｅＶ程度引き下げるダイポールを誘起することができる。その上、フルシリサイドゲート電極の影響を抑え、その低い仕事関数を十分に反映できる程度に十分な膜厚の第２導電性緩衝膜２１１ｂが第２高誘電率膜１０６ｂ上に残っている。
【０１４０】
このため、さらに、ｎＭＯＳのゲート電極として好適な伝導帯寄りの仕事関数を有するゲート電極を形成することができる。つまり、図５に示すように、第２導電性緩衝膜２１１ｂとフルシリサイドゲート電極との間の仕事関数が、ダイポールによって、さらに伝導帯寄りの仕事関数となる。この仕事関数が、ｎＭＯＳのゲート電極の実効的な仕事関数となる。
【０１４１】
続いて、本発明の実施の形態２に係る半導体装置２００の製造方法について、図６を用いて説明する。図６は、本発明の実施の形態２に係る半導体装置２００の製造方法の一例を示す工程断面図である。
【０１４２】
まず、実施の形態１と同様に、図６（ａ）に示すように、例えば、シリコン（Ｓｉ）からなる基板１０１の上部に、ＳＴＩからなる素子分離領域１０２を選択的に形成する。続いて、イオン注入法により、ｐＭＯＳ領域にはｎ型ウェル１０３ａ、ｎＭＯＳ領域にはｐ型ウェル１０３ｂを形成する。続いて、基板１０１の表面を洗浄後、膜厚が１ｎｍ前後の下地膜１０５を形成する。具体的な方法は、実施の形態１で説明した通りである。
【０１４３】
続いて、例えば、ＡＬＤ法を用いて、下地膜１０５の上に、膜厚が約３ｎｍの第１高誘電率膜１０６ａを成膜する。具体的には、例えば、Ｈｆ原料としてＨｆＣｌ4を、酸化剤としてＨ2Ｏを用い、成膜温度２００〜４００℃にて、ＨｆＯ2を原子層レベルで成長させる。より具体的には、ＨｆＣｌ4の供給→パージ→Ｈ2Ｏの供給→パージのサイクルを、複数サイクル繰り返すことで、所望の膜厚のＨｆＯ2からなる第１高誘電率膜１０６ａを形成する。
【０１４４】
次に、第１導電性緩衝膜２１１ａを下地膜１０５上に堆積する。なお、第１導電性緩衝膜２１１ａは、実施の形態１において、第２高誘電率膜１０６ｂをｎＭＯＳ領域上に選択的に形成するためのマスクとして使用した第１導電性緩衝膜１１１と同じでもよい。ただし、第１導電性緩衝膜２１１ａの膜厚は、第１導電性緩衝膜１１１と異なっていてもよい。具体的には、例えば、第１導電性緩衝膜２１１ａとして、スパッタ法を用いて１〜５ｎｍ程度のＴｉＮ膜を堆積する。
【０１４５】
そして、さらに第１導電性緩衝膜２１１ａの上に第１シリコン・キャップ膜２２１ａとして、（アモルファス）シリコン膜を大気に曝すことなく連続して堆積する。第１シリコン・キャップ膜２２１ａを大気に曝すことなく堆積することで、後続工程での雰囲気からの酸素のゲート絶縁膜（第１高誘電率膜１０６ａ、第２高誘電率膜１０６ｂ及び下地膜１０５）への浸入を阻止することができる。さらに、酸素の浸入だけでなく、界面層中の酸素をゲッタリング、及び、除去することで、その膜厚を減らすことができる。
【０１４６】
この場合、第１導電性緩衝膜２１１ａは、界面層から引き出された酸素を、第１シリコン・キャップ膜２２１ａまで透過させる必要がある。そのため、第１導電性緩衝膜２１１ａの膜厚を５ｎｍ以下にすることが好ましい。第１シリコン・キャップ膜２２１ａの膜厚については、後続工程での雰囲気からの酸素の浸入を阻止するための最低限の膜厚、例えば、５ｎｍ程度とするのが適当と考えられる。
【０１４７】
本発明の実施の形態２においては、第１導電性緩衝膜２１１ａ及び第１シリコン・キャップ膜２２１ａの積層膜を、第２高誘電率膜１０６ｂをｎＭＯＳ領域上に選択的に形成するためのマスクとして使用する。したがって、当該積層膜の上に、ｎＭＯＳ注入用マスク１１２をレジスト塗布及びパターニングによって形成する。そして、ｎＭＯＳ注入用マスク１１２を用いて、図６（ｂ）に示すように、ｎＭＯＳ領域上の第１導電性緩衝膜２１１ａ及び第１シリコン・キャップ膜２２１ａの積層膜をエッチバックすることで、除去する。
【０１４８】
次に、図６（ｃ）に示すように、ｎＭＯＳ領域の第１高誘電率膜１０６ａに添加することで仕事関数を引き下げる（伝導帯に近づける）効果を有する第２高誘電率材料を含む第２高誘電率材料膜１１３を堆積する。ここでは、ｎＭＯＳに好適な、仕事関数を引き下げる効果を有する第２高誘電率材料としては、希土類金属、アルカリ金属、アルカリ土類金属などがある。
【０１４９】
具体的には、例えば、スパッタ法を用いて０．５〜２ｎｍ程度のＬａＯ膜を、第２高誘電率材料膜１１３として堆積する。さらに、第１導電性緩衝膜２１１ａ及び第１シリコン・キャップ膜２２１ａと同様に、第２導電性緩衝膜２１１ｂ及び第２シリコン・キャップ膜２２１ｂを大気に曝すことなく、第２高誘電率材料膜１１３上に連続して堆積する。
【０１５０】
この場合、第２シリコン・キャップ膜２２１ｂの役割は、第１シリコン・キャップ膜２２１ａと同様である。一方で、第２導電性緩衝膜２１１ｂは、第１導電性緩衝膜２１１ａと異なり、後にｐ／ｎ共通電極として形成する仕事関数の大きなフルシリサイドの影響を低減する、あるいは、電極材料としての仕事関数を引き下げる機能を付与することが好ましい。そのため、本来、仕事関数の小さな導電性材料を比較的厚めに、第２導電性緩衝膜２１１ｂとして堆積することが好ましい。
【０１５１】
具体的には、例えば、第２導電性緩衝膜２１１ｂとして、スパッタ法を用いて、膜厚が５〜１０ｎｍ程度のＴａＮ膜を堆積する。さらに、第２導電性緩衝膜２１１ｂの上に第２シリコン・キャップ膜２２１ｂとして、（アモルファス）シリコン膜を大気に曝すことなく連続して堆積する。
【０１５２】
さらに、ｎＭＯＳ領域の第２シリコン・キャップ膜２２１ｂの上に、ｐＭＯＳ注入用マスク２２２をレジスト塗布及びパターニングによって形成する。形成したｐＭＯＳ注入用マスク２２２を用いて、図６（ｄ）に示すように、ｐＭＯＳ領域上の第２導電性緩衝膜２１１ｂ及び第２シリコン・キャップ膜２２１ｂの積層膜をエッチバックすることで、除去する。この場合、先に形成した第１導電性緩衝膜２１１ａ及び第１シリコン・キャップ膜２２１ａの積層膜は、ｐＭＯＳ領域をカバーするストッパ膜としての機能も果たしている。また、後続工程でのフルシリサイド化時に懸念されるゲート絶縁膜の侵食による欠陥発生についてもバリア層としての機能を有する。
【０１５３】
その後、ｎＭＯＳ領域上の第１高誘電率膜１０６ａ中に第２高誘電率材料膜１１３を反応させ、拡散させるために、温度が６００℃〜８００℃程度の熱処理を行う。これにより、ｎＭＯＳ領域の下地膜１０５上に、第２高誘電率膜１０６ｂを形成する。以降の製造方法は、第１導電性緩衝膜２１１ａ及び第１シリコン・キャップ膜２２１ａが第１高誘電率膜１０６ａ上に残っていること、及び、第２導電性緩衝膜２１１ｂ及び第２シリコン・キャップ膜２２１ｂが第２高誘電率膜１０６ｂ上に残っていること以外は、実施の形態１と同様である。
【０１５４】
すなわち、図６（ｄ）に示すように、所望のゲート電極の高さとなるように、６０〜８０ｎｍ程度の（アモルファス）シリコン電極１１４と、膜厚が８０ｎｍ程度の酸化シリコンからなるハードマスク１１５とを、第１シリコン・キャップ膜２２１ａ及び第２シリコン・キャップ膜２２１ｂ上に順次堆積する。続いて、リソグラフィ技術により、ハードマスク１１５の上にゲートパターンを有するレジストマスク１１６を形成する。
【０１５５】
次に、図６（ｅ）に示すように、例えば、塩素（Ｃｌ2）ガスを主成分とし、レジストマスク１１６を用いたドライエッチング及びウェットエッチングにより、ハードマスク１１５、（アモルファス）シリコン電極１１４、第１シリコン・キャップ膜２２１ａ、第２シリコン・キャップ膜２２１ｂ、第１高誘電率膜１０６ａ、第２高誘電率膜１０６ｂ、及び、下地膜１０５（下地膜１０５ａ及び１０５ｂ）を順次パターニングする。続いて、各ゲート電極の両側面上に窒化シリコンからなるオフセット・スペーサ（ＯＳＳ）１０８ａ及び１０８ｂを形成し、基板１０１の上部にイオン注入（エクステンション／ポケット注入）を行う。
【０１５６】
さらに、各ゲート電極の両オフセット・スペーサ１０８ａ及び１０８ｂの側面上に窒化シリコンからなるサイドウォール（ＳＷ）１０９ａ及び１０９ｂを形成し、これらをマスクとして、基板１０１の上部に再度イオン注入（ソース・ドレイン注入）を行う。その後、１０００℃以上の温度にて、注入ドーパントの活性化アニールを行い、ｐＭＯＳ領域上に、ｐ型の活性化領域１０４ａを、ｎＭＯＳ領域上にｎ型の活性化領域１０４ｂを形成する。
【０１５７】
さらに、（アモルファス）シリコン電極１１４と、第１シリコン・キャップ膜２２１ａ及び第２シリコン・キャップ膜２２１ｂは、活性化アニールを経て、（ポリ）シリコン電極２１４に一体化される。
【０１５８】
次に、図６（ｆ）に示すように、プラズマＣＶＤ法により、基板１０１全面にわたって、酸化シリコンからなる層間絶縁膜１１０を堆積する。続いて、例えばＣＭＰ法により、堆積した層間絶縁膜１１０の上面を平坦化することで、ハードマスク１１５を露出させる。
【０１５９】
次いで、フルオロカーボンを主成分とするエッチングガスを用いたエッチバックを行なって、ハードマスク１１５を除去し、（ポリ）シリコン電極２１４の上端を露出する。さらには、図６（ｇ）に示すように、フルシリサイド化反応にかかわるシリコン（Ｓｉ）含有量を調節するため、例えば塩素（Ｃｌ2）ガスを主成分としたドライエッチングにより、（ポリ）シリコン電極２１４を部分的に除去し、上端を２０〜４０ｎｍ程度後退させる。次に、スパッタ法等により、後退した（ポリ）シリコン電極２１４上端及び層間絶縁膜１１０の上に、（ポリ）シリコン電極２１４をシリサイド化するための、シリサイド化用金属膜１１７を堆積する。
【０１６０】
次に、図６（ｈ）に示すように、温度が３００〜６００℃程度の窒素雰囲気で１分程度の熱処理を施す。その後、未反応のシリサイド化用金属膜１１７を混酸等で除去することにより、各（ポリ）シリコン電極２１４の上部から下部までの全体がシリサイド化された第１フルシリサイド電極１０７ａ及び１０７ｂを形成する。シリサイド化用金属膜１１７としては、仕事関数が大きくｐＭＯＳに好適なニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）を用いることができる。
【０１６１】
なお、フルシリサイドの組成は、基本的に（ポリ）シリコン電極２１４の高さとシリサイド化用金属膜１１７の厚みとの比で決まる。ここでは、膜厚が４０〜１００ｎｍ程度のニッケル（Ｎｉ）からなる金属膜を、シリサイド化用金属膜１１７として用いることで、仕事関数が４．８ｅＶ以上と大きい、ニッケル・リッチなＮｉ2Ｓｉ相を生成することができる。
【０１６２】
以上説明したように、本発明の実施の形態２に係る半導体装置２００の製造方法によれば、ゲート絶縁膜に高誘電率材料を用いた半導体装置において、ｐＭＯＳ及びｎＭＯＳのそれぞれにバンドエッジ近傍の仕事関数を有するデュアルゲート構造を実現することができる。さらには、ＥＯＴ薄膜化も実現することができる。
【０１６３】
ｐＭＯＳのＥＯＴ薄膜化については、第１導電性緩衝膜２１１ａ及び第１シリコン・キャップ膜２２１ａの構成を用いることで、後続工程での雰囲気からの酸素の浸入を阻止するだけでなく、界面層中の酸素をゲッタリング、除去することでその膜厚を減らすことができる。このため、本発明の実施の形態２に係る半導体装置２００によれば、ｐＭＯＳのＥＯＴは、大幅に低減されている。他方、ｎＭＯＳのＥＯＴについては、第２導電性緩衝膜２１１ｂの膜厚が厚く、界面層中の酸素をゲッタリングする効果までは期待できないが、第２高誘電率膜として誘電率の高い希土類金属の酸化物等を添加することで、ＥＯＴをかなり低減することができる。このため、結果としてｐＭＯＳ／ｎＭＯＳともバランス良く薄膜化することができる。
【０１６４】
ここで、本発明の実施の形態に係る半導体装置１００及び２００の比較例１及び２に係る半導体装置について説明する。
【０１６５】
図７は、本発明の実施の形態の比較例１に係る半導体装置３００の製造方法を示す工程断面図である。具体的には、図７は、非特許文献２に記載のフルシリサイド法を適用した場合の半導体装置３００の製造方法を示す。
【０１６６】
まず、図７（ａ）に示すように、基板３０１に、素子分離領域３０２と、ｎ型ウェル３０３ａ及びｐ型ウェル３０３ｂとを形成する。なお、ｎ型ウェル３０３ａはｐＭＯＳ領域に、ｐ型ウェル３０３ｂはｎＭＯＳ領域に形成される。次に、基板３０１上に順次、下地膜３０４、高誘電率膜３０５、シリコン電極３０６、ハードマスク３０７を形成する。さらに、ハードマスク３０７上に、ゲートパターンにパターニングされたレジストマスク３０８を形成する。
【０１６７】
次に、図７（ｂ）に示すように、ハードマスク３０７、シリコン電極３０６、高誘電率膜３０５及び下地膜３０４のパターニングを順次パターニングする。さらに、パターニングにより形成された、ｐＭＯＳ及びｎＭＯＳそれぞれのゲート電極構造の側面にオフセット・スペーサ３０９と、サイドウォール・スペーサ３１０とを形成する。さらに、イオン注入により活性化領域３１１を形成する。
【０１６８】
次に、図７（ｃ）に示すように、層間絶縁膜３１２を形成し、ＣＭＰ法により上面を平坦化する。そして、ハードマスク３０７を除去した後、ｎＭＯＳ領域にレジストマスク３１３を形成し、ｐＭＯＳ領域のシリコン電極３０６をエッチバックにより除去する。
【０１６９】
次に、図７（ｄ）に示すように、レジストマスク３１３を除去した後、シリサイド化用の金属膜３１４を堆積する。最後に、図７（ｅ）に示すように、シリコン電極３０６をフルシリサイド化することで、フルシリサイド電極３１５ａ及び３１５ｂを形成する。ｐＭＯＳ用のフルシリサイド電極３１５ａは、Ｎｉが多く、仕事関数が高いのに対して、ｎＭＯＳ用のフルシリサイド電極３１５ｂは、Ｎｉが少なく、仕事関数が低い。
【０１７０】
上記の図７に示す比較例１では、シリサイドの組成の制御などによって、仕事関数を変化させることが可能である。しかしながら、図７に示す技術では、図７（ｃ）に示すように、層間絶縁膜３１２のＣＭＰ、ダミーポリシリコン（ｐＭＯＳ領域のシリコン電極３０６）の選択的な部分エッチバックなどの工程が必要で、ゲートラスト法ほど大きくはないが一部類似のプロセス負荷がある。
【０１７１】
また、図７に示す比較例１に係る半導体装置３００では、図８に示すように、ｐＭＯＳに好適なバンドエッジ（価電子帯）付近の適切な仕事関数は得やすい。しかしながら、ｎＭＯＳには組成制御を駆使しても、ミッドギャップ付近の仕事関数のものしか得られない。
【０１７２】
図９は、本発明の実施の形態の比較例２に係る半導体装置４００の製造方法を示す工程断面図である。具体的には、図９は、非特許文献４に開示された方法を適用した場合の半導体装置４００の製造方法を示す。
【０１７３】
図９（ｂ）に示すように、ｈｉｇｈ−ｋ膜（高誘電率膜３０５）上に、ともに膜厚５ｎｍ未満の金属膜３２０及びシリコン・キャップ膜３２１を大気開放せずに連続して堆積する。その後、引き続き、相当膜厚のアモルファスシリコン膜（シリコン電極３０６）を電極母材として堆積することで、通常のゲート加工プロセスを経てトランジスタ構造を形成することができる。
【０１７４】
図９に示す技術によれば、酸素の浸入阻止、及び、ゲッタリング効果によって界面層膜厚は大幅に低減されている。
【０１７５】
しかし、実効仕事関数の制御にあたっては、ゲートファースト又はゲートラスト法に示された方法を付加する必要がある。すなわち、上記ゲートラスト法による場合、図９（ｃ）〜図９（ｅ）に示すように層間絶縁膜３１２の堆積及び平坦化、ダミーポリシリコン（シリコン電極３０６）のエッチバック、ｐｎ領域への異種金属（金属キャップ膜３２２）の堆積及びエッチバック、並びに、金属のＣＭＰなどの工程が必要である。
【０１７６】
また、上記ゲートファースト法による場合、図９（ａ）の段階で、ｐＭＯＳ／ｎＭＯＳそれぞれに、アルミニウム／希土類金属をｈｉｇｈ−ｋ材料（高誘電率膜３０５）に添加、積層しておく等の工夫が必要になる。ゲートファースト及びゲートラスト法のいずれについても、上記で説明したそれぞれの基本的な課題を踏襲することに変わりはない。
【０１７７】
これに対して、本発明の実施の形態１及び２に係る半導体装置１００及び２００の製造方法では、同一の工程で、同一の金属を用いてシリコン電極をフルシリサイド化することで、ｐＭＯＳ及びｎＭＯＳに共通のゲート電極を形成する（図３（ｅ）及び図６（ｇ）参照）。このため、プロセス負荷を軽減することができる。
【０１７８】
また、本発明の実施の形態１及び２に係る半導体装置１００及び２００では、ｎ型トランジスタ１００ｂ及び２００ｂが、第２高誘電率材料を添加された第１高誘電率材料からなる第２高誘電率膜１０６ｂを備える。これにより、第２高誘電率材料がダイポールを誘起し、誘起されたダイポールによってｎ型トランジスタ１００ｂ及び２００ｂの実効的な仕事関数を伝導帯に近づけることができる（図２及び図５参照）。
【０１７９】
以上、本発明に係る半導体装置及びその製造方法について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を当該実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【０１８０】
例えば、上記で示した各構成要素の材料は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。
【産業上の利用可能性】
【０１８１】
本発明に係る半導体装置及びその製造方法は、ゲート絶縁膜に高誘電率材料を用いた半導体装置において、バンドエッジ近傍の仕事関数を有するデュアルゲート構造を、十分に低減されたＥＯＴにおいても実現することができ、例えば、高誘電率材料からなるゲート絶縁膜を有するＣＭＯＳ型の半導体装置及びその製造方法等に有用である。
【符号の説明】
【０１８２】
１００、２００、３００、４００  半導体装置
１００ａ、２００ａ  ｐ型トランジスタ
１００ｂ、２００ｂ  ｎ型トランジスタ
１０１、３０１  基板
１０２、３０２  素子分離領域
１０３ａ、３０３ａ  ｎ型ウェル
１０３ｂ、３０３ｂ  ｐ型ウェル
１０４ａ、１０４ｂ、３１１  活性化領域
１０５、１０５ａ、１０５ｂ、３０４  下地膜
１０６ａ  第１高誘電率膜
１０６ｂ  第２高誘電率膜
１０７ａ  第１フルシリサイド電極
１０７ｂ  第２フルシリサイド電極
１０８ａ、１０８ｂ、３０９  オフセット・スペーサ
１０９ａ、１０９ｂ、３１０  サイドウォール・スペーサ
１１０、３１２  層間絶縁膜
１１１、２１１ａ  第１導電性緩衝膜
１１２  ｎＭＯＳ注入用マスク
１１３  第２高誘電率材料膜
１１４、２１４、３０６  シリコン電極
１１５、３０７  ハードマスク
１１６、３０８、３１３  レジストマスク
１１７  シリサイド化用金属膜
２１１ｂ  第２導電性緩衝膜
２２１ａ  第１シリコン・キャップ膜
２２１ｂ  第２シリコン・キャップ膜
２２２  ｐＭＯＳ注入用マスク
３０５  高誘電率膜
３１５ａ、３１５ｂ  フルシリサイド電極
３１４、３２０  金属膜
３２１  シリコン・キャップ膜
３２２  金属キャップ膜
【図１】
2012015383.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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