(57)【要約】【課題】本発明は、接続不良を抑制したコンタクト形成方法を備える半導体装置を提供するものである。【解決手段】半導体装置は、配線層を備える第１の回路領域と、第１の回路領域の上に形成された絶縁膜と、絶縁膜の上に形成され、シリサイド膜を備える第２の回路領域と、配線層上に設けられ、配線層と電気的に接続された下部コンタクトと、下部コンタクト上に設けられ、下部コンタクトと前記シリサイド膜とを電気的に接続する上部コンタクトとを有する。【選択図】図８
2012064657.tif 000002
【特許請求の範囲】
【請求項１】
配線層を備える第１の回路領域と、
前記第１の回路領域の上に形成された絶縁膜と、
前記絶縁膜の上に形成され、シリサイド膜を備える第２の回路領域と、
前記配線層上に設けられ、前記配線層と電気的に接続された下部コンタクトと、
前記下部コンタクト上に設けられ、前記下部コンタクトと前記シリサイド膜とを電気的に接続する上部コンタクトと、
を備える半導体装置。
【請求項２】
前記上部コンタクトは前記下部コンタクトの上面を覆うように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記配線層は、銅、前記シリサイド膜は、ニッケル・プラチナシリサイド膜であり、前記上部コンタクトは、Ｔａ、Ｒｕ、Ｉｒ、Ｒｈのいずれからなる膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記配線層は、銅、前記シリサイド膜は、ニッケルシリサイド膜からなり、前記上部コンタクトは、Ａｕ、Ｐｔ、Ｐｄ、Ｔａ、Ｒｕのいずれからなる膜であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記上部コンタクトは前記絶縁膜よりも上に形成されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）論理回路とＳＲＡＭ（Static Random Access Memory）回路部とを搭載した半導体装置がある。このような半導体装置は、２種類の回路を搭載しているために、チップサイズが大きくなることは避けられなかった。しかしながら、ＳＲＡＭ回路部をアモルファスシリコンＴＦＴ（Thin Film Transistor）で形成することにより、ＣＭＯＳ論理回路の上に、ＳＲＡＭ回路部を３次元的に積層することが可能となり、従って半導体装置のチップサイズを小さくすることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００８−５１９４６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、接続不良を抑制したコンタクト形成方法を備える半導体装置を提供するものである。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、配線層を備える第１の回路領域と、前記第１の回路領域の上に形成された絶縁膜と、前記絶縁膜の上に形成され、シリサイド膜を備える第２の回路領域と、前記配線層上に設けられ、前記配線層と電気的に接続された下部コンタクトと、前記下部コンタクト上に設けられ、前記下部コンタクトと前記シリサイド膜とを電気的に接続する上部コンタクトと、を備える。
【図面の簡単な説明】
【０００６】
【図１】本発明を説明するための図であって、ロジック回路領域とＴＦＴ回路領域とを備える半導体装置の断面図である。
【図２】第１の実施形態にかかる半導体装置の製造工程を説明するための図（その１）である。
【図３】第１の実施形態にかかる半導体装置の製造工程を説明するための図（その２）である。
【図４】第１の実施形態にかかる半導体装置の製造工程を説明するための図（その３）である。
【図５】第１の実施形態にかかる半導体装置の製造工程を説明するための図（その４）である。
【図６】第１の実施形態にかかる半導体装置の製造工程を説明するための図（その５）である。
【図７】第１の実施形態を説明するための図（その１）である。
【図８】第１の実施形態にかかる半導体装置の断面図である。
【図９】第１の実施形態を説明するための図（その２）である。
【図１０】第２の実施形態にかかる半導体装置の製造工程を説明するための図（その１）である。
【図１１】第２の実施形態にかかる半導体装置の製造工程を説明するための図（その２）である。
【図１２】第２の実施形態にかかる半導体装置の製造工程を説明するための図（その３）である。
【図１３】第２の実施形態にかかる半導体装置の断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、実施形態を説明する。ただし、本発明は、この実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付す。
【０００８】
図１に示されるような断面を有する、ロジック回路領域２とその上に形成されたＴＦＴ回路領域３とを備える半導体装置１がある。ロジック回路領域２の内部には銅配線層５が設けられており、ＴＦＴ回路領域３にはシリサイド膜２２が設けられている。
【０００９】
以下、第１の実施形態を説明する。
【００１０】
（第１の実施形態）
第１の実施形態にかかる半導体装置の製造方法を示す図２から図９を参照して、ロジック回路領域（第１の回路領域）２の有する銅配線５と、第１の回路領域上に設けられたＴＦＴ回路領域（第２の回路領域）３の有するシリサイド膜２２とを電気的に接続するためのコンタクト４の形成方法を説明する。
【００１１】
図２（ａ）に示すように、半導体基板１３の上に、公知の方法によってロジック回路領域２を形成する。ここでは、半導体基板１３は、シリコン基板に限られるものではなく、他の基板（例えば、ＳＯＩ基板やＳｉＧｅ基板など）であってもよい。また、ロジック回路領域２とは、ＣＭＯＳ等で構成された回路を備える回路領域のことを指し、その表面の一部に、銅配線層５を備える。このロジック回路領域２の上に、ＣＶＤ（Chemical Vapor deposition）法により、シリコン窒化膜（第１の絶縁膜）１１を形成する。
【００１２】
さらに、図２（ｂ）に示すように、シリコン窒化膜１１の上に、ＣＶＤ法により、ＴＥＯＳ（TetraEthOxySilane）膜（第２の絶縁膜）１２を形成する。
【００１３】
次に、図３（ａ）に示すように、シリコン窒化膜１１とＴＥＯＳ膜１２とを貫く複数の開口部１８を、ＲＩＥ（Reactive Ion Etching）を用いて形成し、ロジック回路領域２の表面に形成された銅配線層５を露出させる。
【００１４】
続いて、図３（ｂ）に示すように、開口部１８の底面及び側面を覆うように、スパッタリング法により、バリアメタル層（例えば、タンタル膜）１５を形成する。
【００１５】
次に、内部にバリアメタル層１５が形成された開口部４を埋め込むように、タングステン膜、アルミニウム膜等の金属膜１６をＣＶＤ法によって、堆積する。この金属膜１６は、下部コンタクト３４の材料となるものである。他の抵抗値の低い金属膜を堆積しても良いが、ロジック回路領域２やその上方に形成されるＴＦＴ回路領域３に対して、拡散することのない金属の膜であることが好ましい。ここでは、開口部１８にタングステン膜（金属膜）１６を堆積したものとして、以下の説明を進める。そして、ＴＥＯＳ膜１２の上面と同じ高さになるように、タングステン膜１６の上面をＣＭＰ（Chemical Mechanical Polish） により、研磨する。このようにすることで、図４（ａ）に示す構造となる。
【００１６】
次に、図４（ｂ）に示すように、バリアメタル層１５の上面と、開口部１８に埋め込まれたタングステン膜１６の上面とを、ＲＩＥを用いて選択的にエッチングする。このエッチングにより、ＴＥＯＳ膜１２の上面に比べて、バリアメタル層１５及びタングステン膜１６の上面が低くなる。
【００１７】
そして、図５（ａ）に示すように、バリアメタル層１５及びタングステン膜１６の上面と、ＴＥＯＳ膜１２の上面の上に、スパッタリング法を用いて、上部コンタクト３１の材料となる金属膜３２を堆積する。この金属膜３２は、後に説明するシリサイド膜２２の形成工程において使用される王水（濃塩酸と濃硝酸との混合液）又はＳＨ溶液(硫酸と過酸化水素水との混合液)に対して耐性があるものであって、且つ、低抵抗な金属膜から選択される。例えば、ＳＨ溶液を使用する場合には、ＳＨ溶液に耐性のある、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（鉛）、Ｔａ（タンタル）、Ｒｕ（ルテニウム）等から選択される。また、例えば、王水を使用する場合には、王水に耐性のある、Ｔａ、Ｒｕ、Ｉｒ（イリジウム）、Ｒｈ（ロジウム）等から選択される。ここでは、タンタル金属膜３２を堆積するものとして、以下の説明を進める。
【００１８】
この上部コンタクト３１の材料となるタンタル金属膜３２を堆積する厚さは、タングステン膜１６の上面に露出したシーム（孔）１７を塞ぐために、以下のようなものとすることが好ましい。
【００１９】
例えば、図７に示されるような、金属膜１６の上面に露出したシーム（孔）１７の開口径Ｄを塞ぐためには、Ｄ＜２×（金属膜３２の厚み）を満たすように、タンタル金属膜３２を堆積することが好ましい。なお、図７では、シーム１７が存在する場合について説明しているが、シーム１７の有無に関わらず上部コンタクト３１を形成して構わない。また、製造ばらつきの観点から、上部コンタクト３１の膜厚は、タングステン膜１６に形成されるシーム１７の開口径Ｄとして最も大きいと想定される値を基に決定することが好ましい。
【００２０】
次に、図５（ｂ）に示されるように、ＣＭＰ法を用いて、ＴＥＯＳ膜１２の上に形成されたタンタル金属膜３２を除去する。このようにして、タンタル金属膜３２を、タングステン膜１６の上にのみ残存させる。
【００２１】
さらに、図６に示されるように、タンタル金属膜３２の上面とＴＥＯＳ膜１２の上面との上に、アモルファスシリコン膜１９を、ＣＶＤ法により、例えば厚さ３０ｎｍで形成する。この後、周知の方法によってアモルファスシリコン膜１９上にゲート絶縁膜、ゲート電極等を形成してトランジスタ（図示せず）を形成する。
【００２２】
トランジスタ形成後、アモルファスシリコン膜１９と反応してシリサイド膜２２となるニッケル、又は、ニッケル・プラチナ合金のシリサイド材料金属膜２１を、例えば、ＤＣスパッタリング技術を用いて堆積する。さらに、ＲＴＰ（Rapid Thermal process）技術を使用してアニールを施し、アモルファスシリコン膜１９とシリサイド材料金属膜２１とを反応させて、シリサイド膜２２を形成する。そして、王水処理、又は、ＳＨ溶液処理を施し、シリサイド膜２２の表面の上に残存する、シリコン元素と反応することのなかった未反応の金属元素を除去する。なお、この際に使用する溶液として、ニッケルを使用してシリサイド膜２２を形成した場合には、ＳＨ溶液を、ニッケル・プラチナ合金を使用してシリサイド膜２２を形成した場合には、王水を用いる。
【００２３】
このようにして、図８に示されるような上部コンタクト３１と下部コンタクト３４とを備えるコンタクト４を有する半導体装置１が形成される。半導体装置１は、ロジック回路領域（第１の回路領域）２と、ロジック回路領域２の上に形成されたシリコン窒化膜（第１の絶縁膜）１１とＴＥＯＳ膜（第２の絶縁膜）１２と、ＴＥＯＳ膜１２の上に形成され、シリサイド膜２２を備えるＴＦＴ回路領域（第２の回路領域）３と、コンタクト４とを備える。このコンタクト４は、ロジック回路２の表面に設けられた銅配線層５と、ＴＦＴ回路領域３の有するシリサイド膜２２とを電気的に接続するためのものである。さらに、コンタクト４は、ロジック回路領域２の表面の配線層５の上に位置するシリコン窒化膜１１とＴＥＯＳ膜１２とに形成された開口部１８に埋め込まれた下部コンタクト３４と、下部コンタクト３４の上面を覆うように形成され、その上面はＴＥＯＳ膜の上面と同じ高さとなっている上部コンタクト３１と、を備える。この上部コンタクト３１は、Ａｕ、Ｐｔ、Ｐｄ、Ｔａ、Ｒｕ、Ｉｒ、Ｒｈからなる群から選択された金属の材料から成る。上部コンタクト３１を形成せずに、開口部１８に埋め込まれた金属膜１６の上面にシーム１７が露出していた場合、シーム１７の影響を受けて、図９に示されるように、金属膜１６の上に堆積されたアモルファスシリコン膜１９に、ピンホール２０が生じてしまう。このピンホール２０を介して、王水、又は、ＳＨ溶液が、開口部１８に埋め込まれた金属膜１６と接触すると、金属膜１６は王水及びＳＨ溶液に対して耐性を持たない金属で構成されているため、金属膜１６は、これらの溶液に対して溶解し、さらに、コンタクト４の下にある銅配線層５も、銅が王水及びＳＨ溶液に耐性を有しないことから、これらの溶液に溶解し、接続不良が生じる。
【００２４】
本実施形態では、下部コンタクト３４の上に、王水又はＳＨ溶液に耐性のある金属の材料による上部コンタクト３１が形成されていることから、開口部１８に埋め込まれた下部コンタクト３４中にシーム１７が生じた場合であっても上部コンタクト３１によって塞がれる。そのため、その上にアモルファスシリコン膜１９を堆積しても、アモルファスシリコン膜１９中にピンホール２０が生じることを避けることができる。さらに、なんらかの原因により、アモルファスシリコン膜１９にピンホール２０が生じてしまったとしても、上部コンタクト３１により、下部コンタクト３４及びその下に形成されている銅配線層５が、王水、又は、ＳＨ溶液と触れることを妨げることができるため、下部コンタクト３４及び銅配線層５は溶解せず、接続不良が生じることを避けることができる。
【００２５】
また、本実施形態においては、少ない工程数で、上部コンタクト３１と下部コンタクト３４とを有するコンタクト４を形成することができるため、製造コストの上昇を抑えることができる。
【００２６】
（第２の実施形態）
第１の実施形態においては、開口部１８に埋め込まれた下部コンタクト３４の材料となる金属膜１６の上面と、開口部１８の側壁を覆うバリアメタル層１５の上面とに対して、ＲＩＥにより選択的にエッチングを行い、これらの上面に凹部を形成する。そして、この凹部を埋め込むように上部コンタクト３１の材料となる金属膜３２を堆積し、ＣＭＰを用いて、金属膜３２の上面を平坦化する。このようにして、開口部１８から突出することのない上部コンタクト３１を形成していた。この方法では、少ない工程数で、上部コンタクト３１を形成することができるが、ＲＩＥによるエッチングを行うことにより、下部コンタクト３４の材料となる金属膜１６中のシーム（孔）１７をより大きく金属膜１６の表面に露出させてしまう可能性が考えられる。
【００２７】
以下、第２の実施形態を説明する。
【００２８】
第２の実施形態にかかる半導体装置の製造方法を示す図１０から図１３を参照して、第２の実施形態を説明する。以下、第１の実施形態と同様に、ロジック回路領域（第１の回路領域）２の有する銅配線５と、ＴＦＴ回路領域（第２の回路領域）３の有するシリサイド膜２２とを電気的に接続するためのコンタクト４の形成方法を説明する。ここでは、第１の実施形態と共通する部分については、詳細な説明を省略する。
【００２９】
図１０（ａ）に示されるように、第１の実施形態と同様に、半導体基板１３の上にロジック回路領域２を形成し、その上に、シリコン窒化膜（第１の絶縁膜）１１とＴＥＯＳ膜（第２の絶縁膜）１２とを形成する。さらに、シリコン窒化膜１１とＴＥＯＳ膜１２とを貫く複数の開口部１８を、ＲＩＥを用いて、形成し、ロジック回路領域２の表面に形成された銅配線層５を露出させる。開口部１８の底面及び側面を覆うように、スパッタリング法により、バリアメタル層１５を形成する。次に、バリアメタル層１５が形成された開口部１８を埋め込むように、下部コンタクト３４の材料としてタングステン膜、アルミニウム膜等の金属膜１６をＣＶＤ法によって、堆積する。ここでは、第１の実施形態と同様に、開口部１８にタングステン膜１６を堆積したものとして、以下の説明を進める。そして、ＴＥＯＳ膜１２の上面と同じ高さになるように、タングステン膜１６の上面をＣＭＰ により、研磨する。
【００３０】
次に、図１０（ｂ）に示されるように、バリアメタル層１５の上面とＴＥＯＳ膜１２の上面との上に、スパッタリング法を用いて、上部コンタクト３１の材料となる金属膜３２を堆積する。この金属膜３２は、第１の実施形態と同様に、王水、又は、ＳＨ溶液に対して耐性があるものであって、且つ、低抵抗な金属から選択される。例えば、ＳＨ溶液を使用する場合には、ＳＨ溶液に耐性のある、Ａｕ、Ｐｔ、Ｐｄ、Ｔａ、Ｒｕ等から選択される。また、例えば、王水を使用する場合には、王水に耐性のある、Ｔａ、Ｒｕ、Ｉｒ、Ｒｈ等から選択される。ここでは、第１の実施形態と同様に、タンタル金属膜３２を堆積するものとして、以下の説明を進める。また、この上部コンタクト３１の材料となるタンタル金属膜３２を堆積する厚さについては、第１の実施形態と同様であるため、ここでは説明を省略する。
【００３１】
さらに、図１１（ａ）に示されるように、タンタル金属膜３２のうち、上部コンタクト３１となる部分のみを保護するように、言い換えると、タングステン膜１６の上にあるタンタル金属膜３２の部分のみを覆うように、レジスト膜３３に形成する。
【００３２】
次に、図１１（ｂ）に示されるように、レジスト膜３３に覆われたタンタル金属膜３２を、ＲＩＥにより、エッチングする。このようにすることによって、レジスト膜３３で保護されていないタンタル金属膜３２の部分は除去され、レジスト膜３３に覆われたタンタル金属膜３２の部分のみが、残存される。
【００３３】
次いで、図１２（ａ）に示されるように、レジスト膜３３を除去する。このようにして、タングステン膜１６の上面のみを覆うタンタル金属膜３２による上部コンタクト３１を形成する。
【００３４】
さらに、図１２（ｂ）に示されるように、このタンタル膜３２とＴＥＯＳ膜１２との上に、アモルファスシリコン膜１９を、ＣＶＤ法により、例えば、厚さ３０ｎｍのものとして、形成する。この後、周知の方法によってアモルファスシリコン膜１９上にゲート絶縁膜、ゲート電極等を形成してトランジスタ（図示せず）を形成する。
【００３５】
トランジスタ形成後、第１の実施形態と同様に、アモルファスシリコン膜１９とともにシリサイド膜２２の材料となるニッケル、又は、ニッケル・プラチナ合金のシリサイド材料金属膜２１を、例えば、ＤＣスパッタリング技術を用いて堆積する。さらに、ＲＴＰ技術を使用してアニールを施し、アモルファスシリコン膜１９とシリサイド材料金属膜２１とを反応させて、シリサイド膜２２を形成する。そして、王水処理、又は、ＳＨ溶液処理を施し、シリサイド膜２２の表面の上に残存する、シリコン元素と反応することのなかった未反応の金属元素を除去する。
【００３６】
このようにして、図１３に示されるような、上部コンタクト３１と下部コンタクト３４とを備えるコンタクト４を有する半導体装置１が形成される。すなわち、半導体装置１は、ロジック回路領域（第１の回路領域）２と、ロジック回路領域２の上に形成されたシリコン窒化膜（第１の絶縁膜）１１とＴＥＯＳ膜（第２の絶縁膜）１２と、ＴＥＯＳ膜１２の上に形成され、シリサイド膜２２を備えるＴＦＴ回路領域（第２の回路領域）３と、コンタクト４とを備える。このコンタクト４は、ロジック回路２の表面に設けられた銅配線層５と、ＴＦＴ回路領域３の有するシリサイド膜２２とを電気的に接続するためのものである。さらに、コンタクト４は、ロジック回路領域２の表面の配線層５の上に位置するシリコン窒化膜１１とＴＥＯＳ膜１２とに形成された開口部１８に埋め込まれた下部コンタクト３４と、下部コンタクト３４の上面を覆うように形成され、ＴＥＯＳ膜１２の上面から突出した上部コンタクト３１とを備える。この上部コンタクト３１は、Ａｕ、Ｐｔ、Ｐｄ、Ｔａ、Ｒｕ、Ｉｒ、Ｒｈからなる群から選択された金属の材料から成る。
【００３７】
本実施形態では、下部コンタクト３４の上に、王水又はＳＨ溶液に耐性のある金属の材料による上部コンタクト３１が形成されていることから、開口部１８に埋め込まれた下部コンタクト３４中にシーム１７が生じた場合であっても上部コンタクト３１によって塞がれるため、その上にアモルファスシリコン膜１９を堆積しても、アモルファスシリコン膜１９中にピンホール２０が生じることを避けることができる。さらに、なんらかの原因により、アモルファスシリコン膜１９にピンホール２０が生じてしまったとしても、上部コンタクト３１により、下部コンタクト３４及びその下に形成されている銅配線層５が、王水、又は、ＳＨ溶液と触れることを妨げることができるため、下部コンタクト３４及び銅配線層５は溶解せず、接続不良が生じることを避けることができる。
【００３８】
また、本実施形態においては、ＲＩＥによるエッチングを行うことにより、下部コンタクト３４の材料となる金属膜１６中のシーム（孔）１７をより大きく金属膜１６の表面に露出させてしまうこともない。従って、製造コストと製造時間との増加を抑えることができる。
【００３９】
なお、本発明は、上記実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。すなわち、本発明の趣旨を逸脱しない範囲で適宜変形して実施することができる。
【符号の説明】
【００４０】
１    半導体装置
２    ロジック回路領域（第１の回路領域）
３    ＴＦＴ回路領域（第２の回路領域）
４    コンタクト
５    銅配線層（配線層）
１１  窒化シリコン膜（第１の絶縁膜）
１２  ＴＥＯＳ膜（第２の絶縁膜）
１３  半導体基板
１５  バリアメタル層
１６  金属膜（タングステン膜）
１７  シーム（孔）
１８  開口部
１９  アモルファスシリコン膜
２０  ピンホール
２１  シリサイド材料膜（ニッケル膜、ニッケル・プラチナ合金膜）
２２  シリサイド膜
３１  上部コンタクト
３２  タンタル金属膜（金属膜）
３３  レジスト膜
３４  下部コンタクト
【図１】
2012064657.tif 000003
【図２】
2012064657.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2012064657.tif 000010
【図９】
2012064657.tif 000011
【図１０】
2012064657.tif 000012
【図１１】
2012064657.tif 000013
【図１２】
2012064657.tif 000014
【図１３】
2012064657.tif 000015