(57)【要約】【課題】高品質な半導体装置を提供する。【解決手段】Ｐ型の半導体基板１０と、半導体基板１０内に形成されるＮウェル１１、半導体基板１０内かつＮウェル１１上に形成されるＰウェル１２、及びＰウェル１２上に形成されるメモリセルトランジスタＭＴを含むＣｅｌｌ領域と、半導体基板１０内に形成されるＮウェル１４、及びＮウェル上１４に形成されるトランジスタＨＶＰ−Ｔｒを含むＨＶＰ−Ｔｒ領域と、半導体基板１０上に形成されるトランジスタＨＶＮ―Ｔｒを含むＨＶＮ―Ｔｒ領域と、半導体基板１０内に形成されるＮウェル２２、半導体基板１０内かつＮウェル２２上に形成されるＰウェル２３、およびＰウェル２３上に形成されるトランジスタＬＶＮＥ−Ｔｒを含むＬＶＮＥ−Ｔｒ領域と、を具備し、Ｎウェル１１及びＮウェル２２の底面の位置はＮウェル１４の底面の位置よりも低く、Ｎウェル１４の底面の位置はＰウェル１２及びＰウェル２３の底面の位置よりも低い。【選択図】      図１４ａ
2012195515.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板内に形成される第２導電型の第１ウェル、前記半導体基板内かつ前記第１ウェル上に形成される第１導電型の第２ウェル、および前記第２ウェル上に形成されるメモリセルトランジスタを含む第１の領域と、
前記半導体基板内に形成される第２導電型の第３ウェル、および前記第３ウェル上に形成される第１導電型の第１トランジスタを含む第２の領域と、
前記半導体基板上に形成される第２導電型の第２トランジスタを含む第３の領域と、
前記半導体基板内に形成される第２導電型の第４ウェル、前記半導体基板内かつ前記第４ウェル上に形成される第１導電型の第５ウェル、および前記第５ウェル上に形成される第２導電型の第３トランジスタを含む第４の領域と、
を具備し、
前記第１ウェル及び前記第４ウェルの底面の位置は前記第３ウェルの底面の位置よりも低く、前記第３ウェルの底面の位置は前記第２ウェル及び前記第５ウェルの底面の位置よりも低い
ことを特徴とする半導体装置。
【請求項２】
前記半導体基板内に形成される第２導電型の第６ウェル、前記半導体基板内かつ前記第６ウェル上に形成される第１導電型の第７ウェル、前記第７ウェル内に形成される第１導電型の第８ウェル、および前記第８ウェル上に形成される第２導電型の第４トランジスタを含む第５の領域を
さらに含み、
前記第６ウェルの底面の位置は、前記第１ウェル及び前記第４ウェルの底面の位置と同じ高さであり、前記第７ウェルの底面の位置は、前記第２ウェル及び前記第５ウェルの底面の位置と同じ高さである
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板内に形成される第２導電型の第９ウェル、前記第９ウェル内に形成される第１導電型の第１０ウェル、および前記第１０ウェル上に形成される第２導電型の第５トランジスタを含む第６の領域を
さらに含み、
前記第９ウェルの底面の位置は、前記第３ウェルの底面の位置と同じ高さであり、前記第１０ウェルの底面の位置は、前記第８ウェルの底面の位置と同じ高さである
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第８ウェルの不純物濃度は前記第７ウェルの不純物濃度よりも高いことを特徴とする請求項２に記載の半導体装置。
【請求項５】
第１の領域、第２の領域、第３の領域、および第４の領域を備える半導体装置の製造方法であって、
前記２の領域、及び前記第３の領域における第１導電型の半導体基板上に第１マスクを形成し、
前記第１マスクをマスクとして用いて、前記第１の領域に第２導電型の第１ウェルを形成し、かつ前記第４の領域に第２導電型の第４ウェルを形成し、
前記第１マスクをマスクとして用いて、前記第１の領域に前記第１ウェルよりも浅い第１導電型の第２ウェルを形成し、かつ前記第４の領域に前記第４ウェルよりも浅い第１導電型の第５ウェルを形成し、
前記第１の領域、前記第３の領域、及び前記第４の領域における前記半導体基板上に第２マスクを形成し、
前記第２マスクをマスクとして用いて、前記２の領域に、前記第１ウェルよりも浅く、前記第２ウェルよりも深い第２導電型の第３ウェルを形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、メモリの大容量化に伴い、１つのセルに２ビット以上を記憶する多値メモリが開発されている。例えば１つのセルに２ビットを記憶するためには、Ｖｒｅａｄを超えない範囲において、４つの閾値分布を設定する必要がある。このため、１つのセルに１ビット、２つの閾値分布を記憶する場合に比べて、閾値分布を狭く制御する必要がある。さらに、１つのセルに３ビット、４ビットを記憶するには、８個、１６個の閾値分布を設定しなくてはならない。このため、１つ当たりの閾値電圧の分布幅を非常に狭くする必要がある。このように、閾値電圧の分布幅を狭くするためには、プログラム、ベリファイを厳密に繰り返す必要があり、書き込みスピードが遅くなるとうい問題が発生する。
【０００３】
この問題に対し、０Ｖより低い負電圧側に、複数の閾値電圧分布を設定する方法が考えられている。この方法によれば、正電圧側のみに閾値電圧分布を設ける場合に比べ、データの閾値電圧分布を広くすることができる。このため、プログラムおよびベリファイの回数を削減することができ、書き込み速度を高速化することが可能である。
【０００４】
また、選択セルのゲートに負電圧を供給する場合、ワード線を負電位にする必要があり、ローデコーダを構成する高電圧ＮチャネルＭＯＳトランジスタＨＶＮ−Ｔｒが形成された基板も負電位としなくてはならない。データ記憶回路の低電圧ＮチャネルＭＯＳトランジスタＬＶＮ−Ｔｒが形成されたＰウェルを、Ｎウェル内に形成することにより、基板が負電位になった場合、フォワード電流が流れることを防いでいる。このため、消費電流を低減することが可能である。
【０００５】
しかし、このような効果を得ることができる半導体装置の具体的なウェルの構成やウェルの形成方法は考慮されていない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１７２７６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
高品質な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、第１導電型の半導体基板と、前記半導体基板内に形成される第２導電型の第１ウェル、前記半導体基板内かつ前記第１ウェル上に形成される第１導電型の第２ウェル、および前記第２ウェル上に形成されるメモリセルトランジスタを含む第１の領域と、前記半導体基板内に形成される第２導電型の第３ウェル、および前記第３ウェル上に形成される第１導電型の第１トランジスタを含む第２の領域と、前記半導体基板上に形成される第２導電型の第２トランジスタを含む第３の領域と、前記半導体基板内に形成される第２導電型の第４ウェル、前記半導体基板内かつ前記第４ウェル上に形成される第１導電型の第５ウェル、および前記第５ウェル上に形成される第２導電型の第３トランジスタを含む第４の領域と、を具備し、前記第１ウェル及び前記第４ウェルの底面の位置は前記第３ウェルの底面の位置よりも低く、前記第３ウェルの底面の位置は前記第２ウェル及び前記第５ウェルの底面の位置よりも低い。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る半導体装置の基本的な構成を示すブロック図である。
【図２】図１に示すメモリセルアレイ及びビット線制御回路の構成を示す図である。
【図３ａ】第１の実施形態に係る半導体装置の基本的な構成を示す断面図である。
【図３ｂ】第１の実施形態に係る半導体装置の他の例の基本的な構成を示す断面図である。
【図３ｃ】第１の実施形態に係る半導体装置のさらに他の例の基本的な構成を示す断面図である。
【図４】図２に示すデータ記憶回路９の一例を示す回路図である。
【図５】ローデコーダの一部を構成するトランスファーゲートを示す図である。
【図６】読み出し動作について説明する図である。
【図７】第１の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示す断面図である。
【図８】第１の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示す断面図である。
【図９】第１の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示す断面図である。
【図１０ａ】第２の実施形態に係る半導体装置の基本的な構成を示す断面図である。
【図１０ｂ】第２の実施形態に係る半導体装置の基本的な構成を示す断面図である。
【図１１】第２の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示す断面図である。
【図１２】第２の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示す断面図である。
【図１３】第２の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示す断面図である。
【図１４ａ】第３の実施形態に係る半導体装置の基本的な構成を示す断面図である。
【図１４ｂ】第３の実施形態に係る半導体装置の基本的な構成を示す断面図である。
【図１５】第３の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示す断面図である。
【図１６】第３の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示す断面図である。
【図１７】第３の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示す断面図である。
【発明を実施するための形態】
【００１０】
以下、実施形態の詳細を図面を参照して説明する。
【００１１】
（第１の実施形態）
図１を用いて、第１の実施形態に係る半導体装置の基本的な構成を説明する。図１は、本実施形態に係る半導体記憶装置、具体的には例えば４値（２ビット）のデータを記憶するＮＡＮＤ型フラッシュメモリの構成を示している。図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成を示している。図３ａは、第１の実施形態に係る半導体装置の基本的な構成を示す断面図である。
【００１２】
図１に示すように、メモリセルアレイ１は複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット線制御回路２とワード線制御回路６が接続されている。
【００１３】
ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の後述するデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【００１４】
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に入力される。
【００１５】
ワード線制御回路６は、ローデコーダ６−１を含んでいる。ワード線制御回路６は、ローデコーダ６−１を介してメモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００１６】
メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力される制御信号によって制御される。制御信号及び制御電圧発生回路７は、後述する負電圧発生回路７−１を含んでいる。この負電圧発生回路７−１はデータの書き込み、読み出し時に負電圧を発生する。
【００１７】
前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。
【００１８】
次に、図２に示すように、メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤセルは、直列接続された例えば３２個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ローに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ２９、ＷＬ３０、ＷＬ３１に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。
【００１９】
ビット線制御回路２は複数のデータ記憶回路９を有している。各データ記憶回路９には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）、（ＢＬ８ｋｅ、ＢＬ８ｋｏ）が接続されている。
【００２０】
メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路９に接続されている２本のビット線について同時に行なわれる。
【００２１】
また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。
【００２２】
リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路９に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡ８ｋ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択される。
【００２３】
図３ａに示すように、本実施形態の半導体装置は、Ｃｅｌｌ領域と、ＨＶＰ−Ｔｒ領域と、ＬＶＰ−Ｔｒ領域と、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域と、ＬＶＮＤ−Ｔｒ、ＨＶＮ（Ｅ，Ｉ，Ｄ）−Ｔｒ領域とを具備している。
【００２４】
また、例えばＰ型の半導体基板（Ｐｓｕｂ）１０内には、Ｎ型のウェル（Ｎｗｅｌｌ）１１、１３、１４、１５、１６、及びＰ型のウェル（Ｐｗｅｌｌ）１２、１７が形成されている。なお、ウェルの境界（深さの位置）とはｎ型の不純物濃度とｐ型の不純物濃度がほぼ等しくなった位置を意味する。
【００２５】
Ｃｅｌｌ領域において、メモリセルトランジスタＭＴ、及び選択トランジスタＳＴが形成されている。具体的には、半導体基板１０表面から底面までの深さがＬ１であるＮ型のウェル（単にＮウェルとも呼ぶ）１１上には、半導体表面１０表面からの底面までの深さがＬ３（Ｌ１＞Ｌ３）であるＰ型のウェル（単にＰウェルとも呼ぶ）１２が形成され、半導体基板１０上且つＰウェル１２上にはメモリセルＭＴ及び選択トランジスタＳＴが形成されている。また、半導体基板１０表面から底面までの深さがＬ２（Ｌ１＞Ｌ２＞Ｌ３）であるＮウェル１３は、Ｎウェル１１およびＰウェル１２の側面の近傍に形成される。その結果、Ｐウェル１２はＮウェル１３、１１により周囲を囲まれ、Ｐ型の半導体基板１０と分離されている。このＰウェル１２には、メモリセルトランジスタＭＴおよび選択トランジスタＳＴのソース／ドレインとしてＮ型の拡散層（Ｎ＋層）が形成されている。Ｎ＋層間のチャネル領域上且つＰウェル１２上には、図示せぬゲート絶縁膜を介して電荷蓄積層が形成され、電荷蓄積層上には図示せぬ絶縁膜を介して制御ゲート（ワード線ＷＬ）が形成されている。これにより、Ｐウェル１２上にメモリセルトランジスタＭＴが形成される。また、所定の数のメモリセルトランジスタＭＴを挟むようにして、Ｎ＋層間のチャネル領域上且つＰウェル１２上に、図示せぬゲート絶縁膜を介して制御ゲート（ＳＧＤ，ＳＧＳ）が形成される。これにより、Ｐウェル１２上に、少なくとも二つの選択トランジスタＳＴが複数のメモリセルトランジスタＭＴを挟んで形成される。
【００２６】
次に、ＨＶＰ−Ｔｒ領域において、ワード線駆動回路等を構成する高電圧ＰチャネルＭＯＳトランジスタＨＶＰ−Ｔｒが形成されている。具体的には、半導体基板１０内に半導体基板１０表面から底面までの深さがＬ２であるＮウェル１４が形成され、半導体基板１０上且つＮウェル１４上には高電圧ＰチャネルＭＯＳトランジスタＨＶＰ−Ｔｒが形成されている。このＮウェル１４には、高電圧ＰチャネルＭＯＳトランジスタＨＶＰ−Ｔｒのソース／ドレインとしてＰ型の拡散層（Ｐ＋層）が形成されている。Ｐ＋層間のチャネル領域上且つＮウェル１４上には、図示せぬゲート絶縁膜を介して制御ゲート（Ｇａｔｅ）が形成されている。
【００２７】
次に、ＬＶＰ−Ｔｒ領域において、例えばデータ記憶回路９の一部を構成する低電圧ＰチャネルＭＯＳトランジスタＬＶＰ−Ｔｒが形成されている。具体的には、半導体基板１０内に半導体基板１０表面から底面までの深さがＬ２であるＮウェル１５が形成され、半導体基板１０上且つＮウェル１５上には低電圧ＰチャネルＭＯＳトランジスタＬＶＰ−Ｔｒが形成されている。このＮウェル１５には、低電圧ＰチャネルＭＯＳトランジスタＬＶＰ−Ｔｒのソース／ドレインとしてＰ型の拡散層（Ｐ＋層）が形成されている。Ｐ＋層間のチャネル領域上且つＮウェル１５上には、図示せぬゲート絶縁膜を介して制御ゲート（Ｇａｔｅ）が形成されている。
【００２８】
次に、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域において、例えばデータ記憶回路９の一部を構成する低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒが形成されている。具体的には、半導体基板１０表面から底面までの深さがＬ２であるＮウェル１６内に、半導体基板１０表面から底面までの深さがＬ３であるＰウェル１７が形成され、半導体基板１０上且つＰウェル１７上には低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒが形成されている。また、Ｐウェル１７はＮウェル１６により周囲を囲まれ、Ｐ型の半導体基板１０と分離されている。このＰウェル１７には、低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒのソース／ドレインとしてＮ型の拡散層（Ｎ＋層）が形成されている。Ｎ＋層間のチャネル領域上且つＰウェル１７上には、図示せぬゲート絶縁膜を介して制御ゲート（Ｇａｔｅ）が形成されている。
【００２９】
次に、ＬＶＮＤ−Ｔｒ、ＨＶＮ（Ｅ，Ｉ，Ｄ）−Ｔｒ領域において、半導体基板１０上に低電圧ＮチャネルＭＯＳトランジスタＬＶＮＤ−Ｔｒ、または高電圧ＮチャネルＭＯＳトランジスタＨＶＮ（Ｅ，Ｉ，Ｄ）−Ｔｒなどが形成されている。この半導体基板１０上には、低電圧ＮチャネルＭＯＳトランジスタＬＶＮＤ−Ｔｒ、または高電圧ＮチャネルＭＯＳトランジスタＨＶＮ（Ｅ，Ｉ，Ｄ）−Ｔｒのソース／ドレインとしてＮ型の拡散層（Ｎ＋層）が形成されている。Ｎ＋層間のチャネル領域上且つ半導体基板１０上には、図示せぬゲート絶縁膜を介して制御ゲート（Ｇａｔｅ）が形成されている。ここで、高電圧ＮチャネルＭＯＳトランジスタＨＶＮ（Ｅ，Ｉ，Ｄ）−Ｔｒの閾値電圧は、高電圧ＮチャネルＭＯＳトランジスタＨＶＮ（Ｅ）−Ｔｒ＞高電圧ＮチャネルＭＯＳトランジスタＨＶＮ（Ｉ）−Ｔｒ＞高電圧ＮチャネルＭＯＳトランジスタＨＶＮ（Ｄ）−Ｔｒ、となっている。また、Ｐウェル１７の不純物濃度はＰウェル１２の不純物濃度よりも高い。Cell領域においては、拡散層とＰウェル１２の耐圧を高くする必要があり、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域においては、低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒの閾値電圧を有る程度高くする必要があるためである。
【００３０】
なお、高電圧トランジスタＨＶＮ−Ｔｒ及びＨＶＰ−Ｔｒは、低電圧トランジスタＬＶＰ−Ｔｒ及びＬＶＮ−Ｔｒに比べて厚いゲート酸化膜を有している。  
また、図３ｂに示すように、Ｐウェル１７が半導体基板１０表面から底面までの深さがＬ３よりも小さいＬ４である場合もある。この場合は、Ｌ１＜Ｌ２＜Ｌ３＜Ｌ４の関係になる。また、図３ｃに示すように、Ｐウェル１７が半導体基板１０表面から底面までの深さがＬ３よりも大きく、Ｌ２よりも小さいＬ４である場合もある。この場合は、Ｌ１＜Ｌ２＜Ｌ４＜Ｌ３の関係になる。
【００３１】
また、図示していないが、各領域は、例えば各領域の境界かつ半導体基板１０の表面領域に形成された素子分離領域によって分離される。この素子分離領域の一例としては、例えば半導体基板１０の表面領域に形成された溝内に絶縁膜が埋め込まれているＳＴＩ（shallow trench isolation）などがある。
【００３２】
（読み出し動作）
図４は、図２に示すデータ記憶回路９の一例を示す回路図である。
【００３３】
このデータ記憶回路９は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。
【００３４】
ＳＤＣは、ラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂ、及びトランジスタ６１ｃ、６１ｄにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続されている。このトランジスタ６１ｃのゲートには信号ＥＱ２が供給されている。トランジスタ６１ｄはクロックドインバータ回路６１ｂの出力端と接地間に接続されている。このトランジスタ６１ｄのゲートには信号ＰＲＳＴが供給されている。ＳＤＣのノードＮ２ａは、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯに接続され、ノードＮ２ｂは、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯｎに接続される。これらトランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。ＳＤＣのノードＮ２ａは、トランジスタ６１ｇ、６１ｈを介してＰＤＣのノードＮ１ａに接続されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには信号ＢＬＣ１が供給されている。
【００３５】
ＰＤＣは、クロックドインバータ回路６１ｉ、６１ｊ及びトランジスタ６１ｋにより構成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１ｋのゲートには信号ＥＱ１が供給されている。ＰＤＣのノードＮ１ｂはトランジスタ６１ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端はトランジスタ６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＣＨＫ１が供給されている。また、トランジスタ６１ｌの電流通路の他端はトランスファーゲートを構成するトランジスタ６１ｎ、６１ｏの電流通路の一端に接続されている。このトランジスタ６１ｎのゲートには信号ＣＨＫ２ｎが供給されている。また、トランジスタ６１ｏのゲートはトランジスタ６１ｇ、６１ｈの接続ノードＮ３に接続されている。トランジスタ６１ｎ、６１ｏの電流通路の他端には、信号線ＣＯＭｉが接続されている。この信号線ＣＯＭｉは全データ記憶回路９に共通の信号線であり、この信号線ＣＯＭｉのレベルは、全データ記憶回路９のベリファイが完了したかどうかを示す。すなわち、後述するように、ベリファイが完了すると、ＰＤＣのノードＮ１ｂがローレベルとなる。この状態におい
て、信号ＣＨＫ１、ＣＨＫ２ｎをハイレベルとすると、全データ記憶回路９のベリファイが完了している場合、信号線ＣＯＭｉのレベルがハイレベルとなる。
【００３６】
さらに、前記ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このキャパシタ６１ｐは、前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３と接地間に接続されている。また、接続ノードＮ３には、トランジスタ６１ｑを介してＤＤＣが接続されている。トランジスタ６１ｑのゲートには、信号ＲＥＧが供給されている。
【００３７】
ＤＤＣは、トランジスタ６１ｒ、６１ｓにより構成されている。トランジスタ６１ｒの電流通路の一端には信号ＶＲＥＧが供給され、他端は前記トランジスタ６１ｑの電流通路に接続されている。このトランジスタ６１ｒのゲートはトランジスタ６１ｓを介して前記ＰＤＣのノードＮ１ａに接続されている。このトランジスタ６１ｓのゲートには信号ＤＴＧが供給されている。
【００３８】
さらに、前記接続ノードＮ３にはトランジスタ６１ｔ、６１ｕの電流通路の一端が接続されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲートには信号ＢＬＰＲＥが供給されている。前記トランジスタ６１ｔのゲートには信号ＢＬＣＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はトランジスタ６１ｖを介してビット線ＢＬｏの一端に接続され、トランジスタ６１ｗを介してビット線ＢＬｅの一端に接続されている。ビット線ＢＬｏの他端はトランジスタ６１ｘの電流通路の一端に接続されている。このトランジスタ６１ｘのゲートには信号ＢＩＡＳｏが供給されている。ビット線ＢＬｅの他端はトランジスタ６１ｙの電流通路の一端に接続されている。このトランジスタ６１ｙのゲートには信号ＢＩＡＳｅが供給されている。これらトランジスタ６１ｘ、６１ｙの電流通路の他端には、信号ＢＬＣＲＬが供給されている。トランジスタ６１ｘ、６１ｙは、信号ＢＩＡＳｏ、ＢＩＡＳｅに応じてトランジスタ６１ｖ、６１ｗと相補的にオンとされ、非選択のビット線に信号ＢＬＣＲＬの電位を供給する。
【００３９】
尚、このデータ記憶回路９に配置されたトランジスタは、低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒ、ＬＶＮＤ−Ｔｒや、低電圧ＰチャネルＭＯＳトランジスタＬＶＰ−Ｔｒなどである。
【００４０】
図５は、ローデコーダ６−１の一部を構成するトランスファーゲートを示している。このトランスファーゲートは、前述した複数の高電圧ＮチャネルＭＯＳトランジスタＨＶＮ（Ｅ）−Ｔｒにより構成されている。各トランジスタＨＶＮ（Ｅ）−Ｔｒの一端には電圧ＳＧＳ＿ＤＲＶ、ＣＧ０〜ＣＧ３１、ＳＧＤ＿ＤＲＶが供給され、他端は、セレクト線ＳＧＳ、ワード線ＷＬ０〜ＷＬ３１、セレクト線ＳＧＤに接続されている。各トランジスタＨＶＮ（Ｅ）−Ｔｒのゲートには、信号ＴＧが供給される。各選択ブロックのトランジスタＨＶＮ（Ｅ）−Ｔｒが信号ＴＧに応じてオンすることにより、セルのワード線ＷＬ０〜ＷＬ３１に所定の電圧が供給される。
【００４１】
次に、読み出し動作について詳細に説明する。
【００４２】
図６（ａ）に示すように、第１ページ書き込み後、メモリセルのデータは、“０”又は“２”となっている。このため、これらデータの中間のレベル“ａ”をワード線に供給して読み出し動作を行なうことにより、これらデータを読み出すことができる。また、図５（ｂ）に示すように、第２ページ書き込み後、メモリセルのデータは、“０”、“１”、“２”、“３”のいずれかとなっている。このため、これらデータの各中間の電圧レベル“ｂ”、“ｃ”、“ｄ”をワード線にそれぞれ供給して読み出し動作を行なうことにより、これらデータを読み出すことができる。本実施形態において、例えば電圧レベル“ａ”及び“ｂ”は、負電圧である。
【００４３】
ここで、メモリセルのウェル（図３ａ、３ｂ、３ｃに示すＰウェル領域１１）、ソース線及び非選択ビット線をＶｓｓ（接地電位＝０Ｖ）にする。Ｐ型の半導体基板１０は負電位（例えば−２Ｖ）に設定され、非選択ブロックのトランスファーゲート（図１３に示す）をオフとする。これにより、非選択ブロックのワード線はフローティング状態となり、選択ゲートはＶｓｓとなる。また、選択ブロックのトランスファーゲートをオンとすることにより、選択ブロックの選択ワード線にリードの時の電位（例えば−２Ｖから３Ｖ）、選択ブロックの非選択ワード線にＶｒｅａｄ（例えば５Ｖ）、選択ブロックの選択ゲートＳＧＤにＶｓｇ（Ｖｄｄ＋Ｖｔｈ、例えば２．５Ｖ＋Ｖｔｈ）となる。ここで、読み出し時の電位が負でないときは、Ｐ型の半導体基板１０はＶｓｓでも良い。
【００４４】
ここで、読み出し時の電位が負の場合、トランスファーゲートの拡散層ｎ＋に負の電位が加わる。そのため、Ｐ型の半導体基板１０にも負の電位を与えることにより、高電圧ＮチャネルＭＯＳトランジスタＨＶＮ（Ｅ）−Ｔｒの拡散層とＰ型の半導体基板１０の間にフォワード電流が流れることを防止できる。ここで、高電圧ＮチャネルＭＯＳトランジスタＨＶＮ（Ｅ）−Ｔｒを低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒと同様に、Ｎウェル１６に囲まれたＰウェル１７の上に形成することも考えられる。しかし、高電圧ＮチャネルＭＯＳトランジスタＨＶＮ（Ｅ）−Ｔｒの拡散層には書き込み時において、２０Ｖ以上の高耐圧が加わる。その結果、高電圧ＮチャネルＭＯＳトランジスタＨＶＮ（Ｅ）−Ｔｒの拡散層とＰウェル１６の耐圧が持たず、Ｐウェル１６に大電流が流れてしまう可能性がある。
【００４５】
そのため、本実施の形態では、高電圧ＮチャネルＭＯＳトランジスタＨＶＮ（Ｅ）−ＴｒをＰ型の半導体基板１０の上に形成し、Ｐ型の半導体基板１０に負電位を与えることにより、負の閾値電圧分布の読み出しを可能としている。
【００４６】
次に、図４に示すデータ記憶回路９の信号ＶＰＲＥをＶｄｄ（例えば２．５Ｖ）、信号ＢＬＰＲＥをＶｓｇ（Ｖｄｄ＋Ｖｔｈ）、信号ＢＬＣＬＡＭＰを例えば（０．６Ｖ＋Ｖｔｈ）に設定し、ビット線を例えば０．６Ｖにプリチャージする。次に、セルのソース側のセレクト線ＳＧＳをＶｄｄに設定する。メモリセルの閾値電圧が読み出し時の電位より高い時、セルはオフするため、ビット線はハイレベルのままである。また、メモリセルの閾値電圧が読み出し時の電位より低い場合、セルはオンするため、ビット線の電位はＶｓｓとなる。
【００４７】
この後、図４に示すデータ記憶回路９の信号ＢＬＰＲＥを一旦Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）に設定して、ＴＤＣのノードＮ３をＶｄｄにプリチャージした後、信号ＢＬＣＬＡＭＰを例えば（０．４５Ｖ＋Ｖｔｈ）に設定する。ＴＤＣのノードＮ３は、ビット線の電位が０．４５Ｖより低い場合、ローレベルとなり、ビット線の電位が０．４５Ｖより高い場合、ハイレベルとなる。信号ＢＬＣＬＡＭＰをＶｓｓとした後、信号ＢＬＣ１をＶｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣの電位をＰＤＣに読み込む。したがって、セルの閾値電圧が、ワード線の電位より低い場合、ＰＤＣはローレベル、高い場合、ＰＤＣはハイレベルとなる。このようにして読み出し動作が行なわれる。
【００４８】
次に、図３ａ、７〜９を用いて、第１の実施形態に係る半導体装置の基本的な製造方法を説明する。図７〜９は、第１の実施形態に係る半導体装置の基本的な製造方法を模式的に示す断面図である。
【００４９】
先ず、図７に示すように、Ｐ型の半導体基板（シリコン基板）１０上に、例えばフォトレジストを塗布し、レジスト層３０を形成する。そして、レジスト層３０に対し露光／現像を行い、Ｎウェル１１及びＰウェル１２のパターンに応じて開口する。そして、半導体基板１０内に、Ｎ型のウェルを形成するための不純物（例えば、リンや砒素など）を、レジスト層３０をマスクとして用いて導入する。この際、該不純物は、Ｎ型のウェルの底面が半導体基板１０の表面から深さＬ１になるように導入される。続いて、半導体基板１０内に、Ｐ型のウェルを形成するための不純物（例えば、ボロンなど）を、レジスト層３０をマスクとして用いて導入する。この際、該不純物は、Ｐ型のウェルの底面が半導体基板１０の表面から深さＬ３（Ｌ１＞Ｌ３）になるように導入される。これにより、半導体基板１０内に、半導体基板１０の表面から底面までの深さがＬ１であるＮウェル１１と、Ｎウェル１１上の、半導体表面１０の表面からの底面までの深さがＬ３（Ｌ１＞Ｌ３）であるＰウェル１２とが形成される。なお、レジスト層３０の厚さは、例えば３μｍ程度で、後述するレジスト層３１、３２よりも厚い。それは、Ｎウェル１１を形成する際における導入（イオン注入）時のエネルギーが大きいためである。
【００５０】
次に、図８に示すように、レジスト層３０を除去し、半導体基板１０上に、例えばフォトレジストを塗布し、レジスト層３１を形成する。そして、レジスト層３１に対し露光／現像を行い、Ｎウェル１３、１４、１５、１６のパターンに応じて開口する。なお、Ｎウェル１３は、Ｐウェル１２と半導体基板１０との境界付近に形成される。すなわち、Ｎウェル１３の側部の一部はＮウェル１１及びＰウェル１２と重なっている。そして、半導体基板１０内に、Ｎ型のウェルを形成するための不純物を、レジスト層３１をマスクとして用いて導入する。この際、該不純物は、Ｎ型のウェルの底面が半導体基板１０の表面から深さＬ２（Ｌ１＞Ｌ２＞Ｌ３）になるように導入される。これにより、半導体基板１０内に、半導体基板１０の表面から底面までの深さがＬ２であるＮウェル１３、１４、１５、１６が形成される。
【００５１】
次に、図９に示すように、レジスト層３１を除去し、半導体基板１０上に、例えばフォトレジストを塗布し、レジスト層３２を形成する。そして、レジスト層３２に対し露光／現像を行い、Ｐウェル１７のパターンに応じて開口する。このＰウェル１７のパターンはＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域を上面視した場合において、Ｎウェル１６のパターンに包含されるように開口している。なお、Ｐウェル１７は、Ｎウェル１６内に重ね打ちされるように形成される。そして、半導体基板１０内に、Ｐ型のウェルを形成するための不純物を、レジスト層３２をマスクとして用いて導入する。この際、該不純物は、Ｐ型のウェルの底面が半導体基板１０の表面から深さＬ３以下になるように導入される。これにより、Ｎウェル１６内に、半導体基板１０の表面から底面までの深さがＬ３以下であるＰウェル１７が形成される。その結果、Ｐウェル１７はＮウェル１６により周囲を囲まれ、Ｐ型の半導体基板１０と分離されている。また、Ｐウェル１７を形成するための不純物打ち込み量はＰウェル１２を形成するための不純物打ち込み量よりも大きい。
【００５２】
次に、図３ａに示すように、周知の製造方法を用いて、Ｃｅｌｌ領域のＰウェル１２にメモリセルトランジスタＭＴ、選択トランジスタＳＴ、及び各Ｎ＋層を形成し、ＨＶＰ−Ｔｒ領域のＮウェル１４に高電圧ＰチャネルＭＯＳトランジスタＨＶＰ−Ｔｒ、Ｐ＋層、及びＮ＋層を形成し、ＬＶＰ−Ｔｒ領域のＮウェル１５に低電圧ＰチャネルＭＯＳトランジスタＬＶＰ−Ｔｒ、Ｐ＋層、及びＮ＋層を形成し、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域のＰウェル１７に低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒ、Ｎ＋層、及びＰ＋層を形成し、半導体基板１０のＬＶＮＤ−Ｔｒ、ＨＶＮ（Ｅ，Ｉ，Ｄ）−Ｔｒ領域に低電圧ＮチャネルＭＯＳトランジスタＬＶＮＤ−Ｔｒ、または高電圧ＮチャネルＭＯＳトランジスタＨＶＮ（Ｅ，Ｉ，Ｄ）−Ｔｒを形成する。また、各領域間に素子分離領域を形成しても良い。
【００５３】
上述した実施形態によれば、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域のＮウェル１６はＣｅｌｌ領域のＮウェル１３、ＨＶＰ−Ｔｒ領域のＮウェル１４、及びＬＶＰ−Ｔｒ領域のＮウェル１５と同時に形成され、その後、Ｃｅｌｌ領域、ＨＶＰ−Ｔｒ領域、ＬＶＰ−Ｔｒ領域、ＬＶＮＤ−Ｔｒ、及びＨＶＮ（Ｅ，Ｉ，Ｄ）−Ｔｒ領域における半導体基板１０上にレジストが形成され、前記レジストをマスクとして用いてＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域のＰウェル１７が形成される。このように、容易に、二重ウェル構造の低電圧ＮチャネルトランジスタＬＶＮＥ−Ｔｒを備える半導体装置を形成することができる。その結果、選択セルのゲートに負電圧を供給し、ワード線を負電位にする場合においても、Ｐ型の半導体基板１０が負電位になった場合でも、フォワード電流が流れることを防止できる。このため、半導体基板を高速に負電位に充電することができるとともに、消費電流を低減することが可能である。その結果、良質な半導体装置を得ることができる。
【００５４】
また、Ｎウェル１１と同時にＮウェル１４，１５、及び１６を形成する場合、レジスト層３０の厚さに起因するシャドーイング（不純物注入を基板表面に対して垂直方向からから斜めに打ち込む場合に生じるレジストの影に不純物が注入されない現象）によるパターンのズレを考慮して、回路面積を大きくする必要がある。しかし、Ｎウェル１４、１５、及び１６は、Ｎウェル１１の形成時には形成されず、レジスト層３０よりも薄いレジストを用いて形成されている。このため、レジストのシャドーイングによるパターンのズレが抑制され、精度良くインプラを行うことができる。その結果、回路面積を縮小することができる。
【００５５】
（第２の実施形態）
次に、図１０ａ、及び図１０ｂを用いて、第２の実施形態に係る半導体装置の基本的な構成を説明する。図１０ａ、及び図１０ｂは、第２の実施形態に係る半導体装置の基本的な構成を示す断面図である。なお、本実施形態の基本的な構成および基本的な製造方法は、上述した第１の実施形態と同様である。したがって、上述した事項および上述した例から容易に類推可能な事項についての説明は省略する。
【００５６】
図１０ａに示すように、第２の実施形態に係る半導体装置では、第１の実施形態に係る半導体装置の各領域に加えてＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域をさらに備えている。つまり、本実施形態の半導体装置は、Ｃｅｌｌ領域と、ＨＶＰ−Ｔｒ領域と、ＬＶＰ−Ｔｒ領域と、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域と、ＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域と、ＬＶＮＤ−Ｔｒ、ＨＶＮ（Ｅ，Ｉ，Ｄ）−Ｔｒ領域とを具備している。
【００５７】
また、例えばＰ型の半導体基板（Ｐｓｕｂ）１０内には、Ｎウェル１１、１３、１４、１５、１６、１８、２１、及びＰウェル１２、１７、１９、２０が形成されている。
【００５８】
次に、ＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域において、例えばデータ記憶回路９の一部を構成する低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒが形成されている。具体的には、半導体基板１０の表面から底面までの深さがＬ１であるＮウェル１８上には、半導体基板１０の表面からの底面までの深さがＬ３（Ｌ１＞Ｌ３）であるＰウェル１９が形成され、Ｐウェル１９内にはＰウェル１９よりも不純物濃度が高いＰウェル２０が形成されている。また、半導体基板１０表面から底面までの深さがＬ２（Ｌ１＞Ｌ２＞Ｌ３）であるＮウェル２１は、Ｎウェル１８およびＰウェル１９の側面における境界近傍に形成される。また、Ｐウェル１９、２０はＮウェル２１及びＮウェル１８により周囲を囲まれ、Ｐ型の半導体基板１０と分離されている。すなわち、Ｐウェル１９の側部の一部はＮウェル２１と重複しているが、Ｐウェル２０とＮウェル２１は重複していない。その結果、Ｐウェル２０のＰ型の不純物濃度が高くなっている。さらに、半導体基板１０上且つＰウェル２０上には低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒが形成されている。このＰウェル２０には、低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒのソース／ドレインとしてＮ型の拡散層（Ｎ＋層）が形成されている。Ｎ＋層間のチャネル領域上且つＰウェル２０上には、図示せぬゲート絶縁膜を介して制御ゲート（Ｇａｔｅ）が形成されている。
【００５９】
なお、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域における低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒの閾値と、ＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域における低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒのチャネル濃度はほぼ等しい。しかし、Ｐウェル１７とＰウェル２０の不純物濃度の違いにより、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域における低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒの閾値と、ＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域における低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒの閾値とは約０．２Ｖほど異なる。
【００６０】
また、図１０ｂに示すように、ＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域において、Ｐウェル１９の半導体基板１０表面から底面までの深さはＬ３である。一方、ＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域において、Ｐウェル２０の半導体基板１０表面から底面までの深さはＬ３よりも小さいＬ４である。すなわち、Ｐウェル２０はＰウェル１９に囲まれており、Ｐウェル２０はＮウェル１８及び２１と接していない。その結果、Ｎウェル１８とＰウェル１９の不純物濃度の濃度勾配を小さくすることが出来る。その結果、Ｎウェル１８とＰウェル１９の間のリーク電流を減らすことができる。
【００６１】
尚、Ｐウェル１７の半導体基板１０表面から底面までの深さもＬ４とほぼ等しくなる。
【００６２】
次に、図１０ａ、１０ｂ、１１〜１３を用いて、第２の実施形態に係る半導体装置の基本的な製造方法を説明する。図１１〜１３は、第２の実施形態に係る半導体装置の基本的な製造方法を模式的に示す断面図である。
【００６３】
先ず、図１１に示すように、Ｐ型の半導体基板１０上に、例えばフォトレジストを塗布し、レジスト層３３を形成する。そして、レジスト層３３に対し露光／現像を行い、Ｎウェル１１、１８及びＰウェル１２、１９のパターンに応じて開口する。そして、半導体基板１０内に、Ｎ型のウェルを形成するための不純物（例えば、リンや砒素など）を、レジスト層３３をマスクとして用いて導入する。この際、該不純物は、Ｎ型のウェルの底面が半導体基板１０の表面から深さＬ１になるように導入される。続いて、半導体基板１０内に、Ｐ型のウェルを形成するための不純物（例えば、ボロンなど）を、レジスト層３３をマスクとして用いて導入する。この際、該不純物は、Ｐ型のウェルの底面が半導体基板１０の表面から深さＬ３（Ｌ１＞Ｌ３）になるように導入される。これにより、半導体基板１０内に、半導体基板１０の表面から底面までの深さがＬ１であるＮウェル１１と、Ｎウェル１１上の、半導体表面１０の表面からの底面までの深さがＬ３であるＰウェル１２とが形成される。また、半導体基板１０の表面から底面までの深さがＬ１であるＮウェル１８と、Ｎウェル１８上の、半導体表面１０の表面からの底面までの深さがＬ３であるＰウェル１９とが形成される。なお、レジスト層３３の厚さは、例えば３μｍ程度で、後述するレジスト層３４、３５よりも厚い。それは、Ｎウェル１１、１８を形成する際における導入時のエネルギーが大きいためである。
【００６４】
次に、図１２に示すように、レジスト層３３を除去し、半導体基板１０上に、例えばフォトレジストを塗布し、レジスト層３４を形成する。そして、レジスト層３４に対し露光／現像を行い、Ｎウェル１３、１４、１５、１６、２１のパターンに応じて開口する。なお、Ｎウェル１３は、Ｐウェル１２と半導体基板１０との境界面に形成される。また、Ｎウェル２１は、Ｐウェル１９と半導体基板１０との境界面に形成される。そして、半導体基板１０内に、Ｎ型のウェルを形成するための不純物を、レジスト層３４をマスクとして用いて導入する。この際、該不純物は、Ｎ型のウェルの底面が半導体基板１０の表面から深さＬ２（Ｌ１＞Ｌ２＞Ｌ３）になるように導入される。これにより、半導体基板１０内に、半導体基板１０の表面から底面までの深さがＬ２であるＮウェル１３、１４、１５、１６、２１が形成される。
【００６５】
次に、図１３に示すように、レジスト層３４を除去し、半導体基板１０上に、例えばフォトレジストを塗布し、レジスト層３５を形成する。そして、レジスト層３５に対し露光／現像を行い、Ｐウェル１７、Ｐウェル２０のパターンに応じて開口する。なお、Ｐウェル１７は、Ｎウェル１６内に形成される。また、Ｐウェル２０は、Ｐウェル１９内に形成される。すなわち、Ｐウェル２０はＰウェル１２とＰウェル１７を重ね打ちすることにより形成される。また、このＰウェル２０のパターンはＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域を上面視した場合において、Ｐウェル１９のパターンに包含されるように開口している。すなわち、Ｎウェル２１とＰウェル２０は接していない。その結果、不純物濃度の高いＰウェル２０とＮウェル２１が接しない。その結果、Ｎウェル２１とＰウェル２０の間の不純物濃度の濃度勾配を小さくすることができ、リーク電流を減らすことができる。そして、半導体基板１０内に、Ｐ型のウェルを形成するための不純物を、レジスト層３５をマスクとして用いて導入する。この際、該不純物はＰ型のウェルの底面が半導体基板１０の表面から深さＬ３以下になるように導入される。これにより、Ｎウェル１６内に、半導体基板１０の表面から底面までの深さがＬ３以下であるＰウェル１７が形成され、Ｐウェル１９内に、半導体基板１０の表面から底面までの深さがＬ３以下であるＰウェル２０が形成される。
【００６６】
尚、図１０（ｂ）に示すＰウェル１７、２０を形成する場合は、Ｐ型のウェルを形成するための不純物の加速度を調整して、Ｐウェル１７、２０の半導体基板１０の表面から底面までの深さがＬ３より浅いＬ４になるように調整する。
【００６７】
次に、図１０ａに示すように、周知の製造方法を用いて、Ｃｅｌｌ領域のＰウェル１２にメモリセルトランジスタＭＴ、選択トランジスタＳＴ、及び各Ｎ＋層を形成し、ＨＶＰ−Ｔｒ領域のＮウェル１４に高電圧ＰチャネルＭＯＳトランジスタＨＶＰ−Ｔｒ、Ｐ＋層、及びＮ＋層を形成し、ＬＶＰ−Ｔｒ領域のＮウェル１５に低電圧ＰチャネルＭＯＳトランジスタＬＶＰ−Ｔｒ、Ｐ＋層、及びＮ＋層を形成し、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域のＰウェル１７に低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒ、Ｎ＋層、及びＰ＋層を形成し、ＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域のＰウェル２０に低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒ、Ｎ＋層、及びＰ＋層を形成し、半導体基板１０のＬＶＮＤ−Ｔｒ、ＨＶＮ（Ｅ，Ｉ，Ｄ）−Ｔｒ領域に低電圧ＮチャネルＭＯＳトランジスタＬＶＮＤ−Ｔｒ、または高電圧ＮチャネルＭＯＳトランジスタＨＶＮ（Ｅ，Ｉ，Ｄ）−Ｔｒを形成する。また、各領域間に素子分離領域を形成しても良い。
【００６８】
上述した実施形態によれば、ＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域のＮウェル１８はＣｅｌｌ領域のＮウェル１１と同時に形成され、Ｐウェル１９はＣｅｌｌ領域のＰウェル１２と同時に形成され、Ｎウェル２１はＣｅｌｌ領域のＮウェル１３、ＨＶＰ−Ｔｒ領域のＮウェル１４、ＬＶＰ−Ｔｒ領域のＮウェル１５、及びＬＶＮＥ−Ｔｒ（Ｖｔｈ低）のＮウェル１６と同時に形成され、Ｐウェル２０はＬＶＮＥ−Ｔｒ（Ｖｔｈ低）のＰウェル１７と同時に形成される。このように、上述した第１の実施形態と同様に、容易に、二重ウェル構造の低電圧ＮチャネルトランジスタＬＶＮＥ−Ｔｒを備える半導体装置を形成することができる。その結果、選択セルのゲートに負電圧を供給し、ワード線を負電位にする場合においても、Ｐ型の半導体基板１０が負電位になった場合、フォワード電流が流れることを防止できる。このため、消費電流を低減することが可能である。その結果、良質な半導体装置を得ることができる。
【００６９】
また、閾値の異なるトランジスタが形成されるＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域およびＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域を容易に作り分けることができる。
【００７０】
なお、上述した第２の実施形態では、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域およびＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域を形成しているが、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域を形成しなくても良い。
【００７１】
（第３の実施形態）
次に、図１４ａを用いて、第３の実施形態に係る半導体装置の基本的な構成を説明する。図１４ａは、第３の実施形態に係る半導体装置の基本的な構成を示す断面図である。なお、本実施形態の基本的な構成および基本的な製造方法は、上述した第１の実施形態および第２の実施形態と同様である。したがって、上述した事項および上述した例から容易に類推可能な事項についての説明は省略する。
【００７２】
図１４ａに示すように、第３の実施形態に係る半導体装置では、第２の実施形態に係る半導体装置の各領域に加えてＬＶＮＥ−Ｔｒ（Ｖｔｈ中）領域をさらに備えている。つまり、本実施形態の半導体装置は、Ｃｅｌｌ領域と、ＨＶＰ−Ｔｒ領域と、ＬＶＰ−Ｔｒ領域と、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域と、ＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域と、ＬＶＮＥ−Ｔｒ（Ｖｔｈ中）領域と、ＬＶＮＤ−Ｔｒ、ＨＶＮ（Ｅ，Ｉ，Ｄ）−Ｔｒ領域とを具備している。
【００７３】
また、例えばＰ型の半導体基板（Ｐｓｕｂ）１０内には、Ｎウェル１１、１３、１４、１５、１６、１８、２１、２２、２４及びＰウェル１２、１７、１９、２０、２３が形成されている。
【００７４】
次に、ＬＶＮＥ−Ｔｒ（Ｖｔｈ中）領域において、例えばデータ記憶回路９の一部を構成する低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒが形成されている。具体的には、半導体基板１０表面から底面までの深さがＬ１であるＮウェル２２上には、半導体表面１０表面からの底面までの深さがＬ３（Ｌ１＞Ｌ３）であるＰウェル２３が形成されている。また、半導体基板１０表面から底面までの深さがＬ２（Ｌ１＞Ｌ２＞Ｌ３）であるＮウェル２４は、Ｎウェル２２およびＰウェル２３の側面における境界近傍に形成される。さらに、半導体基板１０上且つＰウェル２３上には低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒが形成されている。このＰウェル２３には、低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒのソース／ドレインとしてＮ型の拡散層（Ｎ＋層）が形成されている。Ｎ＋層間のチャネル領域上且つＰウェル２３上には、図示せぬゲート絶縁膜を介して制御ゲート（Ｇａｔｅ）が形成されている。Ｐウェル２３の不純物濃度は、Ｐウェル１７の不純物濃度よりも高く、Ｐウェル２０の不純物濃度よりも低い。また、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域における低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒ、ＬＶＮＥ−Ｔｒ（Ｖｔｈ中）領域における低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒ及びＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域における低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒのチャネル濃度は同じである。その結果、それぞれのトランジスタの閾値電圧が異なっている。
【００７５】
また、図１４ｂに示すように、ＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域において、Ｐウェル１９の半導体基板１０表面から底面までの深さはＬ３である。一方、ＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域において、Ｐウェル２０の半導体基板１０表面から底面までの深さはＬ３よりも小さいＬ４である。すなわち、Ｐウェル２０はＰウェル１９に囲まれており、Ｐウェル２０はＮウェル１８及び２１と接していない。その結果、Ｎウェル１８とＰウェル１９の不純物濃度の濃度勾配を小さくすることが出来る。その結果、Ｎウェル１８とＰウェル１９の間のリーク電流を減らすことができる。
【００７６】
なお、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域において、Ｐウェル１７の半導体基板１０表面から底面までの深さもＬ４とほぼ等しくなる。また、ＬＶＮＥ−Ｔｒ（Ｖｔｈ中）領域において、Ｐウェル２３の半導体基板１０表面から底面までの深さはＬ３とほぼ等しくなる。
【００７７】
このＬＶＮＥ−Ｔｒ（Ｖｔｈ中）領域の形成方法として、図１５、及び図１６に示す構造までの製造方法は、第２の実施形態の図９、及び図１０ａで説明したＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域の形成方法と同様である。そして、図１７に示すように、図１１でＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域に対して行ったＰ型不純物の導入時に、ＬＶＮＥ−Ｔｒ（Ｖｔｈ中）領域をレジストで覆っておく。そして、周知の製造方法を用いて、Ｃｅｌｌ領域のＰウェル１２にメモリセルトランジスタＭＴ、選択トランジスタＳＴ、及び各Ｎ＋層を形成し、ＨＶＰ−Ｔｒ領域のＮウェル１４に高電圧ＰチャネルＭＯＳトランジスタＨＶＰ−Ｔｒ、Ｐ＋層、及びＮ＋層を形成し、ＬＶＰ−Ｔｒ領域のＮウェル１５に低電圧ＰチャネルＭＯＳトランジスタＬＶＰ−Ｔｒ、Ｐ＋層、及びＮ＋層を形成し、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域のＰウェル１７に低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒ、Ｎ＋層、及びＰ＋層を形成し、ＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域のＰウェル２０に低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒ、Ｎ＋層、及びＰ＋層を形成し、ＬＶＮＥ−Ｔｒ（Ｖｔｈ中）領域のＰウェル２３に低電圧ＮチャネルＭＯＳトランジスタＬＶＮＥ−Ｔｒ、Ｎ＋層、及びＰ＋層を形成し、半導体基板１０のＬＶＮＤ−Ｔｒ、ＨＶＮ（Ｅ，Ｉ，Ｄ）−Ｔｒ領域に低電圧ＮチャネルＭＯＳトランジスタＬＶＮＤ−Ｔｒ、または高電圧ＮチャネルＭＯＳトランジスタＨＶＮ（Ｅ，Ｉ，Ｄ）−Ｔｒを形成する。また、各領域間に素子分離領域を形成しても良い。
【００７８】
上述した実施形態によれば、ＬＶＮＥ−Ｔｒ（Ｖｔｈ中）領域のＮウェル２２はＣｅｌｌ領域のＮウェル１１、及びＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域のＮウェル１８と同時に形成され、Ｐウェル２３はＣｅｌｌ領域のＰウェル１２、及びＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域のＰウェル１９と同時に形成され、Ｎウェル２４はＣｅｌｌ領域のＮウェル１３、ＨＶＰ−Ｔｒ領域のＮウェル１４、ＬＶＰ−Ｔｒ領域のＮウェル１５、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）のＮウェル１６、及びＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域のＮウェル２１と同時に形成される。このように、上述した第１の実施形態と同様に、容易に、二重ウェル構造の低電圧ＮチャネルトランジスタＬＶＮＥ−Ｔｒを備える半導体装置を形成することができる。その結果、選択セルのゲートに負電圧を供給し、ワード線を負電位にする場合においても、Ｐ型の半導体基板１０が負電位になった場合、フォワード電流が流れることを防止できる。このため、半導体基板を高速に負電位に充電することができるとともに、消費電流を低減することが可能である。その結果、良質な半導体装置を得ることができる。
【００７９】
また、閾値の異なるトランジスタが形成されるＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域、ＬＶＮＥ−Ｔｒ（Ｖｔｈ中）領域およびＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域を容易に作り分けることができる。
【００８０】
なお、上述した第２の実施形態では、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域、ＬＶＮＥ−Ｔｒ（Ｖｔｈ中）領域およびＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域を形成しているが、ＬＶＮＥ−Ｔｒ（Ｖｔｈ低）領域およびＬＶＮＥ−Ｔｒ（Ｖｔｈ高）領域は形成しなくても良い。
【００８１】
なお、上述した各実施形態において、ＬＶＰ−Ｔｒ領域のＮウェル１５と、ＬＶＮＥ−Ｔｒ領域のＮウェル１６とは分離されているが、ＬＶＰ−Ｔｒ領域と、ＬＶＮＥ−Ｔｒ領域とは同一のＮウェルを共有する構造であっても良い。
【００８２】
また、ＬＶＮＥ−Ｔｒ領域の低電圧ＮチャネルトランジスタＬＶＮＥ−Ｔｒの閾値を調整する方法として、低電圧ＮチャネルトランジスタＬＶＮＥ−Ｔｒのチャネル領域にボロンを導入する方法を用いることも有効である。
【００８３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８４】
１…メモリセルアレイ      ２…ビット線制御回路      ３…カラムデコーダ
４…データ入出力バッファ      ５…データ入出力端子      ６…ワード線制御回路
６−１…ローデコーダ      ７…制御電圧発生回路      ７−１…負電圧発生回路
８…制御信号入力端子      ９…データ記憶回路      １０…半導体基板
１１…Ｎウェル      １２…Ｐウェル      １３…Ｎウェル      １４…Ｎウェル
１５…Ｎウェル      １６…Ｎウェル      １７…Ｐウェル      １８…Ｎウェル
１９…Ｐウェル      ２０…Ｐウェル      ２１…Ｎウェル      ２２…Ｎウェル
２３…Ｐウェル      ２４…Ｎウェル      ３０…レジスト層      ３１…レジスト層
３２…レジスト層      ３３…レジスト層      ３４…レジスト層
３５…レジスト層    
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０ａ】
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【図１０ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４ａ】
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【図１４ｂ】
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【図１５】
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【図１６】
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【図１７】
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