(57)【要約】【課題】  ＭＯＳＦＥＴの素子領域の外側の周辺領域において、ドレイン‐ソース間にｐｎ接合ダイオードを形成し、逆起電力による電流の経路を確保してアバランシェ破壊を防止している。しかし、チップサイズの小型化や素子領域の面積の拡大を目的として周辺領域の面積を縮小した場合、ｐｎ接合ダイオードの配置領域が縮小し、電流経路が少なくなるためアバランシェ破壊に弱くなる問題があった。【解決手段】  ゲート引き出し配線８で区画される周辺ゲート領域２５において、ｐ＋型不純物領域２４とソース電極１７を接続する第２コンタクト部１０の単位面積当たりの合計面積を、素子領域２０のソース領域１５とソース電極１７とを接続する第１コンタクト部９の単位面積当たりの合計面積より大きくする。周辺領域の面積を縮小した場合であっても逆起電力による電流の経路を確保できアバランシェ耐量の劣化を防げる。【選択図】    図１
2012216577.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体層と、
前記一導電型半導体層の表面に設けられ、多角形状の絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、
前記一導電型半導体層の周辺領域に配置され、前記トランジスタセルのゲート電極と接続して該ゲート電極をゲートパッド電極に接続するゲート引き出し配線と、
前記素子領域上を覆う絶縁膜に複数設けられた第１コンタクト部と、
前記素子領域上に設けられ、前記第１コンタクト部を介して前記トランジスタセルのソース領域とコンタクトするソース電極と、
該ゲート引き出し配線と前記素子領域の最外周の前記ゲート電極とで囲まれる周辺ゲート領域の前記一導電型半導体層の表面に設けられた逆導電型不純物領域と、
前記周辺ゲート領域上を覆う絶縁膜に設けられ、前記逆導電型不純物領域と前記ソース電極とを接続する複数の第２コンタクト部とを具備し、
単位面積あたりの前記第２コンタクト部の合計面積は、単位面積あたりの前記第１コンタクト部の合計面積より大きいことを特徴とする絶縁ゲート型半導体装置。
【請求項２】
単位面積あたりの前記第２コンタクト部の数は、単位面積あたりの前記第１コンタクト部の数より大きいことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
隣り合う前記第２コンタクト部の距離は、隣り合う前記第１コンタクト部の距離より小さいことを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記第１コンタクト部と前記第２コンタクト部の面積は同等であることを特徴とする請求項２または請求項３に記載の絶縁ゲート型半導体装置。
【請求項５】
前記逆導電型不純物領域は複数の前記第２コンタクト部の下方に連続して設けられることを特徴とする請求項１から請求項４のいずれかに記載の絶縁ゲート型半導体装置。
【請求項６】
前記第２コンタクト部は、前記周辺ゲート領域の前記素子領域側に集約して配置されることを特徴とする請求項１から請求項５のいずれかに記載の絶縁ゲート型半導体装置。
【請求項７】
前記一導電型半導体層表面に逆導電型のチャネル層が設けられ、前記逆導電型不純物領域の前記素子領域側の端部から前記周辺領域の前記チャネル層の外周端部までの距離は、前記トレンチ底部から前記一導電型半導体層の下端までの距離より大きいことを特徴とする請求項１から請求項６のいずれかに記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体装置に係り、チップ全体に対する素子領域の面積を向上しアバランシェ耐量の劣化を抑制した絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
負荷にインダクタンス成分を含む回路に用いられる絶縁ゲート型半導体装置では、素子領域外側の周辺領域において、ソース−ドレイン電極間にｐｎ接合ダイオードを接続して負荷のインダクタンスに蓄えられたエネルギーを放出する構造が知られている（例えば特許文献１参照）。
【０００３】
図８を参照し、従来の絶縁ゲート型半導体装置について、ｎチャネル型ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor)）を例に説明する。
【０００４】
図８（Ａ）はＭＯＳＦＥＴの素子領域１２０および周辺領域１２１の境界付近の平面図であり、表面のソース電極は省略している。ＭＯＳＦＥＴのチップを構成する基板ＳＢはｎ＋型の半導体基板の上にｎ−型半導体層１０２を設けてなり、その主面に例えばトレンチ構造のＭＯＳＦＥＴの素子領域１２０が配置され、その外側に周辺領域１２１が配置さる。周辺領域１２１は、素子領域１２０外周端部から基板ＳＢの端部までの領域である。
【０００５】
素子領域１２０は、平面視におけるパターンが格子状のトレンチ１０６と、トレンチ１０６に埋設されたゲート電極１０７と、トレンチ１０６に隣接するソース領域１１５と、ソース領域１１５間に設けられたボディ領域１１４からなり、トレンチ１０６で囲まれた領域でトランジスタセルが構成される。
【０００６】
素子領域１２０のゲート電極１０７は基板ＳＢの周辺領域においてゲート引き出し配線１０８に接続する。ゲート引き出し配線１０８は、基板ＳＢに設けられたトレンチ１０６にポリシリコンを埋設した引き出し部１８１と、引き出し部１８１に接続し、基板ＳＢ主面にポリシリコンを延在させた連結部１８２とを有する。
【０００７】
周辺領域１２１には、素子領域１２０の最外周に配置されるゲート電極（最外周ゲート電極１０７ｐ）と、ゲート引き出し配線１０８（引き出し部１８１および連結部１８２）とによって区画される複数の領域が設けられる。この最外周ゲート電極１０７ｐとゲート引き出し配線１０８とで区画された破線の領域（以下、周辺ゲート領域１２５と称する）にはソース領域は配置されず、ｎ−型半導体層１０２表面にｐ＋型不純物領域１２４を設けてｐｎ接合ダイオードＤｉが配置されている。
【０００８】
図８（Ｂ）は、図８（Ａ）のｂ−ｂ線断面図である。
【０００９】
基板ＳＢはｎ＋型の半導体基板１の上にｎ−型半導体層１０２を設けてなり、ｎ−型半導体層１０２の表面にはｐ型のチャネル層１０４が設けられる。トレンチ１０６はチャネル層１０４を貫通して設けられ、内壁にゲート絶縁膜（不図示）が設けられる。ゲート電極１０７はトレンチ１０６内にポリシリコンなどを埋設して設けられる。トレンチ１０６の周囲にはこれと隣接してｎ型のソース領域１１５が配置され、ソース領域１１５間のチャネル層１０４表面にはｐ型のボディ領域１１４が配置される。
【００１０】
ゲート電極１０７上には層間絶縁膜１１６が設けられ、素子領域１２０を覆ってソース電極１１７が設けられる。ソース電極１１７は層間絶縁膜１１６に設けられた第１コンタクト部１０９を介してソース領域１１５およびボディ領域１１４と接続する。
【００１１】
連結部１８２上には、これと接続するゲート金属配線１１８が設けられ、ゲート金属配線１１８は基板ＳＢの主面に設けられた不図示のゲートパッド電極に接続する。
【００１２】
チャネル層１０４は、素子領域１２０より広く、その外周端部が周辺ゲート領域１２５まで延在する。周辺ゲート領域１２５のチャネル層１０４の表面にはｐ＋型不純物領域１２４が複数配置される。また周辺ゲート領域１２５のチャネル層１０４表面には層間絶縁膜１１６が設けられ、層間絶縁膜１１６は、ｐ＋型不純物領域１２４上に第２コンタクト部１１０が設けられる。ｐ＋型不純物領域１２４は第２コンタクト部１１０を介してソース電極１１７とコンタクトする。これにより、周辺ゲート領域１２５において、ドレイン−ソース間にｐｎ接合ダイオードＤｉが接続された構成となる。
【００１３】
第１コンタクト部１０９と第２コンタクト部１１０は、チャネル層１０４表面に設けた層間絶縁膜１１６に同一工程にて形成される開口部（コンタクトホール）であり、隣り合う第１コンタクト部１０９の離間距離Ｌは、隣り合う第２コンタクト部１１０の離間距離Ｌと同等である。また、第1コンタクト部１０９と第２コンタクト部１１０の開口幅Ｄ’も同等である。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平１０−３２１８７７号公報（第２２頁  第３４図、第２４頁  第４０図）
【発明の概要】
【発明が解決しようとする課題】
【００１５】
周辺ゲート領域１２５に形成されているｐｎ接合ダイオードＤｉは、ＭＯＳＦＥＴのアバランシェ破壊を防止する目的で配置されている。
【００１６】
詳細には、例えば、ＭＯＳＦＥＴをモータやリレーの駆動制御回路に用いる場合などにおいて、回路に誘導負荷による逆起電力が発生すると、ＭＯＳＦＥＴに逆起電力による電流が流れる。この電流により素子領域に形成されている寄生バイポーラトランジスタがオンしやすくなり、局所的に大きな電流が流れると、アバランシェ破壊を招く。このような場合に、周辺ゲート領域においてソース−ドレイン間の電圧に対して逆方向にｐｎ接合ダイオードを接続し、これを逆起電力による電流の経路とする。これにより素子領域１２０の寄生バイポーラトランジスタがオンしやすくなる機会を低減し、素子領域１２０のアバランシェ破壊を防止できる。
【００１７】
ところで、オン抵抗の低減を目的とした素子領域１２０の拡大、あるいは低コストのためのチップサイズの縮小に伴い、素子領域１２０の外周（外側）の周辺領域１２１の縮小化が進められている。
【００１８】
しかし、図８の構造において周辺領域１２１を縮小すると、周辺ゲート領域１２５も縮小する。つまりｐｎ接合ダイオードＤｉの形成領域が低減するため、逆起電力による電流の経路の確保が不十分となり、アバランシェ耐量の劣化を招く問題があった。
【００１９】
また、周辺ゲート領域１２３の面積を縮小した結果、層間絶縁膜１１６等が周辺領域１２１に不可避的に生じさせる絶縁膜段差と第２のコンタクトホール１１０との離間距離も接近することになり、フォトリソグラフィ工程におけるエッチング不良によって複数の第２コンタクト部１１０のうちのいくつかが正常に開口できない不具合が生じやすくなる。その結果、ｐｎ接合ダイオードＤｉの機能を十分に均一に発揮させることができず、ＶＤＳＳ波形が発振するなどの特性不良を引き起こす問題もあった。
【課題を解決するための手段】
【００２０】
本発明はかかる課題に鑑みてなされ、一導電型半導体層と、前記一導電型半導体層の表面に設けられ、多角形状の絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、前記一導電型半導体層の周辺領域に配置され、前記トランジスタセルのゲート電極と接続して該ゲート電極をゲートパッド電極に接続するゲート引き出し配線と、前記素子領域上を覆う絶縁膜に複数設けられた第１コンタクト部と、前記素子領域上に設けられ、前記第１コンタクト部を介して前記トランジスタセルのソース領域とコンタクトするソース電極と、該ゲート引き出し配線と前記素子領域の最外周の前記ゲート電極とで囲まれる周辺ゲート領域の前記一導電型半導体層の表面に設けられた逆導電型不純物領域と、前記周辺ゲート領域上を覆う絶縁膜に設けられ、前記逆導電型不純物領域と前記ソース電極とを接続する複数の第２コンタクト部とを具備し、単位面積あたりの前記第２コンタクト部の合計面積を、単位面積あたりの前記第１コンタクト部の合計面積より大きくすることにより解決するものである。
【発明の効果】
【００２１】
本発明によれば、素子領域の第１コンタクト部同士の離間距離と周辺ゲート領域の第２コンタクト部の離間距離および面積（開口幅）がそれぞれ同等で、周辺ゲート領域の面積が同等の構造と比較して、周辺ゲート領域のｐｎ接合ダイオードの数（ｐｎ接合面積）を増加できるので、逆起電力による電流の経路を増やすことができ、アバランシェ耐量の向上が図れる。
【００２２】
つまり素子領域の拡大又はチップサイズの縮小を目的として周辺領域（周辺ゲート領域）を狭小化した場合であっても、アバランシェ耐量の劣化を防止できる。
【００２３】
また、第２コンタクト部を緻密に多数個、素子領域側に集約させて配置したことによって、いくつかの第２コンタクト部が接触不良を生じた場合であっても全体に対するその影響力を従来より低減でき、これが製造上の余裕度を増大させる他、素子の特性不良の発生を防止できる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図２】本発明の実施形態の絶縁ゲート型半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図３】本発明の実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図４】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】従来技術を説明する（Ａ）平面図、（Ｂ）断面図である。
【発明を実施するための形態】
【００２５】
本発明の実施の形態を、ｎチャネル型のＭＯＳＦＥＴを例に図１から図７を参照して説明する。
【００２６】
図１は、本実施形態のＭＯＳＦＥＴ１００を示す平面図である。
【００２７】
図１を参照して、ＭＯＳＦＥＴ１００のチップを構成する基板ＳＢは、ｎ＋型シリコン半導体基板（ここでは不図示）の上にｎ−型半導体層２を積層してなる。ｎ−型半導体層２は例えば、エピタキシャル成長などによって形成したシリコン半導体層であり、ｎ−型半導体層２の表面に、平面視において多角形状（例えば格子状）のＭＯＳＦＥＴ１００のトランジスタセルＣが配置された素子領域２０が設けられる。
【００２８】
素子領域２０の全面にはトランジスタセルＣのソース領域（不図示）とコンタクトするソース電極１７が設けられる。
【００２９】
基板ＳＢ（ｎ−型半導体層２）の周辺領域２１にはゲート引き出し配線８が設けられる。周辺領域２１は素子領域２０の外側の領域であり、詳細には、素子領域２０の外周端部から基板ＳＢ（ｎ−型半導体層２）の端部までの領域である。尚、ここでは周辺領域２１は素子領域２０の外側を環状に囲む領域として示されているが、チップ辺に沿ったコの字（Ｕ字）状、Ｌ字状、または直線状の領域であってもよい。
【００３０】
ゲート引き出し配線８は、その少なくとも一部の上に設けられるゲート金属層１８と接続し、トランジスタセルＣを構成するゲート電極７をゲートパッド電極２８に接続する。引き出し部８１は、平面視においてチップの一の辺に平行なストライプ状に設けられる。連結部８２は平面視において引き出し部８１と直交する方向に延在し、隣り合う複数の引き出し部８１を連結する。
【００３１】
図２は、素子領域２０と周辺領域２１の境界付近の拡大図であり、図２（Ａ）が平面図であり基板ＳＢ表面の金属層（ソース電極１７およびゲート金属層１８）、および絶縁膜（層間絶縁膜）は省略している。また、図２（Ｂ）は図２（Ａ）のａ−ａ線断面図である。
【００３２】
図２（Ａ）を参照して、素子領域２０では、トレンチ６が平面視において多角形状（例えば格子状）に設けられ、内壁がゲート絶縁膜（不図示）で覆われて、ゲート電極７が埋設される。トレンチ６に隣接してｎ＋型不純物領域であるソース領域１５が設けられ、ソース領域１５に囲まれた領域に島状にｐ＋型不純物領域であるボディ領域１４が設けられる。トレンチ６で囲まれた領域がトランジスタセルＣを構成する。
【００３３】
基板ＳＢ（ｎ−型半導体層２）表面は層間絶縁膜（不図示）が設けられ、各トランジスタセルＣ毎にボディ領域１４が露出するように開口された第１コンタクト部９が設けられる。尚、ここでは層間絶縁膜は図示を省略するが、これに設けられる第１コンタクト部９は、図示している。第１コンタクト部９は、ボディ領域１４と略重畳する大きさに設けられる。
【００３４】
本実施形態の如く、ゲート電極７が平面視において多角形（格子）状の場合、最外周に閉ループ状（図１参照）に配置されるゲート電極７（以下これを最外周ゲート電極７ｐと称する。）が存在する。本実施形態では、最外周ゲート電極７ｐで区画された内側の領域を素子領域２０とし、その外側で基板ＳＢ端部までの領域を周辺領域２１とする。
【００３５】
周辺領域２１において、ゲート引き出し配線８は、素子領域２０のゲート電極７と同様の構成の引き出し部８１と、基板ＳＢ表面でこれらを接続する連結部８２とを有する。すなわちここでは、引き出し部８１は、基板ＳＢに設けられたトレンチ６に不純物をドープしたポリシリコンを埋設してなる。連結部８２は、基板ＳＢ表面に当該ポリシリコンを延在させてなり全ての引き出し部８１と接続する。
【００３６】
周辺領域２１には少なくとも１つの周辺ゲート領域２５が配置される。周辺ゲート領域２５は、ゲート引き出し配線８（引き出し部８１、連結部８２）と最外周ゲート電極７ｐとで囲まれる破線の領域である。
【００３７】
そして、それぞれの周辺ゲート領域２５の基板ＳＢ表面にはｐ＋型不純物領域２４が配置される。素子領域２０表面を覆う層間絶縁膜（不図示）は、周辺ゲート領域２５表面も覆う。周辺ゲート領域２５上の層間絶縁膜は、ｐ＋型不純物領域２４が露出するように開口され、１つの周辺ゲート領域２５に複数の第２コンタクト部１０が設けられる。尚、ここでは層間絶縁膜は図示を省略するが、これに設けられる第２コンタクト部１０は、図示している。
【００３８】
図２（Ｂ）を参照して、基板ＳＢは、ｎ＋型シリコン半導体基板１上にｎ−型半導体層（例えばｎ−型シリコンエピタキシャル層）２を設けた構成である。ドレイン領域となるｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層４が設けられる。
【００３９】
トレンチ６は、チャネル層４を貫通してｎ−型半導体層２まで到達させる。トレンチ６の内壁にはゲート絶縁膜（不図示）を設ける。また、トレンチ６内部には導電材料を埋設してゲート電極７を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。
【００４０】
ソース領域１５は、トレンチ６に隣接したチャネル層４表面にｎ型不純物を注入したｎ＋型不純物領域である。また、ソース領域１５に囲まれた領域のチャネル層４表面にボディ領域１４を設け、基板の電位を安定化させる。
【００４１】
ゲート電極７上は層間絶縁膜１６で覆われ、その上にソース電極１７が設けられる。ソース電極１７は、層間絶縁膜１６間に設けられた第１コンタクト部９を介して、ソース領域１５およびボディ領域１４と電気的に接続する。
【００４２】
ゲート電極７は、周辺領域２１のゲート引き出し配線８の引き出し部（ここでは不図示）を介してゲート引き出し配線８の連結部８２と接続する。連結部８２上にはこれと重畳してコンタクトするゲート金属層１８が設けられる。ゲート金属層１８はここでは不図示のゲートパッド電極に接続する。また、基板ＳＢの裏面側にはドレイン電極１９が設けられる。
【００４３】
チャネル層４外周端部は素子領域２０外にも延在し、周辺ゲート領域２５の連結部８２側の端部を超えてその外側まで設けられる。周辺ゲート領域２５のｐ＋型不純物領域２４は、チャネル層４表面に設けられている。
【００４４】
層間絶縁膜１６は周辺ゲート領域２５上も覆い、層間絶縁膜１６には一部を開口してｐ＋型不純物領域２４を露出させた第２コンタクト部１０が複数設けられる。
【００４５】
ｐ＋型不純物領域２４は、第２コンタクト部１０を介してチャネル層４表面にｐ型不純物のイオンを注入し、拡散して形成した領域であり、１つの周辺ゲート領域２５に１つのｐ＋型不純物領域２４が設けられる（図２（Ａ）の一点鎖線参照。）。つまり、複数の第２コンタクト部１０に連続するように１つのｐ＋型不純物領域２４が設けられる。ｐ＋型不純物領域２４は、第２コンタクト部１０の開口幅Ｄおよびこれらの離間距離Ｌ２と拡散深さ（例えばボディ領域１４と同等で０．２５μｍ）を適宜選択することにより、それぞれの第２コンタクト部１０の直下に設けられた複数の拡散領域が互いに連結し、1つの拡散領域となったものである。１つのｐ＋型不純物領域２４に対して、複数の第２コンタクト部１０を設けることによって、ｐ＋型不純物領域２４の略全体が露出する１つの大きいコンタクト部を設ける場合と比較して、基板ＳＢ表面の平坦性を維持できる。
【００４６】
図２（Ａ）（Ｂ）を参照して、第２コンタクト部１０は、周辺ゲート領域２５の外周端部２５ｐ（ゲート連結配線８の配線部８２）から離間するように、素子領域２０側に集約して互いに均一な離間距離Ｌ２で分布させる。周辺ゲート領域２５の外周端部２５ｐは、配線部８２が配置されることによる段差が大きくなり、第２コンタクト部１０を形成するフォトリソグラフィ工程で開口部に層間絶縁膜１６の膜残り等が生じる恐れがあるためである。つまり、第２コンタクト部１０を周辺ゲート領域２５の外周端部２５ｐ（配線部８２）から離間して形成することによって、第２コンタクト部１０の開口の制御性を確保している。具体的には、周辺ゲート領域２５の幅ＷＧが例えば１０μｍ〜１４μｍ程度の場合、第２コンタクト部１０を配置する幅ＷＧ１は素子領域２０端部から例えば５μｍ〜７μｍ程度とする。
【００４７】
周辺ゲート領域２５にはソース領域は配置されず、トランジスタ動作は行わないが、ｎ−型半導体層２と、ｐ型のチャネル層４およびｐ＋型不純物領域２４とによって、ｐｎ接合ダイオードＤｉが構成される。
【００４８】
本実施形態では、第１コンタクト部９同士の離間距離Ｌ１より第２コンタクト部１０同士の離間距離Ｌ２を小さくし、単位面積あたりの合計面積が第１コンタクト部９より第２コンタクト部１０の方が大きくなるように、第２コンタクト部１０を配置することにより、周辺ゲート領域２５のｐｎ接合ダイオードＤｉの数（ｐｎ接合面積）を、図８に示す従来構造の場合より増加させることができる。
【００４９】
具体的には、周辺領域２１の面積、周辺領域２１に設けられる周辺ゲート領域２５の数、１つの周辺ゲート領域２５の面積および第１コンタクト部９および第２コンタクト部１０の面積は従来構造（図８）の場合も同等とし、従来構造の場合の第１コンタクト部と第２コンタクト部がいずれも同等の離間距離Ｌであるとした場合、本実施形態では第２コンタクト部１０同志の離間距離Ｌ２を、第１コンタクト部９同志の離間距離Ｌ１（＝Ｌ）の３分の１にして従来より緻密に周辺ゲート領域２５に配置する。これにより、ｐｎ接合ダイオードＤｉの数（ｐｎ接合面積）を３倍に増加させることができる。
【００５０】
この結果、逆起電力による電流の経路を増加でき、実測データではアバランシェ耐量を従来構造の１．５倍にすることができた。
【００５１】
換言すると、周辺領域（周辺ゲート領域２５）の面積を３分の１まで縮小した場合であっても、従来と同程度のアバランシェ耐量を確保できるといえる。
【００５２】
また第２コンタクト部１０の増加によってＶＤＳＳ発振不良を低減できることがわかった。
【００５３】
尚、この断面において、ｐ＋型不純物領域２４の素子領域２０側の端部から周辺ゲート領域２５のチャネル層４外周端部までの距離Ｗは、ｎ−型半導体層２の厚みｔ（トレンチ６底部からｎ−型半導体層２の下端まで）より大きくし、これにより所定の耐圧を確保している。
【００５４】
さらに高い耐圧が要求される場合には、チャネル層４の外周端部には、高濃度のｐ型不純物領域（不図示）が設けられてもよい。
【００５５】
図３は、トランジスタセルＣの構成を説明する図２（Ｂ）の一部拡大図である。
【００５６】
トレンチ６内のゲート絶縁膜１１の膜厚は、ＭＯＳＦＥＴ１００の駆動電圧に応じて数百Å程度とする。本実施形態ではソース領域１５で囲まれた領域のチャネル層４をソース領域１５の底部付近までエッチングにより除去し、露出したチャネル層４表面にボディ領域１４を設けている。つまり、ボディ領域１４の表面は、ソース領域１５の表面より低い（深い）位置に設けられ、例えば、ソース領域１５の底面とボディ領域１４の表面は略同じ高さである。
【００５７】
ゲート電極７上は層間絶縁膜１６で覆われる。層間絶縁膜１６は基板ＳＢ表面を覆う例えばＴＥＯＳ（TetraEthOxySilane））膜１６ａやＢＰＳＧ（Boron  Phosphor  Silicate  Glass）膜１６ｂなどの絶縁膜の一部を開口してボディ領域１４が露出する第１コンタクト部９を形成するとともに、ゲート電極７上に絶縁膜を残存させたものである。本実施形態では、ボディ領域１４はソース領域１５より下方に設けられるため、第１コンタクト部９は、ＴＥＯＳ膜１６ａおよびＢＰＳＧ膜１６ｂの一部と、ソース領域１５間の基板ＳＢ（チャネル層４）の一部とを除去してボディ領域１４を露出させた領域とする。第１コンタクト部９の側壁にはソース領域１５の側面が露出する。
【００５８】
基板ＳＢ上には素子領域２０の全面を覆うソース電極１７が設けられる。ソース電極１７は、第１コンタクト部９を介して、ソース領域１５およびボディ領域１４と接続する。より詳細には、層間絶縁膜１６表面および第１コンタクト部９の側壁には、バリア層１７ａ（例えばチタン（Ｔｉ）／窒化チタン（ＴｉＮ））が設けられる。バリア層１７ａは、ソース領域１５の側面を覆ってこれとコンタクトする。そして、第１コンタクト部９には、プラグ層１７ｂとして金属層（例えばタングステン（Ｗ））が埋め込まれる。更に層間絶縁膜１６の全面を覆って、アルミニウム（Ａｌ）などの金属層が設けられ、ソース電極１７が設けられる。ソース電極１７は、バリア層１７ａおよびプラグ層１７ｂを介して、ソース領域１５の側面、およびボディ領域１４の表面と電気的にコンタクトする。これにより隣接するトレンチ６で囲まれた部分が１つのトランジスタセルＣとなる。
【００５９】
ソース電極１７は素子領域２０から延在して周辺ゲート領域２５上も覆い、第２コンタクト部１０を介してｐ＋型不純物領域２４とコンタクトする。より詳細には、層間絶縁膜１６表面および第２コンタクト部１０の側壁には、バリア層１７ａが設けられる。そして、第２コンタクト部１０には、プラグ層１７ｂが埋め込まれる。ソース電極１７は、バリア層１７ａおよびプラグ層１７ｂを介して、ｐ＋型不純物領域２４と電気的にコンタクトする
図４から図７を参照して、ＭＯＳＦＥＴ１００の製造方法の一例を説明する。
【００６０】
図４（Ａ）を参照して、ｎ＋型シリコン半導体基板１上にｎ−型半導体層２を積層した基板ＳＢを準備する。ｎ−型半導体層は例えばシリコンエピタキシャル層等である。
【００６１】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜（不図示）を生成し、これをマスクとしてトレンチ開口部のｎ−型半導体層２をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、トレンチ６を形成する。
【００６２】
ダミー酸化およびダミー酸化膜の除去を行うなどして、トレンチ６形成時のドライエッチングのエッチングダメージを除去する。その後、全面を熱酸化してトレンチ６内壁にゲート絶縁膜１１を形成する。ゲート絶縁膜１１は駆動電圧に応じて数百Å（例えば厚み約２５０Å〜７００Å）に形成される。
【００６３】
全面にノンドープのポリシリコンを堆積し、ゲート絶縁膜１１で被覆されたトレンチ６内に充填する。全面に不純物をドープして低抵抗化を図り、全面をエッチバックする。これにより、トレンチ６内に埋設されたゲート電極７が形成される。また不純物がドープされたポリシリコンを堆積し、全面をエッチバックしてゲート電極７を形成してもよい。
【００６４】
図４（Ｂ)を参照して、素子領域２０および周辺ゲート領域２５の全面にｐ型の例えばボロン（Ｂ）をイオン注入する。一例としてドーズ量は１×１０１３〜３×１０１３ｃｍ−２で、注入エネルギーは例えば３５０ＫｅＶとする。その後、熱処理を行い、不純物を拡散してチャネル層４を形成する。
【００６５】
図５（Ａ）を参照して、ソース領域の形成領域が露出するマスクＭを形成し、ｎ型不純物（例えばヒ素（Ａｓ））を、一例として注入エネルギー１４０ＫｅＶ、ドーズ量４×１０１５〜６×１０１５ｃｍ−２でイオン注入し、ｎ＋型不純物注入領域１５ａを形成する。
【００６６】
図５（Ｂ）を参照して、マスクＭを除去しＴＥＯＳ膜１６ａを例えば８００Å〜１２００Å堆積し、ＢＰＳＧ膜１６ｂを例えば１００００Å〜１４０００Å堆積して層間絶縁膜１６を形成する。このリフローによりｎ型不純物が拡散し隣り合うトレンチ６間のチャネル層４表面にソース領域１５が形成される。
【００６７】
図６（Ａ）を参照して、ボディ領域およびｐ＋型不純物領域の形成領域の層間絶縁膜１６をエッチングにより除去し、素子領域２０に第１コンタクト部９を形成し、周辺ゲート領域２５に第２コンタクト部１０を形成するとともに、ゲート電極７上に層間絶縁膜１６を残存させる。第１コンタクト部９と第２コンタクト部１０の開口幅Ｄは同等で、第２コンタクト部１０間の距離Ｌ２は第１コンタクト部９間の距離Ｌ１の例えば３分の１とする。
【００６８】
第１コンタクト部９においては、ｎ−型半導体層２表面もエッチングにより除去される。これにより図６（Ａ）の断面においてはトレンチ９間のソース領域１５が分割され、平面視においてトレンチ６で囲まれた領域に環状にソース領域１５が残存する。そして第１コンタクト部９の底部にｎ−型半導体層２が露出し、側面にソース領域１５が露出する。
【００６９】
その後、ｐ型不純物（例えばボロン）をイオン注入し、素子領域２０にｐ＋型不純物注入領域１４ａを形成し、周辺ゲート領域２５にｐ＋型不純物注入領域２４ａを形成する。注入エネルギーは例えば５０ＫｅＶであり、ドーズ量はチャネル層４のドーズ量より高く、１．５×１０１５ｃｍ−２〜２．０×１０１５ｃｍ−２程度である。イオン注入は例えば斜めイオン注入などにより行う。
【００７０】
ｐ＋型不純物注入領域１４ａは、ソース領域１５間に島状に複数設けられ、ｐ＋型不純物注入領域２４ａは、周辺ゲート領域２５のチャネル層４表面に、第２コンタクト部１０に対応して、すなわち互いに分離して複数設けられる。
【００７１】
図６（Ｂ）を参照して、熱処理を行い、ｐ＋型不純物注入領域１４ａおよびｐ＋型不純物注入領域２４ａの不純物をそれぞれ拡散する。これにより、素子領域２０にボディ領域１４が形成され、周辺ゲート領域２５にｐ＋型不純物領域２４が形成される。
【００７２】
このとき、第２コンタクト部１０の開口幅Ｄおよびこれらの離間距離Ｌ２と拡散深さ（例えばボディ領域１４と同等で０．２５μｍ）を適宜選択することにより、複数のｐ＋型不純物注入領域２４ａの不純物が拡散して互いに連結し、１つのｐ＋型不純物領域２４となる。
【００７３】
次に、図７（Ａ）を参照して、層間絶縁膜１６上にバリア層１７ａを形成する。バリア層１７ａは、例えばＴｉ／ＴｉＮであり、層間絶縁膜１６表面と、第１コンタクト部９、第2コンタクト部１０の側壁を覆う。
【００７４】
その後、図７（Ｂ）を参照して、第１コンタクト部９および第２コンタクト部１０にプラグ層１７ｂを埋め込む。プラグ層１７ｂは、例えばＷ（タングステン）を全面に堆積した後、エッチバックすることにより埋め込まれる。そして再び層間絶縁膜１６表面にバリア層１７ａを形成する。
【００７５】
その後、全面にＡｌ等の金属層を形成して所望の形状にパターンニングしてソース電極１７を形成し、基板ＳＢ（ｎ＋型シリコン半導体基板１）の裏面に金属蒸着等によってドレイン電極１９を形成して、図３に示す最終構造を得る。
【００７６】
尚、本実施形態では、基板ＳＢ表面の平坦性を維持するため、第２コンタクト部１０の開口幅Ｄは第１コンタクト部９の開口幅Ｄと同等としたが、基板ＳＢ表面の平坦性を維持できる範囲で、第２コンタクト部１０の開口幅Ｄを第１コンタクト部９より大きくしてもよい。例えば第１コンタクト部９の離間距離Ｌ１と第２コンタクト部１０の離間距離Ｌ２の関係（Ｌ２＜Ｌ１）と、単位面積あたりの第２コンタクト部１０の合計面積を単位面積当たりの第１コンタクト部９の合計面積より大きくすることは上記と同様とし、第１コンタクト部９より第２コンタクト部１０の開口幅Ｄを例えば１．５倍程度まで大きくしてもよい。フォトリソグラフィ工程での許容度から、経験上１．５倍までの相違ならば、同条件でのエッチング加工が可能である。この場合であっても、ｐｎ接合ダイオードＤｉの接合面積の増加による逆起電力の電流の経路を増加できる。
【００７７】
以上、本実施形態では素子領域２０にｎチャネル型ＭＯＳＦＥＴ１００が配置される場合を例に説明したが、これと導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであってもよく、１つのチップにドレインを共通として２つのＭＯＳＦＥＴを配置した二次電池の保護回路用の絶縁ゲート型半導体装置であってもよく、同様の効果が得られる。
【００７８】
更に、図２に示すｎ＋型シリコン半導体基板１の下層にｐ型半導体領域を設けた、ｎチャネル型ＩＧＢＴ（(Insulated  Gate  Bipolar  Transistor）又はこれと導電型を逆にしたｐチャネル型ＩＧＢＴであっても同様に実施でき、同様の効果が得られる。
【符号の説明】
【００７９】
１    ｎ＋型シリコン半導体基板
２    ｎ−型半導体層
７    ゲート電極
８    ゲート引き出し配線
８１  引き出し部
８２  連結部
９    第１コンタクト部
１０  第２コンタクト部
２５  周辺ゲート領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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