(57)【要約】【課題】オフ電流を抑制することにより性能が向上される、ゲート信号線駆動回路、及び、それを備える表示装置の提供。【解決手段】ゲート信号線駆動回路は、信号ロー期間に応じて、ゲート信号線にロー電圧を印加するロー電圧印加スイッチング回路と、信号ハイ期間に応じて、ロー電圧印加スイッチング回路のスイッチにロー電圧を印加するロー電圧印加オフ制御回路と、を備え、ロー電圧印加オフ制御回路は、ロー電圧印加スイッチング回路のスイッチに出力する出力電圧スイッチング回路と、オン状態において出力電圧スイッチング回路の入力端にロー電圧を印加するロー電圧印加回路と、オン状態において出力電圧スイッチング回路の入力端に中間電圧を印加する中間電圧印加回路と、を備え、信号ロー期間に応じて、ロー電圧印加回路がオフされ、中間電圧印加回路はオンされ、信号ハイ期間に応じて、出力電圧スイッチング回路及びロー電圧印加回路がオンされる。【選択図】図４
2012058502.tif 000002
【特許請求の範囲】
【請求項１】
信号ハイ期間にゲート信号線にハイ電圧を印加するとともに、前記信号ハイ期間以外の期間である信号ロー期間に前記ゲート信号線にロー電圧を印加するゲート信号線駆動回路であって、
前記信号ロー期間に応じて、前記ゲート信号線に前記ロー電圧を印加するロー電圧印加スイッチング回路と、
前記信号ハイ期間に応じて、前記ロー電圧印加スイッチング回路がオフされるよう、前記ロー電圧印加スイッチング回路のスイッチに前記ロー電圧を印加するロー電圧印加オフ制御回路と、を備え、
前記ロー電圧印加オフ制御回路は、
前記ロー電圧印加スイッチング回路のスイッチに出力端が接続されている出力電圧スイッチング回路と、
前記出力電圧スイッチング回路の入力端に接続されるとともに、オン状態において前記出力電圧スイッチング回路の入力端に前記ロー電圧を印加するロー電圧印加回路と、
前記出力電圧スイッチング回路の入力端に接続されるとともに、オン状態において前記出力電圧スイッチング回路の入力端に前記ロー電圧と前記ハイ電圧の間となる中間電圧を印加する中間電圧印加回路と、を備え、
前記信号ロー期間に応じて、前記出力電圧スイッチング回路がオフされるとともに、前記ロー電圧印加回路がオフされ、前記中間電圧印加回路はオンされ、
前記信号ハイ期間に応じて、前記出力電圧スイッチング回路がオンされるとともに、前記ロー電圧印加回路がオンされ、前記中間電圧印加回路はオフされる、
ことを特徴とするゲート信号線駆動回路。
【請求項２】
前記中間電圧印加回路のスイッチは、前記出力電圧スイッチング回路の前記出力端と接続される、
ことを特徴とする請求項１に記載のゲート信号線駆動回路。
【請求項３】
前記中間電圧とは、接地電圧である、
ことを特徴とする請求項１に記載のゲート信号線駆動回路。
【請求項４】
前記ロー電圧印加回路は、前記出力電圧スイッチング回路の入力端に対して並列に接続されるとともに、それぞれオン状態において前記出力電圧スイッチング回路の入力端に前記ロー電圧を印加する２個のロー電圧印加素子を備え、
前記信号ハイ期間に応じて、前記２個のロー電圧印加素子がそれぞれオンされる、
ことを特徴とする請求項１に記載のゲート信号線駆動回路。
【請求項５】
前記ロー電圧印加スイッチング回路は、
前記ゲート信号線に対して互いに並列に接続されるとともに、それぞれオン状態に置いて前記ゲート信号線に前記ロー電圧を印加する複数のロー電圧印加スイッチング素子を備え、
前記複数のロー電圧印加スイッチング素子は、いずれか少なくとも１つが前記信号ロー期間に応じてオン状態にされるとともに、いずれか少なくとも１つが前記信号ロー期間の少なくとも一部においてオフ状態にされるよう、それぞれオンオフされる、
ことを特徴とする、請求項１に記載のゲート線駆動回路。
【請求項６】
請求項１乃至請求項５のいずれかに記載のゲート信号線駆動回路を備える表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート信号線駆動回路及びそれを備える表示装置に関する。特に、ゲート信号線駆動回路の性能向上と消費電力抑制に関する。
【背景技術】
【０００２】
従来より、例えば、液晶表示装置において、ゲート信号線を走査するゲート信号線駆動回路に備えられたシフトレジスタ回路が、表示画面の画素領域に配置される薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと記す）と同一基板上に形成される方式、すなわち、シフトレジスタ内蔵方式が採用される場合がある。従来技術に係るシフトレジスタ回路として、特許文献１及び特許文献２に記載されている。
【０００３】
ゲート信号線駆動回路に備えられたシフトレジスタ回路を構成する複数の基本回路それぞれにおいて、一フレーム期間のうち、その基本回路からゲート信号が出力されるゲート信号線のゲート走査期間（以下、信号ハイ期間と記す）にのみ、ハイ電圧がゲート信号Ｇｏｕｔとしてゲート信号線に出力され、それ以外の期間（以下、信号ロー期間と記す）は、ロー電圧がゲート信号Ｇｏｕｔとしてゲート信号線に出力される。
【０００４】
図１１は、従来技術に係るシフトレジスタ回路の基本回路の構成を、簡単に示した模式図である。シフトレジスタ回路の基本回路は、信号ロー期間に応じてゲート信号線にロー電圧を出力するロー電圧印加スイッチング素子ＳＷＡと、信号ハイ期間に応じてゲート信号線にハイ電圧を出力するハイ電圧印加スイッチング素子ＳＷＧとを、備えている。
【０００５】
ロー電圧印加スイッチング素子ＳＷＡの入力端に、ロー電圧線ＶＧＬが接続されている。対応するゲート信号線に対して信号ロー期間にロー電圧が安定して出力されるよう、信号ロー期間に応じて、ロー電圧印加スイッチング素子ＳＷＡはオンされ、ロー電圧線ＶＧＬの電圧であるロー電圧がゲート信号Ｇｏｕｔとして出力される。また、信号ハイ期間に応じて、ロー電圧印加スイッチング素子ＳＷＡはオフされる。ロー電圧印加スイッチング素子ＳＷＡのスイッチに印加される電圧をノードＮ２とする。ロー電圧印加スイッチング素子ＳＷＡがオンされている間、ノードＮ２はハイ電圧となっており、ロー電圧印加スイッチング素子ＳＷＡのスイッチにハイ電圧が印加される。また、ロー電圧印加スイッチング素子ＳＷＡがオフされている間、ノードＮ２はロー電圧となっており、ロー電圧印加スイッチング素子ＳＷＡのスイッチにロー電圧が印加される。
【０００６】
ロー電圧印加スイッチング素子ＳＷＡのスイッチに、すなわち、ノードＮ２に、信号ハイ期間に応じて、ロー電圧を供給するロー電圧印加オフ制御素子ＳＷＣが接続されている。ロー電圧印加オフ制御素子ＳＷＣの入力端にロー電圧線ＶＧＬが接続されていて、信号ハイ期間に応じて、ロー電圧印加オフ制御素子ＳＷＣはオンされ、ノードＮ２はロー電圧となり、ロー電圧印加スイッチング素子ＳＷＡのスイッチにロー電圧が印加される。また、信号ロー期間に応じて、ロー電圧印加オフ制御素子ＳＷＣはオフされる。
【０００７】
ハイ電圧印加スイッチング素子ＳＷＧの入力端に、基本クロック信号ＣＬＫが接続されている。対応するゲート信号線に対して信号ハイ期間にハイ電圧が出力されるよう、信号ハイ期間に応じて、ハイ電圧印加スイッチング素子ＳＷＧはオンされ、基本クロック信号ＣＬＫの電圧がゲート信号Ｇｏｕｔとして出力される。ここで、基本クロック信号ＣＬＫは、信号ハイ期間に、ハイ電圧となっている。また、信号ロー期間に応じて、ハイ電圧印加スイッチング素子ＳＷＧはオフされ、基本クロック信号ＣＬＫの信号を遮断し出力しない。ハイ電圧印加スイッチング素子ＳＷＧのスイッチに印加される電圧をノードＮ１とする。ハイ電圧印加スイッチング素子ＳＷＧがオンされている間、ノードＮ１はハイ電圧となっており、ハイ電圧印加スイッチング素子ＳＷＧのスイッチにハイ電圧が印加される。また、ハイ電圧印加スイッチング素子ＳＷＧがオフされている間、ノードＮ１はロー電圧となっており、ハイ電圧印加スイッチング素子ＳＷＧのスイッチにロー電圧が印加される。
【０００８】
ハイ電圧印加スイッチング素子ＳＷＧのスイッチに、すなわち、ノードＮ１に、信号ロー期間に応じて、ロー電圧を供給するハイ電圧印加オフ制御素子ＳＷＢが接続されている。ハイ電圧印加オフ制御素子ＳＷＢの入力端にロー電圧線ＶＧＬが接続されていて、信号ロー期間に応じて、ハイ電圧印加オフ制御素子ＳＷＢはオンされ、ノードＮ１はロー電圧となり、ハイ電圧印加スイッチング素子ＳＷＧのスイッチにロー電圧が印加される。また、信号ハイ期間に応じて、ハイ電圧印加オフ制御素子ＳＷＢはオフされる。ハイ電圧印加オフ制御素子ＳＷＢのスイッチに印加される電圧は、ロー電圧印加スイッチング素子ＳＷＡのスイッチに印加される電圧と電気的に接続されており、ノードＮ２である。ハイ電圧印加オフ制御素子ＳＷＢがオンされている間、上述の通り、ノードＮ２はハイ電圧となっており、ハイ電圧印加オフ制御素子ＳＷＢのスイッチにハイ電圧が印加される。
【０００９】
図１２は、従来技術に係るシフトレジスタ回路の基本回路の回路図である。ロー電圧印加スイッチング回路２１１に備えられるトランジスタＴ６が、図１１に示すロー電圧印加スイッチング素子ＳＷＡに相当している。信号ロー期間に応じて、ノードＮ２はハイ電圧に維持され、ロー電圧線ＶＧＬのロー電圧が、出力端子ＯＵＴより、ゲート信号Ｇｎとして出力される。
【００１０】
また、ハイ電圧印加スイッチング回路２１２に備えられるトランジスタＴ５が、図１１に示すハイ電圧印加スイッチング素子ＳＷＧに相当している。信号ハイ期間に応じて、ノードＮ１はハイ電圧となり、入力端子ＩＮ１より入力される基本クロック信号Ｖｎの電圧が、出力端子ＯＵＴより、ゲート信号Ｇｎとして出力される。
【００１１】
さらに、ノードＮ１ロー電圧供給回路２１３に備えられるトランジスタＴ２が、図１１に示すハイ電圧印加オフ制御素子ＳＷＢに相当している。ノードＮ２ロー電圧供給回路２１４が、図１１に示すロー電圧印加オフ制御素子ＳＷＣに相当している。ノードＮ２ロー電圧供給回路２１４に、２個のトランジスタＴ４，Ｔ７が備えられている。トランジスタＴ７のゲート（スイッチ）に、入力端子ＩＮ３が接続され、前段の基本回路より出力されるゲート信号Ｇｎ−２が入力端子ＩＮ３に入力される。トランジスタＴ７の入力端にロー電圧線ＶＧＬが、出力端にノードＮ２が、それぞれ接続されている。ゲート信号Ｇｎ−２の電圧がハイ電圧に変化するタイミングに応じて、トランジスタＴ７がオンされ、ノードＮ２はロー電圧に変化する。そして、トランジスタＴ２，Ｔ６がオフされる。トランジスタＴ４のゲート（スイッチ）にノードＮ１が、入力端にロー電圧線ＶＧＬが、出力端にノードＮ２が、それぞれ接続されている。信号ハイ期間に応じて、ノードＮ１がハイ電圧に変化するのに伴い、トランジスタＴ４がオンされ、ノードＮ２はロー電圧に維持される。
【００１２】
すなわち、信号ロー期間に応じて、ノードＮ１はロー電圧に、ノードＮ２はハイ電圧に維持され、信号ハイ期間に応じて、ノードＮ１はハイ電圧に、ノードＮ２はロー電圧に変化する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００７−９５１９０号公報
【特許文献２】特開２００８−１２２９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
信号ロー期間に応じて、トランジスタＴ４のゲートにノードＮ１のロー電圧が、トランジスタＴ７にゲート信号Ｇｎ−２のロー電圧が、印加されて、２個のトランジスタＴ４，Ｔ７は、ともにオフされる。２個のトランジスタＴ４，Ｔ７がオフされている間も、実際には、２個のトランジスタＴ４，Ｔ７はそれぞれ完全にオフされておらず、２個のトランジスタＴ４，Ｔ７それぞれに小量の電流が流れている。これをオフ電流と呼んでいる。
【００１５】
２個のトランジスタＴ４，Ｔ７にオフ電流が流れると、ノードＮ２がハイ電圧より低下してしまう。特に、２個のトランジスタＴ４，Ｔ７いずれかの閾値電圧Ｖｔｈが低い場合や、シフトレジスタ回路が高温下で駆動される場合に、ノードＮ２の電圧低下は大きくなる。ノードＮ２が電圧低下すると、２個のトランジスタＴ２，Ｔ６それぞれが十分にオンされなくなる。トランジスタＴ６が十分にオンされない場合、信号ロー期間に応じて、出力端子ＯＵＴよりロー電圧がゲート信号Ｇｎとして安定的に出力されない。また、トランジスタＴ２が十分にオンされない場合、信号ロー期間に応じて、ノードＮ１をロー電圧に安定的に維持出来ない。これらにより、出力端子ＯＵＴより、所望のゲート信号Ｇｎが出力されないこととなり、ゲート信号線駆動回路としての性能が低下する。
【００１６】
また、２個のトランジスタＴ４，Ｔ７いずれかにオフ電流が流れることにより、消費電力が増加する。さらに、２個のトランジスタＴ４，Ｔ７いずれかにオフ電流が流れることにより、保持容量Ｃ３に蓄えられる電荷が放電され、ノードＮ２は電圧低下する。信号ロー期間に応じて、ノードＮ２はハイ電圧に維持されるので、トランジスタＴ３を介して、周期的に、基本クロック信号Ｖｎ＋４より、保持容量Ｃ３に電荷が供給され、ノードＮ２がハイ電圧に高められる。この際にも、消費電流が増加する。
【００１７】
本発明は、このような課題を鑑みて、オフ電流を抑制することにより性能が向上される、ゲート信号線駆動回路、及び、それを備える表示装置の提供にある。
【課題を解決するための手段】
【００１８】
（１）上記課題を解決するために、本発明に係るゲート信号線駆動回路は、信号ハイ期間にゲート信号線にハイ電圧を印加するとともに、前記信号ハイ期間以外の期間である信号ロー期間に前記ゲート信号線にロー電圧を印加するゲート信号線駆動回路であって、前記信号ロー期間に応じて、前記ゲート信号線に前記ロー電圧を印加するロー電圧印加スイッチング回路と、前記信号ハイ期間に応じて、前記ロー電圧印加スイッチング回路がオフされるよう、前記ロー電圧印加スイッチング回路のスイッチに前記ロー電圧を印加するロー電圧印加オフ制御回路と、を備え、前記ロー電圧印加オフ制御回路は、前記ロー電圧印加スイッチング回路のスイッチに出力端が接続されている出力電圧スイッチング回路と、前記出力電圧スイッチング回路の入力端に接続されるとともに、オン状態において前記出力電圧スイッチング回路の入力端に前記ロー電圧を印加するロー電圧印加回路と、前記出力電圧スイッチング回路の入力端に接続されるとともに、オン状態において前記出力電圧スイッチング回路の入力端に前記ロー電圧と前記ハイ電圧の間となる中間電圧を印加する中間電圧印加回路と、を備え、前記信号ロー期間に応じて、前記出力電圧スイッチング回路がオフされるとともに、前記ロー電圧印加回路がオフされ、前記中間電圧印加回路はオンされ、前記信号ハイ期間に応じて、前記出力電圧スイッチング回路がオンされるとともに、前記ロー電圧印加回路がオンされ、前記中間電圧印加回路はオフされる、ことを特徴とする。
【００１９】
（２）上記（１）に記載のゲート信号線駆動回路であって、前記中間電圧印加回路のスイッチは、前記出力電圧スイッチング回路の前記出力端と接続されていてもよい。
【００２０】
（３）上記（１）に記載のゲート信号線駆動回路であって、前記中間電圧とは、接地電圧であってもよい。
【００２１】
（４）上記（１）に記載のゲート信号線駆動回路であって、前記ロー電圧印加回路は、前記出力電圧スイッチング回路の入力端に対して並列に接続されるとともに、それぞれオン状態において前記出力電圧スイッチング回路の入力端に前記ロー電圧を印加する２個のロー電圧印加素子を備え、前記信号ハイ期間に応じて、前記２個のロー電圧印加素子がそれぞれオンされてもよい。
【００２２】
（５）上記（１）に記載のゲート信号線駆動回路であって、前記ロー電圧印加スイッチング回路は、前記ゲート信号線に対して互いに並列に接続されるとともに、それぞれオン状態に置いて前記ゲート信号線に前記ロー電圧を印加する複数のロー電圧印加スイッチング素子を備え、前記複数のロー電圧印加スイッチング素子は、いずれか少なくとも１つが前記信号ロー期間に応じてオン状態にされるとともに、いずれか少なくとも１つが前記信号ロー期間の少なくとも一部においてオフ状態にされるよう、それぞれオンオフされてもよい。
【００２３】
（６）本発明に係る表示装置は、上記（１）乃至上記（５）のいずれかに記載のゲート信号線駆動回路を備える表示装置であってもよい。
【発明の効果】
【００２４】
本発明により、オフ電流を抑制することにより性能が向上される、ゲート信号線駆動回路、及び、それを備える表示装置が提供される。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態に係る液晶表示装置の全体斜視図である。
【図２】本発明の実施形態に係る液晶表示装置に備えられるＴＦＴ基板の等価回路の概念図である。
【図３】本発明の実施形態に係るシフトレジスタ回路のブロック図である。
【図４】本発明の第１の実施形態に係るシフトレジスタ回路の基本回路の回路図である。
【図５】本発明の第１の実施形態に係るシフトレジスタ回路の基本回路に係る入力信号、ノード、ゲート信号の電圧の時間変化を示す図である。
【図６】本発明の第２の実施形態に係るシフトレジスタ回路の基本回路の回路図である。
【図７】本発明の第３の実施形態に係るシフトレジスタ回路の基本回路の回路図である。
【図８】本発明の第３の実施形態に係る２対の交流電圧線の電圧の時間変化を示す図である。
【図９】本発明の第４の実施形態に係るシフトレジスタ回路の基本回路の一部を示す回路図である。
【図１０】本発明の実施形態に係る他の一例を示す液晶表示装置に備えられたＴＦＴ基板の等価回路の概念図である。
【図１１】従来技術に係るシフトレジスタ回路の基本回路の構成を示す模式図である。
【図１２】従来技術に係るシフトレジスタ回路の基本回路の一例を示す回路図である。
【発明を実施するための形態】
【００２６】
［第１の実施形態］
本発明の第１の実施形態に係る表示装置は、たとえば、ＩＰＳ（In-Plane Switching）方式の液晶表示装置である。図１は、当該実施形態に係る液晶表示装置の全体斜視図である。後述するゲート信号線１０５、映像信号線１０７、画素電極１１０、コモン電極１１１、及び、ＴＦＴ１０９などが配置されるＴＦＴ基板１０２と、当該ＴＦＴ基板１０２に対向し、カラーフィルタが設けられるフィルタ基板１０１と、当該両基板に挟まれる領域に封入される液晶材料と、ＴＦＴ基板１０２のフィルタ基板１０１側と反対側に接して位置するバックライト１０３と、を含んで構成されている。
【００２７】
図２は、ＴＦＴ基板１０２の等価回路の概念図である。図２において、ＴＦＴ基板１０２には、ゲート信号線駆動回路１０４に接続された多数のゲート信号線１０５が、互いに等間隔をおいて図中横方向に延びている。
【００２８】
ゲート信号線駆動回路１０４に、シフトレジスタ制御回路１１４と、シフトレジスタ回路１１２が備えられており、シフトレジスタ制御回路１１４は、シフトレジスタ回路１１２に対して、後述する制御信号１１５を出力している。
【００２９】
シフトレジスタ回路１１２に、複数のゲート信号線１０５それぞれに対応して、後述する基本回路１１３が複数備えられている。例えば、ゲート信号線１０５が８００本存在しているとき、同じく、基本回路１１３が８００個、シフトレジスタ回路１１２に備えられている。シフトレジスタ制御回路１１４から入力される制御信号１１５により、各基本回路１１３は、一フレーム期間のうち、対応するゲート走査期間（信号ハイ期間）にはハイ電圧となり、それ以外の期間（信号ロー期間）にはロー電圧となるゲート信号を、対応するゲート信号線１０５に出力している。
【００３０】
また、データ駆動回路１０６に接続される多数の映像信号線１０７が互いに等間隔をおいて図中縦方向に延びている。そして、これらゲート信号線１０５及び映像信号線１０７により碁盤状に並ぶ画素領域がそれぞれ区画されている。また、各ゲート信号線１０５と平行にコモン信号線１０８が図中横方向に延びている。
【００３１】
ゲート信号線１０５及び映像信号線１０７により区画される各画素領域の隅には、ＴＦＴ１０９が形成されており、映像信号線１０７と画素電極１１０に接続されている。また、ＴＦＴ１０９のゲート電極は、ゲート信号線１０５と接続されている。各画素領域には、画素電極１１０に対向してコモン電極１１１が形成されている。
【００３２】
なお、図２には、ゲート信号線駆動回路１０４とデータ駆動回路１０６は、別個の回路として示されているが、ゲート信号線駆動回路１０４及びデータ駆動回路１０６は、ワンチップに集積されたコントローラドライバＩＣであってもよい。
【００３３】
以上の回路構成において、各画素回路のコモン電極１１１にコモン信号線１０８を介して基準電圧が印加される。また、ゲート信号線１０５によりＴＦＴ１０９のゲート電極にゲート電圧が選択的に印加されることにより、ＴＦＴ１０９を流れる電流が制御される。ゲート電極に選択的にゲート電圧が印加されたＴＦＴ１０９を通じて、映像信号線１０７に供給された映像信号の電圧が選択的に、画素電極１１０に印加される。これにより、画素電極１１０とコモン電極１１１との間に電位差が生じ、液晶分子の配向などを制御し、それにより、バックライト１０３からの光を遮蔽の度合を制御し、画像を表示することとなる。
【００３４】
図２では、簡単の説明のために、シフトレジスタ回路１１２は、図２の左片側にのみ図示されているが、実際には、シフトレジスタ回路１１２の基本回路１１３は、表示領域の左右両側に配置され、例えば、ゲート信号線１０５が８００本あるとすると、両側にそれぞれ複数配置された基本回路１１３によって、例えば、右側の基本回路１１３は奇数番目の信号線に、左側の基本回路１１３は偶数番目の信号線に、それぞれゲート信号を供給している。
【００３５】
図３は、シフトレジスタ回路１１２のブロック図である。シフトレジスタ回路１１２に備えられる複数の基本回路１１３のうち、奇数番目の基本回路１１３が図３の右側に、偶数番目の基本回路１１３が図３の左側に配置され、それぞれの基本回路１１３は、図３の中央に位置する表示領域１２０に、ゲート信号を出力している。図３には、ｎ番目の基本回路が、基本回路１１３―ｎとして記されている。
【００３６】
シフトレジスタ制御回路１１４がシフトレジスタ回路１１２へ出力する制御信号１１５が、図３の右側に位置する奇数番目の基本回路１１３と、図３の左側に位置する偶数番目の基本回路１１３とに、それぞれ入力される。奇数番目の基本回路１１３に、４相の互いに位相の異なる基本クロック信号Ｖｎ，Ｖｎ＋２，Ｖｎ＋４，Ｖｎ＋６、ハイ電圧線ＶＧＨ、ロー電圧線ＶＧＬ、補助信号ＶＳＴ１などが入力される。同様に、偶数番目の基本回路１１３に、４相の互いに位相の異なる基本クロック信号Ｖｎ＋１，Ｖｎ＋３，Ｖｎ＋５，Ｖｎ＋７、ハイ電圧線ＶＧＨ、ロー電圧線ＶＧＬ、補助信号ＶＳＴ２などが入力される。
【００３７】
図３に示す基本回路１１３それぞれに、図の基本回路１１３―１に示される通り、５個の入力端子ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４、ＩＮ５と、１個の出力端子ＯＵＴが備えられ、さらに、ハイ電圧線ＶＧＨ、ロー電圧線ＶＧＬがそれぞれ接続されている。
【００３８】
ｎ番目の基本回路１１３―ｎの入力端子ＩＮ１，ＩＮ２について説明する。ｎ番目の基本回路１１３―ｎにおいて、基本クロック信号Ｖｎ，Ｖｎ＋４が、それぞれ、入力端子ＩＮ１，ＩＮ２に入力される。ここで、４相からなる２組の基本クロック信号が接続されており、ｎの値を変化させた場合であっても、Ｖｎ＋８＝Ｖｎ＝Ｖｎ−８などとすればよい。
【００３９】
ｎ番目の基本回路１１３―ｎの出力端子ＯＵＴから出力されるゲート信号をＧｎと定義する。ｎ番目の基本回路１１３―ｎの入力端子ＩＮ３には、ｎ−２番目の基本回路１１３―（ｎ−２）のゲート信号Ｇｎ−２が、同じく入力端子ＩＮ４には、ｎ＋４番目の基本回路１１３―（ｎ＋４）のゲート信号Ｇｎ＋４が、それぞれ、入力される。なお、１番目の基本回路１１３―１及び２番目の基本回路１１３―２の入力端子ＩＮ３には、対応するゲート信号がないため、補助信号ＶＳＴ１，ＶＳＴ２が、それぞれ、入力される。同様に、７９７番目の基本回路１１３−７９７、７９８番目の基本回路１１３−７９８、７９９番目の基本回路１１３―７９９及び８００番目の基本回路１１３―８００の入力端子ＩＮ４には、８０１番目のダミー回路のゲート信号Ｇ８０１、８０２番目のダミー回路のゲート信号Ｇ８０２、８０３番目のダミー回路のゲート信号Ｇ８０３、及び８０４番目のダミー回路のゲート信号Ｇ８０４が、それぞれ入力され、８０１番目及び８０３番目のダミー回路の入力端子ＩＮ４には補助信号ＶＳＴ１が、８０２番目及び８０４番目のダミー回路の入力端子ＩＮ４には補助信号ＶＳＴ２が、それぞれ、入力される。
【００４０】
さらに、ｎ番目の基本回路１１３―ｎの入力端子ＩＮ５に、ｎが奇数の場合は補助信号ＶＳＴ１が、ｎが偶数の場合は補助信号ＶＳＴ２が入力される。
【００４１】
図４は、当該実施形態に係るシフトレジスタ回路１１２のｎ番目の基本回路１１３―ｎの回路図である。入力端子ＩＮ５に入力される補助信号ＶＳＴは、ｎが奇数の場合は補助信号ＶＳＴ１が、ｎが偶数の場合は補助信号ＶＳＴ２を表している。
【００４２】
当該実施形態に係る基本回路１１３と、図１２に示す従来技術に係る基本回路との主な相違点は、ノードＮ２ロー電圧供給回路１４（ロー電圧印加オフ制御回路）の構成にある。図１２に示すノードＮ２ロー電圧供給回路２１４において、２個のトランジスタＴ４，Ｔ７の入力端が、ともに、ロー電圧線ＶＧＬに接続されている。これに対して、図４に示す当該実施形態に係るノードＮ２ロー電圧供給回路１４は、ノードＮ２に出力端が接続されている出力電圧スイッチング回路と、出力電圧スイッチング回路の入力端に対して並列に接続される中間電圧印加回路とロー電圧印加回路と、を備えている。
【００４３】
出力電圧スイッチング回路は、ノードＮ２に対して並列に接続される２個のトランジスタＴ４，Ｔ７を備える。出力電圧スイッチング回路の入力端、すなわち、トランジスタＴ４，Ｔ７の入力端に印加される電圧を、ノードＮ４とする。中間電圧印加回路はトランジスタＴＬ１を、ロー電圧印加回路はトランジスタＴＬ２を、それぞれ備えている。
【００４４】
トランジスタＴ７のゲート（スイッチ）に、入力端子ＩＮ３が接続され、ｎ−２番目の基本回路１１３―（ｎ−２）のゲート信号Ｇｎ−２が入力端子ＩＮ３に入力される。トランジスタＴＬ１の入力端は中間電圧線に、出力端はノードＮ４に、ゲートはノードＮ２に、それぞれ接続されている。トランジスタＴＬ２の入力端はロー電圧線ＶＧＬに、出力端はノードＮ４に、ゲートはノードＮ１に、それぞれ接続されている。
【００４５】
ここで、中間電圧線の電圧は、ハイ電圧線ＶＧＨのハイ電圧と、ロー電圧線ＶＧＬのロー電圧の間の電圧である、中間電圧である。特に、中間電圧は、接地電圧ＧＮＤであるのが望ましい。図４には、中間電圧線の電圧が、接地電圧ＧＮＤとして示されている。
【００４６】
なお、図１２に示す従来技術に係る基本回路と同様に、図４に示す当該実施形態に係る基本回路１１３において、ロー電圧印加スイッチング回路１１に備えられるトランジスタＴ６が、図１１に示すロー電圧印加スイッチング素子ＳＷＡに相当している。ハイ電圧印加スイッチング回路１２に備えられるトランジスタＴ５が、図１１に示すハイ電圧印加スイッチング素子ＳＷＧに相当している。ノードＮ１ロー電圧供給回路１３（ハイ電圧印加オフ制御回路）に備えられるトランジスタＴ２が、図１１に示すハイ電圧印加オフ制御素子ＳＷＢに相当している。ノードＮ２ロー電圧供給回路１４が、図１１に示すロー電圧印加オフ制御素子ＳＷＣに相当している。
【００４７】
図５は、当該実施形態に係るｎ番目の基本回路１１３―ｎのノードＮ１，Ｎ２，Ｎ４の時間的な変化を、入力信号である基本クロック信号と、近傍の基本回路のゲート信号とともに示したものである。ノードＮ２について、ハイ電圧がＨと、ロー電圧がＬと示されている。同様に、ノードＮ４について、中間電圧がＧＮＤと、ロー電圧がＬと示されている。
【００４８】
以下、図５に示す各信号の時間変化とともに、基本回路１１３の駆動方法について説明する。信号ロー期間に応じて、ノードＮ１はロー電圧に、ノードＮ２はハイ電圧に維持されている。トランジスタＴＬ１のゲートに、ノードＮ２のハイ電圧が印加され、トランジスタＴＬ１はオン状態で維持される。トランジスタＴＬ１がオン状態となっている間、ノードＮ４が中間電圧線と電気的に接続され、中間電圧線の接地電圧ＧＮＤがノードＮ４に印加される。すなわち、ノードＮ４は接地電圧ＧＮＤに維持される。また、トランジスタＴＬ２のゲートに、ノードＮ１のロー電圧が印加され、トランジスタＴＬ２はオフ状態で維持される。トランジスタＴ７のゲートに印加されるｎ−２番目の基本回路１１３―（ｎ−２）のゲート信号Ｇｎ−２は、このとき、ロー電圧であり、トランジスタＴ７はオフ状態に維持される。トランジスタＴ４のゲートに、ノードＮ１のロー電圧が印加され、トランジスタＴ４はオフ状態で維持される。
【００４９】
ノードＮ２がハイ電圧に維持されていることにより、２個のトランジスタＴ２，Ｔ６はそれぞれオン状態に維持される。トランジスタＴ６がオン状態に維持されることにより、出力端子ＯＵＴより、ロー電圧がゲート信号Ｇｎとして出力される。トランジスタＴ２がオン状態に維持されることにより、ノードＮ１がロー電圧に維持される。ノードＮ１がロー電圧に維持されることにより、トランジスタＴ５はオフ状態に維持される。
【００５０】
トランジスタＴ１は、ゲートと入力端が接続されるダイオード接続をしている。トランジスタＴ１のゲート及び入力端に、入力端子ＩＮ３が接続されている。トランジスタＴ１の出力端に、ノードＮ１が接続されている。
【００５１】
図５に示す期間Ｐ１に、ｎ−２番目の基本回路１１３―（ｎ−２）のゲート信号Ｇｎ−２がハイ電圧となり、期間Ｐ１に、トランジスタＴ１，Ｔ７がオン状態となる。トランジスタＴ７がオン状態となることにより、ノードＮ２がノードＮ４と電気的に接続され、ノードＮ２が、ノードＮ４の接地電圧ＧＮＤに変化する。また、トランジスタＴ１がオン状態となることにより、ノードＮ１がゲート信号Ｇｎ−２のハイ電圧と電気的に接続され、ノードＮ１がハイ電圧に変化する。ノードＮ１がハイ電圧となるタイミングに応じて、トランジスタＴ４がオン状態となり、トランジスタＴ４が、ノードＮ２が接地電圧ＧＮＤに変化するのを、さらに早める。
【００５２】
トランジスタＴＬ１のゲートにはノードＮ２が接続されており、ノードＮ２が接地電圧ＧＮＤに変化するタイミングに応じて、トランジスタＴＬ１がオフされる。また、トランジスタＴＬ２のゲートにはノードＮ１が接続されており、ノードＮ１がハイ電圧に変化するタイミングに応じて、トランジスタＴＬ２がオンされる。トランジスタＴＬ２がオン状態となることにより、ノードＮ４がロー電圧線ＶＧＬのロー電圧と電気的に接続され、ノードＮ４がロー電圧に変化する。ノードＮ４がロー電圧に変化するのに伴い、２個のトランジスタＴ４，Ｔ７を介して、ノードＮ２がロー電圧に変化する。よって、図５に示す通り、期間Ｐ１に、ノードＮ１はハイ電圧に、ノードＮ２，Ｎ４はロー電圧に、変化している。
【００５３】
ノードＮ２がロー電圧に変化するタイミングに応じて、トランジスタＴ２，Ｔ６はそれぞれオフされる。トランジスタＴ６がオフされることにより、出力端子ＯＵＴは、ロー電圧線ＶＧＬと電気的に遮断される。トランジスタＴ２がオフされることにより、ノードＮ１は、ロー電圧線ＶＧＬと電気的に遮断される。ノードＮ１がハイ電圧に変化するタイミングに応じて、トランジスタＴ５はオンされる。トランジスタＴ５がオンされることにより、入力端子ＩＮ１に入力される基本クロック信号Ｖｎが、出力端子ＯＵＴより出力される。
【００５４】
図５に示す期間Ｐ２に、ｎ−２番目の基本回路１１３―（ｎ−２）のゲート信号Ｇｎ−２がロー電圧となり、トランジスタＴ１，Ｔ７はオフされる。トランジスタＴ１がオフされた後も、ノードＮ１はハイ電圧で維持され、トランジスタＴ５はオン状態で維持される。期間Ｐ２において、基本クロック信号Ｖｎはハイ電圧となっているので、信号ハイ期間である期間Ｐ２に、出力端子ＯＵＴより、ハイ電圧となるゲート信号Ｇｎが出力される。
【００５５】
トランジスタＴ７がオフされた後も、ノードＮ１はハイ電圧に維持されており、２個のトランジスタＴ４，ＴＬ２はともに、オン状態で維持される。２個のトランジスタＴ４，ＴＬ２を介して、ノードＮ２は、ロー電圧線ＶＧＬと電気的に接続されており、ノードＮ２はロー電圧に維持される。
【００５６】
ここで、実際には、トランジスタＴ１に、閾値電圧Ｖｔｈが存在するために、期間Ｐ１において、ノードＮ１は、ゲート信号Ｇｎ−２のハイ電圧から、トランジスタＴ１の閾値電圧Ｖｔｈを減じた電圧となってしまう。この電圧では、信号ハイ期間である期間Ｐ２において、トランジスタＴ５を十分にオンすることが出来ない場合もあり得るので、ハイ電圧印加スイッチング回路１２には、昇圧容量Ｃ１がトランジスタＴ５と並列に接続されている。期間Ｐ２になると、ゲート信号Ｇｎ−２がロー電圧に変化し、トランジスタＴ１がオフされるが、ノードＮ１はハイ電圧に維持され、トランジスタＴ５はオン状態に維持される。期間Ｐ２には、出力端子ＯＵＴに、入力端子ＩＮ１に入力される基本クロック信号Ｖｎのハイ電圧が印加され、昇圧容量Ｃ１の容量カップリングにより、ノードＮ１は更に高電圧に昇圧される。これは、ブートストラップ電圧と呼ばれている。期間Ｐ２において、図５に示す通り、ノードＮ１は、ハイ電圧より高いブートストラップ電圧となっている。
【００５７】
図５に示す期間Ｐ３に、基本クロック信号Ｖｎはオフ電圧に変化するが、昇圧容量Ｃ１により、ノードＮ１はハイ電圧に維持され、３個のトランジスタＴ５，Ｔ４，ＴＬ２はともに、オン状態で維持される。よって、期間Ｐ３においても、基本クロック信号Ｖｎが、出力端子ＯＵＴより出力され、ノードＮ２はロー電圧に維持され、２個のトランジスタＴ２，Ｔ６はともに、オフ状態で維持される。
【００５８】
図４に示す通り、トランジスタＴ９の入力端にロー電圧線ＶＧＬが、出力端にノードＮ１が、ゲートに入力端子ＩＮ４が、それぞれ接続されている。入力端子ＩＮ４に、ｎ＋４番目の基本回路１１３―（ｎ＋４）のゲート信号Ｇｎ＋４が入力される。
【００５９】
図５に示す通り、期間Ｐ４に、ゲート信号Ｇｎ＋４がハイ電圧となるので、期間Ｐ４に、トランジスタＴ９はオンされ、ロー電圧線ＶＧＬのロー電圧がノードＮ１に印加される。ノードＮ１がロー電圧に変化するタイミングに応じて、３個のトランジスタＴ５，Ｔ４，ＴＬ２はそれぞれ、オフされる。
【００６０】
図４に示す通り、ロー電圧線ＶＧＬとハイ電圧線ＶＧＨの間には、保持容量Ｃ３及びトランジスタＴ３が直列に接続されている。トランジスタＴ３の出力端と保持容量Ｃ３の正極は、ノードＮ２に接続されている。また、保持容量のＣ３の負極にはロー電圧線ＶＧＬが、トランジスタＴ３の入力端にはハイ電圧線ＶＧＨが、それぞれ接続されている。トランジスタＴ３のゲートに入力端子ＩＮ２が接続され、入力端子ＩＮ２に基本クロック信号Ｖｎ＋４が入力される。
【００６１】
図５に示す通り、期間Ｐ４に、基本クロック信号Ｖｎ＋４がハイ電圧となるので、期間Ｐ４に、トランジスタＴ３はオンされ、ノードＮ２がハイ電圧に変化する。同時に、保持容量Ｃ３がハイ電圧に充電される。ノードＮ２がハイ電圧に変化するタイミングに応じて、トランジスタＴＬ１はオンされ、ノードＮ４が中間電圧線の接地電圧ＧＮＤに変化する。
【００６２】
期間Ｐ１，Ｐ２，Ｐ３において、ノードＮ１はハイ電圧に、ノードＮ２はロー電圧に、ノードＮ４はロー電圧に維持されているが、期間Ｐ４に、ノードＮ１はロー電圧に、ノードＮ２はハイ電圧に、ノードＮ４は中間電圧に、それぞれ変化する。
【００６３】
その後、期間Ｐ５に、基本クロック信号Ｖｎ＋４がロー電圧となり、トランジスタＴ３がオフされた後も、保持容量Ｃ３によりノードＮ２の電圧はハイ電圧で維持される。さらに、基本クロック信号Ｖｎ＋４は周期的にハイ電圧となり、保持容量Ｃ３を周期的に充電し続けるので、ノードＮ２の電圧は安定的にハイ電圧に維持されることとなる。よって、期間Ｐ５以降も、ノードＮ１はロー電圧に、ノードＮ２はハイ電圧に、ノードＮ４は中間電圧に、それぞれ維持される。
【００６４】
さらに、図１２に示す従来技術に係る基本回路と同様に、図４に示すｎ番目の基本回路１１３―ｎに、トランジスタＴ３と並列に、トランジスタＴ１０が備えられている。トランジスタＴ１０のゲートには、入力端子ＩＮ５が接続され、上述の補助信号ＶＳＴが入力端子ＩＮ５に入力される。トランジスタＴ３が定期的にオンされることにより保持容量Ｃ３を周期的に充電し続けることに加えて、補助信号ＶＳＴがハイ電圧になる毎に、トランジスタＴ１０がオンされ、これによっても、保持容量Ｃ３は充電される。
【００６５】
ここで、補助信号ＶＳＴとは、上述の通り、ｎが奇数の場合は補助信号ＶＳＴ１が、ｎが偶数の場合は補助信号ＶＳＴ２を表している。よって、ｎが奇数となるｎ番目の基本回路１１３−ｎは、補助信号ＶＳＴ１がハイ電圧になるタイミングで、また、ｎが偶数となるｎ番目の基本回路１１３−ｎは、補助信号ＶＳＴ２がハイ電圧になるタイミングで、それぞれ、一斉に、基本回路１１３にそれぞれ備えられたＴ１０により、保持容量Ｃ３は充電される。補助信号ＶＳＴを、１フレーム期間において、表示領域に書き込む期間以外の時間である帰線期間などにおいて、ハイ電圧にすることにより、信号オフ期間に応じて、より安定的にノードＮ２をハイ電圧に維持することが出来る。
【００６６】
以上が、当該実施形態に係るｎ番目の基本回路１１３−ｎの構成と駆動方法の説明である。図１２に示す従来技術に係る基本回路及び図４に示す当該実施形態に係るｎ番目の基本回路１１３−ｎにおいて、ともに、信号ロー期間に応じて、２個のトランジスタＴ４，Ｔ７はオフされている。図１２に示す従来技術に係る基本回路において、２個のトランジスタＴ４，Ｔ７がオフ状態に維持されている間、２個のトランジスタＴ４，Ｔ７の入力端にはロー電圧線ＶＧＬのロー電圧が、出力端にはノードＮ２のハイ電圧が印加されている。すなわち、２個のトランジスタＴ４，Ｔ７それぞれの入力端と出力端の間には、ハイ電圧とロー電圧の電位差が印加されている。これに対して、当該実施形態に係るｎ番目の基本回路１１３−ｎにおいて、２個のトランジスタＴ４，Ｔ７がオフ状態に維持されている間、２個のトランジスタＴ４，Ｔ７の入力端にはノードＮ４の接地電圧ＧＮＤが、出力端にはノードＮ２のハイ電圧が印加されている。すなわち、２個のトランジスタＴ４，Ｔ７それぞれの入力端と出力端の間には、ハイ電圧と接地電圧ＧＮＤとの電位差が印加されており、従来技術に係る基本回路と比較して、入力端と出力端の間に印加される電圧は軽減されている。
【００６７】
２個のトランジスタＴ４，Ｔ７それぞれの入力端と出力端との間に印加される電圧が軽減されることにより、信号ロー期間に応じて、２個のトランジスタＴ４，Ｔ７がオフされている間に流れるオフ電流が抑制される。オフ電流が抑制されることにより、ノードＮ２がハイ電圧より低下することが抑制され、ノードＮ２がより安定的にハイ電圧に維持される。その結果、ゲート線駆動回路として性能が向上する。
【００６８】
さらに、２個のトランジスタＴ４，Ｔ７に流れるオフ電流が抑制されることにより、消費電力が抑制される。さらに、２個のトランジスタＴ４，Ｔ７に流れるオフ電流が抑制されることにより、オフ電流に起因する保持容量Ｃ３に蓄えられる電荷の放電が抑制され、ノードＮ２をハイ電圧に維持するためにかかる消費電力も抑制される。特に、中間電圧を接地電圧ＧＮＤとすることにより、２個のトランジスタＴ４，Ｔ７にオフ電流が流れる場合にあっても、中間電圧を維持するために必要な電源を要しないので、消費電力がさらに抑制される。
【００６９】
図１２に示す従来技術に係る基本回路において、信号ハイ期間に応じて、トランジスタＴ７がオンされると、ノードＮ２のハイ電圧から、ロー電圧線ＶＧＬのロー電圧へ電流が流れる。その際に、ロー電圧線ＶＧＬをロー電圧に維持するために、ロー電圧線ＶＧＬの電源は電力を消費する。これに対して、図４に示す当該実施形態に係るｎ番目の基本回路１１３−ｎにおいて、トランジスタＴ７の入力端に接続されるノードＮ４は、中間電圧に維持されており、信号ロー期間に応じて、トランジスタＴ７がオンされ、ノードＮ２から中間電圧線へ電流が流れる。特に、中間電圧を接地電圧ＧＮＤとすることにより、この電流が流れる際に、中間電圧を維持するために必要な電源を要しないので、消費電力がさらに抑制される。
【００７０】
さらに、当該実施形態に係る２個のトランジスタＴ４，Ｔ７は、それぞれの閾値電圧Ｖｔｈの正シフトが抑制される。信号ハイ期間に応じて、２個のトランジスタＴ４，Ｔ７はオンされ、２個のトランジスタＴ４，Ｔ７はオンされている間、ゲートにはハイ電圧が、入力端及び出力端にはロー電圧が印加されるので、閾値電圧Ｖｔｈが正側にシフトする。すなわち、閾値電圧Ｖｔｈが正シフトする。特に、トランジスタＴ４は、期間Ｐ１，Ｐ２，Ｐ３に、閾値電圧Ｖｔｈが正シフトする。これに対して、信号ロー期間に応じて、２個のトランジスタＴ４，Ｔ７はオフされ、２個のトランジスタＴ４，Ｔ７はオフされている間、ゲートにはロー電圧が印加され、閾値電圧Ｖｔｈが負側にシフトする。すなわち、閾値電圧Ｖｔｈが負シフトする。
【００７１】
図１２に示す従来技術に係る基本回路において、２個のトランジスタＴ４，Ｔ７がオフされている間、２個のトランジスタＴ４，Ｔ７の出力端にはハイ電圧となるノードＮ２が印加され、入力端にはロー電圧線ＶＧＬのロー電圧が印加される。これに対して、図４に示す当該実施形態に係るｎ番目の基本回路１１３−ｎにおいて、２個のトランジスタＴ４，Ｔ７がオフされている間、２個のトランジスタＴ４，Ｔ７の出力端には同様にハイ電圧となるノードＮ２が印加され、入力端には、従来技術に係る場合と異なり、ロー電圧より高い電圧である中間電圧が印加される。トランジスタＴ４，Ｔ７の入力端に、ゲートに印加されるノードＮ１のロー電圧より高い電圧が印加されることにより、閾値電圧Ｖｔｈの負シフトはより大きくなり、２個のトランジスタＴ４，Ｔ７がオンされる間に生じる閾値電圧Ｖｔｈの正シフトをより打ち消し、全体として、２個のトランジスタＴ４，Ｔ７の閾値電圧Ｖｔｈの正シフトが抑制される。
【００７２】
２個のトランジスタＴ４，Ｔ７は、それぞれの閾値電圧Ｖｔｈの正シフトが抑制されることにより、２個のトランジスタＴ４，Ｔ７の素子としての駆動能力が向上し、より安定的にノードＮ２にロー電圧を供給することが出来る。その結果、ゲート線駆動回路として性能がさらに向上する。
【００７３】
なお、前述の通り、トランジスタＴ１はダイオード接続されている。トランジスタＴ１がダイオード接続されていることにより、トランジスタＴ１がオフされている間、トランジスタＴ１に流れるオフ電流が抑制される。トランジスタＴ１がオフされている間、トランジスタＴ１のゲート及び入力端にはロー電圧が印加される。信号ロー期間に応じて、ノードＮ１はロー電圧に維持されている。すなわち、信号ロー期間に応じて、トランジスタＴ１の入力端及び出力端は、ともにロー電圧が印加されており、入力端と出力端の間に電位差はほとんど生じておらず、オフ電流はほとんど流れてない。トランジスタＴ１に流れるオフ電流が抑制されることにより、信号オフ期間に応じて、ノードＮ１が安定的にロー電圧に維持される。その結果、ゲート線駆動回路として性能がさらに向上する。
【００７４】
たとえ、２個のトランジスタＴ４，Ｔ７がオフされている間に、２個のトランジスタＴ４，Ｔ７いずれかにオフ電流が流れる場合であっても、図１２に示す従来技術に係る基本回路と異なり、ノードＮ２は、たかだか中間電圧までしか低下しない。よって、オフ電流が流れてしまう場合であっても、ノードＮ２はより高い電圧に維持され、トランジスタＴ２，Ｔ６をより制御することが出来る。
【００７５】
図４に示す当該実施形態に係るｎ番目の基本回路１１３−ｎは、信号ロー期間に応じて、ノードＮ２がハイ電圧に維持されるために、保持容量Ｃ３が備えられている。本発明により、２個のトランジスタＴ４，Ｔ７に流れるオフ電流が抑制され、ノードＮ２が安定的に維持されるため、保持容量Ｃ３のサイズを小さくすることが出来る。同様に、２個のトランジスタＴ４，Ｔ７に流れるオフ電流が抑制されるので、信号ハイ期間に応じて、ノードＮ２をハイ電圧に変化させるために設けられるトランジスタＴ３，Ｔ１０に高い性能が必要なくなり、トランジスタＴ３，Ｔ１０のサイズを小さくすることが出来る。これにより、ゲート線駆動回路の省スペース化が実現される。ゲート線駆動回路が、表示画面の額縁領域に設けられる場合、狭額縁化が実現される。
【００７６】
［第２の実施形態］
本発明の第２の実施形態に係る表示装置は、第１の実施形態に係る表示装置と、基本的には同じ構成をしている。第１の実施形態に係る表示装置との主な違いは、シフトレジスタ回路１１２の基本回路１１３に備えられるノードＮ２ロー電圧供給回路１４（ロー電圧印加オフ制御回路）の構成にある。
【００７７】
図６は、当該実施形態に係るシフトレジスタ回路１１２のｎ番目の基本回路１１３―ｎの回路図である。図６に示す当該実施形態に係るノードＮ２ロー電圧供給回路１４は、図４に示す第１の実施形態に係るノードＮ２ロー電圧供給回路１４と同様に、ノードＮ２に出力端が接続されている出力電圧スイッチング回路と、出力電圧スイッチング回路の入力端に対して並列に接続される中間電圧印加回路とロー電圧印加回路と、を備える。
【００７８】
出力電圧スイッチング回路は、ノードＮ２に対して並列に接続される２個のトランジスタＴ４，Ｔ７を備える。出力電圧スイッチング回路の入力端に印加される電圧は、ノードＮ４である。中間電圧印加回路はトランジスタＴＬ１を備えている。図４に示す第１の実施形態と異なり、ロー電圧印加回路は、ノードＮ４に対して並列に接続される２個のトランジスタＴＬ２，ＴＬ３を、備えている。トランジスタＴＬ３のゲート（スイッチ）に入力端子ＩＮ３が、出力端にロー電圧線ＶＧＬが、それぞれ接続されている。当該実施形態に係るｎ番目の基本回路１１３−ｎの駆動方法は、図５に示す第１の実施形態に係る駆動方法と同じである。
【００７９】
図５に示す期間Ｐ１に、ｎ−２番目の基本回路１１３―（ｎ−２）のゲート信号Ｇｎ−２がハイ電圧となり、期間Ｐ１に、トランジスタＴ１，Ｔ７がオン状態となるとともに、トランジスタＴＬ３もオン状態となる。トランジスタＴ７がオン状態となることにより、ノードＮ２がノードＮ４と電気的に接続し、ノードＮ２がノードＮ４の電圧へ変化する。その際、トランジスタＴＬ３がオン状態となることにより、ノードＮ４がロー電圧線ＶＧＬのロー電圧と電気的に接続され、ノードＮ４が接地電圧ＧＮＤからロー電圧に変化するので、第１の実施形態と比較して、より早急に、ノードＮ２がロー電圧に変化する。トランジスタＴＬ２がオンされるタイミングに先駆けて、トランジスタＴＬ３がオンされるので、より早急に、ノードＮ４が接地電圧ＧＮＤからロー電圧に変化するからである。また、トランジスタＴＬ２がオンされた後、ノードＮ４に対して並列される２個のトランジスタＴＬ２，ＴＬ３が、ノードＮ４をロー電圧へ変化させるので、１個のトランジスタＴＬ２が変化させる第１の実施形態と比較して、さらに、より早急にノードＮ４がロー電圧へ変化する。その結果、ノードＮ２が、より早急にロー電圧へ変化する。その結果、ゲート線駆動回路として性能がさらに向上する。
【００８０】
[第３の実施形態]
本発明の第３の実施形態に係る表示装置は、第２の実施形態に係る表示装置と、基本的には同じ構成をしている。第２の実施形態に係る表示装置との主な違いは、シフトレジスタ回路１１２の基本回路１１３の構成にある。
【００８１】
図７は、当該実施形態に係るシフトレジスタ回路１１２のｎ番目の基本回路１１３―ｎの回路図である。図６に示す第２の実施形態に係るｎ番目の基本回路１１３―ｎとの主な相違点として、第２の実施形態に係る基本回路１１３において、ロー電圧印加スイッチング回路１１には、ロー電圧印加スイッチング素子ＳＷＡに相当するトランジスタＴ６が１個備えられているところ、本実施形態に係る基本回路１１３には、ロー電圧印加スイッチング回路１１に、２個の並列に接続されたトランジスタＴ６，Ｔ６Ａが備えられている。同様に、第２の実施形態に係るノードＮ１ロー電圧供給回路１３（ハイ電圧印加オフ制御回路）に、ハイ電圧印加オフ制御素子ＳＷＢに相当するトランジスタＴ２が１個備えられているところ、本実施形態に係るノードＮ１ロー電圧供給回路１３（ハイ電圧印加オフ制御回路）に、２個の並列に接続されたトランジスタＴ２，Ｔ２Ａが備えられている。
【００８２】
また、図７に示すｎ番目の基本回路１１３―ｎには、さらに、２対の交流電圧線が入力される。ノードＮ２は、制御スイッチング素子となるトランジスタＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４を介して、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂに接続されている。また、トランジスタＴ２，Ｔ２Ａの入力端には、もう１対の交流電圧線ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂそれぞれに接続されて、トランジスタＴ２，Ｔ２Ａの出力端は、ともにノードＮ１と接続されている。同様に、トランジスタＴ６，Ｔ６Ａの入力端には、この１対の交流電圧線ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂそれぞれに接続されて、トランジスタＴ６，Ｔ６Ａの出力端は、ともに出力端子ＯＵＴと接続されている。
【００８３】
トランジスタＴＡ１，ＴＡ３のゲートに、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂそれぞれが接続されている。ノードＮ２は、制御スイッチング素子となるトランジスタＴＡ１，ＴＡ３を介して、それぞれ、ノードＮ２Ａ，Ｎ２Ｂと接続されている。
【００８４】
トランジスタＴＡ４，ＴＡ２のゲートに、同様に、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂそれぞれが接続されている。トランジスタＴＡ２を介して、交流電圧線ＶＧＬ＿ＡＣ１とノードＮ２Ａが、また、トランジスタＴＡ４を介して、交流電圧線ＶＧＬ＿ＡＣ１ＢとノードＮ２Ｂが、それぞれ接続されている。
【００８５】
トランジスタＴ２，Ｔ２Ａのゲートに、それぞれ、ノードＮ２Ａ，Ｎ２Ｂが、同様に、トランジスタＴ６，Ｔ６Ａのゲートに、それぞれ、ノードＮ２Ａ，Ｎ２Ｂが、接続されている。
【００８６】
図８は、２対の交流電圧線の電圧の時間変化を示す図である。横軸方向は時間を表し、縦軸方向には、２対の交流電圧線それぞれのハイ電圧（Ｈ）とロー電圧（Ｌ）が表されている。図に示す通り、この２対の交流電圧線の電圧は、交互にハイ電圧とロー電圧になるよう周期的に変化している。
【００８７】
図８に示す通り、交流電圧線ＶＧＬ＿ＡＣ１に係るそれぞれの期間を、Ｐ１Ａ，Ｐ２Ａ，Ｐ３Ａ，・・・と、交流電圧線ＶＧＬ＿ＡＣ１Ｂに係るそれぞれの期間を、Ｐ１Ｂ，Ｐ２Ｂ，Ｐ３Ｂ，・・・と、図に示す時刻を、それぞれｔ１，ｔ２と、定義する。図８に示す通り、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂは、ともに、ハイ電圧である期間が、ロー電圧である期間よりも長くなっている。例えば、交流電圧線ＶＧＬ＿ＡＣ１において、ハイ電圧である期間Ｐ１Ａ，Ｐ３Ａ，・・・は、ロー電圧である期間Ｐ２Ａ，Ｐ４Ａ，・・・よりも、長くなっている。そして、１対の交流電圧線ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂは、それぞれ、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂの逆位相となっている。
【００８８】
それゆえ、例えば、期間Ｐ１Ｂにおいてロー電圧である交流電圧線ＶＧＬ＿ＡＣ１Ｂは、時刻ｔ１に、ハイ電圧に変化する。その後、期間Ｐ１Ａにおいてハイ電圧である交流電圧線ＶＧＬ＿ＡＣ１は、時刻ｔ２に、ロー電圧に変化する。すなわち、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂそれぞれには、ハイ電圧となっている各期間において、ロー電圧からハイ電圧に変化してしばらくの期間、そして、ハイ電圧からロー電圧に変化する直前のしばらくの期間、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂがともにハイ電圧となっている重なりの期間が存在している。
【００８９】
以下、ノードＮ２Ａ，Ｎ２Ｂの変化について、図８に示す時間変化に従って説明する。期間Ｐ１Ｂにおいて、交流電圧線ＶＧＬ＿ＡＣ１はハイ電圧であるので、トランジスタＴＡ１はオンされ、また、交流電圧線ＶＧＬ＿ＡＣ１Ｂはロー電圧であるので、トランジスタＴＡ２はオフされており、ノードＮ２ＡはノードＮ２と電気的に接続している。また、期間Ｐ１Ｂにおいて、交流電圧線ＶＧＬ＿ＡＣ１はハイ電圧であるので、トランジスタＴＡ４はオンされ、また、交流電圧線ＶＧＬ＿ＡＣ１Ｂはロー電圧であるので、トランジスタＴＡ３はオフされており、ノードＮ２Ｂはロー電圧に保たれている。
【００９０】
時刻ｔ１に、交流電圧線ＶＧＬ＿ＡＣ１Ｂがロー電圧からハイ電圧に、変化する。これにより、トランジスタＴＡ３はオンされ、ノードＮ２ＢがノードＮ２と電気的に接続される。また、交流電圧線ＶＧＬ＿ＡＣ１Ｂがハイ電圧に変化したことにより、オン状態であるトランジスタＴＡ４を介して、ノードＮ２Ｂはロー電圧からハイ電圧に変化する。これら２点により、ノードＮ２ＢもノードＮ２と同じハイ電圧に変化する。そして、このとき、ノードＮ２は、ノードＮ２ＡとノードＮ２Ｂの両方と電気的に接続している。
【００９１】
時刻ｔ２に、交流電圧線ＶＧＬ＿ＡＣ１がハイ電圧からロー電圧に、変化する。これにより、トランジスタＴＡ１はオフされ、ノードＮ２ＡはノードＮ２と電気的に遮断される。また、交流電圧線ＶＧＬ＿ＡＣ１がロー電圧に変化したことにより、オン状態であるトランジスタＴＡ２を介して、Ｎ２Ａはハイ電圧からロー電圧に変化する。
【００９２】
以上述べたように、交流電圧線ＶＧＬ＿ＡＣ１がハイ電圧のとき、ノードＮ２ＡがノードＮ２と電気的に接続しており、信号ロー期間に応じてハイ電圧となり、トランジスタＴ２，Ｔ６はオン状態となる。このとき、交流電圧線ＶＧＬ＿ＡＣ１と逆位相となっている交流電圧線ＶＧＬ＿ＡＣ２はロー電圧であり、トランジスタＴ２，Ｔ６は、それぞれ、ノードＮ１及び出力端子ＯＵＴに、交流電圧線ＶＧＬ＿ＡＣ２のロー電圧を印加する。また、交流電圧線ＶＧＬ＿ＡＣ１がロー電圧のとき、ノードＮ２ＡはノードＮ２と電気的に遮断され、ノードＮ２Ａはロー電圧となり、トランジスタＴ２，Ｔ６はオフ状態となる。
【００９３】
同様に、交流電圧線ＶＧＬ＿ＡＣ１Ｂがハイ電圧のとき、ノードＮ２ＢがノードＮ２と電気的に接続しており、信号ロー期間に応じてハイ電圧となり、トランジスタＴ２Ａ，Ｔ６Ａはオン状態となる。このとき、交流電圧線ＶＧＬ＿ＡＣ１Ｂと逆位相となっている交流電圧線ＶＧＬ＿ＡＣ２Ｂはロー電圧であり、トランジスタＴ２Ａ，Ｔ６Ａは、それぞれ、ノードＮ１及び出力端子ＯＵＴに、交流電圧線ＶＧＬ＿ＡＣ２Ｂのロー電圧を印加する。また、交流電圧線ＶＧＬ＿ＡＣ１Ｂがロー電圧のとき、ノードＮ２ＢはノードＮ２と電気的に遮断され、ノードＮ２Ｂはロー電圧となり、トランジスタＴ２Ａ，Ｔ６Ａはオフ状態となる。
【００９４】
制御スイッチング素子となるトランジスタＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４、及び、交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂによって、ノードＮ２Ａ及びノードＮ２Ｂが、ノードＮ２と電気的に接続するか否かが制御される。ノードＮ２と電気的に遮断されている時には、ロー電圧に維持されていたノードＮ２Ａが、ノードＮ２と電気的に接続される際に、ノードＮ２Ａはロー電圧からハイ電圧に変化するように制御されるために、ノードＮ２Ｂと電気的に接続しているノードＮ２が、さらにノードＮ２Ａとも電気的に接続する際に生じるノードＮ２の電圧の低下を抑制することが出来る。ノードＮ２ＢがノードＮ２と電気的に接続する際も、同様である。
【００９５】
このように、ロー電圧印加スイッチング回路１１及びノードＮ１ロー電圧供給回路１３に、それぞれ複数のトランジスタを備えることにより、本来、１個のトランジスタのゲートに、長時間、ハイ電圧が印加されていたところ、１個のトランジスタのゲートにハイ電圧が印加される時間を、それぞれ複数のトランジスタに、それぞれ分担させることが出来ている。これにより、スイッチング素子の劣化への時間を遅らせることができ、また、長寿命化を実現させることが出来ている。
【００９６】
そして、本実施形態に係る基本回路１１３において、その複数のトランジスタの駆動切り替え時に生じるノードＮ２の低下を抑制することが出来ており、このような基本回路１１３に、本発明に係るノードＮ２ロー電圧供給回路１４を備えることにより、ノードＮ２の電圧の安定化の効果はさらに高まることとなる。その結果、ゲート線駆動回路として性能がさらに向上する。なお、本実施形態に係るノードＮ２ロー電圧供給回路１４として、図７には、図６に示す第２の実施形態に係るノードＮ２ロー電圧供給回路１４と同じ回路が示されている。しかし、これに限られることはなく、図４に示す第１の実施形態に係るノードＮ２ロー電圧供給回路１４など、本発明に係るノードＮ２ロー電圧供給回路１４であればよい。
【００９７】
以上、本実施形態に係る基本回路１１３において、ロー電圧印加スイッチング回路１１及びノードＮ１ロー電圧供給回路１３それぞれに、２個のスイッチング素子が並列に接続される場合について説明した。しかし、ともに２個のスイッチング素子が並列に接続される必要はなく、ロー電圧印加スイッチング回路１１及びノードＮ１ロー電圧供給回路１３のいずれかにのみ、２個のスイッチング素子が備えられていてもよい。また、ここでは、基本クロック信号が４相となっているものについて説明したが、５相以上の基本クロック信号についても適用できる。
【００９８】
さらに、図７に示す基本回路１１３においては、ロー電圧印加スイッチング回路１１及びノードＮ１ロー電圧供給回路１３それぞれに、２個のトランジスタが並列に備えられているが、２個に限定されることはない。３個、４個とさらに、増加させてもよい。その場合、それぞれのノードに対応して接続される３対、４対の交流電圧線とさらに、増加させることとなる。トランジスタにハイ電圧が印加される時間を、さらに多くのトランジスタで分担することとなり、１個当たりのトランジスタにハイ電圧が印加される時間を、さらに軽減させることが出来る。
【００９９】
[第４の実施形態]
本発明の第４の実施形態に係る表示装置は、第１乃至第３のいずれかの実施形態に係る表示装置と、基本的には同じ構成をしている。第１乃至第３のいずれかの実施形態に係る表示装置との主な違いは、シフトレジスタ回路１１２の基本回路１１３に備えられるトランジスタＴ１の構造にある。
【０１００】
図９は、当該実施形態に係るシフトレジスタ回路１１２のｎ番目の基本回路１１３−ｎの一部を示す回路図である。図４、図６及び図７にそれぞれ示す第１乃至第３の実施形態に係るトランジスタＴ１はダイオード接続されており、トランジスタＴ１のゲート及び入力端が入力端子ＩＮ３に接続されている。これに対して、図９に示す当該実施形態に係るトランジスタＴ５のゲートは入力端子ＩＮ３に、入力端はハイ電圧線ＶＧＨに接続されている。
【０１０１】
トランジスタＴ１が図９に示す構造をとることにより、期間Ｐ１にトランジスタＴ１がオンされる際、ロー電圧に維持されていたノードＮ１が、より早急にハイ電圧へ変化する。トランジスタＴ１の入力端には、ハイ電圧線ＶＧＨのハイ電圧が印加されているからである。
【０１０２】
また、以上、本発明の実施形態に係るシフトレジスタ回路１１２において、図３に示す通り、表示領域１２０の両側にそれぞれ複数の基本回路１１３が配置される場合について説明したが、例えば、表示領域１２０の片側に配置される場合、また、その他の場合であっても、本発明が適用されることは言うまでもない。
【０１０３】
さらに、以上、本発明の実施形態に係る表示装置において、図２に示すＩＰＳ方式の液晶表示装置について説明しているが、本発明に係る表示装置は、ＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等、その他の駆動方式の液晶表示装置であってもよいし、有機ＥＬ表示装置など、他の表示装置であってもよい。図１０は、ＶＡ方式及びＴＮ方式の液晶表示装置に備えられるＴＦＴ基板１０２の等価回路の概念図である。ＶＡ方式及びＴＮ方式の液晶表示装置には、コモン電極１１１がＴＦＴ基板１０２と対向するフィルタ基板１０１に設けられている。
【符号の説明】
【０１０４】
１１  ロー電圧印加スイッチング回路、１２  ハイ電圧印加スイッチング回路、１３  ノードＮ１ロー電圧供給回路、１４  ノードＮ２ロー電圧供給回路、１５  ノードＮ１ハイ電圧供給回路、１０１  フィルタ基板、１０２  ＴＦＴ基板、１０３  バックライト、１０４  ゲート信号線駆動回路、１０５  ゲート信号線、１０６  データ駆動回路、１０７  映像信号線、１０８  コモン信号線、１０９  ＴＦＴ、１１０  画素電極、１１１  コモン電極、１１２  シフトレジスタ回路、１１３  基本回路、１１４  シフトレジスタ制御回路、１１５  制御信号、１２０  表示領域、２１１  ロー電圧印加スイッチング回路、２１２  ハイ電圧印加スイッチング回路、２１３  ノードＮ１ロー電圧供給回路、２１４  ノードＮ２ロー電圧供給回路、Ｃ１  昇圧容量、Ｃ３  保持容量、ＣＬＫ  基本クロック信号、Ｇｎ，Ｇｏｕｔ  ゲート信号、ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４，ＩＮ５  入力端子、Ｎ１，Ｎ２，Ｎ２Ａ，Ｎ２Ｂ，Ｎ４  ノード、ＯＵＴ  出力端子、ＳＷＡ  ロー電圧印加スイッチング素子、ＳＷＢ  ハイ電圧印加オフ制御素子、ＳＷＣ  ロー電圧印加オフ制御素子、ＳＷＧ  ハイ電圧印加スイッチング素子、ＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４，Ｔ１，Ｔ２，Ｔ２Ａ，Ｔ４，Ｔ５，Ｔ６，Ｔ６Ａ，Ｔ９，Ｔ１０，ＴＬ１，ＴＬ２，ＴＬ３  トランジスタ、ＶＧＨ  ハイ電圧線、ＶＧＬ  ロー電圧線、ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂ，ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂ  交流電圧線、Ｖｎ  基本クロック信号、ＶＳＴ，ＶＳＴ１，ＶＳＴ２  補助信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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