(57)【要約】【課題】ＭＯＳトランジスタにおける基板電位をソース領域及びドレイン領域とは異なる電位にすることができ、かつ基板電位の浮きを防止できる半導体装置を提供する。【解決手段】ゲート電極１７に対してチャネル長方向の位置であってチャネル幅方向でドレイン領域１１ｄ，１１ｄに挟まれた位置のＮ型ウェル５によって基板電位用領域１１ｂが形成されている。基板電位用領域１１ｂ、基板電位用領域１１ｂよりも濃いＮ型不純物濃度をもつ基板電位用コンタクト領域９ｂが形成されている。基板電位用コンタクト領域９ｂは、基板電位用領域１１ｂとドレイン領域１１ｄのＰＮ接合が所望のＰＮ接合耐圧を得ることができる寸法Ｌでドレイン領域１１ｄとは間隔をもって配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層に互いに間隔をもって形成された第２導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域の間の半導体層に形成された第１導電型のチャネル領域と、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、をもつＭＯＳトランジスタを備えた半導体装置において、
前記ゲート電極に対してチャネル長方向の位置であってチャネル幅方向で前記ソース領域に挟まれた位置又は前記ドレイン領域に挟まれた位置の前記半導体層で形成された第１導電型の基板電位用領域と、
前記基板電位用領域よりも濃い第１導電型不純物濃度で前記基板電位用領域に形成された第１導電型の基板電位用コンタクト領域と、を備え、
前記基板電位用コンタクト領域は、前記基板電位用領域と前記ソース領域又は前記ドレイン領域のＰＮ接合が所望のＰＮ接合耐圧を得ることができる寸法で前記ソース領域又は前記ドレイン領域とは間隔をもって前記基板電位用領域に配置されていることを特徴とする半導体装置。
【請求項２】
前記基板電位用コンタクト領域は前記ソース領域及び前記ドレイン領域に対して少なくとも０.１μｍ以上の間隔をもって配置されている請求項１に記載の半導体装置。
【請求項３】
前記ソース領域、前記ドレイン領域及び前記基板電位用コンタクト領域は、互いに異なる電位に接続される請求項１又は２に記載の半導体装置。
【請求項４】
上方から見て、前記半導体層の表面における前記基板電位用領域は前記ゲート電極に隣接している請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
上方から見て、前記半導体層の表面における前記基板電位用領域は前記ゲート電極とは間隔をもっており、前記基板電位用領域と前記ゲート電極との間に前記ソース領域の一部分又は前記ドレイン領域の一部分が配置されている請求項１から３のいずれか一項に記載の半導体装置。
【請求項６】
前記基板電位用領域及び前記基板電位用コンタクト領域は、チャネル幅方向で前記ソース領域に挟まれる位置及び前記ドレイン領域に挟まれる位置の両方に設けられている請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
前記ＭＯＳトランジスタは、チャネル長方向に複数の前記ソース領域及び前記ドレイン領域が交互に配置されたドライバトランジスタである請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、
前記出力ドライバは請求項７に記載のドライバトランジスタで構成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、第１導電型の半導体層に互いに間隔をもって形成された第２導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域の間の半導体層に形成された第１導電型のチャネル領域と、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、をもつＭＯＳトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタとしてドライバトランジスタと呼ばれるトランジスタが知られている。ＭＯＳトランジスタで、チャネル幅（Ｗ）が大きく出力電流の大きいトランジスタがドライバトランジスタと一般的に呼ばれる。
図８は、従来のドライバトランジスタを説明するための概略的な平面図及び断面図である。断面図は平面図のＸ−Ｘ位置での断面である。
【０００３】
Ｐ型シリコン基板１０１表面にドライバトランジスタ形成位置を画定するためのＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜１０３が形成されている。ドライバトランジスタ形成位置のシリコン基板１０１にＮ型ウェル１０５が形成されている。Ｎ型ウェル１０５にＰ型不純物拡散層からなる複数のソース領域１０７ｓ及びドレイン領域１０７ｄが形成されている。ソース領域１０７ｓとドレイン領域１０７ｄは互いに間隔をもって交互に配置されている。
【０００４】
ソース領域１０７ｓ、ドレイン領域１０７ｄ間のＮ型ウェル１０５上に、ゲート絶縁膜１０９を介して、ポリシリコンからなるゲート電極１１１が形成されている。ゲート電極１１１は複数のソース領域１０７ｓ、ドレイン領域１０７ｄ間の位置にそれぞれ形成されている。図８では、ゲート電極１１１が４本の場合を示しているが、チャネル幅を大きく設計する理由からゲート電極１１１は数十本以上用いられるのが一般的である。
【０００５】
Ｎ型ウェル１０５に、ソース領域１０７ｓ及びドレイン領域１０７ｄの形成位置を囲んでＮ型不純物拡散層からなる基板電位用コンタクト領域１０７ｂが形成されている。基板電位用コンタクト領域１０７ｂは基板電位、すなわちＮ型ウェル１０５の電位を取り出すためのものである。
【０００６】
ソース領域１０７ｓ、ドレイン領域１０７ｄ、ゲート電極１１１及び基板電位用コンタクト領域１０７ｂの形成領域を含んでシリコン基板１上全面に層間絶縁膜（図示は省略）が形成されている。ソース領域１０７ｓ上にコンタクト１１３ｓが形成されている。ドレイン領域１０７ｄ上にコンタクト１１３ｄが形成されている。基板電位用コンタクト領域１０７ｂ上にコンタクト１１３ｂが形成されている。図示しない領域でゲート電極１１１上にコンタクトが形成されている。これらのコンタクトは導電性材料で形成されている。
【０００７】
複数のソース領域１０７ｓには所定の同一電位が供給される。複数のドレイン領域１０７ｄには所定の同一電位が供給される。複数のゲート電極１１１には所定の同一電位が供給される。基板電位用コンタクト領域１０７ｂには、ソース領域１０７ｓと同じ電位、ドレイン領域１０７ｄと同じ電位、又はソース領域１０７ｓ及びドレイン領域１０７ｄとは別の電位が供給される。
【０００８】
図８に示したように、ゲート電極１１１の両側にソース領域１０７ｓとドレイン領域１０７ｄが交互に配置されているのがドライバトランジスタの特徴である。ドライバトランジスタがオンすると、図８の断面図に示されるように、矢印の向きに電流が流れる。つまり１つのソース領域１０７ｓ及びドレイン領域１０７ｄが両側のゲート電極１１１に対して機能することになり、小面積で大電流を流すレイアウトが可能となる。
【０００９】
ここで基板電位用コンタクト領域１０７ｂの役割について考える。基板電位用コンタクト領域１０７ｂはＮ型ウェル１０５に所定の電位を与えるために配置されている。この従来例では、基板電位用コンタクト領域１０７ｂ及びＮ型ウェル１０５に接地電位（ゼロボルト電位）を与える場合について説明する。
基板電位用コンタクト領域１０７ｂに接地電位が与えられた場合、理想的には基板電位用コンタクト領域１０７ｂ及びＰＮ型ウェル１０５の全てが接地電位になるはずである。しかし、現実のドライバトランジスタでは次に説明する現象が発生する。
【００１０】
先に説明したように、ドライバトランジスタは大電流を流す必要性からチャネル幅が極めて大きく、例えばチャネル幅が１０万μｍ（マイクロメートル）以上の長さで設計される場合もある。その場合、チャネル幅方向（図８では紙面縦方向）が大きくなるだけでなく、チャネル長方向（図８では紙面横方向）も大きくなり、その結果、ドライバトランジスタのレイアウト範囲が巨大化する。
【００１１】
ドライバトランジスタのレイアウト範囲が大きくなった場合、インパクトイオン化の基板電流の影響で、基板電位用コンタクト領域１０７ｂから距離が離れた位置で基板電位が理想状態から外れることが知られている。これはＮ型ウェル１０５の抵抗値が大きいことが主な原因である。
【００１２】
図９は、従来のドライバトランジスタの不具合を説明するための概略的な平面図及び断面図である。平面図では、便宜上、ドライバトランジスタ形成位置の基板電位用コンタクト領域１０７ｂのみが図示されている。
インパクトイオン化の基板電流の影響で、図９に示すように、Ｎ型ウェル１０５の基板抵抗１１５が大きいために基板電位用コンタクト領域１０７ｂから離れた位置で基板電位が浮き上がってしまう。この現象は基板電位用コンタクト領域１０７ｂから最も離れた部分、すなわち、ドライバトランジスタ形成位置の中央部付近で最も顕著になる。
【００１３】
基板電位の固定が不完全で基板電位が上昇すると、ソース電位と基板電位が順方向電位になり、電流が流れることでドライバトランジスタ内の寄生バイポーラトランジスタが動作を開始して、ソース、ドレイン間に大電流が一気に流れ、ドライバトランジスタは熱的破壊を起こす。
【００１４】
この寄生バイポーラトランジスタによる熱的破壊現象はトランジスタにとっては致命的な不具合である。この場合、素子の破壊のみでなくＩＣ（Integrated Circuit）からの発火や発煙の危険性があり、重大事故に発展する虞れがある。したがって、寄生バイポーラトランジスタが決して動作しないような対処が必須となる。
寄生バイポーラトランジスタの動作を抑制するためのいくつかの方法が知られているが、トランジスタ構造を変えずに対処する方法として、回路レイアウトによる対策が挙げられる。その例を説明する。
【００１５】
図１０は、従来のドライバトランジスタの他の例を説明するための概略的な平面図及び断面図である。断面図は平面図のＹ−Ｙ位置での断面である。図１０を参照して、基板電位用コンタクト領域をドライバトランジスタの内部にも作り込む方法（例えば特許文献１を参照。）を説明する。
【００１６】
図１０に示すように、ドライバトランジスタ形成位置の中央部のソース領域を１０７ｓ−１，１０７ｓ−２のように２つに分け、その間の領域に基板電位用コンタクト領域１０７ｂ−１を追加する。これにより、ドライバトランジスタ形成位置の周縁部から距離の離れた中央部でも基板電位の浮きが抑えられ、その結果、寄生バイポーラが動作しにくくなる。
【００１７】
図１１は、従来のドライバトランジスタのさらに他の例を説明するための概略的な平面図及び断面図である。断面図は平面図のＺ−Ｚ位置での断面である。寄生バイポーラトランジスタの動作を抑制する別の方法として、図１１を参照して、基板電位用コンタクト領域をソース領域の内部にも作り込む方法（例えば特許文献２を参照。）を説明する。
【００１８】
図１１に示すように、ソース領域１０７ｓの一部分に基板電位用コンタクト領域１０７ｂ−２が形成されている。図１０に示した従来技術との違いは、本来のソース領域１０７ｓ（Ｐ型拡散層領域）と基板電位用コンタクト領域１０７ｂ−２（Ｎ型拡散層領域）が接している点にある。このようにＮ型拡散層領域とＰ型拡散層領域が同じ領域内に隣接して形成されたソースを「バッティングソース」と呼ぶ。
【００１９】
基板電位用コンタクト領域１０７ｂ−２は、コンタクト１１３ｂを介して、ソース領域１０７ｓ及びコンタクト１１３ｓが電気的に接続されるメタル配線層（図示は省略）に接続される。すなわち、ソース領域１０７ｓと基板電位用コンタクト領域１０７ｂ，１０７ｂ−２は同電位にされる。
基板電位用コンタクト領域１０７ｂ−２上に形成されるコンタクト１１３ｂは、基板電位用コンタクト領域１０７ｂ−２上からソース領域１０７ｓ上にまたがって形成されることもある（例えば特許文献３，４，５を参照。）。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかし、図１０に示された従来技術は、ドライバトランジスタ形成位置の内部に基板電位用コンタクト領域１０７ｂ−１を追加するので、レイアウト面積が大きくなるという問題があった。これは、元々大きなレイアウト面積を占有するドライバトランジスタが更に大きなレイアウト面積を必要とすることを意味し、チップ面積の増大、ひいてはチップ単価の上昇につながるという問題があった。
【００２１】
図１１に示された従来技術は、Ｐ型不純物拡散層からなるソース領域１０７ｓとＮ型不純物拡散層からなる基板電位用コンタクト領域１０７ｂ−２が隣接しているので、この部分におけるＰＮ接合耐圧が低い。したがって、ソース領域１０７ｓと基板電位用コンタクト領域１０７ｂ−２に互いに異なる電位を供給することができないという問題があった。ここでは基板電位用コンタクト領域１０７ｂ−２がソース領域１０７ｓに配置されている場合について説明したが、基板電位用コンタクト領域がドレイン領域に配置されている場合にも同様の問題が生じる。
【００２２】
本発明は、ＭＯＳトランジスタにおける基板電位をソース領域及びドレイン領域とは異なる電位にすることができ、かつ基板電位の浮きを防止することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明にかかる半導体装置は、第１導電型の半導体層に互いに間隔をもって形成された第２導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域の間の半導体層に形成された第１導電型のチャネル領域と、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、をもつＭＯＳトランジスタを備えた半導体装置であって、上記ゲート電極に対してチャネル長方向の位置であってチャネル幅方向で上記ソース領域に挟まれた位置又は上記ドレイン領域に挟まれた位置の上記半導体層で形成された第１導電型の基板電位用領域と、上記基板電位用領域よりも濃い第１導電型不純物濃度で上記基板電位用領域に形成された第１導電型の基板電位用コンタクト領域と、を備え、上記基板電位用コンタクト領域は、上記基板電位用領域と上記ソース領域又は上記ドレイン領域のＰＮ接合が所望のＰＮ接合耐圧を得ることができる寸法で上記ソース領域又は上記ドレイン領域とは間隔をもって上記基板電位用領域に配置されているものである。
ここで、第１導電型はＰ型又はＮ型を意味し、第２導電型は第１導電型とは逆導電型のＮ型又はＰ型を意味する。また、基板電位用領域に対してチャネル幅方向に位置するゲート電極下の半導体層もチャネル領域と定義する。
本発明の半導体装置において、第１導電型の基板電位用領域と第２導電型のソース領域又はドレイン領域によってＰＮ接合が形成される。導電性材料からなるコンタクトが接触される基板電位用コンタクト領域はソース領域及びドレイン領域とは間隔をもって基板電位用領域に配置される。基板電位用コンタクト領域は、コンタクトとの接触抵抗を低減するために、ある一定以上の第１導電型不純物濃度を要求される。これに対し、基板電位用領域にはコンタクトを接触させる必要がないので、基板電位用領域の第１導電型不純物濃度は、ソース領域又はドレイン領域の第２導電型不純物濃度に対して、所望のＰＮ接合耐圧を得ることができる濃度であればよい。
また、基板電位用領域及び基板電位用コンタクト領域は、ゲート電極に対してチャネル長方向の位置であって、チャネル幅方向でソース領域に挟まれた位置又はドレイン領域に挟まれた位置に配置される。すなわち、基板電位用領域及び基板電位用コンタクト領域はゲート電極の近傍に配置される。
【００２４】
本発明の半導体装置において、上記基板電位用コンタクト領域は上記ソース領域及び上記ドレイン領域に対して少なくとも０.１μｍ以上の間隔をもって配置されている例を挙げることができる。基板電位用コンタクト領域とソース領域及びドレイン領域の間隔には、平面方向での寸法のみならず、半導体層の深さ方向の寸法など、あらゆる方向の寸法が含まれる。
【００２５】
また、上記ソース領域、上記ドレイン領域及び上記基板電位用コンタクト領域は、互いに異なる電位に接続される例を挙げることができる。ただし、基板電位用コンタクト領域は、ソース領域又はドレイン領域のいずれかと同一電位に接続されてもよい。
【００２６】
本発明の半導体装置において、上方から見て、上記半導体層の表面における上記基板電位用領域は、上記ゲート電極に隣接してもよいし、上記ゲート電極とは間隔をもっていてもよい。半導体層の表面で基板電位用領域がゲート電極とは間隔をもっている場合、基板電位用領域とゲート電極の間にはソース領域の一部分又はドレイン領域の一部分が配置されている。
【００２７】
また、本発明の半導体装置において、上記基板電位用領域及び上記基板電位用コンタクト領域は、上記ゲート電極に対してチャネル長方向の位置であってチャネル幅方向で上記ソース領域に挟まれる位置及び上記ドレイン領域に挟まれる位置の両方に設けられているようにしてもよい。
【００２８】
本発明の半導体装置において、上記ＭＯＳトランジスタの一例は、チャネル長方向に複数の上記ソース領域及び上記ドレイン領域が交互に配置されたドライバトランジスタである。ただし、本発明の半導体装置におけるＭＯＳトランジスタは、ドライバトランジスタに限定されるものではなく、通常のＭＯＳトランジスタ、例えば一対のソース領域及びドレイン領域と１本のゲート電極を備えたＭＯＳトランジスタであってもよい。
【００２９】
本発明の半導体装置が適用される半導体装置の一例として、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置を挙げることができる。その半導体装置において、上記出力ドライバは本発明の半導体装置のＭＯＳトランジスタからなるドライバトランジスタで構成される。
ただし、本発明が適用される半導体装置はこれに限定されるものではなく、半導体層に互いに間隔をもって形成された第２導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域の間の半導体層に形成された第１導電型のチャネル領域と、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、をもつＭＯＳトランジスタを備えた半導体装置であれば、本発明を適用できる。
【発明の効果】
【００３０】
本発明の半導体装置は、半導体層に互いに間隔をもって形成された第２導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域の間の半導体層に形成された第１導電型のチャネル領域と、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、をもつＭＯＳトランジスタを備えた半導体装置において、ゲート電極に対してチャネル長方向の位置であってチャネル幅方向でソース領域に挟まれた位置又はドレイン領域に挟まれた位置の半導体層で形成された第１導電型の基板電位用領域と、基板電位用領域よりも濃い第１導電型不純物濃度で基板電位用領域に形成された第１導電型の基板電位用コンタクト領域と、を備えているようにした。さらに、基板電位用コンタクト領域は、基板電位用領域とソース領域又はドレイン領域のＰＮ接合が所望のＰＮ接合耐圧を得ることができる寸法でソース領域又はドレイン領域とは間隔をもって基板電位用領域に配置されているようにした。
本発明の半導体装置では、基板電位用領域に、基板電位用領域とソース領域又はドレイン領域のＰＮ接合が所望のＰＮ接合耐圧を得ることができる寸法でソース領域又はドレイン領域とは間隔をもって基板電位用コンタクト領域が配置されているので、本発明の半導体装置はＭＯＳトランジスタにおける基板電位をソース領域及びドレイン領域とは異なる電位にすることができる。
さらに、本発明の半導体装置では、基板電位をとるための基板電位用領域及び基板電位用コンタクト領域は、ゲート電極に対してチャネル長方向の位置であって、チャネル幅方向でソース領域に挟まれた位置又はドレイン領域に挟まれた位置、すなわちゲート電極の近傍に配置されるので、本発明の半導体装置は基板電位用コンタクト領域とチャネル領域の間の距離を短くすることができ、ＭＯＳトランジスタの基板電位の浮きを防止することができ、ＭＯＳトランジスタのバイポーラブレイクダウン耐圧（スナップバック耐圧）の低下を防止できる。
【００３１】
本発明の半導体装置において、上方から見て、半導体層の表面における基板電位用領域は、ゲート電極に隣接しているようにすれば、半導体層表面で基板電位用コンタクト領域とゲート電極との間にソース領域又はドレイン領域が存在しないので、チャネル長方向に関して、基板電位用コンタクト領域とゲート電極との間の位置でのソース領域及びドレイン領域と基板電位用コンタクト領域との間隔について考慮する必要がなくなる。例えば、半導体層表面で基板電位用コンタクト領域とゲート電極との間にソース領域又はドレイン領域を配置した場合に、チャネル長方向における所望のＰＮ接合耐圧を得るためにソース領域又はドレイン領域の全体の幅寸法（チャネル長方向での寸法）を大きくする必要が生じる場合などに有効である。
【００３２】
本発明の半導体装置において、上方から見て、半導体層の表面における基板電位用領域はゲート電極とは間隔をもっており、基板電位用領域とゲート電極との間にソース領域の一部分又はドレイン領域の一部分が配置されているようにすれば、半導体層表面で基板電位用領域とゲート電極との間にソース領域又はドレイン領域が存在しないことに起因するＭＯＳトランジスタの電流駆動能力の低下を抑制できる。
【００３３】
本発明の半導体装置において、基板電位用領域及び基板電位用コンタクト領域は、ゲート電極に対してチャネル長方向の位置であってチャネル幅方向でソース領域に挟まれる位置及びドレイン領域に挟まれる位置の両方に設けられているようにすれば、基板電位用領域及び基板電位用コンタクト領域がソース領域又はドレイン領域のいずれかのみに設けられている場合に比べて、設計の自由度が増す。
【００３４】
本発明の半導体装置において、ＭＯＳトランジスタは、チャネル長方向に複数のソース領域及びドレイン領域が交互に配置されたドライバトランジスタであるようにすれば、レイアウト面積が大きいドライバトランジスタであっても基板電位の浮きを防止することができる。
【００３５】
入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、分割抵抗回路からの分割電圧と基準電圧発生回路からの基準電圧を比較し、比較結果に応じて出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置に本発明を適用し、その半導体装置において、出力ドライバは本発明の半導体装置のＭＯＳトランジスタからなるドライバトランジスタで構成されるようにすれば、出力ドライバにおける基板電位の浮きを防止して、定電圧発生回路の信頼性を向上できる。さらに、出力ドライバの基板電位をソース領域及びドレイン領域とは異なる電位にすることもできる。
【図面の簡単な説明】
【００３６】
【図１】一実施例を説明するための概略的な平面図及び断面図である。
【図２】他の実施例を説明するための概略的な平面図及び断面図である。
【図３】図２の実施例のＶｄ−Ｉｄ特性を示す図である。
【図４】図９の従来技術のＶｄ−Ｉｄ特性を示す図である。
【図５】さらに他の実施例を説明するための概略的な平面図及び断面図である。
【図６】さらに他の実施例を説明するための概略的な平面図及び断面図である。
【図７】アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を説明するための回路図である。
【図８】従来のドライバトランジスタを説明するための概略的な図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図である。
【図９】従来のドライバトランジスタの不具合を説明するための図である。
【図１０】ドライバトランジスタの他の従来例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＹ−Ｙ位置での断面図である。
【図１１】ドライバトランジスタのさらに他の従来例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＺ−Ｚ位置での断面図である。
【発明を実施するための形態】
【００３７】
図１は、一実施例を説明するための概略的な平面図及び断面図である。３つの断面図は平面図のＡ−Ａ位置、Ｂ−Ｂ位置、Ｃ−Ｃ位置での断面である。
Ｐ型（第２導電型）のシリコン基板（Ｐｓｕｂ）１表面にトランジスタ形成位置を画定するためのＬＯＣＯＳ酸化膜３が形成されている。トランジスタ形成位置のシリコン基板１にＮ型ウェル（第１導電型の半導体層、ＮＷ）５が形成されている。Ｎ型ウェル５に、Ｐ型低濃度不純物拡散層（Ｐ−）７ｓ及びＰ型高濃度不純物拡散層（Ｐ＋）９ｓからなるソース領域１１ｓと、Ｐ型低濃度不純物拡散層（Ｐ−）７ｄ及びＰ型高濃度不純物拡散層（Ｐ＋）９ｄからなるドレイン領域１１ｄが形成されている。
【００３８】
この実施例では、ドレイン領域１１ｄは２つに分割されている。ドレイン領域１１ｄ，１１ｄ間のＮ型ウェル５は基板電位用領域１１ｂを構成する。基板電位用領域１１ｂに、基板電位用領域１１ｂよりも濃いＮ型不純物濃度をもつＮ型の基板電位用コンタクト領域（Ｎ＋）９ｂが形成されている。基板電位用コンタクト領域９ｂは、基板電位用領域１１ｂとドレイン領域１１ｄのＰＮ接合が所望のＰＮ接合耐圧を得ることができる寸法Ｌでドレイン領域１１ｄとは間隔をもって配置されている。寸法Ｌは０.１μｍ以上であることが好ましい。例えば、領域１１ｂと１１ｄのＰＮ接合耐圧として１０Ｖ（ボルト）を設定する場合、寸法Ｌは０.５μｍ以上である。
【００３９】
領域１１ｄ，１１ｂ，１１ｄの配列の側方に、領域１１ｄ，１１ｂ，１１ｄとは間隔をもってソース領域１１ｓが配置されている。
領域１１ｄ，１１ｂ，１１ｄとソース領域１１ｓの間のＮ型ウェル５はチャネル領域１３を構成する。
チャネル領域１３上に、ゲート絶縁膜１５を介して、例えばポリシリコンからなるゲート電極１７が形成されている。ゲート電極１７の側面にサイドウォール絶縁膜１９（平面図での図示は省略）が形成されている。サイドウォール絶縁膜１９はＬＤＤ（lightly doped drain）構造のソース領域１１ｓ及び二重拡散構造のドレイン領域１１ｄの形成に利用される。
【００４０】
チャネル領域１３及びゲート電極１７の位置を基準にして基板電位用領域１１ｂの配置位置を説明すると、基板電位用領域１１ｂは、ゲート電極１７に対してチャネル長方向の位置であって、チャネル幅方向でドレイン領域１１ｄ，１１ｄに挟まれた位置に配置されている。上方から見て、Ｎ型ウェル５の表面における基板電位用領域１１ｂはゲート電極１７に隣接している。
【００４１】
ソース領域１１ｓ、ドレイン領域１１ｄ、ゲート電極１７及び基板電位用領域１１ｂの形成位置を含んでシリコン基板１上全面に層間絶縁膜（図示は省略）が形成されている。ソース領域１１ｓのＰ型高濃度不純物拡散層９ｓ上にコンタクト２１ｓが形成されている。ドレイン領域１１ｄのＰ型高濃度不純物拡散層９ｄ上にコンタクト２１ｄが形成されている。基板電位用コンタクト領域９ｂ上にコンタクト２１ｂが形成されている。図示しない領域でゲート電極１７上にコンタクトが形成されている。これらのコンタクトは導電性材料で形成されている。
【００４２】
２つのドレイン領域１１ｄには所定の同一電位が供給される。ソース領域１１ｓには所定の電位が供給される。ゲート電極１７には所定の同一電位が供給される。基板電位用コンタクト領域１１ｂ及びチャネル領域１３には、ソース領域１１ｓと同じ電位、ドレイン領域１１ｄと同じ電位、又はソース領域１１ｓ及びドレイン領域１１ｄとは別の電位が供給される。
【００４３】
この実施例では、基板電位用領域１１ｂに、基板電位用領域１１ｂとドレイン領域１１ｄのＰＮ接合が所望のＰＮ接合耐圧を得ることができる寸法Ｌでドレイン領域１１ｂとは間隔をもって基板電位用コンタクト領域９ｂが配置されているので、ＭＯＳトランジスタにおける基板電位をソース領域１１ｓ及びドレイン領域１１ｓとは異なる電位にすることができる。
さらに、この実施例では、基板電位をとるための基板電位用領域１１ｂ及び基板電位用コンタクト領域９ｂは、ゲート電極１７に対してチャネル長方向の位置であって、チャネル幅方向でドレイン領域１１ｄ，１１ｄに挟まれた位置、すなわちゲート電極１７の近傍に配置されるので、基板電位用コンタクト領域９ｂとチャネル領域１３の間の距離を短くすることができ、ＭＯＳトランジスタの基板電位の浮きを防止することができる。
【００４４】
この実施例において、基板電位用領域１１ｂに対してチャネル長方向に位置するチャネル領域１３はチャネルとしての機能がないようにも見える。しかし、実際には、トランジスタの電流駆動能力の低下量は、基板電位用領域１１ｂのチャネル幅寸法（チャネル幅の減少量）に相当する低下量よりも小さい。したがって、基板電位用領域１１ｂに対してチャネル長方向に位置するチャネル領域１３の一部分はチャネルとして機能するものと考えられる。
【００４５】
図２は、他の実施例を説明するための概略的な平面図及び断面図である。２つの断面図は平面図のＤ−Ｄ位置、Ｅ−Ｅ位置での断面である。図２で図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
【００４６】
この実施例は、複数のソース領域１１ｓと複数のドレイン領域１１ｄを備えている。ソース領域１１ｓとドレイン領域１１ｄは互いに間隔をもって交互に配置されている。ソース領域１１ｓ及びドレイン領域１１ｄはＰ型高濃度不純物拡散層（Ｐ＋）のみで構成されている。
ゲート電極１７は複数のソース領域１１ｓ、ドレイン領域１１ｄ間の位置にそれぞれ形成されている。図９では、ゲート電極１７が４本の場合を示しているが、チャネル幅を大きく設計する都合からゲート電極１７は数十本以上用いられるのが一般的であり、ゲート電極１７の本数に応じた数のソース領域１１ｓ及びドレイン領域１１ｄが設けられる。
【００４７】
この実施例では、１本のソース領域１１ｓに対してドレイン領域１１ｄが３つに分割されている。チャネル幅方向でドレイン領域１１ｄに挟まれる位置のＮ型ウェル５は基板電位用領域１１ｂを構成する。図１を参照して説明した実施例と同様に、基板電位用領域１１ｂに基板電位用コンタクト領域９ｂが形成されている。基板電位用コンタクト領域９ｂは、基板電位用領域１１ｂとドレイン領域１１ｄのＰＮ接合が所望のＰＮ接合耐圧を得ることができる寸法でドレイン領域１１ｄとは間隔をもって配置されている。
【００４８】
Ｎ型ウェル５に、ソース領域１１ｓ及びドレイン領域１１ｄの形成位置を囲んでＮ型不純物拡散層からなる第２基板電位用コンタクト領域９ｂ−２が形成されている。第２基板電位用コンタクト領域９ｂ−２も、基板電位用領域１１ｂ及び基板電位用コンタクト領域９ｂと同様に、基板電位すなわちＮ型ウェル５の電位を取り出すためのものである。
【００４９】
ソース領域１１ｓ上にコンタクト２１ｓが形成されている。ドレイン領域１１ｄ上にコンタクト２１ｄが形成されている。基板電位用コンタクト領域９ｂ上にコンタクト２１ｂが形成されている。第２基板電位用コンタクト領域９ｂ−２上にコンタクト２１ｂ−２が形成されている。図示しない領域でゲート電極１７上にコンタクトが形成されている。これらのコンタクトは導電性材料で形成されている。
【００５０】
複数のソース領域１１ｓには所定の同一電位が供給される。複数のドレイン領域１１ｄには所定の同一電位が供給される。複数のゲート電極１７には所定の同一電位が供給される。基板電位用コンタクト領域９ｂ及び第２基板電位用コンタクト領域９ｂ−２には、ソース領域１１ｓと同じ電位、ドレイン領域１１ｄと同じ電位、又はソース領域１１ｓ及びドレイン領域１１ｄとは別の電位が供給される。
【００５１】
この実施例では、図１を参照して説明した実施例と同様に、ＭＯＳトランジスタにおける基板電位をソース領域１１ｓ及びドレイン領域１１ｓとは異なる電位にすることができる。
さらに、この実施例では、基板電位をとるための基板電位用領域１１ｂ及び基板電位用コンタクト領域９ｂがドライバトランジスタの形成範囲内に配置されているので、基板電位用コンタクト領域９ｂとチャネル領域１３の間の距離を短くすることができ、ＭＯＳトランジスタの基板電位の浮きを防止することができる。
【００５２】
図３は、図２の実施例のＶｄ−Ｉｄ特性を示す図である。図４は、図８の従来技術のＶｄ−Ｉｄ特性を示す図である。図３及び図４において、縦軸はドレイン電流Ｉｄ（任意単位）を示し、横軸はドレイン電圧Ｖｄ（単位はＶ）を示す。図２の実施例及び図４の従来技術について、チャネル幅が１０００μｍのドライバトランジスタを用いた。図２の実施例について、チャネル幅方向の寸法が２μｍの基板電位用領域１１ｂを２０箇所に設けた。図２の実施例の構造及び図８の従来技術の構造は、図２の実施例に基板電位用領域１１ｂ及び基板電位用コンタクト領域９ｂが配置されていることを除いて同一である。ゲート電圧Ｖｇは０.８Ｖ、１.０Ｖ、１.２Ｖを印加した。ソース電位及び基板電位は接地電位とした。
【００５３】
図３に示すように、図２の実施例の構造は６Ｖ以上のドレイン電圧Ｖｄに耐えることができた。これに対し、図４に示すように、図９の従来技術の構造は６Ｖ未満のドレイン電圧Ｖｄでトランジスタが破壊した。このように、本発明の半導体装置は、ドライバトランジスタの形成範囲内に基板電位用領域１１ｂ及び基板電位用コンタクト領域９ｂを配置することにより、ドライバトランジスタの耐圧を向上させることができる。
【００５４】
図５は、さらに他の実施例を説明するための概略的な平面図及び断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例では、上方から見て、Ｎ型ウェル５の表面における基板電位用領域１１ｂはゲート電極１７とは間隔をもって配置されている。基板電位用領域１１ｂとゲート電極１７との間にドレイン領域１１ｄのＰ型低濃度不純物拡散層７ｄの一部分が配置されている。
【００５５】
基板電位用コンタクト領域９ｂは、チャネル長方向で、基板電位用領域１１ｂとドレイン領域１１ｄのＰＮ接合が所望のＰＮ接合耐圧を得ることができる寸法Ｌ２でＰ型低濃度不純物拡散層７ｄとは間隔をもって配置されている。Ｐ型高濃度不純物拡散層９ｄと基板電位用領域１１ｂが隣接しているチャネル幅方向の寸法Ｌに比べて、寸法Ｌ２は小さくてもよい。
この実施例は、Ｎ型ウェル５の表面で基板電位用領域１１ｂとゲート電極１７との間にドレイン領域１７が存在しないことに起因するＭＯＳトランジスタの電流駆動能力の低下を抑制できる。
【００５６】
この実施例では、基板電位用コンタクト領域９ｂから見てゲート電極１７とは反対側の位置にもＰ型低濃度不純物拡散層７ｄが配置されているが、この位置にＰ型低濃度不純物拡散層７ｄは形成されていなくてもよい。
この実施例のように、基板電位用領域１１ｂとゲート電極１７との間にドレイン領域１１ｄの一部分が配置されている構造は、図２に示したドライバトランジスタにも適用できる。
【００５７】
図６は、さらに他の実施例を説明するための概略的な平面図及び断面図である。図２と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例では、図２の実施例と比較して、チャネル幅方向でソース領域１１ｓ，１１ｓに挟まれる位置にも基板電位用領域１１ｂ及び基板電位用コンタクト領域９ｂが配置されている。
このように、基板電位用領域１１ｂ及び基板電位用コンタクト領域９ｂは、チャネル幅方向でソース領域１１ｓ，１１ｓに挟まれる位置及びチャネル幅方向でドレイン領域１１ｄ，１１ｄに挟まれる位置の両方に設けられているようにしてもよい。
【００５８】
図２及び図６に示した実施例では、全てのドレイン領域１１ｄに基板電位用領域１１ｂ及び基板電位用コンタクト領域９ｂが配置されている。図６に示した実施例では、全てのソース領域１１ｓに基板電位用領域１１ｂ及び基板電位用コンタクト領域９ｂが配置されている。本発明の半導体装置において、複数本のソース領域及びドレイン領域のうち、いずれのソース領域及びドレイン領域に基板電位用領域及び基板電位用コンタクト領域を配置するかは任意である。例えば、ドライバトランジスタに対して、複数本のソース領域及びドレイン領域のうち、基板電位用領域及び基板電位用コンタクト領域を選択された１本又は複数本のドレイン領域に配置してもよいし、選択された１本又は複数本のソース領域に配置してもよいし、選択されたドレイン領域とソース領域の組み合わせに配置してもよい。
【００５９】
また、ドライバトランジスタや一対のソース領域及びドレイン領域をもつＭＯＳトランジスタに対して、１本のソース領域１１ｓ又はドレイン領域１１ｄに配置する基板電位用領域１１ｂ及び基板電位用コンタクト領域９ｂの個数も任意である。
また、図６に示した実施例では、ソース領域１１ｓに配置された基板電位用領域１１ｂとドレイン領域１１ｄに配置された基板電位用領域１１ｂは千鳥状に配列されている。ソース領域１１ｓに配置された基板電位用領域１１ｂとドレイン領域１１ｄに配置された基板電位用領域１１ｂは、チャネル長方向で一部分又は全部が重複する位置に配置されていてもよい。
また、１つのトランジスタに対して基板電位用領域１１ｂ及び基板電位用コンタクト領域９ｂを複数個所に配置する場合、基板電位用領域１１ｂ及び基板電位用コンタクト領域９ｂの寸法や不純物濃度は、均一でなくてもよい。
【００６０】
図６に示した実施例では、トランジスタ形成位置を囲んで第２基板電位用領域９ｂ−２が設けられているが、第２基板電位用領域９ｂ−２は、トランジスタ形成位置の周囲を囲んでいなくてもよいし、無くてもよい。
【００６１】
上記で説明した実施例は、ポリシリコンからなるゲート電極１７を備えているが、ゲート電極１７の材料は任意である。
また、上記で説明した実施例はＰチャネル型のＭＯＳトランジスタを備えているが、例えば上記実施例を逆導電型にした場合など、本発明の半導体装置のＭＯＳトランジスタの構造はＮチャネル型のＭＯＳトランジスタにも適用できる。
また、ＭＯＳトランジスタの構造は、上記で説明した実施例に限定されるものではなく、第１導電型の半導体層に互いに間隔をもって形成された第２導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域の間の半導体層に形成された第１導電型のチャネル領域と、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、をもつＭＯＳトランジスタであれば、どのような構造のＭＯＳトランジスタであっても本発明を適用できる。
【００６２】
図７は、アナログ回路である定電圧発生回路としてＬＤＯ（Low Dropout）レギュレータを備えた半導体装置の一実施例を説明するための回路図である。
直流電源２３からの電源を負荷２５に安定して供給すべく、定電圧発生回路２７が設けられている。定電圧発生回路２７は、直流電源２３が接続される入力端子（Ｖbat）２９、基準電圧発生回路（Ｖref）３１、比較回路３３、Ｐチャネル型ＭＯＳトランジスタからなる出力ドライバ３５、分割抵抗素子Ｒ１，Ｒ２及び出力端子（Ｖout）３７を備えている。定電圧発生回路２７は、電流が出力端子３７から入力端子２９へ逆流するのを防止すべく、逆流防止機能を有する。逆流防止機能は、比較回路３９、インバータ４１及び２つのＰチャネル型ＭＯＳトランジスタ４３，４５によって形成されている。
出力ドライバ３５に本発明を構成するドライバトランジスタが適用されている。ここでは、出力ドライバ３５の基板電位は、トランジスタ４３，４５の間の端子に接続されている。
【００６３】
定電圧発生回路２７の比較回路３３について、出力端子は出力ドライバ３５のゲート電極に接続され、反転入力端子（−）に基準電圧発生回路３１から基準電圧Ｖrefが印加され、非反転入力端子（＋）に出力電圧Ｖoutを抵抗素子Ｒ１とＲ２で分割した電圧が印加される。比較回路３３は、抵抗素子Ｒ１，Ｒ２の分割電圧と基準電圧Ｖrefに等しくなるように、出力ドライバ３５の出力を制御する。
【００６４】
定電圧発生回路２７の逆流防止機能について説明する。
入力端子２９の電圧が出力端子３７の電圧に比べて高いときは、比較回路３９はハイレベルを出力する。このとき、トランジスタ４３はオンし、トランジスタ４５はオフする。これにより、出力ドライバ３５の基板電位は、入力端子２９に接続され、出力ドライバ３５のソースと同じ電位になる。
【００６５】
例えば負荷２５に起因して、出力端子３７の電圧が入力端子２９の電圧に比べて高くなったとき、比較回路３９はロウレベルを出力する。このとき、トランジスタ４３はオフし、トランジスタ４５はオンする。これにより、出力ドライバ３５の基板電位は、出力端子３７に接続され、出力ドライバ３５のドレインと同じ電位になる。このようにして、電流が出力端子３７から入力端子２９へ逆流するのが防止される。
【００６６】
ここで、本発明が適用された出力ドライバ３５に替えてバッティングソースを用いた従来の出力ドライバを使用した場合を考えると、出力端子３７の電圧が入力端子２９の電圧に比べて高くなったとき、逆流防止機能によって基板電位が出力端子３７に接続される。このとき、基板電圧をとるためのＮ型高濃度不純物拡散層とソース電位をとるためのＰ型高濃度不純物拡散層のＰＮ接合に逆方向バイアスがかかる。バッティングソースではＮ型高濃度不純物拡散層とＰ型高濃度不純物が隣接しているので、そのＰＮ接合耐圧が低く、電流の逆流を防止できないという問題があった。
【００６７】
これに対し、本発明を構成するドライバトランジスタからなる出力ドライバ３５は、例えば基板電位用コンタクト領域がソース領域に設けられる場合であっても、Ｎ型高濃度不純物拡散層からなる基板電位用コンタクト領域は、比較的低濃度のＮ型不純物拡散層からなる基板電位用領域とソース領域とのＰＮ接合が所望のＰＮ接合耐圧を得ることができる寸法でソース領域とは間隔をもって基板電位用領域に配置されるので、基板電位用コンタクト領域とソース領域との間に所望のＰＮ接合耐圧を形成することができ、上記逆流を防止できる。
【００６８】
さらに、この実施例は、本発明を構成するドライバトランジスタからなる出力ドライバ３５を備えているので、出力ドライバ３５の基板電位の浮きを防止でき、定電圧発生回路２７の信頼性を向上させることができる。
【００６９】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、材料、配置、個数などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【産業上の利用可能性】
【００７０】
本発明は、ＭＯＳトランジスタを備えた半導体装置やドライバトランジスタを備えた半導体装置、例えば電源ＩＣに応用される。
【符号の説明】
【００７１】
５  Ｎ型ウェル
９ｂ  基板電位用コンタクト領域
１１ｂ  基板電位用領域
１１ｄ  ドレイン領域
１１ｓ  ソース領域
１３  チャネル領域
１５  ゲート絶縁膜
１７  ゲート電極
３１  基準電圧発生回路
３３  比較回路
３５  出力ドライバ
Ｒ１，Ｒ２  分割抵抗回路
【先行技術文献】
【特許文献】
【００７２】
【特許文献１】特開平６−２７５８０２号公報
【特許文献２】特開平８−２８８４０１号公報
【特許文献３】特開２００９−２１４６４号公報
【特許文献４】特開平９−２３００６号公報
【特許文献５】特許２９３９５６３号公報
【図１】
2012195326.tif 000003
【図２】
2012195326.tif 000004
【図３】
2012195326.tif 000005
【図４】
2012195326.tif 000006
【図５】
2012195326.tif 000007
【図６】
2012195326.tif 000008
【図７】
2012195326.tif 000009
【図８】
2012195326.tif 000010
【図９】
2012195326.tif 000011
【図１０】
2012195326.tif 000012
【図１１】
2012195326.tif 000013