(57)【要約】【課題】  本発明は上述の問題点を解決するためのもので、本発明の目的は、ソースとドレインに低い電子障壁を誘導するためにショットキー接触を有するＩＴＯ透明電極を蒸着する窒化物半導体ＭＯＳＦＥＴ及びその製造方法を提供することにある。【解決手段】  窒化物半導体ＭＯＳＦＥＴ及びその製造方法が提供される。本窒化物半導体ＭＯＳＦＥＴの製造方法は、単結晶シリコン基板上に有機金属化学蒸着器（ＭＯＣＶＤ）を用いて緩衝層を蒸着し、緩衝層の上に窒化物半導体薄膜を形成し、窒化物半導体薄膜に硫化アンモニウムを処理し、硫化アンモニウムを処理した後、窒化物半導体薄膜の上にＩＴＯを用いて電極を形成し、電極を覆い、前記窒化物半導体薄膜の上にゲート誘電体を形成し、ゲート誘電体の上にＩＴＯを蒸着してゲート電極を形成する。これにより、窒化物半導体がエンハンスメントモードで動作することにより、漏れ電流及び出力消耗を減少させることができ、センサと集積化を簡単に実現することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
単結晶シリコン基板上に有機金属化学蒸着器（ＭＯＣＶＤ）を用いて緩衝層を蒸着するステップと、
前記緩衝層の上に窒化物半導体薄膜を形成するステップと、
前記窒化物半導体薄膜に硫化アンモニウムを処理するステップと、
前記硫化アンモニウムを処理した後、前記窒化物半導体薄膜の上にＩＴＯ（Ｉｎｄｕｍｅ  ｔｉｎ  ｏｘｉｄｅ）を用いた電極を形成するステップと、
前記電極を覆い、前記窒化物半導体薄膜の上にゲート誘電体を形成するステップと、
前記ゲート誘電体の上にＩＴＯを蒸着してゲート電極を形成するステップと、
を含む窒化物半導体ＭＯＳＦＥＴの製造方法。
【請求項２】
前記窒化物半導体薄膜を形成するステップは、
１０７０℃で厚さ０.７ｕｍの窒化物半導体薄膜を形成することを特徴とする請求項１に記載の窒化物半導体ＭＯＳＦＥＴの製造方法。
【請求項３】
前記硫化アンモニウムを処理するステップは、
前記窒化物半導体薄膜の部分を６０℃の硫化アンモニウム溶液に１５分間浸すことを特徴とする請求項１に記載の窒化物半導体ＭＯＳＦＥＴの製造方法。
【請求項４】
前記電極を形成するステップは、
ＲＦスパッタリングシステムによって厚さ１０００ÅのＩＴＯが蒸着されることにより形成することを特徴とする請求項１に記載の窒化物半導体ＭＯＳＦＥＴの製造方法。
【請求項５】
前記ゲート誘電体を形成するステップは、
前記プラズマ化学蒸着装置（ＰＥＣＶＤ）によって厚さ３００ÅのＳｉＯ２を蒸着して前記ゲート誘電体を形成することを特徴とする請求項１に記載の窒化物半導体ＭＯＳＦＥＴの製造方法。
【請求項６】
前記窒化物半導体薄膜は、
ＧａＮからなることを特徴とする請求項１に記載の窒化物半導体ＭＯＳＦＥＴの製造方法。
【請求項７】
単結晶シリコン基板と、
前記単結晶シリコン基板上に有機金属化学蒸着器（ＭＯＣＶＤ）を用いて蒸着された緩衝層と、
前記緩衝層の上に形成された窒化物半導体薄膜と、
前記窒化物半導体薄膜の上にＩＴＯ（Ｉｎｄｕｍｅ  ｔｉｎ  ｏｘｉｄｅ）を用いて形成された電極と、
前記電極を覆い、前記窒化物半導体薄膜の上に形成されたゲート誘電体と、
前記ゲート誘電体の上にＩＴＯを蒸着して形成されたゲート電極と、
を含む窒化物半導体ＭＯＳＦＥＴ。
【請求項８】
前記窒化物半導体薄膜は、
ＧａＮからなることを特徴とする請求項７に記載の窒化物半導体ＭＯＳＦＥＴ。
【請求項９】
前記窒化物半導体薄膜は、
硫化アンモニウム処理されたことを特徴とする請求項７に記載の窒化物半導体ＭＯＳＦＥＴ。
【請求項１０】
前記窒化物半導体薄膜は、
前記窒化物半導体薄膜の部分を６０℃の硫化アンモニウム溶液に１５分間浸すことを特徴とする請求項９に記載の窒化物半導体ＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体ＭＯＳＦＥＴ及びその製造方法に関し、より詳細には、大気状態では電力消耗がほとんどないノーマリーオフ（Ｎｏｒｍａｌｌｙ  ｏｆｆ）型の窒化物半導体ＭＯＳＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
最近、窒化物半導体は、ＬＥＤ（Ｌｉｇｈｔｉｎｇ  Ｅｍｉｔｔｅｒ  Ｄｉｏｄｅｓ）、ＬＤ（Ｌａｓｅｒ−Ｄｉｏｄｅｓ）、ＵＶ光検出器（Ｐｈｏｔｏｄｅｔｅｃｔｏｒ）のような光素子及び受光素子だけでなく、ＨＦＥＴ（Ｈｅｔｅｒｏ−ｓｔｒｕｃｔｕｒｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のような高出力高周波の電子素子等にも活発な研究と共に試製品として活用されている。
【０００３】
これは、窒化物半導体が従来の化合物半導体として広く知られたＧａＡｓよりエネルギーギャップが大きく且つ飽和電子速度が高くて、素子の動作速度や熱的な安定性において優れた特性を有し、化学的にも安定しているという優れた特徴を有するからである。
【０００４】
また、窒化物のうちＡｌＧａＮ/ＧａＮが異種接合の界面でバンド不連続性が大きく、圧電効果を表す物性によって既存のヘテロ接合より二次元電子濃度を１０倍程度高くすることが可能であり、素子の動作速度を更に増加させることができ、高周波及び高出力用の電子素子への応用にも期待されている。
【０００５】
しかし、ＨＦＥＴの場合、主にゲート下でパシベーションされていない（ｕｎｐａｓｓｉｖａｔｅｄ）ＡｌＧａＮ表面によって、相対的に大きいゲート漏れ電流と電流崩壊現象（ｃｕｒｒｅｎｔ      ｃｏｌｌａｐｓｅ  ）の危険性が存在するという問題点がある。
【０００６】
一方、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、より低いゲート漏れ電流をもってノーマリーオフモードのトラジスタ動作を提供するため、駆動回路を単純化することができ、電力消費を減らして、ロジック、電力素子、及び集積回路に応用するときに更に好ましい。
【０００７】
しかし、窒化物化合物半導体では、大きい分極電荷によって素子の大体がディプリーションモード（ｄｅｐｌｅｔｉｏｎ  ｍｏｄｅ）或いはノーマリーオンモードの状態で動作するため多くの電流及び消耗が発生することから、エンハンスメントモード（Ｅｎｈａｎｃｅｍｅｎｔ  ｍｏｄｅ）或いはノーマリーオフモードの状態で動作する窒化物半導体に対する開発の模索が要求される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】韓国特許登録番号１０−０７９３３３７
【特許文献２】韓国特許公開番号１０−２００５−００６８４０２
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、ソースとドレインに低い電子障壁を誘導するためにショットキー接触を有するＩＴＯ透明電極を蒸着する窒化物半導体ＭＯＳＦＥＴ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
以上のような目的を達成するための本発明の一実施形態にかかわる、窒化物半導体ＭＯＳＦＥＴの製造方法は、単結晶シリコン基板上に有機金属化学蒸着器（ＭＯＣＶＤ）を用いて緩衝層を蒸着するステップと、前記緩衝層の上に窒化物半導体薄膜を形成するステップと、前記窒化物半導体薄膜に硫化アンモニウムを処理するステップと、前記硫化アンモニウムを処理した後、前記窒化物半導体薄膜の上にＩＴＯ（Ｉｎｄｕｍｅ  ｔｉｎ  ｏｘｉｄｅ）を用いた電極を形成するステップと、前記電極を覆い、前記窒化物半導体薄膜の上にゲート誘電体を形成するステップと、前記ゲート誘電体の上にＩＴＯを蒸着してゲート電極を形成するステップと、を含む。
【００１１】
そして、前記窒化物半導体薄膜を形成するステップは、１０７０℃で厚さ０.７ｕｍの窒化物半導体薄膜を形成させることができる。
【００１２】
また、前記硫化アンモニウムを処理するステップは、前記窒化物半導体薄膜の部分を６０℃の硫化アンモニウム溶液に１５分間浸すことができる。
【００１３】
そして、前記ゲート誘電体を形成するステップは、前記プラズマ化学蒸着装置（ＰＥＣＶＤ）によって厚さ３００ÅのＳｉＯ２を蒸着して前記ゲート誘電体を形成することができる。
【００１４】
また、前記電極を形成するステップは、ＲＦスパッタリングシステムによって厚さ１０００ÅのＩＴＯを蒸着することにより形成されることができる。
【００１５】
そして、前記窒化物半導体薄膜は、ＧａＮからなることができる。
【００１６】
以上のような目的を達成するための本発明の一実施形態にかかわる窒化物半導体ＭＯＳＦＥＴは、  単結晶シリコン基板と、前記単結晶シリコン基板上に有機金属化学蒸着器（ＭＯＣＶＤ）を用いて蒸着された緩衝層と、前記緩衝層の上に形成された窒化物半導体薄膜と、前記窒化物半導体薄膜の上にＩＴＯ（Ｉｎｄｕｍｅ  ｔｉｎ  ｏｘｉｄｅ）を用いて形成された電極と、前記電極を覆い、前記窒化物半導体薄膜の上に形成されたゲート誘電体と、前記ゲート誘電体の上にＩＴＯを蒸着して形成されたゲート電極と、を含む。
【００１７】
そして、前記窒化物半導体薄膜は、ＧａＮからなることができる。
【００１８】
また、前記窒化物半導体薄膜は、硫化アンモニウム処理されることができる。
【００１９】
そして、前記窒化物半導体薄膜は、前記窒化物半導体薄膜の部分を６０℃の硫化アンモニウム溶液に１５分間浸すことができる。
【発明の効果】
【００２０】
以上説明したように本発明によれば、窒化物半導体がエンハンスメントモードで動作することにより、漏れ電流及び出力消耗を減少させることができ、センサと集積化が簡単に実現することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態にかかるシリコン基板上に成長されたエピタキシャル（ｅｐｉｔａｘｉａｌ）層の構造を説明するための図である。
【図２】本発明の一実施形態にかかる窒化物半導体ＭＯＳＦＥＴの断面図を示す図である。
【図３】本発明の一実施形態にかかる窒化物半導体ＭＯＳＦＥＴの動作モードを示す図である。
【図４Ａ】本発明の一実施形態にかかる窒化物半導体ＭＯＳＦＥＴの出力特性を説明するためのグラフである。
【図４Ｂ】本発明の一実施形態にかかる窒化物半導体ＭＯＳＦＥＴの出力特性を説明するための図である。
【図５Ａ】本発明の一実施形態にかかる窒化物半導体ＭＯＳＦＥＴの伝達特性を説明するためのグラフである。
【図５Ｂ】本発明の一実施形態にかかる窒化物半導体ＭＯＳＦＥＴの伝達特性を説明するためのグラフである。
【図６】本発明の一実施形態にかかる窒化物半導体ＭＯＳＦＥＴの漏れ電流を説明するためのグラフである。
【発明を実施するための形態】
【００２２】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。
【００２３】
図１は、本発明の一実施形態にかかる、シリコン基板上に成長されたエピタキシャル（Ｅｐｉｔａｘｉａｌ）の構造を説明するための図である。図１に示すように、シリコン基板上に成長されたエピタキシャル層の構造は、ｎ型Ｓｉ基板１１０と、前記ｎ型Ｓｉ基板１１０上に形成される緩衝層１２０と、前記緩衝層１２０上に形成される良質のＧａＮ層１３０と、を含む。
【００２４】
ここで、ｎ型Ｓｉ基板１１０は、低費用、大面積の有用性、及びよく成長されたＳｉ工程と結合されてＯＥＩＣ（ＯｐｔｏＥｌｅｃｔｒｏｎｉｃ  ＩｎｔｅｒｇｒａｔｅｄＣｉｒｃｕｉｔ）実現の有用性のため、ＧａＮ系列半導体の基板として好ましい。
【００２５】
エピタキシャル層にクラックが発生することを防止するために、ｎ型Ｓｉ基板１１０の上に緩衝層１２０を形成する。
【００２６】
具体的に、既存のサファイア若しくはＳｉＣ基板上にＧａＮ層を成長させることに比べて、Ｓｉ基板上にＧａＮ層を成長させる場合、Ｓｉ基板とＧａＮ層との間の熱膨張係数の差が大きいため、高温の成長温度を冷却させる間に発生された大きな引張変形率はエピタキシャル層にクラックを発生させる。従って、緩衝層１２０を形成することでこのようなクラックの発生を防止することができる。
【００２７】
このとき、緩衝層１２０は、図１に示すように、厚さ１５０ｎｍのＨＴ（ｈｉｇｈ    ｔｅｍｐｅｒａｔｕｒｅ）窒化アルミニウム（ＡｌＮ）緩衝層１２１の上に厚さ１７０ｎｍのＨＴ  ＧａＮ１２２−１と厚さ３０ｎｍのＬＴ（ｌｏｗ  ｔｅｍｐｅｒａｔｕｒｅ）ＡｌＮを少なくとも一回以上周期的に成長させて形成することができる。
【００２８】
そして、緩衝層１２０上に厚さ０.７ｎｍの良質のＧａＮ層１３０が１０７０℃で成長される。このとき、良質のＧａＮ層１３０はクラックフリー及び高耐性の特性を有する。
【００２９】
図２は、本発明の一実施形態にかかる窒化物半導体ＭＯＳＦＥＴ１００の断面図を示す図である。図２に示すように、ｎ型Ｓｉ基板１１０、前記ｎ型Ｓｉ基板１１０上に形成される緩衝層１２０、緩衝層１２０上に形成される良質のＧａＮ層１３０、良質のＧａＮ層１３０の両側に形成されるソース及びドレイン１４０、ソース及びドレイン１４０を覆いＧａＮ層１３０上に形成されるゲート誘電体層１５０、及びゲート誘電体層１５０上に形成されるゲート電極１６０を含む。
【００３０】
ｎ型Ｓｉ基板１１０、緩衝層１２０、及び良質のＧａＮ層１３０は、図１で上述したように形成される。
【００３１】
良質のＧａＮ層１３０を形成した後、ソース及びドレイン１４０、ゲート誘電体１５０を形成する前に、ＧａＮ基板に硫化アンモニウム処理を行う。具体的に、ＧａＮ基板を６０℃の硫化アンモニウム溶液に沈１５分間浸す。Ｎ２の２２０℃で１０分間ベーキングすることで、ＧａＮ基板の表面に弱く付いていた硫黄の余分を除去することができる。
【００３２】
上述した硫化アンモニウム処理を通して、ＧａＮ基板に含まれた異物により発生するミスマッチを減少させることができ、ＧａＮ基板の電気的な特性を向上させることができるようになる。
【００３３】
硫化アンモニウムを処理した後、ＧａＮ基板上にＩＴＯ（Ｉｎｄｕｍｅ  ｔｉｎ  ｏｘｉｄｅ）電極を用いてソース及びドレイン１４０を形成する。具体的に、ソース及びドレイン１４０をＲＦスパッタリングシステムによって厚さ１０００ÅのＩＴＯ物質を蒸着する。このとき、ＩＴＯの仕事関数は４.５ｅＶでＧａＮの電子親和度と似ている。
【００３４】
このとき、ソース及びドレイン１４０とＧａＮ層１３０との接触、即ち金属とｐ型半導体との接触による電流特性は次のようである。
【００３５】
すなわち、ソース及びドレイン１４０として使用される金属（ＩＴＯ）より仕事関数の大きいＧａＮ層（ｐ型半導体）を金属と接触すると、金属側のフェルミ準位が高いため電子が金属（ソース又はドレイン）から半導体（ＧａＮ）層に移動する。このときのエネルギー障壁が正孔に対するショットキー障壁になる。
【００３６】
従って、ソース及びドレイン１４０をショットキー障壁（ｓｃｈｏｔｔｋｙ  ｂａｒｒｉｅｒ）にして、ｎ型ドピングをすることなく、ｎチャネル増加型電界効果トランジスタ（ｎ−ｃｈａｎｎｅｌ  ｅｎｈａｎｃｅｍｅｎｔ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）を実現することができる。
【００３７】
ソース及びドレイン１４０を形成した後、ソース及びドレイン１４０を覆い、良質のＧａＮ層１３０上にゲート誘電体層１５０が３００Åの厚さで蒸着される。このとき、ゲート誘電体層１５０はプラズマ化学蒸着装置（ＰＥＣＶＤ）によって厚さ３００ÅのＳｉＯ２を蒸着して形成され得る。このとき、ゲート誘電体層１５０は良質のＧａＮ層１３０と後述するゲート電極１６０とを絶縁させる。
【００３８】
ゲート誘電体層１５０を形成した後、ゲート誘電体層１５０の上にＩＴＯ電極を蒸着してゲート電極１６０を形成する。
【００３９】
上述したように、窒化物半導体がエンハンスメントモードで動作することにより、漏れ電流及び出力消耗を減少させることができ、センサと集積化を簡単に実現することができる。
【００４０】
以下では、窒化物半導体ＭＯＳＦＥＴ１００の動作モードを説明する。
【００４１】
図３は、本発明の一実施形態にかかる窒化物半導体ＭＯＳＦＥＴ１００の動作モードを説明するために示す図である。
【００４２】
一般に、ＭＯＳＦＥＴの構造はゲート領域を中心に左右に基板より高い濃度の領域（ｎ＋、ｐ＋）を定義し、両領域間の電位差によって電流が流れるとき、キャリアの注入口をソース、出口をドレインに定める。
【００４３】
ここで、本発明によるソース及びドレイン（金属）と基板（半導体）との接触は、順バイアスでは電流が多く流れるが逆バイアスでは電流がほとんど流れない整流特性（ｒｅｃｔｉｆｙｉｎｇ）を示すショットキー障壁としての役割を行う。
【００４４】
従って、i）ＶＧＳ＝ＶＤＳ＝０の場合を示しているが、このとき、ｎ型電界効果トランジスタは動作しない遮断状態になる（ｃｕｔ−ｏｆｆ  ｓｔａｔｅ）。
【００４５】
ii）ＶＧＳを更に増加させると多くの電子がゲートの下の基板表面に集まってこの部分をｎ型に変える反転層（ｉｎｖｅｒｓｉｏｎ  ｌａｙｅｒ）が生成されチャネルが作られる。このときの電圧が閾値電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）ＶＴである。
【００４６】
ここで、ＶＧＳ＝ＶＴ、ＶＤＳ＝０の場合を示しているが、もともとｐ型であった表面がｎ型に変化された反転層を形成してチャネルが作られ、微細な電流がチャネルに流れ始める（ｉｎｖｅｒｓｉｏｎ  ｓｔａｔｅ）。
【００４７】
iii）ＶＧＳ＞ＶＴ、ＶＤＳ＞０の場合を示しているが、ＶＤＳが（＋）電圧を有する場合、ＭＯＳＦＥＴがオンの状態でＶＤＳの増加に伴ってチャネルを流れる電流も線形的に増加するが（ｌｉｎｅａｒ  ｒｅｇｉｏｎ）、ピンチオフ（ｐｉｎｃｈ−ｏｆｆ）の状態に到達するとＶＤＳが増加してもドレイン電流はほぼ一定に維持するようになる（Ｏｎ  Ｓｔａｔｅ）。
【００４８】
以下では、図４Ａ乃至図６を参照して、本発明の一実施形態に従って形成された窒化物半導体の特性を説明することにする。
【００４９】
図４Ａ及び図４Ｂは、本発明の一実施形態にかかる、窒化物半導体ＭＯＳＦＥＴ１００の出力特性（ｏｕｔｐｕｔ  ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を説明するためのグラフである。具体的に、図４Ａ及び図４Ｂは、窒化物半導体ＭＯＳＦＥＴ１００は、ゲート長さ（Ｌ）が１０μｍでゲート幅（Ｗ）が１００μｍであるとき、出力電圧（ＶＤＳ）−出力電流（ＩＤＳ）の関係を示すグラフである。  図４Ａはソース及びドレイン１４０がＩＴＯ電極で形成された場合であり、図４Ｂはソース及びドレイン１４０がＡｌで形成された場合である。
【００５０】
図４Ａ及び図４Ｂを比較すると、本発明の一実施形態にかかるＩＴＯ電極を用いてソース及びドレイン１４０を形成した場合、一般的なソース及びドレイン１４０より低いＶＴ及び増加された最大ドレイン電流のような向上された特性を示す。
【００５１】
図５Ａ及び図５Ｂは、本発明の一実施形態にかかる窒化物半導体ＭＯＳＦＥＴの伝達特性（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を説明するためのグラフである。具体的に、図５Ａ及び図５Ｂは、窒化物半導体ＭＯＳＦＥＴ１００は、ゲート長さ（Ｌ）が１０μｍでゲート幅（Ｗ）が１００μｍであるとき、入力電圧であるゲート電圧（ＶＧＳ）に対する出力電流であるドレイン電流（ＩＤＳ）の伝達特性の関係を示すグラフである。図５Ａは出力電圧（ＶＤＳ）が０.０５Ｖの場合の伝達特性の関係を示すグラフであり、図５Ｂは出力電圧（ＶＤＳ）が３Ｖの場合の伝達特性の関係を示すグラフである。
【００５２】
図５Ａは、ゲート長さ（Ｌ）が１０μｍでゲート幅（Ｗ）が１００μｍの窒化物半導体ＭＯＳＦＥＴの典型的な線形伝達特性とログ伝達特性を示す。
【００５３】
図Ｂに示すように、硫化アンモニウム処理が施されたＧａＮ基板の場合、出力電圧が３Ｖであるとき、最大ドレイン電流が３.２ｍＡ/ｍｍ以上であり、最大トランスコンダクタンスは２.７ｍＳ/ｍｍを有する。また、硫化アンモニウム処理が施されたＧａＮ基板は３Ｖの境界電圧を有し、硫化アンモニウム処理が施されなったサンプルの境界電圧である３.８Ｖより低い。そして、硫化アンモニウム処理が施されたＧａＮ基板は３.２ｍＡ/ｍｍの最大ドレイン電流を有し、硫化アンモニウム処理が施されなかったサンプルの最大の最大ドレイン電流である２.９ｍＡ/ｍｍより高い。これは、硫化アンモニウムの処理を通してＧａＮ基板上の自然酸化物が除去され、酸素による窒素欠陥が除去されるからである。また、最大トランスコンダクタンスは、硫化アンモニウムを処理した場合は２.７ｍＳ/ｍｍであり、硫化アンモニウムを処理しなかった場合は２.５ｍＳ/ｍｍである。
【００５４】
図６は、本発明の一実施形態にかかる窒化物半導体ＭＯＳＦＥＴの漏れ電流を示すグラフである。図６に示すように、窒化物半導体に硫化アンモニウムを処理した場合、硫化アンモニウムを処理しなかったサンプルより低い漏れ電流を有するようになる。
【００５５】
従って、ＧａＮ基板に硫化アンモニウムを処理することで、窒化物半導体ＭＯＳＦＥＴ１００の漏れ電流を減少させることができるようになる。
【００５６】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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