(57)【要約】【課題】種類の異なる半導体チップを積層した場合の接続信頼性を向上させた半導体装置の製造方法を提供する。【解決手段】複数の半導体チップ１１ａ〜１１ｂの互いの接続端子１２ａ，１２ｂを熱圧着により接合しながら、これら複数の半導体チップ１１ａ〜１１ｅを積層したチップ積層体３Ａを作製する工程と、複数の半導体チップ１１ａ〜１１ｅの各隙間にアンダーフィル材４を充填した後、このアンダーフィル材４を熱硬化させることで、チップ積層体３Ａをアンダーフィル材４で封止する工程とを含み、チップ積層体３Ａを作製する工程と、チップ積層体３Ａをアンダーフィル材４で封止する工程との間で、チップ積層体３Ａの温度を所定以上に保持する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の半導体チップの互いの接続端子を熱圧着により接合しながら、これら複数の半導体チップを積層したチップ積層体を作製する工程と、
前記複数の半導体チップの各隙間にアンダーフィル材を充填した後、このアンダーフィル材を熱硬化させることで、前記チップ積層体を前記アンダーフィル材で封止する工程とを含み、
前記チップ積層体を作製する工程と、前記チップ積層体を前記アンダーフィル材で封止する工程との間で、前記チップ積層体の温度を所定以上に保持することを特徴とする半導体装置の製造方法。
【請求項２】
前記チップ積層体を加温しながら、このチップ積層体の温度を少なくとも常温以上に保持することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アンダーフィル材が硬化するまでの間、前記チップ積層体を加温することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
更に、配線基板となる部分が複数並んで形成された母配線基板の一面に、前記アンダーフィル材で封止されたチップ積層体を前記配線基板となる部分毎に実装する工程と、
前記アンダーフィル材で封止されたチップ積層体の全体を覆うように前記母配線基板の一面側をモールド樹脂で封止する工程と、
前記母配線基板を前記配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含むことを特徴とする請求項１〜３の何れか一項に半導体装置の製造方法。
【請求項５】
前記チップ積層体を作製する際は、一面側に第１の接続端子と他面側に第２の接続端子とを有する複数の半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第１の接続端子と前記第２の接続端子とを接合して積層することを特徴とする請求項１〜４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記チップ積層体を前記母配線基板に実装する際は、前記配線基板となる部分に第３の接続端子が設けられた母配線基板を用意し、この母配線基板の前記配線基板となる部分毎に、前記チップ積層体の最上層に位置する半導体チップを下方に向けた状態で、この半導体チップの一面と前記配線基板となる部分とを対向させながら、その間にある前記第３の接続端子と前記第１の接続端子とを接合することにより行うことを特徴とする請求項１〜５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記チップ積層体を前記配線基板となる部分毎に実装する際に、前記チップ積層体と前記配線基板となる部分との間に接着部材を設け、この接着部材を介して前記チップ積層体を前記配線基板となる部分に接着固定することを特徴とする請求項１〜６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
前記母配線基板を切断する前に、この母配線基板の他面側に前記配線基板となる部分毎に外部接続端子を配置する工程を含むことを特徴とする請求項１〜７の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの集積度が年々向上し、それに伴ってチップサイズの大型化や、配線の微細化及び多層化などが進んでいる。一方、高密度実装化のためには、パッケージサイズの小型化及び薄型化が必要となっている。
【０００３】
このような要求に対して、ＭＣＰ(Multi Chip Package)と呼ばれる１つの配線基板の上に複数の半導体チップを高密度実装する技術が開発されている。その中でも、ＴＳＶ(Through Silicon Via)と呼ばれる貫通電極を有する半導体チップを積層したチップ積層体を配線基板の一面に実装したＣｏＣ(Chip on Chip)型の半導体パッケージ（半導体装置）が注目されている（例えば、特許文献１を参照。）。
【０００４】
このＣｏＣ型の半導体パッケージを製造する際は、複数の半導体チップを積層したチップ積層体を作製する。このチップ積層体を構成する複数の半導体チップは、それぞれの一面と他面とを対向させながら、それぞれの一面に設けられたバンプ電極と、他面に設けられたバンプ電極とを熱圧着により接合（バンプ接合）している。そして、このようなチップ積層体を作製した後に、積層された複数の半導体チップの各隙間にアンダーフィル材を充填し、このアンダーフィル材を熱硬化させることで、チップ積層体をアンダーフィル材で封止することが行われている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２９４３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上述したチップ積層体は、複数の半導体チップを積層する構成のため、その厚みが厚くなり易く、全体の薄型化を図るためには、各半導体チップの厚みを薄くする必要がある。しかしながら、各半導体チップの厚みを薄くすると、上述したアンダーフィル材を熱硬化させる際に、このアンダーフィル材の硬化収縮や熱膨張等による内部ストレスが、チップ積層体に加わることになる。
【０００７】
この場合、半導体チップに反り等の変形が発生し、上述したバンプ電極の接合部分（バンプ接合部）にストレスが加わることで、このバンプ接合部が破断したり、半導体チップにクラックが生じたりするといった問題が発生してしまう。
【０００８】
具体的に、上記特許文献１には、貫通電極を有する薄い半導体チップを、半田の溶融温度に加熱し、互いの貫通電極を加熱溶融されたバンプを介して接合した後、常温まで冷却することが記載されている。しかしながら、半導体チップは、例えば厚みが５０μｍ程度と薄いため、異なるサイズや異なる回路が形成された異種の半導体チップを積層した場合、接合時の高温状態から接合後に常温まで冷却される間に、それぞれ異なる反りの挙動が発生する。この場合、異種の半導体チップの間でバンプ接合部に応力が加わり、このバンプ接合部分が破断するといった問題が発生してしまう。
【０００９】
そこで、上記特許文献１では、半導体チップよりも厚みの大きい補強チップを設け、チップ積層体の剛性を高めることによって、応力の集中によるバンプの破断を抑制することが提案されている。しかしながら、このような補強チップを追加した場合でも、異種チップの間ではそれぞれ反りの挙動が異なるために、バンプ接合部に応力が加わることになる。
【００１０】
また、同じサイズの異種チップを積層した場合でも、チップ表面に形成される回路や配線等が異なるために、異種チップの間で反りの挙動が変化してしまう。したがって、この場合も、異種チップ間でバンプ接合部に応力が加わり、このバンプ接合部が破断するといった問題が発生してしまう。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置の製造方法は、複数の半導体チップの互いの接続端子を熱圧着により接合しながら、これら複数の半導体チップを積層したチップ積層体を作製する工程と、複数の半導体チップの各隙間にアンダーフィル材を充填した後、このアンダーフィル材を熱硬化させることで、チップ積層体をアンダーフィル材で封止する工程とを含み、チップ積層体を作製する工程と、チップ積層体をアンダーフィル材で封止する工程との間で、チップ積層体の温度を所定以上に保持することを特徴とする。
【発明の効果】
【００１２】
以上のように、本発明では、複数の半導体チップの互いの接続端子を熱圧着により接合した後、複数の半導体チップの各隙間にアンダーフィル材を充填し、このアンダーフィル材を熱硬化させるまでの間、チップ積層体を所定の温度以上に保持することで、このチップ積層体を構成する複数の半導体チップの温度変化による反りの挙動を抑えることができる。また、複数の半導体チップの各隙間にアンダーフィル材を充填する際のアンダーフィル材の流動性も向上するため、これらの隙間にアンダーフィル材を良好に充填することができ、ボイド等の発生も低減できる。さらに、アンダーフィル材を硬化させた後は、この硬化したアンダーフィル材によってチップ積層体の温度を常温まで下げたときの各半導体チップの反りの挙動を抑えることができる。
【００１３】
したがって、本発明によれば、各半導体チップに加わる応力を低減し、各半導体チップの接合部分に加わるストレスも低減できるため、この接合部分が破断したり、半導体チップにクラック等が生じたりすることを抑制することが可能であり、製造される半導体装置の接続信頼性を大幅に高めることが可能である。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態として示す半導体パッケージの断面図である。
【図２Ａ】図１に示す半導体パッケージの製造工程として、チップ積層体を作製する工程を順に示す断面図である。
【図２Ｂ】図１に示す半導体パッケージの製造工程として、チップ積層体を作製する工程を順に示す断面図である。
【図２Ｃ】図１に示す半導体パッケージの製造工程として、チップ積層体を作製する工程を順に示す断面図である。
【図３】図１に示す半導体パッケージの製造工程として、チップ積層体を加温する工程を示す断面図である。
【図４Ａ】図１に示す半導体パッケージの製造工程として、チップ積層体をアンダーフィル材で封止する工程を順に示す断面図である。
【図４Ｂ】図１に示す半導体パッケージの製造工程として、チップ積層体をアンダーフィル材で封止する工程を順に示す断面図である。
【図４Ｃ】アンダーフィル材により封止されたチップ積層体を示す断面図である。
【図５】母配線基板の構成を示す断面図である。
【図６Ａ】図１に示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。
【図６Ｂ】図１に示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。
【図６Ｃ】図１に示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。
【図７】図１に示す半導体パッケージの製造工程として、チップ積層体をモールド樹脂で封止する工程を示す断面図である。
【図８】図１に示す半導体パッケージの製造工程として、はんだボールを配置する工程を示す断面図である。
【図９】図１に示す半導体パッケージの製造工程として、個々の半導体パッケージに分割する工程を示す断面図である。
【図１０】一括して製造された半導体パッケージを示す断面図である。
【図１１】第２の実施形態として示す半導体パッケージの断面図である。
【図１２Ａ】図１１に示す半導体パッケージの製造工程として、チップ積層体を作製する工程を順に示す断面図である。
【図１２Ｂ】図１１に示す半導体パッケージの製造工程として、チップ積層体を作製する工程を順に示す断面図である。
【図１２Ｃ】図１１に示す半導体パッケージの製造工程として、チップ積層体を作製する工程を順に示す断面図である。
【図１３】図１１に示す半導体パッケージの製造工程として、チップ積層体を加温する工程を示す断面図である。
【図１４Ａ】図１１に示す半導体パッケージの製造工程として、チップ積層体をアンダーフィル材で封止する工程を順に示す断面図である。
【図１４Ｂ】図１１に示す半導体パッケージの製造工程として、チップ積層体をアンダーフィル材で封止する工程を順に示す断面図である。
【図１５】図１１に示す半導体パッケージの製造工程として、個々のチップ積層体に分割する工程を示す断面図である。
【図１６】アンダーフィル材により封止されたチップ積層体を示す断面図である。
【図１７】母配線基板の構成を示す断面図である。
【図１８Ａ】図１１に示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。
【図１８Ｂ】図１１に示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。
【図１８Ｃ】図１１に示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。
【図１９】図１１に示す半導体パッケージの製造工程として、チップ積層体をモールド樹脂で封止する工程を示す断面図である。
【図２０】図１１に示す半導体パッケージの製造工程として、はんだボールを配置する工程を示す断面図である。
【図２１】図１１に示す半導体パッケージの製造工程として、個々の半導体パッケージに分割する工程を示す断面図である。
【図２２】一括して製造された半導体パッケージを示す断面図である。
【図２３Ａ】図１に示す半導体パッケージの別の製造工程として、チップ積層体を作製する工程を示す断面図である。
【図２３Ｂ】図１に示す半導体パッケージの別の製造工程として、チップ積層体を移送する工程を示す断面図である。
【図２３Ｃ】図１に示す半導体パッケージの別の製造工程として、チップ積層体の各隙間にアンダーフィル材を充填する工程を示す断面図である。
【図２３Ｄ】図１に示す半導体パッケージの別の製造工程として、チップ積層体の各隙間に充填されたアンダーフィル材を硬化させる工程を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明を適用した半導体装置の製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１６】
［第１の実施形態］
（半導体装置）
先ず、第１の実施形態として図１に示すＣｏＣ型の半導体パッケージ１Ａについて説明する。
この半導体パッケージ１Ａは、図１に示すように、配線基板２と、この配線基板２の一面（上面）に実装されたチップ積層体３Ａと、このチップ積層体３Ａを覆うアンダーフィル材（第１の封止体）４と、このアンダーフィル材４を覆うモールド樹脂（第２の封止体）５と、配線基板２の他面（下面）に配置された複数のはんだボール（外部接続端子）６とを備えることによって、ＢＧＡ(Ball Grid Array)と呼ばれるパッケージ構造を有している。
【００１７】
配線基板２は、平面視で矩形状を為すプリント配線板からなり、このプリント配線板は、例えばガラスエポキシ樹脂等からなる絶縁基材の面上にＣｕ等の導電材料からなる導体パターン等を形成し、その表面をソルダーレジスト等の絶縁膜で被覆したものからなる。なお、本例では、厚み０．２ｍｍ程度の配線基板２を用いている。
【００１８】
この配線基板２の上面中央部には、チップ積層体３Ａが実装される実装領域２ａが設けられている。また、配線基板２の実装領域２ａには、複数のパッド電極（第３の接続端子）７が並んで設けられている。一方、配線基板２の他面（下面）には、複数の接続ランド８が並んで設けられている。そして、上記はんだボール６は、これら接続ランド８の上に配置されている。その他にも、配線基板２には、パッド電極７と接続ランド８との間を電気的に接続するためのビアや配線パターンなどの引回し配線部９（図１中において模式的に示す。）が設けられている。また、配線基板２の表面は、上述したパッド電極７や接続ランド８が形成された部分を除いて、絶縁膜（図示せず。）で被覆されている。
【００１９】
チップ積層体３Ａは、複数（本例では５つ）の半導体チップ１１ａ〜１１ｅが積層されたものからなり、配線基板２とは反対側（上層側）から順に、ＤＲＡＭ（Dynamic Random Access Memory）回路などが形成された複数（本例では４つ）のメモリーチップ（第１の半導体チップ）１１ａ〜１１ｄと、各メモリーチップ１１ａ〜１１ｄと配線基板２との間のインターフェースを取るためのＩＦ(InterFace)回路などが形成されたＩＦチップ（第２の半導体チップ）１１ｅとを積層した構造を有している。なお、本例では、厚み５０μｍ程度の半導体チップ１１ａ〜１１ｅを用いている。
【００２０】
このうち、複数のメモリーチップ１１ａ〜１１ｄは、平面視で矩形状を為すと共に、配線基板２よりも小さい形状を有している。また、各メモリーチップ１１ａ〜１１ｄは、それぞれ一面側に複数の第１のバンプ電極（第１の接続端子）１２ａと、他面側に複数の第２のバンプ電極（第２の接続端子）１２ｂと、これら第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間を接続する複数の貫通電極（ＴＳＶ）１３とを有している。そして、これら複数のメモリーチップ１１ａ〜１１ｄは、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを接合して積層されている。
【００２１】
一方、ＩＦチップ１１ｅは、平面視で矩形状を為すと共に、上記メモリーチップ１１ａ〜１１ｄとほぼ同じ大きさを有している。また、ＩＦチップ１１ｅは、その一面側に複数の第１のバンプ電極（第１の接続端子）１２ａと、その他面側に複数の第２のバンプ電極（第２の接続端子）１２ｂと、これら第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間を接続する複数の貫通電極（ＴＳＶ）１３とを有している。そして、このＩＦチップ１１ｅは、その一面と、上記メモリーチップ１１ｄの他面とを対向させながら、その間にある第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを接合して積層されている。
【００２２】
そして、このチップ積層体３Ａは、最上層に位置するＩＦチップ１１ｅを下方に向けた状態で、このＩＦチップ１１ｅの他面と配線基板２の一面（実装領域２ａ）とを対向させながら、その間にある第２のバンプ電極１２ｂとパッド電極７とがワイヤーバンプ（接合部材）１４を介して接合されている。さらに、このチップ積層体３Ａは、配線基板２の一面とＩＦチップ１１ｅの他面との間の間に充填された絶縁性の接着部材１５を介して配線基板２の実装領域２ａに接着固定されている。
【００２３】
なお、上記ＩＦチップ１１ｅでは、上記配線基板２のパッド電極７との間隔に合わせて、その中央部にある貫通電極１３を挟んだ両側に、複数の第２のバンプ電極１２ｂが交互に間隔を空けて配置されている。そして、この貫通電極１３を挟んだ両側にある第２のバンプ電極１２ｂと貫通電極１３との間には、再配線のための配線パターン（図示せず。）が設けられている。これにより、上記配線基板２のパッド電極７との間隔調整を行っている。
【００２４】
また、上記複数のメモリーチップ１１ａ〜１１ｄでは、その中央部に並ぶ複数の貫通電極１３に対して、その中央部を挟んだ両側に並ぶ複数の貫通電極１３が補強接続用のダミー電極を構成している。したがって、これらのダミー電極は、上記ＩＦチップ１１ｅと電気的に接続される必要がなく、このＩＦチップ１１ｅの中央部を挟んだ両側に並ぶダミーのバンプ電極１２ａと接続された構成となっている。
【００２５】
アンダーフィル材４は、第１の封止体として、上記チップ積層体３Ａを構成する複数の半導体チップ１１ａ〜１１ｅの各隙間に充填された後、熱硬化されることによって、チップ積層体３Ａを封止している。
【００２６】
モールド樹脂５は、第２の封止体として、上記アンダーフィル材４で封止されたチップ積層体３Ａの全体を覆った状態で、配線基板２の一面側を全面的に封止している。
【００２７】
（半導体装置の製造方法）
次に、上記図１に示す半導体パッケージ１Ａの製造工程について説明する。
上記半導体パッケージ１Ａを製造する際は、先ず、図２Ａ〜図２Ｃに示すように、上記複数の半導体チップ１１ａ〜１１ｅを積層したチップ積層体３Ａを作製する。
【００２８】
具体的には、図２Ａに示すように、吸着ステージ１００上に、１層目のメモリーチップ１１ａを複数の第１のバンプ電極１２ａが形成された面（一面）を下方に向けた状態で載置する。そして、このメモリーチップ１１ａは、吸着ステージ１００に設けられた複数の吸引孔１０１により吸引されながら、この吸着ステージ１００上に保持される。
【００２９】
また、吸着ステージ１００には、この吸着ステージ１００を加熱するためのヒータ（加熱手段）１０２が設けられている。このヒータ１０２は、吸着ステージ１００の内部に設けられた管路に加熱された作動液を流すことで、この吸着ステージ１００を加熱することが可能となっている。
【００３０】
この状態から、ボンディングツール２００を用いて、２層目のメモリーチップ１１ｂを１層目のメモリーチップ１１ａ上に積層搭載（フリップチップ実装）する。このフリップチップ実装では、ボンディングツール２００に設けられた吸引孔２０１により２層目のメモリーチップ１１ｂを吸引保持しながら、このボンディングツール２００がメモリーチップ１１ｂを第１のバンプ電極１２ａが形成された面（一面）を下方に向けた状態で保持する。
【００３１】
また、ボンディングツール２００には、このボンディングツール２００を加熱するためのヒータ（加熱手段）２０２が設けられている。このヒータ２０２は、ボンディングツール２００の内部に設けられた管路に加熱された作動液を流すことで、このボンディングツール２００を加熱することが可能となっている。
【００３２】
そして、このボンディングツール２００は、図２Ｂに示すように、２層目のメモリーチップ１１ｂの一面と、その下にある１層目のメモリーチップ１１ａの他面とを対向させながら、その間にある第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの位置を合わせた状態で、２層目のメモリーチップ１１ｂを１層目のメモリーチップ１１ａ上に載置する。そして、この状態でボンディングツール２００が高温（例えば３００℃程度）で加熱しながら荷重を加えることによって、第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
【００３３】
これにより、第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間が電気的に接続（フリップチップ接続）されて、２層目のメモリーチップ１１ｂが１層目のメモリーチップ１１ａ上にフリップチップ実装される。
【００３４】
そして、この状態から更に、上述した１層目のメモリーチップ１１ａ上に２層目のメモリーチップ１１ｂをフリップチップ実装する場合と同様の方法を用いて、この２層目のメモリーチップ１１ｂ上に３層目のメモリーチップ１１ｃと、この３層目のメモリーチップ１１ｃ上に４層目のメモリーチップ１１ｄと、この４層目のメモリーチップ１１ｄ上に５層目のＩＦチップ１１ｅとを、順にフリップチップ実装する。これにより、図２Ｃに示すような上記複数の半導体チップ１２ａ〜１２ｅを積層したチップ積層体３Ａを得ることができる。
【００３５】
そして、このチップ積層体３Ａは、図３に示すような保温トレイ３００に収容された状態で、その温度が常温まで下がらないように加温しながら、次工程へと送られる。この場合、加温されたチップ積層体３Ａでは、複数の半導体チップ１１ａ〜１１ｅの温度変化による反りの挙動を抑えることができる。
【００３６】
具体的に、半導体チップ１１ａ〜１１ｅの表面には、一般にパッシベーション膜（ポリイミド）が形成されており、厚みの薄い半導体チップ１１ａ〜１１ｅでは、このパッシベーション膜により凹反りとなる。一方、８０〜１００℃程度に加温された状態のチップ積層体３Ａでは、このパッシベーション膜が熱膨張することで、各半導体チップ１１ａ〜１１ｅの反りを低減することができる。
【００３７】
保温トレイ３００は、トレイ本体３０１と、このトレイ本体３０１に対して開閉自在に取り付けられる蓋体３０２とを有して、この蓋体３０２の内側にチップ積層体３Ａを収容する収容空間３０３を形成すると共に、トレイ本体３０１の内部に設けられたヒータ３０４によって、収容空間３０２ａ内の温度を調整しながら、チップ積層体３Ａを所定温度に加温することが可能となっている。なお、保温トレイ３００については、上記図３に示す構成に必ずしも限定されるものではなく、上記チップ積層体３Ａを次工程に送るまでの間、このチップ積層体３Ａを加温できるものであればよく、その構成について適宜変更して実施することが可能である。
【００３８】
次に、図４Ａ〜図４Ｃに示すように、所定温度（例えば８０〜１００℃程度）に加温されたチップ積層体３の各隙間に、上記アンダーフィル材４を充填することによって、チップ積層体３を封止する。
【００３９】
具体的には、図４Ａに示すように、塗布ステージ４００上に、上記チップ積層体３Ａを載置する。この塗布ステージ４００の面上には、例えばフッ素系シートや、シリコーン系接着材の付いたシートなど、アンダーフィル材４との濡れ性の悪い材料からなる塗布用シート４０１が貼り渡されている。また、塗布ステージ４００には、この塗布ステージ４００を加熱するためのヒータ（加熱手段）４０２が設けられている。このヒータ４０２は、塗布ステージ４００の内部に設けられた管路に加熱された作動液を流すことで、この塗布ステージ４００を加熱することが可能となっている。
【００４０】
この状態から、液状のアンダーフィル材４を供給するディスペンサー５００を用いて、上記チップ積層体３Ａの一辺に沿った位置の端部近傍からチップ積層体３Ａの各隙間に向かってアンダーフィル材４を塗布する。このとき、アンダーフィル材４は、毛細管現象によりチップ積層体３Ａの各隙間に浸透しながら充填される。
【００４１】
このとき、加温された状態のチップ積層体３Ａに対してアンダーフィル材４を充填するため、このアンダーフィル材４の流動性が向上し、このチップ積層体３Ａの各隙間にアンダーフィル材４を良好に充填することができ、ボイド等の発生も低減できる。
【００４２】
また、上記チップ積層体３Ａの各隙間から周囲にはみ出したアンダーフィル材４は、上述したアンダーフィル材４との濡れ性が悪い塗布用シート４０１によって面内に広がることが抑制されるため、上層側から下層側に向かって漸次幅方向に広がるものの、その幅を縮小することが可能である。
【００４３】
この状態から、図４Ｂに示すように、アンダーフィル材４を例えば１２５℃程度で加熱（キュア）することで、このアンダーフィル材４を硬化させる。これにより、アンダーフィル材４により封止されたチップ積層体３Ａが形成される。
【００４４】
また、アンダーフィル材４により封止されたチップ積層体３Ａでは、アンダーフィル材４の硬化後に常温まで温度を下げたときに、この硬化したアンダーフィル材４によって各半導体チップ１１ａ〜１１ｅの反りの挙動を抑えることができる。
【００４５】
そして、図４Ｃに示すように、このアンダーフィル材４により封止されたチップ積層体３Ａを塗布用シート４０１から引き剥がす。このとき、アンダーフィル材４により封止されたチップ積層体３は、上述したアンダーフィル材４との濡れ性が悪い塗布用シート４０１から容易に引き剥がすことが可能である。そして、このアンダーフィル４により封止されたチップ積層体３Ａは、図示を省略する収納用トレイに収容されて、次工程へと送られる。
【００４６】
次に、図５に示すように、上記配線基板２となる部分が複数並んで形成された母配線基板２Ａを用意する。この母配線基板２Ａは、例えばガラスエポキシ基板からなり、上記配線基板２となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングラインＬに沿って切断することで、上記配線基板２となる部分を個々の配線基板２として切り出すことが可能となっている。
【００４７】
そして、図６Ａ〜図６Ｃに示すように、この母配線基板２Ａの一面に、上記アンダーフィル材４により封止されたチップ積層体３Ａを上記配線基板２となる部分毎に実装する。
【００４８】
具体的には、図６Ａに示すように、上記配線基板２となる部分の各パッド電極７上にワイヤーバンプ１４を配置する。ワイヤーバンプ１４は、例えば、ＡｕやＣｕ等からなるワイヤーの先端に溶融されたボールが形成されたものを、図示しないワイヤーボンディング装置を用いて、上記パッド電極７上に超音波熱圧着することで接合した後、ワイヤーの後端を引き切ることで形成される。
【００４９】
この状態から、図６Ｂに示すように、ＮＣＰ(Non Conductive Paste)と呼ばれる液状の接着部材１５を供給するディスペンサー（図示せず。）を用いて、母配線基板２Ａ上に、上記配線基板２となる部分の実装領域２ａ毎に接着部材１５を塗布する。
【００５０】
この状態から、図６Ｃに示すように、ボンディングツール（図示せず。）を用いて、チップ積層体３Ａを母配線基板２Ａの上記配線基板２となる部分の実装領域２ａにフリップ実装する。
【００５１】
このフリップチップ実装では、ボンディングツールの吸引孔によりチップ積層体３Ａを吸引保持しながら、このボンディングツールがＩＦチップ１１ｅを下方に向けた状態でチップ積層体３Ａを保持する。
【００５２】
このボンディングツールは、ＩＦチップ１１ｅの一面と上記配線基板２となる部分の実装領域２ａとを対向させながら、その間にある第１のバンプ電極１２ａとパッド電極７との位置を合わせた状態で、上記アンダーフィル材４により封止されたチップ積層体３Ａを上記配線基板２となる部分の実装領域２ａ上に載置する。そして、この状態でボンディングツールが高温（例えば３００℃程度）で加熱しながら荷重を加えることによって、第２のバンプ電極１２ｂとパッド電極７とをワイヤーバンプ１４を介して熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
【００５３】
これにより、第２のバンプ電極１２ｂとパッド電極７との間がワイヤーバンプ１４を介して電気的に接続（フリップチップ接続）されて、上記アンダーフィル材４により封止されたチップ積層体３Ａが母配線基板２Ａの配線基板２となる部分の実装領域２ａにフリップチップ実装される。
【００５４】
また、上記接着部材１５は、母配線基板２Ａの一面とＩＦチップ１１ｅの一面との間からはみ出した状態で硬化される。これにより、上記アンダーフィル材４により封止されたチップ積層体３Ａは、この接着部材１５を介して母配線基板２Ａの配線基板２となる部分の実装領域２ａに接着固定される。そして、このようなボンディングツールを用いた操作を、母配線基板２Ａの上記配線基板２となる部分毎に繰り返す。
【００５５】
次に、図７に示すように、上記アンダーフィル材４により封止されたチップ積層体３Ａを覆うように母配線基板２Ａの一面側を上記モールド樹脂５で封止する。具体的には、トランスファモールド装置（図示せず。）を用いる。このトランスファモールド装置は、母配線基板２Ａの他面側を保持する下金型（固定型）と、母配線基板２Ａの一面側に対向してモールド樹脂５が充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型（可動型）とからなる一対の成型金型を備える。
【００５６】
そして、このトランスファモールド装置の成形金型に、上記アンダーフィル材４により封止されたチップ積層体３Ａが実装された母配線基板２Ａをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂５を注入する。このモールド樹脂５には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。
【００５７】
そして、この状態で、モールド樹脂５を所定の温度（例えば１８０℃程度）で加熱（キュア）することで、モールド樹脂５を硬化させる。さらに、所定の温度でベークすることで、モールド樹脂５が完全に硬化される。これにより、母配線基板２Ａの一面側が上記モールド樹脂５で完全に封止される。
【００５８】
次に、図８に示すように、母配線基板２Ａの各配線基板２となる部分に設けられた上記接続ランド８上に、上記はんだボール６を配置する。具体的には、複数の吸着孔が形成されたボールマウンターのマウントツール（図示せず。）を用いて、複数のはんだボール６をマウントツールで吸着保持しながら、これら複数のはんだボール６にフラックスを転写形成した後、母配線基板２Ａの各配線基板２となる部分毎にはんだボール６を接続ランド８上に載置する。そして、母配線基板２Ａの全ての配線基板２となる部分にはんだボール６を載置した後、この母配線基板２Ａをリフローする。これにより、母配線基板２Ａの各配線基板２となる部分の接続ランド８上に、はんだボール６が配置される。
【００５９】
次に、図９に示すように、母配線基板２Ａを配線基板２となる部分毎に切断することによって個々の半導体パッケージ１Ａに分割する。具体的には、母配線基板２Ａのモールド樹脂５側にダイシングテープ６００を貼着した後、ダイシングブレード７００を用いて母配線基板２Ａをダイシングテープ６００とは反対側からダイシングラインＬに沿って切断する。これにより、半導体パッケージ１Ａ毎に分割される。そして、これら半導体パッケージ１Ａをダイシングテープ６００から引き剥がすことで、図１０に示すように、複数の半導体パッケージ１Ａを一括して製造することができる。
【００６０】
以上のように、本発明では、チップ積層体３Ａを作製する工程と、チップ積層体３Ａをアンダーフィル材４で封止する工程との間で、チップ積層体３Ａの温度が常温まで下がらないように加温する工程を設ける。すなわち、本発明では、複数の半導体チップ１１ａ〜１１ｅの互いに対向する第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを熱圧着により接合した後、これら複数の半導体チップ１１ａ〜１１ｅの各隙間にアンダーフィル材４を充填し、このアンダーフィル材４を熱硬化させるまでの間、チップ積層体３Ａを所定の温度以上に保持する。これにより、チップ積層体３Ａを構成する複数の半導体チップ１１ａ〜１１ｅの温度変化による反りの挙動を抑えることが可能である。
【００６１】
また、本発明では、上記チップ積層体３Ａを所定の温度以上に保持することで、このチップ積層体３Ａを構成する複数の半導体チップ１１ａ〜１１ｅの各隙間にアンダーフィル材４を充填する際のアンダーフィル材４の流動性も向上するため、これらの隙間にアンダーフィル材４を良好に充填することができ、ボイド等の発生も低減できる。
【００６２】
さらに、本発明では、アンダーフィル材４を硬化させた後は、この硬化したアンダーフィル材４によってチップ積層体３Ａの温度を常温まで下げたときの各半導体チップ１１ａ〜１１ｅの反りの挙動を抑えることができる。具体的に、アンダーフィル材４の硬化後に上記チップ積層体３Ａを常温まで温度を下げることによって、このアンダーフィル材４に収縮等が生じるものの、このアンダーフィル材４で固定された各半導体チップ１１ａ〜１１ｅの間では、異種チップであっても、その反りの挙動が同じとなる。
【００６３】
したがって、本発明によれば、各半導体チップ１１ａ〜１１ｅに加わる応力を低減し、各半導体チップ１１ａ〜１１ｅの接合部分に加わるストレスも低減できるため、この接合部分が破断したり、半導体チップ１１ａ〜１１ｅにクラック等が生じたりすることを抑制することが可能であり、既存の設備を利用したまま、製造される半導体パッケージ１Ａの接続信頼性を大幅に高めることが可能である。
【００６４】
［第２の実施形態］
（半導体装置）
次に、第２の実施形態として図１１に示すＣｏＣ型の半導体パッケージ１Ｂについて説明する。なお、以下の説明では、上記図１に示す半導体パッケージ１Ａと同等の部位については、図面において同じ符号を付すものとする。
【００６５】
この半導体パッケージ１Ｂは、図１１に示すように、配線基板２と、この配線基板２の一面（上面）に実装されたチップ積層体３Ｂと、このチップ積層体３Ｂを覆うアンダーフィル材（第１の封止体）４と、このアンダーフィル材４を覆うモールド樹脂（第２の封止体）５と、配線基板２の他面（下面）に配置された複数のはんだボール（外部接続端子）６とを備えることによって、ＢＧＡ(Ball Grid Array)と呼ばれるパッケージ構造を有している。
【００６６】
配線基板２は、平面視で矩形状を為すプリント配線板からなり、このプリント配線板は、例えばガラスエポキシ樹脂等からなる絶縁基材の面上にＣｕ等の導電材料からなる導体パターン等を形成し、その表面をソルダーレジスト等の絶縁膜で被覆したものからなる。なお、本例では、厚み０．２ｍｍ程度の配線基板２を用いている。
【００６７】
この配線基板２の上面中央部には、チップ積層体３Ｂが実装される実装領域２ａが設けられている。また、配線基板２の実装領域２ａには、複数のパッド電極（第３の接続端子）７が並んで設けられている。一方、配線基板２の他面（下面）には、複数の接続ランド８が並んで設けられている。そして、上記はんだボール６は、これら接続ランド８の上に配置されている。その他にも、配線基板２には、パッド電極７と接続ランド８との間を電気的に接続するためのビアや配線パターンなどの引回し配線部９（図１１中において模式的に示す。）が設けられている。また、配線基板２の表面は、上述したパッド電極７や接続ランド８が形成された部分を除いて、絶縁膜（図示せず。）で被覆されている。
【００６８】
チップ積層体３Ｂは、複数（本例では５つ）の半導体チップ１１ａ〜１１ｅが積層されたものからなり、配線基板２とは反対側（上層側）から順に、ＤＲＡＭ（Dynamic Random Access Memory）回路などが形成された複数（本例では４つ）のメモリーチップ（第１の半導体チップ）１１ａ〜１１ｄと、各メモリーチップ１１ａ〜１１ｄと配線基板２との間のインターフェースを取るためのＩＦ(InterFace)回路などが形成されたＩＦチップ（第２の半導体チップ）１１ｅとを積層した構造を有している。なお、本例では、厚み５０μｍ程度の半導体チップ１１ａ〜１１ｅを用いている。
【００６９】
このうち、複数のメモリーチップ１１ａ〜１１ｄは、平面視で矩形状を為すと共に、配線基板２よりも小さい形状を有している。また、１層目のメモリーチップ１１ａが他のメモリーチップ１１ｂ〜１１ｄよりも大きい形状を有している。各メモリーチップ１１ａ〜１１ｄは、それぞれ一面側に複数の第１のバンプ電極（第１の接続端子）１２ａと、他面側に複数の第２のバンプ電極（第２の接続端子）１２ｂと、これら第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間を接続する複数の貫通電極（ＴＳＶ）１３とを有している。そして、これら複数のメモリーチップ１１ａ〜１１ｄは、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを接合して積層されている。
【００７０】
一方、ＩＦチップ１１ｅは、平面視で矩形状を為すと共に、上記複数のメモリーチップ１１ａ〜１１ｄよりも小さい形状を有している。また、ＩＦチップ１１ｅは、その一面側に複数の第１のバンプ電極（第１の接続端子）１２ａと、その他面側に複数の第２のバンプ電極（第２の接続端子）１２ｂと、これら第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間を接続する複数の貫通電極（ＴＳＶ）１３とを有している。そして、このＩＦチップ１１ｅは、その一面と、上記メモリーチップ１１ｄの他面とを対向させながら、その間にある第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを接合して積層されている。
【００７１】
そして、このチップ積層体３Ｂは、最上層に位置するＩＦチップ１１ｅを下方に向けた状態で、このＩＦチップ１１ｅの他面と配線基板２の一面（実装領域２ａ）とを対向させながら、その間にある第２のバンプ電極１２ｂとパッド電極７とがワイヤーバンプ（接合部材）１４を介して接合されている。さらに、このチップ積層体３Ｂは、配線基板２の一面とＩＦチップ１１ｅの他面との間の間に充填された絶縁性の接着部材１５を介して配線基板２の実装領域２ａに接着固定されている。
【００７２】
なお、上記ＩＦチップ１１ｅでは、上記配線基板２のパッド電極７との間隔に合わせて、その中央部にある貫通電極１３を挟んだ両側に、複数の第２のバンプ電極１２ｂが交互に間隔を空けて配置されている。そして、この貫通電極１３を挟んだ両側にある第２のバンプ電極１２ｂと貫通電極１３との間には、再配線のための配線パターン（図示せず。）が設けられている。これにより、上記配線基板２のパッド電極７との間隔調整を行っている。
【００７３】
また、上記複数のメモリーチップ１１ａ〜１１ｄでは、その中央部に並ぶ複数の貫通電極１３に対して、その中央部を挟んだ両側に並ぶ複数の貫通電極１３が補強接続用のダミー電極を構成している。
【００７４】
アンダーフィル材４は、第１の封止体として、上記チップ積層体３Ｂを構成する複数の半導体チップ１１ａ〜１１ｅの各隙間に充填された後、熱硬化されることによって、チップ積層体３Ａを封止している。
【００７５】
モールド樹脂５は、第２の封止体として、上記アンダーフィル材４で封止されたチップ積層体３Ｂの全体を覆った状態で、配線基板２の一面側を全面的に封止している。
【００７６】
（半導体装置の製造方法）
上記半導体パッケージ１Ｂを製造する際は、先ず、図１２Ａ〜図１２Ｃに示すように、上記複数のメモリーチップ１１ａ〜１１ｅを積層したチップ積層体３Ｂを作製する。
【００７７】
具体的には、図１２Ａに示すように、上記１層目のメモリーチップ１１ａとなる部分が複数並んで設けられた半導体基板１１Ａを用意する。この半導体基板１１Ａは、シリコン基材からなり、上記１層目のメモリーチップ１１ａとなる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングライン（分割線）Ｌに沿って切断することで、上記１層目のメモリーチップ１１ａとなる部分を個々のメモリーチップ１１ａとして切り出すことが可能となっている。
【００７８】
そして、この半導体基板１１Ａの面上に、上記２〜４層目のメモリーチップ１１ｂ〜１１ｄ及びＩＦチップ１１ｅを上記１層目のメモリーチップ１１ａとなる部分毎に積層搭載（フリップ実装）する。
【００７９】
具体的には、吸着ステージ１００上に、上記第１のバンプ電極１２ａが形成された面（一面）を下方に向けた状態で半導体基板１１Ａを載置する。これにより、半導体基板１１Ａは、吸着ステージ１００に設けられた複数の吸引孔１０１により吸引されながら、この吸着ステージ１００上に安定的に保持される。
【００８０】
この状態から、半導体基板１１Ａ上の上記１層目のメモリーチップ１１ａとなる部分に、ボンディングツール２００を用いて、２層目のメモリーチップ１１ｂを積層搭載（フリップチップ実装）する。
【００８１】
このフリップチップ実装では、ボンディングツール２００に設けられた吸引孔２０１により２層目のメモリーチップ１１ｂを吸引保持しながら、このボンディングツール２００がメモリーチップ１１ｂを第１のバンプ電極１２ａが形成された面（一面）を下方に向けた状態で保持する。
【００８２】
そして、このボンディングツール２００は、図１２Ｂに示すように、２層目のメモリーチップ１１ｂの一面と、その下にある上記１層目のメモリーチップ１１ａとなる部分の他面とを対向させながら、その間にある第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの位置を合わせた状態で、２層目のメモリーチップ１１ｂを上記１層目のメモリーチップ１１ａとなる部分に載置する。
【００８３】
そして、この状態でボンディングツール２００が所定の温度（例えば常温〜１５０℃程度）で加熱しながら荷重及び超音波を印加することによって、第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを超音波熱圧着により接合（フリップチップボンディング）する。
【００８４】
これにより、第１のバンプ電極１２ａと第２のバンプ電極１２ｂとの間が電気的に接続（フリップチップ接続）されて、２層目のメモリーチップ１１ｂが上記１層目のメモリーチップ１１ａとなる部分にフリップチップ実装される。
【００８５】
この状態から更に、上述した２層目のメモリーチップ１１ｂをフリップチップ実装する場合と同様の方法を用いて、この２層目のメモリーチップ１１ｂ上に３層目のメモリーチップ１１ｃと、この３層目のメモリーチップ１１ｃ上に４層目のメモリーチップ１１ｄと、この４層目のメモリーチップ１１ｄ上に５層目のＩＦチップ１１ｅとを、順にフリップチップ実装する。そして、このようなボンディングツール２００を用いた操作を、半導体基板１０Ａの上記１層目のメモリーチップ１１ａとなる部分毎に繰り返す。
【００８６】
これにより、図１２Ｃに示すような半導体基板１１Ａの面上に、上記２〜４層目のメモリーチップ１１ｂ〜１１ｄ及びＩＦチップ１１ｅを上記１層目のメモリーチップ１１ａとなる部分毎に積層した分割前のチップ積層体３Ｂを得ることができる。
【００８７】
本発明では、上述した吸着ステージ１００上に半導体基板１１Ａを安定的に吸引保持できるため、この半導体基板１１Ａ上にボンディングツール２０を用いて複数のメモリーチップ１１ｂ〜１１ｄ及びＩＦチップ１１ｅをフリップ実装する際に、従来のような高温（例えば３００℃程度）による熱圧着が不要となり、例えば常温〜１５０℃程度での超音波熱圧着による接合が可能となる。
【００８８】
これにより、上述した複数のメモリーチップ１１ａ〜１１ｄ及びＩＦチップ１１ｅへの熱の影響を低減できるため、信頼性の高い半導体パッケージ１Ｂを製造することが可能である。また、後述する半導体基板１１Ａを切断して個々のチップ積層体３Ｂに分割するまでの間、この半導体基板１１Ａのまま取り扱うことができるため、組立工程の効率化を図ることが可能である。
【００８９】
そして、この分割前のチップ積層体３Ｂは、図１３に示すような保温トレイ３００Ａに収容された状態で、その温度が常温まで下がらないように加温しながら、次工程へと送られる。この場合、加温された状態の分割前のチップ積層体３Ｂでは、上記半導体基板１１Ａの上記１層目のメモリーチップ１１ａとなる部分毎に積層された複数の半導体チップ（上記２〜４層目のメモリーチップ１１ｂ〜１１ｄ及びＩＦチップ１１ｅ）の温度変化による反りの挙動を抑えることができる。
【００９０】
なお、保温トレイ３００Ａについては、上記図１２Ｃに示す分割前のチップ積層体３Ｂを収容するのに十分な収容空間３０３を有するトレイ本体３０１及び蓋体３０２によって構成されている以外は、上記図３に示す保温トレイ３００と基本的に同様の構成を有している。
【００９１】
次に、図１４Ａ及び図１４Ｂに示すように、所定温度（例えば８０〜１００℃程度）に加温された上記分割前のチップ積層体３Ｂの各隙間に、上記アンダーフィル材４を充填することによって、上記分割前のチップ積層体３Ｂを封止する。
【００９２】
具体的には、塗布ステージ４００上に、上記分割前のチップ積層体３Ｂを載置する。この塗布ステージ４００の面上には、例えばフッ素系シートや、シリコーン系接着材の付いたシートなど、アンダーフィル材４との濡れ性の悪い材料からなる塗布用シート４０１が貼り渡されている。また、塗布ステージ４００には、この塗布ステージ４００を加熱するためのヒータ（加熱手段）４０２が設けられている。このヒータ４０２は、塗布ステージ４００の内部に設けられた管路に加熱された作動液を流すことで、この塗布ステージ４００を加熱することが可能となっている。
【００９３】
この状態から、液状のアンダーフィル材４を供給するディスペンサー５００を用いて、上記分割前のチップ積層体３Ｂの一辺に沿った位置の端部近傍からチップ積層体３Ｂの各隙間に向かってアンダーフィル材４を塗布する。このとき、アンダーフィル材４は、毛細管現象によりチップ積層体３Ｂの各隙間に浸透しながら充填される。
【００９４】
このとき、加温された状態のチップ積層体３Ｂに対してアンダーフィル材４を充填するため、このアンダーフィル材４の流動性が向上し、このチップ積層体３Ｂの各隙間にアンダーフィル材４を良好に充填することができ、ボイド等の発生も低減できる。
【００９５】
この状態から、図１４Ｂに示すように、アンダーフィル材４を例えば１２５℃程度で加熱（キュア）することで、このアンダーフィル材４を硬化させる。これにより、アンダーフィル材４により封止された分割前のチップ積層体３Ｂが形成される。そして、このようなディスペンサー５００を用いた操作を、上記分割前のチップ積層体３Ｂ毎に繰り返す。
【００９６】
また、アンダーフィル材４により封止されたチップ積層体３Ｂでは、アンダーフィル材４の硬化後に常温まで温度を下げたときに、この硬化したアンダーフィル材４によって上記半導体基板１１Ａの上記１層目のメモリーチップ１１ａとなる部分毎に積層された複数の半導体チップ（上記２〜４層目のメモリーチップ１１ｂ〜１１ｄ及びＩＦチップ１１ｅ）の反りの挙動を抑えることができる。
【００９７】
次に、図１５に示すように、ダイシングブレード（図示せず。）を用いて、上記半導体基板１１Ａを上記１層目のメモリーチップ１１ａとなる部分毎に切断することによって個々のチップ積層体３Ｂに分割する。
【００９８】
そして、図１６に示すように、この分割されたチップ積層体３Ｂを塗布用シート４０１から引き剥がす。これにより、アンダーフィル材４により封止されたチップ積層体３Ｂを一括して作製することができる。そして、このアンダーフィル材４により封止されたチップ積層体３Ｂは、図示を省略する収納用トレイに収容されて、次工程へと送られる。
【００９９】
次に、図１７に示すように、上記配線基板２となる部分が複数並んで形成された母配線基板２Ａを用意する。この母配線基板２Ａは、例えばガラスエポキシ基板からなり、上記配線基板２となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングラインＬに沿って切断することで、上記配線基板２となる部分を個々の配線基板２として切り出すことが可能となっている。
【０１００】
そして、図１８Ａ〜図１８Ｃに示すように、この母配線基板２Ａの一面に、上記アンダーフィル材４により封止されたチップ積層体３Ｂを上記配線基板２となる部分毎に実装する。
【０１０１】
具体的には、図１８Ａに示すように、上記配線基板２となる部分の各パッド電極７上にワイヤーバンプ１４を配置する。ワイヤーバンプ１４は、例えば、ＡｕやＣｕ等からなるワイヤーの先端に溶融されたボールが形成されたものを、図示しないワイヤーボンディング装置を用いて、上記パッド電極７上に超音波熱圧着することで接合した後、ワイヤーの後端を引き切ることで形成される。
【０１０２】
この状態から、図１８Ｂに示すように、ＮＣＰ(Non Conductive Paste)と呼ばれる液状の接着部材１５を供給するディスペンサー（図示せず。）を用いて、母配線基板２Ａ上に、上記配線基板２となる部分の実装領域２ａ毎に接着部材１５を塗布する。
【０１０３】
この状態から、図１８Ｃに示すように、ボンディングツール（図示せず。）を用いて、チップ積層体３Ｂを母配線基板２Ａの上記配線基板２となる部分の実装領域２ａにフリップ実装する。
【０１０４】
このフリップチップ実装では、ボンディングツールの吸引孔によりチップ積層体３Ｂを吸引保持しながら、このボンディングツールがＩＦチップ１１ｅを下方に向けた状態でチップ積層体３Ｂを保持する。
【０１０５】
このボンディングツールは、ＩＦチップ１１ｅの一面と上記配線基板２となる部分の実装領域２ａとを対向させながら、その間にある第１のバンプ電極１２ａとパッド電極７との位置を合わせた状態で、上記アンダーフィル材４により封止されたチップ積層体３Ｂを上記配線基板２となる部分の実装領域２ａ上に載置する。そして、この状態でボンディングツールが高温（例えば３００℃程度）で加熱しながら荷重を加えることによって、第２のバンプ電極１２ｂとパッド電極７とをワイヤーバンプ１４を介して熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
【０１０６】
これにより、第２のバンプ電極１２ｂとパッド電極７との間がワイヤーバンプ１４を介して電気的に接続（フリップチップ接続）されて、上記アンダーフィル材４により封止されたチップ積層体３Ｂが母配線基板２Ａの配線基板２となる部分の実装領域２ａにフリップチップ実装される。
【０１０７】
また、上記接着部材１５は、母配線基板２Ａの一面とＩＦチップ１１ｅの一面との間からはみ出した状態で硬化される。これにより、上記アンダーフィル材４により封止されたチップ積層体３Ｂは、この接着部材１５を介して母配線基板２Ａの配線基板２となる部分の実装領域２ａに接着固定される。そして、このようなボンディングツールを用いた操作を、母配線基板２Ａの上記配線基板２となる部分毎に繰り返す。
【０１０８】
次に、図１９に示すように、上記アンダーフィル材４により封止されたチップ積層体３Ｂを覆うように母配線基板２Ａの一面側を上記モールド樹脂５で封止する。具体的には、トランスファモールド装置（図示せず。）を用いる。このトランスファモールド装置は、母配線基板２Ａの他面側を保持する下金型（固定型）と、母配線基板２Ａの一面側に対向してモールド樹脂５が充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型（可動型）とからなる一対の成型金型を備える。
【０１０９】
そして、このトランスファモールド装置の成形金型に、上記アンダーフィル材４により封止されたチップ積層体３Ｂが実装された母配線基板２Ａをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂５を注入する。このモールド樹脂５には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。
【０１１０】
そして、この状態で、モールド樹脂５を所定の温度（例えば１８０℃程度）で加熱（キュア）することで、モールド樹脂５を硬化させる。さらに、所定の温度でベークすることで、モールド樹脂５が完全に硬化される。これにより、母配線基板２Ａの一面側が上記モールド樹脂５で完全に封止される。
【０１１１】
次に、図２０に示すように、母配線基板２Ａの各配線基板２となる部分に設けられた上記接続ランド８上に、上記はんだボール６を配置する。具体的には、複数の吸着孔が形成されたボールマウンターのマウントツール（図示せず。）を用いて、複数のはんだボール６をマウントツールで吸着保持しながら、これら複数のはんだボール６にフラックスを転写形成した後、母配線基板２Ａの各配線基板２となる部分毎にはんだボール６を接続ランド８上に載置する。そして、母配線基板２Ａの全ての配線基板２となる部分にはんだボール６を載置した後、この母配線基板２Ａをリフローする。これにより、母配線基板２Ａの各配線基板２となる部分の接続ランド８上に、はんだボール６が配置される。
【０１１２】
次に、図２１に示すように、母配線基板２Ａを配線基板２となる部分毎に切断することによって個々の半導体パッケージ１Ｂに分割する。具体的には、母配線基板２Ａのモールド樹脂５側にダイシングテープ６００を貼着した後、ダイシングブレード７００を用いて母配線基板２Ａをダイシングテープ６００とは反対側からダイシングラインＬに沿って切断する。これにより、半導体パッケージ１Ｂ毎に分割される。そして、これら半導体パッケージ１Ｂをダイシングテープ６００から引き剥がすことで、図２２に示すように、複数の半導体パッケージ１Ｂを一括して製造することができる。
【０１１３】
以上のように、本発明では、チップ積層体３Ｂを作製する工程と、チップ積層体３Ｂをアンダーフィル材４で封止する工程との間で、チップ積層体３Ｂの温度が常温まで下がらないように加温する工程を設ける。すなわち、本発明では、複数の半導体チップ１１ａ〜１１ｅ（但し、１層目のメモリーチップ１１ａは半導体基板１１Ａの状態）の互いに対向する第１のバンプ電極１２ａと第２のバンプ電極１２ｂとを熱圧着により接合した後、これら複数の半導体チップ１１ａ〜１１ｅの各隙間にアンダーフィル材４を充填し、このアンダーフィル材４を熱硬化させるまでの間、チップ積層体３Ｂを所定の温度以上に保持する。これにより、チップ積層体３Ｂを構成する複数の半導体チップ１１ａ〜１１ｅの温度変化による反りの挙動を抑えることが可能である。
【０１１４】
また、本発明では、上記チップ積層体３Ｂを所定の温度以上に保持することで、このチップ積層体３Ｂを構成する複数の半導体チップ１１ａ〜１１ｅの各隙間にアンダーフィル材４を充填する際のアンダーフィル材４の流動性も向上するため、これらの隙間にアンダーフィル材４を良好に充填することができ、ボイド等の発生も低減できる。
【０１１５】
さらに、本発明では、アンダーフィル材４を硬化させた後は、この硬化したアンダーフィル材４によってチップ積層体３Ｂの温度を常温まで下げたときの各半導体チップ１１ａ〜１１ｅの反りの挙動を抑えることができる。具体的に、アンダーフィル材４の硬化後に上記チップ積層体３Ｂを常温まで温度を下げることによって、このアンダーフィル材４に収縮等が生じるものの、このアンダーフィル材４で固定された各半導体チップ１１ａ〜１１ｅの間では、異種チップであっても、その反りの挙動が同じとなる。
【０１１６】
したがって、本発明によれば、各半導体チップ１１ａ〜１１ｅに加わる応力を低減し、各半導体チップ１１ａ〜１１ｅの接合部分に加わるストレスも低減できるため、この接合部分が破断したり、半導体チップ１１ａ〜１１ｅにクラック等が生じたりすることを抑制することが可能であり、既存の設備を利用したまま、製造される半導体パッケージ１Ｂの接続信頼性を大幅に高めることが可能である。
【０１１７】
なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、図２３Ａ〜図２３Ｄに示すように、更なる製造効率の向上を図るため、上記チップ積層体３Ａを作製する工程と、上記アンダーフィル材４を充填する工程とを一貫して行える装置構成とし、上記チップ積層体３Ａを作製した後、このチップ積層体３Ａを加温した状態のまま、アンダーフィル４を充填することも可能である。
【０１１８】
具体的には、先ず、図２３Ａに示すように、上記図２Ａ〜２Ｃに示す工程と同様に、吸着ステージ１００上に、１層目のメモリーチップ１１ａを載置した後、ボンディングツール２００を用いて、２〜４層目のメモリーチップ１１ｂ〜１１ｄと、５層目のＩＦチップ１１ｅとを順に積層搭載しながら、チップ積層体３Ａを作製する。
【０１１９】
次に、図２３Ｂに示すように、ボンディングツール２００を用いて、吸着ステージ１００上にあるチップ積層体３Ａを加温しながら、塗布ステージ４００まで移送する。
【０１２０】
次に、図２３Ｃに示すように、塗布ステージ４００の塗布用シート４０１上に載置されたチップ積層体３Ａに対して、ディスペンサー５００を用いてアンダーフィル材４を充填する。
【０１２１】
次に、図２３Ｄに示すように、この状態からアンダーフィル材４を加熱（キュア）することで、このアンダーフィル材４を硬化させる。これにより、アンダーフィル材４により封止されたチップ積層体３Ａを得ることができる。
【０１２２】
なお、上記チップ積層体３Ａ，３Ｂは、メモリーチップ１１ａ〜１１ｄとＩＦチップ１１ｅとを組み合わせた構成となっているが、チップの種類や大きさ等については任意に変更することが可能である。
【０１２３】
また、本発明では、上述した５段構成のチップ積層体３Ａ，３Ｂの構成に必ずしも限定されるものではなく、上記チップ積層体３Ａ，３Ｂの積層数については少なくとも２段以上であればよく、４段以下や６段以上としてもよい。また、第１のバンプ電極１２ａ、貫通電極１３及び第２のバンプ電極１２ｂの配置や数についても、上記チップ積層体３Ａ，３Ｂの構成に限らず、適宜変更して実施することが可能である。
【０１２４】
また、本発明は、配線基板２上に複数の半導体チップ１１ａ〜１１ｅを積層したチップ積層体３Ａ，３Ｂを作製した後、チップ積層体３Ａ，３Ｂを加温したまま、このチップ積層体３Ａ，３Ｂを構成する複数の半導体チップ１１ａ〜１１ｅの各隙間にアンダーフィル材４を充填することも可能である。
【０１２５】
また、本発明は、上記ＢＧＡ型の半導体パッケージ１に限らず、例えば、ＬＧＡ（Land Grid Array）型やＣＳＰ(Chip Size Package)型などの他の半導体パッケージにも適用可能である。
【符号の説明】
【０１２６】
１Ａ，１Ｂ…半導体パッケージ（半導体装置）  ２…配線基板  ２Ａ…母配線基板  ２ａ…実装領域  ３Ａ，３Ｂ…チップ積層体  ４…アンダーフィル材（第１の封止体）  ５…モールド樹脂（第２の封止体）  ６…はんだボール（外部接続端子）  ７…パッド電極（第３の接続端子）  ８…接続ランド  ９…引回し配線部  １１Ａ…半導体基板  １１ａ〜１１ｄ…メモリーチップ（半導体チップ）  １１ｅ…ＩＦチップ（半導体チップ）  １２ａ…第１のバンプ電極（第１の接続端子）  １２ｂ…第２のバンプ電極（第２の接続端子）  １３…貫通電極  １４…ワイヤーバンプ（接合部材）  １５…接着部材  １００…吸着ステージ  ２００…ボンディングツール  ３００，３００Ａ…保温トレイ  ４００…塗布ステージ  ４０１…塗布用シート  ５００…ディスペンサー  ６００…ダイシングテープ  ７００…ダイシングブレード
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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