(57)【要約】【課題】スイッチに接続される回路を保護することができるスイッチ及びスイッチの制御方法を提供することを目的とする。【解決手段】本発明のスイッチ５０は、ソースが共通端子１８と接続され、ドレインが第１端子２０と接続され、ゲートに印加される電圧によってオンオフ制御されるＦＥＴ１と、ソースが共通端子１８と接続され、ドレインが第２端子２２と接続され、ゲートに印加される電圧によってオンオフ制御されるＦＥＴ２と、を備え、ＦＥＴ１をオフするためにＦＥＴ１のゲートに印加される電圧の絶対値は、ＦＥＴ２をオフするためにＦＥＴ２のゲートに印加される電圧の絶対値に比べて小さいことを特徴とする。【選択図】図４
2012074890.tif 000002
【特許請求の範囲】
【請求項１】
第１ソース及び第１ドレインのいずれか一方が共通端子と接続され、前記第１ソース及び前記第１ドレインの他方が第１端子と接続され、第１ゲートに印加される電圧によってオンオフ制御される第１ＦＥＴと、
第２ソース及び第２ドレインのいずれか一方が前記共通端子と接続され、前記第２ソース及び前記第２ドレインの他方が第２端子と接続され、第２ゲートに印加される電圧によってオンオフ制御される第２ＦＥＴと、
を備え、前記第１ＦＥＴをオフするために前記第１ゲートに印加される電圧の絶対値は、前記第２ＦＥＴをオフするために前記第２ゲートに印加される電圧の絶対値に比べて小さいことを特徴とするスイッチ。
【請求項２】
所定の電圧を電圧降下させる電圧降下手段を備え、
前記第１ＦＥＴをオフする場合、前記電圧降下手段により前記所定の電圧を電圧降下させた電圧が前記第１ゲートに印加され、前記第２ＦＥＴをオフする場合、前記電圧降下手段を介さずに前記所定の電圧が前記第２ゲートに印加されることを特徴とする請求項１に記載のスイッチ。
【請求項３】
前記電圧降下手段は、抵抗分割回路であることを特徴とする請求項２に記載のスイッチ。
【請求項４】
第３ソース及び第３ドレインのいずれか一方が前記第２ソース及び前記第２ドレインの他方と接続され、第３ソース及び第３ドレインの他方が前記グランドと接続される第３ＦＥＴを備え、
前記第２ＦＥＴをオンし、第３ＦＥＴをオフする場合、前記第３ＦＥＴをオフするために前記第３ゲートに印加される電圧の絶対値は、前記第２ＦＥＴをオフする場合に前記第２ゲートに印加される電圧の絶対値に比べて小さいことを特徴とする請求項１から３のいずれか一項に記載のスイッチ。
【請求項５】
前記第１ソース及び前記第１ドレインの他方が送信アンプと接続され、前記第２ソース及び前記第２ドレインの他方が受信アンプと接続されることを特徴とする請求項１から４のいずれか一項に記載のスイッチ。
【請求項６】
前記第１ＦＥＴ及び前記第２ＦＥＴは、窒化物半導体を用いたＦＥＴであることを特徴とする請求項１から５のいずれか一項に記載のスイッチ。
【請求項７】
第１ソース及び第１ドレインのいずれか一方が共通端子と接続され、前記第１ソース及び前記第１ドレインの他方が第１端子と接続され、第１ゲートに印加される電圧によってオンオフ制御される第１ＦＥＴと、第２ソース及び第２ドレインのいずれか一方が前記共通端子と接続され、前記第２ソース及び前記第２ドレインの他方が第２端子と接続され、第２ゲートに印加される電圧によってオンオフ制御される第２ＦＥＴとを備えるスイッチに対して、
前記第１ＦＥＴをオフし、前記第２ＦＥＴをオンする場合、または、前記第１ＦＥＴ及び前記第２ＦＥＴをいずれもオフする場合、前記第１ゲートに印加される電圧の絶対値は、前記第２ＦＥＴをオフするために前記第２ゲートに印加される電圧の絶対値に比べて小さいことを特徴とするスイッチの制御方法。
【請求項８】
第１ソース及び第１ドレインのいずれか一方が共通端子と接続され、前記第１ソース及び前記第１ドレインの他方が第１端子と接続され、第１ゲートに印加される電圧によってオンオフ制御される第１ＦＥＴと、
第２ソース及び第２ドレインのいずれか一方が前記共通端子と接続され、前記第２ソース及び前記第２ドレインの他方が第２端子と接続され、第２ゲートに印加される電圧によってオンオフ制御される第２ＦＥＴと、
を備え、前記第１ＦＥＴをオフし、前記第２ＦＥＴをオンする場合、前記共通端子に入力される信号の１／４以上が前記第１ＦＥＴにリークすることを特徴とするスイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ及びスイッチの制御方法に関する。
【背景技術】
【０００２】
近年、例えば、複数のキャリア信号を扱う携帯電話端末等に、電界効果型トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）で構成する多端子の高周波スイッチ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｎ−Ｔｈｒｏｕｇｈ；ＳＰＮＴ、Ｎは端子数）等のスイッチが用いられている。例えば、特許文献１には、高周波振幅の大きい信号が入力する１段目のＦＥＴのゲート逆方向耐圧を大きくし、またはオフ容量を低減させることにより、高周波特性及び挿入損失の優れたスイッチ回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２７８８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、例えば高周波スイッチを備える携帯電話端末が、基地局が近い距離にある場合のように、電力の振幅が大きい不要な信号を受信する場合、高周波スイッチに接続された回路が壊れるおそれがある。
【０００５】
本発明は、上記課題に鑑みなされたものであり、スイッチに接続される回路を保護することが可能なスイッチ及びスイッチの制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のスイッチは、第１ソース及び第１ドレインのいずれか一方が共通端子と接続され、前記第１ソース及び前記第１ドレインの他方が第１端子と接続され、第１ゲートに印加される電圧によってオンオフ制御される第１ＦＥＴと、第２ソース及び第２ドレインのいずれか一方が前記共通端子と接続され、前記第２ソース及び前記第２ドレインの他方が第２端子と接続され、第２ゲートに印加される電圧によってオンオフ制御される第２ＦＥＴと、を備え、前記第１ＦＥＴをオフするために前記第１ゲートに印加される電圧の絶対値は、前記第２ＦＥＴをオフするために前記第２ゲートに印加される電圧の絶対値に比べて小さいことを特徴とする。本発明によれば、スイッチに接続される例えば受信用の低雑音増幅器等の回路を保護することができる。
【０００７】
上記構成において、所定の電圧を電圧降下させる電圧降下手段を備え、前記第１ＦＥＴをオフする場合、前記電圧降下手段により前記所定の電圧を電圧降下させた電圧が前記第１ゲートに印加され、前記第２ＦＥＴをオフする場合、前記電圧降下手段を介さずに前記所定の電圧が前記第２ゲートに印加される構成とすることができる。
【０００８】
上記構成において、前記電圧降下手段は、抵抗分割回路である構成とすることができる。
【０００９】
上記構成において、第３ソース及び第３ドレインのいずれか一方が前記第２ソース及び前記第２ドレインの他方と接続され、第３ソース及び第３ドレインの他方が前記グランドと接続される第３ＦＥＴを備え、前記第２ＦＥＴをオンし、第３ＦＥＴをオフする場合、前記第３ＦＥＴをオフするために前記第３ゲートに印加される電圧の絶対値は、前記第２ＦＥＴをオフする場合に前記第２ゲートに印加される電圧の絶対値に比べて小さい構成とすることができる。
【００１０】
上記構成において、前記第１ソース及び前記第１ドレインの他方が送信アンプの出力回路と接続され、前記第２ソース及び前記第２ドレインの他方が受信アンプの入力回路と接続される構成とすることができる。
【００１１】
上記構成において、前記第１ＦＥＴ及び前記第２ＦＥＴは、窒化物半導体を用いたＦＥＴである構成とすることができる。
【００１２】
本発明のスイッチの制御方法は、第１ソース及び第１ドレインのいずれか一方が共通端子と接続され、前記第１ソース及び前記第１ドレインの他方が第１端子と接続され、第１ゲートに印加される電圧によってオンオフ制御される第１ＦＥＴと、第２ソース及び第２ドレインのいずれか一方が前記共通端子と接続され、前記第２ソース及び前記第２ドレインの他方が第２端子と接続され、第２ゲートに印加される電圧によってオンオフ制御される第２ＦＥＴとを備えるスイッチに対して、前記第１ＦＥＴをオフし、前記第２ＦＥＴをオンする場合、または、前記第１ＦＥＴ及び前記第２ＦＥＴをいずれもオフする場合、前記第１ゲートに印加される電圧の絶対値は、前記第２ＦＥＴをオフするために前記第２ゲートに印加される電圧の絶対値に比べて小さいことを特徴とする。本発明によれば、スイッチに接続される例えば受信用の低雑音増幅器等の回路を保護することができる。
【００１３】
本発明のスイッチは、第１ソース及び第１ドレインのいずれか一方が共通端子と接続され、前記第１ソース及び前記第１ドレインの他方が第１端子と接続され、第１ゲートに印加される電圧によってオンオフ制御される第１ＦＥＴと、第２ソース及び第２ドレインのいずれか一方が前記共通端子と接続され、前記第２ソース及び前記第２ドレインの他方が第２端子と接続され、第２ゲートに印加される電圧によってオンオフ制御される第２ＦＥＴと、を備え、前記第１ＦＥＴをオフし、前記第２ＦＥＴをオンする場合、前記共通端子に入力される信号の１／４以上が前記第１ＦＥＴにリークすることを特徴とする。本発明によれば、スイッチに接続される例えば受信用の低雑音増幅器等の回路を保護することができる。
【発明の効果】
【００１４】
本発明によれば、スイッチに接続される回路を保護することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、比較例に係る高周波スイッチ及びその周辺の構成の一例を示す回路図である。
【図２】図２は、比較例に係る高周波スイッチ及びその周辺の構成の一例を示す回路図である。
【図３】図３（ａ）及び図３（ｂ）は、比較例に係る高周波スイッチの動作の説明図である。
【図４】図４は、実施例１に係る高周波スイッチ及びその周辺の構成の一例を示す回路図である。
【図５】図５（ａ）及び図５（ｂ）は、実施例１に係る高周波スイッチの動作の説明図である。
【図６】図６は、実施例１に係るＦＥＴの構成の一例を示す回路図である。
【図７】図７は、実施例２に係る高周波スイッチ及びその周辺の構成の一例を示す回路図である。
【図８】図８は、実施例２に係る高周波スイッチの動作の説明図である。
【図９】図９は、実施例３に係る高周波スイッチ及びその周辺の構成の一例を示す回路図である。
【図１０】図１０（ａ）及び図１０（ｂ）は、実施例３に係る高周波スイッチの動作の説明図である。
【発明を実施するための形態】
【００１６】
まず、実施例との比較のため、比較例を説明する。図１は、比較例に係る高周波スイッチ１０及びその周辺の構成の一例を示す回路図である。図１のように、高周波スイッチ１０は、ＳＰ２Ｔであり、共通端子１８、第１端子２０及び第２端子２２と接続される。共通端子１８は、高周波スイッチ１０とアンテナ１６とに接続される。第１端子２０は、高周波スイッチ１０とパワーアンプ（Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ；ＰＡ）１２とに接続される。第２端子２２は、高周波スイッチ１０と低雑音アンプ（Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ；ＬＮＡ）１４とに接続される。
【００１７】
アンテナ１６は、高周波信号の送受信を行う。ＰＡ１２は、入力端子Ｉｎから入力される信号を増幅して、例えばピークで３５ｄＢｍ程度の高い電力を第１端子２０に出力する。ＬＮＡ１４は、アンテナ１６が受信した信号を増幅して、出力端子Ｏｕｔへ出力する。ＬＮＡ１４には、例えばゲート長が短くゲート幅が狭い比較的小型のトランジスタが用いられる。
【００１８】
高周波スイッチ１０は、信号の経路を、入力端子ＩｎからＰＡ１２、第１端子２０及び共通端子１８を介してアンテナ１６に至る第１の経路（図１の破線矢印１１）並びに、アンテナ１６から共通端子１８、第２端子２２及びＬＮＡ１４を介して出力端子Ｏｕｔに至る第２の経路（図１の破線矢印１３）のいずれかに切り替える。
【００１９】
信号が第１の経路を流れる場合を説明する。信号は入力端子Ｉｎに入力される。信号は入力端子ＩｎからＰＡ１２に入力される。信号はＰＡ１２で増幅されて、第１端子２０に出力される。信号は、第１端子２０、高周波スイッチ１０及び共通端子１８を介して、アンテナ１６に入力され、アンテナ１６から送信される。
【００２０】
信号が第２の経路を流れる場合を説明する。信号はアンテナ１６で受信される。受信された信号は共通端子１８に入力される。信号は、共通端子１８、高周波スイッチ１０及び第２端子２２を介して、ＬＮＡ１４に入力される。信号は、ＬＮＡ１４で増幅されて、出力端子Ｏｕｔに出力される。
【００２１】
図２を参照して、比較例に係る高周波スイッチ１０及びその周辺の構成を詳細に説明する。図２は、比較例に係る高周波スイッチ１０及びその周辺の構成の一例を示す回路図である。図２において、図１に示す構成と同一の構成について同一の符号を付して説明を省略する。
【００２２】
図２のように、高周波スイッチ１０は、ＦＥＴ１及びＦＥＴ２、抵抗Ｒｂ１及びＲｂ２並びに制御端子３０及び３２を備える。ＦＥＴ１は、ソースが共通端子１８と接続され、ドレインが第１端子２０と接続され、制御端子３０と接続されるゲートに印加される電圧によってオンオフ制御される。ＦＥＴ２は、ソースが共通端子１８と接続され、ドレインが第２端子２２と接続され、制御端子３２と接続されるゲートに印加される電圧によってオンオフ制御される。ＦＥＴ１及びＦＥＴ２のゲートは、それぞれ抵抗Ｒｂ１及びＲｂ２を介して制御端子３０及び３２と接続される。なお、ＦＥＴ１のソース及びドレインがそれぞれ第１端子２０及び共通端子１８と接続されるようにしてもよいし、ＦＥＴ２のソース及びドレインがそれぞれ第２端子２２及び共通端子１８と接続されるようにしてもよい。
【００２３】
ＦＥＴ１及びＦＥＴ２の閾値電圧は例えば−２Ｖである。電圧生成回路２６は、例えば０Ｖ及び−２５Ｖの２種類の電圧を生成して、デコーダロジック２４に出力する。デコータロジック２４は、入力されるロジック信号に応じて、制御端子３０及び３２に０Ｖ及び−２５Ｖのいずれかの信号を出力する。例えば、ロジック信号が０の場合、デコータロジック２４は、制御端子３０及び３２にそれぞれ０Ｖ及び−２５Ｖの信号を出力する。このとき、ＦＥＴ１及びＦＥＴ２はそれぞれオン及びオフして、図１に示す第１の経路１１のように信号が流れる。ロジック信号が１の場合、デコータロジック２４は、制御端子３０及び３２にそれぞれ−２５Ｖ及び０Ｖの信号を出力する。このときＦＥＴ１及びＦＥＴ２はそれぞれオフ及びオンして、図１に示す第２の経路１３のように信号が流れる。
【００２４】
ＰＡ１２は、ＦＥＴ５及びＰＡ出力整合回路４０を備える。ＦＥＴ５は、ゲートが入力端子Ｉｎと接続され、ソースがグランドと接続され、ドレインがＰＡ出力整合回路４０の入力と接続される。ＦＥＴ５は、入力端子Ｉｎから入力された信号を増幅してＰＡ出力整合回路４０に出力する。ＰＡ出力整合回路４０は、ＰＡ１２が出力する信号のインピーダンスを整合して、第１端子２０へ出力する。
【００２５】
ＬＮＡ１４は、ＦＥＴ６及びＬＮＡ入力整合回路４２を備える。ＦＥＴ６は、ゲートがＬＮＡ入力整合回路４２の出力と接続され、ソースがグランドと接続され、ドレインが出力端子Ｏｕｔと接続される。ＰＡ出力整合回路４０は、第２端子２２から入力される信号のインピーダンスを整合してＦＥＴ６に出力する。ＦＥＴ６は信号を増幅して出力端子Ｏｕｔへ出力する。
【００２６】
図３（ａ）及び図３（ｂ）を参照して、比較例に係る高周波スイッチ１０の動作を説明する。図３（ａ）及び図３（ｂ）は、比較例に係る高周波スイッチ１０の動作の説明図であって、図２を簡略化した図である。図３（ａ）及び図３（ｂ）において、図１及び図２に示す構成と同一の構成について同一の符号を付して説明を省略する。
【００２７】
図３（ａ）は、ＦＥＴ１及びＦＥＴ２がそれぞれオン及びオフの状態を示している。図３（ａ）のように、制御端子３０には、０Ｖが入力される。この場合、ＦＥＴ１のゲートには抵抗Ｒｂ１を介してほぼ０Ｖが印加される。よって、ＦＥＴ１はオンする。制御端子３２には、−２５Ｖが入力される。この場合、ＦＥＴ２のゲートには抵抗Ｒｂ２を介してほぼ−２５Ｖが印加される。よって、ＦＥＴ２はオフする。
【００２８】
図３（ｂ）は、ＦＥＴ１及びＦＥＴ２がそれぞれオフ及びオンの状態を示している。図３（ｂ）のように、制御端子３０には、−２５Ｖが入力される。この場合、ＦＥＴ１のゲートには抵抗Ｒｂ２を介してほぼ−２５Ｖが印加される。よって、ＦＥＴ１はオフする。制御端子３２には、０Ｖが入力される。この場合、ＦＥＴ２のゲートには抵抗Ｒｂ２を介してほぼ０Ｖが印加される。よって、ＦＥＴ２はオンする。
【００２９】
アンテナ１６が受信する信号の電力振幅が小さい場合、ＬＮＡ１４が壊れることはほとんどない。ところが、例えば、高周波スイッチ１０を備えた携帯電話端末が基地局から近い距離にある場合、アンテナ１６が、電力の振幅が大きい不要な大信号を受信する場合がある。そのような場合、高周波スイッチ１０に接続されたＬＮＡ１４が壊れる場合がある。例えば、ＬＮＡ１４が備えるＦＥＴ６は、振幅の小さい信号が入力されることを想定してゲート長が短くゲート幅が狭いため、壊れやすい。
【実施例１】
【００３０】
以下、図面を参照して、上記課題を解決する本発明の実施例について説明する。図４は、実施例１に係る高周波スイッチ５０及びその周辺の構成の一例を示す回路図である。実施例１に係る高周波スイッチ５０は、比較例に係る高周波スイッチ１０と比較して、ＦＥＴ１と制御端子３０とが、抵抗Ｒｂ１、Ｒｂ３及びＲｂ４から構成される抵抗分割回路を介して接続されている点が異なる。その他の構成は、図１から図３に示す構成と同様のため、説明を省略する。
【００３１】
図５（ａ）及び図５（ｂ）を参照して、高周波スイッチ５０の動作の一例を説明する。図５（ａ）及び図５（ｂ）は、実施例１に係る高周波スイッチ５０の動作の説明図であって、図４を簡略化した図である。
【００３２】
図５（ａ）は、ＦＥＴ１及びＦＥＴ２がそれぞれオン及びオフの状態を示している。図５（ａ）のように、制御端子３０には、０Ｖが入力される。この場合、制御端子３０と、抵抗Ｒｂ３の一端と接続されたグランドと、の間で電位差は生じないため、ＦＥＴ１のゲートには抵抗分割回路を介してほぼ０Ｖが印加される。よって、ＦＥＴ１はオンする。制御端子３２には、−２５Ｖが入力される。この場合、ＦＥＴ２のゲートには抵抗Ｒｂ２を介してほぼ−２５Ｖが印加される。よって、ＦＥＴ２はオフする。
【００３３】
図５（ｂ）は、ＦＥＴ１及びＦＥＴ２がそれぞれオフ及びオンの状態を示している。図５（ｂ）のように、制御端子３２には、０Ｖが入力される。この場合、ＦＥＴ２のゲートには抵抗Ｒｂ２を介してほぼ０Ｖが印加される。よって、ＦＥＴ２はオンする。一方、制御端子３０には、−２５Ｖが印加される。この場合、ＦＥＴ１のゲートには、抵抗分割回路により分割した電圧である−５Ｖが印加される。よって、通常はＦＥＴ１はオフする。
【００３４】
しかしながら、ＦＥＴ１のゲートに印加される−５Ｖという電圧は、図３（ｂ）においてＦＥＴ１のゲートに印加される−２５Ｖと比べて、閾値電圧である−２Ｖに近い電圧である。そのため、例えば共通端子１８に不要な大信号が流れる等、共通端子１８に入力する信号の電力の振幅が所定の値より大きい場合に、ＦＥＴ１のゲート−ソース間の電位差が小さくなり、ＦＥＴ１のドレイン−ソース間がオフ状態を保持できなくなりオン状態となる。すなわち、共通端子１８に入力する信号の電力の振幅が所定の値より大きい場合に、信号はＦＥＴ２側に流れるだけでなく、信号の一部はＦＥＴ１のオン抵抗を通過して第一端子側にも流れる。これにより、不要な大信号は、第１端子２０と接続するＰＡ１２へ流れ、ＰＡ出力整合回路４０を介してＦＥＴ５のソースと接続されたグランドへリークする。
【００３５】
ＦＥＴ５のドレインは、増幅に必要な大電流を流せるように十分な配線幅及びゲート幅を有し、ドレイン−ソース間のチャネルにより低インピーダンスでグランドと接続されている。そのため、ＦＥＴ５は、不要な大信号が入力した場合であっても、熱損等を起こすことなく不要な大信号をグランドへリークすることができる。よって、ＰＡ１２は壊れにくい。なお、ＦＥＴ１のゲートと抵抗分割回路との間の抵抗が大きいため、不要な大信号はＦＥＴ１のゲートから抵抗分割回路へはリークしない。
【００３６】
例えば、ＦＥＴ１とＦＥＴ２が同じサイズの場合に、共通端子１８に入力する信号の電力の振幅が所定の値より大きいと、信号の約半分に相当する約３ｄＢがＦＥＴ１側へリークする。これにより、第２端子２２と接続されたＬＮＡ１４への振幅の大きい信号の流入を低減することができる。よって、高周波スイッチ５０と接続されたＬＮＡ１４を保護することができる。なお、ＦＥＴ１側のリークは、上記のように共通端子１８に入力する信号の約半分である場合だけに限らず、共通端子１８に入力する信号の１／４以上であることが、回路保護に有効である。
【００３７】
実施例１によれば、第１ＦＥＴであるＦＥＴ１をオフするために第１ゲートであるＦＥＴ１のゲートに印加される電圧（−５Ｖ）の絶対値（５Ｖ）は、第２ＦＥＴであるＦＥＴ２をオフするために第２ゲートであるＦＥＴ２のゲートに印加される電圧（−２５Ｖ）の絶対値（２５Ｖ）に比べて小さい。これにより、共通端子１８に入力する信号の振幅が所定の値より大きい場合に、第２端子２２を介さずに、共通端子１８からＦＥＴ１及び第１端子２０を介して、ＰＡ１４が備えるＦＥＴ５のソースと接続されたグランドへ信号がリークする。よって、高周波スイッチ５０に接続されるＬＮＡ１４を保護することができる。ここで、所定の値とは、例えば図５（ｂ）のように、共通端子１８からオフ状態であるＦＥＴ１のソース（又はドレイン）に信号が供給された場合に、ＦＥＴ１のドレイン−ソース間に電流が流れるような信号の振幅のことである。信号の電力の振幅は、信号の振幅の一例であって、例えば信号の電圧の振幅としてもよい。
【００３８】
実施例１によれば、高周波スイッチ５０が第１ＦＥＴであるＦＥＴ１、第２ＦＥＴであるＦＥＴ２及び図２に示すような抵抗Ｒｂ１、Ｒｂ３及びＲｂ４により構成される抵抗分割回路のような電圧降下手段を有するリーク手段を備える。電圧降下手段が、共通端子１８に入力する信号の振幅が所定の値より大きい場合に、第２端子２２を介さずに、共通端子１８からＦＥＴ１及び第１端子２０を介して、ＰＡ１４が備えるＦＥＴ５のソースと接続されたグランドへ信号のリークを発生させ、信号が所定の値より小さい場合に信号のリークを発生させない。これにより、高周波スイッチ５０に接続されるＬＮＡ１４を保護することができる。
【００３９】
実施例１によれば、図４に示すような抵抗Ｒｂ１、Ｒｂ３及びＲｂ４により構成される抵抗分割回路のような電圧降下手段が、ＦＥＴ１及びＦＥＴ２がそれぞれオフ及びオンして、共通端子１８に入力する信号の振幅が大きい場合に、ＦＥＴ１及びＦＥＴ２がそれぞれオン及びオフする場合のＦＥＴ２のゲートに印加される電圧（−２５Ｖ）より高い電圧（−５Ｖ）をＦＥＴ１のゲートに印加する。すなわち、ＦＥＴ１及びＦＥＴ２がそれぞれオン及びオフする場合にＦＥＴ１のゲートに印加される電圧は、ＦＥＴ１の閾値電圧（−２Ｖ）に近い電圧である。これにより、共通端子１８に入力する信号の振幅が大きい場合に、ＦＥＴ１のドレイン−ソース間に電流が流れるため、共通端子１８に入力する信号の一部をＦＥＴ１側へリークさせることができる。よって、高周波スイッチ５０のＦＥＴ２側に接続されるＬＮＡ１４を保護することができる。
【００４０】
実施例１によれば、図４に示すような抵抗Ｒｂ１、Ｒｂ３及びＲｂ４により構成される抵抗分割回路のような電圧降下手段が、電圧生成回路２６が生成する所定の電圧（−２５Ｖ）を電圧降下させる。ＦＥＴ１をオフする場合、電圧降下手段により所定の電圧（−２５Ｖ）を電圧降下手段により電圧降下させた電圧（−５Ｖ）がＦＥＴ１のゲートに印加され、ＦＥＴ２をオフする場合、電圧降下手段を介さずに所定の電圧（−２５Ｖ）がＦＥＴ２のゲートに印加される。図５（ａ）及び図５（ｂ）で説明したように、ＦＥＴ１及びＦＥＴ２のゲートに印加される電圧は、０Ｖ、−５Ｖ及び−２５Ｖの３種類であるが、抵抗Ｒｂ１、Ｒｂ３及びＲｂ４による抵抗分割回路のような電圧降下手段により、−２５Ｖを−５Ｖに電圧降下させることができる。したがって、電圧生成回路２６が生成する電圧を０Ｖ及び−２５Ｖの２種類にすることができる。よって、電圧生成回路２６のコストを低減することができる。抵抗分割回路は、電圧降下手段の一例であって、他の回路を用いて電圧生成回路が生成する電圧を電圧降下させるようにしてもよい。抵抗分割回路は、図４のような抵抗Ｒｂ１、Ｒｂ３及びＲｂ４による構成以外の構成でもよい。電圧降下手段は、外部から制御端子３０及び３２に印加される電圧を電圧降下させてもよい。
【００４１】
実施例１によれば、高周波スイッチ５０は、デコーダロジック２４を備える。デコーダロジック２４は、電圧生成回路２６が生成する所定の電圧（−２５Ｖ）を、図４に示すような抵抗Ｒｂ１、Ｒｂ３及びＲｂ４により構成される抵抗分割回路のような電圧降下手段により電圧降下させた電圧（−５Ｖ）をＦＥＴ１のゲートに印加するか及び電圧生成回路２６が生成する所定の電圧（−２５Ｖ）を電圧降下手段を介さずにＦＥＴ２のゲートに印加するかのいずれかを選択する。これにより、制御端子３０及び３２に印加される電圧を、簡易な構成で選択することができる。デコーダロジック２４は、制御回路の一例であり、その他の回路としてもよい。
【００４２】
実施例１によれば、ＦＥＴ１のドレイン（又はソース）が第１端子２０を介してＰＡ１２と接続され、ＦＥＴ２のドレイン（又はソース）が第２端子２２を介してＬＮＡ１４と接続される。これにより、共通端子１８に入力する信号の振幅が所定の値より大きい場合に、ＦＥＴ１側に信号の一部をリークさせて、ＬＮＡ１４を保護することができる。ＰＡ１２及びＬＮＡ１４は、それぞれ送信アンプ及び受信アンプの一例であり、その他の回路としてもよい。受信アンプは、送信アンプに比べて、振幅の小さい信号が入力されることを想定してゲート長が短くゲート幅が狭いため、壊れやすい。実施例１のような構成により、受信アンプを保護することができる。
【００４３】
実施例１において、ＦＥＴ１及びＦＥＴ２は、窒化物半導体を用いたＦＥＴとすることが好ましい。ＦＥＴ１及びＦＥＴ２を窒化物半導体を用いたＦＥＴとすることにより、ゲートに印加される電圧を例えば１００Ｖ以上の高い電圧とすることができる。窒化物半導体を用いたＦＥＴでは、ゲートに印加される電圧を、例えばハイレベルでは０Ｖ、ロウレベルでは−２０〜−３０Ｖと大きくすることができるため、大きなパワーを扱うことができる。このようなＦＥＴ１及びＦＥＴ２を備える高周波スイッチ５０において、共通端子１８に入力する信号の振幅が所定の値より大きい場合であっても、実施例１のような構成により、高周波スイッチ５０と接続されたＬＮＡ１４を保護することができる。実施例１の構成により、例えば複数のＦＥＴを直列に接続して電圧を分圧させるような構成が不要となるため、コストを低減することができる。なお、ＦＥＴ１及びＦＥＴ２は、ＧａＡｓを用いたＦＥＴとしてもよい。ＧａＡｓを用いたＦＥＴは、閾値電圧が−２Ｖ、耐電圧が１０〜２０Ｖであるため、ハイレベルでは０Ｖ、ロウレベルでは−５〜−８Ｖ程度の電圧をゲートに印加することができる。ＦＥＴ１及びＦＥＴ２は、例えばＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）等でもよい。
【００４４】
実施例１によれば、ＦＥＴ１及びＦＥＴ２のゲートに印加される電圧は、０Ｖ、−５Ｖ及び−２５Ｖの３種類であり、ＦＥＴ１及びＦＥＴ２の閾値電圧は−２Ｖであるが、これらは一例であって他の電圧値でもよい。ＦＥＴ１及びＦＥＴ２がオンする電圧は、閾値電圧より高い電圧であればよい。例えば、ＦＥＴ１及びＦＥＴ２がオンする電圧の絶対値は、閾値電圧の絶対値より大きければよい。ＦＥＴ２がオフする電圧であって、共通端子１８から振幅が所定の値より大きい信号が入力する場合であっても、ＦＥＴ２のオフ状態が維持される電圧は、閾値電圧より十分低い電圧であればよい。例えば、ＦＥＴ２のオフ状態が維持される電圧の絶対値は、閾値電圧の絶対値より十分小さい電圧であればよい。ＦＥＴ１がオフする電圧であって、共通端子１８から振幅が所定の値より大きい信号が入力する場合に、ＦＥＴ１のソース−ドレイン間に電流が流れる電圧は、閾値電圧より低く、ＦＥＴ２がオフする電圧より高い電圧であって、閾値電圧に近い電圧であればよい。例えば、ＦＥＴ１のソース−ドレイン間に電流が流れる電圧の絶対値は、閾値電圧の絶対値より小さく、ＦＥＴ２がオフする電圧の絶対値より大きければよい。
【００４５】
実施例１によれば、高周波スイッチ５０は、２つの端子（第１端子２０及び第２端子２２）を備えるＳＰ２Ｔである。例えば３つの端子を備えるＳＰ３Ｔ等の３以上の端子を備える高周波スイッチについても、実施例１と同様の構成を適用してもよい。その場合、例えば、３以上の各端子に接続される各ＦＥＴのゲートのそれぞれに、抵抗分割回路のような電圧降下手段を設けて、電圧降下手段を介して電圧が印加されるようにしてもよい。
【００４６】
実施例１において、ＦＥＴ１を、例えば図６のように、複数のＦＥＴを直列に接続した構成としてもよい。図６は、実施例１に係るＦＥＴの構成の一例を示す回路図である。図６において、破線３４で囲む部分は、図４に示すＦＥＴ１及び抵抗Ｒｂ１を置き換えた構成を示している。破線３４で囲む部分以外の構成は、図４と同様のため、説明を省略する。図６のように、ＦＥＴ１１、ＦＥＴ１２、ＦＥＴ１３・・・ＦＥＴ  ｎは、ソースとドレインが直列に接続され、ＦＥＴ１１のソースが共通端子１８に接続され、ＦＥＴ  ｎのドレインが第１端子２０に接続されている。ＦＥＴ１１、ＦＥＴ１２、ＦＥＴ１３・・・ＦＥＴ  ｎのゲートは、それぞれ抵抗Ｒｂ１１、Ｒｂ１２、Ｒｂ１３・・・Ｒｂ  ｎとＲｂ４を介して制御端子３０に接続される。抵抗Ｒｂ１１、Ｒｂ１２、Ｒｂ１３・・・Ｒｂ  ｎと抵抗Ｒｂ３及びＲｂ４とが抵抗分割回路を構成する。ＦＥＴ２を図６と同様に構成してもよい。
【００４７】
実施例１によれば、高周波スイッチ５０は高周波信号を扱うスイッチである。高周波スイッチ５０はスイッチの一例であって、高周波信号以外の信号を扱うスイッチに実施例１のような構成を適用してもよい。実施例１において、ＰＡ１２及びＬＮＡ１４の構成は一例であって、他の構成でもよい。実施例１において、電圧生成回路２６が生成する電圧は、制御端子３０及び３２に印加される電圧の一例であって、制御端子３０及び３２に外部から印加される電圧が制御端子３０及び３２に印加されてもよい。
【００４８】
実施例１によれば、高周波スイッチ５０の制御方法において、ＦＥＴ１をオフし、ＦＥＴ２をオンする場合、ＦＥＴ１のゲートに印加される電圧（−５Ｖ）の絶対値（５Ｖ）は、ＦＥＴ２をオフするためにＦＥＴ２のゲートに印加される電圧（−２５Ｖ）の絶対値（２５Ｖ）に比べて小さい。これにより、共通端子１８に入力する信号の振幅が所定の値より大きい場合に、第２端子２２を介さずに、共通端子１８からＦＥＴ１及び第１端子２０を介して、ＰＡ１４が備えるＦＥＴ５のソースと接続されたグランドへ信号がリークする。よって、高周波スイッチ５０と接続されるＬＮＡ１４を保護することができる。
【００４９】
実施例１によれば、ＦＥＴ１をオフし、ＦＥＴ２をオンする場合、共通端子１８に入力される信号の１／４以上がＦＥＴ１にリークするようにすると、回路保護に有効である。これにより、高周波スイッチ５０と接続されるＬＮＡ１４を保護することができる。
【実施例２】
【００５０】
実施例２は、実施例１に示す高周波スイッチ５０の変形例である。図７は、実施例２に係る高周波スイッチ６０及びその周辺の構成の一例を示す回路図である。実施例２に係る高周波スイッチ６０は、実施例１に係る高周波スイッチ１０と比較して、抵抗Ｒｂ５を備え、抵抗Ｒｂ５の一端が共通端子１８、ＦＥＴ１のソース及びＦＥＴ２のソースと接続され、抵抗Ｒｂ５の他端がグランドと接続されている点が異なる。図７において、その他の構成は図４と同様のため、説明を省略する。
【００５１】
図８を参照して、実施例２に係る高周波スイッチ６０の動作の一例を説明する。図８は、実施例２に係る高周波スイッチ６０の動作の説明図であって、図７を簡略化した図である。図８は、ＦＥＴ１及びＦＥＴ２がいずれもオフの状態を示している。
【００５２】
図８のように、制御端子３２には、−２５Ｖが入力される。この場合、ＦＥＴ２のゲートには抵抗Ｒｂ２を介してほぼ−２５Ｖが印加される。よって、ＦＥＴ２はオフする。同様に、制御端子３０には、−２５Ｖが印加される。この場合、ＦＥＴ１のゲートには、制御端子３０の電圧を抵抗Ｒｂ１、Ｒｂ３及びＲｂ４で構成された抵抗分割回路により分割した電圧である−５Ｖが印加される。よって、図５（ｂ）の場合と同様に、ＦＥＴ１は通常はオフの状態となるが、共通端子１８に入力する信号の電力の振幅が所定の値より大きい場合に、ＦＥＴ１のゲート−ソース間の電位差が小さくなり、ＦＥＴ１のドレイン−ソース間に電流が流れる状態となる。すなわち、共通端子１８に入力する信号の電力の振幅が所定の値より大きい場合に、信号はＦＥＴ２側に流れるだけでなく、信号の一部はＦＥＴ１側にリークする。これにより、不要な大信号は、第１端子２０と接続するＰＡ１２へ流れ、ＰＡ出力整合回路４０を介してＦＥＴ５のソースと接続されたグランドへリークする。
【００５３】
このように、共通端子１８に入力する信号の電力の振幅が所定の値より大きい場合に、第２端子２２を介さずに、共通端子１８からＦＥＴ１及び第１端子２０を介して、ＰＡ１４が備えるＦＥＴ５のソースと接続されたグランドへ信号がリークし、共通端子１８に入力する信号の電力の振幅が所定の値より小さい場合に信号はＦＥＴ１側へリークしない。例えば、ＦＥＴ１とＦＥＴ２とが同じサイズの場合、信号の約９０％がＦＥＴ１側へリークする。これにより、実施例１と同様に、第２端子２２と接続されたＬＮＡ１４への振幅の大きい信号の流入を低減することができる。よって、高周波スイッチ６０と接続されたＬＮＡ１４を保護することができる。
【００５４】
実施例２によれば、第１ＦＥＴであるＦＥＴ１をオフするために第１ゲートであるＦＥＴ１のゲートに印加される電圧（−５Ｖ）の絶対値（５Ｖ）は、第２ＦＥＴであるＦＥＴ２をオフするために第２ゲートであるＦＥＴ２のゲートに印加される電圧（−２５Ｖ）の絶対値（２５Ｖ）に比べて小さい。これにより、不要な大信号は、第１端子２０と接続するＰＡ１２へ流れ、ＰＡ出力整合回路４０を介してＦＥＴ５のソースと接続されたグランドへリークするため、高周波スイッチ６０と接続されたＬＮＡ１４を保護することができる。
【００５５】
実施例２によれば、抵抗Ｒｂ５は、一端が共通端子１８、ＦＥＴ１のソース及びＦＥＴ２のソースと接続され、他端がグランドと接続される。これにより、ＦＥＴ１及びＦＥＴ２がいずれもオフとなる場合に、ＦＥＴ１及びＦＥＴ２のソースに印加される電圧を定めることができる。
【００５６】
実施例２によれば、図５に示すような抵抗Ｒｂ１、Ｒｂ３及びＲｂ４により構成される抵抗分割回路のような電圧降下手段により、ＦＥＴ１及びＦＥＴ２がいずれもオフする場合、ＦＥＴ２のゲートに印加される電圧（−２５Ｖ）より高い電圧（−５Ｖ）がＦＥＴ１のゲートに印加される。すなわち、ＦＥＴ１及びＦＥＴ２がいずれもオフする場合にＦＥＴ１のゲートに印加される電圧は、ＦＥＴ１の閾値電圧（−２Ｖ）に近い電圧である。これにより、実施例１と同様に、高周波スイッチ６０と接続されるＬＮＡ１４を保護することができる。
【００５７】
実施例２によれば、高周波スイッチ６０の制御方法において、ＦＥＴ１及びＦＥＴ２をいずれもオフする場合、ＦＥＴ１のゲートに印加される電圧（−５Ｖ）の絶対値（５Ｖ）は、ＦＥＴ２をオフするためにＦＥＴ２のゲートに印加される電圧（−２５Ｖ）の絶対値（２５Ｖ）に比べて小さい。これにより、実施例１と同様に、高周波スイッチ６０と接続されるＬＮＡ１４を保護することができる。
【実施例３】
【００５８】
実施例３は、実施例２と同様に、実施例１に示す高周波スイッチ５０の変形例である。図９は、実施例３に係る高周波スイッチ７０及びその周辺の構成の一例を示す回路図である。実施例３に係る高周波スイッチ７０は、実施例１に係る高周波スイッチ１０と比較して、ＦＥＴ３及びＦＥＴ４並びに抵抗Ｒｂ６及びＲｂ７を備える点が異なる。ＦＥＴ３は、ドレインが第２端子２２及びＦＥＴ２のドレイン（又はソース）と接続され、ソースがグランドと接続され、ゲートが抵抗Ｒｂ３、Ｒｂ４及びＲｂ７から構成される抵抗分割回路を介して制御端子３０と接続されるシャントＦＥＴである。制御端子３０に印加される電圧を、抵抗Ｒｂ３、Ｒｂ４及びＲｂ７から構成される抵抗分割回路により分割した電圧が、ＦＥＴ３のゲートに印加される。ＦＥＴ４は、ドレインが第１端子２０及びＦＥＴ１のドレイン（又はソース）と接続され、ソースがグランドと接続され、ゲートが抵抗Ｒｂ６を介して制御端子３２と接続されるシャントＦＥＴである。図９において、その他の構成は図４と同様のため、説明を省略する。
【００５９】
図１０（ａ）及び図１０（ｂ）を参照して、実施例３に係る高周波スイッチ７０の動作の一例を説明する。図１０（ａ）及び図１０（ｂ）は、実施例３に係る高周波スイッチ７０の動作の説明図であって、図９を簡略化した図である。
【００６０】
図１０（ａ）は、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３及びＦＥＴ４がそれぞれオン、オフ、オン及びオフの状態を示している。図１０（ａ）のように、制御端子３０には、０Ｖが印加される。制御端子３０と、抵抗Ｒｂ３の一端と接続されたグランドと、の間で電位差は生じないため、ＦＥＴ１のゲートには抵抗Ｒｂ１、Ｒｂ３及びＲｂ４から構成される抵抗分割回路を介してほぼ０Ｖが印加される。よって、ＦＥＴ１はオンする。同様に、ＦＥＴ３はオンする。制御端子３２には、−２５Ｖが入力される。この場合、ＦＥＴ２のゲートには抵抗Ｒｂ２を介してほぼ−２５Ｖが印加される。よって、ＦＥＴ２はオフする。同様に、ＦＥＴ４はオフする。
【００６１】
図１０（ｂ）は、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３及びＦＥＴ４がそれぞれオフ、オン、オフ及びオンの状態を示している。図１０（ｂ）のように、制御端子３２には、０Ｖが印加される。この場合、ＦＥＴ２のゲートには抵抗Ｒｂ２を介してほぼ０Ｖが印加される。よって、ＦＥＴ２はオンする。同様に、ＦＥＴ４はオンする。一方、制御端子３０には、−２５Ｖが印加される。この場合、ＦＥＴ１のゲートには、制御端子３０の電圧を抵抗Ｒｂ１、Ｒｂ３及びＲｂ４で構成された抵抗分割回路により分割した電圧である−５Ｖが印加される。よって、図５（ｂ）の場合と同様に、ＦＥＴ１は通常はオフの状態となるが、共通端子１８に入力する信号の電力の振幅が所定の値より大きい場合に、ＦＥＴ１のゲート−ソース間の電位差が小さくなり、ＦＥＴ１のドレイン−ソース間に電流が流れる状態となる。同様に、ＦＥＴ３のドレイン−ソース間に電流が流れる状態となる。これにより、共通端子１８に入力する信号の電力の振幅が所定の値より大きい場合に、信号はＦＥＴ２側に流れるだけでなく、信号の一部はＦＥＴ１側にリークする。このとき、信号は、ＦＥＴ１を介して、ＦＥＴ４のソースと接続されたグランドへリークする。さらに、ＦＥＴ２側に流れる信号の一部は、第２端子２２を介さずに、ＦＥＴ３を介して、ＦＥＴ３のソースと接続されたグランドへ信号がリークする。これにより、第２端子２２と接続されたＬＮＡ１４への振幅の大きい信号の流入を低減することができる。よって、高周波スイッチ７０と接続されたＬＮＡ１４を保護することができる。
【００６２】
実施例３によれば、高周波スイッチ７０は、ソースがＦＥＴ２のソースと接続され、ドレインがグランドと接続される第３ＦＥＴであるＦＥＴ３を備える。ＦＥＴ２をオンし、ＦＥＴ３をオフする場合、ＦＥＴ３をオフするために第３ゲートであるＦＥＴ３のゲートに印加される電圧（−５Ｖ）の絶対値（５Ｖ）は、ＦＥＴ２をオフするために第２ゲートであるＦＥＴ２のゲートに印加される電圧（−２５Ｖ）の絶対値（２５Ｖ）に比べて小さい。これにより、ＦＥＴ２側に流れる信号の一部は、第２端子２２を介さずに、ＦＥＴ３を介して、ＦＥＴ３のソースと接続されたグランドへ信号がリークする。よって、高周波スイッチ７０と接続されたＬＮＡ１４を保護することができる。
【００６３】
実施例３によれば、ＦＥＴ１、ＦＥＴ２及びＦＥＴ３がそれぞれオフ、オン及びオフして、共通端子１８に入力する信号の振幅が所定の値より大きい場合、抵抗Ｒｂ３、Ｒｂ４及びＲｂ７で構成された抵抗分割回路により、ＦＥＴ１、ＦＥＴ２及びＦＥＴ３がそれぞれオン、オフ及びオンする場合のＦＥＴ２のゲートに印加される電圧（−２５Ｖ）より高い電圧（−５Ｖ）がＦＥＴ３のゲートに印加される。これにより、共通端子１８からＦＥＴ３のソースと接続されたグランドへ信号がリークする。よって、高周波スイッチ７０と接続されたＬＮＡ１４を保護することができる。
【００６４】
実施例３によれば、図１０（ｂ）のように、共通端子１８に入力する信号の電力の振幅が所定の値より大きい場合に、制御端子３０に印加される−２５Ｖを分割した−５Ｖが、ＦＥＴ１及びＦＥＴ３のゲートにそれぞれ印加される。これにより、共通端子１８に入力する信号の一部をＦＥＴ１側にリークさせて、さらに、ＦＥＴ２側に流れる信号の一部は、第２端子２２を介さずに、ＦＥＴ３を介して、ＦＥＴ３のソースと接続されたグランドへ信号をリークさせることができる。図１０（ｂ）において、制御端子３０に−２５Ｖが印加される場合、ＦＥＴ３のゲートには抵抗分割回路により−２５Ｖを分割した−５Ｖが印加されるようにして、ＦＥＴ１のゲートには抵抗分割回路を介さずほぼ−２５Ｖが印加されるようにしてもよい。
【００６５】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００６６】
１０、５０、６０、７０    高周波スイッチ
１２    パワーアンプ（ＰＡ）
１４    低雑音アンプ（ＬＮＡ）
１６    アンテナ
１８    共通端子
２０    第１端子
２２    第２端子
２４    デコーダロジック
２６    電圧生成回路
３０、３２    制御端子
【図１】
2012074890.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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