(57)【要約】【課題】  高い降伏電圧を有する双方向定電圧ダイオードを提供する。【解決手段】  Ｎ型第１半導体層１２はＮ型半導体基板１１の第１凹部１１ｃの内面にそれより小さい第２凹部５１ａを生じるように形成され、半導体基板１１より低い第１不純物濃度を有する。Ｐ型第２半導体層１３は第２凹部５１ａの内面にそれより小さい第３凹部５２ｃを生じるように形成され、第２不純物濃度を有する。Ｐ型第３半導体層１４は第３凹部５２ａの内面にそれより小さい第４凹部５３ａを生じるように形成され、第２不純物濃度より高い第３不純物濃度を有する。Ｐ型第４半導体層１５は、第４凹部５３ａの内面にそれより小さい第５凹部５４ａを生じるように形成され、第３不純物濃度より低い第４不純物濃度を有する。Ｎ型第５半導体層１６は、第５凹部５４ａの内面にそれより小さい第６凹部５５ａを生じるように形成されている。【選択図】  図１
2012064706.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の第１の面に形成された第１凹部の内面に前記第１凹部より小さい第２凹部を生じるように形成され、前記半導体基板より低い第１不純物濃度を有する第１導電型の第１半導体層と、
前記第２凹部の内面に前記第２凹部より小さい第３凹部を生じるように形成され、第２不純物濃度を有する第２導電型の第２半導体層と、
前記第３凹部の内面に前記第３凹部より小さい第４凹部を生じるように形成され、前記第２不純物濃度より高い第３不純物濃度を有する第２導電型の第３半導体層と、
前記第４凹部の内面に前記第４凹部より小さい第５凹部を生じるように形成され、前記第３不純物濃度より低い第４不純物濃度を有する第２導電型の第４半導体層と、
前記第５凹部の内面に前記第５凹部より小さい第６凹部を生じるように形成された第１導電型の第５半導体層と、
前記第５半導体層と電気的に接続された第１電極と、
前記半導体基板の前記第１の面と対向する第２の面に形成された第２電極と、
を具備することを特徴とする双方向定電圧ダイオード。
【請求項２】
上面が前記半導体基板と略同一平面を形成するように前記第６凹部に埋め込まれ、前記第５不純物濃度より高い第６不純物濃度を有する第１導電型の第６半導体層を具備し、
前記第１凹部の上面形状が長方形状であり、前記第１乃至第６半導体層の膜厚の総和が、前記長方形の短辺の長さの略１／２に等しいことを特徴とする請求項１に記載の双方向定電圧ダイオード。
【請求項３】
前記第２乃至第４半導体層の膜厚の和と前記第２乃至第４半導体層の不純物濃度の平均値により定まる少数キャリアの拡散長の比が、１より大きいことを特徴とする請求項１に記載の双方向定電圧ダイオード。
【請求項４】
前記第２乃至第４半導体層の膜厚の和と少数キャリアの拡散長の比が、３より大きいことを特徴とする請求項３に記載の双方向定電圧ダイオード。
【請求項５】
前記第２半導体層の前記第２不純物濃度と、前記第４半導体層の前記第４不純物濃度が等しいことを特徴とする請求項１に記載の双方向定電圧ダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、双方向定電圧ダイオードに関する。
【背景技術】
【０００２】
双方向定電圧ダイオードはＮＰＮ（ＰＮＰ）接合を有し、互いに逆方向に直列接続されたＰＮ接合に逆バイアス電圧が印加されると降伏を生じ、双方向に一定の電圧（降伏電圧）で電流が流れる特性を有している。
【０００３】
然しながら、双方向定電圧ダイオードには、ＮＰＮ接合によるトランジスタ作用の影響を受けて、電流とともに降伏電圧が減少する所謂スナップバック効果が生じ、高い降伏電圧が得られないという問題がある。
【０００４】
スナップバック効果が生じると、降伏電圧はＰＮ接合の耐圧で決まらずに、降伏時に流れる電流がトランジスタ構造のベース電流となってＰＮ接合の耐圧より低い電圧を示す。
【０００５】
ＮＰＮ接合によるトランジスタ作用を抑制するために、ＮＰＮ構造のＮ層をバイポーラトランジスタのベース層とみた場合の電流増幅率を低減させたプレーナ型の双方向定電圧ダイオードが知られている。
【０００６】
電流増幅率を低減させるには、Ｐ層中にライフタイムキラーとなる不純物を導入する方法、Ｐ層中の不純物濃度を部分的に高くする方法などが知られている。然しながら、素子の製造工程が複雑になり、素子構造に伴う素子面積が増加するなどの問題がある。そのため、ＰＮＰ接合によるトランジスタ作用を抑制し、より簡便に製造可能な双方向定電圧ダイオードが求められていた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−３３５７５８号公報
【特許文献２】特開２００７−１５００８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、高い降伏電圧を有する双方向定電圧ダイオードを提供する。
【課題を解決するための手段】
【０００９】
一つの実施形態によれば、双方向定電圧ダイオードでは、第１導電型の第１半導体層は、第１導電型の半導体基板の第１の面に形成された第１凹部の内面に前記第１凹部より小さい第２凹部を生じるように形成され、前記半導体基板より低い第１不純物濃度を有している。第２導電型の第２半導体層は、前記第２凹部の内面に前記第２凹部より小さい第３凹部を生じるように形成され、第２不純物濃度を有している。第２導電型の第３半導体層は、前記第３凹部の内面に前記第３凹部より小さい第４凹部を生じるように形成され、前記第２不純物濃度より高い第３不純物濃度を有している。第２導電型の第４半導体層は、前記第４凹部の内面に前記第４凹部より小さい第５凹部を生じるように形成され、前記第３不純物濃度より低い第４不純物濃度を有している。第１導電型の第５半導体層は、前記第５凹部の内面に前記第５凹部より小さい第６凹部を生じるように形成されている。第１電極は前記第５半導体層と電気的に接続されている。第２電極は前記半導体基板の前記第１の面と対向する第２の面に形成されている。
【図面の簡単な説明】
【００１０】
【図１】実施例１に係る双方向定電圧ダイオードを示す図。
【図２】実施例１に係る双方向定電圧ダイオードの不純物濃度分布を示す図。
【図３】実施例１に係る双方向定電圧ダイオードの電圧電流特性を示す図。
【図４】実施例１に係る双方向定電圧ダイオードの不純物濃度と少数キャリア拡散長の関係を示す図。
【図５】実施例１に係る双方向定電圧ダイオードのベース輸送効率を示す図。
【図６】実施例１に係る双方向定電圧ダイオードの製造工程を順に示す断面図。
【図７】実施例１に係る双方向定電圧ダイオードの製造工程を順に示す断面図。
【図８】実施例１に係る双方向定電圧ダイオードの製造工程を順に示す断面図。
【図９】実施例２に係る双方向定電圧ダイオードを示す図。
【図１０】実施例２に係る双方向定電圧ダイオードの製造工程を順に示す断面図。
【図１１】実施例２に係る別の双方向定電圧ダイオードを示す断面図。
【図１２】実施例２に係る更に別の双方向定電圧ダイオードを示す平面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１２】
本発明の実施例について、図１および図２を参照して説明する。図１は本実施の双方向定電圧ダイオードを示す図で、図１（ａ）はその一部を除去して要部を露出させた平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図２は双方向定電圧ダイオードの不純物濃度分布を示す図である。
【００１３】
図１および図２に示すように、本実施例の双方向定電圧ダイオード１０は、Ｎ型（第１導電型）半導体基板１１に形成されている。半導体基板１１は、例えば不純物濃度が２Ｅ１９ｃｍ−３のＮ＋シリコン基板である。
【００１４】
半導体基板１１の第１の面１１ａに形成された図示されない第１凹部の内面に、第１凹部より小さい図示されない第２凹部を生じるようにＮ型の第１半導体層１２が形成されている。
【００１５】
第１凹部は、断面形状および平面形状とも矩形状の溝であり、例えば幅および長さが５０μｍ、深さが１８μｍである。第１半導体層１２は、例えば膜厚が３μｍ、不純物濃度が１Ｅ１７ｃｍ−３のＮシリコン層である。従って、第２凹部は、幅が略４４μｍ、深さが略１５μｍである。
【００１６】
第１半導体層１２の第２凹部の内面に、第２凹部より小さい図示されない第３凹部を生じるようにＰ型（第２導電型）の第２半導体層１３が形成されている。第２半導体層１３は、例えば膜厚が３μｍ、不純物濃度（第２不純物濃度）が１Ｅ１７ｃｍ−３のＰシリコン層である。従って、第３凹部は、幅が略３８μｍ、深さが略１２μｍである。
【００１７】
第２半導体層１３の第３凹部の内面に、第３凹部より小さい図示されない第４凹部を生じるようにＰ＋型の第３半導体層１４が形成されている。第３半導体層１４は、例えば膜厚が３μｍ、不純物濃度（第３不純物濃度）が１Ｅ１９ｃｍ−３のＰ＋シリコン層である。従って、第４凹部は、幅が略３２μｍ、深さが略９μｍである。
【００１８】
第３半導体層１４の第４凹部の内面に、第４凹部より小さい図示されない第５凹部を生じるようにＰ型の第４半導体層１５が形成されている。第４半導体層１５は、例えば膜厚が３μｍ、不純物濃度（第４不純物濃度）が１Ｅ１７ｃｍ−３のＰシリコン層である。従って、第５凹部は、幅が略２６μｍ、深さが略９μｍである。
【００１９】
第４半導体層１５の第５凹部の内面に、第５凹部より小さい図示されない第６凹部を生じるようにＮ型の第５半導体層１６が形成されている。第５半導体層１６は、例えば膜厚が３μｍ、不純物濃度が１Ｅ１７ｃｍ−３のＮシリコン層である。従って、第６凹部は、幅が略２０μｍ、深さが略６μｍである。
【００２０】
第５半導体層１６の第６凹部を埋め込むようにＮ＋型の第６半導体層１７が形成されている。第６半導体層１７は、例えば膜厚が３μｍ、不純物濃度が１Ｅ１９ｃｍ−３のＮ＋シリコン層である。
【００２１】
換言すると、第１乃至第５半導体層１２、１３、１４、１５、１６は、それぞれ自己より一つ前の凹部の内面にコンフォーマルに形成されている。従って、第１乃至第５半導体層１２、１３、１４、１５、１６は、大きさが順に小さくなり、上部が開口した箱状であり、大きな箱の中に順に小さな箱を収納したような構造になっている。
【００２２】
第１乃至第５半導体層１２、１３、１４、１５、１６の上端面および第６半導体層１７の上面は、半導体基板１１の第１の面１１ａと略同一平面を形成している。
【００２３】
半導体基板１１の第１の面１１ａ、第１乃至第５半導体層１２、１３、１４、１５、１６の上端面および第６半導体層１７の上面には、第６半導体層１７の中央部を露出する開口を有する絶縁膜１８が形成されている。
【００２４】
更に、第６半導体層１７上に第１電極１９が形成されている。半導体基板１１の第１の面１１ａと対向する第２の面１１ｂに第２電極２０が形成されている。
【００２５】
第１半導体層１２と、第２乃至第４半導体層１３、１４、１５と、第５半導体層１６により、ＮＰＮ接合が形成されている。第２乃至第４半導体層１３、１４、１５により、Ｐ層の不純物濃度分布は、中央が高く両側が低い凸型である。半導体基板１１および第６半導体層１７は、コンタクト層として機能している。
【００２６】
上述した双方向定電圧ダイオード１０は、スナップバックの発生を抑制することにより高い降伏電圧を実現し、合わせてダイオード終端部の耐圧が向上するように構成されている。
【００２７】
具体的には、双方向定電圧ダイオード１０は、Ｐ層の不純物濃度分布を凸型にしたＮ／Ｐ／Ｐ＋／Ｐ／Ｎ構造により、降伏時において、トランジスタ構造上のベース領域での少数キャリア電流を減少して、降伏電圧がＰＮ接合の耐圧で決まるように構成されている。
【００２８】
更に、双方向定電圧ダイオード１０は、Ｎ＋半導体基板１１が第１乃至第５半導体層１２、１３、１４、１５、１６を取り囲む終端構造により、Ｎ＋半導体基板１１がガードリングとして機能するように構成されている。
【００２９】
図３は双方向定電圧ダイオードの電圧電流特性を示す図で、図３（ａ）はそのモデルを示す断面図、図３（ｂ）はそのシミュレーション結果を示す図である。
【００３０】
図３（ａ）に示すように、モデルとした双方向定電圧ダイオード３０は、半導体基板３１上に積層された平板状の第１乃至第６半導体層３２、３３、３４、３５、３６、３７を有している。第６半導体層３７上に第１電極３８が形成されている。半導体基板３１上に第２電極３９が形成されている。第１乃至第６半導体層３２、３３、３４、３５、３６、３７を平板状としたのは、モデルを簡略化するためである。
【００３１】
半導体基板３１は、図２に示す半導体基板１１と同じ導電型および不純物濃度を有している。第１乃至第６半導体層３２、３３、３４、３５、３６、３７は、図２に示す第１乃至第６半導体層１２、１３、１４、１５、１６、１７と同じ導電型、膜厚および不純物濃度を有している。
【００３２】
図３（ｂ）は、第３半導体層３４の不純物濃度をパラメータとした双方向定電圧ダイオード３０の電圧電流特性を示している。図において、菱形でプロットされたグラフ４１ａ、４１ｂは、第３半導体層３４の不純物濃度が１Ｅ１７ｃｍ−３のときの電圧電流特性を示している。四角でプロットされたグラフ４２ａ、４２ｂは、第３半導体層３４の不純物濃度が１Ｅ１８ｃｍ−３のときの電圧電流特性を示している。三角でプロットされたグラフ４３ａ、４３ｂは、第３半導体層３４の不純物濃度が１Ｅ１９ｃｍ−３のときの電圧電流特性を示している。
【００３３】
図３（ｂ）に示すように、第３半導体層３４の不純物濃度が１Ｅ１７ｃｍ−３のとき、逆バイアス電圧が２０Ｖで電流が流れ出し（降伏電圧Ｖｚ＝２０Ｖ）、その後電流の増加とともに１０Ｖ程度までスナップバックが生じている。その結果、降伏電圧Ｖｚは１０Ｖ程度に半減している。
【００３４】
第３半導体層３４の不純物濃度が１Ｅ１８ｃｍ−３のとき、逆バイアス電圧が２０Ｖで電流が流れ出すことは同じであるが、その後の電流増加とともに生じるスナップバック量は５Ｖ程度まで改善されている。その結果、降伏電圧Ｖｚは１５Ｖ程度にとどまっている。
【００３５】
第３半導体層３４の不純物濃度が１Ｅ１９ｃｍ−３のとき、逆バイアス電圧が２０Ｖで電流が流れ出すことは同じであるが、その後の電流増加とともに生じるスナップバックは見られない。その結果、降伏電圧Ｖｚは＝２０Ｖに維持されている。
【００３６】
これより、降伏電圧Ｖｚは、第１および第２半導体層３２、３３によるＰＮ接合あるいは第４および第５半導体層３５、３６によるＰＮ接合で決定され、スナップバック量は、第３半導体層３４の不純物濃度で制御できることを示している。
【００３７】
更に、ＮＰＮ接合における両接合の面積が等しく、対称な不純物分布を有しているため、降伏電圧Ｖｚの絶対値は両極性で等しい値が得られている。
【００３８】
次に、このようなスナップバック効果を抑制する目安を、バイポーラトランジスタにおけるベース輸送効率αＴを用いて説明する。ベース輸送効率αＴとは、ベースに注入された少数キャア電流に対して、ベース中での再結合を経てコレクタ端へ通過する少数キャリア電流の割合で定義される。ベース輸送効率αＴは次式で表わされる。
【００３９】
αＴ＝ｊｎ（Ｗ）／ｊｎ（０）＝ｓｅｃｈ（Ｗ／Ｌｎ）          （１）
ここで、ｊｎは少数キャリア電流（密度）、Ｌｎは少数キャリア拡散長、Ｗはベース幅、引数の０およびＷはベース層の両端位置を示している。
【００４０】
ベース輸送効率αＴは、ベース幅Ｗと少数キャリア拡散長Ｌｎの比（Ｗ／Ｌｎ）が大きくなると双曲線関数に従って小さくなる。ベース輸送効率αＴが小さいほど、ベースに注入された少数キャリアがコレクタ端へ到達する割合が減少するので、双方向定電圧ダイオードにおけるトランジスタ効果が抑えられる。
【００４１】
図４は少数キャリア拡散長Ｌｎの不純物濃度依存性のシミュレーション結果を示す図である。図４に示すように、少数キャリア拡散長Ｌｎは不純物濃度に依存し、不純物濃度が高いほど少数キャリア拡散長Ｌｎは短くなる。
【００４２】
図５は不純物濃度をパラメータとしたベース輸送効率αＴを示す図である。図５に示すように、ベース膜厚Ｗを一定として、少数キャリア拡散長Ｌｎ小さくなると、ベース輸送効率αＴは小さくなる。
【００４３】
ここで、ベース膜厚Ｗは、第２乃至第４半導体層３３、３４、３５の膜厚の和である。本実施例では、第２乃至第４半導体層３３、３４、３５の膜厚はそれぞれ３μｍｍであり、ベース膜厚Ｗは９μｍになる。
【００４４】
ベース濃度Ｐａｖは、第２および第４半導体層３３、３５の不純物濃度を無視して求めた第２乃至第４半導体層３３、３４、３５の平均不純物濃度である。本実施例では、Ｐ＋第３半導体層３４の不純物濃度が１Ｅ１７ｃｍ−３、１Ｅ１８ｃｍ−３、１Ｅ１９ｃｍ−３の場合、第２および第４半導体層３３、３５の不純物濃度を０としたので、ベース濃度Ｐａｖはそれぞれ３．３Ｅ１６ｃｍ−３、３．３Ｅ１７ｃｍ−３、３．３Ｅ１８ｃｍ−３になる。
【００４５】
これらの結果から、スナップバック特性を抑制する効果を得るには、Ｗ／Ｌｎ＞１とすることが適当である。更に、スナップバック特性を十分に抑制する効果を得るには、Ｗ／Ｌｎ＞３以上とすることが望ましい。
【００４６】
次に、双方向定電圧ダイオード１０の製造方法について説明する。図６乃至図８は双方向定電圧ダイオード１０の製造工程を順に示す断面図である。図６（ａ）に示すように、Ｎ＋型シリコン基板１１上に、シリコン窒化膜５０を、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により厚さ５０ｎｍ程度を形成する。
【００４７】
次に、フォトリソグラフィ法により、シリコン窒化膜５０上にシリコン基板１１の＜００１＞方向および＜０１０＞方向に沿って幅が５０μｍ程度の矩形状の開口を有するレジスト膜を形成し、レジスト膜（図示せず）をマスクとして、フッ素系ガスを用いたＲＩＥ法によりシリコン窒化膜５０をエッチングする。これにより、Ｎ＋型シリコン基板１１の表面が露出する。
【００４８】
次に、レジスト膜を除去した後、シリコン窒化膜５０をマスクとして、例えば塩素系／フッ素系ガスを用いたＲＩＥ（Reactive Ion Etching）法により異方性エッチングを行ない、塩素系／フッ素系ガスを用いたＣＤＥ（Chemical Dry Etching）法により等方性エッチングを行なう。
【００４９】
これにより、Ｎ＋型シリコン基板１１に幅が５０μｍ、深さが１８μｍ程度の矩形状の第１凹部１１ａが形成される。なお、ＣＤＥ法は、ＲＩＥ法による第１凹部１１ａの内面のダメージを除去し、内面の縁に丸みをつけるために用いている。
【００５０】
次に、図６（ｂ）に示すように、気相成長法により、第１凹部１１ａの内面にＮ型シリコン単結晶を３μｍエピタキシャル成長させる。これにより、第１凹部１１ａの内面に第１凹部１１ａより小さい第２凹部５１ａを生じるようにＮ型第１半導体層５１が形成される。
【００５１】
エピタキシャル成長は、例えばキャリアガスとして水素（Ｈ２）、プロセスガスとしてジクロルシラン（ＳｉＨ２Ｃｌ２）と塩酸（ＨＣｌ）の混合ガスを用い、温度１０５０℃で行う。Ｎ型のドーパントガスとして、フォスフィン（ＰＨ３）を用いる。
【００５２】
シリコン単結晶の成長速度は、通常（１００）面が最も速く、ついで（１１０）面、（１１１）面の順である。本実施例では、Ｎ＋型シリコン基板１１の面方位が（１００）、第１凹部１１ａの側面の面方位が（００１）、（０１０）なので、第１凹部１１ａの内面（底面および側面）は、結晶学的に等価な面になっている。
【００５３】
従って、第１凹部１１ａの内面でのシリコンの成長速度は等しくなるので、略均一な膜厚の第１半導体層５１が得られる。
【００５４】
このとき、シリコン窒化膜５０に付着するシリコン原子は、ＨＣｌでエッチングされないため、一部のシリコン窒化膜５０上に核形成が起こり、シリコン多結晶体が形成される。
【００５５】
その結果、第１凹部１１ａの内面のシリコン単結晶体からシリコン窒化膜５０上のシリコン多結晶体のように連続して成長するが、第１凹部１１ａの内面へのシリコン単結晶のエピタキシャル成長に特に影響を及ぼさない。
【００５６】
次に、図６（ｃ）に示すように、図６（ｂ）と同様に気相成長法により、第２凹部５１ａの内面にＰ型シリコン単結晶を３μｍエピタキシャル成長させる。これにより、第２凹部５１ａの内面に第２凹部５１ａより小さい第３凹部５２ａを生じるようにＰ型第２半導体層５２が形成される。Ｐ型のドーパントガスとして、ジボラン（Ｂ２Ｈ６）を用いる。
【００５７】
次に、図７（ａ）に示すように、気相成長法により第３凹部５２ａの内面にＰ＋型シリコン単結晶を３μｍエピタキシャル成長させる。これにより、第３凹部５２ａの内面に第３凹部５２ａより小さい第４凹部５３ａを生じるようにＰ＋型第３半導体層５３が形成される。
【００５８】
次に、図７（ｂ）に示すように、気相成長法により、第４凹部５３ａの内面にＰ型シリコン単結晶を３μｍエピタキシャル成長させる。これにより、第４凹部５３ａの内面に第４凹部５３ａより小さい第５凹部５４ａを生じるようにＰ型第４半導体層５４が形成される。
【００５９】
次に、図７（ｃ）に示すように、気相成長法により、第５凹部５４ａの内面にＮ型シリコン単結晶を３μｍエピタキシャル成長させる。これにより、第５凹部５４ａの内面に第５凹部５４ａより小さい第６凹部５５ａを生じるようにＮ型第５半導体層５５が形成される。
【００６０】
次に、図８（ａ）に示すように、気相成長法により、第６凹部５５ａの内面にＮ＋型シリコン単結晶を５μｍエピタキシャル成長させる。これにより、第６凹部５５ａの内面に第６凹部５５ａより小さい第７凹部５６ａを生じるようにＮ＋型第６半導体層５６が形成される。このとき、第６半導体層５６の底面５６ｂは、半導体基板１１の第１の面１１ａより２μｍ程度上方に位置している。
【００６１】
次に、図８（ｂ）に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜５０をストッパーとして、シリコン窒化膜５０が露出するまで、第１乃至第６半導体層５１、５２、５３、５４、５５、５６を除去する。
【００６２】
これにより、上述した大きな箱の中に順に小さな箱を収納したような構造の第１乃至第５半導体層１２、１３、１４、１５、１６と、第６凹部に埋め込まれた第６半導体層１７が形成される。第１乃至第５半導体層１２、１３、１４、１５、１６の上端面および第６半導体層１７の上面は、半導体基板１１の第１の面１１ａと略同一平面を形成する。
【００６３】
次に、図８（ｃ）に示すように、シリコン窒化膜５０を除去した後、半導体基板１１、第１乃至第５半導体層１２、１３、１４、１５、１６の上端面および第６半導体層１７上に、絶縁膜１８として、例えばＣＶＤ法によりシリコン酸化膜を形成し、フォトリソグラフィ法により、絶縁膜１８上に第６半導体層１７の中央部を露出する開口を有するレジスト膜を形成し、レジスト膜をマスクトとして、ウエットエッチング法により絶縁膜１８に第６半導体層１７の中央部を露出する開口１８ａを形成する。
【００６４】
次に、第６半導体層１７上に第１電極１９を形成し、半導体基板１１第２の面１１ｂ上に第２電極２０を形成することにより、図１に示す双方向定電圧ダイオード１０が得られる。
【００６５】
本実施例の製造工程では、リソグラフィ工程は、図６（ａ）に示すシリコン窒化膜５０に開口を形成する工程、図８（ｃ）に示す絶縁膜１８に開口１８ａを形成する工程、第１電極１９のパターニング工程の３回で済ませることが可能である。更に、表面パッシベーション膜をパターニングする場合を含めても４回で済ませることが可能である。
【００６６】
更に、図６（ｂ）乃至図８（ａ）に示すＮ／Ｐ／Ｐ＋／Ｐ／Ｎ構造のシリコン層をエピタキシャル成長させる工程は、ドーパントガス種およびドーパントガス流量を切り替えながら連続して実行することができるので、実質１回の気相成長工程で済ませることができる。
【００６７】
また、双方向定電圧ダイオード１０の耐圧の確保は、Ｎ＋半導体基板１１が第１乃至第５半導体層１２、１３、１４、１５、１６を取り囲む終端構造により、Ｎ＋半導体基板１１が自動的にこの役割を担っている。このため、耐圧を確保するために、所謂ガードリング構造を別に形成する工程は不要である。
【００６８】
従って、本実施例の双方向定電圧ダイオード１０は、製造工程がシンプルであり、少ない工程数で容易に製造することが可能である。
【００６９】
以上説明したように、本実施例の双方向定電圧ダイオード１０は、第１乃至第５半導体層１２、１３、１４、１５、１６からなるＮＰＮ接合におけるＰ層の不純物濃度分布を凸型にしたＮ／Ｐ／Ｐ＋／Ｐ／Ｎ構造により、降伏時において、トランジスタ構造上のベース領域での少数キャリア電流を減少して、ＰＮ接合の耐圧で降伏電圧が決まるように構成されている。
【００７０】
更に、双方向定電圧ダイオード１０は、Ｎ＋半導体基板１１が第１乃至第５半導体層１２、１３、１４、１５、１６を取り囲む終端構造により、Ｎ＋半導体基板１１がガードリングとして機能するように構成されている。
【００７１】
その結果、スナップバックの発生を抑制することにより高い降伏電圧が得られるとともに終端部の耐圧が向上する。従って、高い降伏電圧を有する双方向定電圧ダイオードが得られる。
【００７２】
ここでは、第１導電型がＮ型、第２導電型がＰ型である場合について説明したが、第１導電型がＰ型、第２導電型がＮ型であっても同様に実施することができる。
【００７３】
また、半導体基板の面方位が（１００）である場合について説明したが、その他の面方位、例えば（１１０）面であっても構わない。第１凹部１１ａの側面が（００１）面または（−１１０）面と等価な面になるようにする。
【００７４】
更に、半導体基板の面方位が（１１１）の場合にも、適用することは可能である。第１凹部１１ａが、例えば長尺なストライプの場合、長尺方向に沿って対向する２側面を（−１１０）面または（−１０１）面と等価な面になるようにする。この場合、第１凹部１１ａの底面と側面が全て等価な面にはならなので、一番面積の広い側面におけるシリコン単結晶の成長速度を等しくすることが望ましい。
【実施例２】
【００７５】
本発明の実施例２に係る双方向定電圧ダイオードについて図９を用いて説明する。図９は本実施例の双方向定電圧ダイオードを示す図で、図９（ａ）はその一部を除去して要部を露出させた平面図、図９（ｂ）は図９（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図である。
【００７６】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、平面形状が矩形の第１凹部において、矩形の短辺の長さと第１乃至第６半導体層の膜厚の総和の比を規定したことにある。
【００７７】
即ち、図９（ａ）に示すように、本実施例の双方向定電圧ダイオード６０では、半導体基板１１の第１の面１１ａに形成された図示されない第１凹部１１ｃは、平面形状が長方形で、幅Ｗは長さＬより小さい（Ｗ＜Ｌ）。双方向定電圧ダイオード６０は、図１に示す双方向定電圧ダイオード１０と同様の構成を有している。
【００７８】
２つの双方向定電圧ダイオード６０が、半導体基板１１のＸ方向に隣接して形成されている。２つの双方向定電圧ダイオード６０は、オーバーラップした第１電極１９により並列接続されて１つの双方向定電圧ダイオードとして機能する双方向定電圧ダイオードユニット６１を構成している。
【００７９】
ここで、第１凹部１１ｃの幅Ｗは、エピタキシャル成長させる第１乃至第６半導体層５１、５２、５３、５４、５５、５６の膜厚の総和との比が、略２：１になるように設定されている。
【００８０】
これにより、第１凹部１１ｃの両側面からエピタキシャル成長してきたシリコン単結晶層が、第１凹部１１ｃの中央部で合体することができるので、最後にエピタキシャル成長させる第６半導体層５６の膜厚を必要最小限にすることが可能である。
【００８１】
つまり、第１凹部１１ｃの幅Ｗが大きく、エピタキシャル成長させる第１乃至第６半導体層５１、５２、５３、５４、５５、５６の膜厚が薄い場合、エピタキシャル成長後の第６半導体層５６の底面５６ｂが、半導体基板１１の第１の面１１ａより下方に位置する場合が生じる。
【００８２】
すると、図８（ｂ）に示すＣＭＰ工程で、第６半導体層５６の底面５６ｂは研磨されずに窪みとなって残留するので、その段差により第１電極１９の形成に支障をきたすことになる。更に、ＣＭＰ工程で、平坦性が十分担保されない恐れがある。
【００８３】
これらの不都合を解消するために、実施例１では、最後にエピタキシャル成長させる第６半導体層５６の膜厚（５μｍ）は十分に確保されている。然し、エピタキシャル成長時間が長くなるので、第１乃至第５半導体層５１、５２、５３、５４、５５の不純物が熱拡散して、不純物分布が設計値からずれる恐れがある。
【００８４】
次に、本実施例の双方向定電圧ダイオードユニット６１の製造方法について説明する。双方向定電圧ダイオード６０の製造方法は、図６乃至図８に示す双方向定電圧ダイオード１０の製造方法と基本的には同様である。異なるのは、第１凹部１１ａの平面形状を長方形とし、第１凹部１１ａの幅Ｗとエピタキシャル成長させる第１乃至第６半導体層５１、５２、５３、５４、５５、５６膜厚の総和の比を略２：１とすることにある。
【００８５】
始に、図１０（ａ）に示すように、半導体基板１１に幅Ｗが約３２μｍ、深さＤが約１７μｍの長方形状の第１凹部１１ａを隣接して形成する。次に、図１０（ｂ）に示すように、第１乃至第６半導体層５１、５２、５３、５４、５５、５６を連続してエピタキシャル成長させる。
【００８６】
ここで、第１乃至第５半導体層５１、５２、５３、５４、５５の膜厚はそれぞれ３μｍなので、第６凹部５５ａにおいて、開口幅が略２μｍ、半導体基板１１の第１の面１１ａから底面までの深さが略２μｍになる。
【００８７】
その結果、最後の第６半導体層５６を１μｍ程エピタキシャル成長させた段階で、第６凹部５５ａの両側面から成長してきたシリコン層が合体し、表面が平坦化される。即ち、図８（ａ）に示す第７凹部５６ａは生じない。
【００８８】
但し、側面から成長してきたシリコン層の未合体による隙間５６ｃが生じる場合がある。然し、隙間５６ｃの先端は半導体基板１１の第１の面１１ａより上方に位置しているので、製造工程に支障をきたす恐れはない。
【００８９】
次に、図１０（ｃ）に示すように、ＣＭＰ法により、シリコン窒化膜５０が露出するまで、第１乃至第６半導体層５１、５２、５３、５４、５５、５６を除去する。このとき、シリコン窒化膜５０が残存する領域が、図８（ｃ）に示す場合より増加するので、表面の平坦性を向上させることも可能である。
【００９０】
以上説明したように、本実施例の双方向定電圧ダイオード６０は、半導体基板１１に形成される第１の凹部１１ａが長方形状で、幅Ｗとエピタキシャル成長させる第１乃至第６半導体層５１、５２、５３、５４、５５、５６の膜厚の総和の比を略２：１としている。
【００９１】
その結果、最後にエピタキシャル成長させる第６半導体層５６の膜厚を必要最小限にすることができるので、エピタキシャル成長に要する時間が短縮され、製造コストの低減が図れる利点がある。
【００９２】
但し、双方向定電圧ダイオード６０の電流容量の基準を満たすために、第１の凹部１１ａの面積（Ｗ×Ｌ）を確保するする必要がある。そのため、第１の凹部１１ａの幅Ｗを小さくした分、第１の凹部１１ａの長さＬを大きくする必要がある。
【００９３】
長さＬが大きくなり過ぎる場合は、長さ方向に折り返しても良い。本実施例のように、複数の双方向定電圧ダイオードを並列接続して双方向定電圧ダイオードユニットとしても良い。
【００９４】
ここでは、２つの双方向定電圧ダイオード６０で双方向定電圧ダイオードユニット６１が構成されている場合について説明したが、双方向定電圧ダイオードの数には特に制限はない。２次元配置された複数の双方向定電圧ダイオードで双方向定電圧ダイオードユニット構成することもできる。
【００９５】
図１１は２次元配置された複数の双方向定電圧ダイオードで構成された双方向定電圧ダイオードユニットを示す図である。図１１に示すように、複数の双方向定電圧ダイオード７０がＸ方向およびＹ方向に格子状に配列されて、双方向定電圧ダイオードユニット７１を構成している。
【００９６】
また、２つの双方向定電圧ダイオード６０が並列接続されている場合について説明したが、図１２に示すように、第２電極２０が共通で、第１電極を第１電極１９ａと第１電極９ｂに分離することもできる。これによれば、２ｉｎ１タイプの双方向定電圧ダイオードユニットが得られる。
【００９７】
上述した実施形態は、単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な双方向定電圧ダイオードは、種々の他の形態に具体化されても良いし、さらに、本発明の主旨又はスピリットから逸脱することなくここにおいて述べた双方向定電圧ダイオードの形態における種々の省略、置き換えおよび変更を行っても良い。付随する請求項およびそれらの均等物は、本発明の範囲および主旨又はスピリットに入るようにそのような形態若しくは変形を含むことを意図している。
【００９８】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  前記第１電極は、上面が前記半導体基板と略同一平面を形成するように前記第６凹部に埋め込まれ、前記第５不純物濃度より高い第６不純物濃度を有する第１導電型の第６半導体層上に形成されている請求項１に記載の双方向定電圧ダイオード。
【００９９】
（付記２）  前記第１半導体層の前記第１不純物濃度と、前記第５半導体層の前記第５不純物濃度が等しい請求項１に記載の双方向定電圧ダイオード。
【０１００】
（付記３）  前記半導体基板の面方位が（１００）面または前記（１００）面と等価な面であり、前記第１の凹部の各側面が（００１）面または（０１０）面と等価な面である請求項１に記載の双方向定電圧ダイオード。
【０１０１】
（付記４）  前記半導体基板の面方位が（１１０）面または前記（１１０）面と等価な面であり、前記第１の凹部の各側面が（００１）面または（−１１０）面と等価な面である請求項１に記載の双方向定電圧ダイオード。
【符号の説明】
【０１０２】
１０、３０、６０、７０  双方向定電圧ダイオード
１１、３１  半導体基板
１１ｃ  第１凹部
１２、３２、５１  第１半導体層
１３、３３、５２  第２半導体層
１４、３４、５３  第３半導体層
１５、３５、５４  第４半導体層
１６、３６、５５  第５半導体層
１７、３７、５６  第６半導体層
１８  絶縁膜
１８ａ  開口
１９、１９ａ、１９ｂ、３８  第１電極
２０、３９  第２電極
５０  シリコン窒化膜
５１ａ  第２凹部
５２ａ  第３凹部
５３ａ  第４凹部
５４ａ  第５凹部
５５ａ  第６凹部
５６ａ  第７凹部
５６ｂ  底面
５６ｃ  隙間
６１、７１、８１  双方向定電圧ダイオードユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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