(57)【要約】【課題】半導体装置のサイズの大型化を抑制しつつ、ポリシリコン抵抗の抵抗値が設計値からずれた場合に補正できるようにする。【解決手段】ポリシリコン抵抗の設計方法は、シリサイド領域１ｂが両端にそれぞれ形成されたポリシリコンにより構成され、シリサイド領域１ｂがコンタクト３へ接続されるポリシリコン抵抗１の、抵抗値を判定する工程を有する。抵抗値が設計値よりも大きい場合には、コンタクト３の位置とポリシリコン抵抗１の形成範囲とを変更せずに、シリサイドブロック膜の形成範囲を狭める補正を行うことによって、ポリシリコン抵抗１の抵抗値を減少させる工程を行う。抵抗値が設計値よりも小さい場合には、コンタクト３の位置を変更せずに、ポリシリコン（シリサイドブロック領域１ａ）の幅を狭める補正を行うことによって、ポリシリコン抵抗１の抵抗値を増大させる工程を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリサイド領域が両端にそれぞれ形成されたポリシリコンにより構成され、前記シリサイド領域がコンタクトへ接続されるポリシリコン抵抗の抵抗値が設計値よりも大きい場合には、前記コンタクトの位置と前記ポリシリコン抵抗の形成範囲とを変更せずに、前記ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜の形成範囲を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を減少させる工程を行い、
前記ポリシリコン抵抗の前記抵抗値が前記設計値よりも小さい場合には、前記コンタクトの位置を変更せずに、前記ポリシリコンの幅を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を増大させる工程を行うことを特徴とするポリシリコン抵抗の設計方法。
【請求項２】
前記ポリシリコン抵抗の抵抗値を減少させる工程、又は、前記ポリシリコン抵抗の抵抗値を増大させる工程の前に、前記ポリシリコン抵抗の抵抗値を判定する工程を行うことを特徴とする請求項１に記載のポリシリコン抵抗の設計方法。
【請求項３】
前記シリサイドブロック膜の平面形状は、前記シリサイドブロック膜の形成範囲を狭める補正の前及び後でそれぞれ矩形状であることを特徴とする請求項１又は２に記載のポリシリコン抵抗の設計方法。
【請求項４】
シリサイド領域が両端にそれぞれ形成されたポリシリコンにより構成され、前記シリサイド領域がコンタクトへ接続されるポリシリコン抵抗を有する第１の半導体装置を製造する工程と、
前記第１の半導体装置の前記ポリシリコン抵抗の抵抗値が設計値よりも大きい場合には、前記コンタクトの位置と前記ポリシリコン抵抗の形成範囲とを変更せずに、前記ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜の形成範囲を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を減少させ、前記ポリシリコン抵抗の前記抵抗値が前記設計値よりも小さい場合には、前記コンタクトの位置を変更せずに、前記ポリシリコンの幅を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を増大させる工程と、
前記補正された前記ポリシリコン抵抗を有する第２の半導体装置を製造する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポリシリコン抵抗の設計方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）等の半導体装置には、ポリシリコン抵抗が形成されることがある。ポリシリコン抵抗は、ポリシリコン膜により構成され、該ポリシリコン膜の両端がそれぞれシリサイド化されて使われることが多い（例えば、特許文献１）。
【０００３】
ポリシリコン抵抗の抵抗値は、ポリシリコン膜の膜厚、導入される不純物の種類及び濃度、不純物の活性化の程度など、いくつもの製造条件によって複合的に決まる。
【０００４】
そのため、製造工場を変更したり、維持管理や生産性向上のために一部工程の装置条件をわずかに変更したりすると、所望の抵抗値が得られなくなることが容易に起こりやすい。
【０００５】
ポリシリコン抵抗の抵抗値が所望の設計値からはずれた場合に、設計データを変更せずに製造の過程で補正するためにいくつかの提案がされている。
【０００６】
例えば特許文献２では所望の抵抗値が得られるようにポリシリコン抵抗の不純物濃度をイオン注入によって調整する方法が記載されている。同文献の技術では、ポリシリコン抵抗を調整するためだけに新たに製造工程を追加して、他の素子に影響を与えずに抵抗値の変動を補正できるため再設計の必要がない。
【０００７】
他に、特許文献３、４には、出来上がったポリシリコン抵抗の抵抗値から、所望の抵抗値に必要な分だけ長さ方向にコンタクト位置を調整する方法が記載されている。コンタクト位置はフォトマスクを変更することによって調整するか、電子ビーム露光によって調整することとし再設計を必要としないようにしている。また、特許文献５にはポリシリコン抵抗の両端がシリサイド化された場合の提案がされている。この場合は特許文献３、４とは異なり、所望の抵抗値とするために必要な長さ（抵抗素子においてシリサイド化される部分の長さ）の調整を、シリサイドブロック層によって行う。この場合、シリサイドブロック層を形成するために用いられるフォトマスクを変更することによって、調節が行われる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２８７８９９号公報
【特許文献２】特開２００５−３８９９６号公報
【特許文献３】特開昭６１−１４７４３号公報
【特許文献４】特開平１１−１５００１０号公報
【特許文献５】特表２００７−５０３７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献２の方法では、対象となるポリシリコン抵抗部分だけをパターニングするためのフォトリソグラフィに複数の工程とイオン注入工程を追加する必要が生じる。
【００１０】
また、特許文献３〜５の技術では、出来上がった抵抗値が所望の値よりも大きい場合には、ポリシリコン抵抗の両端のコンタクト間の距離が短くなるようにコンタクトの位置を調整するか、或いは、シリサイドブロック層が長手方向において短くなるようにシリサイドブロック層の位置を調整すればよいが、逆に抵抗値が所望の値よりも小さい場合には、ポリシリコン抵抗の両端のコンタクト間の距離が長くなるようにコンタクトの位置を調整するか、或いは、シリサイドブロック層が長手方向において長くなるようにシリサイドブロック層の位置を調整しなければならない。結果的に予めポリシリコン抵抗素子の長さを長く設定しておかなければならないため、半導体装置の大型化が避けられなくなる。またコンタクトの位置を変更する場合は、それに接続するための配線の位置についてまで設計上の考慮が必要である。
【００１１】
このように、製造条件に敏感なポリシリコン抵抗が所望の抵抗値からはずれてしまっても、設計データを変更しないで済ませるようにしようとすると、製造工程を追加するか、抵抗の長さが長めに変更されても構わない冗長な設計をするしかなかった。
【課題を解決するための手段】
【００１２】
そこで、本発明は、シリサイド領域が両端にそれぞれ形成されたポリシリコンにより構成され、前記シリサイド領域がコンタクトへ接続されるポリシリコン抵抗の抵抗値が設計値よりも大きい場合には、前記コンタクトの位置と前記ポリシリコン抵抗の形成範囲とを変更せずに、前記ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜の形成範囲を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を減少させる工程を行い、
前記ポリシリコン抵抗の前記抵抗値が前記設計値よりも小さい場合には、前記コンタクトの位置を変更せずに、前記ポリシリコンの幅を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を増大させる工程を行うことを特徴とするポリシリコン抵抗の設計方法を提供する。
【００１３】
この設計方法によれば、抵抗値が設計値よりも大きい場合には、コンタクトの位置とポリシリコン抵抗の形成範囲とを変更せずに、ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜の形成範囲を狭める補正を行うことによって、ポリシリコン抵抗の抵抗値を減少させる工程を行い、抵抗値が設計値よりも小さい場合には、コンタクトの位置を変更せずに、ポリシリコンの幅を狭める補正を行うことによって、ポリシリコン抵抗の抵抗値を増大させる工程を行う。
このように、コンタクトの位置を変更せずに、シリサイドブロック膜の形成範囲の調整又はポリシリコンの幅の調整によってポリシリコン抵抗の抵抗値を補正するため、該補正を配線レイアウトに影響を与えずに行うことができる。
また、抵抗値が設計値よりも小さい場合には、ポリシリコンの幅を狭めることによって、ポリシリコン抵抗の抵抗値を増大させるので、ポリシリコン抵抗となるポリシリコン膜（シリサイド化されない領域）の長さを抵抗値の増大のために長くする必要がない。このため、当初設計時において、シリサイド化されない領域の長大化を許容するためのマージンをシリサイド領域の寸法に設定する必要がない。よって、当初設計時におけるシリサイド領域の寸法を必要最小限の寸法に設定することが可能である。つまり、半導体装置のサイズの大型化を抑制しつつ、ポリシリコン抵抗の抵抗値が設計値からずれた場合に補正できるようにすることが可能である。
【００１４】
また、本発明は、シリサイド領域が両端にそれぞれ形成されたポリシリコンにより構成され、前記シリサイド領域がコンタクトへ接続されるポリシリコン抵抗を有する第１の半導体装置を製造する工程と、
前記第１の半導体装置の前記ポリシリコン抵抗の抵抗値が設計値よりも大きい場合には、前記コンタクトの位置と前記ポリシリコン抵抗の形成範囲とを変更せずに、前記ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜の形成範囲を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を減少させ、前記ポリシリコン抵抗の前記抵抗値が前記設計値よりも小さい場合には、前記コンタクトの位置を変更せずに、前記ポリシリコンの幅を狭める補正を行うことによって、前記ポリシリコン抵抗の抵抗値を増大させる工程と、
前記補正された前記ポリシリコン抵抗を有する第２の半導体装置を製造する工程と、
を有することを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１５】
本発明によれば、半導体装置のサイズの大型化を抑制しつつ、ポリシリコン抵抗の抵抗値が設計値からずれた場合に補正できるようにすることが可能である。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係るポリシリコン抵抗の設計方法、並びに、第１の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図２】第２の実施形態に係るポリシリコン抵抗の設計方法、並びに、第２の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図３】比較例１に係るポリシリコン抵抗の設計方法、並びに、比較例１に係る半導体装置の製造方法を説明するための平面図である。
【図４】比較例２に係るポリシリコン抵抗の設計方法、並びに、比較例２に係る半導体装置の製造方法を説明するための平面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
【００１８】
〔第１の実施形態〕
図１は第１の実施形態に係るポリシリコン抵抗の設計方法、並びに、第１の実施形態に係る半導体装置の製造方法を説明するための平面図である。なお、図１では、シリサイドブロック膜２を透視させて、ポリシリコン抵抗１（斜線部）においてシリサイドブロック膜２に隠れている部分（シリサイドブロック領域１ａ）も見えるようにしている。
【００１９】
本実施形態に係る半導体装置の製造方法は、本実施形態に係るポリシリコン抵抗の設計方法を包含する。このため、以下では、本実施形態に係る半導体装置の製造方法を説明する。
【００２０】
図１（ａ）は、当初の設計のポリシリコン抵抗１及びシリサイドブロック膜２と、コンタクト３と、を有する半導体装置１００を示す平面図である。図１（ｂ）は、補正によりシリサイドブロック領域１ａの幅が狭められたポリシリコン抵抗１と、シリサイドブロック膜２と、コンタクト３と、を有する半導体装置１００Ａを示す平面図である。図１（ｃ）は、補正によりシリサイドブロック領域１ａの長手寸法が狭められたポリシリコン抵抗１と、シリサイドブロック膜２と、コンタクト３と、を有する半導体装置１００Ｂを示す平面図である。
【００２１】
ポリシリコン抵抗１は、ポリシリコン膜により構成され、該ポリシリコン膜の両端は、それぞれシリサイド化されたシリサイド領域１ｂとなっている。本実施形態の場合、ポリシリコン抵抗１において、シリサイド領域１ｂ以外の領域は、シリサイド化されていないシリサイドブロック領域１ａである。
【００２２】
本実施形態の場合、ポリシリコン抵抗１の平面形状は、例えば、直線状に延在する長尺な矩形状である。ポリシリコン抵抗１の両端部（シリサイド領域１ｂ）を除く部分であるシリサイドブロック領域１ａの平面形状も、例えば、直線状に延在する長尺な矩形状である。
【００２３】
また、シリサイドブロック膜２の平面形状は、矩形状であり、該シリサイドブロック膜２がシリサイドブロック領域１ａを覆う。
【００２４】
コンタクト３は、ポリシリコン抵抗１の両端のシリサイド領域１ｂにそれぞれ接続される。図１では、両端のシリサイド領域１ｂのそれぞれに、２つずつのコンタクト３を接続する例を示している。
【００２５】
本実施形態の製造方法では、先ず、図１（ａ）に示すような、当初の設計のポリシリコン抵抗１を有する半導体装置１００を製造する。
【００２６】
ポリシリコン抵抗１を形成するには、先ず、ポリシリコン膜を下地膜の上に成膜する。この下地膜は、例えば、半導体基板（例えばシリコン基板）の表層に形成された素子分離膜などの絶縁膜である。
【００２７】
次に、このポリシリコン膜上に、フォトリソグラフィーによりマスクパターンを形成する。このマスクパターンは、ポリシリコン膜においてポリシリコン抵抗１となる部分を覆うように形成する。次に、このマスクパターンを用いたエッチングによって、このポリシリコン膜をポリシリコン抵抗１の形状に加工する。つまり、ポリシリコン膜においてマスクパターンから露出している部位をエッチングにより除去する。その後、マスクパターンを除去する。
【００２８】
次に、加工後のポリシリコン膜の所定の領域（つまり、シリサイド化されずにポリシリコンのままとなる領域）の上にシリサイドブロック膜２を形成する。ここで、ポリシリコン膜の両端部（シリサイド領域１ｂとなる部分）がそれぞれシリサイドブロック膜２から露出するように、シリサイドブロック膜２を形成する。また、このシリサイドブロック膜２の形状（寸法）は、当初の設計通り（図１（ａ）の形状）である。
【００２９】
ここで、シリサイドブロック膜２は、例えば、ＳｉＯ２膜或いはＳｉＮ膜などの膜により構成することができる。シリサイドブロック膜２を形成するには、例えば、この膜を全面に成膜した後、フォトリソグラフィによって、この膜の上にマスクパターン（図示略）を形成する。このマスクパターンは、この膜において、シリサイドブロック膜２となる部分の上を選択的に覆うように形成される。次に、このマスクパターンをマスクとして、この膜をエッチングすることにより、この膜においてマスクパターンにより覆われた部位を選択的に残留させ、その他の露出した部位を除去する。こうして、シリサイドブロック膜２を形成することができる。
【００３０】
次に、ポリシリコン膜上及びシリサイドブロック膜２上に金属膜をスパッタ等により形成する。次に、熱処理を行うことによって、ポリシリコン膜においてシリサイドブロック膜２から露出している部分を金属膜中の金属と反応させてシリサイド化する。これにより、シリサイドブロック領域１ａと、このシリサイドブロック領域１ａの両端にそれぞれ形成されたシリサイド領域１ｂと、を有するポリシリコン抵抗１を形成することができる。
【００３１】
その後、未反応の（シリサイド化していない）金属膜を除去する。
【００３２】
こうして、図１（ａ）に示すように当初の設計のポリシリコン抵抗１を形成することができ、このポリシリコン抵抗１を有する半導体装置１００を製造することができる。
【００３３】
次に、当初の設計のポリシリコン抵抗１の抵抗値を計測し、この抵抗値を判定する。この判定では、計測した抵抗値が所望の値であるか否か、並びに、計測した抵抗値が所望の値よりも大きいか、或いは小さいかを判定する。更に、計測した抵抗値と所望の抵抗値とのずれ量（差）を判定することが好ましい。
【００３４】
ポリシリコン抵抗１の抵抗値が設計値よりも小さい場合には、図１（ｂ）に示すように、コンタクト３の位置を変更せずに、シリサイドブロック領域１ａの幅を狭める補正を行うことによって、ポリシリコン抵抗１の抵抗値を増大させる。この補正では、例えば、シリサイドブロック領域１ａの幅方向における一対の外形線Ｌ１、Ｌ２の位置を均等にシリサイドブロック領域１ａの幅方向における中心側へシフトさせる。つまり、補正によるシリサイドブロック領域１ａの幅の減少量をΔＷとすると、一対の外形線Ｌ１、Ｌ２をそれぞれΔＷ／２だけシリサイドブロック領域１ａの幅方向における中心側へシフトさせる。
【００３５】
このようにシリサイドブロック領域１ａの幅を狭める補正は、ポリシリコン膜をエッチングにより加工する際に用いられるマスクパターンの幅を狭めることによって行う。
【００３６】
この補正は、例えば、ポリシリコン抵抗１の全体（シリサイドブロック領域１ａ及びシリサイド領域１ｂを含む）の幅を一括して狭めることにより行う。この場合、補正によりシリサイド領域１ｂの幅が狭められてもコンタクト３がシリサイド領域１ｂからはみ出さないように、当初の設計のポリシリコン抵抗１の幅、並びにコンタクト３の配置を予め適切に設定すると良い。すなわち、補正によるポリシリコン抵抗１の幅の減少量の最大値をΔＷＭＡＸとすると、シリサイド領域１ｂの幅方向端部から、該端部に近いコンタクト３までの距離を、ΔＷＭＡＸ／２以上に設定する。なお、半導体装置のサイズの大型化を抑制できるように、この距離は、ΔＷＭＡＸ／２に設定することが好ましい。このように、ポリシリコン抵抗１の全体の幅を一括して調整することにより、ポリシリコン膜をエッチングによってポリシリコン抵抗１の形状に加工する際に用いられるマスクパターンの平面形状を補正後も矩形状にすることができるため、補正の計算アルゴリズムを簡素化することができる。
【００３７】
なお、シリサイドブロック領域１ａの幅の減少量と、ポリシリコン抵抗１の抵抗値の増大量との関係を予め求めておき、設計値からの抵抗値のずれの量に応じて、シリサイドブロック領域１ａの幅の減少量を適宜に設定すると良い。これにより、設計値からの抵抗値のずれの量に応じて、ポリシリコン抵抗１の抵抗値を適切に補正することができ、該抵抗値を所望の値にすることができる。
【００３８】
このような補正を行った後に、この補正後のポリシリコン抵抗１を有する半導体装置１００Ａを製造する（図１（ｂ））。これにより、所望の抵抗値のポリシリコン抵抗１を有する半導体装置１００Ａを得ることができる。
【００３９】
一方、ポリシリコン抵抗１の抵抗値が設計値よりも大きい場合には、図１（ｃ）に示すように、コンタクト３の位置とポリシリコン抵抗１の形成範囲とを変更せずに、ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜２の形成範囲を狭める（シリサイドブロック領域１ａの長さを短くする）補正を行うことによって、ポリシリコン抵抗１の抵抗値を減少させる。すなわち、シリサイドブロック領域１ａの長手方向におけるシリサイドブロック膜２の寸法を当初の設計よりも小さくする。この補正では、例えば、シリサイドブロック膜２の長手方向（シリサイドブロック領域１ａの長手方向と同じ）における一対の外形線Ｌ３、Ｌ４の位置を均等にシリサイドブロック領域１ａの長手方向における中心側へシフトさせる。つまり、補正によるシリサイドブロック領域１ａの長さの減少量をΔＬとすると、一対の外形線Ｌ３、Ｌ４をそれぞれΔＬ／２だけシリサイドブロック領域１ａの長手方向における中心側へシフトさせる。従って、補正後においても、シリサイドブロック膜２の平面形状は矩形状である。なお、シリサイドブロック膜２の形成範囲を狭めるには、シリサイドブロック膜２となる膜の上に形成される上記マスクパターンの形状を変更する。
【００４０】
シリサイドブロック膜２の長さ（シリサイドブロック領域１ａの長さ）の減少量と、ポリシリコン抵抗１の抵抗値の減少量との関係を予め求めておき、設計値からの抵抗値のずれの量に応じて、シリサイドブロック膜２の長さ（シリサイドブロック領域１ａの長さ）の減少量を適宜に設定すると良い。これにより、設計値からの抵抗値のずれの量に応じて、ポリシリコン抵抗１の抵抗値を適切に補正することができ、該抵抗値を所望の値にすることができる。
【００４１】
このように補正を行った後に、この補正後のポリシリコン抵抗１を有する半導体装置１００Ｂを製造する（図１（ｃ））。これにより、所望の抵抗値のポリシリコン抵抗１を有する半導体装置１００Ｂを得ることができる。
【００４２】
このように、本実施形態では、ポリシリコン抵抗１の抵抗値が設計値よりも大きい場合、並びに、小さい場合の何れの場合にも、シリサイドブロック領域１ａの長さを長くする必要がない（シリサイドブロック領域１ａの長手方向におけるシリサイドブロック膜２の寸法を長くする必要がない）。このため、当初の設計のシリサイド領域１ｂの寸法（シリサイドブロック領域１ａの長手方向におけるシリサイド領域１ｂの寸法）を必要最低限の寸法に設定することができる。よって、半導体装置１００（１００Ａ、１００Ｂ）のサイズの大型化を抑制しつつ、ポリシリコン抵抗１の抵抗値が設計値からずれた場合に補正できるようにすることが可能である。
【００４３】
なお、当初の設計のポリシリコン抵抗１の抵抗値を計測し、この抵抗値を判定する工程は、例えば、半導体装置１００を製造する製造ラインを変更する場合、或いは、何らかの製造条件を変更する場合などに行われ、補正された条件で、複数の半導体基板上にそれぞれポリシリコン抵抗１を形成することができる。つまり、補正された条件で、ポリシリコン抵抗１を含む半導体装置を量産することができる。
【００４４】
ここで、比較例１に係るポリシリコン抵抗の設計方法、並びに、比較例１に係る半導体装置の製造方法を説明する。
【００４５】
図３は比較例１に係るポリシリコン抵抗の設計方法、並びに、比較例１に係る半導体装置の製造方法を説明するための平面図である。図３でも、図１と同様に、ポリシリコン抵抗１（斜線部）においてシリサイドブロック膜２に隠れている部分（シリサイドブロック領域１ａ）も見えるようにしている。
【００４６】
比較例１に係る半導体装置の製造方法は、比較例１に係るポリシリコン抵抗の設計方法を包含する。このため、以下では、比較例１に係る半導体装置の製造方法を説明する。
【００４７】
比較例１に係る半導体装置の製造方法は、以下に説明する点でのみ、第１の実施形態に係る半導体装置の製造方法と相違し、その他の点は、第１の実施形態に係る半導体装置の製造方法と同様である。
【００４８】
図３（ａ）は、当初の設計のポリシリコン抵抗１及びシリサイドブロック膜２と、コンタクト３と、を有する半導体装置１０００を示す平面図である。図３（ｂ）は、補正によりシリサイドブロック領域１ａの長さが長くなったポリシリコン抵抗１と、シリサイドブロック膜２と、コンタクト３と、を有する半導体装置１０００Ａを示す平面図である。図３（ｃ）は、補正によりシリサイドブロック領域１ａの長手寸法が狭められたポリシリコン抵抗１と、シリサイドブロック膜２と、コンタクト３と、を有する半導体装置１０００Ｂを示す平面図である。
【００４９】
先ず、図３（ａ）に示すような、当初の設計のポリシリコン抵抗１を有する半導体装置１０００を製造し、ポリシリコン抵抗１の抵抗値を計測及び判定する。
【００５０】
比較例１の場合、ポリシリコン抵抗１の抵抗値が設計値よりも大きい場合には、図３（ｃ）に示すように、本実施形態と同様に、コンタクト３の位置を変更せずに、ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜２の形成範囲を狭める（シリサイドブロック領域１ａの長さを短くする）補正を行うことによって、ポリシリコン抵抗１の抵抗値を減少させる。そして、補正後のポリシリコン抵抗１を有する半導体装置１０００Ｂ（図３（ｃ））を製造する。
【００５１】
一方、ポリシリコン抵抗１の抵抗値が設計値よりも小さい場合には、図３（ｂ）に示すように、コンタクト３の位置を変更せずに、ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜２の形成範囲を広げる（シリサイドブロック領域１ａの長さを長くする）補正を行うことによって、ポリシリコン抵抗１の抵抗値を増大させる。すなわち、シリサイドブロック領域１ａの長手方向におけるシリサイドブロック膜２の寸法を当初の設計よりも大きくすることによって、シリサイドブロック領域１ａを長くする。具体的には、シリサイドブロック膜２の一対の外形線Ｌ３、Ｌ４の位置を均等にシリサイドブロック領域１ａの長手方向における中心から遠ざかる方向へシフトさせる。つまり、補正によるシリサイドブロック領域１ａの長さの増加量をΔＬとすると、一対の外形線Ｌ３、Ｌ４をそれぞれΔＬ／２だけシリサイドブロック膜２の長手方向における中心から遠ざける。そして、補正後のポリシリコン抵抗１を有する半導体装置１０００Ａ（図３（ｂ））を製造する。
【００５２】
このように、比較例１では、ポリシリコン抵抗１の抵抗値が設計値よりも小さい場合に図３（ｂ）に示すようにシリサイドブロック膜２及びシリサイドブロック領域１ａを長くすることができるように、図３（ａ）に示すように予めシリサイド領域１ｂを大きめに設計しておく必要がある。このため、半導体装置１０００、１０００Ａ、１０００Ｂのサイズが大型化してしまう。
【００５３】
これに対し、第１の実施形態に係るポリシリコン抵抗の設計方法では、上述のように、当初の設計のシリサイド領域１ｂの寸法を必要最低限の寸法に設定することができるので、半導体装置１００、１００Ａ、１００Ｂのサイズの大型化を抑制することができる。
【００５４】
すなわち、本実施形態では、シリサイド領域１ｂが両端にそれぞれ形成されたポリシリコンにより構成され、シリサイド領域１ｂがコンタクトへ接続されるポリシリコン抵抗において、その抵抗値が所望の値よりも小さい場合には、抵抗の幅に相当するポリシリコンの幅を狭める方向にフォトマスクを調整し、その抵抗値が所望の値よりも大きい場合には、抵抗の長さに相当するシリサイドブロック膜２の長さを狭める方向にフォトマスクを調整することで、製造工程の追加もなく、設計データの変更もなく、さらに予め冗長な設計も必要とせずに抵抗値の補正を行うことができる。  
【００５５】
追加の製造工程無しで、さらに設計データの変更も避けるためには、これまでは長さ方向に予め冗長な設計を行わなければならなかったが、この設計方法によれば、ポリシリコンの幅を狭くすることによって実現できるため、必要以上に半導体装置が大型化することを避けることができる（最悪値で設計しなければならなかったのが標準値で設計できるようになる）。ポリシリコン抵抗は、通常、フォトリソグラフィによる解像能力よりも余裕を持った大きさで設計されるため、抵抗値の補正分（例えば、±１０％、或いは±２０％）程度であればフォトマスクを狭くする調整は製造上では問題にならない。これはシリサイドブロック層のフォトマスクの調整と同様である。
【００５６】
このように、本実施形態では、両端にシリサイド領域１ｂを持つポリシリコン抵抗において、長さ方向に冗長な設計をしなくても、所望の抵抗値からはずれてしまった場合に再設計無しに補正することが可能である。
【００５７】
以上のような第１の実施形態によれば、ポリシリコン抵抗１の抵抗値が設計値よりも大きい場合には、コンタクト３の位置とポリシリコン抵抗１の形成範囲とを変更せずに、ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜２の形成範囲を狭める補正を行うことによって、ポリシリコン抵抗１の抵抗値を減少させる工程を行い、抵抗値が設計値よりも小さい場合には、コンタクト３の位置を変更せずに、シリサイドブロック領域１ａの幅を狭める補正を行うことによって、ポリシリコン抵抗１の抵抗値を増大させる工程を行う。
このように、コンタクト３の位置を変更せずに、シリサイド領域１ｂの寸法の調整又はシリサイドブロック領域１ａの幅の調整によってポリシリコン抵抗１の抵抗値を補正するため、該補正を配線レイアウトに影響を与えずに行うことができる。
また、ポリシリコン抵抗１の抵抗値が設計値よりも小さい場合には、シリサイドブロック領域１ａの幅を狭めることによって、ポリシリコン抵抗１の抵抗値を増大させるので、シリサイドブロック領域１ａの長さを抵抗値の増大のために長くする必要がない。このため、当初設計時において、シリサイドブロック領域１ａの長大化を許容するためのマージンをシリサイド領域１ｂの寸法に設定する必要がない。よって、当初設計時におけるシリサイド領域１ｂの寸法を必要最小限の寸法に設定することが可能である。つまり、半導体装置１００（１００ａ、１００ｂ）のサイズの大型化を抑制しつつ、ポリシリコン抵抗１の抵抗値が設計値からずれた場合に補正できるようにすることが可能である。
【００５８】
なお、シリサイドブロック領域１ａの長手寸法を狭める補正は、シリサイドブロック膜２の形成範囲を狭めることによって、容易に行うことができる。
【００５９】
〔第２の実施形態〕
図２は第２の実施形態に係るポリシリコン抵抗の設計方法、並びに、第２の実施形態に係る半導体装置の製造方法を説明するための平面図である。図２でも、図１と同様に、ポリシリコン抵抗１においてシリサイドブロック膜２に隠れている部分（シリサイドブロック領域１１〜１４）も見えるようにしている。
【００６０】
第２の実施形態に係る半導体装置の製造方法は、第２の実施形態に係るポリシリコン抵抗の設計方法を包含する。このため、以下では、第２の実施形態に係る半導体装置の製造方法を説明する。
【００６１】
図２（ａ）は、当初の設計のポリシリコン抵抗１及びシリサイドブロック膜２と、コンタクト３と、を有する半導体装置２００を示す平面図である。図２（ｂ）は、補正によりシリサイドブロック領域１１〜１４の幅が狭められたポリシリコン抵抗１と、シリサイドブロック膜２と、コンタクト３と、を有する半導体装置２００Ａを示す平面図である。図２（ｃ）は、補正によりシリサイドブロック領域１１〜１４の長手寸法が狭められたポリシリコン抵抗１と、シリサイドブロック膜２と、コンタクト３と、を有する半導体装置２００Ｂを示す平面図である。
【００６２】
図２に示すように、本実施形態の場合、ポリシリコン抵抗１の平面形状は、クランク状に蛇行するような形状となっている。
【００６３】
具体的には、ポリシリコン抵抗１は、両端のシリサイド領域１ｂの他に、例えば、第１乃至第４のシリサイドブロック領域１１〜１４と、第１乃至第３の中間シリサイド領域２１〜２３と、を有している。
【００６４】
シリサイドブロック領域１１〜１４の各々は、上記のシリサイドブロック領域１ａと同様の形状である。また、中間シリサイド領域２１〜２３の各々は、コ字状の平面形状に形成されている。そして、中間シリサイド領域２１〜２３を介して、互いに隣接するシリサイドブロック領域１１〜１４が相互に接続されている。
【００６５】
すなわち、両端のシリサイド領域１ｂのうちの一方のシリサイド領域１ｂの一端に第１のシリサイドブロック領域１１の一端が接続され、この第１のシリサイドブロック領域１１の他端に第１の中間シリサイド領域２１の一端が接続され、この第１の中間シリサイド領域２１の他端に第２のシリサイドブロック領域１２の一端が接続され、この第２のシリサイドブロック領域１２の他端に第２の中間シリサイド領域２２の一端が接続され、この第２の中間シリサイド領域２２の他端に第３のシリサイドブロック領域１３の一端が接続され、この第３のシリサイドブロック領域１３の他端に第３の中間シリサイド領域２３の一端が接続され、この第３の中間シリサイド領域２３の他端に第４のシリサイドブロック領域１４の一端が接続され、この第４のシリサイドブロック領域１４の他端に他方のシリサイド領域１ｂの一端が接続されている。
【００６６】
このように、本実施形態の場合、ポリシリコン抵抗１は、シリサイド化領域とシリサイドブロック領域とを交互に繋げることにより構成される。
【００６７】
なお、シリサイドブロック膜２の平面形状は矩形状である。このため、シリサイドブロック領域１１〜１４は、互いに並列に配置され、且つ、互いに同じ長さに設定されている。また、一対のシリサイド領域１ｂは、例えば、シリサイドブロック膜２の何れか１つの辺（例えば外形線Ｌ４）に隣接している。
【００６８】
本実施形態の場合、先ず、図２（ａ）に示すような、当初の設計のポリシリコン抵抗１を有する半導体装置２００を製造し、ポリシリコン抵抗１の抵抗値を計測し、この抵抗値を判定する。
【００６９】
ポリシリコン抵抗１の抵抗値が設計値よりも小さい場合には、図２（ｂ）に示すように、コンタクト３の位置を変更せずに、シリサイドブロック領域１１〜１４の幅を狭める補正を行うことによって、ポリシリコン抵抗１の抵抗値を増大させる。この補正では、例えば、シリサイドブロック領域１１〜１４の幅方向における一対の外形線Ｌ１、Ｌ２（符号Ｌ１、Ｌ２は、図が煩雑になるのを避けるためシリサイドブロック領域１１についてのみ図示している）の位置を均等にシリサイドブロック領域１１〜１４の幅方向における中心側へシフトさせる。つまり、補正によるシリサイドブロック領域１１〜１４の幅の減少量をΔＷとすると、一対の外形線Ｌ１、Ｌ２をそれぞれΔＷ／２だけシリサイドブロック領域１１〜１４の幅方向における中心側へシフトさせる。
【００７０】
このようにシリサイドブロック領域１１〜１４の幅を狭める補正は、ポリシリコン膜をエッチングによってポリシリコン抵抗１の形状に加工する際に用いられるマスクパターン（第１の実施形態参照）の幅を狭めることによって行う。なお、図２（ｂ）は、このマスクパターンの平面形状を補正後においても矩形状にした例を示しており、シリサイド領域１ｂ及び中間シリサイド領域２１〜２３においてシリサイドブロック領域１１〜１４の外形線Ｌ１、Ｌ２の延長上に位置する部分の幅も補正により狭められている。
【００７１】
そして、このような補正を行った後に、この補正後のポリシリコン抵抗１を有する半導体装置２００Ａを製造する（図２（ｂ））。これにより、所望の抵抗値のポリシリコン抵抗１を有する半導体装置２００Ａを得ることができる。
【００７２】
一方、ポリシリコン抵抗１の抵抗値が設計値よりも大きい場合には、図２（ｃ）に示すように、コンタクト３の位置とポリシリコン抵抗１の形成範囲とを変更せずに、ポリシリコン抵抗となるポリシリコン膜上に形成されるシリサイドブロック膜２の形成範囲を狭める補正（シリサイドブロック領域１１〜１４の長さを短くする）補正を行うことによって、ポリシリコン抵抗１の抵抗値を減少させる。すなわち、シリサイドブロック領域１１〜１４の長手方向におけるシリサイドブロック膜２の寸法を当初の設計よりも小さくすることによって、シリサイドブロック領域１１〜１４の長さを短くする。この補正では、シリサイドブロック膜２の一対の外形線Ｌ３、Ｌ４の位置を均等にシリサイドブロック領域１１〜１４の長手方向における中心側へシフトさせる。つまり、一対の外形線Ｌ３、Ｌ４をそれぞれΔＬ／２だけシリサイドブロック膜２の長手方向における中心側へシフトさせる。従って、補正後においても、シリサイドブロック膜２の平面形状は矩形状である。
【００７３】
そして、このような補正を行った後に、この補正後のポリシリコン抵抗１を有する半導体装置２００Ｂを製造する（図２（ｃ））。これにより、所望の抵抗値のポリシリコン抵抗１を有する半導体装置２００Ｂを得ることができる。
【００７４】
このように、本実施形態でも、ポリシリコン抵抗１の抵抗値が設計値よりも大きい場合、並びに、小さい場合の何れの場合にも、シリサイドブロック領域１１〜１４の長さを長くする必要がない（シリサイドブロック領域１１〜１４の長手方向におけるシリサイドブロック膜２の寸法を広げる必要がない）。このため、当初の設計のシリサイド領域１ｂの寸法（シリサイドブロック領域１１、１４の長手方向におけるシリサイド領域１ｂの寸法）を必要最低限の寸法に設定することができる。よって、半導体装置２００（２００Ａ、２００Ｂ）のサイズの大型化を抑制しつつ、ポリシリコン抵抗１の抵抗値が設計値からずれた場合に補正できるようにすることが可能である。
【００７５】
ここで、比較例２に係るポリシリコン抵抗の設計方法、並びに、比較例２に係る半導体装置の製造方法を説明する。
【００７６】
図４は比較例２に係るポリシリコン抵抗の設計方法、並びに、比較例２に係る半導体装置の製造方法を説明するための平面図である。図４でも、図２と同様に、ポリシリコン抵抗１においてシリサイドブロック膜２に隠れている部分（シリサイドブロック領域１ａ）も見えるようにしている。
【００７７】
比較例２に係る半導体装置の製造方法は、比較例２に係るポリシリコン抵抗の設計方法を包含する。このため、以下では、比較例２に係る半導体装置の製造方法を説明する。
【００７８】
比較例２に係る半導体装置の製造方法は、以下に説明する点でのみ、第２の実施形態に係る半導体装置の製造方法と相違し、その他の点は、第２の実施形態に係る半導体装置の製造方法と同様である。
【００７９】
図４（ａ）は、当初の設計のポリシリコン抵抗１及びシリサイドブロック膜２と、コンタクト３と、を有する半導体装置２０００を示す平面図である。図４（ｂ）は、補正によりシリサイドブロック領域１ａの長さが長くなったポリシリコン抵抗１と、シリサイドブロック膜２と、コンタクト３と、を有する半導体装置２０００Ａを示す平面図である。図４（ｃ）は、補正によりシリサイドブロック領域１ａの長さが長くなったポリシリコン抵抗１と、シリサイドブロック膜２と、コンタクト３と、を有する半導体装置２０００Ｂを示す平面図である。図４（ｄ）は、補正によりシリサイドブロック領域１ａの長手寸法が狭められたポリシリコン抵抗１と、シリサイドブロック膜２と、コンタクト３と、を有する半導体装置２０００Ｃを示す平面図である。
【００８０】
比較例２の場合、ポリシリコン抵抗１は、シリサイドブロック領域１ａと、このシリサイドブロック領域１ａの両端にそれぞれ形成された一対のシリサイド領域１ｂと、を有する。そして、シリサイドブロック領域１ａは、クランク状に蛇行する平面形状となっている。なお、比較例２では、中間シリサイド領域２１〜２３は形成されない。
【００８１】
先ず、図４（ａ）に示すような、当初の設計のポリシリコン抵抗１を有する半導体装置２０００を製造し、ポリシリコン抵抗１の抵抗値を計測及び判定する。
【００８２】
ポリシリコン抵抗１の抵抗値が設計値よりも小さい場合には、図４（ｂ）又は図４（ｃ）に示すように、コンタクト３の位置を変更せずに、シリサイドブロック領域１ａの長さを長くする補正を行うことによって、ポリシリコン抵抗１の抵抗値を増大させる。図４（ｂ）の例では、シリサイドブロック膜２の外形線Ｌ４の位置をシリサイドブロック領域１ａが長くなる方向にシフトさせる。一方、図４（ｃ）の例では、シリサイドブロック膜２の外形線のうち、シリサイドブロック領域１ａとシリサイド領域１ｂとの境界部の近傍に位置する部分（一対の外形線Ｌ５）の位置をシリサイドブロック領域１ａが長くなる方向にシフトさせる。なお、補正によるシリサイドブロック領域１ａの長さの増加量をΔＬとすると、外形線Ｌ４、Ｌ５のシフト量はΔＬ／２である。そして、補正後のポリシリコン抵抗１を有する半導体装置２０００Ａ（図４（ｂ））又は２０００Ｂ（図４（ｃ））を製造する。
【００８３】
このように、比較例２では、ポリシリコン抵抗１の抵抗値が設計値よりも小さい場合に、図４（ｂ）又は図４（ｃ）に示すようにシリサイドブロック膜２を広げてシリサイドブロック領域１ａを長くすることができるように、図４（ａ）に示すように予めシリサイド領域１ｂを大きめに設計しておく必要がある。このため、半導体装置２０００、２０００Ａ、２０００Ｂ、２０００Ｃのサイズが大型化してしまう。
【００８４】
また、図４（ｃ）のようにシリサイドブロック膜２の一辺のうちの一部分（外形線Ｌ５）のみをシフトさせる場合、シリサイドブロック膜２の形状が複雑化するので、補正時の計算アルゴリズムも複雑化してしまう。しかも、シリサイドブロック膜２の形状に、製造上好ましくないような入り組んだ形状の微小な図形（図４（ｃ）に示す張出部４）が含まれることとなってしまう。
【００８５】
一方、ポリシリコン抵抗１の抵抗値が設計値よりも大きい場合には、図４（ｄ）に示すように、コンタクト３の位置とポリシリコン抵抗１の形成範囲とを変更せずに、シリサイドブロック領域１ａの長さを短くする補正を行うことによって、ポリシリコン抵抗１の抵抗値を減少させる。すなわち、シリサイドブロック膜２の一対の外形線Ｌ５の位置をシリサイドブロック領域１ａが短くなる方向へシフトさせる。補正によるシリサイドブロック領域１ａの長さの減少量をΔＬとすると、外形線Ｌ５のシフト量はΔＬ／２である。そして、補正後のポリシリコン抵抗１を有する半導体装置２０００Ｃ（図４（ｄ））を製造する。
【００８６】
比較例２の場合、抵抗値が設計値よりも大きい場合に、シリサイドブロック膜２の一辺の全体（外形線Ｌ４）を移動させると、外形線Ｌ４がシリサイドブロック領域１ａと干渉してしまう可能性がある。このため、図４（ｄ）のようにシリサイドブロック膜２の外形線Ｌ５のみをシフトさせる必要がある。このため、シリサイドブロック膜２の形状が複雑化し、補正時の計算アルゴリズムも複雑化する。しかも、シリサイドブロック膜２の形状に、製造上好ましくないような入り組んだ形状の微小な図形（図４（ｄ）に示す欠け５）が含まれることとなってしまう。更に、シリサイド領域１ｂとシリサイドブロック膜２とのマージンＭ１、並びに、シリサイドブロック膜２とシリサイドブロック領域１ａとのマージンＭ２を高精度に制御する必要が生じる。
【００８７】
これに対し、第２の実施形態に係るポリシリコン抵抗の設計方法では、上述のように、当初の設計のシリサイド領域１ｂの寸法を必要最低限の寸法に設定することができるので、半導体装置２００、２００Ａ、２００Ｂのサイズの大型化を抑制することができる。
【００８８】
また、シリサイドブロック膜２の平面形状は、シリサイドブロック領域１ａの長手寸法を狭める補正の前及び後でそれぞれ矩形状であるので、補正時の計算アルゴリズムを簡素化できるとともに、シリサイドブロック膜２の形状に、製造上好ましくないような微小な入り組んだ形状の図形が発生しないようにすることができる。
【００８９】
以上のような第２の実施形態によれば、上記の第１の実施形態と同様の効果が得られる。
また、ポリシリコン抵抗１が蛇行形状のような複雑な形状の場合にもシリサイドブロック膜２の平面形状を矩形状に維持して補正を行うことにより、補正時の計算アルゴリズムを簡素化でき、且つ、シリサイドブロック膜２の形状に複雑な図形が含まれないようにすることができる。
【符号の説明】
【００９０】
１ ポリシリコン抵抗
１ａ シリサイドブロック領域
１ｂ シリサイド領域
２ シリサイドブロック膜
３ コンタクト
４ 張出部
５ 欠け
１１ 第１のシリサイドブロック領域
１２ 第２のシリサイドブロック領域
１３ 第３のシリサイドブロック領域
１４ 第４のシリサイドブロック領域
２１ 第１の中間シリサイド領域
２２ 第２の中間シリサイド領域
２３ 第３の中間シリサイド領域
１００、１００Ａ、１００Ｂ、２００、２００Ａ、２００Ｂ、１０００、１０００Ａ、１０００Ｂ、２０００、２０００Ａ、２０００Ｂ、２０００Ｃ 半導体装置
Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５ 外形線
Ｍ１、Ｍ２ マージン
【図１】
2012033641.tif 000003
【図２】
2012033641.tif 000004
【図３】
2012033641.tif 000005
【図４】
2012033641.tif 000006