(57)【要約】【課題】半導体基板の特性が変化しても、デジタル回路から他の回路へのノイズ伝播を安定して抑制する。【解決手段】半導体基板１０に形成されるデジタル回路４１と半導体回路４２との間には、デジタル回路４１と半導体回路４２とを分離するように、分離部３０が形成される。分離部３０には、Ｎ＋層３Ｎ、シリコン１１およびＰ＋層３Ｐが、この順で、Ｘ方向に並んで配置される。【選択図】図１
2012004255.tif 000002
【特許請求の範囲】
【請求項１】
デジタル回路と半導体回路とが混載された半導体装置であって、
第一導電型の材料により形成された半導体基板を備え、
前記デジタル回路と半導体回路とは、前記半導体基板において第１方向に並ぶように形成され、
前記半導体基板に形成される前記デジタル回路と前記半導体回路との間には、前記デジタル回路と前記半導体回路とを分離するように、分離部が形成され、
前記分離部には、第一導電型の層である第一導電型層および第二導電型の層である第二導電型層の各々が１以上形成され、
前記分離部には、前記第二導電型層、前記第一導電型の材料および前記第一導電型層が、この順で、前記第１方向に並んで配置される
半導体装置。
【請求項２】
前記半導体基板には、第二導電型の第一ウエルおよび第二ウエルが独立して形成され、
前記第一ウエル内には、前記デジタル回路が形成され、
前記第二ウエル内には、前記半導体回路が形成される
請求項１に記載の半導体装置。
【請求項３】
前記第一導電型層および前記第二導電型層の各々の厚みは、前記第二ウエルの厚みより大きい
請求項２に記載の半導体装置。
【請求項４】
前記第一導電型層および前記第二導電型層の各々は、前記第二ウエルを囲むように形成される
請求項２に記載の半導体装置。
【請求項５】
前記第一導電型層および前記第二導電型層の各々は、前記第１方向と直交する第２方向に沿って延在する
請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記分離部には、前記第一導電型層および前記第二導電型層の各々が複数形成され、
前記分離部には、前記第二導電型層、前記第一導電型の材料および前記第一導電型層が、この順で、前記第１方向および該第１方向と直交する第２方向に並んで配置される
請求項１〜４のいずれかに記載の半導体装置。
【請求項７】
前記第一導電型はＰ型であり、
前記第二導電型はＮ型であり、
前記第一導電型の材料と前記第二導電型層とは接合するように形成され、
前記第一導電型の材料と前記第二導電型層との接合部であるＰＮ接合部には、逆バイアスが印加される
請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記第一導電型の材料の抵抗は、１００Ωｃｍ以上である
請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記半導体基板中の酸素濃度は、１．０×１０18ｃｍ-3以上である
請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
前記半導体基板中の酸素濃度は、１．７×１０18ｃｍ-3以下である
請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
前記半導体回路は、ＲＦ（Radio Frequency）回路またはアナログ回路である
請求項１〜１０のいずれかに記載の半導体装置。
【請求項１２】
前記半導体回路は、ＲＦ（Radio Frequency）回路およびアナログ回路の少なくとも一方を含む回路である
請求項１〜１０のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの回路間のノイズ伝播を抑制するための半導体装置に関する。
【背景技術】
【０００２】
デジタルテレビに代表されるデジタル機器の低価格化・小型化の要求に対応するために、ＲＦ（Radio Frequency）アナログ混載システムＬＳＩ（Large Scale Integration）が開発されている。ここで、ＲＦアナログ混載システムＬＳＩは、Ｓｉ−ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスで形成された大規模デジタル回路（システムＬＳＩ）に、高周波（ＲＦ）回路やアナログ回路が混載されたＬＳＩである。
【０００３】
ＲＦアナログ混載システムＬＳＩでは、高速動作するデジタル回路が発生する高周波ノイズが、基板やウエルを介して、ノイズの影響を受けやすいＲＦ回路やアナログ回路に伝播する。そのため、ＲＦ回路およびアナログ回路の動作を阻害してしまう。
【０００４】
ノイズ源であるデジタル回路からＲＦ回路やアナログ回路との距離を大きくしたレイアウトにすることにより、ＲＦ回路あるいはアナログ回路に伝播するノイズを軽減することは可能である。しかしながら、この場合、ＬＳＩのチップ面積が増大したり、ＬＳＩにおける回路レイアウトに制約が生じたりする。
【０００５】
ＲＦアナログ混載システムＬＳＩにおいて、ＲＦ回路やアナログ回路の高性能化を実現し、チップ面積を縮小するためには、デジタル回路が発生するノイズを抑制することが重要である。以下においては、デジタル回路が発生するノイズを、デジタルノイズもという。
【０００６】
特許文献１，２には、デジタル回路とアナログ回路との間に高抵抗な領域を形成することにより、デジタル回路が発生するノイズを抑制する技術が開示されている。
【０００７】
例えば、特許文献１では、ボロン濃度の低い高抵抗なＰ型シリコン基板を用いることにより、デジタル回路領域とアナログ回路領域との間の領域を高抵抗にする。これにより、デジタル回路からアナログ回路へのノイズの伝播を抑制している。
【０００８】
図１２は、特許文献１に開示されている従来の半導体装置６００の構成の一例を示す図である。
【０００９】
図１２（ａ）は、従来の半導体装置６００の平面図である。図１２（ｂ）は、図１２（ａ）のＸ１１−Ｘ１１’線に沿った半導体装置６００の断面図である。
【００１０】
半導体装置６００は、Ｐ型シリコン基板１１０を備える。Ｐ型シリコン基板１１０の表面近傍には、第一Ｎウエル１２１が形成される。第一Ｎウエル１２１内には、デジタル回路１４１が形成される。
【００１１】
Ｐ型シリコン基板１１０の表面近傍には、さらに、第二Ｎウエル１２２が形成される。第二Ｎウエル１２２内には、アナログ回路１４２が形成される。
【００１２】
このように構成された半導体装置６００では、第一Ｎウエル１２１と第二Ｎウエル１２２との間の領域は、デジタル回路１４１が発生したノイズがアナログ回路１４２へ伝播することを抑制するノイズ分離領域１３０として作用する。
【００１３】
ノイズ分離領域１３０の幅は、半導体装置に要求される性能により決定される。ノイズ分離領域１３０の幅は、一般的には数１０μｍ程度である。ノイズ伝播抑制効果が高いほど、ノイズ分離領域を狭くすることができるため、チップ面積を縮小することができる。
【００１４】
特にＰ型シリコン基板１１０として、ボロン濃度の低い高抵抗なＰ型シリコン基板を使用することで、ノイズ分離領域１３０を高抵抗化することができるため、デジタル回路１４１からアナログ回路１４２へのノイズ伝播を効果的に抑制することができる。なお、ノイズ伝播レベルを同じとすれば、チップ面積を縮小できる。
【００１５】
図１３は、ノイズ進入レベルの周波数依存性を示す図である。
具体的には、図１３は、Ｐ型シリコン基板１１０の抵抗を、０．０１Ωｃｍおよび５００Ωｃｍとした場合においてシミュレーションにより得られた、周波数に対するノイズ進入レベルを示す図である。ノイズ進入レベルとは、アナログ回路へ進入する、デジタル回路が発生したノイズ（デジタルノイズ）の大きさである。
【００１６】
特性線Ｌ１２０は、Ｐ型シリコン基板１１０の抵抗が０．０１Ωｃｍである場合の特性を示す。特性線Ｌ１２１は、Ｐ型シリコン基板１１０の抵抗が１０Ωｃｍである場合の特性を示す。このように抵抗の高いシリコン基板を用いることでノイズ伝播を抑制することができる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００１−３４５４２８号公報
【特許文献２】特開２００７−０５９５１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、高抵抗Ｐ型シリコン基板を用いた従来技術では、以下のような問題点が生じる。
【００１９】
通常、シリコン基板中に過飽和な酸素を含有し、この酸素が製造プロセス中の熱処理工程において、酸素ドナーを形成することにより、製造プロセス後にシリコン基板の抵抗が変動するという事態が生じる。酸素ドナーはシリコン基板中でＮ型不純物として作用する。
【００２０】
一般的なＳｉ−ＣＭＯＳプロセスで使用されている、０．０１から１０Ωｃｍ程度の抵抗率のシリコン基板では、酸素ドナーが当該シリコン基板の抵抗におよぼす影響は無視できる。
【００２１】
しかしながら、シリコン基板の抵抗が高抵抗になった場合、不純物であるボロン濃度に対して酸素ドナーの生成量が無視できなくなり、酸素ドナーによるシリコン基板の抵抗への影響が顕在化してしまう。
【００２２】
特に、製造プロセス中の熱処理により酸素ドナーが大量に生成された場合、シリコン基板の導電型が、Ｐ型からＮ型に反転（変化）するという事態が生じる。酸素ドナーは、特に４００℃から５００℃程度の熱処理で発生しやすいため、水素シンターなど多層配線工程で大量に発生する。特に、近年の微細ＣＭＯＳでは配線層数が増加し、熱処理の回数も増えているため、従来以上に酸素ドナーが発生しやすくなっている。
【００２３】
図１４は、酸素ドナー生成量に対するノイズ進入レベルの関係を示す図である。
図１４において、特性線Ｌ１０は、従来の半導体装置６００の特性を示す線である。ここで、ノイズ進入レベルとは、アナログ回路へ進入する、デジタル回路が発生したノイズ（デジタルノイズ）の大きさである。ドナー生成量とは、酸素ドナーの生成量である。領域Ｒ１１０は、シリコン基板の導電型（伝導型）が、Ｐ型からＮ型に反転する領域である。
【００２４】
酸素ドナーの生成により、ノイズ分離領域の抵抗がばらついてしまうため、デジタル回路からアナログ回路へのノイズ伝播の抑制レベルにばらつきが生じてしまう。さらに導電型が反転（Ｎ型化）してしまった場合、ノイズ抑制効果が大きく低下してしまうという不具合が発生する。さらに、領域Ｒ１１０において、シリコン基板の導電型が反転（Ｎ型化）した場合、ノイズ抑制効果が大きく低下してしまうという不具合が発生する。
【００２５】
本発明は、上述の問題点を解決するためになされたものであって、その目的は、半導体基板の特性が変化しても、デジタル回路から他の回路へのノイズ伝播を安定して抑制可能な半導体装置を提供することである。
【課題を解決するための手段】
【００２６】
上述の課題を解決するために、この発明のある局面に従う半導体装置には、デジタル回路と半導体回路とが混載される。前記半導体装置は、第一導電型の材料により形成された半導体基板を備え、前記デジタル回路と半導体回路とは、前記半導体基板において第１方向に並ぶように形成され、前記半導体基板に形成される前記デジタル回路と前記半導体回路との間には、前記デジタル回路と前記半導体回路とを分離するように、分離部が形成され、前記分離部には、第一導電型の層である第一導電型層および第二導電型の層である第二導電型層の各々が１以上形成され、前記分離部には、前記第二導電型層、前記第一導電型の材料および前記第一導電型層が、この順で、前記第１方向に並んで配置される。
【００２７】
すなわち、前記半導体基板に形成される前記デジタル回路と前記半導体回路との間には、前記デジタル回路と前記半導体回路とを分離するように、分離部が形成される。前記分離部には、前記第二導電型層、前記第一導電型の材料および前記第一導電型層が、この順で、前記第１方向に並んで配置される。
【００２８】
したがって、仮に、第一導電型の材料の導電型が、第一導電型から第二導電型に変化した場合であっても、分離部には、前記第二導電型層、第二導電型の材料および前記第一導電型層が、この順で、第１方向に並んで配置される。すなわち、この場合であっても、分離部には、２種類の導電型の構成要素、すなわち、第二導電型の材料および前記第一導電型層が、第１方向に並んで配置される。
【００２９】
そのため、仮に、第一導電型の材料の導電型（半導体基板の導電型）が、第一導電型から第二導電型に変化した場合であっても、デジタル回路と半導体回路との間に形成される分離部は、デジタル回路から半導体回路へのノイズ伝播を抑制することができる。
【００３０】
すなわち、半導体基板の特性が変化しても、デジタル回路から、他の回路としての半導体回路へのノイズ伝播を安定して抑制することができる。
【００３１】
また、好ましくは、前記半導体基板には、第二導電型の第一ウエルおよび第二ウエルが独立して形成され、前記第一ウエル内には、前記デジタル回路が形成され、前記第二ウエル内には、前記半導体回路が形成される。
【００３２】
また、好ましくは、前記第一導電型層および前記第二導電型層の各々の厚みは、前記第二ウエルの厚みより大きい。
【００３３】
また、好ましくは、前記第一導電型層および前記第二導電型層の各々は、前記第二ウエルを囲むように形成される。
【００３４】
これにより、デジタル回路から、第二ウエルに形成される半導体回路へのノイズ伝播を大幅に抑制することができる。
【００３５】
また、好ましくは、前記第一導電型層および前記第二導電型層の各々は、前記第１方向と直交する第２方向に沿って延在する。
【００３６】
また、好ましくは、前記分離部には、前記第一導電型層および前記第二導電型層の各々が複数形成され、前記分離部には、前記第二導電型層、前記第一導電型の材料および前記第一導電型層が、この順で、前記第１方向および該第１方向と直交する第２方向に並んで配置される。
【００３７】
これにより、分離部のノイズ抑制効果を向上させることができる。
また、好ましくは、前記第一導電型はＰ型であり、前記第二導電型はＮ型であり、前記第一導電型の材料と前記第二導電型層とは接合するように形成され、前記第一導電型の材料と前記第二導電型層との接合部であるＰＮ接合部には、逆バイアスが印加される。
【００３８】
これにより、ＰＮ接合部周辺には、空乏層が形成され、デジタル回路から半導体回路へのノイズ伝播を抑制することができる。
【００３９】
また、好ましくは、前記第一導電型の材料の抵抗は、１００Ωｃｍ以上である。
また、好ましくは、前記半導体基板中の酸素濃度は、１．０×１０18ｃｍ-3以上である。
【００４０】
また、好ましくは、前記半導体基板中の酸素濃度は、１．７×１０18ｃｍ-3以下である。
【００４１】
また、好ましくは、前記半導体回路は、ＲＦ（Radio Frequency）回路またはアナログ回路である。
【００４２】
また、好ましくは、前記半導体回路は、ＲＦ（Radio Frequency）回路およびアナログ回路の少なくとも一方を含む回路である。
【発明の効果】
【００４３】
本発明により、半導体基板の特性が変化しても、デジタル回路から他の回路へのノイズ伝播を安定して抑制することができる。
【図面の簡単な説明】
【００４４】
【図１】第１の実施の形態に係る半導体装置の構造を示す図である。
【図２】分離部の拡大図である。
【図３】分離部付近の断面図である。
【図４】半導体装置の製造方法を説明するための断面図である。
【図５】分離部に形成される空乏層を説明するための図である。
【図６】酸素ドナー生成量に対するノイズ進入レベルの関係を示す図である。
【図７】ノイズ進入レベルの周波数依存性を示す図である。
【図８】分離部の構成の一例を示す図である。
【図９】分離部の構成の一例を示す図である。
【図１０】第１の実施の形態の変形例に係る分離部の平面図である。
【図１１】分離部の構成の一例を示す図である。
【図１２】従来の半導体装置の構成の一例を示す図である。
【図１３】ノイズ進入レベルの周波数依存性を示す図である。
【図１４】酸素ドナー生成量に対するノイズ進入レベルの関係を示す図である。
【発明を実施するための形態】
【００４５】
以下、図面を参照しつつ、本発明の実施の形態について説明する。
【００４６】
＜第１の実施の形態＞
本発明の第１の実施の形態に係る半導体装置には、デジタル回路と半導体回路とが混載される。当該半導体装置は、第一導電型の材料により形成された半導体基板を備え、前記デジタル回路と半導体回路とは、前記半導体基板において第１方向に並ぶように形成され、前記半導体基板に形成される前記デジタル回路と前記半導体回路との間には、前記デジタル回路と前記半導体回路とを分離するように、分離部が形成され、前記分離部には、第一導電型の層である第一導電型層および第二導電型の層である第二導電型層の各々が１以上形成され、前記分離部には、前記第二導電型層、前記第一導電型の材料および前記第一導電型層が、この順で、前記第１方向に並んで配置されることを特徴とする。
【００４７】
図１は、第１の実施の形態に係る半導体装置１０００の構造を示す図である。
図１（ａ）は、半導体装置１０００の平面図である。図１（ａ）において、Ｙ方向とＸ方向とは直交する。
【００４８】
図１（ｂ）は、半導体装置１０００の断面図である。具体的には、図１（ｂ）は、図１（ａ）のＸ１−Ｘ１’線に沿った半導体装置１０００の断面図である。
【００４９】
半導体装置１０００は、半導体基板１０を備える。半導体基板１０は、Ｐ型のシリコン１１により形成された基板である。すなわち、シリコン１１の導電型（伝導型）は、Ｐ型である。シリコン１１は、Ｐ−シリコンである。すなわち、半導体基板１０は、第一導電型（Ｐ型）の材料により形成された基板である。
【００５０】
シリコン１１は、高抵抗なシリコンである。すなわち、すなわち、シリコン１１により形成される半導体基板１０は、高抵抗なＰ型の基板である。
【００５１】
第一導電型の材料としてのシリコン１１の抵抗は、１００Ωｃｍ以上である。すなわち、シリコン１１により形成される半導体基板１０の抵抗は、１００Ωｃｍ以上である。
【００５２】
ここで、シリコン１１の抵抗は、例えば、５００Ωｃｍである。すなわち、シリコン１１により形成される半導体基板１０の抵抗は、５００Ωｃｍである。
【００５３】
また、シリコン１１により形成される半導体基板１０中の酸素濃度は、当該半導体基板１０の機械的強度を確保するという観点から１．０×１０18ｃｍ-3以上であることが好ましい。そのため、半導体基板１０中の酸素濃度は、１．０×１０18ｃｍ-3以上である。ここで、半導体基板１０中の酸素濃度は、例えば、１．３×１０18ｃｍ-3である。
【００５４】
なお、半導体基板１０の上部には、図示しない絶縁膜層５０が形成されるが、図１（ａ）では、半導体基板１０の表面の状態を示すために、絶縁膜層５０は示していない。
【００５５】
半導体基板１０の表面近傍には、第一Ｎウエル２１および第二Ｎウエル２２が独立して形成される。すなわち、半導体基板１０には、第二導電型（Ｎ型）の第一ウエルおよび第二ウエルが独立して形成される。
【００５６】
第一Ｎウエル２１内には、デジタル回路４１が形成される。以下においては、デジタル回路４１が形成される領域を、デジタル回路領域という。
【００５７】
第二Ｎウエル２２内には、半導体回路４２が形成される。半導体回路は、ＲＦ（Radio Frequency）回路またはアナログ回路である。
【００５８】
デジタル回路４１と半導体回路４２とは、半導体基板１０において第１方向としてのＸ方向に並ぶように形成される。
【００５９】
なお、半導体回路４２は、ＲＦ回路およびアナログ回路の両方を含む回路であってもよい。また、半導体回路４２は、ＲＦ回路またはアナログ回路を含む回路であってもよい。すなわち、半導体回路４２は、ＲＦ回路およびアナログ回路の少なくとも一方を含む回路である。以下においては、半導体回路４２が形成される領域を、半導体回路領域という。
【００６０】
第一Ｎウエル２１と、第二Ｎウエル２２との間には、第一Ｎウエル２１と第二Ｎウエル２２とを分離するように、ノイズ分離領域としての分離部３０が形成される。すなわち、半導体基板１０に形成されるデジタル回路４１と半導体回路４２との間には、デジタル回路４１と半導体回路４２とを分離するように、分離部３０が形成される。
【００６１】
分離部３０は、Ｐ−シリコン層としてのシリコン１１と、複数のＮ＋層３Ｎと、複数のＰ＋層３Ｐとから構成される。なお、図１（ａ）には、図の簡略化のために、３つのＮ＋層３Ｎと、２つのＰ＋層３Ｐが示されるが、Ｎ＋層３ＮおよびＰ＋層３Ｐの各々の数は、これに限定されない。
【００６２】
Ｐ＋層３Ｐは、半導体基板１０に、Ｐ型不純物がドーピングされることにより形成された層である。Ｐ＋層３Ｐは、第一導電型（Ｐ型）の層（以下、第一導電型層ともいう）である。
【００６３】
Ｎ＋層３Ｎは、半導体基板１０に、Ｎ型不純物がドーピングされることにより形成された層である。Ｎ＋層３Ｎは、第二導電型（Ｎ型）の層（以下、第二導電型層ともいう）である。
【００６４】
すなわち、分離部３０には、第一導電型層および第二導電型層の各々が１以上形成される。
【００６５】
Ｘ方向において、Ｎ＋層３Ｎと、Ｐ＋層３Ｐとは交互に配置される。各Ｎ＋層３Ｎは、Ｐ型のシリコン１１と接するように形成される。また、各Ｐ＋層３Ｐは、Ｐ型のシリコン１１と接するように形成される。
【００６６】
具体的には、分離部３０には、第二導電型層（Ｎ＋層３Ｎ）、第一導電型の材料（シリコン１１）および第一導電型層（Ｐ＋層３Ｐ）が、この順で、第１方向（Ｘ方向）に並んで配置される。
【００６７】
また、Ｎ＋層３ＮおよびＰ＋層３Ｐの各々は、Ｙ方向に沿って延在する。すなわち、第一導電型層および第二導電型層の各々は、第１方向と直交する第２方向（Ｙ方向）に沿って延在する。
【００６８】
すなわち、分離部３０には、Ｎ＋層３ＮおよびＰ＋層３Ｐが縞状に形成される。
図２は、分離部３０の拡大図である。
【００６９】
図２を参照して、Ｎ＋層３ＮおよびＰ＋層３Ｐの各々には、コンタクト部Ｃ４０が設けられる。
【００７０】
前述したように、各Ｎ＋層３Ｎおよび各Ｐ＋層３Ｐは、Ｐ型のシリコン１１と接するように形成される。
【００７１】
すなわち、第一導電型の材料としてのシリコン１１と第二導電型層としてのＮ＋層３Ｎとは接合するように形成される。シリコン１１と、Ｎ＋層３Ｎとによりダイオードが形成される。第一導電型の材料としてのシリコン１１と第二導電型層としてのＮ＋層３Ｎとの接合部であるＰＮ接合部には、図示しない電源回路等により、逆バイアスが印加される。これにより、当該ＰＮ接合部の周辺には空乏層が形成される。
【００７２】
また、シリコン１１の導電型が、後述のようにＰ型からＮ型に変化した場合であっても、Ｎ型のシリコン１１とＰ＋層３Ｐとの接合部であるＰＮ接合部の周辺に空乏層が形成されるように、当該ＰＮ接合部に、図示しない電源回路等により、逆バイアスが印加される。すなわち、シリコン１１の導電型がＮ型である場合において、シリコン１１とＰ＋層３Ｐとの接合部であるＰＮ接合部に逆バイアスが加わるように、シリコン１１およびＰ＋層３Ｐには、図示しない電源回路等により電圧が印加される。
【００７３】
これにより、シリコン１１の導電型が、後述のようにＰ型からＮ型に変化した場合であっても、シリコン１１とＰ＋層３Ｐとの接合部であるＰＮ接合部の周辺に空乏層が形成される。
【００７４】
図３は、分離部３０付近の断面図である。図３（ａ）は、図２のＸ２−Ｘ２’線に沿った分離部３０付近の断面図である。図３（ｂ）は、図２のＹ１−Ｙ１’線に沿った分離部３０付近の断面図である。
【００７５】
分離部３０の上部、すなわち、半導体基板１０の上部には、絶縁膜層５０が形成される。また、Ｎ＋層３ＮおよびＰ＋層３Ｐの各々における、不純物濃のピーク濃度、Ｘ方向の幅、深さ（Ｚ方向の厚み）は、例えば、以下のように設定される。
【００７６】
＜Ｎ＋層３Ｎ＞
ピーク濃度：１．０×１０19ｃｍ-3、幅ｄ１：０．２μｍ、深さ（厚み）：１．０μｍ
＜Ｐ＋層３Ｐ＞
ピーク濃度：１．０×１０19ｃｍ-3、幅ｄ２：０．２μｍ、深さ（厚み）：１．０μｍ
【００７７】
また、分離部３０におけるシリコン１１（Ｐ−シリコン層）のＸ方向の幅ｄ３は、例えば、５．０μｍである。
【００７８】
なお、Ｎ＋層３Ｎ（第一導電型層）およびＰ＋層３Ｐ（第二導電型層）の各々の厚みは、第二ウエル２２の厚みより大きい。
【００７９】
ここで示した一例の構造において、シリコン１１とＮ＋層３Ｎとの接合部であるＰＮ接合部には、逆バイアス（例えば、３Ｖ程度の電圧）が印加される。これにより、シリコン１１中の分離部３０に空乏層を形成することができる。
【００８０】
（半導体装置の製造方法）
次に、第１の実施の形態に係る半導体装置１０００の製造方法について説明する。
【００８１】
図４は、半導体装置１０００の製造方法を説明するための断面図である。
なお、以下で説明する各工程は周知のプロセス技術を用いて実施できるため、プロセス条件などの詳細な説明は適宜省略する。また、以下で示す材料およびプロセスは１つの典型例であって、本発明の半導体装置１０００およびその製造方法を限定するものではない。適性が知られている他の材料およびプロセスを代用した場合も本発明に含まれる。
【００８２】
まず、図４（ａ）に示されるように、半導体基板１０（シリコン１１）上にレジストＲＧ１がパターニングされる。
【００８３】
そして、リンなどのイオン注入により、第一Ｎウエル２１および第二Ｎウエル２２を形成するための領域に、Ｎ型不純物がドーピングされる。これにより、図４（ｂ）に示される第一Ｎウエル２１および第二Ｎウエル２２が形成される。
【００８４】
次に、アッシングおよび洗浄によりレジストＲＧ１が除去される。そして、図４（ｂ）に示されるように、新たにレジストＲＧ２がパターニングされる。
【００８５】
そして、リンなどのイオン注入により、Ｎ＋層３Ｎを形成するための領域にＮ型不純物がドーピングされる。これにより、図４（ｃ）に示されるＮ＋層３Ｎが形成される。
【００８６】
次に、アッシングおよび洗浄により、レジストＲＧ２が除去される。そして、図４（ｃ）に示されるように、新たにレジストＲＧ３がパターニングされる。
【００８７】
そして、ボロンなどのイオン注入により、Ｐ＋層３Ｐを形成するための領域にＰ型不純物がドーピングされる。これにより、図４（ｄ）に示されるＰ＋層３Ｐが形成される。その結果、分離部３０が形成される。
【００８８】
次に、アッシングおよび洗浄によりレジストＲＧ３が除去される。
そして、温度が１０００℃、時間が１５ｓｅｃ程度という条件によるＲＴＡ（Rapid Thermal Annealing）処理が行われることにより不純物の活性化が行われる。
【００８９】
次に、図４（ｅ）に示されるように、第一Ｎウエル２１内にデジタル回路４１（デジタル回路領域）が形成される。また、第二Ｎウエル２２内に半導体回路４２（半導体回路領域）が形成される。
【００９０】
その後、リソグラフィー、ドライエッチ、成膜技術により配線層（絶縁膜層５０）を形成することにより、デジタル回路４１と半導体回路４２とが混載された半導体装置１０００が形成される。
【００９１】
次に、本実施の形態に係る半導体装置１０００において、分離部３０においてＮ＋層３Ｎ、シリコン１１およびＰ＋層３Ｐが、この順で、Ｘ方向に並んで配置されること、および、ＰＮ接合部に逆バイアスが印加されることにより得られる効果について説明する。
【００９２】
図５は、分離部３０に形成される空乏層を説明するための図である。
まず、図５（ａ）のように、酸素ドナーの生成量が少なく、シリコン１１の導電型（伝導型）がＰ型を維持している場合に、前述したように分離部３０内のＰＮ接合部に逆バイアスが印加されることにより、空乏層６０が形成される（図５（ｂ）参照）。
【００９３】
空乏層６０は、少なくとも分離部３０を含む部分に形成される。空乏層６０は、第一Ｎウエル２１と第二Ｎウエル２２とを分離するように形成される。すなわち、空乏層６０は、デジタル回路４１と半導体回路４２とを分離するように形成される。
【００９４】
つまり、空乏層６０がデジタル回路で発生したノイズ（デジタルノイズ）が半導体回路４２へ伝播する経路を遮断することにより、ノイズ伝播の大きな抑制効果を得ることができる。
【００９５】
次に、半導体装置１０００の製造プロセス中の熱処理によって酸素ドナー生成量が増加し、シリコン１１の導電型（伝導型）が、Ｐ型からＮ型に反転（変化）した場合について説明する。
【００９６】
なお、製造プロセス中の熱処理に限定されず、製造後の半導体装置１０００のシリコン１１（半導体基板１０）に対し、例えば、高熱が加わることにより、シリコン１１の導電型（伝導型）が、Ｐ型からＮ型に反転（変化）する可能性もある。
【００９７】
この場合、図５（ａ）のＰ型のシリコン１１は、図５（ｃ）のＮ型のシリコン１１Ｎに変化する。
【００９８】
図５（ｃ）は、シリコンの導電型（伝導型）が、Ｐ型からＮ型に反転（変化）した状態を示す図である。
【００９９】
図５（ｃ）の構成においても、Ｐ＋層３ＰとＮ型のシリコン１１Ｎとの接合部であるＰＮ接合部に逆バイアスが印加されることにより、図５（ｄ）のように、空乏層６０Ｎが形成される。
【０１００】
すなわち、本実施の形態に係る半導体装置１０００は、空乏層６０Ｎが形成されることにより、半導体基板１０（シリコン１１）の特性が変化しても、デジタル回路４１から、他の回路としての半導体回路４２へのノイズ伝播を安定して抑制することができる。
【０１０１】
図６は、酸素ドナー生成量に対するノイズ進入レベルの関係を示す図である。
ノイズ進入レベルとは、半導体回路４２へ進入する、デジタル回路４１が発生したノイズ（デジタルノイズ）の大きさである。ドナー生成量とは、酸素ドナーの生成量である。
【０１０２】
図６において、特性線Ｌ１０は、従来の半導体装置６００の特性を示す線である。特性線Ｌ１１は、本実施の形態に係る半導体装置１０００の特性を示す線である。また、領域Ｒ１０は、半導体基板を構成するシリコンの導電型（伝導型）が、Ｐ型からＮ型に反転する領域である。なお、特性線Ｌ１０Ｊについては後述する。
【０１０３】
図６に示されるように、酸素ドナー生成量が増加した結果、半導体基板を構成するシリコンの導電型（伝導型）が、Ｐ型からＮ型に変化した場合でも、本実施の形態に係る半導体装置１０００は、従来の半導体装置６００の特性のように、ノイズの増加は生じず、高いノイズ伝播抑制効果を維持し続けることができる。
【０１０４】
すなわち、本実施の形態によれば、酸素ドナーの生成により、半導体基板１０の抵抗が変動しても、ノイズ伝播の抑制効果が高く、ばらつきが少ない半導体装置１０００を実現することができる。
【０１０５】
特に、酸素ドナーの生成は、デバイス製造プロセス中の熱処理温度のばらつき、基板中の酸素のばらつきに敏感なため、制御が困難であり、ウエハ面内、ウエハ間、ロット間で大きくばらつく。
【０１０６】
しかしながら、本実施の形態では、酸素ドナーの生成量の増加によるノイズ伝播抑制効果の変動を抑えることができる。その結果、ウエハ面内、ウエハ間、ロット間でノイズ伝播抑制効果が高く、ばらつきの少ない半導体装置を実現することができる。
【０１０７】
また、同時に基板中の酸素濃度を適正に設定することにより、高いノイズ伝播抑制効果と基板の機械的強度とを両立することができる。
【０１０８】
図７は、ノイズ進入レベルの周波数依存性を示す図である。
具体的には、図７は、半導体基板１０の抵抗を、０．０１Ωｃｍから５００Ωｃｍまで変化させるシミュレーションにより得られた、周波数に対するノイズ進入レベルを示す図である。
【０１０９】
特性線Ｌ２０は、半導体基板１０の抵抗が０．０１Ωｃｍである場合の特性を示す。特性線Ｌ２１は、半導体基板１０の抵抗が１０Ωｃｍである場合の特性を示す。特性線Ｌ２２は、半導体基板１０の抵抗が５００Ωｃｍである場合の特性を示す。なお、半導体基板１０の抵抗が５００Ωｃｍである場合は、酸素ドナーによる影響がないと仮定している。
【０１１０】
特性線Ｌ２３は、半導体基板１０の抵抗が５００Ωｃｍであり、かつ、半導体基板１０に分離部３０が形成されている場合の特性を示す。すなわち、特性線Ｌ２３は、本実施の形態に係る半導体装置１０００の特性を示す。
【０１１１】
図７に示されるように、本実施の形態に係る半導体装置１０００は、半導体基板の高抵抗化と空乏層形成との相乗効果により、ノイズ伝播の高い抑制効果を得ることができる。
【０１１２】
本実施の形態では、分離部３０において、Ｎ＋層３Ｎ、Ｐ型のシリコン１１およびＰ＋層３Ｐが、この順で、Ｘ方向に並んで配置される構造としている。そのため、シリコン１１の導電型（伝導型）が、Ｐ型からＮ型に反転（変化）した場合でも、安定して空乏層を形成することができる。その結果、より高いノイズ伝播抑制効果を維持できる。
【０１１３】
しかしながら、分離部３０において、仮に、Ｐ＋層３Ｐが設けられず、Ｎ＋層、Ｐ型のシリコン１１が、この順で、Ｘ方向に並んで配置される構造とした場合は、本実施の形態のような効果を得ることはできない。すなわち、分離部３０のＸ方向において、Ｎ＋層と、Ｐ型のシリコンが交互に配置される構造（以下、構造Ｊ１という）では、本実施の形態のような効果を得ることはできない。
【０１１４】
構造Ｊ１における、酸素ドナー生成量に対するノイズ進入レベルの特性は、図６の特性線Ｌ１０Ｊに示される特性である。
【０１１５】
特性線Ｌ１０Ｊに示されるように、構造Ｊ１では、酸素ドナー生成量がある一定値を越えた（導電型が反転した）途端に、急激にノイズ伝播抑制効果が低下してしまう。すなわち、構造Ｊ１では、本実施の形態のような効果を得ることができない。
【０１１６】
これは、シリコン１１の導電型（伝導型）が、Ｐ型からＮ型に反転（変化）した場合、分離部３０内の全領域の導電型がＮ型となってしまうため、空乏層を形成することができないためである。
【０１１７】
本実施の形態では、Ｎ＋層３ＮおよびＰ＋層３Ｐの各々の深さ（厚み）は、一例として、１．０μｍとしたが、これに限定されない。Ｎ＋層３ＮおよびＰ＋層３Ｐの各々の深さ（厚み）は、ノイズ伝播の影響を受けやすい半導体回路４２が形成される第二Ｎウエル２２の深さ（厚み）を考慮して設定することが望ましい。具体的には、Ｎ＋層３ＮおよびＰ＋層３Ｐの各々の深さ（厚み）は、半導体回路４２が形成される第二Ｎウエル２２の深さ（厚み）より深くなるように設定されることが望ましい。
【０１１８】
前述したように、Ｎ＋層３Ｎ（第一導電型層）およびＰ＋層３Ｐ（第二導電型層）の各々の厚みは、第二ウエル２２の厚みより大きい。
【０１１９】
一般に、微細Ｓｉ−ＣＭＯＳプロセスでは、０．５μｍ程度の深さ（厚み）のウエル層が用いられる。そのため、この深さ（厚み）と同等以上であれば、ノイズ伝播を効果的に抑制することができる。
【０１２０】
また、ここでは、ノイズ分離領域としての分離部３０が、デジタル回路４１と半導体回路４２との間に直線状に形成される例を説明したがこれに限定されない。例えば、図８に示されるように、分離部３０において、Ｎ＋層３ＮおよびＰ＋層３Ｐの各々が櫛型に形成されても、本実施の形態と同様な効果が得られる。
【０１２１】
特に、ＲＦアナログ混載システムＬＳＩでは、チップの大部分を、大規模デジタル回路が占めるため、半導体回路４２はノイズの影響を受けやすい。
【０１２２】
そのため、例えば、図９に示されるように、Ｐ＋層３ＰおよびＮ＋層３Ｎの各々は、半導体回路４２が形成される第二Ｎウエル２２の周囲を囲むように形成されてもよい。
【０１２３】
すなわち、第一導電型層（Ｐ＋層３Ｐ）および第二導電型層（Ｎ＋層３Ｎ）の各々は、第二ウエル２２を囲むように形成される。つまり、第一導電型層（Ｐ＋層３Ｐ）および第二導電型層（Ｎ＋層３Ｎ）の各々は、半導体回路４２を囲むように形成される。
【０１２４】
この構成により、デジタル回路が発生したノイズ（デジタルノイズ）が半導体回路４２へ伝播するノイズ伝播を、図１（ａ）の構成よりもさらに抑制することができる。
【０１２５】
本実施の形態に係る半導体装置１０００によれば、半導体基板１０の機械的強度を低下させることなく、半導体基板１０中の酸素濃度に起因する半導体基板１０の抵抗の変動や導電型反転の影響を受けないようにすることができる。その結果、製造ばらつきが小さく、かつ高いノイズ伝播抑制効果を得ることができる。
【０１２６】
＜第１の実施の形態の変形例＞
なお、第１の実施の形態の分離部３０は、以下の分離部３０Ａの構造を有していてもよい。
【０１２７】
図１０は、第１の実施の形態の変形例に係る分離部３０Ａの平面図である。なお、分離部３０Ａの断面図は、図１（ｂ）の分離部３０の断面図と同様である。
【０１２８】
図１０に示すように、分離部３０Ａには、複数のＮ＋層３ＮおよびＰ＋層３Ｐが行列状に配置される。
【０１２９】
具体的には、分離部３０Ａには、第二導電型層（Ｎ＋層３Ｎ）、第一導電型の材料（シリコン１１）および第一導電型層（Ｐ＋層３Ｐ）が、この順で、第１方向（Ｘ方向）に並んで配置される。
【０１３０】
また、分離部３０Ａには、第二導電型層（Ｎ＋層３Ｎ）、第一導電型の材料（シリコン１１）および第一導電型層（Ｐ＋層３Ｐ）が、この順で、第２方向（Ｙ方向）に並んで配置される。
【０１３１】
分離部３０Ａに配置される複数のＮ＋層３Ｎの各々には、コンタクト部Ｃ４０が設けられる。また、分離部３０Ａに配置される複数のＰ＋層３Ｐの各々には、コンタクト部Ｃ４０が設けられる。
【０１３２】
また、第１の実施の形態と同様、第一導電型の材料としてのシリコン１１と第二導電型層としてのＮ＋層３Ｎとの接合部であるＰＮ接合部には、図示しない電源回路等により、逆バイアスが印加される。これにより、分離部３０Ａには、第１の実施の形態の分離部３０と同様に、空乏層が形成される。
【０１３３】
また、Ｎ＋層３ＮのＹ方向（Ｘ方向）の幅ｄ１１は、０．２μｍである。また、Ｐ＋層３ＰのＹ方向（Ｘ方向）の幅ｄ１２は、０．２μｍである。
【０１３４】
なお、Ｎ＋層３ＮおよびＰ＋層３Ｐの各々における、不純物濃のピーク濃度、深さ（Ｚ方向の厚み）は、第１の実施の形態と同じである。
【０１３５】
また、分離部３０Ａにおける、隣あうＮ＋層３ＮおよびＰ＋層３Ｐの間のシリコン１１（Ｐ−シリコン層）のＹ方向（Ｘ方向）の幅ｄ１３は、例えば、５．０μｍである。
【０１３６】
ここで示した一例の構造では、シリコン１１とＮ＋層３Ｎとの接合部であるＰＮ接合部には、逆バイアス（例えば、３Ｖ程度の電圧）が印加される。これにより、第１の実施の形態と同様に、シリコン１１中の分離部３０Ａに空乏層を形成することができる。
【０１３７】
第１の実施の形態の分離部３０のように、Ｎ＋層３Ｎ、シリコン１１およびＰ＋層３Ｐが配置された場合、空乏層が伸びる方向は２方向である。当該２方向は、Ｘ方向に平行な２つの方向である。
【０１３８】
しかしながら、第１の実施の形態の変形例に係る分離部３０Ａでは、空乏層が伸びる方向は４方向である。すなわち、Ｎ＋層３ＮまたはＰ＋層３Ｐから、四方に空乏層を伸ばすことができる。
【０１３９】
そのため、分離部３０Ａに占める高濃度な（低抵抗な）Ｎ＋層３ＮおよびＰ＋層３Ｐの面積を、分離部３０よりも小さくしつつ、第１の実施の形態と同等の空乏層を形成することができる。
【０１４０】
すなわち、分離部３０Ａを利用した半導体装置の小型化を実現することができる。
このため、第１の実施の形態の変形例に係る分離部３０Ａを利用した半導体装置は、酸素ドナー生成による不具合に対して、第１の実施の形態と同等以上の効果を発揮しつつ、第１の実施の形態よりも、さらに高いノイズ伝播抑制効果を実現することができる。
【０１４１】
また、分離部３０Ａは、図１１に示されるように、行列状に配置された複数のＮ＋層３ＮおよびＰ＋層３Ｐの周囲を、Ｎ＋層３１Ｎで囲むような構造を有していてもよい。この構造により、分離部３０Ａ中に、より安定して空乏化した領域を形成することができる。
【０１４２】
前述したように、Ｐ型のシリコン１１により形成される半導体基板１０の抵抗は、１００Ωｃｍ以上である。半導体基板１０の抵抗が１００Ωｃｍ以上であれば、酸素ドナーの影響を受けずに、空乏層と半導体基板１０の高抵抗化の相乗効果によりノイズ伝播抑制効果を向上させるという本発明の効果を、より発揮することができる。
【０１４３】
前述したように、半導体基板１０中の酸素濃度は、１．０×１０18ｃｍ-3以上である。
また、本発明により、酸素ドナーの影響を受けにくくすることが可能であるが、機械的強度が確保できれば酸素濃度は低い方が望ましい。そのため、半導体基板１０中の酸素濃度は、１．７×１０18ｃｍ-3以下であることが望ましい。
【０１４４】
すなわち、半導体基板１０中の酸素濃度は、１．０×１０18ｃｍ-3以上、１．７×１０18ｃｍ-3以下とされる。
【０１４５】
分離部３０Ａにおいて、高抵抗なシリコン１１の占める割合が増えるに伴いノイズ抑制効果を向上させることができる。そのため、シリコン１１のＸ方向（Ｙ方向）の幅ｄ１３は、逆バイアスが印加されることにより、空乏化が可能な範囲で大きい方が好ましい。
【０１４６】
また、第１の実施の形態の分離部３０においても、シリコン１１のＸ方向の幅ｄ３は、逆バイアスが印加されることにより、空乏化が可能な範囲で大きい方が好ましい。
【０１４７】
なお、本発明の実施の形態ではＰＮ接合部に逆バイアスが印加されとしたがこれに限定されない。すなわち、ＰＮ接合部に逆バイアスが印加されなくてもよい。
【０１４８】
本実施の形態における半導体基板１０が高抵抗である（不純物濃度が小さい）ため、半導体基板１０の基板抵抗（不純物濃度）と、Ｎ＋層３Ｎ、Ｐ＋層３Ｐおよびシリコン１１の濃度、幅を最適な値に設定することにより、ＰＮ接合部に逆バイアスが印加されていなくても十分大きな空乏層を形成することができ、ノイズ抑制効果を向上させることができる。
【０１４９】
システムＬＳＩの大規模化および高性能化に伴い、デジタル回路の動作周波数を高くする必要がある。デジタル回路の動作周波数が高くなるに従い発生するノイズの周波数も高くなり、その周波数は数ＧＨｚレベルに達しつつある。周波数が高くなればなるほど、表皮効果によりノイズが伝播する経路が基板表面に集中するため、本発明はより効果的である。
【０１５０】
本実施の形態におけるＮ＋層３ＮおよびＰ＋層３Ｐは、Ｐ型およびＮ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のウエル層と同時に形成することも可能である。この場合、工程追加することなく、本発明の効果を得ることができる。
【０１５１】
また、本発明はＳＴＩなど酸化膜分離と同時に用いても構わない。酸化膜分離と併用することでよりノイズ抑制向上の効果を発揮させることができる。
【０１５２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１５３】
本発明は、半導体基板の特性が変化しても、デジタル回路から他の回路へのノイズ伝播を安定して抑制可能な半導体装置として、利用することができる。
【符号の説明】
【０１５４】
Ｃ４０  コンタクト部
３Ｎ，３１Ｎ  Ｎ＋層
３Ｐ  Ｐ＋層
１０  半導体基板
１１  シリコン
２１  第一Ｎウエル
２２  第二Ｎウエル
３０，３０Ａ  分離部
４１  デジタル回路
４２  半導体回路
５０  絶縁膜層
６０，６０Ｎ  空乏層
１０００  半導体装置
【図１】
2012004255.tif 000003
【図２】
2012004255.tif 000004
【図３】
2012004255.tif 000005
【図４】
2012004255.tif 000006
【図５】
2012004255.tif 000007
【図６】
2012004255.tif 000008
【図７】
2012004255.tif 000009
【図８】
2012004255.tif 000010
【図９】
2012004255.tif 000011
【図１０】
2012004255.tif 000012
【図１１】
2012004255.tif 000013
【図１２】
2012004255.tif 000014
【図１３】
2012004255.tif 000015
【図１４】
2012004255.tif 000016