(57)【要約】【課題】誤リセット動作やメモリセルの破壊を防止して安定的な動作を可能にする不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、第１の配線と、第２の配線と、第１及び第２の配線の間に接続され可変抵抗素子を備えたメモリセルを配列してなるメモリセルアレイと、第１の配線及び第２の配線を介してメモリセルの動作に必要な電圧を印加する制御回路と、第１の配線に接続されメモリセルに流れる電流を所定の制限値に制限する電流制限回路と第２の配線に接続可能に構成されメモリセルに対する動作の種類に応じて第２の配線に流れる電流を抑制する電流抑制回路とを有する。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１の配線と、第２の配線と、前記第１及び第２の配線の間に接続され可変抵抗素子を備えたメモリセルを配列してなるメモリセルアレイと、
前記第１の配線及び前記第２の配線を介して前記メモリセルの動作に必要な電圧を印加する制御回路と、
前記第１の配線に接続され前記メモリセルに流れる電流を所定の制限値に制限する電流制限回路と
前記第２の配線に接続可能に構成され前記メモリセルに対する動作の種類に応じて前記第２の配線に流れる電流を抑制する電流抑制回路と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、１の前記第２の配線に接続される複数のメモリセルに対し同時に所定の動作を実行可能に構成された請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記電流抑制回路は、
接地端子と前記第２の配線とを電気的に接続し第１の抵抗値を有する第１の電流経路と、
接地端子と前記第２の配線とを電気的に接続し第２の抵抗値を有する第２の電流経路と、
前記第１の電流経路及び前記第２の電流経路を選択的に導通状態に切り替えるスイッチ回路と
を有することを特徴とする請求項１乃至２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２の配線と前記電流抑制回路との間に接続され、前記第２の配線が選択される場合に導通状態に切り替えられる転送トランジスタを備えたことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記第２の配線と所定の電圧を供給する電圧端子との間に接続され前記第２の配線が選択される場合に導通状態に切り替えられる転送トランジスタを備え、
前記電流抑制回路は、前記転送トランジスタのゲートに供給する電圧を制御することにより前記第２の配線に流れる電流を抑制するように構成された
ことを特徴とする請求項１乃至２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。
【０００３】
メモリセルに対するデータの書き込みは、いわゆるユニポーラ型素子においては、可変抵抗素子に所定のセット電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルＭＣに対するデータの消去は、いわゆるユニポーラ型素子においては、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時のセット電圧よりも低いリセット電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。
このような抵抗変化型メモリにおいてセット動作を行う場合に、セット動作の完了後は、完了前に比べてメモリセルを流れるセル電流が大幅に増加する。このような大きい電流が流れ続けると、低抵抗状態に一旦移行したメモリセルが再び誤って高抵抗状態に戻る事態が生じたり（誤リセット）、またはメモリセル自体が破壊されたりすることが起こり得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００５−５２２０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載の発明の実施の形態は、誤リセット動作やメモリセルの破壊を防止して安定的な動作を可能にする不揮発性半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００６】
一の実施の形態に係る不揮発性半導体記憶装置は、第１の配線と、第２の配線と、第１及び第２の配線の間に接続され可変抵抗素子を備えたメモリセルを配列してなるメモリセルアレイと、第１の配線及び第２の配線を介してメモリセルの動作に必要な電圧を印加する制御回路と、第１の配線に接続されメモリセルに流れる電流を所定の制限値に制限する電流制限回路と第２の配線に接続可能に構成されメモリセルに対する動作の種類に応じて第２の配線に流れる電流を抑制する電流抑制回路とを有する。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】メモリセルアレイ１の一部の斜視図である。
【図３】図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】メモリセルアレイ１の別の構成例を示す。
【図５】メモリセルアレイ１の別の構成例を示す。
【図６】メモリセルアレイ１及びその周辺回路の回路図である。
【図７】比較例に係る不揮発性半導体記憶装置の構成の一部を表す回路図である。
【図８】比較例に係る不揮発性半導体記憶装置の動作特性を説明する為の図である。
【図９】本発明の実施の形態に係る不揮発性半導体記憶装置の動作を説明する為の回路図である。
【図１０】本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１及びその周辺回路の回路図である。
【発明を実施するための形態】
【０００８】
［第１の実施の形態］
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。
【０００９】
また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１０】
データ入出力バッファ４は、外部のホスト９にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。
【００１１】
また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
【００１２】
ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホスト９からのコマンドをコマンド・インターフェイス６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００１３】
また、ステートマシン７によって電圧生成回路１０が制御される。この制御により、電圧生成回路１０は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
【００１４】
ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１５】
［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。なお、図２〜図４では、３本のワード線ＷＬ及び３本のビット選ＢＬのみが図示されているが、３本より大きい数のワード線ＷＬ及びビット線ＢＬが１つのメモリセルアレイ中に含まれてもよいことは言うまでもない。
【００１６】
［メモリセルＭＣ］
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲとダイオードＤＩの直列接続回路からなる。可変抵抗素子ＶＲは、例えば炭素（Ｃ）から構成することができる。その他、抵抗値が電圧の印加により遷移可能な物質を採用可能である。ダイオードＤＩは、図３に示すように、ｐ＋型層Ｄ１、ｎ−型層Ｄ２、及びｎ＋型層Ｄ３を備えたＰＩＮダイオードからなり、電極ＥＬ２とＥＬ３との間に挟まれるように形成されている。ここで、「＋」「−」の符号は、不純物濃度の大小を示している。
【００１７】
電極ＥＬ１〜ＥＬ３の電極の材料としては、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕＯ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ，  ＰｔＲｈＯｘ，Ｒｈ／ＴａＡｌＮ、Ｗ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００１８】
［メモリセルアレイの変形例］
また、図４に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図５は、図４のＩＩ−ＩＩ′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。
【００１９】
また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。
【００２０】
図６は、メモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、１層構造であるとして説明を進める。図６において、メモリセルＭＣを構成するダイオードＤＩのアノードはビット線ＢＬに接続され、カソードは可変抵抗素子ＶＲを介してワード線ＷＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＲの一端はロウ制御回路３の一部である選択回路３ａに接続されている。
【００２１】
選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、ドレイン側ドライブ線ＢＳＤにそれぞれ接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、接地端子に接続されている。なお、図示しないセンスアンプ回路、ドレイン側ドライブ線ＢＳＤ、選択回路２ａ及びビット線ＢＬは、寄生容量Ｃｐａｒａを有している。ドレイン側ドライブ線ＢＳＤは、電圧生成回路１０から動作に必要な電圧の供給を受ける。
【００２２】
トランジスタＱＰ１のドレイン，及びトランジスタＱＮ１のドレインは、ビット線ＢＬに接続され、ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。
【００２３】
また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０のソースは、後述する電流抑制回路３ｂを介して接地端子（接地電圧Ｖｓｓ）に接続されている。トランジスタＱＰ０，ＱＮ０の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号ＷＳｉがロウ制御回路３から供給されている。
【００２４】
なお、メモリセルアレイ１は、図６に示した回路とはダイオードＳＤの極性を逆にして（ワード線ＷＬからビット線ＢＬに向かう方向が順方向となるよう接続して）、ワード線ＷＬ側からビット線ＢＬ側に電流が流れるようにしても良い。
【００２５】
カラム制御回路２は、図６に示すような電流制限回路２ｂを備えている。この電流制限回路２ｂは、メモリセルＭＣに流れる電流Ｉｃｅｌｌが、上限値Ｉｃｏｍｐを超えないようにするための回路である。
電流制限回路２ｂは、一例として、ＰＭＯＳトランジスタＱＰ２及びＱＰ３からなる電流ミラー回路を備えている。ＰＭＯＳトランジスタＱＰ２はダイオード接続されると共に、そのソースは、カラム制御回路２に接続されて定電流Ｉｃｏｍｐを供給される。
また、ＰＭＯＳトランジスタＱＰ３のソースも、カラム制御回路２ｂから所定の定電圧を供給される。ＰＭＯＳトランジスタＱＰ３のゲートはＰＭＯＳトランジスタＱＰ２のゲートに接続されており、そのドレインはドレイン側ドライブ線ＢＳＤに接続されている。これにより、ビット線ＢＬ及びドレイン側ドライブ線ＢＳＤを介してメモリセルＭＣに流れる電流Ｉｃｅｌｌは、制限電流Ｉｃｏｍｐ以下に制限される。
【００２６】
また、この電流制限回路２ｂは、ＯＰアンプ（差動増幅回路）ＯＰ１を備えている。このＯＰアンプＯＰ１は、１つの入力端子をドレイン側ドライブ線ＢＳＤに接続され、他の入力端子は図示しない定電圧発生回路から参照電圧ＶＲＥＦを与えられている。ドレイン側ドライブ線ＢＳＤに流れる電流Ｉｃｅｌｌが増大した場合において、ＯＰアンプＯＰ１は、このドレイン側ドライブ線ＢＳＤの電圧と参照電圧ＶＲＥＦを差動増幅し、差動増幅信号ＯＵＴ１を出力する。
【００２７】
一方、ロウ制御回路３は、その一部に、ワード線ＷＬに流れる電流を抑制する電流抑制回路３ｂを備えている。この電流抑制回路３ｂは、抵抗素子１１（抵抗値Ｒｓ）、並びにスイッチＳｗ１及びＳｗ２を備えている。スイッチＳｗ１と抵抗素子１１は直列接続され、ノードＮ１と接地端子との間に第１の電流経路を形成している。一方、スイッチＳｗ２はノードＮ１と接地端子との間に接続され、それ単独でノードＮ１と接地端子との間に第２の電流経路を形成している。したがって、スイッチＳｗ１と抵抗素子１１とにより形成される第１の電流経路の抵抗値は、スイッチＳｗ２により形成される第２の電流経路よりも抵抗値よりも大きくされている。
【００２８】
セット動作時及びフォーミング動作時には、ロウ制御回路３により、スイッチＳｗ１が導通状態に切り替えられ、スイッチＳｗ２は非導通状態に切り替えられる。一方、リセット動作時及び読み出し動作時には、逆にスイッチＳｗ２が導通状態に切り替えられ、スイッチＳｗ１が非導通状態に切り替えられる。このように、スイッチＳｗ１及びＳｗ２は、メモリセルに対して実行される動作の種類に応じて、一方のみが選択的に導通状態にされ、他方は非導通状態とされる。これにより、セット動作時及びフォーミング動作時には、ワード線ＷＬを流れる電流が抑制される。
【００２９】
図６に示すように、第１の電流経路のみに抵抗素子１１を入れてもよいし、第１及び第２の電流経路の両方に抵抗素子を入れてもよい。その際、第１の電流経路に挿入される抵抗素子は、第２の電流経路に挿入される抵抗素子よりも大きい抵抗値を有していればよい。また、抵抗素子の代わりに、何らかの電気抵抗の変化を与える素子を挿入することも可能である。
【００３０】
［不揮発性半導体記憶装置の動作］
次に、本実施形態の不揮発性半導体記憶装置のセット動作を、比較例と対比して説明する。
【００３１】
比較例に係る不揮発性半導体記憶装置の回路構成を、図７に示す。比較例に係る不揮発性半導体記憶装置は、電流抑制回路３ｂを有していない点において本実施形態に係る半導体記憶装置と異なっている。尚、本実施の形態と同様の構成部分には同一符号を付し、説明を省略する。
【００３２】
図８は、比較例におけるセット動作時、リセット動作時のメモリセルＭＣの電流−電圧特性を示す図である。リセット動作は、低抵抗状態（セット状態）のメモリセルＭＣに対してリセット電圧ＶＲｅｓｅｔを印加することにより行われる。メモリセルＭＣがリセット状態（高抵抗状態）となると、メモリセルＭＣに流れる電流が急激に低下する。
【００３３】
同様に、セット動作は、高抵抗状態（セット状態）のメモリセルＭＣに対してセット電圧ＶＳｅｔを印加することにより行われる。メモリセルがセット状態（低抵抗状態）となった時、ビット線ＢＬとワード線ＷＬとの間には電圧ＶＳｅｔが印加されている。電圧ＶＳｅｔの大きさは電圧ＶＲｅｓｅｔと比較して大きい。従って、セット動作が完了した場合においては、メモリセルＭＣに流れる電流がＩＳｅｔからＩａに急激に増加する。この電流Ｉａを長時間流し続けることは、上述の誤リセット動作を生じさせる虞があり、場合によってはメモリセルＭＣに損傷を与える虞が生じる。
【００３４】
比較例に係る不揮発性半導体記憶装置は、この様な問題を解決する為に電流制限回路２ｂを有している。電流制限回路２ｂは上述した構成を有しているので、ビット線ＢＬからメモリセルＭＣに流れるセル電流Ｉｃｅｌｌを制限電流Ｉｃｏｍｐ以下に制限することができる。
【００３５】
しかしながら、ドライブ線ＢＳＤ及びビット線ＢＬには、寄生容量Ｃｐａｒａが存在する。寄生容量Ｃｐａｒａにはセット動作時に電荷が蓄積される。セット動作の完了が検知され、セット電圧Ｖｓｅｔの供給が止まると、寄生容量Ｃｐａｒａに蓄積された電荷もメモリセルＭＣ及びワード線ＷＬを介して放電される。
しかし、寄生容量Ｃｐａｒａが大きいと、ノードＡの電位が低下するタイミングが遅延する。これにより、セット電圧Ｖｓｅｔの供給が止まった後も、ノードＡの電位は長時間高電位のまま維持されてしまう。これにより、セット動作が完了して高抵抗状態から低抵抗状態に移行したメモリセルＭＣ（可変抵抗素子ＶＲ）が再び高抵抗状態に戻ってしまうことが起こり得る（誤リセット動作）。場合によっては、この高電圧によりメモリセルＭＣが破壊されてしまうことが生じ得る。
【００３６】
本実施例に係る不揮発性半導体記憶装置は、選択回路３ａのトランジスタＱＮ０のソース（ノードＢＳＥ）と接地端子との間に、電流抑制回路３ｂを有している。電流抑制回路３ｂは抵抗素子１１（抵抗値Ｒｓ）を有している。このため、セット動作終了時のセル電流Ｉｓｅｔの増加に伴い（増加分をΔＩとする）、ノードＢＳＥの電位は、ΔＩ×Ｒｓだけ上昇する。その結果、メモリセルＭＣに印加される電圧はＶＳｅｔからＶＳｅｔ−ΔＩ×Ｒｓまで減少し、メモリセルＭＣに流れる電流Ｉの急激な増加を抑制し、これにより誤リセット動作やメモリセルの破壊を抑制することが可能となる。
【００３７】
尚、抵抗素子Ｒｓの抵抗値は、ＶＳｅｔ／ＩＳｅｔからＶＲｅｓｅｔ／ＩＲｅｓｅｔの範囲内に決定される。
尚、ノードＢＳＥの電位は、寄生容量に蓄積された電荷の放電と共に徐々に低下する。従って、同一ワード線上の複数のメモリセルＭＣに対して同時にセット動作を行う場合には、メモリセルＭＣが一つセットされる毎にノードＢＳＥの電位が上昇と下降とを繰り返す形となる。
【００３８】
以上より、本実施形態においては、セット動作の終了時に発生するメモリセルＭＣの破損を防ぎ、安定して動作する不揮発性半導体記憶装置を提供することが可能となる。
【００３９】
なお、本実施の形態では、１つのワード線ＷＬに沿った複数個（ｎ個）のメモリセルＭＣに対し、同時にセット動作またはフォーミング動作を実行可能なようにカラム制御回路２及びロウ制御回路３を構成することもできる。
【００４０】
図９は、１つのワード線ＷＬに沿ったｎ個のメモリセルＭＣに対し、同時にセット動作を行う場合の様子を説明する為の回路図である。フォーミング動作が開始すると、電流制限回路２ｂから各選択メモリセルに、セル電流Ｉｓｅｔが供給される。従って、ワード線ＷＬ０には、電流ｎ・Ｉｓｅｔが供給される。ここで、ｉ番目のメモリセルＭＣｉ（０＜ｉ＜ｎ）のセット動作が完了したケースについて考える。
通常、このようにｎ個のメモリセルＭＣに同時にセット動作またはフォーミング動作を行う場合、ｎ個のメモリセルＭＣにおいてセット動作またはフォーミング動作が完了するタイミングは、ケースバイケースで異なる。
あるメモリセルＭＣｉのセット動作が完了することによりメモリセルＭＣｉの電流が増加すると、電流抑制回路３ｂの作用によりノードＢＳＥの電位が上昇する。このようなノードＢＳＥの電位の上昇は、メモリセルＭＣｉ以外の未だセット動作が完了していないメモリセルＭＣｊ（ｊ≠ｉ）おいては、セット動作に必要な電圧が印加されない状態を与えることになる。しかし、上昇したノードＢＳＥの電位は、メモリセルＭＣｉが接続されたビット線ＢＬのノードＡの電位が低下すれば、再び減少に転じる。従って、本実施の形態は、ｎ個のメモリセルＭＣに対し同時にセット動作又はフォーミング動作を実行するように構成された装置にも有効に作用する。
【００４１】
［第２の実施の形態］
次に、本発明の第２実施形態について、図１０を参照して説明する。本発明の第２実施形態に係る不揮発性半導体記憶装置は、基本的には第１実施形態に係る不揮発性半導体記憶装置と同様に構成されているが、電流抑制回路３ｂの構成が異なっている。尚、第１実施形態と同様に構成されている部分については、同一符号を付し、説明を省略する。
【００４２】
本実施形態に係る電流抑制回路３ｂ’は、ＮＭＯＳトランジスタＱＮｒ、及び電流源ＣＳを有している。ＮＭＯＳトランジスタＱＮｒは、ドレインに電流源ＣＳを接続され、定電流Ｉｓｅｔ×α・ｎを供給されている。また、トランジスタＱＮｒのソースは接地されている。ここで、ｎは、１本のワード線ＷＬにおいて同時にセット動作又はフォーミング動作がなされるメモリセルＭＣの数を示している。また、αは定数であり、例えば１．２〜１．５程度の値である。ＮＭＯＳトランジスタＱＮｒはダイオード接続されており、そのゲートはトランジスタＱＮ０、ＱＰ０のゲートに接続されている。尚、１本のワード線ＷＬに沿ったｎ個のメモリセルＭＣに対して同時にセット動作又はフォーミング動作を行う場合、ｎの値はセット動作の進行状況に応じて徐々に減少させる。例えばメモリセルＭＣ００、ＭＣ０１、及びＭＣ０２に対して同時にセット動作を行う場合、セット動作の対象となっているメモリセルＭＣの数ｎは３である。従って、セット動作が開始時に、電流源ＣＳから供給される電流ＩＣＳは、３αＩｓｅｔである。メモリセルＭＣ００のセット動作が完了した場合、セット動作の対象となっているメモリセルＭＣの数は３から２に減少する。従って、電流ＩＣＳは、２αＩｓｅｔに減少させる。同様に、メモリセルＭＣ０１のセット動作が完了した場合、電流ＩＣＳは、αＩｓｅｔに減少させる。
【００４３】
この第２の実施の形態によれば、１本のワード線ＷＬに沿ったｎ個のメモリセルＭＣに対して同時にセット動作又はフォーミング動作が実行される場合に、あるメモリセルＭＣにおいてセット動作又はフォーミング動作が完了すると、ワード線ＷＬの電圧は上昇する。しかし、トランジスタＱＮ０を流れる電流は、電流抑制回路３ｂ’の作用により、所定値以上には上昇しないように制限されている。これにより、ワード線ＷＬの電位は、あるメモリセルＭＣのセット動作又はフォーミング動作が完了すると一時的に上昇する。これにより、本実施形態においても、第１の実施形態と同様の効果を奏することができる。
【００４４】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４５】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ２ａ・・・選択回路、  ２ｂ・・・電流制限回路、  ３・・・ロウ制御回路、  ３ａ・・・選択回路、  ３ｂ・・・電流抑制回路、  ４・・・データ入出力バッファ、  ５・・・アドレスレジスタ、  ６・・・コマンド・インターフェイス、  ７・・・ステートマシン、  ９・・・電圧生成回路、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  ＤＩ・・・ダイオード、  ＥＬ・・・金属電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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