【事件の表示】
　平成　８年特許願第１１００８２号「Ｉ／Ｏキャッシュメモリ制御装置」拒絶査定に対する審判事件［平成　９年１０月２１日出願公開、特開平　９−２７４５８８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯ならびに本件発明の認定　
　
　本件審判請求に係る特許出願は、平成８年４月５日になされたものであって、平成１２年１０月３日付で拒絶査定の謄本の送達がなされ、これに対し、同年１１月２日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。
　
２．平成１２年１１月２日付の手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　
平成１２年１１月２日付の手続補正を却下する。
　
［理由］
　
（１）本件補正発明の認定
　
　本件補正により、本件審判請求に係る特許出願の特許請求の範囲の請求項１は、
　中央処理装置と、メインメモリと、Ｉ／Ｏキャッシュメモリを制御するＩ／Ｏキャッシュメモリ制御装置とがシステムバスを介して接続され、前記Ｉ／Ｏキャッシュメモリ制御装置がＩ／Ｏバスを介して入出力制御装置及び入出力装置に接続されてなる情報処理装置のＩ／Ｏキャッシュメモリ制御装置において、
　前記入出力制御装置からＩ／Ｏバスを介して転送されたライトアドレス、ブロック単位でのライトデータ、及び該ライトデータが有効であるかを示す情報を格納するライトバッファと、
　ブロック全体のデータを書き換えるか否かを検出する検出手段を有し、
　前記入出力制御装置からのライトアクセスにおいて、キャッシュミスが発生した際に、前記検出手段が前記ライトアクセスに係るライト命令の種別に基づき、ブロック全体を書き換えるか否かの判別を行い、ブロック全体のデータを書き換える場合には、前記メインメモリからのデータの読み出し処理を省略する、
ことを特徴とするＩ／Ｏキャッシュメモリ制御装置。
　
と補正された。
　
　ここで、本件補正発明の「ライトデータが有効であるかを示すライトバッファ」について、
　明細書段落００２１「ブロック単位でのライトデータおよびブロック内の各データが有効であるかどうかを示すビット（有効ビット）を格納する手段１３と、格納した有効ビットによってブロック全体のデータを書き換えるか否かを判別する手段１９とを有する」という記載、
　および明細書段落００４５から００４６「ライトバッファ１３内で該シングルライトデータを含むブロックのデータが全て有効になったかどうかを判別する。ブロックデータが全て有効になった場合、全てのデータを書き換える」という記載から見て、
　ライトデータが全て有効である場合、ブロック全体を書き換えてメインメモリからのデータの読み出し処理を省略することになるから、
　上記ライトバッファにおいて格納されている「ライトデータが有効であるかを示す」という情報は、「ブロック全体が書き換えられるかどうかを示す」を意味するものと認める。
　
　本件補正は、本件補正前の請求項１に記載された発明を特定するために必要な事項である、「検出手段が前記ライトデータがブロック全体で有効であるか否かに基づき」ブロック全体を書き換えるか否かの判別を行うという事項を、「検出手段が前記ライトアクセスに係るライト命令の種別に基づき」ブロック全体を書き換えるか否かの判別を行うと補正したものである。
　
　そして、当該補正は、「ライトアクセスに係るライト命令の種別がブロックライトを示していればライトデータはブロック全体で有効であり、ブロックライトでないことを示していればライトデータはブロック全体で有効ということにはならない」ことにかんがみ、ライトデータがブロック全体で有効であるか否かを判別することの１つの具体例である「ライトアクセスに係るライト命令の種別に基づき」判別すると補正するものであって、上位概念から下位概念への変更であるということができる。
　
　したがって、本件補正は特許法第１７条の２第４項第２号の「特許請求の範囲の減縮」を目的とするものに該当する。
　
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
　
（２）引用文献記載の発明の認定
　
　原査定の拒絶の理由に記載された、特開平６−８３７０３号公報（以下、引用文献１という）には以下のことが記載されている。
　
（ア）図２には、プロセッサ１２とシステムメモリ１とＩ／Ｏキャッシュメモリ９及びＩ／Ｏキャッシュメモリ９を制御するための機構（プロセッサ・バス・コントローラ１３、ハンドシェイク・コントローラ１４、Ｉ／Ｏバスコントローラ１１、マスク・ビット論理１６、マスク・ビット・レジスタ１７、読み取り／書き込み論理１８、オアゲート１９、アンドゲート２１）がシステムバスを介して接続されており、またＩ／Ｏキャッシュメモリ９とＩ／Ｏキャッシュメモリを制御するための機構がＩ／Ｏバスを介してＩ／Ｏ装置バス・マスタと接続されてなる情報処理装置が記載されている。
　
（イ）「本発明の良好な実施例に従うと、複数個のマスク・ビツトが作成され、６４バイト長のＩ／Ｏキヤツシユ・ラインの中のデータの特定のバイトに関連付けられる。マスク・ビツトは、Ｉ／Ｏバス・マスタとシステム・メモリとの間のデータ転送動作の順序を再順序付けするのに用いられる。（中略）事後要求メモリ・アクセス順序に従つて、キヤツシユ・ライン全体のＩ／Ｏデータが、Ｉ／Ｏ装置バス・マスタ８からＩ／Ｏキヤツシユ・メモリ９に転送される。
Ｉ／Ｏのキヤツシユ・ライン中のあるバイトに関連するマスク・ビツトは、キヤツシユ・ライン中の対応するバイトが転送動作中に書き込まれると、状態が変更される。複数のマスク・ビツトは、キヤツシユ・ラインのバイトのすべてが書き込まれたのか、または、キヤツシユ・ラインの一部分だけが書き込まれたのかを定義する。これらのマスク・ビツトの問い合わせは、ルーチン的には通常のキヤツシユ・ライン・ミスの後に続く。若し、キヤツシユ・ライン全体が書き込み動作の対象とされているならば、Ｉ／Ｏのキヤツシユ・ラインは、システム・メモリの読取り動作に介入することなく、次のキヤツシユ・ライン・ミスの時にシステム・メモリに書き込まれる。」（引用文献１第４頁右欄第４０行から第５頁左欄第１３行より抜粋）
　
（ウ）「図２において、Ｉ／Ｏキヤツシユ・メモリ９の中のデータに関連したマスク・ビツトの作成、記憶及び使用は、マスク・ビツト論理ブロツク１６と、マスク・ビツト・レジスタ１７と、読み取り／書き込み論理ブロツク１８と、ｎビツト幅のオア・ゲート１９と、ｎビツト幅のアンド・ゲート２１との組み合せで行なわれる。データ転送は、キヤツシユ・ライン幅の単位で行なわれる。マスク・ビツト論理ブロツク１６は、Ｉ／Ｏ装置バス・マスタ８によつて転送されたデータの書き込みアドレスをデコードし、マスク・ビツト・レジスタ１７について、バイトに関連したビツトを生成する。（中略）アンド・ゲート２１は、Ｉ／Ｏキヤツシユ・メモリ９のすべてのバイトがＩ／Ｏ装置のバス・マスタ８によつて変更されたことを判定する。ｎ個のマスク・ビツトすべてが影響を受けた場合には、システム・メモリ１からの読み取りサイクルは、省略され、そして、ＤＭＡ動作は、次のキヤツシユ・ライン・ミスの時に、Ｉ／Ｏキヤツシユ・メモリ９から、システム・メモリ１へのキヤツシユ・ライン幅の書き込み動作により終了する。その後直ちに、マスク・ビツトは元の状態に戻される。（中略）」（引用文献１第５頁左欄第３０行から同頁右欄第２行より抜粋）
　
　ここで、（ア）におけるＩ／Ｏキャッシュメモリを制御するための各要素からなる機構全体はＩ／Ｏキャッシュメモリ制御装置ということができる。
　また、（イ）（ウ）の記載から見て、マスク・ビットは、キャッシュ・ラインのバイトのすべてが書き換えられた、または、キャッシュ・ラインの一部分だけが書き換えられたのかを判定するために使用されるものであり、すべてのバイトが書き換えられた場合システムメモリからキャッシュメモリへの読み取りを省略するものである点で、本件補正発明のライトバッファと同様の機能を果たすものであると認める。
　
そして、これらの記載からみて、引用文献１記載の発明には、
　
プロセッサと、システムメモリと、Ｉ／Ｏキャッシュメモリを制御するＩ／Ｏキャッシュメモリ制御装置とがシステムバスを介して接続され、前記Ｉ／Ｏキャッシュメモリ制御装置がＩ／Ｏバスを介してＩ／Ｏ装置バス・マスタに接続されてなる情報処理装置のＩ／Ｏキャッシュメモリ制御装置において、
　キャッシュラインのデータがすべて書き換えられたかどうかを示す情報を格納するマスクビットと、
　ライン全体のデータを書き換えるか否かを検出するアンドゲートを有し、
　前記Ｉ／Ｏ装置バス・マスタからのライトアクセスにおいて、キャッシュミスが発生した際に、前記検出手段が前記ライトアクセスに係るライト命令の種別に基づき、ライン全体を書き換えるか否かの判別を行い、ライン全体のデータを書き換える場合には、前記システムメモリからのデータの読み出し処理を省略する、
ことを特徴とするＩ／Ｏキャッシュメモリ制御装置。
　
が記載されているものと認める。
　
（３）本件補正発明と引用文献記載の発明との対比　
　本件補正発明と引用文献１記載の発明とを対比すると、
　本件補正発明の「中央処理装置」「メインメモリ」「入出力制御装置及び入出力装置」「検出手段」はそれぞれ引用文献１記載の発明の「プロセッサ」「システムメモリ」「Ｉ／Ｏ装置バスマスタ」「アンドゲート」に相当し、本件補正発明の「ライトデータが有効であるかを示すライトバッファ」と引用文献１記載の発明の「キャッシュラインのデータがすべて書き換えられたかどうかを示す情報を格納するマスクビット」がそれぞれ対応する。
から、両者は、
　中央処理装置と、メインメモリと、Ｉ／Ｏキャッシュメモリを制御するＩ／Ｏキャッシュメモリ制御装置とがシステムバスを介して接続され、前記Ｉ／Ｏキャッシュメモリ制御装置がＩ／Ｏバスを介して入出力制御装置及び入出力装置に接続されてなる情報処理装置のＩ／Ｏキャッシュメモリ制御装置において、
　前記入出力制御装置からＩ／Ｏバスを介して転送されたライトデータが有効であるかを示す情報を格納する格納手段と、
　キャッシュのある領域全体のデータを書き換えるか否かを検出する検出手段を有し、
　前記入出力制御装置からのライトアクセスにおいて、キャッシュミスが発生した際に、前記検出手段が前記ライトアクセスに係るライト命令の種別に基づき、キャッシュのある領域全体を書き換えるか否かの判別を行い、キャッシュのある領域全体のデータを書き換える場合には、前記メインメモリからのデータの読み出し処理を省略する、
ことを特徴とするＩ／Ｏキャッシュメモリ制御装置。
　
の点で一致する。
　
一方、両者は、
（ａ）キャッシュのある領域全体を書き換える書き換え単位として本件補正発明はブロックであるのに対して、引用文献１記載の発明はキャッシュラインである点、
　
（ｂ）ライトデータが有効であるかを示す情報を格納する格納手段として、本件補正発明においてはライトアドレス、ブロック単位でのライトデータ、及びライトデータが有効であるかを示す情報を格納するライトバッファを備えるのに対して、引用文献１記載の発明においては、ライトアドレス、ブロック単位でのライトデータを保持する場所についての明示的記載はなく、ライトデータが有効であるかを示す情報はマスクビットに保持されている点、
　
（ｃ）本件補正発明がライト命令の種別に基づきブロック全体を書き換えるか否かの判別を行うのに対して、引用文献１記載の発明においては、マスクビットの状態によってライン全体を書き換えるか否かの判別を行う点
の３点で相違するものと認める。
　
（４）相違点の判断
　
　相違点（ａ）について、キャッシュの領域の書き換えの単位としてブロックもキャッシュラインもどちらも１つの単位である以上、引用文献１記載のマスクビットをキャッシュブロックのデータがすべて書き換えられたかどうかを示す情報を格納するように変更することは当業者にとって単なる設計変更にすぎない。
　
　相違点（ｂ）について、引用文献１記載のものにおいてもライトアドレス及びブロック単位でのライトデータはＩ／Ｏキャッシュ制御装置に何らかの形で保持されることは明らかであり、また、Ｉ／Ｏ装置からＩ／Ｏキャッシュメモリに書き込む場合にバッファを介して行うことも周知である（例えば特開平３−２２６８５０号公報、特に第１図）。
　そして、これらの情報とライトデータが有効であるかを示す情報をまとめて１つの場所で保持することは当業者が必要に応じてなし得る設計的事項にすぎないものである。
　
　相違点（ｃ）について、本件出願の明細書段落０００３に「従来、この種のＩ／Ｏキャッシュメモリ制御装置は、例えば特開昭６１−２３５９６０号公報に示されるように、キャッシュミス時のオーバーヘッドの軽減を目的として用いられている。上記特開昭６１−２３５９６０号公報には、キャッシュミス時のライト動作においては、キャッシュメモリから、主メモリに１ブロック分のデータを転送し、そのあと主メモリより当該ブロックのデータを読みとるというリプレース動作が行われていたが、ライト動作が連続的に行われる場合で、且つ１ブロック分のデータを全て書き換える場合には、上記リプレースの後半、即ち当該ブロックのキャッシュメモリへの転送は不要であることに着目し、キャッシュッメモリに対して書き込みを行う機器が上記の条件が成立している場合には、これを検出してキャシュメモリへ連絡し、この時キャッシュメモリは余分な主メモリからの読み取り動作を中止して直ちにライト動作を行うようにしたキャッシュメモリの制御方法が提案されている。」と記載されており、
　また、上記の特開昭６１−２３５９６０号の第５頁右上欄第２行から第１５行に「当該ライトアクセスが、１ブロック分引き続いて行われるライトアクセスのうちの１つであることを示すビットが１の場合には、ステップＳ２０へ進んで、現在のライトアクセスが当該ブロックの先頭アドレスへのアクセスかどうかをしらべる。（中略）このステップＳ２０の判定でＹＥＳであれば、今アクセスされるアドレスを先頭アドレスとするブロックはすべて書き換えられるのでこのブロックを主メモリより読み取る必要はない」とあるように、
　ブロック全体を書き換えるかどうかを判別する方法として、ライト動作が１ブロック分引き続いて行われるライトアクセスかどうか、すなわちライト命令の種別、を判断することにより判別することは周知技術に過ぎない。
　してみれば、引用文献１の「マスクビットの状態によって判断すること」により判別することに代えて上記周知技術を転用することで、「ライト命令の種別を判断すること」により判別することは当業者が必要に応じてなし得る設計変更にすぎない。
　
　したがって、本件補正発明は、引用文献１に記載された発明、及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（５）むすび
　
　以上のとおり、本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に違反するものであり、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下されるべきものである。
　
３．本件発明について
　
（１）本件発明の認定
　
　平成１２年１１月２日付の手続補正は上記のとおり却下されたので、本件出願の請求項１に係る発明（以下、「本件発明」という。）は、平成１０年１０月５日付手続補正書により補正された本件明細書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
　中央処理装置と、メインメモリと、Ｉ／Ｏキャッシュメモリを制御するＩ／Ｏキャッシュメモリ制御装置とがシステムバスを介して接続され、前記Ｉ／Ｏキャッシュメモリ制御装置がＩ／Ｏバスを介して入出力制御装置及び入出力装置に接続されてなる情報処理装置のＩ／Ｏキャッシュメモリ制御装置において、
　前記入出力制御装置からＩ／Ｏバスを介して転送されたライトアドレス、ブロック単位でのライトデータ、及び該ライトデータが有効であるかを示す情報を格納するライトバッファと、
　ブロック全体のデータを書き換えるか否かを検出する検出手段を有し、
　前記入出力制御装置からのライトアクセスにおいて、キャッシュミスが発生した際に、前記検出手段が前記ライトデータがブロック全体で有効であるか否かに基づき、ブロック全体を書き換えるか否かの判別を行い、ブロック全体のデータを書き換える場合には、前記メインメモリからのデータの読み出し処理を省略する、ことを特徴とするＩ／Ｏキャッシュメモリ制御装置。
　
（２）引用文献記載の発明の認定
　
　原査定の拒絶の理由に引用された引用文献、および、その記載事項は、前記「２．（２）」に記載したとおりである。
　
（３）本件発明と引用文献記載の発明との対比・判断
　
本件発明は、前記２．（１）で検討した本件補正発明から「検出手段」の構成を上位概念のまま、すなわち「検出手段が前記ライトデータがブロック全体で有効であるか否かに基づきブロック全体を書き換えるか否かの判別を行」うようにしたものである。
　そうすると、本件発明の発明特定事項を全て含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記「２．（４）」に記載したとおり、引用文献１記載の発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本件発明も、同様の理由により、引用文献１記載の発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
４．結び　
　以上のとおり、本件発明は、本件出願前に引用文献１記載の発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定に基づき特許を受けることができない。　
　
以上、結論の通り審決する。