(57)【要約】【課題】外部ベース層上のヴィアホールのエッチングにおいて外部ベース層、トレンチ分離領域（ＳＴＩ）を突き抜けてサブコレクタ領域までエッチングしてしまい、ベース・コレクタ間リーク不良が発生することを防止する。【解決手段】バイポーラトランジスタの外部ベース層２１ｂ上のコンタクトヴィア２５のエッチングでは、外部ベース層２１ｂのほかにコンタクトヴィア２５に対する保護膜２０があるため、エッチングマージンが向上する。そのため、外部ベース層上のコンタクトヴィア形成において外部ベース層又はトレンチ分離の突き抜けを起こすことなくバイポーラトランジスタを形成することができるため、コレクタ・ベース間リークを引き起こすことなく、高歩留なバイポーラトランジスタを形成することができる。【選択図】図１
2007165591.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の所定領域の上部に形成されコレクタ層として機能する第１の半導体層と、
前記第１の半導体層を前記所定領域とは別の領域から分離するトレンチ分離領域と、
前記第１の半導体層の上に形成される真性領域と、前記トレンチ分離領域の上に形成される外部領域とからなりベース層として機能する第２の半導体層と、
前記真性領域の上に形成されエミッタ層として機能する第３の半導体層と、
前記第３の半導体層が形成された状態の前記半導体基板の上に形成された誘電体膜と、
前記誘電体膜に形成され前記コレクタ層、外部領域のベース層、及びエミッタ層に達するコンタクトヴィアとを備え、
前記外部領域のベース層に達する前記コンタクトヴィアの下方に保護膜を有することを特徴とする半導体装置。
【請求項２】
前記保護膜は前記外部領域のベース層と前記トレンチ分離領域の間に配置される請求項１記載の半導体装置。
【請求項３】
前記保護膜は前記外部領域のベース層と前記コンタクトヴィアの間に配置される請求項１記載の半導体装置。
【請求項４】
前記保護膜はポリシリコンである請求項１，２または３記載の半導体装置。
【請求項５】
半導体基板の所定領域の上部に形成されコレクタ層として機能する第１の半導体層と、
前記第１の半導体層を前記所定領域とは別の領域から分離する位置とその内側に形成されたトレンチ分離領域と、
前記第１の半導体層の上に形成される真性領域と、前記内側のトレンチ分離領域の上に形成される外部領域とからなりベース層として機能する第２の半導体層と、
前記真性領域の上に形成されエミッタ層として機能する第３の半導体層と、
前記第３の半導体層が形成された状態の前記半導体基板の上に形成された誘電体膜と、
前記誘電体膜に形成され前記コレクタ層、外部領域のベース層、及びエミッタ層に達するコンタクトヴィアとを備え、
前記外部領域のベース層上のコンタクトヴィアの下方に形成された前記内側のトレンチ分離領域はディープトレンチ分離構造を有することを特徴とする半導体装置。
【請求項６】
前記ディープトレンチ分離の中にポリシリコンが埋め込まれている請求項４記載の半導体装置。
【請求項７】
半導体基板の所定領域の上部にコレクタ層として機能する第１の半導体層を形成する工程と、
前記第１の半導体層を前記所定領域とは別の領域から分離するトレンチ分離領域を形成する工程と、
前記第１の半導体層の上に形成される真性領域と、前記トレンチ分離領域上に形成される外部領域とからなりベース層として機能する第２の半導体層を形成する工程と、
前記真性領域の上にエミッタ層として機能する第３の半導体層を形成する工程と、
前記半導体基板の上に誘電体膜を形成する工程と、
前記誘電体膜に前記コレクタ層、外部領域のベース層、及びエミッタ層に達するコンタクトヴィアを、前記誘電体膜をエッチングして形成する工程とを含み、
前記第２の半導体層を形成する工程の前の工程で、前記外部領域のベース層と前記トレンチ分離領域の間にのみ位置するように前記トレンチ分離領域の上に保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板の所定領域の上部にコレクタ層として機能する第１の半導体層を形成する工程と、
前記第１の半導体層を前記所定領域とは別の領域から分離するトレンチ分離領域を形成する工程と、
前記第１の半導体層の上に形成される真性領域と、前記トレンチ分離領域上に形成される外部領域とからなりベース層として機能する第２の半導体層を形成する工程と、
前記真性領域の上にエミッタ層として機能する第３の半導体層を形成する工程と、
前記半導体基板の上に誘電体膜を形成する工程と、
前記誘電体膜に前記コレクタ層、外部領域のベース層、及びエミッタ層に達するコンタクトヴィアを、前記誘電体膜をエッチングして形成する工程とを含み、
前記第２の半導体層を形成する工程の後の工程で、前記外部領域のベース層と前記コンタクトヴィアの間にのみ位置するように前記第２の半導体層の上に保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板の所定領域の上部にコレクタ層として機能する第１の半導体層を形成する工程と、
前記第１の半導体層を前記所定領域とは別の領域から分離する位置とその内側にトレンチ分離領域を形成する工程と、
前記第１の半導体層の上に形成される真性領域と、前記内側のトレンチ分離領域上に形成される外部領域とからなりベース層として機能する第２の半導体層を形成する工程と、
前記真性領域の上にエミッタ層として機能する第３の半導体層を形成する工程と、
前記半導体基板の上に誘電体膜を形成する工程と、
前記誘電体膜に前記コレクタ層、外部領域のベース層、及びエミッタ層に達するコンタクトヴィアを、前記誘電体膜をエッチングして形成する工程とを含み、
前記トレンチ分離領域の形成工程は、前記外部領域のベース層上のコンタクトヴィアの下方に形成された前記内側のトレンチ分離領域にディープトレンチ分離をさらに形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にバイポーラトランジスタ、それを含むＢｉＣＭＯＳデバイスの構造に係る半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、携帯電話や無線ＬＡＮなどの無線通信機器が日常生活に浸透するに従い、高周波用ＩＣに対する要求が高まってきている。半導体素子の中でも特にバイポーラトランジスタは無線通信用アナログ増幅回路に必須の素子であり、ベース層を薄くすることにより高い周波数特性を持つバイポーラトランジスタ及びＢｉＣＭＯＳを高歩留で製造することが必要である（例えば、特許文献１参照）。
【０００３】
以下に従来のＢｉＣＭＯＳの製造工程のうち、バイポーラトランジスタについて図面を参照しながら説明する。図４は従来のＢｉＣＭＯＳの製造工程を示すフローチャート及び断面図である。
【０００４】
まず図４（ａ）にＢｉＣＭＯＳ集積回路を形成するフローチャートを、図４（ｂ）に前記フローチャートに従って形成されたＢｉＣＭＯＳ構造を示す。なお、下記の説明において図４（ａ）に対応するステップ番号を括弧内に示す。
【０００５】
ＢｉＣＭＯＳを形成する方法は基板の第１の領域内にバイポーラ素子の第１の部分を形成するステップ（１〜３）と、前記第１の領域上に第１の保護膜を形成して、前記バイポーラ素子の前記第１の部分を保護するステップ（４）と、前記基板の第２の領域内に電界効果トランジスタを形成するステップ（５）と、前記基板の前記第２の領域上に第２の保護膜を形成して、前記電界効果トランジスタを保護するステップ（６）と、前記第１の保護膜を除去するステップ（６）と、前記基板の前記第1の領域内に、前記バイポーラ素子の第２の部分を形成するステップ（６）と、前記第２の保護膜を除去して、前記電界効果トランジスタ素子を露出するステップ（７）と、前記露出された電界効果トランジスタの一部上、及び前記バイポーラ素子の一部上に、金属ポリシリコン・コンタクト５８を形成するステップ（８）と、前記露出された電界効果トランジスタ、前記バイポーラ素子、及び前記金属ポリシリコン・コンタクト上に、パシベーション層６０を形成するステップ（９）と、前記パシベーション層６０上に誘電体層６３を形成するステップ（９）と、前記誘電体層６２及び前記パシベーション層６０を通じて前記金属ポリシリコン・コンタクト５８に達するコンタクトヴィア６４を形成するステップ（９）を有する。
【特許文献１】特許第３５１６９１６号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来例において外部ベース層上のコンタクトヴィアの深さはバイポーラトランジスタのコレクタや電界効果トランジスタのソース／ドレイン層のそれより外部ベース層の膜厚分だけ浅い。そのため、ドライエッチングにより全てのコンタクトヴィアを同時に形成すると、外部ベース層には外部ベース層の膜厚分の過剰なエッチング負荷がかかる。また、高い周波数特性をもつバイポーラトランジスタでは、ベース走行時間の短縮のため真性ベース層を薄膜化するため、外部ベース層、サリサイド層も当然薄膜化される。そのため、コンタクトヴィアのエッチングにおいてサリサイド層、外部ベース層、シャロートレンチを突き抜けてサブコレクタ領域までエッチングしてしまい、ベース・コレクタ間リーク不良が発生することによりバイポーラトランジスタの歩留まり低下を引き起こすという課題が発生する。
【０００７】
したがって、本発明の目的は、コンタクトヴィアの形成において、コンタクトヴィアの深さが異なるため、外部ベース層に対して過剰なエッチング負荷がかかり、外部ベース層上のコンタクトヴィアが外部ベース層、トレンチ分離領域を突き抜けてサブコレクタ領域までエッチングしてしまい、ベース・コレクタ間リーク不良が発生することを防止する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の請求項１記載の半導体装置は、半導体基板の所定領域の上部に形成されコレクタ層として機能する第１の半導体層と、第１の半導体層を所定領域とは別の領域から分離するトレンチ分離領域と、第１の半導体層の上に形成される真性領域と、トレンチ分離領域の上に形成される外部領域とからなりベース層として機能する第２の半導体層と、真性領域の上に形成されエミッタ層として機能する第３の半導体層と、第３の半導体層が形成された状態の半導体基板の上に形成された誘電体膜と、誘電体膜に形成されコレクタ層、外部領域のベース層、及びエミッタ層に達するコンタクトヴィアとを備え、外部領域のベース層に達するコンタクトヴィアの下方に保護膜を有する。
【０００９】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、保護膜は外部領域のベース層とトレンチ分離領域の間に配置される。
【００１０】
請求項３記載の半導体装置は、請求項１記載の半導体装置において、保護膜は外部領域のベース層とコンタクトヴィアの間に配置される。
【００１１】
請求項４記載の半導体装置は、請求項１，２または３記載の半導体装置において、前記保護膜はポリシリコンである。
【００１２】
請求項５記載の半導体装置は、半導体基板の所定領域の上部に形成されコレクタ層として機能する第１の半導体層と、第１の半導体層を所定領域とは別の領域から分離する位置とその内側に形成されたトレンチ分離領域と、第１の半導体層の上に形成される真性領域と、内側のトレンチ分離領域の上に形成される外部領域とからなりベース層として機能する第２の半導体層と、真性領域の上に形成されエミッタ層として機能する第３の半導体層と、第３の半導体層が形成された状態の半導体基板の上に形成された誘電体膜と、誘電体膜に形成されコレクタ層、外部領域のベース層、及びエミッタ層に達するコンタクトヴィアとを備え、外部領域のベース層上のコンタクトヴィアの下方に形成された内側のトレンチ分離領域はディープトレンチ分離構造を有する。
【００１３】
請求項６記載の半導体装置は、請求項４記載の半導体装置において、前記ディープトレンチ分離の中にポリシリコンが埋め込まれている。
【００１４】
請求項７記載の半導体装置の製造方法は、半導体基板の所定領域の上部にコレクタ層として機能する第１の半導体層を形成する工程と、第１の半導体層を所定領域とは別の領域から分離するトレンチ分離領域を形成する工程と、第１の半導体層の上に形成される真性領域と、トレンチ分離領域上に形成される外部領域とからなりベース層として機能する第２の半導体層を形成する工程と、真性領域の上にエミッタ層として機能する第３の半導体層を形成する工程と、半導体基板の上に誘電体膜を形成する工程と、誘電体膜にコレクタ層、外部領域のベース層、及びエミッタ層に達するコンタクトヴィアを、誘電体膜をエッチングして形成する工程とを含み、第２の半導体層を形成する工程の前の工程で、外部領域のベース層とトレンチ分離領域の間にのみ位置するようにトレンチ分離領域の上に保護膜を形成する。
【００１５】
請求項８記載の半導体装置の製造方法は、半導体基板の所定領域の上部にコレクタ層として機能する第１の半導体層を形成する工程と、第１の半導体層を所定領域とは別の領域から分離するトレンチ分離領域を形成する工程と、第１の半導体層の上に形成される真性領域と、トレンチ分離領域上に形成される外部領域とからなりベース層として機能する第２の半導体層を形成する工程と、真性領域の上にエミッタ層として機能する第３の半導体層を形成する工程と、半導体基板の上に誘電体膜を形成する工程と、誘電体膜にコレクタ層、外部領域のベース層、及びエミッタ層に達するコンタクトヴィアを、誘電体膜をエッチングして形成する工程とを含み、第２の半導体層を形成する工程の後の工程で、外部領域のベース層とコンタクトヴィアの間にのみ位置するように第２の半導体層の上に保護膜を形成する。
【００１６】
請求項９記載の半導体装置の製造方法は、半導体基板の所定領域の上部にコレクタ層として機能する第１の半導体層を形成する工程と、第１の半導体層を所定領域とは別の領域から分離する位置とその内側にトレンチ分離領域を形成する工程と、第１の半導体層の上に形成される真性領域と、内側のトレンチ分離領域上に形成される外部領域とからなりベース層として機能する第２の半導体層を形成する工程と、真性領域の上にエミッタ層として機能する第３の半導体層を形成する工程と、半導体基板の上に誘電体膜を形成する工程と、誘電体膜にコレクタ層、外部領域のベース層、及びエミッタ層に達するコンタクトヴィアを、誘電体膜をエッチングして形成する工程とを含み、トレンチ分離領域の形成工程は、外部領域のベース層上のコンタクトヴィアの下方に形成された内側のトレンチ分離領域にディープトレンチ分離をさらに形成する。
【発明の効果】
【００１７】
本発明の請求項１記載の半導体装置によれば、外部領域のベース層に達するコンタクトヴィアの下方に保護膜を有するので、外部領域のベース層（外部ベース層）上のコンタクトヴィアの形成において、外部ベース層又はトレンチ分離領域の突き抜けを起こすことなくバイポーラトランジスタを形成することができる。このため、コレクタ・ベース間リークを引き起こすことなく、高歩留なバイポーラトランジスタを形成することができる。
【００１８】
請求項２では、保護膜は外部領域のベース層とトレンチ分離領域の間に配置されるので、外部ベース層上のコンタクトヴィアの形成において、トレンチ分離領域の突き抜けを起こすことなくバイポーラトランジスタを形成することができる。
【００１９】
請求項３では、保護膜は外部領域のベース層とコンタクトヴィアの間に配置されるので、外部ベース層、トレンチ分離領域の突き抜けを起こすことなくバイポーラトランジスタを形成することができる。
【００２０】
請求項４では、保護膜はポリシリコンであるので、コンタクトヴィア突き抜け防止用として機能する。
【００２１】
本発明の請求項５記載の半導体装置によれば、外部領域のベース層上のコンタクトヴィアの下方に形成された内側のトレンチ分離領域はディープトレンチ分離構造を有するので、トレンチ分離領域の突き抜けを起こすことなくバイポーラトランジスタを形成することができる。このため、コレクタ・ベース間リークを引き起こすことなく、高歩留なバイポーラトランジスタを形成することができる。
【００２２】
請求項６では、ディープトレンチ分離の中にポリシリコンが埋め込まれているので、コンタクトヴィア突き抜け防止用として機能する。
【００２３】
本発明の請求項７記載の半導体装置の製造方法によれば、第２の半導体層を形成する工程の前の工程で、外部領域のベース層とトレンチ分離領域の間にのみ位置するようにトレンチ分離領域の上に保護膜を形成するので、外部ベース層上のコンタクトヴィアを形成する工程のエッチングでは外部ベース層のほかに保護膜があることにより、エッチングマージンが向上する。このため、トレンチ分離領域の突き抜けを起こすことなくバイポーラトランジスタを形成することができるため、コレクタ・ベース間リークを引き起こすことなく、高歩留なバイポーラトランジスタを形成することができる。
【００２４】
本発明の請求項８記載の半導体装置の製造方法によれば、第２の半導体層を形成する工程の後の工程で、外部領域のベース層とコンタクトヴィアの間にのみ位置するように第２の半導体層の上に保護膜を形成するので、外部ベース層上のコンタクトヴィアを形成する工程のエッチングでは外部ベース層のほかに保護膜があることにより、エッチングマージンが向上する。このため、外部ベース層、トレンチ分離領域の突き抜けを起こすことなくバイポーラトランジスタを形成することができるため、コレクタ・ベース間リークを引き起こすことなく、高歩留なバイポーラトランジスタを形成することができる。
【００２５】
本発明の請求項９記載の半導体装置の製造方法によれば、トレンチ分離領域の形成工程は、外部領域のベース層上のコンタクトヴィアの下方に形成された内側のトレンチ分離領域にディープトレンチ分離をさらに形成するので、外部ベース層上のコンタクトヴィアを形成する工程のエッチングでは外部ベース層下には必ずディープトレンチ分離が存在することにより、コレクタ層までエッチングされることはない。このため、外部ベース層下方のディープトレンチ分離の突き抜けを起こすことなくバイポーラトランジスタを形成することができるため、コレクタ・ベース間リークを引き起こすことなく、高歩留なバイポーラトランジスタを形成することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について、図面を参照しながら説明する。
（第１の実施形態）
本発明の第１の実施形態を図１に基づいて説明する。図１は第１の実施形態に係る半導体装置の製造工程を示す断面図であり、バイポーラトランジスタ及びＣＭＯＳからなるＢｉＣＭＯＳが示してある。
【００２７】
図１において、１０は半導体基板、１１はＳｉエピタキシャル層、１２はシャロートレンチ、１３ａはバイポーラ分離用ディープトレンチ、１４はディープトレンチ内のポリシリコン埋め込み層、１５はソース／ドレイン層、１６はゲートポリシリコン、１７はＣＭＯＳ用サイドウォール、１８は絶縁膜、１９はポリシリコン膜、２０はポリシリコンからなるヴィア突き抜け防止用保護膜、２１ａは真性ベース層、２１ｂは外部ベース層、２２はエミッタ層、２３はバイポーラトランジスタ用サイドウォール、２４は誘電体膜、２５はコンタクトヴィアである。
【００２８】
この半導体装置は、半導体基板１０の所定領域の上部に形成されコレクタ層（Ｓｉエピタキシャル層）１１として機能する第１の半導体層と、第１の半導体層を所定領域とは別の領域から分離するトレンチ分離領域（シャロートレンチ１２およびディープトレンチ１３ａが形成される領域）と、第１の半導体層の上に形成される真性領域２１ａと、トレンチ分離領域の上に形成される外部領域２１ｂとからなりベース層２１として機能する第２の半導体層と、真性領域の上に形成されエミッタ層２２として機能する第３の半導体層と、第３の半導体層が形成された状態の半導体基板１０の上に形成された誘電体膜２４と、誘電体膜２４に形成されコレクタ層１１、外部領域のベース層２１ｂ、及びエミッタ層２２に達するコンタクトヴィア２５とを備えている。また、外部領域のベース層２１ｂに達するコンタクトヴィア２５の下方に保護膜２０を有する。この場合、保護膜２０は外部領域のベース層２１ｂとトレンチ分離領域の間に配置される。
【００２９】
以下、図１（ａ）〜（ｃ）に従って本実施形態における半導体装置の製造方法について説明する。
【００３０】
まず図１（ａ）に示すように、半導体基板上１０の第１の領域に高濃度のＮ型不純物（例えばヒ素（Ａｓ））のイオン注入を行って、埋め込みＮ＋層を形成した後、Ｓｉ基板１０上にＳｉ結晶をエピタキシャル成長させて、Ｓｉエピタキシャル層１１を形成する。次に、Ｓｉエピタキシャル層１１にシャロートレンチ１２を形成した後、シャロートレンチ１２の一部にＳｉエピタキシャル層１１を貫通してＳｉ基板１０内に延びるディープトレンチ１３ａを形成する。そして、ディープトレンチ１３ａの側壁酸化とポリシリコン１４の埋め込みを行って、ディープトレンチ分離を形成する。また、ディープトレンチが形成されなかったシャロートレンチには酸化膜を埋め込んでシャロートレンチ分離を形成する。
【００３１】
次に、図１（ｂ）に示すように半導体基板１０上の第２の領域に電界効果トランジスタを形成する。電界効果トランジスタはトランジスタを形成できる従来の処理ステップにより形成される。ここではｎ型電界効果トランジスタのみ示されているが、ｐ型電界効果トランジスタも存在しているものとする。従来の処理ステップにはｐ型用Ｎウェル打ち込み、ｎ型用Ｐウェル打ち込み、閾値調整用Ｐ型／Ｎ型打ち込み、ゲート酸化膜形成、ゲート電極ポリシリコン形成、ＬＤＤ用Ｐ型／Ｎ型打ち込み、サイドウォール形成、ソース／ドレイン形成Ｐ型／Ｎ型打ち込み及びソース／ドレインアニールが含まれる。
【００３２】
その後、半導体基板１０にＴＥＯＳなどの絶縁膜１８、ポリシリコン１９を順次堆積させ、第１の領域のみポリシリコンドライエッチ、酸化膜ウェットエッチによりバイポーラトランジスタのコレクタ層を開口し、第２の領域を保護する保護膜を形成する。その後、全面にポリシリコンなどからなる保護膜を化学気相蒸着（ＣＶＤ）、プラズマＣＶＤやスパッタ法などで堆積させた後、第１の領域のバイポーラトランジスタにあたるシャロートレンチ上のみ残すようにエッチングを行うか、もしくは、電界効果トランジスタの形成過程においてゲート電極にあたるポリシリコンを堆積させ、第１の領域のシャロートレンチ上にポリシリコンが残るようにエッチングすることによりコンタクトヴィア突き抜け防止用保護膜２０を形成する。そして、第１の領域に化学気相蒸着（ＣＶＤ）、プラズマＣＶＤやエピタキシャル成長法によってボロン（Ｂ）が添付されたベース層を形成する。ベース層はキャリアが動作する真性ベース層２１ａと、コンタクトヴィアが形成される外部ベース層２１ｂからなる。
【００３３】
次に図１（ｃ）に示すようにリン（Ｐ）を含むポリシリコン膜を堆積し、真性ベース層２１ａ上のみ残すようにエッチングする。その後、ＲＴＡ熱処理によりリンを真性ベース層２１ａ中に拡散させてエミッタ層２２を形成し、バイポーラトランジスタのサイドウォール２３を形成した後、第２の領域を保護する保護膜をエッチングにより除去し、Ｃｏシリサイド層を形成するなどして低抵抗化をし、誘電体層２４を半導体基板全面に堆積させ、誘電体層２４をエッチングにより貫通してコレクタ層１１、外部ベース層２１ｂ、エミッタ層２２に到達するコンタクトヴィア２５を形成する。
【００３４】
従来例においては外部ベース層上のコンタクトヴィアの深さはバイポーラトランジスタのコレクタや電界効果トランジスタのソース／ドレイン層のそれより外部ベース層の膜厚分だけ浅いため、ドライエッチングにより全てのコンタクトヴィアを同時に形成すると、外部ベース層には外部ベース層の膜厚分の過剰なエッチング負荷がかかる。これに対して、本実施形態では誘電体層２４に比べてエッチングの選択比が高い保護膜２０が外部ベース層２１ｂの下に形成されているので、外部ベース層の膜厚分の過剰なエッチング負荷がかかっても保護膜２０を突き抜けることはない。すなわち、外部ベース層上のコンタクトヴィアの形成において、保護膜２０によりドライエッチングに対する外部ベース層２１ｂのエッチングマージンが向上する。
【００３５】
以上のように、第１の実施形態によると、外部ベース層２１ｂ上のコンタクトヴィア２５のエッチングでは外部ベース層２１ｂのほかに保護膜があるため、エッチングマージンが向上する。そのため、外部ベース層２１ｂ上のコンタクトヴィア形成においてシャロートレンチ１２の突き抜けを起こすことなくバイポーラトランジスタを形成することができるため、コレクタ・ベース間リークを引き起こすことなく、高歩留なバイポーラトランジスタを形成することができる。
（第２の実施形態）
本発明の第２の実施形態を図２に基づいて説明する。図２は第１の実施形態に係る半導体装置の製造工程を示す断面図であり、バイポーラトランジスタ及びＣＭＯＳからなるＢｉＣＭＯＳが示してある。
【００３６】
図２において、１０は半導体基板、１１はＳｉエピタキシャル層、１２はシャロートレンチ、１３ａはバイポーラ分離用ディープトレンチ、１４はディープトレンチ内のポリシリコン埋め込み層、１５はソース／ドレイン層、１６はゲートポリシリコン、１７はＣＭＯＳ用サイドウォール、２０はポリシリコンからなるヴィア突き抜け防止用保護膜、２１ａは真性ベース層、２１ｂは外部ベース層、２２はエミッタ層、２３はバイポーラトランジスタ用サイドウォール、２４は誘電体膜、２５はコンタクトヴィアである。
【００３７】
この半導体装置は、第１の実施形態と比較して、保護膜２０が外部領域のベース層２１ｂとコンタクトヴィア２５の間に配置される点が異なる。
【００３８】
以下、図２（ａ）〜（ｃ）に従って本実施形態における半導体装置の製造方法について説明する。
【００３９】
まず図２（ａ）は第１の実施形態の図１（ａ）と同じ状態であり、半導体基板１０の第１の領域に埋め込みＮ＋層、素子分離であるシャロートレンチ１２、ディープトレンチ１３ａが形成された時点での断面を示す図である。
【００４０】
次に図２（ｂ）に示すように半導体基板１０上の第２の領域に電界効果トランジスタを形成する。その後、半導体基板１０にＴＥＯＳなどの絶縁膜、ポリシリコンを順次堆積させ、第１の領域のみポリシリコンドライエッチ、酸化膜ウェットエッチによりバイポーラトランジスタのコレクタ層を開口し、第２の領域を保護する保護膜を形成する。第１の領域に化学気相蒸着（ＣＶＤ）、プラズマＣＶＤやエピタキシャル成長法によってボロン（Ｂ）が添付されたベース層２１を形成する。ベース層２１はキャリアが動作する真性ベース層２１ａと、コンタクトヴィアが形成される外部ベース層２１ｂからなる。その後リン（Ｐ）を含むポリシリコン膜を堆積し、真性ベース層上のみ残すようにエッチングする。その後、ＲＴＡ熱処理によりリンを真性ベース層２１ａ中に拡散させてエミッタ層２２を形成し、その後バイポーラトランジスタのサイドウォール２３を形成する。
【００４１】
次に図２（ｃ）に示すように半導体基板全面にＴＥＯＳなどの絶縁膜を堆積させ、外部ベース層２１ｂ上部のみ酸化膜が抜けるようにレジストパターンを形成させ、その後酸化膜をドライエッチングする。その後、レジストを除去し、ポリシリコンを半導体基板全面に堆積させる。その後、外部ベース層上のみポリシリコンが残るようにレジストパターンを形成させ、その後ポリシリコンをドライエッチングする。以上の過程を経て、新たに外部ベース層２１ｂ上にコンタクトヴィア突き抜け防止用保護膜２０を形成する。その後、Ｃｏシリサイド層を形成するなどして低抵抗化をした後、第２の領域を保護する保護膜をエッチングにより除去し、誘電体層２４を半導体基板全面に堆積させ、誘電体層２４をエッチングにより貫通してコレクタ層１１、外部ベース層２１ｂ、エミッタ層２２に到達するコンタクトヴィア２５を形成する。
【００４２】
従来例においては外部ベース層上のコンタクトヴィアの深さはバイポーラトランジスタのコレクタや電界効果トランジスタのソース／ドレイン層のそれより外部ベース層の膜厚分だけ浅いため、ドライエッチングにより全てのコンタクトヴィアを同時に形成すると、外部ベース層には外部ベース層の膜厚分の過剰なエッチング負荷がかかる。これに対して、本実施形態では誘電体層２４に比べてエッチングの選択比が高い保護膜２０が外部ベース層２１ｂの上に形成されているので、外部ベース層の膜厚分の過剰なエッチング負荷がかかっても保護膜２０と外部ベース層２１ｂの両方を突き抜けることはない。すなわち、外部ベース層上のコンタクトヴィアの形成において、保護膜２０によりドライエッチングに対する外部ベース層２１ｂのエッチングマージンが向上する。
【００４３】
以上のように、第２の実施形態によると、外部ベース層２１ｂ上のコンタクトヴィア２５のエッチングでは外部ベース層２１ｂのほかにヴィアコンタクト突き抜け防止用保護膜２０があるため、第１の実施形態と同様にエッチングマージンが向上する。そのため、外部ベース層２１ｂ上のコンタクトヴィア形成において外部ベース層２１ｂ、シャロートレンチ１２の突き抜けを起こすことなくバイポーラトランジスタを形成することができるため、コレクタ・ベース間リークを引き起こすことなく、高歩留なバイポーラトランジスタを形成することができる。
（第３の実施形態）
本発明の第３の実施形態を図３に基づいて説明する。図３は第３の実施形態に係る半導体装置の製造工程を示す断面図であり、バイポーラトランジスタが示してある。
【００４４】
図３において、１０は半導体基板、１１はＳｉエピタキシャル層、１２はシャロートレンチ、１３ａはバイポーラ分離用ディープトレンチ、１３ｂは外部ベース層突き抜け防止用ディープトレンチ、１４はディープトレンチ内のポリシリコン埋め込み層、２１ａは真性ベース層、２１ｂは外部ベース層、２２はエミッタ層、２３はバイポーラトランジスタ用サイドウォール、２４は誘電体膜、２５はコンタクトヴィアである。
【００４５】
この半導体装置は、半導体基板１０の所定領域の上部に形成されコレクタ層（Ｓｉエピタキシャル層）１１として機能する第１の半導体層と、第１の半導体層を所定領域とは別の領域から分離する位置とその内側に形成されたトレンチ分離領域（シャロートレンチ１２およびディープトレンチ１３ａ，１３ｂが形成される領域）と、第１の半導体層の上に形成される真性領域２１ａと、内側のトレンチ分離領域の上に形成される外部領域２１ｂとからなりベース層２１として機能する第２の半導体層と、真性領域２１ａの上に形成されエミッタ層２２として機能する第３の半導体層と、第３の半導体層が形成された状態の半導体基板１０の上に形成された誘電体膜２４と、誘電体膜２４に形成されコレクタ層１１、外部領域のベース層２１ｂ、及びエミッタ層２２に達するコンタクトヴィア２５とを備えている。また、外部領域のベース層２１ｂ上のコンタクトヴィア２５の下方に形成された内側のトレンチ分離領域はディープトレンチ分離構造を有する。
【００４６】
以下、図３（ａ）〜（ｂ）に従って本実施形態における半導体装置の製造方法について説明する。
【００４７】
まず図３（ａ）に示すように半導体基板１０上の第１の領域に高濃度のＮ型不純物（例えばヒ素（Ａｓ））のイオン注入を行って、埋め込みＮ＋層を形成した後、Ｓｉ基板１０上にＳｉ結晶をエピタキシャル成長させて、Ｓｉエピタキシャル層１１を形成する。次に、Ｓｉエピタキシャル層１１にシャロートレンチ１２を形成した後、半導体基板の第１の領域と第２の領域の境界にＳｉエピタキシャル層１１を貫通してＳｉ基板１０内に延びるディープトレンチ１３ａを形成する。その後、半導体基板１０の第１の領域内にあるシャロートレンチ１２にＳｉエピタキシャル層１１を貫通しない深さのディープトレンチ１３ｂを形成する。そして、ディープトレンチ１３ａ，１３ｂの側壁酸化とポリシリコン１４の埋め込みを行って、ディープトレンチ分離を形成する。また、ディープトレンチが形成されなかったシャロートレンチには酸化膜を埋め込んでシャロートレンチ分離を形成する（図示せず）。
【００４８】
次に、図３（ｂ）に示すように半導体基板１０にＴＥＯＳなどの酸化膜、ポリシリコンを順次堆積させ、第１の領域のみポリシリコンドライエッチ、酸化膜ウェットエッチによりバイポーラトランジスタのコレクタ層を開口し、第２の領域を保護する保護膜を形成する。第１の領域に化学気相蒸着（ＣＶＤ）、プラズマＣＶＤやエピタキシャル成長法によってボロン（Ｂ）が添付されたベース層２１を形成する。ベース層２１はキャリアが動作する真性ベース層２１ａと、コンタクトヴィア２５が形成される外部ベース層２１ｂからなる。その後リン（Ｐ）を含むポリシリコン膜を堆積し、真性ベース層２１ａ上のみ残すようにエッチングする。その後、ＲＴＡ熱処理によりリンを真性ベース層２１ａ中に拡散させてエミッタ層２２を形成し、バイポーラトランジスタのサイドウォール２３を形成する。その後、Ｃｏシリサイド層を形成するなどして低抵抗化をした後、第２の領域を保護する保護膜をエッチングにより除去し、誘電体層２４を半導体基板全面に堆積させ、誘電体層２４をエッチングにより貫通してコレクタ層１１、外部ベース層２１ｂ、エミッタ層２２に到達するコンタクトヴィア２５を形成する。
【００４９】
本実施形態では誘電体層２４に比べてエッチングの選択比が高いポリシリコン１４が内部に埋め込まれたディープトレンチ１３ｂが外部ベース層２１ｂの下に形成されているので、外部ベース層の膜厚分の過剰なエッチング負荷がかかり、コンタクトヴィア２５が外部ベース層２１ｂとシャロートレンチ１２を突き抜けてもディープトレンチ１３ｂ内のポリシリコン１４で止まる。
【００５０】
以上のように、第３の実施形態によると、外部ベース層２１ｂ上のコンタクトヴィア２５のエッチングでは外部ベース層２１ｂ下には必ずディープトレンチ１３ｂが存在するため、コンタクトヴィア２５のエッチングにおいてコレクタ層１１までエッチングされることはない。そのため、外部ベース層２１ｂ上のコンタクトヴィア２５形成において外部ベース層２１ｂ下方のディープトレンチ１３ｂの突き抜けを起こすことなくバイポーラトランジスタを形成することができるため、コレクタ・ベース間リークを引き起こすことなく、高歩留なバイポーラトランジスタを形成することができる。
【産業上の利用可能性】
【００５１】
本発明にかかる半導体装置およびその製造方法は、バイポーラトランジスタ及びＢｉＣＭＯＳを搭載した半導体集積回路等に有用である。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施形態に係わるバイポーラトランジスタの製造工程を示す断面図である。
【図２】本発明の第２の実施形態に係わるバイポーラトランジスタの製造工程を示す断面図である。
【図３】本発明の第３の実施形態に関わるバイポーラトランジスタの製造工程を示す断面図である。
【図４】（ａ）は従来のＢｉＣＭＯＳの製造工程を示すフロー図、（ｂ）は断面図である。
【符号の説明】
【００５３】
１０    半導体基板
１１    Ｓｉエピタキシャル層
１２    シャロートレンチ
１３ａ  バイポーラ分離用ディープトレンチ
１３ｂ  外部ベース層突き抜け防止用ディープトレンチ
１４    ディープトレンチ内のポリシリコン埋め込み層
１５    ソース／ドレイン層
１６    ゲートポリシリコン
１７    ＣＭＯＳ用サイドウォール
１８    絶縁膜
１９    ポリシリコン膜
２０    ヴィア突き抜け防止用保護膜
２１    ベース層
２１ａ  真性ベース層（真性領域）
２１ｂ  外部ベース層（外部領域）
２２    エミッタ層
２３    バイポーラトランジスタ用サイドウォール
２４    誘電体膜
２５    コンタクトヴィア
【図１】
2007165591.tif 000003
【図２】
2007165591.tif 000004
【図３】
2007165591.tif 000005
【図４】
2007165591.tif 000006