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　特願２０１１−５５０３８８「マスタデバイスを含む積み重ね半導体デバイス」拒絶査定不服審判事件〔平成２２年　９月　２日国際公開，ＷＯ２０１０／０９６９０１，平成２４年　８月１６日国内公表，特表２０１２−５１８８５９〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１ 手続の経緯  
　本願は，２０１０年２月１２日（パリ条約による優先権主張外国庁受理２００９年２月２４日，アメリカ合衆国，２００９年４月２４日，アメリカ合衆国）を国際出願日とする出願であって，平成２５年２月２１日付けで拒絶理由が通知され，同年５月２４日に意見書，手続補正書が提出され，同年６月１１日付けで拒絶査定がされ，これに対して同年１０月１５日に拒絶査定に対する審判請求がされ，平成２６年３月１１日付けで当審において拒絶理由が通知され，これに対して，同年５月２１日に意見書，手続補正書が提出されたものである。  
　  
２　本願発明  
　本願の請求項１〜１８に係る発明は，平成２６年５月２１日の手続補正により補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲１〜１８に記載された事項により特定されるとおりのものであり，そのうちの請求項１に係る発明（以下「本願発明」という。）は，請求項１に記載されている事項により特定される以下のとおりのものである。  
　  
「第1のメモリチップ，および
　第2のメモリチップ
　を含むスタック
　を備えるシステムであって，前記第2のメモリチップが，チップサイズ低減を容易にするように少なくともいくつかの非コア回路が欠如しており，さらに
　前記第1のメモリチップと前記第2のメモリチップとの間に延びる複数のシリコン貫通ビアを備え，前記シリコン貫通ビアにより，前記第1のメモリチップが前記第2のメモリチップに，デバイス動作のために必要な信号および電圧を供給することが容易になり，
　前記複数のシリコン貫通ビアは，前記第1のメモリチップのコア回路の領域の縁部に沿って配置されており，
　前記複数のシリコン貫通ビアは，前記第2のメモリチップのコア回路の領域の縁部に沿って配置されており，さらに，
　前記複数のシリコン貫通ビアは，前記第2のメモリチップの縁部に沿って配置されている，システム。」  
　  
３　引用例の記載及び引用例に記載された発明  
（１）　本願の優先権主張の日前に国内において頒布された特開２００８−３００４６９号公報（以下「引用例」という。）には，「不揮発性半導体記憶装置」（発明の名称）について，図７，８とともに以下の記載がある（なお，下線は当合議体にて付加したものである。以下同様。）。  
　  
　ア　「【０００５】
　このように，複数のチップを積層するスタックドパッケージにおいて，従来のワイヤボンドによるチップ間接続技術に代わる技術として，下記の特許文献１に開示されているような
シリコン貫通技術がある
シリコン貫通孔を介してチップ間での入出力信号の授受が可能
【０００６】
　上述の如く，
シリコン貫通技術等を用いて積層することで大容量化を図る不揮発性半導体記憶装置
　
　イ　「【００２４】
　上記目的を達成するための本発明に係る不揮発性半導体記憶装置は
，１または複数のメモリアレイチップと，前記メモリアレイチップに対する制御を行う制御チップを備えてなる不揮発性半導体記憶装置
　前記
メモリアレイチップが，少なくとも，不揮発性のメモリセルを行及び列方向に複数配列してなるメモリアレイと，前記メモリアレイ内から所定のメモリ動作の対象となる１または複数のメモリセルを行方向及び列方向に沿って各別に選択し，選択されたメモリセルに対して前記所定のメモリ動作に必要な電圧を印加する行選択回路と列選択回路と，前記列選択回路と接続し，選択された前記メモリセルの記憶情報を読み出す読み出し回路と，前記行選択回路と前記列選択回路，または，前記行選択回路と前記列選択回路と前記メモリアレイに所定のメモリ動作をさせるために必要な電圧源を供給するための第１電圧供給線と，前記行選択回路と前記列選択回路に内部アドレス信号を供給するための第１アドレス信号線と，書き込みデータに応じた書き込みデータ信号を前記列選択回路に供給するための第１書き込みデータ信号線と，選択された前記メモリセルの記憶情報に応じた読み出しデータ信号を前記読み出し回路から出力するための第１読み出しデータ信号線と，前記メモリアレイチップを表裏貫通する電極であって，前記第１電圧供給線，前記第１アドレス信号線，前記第１書き込みデータ信号線，及び，前記第１読み出しデータ信号線に各別に接続する複数の第１貫通電極を備え
　前記
制御チップが，少なくとも，前記メモリアレイチップに対する読み出し動作と書き込み動作を含むメモリ動作を，外部入力に基づいて選択して，選択されたメモリ動作に応じた所定の動作手順に従って制御する制御回路と，前記制御回路からの制御によって，前記メモリアレイチップに所定のメモリ動作をさせるために必要な電圧源を前記メモリアレイチップに供給する電圧供給回路と，前記外部入力を受け付けて前記制御回路及び前記メモリアレイチップに供給する内部信号を生成する入力インターフェース回路と，前記メモリアレイチップから出力される前記読み出しデータ信号を外部出力として外部に出力するための出力インターフェース回路と，前記電圧供給回路から出力される前記電圧源を前記メモリアレイチップに供給するための第２電圧供給線と，前記入力インターフェース回路から出力される前記内部信号の内の前記内部アドレス信号を前記メモリアレイチップに供給するための第２アドレス信号線と，前記制御回路から出力される前記書き込みデータ信号を前記メモリアレイチップに供給するための第２書き込みデータ信号線と，前記メモリアレイチップから受け付けた前記読み出しデータ信号を前記出力インターフェース回路または前記制御回路に供給するための第２読み出しデータ信号線と，前記制御チップを表裏貫通する電極であって，前記第２電圧供給線，前記第２アドレス信号線，前記第２書き込みデータ信号線，及び，前記第２読み出しデータ信号線に各別に接続する複数の第２貫通電極を備え
　前記メモリアレイチップ上の前記第１貫通電極と前記制御チップ上の前記第２貫通電極が，前記メモリアレイチップと前記制御チップを積層した場合に対応する貫通電極同士が同位置に整合するように配置され，前記
１または複数のメモリアレイチップと前記制御チップが積層し，前記メモリアレイチップ個々の前記複数の第１貫通電極と前記制御チップの前記複数の第２貫通電極の対応する貫通電極同士が積層方向に積み重なって相互に電気的に接続している
【００２５】
　上記第１の特徴の不揮発性半導体記憶装置によれば，メモリアレイチップ上の第１貫通電極と制御チップ上の第２貫通電極が，各チップの積層方向に積み重なって相互に電気的に接続しているため，メモリアレイチップ上の第１電圧供給線，第１アドレス信号線，第１書き込みデータ信号線，及び，第１読み出しデータ信号線と，制御チップ上の第２電圧供給線，第２アドレス信号線，第２書き込みデータ信号線，及び，第２読み出しデータ信号線の対応するもの同士が相互に電気的に接続される。この結果，メモリアレイチップは，制御チップ上の入力インターフェース回路から内部アドレス信号を受け取り行選択回路と列選択回路に供給でき，制御チップ上の制御回路から書き込みデータ信号を受け取り列選択回路に供給でき，制御チップ上の電圧供給回路からメモリ動作に必要な電圧源を受け取り行選択回路と列選択回路，または，行選択回路と列選択回路とメモリアレイに供給でき，読み出し回路から読み出しデータ信号を制御チップ上の出力インターフェース回路または制御回路に供給でき，制御チップ上の制御回路からの制御によって所定のメモリ動作が可能となる。つまり，第１貫通電極と第２貫通電極の電気的接続によって１または複数のメモリアレイチップの任意の１つと制御チップの組み合わせが実現でき，独立してメモリ動作可能な不揮発性半導体記憶装置が構成できる。
【００２６】
　更に，
制御チップをメモリアレイチップとは別に設けているので，メモリアレイチップ内に，制御チップ上に設けられた独立してメモリ動作可能な不揮発性半導体記憶装置として必要な制御回路等の周辺回路を設ける必要がなくなり，その分，メモリアレイチップ面積を縮小できるため，不揮発性半導体記憶装置全体としてのチップ面積を大幅に縮小できる
　
　ウ　「【００４５】
　本発明に係る不揮発性半導体記憶装置は，上記第１乃至第８の何れかの特徴に加えて，更に，前記
制御チップが，前記メモリアレイチップが備える前記メモリアレイ，前記行選択回路，前記列選択回路，及び，前記読み出し回路を備えていることを第９の特徴とする
【００４６】
　上記第９の特徴の不揮発性半導体記憶装置によれば，従来の
１チップで独立してメモリ動作可能な完結した不揮発性半導体記憶装置に，第２貫通電極を設けるだけで，制御チップを提供できるようになるとともに，制御チップ単体でも完結した不揮発性半導体記憶装置として提供できる
　
　エ　「【００５０】
　〈第１実施形態〉
　図１に，本発明装置１の概略のブロック構成を示す。また，図２に，スタックドパッケージに実装された本発明装置１の概略の断面構造を模式的に示す。図１及び図２に示すように，本発明装置１は，実装基板４上に，下から順に，１または複数のメモリアレイチップ１０を積層し，更に，最上位のメモリアレイチップ１０の上に１つの制御チップ２０を積層して構成される。メモリアレイチップ１０が１つの場合には，制御チップ２０とメモリアレイチップ１０に分割する利点がないようにも見えるが，メモリアレイチップ１０の積層数を加減することで，記憶容量の調整が可能となることから，最小記憶容量で十分な用途には，１つの制御チップ２０と１つのメモリアレイチップ１０を積層した本発明装置１を提供することができる。
【００５１】
　また，図３に，本発明装置１の一実施例として，記憶容量２５６Ｍｂｉｔのメモリアレイ１１を有するメモリアレイチップ１０を４個と，１つの制御チップ２０を，図２に示すように積層して１Ｇｂｉｔの記憶容量を実現した場合における，各チップ間の信号接続関係を示す。尚，図３に示す実施例では，データ幅は１６ビットであるので，外部から入力されるアドレス信号はＡ０〜Ａ２５の２６本であるが，各メモリアレイチップ１０でアドレス選択に使用されるのは，Ａ０〜Ａ２３の２４本で，残りのＡ２４とＡ２５は４つのメモリアレイチップ１０の選択に使用される。尚，図中のＶｃｃ，Ｖｐｐ，ＧＮＤは夫々主電源端子，書き込み消去用の副電源端子，接地端子である。
【００５２】
　図２に示すように，
メモリアレイチップ１０には，チップを表裏貫通する第１貫通電極Ｔ１が複数設けられ，制御チップ２０には，チップを表裏貫通する第２貫通電極Ｔ２が複数設けられている
複数の第２貫通電極Ｔ２は，制御チップ２０をメモリアレイチップ１０上に積層した場合に，複数の第１貫通電極Ｔ１と対応する貫通電極同士が同位置に整合するように配置されている
メモリアレイチップ１０の第１貫通電極Ｔ１と制御チップ２０の第２貫通電極Ｔ２は，対応する貫通電極同士が上下に重なって互いに電気的に接続する
　
　オ　「【００５５】
　図１に示すように，メモリアレイチップ１０は，不揮発性のフラッシュメモリセルを行及び列方向に複数配列してなるメモリアレイ１１，メモリアレイ１１内から所定のメモリ動作（書き込み動作，消去動作，読み出し動作等）の対象となる１または複数のメモリセルを行方向及び列方向に沿って各別に選択し，選択されたメモリセルに対して所定のメモリ動作に必要な電圧を印加する行選択回路１２と列選択回路１３，１４，列選択回路の一部を構成する列選択ゲート１４と接続し，選択されたメモリセルの記憶情報を読み出す読み出し回路１５，読み出し回路１５の読み出しデータと制御チップ２０側のデータレジスタ２８内に格納されている書き込みデータを比較するデータコンパレータ１６，及び，メモリアレイチップ１０の選択・非選択を判定するチップ選択判定回路１７を備えて構成される。列選択回路１３，１４は列アドレスデコーダ１３と列アドレスデコーダ１３のデコード信号で活性化される列選択ゲート１４で構成される。列選択ゲート１４は，メモリアレイ１１の各ビット線（図示せず）に接続し，行選択回路１２を構成する行アドレスデコーダの出力は，メモリアレイ１１の各ワード線（図示せず）に接続している。更に，
メモリアレイチップ１０上には，行選択回路１２と列選択回路１３，１４とメモリアレイ１１に所定のメモリ動作をさせるために必要な電圧源を供給するための第１電圧供給線Ｓ１１と，行選択回路１２と列選択回路１３，１４とチップ選択判定回路１７に内部アドレス信号を供給するための第１アドレス信号線Ｓ１２と，書き込みデータに応じた書き込みデータ信号を列選択回路１３，１４に供給するための第１書き込みデータ信号線Ｓ１３と，選択されたメモリセルの記憶情報に応じた読み出しデータ信号を読み出し回路１５から出力するための第１読み出しデータ信号線Ｓ１４と，データコンパレータ１６の比較結果を制御チップ側に出力するための第１比較結果信号線Ｓ１５が設けられ，夫々が対応する第１貫通電極Ｔ１の上面側と電気的に接続している
　
　カ　「【００６１】
　更に，
制御チップ２０上には，高電圧供給回路２９から出力される電圧源をメモリアレイチップ１０に供給するための第２電圧供給線Ｓ２１と
アドレス入力バッファ２１から出力される内部アドレス信号をメモリアレイチップ１０に供給するための第２アドレス信号線Ｓ２２と，データレジスタ２８から出力される書き込みデータ信号をメモリアレイチップ１０に供給するための第２書き込みデータ信号線Ｓ２３と，メモリアレイチップ１０から受け付けた読み出しデータ信号をデータ入力バッファ２３に供給するための第２読み出しデータ信号線Ｓ２４，メモリアレイチップ１０のデータコンパレータ１６から出力される比較結果をＷＳＭ２７に供給するための第２比較結果信号線Ｓ２５が設けられ，夫々が対応する第２貫通電極Ｔ２の上面側と電気的に接続している
　
　キ　「【００６７】
　〈第３実施形態〉
　次に，本発明装置の第３実施形態について説明する。上記第１及び第２実施形態では，
制御チップ２０は，機能ブロックとして，制御回路２５〜２８，高電圧供給回路２９，アドレス入力バッファ２１とデータ入力バッファ２３と制御入力バッファ２２等の入力インターフェース回路，及び，データ出力バッファ２４を備え
制御チップ２０ａが，メモリアレイチップ１０が備えるメモリアレイ１１，行選択回路１２と列選択回路１３，１４，読み出し回路１５，データコンパレータ１６，及び，チップ選択判定回路１７を備える構成とする
　 
　ク　「【００７２】
　〈３〉上記第１実施形態において，図４及び図５に，メモリアレイチップ１０と制御チップ２０のチップレイアウトの一例を夫々模式的に示したが，当該チップレイアウトは一例であり，
第１貫通電極Ｔ１及び第２貫通電極Ｔ２の配置場所はチップ中央に限定されるものではなく
  【産業上の利用可能性】
【００７３】
　本発明は，不揮発性半導体記憶装置に利用可能であり，特に，
１または複数のメモリアレイチップと制御チップの複数チップを備えて構成される不揮発性半導体記憶装置
　  
（２）　以上を総合すると，引用例の第１実施形態を参酌しつつ，第３実施例に係るものを発明として認定すると，引用例には，以下の発明（以下「引用発明」という。）が記載されているものと認められる。  
　
　「複数のメモリアレイチップ１０と制御チップ２０ａの複数チップが積層されたスタックドパッケージを備えて構成される不揮発性半導体記憶装置において，
　メモリアレイチップ１０は，メモリアレイ１１と，行選択回路１２と列選択回路１３，１４と，読み出し回路１５と，第１電圧供給線Ｓ１１と，第１アドレス信号線Ｓ１２と，第１書き込みデータ信号線Ｓ１３と，第１読み出しデータ信号線Ｓ１４と，複数の第１貫通電極Ｔ１を備え，制御回路等の周辺回路がなく，メモリアレイチップ面積を縮小されているものであり，
　制御チップ２０ａは，機能ブロックとして，制御回路２５〜２８，高電圧供給回路２９，アドレス入力バッファ２１とデータ入力バッファ２３と制御入力バッファ２２等の入力インターフェース回路，及び，データ出力バッファ２４を備え，メモリアレイ１１，行選択回路１２と列選択回路１３，１４，読み出し回路１５，データコンパレータ１６，及び，チップ選択判定回路１７，第２貫通電極Ｔ２を備え，
　メモリアレイチップ１０上には，行選択回路１２と列選択回路１３，１４とメモリアレイ１１に所定のメモリ動作をさせるために必要な電圧源を供給するための第１電圧供給線Ｓ１１と，行選択回路１２と列選択回路１３，１４とチップ選択判定回路１７に内部アドレス信号を供給するための第１アドレス信号線Ｓ１２と，書き込みデータに応じた書き込みデータ信号を列選択回路１３，１４に供給するための第１書き込みデータ信号線Ｓ１３と，選択されたメモリセルの記憶情報に応じた読み出しデータ信号を読み出し回路１５から出力するための第１読み出しデータ信号線Ｓ１４と，データコンパレータ１６の比較結果を制御チップ側に出力するための第１比較結果信号線Ｓ１５が設けられ，夫々が対応する第１貫通電極Ｔ１の上面側と電気的に接続され，
　制御チップ２０ａ上には，高電圧供給回路２９から出力される電圧源をメモリアレイチップ１０に供給するための第２電圧供給線Ｓ２１と，アドレス入力バッファ２１から出力される内部アドレス信号をメモリアレイチップ１０に供給するための第２アドレス信号線Ｓ２２と，データレジスタ２８から出力される書き込みデータ信号をメモリアレイチップ１０に供給するための第２書き込みデータ信号線Ｓ２３と，メモリアレイチップ１０から受け付けた読み出しデータ信号をデータ入力バッファ２３に供給するための第２読み出しデータ信号線Ｓ２４，メモリアレイチップ１０のデータコンパレータ１６から出力される比較結果をＷＳＭ２７に供給するための第２比較結果信号線Ｓ２５が設けられ，夫々が対応する第２貫通電極Ｔ２の上面側と電気的に接続され，
　メモリアレイチップ１０の第１貫通電極Ｔ１と制御チップ２０ａの第２貫通電極Ｔ２は，対応する貫通電極同士が上下に重なって，シリコン貫通孔を介して互いに電気的に接続されている不揮発性半導体記憶装置。」  
　  
４　対比・判断  
（１）　対比  
　本願発明と引用発明とを対比する。  
　
ア　引用発明の「メモリアレイチップ１０」は，「高電圧供給回路」や，「入力インターフェース回路」などの「制御回路等の周辺回路がな」いことから，本願発明の「非コア回路が欠如して」いる「第２のメモリチップ」に相当し，そして，引用発明の「メモリアレイチップ１０」は，「メモリアレイチップ面積を縮小でき」るという効果を有しており，本願発明の「第２のメモリチップ」も「チップサイズ低減を容易にする」もので，その目的も一致する。
　
イ　したがって，引用発明の「メモリアレイチップ１０」が「メモリアレイ１１と，行選択回路１２と列選択回路１３，１４と，読み出し回路１５と，第１電圧供給線Ｓ１１と，第１アドレス信号線Ｓ１２と，第１書き込みデータ信号線Ｓ１３と，第１読み出しデータ信号線Ｓ１４と，複数の第１貫通電極Ｔ１を備え，制御回路等の周辺回路がなく，メモリアレイチップ面積を縮小されてい」ることは，本願発明の「第2のメモリチップが，チップサイズ低減を容易にするように少なくともいくつかの非コア回路が欠如して」いることに相当する。
　
ウ　引用発明の「制御チップ２０ａ」は，本願発明の「第１のメモリチップ」に相当し，引用発明の「複数のメモリアレイチップ１０と制御チップ２０ａの複数チップが積層されたスタックドパッケージを備えて構成される不揮発性半導体記憶装置」は，記憶装置全体として一つのシステムであることは明らかであるから，本願発明の「第１のメモリチップ，及び第２のメモリチップを含むスタックを備えるシステム」に相当する。
　
エ　本願発明の「第1のメモリチップと前記第2のメモリチップとの間に延びる複数のシリコン貫通ビア」の解釈について，検討する。
　
オ　「間に延びる」という語は，本願明細書の段落【０００７】に「複数の電気経路が，第1の不揮発性メモリチップと第2の不揮発性メモリチップの間に延びる。これらの電気経路により，第1の不揮発性メモリチップが第2の不揮発性メモリチップに，デバイス動作のために必要な信号および電圧を供給することが容易になる。」なる記載から，電気経路が延びているのである。
　
カ　また，本願明細書の段落【００２５】には，「シリコン貫通ビア(Through-Silicon Via)(TSV)と記載されている。　
　
キ　そうすると，本願発明の「第1のメモリチップと前記第2のメモリチップとの間に延びる複数のシリコン貫通ビア」は，「第1のメモリチップと前記第2のメモリチップ」の電気経路が，各チップのシリコンを貫通するビア「の間で延びる」，すなわち電気的に接続がなされていると解するのが適当である。
　
ク　以上から，引用発明の「メモリアレイチップ１０の第１貫通電極Ｔ１と制御チップ２０ａの第２貫通電極Ｔ２は，対応する貫通電極同士が上下に重なって，シリコン貫通孔を介して互いに電気的に接続されている」ことは，本願発明の「第1のメモリチップと前記第2のメモリチップとの間に延びる複数のシリコン貫通ビア」があることに相当する。
　
ケ　引用発明は，「制御チップ２０ａ上」の「高電圧供給回路２９から出力される電圧源をメモリアレイチップ１０に供給するための第２電圧供給線Ｓ２１」及び「アドレス入力バッファ２１から出力される内部アドレス信号をメモリアレイチップ１０に供給するための第２アドレス信号線Ｓ２２と，データレジスタ２８から出力される書き込みデータ信号をメモリアレイチップ１０に供給するための第２書き込みデータ信号線Ｓ２３」が「夫々が対応する第２貫通電極Ｔ２の上面側と電気的に接続され」，「メモリアレイチップ１０上」の「電圧源を供給するための第１電圧供給線Ｓ１１」及び「行選択回路１２と列選択回路１３，１４とチップ選択判定回路１７に内部アドレス信号を供給するための第１アドレス信号線Ｓ１２と，書き込みデータに応じた書き込みデータ信号を列選択回路１３，１４に供給するための第１書き込みデータ信号線Ｓ１３」を，「夫々が対応する第１貫通電極Ｔ１の上面側と電気的に接続」し，「対応する」「メモリアレイチップ１０の第１貫通電極Ｔ１と制御チップ２０ａの第２貫通電極Ｔ２」「同士が上下に重なって互いに電気的に接続」することにより，「電圧源」及び「信号」を「供給」しているものである。
　
コ　そうすると，引用発明の「メモリアレイチップ１０上には，行選択回路１２と列選択回路１３，１４とメモリアレイ１１に所定のメモリ動作をさせるために必要な電圧源を供給するための第１電圧供給線Ｓ１１と，行選択回路１２と列選択回路１３，１４とチップ選択判定回路１７に内部アドレス信号を供給するための第１アドレス信号線Ｓ１２と，書き込みデータに応じた書き込みデータ信号を列選択回路１３，１４に供給するための第１書き込みデータ信号線Ｓ１３と，選択されたメモリセルの記憶情報に応じた読み出しデータ信号を読み出し回路１５から出力するための第１読み出しデータ信号線Ｓ１４と，データコンパレータ１６の比較結果を制御チップ側に出力するための第１比較結果信号線Ｓ１５が設けられ，夫々が対応する第１貫通電極Ｔ１の上面側と電気的に接続され，　制御チップ２０ａ上には，高電圧供給回路２９から出力される電圧源をメモリアレイチップ１０に供給するための第２電圧供給線Ｓ２１と，アドレス入力バッファ２１から出力される内部アドレス信号をメモリアレイチップ１０に供給するための第２アドレス信号線Ｓ２２と，データレジスタ２８から出力される書き込みデータ信号をメモリアレイチップ１０に供給するための第２書き込みデータ信号線Ｓ２３と，メモリアレイチップ１０から受け付けた読み出しデータ信号をデータ入力バッファ２３に供給するための第２読み出しデータ信号線Ｓ２４，メモリアレイチップ１０のデータコンパレータ１６から出力される比較結果をＷＳＭ２７に供給するための第２比較結果信号線Ｓ２５が設けられ，夫々が対応する第２貫通電極Ｔ２の上面側と電気的に接続され，　メモリアレイチップ１０の第１貫通電極Ｔ１と制御チップ２０ａの第２貫通電極Ｔ２は，対応する貫通電極同士が上下に重なって互いに電気的に接続されている」ことは，本願発明の「前記第１のメモリチップと前記第２のメモリチップとの間に延びる複数のシリコン貫通ビアを備え，前記シリコン貫通ビアにより，前記第1のメモリチップが前記第２のメモリチップに，デバイス動作のために必要な信号および電圧を供給すること」に相当する。
　
　したがって，本願発明と引用発明とは，  
　
（一致点）  
　「第１のメモリチップ，および
　第２のメモリチップ
　を含むスタック
　を備えるシステムであって，前記第２のメモリチップが，チップサイズ低減を容易にするように少なくともいくつかの非コア回路が欠如しており，さらに
　前記第１のメモリチップと前記第２のメモリチップとの間に延びる複数のシリコン貫通ビアを備え，前記シリコン貫通ビアにより，前記第1のメモリチップが前記第２のメモリチップに，デバイス動作のために必要な信号および電圧を供給することが容易になるシステム。」  
　である点で一致し，以下の点で相違する。  
　  
（相違点） 
　本願発明は，「前記複数のシリコン貫通ビアは，前記第１のメモリチップのコア回路の領域の縁部に沿って配置されており，　前記複数のシリコン貫通ビアは，前記第２のメモリチップのコア回路の領域の縁部に沿って配置されており，さらに，　前記複数のシリコン貫通ビアは，前記第２のメモリチップの縁部に沿って配置されている」のに対して，引用発明は「シリコン貫通ビア」の形成場所について特定されていない点。 
　 
（２）　判断  
　ア　相違点について 
（ア）　３（１）クによれば，引用例には，「第１貫通電極Ｔ１及び第２貫通電極Ｔ２の配置場所はチップ中央に限定されるものではな」い旨の記載があり，引用発明において，第１，第２の貫通電極がチップ中央でない箇所（チップの周縁部も含まれる）に形成しても良いことが示唆されている。
　
（イ）　また，半導体チップ間を接続する貫通ビアをチップの周縁部に形成することは，以下の周知例１，２にも記載されているように当該技術分野において周知技術である。
　
（ウ）　以上から，貫通ビアの形成箇所についてチップ中央に限定されない引用発明において，貫通ビアをチップの周縁部に形成するという上記周知技術を勘案し，シリコン貫通ビアを第２のメモリチップの縁部であり，第１，第２のメモリチップのコア回路の領域の縁部に配置することは，当業者が容易になし得たことである。 
　 
　ａ　周知例１：特開２００４−３２７４７４号公報 
　本願の優先権主張の日前に国内において頒布された特開２００４−３２７４７４号公報の図２には，以下の記載があると認められる。
　
（ａ）図２から，貫通電極がＤＲＡＭチップ（２０１ａ〜２０１ｃ）の縁部に設けられていることが看取できる。 
　 
　ｂ　周知例２：２００５−２１０１０６号公報 
　本願の優先権主張の日前に国内において頒布された２００５−２１０１０６号公報には，図１とともに，以下の記載がある。
　
（ａ）「【００２０】
  以下，図面を参照し，本発明の実施形態例に基づいて，本発明を更に詳細に説明する。図１は，本発明の半導体装置を斜視図で示している。この半導体装置１００は，ＩＦチップ１０１と，その上に積層された３つの半導体チップ１１０（０）〜１１０（３）とを有し，各
チップ間は，電源線を構成する電源貫通電極１２１と，グランド線を構成するグランド貫通電極１２２と，チップ外信号線を構成する信号貫通電極１２３とによって接続されている。電源貫通電極１２１，グランド貫通電極１２２，及び，信号貫通電極１２３は，それぞれ半導体チップ１１０の周縁部に形成される
　
（ｂ）　図１には，複数のＤＲＡＭが形成された半導体チップ１１０が複数の電源貫通電極１２１，グランド貫通電極１２２，信号貫通電極１２３で接続されており，それら貫通電極が半導体チップ１１０の縁部に形成されていることが看取できる。
　
（３）　判断についてのまとめ  
　以上検討したとおり，本願発明は，周知の技術を勘案し，引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。  
　したがって，本願発明は特許法第２９条第２項の規定により特許を受けることができない。  
　  
第５　むすび  
　以上のとおり，本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから，他の請求項に係る発明について検討するまでもなく，本願は拒絶をすべきものである。 
　 
　よって，結論のとおり審決する。