【事件の表示】
　平成７年特許願第２４４４０２号「パストランジスタ論理回路」拒絶査定に対する審判事件［平成９年４月４日出願公開、特開平９−９３１１８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成７年９月２２日の出願であって、平成１２年９月１１日付で拒絶査定がなされ、これに対し、同年１０月２６日に拒絶査定に対する審判請求がなされるとともに、同年１１月２２日付で手続補正がなされたものである。
　
第２．補正却下の決定
［補正却下の決定の結論］
　　平成１２年１１月２２日付の手続補正を却下する。
　
［理由］
１．補正後の本願発明
　平成１２年１１月２２日付の手続補正は、補正前の特許請求の範囲の請求項１に記載された発明を、
「出力端子を共通に接続した２個のトランジスタの制御端子に相補的な入力信号を印加して、一方をオン、他方をオフにするパストランジスタのペアを、複数、直列あるいは並列に接続することで、論理積演算や論理和演算等を行なう回路を構成し、所望の論理回路を得るようにしたことを特徴とするパストランジスタ論理回路において、
　１つ以上の入力の論理値に基づいた論理演算を、前記パストランジスタを直列あるいは並列に接続した論理回路を用いて行って、ある論理値を出力するまでの経路として定義される論理演算系統を複数形成し、
　これら論理演算系統から得られる、複数の出力をそれぞれ個別に入力する多入力ＣＭＯＳ論理回路を備えたことを特徴とするパストランジスタ論理回路。」
という発明（以下、「補正後の発明」という。）に変更することを含むものである。
　
２．補正の適否
（１）新規事項の有無、補正の目的要件
　上記補正は、「パストランジスタ」に関し、補正前の「入力の論理値に応じて出力がオンオフするパストランジスタ」という構成を「出力端子を共通に接続した２個のトランジスタの制御端子に相補的な入力信号を印加して、一方をオン、他方をオフにするパストランジスタのペア」に変更することにより、パストランジスタの動作及び個数を限定するものである。
　そして、これらの補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるから、上記補正は特許法第１７条の２第３項及び第４項第２号の規定に適合している。
　
（２）独立特許要件
　次に、上記補正後の発明が特許出願の際独立して特許を受けることができるものであるのかどうかについて検討する。
　［補正後の発明］
　上記「１．補正後の本願発明」の項で認定したとおりである。
　
　［引用発明］
　＃１：原審の拒絶理由に引用された特開平７−１６８８７４号公報（以下、「引用例」という。）には、図面とともに以下の事項が記載されている。
　イ．本発明の第一実施形態による電界効果型トランジスタを備える論理回路の構成方法（図１(ａ)、(ｂ)参照）は、
　複数の出力間（図１(ａ)の13、14）で共有可能な部分が存在する時、それらのうち少なくとも一部（図１(ａ)の18）を共有させた既約なBinary-Decision-Diagram（図１(ａ))を構成し、
　上記Diagramの入力の値１で選択される枝（図１(ａ)のＥ２、Ｅ４、Ｅ６）を、Ｎチャネル電界効果型トランジスタによるパストランジスタ（図１(ｂ)のＱ１２、Ｑ１４、Ｑ１６）のソース・ドレイン経路で置き換え、該パストランジスタのゲート端子には上記Diagramの入力の肯定信号(Ａ、Ｂ)を与え、
　上記Diagramの入力の値０で選択される枝（図１(ａ)のＥ１、Ｅ３、Ｅ５）を、Ｎチャネル電界効果型トランジスタによるパストランジスタ（図１(ｂ)のＱ１１、Ｑ１３、Ｑ１５）のソース・ドレイン経路で置き換え、該パストランジスタのゲート端子には上記Diagramの入力の否定信号(ＡＮ、ＢＮ)を与えることによりパストランジスタ回路を構成することを特徴とするものである。（第６欄段落【０００６】）
　
　上記記載及び添付図面ならびにこの分野における技術常識を考慮すると、上記Ｎチャネル電界効果型トランジスタ「Ｑ１１、Ｑ１２」、「Ｑ１３、Ｑ１４」、「Ｑ１５、Ｑ１６」はそれぞれ「Ａ、ＡＮ」または「Ｂ、ＢＮ」という相補的な信号を制御端子に受けて、相補的にオンオフする「パストランジスタのペア」を構成しており、該３組のペアは直列あるいは並列に接続され、第１系統出力（ＡＢＣ）または第２系統出力（Ａ＋ＢＣ）等の論理演算を行う回路を構成している。
　したがって、上記引用例には以下の発明（以下、「引用発明」という。）が記載されている。
「出力端子を共通に接続した２個のトランジスタの制御端子に相補的な入力信号を印加して、一方をオン、他方をオフにするパストランジスタのペアを、複数、直列あるいは並列に接続することで、論理積演算や論理和演算等を行なう回路を構成し、所望の論理回路を得るようにしたことを特徴とするパストランジスタ論理回路において、
　１つ以上の入力の論理値に基づいた論理演算を、前記パストランジスタを直列あるいは並列に接続した論理回路を用いて行って、ある論理値を出力するまでの経路として定義される論理演算系統を複数形成し、
　これら論理演算系統から得られる、複数の出力を備えたことを特徴とするパストランジスタ論理回路。」
　
　＃２．また、例えば特開平１−２５６２１９号公報（以下、「周知例１」という。）には、図面とともに以下の事項が記載されている。
　イ．第１の入力信号（Ｉｎ１）が入力される第１のトランスファ・ゲート（ＴＧ１）と、
　第２の入力信号（Ｉｎ２）が入力される第２のトランスファ・ゲート（ＴＧ２）とを具備し、
　第３の入力信号（Ｉｎ３）およびその反転信号により前記第１のトランスファ・ゲート（ＴＧ１）および第２のトランスファ・ゲート（ＴＧ２）の一方をオン、他方をオフとして、前記第１及び第２のトランスファ・ゲート（ＴＧ１，ＴＧ２）から得られた出力（ｏｕｔ１，ｏｕｔ２）をワイアード・オア接続した１群の回路を基本セル（１）とし、
　該基本セル（１）の出力信号（Ｆ）を他の基本セル（１）の第１および第２のトランスファ・ゲート（ＴＧ１，ＴＧ２）の少なくとも一方に対する入力信号として該基本セル（１）を多段に接続するとともに、最終段にトランスファ・ゲートを含まない通常の論理ゲート（２）を論理素子として配し、該通常の論理ゲート（２）から所望の論理出力を得る如く構成した論理セルを含むことを特徴とする論理回路。（特許請求の範囲）
　
　ロ．第８図は本発明の第７の実施例を示す図で、前記第１図における通常の論理ゲート２として、２入力ＮＡＮＤ回路を用いた例である。
　このように多入力の単純ゲートや複合ゲートとＴＧ回路との組合せで、より複雑な論理回路を構成できる。（５頁左上欄１５〜２０行目）
　
　＃３．また、例えば特開平１−２１６６２２号公報（以下、「周知例２」という。）には、図面とともに以下の事項が記載されている。
　イ．第１の入力信号（Ｉｎ１）が入力される第１のトランスファ・ゲート（ＴＧ１）と、
　第２の入力信号（Ｉｎ２）が入力される第２のトランスファ・ゲート（ＴＧ２）と、
　第３の入力信号（Ｉｎ３）が入力され、該第３の入力信号とその反転信号により前記第１及び第２のトランスファ・ゲート（ＴＧ１，ＴＧ２）の一方をオン、他方をオフとするスイッチング手段（ＳＷ）とを具備し、
　前記第１及び第２のトランスファ・ゲート（ＴＧ１，ＴＧ２）の出力をワイアード・オア接続した１群の回路を基本セル（１）とし、
　該基本セル（１）の出力信号（Ｏｕｔ）を他の基本セル（１）のスイッチング手段（ＳＷ）の第３の入力信号（Ｉｎ３）として、基本セル（１）を多段に接続し、最終段の基本セル（１）の出力信号（Ｏｕｔ）をトランスファ・ゲートを含まない通常の論理ゲート（２）を介して出力するようにして構成した論理セルを含むことを特徴とする論理回路。（特許請求の範囲）
　
　ロ．第６図は本発明の第５の実施例を示す図で、上記第４図のＥＯＲ回路からＩ３を除いた回路の出力２個を、２入力ＮＡＮＤ回路の各入力端子に接続して、６入力複合論地回路を構成した例である。（４頁右上欄１１〜１４行目）
　
　［対比・判断］
　そこで、補正後の発明と引用発明とを対比すると、補正後の発明と引用発明は、
「出力端子を共通に接続した２個のトランジスタの制御端子に相補的な入力信号を印加して、一方をオン、他方をオフにするパストランジスタのペアを、複数、直列あるいは並列に接続することで、論理積演算や論理和演算等を行なう回路を構成し、所望の論理回路を得るようにしたことを特徴とするパストランジスタ論理回路において、
　１つ以上の入力の論理値に基づいた論理演算を、前記パストランジスタを直列あるいは並列に接続した論理回路を用いて行って、ある論理値を出力するまでの経路として定義される論理演算系統を複数形成し、
　これら論理演算系統から得られる、複数の出力を備えたことを特徴とするパストランジスタ論理回路。」
の点で一致し、以下の点で相違する。
＜相違点＞
「パストランジスタ回路」に関し、補正後の発明は「複数の出力をそれぞれ個別に入力する多入力ＣＭＯＳ論理回路を備えた」ものであるのに対し、引用発明は「多入力ＣＭＯＳ論理回路」を備えていない点。
　
　そこで、上記相違点について検討するに、トランスファ・ゲート（補正後の発明のパストランジスタと同じ。）を用いた論理回路において、「論理演算系統を複数形成し、これら論理演算系統から得られる、複数の出力をそれぞれ個別に入力する多入力ＣＭＯＳ論理回路を備える」ことは、例えば上記周知例１または２に開示されているように、単なる慣用手段に過ぎないものであり、このような慣用手段を引用発明に付加して補正後の発明を構成する程度のことは、当業者であれば容易なことである。
　
　以上のとおりであるから、補正後の発明は上記引用文献に記載された発明及び周知例１、２に記載された慣用手段に基づいて容易に発明できたものであり、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
３．結語
　以上のとおり、本件補正は、補正後の発明が独立特許要件を満たしていないので、特許法第１７条の２第５項の規定により準用する特許法第１２６条第４項の規定に違反するから、特許法第１５９条第１項において準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成１２年１１月２２日付の手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、出願当初の明細書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものと認める。
「入力の論理値に応じて出力がオンオフするパストランジスタを、複数、直列あるいは並列に接続することで、論理積演算や論理和演算等を行なう回路を構成し、所望の論理回路を得るようにしたことを特徴とするパストランジスタ論理回路において、
　１つ以上の入力の論理値に基づいた論理演算を、前記パストランジスタを直列あるいは並列に接続した論理回路を用いて行って、ある論理値を出力するまでの経路として定義される論理演算系統を複数形成し、
　これら論理演算系統から得られる、複数の出力をそれぞれ個別に入力する多入力ＣＭＯＳ論理回路を備えたことを特徴とするパストランジスタ論理回路。」
　
２．引用発明
　引用発明は、上記「第２．（２）［引用発明］＃１．」の項で認定したとおりである。
　
３．対比
　そこで、本願発明と引用発明とを対比するに、引用発明の「出力端子を共通に接続した２個のトランジスタの制御端子に相補的な入力信号を印加して、一方をオン、他方をオフにするパストランジスタのペアを、複数、直列あるいは並列に接続することで、論理積演算や論理和演算等を行なう回路」は、本願発明の「入力の論理値に応じて出力がオンオフするパストランジスタを、複数、直列あるいは並列に接続することで、論理積演算や論理和演算等を行なう回路」を構成している。したがって、両者の間に実質的な差異はない。
　
　したがって、本願発明と引用発明は、
「入力の論理値に応じて出力がオンオフするパストランジスタを、複数、直列あるいは並列に接続することで、論理積演算や論理和演算等を行なう回路を構成し、所望の論理回路を得るようにしたことを特徴とするパストランジスタ論理回路において、
　１つ以上の入力の論理値に基づいた論理演算を、前記パストランジスタを直列あるいは並列に接続した論理回路を用いて行って、ある論理値を出力するまでの経路として定義される論理演算系統を複数形成し、
　これら論理演算系統から得られる、複数の出力を備えたことを特徴とするパストランジスタ論理回路。」
の点で一致し、以下の点で相違する。
＜相違点＞
「パストランジスタ回路」に関し、本願発明は「複数の出力をそれぞれ個別に入力する多入力ＣＭＯＳ論理回路を備えた」ものであるのに対し、引用発明は「多入力ＣＭＯＳ論理回路」を備えていない点。
　
４．判断
　そこで、上記相違点について検討するに、トランスファ・ゲート（本願発明のパストランジスタと同じ。）を用いた論理回路において、「論理演算系統を複数形成し、これら論理演算系統から得られる、複数の出力をそれぞれ個別に入力する多入力ＣＭＯＳ論理回路を備える」ことは、例えば上記周知例１または２に開示されているように、単なる慣用手段に過ぎないものであり、このような慣用手段を引用発明に付加して本願発明を構成する程度のことは、当業者であれば容易なことである。
　
５．結語
　以上のとおり、本願発明は、引用例に記載された発明及び周知例１、２に記載された周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。