(57)【要約】【課題】  メモリセルへの誤書き込みが発生しにくい不揮発性半導体メモリを備えた半導体集積回路装置を提供する。【解決手段】  ソース線(CELSRC)に接続された第１の選択トランジスタ(STS)と、ビット線(BL)に接続された第２の選択トランジスタ(STD)と、第１、第２の選択トランジスタ間に直列に接続されたｍ個のメモリセル(MC)と、を具備し、データの書き込み方式を、メモリセル(MC)の位置に応じて変える。【選択図】      図４
2007226897.tif 000002
【特許請求の範囲】
【請求項１】
ソース線と、
前記ソース線に接続された第１の選択トランジスタと、
ビット線と、
前記ビット線に接続された第２の選択トランジスタと、
前記第１、第２の選択トランジスタ間に直列に接続されたｍ個のメモリセルと、を具備し、
データの書き込み方式を、前記メモリセルの位置に応じて変えることを特徴とする半導体集積回路装置。
【請求項２】
前記データの書き込み方式を、前記ソース線側に位置するソース側メモリセル群と、前記ビット線側に位置するドレイン側メモリセル群とで変えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記ソース側メモリセル群と前記ドレイン側メモリセル群とは、前記ソース線から数えてｍ／２番目のメモリセルを境にして分かれることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記ｍ個のメモリセルのうち、前記ソース線に最も近い第１メモリセルに、セルフブースト書き込み方式を用いてデータを書き込み、
前記第１メモリセルのドレイン側に隣接する第２メモリセルから、前記ソース線から数えてｍ／２番めの第ｍ／２メモリセルまでをリバイスト イレーズトエリア セルフブーストｎ（ｎ＝ｓ、ｓは２以上の自然数）書き込み方式を用いて書き込み、
前記ソース線から数えて（ｍ／２）＋１番めの第（ｍ／２）＋１メモリセルから、前記ソース線から数えてｍ番めの第ｍメモリセルまでをリバイスト イレーズトエリア セルフブーストｎ（ｎ＝ｄ、ｄは１以上の自然数、かつ、ｄ＜ｓ）書き込み方式を用いて書き込むことを特徴とする請求項１乃至請求項３いずれか一項に記載の半導体集積回路装置。
【請求項５】
前記第１の選択トランジスタ、前記第２の選択トランジスタ、及び前記第１、第２の選択トランジスタ間に直列に接続されたｍ個のメモリセルは、ＮＡＮＤ型メモリセルユニットを構成することを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に係わり、特に、データの書き換えが可能な不揮発性半導体メモリを備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
近時、デジタルスチルカメラや携帯電話、ＰＤＡ（Personal Digital Assistant）等の携帯電子機器が急速に普及しつつある。携帯電子機器は、画像情報、動画情報、音声情報、及び音楽情報等の情報量が大きい情報を取り扱う。携帯電子機器に利用される記録メディアは、記憶容量が大きいものでなければならない。そのような記録メディアの一例が、データ書き換えが可能な不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリである。ＮＡＮＤ型フラッシュメモリの記憶容量は増大する傾向にある。記憶容量の増大に伴い、データ書き換え（データ消去）の最小単位であるブロックのサイズが増加する傾向にある。
【０００３】
画像情報、動画情報、音声情報、及び音楽情報等は、情報量が大きいばかりのみならず、その保存、及びその読み出しには高速性が要求される。保存や読み出しの高速化の要求から、データ書き込み、及びデータ読み出しの最小単位であるページのサイズも増加する傾向にある。
【０００４】
記憶容量を増やすために、一つのメモリセルに複数ビットのデータを記憶させる多値化技術も普及しつつある。多値化技術を利用したＮＡＮＤ型フラッシュメモリは、メモリセルのしきい値分布幅が非常に狭い。多値ＮＡＮＤ型フラッシュメモリのデータ書き込みは、二値ＮＡＮＤ型フラッシュメモリのデータ書き込みに比較して、よりタイトである。しかも、ページサイズの増加から、一回当たりに読み書きするメモリセルの数は、以前にも増して増える。書き込み非選択のメモリセル、あるいはしきい値をシフトさせないメモリセル（例えば、二値メモリにおいてはデータ“１”のメモリセル、あるいは四値（多値）メモリにおいてはデータ“１１”のメモリセル）への誤書き込みの抑制は、以前にも増して重要性が高まっている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、メモリセルへの誤書き込みが発生しにくい不揮発性半導体メモリを備えた半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る半導体集積回路装置は、ソース線と、前記ソース線に接続された第１の選択トランジスタと、ビット線と、前記ビット線に接続された第２の選択トランジスタと、前記第１、第２の選択トランジスタ間に直列に接続されたｍ個のメモリセルと、を具備し、データの書き込み方式を、前記メモリセルの位置に応じて変える。
【発明の効果】
【０００７】
この発明によれば、メモリセルへの誤書き込みの発生が少ない不揮発性半導体メモリを備えた半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
図１は、この発明の一実施形態に係る半導体集積回路装置の一例を示すブロック図である。一実施形態は、半導体集積回路装置の一例とし、ＮＡＮＤ型フラッシュメモリを示す。
【００１０】
メモリセルアレイ１には、不揮発性半導体メモリセルがマトリクス状に配置される。不揮発性半導体メモリセルの一例は、フラッシュメモリセルである。
【００１１】
カラム制御回路２は、メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う。カラム制御回路２は、メモリセルアレイ１に隣接して設けられる。
【００１２】
ロウ制御回路３は、メモリセルアレイ１のワード線を選択し、消去、書き込み、及び読み出しに必要な電位を印加する。
【００１３】
ソース線制御回路４は、メモリセルアレイ１のソース線を制御する。
【００１４】
Ｐウェル制御回路５は、メモリセルアレイ１が形成されるＰ型セルウェルの電位を制御する。
【００１５】
データ入出力バッファ６は、カラム制御回路２にＩＯ線対ＩＯ、ＩＯｎを介して電気的に接続され、外部のホスト（図示せず）に外部Ｉ／Ｏ線を介して電気的に接続される。データ入出力バッファ６には、例えば、入出力バッファ回路が配置される。データ入出力バッファ６は、書き込みデータの受け取り、読み出しデータの出力、及びアドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ６は、受け取った書き込みデータをＩＯ線対ＩＯ、ＩＯｎを介してカラム制御回路２に送り、また、カラム制御回路２から読み出したデータをＩＯ線対ＩＯ、ＩＯｎを介して受け取る。さらに、メモリセルアレイ１のアドレスを選択するために外部から入力されたアドレスデータを、カラム制御回路２やロウ制御回路３に、ステートマシン８を介して送る。また、外部ホストからのコマンドデータを、コマンドインターフェイス７に送る。
【００１６】
コマンドインターフェイス７は、外部制御信号線を介して外部ホストからの制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータなのか、あるいはコマンドデータなのか、あるいはアドレスデータなのかを判断し、コマンドデータであれば、コマンドデータとしてステートマシン８に転送する。
【００１７】
ステートマシン８は、フラッシュメモリ全体の管理を行う。外部ホストからのコマンドデータを受け、読み出し、書き込み、消去、及びデータの入出力管理を行う。
【００１８】
図２は、図１に示すメモリセルアレイ１の一例を示す図である。
【００１９】
図２に示すように、メモリセルアレイ１は複数のブロック、例えば、１０２４個のブロックBLOCK0〜BLOCK1023に分割される。ブロックは、消去の最小単位である。各ブロックBLOCKiは複数のＮＡＮＤ型メモリセルユニット、例えば、３３７９２個のＮＡＮＤ型メモリセルユニットを含む。この例では、各ＮＡＮＤ型メモリセルユニットは２つの選択トランジスタＳＴＤ、ＳＴＳと、これらの間に、直列に接続された複数のメモリセルＭ（本例では３２個）を含む。メモリセルＭは、２以上のデータをしきい値レベルに応じて記憶可能なメモリセルである。
【００２０】
ＮＡＮＤ型メモリセルユニットの一端は選択ゲート線ＳＧＤに繋がる選択トランジスタＳＴＤを介してビット線ＢＬに接続され、その他端は選択ゲート線ＳＧＳに繋がる選択ゲートＳＴＳを介して共通ソース線ＣＥＬＳＲＣに接続される。各メモリセルＭはワード線ＷＬに繋がる。０から数えて偶数番目のビット線ＢＬｅと、奇数番目のビット線ＢＬｏとは、互いに独立してデータの書き込みと読み出しとが行われる。１本のワード線ＷＬに繋がる３３７９２個のメモリセルのうち、例えば、ビット線ＢＬｅに接続される１６８９６個のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。各メモリセルＭが記憶する１ビットのデータが１６８９６個のメモリセル分集まって、ページという単位を構成する。ページは、読み出しや書き込みの最小単位であり、Ｉ／Ｏピン数が８の時、ページ長は２１１２バイトと表現される。１つのメモリセルＭで２ビットのデータを記憶する場合、１６８９６個のメモリセルは２ページ分のデータを記憶する。同様に、ビット線ＢＬｏに接続される１６８９６個のメモリセルで別の２ページが構成され、ページ内のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。
【００２１】
次に、一実施形態係る半導体集積回路装置の動作例を説明する。
【００２２】
一実施形態に係る半導体集積回路装置の消去動作、読み出し動作は、従来知られている動作を使用することができる。従って、本明細書においては、書き込み動作のみを説明する。
【００２３】
図３、及び図４は、この発明の一実施形態に係る半導体集積回路装置の書き込み方式を示す図である。図３はメモリセルアレイを示した図、図４はメモリセルアレイ内のブロックを示した図である。図５は、ＮＡＮＤ型メモリセルユニットのビット線方向に沿った断面図である。
【００２４】
図３〜図５に示すように、一実施形態に係る半導体集積回路装置は、データの書き込み方式を、メモリセルの位置に応じて変える。本例では、データの書き込み方式を、例えば、ソース線側に位置するソース側メモリセル群と、ビット線側に位置するドレイン側メモリセル群とで変える。ソース側メモリセル群とドレイン側メモリセル群の境界の一例は、直列接続されたｍ個のメモリセル群の中間である。本例では、ソース線から数えてｍ／２番目までのメモリセル群がソース線側メモリセル群となり、（ｍ／２）＋１番目のメモリセルからｍ番目までのメモリセル群がドレイン側メモリセル群となる。本例では、ソース線とビット線との間に直列に接続されるメモリセルの数ｍを、仮に、３２個とする。
【００２５】
一実施形態は、ソース側メモリセル群の書き込み方式に、セルフブースト（Ｓｅｌｆ Ｂｏｏｓｔ：ＳＢ）書き込み方式と、リバイスト イレーズトエリア セルフブーストｎ（Ｒｅｖｉｓｅｄ Ｅｒａｓｅｄ Ａｒｅａ Ｓｅｌｆ Ｂｏｏｓｔ ｎ：ＲＥＡＳＢｎ）書き込み方式とを用いる。ＳＢ書き込み方式は、例えば、ソース線に最も近いメモリセル、即ち、ワード線ＷＬ１に接続されたメモリセル（ｍ＝１）の書き込みに用い、ＲＥＡＳＢｎ書き込み方式は、ワード線ＷＬ２〜ＷＬ（ｍ／２）に接続されたメモリセル（ｍ＝２〜１６）の書き込みに用いる。ソース側メモリセル群におけるＲＥＡＳＢｎ書き込み方式は、ｎ＝２以上の自然数であり、本例ではｎ＝２である。
【００２６】
対して、ドレイン側メモリセル群の書き込み方式には、ＲＥＡＳＢｎ書き込み方式を用いるが、ｎ＝１である。ｎ＝１のＲＥＡＳＢｎ書き込み方式は、一般的にはｎを省略してＲＥＡＳＢ書き込み方式と呼ばれる。このＲＥＡＳＢ書き込み方式は、ワード線ＷＬ（（ｍ／２）＋１）〜ＷＬｍに接続されたメモリセル（ｍ＝１７〜３２）の書き込みに用いる。
【００２７】
次に、本例で用いられるＳＢ書き込み方式、ＲＥＡＳＢｎ書き込み方式、ＲＥＡＳＢ書き込み方式について説明する。なお、データは、最もソース線に近いメモリセルからビット線に近いメモリセルに向かって順に書き込まれる。
【００２８】
＜ＳＢ書き込み方式＞
（１）ビット線の電位設定
データの書き込みは、書き込みデータに応じたビット線の電位設定から始まる。
【００２９】
ＮＡＮＤ型フラッシュメモリでは、メモリセルにデータ“１”を書き込むときには、ビット線の電位を、例えば、内部電源電位Ｖｄｄとする。メモリセルにデータ“０”を書き込むときには、ビット線の電位を、例えば、接地電位Ｖｓｓとする。
【００３０】
ビット線の電位がＶｄｄのとき、浮遊ゲートＦＧへの電子の注入は抑制され、メモリセルのしきい値は消去状態を維持する。二値メモリの場合の消去状態のデータは“１”であり、多値メモリ、例えば、四値メモリの場合の消去状態のデータは“１１”である。
【００３１】
ビット線の電位がＶｓｓのとき、浮遊ゲートＦＧに対して電子が注入され、メモリセルのしきい値は消去状態のしきい値から高い方向にシフトする。二値メモリの場合には、データは“０”にシフトされ、多値メモリ、例えば、四値メモリの場合には、データは“０１”、又は“１０”、又は“００”にシフトされる。
【００３２】
（２）ビット線電位のチャネル転送
ビット線電位を設定した後、設定したビット線電位を選択したブロックのＮＡＮＤ型メモリセルユニットのチャネルに転送する。まず、選択したブロックのドレイン側選択ゲート線ＳＧＤに電位Ｖｓｇを印加し、ドレイン側選択トランジスタＳＴＤを導通させる。選択したブロックのソース側選択ゲート線ＳＧＳ、及び非選択ブロックのドレイン側、ソース側選択ゲート線ＳＧＤ、ＳＧＳには０Ｖ（＝Ｖｓｓ）を印加する。選択したブロックのソース側選択トランジスタＳＧＳ、非選択ブロックのドレイン側、ソース側選択トランジスタＳＧＤ、ＳＧＳはカットオフする。ビット線ＢＬの電位Ｖｄｄ、又は電位Ｖｓｓは、選択したブロックのＮＡＮＤ型メモリセルユニットのチャネルに転送される。
【００３３】
（３）ドレイン側選択ゲート線の電位制御
ビット線電位をチャネルに転送した後、ドレイン側選択ゲート線ＳＧＤの電位を制御する。具体的には、選択したブロックのドレイン側選択ゲート線ＳＧＤの電位を、電位Ｖｓｇから電位Ｖｓｇｄに下げる。電位Ｖｓｇｄは、ビット線電位が電位Ｖｄｄであるときにはドレイン側選択トランジスタＳＴＤがカットオフし、電位Ｖｓｓであるときには導通する電位である。チャネルに電位Ｖｄｄが転送されたＮＡＮＤ型メモリセルユニットにおいてはチャネルが電気的に浮遊な状態となる。
【００３４】
（４）ワード線の電位制御〜データ書き込み
ドレイン側選択ゲート線ＳＧＤの電位を制御した後、ワード線の電位を制御し、選択したメモリセルに対してデータを書き込む。具体的には、図６に示すように、選択したセル（Ｓｅｌｅｃｔｅｄ）の制御ゲートに繋がるワード線の電位を書き込み電位Ｖｐｇｍに上昇させ、非選択セル（Ｕｎｓｅｌｅｃｔ）の制御ゲートに繋がるワード線の電位を中間電位Ｖｐａｓｓに上昇させる。チャネルに電位Ｖｄｄが転送されたＮＡＮＤ型メモリセルユニットにおいてはチャネルが電気的に浮遊な状態であるから、チャネルはワード線と容量結合する。チャネルの電位は電位Ｖｄｄから電位Ｖｂｏｏｓｔに上昇する。チャネルの電位が電位Ｖｂｏｏｓｔに上昇することで、データ“１”を書き込む場合（しきい値を維持する）には、ワード線とチャネルとの電位差が小さく抑えられ、浮遊ゲートへの電子の注入が抑制される。データ“０”を書き込む場合（しきい値をシフトする）には、チャネルが電気的に浮遊な状態ではないからチャネルの電位は電位Ｖｓｓを維持する。ワード線とチャネルとの電位差は大きくなるので、電子が浮遊ゲートに注入される。
【００３５】
ＳＢ書き込み方式においては、チャネルに電位Ｖｄｄが転送されたＮＡＮＤ型メモリセルユニットのチャネルを電気的に浮遊な状態とし、容量結合を利用してチャネルの電位を電位Ｖｄｄから電位Ｖｂｏｏｓｔに上昇させる。これにより、しきい値を維持するメモリセルの浮遊ゲートに対する電子の注入が抑制される。もちろん、ワード線の電位Ｖｐｇｍと電位Ｖｂｏｏｓｔとの電位差は小さくなるので、電子が誤って注入される可能性も低い。電子が誤って注入される現象を、本明細書ではデータ“０”誤書き込みと呼ぶ。
【００３６】
しかし、ＳＢ書き込み方式は、チャネルの電位が上昇し難くなる状態になり易い、という事情がある。例えば、図６に示すように、ソース側に存在する書き込み済みセルの浮遊ゲートに電子ｅ-が注入されていると、浮遊ゲート自体の電位が低い。チャネルのうち、電子ｅ-が注入された浮遊ゲート下の部分は電位が低くなる。チャネルに電位が低い部分が存在すると、電位が低い部分が無い場合に比較して、チャネルの電位は上昇し難くなる。チャネルの電位が上昇し難くなる状態は、データ書き込みがドレイン側のメモリセルに近づくほど発生しやすい。チャネルの電位が上昇し難くなると、上記データ“０”誤書き込みが発生する可能性がでてくる。この可能性は、メモリセルの形状や構造にも依存するが、ソース線とビット線との間に直列に接続されるメモリセルの数が多くなるほど高まる。例えば、ソース線とビット線との間に直列に接続されるメモリセルの数が３２個以上の場合である。この場合の、ワーストケースは、ワード線ＷＬ１〜ＷＬ３１に繋がるメモリセルの全てにデータ“０”が書き込まれ、最もドレイン側にあるワード線ＷＬ３２に繋がるメモリセルのみにデータ“１”を書き込むケースである。
【００３７】
そこで、本例では、ＳＢ書き込み方式は、最もソース線側に位置するメモリセルに対するデータ書き込みのみに用いる。
【００３８】
＜ＲＥＡＳＢｎ書き込み方式＞
ＲＥＡＳＢｎ書き込み方式の説明に先立ち、イレーズトエリア セルフブースト（Ｅｒａｓｅｄ Ａｒｅａ Ｓｅｌｆ Ｂｏｏｓｔ：ＥＡＳＢ）書き込み方式を説明する。
【００３９】
ＥＡＳＢ書き込み方式は、ＳＢ書き込み方式の欄で説明したチャネルの電位が上昇し難くなる状態になり易い、という事情を解消した書き込み方式である。
【００４０】
ＥＡＳＢ書き込み方式は、（１）〜（３）までの動作は、ＳＢ書き込み方式と同様である。異なるところは、（４）ワード線の電位制御〜データ書き込みのときに、選択したセルから見てソース側に隣接するセルの制御ゲートに、例えば、図７に示すように、０Ｖを与え、このセルをカットオフさせる。ソース側に隣接するセルがカットオフするから、選択したセルよりもソース側にあるセル（書き込み済みセル）のチャネルの電位の影響は受けない。従って、上記チャネルの電位が上昇し難くなる状態になり易い、という事情を解消できる。
【００４１】
しかし、ＥＡＳＢ書き込み方式は、選択したセルのデータ“１”を維持するために、チャネルの電位をＶｂｏｏｓｔに上昇させると、ソース側に隣接するセルにおいては、その浮遊ゲート下の基板領域（セルＰウェル）と、そのＮ型ドレイン領域との間に大きな電位差が生ずる。ソース側に隣接するセルのＮ型ドレイン領域は、選択したセルのＮ型ソース領域と共通であるためである。ソース側に隣接するセルの浮遊ゲートに電子が注入されていた場合、その浮遊ゲートの下の基板領域（セルＰウェル）の電位は低くなる。選択したセルにデータ“１”を書き込むときには、選択したセルのチャネルが電位Ｖｂｏｏｓｔに上昇するから、ソース側に隣接するセルのＮ型ドレイン領域の電位は高くなる。上記電位差は非常に大きくなる。ソース側に隣接するセルの制御ゲートには０Ｖが印加されているから、基板領域（セルＰウェル）とＮ型ドレイン領域との間には非常に強い電界が生ずる。強い電界が生ずると、図７に示すように、Ｎ型ドレイン領域から基板領域（セルＰウェル）に向かって電荷がリークし、選択したセルのチャネルの電位は電位Ｖｂｏｏｓｔから下がる。この現象をゲート インデュースト ドレイン リークエッジ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ：ＧＩＤＬ）と呼ぶ。ＧＩＤＬが発生すると、電位Ｖｂｏｏｓｔが下がるので、選択したセルにデータ“０”誤書き込みが発生する可能性がある。
【００４２】
そこで、選択したセルから見てソース側に隣接するセルの制御ゲートに、０Ｖ（＝Ｖｓｓ）ではなく、０Ｖよりも高く、電位Ｖｐａｓｓ未満の電位Ｖｎを与える。電位Ｖｎの一例は、Ｖｓｓ＜Ｖｎ≦Ｖｐａｓｓ／２である。ソース側に隣接するセルの制御ゲートに、電位Ｖｎを与えることで、制御ゲートに０Ｖを与える場合に比較すれば、基板領域（セルＰウェル）とＮ型ドレイン領域との間の電界は緩和される。電界が緩和される結果、ＧＩＤＬが発生する可能性は減る。ＧＩＤＬが発生する可能性が減れば、選択したセルへのデータ“０”誤書き込みが発生する可能性は、ＥＡＳＢ書き込み方式に比較して小さくなる。このような書き込み方式を、改良されたＥＡＳＢ書き込み方式（リバイスト イレーズトエリア セルフブースト（Ｒｅｖｉｓｅｄ Ｅｒａｓｅｄ Ａｒｅａ Ｓｅｌｆ Ｂｏｏｓｔ：ＲＥＡＳＢ））と呼ぶ。
【００４３】
電位Ｖｎを制御ゲートに与えるセルは１つ以上であれば良い。電位Ｖｎを与えるセルが１つの場合には、選択したセルから見てソース側に隣接するセルの制御ゲートに電位Ｖ１（ｎ＝１）を与え、電位Ｖ１が与えられたセルから見てソース側に隣接するセルの制御ゲートに０Ｖを与える。電位Ｖｎを与えるセルが１つの場合には、単にＲＥＡＳＢ書き込み方式と呼ばれることもある。
【００４４】
電位Ｖｎを制御ゲートに与えるセルが２以上の場合には、ＲＥＡＳＢｎ書き込み方式と呼ぶ。本例では、末尾のｎが電位Ｖｎを与えるセルの数を示す。電位Ｖｎを与えるセルを２以上とする場合の利点を以下に示す。
【００４５】
電位Ｖｎを制御ゲートに与えるセルが１の場合には、微細化が進展し、ビット線方向に沿ったメモリセル間のピッチが狭くなると、ＧＩＤＬの発生を充分に抑制できない場合がある。例えば、図８に示すように、電位Ｖｎを制御ゲートに与えるセルの浮遊ゲートに電子が注入されていないとき（データ“１”を維持）、この浮遊ゲートが、選択したセルの浮遊ゲートと容量結合し、浮遊ゲートの電位が上昇する。電位が上昇した浮遊ゲート下のチャネルは、電位が上昇する。さらに、０Ｖを制御ゲートに与えるセルに電子が注入されていると、この浮遊ゲート下の基板領域（セルＰウェル）の電位は低くなるから、このセルのＮ型ドレイン領域と基板領域（セルＰウェル）との電位差が大きくなり、ＧＩＤＬが発生する。
【００４６】
また、図９に示すように、電位Ｖｎが与えられるセルが深く書き込まれていた場合、即ち、浮遊ゲートに多くの電子ｅ--が注入されていた場合に、電位Ｖｎが与えられるセルが導通する可能性がある。選択したセルがデータ“１”を維持する場合には、選択したセルのチャネルの電位、及びそのＮ型ソース領域の電位は、電位Ｖｂｏｏｓｔとなる。選択したセルのＮ型ソース領域は、そのソース側に隣接するセルのＮ型ドレイン領域と共通である。ソース側に隣接するセルが導通すると、選択したセルのＮ型ソース領域に電流が流れる。即ち、選択したセルのＮ型ソース領域を電子が移動する。電子が移動すると、例えば、なだれ現象（アバランシェ）が起こるので、選択したセルのＮ型ソース領域には多くの電子が発生する。発生した電子は、選択したセルのゲート電位Ｖｐｇｍに引かれるので、発生した電子の一部は選択したセルの浮遊ゲートに注入される。この現象を、ソースサイド インジェクション（Ｓｏｕｒｃｅ Ｓｉｄｅ Ｉｎｊｅｃｔｉｏｎ：ＳＳＩ）と呼ぶ。ＳＳＩの発生は、データ“０”誤書き込みの発生である。
【００４７】
ＲＥＡＳＢ書き込み方式における（ｎ＝１）ＧＩＤＬ、及びＳＳＩはとても小さいので、現状の二値メモリや四値メモリにおいては、まだ問題は無い。しかし、今後、メモリセルの微細化や、多値化の進展、あるいは低電圧動作化を考慮すると、ＧＩＤＬ、ＳＳＩによるしきい値シフトは無視できなくなる可能性がある。
【００４８】
ＳＳＩを抑えるには、選択したセルのソース側に隣接するセルのＮ型ドレイン領域〜Ｎ型ソース領域との間の電位差を小さくすれば良い。そこで、図１０に示すように、電位Ｖｎを与えるセルを２つ以上設定する。２つ以上設定されるＶｎの一例は、電位Ｖｐａｓｓ／２以下電位Ｖｓｓ以上の間に設定される。具体的な設定の一例は、Ｖ１≦Ｖ２≦Ｖ３≦…≦Ｖｎ≦Ｖpass／２である。図１０に示す例では、電位Ｖｎを与えるセルが３つあり、電位はＶ１≦Ｖ２≦Ｖｎである。
【００４９】
しかし、電位Ｖｎを与えるセルを２つ以上設定すると、図１１に示すように、ＳＢ書き込み方式と同様に、書き込み済みのメモセルの浮遊ゲートの電位の影響をチャネルが受けることがあり、電位Ｖｂｏｏｓｔが上昇し難くなる。この可能性は、書き込みがドレイン側に進むにつれて高まる。
【００５０】
以上の事項を考慮して、一実施形態に係る半導体集積回路装置は、上述の通り、ＳＢ書き込み方式を、最もソース線側に位置するメモリセル、本例ではワード線ＷＬ１に繋がるメモリセルに対するデータ書き込みに用いる。これにより、ＳＢ書き込み方式を用いた際に生ずる電位Ｖｂｏｏｓｔが上昇し難くなる、という事情を解消する。
【００５１】
さらに、一実施形態に係る半導体集積回路装置は、ＲＥＡＳＢｎ（ｎ＝２以上の自然数）書き込み方式を、ＳＢ書き込み方式を用いるセルのドレイン側に隣接するセルからＮＡＮＤ型メモリセルユニットのソース側中間に位置するセルまで、本例ではワード線ＷＬ２に繋がるメモリセルからワード線ＷＬ１６（ｍ／２、ｍ＝３２）に繋がるメモリセルに対するデータ書き込みに用いる。これにより、ＥＡＳＢ書き込み方式や、ＲＥＡＳＢ書き込み方式を用いた際に生ずるＧＩＤＬが発生する確率、及びＳＳＩが発生する確率を抑える。
【００５２】
さらに、一実施形態に係る半導体集積回路装置は、ＲＥＡＳＢ書き込み方式（ＲＥＡＳＢｎ（ｎ＝１））を、ＮＡＮＤ型メモリセルユニットのドレイン側中間に位置するセルから最もビット線側に位置するメモリセルまで、本例ではワード線ＷＬ１７（（ｍ／２）＋１、ｍ＝３２）に繋がるメモリセルからワード線ＷＬ３２に繋がるメモリセルに対するデータ書き込みに用いる。これにより、ＲＥＡＳＢｎ（ｎ＝２以上の自然数）書き込み方式を用いた際に生ずる電位Ｖｂｏｏｓｔが上昇し難くなる事情が発生する確率を抑える。
【００５３】
図１２に、一実施形態に係る半導体集積回路装置の選択セルと、セルの制御ゲートに印加される電圧との関係の具体的な一例を示しておく。
【００５４】
一実施形態に係る半導体集積回路装置によれば、ＮＡＮＤ型メモリセルユニット内のメモリセルの位置に応じて書き込み方式を変える。これにより、ＮＡＮＤ型メモリセルユニット内の全てのメモリセルに対して同じ書き込み方式を用いる場合に比較して、誤書き込みが発生する確率を低減できる。従って、一実施形態によれば、メモリセルへの誤書き込みの発生が少ない不揮発性半導体メモリを備えた半導体集積回路装置を提供できる。
【００５５】
以上、この発明を一実施形態により説明したが、この発明の実施形態は上記一実施形態が唯一のものではない。さらに、この発明は上記一実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。例えば、一実施形態は、例えば、図４や図１２に示したように、ドレイン側メモリセル群にＲＥＡＳＢ（ＲＥＡＳＢｎ（ｎ＝１））書き込み方式を用い、ソース側メモリセル群にＲＥＡＳＢｎ（ｎ＝２以上の自然数）書き込み方式を用いた。しかし、これに限られるものではない。例えば、ドレイン側メモリセル群における電位Ｖｎを与えるメモリセルの数は、ソース側メモリセル群における電位Ｖｎを与えるメモリセルの数より少なければ良い。具体的には、ドレイン側メモリセル群における電位Ｖｎを与えるメモリセルの数を“ｄ、ｄは１以上の自然数”、ソース側メモリセル群における電位Ｖｎを与えるメモリセルの数を“ｓ、ｓは２以上の自然数”としたとき、“ｄ＜ｓ”としても良い。
【００５６】
また、一実施形態は種々の段階の発明を含んでおり、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【００５７】
また、一実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＮＡＮＤ型フラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【００５８】
【図１】図１はこの発明の一実施形態に係る半導体集積回路装置の一例を示すブロック図
【図２】図２は図１に示すメモリセルアレイの一例を示す図
【図３】図３はこの発明の一実施形態に係る半導体集積回路装置の書き込み方式を示したメモリセルアレイの平面図
【図４】図４はこの発明の一実施形態に係る半導体集積回路装置の書き込み方式を示したブロックの平面図
【図５】図５はこの発明の一実施形態に係る半導体集積回路装置の書き込み方式を示したＮＡＮＤ型メモリセルユニットの断面図
【図６】図６はセルフブースト書き込み方式を示したＮＡＮＤ型メモリセルユニットの断面図
【図７】図７はイレーズトエリア セルフブースト書き込み方式を示したＮＡＮＤ型メモリセルユニットの断面図
【図８】図８はリバイスト イレーズトエリア セルフブースト書き込み方式を示したＮＡＮＤ型メモリセルユニットの断面図
【図９】図９はリバイスト イレーズトエリア セルフブースト書き込み方式を示したＮＡＮＤ型メモリセルユニットの断面図
【図１０】図１０はリバイスト イレーズトエリア セルフブーストｎ（ｎ＝２以上の自然数）書き込み方式を示したＮＡＮＤ型メモリセルユニットの断面図
【図１１】図１１はリバイスト イレーズトエリア セルフブーストｎ（ｎ＝２以上の自然数）書き込み方式を示したＮＡＮＤ型メモリセルユニットの断面図
【図１２】図１２はこの発明の一実施形態に係る半導体集積回路装置の選択セルとセルの制御ゲートに印加される電圧との関係の一例を示す図
【符号の説明】
【００５９】
ＣＥＬＳＲＣ…ソース線、ＳＴＳ…ソース側選択トランジスタ、ＢＬ…ビット線、ＳＴＤ…ドレイン側選択トランジスタ、ＭＣ…メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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