【事件の表示】
　特願２０１２−５３１９４３「信号処理回路、インバータ回路、バッファ回路、レベルシフタ、フリップフロップ、ドライバ回路、表示装置」拒絶査定不服審判事件〔平成２４年　３月　８日国際公開、ＷＯ２０１２／０２９８７２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
　本願は、２０１１年８月３１日（優先権主張２０１０年９月２日、日本国）を国際出願日とする出願であって、原審において平成２５年２月２７日付けで手続補正され、同年８月１５日付けで拒絶理由が通知され、同年１０月１６日付けで手続補正されたが、同年１１月１８日付けで拒絶査定がなされ、これに対し、平成２６年２月２０日に拒絶査定不服の審判が請求されるとともに、同日付けで手続補正されたものである。
 　 
第２　補正却下の決定 
［補正却下の決定の結論］
　平成２６年２月２０日付けの手続補正を却下する。 
　
［理由］ 
１．本願発明と補正後の発明 
　上記手続補正（以下「本件補正」という。）は本件補正前の平成２５年１０月１６日付けで手続補正された特許請求の範囲の請求項３に記載された 
　
　「【請求項１】
　第１および第２入力端子と、出力端子と、ブートストラップ容量を含み、第２入力端子および出力端子に接続される第１出力部と、上記第１入力端子並びに第１電源および出力端子に接続される第２出力部と、上記第１入力端子に接続され、上記ブートストラップ容量の電荷を制御する電荷制御部とを備え、
　上記電荷制御部と第１出力部とが、両者間を電気的に接続あるいは遮断する中継部を介して接続され、上記電荷制御部には、第２電源に接続する抵抗が設けられ、
　上記第１出力部に、制御電極および一方の導通電極がブートストラップ容量を介して接続され、かつ他方の導通電極が第２入力端子に接続されるとともに、上記一方の導通電極が出力端子に接続される第１トランジスタを含み、
　上記第２出力部に、一方の導通電極が第１電源に接続されるとともに、他方の導通電極が出力端子に接続され、かつ制御電極が第１入力端子に接続される第２トランジスタを含み、
　上記電荷制御部に、一方の導通電極が第１電源に接続されるとともに、他方の導通電極が上記抵抗を介して第２電源に接続され、かつ制御電極が第１入力端子に接続される第３トランジスタを含み、
　上記中継部に、一方の導通電極が第１トランジスタの制御端子に接続されるとともに、他方の導通電極が第３トランジスタの他方の導通電極に接続され、かつ制御電極が第２電源に接続された第４トランジスタを含み、
　上記抵抗が、各トランジスタのチャネルを構成する材料で形成されている信号処理回路。
　　【請求項２】（略）
　　【請求項３】
　第２入力端子には、第２電源からの信号が入力される請求項１記載の信号処理回路。」
　
という発明（以下「本願発明」という。）を、 
　
　「【請求項１】
　第１および第２入力端子と、出力端子と、ブートストラップ容量を含み、第２入力端子および出力端子に接続される第１出力部と、上記第１入力端子並びに第１電源および出力端子に接続される第２出力部と、上記第１入力端子に接続され、上記ブートストラップ容量の電荷を制御する電荷制御部とを備え、
　上記電荷制御部と第１出力部とが、両者間を電気的に接続あるいは遮断する中継部を介して接続され、上記電荷制御部には、第２電源に接続する抵抗が設けられ、
　上記第１出力部に、制御電極および一方の導通電極がブートストラップ容量を介して接続され、かつ他方の導通電極が第２入力端子に接続されるとともに、上記一方の導通電極が出力端子に接続される第１トランジスタを含み、
　上記第２出力部に、一方の導通電極が第１電源に接続されるとともに、他方の導通電極が出力端子に接続され、かつ制御電極が第１入力端子に接続される第２トランジスタを含み、
　上記電荷制御部に、一方の導通電極が第１電源に接続されるとともに、他方の導通電極が上記抵抗を介して第２電源に接続され、かつ制御電極が第１入力端子に接続される第３トランジスタを含み、
　上記中継部に、一方の導通電極が第１トランジスタの制御端子に接続されるとともに、他方の導通電極が第３トランジスタの他方の導通電極に接続され、かつ制御電極が第２電源に接続された第４トランジスタを含み、
　上記抵抗が、各トランジスタのチャネルを構成する材料で形成され、
　上記ブートストラップ容量の一方の電極が各トランジスタのチャネルを構成する材料で形成されている信号処理回路。
　　【請求項２】（略）
　　【請求項３】
　第２入力端子には、第２電源からの信号が入力される請求項１記載の信号処理回路。」
　
という発明（以下「補正後の発明」という。）に変更することを含むものである。 
　
２．新規事項の有無、シフト補正、補正の目的要件について 
　本件補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内において、補正前の特許請求の範囲の請求項３が引用する請求項１に記載された、「ブートストラップ容量」に関し、「上記ブートストラップ容量の一方の電極が各トランジスタのチャネルを構成する材料で形成され」と限定して、特許請求の範囲を減縮するものであるから、特許法第１７条の２第３項及び第４項の規定に適合するとともに、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
３．独立特許要件について 
　本件補正は特許請求の範囲の減縮を目的とするものであるから、上記補正後の発明が特許出願の際独立して特許を受けることができるものであるのかどうか（特許法第１７条の２第６項で準用する同法第１２６条第７項の規定に適合するかどうか）について以下に検討する。 
　
（１）補正後の発明 
　上記「１．本願発明と補正後の発明」の項で補正後の発明として認定したとおりである。 
　
（２）引用発明及び周知技術
Ａ　原審の拒絶理由に引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００９−７７２０８号公報（平成２１年４月９日公開、以下「引用例１」という。）には、図面とともに以下の事項が記載されている。 
　
イ．「【０００１】
　本発明は、電圧レベルシフト機能を有するインタフェース回路と、このインタフェース回路を搭載した半導体集積回路や表示装置に関する。」（９頁）
　
ロ．「【０２９６】
　＜バッファ能力を加味した全体構成：第３実施形態＞
　図１６〜図１６Ｃは、レベルシフト機能にバッファ能力を加味したインタフェース部１３０の第３実施形態を説明する図である。ここで、図１６および図１６Ａは回路構成を示し、図１６Ｂおよび図１６Ｃは動作を説明するタイミングチャートである。単一チャネルの側面では、第３実施形態のインタフェース部１３０Ｃｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたものであり、第３実施形態のインタフェース部１３０Ｃｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたものである。
【０２９７】
　第３実施形態のインタフェース部１３０Ｃｐ／１３０Ｃｎは、第１実施形態のインタフェース部１３０Ａｐ／１３０Ａｎをベースにして、バッファ部１６０のトランジスタ５１４ｐ／５１４ｎのゲート−ソース間に容量素子を接続してブートストラップ回路を構成するとともに、トランジスタ５１４ｐ／５１４ｎのゲートにスイッチトランジスタを介してトランジスタ５１２ｐ／５１２ｎのゲートとは逆論理のパルス信号を供給してトランジスタ５１４ｐ／５１４ｎをオンさせるようにした点に特徴を有する。
【０２９８】
　第１実施形態のインタフェース部１３０Ｃｐ／１３０Ｃｎでは、出力ノードND_OUTを確実に負電源電圧Ｖss_b／正電源電圧Ｖdd_bとするに当たり、相補信号生成部５０１ｐ／５０１ｎと出力バッファ５１０ｐ／５１０ｎへの電源供給幅を別にすることで、相補信号生成部５０１ｐ／５０１ｎの出力振幅を出力バッファ５１０ｐ／５１０ｎが確実に相補動作をするように、出力バッファ５１０ｐ／５１０ｎの出力振幅よりもある程度（先述のように閾値電圧分）大きくして、最終出力段における貫通電流による電圧降下（ロス）を無くし、最大振幅での出力と低消費電力化を図っていた。このため、負電源／正電源を“Ｖss_a，Ｖss_b”／“Ｖdd_a，Ｖdd_b”の２系統持つ必要がある難点がある。
【０２９９】
　これに対して、第３実施形態のインタフェース部１３０Ｃｐ／１３０Ｃｎでは、ブートストラップ機能により出力バッファ５１０ｐ／５１０ｎが確実に相補動作をするようにすることで、負電源／正電源をＶss_a／Ｖdd_aの１系統としつつ、最終出力段における貫通電流による電圧降下（ロス）を無くし、最大振幅での出力と低消費電力化を図る。
【０３００】
　具体的には、ブートストラップ用の容量素子５２２（容量値Ｃap）が、トランジスタ５１４ｐ／５１４ｎのゲート（ノードND_D）とソースとの間に接続されており、トランジスタ５１４ｐ／５１４ｎとともにブートストラップ回路５２０ｐ／５２０ｎを構成している。容量素子５２２は、トランジスタ５１４ｐ／５１４ｎのゲートとソースとの間に形成される寄生容量を利用してもよいが、ブートストラップ機能の効果をより高めるべく、積極的に補完容量として追加するのがよい。」（４６頁）
　
ハ．「【０３４０】
　＜バッファ能力を加味した全体構成：第７実施形態＞
　図２０〜図２０Ｃは、レベルシフト機能にバッファ能力を加味したインタフェース部１３０の第７実施形態を説明する図である。ここで、図２０および図２０Ａは回路構成を示す。図２０Ｂおよび図２０Ｃは動作を説明するタイミングチャートである。単一チャネルの側面では、第７実施形態のインタフェース部１３０Ｇｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたものであり、第７実施形態のインタフェース部１３０Ｇｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたものである。
【０３４１】
　図２０Ｂおよび図２０Ｃに示すように、動作タイミングとしては、第５実施形態に対して、パルス信号inが直接に論理反転部５００ｐ／５００ｎや出力バッファ５１０ｐ／５１０ｎのトランジスタ５１２ｐ／５１２ｎに入力されるのでノードND_Bの動作を割愛して考えればよい。また、バッファ部１６０ｐ／１６０ｎが反転型となる点を考慮すればよい。
【０３４２】
　第７実施形態のインタフェース部１３０Ｇｐ／１３０Ｇｎは、第４実施形態のインタフェース部１３０Ｄｐ／１３０Ｄｎをベースにして、レベル変換部１４０ｐ／１４０ｎに加えて論理反転部１５０ｐ／１５０ｎをも取り外している点に特徴を有する。
【０３４３】
　第４実施形態では、比較的低振幅のパルス信号INをレベル変換部１４０ｐ／１４０ｎで比較的高振幅のパルス信号に変換して論理反転部１５０ｐ／１５０ｎに供給するようにすることで、レベル変換部１４０ｐ／１４０ｎから出力されるノードND_Aでのパルス信号の電圧レベルが、第１実施形態のインバータ回路４００Ａｐ／４００Ａｎや第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎの入力側のトランジスタについて考察したパルス信号INの条件を満たすようにしている。
【０３４４】
　これに対して、第７実施形態では、レベル変換部１４０ｐ／１４０ｎや論理反転部１５０ｐ／１５０ｎを取り外しているので、パルス信号INが直接に論理反転部５００ｐ／５００ｎに入力されることになるので、第１実施形態のインバータ回路４００Ａｐ／４００Ａｎや第２実施形態のインバータ回路４００Ｂｐ／４００Ｂｎの入力側のトランジスタについて考察したパルス信号INの条件、つまり論理反転部５００ｐ／５００ｎに入力されるパルス信号INが論理反転部５００ｐ／５００ｎの入力側にあるトランジスタのオン条件とオフ条件とを満たすようにする必要がある。
【０３４５】
　そこで、第７実施形態では、第５実施形態と同様に、先ず第１電源である正電源／負電源の値をパルス信号INのハイレベルＶin／ローレベルＶssに一致させている。こうすることで、先ず、ｐチャネルの場合におけるトランジスタ４０２ｐ，４２２ｐのオフ条件である（Ｖdd−IN_High ）＝ΔＶｃ＜｜Ｖth_402p ｜，｜Ｖth_422p ｜やｎチャネルの場合におけるトランジスタ４０２ｎ，４２２ｎのオフ条件である（IN_Low−Ｖss）＝ΔＶｃ＜｜Ｖth_402n ｜，｜Ｖth_422n ｜が自動的に満たされるようになる。残りはオン条件であるので、ｐチャネルの場合は、（Ｖdd−IN_low）＝ΔＶｂ＞｜Ｖth_402p ｜，｜Ｖth_422p ｜を満たす必要がある。ｎチャネルの場合は、（IN_High−Ｖss）＝ΔＶｂ＞｜Ｖth_402n ｜，｜Ｖth_422n ｜を満たす必要がある。
【０３４６】
　前述のように、端的には、トランジスタ４０２ｐ／４０２ｎ，４２２ｐ／４２２ｎの閾値電圧Ｖthを中心としてローレベルとハイレベルが存在するパルス信号INを供給すればよいことになる。」（５２〜５３頁）
　
　上記引用例１の記載及び図面並びにこの分野における技術常識を考慮すると、上記ハ．の【０３４０】における「図２０〜図２０Ｃは、レベルシフト機能にバッファ能力を加味したインタフェース部１３０の第７実施形態を説明する図である。ここで、図２０および図２０Ａは回路構成を示す。図２０Ｂおよび図２０Ｃは動作を説明するタイミングチャートである。単一チャネルの側面では、第７実施形態のインタフェース部１３０Ｇｐは、ｐチャネルのＭＯＳトランジスタのみによって構成されたものであり、第７実施形態のインタフェース部１３０Ｇｎは、ｎチャネルのＭＯＳトランジスタのみによって構成されたものである。」との記載、上記ロ．の【０３００】における「ブートストラップ用の容量素子５２２（容量値Ｃap）」との記載、及び図２０Ａによれば、引用例１のインタフェース部（１３０Ｇｎ）は、入力端子（ｉｎ）および第２電源（Ｖｄｄ_ａ）と、出力端子（ＯＵＴ）と、ブートストラップ容量（５２２）を含み、第２電源（Ｖｄｄ_ａ）および出力端子（ＯＵＴ）に接続されるｎチャネルのＭＯＳトランジスタ（５１４ｎ）と、入力端子（ｉｎ）並びに第１電源（Ｖｓｓ）および出力端子（ＯＵＴ）に接続されるｎチャネルのＭＯＳトランジスタ（５１２ｎ）と、入力端子（ｉｎ）に接続されブートストラップ容量（５２２）を制御するインバータ２（５００ｎ）とを備えている。ここで、前述のｎチャネルのＭＯＳトランジスタ（５１４ｎ）およびｎチャネルのＭＯＳトランジスタ（５１２ｎ）をそれぞれ第１出力部および第２出力部と称することは任意である。そして、インバータ２（５００ｎ）は、ブートストラップ容量（５２２）に電流を流して制御する以上、ブートストラップ容量（５２２）の電荷を制御していることは明らかである。
　また、図２０Ａによれば、インタフェース部（１３０Ｇｎ）は、インバータ２（５００ｎ）と第１出力部とが、両者間を電気的に接続あるいは遮断するｎチャネルのＭＯＳトランジスタ（５３２ｎ）を介して接続されている。ここで、ｎチャネルのＭＯＳトランジスタ（５３２ｎ）を中継部と称することは任意である。
　また、図２０Ａによれば、前述の第１出力部は、制御電極および一方の導通電極がブートストラップ容量（５２２）を介して接続され、かつ他方の導通電極が第２電源（Ｖｄｄ_ａ）に接続されるとともに、一方の導通電極が出力端子（ＯＵＴ）に接続されるｎチャネルのＭＯＳトランジスタ（５１４ｎ）を含んでいる。
　また、図２０Ａによれば、前述の第２出力部は、一方の導通電極が第１電源（Ｖｓｓ）に接続されるとともに、他方の導通電極が出力端子（ＯＵＴ）に接続され、かつ制御電極が入力端子（ｉｎ）に接続されるｎチャネルのＭＯＳトランジスタ（５１２ｎ）を含んでいる。
　また、図２０Ａによれば、前述の中継部は、一方の導通電極がｎチャネルのＭＯＳトランジスタ（５１４ｎ）の制御端子に接続されるとともに、他方の導通電極がインバータ２（５００ｎ）の出力に接続され、かつ制御電極が第２電源（Ｖｄｄ_ａ）に接続されたｎチャネルのＭＯＳトランジスタ（５３２ｎ）を含んでいる。
　
　したがって、上記引用例１には、以下の発明（以下「引用発明１」という。）が記載されているものと認められる。
　
　「入力端子（ｉｎ）および第２電源（Ｖｄｄ_ａ）と、出力端子（ＯＵＴ）と、ブートストラップ容量（５２２）を含み、第２電源（Ｖｄｄ_ａ）および出力端子（ＯＵＴ）に接続される第１出力部と、上記入力端子（ｉｎ）並びに第１電源（Ｖｓｓ）および出力端子（ＯＵＴ）に接続される第２出力部と、上記入力端子（ｉｎ）に接続され、上記ブートストラップ容量（５２２）の電荷を制御するインバータ２（５００ｎ）とを備え、
　上記インバータ２（５００ｎ）と第１出力部とが、両者間を電気的に接続あるいは遮断する中継部を介して接続され、
　上記第１出力部に、制御電極および一方の導通電極がブートストラップ容量（５２２）を介して接続され、かつ他方の導通電極が第２電源（Ｖｄｄ_ａ）に接続されるとともに、上記一方の導通電極が出力端子（ＯＵＴ）に接続されるｎチャネルのＭＯＳトランジスタ（５１４ｎ）を含み、
　上記第２出力部に、一方の導通電極が第１電源（Ｖｓｓ）に接続されるとともに、他方の導通電極が出力端子（ＯＵＴ）に接続され、かつ制御電極が入力端子（ｉｎ）に接続されるｎチャネルのＭＯＳトランジスタ（５１２ｎ）を含み、
　上記中継部は、一方の導通電極がｎチャネルのＭＯＳトランジスタ（５１４ｎ）の制御端子に接続されるとともに、他方の導通電極がインバータ２（５００ｎ）の出力に接続され、かつ制御電極が第２電源（Ｖｄｄ_ａ）に接続されたｎチャネルのＭＯＳトランジスタ（５３２ｎ）を含む、
インタフェース部（１３０Ｇｎ）。」
　
Ｂ　原審の拒絶理由に引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００２−３３５１５３号公報（平成１４年１１月２２日公開、以下「引用例２」という。）には、図面とともに以下の事項が記載されている。 
　
ニ．「【０００１】
【発明の属する技術分野】本発明は、パルス出力回路、シフトレジスタ、および表示装置に関する。なお本明細書中、表示装置とは、画素に液晶素子を用いてなる液晶表示装置および、エレクトロルミネッセンス（ＥＬ）素子を始めとした自発光素子を用いてなる自発光表示装置を含むものとする。表示装置の駆動回路とは、表示装置に配置された画素に映像信号を入力し、映像の表示を行うための処理を行う回路を指し、シフトレジスタ、インバータ等を始めとするパルス出力回路や、アンプ等を始めとする増幅回路を含むものとする。」（６頁１０欄）
　
ホ．「【００１２】
【本発明以前の技術の問題点】図９（Ａ）は、従来一般的に用いられているＣＭＯＳインバータ（Ｉ）と、一極性のみのＴＦＴを用いて構成したインバータ（ＩＩ）（ＩＩＩ）の例を示している。（ＩＩ）はＴＦＴ負荷型のインバータ、（ＩＩＩ）は抵抗負荷型のインバータである。以下に、それぞれの動作について述べる。
【００１３】図９（Ｂ）は、インバータに入力する信号の波形を示している。ここで、入力信号振幅はＶＤＤ−ＶＳＳ間（ＶＳＳ＜ＶＤＤ）とする。ここではＶＳＳ＝０[Ｖ]として考える。
【００１４】回路動作について説明する。なお、説明を明確かつ簡単にするため、回路を構成するＮ型ＴＦＴのしきい値電圧は、そのばらつきがないものとして一律（ＶｔｈＮ）とする。また、Ｐ型ＴＦＴについても同様に、一律（ＶｔｈＰ）とする。
【００１５】ＣＭＯＳインバータに図９（Ｂ）のような信号が入力されると、入力信号の電位がＨｉ電位のとき、Ｐ型ＴＦＴ９０１はＯＦＦし、Ｎ型ＴＦＴ９０２がＯＮすることにより、出力ノードの電位はＬｏ電位となる。逆に、入力信号の電位がＬｏ電位のとき、Ｐ型ＴＦＴ９０１がＯＮし、Ｎ型ＴＦＴ９０２がＯＦＦすることにより、出力ノードの電位はＨｉ電位となる（図９（Ｃ））。
【００１６】続いて、ＴＦＴ負荷型インバータ（II）の動作について説明する。同じく図９（Ｂ）に示すような信号が入力される場合を考える。まず、入力信号がＬｏ電位のとき、Ｎ型ＴＦＴ９０４はＯＦＦする。一方、負荷ＴＦＴ９０３は常に飽和動作していることから、出力ノードの電位はＨｉ電位方向に引き上げられる。一方、入力信号がＨｉ電位のとき、Ｎ型ＴＦＴ９０４はＯＮする。ここで、負荷ＴＦＴ９０３の電流能力よりも、Ｎ型ＴＦＴ９０４の電流能力を十分に高くしておくことにより、出力ノードの電位はＬｏ電位方向に引き下げられる。
【００１７】抵抗負荷型インバータ（ＩＩＩ）についても同様に、Ｎ型ＴＦＴ９０６のＯＮ抵抗値を、負荷抵抗９０５の抵抗値よりも十分に低くしておくことにより、入力信号がＨｉ電位のときは、Ｎ型ＴＦＴ９０６がＯＮすることにより、出力ノードはＬｏ電位方向に引き下げられる。入力信号がＬｏ電位のときは、Ｎ型ＴＦＴ９０６はＯＦＦし、出力ノードはＨｉ電位方向に引き上げられる。」（７頁１２欄〜８頁１３欄）
　
　上記引用例２の記載及び図面並びにこの分野における技術常識を考慮すると、上記ホ．の【００１２】における「図９（Ａ）・・・（ＩＩＩ）は抵抗負荷型のインバータである。」との記載、同ホ．の【００１７】における「抵抗負荷型インバータ（ＩＩＩ）についても同様に、Ｎ型ＴＦＴ９０６のＯＮ抵抗値を、負荷抵抗９０５の抵抗値よりも十分に低くしておくことにより、入力信号がＨｉ電位のときは、Ｎ型ＴＦＴ９０６がＯＮすることにより、出力ノードはＬｏ電位方向に引き下げられる。入力信号がＬｏ電位のときは、Ｎ型ＴＦＴ９０６はＯＦＦし、出力ノードはＨｉ電位方向に引き上げられる。」との記載、及び図９（Ａ）（ＩＩＩ）によれば、抵抗負荷型のインバータは、一方の導通電極が第１電源（ＶＳＳ）に接続されるとともに、他方の導通電極が抵抗（９０５）を介して第２電源（ＶＤＤ）に接続され、かつ制御電極が入力端子（ｉｎ）に接続されるＮ型ＴＦＴ（９０６）を含んでいる。
　
　したがって、上記引用例２には、以下の発明（以下「引用発明２」という。）が記載されているものと認められる。
　
　「一方の導通電極が第１電源（ＶＳＳ）に接続されるとともに、他方の導通電極が抵抗（９０５）を介して第２電源（ＶＤＤ）に接続され、かつ制御電極が入力端子（ｉｎ）に接続されるＮ型ＴＦＴ（９０６）を含んでいる抵抗負荷型のインバータ。」
　
Ｃ　本願の優先権主張の日前に外国において頒布された刊行物である国際公開第２００９／０８１６１９号（平成２１年７月２日公開、以下「周知例１」という。）には、図面とともに以下の事項が記載されている。
　
ヘ．「【００９４】
　バッファ２２は、反転信号生成部３３およびＢＵＦＦ部３２を備えている。バッファ２２は、１つの入力端子ＩＮＢを有する片相入力のバッファであり、単極性のチャネル、ここではｎチャネル型、のトランジスタを用いて構成される。ＢＵＦＦ部３２はバッファ２１のＢＵＦＦ部３２と同じである。
【００９５】
　反転信号生成部３３は、トランジスタＡおよび抵抗Ｔを備えている。電源はＨｉｇｈ電源のＶＤＤとＬｏｗ電源のＶＳＳとからなる。抵抗Ｔは高抵抗値の抵抗であり、一端がＶＤＤに接続されている。トランジスタ（第４のトランジスタ）Ａのドレインは抵抗Ｔの他端に接続されており、ゲートは入力端子ＩＮＢに接続されている。トランジスタＡのソースはＶＳＳに接続されている。抵抗ＴとトランジスタＡとの接続点である点Ｚが、反転信号生成部３３の出力端子である。
・・・
【０１００】
　図５および図６に、バッファ２２の反転信号生成部３３の動作を示す。
【０１０１】
　図５に示すように、入力端子ＩＮＢにＶＤＤＡが入力されている場合には、トランジスタＡがＯＮ状態になる。これにより、点Ｚの電位がＶＳＳになる。このとき貫通電流が発生するが、高抵抗値の抵抗Ｔが設けられているので、貫通電流を抑制することができる。
【０１０２】
　図６に示すように、入力端子ＩＮＢにＶＳＳが入力されている場合には、トランジスタＡがＯＦＦ状態になる。これにより、抵抗Ｔから点Ｚを介してＢＵＦＦ部３２側へ電流が流れる。この電流は小さいので、点Ｚの電位はＶＤＤとなる。
【０１０３】
　このように、反転信号生成部３３ではトランジスタの代わりに抵抗Ｔを用いる部分が存在するので、回路のレイアウト面積を小さくすることができる。」（２１〜２２頁）
　
　そして、一方の導通電極が第１電源に接続されるとともに、他方の導通電極が抵抗を介して第２電源に接続され、かつ制御電極が第１入力端子に接続されるトランジスタを含む抵抗負荷型のインバータによって、回路のレイアウト面積を小さくできることは、周知例１の上記の記載にみられるように、本願の優先権主張の日前、当業者には周知の事項であったと認められる。
　
Ｄ　原審の拒絶査定に引用された本願の優先権主張の日前に日本国内において頒布された刊行物である実願昭６０−４９７５３号（実開昭６１−１６６５４８号）のマイクロフィルム（昭和６１年１０月１６日公開、以下「周知例２」という。）には、図面とともに以下の事項が記載されている。
　
ト．「本考案は、抵抗負荷型のインバータ（３８）において駆動型トランジスタと負荷抵抗（３７）を共通の半導体薄膜、例えば多結晶シリコン薄膜（２２）で形成すると共に、駆動トランジスタの活性領域（２８）の膜厚を負荷抵抗の膜厚より小さくなるようにする。」（３〜４頁）
　
　また、原審の拒絶査定に引用された本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭５２−１３９３８８号公報（昭和５２年１１月２１日公開、以下「周知例３」という。）には、図面とともに以下の事項が記載されている。
　
チ．「まず第１図を用いて従来のＳＯＳ基板を用いた抵抗負荷型のインバータの構成を説明する。サファイヤ基板１１の上面にＰ型Ｓｉ基体１２を島状に形成する（ａ）。つぎに、（ｂ）に示す如く所望のソース、ドレイン及び電源領域１３，１４，１５に選択的にＮ＋拡散を施す。次に、抵抗体を形成したい領域にイオン注入法を用いてＰ，Ａｓ等のＮ型不純物イオンをサファイヤ基板１１とＰ型Ｓｉ基体１２の界面近傍に不純物濃度のピークがくる様に注入し、アニーリング処理を行い抵抗体１６を形成する。」（１頁右下欄２〜１２行）
　そして、抵抗負荷型のインバータにおいて、抵抗を、トランジスタのチャネルを構成する材料で構成することは、周知例２及び３の上記の記載にみられるように、本願の優先権主張の日前、周知の技術（以下「周知技術１」という。）と認められる。　
　
Ｅ　本願の優先権主張の日前に日本国内において頒布された刊行物である特開２０００−３０５１０７号公報（平成１２年１１月２日公開、以下「周知例４」という。）には、図面とともに以下の事項が記載されている。
　
リ．「【００１８】［アクティブマトリクス基板の全体構成］図１は、液晶表示装置の構成を模式的に示すブロック図、図２は、本例の液晶表示装置における駆動回路内蔵型のアクティブマトリクス基板の構造を模式的に示す断面図である。
・・・
【００２１】いずれの場合でも、図２に一部の画素を抜き出して示すように、保持容量４０は、画素用ＴＦＴ１０を形成するためのシリコン膜１０ａ（半導体膜／図２に斜線を付した領域）の延設部分に相当するシリコン膜４０ａを導電化したものを第１電極４１とし、この第１電極４１に対して容量線９８が第２電極４５として重なった構造になっている。なお、前段の走査線９１との間に保持容量４０を形成する場合には、走査線９１からの張り出し部分が第２電極４５として第１電極４１に重なった構造になる。なお、図２において、画素用ＴＦＴ１０のゲート電極１５は、走査線９１のうちシリコン膜１０ａと重なる部分であり、ソース電極１６はデータ線９０の一部である。また、画素用ＴＦＴ１０のドレイン電極１７はＩＴＯ膜からなる画素電極である。」
　
ヌ．「【００９５】なお、本例では、第１導電型をＮ型とし、第２導電型をＰ型としたが、逆にしてもよい。すなわち、画素用ＴＦＴをＰ型で構成してもよい。また、ここでは画素に注目して、保持容量について説明したが、本発明の適用範囲は保持容量に限らず、たとえば駆動回路において必要とされる容量素子を形成する場合や他の目的で利用される容量素子を形成する場合にも本発明を適用することができる。」
　
　また、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平５−１３６１６９号公報（平成５年６月１日公開、以下「周知例５」という。）には、図面とともに以下の事項が記載されている。
　
ル．「【００４８】（実施例１３）図１５はこれらを実際にアクティブ・マトリックス基板に配置した場合を示している。・・・
【００４９】・・・本発明の周辺駆動回路におけるブートストラップ容量は電荷保持用のコンデンサと異なり、基本的にはトランジスタを形成するゲートとチャネル間の絶縁膜を用いる。これはブートストラップ容量は上電極であるゲート電圧により電極間容量が可変である必要があり、そのため容量の下電極は低濃度、又はノンドープのシリコン膜とする。」
　
　そして、半導体装置の製造において、容量素子の電極を、トランジスタのチャネルを構成する材料で構成することは、周知例４及び５の上記の記載にみられるように、本願の優先権主張の日前、周知の技術（以下「周知技術２」という。）と認められる。
　
（３）対比・判断 
　補正後の発明と引用発明１とを対比する。 
ａ．引用発明１の「入力端子（ｉｎ）」、「第２電源（Ｖｄｄ_ａ）」、「出力端子（ＯＵＴ）」、「ブートストラップ容量（５２２）」、「第１電源（Ｖｓｓ）」、「ｎチャネルのＭＯＳトランジスタ（５１４ｎ）」、「ｎチャネルのＭＯＳトランジスタ（５１２ｎ）」及び「ｎチャネルのＭＯＳトランジスタ（５３２ｎ）」は、補正後の発明の「第１入力端子」、「第２電源」、「出力端子」、「ブートストラップ容量」、「第１電源」、「第１トランジスタ」、「第２トランジスタ」及び「第４トランジスタ」にそれぞれ相当する。
ｂ．引用発明１の「インバータ２（５００ｎ）」は、ブートストラップ容量（５２２）の電荷を制御しているから、後述する相違点を除いて、「電荷制御部」ということができる。
ｃ．引用発明１の「インタフェース部（１３０Ｇｎ）」は、インバータとしての信号処理をする回路であるから、後述する相違点を除いて、補正後の発明の「信号処理回路」と差異はない。
　
　したがって、補正後の発明と引用発明１は、以下の点で一致ないし相違している。
　
（一致点） 
　「第１入力端子および第２電源と、出力端子と、ブートストラップ容量を含み、第２電源および出力端子に接続される第１出力部と、上記第１入力端子並びに第１電源および出力端子に接続される第２出力部と、上記第１入力端子に接続され、上記ブートストラップ容量の電荷を制御する電荷制御部とを備え、
　上記電荷制御部と第１出力部とが、両者間を電気的に接続あるいは遮断する中継部を介して接続され、
　上記第１出力部に、制御電極および一方の導通電極がブートストラップ容量を介して接続され、かつ他方の導通電極が第２電源に接続されるとともに、上記一方の導通電極が出力端子に接続される第１トランジスタを含み、
　上記第２出力部に、一方の導通電極が第１電源に接続されるとともに、他方の導通電極が出力端子に接続され、かつ制御電極が第１入力端子に接続される第２トランジスタを含み、
　上記中継部に、一方の導通電極が第１トランジスタの制御端子に接続されるとともに、かつ制御電極が第２電源に接続された第４トランジスタを含む、
信号処理回路。」
　
（相違点１）
　「電荷制御部」に関し、
　補正後の発明は、「上記電荷制御部には、第２電源に接続する抵抗が設けられ」るのに対し、引用発明１は、その様な構成を備えない点。
　
（相違点２）
　「電荷制御部」の態様に関し、
　補正後の発明は、「上記電荷制御部に、一方の導通電極が第１電源に接続されるとともに、他方の導通電極が上記抵抗を介して第２電源に接続され、かつ制御電極が第１入力端子に接続される第３トランジスタを含む」のに対し、引用発明１は、その様な構成を備えない点。
　
（相違点３）
　「中継部」に関し、
　補正後の発明は、「他方の導通電極が第３トランジスタの他方の導通電極に接続され」るのに対し、引用発明１は、ｎチャネルのＭＯＳトランジスタ（５３２ｎ）の他方の導通電極がインバータ２（５００ｎ）の出力に接続されるものであるが、その様な特定はない点。
　
（相違点４）
　上記相違点１及び２における「抵抗」に関し、
　補正後の発明は、「上記抵抗が、各トランジスタのチャネルを構成する材料で形成され」るのに対し、引用発明１は、その様な特定がない点。
　
（相違点５）
　「ブートストラップ容量」に関し、
　補正後の発明は、「上記ブートストラップ容量の一方の電極が各トランジスタのチャネルを構成する材料で形成され」るのに対し、引用発明１は、その様な特定がない点。
　
　そこで、まず、上記相違点１ないし３について検討する。
　上記（２）Ｂの項のとおり、引用例２には、「一方の導通電極が第１電源（ＶＳＳ）に接続されるとともに、他方の導通電極が抵抗（９０５）を介して第２電源（ＶＤＤ）に接続され、かつ制御電極が入力端子（ｉｎ）に接続されるＮ型ＴＦＴ（９０６）を含んでいる抵抗負荷型のインバータ。」（引用発明２）が記載されている。
　そして、上記（２）Ｃより、抵抗負荷型のインバータによって回路のレイアウト面積を小さくできることは当業者であれば当然知っていた事項である。
　一方、上記引用例１の上記ロ．の【０３４６】における「端的には、トランジスタ４０２ｐ／４０２ｎ，４２２ｐ／４２２ｎの閾値電圧Ｖthを中心としてローレベルとハイレベルが存在するパルス信号INを供給すればよいことになる。」との記載によれば、引用発明１の「インバータ２（５００ｎ）」は、その仕様に特段の限定はなく、普通のインバータを採用することができることは明らかである。
　そうすると、引用発明１において「インバータ２（５００ｎ）」を、「一方の導通電極が第１電源に接続されるとともに、他方の導通電極が上記抵抗を介して第２電源に接続され、かつ制御電極が第１入力端子に接続される第３トランジスタを含む」構成とすること、すなわち、上記相違点２に係る構成とすることは、回路のレイアウト面積を小さくするために上記引用発明２を適用することにより、当業者が容易になし得たものである。その際、回路の接続関係について、「上記電荷制御部には、第２電源に接続する抵抗が設けられ」ること（相違点１）は当然である。また、引用発明２において、抵抗（９０５）とＮ型ＴＦＴ（９０６）との接続点が出力であることに鑑みれば、「中継部」について、「他方の導通電極が第３トランジスタの他方の導通電極に接続され」ること（相違点３）も当然である。
　
　次に、上記相違点４について検討する。
　半導体装置の製造において、抵抗を、トランジスタのチャネルを構成する材料で形成することは、上記（２）Ｄのとおり、周知技術（周知技術１）である。
　そうすると、上記周知技術１に接した当業者であれば、引用発明１の「インバータ２（５００ｎ）」の「抵抗」を、「各トランジスタのチャネルを構成する材料で形成する」こと、すなわち、上記相違点４に係る構成とすることは適宜なし得たものである。
　
　次に、上記相違点５について検討する。
　半導体装置の製造において、容量素子の電極を、トランジスタのチャネルを構成する材料で形成することは、上記（２）Ｅのとおり、周知技術（周知技術２）である。
　そうすると、上記周知技術２に接した当業者であれば、引用発明１の「ブートストラップ容量」を、「ブートストラップ容量の一方の電極を各トランジスタのチャネルを構成する材料で形成すること」、すなわち、上記相違点５に係る構成とすることは適宜なし得たものである。
　
　そして、補正後の発明の作用効果も、引用発明１、２並びに周知技術１及び２から当業者が容易に予測できる範囲のものである。 
 　 
　以上のとおり、補正後の発明は引用発明１、２並びに周知技術１及び２に基づいて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。 
 　 
４．結語 
　したがって、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。  
 　 
第３　本願発明について 
１．本願発明 
　平成２６年２月２０日付けの手続補正は上記のとおり却下されたので、本願発明は、上記「第２　補正却下の決定　１．本願発明と補正後の発明」の項で「本願発明」として認定したとおりである。 
　 
２．引用発明及び周知技術
　引用発明及び周知技術は、上記「第２　補正却下の決定」の項中の「３．独立特許要件について」の項中の「（２）引用発明及び周知技術」の項で認定したとおりである。 
 　 
３．対比・判断 
　本願発明は上記補正後の発明から当該本件補正に係る限定を省いたものである。 
　そうすると、本願発明の構成に当該本件補正に係る限定を付加した補正後の発明が、上記「第２　補正却下の決定」の項中の「３．独立特許要件について」の項で検討したとおり、引用発明１、２及び周知技術１に基づいて容易に発明できたものであるから、本願発明も同様の理由により、容易に発明できたものである。 
　 
４．むすび 
　以上のとおり、本願発明は、引用発明１、２及び周知技術１に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　本願は、その余の請求項に論及するまでもなく拒絶すべきものである。
　よって、結論のとおり審決する。