(57)【要約】【課題】半導体ウエハの反りを低減し、配線層を備えたパワーデバイスの製造歩留まりを向上する。【解決手段】まず、半導体ウエハ１Ｗを準備した後、半導体ウエハ１Ｗの主面にパワーデバイスを形成する。次いで、半導体ウエハ１Ｗの全面を覆うアルミニウムなどの導電性膜２１を形成する。次いで、導電性膜２１が有する応力Ｓ１の働く方向とは逆方向の応力Ｓ２を有する酸化シリコンなどの応力緩和膜３０を、導電性膜２１上に形成する。応力緩和膜３０上に形成したフォトレジスト膜をパターニングした後、フォトレジスト膜をマスクとして応力緩和膜３０の一部を除去する。次いで、応力緩和膜３０から露出した導電性膜２１を除去してパワーデバイスと電気的に接続される配線層を形成する。【選択図】図８
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【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
（ａ）半導体ウエハを準備した後、前記半導体ウエハの主面に能動素子を形成する工程、
（ｂ）前記工程（ａ）の後、前記半導体ウエハの全面を覆う第１膜を形成する工程、
（ｃ）前記第１膜上に第２膜を形成する工程、
（ｄ）フォトレジスト膜を前記第２膜上に形成する工程、
（ｅ）前記フォトレジスト膜をパターニングした後、前記フォトレジスト膜をマスクとして前記第２膜の一部を除去する工程、
（ｆ）前記工程（ｅ）の後、前記第２膜から露出した前記第１膜を除去して前記能動素子と電気的に接続される配線層を形成する工程を有し、
前記工程（ｃ）において、前記第２膜は前記第１膜が有する第１応力の働く方向とは逆方向の第２応力を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１膜は、アルミニウムからなることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記工程（ｆ）では、ドライエッチングによって、アルミニウムからなる前記第１膜を除去することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第２膜は、酸化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第２膜は、窒化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第１膜の厚さが、３μｍ以上であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記能動素子が、パワーデバイスであることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記半導体ウエハの口径が、２００ｍｍ以上であることを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板の主面に形成された能動素子を備えた半導体装置であって、
前記能動素子と電気的に接続され、前記能動素子の上部に形成された配線層と、
前記配線層が有する第１応力の働く方向とは逆方向の第２応力を有し、前記配線層の上面のみに形成された応力緩和膜と、
前記応力緩和膜上に形成された保護膜とを有することを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記応力緩和膜は、前記配線層を形成するエッチングマスクの残膜であることを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記配線層は、アルミニウムからなることを特徴とする半導体装置。
【請求項１２】
請求項９記載の半導体装置において、
前記応力緩和膜は、酸化シリコンからなることを特徴とする半導体装置。
【請求項１３】
請求項９記載の半導体装置において、
前記配線層の厚さが、３μｍ以上であることを特徴とする半導体装置。
【請求項１４】
請求項９記載の半導体装置において、
前記能動素子が、パワーデバイスであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、大口径の半導体ウエハを用いて形成される半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００３−３３２２７０号公報（特許文献１）には、半導体ウエハの反りを低減するために、半導体ウエハの主面における各半導体素子形成領域の間のスクライブ領域に、溝を形成する技術が開示されている。
【０００３】
特開２００３−３３２２７１号公報（特許文献２）には、半導体ウエハの反りや割れを低減するために、スクライブ領域によって複数のチップ領域を有する半導体ウエハを、その裏面の内部領域がその外周部より窪んだ構成とし、スクライブ領域上に溝を形成する技術が開示されている。
【０００４】
特開平１１−２５１３１９号公報（特許文献３）には、半導体装置の保護膜の製造方法として、基板上に金属パッド、絶縁膜、保護膜を順次に形成した後、前記保護膜をパターニングし前記絶縁膜の一部を食刻することによって、所定のボンディングパッド領域に該当する金属パッド領域に開口を形成する技術が開示されている。
【特許文献１】特開２００３−３３２２７０号公報
【特許文献２】特開２００３−３３２２７１号公報
【特許文献３】特開平１１−２５１３１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
数ワット以上の電力を扱える大電力用途のデバイス（半導体装置）をパワーデバイスといい、例えばパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの種々の構造のものがある。
【０００６】
それらパワーデバイスでは、パワーデバイスが形成される半導体基板の厚さ方向（縦方向）および厚さ方向に垂直な方向（横方向）に大電流が流れるため、例えば金属パッド（ボンディングパッド、電極）の役割もする配線層の厚さ（例えば、５．５μｍ程度）は、ＬＳＩ（Large Scale Integration）などの半導体集積回路に適用される配線層の厚さより厚く形成される。また、１チップあたりの配線層の配線層占有率が５０〜８０％程度であり、半導体集積回路に適用される配線層占有率より高い。
【０００７】
一方、１枚の半導体ウエハから製造される半導体チップの数を増大して半導体チップの製造コストを低減するため、使用される半導体ウエハは大口径となる。半導体ウエハの口径が大きくなると（例えば、１５０ｍｍから２００ｍｍ）、半導体ウエハの反りの影響が大きくなる。このような半導体ウエハの反りは、半導体ウエハ上に積層される配線層の応力（収縮応力、伸張応力）に関係し、配線層の厚さが厚くなるに従い、反りが大きくなる。
【０００８】
半導体ウエハの反りが大きくなると、種々の不具合が発生する。例えば、フォトリソグラフィ工程においてフォトレジスト膜を露光する際に、アライメントが困難になる。また、半導体ウエハの搬送時に半導体ウエハが割れたり、クラックが発生する危険性が生じる。これらは、パワーデバイスの製造歩留まりを低下させ、製造コストを増大させる。また、半導体装置の信頼性を低減する。
【０００９】
半導体ウエハの反りを低減するため、例えば、スクライブ領域上に溝を形成する（特許文献１、２）ことができると考えられる。しかしながらスクライブ領域に溝形成などの加工を行わなくとも、別のアプローチとして配線層の応力を緩和することによって、半導体ウエハの反りを低減することも可能であると考えられる。
【００１０】
本発明の目的は、半導体ウエハの反りを低減し、半導体装置、特に配線層を備えたパワーデバイスの製造歩留まりを向上させることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による半導体装置の製造方法は、まず、半導体ウエハを準備した後、前記半導体ウエハの主面にパワーデバイスを形成する。次いで、前記半導体ウエハの全面を覆うアルミニウムなどの導電性膜を形成する。次いで、前記導電性膜が有する第１応力の働く方向とは逆方向の第２応力を有する酸化シリコンなどの絶縁膜を、前記導電性膜上に形成する。前記絶縁膜上に形成したフォトレジスト膜をパターニングした後、前記フォトレジスト膜をマスクとして前記絶縁膜の一部を除去する。さらに、前記絶縁膜から露出した前記導電性膜を除去して前記パワーデバイスと電気的に接続される配線層を形成するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
本発明の半導体装置の製造技術によれば、半導体ウエハの反りを低減し、配線層を備えたパワーデバイスの製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
本発明に係る半導体装置は、能動素子を有するものである。本実施の形態１では、能動素子にｎチャネル型のトレンチゲート型パワーＭＩＳＦＥＴ（以下、単にパワーＭＩＳＦＥＴという）を適用した半導体装置について図１〜図１５を参照して説明する。
【００１８】
まず、図１および図２に示すように、ｎ型の導電型を有するｎ＋型単結晶シリコン基板１Ａの主面に、ｎ型の導電型を有する不純物（例えば、Ｐ（リン））がドープされたｎ−型単結晶シリコン層１Ｂをエピタキシャル成長させた半導体基板（以下、単に基板という）１となる半導体ウエハ１Ｗを準備する。半導体ウエハ１Ｗの主面の領域にはチップ領域ＣＨＰが複数存在し、このチップ領域ＣＨＰにパワーＭＩＳＦＥＴが形成される。なお、ｎ＋型単結晶シリコン基板１Ａおよびｎ−型単結晶シリコン層１Ｂは、後の工程でパワーＭＩＳＦＥＴのドレイン領域となる。
【００１９】
続いて、例えばｎ−型単結晶シリコン層１Ｂの表面（主面）を熱酸化することによって酸化シリコン膜３を形成する。次いで、酸化シリコン膜３上に、フォトリソグラフィ技術を用いてパターニングされた窒化シリコン膜（図示は省略）等をマスクとして、ｐ型の導電型を有する不純物（例えばＢ（ホウ素））を注入し、熱拡散させることによりｐ型ウエル５を形成する。その後、前記窒化シリコン膜を除去する。
【００２０】
続いて、図３に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜３および基板１をエッチングし、溝７を形成する。本実施の形態１において、溝７は、深さ約１μｍ程度で形成する。また、平面において、この溝７は、四角形、六角形または八角形などの形で延在するメッシュ状のパターンや、同一方向に多数本延在するストライプ状パターンとする。次いで、基板１に熱処理を施すことにより、溝７の底部および側壁に熱酸化膜９を形成する。この熱酸化膜９は、パワーＭＩＳＦＥＴのゲート絶縁膜となる。
【００２１】
続いて、図４に示すように、例えばＰがドープされた多結晶シリコン膜を溝７の内部を含む酸化シリコン膜３上に堆積し、その多結晶シリコン膜で溝７を埋め込む。この時、ｐ型ウエル５上の酸化シリコン膜３上には、多結晶シリコン膜が層状に形成される。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその多結晶シリコン膜をエッチングし、多結晶シリコン膜を溝７内に残すことによって、溝７内にパワーＭＩＳＦＥＴのゲート電極１０を形成する。また、この時、チップ領域（図示は省略）の外周部の酸化シリコン膜３上にも多結晶シリコン膜を残し、多結晶シリコンパターン１１を形成する。ゲート電極１０と多結晶シリコンパターン１１とは、図４に示されない領域において電気的に接続されている。
【００２２】
続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜３をエッチングし、不要な酸化シリコン膜３を除去する。それにより、多結晶シリコンパターン１１の下部の酸化シリコン膜３の形成領域は素子分離領域となり、この領域で区画される領域が素子形成領域（アクティブ）となる。
【００２３】
次に、図５に示すように、基板１上に酸化シリコン膜１２を堆積する。次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてｐ型（第２導電型）の導電型を有する不純物イオン（例えばＢ（ホウ素））を５×１０１２個／ｃｍ２程度の濃度でｎ−型単結晶シリコン層１Ｂに導入する。次いで、基板１に熱処理を施すことによってその不純物イオンを拡散させ、ｐ−型半導体領域１３を形成する。この時、ｐ−型半導体領域１３は、溝７の底部を覆わないように形成する。このｐ−型半導体領域１３は、パワーＭＩＳＦＥＴ形成後においてパワーＭＩＳＦＥＴのチャネル層となる。
【００２４】
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてｐ型の導電型を有する不純物イオン（例えばＢ）を３×１０１２個／ｃｍ２程度の濃度でｎ−型単結晶シリコン層１Ｂに導入することによって、上記ｐ−型半導体領域１３より不純物濃度の高いｐ型半導体領域１４を形成する。この時、そのフォトレジスト膜のパターニングに用いるフォトマスクとしては、上記ｐ−型半導体領域１３を形成時におけるフォトレジスト膜のパターニングに用いたフォトマスクを再度用いることを例示できる。それにより、ｐ型半導体領域１４を形成する工程に用いる新たなフォトマスクを製作する必要がなくなるので、本実施の形態１の半導体装置の製造コストを低減することができる。
【００２５】
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてｎ型の導電型を有する不純物イオン（例えばＡｓ（ヒ素））をｎ−型単結晶シリコン層１Ｂに導入する。続いて、基板１に熱処理を施すことによってその不純物イオンを拡散させ、ｐ−型半導体領域１３内においてｐ型半導体領域１４上にｎ＋型半導体領域１５を形成する。ここまでの工程により、ｎ＋型単結晶シリコン基板１Ａおよびｎ−型単結晶シリコン層１Ｂをドレイン領域とし、ｎ＋型半導体領域１５をソース領域とするパワーＭＩＳＦＥＴを形成することができる。また、ｐ型半導体領域１４は、パワーＭＩＳＦＥＴにおけるパンチスルーストッパー層とすることができる。
【００２６】
続いて、図６に示すように、例えば基板１上にＰＳＧ（Phospho Silicate Glass）膜を堆積した後、そのＰＳＧ膜上にＳＯＧ（Spin On Glass）膜を塗布することにより、そのＰＳＧ膜およびＳＯＧ膜からなる絶縁膜１６を形成する。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして絶縁膜１６、酸化シリコン膜１２および基板１をエッチングし、コンタクト溝１７を形成する。コンタクト溝１７は、隣接するゲート電極１０間において、パワーＭＩＳＦＥＴのソース領域となるｎ＋型半導体領域１５を貫通するように形成される。また、この時、多結晶シリコンパターン１１上の絶縁膜１６および酸化シリコン膜１２もパターニングされ、多結晶シリコンパターン１１に達するコンタクト溝１８が形成される。
【００２７】
続いて、コンタクト溝１７の底部からｐ型の導電型を有する不純物イオンとして、例えばＢＦ２（二フッ化ホウ素）を導入することによって、コンタクト溝１７の底部を覆うようなｐ＋型半導体領域２０を形成する。このｐ＋型半導体領域２０中の不純物濃度は、ｐ型半導体領域１４中の不純物濃度より高くなるようにする。このように、コンタクト溝１７を形成し、絶縁膜１６をマスクとしてコンタクト溝１７から不純物イオンを導入し、コンタクト溝１７の底部に自己整合的にｐ＋型半導体領域２０を設けることによって、例えばマスク合わせ余裕を低減できるので、隣接するゲート電極１０間の微細化を図ることができる。このｐ＋型半導体領域２０は、後の工程で形成される配線層をコンタクト溝１７の底部にてｐ−型半導体領域１３とオーミック接触させるためのものである。
【００２８】
続いて、コンタクト溝１７、１８の内部を含む絶縁膜１６の上部に、バリア導体膜２２として、例えばスパッタリング法でＴｉＷ（チタンタングステン）からなる膜を薄く堆積した後、基板１に熱処理を施す。続いて、そのＴｉＷ膜上に、例えばスパッタリング法にてゲート電極１０を形成する多結晶シリコン膜より抵抗率の低いＡｌ（アルミニウム）からなる導電性膜２１を堆積する。導電性膜２１はＡｌを主成分とする膜であり、例えば、Ｓｉ（シリコン）、Ｃｕ（銅）を含有していてもよい。なお、バリア導体膜２２は、Ａｌと基板（Ｓｉ）とが接触することにより不所望な反応層が形成されることを防止する役割を果たす。また、本実施の形態では、後述するが導電性膜２１は配線層を構成する。
【００２９】
続いて、図７に示すように、導電性膜２１の上部に応力緩和膜３０を堆積する。応力緩和膜３０は、例えば、酸化シリコンからなり、ＴＥＯＳを原料としたプラズマＣＶＤ法によって１μｍ程度の厚さで形成される。
【００３０】
この応力緩和膜３０は、導電性膜２１の応力を緩和するための膜である。図８に示すように、半導体ウエハ１Ｗの主面上には、応力Ｓ１を有するＡｌからなる導電性膜２１、および、応力Ｓ２を有する酸化シリコンからなる応力緩和膜３０が堆積しており、応力Ｓ１に対して緩和（相殺）する応力Ｓ２が働き、半導体ウエハ１Ｗには反りが生じていない。例えば、導電性膜２１の材質をＡｌとした場合、半導体ウエハ１Ｗがおわん状になるような応力Ｓ１が働き、応力緩和膜３０がなければ半導体ウエハ１Ｗが反ってしまう。
【００３１】
この応力緩和膜３０は、導電性膜（第１膜）２１の材質および厚さも考慮して応力緩和を目的とした膜（第２膜）である。半導体ウエハ１Ｗの反りは、導電性膜２１の材質以外に、パワーデバイスの構造や、導電性膜２１の厚さに依存するが、反りの程度に応じた応力緩和膜３０の厚さを選ぶことによって、半導体ウエハ１Ｗの反りを低減することができる。例えば、導電性膜２１がＡｌからなる場合、収縮応力（応力Ｓ１）が働くので、収縮応力の働く方向とは逆方向の膨張応力（応力Ｓ２）を有する膜である酸化シリコンからなる応力緩和膜３０を導電性膜２１上に堆積する。このとき、収縮応力の程度（半導体ウエハ１Ｗの反りの程度）に応じた酸化シリコンの厚さを選ぶことにより、半導体ウエハ１Ｗの反りを低減することができる。すなわち、本実施の形態１では、応力Ｓ１が働くＡｌからなる導電性膜２１の厚さが例えば５．５μｍ程度の場合、応力Ｓ２が働く酸化シリコンからなる応力緩和膜３０を例えば１μｍ程度堆積することによって、半導体ウエハ１Ｗの反りを低減することができる。
【００３２】
また、より大きな膨張応力が必要な場合、応力緩和膜３０には窒化シリコンを採用することが好ましい。応力Ｓ１が働くＡｌからなる導電性膜２１の厚さが例えば５．５μｍ程度の場合、応力Ｓ２が働く窒化シリコンからなる応力緩和膜３０を例えば０．３μｍ程度堆積することによって、半導体ウエハ１Ｗの反りを低減することができる。
【００３３】
このように半導体ウエハ１Ｗの反りを低減することによって、後の工程において半導体ウエハ１Ｗの搬送時に半導体ウエハが割れたり、クラックが発生する危険を防止することができる。したがって、パワーＭＩＳＦＥＴを備えた半導体装置の製造歩留まりが向上し、製造コストを低減することができ、信頼性を向上することができる。なお、本発明は、半導体ウエハ１Ｗの口径が２００ｍｍ以上で、かつ、導電性膜２１の厚さが３μｍ以上の場合であっても、半導体ウエハ１Ｗの反りを低減し、配線層を備えたパワーデバイスの製造歩留まりを向上させることができる。
【００３４】
続いて、図９に示すように、応力緩和膜３０上にフォトレジストを堆積し、フォトリソグラフィおよびエッチングによってパターニングされたフォトレジスト膜３１を形成した後、フォトレジスト膜３１から露出した応力緩和膜３０をフッ素系のエッチングガスを用いてドライエッチングする。ここで、フォトリソグラフィ工程においてフォトレジスト膜３１を露光する際に、半導体ウエハ１Ｗの反りを低減することによって、アライメントが容易に行うことができる。したがって、パワーＭＩＳＦＥＴを備えた半導体装置の製造歩留まりが向上し、製造コストを低減することができ、また、信頼性を向上することができる。
【００３５】
続いて、図１０に示すように、フォトレジスト膜３１および応力緩和膜３０から露出した導電性膜２１を塩素系のエッチングガスを用いてドライエッチングし、ゲート配線層２１ａおよびソース配線層２１ｂを形成する。このゲート配線層２１ａは、ゲート電極１０と電気的に接続され、ゲートパッドとしてなる。また、ソース配線層２１ｂは、パワーＭＩＳＦＥＴのソース領域となるｎ＋型半導体領域１５と電気的に接続され、ソースパッドとしてなる。
【００３６】
ここで、導電性膜２１上に応力緩和膜３０を堆積せず、フォトレジスト膜３１のみをマスクとして導電性膜２１をエッチングする場合、フォトレジスト膜３１／応力緩和膜３０のエッチレート比が小さいため、ウエットエッチングを行わなければならない。しかしながら、酸化シリコンからなる応力緩和膜３０を導電性膜２１上に堆積することによって、応力緩和膜３０もエッチングマスクとして働き、フォトレジスト膜３１のみではできなかった導電性膜２１のドライエッチングを行うことができる。すなわち、ドライエッチングによって導電性膜２１を精度よくパターニングし、ゲート配線層２１ａおよびソース配線層２１ｂを形成することができる。
【００３７】
続いて、図１１に示すように、フォトレジスト膜３１、応力緩和膜３０および導電性膜２１から露出したＴｉＷからなるバリア導体膜２２をフッ素系のエッチングガスを用いてドライエッチングする。ここで、導電性膜２１上に応力緩和膜３０を堆積せず、フォトレジスト膜３１をマスクとして導電性膜２１およびバリア導体膜２２をエッチングする場合、導電性膜２１に対してのウエットエッチング工程およびバリア導体膜２２に対してのドライエッチング工程の２工程が必要である。しかしながら、酸化シリコンからなる応力緩和膜３０を導電性膜２１上に堆積することによって、導電性膜２１に対してドライエッチングすることができるので、ドライエッチング工程の１工程に簡略化することができる。
【００３８】
続いて、フォトレジスト膜３１を除去した後、図１２に示すように、絶縁膜１６、ゲート配線層２１ａおよびソース配線層２１ｂを覆うように例えばポリイミドからなる保護膜３２を堆積した後、フォトリソグラフィおよびエッチングによって、所定の領域における保護膜３２および応力緩和膜３０を除去し、ゲート配線層２１ａおよびソース配線層２１ｂの表面を露出する。その際、ゲート配線層２１ａおよびソース配線層２１ｂを形成するためのエッチングマスクとして応力緩和膜３０が適用されているため、ゲート配線層２１ａおよびソース配線層２１ｂの上面のみに酸化シリコンからなる応力緩和膜（絶縁膜）３０が残膜として存在する。このため、Ａｌからなるゲート配線層２１ａおよびソース配線層２１ｂ上に直接にポリイミドからなる保護膜３２を堆積するのではなく、酸化シリコン（絶縁膜）からなる応力緩和膜３０を介するので、それぞれの膜の接着性が向上し、接着箇所からの水分吸湿を防止（耐湿性を向上）することができると考えられる。
【００３９】
ところで前記特許文献３（特開平１１−２５１３１９号公報）では、配線層（電極パッド）の上面のみではなく配線層から半導体基板に架かるように絶縁膜が堆積され、また、その絶縁膜上に保護膜（感光性ポリイミド膜）が堆積されている構造が示されている。このような前記特許文献３の発明の構造に対して、本発明の半導体装置の構造は、ゲート配線層２１ａおよびソース配線層２１ｂの上面のみに絶縁膜からなる応力緩和膜３０が残膜として存在する点で相違している。
【００４０】
続いて、基板１の裏面にドレイン配線層（図示せず）を堆積することによって、パワーＭＩＳＦＥＴが略完成する。
【００４１】
図１３および図１４は、前述の半導体ウエハ１Ｗから個々のチップへ分割した時のチップ１個分に相当するチップ領域ＣＨＰを示したものであり、図１３ではゲート電極１０が平面で四角形のメッシュ状に形成された場合を図示し、図１４では図１３のＸ−Ｘ線の要部断面を図示している。なお、図１３では前述の図１２で示した保護膜３２および応力緩和膜３０を省略し、また、図１４では基板１上に形成されたゲート配線層２１ａおよびソース配線層２１ｂを中心に図示している。
【００４２】
図１３および図１４に示すように、チップ領域ＣＨＰの基板１の主面上には、ゲート電極１０と電気的に接続するゲート配線層２１ａと、パワーＭＩＳＦＥＴのソース領域と電気的に接続するソース配線層２１ｂとが同層で形成され、また、基板１の主面上には、それらゲート配線層２１ａおよびソース配線層２１ｂ上にかけて保護膜３２が形成されている。一方、チップ領域ＣＨＰの基板の裏面下には、ドレイン配線層３３が形成されている。なお、ゲートパッドＧＰは、ゲート配線層２１ａからなり、配線Ｌ１、Ｌ２、Ｌ３は、ソース配線層２１ｂからなる。
【００４３】
本実施の形態１に係るパワーＭＩＳＦＥＴは、基板１の主面に形成されている。このパワーＭＩＳＦＥＴのゲートと電気的に接続され、パワーＭＩＳＦＥＴの上部には、ゲート配線層２１ａが形成されている。また、パワーＭＩＳＦＥＴのソースと電気的に接続され、パワーＭＩＳＦＥＴの上部にソース配線層２１ｂが形成されている。また、Ａｌからなるゲート配線層２１ａおよびソース配線層２１ｂが有する収縮応力の働く方向とは逆方向の膨張応力を有し、ゲート配線層２１ａおよびソース配線層２１ｂの上面のみに絶縁膜である応力緩和膜３０が形成されている。さらに、応力緩和膜３０上に保護膜３２が形成されている。なお、応力緩和膜３０は、前述したように、ゲート配線層２１ａおよびソース配線層２１ｂを形成するエッチングマスクの残膜である。
【００４４】
このような本実施の形態１のパワーＭＩＳＦＥＴは、例えば図１５に示すようなＤＣ／ＤＣコンバータの回路中におけるスイッチング素子（Ｈｉｇｈ−ｓｉｄｅＭＩＳＦＥＴＱＨおよびＬｏｗ−ｓｉｄｅＭＩＳＦＥＴＱＬ）として用いることができる。
【００４５】
（実施の形態２）
前記実施の形態１では、能動素子としてｎチャネル型のトレンチゲート型パワーＭＩＳＦＥＴ（パワーＭＩＳＦＥＴ）を適用した場合について説明したが、本実施の形態２では、能動素子にＩＧＢＴを適用した半導体装置について図１６を参照して説明する。
【００４６】
本実施の形態２に係るＩＧＢＴは、周知の製造方法および前記実施の形態１の製造方法によって形成される。
【００４７】
図１６に示すように、符号５１は、ｎ型の導電型を有する不純物（例えば、ヒ素（Ａｓ））がドープされたｎ＋型単結晶シリコンからなる半導体基板（以下、単に基板という）５１である。製造工程中においての基板５１は、半導体ウエハと称する平面略円形状の半導体の薄板であり、その厚さは、例えば５５０μｍ程度である。
【００４８】
符号５２は、例えば熱酸化することによって形成された酸化シリコン膜である。符号５４は、フィールド絶縁膜５４である。このフィールド絶縁膜５４は素子分離領域であり、この領域で区画される領域が素子形成領域となる。
【００４９】
符号５５は、ｐ型の導電型を有する不純物（例えばボロン（Ｂ））を基板５１にイオン注入し、基板５１に熱処理を施すことによってその不純物を拡散して形成されたｐ−型半導体領域である。このｐ−型半導体領域５５はＩＧＢＴのチャネル領域となる。
【００５０】
符号５７は、溝である。符号５６は、ｎ型の導電型を有する不純物（例えばヒ素）を基板５１にイオン注入し、基板５１に熱処理を施すことによってその不純物を拡散して形成されたｎ＋型半導体領域である。このｎ＋型半導体領域５６はＩＧＢＴのエミッタ領域となる。
【００５１】
符号５８は、溝５７の底部および側壁に形成された熱酸化膜である。この熱酸化膜５８はＩＧＢＴのゲート絶縁膜となる。符号５９は、溝５７内に形成された、例えば多結晶シリコンからなるゲート電極である。符号６０は、ゲート電極５９と電気的に接続された多結晶シリコンパターンである。
【００５２】
符号６１は、例えば、ＰＳＧ（Phospho Silicate Glass）膜およびＳＯＧ（Spin On Glass）膜からなる絶縁膜である。符号６２および６３は、コンタクト溝である。符号６５は、コンタクト溝６２、６３の内部を含む絶縁膜６１上に形成されたバリア導体膜である。このバリア導体膜６５は、例えばスパッタリング法を用いてチタンタングステン（ＴｉＷ）膜を薄く堆積した後、基板５１に熱処理を施すことにより成膜できる。
【００５３】
符号２１は、コンタクト溝６２、６３の内部を埋め込み、バリア導体膜６５の上部に形成された導電性膜である。導電性膜２１はＡｌを主成分とする膜であり、例えば、Ｓｉ（シリコン）、Ｃｕ（銅）を含有していてもよい。
【００５４】
符号３０は、導電性膜２１の応力を緩和するための応力緩和膜である。導電性膜２１がＡｌを主成分とし、その膜厚が５．５μｍ程度の場合、応力緩和膜３０は、例えば酸化シリコンからなり、ＴＥＯＳを原料としたプラズマＣＶＤ法によって１μｍ程度の厚さで形成される。
【００５５】
図１６に示すＩＧＢＴを備えた半導体装置は、前記実施の形態１で示した図８と同様に、半導体ウエハの主面上には、収縮応力Ｓ１を有するＡｌからなる導電性膜２１、および、膨張応力Ｓ２を有する酸化シリコンからなる応力緩和膜３０が堆積しており、応力Ｓ１に対して緩和（相殺）する応力Ｓ２が働き、基板５１となる半導体ウエハ１Ｗには反りが生じていない。
【００５６】
このように半導体ウエハの反りを低減することによって、後の工程において半導体ウエハの搬送時に半導体ウエハが割れたり、クラックが発生する危険を防止することができる。また、半導体ウエハの反りを低減することによって、フォトリソグラフィ工程においてフォトレジスト膜を露光する際にアライメントが容易に行うことができる。したがって、ＩＧＢＴを備えた半導体装置の製造歩留まりが向上し、製造コストを低減することができ、信頼性を向上することができる。
【００５７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５８】
例えば、前記実施の形態では、配線層が１層の場合について説明したが、２層以上であっても良い。すなわち、各配線層を構成する導電性膜上に、その導電性膜の応力を相殺する膜を形成することもできる。
【００５９】
また、例えば、前記実施の形態では、配線層にＡｌまたはＡｌを主成分とした金属（Ｓｉ含有、Ｃｕ含有）を適用した場合について説明したが、Ｃｕなどの金属であっても良い。すなわち、種々の導電体からなる配線層であっても、その配線層の応力を相殺する膜を配線層上に形成することもできる。
【産業上の利用可能性】
【００６０】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態１に係る製造工程中の半導体装置のウエハ状態を模式的に示す平面図である。
【図２】図１に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図３】図２に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図４】図３に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図５】図４に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図６】図５に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図７】図６に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図８】図７の製造工程中の半導体装置のウエハ状態を模式的に示す断面図である。
【図９】図７に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１０】図９に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１１】図１０に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１２】図１１に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１３】図１２の製造工程中の半導体装置のチップ状態を模式的に示す平面図である。
【図１４】図１３のＸ−Ｘ線の断面図である。
【図１５】本発明に係る半導体装置を含むＤＣ／ＤＣコンバータの回路図である。
【図１６】本発明の実施の形態２に係る製造工程中の半導体装置を模式的に示す要部断面図である。
【符号の説明】
【００６２】
１      半導体基板（基板）
１Ａ    ｎ＋型単結晶シリコン基板
１Ｂ    ｎ−型単結晶シリコン層
１Ｗ    半導体ウエハ
３      酸化シリコン膜
５      ｐ型ウエル
７      溝
９      熱酸化膜
１０    ゲート電極
１０Ａ  多結晶シリコン層
１０Ｂ  シリサイド層
１０Ｃ  窒化タングステン層
１０Ｄ  タングステン層
１１    多結晶シリコンパターン
１２    酸化シリコン膜
１３    ｐ−型半導体領域
１３Ａ  ｎ−型半導体領域
１４    ｐ型半導体領域
１５    ｎ＋型半導体領域
１６    絶縁膜
１７    コンタクト溝
１８    コンタクト溝
２０    ｐ＋型半導体領域
２１    導電性膜
２１ａ  ゲート配線層
２１ｂ  ソース配線層
２２    バリア導体膜
３０    応力緩和膜
３１    フォトレジスト膜
３２    保護膜
３３    ドレイン配線層
５１    半導体基板（基板）
５２    酸化シリコン膜
５４    フィールド絶縁膜
５５    ｐ−型半導体領域
５６    ｎ＋型半導体領域
５７    溝
５８    熱酸化膜
５９    ゲート電極
６０    多結晶シリコンパターン
６１    絶縁膜
６２、６３  コンタクト溝
６５    バリア導体膜
ＣＨＰ  チップ領域
ＧＰ    ゲートパッド
Ｌ１、Ｌ２、Ｌ３  配線
ＱＨ      Ｈｉｇｈ−ｓｉｄｅＭＩＳＦＥＴ
ＱＬ      Ｌｏｗ−ｓｉｄｅＭＩＳＦＥＴ
Ｓ１    収縮応力（応力）
Ｓ２    膨張応力（応力）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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