【事件の表示】
　特願２０１０−５４４５４１「フラッシュメモリデバイスでの電力供給及びシステム」拒絶査定不服審判事件〔平成２１年　８月　６日国際公開、ＷＯ２００９／０９４７４９、平成２３年　４月　７日国内公表、特表２０１１−５１１３９２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
　
　本願は、平成２１年１月２１日（パリ条約による優先権主張外国庁受理２００８年１月３１日、アメリカ合衆国、２００８年５月６日、アメリカ合衆国）を国際出願日とする出願であって、平成２５年１月２８日付けで拒絶理由の通知がなされ、同年５月１日付けで手続補正書の提出がなされ、同年８月２８日付けで拒絶査定がなされ、これに対して同年１２月２６日付けで拒絶査定不服審判の請求がなされるとともに手続補正書の提出がなされ、平成２６年２月３日付けで前置報告書の報告がなされたものである。
　
　
　
第２　平成２５年１２月２６日付けの手続補正についての補正却下の決定　　
　
［補正却下の決定の結論］
　
　平成２５年１２月２６日付けの手続補正を却下する。
　
［理由］　　　
　
１．補正の内容 
　
　平成２５年１２月２６日付けの手続補正(以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１を、補正後の特許請求の範囲の請求項１に変更する補正事項を含むものである。
　　
　そして、補正前の請求項１及び補正後の請求項１の各記載は、それぞれ、以下のとおりである。
　
　なお、＜補正後の請求項１＞における下線は補正箇所を表している。
　
＜補正前の請求項１＞
「データを記憶するフラッシュメモリを有する第１部分と、
　電源電圧を受けるように構成された第２部分と、
　を有し、
　ｉ）前記第２部分は、少なくとも１つの第１発振信号の制御下で前記電源電圧を増大させるよう構成された、第１の出力を有する第１ポンプ回路と、前記第１ポンプ回路の出力部に接続され、前記第１発振信号とは異なる少なくとも１つの第２発振信号の制御下で自身から生成される電圧を増大させるよう構成された、前記第１の出力より高い電圧にある第２の出力を有する第２ポンプ回路とを有し、
　ｉｉ）前記第２部分は、第１レギュレータ回路及び第２レギュレータ回路を有し、
　ｉｉｉ）前記第２部分は、前記第１発振信号及び前記第２発振信号を夫々供給する第１発振器及び第２発振器を有し、前記第１レギュレータ回路は前記第１ポンプ回路の出力部に結合され、前記第１発振器は前記第１レギュレータ回路の出力電圧を受けるよう構成され、前記第２レギュレータ回路は前記第２ポンプ回路の出力部に結合され、前記第２発振器は前記第２レギュレータ回路の出力電圧を受けるよう構成される、
　フラッシュメモリデバイス。　」
　　
＜補正後の請求項１＞　
「データを記憶するフラッシュメモリを有する第１部分と、
　電源電圧を受けるように構成された第２部分と、
　を有し、
　ｉ）前記第２部分は、少なくとも１つの第１発振信号の制御下で前記電源電圧を増大させるよう構成された、第１の出力を有する第１ポンプ回路と、前記第１ポンプ回路の出力部に接続され、前記第１発振信号とは異なる少なくとも１つの第２発振信号の制御下で自身から生成される電圧を増大させるよう構成された、前記第１の出力より高い電圧にある第２の出力を有する第２ポンプ回路とを有し、
　ｉｉ）前記第２部分は、第１レギュレータ回路及び第２レギュレータ回路を有し、
　ｉｉｉ）前記第２部分は、前記第１発振信号及び前記第２発振信号を夫々供給する第１発振器及び第２発振器を有し、前記第１レギュレータ回路は前記第１ポンプ回路の出力部に結合され、前記第１発振器は前記第１レギュレータ回路の出力電圧を受けるよう構成され、前記第２レギュレータ回路は前記第２ポンプ回路の出力部に結合され、前記第２発振器は前記第２レギュレータ回路の出力電圧を受けるよう構成され、
　
前記第１ポンプ回路は、前記第１ポンプ回路の出力部で、第１タイプのメモリ動作を実行するために必要とされる第１電圧を生成するよう構成され、前記第２ポンプ回路は、前記第２ポンプ回路の出力部で、前記第１タイプのメモリ動作とは異なる第２タイプのメモリ動作を実行するために必要とされる第２電圧を生成するよう構成され
　フラッシュメモリデバイス。」
　
　
２．補正の適否 
　
　本件補正のうちの上記補正事項は、補正前の請求項１に記載した発明の「第１ポンプ回路」が「前記第１ポンプ回路は、前記第１ポンプ回路の出力部で、第１タイプのメモリ動作を実行するために必要とされる第１電圧を生成するよう構成され」ること限定し、補正前の請求項１に記載した発明の「第２ポンプ回路」が「前記第２ポンプ回路の出力部で、前記第１タイプのメモリ動作とは異なる第２タイプのメモリ動作を実行するために必要とされる第２電圧を生成するよう構成され」ことを限定したものであるから、特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　　
　
３．独立特許要件について
　
　本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定によって、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであることを要する。
　そこで、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）を、本件補正後の請求項１に係る発明（以下、「本件補正発明」という。）について、以下に検討する。
　
　
３．１　補正後の発明
　
　本件補正発明は、上記「１．」の＜補正後の請求項１＞の欄に転記したとおりのものである。
　
　
３．２　引用文献について 
　
（１）引用文献１
　原査定の拒絶の理由に引用された特開２００５−３２７４３６号公報（以下、「引用文献１」という。）には、下記の事項が記載されている。
　　
Ａ．「【００３８】
２．ＮＡＮＤセルの動作の説明
　最初に、ＮＡＮＤセルの消去動作を説明する。消去は、選択されたＮＡＮＤセルのブロック２３（図５）内の全てのメモリセルに対して同時に行われる。 即ち、選択されたブロック２３内の全てのワード線を０Ｖとし、半導体基板３（図１、なお、ｐ型ウェルにＮＡＮＤセルが形成されている場合はｐ型ウェル３）に高電圧ＶＥＲＡ（＝２２Ｖ程度）を印加する。一方、ビット線、ソース線、非選択のブロック中のワード線及び全ての選択ゲート線をフローティング状態とする。これにより、選択されたブロック２３中の全てのメモリセルにおいて浮遊ゲート中の電子がトンネル電流により半導体基板に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。」
　
Ｂ．「【０１０９】
３．ＮＡＮＤ型ＥＥＰＲＯＭの全体構成、及び回路構成の説明  
　図３１は、本発明の実施形態に係わるＮＡＮＤ型ＥＥＰＲＯＭ３１の全体構成を示すブロック図である。ＮＡＮＤ型ＥＥＰＲＯＭ３１を構成する各ブロックについて説明する。メモリセルアレイ３３は、図４のＮＡＮＤセル１がマトリクス配置された構造を有する。ロウデコーダ３５は、メモリセルアレイ３３に配置されたワード線や選択ゲート線の選択制御をする。
【０１１０】
　ビット線制御回路３９は、データ読出し、書込みパルス印加、書込みベリファイ読出し及び消去ベリファイ読出しをするために、メモリセルアレイ３３のビット線を制御する。ビット線制御回路３９は、センスアンプ兼データラッチ回路の役割を持つセンスラッチ回路を含む。ビット線制御回路３９は、主にＣＭＯＳフリップフロップから成り、データ書込みのためのデータのラッチやビット線の電位を読むためのセンス動作、また書込みベリファイ時のセンス動作、さらに再書込みデータのラッチを行う。ビット線制御回路３９は、データ入出力バッファ４１を介してデータＩ／Ｏが入出力されると共にカラムデコーダ４３からの信号が入力する。
【０１１１】
　アドレスバッファ４５を介してカラムデコーダ４３、ロウデコーダ３５には、それぞれアドレス信号が入力される。基板電位制御回路４７は、メモリセルアレイ３３が形成されるｐ型基板(または、ｐ型ウェル)の電位を制御する。
【０１１２】
　書込み用高電圧発生回路５１、書込み用中間電圧発生回路５３、読出し用中間電圧発生回路５５は、それぞれ書込み用高電圧（ＶＰＰ）、書込み用中間電圧（ＶＭ）、読出し用中間電圧（ＶＲＥＡＤ）を発生させる。ワード線電圧制御回路５７は、これらの電圧を基にして、選択されたブロック２３（図５）のワード線や選択ゲート線に印加する電圧（ＶＰＰ、ＶＭ、ＶＲＥＡＤ、ＶＣＣ、接地電圧など）を出力する。書込みタイミング制御回路５９は、ワード線電圧制御回路５７から出力される電圧のタイミングを制御する。
【０１１３】
　ここで、隣接ワード線に印加する電圧ＶＨ（正電圧）について説明する。ＶＨの電圧の発生回路の一例として、電圧ＶＲＥＡＤの発生回路との兼用、つまりデータの読出しの際に読出しの選択がされていないワード線に印加する読出し用中間電圧発生回路との兼用があげられる。この場合は、回路数を少なくできるため、チップ面積縮小や回路設計の簡単化を実現できる。
【０１１４】
　データの読出しの際に選択ゲート線ＳＧ１（もしくはＳＧ２）に印加する電圧ＶＳＧ１（もしくはＶＳＧ２）がＶＲＥＡＤと異なる場合には、ＶＨの電圧の発生回路の他の例として、ＶＳＧ１（もしくはＶＳＧ２）の発生回路との兼用があげられる。この場合にも、回路数を少なくできるため、チップ面積縮小や回路設計の簡単化を実現できる。
【０１１５】
　ＶＨの電圧のさらに他の例としては、電源電圧があげられる。これによれば、ＶＨ電圧発生回路を簡略化することができる。この場合にも、回路数を少なくでき、チップ面積縮小や回路設計の簡単化を実現できる。」
　　
Ｃ．「【０１１６】
　図３２に、図３１中のワード線電圧制御回路５７の構成例を、図３４に図３１中の書込みタイミング制御回路５９の構成例を示す。また、図３２中の”Local Pump”回路の構成例を図３３に示す。図３２中の”Local Pump”の長方形の”ＶＰＵＭＰ”, “ＶＩＮ”, “Ｏ”の各端子は、図３３に示されているように、それぞれ図３３の回路図中の”ＶＰＵＭＰ”, “ＶＩＮ”, “Ｏ”ノードに対応する。また、図３２中の信号Ai, Bi, Ci, Di は例えば図３４に示されるような回路によって発生される。
【０１１７】
　図３２や図３４の回路は、図６，１３，１５，１６，１７，１８，２５，２６，２７の動作を実現する回路の実施形態であり、信号Ai, Bi, Ci, Diのタイミングにより、ＷＬ線電圧が制御される。
【０１１８】
　図３２では、通常、書き込み動作中には、Ai, Bi, Ci, Diのいずれか1つの信号のみがhighレベルにある。信号Aiがhighレベルにある時には、Ｎ型ＭＯＳトランジスタＱＮＡのゲートに［ＶＰＰ＋Vtna］（ただし、VtnaはＱＮＡのしきい値電圧）以上の電圧が印加され、ワード線ＷＬｉ（ｉ＝１〜８）ノードにＶＰＰ電圧が転送される。同様に、信号Biがhighレベルにある時にはＮ型ＭＯＳトランジスタＱＮＢを介してＶＭ電圧がワード線ＷＬｉに転送され、Ciがhighレベルにある時にはＮ型ＭＯＳトランジスタＱＮＣを介してＶＲＥＡＤ電圧がワード線ＷＬｉに転送される。Diがhighレベルにある時にはＮ型ＭＯＳトランジスタＱＮＤを介してＶＬ電圧がワード線ＷＬｉに転送される。ここで、ＶＬ電圧は例えば０Ｖ以上ＶＣＣ以下の電圧に設定され、ワード線ＷＬｉへの０Ｖ以上ＶＣＣ以下電圧設定時に、トランジスタＱＮＤを介してＶＬ電圧がワード線ＷＬｉへ転送される。図３２の回路は、各ＷＬｉ毎に設けられるため、合計ＷＬ１−８用の８個の回路が設けられることになり、各ＷＬ線毎の電圧設定が可能となる。」
　　
Ｄ．「【０１２３】
　図３７Ａ-Ｃに、図３１中の書込み用高電圧発生回路及び書込み用中間電圧発生回路の回路構成例を示す模式図を示す。図３７Ａは書込み用高電圧発生回路の構成例であり、また図３７Ｂ,Ｃはそれぞれ書込み用中間電圧発生回路の構成例に対応し、例えばVM1とVM2が異なる電圧である場合には図３７Ｂと図３７Ｃを合わせたものが図３１中の書込み用中間電圧発生回路を構成することになり、図３７ＢはＶＭ１発生回路、図３７ＣはＶＭ２発生回路となる。
【０１２４】
　図３７Ａの回路構成では、書込み用高電圧発生回路は、ＶＰＰ発生用昇圧回路・ＶＰＰレベル設定回路（ＶＰＰリミット回路）・ＶＰＰ発生用リングオシレータの３つの回路から構成される。ＶＰＰレベル設定回路はＶＰＰレベルに応じて(例えばＶＰＰがねらい目の電圧よりも高いか低いかに応じて)、出力信号ＶＰＰＧＥＮのレベルを変化させる(例えばＶＰＰが狙い目の電圧よりも高い場合には信号ＶＰＰＧＥＮがlowレベルとなり、ＶＰＰが狙い目の電圧よりも低い場合には信号ＶＰＰＧＥＮがhighレベルとなる)。ＶＰＰ発生用リングオシレータはＶＰＰレベル設定回路から出力される信号ＶＰＰＧＥＮにより動作を制御され(例えば、ＶＰＰ発生用リングオシレータから発振信号を出力するか否かを制御され)、結果として出力信号ＲＮＧ，／ＲＮＧが信号ＶＰＰＧＥＮに依存して変化する(例えば発振信号を出力するか否かのように変化する)。結果として、ＶＰＰ発生用昇圧回路・ＶＰＰレベル設定回路（ＶＰＰリミット回路）・ＶＰＰ発生用リングオシレータの３つの回路により、ＶＰＰが狙い目の電圧となるように制御されることになる。
【０１２５】
　図３８ＡにＶＰＰ発生用昇圧回路の構成例を、図３８ＢにＶＰＰ発生用リングオシレータの構成例を、図３８Ｃ,ＤにそれぞれＶＰＰが狙い目の電圧よりも低い場合と高い場合の信号RNG, /RNGの波形例を、また図３８Ｅ，ＦにＶＰＰレベル設定回路の２種類の構成例を示す。
【０１２６】
　図３８Ａ,Ｂ,Ｅを組合せて図３７Ａを構成した場合には、次のような回路動作となる。
【０１２７】
　図３８ＡのＶＰＰ発生用昇圧回路は、ドレイン・ゲート間接続の複数のトランジスタをＶＣＣとＶＰＰの間に直列接続し、接続点のそれぞれに容量素子を接続した回路構成となっている。ＶＰＰ発生用昇圧回路の動作中には信号ＲＮＧ、／ＲＮＧは例えば逆相の発振信号となり、ＶＣＣからＶＰＰに向かって正電荷が転送されるためＶＣＣよりも高い昇圧電圧がＶＰＰに出力されることになる。」
　
Ｅ．「【０２３９】
（３５）前記メモリセルもしくはメモリセルユニットがフラッシュＥＥＰＲＯＭである、ことを特徴とする（１）記載の不揮発性半導体記憶装置。」
　
　ここで、上記引用文献１の記載事項について検討する。
　
（あ）不揮発性半導体記憶装置の全体構成について
　上記Ｂには、不揮発性半導体記憶装置であるＮＡＮＤ型ＥＥＰＲＯＭが、メモリセルアレイ３３と書込み用高電圧発生回路５１等の複数の電圧発生回路とを有することが記載されている。
　よって、引用文献１には、不揮発性半導体記憶装置が、「メモリセルアレイと書込み用高電圧発生回路等の複数の電圧発生回路」を備えることが記載されている。
　
（い）書込み用高電圧発生回路について
　上記Ｄには、書込み用高電圧発生回路が、ＶＰＰ発生用昇圧回路・ＶＰＰレベル設定回路・ＶＰＰ発生用リングオシレータの３つの回路から構成されること、ＶＰＰレベル設定回路はＶＰＰレベルに応じて出力信号ＶＰＰＧＥＮのレベルを変化させ、ＶＰＰ発生用リングオシレータはＶＰＰレベル設定回路から出力される信号ＶＰＰＧＥＮにより動作を制御されて、ＶＰＰが狙い目の電圧となるように制御されること、ＶＰＰ発生用昇圧回路はＶＰＰ発生用リングオシレータの出力信号ＲＮＧ，／ＲＮＧによりＶＣＣを昇圧してＶＰＰを出力することが記載されている。
　よって、引用文献１には、「書込み用高電圧発生回路は、ＶＰＰ発生用昇圧回路とＶＰＰレベル設定回路とＶＰＰ発生用リングオシレータとから構成され、前記ＶＰＰレベル設定回路は、前記ＶＰＰ発生用昇圧回路が出力したＶＰＰレベルに応じて出力のレベルを変化させ、前記ＶＰＰ発生用リングオシレータは前記ＶＰＰレベル設定回路の出力のレベルにより動作が制御され、前記ＶＰＰ発生用昇圧回路は前記ＶＰＰ発生用リングオシレータの出力信号によりＶＣＣを昇圧してＶＰＰを出力」することが記載されてているといえる。
　
（う）消去動作時と書き込み動作時の高電圧の印加について
　消去動作時の高電圧の供給については、２２Ｖ程度の高電圧ＶＥＲＡを半導体基板３に印加することが上記Ａに記載され、書込み動作時の高電圧の印加については、書き込み動作中にＶＰＰをワード線ＷＬｉ（ｉ＝１〜８）ノードに転送することが上記Ｃに記載され、また、書込み用高電圧発生回路５１が発生した書込み用高電圧（ＶＰＰ）を選択されたブロック２３のワード線に印加することが上記Ｂに記載されている。
　よって、引用文献１には、「消去動作時は、高電圧ＶＥＲＡを半導体基板に印加し、書込み動作時は、書込み用高電圧発生回路が発生した書込み用高電圧ＶＰＰをワード線に印加する」ことが記載されているといえる。
　
　よって、上記（あ）乃至（う）の記載から、引用文献１には、実質的に下記の発明（以下、「引用発明」という。）が記載されていると認められる。
　　
「メモリセルアレイと書込み用高電圧発生回路等の複数の電圧発生回路を備え、
　前記書込み用高電圧発生回路は、ＶＰＰ発生用昇圧回路とＶＰＰレベル設定回路とＶＰＰ発生用リングオシレータとから構成され、
　前記ＶＰＰレベル設定回路は、前記ＶＰＰ発生用昇圧回路が出力したＶＰＰレベルに応じて出力のレベルを変化させ、
　前記ＶＰＰ発生用リングオシレータは前記ＶＰＰレベル設定回路の出力のレベルにより動作が制御され、
　前記ＶＰＰ発生用昇圧回路は前記ＶＰＰ発生用リングオシレータの出力信号によりＶＣＣを昇圧してＶＰＰを出力し、
　消去動作時は、高電圧ＶＥＲＡを半導体基板に印加し、書込み動作時は、書込み用高電圧発生回路が発生した書込み用高電圧ＶＰＰをワード線に印加する、
　不揮発性半導体記憶装置。」
　
　
（２）引用文献２
　原査定の拒絶の理由に引用された特開２０００−１４９５８２号公報（以下、「引用文献２」という。）には、下記の事項が記載されている。
　
Ｆ．「【００８０】ＶXXリミッタ回路３００は、活性化信号ＶXXＡＣＴＩＶＥが“Ｈ”レベルで活性化し、出力ノード１１４の出力電位ＶXXの検知結果である電圧検知信号ＶXXＦＬＧ及びＳＵＢＦＬＧを出力する。又、ＶYYリミッタ回路４００は、活性化信号ＶYYＡＣＴＩＶＥが“Ｈ”レベルで活性化し、出力ノード１１２の出力電圧ＶYY位の検知結果であるＶYYＦＬＧを出力する。つまり、電圧発生回路の昇圧回路１００は、昇圧電圧を出力する出力ノードとして出力ノード１１２と出力ノード１１４との二つの出力ノードがある。」
　
Ｇ．「【００８５】例えば、電位ＶXXは、図７に示したＥＥＰＲＯＭのメモリセルに対する書込み電圧ＶＰＧＭであり、電位ＶYYはより高電圧で昇圧回路の能力を必要とする消去電圧ＶＥＲＡである。書込み電圧ＶＰＧＭと消去電圧ＶＥＲＡは、同時に使用することがなく、それぞれが、２０Ｖ前後に至る高電圧を出力するため、昇圧回路のパターン面積が非常に大きい。このように、両者の昇圧回路を共有化して使用することには、大変メリットがある。
【００８６】まず、ＶXX（ＶＰＧＭ）発生回路（例えば図７の書込み用電圧発生回路７１３）として使用する場合には、スイッチ回路１０５をオフ、スイッチ回路１０６をオン、且つ活性化信号ＶXXＡＣＴＩＶＥを“Ｈ”レベルにして、クロック発生回路Ａ２１，Ｂ２２、及びＶXX（ＶＰＧＭ）リミッタ回路３００を活性化することによって、前述した第１実施形態と同様に動作させることによって使用することができる。
【００８７】次に、ＶYY（ＶＥＲＡ）発生回路（例えば図７の消去用電圧発生回路７１４）として使用する場合には、活性化信号ＶYYＡＣＴＩＶＥを“Ｈ”レベルとすることにより、クロック発生回路Ａ２１，Ｂ２２，Ｃ２３を活性化させる。
【００８８】一方で、活性化信号ＶXXＡＣＴＩＶＥが“Ｌ”レベルであるとき、ＶXXリミッタ回路３００は活性化されていないので、電圧検知信号ＶXXＦＬＧ及びＳＵＢＦＬＧが“Ｌ”レベルであるので、ＯＲ回路２５，２６により、クロック発生回路Ａ２１，Ｂ２２へは、電圧検知信号ＶYYＦＬＧが入力される。
【００８９】従って、ＶYYの昇圧動作を行う場合には、スイッチ回路１０５をオン、スイッチ回路１０６をオフ、活性化信号ＶXXＡＣＴＩＶＥが“Ｌ”レベル、且つ活性化信号ＶYYＡＣＴＩＶＥが“Ｈ”レベルにすることによって、クロック信号ΦＡ，／ΦＡ、ΦＢ，／ΦＢ、及びΦＣ，／ΦＣの全てを使って、全ての昇圧セル１０１，１０２，１０３，１０４を使って昇圧動作の制御が行われる。
【００９０】出力ノード１１２の電圧ＶYYが設定電圧に到達すると、電圧検知信号ＶYYＦＬＧが“Ｈ”レベルになって、全てのクロック信号が停止し、昇圧動作が停止する。よって、ＶXX（ＶＰＧＭ ）とＶYY（ＶＥＲＡ）との昇圧回路が、見かけ上一つの昇圧回路となって動作する。」
　
Ｈ．図８には、第２の昇圧セル部から電位ＶXXが出力され、第３の昇圧セル部は前記第２の昇圧セル部の出力を入力して昇圧を行い電位ＶYYを出力し、前記電位ＶYYはＶYYリミッタ回路へ入力され、ＶYYリミッタ回路の出力はクロック発生回路Ｃへ入力され、クロック発生回路Ｃの出力は第３の昇圧セル部へ入力される構成が記載されていると認められる。
　
　ここで、上記引用文献２の記載事項について検討する。
　
（え）昇圧回路のパターン面積の抑制について
　上記Ｇには、２０Ｖ前後に至る高電圧を出力するＥＥＰＲＯＭ内の昇圧回路のパターン面積が非常に大きいこと、両者（書込み電圧と消去電圧）の昇圧回路を共有化して使用することには、大変メリットあることが記載されている。
　よって、引用文献２には、「ＥＥＰＲＯＭにおいて、書込み電圧用の昇圧回路と消去電圧用の昇圧回路を共有化することで、昇圧回路のパターン面積を抑制する」ことが記載されているといえる。
　
（お）消去電圧の発生する回路構成について
　上記Ｇには、電位ＶXXが書込み電圧ＶＰＧＭであり、電位ＶYYが消去電圧ＶＥＲＡであることが記載されていることから、上記Ｈに記載された「第２の昇圧セル部」は書込み電圧を出力する「昇圧回路」、「第３の昇圧セル部」は消去電圧を出力する「昇圧回路」と呼び得るものである。
　また、上記Ｆには、ＶYYリミッタ回路４００が出力電圧ＶYY位の検知結果であるＶYYＦＬＧを出力することが記載され、上記Ｇには、電圧ＶYYが設定電圧に到達すると電圧検知信号ＶYYＦＬＧが“Ｈ”レベルになって全てのクロック信号が停止することが記載されていることから、「ＶYYリミッタ回路」は、「消去電圧のレベルを設定する回路」と呼び得るものである。
　よって、引用文献２には、「消去電圧用の昇圧回路と、消去電圧のレベルを設定する回路と、クロック発生回路とから構成される消去電圧を発生する回路において、書込み電圧用の昇圧回路の出力が消去電圧用の昇圧回路へ入力されること。」が記載されているといえる。
　
（か）上記（え）における「共用化」は、上記（お）の「書込み電圧用の昇圧回路の出力が消去電圧用の昇圧回路へ入力されること」に対応していると認められる。
　
　よって、上記（え）乃至（か）の記載から、引用文献２には、下記の事項が記載されていると認められる。
　　
「ＥＥＰＲＯＭにおいて、昇圧回路のパターン面積を抑制するために、消去電圧用の昇圧回路と、消去電圧のレベルを設定する回路と、クロック発生回路とから構成される消去電圧を発生する回路において、書込み電圧用の昇圧回路の出力が消去電圧用の昇圧回路へ入力されること。」
　
　
３．３　対比 
　
（１）本件補正発明と引用発明との対応関係について
　
ア．引用発明の「不揮発性半導体記憶装置」は、「メモリセルアレイと書込み用高電圧発生回路等の複数の電圧発生回路」を備えていることから、「不揮発性半導体記憶装置」は「メモリセルアレイ」を備える部分と、「書込み用高電圧発生回路等の複数の電圧発生回路」を備える部分を有しているといえる。
　そして、引用文献１の上記Ｅには、メモリセルがフラッシュＥＥＰＲＯＭであることが記載されていることから、引用発明の「メモリセルアレイ」内のメモリセルは、フラッシュメモリの態様が含まれる。
　また、引用発明の「ＶＰＰ発生用昇圧回路」はＶＣＣ（電源電圧）を昇圧してＶＰＰを出力するものであるから、引用発明の「書込み用高電圧発生回路等の複数の電圧発生回路」は、電源電圧を受けるように構成されていることは明らかである。
　よって、引用発明も、「データを記憶するフラッシュメモリを有する第１部分と、電源電圧を受けるように構成された第２部分と、を有し」たものといえる。
　
イ．引用文献１の図３８Ａには、ＶＰＰ発生用昇圧回路の具体的な構成としてチャージポンプ回路の構成が記載されており、引用発明の「ＶＰＰ発生用昇圧回路」は、「ＶＰＰ発生用リングオシレータの出力信号によりＶＣＣを昇圧してＶＰＰを出力する」ものであるから、引用発明の「ＶＰＰ発生用昇圧回路」及び「ＶＰＰ発生用リングオシレータ」は、本件補正発明の「少なくとも１つの第１発振信号の制御下で前記電源電圧を増大させるよう構成された、第１の出力を有する第１ポンプ回路」及び「『第１発振信号』を『供給する第１発振器』」に相当している。
　
ウ．引用発明の「ＶＰＰレベル設定回路」は、「ＶＰＰ発生用昇圧回路」が出力したＶＰＰのレベルに応じて出力のレベルを変化させるものであり、また、引用発明の「ＶＰＰ発生用リングオシレータ」は「ＶＰＰレベル設定回路」の出力のレベルにより動作が制御されるものであるから、引用発明の「ＶＰＰレベル設定回路」は、本件補正発明の「第１レギュレータ回路」に相当し、また、引用発明も「第１レギュレータ回路は前記第１ポンプ回路の出力部に結合され、前記第１発振器は前記第１レギュレータ回路の出力電圧を受けるよう構成され」ているといえる。
　
エ．引用発明では、「書込み動作時は、書込み用高電圧発生回路が発生した書込み用高電圧ＶＰＰをワード線に印加する」ことが行われており、実際に書込み用高電圧ＶＰＰを生成するのは「ＶＰＰ発生用昇圧回路」であることを踏まえれば、引用発明の「ＶＰＰ発生用昇圧回路」は、書込み動作時に必要な書込み用高電圧ＶＰＰを生成しているといえる。
　よって、引用発明も「前記第１ポンプ回路は、前記第１ポンプ回路の出力部で、第１タイプのメモリ動作を実行するために必要とされる第１電圧を生成するよう構成され」ているといえる。
　
オ．引用発明の「不揮発性半導体記憶装置」の具体的な態様として、引用文献１には上記アに記載したようにフラッシュＥＥＰＲＯＭがあげられているから、引用発明の「不揮発性半導体記憶装置」は「フラッシュメモリデバイス」と呼び得るものである。
　
（２）本件補正発明と引用発明の一致点について
　上記の対応関係から、本件補正発明と引用発明は、下記の点で一致する。
　
「データを記憶するフラッシュメモリを有する第１部分と、
　電源電圧を受けるように構成された第２部分と、
　を有し、
　ｉ）前記第２部分は、少なくとも１つの第１発振信号の制御下で前記電源電圧を増大させるよう構成された、第１の出力を有する第１ポンプ回路を有し、
　ｉｉ）前記第２部分は、第１レギュレータ回路を有し、
　ｉｉｉ）前記第２部分は、前記第１発振信号を供給する第１発振器を有し、前記第１レギュレータ回路は前記第１ポンプ回路の出力部に結合され、前記第１発振器は前記第１レギュレータ回路の出力電圧を受けるよう構成され、
　前記第１ポンプ回路は、前記第１ポンプ回路の出力部で、第１タイプのメモリ動作を実行するために必要とされる第１電圧を生成するよう構成される、
　フラッシュメモリデバイス。」
　　　　　　　
（３）本件補正発明と引用発明の相違点について
　本件補正発明と引用発明は、下記の点で相違する。
　
（相違点１）
　本件補正発明は、「第２部分」に、「前記第１ポンプ回路の出力部に接続され、前記第１発振信号とは異なる少なくとも１つの第２発振信号の制御下で自身から生成される電圧を増大させるよう構成された、前記第１の出力より高い電圧にある第２の出力を有する第２ポンプ回路」、「第２レギュレータ回路」、「前記第２発振信号を供給する第２発振器」を有し、「前記第２レギュレータ回路は前記第２ポンプ回路の出力部に結合され、前記第２発振器は前記第２レギュレータ回路の出力電圧を受けるよう構成」したものであるのに対し、引用発明はそのような構成を有するものであるか定かではない点。
　　
（相違点２）
　本件補正発明は、「前記第２ポンプ回路は、前記第２ポンプ回路の出力部で、前記第１タイプのメモリ動作とは異なる第２タイプのメモリ動作を実行するために必要とされる第２電圧を生成するよう構成」したものであるのに対して、引用発明はそのような構成を有するものであるか定かではない点。
　
　
３．４　当審の判断 
　
（１）相違点１，２について
　引用発明の「不揮発性半導体記憶装置」では、消去動作時に「高電圧ＶＥＡＲを半導体基板に印加」することが行われる。そこで、最初に、引用発明の「不揮発性半導体記憶装置」が、「書込み用高電圧発生回路」と同様の構成からなる「高電圧ＶＥＡＲ」を生成する消去電圧発生回路を備えたものであるといえるのかについて検討し、次に、そのような消去電圧発生回路に対して「書込み用高電圧発生回路」の出力を入力させて、相違点１及び２を構成することが容易であるかについて検討する。
　
　単一電源での動作が求められているフラッシュＥＥＰＲＯＭのような不揮発性半導体記憶装置では、一般に、書込み用だけでなく消去用の高電圧を生成する電圧発生回路も内蔵されている。また、引用文献１には、図３７Ａ及び３７Ｂに記載されているように、昇圧回路・レベル設定回路・発振回路（リングオシレータ）により構成され、単一電源（電源電圧）から高電圧を生成する「書込み用高電圧発生回路」及び「書込み用中間電圧発生回路」が記載されている。これらのことを鑑みれば、引用発明の「不揮発性半導体記憶装置」には、書込み用高電圧発生回路と同様の昇圧回路・レベル設定回路・発振回路から構成された消去電圧発生回路が内蔵されていると考えるのが自然である。
　　
　また、メモリデバイスでは省スペース化を図ることが求められているところ、引用文献１の段落【００８９】には、回路の兼用によりチップ面積を縮小することが記載され、段落【０１０３】には、０ＶからではなくＶＣＣからＶＰＰに昇圧させることで昇圧回路の面積を小さくできることが記載されていることから、引用発明の「不揮発性半導体記憶装置」においても、昇圧回路等によりチップ面積を縮小することが望まれているといえる。
　そして、フラッシュメモリにおいて、昇圧回路の面積を抑えるために、書込み用の高電圧を発生する回路の出力を、昇圧回路・レベル設定回路・発振回路から構成された消去電圧発生回路の昇圧回路へ入力させることは、「上記３．２」「（２）」に摘記したように引用文献２に記載されている。
　
　してみると、引用文献１及び引用文献２に接した当業者であれば、引用発明の「不揮発性半導体記憶装置」が、書込み用高電圧発生回路と同様の昇圧回路・レベル設定回路・発振回路から構成された消去電圧発生回路を備えることで、消去動作時に利用する「高電圧ＶＥＡＲ」を発生させ、その際、省スペース化を図るために、消去電圧発生回路を構成する昇圧回路へは書込み用高電圧発生回路の出力を入力するように構成すること、換言すれば、引用発明に相違点１及び２の構成を備えさせることは、容易に想到し得たものである。
　
　
（２）本件補正発明の作用効果について　　　
　本件補正発明の作用効果も、引用発明、引用文献１の記載事項、引用文献２の記載事項から当業者が予測できる範囲のものである。　
　
　
３．５　むすび 
　
　よって、本件補正発明は、引用発明、引用文献１の記載事項、引用文献２の記載事項から当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであるから、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
　
第３　補正却下の決定を踏まえた検討
　
　
１．本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２５年５月１日付けの手続補正書の請求項１に記載されたとおりのものであり、上記「第２」の「１．」の＜補正前の請求項１＞の欄に転記したとおりのものである。 
　　
　
２．引用文献
　これに対して、原査定の拒絶の理由に引用された引用文献の記載事項及び引用発明は、上記「第２」「３．」「３．２」「（１）」に記載したとおりである。
　
　　
３．対比・判断
　本願発明は、上記「第２」「２．」で検討した本件補正発明における限定を省いたものである。
　そうすると、本願発明の構成要素を全て含み、さらに特定の点に限定を施したものに相当する本件補正発明が、上記「第２」「３．」「３．４」に記載したとおり、引用発明、引用文献１の記載事項、引用文献２の記載事項に基いて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明、引用文献１の記載事項、引用文献２の記載事項に基いて、当業者が容易に発明をすることができたものである。　　　　
　
　
４．むすび
　以上のとおり、本願発明は、当業者が引用発明、引用文献１の記載事項、引用文献２の記載事項に基いて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　したがって、本願では、他の請求項について検討するまでもなく、拒絶されるべきものである。 
　よって、結論のとおり審決する。