【事件の表示】
　平成　６年特許願第　８２５４８号「多値データのデコード回路」拒絶査定に対する審判事件［平成　７年１０月２０日出願公開、特開平　７−２７２４８７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明
　本願は、平成６年３月３０日付けの出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１４年９月３０日付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「【請求項１】２の３乗値データが記憶されているメモリセルの記憶状態を検出して解読するためのデコード回路であって、
　上記メモリセルの記憶状態と、第ｍ（ｍは１〜７の整数）値および第（ｍ＋１）値の中間値とを比較し、比較結果に応じて高レベルあるいは低レベルのデータをそれぞれ出力する第１〜第７の比較器と、
　上記第２の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第１のＰＭＯＳトランスファーゲートおよび第１のＮＭＯＳトランスファーゲートと、
　上記第６の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第２のＰＭＯＳトランスファーゲートおよび第２のＮＭＯＳトランスファーゲートと、
　上記第４の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第３および第４のＰＭＯＳトランスファーゲート、および第３および第４のＮＭＯＳトランスファーゲートとを備え、
　上記第１の比較器の出力を上記第１のＰＭＯＳトランスファーゲートのソース端子に接続し、
　上記第３の比較器の出力を上記第１のＮＭＯＳトランスファーゲートのソース端子に接続し、
　上記第２の比較器の出力を上記第１のＰＭＯＳトランスファーゲートおよび上記第１のＮＭＯＳトランスファーゲートのゲート端子にそれぞれ接続するとともに、上記第３のＰＭＯＳトランスファーゲートのソース端子に接続し、
　上記第１のＰＭＯＳトランスファーゲートおよび上記第１のＮＭＯＳトランスファーゲートのドレイン端子を、上記第４のＰＭＯＳトランスファーゲートのソース端子に共通接続し、
　上記第５の比較器の出力を上記第２のＰＭＯＳトランスファーゲートのソース端子に接続し、
　上記第７の比較器の出力を上記第２のＮＭＯＳトランスファーゲートのソース端子に接続し、
　上記第６の比較器の出力を上記第２のＰＭＯＳトランスファーゲートおよび上記第２のＮＭＯＳトランスファーゲートのゲート端子にそれぞれ接続するとともに、上記第３のＮＭＯＳトランスファーゲートのソース端子に接続し、
　上記第２のＰＭＯＳトランスファーゲートおよび上記第２のＮＭＯＳトランスファーゲートのドレイン端子を、上記第４のＮＭＯＳトランスファーゲートのソース端子に共通接続し、
　上記第４のＰＭＯＳトランスファーゲートおよび上記第４のＮＭＯＳトランスファーゲートのドレイン端子を、第１のビット出力端子に共通接続し、
　上記第３のＰＭＯＳトランスファーゲートおよび上記第３のＮＭＯＳトランスファーゲートのドレイン端子を、第２のビット出力端子に共通接続し、
　上記第４の比較器の出力を、上記第３および第４のＰＭＯＳトランスファーゲート、ならびに上記第３および第４のＮＭＯＳトランスファーゲートのゲート端子にそれぞれ接続するとともに、第３のビット出力端子に接続したことを特徴とする２の３乗値データのデコード回路。」
　
２．引用例に記載されている発明
　これに対し、原査定の拒絶の理由に引用した、特開平３−１１６４９４号公報（平成３年５月１７日出願公開。以下、「引用例」という。）には、産業上の利用分野に関して、「本発明は半導体記憶回路装置に関し、特に、１ビットで３通り以上の状態を表す多値論理型の半導体記憶回路装置に関する。」（第１頁左下欄第１７行〜右下欄第２行）と記載されている。
　そして、第１図に関して、「第１図は本発明に係る半導体記憶回路装置の第１の実施例の構成図である。…（略）…１３は電圧信号変換回路で、…（略）…端子ＶＩに入力された電圧信号の２ｎ通りの電圧に一対一に対応して決定されて出力される。Ｍ１〜Ｍｊは電圧保持型メモリセルであり、この場合、ｊ(自然数)ワードを構成している。」（第２頁左下欄第１１行〜右下欄第７行）と記載されており、この第１図に示した電圧信号変換回路１３のｎ＝２とした場合の具体的な一例を示す第５図及び第１表（３頁左下欄）に関して以下の記載がなされている。
「第５図は、第１図に示した電圧信号変換回路１３のｎ=２とした場合の具体的な一例を示す回路図である。同図において、Ｖ Ｉ は入力端子、Ｄ０,Ｄ１はデータ出力端子、５５はインバータ回路、５６,５７はトランスファゲート、５２は第１のスレッショルド電圧(ここでは１/２Ｖボルト)を持つインバータ回路、５３は第２のスレッショルド電圧(ここでは５/６Ｖ −１ /２ＶＴボルト)を持つインバータ回路、５４は第３のスレッショルド電圧(ここでは１/６Ｖボルト)をもつインバ一タ回路である。このように、インバータ回路５２〜５４のスレッショルド電圧ＶTHを設定しておくことにより、入力端子ＶＩに４通りの電圧Ｖ−ＶＴ, ２/３Ｖ, １/３Ｖ,０ボルトが入力されたとき、出力端子Ｏ０,Ｏ１の出力は第１表にまとめた通りになる。…（略）…尚、上述した説明では、ｎ＝２の場合についての信号電圧変換回路、電圧信号変換回路について示したが、ｎ=３以上のものもｎ=２と同じ考えで構成できることは明かである。」と記載されている。
　したがって、上記引用例には、
　２の２乗値データが記憶されている電圧保持型メモリセル（Ｍ１〜Ｍｊ）の記憶状態を検出して解読するための電圧信号変換回路（１３）であって、
　上記電圧保持型メモリセル（Ｍ１〜Ｍｊ）の記憶状態と、第ｍ（ｍは１〜３の整数）値および第（ｍ＋１）値の中間値とを比較し、比較結果に応じて高レベルあるいは低レベルのデータをそれぞれ出力する第１，第２及び第３のインバータ回路（５４，５２，５３）と、
　上記第２のインバータ回路（５２）からの信号を、ゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソースあるいはドレイン端子に入力されるデータをドレインあるいはソース端子に出力する第１のＭＯＳトランスファーゲート（５７）および上記第２のインバータ回路（５２）からの信号を、反転用のインバータ（５５）を介してゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソースあるいはドレイン端子に入力されるデータをドレインあるいはソース端子に出力する第２のＭＯＳトランスファーゲート（５６）とを具え、
　上記第１のインバータ回路（５４）の出力を上記第１のＭＯＳトランスファーゲート（５７）のソースあるいはドレイン端子に接続し、
　上記第３のインバータ回路（５３）の出力を上記第２のＭＯＳトランスファーゲート（５６）のソースあるいはドレイン端子に接続し、
　上記第２のインバータ回路（５２）の出力を、上記反転用のインバータ（５５）を介して上記第２のＭＯＳトランスファーゲート（５６）のゲート端子に接続すると共に上記第１のＭＯＳトランスファーゲート（５７）のゲート端子に接続し、
　上記第１のＭＯＳトランスファーゲート（５６）および第２ＭＯＳトランスファーゲート（５７）のドレインあるいはソース端子を第１のデータ出力端子（Ｏ１）に共通接続し、
　上記第２のインバータ回路（５２）の出力を第２のデータ出力端子（Ｏ０）に接続した２の２乗値データの電圧信号変換回路、に関する発明（以下、「引用例記載発明」という。）が記載されている。
　
３．本願発明と引用例に記載されている発明との対比
　本願発明（以下、「前者」という。）と引用例記載発明（以下、「後者」という。）とを対比すると、後者の「電圧信号変換回路（１３）」は、「電圧保持型メモリセル（Ｍ１〜Ｍｊ）」に記憶された４つの電圧状態を検出して解読する機能を有しているので、前者の「デコード回路」に相当していることは明らかである。そして、前者の「メモリセル」は、後者の「電圧保持型メモリセル（Ｍ１〜Ｍｊ）」に相当し、後者の「第１のインバータ（５４）」、「第２のインバータ（５２）」及び「第３のインバータ（５３）」は、それぞれ異なったスレッショルド電圧値を持ち、入力される信号レベルとこのスレッショルド電圧値とを比較し、その比較結果に応じた出力をするものであるから前者の「比較器」に相当していることは明らかである（なお、反転増幅器のしきい値電圧を内部基準電圧とし、入力される信号レベルがこの内部基準電圧を超えるか否かで反転増幅器からの出力の有無を決定するような動作を、該反転増幅器にさせる場合、該反転増幅器を比較器と称することは、例えば、特開昭５９−１５３３２４号公報に記載されている）。
　よって、両者は、
「２のｎ乗値データが記憶されているメモリセルの記憶状態を検出して解読するためのデコード回路であって、
　上記メモリセルの記憶状態と、第ｍ（ｍは１〜２のｎ乗−１の整数）値および第（ｍ＋１）値の中間値とを比較し、比較結果に応じて高レベルあるいは低レベルのデータをそれぞれ出力する複数の比較器と、
　上記複数の比較器のうちの特定の比較器からの出力は、上記メモリセルに記憶されているデータが、当該比較器の基準電圧よりも小さな値として記憶されているか、あるいは大きな値として記憶されているかによって異なる状態の信号を出力し、小さな値が記憶されている場合には、上記出力によってＭＯＳトランスファゲートを制御して当該比較器の基準電圧よりも更に小さな基準電圧を有する比較器からの出力を選択し、大きな値が記憶されている場合には、上記出力によってＭＯＳトランスファゲートを制御して当該比較器の基準電圧よりも更に大きな基準電圧を有する比較器からの出力を選択し、上記複数の比較器からの出力を直接あるいは上記ＭＯＳトランスファゲートを介して複数の出力端子に導く２のｎ乗値のデコーダ回路。」である点で一致し、以下の点で相違する。
［相違点］
　前者では、ｎ＝３、即ち８値の状態をメモリセルに記憶して、この８値の状態を識別するために、デコード回路を７つの比較器と４つのＮＭＯＳトランスファゲート及び４つのＰＭＯＳトランスファゲートそして３つの出力端子を用いて構成し、それらの接続関係は、
　第２の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第１のＰＭＯＳトランスファーゲートおよび第１のＮＭＯＳトランスファーゲートと、
　６の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第２のＰＭＯＳトランスファーゲートおよび第２のＮＭＯＳトランスファーゲートと、
　第４の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第３および第４のＰＭＯＳトランスファーゲート、および第３および第４のＮＭＯＳトランスファーゲートと、
　第１の比較器の出力を上記第１のＰＭＯＳトランスファーゲートのソース端子に接続し、
　第３の比較器の出力を上記第１のＮＭＯＳトランスファーゲートのソース端子に接続し、
　上記第２の比較器の出力を上記第１のＰＭＯＳトランスファーゲートおよび上記第１のＮＭＯＳトランスファーゲートのゲート端子にそれぞれ接続するとともに、上記第３のＰＭＯＳトランスファーゲートのソース端子に接続し、
　上記第１のＰＭＯＳトランスファーゲートおよび上記第１のＮＭＯＳトランスファーゲートのドレイン端子を、上記第４のＰＭＯＳトランスファーゲートのソース端子に共通接続し、
　第５の比較器の出力を上記第２のＰＭＯＳトランスファーゲートのソース端子に接続し、
　第７の比較器の出力を上記第２のＮＭＯＳトランスファーゲートのソース端子に接続し、
　第６の比較器の出力を上記第２のＰＭＯＳトランスファーゲートおよび上記第２のＮＭＯＳトランスファーゲートのゲート端子にそれぞれ接続するとともに、上記第３のＮＭＯＳトランスファーゲートのソース端子に接続し、
　上記第２のＰＭＯＳトランスファーゲートおよび上記第２のＮＭＯＳトランスファーゲートのドレイン端子を、上記第４のＮＭＯＳトランスファーゲートのソース端子に共通接続し、
　上記第４のＰＭＯＳトランスファーゲートおよび上記第４のＮＭＯＳトランスファーゲートのドレイン端子を、第１のビット出力端子に共通接続し、
　上記第３のＰＭＯＳトランスファーゲートおよび上記第３のＮＭＯＳトランスファーゲートのドレイン端子を、第２のビット出力端子に共通接続し、
　上記第４の比較器の出力を、上記第３および第４のＰＭＯＳトランスファーゲート、ならびに上記第３および第４のＮＭＯＳトランスファーゲートのゲート端子にそれぞれ接続するとともに、第３のビット出力端子に接続しているのに対して、後者では、ｎ＝２、即ち４値の状態をメモリセルに記憶して、この４値の状態を識別するために、デコード回路をそれぞれしきい値をことにする３つのインバータ（前者の「比較器」に相当）と２つのＮＭＯＳトランスファゲート及び１つの反転用のインバータそして２つの出力端子を用いて構成し、それらの接続関係は、
　第２のインバータ回路（５２）（前者の「比較器」に相当）からの信号を、ゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソースあるいはドレイン端子に入力されるデータをドレインあるいはソース端子に出力する第１のＭＯＳトランスファーゲート（５７）および上記第２のインバータ回路（５２）（前者の「比較器」に相当）からの信号を、反転用のインバータ（５５）を介してゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソースあるいはドレイン端子に入力されるデータをドレインあるいはソース端子に出力する第２のＭＯＳトランスファーゲート（５６）（前者の「比較器」に相当）とを具え、
　上記第１のインバータ回路（５４）の出力を上記第１のＭＯＳトランスファーゲート（５７）のソースあるいはドレイン端子に接続し、
　上記第３のインバータ回路（５３）の出力を上記第２のＭＯＳトランスファーゲート（５６）のソースあるいはドレイン端子に接続し、
　上記第２のインバータ回路（５２）の出力を、上記反転用のインバータ（５５）を介して上記第２のＭＯＳトランスファーゲート（５６）のゲート端子に接続すると共に上記第１のＭＯＳトランスファーゲート（５７）のゲート端子に接続し、
　上記第１のＭＯＳトランスファーゲート（５６）および第２ＭＯＳトランスファーゲート（５７）のドレインあるいはソース端子を第１のデータ出力端子（Ｏ１）に共通接続し、
　上記第２のインバータ回路（５２）の出力を第２のデータ出力端子（Ｏ０）に接続している点。
　
４．相違点についての当審の判断
　上記相違点について検討すると、引用例には「尚、上述した説明では、ｎ＝２の場合についての信号電圧変換回路、電圧信号変換回路について示したが、ｎ=３以上のものもｎ=２と同じ考えで構成できることは明かである。」と明記されており、前者も後者も共に、メモリセルの記憶状態が所定の基準レベルより上位或いは下位のいずれの部分集合に属しているかを判定し、更に前記上位或いは下位の部分集合においても更に、その中の上位或いは下位の何れの部分集合に属しているかを判定する、所謂２分割法という考え方で多値の信号をデコードしている点で共通する。そして、前者のように、トランスファーゲートのソース端子を比較器の出力端子に接続して、該トランスファーゲートのドレイン側から出力を取り出すことは従来良く行われていることであり、また、ある同一のゲート電圧で一方のＭＯＳトランスファゲートは導通状態に、他方のＭＯＳトランスファゲートは非導通状態とする際に、Ｎ型のＭＯＳとＰ型のＭＯＳとを組み合わせるか、あるいは信号反転用のインバータを用いることによりＮ型のＭＯＳトランジスタだけの構成とするかは、いずれも周知の技術事項であり、いずれを選択するかは当業者がその必要に応じて適宜為し得る程度の技術事項に過ぎないものと認められるから、後者の２の２乗値のデコーダを２の３乗値のデコーダにする際に、デコード回路を７つの比較器と４つのＮＭＯＳトランスファゲート及び４つのＰＭＯＳトランスファゲートそして３つの出力端子を用いて構成し、それらの接続関係を、
　第２の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第１のＰＭＯＳトランスファーゲートおよび第１のＮＭＯＳトランスファーゲートと、
　６の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第２のＰＭＯＳトランスファーゲートおよび第２のＮＭＯＳトランスファーゲートと、
　第４の比較器からゲート端子に入力されるデータのレベルに応じて導通と非導通とが切り換えられ、導通状態のときにはソース端子に入力されるデータをドレイン端子に出力する第３および第４のＰＭＯＳトランスファーゲート、および第３および第４のＮＭＯＳトランスファーゲートと、
　第１の比較器の出力を上記第１のＰＭＯＳトランスファーゲートのソース端子に接続し、
　第３の比較器の出力を上記第１のＮＭＯＳトランスファーゲートのソース端子に接続し、
　上記第２の比較器の出力を上記第１のＰＭＯＳトランスファーゲートおよび上記第１のＮＭＯＳトランスファーゲートのゲート端子にそれぞれ接続するとともに、上記第３のＰＭＯＳトランスファーゲートのソース端子に接続し、
　上記第１のＰＭＯＳトランスファーゲートおよび上記第１のＮＭＯＳトランスファーゲートのドレイン端子を、上記第４のＰＭＯＳトランスファーゲートのソース端子に共通接続し、
　第５の比較器の出力を上記第２のＰＭＯＳトランスファーゲートのソース端子に接続し、
　第７の比較器の出力を上記第２のＮＭＯＳトランスファーゲートのソース端子に接続し、
　第６の比較器の出力を上記第２のＰＭＯＳトランスファーゲートおよび上記第２のＮＭＯＳトランスファーゲートのゲート端子にそれぞれ接続するとともに、上記第３のＮＭＯＳトランスファーゲートのソース端子に接続し、
　上記第２のＰＭＯＳトランスファーゲートおよび上記第２のＮＭＯＳトランスファーゲートのドレイン端子を、上記第４のＮＭＯＳトランスファーゲートのソース端子に共通接続し、
　上記第４のＰＭＯＳトランスファーゲートおよび上記第４のＮＭＯＳトランスファーゲートのドレイン端子を、第１のビット出力端子に共通接続し、
　上記第３のＰＭＯＳトランスファーゲートおよび上記第３のＮＭＯＳトランスファーゲートのドレイン端子を、第２のビット出力端子に共通接続し、
　上記第４の比較器の出力を、上記第３および第４のＰＭＯＳトランスファーゲート、ならびに上記第３および第４のＮＭＯＳトランスファーゲートのゲート端子にそれぞれ接続するとともに、第３のビット出力端子に接続するようにして前者のように構成することは当業者が容易に想到し得る程度のものと認められる。
　そして、本願発明の奏し得る作用・効果は引用例記載発明及び従来周知の技術事項から当業者が容易に予測し得る程度のものと認められる。
　
５.むすび
　以上のとおりであるから、本願発明は上記引用例記載発明から当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。