(57)【要約】      （修正有）【課題】出力波形の歪みを低減する水晶発振回路を提供する。【解決手段】正・負電源ライン間に接続されたｎＭＯＳＭ４・ｐＭＯＳＭ５と、ｎＭＯＳＭ４・ｐＭＯＳＭ５にバイアスを与えるｎＭＯＳＭ２・ｐＭＯＳＭ３と、ｎＭＯＳＭ４・ｐＭＯＳＭ５の中心点と正・負電源ライン間に接続されたキャパシタＣ２２・Ｃ２４と、正・負電源ライン間に接続されたｎＭＯＳＭ１４・ｐＭＯＳＭ１５と、ｎＭＯＳＭ１４・ｐＭＯＳＭ１５にバイアスを与えるｎＭＯＳＭ１２・ｐＭＯＳＭ１３と、ｎＭＯＳＭ１４・ｐＭＯＳＭ１５の中心点と正・負電源ライン間に接続されたキャパシタＣ２３・Ｃ２５と、ｎＭＯＳＭ２・ｐＭＯＳＭ３の中心点とｎＭＯＳＭ１２・ｐＭＯＳＭ１３の中心点との間に接続された水晶振動子Ｘ１とを備える。【選択図】図３
2012080234.tif 000002
【特許請求の範囲】
【請求項１】
正極側電源ラインにドレインが接続された第１のｎチャネルＭＯＳＦＥＴと、
負極側電源ラインにドレインが接続されるとともにソースが前記第１のｎチャネルＭＯＳＦＥＴのソースに接続された第１のｐチャネルＭＯＳＦＥＴと、
前記第１のｎチャネルＭＯＳＦＥＴのゲートにバイアス電圧を印加する第１のバイアス回路と、
前記第１のｐチャネルＭＯＳＦＥＴのゲートにバイアス電圧を印加する第２のバイアス回路と、
前記第１のｎチャネルＭＯＳＦＥＴおよび前記第１のｐチャネルＭＯＳＦＥＴのゲートのそれぞれと、前記第１のｎチャネルＭＯＳＦＥＴおよび前記第１のｐチャネルＭＯＳＦＥＴのソースとの間に挿入された第１のキャパシタと、
前記負極側電源ラインと、前記第１のｐチャネルＭＯＳＦＥＴのソースとの間に挿入された第２のキャパシタと、
前記正極側電源ラインと、前記第１のｎチャネルＭＯＳＦＥＴのソースとの間に挿入された第３のキャパシタと、
正極側電源ラインにドレインが接続された第２のｎチャネルＭＯＳＦＥＴと、
負極側電源ラインにドレインが接続されているとともにソースが前記第２のｎチャネルＭＯＳＦＥＴのソースに接続された第２のｐチャネルＭＯＳＦＥＴと、
前記第２のｎチャネルＭＯＳＦＥＴのゲートにバイアス電圧を印加する第３のバイアス回路と、
前記第２のｐチャネルＭＯＳＦＥＴのゲートにバイアス電圧を印加する第４のバイアス回路と、
前記第２のｎチャネルＭＯＳＦＥＴおよび前記第２のｐチャネルＭＯＳＦＥＴのゲートのそれぞれと、前記第２のｎチャネルＭＯＳＦＥＴおよび前記第２のｐチャネルＭＯＳＦＥＴのソースとの間に挿入された第４のキャパシタと、
前記負極側電源ラインと、前記第２のｐチャネルＭＯＳＦＥＴのソースとの間に挿入された第５のキャパシタと、
前記正極側電源ラインと、前記第２のｎチャネルＭＯＳＦＥＴのソースとの間に挿入された第６のキャパシタと、
一方端が前記第１のｎチャネルＭＯＳＦＥＴおよび前記第１のｐチャネルＭＯＳＦＥＴのゲート側に対応する前記第１のキャパシタの一方端に接続され、他方端が前記第１のｎチャネルＭＯＳＦＥＴおよび前記第１のｐチャネルＭＯＳＦＥＴのゲート側に対応する前記第４のキャパシタの一方端に接続された水晶振動子と
を備えることを特徴とする水晶発振回路。
【請求項２】
前記第１のバイアス回路は、第１の定電流回路と、ソースが前記第１のキャパシタの一方端に接続され、ドレインが前記第１の定電流回路を介して前記正極側電源ラインに接続され、ゲートがドレインおよび前記第１のｎチャネルＭＯＳＦＥＴのゲートの両方に接続された第３のｎチャネルＭＯＳＦＥＴとを備え、
前記第２のバイアス回路は、第２の定電流回路と、ソースが前記第１のキャパシタの一方端に接続され、ドレインが前記第２の定電流回路を介して前記負極側電源ラインに接続され、ゲートがドレインおよび前記第１のｐチャネルＭＯＳＦＥＴのゲートの両方に接続された第３のｐチャネルＭＯＳＦＥＴとを備え、
前記第３のバイアス回路は、第３の定電流回路と、ソースが前記第３のキャパシタの一方端に接続され、ドレインが前記第３の定電流回路を介して前記正極側電源ラインに接続され、ゲートがドレインおよび前記第２のｎチャネルＭＯＳＦＥＴのゲートの両方に接続された第４のｎチャネルＭＯＳＦＥＴとを備え、
前記第４のバイアス回路は、第４の定電流回路と、ソースが前記第３のキャパシタの一方端に接続され、ドレインが前記第４の定電流回路を介して前記負極側電源ラインに接続され、ゲートがドレインおよび前記第２のｐチャネルＭＯＳＦＥＴのゲートの両方に接続された第４のｐチャネルＭＯＳＦＥＴとを備えることを特徴とする請求項１に記載の水晶発振回路。
【請求項３】
前記第１の定電流回路、前記第２の定電流回路、前記第３の定電流回路および前記第４の定電流回路は、定電流源で構成したことを特徴とする請求項２に記載の水晶発振回路。
【請求項４】
前記第１の定電流回路、前記第２の定電流回路、前記第３の定電流回路および前記第４の定電流回路は、ＭＯＳＦＥＴの電流飽和領域で構成したことを特徴とする請求項２に記載の水晶発振回路。
【請求項５】
前記第１の定電流回路、前記第２の定電流回路、前記第３の定電流回路および前記第４の定電流回路は、カスコード接続されたＭＯＳＦＥＴの電流飽和領域で構成したことを特徴とする請求項２に記載の水晶発振回路。
【請求項６】
前記第３のｎチャネルＭＯＳＦＥＴおよび前記第３のｐチャネルＭＯＳＦＥＴの中間点と、前記負極側電源ライン間に接続された第７のキャパシタと、
前記第４のｎチャネルＭＯＳＦＥＴおよび前記第４のｐチャネルＭＯＳＦＥＴの中間点と、前記負極側電源ライン間に接続された第８のキャパシタと
を備えることを特徴とする請求項１に記載の水晶発振回路。
【請求項７】
前記第１のｎチャネルＭＯＳＦＥＴおよび前記第１のｐチャネルＭＯＳＦＥＴのソース側に挿入された第１の抵抗と、
前記第２のｎチャネルＭＯＳＦＥＴおよび前記第２のｐチャネルＭＯＳＦＥＴのソース側に挿入された第２の抵抗と
を備えることを特徴とする請求項１に記載の水晶発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は水晶発振回路に関し、特に、低歪みの差動出力が得られる水晶発振回路に関する。
【背景技術】
【０００２】
スーパーへテロダイン方式を採用した一般の受信機は、アンテナを介して受信した変調波信号を高周波増幅し、所定の周波数を有する中間周波信号に変換した後に復調処理を行っている。
【０００３】
最近では、受信周波数の設定や各種の表示制御等をデジタル処理によって行う受信機が多くなっており、このようなデジタル処理においては精度の高いクロック信号やＰＬＬ回路用の基準周波数信号を生成するために水晶振動子を用いた水晶発振回路が適用されている（例えば、特許文献１〜３参照。）。
【０００４】
各種のアナログ回路を含むほとんどの部品を半導体基板上に形成してワンチップ部品とすることにより小型化やコスト低減を図る手法が一般的である。水晶振動子は現時点では必ず外付け部品となるため、水晶振動子以外の各種部品が内蔵されたワンチップ部品と水晶振動子とを接続する配線部分が必ず存在する。水晶振動子がそれ以外の部品と接続される場合には、水晶振動子を接続するためにＩＣのパッドとこれらから延びる配線部分が存在する。このため、この配線部分から受信機のアンテナ側に水晶振動子の固有振動周波数の基本成分や高調波成分のノイズが回り込んでスプリアスが発生しやすくなる。このスプリアスの発生は、受信機の感度の抑圧や受信品質の劣化を招くことになる。
【０００５】
従来の水晶発振回路は、図１１に示すインバータ発振回路が一般的である。これは、インバータＩＮＶ１０１の入出力間に、水晶振動子Ｘ１００を挿入し、入力ＩＮと出力ＯＵＴ間に位相回転用の負荷抵抗Ｒ１０４を付加し、入力ＩＮ・出力ＯＵＴには、それぞれ接地電位との間にキャパシタＣ１０２・キャパシタＣ１０３を接続したものである。
【０００６】
図１１に示すように、従来の水晶発振回路は、回路的には簡単化され、水晶発振回路の発振が容易であるが、出力波形は、図１２に示すように振幅が電源電圧まで振れ歪み成分を含んだ波形となる。このため、アナログ回路と水晶発振回路をワンチップ化した集積回路においては、水晶発振の高調波成分が、同一チップ内にあるアナログ高周波回路に混入し易くなり、アナログ信号に妨害を与えてしまう。
【０００７】
また、集積化した場合、ロジック回路などが同一チップ内にあるとディジタルノイズが基板を通してアナログ回路に混入し、雑音の原因となる場合がある。
【０００８】
しかしながら、従来の発振回路は、シングルモードで発振させているので、それ自身に基板のノイズが混入し、後段を差動回路化してもその効果が薄くなる。
【０００９】
基板からのノイズは、回路を差動回路化することにより、コモンモードで入るノイズは、キャンセルすることができる（例えば、特許文献４参照。）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平０８−２３２３０号公報
【特許文献２】特開平１０−１６３７５２号公報
【特許文献３】特開２００４−１５９１１４号公報
【特許文献４】国際公開第２００８／１１１１８７号
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来のインバータ発振回路においては、発振回路が１以上のゲインを有しており、発振振幅は無限に増幅されるが、最終的には電源電圧で決まる電圧が出力されるため、出力波形は、クリップされて、歪みが大きくなり、発振波形が歪む。同時に振幅が大きい分輻射パワーが大きくなり受信等に妨害を与えやすい。
【００１２】
本発明の目的は、出力波形の歪みを低減することができる水晶発振回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一態様によれば、正極側電源ラインにドレインが接続された第１のｎチャネルＭＯＳＦＥＴと、負極側電源ラインにドレインが接続されるとともにソースが前記第１のｎチャネルＭＯＳＦＥＴのソースに接続された第１のｐチャネルＭＯＳＦＥＴと、前記第１のｎチャネルＭＯＳＦＥＴのゲートにバイアス電圧を印加する第１のバイアス回路と、前記第１のｐチャネルＭＯＳＦＥＴのゲートにバイアス電圧を印加する第２のバイアス回路と、前記第１のｎチャネルＭＯＳＦＥＴおよび前記第１のｐチャネルＭＯＳＦＥＴのゲートのそれぞれと、前記第１のｎチャネルＭＯＳＦＥＴおよび前記第１のｐチャネルＭＯＳＦＥＴのソースとの間に挿入された第１のキャパシタと、前記負極側電源ラインと、前記第１のｎチャネルＭＯＳＦＥＴのソースとの間に挿入された第２のキャパシタと、前記正極側電源ラインと、前記第１のｎチャネルＭＯＳＦＥＴのソースとの間に挿入された第３のキャパシタと、正極側電源ラインにドレインが接続された第２のｎチャネルＭＯＳＦＥＴと、負極側電源ラインにドレインが接続されているとともにソースが前記第２のｎチャネルＭＯＳＦＥＴのソースに接続された第２のｐチャネルＭＯＳＦＥＴと、前記第２のｎチャネルＭＯＳＦＥＴのゲートにバイアス電圧を印加する第３のバイアス回路と、前記第２のｐチャネルＭＯＳＦＥＴのゲートにバイアス電圧を印加する第４のバイアス回路と、前記第２のｎチャネルＭＯＳＦＥＴおよび前記第２のｐチャネルＭＯＳＦＥＴのゲートのそれぞれと、前記第２のｎチャネルＭＯＳＦＥＴおよび前記第２のｐチャネルＭＯＳＦＥＴのソースとの間に挿入された第４のキャパシタと、前記負極側電源ラインと、前記第２のｐチャネルＭＯＳＦＥＴのソースとの間に挿入された第５のキャパシタと、前記正極側電源ラインと、前記第２のｎチャネルＭＯＳＦＥＴのソースとの間に挿入された第６のキャパシタと、一方端が前記第１のｎチャネルＭＯＳＦＥＴおよび前記第１のｐチャネルＭＯＳＦＥＴのゲート側に対応する前記第１のキャパシタの一方端に接続され、他方端が前記第１のｎチャネルＭＯＳＦＥＴおよび前記第１のｐチャネルＭＯＳＦＥＴのゲート側に対応する前記第４のキャパシタの一方端に接続された水晶振動子とを備える水晶発振回路が提供される。
【発明の効果】
【００１４】
本発明によれば、出力波形の歪みを低減することができる水晶発振回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】比較例１に係る水晶発振回路の模式的回路構成図。
【図２】比較例２に係る水晶発振回路の模式的回路構成図。
【図３】本発明の第１の実施の形態に係る水晶発振回路の模式的回路構成図。
【図４】本発明の第２の実施の形態に係る水晶発振回路の模式的回路構成図。
【図５】比較例３に係る水晶発振回路の模式的回路構成図。
【図６】本発明の第３の実施の形態に係る水晶発振回路の模式的回路構成図。
【図７】ＭＯＳＦＥＴの定電流特性を説明する図。
【図８】本発明の第４の実施の形態に係る水晶発振回路の模式的回路構成図。
【図９】本発明の第１の実施の形態に係る水晶発振回路の出力ＯＵＴ１Ａ・ＯＵＴ１Ｂの出力波形例。
【図１０】本発明の第１の実施の形態に係る水晶発振回路の出力ＯＵＴ２Ａ・ＯＵＴ２Ｂの出力波形例。
【図１１】従来の水晶発振回路の模式的回路構成図。
【図１２】従来の水晶発振回路の入出力波形例。
【発明を実施するための形態】
【００１６】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各回路素子の平面寸法の関係、配置、大きさ等は現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１７】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各回路素子の配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。尚、以下において、ｎチャネルＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)・ｐチャネルＭＯＳＦＥＴはｎＭＯＳ・pＭＯＳと表記する。
【００１８】
（比較例１）
比較例１に係る水晶発振回路３０ａは、図１に示すように、正極側電源ラインにドレインが接続されたｎＭＯＳＭ４と、負極側電源ラインにドレインが接続されるとともにソースがｎＭＯＳＭ４のソースに接続されたｐＭＯＳＭ５と、ｎＭＯＳＭ４のゲートにバイアス電圧を印加する第１のバイアス回路と、ｐＭＯＳＭ５のゲートにバイアス電圧を印加する第２のバイアス回路と、ｎＭＯＳＭ４およびｐＭＯＳＭ５のゲートのそれぞれと、ｎＭＯＳＭ４およびｐＭＯＳＭ５のソースとの間に挿入されたキャパシタＣ６とを備える。
【００１９】
同様に、正極側電源ラインにドレインが接続されたｎＭＯＳＭ１４と、負極側電源ラインにドレインが接続されるとともにソースがｎＭＯＳＭ１４のソースに接続されたｐＭＯＳＭ１５と、ｎＭＯＳＭ１４のゲートにバイアス電圧を印加する第３のバイアス回路と、ｐＭＯＳＭ１５のゲートにバイアス電圧を印加する第４のバイアス回路と、ｎＭＯＳＭ１４およびｐＭＯＳＭ１５のゲートのそれぞれと、ｎＭＯＳＭ１４およびｐＭＯＳＭ１５のソースとの間に挿入されたキャパシタＣ１６とを備える。
【００２０】
さらに、一方端がｎＭＯＳＭ４およびｐＭＯＳＭ５のゲート側に対応するキャパシタＣ６の一方端に接続され、他方端がｎＭＯＳＭ１４およびｐＭＯＳＭ１５のゲート側に対応するキャパシタＣ１６の一方端に接続された水晶振動子Ｘ１を備える。
【００２１】
さらに、第１のバイアス回路は、定電流源Ｉ９と、ソースがキャパシタＣ６の一方端に接続され、ドレインが定電流源Ｉ９を介して正極側電源ラインに接続され、ゲートがドレインおよびｎＭＯＳＭ４のゲートの両方に接続されたｎチャネルＭＯＳＭ２とを備える。
【００２２】
第２のバイアス回路は、定電流源Ｉ１０と、ソースがキャパシタＣ６の一方端に接続され、ドレインが定電流源Ｉ１０を介して負極側電源ラインに接続され、ゲートがドレインおよびｐＭＯＳＭ５のゲートの両方に接続されたｐＭＯＳＭ３とを備える。
【００２３】
第３のバイアス回路は、定電流源Ｉ１９と、ソースがキャパシタＣ１６の一方端に接続され、ドレインが定電流源Ｉ１９を介して正極側電源ラインに接続され、ゲートがドレインおよびｎＭＯＳＭ１４のゲートの両方に接続されたｎＭＯＳＭ１２とを備える。
【００２４】
第４のバイアス回路は、定電流源Ｉ２０と、ソースがキャパシタＣ１６の一方端に接続され、ドレインが定電流源Ｉ２０を介して負極側電源ラインに接続され、ゲートがドレインおよびｐＭＯＳＭ１５のゲートの両方に接続されたｐＭＯＳＭ１３とを備える。
【００２５】
さらに、ｎＭＯＳＭ４・ｐＭＯＳＭ５のソース側に挿入された抵抗Ｒ７・Ｒ８と、ｎＭＯＳＭ１４・ｐＭＯＳＭ１５のソース側に挿入された抵抗Ｒ１７・Ｒ１８とを備える。
【００２６】
（比較例２）
比較例２に係る水晶発振回路３０ａは、図２に示すように、図１の構成に加えて、負極側電源ラインとｐＭＯＳＭ５のソースとの間に挿入されたキャパシタＣ２２と、負極側電源ラインとｐＭＯＳＭ１５のソースとの間に挿入されたキャパシタＣ２３とを備える。
【００２７】
（第１の実施の形態）
第１の実施の形態に係る水晶発振回路３０は、図３に示すように、正極側電源ラインにドレインが接続されたｎＭＯＳＭ４と、負極側電源ラインにドレインが接続されるとともにソースがｎＭＯＳＭ４のソースに接続されたｐＭＯＳＭ５と、ｎＭＯＳＭ４のゲートにバイアス電圧を印加する第１のバイアス回路と、ｐＭＯＳＭ５のゲートにバイアス電圧を印加する第２のバイアス回路と、ｎＭＯＳＭ４およびｐＭＯＳＭ５のゲートのそれぞれと、ｎＭＯＳＭ４およびｐＭＯＳＭ５のソースとの間に挿入されたキャパシタＣ６と、負極側電源ラインとｐＭＯＳＭ５のソースとの間に挿入されたキャパシタＣ２２と、正極側電源ラインとｎＭＯＳＭ４のソースとの間に挿入されたキャパシタＣ２４とを備える。
【００２８】
同様に、正極側電源ラインにドレインが接続されたｎＭＯＳＭ１４と、負極側電源ラインにドレインが接続されるとともにソースがｎＭＯＳＭ１４のソースに接続されたｐＭＯＳＭ１５と、ｎＭＯＳＭ１４のゲートにバイアス電圧を印加する第３のバイアス回路と、ｐＭＯＳＭ１５のゲートにバイアス電圧を印加する第４のバイアス回路と、ｎＭＯＳＭ１４およびｐＭＯＳＭ１５のゲートのそれぞれと、ｎＭＯＳＭ１４およびｐＭＯＳＭ１５のソースとの間に挿入されたキャパシタＣ１６と、負極側電源ラインとｐＭＯＳＭ１５のソースとの間に挿入されたキャパシタＣ２３と、正極側電源ラインとｎＭＯＳＭ１４のソースとの間に挿入されたキャパシタＣ２５とを備える。
【００２９】
ここで、正極側電源ラインは、電源電圧ＶＤＤに接続され、負極側電源ラインは、接地電位に接続されている。
【００３０】
さらに、一方端がｎＭＯＳＭ４およびｐＭＯＳＭ５のゲート側に対応するキャパシタＣ６の一方端に接続され、他方端がｎＭＯＳＭ１４およびｐＭＯＳＭ１５のゲート側に対応するキャパシタＣ１６の一方端に接続された水晶振動子Ｘ１を備える。
【００３１】
また、第１のバイアス回路は、定電流源Ｉ９と、ソースがキャパシタＣ６の一方端に接続され、ドレインが定電流源Ｉ９を介して正極側電源ラインに接続され、ゲートがドレインおよびｎＭＯＳＭ４のゲートの両方に接続されたｎＭＯＳＭ２とを備える。
【００３２】
第２のバイアス回路は、定電流源Ｉ１０と、ソースがキャパシタＣ６の一方端に接続され、ドレインが定電流源Ｉ１０を介して負極側電源ラインに接続され、ゲートがドレインおよびｐＭＯＳＭ５のゲートの両方に接続されたｐＭＯＳＭ３とを備える。
【００３３】
第３のバイアス回路は、定電流源Ｉ１９と、ソースがキャパシタＣ１６の一方端に接続され、ドレインが定電流源Ｉ１９を介して正極側電源ラインに接続され、ゲートがドレインおよびｎＭＯＳＭ１４のゲートの両方に接続されたｎＭＯＳＭ１２とを備える。
【００３４】
第４のバイアス回路は、定電流源Ｉ２０と、ソースがキャパシタＣ１６の一方端に接続され、ドレインが定電流源Ｉ２０を介して負極側電源ラインに接続され、ゲートがドレインおよびｐＭＯＳＭ１５のゲートの両方に接続されたｐＭＯＳＭ１３とを備える。
【００３５】
定電流源Ｉ９および定電流源Ｉ１０からバイアス用のｎＭＯＳＭ２およびｐＭＯＳＭ３に定電流を供給して、それぞれｎＭＯＳＭ４およびｐＭＯＳＭ５にバイアス電流を供給することによって、ｎＭＯＳＭ４およびｐＭＯＳＭ５に対するバイアス電圧を発生している。
【００３６】
この時、バイアス用のｎＭＯＳＭ２およびｐＭＯＳＭ３は、図１に示すように、ゲートとドレインを接続したダイオード構成を備える。
【００３７】
また、ｎＭＯＳＭ４のソースとｐＭＯＳＭ５のソース間を抵抗Ｒ７・Ｒ８を通して接続し、コンプリメンタリ回路を構成しても良い。ｎＭＯＳＭ４とｐＭＯＳＭ５のゲート間に、バイアス用として、ｎＭＯＳＭ２およびｐＭＯＳＭ３をダイオード接続し、定電流を流してバイアス電圧を発生させる。
【００３８】
なお、定電流でバイアス電流を導通させるのは、水晶振動子Ｘ１の負荷抵抗を高く設定して、発振を容易にするためである。
【００３９】
抵抗Ｒ７・Ｒ８は、抵抗値が、零オームから、数キロオームの範囲内で使用される。抵抗値が低いほど発振し易いが、波形歪みが大きい。逆に、抵抗値が大きいと波形歪みは小さくなるが、発振しにくい。したがって、抵抗Ｒ７・Ｒ８の抵抗値は、スプリアス発振を抑制しつつ、用途に応じて決定する。
【００４０】
第１の実施の形態に係る水晶発振回路においては、ｎＭＯＳＭ２・ｐＭＯＳＭ３、ｎＭＯＳＭ４・ｐＭＯＳＭ５のコンプリメンタリ構成を採用しているが、ｎＭＯＳのみ、或いはｐＭＯＳのみを用いて回路を構成することもできる。
【００４１】
ｎＭＯＳＭ４およびｐＭＯＳＭ５の各々のソースから抵抗Ｒ７、Ｒ８を介した中点と、バイアス用のｎＭＯＳＭ２およびｐＭＯＳＭ３の中間点との間に、帰還用のキャパシタＣ６を接続する。
【００４２】
以上のｎＭＯＳＭ２・Ｍ４、ｐＭＯＳＭ３・Ｍ５、キャパシタＣ６・Ｃ２２・Ｃ２４、抵抗Ｒ７・Ｒ８、定電流源Ｉ９・Ｉ１０により、第１の実施の形態に係る水晶発振回路３０の片側（第１の発振回路と呼ぶ）を構成する。
【００４３】
第１の発振回路と同様の回路形式を有する第２の発振回路（ｎＭＯＳＭ１２・Ｍ１４、ｐＭＯＳＭ１３・Ｍ１５、キャパシタＣ１６・Ｃ２３・Ｃ２５、抵抗Ｒ１７・Ｒ１８、定電流源Ｉ１９・Ｉ２０で構成）を、第１の発振回路と同様に構成する。
【００４４】
抵抗Ｒ７・Ｒ８の接続点と抵抗Ｒ１７・Ｒ１８の接続点との間に結合用のキャパシタＣ２１を接続する。
【００４５】
第１の発振回路のバイアス回路の中点と第２の発振回路のバイアス回路の中点から、反転信号ＯＵＴ１Ａ、ＯＵＴ１Ｂを出力する。すなわち、ｎＭＯＳＭ４およびｐＭＯＳＭ５のゲート側に対応するキャパシタＣ６の一方端と、ｎＭＯＳＭ４およびｐＭＯＳＭ５のゲート側に対応するキャパシタＣ１６の一方端から、反転信号となる出力ＯＵＴ１Ａ・ＯＵＴ１Ｂを得る。
【００４６】
ｎＭＯＳＭ４・ｐＭＯＳＭ５の各々のソースから抵抗Ｒ７・Ｒ８を介した中点と、ｎＭＯＳＭ１４・ｐＭＯＳＭ１５の各々のソースから抵抗Ｒ１７・Ｒ１８を介した中点から、反転信号となる出力ＯＵＴ２Ａ・ＯＵＴ２Ｂを得る。
【００４７】
第１の実施の形態に係る水晶発振回路は、基本的にコルピッツ発振回路に相当する。上述の通り、出力は２系統あり、一方は水晶振動子Ｘ１の両端子からの出力ＯＵＴ１Ａ・ＯＵＴ１Ｂであり、図９のＯＵＴ１Ａ・ＯＵＴ１Ｂに対応する波形が示されている。図９のＯＵＴ１Ａ・ＯＵＴ１Ｂに対応する波形は、歪みの少ない波形であり、完全な反転波形を出力している。
【００４８】
他方は、抵抗Ｒ７・Ｒ８の接続点と、抵抗Ｒ１７・Ｒ１８の接続点からの出力ＯＵＴ２Ａ・ＯＵＴ２Ｂであり、図１０のＯＵＴ２Ａ・ＯＵＴ２Ｂに対応する波形が示されている。図１０のＯＵＴ２Ａ・ＯＵＴ２Ｂに対応する波形は、多少歪むが、完全に反転した波形であり、かつ出力インピーダンスが小さいので、負荷の影響を受けにくい。
【００４９】
したがって、どちらの出力も後段に差動回路を接続し易い。どちらの出力を選択するかは、用途によって決定される。
【００５０】
さらに、水晶振動子Ｘ１の端子電圧は、歪率が小さいので、その高調波がアナログＲＦ段へ混入する量は小さい。このため、出力ＯＵＴ１Ａ・ＯＵＴ１Ｂは、後段への妨害が少なくなる。特に、集積回路においては、水晶振動子が集積回路の外部に接続されるので、その集積回路のピンから高調波は輻射され易いが、第１の実施の形態に係る水晶発振回路は、このような妨害対策に対する効果が大きい。
【００５１】
第１の発振回路のｎＭＯＳＭ４およびｐＭＯＳＭ５の各々のソースから抵抗Ｒ７・Ｒ８を介した中点と、接地電位間にキャパシタＣ２２を接続する。
【００５２】
同様に、第２の発振回路のｎＭＯＳＭ１４およびｐＭＯＳＭ１５の各々のソースから抵抗Ｒ１７・Ｒ１８を介した中点と、接地電位間にキャパシタＣ２３を接続する。
【００５３】
キャパシタＣ２４・Ｃ２５は同一若しくは近似の容量値を有する。
【００５４】
第１の発振回路のｎＭＯＳＭ４およびｐＭＯＳＭ５の各々のソースから抵抗Ｒ７・Ｒ８を介した中点と、電源電圧ＶＤＤ間にキャパシタＣ２４を接続する。
【００５５】
同様に、第２の発振回路のｎＭＯＳＭ１４および第３のｐＭＯＳＭ１５の各々のソースから抵抗Ｒ１７・Ｒ１８を介した中点と、電源電圧ＶＤＤ間にキャパシタＣ２５を接続する。
【００５６】
キャパシタＣ２４・Ｃ２５は同一若しくは近似の容量値を有する。また、キャパシタＣ２２・Ｃ２３は同一若しくは近似の容量値を有する。
【００５７】
このように、同一若しくは近似の容量値を有するキャパシタＣ２４・Ｃ２５および同一若しくは近似の容量値を有するキャパシタＣ２２・Ｃ２３を備えることによって、第１の実施の形態に係る水晶発振回路３０は、回路の完全なバランスを取ることができる。
【００５８】
このように構成することによって、出力段の波形歪を小さくし、より高調波の発生を抑制することができる。
【００５９】
第１の実施の形態に係る水晶発振回路３０は、ｎＭＯＳＭ４とｐＭＯＳＭ５とを対称に配置し、それぞれのソースを接続することにより、ｎＭＯＳＭ４とｐＭＯＳＭ５のそれぞれがソースホロワとして動作する。同様に、ｎＭＯＳＭ１４とｐＭＯＳＭ１５とを対称に配置し、それぞれのソースを接続することにより、ｎＭＯＳＭ１４とｐＭＯＳＭ１５のそれぞれがソースホロワとして動作する。
【００６０】
したがって、これらのソースに現れる信号波形を対称的な形状とすることができ、しかも信号波形が電源電圧ＶＤＤを超えることがなくなるため、出力波形の歪みを低減することができる。また、これに伴い、水晶発振回路３０から出力される信号に含まれる高調波成分の信号レベルを低減することができる。さらに、水晶振動子Ｘ１の一方端が接地されていないため、水晶発振回路３０の出力信号に含まれる高調波成分が接地基板を介して他の回路に回り込むことを防止することができる。
【００６１】
また、上述した水晶振動子Ｘ１以外のｎＭＯＳＭ２・Ｍ４・Ｍ１２・Ｍ１４、ｐＭＯＳＭ３・Ｍ５・Ｍ１３・Ｍ１５、第１〜第４のバイアス回路、キャパシタＣ６・Ｃ１６・Ｃ２２・Ｃ２３・Ｃ２４・Ｃ２５を半導体基板上に形成するとともに、この半導体基板上に形成された２つのパッドに外付け部品としての水晶振動子Ｘ１の両端が接続されていることが望ましい。
【００６２】
水晶振動子Ｘ１の両端が専用のパッドを介して水晶発振回路３０の他の部品と接続されるため、半導体基板上に水晶発振回路３０の他の部品を形成した場合に、接地基板を介して水晶発振回路３０以外の部品にノイズが回り込むことによるスプリアスの発生を低減することができる。
【００６３】
また、ｎＭＯＳＭ２・ｐＭＯＳＭ３のソースを挟んで対称なバイアス回路を用いることにより、あるいはｎＭＯＳＭ１２・ｐＭＯＳＭ１３のソースを挟んで対称なバイアス回路を用いることにより、水晶発振回路３０の出力波形の歪みを低減することができる。
【００６４】
また、上述したｎＭＯＳＭ４・ｐＭＯＳＭ５はgmが同じであり、ｎＭＯＳＭ１４・ｐＭＯＳＭ１５はgmが同じであることが望ましい。特に、上述したｎＭＯＳＭ４・ｐＭＯＳＭ５は、ゲート長およびゲート幅の少なくとも一方を調整することによりgmが同じに設定され、ｎＭＯＳＭ１４・ｐＭＯＳＭ１５は、ゲート長およびゲート幅の少なくとも一方を調整することによりgmが同じに設定されていることが望ましい。
【００６５】
あるいは、上述したｎＭＯＳＭ４・ｐＭＯＳＭ５はgmが異なっており、ｎＭＯＳＭ１４・ｐＭＯＳＭ１５はgmが異なっている場合に、ｎＭＯＳＭ４のソースとキャパシタＣ６・Ｃ２２の接続点との間、あるいは、ｐＭＯＳＭ５のソースとキャパシタＣ６・Ｃ２２の接続点との間に挿入された抵抗Ｒ７・Ｒ８をさらに備え、抵抗Ｒ７・Ｒ８の値を調整することにより、キャパシタＣ６・Ｃ２２の接続点の平均電圧を、正極側電源ラインおよび負極側電源ラインの中心電圧に一致させることが望ましい。また、ｎＭＯＳＭ１４のソースとキャパシタＣ１６・Ｃ２３の接続点との間、あるいは、ｐＭＯＳＭ１５のソースとキャパシタＣ１６・Ｃ２３の接続点との間に挿入された抵抗Ｒ１７・Ｒ１８をさらに備え、抵抗Ｒ１７・Ｒ１８の値を調整することにより、キャパシタＣ１６・Ｃ２３の接続点の平均電圧を、正極側電源ラインおよび負極側電源ラインの中心電圧に一致させることが望ましい。これにより、ｎＭＯＳＭ４・ｐＭＯＳＭ５のチャネルタイプによる特性の違いや、ｎＭＯＳＭ１４・ｐＭＯＳＭ１５のチャネルタイプによる特性の違いを調整することができ、出力波形の歪みをさらに低減することが可能となる。
【００６６】
第１の実施の形態に係る水晶発振回路によれば、基本的にソースホロワ回路を使用しているため、ゲインは１以下であり、歪みは小さくなり、また、出力段の波形歪を小さくし、より高調波の発生を抑制することができる。
【００６７】
第１の実施の形態によれば、出力波形の歪みを低減した水晶発振回路を提供することができる。
【００６８】
（第２の実施の形態）
第２の実施の形態に係る水晶発振回路３０は、図４に示すように、図３の構成に加えて、ｎＭＯＳＭ２およびｐＭＯＳＭ３の中間点と負極側電源ライン間に接続されたキャパシタＣ２６と、ｎＭＯＳＭ１２およびｐＭＯＳＭ１３の中間点と負極側電源ライン間に接続されたキャパシタＣ２７とを備える。その他の構成は、図３に示す第１の実施の形態と同様であるため、重複説明は省略する。
【００６９】
図４に示すように構成することによって、さらに水晶振動子Ｘ１の波形歪みを改善することができる。また、水晶振動子Ｘ１に必要な負荷容量の合わせ込みも行いやすい。
【００７０】
第２の実施の形態によれば、出力波形の歪みを低減した水晶発振回路を提供することができる。
【００７１】
（比較例３）
比較例３に係る水晶発振回路30ａは、図５に示すように、図１の定電流源Ｉ９、Ｉ１０、Ｉ１９、Ｉ２０の代わりに、抵抗Ｒ３２、Ｒ３１、Ｒ３４、Ｒ３３を備える。その他の構成は、比較例１と同様である。
【００７２】
図５は、定電流回路の達成方法の第１の構成である。
【００７３】
定電流源Ｉ９、Ｉ１０、Ｉ１９、Ｉ２０を構成する方法として、水晶振動子Ｘ１に影響を与えない大きな抵抗値の抵抗Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４を使用する。これらの抵抗値を変えて、バイアス回路のｎＭＯＳＭ４、ｐＭＯＳＭ５、ｎＭＯＳＭ１４、ｐＭＯＳＭ１５のバイアス電流を調整する。
【００７４】
（第３の実施の形態）
第３の実施の形態に係る水晶発振回路３０は、図６に示すように、定電流源Ｉ９の代わりにｐＭＯＳ４０・４１で構成し、定電流源Ｉ１９の代わりにｐＭＯＳ４５・４６で構成し、定電流源Ｉ１０の代わりにｎＭＯＳ４２・４３で構成し、定電流源Ｉ２０の代わりにｎＭＯＳ４７・４８で構成している。その他の構成は、図３の第１の実施の形態と同様であるため、重複説明は省略する。また、図６においては、キャパシタＣ２２・Ｃ２４・Ｃ２３・Ｃ２５は図示を省略している。
【００７５】
図６は、定電流回路の達成方法の第２の構成である。
【００７６】
ここで、ｐＭＯＳ４０・４１は、互いにソースを共通接続し、かつ共通ソースを正極側電源ラインに接続している。ｐＭＯＳ４１は、ゲート・ドレイン間が短絡されたダイオード構成を備える。
【００７７】
また、ｎＭＯＳ４２・４３は、互いにソースを共通接続し、かつ共通ソースを負極側電源ラインに接続している。ｎＭＯＳ４３は、ゲート・ドレイン間が短絡されたダイオード構成を備える。
【００７８】
また、ｐＭＯＳ４１のドレインとｎＭＯＳ４３のドレインは、抵抗Ｒ４４を介して接続されている。
【００７９】
ｐＭＯＳ４５・４６、ｎＭＯＳ４７・４８についても同様に構成される。
【００８０】
また、ＭＯＳの定電流特性例は、図７に示すように表される。
【００８１】
図７に示すように、ＭＯＳの電流飽和領域を使用する。電流飽和領域は、必要なＤＣ電流を流しながら、高抵抗値を得ることができる。すなわち、図７に示すように、動作点Ａ・Ｂ間で、電流変位ΔＩ、電圧変位ΔＶを比較すると、ΔＶ／ΔＩの値が非常に大きい。つまり交流的な抵抗が高い事を意味する。このようなＭＯＳの電流飽和領域を使用することによって、水晶振動子Ｘ１から見た負荷を非常に高く設定することができるので、第３の実施の形態に係る水晶発振回路３０は、より安定に動作する。
【００８２】
第３の実施の形態によれば、出力波形の歪みを低減した水晶発振回路を提供することができる。
【００８３】
（第４の実施の形態）
第４の実施の形態に係る水晶発振回路の模式的回路構成は、図８に示すように、定電流源Ｉ９の代わりにカスコード接続されたｐＭＯＳ４０・４１およびｐＭＯＳ４９・５０で構成し、定電流源Ｉ１９の代わりにカスコード接続されたｐＭＯＳ４５・４６およびｐＭＯＳ５３・５４で構成し、定電流源Ｉ１０の代わりにカスコード接続されたｎＭＯＳ４２・４３およびｎＭＯＳ５１・５２で構成し、定電流源Ｉ２０の代わりにカスコード接続されたｎＭＯＳ４７・４８およびｎＭＯＳ５５・５６で構成している。その他の構成は、図６の第３の実施の形態と同様であるため、重複説明は省略する。また、図８においても、キャパシタＣ２２・Ｃ２４・Ｃ２３・Ｃ２５は図示を省略している。
【００８４】
図８は、定電流回路の達成方法の第３の構成である。
【００８５】
図７と同様に、カスコード接続されたｐＭＯＳ４０・４１およびｐＭＯＳ４９・５０においても、電流飽和領域を使用する。このようなカスコード接続されたＭＯＳの電流飽和領域を使用することによって、水晶振動子Ｘ１から見た負荷を非常に高く設定することができるので、第４の実施の形態に係る水晶発振回路３０は、より安定に動作する。
【００８６】
第４の実施の形態によれば、出力波形の歪みを低減した水晶発振回路を提供することができる。
【００８７】
以上のように、第１〜第４の実施の形態に係る水晶発振回路は、水晶発振回路の差動出力として効果が高いが、さらに、水晶振動子の代わりに、通常のインダクタとキャパシタからなる共振回路を適用することもできる。
【００８８】
なお、図示は省略するが、第１〜第４の実施の形態以外にこれらを組み合わせて構成することも可能である。
【００８９】
（その他の実施の形態）
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００９０】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００９１】
本発明の水晶発振回路は、基準周波数に水晶発振回路を内蔵するワンチップアナログ高周波集積回路、およびＡＭ放送・ＦＭ放送のラジオ送受信機、あるいは通信機器など幅広い分野に適用可能である。
【符号の説明】
【００９２】
Ｉ９、Ｉ１０、Ｉ１９、Ｉ２０…定電流源
３０、３０ａ…水晶発振回路
Ｍ２、Ｍ４、Ｍ１２、Ｍ１４、Ｍ４２、Ｍ４３、Ｍ４７、Ｍ４８、Ｍ５１、Ｍ５２、Ｍ５５、Ｍ５６…ｎＭＯＳ
Ｍ３、Ｍ５、Ｍ１３、Ｍ１５、Ｍ４０、Ｍ４１、Ｍ４５、Ｍ４６、Ｍ４９、Ｍ５０、Ｍ５３、Ｍ５４…ｐＭＯＳ
Ｒ７、Ｒ８、Ｒ１７、Ｒ１８、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、Ｒ４４、Ｒ４９…抵抗
Ｃ６、Ｃ１６、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ２５、Ｃ２６、Ｃ２７…キャパシタ
ＶＤＤ…電源電圧
Ｘ１…水晶振動子
【図１】
2012080234.tif 000003
【図２】
2012080234.tif 000004
【図３】
2012080234.tif 000005
【図４】
2012080234.tif 000006
【図５】
2012080234.tif 000007
【図６】
2012080234.tif 000008
【図７】
2012080234.tif 000009
【図８】
2012080234.tif 000010
【図９】
2012080234.tif 000011
【図１０】
2012080234.tif 000012
【図１１】
2012080234.tif 000013
【図１２】
2012080234.tif 000014