(57)【要約】【課題】半導体ウエハの裏面からの汚染不純物に起因する半導体製品の製造歩留まりの低下を抑える。【解決手段】半導体ウエハ１を薄型化する際、固定砥粒を有する第１および第２研削材で半導体ウエハ１の裏面を研削することで形成された第１破砕層を除去することにより、半導体ウエハ１を分割あるいはほぼ分割してチップ化した後の抗折強度を確保し、その後、半導体ウエハ１の裏面側からレーザ光１６を照射して、半導体ウエハ１の裏面から所定の深さの所定の領域に、例えば厚さ１.０μｍ未満、０.５μｍ未満または０.１μｍ未満のゲッタリング機能を持つ第２破砕層１５を改めて形成するものである。【選択図】図６
2007165706.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法；
（ａ）第１の厚さを有する半導体ウエハの第１主面上に回路パターンを形成する工程、
（ｂ）固定砥粒を有する第１研削材を用いて前記半導体ウエハの第２主面を研削し、前記半導体ウエハを第２の厚さとし、前記半導体ウエハの前記第２主面に破砕層を形成する工程、
（ｃ）前記半導体ウエハの前記第２主面の前記破砕層を除去する工程、
（ｄ）前記工程（ｃ）の後、前記半導体ウエハの前記第２主面側からレーザ光を照射し、前記半導体ウエハの前記第２主面から所定の深さの所定の領域に第２破砕層を形成する工程、
（ｅ）前記半導体ウエハをダイシングし、前記半導体ウエハをチップに個片化する工程。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｂ）工程の後、前記第１研削材よりも粒子径が小さい固定砥粒を有する第２研削材を用いて前記半導体ウエハの前記第２主面を研削し、前記半導体ウエハを第３の厚さとし、前記半導体ウエハの前記第２主面に前記第１破砕層を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、前記工程（ｄ）で照射される前記レーザ光は近赤外線であることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
以下の工程を含む半導体集積回路装置の製造方法；
（ａ）第１の厚さを有する半導体ウエハの第１主面上に回路パターンを形成する工程、
（ｂ）前記半導体ウエハの前記第１主面に第１テープを貼着した後、固定砥粒を有する第１研削材を用いて前記半導体ウエハの第２主面を研削し、前記半導体ウエハを第２の厚さとし、前記半導体ウエハの前記第２主面に破砕層を形成する工程、
（ｃ）前記半導体ウエハの前記第２主面の前記破砕層を除去する工程、
（ｄ）前記工程（ｄ）の後、前記半導体ウエハの前記第２主面側から前記半導体ウエハのスクライブラインにレーザ光を照射し、前記半導体ウエハをダイシングする工程、
（ｅ）前記工程（ｄ）の後、前記半導体ウエハの前記第２主面側からレーザ光を照射し、前記半導体ウエハの前記第２主面から所定の深さの所定の領域に第２破砕層を形成する工程、
（ｆ）前記半導体ウエハをチップに個片化する工程。
【請求項５】
請求項４記載の半導体集積回路装置の製造方法において、前記（ｂ）工程の後、前記第１研削材よりも粒子径が小さい固定砥粒を有する第２研削材を用いて前記半導体ウエハの前記第２主面を研削し、前記半導体ウエハを第３の厚さとし、前記半導体ウエハの前記第２主面に前記第１破砕層を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項４記載の半導体集積回路装置の製造方法において、前記工程（ｆ）は、以下の下位の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ｆ１）前記半導体ウエハの前記第１主面に貼着した前記第１テープを引き伸ばして、前記半導体ウエハをチップに個片化する工程。
【請求項７】
請求項４記載の半導体集積回路装置の製造方法において、前記工程（ｆ）で前記半導体ウエハの前記第２主面から照射される前記レーザ光は近赤外線であることを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１または２記載の半導体集積回路装置の製造方法において、前記第２破砕層は、前記チップの外周部分に形成しないことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１または２記載の半導体集積回路装置の製造方法において、前記第２破砕層は、前記第３の厚さを有する前記半導体ウエハの前記第２主面から前記半導体ウエハの厚さの半分までの間に形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項１または２記載の半導体集積回路装置の製造方法において、前記第２破砕層の厚さは１μｍ未満であることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項１または２記載の半導体集積回路装置の製造方法において、前記第２破砕層の厚さは０.５μｍ未満であることを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１または２記載の半導体集積回路装置の製造方法において、前記第２破砕層の厚さは０.１μｍ未満であることを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１または２記載の半導体集積回路装置の製造方法において、前記半導体ウエハの第３の厚さは１００μｍ未満であることを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１または２記載の半導体集積回路装置の製造方法において、前記半導体ウエハの第３の厚さは８０μｍ未満であることを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１または２記載の半導体集積回路装置の製造方法において、前記半導体ウエハの第３の厚さは６０μｍ未満であることを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
以下の工程を含む半導体集積回路装置の製造方法；
（ａ）第１の厚さを有する半導体ウエハの第１主面上に回路パターンを形成する工程、
（ｂ）固定砥粒を有する第１研削材を用いて前記半導体ウエハの第２主面を研削し、前記半導体ウエハを第２の厚さとし、前記半導体ウエハの前記第２主面に破砕層を形成する工程、
（ｃ）前記半導体ウエハの前記第２主面の前記破砕層を除去する工程、
（ｄ）前記工程（ｃ）の後、前記半導体ウエハの前記第２主面に０.１μｍ未満の厚さの絶縁膜を形成する工程、
（ｅ）前記絶縁膜の表面に第３破砕層を形成する工程、
（ｆ）前記半導体ウエハをダイシングし、前記半導体ウエハをチップに個片化する工程。
【請求項１７】
請求項１６記載の半導体集積回路装置の製造方法において、前記（ｂ）工程の後、前記第１研削材よりも粒子径が小さい固定砥粒を有する第２研削材を用いて前記半導体ウエハの前記第２主面を研削し、前記半導体ウエハを第３の厚さとし、前記半導体ウエハの前記第２主面に前記第１破砕層を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１６記載の半導体集積回路装置の製造方法において、前記工程（ｅ）は、以下の下位の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ｅ１）前記絶縁膜の表面に砥粒を噴射して、前記絶縁膜の表面に前記第３破砕層を形成する工程。
【請求項１９】
請求項１６記載の半導体集積回路装置の製造方法において、前記工程（ｆ）は、以下の下位の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ｆ１）前記絶縁膜の表面にレーザ光を照射して、前記絶縁膜の表面に前記第３破砕層を形成する工程。
【請求項２０】
請求項１６記載の半導体集積回路装置の製造方法において、前記第３破砕層の厚さは０.０５μｍ未満であることを特徴とする半導体集積回路装置の製造方法
【請求項２１】
請求項１６記載の半導体集積回路装置の製造方法において、前記第３破砕層の厚さは０.０３μｍ未満であることを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
請求項１６記載の半導体集積回路装置の製造方法において、前記第３破砕層の厚さは０.０１μｍ未満であることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、半導体ウエハ上に回路パターンの形成がほぼ完了した後、半導体ウエハの裏面を研削するバックグラインドから、半導体ウエハを１個１個の半導体チップ（以下、単にチップという）に切り分けるダイシング、さらにチップをピックアップして基板に搭載するダイボンディングまでの半導体集積回路装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、半導体ウエハの裏面から侵入した汚染不純物を除去する、または裏面に酸化膜を形成して汚染不純物の拡散のバリアとする、またはダメージ層を形成してゲッタリング効果を向上させるなどして、半導体製品の歩留まりの向上およびＴＡＴの短縮を実現することのできる技術が開示されている（例えば特許文献１参照）。
【０００３】
また、表面に複数の半導体素子が形成されたウエハ裏面を研削し、研削作用により形成された研削面を研磨し、プラズマ室内における所定の気体雰囲気下において研磨作用により形成された研磨面に対するプラズマ処理を行って、研磨面に酸化膜を形成するようにしたウエハ加工方法が開示されている（例えば特許文献２参照）。
【特許文献１】特開２００５−２１００３８号公報（段落［００７１］〜［００８６］）
【特許文献２】特開２００５−１６６９２５号公報（段落［００３６］、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体ウエハをバックグラインドし、この半導体ウエハをダイシングにより各チップに個片化し、個片化されたチップを基板に搭載するダイボンディングまでの製造工程は、以下のごとく進行する。
【０００５】
まず、半導体ウエハの回路形成面に粘着テープを貼り付けた後、半導体ウエハをグラインダ装置に装着し、回転する研削材を押し当てて半導体ウエハの裏面を研削することにより、半導体ウエハの厚さを所定の厚さまで薄くする（バックグラインド工程）。続いてウエハマウント装置にて半導体ウエハの裏面をリング状のフレームに固定されたダイシングテープに貼り付けると共に、半導体ウエハの回路形成面から粘着テープを剥離する（ウエハマウント工程）。
【０００６】
次に、半導体ウエハを所定のスクライブラインで切断し、半導体ウエハを各チップに個片化する（ダイシング工程）。個片化されたチップは、突き上げピンによりダイシングテープを介してその裏面が押圧され、これによりチップはダイシングテープから剥離される。突き上げピンと対向する上部にはコレットが位置しており、剥離されたチップはコレットにより吸着されて保持される（ピックアップ工程）。その後、コレットに保持されたチップは配線基板へ搬送されて、配線基板上の所定の位置に接合される（ダイボンディング工程）。
【０００７】
ところで、電子機器の小型化、薄型化が進むなかで、それに搭載されるチップの薄型化が要求されている。また、近年、複数のチップを積層して１つのパッケージに搭載する積層型半導体集積回路装置が開発されており、チップの薄型化への要求はますます高まっている。このため、バックグラインド工程では、半導体ウエハの厚さを、例えば１００μｍ未満とする研削が行われている。研削された半導体ウエハの裏面は、非晶質層／多結晶質層／マイクロクラック層／原子レベル歪み層（応力漸移層）／純粋結晶層からなり、このうち非晶質層／多結晶質層／マイクロクラック層が破砕層（または結晶欠陥層）である。この破砕層の厚さは、例えば１〜２μｍ程度である。
【０００８】
半導体ウエハの裏面に上記破砕層があると、半導体ウエハを個片化したチップの抗折強度（チップに単純曲げ応力を加えた時、チップが破壊する時点の同応力値）が低下するという問題が生ずる。この抗折強度の低下は、厚さが１００μｍ未満のチップにおいて顕著に現れる。そこで、バックグラインドに続いてストレスリリーフを行い、破砕層を除去して半導体ウエハの裏面を鏡面とすることにより、チップの抗折強度の低下を防いでいる。ストレスリリーフでは、例えばドライポリッシュ法、ＣＭＰ（Chemical Mechanical Polishing）法またはケミカルエッチ法などが用いられる。すなわち、ストレスリリーフには、固定砥粒による研削で不可避的に発生する破砕層（それに伴って単結晶層との界面に原子レベルひずみ層が発生する）を非固定砥粒系の研削または研磨、すなわち浮遊砥粒と研磨パッド（ドライポリッシュでは浮遊砥粒は用いない）によるポリッシュ法や薬液によるウエットエッチング法等が適用される。
【０００９】
ところが、半導体ウエハの裏面の破砕層を除去すると、半導体ウエハの裏面に付着した汚染不純物、例えば銅（Ｃｕ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）またはクロム（Ｃｒ）などの重金属不純物が容易に半導体ウエハ内へ侵入してしまう。汚染不純物はガス配管やヒータ線など、あらゆる半導体製造装置に混入しており、またプロセスガスも汚染不純物の汚染源となりうる。半導体ウエハの裏面から侵入した汚染不純物は、さらに半導体ウエハ内を拡散して、回路形成面近くの結晶欠陥に引き寄せられる。回路形成面近くにまで拡散した汚染不純物は、例えば禁制帯中にキャリアの捕獲準位を形成し、また酸化シリコン／シリコン界面に固溶した汚染不純物は、例えば界面準位を増加させる。その結果、汚染不純物に起因する半導体素子の特性不良が生じて、半導体製品の製造歩留まりの低下が引き起こされる。例えば半導体不揮発性メモリであるフラッシュメモリでは、汚染不純物に起因したErase/Write時の不良セクタが多くなり、救済セクタ数が足りずに特性不良が発生する。また、例えばＤＲＡＭ（Dynamic Random Access Memory）および疑似ＳＲＡＭ（Static Random Access Memory）では、汚染不純物に起因したリフレッシュ（Refresh）特性やセルフリフレッシュ（Self Refresh）特性の劣化等のリーク系不良が発生する。フラッシュ系のメモリではデータリテンション（Data Retention）不良が発生する。
【００１０】
すなわち、バックグラインド後のストレスリリーフによって、チップの抗折強度を確保することができるが、このストレスリリーフでは破砕層が無くなるため、半導体ウエハの裏面からの汚染不純物の侵入に対するゲッタリング効果が低下する。回路形成面付近まで汚染不純物の拡散が進むと半導体素子の特性が変動して動作不良となる場合がある。
【００１１】
そこで、ゲッタリング効果を向上させるために、前記特許文献１のように、ストレスリリーフが終った半導体ウエハの裏面に、例えばサンドブラスト法のように、砥粒を気体と共に噴射して照射することによって損傷層（破砕層）を形成すれば、この損傷層によって半導体ウエハの裏面に付着した汚染不純物の侵入をくい止めることができる。しかしながら、ストレスリリーフが終った半導体ウエハの裏面は損傷層および原子レベル歪み層（または原子レベル歪み層の一部）が除去された状態であるため、純粋結晶層に直接砥粒を照射すると、純粋結晶層の表面に再び原子レベル歪み層が形成される。そのため、チップの抗折強度の低下を防ぐことができない。
【００１２】
また、特許文献２のように、ストレスリリーフが終った半導体ウエハの裏面に酸化膜を形成する方法であれば、半導体ウエハの裏面には破砕層が形成されないため、チップの抗折強度の低下は抑制することが可能である。しかしながら、酸化膜によりゲッタリング効果を得るためには、破砕層を形成する場合よりも十分な厚さを必要とする。酸化膜は気体雰囲気下において化学反応させることで形成するため、十分な厚さを形成するには破砕層を形成する方法よりも工程時間を要する。さらには、半導体チップの薄型化に伴い、半導体チップの裏面から回路形成面までの厚さ（距離）が薄いため、回路形成面に形成された半導体素子の特性に影響を与えずに、かつゲッタリング効果が得られるようにするために、酸化膜だけで対応することは困難である。
【００１３】
本発明の目的は、半導体ウエハの裏面に付着した汚染不純物に起因する半導体製品の製造歩留まりの低下を抑えることのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明による半導体集積回路装置の製造方法は、半導体ウエハを薄型化する際、固定砥粒を有する研削材で半導体ウエハの裏面を研削することで形成された破砕層を除去することにより、半導体ウエハを分割あるいはほぼ分割してチップ化した後の抗折強度を確保し、その後、半導体ウエハにレーザ光を照射して、半導体ウエハの裏面から所定の深さの所定の領域に、例えば厚さ１.０μｍ未満、０.５μｍ未満または０.１μｍ未満のゲッタリング機能を持つ破砕層を改めて形成するものである。
【００１７】
本発明による他の半導体集積回路装置の製造方法は、半導体ウエハを薄型化する際、固定砥粒を有する研削材で半導体ウエハの裏面を研削することで形成された破砕層を除去することにより、半導体ウエハを分割あるいはほぼ分割してチップ化した後の抗折強度を確保し、その後、半導体ウエハの裏面に絶縁膜を形成し、その絶縁膜の表面に、例えば０.０５μｍ未満、０.０３μｍ未満または０.０１μｍ未満のゲッタリング機能を持つ破砕層を改めて形成するものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
薄型化された半導体ウエハを分割あるいはほぼ分割しチップ化した後の抗折強度を確保しつつ、半導体ウエハの裏面からの汚染不純物の侵入を防ぎ、さらに半導体ウエハの回路形成面への汚染不純物の拡散を防いで、半導体素子の特性不良の発生を抑えることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
また、以下の実施の形態において、半導体ウエハと言うときは、Ｓｉ（シリコン）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon on Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。さらに、ガス、固体または液体の部材に言及するときは、そこに明示された成分を主要な成分の一つとするが、特にそのように明記した場合または原理的に明らかな場合を除き、その他の成分を除外するものではない。
【００２２】
また、固定砥粒を有する研削材の代表例は、いわゆる砥石であり、研削材である複数の微細な砥粒（例えばダイヤモンド等）と、その複数の砥粒を結合する結合材（例えば長石および可熔性粘土などの混合物、良質の合成樹脂（合成ゴムや天然ゴム以外のもの）等）とを有する構成とされている。固定砥粒を有する研削材を用いた研削工程では、砥粒が固定されており、半導体ウエハの研削される面（被研削面）に機械的力が加わるので、半導体ウエハの被研削面に破砕層が形成される。固定砥粒に対して浮遊砥粒がある。浮遊砥粒は、スラリ等に含まれる研磨粉のことで、この浮遊砥粒を用いた場合は、砥粒が固定されていないので半導体ウエハの被研磨面に破砕層が形成されないのが普通である。いわゆるポリッシングは、研磨布のみで研磨（ドライポリッシュ）する場合を含めて、破砕層を形成しない点で、便宜上、この浮遊砥粒を用いた研磨に分類される。
【００２３】
（実施の形態１）
本実施の形態１による半導体集積回路装置の製造方法を図１から図１７を用いて工程順に説明する。図１は半導体集積回路装置の製造方法の工程図、図２は製造工程中の半導体集積回路装置の要部側面図、図３は半導体ウエハの裏面側部分の要部拡大断面図、図４はストレスリリーフ方式の説明図、図５は半導体ウエハの裏面側部分の要部拡大断面図、図６はレーザ照射によるマイクロクラック層形成の説明図、図７（ａ）および（ｂ）はそれぞれ製造工程中の半導体ウエハの要部側面図および要部上面図、図８から図１２は製造工程中の半導体集積回路装置の要部側面図、図１３から図１６は製造工程中の半導体集積回路装置の要部断面図、図１７は製造工程中の半導体集積回路装置の要部側面図である。なお、以下の説明では、半導体ウエハ上に回路パターンを形成した後のバックグラインドから、配線基板上に個片化したチップを接合するダイボンディング、さらに積層された複数のチップを樹脂などで保護する封止などの各工程について説明する。
【００２４】
まず、半導体ウエハの回路形成面（第１主面）に集積回路を形成する（図１の集積回路形成工程Ｐ１）。半導体ウエハはシリコン単結晶からなり、その直径は、例えば３００ｍｍ、厚さ（第１の厚さ）は、例えば７００μｍ以上（ウエハ工程への投入時の値）である。
【００２５】
次に、半導体ウエハ上に作られた各チップの良・不良を判定する（図１のウエハテスト工程Ｐ２）。まず、半導体ウエハを測定用ステージに載置し、集積回路の電極パッドにプローブ（探針）を接触させて入力端子から信号波形を入力すると、出力端子から信号波形が出力される。これをテスターが読み取ることによりチップの良・不良が判定される。ここでは、集積回路の全電極パッドに合わせてプローブを配置したプローブカードが用いられ、プローブカードからは各プローブに対応する信号線が出ており、テスターに接続されている。不良と判断されたチップには、不良のマーキングが打たれる。
【００２６】
次に、半導体ウエハの回路形成面に粘着テープ(Pressure-Sensitive adhesive tape)を貼り付ける（図１の粘着テープ貼着工程Ｐ３）。ここで粘着テープは自己剥離型テープ、すなわち紫外線（ＵＶ）硬化型（UV cure type）でも熱硬化型でもエネルギービーム（ＥＢ）硬化型でもよいし、非ＵＶ硬化型感圧接着テープ、すなわちＵＶ硬化型でも熱硬化型でもＥＢ硬化型でもない一般の粘着テープ（非自己剥離型テープ）でもよい。非自己剥離型テープの場合は、自己剥離性は利用できないが、ウエハの回路形成面に紫外線、エネルギー線または熱線を照射する場合に発生する不揮発性メモリ等のメモリ系回路への書き込み情報の変化、特性シフト、ポリイミド層等の表面保護部材または配線絶縁部材等の表面特性の不所望な変化を回避することができるという長所がある。
【００２７】
以下では非自己剥離型テープの例について説明する。粘着テープには粘着剤が塗布されており、これにより粘着テープは半導体ウエハの回路形成面と貼着する。粘着テープは、例えばポリオレフィンを基材とし、アクリル系の粘着剤が塗布され、さらにその上にポリエステルからなる剥離材が貼られている。剥離材は、例えば離形紙であり、剥離材を剥がして粘着テープは半導体ウエハに貼り付けられる。粘着テープの厚さは、例えば１３０から１５０μｍ、粘着力は、例えば２０から３０ｇ／２０ｍｍ（２０ｍｍ幅のテープが剥離する際の強度で表示）である。なお、剥離材がなく、基材の背面を離形処理した粘着テープを用いてもよい。
【００２８】
次に、半導体ウエハの裏面（回路形成面と反対側の面、第２主面）を研削して、半導体ウエハの厚さを所定の厚さ、例えば１００μｍ未満、８０μｍ未満または６０μｍ未満とする（図１のバックグラインド工程Ｐ４）。このバックグラインドでは、以下に説明する粗研削および仕上げ研削を順次行う。
【００２９】
まず、図２に示すように、半導体ウエハ１の裏面を粗研削する。半導体ウエハ１をグラインダ装置に搬送し、半導体ウエハ１の回路形成面をチャックテーブル２に真空吸着した後、半導体ウエハ１の裏面に回転する第１研削材３（例えば研磨微粉の粒度＃３２０から＃３６０：研磨または研削砥粒の径を表す粒度＃は砥石等を製造する際のダイヤモンド砥石をふるいにかける際のふるいの目の大きさに対応する。言い換えると、主要な砥粒の径に対応する。例を示すと、＃２８０の粒径はほぼ１００μｍ程度、＃３６０の粒径はほぼ４０から６０μｍ程度、＃２０００の粒径はほぼ４から６μｍ程度、＃４０００の粒径はほぼ２から４μｍ程度、＃８０００の粒径はほぼ０.２μｍ程度である。本願では、これに準拠して、砥粒の径を記載する。なお、＃３２０以下に関してはＪＩＳ規格がある。）を押し当てて粗研削することにより、半導体ウエハ１の厚さを所定の厚さ（第２の厚さ）まで減少させる。第１研削材３は、固定砥粒を有する研削材であり、この粗研削により半導体ウエハ１は、例えば６００から７００μｍ程度研削される。また、この粗研削により残る半導体ウエハ１の第２の厚さは、例えば１４０μｍ未満が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１２０μｍ未満が考えられるが、さらに１００μｍ未満の範囲が最も好適と考えられる。半導体ウエハ１の回路形成面には粘着テープＢＴ１が貼り付けてあるので、集積回路が破壊されることはない。なお、上記第１研削材３の粒度範囲は一般的なプロセスでは、＃１００以上＃７００未満が適切と考えられる。
【００３０】
続いて、半導体ウエハ１の裏面を仕上げ研削する。ここでは前記図２と同様のグラインダ装置を用いて半導体ウエハ１の回路形成面をチャックテーブルに真空吸着した後、半導体ウエハ１の裏面に回転する第２研削材（例えば研磨微粉の粒度＃１５００から＃２０００）を押し当てて仕上げ研削することにより、上記粗研削時に生じた半導体ウエハ１の裏面の歪みを除去すると同時に、半導体ウエハ１の厚さを所定の厚さ（第３の厚さ）まで減少させる。第２研削材は、固定砥粒を有する研削材であり、この仕上げ研削により半導体ウエハ１は、例えば２５から４０μｍ程度研削される。また、この仕上げ研削により残る半導体ウエハ１の第３の厚さは、例えば１００μｍ未満が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては８０μｍ未満が考えられるが、さらに６０μｍ未満の範囲が最も好適と考えられる。
【００３１】
図３（ａ）に、上記第１研削材を用いて粗研削された半導体ウエハ１の裏面側部分の要部拡大断面図を示し、同図（ｂ）に、上記第２研削材を用いて仕上げ研削された半導体ウエハ１の裏面側部分の要部拡大断面図を示す。粗研削では、半導体ウエハ１の裏面の純粋結晶層上に原子レベル歪み層および破砕層４（非晶質層４ａ／多結晶質層４ｂ／マイクロクラック層４ｃ）が形成される。さらに、仕上げ研削においても、半導体ウエハ１の裏面の純粋結晶層上に原子レベル歪み層および第１破砕層５（非晶質層５ａ／多結晶質層５ｂ／マイクロクラック層５ｃ）が形成されるが、純粋結晶層、原子レベル歪み層および第１破砕層５の厚さは、それぞれ粗研削後の純粋結晶層、原子レベル歪み層および破砕層４の厚さよりも薄くなる。この第１破砕層５の厚さは、例えば２μｍ未満が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１μｍ未満が考えられるが、さらに０.５μｍ未満の範囲が最も好適と考えられる。
【００３２】
次に、ストレスリリーフにより第１破砕層５および原子レベル歪み層を除去する（図１のストレスリリーフ工程Ｐ５）。この第１破砕層５および原子レベル歪み層を除去することによってチップの抗折強度を上げることができる。なお、第１破砕層５および原子レベル歪み層を除去する際、原子レベル歪み層の一部を残してもよい。
【００３３】
まず、仕上げ研削を行ったグラインダ装置のチャックテーブルにその回路形成面を真空吸着された半導体ウエハ１の裏面をウエハ搬送治具により真空吸着し、チャックテーブルの真空を切ることによって半導体ウエハ１をウエハ搬送治具により保持し、そのまま半導体ウエハ１をストレスリリーフ装置へ搬送する。さらに半導体ウエハ１はストレスリリーフ装置の回転テーブルまたは加圧ヘッドにその回路形成面を真空吸着された後、ストレスリリーフが施される。
【００３４】
このストレスリリーフでは、例えば図４に示すように、ドライポリッシュ法（図４（ａ））、ＣＭＰ法（図４（ｂ））またはケミカルエッチ法（図４（ｃ））が用いられる。ドライポリッシュ法は、回転テーブル６上に載せた半導体ウエハ１の裏面を砥粒が付着した研磨布７（繊維の表面に結合材によりシリカを付着させ、例えばφ４００ｍｍ程度、厚さ２６ｍｍ程度のパッド状に固めた布：Dry Polish Wheel）で磨く方法である。このドライポリッシュ法は、他の方法よりもコストを安くすることができる。ＣＭＰ法は半導体ウエハ１を加圧ヘッド８にて保持し、スラリ（研磨砥液）９を流しながら、プラテン（定盤）１０の表面に貼り付けた研磨パッド１１に半導体ウエハ１の裏面を圧着させて研磨する方法である。このＣＭＰ法は、均一な加工面を得ることができる。また、ケミカルエッチ法は、回転テーブル１２上に半導体ウエハ１を載せて、フッ硝酸（ＨＦ＋ＨＮＯ３）１３を用いてエッチングする方法である。このケミカルエッチ法は、除去量が多いという利点がある。
【００３５】
次に、図５に示すように、半導体ウエハ１の裏面から所定の深さの所定の領域（例えばチップの外周部を除いた半導体ウエハ１のほぼ全面）に第２破砕層（マイクロクラック層）１５を形成する（図１の破砕層形成工程Ｐ６）。第２破砕層１５が位置する半導体ウエハ１の裏面からの深さは、半導体ウエハ１の回路形成面に形成された半導体素子の特性に影響を与えない深さであれば、特に限定されるものではないが、例えば半導体ウエハ１の裏面から半導体ウエハ１の厚さの半分までの間に第２破砕層１５は形成される。図５は、半導体ウエハ１の裏面側部分の要部断面図であり、図５（ａ）、（ｂ）および（ｃ）は、それぞれ第２研削材を用いて仕上げ研削した半導体ウエハ１、ストレスリリーフを施した半導体ウエハ１および第２破砕層１５を形成した半導体ウエハ１を示す。
【００３６】
ストレスリリーフが終わった時点で、半導体ウエハ１の裏面に、仕上げ研削で形成された第１破砕層５（非晶質層５ａ／多結晶質層５ｂ／マイクロクラック層５ｃ）が除去されて純粋なシリコン結晶構造部分が露出した場合は、半導体ウエハ１の裏面に汚染不純物、例えば重金属不純物などが付着すると、容易に半導体ウエハ１へ侵入してしまう。半導体ウエハ１に侵入した汚染不純物は、半導体ウエハ１内を拡散して半導体ウエハ１の回路形成面へ達し、回路形成面に形成された半導体素子の特性不良を引き起こす問題がある。重金属の中でもＣｕは、その拡散係数が６.８×１０−２／ｓｅｃ（at １５０℃）であり他の重金属の拡散係数（例えばＦｅの拡散係数は２.８×１０−１３／ｓｅｃ（at １５０℃））と比して高く、半導体ウエハ１の回路形成面へ達しやすいことから、半導体素子の特性不良を引き起こす主な汚染不純物の１つであると考えられる。このＣｕの侵入源には、例えばダイシングテープの接着材層やダイボンディング用の接着材層を挙げることができる。これら接着材層中には、種々の不純物や異物（フィラー）とともに微量のＣｕが混入している場合があり、しかもこれら接着材層は半導体ウエハ１やチップの裏面に直接接することからＣｕの侵入は容易である。
【００３７】
そこで、本実施の形態１では、図５（ｃ）に示すように、あえて半導体ウエハ１の裏面から所定の深さの所定の領域にゲッタリング能力（一般に、半導体素子を作る上で有害な金属などの汚染物資に対し、それを捕獲、固定して無害化する能力を言う）を有する第２破砕層１５を形成し、この第２破砕層１５によって半導体ウエハ１への汚染不純物の侵入および拡散を抑える。
【００３８】
この第２破砕層１５は、例えばミクロな結晶欠陥層であり、その厚さは、例えば１．０μｍ未満（すなわち、チップの抗折強度を確保するためには比較的厚めの方が有利である）が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては０.５μｍ未満が考えられるが、さらに０.１μｍ未満の範囲（汚染不純物の侵入および拡散を防ぐことのできる下限値以上であれば問題ないからである）が最も好適と考えられる。
【００３９】
第２破砕層１５の形成は、以下に記す半導体ウエハ１へのレーザ光の照射により行われる。まず、ストレスリリーフ装置の回転テーブルまたは加圧ヘッドに真空吸着された半導体ウエハ１をウエハ搬送治具により真空吸着し、回転テーブルまたは加圧ヘッドの真空を切ることによって半導体ウエハ１をウエハ搬送治具により保持し、そのまま半導体ウエハ１をレーザ光照射装置へ搬送する。レーザ光照射装置に搬送された半導体ウエハ１は、例えばレーザ光照射装置のチャックテーブルなどにその回路形成面を真空吸着される。
【００４０】
次に、図６に示すように、レーザ光１６を微小スポットに集光し、これを半導体ウエハ１の裏面側から任意の軌跡でスキャンすることにより半導体ウエハ１の裏面から所定の深さの所定の領域に第２破砕層１５を形成する。この際、例えばレーザ光１６の強度を適宜落とすまたは拡大光学系（レンズ系）で照射面積を拡大することなどにより、最適なエネルギーのレーザ光１６を照射、スキャンし、半導体ウエハ１の裏面から所定の深さの所定の領域に必要最小限の第２破砕層１５を形成することができる。レーザ光には赤外線に属する近赤外線（波長が８００〜３０００ｎｍ）が使用され、レーザ光の条件として、波長１０６４ｎｍ、スキャン速度６００ｍｍ／秒、スポット径２から３μｍを例示することができる。なお、半導体ウエハ１の全面（レーザ光を照射する層における平面全領域）に第２破砕層１５を形成すると、チップの抗折強度が低下する可能性があるため、チップの外周から所定の幅を残してレーザ光を照射することが望ましい。上記所定の幅は、例えば５.０μｍ未満が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては３.０μｍ未満が考えられるが、さらに１.０μｍ未満が最も好適と考えられる。
【００４１】
ゲッタリング能力を有する半導体ウエハとして、高濃度の不純物が導入されたシリコン単結晶からなる基板（例えばｐ＋型基板）にエピタキシャル成長法により、例えば５０から１００μｍの厚さのエピタキシャル層（例えば上記ｐ＋型基板よりも低い不純物濃度を有するｐ型エピタキシャル層）を形成したエピタキシャルウエハがある。エピタキシャル層は無欠陥層であるが、基板に高濃度の不純物を導入することによりゲッタリング能力を持たせている。しかし、チップの薄型化への要求から、エピタキシャルウエハを裏面から研削してその厚さを、例えば１００μｍ未満とすると、ゲッタリング能力を有する基板の部分がなくなってしまう。そのため、エピタキシャルウエハを用いたとしても半導体ウエハの裏面から所定の深さの所定の領域にミクロな結晶欠陥層を形成する必要がある。
【００４２】
このように、本実施の形態１によれば、バックグラインドにより形成された半導体ウエハ１の裏面の第１破砕層５（例えば厚さは２μｍ未満、１μｍ未満または０.５μｍ未満）は、チップの抗折強度を上げるためにストレスリリーフにより除去されて、純粋結晶層が露出しているが、その半導体ウエハ１の裏面から所定の深さの所定の領域に第２破砕層１５（例えば厚さは１．０μｍ未満、０.５μｍ未満または０.１μｍ未満）を形成することにより、チップの抗折強度を低下させることなく、同時に半導体ウエハ１の裏面からの汚染不純物の侵入を防ぐことができる。また、チップ抗折強度が低下しないもう一つの理由としては、第２破砕層１５はレーザ光を照射することで純粋結晶層の一部が溶融し、その後、溶融された領域が再び固化することで機械的応力に強い硬度の層が形成されたことにある。さらに第２破砕層１５は、半導体ウエハ１の回路形成面への汚染不純物の拡散を防いで、汚染不純物に起因した半導体素子の特性不良を防ぐことができる。これにより、半導体製品の製造歩留まりの低下を抑えることができる。
【００４３】
次に、半導体ウエハ１を洗浄し、乾燥させた後（図１の洗浄・乾燥工程Ｐ７）、図７に示すように、半導体ウエハ１をダイシングテープＤＴ１に貼り替える（図１のウエハマウント工程Ｐ８）。まず、ウエハ搬送治具により半導体ウエハ１を真空吸着し、そのままウエハマウント装置へ搬送する。ウエハマウント装置に搬送された半導体ウエハ１は、アライメント部へ送られてノッチまたはオリエンテーションフラットのアライメントが行われ、その後、半導体ウエハ１はウエハマウント部へ送られてウエハマウントが行われる。ウエハマウントでは、予めダイシングテープＤＴ１を貼り付けた環状のフレーム１７を用意しておき、このダイシングテープＤＴ１にその回路形成面を上面にして半導体ウエハ１を貼着する。ダイシングテープＤＴ１は、例えばポリオリフィンを基材とし、アクリル系ＵＶ硬化タイプの粘着剤が塗布され、さらにその上にポリエステルからなる剥離材が貼り付けられている。剥離材は、例えば離形紙であり、剥離材を剥がしてダイシングテープＤＴ１は半導体ウエハ１に貼り付けられる。ダイシングテープＤＴ１の厚さは、例えば９０μｍ、粘着力は、例えばＵＶ照射前２００ｇ／２５ｍｍ、ＵＶ照射後１０から２０ｇ／２５ｍｍである。なお、剥離材がなく、基材の背面を離形処理したダイシングテープを用いてもよい。
【００４４】
次いで、半導体ウエハ１が装着されたフレーム１７は粘着テープ剥離部へ送られる。ここでは、半導体ウエハ１から粘着テープＢＴ１が剥離される。このように半導体ウエハ１をフレーム１７に貼り直すのは、後のダイシング工程で半導体ウエハ１の回路形成面に形成されているアライメントマークを基準としてダイシングを行うため、アライメントマークが形成されている回路形成面を上面とする必要がある。なお、粘着テープＢＴ１が剥離されても、フレーム１７に貼り付けられたダイシングテープＤＴ１を介して半導体ウエハ１を固定しているので、半導体ウエハ１の反りが表面化することはない。
【００４５】
次に、図８に示すように、半導体ウエハ１をダイシングする（図１のダイシング工程Ｐ９）。半導体ウエハ１はチップＳＣ１に個片化されるが、個片化された後も各チップＳＣ１はダイシングテープＤＴ１を介してフレーム１７に固定されているため、整列した状態を維持している。まず、半導体ウエハ１をウエハ搬送治具により半導体ウエハ１の回路形成面を真空吸着し、そのままダイシング装置へ搬送し、ダイシングテーブル１８上に載置する。続いてダイヤモンド・ソーと呼ばれるダイヤモンド微粒を貼り付けた極薄の円形刃１９を用いて、半導体ウエハ１をスクライブライン（半導体ウエハ１から個々のチップに切り分けるため、チップ境界に引かれたライン）に沿って縦、横にカットする。
【００４６】
次に、図９に示すように、半導体ウエハ１をダイシング装置のダイシングテーブル１８上から他のテーブル２０上へ載せ替えた後、フレーム１７を押し下げて、ダイシングテープＤＴ１を引き延ばすことによりチップＳＣ１を個々に分割する。この方法は、いわゆるエキスパンド方式と呼ばれるが、チップＳＣ１を個々に分割する方法としてはこれに限定されるものではない。例えば各列のチップＳＣ１に力を加えることにより、チップＳＣ１を個々に分割する、いわゆるクラッキング方式を採用することもできる。
【００４７】
次に、図１０に示すように、半導体ウエハ１に紫外線（ＵＶ）を照射する（図１のＵＶ照射工程Ｐ１０）。ダイシングテープＤＴ１の裏面側からＵＶを照射して、ダイシングテープＤＴ１の各チップＳＣ１と接する面の粘着力を、例えば１０から２０ｇ／２５ｍｍ程度に低下させる。これにより各チップＳＣ１がダイシングテープＤＴ１から剥がれやすくなる。
【００４８】
次に、図１１に示すように、図１のウエハテスト工程Ｐ２において良と判断されたチップＳＣ１をピックアップする（図１のピックアップ工程Ｐ１１）。まず、突き上げピン２１によりダイシングテープＤＴ１を介してチップＳＣ１の裏面を押圧し、これによりチップＳＣ１をダイシングテープＤＴ１から剥離する。続いてコレット２２が移動して突き上げピン２１と対向する上部に位置し、剥離されたチップＳＣ１の回路形成面をコレット２２により真空吸着することにより、１個ずつチップＳＣ１をダイシングテープＤＴ１から引き剥がしてピックアップする。ＵＶ照射によりダイシングテープＤＴ１とチップＳＣ１との接着力が弱められているため、薄く強度が低下しているチップＳＣ１であっても、確実にピックアップすることができる。コレット２２は、例えば略円筒形の外形を有し、その底部に位置する吸着部は、例えば軟質の合成ゴムなどで構成されている。
【００４９】
次に、図１２に示すように、１段目となるチップＳＣ１を配線基板２３に搭載する（図１のダイボンディング工程Ｐ１２）。
【００５０】
まず、ピックアップされたチップＳＣ１はコレット２２に吸着、保持されて、配線基板２３上の所定位置に搬送される。続いて配線基板２３のアイランド（チップ搭載領域）上にペースト材２４を載せて、ここにチップＳＣ１を軽く押し付け、１００から２００℃程度の温度により硬化処理を行う。これによりチップＳＣ１を配線基板２３に貼り付ける。ペースト材２４はエポキシ系樹脂、ポリイミド系樹脂、アクリル系樹脂またはシリコーン系樹脂を例示することができる。なお、ペースト材２４による貼り付けの他、アイランドにチップＳＣ１の裏面を軽く擦り付ける、あるいはメッキしたアイランドとチップＳＣ１との間に金テープの小片を挟み、金とシリコンとの共晶を作って接着してもよい。メッキしたアイランド上にチップＳＣ１を搭載すれば、チップＳＣ１の放熱性を向上させることが可能である。
【００５１】
ダイシングテープＤＴ１に貼着された良品チップのダイボンディングおよび不良品チップの除去が終了すると、ダイシングテープＤＴ１はフレーム１７から剥がされ、フレーム１７はリサイクルされる。
【００５２】
次に、図１３に示すように、前記チップＳＣ１と同様にしてチップＳＣ２を準備し、例えば絶縁性ペースト２５ａを用いて１段目のチップＳＣ１上に２段目となるチップＳＣ２を接合し、続いて、前記チップＳＣ１と同様にしてチップＳＣ３を準備し、例えば絶縁性ペースト２５ｂを用いて２段目のチップＳＣ２上に３段目となるチップＳＣ３を接合することにより、チップＳＣ１，ＳＣ２およびＳＣ３を積層する。１段目のチップＳＣ１は、例えばマイコン、２段目のチップＳＣ２は、例えば電気的一括消去型ＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory）、３段目のチップＳＣ３は、例えばＳＲＡＭを例示することができる。この配線基板２３の表面には複数個の電極パッド２６が設けられ、裏面には複数個の接続パッド２７が設けられており、両者は基板内配線２８によって電気的に接続されている。
【００５３】
次に、図１４に示すように、各々のチップＳＣ１，ＳＣ２またはＳＣ３の表面の縁辺に配列されたボンディングパッドと、配線基板２３の表面の電極パッド２６とをボンディングワイヤ２９を用いて接続する（図１のワイヤボンディング工程Ｐ１３）。その作業は自動化されており、ボンディング装置を用いて行われる。ボンディング装置には、あらかじめ積層チップＳＣ１，ＳＣ２およびＳＣ３のボンディングパッドおよび配線基板２３の表面の電極パッド２６の配置情報が入力されており、配線基板２３上に搭載された積層チップＳＣ１，ＳＣ２およびＳＣ３、その表面のボンディングパッドおよび配線基板２３の表面の電極パッド２６の相対的位置関係を画像として取り込み、データ処理を行って正確にボンディングワイヤ２９が接続される。この際、ボンディングワイヤ２９のループ形状は、積層チップＳＣ１，ＳＣ２およびＳＣ３の周辺部に触れないよう、盛り上がった形に制御される。
【００５４】
次に、図１５に示すように、ボンディングワイヤ２９が接続された配線基板２３を金型成形機にセットし、温度を上げ液状化した樹脂３０を圧送して流し込み、積層チップＳＣ１，ＳＣ２およびＳＣ３を封入して、モールド成形する（図１の封止工程Ｐ１４）。続いて余計な樹脂３０またはバリを取り除く。
【００５５】
次に、図１６に示すように、例えば半田からなるバンプ３１を配線基板２３の裏面の接続パッド２７に供給した後、リフロー処理を施してバンプ３１を溶融させ、バンプ３１と接続パッド２７とを接続する（図１のバンプ形成工程Ｐ１５）。
【００５６】
その後、図１７に示すように、樹脂３０上に品名などを捺印し、配線基板２３から１個１個の積層チップＳＣ１，ＳＣ２およびＳＣ３を切り分ける（図１の切断工程Ｐ１６）。その後、仕上がった１個１個の積層チップＳＣ１，ＳＣ２およびＳＣ３からなる製品を製品規格に沿って選別し、検査工程を経て製品が完成する（図１の実装工程Ｐ１７）。
【００５７】
（実施の形態２）
前記実施の形態１では半導体ウエハ１の裏面から所定の深さの所定の領域にゲッタリング能力を有する第２破砕層１５を形成したが、本実施の形態２では半導体ウエハ１の裏面に絶縁膜を形成し、その絶縁膜の表面にゲッタリング能力を有する第３破砕層を形成する。従って、本実施の形態２において前記実施の形態１と相違する工程は破砕層形成工程であることから、前記実施の形態１と同様の工程、すなわち集積回路形成工程からストレスリリーフ工程および洗浄・乾燥工程から実装工程は省略し、以下の説明では、破砕層形成工程について説明する。本実施の形態２による半導体集積回路装置の製造方法を図１８から図２０を用いて工程順に説明する。図１８は半導体集積回路装置の製造方法の工程図、図１９および図２０は製造工程中の半導体集積回路装置の要部側面図である。
【００５８】
まず、半導体ウエハ１の裏面を研削して、半導体ウエハ１の厚さを所定の厚さ、例えば１００μｍ未満、８０μｍ未満または６０μｍ未満とする（図１８のバックグラインド工程Ｐ４）。このバックグラインドでは、前記実施の形態１と同様にして粗研削および仕上げ研削を順次行う。続いて、ストレスリリーフにより第１破砕層５を除去する（図１８のストレスリリーフ工程Ｐ５）。
【００５９】
次に、図１９に示すように、半導体ウエハ１の裏面に、例えば厚さ０.１μｍ程度の絶縁膜３２を形成する（図１８の絶縁膜形成工程Ｐ６）。絶縁膜３２は、例えば酸化シリコン膜であり、熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法により形成される。
【００６０】
まず、ストレスリリーフ装置の回転テーブルまたは加圧ヘッドに真空吸着された半導体ウエハ１をウエハ搬送治具により真空吸着し、回転テーブルまたは加圧ヘッドの真空を切ることによって半導体ウエハ１をウエハ搬送治具により保持し、そのまま半導体ウエハ１を絶縁膜形成装置へ搬送する。絶縁膜形成装置に搬送された半導体ウエハ１は、例えば絶縁膜形成装置のチャックテーブルなどにその回路形成面を真空吸着されて、その裏面に絶縁膜３２が形成される。
【００６１】
次に、図２０に示すように、絶縁膜３２の表面に第３破砕層（マイクロクラック層）３３を形成する（図１８の破砕層形成工程Ｐ７）。形成直後の絶縁膜３２の表面（前記図１９参照）は鏡面であり、ゲッタリング効果は弱い。また、絶縁膜３２の厚さを厚く形成すればゲッタリング効果は上がるが、上記したように、半導体ウエハ１の薄型化に伴い、絶縁膜３２を厚く形成することは困難となる。そこで、本実施の形態２では例えば厚さ０．１μｍ程度の絶縁膜３２を形成することで、ある程度のゲッタリング効果をもたせ、さらにゲッタリング効果を補うために絶縁膜３２の表面に第３破砕層を形成することで半導体ウエハ１への汚染不純物の侵入および拡散を抑える。
【００６２】
第３破砕層３３は、例えばミクロな結晶欠陥層であり、その厚さは、例えば０.０５μｍ未満（すなわち、チップの抗折強度を確保するためには比較的薄めの方が有利である）が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては０.０３μｍ未満が考えられるが、さらに０.０１μｍ未満の範囲（汚染不純物の侵入および拡散を防ぐことのできる下限値以上であれば問題ないからである）が最も好適と考えられる。
【００６３】
第３破砕層３３の形成は、例えば以下に記す第１または第２の方法のいずれかにより行われる。まず、絶縁膜形成装置のチャックテーブルなどに真空吸着された半導体ウエハ１をウエハ搬送治具により真空吸着し、チャックテーブルなどの真空を切ることによって半導体ウエハ１をウエハ搬送治具により保持し、そのまま半導体ウエハ１を破砕層形成装置へ搬送する。破砕層形成装置に搬送された半導体ウエハ１は、例えば破砕層形成装置のチャックテーブルなどにその回路形成面を真空吸着されて、その裏面に第３破砕層３３が形成される。
【００６４】
第１の方法は、サンドブラストにより絶縁膜３２の表面に第３破砕層３３を形成する。続いて砥粒を、例えば２から３ｋｇｆ／ｃｍ２程度に加圧した気体と共に噴射して、絶縁膜３２の表面に洗浄するとともに、さらにその洗浄された絶縁膜３２の表面に第３破砕層３３を形成する。砥粒は、例えばＳｉＣ、アルミナであり、その粒径は、例えば数から数１０μｍ程度である。その後、マスキング材を除去し、半導体ウエハ１を洗浄する。ここで、本実施の形態２では、熱酸化法またはＣＶＤ法により意図的に絶縁膜３２を形成しているが、半導体ウエハ１を放置しておいても、自然酸化膜として半導体ウエハ１の表面に絶縁膜３２は形成される。しかしながら、自然酸化膜の場合、形成される絶縁膜の厚さは０．０１μｍ程度が限界である。そのため、この状態でサンドブラスト法により砥粒を半導体ウエハ１の裏面に照射すると、半導体ウエハ１の裏面に形成されている絶縁膜３２の厚さ以上に原子レベル歪み層が形成され、上記したように、チップ抗折強度の低下となる。そこで、本実施の形態２では、サンドブラスト法を適用しても形成される歪み層を絶縁膜３２で緩和できるように、熱酸化法またはＣＶＤ法により０．１μｍ程度の絶縁膜を形成している。
【００６５】
第２の方法は、紫外線に属する長波長紫外線（ＵＶレーザ光）照射を用いる。長波長紫外線（ＵＶＡ）の波長は、３２０〜４００ｎｍである。すなわち、本実施の形態２では、例えば波長３５５ｎｍのＵＶレーザ光を絶縁膜３２の上面に照射し、そのエネルギーによって絶縁膜３２の表面に第３破砕層３３を形成する。ここで、ＵＶレーザ光を用いる理由として、近赤外線であれば半導体ウエハ１の内層にレーザ光を照射することが可能であるが、半導体ウエハ１の表面に照射したい場合は、波長の低い紫外線でなければ、半導体ウエハ１を透過してしまうためである。サンドブラストを用いる上記第１の方法は、その条件にも依存するが、第３破砕層３３を形成する際にチップの抗折強度を落とすダメージを半導体ウエハ１の裏面に与える可能性がある。しかし、ＵＶレーザ光照射を半導体ウエハ１の裏面に用いるこの第２の方法は、第３破砕層３３を形成する際に若干のダメージが半導体ウエハ１の裏面に与えられるものの、上記したように、半導体ウエハ１の一部を溶融させ、その後、溶融された領域が再び固化することで機械的応力に強い硬度の層が形成されるため、チップの抗折強度を確保することができる。
【００６６】
その後、前記実施の形態１と同様にして、洗浄・乾燥工程Ｐ８、ウエハマウント工程Ｐ９、ダイシング工程Ｐ１０、ＵＶ照射工程Ｐ１１、ピックアップ工程Ｐ１２、ダイボンディング工程Ｐ１３などを順次経て、例えば前記図１７に示す製品が完成する。
【００６７】
このように、本実施の形態２によれば、バックグラインドにより形成された半導体ウエハ１の裏面の第１破砕層（例えば厚さは２μｍ未満、１μｍ未満または０.５μｍ未満）５は、ストレスリリーフにより除去されて、純粋結晶層が露出しているが、その半導体ウエハ１の裏面に第３破砕層（例えば厚さは０.０５μｍ未満、０.０３μｍ未満または０.０１μｍ未満）３３を形成することにより、チップの抗折強度を抑えて、同時に半導体ウエハ１の裏面からの汚染不純物の侵入を防ぐことができ、さらに半導体ウエハ１の回路形成面への汚染不純物の拡散を防いで、汚染不純物に起因した半導体素子の特性不良を防ぐことができる。
【００６８】
なお、上記第２の方法の変形例として、半導体ウエハ１の裏面に絶縁膜３２を形成せずに第２破砕層を形成してもよい。すなわち、ストレスリリーフにより第１破砕層５を除去した半導体ウエハ１の裏面にＵＶレーザ光を照射し、そのエネルギーによって半導体ウエハ１の裏面に第３破砕層３３を形成してもよい。これは、上記したように、ストレスリリーフが終った半導体ウエハ１の裏面にサンドブラスト法により砥粒を照射すると、純粋結晶層の表面に再び原子レベル歪み層が形成されるため、チップの抗折強度の低下を防ぐことができない。そのため、サンドブラスト法を用いる場合は、予め半導体ウエハ１の裏面に絶縁膜３２を形成しておく必要がある。これに対し、第２の方法の場合、ＵＶレーザ光により形成された破砕層は機械的応力に強く、相対的に高硬度の層であるため、絶縁膜３２が形成されていなくてもチップ抗折強度の低下を抑制することが可能である。しかしながら、絶縁膜３２が形成されていない状態でチップの端部まで全面（レーザ光を照射する層における平面全領域）にＵＶレーザ光を照射すると、チップの抗折強度が低下する可能性がある。これは、チップの端部が溶融されることで、その辺が歪んだ（蛇行した）状態になり、そこに応力が集中するためである。絶縁膜３２上であれば、前記応力が進展し難くなるが、上記理由から、チップの外周から所定の幅を残してレーザ光を照射することが望ましい。上記所定の幅は、例えば５００μｍ未満が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては３００μｍ未満が考えられるが、さらに１００μｍ未満が最も好適と考えられる。
【００６９】
（実施の形態３）
本実施の形態３では、ダイシング工程において半導体ウエハ１の裏面から所定の深さの所定の領域にゲッタリング能力を有する第２破砕層を形成する。従って、本実施の形態３において前記実施の形態１と相違する工程は破砕層形成工程からダイシング工程であることから、前記実施の形態１と同様の工程、すなわち集積回路形成工程からストレスリリーフ工程およびＵＶ照射工程から実装工程は省略し、以下の説明では、破砕層形成工程からダイシング工程までの各工程について説明する。本実施の形態３による半導体集積回路装置の製造方法を図２１から図２３を用いて工程順に説明する。図２１は半導体集積回路装置の製造方法の工程図、図２２および図２３は製造工程中の半導体集積回路装置の要部側面図である。
【００７０】
まず、半導体ウエハ１の回路形成面に粘着テープＢＴ１（第１テープ）を貼り付けた後、半導体ウエハ１の裏面を研削して、半導体ウエハ１の厚さを所定の厚さ、例えば１００μｍ未満、８０μｍ未満または６０μｍ未満とする（図２１のバックグラインド工程Ｐ４）。このバックグラインドでは、前記実施の形態１と同様にして粗研削および仕上げ研削を順次行う。
【００７１】
次に、ストレスリリーフにより第１破砕層５を除去し（図２１のストレスリリーフ工程Ｐ５）、続いて半導体ウエハ１を洗浄し、乾燥させる（図２１の洗浄・乾燥工程Ｐ６）。
【００７２】
次に、図２２に示すように、半導体ウエハ１の回路形成面に粘着テープＢＴ１を貼着した状態で、半導体ウエハ１をダイシングする（図２１のダイシング工程Ｐ７）。まず、ウエハ搬送治具により半導体ウエハ１の裏面を真空吸着し、そのままダイシング装置へ搬送し、チャックテーブル３４上に載置する。続いてレーザ光３５をスクライブラインに照射して、半導体ウエハ１をスクライブラインに沿って縦、横に破砕層３６を形成する。レーザ光３５が照射される半導体ウエハ１の深さは、例えば半導体ウエハ１の厚さの約半分程度である。半導体ウエハ１のダイシングにレーザ光３５を用いることにより、円板刃を用いるダイシング（前記図８参照）よりも切削幅を微少にすることができる。なお、半導体ウエハ１の裏面を上面としてダイシングを行うため、予め半導体ウエハ１の裏面にもアライメントマークなどを形成しておく必要がある。
【００７３】
次に、図２３に示すように、ダイシング装置のチャックテーブル３４上に半導体ウエハ１を載置した状態で、引き続いて、前記実施の形態１において説明した方法と同様の方法を用いて、半導体ウエハ１の裏面から所定の深さの所定の領域に、半導体ウエハ１の裏面からの汚染不純物の侵入を防ぐゲッタリング能力を有する第２破砕層１５を形成する（図２１の破砕層形成工程Ｐ８）。すなわち、レーザ光には赤外線が使用され、チップの抗折強度の低下を防ぐため、チップの外周から所定の幅を残してレーザ光が照射される。
【００７４】
本実施の形態３では、半導体ウエハ１の裏面からの汚染不純物の侵入を防ぐために設けられる第２破砕層１５の形成を半導体ウエハ１のダイシングと同じ工程で行うことができる。これらにより、本実施の形態３の半導体集積回路装置の製造方法は、前記実施の形態１および実施の形態２における半導体集積回路装置の製造方法よりもＴＡＴを短くできるという利点を有する。
【００７５】
次に、半導体ウエハ１をレーザ光照射装置のチャックテーブル３４上から他のテーブル上へ載せ替えた後、前記実施の形態１と同様にして、ダイシングテープＤＴ１の周囲を押し下げて、ダイシングテープＤＴ１を引き延ばすことによりチップＳＣ１を個々に分割する。
【００７６】
その後、ウエハマウント工程Ｐ９、ＵＶ照射工程Ｐ１０、ピックアップ工程Ｐ１１、ダイボンディング工程Ｐ１２などを順次経て、例えば前記図１７に示す製品が完成する。
【００７７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７８】
本発明は、半導体ウエハ上に回路パターンを形成し、チップを１個１個検査する前工程の後に行われ、チップを製品に組み立てる後工程に適用することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施の形態１による半導体集積回路装置の製造方法の工程図である。
【図２】本発明の実施の形態１による製造工程中の半導体集積回路装置の要部側面図である。
【図３】（ａ）および（ｂ）は、それぞれ本発明の実施の形態１による粗研削後の半導体ウエハの裏面側部分の要部拡大断面図および仕上げ研削後の半導体ウエハの裏面側部分の要部拡大断面図である。
【図４】（ａ），（ｂ）および（ｃ）は、それぞれ本発明の実施の形態１によるドライポリッシュ法、ＣＭＰ法およびスピンエッチ法によるストレスリリーフを説明する装置の説明図である。
【図５】（ａ），（ｂ）および（ｃ）は、それぞれ本発明の実施の形態１による仕上げ研削後の半導体ウエハの裏面側部分の要部拡大断面図、ストレスリリーフ後の半導体ウエハの裏面側部分の要部拡大断面図およびマイクロクラック層形成後の半導体ウエハの裏面側部分の要部拡大断面図である。
【図６】本発明の実施の形態１によるマイクロクラック層形成の説明図である。
【図７】（ａ）および（ｂ）は、それぞれ図２に続く製造工程中の半導体ウエハの要部側面図および要部上面図である。
【図８】図７に続く製造工程中の半導体集積回路装置の要部側面図である。
【図９】図８に続く製造工程中の半導体集積回路装置の要部側面図である。
【図１０】図９に続く製造工程中の半導体集積回路装置の要部側面図である。
【図１１】図１０に続く製造工程中の半導体集積回路装置の要部側面図である。
【図１２】図１１に続く製造工程中の半導体集積回路装置の要部側面図である。
【図１３】図１２に続く製造工程中の半導体集積回路装置の要部断面図である。
【図１４】図１３に続く製造工程中の半導体集積回路装置の要部断面図である。
【図１５】図１４に続く製造工程中の半導体集積回路装置の要部断面図である。
【図１６】図１５に続く製造工程中の半導体集積回路装置の要部断面図である。
【図１７】図１６に続く製造工程中の半導体集積回路装置の要部側面図である。
【図１８】本発明の実施の形態２による半導体集積回路装置の製造方法の工程図である。
【図１９】本発明の実施の形態２による製造工程中の半導体集積回路装置の要部側面図である。
【図２０】図１９に続く製造工程中の半導体集積回路装置の要部側面図である。
【図２１】本発明の実施の形態３による半導体集積回路装置の製造方法の工程図である。
【図２２】本発明の実施の形態３による製造工程中の半導体集積回路装置の要部側面図である。
【図２３】図２２に続く製造工程中の半導体集積回路装置の要部側面図である。
【符号の説明】
【００８０】
１  半導体ウエハ
２  チャックテーブル
３  第１研削材
４  破砕層
４ａ  非晶質層
４ｂ  多結晶質層
４ｃ  マイクロクラック層
５  第１破砕層
５ａ  非晶質層
５ｂ  多結晶質層
５ｃ  マイクロクラック層
６  回転テーブル
７  研磨布
８  加圧ヘッド
９  スラリ
１０  プラテン
１１  研磨パッド
１２  回転テーブル
１３  フッ硝酸
１５  第２破砕層
１６  レーザ光
１７  フレーム
１８  ダイシングテーブル
１９  円形刃
２０  テーブル
２１  突き上げピン
２２  コレット
２３  配線基板
２４  ペースト材
２５ａ，２５ｂ  絶縁膜ペースト
２６  電極パッド
２７  接続パッド
２８  基板内配線
２９  ボンディングワイヤ
３０  樹脂
３１  バンプ
３２  絶縁膜
３３  第３破砕層
３４  チャックテーブル
３５  レーザ光
３６  破砕層
ＢＴ１  粘着テープ（第１テープ）
ＤＴ１  ダイシングテープ
ＳＣ１，ＳＣ２，ＳＣ３  チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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