【事件の表示】
　特願２００８−　５７６０６「改善された静電放電保護のための方法および装置」拒絶査定不服審判事件〔平成２０年１０月　２日出願公開、特開２００８−２３５８８６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
　
　本願は、平成２０年３月７日（パリ条約による優先権主張２００７年３月８日、アメリカ合衆国）の出願であって、平成２３年３月２日付けで手続補正書の提出がなされ、平成２５年２月８日付けで拒絶理由の通知がなされ、同年８月１４日付けで手続補正書の提出がなされ、同年１１月２２日付けで拒絶査定がなされ、これに対して平成２６年３月２６日付けで拒絶査定不服審判の請求がなされるとともに手続補正書の提出がなされ、同年８月１２日付けで前置報告がなされたものである。
　
　
　
第２　補正の却下の決定　　
　
［補正の却下の決定の結論］
　平成２６年３月２６日付けの手続補正書による補正を却下する。
　
［理由］　　　
１　補正の内容 
　平成２６年３月２６日付けの手続補正(以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１乃至２０(平成２５年８月１４日付け手続補正書により補正された特許請求の範囲の請求項１乃至２０)を補正して、補正後の特許請求の範囲の請求項１乃至２０とするものであり、補正前後の請求項１は、各々次のとおりである。
　　
（補正前）
「【請求項１】
多数の電力領域を持つ集積回路の内部ノードを保護するための静電放電（ＥＳＤ）保護回路であって、
　第１の電圧供給回線と第１の接地電位との間に結合された第１の金属酸化膜半導体（ＭＯＳ）トランジスタと、
　第２の電圧供給回線と、前記第１の接地電位および第２の接地電位のうちの１つとの間に結合された第２のＭＯＳトランジスタと、
　前記第１の電圧供給回線と前記第１の接地電位との間に結合された第３のＭＯＳトランジスタであって、該第３のＭＯＳトランジスタのドレインが前記第１のＭＯＳトランジスタのドレインと結合され、該第１のＭＯＳトランジスタと該第３のＭＯＳトランジスタとが第１のドライバを形成する、第３のＭＯＳトランジスタと、
　前記第２の電圧供給回線と、前記第１の接地電位および前記第２の接地電位のうちの１つとの間に結合された第４のＭＯＳトランジスタであって、該第４のＭＯＳトランジスタのゲートが前記第２のＭＯＳトランジスタのゲートと結合され、該第２のＭＯＳトランジスタと該第４のＭＯＳトランジスタとが第２のドライバを形成する、第４のＭＯＳトランジスタと、
　前記第１の電圧供給回線と前記第１の接地電位との間に結合された第１のＥＳＤクランプであって、前記第１のＭＯＳトランジスタのソースとドレインとの間につなげられる前記第１のＥＳＤクランプと、
　前記第２の電圧供給回線（審決注）と、前記第１および第２の接地電位のうちの１つとの間に結合された第２のＥＳＤクランプであって、前記第２のＭＯＳトランジスタのソースとゲートとの間につなげられる前記第２のＥＳＤクランプと、
　前記第１の電圧供給回線と前記第１の接地電位との間に結合された第３のＥＳＤクランプであって、前記第３のＭＯＳトランジスタのソースとドレインとの間につなげられる前記第３のＥＳＤクランプと、
　前記第２の電圧供給回線（審決注）と前記第１の接地電位および第２の接地電位のうちの１つとの間に結合された第４のＥＳＤクランプであって、前記第４のＭＯＳトランジスタのソースとゲートとの間につなげられる前記第４のＥＳＤクランプと、
　前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間に結合されたインピーダンス回路を含むインターフェース線と、を具備し、
　前記第１のドライバと前記第２のドライバとは、該第１のドライバがインターフェース線を介して該第２のドライバを駆動するようにインターフェースを形成し、該インターフェース線は前記集積回路の内部に設けられ、
　前記第１のＭＯＳトランジスタはＥＳＤ電流の第１の部分を伝導し、
　前記第１のＥＳＤクランプは前記ＥＳＤ電流の第２の部分を伝導し、
　前記第１の部分及び前記第２の部分は、ＥＳＤ事象に応じて前記インピーダンス回路内に供給され、
　前記第２の部分は、
　　第２のＭＯＳトランジスタのゲート、及び
　　第４のＭＯＳトランジスタのゲート、
のうちの少なくとも一つを絶縁破壊から保護するために、前記インピーダンス回路における電圧降下を増大させる、ＥＳＤ保護回路。」
　
（補正後）　
「【請求項１】
　多数の電力領域を持つ集積回路の内部ノードを保護するための静電放電（ＥＳＤ）保護回路であって、
　第１の電圧供給回線と第１の接地電位との間に結合された第１の金属酸化膜半導体（ＭＯＳ）トランジスタと、
　第２の電圧供給回線と、前記第１の接地電位および第２の接地電位のうちの１つとの間に結合された第２のＭＯＳトランジスタと、
　前記第１の電圧供給回線と前記第１の接地電位との間に結合された第３のＭＯＳトランジスタであって、該第３のＭＯＳトランジスタのドレインが前記第１のＭＯＳトランジスタのドレインと結合され、該第１のＭＯＳトランジスタと該第３のＭＯＳトランジスタとが第１のドライバを形成する、第３のＭＯＳトランジスタと、
　前記第２の電圧供給回線と、前記第１の接地電位および前記第２の接地電位のうちの１つとの間に結合された第４のＭＯＳトランジスタであって、該第４のＭＯＳトランジスタのゲートが前記第２のＭＯＳトランジスタのゲートと結合され、該第２のＭＯＳトランジスタと該第４のＭＯＳトランジスタとが第２のドライバを形成する、第４のＭＯＳトランジスタと、
　前記第１の電圧供給回線と前記第１の接地電位との間に結合された第１のＥＳＤクランプであって、前記第１のＭＯＳトランジスタのソースとドレインとの間につなげられる前記第１のＥＳＤクランプと、
　前記第２の電圧供給回線（審決注）と、前記第１および第２の接地電位のうちの１つとの間に結合された第２のＥＳＤクランプであって、前記第２のＭＯＳトランジスタのソースとゲートとの間につなげられる前記第２のＥＳＤクランプと、
　前記第１の電圧供給回線と前記第１の接地電位との間に結合された第３のＥＳＤクランプであって、前記第３のＭＯＳトランジスタのソースとドレインとの間につなげられる前記第３のＥＳＤクランプと、
　前記第２の電圧供給回線（審決注）と前記第１の接地電位および第２の接地電位のうちの１つとの間に結合された第４のＥＳＤクランプであって、前記第４のＭＯＳトランジスタのソースとゲートとの間につなげられる前記第４のＥＳＤクランプと、
　前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間に結合されたインピーダンス回路を含むインターフェース線と、を具備し、
　前記第１のドライバと前記第２のドライバとは、該第１のドライバがインターフェース線を介して該第２のドライバを駆動するようにインターフェースを形成し、前記第１のＭＯＳトランジスタのドレイン、前記第２のＭＯＳトランジスタのゲート、及び該インターフェース線は、該第１のＭＯＳトランジスタのドレイン、該第２のＭＯＳトランジスタのゲート、及び該インターフェース線が前記第１の接地電位、前記第２の接地電位、前記第１の電圧供給回線、及び前記第２の電圧供給回線の何れとも直接接続されないように前記集積回路の内部に設けられ、
　前記第１のＭＯＳトランジスタはＥＳＤ電流の第１の部分を伝導し、
　前記第１のＥＳＤクランプは前記ＥＳＤ電流の第２の部分を伝導し、
　前記第１の部分及び前記第２の部分は、前記第１の電圧供給回線上で発生中のＥＳＤ事象に応じて前記インピーダンス回路内に供給され、
　前記第２の部分は、
　　第２のＭＯＳトランジスタのゲート、及び
　　第４のＭＯＳトランジスタのゲート、
のうちの少なくとも一つを絶縁破壊から保護するために、前記インピーダンス回路における電圧降下を増大させる、ＥＳＤ保護回路。」
　
　（審決注：「第２の電圧供給」との記載は，「第２の電圧供給回線」の誤記と認められるので、上記のとおり認定した。）
　本件補正では、本件補正前の請求項１は本件補正後の請求項１に対応し、本件補正前の請求項１と本件補正後の請求項１を比較すると、本件補正後の請求項１に係る本件補正には、以下の補正事項が含まれる。
　　
［補正事項１］
　補正前の請求項１の「前記第１のドライバと前記第２のドライバとは、該第１のドライバがインターフェース線を介して該第２のドライバを駆動するようにインターフェースを形成し、該インターフェース線は前記集積回路の内部に設けられ」を「前記第１のドライバと前記第２のドライバとは、該第１のドライバがインターフェース線を介して該第２のドライバを駆動するようにインターフェースを形成し、前記第１のＭＯＳトランジスタのドレイン、前記第２のＭＯＳトランジスタのゲート、及び該インターフェース線は、該第１のＭＯＳトランジスタのドレイン、該第２のＭＯＳトランジスタのゲート、及び該インターフェース線が前記第１の接地電位、前記第２の接地電位、前記第１の電圧供給回線、及び前記第２の電圧供給回線の何れとも直接接続されないように前記集積回路の内部に設けられ」とする補正。
　　            　
［補正事項２］
　補正前の請求項１の「ＥＳＤ事象」を「前記第１の電圧供給回線上で発生中のＥＳＤ事象」とする補正。
　
　
２　補正の適否
（１）補正事項１について
　補正事項１により補正された部分は、本願の願書に最初に添付した明細書の段落【００１０】及び図２（以下「当初明細書等」という。）に記載されているものと認められるから、補正事項１は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではない。したがって、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項１が、特許法第１７条の２第４項に規定する要件を満たすことは明らかである。
　さらに、補正事項１は、補正前の請求項１における「第１のＭＯＳトランジスタ」、「第２のＭＯＳトランジスタ」、「インターフェース線」の接続を限定するものであるから、特許法第１７条の２第５項第２号に掲げる、特許請求の範囲の減縮を目的とするものに該当する。したがって、補正事項１は、特許法第１７条の２第５項に規定する要件を満たす。
　
（２）補正事項２について
　補正事項２により補正された部分は、当初明細書等に記載されているものと認められるから、補正事項２は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではない。したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　また、補正事項２が、特許法第１７条の２第４項に規定する要件を満たすことは明らかである。
　さらに、補正事項２は、補正前の請求項１における「ＥＳＤ事象」を、「前記第１の電圧供給回線上で発生中のＥＳＤ事象」に限定するものであるから、特許法第１７条の２第５項第２号に掲げる、特許請求の範囲の減縮を目的とするものに該当する。したがって、補正事項２は、特許法第１７条の２第５項に規定する要件を満たす。
　
　
３　独立特許要件について
　
　本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定によって、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであることを要する。
　そこで、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）について、以下に検討する。
　　
　
３．１　補正後の発明
　本願の請求項１乃至２０に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１乃至２０に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明(以下、「本件補正発明」という。）は、上記１の「(補正後)」の「【請求項１】」に記載したとおりのものである。
　　
　　
３．２　引用文献 
（１）引用文献１について
　原査定の拒絶の理由に引用された特開２００４−１８６６２３号公報（以下、「引用文献１」という。）には、下記の事項が記載されている。
　　
Ａ　「【００２７】
図１は、本発明の第１，第２の半導体回路の双方が適用された一実施形態を示す図である。
【００２８】
図１に示す半導体回路１０は、デジタル回路１１（本発明にいう第１の回路の一例に相当）およびアナログ回路１２（本発明にいう第２の回路の一例に相当）が備えられている。
【００２９】
デジタル回路１１には、デジタル電源系（本発明にいう第１の電源系の一例に相当）である電源ＶＤＤ１とグラウンドＧＮＤ１との間に、直列に接続されたＰＭＯＳトランジスタ１１＿１およびＮＭＯＳトランジスタ１１＿２が備えられている。ＰＭＯＳトランジスタ１１＿１のゲートとＮＭＯＳトランジスタ１１＿２のゲートは共通接続されるとともに、これらＰＭＯＳトランジスタ１１＿１のドレインとＮＭＯＳトランジスタ１１＿２のドレインは互いに接続されている。電源ＶＤＤ１，グラウンドＧＮＤ１は、半導体回路１０の、デジタル電源系の電源端子，グラウンド端子（図示せず）に接続されている。
【００３０】
一方、アナログ回路１２には、アナログ電源系（本発明にいう第２の電源系の一例に相当）である電源ＶＤＤ２とグラウンドＧＮＤ２との間に、直列に接続されたＰＭＯＳトランジスタ１２＿１およびＮＭＯＳトランジスタ１２＿２が備えられている。ＰＭＯＳトランジスタ１２＿１のゲートとＮＭＯＳトランジスタ１２＿２のゲートは共通接続されるとともに、これらＰＭＯＳトランジスタ１２＿１のドレインとＮＭＯＳトランジスタ１２＿２のドレインは互いに接続されている。電源ＶＤＤ２，グラウンドＧＮＤ２は、半導体回路１０の、アナログ電源系の電源端子，グラウンド端子（図示せず）に接続されている。
【００３１】
また、半導体回路１０には、デジタル回路１１とアナログ回路１２との間をつなぐ信号線１３が備えられている。
【００３２】
さらに、半導体回路１０には、信号線１３とグラウンドＧＮＤ１との間に、ドレインが信号線１３に接続されるとともに、ゲートおよびソースがグラウンドＧＮＤ１に接続されたＮＭＯＳトランジスタ１４が備えられている。即ち、信号線１３とグラウンドＧＮＤ１との間に、その信号線１３側をカソード、そのグラウンドＧＮＤ１側をアノードとする向きに、寄生ＰＮ接合ダイオード１４ａとダイオード接続されたＮＭＯＳトランジスタ１４が備えられている。これら両方のダイオードが、本発明の第１の半導体回路にいうダイオードの一例に相当する。寄生ＰＮ接合ダイオード１４ａはＮＭＯＳトランジスタ１４をダイオード接続することにより自動的に形成される。
【００３３】
また、半導体回路１０には、信号線１３とグラウンドＧＮＤ２との間に、ドレインが信号線１３に接続されるとともに、ゲートおよびソースがグラウンドＧＮＤ２に接続されたＮＭＯＳトランジスタ１５も備えられている。即ち、信号線１３とグラウンドＧＮＤ２との間に、その信号線１３側をカソード、そのグラウンドＧＮＤ２側をアノードとする向きに、寄生ＰＮ接合ダイオード１５ａとダイオード接続されたＮＭＯＳトランジスタ１５も備えられている。これら両方のダイオードが、本発明の第１の半導体回路にいうダイオードの他の一例に相当する。
【００３４】
さらに、半導体回路１０には、電源ＶＤＤ１と信号線１３との間に、ソースおよびゲートが電源ＶＤＤ１に接続されるとともに、ドレインが信号線１３に接続されたＰＭＯＳトランジスタ１６が備えられている。即ち、電源ＶＤＤ１と信号線１３との間に、その電源ＶＤＤ１をカソード、その信号線１３側をアノードとする向きに、寄生ＰＮ接合ダイオード１６ａとダイオード接続されたＰＭＯＳトランジスタ１６が備えられている。これら両方のダイオードが、本発明の第２の半導体回路にいうダイオードの一例に相当する。
【００３５】
また、半導体回路１０には、電源ＶＤＤ２と信号線１３との間に、ソースおよびゲートが電源ＶＤＤ２に接続されるとともに、ドレインが信号線１３に接続されたＰＭＯＳトランジスタ１７が備えられている。即ち、電源ＶＤＤ２と信号線１３との間に、その電源ＶＤＤ２をカソード、その信号線１３側をアノードとする向きに、寄生ＰＮ接合ダイオード１７ａとダイオード接続されたＰＭＯＳトランジスタ１７も備えられている。これら両方のダイオードが、本発明の第２の半導体回路にいうダイオードの他の一例に相当する。
【００３６】
このように構成された半導体回路１０では、通常の動作状態においては、ＮＭＯＳトランジスタ１４，１５のゲートは、それぞれ、グラウンドＧＮＤ１，ＧＮＤ２に接続されているため、それらＮＭＯＳトランジスタ１４，１５はオフ状態にある。また、ＰＭＯＳトランジスタ１６，１７のゲートは、それぞれ、電源ＶＤＤ１，ＶＤＤ２に接続されているため、それらＰＭＯＳトランジスタ１６，１７もオフ状態にある。
【００３７】
ここで、ＥＳＤ試験において電源ＶＤＤ１を基準にしてグラウンドＧＮＤ２に正のパルスが印加される。すると、ＧＮＤ２→ＮＭＯＳトランジスタ１５（ダイオードとして機能）および寄生ＰＮ接合ダイオード１５ａ→信号線１３→ＰＭＯＳトランジスタ１６（ダイオードとして機能）および寄生ＰＮ接合ダイオード１６ａ→ＶＤＤ１の経路でパルスによる電荷が放出されて信号線１３のノードＡにおける電位の上昇が抑えられる。グラウンドＧＮＤ２を基準にして電源ＶＤＤ１に負のパルスが印加された場合も同様の経路で電荷が放出されてノードＡの電位の降下が抑えられる。またＶＤＤ２を基準としてＧＮＤ１に正のパルスを印加した場合、あるいはＧＮＤ１を基準としてＶＤＤ２に負のパルスを印加した場合は、ＧＮＤ１→ＮＭＯＳトランジスタ１４（ダイオードとして機能）および寄生ＰＮ
接合ダイオード１４ａ→信号線１３→ＰＭＯＳトランジスタ１７（ダイオードとして機能）および寄生ＰＮ接合ダイオード１７ａ→ＶＤＤ２の経路でパルスによる電荷が放出されて信号線１３のノードＡにおける電位の上昇または降下が抑えられる。よって静電気放電によるＮＭＯＳトランジスタ１１＿２、１２＿２およびＰＭＯＳトランジスタ１１＿１、１２＿１の劣化や破壊が防止される。
【００３８】
このように本実施形態の半導体回路１０では、デジタル回路１１とアナログ回路１２との間をつなぐ信号線１３のノードＡにおける、静電気放電による正の方向への電位の上昇がＰＭＯＳトランジスタ１６，１７および寄生ＰＮ接合ダイオード１６ａ，１７ａで抑えられるとともに、そのノードＡにおける、静電気放電による負の方向への電位の上昇がＮＭＯＳトランジスタ１４，１５および寄生ＰＮ接合ダイオード１４ａ，１５ａで抑えられる。従って、半導体回路１０のＥＳＤ耐性が高められる。また、これらＮＭＯＳトランジスタ１４，１５およびＰＭＯＳトランジスタ１６，１７のサイズは、従来のトランジェントクランプ回路におけるトランジスタのサイズと比較し、小さなサイズで済む。従って、チップ面積が小さくて済む。また、所望の素子の近傍に簡単に配置することができる。」
Ｂ　図１には、信号線１３の一端が、ＰＭＯＳトランジスタ１１＿１のドレインと前記ＮＭＯＳトランジスタ１１＿２のドレインに接続され、信号線１３の他端が、前記ＰＭＯＳトランジスタ１２＿１のゲートと前記ＮＭＯＳトランジスタ１２＿２のゲートに接続されに接続された構成が記載されている。
　また、図１には、ＰＭＯＳトランジスタ１１＿１及びＰＭＯＳトランジスタ１６は、互いのソースを電源ＶＤＤ１に接続し、互いのドレインを信号線１３に接続した構成、ＰＭＯＳトランジスタ１２＿１及びＰＭＯＳトランジスタ１７は、互いのソースを電源ＶＤＤ２に接続し、ＰＭＯＳトランジスタ１２＿１のゲートとＰＭＯＳトランジスタ１７のドレインを信号線１３に接続した構成、ＮＭＯＳトランジスタ１１＿２及びＮＭＯＳトランジスタ１４は、互いのソースをグラウンドＧＮＤ１に接続し、互いのドレインを信号線１３に接続した構成、ＮＭＯＳトランジスタ１２＿２及びＮＭＯＳトランジスタ１５は、互いのソースをグラウンドＧＮＤ２に接続し、ＮＭＯＳトランジスタ１２＿２のゲートとＮＭＯＳトランジスタ１５のドレインを信号線１３に接続した構成が記載されている。
　ここで、上記引用文献１の記載事項について検討する。
Ｃ　半導体回路について
　半導体回路１０については、上記Ａの段落【００２８】に、「半導体回路１０は、デジタル回路１１（本発明にいう第１の回路の一例に相当）およびアナログ回路１２（本発明にいう第２の回路の一例に相当）が備えられている」こと、上記Ａの段落【００３１】に、「半導体回路１０には、デジタル回路１１とアナログ回路１２との間をつなぐ信号線１３が備えられている」ことが記載されている。
Ｄ　デジタル回路について
　デジタル回路１１については、上記Ａの段落【００２９】に、「電源ＶＤＤ１とグラウンドＧＮＤ１との間に、直列に接続されたＰＭＯＳトランジスタ１１＿１およびＮＭＯＳトランジスタ１１＿２が備えられ」、「ＰＭＯＳトランジスタ１１＿１のゲートとＮＭＯＳトランジスタ１１＿２のゲートは共通接続され」、「ＰＭＯＳトランジスタ１１＿１のドレインとＮＭＯＳトランジスタ１１＿２のドレインは互いに接続され」ていることが記載されている。
　
Ｅ　アナログ回路について
　アナログ回路１２については、上記Ａの段落【００３０】に、「電源ＶＤＤ２とグラウンドＧＮＤ２との間に、直列に接続されたＰＭＯＳトランジスタ１２＿１およびＮＭＯＳトランジスタ１２＿２が備えられ」、「ＰＭＯＳトランジスタ１２＿１のゲートとＮＭＯＳトランジスタ１２＿２のゲートは共通接続され」、「ＰＭＯＳトランジスタ１２＿１のドレインとＮＭＯＳトランジスタ１２＿２のドレインは互いに接続され」ていることが記載されている。
Ｆ　信号線によるデジタル回路とアナログ回路の接続について
　上記Ｂから、図１には、信号線１３の一端が、ＰＭＯＳトランジスタ１１＿１のドレインと前記ＮＭＯＳトランジスタ１１＿２のドレインに接続され、信号線の他端が、前記ＰＭＯＳトランジスタ１２＿１のゲートと前記ＮＭＯＳトランジスタ１２＿２のゲートに接続されに接続された構成が記載されている。
Ｇ　信号線に接続されたダイオードについて
　上記Ａの段落【００３２】〜【００３５】には、「信号線１３とグラウンドＧＮＤ１との間に、その信号線１３側をカソード、そのグラウンドＧＮＤ１側をアノードとする向きに、寄生ＰＮ接合ダイオード１４ａとダイオード接続されたＮＭＯＳトランジスタ１４が備えられ」、「信号線１３とグラウンドＧＮＤ２との間に、その信号線１３側をカソード、そのグラウンドＧＮＤ２側をアノードとする向きに、寄生ＰＮ接合ダイオード１５ａとダイオード接続されたＮＭＯＳトランジスタ１５も備えられ」、「電源ＶＤＤ１と信号線１３との間に、その電源ＶＤＤ１をカソード、その信号線１３側をアノードとする向きに、寄生ＰＮ接合ダイオード１６ａとダイオード接続されたＰＭＯＳトランジスタ１６が備えられ」、「電源ＶＤＤ２と信号線１３との間に、その電源ＶＤＤ２をカソード、その信号線１３側をアノードとする向きに、寄生ＰＮ接合ダイオード１７ａとダイオード接続されたＰＭＯＳトランジスタ１７も備えられ」ていることが記載されている。
　よって、上記Ａ乃至Ｇ及び関連図面の記載から、引用文献１には、下記の発明（以下、「引用発明」という。）が記載されていると認められる。
　　
「デジタル回路１１およびアナログ回路１２を備え、前記デジタル回路１１と前記アナログ回路１２との間をつなぐ信号線１３を備えた半導体回路１０において、
　前記デジタル回路１１は、電源ＶＤＤ１とグラウンドＧＮＤ１との間に、直列に接続されたＰＭＯＳトランジスタ１１＿１およびＮＭＯＳトランジスタ１１＿２が備えられ、前記ＰＭＯＳトランジスタ１１＿１のゲートと前記ＮＭＯＳトランジスタ１１＿２のゲートは共通接続され、前記ＰＭＯＳトランジスタ１１＿１のドレインと前記ＮＭＯＳトランジスタ１１＿２のドレインは互いに接続され、
　前記アナログ回路は、電源ＶＤＤ２とグラウンドＧＮＤ２との間に、直列に接続されたＰＭＯＳトランジスタ１２＿１およびＮＭＯＳトランジスタ１２＿２が備えられ、前記ＰＭＯＳトランジスタ１２＿１のゲートと前記ＮＭＯＳトランジスタ１２＿２のゲートは共通接続され、前記ＰＭＯＳトランジスタ１２＿１のドレインと前記ＮＭＯＳトランジスタ１２＿２のドレインは互いに接続され、
　前記信号線１３の一端は、ＰＭＯＳトランジスタ１１＿１のドレインと前記ＮＭＯＳトランジスタ１１＿２のドレインに接続され、前記信号線１３の他端は、前記ＰＭＯＳトランジスタ１２＿１のゲートと前記ＮＭＯＳトランジスタ１２＿２のゲートに接続され、
　前記信号線１３と前記グラウンドＧＮＤ１との間に、その信号線１３側をカソード、そのグラウンドＧＮＤ１側をアノードとする向きに、寄生ＰＮ接合ダイオード１４ａとダイオード接続されたＮＭＯＳトランジスタ１４が備えられ、
　前記信号線１３と前記グラウンドＧＮＤ２との間に、その信号線１３側をカソード、そのグラウンドＧＮＤ２側をアノードとする向きに、寄生ＰＮ接合ダイオード１５ａとダイオード接続されたＮＭＯＳトランジスタ１５が備えられ、
　前記電源ＶＤＤ１と前記信号線１３との間に、その電源ＶＤＤ１側をカソード、その信号線１３側をアノードとする向きに、寄生ＰＮ接合ダイオード１６ａとダイオード接続されたＰＭＯＳトランジスタ１６が備えられ、
　前記電源ＶＤＤ２と前記信号線１３との間に、その電源ＶＤＤ２側をカソード、その信号線１３側をアノードとする向きに、寄生ＰＮ接合ダイオード１７ａとダイオード接続されたＰＭＯＳトランジスタ１７が備えられ、
　前記ＰＭＯＳトランジスタ１１＿１及び前記ＰＭＯＳトランジスタ１６は、互いのソースを前記電源ＶＤＤ１に接続し、互いのドレインを前記信号線１３に接続し、
　前記ＰＭＯＳトランジスタ１２＿１及び前記ＰＭＯＳトランジスタ１７は、互いのソースを前記電源ＶＤＤ２に接続し、前記ＰＭＯＳトランジスタ１２＿１のゲートと前記ＰＭＯＳトランジスタ１７のドレインを前記信号線１３に接続し、
　前記ＮＭＯＳトランジスタ１１＿２及び前記ＮＭＯＳトランジスタ１４は、互いのソースを前記グラウンドＧＮＤ１に接続し、互いのドレインを前記信号線１３に接続し、
　前記ＮＭＯＳトランジスタ１２＿２及び前記ＮＭＯＳトランジスタ１５は、互いのソースを前記グラウンドＧＮＤ２に接続し、前記ＮＭＯＳトランジスタ１２＿２のゲートと前記ＮＭＯＳトランジスタ１５のドレインを前記信号線１３に接続した、前記半導体回路１０。」
　
（２）引用文献２について
　原査定の拒絶の理由に引用された特開２００３−４５９９２号公報（以下、「引用文献２」という。）には、下記の事項が記載されている。
　
Ｈ　「【０００３】
【発明が解決しようとする課題】本願発明者等においては、アナログ回路とデジタル回路とが混在した半導体集積回路装置を開発する際に、デジタル回路側からアナログ回路側に電源供給線や回路の接地電位を通してスイッチングノイズがのることを防止するために、それぞれに独立した外部端子から電源供給を行うようにする方式を採用した。このような半導体集積回路装置に対して、人体モデル（ＨＢＭ）法による静電破壊試験を行ったところ、内部回路に不良が発生する現象に遭遇した。上記内部回路の不良を詳細に調査したところ、デジタル回路とアナログ回路間又はアナログ回路とデジタル回路間のインターフェイス部において、予期しない入力側ＭＯＳＦＥＴのゲート絶縁破壊が発生することを見い出した。」
Ｉ　「【００４１】図７には、上記インターフェイス部の他の一実施例の構成図が示されている。同図（Ａ）には、回路例が示され、同図（Ｂ）にはそれに対応した概略構造断面図が示されている。これらは、公知の半導体集積回路の製造技術により単結晶シリコンのような１個の半導体基板上において形成される。
【００４２】この実施例では、入力回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１２とＮチャンネル型ＭＯＳＦＥＴＱ１３の共通接続されたゲートと電源電圧ＶＤＤ２との間に電圧クランプ用のダイオード形態にされたＰチャンネル型ＭＯＳＦＥＴＱ１４が設けられ、上記ゲートと回路の接地電位ＧＮＤ２との間にダイオード形態にされた電圧クランプ用のＮチャンネル型ＭＯＳＦＥＴＱ１５が設けられる。そして、出力回路からの信号を伝える信号伝送路にはＮ+ 拡散層からなる抵抗Ｒ１が設けられる。上記入力ＭＯＳＦＥＴＱ１２、Ｑ１３及び電圧クランプ用のＭＯＳＦＥＴＱ１４とＱ１５は、シングルドレイン構造のＭＯＳＦＥＴにより構成される。
【００４３】例えば、ＧＮＤ１、ＧＮＤ２をオープン状態とし、電源ＶＤＤ２を基準に、電源ＶＤＤ１に正極の高電圧が印加された場合は、電源ＶＤＤ１の電圧上昇に伴い信号伝送路の電圧は上昇するが、Ｐ型ＭＯＳＦＥＴＱ１４からなる保護ダイオードが順方向に電流を流し、負の高電圧が印加された場合は、上記同様に信号伝送路は電源ＶＤＤ１に伴い下降するがＰ型ＭＯＳＦＥＴＱ１４からなる保護ダイオードの降伏（ブレイクダウン）により逆方向に電流を流すことで、信号伝送路の電圧をクランプする。また、ＧＮＤ１、ＶＤＤ２をオープン状態とし、接地電位ＧＮＤ２を基準に、電源ＶＤＤ１に正極の高電圧が印加された場合は、Ｎ型ＭＯＳＦＥＴＱ１５からなる保護ダイオードが順方向に電流を流し、負の高電圧が印加された場合は、Ｎ型ＭＯＳＦＥＴＱ１５の降伏により逆方向に電流を流すことで、信号伝送路の電圧をクランプする。保護抵抗Ｒ１により信号伝送路の急峻な電圧の変動を抑えること、及びＰ型ＭＯＳＦＥＴＱ１４とＮ型ＭＯＳＦＥＴＱ１５の上記動作により入力ＭＯＳＦＥＴＱ１２とＱ１３の静電気破壊耐圧の向上を実現することができる。」
　
Ｊ　図７には、入力回路を構成するゲートが信号伝送路に共に接続されたＰチャンネル型ＭＯＳＦＥＴＱ１２とＮチャンネル型ＭＯＳＦＥＴＱ１３と、該Ｐチャンネル型ＭＯＳＦＥＴＱ１２のゲートと電源ＶＤＤ２間にダイオード形態にされた電圧クランプ用のＰチャンネル型ＭＯＳＦＥＴＱ１４を接続し、該Ｎチャンネル型ＭＯＳＦＥＴＱ１３のゲートと接地電位ＧＮＤ２間にダイオード形態にされた電圧クランプ用のＮチャンネル型ＭＯＳＦＥＴＱ１５を接続した構成が記載されている。
　ここで、上記引用文献２の記載事項について検討する。
Ｋ　半導体集積回路装置における入力側ＭＯＳＦＥＴのゲート絶縁破壊について
　上記Ｉには、「アナログ回路とデジタル回路とが混在した半導体集積回路装置」の「静電破壊」において、「デジタル回路とアナログ回路間」の「インターフェイス部」において「入力側ＭＯＳＦＥＴのゲート絶縁破壊が発生する」ことが記載されている。
　
Ｌ　入力側ＭＯＳＦＥＴの静電気破壊耐圧の向上構成について
　上記Ｉには、「電源ＶＤＤ１に正極の高電圧が印加された場合は、電源ＶＤＤ１の電圧上昇に伴い信号伝送路の電圧は上昇するが、Ｐ型ＭＯＳＦＥＴＱ１４からなる保護ダイオードが順方向に電流を流」すことで、「信号伝送路の電圧をクランプする」ことと、「保護抵抗Ｒ１により信号伝送路の急峻な電圧の変動を抑える」ことにより、「入力ＭＯＳＦＥＴＱ１２とＱ１３の静電気破壊耐圧の向上を実現」できることが記載されている。
　よって、上記Ｈ乃至Ｌ及び図７の記載から、引用文献２には、下記の事項が記載されていると認められる。
　
「アナログ回路とデジタル回路が混在した半導体集積回路では、アナログ回路とデジタル回路間のインターフェイス部において、静電破壊による入力側ＭＯＳＦＥＴのゲート絶縁破壊が発生する。そこで、入力回路を構成するゲートが信号伝送路に共に接続されたＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴの静電気破壊耐性を向上させるために、該Ｐチャンネル型ＭＯＳＦＥＴのゲートと電源間にダイオード形態にされた電圧クランプ用のＰチャンネル型ＭＯＳＦＥＴを接続し、該Ｎチャンネル型ＭＯＳＦＥＴのゲートと接地電位間にダイオード形態にされた電圧クランプ用のＮチャンネル型ＭＯＳＦＥＴを接続することで、信号伝送路の電圧が上昇したとしても該電圧クランプにより信号伝送路の電圧をクランプさせるとともに、さらに信号伝送路の途中に保護抵抗を設ける事により信号伝送路の急峻な電圧変動を抑える構成。」
　
３．３　対比 
（１）本件補正発明と引用発明との対応関係について
ａ　引用発明の半導体回路が静電放電（ＥＳＤ）保護回路に係るものである点について　
　引用文献１の段落【０００２】には、「Ａ／ＤコンバータやＤ／Ａコンバータに代表されるように、同一チップ上にデジタル回路とアナログ回路との双方が組み込まれている半導体回路では、デジタル回路から発生するノイズがアナログ回路に及ぼす影響を避ける等の理由により、それぞれの回路で別々の電源配線やグラウンド配線を備えるということが行なわれている」ことが記載され、また、引用文献１の段落【００３８】には、「本実施形態の半導体回路１０では、デジタル回路１１とアナログ回路１２との間をつなぐ信号線１３のノードＡにおける、静電気放電による正の方向への電位の上昇がＰＭＯＳトランジスタ１６，１７および寄生ＰＮ接合ダイオード１６ａ，１７ａで抑えられるとともに、そのノードＡにおける、静電気放電による負の方向への電位の上昇がＮＭＯＳトランジスタ１４，１５および寄生ＰＮ接合ダイオード１４ａ，１５ａで抑えられる。従って、半導体回路１０のＥＳＤ耐性が高められる」ことが記載されている。
　してみると、引用発明の「半導体回路１０」は、デジタル用とアナログ用の別々の電源配線やグラウンド配線を備え、Ａ／ＤコンバータやＤ／Ａコンバータといった集積回路から構成されるデジタル回路及びアナログ回路を備えたものを態様として含むものであり、かつ、半導体回路１０内に備えられたＰＭＯＳトランジスタ１６，１７等が半導体回路内部のノードの電位上昇を抑えるＥＳＤ保護回路として機能していることは明らかである。
　よって、引用発明の「半導体回路１０」は、「多数の電力領域を持つ集積回路の内部ノードを保護するための静電放電（ＥＳＤ）保護回路」に係るものであると認められる。
ｂ　引用発明の「グラウンドＧＮＤ１」、「グラウンドＧＮＤ２」は、本件補正発明の「第１の接地電位」、「第２の接地電位」に相当している。
ｃ　引用発明と「第１及び第２の電圧供給回線」との対応関係　
　引用発明では、各ＰＭＯＳトランジスタ及び各ＮＭＯＳトランジスタは、電源とグランド間に備えられる構成とされているものではあるが、具体的には、電源は、何らかの回線により各トランジスタへ電源電圧を供給するものであることを踏まえれば、引用発明も「電源ＶＤＤ１」を供給するための本件補正発明の「第１の電圧供給回線」に相当する回線、及び、「電源ＶＤＤ２」を供給するための本件補正発明の「第２の電圧供給回線」に相当する回線を備えているものと認められる。
ｄ　引用発明と「第１及び第３のＭＯＳトランジスタ」との対応関係
　引用発明の「ＰＭＯＳトランジスタ１１＿１」及び「ＮＭＯＳトランジスタ１１＿２」は、「電源ＶＤＤ１とグラウンドＧＮＤ１との間」に直列に接続され、「前記ＰＭＯＳトランジスタ１１＿１のゲートと前記ＮＭＯＳトランジスタ１１＿２のゲートは共通接続され、前記ＰＭＯＳトランジスタ１１＿１のドレインと前記ＮＭＯＳトランジスタ１１＿２のドレインは互いに接続され」ているので、ドライバを形成するものであるといえる。
　よって、引用発明の「ＰＭＯＳトランジスタ１１＿１」は、本件補正発明の「第１の電圧供給回線と第１の接地電位との間に結合された第１の金属酸化膜半導体（ＭＯＳ）トランジスタ」に相当する。
　また、引用発明の「ＮＭＯＳトランジスタ１１＿２」は、本件補正発明の「前記第１の電圧供給回線と前記第１の接地電位との間に結合された第３のＭＯＳトランジスタであって、該第３のＭＯＳトランジスタのドレインが前記第１のＭＯＳトランジスタのドレインと結合され、該第１のＭＯＳトランジスタと該第３のＭＯＳトランジスタとが第１のドライバを形成する、第３のＭＯＳトランジスタ」に相当する。
ｅ　引用発明と「第２及び第４のＭＯＳトランジスタ」との対応関係
　引用発明の「ＰＭＯＳトランジスタ１２＿１」及び「ＮＭＯＳトランジスタ１２＿２」は、「電源ＶＤＤ２とグラウンドＧＮＤ２との間」に直列に接続され、「前記ＰＭＯＳトランジスタ１２＿１のゲートと前記ＮＭＯＳトランジスタ１２＿２のゲートは共通接続され、前記ＰＭＯＳトランジスタ１２＿１のドレインと前記ＮＭＯＳトランジスタ１２＿２のドレインは互いに接続され」ているので、ドライバを形成するものであるといえる。
　よって、引用発明の「ＰＭＯＳトランジスタ１２＿１」は、本件補正発明の「第２の電圧供給回線と、前記第２の接地電位との間に結合された第２のＭＯＳトランジスタ」に相当する。
　また、引用発明の「ＮＭＯＳトランジスタ１２＿２」は、本件補正発明の「前記第２の電圧供給回線と、前記第２の接地電位との間に結合された第４のＭＯＳトランジスタであって、該第４のＭＯＳトランジスタのゲートが前記第２のＭＯＳトランジスタのゲートと結合され、該第２のＭＯＳトランジスタと該第４のＭＯＳトランジスタとが第２のドライバを形成する、第４のＭＯＳトランジスタ」に相当する。
ｆ　引用発明と「第１のＥＳＤクランプ」との対応関係
　引用発明の「寄生ＰＮ接合ダイオード１６ａとダイオード接続されたＰＭＯＳトランジスタ１６」は、引用文献１の段落【００３８】に記載されているように、信号線１３のノードＡにおける静電気放電による正の方向への電位の上昇を抑えるものであるから、「ＥＳＤクランプ」と呼び得るものである。
　引用発明では、「前記ＰＭＯＳトランジスタ１１＿１及び前記ＰＭＯＳトランジスタ１６は、互いのソースを前記電源ＶＤＤ１に接続し、互いのドレインを前記信号線１３に接続」するものであるから、「ＰＭＯＳトランジスタ１６」は「ＰＭＯＳトランジスタ１１＿１」のソースとドレインとの間につなげられているといえ、また、「ＰＭＯＳトランジスタ１１＿１」は、「電源ＶＤＤ１とグラウンドＧＮＤ１との間」に備えられたものであるから、「ＰＭＯＳトランジスタ１６」も、電源ＶＤＤ１とグラウンドＧＮＤ１との間に備えられたものであるといえる。
　よって、引用発明の「寄生ＰＮ接合ダイオード１６ａとダイオード接続されたＰＭＯＳトランジスタ１６」は、本件補正発明の「前記第１の電圧供給回線と前記第１の接地電位との間に結合された第１のＥＳＤクランプであって、前記第１のＭＯＳトランジスタのソースとドレインとの間につなげられる前記第１のＥＳＤクランプ」に相当する。
　
ｇ　引用発明と「第２のＥＳＤクランプ」との対応関係
　引用発明の「寄生ＰＮ接合ダイオード１７ａとダイオード接続されたＰＭＯＳトランジスタ１７」は、引用文献１の段落【００３８】に記載されているように、信号線１３のノードＡにおける静電気放電による正の方向への電位の上昇を抑えるものであるから、「ＥＳＤクランプ」と呼び得るものである。　
　また、引用発明では、「前記ＰＭＯＳトランジスタ１２＿１及び前記ＰＭＯＳトランジスタ１７は、互いのソースを前記電源ＶＤＤ２に接続し、前記ＰＭＯＳトランジスタ１２＿１のゲートと前記ＰＭＯＳトランジスタ１７のドレインを前記信号線１３に接続」するものであるから、「ＰＭＯＳトランジスタ１７」は「ＰＭＯＳトランジスタ１２＿１」のソースとゲートとの間につなげられているといえ、また、「ＰＭＯＳトランジスタ１２＿１」は、「電源ＶＤＤ２とグラウンドＧＮＤ２との間」に備えられたものであるから、「ＰＭＯＳトランジスタ１７」も、電源ＶＤＤ２とグラウンドＧＮＤ２との間に備えられたものであるといえる。
　よって、引用発明の「寄生ＰＮ接合ダイオード１７ａとダイオード接続されたＰＭＯＳトランジスタ１７」は、本件補正発明の「前記第２の電圧供給回線と、前記第２の接地電位との間に結合された第２のＥＳＤクランプであって、前記第２のＭＯＳトランジスタのソースとゲートとの間につなげられる前記第２のＥＳＤクランプ」に相当する。
　
ｈ　引用発明と「第３のＥＳＤクランプ」との対応関係
　引用発明の「寄生ＰＮ接合ダイオード１４ａとダイオード接続されたＮＭＯＳトランジスタ１４」は、引用文献１の段落【００３８】に記載されているように信号線１３のノードＡにおける、静電気放電による負の方向への電位の上昇を抑えるものであるから、「ＥＳＤクランプ」と呼び得るものである。
　また、引用発明では、「前記ＮＭＯＳトランジスタ１１＿２及び前記ＮＭＯＳトランジスタ１４は、互いのソースを前記グラウンドＧＮＤ１に接続し、互いのドレインを前記信号線１３に接続」するものであるから、「ＮＭＯＳトランジスタ１４」は、「ＮＭＯＳトランジスタ１１＿２」のソースとドレインとの間につなげられているといえ、また、「ＮＭＯＳトランジスタ１１＿２」は、「電源ＶＤＤ１とグラウンドＧＮＤ１との間」に備えられたものであるから、「ＮＭＯＳトランジスタ１４」も、「電源ＶＤＤ１とグラウンドＧＮＤ１との間」に備えられたものであるといえる。
　よって、引用発明の「寄生ＰＮ接合ダイオード１４ａとダイオード接続されたＮＭＯＳトランジスタ１４」は、本件補正発明の「前記第１の電圧供給回線と前記第１の接地電位との間に結合された第３のＥＳＤクランプであって、前記第３のＭＯＳトランジスタのソースとドレインとの間につなげられる前記第３のＥＳＤクランプ」に相当する。
ｉ　引用発明と「第４のＥＳＤクランプ」との対応関係
　引用発明の「寄生ＰＮ接合ダイオード１５ａとダイオード接続されたＮＭＯＳトランジスタ１５」は、引用文献１の段落【００３８】に記載されているように信号線１３のノードＡにおける、静電気放電による負の方向への電位の上昇を抑えるものであるから、「ＥＳＤクランプ」と呼び得るものである。
　また、引用発明では、「前記ＮＭＯＳトランジスタ１２＿２及び前記ＮＭＯＳトランジスタ１５は、互いのソースを前記グラウンドＧＮＤ２に接続し、前記ＮＭＯＳトランジスタ１２＿２のゲートと前記ＮＭＯＳトランジスタ１５のドレインを前記信号線１３に接続」するものであるから、「ＮＭＯＳトランジスタ１５」は、「ＮＭＯＳトランジスタ１２＿２」のソースとゲートとの間につなげられているといえ、また、「ＮＭＯＳトランジスタ１２＿２」は、「電源ＶＤＤ２とグラウンドＧＮＤ２との間」に備えられたものであるから、「ＮＭＯＳトランジスタ１５」も、「電源ＶＤＤ２とグラウンドＧＮＤ２との間」に備えられたものであるといえる。
　よって、引用発明の「寄生ＰＮ接合ダイオード１５ａとダイオード接続されたＮＭＯＳトランジスタ１５」は、本件補正発明の「前記第２の電圧供給回線と前記第２の接地電位との間に結合された第４のＥＳＤクランプであって、前記第４のＭＯＳトランジスタのソースとゲートとの間につなげられる前記第４のＥＳＤクランプ」に相当する。
ｊ　引用発明と「インターフェース線」との対応関係
　引用発明では、上記ｄの記載から、「ＰＭＯＳトランジスタ１１＿１」及び「ＮＭＯＳトランジスタ１１＿２」はドライバを形成し、上記ｅの記載から、「ＰＭＯＳトランジスタ１２＿１」及び「ＮＭＯＳトランジスタ１２＿２」はドライバを形成するものである。
　また、引用発明では、「前記信号線１３の一端は、ＰＭＯＳトランジスタ１１＿１のドレインと前記ＮＭＯＳトランジスタ１１＿２のドレインに接続され、前記信号線１３の他端は、前記ＰＭＯＳトランジスタ１２＿１のゲートと前記ＮＭＯＳトランジスタ１２＿２のゲートに接続」されている。また、「前記ＰＭＯＳトランジスタ１１＿１及び前記ＰＭＯＳトランジスタ１６は、互いのソースを前記電源ＶＤＤ１に接続し、互いのドレインを前記信号線１３に接続し」、「前記ＰＭＯＳトランジスタ１２＿１及び前記ＰＭＯＳトランジスタ１７は、互いのソースを前記電源ＶＤＤ２に接続し、前記ＰＭＯＳトランジスタ１２＿１のゲートと前記ＰＭＯＳトランジスタ１７のドレインを前記信号線１３に接続し」、「前記ＮＭＯＳトランジスタ１１＿２及び前記ＮＭＯＳトランジスタ１４は、互いのソースを前記グラウンドＧＮＤ１に接続し、互いのドレインを前記信号線１３に接続し」、「前記ＮＭＯＳトランジスタ１２＿２及び前記ＮＭＯＳトランジスタ１５は、互いのソースを前記グラウンドＧＮＤ２に接続し、前記ＮＭＯＳトランジスタ１２＿２のゲートと前記ＮＭＯＳトランジスタ１５のドレインを前記信号線１３に接続した」ものとなっている。即ち、ＰＭＯＳトランジスタ１１＿１のドレインは、信号線１３を介してＰＭＯＳトランジスタ１２＿１のゲートに接続され、信号線１３は、直接、電源ＶＤＤ１、電源ＶＤＤ２、グラウンドＧＮＤ１及びグラウンドＧＮＤ２に接続されない接続構成になっている。
　よって、引用発明も、「前記第１のドライバと前記第２のドライバとは、該第１のドライバがインターフェース線を介して該第２のドライバを駆動するようにインターフェースを形成し、前記第１のＭＯＳトランジスタのドレイン、前記第２のＭＯＳトランジスタのゲート、及び該インターフェース線は、該第１のＭＯＳトランジスタのドレイン、該第２のＭＯＳトランジスタのゲート、及び該インターフェース線が前記第１の接地電位、前記第２の接地電位、前記第１の電圧供給回線、及び前記第２の電圧供給回線の何れとも直接接続されないように前記集積回路の内部に設けられ」たものであると認められる。
　　　　
（２）本件補正発明と引用発明の一致点について
　上記の対応関係から、本件補正発明と引用発明は、下記の点で一致する。
　
「多数の電力領域を持つ集積回路の内部ノードを保護するための静電放電（ＥＳＤ）保護回路であって、
　第１の電圧供給回線と第１の接地電位との間に結合された第１の金属酸化膜半導体（ＭＯＳ）トランジスタと、
　第２の電圧供給回線と、第２の接地電位との間に結合された第２のＭＯＳトランジスタと、
　前記第１の電圧供給回線と前記第１の接地電位との間に結合された第３のＭＯＳトランジスタであって、該第３のＭＯＳトランジスタのドレインが前記第１のＭＯＳトランジスタのドレインと結合され、該第１のＭＯＳトランジスタと該第３のＭＯＳトランジスタとが第１のドライバを形成する、第３のＭＯＳトランジスタと、
　前記第２の電圧供給回線と、前記第２の接地電位との間に結合された第４のＭＯＳトランジスタであって、該第４のＭＯＳトランジスタのゲートが前記第２のＭＯＳトランジスタのゲートと結合され、該第２のＭＯＳトランジスタと該第４のＭＯＳトランジスタとが第２のドライバを形成する、第４のＭＯＳトランジスタと、
　前記第１の電圧供給回線と前記第１の接地電位との間に結合された第１のＥＳＤクランプであって、前記第１のＭＯＳトランジスタのソースとドレインとの間につなげられる前記第１のＥＳＤクランプと、
　前記第２の電圧供給回線と、前記第２の接地との間に結合された第２のＥＳＤクランプであって、前記第２のＭＯＳトランジスタのソースとゲートとの間につなげられる前記第２のＥＳＤクランプと、
　前記第１の電圧供給回線と前記第１の接地電位との間に結合された第３のＥＳＤクランプであって、前記第３のＭＯＳトランジスタのソースとドレインとの間につなげられる前記第３のＥＳＤクランプと、
　前記第２の電圧供給回線と前記第２の接地電位との間に結合された第４のＥＳＤクランプであって、前記第４のＭＯＳトランジスタのソースとゲートとの間につなげられる前記第４のＥＳＤクランプと、
　前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間に結合されたインターフェース線と、を具備し、
　前記第１のドライバと前記第２のドライバとは、該第１のドライバがインターフェース線を介して該第２のドライバを駆動するようにインターフェースを形成し、前記第１のＭＯＳトランジスタのドレイン、前記第２のＭＯＳトランジスタのゲート、及び該インターフェース線は、該第１のＭＯＳトランジスタのドレイン、該第２のＭＯＳトランジスタのゲート、及び該インターフェース線が前記第１の接地電位、前記第２の接地電位、前記第１の電圧供給回線、及び前記第２の電圧供給回線の何れとも直接接続されないように前記集積回路の内部に設けられた、ＥＳＤ保護回路。」
　　　　　　　
（３）本件補正発明と引用発明の相違点について
　本件補正発明と引用発明は、下記の点で相違する。
　
（相違点１）
　本件補正発明は、「前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間に結合されたインピーダンス回路を含むインターフェース線」であるのに対し、引用発明の信号線１３はインピーダンス回路を含んだものではない点。
　　
（相違点２）
　本件補正発明は、「前記第１のＭＯＳトランジスタはＥＳＤ電流の第１の部分を伝導し、前記第１のＥＳＤクランプは前記ＥＳＤ電流の第２の部分を伝導し、前記第１の部分及び前記第２の部分は、前記第１の電圧供給回線上で発生中のＥＳＤ事象に応じて前記インピーダンス回路内に供給され、前記第２の部分は、第２のＭＯＳトランジスタのゲート、及び第４のＭＯＳトランジスタのゲート、のうちの少なくとも一つを絶縁破壊から保護するために、前記インピーダンス回路における電圧降下を増大させる」ものであるのに対して、引用発明はそのような構成ではない点。
　　　　
　
３．４　当審の判断 
（１）相違点１、２について
　相違点１では、インピーダンス回路という特定の回路が設けられている点が相違点になっており、相違点２では、該インピーダンス回路を設けたことによるＥＳＤ事象に対する作用が相違点になっていると認められることから、最初に、引用発明の信号線１３にインピーダンス回路を設けて相違点１を構成することが容易であるかについて検討し、次に、引用発明において、信号線１３にインピーダンス回路を設けた場合に、相違点２に特定されたＥＳＤ事象に対して同様の作用を奏するかについて検討する。
　アナログ回路とデジタル回路が混在した半導体集積回路では、アナログ回路とデジタル回路間のインターフェイス部において、静電破壊による入力側ＭＯＳＦＥＴのゲート絶縁破壊が発生する。そこで、入力回路を構成するゲートが信号伝送路に共に接続されたＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴの静電気破壊耐性を向上させるために、該Ｐチャンネル型ＭＯＳＦＥＴのゲートと電源間にダイオード形態にされた電圧クランプ用のＰチャンネル型ＭＯＳＦＥＴを接続し、該Ｎチャンネル型ＭＯＳＦＥＴのゲートと接地電位間にダイオード形態にされた電圧クランプ用のＮチャンネル型ＭＯＳＦＥＴを接続することで、信号伝送路の電圧が上昇したとしても該電圧クランプにより信号伝送路の電圧をクランプさせるとともに、さらに信号伝送路の途中に保護抵抗を設ける事により信号伝送路の急峻な電圧変動を抑えることで、入力ＭＯＳＦＥＴＱ１２とＱ１３の静電気破壊耐圧の向上を実現する構成が、上記引用文献２に記載されている。
　一方、引用発明は、ゲートが信号線１３に共に接続されたＰＭＯＳトランジスタ１２＿１とＮＭＯＳトランジスタ１２＿２にも、それぞれダイオード接続されたＰＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１５を接続することでＥＳＤクランプ機能を備え、信号線１３の電圧が上昇したとしても該ＥＳＤクランプの機能により信号線１３の電圧をクランプさせるものであるが、引用文献２に接した当業者であれば、引用発明の信号線１３の途中に保護抵抗を設ければ、信号線１３の急峻な電圧変動を抑えるために有効であることは容易に推考できるものである。
　また、引用発明の信号線１３の途中に保護抵抗を設けた場合には、ＥＳＤ保護回路を構成する各要素と各要素の接続は本願補正発明と同一となるため、電源ＶＤＤ１を供給する回線にＥＳＤ事象が生じた場合には、本願補正発明と同様に、引用発明の「ＰＭＯＳトランジスタ１１＿１」には「ＥＳＤ電流の第１の部分」に相当する電流１が伝導し、「寄生ＰＮ接合ダイオード１６ａとダイオード接続されたＰＭＯＳトランジスタ１６」には「ＥＳＤ電流の第２の部分」に相当する電流２が伝導するとともに、電流１及び電流２は保護抵抗に供給されるものと認められる。その結果、保護抵抗では電流１及び電流２による電圧降下が生じることは自明であるから、保護抵抗を設けたことによって、信号線１３の電圧上昇が低減され、ＰＭＯＳトランジスタ１２＿１及びＮＭＯＳトランジスタ１２＿２の破壊の防止がさらに図られるものになると認められる。
　
　してみると、引用発明の信号線１３の途中に保護抵抗となるインピーダンス回路を設けることで、相違点１の構成とすることは、引用文献２の記載から当業者が容易に想到し得たものであり、さらに、引用発明において信号線１３の途中に保護抵抗を設けた場合には、電源ＶＤＤ１を供給する回線にＥＳＤ事象が生じたとしても、相違点２の「前記第１のＭＯＳトランジスタはＥＳＤ電流の第１の部分を伝導し、前記第１のＥＳＤクランプは前記ＥＳＤ電流の第２の部分を伝導し、前記第１の部分及び前記第２の部分は、ＥＳＤ事象に応じて前記インピーダンス回路内に供給され、前記第２の部分は、第２のＭＯＳトランジスタのゲート、及び第４のＭＯＳトランジスタのゲート、のうちの少なくとも一つを絶縁破壊から保護するために、前記インピーダンス回路における電圧降下を増大させる」ことと同じ作用効果を奏するものと認められるので、相違点２の事項は、格別なものとはいえない。
（２）本件補正発明の作用効果について　　　
　審判請求人は、平成２６年３月２６日付けの審判請求書の「（３−２）本願発明の特許性に関して」において、
「引用文献３（審決注：当審決の「引用文献２」）は、抵抗Ｒ１の値がＭＯＳＦＥＴＱ１２及びＱ１３の寄生容量に依存することを示しております。従って、引用文献３に記載の回路は、高電圧を緩和するための機能がＭＯＳＦＥＴＱ１２及びＱ１３の寸法によって制限されます。これは、全ＥＳＤ事象中の高電圧の緩和を可能にする本願発明のＥＳＤクランプのような構成が引用文献３においては考慮されておらず、むしろ、保護抵抗Ｒ１並びにＭＯＳＦＥＴＱ１２及びＱ１３の寄生容量によるＲＣ時定数に制限される、引用文献３の図５に記載のような高電圧の緩和手法を用いているためです。更に申し上げれば、引用文献３は本願発明の発明構成要素であるＥＳＤクランプについて全く言及していないため、本願発明の技術的特徴である、『第２の部分は、第２のＭＯＳトランジスタのゲート、及び第４のＭＯＳトランジスタのゲート、のうちの少なくとも一つを絶縁破壊から保護するために、前記インピーダンス回路における電圧降下を増大させる』を自明とすることはできません。」
「引用文献４（審決注：当審決の「引用文献１」）は、引用文献２と同様に、補正後の請求項に係る本願発明の発明特定事項である、『前記第１の部分及び前記第２の部分は、前記第１の電圧供給回線上で発生中のＥＳＤ事象に応じて前記インピーダンス回路内に供給され、前記第２の部分は、第２のＭＯＳトランジスタのゲート、及び第４のＭＯＳトランジスタのゲート、うちの少なくとも一つを絶縁破壊から保護するために、前記インピーダンス回路における電圧降下を増大させる』について全く言及しておりません。」
と主張している。
　しかしながら、引用文献３（当審決の「引用文献２」）には、上記３．４（１）に記載したように、「信号伝送路の電圧が上昇したとしても該電圧クランプにより信号伝送路の電圧をクランプさせるとともに、さらに信号伝送路の途中に保護抵抗を設ける事により信号伝送路の急峻な電圧変動を抑えることで、入力ＭＯＳＦＥＴＱ１２とＱ１３の静電気破壊耐圧の向上を実現する構成」、即ち、ＥＳＤクランプに相当するクランプと保護抵抗の２つの構成を基づいて、「入力ＭＯＳＦＥＴＱ１２とＱ１３の静電気破壊耐圧の向上を実現する」ことが記載されている。
　また、引用文献４（審決注：当審決の「引用文献１」）に記載された発明（当審決の「引用発明」）については、上記３．４（１）に記載したように、「ゲートが信号線１３に共に接続されたＰＭＯＳトランジスタ１２＿１とＮＭＯＳトランジスタ１２＿２にも、それぞれダイオード接続されたＰＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１５が接続することでＥＳＤクランプ機能を備えさせ、信号線１３の電圧が上昇したとしても該ＥＳＤクランプの機能により信号線１３の電圧をクランプさせることになる」、即ち、ＥＳＤ電流が入力される側は引用文献３（審決注：当審決の「引用文献２」）と同様の２つの入力ＭＯＳＦＥＴに電圧クランプを備えた構成であることから、引用文献３と同様に信号線１３においても急峻な電圧変動に対処する必要性があるものと認められるので、当業者であれば、信号線１３の途中に保護抵抗を設けることは容易に推考できるものであるところ、信号線１３の途中に保護抵抗を設けた場合には、上記３．４（１）に記載したように、「保護抵抗では電流１及び電流２による電圧降下が生じることは自明であるから、保護抵抗を設けたことによって、信号線１３の電圧上昇が低減され、ＰＭＯＳトランジスタ１２＿１及びＮＭＯＳトランジスタ１２＿２の破壊の防止がさらに図られるものになる」と認められる。
　よって、上記審判請求人の主張を採用することはできない。
　そして、本件補正発明の作用効果も、引用発明、引用文献２に記載された事項から当業者が予測できる範囲のものである。　
　
　　
３．５　むすび 
　よって、本件補正発明は、引用発明及び引用文献２に記載された事項から当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであるから、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
　
第３　補正却下の決定を踏まえた検討
　
１　本願発明
　平成２６年３月２６日付けの手続補正は、上記のとおり却下されたので、本願に係る発明は、平成２５年８月１４日付け手続補正書の特許請求の範囲の請求項１乃至２０に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明(以下「本願発明」という。）は、上記「第２」「１」の「(補正後)」の「【請求項１】」に記載したとおりのものである。
　
　
２　引用文献
　これに対して、原査定の拒絶の理由に引用された引用文献１乃至引用文献２の記載事項及び引用発明は、上記「第２」「３」「３．２」に記載したとおりである。
　
　　
３　対比・判断
　本願発明は、上記「第２」「２」で検討した本件補正発明における限定を省いたものである。
　そうすると、本願発明の構成要素を全て含み、さらに特定の点に限定を施したものに相当する本件補正発明が、上記「第２」「３」「３．４」に記載したとおり、引用発明、引用文献２に記載された事項に基いて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明、引用文献２に記載された事項に基いて、当業者が容易に発明をすることができたものである。　　　　
　
　
４　むすび
　以上のとおり、本願発明は、当業者が引用発明、引用文献２に記載された事項に基いて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　したがって、本件は、他の請求項について検討するまでもなく、拒絶されるべきものである。 
　よって、結論のとおり審決する。