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　特願２００７−２１３８２７「インターフェース装置及びその制御方法」拒絶査定不服審判事件〔平成２１年　３月　５日出願公開、特開２００９−　４８４０９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１９年８月２０日の出願であって、平成２５年３月１９日付けで拒絶査定がなされたものである。これを不服として平成２５年６月２６日に本件審判請求がなされると同時に同日付で手続補正がなされ、その後、当審により平成２６年７月７日付けで拒絶理由が通知され、平成２６年９月８日に意見書が提出されるとともに手続補正がなされた。
　
２．本願発明
　本願の請求項１−５に係る発明は、平成２６年９月８日付けの手続補正により補正された特許請求の範囲の請求項１−５の記載により特定されるものであるところ、その請求項５に係る発明（以下、「本願発明」という）は、次のとおりのものである。
　
「外部から電力の供給を受ける第１外部装置及び第２外部装置にそれぞれアクセスする第１入出力部と第２入出力部とを備えたインターフェース装置の制御方法であって、
　前記第１外部装置及び前記第２外部装置のそれぞれに対して電力供給がなされているか否かの情報を、前記第１入出力部及び前記第２入出力部とは異なる第３入出力部から取得し、
　前記取得した情報に基づき前記第１入出力部及び前記第２入出力部のそれぞれについて、電力供給がなされている外部装置に対応する入出力部は当該入出力部を介したコマンドまたはデータに対応する信号の送出が許可され、電力供給がなされていない外部装置に対応する入出力部は当該入出力部を介した前記信号の送出が禁止されるよう設定し、前記設定に従って電力供給がなされている外部装置に対応する入出力部を介して前記信号の送出を行うことを特徴とするインターフェース装置の制御方法。」
　
３．刊行物に記載された発明
（１）刊行物１の記載事項
　当審により通知した拒絶の理由で引用された本願の出願前に頒布された刊行物である特開昭６２−１３０４１６号公報（以下、「刊行物１」という）には、図面とともに次の事項が記載されている。
　
「【発明の詳細な説明】 
（産業上の利用分野） 
　本発明は、ポータブルパーソナルコンピュータ（以下、ポータブルＰＣという）等のコンピュータ内に設けられる周辺装置への出力回路に関するものである。 
（従来の技術） 
　従来、中央処理装置（以下、ＣＰＵという）、記憶装置（以下、メモリという）、及び入出力回路等を収納し、それらを相補型ＭＯＳトランジスタ集積回路（以下、ＣＭＯＳＩＣという）等の低消費電力素子で構成した携帯に便利なポータブルＰＣが種々開発されている。 
　この種のポータブルＰＣは、電池駆動にて動作し、それに接続されるＣＲＴ　（陰極線管）、補助記憶装置、プリンタ、入出力回路の拡張ユニット等の周辺装置との間で、情報の送受を行い、種々の処理を行う。 
　この際、ポータブルＰＣ内に設けられた入出力回路（以下、Ｉ／Ｏポートという）のうち、出力回路はポータブルＰＣの情報を出力信号として周辺装置等へ与え、また入力回路は周辺装置等からの情報を入力してＣＰＵに与える。 
　ここで、周辺装置はＣＭＯＳＩＣ等の低消費電力素子で構成され、その入力側には、信号終端用のプルアップ抵抗またはプルダウン抵抗や、過電圧から入力を保護するだめのダイオード（これは通常ＣＭＯＳＩＣに内装されている）等が、電源と信号線との間に設けられている。 
（発明が解決しようとする問題点） 
　しかしながら、上記構成の装置では、次のような問題点があった。 
　周辺装置の電源がオフ状態の時に、ポータブルＰＣ内の出力回路からその周辺装置内の過電圧保護用ダイオードを通して無用の電流が流出したり、あるいは周辺装置内の入力側のＣＭＯＳＩＣにラッチアップ現象が生じたりして無駄な電力消費があった。また、周辺装置内のプルアップ抵抗またはプルダウン抵抗を負荷として信号の授受に関係なく電力が消費されるという問題点もあった。 
　本発明は、前記従来技術が持っていた問題点として、周辺装置の停止状態時における無駄な電力消費の点について解決した周辺装置への出力回路を提供するものである。 
（問題点を解決するための手段） 
　本発明は、前記問題点を解決するために、コンピュータ内に設けられ、そのコンピュータの情報を出力信号として周辺装置へ転送する周辺装置への出力回路において、前記周辺装置の可動状態を判別してそれに応じた切換信号を出力する制御回路と、前記切換信号に基づき前記周辺装置への出力信号を入、切するスイッチ回路とを設けたものである。　
（作　用） 
　本発明によれば、以上のように周辺装置への出力回路を構成したので、制御回路は周辺装置の可動状態を判別し、その出力切換信号によりスイッチ回路を入、切し、周辺装置が可動状態時にのみそのスイッチ回路から出力信号を送出させるように働く。これによって周辺装置の停止時におけるそれへの出力信号の送出を禁止し、無駄な電力消費の防止が行える。したがって、前記問題点を除去できるのである。 
（実施例） 
　第１図は本発明の実施例に係る出力回路を搭載したポータブルＰＣの構成ブロック図である。ボータプルＰＣ１は、ＣＯＵ２、メモリ３、Ｉ／Ｏポート４、５、６、電源７、キーボード８、及び表示器９を備えている。ＣＭＯＳＩＣ等の低消費電力素子等でそれぞれ構成されるＣＰＵ２、メモリ３及びＩ／Ｏポート４〜６と、電源７とは、バス１０で相互に接続されると共に、Ｉ／Ｏポート４とキーボード８及び表示器９とが接続線１１、１２でそれぞれ接続されている。 
　ここで、ＣＰＵ２は、制御部、演算部及びレジスタ部等で構成され、メモリ３に格納されたプログラムに従って順次制御および演算を行なう装置である。メモリ３は、読出し専用メモリ（以下、ＲＯＭという）、及び読出し書込みメモリ（以下、ＲＡＭという）等を備えた記憶装置である。そのうち、ＲＯＭには、ポータプブルＰＣ全体の動作を監視、制御するモニタプログラム、およびＣＰＵ２に直接理解できない言語で書かれたプログラムを直接理解できる機械語に変換する変換プログラム等が格納され、さらにＲＡＭには、用途に応じて変更しうるデータおよびプログラムが記憶される。 
　Ｉ／Ｏポート４〜６は、周辺装置等とのインタフェースを図る回路である。また、電源７は電池、あるいはＡＣアダプタ等を介して直流電流を供給する直流電源であり、必要な電圧をＣＰＵ２、メモリ３及びＩ／Ｏポート４〜６等に印加する。 
　Ｉ／Ｏポート４に接続されるキーボード８及び表示器９のうち、キーボード８はＪＩＣ（日本工業規格）で定められたキーボード、ファンクションキー、及び制御キー等を具え、ユーザプログラム等を入力する装置である。 
　このキーボード８は、ポータプルＰＣ自体に装着されているか、あるいは着脱自在の構造になっている。表示器９は、低消費電力型の液晶表示器、ＥＬディスプレイ等で構成され、プログラムやその演算結果を、文字やグラフ等で表示する。 
　また、ＣＰＵ２、メモリ３及びＩ／Ｏポート４〜６を接続するバス１０は、アドレスバス、データバス、制御バス、及び電源線で構成されている。そのうち、アドレスバスは、ＣＰＵ２からメモリ３及びＩ／Ｏポート４〜６へアドレスを伝送する信号線、データバスは、ＣＰＵ２とメモリ３、Ｉ／Ｏポート４〜６との間のデータの転送を行う信号線である。さらに、制御バスは、ＣＰＵ２の指令信号や、メモリ３及びＩ／Ｏポート４〜６等の状態信号を転送するための信号線、電源線は、電源７の出力をＣＰＵ２、メモリ３及びＩ／Ｏポート４〜６等に供給するためのものである。 
　以上のように構成されるポータブルＰＣ１には、Ｉ／Ｏポート５，６を介して外部装置２０、補助記憶装置（ＦＤＤ）２１、及びプリンタ２２等の周辺装置が接続される。これらの周辺装置は、ＣＰＵ２と別電源で作動する。 
　ここで、外部装置２０は、バブルメモリや、ＲＯＭ、ＲＡＭ及び補助記憶装置等のメモリ、あるいはＣＲＴやプリンタ等で構成され、それらがデータバス、アドレスバス及び制御バスからなるシステムバス２３によってＩ／Ｏポート５に接続される。 
　補助記憶装置２１は、マイクロカセットテープ装置、カセットテープ装置、３．５インチ、５インチあるいは８インチのフロッピーディスク装置等で構成され、それらが接続線２４によってＩ／Ｏポート６に接続される。また、このＩ／Ｏポート６に接続線２５により接続されるプリンタ２２は、データ及びプログラム等を記録、表示するもので、放電プリンタ、感熱プリンタ等で構成される。これらの補助記憶装置２１やプリンタ２２は、ポータブルＰＣ１に内蔵されることもある。 
　以上のようなポータブルＰＣシステムでは、ポータブルＰＣ１の電源７及び周辺装置の電源を投入すると、ＣＰＵ２が動作を開始する。ＣＰＵ２は、メモリ３内のＲＯＭに格納されたモニタプログラムを実行してポータブルＰＣ１を初期化する。これにより、キーボード８からの入力待ちとなる。キーボード８によりユーザプログラムが入力されると、ＣＰＵ２はメモリ３内の変換プログラムを作動させ、入力されたユーザプログラムを実行して周辺装置を駆動させる。 
　本実施例の特徴は、このようなポータブルＰＣ１におけるＩ／Ｏポート５中の出力回路に改良を加え、その出力回路の省電力化を計ったことである。以下、その構成を第２図および第３図を参照しつつ説明する。 
　第２図は第１図中の外部装置２０を、メモリ増設用の拡張ユニットで構成したブロック図である。以下、便宜上、拡張ユニットを符号２０で表わす。 
　拡張ユニット２０は、抵抗及び電源等を有しＩ／Ｏポート５とのインタフェースを図るＩ／Ｏポート２０ａと、Ｉ／Ｏ増設用ボード及びメモリボードを取付けるための拡張スロットとで構成され、外部アドレスバス２３−１、外部データバス２３−２、ＣＰＵ２の指令信号用外部制御バス２３−３、及びＩ／Ｏポート２０ａの状態信号用制御バス２３−４からなるシステムバス２３を介して、Ｉ／Ｏポート５と接続されている。 
　Ｉ／Ｏポート５は、バス１０に接続され入、出力信号を入、切する複数個のスイッチ回路、例えば出力バッファ３０、３１、３２及び入力バッファ３３を有すると共に、それらの出力バッファ３０〜３２及び入力バッファ３３の導電状態を入、切制御する制御回路３４を備えている。 
　ここで、バス１０は、アドレスバス１０−１、データバス１０−２、ＣＰＵ指令信号１０−３ａ、Ｉ／Ｏ状態信号１０−３ｂ及びデータ入出力制御用信号１０−３ｃ、１０−３ｄを伝送する制御バス１０−３で構成されている。 
　出力バッファ３０は、３ステート型のバッファで、その入力端がアドレスバス１０−１に、その出力端が外部アドレスバス２３−１にそれぞれ接続され、それらのバス１０−１，２３−１を介してＣＰＵ２のアドレス信号をＩ／Ｏポート２０ａへ転送する。出力バッファ３１は、３ステート型の双方向性バッファで、その一方の入出力端がデータバス１０−２に、その他方の入出力端が外部データバス２３−２にそれぞれ接続され、それらのバス１０−２、２３−２を介してＣＰＵ２とＩ／Ｏポート２０ａとの間のデータ信号の転送を行う。 
　出力バッファ３２は、３ステート型のバッファで、その入力端が制御バス１０−３に、その出力端が外部制御バス２３−３にそれぞれ接続され、それらのバス１０−３、２３−３を介してＣＰＵ指令信号１０−３ａをＩ／Ｏポート２０ａに転送する。また、入カバッファ３３は、３ステート型のバッファで、その入力端は制御バス２３−４に、その出力端は制御バス１０−３にそれぞれ接続され、それらのバス２３−４、１０−３を介してＩ／Ｏポート２０ａの状態信号１０−３ｂをＣＰＵ２に転送する。 
　制御回路３４は、制御バス１０−３から与えられるデータ入出力制御用信号１０−３ｄと、Ｉ／Ｏポート２０ａから与えられる検出信号３５とを入力し、その検出信号３５に基づき拡張ユニット２０の可動状態を判別してそれに応じた切換信号３６、３７を出力する。すなわち、検出信号３５は、Ｉ／Ｏポート５および２０ａ間を接続するためのコネクタ（図示せず）が接続されているか、または拡張ユニット２０の電源が投入されているかを検出するための信号である。 
　制御回路３４から出力される一方の切換信号３６は出力バッファ３０、３２及び入力バッファ３３の各制御入力端に入力され、さらにその他方の切換信号３７は出力バッファ３１の制御入力端に入力される。 
　切換信号３６、３７がＨレベルの場合、各バッファ３０〜３３は入力がＨレベルならばＨレベルの出力を、入力がＬレベルならばＬレベルの出力をそれぞれ送出するが、切換信号３６、３７がＬレベルの場合、各バッファ３０〜３３はその出力端が開放状態を示すハイインピーダンスとなる。
　第３図は制御回路３４の一構成例を示す回路図である。 
　Ｉ／Ｏポート２０ａ内の電源ＶＣＣは、抵抗４０を介して検出信号３５として制御回路３４に入力される。制御回路３４は、終端用の抵抗４１、入力バッファ４２、及び２入力ｌ出力の論理積回路（以下、ＡＮＤという）４３を備え、検出信号３５が入力バッファ４２を介してＡＮＤ４３の一方の入力端へ入力される。ＡＮＤ４３の他方の入力端にはデータ入出力制御用信号１０−３ｄが入力されており、これらの２入力の論理積がそのＡＮＤ４３でとられて一方の切換信号３７として出力される。また、入力バッファ４２の出力は他方の切換信号３６として出力される。 
　次に、以上のように構成される拡張ユニット２０及びＩ／Ｏポート５の動作について説明する。 
　先ず、拡張ユニット２０の電源ＶＣＣが遮断されているか、または図示しないコネクタが接続されていない場合、制御回路３４内の入力バッファ４２が抵抗４１で終端されているため、検出信号３５はＬレベルになる。また、拡張ユニット２０の電源ＶＣＣが投入され、かつ前記コネクタが接続されている場合、検出信号３５はＨレベルになる。検出信号３５はそのまま切換信号３６として入力バッファ４２から出力される。 
（１）切換信号３６がＨレベルの場合 
　ＣＰＵ２から送出されたアドレス信号は、アドレスバス１０−１、出力バッファ３０及び外部アドレスバス２３−１を介して、さらにＣＰＵ指令信号１０−３ａが制御バス１０−３、出力バッファ３２及び外部制御バス２３−３を介して、それぞれ拡張ユニット２０のＩ／Ｏポート２０ａへ入力される。さらに、Ｉ／Ｏポート２０ａの状態信号が制御バス２３−４及び入力バッファ３３を介してＩ／Ｏ状態信号１０−３ｂとしてＩ／Ｏポート５内に入力され、そのＩ／Ｏ状態信号１０−３ｂが制御バス１０−３を介してＣＰＵ２へ入力される。 
　切換信号３６がＨレベルで、かつ制御バス１０−３上のデータ入出力制御用信号１０−３ｄがＨレベルの場合、制御回路３４内のＡＮＤ４３から出力される切換信号３７はＨレベルとなる。すると、出力バッファ３１は導通状態となり、制御バスｌ０−３上のデータ入出力制御用信号１０−３ｃにより入力方向が決定される。すなわち、信号１０−３ｃがＨレベルの時には、データバス１０−２から外部データバス２３−２方向へデータ信号が出力され、反対に切換信号１０−３ｃがＬレベルの時には逆方向にデータ信号が出力される。 
（２）切換信号３６がＬレベルの場合 
　出力バッファ３０、３２及び入力バッファ３３の各出力端がハイインピーダンスになると共に、他方の切換信号３７もＬレベルとなって出力バッファ３１の入出力端がハイインピーダンスとなる。これにより、Ｉ／Ｏポート２０ａはボータブルＰＣ１側のＩ／Ｏポート５から切り離される。そのため、Ｉ／Ｏポート５から拡張ユニット２０側へ無用な電流が流れず、無駄な電力消費をなくすことができる。 
　なお、上記実施例では、ホータブルＰＣ１と別電源で動作する外部装置として、拡張ユニット２０を例に挙げたが、これ以外の構成の外部装置にも本発明を適用できるばかりか、他の周辺装置である補助記憶装置２１やプリンタ２２等を接続するＩ／Ｏポート６等にも、本発明を適用できる。また、本発明を適用するＩ／Ｏポート５等の構成、さらにはその中に設けられる制御回路３４の構成は、図示以外にも種々の変形が可能である。
（発明の効果） 
　以上詳細に説明したように、本発明によれば、周辺装置が停止状態の時にスイッチ回路を切状態にしてその周辺装置を切り離すようにしたので、無用の電力消費を簡易的確になくすことができる。しかも、この出力回路は汎用性があるため、ポータブルＰＣ以外のコンピュータや、さらに他の制御装置の入力装置にも適用可能である。」
　
（２）刊行物１発明
　以上の記載から、刊行物１には、次の発明（以下、「刊行物１発明」という）が記載されていると認められる。
　
［刊行物１発明］
「ポータブルＰＣ１と別電源で動作する拡張ユニット２０に接続する出力バッファ３０、３１、３２及び入力バッファ３３の入出力端を備えたポータブルＰＣ１のＩ／Ｏポート５の制御方法であって、
　前記拡張ユニット２０に電源が投入されているか否かを検出するための検出信号３５をＩ／Ｏポート５の制御回路３４に入力し、
　前記拡張ユニット２０に電源が投入されている場合、前記制御回路３４に入力される前記検出信号３５はＨレベルになり、制御回路３４から出力される切換信号３６、３７はＨレベルになって、各バッファ３０、３１、３２、３３は、データ信号、ＣＰＵ指令信号を含む入力がＨレベルならばＨレベルの出力を、入力がＬレベルならばＬレベルの出力をそれぞれ送出するが、前記拡張ユニット２０の電源が遮断されている場合、前記制御回路３４に入力される前記検出信号３５はＬレベルになり、切換信号３６、３７がＬレベルとなって、各バッファ３０、３１、３２、３３はその出力端が開放状態を示すハイインピーダンスとなり、
　補助記憶装置２１を接続するＩ／Ｏポート６にも、同じ制御方法を適用した、
　Ｉ／Ｏポート５及びＩ／Ｏポート６の制御方法。」 
　
４．対比・判断
（１）本願発明の「外部から電力の供給を受ける第１外部装置及び第２外部装置にそれぞれアクセスする第１入出力部と第２入出力部とを備えたインターフェース装置の制御方法」について
　
　刊行物１発明の拡張ユニット２０は、ポータブルＰＣ１と別電源で動作し、ポータブルＰＣ１のＩ／Ｏポート５に接続する装置であるから、「外部から電力の供給を受ける第１外部装置」といえるものである。
　また、「補助記憶装置２１を接続するＩ／Ｏポート６にも、同じ制御方法を適用した」場合には、補助記憶装置２１は、同様に、「外部から電力の供給を受ける第２外部装置」といえるものである。
　刊行物１発明の「Ｉ／Ｏポート５」及び「Ｉ／Ｏポート６」は、何れも「インターフェース装置」といえるものであり、「Ｉ／Ｏポート５」は、「拡張ユニット２０」に接続する「出力バッファ３０、３１、３２及び入力バッファ３３」の入出力端（本願発明の「第１外部装置」にアクセスする「第１入出力部」に相当）を備え、「Ｉ／Ｏポート６」は、「補助記憶装置２１」に接続する「出力バッファ３０、３１、３２及び入力バッファ３３」の入出力端（本願発明の「第２外部装置」にアクセスする「第２入出力部」に相当）を備えている。
　したがって、刊行物１発明の制御方法は、「外部から電力の供給を受ける第１外部装置及び第２外部装置にそれぞれアクセスする第１入出力部と第２入出力部とを備えたインターフェース装置の制御方法」といえるものであり、この点で本願発明と一致する。
　
（２）本願発明の「前記第１外部装置及び前記第２外部装置のそれぞれに対して電力供給がなされているか否かの情報を、前記第１入出力部及び前記第２入出力部とは異なる第３入出力部から取得し」について
　
　刊行物１発明は、「前記拡張ユニット２０に電源が投入されているか否かを検出するための検出信号３５をＩ／Ｏポート５の制御回路３４に入力」し、また、「補助記憶装置２１を接続するＩ／Ｏポート６にも、同じ制御方法を適用した」場合には、「前記補助記憶装置２１に電源が投入されているか否かを検出するための検出信号３５をＩ／Ｏポート６の制御回路３４に入力」するといえる。
　これらの入力（拡張ユニット２０からの検出信号３５をＩ／Ｏポート５の制御回路３４に入力、及び、補助記憶装置２１からの検出信号３５をＩ／Ｏポート６の制御回路３４に入力）をするためのＩ／Ｏポート５の部分、及び、Ｉ／Ｏポート６の部分は、Ｉ／Ｏポート５とＩ／Ｏポート６のバッファ３０、３１、３２、３３の入出力端（本願発明の「前記第１入出力部及び前記第２入出力部」に相当）とは異なる部分であって、「第３入出力部」といい得るものである。
　したがって、刊行物１発明の制御方法は、「前記第１外部装置及び前記第２外部装置のそれぞれに対して電力供給がなされているか否かの情報を、前記第１入出力部及び前記第２入出力部とは異なる第３入出力部から取得」するといえるものであり、この点で本願発明と一致する。
　
（３）本願発明の「前記取得した情報に基づき前記第１入出力部及び前記第２入出力部のそれぞれについて、電力供給がなされている外部装置に対応する入出力部は当該入出力部を介したコマンドまたはデータに対応する信号の送出が許可され、電力供給がなされていない外部装置に対応する入出力部は当該入出力部を介した前記信号の送出が禁止されるよう設定し」について
　
　刊行物１発明では、「前記拡張ユニット２０に電源が投入されている場合、前記制御回路３４に入力される前記検出信号３５はＨレベルになり、制御回路３４から出力される切換信号３６、３７はＨレベルになって、各バッファ３０、３１、３２、３３は、データ信号、ＣＰＵ指令信号を含む入力がＨレベルならばＨレベルの出力を、入力がＬレベルならばＬレベルの出力をそれぞれ送出する」。
　すなわち、刊行物１発明は、前記検出信号３５（本願発明の「前記取得した信号」に相当）に基づき、各バッファ３０、３１、３２、３３の入出力端（本願発明の「前記第１入出力部」に相当）について、拡張ユニット２０に電源が投入されている場合の入出力端（本願発明の「電力供給がなされている外部装置に対応する入出力部」に相当）はデータ信号、ＣＰＵ指令信号を含む入力がＨレベルならばＨレベルの出力を、入力がＬレベルならばＬレベルの出力をそれぞれ送出（本願発明の「当該入出力部を介したコマンドまたはデータに対応する信号の送出が許可」に相当）され、前記拡張ユニット２０の電源が遮断されている場合の入出力端（本願発明の「電力供給がなされていない外部装置に対応する入出力部」に相当）は各バッファ３０、３１、３２、３３はその出力端が開放状態を示すハイインピーダンスとなる（本願発明の「当該入出力部を介した前記信号の送出が禁止される」に相当）ようにする（設定する）ものであり、また、「補助記憶装置２１を接続するＩ／Ｏポート６にも、同じ制御方法を適用した」場合には、Ｉ／Ｏポート６の各バッファ３０、３１、３２、３３の入出力端についてもＩ／Ｏポート５と同じようにするといえるから、結局、刊行物１発明は、「前記取得した情報に基づき前記第１入出力部及び前記第２入出力部のそれぞれについて、電力供給がなされている外部装置に対応する入出力部は当該入出力部を介したコマンドまたはデータに対応する信号の送出が許可され、電力供給がなされていない外部装置に対応する入出力部は当該入出力部を介した前記信号の送出が禁止されるよう設定」するといえ、この点で本願発明と一致する。
　
（４）本願発明の「前記設定に従って電力供給がなされている外部装置に対応する入出力部を介して前記信号の送出を行うことを特徴とするインターフェース装置の制御方法」について
　
　刊行物１発明の制御方法は、上記（３）で述べたように、「電力供給がなされている外部装置に対応する入出力部は当該入出力部を介したコマンドまたはデータに対応する信号の送出が許可され」る「設定」に従って、信号の送出を行うのであるから、「前記設定に従って電力供給がなされている外部装置に対応する入出力部を介して前記信号の送出を行う」といえ、「前記設定に従って電力供給がなされている外部装置に対応する入出力部を介して前記信号の送出を行うことを特徴とするインターフェース装置の制御方法」である点で本願発明と一致する。
　
（５）まとめ
　上記（１）−（４）のとおり、刊行物１発明は、本願発明の全ての発明特定事項に相当する構成を備えている。
　したがって、本願発明（請求項５に係る発明）は、刊行物１に記載された発明である。
　
５．むすび
　以上のとおりであるから、本願の請求項５に係る発明は、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　したがって、本願は、その余の請求項について論及するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。