(57)【要約】      （修正有）【課題】簡単にテストモード設定信号／解除信号を生成できるようにする。【解決手段】内部回路動作に直接関係のない出力バッファ専用の電源を一時的にオフすることをトリガとしてテストモード設定信号／解除信号を生成するラッチで構成されたテストモード生成回路を設ける。故に、特別な電源配線パターンは不要であり、簡単にテストモード設定／解除が可能となる。又。複数のテストモード設定も可能としている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の電源で動作する入力バッファと、第２の電源で動作し該入力バッファからの信号を受け付けて論理処理を実行するコアロジック部と、第３の電源で動作し該コアロジック部からの信号を受けて出力する出力バッファとを具備する半導体集積回路において、
前記第１又は前記第２の電源が供給され、前記第３の電源が一時的にオフになることをトリガとしてテストモード設定信号とテストモード解除信号を交互に出力するテストモード生成回路を設けたことを特徴とする半導体集積回路。
【請求項２】
第１の電源で動作する入力バッファと、第２の電源で動作し該入力バッファからの信号を受け付けて論理処理を実行するコアロジック部と、第３の電源で動作し該コアロジック部からの信号を受けて出力する出力バッファとを具備する半導体集積回路において、
前記第１又は前記第２の電源が供給され、前記第３の電源が一時的にオフになることをトリガとして、該トリガ回数の内の１つでテストモード解除信号を出力し、残りの回数で複数の異なったテストモード設定信号を出力するテストモード生成回路を設けたことを特徴とする半導体集積回路。
【請求項３】
請求項１又は２に記載の半導体集積回路において、
前記テストモード生成回路はラッチ回路で構成されていることを特徴とする半導体集積回路。
【請求項４】
請求項１、２又は３に記載の半導体集積回路において、
前記テストモード生成回路はリセット信号を受けることにより前記テストモード解除信号を出力することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テスト用の専用のパッドを設けることなくテストモードを設定できるようにした半導体集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路のファンクションテストやＤＣテストでは、それらのテスト用の専用パッドを設けて、外部からテストモード設定信号を入力させることにより、テストモード設定を行うようにしている。しかし、近年、信号ピンの増加に伴い、テスト専用の信号ピンを設けることが困難になってきている。
【０００３】
そこで、１つのパッドを通常動作用とテスト用に切り替えて使うよう回路に工夫を加えることが行われている。例えば、特許文献１では通常の入力端子に印加された電圧が電源電圧より高電圧のときテストモードに設定されることが記載され、特許文献２では電源ピンを利用してＤＣテストを行うことが記載されている。また、ある特殊なテストパターンを与えてテストモードに切り替える工夫を行ったものもある。
【特許文献１】特開昭６１−２９２７５５号公報
【特許文献２】特開平０２−２０１９３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、信号パッドを共用する手法では特別な高電圧が必要であったり特別な電源配線パターンが必要であって、半導体集積回路の種類によってはテストが出来ない場合あり、また、特殊なテストパターンを与えてテストモードに切り替える手法は複雑な上にテスト時間の増加につながる問題がある。
【０００５】
本発明の目的は、内部電源を使用してテストモード設定信号／解除信号を生成できるようにして、上記した問題を解決した半導体集積回路を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、第１の発明は、第１の電源で動作する入力バッファと、第２の電源で動作し該入力バッファからの信号を受け付けて論理処理を実行するコアロジック部と、第３の電源で動作し該コアロジック部からの信号を受けて出力する出力バッファとを具備する半導体集積回路において、前記第１又は前記第２の電源が供給され、前記第３の電源が一時的にオフになることをトリガとしてテストモード設定信号とテストモード解除信号を交互に出力するテストモード生成回路を設けたことを特徴とする。
【０００７】
第２の発明は、第１の電源で動作する入力バッファと、第２の電源で動作し該入力バッファからの信号を受け付けて論理処理を実行するコアロジック部と、第３の電源で動作し該コアロジック部からの信号を受けて出力する出力バッファとを具備する半導体集積回路において、前記第１又は前記第２の電源が供給され、前記第３の電源が一時的にオフになることをトリガとして、該トリガ回数の内の１つでテストモード解除信号を出力し、残りの回数で複数の異なったテストモード設定信号を出力するテストモード生成回路を設けたことを特徴とする。
【０００８】
ここで、前記テストモード生成回路はラッチ回路で構成されていることが望ましい。
【０００９】
また、前記テストモード生成回路はリセット信号を受けることにより前記テストモード解除信号を出力することが望ましい。
【発明の効果】
【００１０】
本発明によれば、回路動作に直接関係のない出力バッファの電源を一時的にオフすることをトリガとしてテストモード設定信号／解除信号を生成するので、特別なテストモード設定ピンを設ける必要がないばかりか、特別な高電圧が必要になることもなく、また特別な電源配線パターンが必要になることもなく、簡単にテストモード設定信号／解除信号を生成できる。テストモード設定信号は複数生成させることもでき、この場合は、複数のテストモードを実行できる。
【発明を実施するための最良の形態】
【００１１】
本発明では内部のテストモード生成回路でテストモード設定信号／解除信号を発生させる。このテストモード生成回路は、テストに関係のない電源の一時的なオフをトリガとして用いる。当該電源の一時的なオフの繰り返しによりテストモード設定信号とテストモード解除信号を交互に生成したり、複数個の異なったテストモード設定信号と１個のテストモード解除信号を生成させる。
【実施例】
【００１２】
ＬＳＩチップ上の電源系統は、図１に示すように、複数の入力バッファ１１〜１ｎがＩＶＤＤ、コアロジック部２０がＣＶＤＤ、複数の出力バッファ３１〜３ｍがＯＶＤＤと、それぞれが別々となっている。この電源系統のうち、入力バッファ１１〜１ｎの電源ＩＶＤＤとコアロジック部２０の電源ＣＶＤＤは停止させることができないが、出力バッファ３１〜３ｍの電源ＯＶＤＤは一時的に停止して再度供給しても、その出力バッファ３１〜３ｍの出力信号は電源ＯＶＤＤの供給前に戻るだけである。
【００１３】
そこで、出力バッファ３１〜３ｍの電源ＯＶＤＤの一時的なオフにより、テストモードの設定／解除を行うようにする。図２はテストモード生成回路４０の例を示す回路図である。このテストモード生成回路４０は、１個のＦＦ回路を用いたラッチ回路からなり、コアロジック部２０に組み込まれるので、その電源はＣＶＤＤから供給される。リセット信号ＲＳＴも同じコアロジック部２０で使用するリセット信号を使用する。クロック端子には前記した出力バッファ３１〜３ｍの電源ＯＶＤＤを供給する。なお、このテストモード生成回路４０は、コアロジック部２０以外に設けて、電源ＩＶＤＤ，ＣＶＤＤが供給され、リセット信号がコアロジック部２０から供給されるようにしてもよい。
【００１４】
図３はこのテストモード生成回路４０を使用したときのテストモード設定／解除の説明のための波形図である。出力バッファ３１〜３ｍの電源ＯＶＤＤが立ち上がった後、リセット信号ＲＳＴを入力させると、テストモード設定信号ＴＭはロウレベルに確定され、テストモード解除状態（通常モード）となる。
【００１５】
この後、出力バッファ３１〜３ｍの電源ＯＶＤＤを一時的にオフにすると、テストモード生成回路４０から出力するテストモード設定信号ＴＭがハイレベルにラッチされ、コアロジック部２０がテストモードに設定される。これにより、入力バッファ１１〜１ｎからテスト信号を入力させてコアロジック部２０の所望のテストを実行することができる。このときは出力バッファ３１〜３ｍの電源ＯＶＤＤがオンしているので、テスト結果はその出力バッファ３１〜３ｍを経由して出力される。
【００１６】
再度、出力バッファ３１〜３ｍの電源ＯＶＤＤを一時的にオフにすると、こんどはテストモード生成回路４０から出力するテストモード設定信号ＴＭがロウレベルにラッチされ、テストモード解除状態となる。また、リセット信号ＲＳＴを入力させても、テストモード設定信号ＴＭがロウレベルとなり、テストモード解除状態となる。
【００１７】
なお、図２のテストモード生成回路４０ではテストモード設定信号ＴＭが１ビットであったが、図４に示すように、２個のＦＦ回路により構成したラッチ回路からなるようテストモード生成回路４１を構成すれば、２ビットのテストモード設定信号ＴＭ１，ＴＭ２を出力できる。このときは、リセット時のテストモード設定信号（ＴＭ１＝０，ＴＭ２＝０）をテストモード解除信号（通常モード）用としておけば、信号ＴＭ１とＴＭ２の残りの組合せにより、３種類のテストモードを設定することができる。
【図面の簡単な説明】
【００１８】
【図１】複数電源を使用する半導体集積回路のブロック図である。
【図２】テストモード生成回路の回路図である。
【図３】本発明のテストモード設定／解除の波形図である。
【図４】別の例のテストモード生成回路の回路図である。
【符号の説明】
【００１９】
１１〜１ｎ：入力バッファ
２０：コアロジック部
３１〜３ｍ：出力バッファ
４０，４１：テストモード生成回路
【図１】
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【図２】
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【図３】
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【図４】
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