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　特願２００８−　２６４１２「半導体装置」拒絶査定不服審判事件〔平成２１年　８月２０日出願公開、特開２００９−１８８１７８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２０年２月６日の出願であって、平成２５年９月５日付けで拒絶理由が通知され、同年１１月１１日に意見書及び手続補正書が提出されたが、同年１２月２７日付けで拒絶査定がなされた。
　それに対して、平成２６年３月２５日に拒絶査定不服審判が請求されるとともに手続補正書が提出された。
　
第２　平成２６年３月２５日に提出された手続補正書による補正についての却下の決定
［補正の却下の決定の結論］ 
　平成２６年３月２５日に提出された手続補正書による補正（以下「本件補正」という。）を却下する。 
　
［理由］ 
１　本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１〜６を、補正後の特許請求の範囲の請求項１〜５と補正するとともに明細書を補正するものであり、補正前後の請求項１は、それぞれ次のとおりである。
　
 （補正前）
「【請求項１】
　第１導電型の第１半導体層の主面に表面構造が設けられており、基板の厚さ方向に電流を流す主たる半導体素子と、
　前記主たる半導体素子の前記表面構造から離れて前記第１半導体層の前記主面に選択的に設けられた第２導電型の第２半導体領域と、
　前記第２半導体領域内に設けられた第１導電型の第３半導体領域と、
　前記第３半導体領域内に設けられた第２導電型の第４半導体領域と、
　前記第４半導体領域内に設けられた第１導電型の第５半導体領域と、
　前記主たる半導体素子の前記表面構造から離れて前記第１半導体層の前記主面において、前記第２半導体領域の外側に、当該第２半導体領域から離れて設けられた第２導電型の第６半導体領域と、
　を備え、前記第１半導体層の前記主面において、前記第３半導体領域と前記第４半導体領域との境界部を直接金属電極で短絡することにより、前記第３半導体領域と前記第４半導体領域が電気的に接続されており、かつ、前記主たる半導体素子の温度を検出するための温度検出用素子は、前記第４半導体領域をアノードおよびカソードのうちの一方とし、前記第５半導体領域をアノードおよびカソードのうちの他方とするダイオードであり、前記第２半導体領域と前記第６半導体領域とは、同じ深さであることを特徴とする半導体装置。
【請求項２】
　前記第２半導体領域は、前記主たる半導体素子の電極に対して絶縁されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
　前記第２半導体領域は、前記主たる半導体素子の接地電極に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
　前記第２半導体領域は、トレンチで囲まれていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
　前記第６半導体領域は、ダイバータのホール引き抜き領域を構成することを特徴とする請求項１に記載の半導体装置。
【請求項６】
　前記第６半導体領域は、ＭＯＳＦＥＴあるいはＩＧＢＴに取り囲まれていることを特徴とする請求項５に記載の半導体装置。」
　
 （補正後）
「【請求項１】
　第１導電型の第１半導体層の主面に表面構造が設けられており、基板の厚さ方向に電流を流す主たる半導体素子と、
　前記主たる半導体素子の前記表面構造から離れて前記第１半導体層の前記主面に選択的に設けられた第２導電型の第２半導体領域と、
　前記第２半導体領域内に設けられた第１導電型の第３半導体領域と、
　前記第３半導体領域内に設けられた第２導電型の第４半導体領域と、
　前記第４半導体領域内に設けられた第１導電型の第５半導体領域と、
　前記主たる半導体素子の前記表面構造から離れて前記第１半導体層の前記主面において、前記第２半導体領域の外側に、当該第２半導体領域から離れて設けられた第２導電型の第６半導体領域と、前記第６半導体領域の外側に、当該第６半導体領域から離れて設けられた第２導電型の第７半導体領域と、
　を備え、前記第１半導体層の前記主面において、前記第３半導体領域と前記第４半導体領域との境界部を直接金属電極で短絡することにより、前記第３半導体領域と前記第４半導体領域が電気的に接続されており、かつ、前記主たる半導体素子の温度を検出するための温度検出用素子は、前記第４半導体領域をアノードおよびカソードのうちの一方とし、前記第５半導体領域をアノードおよびカソードのうちの他方とするダイオードであり、前記第７半導体領域はＭＯＳＦＥＴあるいはＩＧＢＴのチャネル領域であり、前記第２半導体領域と前記第６半導体領域と前記第７半導体領域とは、同じ深さであることを特徴とする半導体装置。
【請求項２】
　前記第２半導体領域は、前記主たる半導体素子の電極に対して絶縁されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
　前記第２半導体領域は、前記主たる半導体素子の接地電極に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
　前記第２半導体領域は、トレンチで囲まれていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
　前記第６半導体領域は、ダイバータのホール引き抜き領域を構成することを特徴とする請求項１に記載の半導体装置。」
　
２　本件補正についての検討
（１）補正事項の整理
　本件補正を整理すると次のとおりである。
［補正事項１］
　補正前の請求項１に記載された「第２導電型の第６領域と」を、「第２導電型の第６半導体領域と、前記第６半導体領域の外側に、当該第６半導体領域から離れて設けられた第２導電型の第７半導体領域と」と、記載を付加して、補正後の請求項１とする。
　
［補正事項２］
　補正前の請求項１に記載された「ダイオードであり」を、「ダイオードであり、前記第７半導体領域はＭＯＳＦＥＴあるいはＩＧＢＴのチャネル領域であり」と、記載を付加して、補正後の請求項１とする。
　
［補正事項３］
　補正前の請求項１に記載された「前記第２半導体領域と前記第６半導体領域とは、同じ深さである」を、「前記第２半導体領域と前記第６半導体領域と前記第７半導体領域とは、同じ深さである」として、補正後の請求項１とする。
　
［補正事項４］
　補正前の請求項６を削除する。
　
［補正事項５］
　補正前の明細書の発明の詳細な説明の段落【００１２】を補正する。
　
（２）新規事項の追加の有無及び補正の目的の適否についての検討
　以下、補正事項１〜補正事項５について検討する。
　
ア　補正事項１〜補正事項３について
（ア）補正事項１〜補正事項３により補正された事項は、本願の願書に最初に添付された明細書（以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の段落【００２０】、【００３１】〜【００３２】及び図９、１０に記載されているから、補正事項１〜補正事項３は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項１〜補正事項３は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
（イ）補正事項１〜補正事項３は、補正前の請求項１に係る発明の発明特定事項である「第６半導体領域」について、「前記第６半導体領域の外側に、当該第６半導体領域から離れて設けられた第２導電型の第７半導体領域」を備えることを限定するとともに、当該「第７半導体領域」について、「前記第７半導体領域はＭＯＳＦＥＴあるいはＩＧＢＴのチャネル領域であり」、及び、「前記第２半導体領域と前記第６半導体領域と前記第７半導体領域とは、同じ深さである」と、さらに限定する補正である。
　したがって、補正前の請求項１に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。
　よって、補正事項１〜補正事項３は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第１７条の２第５項に規定する要件を満たしている。
　
イ　補正事項４について
　補正事項４は、特許法第１７条の２第５項第１号に掲げる請求項の削除を目的とするものに該当するから、特許法第１７条の２第５項に規定する要件を満たしている。
　また、補正事項４が、特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
ウ　補正事項５について
　補正事項５により補正された事項は、当初明細書等の段落【００２０】、【００３１】〜【００３２】及び図９、１０に記載されているから、補正事項５は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
　したがって、補正事項５は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　
エ　まとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第５項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）について、以下において検討する。 
　
（３）独立特許要件について 
ア　本件補正後の発明 
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は、上記「１　本件補正の内容」の「（補正後）」に記載したとおりである。 
 　　　 
イ　引用例の記載と引用発明 
（ア）引用例１：特開２００６−３２４４１２号公報
　原査定の拒絶の理由で引用された、本願の出願前に日本国内において頒布された刊行物である特開２００６−３２４４１２号公報（以下「引用例１」という。）には、「半導体装置」（発明の名称）に関して、図１〜９とともに以下の事項が記載されている（下線は当審で付加した。以下同じ。）。
　
ａ　「【技術分野】
　【０００１】
　この発明は、ＳＯＩ（Silicon On Insulator）基板にトレンチ分離を使用して集積回路（ＩＣ）が形成される半導体装置に関し、特に
トランジスタ素子の動作時温度を検出するＰＮ接合ダイオードが組み込まれる半導体装置に関にする
　
ｂ　「【００１８】
実施の形態１．
　図１は、この発明の実施の形態１による半導体装置の構成を示す断面図である。なお、
この実施の形態１および以降に示す各実施の形態では、発熱源となるトランジスタ素子として従来例と同様にＤＭＯＳトランジスタを示すが、これに限定されるものではない
【００１９】
　図１に示すように、この実施の形態１による半導体装置では、
トレンチ分離１５で囲まれたＳＯＩ層１３ｂの領域内に、
ＤＭＯＳトランジスタ２３と、このＤＭＯＳトランジスタ２３の動作時温度を検出するＰＮ接合ダイオード２２ａとがＰ型拡散層２０によって電気的に分離される形で形成されている
【００２０】
　この半導体装置は、次のようにして製造されたものである。すなわち、Ｐ−型の支持基板１１、ＢＯＸ層１２および
Ｎ−型のＳＯＩ層１３
選択的にＰ型拡散層２０を形成する
【００２１】
　次に、
Ｐ型拡散層２０の領域内に
Ｎ型拡散層２１
【００２２】
　次に、Ｎ−型のＳＯＩ層１３に、発熱源であるＤＭＯＳトランジスタ２３および温度検出用ＰＮ接合ダイオード２２ａを形成する領域であるＳＯＩ層１３ｂと、他素子の形成領域であるＳＯＩ層１０３ａ，１０３ｃとを電気的に分離して確保するために、トレンチ分離１５を形成し、また、ＳＯＩ層１３ｂの表面側にＤＭＯＳトランジスタ２３および温度検出用ＰＮ接合ダイオード２２ａを形成するために酸化膜層１４（ａ〜ｄ）を形成する。
【００２３】
　次に、
ＳＯＩ層１３ｂにＰ型拡散層１６を
形成する
Ｐ型拡散層１６は、ＤＭＯＳトランジスタ２３のバックゲート（ＢＧ）領域を構成する
【００２４】
　次に、Ｐ型拡散層１６およびＳＯＩ層１３ｂを酸化した後に、Ｎ型ドーパントによってドープされたポリシリコン層を形成することにより、ＤＭＯＳトランジスタ２３のゲート酸化膜２５およびＮ型ドープドポリシリコン層１７を形成する。
【００２５】
　次に、写真製版処理およびＮ型ドーパントのドープによって選択的にＤＭＯＳトランジスタ２３のソース（Ｓ）領域であるＮ＋型拡散層１８ａおよびドレイン（Ｄ）領域の一部となるＮ＋型拡散層１８ｂ、並びに温度検出用のＰＮ接合ダイオード２２ａのカソード（Ｋ）電極の引き出し領域であるＮ＋型拡散層１８ｃを形成する。
【００２６】
　最後に、写真製版処理およびＰ型ドーパントのドープによって選択的にＤＭＯＳトランジスタ２３のバックゲート（ＢＧ）電極の引き出し領域であるＰ＋型拡散層１９、並びに温度検出用ＰＮ接合ダイオード２２ａのアノード（Ａ）領域であるＰ＋型拡散層１９ｂを形成する。
【００２７】
　以上によって、
Ｎ＋型拡散層１８ａをソース（Ｓ）領域とし、Ｐ型拡散層１６をバックゲート（ＢＧ）領域とし、Ｎ−型のＳＯＩ層１３ｂおよびＮ＋型拡散層１８ｂをドレイン（Ｄ）領域とし、Ｎ型ドープドポリシリコン層１７をゲート電極（Ｇ）層とするＤＭＯＳトランジスタ２３
　
ｃ　「【００５８】
実施の形態７．
　図７は、この発明の実施の形態７による半導体装置の構成を示す断面図である。図７に示すように、この実施の形態７による半導体装置では、図１（実施の形態２）に示した構成において、
Ｎ型拡散層２１に代えて、Ｎ型拡散層４１とその内側のＰ型拡散層４２とが設けられている
Ｎ型拡散層４１
には、Ｎ＋型拡散層１８ｅが形成されている
【００５９】
　また、
Ｐ型拡散層４２の表面側には
Ｎ＋型拡散層１８ｄが設けられ
Ｐ＋型拡散層１９ｄが設けられている
アルミ配線４６ａによってＰ＋型拡散層１９ｄとＮ＋型拡散層１８ｅとは接続されている
Ｎ型拡散層４１とＰ型拡散層４２とは同電位に
【００６０】
　この構成では、
温度検出用ＰＮ接合ダイオード２２ａに代えた温度検出用ＰＮ接合ダイオード２２ｅは、Ｎ＋型拡散層１８ｄとＰ拡散層４２との間で形成され、Ｎ＋型拡散層１８ｄはカソード（Ｋ）領域となり、Ｐ＋型拡散層１９ｄはアノード（Ａ）電極の引き出し部を構成する
【００６１】
　この実施の形態７による半導体装置は、次のようにして得ることができる。すなわち、実施の形態１に示した手順で、Ｐ型拡散層２０までの形成を行う。次に、写真製版処理およびＮ型ドーパントのドープによってＰ型拡散層２０内にＮ型拡散層４１を形成し、さらに、写真製版処理およびＰ型ドーパントのドープによってＮ型拡散層４１内にＰ型拡散層４２を形成する。
【００６２】
　その後、酸化膜層１４（ａ〜ｅ）およびトレンチ分離１５の形成から、ＤＭＯＳトランジスタ２３のゲート酸化膜２５およびＮ型ドープドポリシリコン層１７までの形成を、実施の形態１に示した手順に従って実施する。
【００６３】
　次に、写真製版処理およびＮ型ドーパントのドープによって選択的にＤＭＯＳトランジスタ２３のソース（Ｓ）領域であるＮ＋型拡散層１８ａおよびドレイン（Ｄ）領域の一部であるＮ＋型拡散層１８ｂ、
温度検出用ＰＮ接合ダイオード２２ｅのカソード（Ｋ）領域であるＮ＋型拡散層１８ｄ
Ｎ型拡散層４１の引き出し部となるＮ＋型拡散層１８ｅ
【００６４】
　次に、写真製版処理およびP型ドーパントのドープによって選択的にＤＭＯＳトランジスタ２３のバックゲート（ＢＧ）電極の引き出し部であるＰ＋型拡散層１０ａおよび
温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）電極の引き出し部であるＰ＋型拡散層１９ｄ
【００６５】
　最後に、層間絶縁層４５を形成し、コンタクトホールをＰ＋型拡散層１９ｄとＮ＋型拡散層１８ｄの位置にそれぞれ開口し、
Ｐ型拡散層４２とＮ型拡散層４１との電気的な接続を行うアルミ配線４６ａを形成
【００６６】
　以上の構成によれば、ＤＭＯＳトランジスタ２３のドレイン（Ｄ）領域であるＳＯＩ層１３ｂと温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）領域であるＰ型拡散層４２との間に、寄生ＰＮＰトランジスタ３５と、寄生ＮＰＮトランジスタ３６とが内在する。
寄生ＰＮＰトランジスタ３５は、Ｐ型拡散層４２をエミッタ領域とし、Ｎ型拡散層４１をベース領域とし、Ｐ型拡散層２０をコレクタ領域
寄生ＮＰＮトランジスタ３６は、Ｎ型拡散層４１をエミッタ領域とし、Ｐ型拡散層２０をベース領域とし、ＳＯＩ層１３ｂをコレクタ領域
【００６７】
　しかし、
Ｐ型拡散層４２とＮ型拡散層４１を電気的に同電位にしているので、寄生ＰＮＰトランジスタ３５のエミッタ・ベース間の電位差がゼロになる。そのため、当該寄生ＰＮＰトランジスタ３５が動作し難くなる。
【００６８】
　そして、寄生ＮＰＮトランジスタ３６のベース領域であるＰ型拡散層２０の電位が上がり難くなることから、
当該寄生ＮＰＮトランジスタ３６が動作し難くなり
【００６９】
　このように、実施の形態７によれば、電気的に浮かせたＰ型拡散層２０内に、Ｎ型拡散層４１を形成し、温度検出用ＰＮ接合ダイオード２２ｅのアノード領域を構成するＰ型拡散層４２と同電位にするので、ＤＭＯＳトランジスタ２３のドレイン（Ｄ）領域であるＳＯＩ層１３ｂと温度検出用ＰＮ接合ダイオード２２ｅのアノード（Ａ）領域であるＰ型拡散層４２との間のリーク電流を実施の形態１の場合よりもさらに抑制することができる。したがって、温度検出用ＰＮ接合ダイオードの高感度化を図ることができる。」
　
ｄ　図７から、トレンチ分離１５で囲まれたＮ−型のＳＯＩ層１３ｂの領域内に形成されたＤＭＯＳトランジスタ２３が見てとれる。
　また、図７から、Ｎ−型のＳＯＩ層１３ｂの表面に、Ｎ＋型拡散層１８ａ、Ｐ型拡散層１６、Ｎ＋型拡散層１８ｂ、ゲート酸化膜２５およびＮ型ドープドポリシリコン層１７からなるＤＭＯＳトランジスタ２３の構造が見てとれる。
　また、図７から、ＤＭＯＳトランジスタ２３のこれらの構造から離れてＳＯＩ層１３ｂの表面に選択的に形成されたＰ型拡散層２０が見てとれる。
　さらに、図７から、Ｎ−型のＳＯＩ層１３ｂに、Ｐ型拡散層２０から離れて形成されたＰ型拡散層１６が見てとれるとともに、ＤＭＯＳトランジスタ２３のＰ型拡散層１６及びトレンチ分離１５は、Ｐ型拡散層２０の両側に線対称に記載されている。
　
（イ）引用発明
　上記（ア）の摘記事項ｂの段落【００１９】の記載並びに摘記事項ｄ及び図７から、引用例１に記載された「Ｐ型拡散層１６」は、「Ｐ型拡散層２０の『外側』」に設けられた領域であることは当業者には明らかである。
　上記（ア）の摘記事項ｃの段落【００５８】及び【００５９】の記載並びに図７から、引用例１では、Ｎ型拡散層４１とＰ型拡散層４２との境界部の表面であって、「Ｎ＋型拡散層１８ｅの一端側（図中左方）」及び「Ｐ＋拡散層１９ｄの他端（図中右方）」の間に、「酸化膜層１４ｅ」が形成されていることは当業者には明らかである。
　したがって、図７を参酌してまとめると、引用例１には、実施の形態７として、以下の発明（以下「引用発明」という。）が記載されている。
　
「トレンチ分離１５で囲まれたＮ−型のＳＯＩ層１３ｂの領域内に、ＤＭＯＳトランジスタ２３と、このＤＭＯＳトランジスタ２３の動作時温度を検出する温度検出用ＰＮ接合ダイオード２２ｅとがＰ型拡散層２０によって電気的に分離される形で形成されており、
　Ｎ−型のＳＯＩ層１３ｂの表面に、Ｎ＋型拡散層１８ａ、Ｐ型拡散層１６、Ｎ＋型拡散層１８ｂ、ゲート酸化膜２５およびＮ型ドープドポリシリコン層１７からなるＤＭＯＳトランジスタ２３の構造が形成され、ＤＭＯＳトランジスタ２３は、Ｎ＋型拡散層１８ａをソース（Ｓ）領域とし、Ｐ型拡散層１６をバックゲート（ＢＧ）領域とし、Ｎ−型のＳＯＩ層１３ｂおよびＮ＋型拡散層１８ｂをドレイン（Ｄ）領域とし、Ｎ型ドープドポリシリコン層１７をゲート電極（Ｇ）層とし、
　Ｐ型拡散層２０は、ＤＭＯＳトランジスタ２３のこれらの構造から離れてＳＯＩ層１３ｂの表面に選択的に形成されており、
　Ｐ型拡散層２０の領域内に、Ｎ型拡散層４１とその内側のＰ型拡散層４２とが設けられ、
　Ｎ型拡散層４１には、Ｎ＋型拡散層１８ｅが形成され、Ｐ型拡散層４２の表面側には、Ｎ＋型拡散層１８ｄとＰ＋型拡散層１９ｄが設けられ、
　Ｎ型拡散層４１とＰ型拡散層４２との境界部の表面であって、Ｎ＋型拡散層１８ｅの一端側（図中左方）及びＰ＋拡散層１９ｄの他端（図中右方）の間に、酸化膜層１４ｅが形成され、
　Ｎ−型のＳＯＩ層１３ｂには、Ｐ型拡散層２０の外側に、Ｐ型拡散層２０から離れて、Ｐ型拡散層１６が形成され、
　アルミ配線４６ａによってＰ＋型拡散層１９ｄとＮ＋型拡散層１８ｅとは接続されて、Ｐ型拡散層４２とＮ型拡散層４１との電気的な接続が行われており、
　かつ、温度検出用ＰＮ接合ダイオード２２ｅは、Ｎ＋型拡散層１８ｄとＰ型拡散層４２との間で形成され、Ｎ＋型拡散層１８ｄはカソード（Ｋ）領域となり、Ｎ＋型拡散層１８ｅはＮ型拡散層４１の引き出し部となり、Ｐ＋型拡散層１９ｄはアノード（Ａ）電極の引き出し部を構成する、半導体装置。」
　
（ウ）引用例２：特開２００６−３０２９７７号公報
　原査定の拒絶の理由で引用された、本願の出願前に日本国内において頒布された刊行物である特開２００６−３０２９７７号公報（以下「引用例２」という。）には、「パワー半導体デバイスの温度計測装置」（発明の名称）に関して、図１〜２０とともに以下の事項が記載されている。
　
ａ　「【技術分野】
【０００１】
　この発明は、パワー半導体デバイスの温度計測装置に関する。」
　
ｂ　「【００３９】
実施の形態１．
　図１は、本発明の実施の形態１にかかる温度計測装置の概略構成を示す等価回路図である。図１に示すように、温度センサ１１は、パワー半導体デバイスのチップ１２に設けられている。温度センサ１１の制御と出力信号の処理を行う検出回路１３は、集積回路のチップ１４に設けられている。温度センサ１１は、近接して配置された一対のダイオード１５，１６で構成されている。これらのダイオード１５，１６のアノードは、例えば１Ω以上のインピーダンスで検出回路１３の第１の定電流源１３１に共通に接続されている。この第１の定電流源１３１は、ダイオード１５，１６のアノード側に電流Ｉ１を流す。
…（略）…
【００４９】
　次に、パワー半導体デバイスのチップ１２におけるデバイス構造について、パワー半導体デバイスがＩＧＢＴである場合を例にして説明する。
図２は、パワー半導体デバイスのチップ（以下、ＩＧＢＴチップとする）１２の一例を示す平面レイアウト図
ＩＧＢＴチップ１２の周縁に沿って耐圧構造部２１が設けられている。耐圧構造部２１に沿ってその内側には、ゲートランナー２２が設けられている
ＩＧＢＴチップ１２の中央には、一対の温度検出用ダイオード１５，１６が形成された領域（以下、ダイオード領域とする）２３が配置されている
【００５０】
　ＩＧＢＴチップ１２の一辺に沿ってゲートランナー２２の内側には、ゲートパッド２４、第１のカソードパッド２５、第２のカソードパッド２６およびアノードパッド２７が配置されている。上述したように、一対の温度検出用ダイオード１５，１６のアノードが検出回路１３に共通に接続されていることによって、アノードパッド２７が１個で済むので、アノードパッドを２個設ける場合に比べて、ＩＧＢＴチップ１２上のパッド数が少なくなる。ゲートパッド２４は、ゲートランナー２２を介してＩＧＢＴのゲート電極に接続されている。また、ゲートパッド２４は、ワイヤ電極等を介して、集積回路のチップ１４のＩＧＢＴ駆動回路に接続される。
【００５１】
　第１のカソードパッド２５、第２のカソードパッド２６およびアノードパッド２７は、それぞれ第１のカソード配線２８、第２のカソード配線２９およびアノード配線３０を介して、ダイオード１５，１６のカソード電極およびアノード電極に接続されている。そして、第１のカソードパッド２５、第２のカソードパッド２６およびアノードパッド２７は、それぞれワイヤ電極等を介して、集積回路のチップ１４の検出回路１３に接続される。
ゲートランナー２２とダイオード領域２３の間のその他の領域は、ＩＧＢＴのエミッタ電極が形成された領域３１であり、ＩＧＢＴが形成される領域である
【００５２】
　図３は、ＩＧＢＴチップ１２の要部の構成の一例を示す断面図である。また、図４に、図３の温度検出用ダイオード部の半導体表面の構成を示し、その切断線Ａ−Ａ’における断面構成を図５に示す。なお、図３および図５では、パッシベーション膜が省略されている（図６、図９、図１１および図１２においても同じ）。また、図４では、チップ表面の層間絶縁膜、電極およびパッシベーション膜が省略されている（図７、図８、図１０、図１４および図１５においても同じ）。
【００５３】
　図３に示すように、ｎ型シリコン層（以下、ｎ層とする）４１の第１主面側に、ＩＧＢＴのゲート部およびエミッタ部（以下、ＩＧＢＴ活性部とする）４２と温度検出用ダイオード部４３が形成されている。ＩＧＢＴ活性部４２と温度検出用ダイオード部４３の間には、ダイバータ部４４が形成されている。温度検出用ダイオード部４３の外周は、このダイバータ部４４により囲まれている。ダイバータ部４４は、図２において符号３２で示すダイバータ領域に形成される。
【００５４】
　ＩＧＢＴ活性部４２では、ｎ層４１の表面に形成された第１のｐ拡散領域４５内に、第１のｐ+拡散領域４６と第１のｎ+拡散領域４７が形成されている。Ａｌ−Ｓｉ等からなるエミッタ電極４８は、第１のｐ+拡散領域４６および第１のｎ+拡散領域４７に接触している。ポリシリコン等からなるゲート電極４９は、第１のｐ拡散領域４５の、第１のｐ+拡散領域４６とｎ層４１の間の表面上にゲート酸化膜５０を介して設けられている。エミッタ電極４８とゲート電極４９は、ＢＰＳＧ等からなる絶縁膜５１により絶縁されている。
【００５５】
　図３および図５に示すように、
温度検出用ダイオード部４３では
アノード領域となる第１のｐウェル５２が形成されており
その表面に
それぞれカソード領域となる第２のｎ
+
拡散領域５４および第３のｎ
+
拡散領域５５が形成されている
【００５６】
　図４に示すように、温度検出用ダイオード部４３の半導体表面には、第１のｐウェル５２が環状に露出し、その内側に第２のｐ+拡散領域５３が露出する。第２のｐ+拡散領域５３の内側には、再び環状の第１のｐウェル５２が２箇所に露出する。この内側に露出する２個の第１のｐウェル５２のうち、一方の中心部には第２のｎ+拡散領域５４が露出し、他方の中心部には第３のｎ+拡散領域５５が露出する。第２のｎ+拡散領域５４と第３のｎ+拡散領域５５は、温度検出用ダイオード部４３において対称な配置となっている。
【００５７】
　図５に示すように、第１のカソード電極５６は、第２のｎ+拡散領域５４に接触しており、図２に示す第１のカソード配線２８に電気的に接続している。第２のカソード電極５７は、第３のｎ+拡散領域５５に接触しており、図２に示す第２のカソード配線２９に電気的に接続している。アノード電極５８は、第２のｐ+拡散領域５３に接触しており、図２に示すアノード配線３０に電気的に接続している。第１のカソード電極５６、第２のカソード電極５７およびアノード電極５８は、Ａｌ−Ｓｉ等の導電体でできており、互いにＳｉＯ2等からなる絶縁膜５９およびＢＰＳＧ等からなる絶縁膜５１により絶縁されている。
【００５８】
　図３に示すように、ダイバータ部４４では、ｎ層４１の表面に、温度検出用ダイオード部４３側の第２のｐウェル６０と、ＩＧＢＴ活性部４２側の第２のｐ拡散領域６１が一続きに形成されている。第２のｐウェル６０および第２のｐ拡散領域６１内には、第３のｐ+拡散領域６２が形成されている。第３のｐ+拡散領域６２には、Ａｌ−Ｓｉ等からなる電極６３が接触している。
【００５９】
　ＩＧＢＴ活性部４２がオン状態の時、ｐ拡散領域４５のチャネルがｎ型に反転してオンしているので、ｐ+拡散領域５３からｎ層４１を介してアノードからエミッタへ向かって電流が流れる。この時、ダイバータ部４４の近傍は、アノード電位からｐｗ５２とｎ層４１の順方向電圧を差し引いた電位となる。その際、ｎ層４１とｐｗ６０の耐圧が、アノード電位からｐｗ５２とｎ層４１の順方向電圧を差し引いた電位より低いと点線矢印のようにアノードからダイバータへ電流が流れてしまう。
【００６０】
　この点線矢印の経路は、アノード・エミッタ間の経路より抵抗が低いため、アノード電流が増加しやすい。アノード電流が増えるということは、制御ＩＣから供給する消費電流が増えるので好ましくない。また、アノード電流は電圧に比例して指数関数的に増えるので、アノード端子の破壊を招くおそれもある。このため、アノード領域への印加電圧よりアノード領域とｐ型半導体領域間の耐圧を大きくすることが有効である。
【００６１】
　ダイバータ部４４の電極６３は、ＩＧＢＴ活性部４２のエミッタ電極４８に短絡されている。つまり、ダイバータ部４４の第２のｐウェル６０、第２のｐ拡散領域６１および第３のｐ+拡散領域６２は、ＩＧＢＴのエミッタ電位（基準電位）と同じ電位となる。ダイバータ部４４の電極６３は、絶縁膜５１によりゲート電極４９から絶縁されているとともに、絶縁膜５１，５９により温度検出用ダイオード部４３のカソード電極５６，５７およびアノード電極５８から絶縁されている。
【００６２】
　ｎ層４１の第２主面側には、ｎ層４１側から順にバッファ層となるｎ+拡散領域６４とコレクタ領域となるｐ拡散領域６５が形成されている。ｐ拡散領域６５の表面には、コレクタ電極６６が形成されている。
【００６３】
　ここで、図３に示すように、ダイバータ部４４の第２のｐ拡散領域６１のＩＧＢＴ側端部から温度検出用ダイオード部４３の第１のｐウェル５２のダイバータ側端部までの距離をＬとすると、Ｌは１００μｍ以上であるのが適当である。また、ダイバータ部４４の第２のｐウェル６０の温度検出用ダイオード側端部と温度検出用ダイオード部４３の第１のｐウェル５２のダイバータ側端部の間の距離をｄとすると、ｄは１μｍ以上の距離であるのが適当である。これらの理由を図６を用いて説明する。
…（略）…
【００６６】
　従って、ＩＧＢＴ活性部４２においてエミッタ電極４８から注入された電子がｎ+拡散領域６４の、温度検出用ダイオード部４３の下の部分に到達しない程度に、温度検出用ダイオード部４３をＩＧＢＴ活性部４２から離せばよい。ＩＧＢＴがオン状態のときにエミッタ電極４８から電子が注入される領域は、ＩＧＢＴ活性部４２の第１のｐ拡散領域４５とダイバータ部４４の第２のｐ拡散領域６１の間のｎ層４１の部分である。
【００６７】
　
一般に、電子は約４５度の角度で広がりながらコレクタ電極６６へ向かって移動する
　
ｃ　「【００９５】
　以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態１の２個の温度検出用ダイオード１５，１６、または実施の形態２の温度検出用ダイオード１５を、それぞれ複数のダイオードを直列に接続した構成としてもよい。このようにすれば、温度検出用ダイオードの順方向電圧、すなわち温度センサ１１の出力電圧を大きくすることができる。
【００９６】
　また、
ダイバータ部４４，７４のｐ型領域を温度検出用ダイオード部４３のアノード領域（第１のｐウェル５２）よりも深く形成してもよい
絶縁層上にｎ層４１を設けるＳＯＩ（シリコン・オン・インシュレータ）構造としてもよい
本発明は、パワー半導体デバイスがパワーＭＯＳＦＥＴである場合も同様である
　
ｄ　以上、図２〜５を参酌してまとめると、引用例２には、以下の技術が記載されている。
　
「パワー半導体デバイスのチップ（以下、ＩＧＢＴチップとする）１２であって、
　ＩＧＢＴチップ１２の平面レイアウト図では、ＩＧＢＴチップ１２の周縁に沿って耐圧構造部２１が設けられ、耐圧構造部２１に沿ってその内側には、ゲートランナー２２が設けられており、ＩＧＢＴチップ１２の中央には、ダイオード領域２３が配置され、
　ゲートランナー２２とダイオード領域２３の間のその他の領域は、ＩＧＢＴのエミッタ電極が形成された領域３１であり、ＩＧＢＴが形成される領域であり、
　ＩＧＢＴチップ１２の断面図では、ｎ型シリコン層（以下、ｎ層とする）４１の第１主面側に、ＩＧＢＴのゲート部およびエミッタ部（以下、ＩＧＢＴ活性部とする）４２と温度検出用ダイオード部４３が形成され、ＩＧＢＴ活性部４２と温度検出用ダイオード部４３の間には、ダイバータ部４４が形成され、温度検出用ダイオード部４３の外周は、このダイバータ部４４により囲まれており、
　ＩＧＢＴ活性部４２では、ｎ層４１の表面に形成された第１のｐ拡散領域４５内に、第１のｐ+拡散領域４６と第１のｎ+拡散領域４７が形成され、エミッタ電極４８は、第１のｐ+拡散領域４６および第１のｎ+拡散領域４７に接触し、ゲート電極４９は、第１のｐ拡散領域４５の、第１のｐ+拡散領域４６とｎ層４１の間の表面上にゲート酸化膜５０を介して設けられており、
　温度検出用ダイオード部４３に、アノード領域となる第１のｐウェル５２が形成されており、その表面にそれぞれカソード領域となる第２のｎ+拡散領域５４および第３のｎ+拡散領域５５が形成されており、
　ダイバータ部４４では、ｎ層４１の表面に、温度検出用ダイオード部４３側の第２のｐウェル６０と、ＩＧＢＴ活性部４２側の第２のｐ拡散領域６１が一続きに形成されており、
　ｎ層４１の第２主面側には、ｎ層４１側から順にバッファ層となるｎ+拡散領域６４とコレクタ領域となるｐ拡散領域６５が形成され、ｐ拡散領域６５の表面には、コレクタ電極６６が形成されている、ＩＧＢＴチップ。」
　
（エ）引用例３：特開昭６０−８９９６０号公報
　原査定の拒絶の理由で引用された、本願の出願前に日本国内において頒布された刊行物である特開昭６０−８９９６０号公報（以下「引用例３」という。）には、「半導体回路装置」（発明の名称）に関して、第１〜８図とともに以下の事項が記載されている。
　
ａ　「発明の詳細な説明
　本発明は集積回路装置におけるダイオードの構造に関し，特に絶縁ゲート型電界効果トランジスタを有する半導体集積回路装置における寄生防止ダイオードの構造に関する。」（第１ページ右下欄第５〜９行）
　
ｂ　「本発明の目的は，寄生防止に好適なダイオードの新規な構造を提供することにある。
　本発明は，一導電型の半導体領域に逆導電型の島状領域（第１領域）とこれとは離間させつつこれをほぼ取り囲むようにした逆導電型の第２領域とを設け，この第２領域と半導体領域とをショートさせる電極を設け，第１領域に第１の端子を接続し，ショート電極に第２の端子を接続し，第１と第２の端子間にＰＮ接合ダイオードを生成したことを特徴とする。
…（略）…
　かかる（合議体注：原文の表記を変更した。）構成により，ダイオードがＰＮ接合ダイオードの場合は，上記一導電型の半導体領域に寄生素子から注入される少数キャリヤをダイオードにより吸収させ該少数キャリヤによる寄生動作を阻止し，寄生素子効果を防ぐものであり，…（略）…
　第４図は第３図(a)，(b)に示した寄生バイポーラトランジスタ動作防止用ダイオードのＡ−Ａ’断面を示す。
Ｎ型半導体領域５０の表面にＰ型半導体領域Ｐウエル５１
Ｎ型半導体領域２１が形成されており，アルミコンタクト６ａ，６ｂによってＰ型半導体領域５１と電気的に接続される
　
ウ　対比
　補正発明と引用発明とを対比する。
　
（ア）引用発明の「『Ｎ』『型』」、「Ｐ型」、「Ｎ−型のＳＯＩ層１３ｂ」、「ＤＭＯＳトランジスタ２３」、「ＤＭＯＳトランジスタ２３の『動作時温度』」、「温度検出用ＰＮ接合ダイオード２２ｅ」は、それぞれ、補正発明の「第１導電型」、「第２導電型」、「第１導電型の第１半導体層」、「主たる半導体素子」、「前記主たる半導体素子の『温度』」、「温度検出用素子」に相当する。
　また、引用発明の「Ｐ型拡散層２０」、「Ｎ型拡散層４１」、「Ｐ型拡散層４２」、「Ｎ＋型拡散層１８ｄ」は、それぞれ、補正発明の「第２導電型の第２半導体領域」、「第１導電型の第３半導体領域」、「第２導電型の第４半導体領域」、「第１導電型の第５半導体領域」に相当する。
　
（イ）引用発明において、「Ｎ−型のＳＯＩ層１３ｂの表面に、Ｎ＋型拡散層１８ａ、Ｐ型拡散層１６、Ｎ＋型拡散層１８ｂ、ゲート酸化膜２５およびＮ型ドープドポリシリコン層１７からなるＤＭＯＳトランジスタ２３の構造が形成され、ＤＭＯＳトランジスタ２３は、Ｎ＋型拡散層１８ａをソース（Ｓ）領域とし、Ｐ型拡散層１６をバックゲート（ＢＧ）領域とし、Ｎ−型のＳＯＩ層１３ｂおよびＮ＋型拡散層１８ｂをドレイン（Ｄ）領域とし、Ｎ型ドープドポリシリコン層１７をゲート電極（Ｇ）層とする」ものであり、当該「Ｎ−型のＳＯＩ層１３ｂの表面」は、補正発明の「第１導電型の第１半導体層の主面」に相当し、かつ当該「Ｎ＋型拡散層１８ａ、Ｐ型拡散層１６、Ｎ＋型拡散層１８ｂ、ゲート酸化膜２５およびＮ型ドープドポリシリコン層１７からなるＤＭＯＳトランジスタ２３の構造」は、補正発明の「主たる半導体素子」の「表面構造」に対応するものである。
　したがって、補正発明と引用発明とは、「『第１導電型の第１半導体層の主面に表面構造が設けられて』いる『主たる半導体素子』」を備える点で一致する。
　
（ウ）引用発明では、「Ｐ型拡散層２０は、ＤＭＯＳトランジスタ２３のこれらの構造から離れてＳＯＩ層１３ｂの表面に選択的に形成されて」いるから、上記（ア）、（イ）を勘案すると、補正発明と引用発明とは、「前記主たる半導体素子の前記表面構造から離れて前記第１半導体層の前記主面に選択的に設けられた第２導電型の第２半導体領域」を備える点で一致する。
　
（エ）また、引用発明では、「『Ｐ型拡散層２０の領域内に、Ｎ型拡散層４１とその内側のＰ型拡散層４２とが設けられ』、『Ｐ型拡散層４２の表面側には、Ｎ＋型拡散層１８ｄ』が設けられ」ているから、補正発明と引用発明とは、「前記第２半導体領域内に設けられた第１導電型の第３半導体領域と、　前記第３半導体領域内に設けられた第２導電型の第４半導体領域と、　前記第４半導体領域内に設けられた第１導電型の第５半導体領域と」を備える点で一致する。
　
（オ）引用発明の「Ｐ型拡散層１６」は、補正発明の「第２導電型の第７半導体領域」に対応し、引用発明において、「Ｐ型拡散層１６」は、「Ｎ−型のＳＯＩ層１３ｂには、Ｐ型拡散層２０の外側に、Ｐ型拡散層２０から離れて」形成されたものである。
　したがって、補正発明と引用発明とは、「『前記第１半導体層の前記主面において、前記第２半導体領域の外側に、当該第２半導体領域から離れて』設けられた『第２導電型の第７半導体領域』」を備える点で一致する。
　
（カ）引用発明では、「アルミ配線４６ａによってＰ＋型拡散層１９ｄとＮ＋型拡散層１８ｅとは接続されて、Ｐ型拡散層４２とＮ型拡散層４１との電気的な接続が行われて」いるから、Ｐ型拡散層４２とＮ型拡散層４１とは、アルミ配線４６ａによって、短絡することにより、電気的に接続されているものであることは当業者には明らかであり、また、「アルミ配線」は「金属部材」であることは明らかである。
　したがって、補正発明と引用発明とは、「『前記第３半導体領域と前記第４半導体領域』を金属部材で『短絡することにより、前記第３半導体領域と前記第４半導体領域が電気的に接続されて』」いる点で共通する。
　
（キ）引用発明では、「温度検出用ＰＮ接合ダイオード２２ｅは、Ｎ＋型拡散層１８ｄとＰ拡散層４２との間で形成され」るから、上記（ア）も勘案すると、補正発明と引用発明とは、「『前記主たる半導体素子の温度を検出するための温度検出用素子は、前記第４半導体領域をアノード』とし、『前記第５半導体領域』を『カソード』とする『ダイオード』」である点で一致する。
　
（ク）引用発明では、「ＤＭＯＳトランジスタ２３」に形成された「Ｐ型拡散層１６をバックゲート（ＢＧ）領域」とするものであるから、当該「Ｐ型拡散層１６」は当該「ＤＭＯＳトランジスタ２３」の補正発明の「チャネル領域」に対応するものであることは当業者には明らかである。
　したがって、上記（ア）も勘案すると、補正発明と引用発明とは、「『前記第７半導体領域はＭＯＳＦＥＴ』の『チャネル領域』」である点で一致する。
　
（ケ）以上をまとめると、補正発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞ 
「第１導電型の第１半導体層の主面に表面構造が設けられている主たる半導体素子と、
　前記主たる半導体素子の前記表面構造から離れて前記第１半導体層の前記主面に選択的に設けられた第２導電型の第２半導体領域と、
　前記第２半導体領域内に設けられた第１導電型の第３半導体領域と、
　前記第３半導体領域内に設けられた第２導電型の第４半導体領域と、
　前記第４半導体領域内に設けられた第１導電型の第５半導体領域と、
　前記第１半導体層の前記主面において、前記第２半導体領域の外側に、当該第２半導体領域から離れて設けられた第２導電型の第７半導体領域と、
　を備え、前記第３半導体領域と前記第４半導体領域を金属部材で短絡することにより、前記第３半導体領域と前記第４半導体領域が電気的に接続されており、かつ、前記主たる半導体素子の温度を検出するための温度検出用素子は、前記第４半導体領域をアノードとし、前記第５半導体領域をカソードとするダイオードであり、前記第７半導体領域はＭＯＳＦＥＴのチャネル領域である半導体装置。」
　
＜相違点１＞
　「主たる半導体素子」について、補正発明では、「基板の厚さ方向に電流を流す」ものであるのに対し、引用発明では、ＤＭＯＳトランジスタ２３に流す電流はそのような方向ではない点。
　
＜相違点２＞
　補正発明では、「前記主たる半導体素子の前記表面構造から離れて前記第１半導体層の前記主面において、前記第２半導体領域の外側に、当該第２半導体領域から離れて設けられた第２導電型の第６半導体領域」を備え、「第２導電型の第７半導体領域」は、「前記第６半導体領域の外側に、当該第６半導体領域から離れて設けられた」領域であるのに対し、引用発明では、補正発明の「第６半導体領域」に対応する領域を備えることは特定されておらず、そのため、「第７半導体領域」（Ｐ型拡散層１６）は、「前記第６半導体領域の外側に、当該第６半導体領域から離れて設けられた」領域であることについて特定されていない点。
　
＜相違点３＞
　「前記第３半導体領域と前記第４半導体領域が電気的に接続されて」いることについて、補正発明では、「前記第１半導体層の前記主面において、前記第３半導体領域と前記第４半導体領域との境界部を直接金属電極で短絡することにより」されているのに対し、引用発明では、「アルミ配線４６ａによってＰ＋型拡散層１９ｄとＮ＋型拡散層１８ｅとは接続されて、Ｐ型拡散層４２とＮ型拡散層４１との電気的な接続が行われて」いるものの、「『前記第１半導体層（ＳＯＩ層１３ｂ）の前記主面（表面）において』、前記第３半導体領域（Ｎ型拡散層４１）と前記第４半導体領域（Ｐ型拡散層４２）と『の境界部』を『直接金属電極』で短絡する」ことによるものではない点。
　
＜相違点４＞
　補正発明では、「前記第２半導体領域と前記第６半導体領域と前記第７半導体領域とは、同じ深さである」のに対し、引用発明では、「前記第２半導体領域」（Ｐ型拡散層２０）と「前記第７半導体領域」（Ｐ型拡散層１６）との深さの関係について特定されておらず、かつ、上記＜相違点２＞に記載のように、引用発明では、補正発明の「第６半導体領域」に対応する領域を備えることは特定されておらず、「前記第６半導体領域」と「前記第２半導体領域」、「前記第７半導体領域」との深さの関係についても特定されていない点。
　
エ　判断
　上記相違点１〜相違点４について検討する。
　
（ア）相違点１及び相違点２について
ａ　相違点１及び相違点２は、関連するのでまとめて検討する。
　
ｂ　上記「イ（ウ）引用例２」に記載された技術を、符号(a)〜(h)を用いて分説して、再掲すると、
「(a)パワー半導体デバイスのチップ（以下、ＩＧＢＴチップとする）１２であって、
　(b)ＩＧＢＴチップ１２の平面レイアウト図（図２）では、ＩＧＢＴチップ１２の周縁に沿って耐圧構造部２１が設けられ、耐圧構造部２１に沿ってその内側には、ゲートランナー２２が設けられており、ＩＧＢＴチップ１２の中央には、ダイオード領域２３が配置され、
　(c)ゲートランナー２２とダイオード領域２３の間のその他の領域は、ＩＧＢＴのエミッタ電極が形成された領域３１であり、ＩＧＢＴが形成される領域であり、
　(d)ＩＧＢＴチップ１２の断面図（図３）では、
ｎ型シリコン層（以下、ｎ層とする）４１の第１主面側に、ＩＧＢＴのゲート部およびエミッタ部（以下、ＩＧＢＴ活性部とする）４２
が形成され
ＩＧＢＴ活性部４２と温度検出用ダイオード部４３の間には、ダイバータ部４４が形成され
　(e)ＩＧＢＴ活性部４２では、ｎ層４１の表面に形成された第１のｐ拡散領域４５内に、第１のｐ+拡散領域４６と第１のｎ+拡散領域４７が形成され、エミッタ電極４８は、第１のｐ+拡散領域４６および第１のｎ+拡散領域４７に接触し、ゲート電極４９は、第１のｐ拡散領域４５の、第１のｐ+拡散領域４６とｎ層４１の間の表面上にゲート酸化膜５０を介して設けられており、
　(f)温度検出用ダイオード部４３に、アノード領域となる第１のｐウェル５２が形成されており、その表面にそれぞれカソード領域となる第２のｎ+拡散領域５４および第３のｎ+拡散領域５５が形成されており、
　(g)ダイバータ部４４では、ｎ層４１の表面に、温度検出用ダイオード部４３側の第２のｐウェル６０と、ＩＧＢＴ活性部４２側の第２のｐ拡散領域６１が一続きに形成されており、
　(h)
ｎ層４１の第２主面側には、
コレクタ電極６６が形成されている
　
ｃ　上記(d)及び(h)から、当該「ＩＧＢＴ」は、ｎ層４１の第１主面側に、ＩＧＢＴ活性部４２が形成され、ｎ層４１の第２主面側には、コレクタ電極６６が形成されており、ＩＧＢＴチップ１２の厚さ方向に電流を流すパワー半導体デバイスであることは明らかである。
　すなわち、引用例２に記載された技術の当該「ＩＧＢＴ」は、上記相違点１に係る補正発明の構成を備えるものである。
　
　上記(b)、(c)、(e)及び(f)並びに図３から、「第１のｐウェル５２」は図２のダイオード領域２３に形成された領域であることは明らかである。また、ダイバータ部４４の「第２のｐウェル６０と第２のｐ拡散領域６１」は、「当該『ＩＧＢＴ』の活性部４２から離れてｎ層４１の第１主面において、第１のｐウェル５２の外側に、当該第１のｐウェル５２から離れて設けられたｐ型の半導体領域」、すなわち、上記相違点２に係る補正発明の「第２導電型の第６半導体領域」についての構成を備えるものであり、さらにまた、ＩＧＢＴ活性部４２の「第１のｐ拡散領域４５」は、「第２のｐウェル６０と第２のｐ拡散領域６１の外側に、当該第２のｐウェル６０と第２のｐ拡散領域６１から離れて設けられたｐ型の半導体領域」、すなわち、上記相違点２に係る補正発明の「第２導電型の第７半導体領域」についての構成を備えるものである。
　
　上記(f)及び図３、４から、温度検出用ダイオード部４３のダイオードがｐｎ接合ダイオードであることは当業者には明らかである。
　
ｄ　また、上記「イ（ウ）引用例２」の摘記事項ｃの段落【００９６】には、「絶縁層上にｎ層４１を設けるＳＯＩ（シリコン・オン・インシュレータ）構造としてもよい。…（略）…本発明は、パワー半導体デバイスがパワーＭＯＳＦＥＴである場合も同様である。」と記載されている。
　
ｅ　他方、上記「イ（ア）引用例１」の摘記事項ｂの段落【００１８】には、「この実施の形態１および以降に示す各実施の形態では、発熱源となるトランジスタ素子として従来例と同様にＤＭＯＳトランジスタを示すが、これに限定されるものではない。」と記載されている。また、引用例１に記載されたＤＭＯＳトランジスタがパワー半導体デバイスであることは技術常識である。
　
ｆ　以上から、引用発明と引用例２に記載された技術は、いずれも、温度検出用ｐｎ接合ダイオードが形成されたパワー半導体デバイスに関連する技術であることで共通する。
　また、引用例２に記載されたダイバータ部４４は、ＩＧＢＴのターンオフ損失を低減するための構造としての、ターンオフ時にｎ層４１内の正孔を排出することができるようにｎ層４１内に第２のｐウェル６０と第２のｐ拡散領域６１を形成したものであることは、以下の周知例１を参照するならば、当業者には明らかである。
　
（ａ）周知例１：特開２００４−１５３１１２号公報
・「【０００１】
【発明の属する技術分野】
本発明は電力用半導体装置に関し、特に電力用スイッチング素子として好適な絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】
近年、パワーエレクトロニクス分野においては、電源機器の小型化・高性能化が強く要求されている。この要求を受けて、電力用半導体装置では、高耐圧・大電流化と共に、低損失化や低ノイズ化に対する性能改善が行われている。このような状況下で、低オン電圧特性を有し、同時にターンオフ損失の低減が可能な素子として、
ＩＧＢＴ（Insulated Gate Bipolar Transistor）を改良したＩＥＧＴ
　
・「【００３２】
従来のＩＥＧＴでは、ｐ型バッファ層１０９とエミッタ電極１１２との間の抵抗は非常に大きい。このため、ＩＥＧＴのターンオンの過程の最初の期間に特に電子注入開始後の期間おいて、トレンチ１０４に隣接するダミーセルの表面部（トレンチ１０４で挟まれたｐ型バッファ層１０９及びｎ型ベース層１０１）に蓄積される正孔の量が大きくなる。ｐ型バッファ層１０９に蓄積された正孔は、ＩＥＧＴのターンオンの際に、過大なスイッチングノイズを発生させる原因となっている。このような現象が生じる原理に関する詳細は、後述する実施の形態の説明に関連して更に述べる。
【００３３】
一方、電力用半導体装置のターンオフ特性に関連し、
ＩＧＢＴのターンオフ損失を低減するための構造として、ダイバータ構造が提案されている
ターンオフ時にｎ型ベース層内の正孔を排出することができるように、ＩＧＢＴのｎ型ベース層内に第２導電型のダイバータ層を形成したもの
　 
・「【０１０６】
（第１４の実施の形態）
図２７は、本発明の第１４の実施の形態に係る電力用半導体装置を示す断面図である。図２７図示の如く、高抵抗のｎ型ベース層３１の一方側には、高不純物濃度のｐ型コレクタ層３３が配設される。なお、ｎ型ベース層３１とｐ型コレクタ層３３との間に高不純物濃度のｎ型バッファ層を配設することもできる。ｎ型ベース層３１の他方側には、ｎ型ベース層３１内に、メインセルＭＲとダミーセルＤＲとを区画するように間隔をおいて複数のトレンチ３４が形成される。
【０１０７】
メインセルＭＲ内でｎ型ベース層３１の表面内に、ｎ型ベース層３１よりも不純物濃度の高いｎ型バリア層３２が形成される。ｎ型バリア層３２上にはｐ型ベース層３７が配設される。ｐ型ベース層３７の表面内にはｎ型エミッタ層３８が形成される。ダミーセルＤＲ内でｎ型ベース層３１上には
ｐ型ダイバータ層３９
【０１０８】
ｐ型コレクタ層３３とコンタクトするようにこの上にコレクタ電極４１が配設される。ｐ型ベース層３７及びｎ型エミッタ層３８とコンタクトするようにこれ等の上にエミッタ電極４２が配設される。なお、エミッタ電極４２とコンタクトするため、ｐ型ベース層３７内に高不純物濃度のｐ型コンタクト層を形成してもよい。
【０１０９】
複数のトレンチ３４のうちで、メインセルＭＲに隣接するトレンチ３４内に、ゲート絶縁膜３５で包まれた状態でゲート電極３６が埋め込まれる。メインセルＭＲとダミーセルＤＲとが交互に配置される場合は、全てのトレンチ３４の夫々内にゲート電極３６が配設される。ゲート電極３６は、ｎ型ベース層３１とｎ型エミッタ層３８とにより挟まれたｐ型ベース層３７の部分に、ゲート絶縁膜３５を介して対向する。
【０１１０】
従って、メインセルＭＲ内には、ｐ型ベース層３７をチャネル領域としてｎ型エミッタ層３８をｎ型ベース層３１に選択的に接続する電子注入用のｎ型チャネルＭＯＳＦＥＴが形成される。一方、ダミーセルＤＲ内には、このようなｎ型チャネルＭＯＳＦＥＴは形成されない。
…（略）…
【０１１２】
ダミーセルＤＲ内のｐ型ダイバータ層３９上にダイバータ電極４３が配設される。ダイバータ電極４３は整流素子４４を介してエミッタ電極４２に電気的に接続される。整流素子４４のカソード側はエミッタ電極４２に電気的に接続され、アノード側はダイバータ電極４３に接続される。
【０１１３】
図２８（ａ）、（ｂ）は、図２７図示の電力用半導体装置の動作を示す図である。なお、整流素子４４は、ビルトイン電圧（およそ０．７Ｖ）以上の電位がｐ型ダイバータ層３９に掛ると導通状態なるように設定される。
ターンオフ時に
正孔が排出される
【０１１４】
図２８（ａ）図示の如く、
オン状態では
正孔は排出されない
【０１１５】
一方、図２８（ｂ）図示の如く、
ターンオフ時には
正孔が排出される
【０１１６】
またｎ型バリア層３２による副次的な効果として、ｎ型エミッタ層３８の直下を流れる正孔電流がＩＥＧＴ、ＣＳＴＢＴ、ダイバータ構造のすべてと比較して低減される。これにより、電力用半導体装置のラッチアップ耐量が増加し、遮断耐量、負荷短絡耐量が向上する。」
　
ｇ　したがって、引用発明において、温度検出用ｐｎ接合ダイオード２２ｅが動作時温度を検出するトランジスタとして、ＤＭＯＳトランジスタ２３に替えて、引用例２に記載された技術の「『ｎ層４１の第１主面側』にＩＧＢＴ活性部４２が形成され、『ｎ層４１の第２主面側』に電極が形成されている、ＩＧＢＴ」、及び、ｐｎ接合ダイオード２２ｅと当該ＩＧＢＴ活性部４２との間に「ダイバータ部４４」を、採用すること、すなわち、上記相違点１に係る補正発明の構成及び上記相違点２に係る補正発明の構成を、いずれも採用することは引用例２に接した当業者であれば容易になし得たことである。
　
ｈ　よって、相違点１及び相違点２は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　
（イ）相違点３について
ａ　引用例３には、領域３１をエミッタ，領域２１をコレクタ，領域５１をベースとする横型ＮＰＮトランジスタＱ３のベース，コレクタを共通接続することで、領域３１をエミッタ，領域５１をベース，基板５０をコレクタとする縦型ＮＰＮトランジスタＱ４のベース，エミッタ間に挿入されたダイオードとして動作させて、寄生トランジスタＱ４の効果はほとんど防止されること、及び、Ｎ型半導体領域２１は、アルミコンタクト６ａ，６ｂによってＰ型半導体領域５１と電気的に接続される旨が開示されている。
　また、引用例３の第４図には、Ｎ型半導体領域５０の表面において、Ｎ型半導体領域２１とＰ型半導体領域Ｐウェル５１との境界部をアルミコンタクト６ａ，６ｂで直接短絡することにより、Ｎ型半導体領域２１とＰ型半導体領域Ｐウェル５１が電気的に接続された構成が示されている。
　
ｂ　引用例１の図７及び上記  「イ（ア）引用例１」の摘記事項ｃの段落【００６６】〜【００６７】を参照すると、引用発明において、「Ｐ型拡散層４２とＮ型拡散層４１との電気的な接続」を行うアルミ配線４６ａは、寄生ＰＮＰトランジスタ３５のエミッタ・ベース間の電位差をゼロとし、トランジスタ３５を動作し難くして、寄生ＮＰＮトランジスタ３６を動作し難くするものである。
　したがって、引用発明において、引用例３の記載を参照するならば、「Ｎ型拡散層４１には、Ｎ＋型拡散層１８ｅが形成され」、「『Ｐ型拡散層４２の表面側』には、『Ｐ＋型拡散層１９ｄ』が設けられ」、「Ｎ型拡散層４１とＰ型拡散層４２との境界部の表面であって、Ｎ＋型拡散層１８ｅの一端側（図中左方）及びＰ＋拡散層１９ｄの他端（図中右方）の間に、酸化膜層１４ｅが形成され」、「アルミ配線４６ａによってＰ＋型拡散層１９ｄとＮ＋型拡散層１８ｅとは接続されて、Ｐ型拡散層４２とＮ型拡散層４１との電気的な接続が行われて」いる構成に替えて、「Ｎ＋型拡散層１８ｅが形成されず」、「Ｐ＋拡散層１９ｄが設けられず」、「酸化膜層１４ｅが形成されず」、かつ「『ＳＯＩ層１３ｂの表面において、Ｎ型拡散層４１とＰ型拡散層４２との境界部を直接金属コンタクトで短絡する』ことにより、『Ｎ型拡散層４１とＰ型拡散層４２との電気的な接続が行われて』」いる構成を採用すること、すなわち、上記相違点３に係る補正発明の構成を採用することは、当業者であれば容易になし得たことである。
　
ｃ　よって、相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（ウ）相違点４について
ａ　一般に、半導体装置において、同じ導電型である複数のウェルや領域は、所望のデバイス特性が得られるならば、当該ウェルや領域の不純物濃度を考慮して、同時に形成することが常套手段であり、そのような場合には、当該複数のウェルは同じ深さに形成されるものである。
　したがって、上記「（ア）相違点１及び相違点２について」の「ｇ」で検討したように、引用発明において、相違点１に係る補正発明の構成及び相違点２に係る補正発明の構成を採用するに際し、引用例２に記載の技術のＩＧＢＴ活性部４２の「ｐ拡散領域４５」と、ダイバータ部４４の「第２のｐウェル６０及び第２のｐ拡散領域６１」とを、
引用発明のＰ型拡散層４２またはＰ型拡散層２０のいずれかと同じ深さ
　
ｂ　したがって、引用発明において、相違点１に係る補正発明の構成及び相違点２に係る補正発明の構成を採用するに際し、引用例２に記載の技術のＩＧＢＴ活性部４２の「ｐ拡散領域４５」と、ダイバータ部４４の「第２のｐウェル６０及び第２のｐ拡散領域６１」とを、引用発明の「Ｐ型拡散層４２またはＰ型拡散層２０のいずれか」から「Ｐ型拡散層２０」を選択することで、
Ｐ型拡散層２０と同じ深さ
　
ｃ　よって、相違点４は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（エ）判断についてのまとめ
　以上検討したとおり、相違点１〜相違点４は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、補正発明は、引用発明及び引用例２、３に記載の技術並びに周知例１の記載に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
オ　独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合しない。
　
３　補正の却下の決定についてのむすび　  
　以上のとおり、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合しないものであるから、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３　本願発明について
１　本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１〜６に係る発明は、平成２５年１１月１１日付けの手続補正書により補正された明細書、特許請求の範囲、及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定されるとおりのものであり、上記「第２　１　本件補正の内容」の「（補正前）」に記載したとおりである。
　
２　引用例の記載と引用発明
　原査定の拒絶の理由で引用された、本願の出願前に日本国内において頒布された刊行物である特開２００６−３２４４１２号公報（引用例１、再掲）には、「半導体装置」（発明の名称）に関して、上記「第２　２（３）イ（ア）引用例１」に記載した事項が記載されており、引用例１には上記「第２　２（３）イ（イ）引用発明」に記載したとおりの引用発明が記載されている。
　
３　対比・判断
　本願発明は、上記「第２　２　本件補正についての検討」で検討したように、補正発明における「第２導電型の第７半導体領域」についての限定事項を省いたものである。
　そうすると、本願発明の特定事項を実質的に全て含み、さらに他の特定事項を付加したものに相当する補正発明が上記「第２　２　本件補正についての検討」において検討したとおり、引用発明及び引用例２、３に記載の技術並びに周知例１の記載に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び引用例２、３に記載の技術並びに周知例１の記載に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により、特許を受けることができない。
　
第４　むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。