【事件の表示】
　特願２０１１−５４６３８８「メモリアレイのための動的な漏洩制御」拒絶査定不服審判事件〔平成２２年　７月２２日国際公開、ＷＯ２０１０／０８３４１１、平成２４年　７月　５日国内公表、特表２０１２−５１５４１１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２０１０年１月１５日（パリ条約による優先権主張外国庁受理２００９年１月１６日、アメリカ合衆国）を国際出願日とする出願であって、平成２３年９月７日に手続補正書が提出され、平成２４年１２月１７日付けの拒絶理由通知に対して、平成２５年３月２１日に意見書及び手続補正書が提出されたが、同年６月２１日付けで拒絶査定がなされ、これに対し、同年１０月１６日に拒絶査定を不服とする審判請求がなされるとともに手続補正書が提出されたものである。
　そして、平成２５年１２月２４日付けの審尋に対して、平成２６年４月２８日に回答書が提出されたものである。
　
　
第２．補正却下の決定
［補正却下の決定の結論］
　平成２５年１０月１６日に提出された手続補正書によりなされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１．本件補正の内容
　本件補正は、特許請求の範囲を補正するものであり、補正の内容は以下のとおりである。
　
〈補正事項１〉
　本件補正前の請求項１の「前記比較器を選択的にイネーブルするための信号を与えるように結合されたタイミングユニット」との記載を、本件補正後の請求項１にあっては「前記比較器を周期的にイネーブルするための信号を与えるように結合されたタイミングユニット」と補正する。
　
〈補正事項２〉
　本件補正前の請求項１２の「前記比較器を選択的にイネーブルするための信号を与えるように結合されたタイミングユニット」との記載を、本件補正後の請求項１２にあっては「前記比較器を周期的にイネーブルするための信号を与えるように結合されたタイミングユニット」と補正する。
　
２．新規事項の追加の有無
　補正事項１及び２の補正は、本願の願書に最初に添付した明細書の、段落【００２４】の「一実施形態における比較器２１５は、クロック信号が高であるときはイネーブルされ、クロック信号が低であるときはディスエイブルされるように構成される。ディスエイブルされると、比較器２１５は、比較オペレーションを遂行せず、従って、出力信号を駆動しない。従って、比較は、この実施形態では、比較器２１５がイネーブルされたときだけ遂行される。比較器２１５を周期的にイネーブルし及びディスエイブルすることにより、漏洩制御プロセスの制御向上及び／又はオペレーションの改善が達成される。」という記載、段落【００３０】の「図６及び７の漏洩制御回路２１０は、両方とも、比較器２１５を周期的にイネーブルするのに使用されるクロック信号を発生するように構成されたタイマー２１１を備えている。」という記載に基づくと認められる。
　したがって、補正事項１及び２の補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、特許法第１７条の２第３項の規定に適合する。
　
３．本件補正の目的
　補正事項１及び２の補正は、前記段落【００２４】の「ディスエイブルされると、比較器２１５は、比較オペレーションを遂行せず、従って、出力信号を駆動しない。従って、比較は、この実施形態では、比較器２１５がイネーブルされたときだけ遂行される。比較器２１５を周期的にイネーブルし及びディスエイブルする」という記載を参酌すれば、本件補正前は、「比較器」は「イネーブルするための信号を与える」ときにだけ「選択的」に「イネーブル」されるものであったが、本件補正後は、「比較器」は、「イネーブルするための信号を与える」場合にだけ、すなわち、選択的に「イネーブル」されることに加えて、当該「信号」により「周期的」に「イネーブル」されることを限定したものである。
　したがって、補正事項１及び２の補正により、本件補正後は、本件補正前に比して、「比較器」の「イネーブル」が「周期的」になされることが限定される。
　よって、補正事項１及び２の補正は、特許法第１７条の２第５項第２号に掲げる「特許請求の範囲の減縮」を目的とするものに該当するものであり、このことは、審判請求人が審判請求書の「２．審判請求にかかる発明」の「補正の説明」において「「比較器を周期的にイネーブルするための信号を与えるように結合されたタイミングユニット」と補正」する「上記補正は、特許法第１７条の２第４項の限定減縮の要件を充足するものである。」と述べているとおりである。
　
４．独立特許要件
　以上のとおり、本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含んでいる。
　そこで、次に、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものかどうかを、その請求項１に係る発明について検討する。
　
（１）補正発明
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は、平成２５年１０月１６日に提出された手続補正書において補正された特許請求の範囲の請求項１に記載される次のとおりである。
　
「仮想電圧レールに結合された複数のメモリセルと、
　前記仮想電圧レールと電圧供給ノードとの間に結合されたスイッチング回路と、
　前記仮想電圧レールに存在する電圧レベルを基準電圧と比較するよう結合され且つその比較に基づいて出力信号を与えるように構成された比較器と、
を備え、前記スイッチング回路は、前記出力信号に基づき前記仮想電圧レールを前記電圧供給ノードに電気的に結合するように構成されたメモリ回路であって、
前記メモリ回路は、更に、
　前記比較器を周期的にイネーブルするための信号を与えるように結合されたタイミングユニット、及び
　前記タイミングユニットから与えられる信号の周波数及び／又はデューティサイクルを制御するために１つ以上の値を記憶するように構成されたプログラム可能なユニット、
　を備えたメモリ回路。」
　
（２）引用例の記載と引用発明
（２−１）引用例の記載
　原査定の根拠となった拒絶理由通知において引用され、本願の優先権主張の日前に日本国内で頒布された刊行物である、特開２００７−６６２９８号公報（以下「引用例」という。）には、「デバイス温度に基づくクロックト待機モードの無効化」（発明の名称）に関して、図１〜図４とともに、次の記載がある（下線は、参考のため、当審において付したものである。）。
　
ａ．「【０００１】
  〔発明の背景〕
  〔発明の分野〕
　本発明の実施形態は、一般的には、デジタル回路におけるクロックト待機モードの改良された形態に関する。」
　
ｂ．「【０００２】
　〔従来技術の説明〕
　集積回路（integrated circuit; IC）デバイスは、変動する外部電圧供給に対する感度を低減するために、内部で生成された様々な電圧を用いて動作することが多い。
内部で生成された各電圧は、ＩＣによって必要とされる種々の機能を実行するためにも用いられる。必要な各内部電圧を生成するために、電圧発生回路が用いられることがある。ダイナミックランダムアクセスメモリ（dynamic random access memory; DRAM）などの典型的なメモリデバイスは、上記のような電圧発生回路を多数有していることがある。これらの電圧発生回路は、グランド基準に対して正の電圧（例えばブーストされたワード線電圧、すなわちＶ
ＰＰ
）、およびグランド基準に対して負の電圧（例えばバックバイアス電圧Ｖ
ＢＢ
、または負のワード線電圧Ｖ
ＮＷＬ
）を含む様々な電圧を生成する
【０００３】
　所定の装置に設けられた各電圧発生回路は、電圧を生成する間に電力を消費する。ＩＣデバイスによって消費される全体的な電力を節約するために、電圧発生回路は、選択的に有効および無効にされるモード（待機モードと称される）に置かれることがある。電圧発生回路は、（例えば生成された電圧を維持するために、）ＩＣデバイスが必要な電圧を使用している間は有効にされている。例えばＩＣデバイスがメモリデバイスである場合は、このメモリデバイスが（例えば読み出しまたは書き込み）アクセスを行うために電圧発生回路の出力を使用している間は、この電圧発生回路は有効にされている。電圧発生回路が有効にされている間は、この電圧発生回路は電力を消費して、必要な電圧を維持する。メモリデバイスがアクセスされていないときは、電圧発生回路は無効にされている。電圧発生回路は、無効にされている間は電力消費が少なく、必要な電圧は生成されない。メモリデバイスへの各アクセスは、クロック信号のタイミングに合わせられているため（例えば、メモリデバイスへの各アクセスは、クロック信号の立ち上がりエッジに行われる）、アクセスが行われる前に電圧発生回路を選択的に有効または無効にするために、クロック信号が用いられる。従って待機モードは、クロックト待機モード（clocked standby mode; CSM）と称される。
　
ｃ．「【０００４】
　図１は、クロックト待機モードを利用した典型的なメモリデバイス１００を示すブロック図である。
メモリデバイス１００は、その１つ以上のメモリアレイ１０４
を有している
【０００５】
　
メモリデバイス１００は、内部で生成された電圧（Ｖ
ｏｕｔ
（ｓ）、Ｖ
１
、Ｖ
２
、・・・Ｖ
Ｘ
）を、
メモリアレイ１０４へ供給するための電圧発生回路１１２を有している。
クロックト待機モード制御部１１４は
レーザヒューズまたは電子的にプログラム可能なヒューズ（電子ヒューズ）など、メモリデバイス１００のヒューズを溶断することによって恒久的に有効にされる
　
ｄ．「【０００６】
　図２は、１つ以上の電圧発生回路１１２を選択的に有効にするために用いられる、典型的なクロックト待機モード制御部１１４を示すブロック図である。この
クロックト待機モード制御部への入力は、ベースクロック信号（Ｂａｓｅ＿ＣＬＫと称される）、および上記クロックト待機モードを有効にするための信号（ＣＳＭ＿ＥＮと称される）である。
クロックト待機モード回路が、ベースクロック信号を用いてクロックト待機モードクロック信号（ＣＳＭ＿ＣＬＫと称される）を生成する。上記クロックト待機モードクロック信号は、電圧発生回路１１２を選択的に有効および無効にする。ＣＳＭ＿ＥＮが一定の値（例えばＬｏｗの論理値）であるときは、クロックト待機モードは無効にされる。
機モードが無効であるときは、ＣＳＭ＿ＣＬＫ信号は、電圧発生回路１１２を常に有効にするために、一定の値（例えばＬｏｗの論理値）に設定される。」
　
ｅ．「【０００７】
　図３は、典型的な電圧発生回路１１２を示す回路図である。この電圧発生回路は、（ＶＲＥＦと称される）基準電圧を生成するための回路３１０を有している。この基準電圧は、（ＶＯＵＴと称される）出力電圧を生成するために電圧調整器によって用いられる。
電圧発生器が有効であるとき（例えば、ＣＳＭ＿ＣＬＫ信号がＬｏｗの論理値であるとき）は、スイッチＳ１  ３０２、Ｓ２  ３０８、およびＳ３  ３１８は閉じていて、スイッチＳ４　３１２は開いている。これによって電圧発生回路１１２に電流が流れ、そして基準電圧Ｖ
ＲＥＦ
から出力電圧Ｖ
ＯＵＴ
が生成される。
【０００８】
　ＣＳＭ＿ＣＬＫがＬｏｗの論理値からＨｉｇｈの論理値へ変化した場合は、電圧発生器１１２は無効にされる。
電圧発生器が無効であるときは、スイッチＳ１　３０２、Ｓ２　３０８、およびＳ３　３１８は開いていて、スイッチＳ４　３１２は閉じている。
電圧発生器１１２が無効であるときは、Ｖ
ＯＵＴ
は、スイッチＳ３　３１８およびＳ４　３１２によって、メモリデバイス１００の別の電圧から電子的に絶縁される。出力電圧は、回路内の別の電圧から絶縁されているときは、フローティング出力電圧と称される。
　
ｆ．「【０００９】
　図４は、電圧発生回路１１２の出力電圧ＶＯＵＴのクロックト待機モードの効果を示すタイミング図である。時間Ｔ１では、ＣＳＭ＿ＥＮ信号はＬｏｗの論理値である。これはクロックト待機モードが無効であることを示している。この結果、クロックト待機モード制御部１１４によって生成された信号ＣＳＭ＿ＣＬＫがＬｏｗの論理値に設定され、これによって電圧発生回路１１２が有効にされ、またＶＯＵＴが一定のレベルに維持される。電圧発生回路１１２が有効である間は、ベースクロック信号Ｂａｓｅ＿ＣＬＫは、ＣＳＭ＿ＣＬＫに何らの影響も及ぼさない。
【００１０】
　その後のＴ２において、ＣＳＭ＿ＥＮ信号がＨｉｇｈの論理値に引き上げられ、これによってクロックト待機モードが有効になる。ＣＳＭ＿ＥＮ信号が引き上げられると、クロックト待機モード制御部１１４は、ＣＳＭ＿ＣＬＫ信号をＨｉｇｈの論理値にアサートする。これによって電圧生成回路１１２が無効にされ、ＶＯＵＴがフローティングとなる。ＣＳＭ＿ＥＮ信号が引き上げられている間、クロックト待機モード制御部１１４は、Ｂａｓｅ＿ＣＬＫ信号を用いてＣＳＭ＿ＣＬＫを生成する。従って、その後のＴ３において、Ｂａｓｅ＿ＣＬＫの立ち上がりエッジが検出されると、ＣＳＭ＿ＣＬＫ信号がＬｏｗの論理値に引き下げられる。これによって電圧生成回路１１２が再び有効にされ、そして電圧生成回路１１２によってＶＯＵＴが能動的に生成される。
【００１１】
　上述したように、電圧生成回路１１２を有効にするために、Ｂａｓｅ＿ＣＬＫの立ち上がりエッジが用いられる。なぜなら、Ｂａｓｅ＿ＣＬＫの立ち上がりエッジは、メモリデバイス１００への（例えば、読み出しまたは書き込み）アクセスに対応しているからである。各アクセス中には、電圧生成回路１１２によって生成された電圧ＶＯＵＴが制御回路１０２によって用いられる。制御回路１０２は、上記電圧ＶＯＵＴを用いてメモリアレイ１０４へアクセスする。ＶＯＵＴが用いられている期間中は、電圧発生回路は、ＶＯＵＴを能動的に生成および調整する。この結果、メモリデバイス１００の負荷へのＶＯＵＴの出力によって、ＶＯＵＴが臨界値を下回ることはない。
【００１２】
　Ｂａｓｅ＿ＣＬＫの各立ち上がりエッジ後に、
ＣＳＭ＿ＣＬＫ信号は、パルス幅時間Ｔ
ＰＷ
と称される設定時間
Ｂａｓｅ＿ＣＬＫの周期（Ｔ
ＢＡＳＥ
）もまた、電圧生成回路１１２が無効にされるタイミングおよび長さを決定する
【００１３】
　電圧生成回路１１２が無効にされてＶＯＵＴがフローティングとなっている間は、ＶＯＵＴは、電圧生成回路１１２が無効にされたことによる初期のフローティングの値そのものを維持するとは限らない。
Ｖ
ＯＵＴ
は、たとえスイッチＳ１　３０２、Ｓ２　３０８、Ｓ３　３１８、およびＳ４　３１２を用いて電気的に絶縁されていたとしても、電圧生成回路１１２が無効にされるたびに、漏れ電流などの副次的効果によって緩やかに劣化していく。このＶ
ＯＵＴ
の劣化は、図４においてＶ
ＤＲＯＯＰ
として示されている。上記劣化は、電圧発生回路１１２が無効にされるたびに始まり、そしてＢａｓｅ＿ＣＬＫの立ち上がりエッジ、および対応するＣＳＭ＿ＣＬＫ信号の低下によって電圧発生回路１１２が有効にされるまで続く。電圧発生回路１１２が有効にされるたびに、電圧発生回路１１２がＶ
ＯＵＴ
をＶ
ＲＥＦ
レベルまで引き戻すことによってＶ
ＯＵＴ
を補正するのに、ある有限の時間がかかる。
【００１４】
　
Ｖ
ＯＵＴ
は、メモリデバイス１００内の別の回路によって用いられるため、臨界値を下回らないことが重要である
電圧発生回路１１２が無効にされている時間（Ｔ
ＢＡＳＥ
−Ｔ
ＰＷ
として算出される）が、Ｖ
ＯＵＴ
が許容不可能なレベルを下回ることのない短さとなるように、Ｔ
ＢＡＳＥ
およびＴ
ＰＷ
は選択される
　
ｇ．「【００４３】
　図１を再び参照されたい。本発明の一実施形態として、クロックト待機モードは、例えば制御回路１０２、メモリアレイ１０４、またはメモリデバイス１００のその他の任意の回路などの、メモリデバイス１００の別の回路と共に用いてもよい。一実施形態として、メモリデバイス１００全体に対して、１組のクロックト待機モード制御部５１４を用いてもよい。別の実施形態として、メモリデバイス１００内の様々な回路に対して、複数組のクロックト待機モード制御部５１４を用いてもよい。例えば、
メモリデバイスが複数の電圧発生回路１１２を有している場合は、各電圧発生回路１１２に対して別々のクロックト待機モード制御部５１４を用いてもよい。
メモリデバイスによる各出力電圧Ｖ
１
、Ｖ
２
、・・・Ｖ
Ｘ
の使用
　
ｈ．「クロックト待機モードを利用した典型的なメモリデバイスを示すブロック図」（【図面の簡単な説明】）を示す図１には、メモリデバイス１００は、制御回路１０２と、電圧発生回路１１２と、クロックト待機モード制御部１１４と、前記電圧発生回路１１２が生成したＶＯＵＴ(ｓ)、Ｖ１、Ｖ２……ＶＸが供給される複数のメモリアレイ１０４とを有することが記載されている。
　
ｉ．「１つ以上の電圧発生回路を選択的に有効にするために用いられる、典型的なクロックト待機モード制御部を示すブロック図」（【図面の簡単な説明】）を示す図２には、「クロックト待機モード制御部１１４」からクロックＣＳＭ＿ＣＬＫが供給される前記「１つ以上の電圧発生回路」１１２は、それぞれ、出力電圧Ｖ１……ＶＸを出力することが記載されている。
　
ｊ．「典型的な電圧発生回路を示す回路図」（【図面の簡単な説明】）を示す図３には、
・電圧発生回路１１２はOp Ampを有すること、
・前記Op Ampは、非反転入力端子＋に基準電圧ＶＲＥＦが入力され、反転入力端子−には出力電圧ＶＯＵＴが入力され、したがって、前記Op Ampは前記基準電圧ＶＲＥＦと前記出力電圧ＶＯＵＴとを比較する比較器であること、
・前記Op AmpのEN端子にはクロックＣＳＭ＿ＣＬＫが供給されること、
・前記Op Ampの出力は、ＰＭＯＳトランジスタのゲートに接続されるとともに、前記クロックＣＳＭ＿ＣＬＫで制御されるスイッチＳ４を介して電圧供給端子ＶＳＵＰにも接続されること、
・前記ＰＭＯＳトランジスタと、抵抗Ｒ３と、前記クロックＣＳＭ＿ＣＬＫで制御されるスイッチＳ３との直列回路が、前記電圧供給端子ＶＳＵＰと接地との間に設けられ、前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノードから、前記電圧発生回路１１２の出力として前記出力電圧ＶＯＵＴが出力されていること、
が記載されている。
　
ｋ．「電圧発生回路の出力電圧ＶＯＵＴのクロックト待機モードの効果を示すタイミング図」（【図面の簡単な説明】）を示す図４には、Ｂａｓｅ＿ＣＬＫの立ち上がりエッジに同期して、ＣＳＭ＿ＣＬＫ信号が立ち上がることが記載されている。
　
（２−２）引用発明
　　ア．引用例の段落【０００２】の「内部で生成された各電圧は、ＩＣによって必要とされる種々の機能を実行するためにも用いられる。必要な各内部電圧を生成するために、電圧発生回路が用いられることがある。ダイナミックランダムアクセスメモリ（dynamic random access memory; DRAM）などの典型的なメモリデバイスは、上記のような電圧発生回路を多数有していることがある。これらの電圧発生回路は、グランド基準に対して正の電圧（例えばブーストされたワード線電圧、すなわちＶＰＰ）、およびグランド基準に対して負の電圧（例えばバックバイアス電圧ＶＢＢ、または負のワード線電圧ＶＮＷＬ）を含む様々な電圧を生成する」、同段落【０００４】の「メモリデバイス１００は、その１つ以上のメモリアレイ１０４……を有している。」、及び、同段落【０００５】の「メモリデバイス１００は、内部で生成された電圧（Ｖｏｕｔ（ｓ）、Ｖ１、Ｖ２、・・・ＶＸ）を……メモリアレイ１０４へ供給するための電圧発生回路１１２を有している。」という記載から、前記「１つ以上のメモリアレイ１０４」は、それぞれ、「必要」な「内部電圧」を「電圧発生回路１１２」から「供給」を受けるための給電端を有することは明らかである。
　また、引用例の段落【０００６】の「図２は、１つ以上の電圧発生回路１１２を選択的に有効にするために用いられる、典型的なクロックト待機モード制御部１１４を示すブロック図である。」、図１について説明する同段落【００４３】の「メモリデバイスによる各出力電圧Ｖ１、Ｖ２、・・・ＶＸの使用に従って、特別に調整されたＣＳＭ＿ＣＬＫ信号を各電圧発生回路１１２に対して用いることができる。」という記載、及び、（２−１）ｈ．ｉ．で指摘した引用例の図１、図２の記載から、前記「電圧発生回路１１２」は「１つ以上」存在し、各「電圧発生回路１１２」が生成した「各出力電圧Ｖ１、Ｖ２、・・・ＶＸ」は、それぞれ、前記「１つ以上のメモリアレイ１０４」により「使用」されることが記載されている。
　したがって、引用例には、
　それぞれ給電端を有する、「１つ以上のメモリアレイ１０４」と、
　それぞれ「内部電圧」を「生成」し、「生成」した前記「内部電圧」を前記「１つ以上のメモリアレイ１０４」の各給電端にそれぞれ「供給」する「１つ以上の電圧発生回路１１２」と、
を有する「メモリデバイス１００」が記載されている。
　
　　イ．（２−１）ｊ．で指摘した引用例の図３の記載から、「電圧発生回路１１２」は、Op AmpとＰＭＯＳトランジスタを備えている。ここで、前記Op Ampは、オペアンプの略語であることは、明らかである。
　
　　ウ．そして、引用例の段落【０００８】の「電圧発生器が無効であるときは、スイッチＳ１　３０２、Ｓ２　３０８、およびＳ３　３１８は開いていて、スイッチＳ４　３１２は閉じている。」及び「電圧発生器１１２が無効であるときは、ＶＯＵＴは、スイッチＳ３　３１８およびＳ４　３１２によって、メモリデバイス１００の別の電圧から電子的に絶縁される。出力電圧は、回路内の別の電圧から絶縁されているときは、フローティング出力電圧と称される。」という記載と、前記ｊ．で指摘した引用例の図３の記載とから、「電圧発生器１１２が無効である」ときは、「スイッチＳ３」が開くだけでなく、ＰＭＯＳトランジスタもオフになるため、出力電圧ＶＯＵＴの出力ノードである前記ＰＭＯＳトランジスタと抵抗Ｒ３との接続ノードが、電圧供給端子ＶＳＵＰと接地とから「電子的に絶縁され」て、前記接続ノードが「フローティング」状態になると認められる。
　同様に、同段落【０００７】の「電圧発生器が有効であるとき（例えば、ＣＳＭ＿ＣＬＫ信号がＬｏｗの論理値であるとき）は、スイッチＳ１  ３０２、Ｓ２  ３０８、およびＳ３  ３１８は閉じていて、スイッチＳ４　３１２は開いている。これによって電圧発生回路１１２に電流が流れ、そして基準電圧ＶＲＥＦから出力電圧ＶＯＵＴが生成される。」という記載から、「電圧発生器１１２」が「有効」で「スイッチＳ３」は閉じ「スイッチＳ４」は開いている状態において、「基準電圧ＶＲＥＦから出力電圧ＶＯＵＴが生成される」場合はＰＭＯＳトランジスタがオンになるため、電圧供給端子ＶＳＵＰと接地との間に設けられた前記ＰＭＯＳトランジスタと抵抗Ｒ３と前記スイッチＳ３との直列回路に電流が流れ、前記ＰＭＯＳトランジスタと抵抗Ｒ３との接続ノードから出力電圧ＶＯＵＴが出力されると認められる。
　以上から、引用例には、抵抗Ｒ３とスイッチＳ３とともに電圧供給端子ＶＳＵＰと接地との間に設けられる直列回路を構成し、オンオフ制御されるＰＭＯＳトランジスタが記載されている。
　
　　エ．また、引用例の段落【０００７】の前記「電圧発生器が有効であるとき（例えば、ＣＳＭ＿ＣＬＫ信号がＬｏｗの論理値であるとき）は、スイッチＳ１  ３０２、Ｓ２  ３０８、およびＳ３  ３１８は閉じていて、スイッチＳ４　３１２は開いている。これによって電圧発生回路１１２に電流が流れ、そして基準電圧ＶＲＥＦから出力電圧ＶＯＵＴが生成される。」という記載と、同ｊ．で指摘した引用例の図３の記載から、ＰＭＯＳトランジスタのゲートに接続される前記オペアンプの出力によって、前記ＰＭＯＳトランジスタがオンし、それによって、前記ＰＭＯＳトランジスタと抵抗Ｒ３との接続ノードが電圧供給端子ＶＳＵＰに電気的に接続され、前記ＰＭＯＳトランジスタと抵抗Ｒ３との接続ノードから出力電圧ＶＯＵＴが出力されると認められる。
　したがって、引用例には、非反転入力端子＋に入力される基準電圧ＶＲＥＦと、反転入力端子−に入力される出力電圧ＶＯＵＴとを比較し、その比較出力に応じて前記ＰＭＯＳトランジスタをオンさせて、前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノードから前記出力電圧ＶＯＵＴを出力させるオペアンプが記載されている。
　
　　オ．（２−１）ｊ．で指摘した引用例の図３の記載において、オペアンプのEN端子とは、イネーブル端子の略語であることは、明らかである。
　そうすると、前記オペアンプは、そのEN端子に供給されるクロックＣＳＭ＿ＣＬＫの論理値に応じて、イネーブルまたはディスエイブルされるものと認められる。
　したがって、引用例の段落【０００６】の「クロックト待機モード回路が、ベースクロック信号を用いてクロックト待機モードクロック信号（ＣＳＭ＿ＣＬＫと称される）を生成する。上記クロックト待機モードクロック信号は、電圧発生回路１１２を選択的に有効および無効にする。ＣＳＭ＿ＥＮが一定の値（例えばＬｏｗの論理値）であるときは、クロックト待機モードは無効にされる。」という記載において、前記「クロックト待機モードクロック信号は、電圧発生回路１１２を選択的に有効および無効にする」という記載は、少なくとも、前記「クロックト待機モードクロック信号」は、前記「電圧発生回路１１２」が備えるオペアンプを「選択的に」イネーブルまたはディスエイブルすることを意味するものと解される。
　また、引用例の段落【００４３】には、「メモリデバイスが複数の電圧発生回路１１２を有している場合は、各電圧発生回路１１２に対して別々のクロックト待機モード制御部５１４を用いてもよい。」と記載されている。
　そうすると、同段落【０００６】の「クロックト待機モード制御部への入力は、ベースクロック信号（Ｂａｓｅ＿ＣＬＫと称される）、および上記クロックト待機モードを有効にするための信号（ＣＳＭ＿ＥＮと称される）である。」という記載と上記の各記載、及び、同ｈ．と同ｊ．で指摘した引用例の図１と図３の記載から、引用例には、メモリデバイス１００は、入力されるベースクロック信号Ｂａｓｅ＿ＣＬＫからクロックト待機モードクロック信号ＣＳＭ＿ＣＬＫを生成し、当該クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫの論理値に応じて前記オペアンプを選択的にイネーブルまたはディスエイブルする「クロックト待機モード制御部１１４」を、「各電圧発生回路１１２」毎に有していることが記載されている。
　
　　カ．以上のア．〜オ．から、引用例には、次の発明（以下「引用発明」という。）が記載されているといえる。
　
「それぞれ給電端を有する、１つ以上のメモリアレイ１０４と、
　それぞれ内部電圧を生成し、生成した前記内部電圧を前記１つ以上のメモリアレイ１０４の各給電端にそれぞれ供給する１つ以上の電圧発生回路１１２と、
を有するメモリデバイス１００であって、
　　各電圧発生回路１１２は、それぞれ、
　　抵抗Ｒ３とスイッチＳ３とともに電圧供給端子ＶＳＵＰと接地との間に設けられる直列回路を構成し、オンオフ制御されるＰＭＯＳトランジスタと、
　　非反転入力端子＋に入力される基準電圧ＶＲＥＦと、反転入力端子−に入力される出力電圧ＶＯＵＴとを比較し、その比較出力に応じて前記ＰＭＯＳトランジスタをオンさせて、前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノードを前記電圧供給端子ＶＳＵＰに電気的に接続させ、前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノードから前記出力電圧ＶＯＵＴを出力させるオペアンプと、
　　を備え、
　前記メモリデバイス１００は、
　入力されるベースクロック信号Ｂａｓｅ＿ＣＬＫからクロックト待機モードクロック信号ＣＳＭ＿ＣＬＫを生成し、当該クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫの論理値に応じて前記オペアンプを選択的にイネーブルまたはディスエイブルするクロックト待機モード制御部１１４を、前記各電圧発生回路１１２毎に有する、
ことを特徴とするメモリデバイス１００。」
　
（３）対比
（３−１）補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　
　　ア．引用例の「メモリアレイ１０４」が複数のメモリセルを備えることは、当業者の技術常識である。そして、各メモリセルに必要とする「内部電圧」が供給されるように、各メモリセルが属する「メモリアレイ１０４」の「給電端」に、「１つ以上の電圧発生回路１１２」の「それぞれ」が「生成」した「内部電圧」が供給されていることは、明らかである。
　引用発明において、「電圧発生回路１１２」の出力端は、「出力電圧ＶＯＵＴ」を「出力」する「前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノード」であると認められる。したがって、「前記１つ以上のメモリアレイ１０４の各給電端」と、「各電圧発生回路１１２」が備える「前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノード」とは、それぞれ、電気的に接続されていることは、明らかである。
　ここで、前記「電圧発生回路１１２」の出力端である「前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノード」は、「前記ＰＭＯＳトランジスタ」が「オン」したときに「出力電圧ＶＯＵＴが出力」され、「前記ＰＭＯＳトランジスタ」が「オフ」したときは「電圧供給端子ＶＳＵＰ」とは遮断される。そうすると、「前記ＰＭＯＳトランジスタ」が「オフ」したときには、「各電圧発生回路１１２」が備える「前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノード」と電気的に接続されている「前記メモリアレイ１０４の各給電端」も、「電圧供給端子ＶＳＵＰ」とは遮断されるものである。
　これに対して、補正発明の「仮想電圧レール」とは、「ここで使用する「仮想電圧レール」という語は、電圧レールからの電圧がスイッチング回路を通して供給されて、時々、それが電圧レールから分離されるようにするノードを指す」と、本願明細書の段落【００１８】に定義されている。
　したがって、引用発明の「前記メモリアレイ１０４の各給電端」は、補正発明の「仮想電圧レール」に相当する。
　また、引用発明の「１つ以上のメモリアレイ１０４」がそれぞれ有する「各給電端」から必要とする「内部電圧」が供給される複数のメモリセルは、補正発明の「仮想電圧レールに結合された複数のメモリセル」に相当する。
　
　　イ．引用発明の「電圧供給端子ＶＳＵＰ」は、補正発明の「電圧供給ノード」に相当する。
　また、引用発明の「オンオフ制御されるＰＭＯＳトランジスタ」は「電圧供給端子ＶＳＵＰ」と「前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノード」の間に接続されている。ここで、「前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノード」は、前記ア．で指摘したように、「前記１つ以上のメモリアレイ１０４の各給電端」に電気的に接続されている。
　したがって、引用発明の「電圧供給端子ＶＳＵＰ」と「前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノード」の間に接続されている「オンオフ制御されるＰＭＯＳトランジスタ」は、補正発明の「前記仮想電圧レールと電圧供給ノードとの間に結合されたスイッチング回路」に相当する。
　
　　ウ．引用発明の「出力電圧ＶＯＵＴ」は、「前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノード」から「出力」される「電圧」であるから、前記ア．の検討から、「前記メモリアレイ１０４の各給電端」に「出力」される「電圧」である。
　したがって、引用発明の「非反転入力端子＋に入力される基準電圧ＶＲＥＦと、反転入力端子−に入力される出力電圧ＶＯＵＴとを比較し」、「その比較出力」が「前記ＰＭＯＳトランジスタ」に与えられる「オペアンプ」は、補正発明の「前記仮想電圧レールに存在する電圧レベルを基準電圧と比較するよう結合され且つその比較に基づいて出力信号を与えるように構成された比較器」に相当する。
　
　　エ．引用発明の「オペアンプ」は「その比較出力に応じて前記ＰＭＯＳトランジスタをオンさせ」る。そして、「前記ＰＭＯＳトランジスタ」を「オン」させると、「前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノードを前記電圧供給端子ＶＳＵＰに電気的に接続させ、前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノードから前記出力電圧ＶＯＵＴを出力させる」ものである。
　ここで、引用発明の前記「電圧供給端子ＶＳＵＰ」は、「前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノード」と電気的に接続されると、当然に、「前記１つ以上のメモリアレイ１０４の各給電端」にも電気的に接続されると認められる。
　したがって、引用発明において、「オペアンプ」の「比較出力に応じて」「前記ＰＭＯＳトランジスタ」が「オン」すると、「電圧供給端子ＶＳＵＰ」と「前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノード」とが電気的に接続されることは、補正発明において、「前記スイッチング回路は、前記出力信号に基づき前記仮想電圧レールを前記電圧供給ノードに電気的に結合するように構成された」ことに相当する。
　
　　オ．引用発明の「メモリデバイス１００」は、補正発明の「メモリ回路」に相当する。
　
　　カ．引用発明の「クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫ」は、その「論理値」が周期的に変化する「信号」である。
　したがって、引用発明の「前記メモリデバイス１００」は「入力されるベースクロック信号Ｂａｓｅ＿ＣＬＫからクロックト待機モードクロック信号ＣＳＭ＿ＣＬＫを生成し、当該クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫの論理値に応じて前記オペアンプを選択的にイネーブルまたはディスエイブルするクロックト待機モード制御部１１４を、前記各電圧発生回路１１２毎に有する」ことは、補正発明の「メモリ回路」は更に「前記比較器を周期的にイネーブルするための信号を与えるように結合されたタイミングユニット」を備えることに相当する。
　
（３−２）一致点及び相違点
　そうすると、補正発明と引用発明の一致点と相違点は次のとおりとなる。
　
《一致点》
「仮想電圧レールに結合された複数のメモリセルと、
　前記仮想電圧レールと電圧供給ノードとの間に結合されたスイッチング回路と、
　前記仮想電圧レールに存在する電圧レベルを基準電圧と比較するよう結合され且つその比較に基づいて出力信号を与えるように構成された比較器と、
を備え、前記スイッチング回路は、前記出力信号に基づき前記仮想電圧レールを前記電圧供給ノードに電気的に結合するように構成されたメモリ回路であって、
前記メモリ回路は、更に、
　前記比較器を周期的にイネーブルするための信号を与えるように結合されたタイミングユニット、
　を備えたメモリ回路。」
　
《相違点》
　補正発明の「メモリ回路」は「前記タイミングユニットから与えられる信号の周波数及び／又はデューティサイクルを制御するために１つ以上の値を記憶するように構成されたプログラム可能なユニット」を備えるのに対して、引用発明はそのような特定事項を備えていない点。
　
（４）相違点についての判断
　　ア．引用例の段落【００１２】の「Ｂａｓｅ＿ＣＬＫの各立ち上がりエッジ後に、ＣＳＭ＿ＣＬＫ信号は、パルス幅時間ＴＰＷと称される設定時間においてＬｏｗとされる。時間ＴＰＷが終了した後、ＣＳＭ＿ＣＬＫ信号が再びアサートされ、これによって電圧生成回路１１２が再び無効になる。ＣＳＭ＿ＥＮ信号がアサートされている限りは、Ｂａｓｅ＿ＣＬＫの各立ち上がりエッジに対して、ＣＳＭ＿ＣＬＫをアサートおよびＬｏｗとされるプロセスが継続される。」という記載と、（２−１）ｋ．で指摘した引用例の図４の記載とから、引用発明の「クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫ」の周期は、「入力されるベースクロック信号Ｂａｓｅ＿ＣＬＫ」の周期と等しいものと認められる。
　
　　イ．さて、引用例には、段落【００１３】に「ＶＯＵＴは、たとえスイッチＳ１　３０２、Ｓ２　３０８、Ｓ３　３１８、およびＳ４　３１２を用いて電気的に絶縁されていたとしても、電圧生成回路１１２が無効にされるたびに、漏れ電流などの副次的効果によって緩やかに劣化していく。このＶＯＵＴの劣化は、図４においてＶＤＲＯＯＰとして示されている。上記劣化は、電圧発生回路１１２が無効にされるたびに始まり、そしてＢａｓｅ＿ＣＬＫの立ち上がりエッジ、および対応するＣＳＭ＿ＣＬＫ信号の低下によって電圧発生回路１１２が有効にされるまで続く。電圧発生回路１１２が有効にされるたびに、電圧発生回路１１２がＶＯＵＴをＶＲＥＦレベルまで引き戻すことによってＶＯＵＴを補正するのに、ある有限の時間がかかる。」と記載されている。
　したがって、引用発明は「非反転入力端子＋に入力される基準電圧ＶＲＥＦと、反転入力端子−に入力される出力電圧ＶＯＵＴとを比較し、その比較出力に応じて前記ＰＭＯＳトランジスタをオンさせて、前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノードから前記出力電圧ＶＯＵＴを出力させるオペアンプ」を具備することで、「メモリデバイス１００」は、「電圧生成回路１１２」が無効にされたことで漏れ電流などによって緩やかに減少する「出力電圧ＶＯＵＴ」が、「基準電圧ＶＲＥＦ」に比べて劣化したことを前記「オペアンプ」により検出すると、「前記ＰＭＯＳトランジスタをオン」させて「出力電圧ＶＯＵＴ」を「基準電圧ＶＲＥＦ」レベルまで引き戻すという動作を、「各電圧発生回路１１２」毎に、「クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫ」を用いて周期的に実行させているものである。
　よって、引用例の段落【００１４】に「ＶＯＵＴは、メモリデバイス１００内の別の回路によって用いられるため、臨界値を下回らないことが重要である。……電圧発生回路１１２が無効にされている時間（ＴＢＡＳＥ−ＴＰＷとして算出される）が、ＶＯＵＴが許容不可能なレベルを下回ることのない短さとなるように、ＴＢＡＳＥおよびＴＰＷは選択される」と記載されるように、引用発明の「メモリデバイス１００」が、「出力電圧ＶＯＵＴ」は前記「臨界値を下回らない」という動作を実行するためには、「ＣＳＭ＿ＣＬＫ信号」の「パルス幅時間ＴＰＷと称される設定時間」と「Ｂａｓｅ＿ＣＬＫの周期（ＴＢＡＳＥ）」（同段落【００１２】の記載）が適切に「選択」されることが必要である。
　
　　ウ．引用例の段落【０００８】に「上記電圧発生器が無効である間は、出力線のキャパシタンスは、ＣＳＭ＿ＣＬＫがＨｉｇｈの論理値からＬｏｗの論理値へとスイッチすることによって電圧発生回路１１２が再び有効にされるまで、出力電圧を一定のレベル付近（例えば、電圧発生回路が無効であるときのＶＯＵＴ）に維持する。」と記載されるように、引用発明において、「出力電圧ＶＯＵＴ」を出力する「前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノード」と、「１つ以上のメモリアレイ１０４」それぞれの「給電端」とを接続する「出力線」は、「キャパシタンス」を有している。
　したがって、前記ア．で指摘した、「出力電圧ＶＯＵＴ」が漏れ電流などによって前記臨界値にまで緩やかに減少するのに要する時間や、「出力電圧ＶＯＵＴ」を「基準電圧ＶＲＥＦ」レベルまで引き戻すのに要する時間は、前記「出力線」の「キャパシタンス」に大きく依存すると認められる。
　ここで、前記「出力線」の「キャパシタンス」は、「各電圧発生回路１１２」が備える「前記ＰＭＯＳトランジスタと前記抵抗Ｒ３との接続ノード」から「前記１つ以上のメモリアレイ１０４の各給電端」までの配線の長さと当該配線周辺の状態で決まることは、当業者の技術常識である。そうすると、前記「出力線」の「キャパシタンス」は、「電圧発生回路１１２」と「メモリアレイ１０４」の組み合わせ毎に、したがって、各「メモリアレイ１０４」毎に決まると認められる。
　よって、引用発明において、「クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫ」の周期に等しい「ベースクロック信号Ｂａｓｅ＿ＣＬＫ」の周期と、「クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫ」の「パルス幅時間ＴＰＷ」とは、前記「出力電圧ＶＯＵＴ」が漏れ電流などによって前記臨界値にまで緩やかに減少するのに要する時間や「出力電圧ＶＯＵＴ」を「基準電圧ＶＲＥＦ」レベルまで引き戻すのに要する時間に基づいて、前記「出力線」の「キャパシタンス」を考慮して「選択」されると認められるから、この「選択」は、当然、各「メモリアレイ１０４」毎になされると認められる。
　
　　エ．ところで、引用例の段落【００１１】には、「Ｂａｓｅ＿ＣＬＫの立ち上がりエッジは、メモリデバイス１００への（例えば、読み出しまたは書き込み）アクセスに対応している」と記載されている。すなわち、引用発明の「ベースクロック信号Ｂａｓｅ＿ＣＬＫ」は、「メモリデバイス１００」への読み出しまたは書き込みのアクセス制御のための「クロック信号」である。したがって、前記「ベースクロック信号Ｂａｓｅ＿ＣＬＫ」の周期は、第一には、読み出しまたは書き込みのアクセス制御を考慮して決定されると認められる。
　そして、引用例にも段落【００１２】に「従って、ＣＳＭ＿ＣＬＫのパルス幅ＴＰＷだけでなく、Ｂａｓｅ＿ＣＬＫの周期（ＴＢＡＳＥ）もまた、電圧生成回路１１２が無効にされるタイミングおよび長さを決定する。」と記載されていることから、引用発明の「メモリデバイス１００」に「出力電圧ＶＯＵＴ」が臨界値を下回らないという動作を実行させるためには、先ず、「クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫ」の「パルス幅時間ＴＰＷ」を「選択」し、この「選択」が適切にできない、あるいは、より適切な「選択」が要求される場合に、二次的に、前記「クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫ」の周期に等しい「ベースクロック信号Ｂａｓｅ＿ＣＬＫ」の周期を「選択」するという、前記「パルス幅時間ＴＰＷ」の「選択」を主とする「選択」方法が採られることが、引用例には示唆されていると認められる。
　この、「クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫ」の周期に等しい「ベースクロック信号Ｂａｓｅ＿ＣＬＫ」の周期は固定して、先ず、当該「クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫ」の「パルス幅時間ＴＰＷ」を「選択」するということは、「クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫ」の周期と当該「クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫ」の「パルス幅時間ＴＰＷ」の比である、当該「クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫ」のデューティサイクルを「選択」するということと等価である。
　
　　オ．引用発明においては、前記「クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫ」は、「クロックト待機モード制御部１１４」が、「入力されるベースクロック信号Ｂａｓｅ＿ＣＬＫ」から「生成」している。
　そして、引用例には、段落【０００５】に「別の場合では、クロックト待機モード制御部１１４は……レーザヒューズまたは電子的にプログラム可能なヒューズ（電子ヒューズ）など、メモリデバイス１００のヒューズを溶断することによって恒久的に有効にされる。」と、前記「クロックト待機モード制御部１１４」の制御情報を記憶する「電子的にプログラム可能なヒューズ」すなわち不揮発性メモリを「メモリデバイス１００」に設けることが記載されている。
　
　　カ．以上から、引用発明において、「前記各電圧発生回路１１２毎」の「クロックト待機モード制御部１１４」が「クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫ」を「生成」するに際して、当該「クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫ」の「パルス幅時間ＴＰＷ」の「選択」、すなわち、当該「クロックト待機モードクロック信号ＣＳＭ＿ＣＬＫ」のデューティサイクルの「選択」を、各「メモリアレイ１０４」毎にできるように、「１つ以上のメモリアレイ１０４」についての「１つ以上」の前記「選択」の制御情報を、「メモリデバイス１００」に設けた不揮発性メモリに記憶させることで、相違点に係る構成とすることは、当業者が容易に想到し得たものと認められる。
　
（５）独立特許要件の検討のまとめ
　以上のとおり、前記相違点に係る構成とすることは、引用発明から当業者が容易に想到することができたものである。
　したがって、補正発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
５．小括
　以上のとおりであるから、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２５年１０月１６日に提出された手続補正書による手続補正）は却下された。
　したがって、本願の請求項１〜１４に係る発明は、平成２５年３月２１日に提出された手続補正書によって補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項１〜１４に記載されたとおりのものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は次のとおりである。
　
「仮想電圧レールに結合された複数のメモリセルと、
　前記仮想電圧レールと電圧供給ノードとの間に結合されたスイッチング回路と、
　前記仮想電圧レールに存在する電圧レベルを基準電圧と比較するよう結合され且つその比較に基づいて出力信号を与えるように構成された比較器と、
を備え、前記スイッチング回路は、前記出力信号に基づき前記仮想電圧レールを前記電圧供給ノードに電気的に結合するように構成されたメモリ回路であって、
前記メモリ回路は、更に、
　前記比較器を選択的にイネーブルするための信号を与えるように結合されたタイミングユニット、及び
　前記タイミングユニットから与えられる信号の周波数及び／又はデューティサイクルを制御するために１つ以上の値を記憶するように構成されたプログラム可能なユニット、
　を備えたメモリ回路。」
　
２．引用例の記載と引用発明
　引用例の記載については、前記第２．４．（２）（２−１）において摘記したとおりである。
　そして、引用発明については、前記第２．４．（２）（２−２）カ．において認定したとおりである。
　
３．対比・判断
　　ア．本件補正後の請求項１に係る発明（すなわち、補正発明）は、本件補正前の請求項１に係る発明（すなわち、本願発明）に対して、前記第２．１．で指摘したように、本件補正前の「前記比較器を選択的にイネーブルするための信号」との記載を、本件補正後の「前記比較器を周期的にイネーブルするための信号」に補正したものである。
　そして、この補正は、前記第２．３．で検討したように、本件補正前は、「比較器」は「イネーブルするための信号」により「選択的」に「イネーブル」されるものであったものを、本件補正後は、「比較器」は、「イネーブルするための信号」により選択的に「イネーブル」されることに加えて、当該「信号」により「周期的」に「イネーブル」されることを限定したものである。
　逆に言えば、本願発明は、補正発明から上記の「比較器」の「イネーブル」が「周期的」になされるという限定をなくしたものである。
　
　　イ．そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記第２．４．において検討したとおり、引用発明から当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明から当業者が容易に発明をすることができたものである。
　
　
第４．結言
　以上のとおり、本願発明は、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　
 　よって、結論のとおり審決する。