【事件の表示】
　特願２００９−５５３１６４「自明な算術演算を利用するプロセッサ」拒絶査定不服審判事件〔平成２０年　９月１８日国際公開、ＷＯ２００８／１１０６３４、平成２２年　６月２４日国内公表、特表２０１０−５２１７２９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本件審判請求に係る出願（以下，「本願」という。）は，２００８年３月１６日（パリ条約による優先権主張外国庁受理，２００７年３月１５日（以下，「優先日」という。），グレートブリテン及び北アイルランド連合王国）を国際出願日とする出願であって，平成２１年９月１５日付けで特許法第１８４条の５第１項に規定される書面が提出され，同年１１月２日付けで特許法第１８４条の４第１項の規定による国際出願日における明細書，請求の範囲，図面（図面の中の説明に限る。）及び要約の翻訳文が提出され，平成２３年３月９日付けで審査請求がなされ，平成２４年１０月２２日付けで拒絶理由通知（同年１０月３０日発送）がなされ，平成２５年４月３日付けで意見書が提出されるとともに，同日付けで手続補正がなされたが，同年５月１日付けで拒絶査定（同年５月１４日謄本送達）がなされたものである。
　これに対して，「原査定を取り消す、本願は特許すべきものであるとの審決を求める。」ことを請求の趣旨として，平成２５年８月３０日付けで本件審判請求がなされるとともに，同日付けで手続補正がなされた。
　そして，平成２５年９月２５日付けで審査官により特許法第１６４条第３項に定める報告（前置報告）がなされ，同年１１月２８日付けで当審により特許法第１３４条第４項の規定に基づく審尋（同年１２月３日発送）がなされたが，請求人からの応答がなかった。
第２　平成２５年８月３０日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２５年８月３０日付けの手続補正を却下する。
［理由］
１　補正の内容
ア　平成２５年８月３０日付けの手続補正（以下，「本件補正」という。）の内容は，平成２５年４月３日付けの手続補正により補正された特許請求の範囲の請求項１ないし請求項２６の記載
「　【請求項１】
　データ値を格納するためのデータストアと、
　前記データストアにおける各データ値に対する少なくとも一つのフラグを格納するための自明なオペランド・レジスタであって、前記少なくとも一つのフラグは格納されるデータ値が自明なオペランドであるかどうかを示すレジスタと、
　前記データストアへの入力ライン上において自明なオペランドの存在を決定するために比較を実行するように構成されるコンパレータと、
　を含むプロセッサであって、
　前記プロセッサは、命令の実行において自明なオペランド・レジスタを使用するように構成される、プロセッサ。
　　【請求項２】
　前記プロセッサは、前記データストアから少なくとも一つのデータを取り込む演算を実施することにおいて、前記自明なオペランド・レジスタを使用する計算ユニットを含む、請求項１に記載のプロセッサ。
　　【請求項３】
　前記計算ユニットは、前記自明なオペランド・レジスタを調べ、計算ユニットの前記演算を制御するための制御論理ユニットを含む、請求項２に記載のプロセッサ。
　　【請求項４】
　前記データストアのセットは、レジスタ・ファイルとして提供される、請求項１に記載のプロセッサ。
　　【請求項５】
　前記プロセッサは、複数のコンパレータを更に含み、各コンパレータは、対応する書き込みポートにおいて前記データ値が自明なオペランドを含むかどうかを決定する、請求項４に記載のプロセッサ。
　　【請求項６】
　前記データ値は浮動小数点値である、請求項１から５のいずれかに記載のプロセッサ。
　　【請求項７】
　前記コンパレータは、自明なオペランドの存在を決定するために書き込みライン上において比較を実行する、請求項６に記載のプロセッサ。
　　【請求項８】
　前記データストアは、３２ビット、６４ビット又は１２８ビット・レジスタを含む、請求項７に記載のプロセッサ。
　　【請求項９】
　前記自明なオペランドは、０、−１又は１を含む、請求項１から８のいずれかに記載のプロセッサ。
　　【請求項１０】
　前記自明なオペランドは一意的にゼロ値である、請求項１から９のいずれかに記載のプロセッサ。
　　【請求項１１】
　前記実行される命令は浮動小数点計算を含む、請求項１から１０のいずれかに記載のプロセッサ。
　　【請求項１２】
　制御論理ユニットは、前記自明なオペランド・レジスタを調べ、浮動小数点計算ユニットの演算を制御するために提供される、請求項１１に記載のプロセッサ。
　　【請求項１３】
　前記制御論理ユニットは、前記計算が自明なオペランドを含む場合は、前記浮動小数点計算ユニットを回避し、直接的に結果を提供するように構成される、請求項１２に記載のプロセッサ。
　　【請求項１４】
　前記結果は、前記結果が格納対象であった場合に、前記自明なオペランド・レジスタに格納される前記フラグを、前記結果であるデータ値が自明なオペランドであることを示すように設定することによって直接的に提供される、請求項１３に記載のプロセッサ。
　　【請求項１５】
　前記実行される命令は、データ格納命令を含む、請求項１から１０のいずれかに記載のプロセッサ。
　　【請求項１６】
　プロセッサにおける第一のデータ・レジスタ上で演算を実行するための方法であって、前記プロセッサは、前記第一のデータ・レジスタにおける自明なオペランドの存在を示す自明なオペランド・レジスタを有し、
　前記方法は、
　ａ）データを第一のデータ・レジスタの入力ラインに書き込むことと、
　ｂ）前記第一のデータ・レジスタへの前記入力ライン上において、前記データにおける自明なオペランドの前記存在を決定するために前記データの比較を実行することと、
　ｃ）自明なオペランド・レジスタ内において前記比較に応答してフラグをセットすることと、からなるステップと、
　前記第一のデータ・レジスタを取り入れている命令の実行において前記自明なオペランド・レジスタの前記フラグを使用するステップと、
　を含む、方法。
　　【請求項１７】
　前記データを書き込むこと、及び、前記データの比較を実行することは、ほぼ同時に実行される、請求項１６に記載の方法。
　　【請求項１８】
　前記第一のデータ・レジスタは、浮動小数点データ・レジスタである、請求項１６に記載の方法。
　　【請求項１９】
　前記プロセッサは、前記第一のデータ・レジスタとして複数の個々のデータ・レジスタを備え、各レジスタは前記自明なオペランド・レジスタに付属フラグを有する、請求項１６から１８のいずれかに記載の方法。
　　【請求項２０】
　前記複数の個々のデータ・レジスタは、レジスタ・ファイルとして提供される、請求項１９に記載の方法。
　　【請求項２１】
　命令は計算であり、前記自明なオペランド・レジスタは前記プロセッサにおける計算ユニットの前記演算の制御に使用される、請求項１６から２０のいずれかに記載の方法。
　　【請求項２２】
　前記自明なオペランドは、０、−１又は１を含む、請求項１６から２１のいずれかに記載の方法。
　　【請求項２３】
　前記自明なオペランドは、一意的にゼロ値である、請求項１６から２１のいずれかに記載の方法。
　　【請求項２４】
　前記方法は、前記計算が自明なオペランドを含む場合は、前記計算ユニットの回避及び直接的な結果の提供を含む、請求項２１のいずれかに記載の方法。
　　【請求項２５】
　前記結果は、前記結果が格納対象であった場合に、前記自明なオペランド・レジスタに格納される前記フラグを、前記結果が自明なオペランドであることを示すように設定することによって直接的に提供される、請求項２４に記載の方法。
　　【請求項２６】
　前記実行される命令は、データ格納命令を含む、請求項１６に記載の方法。」（以下，この特許請求の範囲に記載された請求項各項を「補正前の請求項」という。）
を，
「　【請求項１】
　データ値を格納するためのデータストアと、
　前記データストアにおける各データ値に対する少なくとも一つのフラグを格納するための自明なオペランド・レジスタであって、前記少なくとも一つのフラグは格納されるデータ値が自明なオペランドであるかどうかを示す
自明なオペランド・
　前記データストアへの入力ライン上において自明なオペランドの存在を決定するために比較を実行
し、比較の内容を前記少なくとも一つのフラグとして前記自明なオペランド・レジスタに格納
　前記データストアから少なくとも一つのデータを取り込む演算を実施することにおいて、前記自明なオペランド・レジスタを使用する計算ユニット
と、を含むプロセッサであって
　
前記計算ユニットは、前記自明なオペランド・レジスタに格納された前記少なくとも一つのフラグが自明なオペランドであることを示す場合に、前記自明なオペランド・レジスタの内容を使用するように構成される、プロセッサ。
　　【請求項２】
　前記計算ユニットは、前記自明なオペランド・レジスタを調べ、計算ユニットの前記演算を制御するための制御論理ユニットを含む、請求項
１
　　【請求項３】
　前記データストアのセットは、レジスタ・ファイルとして提供される、請求項１に記載のプロセッサ。
　　【請求項４】
　前記プロセッサは、複数のコンパレータを更に含み、各コンパレータは、対応する書き込みポートにおいて前記データ値が自明なオペランドを含むかどうかを決定する、請求項
３
　　【請求項５】
　前記データ値は浮動小数点値である、請求項１から
４
　　【請求項６】
　前記コンパレータは、自明なオペランドの存在を決定するために書き込みライン上において比較を実行する、請求項
５
　　【請求項７】
　前記データストアは、３２ビット、６４ビット又は１２８ビット・レジスタを含む、請求項
６
　　【請求項８】
　前記自明なオペランドは、０、−１又は１を含む、請求項１から
７
　　【請求項９】
　前記自明なオペランドは一意的にゼロ値である、請求項１から
８
　　【請求項１０】
　前記実行される命令は浮動小数点計算を含む、請求項１から
９
　　【請求項１１】
　制御論理ユニットは、前記自明なオペランド・レジスタを調べ、浮動小数点計算ユニットの演算を制御するために提供される、請求項
１０
　　【請求項１２】
　前記制御論理ユニットは、前記
演算
１１
　　【請求項１３】
　前記結果は、前記結果が格納対象であった場合に、前記自明なオペランド・レジスタに格納される前記フラグを、前記結果であるデータ値が自明なオペランドであることを示すように設定することによって直接的に提供される、請求項
１２
　　【請求項１４】
　前記実行される命令は、データ格納命令を含む、請求項１から
９
　　【請求項１５】
　プロセッサにおける第一のデータ・レジスタ上で演算を実行するための方法であって、前記プロセッサは、前記第一のデータ・レジスタにおける自明なオペランドの存在を示す自明なオペランド・レジスタを有し、
　前記方法は、
　ａ）データを第一のデータ・レジスタの入力ラインに書き込むことと、
　ｂ）前記第一のデータ・レジスタへの前記入力ライン上において、前記データにおける自明なオペランドの前記存在を決定するために前記データの比較を実行することと、
　ｃ）前記自明なオペランド・レジスタ内において前記比較に応答してフラグをセットすることと、からなるステップと、
　前記第一のデータ・レジスタを取り入れている命令の実行において前記自明なオペランド・レジスタ
にセットされた前記フラグが自明なオペランドであることを示す場合に、
の内容
　を含む、方法。
　　【請求項１６】
　前記データを書き込むこと、及び、前記データの比較を実行することは、ほぼ同時に実行される、請求項
１５
　　【請求項１７】
　前記第一のデータ・レジスタは、浮動小数点データ・レジスタである、請求項
１５
　　【請求項１８】
　前記プロセッサは、前記第一のデータ・レジスタとして複数の個々のデータ・レジスタを備え、各レジスタは前記自明なオペランド・レジスタに付属フラグを有する、請求項
１５
１７
　　【請求項１９】
　前記複数の個々のデータ・レジスタは、レジスタ・ファイルとして提供される、請求項
１８
　　【請求項２０】
　命令は計算であり、前記自明なオペランド・レジスタは前記プロセッサにおける計算ユニットの前記演算の制御に使用される、請求項
１５
１９
　　【請求項２１】
　前記自明なオペランドは、０、−１又は１を含む、請求項
１５
２０
　　【請求項２２】
　前記自明なオペランドは、一意的にゼロ値である、請求項
１５
２０
　　【請求項２３】
　前記方法は、前記計算が自明なオペランドを含む場合は、前記計算ユニットの回避及び直接的な結果の提供を含む、請求項
２０
　　【請求項２４】
　前記結果は、前記結果が格納対象であった場合に、前記自明なオペランド・レジスタに格納される前記フラグを、前記結果が自明なオペランドであることを示すように設定することによって直接的に提供される、請求項
２３
　　【請求項２５】
　前記実行される命令は、データ格納命令を含む、請求項
１５
に補正するものである。
イ　そして，本件補正は，願書に最初に添付した明細書，特許請求の範囲又は図面に記載した事項の範囲内においてなされており，特許法第１７条の２第３項の規定に適合している。
２　目的要件
　本件補正が，特許法第１７条の２第５項に規定する請求項の削除，特許請求の範囲の減縮（特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって，その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。），誤記の訂正，あるいは，明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。）のいずれかを目的としたものであるかについて，以下に検討する。
（１）請求項１について
ア　請求人が，審判請求書において，「手続補正書による補正は、請求項１を削除し、請求項２を独立請求項の形式に書き改めると共に“計算ユニット”について更に限定して新請求項１」と主張するように，本件補正後の請求項１は本件補正前の請求項２に対応するものであると認められる。
イ　そして，本件補正前の請求項２を本件補正後の請求項１に変更する補正は，下記の補正事項よりなるものである。
【補正事項１】
　本件補正前の請求項２が引用する本件補正前の請求項１の
「前記データストアにおける各データ値に対する少なくとも一つのフラグを格納するための自明なオペランド・レジスタであって、前記少なくとも一つのフラグは格納されるデータ値が自明なオペランドであるかどうかを示すレジスタ」との記載を，
　本件補正後の請求項１の
「前記データストアにおける各データ値に対する少なくとも一つのフラグを格納するための自明なオペランド・レジスタであって、前記少なくとも一つのフラグは格納されるデータ値が自明なオペランドであるかどうかを示す
自明なオペランド・
【補正事項２】
　本件補正前の請求項２が引用する本件補正前の請求項１の
「前記データストアへの入力ライン上において自明なオペランドの存在を決定するために比較を実行するように構成されるコンパレータ」との記載を，
　本件補正後の請求項１の
「前記データストアへの入力ライン上において自明なオペランドの存在を決定するために比較を実行
し、比較の内容を前記少なくとも一つのフラグとして前記自明なオペランド・レジスタに格納
【補正事項３】
　本件補正前の請求項２が引用する本件補正前の請求項１の
「前記プロセッサは、命令の実行において自明なオペランド・レジスタを使用するように構成される」との記載を，
　本件補正後の請求項１の
「
前記計算ユニットは、前記自明なオペランド・レジスタに格納された前記少なくとも一つのフラグが自明なオペランドであることを示す場合に、前記自明なオペランド・レジスタの内容を使用するように構成される
ウ　上記補正事項１ないし補正事項３の目的について検討する。
（ア）補正事項１について
　上記補正事項１は，誤記の訂正を目的として，本件補正前の請求項１の「レジスタ」との記載を，本件補正後の請求項１の「自明なオペランド・レジスタ」との記載に補正したものであると認められる。
（イ）補正事項２及び補正事項３について
　上記補正事項２は，本件補正前の請求項１が含む「コンパレータ」に対して「比較の内容を前記少なくとも一つのフラグとして前記自明なオペランド・レジスタに格納する」との限定を加えたものであり，上記補正事項３は，プロセッサが含む「計算ユニット」に対して，“自明なオペランド・レジスタに格納された少なくとも一つのフラグが自明なオペランドであることを示す場合に、前記自明なオペランド・レジスタの内容を使用する”との限定を加えたものであると認められる。そして，これらの補正によって当該発明の産業上の利用分野及び解決しようとする課題が格別変更されるものではない。
　従って，上記補正事項２及び補正事項３の目的は，当該請求項に記載した発明特定事項を限定するものであって，その補正前後の当該請求項に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるもの（以下，単に「限定的減縮」という。）に該当すると認められる。
（２）請求項３ないし１０，及び請求項１４について
ア　本件補正後の請求項３は本件補正前の請求項４に対応し，本件補正後の請求項４は本件補正前の請求項５に対応し，本件補正後の請求項５は本件補正前の請求項６に対応し，本件補正後の請求項６は本件補正前の請求項７に対応し，本件補正後の請求項７は本件補正前の請求項８に対応し，本件補正後の請求項８は本件補正前の請求項９に対応し，本件補正後の請求項９は本件補正前の請求項１０に対応し，本件補正後の請求項１０は本件補正前の請求項１１に対応し，本件補正後の請求項１４は本件補正前の請求項１５に対応するものである。
イ　ところで，本件補正前の請求項４ないし１１に係る発明と，本件補正前の請求項１５に係る発明は，本件補正前の請求項２や請求項３に記載されていた発明特定事項（「前記データストアから少なくとも一つのデータを取り込む演算を実施することにおいて、前記自明なオペランド・レジスタを使用する計算ユニット」に関する発明特定事項）を含まない発明も包含するものであった。ところが，本件補正により，本件補正後の請求項３ないし１０に係る発明と，本件補正後の請求項１４に係る発明は，本件補正前の請求項２に記載されていた発明特定事項（「前記データストアから少なくとも一つのデータを取り込む演算を実施することにおいて、前記自明なオペランド・レジスタを使用する計算ユニット」に関する発明特定事項）を必ず含むものとなった。
ウ　つまり，上記で指摘した各請求項に関しては，本件補正により，本件補正前には必ず含むものではなかった「前記データストアから少なくとも一つのデータを取り込む演算を実施することにおいて、前記自明なオペランド・レジスタを使用する計算ユニット」が発明特定事項として追加されるものとなっており，このような追加を行う補正は，特許法第１７条の２第５項第２号で規定される限定的減縮を目的としたものとはいえない。また，上記で指摘した各請求項に関して，本件補正が特許法第１７条の２第５項の他の号を目的としたものであるともいえない。
（３）請求項１５について
ア　本件補正前の請求項１６を本件補正後の請求項１５に変更する補正は，下記の補正事項よりなるものである。
【補正事項４】
　本件補正前の請求項１６の
「前記第一のデータ・レジスタを取り入れている命令の実行において前記自明なオペランド・レジスタの前記フラグを使用するステップ」との記載を，
　本件補正後の請求項１５の
「前記第一のデータ・レジスタを取り入れている命令の実行において前記自明なオペランド・レジスタ
にセットされた前記フラグが自明なオペランドであることを示す場合に、
の内容
イ　補正事項４の目的について検討する。
　上記補正事項４は，本件補正前の請求項１６が含む「フラグを使用するステップ」において，“自明なオペランド・レジスタ
にセットされたフラグが自明なオペランドであることを示す場合に、
の内容
　従って，上記補正事項４の目的は，限定的減縮に該当すると認められる。
（４）小括
　以上のとおり，本件補正前の請求項４ないし１１，及び補正前の請求項１５についてする補正を含む本件補正は，特許法第１７条の２第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
３　独立特許要件
　上記「２　目的要件」において指摘したとおり，本件補正は，特許法第１７条の２第５項の規定に違反するものであるが，本件補正後の請求項１に記載された発明（以下，「本件補正発明」という。）は，本件補正前の請求項２に対して，限定的減縮を行ったものを含むものであると認められることから，本件補正発明が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか），以下に検討する。
（１）本件補正発明
　本件補正発明は，前記「１　補正の内容」において，補正後の請求項１として引用した，次の記載のとおりのものである。
「データ値を格納するためのデータストアと、
　前記データストアにおける各データ値に対する少なくとも一つのフラグを格納するための自明なオペランド・レジスタであって、前記少なくとも一つのフラグは格納されるデータ値が自明なオペランドであるかどうかを示す自明なオペランド・レジスタと、
　前記データストアへの入力ライン上において自明なオペランドの存在を決定するために比較を実行し、比較の内容を前記少なくとも一つのフラグとして前記自明なオペランド・レジスタに格納するように構成されるコンパレータと、
　前記データストアから少なくとも一つのデータを取り込む演算を実施することにおいて、前記自明なオペランド・レジスタを使用する計算ユニットと、を含むプロセッサであって、
　前記計算ユニットは、前記自明なオペランド・レジスタに格納された前記少なくとも一つのフラグが自明なオペランドであることを示す場合に、前記自明なオペランド・レジスタの内容を使用するように構成される、プロセッサ。」
（２）引用文献
（２−１）引用文献１
ア　本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能とされ，原審の拒絶査定の理由である上記平成２４年１０月２２日付けの拒絶理由通知において引用された文献である，『Shawn McCloud, et al., A Floating Point Unit For The 68040, Proceedings of 1990 IEEE International Conference on Computer Design: VLSI in Computers and Processors (ICCD'90), IEEE, 17 Sept. 1990, Pages:187-190』（以下，「引用文献１」という。）には，関連する図とともに，以下の技術的事項が記載されている。
（当審注：下線は，参考のために当審で付与したものである。）
Ａ　「The '040 FPU is an on chip implementation of the 68881/882 floating point co-processor and conforms to the IEEE binary standard for floating point arithmetic (ANSI-IEEE Std 754-1985 [l]) via a software envelope. 
The FPU has a three stage pipeline architecture.
The first stage, called the Conversion Unit (CU), controls data
operand conversion, and tagging.
The second stage, called the Execution Unit (XU), does most of the number crunching
（当審訳：６８０４０ＦＰＵは，６８８８１／８８２浮動小数点コプロセッサのチップ上に実装され，ソフトウェア・エンベロープを用いて，浮動小数点演算のＩＥＥＥバイナリ規格（ANSI-IEEE754-1985[L]）に準拠している。
ＦＰＵは，３段階のパイプライン・アーキテクチャを有する。第１段階は，変換ユニット（ＣＵ）と呼ばれ，データ
の制御，
オペランド変換，タグ付けを行う。第２段階は，実行ユニット（ＸＵ）と呼ばれ，複雑な計算のほとんどを行う
Ｂ　「
The FPU implements
registers including
8 FP Data Registers (FPR).
The 8 FPRs are each 80-bits with a 3-bit tag
（当審訳：
ＦＰＵは
レジスタを実装し，当該レジスタは
８つのＦＰデータレジスタ（ＦＰＲ）を含んでいる。８つのＦＰＲは，それぞれ，３ビットのタグ
を備えた８０ビットからなる
Ｃ　「In keeping with the philosophy begun with the 68881/882, all operations within the FPU are performed in extended precision. 
The CU accepts data
It converts data to extended precision (if necessary), and tags the data.
This tagging is used to determine whether the case is trivial, (e.g. multiplication by zero), and shorten the instruction latency by forcing trivial results
（当審訳：６８８８１／８８２で始まった原理に沿って，ＦＰＵ内のすべての演算が拡張精度で実行される。 
ＣＵは
データを受け入れる。それは，（必要な場合）拡張精度にデータを変換し，そのデータにタグ付けする。このタグ付けは，当該ケースが自明であるか否か（例えばゼロによる乗算）を判断するために使用され，自明な結果を強要することで，命令のレイテンシーを短縮する
Ｄ　「The XU is the second stage in the FPU pipeline and performs all numerically intensive operations. 
Only nontrivial operations, such as addition of normal data types, are performed in the XU; most trivial cases, such as multiplication by 0 or addition of 0
are handled entirely in the CU
（当審訳：ＸＵは，ＦＰＵパイプライン内の第２段階であり，すべての数値的に強力な演算を実行する。
通常のデータ型の加算のような自明でない演算はＸＵで実行され，０による乗算や０の加算
といった自明な演算の殆どは，ＣＵで完全に処理される
イ　ここで，上記引用文献１に記載されている事項を検討する。
（ア）上記Ａの「The FPU has a three stage pipeline architecture. The first stage, called the Conversion Unit (CU), controls data・・・operand conversion, and tagging. The second stage, called the Execution Unit (XU), does most of the number crunching（ＦＰＵは，３段階のパイプライン・アーキテクチャを有する。第１段階は，変換ユニット（ＣＵ）と呼ばれ，データ・・・の制御，・・・オペランド変換，タグ付けを行う。第２段階は，実行ユニット（ＸＵ）と呼ばれ，複雑な計算のほとんどを行う）」との記載，上記Ｂの「The FPU implements・・・registers including・・・8 FP Data Registers (FPR). The 8 FPRs are each 80-bits with a 3-bit tag（ＦＰＵは・・・レジスタを実装し，当該レジスタは・・・８つのＦＰデータレジスタ（ＦＰＲ）を含んでいる。８つのＦＰＲは，それぞれ，３ビットのタグ・・・を備えた８０ビットからなる）」との記載からすると，引用文献１には，
“データの制御，オペランド変換，タグ付け等を行う変換ユニット（ＣＵ）と，
　複雑な計算を行う実行ユニット（ＸＵ）と，
　タグビットを含む浮動小数点データレジスタ（ＦＰＲ）と，
を含むＦＰＵ”
が記載されていると解される。
（イ）上記Ｃの「The CU accepts data・・・It converts data to extended precision (if necessary), and tags the data. This tagging is used to determine whether the case is trivial, (e.g. multiplication by zero), and shorten the instruction latency by forcing trivial results（ＣＵは・・・データを受け入れる。それは，（必要な場合）拡張精度にデータを変換し，そのデータにタグ付けする。このタグ付けは，当該ケースが自明であるか否か（例えばゼロによる乗算）を判断するために使用され，自明な結果を強要することで，命令のレイテンシーを短縮する）」との記載，上記Ｄの「Only nontrivial operations, such as addition of normal data types, are performed in the XU; most trivial cases, such as multiplication by 0 or addition of 0・・・are handled entirely in the CU（通常のデータ型の加算のような自明でない演算はＸＵで実行され，０による乗算や０の加算・・・といった自明な演算の殆どは，ＣＵで完全に処理される）」との記載からすると，データに付与されたタグを使用して，自明な演算の場合にはＣＵで処理され，自明でない演算の場合にはＸＵで処理されることが読み取れる。
　してみると，引用文献１には，
“変換ユニット（ＣＵ）は，データを受け入れると，前記データが特定の値であるか否か（例えば，ゼロであるか否か）を示すタグ付けを行い，前記タグを使用して，自明な演算を行うと判断された場合には，実行ユニット（ＸＵ）を使用せずに，自明な結果を強要することで，命令のレイテンシーを短縮する”態様
が記載されていると解される。
ウ　以上，（ア）及び（イ）で指摘した事項を踏まえると，引用文献１には，次の発明（以下，「引用発明」という。）が記載されているものと認められる。
「データの制御，オペランド変換，タグ付け等を行う変換ユニット（ＣＵ）と，
　複雑な計算を行う実行ユニット（ＸＵ）と，
　タグビットを含む浮動小数点データレジスタ（ＦＰＲ）と，
を含むＦＰＵであって，
　前記変換ユニット（ＣＵ）は，データを受け入れると，前記データが特定の値であるか否か（例えば，ゼロであるか否か）を示すタグ付けを行い，前記タグを使用して，自明な演算を行うと判断された場合には，前記実行ユニット（ＸＵ）を使用せずに，自明な結果を強要することで，命令のレイテンシーを短縮する，
ことを特徴とするＦＰＵ。」
（２−２）引用文献２
ア　本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能とされ，原審の拒絶査定の理由である上記平成２４年１０月２２日付けの拒絶理由通知において引用された文献である，特開昭５２−２１４０号公報（昭和５２年１月８日出願公開。以下，「引用文献２」という。）には，関連する図とともに，以下の技術的事項が記載されている。
（当審注：下線は，参考のために当審で付与したものである。）
Ｅ　「２　特許請求の範囲
　
汎用レジスタに書き込まれている各データに対応して、該データが１であるか否かの表示を行う表示レジスタを設け
Ｆ　「図は本発明の具体例をブロック図で示したものである。
ブロック１は汎用レジスタ（ＧＰＲ）３の書込みアドレスレジスタ（ＧＷＡＲ）であり、
ブロック２はＧＰＲ３の書込みデータレジスタ（ＧＷＤＲ）
ＧＰＲ３のモードを指定するパルス（ＷＰ）
ＷＰ４が１の時，ＧＷＡＲ１で指定するＧＰＲ３のアドレスにＧＷＤＲ２の内容が書き込まれる
　ブロック５は命令レジスタ（ＩＲ）であり、ビット０−７には命令コードがセットされる。ブロック６は命令コードより計数ブランチ命令を解読するデコーダである。
　点線で囲んだ部分が本発明の特徴とする部分である。
ブロック７はＧＷＤＲ２の内容が１であることを検出するデコーダであり、ブロック８はＧＰＲ３に書き込まれている各データに対応して、そのデータが１であれば１を記憶し、１以外の値であれば０を記憶する表示レジスタ
ＷＰ４が１の時、表示レジスタ８はＧＰＲ３と同時に書き込みモードになり、ＧＷＡＲ１で指定するレジスタ８のアドレスにデコーダ７の出力が書き込まれる
レジスタ８はＧＰＲ３の各データの内容が１か否かという情報を常に最新の状態で保持している
イ　上記Ｅ及びＦの記載からすると，引用文献２には，次の技術的事項が記載されているということができる。
“データが格納される汎用レジスタと，当該データが特定の値であるか否かを示す値（本件補正発明の「フラグ」に相当）が格納される表示レジスタを，別々のレジスタ構成として備える”技術。
ウ　また，上記Ｆの「ブロック２はＧＰＲ３の書込みデータレジスタ（ＧＷＤＲ）・・・ＧＰＲ３のモードを指定するパルス（ＷＰ）・・・ＷＰ４が１の時，ＧＷＡＲ１で指定するＧＰＲ３のアドレスにＧＷＤＲ２の内容が書き込まれる・・・ブロック７はＧＷＤＲ２の内容が１であることを検出するデコーダであり、ブロック８はＧＰＲ３に書き込まれている各データに対応して、そのデータが１であれば１を記憶し、１以外の値であれば０を記憶する表示レジスタ・・・ＷＰ４が１の時、表示レジスタ８はＧＰＲ３と同時に書き込みモードになり、ＧＷＡＲ１で指定するレジスタ８のアドレスにデコーダ７の出力が書き込まれる」との記載からすると，引用文献２には，次の技術的事項が記載されているということができる。
“書込みデータレジスタから汎用レジスタに書き込む際に，その書込みデータをデコーダが受け入れて当該書込みデータが特定の値であるか否かを判定し，デコーダによる判定結果を表示レジスタに出力する構成を採用することにより，書込みデータを汎用レジスタに書き込みつつ，当該書込みデータが特定の値であるか否かを示す判定結果を表示レジスタに書き込むようにする”技術。
（２−３）引用文献３
　本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能とされ，原審の拒絶査定の理由である上記平成２４年１０月２２日付けの拒絶理由通知において引用された文献である，特表２０００−５０６６３９号公報（平成１２年５月３０日出願公開。以下，「引用文献３」という。）には，関連する図とともに，以下の技術的事項が記載されている。
（当審注：下線は，参考のために当審で付与したものである。）
Ｇ　「第１図は、プロセッサ１０５上で実行されるオペレーティング・システム１３２が記憶装置１１０に記憶されていることも示している。もちろん、記憶装置１１０は好ましくは、追加ソフトウェア（図示せず）を含む。第１図は、プロセッサ１０５が浮動小数点装置１３５と浮動小数点状態レジスタ１５５とを含む（本明細書では、「浮動小数点」を示すために表記「ＦＰ」を使用する）ことも示している。もちろん、プロセッサ１０５は、本発明を理解するうえで必要とされない追加回路を含む。
　
浮動小数点装置１３５は、浮動小数点データを記憶するために使用され、１組の浮動小数点レジスタ（浮動小数点レジスタ・ファイルとも呼ぶ）１４５と、１組のタグ１５０と
を含む
１組の浮動小数点レジスタ１４５は、Ｒ０ないしＲ７（本明細書では、浮動小数点レジスタの物理的位置を示すために表記Ｒｎを使用している）で示された８つのレジスタを含む
　
１組のタグ１５０は８つのタグを含み、単一のレジスタに格納される
各タグは、それぞれの異なる浮動小数点レジスタに対応し、２つのビットを備える
（２−４）引用文献４
　本願の優先日前に頒布又は電気通信回線を通じて公衆に利用可能とされ，原審の拒絶査定の理由である上記平成２４年１０月２２日付けの拒絶理由通知において引用された文献である，『「Pentium Pro ファミリ・ディベロパーズ・マニュアル　中巻：プログラマーズ・リファレンス・マニュアル」，初版，インテルジャパン株式会社，1996年，Pages:7-7〜7-23』（以下，「引用文献４」という。）には，関連する図とともに，以下の技術的事項が記載されている。
（当審注：下線は，参考のために当審で付与したものである。）
Ｈ　「７．３．６．　ＦＰＵタグ・ワード
この１６ビットの
タグ・ワード
は、ＦＰＵデータ・レジスタ・スタックの８レジスタのそれぞれの内容を示す
これらのタグ・コードは、レジスタの内容が有効な数値、ゼロ、特殊な浮動小数点数値
のどれであるか
を示す
ＦＰＵタグ・ワードは、ＦＰＵ内のＦＰＵタグ・ワード・レジスタにキャッシュされている
（３）対比
　本件補正発明と引用発明とを対比する。
ア　引用発明の「ＦＰＵ」は，浮動小数点演算を実施するプロセッサであるから，本件補正発明の「プロセッサ」に対応するものといえる。
イ　引用発明の「浮動小数点データレジスタ（ＦＰＲ）」は，データを格納するためのものであることから，本件補正発明の「データ値を格納するためのデータストア」に相当する。
ウ　引用発明の「タグ」は，入力されたデータが特定の値であるか否か（例えば，ゼロであるか否か）を示すものであることから，本件補正発明の「フラグ」に相当する。
エ
（ア）引用発明の「タグビットを含む浮動小数点データレジスタ（ＦＰＲ）」からすると，タグ付けの結果は，レジスタが含むタグビットとして格納されるものと解される。
（イ）してみると，引用発明と本件補正発明とは，“入力されたデータ値に対する少なくとも一つのフラグを格納するレジスタ”を含む点で共通するといえる。
オ
（ア）引用発明の「変換ユニット（ＣＵ）」は，タグを使用して，自明な演算を行うと判断された場合に，自明な演算を強要（実施）するものであることから，本件補正発明の「計算ユニット」に対応するものといえる。
（イ）してみると，引用発明と本件補正発明とは，プロセッサが，“データストアから少なくとも一つのデータを取り込む演算を実施する計算ユニット”を含む点で共通するといえる。
カ
（ア）引用発明の「データを受け入れると，前記データが特定の値であるか否かを示すタグ付けを行い，前記タグを使用して，自明な演算を行うと判断された場合には，自明な結果を強要することで，命令のレイテンシーを短縮する」とは，タグが特定の値（自明なオペランド）であることを示す場合に，当該特定の値（自明なオペランド）を使用することで，命令のレイテンシーを短縮するように構成されていることに他ならない。
（イ）また，本件補正発明の「自明なオペランド・レジスタの内容を使用する」とは，自明なオペランドを使用することに他ならない。
（ウ）してみると，引用発明と本件補正発明とは，“計算ユニットは、少なくとも一つのフラグが自明なオペランドであることを示す場合に、前記自明なオペランドを使用するように構成される”点で共通するといえる。
キ　以上から，本件補正発明と引用発明とは，以下の点で一致し，また，以下の点で相違する。
［一致点］
「データ値を格納するためのデータストアと，
　入力されたデータ値に対する少なくとも一つのフラグを格納するレジスタと，
　前記データストアから少なくとも一つのデータを取り込む演算を実施する計算ユニットと，を含むプロセッサであって，
　前記計算ユニットは、前記少なくとも一つのフラグが自明なオペランドであることを示す場合に、前記自明なオペランドを使用するように構成される，プロセッサ。」
［相違点１］
　フラグを格納するレジスタに関して，本件補正発明が，「前記データストアにおける各データ値に対する少なくとも一つのフラグを格納するための自明なオペランド・レジスタであって、前記少なくとも一つのフラグは格納されるデータ値が自明なオペランドであるかどうかを示す自明なオペランド・レジスタ」であるのに対して，引用発明は，入力されたデータに対して，該データが特定の値であるか否かを示すタグ付けを行うものであるが，当該付与されたタグは，データと同一のレジスタ（浮動小数点データレジスタ（ＦＰＲ））に格納されるものである点。
［相違点２］
　本件補正発明のプロセッサが，「前記データストアへの入力ライン上において自明なオペランドの存在を決定するために比較を実行し、比較の内容を前記少なくとも一つのフラグとして前記自明なオペランド・レジスタに格納するように構成されるコンパレータ」を含むものであるのに対して，引用発明のＦＰＵは，入力されたデータに対して，該データが特定の値であるか否かを示すタグ付けを行うものではあるが，当該タグ付けがどのような構成で行われるかまでは明記されていない点。
［相違点３］
　計算ユニットの処理に関して，本件補正発明が，「前記自明なオペランド・レジスタに格納された前記少なくとも一つのフラグが自明なオペランドであることを示す場合に、前記自明なオペランド・レジスタの内容を使用する」ものであるのに対して，引用発明は，データが特定の値であるか否か（例えば，ゼロであるか否か）を示すタグ付けを行い，前記タグを使用して，自明な演算を行うと判断された場合には，自明な結果を強要するものである点。
（４）判断
　上記相違点１ないし相違点３について検討する。
ア　相違点１について
（ア）引用文献２（上記Ｅ及びＦ等参照）にも記載されるように、“データが格納される汎用レジスタと，当該データが特定の値であるか否かを示す値（本件補正発明の「フラグ」に相当）が格納される表示レジスタを，別々のレジスタ構成として備える”技術は，本願の優先日前において，周知技術であった。
（イ）また，引用文献３（上記Ｇ等参照）及び引用文献４（上記Ｈ等参照）にも，浮動小数点数が格納される浮動小数点レジスタ（引用文献３では「浮動小数点レジスタ１４５」，引用文献４では「ＦＰＵデータ・レジスタ」）と，当該浮動小数点数が特定の値であるか否かを示すことができるタグが格納されるタグレジスタ（引用文献３では「タグ１５０」，引用文献４では「ＦＰＵ・タグ・ワード・レジスタ」）を，別々のレジスタ構成として備えることが示されている。
（ウ）してみると，引用発明における入力されたデータや当該データに付されるタグを格納するレジスタに関して，引用文献２ないし４に記載されているような別々のレジスタ構成を用いる手法を適用すること，すなわち上記相違点１に係る構成とすることは，当業者が必要に応じて，適宜採用し得る設計的事項にすぎない。
イ　相違点２について
（ア）引用文献２（上記Ｆ等参照）に記載されるように，“書込みデータレジスタから汎用レジスタに書き込む際に，その書込みデータをデコーダが受け入れて当該書込みデータが特定の値であるか否かを判定し，デコーダによる判定結果を表示レジスタに出力する構成を採用することにより，書込みデータを汎用レジスタに書き込みつつ，当該書込みデータが特定の値であるか否かを示す判定結果を表示レジスタに書き込むようにする”技術は，本願の優先日前において，周知技術であったところ，当該引用文献２における「デコーダ」は，本件補正発明における「コンパレータ」と同様の役割を果たすものといえる。
（イ）そして，本件補正発明における「フラグ」と同様の役割を果たす「タグ」をデータに付随させるという技術的思想が開示されている引用発明において，引用文献２に接した当業者であれば，引用文献２における「デコーダ」の手法を引用発明におけるタグの生成と格納のために転用するよう想到することに何ら困難性は認められない。
（ウ）してみると，引用発明のＦＰＵにおいても，タグの生成と格納のために，引用文献２における「デコーダ」のようなものを含む構成とすること，すなわち上記相違点２に係る構成とすることは，当業者が容易に想到し得たことである。
ウ　相違点３について
（ア）上記「（３）対比」のカで検討したように，引用発明と本件補正発明とは，“少なくとも一つのフラグ（タグ）が自明なオペランドであることを示す場合に、前記自明なオペランドを使用するように構成される”点で共通する。
（イ）そして，上記「ア　相違点１について」で検討したように，データとフラグ（タグ）を格納するレジスタとして，別々のレジスタ構成を採用することは，当業者が必要に応じて，適宜採用し得る設計的事項にすぎないものである。
（ウ）してみると，引用発明においても，データとタグを別々のレジスタに格納する構成を採用し，当該タグの内容が自明なオペランドであることを示す場合に，当該タグの内容を使用するように構成すること，すなわち上記相違点３に係る構成とすることは，当業者が容易に想到し得たことである。
エ　小括
　上記で検討したごとく，相違点１ないし相違点３に係る構成は，いずれも当業者が容易に想到し得たものであり，そして，これらの相違点を総合的に勘案しても，本件補正発明の奏する作用効果は，上記引用発明及び周知技術の奏する作用効果から予測される範囲内のものにすぎず，格別顕著なものということはできない。
　
　したがって，本件補正発明は，上記引用発明及び周知技術に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができない。
４　むすび
　上記「２　目的要件」で指摘したとおり，本件補正は，特許法第１７条の２第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　また，上記「３　独立特許要件」で指摘したとおり，補正後の請求項１に記載された発明は，特許出願の際独立して特許を受けることができるものではないから，本件補正は，特許法第１７条の２第６項の規定により準用する特許法第１２６条第７項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって，補正却下の決定の結論のとおり決定する。
第３　本件審判請求の成否について 
１　本願発明の認定
　平成２５年８月３０日付けの手続補正は上記のとおり却下されたので，本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２５年４月３日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される，以下のとおりのものである。
「データ値を格納するためのデータストアと、
　前記データストアにおける各データ値に対する少なくとも一つのフラグを格納するための自明なオペランド・レジスタであって、前記少なくとも一つのフラグは格納されるデータ値が自明なオペランドであるかどうかを示すレジスタと、
　前記データストアへの入力ライン上において自明なオペランドの存在を決定するために比較を実行するように構成されるコンパレータと、
　を含むプロセッサであって、
　前記プロセッサは、命令の実行において自明なオペランド・レジスタを使用するように構成される、プロセッサ。」
２　引用文献
　原査定の拒絶の理由に引用された，引用文献及びその記載事項は，前記「第２　平成２５年８月３０日付けの手続補正についての補正却下の決定」の「３　独立特許要件」の「（２）引用文献」に記載したとおりである。
３　対比・判断 
　本願発明は，前記「第２　平成２５年８月３０日付けの手続補正についての補正却下の決定」の「３　独立特許要件」で検討した本件補正発明から，実質的に，本件補正発明における「前記データストアへの入力ライン上において自明なオペランドの存在を決定するために比較を実行
し、比較の内容を前記少なくとも一つのフラグとして前記自明なオペランド・レジスタに格納
前記自明なオペランド・レジスタに格納された前記少なくとも一つのフラグが自明なオペランドであることを示す場合に、
　そうすると，本願発明の構成要件を全て含み，更に特定の限定を施したものに相当する本件補正発明が，上記「第２　平成２５年８月３０日付けの手続補正についての補正却下の決定」の「３　独立特許要件」の「（３）対比」及び「（４）判断」に記載したとおり，引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，上記特定の限定を省いた本願発明も同様の理由により，引用発明及び周知技術に基づいて，当業者が容易に発明をすることができたものである。
４　むすび
　以上のとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により特許を受けることができないものであるから，その余の請求項に係る発明について検討するまでもなく，本願は拒絶すべきものである。
　よって，結論のとおり審決する。