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　特願２００８−　７４３１１「ＤＲＡＭアーキテクチャのアドレッシング中に節電を実施するための構造及び方法」拒絶査定不服審判事件〔平成２０年１０月　２日出願公開，特開２００８−２３４６６２〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続の経緯
　本願は，平成２０年３月２１日（パリ条約による優先権主張２００７年３月２１日，米国）の出願であって，平成２４年８月１日付けで拒絶理由が通知され，同年９月２１日に手続補正がされ，平成２５年３月２８日付けで拒絶査定がされ，これに対して，同年７月１７日に審判請求がされるとともに，同日に手続補正がされたものである。
　その後，当審において，平成２６年４月３０日付けで拒絶理由が通知され，これに対して，平成２６年７月３１日に意見書が提出された。
　
２　本願発明について
（１）本願発明
　本願発明は，平成２５年７月１７日に提出された補正書により補正された特許請求の範囲の請求項１〜１２に記載されている事項により特定されるとおりのものであり，そのうち請求項１に係る発明は，特許請求の範囲の請求項１に記載されている事項により特定される以下のとおりのもの（以下「本願発明」という。）である。
　
「【請求項１】
　行及び列に配置された個々のメモリセルのアレイであって，各々の前記メモリセルは対応するアクセス・デバイスを有し，Ｎを前記アレイの独立してアクセス可能なパーティションの数に対応する数とすると，前記アレイの各々の行は対応する複数のＮ個のワード線をさらに含み，所定の行における各々の前記アクセス・デバイスは前記行の前記Ｎ個のワード線の１つだけに結合されており，前記複数のＮ個のワード線の各々は行デマルチプレクサ回路に直接接続されている，メモリセルのアレイと，
　前記アレイと通信するアドレス・デコーダであって，複数の行アドレス・ビットを受信し，前記行アドレス・ビットにより識別された要求行について，前記要求行の中のＮ個のパーティションのどれがアクセスされるべきであるかを判断して，前記複数の行アドレス・ビットを前記行デマルチプレクサ回路に送り，さらに，前記要求行の中のＮ個のパーティションのどれがアクセスされるべきかを示す少なくとも１つの付加的な信号を前記行デマルチプレクサ回路に送ることにより，選択された行の中にはあるがアクセスされるべきパーティションの中にはないアクセス・デバイスが起動されないようにする，アドレス・デコーダと，
を含むランダムアクセス・メモリデバイス。」
　
（２）当審において通知された拒絶理由の概要
　当審において通知された拒絶理由は，本願発明は，本願の出願前に日本国内において頒布された刊行物である引用例１及び２に記載された発明に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない，というものであって，一般に，入力信号及びそれに対応する出力信号が定められた回路について，当該回路を構成する各機能ブロックをどのように画定し，呼称するかは設計的事項というべきものであり，引用発明において，アドレス・デコーダ回路１と制御回路３を合わせた「回路」は，入力信号Ｉ１〜Ｉｌ及び入力信号ＳとＩ０から前記出力Ｔ１〜Ｔｎ及び信号３ａ〜３ｃを出力し，これをセレクタＳ１〜Ｓｎが受けてワード線を選択するものであるところ，入力信号Ｉ１〜Ｉｌから出力Ｔ１〜Ｔｎを生成する機能をセレクタＳ１〜Ｓｎに単に移動させて，引用発明におけるアドレス・デコーダ回路１と制御回路３を合わせた「回路」が，入力信号Ｉ１〜Ｉｌ及び入力信号ＳとＩ０を受信して，信号３ａ〜３ｃとともに前記入力信号Ｉ１〜Ｉｌを出力するものとし，また，引用発明のセレクタＳ１〜Ｓｎが前記入力信号Ｉ１〜Ｉｌ及び信号３ａ〜３ｃを受信してワード線を選択するようにして，本願発明のように，「アドレス・デコーダ」が「複数の行アドレス・ビット」を受信し，「前記複数の行アドレス・ビットを前記行デマルチプレクサ回路に送」り，また，「アドレス・デコーダ」が単体で「複数の行アドレス・ビットを受信し，前記行アドレス・ビットにより識別された要求行について，前記要求行の中のＮ個のパーティションのどれがアクセスされるべきであるかを判断して，」「前記要求行の中のＮ個のパーティションのどれがアクセスされるべきかを示す少なくとも１つの付加的な信号を前記行デマルチプレクサ回路に送る」構成を備えるようにすることは，当業者が適宜になし得たことであり，そのような構成において，アクセスしたいもの以外の記憶セル群のワード線を選択しないことにより消費電力が低減されることは，引用例２に記載された事項から当業者に明らかな効果である，というものである。
引用例１：　特開昭６２−２１４５８５号公報
引用例２：　特開２００５−１０８４０８号公報
　
（３）刊行物に記載された発明
ア　引用例１：　特開昭６２−２１４５８５号公報
　当審において通知した拒絶理由に引用され，本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭６２−２１４５８５号公報（以下「引用例１」という。）には，第１図，第３図及び第４図とともに以下の記載がある。（下線は当合議体において付加。以下同様。）
　
（ア）「〔従来の技術〕
　従来のこの種の半導体記憶装置を第３図，第４図に示す。第３図の装置は，ｍビット×ｎワードの従来の記憶装置の一例である。第３図において，ワード線Ｗ１〜Ｗｎはアドレス・デコーダ回路１に接続され，各ワード線には，それぞれ，ｍ個の基本記憶回路としての記憶セルＭｌｌ〜Ｍｎｍが接続されている。
　・・・（中略）・・・
　次に動作について説明する。
第３図に示すようなｍビット×ｎワードのランダムアクセス記憶装置
　
（イ）「〔実施例〕
　本発明に係わる半導体記憶装置の一実施例を第１図に示す。
第１図に示す装置は，ｍビット×２ｎワードの半導体記憶装置である。第１図において，１は第１の回路としてのアドレス・デコーダ回路，２はバッファ回路，３は第２の回路としての制御回路，Ｓ１〜Ｓｎは第３の回路としてのセレクタであり，アドレス・デコーダ回路１と制御回路２（注：「制御回路３」の誤記と認められる。以下においては「制御回路３」として摘記する。）とセレクタＳ１〜Ｓｎはデコーダ回路を構成する
　次に第１図に示す装置の接続について説明する。
ワード線Ｗ１〜Ｗ２ｎはセレクタＳ１〜Ｓｎを介してアドレス・デコーダ回路１に接続され，各ワード線にはｍ個の基本記憶回路としての記憶セルＭ１１〜Ｍｎ２ｍから成る記憶回路群としての記憶セル群が接続されている
　各奇数番地の記憶セル群の同一ビット毎の各々の記憶セルは共通なビット線Ｂ１〜Ｂｍに接続され，一方偶数番地の記憶セル群の同一のビット毎の各々の記憶セルは共通なビット線Ｂ（ｍ＋１）〜Ｂ２ｍに接続される。
　セレクタＳ１は３個のパストランジスタとしてのｎ型（第１導電型）エンハンスメントＭＯＳトランジスタＳ１１，Ｓ１２，Ｓ１３から構成され，第１の端子としての各々の第１のソース又はドレイン端子はアドレス・デコーダ回路１の１つの出力端子Ｔ１に接続され，第２，第３，第４の端子としての第２のソース又はドレイン端子は各々１番地，２番地，３番地を指定するワード線Ｗ１，Ｗ２，Ｗ３に接続される。
　またセレクタＳ２は３個のパストランジスタとしてのｎ型エンハンスメントＭＯＳトランジスタＳ２１，Ｓ２２，Ｓ２３から構成され，第１の端子としての各々の第１のソース又はドレイン端子はアドレス・デコーダ回路１の１つの出力端子Ｔ２に接続され，第２，第３，第４の端子としての第２のソース又はドレイン端子は各々３番地，４番地，５番地を指定するワード線Ｗ３，Ｗ４，Ｗ５に接続される。
　以下，同様に，ｋ番目のセレクタＳｋでは，３個のパストランジスタＳｋ１，Ｓｋ２，Ｓｋ３の第１のソース又はドレイン端子はアドレス・デコーダ回路２の出力端子Ｔｋに接続され，第２のソース又はドレイン端子は各々２ｋ−１，２ｋ，２ｋ＋１番地を指定するワード線Ｗ（２ｋ−１），Ｗ２ｋ，Ｗ（２ｋ＋１）に接続される。ただし，最終段のセレクタＳｎのパストランジスタＳｎ３の第４のソース又はドレイン端子は１番地を指定するワード線Ｗ１に接続され，すべてのセレクタ回路Ｓ１〜Ｓｎで，大きなループを描くように接続されている。
　この
セレクタ回路Ｓ１〜Ｓｎは，２つの入力信号ＳとＩ０を入力とする制御回路３から出力される３つの制御信号３ａ，３ｂ，３ｃが各々の３つのパストランジスタのゲートに接続されることにより制御される
　次に動作について説明する。
第１図において，アドレス・デコーダ回路１では，入力信号Ｉ１〜Ｉｌにより，複数の出力端子Ｔ１〜Ｔｎの内の１つの出力端子が選択される。仮にｋ番目の出力端子Ｔｋが選択されたとすると，出力端子Ｔｋに接続されたセレクタ回路Ｓｋを介して，３つのワード線Ｗ（２ｋ−１），Ｗ２ｋ，Ｗ（２ｋ＋１）の１本ないし２本がアクティブ状態になる。これを制御するのが制御回路３であり
　表　（略）
　このように，
信号Ｓが「Ｌ」の時は任意の１つの番地がアクセスされ
　また，
個々の記憶セル群に１本ずつワード線が接続されているため，１つの記憶セル群のみにアクセスしたい時には他の記憶セル群のワード線はネガティブにしておけるため，他の記憶セル群の記憶を破壊することはない
（３ページ左上欄６行〜４ページ右上欄９行）
　
　ここで，上記のとおり「信号Ｓが「Ｌ」の時は任意の１つの番地がアクセスされ」るところ，上記の動作についての説明とともに第１図を参照すると，例えば記憶セルＭ１１，・・・，Ｍ１ｍ，Ｍ１（ｍ＋１），・・・，Ｍ１２ｍは，２ｍ個の記憶セルからなる行を構成しており，Ｍ１１，・・・，Ｍ１ｍ，Ｍ１（ｍ＋１）についてのワード線Ｗ１は，アドレス・デコーダ回路の出力Ｔ１からパストランジスタＳ１１を介して接続され，Ｍ１（ｍ＋１），・・・，Ｍ１２ｍについてのワード線Ｗ２は，アドレス・デコーダ回路の出力Ｔ１からパストランジスタＳ１２を介して接続される。それゆえ，前記記憶セルＭ１１，・・・，Ｍ１ｍ，Ｍ１（ｍ＋１），・・・，Ｍ１２ｍからなる行にある記憶セルを指定するには，アドレス・デコーダ回路の出力Ｔ１だけでは足りず，パストランジスタＳ１１またはパストランジスタＳ１２のゲートに接続される制御信号３ａまたは３ｂによって，ワード線Ｗ１またはＷ２のどちらかを指定することが必要となることは明らかである。また，同様に，記憶セルＭ２１，・・・，Ｍ２ｍ，Ｍ２（ｍ＋１），・・・，Ｍ２２ｍからなる行にある記憶セルを指定するには，アドレス・デコーダ回路の出力Ｔ２だけでは足りず，パストランジスタＳ２１またはパストランジスタＳ２２のゲートに接続される制御信号３ａまたは３ｂによって，ワード線Ｗ３またはＷ４のどちらかを指定することが必要となることは明らかである。
　すなわち，第１図に示されたものにおいては，
セレクタＳ１〜Ｓｎは，アドレス・デコーダ回路からの出力Ｔ１〜Ｔｎによって指定された行について，制御回路からの信号３ａ，３ｂ，３ｃに基づき，アクセスされるセルに接続されたワード線Ｗ１〜Ｗ２ｎに出力するものであり，各ワード線Ｗ１〜Ｗ２ｎにはそれぞれｍ個の記憶セルから成る記憶セル群が接続されて，２ｍ個の記憶セルからなる一つの行についてワード線が２本設けられ，２ｍ個の記憶セルの内ｍ個の記憶セルから成る記憶セル群には一方のワード線が接続され，他のｍ個の記憶セルから成る記憶セル群には他方のワード線が接続されており，一つの記憶セルのみを指定するには，アドレス・デコーダ回路の出力Ｔ１〜Ｔｎとともに制御信号３ａまたは３ｂによって，前記一つの行について２本あるワード線のうちいずれかを指定することとなる
２ｍ個の記憶セルからなる一つの行は，一つの行について設けられた２本のワード線のうちどちらが接続されているかによって，２ｍ個の記憶セルは２つに組み分けられているといえる
　また，上記（ア）に「第３図に示すようなｍビット×ｎワードの
ランダムアクセス記憶装置
ｎ行×２ｍ列に配置された記憶セルを有するランダムアクセス記憶装置
　
　以上を総合すると，引用例１には以下の発明が記載されているものと認められる。（以下「引用発明」という。）
「ランダムアクセス記憶装置であって，
　記憶セルＭ１１〜Ｍｎ２ｍから成るｎ行×２ｍ列に配置された記憶セル，アドレス・デコーダ回路１，バッファ回路２，制御回路３，及びセレクタＳ１〜Ｓｎを備え，
　アドレス・デコーダ回路１と制御回路３とセレクタＳ１〜Ｓｎはデコーダ回路を構成するものであり，
　ワード線Ｗ１〜Ｗ２ｎがセレクタＳ１〜Ｓｎを介してアドレス・デコーダ回路１に接続され，
　各ワード線Ｗ１〜Ｗ２ｎにはそれぞれｍ個の記憶セルから成る記憶セル群が接続されて，２ｍ個の記憶セルからなる一つの行についてワード線が２本設けられ，２ｍ個の記憶セルの内ｍ個の記憶セルから成る記憶セル群には一方のワード線が接続され，他のｍ個の記憶セルから成る記憶セル群には他方のワード線が接続されており，これにより，２ｍ個の記憶セルからなる一つの行は，一つの行について設けられた２本のワード線のうちどちらが接続されているかによって，２ｍ個の記憶セルは２つに組み分けられているものであり，
　アドレス・デコーダ回路１は，入力信号Ｉ１〜Ｉｌにより，複数の出力端子Ｔ１〜Ｔｎの内の１つの出力端子を選択して出力するものであり，
　制御回路３は，２つの入力信号ＳとＩ０を入力として，３つの制御信号３ａ，３ｂ，３ｃを出力するものであり，
　セレクタ回路Ｓ１〜Ｓｎは，アドレス・デコーダ回路からの出力Ｔ１〜Ｔｎを，制御回路からの制御信号３ａ，３ｂ，３ｃに基づき，所定のワード線Ｗ１〜Ｗ２ｎに出力するものであり，
　２ｍ個の記憶セルからなる一つの行について一つの記憶セルを指定するには，アドレス・デコーダ回路の出力Ｔ１〜Ｔｎとともに制御信号３ａまたは３ｂによって，前記一つの行について２本設けられたワード線のうちいずれかを指定することとなるものであり，
　これにより，個々の記憶セル群に１本ずつワード線が接続されているため，１つの記憶セル群のみにアクセスした時には他の記憶セル群のワード線はネガティブにしておけるため，他の記憶セル群の記憶を破壊することはないものである，
　ランダムアクセス記憶装置。」
　
イ　引用例２：　特開２００５−１０８４０８号公報
　当審において通知した拒絶理由に引用され，本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００５−１０８４０８号公報（以下「引用例２」という。）には，図１及び図２とともに，次の記載がある。
　
「【００１６】
　ところで，半導体メモリ装置のワードラインが活性化され，それによって活性化されるサブメモリセルアレイのすべてを対象としてデータを読み出しおよび書き込むことではない。すなわち，実際にデータの読み出し又は書き込みを行うサブメモリセルアレイのみを活性化するのではなく，メモリセルアレイ中の同一のロウ(ｒｏｗ)を有するすべてのサブメモリセルアレイが活性化される。したがって，データの読み出しおよび書き込みのために必要なワードラインの一部のみを活性化して使おうとする場合にも，
ワードラインの全体を活性化しなければならないので，ワードラインの一部のみを活性化して使う場合に比べて多い消費電流が必要になる
・「【００２７】
　本発明によれば，
入力されたアドレスに対応するワードラインの一部のみを活性化することができるようにすることによって，半導体メモリ装置の消耗電流を減らすことができるという長所がある
　
　上記引用例２の記載から，ワードラインの全体を活性化せず，ワードラインの一部のみを活性化することができるようにすることによって，半導体メモリ装置の消費電力を減らすことができることがわかる。
　
（４）対比
　本願発明と引用発明とを対比する。
ア　引用発明の「ランダムアクセス記憶装置」は，本願発明の「ランダムアクセス・メモリデバイス」に相当する。
　
イ　引用発明の「記憶セルＭ１１〜Ｍｎ２ｍから成るｎ行×２ｍ列に配置された記憶セル」はアレイ状に配列されていることは明らかであるから，本願発明の「行及び列に配置された個々のメモリセルのアレイ」に相当する。
　
ウ　引用発明においては，「２ｍ個の記憶セルからなる一つの行は，一つの行について設けられた２本のワード線のうちどちらが接続されているかによって，２ｍ個の記憶セルは２つに組み分けられているものであ」り，記憶セルのアレイが２つに組み分けられて，一つの行について２本のワード線が設けられたものである。そうすると，引用発明の「２ｍ個の記憶セルからなる一つの行は，一つの行について設けられた２本のワード線のうちどちらが接続されているかによって，２ｍ個の記憶セルは２つに組み分けられているものであ」ることと，本願発明の「Ｎを前記アレイの独立してアクセス可能なパーティションの数に対応する数とすると，前記アレイの各々の行は対応する複数のＮ個のワード線をさらに含」むこととは，「アレイの独立してアクセス可能な」複数のパーティションについて，「前記アレイの各々の行は対応する複数の」「ワード線をさらに含む」点で一致する。
　
エ　本願発明においては「各々の前記メモリセルは対応するアクセス・デバイスを有」するものであるから，本願発明の「所定の行における各々の前記アクセス・デバイスは前記行の前記Ｎ個のワード線の１つだけに結合されて」いることからは，「所定の行における各々の前記メモリセルは前記行の前記Ｎ個のワード線の１つだけに結合されて」いるといえる。そうすると，引用発明の「各ワード線Ｗ１〜Ｗ２ｎにはそれぞれｍ個の記憶セルから成る記憶セル群が接続されて，２ｍ個の記憶セルからなる一つの行についてワード線が２本設けられ，２ｍ個の記憶セルの内ｍ個の記憶セルから成る記憶セル群には一方のワード線が接続され，他のｍ個の記憶セルから成る記憶セル群には他方のワード線が接続されて」いることと，本願発明の「所定の行における各々の前記アクセス・デバイスは前記行の前記Ｎ個のワード線の１つだけに結合されて」いることとは，「所定の行における各々の」前記メモリセルは「前記行の」複数の「ワード線の１つだけに結合されて」いる点で共通する。
　
オ　引用発明においては「ワード線Ｗ１〜Ｗ２ｎがセレクタＳ１〜Ｓｎを介してアドレス・デコーダ回路１に接続され」ているから，「ワード線Ｗ１〜Ｗ２ｎ」は，「セレクタＳ１〜Ｓｎ」に直接接続されていることは明らかである。そうすると，引用発明の「セレクタＳ１〜Ｓｎ」は，本願発明の「行デマルチプレクサ回路」に相当し，引用発明の「ワード線Ｗ１〜Ｗ２ｎがセレクタＳ１〜Ｓｎを介して」「接続され」ていることと，本願発明の「前記複数のＮ個のワード線の各々は行デマルチプレクサ回路に直接接続されている」こととは，「前記複数」「のワード線の各々は行デマルチプレクサ回路に直接接続されている」点で一致する。
　
カ　引用発明においては，「アドレス・デコーダ回路１」と「制御回路３」を合わせた「回路」は，「入力信号Ｉ１〜Ｉｌ」及び「入力信号ＳとＩ０」を入力し，「アクセスされるセルが存在する行を指定する」「Ｔ１〜Ｔｎ」，及び「制御信号３ａ，３ｂ，３ｃ」を「セレクタＳ１〜Ｓｎ」に対して出力するものである。そして，「セレクタ回路Ｓ１〜Ｓｎは，アドレス・デコーダ回路からの出力Ｔ１〜Ｔｎを，制御回路からの信号３ａ〜３ｃに基づき，アクセスされるセルが存在する記憶セル群に接続されたワード線Ｗ１〜Ｗ２ｎに出力するもの」である。それゆえ，引用発明の「入力信号Ｉ１〜Ｉｌ」及び「入力信号ＳとＩ０」は，本願発明の「複数の行アドレス・ビット」に相当し，引用発明の「アクセスされるセルが存在する行を指定する」「Ｔ１〜Ｔｎ」と，本願発明において「行デマルチプレクサ回路に送」られる「前記複数の行アドレス・ビット」とは，「行選択にかかわる信号」である点で共通する。また，引用発明の「制御信号３ａ，３ｂ，３ｃ」は，本願発明の「少なくとも１つの付加的な信号」に相当する。
　ここで，引用発明において，アドレス・デコーダ回路１と制御回路３を合わせた「回路」が「入力信号Ｉ１〜Ｉｌ」及び「入力信号ＳとＩ０」を合わせたものを受け，また，当該「回路」が「セレクタＳ１〜Ｓｎ」を介して「記憶セルＭ１１〜Ｍｎ２ｍから成るｎ行×２ｍ列に配置された記憶セル」と通信することは明らかであるから，当該「回路」が，本願発明の「前記アレイと通信するアドレス・デコーダであって，複数の行アドレス・ビットを受信」するものに相当する。
　そうすると，引用発明における，「アドレス・デコーダ回路１」と「制御回路３」を合わせた「回路」が，「入力信号Ｉ１〜Ｉｌ」及び「入力信号ＳとＩ０」を入力し，「アクセスされるセルが存在する行を指定する」「Ｔ１〜Ｔｎ」，及び「制御信号３ａ，３ｂ，３ｃ」を「セレクタＳ１〜Ｓｎ」に対して出力し，「セレクタ回路Ｓ１〜Ｓｎは，アドレス・デコーダ回路からの出力Ｔ１〜Ｔｎを，制御回路からの信号３ａ〜３ｃに基づき，アクセスされるセルが存在する記憶セル群に接続されたワード線Ｗ１〜Ｗ２ｎに出力する」ことと，本願発明の「前記アレイと通信するアドレス・デコーダであって，複数の行アドレス・ビットを受信し，前記行アドレス・ビットにより識別された要求行について，前記要求行の中のＮ個のパーティションのどれがアクセスされるべきであるかを判断して，前記複数の行アドレス・ビットを前記行デマルチプレクサ回路に送り，さらに，前記要求行の中のＮ個のパーティションのどれがアクセスされるべきかを示す少なくとも１つの付加的な信号を前記行デマルチプレクサ回路に送る」こととは，「前記アレイと通信する」回路「であって，複数の行アドレス・ビットを受信し，前記行アドレス・ビットにより識別された要求行について，前記要求行の中の」複数の「パーティションのどれがアクセスされるべきであるかを判断して」，行選択にかかわる信号を「前記行デマルチプレクサ回路に送り，さらに，前記要求行の中の」複数の「パーティションのどれがアクセスされるべきかを示す少なくとも１つの付加的な信号を前記行デマルチプレクサ回路に送る」点で一致する。
　
キ　引用発明の「個々の記憶セル群に１本ずつワード線が接続されているため，１つの記憶セル群のみにアクセスした時には他の記憶セル群のワード線はネガティブにしておける」ことと，本願発明の「選択された行の中にはあるがアクセスされるべきパーティションの中にはないアクセス・デバイスが起動されないようにする」こととは「選択された行の中にはあるがアクセスされるべきパーティションの中にはないメモリセルが起動されないようにする」点で共通する。
　
　したがって，引用発明１と本願発明とは以下の点で一致する。
「行及び列に配置された個々のメモリセルのアレイであって，前記アレイの各々の行は対応する複数のワード線をさらに含み，所定の行における各々の前記メモリセルは前記行の複数のワード線の１つだけに結合されており，前記複数のワード線の各々は行デマルチプレクサ回路に直接接続されている，メモリセルのアレイと，
　前記アレイと通信する回路であって，複数の行アドレス・ビットを受信し，前記行アドレス・ビットにより識別された要求行について，前記要求行の中の複数のパーティションのどれがアクセスされるべきであるかを判断して，行選択にかかわる信号を前記行デマルチプレクサ回路に送り，さらに，前記要求行の中の複数のパーティションのどれがアクセスされるべきかを示す少なくとも１つの付加的な信号を前記行デマルチプレクサ回路に送ることにより，選択された行の中にはあるがアクセスされるべきパーティションの中にはないメモリセルが起動されないようにする，アドレス・デコーダと，を含むランダムアクセス・メモリデバイス。」
　
　一方，両者は以下の各点で相違する。
　
《相違点１》
　本願発明は「Ｎを前記アレイの独立してアクセス可能なパーティションの数に対応する数とすると，前記アレイの各々の行は対応する複数のＮ個のワード線をさらに含」み，「前記複数のＮ個のワード線の各々は行デマルチプレクサ回路に直接接続されている」が，引用発明は「アレイの独立してアクセス可能な複数のパーティションについて，前記アレイの各々の行は対応する複数のワード線をさらに含」み，「前記複数」「のワード線の各々は行デマルチプレクサ回路に直接接続されている」ことに対応する構成を備えるものの，「Ｎを前記アレイの独立してアクセス可能なパーティションの数に対応する数と」して「複数のＮ個のワード線をさらに含」み，「前記複数のＮ個のワード線の各々は行デマルチプレクサ回路に直接接続されている」構成までは備えない点。
　
《相違点２》
　本願発明は，「各々の前記メモリセルは対応するアクセス・デバイスを有し」，「所定の行における各々の前記アクセス・デバイスは前記行の前記Ｎ個のワード線の１つだけに結合されており」，「選択された行の中にはあるがアクセスされるべきパーティションの中にはないアクセス・デバイスが起動されないようにする」構成を備えるのに対して，引用発明は「所定の行における各々の前記メモリセルは前記行の前記複数のワード線の１つだけに結合されており」，「選択された行の中にはあるがアクセスされるべきパーティションの中にはないメモリセルが起動されないようにする」ことに対応する構成は備えるものの，本願発明に係る前記構成まで特定されていない点。
　
《相違点３》
　本願発明においては，「アドレス・デコーダ」は，単体で「複数の行アドレス・ビットを受信し，前記行アドレス・ビットにより識別された要求行について，前記要求行の中のＮ個のパーティションのどれがアクセスされるべきであるかを判断して，前記複数の行アドレス・ビットを前記行デマルチプレクサ回路に送り，さらに，前記要求行の中のＮ個のパーティションのどれがアクセスされるべきかを示す少なくとも１つの付加的な信号を前記行デマルチプレクサ回路に送る」ものであるが，引用発明においては，アドレス・デコーダ回路１と制御回路３を合わせた「回路」によって，「複数の行アドレス・ビットを受信し，前記行アドレス・ビットにより識別された要求行について，前記要求行の中の複数のパーティションのどれがアクセスされるべきであるかを判断して，行選択にかかわる信号を前記行デマルチプレクサ回路に送り，さらに，前記要求行の中の複数のパーティションのどれがアクセスされるべきかを示す少なくとも１つの付加的な信号を前記行デマルチプレクサ回路に送る」ことに対応する構成を備えるものの，「アドレス・デコーダ」単体で上記動作を行うものではなく，また，本願発明に係る「前記複数の行アドレス・ビットを前記行デマルチプレクサ回路に送」るものではなく，さらに「Ｎ個のパーティション」に係るものでない点。
　
（５）判断
　上記各相違点について検討する。
　
《相違点１について》
　本願発明の「Ｎを前記アレイの独立してアクセス可能なパーティションの数に対応する数とすると，前記アレイの各々の行は対応する複数のＮ個のワード線をさらに含」むことにおいて，「Ｎ」は任意の自然数とすればよい選択的事項と解されるから，「Ｎ」＝２の場合も当然に含まれる。そうすると，引用発明の「２ｍ個の記憶セルからなる一つの行は，一つの行について設けられた２本のワード線のうちどちらが接続されているかによって，２ｍ個の記憶セルは２つに組み分けられているものであ」ることは，本願発明の「Ｎを前記アレイの独立してアクセス可能なパーティションの数に対応する数とすると，前記アレイの各々の行は対応する複数のＮ個のワード線をさらに含」むことであるといえるから，相違点１は実質的なものではない。
　
《相違点２について》
　一般に，メモリセルにおいて，ワード線に接続されたトランジスタを備えることは，例えば以下の周知例にも示されているように，従来より周知の技術である。
　また，上記《相違点１について》において検討したとおり，引用発明は，本願発明に係る「Ｎを前記アレイの独立してアクセス可能なパーティションの数に対応する数とすると，前記アレイの各々の行は対応する複数のＮ個のワード線をさらに含」む構成を備えるものといえる。
　それゆえ，引用発明において，メモリセルがワード線に接続されたトランジスタ（すなわちアクセス・デバイス）を備えるようにして，相違点２に係る，「各々の前記メモリセルは対応するアクセス・デバイスを有し」，「所定の行における各々の前記アクセス・デバイスは前記行の前記Ｎ個のワード線の１つだけに結合されており」，「選択された行の中にはあるがアクセスされるべきパーティションの中にはないアクセス・デバイスが起動されないようにする」ことに対応する構成を備えることは，当業者が適宜になし得たことである。
　よって，引用発明において相違点２に係る構成を備えることは，当業者が適宜になし得たことである。
　
周知例：　特開２００４−２９６０４０号公報
　本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００４−２９６０４０号公報（以下「周知例」という。）には，図１とともに以下の記載がある。
「【００１６】
なお，図１には，一例として，
正規メモリセルＭＣおよびスペアメモリセルＳＭＣを，１Ｔｒ（トランジスタ）−１Ｃ（キャパシタ）構成のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルとして示している
【００１７】
メモリセルアレイ２０全体にわたって，正規メモリセルＭＣおよびスペアメモリセルＳＭＣは，メモリセル列を共有するように行列状に配置されている。正規メモリセルＭＣの行にそれぞれ対応してワード線ＷＬが配置さ
　ここで，上記記載とともに図１を参照すると，個々のメモリセルＭＣにおいて，それぞれワード線ＷＬに接続されたトランジスタが設けられていることが見て取れる。
　
《相違点３について》
　前記《相違点１について》において検討したとおり，引用発明は，本願発明に係る「Ｎを前記アレイの独立してアクセス可能なパーティションの数に対応する数とすると，前記アレイの各々の行は対応する複数のＮ個のワード線をさらに含」む構成を備えるものといえる。
　ところで，引用発明においては，「アドレス・デコーダ回路１と制御回路３とセレクタＳ１〜Ｓｎはデコーダ回路を構成するものであ」るとしており，「アドレス・デコーダ回路１と制御回路３とセレクタＳ１〜Ｓｎ」を合わせて一体の「デコーダ回路」として把握している。そこで，引用発明に係る上記「デコーダ回路」と，本願発明の「アドレス・デコーダ」及び「行デマルチプレクサ回路」を合わせたもの（なお，本願明細書においても，「一実施形態においては，アドレス・デコーダ３０６は，ＤＲＡＭ上の行デマックス回路１１４に組み込まれてもよい」（段落【００１８】）との記載があり，両者を一体のものとできることがわかる。）を対比させると，前記２（４）カで検討したとおり，引用発明の「入力信号Ｉ１〜Ｉｌ」及び「入力信号ＳとＩ０」は，本願発明の「複数の行アドレス・ビット」に相当するから，両者は，「複数の行アドレス・ビット」を受信し，アクセスされるべきパーティションに係るワード線を選択するという点において相違はない。そして，一般に，入力信号及びそれに対応する出力信号が定められた回路について，当該回路を構成する各機能ブロックをどのように画定し，呼称するかは設計的事項というべきものである。
　そうすると，引用発明においては，アドレス・デコーダ回路１と制御回路３を合わせた「回路」は，入力信号Ｉ１〜Ｉｌ及び入力信号ＳとＩ０から前記出力Ｔ１〜Ｔｎ及び信号３ａ〜３ｃを出力し，これをセレクタＳ１〜Ｓｎが受けてワード線を選択するものであるところ，入力信号Ｉ１〜Ｉｌから出力Ｔ１〜Ｔｎを生成する機能をセレクタＳ１〜Ｓｎに単に移動することは当業者が適宜になし得たことである。これにより，引用発明におけるアドレス・デコーダ回路１と制御回路３を合わせた「回路」は入力信号Ｉ１〜Ｉｌ及び入力信号ＳとＩ０を受信して，前記入力信号Ｉ１〜Ｉｌ（すなわち「複数の行アドレス・ビット」）とともに信号３ａ〜３ｃ（すなわち「少なくとも１つの付加的な信号」）を出力する，本願発明の「アドレス・デコーダ」に相当するものとなる。また，引用発明のセレクタＳ１〜Ｓｎは前記入力信号Ｉ１〜Ｉｌ及び信号３ａ〜３ｃを受信してワード線を選択する，本願発明の「行デマルチプレクサ回路」に相当するものとなる。
　また，前記２（３）イで引用例２について検討したとおり，ワードラインの全体を活性化せず，ワードラインの一部のみを活性化することができるようにすることによって，半導体メモリ装置の消費電力を減らすことができることは既に公知の事項である。それゆえ，引用発明においては「個々の記憶セル群に１本ずつワード線が接続されているため，１つの記憶セル群のみにアクセスしたい時には他の記憶セル群のワード線はネガティブにしておける」ものであって，アクセスしたいもの以外の記憶セル群のワード線を選択しないことから，消費電力が低減されることは，当業者に容易に予測できる効果といえる。
　よって，引用発明において相違点３に係る構成を備えることは，当業者が適宜になし得たことである。
　
（６）まとめ
　以上検討したとおり，本願発明は，周知技術を勘案して，引用発明及び引用例２に記載された事項に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
３　むすび
　以上のとおりであるから，他の請求項について検討するまでもなく，本願は拒絶すべきものである。
　よって，結論のとおり審決する。