【事件の表示】
　平成１０年特許願第　５６３３１号「移動電話システムのデータ処理用メモリ」拒絶査定に対する審判事件［平成１０年１１月２４日出願公開、特開平１０−３１３２７５］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　本願は、平成１０年３月９日に出願（パリ条約による優先権主張１９９７年３月１２日、大韓民国）したものであって、その請求項１乃至４に係るそれぞれの発明は、平成１２年１２月４日付け、平成１３年６月２５日付け、平成１３年１０月１７日付けの各手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲に記載されたとおりのものであるところ、その請求項１に係る発明（以下、本件発明という。）は、次のとおりのものである。
「インターリビングされたデータを受信して変調する変調部１２０と、
　該変調部１２０から入力された変調データをデ・インターリビングしてビット単位で書込むデ・インターリーバーデータアレイ１４０と、
　該デ・インターリーバーデータアレイ１４０から所定ビットサイズを有するデータの入力を受け、ヴィテルビのデコーダに出力するヴィテルビのデコーダ入力ラム１５０と、
　前記変調部１２０、デ・インターリーバーデータアレイ１４０及びヴィテルビのデコーダ入力ラム１５０間でデータを入出力する入出力部１３０と、
　シリアルクロックSCxをカウントしてアドレス発生部１１０及び前記変調部１２０を制御するコントローラ１００と、
　該コントローラ１００の制御及び外部から入力されたスタートアドレスに従って、前記変調部１２０の出力データを前記デ・インターリーバーデータアレイ１４０に書込むための書込みアドレス、または、該デ・インターリーバーデータアレイ１４０から所定ビットサイズのデータを読取るための読取りアドレスを発生するアドレス発生部１１０と、を備えて構成され、
　前記変調部１２０から連続的に出力する変調されたデータをデ・インターリーバーデータアレイ１４０がビット単位で書込みして１フレーム（1/2ブロック、３２×８ビット）分のデータが貯蔵された時点で（１ブロック分の貯蔵完了を待たずに）該貯蔵された 1/2ブロック（３２×８ビット）のデータを読取りを開始してヴィテルビのデコーダ入力ラム１５０に伝送し、該３２×８ビットサイズのデータをヴィテルビのデコーダがデコーディングする間に、前記デ・インターリーバーデータアレイ１４０に残りの1/2ブロック（３２×８ビット）分のデータの書込みを継続し、このような動作を連続的に遂行することにより、書込み動作及び読取り動作を1/2ブロックずらせて同時平行的に行うようにしたことを特徴とする移動電話システムのデータ処理システム。」
　これに対し、原査定の拒絶の理由に引用された特開平７−２０２７２８号公報（以下、刊行物１という。）には、デインタリーバに関する発明が記載されており、「【０００３】【従来の技術】図８は従来の地上マイクロ多値多重無線装置における送信部と受信部とを示したものであるが、この送信部５０は、フレーム生成回路４３，畳み込み符号化器４４，インタリーバ２０′をそなえており、受信部６０は、デインタリーバ４０′，ビタビ復号器４１，フレーム同期回路４２をそなえている。」、「【００３１】上記のような構成により、送信部５０に送られて来たデータは、送信部５０のフレーム生成回路４３で、フレーム化され、さらに、畳み込み符号化器４４で畳み込み符号化される。そののち、このデータは、インタリーバ２０′でインタリーブされてたのちに、送信データとして無線電波で出力される。なお、この送信データは無線伝送路において種々の外乱を受けてエラー（特にバーストエラー）を含むことがある。」、「【００３２】そして、このようにエラーを含んだ可能性のある電波を受信した受信部６０は、そのデインタリーバ４０′によって、このデータをデインタリーブして、さらに、ビタビ復号器４１でビタビ復号して復号化とバーストエラーの訂正をしたのち、フレーム同期回路４２でフレーム同期を取るのである。」、「【００７２】即ち、図４に示すように、図３のインタリーバ２０と同様、読み出しアドレス発生部としてのＦ進カウンタ（カウンタ）２５，書き込みアドレス発生部としてのアドレス変換回路２６，ＲＡＭ（メモリ）２１，２２，ＲＡＭコントロール回路２８，２分周回路２９によって構成されており、更に、インタリーブフレーム同期回路３０が加えられたものである。」、「【００７３】ここで、インタリーブフレーム同期回路３０は、図５に示すインタリーブフレームのフレームパターンを検出して同期を取り、同期信号を出力するもので、また、同期検出ができない時は、非同期アラームを出力するものである。Ｆ進カウンタ２５は、先のＦ進カウンタ５と同様のもので構成されており、インタリーブフレーム同期回路３０からの同期信号に従って、送られて来るフレームパルスに同期してカウントを行なうものである。」、「【００７４】すなわち、Ｆ進カウンタ５と同様の要領で、受信データを送られて来た通りの順序でもって、ＲＡＭに書き込むためのアドレスを発生していくものである。アドレス変換回路２６は、先のアドレス変換回路６と同様の構成のものであるが、只、メモリセルの記憶情報がアドレス変換回路６のものを逆変換する内容になっており、これに従って、送られて来たデータのアドレスの変換を行なっていくものである。」、「【００７７】なお、２分周回路２９および、ＲＡＭコントロール回路２８の各回路、即ち、Ｗ／Ｒタイミング発生回路２８・１，アドレスセレクタ（ＳＥＬ）２８・２，２８・３，データセレクタ（ＳＥＬ）２８・４，３ステートバッファ２８・５，２８・６は、インタリーバ２０側における同名の回路と同様の構成である。なお、上記のＲＡＭ２１，２２としても、ＤＰＲＡＭを使用することができる。」、「【００７８】上述の構成により、インタリーブフレーム同期回路３０により、受信したデータの同期が取られ、これにより、Ｎ進カウンタ２５が、データを送られて来た状態の通りの順序で、つまり、図５の（ｂ）に示す順序で、ＲＡＭに書き込むためのアドレスを発生する。そして、この出力は、アドレス変換回路２６へと送られて、ここで、先のインタリーバ２０の場合と逆に、データをシリアルにＲＡＭから読み出すためのアドレスを発生する。」、「【００７９】すなわち、アドレス変換回路２６は、受信した書き込み用のアドレスを変換して、インタリーバ２０よりの分散されたデータを元に戻すためのアドレスを発生していくのである。そして、これらの書き込みと読み出しのための各１インタリーブフレーム分（Ｆビット分）のアドレスを受信した、ＲＡＭコントロール回路２８は、回路の内の各装置にて、先のインタリーバ２０の場合と同様にして、書き込みのアドレスに従ったデータを一方のＲＡＭに書き込んでいき、また、他方のＲＡＭに書かれてあるデータを読み出しアドレスに従って、読み出していく。」と説明されている。
  本件発明と上記刊行物１記載の発明とを対比し、判断すると、
(a)上記刊行物１記載の発明においては、送信部から無線により送信されたインターリブされたデータを受信部で受信し、そのデータをインターリーバに引き渡しするようにしており、また、受信部では、送信部で変調したデータを復調する機能を有するのが通常であることからすると、本件発明が、インターリビングされたデータを受信して変調する変調部１２０を備えるとする点は、上記刊行物１記載の発明との実質的差異には当たらない。
(b)上記刊行物１記載の発明は、デインタリーブしてビット単位で書込むＲＡＭメモリを備えており、本件発明が、変調部１２０から入力された変調データをデ・インターリビングしてビット単位で書込むデ・インターリーバーデータアレイ１４０を備えるとする点と実質的な差異はない。
(c)上記刊行物１記載の発明は、デインタリーバからの出力を受け、ビタビ復号をおこなうビタビ復号器を備えており、本件発明が、デ・インターリーバーデータアレイ１４０から所定ビットサイズを有するデータの入力を受け、ヴィテルビのデコーダに出力するヴィテルビのデコーダ入力ラム１５０を備えるとする点と実質的な差異はない。
(d)上記刊行物１記載の発明においては、送信部から送信されてきたデータを受信し、その受信データをデインタリーバに引き渡してデインタリーブを行い、その後デインタリーブしたデータをビタビ復号器に引き渡してビタビ復号を行うようにしているところ、上記刊行物１記載の発明には、入出力部を設けて、各構成要件間のデータの受け渡しをするようしておらず、この点は、本件発明と一応相違するが、そのような入出力部を設けるか否かは当業者が適宜なし設計事項にすぎないから、本件発明が、変調部１２０、デ・インターリーバーデータアレイ１４０及びヴィテルビのデコーダ入力ラム１５０間でデータを入出力する入出力部１３０を備えるとする点は、上記刊行物１記載の発明との実質的差異にはあたらない。
(e)上記刊行物１記載の発明においては、カウンタ出力により書き込みアドレス、読み出しアドレスの発生が制御され、この書き込みアドレス、読み出しアドレスによりメモリ２１、２２へのデータの書き込み、読み出しが行われているところ、このデータの書込み、読み出しは１フレーム単位で交互に切り換えられるように構成されている。したがって、この点は、本件発明の実施例において、コントローラ１００が、変調部１２０からのデータを３２×８ビット単位でデ・インターリーバーデータアレイ１４０及びヴィテルビのデコーダ入力ラム１５０にアクセスさせることに該当するから、本件発明が、シリアルクロックＳＣｘをカウントしてアドレス発生部１１０及び前記変調部１２０を制御するコントローラを備えるとする点は、上記刊行物１記載の発明との実質的差異にはあたらない。
(f)上記刊行物１記載の発明のアドレス発生部は、フレームパルスを検出し、この検出に同期してアドレス信号を発生するようにしており、本件発明が、コントローラ１００の制御及び外部から入力されたスタートアドレスに従って、変調部１２０の出力データをデ・インターリーバーデータアレイ１４０に書込むための書込みアドレス、または、デ・インターリーバーデータアレイ１４０から所定ビットサイズのデータを読取るための読取りアドレスを発生するアドレス発生部１１０を備えるとする点と実質的な差異はない。
(g)上記刊行物１記載の発明においては、書き込みのアドレスに従ったデータを一方のＲＡＭに書き込み、また、他方のＲＡＭに書き込まれたデータを読み出しアドレスに従って読み出してビタビ復号器に引き渡すとすること、及び、この動作を一方のＲＡＭと他方のＲＡＭとで読出し、書込みを交互に代えて繰り返すということを行っており、本件発明が、変調部１２０から連続的に出力する変調されたデータをデ・インターリーバーデータアレイ１４０がビット単位で書込みして１フレーム（1/2ブロック、３２×８ビット）分のデータが貯蔵された時点で（１ブロック分の貯蔵完了を待たずに）該貯蔵された 1/2ブロック（３２×８ビット）のデータを読取りを開始してヴィテルビのデコーダ入力ラム１５０に伝送し、該３２×８ビットサイズのデータをヴィテルビのデコーダがデコーディングする間に、前記デ・インターリーバーデータアレイ１４０に残りの1/2ブロック（３２×８ビット）分のデータの書込みを継続し、このような動作を連続的に遂行することにより、書込み動作及び読取り動作を1/2ブロックずらせて同時平行的に行うようとする点と実質的な差異はない。
(h)本件発明はデータ処理システムであるとしているが、このデータ処理システムはデインターリービングを行う処理システムであり、上記刊行物１記載の発明がデインタリーバであるとすることと実質的な差異はない。
  以上のとおりであるから、本件発明は、少なくとも、上記刊行物１記載の発明に基いて当業者が容易に発明をすることができたものである。
　したがって、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。