(57)【要約】【課題】信頼性と電気的特性の確保を両立した半導体装置を提供する。【解決手段】同一の半導体基板１上に形成されたパワーＭＯＳＦＥＴと保護回路を備える。パワーＭＯＳＦＥＴがトレンチゲート縦型ＰチャネルＭＯＳＦＥＴであって、そのゲート電極６の導電型をＰ型とする。また、保護回路がプレーナゲート横型オフセットＰチャネルＭＯＳＦＥＴを備え、そのゲート電極１０の導電型をＮ型とする。これらゲート電極６とゲート電極１０は別工程で形成される。【選択図】図１６
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【特許請求の範囲】
【請求項１】
半導体基板の主面に形成されたＰチャネルのトレンチゲート型ＭＯＳＦＥＴを備えた半導体装置であって、
Ｐチャネルのプレーナゲート型ＭＯＳＦＥＴが、前記トレンチゲート型ＭＯＳＦＥＴと同一の前記半導体基板の主面に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記トレンチゲート型ＭＯＳＦＥＴのゲート電極の導電型がＰ型であり、
前記プレーナゲート型ＭＯＳＦＥＴのゲート電極の導電型がＮ型であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記トレンチゲート型ＭＯＳＦＥＴがパワーＭＯＳＦＥＴであり、
前記プレーナゲート型ＭＯＳＦＥＴが前記トレンチゲート型ＭＯＳＦＥＴを保護する保護回路を構成することを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記プレーナゲート型ＭＯＳＦＥＴがオフセットドレイン構造を有していることを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記保護回路が温度検知過熱遮断回路であることを特徴とする半導体装置。
【請求項６】
請求項３記載の半導体装置において、
前記保護回路が過電流制限回路であることを特徴とする半導体装置。
【請求項７】
Ｐチャネルのトレンチゲート型ＭＯＳＦＥＴと、Ｐチャネルのプレーナゲート型ＭＯＳＦＥＴとを同一の半導体基板の主面上に形成する半導体装置の製造方法であって、
前記トレンチゲート型ＭＯＳＦＥＴのゲートと、前記プレーナゲート型ＭＯＳＦＥＴのゲートとを別工程で形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法であって、
前記トレンチゲート型ＭＯＳＦＥＴのゲート電極の導電型をＰ型とし、
前記プレーナゲート型ＭＯＳＦＥＴのゲート電極の導電型をＮ型とすることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法であって、
前記トレンチゲート型ＭＯＳＦＥＴがパワーＭＯＳＦＥＴであり、
前記プレーナゲート型ＭＯＳＦＥＴが前記トレンチゲート型ＭＯＳＦＥＴを保護する保護回路を構成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法であって、
前記プレーナゲート型ＭＯＳＦＥＴがオフセットドレイン構造であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法であって、
前記保護回路が温度検知過熱遮断回路であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法であって、
前記保護回路が過電流制限回路であることを特徴とする半導体装置の製造方法。
【請求項１３】
Ｐチャネルのトレンチゲート型ＭＯＳＦＥＴと、Ｐチャネルのプレーナゲート型ＭＯＳＦＥＴとを同一の半導体基板の主面上に形成する半導体装置の製造方法であって、
（ａ）前記半導体基板を準備する工程、
（ｂ）前記半導体基板の主面の第１領域にトレンチ溝を形成する工程、
（ｃ）前記トレンチ溝内の側壁に第１ゲート絶縁膜を形成する工程、
（ｄ）前記トレンチ溝内を埋め込むように前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程、
（ｅ）前記半導体基板の主面の第２領域に第２ゲート絶縁膜を形成する工程、
（ｆ）前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程、
を有し、前記工程（ｄ）と、前記工程（ｆ）とは別工程であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記工程（ｄ）は、
（ｄ１）シリコン膜を前記半導体基板の主面上に形成する工程、
（ｄ２）前記シリコン膜をＰ型の導電型とする不純物を導入する工程、
（ｄ３）前記シリコン膜の一部を除去し、前記第１ゲート電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記不純物はボロンであることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、
前記工程（ｆ）は、
（ｆ１）シリコン膜を前記半導体基板の主面上に形成する工程、
（ｆ２）前記シリコン膜をＮ型の導電型とする不純物を導入する工程、
（ｆ３）前記シリコン膜の一部を除去し、前記第２ゲート電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記不純物はヒ素であることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１３記載の半導体装置の製造方法において、
前記工程（ｆ）は、
（ｆ１）導電型がＮ型のシリコン膜を前記半導体基板の主面上に形成する工程、
（ｆ２）前記シリコン膜の一部を除去し、前記第２ゲート電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１３記載の半導体装置の製造方法において、
前記プレーナゲート型ＭＯＳＦＥＴのドレインが前記半導体基板の主面に形成された第１半導体領域および第２半導体領域から構成され、
前記第１半導体領域の不純物濃度が前記第２半導体領域の不純物濃度より低く、
前記第２ゲート電極と前記第２半導体領域との間に前記第１半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１３記載の半導体装置の製造方法において、
前記工程（ｄ）の後、前記工程（ｆ）を行うことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
前記工程（ｄ）と前記工程（ｆ）との間に、前記第１ゲート電極を覆うように絶縁膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、トレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とプレーナゲート型ＭＯＳＦＥＴとを同一半導体基板上に形成した半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば自動車の電子制御ユニットでは、小型化、高温度環境での高信頼性化のために、パワーＭＯＳＦＥＴとその保護回路（保護素子）とを一体化した半導体装置が適用されている。
【０００３】
特開昭６３−２２９７５８号公報（特許文献１）には、自己加熱保護機能を有する縦型パワーＭＯＳトランジスタに関する技術が開示されている。
【０００４】
特許第３４１４５６９号（特許文献２）には、同一チップ上に形成されたトレンチ型絶縁ゲート（トレンチゲート型）半導体素子と横型絶縁ゲート（プレーナゲート型）半導体素子に関する技術が開示されている。
【特許文献１】特開昭６３−２２９７５８号公報
【特許文献２】特許第３４１４５６９号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電子部品などの負荷側にスイッチング素子として適用されるパワーＭＯＳＦＥＴとその保護回路とを一体化した半導体装置は、同一の半導体基板上に形成（ワンチップ化）することによって、パワーＭＯＳＦＥＴと保護回路とを別々に形成した構成に比べ、電子部品の集積化が図れ、製造コストを低減することができる。ここで、保護回路とは、パワーＭＯＳＦＥＴを保護するための回路であり、例えば、温度検知過熱遮断回路などがあげられる。
【０００６】
例えば、ＰチャネルパワーＭＯＳＦＥＴを図１７に示すような自動車のハイサイドスイッチとして適用した場合に、地絡（短絡）が発生したとする。パワーＭＯＳＦＥＴに対して何ら保護を行っていない場合には、瞬時に大電流が流れ、パワーＭＯＳＦＥＴは破壊に至り、そのパワーＭＯＳＦＥＴを搭載した電子制御ユニット（ボード）の交換などのメンテナンスが必要となる。そこで、保護回路を用いることによって、パワーＭＯＳＦＥＴを地絡破壊（短絡破壊）から防止することが考えられる。
【０００７】
ここで、保護回路とパワーＭＯＳＦＥＴとを別々に構成する方法（パワーＭＯＳＦＥＴに保護回路を内蔵しない方法）と、パワーＭＯＳＦＥＴ自体に保護回路を内蔵させる方法があるが、部品点数の削減、コストの削減および取り扱いがし易いことから、保護回路内蔵のパワーＭＯＳＦＥＴ（保護回路内蔵パワーＭＯＳＦＥＴ）が有効である。特に、前述した自動車や、産業機器といった高信頼性を要求される分野では保護回路内蔵パワーＭＯＳＦＥＴが有効である。また、パワーＭＯＳＦＥＴおよび保護回路は、半導体プロセス技術を適用して形成されるので、同一の半導体基板上にパワーＭＯＳＦＥＴに保護回路を内蔵させることができる。
【０００８】
このように、同一半導体基板上にパワーＭＯＳＦＥＴと保護回路とを形成することによって、電子部品の集積化が図れ、製造コストを低減することができる。この同一半導体基板上に形成されたパワーＭＯＳＦＥＴと保護回路を備えた半導体装置（保護回路内蔵パワーＭＯＳＦＥＴ）として、例えば、上記特許文献１では、パワーＭＯＳＦＥＴとしてプレーナゲート型であってｎチャネル縦型ＭＯＳＦＥＴが適用され、保護回路としてプレーナゲート型であってｎチャネル横型ノーマルＭＯＳＦＥＴが適用されている。ここで、ノーマルとは、後述するオフセットドレイン構造ではないことを意味している。
【０００９】
一般に、上記パワーＭＯＳＦＥＴには、スイッチング時の損失（発熱）を抑えるために低オン抵抗化が求められている。この点、ゲートをプレーナ構造ではなく、トレンチ構造とすることによって、パワーＭＯＳＦＥＴの低抵抗化を図ることができる。なお、トレンチゲートは溝にゲート絶縁膜を介して導電性膜を埋め込んでなるため、ゲート耐圧確保およびゲートリーク低減には、高品質・高信頼性のゲート絶縁膜が必要となる。
【００１０】
同一半導体基板上に形成されたトレンチゲート型のパワーＭＯＳＦＥＴと保護回路を備えた半導体装置として、例えば、上記特許文献２では、パワーＭＯＳＦＥＴにトレンチゲート型縦型ＮチャネルＭＯＳＦＥＴが適用され、保護回路としてプレーナゲート型横型オフセットＮチャネルＭＯＳＦＥＴが適用されている。ここで、本願においてオフセットとは、半導体基板表面から例えば数μｍ程度の浅い領域（半導体領域）で高耐圧を維持する構造のことをいう。また、ドレイン側のみがオフセット構造の場合を、オフセットドレイン構造という。
【００１１】
例えば、図１８に示すようなトレンチＭＯＳＦＥＴおよびオフセットＭＯＳＦＥＴを備えた半導体装置の場合、ゲートからの入力電圧はトレンチＭＯＳＦＥＴのゲートおよびオフセットＭＯＳＦＥＴのドレインに印加される。また、前述したように高品質・高信頼性のゲート絶縁膜を確保するため、ゲート絶縁膜の初期不良を除くために電圧スクリーニングが行われる。このため、電圧スクリーニング時にオフセットＭＯＳＦＥＴでは、ドレインにスクリーニング電圧が印加されるため、少なくともスクリーニング電圧より高い高耐圧のオフセットドレイン構造が必要となる。
【００１２】
ところで、自動車には電子部品の負荷側にパワーＭＯＳＦＥＴが適用されるが、そのパワーＭＯＳＦＥＴは、バッテリの車体アース条件から、ハイサイドスイッチ、またはローサイドスイッチを構成する。このうちハイサイドスイッチ回路を、ＮチャネルのＭＯＳＦＥＴで構成した場合（図１９（ａ））、ゲートドライブのための昇圧回路（チャージポンプ）が必要となる。一方、ＰチャネルのＭＯＳＦＥＴで構成した場合（図１９（ｂ））、昇圧回路を必要としない。このため、図２０に示すように、ＮチャネルのＭＯＳＦＥＴでハイサイドスイッチを構成した場合に比べ、ＰチャネルＭＯＳＦＥＴでハイサイドスイッチを構成する方が、実装基板面積を約１／３に低減することができる。すなわち、ＰチャネルのパワーＭＯＳＦＥＴをハイサイドスイッチに使用する場合、昇圧回路が不要なため実装基板面積を低減することができる。
【００１３】
このようなハイサイドスイッチ回路を構成するＰチャネルのパワーＭＯＳＦＥＴとして、例えば、同一半導体基板上に形成された保護回路を有するパワーＭＯＳＦＥＴ（保護回路内蔵パワーＭＯＳＦＥＴ）を適用できることが考えられ、この点に関して本発明者らは検討を行った。なお、上記特許文献１および特許文献２には、同一半導体基板上に形成されたパワーＭＯＳＦＥＴと保護回路を備えた半導体装置に関しての記載がされているが、ハイサイドスイッチ回路を構成するＰチャネルのパワーＭＯＳＦＥＴを構成する点に関しての記載はされていない。
【００１４】
本発明者らが検討した同一半導体基板上に形成されたパワーＭＯＳＦＥＴと保護回路を備えた半導体装置は、パワーＭＯＳＦＥＴをトレンチゲート型縦型ＰチャネルＭＯＳＦＥＴとし、また、保護回路をプレーナゲート型横型オフセットＰチャネルＭＯＳＦＥＴとした。ここで、製造工程を簡略化するために、トレンチゲート型ＭＯＳＦＥＴとプレーナゲート型ＭＯＳＦＥＴのゲート電極を同一工程で形成した。このため、例えば、ヒ素（Ａｓ）またはリン（Ｐ）がドープされた多結晶シリコンからそれぞれのゲート電極は形成され、同じ導電型（Ｎ型）となる。
【００１５】
その一方で保護回路内蔵パワーＭＯＳＦＥＴにおいて、パワーＭＯＳＦＥＴにはオン抵抗が低いことが求められ、また、プレーナＭＯＳＦＥＴには回路の誤動作を防ぐために特性変動が少ないことが求められる。
【００１６】
この点、ＰチャネルＭＯＳＦＥＴのゲート電極をＮ型にした場合、Ｐ型にした時に比べて仕事関数の差からＶｔｈが約１Ｖ深くなってしまうが、バイアスストレスでの特性変動は少なくできる。
【００１７】
したがって、本発明者らが検討したトレンチＰチャネルＭＯＳＦＥＴとオフセットＰチャネルＭＯＳＦＥＴにおいて、ゲート電極を両方ともＮ型とした場合、オフセットＰチャネルＭＯＳＦＥＴの特性変動は低減できるが、トレンチＰチャネルＭＯＳＦＥＴのＶｔｈが深くなり、ゲート電圧が十分与えられない状態でのオン抵抗が増加してしまうという問題が生じる。
【００１８】
このためＶｔｈを浅い側に制御する技術として、ＰチャネルＭＯＳＦＥＴのチャネル層（Ｎ型層）と反対の導電型（Ｐ型）の不純物層をチャネル表面に形成する方法が一般的に知られているが、この方法を用いる際には、実効チャネル長を十分確保しておく必要がある。実効チャネル長が短い状態でこの不純物層を形成するとパンチスルーしやすくなって耐圧が低下してしまうからである。オフセットＰチャネルＭＯＳＦＥＴでは、実効チャネル長を例えば４μｍ以上確保しておけば、パンチスルーを防止しながらＶｔｈを浅くすることが可能であるが、パワーＭＯＳＦＥＴでは、実効チャネル長を長くしてしまうとチャネル抵抗が増大してオン抵抗が大きくなってしまう。したがって、パンチスルーせずにオン抵抗も低いというデバイスは非常に形成しにくい。
【００１９】
一方、本発明者らが検討したトレンチＰチャネルＭＯＳＦＥＴとオフセットＰチャネルＭＯＳＦＥＴにおいて、ゲート電極を両方ともＰ型とした場合、トレンチＰチャネルＭＯＳＦＥＴのＶｔｈが浅くなるが、ＮＢＴ（negative bias temperature）によってオフセットＰチャネルＭＯＳＦＥＴの特性変動が大きくなるという問題が生じる。
【００２０】
なお、上記特許文献１および特許文献２には、同一半導体基板上に形成されたパワーＭＯＳＦＥＴと保護回路を備えた半導体装置に関しての記載がされているが、Ｎ型ゲートにするとパワーＭＯＳＦＥＴのＶｔｈが上昇し、Ｐ型ゲートにすると保護回路のＭＯＳＦＥＴの特性変動が大きくなるという問題に関しての記載はされていない。また、パワーＭＯＳＦＥＴのゲートと保護回路のＭＯＳＦＥＴのゲートは、共に導電型が同一の場合のみで検討されている。
【００２１】
また、トレンチＰチャネルＭＯＳＦＥＴとオフセットＰチャネルＭＯＳＦＥＴ（保護回路）とを単純に組み合わせた場合、前述のゲートの導電型による問題の他に、ゲート絶縁膜の厚さの問題およびゲート電極の厚さの問題が生じる。
【００２２】
ゲート絶縁膜の厚さの問題は、ＰチャネルＭＯＳＦＥＴのゲート耐圧を確保しようとしてゲート絶縁膜を厚くするとオフセットＭＯＳＦＥＴのゲート絶縁膜の厚さも厚くなってしまうことである。このため、ＰチャネルオフセットＭＯＳＦＥＴのしきい値Ｖｔｈの制御をウエル濃度で調整しなければならなくなる。また、ＰチャネルオフセットＭＯＳＦＥＴのしきい値Ｖｔｈを下げようとしてウエルを低濃度化すると、しきい値Ｖｔｈのバラツキが大きくなってしまう。
【００２３】
ゲート電極の厚さの問題は、トレンチＭＯＳＦＥＴのトレンチを埋め込むために厚い多結晶シリコン膜を積まなくてはならず、また、オフセットＭＯＳＦＥＴのゲート電極も厚い多結晶シリコン膜で形成することになることである。このため、加工精度が悪くなるため、オフセットＭＯＳのしきい値Ｖｔｈのバラツキが大きくなってしまう。
【００２４】
本発明の目的は、信頼性の高い保護回路内蔵ＭＯＳＦＥＴを提供することにある。
【００２５】
また、本発明の他の目的は、良好な電気的特性の保護回路内蔵ＭＯＳＦＥＴを提供することにある。
【００２６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２８】
本発明による半導体装置は、同一半導体基板上に形成されたパワーＭＯＳＦＥＴと保護回路を備えており、パワーＭＯＳＦＥＴがトレンチゲート型縦型ＰチャネルＭＯＳＦＥＴであり、また、保護回路がプレーナゲート型横型オフセットＰチャネルＭＯＳＦＥＴである。このトレンチゲート型縦型ＰチャネルＭＯＳＦＥＴのゲート電極の導電性はＰ型であり、また、プレーナゲート型横型オフセットＰチャネルＭＯＳＦＥＴのゲート電極の導電性はＮ型である。
【発明の効果】
【００２９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３０】
本発明の半導体装置によれば、信頼性と電気的特性の確保を両立した保護回路内蔵ＭＯＳＦＥＴを提供するができる。
【発明を実施するための最良の形態】
【００３１】
本発明の実施の形態を説明する前に、特に説明がない場合の本願における用語を定義しておく。「ＭＯＳ」はＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の略であり、「縦型」はドレイン−ソース間電流が半導体基板の厚さ方向に流れる構造であり、「横型」はドレイン−ソース間電流が半導体基板の厚さ方向と垂直な方向に流れる構造である。また、「トレンチ（トレンチゲート）」は後述するが半導体基板の厚さ方向に形成された溝にゲート電極を形成する構造であり、「プレーナ（プレーナゲート）」は半導体基板の主面上にゲート電極が形成された構造である。また、「オフセット」とは、半導体基板表面から例えば数μｍ程度の浅い領域（半導体領域）で高耐圧を維持する構造のことをいう。
【００３２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
本発明の実施の形態で示す半導体装置は、パワーＭＯＳＦＥＴおよび保護回路を備えている。このパワーＭＯＳＦＥＴは、Ｐチャネルのトレンチゲート型縦型ＭＯＳＦＥＴ（以下、トレンチＰＭＯＳと略する）であり、保護回路はＰチャネルのプレーナゲート型横型オフセットＭＯＳＦＥＴ（以下、オフセットＰＭＯＳと略する）である。すなわち、この保護回路は、トレンチＰＭＯＳを自己破壊させないための制御回路であって、オフセットＰＭＯＳを備えている。
【００３４】
図１は、チップ状態の半導体装置であって、トレンチＰＭＯＳおよびオフセットＰＭＯＳを備えた半導体装置を模式的に示す平面図である。図２は、図１のトレンチＰＭＯＳを模式的に示す説明図であり、（ａ）は要部平面図、（ｂ）は要部断面図である。図３は、図１のオフセットＰＭＯＳを模式的に示す説明図であり、（ａ）は要部平面図、（ｂ）は要部断面図である。なお、図２（ａ）では、トレンチＰＭＯＳのセル構造を分かり易くするために、図２（ｂ）に示す配線層２１が略されている。
【００３５】
図１には、トレンチＰＭＯＳ領域Ａｔおよび保護回路領域（オフセットＰＭＯＳ領域）Ａｃが示されている。外部端子として、チップ表面にトレンチＰＭＯＳのゲートパット（ゲート電極）ＧＰ、トレンチＰＭＯＳのソースパッド（ソース電極）ＳＰが配置されており、チップ裏面にトレンチＰＭＯＳのドレイン電極が配置されており、保護回路の外部端子はない。すなわち、保護回路（オフセットＰＭＯＳ）は、トレンチＰＭＯＳに内蔵されているといえる。
【００３６】
これらトレンチＰＭＯＳおよび保護回路（オフセットＰＭＯＳ）は、ワンチップで形成されており、図２および図３に示すように、トレンチＰＭＯＳおよびオフセットＰＭＯＳは、同一半導体基板１の主面上に形成されている。この半導体基板１は、Ｐ型の導電型を有するＰ＋＋型単結晶シリコン基板１Ａの主面に、Ｐ型の導電型を有する不純物がドープされたｐ＋型単結晶シリコン層１Ｂをエピタキシャル成長させた半導体基板（以下、単に基板という）１である。
【００３７】
図２に示すトレンチＰＭＯＳ領域Ａｔでは、基板１の厚さ方向に掘られた溝にＰ型のポリシリコンを埋め込んでなるゲート電極６が形成されている。すなわち、トレンチＰＭＯＳのゲート電極６の導電型はＰ型である。なお、ゲート電極６以外のトレンチＰＭＯＳの構成の説明は、製造方法とともに後述する。
【００３８】
このように、本発明ではトレンチＰＭＯＳのゲート電極６にＰ型のポリシリコンを適用した場合、しきい値（Ｖｔｈ）がＮ型のポリシリコンの場合に比べて、仕事関数の差によって約１Ｖ浅い。このため、ゲート電圧が十分与えられていない状態でのオン抵抗を低減することができる。なお、Ｐ型のポリシリコンを適用することによって、特性変動がＮ型のポリシリコンの場合に比べて増えてしまうが、オフセットＰＭＯＳほど特性の精度を必要としないため、オン抵抗を低減する利点の方が大きい。
【００３９】
一方、図３に示す保護回路領域Ａｃでは、基板１の主面上であって、基板１の厚さ方向とは垂直な方向にＮ型のポリシリコンからなるゲート電極１０が形成されている。すなわち、オフセットＰＭＯＳのゲート電極１０の導電型はＮ型である。このゲート電極１０は、コンタクトＣｇを介してゲート配線Ｇと電気的に接続されている。また、オフセットＰＭＯＳのソースおよびドレインは、それぞれコンタクトＣｓを介してソース配線ＳおよびコンタクトＣｄを介してドレイン配線Ｄと電気的に接続されている。
【００４０】
このように本発明ではオフセットＰＭＯＳのゲート電極にＮ型のポリシリコンを適用した場合、特性変動を抑えて回路の誤動作を防止することができる。なお、Ｎ型のポリシリコンを適用することによって、しきい値（Ｖｔｈ）は深くなってしまう。しかし、例えばアナログ回路に適用するＭＯＳでは特性ばらつきを抑えるために実効チャネル長を長く設定しておく必要があるが、実効チャネル長を例えば４μｍ以上確保しておけば、チャネル層（Ｖ型層）と反対の導電型（Ｐ型）の不純物層をチャネル表面に形成してもパンチスルーせずにしきい値（Ｖｔｈ）を浅い側に制御することができる。
【００４１】
ここで、図３に示すオフセットＰＭＯＳの構造について説明する。このオフセットＰＭＯＳは、ゲート電極１０に対しソース領域とドレイン領域を非対称に有している。すなわち、ドレイン領域がＰ−型半導体領域（第１半導体領域）１２およびＰ＋型半導体領域（第２半導体領域）１４からなるのに対し、ソース領域がＰ＋型半導体領域（第２半導体領域）１４からなり、このＰ−型半導体領域１２の不純物濃度がＰ＋型半導体領域１４の不純物より低い。言い換えると、オフセットＰＭＯＳは、ゲート電極１０とドレイン領域の間に低濃度領域であるＬＤＤ（Lightly doped drain）領域を有している。なお、ＬＤＤ領域内の不純物濃度および基板１の表面に沿ったＬＤＤ領域の長さを調整することによって、高耐圧（高ブレイクダウン電圧）が維持されている。
【００４２】
このように半導体基板表面から例えば数μｍ程度の浅い領域（半導体領域）で高耐圧を維持する構造がオフセット構造である。なお、本実施の形態で示すオフセットＰＭＯＳは、そのドレイン側のみがオフセット構造のオフセットドレイン構造であり、ＬＤＤ構造のＣＭＯＳ（Complementary Metal Oxide Semiconductor）のようにソースおよびドレインがオフセットしているものではない。
【００４３】
次に、本実施の形態に係る半導体装置が構成する回路を図４に示す。パワーＭＯＳＦＥＴであるトレンチＰＭＯＳ（図４中では、Ｍｏと示す）のゲート−ソース間には保護回路が電気的に接続されている。この保護回路内に形成されているＭＯＳＦＥＴの全てがオフセットＰＭＯＳである。また、本実施の形態に係る半導体装置は、パワーＭＯＳＦＥＴであるトレンチＰＭＯＳ（図４中、Ｍｏで示す）および保護回路の他に、制御回路用カレントセンストレンチＭＯＳ（図４中、Ｍｓで示す）を備えている。
【００４４】
前述したように、トレンチＰＭＯＳと同一基板に形成されたオフセットＰＭＯＳを含む保護回路は、トレンチＰＭＯＳに過電流が流れる状況が発生した場合、ある一定の電流以上をトレンチＰＭＯＳに流さないような回路動作（過電流制限）を行ない、半導体装置自身の自己破壊を防止することができる。また、過電流制限回路の保護回路は、デバイスに大電流が流れた場合に電流破壊を起こさぬよう、保護回路で流れる電流を制御する。
【００４５】
また、保護回路は、１５０℃以上の温度を検知し、ゲートからの入力電圧をカットする動作(温度検知過熱遮断)を行うことにより、ドレイン−ソース間に流れる電流を自己的にカットし、熱による自己破壊を防止することができる。すなわち、温度検知過熱遮断回路の保護回路は、デバイスに大電流が流れる際に、電力損失による自己発熱などにより１５０℃以上の熱が発生した場合、内蔵保護回路が動作し、トレンチＰＭＯＳのゲート電圧を自己遮断する。
【００４６】
次に、本実施の形態の半導体装置の製造方法を、図５〜図１６を参照して説明する。図５〜図１６は、製造工程中の半導体装置の断面を模式的に示す説明図であり、トレンチＰＭＯＳ領域Ａｔ、オフセットＰＭＯＳ領域Ａｃ、およびトレンチＰＭＯＳ領域ＡｔとオフセットＰＭＯＳ領域Ａｃとの境界領域Ａｃ−Ａｔを示している。
【００４７】
まず、図５に示すように、Ｐ型の導電型を有するＰ＋＋型単結晶シリコン基板１Ａの主面に、Ｐ型の不純物がドープされたＰ＋型単結晶シリコン層１Ｂをエピタキシャル成長させた半導体基板（以下、単に基板という）１となる半導体ウエハを準備する。次いで、Ｐ＋型単結晶シリコン層１Ｂの表面（主面）を熱酸化した後、基板１の全面に窒化シリコン膜（図示せず）を堆積し、フォトリソグラフィおよびエッチング技術を用いて選択用のパターニングされた窒化シリコン膜をマスクとしてＮ型の不純物をイオン注入、さらに、熱拡散させることによりＮ型ウエル２を形成する。次いで、露出している基板１の表面を酸化した後、前記窒化シリコン膜を除去することによって、素子分離部３を形成する。
【００４８】
続いて、図６に示すように、フォトリソグラフィおよびエッチング技術を用いて基板１をエッチングし、溝４を形成した後、基板１に熱処理を施すことにより、溝４の底部および側壁に酸化シリコン膜５を形成する。この酸化シリコン膜５は、トレンチＰＭＯＳのゲート絶縁膜となる。
【００４９】
続いて、図７に示すように、Ｐ型の不純物（例えば、ボロン）がドープされた多結晶シリコン膜を溝４の内部を含む酸化シリコン膜５上に堆積して溝４を埋め込む。または、ノンドープの多結晶シリコンを溝４の内部を含む酸化シリコン膜５上に堆積して溝４を埋め込んだ後、ノンドープの多結晶シリコンにＰ型の不純物（例えば、ボロン）をイオン注入するなどして多結晶シリコンをＰ型化しても良い。次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして、トレンチＰＭＯＳ領域Ａｔにおいては多結晶シリコン膜を溝４内に残すことによって、溝４内にトレンチＰＭＯＳのゲート電極６を形成し、また、境界領域Ａｃ−Ａｔにおいては、ゲート電極６と電気的に接続される配線層６Ｍを形成する。
【００５０】
続いて、図８に示すように、基板１の主面上に酸化シリコン膜７を堆積した後、フォトリソグラフィおよびエッチング技術によってオフセットＰＭＯＳのチャネルとなる領域の酸化シリコン膜７を開口し、しきい値（Ｖｔｈ）調整のためのイオン注入を行い、インプラ層（図示せず）を形成する。
【００５１】
続いて、図９に示すように、フォトリソグラフィおよびエッチング技術を用いて酸化シリコン膜からなるオフセットＰＭＯＳの酸化シリコン膜８を形成した後、酸化シリコン膜８を覆うように、Ｎ型の不純物（例えば、ヒ素、リン）がドープされた多結晶シリコン膜９を堆積する。または、ノンドープの多結晶シリコン膜９を堆積した後、Ｎ型の不純物（例えば、ヒ素、リン）をイオン注入するなどして多結晶シリコン膜９をＮ型化しても良い。その後、この多結晶シリコン膜９上に酸化シリコン膜（図示せず）を堆積する。
【００５２】
続いて、図１０に示すように、フォトリソグラフィおよびドライエッチング技術を用いて、多結晶シリコン膜９、酸化シリコン膜８を除去し、オフセットＰＭＯＳのゲート電極１０およびゲート絶縁膜１１を形成する。
【００５３】
このように本発明では、オフセットＰＭＯＳのゲート電極１０は、先に形成したトレンチＰＭＯＳのゲート電極６と別工程で形成される。また、オフセットＰＭＯＳのゲート電極１０は導電型をＮ型とし、トレンチＰＭＯＳのゲート電極６は導電型をＰ型として形成される。
【００５４】
続いて、図１１に示すように、フォトリソグラフィおよびドライエッチング技術を用いて、酸化シリコン膜７を除去した後、オフセットＰＭＯＳ領域Ａｃにおいて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示せず）をマスクとしてＰ型の不純物イオンをＰ＋型単結晶シリコン層１Ｂに導入する。次いで、トレンチＭＯＳ領域Ａｔにおいて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示せず）をマスクとしてＮ型の不純物イオンをＰ＋型単結晶シリコン層１Ｂに導入する。次いで、基板１に熱処理を施すことによって、それらＰ型およびＮ型の不純物イオンをそれぞれ拡散させてＰ−型半導体領域１２およびＮ型半導体領域１３を形成する。なお、このＮ型半導体領域１３は、トレンチＰＭＯＳのチャネル層となる。
【００５５】
続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示せず）をマスクとしてＰ型の導電型を有する不純物イオンをＰ＋型単結晶シリコン層１Ｂに導入することによって、Ｐ−型半導体領域１２より不純物濃度の高いＰ＋型半導体領域１４を、オフセットＰＭＯＳ領域Ａｃに形成する。また、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示せず）をマスクとしてＰ型の導電型を有する不純物イオンをＰ＋型単結晶シリコン層１Ｂに導入することによって、Ｐ＋型半導体領域１５を、トレンチＰＭＯＳ領域Ａｔに形成する。ここまでの工程により、Ｐ＋＋型単結晶シリコン基板１ＡおよびＰ＋型単結晶シリコン層１Ｂをドレインとし、Ｎ型半導体領域１３をソースとするトレンチＰＭＯＳを適用することができる。また、Ｐ＋型半導体領域１５は、トレンチＭＯＳにおけるパンチスルーストッパー層とすることができる。
【００５６】
このように本発明では、オフセットＰＭＯＳにおいて、基板１表面から例えば数μｍ程度の浅い領域で高耐圧を維持するオフセットドレイン構造となるように、Ｐ＋型半導体領域１４とゲート電極１０の間に、Ｐ＋型半導体領域１４より不純物濃度の低いＰ−型半導体領域１２を形成している。
【００５７】
続いて、図１２に示すように、基板１上に酸化シリコン膜を堆積した後、その酸化シリコン膜上に窒化シリコン膜を堆積し、フォトリソグラフィおよびエッチング技術によって酸化シリコン膜および窒化シリコン膜からなる絶縁膜１６を形成する。
【００５８】
続いて、図１３に示すように、基板１上にＰＳＧ（Phospho Silicate Glass）膜を堆積した後、そのＰＳＧ膜上にＳＯＧ（Spin On Glass）膜を塗布することにより、そのＰＳＧ膜およびＳＯＧ膜からなる絶縁膜１７を形成する。
【００５９】
続いて、図１４に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示せず）をマスクとして絶縁膜１７および基板１をエッチングした後、そのフォトレジスト膜を除去することによって、コンタクト溝１８を形成する。このコンタクト溝１８は、トレンチＰＭＯＳ領域Ａｔにおいて、隣接するゲート電極６間において、トレンチＰＭＯＳのソースとなるＰ＋型半導体領域１５を貫通するように形成される。
【００６０】
続いて、コンタクト溝１８の底部からＮ型の不純物イオンを導入することによって、コンタクト溝１８の底部にＮ＋型半導体領域１９を形成する。このように、コンタクト溝１８を形成し、絶縁膜１７をマスクとしてコンタクト溝１８から不純物イオンを導入し、コンタクト溝１８の底部に自己整合的にＮ＋型半導体領域１９を設けることによって、例えばマスク合わせ余裕を低減できるので、隣接するゲート電極６間の微細化を図ることができる。なお、このＮ＋型半導体領域１９は、後の工程で形成される配線層２１をコンタクト溝１８の底部にてＮ型半導体領域１３とオーミック接触させるためのものである。
【００６１】
続いて、図１５に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示せず）をマスクとして絶縁膜１７をエッチングし、そのフォトレジスト膜を除去することによって、コンタクト溝２０を形成する。このコンタクト溝２０は、オフセットＰＭＯＳ領域Ａｃにおいて、Ｐ＋型半導体領域１４の表面を露出するように形成される。また、境界領域Ａｃ−Ａｔにおいて、このコンタクト溝２０は、ゲート電極６と電気的に接続される配線層６Ｍの表面を露出するように形成される。
【００６２】
続いて、図１６に示すように、コンタクト溝１８、２０の内部を含む絶縁膜１７の上部に、バリア導体膜として、例えばスパッタリング法でＴｉＷ（チタンタングステン）からなる膜（図示せず）を薄く堆積した後、基板１に熱処理を施す。続いて、そのＴｉＷ膜上に、スパッタリング法にてゲート電極６を形成する多結晶シリコン膜より抵抗率の低いＡｌ（アルミニウム）からなる導電性膜を堆積した後、フォトリソグラフィおよびエッチング技術により、Ａｌからなる配線層２１を形成する。なお、導電性膜はＡｌを主成分とする膜であり、例えば、Ｓｉ（シリコン）、Ｃｕ（銅）を含有していてもよい。また、バリア導体膜は、Ａｌと基板１とが接触することにより不所望な反応層が形成されることを防止する役割を果たす。
【００６３】
続いて、絶縁膜１７および配線層２１を覆うように保護膜（図示せず）を堆積した後、フォトリソグラフィおよびエッチングによって、配線層２１上の所定の領域における保護膜を除去し、表面電極（電極パッド）となる配線層２１の表面を露出する。その後、基板１の裏面に裏面電極（図示せず）を堆積することによって、保護回路（オフセットＰＭＯＳ）を内蔵したトレンチＰＭＯＳを備えた半導体装置が略完成する。
【００６４】
前述したように、本実施の形態では、トレンチＰＭＯＳのゲート電極６と、オフセットＰＭＯＳとのゲート電極１０とを別工程で形成し、トレンチＰＭＯＳとオフセットＰＭＯＳとを同一の基板１の主面上に形成する。このとき、トレンチＰＭＯＳのゲート電極６を、ボロン（Ｂ）をドープしたＰ型多結晶シリコンから形成した後、オフセットＰＭＯＳのゲート電極１０を、ヒ素（Ａｓ）またはリン（Ｐ）をドープしたＮ型多結晶シリコンから形成する。これによって、トレンチＰＭＯＳのしきい値（Ｖｔｈ）を上昇させることなく、保護回路を構成するオフセットＰＭＯＳのしきい値（Ｖｔｈ）変動を抑制することができる。
【００６５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６６】
例えば、前記実施の形態では、トレンチＰＭＯＳのＰ型ゲート電極およびオフセットＰＭＯＳのＮ型ゲート電極を形成するにあたり、トレンチＰＭＯＳのゲート電極となる多結晶シリコンを形成した後、オフセットＰＭＯＳのゲート電極となる多結晶シリコンを形成（多結晶シリコン２層プロセス）した場合について説明した。これに対して、トレンチＰＭＯＳおよびオフセットＰＭＯＳのゲート電極となる多結晶シリコンを同時に形成（多結晶シリコン１層プロセス）しても良い。例えば、トレンチＰＭＯＳおよびオフセットＰＭＯＳのゲート絶縁膜をそれぞれ形成し、同時にそれらゲート絶縁膜上にノンドープの多結晶シリコンを堆積する。その後、トレンチＭＯＳ形成領域の多結晶シリコンにはボロンをイオン注入するなどしてＰ型化し、オフセットＰＭＯＳ形成領域の多結晶シリコンにはヒ素またはリンをイオン注入するなどしてＮ型化する。これによっても、トレンチＰＭＯＳのしきい値（Ｖｔｈ）を上昇させることなく、保護回路を構成するオフセットＰＭＯＳのしきい値（Ｖｔｈ）変動を抑制することができる。
【産業上の利用可能性】
【００６７】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態におけるチップ状態の半導体装置を模式的に示す概略平面図である。
【図２】本実施の形態におけるパワーＭＯＳ領域の半導体装置を模式的に示す説明図であり、（ａ）は平面図、（ｂ）は断面図である。
【図３】本実施の形態における保護回路領域の半導体装置を模式的に示す説明図であり、（ａ）は平面図、（ｂ）は断面図である。
【図４】本実施の形態における半導体装置が構成する回路図である。
【図５】本発明の実施の形態における製造工程中の半導体装置を模式的に示す要部断面図である。
【図６】図５に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図７】図６に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図８】図７に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図９】図８に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１０】図９に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１１】図１０に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１２】図１１に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１３】図１２に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１４】図１３に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１５】図１４に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１６】図１５に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１７】パワーＭＯＳＦＥＴを適用したハイサイドスイッチ回路の回路図である。
【図１８】保護回路を内蔵したパワーＭＯＳＦＥＴの回路図である。
【図１９】（ａ）はローサイドスイッチ、（ｂ）はハイサイドスイッチを構成する回路図である。
【図２０】ハイサイドスイッチを構成する半導体装置を模式的に示す概略平面図であり、（ａ）はＮチャネルＭＯＳで構成した場合、（ｂ）はＰチャネルＭＯＳで構成した場合を示す。
【符号の説明】
【００６９】
１      半導体基板
１Ａ    Ｐ＋＋型単結晶シリコン基板
１Ｂ    Ｐ＋型単結晶シリコン層
２      Ｎ型ウエル
３      素子分離部
４      溝
５      酸化シリコン膜
６      ゲート電極
６Ｍ    配線層
７      酸化シリコン膜
８      酸化シリコン膜
９      多結晶シリコン膜
１０    ゲート電極
１１    ゲート絶縁膜
１２    Ｐ−型半導体領域（第１半導体領域）
１３    Ｎ型半導体領域
１４    Ｐ＋型半導体領域（第２半導体領域）
１５    Ｐ＋型半導体領域
１６    絶縁膜
１７    絶縁膜
１８    コンタクト溝
１９    Ｎ＋型半導体領域
２０    コンタクト溝
２１    配線層
Ａｃ    保護回路領域（オフセットＰＭＯＳ領域）
Ａｔ    トレンチＰＭＯＳ領域
Ｃｄ    コンタクト
Ｃｇ    コンタクト
Ｃｓ    コンタクト
Ｄ      ドレイン配線
Ｇ      ゲート配線
ＧＰ    ゲートパッド（ゲート電極）
Ｓ      ソース配線
ＳＰ    ソースパッド（ソース電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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