(57)【要約】      （修正有）【課題】論理回路の断線故障を発見する検査装置を提供する。【解決手段】検査治具を低圧力で検査対象信号線に接触させても検査対象信号線の断線故障を検出可能な断線故障検出回路３、低圧力で接触しても検出を可能にする検査信号印加が可能な検査治具４、ならびに断線故障検出を可能にする信号を発生する検査信号発生回路２から構成する。検査時には、本検査装置の検査治具を検査対象信号線に接触させ、検査信号を印加した時の断線故障検出回路３の電源電流、出力、検査対象回路５の電源電流、出力の異常により断線故障を検出する。またその検査を繰り返して断線故障発生箇所を特定する。本断線故障検出装置１により、安価に断線故障を高い信頼性を持って検査できるという特長がある。【選択図】図２
2007285902.tif 000002
【特許請求の範囲】
【請求項１】
論理回路の信号線に発生する断線故障の存在および断線故障発生箇所の発見を電源電流、出力信号の異常で行う検査装置。
【請求項２】
ＩＣのリードに発生する断線故障の存在および断線故障発生箇所の発見を電源電流、出力信号の異常で特定する検査装置。
【請求項３】
請求項１および請求項２の方式での検査を可能にする検査治具。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は論理回路に発生する断線故障の存在ならびに断線故障箇所を発見する検査装置に関するものである。
【背景技術】
【０００２】
論理ＩＣの入出力端子に発生する断線故障の存在を検出する、また断線故障発生箇所の特定を行う方法は、信号線の論理値を測定しその異常で検出する検査法、画像処理手法を用いる検査法、抵抗や寄生容量などの電気量を測定しその異常で検出する検査法に分類できる。
【０００３】
論理値測定で断線故障を検査するためには、論理値異常を発生させることができる検査入力を検査前に求めておき、それを検査時に印加し、発生する論理値異常を論理値測定可能端子まで伝搬させる必要がある。その伝搬と、その検査入力生成ならびに検査入力印加が近年の回路の高機能化に伴い多大な時間を要する状況となっており、またそれに伴う検査コストの増大が問題となっている。さらに、断線故障が発生すると必ずしも常に論理値異常を発生するわけでもないため、その検査法だと断線故障を見逃す可能性があり、大きな問題となっている。
【０００４】
画像処理手法を用いた検査法では狭ピッチで多ピンＩＣを使用した論理回路では高精度な画像解析が必要で、検査時間ならびに高価な検査装置が必要となる。さらにその検査法では外見からしか接続関係を調べない。外見上は正しく接続できているように見えても電気的に接続されていない断線故障は現実には多く発生する。そのような断線故障はその検査法では見逃すため問題となっている。
【０００５】
抵抗や寄生容量などの電気量を測定し電気的に検査する検査法はそれらの電気量を測定して検査するため、論理値測定による検査法や画像処理手法を用いた検査法で見逃す断線故障まで検出でき、より信頼性の高い検査が行えるという特長を持つ。しかし、それらの電気量の測定を高精度で行うために高価な検査装置が必要となる。
【０００６】
より安価でまた高い信頼性を持って断線故障を電気的に検査する検査法として電子回路の電源電流測定により検査する方法とその検査装置が特開２００１−１６６０１２で提案されている。その検査法はＣＭＯＳ回路に対して適用可能な検査法で、回路外部から電磁界を印加し、断線故障を発生した入力信号線の電位を時間的に変化させ、それによって生じる回路の電源電流異常で検出する検査法である。その検査法により信頼性の高い検査が行える。しかしそれらの検査法およびその検査法で検査を行う検査装置ではＩＣ外部から電磁界を印加する必要がある。ＩＣの中では電磁界に対する対策を施していないＩＣがある。そのＩＣに対して外部から強い電磁界が印加されるとＩＣ内の回路が壊れる可能性があり、そのようなＩＣを用いた回路はその検査装置で検査することができないため、新たな検査法ならびにそれに基づき検査可能な検査装置の開発が必要となっている。
【０００７】
そのため、論理ゲートのＨレベル入力電圧とＬレベル入力電圧の間の直流電圧を直接、検査対象信号線に印加し、断線故障がそこに発生していれば検査対象回路と検査装置の電源電流異常を生じるので、その異常で断線故障を検出する検査装置が特開２００５−２８３４２３で提案されている。しかしその検査装置で確実に断線故障を検出するには検査時にその直流電圧をさぐりながら検査する必要があるため、長大な検査時間が必要となり、新たな検査装置の開発が必要となっている。
【特許文献１】特開２００１−１６６０１２号
【特許文献２】特開２００５−２８３４２３号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明はディジタル回路、アナログ・ディジタル混在回路において、検査対象回路の信号線もしくはＩＣのリードに検査治具を接触させ、検査用交流信号を直接印加し、それにより生じる検査対象回路の出力と電源電流、検査装置の出力とその装置に流れる電源電流により、検査対象回路内の断線故障の存在の発見、故障箇所の特定が行える検査装置の開発を目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明による検査装置は断線故障を検出する回路（以後、「断線故障検出回路」と呼ぶ）、検査用交流信号を発生する回路（以後「検査信号発生回路」と呼ぶ）、および検査信号を印加するための治具（以後「検査治具」と呼ぶ）から構成し、検査対象回路の出力、電源電流、断線故障検出回路の電源電流とその出力を計測できるようにし、測定したそれらのいずれかもしくはそれらの組合せで検査対象回路内の断線故障の存在の発見と断線故障発生箇所の特定ができるようにする。
【００１０】
本発明では検査治具を検査対象信号線もしくは検査対象リードに接触させ、検査対象信号線に検査用交流信号を直接印加すると共に、そこの信号を測定する。
【００１１】
ＩＣの入力リードに断線故障が発生した場合、強い圧力で検査治具を対象リードに接触させると、その圧でリードがプリント基板とつながり検査時に正常時と同じ状態となる可能性がある。そのため検査治具を検査対象リードに低圧力で接触させる必要がある。
【００１２】
検査治具を低圧力で接触させると検査治具とリード間に大きな接触抵抗が生じる。その接触抵抗が大きければその信号線の電圧を高精度で測定できなくなり、誤った検査結果を生む場合がある。そのため、検査治具を検査対象リードに低圧力で接触させ、その間の接触抵抗が大きくてもその箇所のリード浮きを検出できる必要がある。本発明は検査治具を低圧力で検査対象信号線や検査対象入力リードに接触させ、検査治具と間の接触抵抗が大きくても、そこに発生する断線故障を誤りなく検出できる検査装置に関するものである。
【００１３】
それを実現するため、本検査装置は検査治具を低圧力で検査対象信号線やリードに接触させても、そこに発生した断線故障を検出可能な断線故障検出回路、低圧力で接触しても検出を可能にする検査入力信号の印加が可能な検査治具、ならびに断線故障検出を可能にする信号を発生する検査信号発生回路から構成する。
【発明の効果】
【００１４】
本発明により回路外部からの電磁界対策を施していないＩＣを用いた電子回路に対しても断線故障検出が行え、かつ安価な検査装置で短い検査時間で検査できるようになり、故障を含まない回路を市場に提供できるという効果が得られる。
【発明を実施するための最良の形態】
【００１５】
図１は本発明による検査装置の内部構成図である。その断線故障検出装置１は検査信号発生回路２、断線故障検出回路３、検査治具４から構成する。
【００１６】
本検査装置による検査では、検査時に検査治具４を検査対象信号線、検査対象リードに接触させ、検査信号を印加する。その時の断線故障検出回路３の出力電圧、電源電流、検査対象回路５の電源電流、出力電圧の異常のいずれか、もしくはその組み合わせから断線故障の存在および断線故障発生箇所の特定を行う。
【００１７】
検査信号発生回路２の最良の実施形態として次の２種類が考えられる。
【実施例１】
【００１８】
図２は第１の形態の検査信号発生回路を用いた検査装置例である。図２の検査信号発生回路２は交流電圧発生回路１０と抵抗Ｒｉｎ、ＲＴで構成するものである。一般に交流電圧発生回路は内部抵抗を持つので、それをＲｉｎとして使用できれば、Ｒｉｎを必要としない場合がある。
【００１９】
図２の断線故障検出回路３はＣＭＯＳインバータゲートＩＣ１１で構成し、その回路の電源電流と出力電圧を測定できるようにしたものである。図３はＣＭＯＳインバータゲートの内部構造、図４はその入出力電圧静特性例、図５は入力電圧に対する電源電流特性例である。図５ではそのＣＭＯＳインバータゲートの入力電圧Ｖｉが図４で定まるＨレベル入力電圧ＶｉＨ、Ｌレベル入力電圧ＶｉＬ付近の入力電圧では、電源電流ＩＤＤがほとんど流れないものの、それらの電圧の中間の電圧では大きなＩＤＤが流れる。その電流は一般に数１０ｍＡとなる。論理回路が正常に動作する時にはＶＤＤ〜ＶｉＨのＨレベル入力電圧、もしくは０〜ＶｉＬのＬレベル入力電圧がゲートに入力されるため、その電圧が入力されるインバータゲートには電源電流がほとんど流れないのに対し、故障等が原因でそのゲートの入力電圧がＶｉＬ〜ＶｉＨの範囲内となれば非常に大きな電源電流ＩＤＤがそのゲートに流れる。図２の断線故障検出回路３ではこの電源電流の差を利用して、断線故障を検出するものである。
【００２０】
図６、図７はある検査対象信号線１４に断線故障が発生していない場合の本検査装置による検査例である。図６は検査対象信号線にＩＣ＃ｉ−１からＨレベル信号を出力する場合であり、インバータゲートの入力電圧はＨレベル入力電圧範囲内となるためｉＤＤＴは流れない。ｖｉｎがＩＣ＃ｉ−１のＨレベル出力電圧より小さくなる時間帯では図６内の電流経路１５の経路で検査信号発生回路に向かって電流は流れ込むが、ｉＤＤＴはそれとは無関係にほとんど流れない。図７は検査対象信号線１４にＩＣ＃ｉ−１からＬレベル信号が出力された場合である。この場合も図６と同様に、ｖｉｎがＬレベル出力電圧より大きくなる時間帯では図７内の電流経路１５の経路で電流が流れるものの、断線故障検出回路内のＣＭＯＳインバータゲートには大きなｉＤＤＴは流れない。
【００２１】
図８は断線故障が発生した回路に対し、実施例１による検査装置を用いて検査する場合の例である。検査対象信号線１４がつながるリードの電圧がｖｉｎによりＶｉＬ〜ＶｉＨの範囲内となる時に、断線故障検出回路のＣＭＯＳインバータゲート１６の入力電圧もその範囲内の値となり大きな電源電流ｉＤＤＴがインバータゲート１６に流れる。図６、図７の断線故障が発生していない場合はそのインバータゲート１６にほとんどｉＤＤＴが流れないのに対し、図８では断線故障発生により大きなｉＤＤＴが流れる。本検査装置ではこのｉＤＤＴの違いにより断線故障を検出する。
【００２２】
また断線故障発生時には図８に示すように検査対象回路のＩＣ＃ｉにも大きな電源電流が流れ、その結果、検査対象回路に電源電流異常が現れる。そのため、本発明は検査対象回路の電源電流を測定しその異常によっても断線故障を検出することも含む。
【００２３】
さらにｖｉｎの振幅を大きくすればそのｖｉｎの印加で検査対象信号線、検査対象リードの論理値が時間的に変化するので、断線故障検出回路のインバータゲート１６の出力論理値も変化する場合があるし、検査対象回路の出力論理値にも変化を生じる場合がある。本発明はそれらの論理値変化で断線故障を検出する場合も含む。
【００２４】
本検査装置では上記の断線故障の存在の発見操作を繰り返し、断線故障発生箇所の特定を行う。
【００２５】
実施例１の検査装置で図９の回路の断線故障１７の検査を行った時のｉＤＤＴ波形例を図１０、図１１に示す。図１０はその断線故障が発生していない時のｉＤＤＴ波形例で、図１１は断線故障１７が発生した時のｉＤＤＴ波形例で、いずれもｖｉｎとして振幅４．９Ｖｐｐ、２００ｋＨｚの正弦波電圧信号を使用している。図１０、図１１からわかるように、図９の検査対象回路５の電源電圧ＶＤＤの５Ｖより小さい振幅のｖｉｎの印加により、断線故障発生時と正常時とでｉＤＤＴに大きな差が現れており、その断線故障は検出できる。特開２００１−１６６０１２号の検査装置では電界発生のために電極間に数１００Ｖの振幅の交流電圧を印加する必要がある。それに比べ、本検査装置では数Ｖの振幅の交流電圧印加で済むので、検査装置が低価格となる上に、ＩＣ外部からの電界混入に対する対策を施していないＩＣの検査にも適用できるという特長を本発明は持っている。またＲＴの抵抗値を大きくしておけば、断線故障検出回路３のインバータゲートの入力インピーダンスが接触抵抗に比べ非常に大きいため、検査対象信号線の論理レベルが変化することはなく、誤った検査結果を生み出すことはないという特長を持っている。さらに特開２００５−２８３４２３号の検査装置と異なり、検査対象信号線に印加する信号が直流信号でなく交流信号で時変信号であるため、検査時にその振幅を変えながら検査する必要がなく、前もって決めておいた振幅の交流信号を最低ｖｉｎの１周期以上印加することで断線故障が検出できるので、検査時間が大幅に短縮できるという特長を本発明は持っている。
【００２６】
なお図２の断線故障検出回路３ではインバータゲートを使用しているが、インバータゲートでなくてもよく、バッファゲート等、任意の論理ゲートでもＶＬＳＩでもよい。また、その回路ではｖｏ１〜ｖｏＮを出力しているが、それらのどれかに異常が発生したことを検出したら異常信号を発生する回路を図２の断線故障検出回路３に追加し、その回路の出力で断線故障を検出する回路も本発明に含まれる。
【実施例２】
【００２７】
図１２は第２の形態の検査信号発生回路２を用いた検査装置例である。図１２ではＲＴに並列にコンデンサＣＴをつないでいる。ＣＴを追加することでｖｉｎに対するＲＴとＣＴによるインピーダンスがＲＴだけの時に比べ小さくできるので、高速検査が行えるという利点がある。実施例２の検査装置では断線故障を実施例１の検査装置と同じ原理で検出する。
【００２８】
上記、いずれの実施例においても、検査治具は検査時には検査対象信号線、検査対象リードに接触させる。接触箇所には必ず接触抵抗が発生する。その接触抵抗は接触圧をあげることで下げることができるが、それに伴い、断線故障が発生しているにも関わらず、断線箇所がその圧で接触し断線故障が消滅してしまう可能性がある。本発明ではそれが発生しないように、低圧で検査治具を接触させて検査する。それにより接触抵抗が大きくなるが、それによる断線故障発生時の断線故障検出回路内のインバータゲートの入力電圧に影響がほとんど現れないので、低圧で接触させても断線故障が検出できることになる。
【００２９】
検査治具を高圧で接触させた場合、断線故障を消滅させる危険性の高い断線故障はリード浮きである。リード浮きを見逃さないようにするため、本発明では検査治具４を図１３のような方向で圧力をかけ、さらにリード２０の上部に接触させる。
【００３０】
図１４は接触圧を下げてリード浮きを検出するために、導電性材料２２をゴム２３の中に棒状に形成した検査治具の例である。検査治具として金属製の針を使用するのでなく、ゴム製の検査治具であるため、接触圧を大幅に小さくしている。
【００３１】
図１５は金属製の針を使ってリードに接触させる場合の検査治具の例である。金属製の針でなくてもフラットケーブルのような金属線をリードに接触させてもよい。いずれにしても接続時に隣り合うリードと短絡する可能性がある。それを防止するため図１５の検査治具４ではリード間に紙やプラスチック薄膜のような絶縁性物質２５で検査対象リードを挟んだ状態でリードと接触させる。
【００３２】
なおここでは検査対象回路として論理回路を例として説明しているが、アナログ／ディジタル混在回路の論理回路部に対する本発明による検査も本発明に含まれる。
【図面の簡単な説明】
【００３３】
【図１】本発明の内部構成図である。
【図２】本発明の実施例１の検査信号発生回路を用いた検査装置例である。
【図３】ＣＭＯＳインバータゲート回路の静特性測定回路である。
【図４】ＣＭＯＳインバータゲート回路の入出力静特性例である。
【図５】ＣＭＯＳインバータゲート回路の入力電圧−電源電流特性例である。
【図６】本発明の実施例１の検査信号発生回路を用いた検査装置例で、正常回路でＨ出力信号線に対する検査例である。
【図７】本発明の実施例１の検査信号発生回路を用いた検査装置例で、正常回路でＬ出力信号線に対する検査例である。
【図８】本発明の実施例１の検査信号発生回路を用いた検査装置例で、断線故障の検査例である。
【図９】検査対象回路例である。
【図１０】図９の正常回路のｉＤＤＴ波形例である。
【図１１】図９の故障回路のｉＤＤＴ波形である。
【図１２】本発明の実施例２の検査信号発生回路を用いた検査装置例である。
【図１３】本発明の検査治具のリードへの接触法である。
【図１４】本発明のゴム製の検査治具例である。
【図１５】本発明の金属製の針を用いた検査治具による検査例である。
【符号の説明】
【００３４】
１    断線故障検出装置、
２    検査信号発生回路、
３    断線故障検出回路、
４    検査治具、
５    検査対象回路、
６    検査対象回路内のｉ−１番目のＩＣ、
７    検査対象回路内のｉ番目のＩＣ、
８    検査対象回路内のｉ＋１番目のＩＣ、
９    リード、
１０  交流電圧発生回路、
１１  断線故障検出用ＣＭＯＳインバータゲート回路、
１２  ｐＭＯＳ、
１３  ｎＭＯＳ、
１４  検査対象信号線、
１５  電流経路、
１６  断線故障検出回路に流れる異常電源電流の電流経路、
１７  検査対象断線故障
１８  検査対象ＩＣ、
１９  プリント基板、
２０  検査対象リード、
２１  断線故障検出回路につながる導線、
２２  導電性ポリマー、
２３  絶縁性ゴム、
２４  金属製針、
２５  ビニール等の絶縁薄膜、
【図１】
2007285902.tif 000003
【図２】
2007285902.tif 000004
【図３】
2007285902.tif 000005
【図４】
2007285902.tif 000006
【図５】
2007285902.tif 000007
【図６】
2007285902.tif 000008
【図７】
2007285902.tif 000009
【図８】
2007285902.tif 000010
【図９】
2007285902.tif 000011
【図１０】
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【図１１】
2007285902.tif 000013
【図１２】
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【図１３】
2007285902.tif 000015
【図１４】
2007285902.tif 000016
【図１５】
2007285902.tif 000017