(57)【要約】【課題】複数の半導体チップの各々の信号端子が共通の外部端子に接続される場合であっても、半導体装置のオープン不良を検出する。【解決手段】半導体装置は、複数の半導体チップと、外部と接続される電源端子、第１及び第２の外部端子と、を備え、複数の半導体チップのそれぞれは、第１の信号端子（第１の信号パッドＴ１）に供給される信号に基づくクロック信号によって計数を行うカウンタ部４２と、複数の半導体チップの中で自己の半導体チップを固定的に識別し、識別情報を出力する識別情報認識部と、カウンタ部４２の出力と識別情報を比較し、比較した比較結果に基づいて、第２の信号端子（第２の信号パッドＴ２）と電源端子との導通／非導通状態を制御する比較回路４３と、を有し、複数の半導体チップの各々の第１の信号端子は、共通の第１の外部端子に接続され、複数の半導体チップの各々の第２の信号端子は、共通の第２の外部端子に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の半導体チップと、
半導体装置の外部と接続される電源端子、第１及び第２の外部端子と、を備え、
前記複数の半導体チップのそれぞれは、
第１の信号端子に供給される信号に基づくクロック信号によって計数を行うカウンタ部と、
前記複数の半導体チップの中で自己の半導体チップを固定的に識別し、識別情報を出力する識別情報認識部と、
前記カウンタ部の出力と前記識別情報を比較し、比較した比較結果に基づいて、第２の信号端子と前記電源端子との導通／非導通状態を制御する比較回路と、を有し、
前記複数の半導体チップの各々の前記第１の信号端子は、共通の前記第１の外部端子に接続され、
前記複数の半導体チップの各々の前記第２の信号端子は、共通の前記第２の外部端子に接続される、
ことを特徴とする半導体装置。
【請求項２】
前記半導体チップは、
前記第１の信号端子に供給される信号の電圧が、電源電圧より高く定められた閾値以上であるか否かを検出し、前記供給される信号の電圧が前記閾値以上であると検出した場合に、テストモード信号を出力する高電圧検出回路を、更に備え、
前記比較回路は、前記比較結果と前記テストモード信号とに基づいて、前記第２の信号端子と前記電源端子との導通／非導通状態を制御する、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記比較回路は、
前記テストモード信号が出力され、且つ、前記識別情報と前記カウンタ部の出力とが等しい場合に、前記第２の信号端子と前記電源端子とを導通状態にする、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記カウンタ部は、
前記テストモード信号に基づいて、活性化される、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記高電圧検出回路は、
前記第１の信号端子に供給される信号の電圧を降圧する降圧部と、
前記降圧部によって降圧された電圧によって、前記供給される信号の電圧が前記閾値以上であるか否かを検出する検出部と
を備える、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の信号端子には、入力信号端子又は入出力信号端子が含まれる、ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記電源端子は、グランド電源端子である、ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記識別情報認識部は、ボンディングオプションによって前記識別情報を出力する、ことを特徴とする請求項１から請求項７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチチップパッケージ構造を有する半導体装置に関する。
【背景技術】
【０００２】
１つのパッケージに複数の半導体チップを備えるマルチチップパッケージ（Multi Chip Package；ＭＣＰ）構造の半導体装置に関する技術が知られている（例えば、特許文献１及び特許文献２を参照）。
特許文献１には、複数の半導体チップを上下に積層するＭＣＰ技術が記載されている。
また、特許文献１には、１つのパッケージ内に同一の構造を有する２つの半導体チップが積層されたデュアルダイパッケージ（Dual Die Package；ＤＤＰ）において、外部から入力されたアドレスと半導体チップの識別情報とに基づいて、活性化させる半導体チップを選択する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２３５９１４号公報
【特許文献２】特開２００６−１７２７００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体装置では、半導体チップ上の端子であるパッド（ＰＡＤ）とパッケージの端子であるピン（ＰＩＮ）とは、ワイヤによって接続される。このワイヤによる電気的な接続が正常にされているか否かを試験する場合、信号ピン（外部端子）に負の電流を印加し、信号ピンの保護素子であるＭＯＳ（Metal Oxide Semiconductor）トランジスタのＶＧＳ電圧（ゲート−ソース電圧）を測定する。信号ピン（外部端子）において、このワイヤによる電気的な接続が正常にされているか否かを、このように電気的に試験することをオープン試験という。このワイヤによる電気的な接続が正常にされていない不良をオープン不良という。また、半導体装置の試験において、半導体装置を実動作に対応するテストパターンにより動作させて、正しく動作するか否かを試験することを、ファンクション試験という。このファンクション試験の結果、半導体装置の実動作に不良がある場合をファンクション不良という。
【０００５】
しかしながら、特許文献１及び特許文献２に記載の半導体装置では、複数の半導体チップの各々の信号パッド（信号端子）が共通の信号ピン（外部端子）に接続される場合がある。この場合、上述のようなオープン試験では、信号パッド（信号端子）と信号ピン（外部端子）とが接続されていないオープン不良が、複数の半導体チップのうちの１つにあったとしても、他の半導体チップの信号パッド（信号端子）が信号ピン（外部端子）に接続されている場合、この一方の半導体チップにおけるオープン不良を検出することが困難であるという問題があった。
【０００６】
また、上述したファンクション試験を行うことによって、オープン不良をファンクション不良として検出することは可能である。しかしながら、この場合には、ファンクション不良とオープン不良との切り分けが困難であり、半導体装置における不良箇所の特定が容易でないという問題があった。
【０００７】
また、オープン試験の別の方法として、信号ピン（外部端子）に電圧を印加して流れる電流を示す端子電流を測定する方法がある。この方法では、各信号ピンの端子電流を測定し、対象となる信号ピンにおける測定電流値を他の端子における測定電流値と比較することにより、オープン不良の有無を検出する。しかし、この方法によりオープン不良を検出することはできるが、測定電流値はトランジスタの閾値Ｖｔｈに依存する。このため、測定電流値の検出精度が悪く、また、測定電流値だけでは、電気的に正常に接続されていない半導体チップを特定することが困難であるという問題があった。
【課題を解決するための手段】
【０００８】
本発明は、複数の半導体チップと、半導体装置の外部と接続される電源端子、第１及び第２の外部端子と、を備え、前記複数の半導体チップのそれぞれは、第１の信号端子に供給される信号に基づくクロック信号によって計数を行うカウンタ部と、前記複数の半導体チップの中で自己の半導体チップを固定的に識別し、識別情報を出力する識別情報認識部と、前記カウンタ部の出力と前記識別情報を比較し、比較した比較結果に基づいて、第２の信号端子と前記電源端子との導通／非導通状態を制御する比較回路と、を有し、前記複数の半導体チップの各々の前記第１の信号端子は、共通の前記第１の外部端子に接続され、前記複数の半導体チップの各々の前記第２の信号端子は、共通の前記第２の外部端子に接続される、ことを特徴とする半導体装置である。
【発明の効果】
【０００９】
本発明は、例えば、半導体装置によって、カウンタ部が、第１の信号端子に供給される信号に基づくクロック信号によって計数を行い、計数値を出力する。そして、比較回路は、ボンディングオプション（識別情報認識部）によって取得される半導体チップを識別する識別情報と、カウンタ部の計数値とを比較し、比較した比較結果に基づいて、信号端子（第２の信号端子）と電源端子との導通／非導通状態を制御する。したがって、カウンタ部の計数値によって、複数の半導体チップの各々が、順番に信号端子と電源端子とを導通状態とされる。これにより、本発明によれば、複数の半導体チップの各々の信号端子が共通の外部端子に接続される場合であっても、半導体チップを１個ずつ順番にオープン試験を行うことができるため、オープン不良を検出することができる。また、半導体装置における不良箇所の特定、及びオープン不良の半導体チップの特定を容易化することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の技術思想を説明するための図である。
【図２】本実施形態による半導体装置を示す概略ブロック図である。
【図３】同実施形態における半導体装置の通常動作の一例を示すタイムチャートである。
【図４】同実施形態における半導体装置のアドレス指定方法の一例を示す図である。
【図５】同実施形態における半導体装置のオープン試験シーケンスを示すタイムチャートである。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術思想の代表的な一例を、以下に図１を用いて説明する。但し、本発明の請求内容はこの技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
図１は、本発明の技術思想を説明するための図であり、本発明の実施形態における半導体装置の構成のうち、テスト動作に係る回路を抜き出し、その概略を示している。
図１においては、後述する半導体装置（フラッシュメモリＬＳＩ（Large Scale Integration）１）は、複数の半導体チップ（フラッシュメモリチップ１０）と、外部と接続される複数の外部端子（ピンＰ１〜Ｐ８）とを備えるＭＣＰ（Multi Chip Package）構造の半導体装置である。複数の外部端子には、電源端子（ピンＰ２〜Ｐ４）、第１の外部端子（Ｐ１）、及び第２の外部端子（ピンＰ５〜Ｐ８）が含まれている。ここでは、一例として、半導体チップ数を４個とし、各半導体チップをＤｉｅ１〜Ｄｉｅ４として説明する。
【００１２】
また、この半導体チップ（フラッシュメモリチップ１０）のうち、第１の信号端子（第１の信号パッドＴ１）、第２の信号端子（第２の信号パッドＴ２）、カウンタ部４２、比較回路４３、入力バッファ（２５、２６）、及びＩＯバッファ（２７、２８）を示している。
【００１３】
カウンタ部４２は、第１の信号端子（第１の信号パッドＴ１）に供給される信号に基づくクロック信号によって計数を行うカウンタである。カウンタ部４２は、計数した計数値を比較回路４３に出力する。
比較回路４３は、ＤＡ０パッド及びＤＡ１パッドのボンディングオプションによって取得される半導体チップを識別する識別情報と、カウンタ部４２の出力する計数値とを比較し、比較した比較結果に基づいて、第２の信号端子（第２の信号パッドＴ２）と電源端子（ここでは、ＧＮＤピン（グランド端子））との導通／非導通状態を制御する。つまり、比較回路４３は、識別情報とカウンタ部４２の出力する計数値とを比較した比較結果に基づいて、第２の信号端子（第２の信号パッドＴ２）と電源端子とを導通させるテストイネーブル信号ＴＥＮＢを出力する。なお、第２の信号端子（第２の信号パッドＴ２）は、オープン試験の対象となる端子であり、複数の端子を含んでいる。
【００１４】
なお、ここで、「導通／非導通状態を制御する」とは、第２の信号端子と電源端子とを導通状態又は非導通状態に制御することであり、すなわち、第２の信号端子と電源端子との間を導通状態と非導通状態とを切り替えることである。
ここで、ＤＡ０パッド及びＤＡ１パッドは、識別情報認識部に対応する。識別情報認識部は、複数の半導体チップ（Ｄｉｅ１〜Ｄｉｅ４）の中で自己の半導体チップを固定的に識別し、識別情報を出力する。
また、識別情報は、外部端子のうちの電源端子（ピンＰ２〜Ｐ４）によって、半導体チップ（Ｄｉｅ１〜Ｄｉｅ４）ごとに設定されるユニークな情報である。また、この識別情報は、カウンタ部４２の計数値に対応した値に設定されている。
【００１５】
なお、Ｄｉｅ１〜Ｄｉｅ４の各第１の信号端子（第１の信号パッドＴ１）は、半導体装置（フラッシュメモリＬＳＩ１）の共通の外部端子（ＲＢ信号ピンＰ１）に接続されている。また、Ｄｉｅ１〜Ｄｉｅ４の各第２の信号端子（第２の信号パッドＴ２）は、それぞれ共通の外部端子（ピンＰ５〜Ｐ８）に接続されている。
【００１６】
なお、ここで、外部端子であるピンＰ５〜Ｐ８は、第２の信号端子（ここでは、ＲＥ信号パッド、ＣＥ信号パッド、ＩＯ０信号パッド、ＩＯ７信号パッド）を介して入力バッファ（２５、２６）又はＩＯバッファ（２７、２８）に接続されている。
【００１７】
また、入力バッファ（２５、２６）及びＩＯバッファ（２７、２８）は、比較回路４３から出力されるテストイネーブル信号ＴＥＮＢに基づいて、第２の信号端子（第２の信号パッドＴ２）を電源端子（ＧＮＤピン（グランド端子））に導通させる。
【００１８】
つまり、半導体装置（フラッシュメモリＬＳＩ１）では、複数の半導体チップが互いに異なるボンディングオプション（識別情報認識部）によって識別され、共通の外部端子（第１の外部端子）から供給されるクロック信号により、複数の半導体チップの夫々が有するカウンタ部４２を計数させる。そして、比較回路４３は、ボンディングオプションによって取得される識別情報とカウンタ値を比較する。そして、比較回路４３は、複数の半導体チップの夫々が有する第２の信号端子（第２の信号パッドＴ２）を順番に電源端子（ＧＮＤピン（グランド端子））と導通させる。すなわち、識別情報が、ボンディングオプションにより順番に設定されていているため、複数の半導体チップの夫々が有する第２の信号端子（第２の信号パッドＴ２）が、順番に電源端子（ＧＮＤピン（グランド端子））と導通される。
【００１９】
これにより、半導体装置（フラッシュメモリＬＳＩ１）では、第２の信号端子（第２の信号パッドＴ２）が電源端子と電気的に導通状態にする半導体チップは、各半導体チップで一つのみとなる。そのため、共通の外部端子（第２の外部端子）からオープン試験（電流の流し込み電圧を測定する試験）を行うことが可能になる。よって、半導体装置（フラッシュメモリＬＳＩ１）では、複数の半導体チップ（フラッシュメモリチップ１０）の各々の信号端子が共通の外部端子に接続される場合であっても、オープン不良を検出することができる。
【００２０】
以下、本発明の一実施形態による半導体装置について、図面を参照して説明する。
なお、本実施形態では、半導体装置の一例として、フラッシュメモリである場合の例を説明する。
図２は、本実施形態による半導体装置（フラッシュメモリＬＳＩ１）を示す概略ブロック図である。
この図において、フラッシュメモリＬＳＩ１は、フラッシュメモリＬＳＩ１の外部と接続される複数の外部端子（ピンＰ１〜Ｐ８）と、複数のフラッシュメモリチップ１０（半導体チップ）とを備えている。つまり、フラッシュメモリＬＳＩ１は、ＭＣＰ構造の半導体装置である。複数の外部端子には、電源端子（ピンＰ２〜Ｐ４）、第１の外部端子（Ｐ１）、及び第２の外部端子（ピンＰ５〜Ｐ８）が含まれている。ここでは、一例として、フラッシュメモリチップ１０の数（半導体チップ数）を４個とし、各半導体チップをＤｉｅ１〜Ｄｉｅ４として説明する。
【００２１】
なお、本実施形態において、ＭＣＰの外部端子のことをピン（ＰＩＮ）といい、フラッシュメモリチップ１０（半導体チップ）上の端子のことをパッド（ＰＡＤ）として区別して表現する。
【００２２】
ＲＢ（Ready/Busy）信号ピンＰ１（第１の外部端子）は、フラッシュメモリＬＳＩ１の通常動作モードにおいて、内部処理が実行中であることを出力する信号ピンである。また、ＲＢ信号ピンＰ１は、上述したオープン試験を実行するためのテストモードに遷移させるエントリ信号として使用される。ＲＢ信号ピンＰ１は、各フラッシュメモリチップ１０（Ｄｉｅ１〜Ｄｉｅ４）のＲＢ信号パッドに接続されている。つまり、各フラッシュメモリチップ１０（Ｄｉｅ１〜Ｄｉｅ４）のＲＢ信号パッドは、共通の外部端子であるＲＢ信号ピンＰ１に接続されている。
ここで、通常動作モードとは、フラッシュメモリＬＳＩ１に対して、データの消去、書き込む、及び読み出しなどの動作を実行する動作モードのことである。また、テストモードとは、上述したオープン試験を実行するための動作モードのことである。
【００２３】
ＶＣＣピン（Ｐ２、Ｐ４）及びＧＮＤ（グランド）ピンＰ３は、電源端子を示している。また、ＶＣＣピン（Ｐ２、Ｐ４）及びＧＮＤピンＰ３は、ボンディングオプションとして、フラッシュメモリチップＤｉｅ１〜Ｄｉｅ４ごとにＤＡ０パッド及びＤＡ１パッドに対して、異なる接続がされている。なお、各フラッシュメモリチップ１０（Ｄｉｅ１〜Ｄｉｅ４）は、識別情報認識部（ＤＡ０パッド及びＤＡ１パッド）を備えている。この識別情報認識部は、複数のフラッシュメモリチップ１０（Ｄｉｅ１〜Ｄｉｅ４）の中で自己のフラッシュメモリチップ１０を固定的に識別し、識別情報を出力する。そして、識別情報認識部は、ボンディングオプションによって識別情報を出力する。
【００２４】
つまり、この例では、フラッシュメモリチップＤｉｅ１では、ＧＮＤピンＰ３がＤＡ０パッド及びＤＡ１パッドにワイヤボンディングにより接続されている。すなわち、フラッシュメモリチップＤｉｅ１の識別情報は、“ＬＬ”（“００”）である。
また、フラッシュメモリチップＤｉｅ２では、ＶＣＣピンＰ２がＤＡ０パッドに、ＧＮＤピンＰ３がＤＡ１パッドに、ワイヤボンディングによりそれぞれ接続されている。すなわち、フラッシュメモリチップＤｉｅ２の識別情報は、“ＬＨ”（“０１”）である。
また、フラッシュメモリチップＤｉｅ３では、ＧＮＤピンＰ３がＤＡ０パッドに、ＶＣＣピンＰ４がＤＡ１パッドに、ワイヤボンディングによりそれぞれ接続されている。すなわち、フラッシュメモリチップＤｉｅ３の識別情報は、“ＨＬ”（“１０”）である。
フラッシュメモリチップＤｉｅ４では、ＶＣＣピンＰ２がＤＡ０パッドに、ＶＣＣピンＰ４がＤＡ１パッドに、ワイヤボンディングによりそれぞれ接続されている。すなわち、フラッシュメモリチップＤｉｅ４の識別情報は、“ＨＨ”（“１１”）である。
【００２５】
ＲＥ（Read Enable）信号ピンＰ６は、フラッシュメモリＬＳＩ１の通常動作モードにおいて、データを読み出す際にイネーブル信号を入力する入力信号ピンである。ＲＥ信号ピンＰ６は、各フラッシュメモリチップ１０（Ｄｉｅ１〜Ｄｉｅ４）のＲＥ信号パッドに接続されている。つまり、各フラッシュメモリチップ１０（Ｄｉｅ１〜Ｄｉｅ４）のＲＥ信号パッドは、共通の外部端子であるＲＥ信号ピンＰ６に接続されている。
【００２６】
ＣＥ（Chip Enable）信号ピンＰ５は、フラッシュメモリＬＳＩ１の通常動作モードにおいて、フラッシュメモリＬＳＩ１を活性化させる信号を入力する入力信号ピンである。ＣＥ信号ピンＰ５は、各フラッシュメモリチップ１０（Ｄｉｅ１〜Ｄｉｅ４）のＣＥ信号パッドに接続されている。つまり、各フラッシュメモリチップ１０（Ｄｉｅ１〜Ｄｉｅ４）のＣＥ信号パッドは、共通の外部端子であるＣＥ信号ピンＰ５に接続されている。
【００２７】
なお、図２において、入力信号ピンの一例として、ＲＥ信号ピンＰ６とＣＥ信号ピンＰ５とを図示したが、他に、図示を省略した次の入力信号ピンが存在する。そして、これらの入力信号ピンは、ＲＥ信号ピンＰ６及びＣＥ信号ピンＰ５と同様に、各フラッシュメモリチップ１０（Ｄｉｅ１〜Ｄｉｅ４）の各パッドに接続されている。
ＣＬＥ（Command Latch Enable）信号ピンは、フラッシュメモリＬＳＩ１の通常動作モードにおいて、コマンドのラッチを行う信号を入力する入力信号ピンである。また、ＡＬＥ（Address Latch Enable）信号ピンは、フラッシュメモリＬＳＩ１の通常動作モードにおいて、アドレスのラッチを行う信号を入力する入力信号ピンである。また、ＷＥ（Write Enable）信号ピンは、フラッシュメモリＬＳＩ１の通常動作モードにおいて、データを書き込む際にイネーブル信号を入力する入力信号ピンである。
【００２８】
ＩＯ（Input Output）０信号ピンＰ７及びＩＯ７信号ピンＰ８は、フラッシュメモリＬＳＩ１の通常動作モードにおいて、データを入力又は出力する入出力信号ピンである。ＩＯ０信号ピンＰ７は、は、各フラッシュメモリチップ１０（Ｄｉｅ１〜Ｄｉｅ４）のＩＯ０信号パッドに接続されている。つまり、各フラッシュメモリチップ１０（Ｄｉｅ１〜Ｄｉｅ４）のＩＯ０信号パッドは、共通の外部端子であるＩＯ０信号ピンＰ７に接続されている。また、ＩＯ７信号ピンＰ８は、は、各フラッシュメモリチップ１０（Ｄｉｅ１〜Ｄｉｅ４）のＩＯ７信号パッドに接続されている。つまり、各フラッシュメモリチップ１０（Ｄｉｅ１〜Ｄｉｅ４）のＩＯ７信号パッドは、共通の外部端子であるＩＯ７信号ピンＰ８に接続されている。
【００２９】
なお、図２において、入出力信号ピンの一例として、ＩＯ０信号ピンＰ７及びＩＯ７信号ピンＰ８とを図示したが、他に、図示を省略した入出力信号ピンとして、ＩＯ１信号ピンからＩＯ６信号ピンが存在する。そして、これらの入出力信号ピン（ＩＯ１信号ピンからＩＯ６信号ピン）は、ＩＯ０信号ピンＰ７及びＩＯ７信号ピンＰ８と同様に、各フラッシュメモリチップ１０（Ｄｉｅ１〜Ｄｉｅ４）の各パッドに接続されている。
【００３０】
次に、フラッシュメモリチップ１０の構成について説明する。
フラッシュメモリチップ１０は、第１の信号パッドＴ１、第２の信号パッドＴ２、フラッシュメモリ部２、高電圧検出回路３、及びテスト制御回路４を備えている。
【００３１】
フラッシュメモリ部２は、主に通常動作モードの処理を実行する。フラッシュメモリ部２は、ＲＢバッファ２１、ダイアドレスデコーダ２２、アドレスデコーダ２３、メモリコア２４、入力バッファ（２５、２６）、ＩＯバッファ（２７、２８）、及びＰＯＲ回路２９を備えている。
【００３２】
ＲＢバッファ２１は、ＲＢ信号パッドに接続され、通常動作モードにおいて、フラッシュメモリＬＳＩ１の外部に対して、オープンドレイン出力を行う出力バッファ回路である。また、ＲＢバッファ２１は、テストモードに遷移させるエントリ信号として使用される場合には、ＲＢ信号パッドに入力された信号を、高電圧検出回路３に出力する。
ＲＢバッファ２１は、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）２１１を備えている。このＮＭＯＳトランジスタ２１１は、ソース端子がＧＮＤ電源線に、ドレイン端子がＲＢ信号パッドに、それぞれ接続されており、制御信号に基づいて、ＲＢ信号パッドとＧＮＤ電源線とを導通状態にする。
【００３３】
ダイアドレスデコーダ２２は、ＤＡ０パッド及びＤＡ１パッドに入力された信号（ボンディングオプションによって取得される半導体チップを識別する識別情報）と、外部から入力されたチップアドレス情報とに基づいて、チップ選択信号を生成する。チップ選択信号は、このフラッシュメモリチップ１０がチップアドレス情報によって選択されたことを示す信号である。また、チップアドレス情報とは、外部から入力されたアドレス情報の一部分であり、複数のフラッシュメモリチップＤｉｅ１〜Ｄｉｅ４のうちの１つを指定するアドレス情報である。ダイアドレスデコーダ２２は、生成したチップ選択信号をアドレスデコーダ２３に出力する。
【００３４】
アドレスデコーダ２３は、外部から入力されたアドレス情報からチップアドレス情報を分離して、ダイアドレスデコーダ２２に出力する。また、アドレスデコーダ２３は、ダイアドレスデコーダ２２から供給されたチップ選択信号と、外部から入力されたアドレス情報とに基づいて、デコード信号を生成する。アドレスデコーダ２３は、生成したデコード信号をメモリコア２４に出力する。
【００３５】
メモリコア２４は、例えば、ＮＡＮＤ（ナンド）型フラッシュメモリのメモリセルを複数備えるメモリコアである。メモリコア２４は、アドレスデコーダ２３から供給されるデコード信号と制御信号とに基づいて、メモリセルに対して、データの消去、書き込み、及び読み出しを行う。ここで、制御信号は、外部から入力されたコマンド情報に基づいて生成される信号である。
なお、アドレス情報とコマンド情報を取得する方法の詳細については、後述する。
【００３６】
入力バッファ２５は、ＣＥ信号パッドに接続され、入力されたＣＥ信号をフラッシュメモリチップ１０内部に伝達する。また、入力バッファ２５は、テスト制御回路４から出力されるテストイネーブル信号ＴＥＮＢに基づいて、ＣＥ信号パッドとＧＮＤ電源線（ＧＮＤパッド）とを導通状態にする。
また、入力バッファ２５は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）２５１、抵抗２５２、ＮＭＯＳトランジスタ２５３、及びインバータ回路２５４を備えている。
【００３７】
ＰＭＯＳトランジスタ２５１は、ソース端子がＶＣＣ電源線に、ドレイン端子がノードＮ６に、ゲート端子がテストイネーブル信号ＴＥＮＢの信号線に、それぞれ接続されている。ＰＭＯＳトランジスタ２５１は、テストイネーブル信号ＴＥＮＢに基づいて、ノードＮ６をＨ（ハイ）状態に遷移させる。
抵抗２５２は、一端がノードＮ６に、他端がＧＮＤ電源線に、それぞれ接続されている。抵抗２５２は、ＰＭＯＳトランジスタ２５１が非導通状態にある場合に、ノードＮ６をＬ（ロウ）状態に遷移させるプルダウン抵抗として機能する。
【００３８】
ＮＭＯＳトランジスタ２５３は、ソース端子がＧＮＤ電源線を介してＧＮＤパッド（電源端子）に、ドレイン端子がＣＥ信号パッドに、ゲート端子がノードＮ６に、それぞれ接続されている。ＮＭＯＳトランジスタ２５３は、ノードＮ６がＨ状態に遷移した場合に、ＣＥ信号パッドとＧＮＤ電源線（電源端子）とを導通状態に遷移させて、ＣＥ信号パッドをＬ状態に固定させる。
【００３９】
インバータ回路２５４は、入力端子がＣＥ信号パッドに接続されている。インバータ回路２５４は、ＣＥ信号パッドに入力された信号をフラッシュメモリチップ１０内部に伝達する。なお、ＣＥ信号は、Ｌ状態である場合に有効となる負論理信号である。そのため、インバータ回路２５４は、ＣＥ信号パッドに供給された論理状態を反転して出力する。
【００４０】
入力バッファ２６は、ＲＥ信号パッドに接続される点を除き、入力バッファ２５と同様の構成である。
また、図示を省略するが、ＣＬＥ信号パッド、ＡＬＥ信号パッド、及びＷＥ信号パッドについても、ＲＥ信号パッドと同様に、入力バッファ２５と同様の構成のＩＯバッファが接続されている。
【００４１】
ＩＯバッファ２７は、ＩＯ０信号パッドに接続され、入力されたデータ信号をフラッシュメモリチップ１０内部に伝達し、メモリコア２４から読み出したデータ信号をＩＯ０信号パッドに出力する。また、ＩＯバッファ２７は、テスト制御回路４から出力されるテストイネーブル信号ＴＥＮＢに基づいて、ＩＯ０信号パッドとＧＮＤ電源線（電源端子）とを導通状態にする。
また、ＩＯバッファ２７は、ナンド回路（２７１、２７２）、ＰＭＯＳトランジスタ２７３、ＮＭＯＳトランジスタ２７４、及びバッファ回路２７５を備えている。
【００４２】
ＰＭＯＳトランジスタ２７３は、ソース端子がＶＣＣ電源線に、ゲート端子がナンド回路２７１の出力端子に、ドレイン端子がＩＯ０信号パッドにそれぞれ接続されている。ＰＭＯＳトランジスタ２７３は、ナンド回路２７１の出力信号に基づいて、ＶＣＣ電源線とＩＯ０信号パッドとの間を導通／非導通状態にする。
【００４３】
ナンド回路２７１は、少なくとも入力端子の１つがテスト制御回路４から出力されるテストイネーブル信号ＴＥＮＢの信号線に接続され、出力端子がＰＭＯＳトランジスタ２７３のゲート端子に接続されている。ナンド回路２７１は、テストイネーブル信号ＴＥＮＢがＬ状態にある場合に、ＰＭＯＳトランジスタ２７３を非導通状態に遷移させる。
【００４４】
ＮＭＯＳトランジスタ２７４は、ソース端子がＧＮＤ電源線に、ゲート端子がナンド回路２７２の出力端子に、ドレイン端子がＩＯ０信号パッドにそれぞれ接続されている。ＮＭＯＳトランジスタ２７４は、ナンド回路２７２の出力信号に基づいて、ＩＯ０信号パッドとＧＮＤ電源線とを導通／非導通状態にする。
【００４５】
ナンド回路２７２は、少なくとも入力端子の１つがテスト制御回路４から出力されるテストイネーブル信号ＴＥＮＢの信号線に接続され、出力端子がＮＭＯＳトランジスタ２７４のゲート端子に接続されている。ナンド回路２７２は、テストイネーブル信号ＴＥＮＢがＬ状態にある場合に、ＮＭＯＳトランジスタ２７４を導通状態に遷移させる。つまり、ナンド回路２７２は、テストイネーブル信号ＴＥＮＢがＬ状態にある場合に、ＩＯ０信号パッドとＧＮＤ電源線（ＧＮＤパッド）とを導通状態に遷移させて、ＩＯ０信号パッドをＬ状態に固定させる。
【００４６】
バッファ回路２７５は、入力端子がＩＯ０信号パッドに接続されている。バッファ回路２７５は、ＩＯ０信号パッドに入力されたデータ信号をフラッシュメモリチップ１０内部に伝達する。
【００４７】
ＩＯバッファ２８は、ＩＯ７信号パッドに接続される点を除き、ＩＯバッファ２７と同様の構成である。
また、図示を省略するが、ＩＯ１信号パッド〜ＩＯ６信号パッドについても、ＩＯ７信号パッドと同様に、ＩＯバッファ２７と同様の構成のＩＯバッファが接続されている。
【００４８】
ＰＯＲ（Power On Reset）回路２９は、フラッシュメモリチップ１０に電源電圧が投入された際に、リセット信号ＰＯＲを生成し、所定の期間出力する。
【００４９】
第１の信号パッドＴ１（第１の信号端子）は、上述のＲＢ信号端子が対応する。また、第２の信号パッドＴ２（第２の信号端子）は、上述のＣＥ信号パッド、ＲＥ信号パッド、ＣＬＥ信号パッド、ＡＬＥ信号パッド、ＷＥ信号パッド、及びＩＯ０信号パッド〜ＩＯ７信号パッドが対応する。また、フラッシュメモリチップＤｉｅ１〜Ｄｉｅ４の各々の第１の信号パッドＴ１及び第２の信号パッドＴ２は、それぞれ共通のピン（外部端子）に接続されている。
【００５０】
なお、本実施形態において、第２の信号パッドＴ２には、入力信号パッド（入力信号端子）と、入出力信号パッド（入出力信号端子）が含まれるが、いずれか一方が含まれる形態でもよい。つまり、第２の信号パッドＴ２には、入力信号パッド（入力信号端子）又は入出力信号パッド（入出力信号端子）が含まれてもよい。
【００５１】
高電圧検出回路３は、ＲＢ信号パッド（第１の信号パッドＴ１）に供給される信号の電圧が、ＶＣＣ電圧（電源電圧）より高く定められた閾値以上であるか否かを検出する。そして、高電圧検出回路３は、ＲＢ信号パッドに供給される信号の電圧がこの閾値以上であると検出した場合に、テストモード信号ＴＥＭＤをテスト制御回路４に出力する。本実施形態では、一例として、電源電圧が１．８Ｖ（ボルト）、上述の閾値が３．７Ｖである場合について説明する。
【００５２】
また、高電圧検出回路３は、ＲＢ信号パッドに供給される信号のうち、上述の閾値以上のパルス信号に基づいて、クロック信号ＲＢＣＫを生成し、生成したクロック信号ＲＢＣＫをテスト制御回路４に出力する。
また、高電圧検出回路３は、降圧部３１、インバータ回路（３２、３３）、及びラッチ回路３４を備えている。
【００５３】
降圧部３１は、ＲＢ信号パッドとインバータ回路３２との間に配置され、ＲＢ信号パッドに供給される信号の電圧を降圧する。
降圧部３１は、４つのＰＭＯＳトランジスタ３１１〜３１４、及び抵抗３１５を備えている。
【００５４】
ＰＭＯＳトランジスタ３１１〜３１４は、ＲＢ信号パッドとノードＮ１との間に直列４段に配置される。また、ＰＭＯＳトランジスタ３１１〜３１４は、ゲート端子とドレイン端子とを接続したダイオード接続がされ、ＲＢ信号パッドからノードＮ１の方向が順方向になるように接続されている。このＰＭＯＳトランジスタ３１１〜３１４が、直列にダイオード接続されることにより、ＲＢ信号パッドに供給された信号の電圧が、降圧される。
【００５５】
抵抗３１５は、一端がノードＮ１に、他端がＧＮＤ信号線に、それぞれ接続されており、プルダウン抵抗として機能する。つまり、抵抗３１５は、ＲＢ信号パッドに供給された信号が供給されていない場合に、ノードＮ１をＬ状態に固定する。
【００５６】
インバータ回路３２（検出部）は、入力端子がノードＮ１に、出力端子がインバータ回路３３の入力端子に、それぞれ接続されている。インバータ回路３２は、降圧部３１によって降圧された電圧によって、ＲＢ信号パッドに供給される信号の電圧が上述の閾値（３．７Ｖ）以上であるか否かを検出する。例えば、降圧部３１による降圧電圧が２．８Ｖである場合、インバータ回路３２の閾値は、０．９Ｖになるように設定されている。インバータ回路３２は、入力端子に閾値０．９Ｖ以上の電圧が供給された場合に、Ｌ状態を出力端子に出力する。また、インバータ回路３２は、入力端子に閾値０．９Ｖ未満の電圧が供給された場合に、Ｈ状態を出力端子に出力する。
【００５７】
インバータ回路３３は、入力端子がインバータ回路３２に、出力端子がノードＮ２に、それぞれ接続されている。インバータ回路３３は、インバータ回路３２が出力した論理状態を反転して出力する。ノードＮ２に出力された信号は、クロック信号ＲＢＣＫとしてテスト制御回路４に供給される。
【００５８】
ラッチ回路３４は、ＰＯＲ回路２９から供給されたＰＯＲ信号によって、テストモード信号ＴＥＭＤをＬ状態に遷移させ、ノードＮ２にＨ状態の信号が供給された場合に、テストモード信号ＴＥＭＤをＨ状態に遷移させる。つまり、ラッチ回路３４は、ノードＮ２の信号によって、テストモード信号ＴＥＭＤ（Ｈ状態）を出力し、ＰＯＲ信号によって、テストモード信号ＴＥＭＤ（Ｈ状態）を停止する。
また、ラッチ回路３４は、インバータ回路（３４１、３４２）と、ＮＭＯＳトランジスタ（３４３、３４４）とを備えている。
【００５９】
インバータ回路３４１は、入力端子がインバータ回路３４２の出力端子に、出力端子がノードＮ３に、それぞれ接続されている。また、インバータ回路３４２は、入力端子がノードＮ３に、出力端子がインバータ回路３４１の入力端子に、それぞれ接続されている。
つまり、インバータ回路３４１とインバータ回路３４２とは、論理状態をラッチするラッチ回路を形成している。なお、インバータ回路３４２の出力が、テストモード信号ＴＥＭＤとして出力される。
【００６０】
ＮＭＯＳトランジスタ３４３は、ドレイン端子がノードＮ３に、ゲート端子がノードＮ２に、ソース端子がＧＮＤ電源線に、それぞれ接続されている。ＮＭＯＳトランジスタ３４３は、ノードＮ２にＨ状態が供給された場合に、ノードＮ３をＬ状態に遷移させ、テストモード信号ＴＥＭＤにＨ状態を出力させる。なお、インバータ回路３４１とインバータ回路３４２とによってラッチされている。そのため、テストモード信号ＴＥＭＤの論理状態は、ノードＮ２の論理状態が変換したとしても、テストモード信号ＴＥＭＤの論理状態は、ＰＯＲ信号にＨ状態が供給されるまで維持される。
【００６１】
ＭＯＳトランジスタ３４４は、ドレイン端子がインバータ回路３４１の入力端子に、ゲート端子がＰＯＲ信号線に、ソース端子がＧＮＤ電源線に、それぞれ接続されている。ＮＭＯＳトランジスタ３４４は、ＰＯＲ信号にＨ状態が供給された場合に、インバータ回路３４１の入力端子をＬ状態に遷移させ、テストモード信号ＴＥＭＤにＬ状態を出力させる。
【００６２】
テスト制御回路４は、テストモードのイネーブル信号である信号ＴＥＮＢの出力を制御する。テスト制御回路４は、アンド回路４１、カウンタ部４２、及び比較回路４３を備えている。
【００６３】
アンド回路４１は、クロック信号ＲＢＣＫとテストモード信号ＴＥＭＤとが供給され、２つの信号の論理積をクロック信号ＴＥＣＫとして出力する。つまり、アンド回路４１は、テストモード信号ＴＥＭＤがＬ状態である場合に、クロック信号ＴＥＣＫを停止し、テストモード信号ＴＥＭＤがＨ状態である場合に、クロック信号ＲＢＣＫをクロック信号ＴＥＣＫとして出力する。
【００６４】
カウンタ部４２は、例えば、４つの各フラッシュメモリチップＤｉｅ１〜Ｄｉｅ４に対応させるため、２ビットのカウンタ回路であり、アンド回路４１から出力されたクロック信号ＴＥＣＫによって、計数を行う。つまり、カウンタ部４２は、ＲＢ信号パッド（第１の信号端子Ｔ１）に供給される信号に基づくクロック信号ＴＥＣＫの数（パルス数）を計数する。また、カウンタ部４２は、テストモード信号ＴＥＭＤに基づいて、活性化される。
また、カウンタ部４２は、ＰＯＲ信号に応じて、計数値を初期化する。つまり、カウンタ部４２は、ＰＯＲ信号にＨ状態が供給された場合に、計数値を“ＨＨ”（“１１”）に初期化する。カウンタ部４２は、クロック信号ＴＥＣＫによって計数した計数値を比較回路４３に出力する。
なお、本実施形態では、カウンタ部４２のビット数は、２ビットであるが、半導体チップの数に応じて、ビット数は変更される。
【００６５】
また、カウンタ部４２は、Ｄフリッププロップ４２１及びＤフリッププロップ４２２を備えている。Ｄフリッププロップ４２１及びＤフリッププロップ４２２は、それぞれ／Ｑ出力端子とＤ入力端子とが接続されたトグルカウンタを構成している。また、Ｄフリッププロップ４２１は、Ｑ出力端子がノードＮ４に接続され、Ｄフリッププロップ４２２は、Ｑ出力端子がノードＮ５に接続されている。また、Ｄフリッププロップ４２１及びＤフリッププロップ４２２は、Ｓ（セット）入力端子がＰＯＲ信号線に接続されており、ＰＯＲ信号にＨ状態が供給された場合に、その値を初期化し、Ｑ出力端子にＨ状態を出力する。
【００６６】
比較回路４３は、ＤＡ０パッド及びＤＡ１パッドから供給される識別情報と、カウンタ部４２の出力（計数値）とを比較する。そして、比較回路４３は、比較回路４３は、比較結果とテストモード信号ＴＥＭＤとに基づいて、第２の信号パッドＴ２とＧＮＤパッド（電源端子）との導通／非導通状態を制御する。
【００６７】
具体的には、比較回路４３は、テストモード信号ＴＥＭＤ（Ｈ状態）が供給されており、且つ、識別情報とカウンタ部４２の出力（計数値）とが等しい場合に、第２の信号パッドＴ２とＧＮＤパッド（電源端子）とを導通状態にする。つまり、比較回路４３は、第２の信号パッドＴ２とＧＮＤパッド（電源端子）とを導通状態に、テストモードのイネーブル信号である信号ＴＥＮＢにＬ状態を出力する。
また、比較回路４３は、テストモード信号ＴＥＭＤがＬ状態である場合、又は、識別情報とカウンタ部４２の出力が等しい状態でない場合に、テストモードのイネーブル信号である信号ＴＥＮＢにＨ状態を出力する。
【００６８】
また、比較回路４３は、排他的論理和回路（４３１、４３２）と、ノア回路４３３と、ナンド回路４３４とを備えている。
排他的論理和回路４３１は、入力端子の一方がノードＮ４に、入力端子の他方がノードＤＡ０パッドに、それぞれ接続されている。排他的論理和回路４３１は、カウンタ部４２の出力の下位１ビットと、識別情報の下位１ビットを比較する。つまり、排他的論理和回路４３１は、ノードＮ４の論理状態と、ＤＡ０パッドの論理状態とが等しい場合に、Ｌ状態を出力し、ノードＮ４の論理状態と、ＤＡ０パッドの論理状態とが等しくない場合に、Ｈ状態を出力する。
【００６９】
排他的論理和回路４３２は、入力端子の一方がノードＮ５に、入力端子の他方がノードＤＡ１パッドに、それぞれ接続されている。排他的論理和回路４３２は、カウンタ部４２の出力の上位１ビットと、識別情報の上位１ビットを比較する。つまり、排他的論理和回路４３２は、ノードＮ５の論理状態と、ＤＡ１パッドの論理状態とが等しい場合に、Ｌ状態を出力し、ノードＮ５の論理状態と、ＤＡ１パッドの論理状態とが等しくない場合に、Ｈ状態を出力する。
【００７０】
ノア回路４３３は、入力端子の一方が排他的論理和回路４３１の出力端子に、入力端子の他方が排他的論理和回路４３２の出力端子に、それぞれ接続されている。ノア回路４３３は、他的論理和回路４３１の出力と排他的論理和回路４３２の出力とのうち、いずれもＬ状態である場合に、Ｈ状態を出力し、いずれか一方がＨ状態である場合に、Ｌ状態を出力する。
【００７１】
ナアンド回路４３４は、入力端子の一方がノア回路４３３の出力端子に、他方がテストモード信号ＴＥＭＤの信号線に、それぞれ接続されている。ナアンド回路４３４は、ノア回路４３３の出力とテストモード信号ＴＥＭＤとの否定論理積をテストイネーブル信号ＴＥＮＢとして出力する。つまり、ナアンド回路４３４は、ノア回路４３３の出力とテストモード信号ＴＥＭＤとのうち、いずれもＨ状態である場合に、Ｌ状態を出力し、いずれか一方がＬ状態である場合に、Ｈ状態を出力する。
【００７２】
なお、テストイネーブル信号ＴＥＮＢは、第２の信号パッドＴ２の各パッドに接続される入力バッファ（２５、２６）及びＩＯバッファ（２７、２８）に供給される。入力バッファ（２５、２６）及びＩＯバッファ（２７、２８）は、テストイネーブル信号ＴＥＮＢがＬ状態である場合に、第２の信号パッドＴ２の各パッドとＧＮＤパッド（電源端子）とを導通状態にし、各パッドをＬ状態に固定する。
【００７３】
次に、本実施形態におけるフラッシュメモリＬＳＩ１の動作について説明する。
まず、フラッシュメモリＬＳＩ１の通常動作モードの一例として、データの読み出し動作について説明する。
図３は、本実施形態におけるフラッシュメモリＬＳＩ１の通常動作の一例を示すタイムチャートである。
また、図４は、本実施形態におけるフラッシュメモリＬＳＩ１のアドレス指定方法の一例を示す図である。
【００７４】
図３において、横軸は時間を示し、縦軸は、上からサイクルタイプ（Cycle Type）、ＩＯｘ信号（ｘは、０〜７）、ＲＢ信号、ＷＥ信号、ＲＥ信号、ＡＬＥ信号、及びＣＬＥ信号の波形を示している。各信号の初期状態は、ＲＢ信号、ＷＥ信号、及びＲＥ信号がＨ状態であり、ＡＬＥ信号、及びＣＬＥ信号がＬ状態である。また、ＩＯｘ信号の初期状態は、Ｈｉ−Ｚ（ハイインピーダンス）状態である。
図３では、まず、時刻ｔ１において、ＣＬＥ信号パッドがＨ状態に、ＷＥ信号がＬ状態にされることによって、フラッシュメモリＬＳＩ１は、コマンド処理の実行を開始する。つまり、サイクルタイプにおけるコマンドサイクル（ＣＭＤ）が開始される。なお、ここでは、ＩＯｘ信号には、データリードコマンドのコマンドコードである“００ｈ”が入力される。
【００７５】
次に、時刻ｔ２において、ＷＥ信号がＨ状態にされ、フラッシュメモリＬＳＩ１は、１バイト目のコマンドコード“００ｈ”を内部にラッチする。フラッシュメモリＬＳＩ１は、内部にラッチしたコマンドコードに応じて、各種処理を実行する。
【００７６】
次に、時刻ｔ３において、ＣＬＥ信号がＬ状態にされて、コマンドサイクル（ＣＭＤ）が終了される。
次に、時刻ｔ４から時刻ｔ５において、ＡＬＥ信号がＨ状態にされて、ＩＯｘ信号に“Ｃ１”、“Ｃ２”、“Ｒ１”、Ｒ２”、及び“Ｒ３”が順次供給される。また、ＷＥ信号は、ＩＯｘ信号の“Ｃ１”、“Ｃ２”、“Ｒ１”、Ｒ２”、及び“Ｒ３”にあわせて、その都度、Ｌ状態にされる。なお、“Ｃ１”、“Ｃ２”、“Ｒ１”、Ｒ２”、及び“Ｒ３”は、フラッシュメモリＬＳＩ１にデータを読み出すアドレス情報を示している。
【００７７】
図４は、フラッシュメモリＬＳＩ１のアドレス指定方法の一例を示している。この図が示しように、“Ｃ１”、“Ｃ２”、“Ｒ１”、Ｒ２”、及び“Ｒ３”は、アドレス情報Ａ０〜Ａ３１に対応する。なお、アドレス情報Ａ３０及びＡ３１は、フラッシュメモリチップＤｉｅ１〜Ｄｉｅ４における各半導体チップのボンディングオプションによって指定されるチップアドレス情報に対応する。つまり、このアドレス情報Ａ３０及びＡ３１によって、フラッシュメモリチップＤｉｅ１〜Ｄｉｅ４のうちのいずれか１つが選択される。また、ここで、“Ｃ２”及び“Ｒ３”における“ＶＩＬ”とは、Ｌ状態を示している。
【００７８】
次に、時刻ｔ６から時刻ｔ８において、再び、ＣＬＥ信号がＨ状態にされ、時刻ｔ７において、ＷＥ信号がＨ状態にされ、フラッシュメモリＬＳＩ１は、２バイト目のコマンドコード“３０ｈ”を内部にラッチする。
このように、時刻ｔ１から時刻ｔ８までの期間では、データリードコマンドのための情報がフラッシュメモリＬＳＩ１に供給され、フラッシュメモリＬＳＩ１は、データリードコマンドの処理を開始する。
【００７９】
時刻ｔ８のＣＬＥ信号がＬ状態にされたことに応じて、フラッシュメモリＬＳＩ１は、ＲＢ信号をＬ状態にする（時刻ｔ９から時刻ｔ１０）。なお、ＲＢ信号パッドは、上述したように、ＲＢバッファ２１が接続されたオープンドレイン出力のパッドである。そのため、ＲＢ信号パッドは、通常動作モードで使用する場合に、プルアップ抵抗などを介して、ＶＣＣ電源線と接続されている。
【００８０】
時刻ｔ９から時刻ｔ１０において、フラッシュメモリＬＳＩ１では、アドレス情報Ａ３０及びＡ３１に基づいて、フラッシュメモリチップＤｉｅ１〜Ｄｉｅ４のいずれか１つが備えるダイアドレスデコーダ２２が、チップ選択信号をアドレスデコーダ２３に出力する。これにより、フラッシュメモリチップＤｉｅ１〜Ｄｉｅ４のうちの１つが選択されたことになる。そして、アドレスデコーダ２３が、アドレス情報Ａ０〜Ａ３１に基づいて、デコード信号を生成し、生成したデコード信号をメモリコア２４に出力する。
【００８１】
次に、フラッシュメモリＬＳＩ１は、ＲＥ信号の立下り（時刻ｔ１１、時刻ｔ１２、及び時刻ｔ１３）に応じて、データを出力する。つまり、メモリコア２４は、ＲＥ信号の立下りに応じて、デコード信号によって指定されたメモリセルに記憶されているデータを読み出して、ＩＯバッファを介してＩＯ１信号パッドからＩＯ７信号パッドに読み出したデータを出力する。なお、ＲＥ信号の立下りに応じて、アドレス情報Ａ０〜Ａ３１が更新され、異なるメモリセルからデータが読み出される。
【００８２】
以上により、フラッシュメモリＬＳＩ１のデータリードコマンド処理を説明したが、フラッシュメモリＬＳＩ１は、データの消去やデータの書き込みも、同様のコマンド処理によって実行する。
【００８３】
次に、本実施形態におけるフラッシュメモリＬＳＩ１のテストモードの動作について説明する。
図５は、フラッシュメモリＬＳＩ１のオープン試験シーケンスを示すタイムチャートである。
この図において、横軸は時間を示している。縦軸は、上からＶＣＣ電源電圧、ＰＯＲ信号、ノードＮ１の信号、クロック信号ＲＢＣＫ、テストモード信号ＴＥＭＤ、クロック信号ＴＥＣＫ、ノードＮ４の信号、ノードＮ５の信号、ＴＥＮＢ＿Ｄｉｅ１〜４信号、及びＴ２＿Ｄｉｅ１〜４信号の波形を示している。ここで、ＴＥＮＢ＿Ｄｉｅ１〜４信号は、フラッシュメモリチップＤｉｅ１〜Ｄｉｅ４の各半導体チップにおけるテストイネーブル信号ＴＥＮＢである。また、Ｔ２＿Ｄｉｅ１〜４信号は、フラッシュメモリチップＤｉｅ１〜Ｄｉｅ４の各半導体チップにおける第２の信号パッドＴ２の信号である。また、第２の信号パッドＴ２の信号には、ＣＥ信号、ＲＥ信号、ＣＬＥ信号、ＡＬＥ信号、ＷＥ信号、及びＩＯ０信号〜ＩＯ７信号が対応する。
【００８４】
この図において、まずＶＣＣ電源電圧が印加されると、ＰＯＲ回路２９が、ＰＯＲ信号を出力する（時刻ｔ２１）。これにより、高電圧検出回路３のラッチ回路３４が初期化され、ラッチ回路３４は、テストモード信号ＴＥＭＤをＬ状態にする。また、カウンタ部４２も同様に初期化され、その出力であるノードＮ４及びＮ５がＨ状態にされる。
なお、時刻ｔ２１おいて、テストモード信号ＴＥＭＤがＬ状態であるため、ナンド回路４３４は、テストイネーブル信号ＴＥＮＢにＨ状態を出力する。つまり、ＴＥＮＢ＿Ｄｉｅ１〜４信号は、いずれもＨ状態が維持される。そのため、第２の信号パッドＴ２の信号は、Ｈｉ−Ｚ状態（フローティング状態）が維持される。
【００８５】
次に、時刻ｔ２２において、ＲＢ信号ピンに約４．５ＶのＶＣＣ電源電圧（１．８Ｖ）より高い電圧が供給される。これにより、高電圧検出回路３が、閾値３．７Ｖ以上の電圧を検出して、テストモード信号ＴＥＭＤを出力する。つまり、降圧部３１がＲＢ信号パッドに供給された電圧を降圧して、インバータ回路３２が、降圧部３１によって降圧された電圧に基づいて、ＲＢ信号ピンに供給された電圧が上述の閾値以上であるかを検出する。これにより、インバータ回路３３が、クロック信号ＲＢＣＫにパルス信号を出力する。また、このクロック信号ＲＢＣＫに基づいて、ラッチ回路３４は、テストモード信号ＴＥＭＤにＨ状態を出力する。
【００８６】
さらに、アンド回路４１は、テストモード信号ＴＥＭＤとクロック信号ＲＢＣＫとに基づいて、クロック信号ＴＥＣＫを出力する。そして、カウンタ部４２は、クロック信号ＴＥＣＫによって計数を行う。これにより、カウンタ部４２の計数値は、“ＬＬ”（“００”）になる。つまり、カウンタ部４２は、その出力であるノードＮ４及びＮ５にＬ状態を出力する。なお、フラッシュメモリチップＤｉｅ１のＤＡ０パッド及びＤＡ１パッドは、ＧＮＤピンが接続されている。すなわち、フラッシュメモリチップＤｉｅ１の識別情報は、“ＬＬ”（“００”）である。そのため、フラッシュメモリチップＤｉｅ１において、カウンタ部４２の出力と、識別情報とが等しくなり、フラッシュメモリチップＤｉｅ１の比較回路４３は、テストイネーブル信号ＴＥＮＢにＬ状態を出力する。
なお、フラッシュメモリチップＤｉｅ２〜Ｄｉｅ４において、カウンタ部４２の出力と識別情報とが等しくないため、比較回路４３は、テストイネーブル信号ＴＥＮＢにＨ状態を出力する。
【００８７】
このテストイネーブル信号ＴＥＮＢがＨ状態になることを受けて、入力バッファ（２５、２６）及びＩＯバッファ（２７、２８）は、第２の信号パッドＴ２の各パッドをＬ状態に固定する。よって、時刻ｔ２２において、Ｔ２＿Ｄｉｅ１信号は、Ｌ状態に固定され、Ｔ２＿Ｄｉｅ２〜４信号は、Ｈｉ−Ｚ状態が維持される。
【００８８】
次に、ＲＢ信号が、Ｌ状態（０Ｖ）に戻され、この状態において、正電流印加による第２の信号パッドＴ２に接続された各外部ピン（第２の外部端子）の電圧を測定するオープン試験が実行される。つまり、フラッシュメモリチップＤｉｅ１において、オープン不良がない場合には、各外部ピン（第２の外部端子）の電圧は、ＧＮＤ電源に近い電圧が測定され、オープン不良がある場合には、各外部ピン（第２の外部端子）の電圧は、ＶＣＣ電源に近い電圧が測定される。なお、全外部ピン（第２の外部端子）において、オープン不良が検出された場合には、ＲＢ信号ピンのオープン不良が疑われる。
【００８９】
次に、時刻ｔ２３において、再び、ＲＢ信号ピンに約４．５ＶのＶＣＣ電源電圧（１．８Ｖ）より高い電圧が供給される。これにより、カウンタ部４２は、クロック信号ＴＥＣＫによって計数を行う。つまり、カウンタ部４２の計数値は、“ＬＨ”（“０１”）になる。すなわち、カウンタ部４２は、その出力であるノードＮ４にＨ状態、Ｎ５にＬ状態を出力する。なお、フラッシュメモリチップＤｉｅ１の識別情報は、“ＬＨ”（“０１”）である。これにより、フラッシュメモリチップＤｉｅ２において、カウンタ部４２の出力と、識別情報とが等しくなり、フラッシュメモリチップＤｉｅ２の比較回路４３は、テストイネーブル信号ＴＥＮＢにＬ状態を出力する。
なお、フラッシュメモリチップＤｉｅ１、Ｄｉｅ３、及びＤｉｅ４において、カウンタ部４２の出力と識別情報とが等しくないため、比較回路４３は、テストイネーブル信号ＴＥＮＢにＨ状態を出力する。よって、時刻ｔ２３において、Ｔ２＿Ｄｉｅ２信号は、Ｌ状態に固定され、Ｔ２＿Ｄｉｅ１信号、Ｔ２＿Ｄｉｅ３信号、及びＴ２＿Ｄｉｅ４信号は、Ｈｉ−Ｚ状態が維持される。
【００９０】
次に、ＲＢ信号が、Ｌ状態（０Ｖ）に戻され、この状態において、正電流印加による第２の信号パッドＴ２に接続された各外部ピン（第２の外部端子）の電圧を測定するオープン試験（フラッシュメモリチップＤｉｅ２のオープン試験）が実行される。
【００９１】
同様に、時刻ｔ２４及び時刻ｔ２５において、ＲＢ信号ピンに約４．５ＶのＶＣＣ電源電圧（１．８Ｖ）より高い電圧が供給されることにより、上述のフラッシュメモリチップＤｉｅ２の場合と同様に、フラッシュメモリチップＤｉｅ３及びＤｉｅ４のオープン試験が実行される。
【００９２】
以上のように、本実施形態におけるフラッシュメモリＬＳＩ１は、複数のフラッシュメモリチップ１０（Ｄｉｅ１〜Ｄｉｅ４）と、フラッシュメモリＬＳＩ１の外部と接続される複数の外部ピン（電源端子、第１及び第２の外部端子）とを備えている。また、フラッシュメモリチップ１０は、カウンタ部４２が、ＲＢ信号パッド（第１の信号パッドＴ１）に供給される信号に基づくクロック信号ＴＥＣＫによって計数を行う。識別情報認識部（ＤＡ０パッド及びＤＡ１パッド）は、複数のフラッシュメモリチップ１０（Ｄｉｅ１〜Ｄｉｅ４）の中で自己のフラッシュメモリチップ１０を固定的に識別し、識別情報を出力する。そして、比較回路４３は、識別情報認識部から出力される識別情報と、カウンタ部４２の出力とを比較する。比較回路４３は、比較した比較結果に基づいて、第２の信号パッドＴ２とＧＮＤ電源線（電源端子）との導通／非導通状態を制御する。また、複数のフラッシュメモリチップＤｉｅ１〜Ｄｉｅ４の各々のＲＢ信号パッド（第１の信号パッドＴ１）及び第２の信号パッドＴ２は、それぞれ共通の外部ピン（第１及び第２の外部端子）に接続されている。
【００９３】
つまり、カウンタ部４２を計数することによって、複数のフラッシュメモリチップＤｉｅ１〜Ｄｉｅ４の各々が、順番に信号パッド（第２の信号パッドＴ２）とＧＮＤパッド（電源端子）とを導通状態にする。これにより、複数のフラッシュメモリチップＤｉｅ１〜Ｄｉｅ４の各々の信号端子が共通の外部ピン（外部端子）に接続される場合であっても、オープン不良を検出することができる。
【００９４】
また、本実施形態におけるフラッシュメモリＬＳＩ１は、比較回路４３が信号パッド（第２の信号パッドＴ２）とＧＮＤパッド（電源端子）とを導通状態にすることによって、オープン試験を行うことができる。これにより、オープン試験によってオープン不良を検出することができるため、フラッシュメモリＬＳＩ１における不良箇所の特定を容易化することができる。つまり、本実施形態におけるフラッシュメモリＬＳＩ１は、ファンクション試験を行わずに、オープン不良を検出することができ、ファンクション不良とオープン不良との区別をすることができる。
【００９５】
また、カウンタ部を計数することによって、複数のフラッシュメモリチップＤｉｅ１〜Ｄｉｅ４の各々が、順番に信号パッド（第２の信号パッドＴ２）とＧＮＤパッド（電源端子）とを導通状態にする。これにより、フラッシュメモリチップＤｉｅ１〜Ｄｉｅ４を１個ずつ順番にオープン試験を行うことができるため、オープン不良のフラッシュメモリチップ（Ｄｉｅ１〜Ｄｉｅ４）の特定を容易化することができる。
【００９６】
また、本実施形態において、フラッシュメモリチップ１０は、更に、高電圧検出回路３を備えている。高電圧検出回路３は、ＲＢ信号パッド（第１の信号パッドＴ１）に供給される信号の電圧が、電源電圧より高く定められた閾値以上であるか否かを検出する。高電圧検出回路３は、ＲＢ信号パッドに供給される信号の電圧が上述の閾値以上であると検出した場合に、テストモード信号ＴＥＭＤを出力する。そして、比較回路４３は、比較結果とテストモード信号ＴＥＭＤとに基づいて、信号パッド（第２の信号パッドＴ２）とＧＮＤパッド（電源端子）との導通／非導通状態を制御する。
【００９７】
これにより、比較回路４３は、テストモード信号ＴＥＭＤに基づいて、信号パッド（第２の信号パッドＴ２）とＧＮＤパッド（電源端子）との導通／非導通状態を制御する。そのため、テストモード信号ＴＥＭＤが出力されていない場合（通常動作モードである場合）に信号パッド（第２の信号パッドＴ２）とＧＮＤパッド（電源端子）とを非導通状態に維持することができる。つまり、フラッシュメモリチップ１０は、通常動作モードにおいて、テスト制御回路４が動作することを防止することができる。
【００９８】
また、本実施形態において、比較回路４３は、テストモード信号ＴＥＭＤが出力され、且つ、識別情報とカウンタ部４２の出力とが等しい場合に、信号パッド（第２の信号パッドＴ２）とＧＮＤパッド（電源端子）とを導通状態にする。
これにより、テストモードにおいて、複数のフラッシュメモリチップＤｉｅ１〜Ｄｉｅ４を個別に信号パッド（第２の信号パッドＴ２）とＧＮＤパッド（電源端子）とを導通状態にすることができる。そのため、本実施形態におけるフラッシュメモリＬＳＩ１は、複数のフラッシュメモリチップＤｉｅ１〜Ｄｉｅ４の各々の信号端子が共通の外部ピン（外部端子）に接続される場合であっても、オープン不良を検出することができる。また、本実施形態におけるフラッシュメモリＬＳＩ１は、オープン不良のフラッシュメモリチップ（Ｄｉｅ１〜Ｄｉｅ４）の特定を容易化することができる。
【００９９】
また、本実施形態において、カウンタ部４２は、テストモード信号ＴＥＭＤに基づいて、活性化される。これにより、テストモード信号ＴＥＭＤが出力されていない場合（通常動作モードである場合）に、カウンタ部４２を停止することができる。そのため、本実施形態におけるフラッシュメモリＬＳＩ１は、通常動作モードにおいて、テスト制御回路４による消費電力を低減することができる。
【０１００】
また、本実施形態において、高電圧検出回路３は、降圧部３１が、ＲＢ信号パッド（第１の信号パッドＴ１）に供給される信号の電圧を降圧し、インバータ回路３２（検出部）が、降圧部３１によって降圧された電圧によって、ＲＢ信号パッドに供給される信号の電圧が上述した閾値以上であるか否かを検出する。
これにより、高電圧検出回路３は、簡易な回路構成により、ＲＢ信号パッドに供給される電圧が上述した閾値以上であるか否かを検出することができる。そのため、本実施形態におけるフラッシュメモリＬＳＩ１は、簡易な回路構成により、確実にテストモードに移行することができる。
【０１０１】
また、本実施形態において、高電圧検出回路３は、リセット信号（ＰＯＲ信号）に応じて、テストモード信号ＴＥＭＤの出力を停止する。
これにより、本実施形態におけるフラッシュメモリＬＳＩ１は、テストモードを解除することができる。そのため、本実施形態におけるフラッシュメモリＬＳＩ１は、オープン試験を実行後に、他の試験（例えば、ファンクション試験など）を効率よく実行することができる。
また、リセット信号は、ＰＯＲ回路２９から出力されたＰＯＲ信号である場合には、電源投入する際に、確実にテストモードを解除することができる。つまり、本実施形態におけるフラッシュメモリＬＳＩ１は、通常動作モードである場合に、誤ってテストモードに移行してしまうことを防止することができる。
【０１０２】
また、本実施形態において、カウンタ部４２は、リセット信号（ＰＯＲ信号）に応じて、計数値を初期化する。
これにより、複数のフラッシュメモリチップＤｉｅ１〜Ｄｉｅ４のカウンタ値を確実に一致させることができる。そのため、本実施形態におけるフラッシュメモリＬＳＩ１は、複数のフラッシュメモリチップＤｉｅ１〜Ｄｉｅ４の各々の信号端子が共通の外部ピン（外部端子）に接続される場合であっても、オープン不良を検出精度よく検出することができる。
【０１０３】
また、本実施形態において、第２の信号パッドＴ２（第２の信号端子）には、入力信号端子（ＣＥ信号パッド、ＲＥ信号パッド、ＣＬＥ信号パッド、ＡＬＥ信号パッド、及びＷＥ信号）、又は入出力信号端子（ＩＯ０〜ＩＯ７信号パッド）が含まれる。
これにより、本実施形態におけるフラッシュメモリＬＳＩ１は、入力信号端子と、入出力信号端子との両方のオープン試験に対応することができる。
【０１０４】
また、本実施形態において、第１の信号パッドＴ１（第１の信号端子）は、ＮＭＯＳトランジスタ２１１がオープンドレイン接続されたＲＢ信号パッドである。また、ＲＢ信号パッドは、フラッシュメモリＬＳＩ１の通常動作モードにおいて、内部処理が実行中（ビジー状態）であることを出力する信号パッドである。つまり、ＲＢ信号パッドを第１の信号端子として使用することにより、通常動作モードにおける動作に影響を与えずに、テストモードに確実に移行することができる。
【０１０５】
また、本実施形態において、テストモードへの移行及びカウンタ部４２のクロック信号ＲＢＣＫの供給が、ＲＢ信号パッドから供給する信号によって実行されている。また、高電圧回路３及びテスト制御回路４の回路構成がシンプルであることから、制御回路の動作不良によって、オープン試験が実行できなくなる可能性を低減することができる。
【０１０６】
また、本実施形態において、識別情報認識部（ＤＡ０パッド及びＤＡ１パッド）は、ボンディングオプションによって識別情報を出力する。
これにより、本実施形態におけるフラッシュメモリＬＳＩ１は、簡易な方法で確実に複数のフラッシュメモリチップＤｉｅ１〜Ｄｉｅ４を識別することができる。
【０１０７】
図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１０８】
また、トランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【０１０９】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１１０】
なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。本発明の電源システムにおける、・・・には、あらゆる種類の電源装置を使用することができ、電源装置の構成数や接続形態についても特に限定されるものではない。
【０１１１】
例えば、上記の実施形態において、信号パッド（第２の信号パッドＴ２）とＧＮＤパッド（電源端子）とを導通状態にする形態を説明したが、信号パッド（第２の信号パッドＴ２）とＶＣＣパッドとを導通状態にする形態でもよい。
また、上記の実施形態において、ＭＣＰは、半導体チップを縦積みに積層する形態を説明したが、これに限定されるものではない。例えば、平面的に、左右又は上下に半導体チップを配置する形態でもよい。
【０１１２】
また、上記の実施形態において、フラッシュメモリＬＳＩ１は、高電圧検出回路３を備える形態を説明したが、高電圧検出回路３を備えず、他の方法によりテストモードに移行する形態でもよい。
また、上記の実施形態において、ＲＢ信号パッド（ＲＢ信号ピン）によって、テストモードに移行するための信号と、カウンタ部４２が計数を行うためのクロック信号との両方を共有する形態を説明したが、別々の信号端子に分けて実行する形態でもよい。
【０１１３】
また、上記の実施形態において、半導体チップにチップイネーブル信号（ＣＥ信号）を備えない形態を説明したが、これに限定されずに、ＣＥ信号を備え、ＣＥ信号と組み合わせて使用することにより、各半導体チップを選択する形態でもよい。
【符号の説明】
【０１１４】
１…フラッチュメモリＬＳＩ、１０…フラッシュメモリチップ、２…フラッシュメモリ部、３…高電圧検出回路、４…テスト制御回路、２１…ＲＢバッファ、２２…ダイアドレスデコーダ、２３…アドレスデコーダ、２４…メモリコア、２５，２６…入力バッファ、２７，２８…ＩＯバッファ、２９…ＰＯＲ回路、３１…降圧部、３２，３３，３４１，３４２…インバータ回路、３４…ラッチ回路、４１…アンド回路、４２…カウンタ部、４３…比較回路、２１１，２５３，２７４，３４３，３４４…ＮＭＯＳトランジスタ、２５１，２７３，３１１，３１２，３１３，３１４…ＰＭＯＳトランジスタ、２５２，３１５…抵抗、２７１，２７２，４３４…ナンド回路、４２１，４２２…Ｄフリッププロップ、４３１，４３２…排他的論理和回路、４３３…ノア回路、Ｐ１…ＲＢ信号ピン、Ｐ２，Ｐ４…ＶＣＣピン、Ｐ３…ＧＮＤピン、Ｐ５…ＣＥ信号ピン、Ｐ６…ＲＥ信号ピン、Ｐ７５…ＩＯ０信号ピン、Ｐ８５…ＩＯ７信号ピン、Ｔ１…第１の信号パッド、Ｔ２…第２の信号パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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