(57)【要約】【課題】プラズマチャージによる影響を抑制することによる信頼性の向上、かつ、微細化が図られた半導体装置を提供する。【解決手段】本発明にかかる半導体装置は、第１導電型の半導体層１０と、半導体層１０に設けられた分離絶縁層２０により特定された第１領域１０Ａおよび第２領域１０Ｂと、第２領域１０Ｂに設けられたゲート絶縁層３２と、第１領域１０Ａおよび第２領域１０Ｂの上方に設けられた連続したゲート電極３４と、第２領域１０Ｂに設けられたゲート電極３４を挟む不純物領域３６と、を含み、少なくとも第１領域１０Ａの上方に位置するゲート電極３４は、第２導電型の半導体部である。【選択図】図１
2007165355.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層に設けられた分離絶縁層により特定された第１領域および第２領域と、
前記第２領域に設けられたゲート絶縁層と、
前記第１領域および前記第２領域の上方に設けられた連続したゲート電極と、
前記第２領域に設けられた前記ゲート電極を挟む不純物領域と、を含み、
少なくとも前記第１領域の上方に位置する前記ゲート電極は、第２導電型の半導体部である、半導体装置。
【請求項２】
請求項１において、
前記ゲート電極は、不純物が導入された多結晶シリコン層である、半導体装置。
【請求項３】
請求項１または２において、
前記第１領域および第２領域は、前記半導体層に設けられた、第２導電型のウェルに内包されている、半導体装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記第１領域に位置する前記多結晶シリコン層は、第２導電型であり、
前記第２領域に位置する前記多結晶シリコン層は、第１導電型である、半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記多結晶シリコン層の上には、シリサイド層が設けられている、半導体装置。
【請求項６】
ＭＩＳとランジスタと、該ＭＩＳトランジスタと接続されたダイオードとを含み、
前記ＭＩＳトランジスタは、
前記半導体層に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソース領域およびドレイン領域と、を含み、
前記ダイオードは、
前記半導体層の一部である第１導電型の第１半導体部と、
前記半導体層の上に設けられた第２導電型の第２半導体部と、を含み
前記第２半導体部は、前記ゲート電極と連続する層である、半導体装置。
【請求項７】
ＭＩＳトランジスタと該ＭＩＳトランジスタと接続されたダイオードとを含む素子が複数配列され、
前記素子は、
半導体層に設けられた分離絶縁層により特定された第１領域および第２領域と、
前記第１領域に設けられ、前記半導体層の一部である第１導電型半導体部と、前記半導体層の上に設けられた第２導電型半導体部とからなるダイオードと、
前記第２領域に設けられ、前記第２導電型半導体部と連続した層からなるゲート電極を有するＭＩＳトランジスタと、を含み、
前記複数の前記素子間において、隣り合う前記第１領域の間に設けられたＰ型不純物領域と、
前記Ｐ型不純物領域の上方に設けられたプラグと、
複数の前記プラグの上方に設けられた配線層と、を含み、
前記配線層は連続した層である、半導体装置。
【請求項８】
半導体層と、
前記半導体層に設けられた第１領域、第２領域および第３領域と、
前記第１領域に設けられたダイオードと、
前記第２領域に設けられた第１導電型チャネルの第１ＭＩＳトランジスタと、
前記第３領域に設けられた第２導電型チャネルの第２ＭＩＳトランジスタと、を含み、
前記ダイオードは、
前記半導体層の一部である第１導電型半導体部と、
前記半導体層の上に設けられた第２導電半導体部と、を含み
前記第１ＭＩＳトランジスタの第１ゲート電極と、前記第２ＭＩＳトランジスタの第２ゲート電極と、前記第２導電型半導体部とは連続する層である、半導体装置。
【請求項９】
請求項８において、
前記第１ゲート電極、第２ゲート電極および前記第２導電型半導体部は、不純物が導入された多結晶シリコン層である、半導体装置。
【請求項１０】
請求項８または９において、
前記第１ゲート電極と、第２ゲート電極および前記第２導電型半導体部とでは、異なる導電型の不純物が導入されており、
前記第１ゲート電極、第２ゲート電極および前記第２半導体部の上方にはシリサイド層が設けられている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタや多層配線層などを形成する半導体装置の製造工程においては、各種成膜工程およびパターニング工程において、プラズマを用いた処理が行われる。このプラズマ処理により、ＭＯＳトランジスタのゲート電極、配線層およびプラグなどの周囲の絶縁層にプラズマによる電荷がチャージされるという現象が起きることがある。配線層やプラグの周囲の絶縁層にプラズマによるマイナス電荷がチャージ（以下「プラズマチャージ」という。）されることにより、これに接続されているゲート電極にチャージされた電荷量に応じた電位差が印加されてしまうこととなる。このことは、ゲート絶縁層を酷使することとなり、ゲート絶縁層の絶縁性の劣化を招くことがある。また、チャージされた電荷が、チャネル部にたまることでしきい値の変動など、ＭＯＳトランジスタの特性に影響を及ぼすことがある。このようなプラズマのチャージによるＭＯＳトランジスタの信頼性の低下を抑制するために、特開２００４−３６３２５４号公報に記載の技術が開示されている。特開２００４−３６３２５４号公報には、ダミーコンタクトおよび配線を用いてＭＯＳトランジスタにダイオードを接続し、プラズマチャージを逃がしている。
【特許文献１】特開２００４−３６３２５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特開２００４−３６３２５４号公報に記載の技術では、ダミーコンタクトおよび配線は、デバイスを作り終わった後には機能しない部分となる。そのため、面積効率が悪い半導体装置となってしまう。
【０００４】
本発明の目的は、プラズマチャージによる影響を抑制することによる信頼性の向上、かつ、微細化が図られた半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
（１）本発明にかかる半導体装置は、
第１導電型の半導体層と、
前記半導体層に設けられた分離絶縁層により特定された第１領域および第２領域と、
前記第２領域に設けられたゲート絶縁層と、
前記第１領域および前記第２領域の上方に設けられた連続したゲート電極と、
前記第２領域に設けられた前記ゲート電極を挟む不純物領域と、を含み、
少なくとも前記第１領域の上方に位置する前記ゲート電極は、第２導電型の半導体部である。
【０００６】
本発明によれば、第１領域には、第１導電型の半導体層と第２導電型の半導体部とからなるダイオードが設けられ、第２領域にはＭＩＳトランジスタが設けられている。ダイオードと、ＭＩＳトランジスタとは、ゲート電極を共通にすることで電気的に接続されている。そのため、プラズマプロセスによりチャージされる電荷をダイオードを介して接地されている半導体層（基板）に逃がすことができる。その結果、ゲート電極に電位差が生じ、ゲート絶縁層の膜質の劣化や絶縁破壊などが起こることが抑制され、信頼性の高い半導体装置を提供することができる。
【０００７】
なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。
【０００８】
また、本発明にかかる半導体装置は、さらに、下記の態様をとることができる。
【０００９】
（２）本発明にかかる半導体装置において、
前記ゲート電極は、不純物が導入された多結晶シリコン層であることができる。
【００１０】
（３）本発明にかかる半導体装置において、
前記第１領域および第２領域は、前記半導体層に設けられた、第２導電型のウェルに内包されていることができる。
【００１１】
（４）本発明にかかる半導体装置において、
前記第１領域に位置する前記多結晶シリコン層は、第２導電型であり、
前記第２領域に位置する前記多結晶シリコン層は、第１導電型であることができる。
【００１２】
（５）本発明にかかる半導体装置において、
前記多結晶シリコン層の上には、シリサイド層が設けられていることができる。
【００１３】
この態様によれば、第１領域と第２領域とに導電型の異なる多結晶シリコン層が形成されている場合であっても、電気的な接続を確実に図ることができる。
【００１４】
（６）本発明にかかる半導体装置は、
ＭＩＳとランジスタと、該ＭＩＳトランジスタと接続されたダイオードとを含み、
前記ＭＩＳトランジスタは、
前記半導体層に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソース領域およびドレイン領域と、を含み、
前記ダイオードは、
前記半導体層の一部である第１導電型の第１半導体部と、
前記半導体層の上に設けられた第２導電型の第２半導体部と、を含み
前記第２半導体部は、前記ゲート電極と連続する層であることができる。
【００１５】
本発明にかかる半導体装置は、ダイオードが接続されたＭＩＳトランジスタを含む。ＭＩＳトランジスタとダイオードとは、ＭＩＳトランジスタのゲート電極と連続する層で電気的に接続されている。そのため、ダイオードを介してプラズマチャージによる電荷を逃がすことができる。その結果、プラズマチャージによるゲート絶縁層の劣化を抑制することができ、信頼性の高い半導体装置を提供することができる。
【００１６】
（７）本発明にかかる半導体装置は、
ＭＩＳトランジスタと該ＭＩＳトランジスタと接続されたダイオードとを含む素子が複数配列され、
前記素子は、
半導体層に設けられた分離絶縁層により特定された第１領域および第２領域と、
前記第１領域に設けられ、前記半導体層の一部である第１導電型半導体部と、前記半導体層の上に設けられた第２導電型半導体部とからなるダイオードと、
前記第２領域に設けられ、前記第２導電型半導体部と連続した層からなるゲート電極を有するＭＩＳトランジスタと、を含み、
前記複数の前記素子間において、隣り合う前記第１領域の間に設けられたＰ型不純物領域と、
前記Ｐ型不純物領域の上方に設けられたプラグと、
複数の前記プラグの上方に設けられた配線層と、を含み、
前記配線層は連続した層であることができる。
【００１７】
本発明にかかる半導体装置によれば、ダイオードが接続されたＭＩＳトランジスタが複数配列されている。ダイオードの相互間にＰ型不純物領域が設けられ、そのＰ型不純物領域の相互間には、接地電位に接続される配線層が接続されている。そのため、プラズマチャージによる電荷を逃がす経路をさらに増やすことができる。その結果、信頼性が向上した半導体装置を提供することができる。また、半導体装置を使用する段階では、配線層をウェルの電位を固定するための配線として用いることができる。そのため、別途にウェルの電位固定のための配線を設ける必要がない。その結果、微細化が図られた半導体装置を提供することができる。
【００１８】
（８）本発明にかかる半導体装置は、
半導体層と、
前記半導体層に設けられた第１領域、第２領域および第３領域と、
前記第１領域に設けられたダイオードと、
前記第２領域に設けられた第１導電型チャネルの第１ＭＩＳトランジスタと、
前記第３領域に設けられた第２導電型チャネルの第２ＭＩＳトランジスタと、を含み、
前記ダイオードは、
前記半導体層の一部である第１導電型半導体部と、
前記半導体層の上に設けられた第２導電半導体部と、を含み
前記第１ＭＩＳトランジスタの第１ゲート電極と、前記第２ＭＩＳトランジスタの第２ゲート電極と、前記第２導電型半導体部とは連続する層である。
【００１９】
本発明にかかる半導体装置によれば、ダイオードが接続されたＣＭＯＳトランジスタを含む。そのため、プラズマチャージによる電荷をダイオードを介して逃がすことができる。その結果、ゲート絶縁層の劣化やしきい値の変動などが抑制され、信頼性が向上した半導体装置を提供することができる。
【００２０】
なお、本発明にかかる半導体装置は、さらに、下記の態様をとることができる。
【００２１】
（９）本発明にかかる半導体装置において、
前記第１ゲート電極、第２ゲート電極および前記第２導電型半導体部は、不純物が導入された多結晶シリコン層であることができる。
【００２２】
（１０）本発明にかかる半導体装置において、
前記第１ゲート電極と、第２ゲート電極および前記第２導電型半導体部とでは、異なる導電型の不純物が導入されており、
前記第１ゲート電極、第２ゲート電極および前記第２半導体部の上方にはシリサイド層が設けられていることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態の一例について図面を参照しつつ説明する。
【００２４】
１．第１の実施の形態
１．１．半導体装置
第１の実施の形態にかかる半導体装置について、図１を参照しつつ説明する。図１（Ａ）は、本実施の形態にかかる半導体装置を模式的に示す平面図である。図１（Ｂ）は、図１（Ａ）のＩ−Ｉ線に沿った断面図である。図１（Ｃ）は、図１（Ａ）のＩＩ−ＩＩ線に沿った断面図である。
【００２５】
図１に示すように、第１の実施の形態にかかる半導体装置１００は、まず、第１導電型（Ｐ型）の半導体層１０を有する。本実施の形態では、Ｐ型の半導体基板である場合を例として説明する。また、本実施の形態にかかる半導体装置では、Ｐ型ウェル１２が設けられているが、Ｐ型ウェル１２は、必ずしも設けられている必要はない。半導体層１０内には、分離絶縁層２０が設けられている。分離絶縁層２０により、第１領域１０Ａと、第２領域１０Ｂとに分離されている。第２領域１０Ｂには、Ｎチャネル型ＭＩＳトランジスタ３０が設けられている。第１領域１０Ａには、ダイオード４０が設けられている。
【００２６】
図１（Ｂ）に示すように、Ｎチャネル型ＭＩＳトランジスタ３０は、第２領域１０Ｂの上方に設けられたゲート絶縁層３２と、ゲート電極３４と、不純物領域３６とを含む。ゲート絶縁層３２は、チャネル領域の上方に設けられている。ゲート電極３４は、ゲート絶縁層３２の上に設けられている。ゲート電極３４としては、たとえば、Ｎ型の多結晶シリコン層を用いることができる。不純物領域３６は、ソース領域またはドレイン領域となる。不純物領域３６は、Ｎ型の不純物領域である。本実施の形態にかかる半導体装置では、サイドウォール絶縁層やＬＤＤ領域などを図示していないが、これらが設けられていてもよいのは言うまでもない。
【００２７】
図１（Ｃ）に示すように、ダイオード４０は、Ｐ型の半導体層１０と、Ｎ型半導体部からなる。Ｎ型半導体部は、ゲート電極３４と連続した一の導電層である。つまり、ゲート電極３４は、第１領域１０Ａと第２領域１０Ｂとに連続して設けられている。本実施の形態では、ゲート電極３４として、Ｎ型の不純物が導入された多結晶シリコン層からなる。また、本実施の形態にかかる半導体装置では、第１領域１０Ａにおいて、ゲート電極３４を挟んで、Ｎ型不純物領域４２が設けられている場合を示す。このＮ型不純物領域４２は、Ｐ型ウェル１２とＮ型の多結晶シリコン層からなるゲート電極３４との接合によるダイオード４０が形成されている限り、必ずしも必要ではない。
【００２８】
本実施の形態にかかる半導体装置によれば、第１領域１０Ａには、Ｐ型半導体層１０とＮ型の多結晶シリコン層３４（ゲート電極３４の一部）とからなるダイオード４０が設けられ、第２領域１０ＢにはＭＩＳトランジスタ３０が設けられている。ダイオード４０と、ＭＩＳトランジスタ３０とは、ゲート電極３４を共通にすることで電気的に接続されている。そのため、プラズマプロセスによりチャージされる電荷をダイオード４０を介して接地されているＰ型半導体層１０に逃がすことができる。その結果、ゲート電極３４に電位差が生じ、ゲート絶縁層３２の膜質の劣化や絶縁破壊などが起こることが抑制され、信頼性の高い半導体装置を提供することができる。
【００２９】
１．２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法について図２ないし図４を参照しつつ説明する。図２ないし図４は、本実施の形態にかかる半導体装置の製造工程を模式的に示す図であり、各図における（Ａ）、（Ｂ）および（Ｃ）は、図１（Ａ）、図１（Ｂ）および図１（Ｃ）に対応した図である。
【００３０】
（１）まず、図２（Ｂ）および図２（Ｃ）に示すように、半導体層１０にＰ型のウェル１２を形成する。ウェル１２の形成では、所定のパターンのマスク層（図示せず）を形成し、Ｐ型の不純物を導入する。マスク層は、ウェル１２を形成したい領域に開口を有する。Ｐ型の不純物の導入は、たとえば、イオン注入法により行うことができる。必要に応じて、不純物を拡散するための熱処理を施してもよい。
【００３１】
ついで、分離絶縁層２０を形成する。分離絶縁層２０の形成は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法、セミリセスＬＯＣＯＳ法またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により形成することができる。以上の工程により、図２に示すように、第１領域１０Ａおよび第２領域１０Ｂが形成される。なお、ウェル１２と分離絶縁層２０の形成順序は、特に制限されず、上述の製造方法と逆の順序であってもよい。
【００３２】
（２）次に、図３に示すように、ゲート絶縁層３２となる絶縁層３２ａを形成する。絶縁層３２ａとしては、酸化シリコン層を形成することができる。絶縁層３２ａは、たとえば、熱酸化法などにより形成することができる。ついで、図３に示すように、第１領域１０Ａの絶縁層３２ａを除去する。このように絶縁層３２ａを除去することで、Ｐ型ウェル１２とＮ型多結晶シリコン層からなるダイオードを形成することができる。この工程では、第１領域１０Ａの上方に開口を有するマスク層（図示せず）を形成した後、たとえば、希フッ酸などによるウェットエッチングにより行うことができる。これにより、少なくとも第１領域１０Ａのうちゲート電極（後述する）が形成される領域から絶縁層３２ａが除去される。
【００３３】
（３）次に、ゲート電極３４となる導電層（図示せず）を形成する。導電層として、多結晶シリコン層を用いることができる。その後、導電層をパターニングすることで、第１領域１０Ａおよび第２領域１０Ｂの上に連続した多結晶シリコン層からなるゲート電極３４を形成することができる。第２領域１０Ｂではゲート電極３４が形成される。このゲート電極３４の形成工程において、除去される導電層の下に設けられていた絶縁層３２ａも除去されることとなる。このようにしてゲート絶縁層３２もパターニングされる。
【００３４】
（４）ついで、図１に参照されるように、不純物領域３６の形成を行う。不純物領域３６の形成では、所定の領域に開口を有するマスク層Ｍ１を形成する。マスク層Ｍ１における開口領域１２０を図４（Ａ）に点線で示す。マスク層Ｍ１は、第２領域１０Ｂでは、不純物領域３６とゲート電極３４の上方に、第１領域１０Ａにおいては、少なくともゲート電極３４の上方に開口を有している。図４（Ａ）には、上記の領域を含み連続した一の開口を有するマスク層Ｍ１を図示する。その後、Ｎ型の不純物をたとえばイオン注入法により半導体層に導入する。このとき、多結晶シリコン層にも同時にＮ型の不純物が導入される。よって、第２領域１０ＢにＮ型多結晶シリコンとＰ型のウェルからなるダイオード４０が構成されることとなる。
【００３５】
２．第２の実施の形態
２．１．半導体装置
第２の実施の形態にかかる半導体装置について、図５を参照しつつ説明する。図５（Ａ）は、本実施の形態にかかる半導体装置を模式的に示す平面図である。図５（Ｂ）は、図５（Ａ）のＩ−Ｉ線に沿った断面図である。図５（Ｃ）は、図５（Ａ）のＩＩ−ＩＩ線に沿った断面図である。
【００３６】
第２の実施の形態にかかる半導体装置１１０は、Ｐ型の半導体層に設けられたＰチャネル型ＭＩＳトランジスタ５０と、ダイオード６０とを含む。なお、第１の実施の形態にかかる半導体装置と共通する構成および部材については、詳細な説明を省略する。
【００３７】
図５（Ｂ）および図５（Ｃ）に示すように、第２の実施形態にかかる半導体装置では、Ｐ型の半導体層１０にＮ型のウェル１４が設けられている。半導体層１０内に設けられた分離絶縁層２０により、第１領域１０Ａおよび第２領域１０Ｂが画定されている。
【００３８】
第２領域１０Ｂには、図５（Ｂ）に示すように、Ｐチャネル型ＭＩＳトランジスタ５０が設けられている。Ｐチャネル型ＭＩＳトランジスタ５０は、ゲート絶縁層５２と、ゲート電極５４と、不純物領域５６とを含む。各部材の構成は、第１の実施形態で説明したＮチャネル型ＭＩＳトランジスタと同様である。
【００３９】
第１領域１０Ａには、図５（Ｃ）に示すように、ダイオード６０が設けられている。ダイオード６０は、Ｐ型の半導体層１０と、Ｎ型半導体部６２からなる。Ｎ型半導体部６２は、Ｎ型のウェル１４と、Ｎ型半導体層６４とからなる。Ｎ型半導体層６４としては、多結晶シリコン層を用いることができ、ゲート電極５４と連続した一の層である。ゲート電極５４は、第１領域１０Ａと第２領域１０Ｂとに連続して設けられていることになる。つまり、第１領域１０Ａおよび第２領域１０Ｂに連続した多結晶シリコン層が設けられ、第１領域１０Ａと第２領域１０Ｂとで、異なる導電型の不純物が導入されている。ゲート電極５４とＮ型半導体層６４との上には、シリサイド層６６が形成されている。シリサイド層６６によりゲート電極５４とＮ型半導体層６４とが電気的に接続されている。また、本実施の形態では、第１領域１０Ａに、Ｎ型半導体層６４を挟む位置に、Ｎ型不純物領域６１が設けられている場合を図示する。Ｎ型不純物領域６１は、多結晶シリコン層にＮ型の不純物を導入する工程（Ｎ型半導体層６４を形成する工程の一部）において、マスクずれを考慮して、多結晶シリコン層を含む領域に開口を有するマスク層を形成した場合に形成される領域であり、必ずしも必要ではない。
【００４０】
本実施の形態にかかる半導体装置は、ＭＩＳトランジスタ５０とダイオード６０が接続されている。そのため、第１の実施の形態と同様の利点を有し、信頼性の高い半導体装置を提供することができる。
【００４１】
２．２．半導体装置の製造方法
次に、第２の実施の形態にかかる半導体装置の製造方法について、図６および図７を参照しつつ説明する。図６または図７は、本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図である。図６、図７において、（Ａ），（Ｂ）および（Ｃ）は、図５（Ａ）、図５（Ｂ）および図５（Ｃ）に対応した図である。なお、以下の説明では、第１の実施の形態と共通する工程については、説明および図示を省略する。
【００４２】
（１）まず、第１の実施の形態にかかる工程（１）ないし工程（３）を行い、パターニングされた多結晶シリコン層６４を形成する。ついで、図６に示すように、不純物領域５６を形成する。この工程では、少なくとも第１領域１０Ａを覆い、少なくとも第２領域１０Ｂの上方に開口を有するマスク層Ｍ１を形成する。なお、図６（Ａ）の示す点線で囲まれた領域は、マスク層Ｍ１の開口領域１２０を示す。マスク層Ｍ１としては、たとえば、レジスト層を用いることができる。ついで、Ｐ型の不純物を、たとえば、イオン注入法により導入する。必要に応じて、熱処理を施してもよい。
【００４３】
（２）次に、図７に示すように、少なくとも第１領域１０Ａの上方に開口を有し、第２領域を覆うマスク層Ｍ２を形成する。図７（Ａ）に示す点線で囲まれた領域は、マスク層Ｍ２の開口領域１２２を示す。ついで、Ｎ型の不純物を半導体層１０に導入する。この工程により、第１領域１０Ａにおいて、ダイオード６０のＮ型半導体部６２の一部であるＮ型半導体層６４を形成することができる。
【００４４】
（３）次に、導電層の上にシリサイド層を形成する。導電層は、第１領域１０Ａの上方と、第２領域１０Ｂとで、導電型が異なっているため、シリサイド層を形成することで、電気的接続を図ることができる。シリサイド層の形成では、まず、シリサイド用金属を全面に形成する。その後、シリサイド化反応を起こすための熱処理を行う。ついで、未反応の金属を除去することにより、シリサイド層６６を形成することができる。以上の工程により、第２の実施の形態にかかる半導体装置を製造することができる。
【００４５】
３．第３の実施の形態
３．１．半導体装置
次に、第３の実施の形態にかかる半導体装置について、図８を参照しつつ説明する。図８（Ａ）は、本実施の形態にかかる半導体装置を示す平面図である。図８（Ｂ）は、図８（Ａ）のＩ−Ｉ線に沿った断面図である。なお、本実施の形態にかかる半導体装置は、第１の実施の形態で説明した半導体装置が複数設けられている場合を説明する図である。第１の実施形態の説明と共通する構成および部材についての詳細な説明は省略する。
【００４６】
図８に示すように、本実施の形態にかかる半導体装置では、第１の実施の形態で説明したＭＩＳトランジスタ３０と、ＭＩＳトランジスタ３０に接続されたダイオードを含む素子１１０が複数配列されている。ＭＩＳトランジスタ３０同士は、それぞれの不純物領域３６が隣り合うように、ゲート電極３４の幅方向が平行となるように配置されている。そして、各ＭＩＳトランジスタ３０には、ゲート電極３４により電気的に接続されたダイオード４０がそれぞれ設けられている。
【００４７】
図８（Ａ）および図８（Ｂ）に示すように、ダイオード４０の相互間には、Ｐ型不純物領域６８が設けられている。つまり、第１領域１０Ａでは、隣り合う導電層との間に位置する半導体層１０には、Ｐ型不純物領域６８が設けられている。
【００４８】
ＭＩＳトランジスタ３０およびダイオード４０の上方には、図８（Ｂ）に示すように、層間絶縁層１１２が設けられている。層間絶縁層１１２としては、シリコン酸化膜、シリコン窒化膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ膜、オゾン−ＴＥＯＳ膜、ＵＳＧ膜またはこれらの積層膜を用いることができる。層間絶縁層１１２の上には、配線層１１４が設けられている。なお、配線層１１４の同一のレベル（層間絶縁層の上には）、ゲート電極と接続される他の配線層が設けられていることは言うまでもない。配線層１１４としては、たとえば、アルミニウム合金層などを用いることができる。層間絶縁層１１２には、プラグ１１６が設けられている。このプラグ１１６により、配線層１１４と、ダイオード間のＰ型の不純物領域６８とが電気的に接続されている。配線層１１４は、グランドラインに接続されている。
【００４９】
第３の実施の形態にかかる半導体装置によれば、複数のダイオード４０の相互間の領域にＰ型不純物領域６８が設けられ、このＰ型不純物領域６８は、グランドラインに接続された配線層１１４と接続されている。そのため、ダイオード４０を介して電荷を配線層１１４に逃がすことができる。これにより、Ｐ型半導体層１０側に逃がす経路に加えて電荷を逃がす経路を増やすことができる。また、配線層１１４は、Ｐ型ウェル１２の電位を固定するための配線を兼ねることができる。そのため、あらたにウェル電位を固定するための配線を形成する必要がなく、微細化が実現された半導体装置を提供することができる。
【００５０】
なお、第３実施の形態にかかる半導体装置の製造方法については、第１の実施の形態にかかる半導体装置の製造方法と同様にすることができる。
【００５１】
４．第４の実施の形態
次に、第４の実施の形態について、図９を参照しつつ説明する。図９（Ａ）は、第４の実施の形態にかかる半導体装置を説明する平面図である。図９（Ｂ）は、図９（Ａ）のＩ−Ｉ線に沿った断面図である。第４の実施の形態にかかる半導体装置は、第２の実施の形態で開示したＭＩＳトランジスタ５０が複数配列されている場合である。ＭＩＳとトランジスタ５０の配列の位置は、第３の実施の形態にかかる半導体装置と同様である。
【００５２】
図９に示すように、隣り合うダイオード６０の相互間には、Ｐ型不純物領域６８が設けられている。Ｐ型不純物領域６８は、その上方に形成された配線層１１４に接続されている。Ｐ型不純物領域６８とＮ型ウェル１４とが接合することで、ダイオード６０が形成されることとなる。配線層１１４は、グランドラインに接続されている。
【００５３】
なお、第４の実施の形態にかかる半導体装置の製造方法については、各種不純物の打ち込む際のマスク層のパターンなどは異なるが、第２の実施の形態で説明した方法と同様に行うことができる。
【００５４】
第４の実施の形態にかかる半導体装置によれば、配線層１１４がグランドラインに接続された場合には、Ｎ型ウェル１４とＰ型不純物領域６８とからなるダイオード６０を介して、プラズマによる電荷を逃がすことができる。これにより、ダイオード６０に加えて電荷を逃がす経路を増やすことができる。そのため、ＭＩＳトランジスタ５０のゲート絶縁層５２の劣化をさらに抑制することができる。その結果、信頼性の高い半導体装置を提供することができる。
【００５５】
５．第５の実施の形態
次に、第５の実施の形態にかかる半導体装置について、図１０を参照しつつ説明する。図１０は、第５の半導体装置を模式的に示す平面図である。第５の実施の形態にかかる半導体装置は、プラズマの影響による電荷を逃がすためのダイオードが接続されたＣＭＯＳトランジスタである。
【００５６】
本実施の形態にかかる半導体装置は、図１０に示すように、第１領域１０Ａ，第２領域１０Ｂおよび第３領域１０Ｃが特定されている。第１領域１０Ａには、Ｐチャネル型トランジスタ７０が、第２領域１０Ｂには、Ｎチャネル型トランジスタ８０が、第３領域１０Ｃには、ダイオード９０が設けられている。Ｐチャネル型トランジスタ７０とＮチャネル型トランジスタ８０とは、電気的に接続されておりＣＭＯＳトランジスタ１３０を構成されている。本実施の形態にかかる半導体装置では、複数のＣＭＯＳトランジスタ１３０が配列されている。ＣＭＯＳトランジスタ１３０は、ゲート電極の幅方向が平行になるように配置されている。ＣＭＯＳトランジスタ１３０は、Ｐチャネル型トランジスタ７０およびＮチャネル型トランジスタ８０とを含む。
【００５７】
Ｐチャネル型トランジスタ７０は、少なくともゲート絶縁層と、ゲート電極と、ソース領域またはドレイン領域となる不純物領域と、を含む。同様に、Ｎチャネル型トランジスタ８０は、少なくともゲート絶縁層と、ゲート電極と、ソース領域またはドレイン領域となる不純物領域と、を含む。なお、それぞれの断面構造は、図１（Ｂ）および図５（Ｂ）を参照されたい。図１０には、それぞれのゲート電極である多結晶シリコン層７２と、ソース領域またはドレイン領域となる不純物領域７６、８６の位置関係を示す。
【００５８】
図１０に示すように、本実施の形態にかかる半導体装置では、Ｐチャネル型トランジスタ７０およびＮチャネル型トランジスタ８０のゲート電極は、連続した同一の多結晶シリコン層７２を有する。
【００５９】
ＣＭＯＳトランジスタ１３０には、ダイオード９０が接続されている。ダイオード９０としては、第１の実施の形態で説明したダイオード４０と同様の構造をとることができる。ダイオード９０は、Ｎ型半導体部とＰ型半導体部とを含む。Ｎ型半導体部が、Ｎ型の多結晶シリコン層７２であり、Ｐ型半導体部がＰ型ウェル（Ｐ型半導体層）である場合を例示する。多結晶シリコン層７２の上には、シリサイド層が形成されている。これにより、Ｐチャネル型トランジスタ７０およびＮチャネル型トランジスタ８０とダイオード９０が電気的に接続されている。
【００６０】
第５の実施の形態にかかる半導体装置は、上記の実施の形態にかかる半導体装置の製造工程を組み合わせることで製造することができる。まず、Ｐ型の半導体層１０を準備し、ウェル１２およびウェル１４を形成する。ついで、分離絶縁層２０を形成することで、第１領域１０Ａおよび第２領域１０Ｂを画定する。半導体層１０の上に、ゲート絶縁層となる絶縁層を形成する。その後、第２領域１０Ｂの絶縁層のみを除去する。その後、半導体層１０の全面に導電層を形成し、この導電層をパターニングすることで、ゲート電極を形成する。導電層としては、多結晶シリコン層を用いる。その後、不純物領域の形成および多結晶シリコン層への不純物の導入を行う。ついで、シリサイド層を形成することで、本実施の形態にかかる半導体装置を製造することができる。
【００６１】
本実施の形態にかかる半導体装置によれば、ダイオード９０が接続されたＣＭＯＳトランジスタ１３０を有する。そのため、上記実施の形態と同様の利点を有し、信頼性が向上した半導体装置を提供することができる。
【００６２】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００６３】
【図１】第１の実施の形態にかかる半導体装置を説明する図。
【図２】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図３】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図４】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図５】第２の実施の形態にかかる半導体装置を説明する図。
【図６】第２の実施の形態にかかる半導体装置の製造工程を説明する図。
【図７】第２の実施の形態にかかる半導体装置の製造工程を説明する図。
【図８】第３の実施の形態にかかる半導体装置を説明する図。
【図９】第４の実施の形態にかかる半導体装置を説明する図。
【図１０】第５の実施の形態にかかる半導体装置を説明する図。
【符号の説明】
【００６４】
１０…半導体層、  １０Ａ…第１領域、  １０Ｂ…第２領域、  １０Ｃ…第３領域、  １２…Ｐ型ウェル、  １４…Ｎ型ウェル、  ２０…分離絶縁層、  ３０…ＭＩＳトランジスタ、  ３２…ゲート絶縁層、  ３２ａ…絶縁層、  ３４…ゲート電極、  ３６…不純物領域、  ４０…ダイオード、  ４２…Ｎ型不純物領域、  ５０…ＭＩＳトランジスタ、  ５２…ゲート絶縁層、  ５４…ゲート電極、  ５６…不純物領域、  ６０…ダイオード、  ６１…Ｎ型不純物領域、  ６２…Ｎ型半導体部、  ６４…Ｎ型半導体層、  ６６…シリサイド層、  ６８…Ｐ型不純物領域、  ７０…ＭＩＳトランジスタ、  ７２…多結晶シリコン層、  ７６…不純物領域、  ８０…ＭＩＳトランジスタ、  ８６…不純物領域、  ９０…ダイオード、  １００、１１０…半導体装置、  １３０…ＣＭＯＳトランジスタ、、  １１０…素子、  １１２…層間絶縁層、  １１４…配線層、  １１６…プラグ、  Ｍ１…マスク層、  Ｍ２…マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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