(57)【要約】【課題】高速移動する物体の挙動を的確に捉えることができる放射線検出器を提供する。【解決手段】２次元的に配置され各位置の放射線の強度を検出する複数の検出素子３を有するセンサ部２を備えた放射線検出器１において、複数の検出素子３がグループ分けされた検出素子群４ａ〜４ｄにそれぞれ対応して設けられ、計測指令信号に応じて、検出素子群を構成する複数の検出素子３からの出力を並列に同期して処理し、デジタル信号に変換して送信する信号処理機構５ａ〜５ｄと、信号処理機構５ａ〜５ｄへの計測指令信号を並列に同期して送信するとともに、信号処理機構５ａ〜５ｄからのデジタル信号を受信するＦＰＧＡ６とを備える。【選択図】図６
2012080206.tif 000002
【特許請求の範囲】
【請求項１】
２次元的に配置され各位置の放射線の強度を検出する複数の検出素子を有するセンサ部を備えた放射線検出器において、
前記複数の検出素子がグループ分けされた複数の検出素子群にそれぞれ対応して設けられ、計測指令信号に応じて、前記検出素子群を構成する複数の検出素子からの出力を並列に同期して処理し、デジタル信号に変換して送信する複数の信号処理機構と、
前記複数の信号処理機構への前記計測指令信号を並列に同期して送信するとともに、前記複数の信号処理機構からの前記デジタル信号を受信するＦＰＧＡとを備えたことを特徴とする放射線検出器。
【請求項２】
請求項１記載の放射線検出器において、
前記ＦＰＧＡは、前記複数の信号処理機構からの前記デジタル信号を並列に処理してメモリに記憶し、前記メモリに指令枚数分のデータを記憶した後、前記データを送信することを特徴とする放射線検出器。
【請求項３】
請求項１又は２記載の放射線検出器において、
前記信号処理機構は、
前記検出素子毎に設けられ、前記検出素子から得られた電荷を積分して電圧に変換する複数の計測部と、
前記複数の計測部からの電圧信号をデジタル信号に変換するＡ／Ｄ変換部と、
前記複数の計測部における電荷積分の開始及び終了を制御するための複数のスイッチと、
前記複数のスイッチを開閉制御する制御部とを有しており、
前記制御部は、前記ＦＰＧＡからの計測指令信号に応じて、前記複数のスイッチを同期して開閉制御することを特徴とする放射線検出器。
【請求項４】
請求項１又は２記載の放射線検出器において、
前記信号処理機構は、
前記検出素子毎に設けられ、前記検出素子から得られた電荷を積分して電圧に変換する複数組の計測部と、
前記複数組の計測部からの電圧信号をデジタル信号に変換するＡ／Ｄ変換部と、
各組の計測部を構成する一方の計測部及び他方の計測部による電荷積分が交互に連続して行われるように制御するための複数組のスイッチと、
前記複数組のスイッチを開閉制御する制御部とを有しており、
前記制御部は、前記ＦＰＧＡからの計測指令信号に応じて、前記複数組のスイッチを同期して開閉制御することを特徴とする放射線検出器。
【請求項５】
請求項１〜４のいずれか１項記載の放射線検出器において、
前記複数の検出素子群、前記複数の信号処理機構、及び前記ＦＰＧＡからなる組み合わせを複数有し、
前記複数のＦＰＧＡのそれぞれは、第１指令信号に応じて前記複数の信号処理機構への前記計測指令信号を並列に同期して送信しており、
前記複数のＦＰＧＡへの前記第１指令信号を並列に同期して送信するとともに、前記複数のＦＰＧＡからのデータを受信する第１上位ＦＰＧＡをさらに備えたことを特徴とする放射線検出器。
【請求項６】
請求項５記載の放射線検出器において、
前記複数の検出素子群、前記複数の信号処理機構、前記複数のＦＰＧＡ、及び前記第１上位ＦＰＧＡからなる組み合わせを複数有し、
前記第１上位ＦＰＧＡは、第２指令信号に応じて前記複数のＦＰＧＡへの前記第１指令信号を並列に同期して送信しており、
前記複数の第１上位ＦＰＧＡへの前記第２指令信号を並列に同期して送信するとともに、前記複数の第１上位ＦＰＧＡからのデータを受信する少なくとも１つの第２上位ＦＰＧＡをさらに備えたことを特徴とする放射線検出器。
【請求項７】
請求項１〜６のいずれか１項記載の放射線検出器において、前記検出素子は、放射線を電荷に直接変換する半導体素子で構成されたことを特徴とする放射線検出器。
【請求項８】
請求項１〜６のいずれか１項記載の放射線検出器において、前記検出素子は、放射線に反応して発光する発光体と、前記発光体から発光された光を電荷に変換するフォトダイオードとで構成されたことを特徴とする放射線検出器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移動物体を撮像する放射線検出器に関する。
【背景技術】
【０００２】
被検体の内部を非破壊的に撮像する方法として、被検体にＸ線、γ線、又は中性子などの放射線を照射し、被検体を透過した放射線の２次元分布を放射線検出器で検出して撮像する方法が知られている。この放射線検出器として、従来、イメージングプレート等が利用されていたが、近年、画質の向上、画像歪みの改善、システムのコンパクト化などの観点から、平面検出器が利用されている。
【０００３】
この平面検出器においては、例えば、２次元的に（言い換えれば、数行×数列で）配置され各位置のＸ線の強度に応じて電荷を発生する複数の電荷発生素子（検出素子）と、これら電荷発生素子にそれぞれ接続されて電荷を蓄積する複数の電荷蓄積容量と、これら電荷蓄積容量にそれぞれ接続された複数のスイッチ素子と、これらスイッチ素子を介し複数の電荷蓄積容量に接続された複数列の信号線と、複数のスイッチ素子のゲート電極に接続された複数行のゲート線と、これらゲート線を介しスイッチ素子のゲート電極にゲートオン電圧を印加するゲート走査駆動部とを備えたものが知られている（例えば、特許文献１参照）。
【０００４】
特許文献１に記載の平面検出器においては、各行のゲート線は、対応する各行のスイッチ素子のゲート電極に共通して接続されており、各列の信号線は、対応する各列のスイッチ素子を介し各列の電荷蓄積容量に共通して接続されている。そして、ゲート走査駆動部は、各行のゲート線を介して各行のスイッチ素子のゲート電極を順次、ゲートオフ電圧からゲートオン電圧に変化させて、ゲートオンさせる。これにより、各行の電荷蓄積容量に蓄積された電荷が順次、複数列の信号線を介して出力されるようになっている。すなわち、各行における複数の電荷蓄積容量の動作タイミング（詳細には、電荷蓄積の開始及び終了の時間、並びに電荷出力の時間）は互いに同じものの、各列における複数の電荷蓄積容量の動作タイミングは互いにずらしている。そのため、画像１枚当たりの撮像時間は、第１行のスイッチ素子のゲート電極をゲートオン電圧に変化させる時間、第２行のスイッチ素子のゲート電極をゲートオン電圧に変化させる時間、…、及び最後の行のスイッチ素子のゲート電極をゲートオン電圧に変化させる時間の総和となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−８０５１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、例えば被検体の内部にて１ｍ／ｓ以上で高速移動する物体を、上記特許文献１に記載の平面検出器を用いて撮像する場合には、以下のような課題が生じる。すなわち、上記特許文献１に記載の平面検出器では、各行における複数の電荷蓄積容量の動作タイミングは互いに同じものの、各列における複数の電荷蓄積容量の動作タイミングは互いにずれている。そのため、１枚の撮像画像における画素間で計測タイミングのずれが生じ、正確な瞬時挙動を捉えることができない。また、画像１枚当たりの撮像時間中に物体の移動距離が画素間の距離を超えると画像に伸びが生じることから、画像１枚当たりの撮像時間を短くする必要がある。また、高速移動する物体の挙動を捉えるために撮像周期（言い換えれば、１枚目の画像の撮像開始から２枚目の画像の撮像開始までの時間間隔）を短くしたり不感時間（言い換えれば、画像１枚当たりの撮像時間と撮像周期との差分）を低減したりしたいという要望があり、画像１枚当たりの信号処理時間を短くすることが好ましい。
【０００７】
本発明の目的は、高速移動する物体の挙動を的確に捉えることができる放射線検出器を提供することにある。
【課題を解決するための手段】
【０００８】
（１）上記目的を達成するために、本発明は、２次元的に配置され各位置の放射線の強度を検出する複数の検出素子を有するセンサ部を備えた放射線検出器において、前記複数の検出素子がグループ分けされた複数の検出素子群にそれぞれ対応して設けられ、計測指令信号に応じて、前記検出素子群を構成する複数の検出素子からの出力を並列に同期して処理し、デジタル信号に変換して送信する複数の信号処理機構と、前記複数の信号処理機構への前記計測指令信号を並列に同期して送信するとともに、前記複数の信号処理機構からの前記デジタル信号を受信するＦＰＧＡとを備える。
【０００９】
このような本発明においては、ＦＰＧＡは、複数の信号処理機構への計測指令信号を並列に同期して送信し、各信号処理機構は、この計測指令信号に応じて、各検出素子群を構成する複数の検出素子からの出力を並列に同期して処理する。これにより、全ての検出素子（言い換えれば、全ての画素位置）における計測タイミングを同期させることができる。したがって、１枚の撮像画像における画素間で計測タイミングのずれが生じず、正確な瞬時挙動を捉えることができる。また、例えば計測タイミングを同期させない場合と比べ、画像１枚当たりの撮像時間を短くすることができ、被写体の移動に伴う画像の伸びを抑えることができる。その結果、高速移動する物体の挙動を的確に捉えることができる。
【００１０】
（２）上記（１）において、好ましくは、前記ＦＰＧＡは、前記複数の信号処理機構からの前記デジタル信号を並列に処理してメモリに記憶し、前記メモリに指令枚数分のデータを記憶した後、前記データを送信する。
【００１１】
これにより、例えばＦＰＧＡが複数の信号処理機構からのデジタル信号を並列に処理しない場合やメモリに記憶しないで送信する場合と比べ、画像１枚当たりの信号処理時間の短縮を図ることができ、撮像周期の短縮を図ることができる。特に、撮像周期を画像１枚当たりの撮像時間より短くするか若しくは同じにすることができれば、不感時間をほぼなくすことができる。
【００１２】
（３）上記（１）又は（２）において、好ましくは、前記信号処理機構は、前記検出素子毎に設けられ、前記検出素子から得られた電荷を積分して電圧に変換する複数の計測部と、前記複数の計測部からの電圧信号をデジタル信号に変換するＡ／Ｄ変換部と、前記複数の計測部における電荷積分の開始及び終了を制御するための複数のスイッチと、前記複数のスイッチを開閉制御する制御部とを有しており、前記制御部は、前記ＦＰＧＡからの計測指令信号に応じて、前記複数のスイッチを同期して開閉制御する。
【００１３】
（４）上記（１）又は（２）において、好ましくは、前記信号処理機構は、前記検出素子毎に設けられ、前記検出素子から得られた電荷を積分して電圧に変換する複数組の計測部と、前記複数組の計測部からの電圧信号をデジタル信号に変換するＡ／Ｄ変換部と、各組の計測部を構成する一方の計測部及び他方の計測部による電荷積分が交互に連続して行われるように制御するための複数組のスイッチと、前記複数組のスイッチを開閉制御する制御部とを有しており、前記制御部は、前記ＦＰＧＡからの計測指令信号に応じて、前記複数組のスイッチを同期して開閉制御する。
【００１４】
これにより、上記（３）の場合と比べ、１回目（言い換えれば、画像１枚目）の計測終了と２回目（言い換えれば、画像２枚目）の計測開始との間の不感時間をなくし、連続的な計測を行うことができる。
【００１５】
（５）上記（１）〜（４）のいずれか１つにおいて、好ましくは、前記複数の検出素子群、前記複数の信号処理機構、及び前記ＦＰＧＡからなる組み合わせを複数有し、前記複数のＦＰＧＡのそれぞれは、第１指令信号に応じて前記複数の信号処理機構への前記計測指令信号を並列に同期して送信しており、前記複数のＦＰＧＡへの前記第１指令信号を並列に同期して送信するとともに、前記複数のＦＰＧＡからのデータを受信する第１上位ＦＰＧＡをさらに備える。
【００１６】
（６）上記（５）において、好ましくは、前記複数の検出素子群、前記複数の信号処理機構、前記複数のＦＰＧＡ、及び前記第１上位ＦＰＧＡからなる組み合わせを複数有し、前記第１上位ＦＰＧＡは、第２指令信号に応じて前記複数のＦＰＧＡへの前記第１指令信号を並列に同期して送信しており、前記複数の第１上位ＦＰＧＡへの前記第２指令信号を並列に同期して送信するとともに、前記複数の第１上位ＦＰＧＡからのデータを受信する少なくとも１つの第２上位ＦＰＧＡをさらに備える。
【００１７】
（７）上記（１）〜（６）のいずれか１つにおいて、好ましくは、前記検出素子は、放射線を電荷に直接変換する半導体素子で構成される。
【００１８】
（８）上記（１）〜（６）のいずれか１つにおいて、好ましくは、前記検出素子は、放射線に反応して発光する発光体と、前記発光体から発光された光を電荷に変換するフォトダイオードとで構成される。
【発明の効果】
【００１９】
本発明によれば、高速移動する物体の挙動を的確に捉えることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態における放射線検出器のセンサ部の構造を表す斜視図である。
【図２】本発明の第１の実施形態における放射線検出器の構成を関連機器とともに表すブロック図である。
【図３】本発明の第１の実施形態における放射線検出器の信号処理機構の機能的構成を関連部品とともに表すブロック図である。
【図４】本発明の一変形例における放射線検出器の信号処理機構の機能的構成を関連部品とともに表すブロック図である。
【図５】本発明の第２の実施形態における放射線検出器の構成を関連機器とともに表すブロック図である。
【図６】本発明の第３の実施形態における放射線検出器の構成を関連機器とともに表すブロック図である。
【発明を実施するための形態】
【００２１】
本発明の第１の実施形態を、図１〜図３により説明する。
【００２２】
図１は、本実施形態における放射線検出器のセンサ部の構造を表す斜視図である。図２は、本実施形態における放射線検出器の構成を関連機器とともに表すブロック図である。図３は、本実施形態における放射線検出器の信号処理機構の機能的構成を関連部品とともに表すブロック図である。
【００２３】
これら図１〜図３において、放射線検出器１のセンサ部２は、２次元的に配置され各位置の放射線の強度を検出する複数の検出素子３を有している。本実施形態では、センサ部２の検出素子３は、８行×８列の正方状に配列されており、２行×２列毎にグループ分けされて１６個の検出素子群４ａ〜４ｐを構成している。なお、検出素子３は、例えば、放射線を電荷に直接変換する半導体素子（詳細には、例えばテルル化カドミウム又はテルル化亜鉛カドミウム等で形成された半導体素子）で構成されている。
【００２４】
放射線検出器１は、上述した１６個の検出素子群４ａ〜４ｐと、これら検出素子群４ａ〜４ｐにそれぞれ対応して設けられた１６個の信号処理機構５ａ〜５ｐ（但し、便宜上、図２中４個の５ａ〜５ｄのみ示す）とを備えている。また、信号処理機構５ａ〜５ｐが４個毎にグループ分けされて第１のグループ（信号処理機構５ａ〜５ｄ）、第２のグループ（信号処理機構５ｅ〜５ｈ）、第３のグループ（信号処理機構５ｉ〜５ｌ）、及び第４のグループ（信号処理機構５ｍ〜５ｐ）を構成しており、それらのグループにそれぞれ対応して４個のＦＰＧＡ（Field Programmable Gate Array：フィールドプログラマブルゲートアレイ）６ａ〜６ｄ（但し、便宜上、図２中６ａ，６ｄのみ示す）を備えている。また、ＦＰＧＡ６ａ〜６ｄにそれぞれ対応して設けられた４個のメモリ７ａ〜７ｄ（但し、便宜上、図２中７ａのみ示す）を備えている。また、ＦＰＧＡ６ａ〜６ｄに対応して設けられた１個の上位ＦＰＧＡ８と、この上位ＦＰＧＡ８と外部の計測用ＰＣ（Personal Computer：パーソナルコンピュータ）９との間で通信接続するためのインターフェイス回路１０とを備えている。なお、上位ＦＰＧＡ８は、特許請求の範囲に記載の第１上位ＦＰＧＡを構成している。
【００２５】
計測用ＰＣ９は、撮像条件（詳細には、例えば撮像枚数Ｎや計測時間Ｔ等）の設定入力や撮像開始の指示入力等を行うための入力装置（詳細には、例えばキーボードやマウス等）と、放射線検出器９で撮像した画像又は動画等を表示するための表示装置（詳細には、例えばモニタ等）と、これら入力装置及び表示装置に接続された制御装置とを有している。
【００２６】
そして、例えば計測用ＰＣ９で撮像条件の設定入力が行われると、その設定信号がインターフェイス回路１０及び上位ＦＰＧＡ８を介しＦＰＧＡ６ａ〜６ｄに送信されて、ＦＰＧＡ６ａ〜６ｄのそれぞれの内部メモリに撮像条件が設定記憶されるようになっている。
【００２７】
また、例えば計測用ＰＣ９で撮像開始の指示入力が行われると、その指示信号がインターフェイス回路１０を介し上位ＦＰＧＡ８に送信される。この指示信号に応じて、上位ＦＰＧＡ８は、ＦＰＧＡ６ａ〜６ｄへの指令信号を並列に同期して送信する。この指令信号に応じて、ＦＰＧＡ６ａは、信号処理機構５ａ〜５ｄへの計測指令信号を並列に同期して送信し、ＦＰＧＡ６ｂは、信号処理機構５ｅ〜５ｈへの計測指令信号を並列に同期して送信し、ＦＰＧＡ６ｃは、信号処理機構５ｉ〜５ｌへの計測指令信号を並列に同期して送信し、ＦＰＧＡ６ｄは、信号処理機構５ｍ〜５ｐへの計測指令信号を並列に同期して送信する。すなわち、全ての信号処理機構５ａ〜５ｐへの計測指令信号が並列に同期して送信されるようになっている。
【００２８】
計測指令信号の詳細について説明する。ＦＰＧＡ６ａ〜６ｄは、上位ＦＰＧＡ８からの指令信号に応じて、まず、計測開始指令信号を出力し、それから、内部メモリに設定記憶された計測時間Ｔの経過後、計測終了指令信号を出力しており、これら計測開始指令信号及び計測終了指令信号を、内部メモリに設定記憶された撮像枚数（指令枚数）Ｎに相当する回数分だけ繰り返して出力するようになっている。
【００２９】
信号処理機構５ａは、検出素子群４ａを構成する４つの検出センサ３にそれぞれ対応して設けられ、検出センサ３から得られた電荷をそれぞれ積分して電圧に変換する４つの計測部１１（詳細には、例えばコンデンサ等で構成されたもの）と、これら計測部１１からの電圧信号を入力してデジタル信号に変換する１つのＡ／Ｄ変換部１２と、４つの計測部１１における電荷積分の開始及び終了を制御するための４つのスイッチ１３と、ＦＰＧＡ６ａからの計測指令信号（詳細には、上述した計測開始指令信号及び計測終了指令信号）に応じて４つのスイッチ１３を同期して開閉制御する制御部１４とを有している。
【００３０】
制御部１４は、ＦＰＧＡ６ａからの計測開始指令信号に応じて４つのスイッチ１３を閉じ状態から開き状態に同時に切り換える。これにより、４つの計測部１１における電荷積分が同時に開始する。また、制御部１４は、ＦＰＧＡ６ａからの計測終了指令信号に応じて４つのスイッチ１３を開き状態から閉じ状態に同時に切り換える。これにより、４つの計測部１１における電荷積分が同時に終了して、４つの計測部１１からの電圧信号がＡ／Ｄ変換器１２に並列に同期して出力される。Ａ／Ｄ変換器１２は、４つの計測部１１からの電圧信号を並列に同期して処理してデジタル信号に変換し、それらのデジタル信号をシリアル通信でＦＰＧＡ６ａに送信するようになっている。
【００３１】
なお、信号処理機構５ｂ〜５ｐは、対応する検出素子群及びＦＰＧＡが異なるものの、上述した信号処理機構５ａと同様の構成である。
【００３２】
ＦＰＧＡ６ａは、信号処理機構５ａ〜５ｄからのデジタル信号を並列に処理してメモリ７ａに記憶するようになっている。詳細には、信号処理機構５ａからのデジタル信号（電圧値）を、検出素子３のアドレス（言い換えれば、画素位置）及び計測タイミング（言い換えれば、何枚目の画像であるか）と関連付けてメモリ７ａに記録する。同様に、ＦＰＧＡ６ｂは、信号処理機構５ｅ〜５ｈからのデジタル信号を並列に処理してメモリ７ｂに記憶し、ＦＰＧＡ６ｃは、信号処理機構５ｉ〜５ｌからのデジタル信号を並列に処理してメモリ７ｃに記憶し、ＦＰＧＡ６ｄは、信号処理機構５ｍ〜５ｐからのデジタル信号を並列に処理してメモリ７ｄに記憶するようになっている。すなわち、全ての信号処理機構５ａ〜５ｐからのデジタル信号が並列に処理されてメモリ７ａ〜７ｄに記憶されるようになっている。
【００３３】
そして、ＦＰＧＡ６ａは、メモリ７ａに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ａから読み込んで上位ＦＰＧＡ８に例えばシリアル通信で送信する。また、ＦＰＧＡ６ｂは、メモリ７ｂに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｂから読み込んで上位ＦＰＧＡ８に例えばシリアル通信で送信する。また、ＦＰＧＡ６ｃは、メモリ７ｃに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｃから読み込んで上位ＦＰＧＡ８に例えばシリアル通信で送信する。また、ＦＰＧＡ６ｄは、メモリ７ｄに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｄから読み込んで上位ＦＰＧＡ８に例えばシリアル通信で送信するようになっている。
【００３４】
上位ＦＰＧＡ８は、ＦＰＧＡ６ａ〜６ｄから受信したデータを、インターフェイス回路１０を介し計測用ＰＣ９に例えばシリアル通信で送信する。計測用ＰＣ９は、受信したデータを格納するとともに、それを画像又は動画として表示するようになっている。
【００３５】
以上のような本実施形態においては、ＦＰＧＡ６ａ〜６ｄは、信号処理機構５ａ〜５ｐへの計測指令信号を並列に同期して送信し、信号処理機構５ａ〜５ｐのそれぞれは、計測指令信号に応じて、検出素子群４ａ〜４ｐのそれぞれを構成する４つの検出素子３からの出力を並列に同期して処理している。これにより、全ての検出素子３（言い換えれば、全ての画素位置）における計測タイミングを同期させることができる。したがって、１枚の撮像画像における画素間で計測タイミングのずれが生じず、正確な瞬時挙動を捉えることができる。また、例えば計測タイミングを同期させない場合と比べ、画像１枚当たりの撮像時間を短くすることができ、被写体の移動に伴う画像の伸びを抑えることができる。
【００３６】
また、本実施形態においては、ＦＰＧＡ６ａ〜６ｄは、信号処理機構５ａ〜５ｐからのデジタル信号を並列に処理してメモリ７ａ〜７ｄに記憶し、メモリ７ａ〜７ｄに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ａ〜７ｄから読み込んで上位ＦＰＧＡ８に送信している。これにより、例えばＦＰＧＡ６ａ〜６ｄが信号処理機構５ａ〜５ｐからのデジタル信号を並列に処理しない場合やメモリ７ａ〜７ｄに記憶しないで上位ＦＰＧＡ８に送信する場合と比べ、画像１枚当たりの信号処理時間（詳細には、本実施形態では、信号処理機構５ａ〜５ｐの計測部１１から電圧信号が出力されてＡ／Ｄ変換部１２でデジタル信号に変換されて送信され、ＦＰＧＡ６ａ〜６ｄで受信され処理されてメモリ７ａ〜７ｄにデータが記憶されるまでの時間）の短縮を図ることができ、撮像周期の短縮を図ることができる。特に、本実施形態においては、画像１枚当たりの信号処理時間が画像１枚当たりの撮像時間（詳細には、計測部１１の電荷積分時間）より短くなるか同じとなるように構成されており、不感時間（言い換えれば、画像１枚当たりの撮像時間と撮像周期との差分）をほぼなくすことができる（詳細には、スイッチ１３の開き時間のぶんだけ不感時間となる）。
【００３７】
なお、上記第１の実施形態においては、信号処理機構５ａ〜５ｐのそれぞれは、検出素子３毎に計測部１１を１つずつ備えた構成を例にとって説明したが、これに限られない。すなわち、例えば、検出素子３毎に計測部を２つずつ備え、それら計測部による電荷積分が交互に連続して行われるように制御してもよい。このような変形例を図４により説明する。
【００３８】
図４は、本変形例における信号処理機構の機能的構成を関連機器とともに表すブロック図である。なお、この図４において、上記第１の実施形態と同等の部分は同一の符号を付し、適宜説明を省略する。
【００３９】
本変形例では、信号処理機構５ａは、４つの検出センサ３にそれぞれ対応して設けられた４組の計測部（詳細には、計測部１１ａ，１１ｂで各組をなすもの）と、これら計測部からの電圧信号を入力してデジタル信号に変換する１つのＡ／Ｄ変換部１２と、各組の計測部１１ａ，１１ｂによる電荷積分が交互に連続して行われるように制御するための４組のスイッチ（詳細には、スイッチ１３ａ，１３ｂ，１５ａ，１５ｂで各組をなすもの）と、ＦＰＧＡ６ａからの計測指令信号に応じて４組のスイッチを同期して開閉制御する制御部１４とを有している。なお、信号処理機構５ｂ〜５ｐは、前述した信号処理機構５ａと同様の構成である。
【００４０】
ＦＰＧＡ６ａ〜６ｄは、上位ＦＰＧＡ８からの指令信号に応じて、信号処理機構５ａ〜５ｐへの計測指令信号を並列に同期して送信する。詳細には、上位ＦＰＧＡ８からの指令信号に応じて、内部メモリに設定記憶された計測時間Ｔの時間間隔で且つ内部メモリに設定記憶された撮像枚数（指令枚数）Ｎに相当する回数分だけ、計測指令信号を繰り返して出力するようになっている。
【００４１】
そして、信号処理機構５ａ〜５ｐの制御部１４は、まず、ＦＰＧＡからの１回目の計測指令信号に応じて、４つのスイッチ１３ａを閉じ状態から開き状態に、４つのスイッチ１５ａを開き状態から閉じ状態に、４つのスイッチ１３ｂを開き状態から閉じ状態に、４つのスイッチ１５ｂを閉じ状態から開き状態に、同時に切り換える。これにより、４つの計測部１１ａにおける電荷積分が同時に開始する。その後、ＦＰＧＡからの２回目の計測指令信号に応じて、４つのスイッチ１３ａを開き状態から閉じ状態に、４つのスイッチ１５ａを閉じ状態から開き状態に、４つのスイッチ１３ｂを閉じ状態から開き状態に、４つのスイッチ１５ｂを開き状態から閉じ状態に、同時に切り換える。これにより、４つの計測部１１ａにおける電荷積分が同時に終了して、４つの計測部１１ａからの電圧信号がＡ／Ｄ変換器１２に同時に出力される。また、４つの計測部１１ｂにおける電荷積分が同時に開始する。その後、ＦＰＧＡからの３回目の計測指令信号に応じて、４つのスイッチ１３ａを閉じ状態から開き状態に、４つのスイッチ１５ａを開き状態から閉じ状態に、４つのスイッチ１３ｂを開き状態から閉じ状態に、４つのスイッチ１５ｂを閉じ状態から開き状態に、同時に切り換える。これにより、４つの計測部１１ｂにおける電荷積分が同時に終了して、４つの計測部１１ｂからの電圧信号がＡ／Ｄ変換器１２に同時に出力される。また、４つの計測部１１ａにおける電荷積分が同時に開始する。このような手順が繰り返されて、各組の計測部１１ａ，１１ｂによる電荷積分が交互に連続して行われるようになっている。
【００４２】
このような本変形例においては、１回目（言い換えれば、画像１枚目）の計測終了と２回目（言い換えれば、画像２枚目）の計測開始との間の不感時間をなくし、連続的な計測を行うことができる。特に、本変形例においては、画像１枚当たりの信号処理時間が画像１枚当たりの撮像時間より短くなるか同じとなるように構成されており、不感時間（言い換えれば、画像１枚当たりの撮像時間と撮像周期との差分）をなくすことができる
なお、上記第１の実施形態等においては、信号処理機構５ａ〜５ｐのそれぞれは、４つの検出素子３にそれぞれ対応する電圧値（デジタル信号）をシリアル通信で送信する場合を例にとって説明したが、これに限られない。すなわち、例えば、信号処理機構５ａ〜５ｐのそれぞれは、ビニング処理を行って、４つの検出素子（言い換えれば、４つの画素）にそれぞれ対応する電圧値をまとめて１つの画素における電圧値として送信してもよい。この場合には、信号処理機構５ａ〜５ｐからＦＰＧＡ６ａ〜６ｄへ送信するデータ量を軽減することができ、メモリ７ａ〜７ｄに記憶するデータ量も軽減することができる。あるいは、例えば、信号処理機構５ａ〜５ｐではなく、ＦＰＧＡ６ａ〜６ｄがビニング処理を行ってもよい。この場合には、信号処理機構５ａ〜５ｐからＦＰＧＡ６ａ〜６ｄへ送信するデータ量を軽減することができないものの、メモリ７ａ〜７ｄに記憶するデータ量を軽減することができる。
【００４３】
また、上記第１の実施形態等においては、信号処理機構５ａ〜５ｐのそれぞれは、４つの計測部１１に対して１つのＡ／Ｄ変換部１２を備え、４つのデジタル信号をシリアル通信で送信するような構成を例にとって説明したが、これに限られない。すなわち、例えば、４つの計測部１１に対して４つのＡ／Ｄ変換部１２を備え、４つのデジタル信号をパラレル通信で（言い換えれば、並列に同期して）送信するような構成としてもよい。そして、ＦＰＧＡ６ａ〜６ｄのそれぞれは、４つの信号処理機構からの１６個のデジタル信号を並列に同期して処理してもよい。この場合には、上記第１の実施形態等と比べ、画像１枚当たりの信号処理時間の短縮をさらに図ることができる。
【００４４】
また、上記第１の実施形態等においては、放射線検出器１のセンサ部２は、８行×８列の検出素子３で構成された場合を例にとって説明したが、検出素子３の配列が正方状でなくともよいし、その数も限定されない。また、検出素子群４ａ〜４ｐは、それぞれ、２行×２列の検出素子３で構成された場合を例にとって説明したが、検出素子３の配列が正方状でなくともよいし、その数も限定されない。また、ＦＰＧＡ６ａ〜６ｄのそれぞれの制御対象である信号処理機構の数は４つである場合を例にとって説明したが、これに限定されず、並列同期制御が可能な数であればよい。また、上位ＦＰＧＡ８の制御対象であるＦＰＧＡの数は４つである場合を例にとって説明したが、これに限定されず、並列同期制御が可能な数であればよい。
【００４５】
本発明の第２の実施形態を、図５により説明する。本実施形態は、上位ＦＰＧＡを複数備えるとともに、それら複数の上位ＦＰＧＡに対応して最上位ＦＰＧＡを備えた実施形態である。なお、本実施形態において、上記第１の実施形態等と同等の部分は同一の符号を付し、適宜説明を省略する。
【００４６】
図５は、本実施形態における放射線検出器の構成を関連機器とともに表すブロック図である。
【００４７】
本実施形態では、センサ部２の検出素子３は、１６行×１６列の正方状に配列されており、２行×２列毎にグループ分けされて６４個の検出素子群４ａ〜４ｐ，１６ａ〜１６ｐ，１７ａ〜１７ｐ，１８ａ〜１８ｐ（但し、便宜上、図５中４ａ〜４ｄのみ示す）を構成している。
【００４８】
放射線検出器１は、上述した６４個の検出素子群４ａ〜４ｐ，１６ａ〜１６ｐ，１７ａ〜１７ｐ，１８ａ〜１８ｐと、これら検出素子群４ａ〜４ｐ，１６ａ〜１６ｐ，１７ａ〜１７ｐ，１８ａ〜１８ｐにそれぞれ対応して設けられた６４個の信号処理機構５ａ〜５ｐ，１９ａ〜１９ｐ，２０ａ〜２０ｐ，２１ａ〜２１ｐ（但し、便宜上、図５中４個の５ａ〜５ｄのみ示す）とを備えている。また、信号処理機構５ａ〜５ｐ，１９ａ〜１９ｐ，２０ａ〜２０ｐ，２１ａ〜２１ｐが４個毎にグループ分けされて第１のグループ（信号処理機構５ａ〜５ｄ）、第２のグループ（信号処理機構５ｅ〜５ｈ）、第３のグループ（信号処理機構５ｉ〜５ｌ）、第４のグループ（信号処理機構５ｍ〜５ｐ）、第５のグループ（信号処理機構１９ａ〜１９ｄ）、第６のグループ（信号処理機構１９ｅ〜１９ｈ）、第７のグループ（信号処理機構１９ｉ〜１９ｌ）、第８のグループ（信号処理機構１９ｍ〜１９ｐ）、第９のグループ（信号処理機構２０ａ〜２０ｄ）、第１０のグループ（信号処理機構２０ｅ〜２０ｈ）、第１１のグループ（信号処理機構２０ｉ〜２０ｌ）、第１２のグループ（信号処理機構２０ｍ〜２０ｐ）、第１３のグループ（信号処理機構２１ａ〜２１ｄ）、第１４のグループ（信号処理機構２１ｅ〜２１ｈ）、第１５のグループ（信号処理機構２１ｉ〜２１ｌ）、及び第１６のグループ（信号処理機構２１ｍ〜２１ｐ）を構成しており、それらのグループにそれぞれ対応して１６個のＦＰＧＡ６ａ〜６ｐ（但し、便宜上、図５中６ａ，６ｄのみ示す）を備えている。また、ＦＰＧＡ６ａ〜６ｐにそれぞれ対応して設けられた１６個のメモリ７ａ〜７ｐ（但し、便宜上、図５中７ａのみ示す）を備えている。また、ＦＰＧＡ６ａ〜６ｐが４個毎にグループ分けされて第１のグループ（ＦＰＧＡ６ａ〜５ｄ）、第２のグループ（ＦＰＧＡ６ｅ〜６ｈ）、第３のグループ（ＦＰＧＡ６ｉ〜６ｌ）、及び第４のグループ（ＦＰＧＡ６ｍ〜６ｐ）を構成しており、それらのグループにそれぞれ対応して４個の上位ＦＰＧＡ８ａ〜８ｄ（但し、便宜上、図５中８ａ，８ｄのみ示す）を備えている。また、上位ＦＰＧＡ８ａ〜８ｄに対応して設けられた１個の最上位ＦＰＧＡ２２と、この上位ＦＰＧＡ２２と外部の計測用ＰＣ９との間で通信接続するためのインターフェイス回路１０とを備えている。なお、最上位ＦＰＧＡ２２は、特許請求の範囲に記載の第２上位ＦＰＧＡを構成している。
【００４９】
そして、例えば計測用ＰＣ９で撮像条件の設定入力が行われると、その撮像条件がインターフェイス回路１０、最上位ＦＰＧＡ２２、及び上位ＦＰＧＡ８ａ〜８ｄを介しＦＰＧＡ６ａ〜６ｐに送信されて、ＦＰＧＡ６ａ〜６ｐのそれぞれの内部メモリに設定記憶されるようになっている。
【００５０】
また、例えば計測用ＰＣ９で撮像開始の指示入力が行われると、その指示信号がインターフェイス回路１０を介し最上位ＦＰＧＡ２２に送信される。この指示信号に応じて、最上位ＦＰＧＡ２２は、上位ＦＰＧＡ８ａ〜８ｄへの指令信号を並列に同期して送信する。この指令信号に応じて、上位ＦＰＧＡ８ａは、ＦＰＧＡ６ａ〜６ｄへの指令信号を並列に同期して送信し、上位ＦＰＧＡ８ｂは、ＦＰＧＡ６ｅ〜６ｈへの指令信号を並列に同期して送信し、上位ＦＰＧＡ８ｃは、ＦＰＧＡ６ｉ〜６ｌへの指令信号を並列に同期して送信し、ＦＰＧＡ８ｄは、ＦＰＧＡ６ｍ〜６ｐへの指令信号を並列に同期して送信するようになっている。
【００５１】
この指令信号に応じて、ＦＰＧＡ６ａは、信号処理機構５ａ〜５ｄへの計測指令信号を並列に同期して送信し、ＦＰＧＡ６ｂは、信号処理機構５ｅ〜５ｈへの計測指令信号を並列に同期して送信し、ＦＰＧＡ６ｃは、信号処理機構５ｉ〜５ｌへの計測指令信号を並列に同期して送信し、ＦＰＧＡ６ｄは、信号処理機構５ｍ〜５ｐへの計測指令信号を並列に同期して送信する。また、ＦＰＧＡ６ｅは、信号処理機構１９ａ〜１９ｄへの計測指令信号を並列に同期して送信し、ＦＰＧＡ６ｆは、信号処理機構１９ｅ〜１９ｈへの計測指令信号を並列に同期して送信し、ＦＰＧＡ６ｇは、信号処理機構１９ｉ〜１９ｌへの計測指令信号を並列に同期して送信し、ＦＰＧＡ６ｈは、信号処理機構１９ｍ〜１９ｐへの計測指令信号を並列に同期して送信する。また、ＦＰＧＡ６ｉは、信号処理機構２０ａ〜２０ｄへの計測指令信号を並列に同期して送信し、ＦＰＧＡ６ｊは、信号処理機構２０ｅ〜２０ｈへの計測指令信号を並列に同期して送信し、ＦＰＧＡ６ｋは、信号処理機構２０ｉ〜２０ｌへの計測指令信号を並列に同期して送信し、ＦＰＧＡ６ｌは、信号処理機構２０ｍ〜２０ｐへの計測指令信号を並列に同期して送信する。また、ＦＰＧＡ６ｍは、信号処理機構２１ａ〜２１ｄへの計測指令信号を並列に同期して送信し、ＦＰＧＡ６ｎは、信号処理機構２１ｅ〜２１ｈへの計測指令信号を並列に同期して送信し、ＦＰＧＡ６ｏは、信号処理機構２１ｉ〜２１ｌへの計測指令信号を並列に同期して送信し、ＦＰＧＡ６ｐは、信号処理機構２１ｍ〜２１ｐへの計測指令信号を並列に同期して送信する。すなわち、全ての信号処理機構５ａ〜５ｐ，１９ａ〜１９ｐ，２０ａ〜２０ｐ，２１ａ〜２１ｐへの計測指令信号が並列に同期して送信されるようになっている。
【００５２】
このような構成により、本実施形態においても、全ての検出素子３（言い換えれば、全ての画素位置）における計測タイミングを同期させることができる。したがって、１枚の撮像画像における画素間で計測タイミングのずれが生じず、正確な瞬時挙動を捉えることができる。また、例えば計測タイミングを同期させない場合と比べ、画像１枚当たりの撮像時間を短くすることができ、被写体の移動に伴う画像の伸びを抑えることができる。
【００５３】
また、本実施形態では、ＦＰＧＡ６ａは、信号処理機構５ａ〜５ｄからのデジタル信号を並列に処理してメモリ７ａに記憶し、メモリ７ａに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ａから読み込んで上位ＦＰＧＡ８ａに例えばシリアル通信で送信する。ＦＰＧＡ６ｂは、信号処理機構５ｅ〜５ｈからのデジタル信号を並列に処理してメモリ７ｂに記憶し、メモリ７ｂに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｂから読み込んで上位ＦＰＧＡ８ａに例えばシリアル通信で送信する。ＦＰＧＡ６ｃは、信号処理機構５ｉ〜５ｌからのデジタル信号を並列に処理してメモリ７ｃに記憶し、メモリ７ｃに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｃから読み込んで上位ＦＰＧＡ８ａに例えばシリアル通信で送信する。ＦＰＧＡ６ｄは、信号処理機構５ｍ〜５ｐからのデジタル信号を並列に処理してメモリ７ｄに記憶し、メモリ７ｄに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｄから読み込んで上位ＦＰＧＡ８ａに例えばシリアル通信で送信する。上位ＦＰＧＡ８ａは、ＦＰＧＡ６ａ〜６ｄから受信したデータを最上位ＦＰＧＡ２２に例えばシリアル通信で送信する。
【００５４】
同様に、ＦＰＧＡ６ｅは、信号処理機構１９ａ〜１９ｄからのデジタル信号を並列に処理してメモリ７ｅに記憶し、メモリ７ｅに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｅから読み込んで上位ＦＰＧＡ８ｂに例えばシリアル通信で送信する。ＦＰＧＡ６ｆは、信号処理機構１９ｅ〜１９ｈからのデジタル信号を並列に処理してメモリ７ｆに記憶し、メモリ７ｆに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｆから読み込んで上位ＦＰＧＡ８ｂに例えばシリアル通信で送信する。ＦＰＧＡ６ｇは、信号処理機構１９ｉ〜１９ｌからのデジタル信号を並列に処理してメモリ７ｇに記憶し、メモリ７ｇに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｇから読み込んで上位ＦＰＧＡ８ｂに例えばシリアル通信で送信する。ＦＰＧＡ６ｈは、信号処理機構１９ｍ〜１９ｐからのデジタル信号を並列に処理してメモリ７ｈに記憶し、メモリ７ｈに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｇから読み込んで上位ＦＰＧＡ８ｂに例えばシリアル通信で送信する。上位ＦＰＧＡ８ｂは、ＦＰＧＡ６ｅ〜６ｈから受信したデータを最上位ＦＰＧＡ２２に例えばシリアル通信で送信する。
【００５５】
同様に、ＦＰＧＡ６ｉは、信号処理機構２０ａ〜２０ｄからのデジタル信号を並列に処理してメモリ７ｉに記憶し、メモリ７ｉに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｉから読み込んで上位ＦＰＧＡ８ｃに例えばシリアル通信で送信する。ＦＰＧＡ６ｊは、信号処理機構２０ｅ〜２０ｈからのデジタル信号を並列に処理してメモリ７ｊに記憶し、メモリ７ｊに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｊから読み込んで上位ＦＰＧＡ８ｃに例えばシリアル通信で送信する。ＦＰＧＡ６ｋは、信号処理機構２０ｉ〜２０ｌからのデジタル信号を並列に処理してメモリ７ｋに記憶し、メモリ７ｋに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｋから読み込んで上位ＦＰＧＡ８ｃに例えばシリアル通信で送信する。ＦＰＧＡ６ｌは、信号処理機構２０ｍ〜２０ｐからのデジタル信号を並列に処理してメモリ７ｌに記憶し、メモリ７ｌに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｌから読み込んで上位ＦＰＧＡ８ｃに例えばシリアル通信で送信する。上位ＦＰＧＡ８ｃは、ＦＰＧＡ６ｉ〜６ｌから受信したデータを最上位ＦＰＧＡ２２に例えばシリアル通信で送信する。
【００５６】
同様に、ＦＰＧＡ６ｍは、信号処理機構２１ａ〜２１ｄからのデジタル信号を並列に処理してメモリ７ｍに記憶し、メモリ７ｍに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｍから読み込んで上位ＦＰＧＡ８ｄに例えばシリアル通信で送信する。ＦＰＧＡ６ｎは、信号処理機構２１ｅ〜２１ｈからのデジタル信号を並列に処理してメモリ７ｎに記憶し、メモリ７ｎに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｎから読み込んで上位ＦＰＧＡ８ｄに例えばシリアル通信で送信する。ＦＰＧＡ６ｏは、信号処理機構２１ｉ〜２１ｌからのデジタル信号を並列に処理してメモリ７ｏに記憶し、メモリ７ｏに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｏから読み込んで上位ＦＰＧＡ８ｄに例えばシリアル通信で送信する。ＦＰＧＡ６ｐは、信号処理機構２１ｍ〜２１ｐからのデジタル信号を並列に処理してメモリ７ｐに記憶し、メモリ７ｐに指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７ｐから読み込んで上位ＦＰＧＡ８ｄに例えばシリアル通信で送信する。上位ＦＰＧＡ８ｄは、ＦＰＧＡ６ｍ〜６ｐから受信したデータを最上位ＦＰＧＡ２２に例えばシリアル通信で送信する。
【００５７】
そして、最上位ＦＰＧＡ２２は、上位ＦＰＧＡ８ａ〜８ｄから受信したデータを、インターフェイス回路１０を介し計測用ＰＣ９に例えばシリアル通信で送信する。計測用ＰＣ９は、受信したデータを格納するとともに、それを画像又は動画として表示するようになっている。
【００５８】
このような構成により、本実施形態においては、例えばＦＰＧＡ６ａ〜６ｐが信号処理機構５ａ〜５ｐ，１９ａ〜１９ｐ，２０ａ〜２０ｐ，２１ａ〜２１ｐからのデジタル信号を並列に処理しない場合やメモリ７ａ〜７ｐに記憶しないで送信する場合と比べ、画像１枚当たりの信号処理時間の短縮を図ることができ、撮像周期の短縮を図ることができる。特に、本実施形態においては、画像１枚当たりの信号処理時間が画像１枚当たりの撮像時間（詳細には、計測部１１の電荷積分時間）より短くなるか同じとなるように構成されており、不感時間をほぼなくす（但し、例えば前述の図４で示す信号処理機構の構成を採用した場合には、不感時間をなくす）ことができる。
【００５９】
したがって、本実施形態においても、高速移動する物体の挙動を的確に捉えることができる。
【００６０】
なお、上記第２の実施形態においては、放射線検出器１のセンサ部２は、１６行×１６列の検出素子３で構成された場合を例にとって説明したが、検出素子３の配列が正方状でなくともよいし、その数も限定されない。また、検出素子群４ａ〜４ｐ，１６ａ〜１６ｐ，１７ａ〜１７ｐ，１８ａ〜１８ｐは、それぞれ、２行×２列の検出素子３で構成された場合を例にとって説明したが、検出素子３の配列が正方状でなくともよいし、その数も限定されない。また、ＦＰＧＡ６ａ〜６ｐのそれぞれの制御対象である信号処理機構の数は４つである場合を例にとって説明したが、これに限定されず、並列同期制御が可能な数であればよい。また、上位ＦＰＧＡ８ａ〜８ｄ及び最上位ＦＰＧＡ２２のそれぞれの制御対象であるＦＰＧＡの数は４つである場合を例にとって説明したが、これに限定されず、並列同期制御が可能な数であればよい。
【００６１】
また、上記第２の実施形態においては、第１上位ＦＰＧＡ８ａ〜８ｄへの指令信号を並列に同期して送信するとともに、第１上位ＦＰＧＡ８ａ〜８ｄからのデータを受信する第２上位ＦＰＧＡとして、１個の最上位ＦＰＧＡ２２を備えた場合（言い換えれば、ＦＰＧＡ、上位ＦＰＧＡ、及び最上位ＦＰＧＡからなる三段のＦＰＧＡの構成）を例にとって説明したが、これに限られない。すなわち、例えば、第２上位ＦＰＧＡとして、複数段のＦＰＧＡを備えてもよい（言い換えれば、全体として四段以上のＦＰＧＡの構成としてもよい）。このような場合も、上記同様の効果を得ることができる。
【００６２】
本発明の第３の実施形態を、図６により説明する。本実施形態は、上位ＦＰＧＡを備えない実施形態である。なお、本実施形態において、上記第１の実施形態と同等の部分は同一の符号を付し、適宜説明を省略する。
【００６３】
本実施形態では、センサ部２の検出素子３は、４行×４列の正方状に配列されており、２行×２列毎にグループ分けされて４個の検出素子群４ａ〜４ｄを構成している。
【００６４】
放射線検出器１は、上述した４個の検出素子群４ａ〜４ｄと、これら検出素子群４ａ〜４ｄにそれぞれ対応して設けられた４個の信号処理機構５ａ〜５ｄと、これら信号処理機構５ａ〜５ｄに対応して設けられた１個のＦＰＧＡ６と、このＦＰＧＡ６に対応して設けられた１個のメモリ７と、ＦＰＧＡ６と外部の計測用ＰＣ９との間で通信接続するためのインターフェイス回路１０とを備えている。
【００６５】
そして、例えば計測用ＰＣ９で撮像条件の設定入力が行われると、その撮像条件がインターフェイス回路１０を介しＦＰＧＡ６に送信されて、ＦＰＧＡ６の内部メモリに設定記憶されるようになっている。
【００６６】
また、例えば計測用ＰＣ９で撮像開始の指示入力が行われると、その指示信号がインターフェイス回路１０を介しＦＰＧＡ６に送信される。この指示信号に応じて、ＦＰＧＡ６ａは、信号処理機構５ａ〜５ｄへの計測指令信号を並列に同期して送信する。これにより、全ての検出素子３（言い換えれば、全ての画素位置）における計測タイミングを同期させることができる。したがって、１枚の撮像画像における画素間で計測タイミングのずれが生じず、正確な瞬時挙動を捉えることができる。また、例えば計測タイミングを同期させない場合と比べ、画像１枚当たりの撮像時間を短くすることができ、被写体の移動に伴う画像の伸びを抑えることができる。
【００６７】
また、本実施形態では、ＦＰＧＡ６は、信号処理機構５ａ〜５ｄからのデジタル信号を並列に処理してメモリ７に記憶し、メモリ７に指令枚数Ｎに相当する回数分のデータを記憶した後、そのデータをメモリ７から読み込んでインターフェイス回路１０を介し計測用ＰＣ９に例えばシリアル通信で送信する。これにより、画像１枚当たりの信号処理時間の短縮を図ることができ、撮像周期の短縮を図ることができる。
【００６８】
したがって、本実施形態においても、高速移動する物体の挙動を的確に捉えることができる。
【００６９】
なお、上記第３の実施形態においては、放射線検出器１のセンサ部２は、４行×４列の検出素子３で構成された場合を例にとって説明したが、検出素子３の配列が正方状でなくともよいし、その数も限定されない。また、検出素子群４ａ〜４ｄは、それぞれ、２行×２列の検出素子３で構成された場合を例にとって説明したが、検出素子３の配列が正方状でなくともよいし、その数も限定されない。また、ＦＰＧＡ６の制御対象である信号処理機構の数は４つである場合を例にとって説明したが、これに限定されず、並列同期制御が可能な数であればよい。
【００７０】
なお、以上においては、ＦＰＧＡ６ａ〜６ｄ（又は６ａ〜６ｐ若しくは６）は、複数の信号処理機構からのデジタル信号を並列に処理してメモリに記憶し、メモリに指令枚数分のデータを記憶した後、そのデータを送信する場合を例にとって説明したが、これに限られない。すなわち、例えば複数の信号処理機構からのデジタル信号を並列に処理し、そのデータをメモリに記憶しないで上位ＦＰＧＡ８に送信してもよい。この場合でも、画像１枚当たりの信号処理時間（詳細には、信号処理機構の計測部から電圧信号が出力されてＡ／Ｄ変換部でデジタル信号に変換されて送信され、ＦＰＧＡで受信され処理されて送信され、計測用ＰＣ９に格納されるまでの時間）が画像１枚当たりの撮像時間（詳細には、計測部の電荷積分時間）より短くなるか同じとなるように構成されていれば（詳細には、例えば上述したシリアル通信の代わりにパラレル通信を採用してもよい）、不感時間をほぼなくす（但し、例えば前述の図４で示す信号処理機構の構成を採用した場合には、不感時間をなくす）ことができる。
【００７１】
また、検出素子３は、放射線を電荷に変換する半導体素子で構成された場合を例にとって説明したが、これに限られず、放射線に反応して発光する発光体と、この発光体から発光された光を電荷に変換するフォトダイオードとで構成されてもよい。この場合も、上記同様の効果を得ることができる。
【符号の説明】
【００７２】
１                    放射線検出器
２                    センサ部
３                    検出素子
４ａ〜４ｐ            検出素子群
５ａ〜５ｐ            信号処理機構
６，６ａ〜６ｐ        ＦＰＧＡ
７，７ａ〜７ｐ        メモリ
８ａ〜８ｄ            上位ＦＰＧＡ（第１上位ＦＰＧＡ）
９                    計測用ＰＣ
１０                  インターフェイス回路
１１，１１ａ，１１ｂ  計測部
１２                  Ａ／Ｄ変換部
１３，１３ａ，１３ｂ  スイッチ
１４                  制御部
１５ａ，１５ｂ        スイッチ
１６ａ〜１６ｐ        検出素子群
１７ａ〜１７ｐ        検出素子群
１８ａ〜１８ｐ        検出素子群
１９ａ〜１９ｐ        信号処理機構
２０ａ〜２０ｐ        信号処理機構
２１ａ〜２１ｐ        信号処理機構
２２                  最上位ＦＰＧＡ（第２上位ＦＰＧＡ）
【図１】
2012080206.tif 000003
【図２】
2012080206.tif 000004
【図３】
2012080206.tif 000005
【図４】
2012080206.tif 000006
【図５】
2012080206.tif 000007
【図６】
2012080206.tif 000008