(57)【要約】【課題】高速なパターンと低速なパターンとを混在させて被試験デバイスの試験を行うときに、試験時間の短縮化を図りつつ同期を取ることを目的とする。【解決手段】低速パターンジェネレータ２Ｌと、低速パターンジェネレータ２Ｌよりも高速に動作する高速パターンジェネレータ２Ｈと、パターンを記述した記述パターンに基づいて、低速パターンジェネレータ２Ｌが１回の動作を行う間に高速パターンジェネレータ２Ｈが動作する回数を動作回数Ｎとして検出する動作回数検出部２３と、低速パターンジェネレータ２Ｌが１回の動作を行ったときに要する時間と高速パターンジェネレータ２Ｈが動作回数Ｎの動作を行ったときに要する時間との間の時間差を補正時間ΔＴとして検出する補正時間検出部２４と、を備え、高速パターンジェネレータ２Ｈは、動作回数Ｎおよび補正時間ΔＴに基づいて動作を行っている。【選択図】  図２
2012220243.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスの試験を行うためのパターンを生成する低速パターンジェネレータと、
この低速パターンジェネレータよりも高速に動作する高速パターンジェネレータと、
前記パターンを記述した記述パターンに基づいて、前記低速パターンジェネレータが１回の動作を行う間に前記高速パターンジェネレータが動作する回数を動作回数として検出する動作回数検出部と、
前記低速パターンジェネレータが１回の動作を行ったときに要する時間と前記高速パターンジェネレータが前記動作回数の動作を行ったときに要する時間との間の時間差を補正時間として検出する補正時間検出部と、
を備え、
前記高速パターンジェネレータは、前記動作回数および前記補正時間に基づいて動作を行うこと
を特徴とする半導体試験装置。
【請求項２】
前記記述パターンを前記低速パターンジェネレータおよび前記高速パターンジェネレータが実行可能な実行データに変換して生成するときに、前記実行データに前記動作回数および前記補正時間を付加する実行データ生成部を備えたこと
を特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記動作回数検出部は、前記記述パターンの制御構造に基づいて前記低速パターンジェネレータが１回の実行を開始した箇所から終了する箇所までの前記高速パターンジェネレータの前記動作回数を検出すること
を特徴とする請求項２記載の半導体試験装置。
【請求項４】
被試験デバイスの試験を行うためのパターンを生成する低速パターンジェネレータおよびこの低速パターンジェネレータよりも高速に動作する高速パターンジェネレータを用いて前記被試験デバイスの試験を行う半導体試験方法であって、
前記パターンを記述した記述パターンに基づいて、前記低速パターンジェネレータが１回の動作を行う間に前記高速パターンジェネレータが動作する回数を動作回数として検出する工程と、
前記低速パターンジェネレータが１回の動作を行ったときに要する時間と前記高速パターンジェネレータが前記動作回数の動作を行ったときに要する時間との間の時間差を補正時間として検出する工程と、
前記動作回数および前記補正時間に基づいて前記高速パターンジェネレータを動作させる工程と、
を有することを特徴とする半導体試験方法。
【請求項５】
被試験デバイスの試験を行うためのパターンを生成する低速パターンジェネレータおよびこの低速パターンジェネレータよりも高速に動作する高速パターンジェネレータを用いて前記被試験デバイスの試験を行うための半導体試験プログラムであって、
コンピュータを、
前記パターンを記述した記述パターンに基づいて、前記低速パターンジェネレータが１回の動作を行う間に前記高速パターンジェネレータが動作する回数を動作回数として検出する手順、
前記低速パターンジェネレータが１回の動作を行ったときに要する時間と前記高速パターンジェネレータが前記動作回数の動作を行ったときに要する時間との間の時間差を補正時間として検出する手順、
前記動作回数および前記補正時間に基づいて前記高速パターンジェネレータを動作させる手順、
として機能させることを特徴とする半導体試験プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスの試験を行うときに、異なる動作速度で試験を行う半導体試験装置、半導体試験方法および半導体試験プログラムに関するものである。
【背景技術】
【０００２】
被試験デバイス（ＤＵＴ：Device Under Test）の試験を行うために半導体試験装置が用いられる。半導体試験装置は、予め記述されたデータ（記述パターン）に基づいて、パターンジェネレータがＤＵＴに印加するパターンを生成する。そして、生成したパターンがＤＵＴに印加される。ＤＵＴは印加されたパターンに基づいて動作を行い、応答信号を出力する。出力された応答信号は所定の基準値と比較されて、良否判定が行われる。
【０００３】
ＤＵＴは多品種になっており、またその試験も多様化している。従って、半導体試験装置から異なる動作速度でＤＵＴに対してパターンを印加して試験を行うことが要求されている。このために、半導体試験装置に高速に動作するパターンジェネレータ（高速パターンジェネレータ）と低速に動作するパターンジェネレータ（低速パターンジェネレータ）とを設ける。そして、これらを用いてＤＵＴに対する高速試験と低速試験とを実施する。
【０００４】
高速パターンジェネレータと低速パターンジェネレータとのタイミングにずれを生じると、試験結果が不正確なものになる。よって、高速パターンジェネレータと低速パターンジェネレータとの間で同期を取るように制御する。この種の技術が特許文献１に開示されている。
【０００５】
特許文献１の技術では、高速ピン（高速パターンジェネレータに相当）用の試験パターンと低速ピン（低速パターンジェネレータに相当）用の試験パターンとの２つを用意しておき、イネーブル信号を用いて低速ピン用の試験パターンを開始させる。また、低速ピン用の試験パターンの実行が終了したときに終了信号を発生させて、高速ピン用の試験パターンを用いて試験を行う。これにより、高速ピンと低速ピンとの間の同期を取るようにしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−０１０３９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１の技術では、高速ピンの試験パターンと低速ピンの試験パターンとのうち何れか一方を動作させて同期を取るようにしている。つまり、低速ピン用の試験パターンを実行しているときには高速ピン用の試験パターンを停止し、高速ピン用の試験パターンを実行しているときには低速ピン用の試験パターンを停止している。これにより、両者の同期を取るように制御している。
【０００８】
従って、低速ピンと高速ピンとのうち何れか一方のみが動作可能になっている。これにより、低速ピンと高速ピンとを同時に動作させることができず、試験時間全体が著しく長時間化する。また、イネーブル信号および終了信号をシーケンシャルアドレス発生部に入出力することで、同期を取るように制御している。このため、処理が煩雑になり、信号の入出力のためにも時間を要するようになる。
【０００９】
そこで、本発明は、高速なパターンと低速なパターンとを混在させて被試験デバイスの試験を行うときに、試験時間の短縮化を図りつつ同期を取ることを目的とする。
【課題を解決するための手段】
【００１０】
以上の課題を解決するため、本発明の半導体試験装置は、被試験デバイスの試験を行うためのパターンを生成する低速パターンジェネレータと、この低速パターンジェネレータよりも高速に動作する高速パターンジェネレータと、前記パターンを記述した記述パターンに基づいて、前記低速パターンジェネレータが１回の動作を行う間に前記高速パターンジェネレータが動作する回数を動作回数として検出する動作回数検出部と、前記低速パターンジェネレータが１回の動作を行ったときに要する時間と前記高速パターンジェネレータが前記動作回数の動作を行ったときに要する時間との間の時間差を補正時間として検出する補正時間検出部と、を備え、前記高速パターンジェネレータは、前記動作回数および前記補正時間に基づいて動作を行うことを特徴とする。
【００１１】
この半導体試験装置によれば、高速パターンジェネレータは、検出した動作回数および補正時間に基づいて動作を行っている。これにより、低速パターンジェネレータと高速パターンジェネレータとで同期を取ることができる。予め得られた動作回数および補正時間に基づいて高速パターンジェネレータが動作することで、低速パターンジェネレータと高速パターンジェネレータとを同時に動作させることができる。これにより、高速に試験を行うことが可能になる。
【００１２】
また、前記記述パターンを前記低速パターンジェネレータおよび前記高速パターンジェネレータが実行可能な実行データに変換して生成するときに、前記実行データに前記動作回数および前記補正時間を付加する実行データ生成部を備えたことを特徴とする。低速パターンジェネレータおよび高速パターンジェネレータが動作するときに必要になる実行データに動作回数および補正時間を付加することで、高速パターンジェネレータが動作回数および補正時間を認識できる。
【００１３】
また、前記動作回数検出部は、前記記述パターンの制御構造に基づいて前記低速パターンジェネレータが１回の実行を開始した箇所から終了する箇所までの前記高速パターンジェネレータの前記動作回数を検出することを特徴とする。記述パターンは制御構造を有しており、この制御構造に応じて動作回数を検出することで、制御構造に即して同期を取ることができるようになる。
【００１４】
また、本発明の半導体試験方法は、被試験デバイスの試験を行うためのパターンを生成する低速パターンジェネレータおよびこの低速パターンジェネレータよりも高速に動作する高速パターンジェネレータを用いて前記被試験デバイスの試験を行う半導体試験方法であって、前記パターンを記述した記述パターンに基づいて、前記低速パターンジェネレータが１回の動作を行う間に前記高速パターンジェネレータが動作する回数を動作回数として検出する工程と、前記低速パターンジェネレータが１回の動作を行ったときに要する時間と前記高速パターンジェネレータが前記動作回数の動作を行ったときに要する時間との間の時間差を補正時間として検出する工程と、前記動作回数および前記補正時間に基づいて前記高速パターンジェネレータを動作させる工程と、を有することを特徴とする。
【００１５】
また、本発明の半導体試験プログラムは、被試験デバイスの試験を行うためのパターンを生成する低速パターンジェネレータおよびこの低速パターンジェネレータよりも高速に動作する高速パターンジェネレータを用いて前記被試験デバイスの試験を行うための半導体試験プログラムであって、コンピュータを、前記パターンを記述した記述パターンに基づいて、前記低速パターンジェネレータが１回の動作を行う間に前記高速パターンジェネレータが動作する回数を動作回数として検出する手順、前記低速パターンジェネレータが１回の動作を行ったときに要する時間と前記高速パターンジェネレータが前記動作回数の動作を行ったときに要する時間との間の時間差を補正時間として検出する手順、前記動作回数および前記補正時間に基づいて前記高速パターンジェネレータを動作させる手順、として機能させることを特徴とする。
【発明の効果】
【００１６】
本発明は、予め検出した動作回数および補正時間に基づいて動作させることで、高速パターンジェネレータと低速パターンジェネレータとを同期させることができる。これにより、高速パターンジェネレータと低速パターンジェネレータとを同時に動作させることができ、試験時間の短縮化を図りつつ同期を取ることができる。
【図面の簡単な説明】
【００１７】
【図１】半導体試験装置の全体構成を示すブロック図である。
【図２】補助記憶装置および処理部の構成を示すブロック図である。
【図３】記述パターンの一例を示す図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して、本発明の実施形態について説明する。図１は本実施形態の半導体試験装置１を示している。半導体試験装置１はテスタ２とテスタコントローラ３とを備えている。テスタ２は図示しない被試験デバイス（ＤＵＴ：Device Under Test）を接続して、ＤＵＴの試験を行う。
【００１９】
テスタ２は高速パターンジェネレータ２Ｈと低速パターンジェネレータ２Ｌとを備えている。高速パターンジェネレータ２Ｈおよび低速パターンジェネレータ２ＬはそれぞれＤＵＴに対して印加するパターンを生成するハードウェアである。ただし、低速パターンジェネレータ２Ｌが動作する速度（ＤＵＴに印加するパターンの速度）と高速パターンジェネレータ２Ｈが動作する速度（ＤＵＴに印加するパターンの速度）とは異なっており、低速パターンジェネレータ２Ｌよりも高速パターンジェネレータ２Ｈの方が高速に動作する。これにより、高速パターンジェネレータ２Ｈは低速パターンジェネレータ２Ｌよりも高速にＤＵＴにパターンを印加することができる。
【００２０】
テスタコントローラ３は制御部４と入力部５と表示部６とメモリ７と補助記憶装置８と処理部９とを備えて構成している。制御部４はテスタ２の制御を行う。入力部５は所定の情報を入力するための入力装置である。表示部６は所定の情報を表示するための表示装置である。メモリ７は一時的に情報を記憶するための素子である。補助記憶装置８は予め所定の情報を記憶するためのハードディスクである。処理部９は補助記憶装置８から読み出した情報の処理を行っており、例えばＣＰＵを適用できる。
【００２１】
図２は補助記憶装置８および処理部９を示している。補助記憶装置８は記述パターン記憶部１１とオブジェクトファイル記憶部１２とを備えている。また、処理部９はオブジェクトファイル生成部２１とシミュレータ２２とを備えている。シミュレータ２２は動作回数検出部２３と補正時間検出部２４とを備えている。
【００２２】
記述パターン記憶部１１は高速パターンジェネレータ２Ｈおよび低速パターンジェネレータ２Ｌが動作を行うためのパターンを記述した記述パターンを記憶する。記述パターンは、図３に示すように、予め人手により記述がされたパターンを示す情報である。図３の記述パターンは一例であり、記述パターンの内容は任意に設定することができる。
【００２３】
オブジェクトファイル記憶部１２はオブジェクトファイルを記憶する。オブジェクトファイルは高速パターンジェネレータ２Ｈおよび低速パターンジェネレータ２Ｌが実行するための実行データである。記述パターンは人手により作成がされるものであり、高速パターンジェネレータ２Ｈおよび低速パターンジェネレータ２Ｌが実行可能な形式になってはいない。このために、記述パターンを高速パターンジェネレータ２Ｈおよび低速パターンジェネレータ２Ｌが実行可能なオブジェクトファイルに変換して生成される。このオブジェクトファイルをオブジェクトファイル記憶部１２が記憶する。
【００２４】
オブジェクトファイル生成部２１は記述パターン記憶部１１が記憶している記述パターンを読み出して、オブジェクトファイルを生成する実行データ生成部である。オブジェクトファイルは高速パターンジェネレータ２Ｈおよび低速パターンジェネレータ２Ｌが実行可能な形式の実行データである。オブジェクトファイル生成部２１は記述パターンからオブジェクトファイルに変換して生成する。オブジェクトファイル生成部２１としてはコンパイラを適用することができる。
【００２５】
シミュレータ２２の動作回数検出部２３は記述パターン記憶部１１から読み出された記述パターンを解析して、記述パターンの制御構造を認識する。そして、認識した制御構造に応じて、低速パターンジェネレータ２Ｌが１回の実行（動作）を行う間に高速パターンジェネレータ２Ｈが実行（動作）する回数を動作回数Ｎとして認識する。
【００２６】
補正時間検出部２４は低速パターンジェネレータ２Ｌを１回だけ実行させたときに要する時間ＴＬと高速パターンジェネレータ２Ｈを動作回数Ｎの分だけ実行させたときに要する時間ＴＨとの間に存在する時間差を補正時間ΔＴとして検出する。
【００２７】
シミュレータ２２は動作回数Ｎおよび補正時間ΔＴを生成する。なお、低速パターンジェネレータ２Ｌを１回実行するごと（ブロックごと）に動作回数Ｎおよび補正時間ΔＴを生成する。生成した動作回数Ｎおよび補正時間ΔＴはオブジェクトファイル生成部２１に出力される。
【００２８】
オブジェクトファイル生成部２１は前述したようにオブジェクトファイルを生成してオブジェクトファイル記憶部１２に記憶させる。このときに、生成したオブジェクトファイルに対して記述パターンの全ての（ブロックごとの）動作回数Ｎおよび補正時間ΔＴを付加する。よって、オブジェクトファイル記憶部１２には動作回数Ｎおよび補正時間ΔＴが付加されたオブジェクトファイルが記憶される。
【００２９】
次に、動作について説明する。テスタコントローラ３はテスタ２の制御をするために、補助記憶装置８の記述パターン記憶部１１から記述パターンを読み出す。読み出した記述パターンは処理部９に入力されて、オブジェクトファイル生成部２１によりオブジェクトファイルに変換される。このとき、オブジェクトファイルはシミュレータ２２に対しても出力され、動作回数Ｎおよび補正時間ΔＴが生成される。
【００３０】
図３の記述パターンの一例を用いて説明する。同図において、記述パターンは命令単位で構成される。命令は「ＮＯＰ」や「ＪＭＰ」、「ＲＰＴ」等により記述がされている。１つの命令に対応して複数ビットで表現されるパターンが記述される。当該パターンはＤＵＴに印加して試験を行うためのパターンになる。なお、ここでは、命令「ＮＯＰ」はパターンを印加する命令、「ＪＭＰ」は所定の命令に移動するための命令、「ＲＰＴ」は同じ命令を繰り返すための命令になる。また、「ＪＭＰ」の「ＬＡＢＥＬ１」は「ＬＡＢＥＬ１」の命令に移動することを意味しており、「ＲＰＴ１０」は同じ命令を１０回繰り返すことを意味している。
【００３１】
１つの命令には１つの時間を対応させて記述している。ここでは、時間としては、ＨＴ１〜ＨＴ３の３つがあり、それぞれ異なる時間となっている。この時間は１つの命令を実行するために要する時間となっている。つまり、最初の命令であれば、時間ＨＴ１を要する。パターンはＤＵＴに印加するパターンを示したものであり、「低速」とあるのは低速パターンジェネレータ２Ｌで実行されるパターン（４ビット）であり、「高速」とあるのは高速パターンジェネレータ２Ｈで実行されるパターン（４ビット）である。勿論、パターンのビット数は任意に設定することができる。
【００３２】
また、同図に示す「／Ｔｘ」は、低速パターンジェネレータ２Ｌを実行する命令を特定するための情報である。「／Ｔｘ」が記述されていない命令は高速パターンジェネレータ２Ｈのみが実行されるが、「／Ｔｘ」が記述されている命令を実行するときには高速パターンジェネレータ２Ｈおよび低速パターンジェネレータ２Ｌの両方が実行される。従って、「／Ｔｘ」が記述されていない命令では「高速」の４ビットのみのパターンが記述されるが、「／Ｔｘ」が記述されている命令では「低速」および「高速」の合計８ビットのパターンが記述される。
【００３３】
第１ブロック〜第４ブロックは「／Ｔｘ」が出現するまでの間の命令を１つの群としている。「／Ｔｘ」は低速パターンジェネレータ２Ｌが実行されるタイミングであるため、このタイミングで低速パターンジェネレータ２Ｌが１回実行される。同図に示すように、低速パターンジェネレータ２Ｌが１回の実行を行う間に高速パターンジェネレータ２Ｈは複数回の実行を行う。
【００３４】
動作回数検出部２３は記述パターンの解析を行うことにより、記述パターンの命令の制御構造（「ＮＯＰ」や「ＪＭＰ」、「ＲＰＴ」、条件分岐等）を認識する。第１ブロックでは、「ＪＭＰ」のように他の命令に移動する命令、「ＲＰＴ」のように繰り返す命令、或いは条件分岐といった命令は存在していない。よって、逐次的に実行される制御構造であることを認識する。
【００３５】
これにより、動作回数検出部２３は「／Ｔｘ」が出現するまでの間に６つの命令が実行されることを認識する。つまり、１回の低速パターンジェネレータ２Ｌを実行する間に６回の高速パターンジェネレータ２Ｈを実行することを認識する。これにより、第１ブロックでは動作回数Ｎは「Ｎ＝６」であることを検出する。
【００３６】
各命令にはそれぞれの実行に要する時間が記述されている。第１ブロックでは、時間ＨＴ１が２回、ＨＴ２が２回、ＨＴ３が２回となっており、合計の時間をＴＨ１とすると「ＴＨ１＝ＨＴ１×２＋ＨＴ２×２＋ＨＴ３×２」となる。従って、時間ＴＨ１の間（高速パターンジェネレータ２Ｈが６回の命令を実行する間）に低速パターンジェネレータ２Ｌは１回の動作を行う。
【００３７】
補正時間検出部２４は動作回数Ｎの回数分の高速パターンジェネレータ２Ｈの実行時間ＴＨ１と１回の低速パターンジェネレータ２Ｌの実行時間ＴＬとの間の差分を補正時間ΔＴとして検出する。この補正時間ΔＴは「ΔＴ＝ＴＬ−ＴＨ１＝ＴＬ―（ＨＴ１×２＋ＨＴ２×２＋ＨＴ３×２）」となる。
【００３８】
第２ブロックについて説明する。第２ブロックには「ＪＭＰ」の命令が含まれている。このため、「ＪＭＰ」命令を実行すると「ＬＡＢＥＬ１」の命令に移動する。よって、第２ブロックにおける動作回数Ｎは逐次的に実行した場合とは異なり、「Ｎ＝５」となる。また、高速パターンジェネレータ２Ｈが動作する時間ＴＨ２は「ＴＨ２＝ＨＴ１×２＋ＨＴ２＋ＨＴ３×２」となり、補正時間ΔＴは「ΔＴ＝ＴＬ−（ＨＴ１×２＋ＨＴ２＋ＨＴ３×２）」となる。
【００３９】
第３ブロックについて説明する。第３ブロックには「ＲＰＴ」の命令が含まれている。このため、「ＲＰＴ１０」命令を実行すると、同じ命令を１０回追加して繰り返すため、当該命令は１１回行われる。よって、第３ブロックにおける動作回数Ｎは「Ｎ＝１６」となる。また、高速パターンジェネレータ２Ｈが動作する時間ＴＨ３は「ＴＨ３＝ＨＴ１×２＋ＨＴ２×１６＋ＨＴ３×２」となり、補正時間ΔＴは「ΔＴ＝ＴＬ−（ＨＴ１×２＋ＨＴ２×１６＋ＨＴ３×２）」となる。
【００４０】
第４ブロックは第１ブロックと同じ構造になっており、動作回数Ｎおよび補正時間ΔＴは第１ブロックと同じである。前述したように、図３は記述パターンの一例であり、実際には多数の命令で記述されており、またパターンのビット数も多数ビットになる。
【００４１】
シミュレータ２２は全てのブロックについて動作回数Ｎおよび補正時間ΔＴを検出する。つまり、低速パターンジェネレータ２Ｌが１回の実行を行う毎に動作回数Ｎおよび補正時間ΔＴを検出する。従って、動作回数Ｎおよび補正時間ΔＴはセットとして複数個検出される。
【００４２】
低速パターンジェネレータ２Ｌおよび高速パターンジェネレータ２Ｈはオブジェクトファイル記憶部１２からオブジェクトファイルを読み出して、読み出したオブジェクトファイルを実行する。このオブジェクトファイルにはシミュレータ２２により検出された動作回数Ｎおよび補正時間ΔＴが付加されている。従って、低速パターンジェネレータ２Ｌおよび高速パターンジェネレータ２Ｈは動作回数Ｎおよび補正時間ΔＴを認識できる。
【００４３】
低速パターンジェネレータ２Ｌおよび高速パターンジェネレータ２Ｈはオブジェクトファイルを読み出してから実行する。このときに、オブジェクトファイルは動作回数Ｎおよび補正時間ΔＴを認識して、低速パターンジェネレータ２Ｌが１回の命令の実行を行う間に高速パターンジェネレータ２Ｈは動作回数Ｎの分だけ命令を実行する。
【００４４】
そして、高速パターンジェネレータ２Ｈは補正時間ΔＴを認識しており、動作回数Ｎの分だけ実行したときに補正時間ΔＴの時間分を調整する。この補正時間ΔＴの分だけ時間調整を行うことで、低速パターンジェネレータ２Ｌが１回動作を行ったときのタイミングと高速パターンジェネレータ２Ｈが動作回数Ｎの分だけ実行したときのタイミングとが一致する。これにより、低速パターンジェネレータ２Ｌと高速パターンジェネレータ２Ｈとを同期させることができる。
【００４５】
動作回数Ｎおよび補正時間ΔＴは予めシミュレータ２２の補正時間検出部２４および動作回数検出部２３により検出されている。そして、動作回数Ｎおよび補正時間ΔＴをオブジェクトファイルに付加することで、低速パターンジェネレータ２Ｌおよび高速パターンジェネレータ２Ｈがオブジェクトファイルを実行するときには動作回数Ｎおよび補正時間ΔＴは認識されている。よって、低速パターンジェネレータ２Ｌおよび高速パターンジェネレータ２Ｈは動作時間Ｎおよび補正時間ΔＴに基づいて動作を行うことで、同期させることができる。
【００４６】
これにより、低速パターンジェネレータ２Ｌと高速パターンジェネレータ２Ｈとの間で信号（イネーブル信号や終了信号等）の入出力を行うことなく、低速パターンジェネレータ２Ｌと高速パターンジェネレータ２Ｈとを同期させることができる。このため、低速パターンジェネレータ２Ｌと高速パターンジェネレータ２Ｈとを同時に動作させることができるため、何れか一方を停止させる必要がなくなり、ＤＵＴの試験を高速に行うことができる。従って、ＤＵＴの試験速度の高速化を図りつつ、同期を取ることで、正確な試験結果を得ることができるようになる。
【００４７】
また、シミュレータ２２が記述パターンを解析して動作回数Ｎおよび補正時間ΔＴを検出している。これにより、シミュレータ２２が自動的に動作回数Ｎおよび補正時間ΔＴを生成することで、人手により同期を取るための作業を行う必要がなくなる。記述パターンの命令数は非常に多数になっていることから、同期を取るための作業を自動的に行うことで、設定を大幅に簡略化することができる。
【符号の説明】
【００４８】
１    半導体試験装置
２    テスタ
２Ｈ    高速パターンジェネレータ
２Ｌ    低速パターンジェネレータ
３    テスタコントローラ
８    補助記憶装置
９    処理部
１１    記述パターン記憶部
１２    オブジェクトファイル記憶部
２１    オブジェクトファイル生成部
２２    シミュレータ
２３    動作回数検出部
２４    補正時間検出部
【図１】
2012220243.tif 000003
【図２】
2012220243.tif 000004
【図３】
2012220243.tif 000005