(57)【要約】【課題】フローティング容量を低減して検出感度を向上させることができる固体撮像素子を提供すること。【解決手段】複数の光電変換素子からなる光電変換素子列にて光電変換された電荷を転送する転送素子列と、転送素子列により転送された電荷を検出する電荷検出部１４とを有する。電荷検出部１４は、転送素子列における最終転送ゲート２９に隣接するよう配置される出力ゲート２１、２２と、電荷検出部１４の電荷をリセットするためのリセットゲート２３と、出力ゲート２１、２２とリセットゲート２３とに隣接して基板表面に形成されるフローティングディフュージョン部２６と、出力ゲート２２からリセットゲート２３に向かう方向にフローティングディフュージョン部２６上の縁部に沿って形成された追加ゲート３１ａ、３１ｂとを有する。【選択図】  図２
2007165530.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換素子からなる光電変換素子列にて光電変換された電荷を転送する転送素子列と、
前記転送素子列により転送された電荷を検出する電荷検出部とを有し、
前記電荷検出部は、
前記転送素子列の最終段に接続される出力ゲートと、
前記出力ゲートを介して転送される電荷を電圧に変換するフローティングディフュージョン部と、
前記フローティングディフュージョン部をリセットするためのリセットゲートと、
前記フローティングディフュージョン部上であって前記出力ゲートからリセットゲート向かう方向の縁部に沿って形成され、定電圧を印加される追加ゲートとを有する固体撮像素子。
【請求項２】
前記追加ゲートは、前記出力ゲート及び前記リセットゲートとは異なる層であって、その両端がそれぞれ前記出力ゲートの一部及び前記リセットゲートの一部と重複するよう形成される
ことを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記追加ゲートは、前記出力ゲートとは異なる層であって、その一端が前記出力ゲートの一部と重複するよう形成される
ことを特徴とする請求項１記載の固体撮像素子。
【請求項４】
前記追加ゲートは、前記リセットゲートとは異なる層であって、その一端が前記リセットゲートの一部と重複するよう形成される
ことを特徴とする請求項１記載の固体撮像素子。
【請求項５】
前記出力ゲートは、第１出力ゲート及び第２出力ゲートからなる
ことを特徴とする請求項１記載の固体撮像素子。
【請求項６】
前記出力ゲート及び前記リセットゲートは同一の層で形成される
ことを特徴とする請求項１乃至４のいずれか１項記載の固体撮像素子。
【請求項７】
前記追加ゲートは前記出力ゲートと一体的に形成される
ことを特徴とする請求項１、４、５又は６項記載の固体撮像素子。
【請求項８】
前記第２出力ゲートは、その端部が前記追加ゲートとなるよう、平面視でコ字型とし前記リセットゲート側へ延出して形成される
ことを特徴とする請求項５記載の固体撮像素子。
【請求項９】
前記転送素子列は、第１及び第２の転送素子列からなり、
前記電荷検出部には、前記第１及び第２の転送素子列から交互に電荷が転送される
ことを特徴とする請求項１乃至８のいずれか１項記載の固体撮像素子。
【請求項１０】
前記追加ゲート下のポテンシャルが、前記追加ゲートの最近傍の出力ゲート下のポテンシャル以上であって前記フローティングディフュージョン部のポテンシャル以下となるよう前記追加ゲートに所定の定電圧が印加されている
ことを特徴とする請求項１乃至５のいずれか１項記載の固体撮像素子。
【請求項１１】
前記追加ゲート下のポテンシャルが、当該追加ゲートの最近傍の出力ゲート下のポテンシャル以下となるよう前記追加ゲートに所定の定電圧が印加されている
ことを特徴とする請求項１又は３項記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光を電荷に変換し、検出する固体撮像素子に関し、特に、電荷検出効率の向上を図った固体撮像素子に関する。
【背景技術】
【０００２】
図１は、一般的なＣＣＤイメージセンサの構成を示す図である。図１に示すように、一般的なＣＣＤイメージセンサ１０は、フォトダイオード列１１、レジスタ１３、トランスファーゲート１２、及び電荷検出部１４を有する。フォトダイオード列１１は、入射光を光電変換によって信号電子へ変換し、電荷蓄積を行うフォトダイオードが一列に配置されたものである。レジスタ１３は、信号電荷を転送する。トランスファーゲート１２は、フォトダイオードからレジスタ１３へ信号電荷を転送する。電荷検出部１４は、電荷信号を電圧信号に変換する。
【０００３】
このように構成されたＣＣＤイメージセンサ１０においては、光電変換され各フォトダイオードに蓄積された電荷は、トランスファーゲート１２を通りレジスタ１３へ転送される。レジスタ１３に転送された電荷信号は、２相駆動により順次転送され電荷検出部１４に送られる。
【０００４】
図１９は、上記のようなＣＣＤイメージセンサに一般に使用される電荷検出部を示す図である（以下、従来例１という）。電荷検出部１０４は、最終段の最終転送ゲート（レジスタゲート）２０９に接続され、定電圧が印加された２枚の出力ゲート（アウトプットゲート）２０１、２０２と、リセットゲート２０３及び定電圧を印加されたリセットドレイン２０４とにより構成されている。この電荷検出部１０４は、電荷量を電圧量へ変換した後、その電圧信号をコンタクト１０５を介して図１に示すアンプ１６へ送る。アンプ１６は、その電圧信号を適宜増幅して出力する。
【０００５】
電荷検出部１０４の電荷は、リセットゲート２０３をＨｉｇｈにすることにより一定電圧を印加したリセットドレイン２０４へ捨てられ、出力信号量が０となるリファレンス出力になる。
【０００６】
ここで、ＣＣＤイメージセンサは、その検出効率が高いほどより少ない電荷量で大きな電圧量に変換することができる。検出効率とは電荷量を電圧量へ変換するときの係数である。この検出効率が高ければ、後段のアンプの増幅率を抑えて高速化することができる。また、信号が増大することによりＳ／Ｎを上げることができる。
【０００７】
ここで、検出効率を電荷検出部の電子を溜める部分の浮遊容量であるフローティング容量＝Ｃと電気素量＝ｅで表すと、
検出効率＝ｅ／Ｃ（Ｖ／ｅｌｅｃｔｏｒｏｎ）
となる。よって検出効率を上げるには、フローティング容量Ｃを低減させればよい。フローティング容量Ｃは、電荷が溜まる部分（フローティングディフュージョン部）の底面容量と側面容量との和であるため、容量低減をするにはフローティングディフュージョン部の面積及びそれを取り囲む側面の面積を減少させればよい。
【０００８】
図２０に電荷検出部の他の例（従来例２、例えば特許文献１参照）を示す。図２０は、図１９に示すＸＸ−ＸＸ’断面に対応する。ここで、２１９は最終段のレジスタゲート、２１２は出力ゲート、２１５はコンタクト、２１３ａはリセットゲート、２１３ｂは定電圧が印加されるリセットノイズ低減用ゲートリセットゲート、２１４はドレイン、２１６はフローティングディフュージョン部を示す。リセットゲート２１３ａの前に、定電圧を印加したリセットノイズ低減用のゲート２１３ｂを配置することでリセットノイズを低減することができる。
【０００９】
また、特許文献２には、幅が広いレジスタか、又は幅が狭い電荷検出部へ接続する際に、電荷の転送を悪化させることなく接続するための方法が記載されている（以下、従来例３という）。この従来例２においては、幅の狭い電荷検出部を使用することにより、フローティング容量を低減させ検出効率を上げることができる。
【特許文献１】特開平１−１９６１７５号公報
【特許文献２】特開平５−３２５５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来例２においては、フローティングディフュージョン部２１６の面積及びこれを取り囲む側面の面積が上述の従来例１と同じであるため、フローティング容量Ｃも同一となり、検出感度を改善することができない。
【００１１】
また、従来例３においては、レジスタの幅がもともと狭い場合にはフローティング容量を低減させ検出効率を上げることができない。さらに、フローティングディフュージョン部の面積を劇的に減らすことはできないため、検出効率の改善効果が少ないという問題点もある。
【課題を解決するための手段】
【００１２】
本発明に係る固体撮像素子は、複数の光電変換素子からなる光電変換素子列にて光電変換された電荷を転送する転送素子列と、前記転送素子列により転送された電荷を検出する電荷検出部とを有し、前記電荷検出部は、前記転送素子列の最終段に接続される出力ゲートと、前記出力ゲートを介して転送される電荷を電圧に変換するフローティングディフュージョン部と、前記フローティングディフュージョン部をリセットするためのリセットゲートと、前記フローティングディフュージョン部上であって前記出力ゲートからリセットゲート向かう方向の縁部に沿って形成され、定電圧を印加される追加ゲートとを有するものである。
【００１３】
本発明においては、フローティングディフュージョン部上であって前記出力ゲートからリセットゲート向かう方向の縁部に沿って定電圧が印加される追加ゲートが配置されることにより、フローティングディフュージョン部にポテンシャル勾配をつけてその容量を低減させることができる。
【発明の効果】
【００１４】
本発明によれば、フローティング容量を低減して検出感度を向上させることができる固体撮像素子を提供することができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１.
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。先ず、一般的なＣＣＤイメージセンサの構成について説明しておく。図１は、一般的なＣＣＤイメージセンサを示す模式図である。図１に示すように、ＣＣＤイメージセンサ１０は、フォトダイオード列１１、レジスタ１３、トランスファーゲート１２、及び電荷検出部１４を有する。フォトダイオード列１１は、入射光を光電変換によって信号電子へ変換し、電荷蓄積を行うフォトダイオード１１ａが一列に配置されたものである。レジスタ１３は、信号電荷を転送する。トランスファーゲート１２は、フォトダイオードからレジスタ１３へ信号電荷を転送する。電荷検出部１４は、電荷信号を電圧信号に変換する。
【００１６】
このように構成されたＣＣＤイメージセンサ１０においては、光電変換され各フォトダイオードに蓄積された電荷は、トランスファーゲート１２を通りレジスタ１３へ転送される。レジスタ１３に転送された電荷信号は、２相駆動により順次転送され電荷検出部１４に送られる。
【００１７】
図２は、本発明の実施の形態１にかかるＣＣＤイメージセンサの電荷検出部を示す図である。本実施の形態における電荷検出部は、図１９に示す従来例１の電荷検出部に比してフローティング容量を低減して検出感度を向上させたものとなっている。このため、本実施の形態においては、上述の図１９に示す従来例１の電荷検出部に対し、新たに２枚のゲートを追加した構成を有する。
【００１８】
すなわち、電荷検出部１４は、最終転送ゲート２９に隣接配置された定電圧を印加された２枚の出力ゲート２１、２２、リセットゲート２３及び定電圧を印加されたリセットドレイン２４、並びに追加ゲート３１ａ、３１ｂにより構成されている。この電荷検出部１４においては、最終転送ゲート２９、第１出力ゲート２１下にはチャネルストッパ２８が形成され、また第２出力ゲート２２からリセットドレイン２４にかけてロコス酸化膜２７が形成されている。この電荷検出部１４は、電荷量を電圧量へ変換した後、その電圧信号をコンタクト１５を介して図１に示すアンプ１６へ送る。アンプ１６は、その電圧信号を適宜増幅して出力する。電荷検出部１４の電荷は、リセットゲート２３をＨｉｇｈにすることにより一定電圧を印加したリセットドレイン２４へ捨てられ、出力信号量が０となるリファレンス出力になる。
【００１９】
ここで、追加ゲート３１ａ、３１ｂは、最終段のレジスタゲートに隣接して設けられた第１、第２出力ゲート２１、２２と、リセットゲート２３とを橋渡しするように設けられる。この追加ゲート３１ａ、３１ｂは、第２出力ゲート２２及びリセットゲート２３とは異なる層で形成される。これにより、従来は、フローティングディフュージョン部（フローティング容量部）が第２出力ゲート２２、リセットゲート２３、及びロコス酸化膜２７に囲まれた拡散領域であったのに対し、本実施の形態においては、追加ゲート３１ａ、３１ｂにより、上記拡散領域の幅方向が狭まり、図２に示すように、第２出力ゲート２２、追加ゲート３１ａ、リセットゲート２３及び追加ゲート３１ｂに囲まれる領域となり、その領域が縮小されている。
【００２０】
次に、追加ゲート３１ａ、３１ｂの配置位置について説明する。図３（ａ）は、図２のＩＩＩ−ＩＩＩ’線における断面を示す模式図である。また、図３（ｂ）は、他の例を示す模式図である。なお、図３（ｂ）においては、図３（ａ）に示す第１出力ゲート２１、第２出力ゲート２２、リセットゲート２３、追加ゲート３１ｂ、及び最終転送ゲート２９に対応する要素をそれぞれ第１出力ゲート２１’、第２出力ゲート２２’、リセットゲート２３’、追加ゲート３１ｂ’、及び最終転送ゲート２９’として示す。
【００２１】
本実施の電荷検出部１４においては、図３（ａ）に示すように、シリコン基板３０上方において、追加ゲート３１ｂが、リセットゲート２３及び第２出力ゲート２２の上方に形成されている。ここで、電荷検出部１４は、図３（ａ）の構成には限らない。すなわち、図３（ｂ）に示すように、追加ゲート３１ｂ’が、リセットゲート２３’及び第２出力ゲート２２’の下方に形成されていてもよい。このように、追加ゲート３１ｂがリセットゲート２３及び第２出力ゲート２２の上方にあっても、追加ゲート３１ｂ’がリセットゲート２３’及び第２出力ゲート２２’の下方にあってもよい。つまり、追加ゲート３１ａ、３１ｂ（３１ａ’、３１ｂ’）と第２出力ゲート２２（２２’）及びリセットゲート２３（２３’）とがショートしないよう、形成されればよい。
【００２２】
次に、本実施の形態における効果について説明する。図４は、図２におけるＩＶ−ＩＶ’線における断面を示す断面図である。また、図５は、ＩＶ−ＩＶ’線断面及びＶ−Ｖ’線断面におけるそれぞれポテンシャルＰ１、Ｐ２を示す模式図である。
【００２３】
図５に示すように、追加ゲート３１ａ、３１ｂの下のポテンシャルが、第２出力ゲート２２の下のポテンシャル（Ｖ−Ｖ’線間の中心付近）とフローティングディフュージョン部２６のポテンシャル（ＩＶ−ＩＶ’線間の底部）の間になるように、すなわち、第２出力ゲート２２下のポテンシャル以上であってフローティングディフュージョン部２６のポテンシャル以下となるよう、追加ゲート３１ａ、３１ｂに定電圧を印加する。この追加ゲート３１ａ、３１ｂにより、ポテンシャルＰ１の形状を階段状にして最もポテンシャルが深い部分（電圧が高い部分）（ＩＶ−ＩＶ’線間の中央）の幅を狭くする。図５には、比較のため、本実施の形態におけるポテンシャルＰ１に対応する、従来例１に示す電荷検出部のポテンシャルＰ１１（ＸＸ−ＸＸ’線間）を示す。
【００２４】
電子はポテンシャルの深い（電圧が高い）ところへ向かって流れる。このため、電子をポテンシャルが最も深い中心付近に集めることができる。中心付近に電子を集め、電子が溜まる体積を減らすことにより上述のフローティング容量Ｃを低減する。また、半導体基板をＰ型とした場合、ロコス酸化膜２７の下には素子分離のためにＰ＋が多く注入されており、Ｐ＋の濃度が高くなっている。このため、フローティングディフュージョン部２６を構成するＮ型拡散層と接触させるとＰＮジャンクション容量が形成され、検出効率が悪化してしまう。これに対し、追加ゲート３１ａ、３１ｂに電圧を印加し、フローティングディフュージョン部２６の中心付近へ電荷を集めることで、ロコス酸化膜２７から電子を溜める部分の距離を離すことができ、このＰＮジャンクション容量をなくすことができる。
【００２５】
このように、本実施の形態においては、リセットゲート２３と第２出力ゲート２２のそれぞれの端部を橋渡しするように追加ゲート３１ａ、３１ｂを配置し、この追加ゲート３１ａ、３１ｂに定電圧を印加する。このことにより本実施の形態においては、第１の効果としてフローティング容量を低減することができる。上述したように、ローティング容量＝Ｃと電気素量＝ｅで表すと、
検出効率＝ｅ／Ｃ（Ｖ／ｅｌｅｃｔｏｒｏｎ）
で表すことができ、フローティング容量を低減することで、検出効率を改善し、検出感度を向上させることができる。そして、本実施の形態においては、さらに以下の効果を奏する。
【００２６】
本実施の形態においては、第２の効果として、リセットノイズを低減することができる。一般に、出力信号にはリセットパルスの誘導分が重畳するためリセットノイズが発生するが、このリセットノイズが少なければ、出力をアナログ−ディジタルコンバータ（ＡＤＣ）へ入力する前に、レンジオーバすることなく増幅することができるため、電圧分解能を上げることができる。また、リセットノイズの発生量が少なければ、後段の回路でリセットノイズのキャンセルを容易に行うことができるなどのメリットがある。
【００２７】
本実施の形態においては、追加ゲート３１ａ、３１ｂにより、リセットゲート２３とフローティングディフュージョン部２６とが接触する部分の距離Ｌ（図２参照）、すなわち接触する面積を減らすことができる。よって、リセットゲート２３とフローティングディフュージョン部２６間の寄生容量を減らすことができる。このためフローティングディフュージョン部２６は、リセット信号の影響を受けにくくなる。また、チャネルがリセットドレイン２４の側に向けて広がる構成となるため、リセット信号がＯＦＦする時にリセットゲート２３の下に溜まっていた電子が、フローティングディフュージョン部２６の側よりもリセットドレイン２４の側へ流れやすくなる。したがって、リセットノイズを低減することができる。
【００２８】
また、第３の効果として、目ズレに対して、フローティング容量の変動を低減することができる。すなわち、リセットゲート２３及び第２出力ゲート２２を同じ層で形成し、２枚の追加ゲート３１ａ、３１ｂを同じ層で形成することにより、フローティングディフュージョン部２６を同じ層の電極（リセットゲート２３と第２出力ゲート２２、又は追加ゲート３１ａと３１ｂ）で平行に挟むことができる。このような構成にすることで目ズレにより例えばポリシリコン等からなる上記電極の位置がずれても、フローティングディフュージョン部２６の面積及び形状がほとんど変わらない。よって、フローティング容量の変動を低減することができる。
【００２９】
さらに、第４の効果として、フローティングディフュージョン部２６へ電荷をスムーズに転送することができる。図６は、図２に示すＡ１点乃至Ｃ１点におけるポテンシャル勾配を説明するための模式図である。図６において、２９＿Ｌｏｗ、２９＿Ｈｉｇｈは、最終段のレジスタゲートに印加される電圧を示す。追加した追加ゲート３１ａ、３１ｂに対し、３枚目の出力ゲートと同じ働きをする定電圧を印加する。このことにより、チャンネル幅を確保することができると共に、ポテンシャルになだらかな勾配をつけることができるため、電荷の移動速度の減少がほとんどない。
【００３０】
さらにまた、第５の効果として、フローティングディフュージョン部２６からの電子をリセットドレイン２４側へ向けて掃きだしやすく、リセットパルスの必要最小幅を短くすることができる。このため、リセットＯＮの必要時間を縮小、すなわちリセットＯＮ時の電子の掃き出し速度を上昇させることができる。
【００３１】
なお、本実施の形態においては、追加ゲートを２枚追加した構成として説明したが、いずれか一方の追加ゲートを追加した場合であっても、同様の効果を奏する。
【００３２】
実施の形態２.
図７は、本実施の形態にかかるＣＣＤイメージセンサを示す図である。ＣＣＤイメージセンサ４０は、フォトダイオード列４１、第１レジスタ４３ａ、第２レジスタ４３ｂ、第１トランスファーゲート４２ａ、第２トランスファーゲート４２ｂ及び電荷検出部４４を有する。フォトダイオード列４１は、入射光を光電変換によって信号電子へ変換し、電荷蓄積を行うフォトダイオードが一列に配置されたものである。レジスタ４３ａ、４３ｂは、信号電荷を転送する。トランスファーゲート４２ａ、４２ｂは、フォトダイオードからレジスタ４３ａ、４３ｂへ信号電荷を転送する。電荷検出部４４は、電荷信号を電圧信号に変換する。
【００３３】
このように構成されたＣＣＤイメージセンサ４０においては、光電変換され各フォトダイオードに蓄積された電荷は、交互にトランスファーゲート４２ａ、４２ｂを通りそれぞれレジスタ４３ａ、４３ｂへ転送される。レジスタ４３ａ、４３ｂに転送された電荷信号は順次転送され電荷検出部４４に送られる。電荷検出部４４は、電荷量を電圧量へ変換した後、その電圧信号をコンタクト４５を介してアンプ４６へ送る。アンプ４６は、その電圧信号を適宜増幅して出力する。
【００３４】
このように、電荷検出部４４を２本のレジスタ４３ａ、４３ｂで共用する構成を有するＣＣＤイメージセンサの場合は、フローティング容量を低減して検出感度を向上させ、またリセットノイズを低減する等の上述の実施の形態１にて説明した効果がさらに顕著となる。次に、本実施の形態にかかる効果について説明する。
【００３５】
図８は、電荷合成タイプの従来の電荷検出部を示す図、図９は、本実施の形態にかかる電荷検出部を示す図であって、図７に示す領域Ｓを拡大して示す図である。また、図１０は、図９に示すＸ−Ｘ’線における断面図を示す。図８、図９において、２４５、４５はコンタクト、２５１、５１は第１出力ゲート、２５２、５２は第２出力ゲート、２５３、５３はリセットゲート、２５４、５４はドレイン、２５６、５６はフローティングディフュージョン部、２５７、５７はロコス酸化膜、２５８、５８はチャネルストッパ、２５９ａ、２５９ｂ、５９ａ、６９ｂはレジスタの最終ゲートを示す。
【００３６】
図８に示すように、２相駆動タイプの従来の電荷検出部２４４においては、高速化するために出力ゲート２５１、２５２の幅を細くし、フローティングディフュージョン部２５６の面積を減らすようにリセットゲート２５３が配置される。この場合には、リセットゲートが「く」の字型に曲がり、フローティングディフュージョン部２５６と接触する面積が大幅に増加する。このため、リセットノイズが増える。また、リセットゲート２５３とフローティングディフュージョン部２５６とが接触する部分で浮遊容量を持つため、フローティング容量Ｃを減らすことができない。
【００３７】
これに対し、本実施の形態においては、上述の実施の形態１と同様に、図８の構成に加え、新たに追加ゲート６１ａ、６１ｂを配置することにより、リセットゲート５３と接触する部分を減少させることができると共にフローティングディフュージョン部５６の面積を縮小させ、フローティング容量を減少させることができる。
【００３８】
図１０（ａ）は、図９に示すＸ−Ｘ’線における断面図である。また、図１０（ｂ）は、他の例を示し、対応する要素には各符号に「’」を付して示している。実施の形態１と同様に、図１０（ａ）に示すように、追加ゲート６１ａがリセットゲート５３及び第２出力ゲート５２の上方にあってもよく、図１０（ｂ）に示すように、追加ゲート６１ａ’がリセットゲート５３’及び第２出力ゲート５２’の下方にあってもよい。つまり、追加ゲート６１ａ、６１ｂ（６１ａ’、６１ｂ’）がリセットゲート５３（５３’）及び第２出力ゲート５２（５２’）とショートしないよう、追加ゲート６１ａ、６１ｂ（６１ａ’、６１ｂ’）の層と第２出力ゲート５２（５２’）の層とが異なればよい。
【００３９】
本実施の形態においても実施の形態１と同様、フローティング容量を低減させることができる他、リセットノイズの低減、目ずれに対するフローティング容量の低減、及びフローティングディフュージョン部への電荷転送をスムーズに行なうことができるなどの効果を奏する。そして、実施の形態１と比べると、図９に示すように、フローティングディフュージョン部５６の面積の減少割合が大きく、リセットゲート５３との接触部分の側面容量も減らすことができるため、検出感度を向上させる効果がさらに増大する。
【００４０】
実施の形態３.
図１１は、本発明の実施の形態３にかかる電荷検出部を示す図である。なお、以下に説明する実施の形態において、図１に示す実施の形態１と同一構成要素には同一の符号を付してその詳細な説明を省略する。図１１に示すように、リセットゲート２３と第２出力ゲート２２の間であって、フローティングディフュージョン部２６の上面端部に追加ゲート７１ａ、７１ｂを配置する。このとき、本実施の形態においては、追加ゲート７１ａ、７１ｂの一端側は、第１出力ゲート２２の端部と重なるように配置するが、他端側はリセットゲート２３に重ならないように配置する。このような追加ゲート７１ａ、７１ｂにより、リセットドレイン２４の側へ向けてチャネル幅を広くすることができ、リセットＯＮ時にリセットドレイン２４側へ向けて電子が流れやすく、そのためリセットパルスの必要最小幅を短くすることができる。
【００４１】
図１２（ａ）は、図１１に示すＸＩＩ−ＸＩＩ’線における断面図である。また、図１２（ｂ）は、他の例を示し、対応する要素には各符号に「’」を付して示している。実施の形態１と同様、図１２（ａ）に示すように、追加ゲート７１ａがリセットゲート２３及び第２出力ゲート２２の上方にあってもよく、図１２（ｂ）に示すように、追加ゲート７１’ａがリセットゲート２３’及び第２出力ゲート２２’の下方にあってもよい。つまり、追加ゲート７１ａ、７１ｂ（７１ａ’、７１ｂ’）が第２出力ゲート２２（２２’）とショートしないよう、追加ゲート７１ａ、７１ｂ（７１ａ’、７１ｂ’）の層と第２出力ゲート２２（２２’）の層が異なればよい。本実施の形態においても実施の形態１と同様、フローティング容量を低減させることができる。
【００４２】
また、本実施の形態においては、フローティング容量の低減、目ずれに対するフローティング容量の変動低減などの効果の他、リセットパルスの必要最小幅を短くすることができるため、リセットＯＮの必要時間を縮小、すなわちリセットＯＮ時の電子の掃き出し速度を上昇させることができる。
【００４３】
実施の形態４.
図１３は、本発明の実施の形態４にかかる電荷検出部を示す図である。本実施の形態においても、第２出力ゲート２２とリセットゲート２３との間であって、フローティングディフュージョン部２６上端部に追加ゲート８１ａ、８１ｂを配置する。本実施の形態における追加ゲート８１ａ、８１ｂは、その一端はリセットゲート２３の一部と重複するよう形成し、他端は第２出力ゲート２２とは重ならないように配置する。このような構成とすることにより、フローティング容量の低減効果は実施の形態１より減少するがリセットノイズは実施の形態１と同様に減少させることができる。
【００４４】
図１４（ａ）は、図１３におけるＸＩＶ−ＸＩＶ’線における断面図である。また、図１４（ｂ）は、他の例を示し、対応する要素には各符号に「’」を付して示している。実施の形態１と同様、図１４（ａ）に示すように、追加ゲート８１ｂがリセットゲート２３及び第２出力ゲート２２の上方にあってもよく、図１３（ｂ）に示すように、追加ゲート８１ｂ’がリセットゲート２３’及び第２出力ゲート２２’の下方にあってもよい。つまり、追加ゲート８１ａ、８１ｂ（８１ａ’、８１ｂ’）がリセットゲート２３（２３’）とショートしないよう、追加ゲート８１ａ、８１ｂ（８１ａ’、８１ｂ’）の層とリセットゲート２３（２３’）の層が異なればよい。本実施の形態においても実施の形態１と同様、フローティング容量を低減させることができる。
【００４５】
図１５は、ＸＩＶ−ＸＩＶ’間のポテンシャル勾配Ｐ４を示す模式図である。図１５において、２９＿Ｈｉｇｈ、２９＿Ｌｏｗは、最終段のレジスタゲートに印加される電圧を示す。また、２３＿Ｌｏｗ、２３＿Ｈｉｇｈは、リセットゲートに印加される電圧を示す。実施の形態１のフローティングディフュージョン部２６を囲むポテンシャルのうち最も深い（電圧が高い）部分は追加ゲート３１ａ、３１ｂ下であり、２番目に深いのは第２出力ゲート２２下であった。
【００４６】
これに対し、本実施の形態においては、追加ゲート８１ａ、８１ｂ下のポテンシャルを第２出力ゲート２２の下ポテンシャルよりも小さくなるように、追加ゲート８１ａ、８１ｂに対し定電圧を印加する。このような電圧を設定した場合、フローティングディフュージョン部２６を囲むポテンシャルのうち最も深く（大きく）なるのが第２出力ゲート２２の下になる。したがって、フローティングディフュージョン部２６のポテンシャルと第２出力ゲート２２の下のポテンシャルの差Ｒ１は、実施の形態１のポテンシャルの差よりも大きくすることができる。よって、本実施の形態においては、上述の実施の形態１乃至３に比べて検出電荷のダイナミックレンジを大きくとることができる。
【００４７】
すなわち、本実施の形態においては、追加ゲート８１ａ、８１ｂを設けることにより、フローティング容量の低減、及びリセットノイズの低減の効果に加え、ダイナミックレンジを低下させることがないという効果を奏する。
【００４８】
実施の形態５.
図１６は、本発明の実施の形態５にかかる電荷検出部を示す図である。第２出力ゲート９２とリセットゲート２３とを違う層の電極で形成する。そして、第２出力ゲート９２の両端をリセットゲート２３側に延長し、コ字型に形成する。本実施の形態における第２出力ゲートは、実施の形態１における第２出力ゲート２２と追加ゲート３１ａ、３１ｂとを同一の電極で一体的に形成されたものに相当する。このことにより、フローティング容量及びリセットノイズに関して、実施の形態１と同じ効果を奏する。
【００４９】
図１７（ａ）は、図１６におけるＸＶＩＩ−ＸＶＩＩ’線における断面図を示す。また、図１７（ｂ）は、他の例を示し、対応する要素には各符号に「’」を付して示している。図１７（ａ）に示すように、第２出力ゲート９２がリセットゲート２３の上方にあってもよく、図１７（ｂ）に示すように、第２出力ゲート９２’がリセットゲート２３’の下方にあってもよい。つまり、第２出力ゲート９２（９２’）がリセットゲート２３（２３’）とショートしないよう、第２出力ゲート９２（９２’）の層とリセットゲート２３（２３’）の層が異なればよい。本実施の形態においても実施の形態１と同様、フローティング容量を低減させることができると共にリセットノイズを低減することができる。
【００５０】
図１８は、Ａ２乃至Ｃ２点断面におけるポテンシャル勾配Ｐ５を示す模式図である。図１８には、比較のため、実施の形態１におけるＡ１乃至Ｃ１断面におけるポテンシャル勾配Ｐ３も合わせて示す。実施の形態１では、第１、第２出力ゲート及び追加ゲートの３枚のゲートを使用し、フローティング容量へ徐々にポテンシャルが高くなるように電圧を印加する。ここで、実施の形態１におけるフローティングディフュージョン部２６と追加ゲート下のポテンシャル差はＲ３となる。
【００５１】
これに対し、本実施の形態においては、２枚のゲートの構造にすることにより、１段分のポテンシャル差だけフローティングディフュージョン部２６と第２出力ゲート９２下とのポテンシャル差Ｒ２を大きくすることができる。よって、実施の形態１乃至３に比べるとダイナミックレンジを大きくとることができる。
【００５２】
このように、本実施の形態においては、第２出力ゲートの端部をリセットゲートまで延出するようコ字型に形成し、フローティングディフュージョン部の端部を覆うことで、フローティング容量を低減し、リセットノイズを低減することができると共に、第２出力ゲートと追加ゲートを兼ねることで、実施の形態１などに比べダイナミックレンジを低下させることがない。
【００５３】
以上説明したように、実施の形態１乃至５においては、フローティング容量を低減することができ、よって、検出感度を向上させることができる。また、実施の形態１、２、４及び５においては、リセットノイズを低減することができる。さらに、実施の形態１乃至４においては、目ズレに対して、フローティング容量の変動を低減することができる。さらにまた、実施の形態１乃至３においては、フローティングディフュージョン部へ電荷をスムーズに転送することができる。また、実施の形態４及び５においては、ダイナミックレンジを低下させることがない。さらに、実施の形態１及び３においては、リセットパルスを印加する必要時間を短縮化することができる。
【００５４】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００５５】
【図１】一般的なＣＣＤイメージセンサを示す模式図である。
【図２】本発明の実施の形態１にかかるＣＣＤイメージセンサの電荷検出部を示す図である。
【図３】（ａ）及（ｂ）は、図１のＩＩＩ−ＩＩＩ’線における断面を示す断面図である。
【図４】図２におけるＩＶ−ＩＶ’線における断面を示す断面図である。
【図５】図２におけるＩＶ−ＩＶ’線断面及びＶ−Ｖ’線断面におけるポテンシャルＰ１、Ｐ２を示す模式図である。
【図６】図２に示すＡ１点乃至Ｃ１点におけるポテンシャル勾配を説明するための模式図である。
【図７】本発明の実施の形態２にかかるＣＣＤイメージセンサを示す図である。
【図８】電荷合成タイプの従来の電荷検出部を示す図である。
【図９】本発明の実施の形態２にかかる電荷検出部を示す図である。
【図１０】図９に示すＸ−Ｘ’線における断面図を示す。
【図１１】本発明の実施の形態３にかかる電荷検出部を示す図である。
【図１２】図１１に示すＸＩＩ−ＸＩＩ’線における断面図である。
【図１３】本発明の実施の形態４にかかる電荷検出部を示す図である。
【図１４】図１３におけるＸＩＶ−ＸＩＶ’線における断面図である。
【図１５】図１３におけるＸＩＶ−ＸＩＶ’間のポテンシャル勾配を示す模式図である。
【図１６】本発明の実施の形態５にかかる電荷検出部を示す図である。
【図１７】図１６におけるＸＶＩＩ−ＸＶＩＩ’線における断面図を示す。
【図１８】図１６におけるＡ２乃至Ｃ２点断面におけるポテンシャル勾配を示す模式図である。
【図１９】従来例１の電荷検出部を示す図である。
【図２０】従来例２の電荷検出部を示す図である。
【符号の説明】
【００５６】
１０、４０、１００  イメージセンサ
１１ａ  フォトダイオード
１１、４１、１０１  フォトダイオード列
１２、４２ａ、４２ｂ、１０２  トランスファーゲート
１３、４３ａ、４３ｂ、１０３  レジスタ
１４、４４、１０４、２４４  電荷検出部
１５、４５、１０５  コンタクト
１６、４６、１０６  アンプ
２１、５１、２５１  第１出力ゲート
２２、２２’、５２、９２、２５２  第２出力ゲート
２３、２３’、５３、２０３ａ、２５３  リセットゲート
２４、５４、２０４、２５４  リセットドレイン
２６、５６、２１６、２５６  フローティングディフュージョン部
２７、５７、２５７  ロコス酸化膜
２８、５８’、２５８  チャネルストッパ
２９、２９’、５９ａ、５９ｂ、２５９ａ、２５９ｂ  最終転送ゲート
３０、６０  シリコン基板
３１ａ、３１ｂ、３１ａ’、３１ｂ’、６１ａ、６１ｂ、６１ａ’、６１ｂ’、７１ａ、７１ｂ、７１ａ’、７１ｂ’、８１ａ、８１ｂ、８１ａ’、８１ｂ’  追加ゲート
２１３ｂ  ゲート
２５１、２５２  出力ゲート
２５６  フローティングディフュージョン部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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