【事件の表示】
　平成　３年特許願第２６４０５２号「トランジスタの製法」拒絶査定に対する審判事件［平成　６年　３月１８日出願公開、特開平　６−　７７４２１］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成３年１０月１１日（パリ条約による優先権主張１９９０年１０月１１日、米国）の出願であって、その請求項１に係る発明は、平成１３年７月４日付け手続補正書及び平成１４年４月２３日付け手続補正書で補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された次のとおりのものと認める。（以下、「本願発明」という。）
「ＳＯＩ基板上にバイポーラ・トランジスタ及びＣＭＯＳトランジスタを製造する方法であって、
　酸素を打込んだ基板の表面上に第１のエピタキシャル層を形成するステップであって、該第１のエピタキシャル層はバイポーラ・トランジスタ領域及びＣＭＯＳトランジスタ領域を有する、ステップと、
　前記第１のエピタキシャル層の前記バイポーラ・トランジスタ領域に埋込みコレクタを形成するステップと、
　パターンぎめした絶縁体層を前記第１のエピタキシャル層の上に形成するステップであって、該パターンぎめした絶縁体層が前記バイポーラ・トランジスタ領域に第１の開口を有する、ステップと、
　前記埋込みコレクタの上の前記パターンぎめした絶縁体層の前記第１の開口に選択的なエピタキシャル層を成長するステップと、
　前記選択的なエピタキシャル層の表面に厚い酸化物を形成するステップと、
　前記選択的なエピタキシャル層に深いコレクタを形成するステップであって、該深いコレクタが前記厚い酸化物の第１の端とセルフアラインされかつ前記埋込みコレクタと接触する、ステップと、
　前記選択的なエピタキシャル層にベースを形成するステップであって、該ベースが前記厚い酸化物の第２の端とセルフアラインされる、ステップと、
　前記選択的なエピタキシャル層の表面の上方に酸化物層を形成するステップと、
　前記酸化物層に第２の開口を形成するステップと、
　前記酸化物層の前記第２の開口にポリシリコン層をデポジットするステップと、
　前記ポリシリコン層をパターンぎめして、前記酸化物層の前記第２の開口上にエミッタ接点を形成するとともに、前記ＣＭＯＳトランジスタ領域の上方にポリシリコン・ゲートを形成するステップであって、前記エミッタ接点が前記酸化物と重り合う、ステップと、
　を含む、方法。」
　
　
２．引用刊行物
　これに対して、当審の拒絶の理由に引用された、本願出願前日本国内において頒布された特開昭６０−９１６６３号公報（以下「引用刊行物１」という。）には、「サファイア単結晶上にエピタキシャルシリコンが形成されたウェハー（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｓａｐｐｈｉｒｅ　略記ＳＯＳ）の、エピタキシャルシリコン層上に、ＭＯＳ型素子を形成されていること該エピタキシャルシリコン層上に、第二エピタキシャルシリコン層を形成し、しかる工程をもって、縦型Ｂｉｐｏｌａ素子が形成されていることを特徴とするＢｉＭＯＳ素子。」（第１頁、特許請求の範囲）であり、「本発明は、従来、特性上犠牲にして来て、Ｂｉｐｏｌａ素子の特性を落とすことなく、同時に、ＣＭＯＳ素子も、ＳＯＳ基板上に構成することにより寄生容量の少ない低パワー、高速素子にするものである。」（第１頁右下欄第８〜１２行）こと、「第１図に、本発明のＢｉＭＯＳ素子の構造を示す。サファイン単結晶基板１０１上に、エピタキシャル成長により形成したシリコン膜に、ＭＯＳトランジスタ部のソースドレイン層１０４及びＢｉｐｏｌａトランジスタのコレクター１０２を、イオン打込法もしくは、熱拡散法により形成後、選択的に、Ｂｉｐｏｌａ素子部上のみ、第二層エピタキシャル成長シリコン膜を形成し、イオン打込法によりベース１０９を形成し、さらにベース１０９内に拡散層を形成されエミッタ１０８とする。又、ＭＯＳ素子とＢｉｐｏｌａ素子との分離は、第一層エピタキシャルシリコン膜の選択酸化により形成された酸化膜１０３により完全絶縁分離される。又、ポリシリコン膜により、ＭＯＳトランジスタのゲート電極１０６を構成している。これらを被ふくしている絶縁膜１１０に、接続用コンタクトホールを形成し、Ａｌ配線１１１をもってＢｉｐｏｌａとＭＯＳトランジスタによるＢｉＭＯＳ回路を構成している。」（第１頁右下欄第１３行〜第２頁左上欄第１１行）こと、「又、素子の下地が絶縁体であるため、Ｂｉｐｏｌａトランジスタ及びＭＯＳトランジスタ自身のもつ寄生容量が大巾に低下し、先の高集積化と合せ、高速低パワーの秀れたＬＳＩに適したＢｉＭＯＳ構造と言える。」（第２頁左上欄第１８行〜同頁右上欄第２行）こと、図面上、コレクタ１０７が第二層エピタキシャル成長シリコン膜部分に形成され、このコレクタ１０７は第二層エピタキシャル成長シリコン膜の表面からサファイア単結晶基板１０１上のエピタキシャル成長シリコン膜に形成されたコレクター１０２と接する部分まで形成されている（第１図及び図面の簡単な説明を参照）ことが、第１図と共に記載されている。
　以上の記載から、引用刊行物１には、「サファイア単結晶上にエピタキシャルシリコンが形成されたウェハー（略記ＳＯＳ）の、エピタキシャルシリコン層上に、ＣＭＯＳ型素子を形成されていること、また、該エピタキシャルシリコン膜上に、第二エピタキシャルシリコン層を形成し、しかる工程をもって、縦型Ｂｉｐｏｌａ素子が形成されていることを特徴とするＢｉＭＯＳ素子の製造方法であって、サファイア単結晶基板１０１上に、エピタキシャル成長により形成したシリコン膜に、ＭＯＳトランジスタ部のソースドレイン層１０４及びＢｉｐｏｌａトランジスタのコレクター１０２を、イオン打込法もしくは、熱拡散法により形成し、選択的に、Ｂｉｐｏｌａ素子部上のみ、第二層エピタキシャル成長シリコン膜を形成し、形成した第二層エピタキシャル成長シリコン膜に、イオン打込法によりベース１０９を形成し、第二層エピタキシャル成長シリコン膜にコレクタ１０７を形成し、このコレクタ１０７がコレクター１０２と接しており、ポリシリコン膜により、ＭＯＳトランジスタのゲート電極１０６を構成し、これらを被ふくしている絶縁膜１１０に、接続用コンタクトホールを形成し、Ａｌ配線１１１をもってＢｉｐｏｌａとＭＯＳトランジスタによるＢｉＭＯＳ回路を構成する工程と、を含む方法」が示されている。
　
　また、同様に当審の拒絶の理由に引用された、本願出願前日本国内において頒布された特開昭６１−１１４５７１号公報（以下、「引用刊行物２」という。）には、「半導体基板中へ、導電型を与える不純物原子及び基板構成原子と結合して絶縁物を形成できる原子をイオン注入し、熱処理を施すことにより低抵抗導電層を形成すると同時に埋込み絶縁層を形成することを特徴とする半導体装置の製造方法。」（第１頁、特許請求の範囲）であり、「本発明は半導体基板内に埋込み導電層を設けるバイポーラ集積回路の製造方法に関し、詳しくは、酸素イオンを深く注入することにより基板内部に酸化膜を形成する技術をバイポーラＩＣの製造工程に適用して埋没層下の基板と埋込み絶縁層を形成し、バイポーラ素子のＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造を簡便にかつ安定した結晶性で得る方法を提供するものである。」（第１頁左下欄第１２〜１９行）こと、「半導体集積回路において基板−素子間あるいは配線−基板間容量の低減及び耐α線ソフトエラー強度増大をはかるためにＳｉ基板と直接接触する部分をもたないＳＯＩや同様の目的を達成するためのＳＯＳ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｓａｐｐｈｉｒｅ）の構造が注目されている。」（第１頁右下欄第２〜７行）こと、「第１図ではＰ型のＳｉ基板１１へ酸素（Ｏ）を・・・イオン注入し、次いで砒素（Ａｓ）を・・・イオン注入する。
　このとき酸素原子は０．５〜１．０μｍ砒素原子は表面から０．５μｍ程度の深さに分布する。」（第２頁右上欄第１０〜１５行）こと、「第２図ではイオン注入を行った基板に１１５０℃で２時間の熱処理を施して前工程で注入した酸素イオンにより該酸素注入領域に絶縁層となる二酸化シリコン（ＳｉＯ２）層（あるいはＳｉＯＸ層）１２を形成し埋込み絶縁層とすると同時に砒素注入領域では砒素原子を活性化して、イオン注入で発生した結晶欠陥密度を少くとも１個／ｃｍ２以下に回復し、埋込層となる層１３を形成する。
　第３図では該基板上にｎのエピタキシャル層１４を成長する。
　第４図では該エピタキシャル層１４の素子分離となる領域に埋込み酸化膜層に到達するＵ字状の溝を異方性ドライエッチングで形成した後、該溝を酸化膜及びポリシリコンで充填し素子分離領域を完成する。
　以降、通常のバイポーラ素子形成工程に従ってコレクタリーチスルー領域、ベース、エミッタ領域等を形成する。」（第２頁左下欄第１〜１８行）ことが、第１図〜第４図と共に記載されている。
　
　また、同様に当審の拒絶の理由に引用された、本願出願前日本国内において頒布された特開平２−２４１０５７号公報（以下、「引用刊行物３」という。）には、「本発明は、半導体集積回路、特に同一半導体基板内にバイポーラトランジスタと相補型ＭＯＳ（以後ＣＭＯＳと記す）トランジスタを形成するＢｉ−ＣＭＯＳの製造方法に関するものである。」（第１頁右下欄第１５〜１８行）こと、「本発明の半導体集積回路の製造方法の実施例について第１図に示した工程流れ図を参照しながら説明する。
　まず、第１図ａのように、ｎ型埋め込み領域２と２１及びｐ型埋め込み領域３と３１が選択的に形成されたｐ型単結晶シリコン基板１の上に、比抵抗が０．３〜１０Ωｃｍのｎ型またはｐ型のシリコンエピタキシャル層４を形成し、ｎ型埋め込み領域２と２１の上にはこれにつながるｎウエル領域５と５１を、またｐ型埋め込み領域３の上にはこれにつながる分離領域６を、ｐ型埋め込み領域３１の上にはこれにつながるｐウエル領域７を形成する。さらに選択酸化法により厚い分離酸化膜８を成長させて素子間を分離させたのち、ｎ型不純物の拡散によりバイポーラトランジスタのコレクタウォール層１２を形成する。
　次に第１図ｂのように、表面に薄い酸化シリコン膜２０を形成した後、連続的に窒化シリコン膜２２を形成し、ｎウエル領域５の中のバイポーラトランジスタのベース形成領域に窒化シリコン膜２２が残るように窒化シリコン膜２２を選択的に除去し、さらにＭＯＳトランジスタ形成領域にスレシュホールド電圧制御の不純物をドープする。この後、ＭＯＳトランジスタ形成領域の薄い酸化シリコン膜２０を選択的に除去する。
　次に第１図ｃのように、・・・バイポーラトランジスタのベース形成領域上の薄い多結晶シリコン膜２３を選択的に除去した後、ｐ型の不純物を選択的にイオン注入してベース領域１３を形成する。
　次に第１図ｄのように、コレクタウォール層１２の上の薄い多結晶シリコン膜２３を選択的に除去し、さらにエミッタ形成領域上の窒化シリコン膜２２を除去したのち、コレクタウォール層１２とエミッタ形成領域上の薄い酸化シリコン膜１０と２０を選択的に除去する。こののち、ｎ型の不純物として砒素を選択的にイオン注入してエミッタ領域１９及びコレクタコンタクト領域２７を形成する。
　次に第１図ｅのように、砒素をドープした膜厚が２００〜３００ｎｍの多結晶シリコン膜２４と膜厚が１５０〜２００ｎｍの低抵抗な高融点金属シリサイド膜２５を表面に成長させて、いわゆるポリサイド構造とし、これを選択的にエッチングしてＭＯＳトランジスタのゲート電極１１とバイポーラトランジスタのエミッタ電極１８及びコレクタ電極２８を同時に形成する。」（第３頁左下欄第１２行〜第４頁右上欄第１行）こと、「以上のように形成された本実施例によれば、ＭＯＳトランジスタのゲート電極１１とｎｐｎバイポーラトランジスタのエミッタ電極１８を形成するための膜として、砒素をドープした多結晶シリコン膜２４と高融点金属シリサイド膜２５からなるポリサイド膜を使用しているため一種類となり、エミッタとコレクタ及びゲート電極を同時に形成することができるので、工程が簡略化される。」（第４頁右上欄第１８行〜同頁左下欄第６行）こと、第１図の左から２つ目の分離酸化膜８は、この分離酸化膜８の左側に図面上接してバイポーラトランジスタのコレクタウォール領域１２（本願発明の深いコレクタに相当）が形成され、その右側に図面上接してバイポーラトランジスタのベース領域１３が形成されている（第１図参照）ことが、第１図と共に記載されている。
　
　また、同様に当審の拒絶の理由に引用された、本願出願前日本国内において頒布された特開平２−３９６４号公報（以下、「引用刊行物４」という。）には、「半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時的に形成する方法」（第１頁左下欄第８〜１０行）に関し、「本発明は半導体装置に関するものであって、更に詳細には、同一のシリコン基板上にバイポーラ及び金属−酸化物−半導体（ＭＯＳ）装置を同時的に形成する技術に関するものである。」（第２頁右上欄第２０行〜同頁左下欄第３行）こと、「第１図は、従来の方法に従って予備的な処理を行った後のシリコン基板４を示している。例えば、シリコン基板４は処理されて、バイポーラ領域８と、ＮＭＯＳ領域１２と、ＰＭＯＳ領域１６とが形成されている。バイポーラ領域８は、ＮＰＮトランジスタを形成する為に使用することが意図されて」いる（第３頁左下欄５〜１１行）こと、「シリコン基板４は、Ｐ導電型物質から形成されている。従って、バイポーラ領域８及びＰＭＯＳ領域１６は、その中に、夫々砒素ドープＮ＋埋込層２０及び２４が形成されている。」（第３頁左下欄１６〜１９行）こと、「基板４の上には、二酸化シリン層３６及び窒化シリコン層４０が設けられている。」（第３頁右下欄１３〜１４行）こと、「窒化シリコン層４０をエッチした後に、・・・半凹設分離酸化物（ＳＲＯＸ）領域４８、５２、５６がドライ酸素又は蒸気の存在下において熱酸化により形成される。好適には、ＳＲＯＸ領域４８、５２、５６は、・・・約５０００Å乃至約６０００Å、好適には５５００Åの厚さに形成する。その結果、バイポーラ領域８は、ＳＲＯＸ領域５２によってＮＭＯＳ領域１２から電気的に分離されており、且つＮＭＯＳ領域１２は、ＳＲＯＸ領域５６によってＰＭＯＳ領域１６から電気的に分離されている。ＳＲＯＸ領域４８は、バイポーラ領域８をコレクタ領域６４とベース／エミッタ領域６８とに分離する。」（第４頁左上欄第１９行〜同頁右上欄第１４行）こと、「第６図に示した如く、・・・開口８０をベース／エミッタ領域６８上方及びシリコン基板への埋込コンタクトを所望する領域の上方に形成する。この様な二つの領域が示されている。ホトレジスト層７６の残存部分がマスクとして機能し、多結晶シリコン層７２の露出部分はドライエッチによって除去される。・・・次いで、酸化物層７０の露出部分をＰ型不純物、好適にはボロン、でイオン注入し、・・・このＰ型注入物は、バイポーラ領域８のＮウエル２８内に初期的なベース領域８４を形成」する（第４頁右下欄第１〜１８行）こと、「次いで、ホトレジスト層７７を付着し且つ現像して、エミッタを形成すべきベース／エミッタ領域６８上方及びＮＭＯＳ領域１２上方に開口８８を形成する。次いで、多結晶シリコン層７２及び７４をイオン注入によってドープしてそれらの固有抵抗を低下させる。好適には、例えば砒素の如きＮ型不純物を使用し、・・・注入させる。これは、露出したポリシリコン層の導電度を導体として機能すべく可及的に高いものとするためである。ホトレジスト層７７の残存部分を除去し、且つ次いで、該構成体を・・・アニールさせる。これにより、拡散によって初期的ベース領域８４及びＰ＋領域８５を拡大させ且つＮ＋領域９２を形成する。」（第５頁左上欄第１３行〜同頁右上欄第９行）こと、「次いで、第８図に示した如く、ポリシリコン層７４上にホトレジスト層９６を付着させる。ホトレジスト層９６を現像して、バイポーラ装置のエミッタを形成する領域１００、ＮＭＯＳ装置のゲートを形成する領域１０４、ＰＭＯＳ装置のゲートを形成する領域１０６、及び例えばＳＲＯＸ領域５２等のシリコン基板への埋込コンタクトを形成すべきポリシリコン層７４の領域上方を除いて、ポリシリコン層７４の全ての区域を露出させる。次いで、ポリシリコン層７４の露出部分を、ポリシリコンの露出部分が除去される迄、・・・エッチする。ポリシリコンの幾つかの区域は、ポリシリコン層７２及び７４を有しており、一方ポリシリコンの他の区域はポリシリコン層７４のみを有しているので、ゲート酸化物層７０によって保護されていない基板４の部分は、ポリシリコン層７２のものに略等しい深さへエッチされる。これは、ベース／エミッタ領域６８において発生し且つエミッタ島状部１０８を形成する。従って、ＮＭＯＳ及びＰＭＯＳゲートを形成する領域１０４及び１０６内のポリシリコン層７２及び７４の厚さは、ポリシリコン層７４及び領域１００内のエミッタ島状部１０８の深さと同一である。
　次いで、第９図に示した如く、ホトレジスト層９６を除去し、且つバイポーラ領域８のコレクタ領域６４及びＮＭＯＳ領域１２を除いて基板４上全てにホトレジスト層１１０を付着させる。次いで、軽度にドープしたドレイン（ＬＤＤ）注入を、・・・行う。」（第５頁右上欄第１０行〜同頁右下欄第１行）こと、「第１３図に示した次のステップにおいて、ホトレジストマスク１１０と同様のホトレジストマスク１４４を付着し且つ現像してコレクタ領域６４及びＮＭＯＳ領域１２を露出させる。次いで、Ｎ型イオン注入を・・・行ってＮＭＯＳ装置のソース及びドレイン領域とバイポーラ装置のコレクタとを形成する。その後に、基板４を約３０分間９００℃の温度でアニールしてバイポーラ領域８内にＮ＋コレクタ１４５を形成すると共にＮＭＯＳ領域１２内にＮ＋ソース１４６（これはＮ＋領域９２と合流する）及びＮ＋ドレイン１４７を形成する。」（第６頁左上欄第５〜１７行）こと、第６図のＰ型不純物でイオン注入し、バイポーラ領域８のＮウエル２８内に初期的なベース領域８４を形成したときに、半凹設分離酸化物（ＳＲＯＸ）領域４８の右側に図面上接してベース領域８４が形成され、第１３図のＮ型イオン注入を行ってバイポーラ装置８のコレクタを形成したときに、半凹設分離酸化物（ＳＲＯＸ）領域４８の左側に図面上接してコレクタが形成されている（第６図、第１３図参照）ことが、第１図〜第１６図と共に記載されている。
　
　
３．対比・判断
　そこで、本願発明と引用刊行物１に記載された発明とを対比すると、引用刊行物１には、ＢｉＭＯＳ素子が記載されていて、そのＭＯＳ素子としてはＣＭＯＳ素子も記載されており、また、ＢｉＭＯＳ素子を製造する方法についても記載されているので、両者はいずれもバイポーラ・トランジスタ及びＣＭＯＳトランジスタを製造する方法に関する発明であり、引用刊行物１に記載された発明の「エピタキシャル成長により形成したシリコン膜」、「第二層エピタキシャル成長シリコン膜」、「コレクター１０２」、「コレクタ１０７」、「絶縁膜１１０に形成したコンタクトホール」は、それぞれ本願発明の「第１のエピタキシャル層」、「選択的なエピタキシャル層」、「埋込みコレクタ」、「深いコレクタ」、「第２の開口」に相当し、引用刊行物１に記載された発明の「選択的に、Ｂｉｐｏｌａ素子部上のみ、第二層エピタキシャル成長シリコン膜を形成」することは、引用刊行物１の第１図の記載を参照すると、「Ｂｉｐｏｌａ素子部上」部分が、コレクター１０２（埋込みコレクタ）上のことと認められるので、本願発明の「前記埋込みコレクタの上に選択的なエピタキシャル層を成長するステップ」に相当し、引用刊行物１に記載された発明の「選択的に、Ｂｉｐｏｌａ素子部上のみ、第二層エピタキシャル成長シリコン膜を形成し、イオン打込法によりベース１０９を形成」することは、本願発明の「前記選択的なエピタキシャル層にベースを形成するステップ」に相当しているから、両者は、「基板上にバイポーラ・トランジスタ及びＣＭＯＳトランジスタを製造する方法であって、
　基板の表面上に第１のエピタキシャル層を形成するステップであって、該第１のエピタキシャル層はバイポーラ・トランジスタ領域及びＣＭＯＳトランジスタ領域を有する、ステップと、
　前記第１のエピタキシャル層の前記バイポーラ・トランジスタ領域に埋込みコレクタを形成するステップと、
　前記埋込みコレクタの上に選択的なエピタキシャル層を成長するステップと、
　前記選択的なエピタキシャル層に深いコレクタを形成するステップであって、該深いコレクタが前記埋込みコレクタと接触する、ステップと、
　前記選択的なエピタキシャル層にベースを形成するステップと、
　前記選択的なエピタキシャル層の表面の上方に絶縁物層を形成するステップと、
　前記絶縁物層に第２の開口を形成するステップと、
　前記絶縁物層の前記第２の開口に導電体層をデポジットするステップと、
　前記導電体層をパターンぎめして、前記絶縁物層の前記第２の開口上にエミッタ接点を形成するステップであって、前記エミッタ接点が前記絶縁物と重り合う、ステップと、
　を含む、方法。」の点で一致し、次の点で相違している。
　
（１）基板が、本願発明では、ＳＯＩ基板であり、酸素を打込んだ基板であるのに対して、引用刊行物１に記載された発明では、ＳＯＳ基板である点（以下、「相違点１」という。）
　
（２）本願発明では、パターンぎめした絶縁体層を前記第１のエピタキシャル層の上に形成するステップであって、該パターンぎめした絶縁体層が前記バイポーラ・トランジスタ領域に第１の開口を有する、ステップと、前記埋込みコレクタの上の前記パターンぎめした絶縁体層の前記第１の開口に選択的なエピタキシャル層を成長するステップを備えているのに対して、引用刊行物１に記載された発明では、前記埋込みコレクタの上に選択的なエピタキシャル層を成長するステップを備えている点（以下、「相違点２」という。）
　
（３）本願発明では、前記選択的なエピタキシャル層の表面に厚い酸化物を形成するステップと、前記選択的なエピタキシャル層に深いコレクタを形成するステップであって、該深いコレクタが前記厚い酸化物の第１の端とセルフアラインされかつ前記埋込みコレクタと接触する、ステップと、前記選択的なエピタキシャル層にベースを形成するステップであって、該ベースが前記厚い酸化物の第２の端とセルフアラインされる、ステップとを備えているのに対して、引用刊行物１に記載された発明では、前記選択的なエピタキシャル層に深いコレクタを形成するステップであって、該深いコレクタが前記埋込みコレクタと接触する、ステップと、前記選択的なエピタキシャル層にベースを形成するステップを備えている点（以下、「相違点３」という。）
　
（４）本願発明では、前記選択的なエピタキシャル層の表面の上方に酸化物層を形成するステップと、前記酸化物層に第２の開口を形成するステップと、前記酸化物層の前記第２の開口にポリシリコン層をデポジットするステップと、前記ポリシリコン層をパターンぎめして、前記酸化物層の前記第２の開口上にエミッタ接点を形成するとともに、前記ＣＭＯＳトランジスタ領域の上方にポリシリコン・ゲートを形成するステップであって、前記エミッタ接点が前記酸化物と重り合う、ステップを備えているのに対して、引用刊行物１に記載された発明では、前記選択的なエピタキシャル層の表面の上方に絶縁物層を形成するステップと、前記絶縁物層に第２の開口を形成するステップと、前記絶縁物層の前記第２の開口に導電体層をデポジットするステップと、前記導電体層をパターンぎめして、前記絶縁物層の前記第２の開口上にエミッタ接点を形成するステップであって、前記エミッタ接点が前記絶縁物と重り合う、ステップを備えている点（以下、「相違点４」という。）
　
　そこで、前記相違点について検討する。
相違点１について
　引用刊行物２には、「半導体集積回路において基板−素子間あるいは配線−基板間容量の低減及び耐α線ソフトエラー強度増大をはかるためにＳｉ基板と直接接触する部分をもたないＳＯＩや同様の目的を達成するためのＳＯＳ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｓａｐｐｈｉｒｅ）の構造が注目されている。」と記載されており、また、ＳＯＩ構造として酸素イオンを深く注入することにより基板内部に酸化膜を形成する周知の技術について記載されており、ＳＯＩ基板とＳＯＳ基板とは、同様の目的で用いられるのであるから、引用刊行物１に記載のＳＯＳ基板に換えて、引用刊行物２に記載のような、酸素を打込んだＳＯＩ基板を採用することは、当業者が適宜選択できた程度のことと認められる。
　
相違点２について
　選択的なエピタキシャル層を成長するために、絶縁体層が半導体層上に開口を有し、この開口部分に選択的なエピタキシャル層を成長することは、半導体製造における慣用技術である。
　したがって、引用刊行物１に記載のような、選択的なエピタキシャル層を成長するために、上記の慣用技術を用いることは、当業者が適宜なし得た程度のことと認められる。
　
相違点３について
　引用刊行物３には、本願発明と同様なバイポーラ・トランジスタ及びＣＭＯＳトランジスタを製造する方法に関して、ｎ型またはｐ型のシリコンエピタキシャル層４を形成すること、選択酸化法により厚い分離酸化膜８を成長させて素子間を分離させたのち、ｎ型不純物の拡散によりバイポーラトランジスタのコレクタウォール層１２を形成すること、バイポーラトランジスタのベース形成領域上の薄い多結晶シリコン膜２３を選択的に除去した後、ｐ型の不純物を選択的にイオン注入してベース領域１３を形成することが記載されている。また、第１図の左から２つ目の分離酸化膜８は、この分離酸化膜８の左側に図面上接してバイポーラトランジスタのコレクタウォール領域（本願発明の深いコレクタに相当）が形成され、この分離酸化膜８の右側に図面上接してバイポーラトランジスタのベース領域が形成されている。
　また、引用刊行物４には、本願発明と同様なバイポーラ・トランジスタ及びＣＭＯＳトランジスタを製造する方法に関して、半凹設分離酸化物（ＳＲＯＸ）領域４８、５２、５６が形成されること、バイポーラ領域８は、ＳＲＯＸ領域５２によってＮＭＯＳ領域１２から電気的に分離されており、ＳＲＯＸ領域４８は、バイポーラ領域８をコレクタ領域６４とベース／エミッタ領域６８とに分離すること、ホトレジスト層７６の残存部分がマスクとして機能し、酸化物層７０の露出部分をＰ型不純物でイオン注入し、このＰ型注入物は、バイポーラ領域８のＮウエル２８内に初期的なベース領域８４を形成すること、ホトレジストマスク１４４を現像してコレクタ領域６４を露出させ、Ｎ型イオン注入を行ってバイポーラ装置のコレクタを形成することが記載されている。また、第６図の、Ｐ型不純物でイオン注入し、バイポーラ領域８のＮウエル２８内に初期的なベース領域８４を形成したときに、半凹設分離酸化物（ＳＲＯＸ）領域４８の右側に図面上接してベース領域８４が形成され、第１３図のＮ型イオン注入を行ってバイポーラ装置８のコレクタを形成したときに、半凹設分離酸化物（ＳＲＯＸ）領域４８の左側に図面上接してコレクタが形成されている。
　そして、上記のように、引用刊行物３又は４に記載の発明は、本願発明の厚い酸化膜に相当する分離酸化膜又は半凹設分離酸化物（ＳＲＯＸ）領域を備えており、少なくとも、図面上は、厚い酸化膜にそれぞれ接して、バイポーラ・トランジスタのコレクタとベースが形成されるのであるから、引用刊行物３又は４の記載には、セルフアラインという言葉はないが、実質的にコレクタが前記厚い酸化物の第１の端とセルフアラインされ、ベースが前記厚い酸化物の第２の端とセルフアラインされているものと認められる。
　したがって、引用刊行物１に記載の選択的なエピタキシャル層に深いコレクタを形成するステップと、前記選択的なエピタキシャル層にベースを形成するステップ部分に、引用刊行物３又は４に記載の上記のような技術思想を適用することは、当業者が適宜設定できた程度のことと認められる。
　なお、平成１４年６月１１日作成の応対記録中の応対（４）で、請求人側（代理人）は、本願発明は、選択的なエピタキシャル層にベースを形成しているのに対して、引用刊行物１に記載のものでは、選択的なエピタキシャル層全体がベースになっているところが相違すると主張しているが、引用刊行物１に記載のものは、選択的なエピタキシャル層にイオン打込法によりベースを形成するものであり、選択的なエピタキシャル層にベースを形成するにあたり、そのエピタキシャル層の深さ方向の一部（の表面部分）にベースを形成するか、そのエピタキシャル層の深さ方向全体にベースを形成するかについては、本願発明の特許請求の範囲に明記されておらず、また、そのエピタキシャル層の深さ方向の一部（の表面部分）にベースを形成することも、先に示した引用刊行物３又は４に記載されており、格別なものではない。
　
相違点４について
　引用刊行物３には、「コレクタウォール層１２とエミッタ形成領域上の薄い酸化シリコン膜１０と２０を選択的に除去する。こののち、ｎ型の不純物として砒素を選択的にイオン注入してエミッタ領域１９及びコレクタコンタクト領域２７を形成する。砒素をドープした膜厚が２００〜３００ｎｍの多結晶シリコン膜２４と膜厚が１５０〜２００ｎｍの低抵抗な高融点金属シリサイド膜２５を表面に成長させて、いわゆるポリサイド構造とし、これを選択的にエッチングしてＭＯＳトランジスタのゲート電極１１とバイポーラトランジスタのエミッタ電極１８及びコレクタ電極２８を同時に形成する。」ことが記載されている。
　そして、引用刊行物４には、半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時的に形成する方法が記載されている。
　また、引用刊行物３に記載の、第１図（ｅ）、（ｆ）には、薄い酸化シリコン膜１０と２０とエミッタ電極１８とが、重り合う構成が認められる。
　してみると、引用刊行物１に記載の選択的なエピタキシャル層の表面の上方に形成した絶縁物層の第２の開口に導電体層をデポジットしてエミッタ接点を形成するに際し、上記引用刊行物３又は４に記載のように、絶縁物層を酸化シリコン膜（酸化物層）で形成し、デポジットする膜として、ポリシリコン膜を用い、酸化物層の開口上にエミッタ接点を形成するとともに、ＣＭＯＳトランジスタ領域の上方にポリシリコン・ゲートを形成することは、当業者が適宜なし得た程度のことと認められる。
　
　そして、本願発明の作用効果も、当業者の予測を越えるものとは認められない。
　
　
４．むすび
　したがって、本願発明は、引用刊行物１〜４に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。