(57)【要約】【課題】酸化プラセオジムの誘電体、酸化プラセオジムを備えたトランジスタ及びその製造方法を提供し、以って半導体素子のリーク電流及び等価酸化物膜厚の過大の問題を解決すること。【解決手段】本発明では、酸化プラセオジムを備えたトランジスタは、少なくとも一つのIII−Ｖ族基板と、一つのゲート誘電層と、一つのゲート電極とを含む。また、III−Ｖ族基板にゲート誘電層が設けられ、ゲート誘電層にゲート電極が設けられ、誘電層は酸化プラセオジム（ＰｒxＯy）である。本発明は、誘電層材料として高誘電率及び高エネルギーギャップを備えた酸化プラセオジム（Ｐｒ6Ｏ11）を用いることにより、リーク電流を有効に抑制する外、更にIII−Ｖ族材料を基板とした素子の等価酸化膜厚（ＥＯＴ）を薄くさせることもできる。【選択図】図４
2012080055.tif 000002
【特許請求の範囲】
【請求項１】
酸化プラセオジムを備えた誘電体であって、
一つのIII−Ｖ族基板と、
前記III−Ｖ族基板に設けた一つの誘電層と、
前記誘電層に設けた一つの第一のメタル層と、
前記III−Ｖ族基板の下に設けた一つの第二のメタル層とを少なくとも含み、前記誘電層は酸化プラセオジム（ＰｒxＯy）であることを特徴とする酸化プラセオジムを備えた誘電体。
【請求項２】
請求項１に記載の酸化プラセオジムを備えた誘電体であって、ｘは１〜１０にあり、ｙは１〜１２にある誘電体。
【請求項３】
請求項１に記載の酸化プラセオジムを備えた誘電体であって、前記III−Ｖ族基板はインジウムガリウム砒素（ＩｎmＧａnＡｓ）で、ｍは０〜１、ｍ＋ｎは１である誘電体。
【請求項４】
請求項１に記載の酸化プラセオジムを備えた誘電体であって、前記第一のメタル層及び前記第二のメタル層はアルミニウムまたは金である誘電体。
【請求項５】
酸化プラセオジムを備えた誘電体の製造方法であって、
一つのIII−Ｖ族基板を用意するステップと、
一つの誘電層を前記III−Ｖ族基板に設けるステップと、
一つの第一のメタル層を前記誘電層に設けるステップと、
一つの第二のメタル層を前記III−Ｖ族基板の下に設けるステップとを少なくとも含み、前記誘電層は酸化プラセオジム（ＰｒxＯy）である方法。
【請求項６】
請求項５に記載の酸化プラセオジムを備えた誘電体の製造方法であって、ｘは１〜１０、ｙは１〜１２である方法。
【請求項７】
請求項５に記載の酸化プラセオジムを備えた誘電体の製造方法であって、前記III−Ｖ族基板はインジウムガリウム砒素（ＩｎmＧａnＡｓ）で、ｍは０〜１、ｍ＋ｎは１である方法。
【請求項８】
請求項５に記載の酸化プラセオジムを備えた誘電体の製造方法であって、前記第一のメタル層及び前記第二のメタル層はアルミニウム又は金である方法。
【請求項９】
酸化プラセオジムを備えたトランジスタであって、
一つのIII−Ｖ族基板と、
前記III−Ｖ族基板に設けられる一つのゲート誘電層と、
前記ゲート誘電層に設けられる一つのゲート電極とを少なくとも含み、前記ゲート誘電層は酸化プラセオジム（ＰｒxＯy）であるトランジスタ。
【請求項１０】
請求項９に記載の酸化プラセオジムを備えたトランジスタであって、ｘは１〜１０、ｙは１〜１２であるトランジスタ。
【請求項１１】
請求項９に記載の酸化プラセオジムを備えたトランジスタであって、前記III−Ｖ族基板はインジウムガリウム砒素（ＩｎmＧａnＡｓ）で、ｍは０〜１、ｍ＋ｎは１であるトランジスタ。
【請求項１２】
請求項９に記載の酸化プラセオジムを備えたトランジスタであって、前記ゲート電極はアルミニウム、金又はポリシリコンであるトランジスタ。
【請求項１３】
酸化プラセオジムを備えたトランジスタの製造方法であって、
一つのIII−Ｖ族基板を用意するステップと、
一つのゲート誘電層を前記III−Ｖ族基板に設けるステップと、
一つのゲート電極を前記ゲート誘電層に設けるステップとを少なくとも含み、前記ゲート誘電層は酸化プラセオジム（ＰｒxＯy）である方法。
【請求項１４】
請求項１３に記載の酸化プラセオジムを備えたトランジスタの製造方法であって、ｘは１〜１０、ｙは１〜１２である方法。
【請求項１５】
請求項１３に記載の酸化プラセオジムを備えたトランジスタの製造方法であって、前記III−Ｖ族基板はインジウムガリウム砒素（ＩｎmＧａnＡｓ）で、ｍは０〜１、ｍ＋ｎは１である方法。
【請求項１６】
請求項１３に記載の酸化プラセオジムを備えたトランジスタの製造方法であって、前記ゲート電極はアルミニウム、金又はポリシリコンである方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は酸化プラセオジムを備えた誘電体、酸化プラセオジムを備えたトランジスタ及びその製造方法に関し、特に酸化プラセオジムを誘電材料とした酸化プラセオジムを備えた誘電体、酸化プラセオジムを備えたトランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
今まで、III−Ｖ族化合物半導体は、シリコン半導体材料に比べてより良い材料特性を持っているので、近年、III−Ｖ族化合物半導体は既に広汎に研究されてきている。
また、伝統のシリコン材の金属酸化膜型半導体電界効果トランジスタ（Ｓｉ  ＭＯＳＦＥＴ）の代わりに、高誘電率（ｈｉｇｈ−ｋ）の酸化物をゲー  ト誘電層としてIII−Ｖ族化合物半導体チップに堆積してなるIII−Ｖ金属酸化膜型半導体電界効果トランジスタ（III−Ｖ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、III−Ｖ  ＭＯＳＦＥＴ）も開発されている。  
【０００３】
また、科学技術の進展に伴い、集積回路のサイズも益々と小さくなり、ユニット容量（ｕｎｉｔ  ｃａｐａｃｉｔａｎｃｅ）のニーズも益々増加していく。
しかし、一般的には高誘電率の材料はそのエネルギーギャップも比較的低い（下記の表一をご参照）ので、故に比較的薄い酸化物ではリーク電流を生じるのを有効に抑制することが出来ない。
【０００４】
伝統のシリコン半導体素子は、自然酸化物（ｎａｔｉｖｅ  ｏｘｉｄｅ）をゲート誘電層とすることにより比較的大きい容量値を得ている。しかしIII−Ｖ族化合物半導体素子にとっては、シリカ／シリコン格子のように整合の良い且つ界面品質が優れた酸化物を持っていない。
【０００５】
【表１】
2012080055.tif 000003
【０００６】
特許文献１には、ＮＭＯＳ金属アルミニウムゲートと基板の間にｈｉｇｈ−Ｋの誘電層、例えば酸化ハフニウム、酸化ハフニウムシリコン、酸化ランタン及び酸化ランタン・アルミニウムなどの材料が形成されてなる高Ｋゲート誘電値及び金属ゲート電極を備えた半導体装置が開示されている。
【０００７】
特許文献２には、原子層堆積法（ＡＬＤ）で異なるｈｉｇｈ−ｋ誘電層、例えば酸化亜鉛、酸化ハフニウム、酸化ランタン及び酸化タンタルなどを生長させると共にシリコン製造プロセスに用いられる、誘電体を備えた半導体メモリ装置及びその製造方法が開示されている。
【０００８】
特許文献３には、原子層堆積法でゲート誘電層として窒化タンタルを半導体基板に成長させるバリア層を堆積する方法が開示されている。
また、特許文献４には、ハフニウム、亜鉛又は亜鉛ハフニウムの酸化物を金属ゲートと基板チャンネル層との間の誘電層とし、ＭＯＳ素子に用いられる、複数積層のゲートを備えた半導体素子が開示されている。
【０００９】
しかしながら、上述した周知技術は、ゲート誘電層として酸化亜鉛、酸化ハフニウム、酸化ランタン及び酸化タンタルなどの酸化物が用いられることが多く、同時にシリコン又はIII−Ｖ族化合物半導体の製造プロセスに用いられた。惟しリーク電流及び等価酸化物膜厚の過大の問題を有効に解決するものではない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】台湾特許公告第Ｉ３０４２６号明細書
【特許文献２】台湾特許公告第Ｉ２９７９４７号明細書
【特許文献３】米国特許第７５９５２６３号明細書
【特許文献４】米国特許第７５１０９５６号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、上述した周知技術の問題に鑑みて為したもので、酸化プラセオジムの誘電体、酸化プラセオジムを備えたトランジスタ及びその製造方法を提供することにあり、以って周知の半導体素子のリーク電流及び等価酸化物膜厚の過大の問題を解決することを目的としている。
【課題を解決するための手段】
【００１２】
本発明の目的によれば、酸化プラセオジムを備えた誘電体を提供している。それは一つのIII−Ｖ族基板と、一つの誘電層と、一つの第一のメタル層と、一つの第二のメタル層とを少なくとも含むものである。III−Ｖ族基板に誘電層が設けられ、誘電層に第一のメタル層が設けられ、III−Ｖ族基板の下に第二のメタル層が設けられる。また、誘電層は酸化プラセオジム（ＰｒxＯy）である。
【００１３】
また、ｘは１〜１０、ｙは１〜１２にある。
また、III−Ｖ族基板はインジウムガリウム砒素（ＩｎmＧａnＡｓ）で、ｍは０〜１、ｍ＋ｎは１となる。
【００１４】
また、第一のメタル層及び第二のメタル層はアルミニウム又は金である。
本発明の目的によれば、更に別の酸化プラセオジムを備えた誘電体の製造方法を提供している。それは、
酸化プラセオジムを備えた誘電体の製造方法であって、
一つのIII−Ｖ族基板を用意するステップと、
一つの誘電層を前記III−Ｖ族基板に設けるステップと、
一つの第一のメタル層を前記誘電層に設けるステップと、
一つの第二のメタル層を前記III−Ｖ族基板の下に設けるステップとを少なくとも含み、前記誘電層は酸化プラセオジム（ＰｒxＯy）である。
【００１５】
また、ｘは１〜１０、ｙは１〜１２である。
また、III−Ｖ族基板はインジウムガリウム砒素（ＩｎmＧａnＡｓ）で、ｍは０〜１、ｍ＋ｎは１である。
【００１６】
また、第一のメタル層及び第二のメタル層はアルミニウム又は金である。
本発明の目的によれば、更に別の酸化プラセオジムを備えたトランジスタを提供している。それは、
一つのIII−Ｖ族基板と、一つのゲート誘電層と、一つのゲート電極とを少なくとも含み、ゲート誘電層はIII−Ｖ族基板に設けられる。また、ゲート電極はゲート誘電層に設けられる。また、誘電層は酸化プラセオジム（ＰｒxＯy）である。
【００１７】
また、ｘは１〜１０、ｙは１〜１２である。
また、III−Ｖ族基板はインジウムガリウム砒素（ＩｎmＧａnＡｓ）で、ｍは０〜１、ｍ＋ｎは１である。
【００１８】
また、ゲート電極はアルミニウム、金またはポリシリコンである。
本発明の目的によれば、更に別の酸化プラセオジムを備えたトランジスタの製造方法を提供している。それは、
一つのIII−Ｖ族基板と、
前記III−Ｖ族基板に設けられる一つのゲート誘電層と、
前記ゲート誘電層に設けられる一つのゲート電極とを少なくとも含み、前記ゲート誘電層は酸化プラセオジム（ＰｒxＯy）である。
【００１９】
また、ｘは１〜１０、ｙは１〜１２である。
また、III−Ｖ族基板はインジウムガリウム砒素（ＩｎmＧａnＡｓ）で、ｍは０〜１、ｍ＋ｎは１である。
【００２０】
また、ゲート電極はアルミニウム、金又はポリシリコンである。
以上のように、本発明の酸化プラセオジムを備えた誘電体、酸化プラセオジムを備えたトランジスタ及びその製造方法によれば、以下の利点を有している。
【００２１】
この酸化プラセオジムを備えた誘電体、酸化プラセオジムを備えたトランジスタ及びその製造方法によれば、高誘電率及び高エネルギーギャップを備えた酸化プラセオジムをゲート誘電層とすると共にそれをIII−Ｖ族化合物半導体素子に用いることにより、リーク電流及び等価酸化物膜厚を有効に低下させることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明に係る酸化プラセオジムを備えた誘電体を示した模式図である。
【図２】本発明に係る酸化プラセオジムを備えた誘電体の容量−電圧を示した曲線図である。
【図３】本発明に係る酸化プラセオジムを備えたトランジスタの第一実施例を示した模式図である。
【図４】本発明に係る酸化プラセオジムを備えたトランジスタの第二実施例を示した模式図である。
【図５】本発明に係る酸化プラセオジムを備えた誘電体の製造方法を示したフローチャートである。
【図６】本発明に係る酸化プラセオジムを備えたトランジスタの製造方法を示した模式図である。
【発明を実施するための形態】
【００２３】
［実施例］
図１は、本発明に係る酸化プラセオジムを備えた誘電体の模式図である。
【００２４】
図に示すように、本発明に係る酸化プラセオジムを備えた誘電体（キャパシタ（ｃａｐａｃｉｔｏｒ）とも称する）１は、一つのIII−Ｖ族基板１０と、一つの誘電層１１と、一つの第一のメタル層１２と、一つの第二のメタル層１３とを含む。III−Ｖ族基板１０の上に誘電層１１が設けられ、誘電層１１の上に第一のメタル層１２が設けられ、III−Ｖ族基板１０の下に第二のメタル層１３が設けられる。また、誘電層１１は酸化プラセオジム（ＰｒxＯy）である。
【００２５】
また、ｘは１〜１０であってもよい。ｙは１〜１２であってもよい。
なお、III−Ｖ族基板１０はインジウムガリウム砒素（ＩｎmＧａnＡｓ）で、ｍは０〜１であってもよい。好ましくは０．４〜０．８である。
【００２６】
また、ｍ＋ｎは１となる。好ましくはｎが０．２〜０．６である。
好ましい幾つかの実施例のうち、第一のメタル層１２及び第二のメタル層１３はアルミニウムまたは金である。
【００２７】
本実施例では、III−Ｖ族基板１０が更に一つの第一のIII−Ｖ族材料層１００及び一つの第二のIII−Ｖ族材料層１０１を含む。
また、第一のIII−Ｖ族材料層１００は、厚さが１０ｎｍのｎ型のインジウムガリウム砒素（Ｉｎ0.53Ｇａ0.47Ａｓ）でＳｉのドープ濃度が５×１０17ｃｍ-3を有し、第二のメタル層１３の上に設けられているものである。
【００２８】
また第二のIII−Ｖ族材料層１０１は、厚さが５ｎｍのｎ型のインジウムガリウム砒素（Ｉｎ0.7Ｇａ0.3Ａｓ）でＳｉのドープ濃度が５×１０17ｃｍ-3を有し、第一のIII−Ｖ族材料層１００の上に設けられているものである。
【００２９】
なお、第二のメタル層１３と第一のIII−Ｖ族材料層１００の間に更にｎ+層１４を含み、第二のメタル層１３と第一のIII−Ｖ族材料層１００との間のコンタクト抵抗を減少させる役割を果たしている。
【００３０】
本実施例では、誘電層１１は、厚さが９ｎｍの酸化プラセオジム（Ｐｒ6Ｏ11）である。また第一のメタル層１２及び第二のメタル層１３は、厚さが５０ｎｍのアルミニウム（Ａｌ）である。
【００３１】
次に、図２は本発明に係る酸化プラセオジムを備えた誘電体の容量−電圧の曲線図である。
図に示すように、III−Ｖ族材料と酸化物の間に表面に損耗特性を有した薄膜層が形成されたので、容量−電圧の曲線図（Ｃ−Ｖ  ｃｕｒｖｅ）から周波数分散（ｆｒｅｑｕｅｎｃｙ  ｄｉｓｐｅｒｓｉｏｎ）の現象がはっきりと見られる。
【００３２】
また、酸化プラセオジム（Ｐｒ6Ｏ11）は、かなり高い誘電率（３４）を持っているので、周知の酸化ハフニウム（ＨｆＯ2）に比べて、周波数が１ｋＨｚの容量値で見積もり計算すると、本発明の誘電体の等価酸化物膜厚（ＥＯＴ）は２．７８３ｎｍとなり、周知の酸化ハフニウム（ＨｆＯ2）等価酸化物膜厚の３．３４３ｎｍに対し、本発明の酸化プラセオジムを備えた誘電体の半導体素子酸化層の等価酸化物膜厚に対する抑制効果が確かである。
【００３３】
次に、図３は本発明に係る酸化プラセオジムを備えたトランジスタの第一の実施例の模式図である。
図に示すように、本発明の酸化プラセオジムを備えたトランジスタ２の第一の実施例は、一つのIII−Ｖ族基板２０と、一つのゲート電極２１と、一つのゲート誘電層２２と、一つのチャンネル層２３と、一つのソース／ドレイン電極２４とを含む。
【００３４】
また、ゲート電極２１はIII−Ｖ族基板２０の上に設けられ、ゲート誘電層２２はゲート電極２１の上に設けられ、また、チャンネル層２３はゲート誘電層２２の上に設けられる。ソース／ドレイン電極２４はチャンネル層２３の上に設けられる。ゲート誘電層２２は酸化プラセオジム（ＰｒxＯy）で、ｘは１〜１０、ｙは１〜１２である。好ましくはＰｒ6Ｏ11又はＰｒ2Ｏ3である。
【００３５】
III−Ｖ族基板２０及びチャンネル層２３は、インジウムガリウム砒素（ＩｎmＧａnＡｓ）であってもよい。ｍは０〜１であってもよい。ｍ＋ｎは１となる。ゲート電極２１はアルミニウム、金又はポリシリコンであってもよい。本実施例は、いわゆるボトムゲート（ｂｏｔｔｏｍ  ｇａｔｅ）の電界効果トランジスタ（ＭＯＳＦＥＴ）を示している。
【００３６】
次に、図４は本発明に係る酸化プラセオジムを備えたトランジスタの第二の実施例模式図である。
図に示すように、本実施例は第一の実施例と一番異なる相違は、本実施例の酸化プラセオジムを備えたトランジスタがトップゲート（ｔｏｐ  ｇａｔｅ）の様態にある。即ちIII−Ｖ族基板２０の上にゲート誘電層２２が設けられ、ゲート誘電層２２にゲート電極２１が設けられ、またソース／ドレイン電極２４がIII−Ｖ族基板２０の上に設けられ、又はイオンプレイティング法でIII−Ｖ族基板２０の中に設けられてなることにある。
【００３７】
上述した各前記トランジスタに関する働き及び製造プロセスは、公知の技術であるので、説明は省略する。
前述の本発明の酸化プラセオジムを備えた誘電体及び酸化プラセオジムを備えたトランジスタについての説明過程において、既に本発明の酸化プラセオジムを備えた誘電体及び酸化プラセオジムを備えたトランジスタの製造方法の概念を説明した。惟し更に明確させるため、以下はフローチャートを参照しながら詳細に説明する。
【００３８】
図５は、本発明に係る酸化プラセオジムを備えた誘電体の製造方法のフローチャートである。
図に示すように、本発明の酸化プラセオジムを備えた誘電体の製造方法は、III−Ｖ族基板を用意するステップ（Ｓ１０）と、酸化プラセオジム（ＰｒxＯy）であるゲート誘電層をIII−Ｖ族基板に設けるステップ（Ｓ１１）と、第一のメタル層を誘電層に設けるステップ（Ｓ１２）と、第二のメタル層をIII−Ｖ族基板の下に設けるステップ（Ｓ１３）とを含む。
【００３９】
図６は、本発明に係る酸化プラセオジムを備えたトランジスタの製造方法の模式図である。
図に示すように、本発明に係る酸化プラセオジムを備えたトランジスタの製造方法は少なくともIII−Ｖ族基板を用意するステップ（Ｓ２０）と、酸化プラセオジム（ＰｒxＯy）であるゲート誘電層をIII−Ｖ族基板に設けるステップ（Ｓ２１）と、ゲート電極をゲート誘電層に設けるステップ（Ｓ２２）とを含む。
【００４０】
上述したｘは１〜１０であってもよい。ｙは１〜１２であってもよい。好ましくはＰｒ6Ｏ11又はＰｒ2Ｏ3である。III−Ｖ族基板はインジウムガリウム砒素（ＩｎmＧａnＡｓ）であってもよい。ｍは０〜１であってもよい。ｍ＋ｎは１となる。
【００４１】
なお、酸化プラセオジムを設ける方法には、化学気相堆積法（ＣＶＤ）と、直流／交流スパッタリング法（ＤＣ／ＡＣ  ｓｐｕｔｔｅｒｉｎｇ）と、原子層堆積法（ＡＬＤ）と、分子線エピタキシャル法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）とを含む。
【００４２】
ここは、トランジスタ及び誘電体のその他の層は周知の技術に属しているので、単に本発明に関する一番重要な部分を説明したのみで、更にその他の層の製造プロセスについての説明は省略する。
【００４３】
上述をまとめると、本発明の開示している酸化プラセオジムを備えた誘電体、酸化プラセオジムを備えたトランジスタ及びその製造方法は、ゲート誘電層として、高誘電率及び高エネルギーギャップを備えた酸化プラセオジムが使用され、同時にIII−Ｖ族化合物半導体素子に応用されることにより、III−Ｖ族半導体素子のリーク電流及び等価酸化物膜厚を有効に低下させることができる。
【００４４】
以上は、挙げられた幾つかの例について説明をしたが、本発明はそれらに限定されるものではない。本発明の精神及び範疇から逸脱しない原則に基づいて為した全ての等効な修正又は変更は、いずれも添付の特許請求の範囲に含まれるべきである。
【符号の説明】
【００４５】
１  酸化プラセオジムを備えた誘電体
１０  III−Ｖ族基板
１００  第一のIII−Ｖ族材料層
１０１  第二のIII−Ｖ族材料層
１１  誘電層
１２  第一のメタル層
１３  第二のメタル層
１４  ｎ+層
２  酸化プラセオジムを備えたトランジスタ
２０  III−Ｖ族基板
２１  ゲート電極
２２  ゲート誘電層
２３  チャンネル層
２４  ソース／ドレイン電極
Ｓ１０〜Ｓ１３、Ｓ２０〜Ｓ２２  ステップ
【図１】
2012080055.tif 000004
【図２】
2012080055.tif 000005
【図３】
2012080055.tif 000006
【図４】
2012080055.tif 000007
【図５】
2012080055.tif 000008
【図６】
2012080055.tif 000009