(57)【要約】【課題】層間絶縁膜の剥離を防止できる技術を提供する。【解決手段】半導体チップ１には、メモリセル形成領域２が設けられ、このメモリセル形成領域の内部にメモリセルアレイ３およびデコーダ４が形成されている。さらに、メモリセル形成領域２内には中央帯５が設けられ、この中央帯５にヒューズ群６ａが配置されている。また、半導体チップ１の角部であって、メモリセル形成領域２の外側には、複数のヒューズ群６ｂが配置されている。メモリセル形成領域２の外側には、シールリング７が形成されている。【選択図】図３
2007165387.tif 000002
【特許請求の範囲】
【請求項１】
矩形形状をした半導体チップを備え、
前記半導体チップは、
前記半導体チップに形成された複数のヒューズからなる複数のヒューズ群と、
前記複数のヒューズ群のそれぞれを囲むガードリング部とを有し、
前記複数のヒューズ群のうち一部のヒューズ群は、前記半導体チップの角部に形成されていることを特徴とする半導体装置。
【請求項２】
前記複数のヒューズ群のうち一部のヒューズ群は、前記半導体チップの四隅に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数のヒューズ群のうち一部のヒューズ群は、前記半導体チップ内の周辺部にも形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記半導体チップの角部には、前記複数のヒューズ群の他に補強部が形成されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記半導体チップには、メモリセルアレイが形成されており、
前記複数のヒューズ群のうち一部のヒューズ群は、前記半導体チップ内の周辺部であって前記メモリセルアレイの外側の領域に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記半導体チップは、
半導体基板と、
前記半導体基板上に形成された多層配線と、
前記多層配線間を絶縁する複数の層間絶縁膜と、
前記多層配線間を接続する複数のプラグとを有し、
前記ガードリング部は、前記多層配線および前記複数のプラグから構成されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記ガードリング部は、前記多層配線のうち最上層に形成された配線から最下層に形成された配線にまで達していることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記複数の層間絶縁膜のうち一部の層間絶縁膜は、酸化シリコン膜よりも誘電率の低い膜から形成されていることを特徴とする請求項６記載の半導体装置。
【請求項９】
前記複数のヒューズ群に含まれる前記複数のヒューズは、前記多層配線のうち最上層に形成された配線を用いて形成されていることを特徴とする請求項６記載の半導体装置。
【請求項１０】
前記最上層に形成された配線は銅配線であることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記複数のヒューズは、前記最上層に形成された配線から最下層に形成された配線にまで接続されていることを特徴とする請求項９記載の半導体装置。
【請求項１２】
前記複数のヒューズのそれぞれは、切断する必要がある場合に切断する切断部と、前記切断部に接続する接続部とを有し、
前記ガードリング部は、前記複数のヒューズの前記切断部を内包するように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１３】
前記ガードリング部は、前記複数のヒューズの前記切断部を内包する第１ガードリング部と、前記第１ガードリング部を内包する第２ガードリング部を有することを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記半導体装置は、ＳＲＡＭであることを特徴とする請求項１記載の半導体装置。
【請求項１５】
（ａ）半導体基板にある矩形形状のチップ領域に複数の層間絶縁膜を介して多層配線を形成する工程と、
（ｂ）前記多層配線のうち最上層に形成される最上層配線を使用して複数のヒューズからなる複数のヒューズ群を形成する工程と、
（ｃ）前記多層配線を使用してガードリング部を形成する工程とを備え、
前記複数のヒューズ群のうち一部のヒューズ群を、前記チップ領域の角部に形成し、
前記複数のヒューズ群のそれぞれは、前記ガードリング部によって囲まれていることを特徴とする半導体装置の製造方法。
【請求項１６】
前記複数のヒューズ群のうち一部のヒューズ群を、前記チップ領域の四隅に形成することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記複数のヒューズ群のうち一部のヒューズ群を、前記チップ領域内の周辺部にも形成することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記複数の層間絶縁膜のうち一部は、酸化シリコン膜より誘電率の低い膜から形成することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１９】
前記多層配線は、銅配線よりなるダマシン配線で形成することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項２０】
前記ガードリング部は、前記多層配線より形成されており、前記多層配線のうち最上層に形成された配線から最下層に形成された配線にまで達していることを特徴とする請求項１５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ヒューズを形成した半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００４−２９７０２２号公報（特許文献１）には、回路形成領域を囲むように半導体基板の拡散領域に達するシールリングを多重に形成して耐湿性を向上させる技術が開示されている。
【０００３】
特開２００４−１５３０１５号公報（特許文献２）や特開２００４−１５２９３９号公報（特許文献３）には、機械的、熱的ストレスにより、層間絶縁膜にクラックや剥離が発生することを防止するため、ビアと配線を積層した構造のガードリングを半導体チップの周辺部に形成する技術が開示されている。
【０００４】
米国特許６，０２２，７９１号（特許文献４）には、半導体チップのクラックを防止するため、半導体チップの周辺部にシールドリングを設け、このシールドリングをジグザグに形成する技術が開示されている。
【０００５】
特開２００３−７８３６号公報（特許文献５）には、半導体チップの周辺部にヒューズを配置して半導体チップの中央部分に形成する素子配線の自由度を向上させる技術が開示されている。
【特許文献１】特開２００４−２９７０２２号公報（［００４８］、［００４９］、図１〜図３）
【特許文献２】特開２００４−１５３０１５号公報（［００２３］〜［００２７］図１〜図３）
【特許文献３】特開２００４−１５２９３９号公報（［００３５］〜［００４６］、図５）
【特許文献４】米国特許第６，０２２，７９１号（第３カラム４８行〜第４カラム２３行、図４、図５）
【特許文献５】特開２００３−７８３６号公報（［００２９］〜［００３６］、図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来、半導体基板に形成された多層配線を絶縁する層間絶縁膜としては、酸化シリコン膜が使用されている。ところが、多層配線間の高密度化により、配線間に存在する層間絶縁膜による寄生容量の増大が無視できなくなり、多層配線におけるクロストーク、信号遅延が顕在化してきている。そこで、層間絶縁膜として、酸化シリコン膜より誘電率の低い低誘電率膜（いわゆるＬｏｗ−ｋ膜）を使用することが検討されている。低誘電率膜を層間絶縁膜として使用することにより、寄生容量を低減することができるので、多層配線におけるクロストーク、信号遅延を低減することができる。
【０００７】
しかし、低誘電率膜は、その物性から多層配線との密着性が低いという問題点がある。例えば、半導体チップは、半導体チップを保護するため最終的に樹脂によって封止されるが、熱負荷（熱衝撃または温度サイクル）をかけることにより、樹脂と半導体チップとの間に応力が発生する。この応力は、樹脂の熱膨張率と半導体チップの熱膨張率の相違に基づくものである。熱負荷をかけることにより、樹脂が膨張して応力が発生し、この樹脂の膨張に伴う応力に引きずられて、層間絶縁膜を構成する密着性の低い低誘電率膜が多層配線との界面で剥離する。この低誘電率膜の剥離は、応力がかかりやすい半導体チップの角部（コーナー）で生じやすい。低誘電率膜の剥離が生じると、多層配線間のショート不良などが発生して問題となる。また低誘電率膜は酸化シリコン膜との密着性が十分ではなく熱負荷により半導体基板に形成された酸化シリコン膜とその上に形成された低誘電率膜との間の密着性不足にともなう低誘電率膜と酸化シリコン膜との界面剥離を生じやすい。
【０００８】
本発明の目的は、層間絶縁膜の剥離を防止できる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明による半導体装置は、矩形形状をした半導体チップを備え、前記半導体チップは、前記半導体チップに形成された複数のヒューズからなる複数のヒューズ群と、前記複数のヒューズ群のそれぞれを囲むガードリング部とを有し、前記複数のヒューズ群のうち一部のヒューズ群は、前記半導体チップの角部に形成されていることを特徴とするものである。
【００１２】
また、本発明による半導体装置の製造方法は、（ａ）半導体基板にある矩形形状のチップ領域に複数の層間絶縁膜を介して多層配線を形成する工程と、（ｂ）前記多層配線のうち最上層に形成される最上層配線を使用して複数のヒューズからなる複数のヒューズ群を形成する工程と、（ｃ）前記多層配線を使用してガードリング部を形成する工程とを備え、前記複数のヒューズ群のうち一部のヒューズ群を、前記チップ領域の角部に形成し、前記複数のヒューズ群のそれぞれは、前記ガードリング部によって囲まれていることを特徴とするものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
半導体チップの角部に、ガードリング部によって囲まれた個々のヒューズ群を設けるように構成したので、層間絶縁膜の剥離を防止することができるとともに、下層の酸化シリコン膜上に形成された低誘電率膜との接着強度不足に伴う酸化シリコン膜と低誘電率膜との剥離を防止できる。
【発明を実施するための最良の形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするため、平面図であってもハッチングを付す場合がある。
【００２０】
本実施の形態では、半導体装置の一例としてＳＲＡＭ（Static Random Access Memory）を例にあげて説明する。ＳＲＡＭは、電源が入った状態において情報を記憶し続け、記憶保持動作が不必要であり、随時書き込みや読み出しができるメモリである。ＳＲＡＭのメモリセルは、フリップフロップで構成される。メモリセルを構成する素子は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）および抵抗である。例えば、６個のＭＩＳＦＥＴから構成されるメモリセルや４個のＭＩＳＦＥＴおよび２個の抵抗から構成されるメモリセルがあり、高速動作が要求されるキャッシュメモリや小型の機器に使用される。本実施の形態は、ＳＲＡＭを形成した半導体チップの周辺部に特徴があるため、この部分について説明する。一方、ＳＲＡＭ自体のメモリセル構造については説明を省略する。ＳＲＡＭのメモリセル形成領域には、ＭＩＳＦＥＴが形成され、このＭＩＳＦＥＴ上に多層配線が形成されている。
【００２１】
まず、本実施の形態を説明する前に本発明者が検討した技術について説明する。図１は、本発明者が検討した図であって、ＳＲＡＭを形成した半導体チップを示した平面図である。図１に示すように、半導体チップ１００には、矩形形状のメモリセル形成領域１０１が形成されており、このメモリセル形成領域１０１内にメモリセルアレイ１０２およびデコーダ１０３が形成されている。そして、メモリセル形成領域１０１の中央帯１０４には、複数のヒューズからなるヒューズ群１０５が複数形成されている。ヒューズ群１０５に含まれる複数のヒューズは、メモリセルの不良を救済するための冗長回路に使用されるものであり、メモリセルに不良が発生した場合に、所定のヒューズをレーザによって切断することにより冗長回路による救済を行なう機能を有している。この方式は、一般的にレーザトリミングによる冗長プログラミング方式と呼ばれるものである。このような機能を有するヒューズ群１０５は、メモリセル形成領域１０１内の中央帯１０４に形成されている。
【００２２】
メモリセル形成領域１０１の外側の周辺部には、メモリセル形成領域１０１を囲むように、シールリング１０６が形成されている。シールリング１０６は、メモリセル形成領域１０１内に水分が入らないように保護する耐湿性を確保するために形成される。シールリング１０６は、多層配線を構成する金属配線およびプラグを用いて形成されている。さらに、半導体チップ１００の角部には、シールリング１０６を補強する補強部（補強パターン）１０６ａが形成されている。
【００２３】
半導体チップ１００は、半導体チップ１００を保護するため最終的に樹脂によって封止されるが、熱負荷（熱衝撃または温度サイクル）をかけることにより、樹脂と半導体チップとの間に応力が発生する。この応力は、樹脂の熱膨張率と半導体チップの熱膨張率の相違に基づくものである。熱負荷をかけることにより、樹脂が膨張して応力が発生し、この樹脂の膨張に伴う応力に引きずられて、層間絶縁膜が多層配線との界面で剥離する。この層間絶縁膜の剥離は、応力がかかりやすい半導体チップの角部（コーナー）で生じやすい。層間絶縁膜の剥離が生じると、多層配線間のショート不良などが発生して問題となる。特に、酸化シリコン膜より誘電率の低い低誘電率膜は、金属配線よりなる多層配線との密着性が低いため、低誘電率膜を層間絶縁膜として使用する場合、層間絶縁膜の剥離が問題となる。また低誘電率膜は酸化シリコン膜との密着性が十分ではなく熱負荷により半導体基板に形成された酸化シリコン膜とその上に形成された低誘電率膜との間の密着性不足にともなう低誘電率膜と酸化シリコン膜との界面剥離を生じやすい。
【００２４】
そこで、応力の生じやすい半導体チップ１００の角部に補強部１０６ａを設けることにより、層間絶縁膜の剥離や低誘電率膜と下層の酸化シリコン膜との剥離を防止している。次に、層間絶縁膜の剥離を防止する補強部１０６ａの構造について説明する。図２は、図１のＡ−Ａ線で切断した断面を示す断面図である。図２に示すように、半導体基板１１０上には、絶縁膜１１１が形成されており、この絶縁膜１１１上にポリシリコン膜１１２が形成されている。ポリシリコン膜１１２上には、プラグ１１３を介して例えば銅膜よりなる第１層配線１１４が形成されている。ここまでの配線は、酸化シリコン膜１１５よりなる層間絶縁膜に形成されている。続いて、酸化シリコン膜１１５上には、酸化シリコン膜より誘電率の低い低誘電率膜１２５が層間絶縁膜として使用され、この低誘電率膜１２５にプラグを介して多層配線が形成されている。具体的には、プラグ１１６上に第２層配線（銅配線）１１７が形成され、第２層配線１１７上にプラグ１１８を介して第３層配線（銅配線）１１９が形成されている。同様に、第３配線１１９上にプラグ１２０を介して第４層配線（銅配線）１２１が形成され、第４層配線１２１上にプラグ１２２を介して第５層配線（銅配線）１２３が形成されている。そして、第５層配線１２３上にはプラグ１２４が形成されている。ここまでの配線およびプラグが低誘電率膜１２５に形成されている。低誘電率膜１２５上には、酸化シリコン膜１２９よりなる層間絶縁膜が形成され、この酸化シリコン膜１２９に第６層配線（銅配線）１２６が形成されている。第６層配線１２６上には、プラグ１２７を介して最上層配線である第７層配線（銅配線）１２８が形成されている。第７層配線１２８上には表面保護膜１３０が形成されている。
【００２５】
このように補強部１０６ａは、ポリシリコン膜１１２に接続する最下層の第１層配線１１４から最上層の第７層配線１２８まで達した構造をしている。すなわち、補強部１０６ａは、層間絶縁膜に多層配線よりなる杭を打ち込んだような構成をしている。このため、例えば、密着性の低い低誘電率膜１２５にも多層配線よりなる杭を貫通させているので、しっかり固定される。したがって、半導体チップ１００の角部にパッケージ樹脂に起因した応力が発生しても、杭のような構造をした補強部１０６ａによって固定されるので、低誘電率膜１２５と多層配線との剥離や低誘電率膜１２５と下層の酸化シリコン膜１１５との剥離を防止できる。
【００２６】
しかし、本発明者は、上述した補強部１０６ａについて以下に示す問題点があることを見出した。大容量のＳＲＡＭを形成した半導体チップにおいては、例えば１１ｍｍ×１４ｍｍのようにチップサイズが特に大きく、配線層の数も多い。このような半導体チップにおいては、応力も大きくなるので、補強部１０６ａを設けただけでは層間絶縁膜の剥離を充分に防止できない可能性がある。特に、高信頼度が必要とされる用途に使用される場合は、わずかな層間絶縁膜の剥離も問題となる。また、図１に示すように、補強部１０６ａは略直角三角形の形状をしており、直角を挟む両辺の長さは、１５０μｍにもなる。このようなサイズの補強部１０６ａを半導体チップ１００に配置するには、半導体チップの面積を大きくしなければならず、半導体チップの製造コストが高くなる問題点が発生する。
【００２７】
そこで、本実施の形態１では、以下に示す構成をとることで、層間絶縁膜の剥離を充分に防止することができるとともに、半導体チップのサイズを縮小化して半導体チップの製造コストを低減している。
【００２８】
図３は、本実施の形態における半導体チップを示す平面図である。本実施の形態における半導体チップには、例えばＳＲＡＭが形成されている。図３に示すように、本実施の形態における半導体チップ１には、メモリセル形成領域２が形成されており、このメモリセル形成領域２の内部にＳＲＡＭのメモリセルをアレイ状に配置したメモリセルアレイ３およびデコーダ４が形成されている。メモリセル形成領域２の中央帯５には、複数のヒューズからなるヒューズ群６ａが形成されている。そして、メモリセル形成領域２の外側を囲むようにシールリング７が設けられている。ここまでの構成は、図１と同様であるが、図３に示す本実施の形態における半導体チップ１では、半導体チップ１の角部にも複数のヒューズ群６ｂが設けられている。この点は、本実施の形態における半導体チップ１の特徴の1つである。すなわち、本実施の形態１では、半導体チップ１の角部に補強部１０６ａを設ける代わりに、複数のヒューズ群６ｂを配置している点に特徴の1つがある。つまり、複数のヒューズ群６ａ、６ｂのうち一部のヒューズ群６ｂを半導体チップ１の角部に配置している。図３では、複数のヒューズ群６ｂを半導体チップ１の四隅の角部に形成している。このように、半導体チップ１の四隅の角部に複数のヒューズ群６ｂを配置することにより、以下に示すように四隅における層間絶縁膜の膜剥がれを防止できる。
【００２９】
ヒューズ群６ｂは、補強部１０６ａと同様に、そのヒューズのまわりに形成されるシールリングが下層配線から上層配線まで貫通する金属配線およびプラグから構成されており、後述するように層間絶縁膜を貫通する杭のような構造となっている。したがって、補強部１０６ａとヒューズ群６ｂが同様の構造をしている点に着目して、ヒューズ群６ｂを補強部１０６ａの代わりに配置したものである。補強部１０６ａを半導体チップの角部に設ける場合は、１つの補強部１０６ａしか設けられないが、ヒューズ群６ｂの場合は、図３に示すように、複数個設けることができる。このため、層間絶縁膜を複数の杭で固定できるので、半導体チップ１の四隅の角部において、層間絶縁膜特に低誘電率膜の剥離や低誘電率膜と下層の酸化シリコン膜との剥離を充分に防止することができる。このことから、低誘電率膜の剥離に起因する多層配線間のショート不良を防止でき、半導体装置の信頼性を向上することができる。本実施の形態によれば、特に、半導体チップのサイズが大きく、配線層の数も多いもので、かつ、高信頼度が要求される用途に使用される半導体チップにおいて、低誘電率膜の膜剥がれを充分に防止することができる。
【００３０】
また、中央帯５に配置していたヒューズ群６ａの一部を半導体チップ１の角部に配置することになるので、中央帯５に配置するヒューズ群６ａの数は少なくなる。したがって、中央帯５の面積を低減することができるので、半導体チップ１の小型化を実現することができる。さらに、後述するように半導体チップ１の角部に配置されるヒューズ群６ｂのサイズは、補強部１０６ａのサイズに比べて小さいので、補強部１０６ａの配置スペースに比べてヒューズ群６ｂの配置スペースを小さくできる。この観点からも半導体チップ１のサイズを縮小化することができるので、本実施の形態によれば、半導体チップ１の製造コストを低減することができる。
【００３１】
次に、半導体チップ１の角部に配置するヒューズ群６ｂの構成について図面を参照しながら説明する。図４は、本実施の形態におけるヒューズ群６ｂの構成を示した平面図である。図４に示すように、ヒューズ群６ｂには、複数のヒューズ８が横方向に並ぶようにして配置されている。1つのヒューズ群６ｂには、例えば３０本のヒューズ８が含まれている。図４では、半導体チップの表面を覆う表面保護膜が記載されていないが、実際には、ヒューズ群６ｂを覆うように形成されており、開口部９によりヒューズ８の一部が露出している。このヒューズ８のうち開口部９により露出している部分は、必要に応じて切断するヒューズ８の切断部８ａとなっている。この切断部８ａのみが表面保護膜から露出しており、ヒューズ群６ｂのその他の部分は、図示しない表面保護膜で覆われていることになる。ヒューズ８を構成する最上層の配線のうち切断部８ａ以外の表面保護膜で覆われている部分は、切断部８ａに接続する接続部８ｂとなっている。つまり、ヒューズ８は、最上層の配線より形成され、切断部８ａと接続部８ｂから構成されている。切断部８ａが露出しているのは、ヒューズ８をレーザによって切断できるようにするためである。また、ヒューズ８の接続部８ｂは、下層の配線層に接続され、例えば、図５に示す第１層配線８Ｌ１や第２層配線８Ｃ２に接続されている。
【００３２】
次に、ヒューズ群６ｂには、ヒューズ８の切断部８ａを囲むように第１ガードリング部１０が設けられており、この第１ガードリング部１０を囲むように第２ガードリング部１１が設けられている。この第１ガードリング部１０および第２ガードリング部１１は、露出しているヒューズ８の切断部８ａから水分が半導体チップの内部に浸入することを防止するために設けられており、後述するように、多層配線およびプラグから構成されている。
【００３３】
ヒューズ群６ｂを囲む第２ガードリング部１１は長方形の形状をしており、その短辺方向の長さは、例えば１２μｍ、長辺方向の長さは、例えば２００μｍである。ここで、図１に示した補強部１０６ａは、直角三角形の形状をしており、直角を挟む両辺の長さが１５０μｍであった。したがって、補強部１０６ａを配置するためにメモリセル形成領域１０１の外側の領域を充分狭くすることができず、メモリセル形成領域１０１とシールリング１０６との間に１５０μｍ程度のスペースを確保する必要があった。これに対し、本実施の形態によれば、図３に示すようにヒューズ群６ｂを配置することにより、メモリセル形成領域２とシールリング７との間に１２μｍ程度のスペースを確保すればよいことになる。さらに、図３では、半導体チップの長辺にヒューズ群６ｂが設けられ、半導体チップの短辺にはヒューズ群６ｂが設けられていない。このため、ヒューズ群６ｂが設けられていない半導体チップの短辺においては、ヒューズ群６ｂを配置するスペースも確保する必要がない。したがって、本実施の形態によれば、半導体チップ１の小型化を実現することができる。
【００３４】
本実施の形態では、半導体チップの角部には、複数のヒューズ８からなるヒューズ群６ｂが複数形成されている。そして、複数のヒューズ群６ｂのそれぞれは、第２ガードリング部１１によって囲まれていることになる（内包されている）。さらに、ヒューズ８の切断部８ａは、第１ガードリング部１０によって内包されている。なお、本実施の形態では、２つのガードリング部を設けるように構成したが、１つのガードリング部だけを設けるように構成してもよい。
【００３５】
図５は、図４のＡ−Ａ線で切断した断面を示す断面図である。図５に示すように、シリコン単結晶よりなる半導体基板２０上には、例えば酸化シリコン膜よりなる絶縁膜２１が形成されており、この絶縁膜２１上にポリシリコン膜２２が形成されている。そして、ポリシリコン膜２２を覆うように酸化シリコン膜２３よりなる層間絶縁膜が形成されている。この酸化シリコン膜２３上には、酸化シリコン膜（比誘電率４）より誘電率の低い低誘電率膜２４よりなる層間絶縁膜が形成されている。低誘電率膜２４は、例えば、ＳｉＯＣ膜（比誘電率３）、ＦＳＧ（fluorosilicate glass）膜（比誘電率３．７）などから形成される。低誘電率膜２４上には、酸化シリコン膜２５よりなる層間絶縁膜が形成され、この酸化シリコン膜２５上に表面保護膜２６が形成されている。このように複数の層間絶縁膜のうち一部の層間絶縁膜は、酸化シリコン膜よりも誘電率の低い低誘電率膜から形成されていることがわかる。
【００３６】
ここで、まず、図４に示す第１ガードリング部１０の構造について説明する。第１ガードリング部１０は、ポリシリコン膜２２上に形成されたプラグ１０Ｐ１を有しており、このプラグ１０Ｐ１上に第１層配線１０Ｌ１が形成されている。このプラグ１０Ｐ１と第１層配線１０Ｌ１が酸化シリコン膜２３よりなる層間絶縁膜に形成されている。続いて、低誘電率膜２４よりなる層間絶縁膜には、プラグ１０Ｐ２を介して第２層配線１０Ｌ２が形成され、第２層配線１０Ｌ２上には、プラグ１０Ｐ３を介して第３層配線１０Ｌ３が形成されている。同様に、第３層配線１０Ｌ３上には、プラグ１０Ｐ４を介して第４層配線１０Ｌ４が形成され、この第４層配線１０Ｌ４上には、プラグ１０Ｐ５を介して第５層配線１０Ｌ５が形成されている。そして、第５層配線１０Ｌ５上には、プラグ１０Ｐ６が形成されている。ここまでの構造が低誘電率膜２４に形成されている。次に、酸化シリコン膜２５よりなる層間絶縁膜には、第６層配線１０Ｌ６が形成されている。このように、第１ガードリング部１０は、最上層の第６層配線１０Ｌ６から最下層に形成されている第１層配線１０Ｌ１までを用いて形成され、さらには、第１層配線１０Ｌ１の下層にあるポリシリコン膜２２にプラグ１０Ｐ１によって接続されている。つまり、第１ガードリング部１０は、多層配線のうち最上層に形成された第６層配線１０Ｌ６から最下層に形成された第１層配線１０Ｌ１にまで達している。このように、第１ガードリング部１０は、多層配線および複数のプラグを用いて、低誘電率膜２４および酸化シリコン膜２３を貫通する杭のような構造が形成されている。したがって、貫通する低誘電率膜２４をしっかり固定し、低誘電率膜２４と下層の酸化シリコン膜２３との剥離を防止する機能を有していることがわかる。
【００３７】
次に、第２ガードリング部１１の構造について説明する。第２ガードリング部１１は、ポリシリコン膜２２上に形成されたプラグ１１Ｐ１を有しており、このプラグ１１Ｐ１上に第１層配線１１Ｌ１が形成されている。このプラグ１１Ｐ１と第１層配線１１Ｌ１が酸化シリコン膜２３に形成されている。続いて、低誘電率膜２４には、プラグ１１Ｐ２を介して第２層配線１１Ｌ２が形成され、この第２層配線１１Ｌ２上には、プラグ１１Ｐ３を介して第３層配線１１Ｌ３が形成されている。なお、プラグ１１Ｐ１、第１層配線１１Ｌ１およびプラグ１１Ｐ２は、実際には、図５には現われず、他の断面において形成されているものである。つまり、図５には、第１層配線８Ｌ１が形成されているが、プラグ１１Ｐ１、第１層配線１１Ｌ１およびプラグ１１Ｐ２は、この第１層配線８Ｌ１とは接続されずに形成されている。図５では、ポリシリコン膜２２に接続されていることを示すために模式的に点線で記載している。
【００３８】
第３層配線１１Ｌ３上には、プラグ１１Ｐ４を介して第４層配線１１Ｌ４が形成され、この第４層配線１１Ｌ４上には、プラグ１１Ｐ５を介して第５層配線１１Ｌ５が形成されている。そして、第５層配線１１Ｌ５上には、プラグ１１Ｐ６が形成されている。ここまでの構造が低誘電率膜２４に形成されている。次に、酸化シリコン膜２５には、第６層配線１１Ｌ６が形成され、この第６層配線１１Ｌ６上には、プラグ１１Ｐ７を介して第７層配線１１Ｌ７が形成されている。このように、第２ガードリング部１１は、最上層の第７層配線１１Ｌ７から最下層の第１層配線１１Ｌ１までを用いて形成されている。つまり、第２ガードリング部１１は、多層配線のうち最上層に形成された第７層配線１１Ｌ７から最下層に形成された第１層配線１１Ｌ１にまで達している。このように、つまり、第２ガードリング部１１も、多層配線および複数のプラグを用いて、低誘電率膜２４および酸化シリコン膜２３を貫通する杭のような構造が形成されていることがわかる。
【００３９】
次に、ヒューズ８の構造について説明する。まず、酸化シリコン膜２３よりなる層間絶縁膜に第１層配線８Ｌ１が形成されている。この第１層配線８Ｌ１の一端部上には、プラグ８Ｖ２を介して第２層配線８Ｃ２が形成され図示されない救済回路に接続されており、第１層配線８Ｌ１の他端部上には、プラグ８Ｐ２を介して第２層配線８Ｌ２が形成されている。第２層配線８Ｌ２上には、プラグ８Ｐ３を介して第３層配線８Ｌ３が形成され、この第３層配線８Ｌ３上には、プラグ８Ｐ４を介して第４層配線８Ｌ４が形成されている。同様に、第４層配線８Ｌ４上には、プラグ８Ｐ５を介して第５層配線８Ｌ５が形成され、第５層配線８Ｌ５上には、プラグ８Ｐ６が形成されている。ここまでの構造が低誘電率膜２４に形成されている。次に、酸化シリコン膜２５には、第６層配線８Ｌ６が形成され、この第６層配線８Ｌ６上には、プラグ８Ｐ７を介して第７層配線８Ｌ７が形成されている。そして、第７層配線８Ｌ７上には、表面保護膜２６が形成されており、この表面保護膜２６の開口部から第７層配線８Ｌ７の一部が露出し、ヒューズ８の切断部８ａが形成されている。ヒューズ８は、最上層に形成された第７層配線８Ｌ７を用いて切断部８ａが形成され、最上層に形成された第７層配線８Ｌ７のうち切断部８ａ以外の領域は接続部８ｂとなっている。この切断部８ａに接続する接続部８ｂは、多層配線を介して第１層配線８Ｌ１に接続され、さらに、第２層配線８Ｃ２にまで接続されている。このように切断部８ａと接続部８ｂを有するヒューズ８も、多層配線および複数のプラグを用いて、低誘電率膜２４を貫通する杭のような構造が形成されている。
【００４０】
以上のように、ヒューズ群６ｂを構成するヒューズ８、第１ガードリング部１０および第２ガードリング部１１は、すべて低誘電率膜２４を貫通する杭のような構造をしている。したがって、ヒューズ８、第１ガードリング部１０および第２ガードリング部１１によって、低誘電率膜２４を固定することができる。このため、複数のヒューズ群６ｂを半導体チップの角部に設けることにより、効果的に低誘電率膜の膜剥がれや低誘電率膜２４と下層の酸化シリコン膜２３との剥離を防止することができる。
【００４１】
図６は、図５の左半分の領域を拡大した断面図である。図６に示すように、ヒューズ８、第１ガードリング部１０、第２ガードリング部１１を構成する多層配線およびプラグは、ダマシン配線による銅配線より形成されていることがわかる。すなわち、多層配線およびプラグのそれぞれは、層間絶縁膜に形成された溝にバリア導体膜と銅膜を埋め込んで形成されている。バリア導体膜は、例えば、窒化チタン膜、窒化タンタル膜、チタンタングステンあるいは窒化タングステン膜から構成される。ダマシン配線では、プラグと配線とを一体化して形成するデュアルダマシン法とプラグと配線を別々に形成するシングルダマシン法がある。図６において、例えば、プラグ１０Ｐ２と第２層配線１０Ｌ２とは、デュアルダマシン法で一体的に形成されている。一方、第１層配線１０Ｌ１は、シングルダマシン法で形成されている。ダマシン配線では、配線およびプラグを構成する銅膜から銅原子が外部に拡散することを防止するため、層間絶縁膜にバリア絶縁膜を使用する。したがって、例えば層間絶縁膜は、バリア絶縁膜の一例であるＳｉＣＮ膜２８ａと酸化シリコン膜２８ｂを組み合わせて使用される。同様に、バリア絶縁膜であるＳｉＣＮ膜３１ａ、３２ａ、３５ａ〜４１ａがそれぞれ低誘電率膜３１ｂ、３２ｂ、３５ｂ〜４１ｂと積層されて使用される。さらに、ＳｉＣＮ膜４２ａ〜４４ａは、それぞれ酸化シリコン膜４２ｂ〜４４ｂと積層して使用され、ＳｉＣＮ膜４７ａは、表面保護膜４７ｂと積層して使用される。このようにバリア絶縁膜を使用することにより、銅膜からの銅原子の拡散を防止することができる。
【００４２】
図７は、図４のＢ−Ｂ線で切断した断面を示す断面図である。この図７は、第２ガードリング部１１の断面を示している。図７に示すように、第２ガードリング部１１は、多層配線（第１層配線１１Ｌ１〜第７層配線１１Ｌ７）およびプラグ（プラグ１１Ｐ１〜プラグ１１Ｐ７）により形成されており、層間絶縁膜である酸化シリコン膜２３、低誘電率膜２４および酸化シリコン膜２５を貫通するように形成されていることがわかる。
【００４３】
図８は、図７を拡大して示した断面図である。図８に示すように、第２ガードリング部１１を構成する多層配線（第１層配線１１Ｌ１〜第７層配線１１Ｌ７）およびプラグ（プラグ１１Ｐ１〜プラグ１１Ｐ７）は、ダマシン配線による銅配線で形成されていることがわかる。すなわち、多層配線およびプラグは、層間絶縁膜に形成された溝にバリア導体膜と銅膜を埋め込んで形成されている。また、図６と同様に、層間絶縁膜は、例えば、ＳｉＣＮ膜２８ａと酸化シリコン膜２８ｂを組み合わせて使用される。また、ＳｉＣＮ膜３１ａ、３２ａ、３５ａ〜４１ａがそれぞれ低誘電率膜３１ｂ、３２ｂ、３５ｂ〜４１ｂと積層されて使用される。さらに、ＳｉＣＮ膜４２ａ〜４４ａは、それぞれ酸化シリコン膜４２ｂ〜４４ｂと積層して使用され、ＳｉＣＮ膜４７ａは、表面保護膜４７ｂと積層して使用される。
【００４４】
次に、ヒューズを使用した冗長救済処理の動作について説明する。図９は冗長救済シーケンスを示すフローチャートである。まず、半導体ウェハのチップ領域にメモリセルおよびヒューズなどを形成することによりチップ領域にＳＲＡＭを形成する。この段階においてチップ領域に形成されたＳＲＡＭに対してファンクションテストを行なう（Ｓ１０１）。続いて、ファンクションテストの結果に基づいて、ＳＲＡＭのメモリセルの救済が必要か否かを判断する（Ｓ１０２）。救済が必要な場合は、救済が必要なメモリセルのアドレスをＲＯＭコードに記憶する（Ｓ１０３）。次に、ＲＯＭコードに基づいて、ヒューズＲＯＭ内にある所定のヒューズをレーザで切断することにより、不良メモリセルのアドレスを書き込む（Ｓ１０４）。その後、再びチップ領域に形成されたＳＲＡＭに対してファンクションテストを行なう（Ｓ１０５）。このようにヒューズＲＯＭ内にある所定のヒューズを切断することにより、不良メモリセルのアドレスを記憶させることができる。
【００４５】
次に、本実施の形態におけるＳＲＡＭの回路動作を図１０によって説明する。図１０は、例えばＳＲＡＭにおける回路構成を示している。正規のメモリセルアレイ１８ａに不良メモリセルが存在する場合には、上述した方法により不良メモリセルのアドレスをヒューズＲＯＭ１８ｂ１、１８ｂ２に書き込み記憶する。書き込みは、ヒューズをレーザで切断することによって行なう。続いて、ＳＲＡＭの回路動作としては、例えば以下に示すようになる。すなわち、ヒューズＲＯＭ１８ｂ１、１８ｂ２に不良メモリセルのアドレスを書き込んだ状態で、ＳＲＡＭの入力にアドレス信号が入力されるとする。入力されたアドレス信号は、アドレス比較回路１８ｃ１、１８ｃ２において、ヒューズＲＯＭ１８ｂ１、１８ｂ２内に書き込まれた不良メモリセルのアドレスと比較される。この結果、入力されたアドレス信号が不良メモリセルのアドレスと一致する場合、入力されたアドレス信号は、駆動信号切り替え回路１８ｄ１、１８ｄ２によって、予備列デコーダ１８ｅ１あるいは予備行デコーダ１８ｅ２に伝送され、予備列メモリ１８ｆ１あるいは予備行メモリ１８ｆ２が駆動される。一方、入力されたアドレス信号が不良メモリセルのアドレスと一致しない場合、入力されたアドレス信号は、駆動信号切り替え回路１８ｄ１、１８ｄ２によって列デコーダ１８ｇ１および行デコーダ１８ｇ２に伝送され、正規のメモリセルアレイ１８ａのメモリセルが駆動される。このようにしてＳＲＡＭを動作させることができる。
【００４６】
次に、本実施の形態における半導体装置の製造方法について図面を参照しながら説明する。半導体基板（この段階では半導体ウェハ）にある矩形形状のチップ領域にＭＩＳＦＥＴを形成し、このＭＩＳＦＥＴ上に多層配線を形成することによりＳＲＡＭが形成されるが、本実施の形態では、半導体基板のチップ領域にある四隅の角部にヒューズ群を設ける点に特徴がある。したがって、半導体基板のチップ領域にある角部にヒューズ群（ガードリング部も含む）を形成する工程について図面を参照して説明する。図面は、図４のＡ−Ａ断面の拡大図（図５）に対応した断面を例にとって説明する。チップ領域の角部にヒューズを形成する工程は、チップ領域のメモリセル形成領域にＭＩＳＦＥＴおよび多層配線を形成する工程と並列して実施される。
【００４７】
まず、図１１に示すように、半導体基板２０上に、例えば酸化シリコン膜よりなる絶縁膜２１を形成し、この絶縁膜２１上にポリシリコン膜２２を形成する。チップ領域の角部では、図１１に示すような形状の絶縁膜２１およびポリシリコン膜２２が形成されるが、チップ領域のメモリセル形成領域では、ＭＩＳＦＥＴのゲート絶縁膜（絶縁膜２１）およびゲート電極（ポリシリコン膜２２）が形成される。その後、メモリセル形成領域では、ＭＩＳＦＥＴが形成される。そして、メモリセル形成領域に多層配線を形成する工程が実施される。以下にメモリセル形成領域に多層配線を形成する工程と並列して実施されるヒューズ形成領域での多層配線形成工程について説明する。
【００４８】
ポリシリコン膜２２上に酸化シリコン膜２３よりなる層間絶縁膜を形成する。酸化シリコン膜２３は、例えばＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜に接続孔を形成する。そして、形成した接続孔にバリア導体膜となる窒化チタン膜２７ａおよびタングステン膜２７ｂを埋め込む。窒化チタン膜２７ａは、例えばスパッタリング法を使用して形成することができ、タングステン膜２７ｂは、例えばＣＶＤ法を使用して形成することができる。次に、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて、酸化シリコン膜２３上に形成された不要な窒化チタン膜２７ａおよびタングステン膜２７ｂを除去し、接続孔内にのみ窒化チタン膜２７ａおよびタングステン膜２７ｂを残すことによりプラグ１０Ｐ１を形成する。
【００４９】
次に、図１２に示すように、プラグ１０Ｐ１を形成した酸化シリコン膜上にＳｉＣＮ膜２８ａおよび酸化シリコン膜２８ｂを順次形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、ＳｉＣＮ膜２８ａおよび酸化シリコン膜２８ｂに溝２９ａ、２９ｂを形成する。
【００５０】
続いて、図１３に示すように、溝２９ａ、２９ｂ内を含む酸化シリコン膜２８ｂ上に窒化チタン膜３０ａを形成する。窒化チタン膜３０ａは、例えばスパッタリング法を使用して形成することができる。その後、窒化チタン膜３０ａ上に、例えばスパッタリング法を使用して薄い銅膜からなるシード膜（図示せず）を形成する。そして、シード膜上に例えばめっき法を使用して銅膜３０ｂを形成する。なお、銅膜３０ｂに代えて銅を主成分とする導体膜を形成してもよい。
【００５１】
次に、図１４に示すように、酸化シリコン膜２８ｂ上に形成された不要な窒化チタン膜３０ａおよび銅膜３０ｂを除去し、接続孔内にのみ窒化チタン膜３０ａおよび銅膜３０ｂを残すことにより第１層配線８Ｌ１、１０Ｌ１を形成する。
【００５２】
続いて、図１５に示すように、第１層配線８Ｌ１、１０Ｌ１を形成した酸化シリコン膜２８ｂ上に、順次、ＳｉＣＮ膜３１ａ、低誘電率膜３１ｂ、ＳｉＣＮ膜３２ａおよび低誘電率膜３２ｂを積層する。これらの積層膜は、例えばＣＶＤ法を使用して形成することができる。低誘電率膜３１ｂ、３２ｂは酸化シリコン膜より誘電率の低い膜から形成され、例えば、ＳｉＯＣ膜やＦＳＧ膜から形成される。次に、図１６に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、ＳｉＣＮ膜３１ａ、低誘電率膜３１ｂ、ＳｉＣＮ膜３２ａおよび低誘電率膜３２ｂよりなる積層膜に溝３３ａ〜３３ｄを形成する。
【００５３】
そして、図１７に示すように、溝３３ａ〜３３ｄ内を含む低誘電率膜３２ｂ上に窒化チタン膜３４ａを形成する。窒化チタン膜３４ａは、例えばスパッタリング法を使用して形成することができる。その後、窒化チタン膜３４ａ上に、例えばスパッタリング法を使用して薄い銅膜からなるシード膜（図示せず）を形成する。そして、シード膜上に例えばめっき法を使用して銅膜３４ｂを形成する。
【００５４】
次に、図１８に示すように、低誘電率膜３２ｂ上に形成された不要な窒化チタン膜３４ａおよび銅膜３４ｂを除去し、溝３３ａ〜３３ｄ内にのみ窒化チタン膜３４ａおよび銅膜３４ｂを残すことによりプラグ８Ｖ２、８Ｐ２、１０Ｐ２および第２層配線８Ｃ２、８Ｌ２、１０Ｌ２、１１Ｌ２を形成する。このとき、プラグ８Ｖ２と第２層配線８Ｃ２、プラグ８Ｐ２と第２層配線８Ｌ２、プラグ１０Ｐ２と第２層配線１０Ｌ２は、それぞれ一体的に形成される。
【００５５】
以下、同様の工程を繰り返して多層配線を形成する。そして、最上層の配線を用いてヒューズを形成する工程について以下に説明する。
【００５６】
図１９に示す段階で、第１層配線１０Ｌ１から第６層配線１０Ｌ６を用いて第１ガードリング部１０が形成されていることがわかる。つまり、第１ガードリング部１０は、多層配線より形成されており、多層配線のうち第６層配線１０Ｌ６から最下層に形成された第１層配線１０Ｌ１にまで達している。これにより、複数の層間絶縁膜の一部を構成する低誘電率膜（３８ｂ、３９ｂなど）を貫通する杭のような構造を形成できる。したがって、低誘電率膜（３８ｂ、３９ｂなど）を固定することができ、膜剥がれや低誘電率膜３１ｂと下層の酸化シリコン膜２８ｂとの剥離を防止することができる。
【００５７】
次に、第６層配線８Ｌ６、１０Ｌ６、１１Ｌ６を形成した酸化シリコン膜４２ｂ上に順次、ＳｉＣＮ膜４３ａ、酸化シリコン膜４３ｂ、ＳｉＣＮ膜４４ａおよび酸化シリコン膜４４ｂからなる積層膜を形成する。これらの積層膜は、例えばＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用して、積層膜に溝４５ａ、４５ｂを形成する。
【００５８】
続いて、図２０に示すように、溝４５ａ、４５ｂ内を含む酸化シリコン膜４４ｂ上に窒化チタン膜４６ａを形成する。窒化チタン膜４６ａは、例えばスパッタリング法を使用して形成することができる。その後、窒化チタン膜４６ａ上に、例えばスパッタリング法を使用して薄い銅膜からなるシード膜（図示せず）を形成する。そして、シード膜上に例えばめっき法を使用して銅膜４６ｂを形成する。
【００５９】
次に、図２１に示すように、酸化シリコン膜４４ｂ上に形成された不要な窒化チタン膜４６ａおよび銅膜４６ｂを除去し、溝４５ａ、４５ｂ内にのみ窒化チタン膜４６ａおよび銅膜４６ｂを残すことによりプラグ８Ｐ７、１１Ｐ７および第７層配線８Ｌ７、１１Ｌ７を形成する。これにより、最上層の第７層配線８Ｌ７でヒューズ８を形成することができる。この最上層の第７層配線８Ｌ７で形成されたヒューズ８は、多層配線により第２層配線８Ｃ２にまで接続されている。ヒューズ８と第２層配線８Ｃ２まで接続する接続配線は、層間絶縁膜の一部である低誘電率膜（３８ｂ、３９ｂなど）を貫通しているので、低誘電率膜の膜剥がれを防止することができる。同様に、第２ガードリング部１１は、多層配線より形成されており、多層配線のうち最上層に形成された第７層配線１１Ｌ７から最下層に形成された第１層配線１１Ｌ１にまで達している。これにより、複数の層間絶縁膜の一部を構成する低誘電率膜（３８ｂ、３９ｂなど）を貫通する杭のような構造を形成できる。したがって、低誘電率膜（３８ｂ、３９ｂなど）を固定することができ、膜剥がれを防止することができる。なお、図２１では、第２ガードリング部１１は、第２層配線１１Ｌ２までしか形成されておらず、第１層配線１１Ｌ１が形成されていないが、図５で述べたように、他の断面において第１層配線１１Ｌ１は形成されている。したがって、第２ガードリング部１１を最上層に形成された第７層配線１１Ｌ７から最下層に形成された第１層配線１１Ｌ１にまで達しているとしている。
【００６０】
このようにして、半導体基板２０のチップ領域の角部にヒューズ８を形成することができる。ここで、チップ領域の角部には、同様の工程を経ることにより複数のヒューズ８が形成されており、ヒューズ群６ｂが形成される。すなわち、チップ領域の角部には、図３に示すように、ヒューズ群６ｂが形成され、さらに、ヒューズ群６ｂが複数形成される。なお、チップ領域の角部にヒューズ群６ｂが形成されているが、このヒューズ群６ｂはチップ領域に形成されるヒューズ群６ａ、６ｂの一部であり、例えば、チップ領域の中央帯５にもヒューズ群６ａが形成される（図３参照）。
【００６１】
この段階でチップ領域のメモリセル形成領域には、ＳＲＡＭが形成される。そして、ＳＲＡＭもメモリセルの中に不良のメモリセルがないかテストが実施され、ヒューズＲＯＭ内にある所定のヒューズ（例えばチップ領域の角部に形成されたヒューズ群６）を切断することにより、不良メモリセルのアドレスを記憶させる。ヒューズＲＯＭを構成するヒューズとして、例えばチップ領域の角部に形成されたヒューズ群６ｂが含まれる。
【００６２】
その後、半導体ウェハをダイシングすることにより複数の半導体チップに個片化することにより、本実施の形態における半導体装置が製造される。
【００６３】
さらに、上述した工程を図４のＢ−Ｂ線で切断した断面を用いて図面を参照しながら説明する（図８参照）。図２２に示すように、半導体基板２０上に絶縁膜２１およびポリシリコン膜２２を形成する点は、図１１と同様である。そして、層間絶縁膜である酸化シリコン膜２３を形成した後、プラグ１１Ｐ１を形成する。続いて、プラグ１１Ｐ１を形成した酸化シリコン膜２３上にＳｉＣＮ膜２８ａおよび酸化シリコン膜２８ｂを形成する。次に、フォトリソグラフィ技術およびエッチング技術を使用して、ＳｉＣＮ膜２８ａおよび酸化シリコン膜２８ｂに溝５０ａ〜５０ｇを形成する。
【００６４】
続いて、図２３に示すように、溝５０ａ〜５０ｇ内を含む酸化シリコン膜２８ｂ上に窒化チタン膜３０ａを形成する。窒化チタン膜３０ａは、例えばスパッタリング法を使用して形成することができる。その後、窒化チタン膜３０ａ上に、例えばスパッタリング法を使用して薄い銅膜からなるシード膜（図示せず）を形成する。そして、シード膜上に例えばめっき法を使用して銅膜３０ｂを形成する。
【００６５】
次に、図２４に示すように、酸化シリコン膜２８ｂ上に形成された不要な窒化チタン膜３０ａおよび銅膜３０ｂを除去し、溝５０ａ〜５０ｇ内にのみ窒化チタン膜３０ａおよび銅膜３０ｂを残すことにより第１層配線８Ｌ１、１１Ｌ１を形成する。
【００６６】
続いて、図２５に示すように、第１層配線８Ｌ１、１１Ｌ１を形成した酸化シリコン膜２８ｂ上に、順次、ＳｉＣＮ膜３１ａ、低誘電率膜３１ｂ、ＳｉＣＮ膜３２ａおよび低誘電率膜３２ｂを積層する。これらの積層膜は、例えばＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用して、ＳｉＣＮ膜３１ａ、低誘電率膜３１ｂ、ＳｉＣＮ膜３２ａおよび低誘電率膜３２ｂよりなる積層膜に溝５１を形成する。
【００６７】
その後、図２６に示すように、溝５１内を含む低誘電率膜３２ｂ上に窒化チタン膜３４ａを形成する。窒化チタン膜３４ａは、例えばスパッタリング法を使用して形成することができる。その後、窒化チタン膜３４ａ上に、例えばスパッタリング法を使用して薄い銅膜からなるシード膜（図示せず）を形成する。そして、シード膜上に例えばめっき法を使用して銅膜３４ｂを形成する。
【００６８】
次に、図２７に示すように、低誘電率膜３２ｂ上に形成された不要な窒化チタン膜３４ａおよび銅膜３４ｂを除去し、溝５１内にのみ窒化チタン膜３４ａおよび銅膜３４ｂを残すことによりプラグ１１Ｐ２および第２層配線１１Ｌ２を形成する。
【００６９】
以下、同様の工程を繰り返すことにより、図８に示すような多層配線を形成することができる。図８に示すように、第２ガードリング部１１は、多層配線より形成されており、多層配線のうち最上層に形成された第７層配線１１Ｌ７から最下層に形成された第１層配線１１Ｌ１にまで達している。これにより、複数の層間絶縁膜の一部を構成する低誘電率膜（３８ｂ、３９ｂなど）を貫通する杭のような構造を形成できる。したがって、低誘電率膜（３８ｂ、３９ｂなど）を固定することができ、膜剥がれを防止することができることがわかる。
【００７０】
次に、本実施の形態の変形例について説明する。図２８は、本実施の形態における第１変形例を示した図である。図２８は、第１変形例の半導体チップの構成を示した平面図である。図２８において、図３と同様に、半導体チップ１の四隅の角部にヒューズ群６ｂが形成されている。図３と異なる点は、図３では、半導体チップ１の角部のうち半導体チップ１の長辺方向にヒューズ群６ｂが形成されていたのに対し、図２８では、半導体チップ１の角部のうち半導体チップ１の短辺方向にヒューズ群６ｂが形成されている点である。このように、半導体チップ１の短辺方向にヒューズ群６ｂを形成しても、半導体チップ１の角部にヒューズ群６ｂが形成されている点は変わらないため、実施の形態１と同様に、半導体チップ１の角部における層間絶縁膜の膜剥がれを防止することができる。また、図３と同様に図２８でも、補強部に代えてサイズの小さいヒューズ群６ｂを配置しているので、半導体チップ１の小型化を図ることができる。
【００７１】
図２９は、本実施の形態における第２変形例を示した図である。図２９においても、図３と同様に、半導体チップ１の角部にヒューズ群６ｂが設けられている点で共通するが、本第２変形例では、半導体チップ１の角部に接続する長辺方向と短辺方向の両方にヒューズ群６ｂが設けられている点で相違する。このように長辺方向と短辺方向の両側にヒューズ群６ｂを配置することにより、半導体チップ１の角部における層間絶縁膜の膜剥がれをさらに効果的に防止することができる。つまり、半導体チップ１の角部を両側から固定することができるので、充分に層間絶縁膜の膜剥がれを防止できる。したがって、第２変形例においては、半導体チップ１のさらなる信頼性向上を図ることができる。また、補強部に代えてサイズの小さいヒューズ群６ｂを配置しているので、半導体チップ１の小型化を図ることができる。
【００７２】
図３０は、本実施の形態における第３変形例を示した図である。図３０においても、図２９と同様に、半導体チップ１の角部にヒューズ群６ｂが設けられている。さらに、図３０では、半導体チップ１の角部ではない周辺部にもヒューズ群６ｂが設けられている。したがって、半導体チップ１の周辺部を囲むようにヒューズ群６ｂが配置されているので、半導体チップ１の角部以外の外周部においても層間絶縁膜の膜剥がれを防止することができる。ここで、半導体チップ１の周辺部とは、半導体チップ１内の外縁部であって、メモリセル形成領域２の外側の領域をいうものと定義できる。さらに細かくいうと、メモリセル形成領域２とシールリング７の形成領域との間の領域である。本第３変形例においても、補強部に代えてサイズの小さいヒューズ群６ｂを配置しているので、半導体チップ１の小型化を図ることができる。
【００７３】
図３１は、本実施の形態における第４変形例を示した図である。図３１においても図３０と同様に、半導体チップ１の角部だけでなく周辺部にもヒューズ群６ｂが配置されているので、半導体チップ１の角部以外の外周部においても層間絶縁膜の膜剥がれを防止することができる。さらに、本第４変形例では、半導体チップ１の角部にヒューズ群６ｂの他に補強部１０６ａも設けているので、半導体チップ１の角部における層間絶縁膜の膜剥がれを最も効果的に防止することができる。本第４変形例によれば、補強部１０６ａを設けているので半導体チップ１の小型化は図ることはできないが、最も半導体チップ１の信頼性を向上させることができる。
【００７４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７５】
前記実施の形態では、半導体装置の一例としてＳＲＡＭについて説明したが、これに限らず、ロジック混載メモリ製品や、ＤＲＡＭ、不揮発性メモリなどの半導体装置にも適用することができる。
【産業上の利用可能性】
【００７６】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【００７７】
【図１】本発明者が検討した図であって、ＳＲＡＭを形成した半導体チップを示した平面図である。
【図２】図１のＡ−Ａ線で切断した断面を示す断面図である。
【図３】本発明の実施の形態における半導体チップを示す平面図である。
【図４】実施の形態におけるヒューズ群の構成を示した平面図である。
【図５】図４のＡ−Ａ線で切断した断面を示す断面図である。
【図６】図５の一部を拡大した断面図である。
【図７】図４のＢ−Ｂ線で切断した断面を示す断面図である。
【図８】図７を拡大した断面図である。
【図９】冗長救済シーケンスを示すフローチャートである。
【図１０】ＳＲＡＭにおける回路構成を示すブロック図である。
【図１１】実施の形態における半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】実施の形態における半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】第１変形例を示す半導体チップの平面図である。
【図２９】第２変形例を示す半導体チップの平面図である。
【図３０】第３変形例を示す半導体チップの平面図である。
【図３１】第４変形例を示す半導体チップの平面図である。
【符号の説明】
【００７８】
１  半導体チップ
２  メモリセル形成領域
３  メモリセルアレイ
４  デコーダ
５  中央帯
６ａ  ヒューズ群
６ｂ  ヒューズ群
７  シールリング
８  ヒューズ
８ａ  切断部
８ｂ  接続部
９  開口部
１０  第１ガードリング部
１１  第２ガードリング部
１８ａ  正規のメモリセルアレイ
１８ｂ１  ヒューズＲＯＭ
１８ｂ２  ヒューズＲＯＭ
１８ｃ１  アドレス比較回路
１８ｃ２  アドレス比較回路
１８ｄ１  駆動信号切り替え回路
１８ｄ２  駆動信号切り替え回路
１８ｅ１  予備列デコーダ
１８ｅ２  予備行デコーダ
１８ｆ１  予備列メモリ
１８ｆ２  予備行メモリ
１８ｇ１  列デコーダ
１８ｇ２  行デコーダ
２０  半導体基板
２１  絶縁膜
２２  ポリシリコン膜
２３  酸化シリコン膜
２４  低誘電率膜
２５  酸化シリコン膜
２６  表面保護膜
２７ａ  窒化チタン膜
２７ｂ  タングステン膜
２８ａ  ＳｉＣＮ膜
２８ｂ  酸化シリコン膜
２９ａ  溝
２９ｂ  溝
３０ａ  窒化チタン膜
３０ｂ  銅膜
３１ａ  ＳｉＣＮ膜
３１ｂ  低誘電率膜
３２ａ  ＳｉＣＮ膜
３２ｂ  低誘電率膜
３３ａ〜３３ｄ  溝
３４ａ  窒化チタン膜
３４ｂ  銅膜
３５ａ  ＳｉＣＮ膜
３５ｂ  低誘電率膜
３６ａ  ＳｉＣＮ膜
３６ｂ  低誘電率膜
３７ａ  ＳｉＣＮ膜
３７ｂ  低誘電率膜
３８ａ  ＳｉＣＮ膜
３８ｂ  低誘電率膜
３９ａ  ＳｉＣＮ膜
３９ｂ  低誘電率膜
４０ａ  ＳｉＣＮ膜
４０ｂ  低誘電率膜
４１ａ  ＳｉＣＮ膜
４１ｂ  低通電率膜
４２ａ  ＳｉＣＮ膜
４２ｂ  酸化シリコン膜
４３ａ  ＳｉＣＮ膜
４３ｂ  酸化シリコン膜
４４ａ  ＳｉＣＮ膜
４４ｂ  表面保護膜
４５ａ  溝
４５ｂ  溝
４６ａ  窒化チタン膜
４６ｂ  銅膜
５０ａ〜５０ｇ  溝
５１  溝
１００  半導体チップ
１０１  メモリセル形成領域
１０２  メモリセルアレイ
１０３  デコーダ
１０４  中央帯
１０５  ヒューズ群
１０６  シールリング
１０６ａ  補強部
１１０  半導体基板
１１１  絶縁膜
１１２  ポリシリコン膜
１１３  プラグ
１１４  第１層配線
１１５  酸化シリコン膜
１１６  プラグ
１１７  第２層配線
１１８  プラグ
１１９  第３層配線
１２０  プラグ
１２１  第４層配線
１２２  プラグ
１２３  第５層配線
１２４  プラグ
１２５  低誘電率膜
１２６  第６層配線
１２７  プラグ
１２８  第７層配線
１２９  酸化シリコン膜
１３０  表面保護膜
８Ｌ１  第１層配線
８Ｖ２  プラグ
８Ｐ２  プラグ
８Ｃ２  第２層配線
８Ｌ２  第２層配線
８Ｐ３  プラグ
８Ｌ３  第３層配線
８Ｐ４  プラグ
８Ｌ４  第４層配線
８Ｐ５  プラグ
８Ｌ５  第５層配線
８Ｐ６  プラグ
８Ｌ６  第６層配線
８Ｐ７  プラグ
８Ｌ７  第７層配線
１０Ｐ１  プラグ
１０Ｌ１  第１層配線
１０Ｐ２  プラグ
１０Ｌ２  第２層配線
１０Ｐ３  プラグ
１０Ｌ３  第３層配線
１０Ｐ４  プラグ
１０Ｌ４  第４層配線
１０Ｐ５  プラグ
１０Ｌ５  第５層配線
１０Ｐ６  プラグ
１０Ｌ６  第６層配線
１１Ｐ１  プラグ
１１Ｌ１  第１層配線
１１Ｐ２  プラグ
１１Ｌ２  第２層配線
１１Ｐ３  プラグ
１１Ｌ３  第３層配線
１１Ｐ４  プラグ
１１Ｌ４  第４層配線
１１Ｐ５  プラグ
１１Ｌ５  第５層配線
１１Ｐ６  プラグ
１１Ｌ６  第６層配線
１１Ｐ７  プラグ
１１Ｌ７  第７層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007165387.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2007165387.tif 000020
【図１９】
2007165387.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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