【事件の表示】
　特願２０１０−５４４９９９「システムオンチップのスキャンパスの部分を分離するための装置及び方法」拒絶査定不服審判事件〔平成２１年８月　６日国際公開，ＷＯ２００９／０９７０８８，平成２３年４月２１日国内公表，特表２０１１−５１２５２３〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　事案の概要
　１　手続の経緯
　本件出願は，特許法１８４条の３第１項の規定により平成２１年１月２１日（パリ条約による優先権　外国庁受理　平成２０年１月３０日　アメリカ合衆国）にされたとみなされる特許出願であって，その手続の経緯の概要は，以下のとおりである。
平成２４年　７月１３日：拒絶理由通知（同年同月１８日発送）
平成２５年　１月１８日：意見書
平成２５年　１月１８日：手続補正書
平成２５年　２月　５日：拒絶査定（同年同月７日送達）
平成２５年　６月　７日：手続補正書
平成２５年　６月　７日：審判請求
平成２５年　８月　１日：手続補正書
平成２５年　８月２８日：前置報告
平成２６年　１月　８日：審尋
平成２６年　７月　８日：回答書
平成２６年　７月３１日：拒絶理由通知（同年８月５日発送）
平成２７年　２月　５日：意見書（以下「本件意見書」という。）
平成２７年　２月　５日：手続補正書（以下「本件補正」という。）
　
　２　本願発明
　本件出願の特許請求の範囲の請求項１に係る発明は，本件補正によって補正された，特許請求の範囲，明細書及び図面の記載からみて，本件補正による補正後の特許請求の範囲の請求項１に記載されたとおりの，以下のものである（以下「本願発明」という。）。
「　システムオンチップ装置であって，
　少なくとも第１の階層レベルを備えるスキャンパスであって，前記第１の階層レベルが，第２の階層レベルを選択及び選択解除する少なくとも１つのマルチプレクサを含む階層使用可能コンポーネントを含む複数のコンポーネントを備え，前記第２の階層レベルが少なくとも１つのコンポーネントを備え，データは前記第１の階層レベルの前記コンポーネントに印加される少なくとも１つの制御信号を使用して前記第１の階層レベル内で伝搬されるスキャンパス，及び
　前記第１の階層レベル内の前のデータの伝搬から独立して前記第２の階層レベル内のデータの伝搬を制御する前記第２の階層レベルの前記少なくとも１つのコンポーネントへの前記少なくとも１つの制御信号の印加をフィルタリングする制御論理を備えた装置。」
　
　３　当審判体の拒絶の理由
　当審判体の拒絶の理由は，概略，以下のとおりである。
（理由１）この出願は，特許請求の範囲の記載が，請求項１に係る発明の制御論理は発明の詳細な説明に記載したものであるとはいえない点で，特許法第３６条第６項第１号に規定する要件を満たしていない。
　
（理由２）この出願の請求項１に係る発明は，その優先日前に日本国内又は外国において，頒布された下記の引用例１に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない，また，この出願の請求項１に係る発明は，その優先日前に日本国内又は外国において，頒布された下記の引用例１に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて，その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
引用例１：特許第２７７８６９２号公報
引用例２：特開昭６２−９３６７２号公報
引用例３：特表２００４−５００７１２号公報
引用例４：特開昭６３−２４３８９０号公報
引用例５：特開平４−３５７４７７号公報
（引用例２〜５は，システムオンチップやマルチプレクサ等の構成について，バウンダリスキャンの周知技術を示す文献として示したものである。）
　
第２　当審判体の判断
　１　理由１（３６条６項１号）について
　(1) 本願発明は，「前記第１の階層レベル内の前のデータの伝搬から独立して前記第２の階層レベル内のデータの伝搬を制御する前記第２の階層レベルの前記少なくとも１つのコンポーネントへの前記少なくとも１つの制御信号の印加をフィルタリングする制御論理」の構成を具備する。
　しかしながら，発明の詳細な説明には，「前のデータの伝搬」及び「独立して」という記載は存在しない。また，これら記載の意味を示唆する記載も存在しない。
　したがって，本願発明の制御論理は，発明の詳細な説明に記載されたものであるとはいえない。
　
　(2) ところで，「前」とは，通常，「物の正面にあたるところ。」，「ある時点より早いこと。」，「それ相当のもの。また，そのものとしての面目。」（広辞苑６版）等を意味する。そして，本件においては，「ある時点より早いこと」以外では，意味が通じない。したがって，本件において「前」は，「ある時点より早いこと」の意味で用いられていると推測できる。
　また，「独立」とは，通常，「それだけの力で立っていること。」，「個人が一家を構え，生計を立て，私権行使の能力を有すること」，「単独で存在すること。他に束縛または支配されないこと。ひとりだち。特に，一国または団体が，その権限行使の能力を完全に有すること。」（広辞苑６版）等を意味する。そして，強いて言うならば，本件において「独立」は，「他に束縛または支配されないこと」の意味で用いられていると，一応，仮定できる。
　さらにまた，「制御」とは，通常，「相手が自由勝手にするのをおさえて自分の思うように支配すること。統御。」，「機械や設備が目的通り作動するように操作すること。」（広辞苑６版）を意味する。そして，本件において「制御」は，「機械や設備が目的通り作動するように操作すること。」の意味で用いられていると，解することができる。
　そうしてみると，特許請求の範囲の請求項１の「前記第１の階層レベル内の前のデータの伝搬から独立して前記第２の階層レベル内のデータの伝搬を制御する制御論理」との記載は，「前記第２の階層レベル内のデータの伝搬の時点より早い時点の伝搬である，前記第１の階層レベル内のデータの伝搬から束縛されない状態で，(a)前記第２の階層レベル内のデータを伝搬させたいときには伝搬させ，また，(b)前記第２の階層レベル内のデータを伝搬させたくないときには伝搬させないようにする制御論理」のことを意味すると仮定できる。
　しかしながら，仮に，このように理解するとしても，以下に示すとおり，発明の詳細な説明には，このような制御論理は記載されていない。
　
　すなわち，発明の詳細な説明には，本願発明の「システムオンチップ」に関して，図４とともに，「システムオンチップ４００」（以下「実施例」という。）が記載されている。
【図４】
　ア　図４及びその説明（段落【００３１】〜【００５８】，特に，段落【００３３】，【００３６】〜【００３７】，【００４６】〜【００４７】及び【００５１】）からは，以下の，実施例の回路構成が理解できる（下線は当審判体が付した。以下同様。）。
　５つのコンポーネント
４１０
４２０
４１０
４１０
４１０
４１０
４１０
　コンポーネント
４１０
４２０
４２０
４１０
４２０
４１０
４１０
４１０
４１０
４２０
４１０
４１０
　「ＳｈＤＲ」及び「ＵｐＤＲ」と呼ばれる，２つの制御信号が，コンポーネント
４１０
４２０
４１０
４１０
４１０
４１０
４２０
４１０
４１０
４１０
　フィルタリング制御論理４３０は，制御信号とＵｐＳＩＢ出力との間で，論理積の演算を行う。ＵｐＳＩＢが「１」のとき，制御信号はフィルタリング制御論理４３０を通過して，コンポーネント
４１０
４１０
４１０
４１０
　
　イ　図５Ａ〜Ｄ及びその説明（段落【００６１】〜【００７０】）からは，ＵｐＳＩＢが「０」の場合における，以下の，実施例のスキャン動作が理解できる。
　制御信号ＳｈＤＲが「１」の状態でクロックを進めると，コンポーネント
４１０
４１０
４２０
４１０
４１０
４１０
４１０
４１０
４１０
　回路動作から見て，コンポーネント
４２０
４１０
４１０
　
　ウ　図５Ｅ及びその説明（段落【００７１】〜【００７３】）からは，ＵｐＳＩＢが「０」の場合における，以下の，実施例の更新動作が理解できる。
　制御信号ＵｐＤＲが「０」から「１」になると，コンポーネント
４１０
４１０
４１０
４１０
４１０
４１０
４１０
４１０
　
　エ　図示されていないが，図４，図５Ａ〜Ｅ及びその説明（段落【００３２】〜【００７３】，特に，段落【００４５】）の記載に基づくと，ＵｐＳＩＢが「１」の場合における，以下の，実施例のスキャン動作が理解できる。
　制御信号ＳｈＤＲが「１」の状態でクロックを進めると，コンポーネント
４１０
４１０
４２０
４１０
４１０
４１０
４１０
　回路動作を整合的に理解すると，コンポーネント
４２０
４１０
４１０
　
　オ　図示されていないが，図４，図５Ａ〜Ｅ及びその説明（段落【００３２】〜【００７３】，特に，段落【００４５】及び【００７３】）の記載に基づくと，ＵｐＳＩＢが「１」の場合における，以下の実施例の更新動作が，理解できる。
　制御信号ＵｐＤＲが「０」から「１」になると，コンポーネント
４１０
４１０
４１０
４１０
４１０
４１０
４１０
４１０
　
　カ　図示されていないが，図４，図５Ａ〜Ｅ及びその説明（段落【００３２】〜【００７３】，特に，段落【００４２】及び【００４３】）の記載に基づくと，以下の，実施例の選択動作が理解できる。
　コンポーネント
４２０
４２０
　
　キ　具体的に図示されていないが，図４，図５Ａ〜Ｅ及びその説明（段落【００３２】〜【００７３】，特に，段落【００４２】及び【００４３】）の記載に基づくと，以下の，実施例の選択解除動作が理解できる。
　コンポーネント
４２０
４２０
　
　そうしてみると，発明の詳細な説明には，本願発明の「システムオンチップ装置」，「第１の階層レベル（のコンポーネント）」，「第２の階層レベル（のコンポーネント）」，「制御信号」及び「制御論理」の各々に，一応，対応付け可能な実施例の構成として，「システムオンチップ４００」，「コンポーネント
４１０
４２０
４１０
４１０
４１０
　しかしながら，当該実施例においては，(a')制御論理（フィルタリング制御論理４３０）が，第２の階層レベル内のデータ（コンポーネント
４１０
４１０
４２０
４２０
　
　したがって，発明の詳細な説明には，「前記第１の階層レベル内の前のデータの伝搬に
依存して
独立して
　なお，第２の階層レベルの選択動作／選択解除動作に関して，発明の詳細な説明の段落【００９２】及び【００９３】には，ＳＩＢセルを使用する構成及びＵｐＳＩＢレジスタの値を使用する構成は，例示である旨が記載されている。しかしながら，このような特許明細書における常套句があるからといって，本願発明が，発明の詳細な説明に記載したものであることにはならない（「例示である」と言及しただけで，それ以外の構成が記載されていることにはならない。）。
　また，請求人も，本件補正は，本件出願の図４及び関連する明細書の記載に基づくと主張しているところである。
　
　(3) 小括
　以上のとおりであるから，この出願は，特許請求の範囲の記載が，請求項１に係る発明の制御論理は発明の詳細な説明に記載したものであるとはいえない点で，特許法第３６条第６項第１号に規定する要件を満たしていない。
　
　２　理由２（２９条１項３号及び２９条２項）について
　本件出願の発明の詳細な説明の段落【００１１】には，以下のとおり記載されている。
「【００１１】フィルタリング制御論理は，（第１の階層レベルのコンポーネントへの制御信号の印加を変更することなく）第２の階層レベルのコンポーネントへの制御信号の印加が変更されるように，スキャンパスの全てのコンポーネントに通常印加される制御信号をフィルタリングする。このように，第２の階層レベルが選択解除されるとき，ビットストリーム値が引き続き第１の階層レベルを通じて伝搬される間，ビットストリーム値は第２の階層レベル内で伝搬されない。従って，第２の階層レベルが選択解除されている間，第２の階層レベルは，スキャンパスから効果的に分離される（つまり，第２の階層レベル内でデータを全く伝搬しないように完全に非アクティブ化される）。」
　段落【００１１】の記載によると，本願発明の「前記第２の階層レベル内のデータの伝搬を制御する」とは，「前記第２の階層レベル内のデータの伝搬を止める」（伝搬させない）ことを意味すると解することができ，このような理解は前記１(2)で述べた実施例の回路動作とも整合する。また，「前のデータの伝搬」を「全ての前のデータの伝搬」と限定的に解釈する必要はなく，このように理解すると前記１(2)で述べた実施例の回路動作とも整合する（「前記第２の階層レベル内のデータの伝搬を止める」ための「０」データの伝搬以外の，データの伝搬との関係においては，当然，独立している。）。
　しかしながら，仮に，このように本願発明を解釈しても，以下のとおり，当審判体の拒絶の理由の，理由２が解消しない。
　
　(1) 引用例１の記載
　引用例１には，以下の事項が記載されている。なお，下線は当審判体が付した。また，行数は，各頁中央に記載された数字に基づいている。
　
　ア　２欄１１行〜３欄２５行
「従来の技術及び問題点
　面取付け装置，用途向けIC（ASIC）及び両側を持つボートの開発により，ボード・レベルの試験が急速に大きな問題になりつつある。密度が一層高くなると共に，試験のコストも急激に上昇する。
　試験能力を改善すると共に試験のコストを切下げるためにICの設計で使われる１つの方式は，主論理回路の設計の区分を別々に試験し得るモジュールに区画することである。この区画は，シフトレジスタ・ラッチ（SRL）又は走査レジスタ（SR）の何れかを用いて，モジュールを境界走査リングで取囲むことによって行なわれる。明確に限定された任意の論理ブロックの境界でも，同じ方式を使うことができる。ICのI/O構造の回りに境界走査方式を利用すると，ICレベルと同じく，ボード・レベルでも同様な利点が得られる。
　従来，境界走査方式を用いるシステムでは，走査の長さと，SRLとのインターフェース接続に必要されるコネクタの数との間で兼合いがあった。最小限の数のコネクタを使った場合（即ち，試験データ／結果の入出力の走査に必要なコネクタだけを使った場合），走査の長さは膨大になることがある。試験する点の数をどれだけ少なくしても，走査の長さは変わらない。この代わりに，走査の長さを一層小さいセグメントに分割することができるが，アクセス線（コネクタ）が比例的に増加する。
　走査の長さが一定と云う制約がある為，システム・レベルの試験（即ち，多数のIC）に関連して，論理ブロックを試験し得るICの内部に境界走査試験を追加することを考えるのは実際的でなかった。この結果，IC及びボード又はシステムに対して別々の試験方法を使わなければならなかった。」
　
　イ　３欄２６行〜４欄２９行
「問題点を解決するための手段及び作用
　この発明は，その通路が試験される論理区分だけを通る様に，連続的な走査通路を圧縮又は拡張することができる様にする。この高速走査（FSCAN）方式が，装置選択モジュール（DSM）と呼ぶ簡単な論理設計を用いて構成される。
　FSCANを使うことにより，直列データ・リングに接続される装置を選択し又は選択解除し，直列通路が装置の内部走査通路を通るか又はそれを側路することができる様にする。更に，
FSCANをICの設計で用いて，内部走査試験の為に，コア論理回路の区分を仕切ることができる。
　FSCAN方式の別の利点は，走査通路が故障に対して一層寛容性を持つ様にする傾向があることである。例えば，主走査通路に接続された走査サブリングが短絡又は開路状態になって，残りの走査通路が働かなくなった場合，FSCANの装置選択モジュール（DSM）を使って単純に選択解除することができる。一旦DSMが選択解除されると，主走査通路は単にそのサブリングを側路する。
　この発明の目的は，試験に必要なコネクタの数を最小限にすることである。
　この発明の目的は境界走査試験を，個別の装置の一部分，個別の装置全体，又は一群の装置及びシステムに対して実行することができる様にすることである。
　この発明の別の目的は，走査時間を最小限にする様に，可変の走査の長さをとれる様にすることである。
　この発明の別の目的は，一層高度の故障に対する寛容性を持たせることである。
　上記並びにその他の目的が，何れもデータを選択的に送り且つ受取る入力線及び出力線を持つ複数個の論理装置を持っていて，該論理装置の内の第１及び第２の装置は何れも更に論理コア及び多数のビット位置を持つ走査セルを持ち，該走査セルは論理的に前記第１及び第２の論理装置の論理コアと入力線及び出力線の間に配置されていて，前記多数のビット位置の内の選ばれたビットは，制御のもとに選択的に前記データの代わりに置換され，前記第１及び第２の論理装置の各々が，該第１及び第２の論理装置の夫々の走査セルに接続された装置選択モジュールを含み，前記第１の論理装置の装置選択モジュールが第１のバスにも結合されて試験データ・ビットを受取ると共に，前記第２の論理装置の装置選択モジュールにも第２のバスを介して結合されており，前記第１の論理装置の装置選択モジュールは，選ばれた試験データ・ビットに応答して，該試験データ・ビットの内の選ばれたビットを選択的に前記第１の論理装置の装置選択モジュールに接続された走査セルにロードすると共に，他の選ばれた試験データ・ビットを前記第２の論理装置の装置選択モジュールに前記第２のバスを介して送り，前記装置選択モジュールが接続された走査セルによるデータの置換を制御する境界走査試験装置によって達成される。」
　
　ウ　４欄３０行〜６欄１２行
「実　施　例
　装置選択モジュール（DSM）は他の形式の走査の設計に使うことができるが，現在好ましいと考えられる実施例はDSMを境界走査に使う。境界走査は，論理素子（１つ又は複数）を走査通路によって取囲み，走査通路を介して素子（１つ又は複数）を制御し且つ観測することができる様にする試験方式である。境界走査セルは典型的には直列シフトレジスタで構成される。試験の間，各々のシフトレジスタのビットは，境界走査によって取囲まれた素子に出力をデータし，又はそれからのデータをロードすることができる。通常の動作では，シフトレジスタの各ビットは，システムの入力及び出力がシフトレジスタの中を邪魔されずに伝搬することできる様にする側路能力を持っている。こういう境界走査セルは当業者に知られている。
　第１図について説明すると，
論理装置１が論理コア102を持ち，この論理コアが境界走査セル101及び103に取囲まれている。
【第１図】
バス105の通常の到来データを走査セル101で捕捉することもできるし，或いは論理コア102に供給するバス106へ通過させることもできる。この代わりに，走査セル101に記憶されたデータをバス106に供給して論理コア102に送ることができる。同様に，論理コア102からバス107に出るデータ出力を走査セル103で捕捉するか，或いはバス108へ通過させることができる。走査セル103からバス108にデータを出力することもできる。
　
論理装置２及び100は，走査入力セル121,131，入力バス108,112，内部入力バス109,113，論理コア122,132，内部出力バス110,114及び出力バス111,115を持つ点で，論理装置１と同様である。論理装置1,2及び100は，DSM104,124,134，DSM外部走査データ入力バス150,153,157，DSM外部走査データ出力バス153,156,160，DSM外部制御入力バス180，DSM内部走査データ出力バス151,154,158，DSM内部走査データ入力バス152,155,159，DSM内部制御出力バス181,182,183，及び内部走査セル接続バス161,162,163をも持っている。
　この発明は
装置選択モジュール（DSM）104,124,134を用いて，外部制御バス180と共に外部走査データ入力バス150,153,157及び出力バス153,156,160で構成される１次走査リングが，埋込まれたそれより低いレベルの走査リングを選択してアクセスすることができる様にするメカニズムとする。
　
選択解除されるサブリングは，そのDSMを走査動作の間に論理１にセットすることによって選択される。選択されたサブリングは，走査の間にそのDSMを論理０にセットすることによって選択解除される。
　階級形走査リング構造を設ける他に，
DSMを使って，走査回路網にある各々のサブリングに対する制御信号をゲートすることができる。走査セル101,103,121,123,131,133は，それらが走査動作及び試験動作を行なうことができる様にする或る制御入力を持っている。或るDSMが選択された場合，それはこれらの制御信号が走査セルへ通過することができる様にする。選択解除されると，制御信号はゲート動作によってオフになる。
　DSMを使うと，主に２つの利点がある。１番目は，拡張した走査通路の全長にわたって直列データのクロック動作をしなくて済むことにより，選択されたサブリングまでのアクセス時間が短かくなる。２番目は，１つ又は更に多くのサブリングの開路が走査リングの全体を不作動にしない。」
　
　エ　６欄４８行〜７欄４行（途中まで）
「　走査セルにデータを挿入する為には２回の走査が必要である。第１の走査を使って，走査通路にどのDSMを入れるか（従ってどの走査セルにするか）を選択する。或るDSMが選択された場合，それはデータをそれに関連した走査セルに通し，そうでない場合はデータを通過させる。第２の走査を使って，選択された走査セルにデータを挿入し，それからデータを抽出する。」
　
　オ　７欄３５〜４９行
「　第２図には，好ましい一実施例のDSM104（第１図から）が示されている。
【第２図】
好ましい実施例は，アンド・ゲート201,202，ナンド・ゲート203,207，インバータ208，ラッチ206，２重ポート・フリップフロップ205，２対１マルチプレクサ204を含む。これらの個別の構造は公知の形式であってよい。
　第３図は第２図に使われる２重ポート・フリップフロップ205の現在好ましいと考えられる実施例を示す。
【第３図】
この実施例はＤ形フリップフロップ251，及び２対１マルチプレクサ250を含む。マルチプレクサ250の作用は，フリップフロップ251のＤ入力を選択することである。マルチプレクサ選択入力SELが低である場合，D0がフリップフロップ251のＤ入力に接続される。マルチプレクサ入力SELが高である場合，D1がフリップフロップ251のＤ入力に接続される。」
　
　カ　７欄５０行〜９欄７行
「　第１図及び第２図を参照すれば，DSM104に対する入力（CTLIN,CKIN,ENAIN_,RST_,IN1及びIN2）とDSM104からの出力（CTLOUT,CKOUT,ENAOUT_,OUT2及びOUT1）が，バス150,151,152,153,180,181に関係する。入力CTLIN,CKIN,ENAIN_及びRST_が制御入力であり，何れもバス180を介してDSM104に達する。入力IN1は，走査データ入力であり，バス150を介してDSM104に達する。入力IN2は走査セル103からバス152を介して来る。出力CTLOUT,CKOUT及びENAOUT_が，バス181を介して走査セル101,103の両方に入る。出力OUT2がバス151を介して走査セル101に入る。OUT2が内部データ走査通路の始めであり，それが走査セル101を通過し，バス161を通り，走査セル103を通り，バス152からDSM104の入力IN2に戻る。出力OUT1が，DSM104からバス154を経由して出力される。
　CKINは走査に使われるクロックである。容易に分かる様に，このクロックは，アンド・ゲート202の為に（ラッチ206の作用によって）DSMが選択されていなければ，走査セル（出力信号CKOUT）に伝達されない。同様に，アンド・ゲート201及びナンド・ゲート203の為に，DSMが選択されなければ，信号CTLOUT及びENAOUT_は走査セルに送られない。
　信号CTLINを使って（出力信号CTLOUTとして通すことにより），或る動作を行なうべきであることを走査セルに知らせる。現在好ましいと考えられる実施例では，この信号を使って，普通の手段により，走査セルにデータをラッチする。場合によっては，更に制御作用が必要になるにつれて，余分の線を使うことがある。
　ELAIN_は反転（即ち，低で作用する）信号であり，それを使って走査セル及びDSMにデータを走査し或いはそれから外へ走査させる。前に述べた様に，DSMが選択されていなければ，対応する出力信号（ENAOUT_）は走査セルに出力されない。」
　
　キ　１１欄６〜４５行
「　各々のDSMに対し，１走査ビット・オーバヘッドがある。このビットは２重ポート・フリップフロップ205であり，DSMの状態（即ち，選択又は選択解除）を制御する為に使われる。ENAIN_が高になる（走査サイクルの終りを知らせ，強制的に「アイドル」にする）前に作動状態のDSM（選択又は選択解除）にクロックで送込まれた最後のビットが，DSMの次の状態（選択又は選択解除）を決定する。例えば，第２図について云うと，DSM104が現在選択状態で作動状態（Q2が高，ENAIN_が低）であれば，CKINによって２重ポート・フリップフロップ205のQ1にクロックで送込まれた最後の走査ビットが，ENAIN_が高になる（選択走査サイクルの終りを知らせ，DSMをアイドルにする）ことによってＧが高に駆動された後，ラッチ206のQ2に転送される。最後のビット（Q1）が１であれば，Q2は１にとどまり，DSMは選択状態及びアイドル（Q1,Q2及びENAIN_が全部高）にとどまる。最後のビット（Q1）が０であれば，Q2が０に変化し，DSMは選択解除状態及びアイドル（Q1及びQ2が低で，ENAIN_が高）になる。アイドルにある間，選択状態でも選択解除状態でも，Q1，並びにそれに伴ってQ2は（RST_が低にならなければ）状態を変えることができず，従って，次の作動状態の走査サイクル（ENAIN_が低になる）は，最後の作動状態の走査サイクルの後にDSMがとる状態で，開始する。
　DSMが選択されて作動状態である時，この後のデータは，他の任意のDSM（並びにそのループ）に出力される前に，このDSMに関連した走査ループの中をクロックによって送られる。第１図について説明すると，これは（DSM104が選択されていると仮定すると），バス150から入ってきたデータがDSM104を通り，バス151に行き，走査セル101を通り，バス161を伝わって，走査セル103を通り，バス152からDSM104を通って，バス153に出ていくことを意味する。DSMが選択解除で作動状態である時，この後のデータは，他の任意のDSM（並びにそのループ）に出力される前に，このDSMの中だけをクロックで送られる。もう一度第１図について説明すると，これは（DSM104が選択解除であると仮定すると），バス150から入ってきたデータがDSM104に入り，DSMの２重ポート・フリップフロップを通り，バス153を介してDSM104から出ていくことを意味する。」
　
　ク　１１欄４６行〜１２欄１３行
「　第２図に示した好ましい実施例のDSMは２重ポート・フリップフロップ，ラッチ及び他の論理ゲートを使っているが，これは１つの構成例にすぎないことは云うまでもない。当業者であれば，この発明の範囲内で種々の異なる変更を加えることができよう。
　この発明はICあたり１個のDSMを持つ場合に制限されない。この階級形走査を使って，１個のIC内にある個別の論理ブロックを試験することができるし，或いは多数のICで構成された論理ブロックの走査を行なうような更に大形の方式に使うことができる。所定のDSMは，選択可能な走査通路内で，一連の他のDSMを持っていてよい。これらのDSMも，その各々の選択可能な走査通路内に，更に別の一連のDSMを持っていてよい。この為，真に階級形の走査通路構造を作ることができる。この階級内の任意の１つ又は更に多くのDSM（並びにそれに関連した走査通路）を選択又は選択解除することができるから，試験を行なう為の時間の長さは，必要に応じて短くも長くもすることができる。」
　
　(2) 引用発明
　引用例１には，第１図とともに，「高速走査方式を採用したＩＣ」（摘記事項イ）として，以下の発明が記載されている（以下「引用発明」という。）。
「　論理装置１は，論理コア１０２を持ち，この論理コアが境界走査セル１０１及び１０３に取り囲まれ，論理装置２及び１００は，走査入力セル１２１，１３１，入力バス１０８，１１２，内部入力バス１０９，１１３，論理コア１２２，１３２，内部出力バス１１０，１１４及び出力バス１１１，１１５を持つ点で，論理装置１と同様であり，
　論理装置１，２及び１００は，ＤＳＭ１０４，１２４，１３４，ＤＳＭ外部走査データ入力バス１５０，１５３，１５７，ＤＳＭ外部走査データ出力バス１５３，１５６，１６０，ＤＳＭ外部制御入力バス１８０，ＤＳＭ内部走査データ出力バス１５１，１５４，１５８，ＤＳＭ内部走査データ入力バス１５２，１５５，１５９，ＤＳＭ内部制御出力バス１８１，１８２，１８３及び内部走査セル接続バス１６１，１６２，１６３を持ち，
　ＤＳＭ１０４，１２４，１３４を用いて，外部制御入力バス１８０とともに外部走査データ入力バス１５０，１５３，１５７及び出力バス１５３，１５６，１６０で構成される１次走査リングが，サブリングを選択してアクセスすることができ，
　選択解除されるサブリングは，そのＤＳＭを走査動作の間に論理１にセットすることによって選択され，選択されたサブリングは，走査の間にそのＤＳＭを論理０にセットすることによって選択解除され，
　ＤＳＭを使って，走査回路網にある各々のサブリングに対する制御信号をゲートすることができ，走査セル１０１，１０３，１２１，１２３，１３１，１３３は，それらが走査動作及び試験動作を行なうことができるようにする制御入力を持ち，ＤＳＭが選択されると，制御信号が走査セルへ通過することができ，ＤＳＭが選択解除されると，制御信号はゲート動作によってオフになり，
　内部走査試験のために，コア論理回路の区分を仕切ることができる，
　高速走査方式を採用したＩＣ。」
　
　なお，引用発明の認定に際して参考にした引用例１の記載箇所は，末尾（高速走査方式を採用したＩＣ）を除き，全て摘記事項ウの下線箇所である。また，引用発明の認定に際して，「装置選択モジュール」及び「埋込まれたそれより低いレベルの走査リング」の用語を，それぞれ，「ＤＳＭ」及び「サブリング」の用語で統一する等の修正を加えている。
　
　(3) 対比
　本願発明と引用発明を対比すると，以下のとおりである。
　ア　第１の階層レベル
　引用発明の論理装置１，２及び１００は，「論理装置１は，論理コア１０２を持ち，この論理コアが境界走査セル１０１及び１０３に取り囲まれ，論理装置２及び１００は，走査入力セル１２１，１３１，入力バス１０８，１１２，内部入力バス１０９，１１３，論理コア１２２，１３２，内部出力バス１１０，１１４及び出力バス１１１，１１５を持つ点で，論理装置１と同様であり」，という構成を有する。また，論理装置１，２及び１００の接続関係は，「論理装置１，２及び１００は，ＤＳＭ１０４，１２４，１３４，ＤＳＭ外部走査データ入力バス１５０，１５３，１５７，ＤＳＭ外部走査データ出力バス１５３，１５６，１６０，ＤＳＭ外部制御入力バス１８０，ＤＳＭ内部走査データ出力バス１５１，１５４，１５８，ＤＳＭ内部走査データ入力バス１５２，１５５，１５９，ＤＳＭ内部制御出力バス１８１，１８２，１８３及び内部走査セル接続バス１６１，１６２，１６３を持ち」，というものである。そして，引用発明は，「ＤＳＭ１０４，１２４，１３４を用いて，外部制御入力バス１８０とともに外部走査データ入力バス１５０，１５３，１５７及び出力バス１５３，１５６，１６０で構成される１次走査リングが，サブリングを選択してアクセスすることができ」る。
　したがって，引用発明の「１次走査リング」は，本件発明の「少なくとも第１の階層レベルを備えるスキャンパス」に相当する。
　
　イ　第２の階層レベル
　前記アで述べたとおり，引用発明は，「ＤＳＭ１０４，１２４，１３４を用いて，外部制御入力バス１８０とともに外部走査データ入力バス１５０，１５３，１５７及び出力バス１５３，１５６，１６０で構成される１次走査リングが，サブリングを選択してアクセスすることができ」る。
　したがって，引用発明の「サブリング」は本願発明の「第２の階層レベル（を備えるスキャンパス）」に相当する。
　
　ウ　階層使用可能コンポーネント
　引用発明の「ＤＳＭ」は，「コンポーネント」と称しうる，ひとまとまりの構成要素である。また，「第２の階層レベル」については，前記イの対比のとおりである。
　したがって，引用発明の「ＤＳＭ」と本願発明の「階層使用可能コンポーネント」は，「第２の階層レベルを選択及び選択解除する」「階層使用可能コンポーネント」の点で共通する。
　
　エ　第１の階層レベルのコンポーネント
　引用発明の「１次走査リング」は，複数の「ＤＳＭ」を具備する。
　また，「第１の階層レベル」，「第２の階層レベル」及び「階層使用可能コンポーネント」については，前記ア〜ウの対比結果のとおりである。
　したがって，引用発明の「１次走査リング」と本願発明の「第１の階層レベルを備えるスキャンパス」は，「前記第１の階層レベルが，第２の階層レベルを選択及び選択解除する」「階層使用可能コンポーネントを含む複数のコンポーネントを備え」の点で共通する。
　
　オ　第２の階層レベルのコンポーネント
　引用発明の「サブリング」がバウンダリスキャンの直列シフトレジスタからなる各コンポーネントを備えることは，当業者において自明である（摘記事項ウの第１段落からも理解できる。）。また，「第２の階層レベル」については，前記イの対比のとおりである。
　したがって，引用発明の「サブリング」は，本願発明の「前記第２の階層レベルが少なくとも１つのコンポーネントを備え」の要件を満たす。
　
　カ　第１の階層レベル内で伝搬されるスキャンパス
　前記アで述べた，引用発明の論理装置１，２及び１００の構成及び接続関係を考慮すると，引用発明の「ＤＳＭ外部制御入力バス１８０」の信号（以下「制御信号１８０」という。）及び「外部走査データ入力バス１５０，１５３，１５７，ＤＳＭ外部走査データ出力バス１５３，１５６，１６０」の信号（以下「データ１５０」という。）は，それぞれ，本願発明の「制御信号」及び「データ」に相当する（摘記事項オ及びカの第１段落からも理解できる。）。
　また，「第１の階層レベル」，「第２の階層レベル」及び「階層使用可能コンポーネント」については，前記ア〜ウの対比結果のとおりである。
　したがって，引用発明の「１次走査リング」は，「データは前記第１の階層レベルの前記コンポーネントに印加される少なくとも１つの制御信号を使用して前記第１の階層レベル内で伝搬されるスキャンパス」の要件を満たす。
　
　キ　制御論理
　引用発明は，「ＤＳＭを使って，走査回路網にある各々のサブリングに対する制御信号をゲートすることができ，走査セル１０１，１０３，１２１，１２３，１３１，１３３は，それらが走査動作及び試験動作を行なうことができるようにする制御入力を持ち，ＤＳＭが選択されると，制御信号が走査セルへ通過することができ，ＤＳＭが選択解除されると，制御信号はゲート動作によってオフになり」，という構成を具備する。
　また，前記アでも述べた，引用発明の論理装置１，２及び１００の構成及び接続関係を考慮すると，ゲートされる制御信号は，前記カで言及した「制御信号１８０」である（摘記事項カからも理解できる。）。
　したがって，引用発明の「ＤＳＭ」のうち，制御信号をゲートする構成（以下「ＤＳＭのゲート」という。）と本願発明の「制御論理」は，「前記第２の階層レベル内のデータの伝搬を制御する前記第２の階層レベルの前記少なくとも１つのコンポーネントへの前記少なくとも１つの制御信号の印加をフィルタリングする制御論理」の点で共通する。
　
　ク　システムオンチップ装置
　引用発明の「ＩＣ」と本願発明の「システムオンチップ装置」は，「装置」の点で共通する。
　
　(4) 一致点及び相違点
　本願発明と引用発明の一致点及び（一応の）相違点は，以下のとおりである。
　ア　一致点
「　装置であって，
　少なくとも第１の階層レベルを備えるスキャンパスであって，前記第１の階層レベルが，第２の階層レベルを選択及び選択解除する階層使用可能コンポーネントを含む複数のコンポーネントを備え，前記第２の階層レベルが少なくとも１つのコンポーネントを備え，データは前記第１の階層レベルの前記コンポーネントに印加される少なくとも１つの制御信号を使用して前記第１の階層レベル内で伝搬されるスキャンパス，及び
　前記第２の階層レベル内のデータの伝搬を制御する前記第２の階層レベルの前記少なくとも１つのコンポーネントへの前記少なくとも１つの制御信号の印加をフィルタリングする制御論理を備えた装置。」
　
　イ　相違点
（相違点１）
　本願発明は「システムオンチップ装置」であるのに対し，引用発明は「ＩＣ」である点。
　
（相違点２）
　本願発明の「階層使用可能コンポーネント」は「少なくとも１つのマルチプレクサを含む」ものであるのに対し，引用発明の「ＤＳＭ」はこれが明らかではない点。
　
（相違点３）
　本願発明の制御論理は，「前記第１の階層レベル内の前のデータの伝搬から独立して」前記第２の階層レベル内のデータの伝搬を制御する前記第２の階層レベルの前記少なくとも１つのコンポーネントへの前記少なくとも１つの制御信号の印加をフィルタリングする制御論理であるのに対し，引用発明の「ＤＳＭのゲート」は，これが明らかではない点。
　
　(5) 判断
　ア　相違点１について
　引用発明は，「内部走査試験のために，コア論理回路の区分を仕切ることができる」，「高速走査方式を採用したＩＣ」である。
　そうしてみると，引用発明のＩＣは，事実上，システムオンチップ装置である。あるいは，当業者において，境界走査（バウンダリスキャン）がシステムオンチップ装置に特に適したものであることは，例えば，引用例２の第１図及びその説明，引用例３の図２及びその説明からも理解できることであるから，引用発明のＩＣをシステムオンチップ装置とすることは，当業者が容易にできることである。
　相違点１は，相違点ではないか，少なくとも，相違点１に係る構成は，当業者が容易に発明できた構成である。
　
　イ　相違点２について
　引用発明の「ＤＳＭ」の構成例である，引用例１の図２及び３を参照すると，２入力１出力のマルチプレクサを含むＤＳＭが開示されている。
　相違点２は，相違点ではないか，少なくとも，相違点２に係る構成は，当業者が容易に発明できた構成である。
　
　ウ　相違点３について
　引用発明は「選択解除されるサブリングは，そのＤＳＭを走査動作の間に論理１にセットすることによって選択され，選択されたサブリングは，走査の間にそのＤＳＭを論理０にセットすることによって選択解除され」の構成を具備する。
　したがって，引用発明の「ＤＳＭゲート」は，前記第１の階層レベル内の
１つ
２つ以上
　相違点３は，相違点ではない。
　
　エ　相違点３に関する請求人の主張について
　請求人は，「補正後の請求項１は，「前記第１の階層レベル内の前のデータの伝搬から独立して前記第２の階層レベル内のデータの伝搬を制御する前記第２の階層レベルの前記少なくとも１つのコンポーネントへの前記少なくとも１つの制御信号の印加をフィルタリングする制御論理」を記載しており，これは，本願の図４におけるフィルタリング制御論理４３０を指向します。これに対し，引用文献１は，データを挿入する第２の階層レベルのコンポーネントを決定するために，第１のスキャンが第１の階層レベルに対して実行されることを開示しています（引用文献１の４ページ第１４欄第１行〜第９行参照）。したがって，引用文献１は，第１の階層レベル内の１つ前のデータの伝搬（すなわち，第１のスキャン）に依存する第２の階層レベル内のデータの伝搬（すなわち，第２のスキャン）を開示しています。引用文献１の第２のスキャンは第１のスキャンから独立したものではないので，引用文献１は，補正後の本願の請求項１が記載する「前記第１の階層レベル内の前のデータの伝搬から独立して前記第２の階層レベル内のデータの伝搬」することを教示も示唆もしておりません。」（本件意見書の「（４）　理由２に関して」）と主張する。
　しかしながら，前記ウのとおり，引用発明は，「１つ前」ではない「前記第１の階層レベル内の前のデータの伝搬」との関係においては，独立の要件を満たす。
　
　念のためにいえば，本願発明の図４の実施例においても，前記１(2)カ及びキのとおり，「選択動作のための前のデータの伝搬」及び「選択解除動作のための前のデータの伝搬」との関係においては独立の要件を満たしておらず，それ以外の「前記第１の階層レベル内の前のデータの伝搬」との関係において，独立の要件を満たしているにすぎない。
　図４の実施例を考慮すると，なおさら，相違点３は，相違点ではない。
　
　オ　相違点３に関する予備的見解
　第２の階層レベルの選択動作／選択解除動作に関して，本件出願の発明の詳細な説明の段落【００９２】及び【００９３】には，ＳＩＢセルを使用する構成及びＵｐＳＩＢレジスタの値を使用する構成は，例示である旨が記載されている。また，例えば，引用例２の図３及びその説明，特開昭６０−１５４１７３号公報（以下「周知例１」という。）の第３図及びその説明，特開昭６０−２３９８３６号公報（以下「周知例２」という。）の第２図及びその説明に記載されているとおり，「データの伝搬によらずに，論理ブロックの選択／選択解除を制御配線により直接行う構成」は，常套手段（以下「常套手段」という。）である。
　したがって，常套手段を熟知する当業者が，前記段落【００９２】及び【００９３】の記載に接したならば，「前記第１の階層レベル内の
全ての
　
　しかしながら，引用発明の「ＤＳＭ」に関して，引用例１には，「第２図に示した好ましい実施例のDSMは２重ポート・フリップフロップ，ラッチ及び他の論理ゲートを使っているが，これは１つの構成例にすぎないことは云うまでもない。」（摘記事項ク）と記載されている。
　したがって，常套手段を熟知する当業者ならば，同様に，引用例１においても「前記第１の階層レベル内の
全ての
　結局，相違点３は，相違点ではない。
　少なくとも，引用例１には，前記摘記事項クの記載があり，さらに，引用例１には，「場合によっては，更に制御作用が必要になるにつれて，余分の線を使うことがある。」（摘記事項カ）とも記載されている。
　引用発明の「選択解除されるサブリングは，そのＤＳＭを走査動作の間に論理１にセットすることによって選択され，選択されたサブリングは，走査の間にそのＤＳＭを論理０にセットすることによって選択解除され」の構成に替えて常套手段を採用し，スキャン時間の短縮によりなお一層の高速走査方式とすることは，配線数との兼ね合いにおいて，当業者が適宜採用しうる構成にすぎない。
　相違点３に係る構成は，少なくとも，引用発明に基づいて当業者が容易に発明できた構成である。
　
　(6) その他
　本件出願の特許請求の範囲の請求項１には，「階層使用可能コンポーネントを含む複数のコンポーネントを備え」と記載され，「階層使用可能コンポーネント
及び非階層使用可能コンポーネント
４２０
４１０
４１０
　審決の結論には影響しないが，この態様についても検討すると，新たに，以下の相違点４が抽出される。
　
（相違点４）
　本願発明の第１の階層レベルは，「階層使用可能コンポーネント
及び非階層使用可能コンポーネント
　しかしながら，引用例１には，「１次走査リングに取付けた各々のサブリングが，他のレベルのサブリングを次々に選択してアクセスすることができ，こうして走査サブリングの階級を作ることができ」（摘記事項ウ）と記載されている。
　引用発明において走査サブリングの階級を構成した場合において，「上位のサブリング」及び「下位のサブリング」を，それぞれ，「第１の階層レベル」及び「第２の階層レベル」と考えると，結局，相違点４は，相違点ではなくなる。
　
　(7) 小括
　以上のとおりであるから，この出願の請求項１に係る発明は，その優先日前に日本国内又は外国において，頒布された引用例１に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない，また，この出願の請求項１に係る発明は，その優先日前に日本国内又は外国において，頒布された下記の引用例１に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて，その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
第３　まとめ
　以上のとおりであるから，他の請求項に係る発明について審理するまでもなく，本願は拒絶すべきものである。
　よって，結論のとおり審決する。