【事件の表示】
　特願２００９−１５１１６１「リコンフィグ演算装置を備えるコンピュータシステムおよびリコンフィグ演算装置」拒絶査定不服審判事件〔平成２３年　１月１３日出願公開、特開２０１１−　　８５１９、請求項の数（１０）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２１年６月２５日付けの出願であって、平成２４年３月５日付けで審査請求がなされ、平成２５年７月２４日付けで拒絶理由通知（平成２５年７月３０日発送）がなされ、同年１２月１３日付けで意見書が提出されると共に、同日付けで手続補正書が提出され、平成２６年４月７日付けで拒絶査定（平成２６年４月９日謄本送達、発送）がなされたものである。
　これに対して、「原査定を取り消す。本願の発明は特許すべきものとする、との審決を求める。」ことを請求の趣旨として、平成２６年８月８日付けで審判請求がされると同時に手続補正書が提出され、同年１０月３日付けで審査官により特許法第１６４条第３項に定める報告（前置報告）がなされた。
第２　平成２６年８月８日付けの手続補正の適否
１．補正の内容
　平成２６年８月８日付けの手続補正（以下、「本件補正」という。）の内容は、平成２５年１２月１３日付けの手続補正により補正された特許請求の範囲の請求項１ないし請求項１０の記載
「【請求項１】
　ＣＰＵと、ＲＡＭインターフェースと、前記ＲＡＭインターフェースのアドレス空間に配置されるＲＡＭと、コンフィグレーションデータに基づいて演算機能を動的に変更可能なリコンフィグ演算装置と、を備えるコンピュータシステムであって、
　前記リコンフィグ演算装置は、
　入力端子と、
　出力端子と、
　クロックに同期してそれぞれの演算処理を行う複数のプロセッサエレメントと、
  前記入力端子と前記出力端子と前記複数のプロセッサエレメントの入力ポートおよび出力ポートとの間を接続し、接続状態が変更可能なプロセッサ間ネットワークと、
　前記ＲＡＭインターフェースのアドレス空間に配置され、前記ＣＰＵが、前記リコンフィグ演算装置で実行する演算に関係するデータを書き込み、前記リコンフィグ演算装置で実行した演算結果が書き込まれるリコンフィグ内蔵ＲＡＭと、
　前記ＣＰＵが前記リコンフィグ内蔵ＲＡＭの所定アドレスに前記演算処理に関係するデータを書き込むと、前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを対応した演算処理を行う状態に設定して前記演算を開始するように制御する制御部と、を備え、
　前記演算処理は、第１の種類の命令と、第２の種類の命令と、を備え、
　前記第２の種類の命令は、特定演算命令を備え、
　前記ＣＰＵは、前記第１の種類の命令を前記リコンフィグ内蔵ＲＡＭの第１の所定アドレスに、前記第１の種類の命令の変数データを前記リコンフィグ内蔵ＲＡＭの第２の所定アドレスに書き込み、
　前記制御部は、前記第１の所定アドレスに書き込みが行われると、書き込まれた前記第１の種類の命令を解読して、前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを前記演算命令に対応した演算処理を行う状態に設定し、
　前記ＣＰＵは、前記第２の種類の命令の変数データを、前記リコンフィグ内蔵ＲＡＭの前記第１および第２の所定アドレス以外の固定入力アドレスに書き込み、
　前記制御部は、前記固定入力アドレスに書き込みが行われると、前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを前記第２の種類の命令に対応した演算処理を行う状態に設定し、
　前記制御部は、前記第２の種類の命令の変数データの前記固定入力アドレスへの書き込みが行われると、前記リコンフィグ演算装置が前記第１の種類の命令を実行中であり、かつ、前記リコンフィグ演算装置で前記第２の種類の命令が並行して実行可能である場合、前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを前記第２の種類の命令を並行して行う状態に設定する、
　ことを特徴とするコンピュータシステム。
　　【請求項２】
　前記第２の種類の命令は、複数の特定演算命令を備え、
　前記リコンフィグ内蔵ＲＡＭの前記固定入力アドレスは、前記複数の特定演算命令に対応して複数の特定入力固定アドレスを備え、
　前記ＣＰＵは、前記複数の特定演算命令を、対応する前記リコンフィグ内蔵ＲＡＭの前記複数の特定固定入力アドレスに書き込むことを特徴とする請求項１に記載のコンピュータシステム。
　　【請求項３】
　前記制御部は、前記第２の種類の命令の変数データの前記固定入力アドレスへの書き込みが行われると、前記リコンフィグ演算装置が前記第１の種類の命令を実行中であるか判定し、実行中でなければ前記第２の種類の命令をただちに実行し、実行中であれば、前記リコンフィグ演算装置で前記第２の種類の命令が並行して実行可能であるか判定し、並行して実行可能であれば前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを前記第２の種類の命令を並行して行う状態に設定し、並行して実行可能でなければ実行中の前記第１の種類の命令の終了後前記第２の種類の命令をただちに実行することを特徴とする請求項１又は２に記載のコンピュータシステム。
　　【請求項４】
　前記リコンフィグ演算装置は、
　前記第１の種類の命令の演算結果を、前記リコンフィグ内蔵ＲＡＭの第３の所定アドレスに書き込み、
　前記第２の種類の命令の演算結果を、前記リコンフィグ内蔵ＲＡＭの固定出力アドレスに書き込むことを特徴とする請求項１から３のいずれか１項に記載のコンピュータシステム。
　　【請求項５】
　前記リコンフィグ演算装置は、前記ＣＰＵによる前記第２の種類の命令の変数データの前記固定入力アドレスへの書き込みに対する受取を、前記第２の種類の命令の演算結果を前記リコンフィグ内蔵ＲＡＭの固定出力アドレスに書き込んだ後出力することを特徴とする請求項４に記載のコンピュータシステム。
　　【請求項６】
　前記複数のプロセッサエレメントは、前記特定演算命令の演算を単独で実行可能であるプロセッサエレメントを含むことを特徴とする請求項２に記載のコンピュータシステム。
　　【請求項７】
　前記複数のプロセッサエレメントは、異なる前記特定演算命令の演算を単独で実行するように変更可能であるプロセッサエレメントを含むことを特徴とする請求項２に記載のコンピュータシステム。
　　【請求項８】
　入力端子と、
　出力端子と、
　クロックに同期してそれぞれの演算処理を行う複数のプロセッサエレメントと、
　前記入力端子と前記出力端子と前記複数のプロセッサエレメントの入力ポートおよび出力ポートとの間を接続し、接続状態が変更可能なプロセッサ間ネットワークと、
　複数の演算をそれぞれ実行するように、前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを変更するためのコンフィグレーションデータを記憶するメモリと、
　実行する演算に関係するデータが書き込まれ、実行した演算結果が書き込まれるリコンフィグ内蔵ＲＡＭと、
　前記リコンフィグ内蔵ＲＡＭの所定アドレスに前記演算に関係するデータが書き込まれると、前記コンフィグレーションデータに基づいて前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを対応した演算処理を行う状態に設定して前記演算を開始するように制御する制御部と、を備え、
　前記演算は、第１の種類の命令と、第２の種類の命令と、を備え、
　前記第２の種類の命令は、特定演算命令を備え、
　前記第１の種類の命令は前記リコンフィグ内蔵ＲＡＭの第１の所定アドレスに、前記第１の種類の命令の変数データは前記リコンフィグ内蔵ＲＡＭの第２の所定アドレスに書き込まれ、
　前記制御部は、前記第１の所定アドレスに書き込みが行われると、書き込まれた前記第１の種類の命令を解読して、前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを前記演算命令に対応した演算処理を行う状態に設定し、
  前記第２の種類の命令の変数データは、前記リコンフィグ内蔵ＲＡＭの前記第１および第２の所定アドレス以外の固定入力アドレスに書き込まれ、
　前記制御部は、前記固定入力アドレスに書き込みが行われると、前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを前記第２の種類の命令に対応した演算処理を行う状態に設定し、
　前記制御部は、前記第２の種類の命令の変数データの前記固定入力アドレスへの書き込みが行われると、前記リコンフィグ演算装置が前記第１の種類の命令を実行中であり、かつ、前記リコンフィグ演算装置で前記第２の種類の命令が並行して実行可能である場合、前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを前記第２の種類の命令を並行して行う状態に設定する、
　ことを特徴とする演算機能を動的に変更可能なリコンフィグ演算装置。
　　【請求項９】
　前記第２の種類の命令は、複数の特定演算命令を備え、
　前記リコンフィグ内蔵ＲＡＭの前記固定入力アドレスは、前記複数の特定演算命令に対応して複数の特定入力固定アドレスを備え、
　前記複数の特定演算命令は、対応する前記リコンフィグ内蔵ＲＡＭの前記複数の特定固定入力アドレスに書き込まれることを特徴とする請求項８に記載のリコンフィグ演算装置。
　　【請求項１０】
　前記制御部は、前記第２の種類の命令の変数データの前記固定入力アドレスへの書き込みが行われると、前記第１の種類の命令を実行中であるか判定し、実行中でなければ前記第２の種類の命令をただちに実行し、実行中であれば、前記第２の種類の命令が並行して実行可能であるか判定し、並行して実行可能であれば前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを前記第２の種類の命令を並行して行う状態に設定し、並行して実行可能でなければ実行中の前記第１の種類の命令の終了後前記第２の種類の命令をただちに実行することを特徴とする請求項８または９に記載のリコンフィグ演算装置。」（以下、この特許請求の範囲に記載された請求項各項を「補正前の請求項」という。）
を、
「【請求項１】
　ＣＰＵと
、ＲＡＭインターフェースと、コ
　前記リコンフィグ演算装置は、
　入力端子と、
　出力端子と、
　クロックに同期してそれぞれの演算処理を行う複数のプロセッサエレメントと、
　前記入力端子と前記出力端子と前記複数のプロセッサエレメントの入力ポートおよび出力ポートとの間を接続し、接続状態が変更可能なプロセッサ間ネットワークと、
　
前記リコンフィグ演算装置に内蔵されるＲＡＭであって、当該ＲＡＭのアドレスが前記リコンフィグ演算装置外部の
、演
、Ｒ
　前記ＣＰＵが前
記Ｒ
処理
　前記演算処理は、第１の種類の命令と、第２の種類の命令と、を備え、
　前記第２の種類の命令は、
複数の
　前記ＣＰＵは、前記第１の種類の命令を前
記Ｒ
記Ｒ
　前記制御部は、前記第１の所定アドレスに書き込みが行われると、書き込まれた前記第１の種類の命令を解読して、前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを前記演算命令に対応した演算処理を行う状態に設定し、
　前記ＣＰＵは、前記第２の種類の命令の変数データを、前
記Ｒ
　前記制御部は、前記固定入力アドレスに書き込みが行われると、前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを前記第２の種類の命令に対応した演算処理を行う状態に設定し、
　前記制御部は、前記第２の種類の命令の変数データの前記固定入力アドレスへの書き込みが行われると、前記リコンフィグ演算装置が前記第１の種類の命令を実行中であり、かつ、前記リコンフィグ演算装置で前記第２の種類の命令が並行して実行可能である場合、前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを前記第２の種類の命令を並行して行う状態に設定する、
　ことを特徴とするコンピュータシステム。
　　【請求項２】
　前
特定固定入力
　前記ＣＰＵは、前記複数の特定演算命令を、対応する前
記Ｒ
　　【請求項３】
　前記制御部は、前記第２の種類の命令の変数データの前記固定入力アドレスへの書き込みが行われると、前記リコンフィグ演算装置が前記第１の種類の命令を実行中であるか判定し、実行中でなければ前記第２の種類の命令をただちに実行し、実行中であれば
、前
　　【請求項４】
　前記リコンフィグ演算装置は、
　前記第１の種類の命令の演算結果を、前
記Ｒ
　前記第２の種類の命令の演算結果を、前
記Ｒ
　　【請求項５】
　前記リコンフィグ演算装置は、前記ＣＰＵによる前記第２の種類の命令の変数データの前記固定入力アドレスへの書き込みに対する受取を、前記第２の種類の命令の演算結果を前記ＲＡＭの固定出力アドレスに書き込んだ後出力することを特徴とする請求項４に記載のコンピュータシステム。
　　【請求項６】
　前記複数のプロセッサエレメントは、前記特定演算命令の演算を単独で実行可能であるプロセッサエレメントを含むことを特徴とする請求項２に記載のコンピュータシステム。
　　【請求項７】
　前記複数のプロセッサエレメントは、異なる前記特定演算命令の演算を単独で実行するように変更可能であるプロセッサエレメントを含むことを特徴とする請求項２に記載のコンピュータシステム。
　　【請求項８】
　
演算機能を動的に変更可能なリコンフィグ演算装置であって、
　入力端子と、
　出力端子と、
　クロックに同期してそれぞれの演算処理を行う複数のプロセッサエレメントと、
　前記入力端子と前記出力端子と前記複数のプロセッサエレメントの入力ポートおよび出力ポートとの間を接続し、接続状態が変更可能なプロセッサ間ネットワークと、
　複数の演算をそれぞれ実行するように、前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを変更するためのコンフィグレーションデータを記憶するメモリと、
　
前記リコンフィグ演算装置に内蔵されるＲＡＭであって、当該ＲＡＭのアドレスが外部のＲＡＭインターフェースのアドレス空間に配置され、
、演
、Ｒ
　前
記Ｒ
処理
　前記演算は、第１の種類の命令と、第２の種類の命令と、を備え、
　前記第２の種類の命令は、
複数の
　前記第１の種類の命令は前
記Ｒ
記Ｒ
　前記制御部は、前記第１の所定アドレスに書き込みが行われると、書き込まれた前記第１の種類の命令を解読して、前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを前記演算命令に対応した演算処理を行う状態に設定し、
　前記第２の種類の命令の変数データは、前
記Ｒ
　前記制御部は、前記固定入力アドレスに書き込みが行われると、前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを前記第２の種類の命令に対応した演算処理を行う状態に設定し、
　前記制御部は、前記第２の種類の命令の変数データの前記固定入力アドレスへの書き込みが行われると、前記リコンフィグ演算装置が前記第１の種類の命令を実行中であり、かつ、前記リコンフィグ演算装置で前記第２の種類の命令が並行して実行可能である場合、前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを前記第２の種類の命令を並行して行う状態に設定する、
　ことを特徴とする演算機能を動的に変更可能なリコンフィグ演算装置。
　　【請求項９】
　前
特定固定入力
　前記複数の特定演算命令は、対応する前
記Ｒ
　　【請求項１０】
　前記制御部は、前記第２の種類の命令の変数データの前記固定入力アドレスへの書き込みが行われると、前記第１の種類の命令を実行中であるか判定し、実行中でなければ前記第２の種類の命令をただちに実行し、実行中であれば、前記第２の種類の命令が並行して実行可能であるか判定し、並行して実行可能であれば前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを前記第２の種類の命令を並行して行う状態に設定し、並行して実行可能でなければ実行中の前記第１の種類の命令の終了後前記第２の種類の命令をただちに実行することを特徴とする請求項８または９に記載のリコンフィグ演算装置。」（以下、この特許請求の範囲に記載された請求項各項を「補正後の請求項」という。下線は、補正箇所を示すものとして、出願人が付与したものである。）
に補正するものである。これは次の補正事項よりなると言える。
【補正事項１】
　補正前の請求項１の「ＣＰＵと、ＲＡＭインターフェースと、前記ＲＡＭインターフェースのアドレス空間に配置されるＲＡＭと、コンフィグレーションデータに基づいて演算機能を動的に変更可能なリコンフィグ演算装置と、を備えるコンピュータシステム」及び「前記ＲＡＭインターフェースのアドレス空間に配置され、前記ＣＰＵが、前記リコンフィグ演算装置で実行する演算に関係するデータを書き込み、前記リコンフィグ演算装置で実行した演算結果が書き込まれるリコンフィグ内蔵ＲＡＭ」を、補正後の請求項１の「ＣＰＵと、ＲＡＭインターフェースと
、コ
前記リコンフィグ演算装置に内蔵されるＲＡＭであって、当該ＲＡＭのアドレスが前記リコンフィグ演算装置外部の
、演
、Ｒ
【補正事項２】
　補正前の請求項１，２，４，５，８，９の「前記リコンフィグ内蔵ＲＡＭ」を「前記ＲＡＭ」とする補正。
【補正事項３】
　補正前の請求項１，８の「・・・演算処理を行う状態に設定して前記演算を開始する」を「・・・演算処理を行う状態に設定して前記演算
処理
【補正事項４】
　補正前の請求項１，８の「特定演算命令」を「
複数の
【補正事項５】
　補正前の請求項２，９の「前記第２の種類の命令は、複数の特定演算命令を備え、前記リコンフィグ内蔵ＲＡＭの前記固定入力アドレス」を「前記固定入力アドレス」とする補正。
【補正事項６】
　補正前の請求項２，９の「特定入力固定アドレス」を「
特定固定入力
【補正事項７】
　補正前の請求項３の「前記リコンフィグ演算装置で前記第２の種類の命令が並行して実行可能であるか判定し」を「前記第２の種類の命令が並行して実行可能であるか判定し」とする補正。
【補正事項８】
　補正前の請求項８の冒頭に「
演算機能を動的に変更可能なリコンフィグ演算装置であって、
前記リコンフィグ演算装置に内蔵されるＲＡＭであって、当該ＲＡＭのアドレスが外部のＲＡＭインターフェースのアドレス空間に配置され、
、演
、Ｒ
２．補正の適否
　本件補正の補正事項１は、請求項１に記載した発明を特定するために必要な事項である「（リコンフィグ演算装置に内蔵される）ＲＡＭ」のアドレスが、「リコンフィグ演算装置
外部の
　補正事項２の補正後請求項１における「前記ＲＡＭ」は「リコンフィグ演算装置に内蔵されるＲＡＭ」を指すことから、補正前請求項１の「前記リコンフィグ内蔵ＲＡＭ」と変わるところはない。請求項２，４，５，８，９についても同様である。
　補正事項３は請求項１，８に記載した「前記演算」が、その直前に記載された「演算処理」を指すものであるため「前記演算処理」と補正するものであり、これは特許法第１７条の２第５項第３号の誤記の訂正を目的とするものに該当する。
　補正事項４は請求項１，８に記載した「特定演算命令」に「複数の」との限定を付加するものであって、補正前の請求項１，８に記載された発明と補正後の請求項１，８に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるから、特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　補正事項５は、補正事項４に伴い請求項２，９の「前記第２の種類の命令は、複数の特定演算命令を備え」との記載が請求項１，８と重複するため削除するとともに、「固定入力アドレス」が「リコンフィグ装置に内蔵されるＲＡＭ」に含まれることが請求項１，８に記載されていることから「前記リコンフィグ内蔵ＲＡＭの」との記載を削除したものであり、補正前後の実質的な内容に変わるところはない。
　補正事項６は、特許法第１７条の２第５項第３号の誤記の訂正を目的とするものに該当する。
　補正事項７は、「前記リコンフィグ演算装置で」との記載を削除するものであるが、請求項１には「前記リコンフィグ演算装置で前記第２の種類の命令が並行して実行可能である場合」との記載があり、冗長的な記載を削除したものにすぎない。
　補正事項８は、補正前の末尾の「演算機能を動的に変更可能なリコンフィグ演算装置」との記載を冒頭にも追加するとともに、「（リコンフィグ演算装置に内蔵される）ＲＡＭ」のアドレスが、「外部のＲＡＭインターフェースのアドレス空間に配置され」るとの限定を付加するものであって、補正前の請求項８に記載された発明と補正後の請求項１に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるから、特許請求の範囲の限定的減縮を目的とするものに該当する。
　また、特許法第１７条の２第３項、第４項に違反するところはない。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「補正発明」という。）が特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか（特許出願の際独立して特許を受けることができるものであるか）について以下に検討する。
（１）引用文献１に記載されている技術的事項及び引用発明
　本願の出願日前に頒布又は電気通信回線を通じて公衆に利用可能となった、原審の平成２５年７月２４日付けの拒絶理由通知において引用された、国際公開第２００８／１４２７６７号（以下、「引用文献１」という。）には、以下の技術的事項が記載されている。
Ａ　「【００５０】
　
データプロセッサ１は
中央処理装置（ＣＰＵ）２
を有し
Ｂ　「【００５３】
　
機能再構成メモリ８は複数の機能再構成セル（ＡＣＭＵ）２０、及び外部からのアクセス要求に応答して前記機能再構成セル２０を制御するインタフェース制御回路（ＩＦＣＮＴ）２１等を備える。機能再構成セル２０はＣＰＵ２等によりシステムバスＳＢＵＳから書き込まれたコンフィグレーション情報に従って可変可能に論理機能が設定される。
Ｃ　「【００６０】
　図３には複数の機能再構成セル２０のアレイ構成が例示される。複数の機能再構成セル２０はマトリクス配置され、左右に隣接する機能再構成セル２０の間には接続経路選択回路（ＲＳＷ）３５が配置される。機能再構成セル２０及び接続経路選択回路３５は行単位で内部バスＩＢＵＳ＿ｉ（ｉ＝０，１，…）に接続される。内部バスＩＢＵＳ＿ｉはアドレスバスＩＡＢＵＳ＿ｉとデータバスＩＤＢＵＳ＿ｉに大別される。内部アドレスバスＩＡＢＵＳ＿ｉは制御回路２４に前記アドレスＡＤＲ＿ＥＸＴを供給する。内部データバスＩＤＢＵＳ＿ｉは記憶回路２３との間で情報ＤＡＴ＿Ｃ，ＤＡＴ＿Ｄを伝達する。
接続経路選択回路３５は、機能再構成セル２０のデータＤＡＴ＿Ｃ，ＤＡＴ＿Ｄの伝達経路を上下又は左右に隣接する機能再構成セル２０の間で選択的に接続するスイッチ回路３６と、前記スイッチ回路３６のスイッチ制御情報を保持するための接続用記憶回路３７とを有する。
  【００６１】
　一の機能再構成セル２０のデータＤＡＴ＿Ｃ，ＤＡＴ＿Ｄを他の機能再構成セル２０のデータＤＡＴ＿Ｃ，ＤＡＴ＿Ｄに伝達することが可能であるから、複数の機能再構成セル２０間でそれぞれの前記自律制御を連動させることが可能になる。
複数の機能再構成セル２０を
並列的に動作させて、一単位の論理機能を実現することが可能になる。
Ｄ　「【００６４】
　
前記複数個の機能再構成セル２０の記憶回路２３のメモリエリア（ＳＲＡＭ２５の記憶領域）には図５に例示されるように、第１のアドレス範囲ＡＡ１のアドレスがマッピングされる。第１のアドレス範囲ＡＡ１はシステムバスＳＢＵＳに接続するメモリ空間の一部のアドレス空間とされる。
第２のアドレス範囲ＡＡ２は周辺バスＰＢＵＳに接続される周辺回路のレジスタ等に割り当てられるメモリマップドＩＯアドレス空間の一部のアドレス空間とされる。前記接続用記憶回路３７の記憶領域には第３のアドレス範囲ＡＡ３のアドレスがマッピングされる。第３のアドレス範囲ＡＡ３はシステムバスＳＢＵＳ若しくは周辺バスＰＢＵＳに接続するメモリ空間の一部のアドレス空間とされる。
Ｅ　「【００２７】
　別の具体的な形態として、前記複数個の機能再構成セルの記憶回路は、半導体装置のメモリ空間に割り当てられたアドレス範囲とＩＯ空間に割り当てられたアドレス範囲との両方にアドレスがマッピングされる。前記
インタフェース制御回路は、メモリ空間に割り当てられた第１のアドレス範囲（ＡＡ１）に対するアクセス要求に応答して、当該アドレスが割り当てられた機能再構成セルの前記記憶回路をメモリとしてアクセス可能とする。これにより、アクセス要求主体は第１のアドレス範囲のアドレスを指定するメモリアクセスによって記憶回路に書き込みを行って機能再構成セルの論理構成を定義することができる。
  【００２８】
　また、前記
インタフェース制御回路は、ＩＯ空間に割り当てられた第２のアドレス範囲（ＡＡ２）に対するライトアクセス要求に応答して当該アドレスの制御回路での処理に必要な情報を書き込むことが出来る。同様にリードアクセス要求に応答して、当該アドレスの制御回路がそのとき記憶回路に出力させている情報を読み出す。これにより、アクセス要求主体は論理機能が設定された機能再構成セルによる論理動作に必要な情報を第２のアドレス範囲のアドレスを指定するライトアクセスによって供給し、論理動作の結果を第２のアドレス範囲のアドレスを指定するリードアクセスによって任意に取得することができる。
Ｆ　「【００３２】
　
前記接続用記憶回路にはメモリ空間に割り当てられた第３のアドレス範囲（ＡＡ３）がマッピングされる。このとき、前記インタフェース制御回路は、第３のアドレス範囲に対するライトアクセス要求に応答して、当該アドレスが割り当てられた前記接続用記憶回路をメモリとしてアクセス可能とする。これにより、アクセス要求主体は第３のアドレス範囲のアドレスを指定するランダムアクセスにより接続用記憶回路に書き込みを行って機能再構成セル間の接続を任意に定義することができる。
Ｇ　「  【００７７】
　図１２には図６の論理動作基本概念図に対応する具体的な動作例が示される。外部トリガとして、例えば前記スタートアドレス設定用等価ＩＯレジスタの指定によって初期アドレス値として “１１１”がアドレスラッチ２６に入力される。（Ｓ１）。次いで、ロジックイネーブル用等価ＩＯレジスタの指定によって、アドレスラッチ２６のアドレス情報がＳＲＡＭ２５に供給開始されることにより論理動作が起動される（Ｓ２）。これにより、そのアドレスで指定されたデータフィールドＤＦＬＤからデータ情報ＤＡＴ＿Ｄとして“１１０”がセレクタ３０に供給され（Ｓ３）、また、制御フィールドＣＦＬＤから制御情報ＤＡＴ＿Ｃとして情報“１０１”がアクセス制御デコーダ３２に供給される（Ｓ４）。アクセス制御デコーダ３２はその情報“１０１”をデコードし、Ｓ３により帰還された情報“１１０”を選択し（Ｓ５）、今度はこの情報“１１０”をアドレスとしてＳＲＡＭ２５のアクセスが行われる（Ｓ６）。以下同様に動作が繰り返されて所要の論理動作（３ビットダウンカウンタ動作）が行われる。
ＣＬＫはＳＲＡＭ２５のメモリサイクル等を規定する、機能再構成セル２０の動作基準クロック信号である
　ここで、上記引用文献１に記載されている事項を検討する。 
 
　上記Ａの「データプロセッサ１は・・・中央処理装置（ＣＰＵ）２・・・を有し」、上記Ｂの「機能再構成メモリ８は複数の機能再構成セル（ＡＣＭＵ）２０、及び外部からのアクセス要求に応答して前記機能再構成セル２０を制御するインタフェース制御回路（ＩＦＣＮＴ）２１等を備える。機能再構成セル２０はＣＰＵ２等によりシステムバスＳＢＵＳから書き込まれたコンフィグレーション情報に従って可変可能に論理機能が設定される。」、上記Ｃの「複数の機能再構成セル２０を・・・並列的に動作させて、一単位の論理機能を実現することが可能になる。」及び上記Ｇの「ＣＬＫはＳＲＡＭ２５のメモリサイクル等を規定する、機能再構成セル２０の動作基準クロック信号である。」から、引用文献１には「ＣＰＵと、機能再構成メモリを有するデータプロセッサであって、前記機能再構成メモリは、ＣＰＵから書き込まれた論理機能設定情報にしたがって可変可能に論理機能が設定されクロックに同期して並列的に動作可能な機能再構成セルを複数有」することが記載されていると解せられる。
　上記Ｃの「接続経路選択回路３５は、機能再構成セル２０のデータＤＡＴ＿Ｃ，ＤＡＴ＿Ｄの伝達経路を上下又は左右に隣接する機能再構成セル２０の間で選択的に接続するスイッチ回路３６と、前記スイッチ回路３６のスイッチ制御情報を保持するための接続用記憶回路３７とを有する。」から、引用文献１には「機能再構成セル間の接続を接続経路選択回路（ＲＳＷ）によって制御するものであ」ることが記載されていると解せられる。
　上記Ｅの「インタフェース制御回路は、メモリ空間に割り当てられた第１のアドレス範囲（ＡＡ１）に対するアクセス要求に応答して、当該アドレスが割り当てられた機能再構成セルの前記記憶回路をメモリとしてアクセス可能とする。これにより、アクセス要求主体は第１のアドレス範囲のアドレスを指定するメモリアクセスによって記憶回路に書き込みを行って機能再構成セルの論理構成を定義することができる。」、「インタフェース制御回路は、ＩＯ空間に割り当てられた第２のアドレス範囲（ＡＡ２）に対するライトアクセス要求に応答して当該アドレスの制御回路での処理に必要な情報を書き込むことが出来る。同様にリードアクセス要求に応答して、当該アドレスの制御回路がそのとき記憶回路に出力させている情報を読み出す。これにより、アクセス要求主体は論理機能が設定された機能再構成セルによる論理動作に必要な情報を第２のアドレス範囲のアドレスを指定するライトアクセスによって供給し、論理動作の結果を第２のアドレス範囲のアドレスを指定するリードアクセスによって任意に取得することができる。」及び上記Ｆの「前記接続用記憶回路にはメモリ空間に割り当てられた第３のアドレス範囲（ＡＡ３）がマッピングされる。このとき、前記インタフェース制御回路は、第３のアドレス範囲に対するライトアクセス要求に応答して、当該アドレスが割り当てられた前記接続用記憶回路をメモリとしてアクセス可能とする。これにより、アクセス要求主体は第３のアドレス範囲のアドレスを指定するランダムアクセスにより接続用記憶回路に書き込みを行って機能再構成セル間の接続を任意に定義することができる。」より、引用文献１には「ＣＰＵはインタフェース制御回路を介してＣＰＵのアドレス空間ＡＡ１、ＡＡ３及びＡＡ２にアクセスして、機能再構成セルの論理機能及び機能再構成セル間の接続情報、機能再構成セルの論理動作に必要な情報、論理動作の結果を入出力する」ことが記載されていると解せられる。
　してみると、引用文献１には次の発明（以下、「引用発明」という。）が記載されているものと認められる。
「ＣＰＵと、機能再構成メモリを有するデータプロセッサであって、前記機能再構成メモリは、ＣＰＵから書き込まれた論理機能設定情報にしたがって可変可能に論理機能が設定されクロックに同期して並列的に動作可能な複数の機能再構成セルを有し、該機能再構成セル間の接続を接続経路選択回路（ＲＳＷ）によって制御するものであり、ＣＰＵはインタフェース制御回路を介してＣＰＵのアドレス空間ＡＡ１、ＡＡ３及びＡＡ２にアクセスして、機能再構成セルの論理機能及び機能再構成セル間の接続情報、機能再構成セルの論理動作に必要な情報、論理動作の結果を入出力するデータプロセッサ。」
（２）引用文献２に記載されている技術的事項
  本願の出願日前に頒布又は電気通信回線を通じて公衆に利用可能となった、原審の平成２５年７月２４日付けの拒絶理由通知において引用された、国際公開第２００７／０７４５８３号（以下、「引用文献２」という。）には、以下の技術的事項が記載されている。
Ｈ　「【００６３】
　例えば、演算制御部２１３（命令割当部２３３）は、
命令群２５０（例えば、図６Ａ参照。）の中から、固定機能演算器１２１（Ａｄｄ／Ｓｕｂ演算器）に対して発行可能な命令２５１、２５５のうち、デコードされた時間が古い命令２５１を、固定機能演算器１２１（Ａｄｄ／Ｓｕｂ演算器）に割り当てる。
再構成可能演算器２２５（Ｒｅｃｏｎｆ演算器）に対して発行可能な命令２５４、２５５のうち、回路規模が許す限り、複数の命令を、再構成可能演算器２２５（Ｒｅｃｏｎｆ演算器）に割り当てる。ここでは、再構成可能演算器２２５が同時に加算／減算器（ＡＬＵ）と乗算器（ＭＵＬ）とを動的に再構成することができる
  【００６４】
　以上、本実施の形態に係わるプロセッサ２０１によれば、固定機能演算器に対して、数を制約しても、
再構成可能演算器２２５に対して、複数の命令を同時に割り当てることができる
（３）対比
　補正発明と引用発明とを対比する。
（３−１）引用発明の「ＣＰＵ」、「機能再構成メモリ」は、補正発明の「ＣＰＵ」、「リコンフィグ演算装置」にそれぞれ相当する。
（３−２）引用発明の「機能再構成メモリ」は、ＣＰＵと入出力可能であることから、補正発明の「入力端子」及び「出力端子」に相当する構成を有することは自明である。
（３−３）引用発明では「ＣＰＵはインタフェース制御回路を介してＣＰＵのアドレス空間ＡＡ１、ＡＡ３及びＡＡ２にアクセス」しているところ、機能再構成メモリ及び接続経路選択回路に、ＣＰＵがアクセスするためのアドレス空間を設けていると解されることから、補正発明の「ＲＡＭインターフェース」に相当する機能を有しているものといえる。
（３−４）引用発明の「論理機能設定情報」と「接続情報」は、機能再構成メモリの演算機能を動的に変更するものであるから、補正発明の「コンフィグレーションデータ」に相当するものである。
（３−５）（３−１）〜（３−４）より、引用発明は補正発明と「ＣＰＵと、ＲＡＭインターフェースと、コンフィグレーションデータに基づいて演算機能を動的に変更可能なリコンフィグ演算装置と、を備えるコンピュータシステム」という点で共通するものである。
（３−６）引用発明は「可変可能に論理機能が設定されクロックに同期して並列的に動作可能な複数の機能再構成セルを有し」ていることから、補正発明と「クロックに同期してそれぞれの演算処理を行う複数のプロセッサエレメント」を有している点において共通するものである。
（３−７）引用発明は「機能再構成セル間の接続を接続経路選択回路（ＲＳＷ）によって制御」し、また「機能再構成間の接続情報・・・を入出力」していることから、補正発明と「前記入力端子と前記出力端子と前記複数のプロセッサエレメントの入力ポートおよび出力ポートとの間を接続し、接続状態が変更可能なプロセッサ間ネットワーク」を有している点において共通するものである。
（３−８）引用発明は「ＣＰＵはインタフェース制御回路を介してＣＰＵのアドレス空間ＡＡ１、ＡＡ３及びＡＡ２にアクセスして、機能再構成セルの論理機能及び機能再構成セル間の接続情報、機能再構成セルの論理動作に必要な情報、論理動作の結果を入出力する」ものであることから、補正発明と「前記リコンフィグ演算装置に内蔵されるＲＡＭであって、当該ＲＡＭのアドレスが前記リコンフィグ演算装置外部のＲＡＭインターフェースのアドレス空間に配置され、前記ＣＰＵが、前記リコンフィグ演算装置で実行する演算に関係するデータを書き込み、演算結果が書き込まれる、ＲＡＭ」に相当する構成を有しているものといえる。
（３−９）引用発明は、ＣＰＵから書き込まれた論理機能設定情報にしたがって論理機能が設定され、また機能再構成セル間の接続情報にしたがって、機能再構成セル間の接続を制御していることから、補正発明と「前記ＣＰＵが前記ＲＡＭの所定アドレスに前記演算処理に関係するデータを書き込むと、前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークに対応した演算処理を行う状態に設定して前記演算処理を開始するように制御する制御部」に相当する構成を有しているものといえる。
　（３−１）〜（３−９）より、補正発明と引用発明とは、以下の点で一致し、また、以下の点で相違する。
（一致点）
「ＣＰＵと、ＲＡＭインターフェースと、コンフィグレーションデータに基づいて演算機能を動的に変更可能なリコンフィグ演算装置と、を備えるコンピュータシステムであって、
　前記リコンフィグ演算装置は、
　入力端子と、
　出力端子と、
　クロックに同期してそれぞれの演算処理を行う複数のプロセッサエレメントと、
　前記入力端子と前記出力端子と前記複数のプロセッサエレメントの入力ポートおよび出力ポートとの間を接続し、接続状態が変更可能なプロセッサ間ネットワークと、
　前記リコンフィグ演算装置に内蔵されるＲＡＭであって、当該ＲＡＭのアドレスが前記リコンフィグ演算装置外部のＲＡＭインターフェースのアドレス空間に配置され、前記ＣＰＵが、前記リコンフィグ演算装置で実行する演算に関係するデータを書き込み、演算結果が書き込まれる、ＲＡＭと、
　前記ＣＰＵが前記ＲＡＭの所定アドレスに前記演算処理に関係するデータを書き込むと、前記複数のプロセッサエレメントおよび前記プロセッサ間ネットワークを対応した演算処理を行う状態に設定して前記演算処理を開始するように制御する制御部と、を備え、
　複数の演算処理が並行して動作可能である、
　ことを特徴とするコンピュータシステム。」
 
（相違点１）
　補正発明の、リコンフィグ演算装置が演算する「第１の種類の命令」については命令を第１の所定アドレスに、命令の変数データを第２の所定アドレスに書き込み、「第２の種類の命令」については命令の変数データを固定入力アドレスに書き込むように構成することについて、引用発明では言及されていない点。
（相違点２）
　補正発明の、「第２の種類の命令」が書き込まれると、リコンフィグ演算装置が「第１の種類の命令」を実行中であり、かつリコンフィグ演算装置で「第２の種類の命令」が並行して実行可能である場合、「第２の種類の命令」を並行して行う状態に設定することについて、引用発明では言及されていない点。
（４）判断
　上記相違点について検討する。
（４−１）相違点１について
　引用発明では、リコンフィグ演算装置が演算する「第１の種類の命令」については命令を第１の所定アドレスに、命令の変数データを第２の所定アドレスに書き込み、「第２の種類の命令」については命令の変数データを固定入力アドレスに書き込むように構成することについて言及されていない点で、補正発明と相違することは上記のとおりである。
　これに対し、原審において引用された引用文献２（上記Ｈを参照。）には、命令群の中から固定機能演算器と再構成可能演算器とに命令を割り当てることは記載されているものの、ここでいう「固定機能演算器」は再構成可能なものではなく、引用発明と組み合わせる動機づけがない。また、またリコンフィグ演算装置が演算する「第１の種類の命令」については命令を第１の所定アドレスに、命令の変数データを第２の所定アドレスに書き込み、「第２の種類の命令」については命令の変数データを固定入力アドレスに書き込むように構成することについて、引用文献２には何ら記載されていない。
（４−２）相違点２について
　引用発明では、「第２の種類の命令」が書き込まれると、リコンフィグ演算装置が「第１の種類の命令」を実行中であり、かつリコンフィグ演算装置で「第２の種類の命令」が並行して実行可能である場合、「第２の種類の命令」を並行して行う状態に設定することについて言及されていない点で、補正発明と相違することは上記のとおりである。
　しかしながら、引用発明においても、複数の演算処理が並行して動作可能であることから、ある命令の実行中に、別の命令が並行して実行可能である場合に、当該別の命令を並行して行う状態に設定することは、当業者ならば容易になし得たものである。
（５）まとめ
　以上のとおりであるから、本願の請求項１に係る発明は、引用発明及び引用文献２に記載の技術的事項及び当該技術分野の周知技術に基づいて、当業者が容易に発明をすることができたものとすることができないものである。
　また、他に拒絶すべき理由を発見しない。
　よって、本件補正の補正事項１−４は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合する。
（６） 請求項２ないし１０に係る発明について 
  
　本願の請求項２−７に係る発明は、補正発明をさらに限定したものであり、また請求項８に係る発明は、請求項１に係る発明を装置の発明として記載したものであり、さらに請求項９−１０に係る発明は、請求項８に係る発明をさらに限定したものであるので、補正発明と同様に、当業者が容易に発明をすることができたとはいえない。 
　また、他に拒絶すべき理由を発見しない。
　よって、本件補正の補正事項１−８は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合する。
第３　むすび
　本件補正は上記のとおり、特許法第１７条の２第３項ないし第６項の規定に適合する。してみると、本願の請求項１−１０に係る発明は、本件補正により補正された特許請求の範囲の請求項１―１０に記載された事項により特定されるとおりのものである。
　そして、本願については、原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。 
　また、他に本願を拒絶すべき理由を発見しない。 
　よって、結論のとおり審決する。