【事件の表示】
　特願２０１２−１６９８６６号「遊技台」拒絶査定不服審判事件〔平成２６年２月１３日出願公開、特開２０１４−２８０２４号〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２４年７月３１日の出願であって、平成２５年１２月１６日付けで拒絶の理由が通知され、平成２６年２月１０日付けで意見書及び手続補正書が提出されたものの、平成２６年５月２日付けで拒絶査定がなされ（発送日：同年５月２０日）、これに対して、同年６月１９日付けで拒絶査定不服審判の請求がなされるとともに手続補正書が提出されたものである。
第２　平成２６年６月１９日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２６年６月１９日付けの手続補正（以下、「本件補正」という。）を却下する。
［理由］
１　補正の内容
　本件補正は、特許請求の範囲の請求項１の記載の補正を含む補正であり、特許請求の範囲の請求項１は、
補正前（平成２６年２月１０日付け手続補正）の
「【請求項１】
　ＣＰＵと、
　１６ビットの乱数値（以下、「１６ビット乱数」という。）を少なくとも発生可能な乱数回路と、
　前記ＣＰＵを少なくとも搭載したマイクロプロセッサと、
　取り込み条件の成立があった場合に、前記１６ビット乱数を少なくとも取り込み可能な乱数値レジスタと、
を少なくとも備えた遊技台であって、
　前記遊技台は、ぱちんこ機またはスロットマシンであり、
　前記マイクロプロセッサは、８ビットマイクロプロセッサであり、
　前記マイクロプロセッサは、前記乱数回路を少なくとも内蔵し、
　前記乱数回路は、複数のレジスタによって少なくとも制御される回路であり、
　前記複数のレジスタのうちの少なくとも一つは、前記乱数値レジスタであり、
　前記ＣＰＵは、１６ビットロード命令により、前記乱数値レジスタに取り込まれている前記１６ビット乱数をレジスタペアに少なくとも格納可能なＣＰＵであり、
　前記レジスタペアは、２つの汎用レジスタの組み合わせによって少なくとも構成され、
　前記２つの汎用レジスタのうちの少なくとも一つは、第一の汎用レジスタであり、
　前記２つの汎用レジスタのうちの少なくとも一つは、第二の汎用レジスタであり、
　前記第一の汎用レジスタは、前記ＣＰＵの８ビットの汎用レジスタであり、
　前記第二の汎用レジスタは、前記ＣＰＵの８ビットの汎用レジスタであり、
　前記ＣＰＵがリセットされた場合に、割込みの発生が禁止された状態にされるように構成されており、
　前記乱数回路は、設定された値の範囲で、前記１６ビット乱数を発生可能な回路であり、
　前記値の範囲は、前記割込みの発生が禁止された状態において設定される範囲である、
ことを特徴とする遊技台。」
から、
補正後（平成２６年６月１９日付け手続補正）の
「【請求項１】
　ＣＰＵと、
　１６ビットの乱数値（以下、「１６ビット乱数」という。）を少なくとも発生可能な乱数回路と、
　前記ＣＰＵを少なくとも搭載したマイクロプロセッサと、
　取り込み条件の成立があった場合に、前記１６ビット乱数を少なくとも取り込み可能な乱数値レジスタと、
を少なくとも備えた遊技台であって、
　前記遊技台は、ぱちんこ機またはスロットマシンであり、
　前記マイクロプロセッサは、８ビットマイクロプロセッサであり、
　前記マイクロプロセッサは、前記乱数回路を少なくとも内蔵し、
　前記乱数回路は、複数のレジスタによって少なくとも制御される回路であり、
　前記複数のレジスタのうちの少なくとも一つは、前記乱数値レジスタであり、
　前記ＣＰＵは、１６ビットロード命令により、前記乱数値レジスタに取り込まれている前記１６ビット乱数をレジスタペアに少なくとも格納可能なＣＰＵであり、
　前記レジスタペアは、２つの汎用レジスタの組み合わせによって少なくとも構成され、
　前記２つの汎用レジスタのうちの少なくとも一つは、第一の汎用レジスタであり、
　前記２つの汎用レジスタのうちの少なくとも一つは、第二の汎用レジスタであり、
　前記第一の汎用レジスタは、前記ＣＰＵの８ビットの汎用レジスタであり、
　前記第二の汎用レジスタは、前記ＣＰＵの８ビットの汎用レジスタであり、
　前記ＣＰＵがリセットされた場合に、割込みの発生が禁止された状態にされるように構成されており、
　前記乱数回路は、設定された値の範囲で、前記１６ビット乱数を発生可能な回路であり、
　前記値の範囲は、前記割込みの発生が禁止された状態において設定される範囲であ
り、
　前記乱数回路は、複数のチャンネルを有し、
　前記乱数回路は、前記複数のチャンネルごとに１６ビット乱数を発生可能な回路であり、
　前記複数のチャンネルのうちの一つは、第一のチャンネルであり、
　前記値の範囲とは、前記第一のチャンネルにおいて発生可能な１６ビット乱数の範囲のことである、
ことを特徴とする遊技台。」
へ補正された（下線部は補正箇所を示す。）。
２　補正の目的等
　本件補正は、特許請求の範囲の請求項１について、以下に挙げる補正事項を含むものである。
補正事項
　補正事項は、乱数回路について、「前記乱数回路は、複数のチャンネルを有し、前記乱数回路は、前記複数のチャンネルごとに１６ビット乱数を発生可能な回路であり、前記複数のチャンネルのうちの一つは、第一のチャンネルであり、前記値の範囲とは、前記第一のチャンネルにおいて発生可能な１６ビット乱数の範囲のことである、」と限定する補正である。
　よって、補正事項は、特許法第１７条の２第５項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そして、補正事項は、新規事項を追加するものではない。
３　独立特許要件
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか）について以下に検討する。
（１）刊行物１に記載された発明
　原査定の拒絶の理由に引用された本願の出願の日前に頒布された刊行物である、特開２０１２−４５０２８号公報（以下、「刊行物１」という。）には、図面とともに次の事項が記載されている（下線は当審で付した。）。
 （１−ａ）
「【００１４】
［パチスロの機能フロー］
　本発明の実施形態に係る遊技機について、以下図面を参照しながら説明する。はじめに、図１を参照して、本実施形態における
遊技機
パチスロ
１
  図１は、本発明の実施形態に係るパチスロ１の機能フローを示す図である。
【００１５】
　
遊技者によりメダルが投入され、スタートレバー６が操作されると、
乱数値
が抽出される。
【００１６】
　内部抽籤手段（後述の
メインＣＰＵ３１
は、抽出された乱数値に基づいて抽籤を行い、内部当籤役を決定する。
（１−ｂ）
「【００４２】
［パチスロが備える回路の構成］
　次に、図６から図８を参照して、本実施形態におけるパチスロ１が備える回路の構成について説明する。本実施形態における
パチスロ１は、主制御回路７１
を備える。
（１−ｃ）
「【００４４】
（マイクロコンピュータ）
　
主制御回路７１は、
マイクロコンピュータ３０を
構成要素としている。マイクロコンピュータ３０は、
メインＣＰＵ
３１
により構成される。
（１−ｄ）
「【００４７】
　図７は、乱数発生器３６の構成を示すブロック図である。
　
乱数発生器３６は、予め定められた範囲の乱数値（
０〜６５５３５）を発生する。
乱数発生器３６は、
１６個の乱数列を生成する乱数列生成回路３６ａを備える。
【００４８】
　
乱数発生器３６は、
乱数列生成回路３６ａが生成した１６個の乱数列から１つの２バイトの乱数値を乱数値０レジスタ及び乱数値１レジスタに格納する。乱数発生器３６は、乱数値０レジスタ及び乱数値１レジスタに格納した２バイトの乱数値を、上位と下位に分けて１バイトずつ読み出し、読み出した２つの１バイトデータを所定の漸化式により合成し、２バイトデータに戻し乱数値取込レジスタに格納する。メインＣＰＵ３１は、乱数値取込レジスタに格納された乱数値に基づいて、内部当籤役を決定する。
（１−ｅ）
　刊行物１の【図６】から、
遊技機は、主制御回路７１を備えている
主制御回路７１は、メインＣＰＵ３１と、乱数発生器３６を備えている
（１−ｆ）
　刊行物１の【図７】から、
遊技機は、乱数値取込レジスタを備えている
乱数発生器３６は、乱数値０レジスタ、乱数値１レジスタ、及び乱数値取込レジスタを備えている
（１−ｇ）
　上記（１−ａ）、（１−ｂ）、（１−ｅ）、及び（１−ｆ）から、
遊技機は、メインＣＰＵ３１と、乱数発生器３６と、主制御回路７１と、乱数値取込レジスタと、を備えて
（１−ｈ）
　上記（１−ｄ）から、乱数発生器３６は、１６個の乱数列を生成する乱数列生成回路３６ａを備え、乱数列生成回路３６ａが生成した１６個の乱数列から１つの２バイトの乱数値を格納するものである。
　そして、１バイトが８ビットであることは技術常識であるから、
乱数発生器３６は、１６ビットの乱数値（「１６ビット乱数」）を発生可能
（１−ｉ）
　上記（１−ａ）から、メインＣＰＵ３１は、遊技者によりメダルが投入され、スタートレバー６が操作されると、乱数値を抽出し、抽出された乱数値に基づいて抽籤を行い、内部当籤役を決定するものであり、上記（１−ｄ）から、メインＣＰＵ３１は、乱数値取込レジスタに格納された乱数値に基づいて、内部当籤役を決定するものである。
　よって、
メインＣＰＵ３１は、遊技者によりメダルが投入され、スタートレバー６が操作されると、乱数値を抽出し、抽出された乱数値を乱数値取込レジスタに格納し、乱数値取込レジスタに格納された乱数値に基づいて抽籤を行い、内部当籤役を決定
　したがって、上記（１−ａ）ないし（１−ｉ）を総合すると、刊行物１には、次の発明（以下、「引用発明１」という。）が記載されている。
「メインＣＰＵ３１と、
１６ビットの乱数値（「１６ビット乱数」）を発生可能な乱数発生器３６と、
メインＣＰＵ３１を備えている主制御回路７１と、
乱数値取込レジスタと、
を備えた遊技機であって、
遊技機は、パチスロ１であり、
主制御回路７１は、乱数発生器３６を備えており、
乱数発生器３６は、乱数値０レジスタ、乱数値１レジスタ、及び乱数値取込レジスタを備えており、
メインＣＰＵ３１は、遊技者によりメダルが投入され、スタートレバー６が操作されると、乱数値を抽出し、抽出された乱数値を乱数値取込レジスタに格納し、乱数値取込レジスタに格納された乱数値に基づいて抽籤を行い、内部当籤役を決定し、
乱数発生器３６は、乱数列生成回路３６ａが生成した１６個の乱数列から１つの２バイトの乱数値を乱数値０レジスタ及び乱数値１レジスタに格納し、乱数値０レジスタ及び乱数値１レジスタに格納した２バイトの乱数値を、上位と下位に分けて１バイトずつ読み出し、読み出した２つの１バイトデータを所定の漸化式により合成し、２バイトデータに戻し乱数値取込レジスタに格納し、
乱数発生器３６は、予め定められた範囲（０〜６５５３５）の乱数値を発生する、
遊技機。」
（２）刊行物２に記載された発明
　本願の出願の日前に頒布された刊行物である、「遊技機械用８ビットマイクロプロセッサ　ＬＥ４１６８Ｂ−Ｓ　ユーザーズマニュアル（暫定０．１版）ＣＤ−ＲＯＭ，日本，（株）エルイーテック，２００８年　９月，ｐ．１−１，ｐ．１３−１，ｐ．１３−４」（以下、「刊行物２」という。）には、次の事項が記載されている（下線は当審で付した。）。
（２−ａ）
「第１章　概説
　
ＬＥ４１６８Ｂ−Ｓは，遊技機械制御用の
マイクロプロセッサ
（２−ｂ）
「第１３章　乱数回路（ＲＤＧ）
　
ＬＥ４１６８Ｂ−Ｓは，１６ビット
の乱数回路（ＲＤＧ）を内蔵しています。
（２−ｃ）
「１３．１　乱数回路（ＲＤＧ）の概要
　
乱数回路（ＲＤＧ）は，
１６ビットの
擬似乱数を内蔵しています。
　１６ビット乱数には，２つ（
ｃｈＡ，ｃｈＢ
チャネル
　全てを，
それぞれ独立して動作させることができます。
（２−ｄ）
「１３．１．２　１６ビット乱数の概要
　１６ビット乱数は，
異なった乱数列を持つ，
ｃｈＡ，ｃｈＢ
があり，それぞれ独立して動作させることができます。
 （２−ｅ）
「（２）乱数最大値
　
発生する乱数の最大値を，ｃｈＡ，ｃｈＢそれぞれ個別に
選択できます。
　・５１１　・１０２３　・２０４７　・４０９５
　・８１９１　・１６３８３　・３２７６７  ・６５５３５
　この
最大値を上限として
０から設定した最大値まで
の値を得ることができます。
　したがって、上記（２−ａ）ないし（２−ｅ）を総合すると、刊行物２には、次の発明（以下、「引用発明２」という。）が記載されている。
「遊技機械制御用のマイクロプロセッサＬＥ４１６８Ｂ−Ｓが内蔵する１６ビットの乱数回路（ＲＤＧ）であって、異なった乱数列を持つチャネルｃｈＡ，ｃｈＢがあり，それぞれ独立して動作させることができ、発生する乱数の最大値を，チャネルｃｈＡ，ｃｈＢにおいて、それぞれ個別に選択でき、最大値を上限として，０から設定した最大値までの値を得ることができる、１６ビットの乱数回路（ＲＤＧ）。」
（３）対比
　本願補正発明と、引用発明１とを対比する。
（ア）引用発明１の「メインＣＰＵ３１」、「１６ビットの乱数値（「１６ビット乱数」）を発生可能な乱数発生器３６」、「メインＣＰＵ３１を搭載する主制御回路７１」、「乱数値取込レジスタ」、「遊技機」、及び「パチスロ１」は、それぞれ、本願補正発明における「ＣＰＵ」、「１６ビットの乱数値（「１６ビット乱数」）を少なくとも発生可能な乱数回路」、「ＣＰＵを少なくとも搭載したマイクロプロセッサ」、「乱数値レジスタ」、「遊技台」、及び「スロットマシン」に相当する。
（イ）「スロットマシン」の技術分野において、遊技者によってメダルが投入され、スタートレバーが操作されることを契機として、内部当籤役を決定するための乱数値が抽出されることは、本願出願時の技術常識であるから、引用発明１における「遊技者によりメダルが投入され、スタートレバー６が操作されると」は、本願補正発明における「取り込み条件の成立があった場合」に相当する。
　また、引用発明１における「乱数値を抽出し、抽出された乱数値を乱数値取込レジスタに格納」することは、本願補正発明における「乱数値レジスタ」が、「乱数を少なくとも取り込み可能」とすることに相当する。
　そして、引用発明１において、「乱数値取込レジスタに格納」される乱数値は、「乱数発生器３６」によって発生された「１６ビット乱数」であることは明らかである。
（ウ）引用発明１における「主制御回路７１」は、上記（ア）から、本願補正発明における「マイクロプロセッサ」に相当するところ、遊技台の技術分野において、主制御回路のＣＰＵが８ビットの情報を取り扱うことは、本願出願時の技術常識であるから、引用発明１における「主制御回路７１」は、本願補正発明における「８ビットマイクロプロセッサ」に相当する。
（エ）引用発明１における「乱数値０レジスタ、乱数値１レジスタ、及び乱数値取込レジスタ」は、本願補正発明における「複数のレジスタ」に相当する。
　また、引用発明１における「乱数値取込レジスタ」は、本願補正発明における「複数のレジスタのうちの少なくとも一つ」に相当する。
　そして、引用発明１において、「メインＣＰＵ３１は、遊技者によりメダルが投入され、スタートレバー６が操作されると、乱数値を抽出」するものであり、「乱数発生器３６は、乱数列生成回路３６ａが生成した１６個の乱数列から１つの２バイトの乱数値を乱数値０レジスタ及び乱数値１レジスタに格納し、乱数値０レジスタ及び乱数値１レジスタに格納した２バイトの乱数値を、上位と下位に分けて１バイトずつ読み出し、読み出した２つの１バイトデータを所定の漸化式により合成し、２バイトデータに戻し乱数値取込レジスタに格納し」ており、「メインＣＰＵ３１」は、「乱数値取込レジスタに格納された乱数値に基づいて抽籤を行い、内部当籤役を決定し」ている。
　よって、引用発明１における「乱数発生器３６」は、「メインＣＰＵ３１」によって、「乱数値０レジスタ、乱数値１レジスタ、及び乱数値取込レジスタ」を介して制御されているということができ、本願補正発明における「乱数回路は、複数のレジスタによって少なくとも制御される回路」であることに相当する。
（オ）引用発明１の「乱数発生器３６は、乱数列生成回路３６ａが生成した１６個の乱数列から１つの２バイトの乱数値を乱数値０レジスタ及び乱数値１レジスタに格納し、乱数値０レジスタ及び乱数値１レジスタに格納した２バイトの乱数値を、上位と下位に分けて１バイトずつ読み出」すものであるから、引用発明１における「乱数値０レジスタ及び乱数値１レジスタ」のうちの一方に、「２バイトの乱数値」のうちの「上位」の「１バイト」を、他方に「下位」の「１バイト」を格納するものと認められる。
　よって、引用発明１における「乱数値０レジスタ及び乱数値１レジスタ」のうちの一方のレジスタは、本願補正発明における「第一の」「８ビットの」「レジスタ」に相当し、他方のレジスタは、本願補正発明における「第二の」「８ビットの」「レジスタ」に相当する。
　また、引用発明１の「乱数値０レジスタ」と「乱数値１レジスタ」とを併せたものは、本願補正発明における「２つの」「レジスタの組み合わせによって少なくとも構成され」た「レジスタペア」に相当する。
（カ）引用発明１における「乱数発生器３６は、予め定められた範囲」「の乱数値を発生する」ものであり、「１６ビット乱数を発生可能な」ものであるから、引用発明１における「乱数発生器３６」は、本願補正発明における「設定された値の範囲で、前記１６ビット乱数を発生可能な回路」に相当する。
　そして、引用発明１における「予め定められた範囲（０〜６５５３５）」は、０〜１６ビットの範囲であるから、本願補正発明における「値の範囲」に相当し、「発生可能な１６ビット乱数の範囲」にも相当する。
　そうすると、本願補正発明と引用発明１とは、次の点で一致する。
「ＣＰＵと、
　１６ビットの乱数値（「１６ビット乱数」）を少なくとも発生可能な乱数回路と、
　前記ＣＰＵを少なくとも搭載したマイクロプロセッサと、
　取り込み条件の成立があった場合に、前記１６ビット乱数を少なくとも取り込み可能な乱数値レジスタと、
を少なくとも備えた遊技台であって、
　前記遊技台は、ぱちんこ機またはスロットマシンであり、
　前記マイクロプロセッサは、８ビットマイクロプロセッサであり、
　前記マイクロプロセッサは、前記乱数回路を少なくとも内蔵し、
　前記乱数回路は、複数のレジスタによって少なくとも制御される回路であり、
　前記複数のレジスタのうちの少なくとも一つは、前記乱数値レジスタであり、
　前記レジスタペアは、２つのレジスタの組み合わせによって少なくとも構成され、
　前記２つのレジスタのうちの少なくとも一つは、第一のレジスタであり、
　前記２つのレジスタのうちの少なくとも一つは、第二のレジスタであり、
　前記第一のレジスタは、前記８ビットのレジスタであり、
　前記第二のレジスタは、前記８ビットのレジスタであり、
　前記乱数回路は、設定された値の範囲で、前記１６ビット乱数を発生可能な回路であり、
  値の範囲とは、発生可能な１６ビット乱数の範囲のことである、
遊技台。」
　そして、本願補正発明と引用発明１とは、次の点で相違する。
［相違点１］
　本願補正発明では、「ＣＰＵは、１６ビットロード命令により、前記乱数値レジスタに取り込まれている前記１６ビット乱数をレジスタペアに少なくとも格納可能なＣＰＵであ」るのに対して、引用発明１では、そのような特定がなされていない点。
［相違点２］
　本願補正発明では、「レジスタペアは、２つの汎用レジスタの組み合わせによって少なくとも構成され」るのに対して、引用発明１では、「乱数値０レジスタ」と「乱数値１レジスタ」が、「汎用レジスタ」であるか、不明である点。
［相違点３］
　本願補正発明では、「ＣＰＵがリセットされた場合に、割込みの発生が禁止された状態にされるように構成されており」、乱数回路によって発生可能な乱数の「値の範囲は、前記割込みの発生が禁止された状態において設定される範囲である」ところ、引用発明１では、そのような特定がなされていない点。
［相違点４］
　本願補正発明では、「乱数回路は、複数のチャンネルを有し、前記乱数回路は、前記複数のチャンネルごとに１６ビット乱数を発生可能な回路であり、前記複数のチャンネルのうちの一つは、第一のチャンネルであり」、乱数回路によって発生可能な乱数の「値の範囲とは、前記第一のチャンネルにおいて発生可能な１６ビット乱数の範囲のことである」ところ、引用発明１では、そのような特定がなされていない点。
（４）当審の判断
（ア）［相違点１］及び［相違点２］は、技術的に関連しているので、まとめて検討する。
　引用発明１において、「メインＣＰＵ３１」は、「乱数値取込レジスタに格納された乱数値に基づいて抽籤を行い、内部当籤役を決定」するものであるところ、「乱数値取込レジスタ」は、「メインＣＰＵ３１」とは異なる「乱数発生器３６」が備えている。
　「メインＣＰＵ３１」は、「乱数値取込レジスタに格納された乱数値に基づいて抽籤を行」うのであるから、「メインＣＰＵ３１」において、「乱数値取込レジスタに格納された乱数値」に対して「抽籤」という演算処理を行うために、「乱数値取込レジスタに格納された乱数値」を、「メインＣＰＵ３１」内に取り込んで処理をするものである。ここで、「１６ビット乱数」である「乱数値取込レジスタに格納された乱数値」は、「１６ビットロード命令」によって、「乱数値レジスタ」から「メインＣＰＵ３１」に取り込まれているといえる。
　そして、引用発明１において、メインＣＰＵ３１により処理される乱数値の記憶箇所を乱数発生器３６とするか、メインＣＰＵ３１とするかは、当業者が必要に応じて決定すべき技術事項である。
　また、メインＣＰＵ３１内において、１６ビット乱数を格納するレジスタを、１６ビット乱数の格納以外にも使用できるように「汎用レジスタ」とすることも当業者が適宜なし得たものである。
　さらに、引用発明１では、乱数発生器３６では、１６ビット乱数を、乱数値０レジスタと乱数値１レジスタからなるレジスタペアに格納するのである。
　したがって、引用発明１において、メインＣＰＵ３１内において、１６ビット乱数をレジスタペアに格納するようになし、前記相違点１及び２に係る本願補正発明の構成とすることは、当業者であれば、容易になし得ることである。
（イ）［相違点３］について検討する。
　遊技台の技術分野において、ＣＰＵがリセットされた場合に、割込みの発生が禁止され、乱数回路によって発生可能な乱数の値の範囲を、割込みの発生が禁止された状態において設定することは、例えば、特開２００７−１９００９６号公報（段落【０３１２】−【０３６２】、【図４５】、【図４６】、【図４８】には、ＣＰＵ５６が初期化された場合に、割込みが禁止され、割込みが禁止された状態で、乱数の最大値を設定することが記載されている。）、特開２００５−１０３１６６号公報（段落【００９０】−【０１００】、【図２０】、【図２１】には、ＣＰＵ１０６が初期化された場合に、割込みが禁止され、割込みが禁止された状態で、乱数の最大値を設定することが記載されている。）に記載されているように、周知技術である。
　そうすると、引用発明１において、乱数発生器３６における発生可能な乱数値の設定に、上記周知技術を適用し、前記相違点３に係る本願補正発明の構成とすることは、当業者が容易になし得ることである。
（ウ）［相違点４］について検討する。
　引用発明２は「１６ビットの乱数回路（ＲＤＧ）」であって、「異なった乱数列を持つチャネルｃｈＡ，ｃｈＢ」があり、「チャネルｃｈＡ，ｃｈＢ」は、「それぞれ独立して動作させることができ、発生する乱数の最大値を，ｃｈＡ，ｃｈＢにおいて、それぞれ個別に選択でき」るものであるから、引用発明２は、「複数のチャンネルを有し」、「複数のチャンネルごとに１６ビット乱数を発生可能な」「乱数回路」である。
　引用発明２における「チャネルｃｈＡ，ｃｈＢ」のうちのいずれか一方は、「第一のチャンネル」であり、「チャネルｃｈＡ，ｃｈＢ」のうちのいずれか一方において選択された「最大値を上限として，０から設定した最大値までの値」は、「第一のチャンネルにおいて発生可能な」「乱数の範囲」である。
　したがって、引用発明２において、乱数回路は、「複数のチャンネルを有し」、「前記複数のチャンネルごとに１６ビット乱数を発生可能な回路であり、前記複数のチャンネルのうちの一つは、第一のチャンネルであり」、乱数回路によって発生可能な乱数の「値の範囲とは、前記第一のチャンネルにおいて発生可能な１６ビット乱数の範囲」のことであるといえる。
　そして、引用発明２は、「遊技機械制御用のマイクロプロセッサＬＥ４１６８Ｂ−Ｓが内蔵する１６ビットの乱数回路（ＲＤＧ）」であるから、引用発明１において遊技機が備えている１６ビット乱数を発生可能な乱数発生器３６に対して、引用発明２の乱数回路（ＲＤＧ）を適用し、前記相違点４に係る本願補正発明の構成とすることは、当業者が容易になし得ることである。
（エ）そして、本願補正発明の作用効果は、引用発明１及び２並びに周知技術からみて格別なものではない。
（オ）したがって、本願補正発明は、引用発明１に、引用発明２及び周知技術を適用して、上記相違点１ないし４に係る本願補正発明の構成とすることにより、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
（５）むすび
　よって、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
第３　本願発明
（１）
　本件補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２６年２月１０日付け手続補正書により補正された上記第２の１で前述した特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。
「ＣＰＵと、
　１６ビットの乱数値（以下、「１６ビット乱数」という。）を少なくとも発生可能な乱数回路と、
　前記ＣＰＵを少なくとも搭載したマイクロプロセッサと、
　取り込み条件の成立があった場合に、前記１６ビット乱数を少なくとも取り込み可能な乱数値レジスタと、
を少なくとも備えた遊技台であって、
　前記遊技台は、ぱちんこ機またはスロットマシンであり、
　前記マイクロプロセッサは、８ビットマイクロプロセッサであり、
　前記マイクロプロセッサは、前記乱数回路を少なくとも内蔵し、
　前記乱数回路は、複数のレジスタによって少なくとも制御される回路であり、
　前記複数のレジスタのうちの少なくとも一つは、前記乱数値レジスタであり、
　前記ＣＰＵは、１６ビットロード命令により、前記乱数値レジスタに取り込まれている前記１６ビット乱数をレジスタペアに少なくとも格納可能なＣＰＵであり、
　前記レジスタペアは、２つの汎用レジスタの組み合わせによって少なくとも構成され、
　前記２つの汎用レジスタのうちの少なくとも一つは、第一の汎用レジスタであり、
　前記２つの汎用レジスタのうちの少なくとも一つは、第二の汎用レジスタであり、
　前記第一の汎用レジスタは、前記ＣＰＵの８ビットの汎用レジスタであり、
　前記第二の汎用レジスタは、前記ＣＰＵの８ビットの汎用レジスタであり、
　前記ＣＰＵがリセットされた場合に、割込みの発生が禁止された状態にされるように構成されており、
　前記乱数回路は、設定された値の範囲で、前記１６ビット乱数を発生可能な回路であり、
　前記値の範囲は、前記割込みの発生が禁止された状態において設定される範囲である、
ことを特徴とする遊技台。」
（２）刊行物１に記載された発明及び周知技術
　原査定の拒絶の理由に引用された刊行物１及び周知技術は、それぞれ上記第２の３（１）及び（４）（イ）に記載したとおりである。
（３）対比・判断
　本願発明は、上記第２の１及び２で検討したとおり、本願補正発明から構成の一部（限定された構成）を省いたものである。
　そして、本願発明と引用発明１とを対比すると、前記相違点１ないし３で相違し、残余の点で一致する。
　しかし、前記相違点１ないし３については、第２の３（４）（ア）及び（イ）で検討したとおりである。
　したがって、本願発明は、引用発明１及び周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の記載により特許を受けることができない。
（４）むすび
　以上のとおり、本願発明は、特許法第２９条２項の規定により特許を受けることができないものである。
　したがって、その余の請求項に係る発明について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。