(57)【要約】【課題】高速パターン発生器と、低速パターン発生器とを備えた半導体試験装置で、希望する低速レート時間長とサイクル比とで半導体試験を行なえるようにする。【解決手段】高速パターン発生器の分解能の設定を受け付けるパターン発生器パラメータ設定部と、作成対象のパターンプログラムの低速レート時間長と、サイクル比の設定を受け付けるプログラム条件設定部と、低速レート時間長をサイクル比で割った値未満で最も大きい分解能の倍数を切捨てレート時間長とし、値超で最も小さい分解能の倍数を切上げレート時間長とするレート時間長算出部と、低速レート時間長に対応する高速パターンのサイクルにおける切捨てレート時間長の個数と切上げレート時間長の個数とを、合計のレート時間長が低速レート時間長と等しくなるように設定する個数設定部とを備えたパターンプログラム作成支援装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
高速パターン発生器と、低速パターン発生器とを備えた半導体試験装置用のパターンプログラム作成を支援する装置であって、
前記高速パターン発生器の分解能の設定を受け付けるパターン発生器パラメータ設定部と、
作成対象のパターンプログラムの低速レート時間長と、低速パターンに対する高速パターンのサイクル比との設定を受け付けるプログラム条件設定部と、
前記低速レート時間長を前記サイクル比で割った値未満で最も大きい前記分解能の倍数を切捨てレート時間長とし、前記低速レート時間長を前記サイクル比で割った値超で最も小さい前記分解能の倍数を切上げレート時間長とするレート時間長算出部と、
前記低速レート時間長に対応する高速パターンのサイクルにおける前記切捨てレート時間長の個数と前記切上げレート時間長の個数とを、合計のレート時間長が前記低速レート時間長と等しくなるように設定する個数設定部と、
を備えたことを特徴とするパターンプログラム作成支援装置。
【請求項２】
前記プログラム条件設定部は、低速レート時間長として、前記低速パターン発生器の分解能の整数倍の値を受け付けることを特徴とする請求項１に記載のパターンプログラム作成支援装置。
【請求項３】
前記切捨てレート時間長と前記切上げレート時間長とを、前記半導体試験装置のメモリ領域における最上位ビットのみが異なるアドレスにそれぞれ割り当てる高速パターンプログラム作成部をさらに備えることを特徴とする請求項１または２に記載のパターンプログラム作成支援装置。
【請求項４】
高速パターン発生器と、低速パターン発生器とを備えた半導体試験装置用のパターンプログラム作成を支援する装置としてコンピュータを機能させるコンピュータプログラムであって、
前記高速パターン発生器の分解能の設定を受け付けるパターン発生器パラメータ設定部と、
作成対象のパターンプログラムの低速レート時間長と、低速パターンに対する高速パターンのサイクル比との設定を受け付けるプログラム条件設定部と、
前記低速レート時間長を前記サイクル比で割った値未満で最も大きい前記分解能の倍数を切捨てレート時間長とし、前記低速レート時間長を前記サイクル比で割った値超で最も小さい前記分解能の倍数を切上げレート時間長とするレート時間長算出部と、
前記低速レート時間長に対応する高速パターンのサイクルにおける前記切捨てレート時間長の個数と前記切上げレート時間長の個数とを、合計のレート時間長が前記低速レート時間長と等しくなるように設定する個数設定部として前記コンピュータを機能させることを特徴とするコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験等において被試験対象に与えるテストパターンを発生させるためのパターンプログラムの作成を支援する装置およびコンピュータプログラムに関する。
【背景技術】
【０００２】
半導体試験装置等では、被試験対象（ＤＵＴ：Device Under Test）にテストパターンを与え、このテストパターンに対するＤＵＴ出力と期待パターンとを比較することで、ＤＵＴの良否を判定する。
【０００３】
半導体試験装置は、テストパターンを発生させるパターン発生器を備えており、半導体試験装置に接続されたテスタコントローラからの制御信号に基づいてパターン発生器からテストパターンをＤＵＴの各ピンに出力する。
【０００４】
テスタコントローラは、ＥＷＳ（Engineering Workstation）等のコンピュータが用いられており、あらかじめＤＵＴに対応して作成されたパターンプログラムが格納される。テスタコントローラが、このパターンプログラムを実行することで、半導体試験装置のテスト動作を制御する。
【０００５】
近年の半導体試験装置では、高分解能で高速のテストパターンを出力することができる高速・高分解能パターン発生器と、低分解能で低速のテストパターンを出力する低速・低分解能パターン発生器とを並列に有するものがある。一般に、ＤＵＴにおいて高速・高分解能を必要とするピンは比較的少ないため、高速・高分解能パターン発生器と、より安価な低速・低分解能パターン発生器とを共存させ、コストの最適化を図っている。
【０００６】
図６は、高速・高分解能パターン発生器と、低速・低分解能パターン発生器とを有した半導体試験装置の構成例を示すブロック図である。本図に示すように、半導体試験装置６００は、高速・高分解能パターン発生器６１０と、低速・低分解能パターン発生器６４０とを備えている。
【０００７】
高速・高分解能パターン発生器６１０は、高速パターン発生部６２０と高速ピンエレクトロニクス部６３０とを備えている。高速パターン発生部６２０は、高速シーケンスコントローラ６２１と高速レート発生部６２２とを備え、高速ピンエレクトロニクス部６３０は、パターンメモリ６３１と高分解能タイミング発生部６３２とを備えている。
【０００８】
高速シーケンスコントローラ６２１は、テスタコントローラから指示されたテストシーケンスにしたがって、パターンアドレスと、ＲＴＴＣ（Real Time Timing Control）アドレスを出力する。パターンアドレスは、あらかじめパターンメモリ６３１に格納しているパターンデータを指定する信号である。
【０００９】
ＲＴＴＣアドレスは、パターンデータを出力するタイミングパターンを指定する信号である。タイミングパターンは、後述するＲＴＴＣメモリにあらかじめ格納されており、出力するパターンデータの１サイクル期間（１レートと称する）を示すレート時間長データが記録されている。
【００１０】
パターンアドレスで指定されるパターンデータが、ＲＴＴＣアドレスで示されるレート時間長データにしたがって高分解能で高速に連続出力されることで、高分解能で高速のテストパターンがＤＵＴに与えられる。
【００１１】
図７は、高速レート発生部６２２の構成を示すブロック図である。本図に示すように、高速レート発生部６２２は、ＲＴＴＣメモリ６２３と、レートカウンタ６２４と端数累積演算部６２５とレート制御部６２６とを備えている。
【００１２】
ＲＴＴＣメモリ６２３は、図８（ａ）に示すように、例えば、２７ビットのレート時間長データを格納する。本図において、／Ｔ１、／Ｔ２、／Ｔ３は、レート時間長データを指定するＲＴＴＣアドレスを示している。
【００１３】
高分解能タイミング発生部６３２から出力するパターンデータの１サイクル時間を定めるレート時間長データは、１８ビットのレート長データと９ビットのレート端数データから構成されている。本例では、深さは３２としている
【００１４】
図８（ｃ）に示すように、レート長データは、レート時間長データのうち、高速レート発生部６２２の動作クロック単位で表わしたデータであり、端数データは、レート時間長データのうち、動作クロック以下の端数を表わしたデータである。
【００１５】
レートカウンタ６２４は、レート長データで指定された間隔毎にレートパルス列を発生させ、端数累積演算部６２５は、１レート毎に端数データの累積演算を行なう。これは、高分解能タイミング発生部６３２が、高速レート発生部６２２の動作クロックを基準に、端数データの累積分遅らせたタイミングでパターンデータを出力するようにしているためであり、端数データの累積値が動作クロックを超えると、端数累積演算部６２５は、タイミングのリセット動作を行なう。
【００１６】
また、高分解能タイミング発生部６３２は、レートパルス列に対して端数データの累積分遅らせたタイミングでパターンデータを出力するため、図８（ｂ）に示すようなレート端数データのみを格納したＲＴＴＣメモリ６３３を備えている。
【００１７】
低速・低分解能パターン発生器６４０は、低速パターン発生部６５０と低速ピンエレクトロニクス部６６０とを備えている。低速パターン発生部６５０は、低速シーケンスコントローラ６５１と低速レート発生部６５２とを備え、低速ピンエレクトロニクス部６６０は、パターンメモリ６６１と低分解能タイミング発生部６６２とを備えており、各ブロックの基本的な動作は、対応する高速・高分解能パターン発生器６１０のブロックと同様である。
【００１８】
なお、低速・低分解能パターン発生器６４０の低分解能タイミング発生部６６２の分解能は、一般に、高速・高分解能パターン発生器６１０の高分解能タイミング発生部６３２の分解能の整数倍となっている。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００１−１５５４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
図９は、パターンプログラムのイメージを示す図である。本図の例では、低速パターンを１サイクル発生させる間に、高速パターンを８サイクル発生させている。したがって、低速パターンに対する高速パターンのサイクル比は８となる。なお、パターンデータＰａｔＤａｔａにおける「１０」は、そのサイクルにおいて、例えば、Ｋピンに１、Ｋ＋１ピンに０のパターンデータを出力すること意味し、「１０１」は、そのサイクルにおいて、例えば、Ｎピンに１、Ｎ＋１ピンに０、Ｎ＋２ピンに１のパターンデータを出力することを意味している。
【００２１】
図９の例において、低速パターンの第１サイクルのサイクル時間は、低速・低分解能パターン発生器６４０におけるＲＴＣＣアドレス／Ｔ１で示される低速レート時間長となる。低速パターンの１サイクル時間は、低速・低分解能パターン発生器６４０におけるＲＴＣＣアドレス／Ｔ１で示されるレート時間長となる。これに対応する高速パターンの第１サイクル〜第８サイクルのサイクル時間は、高速・高分解能パターン発生器６１０におけるＲＴＣＣアドレス／Ｔ３で示されるレート時間長の８倍となる。
【００２２】
このとき、ＤＵＴの各ピンに入力するテストパターンの同期を取るために、図１０（ａ）に示すように、低速パターンのレート時間長は、対応するサイクル数の高速パターンのレート時間長と一致している必要がある。
【００２３】
しかしながら、テストを行ないたい低速レート時間長とサイクル比によっては、高速・高分解能パターン発生器６１０の分解能でも等分することができない場合がある。この場合、高速パターンのレート時間長を分解能単位に一律に丸めると、図１０（ｂ）に示すように、低速パターンのレート時間長と、対応するサイクル数の高速パターンのレート時間長とがずれてしまい、ずれ量が蓄積してしまうことになる。このため、低速レート時間長とサイクル比とを希望する値から変更せざるを得ず、半導体試験の柔軟性に欠けていた。
【００２４】
そこで本発明は、高速パターン発生器と、低速パターン発生器とを備えた半導体試験装置で、希望する低速レート時間長とサイクル比とで半導体試験を行なえるようにすることを目的とする。
【課題を解決するための手段】
【００２５】
上記課題を解決するため、本発明の第１の態様であるパターンプログラム作成支援装置は、高速パターン発生器と、低速パターン発生器とを備えた半導体試験装置用のパターンプログラム作成を支援する装置であって、前記高速パターン発生器の分解能の設定を受け付けるパターン発生器パラメータ設定部と、作成対象のパターンプログラムの低速レート時間長と、低速パターンに対する高速パターンのサイクル比との設定を受け付けるプログラム条件設定部と、前記低速レート時間長を前記サイクル比で割った値未満で最も大きい前記分解能の倍数を切捨てレート時間長とし、前記低速レート時間長を前記サイクル比で割った値超で最も小さい前記分解能の倍数を切上げレート時間長とするレート時間長算出部と、前記低速レート時間長に対応する高速パターンのサイクルにおける前記切捨てレート時間長の個数と前記切上げレート時間長の個数とを、合計のレート時間長が前記低速レート時間長と等しくなるように設定する個数設定部と、を備えたことを特徴とする。
【００２６】
ここで前記プログラム条件設定部は、低速レート時間長として、前記低速パターン発生器の分解能の整数倍の値を受け付けることができる。
【００２７】
また、前記切捨てレート時間長と前記切上げレート時間長とを、前記半導体試験装置のメモリ領域における最上位ビットのみが異なるアドレスにそれぞれ割り当てる高速パターンプログラム作成部をさらに備えるようにしてもよい。
【００２８】
上記課題を解決するため、本発明の第２の態様であるコンピュータプログラムは、高速パターン発生器と、低速パターン発生器とを備えた半導体試験装置用のパターンプログラム作成を支援する装置としてコンピュータを機能させるコンピュータプログラムであって、前記高速パターン発生器の分解能の設定を受け付けるパターン発生器パラメータ設定部と、作成対象のパターンプログラムの低速レート時間長と、低速パターンに対する高速パターンのサイクル比との設定を受け付けるプログラム条件設定部と、前記低速レート時間長を前記サイクル比で割った値未満で最も大きい前記分解能の倍数を切捨てレート時間長とし、前記低速レート時間長を前記サイクル比で割った値超で最も小さい前記分解能の倍数を切上げレート時間長とするレート時間長算出部と、前記低速レート時間長に対応する高速パターンのサイクルにおける前記切捨てレート時間長の個数と前記切上げレート時間長の個数とを、合計のレート時間長が前記低速レート時間長と等しくなるように設定する個数設定部として前記コンピュータを機能させることを特徴とする。
【発明の効果】
【００２９】
本発明によれば、高速パターン発生器と、低速パターン発生器とを備えた半導体試験装置で、希望する低速レート時間長とサイクル比とで半導体試験を行なえるようになる。
【図面の簡単な説明】
【００３０】
【図１】本実施形態のパターンプログラム作成支援装置の構成を示すブロック図である。
【図２】本実施形態のパターンプログラム作成支援装置の処理の流れを説明するフローチャートである。
【図３】本実施形態の低速パターンのレート時間長と高速パターンのレート時間長との関係例を示すタイミング図である。
【図４】本実施形態のＲＴＴＣメモリの割り当て例を示す図である。
【図５】本実施形態のパターンプログラム作成支援装置を用いて作成したパターンプログラムのイメージを示す図である。
【図６】高速・高分解能パターン発生器と、低速・低分解能パターン発生器とを有した半導体試験装置の構成例を示すブロック図である。
【図７】高速レート発生部の構成例を示すブロック図である。
【図８】従来のＲＴＴＣメモリの構成例を示す図である。
【図９】パターンプログラムのイメージを示す図である。
【図１０】低速パターンのレート時間長と高速パターンのレート時間長との関係例を示すタイミング図である。
【発明を実施するための形態】
【００３１】
本発明の実施の形態について図面を参照して説明する。図１は、本実施形態に係るパターンプログラム作成支援装置の構成を示すブロック図である。本図に示すように、パターンプログラム作成支援装置１００は、パターン発生器パラメータ設定部１１０、プログラム条件設定部１２０、レート時間長算出部１３０、個数設定部１４０、高速パターンプログラム作成部１５０、高速パターンプログラム出力部１６０を備えている。
【００３２】
パターンプログラム作成支援装置１００は、パターンプログラムの作成を支援する装置であり、特に、低速レート時間長とサイクル比とに基づいて、適切な高速パターンプログラムの作成を支援する。
【００３３】
パターンプログラム作成支援装置１００は、ＣＰＵがメモリに格納されたプログラムにしたがって動作することで種々の処理を行なうＥＷＳ、ＰＣ等の情報処理装置を用いて構成することができる。すなわち、上述の各ブロックは、情報処理装置がコンピュータプログラムを実行することにより、ソフトウェア的に実現することができる。もちろん、上述の各ブロックの一部あるいは全部をハードウェア的に実現するようにしてもよい。
【００３４】
パターン発生器パラメータ設定部１１０は、パターンプログラムの実行対象となる半導体試験装置６００が備えるパターン発生器に関するパラメータの設定を受け付ける。具体的には、高速・高分解能パターン発生器６１０における高速レート発生部６２２の動作クロック、高分解能タイミング発生部６３２の分解能、低速・低分解能パターン発生器６４０における低分解能タイミング発生部６６２の分解能の設定を受け付ける。なお、低速・低分解能パターン発生器６４０の低分解能タイミング発生部６６２の分解能は、高速・高分解能パターン発生器６１０の低分解能タイミング発生部６６２の分解能の整数倍であるものとする。
【００３５】
プログラム条件設定部１２０は、作成支援するパターンプログラムの条件設定を受け付ける。具体的には、低速レート時間長と、低速パターンに対する高速パターンのサイクル比の設定を受け付ける。低速レート時間長は、低分解能タイミング発生部６６２の分解能の整数倍である必要がある。
【００３６】
レート時間長算出部１３０は、低速レート時間長をサイクル比で割った値が、高分解能タイミング発生部６３２の分解能で割り切れない場合に、切上げを行なった値である切上げレート時間長と、切捨てを行なった値である切捨てレート時間長とを算出する。
【００３７】
すなわち、低速レート時間長をサイクル比で割った値未満で最も大きい高速分解能の倍数が切捨てレート時間長Ａとなり、低速レート時間長をサイクル比で割った値超で最も小さい高速分解能の倍数が切上げレート時間長Ｂとなる。切捨てレート時間長Ａと切上げレート時間長Ｂとの差は、高速分解能と等しい。
【００３８】
個数設定部１４０は、低速レート時間長に対応する高速パターンのサイクルにおける切捨てレート時間長の個数と切上げレート時間長の個数とを、合計のレート時間長が低速レート時間長と等しくなるように算出する。
【００３９】
ここで、切捨てレート時間長Ａの個数をＸとすると、切上げレート時間長Ｂの個数は、サイクル比をＣとして、（Ｃ−Ｘ）と表わすことができる。したがって、個数設定部１４０は、Ａ×Ｘ＋Ｂ×（Ｃ−Ｘ）＝低速レート時間長となるＸを算出すればよい。
【００４０】
高速パターンプログラム作成部１５０は、切捨てレート時間長、切上げレート時間長それぞれについて、高速レート発生部６２２の動作クロック単位のレート長データ、動作クロック以下の端数を表わした端数データを設定し、ＲＴＴＣメモリに割り当てる。そして、個数設定部１４０が設定した個数にしたがって、ＲＴＴＣアドレスを設定することで、高速パターンプログラムを生成する。
【００４１】
高速パターンプログラム出力部１６０は、生成した高速パターンプログラムを外部に出力する。
【００４２】
ここで、上述のブロックによって行なわれるパターンプログラム作成支援装置１００の動作の具体例を説明する。例えば、高分解能タイミング発生部６３２の分解能が７ｐｓ、低分解能タイミング発生部６６２の分解能が１０５ｐｓ（＝７ｐｓ×１５）の場合に、低速レート時間長Ｓを１０５ｐｓ×１０＝１０５０ｐｓ、低速パターンに対する高速パターンのサイクル比Ｃを８とすると、低速レート時間長Ｓをサイクル比Ｃで割った値は、１０５０÷８＝１３１．２５ｐｓとなる。
【００４３】
１３１．２５ｐｓ未満で最も大きい高速分解能７ｐｓの倍数は、１２６ｐｓであるから、切捨てレート時間長Ａは、１２６ｐｓとなる。また、１３１．２５ｐｓ超で最も小さい高速分解能７ｐｓの倍数は、１３３ｐｓであるから、切上げレート時間長Ｂは、１３３ｐｓとなる。
【００４４】
切捨てレート時間長Ａの個数をＸとすると、１２６ｐｓ×Ｘ＋１３３ｐｓ×（８−Ｘ）＝１０５０ｐｓとなればよいため、Ｘ＝２を得ることができる。
【００４５】
したがって、切捨てレート時間長が２個に対して、切上げレート時間長を６個設定することで、低速レート時間長と、対応する高速レート時間長の合計時間とを一致させることができる。
【００４６】
なお、高速レート発生部６２２の動作クロックが５０ｐｓであれば、１２６ｐｓである切捨てレート時間長のレート長データは２クロック、端数データは２６ｐｓと設定され、１３３ｐｓである切上げレート時間長のレート長データは２クロック、端数データは３３ｐｓと設定される。
【００４７】
図２は、本実施形態のパターンプログラム作成支援装置１００の処理の流れを説明するフローチャートである。まず、パターン発生器パラメータ設定部１１０が、パターンプログラムの実行対象となる半導体試験装置６００が備えるパターン発生器に関するパラメータの設定を受け付ける（Ｓ１０１）。受け付けるパラメータは、上述のように、高速・高分解能パターン発生器６１０における高速レート発生部６２２の動作クロック、高分解能タイミング発生部６３２の分解能、低速・低分解能パターン発生器６４０における低分解能タイミング発生部６６２の分解能である。
【００４８】
また、プログラム条件設定部１２０が、作成支援するパターンプログラムの条件設定を受け付ける（Ｓ１０２）。受け付ける条件設定は、上述のように、低速レート時間長、低速パターンに対する高速パターンのサイクル比である。
【００４９】
そして、レート時間長算出部１３０が受け付けた低速レート時間長と、サイクル比と、高速分解能とに基づいて切捨てレート時間長と切上げレート時間長とを算出する（Ｓ１０３）。
【００５０】
次に、個数設定部１４０が、低速レート時間長と、サイクル比と、切捨てレート時間長と切上げレート時間長とに基づいて低速レート時間長に対応する高速パターンのサイクルにおける切捨てレート時間長の個数と切上げレート時間長の個数とを設定する（Ｓ１０４）。
【００５１】
高速パターンプログラム作成部１５０は、切捨てレート時間長、切上げレート時間長それぞれについて、高速レート発生部６２２の動作クロック単位のレート長データ、動作クロック以下の端数を表わした端数データを設定する（Ｓ１０５）。
【００５２】
そして、レート長データ、端数データを含んだレート時間長データをＲＴＴＣアドレスに割り当て、それぞれのアドレスを個数設定部１４０が設定した個数になるように高速パターンプログラムを作成する（Ｓ１０６）。
【００５３】
最後に、高速パターンプログラム出力部１６０が、作成された高速パターンプログラムを出力することでパターンプログラム作成支援装置１００の動作が終了する（Ｓ１０７）。
【００５４】
この高速パターンプログラムにしたがって、半導体試験装置６００が動作を行なうことで、図３に示すように、低速パターンのレート時間長と、対応するサイクル数の高速パターンのレート時間長とが一致することになる。ここで、高速パターンにおいては、切捨てレート時間長Ａと切上げレート時間長Ｂとが混在することになるが、切捨てレート時間長Ａと切上げレート時間長Ｂとの差は高速分解能値にすぎない。
【００５５】
なお、ＲＴＴＣメモリの割り当ては、例えば、図４に示すように、ＲＴＴＣメモリの深さを従来の倍として、上位半分に切捨てレート時間長を割り当て、下位半分に切上げレート時間長を割り当てることで、アドレスの最上位ビットを０／１で対応する両者を指定することができるようになる。また、このようにすることで、従来のアドレス指定との互換性も取りやすくなる。
【００５６】
図５は、本実施形態のパターンプログラム作成支援装置１００を用いて作成したパターンプログラムのイメージを示す図である。本図において、／Ｔ３−０、Ｔ／３−１は、対応する切捨てレート時間長と切上げレート時間長とを指定しているものとし、低速パターンのレート時間長に、対応するサイクル数の高速パターンのレート時間長とが一致するように切捨てレート時間長と切上げレート時間長と混在するように設定されていることがわかる。なお、切捨てレート時間長と切上げレート時間長の並べ方は任意とすることができる。
【符号の説明】
【００５７】
１００…パターンプログラム作成支援装置、１１０…パターン発生器パラメータ設定部、１２０…プログラム条件設定部、１３０…レート時間長算出部、１４０…個数設定部、１５０…高速パターンプログラム作成部、１６０…高速パターンプログラム出力部、６００…半導体試験装置、６１０…高速・高分解能パターン発生器、６２０…高速パターン発生部、６２１…高速シーケンスコントローラ、６２２…高速レート発生部、６２３…ＲＴＴＣメモリ、６２４…レートカウンタ、６２５…端数累積演算部、６２６…レート制御部、６３０…高速ピンエレクトロニクス部、６３１…パターンメモリ、６３２…高分解能タイミング発生部、６３３…タイミング発生部ＲＴＴＣメモリ、６４０…低速・低分解能パターン発生器、６５０…低速パターン発生部、６５１…低速シーケンスコントローラ、６５２…低速レート発生部、６６０…低速ピンエレクトロニクス部、６６１…パターンメモリ、６６２…低分解能タイミング発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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