(57)【要約】【課題】消去動作を的確に実行する。【解決手段】  制御回路は、データ消去動作を実行する場合において、ドレイン側選択トランジスタ及びソース側選択トランジスタの少なくとも一方においてホールを発生させて柱状半導体層に供給して少なくとも第１電圧まで上昇させる。そして、複数のワード線のうちの第１のワード線に対し、第１電圧よりも小さい電圧を第１の期間の間印加する一方、第１のワード線とは別の第２のワード線に対し、第１電圧よりも小さい電圧を第１の期間とは異なる第２の期間の間印加する。【選択図】図８
2012203969.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなるメモリストリングと、
前記メモリストリングの一端に接続されるドレイン側選択トランジスタと、
前記メモリストリングの他端に接続されるソース側選択トランジスタと、
前記メモリセルに接続される複数のワード線と、
前記ドレイン側選択トランジスタに接続される複数のビット線と、
前記ソース側選択トランジスタに接続されるソース線と、
前記ドレイン側選択トランジスタ、前記ソース側選択トランジスタ、前記ワード線、前記ビット線に対して印加する電圧を制御する制御回路と
を備え、
前記制御回路は、データ消去動作を実行する場合に、
前記ドレイン側選択トランジスタ及び前記ソース側選択トランジスタの少なくとも一方においてホールを発生させて前記柱状半導体層に供給して少なくとも第１電圧まで上昇させると共に、
前記複数のワード線のうちの第１のワード線に対し、前記第１電圧よりも小さい電圧を第１の期間の間印加する一方、
前記第１のワード線とは別の第２のワード線に対し、前記第１電圧よりも小さい電圧を前記第１の期間とは異なる第２の期間の間印加するよう構成された
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のワード線は、前記ホールの濃度が第１の濃度となる前記柱状半導体層内の第１領域に隣接するワード線であり、
前記第２のワード線は、ホールの濃度が前記第１の濃度とは異なる第２の濃度となる前記柱状半導体層内の第２領域に隣接するワード線である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
１つの前記メモリストリングに接続される前記複数のワード線は複数のグループに分類され、前記制御回路は、前記グループ毎に異なる電圧を与えることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリストリングは、前記メモリセルのボディとして機能する柱状半導体層を備え、
前記柱状半導体層は、テーパー状に形成され、
前記第１のワード線は、前記柱状半導体層の第１の位置に隣接するワード線であり、
前記第２のワード線は、前記柱状半導体層の第２の位置に隣接するワード線である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板と、
前記半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなるメモリストリングと、
前記メモリストリングの一端に接続されるドレイン側選択トランジスタと、
前記メモリストリングの他端に接続されるソース側選択トランジスタと、
前記メモリセルに接続される複数のワード線と、
前記ドレイン側選択トランジスタに接続される複数のビット線と、
前記ソース側選択トランジスタに接続されるソース線と、
前記ドレイン側選択トランジスタ、前記ソース側選択トランジスタ、前記ワード線、前記ビット線に対して印加する電圧を制御する制御回路と
を備え、
前記制御回路は、データ消去動作を実行する場合において、
前記ドレイン側選択トランジスタ及び前記ソース側選択トランジスタの少なくとも一方においてホールが発生し前記柱状半導体層に供給されると共に、
前記複数のワード線のうちの第１のワード線に印加される第１電圧が、前記第１のワード線とは別の第２のワード線に印加される第２電圧とは異なる値となるように電圧制御を実行するよう構成された
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記第１のワード線は、前記ホールの濃度が第１の濃度となる前記柱状半導体層内の第１領域に隣接するワード線であり、
前記第２のワード線は、ホールの濃度が前記第１の濃度とは異なる第２の濃度となる前記柱状半導体層内の第２領域に隣接するワード線である
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
１つの前記メモリストリングに接続される前記複数のワード線は複数のグループに分類され、前記制御回路は、前記グループ毎に異なる電圧を与えることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリストリングは、前記メモリセルのボディとして機能する柱状半導体層を備え、
前記柱状半導体層は、その半径が上方向から下方向に向かうに従って小さくなるテーパー状に形成され、
前記第１のワード線は、前記柱状半導体層の第１の位置に隣接するワード線であり、
前記第２のワード線は、前記柱状半導体層の第２の位置に隣接するワード線である
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した積層型の不揮発性半導体記憶装置が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１７１８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は消去動作を的確に実行することを可能とするものである。
【課題を解決するための手段】
【０００５】
以下に説明する実施の形態の不揮発性半導体記憶装置は、半導体基板と、半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなるメモリストリングと、メモリストリングの一端に接続されるドレイン側選択トランジスタと、メモリストリングの他端に接続されるソース側選択トランジスタと、メモリセルに接続される複数のワード線と、ドレイン側選択トランジスタに接続される複数のビット線と、ソース側選択トランジスタに接続されるソース線と、ドレイン側選択トランジスタ、前記ソース側選択トランジスタ、前記ワード線、前記ビット線に対して印加する電圧を制御する制御回路を備える。
【０００６】
制御回路は、データ消去動作を実行する場合に、ドレイン側選択トランジスタ及びソース側選択トランジスタの少なくとも一方においてホールを発生させて柱状半導体層に供給して少なくとも第１電圧まで上昇させる。そして、複数のワード線のうちの第１のワード線に対し、第１電圧よりも小さい電圧を第１の期間の間印加する一方、第１のワード線とは別の第２のワード線に対し、第１電圧よりも小さい電圧を第１の期間とは異なる第２の期間の間印加する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置の全体構成を示す回路図である。
【図２】図１のメモリセルアレイＡＲ１の概略斜視図である。
【図３】図１のメモリセルアレイＡＲ１の回路構成を示す等価回路図である。
【図４】図１のメモリセルアレイＡＲ１中のメモリブロックＭＢの概略断面図である。
【図５】１つのメモリブロックＭＢ中のメモリユニットＭＵの概略断面図である。
【図６】１つのメモリブロックＭＢの平面図である。
【図７Ａ】第１の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。
【図７Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。
【図７Ｃ】第１の実施の形態の変形例に係る不揮発性半導体記憶装置の動作を示す概念図である。
【図８】第２の実施の形態に係る不揮発性半導体記憶装置の動作を示すタイミングチャートである。
【図９】第２の実施の形態の変形例に係る不揮発性半導体記憶装置の動作を示すタイミングチャートである。
【図１０Ａ】第３の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。
【図１０Ｂ】第３の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。
【図１０Ｃ】第３の実施の形態に係る不揮発性半導体記憶装置の動作を示す。
【図１１】第３の実施の形態の変形例に係る不揮発性半導体記憶装置の動作を示す。
【図１２】第４の実施の形態に係る不揮発性半導体記憶装置の動作を示すタイミングチャートである。
【図１３Ａ】第５の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。
【図１３Ｂ】第５の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。
【図１４】第６の実施の形態に係る不揮発性半導体記憶装置の動作を示すタイミングチャートである。
【図１５】第７の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。
【図１６】第８の実施の形態に係る不揮発性半導体記憶装置の動作を示すタイミングチャートである。
【図１７Ａ】第９の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。
【図１７Ｂ】第９の実施の形態に係る不揮発性半導体記憶装置の動作を示す概念図である。
【図１８】第１０の実施の形態に係る不揮発性半導体記憶装置の動作を示すタイミングチャートである。
【図１９】変形例に係る不揮発性半導体記憶装置のメモリセルアレイの概略斜視図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【０００９】
［第１の実施の形態］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置の回路図である。
【００１０】
図１に示すように、第１の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイＡＲ１、及びその周辺に設けられたロウデコーダ２Ａ、２Ｂ、センスアンプ回路３、カラムデコーダ４及び制御回路ＡＲ２を有する。
【００１１】
メモリセルアレイＡＲ１には、図１に示すように、電気的に書き換え可能なメモリセルＭＴｒ１〜８、及びバックゲートトランジスタＢＴｒが直列接続されたメモリストリングＭＳをマトリクス状に配列される。
【００１２】
ロウデコーダ２Ａ、２Ｂは、メモリセルアレイＡＲ１の左側、右側にそれぞれ配置され、制御回路ＡＲ２からのアドレス信号に従い、ワード線ＷＬ、選択ゲート線ＳＧＤ、ＳＧＳ及びバックゲート線ＢＧを駆動する。カラムデコーダ４は、制御回路ＡＲ２から供給されるアドレス信号に従い、書き込み及び読み出しを行うアドレスを選択する。センスアンプ回路３は、読み出し動作時において、メモリセルに記憶されているデータを判定する。また、センスアンプ回路３は、制御回路ＡＲ２からカラムデコーダ４を介して供給されるアドレス信号に従い、ビット線ＢＬ及びソース線ＳＬを駆動する。
【００１３】
制御回路ＡＲ２は、メモリセルＭＴｒ等に印加する電圧を制御する機能を有する。ワード線ＷＬ、選択ゲート線ＳＧＤ、ＳＧＳ及びバックゲート線ＢＧを駆動するドライバ２０１と、ビット線ＢＬ、及びソース線ＳＬを駆動するドライバ２０２と、電源電圧を所定の昇圧電圧まで昇圧させるチャージポンプ回路２０３と、アドレスデコーダ２０４とを備えている。
【００１４】
制御回路ＡＲ２は、メモリセルＭＴｒにデータを書き込む動作、メモリセルＭＴｒのデータを消去する消去動作、及びメモリセルＭＴｒからデータを読み出す動作を実行する。
【００１５】
メモリセルアレイＡＲ１は、図１に示すように、ｍ列のメモリブロックＭＢを有する。各メモリブロックＭＢは、例えばｎ行２列にマトリクス状に配列されたメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、メモリストリングＭＳのソース側に接続されたソース側選択トランジスタＳＳＴｒ、及びメモリストリングＭＳのドレイン側に接続されたドレイン側選択トランジスタＳＤＴｒ、及びバックゲートトランジスタＢＴｒを備える。なお、図１に示す例においては、メモリユニットＭＵの一列目をサブブロックＳＢ１と表記し、その二列目をサブブロックＳＢ２と表記する。図１では、１つのメモリブロックＭＢ中に２つのサブブロックＳＢ１、ＳＢ２が存在する場合を説明するが、勿論これに限定されるものではなく、１つのメモリブロックＭＢ中に３つ又はそれ以上のサブブロックが設けられても良い。
【００１６】
ｍ個のメモリブロックＭＢは、同一のビット線ＢＬを共有している。すなわち、ビット線ＢＬは、図１に示すカラム方向に延び、ｍ個のメモリブロックＭＢ中でカラム方向に一列に並ぶ複数のメモリユニットＭＵ（ドレイン側選択トランジスタＳＤＴｒ）に接続されている。各メモリブロックＭＢ中において、カラム方向に並ぶ２個のメモリユニットＭＵは、同一のビット線ＢＬに共通に接続されている。
【００１７】
また、各メモリブロックＭＢにおいて、ｎ×２個のメモリユニットＭＵは、対応するワード線ＷＬ及びバックゲート線ＢＧを共有している。また、ロウ方向に並ぶｎ個のメモリユニットＭＵは、選択ゲート線ＳＧＤ、選択ゲート線ＳＧＳを共有している。すなわち、１本のドレイン側選択ゲート線ＳＧＤ及び１本のソース側選択ゲート線ＳＧＳに共通に接続される複数のドレイン側選択トランジスタＳＤＴｒ及び複数のソース側選択トランジスタＳＳＴｒを有する複数のメモリユニットＭＵは、１つのサブブロックを構成する。
【００１８】
メモリセルアレイＡＲ１には、図２に示すように、メモリセルＭＴｒが３次元マトリクス状に配列される。すなわち、メモリセルＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向（基板に対して垂直方向）にも配列される。積層方向に並ぶ複数個のメモリセルＭＴｒ１〜４、ＭＴｒ５〜８はそれぞれ直列接続され、メモリＭＴｒ１〜４、ＭＴｒ５〜８が前述のメモリストリングＭＳに含まれる。メモリストリングＭＳのドレイン側にドレイン側選択トランジスタＳＤＴｒが接続され、ソース側にソース側選択トランジスタＳＳＴｒが接続される。ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳの選択/非選択を決定するために設けられている。このメモリストリングＭＳは、積層方向を長手方向として配列される。
【００１９】
次に、図３を参照して、メモリセルアレイＡＲ１の回路構成について具体的に説明する。メモリセルアレイＡＲ１は、複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向にあるピッチをもって配列されカラム方向を長手方向として延びる。メモリブロックＭＢは、カラム方向に繰り返し設けられている。
【００２０】
メモリブロックＭＢは、ロウ方向及びカラム方向にマトリクス状に配列された複数のメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。メモリユニットＭＵは、メモリブロクＭＢ内において、ロウ方向及びカラム方向にマトリクス状に配列されている。
【００２１】
メモリストリングＭＳは、メモリセルＭＴｒ１〜８、及びバックゲートトランジスタＢＴｒを有する。メモリセルＭＴｒ１〜８の閾値電圧は、その電荷蓄積層に蓄積される電荷の量が変化することで変化する。電荷の量が変化する結果、メモリセルＭＴｒ１〜８に保持されるデータが変化する。
【００２２】
バックゲートトランジスタＢＴｒは、最下層のメモリセルＭＴｒ４とメモリセルＭＴｒ５との間に接続される。従って、メモリセルＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。
【００２３】
１つのメモリブロックＭＢ中のｎ×２個のメモリセルＭＴｒ１のゲートは、ロウ方向に延びる１本のワード線ＷＬ１に共通接続される。同様に、ｎ×２個のメモリセルＭＴｒ２〜８のゲートは、各々、ロウ方向に延びる１本のワード線ＷＬ２〜８に共通接続される。ｎ×２個のバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続される。
【００２４】
ロウ方向に一列に配列されたｎ個のソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びる１本のソース側選択ゲート線ＳＧＳに共通接続される。また、ソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＳＬに接続される。
【００２５】
ロウ方向に一列に配列されたｎ個のドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びる１本のドレイン側選択ゲート線ＳＧＤに共通接続される。ドレイン側選択トランジスタＳＤＴｒのドレインは、カラム方向に延びるビット線ＢＬに接続される。
【００２６】
次に、図４、図５及び図６を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。
【００２７】
メモリセルアレイＡＲ１は、図４に示すように、基板１０上にバックゲートトランジスタ層２０、メモリセル層３０、選択トランジスタ層４０、及び配線層５０を有する。
バックゲートトランジスタ層２０は、バックゲートトランジスタＢＴｒとして機能する。メモリセル層３０は、メモリセルＭＴｒ１〜８（メモリストリングＭＳ）として機能する。選択トランジスタ層４０は、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒとして機能する。配線層５０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００２８】
バックゲートトランジスタ層２０は、バックゲート導電層２１を有する。バックゲート導電層２１は、バックゲート線ＢＧとして機能すると共に、バックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層２１は、基板１０と平行なロウ方向及びカラム方向に２次元的に広がるように形成される。バックゲート導電層２１は、メモリブロックＭＢ毎に分断される。バックゲート導電層２１は、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を材料としている。
【００２９】
バックゲート導電層２０は、図４に示すように、バックゲート半導体層３４ｂ（連結部３４ｂ）を有する。バックゲート半導体層３４ｂは、バックゲートホール２２に埋め込まれている。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール２２は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００３０】
メモリセル層３０は、バックゲート導電層２０の上層に形成される。メモリセル層３０は、ワード線導電層３１ａ〜３１ｄを有する。ワード線導電層３１ａ〜３１ｄは、各々、ワード線ＷＬ１〜８として機能すると共に、及びメモリセルＭＴｒ１〜８のゲートとして機能する。
【００３１】
ワード線導電層３１ａ〜３１ｄは、層間絶縁層（図示略）を挟んで積層される。ワード線導電層３１ａ〜３１ｄは、カラム方向にあるピッチをもってロウ方向を長手方向として延びるように形成される。ワード線導電層３１ａ〜３１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
ここで、ワード線導電層３１ａ〜３１ｄのカラム方向の間隔は、次のような関係とされる。１つのメモリストリングＭＳに含まれるワード線導電層３１ａ〜３１ｄの間の間隔は、距離Ｄとされる。他方、同一ブロック内で隣接する２つのメモリストリングＭＳのワード線半導体層３１ａ〜３１ｄ間の間隔は、距離Ｄよりも小さい距離ｄとされる。また、隣接する２つのメモリブロック間のワード線導電層３１ａ〜３１ｄ間の間隔は、Ｄよりも更に大きいＤ＋αとされる。これは、隣接する２つのメモリストリング間でワード線ＷＬが短絡（ショート）しても、選択トランジスタＳＤＴｒ、ＳＳＴｒの制御により所望の動作が可能であるが、１つのメモリストリングＭＳの中のワード線ＷＬ１〜８のいずれかが短絡すると、そのメモリストリングＭＳを含むメモリブロックが全体として不良ブロックになってしまうからである。
【００３２】
メモリセル層３０は、メモリ半導体層３４を有する。メモリ半導体層３４はメモリホール３２に埋め込まれる。メモリホール３２は、ワード線導電層３１ａ〜３１ｄ、及び図示しない層間絶縁層を貫通するように形成される。メモリホール３２は、バックゲートホール２２のカラム方向の端部近傍に整合するように形成される。
【００３３】
また、バックゲートトランジスタ層２０、及びメモリセル層３０は、図４及び図５に示すように、メモリゲート絶縁層３３、及びメモリ半導体層３４を有する。メモリ半導体層３４は、メモリセルＭＴｒ１〜ＭＴｒ８（メモリストリングＭＳ）のボディとして機能する。
【００３４】
メモリゲート絶縁層３３は、図５に示すように、バックゲートホール２２及びメモリホール３２の側面にある厚みをもって形成される。メモリゲート絶縁層３３は、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、及びトンネル絶縁層３３ｃを有する。
【００３５】
ブロック絶縁層３３ａは、図５に示すように、バックゲートホール２２及びメモリホール３２の側面にある厚みをもって形成される。電荷蓄積層３３ｂは、ブロック絶縁層３３ａの側面にある厚みをもって形成される。トンネル絶縁層３３ｃは、電荷蓄積層３３ｂの側面にある厚みをもって形成される。ブロック絶縁層３３ａ、及びトンネル絶縁層３３ｃは、例えば酸化シリコン（ＳｉＯ２）を材料としている。電荷蓄積層３３ｂは、例えば窒化シリコン（ＳｉＮ）を材料としている。
【００３６】
メモリ半導体層３４は、トンネル絶縁層３３ｃの側面に接するように形成される。メモリ半導体層３４は、バックゲートホール２２、及びメモリホール３３を埋めて形成される。メモリ半導体層３４は、ロウ方向からみてＵ字状に形成される。メモリ半導体層３４は、基板１０に対して垂直方向に延びる一対の柱状部３４ａ、及び一対の柱状部３４ａの下端を連結する連結部３４ｂを有する。メモリ半導体層３４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３７】
上記バックゲートトランジスタ層２０の構成を換言すると、メモリゲート絶縁層３３は、連結部３４ｂを取り囲む。バックゲート導電層２１は、メモリゲート絶縁層３３を介して連結部３４ｂを取り囲む。また、上記メモリセル層３０の構成を換言すると、メモリゲート絶縁層３３は、柱状部３４ａを取り囲む。ワード線導電層３１ａ〜３１ｄは、メモリゲート絶縁層３３を介して柱状部３４ａを取り囲む。
【００３８】
選択トランジスタ層４０は、図５に示すように、ソース側導電層４５ａ、及びドレイン側導電層４５ｂを有する。ソース側導電層４５ａは、ソース側選択ゲート線ＳＧＳとして機能すると共に、ソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層４５ｂは、ドレイン側選択ゲート線ＳＧＤとして機能すると共に、ドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００３９】
ソース側導電層４５ａは、半導体層４８ａの周囲に形成され、ドレイン側導電層４５ｂは、ソース側導電層４５ａと同層であって、同様に半導体層４８ｂの周囲に形成される。ソース側導電層４５ａ、及びドレイン側導電層４５ｂは、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を材料としている。
【００４０】
選択トランジスタ層４０は、図４に示すように、ソース側ホール４６ａ、ドレイン側ホール４６ｂを有する。ソース側ホール４６ａは、ソース側導電層４５ａを貫通するように形成される。ドレイン側ホール４６ｂは、ドレイン側導電層４５ｂを貫通するように形成される。ソース側ホール４６ａ及びドレイン側ホール４６ｂは、各々、メモリホール３２と整合する位置に形成される。
【００４１】
選択トランジスタ層４０は、図５に示すように、ソース側ゲート絶縁層４７ａ、ソース側柱状半導体層４８ａ、ドレイン側ゲート絶縁層４７ｂ、及びドレイン側柱状半導体層４８ｂを有する。ソース側柱状半導体層４８ａは、ソース側選択トランジスタＳＳＴｒのボディとして機能する。ドレイン側柱状半導体層４８ｂは、ドレイン側選択トランジスタＳＤＴｒのボディとして機能する。
【００４２】
配線層５０は、図４に示すように、選択トランジスタ層４０の上層に形成される。配線層５０は、ソース線層５１、及びビット線層５２を有する。ソース線層５１は、ソース線ＳＬとして機能する。ビット線層５２は、ビット線ＢＬとして機能する。
【００４３】
ソース線層５１は、ロウ方向に延びる板状に形成される。ソース線層５１は、カラム方向に隣接する一対のソース側柱状半導体層４８ａの上面に接するように形成される。ビット線層５２は、ドレイン側柱状半導体層４８ｂの上面に接し、ロウ方向にあるピッチをもってカラム方向に延びるストライプ状に形成される。ソース線層５１、及びビット線層５２は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属にて構成される。
【００４４】
次に、図６を参照して、ワード線導電層３１ａ〜３１ｄの形状について詳しく説明する。図６は、ワード線３１ａ〜３１ｄの形状を示す上面図である。この図６では、一例として最下層のワード線導電層３１ａの平面形状を示す。その他のワード線導電層３１ａ〜３１ｄの形状は略同様であるので、重複する説明は省略する。
【００４５】
ワード線導電層３１ａは、図６に示すように、櫛歯状に形成された一対の導電層３１ａａ、３１ａｂを備えている。一対の導電層３１ａａ、３１ａｂは、互いに櫛歯部分が噛み合うような形で対向していると共に、メモリブロックＭＢ毎に分割されている、導電層３１ａａが例えばワード線ＷＬ５として機能する。一方、導電層３１ａｂは、例えばワード線ＷＬ４として機能する。
【００４６】
次に、第１の実施の形態に係る不揮発性半導体記憶装置における消去動作を、図７を参照して説明する。このような積層型の不揮発性半導体装置では、複数のメモリセル（ブロック、サブブロック等）に対し一括でデータ消去動作を行う場合において、消去が早く完了するメモリセルと、消去の完了に時間がかかるメモリセルとが生じる。本実施の形態の消去動作によれば、このような消去動作の進行度合のバラツキを抑制することができる。
第１の実施の形態のような積層型の不揮発性半導体記憶装置での消去動作は、メモリ半導体層３４に２０Ｖ程度の電圧を与え、ワード線ＷＬには、これよりも２０Ｖ程度小さい電圧、例えば接地電圧（０Ｖ）を与えて実行される。これにより、電荷蓄積膜３３ｂに蓄積された電子がメモリ半導体層３４に放出され、メモリセルＭＴｒの閾値電圧が低下し、データの消去が行われる。
【００４７】
通常、第１の実施の形態のような不揮発性半導体記憶装置においては、ドレイン側選択トランジスタＳＤＴｒ又はソース側選択トランジスタＳＳＴｒのゲート端においてＧＩＤＬ電流（Gate Induced Drain Leakage Current）を発生させることによりメモリ半導体層３４の電圧を上昇させる。ＧＩＤＬ電流に基づくホールがメモリ半導体層３４に流れ込むことにより、メモリ半導体層３４の電位が上昇する。ＧＩＤＬ電流をドレイン側選択トランジスタＳＤＴｒで発生させるためには、例えばビット線ＢＬに２０Ｖ程度の電圧ＶＥＲＡを印加する一方、ドレイン側選択ゲート線ＳＧＤには電圧ＶＥＲＡよりも所定値βだけ小さい電圧ＶＥＲＡ−β（１２〜１５Ｖ程度）を印加する。同様に、ＧＩＤＬ電流をソース側選択トランジスタＳＳＴｒで発生させるためには、ソース線ＳＬに電圧ＶＥＲＡを印加する一方、ソース側選択ゲート線ＳＧＳに電圧ＶＥＲＡ−βを印加すればよい。
【００４８】
しかし、このようなＧＩＤＬ電流に基づいてメモリ半導体層３４の電圧を上昇させる場合、メモリ半導体層３４内におけるホールの濃度Ｑのバラツキが避けられない。これは、例えばメモリユニットＭＵの端部に位置するドレイン側選択トランジスタＳＤＴｒ又はソース側選択トランジスタＳＳＴｒからホールが流れ込むため、ドレイン側選択トランジスタＳＤＴｒ又はソース側選択トランジスタＳＳＴｒから距離が離れたメモリセルＭＴｒほど、ホールが流れ込みにくいためである。その結果メモリ半導体層３４の電圧が全体として均一にならない場合がある。
【００４９】
具体的には、この図７Ａ及び図７Ｂでは、メモリ半導体層３４内のホール濃度Ｑが、ＧＩＤＬ電流の発生源であるドレイン側選択トランジスタＳＤＴｒ、及びＳＳＴｒに近い位置ほど大きく、遠くなるほど濃度Ｑが小さくなっている場合を想定している。
【００５０】
このようなホール濃度Ｑにバラツキが生じた状態において、全てのワード線ＷＬ１〜ＷＬ８に同一の電圧（例えば接地電圧Ｖｓｓ）が印加されると、メモリ半導体層３４とワード線ＷＬとの間に生じる電界Ｅは、図７Ｂのグラフ（Ｅ）に示すように、メモリ半導体層３４の上方ほど大きく、下方ほど小さくなる。このような電界Ｅのバラツキがあると、１つのメモリストリングＭＳ中の複数のメモリセルＭＴｒの消去時間Ｔｅｒａｓｅにバラツキが生じる（図７Ｂのグラフ参照）。そこで、本実施の形態においては、ホールの濃度Ｑのバラツキに対応し、消去動作時においてワード線ＷＬ１〜８に印加する電圧を異なる値に設定する。具体的には、図７Ａのような状況において、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒに隣接するメモリセルＭＴｒ１、ＭＴｒ８に接続されるワード線ＷＬ１、ＷＬ８には、最も大きな電圧ＶＣＧ１、ＶＣＧ８を与える。
【００５１】
一方、このワード線ＷＬ１、ＷＬ８よりも下方にあるワード線ＷＬには、ドレイン側選択トランジスタＳＤＴｒ又はソース側選択トランジスタＳＳＴｒから離れれば離れるほど、順に印加する電圧を小さくする。すなわち、ワード線ＷＬ２、ＷＬ７には、それぞれ電圧ＶＣＧ２（＜ＶＣＧ１）、ＶＣＧ７（＜ＶＣＧ８）が印加される。ワード線ＷＬ３、ＷＬ６には、それぞれ電圧ＶＣＧ３（＜ＶＣＧ２）、ＶＣＧ６（＜ＶＣＧ７）が印加される。ワード線ＷＬ４、ＷＬ５には、それぞれ電圧Ｖｃｇ４（＜ＶＣＧ３）、ＶＣＧ５（＜ＶＣＧ６）が印加される。
【００５２】
この結果、ホール濃度Ｑのバラツキの影響を低減し、各メモリセルＭＴｒにおける消去時間Ｔｅｒａｓｅを均一にすることができる。消去時間Ｔｅｒａｓｅが均一になることにより、特定のメモリセルにかかる余分なストレスを軽減することができると共に、消去後の閾値電圧分布の幅を狭くすることができる。
【００５３】
（第１の実施の形態の変形例）
図７Ｃに、第１の実施の形態の変形例を示す。第１の実施の形態では、ドレイン側選択トランジスタＳＤＴｒ又はソース側選択トランジスタＳＳＴｒからの距離に応じて、電圧ＶＣＧ１〜ＶＣＧ８を全て異なる値に設定している。一方、第１の実施の形態の変形例では、図７Ｃに示すように、１つのメモリストリングＭＳに接続される複数のワード線ＷＬ１〜８が複数のグループに分類される。例えば、ワード線ＷＬ１〜３はＡグループ、ワード線ＷＬ６〜８はＢグループ、ワード線ＷＬ４〜５はＣグループのように分類する。そして、制御回路ＡＲ２は、この異なるグループ毎に異なる電圧を与え、同一グループ内の複数のワード線ＷＬには同一の電圧を与える。例えば、グループＡ，Ｂ，Ｃに、それぞれ電圧ＶＣＧ、ＶＣＧ、ＶＣＧ’（＜ＶＣＧ）を与える。
【００５４】
この第１の変形例の場合、与える電圧の種類が図７Ａに比べて少なくすることができる。従って、制御回路ＡＲ２の構成を第１の実施の形態に比較して単純化し、回路面積を小さくできる。
【００５５】
グループ分けの仕方は、上述のものに限られない。例えば、ワード線ＷＬ１〜２はＡグループ、ワード線ＷＬ７〜８はＢグループ、ワード線ＷＬ３〜６はＣグループのように分類することも可能である。
【００５６】
［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体記憶装置を、図８を参照して説明する。この第２の実施の形態の不揮発性半導体記憶装置の構成は、図１〜図６に示したのと同様であるので、説明は省略する。この実施の形態では、第１の実施の形態と同様の問題に対処するため、ワード線ＷＬ１〜８に所定の電圧ＶＣＧを印加する時間Ｔを異ならせるよう、制御回路ＡＲ２による電圧制御が実行される。なお、第１の実施の形態と第２の実施の形態を組合せることもできる。すなわち、電圧印加時間をワード線ＷＬ１〜８毎に異ならせると共に、印加電圧の電圧値を併せて変化させることも可能である。
【００５７】
次に、この第２の実施の形態の動作を、図８を参照して説明する。この第２の実施の形態でも、メモリ半導体層３４内のホール濃度Ｑが、ＧＩＤＬ電流の発生源であるドレイン側選択トランジスタＳＤＴｒ、及びＳＳＴｒに近い位置ほど大きく、遠くなるほど濃度Ｑが小さくなっている場合を想定している。そして、この第２の実施の形態では、ホール濃度Ｑの偏りに起因する消去時間のばらつきを低減するため、消去動作時においてワード線ＷＬ１〜８に電圧ＶＣＧを印加する時間を、ワード線毎に異なるものとするよう、制御回路ＡＲ２による制御が実行される。
【００５８】
消去動作の具体的な動作を、図８のタイミングチャートを用いて説明する。まず時刻ｔ１において、ビット線ＢＬ、ソース線ＳＬ、選択ゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬ１〜８を全て電圧ＶＤＤ−Ｖｔｈまで充電する（ＶＤＤは電源電圧、Ｖｔｈは転送トランジスタ（図示せず）の閾値電圧）。
【００５９】
その後、選択ゲート線ＳＧＤ，ＳＧＳ及びワード線ＷＬを、転送トランジスタ（図示せず）をカットオフさせることによりフローティング状態にした後、時刻ｔ２において、ビット線ＢＬ及びソース線ＳＬの電圧を、電圧ＶＤＤ−Ｖｔｈから電圧ＶＥＲＡまで上昇させる。これにより、選択ゲート線ＳＧＤ，ＳＧＳ及びワード線ＷＬの電位は、容量カップリングにより更に上昇する。選択ゲート線ＳＧＤ、ＳＧＳは、ＧＩＤＬ電流が発生するのに十分な電圧ＶＥＲＡ−βまで上昇する。
【００６０】
その後、時刻ｔ３以降において、ワード線ＷＬ１〜８の電圧は、順次電圧ＶＣＧまで低下する。ただし、ワード線ＷＬ１〜８の電圧低下のタイミングはそれぞれ異なる。
具体的には、メモリセルＭＴｒ１、ＭＴｒ８に接続されるワード線ＷＬ１、ＷＬ８には、電圧ＶＣＧを、時刻ｔ６〜ｔ７の間（期間Ｔ１）だけ印加する。ワード線ＷＬ２、ＷＬ７には、電圧ＶＣＧを、時刻ｔ５〜ｔ７の間（期間Ｔ２）だけ印加する。期間Ｔ２は、期間Ｔ１より長い。
【００６１】
また、ワード線ＷＬ３、ＷＬ６には、電圧ＶＣＧを、時刻ｔ４〜ｔ７の間（期間Ｔ３）だけ印加する。すなわち、期間Ｔ３は、期間Ｔ２より長い。ワード線ＷＬ４、ＷＬ５には、電圧ＶＣＧを、時刻ｔ３〜ｔ７の間（期間ＴＥＲＡ）だけ印加する。期間ＴＥＲＡは、期間Ｔ３より長い。
【００６２】
このように、ｚ方向のワード線ＷＬの位置に応じて、電圧ＶＣＧを印加する時間を変更することで、第１の実施の形態と同様の効果を得ることができる。
【００６３】
第２の実施の形態の変形例を以下に説明する。第２の実施の形態では、全てのワード線ＷＬ１〜８の電圧が、異なるタイミング（ｔ３〜ｔ６）で電圧ＶＣＧまで低下し、その後時刻ｔ７で同時に電圧Ｖｍｉｄまで上昇する例を説明した。第２の実施の形態に係る変形例では、図９に示すように、ワード線ＷＬ１〜８は、時刻ｔ３において同時に電圧ＶＣＧの印加を開始され、電圧ＶＣＧの印加が終了する時刻がワード線ＷＬ毎に異なっている。これによっても、第２の実施の形態と同様の効果を得ることができる。
【００６４】
［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体記憶装置を、図１０Ａ，図１０Ｂ、図１０Ｃを参照して説明する。この第３の実施の形態の不揮発性半導体記憶装置の構成は、図１〜図６に示したのと同様であるので、説明は省略する。
【００６５】
この第３の実施の形態では、選択トランジスタＳＤＴｒ、ＳＳＴｒにてＧＩＤＬ電流を発生させることにより消去動作を実行する点で、第１の実施の形態と同様である。ただし、第１の実施の形態では、ＧＩＤＬ電流に起因するホールの濃度Ｑのバラツキの影響を低減するためワード線ＷＬの電圧を異ならせているのに対し、第３の実施の形態では、メモリ半導体層３４の半径ｒのバラツキに応じてワード線ＷＬの電圧を異ならせている。
【００６６】
メモリ半導体層３４は、一般的にテーパー形状を有している（ここでいうテーパー形状とは、その径が上方向から下方向に向かうに従って小さくなったり、あるいは中央部が太くなる形状など、その径が上下方向で変化するものを意味する）。このため、例えばＧＩＤＬ電流に起因するホールがメモリ半導体層３４内に均一に分布している場合には、メモリストリングＭＳ中の下方（基板１０近く）のメモリセルほど、上方のメモリセルに比べ消去がされ易く、消去時間ｔｅｒａｓｅがばらつくことが生じ得る。
【００６７】
本実施の形態は、メモリ半導体層３４のテーパー形状に起因して生ずる消去時間ｔｅｒａｓｅのばらつきを解消することを意図したものである。なお、この第３の実施の形態では、ＧＩＤＬ電流により発生するホールは略均一にメモリ半導体層３４内に分散し、濃度Ｑの偏りは生じないとみなすことができるものと仮定する。
【００６８】
図１０Ｂ及び１０Ｃを参照して、メモリ半導体層３４がテーパー形状を有することに起因する消去時間のばらつきを説明する。図１０に示すように、メモリ半導体層３４の外壁が垂直方向に対して角度θ（テーパー形状）を有しており、また、１本のワード線ＷＬの厚さがＷ、隣接する２つのワード線ＷＬ間の間隔がｄｗであるとする。
【００６９】
この場合、ワード線ＷＬｉが接続されるメモリセルＭＴｒｉにおけるメモリ半導体層３４の半径（中心付近）をｒｉとすると、このワード線ＷＬｉの下方のワード線ＷＬｉ＋１が接続されるメモリセルＭＴｒｉ＋１におけるメモリ半導体層３４の半径ｒｉ＋１は、ｒｉ＋１＝ｒｉ−（Ｗ＋ｄ）ｔａｎθと表すことができる。
このようなテーパー形状を有するメモリ半導体層３４内において、ＧＩＤＬ電流により発生したホールの濃度Ｑが均一であり、ワード線ＷＬｉとＷＬｉ＋１の印加電圧が同一であるならば、メモリセルＭＴｒｉのメモリゲート絶縁膜付近の電界Ｅｉは、メモリセルＭＴｒｉ＋１のメモリゲート絶縁膜付近の電界Ｅｉ＋１とは異なる値となる。具体的には、両者の関係は次の式で表される。
【００７０】
［数１］
Ｅｉ＋１＝Ｅｉｒｉ／{（ｒｉ+1（Ｗ＋ｄｗ）ｔａｎθ｝
【００７１】
従って、図１０Ｃに示すように、電界Ｅは、メモリストリングＭＳの下方にあるメモリセルほど強くなり、結果として、消去時間ｔｅｒａｓｅは、メモリストリングＭＳの下方にあるメモリセルほど短くなり、上方にあるメモリセルほど長くなってしまう。
【００７２】
そこで、本実施の形態では、図１０Ａに示すように、消去動作時においてワード線ＷＬ１〜８に印加する電圧を、次のような異なる値に設定する。メモリストリングＭＳ中で最も上方のワード線ＷＬ１、ＷＬ８には、最も小さな電圧ＶＣＧ１’、ＶＣＧ８’を与える。一方、このワード線ＷＬ１、ＷＬ８よりも下方にあるワード線ＷＬには、下方に向かうに従ってより大きい電圧を与える。すなわち、ワード線ＷＬ２、ＷＬ７には、それぞれ電圧ＶＣＧ２’（＜ＶＣＧ１’）、ＶＣＧ７’（＜ＶＣＧ８’）が印加される。ワード線ＷＬ３、ＷＬ６には、それぞれ電圧ＶＣＧ３’（＜ＶＣＧ２’）、ＶＣＧ６’（＜ＶＣＧ７’）が印加される。ワード線ＷＬ４、ＷＬ５には、それぞれ電圧ＶＣＧ４’（＜ＶＣＧ３’）、ＶＣＧ５’（＜ＶＣＧ６’）が印加される。このように、ワード線ＷＬ毎に異なる電圧が印加されることにより、メモリセル間の消去時間のバラツキが抑制される。
【００７３】
以下に、第３の実施の形態の第１の変形例を図１１を参照して説明する。第３の実施の形態の変形例では、第１の実施の形態の第１の変形例と同様に、１つのメモリストリングＭＳに接続される複数のワード線ＷＬ１〜８が複数のグループに分類される。例えば、ワード線ＷＬ１〜３はＡグループ、ワード線ＷＬ６〜８はＢグループ、ワード線ＷＬ４〜５はＣグループのように分類する。そして、制御回路ＡＲ２は、この異なるグループ毎に異なる電圧を与え、同一グループ内の複数のワード線ＷＬには同一の電圧を与える。例えば、グループＡ，Ｂ，Ｃに、それぞれ電圧ＶＣＧ、ＶＣＧ、ＶＣＧ’（＜ＶＣＧ）を与える。
【００７４】
この第１の変形例の場合、与える電圧の種類が図１０Ａに比べて少なくすることができる。従って、制御回路ＡＲ２の構成を第３の実施の形態に比較して単純化し、回路面積を小さくできる。
【００７５】
グループ分けの仕方は、上述のものに限られない。例えば、ワード線ＷＬ１〜２はＡグループ、ワード線ＷＬ７〜８はＢグループ、ワード線ＷＬ３〜６はＣグループのように分類することも可能である。
【００７６】
［第４の実施の形態］
次に、第４の実施の形態に係る不揮発性半導体記憶装置を、図１２を参照して説明する。この第４の実施の形態の不揮発性半導体記憶装置の構成は、図１〜図６に示したのと同様であるので、説明は省略する。この実施の形態では、第３の実施の形態とは異なり、メモリ半導体層３４のテーパー形状に起因する消去時間のばらつきを低減するため、ワード線ＷＬ１〜８に所定の電圧ＶＣＧを印加する時間Ｔを異ならせるよう、制御回路ＡＲ２による電圧制御が実行される。なお、第３の実施の形態と第４の実施の形態を組合せることも可能である。すなわち、電圧印加時間をワード線ＷＬ１〜８毎に異ならせると共に、印加電圧の電圧値を併せて変化させることも可能である。
【００７７】
次に、この第４の実施の形態の動作を、図１２を参照して説明する。この第４の実施の形態でも、メモリ半導体層３４内のホール濃度Ｑは、全体的に略均一にされているものと想定している。
第３の実施の形態では、メモリ半導体層３４のテーパー形状に起因して消去時間Ｔｅｒａｓｅがばらつきを低減するため、消去動作時においてワード線ＷＬ１〜８に電圧ＶＣＧを印加する時間を、ワード線毎に異なるものとするよう、制御回路ＡＲ２による制御が実行される。
【００７８】
消去動作の具体的な動作を、図１２のタイミングチャートを用いて説明する。まず時刻ｔ１〜ｔ３の動作は、第２の実施の形態と同様である。
【００７９】
その後、時刻ｔ３以降において、ワード線ＷＬ１〜８の電圧は、電圧ＶＣＧまで低下する。ただし、その電圧低下のタイミングは、ワード線ＷＬ毎に異なる。
具体的には、メモリセルＭＴｒ１、ＭＴｒ８に接続されるワード線ＷＬ１、ＷＬ８には、電圧ＶＣＧを、時刻ｔ３〜ｔ７の間（期間ＴＥＲＡ）だけ印加する。ワード線ＷＬ２、ＷＬ７には、電圧ＶＣＧを、時刻ｔ４〜ｔ７の間（期間Ｔ２）だけ印加する。期間Ｔ２は、期間ＴＥＲＡより短い。
【００８０】
また、ワード線ＷＬ３、ＷＬ６には、電圧ＶＣＧを、時刻ｔ５〜ｔ７の間（期間Ｔ３）だけ印加する。期間Ｔ３は、期間Ｔ２より短い。ワード線ＷＬ４、ＷＬ５には、電圧ＶＣＧを、時刻ｔ６〜ｔ７の間（期間Ｔ４）だけ印加する。期間Ｔ４は、期間Ｔ３より短い。
【００８１】
このように、ドレイン側選択トランジスタＳＤＴｔ又はソース側選択トランジスタＳＳＴｒからの距離に応じて、電圧ＶＣＧを印加する時間を変更することで、第３の実施の形態と同様の効果を得ることができる。
【００８２】
なお、図１２では、ワード線ＷＬ１〜８の電圧がＶＣＧまで低下するタイミングが異なり、その後、時刻ｔ７で同時に電圧Ｖｍｉｄに上昇する例を示した。これに代えて、ワード線ＷＬ１〜８の電圧を例えば時刻ｔ３で同時に電圧ＶＣＧまで低下させ、その後、各ワード線ＷＬ１〜８の電圧を電圧Ｖｍｉｄに上昇させるタイミングが、ワード線毎に異なるようにしてもよい（ドレイン側選択トランジスタＳＤＴｔ又はソース側選択トランジスタＳＳＴｒからの距離が遠いメモリセルＭＴｒのワード線ＷＬほど、電圧Ｖｍｉｄに戻るタイミングが早い）。
【００８３】
［第５の実施の形態］
次に、第５の実施の形態に係る不揮発性半導体記憶装置を、図１３Ａを参照して説明する。この第５の実施の形態の不揮発性半導体記憶装置の構成は、図１〜図６に示したのと同様であるので、説明は省略する。
【００８４】
この第５の実施の形態では、選択トランジスタＳＤＴｒ、ＳＳＴｒにてＧＩＤＬ電流を発生させることにより消去動作を実行する点で、前述の実施の形態と同様である。第５の実施の形態では、ＧＩＤＬ電流に起因するホールの濃度Ｑのバラツキ、及びメモリ半導体層３４のテーパー形状に起因するバラツキの両方を考慮してワード線ＷＬ１〜８の電圧を異ならせている点で、前述の実施の形態と異なっている。
【００８５】
前述したように、メモリ半導体層３４内でホール濃度Ｑのばらつきが生じ、これにより１つのメモリストリングＭＳ中の複数のメモリセルＭＴｒにおける消去時間Ｔｅｒａｓｅのバラツキの原因になり得る。また、やはり前述したように、メモリ半導体層３４がテーパー形状を有している場合、メモリ半導体層３４の半径ｒの変化が同様に消去時間Ｔｅｒａｓｅのバラツキの原因になり得る。
【００８６】
ホール濃度Ｑのばらつき、及びメモリ半導体層３４半径ｒの変化の両方によって、図１３Ｂに示すように、消去時間Ｔｅｒａｓｅのばらつきに影響を与えることがあり得る。ばらつきの原因は、テーパーの角度、メモリ半導体層３４の材料、その他により様々である。図１３Ｂに示すように、中間層のワード線ＷＬ（図１３Ａではワード線ＷＬ３）に接続されるメモリセルＭＴｒにおいて最も消去時間Ｔｅｒａｓｅが短くなる場合が多いと考えられる。図１３Ｂでは、同一の条件下でワード線ＷＬ３、ＷＬ６に接続されるメモリセルＭＴｒ３、ＭＴｒ６の消去時間Ｔｅｒａｓｅが最も短く、次いでワード線ＷＬ２（ＷＬ７）、ＷＬ４（ＷＬ５）、ＷＬ１（ＷＬ８）の順に消去時間Ｔｅｒａｓｅが長くなる場合を示している。
【００８７】
そのため、本実施の形態では、図１３Ａに示すように、消去動作時においてワード線ＷＬ１〜８に印加する電圧を、次のような異なる値に設定する。ワード線ＷＬ３、ＷＬ６には、全てのワード線ＷＬ１〜８の中で最も大きな電圧ＶＣＧ３、ＶＣＧ６を与える。
ワード線ＷＬ２、ＷＬ７には、それぞれ電圧ＶＣＧ２（＜ＶＣＧ３）、ＶＣＧ７（＜ＶＣＧ６）が印加される。ワード線ＷＬ４、ＷＬ５には、それぞれ電圧ＶＣＧ４（＜ＶＣＧ２）、ＶＣＧ５（＜ＶＣＧ７）が印加される。ワード線ＷＬ１、ＷＬ８には、それぞれ電圧ＶＣＧ１（＜ＶＣＧ４）、ＶＣＧ８（＜ＶＣＧ５）が印加される。このように、ワード線ＷＬ毎に異なる電圧が印加されることにより、メモリセル間の消去時間のバラツキが抑制される。
【００８８】
以下に、第５の実施の形態の第１の変形例を説明する。第５の実施の形態の変形例では、１つのメモリストリングＭＳに接続される複数のワード線ＷＬ１〜８が複数のグループに分類される。例えば、ワード線ＷＬ１〜３はＡグループ、ワード線ＷＬ６〜８はＢグループ、ワード線ＷＬ４〜５はＣグループのように分類する。そして、制御回路ＡＲ２は、この異なるグループ毎に異なる電圧を与え、同一グループ内の複数のワード線ＷＬには同一の電圧を与える。例えば、グループＡ，Ｂ，Ｃに、それぞれ電圧ＶＣＧ１、ＶＣＧ２、ＶＣＧ３を与える（ＶＣＧ２が最も小さい）。
【００８９】
この第１の変形例の場合、与える電圧の種類が図１３Ａに比べて少なくすることができる。従って、制御回路ＡＲ２の構成を第５の実施の形態に比較して単純化し、回路面積を小さくできる。
【００９０】
グループ分けの仕方は、上述のものに限られない。例えば、ワード線ＷＬ１〜２はＡグループ、ワード線ＷＬ７〜８はＢグループ、ワード線ＷＬ３〜６はＣグループのように分類することも可能である。
【００９１】
［第６の実施の形態］
次に、第６の実施の形態に係る不揮発性半導体記憶装置を、図１４を参照して説明する。この第６の実施の形態の不揮発性半導体記憶装置の構成は、図１〜図６に示したのと同様であるので、説明は省略する。この実施の形態では、第５の実施の形態と同様に、ＧＩＤＬ電流に起因するホールの濃度Ｑのバラツキ、メモリ半導体層３４のテーパー形状に起因する消去時間のバラツキを低減するための制御方法を提供するものである。ただし、第５の実施の形態とは異なり、ワード線ＷＬ１〜８に所定の電圧を印加する期間Ｔを異ならせる方式を採用している。
【００９２】
この図１４では、ワード線ＷＬ０〜８を３つのグループＡ，Ｂ，Ｃに分類している。グループＡ，Ｂ，Ｃのうち、グループＢが同一の条件下で最も消去時間Ｔｅｒａｓｅが長いと判定されるグループであり、グループＡ，Ｃは、グループＢのそれよりも短い消去時間Ｔｅｒａｓｅを要するものと仮定する。
【００９３】
本実施の形態は、この状況において、グループＢのワード線ＷＬ２、ＷＬ３、ＷＬ７、ＷＬ６に対する電圧ＶＣＧの印加を、時刻ｔ３から開始し、時刻ｔ７で終了する（期間ＴＥＲＡ）。一方、グループＡのワード線ＷＬ１，ＷＬ８、及びグループＢのＷＬ４、ＷＬ５に対する電圧の印加は、それぞれ時刻ｔ３よりも後の時刻ｔ４から開始し、時刻ｔ７で終了する（期間Ｔ１）。
本実施の形態によれば、ＧＩＤＬ電流に起因するホールの濃度Ｑのバラツキ、及び、メモリ半導体層３４のテーパー形状に起因するバラツキの両方が生じている状況において、上述のように電圧の印加時間を異ならせることにより、メモリセル間の消去時間のバラツキを抑制することができる。
【００９４】
第６の実施の形態に係る変形例を以下に説明する。この変形例では、全ワード線ＷＬ１〜８は、時刻ｔ３において同時に電圧ＶＣＧの印加を開始し、その後、グループＡ，Ｂ，Ｃ毎に異なるタイミングで電圧ＶＣＧの印加を終了する。これによっても、第６の実施の形態と同様の効果を得ることができる。
【００９５】
［第７の実施の形態］
次に、第７の実施の形態に係る不揮発性半導体記憶装置を、図１５を参照して説明する。この第７の実施の形態の不揮発性半導体記憶装置の構成は、図１〜図６に示したのと同様であるので、説明は省略する。
上記の実施の形態では、ＧＩＤＬ電流をドレイン側選択トランジスタＳＤＴｒとソース側選択トランジスタＳＳＴｒの両方から発生させる方式を説明した。一方、この実施の形態は、ソース側選択トランジスタＳＳＴｒ側においてのみＧＩＤＬ電流を発生させ、ドレイン側選択トランジスタＳＤＴｒ側ではＧＩＤＬ電流が発生しないような電圧制御がなされる。
【００９６】
次に、第７の実施の形態に係る不揮発性半導体記憶装置における消去動作を、図１５を参照して説明する。
【００９７】
本実施の形態では、ＧＩＤＬ電流の発生をドレイン側選択トランジスタＳＤＴｒでは禁止するため、ビット線ＢＬに１０Ｖ程度の電圧Ｖｍｉｄを印加し、ドレイン側選択ゲート線ＳＧＤに電圧Ｖｍｉｄよりも所定値γだけ小さい電圧Ｖｍｉｄ−γ（７〜８Ｖ程度）を印加する。一方、ソース側選択トランジスタＳＳＴｒでは、ＧＩＤＬ電流を発生させるため、ソース線ＳＬに電圧ＶＥＲＡを印加し、ソース側選択ゲート線ＳＧＳに電圧ＶＥＲＡ−βを印加する。
【００９８】
このようにソース側選択トランジスタＳＳＴｒのみにおいてＧＩＤＬ電流を発生させた結果、メモリ半導体層３４内におけるホールの濃度Ｑは、ワード線ＷＬ１付近で最も高く、ワード線ＷＬ８付近で最も低くなっているものと仮定する。なお、この実施の形態では、メモリ半導体層３４はテーパー状に形成されていないか、またはテーパー状に形成されているがその影響が無視できるものとする。
【００９９】
従って、本実施の形態においては、ホールの濃度Ｑのバラツキに対応し、消去動作時においてワード線ＷＬ１〜８に印加する電圧を、ソース側選択トランジスタＳＳＴｒから遠いほど低い値に設定する（ＶＣＧ１＞ＶＣＧ２＞・・・＞ＶＣＧ８）。
【０１００】
このように、１つのメモリストリングＭＳ中の複数のワード線ＷＬ１〜８に印加する電圧を、ホールの濃度Ｑに応じて異ならせることにより、各メモリセルＭＴｒにおける消去時間Ｔｅｒａｓｅを均一にすることができる。消去時間Ｔｅｒａｓｅが均一になることにより、特定のメモリセルにかかる余分なストレスを軽減することができると共に、消去後の閾値電圧分布の幅を狭くすることができる。
なお、上述の例では、ソース側選択トランジスタＳＳＴｒ側でのみＧＩＤＬ電流を発生させる例を説明したが、代わりにドレイン側選択トランジスタＳＤＴｒでのみＧＩＤＬ電流を発生させるようにしてもよく、その場合にも図１５で示したような動作を実行することができる。
【０１０１】
［第８の実施の形態］
次に、第８の実施の形態に係る不揮発性半導体記憶装置を、図１６を参照して説明する。この第８の実施の形態の不揮発性半導体記憶装置の構成は、図１〜図６に示したのと同様であるので、説明は省略する。この第８の実施の形態は、第７の実施の形態と同様に、ソース側選択トランジスタＳＳＴｒ側においてのみＧＩＤＬ電流を発生させる方式を採用している。このため、ホール濃度Ｑのバラツキが生じる。
【０１０２】
この実施の形態では、第７の実施の形態のように複数のワード線ＷＬ１〜８に印加する電圧の値を異ならせる代わりに、ワード線ＷＬ１〜８に電圧ＶＣＧを印加する時間Ｔを異ならせるよう、制御回路ＡＲ２による電圧制御が実行される。
【０１０３】
消去動作の具体的な動作を、図１６のタイミングチャートを用いて説明する。時刻ｔ１〜ｔ３まで、上記の実施の形態と同様の動作を行った後、時刻ｔ３以降において、ワード線ＷＬ１〜８の電圧は、順次電圧ＶＣＧまで低下させられる。同一の条件下において最も消去時間Ｔｅｒａｓｅが長くなると想定されるワード線ＷＬ８は、最も早いタイミングである時刻ｔ３において電圧ＶＣＧを与えられる。
以下、ソース側選択トランジスタＳＳＴｒから遠いワード線ＷＬから順に電圧ＶＣＧを与える。時刻ｔ１１では、全てのワード線ＷＬ１〜８の電圧が一斉にＶＣＧからＶｍｉｄ（１０Ｖ程度）に戻る。このように、ソース側選択トランジスタＳＳＴｒからの距離に応じて電圧ＶＣＧを印加する時間Ｔを変更することで、第７の実施の形態と同様の効果を得ることができる。
なお、図１６では、ワード線ＷＬ１〜８の電圧がＶＣＧまで低下するタイミングが異なり、その後、時刻ｔ７で同時に電圧Ｖｍｉｄに上昇する例を示した。これに代えて、ワード線ＷＬ１〜８の電圧を例えば時刻ｔ３で同時に電圧ＶＣＧまで低下させ、その後、各ワード線ＷＬ１〜８の電圧を電圧Ｖｍｉｄに上昇させるタイミングが、ワード線毎に異なるようにしてもよい（ソース側選択トランジスタＳＳＴｒからの距離が遠いほど、Ｖｍｉｄに戻るタイミングが遅い）。
【０１０４】
［第９の実施の形態］
次に、第９の実施の形態に係る不揮発性半導体記憶装置を、図１７Ａ、図１７Ｂを参照して説明する。この第９の実施の形態の不揮発性半導体記憶装置の構成は、図１〜図６に示したのと同様である。
【０１０５】
この第９の実施の形態では、選択トランジスタＳＤＴｒ、ＳＳＴｒにてＧＩＤＬ電流を発生させることにより消去動作を実行する点で、第１の実施の形態と同様である。ただし、第９の実施の形態では、メモリ半導体層３４の材料であるポリシリコンの欠陥準位の分布にばらつきが生じている場合を想定している。例えば、欠陥準位がメモリ半導体層３４の中間付近のワード線ＷＬ３付近で他に比べ多く生じている場合、ホール濃度Ｑはそのワード線ＷＬ３付近で最も高くなり、ＧＩＤＬ電流の発生源に近いワード線ＷＬ１、ＷＬ８付近ではホール濃度Ｑが最も小さくなる（図１７Ｂのグラフ参照）。従って、消去動作時に全てのワード線ＷＬに同一の電圧が印加されると、メモリ半導体層３４での電界Ｅはワード線ＷＬ３付近で最も強くなり、ワード線ＷＬ１やＷＬ８付近では弱くなる。これにより、メモリセルＭＴｒ間で消去時間Ｔｅｒａｓｅのばらつきが生じる。
【０１０６】
そこで、本実施の形態では、図１７Ａに示すように、消去動作時においてワード線ＷＬ１〜８に印加する電圧を、次のような異なる値に設定する。ワード線ＷＬ１、ＷＬ８には、最も小さな電圧ＶＣＧ１、ＶＣＧ８を与える。一方、ワード線ＷＬ４、ＷＬ５には、これよりも大きな電圧ＶＣＧ４（＞ＶＣＧ１）、ＶＣＧ５（＞ＶＣＧ８）が印加される。また、ワード線ＷＬ２、ＷＬ７には、これよりも大きな電圧ＶＣＧ２（＞ＶＣＧ４）、ＶＣＧ７（＞ＶＣＧ５）が印加される。そして、ワード線ＷＬ３、ＷＬ６には、最も大きい電圧ＶＣＧ３、ＶＣＧ６が印加される。このようにワード線ＷＬ毎に異なる電圧が印加されることにより、メモリセル間の消去時間Ｔｅｒａｓｅのバラツキが抑制される。消去時間Ｔｅｒａｓｅが均一になることにより、特定のメモリセルにかかる余分なストレスを軽減することができると共に、消去後の閾値電圧分布の幅を狭くすることができる。
【０１０７】
［第１０の実施の形態］
次に、第１０の実施の形態に係る不揮発性半導体記憶装置を、図１８を参照して説明する。この第１０の実施の形態の不揮発性半導体記憶装置の構成は、図１〜図６に示したのと同様であるので、説明は省略する。この第１０の実施の形態は、第９の実施の形態と同様に、メモリ半導体層３４の材料であるポリシリコンの欠陥準位の分布にばらつきに起因して、ホール濃度Ｑがワード線ＷＬ３付近で最も高くなり、ワード線ＷＬ１、ＷＬ８付近ではホール濃度Ｑが最も小さくなる場合を想定している。
【０１０８】
この第１０の実施の形態では、第９の実施の形態のように複数のワード線ＷＬ１〜８に印加する電圧の値を異ならせる代わりに、ワード線ＷＬ１〜８に電圧ＶＣＧを印加する時間Ｔを異ならせるよう、制御回路ＡＲ２による電圧制御が実行される。
【０１０９】
消去動作の具体的な動作を、図１８のタイミングチャートを用いて説明する。時刻ｔ１〜ｔ３まで、上記の実施の形態と同様の動作を行った後、時刻ｔ３以降において、ワード線ＷＬ１〜８の電圧は、順次電圧ＶＣＧまで低下する。同一の条件下において最も消去時間Ｔｅｒａｓｅが長くなると想定されるワード線ＷＬ１、ＷＬ８は、最も早いタイミングである時刻ｔ３において電圧ＶＣＧを与えられる。
以下、ホール濃度Ｑが小さいワード線ＷＬから順に電圧ＶＣＧを与える。時刻ｔ７では、全てのワード線ＷＬ１〜８の電圧が一斉にＶＣＧからＶｍｉｄ（１０Ｖ程度）に戻る。このように、ホール濃度Ｑの偏りに応じて電圧ＶＣＧを印加する時間Ｔを変更することで、第９の実施の形態と同様の効果を得ることができる。
【０１１０】
［その他］
上記の実施の形態では、メモリ半導体層３４がＵ字型形状を有する不揮発性半導体記憶装置の例を説明したが、本発明はこれに限定されるものではなく、例えば、図１９のように、メモリ半導体層３４が直線状（Ｉ字形状）を有している不揮発性半導体記憶装置にも適用することができる。例えば、ドレイン側選択トランジスタＳＤＴｒのみでＧＩＤＬ電流を発生させた結果、上方のワード線ＷＬ４付近ではメモリ半導体層３４内のホール濃度Ｑが大きく、下方のワード線ＷＬ１付近ではホール濃度Ｑが小さい場合には、第１、第２の実施の形態と同様の電圧制御が可能になる。
【０１１１】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１２】
ＡＲ１・・・メモリセルアレイ、  ＡＲ２・・・制御回路、  ＭＢ・・・メモリブロック、  ＳＢ・・・サブブロック、  ＭＵ・・・メモリユニット、ＭＳ・・・メモリストリング、  ＭＴｒ・・・メモリセル、  ＢＴｒ・・・バックゲートトランジスタ、  ＳＤＴｒ、ＳＳＴｒ・・・選択トランジスタ、  ＷＬ・・・ワード線、  ＳＧＤ、ＳＧＳ・・・選択ゲート線、  ＢＬ・・・ビット線、  ＳＬ・・・ソース線、  ＢＧ・・・バックゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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