【事件の表示】
　平成５年特許願第５８７６３号「半導体メモリの書き込み方法及び書き込み回路」拒絶査定に対する審判事件［平成６年９月３０日出願公開、特開平６−２７５０８０］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　本願は、平成５年３月１８日の出願であって、その請求項２に係る発明は、平成１４年１１月１１日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項２に記載された次のとおりのものと認める。
　「【請求項２】　チップ選択信号(ＣＳＢ)と外部ライトイネーブル信号(ＷＥＢ)とデータ入力信号(ＤＩＮ)とメモリブロック選択信号(ＢＳ)とに基づき論理信号を生成する論理信号生成回路を有し、
　前記論理信号生成回路の出力信号を入力信号とする遅延回路と、前記論理信号生成回路の出力信号と前記遅延回路の出力信号との論理をとりデータ書き込みに必要なパルス幅書き込みパルスを出力する論理回路とを所定メモリブロック毎に備えたことを特徴とする半導体メモリの書き込み回路。」
　
２．引用例に記載された発明
　これに対して、当審において平成１４年１２月６日付けで通知した拒絶の理由に引用された特開平４−６９８９３号公報（以下、「引用例１」と言う。）には、半導体記憶装置の書き込みのための周辺回路に関して、「書込みパルス発生回路ＷＰＧは、その入力端子にデータ入力端子Ｄｉｎを介して入力された書き込みデータが、データ線入力バッファＤＩＢを介して供給される。」（第４頁左下欄第４〜７行）、「タイミング制御回路ＴＣに含まれるライト系の回路は、書き込み制御信号ＷＥ・ＣＳを形成する回路と、内部書き込み信号ＷＥＩ等を形成する回路からなる。すなわち、制御端子から供給されるチップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥは、入力バッファＢ１とＢ２を介して内部に取り込まれる。上記信号は、インバータ回路Ｎ１とＮ２により反転され、一方において上記書き込み制御信号ＷＥ・ＣＳを形成する論理積回路Ｇ３に入力される。」（第４頁左下欄第１８行〜同頁右下欄第７行）、「書き込みパルス発生回路ＷＰＧは、上記のような書き込み制御信号ＷＥ・ＣＳと相補書き込みデータとを受けて、前記の共通相補データ線ＣＤ、／ＣＤに伝えられる書き込みパルスＷＰ、／ＷＰを形成する。共通データ線ＣＤに伝えられる書き込みパルスＷＰは、上記書き込み制御信号ＷＥ・ＣＳと、反転の内部書き込みデータとを受ける論理積回路Ｇ４と、その出力信号と反転遅延信号を受ける論理積回路Ｇ５及び出力インバータ回路Ｎ９から構成される。上記反転遅延信号は、バッファ回路Ｂ６、インバータ回路Ｎ８及びバッファ回路Ｂ７から構成される。上記インバータ回路Ｎ９の出力信号は、上記遅延回路により設定された遅延時間だけロウレベルにされる書き込みパルスＷＰとされる。反転の共通データ線／ＣＤに伝えられる書き込みパルス／ＷＰは、上記書き込み制御信号ＷＥ・ＣＳと、非反転の内部書き込みデータとを受ける前記同様な論理積回路と、その出力信号と前記同様な反転遅延信号を受ける論理積回路及び出力インバータ回路から構成され、遅延回路により設定された遅延時間だけロウレベルにされる書き込みパルス／ＷＰが形成される。」（第５頁右上欄第３行〜同頁左下欄第５行）と記載されており、これらの記載及び図面の記載から、引用例１には、
　制御端子から供給されるチップセレクト信号（／ＣＳ）とライトイネーブル信号（／ＷＥ）とデータ入力端子（Ｄｉｎ）を介して入力される書き込みデータとに基づき論理信号を生成するタイミング制御回路（ＴＣ）と論理積回路（Ｇ４、Ｇ４の下側）よりなる回路を有し、
　前記論理信号を入力して遅延するバッファ回路（Ｂ６とＢ７、Ｂ６とＢ７の各下側）とインバータ回路（Ｎ８、Ｎ８の下側）よりなる回路と、前記論理信号と前記バッファ回路とインバータ回路よりなる回路の出力信号との論理をとりデータ書き込みに必要なパルス幅の書き込みパルス（ＷＰ、／ＷＰ）を出力する論理積回路（Ｇ５、Ｇ５の下側）とインバータ（Ｎ９、Ｎ９の下側）よりなる回路とを備えた半導体記憶装置の書き込みのための周辺回路
が記載されていると認められる。（第１図において符号が付されていない回路について、符号の代わりに第１図における相対的位置を括弧内に記した。）
　同じく引用された特開昭６２−２９１７８８号公報（以下、「引用例２」と言う。）には、メモリ回路に関して、「第３図において、第１図と異なる点は、ブロック選択相補信号Ｙ、Ｙ、及びそれらを入力とするインバータＩ７、Ｉ８が書き込みドライバー回路２、５に挿入されている点である。例えば、メモリセルアレイ３を選択した時は、Ｙをハイレベル、／Ｙをロウレベルにする事により、書き込みドライバー回路５を非活性状態にできるため、消費電力を小さくする事ができるという利点がある。」（第３頁左上欄第２０行〜同頁右上欄第７行）と記載されており、該記載及び図面の記載から、引用例２には、
　半導体メモリの書き込み回路において、外部ライトイネーブル信号（ＷＥ）とデータ入力信号（Ｄｉｎ）とメモリブロック選択信号（Ｙ、／Ｙ）に基づき論理信号を生成して書き込みパルス（ＷＢ１、ＷＢ２）としメモリブロック（３、４）に供給すること
が記載されていると認められる。
　同じく引用された特開平４−３０２８９４号公報（以下、「引用例３」と言う。）には、「一般に、既存のＤＲＡＭ構造は中央に配置された制御論理を中心にして均等に分散されたメモリ・アレイを有する。中央に配置された制御論理は、メモリの所定の部分を選択的にアクティブにしてデータを所定のメモリ位置に読み書きできるようにするためのクリティカル・タイミング制御信号を発生する。この構造の主な問題点は、中央に配置された制御論理から最も離れたメモリ・セルへと、かなりの距離を送らなければならないクリティカル・タイミング制御信号に固有の時間遅延があることである。中央に配置された制御論理を有することによって起こる問題は、クリティカル・タイミング制御信号がダイのいろいろな部分で互いにずれること（ｓｋｅｗ）に関連する問題である。ダイのいろいろな部分でクリティカル・タイミング信号がずれることにより起こる影響としては、ワード・ライン・ドライバがＤＲＡＭアレイ内のＤＲＡＭビット・セルの列にアクセスするときに誤動作を起こしたり、トランジスタを破壊的にバイアスするような時点で制御信号を発生してしまうことがあるが、これらに限定されるものではない。概して、メモリ構造に起因するこれらの影響により、ＤＲＡＭ回路の全体的な性能と信頼性とが損なわれる。」（段落０００３）、「メモリ・セル・アレイの部分に隣接して第１手段が設けられる。第１手段は、アドレス入力とタイミング制御信号とを受け取る。第１手段は、第１部分解読信号と、解読およびタイミング制御情報を有する第２信号とを与える。第１部分解読信号と第２信号とは、所定の時間にメモリ・セル・アレイの所定の部分をアドレス指定する。第２手段は各メモリ・セル・アレイに結合されて、第１部分解読信号と第２信号とを受け取る。第２手段は、第１部分解読信号と第２信号とを解読して、少なくとも１つのアレイ内の所定の列のＤＲＡＭセルをアクティブにする選択信号を与える。第２信号はクリティカル・タイミングを生成するために用いられ、タイミング制御信号に関連する固有のクロックのズレにかかわらず、ＤＲＡＭセルの所定の列をいつアクティブにするかを正確に制御する。」（段落０００４）、「２８のような局所列デコーダ部はそれぞれ、タイミング制御信号ＲＡＳ”と全体アドレス信号とを受け取り、かつ、タイミング制御信号ＲＡＳ”が各ＤＲＡＭセル・アレイのクリティカル・ワードライン信号の生成を制御するので、ＤＲＡＭダイのいろいろな部分で、互いにずれたタイミング信号ＲＡＳとその派生信号とを有することの影響が排除される。」（段落００１６）と記載され、さらに、「ＲＡＳ制御信号のズレの影響を小さくするために、解読論理とクリティカル・タイミング制御論理の両方を分散することは、ＤＲＡＭ回路内のＣＡＳ回路内のＣＡＳ制御信号やその他のクリティカル・タイミング信号にも適用することができる。」（段落００１９）と記載されており、ＤＲＡＭ以外の半導体メモリのクリティカル・タイミング信号にも適用することは自明のことであるから、これらの記載及び図面の記載から、引用例３には、
　半導体メモリにおいて、クリティカルなタイミング信号を供給するにあたり、中央に配置されたタイミング制御論理からのタイミング信号がダイのいろいろな部分で互いにずれる影響を小さくするために、タイミング制御論理を分散して設けること
が記載されていると認められる。
　
３．本願発明と引用例に記載された発明との対比
　本願の請求項２に係る発明（以下、「前者」と言う。）と引用例１に記載された発明（以下、「後者」と言う。）とを対比すると、
　後者の「制御端子から供給されるチップセレクト信号（／ＣＳ）とライトイネーブル信号（／ＷＥ）」、「データ入力端子（Ｄｉｎ）を介して入力される書き込みデータ」は、前者の「チップ選択信号と外部ライトイネーブル信号」、「データ入力信号」にそれぞれ相当し、
　後者の「タイミング制御回路（ＴＣ）と論理積回路（Ｇ４、Ｇ４の下側）よりなる回路」は、論理信号を生成するのであるから、前者の「論理信号生成回路」に相当し、
　後者の「バッファ回路（Ｂ６とＢ７、Ｂ６とＢ７の各下側）とインバータ回路（Ｎ８、Ｎ８の下側）よりなる回路」は、論理信号を入力して遅延するのであるから、前者の「遅延回路」に相当し、
　後者の「書き込みパルス（ＷＰ、／ＷＰ）を出力する論理積回路（Ｇ５、Ｇ５の下側）とインバータ（Ｎ９、Ｎ９の下側）よりなる回路」は、前者の「書き込みパルスを出力する論理回路」に相当し、
　後者の「半導体記憶装置」、「書き込みのための周辺回路」は、前者の「半導体メモリ」、「書き込み回路」にそれぞれ対応している。
　そして、後者の「前記論理信号を入力して遅延するバッファ回路（Ｂ６とＢ７、Ｂ６とＢ７の各下側）とインバータ回路（Ｎ８、Ｎ８の下側）よりなる回路と、前記論理信号と前記バッファ回路とインバータ回路よりなる回路の出力信号との論理をとりデータ書き込みに必要なパルス幅の書き込みパルス（ＷＰ、／ＷＰ）を出力する論理積回路（Ｇ５、Ｇ５の下側）とインバータ（Ｎ９、Ｎ９の下側）よりなる回路」も、前者の「前記論理信号生成回路の出力信号を入力信号とする遅延回路と、前記論理信号生成回路の出力信号と前記遅延回路の出力信号との論理をとりデータ書き込みに必要なパルス幅書き込みパルスを出力する論理回路」も、それらの機能から見て、共に、書き込みパルス生成回路と言うことができる。
　したがって、両者は、「チップ選択信号と外部ライトイネーブル信号とデータ入力信号とに基づき論理信号を生成する論理信号生成回路を有し、前記論理信号生成回路の出力信号を入力信号とする遅延回路と、前記論理信号生成回路の出力信号と前記遅延回路の出力信号との論理をとりデータ書き込みに必要なパルス幅書き込みパルスを出力する論理回路とからなる書き込みパルス生成回路を備えた半導体メモリの書き込み回路。」である点で一致し、以下の点で相違している。
［相違点］
　前者が、書き込みパルス生成回路の入力信号となる論理信号をメモリブロック選択信号にも基づいて生成しており、書き込みパルス生成回路を所定メモリブロック毎に備えているのに対して、後者は、書き込みパルスのメモリブロックへの供給をメモリブロック選択信号によって制御するものではなく、書き込みパルス発生回路の入力信号となる論理信号をメモリブロック選択信号に基づいては生成しておらず、書き込みパルス生成回路を所定メモリブロック毎に備えるものでもない点。
　
４．当審の判断
　上記相違点について検討する。
　引用例２に、半導体メモリの書き込み回路において、外部ライトイネーブル信号とデータ入力信号とメモリブロック選択信号に基づき論理信号を生成して書き込みパルスとしメモリブロックに供給することが記載されているから、後者において、書き込みパルスのメモリブロックへの供給をメモリブロック選択信号によって制御することは、当業者が格別に思考することなく推考し得たことであり、その際に、引用例３に、半導体メモリにおいて、クリティカルなタイミング信号を供給するにあたり、中央に配置されたタイミング制御論理からのタイミング信号がダイのいろいろな部分で互いにずれる影響を小さくするために、タイミング制御論理を分散して設けることが記載されており、後者の書き込みパルス信号もクリティカルなタイミングの信号であり、書き込みパルス生成回路は該クリティカルなタイミングの信号を生成する回路であるから、書き込みパルス生成回路を所定メモリブロック毎に設け、書き込みパルス生成回路の入力信号となる論理信号をメモリブロック選択信号にも基づいて生成するようにすることは、当業者が容易になし得たことである。
　
５．まとめ
　以上のとおりであるので、本願の請求項２に係る発明は、引用例１〜３に記載された発明に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。