(57)【要約】【課題】過大な電流がＭＴＪ素子に流れることを抑制し、信頼性の高い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子を備える。セルトランジスタは、磁気トンネル接合素子に対応して設けられ、該対応する磁気トンネル接合素子に電流を流すときに導通状態となる。電流制限部は、データ書込み時にセルトランジスタおよび磁気トンネル接合素子に流れる電流を制限する。【選択図】図４
2012203939.tif 000002
【特許請求の範囲】
【請求項１】
抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子と、
前記磁気トンネル接合素子に対応して設けられ、該対応する磁気トンネル接合素子に電流を流すときに導通状態となるセルトランジスタと、
データ書込み時に前記セルトランジスタおよび前記磁気トンネル接合素子に流れる電流を制限する電流制限部とを備えた半導体記憶装置。
【請求項２】
第１のビット線と、
第２のビット線とをさらに備え、
前記磁気トンネル接合素子および前記セルトランジスタは、前記第１のビット線と前記第２のビット線との間に直列に接続されており、
前記電流制限部は、前記第１のビット線と電源との間に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電流制限部は、前記磁気トンネル接合素子に関して前記セルトランジスタとは反対側に接続されていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記磁気トンネル接合素子は、高抵抗状態と低抵抗状態とを有し、
前記電流制限部は、前記磁気トンネル接合素子が低抵抗状態である場合に、前記磁気トンネル接合素子への電流を制限することを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記電流制限部は、前記磁気トンネル接合素子が前記セルトランジスタのドレイン側または高電圧側に接続されているときに前記磁気トンネル接合素子への電流を制限することを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記電流制限部は、所定の抵抗値を有する抵抗素子に流れる電流にほぼ等しい電流を前記ＭＴＪ素子に流すカレントミラー回路であることを特徴とする請求項１から請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。このうちスピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有するため、高集積化、低消費電力化および高性能化に有利である。
【０００３】
スピン注入書込み方式のＭＴＪ（Magnetic Tunnel Junction）素子は、２枚の強磁性層とこれらに挟まれた非磁性バリア層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。２枚の強磁性層の磁化配列が平行状態（Ｐ（Parallel）状態）の場合に、ＭＴＪ素子は低抵抗状態となり、２枚の強磁性層の磁化配列が非平行状態（ＡＰ(Anti Parallel)状態）の場合に、ＭＴＪ素子は高抵抗状態となる。
【０００４】
Ｐ状態を書き込むときには、ＭＴＪ素子をＡＰ状態からＰ状態へ反転させるために必要な電流を流さなくてはならない。また、ＡＰ状態を書き込むときは、ＭＴＪをＰ状態からＡＰ状態へ反転させるのに必要な電流を流さなくてはならない。
【０００５】
通常、ＭＴＪ素子およびセルトランジスタ等は抵抗分布（ばらつき）を有するため、ＭＴＪ素子およびセルトランジスタの抵抗および寄生抵抗の総和が最も高い場合であってもデータの書込みを確実に行うことができるように充分な書込み電流をＭＴＪ素子に流す必要がある。
【０００６】
しかし、そのように充分な書込み電流を流すようにＭＴＪ素子およびセルトランジスタ等を設計すると、逆に、ＭＴＪ素子の抵抗、セルトランジスタの抵抗、寄生抵抗等が最も低い場合には、電流が大き過ぎ、ＭＴＪ素子のバリア層が破壊されてしまうおそれがある。この場合、ＭＴＪ素子のバリア層に過大な電流が流れ、バリア層が破壊されるおそれがある。これは、ＭＴＪ素子の信頼性を低下させるという問題に繋がる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２９４０１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
過大な電流がＭＴＪ素子に流れることを抑制し、信頼性の高い半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本実施形態による半導体記憶装置は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子を備える。セルトランジスタは、磁気トンネル接合素子に対応して設けられ、該対応する磁気トンネル接合素子に電流を流すときに導通状態となる。電流制限部は、データ書込み時にセルトランジスタおよび磁気トンネル接合素子に流れる電流を制限する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に従ったＭＡＲＭの構成を示すブロック図。
【図２】メモリセルＭＣの構成を示す断面図。
【図３】メモリセルＭＣの書込み動作を示す説明図。
【図４】データ書込み動作時の選択メモリセルＭＣおよびそれに接続される電流経路の等価回路図。
【図５】電流制限回路２４の具体例としてのカレントミラー回路の回路図。
【図６】電流制限回路２４の他の具体例としてのカレントミラー回路の回路図。
【図７】第２の実施形態によるＭＲＡＭにおけるデータ書込み動作時の選択メモリセルＭＣおよびそれに接続される電流経路の等価回路図。
【図８】第３の実施形態に従ったＭＲＡＭにおけるデータ書込み動作時の選択メモリセルＭＣおよびそれに接続される電流経路の等価回路図。
【図９】第４の実施形態に従ったＭＲＡＭにおけるデータ書込み動作時の選択メモリセルＭＣおよびそれに接続される電流経路の等価回路図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
（第１の実施形態）
図１は、第１の実施形態に従ったＭＡＲＭの構成を示すブロック図である。メモリセルアレイ１１内には、複数のメモリセルＭＣがマトリクス状に二次元配置されている。各メモリセルＭＣは、ＭＴＪ素子およびセルトランジスタを含む。ＭＴＪ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタは、ＭＴＪ素子に対応して設けられ、該対応するＭＴＪ素子に電流を流すときに導通状態となるように構成されている。
【００１３】
複数のワード線ＷＬはロウ方向に、複数のビット線ＢＬはカラム方向にそれぞれ互いに交差するように配線されている。隣接する２つのビット線ＢＬは対を成しており、メモリセルＭＣは、ワード線ＷＬとビット線対（例えば、第１のビット線ＢＬ１、第２のビット線ＢＬ２）との交点に対応して設けられている。各メモリセルＭＣのＭＴＪ素子およびセルトランジスタは、ビット線対の間（例えば、ＢＬ１とＢＬ２との間）に直列に接続されている。また、セルトランジスタＣＴのゲートはワード線ＷＬに接続されている。
【００１４】
メモリセルアレイ１１のビット線方向の両側には、センスアンプ１２およびライトドライバ２２が配置されている。センスアンプ１２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ２２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書き込む。
【００１５】
メモリセルアレイ１１のワード線方向の両側には、ロウデコーダ１３およびワード線ドライバ２１がそれぞれ配置されている。ワード線ドライバ２１は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線ＷＬに電圧を印加するように構成されている。
【００１６】
センスアンプ１２またはライトドライバ２２と外部入出力端子Ｉ／Ｏとの間のデータの授受は、データバス１４及びＩ／Ｏバッファ１５を介して行われる。
【００１７】
コントローラ１６には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。コントローラ１６は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣｏｍとを識別する。そして、コントローラ１６は、アドレスＡｄｄを、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に転送する。また、コントローラ１６は、コマンドＣｏｍをデコードする。センスアンプ１２は、カラムデコーダ１８によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ２１は、ロウデコーダ１３によってデコードされたロウアドレスに従って、選択ワード線ＷＬに電圧を印加することができるように構成されている。
【００１８】
コントローラ１６は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路１９は、各動作に必要な内部電圧（例えば、電源電圧より昇圧された電圧）を発生するために設けられている。この内部電圧発生回路１９も、コントローラ１６により制御され、昇圧動作を行い必要な電圧を発生する。
【００１９】
ライトドライバ２２は、電流制限部としての電流制限回路２４を含む。電流制限回路２４は、データ書込み時においてセルトランジスタおよびＭＴＪ素子に流れる電流を制限するように構成されている。電流制限回路２４は、例えば、図５（Ａ）から図６に示すようなカレントミラー回路で構成されている。
【００２０】
図２は、メモリセルＭＣの構成を示す断面図である。セルトランジスタＣＴは、半導体基板ＳＵＢ上に形成されている。セルトランジスタＣＴの第１の拡散層Ｄ１は、コンタクトプラグＣＢ２およびビアコンタクトＶ１を介してビット線ＢＬ２に接続されている。セルトランジスタＣＴの第２の拡散層Ｄ２は、コンタクトプラグＣＢ１を介してＭＴＪ素子の下端（下部電極）に接続されている。
【００２１】
ＭＴＪ素子上には、上部電極ＵＥが設けられている。上部電極ＵＥは、図２の紙面垂直方向（ロウ方向）に延伸しており、ロウ方向に隣接する２つのＭＴＪ素子の上端に接続されている。そして、上部電極ＵＥは、これら２つのＭＴＪ素子の上端をビット線ＢＬ１（図２では図示せず）に共通に接続する。尚、ビット線ＢＬ１は、ビット線ＢＬ２に対してロウ方向に隣接するビット線である。従って、ビット線ＢＬ１は、図２において図示されていない。
【００２２】
ワード線ＷＬは、ワード線としての機能、および、セルトランジスタＣＴのゲート電極ＣＧとしての機能を兼ね備える。しかし、セルトランジスタＣＴのゲート電極ＣＧを別途設け、ワード線ＷＬは、ゲート電極ＣＧとは別のレイヤに該ゲート電極ＣＧと電気的に接続するように形成されてもよい。
【００２３】
ビット線ＢＬ２は、ビアコンタクトＶ１、コンタクトプラグＣＢ２、セルトランジスタＣＴおよびコンタクトプラグＣＢ１を介してＭＴＪ素子の下端に電気的に接続されている。ビット線ＢＬ１は、上部電極ＵＥを介してＭＴＪ素子の上端に電気的に接続されている。即ち、ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬ１と第２のビット線ＢＬ２との間に直列に接続されている。
【００２４】
図３は、メモリセルＭＣの書込み動作を示す説明図である。ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐとこれらに挟まれた非磁性層（絶縁薄膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。
【００２５】
例えば、ＭＴＪ素子は、固定層（Ｐｉｎ層）Ｐ、トンネルバリア層Ｂ、記録層（Ｆｒｅｅ層）Ｆを順次積層して構成される。Ｐｉｎ層ＰおよびＦｒｅｅ層Ｆは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜（例えば、Ａｌ２Ｏ３，ＭｇＯ）からなる。Ｐｉｎ層Ｐは、磁化の向きが固定されている層であり、Ｆｒｅｅ層Ｆは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００２６】
書込み時に矢印Ａ１の向きに電界を印加すると、Ｐｉｎ層Ｐの磁化の向きに対してＦｒｅｅ層Ｆのそれがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに電界を印加すると、Ｐｉｎ層ＰとＦｒｅｅ層Ｆとのそれぞれの磁化の向きがパラレル状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電界の印加方向によって異なるデータを書き込むことができる。
【００２７】
図４は、データ書込み動作時の選択メモリセルＭＣおよびそれに接続される電流経路の等価回路図である。選択メモリセルＭＣは、メモリセルアレイＭＣＡの両側にあるライトドライバ２２ａと２２ｂとの間に接続されている。ライトドライバ２２ａは、ビット線ＢＬ１を介して選択メモリセルＭＣの一端に接続されており、ライトドライバ２２ｂは、ビット線ＢＬ２を介して選択メモリセルＭＣの他端に接続されている。ビット線ＢＬ１、ＢＬ２は、それぞれスイッチＳＷ１，ＳＷ２を介してライトドライバ２２ａ、２２ｂに接続されている。セルトランジスタＣＴは、コンタクトＣＢ１を介してＭＴＪ素子に接続されており、コンタクトＣＢ２を介してビット線ＢＬ２に接続されている。さらに、電流制限回路２４は、ライトドライバ２２ａとビット線ＢＬ１との間に設けられている。このように、ライトドライバ２２ａと２２ｂとの間において、電流制限回路２４、スイッチＳＷ１、ビット線ＢＬ１、ＭＴＪ素子、コンタクトＣＢ１、セルトランジスタＣＴ、コンタクトＣＢ２、ビット線ＢＬ２およびスイッチＳＷ２が直列に接続されている。
【００２８】
尚、図４において、スイッチＳＷ１，ＳＷ２は抵抗で示されているが、実際には、ＦＥＴ（Field Effect Transistor）等のスイッチング素子で構成されている。そして、データ書込み時には、選択メモリセルＭＣに接続されたビット線ＢＬ１、ＢＬ２をそれぞれライトドライバ２２ａ、２２ｂに接続するために、スイッチＳＷ１，ＳＷ２は導通状態となっている。また、選択メモリセルＭＣのセルトランジスタＣＴもワード線ＷＬの駆動によって導通状態となっている。従って、図４では、スイッチＳＷ１，ＳＷ２およびセルトランジスタＣＴを抵抗として図示している。
【００２９】
スイッチＳＷ１、ＳＷ２、ビット線ＢＬ１、ＢＬ２、コンタクトＣＢ１、ＣＢ２、セルトランジスタＣＴおよびＭＴＪ素子の抵抗値を、それぞれＲＳＷ１、ＲＳＷ２、ＲＢＬ１、ＲＢＬ２、ＲＣＢ１、ＲＣＢ２、ＲＣＴおよびＲＭＴＪとする。その他にも寄生抵抗（例えば、ビアＶ１の抵抗、上部電極ＵＥの抵抗）は存在するが、それらの寄生抵抗は非常に小さいので、ここではそれらを省略する。
【００３０】
図４では、ＭＴＪ素子のＦｒｅｅ層ＦがセルトランジスタＣＴ側に接続されており、Ｐｉｎ層Ｐが電源側（ライトドライバ２２ａ側）に接続されている。図４に示すＭＴＪ素子とセルトランジスタＣＴとの接続関係は、図３に示すそれらの接続関係と同じである。
【００３１】
電流がライトドライバ２２ａから電流制限回路２４を介してメモリセルＭＣＡへ流れる場合に、ＡＰ状態（データ“１”）がＭＴＪ素子に書き込まれる。このとき、ライトドライバ２２ａ側の電源電圧ＶＤＤＷＴは、例えば、１．２Ｖであり、ライトドライバ２２ｂ側の電源電圧ＶＤＤＷＢは、例えば、０Ｖである。
【００３２】
ＭＴＪ素子がＰ状態（低抵抗状態）であり、かつ、セルトランジスタＣＴの抵抗ＲＣＴおよびその他の寄生抵抗の和（ＲＣＴ＋ＲＳＷ１＋ＲＳＷ２＋ＲＢＬ１＋ＲＢＬ２＋ＲＣＢ１＋ＲＣＢ２）が低い方へばらついている場合、ライトドライバ２２ａと２２ｂとの間の全体の抵抗値が小さくなる。従って、書込み電流が大きくなる。
【００３３】
さらに、図３および図４のＡ１に示すようにＡＰ状態を書き込む場合、ＭＴＪ素子は、セルトランジスタＣＴのドレイン側あるいは高電圧側にある。この場合、セルトランジスタＣＴのソース電圧を上昇させないので、セルトランジスタＣＴのゲート−ソース間の電圧差が大きく維持される。このため、セルトランジスタＣＴの抵抗ＲＣＴが比較的低くなる。従って、図４に示すように、Ｆｒｅｅ層ＦがセルトランジスタＣＴ側に接続され、Ｐｉｎ層Ｐが電源側（高電圧源側）に接続されている場合、ＡＰ状態の書込み時に過大な電流がＭＴＪ素子に流れる可能性がある。
【００３４】
そこで、電流制限回路２４は、ＭＴＪ素子がセルトランジスタＣＴのドレイン側あるいは高電圧側にあるときに、電源ＶＤＤＷＴからＭＴＪ素子へ流れる電流を制限する。この場合、電流制限回路２４、ＭＴＪ素子、セルトランジスタＣＴは、電源ＶＤＤＷＴから電流制限回路２４、ＭＴＪ素子、セルトランジスタＣＴの順番に接続される。即ち、電流制限回路２４は、ＭＴＪ素子に関してセルトランジスタＣＴとは反対側に接続されていることになる。電流制限回路２４は、電流の上限値を有し、その上限値よりも大きな電流が電源ＶＤＤＷＴから流れようとした場合に、その電流を上限値に抑制するように構成される。
【００３５】
一方、図３および図４のＡ２に示すようにＰ状態（データ“０”）を書き込む場合、電流をライトドライバ２２ｂからセルトランジスタＣＴを介してメモリセルＭＣＡへ流す。このとき、ライトドライバ２２ｂ側の電源電圧ＶＤＤＷＢは、例えば、１．２Ｖであり、ライトドライバ２２ａ側の電源電圧ＶＤＤＷＴは、例えば、０Ｖである。
【００３６】
Ｐ状態を（データ“０”）を書き込む場合、ＭＴＪ素子は、セルトランジスタＣＴのソース側に接続される。この場合、ＭＴＪ素子に係る電圧ＶＭＴＪの分だけセルトランジスタＣＴのソース電圧が上昇する。このため、セルトランジスタＣＴのゲート−ソース間の電圧差が小さくなり、セルトランジスタＣＴの抵抗ＲＣＴは、ＡＰ状態の書込み時のそれと比べて高くなる。従って、図４に示すように、Ｆｒｅｅ層ＦがセルトランジスタＣＴ側に接続され、Ｐｉｎ層Ｐが電源側に接続されている場合、Ｐ状態の書込み時にＭＴＪ素子に流れる電流は、ＡＰ状態の書込み時にＭＴＪ素子に流れる電流と比べて小さい。従って、この場合には、電流制限回路２４は、ＭＴＪ素子に流れる電流を制限しない。
【００３７】
尚、寄生抵抗ＲＳＷ１、ＲＳＷ２、ＲＣＢ１、ＲＣＢ２等は、ＭＴＪ素子の抵抗ＲＭＴＪに比べて非常に小さい。そのため、ＭＴＪ素子がセルトランジスタＣＴのドレイン側またはソース側のいずれに位置するかによって、セルトランジスタＣＴの導通状態（抵抗値）が比較的大きく変わる。
【００３８】
以上から、電流制限回路２４は、ＭＴＪ素子がＰ状態（低抵抗状態）であり、かつ、ＡＰ状態を書き込む場合に、セルトランジスタＣＴのドレイン側あるいはＭＴＪ素子の高電圧側に接続されることが好ましい。
【００３９】
例えば、図５（Ａ）および図５（Ｂ）は、電流制限回路２４の具体例としてのカレントミラー回路の回路図である。電流制限回路２４は、図５（Ａ）または図５（Ｂ）のいずれかに示すカレントミラー回路で構成することができる。この場合、電流制限回路２４は、セルトランジスタＣＴのドレイン側、あるいは、ＭＴＪ素子よりも上流側（高電圧側）に接続されている必要がある。カレントミラー回路は、リファレンス回路に流れる電流と同じ大きさの電流をターゲット回路に流すために、ターゲット側に接続されたトランジスタのゲートに印加される電圧を調節するように構成されているからである。即ち、カレントミラー回路は、ターゲット回路の電流を電圧で制御しているからである。尚、ターゲット回路は、選択メモリセルＭＣが接続された図３に示す回路に該当する。
【００４０】
図５（Ａ）に示すカレントミラー回路は、Ｐ型トランジスタＰ１、Ｐ２と、抵抗Ｒ１とを備える。トランジスタＰ１および抵抗Ｒ１は、電源Ｖｄｄとリファレンス回路Ｃｒｅｆとの間に直列に接続されている。トランジスタＰ２は、電源Ｖｄｄとターゲット回路Ｃｔｒｇとの間に接続されている。トランジスタＰ１、Ｐ２のゲートは共通に接続されており、トランジスタＰ１と抵抗Ｒ１との間の接続ノードＮ１に接続されている。従って、トランジスタＰ１およびＰ２の電流駆動能力が同じであるとすると、リファレンス回路Ｃｒｅｆに流れる電流と同じ大きさの電流がターゲット回路Ｃｔｒｇに流れる。トランジスタＰ１、Ｐ２の導通状態（抵抗値）は、ノードＮ１の電圧に依存する。従って、抵抗Ｒ１の抵抗値を所定値に調節することによって、リファレンス回路Ｃｒｅｆおよびターゲット回路Ｃｔｒｇに流れる電流を調節することができる。抵抗Ｒ１の抵抗値の設定は、ＭＲＡＭのテスト工程において実測値あるいは統計値に基づいて設定される。
【００４１】
図５（Ｂ）に示すカレントミラー回路は、低電圧カスコードカレントミラー回路である。このカレントミラー回路は、Ｐ型トランジスタＰ１０〜Ｐ５０と、抵抗Ｒ１０、Ｒ２０とを備える。トランジスタＰ２０、Ｐ４０は、電源Ｖｄｄとターゲット回路Ｃｔｒｇとの間に直列に接続されている。トランジスタＰ１０、Ｐ３０は、電源Ｖｄｄとリファレンス回路Ｃｒｅｆ１との間に直列に接続されている。トランジスタＰ５０は、電源Ｖｄｄとリファレンス回路Ｃｒｅｆ２との間に接続されている。低電圧カスコードカレントミラー回路は、トランジスタＰ１０〜Ｐ５０等の特性がばらついても電流を良好に制御することができる。
【００４２】
トランジスタＰ１０、Ｐ２０のゲートは、ターゲット回路Ｃｔｒｇ（トランジスタＰ４０のソース）に共通に接続されている。また、トランジスタＰ３０〜Ｐ５０のゲートは、リファレンス回路Ｃｒｅｆ２のノードＮ２（トランジスタＰ５０のソース）に共通に接続されている。ノードＮ２は、トランジスタＰ５０と抵抗Ｒ２０との間の接続ノードである。
【００４３】
トランジスタＰ３０、Ｐ４０およびＰ５０の電流駆動能力が同じであるとすると、リファレンス回路Ｃｒｅｆ２に流れる電流と同じ大きさの電流がリファレンス回路Ｃｒｅｆ１およびターゲット回路Ｃｔｒｇに流れようとする。トランジスタＰ１０およびＰ２０の電流駆動能力が同じであるとすると、ターゲット回路Ｃｔｒｇに流れる電流と同じ大きさの電流がリファレンス回路Ｃｒｅｆ１に流れようとする。その結果、リファレンス回路Ｃｒｅｆ２に流れる電流とほぼ等しい電流がターゲット回路Ｃｔｒｇに流れる。
【００４４】
トランジスタＰ３０、Ｐ４０、Ｐ５０の導通状態（抵抗値）は、ノードＮ２の電圧に依存する。従って、抵抗Ｒ２０の抵抗値を所定値に調節することによって、リファレンス回路Ｃｒｅｆおよびターゲット回路Ｃｔｒｇ２に流れる電流を調節することができる。抵抗Ｒ２０の抵抗値の設定は、ＭＲＡＭのテスト工程において実測値あるいは統計値に基づいて設定される。
【００４５】
図６は、電流制限回路２４の他の具体例としてのカレントミラー回路の回路図である。このカレントミラー回路は、Ｐ型トランジスタＰ１１、Ｐ１２と、抵抗Ｒ１１とを備えている。トランジスタＰ１２は、電源Ｖｄｄとターゲット回路Ｃｔｒｇとの間に接続されている。トランジスタＰ１１および抵抗Ｒ１１は、電源Ｖｄｄとリファレンス側回路Ｃｆｅｒとの間に直列に接続されている。
【００４６】
トランジスタＰ１１およびＰ１２のゲート（ノードＮ３）は、ターゲット回路Ｃｔｒｇ（トランジスタＰ１２のソース）に共通に接続されている。トランジスタＰ１１と抵抗Ｒ３との間のノードＮ４は、スイッチング素子ＳＷ１またはＳＷ１のゲートに接続される。
【００４７】
これにより、リファレンス回路Ｃｒｅｆおよびターゲット回路Ｃｔｒｇには等しい電流が流れる。そして、ノードＮ４の電圧によってスイッチング素子ＳＷ１またはＳＷ２の導通状態が制御される。即ち、図６に示すカレントミラー回路は、ターゲット側回路Ｃｔｒｇに流れる電流をノードＮ４においてモニターし、このノードＮ４の電圧に基づいてスイッチング素子ＳＷ１またはＳＷ２の導通状態（抵抗値）を制御するように構成されている。尚、ノードＮ４の電圧は、抵抗Ｒ１１の両端に掛かる電圧である。
【００４８】
抵抗Ｒ１１の抵抗値を所定値に調節することによって、スイッチング素子ＳＷ１またはＳＷ２の導通状態（抵抗値）を制御することができる。抵抗Ｒ１１の抵抗値の設定は、ＭＲＡＭのテスト工程において実測値あるいは統計値に基づいて設定される。これにより、リファレンス回路Ｃｒｅｆおよびターゲット回路Ｃｔｒｇに流れる電流を調節することができる。このような図６に示すカレントミラー回路を電流制限回路２４として用いてもよい。
【００４９】
図５（Ａ）から図６に示すカレントミラー回路は、電流が少ない場合にはそのまま電流を流すが、電流が所定の上限値を超えようとするとほぼ一定の電流に維持される。即ち、カレントミラー回路は、電流を大きくしようとしても、上限値以上は流れないように機能する。
【００５０】
以上から１．ＭＴＪ素子がＰ状態（低抵抗状態）であり、２．セルトランジスタＣＴの抵抗ＲＣＴおよびその他の寄生抵抗の和が低い方へばらついており、かつ、３．ＭＴＪ素子がセルトランジスタＣＴのドレイン側に接続されている場合にＭＴＪ素子に大きな電流が流れることが分かる。上記１および３の条件を本実施形態に当てはめると、Ｐ状態のＭＴＪ素子にＡＰ状態（データ“１”）を書き込む場合に大電流が流れ易いことになる。これは、もともとＰ状態のＭＴＪ素子にＡＰ状態を書き込むときに、ＭＴＪ素子がＰ状態からＡＰ状態へ反転するまでの間に大電流が流れ易いことを意味する。
【００５１】
これに対し、本実施形態によれば、電流制限回路２４が、ＭＴＪ素子と高電圧電源ＶＤＤＷＴとの間に介在し、ＭＴＪ素子に流れる電流を制限する。これにより、本実施形態によるＭＲＡＭは、過大な電流がＭＴＪ素子に流れることを抑制し、ＴＤＤＢ（Time Dependent Dielectric Breakdown）破壊等を抑制することができる。これは、信頼性の向上に繋がる。
【００５２】
尚、一般に、ＭＴＪ素子において、Ｐ状態からＡＰ状態への書込みは、ＡＰ状態からＰ状態への書込みよりも大きな電流を必要とする。電流制限回路２４が流す電流の上限値は、このＰ状態からＡＰ状態への書込みに必要な電流に基づいて決定すればよい。例えば、Ｐ状態からＡＰ状態への書込みに約１００μＡの電流が必要な場合、電流制限回路２４が流す電流の上限値は、１００μＡに設定される。上限値は、実験的あるいは統計的に決定される。例えば、１０年間使用してもＴＤＤＢ破壊が生じなかった最大電流値を上限値とすればよい。これにより、本実施形態は、ＭＴＪ素子の信頼性を維持しつつ、Ｐ状態からＡＰ状態への書込みに支障を与えない。
【００５３】
（第２の実施形態）
図７は、第２の実施形態によるＭＲＡＭにおけるデータ書込み動作時の選択メモリセルＭＣおよびそれに接続される電流経路の等価回路図である。第２の実施形態は、ＭＴＪ素子の接続の向きが第１の実施形態のＭＴＪ素子のそれと逆である。即ち、第２の実施形態では、Ｐｉｎ層ＰがセルトランジスタＣＴ側に接続されており、Ｆｒｅｅ層Ｆが電源側（ライトドライバ２２ａ側）に接続されている。第２の実施形態のその他の構成は、第１の実施形態における対応する構成と同じでよい。
【００５４】
第２の実施形態では、電流がライトドライバ２２ａから電流制限回路２４を介してメモリセルＭＣＡへ流れる場合（矢印Ａ１）に、Ｐ状態（データ“０”）がＭＴＪ素子に書き込まれる。このとき、ライトドライバ２２ａ側の電源電圧ＶＤＤＷＴは、例えば、１．２Ｖであり、ライトドライバ２２ｂ側の電源電圧ＶＤＤＷＢは、例えば、０Ｖである。これにより、ＭＴＪ素子がセルトランジスタＣＴのドレイン側に接続された構成となる。
【００５５】
一方、電流がライトドライバ２２ｂからセルトランジスタＣＴを介してメモリセルＭＣＡへ流れる場合（矢印Ａ２）に、ＡＰ状態（データ“１”）がＭＴＪ素子に書き込まれる。このとき、ライトドライバ２２ａ側の電源電圧ＶＤＤＷＴは、例えば、０Ｖであり、ライトドライバ２２ｂ側の電源電圧ＶＤＤＷＢは、例えば、１．２Ｖである。これにより、ＭＴＪ素子はセルトランジスタＣＴのソース側に接続される。
【００５６】
第１の実施形態において説明したように、ＭＴＪ素子がセルトランジスタＣＴのドレイン側に接続されているときに大きな電流がＭＴＪ素子に流れ易い。従って、Ｐ状態（データ“０”）がＭＴＪ素子に書き込まれる場合（矢印Ａ１の向きに電流が流れる場合）に、電流制限回路２４は、セルトランジスタＣＴのドレイン側あるいはＭＴＪ素子よりも上流側（高電圧側）に設けられる。この場合も、電源ＶＤＤＷＴから電流制限回路２４、ＭＴＪ素子、セルトランジスタＣＴの順番に接続される。即ち、電流制限回路２４は、ＭＴＪ素子に関してセルトランジスタＣＴとは反対側に接続されていることになる。
【００５７】
上記１および３の条件を本実施形態に当てはめると、Ｐ状態のＭＴＪ素子にＰ状態（データ“０”）を書き込む場合に大電流が流れ易いことになる。これは、もともとＰ状態のＭＴＪ素子にＰ状態を書き込む動作を行う場合に、大電流が流れ易いことを意味する。さらに、これは、もともとＡＰ状態のＭＴＪ素子にＰ状態を書き込む場合に、ＭＴＪ素子がＡＰ状態からＰ状態へ反転した後に大電流が流れ易いことも意味する。
【００５８】
これに対し、本実施形態によれば、電流制限回路２４が、ＭＴＪ素子と高電圧電源ＶＤＤＷＴとの間に介在し、ＭＴＪ素子に流れる電流を制限する。これにより、本実施形態によるＭＲＡＭは、過大な電流がＭＴＪ素子に流れることを抑制し、信頼性を向上させることができる。
【００５９】
尚、上述の通り、ＭＴＪ素子において、ＡＰ状態からＰ状態への書込みは、Ｐ状態からＡＰ状態への書込みよりも少ない電流で足りる。電流制限回路２４が流す電流の上限値は、このＡＰ状態からＰ状態への書込みに必要な電流に基づいて決定すればよい。例えば、ＡＰ状態からＰ状態への書込みに約５０μＡの電流が必要な場合、電流制限回路２４が流す電流の上限値は、５０μＡに設定される。上限値は、実験的あるいは統計的に決定される。例えば、１０年間使用してもＴＤＤＢ破壊が生じなかった最大電流値を上限値とすればよい。これにより、本実施形態は、ＭＴＪ素子の信頼性を維持しつつ、ＡＰ状態からＰ状態への書込みに支障を与えない。
【００６０】
（第３の実施形態）
図８は、第３の実施形態に従ったＭＲＡＭにおけるデータ書込み動作時の選択メモリセルＭＣおよびそれに接続される電流経路の等価回路図である。第３の実施形態は、電源ＶＤＤＷＴおよび電流制限回路２４に代えて、定電流源２５を備えている。第３の実施形態のその他の構成は、第１の実施形態における対応する構成と同様でよい。定電流源２５は、Ｐ状態のＭＴＪ素子をＡＰ状態に反転させるために必要な電流を流すように構成されている。例えば、定電流源２５は、第１の実施形態における上限値の電流を流すように構成されている。
【００６１】
このように、定電流源２５を用いた第３の実施形態も、ＡＰ状態の書込み時に矢印Ａ１方向に流れる電流を制限することができるので、第１の実施形態と同様の効果を得ることができる。
【００６２】
（第４の実施形態）
図９は、第４の実施形態に従ったＭＲＡＭにおけるデータ書込み動作時の選択メモリセルＭＣおよびそれに接続される電流経路の等価回路図である。第４の実施形態は、電源ＶＤＤＷＴおよび電流制限回路２４に代えて、定電流源２５を備えている。第４の実施形態のその他の構成は、第２の実施形態における対応する構成と同様でよい。定電流源２５は、ＡＰ状態のＭＴＪ素子をＰ状態に反転させるために必要な電流を流すように構成されている。例えば、定電流源２５は、第２の実施形態における上限値の電流を流すように構成されている。
【００６３】
このように、定電流源２５を用いた第４の実施形態も、Ｐ状態の書込み時に矢印Ａ１方向に流れる電流を制限することができるので、第２の実施形態と同様の効果を得ることができる。
【符号の説明】
【００６４】
ＭＣ・・・メモリセル、ＭＴＪ・・・ＭＴＪ素子、ＲＭＴＪ・・・ＭＴＪ素子の抵抗、ＣＴ・・・セルトランジスタ、ＲＣＴ・・・セルトランジスタの抵抗、ＢＬ１、ＢＬ２・・・ビット線、ＲＢＬ１、ＲＢＬ２・・・ビット線の抵抗、ＣＢ１、ＣＢ２・・・コンタクトプラグ、ＲＣＢ１、ＲＣＢ２・・・コンタクトプラグの抵抗、ＳＷ１、ＳＷ２・・・スイッチング素子、ＲＳＷ１、ＲＳＷ２・・・スイッチング素子の抵抗、ＷＬ・・・ワード線、２４・・・電流制限回路、２５・・・定電流源
【図１】
2012203939.tif 000003
【図２】
2012203939.tif 000004
【図３】
2012203939.tif 000005
【図４】
2012203939.tif 000006
【図５】
2012203939.tif 000007
【図６】
2012203939.tif 000008
【図７】
2012203939.tif 000009
【図８】
2012203939.tif 000010
【図９】
2012203939.tif 000011