(57)【要約】【課題】  共通電極と２つのドレイン領域との電気的な接続が不十分になることを抑制する。【解決手段】本発明の相補型の半導体装置（１００）は、第１導電型のトランジスタと第１導電型とは異なる第２導電型のトランジスタとを備える。半導体層（４１０）の主面の法線方向から半導体層（４１０）を見たときに、第１導電型のトランジスタの第１ドレイン領域（２３０）は、第２ドレイン領域（３３０）側に凸部（２３２）を有し、第２導電型のトランジスタの第２ドレイン領域（３３０）は、第１ドレイン領域（２３０）側に凹部（３３２）を有している。共通電極（４００）は、前記第１ドレイン領域（２３０）の前記凸部（２３２）の少なくとも一部、および、前記第２ドレイン領域（３３０）の前記凹部（３３２）の少なくとも一部のそれぞれと重なるように配置されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型のトランジスタと前記第１導電型とは異なる第２導電型のトランジスタとを備える相補型の半導体装置であって、
前記第１導電型のトランジスタは、前記第１導電型の不純物が拡散された第１ソース領域および第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間に配置された第１チャネル領域と、前記第１ソース領域に電気的に接続された第１ソース電極と、前記第１チャネル領域に第１ゲート絶縁膜を介して電界を印加する第１ゲート電極と、前記第１ドレイン領域に電気的に接続された第１ドレイン電極とを有し、
前記第２導電型のトランジスタは、前記第２導電型の不純物が拡散された第２ソース領域および第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間に配置された第２チャネル領域と、前記第２ソース領域に電気的に接続された第２ソース電極と、前記第２チャネル領域に第２ゲート絶縁膜を介して電界を印加する第２ゲート電極と、前記第２ドレイン領域に電気的に接続された第２ドレイン電極とを有し、
前記第１導電型のトランジスタの前記第１ソース領域、第１ドレイン領域、第１チャネル領域、および、前記第２導電型のトランジスタの前記第２ソース領域、第２ドレイン領域、第２チャネル領域は同じ半導体層に形成されており、
前記第１ドレイン電極および前記第２ドレイン電極は、単一の共通電極として形成されており、
前記半導体層の主面の法線方向から前記半導体層を見たときに、前記第１ドレイン領域は、前記第２ドレイン領域側に凸部を有し、前記第２ドレイン領域は、前記第１ドレイン領域側に凹部を有しており、
前記共通電極は、前記第１ドレイン領域の前記凸部の少なくとも一部、および、前記第２ドレイン領域の前記凹部の少なくとも一部のそれぞれと重なるように配置されている、半導体装置。
【請求項２】
前記第１ドレイン領域の前記凸部の少なくとも一部は、前記第２ドレイン領域の前記凹部内に配置されている、請求項１に記載の半導体装置。
【請求項３】
前記第１ドレイン領域の前記凸部は、前記第２ドレイン領域の前記凹部と嵌まりあうように形成されている、請求項１または２に記載の半導体装置。
【請求項４】
前記半導体層は、前記第１ドレイン領域と前記第２ドレイン領域との間に、前記第１導電型の不純物および前記第２導電型の不純物が注入された混合領域を有している、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記半導体層には、結晶化を促進するための触媒元素が導入されており、
前記混合領域内に存在する前記触媒元素の濃度は、前記半導体層のうち前記混合領域以外の領域内に存在する前記触媒元素の濃度よりも高い、請求項４に記載の半導体装置。
【請求項６】
前記半導体装置は、前記第１、第２ゲート電極によって印加された電界に対する前記半導体層の電界効果を利用する電界効果型半導体装置である、請求項１から５のいずれかに記載の半導体装置。
【請求項７】
請求項１から６のいずれかに記載の半導体装置を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、相補型の半導体装置に関する。
【背景技術】
【０００２】
Ｎチャネル型ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）およびＰチャネル型ＴＦＴを相補型に構成したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の回路は、定常状態で回路に電流がほとんど流れないため消費電力を抑えることができ、今日、さまざまな装置において用いられている（例えば、特許文献１参照）。
【０００３】
図１０は、特許文献１に開示されているＣＭＯＳ６００を模式的に示した断面図である。
【０００４】
ＣＭＯＳ６００は、絶縁性基板９２５上に形成されたＮチャネル型ＴＦＴ７００およびＰチャネル型ＴＦＴ８００を備えており、Ｎチャネル型ＴＦＴ７００は、ソース領域７１０、チャネル領域７２０、ドレイン領域７３０、ソース電極７４０、ゲート電極７５０およびドレイン電極７６０を有している。また、Ｐチャネル型ＴＦＴ８００は、ソース領域８１０、チャネル領域８２０、ドレイン領域８３０、ソース電極８４０、ゲート電極８５０およびドレイン電極８６０を有している。
【０００５】
ソース電極７４０、８４０は、それぞれ、ソース領域７１０、８１０に電気的に接続されており、また、ゲート電極７５０、８５０は、それぞれ、ゲート絶縁膜７７０、８７０を介してチャネル領域７２０、８２０に電界を印加する。
【０００６】
このＣＭＯＳ６００では、ドレイン電極７６０、８６０は単一の共通電極として形成されている。この共通電極は、ドレイン領域７３０、８３０に電気的に接続されており、Ｎチャネル型ＴＦＴ７００およびＰチャネル型ＴＦＴ８００に共通の出力電極になっている。以下の説明において、ドレイン電極７６０、８６０として形成された単一の電極を共通電極９００とも称する。
【０００７】
Ｎチャネル型ＴＦＴ７００のソース領域７１０、チャネル領域７２０およびドレイン領域７３０、ならびに、Ｐチャネル型ＴＦＴ８００のソース領域８１０、チャネル領域８２０、ドレイン領域８３０は、いずれも半導体層９１０に形成されている。さらに、半導体層９１０には、Ｎ型不純物およびＰ型不純物の両方が注入された混合領域９１５が形成されている。
【０００８】
Ｎチャネル型ＴＦＴ７００のソース領域７１０およびドレイン領域７３０は以下のように形成される。まず、フォトリソグラフィによりマスクを半導体層９１０上に形成する。このマスクは、半導体層９１０上に形成されたフォトレジスト膜の所定の領域を露光、現像することによって形成されたものである。このマスクは、半導体層９１０のうちＰチャネル型ＴＦＴ８００の一部として用いられる領域を覆うものの、Ｎチャネル型ＴＦＴ７００の一部として用いられる領域を覆わない。ただし、チャネル領域７２０はゲート電極７５０によって覆われている。このマスクおよびゲート電極７５０を注入マスクとして利用し、半導体層９１０のうち注入マスクによって覆われていない領域にＮ型不純物を注入することにより、Ｎチャネル型ＴＦＴ７００のソース領域７１０およびドレイン領域７３０が形成される。
【０００９】
また、Ｐチャネル型ＴＦＴ８００のソース領域８１０およびドレイン領域８３０は、別のマスクを用いて、ソース領域７１０およびドレイン領域７３０と同様に形成される。
【００１０】
なお、Ｎチャネル型ＴＦＴ７００のドレイン領域７３０とＰチャネル型ＴＦＴ８００のドレイン領域８３０との間には、Ｎ型不純物およびＰ型不純物の両方が注入された混合領域９１５が形成される。
【００１１】
また、ゲート絶縁膜７７０、８７０および層間絶縁膜には、フォトリソグラフィーおよびドライエッチングによってコンタクトホール９１１、９１２および９１３が形成され、ソース電極７４０、共通電極９００およびソース電極８４０は、それぞれ、コンタクトホール９１１、９１２および９１３を覆うように形成されている。
【００１２】
上述したように、ＣＭＯＳ６００では、共通電極９００は、Ｎチャネル型ＴＦＴ７００およびＰチャネル型ＴＦＴ８００の共通の出力電極になっており、これにより、各々のドレイン領域７３０、８３０に対応する電極を別個に設けなくてもよい。
【００１３】
また、ＣＭＯＳ６００では、ドレイン領域７３０とドレイン領域８３０とは互いに隣接して配置されており、これにより、Ｎチャネル型ＴＦＴ７００とＰチャネル型ＴＦＴ８００との間隔を狭くし、ＣＭＯＳ６００の微細化を図ることができる。
【特許文献１】特開平７−２７３３４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
特許文献１に開示されたＣＭＯＳ６００では、Ｎチャネル型ＴＦＴ７００のドレイン領域７３０およびＰチャネル型ＴＦＴ８００のドレイン領域８３０を形成するためのマスクのアライメントずれが生じ、ドレイン領域７３０とドレイン領域８３０とが互いに離れて形成される場合がある。また、コンタクトホール９１２を形成するためのフォトリソグラフィ工程においてマスクのアライメントずれが生じ、その結果、ドレイン領域７３０、８３０に対して共通電極９００がずれて形成される場合がある。これらの場合、共通電極９００とドレイン領域７３０、８３０との電気的な接続が不十分になることがある。
【００１５】
本発明は、上記課題を鑑みてなされたものであり、その目的は、マスクのアライメントずれが生じたときに共通電極と２つのドレイン領域との電気的な接続が不十分になることを抑制した半導体装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、第１導電型のトランジスタと前記第１導電型とは異なる第２導電型のトランジスタとを備える相補型の半導体装置であって、前記第１導電型のトランジスタは、前記第１導電型の不純物が拡散された第１ソース領域および第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間に配置された第１チャネル領域と、前記第１ソース領域に電気的に接続された第１ソース電極と、前記第１チャネル領域に第１ゲート絶縁膜を介して電界を印加する第１ゲート電極と、前記第１ドレイン領域に電気的に接続された第１ドレイン電極とを有し、前記第２導電型のトランジスタは、前記第２導電型の不純物が拡散された第２ソース領域および第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間に配置された第２チャネル領域と、前記第２ソース領域に電気的に接続された第２ソース電極と、前記第２チャネル領域に第２ゲート絶縁膜を介して電界を印加する第２ゲート電極と、前記第２ドレイン領域に電気的に接続された第２ドレイン電極とを有し、前記第１導電型のトランジスタの前記第１ソース領域、第１ドレイン領域、第１チャネル領域、および、前記第２導電型のトランジスタの前記第２ソース領域、第２ドレイン領域、第２チャネル領域は同じ半導体層に形成されており、前記第１ドレイン電極および前記第２ドレイン電極は、単一の共通電極として形成されており、前記半導体層の主面の法線方向から前記半導体層を見たときに、前記第１ドレイン領域は、前記第２ドレイン領域側に凸部を有し、前記第２ドレイン領域は、前記第１ドレイン領域側に凹部を有しており、前記共通電極は、前記第１ドレイン領域の前記凸部の少なくとも一部、および、前記第２ドレイン領域の前記凹部の少なくとも一部のそれぞれと重なるように配置されている。
【００１７】
ある実施形態において、前記第１ドレイン領域の前記凸部の少なくとも一部は、前記第２ドレイン領域の前記凹部内に配置されている。
【００１８】
ある実施形態において、前記第１ドレイン領域の前記凸部は、前記第２ドレイン領域の前記凹部と嵌まりあうように形成されている。
【００１９】
ある実施形態において、前記半導体層は、前記第１ドレイン領域と前記第２ドレイン領域との間に、前記第１導電型の不純物および前記第２導電型の不純物が注入された混合領域を有している。
【００２０】
ある実施形態において、前記半導体層には、結晶化を促進するための触媒元素が導入されており、前記混合領域内に存在する前記触媒元素の濃度は、前記半導体層のうち前記混合領域以外の領域内に存在する前記触媒元素の濃度よりも高い。
【００２１】
ある実施形態において、前記半導体装置は、前記第１、第２ゲート電極によって印加された電界に対する前記半導体層の電界効果を利用する電界効果型半導体装置である。
【００２２】
本発明の表示装置は、上記に記載の半導体装置を備えている。
【発明の効果】
【００２３】
本発明によれば、共通電極と２つのドレイン領域との電気的な接続が不十分になることを抑制した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２４】
（実施形態１）
以下、図面を参照して、本発明による相補型の半導体装置の第１の実施形態を説明する。本実施形態の半導体装置１００には複数のＣＭＯＳが設けられているが、ここでは、１つのＣＭＯＳ１５０について説明する。
【００２５】
まず、図１から図３を参照して本実施形態の半導体装置１００を説明する。
【００２６】
図１に示すように、ＣＭＯＳ１５０は、Ｎチャネル型ＴＦＴ２００と、Ｐチャネル型ＴＦＴ３００とを備えている。Ｎチャネル型ＴＦＴ２００およびＰチャネル型ＴＦＴ３００はいずれも絶縁性基板４２５上に形成されている。
【００２７】
Ｎチャネル型ＴＦＴ２００は、Ｎ型不純物が拡散された第１ソース領域２１０および第１ドレイン領域２３０と、第１ソース領域２１０と第１ドレイン領域２３０との間に配置された第１チャネル領域２２０と、第１ソース領域２１０に電気的に接続された第１ソース電極２４０と、第１チャネル領域２２０に第１ゲート絶縁膜２７０を介して電界を印加する第１ゲート電極２５０と、第１ドレイン領域２３０に電気的に接続された第１ドレイン電極２６０とを有している。
【００２８】
Ｎチャネル型ＴＦＴ２００の第１ゲート電極２５０およびＰチャネル型ＴＦＴ３００の第２ゲート電極３５０は、層間絶縁膜４２０によって覆われている。第１ゲート絶縁膜２７０、第２ゲート絶縁膜３７０および層間絶縁膜４２０にはコンタクトホール４１１、４１２および４１３が設けられている。第１ソース電極２４０、共通電極４００および第２ソース電極３４０は、それぞれ、コンタクトホール４１１、４１２および４１３を介して、第１ソース領域２１０、第１ドレイン領域２３０および第２ドレイン領域３３０、第２ソース領域３１０と電気的に接続されている。
【００２９】
Ｐチャネル型ＴＦＴ３００は、Ｐ型不純物が拡散された第２ソース領域３１０および第２ドレイン領域３３０と、第２ソース領域３１０と第２ドレイン領域３３０との間に配置された第２チャネル領域３２０と、第２ソース領域３１０に電気的に接続された第２ソース電極３４０と、第２チャネル領域３２０に第２ゲート絶縁膜３７０を介して電界を印加する第２ゲート電極３５０と、第２ドレイン領域３３０に電気的に接続された第２ドレイン電極３６０とを有している。
【００３０】
ＣＭＯＳ１５０では、第１ドレイン電極２６０および第２ドレイン電極３６０は単一の共通電極として形成されている。この共通電極は、第１ドレイン領域２３０および第２ドレイン領域３３０の両方に電気的に接続されており、Ｎチャネル型ＴＦＴ２００およびＰチャネル型ＴＦＴ３００に共通の出力電極になっている。以下の説明において、第１ドレイン電極２６０および第２ドレイン電極３６０として形成された単一の電極を共通電極４００とも称する。共通電極４００は、第１ドレイン領域２３０および第２ドレイン領域３３０と重なるように配置されている。
【００３１】
一般的な相補型の半導体装置では、Ｎチャネル型ＴＦＴの半導体層とＰチャネル型ＴＦＴの半導体層とは互いに分離されていることが多いが、半導体装置１００では、単一の半導体層４１０に、Ｎチャネル型ＴＦＴ２００およびＰチャネル型ＴＦＴ３００の半導体層が形成されている。具体的には、半導体層４１０には、Ｎチャネル型ＴＦＴ２００の第１ソース領域２１０、第１チャネル領域２２０、第１ドレイン領域２３０、および、Ｐチャネル型ＴＦＴ３００の第２ソース領域３１０、第２チャネル領域３２０、第２ドレイン領域３３０が形成されている。半導体膜４１０は、例えば、ケイ素、ゲルマニウム膜あるいはゲルマニウムとケイ素との混成膜（シリコン・ゲルマニウム膜）であり、半導体層４１０のうち、Ｎチャネル型ＴＦＴ２００の第１ソース領域２１０および第１ドレイン領域２３０にはＮ型を付与する周期表第５族Ｂに属する不純物（例えば、リン、ヒ素等：以下、Ｎ型不純物という）が注入されており、Ｐチャネル型ＴＦＴ３００の第２ソース領域３１０および第２ドレイン領域３３０にはＰ型を付与する周期表第３族Ｂに属する不純物（例えば、ボロン等：以下、Ｐ型不純物という）が注入されている。
【００３２】
Ｎチャネル型ＴＦＴ２００の第１ソース領域２１０および第１ドレイン領域２３０は以下のように形成される。
【００３３】
まず、フォトリソグラフィによりマスクを半導体層４１０上に形成する。このマスクは、半導体層４１０上に形成されたフォトレジスト膜の所定の領域を露光、現像することによって形成されたものである。このマスクは、半導体層４１０のうちＰチャネル型ＴＦＴ３００の一部として用いられる領域を覆うものの、Ｎチャネル型ＴＦＴ２００の一部として用いられる領域を覆わない。ただし、チャネル領域２２０は第１ゲート電極２５０によって覆われている。このマスクおよびゲート電極２５０を注入マスクとして利用し、半導体層４１０のうち注入マスクによって覆われていない領域にＮ型不純物を注入することにより、Ｎチャネル型ＴＦＴ２００の第１ソース領域２１０および第１ドレイン領域２３０が形成される。
【００３４】
また、Ｐチャネル型ＴＦＴ３００の第２ソース領域３１０および第２ドレイン領域３３０は、別のマスクを用いて、第１ソース領域２１０および第１ドレイン領域２３０と同様に形成される。
【００３５】
また、第１ゲート絶縁膜２７０、第２ゲート絶縁膜３７０および層間絶縁膜４２０にはフォトリソグラフィーおよびドライエッチングによってコンタクトホール４１１、４１２および４１３が形成されており、第１ソース電極２４０、共通電極４００および第２ソース電極３４０は、それぞれ、コンタクトホール４１１、４１２および４１３を覆うように形成されている。
【００３６】
なお、以下の説明において、Ｎチャネル型ＴＦＴ２００の第１ドレイン領域２３０を第１ドレイン領域２３０ｎと、Ｐチャネル型ＴＦＴ３００の第２ドレイン領域３３０を第２ドレイン領域３３０ｐと示すことがある。
【００３７】
なお、本実施形態の半導体装置１００の形成においても、上述したようなマスクのアライメントずれが生じることがあるが、図１には、アライメントずれが生じることなく形成されたＣＭＯＳ１５０を示している。図１に示されたＣＭＯＳ１５０では、第１ドレイン領域２３０ｎを形成するためにＮ型不純物が注入された領域と第２ドレイン領域３３０ｐを形成するためにＰ型不純物が注入された領域とは互いに重なっておらず、第１ドレイン領域２３０ｎと第２ドレイン領域３３０ｐとは互いに接している。
【００３８】
第１ドレイン領域２３０ｎと第２ドレイン領域３３０ｐとが接していると、第１ドレイン領域２３０ｎと第２ドレイン領域３３０ｐとの境界およびその近傍には電気的抵抗の高い空乏層が形成されるが、共通電極４００の下面は、半導体層４１０に形成された空乏層以外の第１ドレイン領域２３０ｎおよび第２ドレイン領域３３０ｐと重なるような形状およびサイズを有しており、それにより、共通電極４００と第１ドレイン領域２３０ｎおよび第２ドレイン領域３３０ｐとの電気的な接続を確保することができる。
【００３９】
次いで、図２および図３を参照して、ＣＭＯＳ１５０におけるＮチャネル型ＴＦＴ２００とＰチャネル型ＴＦＴ３００との境界近傍の構成を説明する。なお、図２では、第１ドレイン領域２３０ｎおよび第２ドレイン領域３３０ｐの形状を明瞭に示す目的で、共通電極４００の下面を破線で示している。
【００４０】
図２（Ａ）は、アライメントずれが生じることなく形成された第１ドレイン領域２３０ｎと第２ドレイン領域３３０ｐとの境界近傍の平面図を示し、図３は、この半導体装置１００における第１ドレイン領域２３０ｎと第２ドレイン領域３３０ｐとの境界近傍の断面図を示す。
【００４１】
図２（Ａ）に示すように、本実施形態の半導体装置１００では、半導体層４１０の主面の法線方向から半導体層４１０を見たときに、第１ドレイン領域２３０ｎは、第２ドレイン領域３３０ｐ側に凸部２３２ｎを有している。以下の説明において、第１ドレイン領域２３０ｎのうち凸部２３２ｎ以外の部分を本体部２３４ｎと称することがある。
【００４２】
また、半導体層４１０の主面の法線方向から半導体層４１０を見たときに、第２ドレイン領域３３０ｐは、第１ドレイン領域２３０ｎ側に凹部３３２ｐを有している。
【００４３】
第１ドレイン領域２３０ｎの凸部２３２ｎと第２ドレイン領域３３０ｐの凹部３３２ｐとは互いに対応する位置に形成されており、第１ドレイン領域２３０ｎの凸部２３２ｎは、第２ドレイン領域３３０ｐの凹部３３２ｐに向かって突出し、第１ドレイン領域２３０ｎの凸部２３２ｎは、第２ドレイン領域３３０ｐの凹部３３２ｐ内に配置されている。
【００４４】
なお、本明細書では、半導体装置１００の構成要素のサイズのうち、図２に示したＸ方向に平行なサイズを「長さ」と称し、Ｙ方向に平行なサイズを「幅」と称する。
【００４５】
ここでは、凸部２３２ｎの長さＬｎは凹部３３２ｐの長さＬｐとほぼ同じであり、凸部２３２ｎの幅Ｗｎは凹部３３２ｐの幅Ｗｐとほぼ同じであり、第１ドレイン領域２３０ｎの凸部２３２ｎは第２ドレイン領域３３０ｐの凹部３３２ｐと嵌まりあうように形成されている。
【００４６】
以下、ほぼ同じである凸部２３２ｎの長さＬｎおよび凹部３３２ｐの長さＬｐを総称して長さＬと称することがある。また、ほぼ同じである凸部２３２ｎの幅Ｗｎおよび凹部３３２ｐの幅Ｗｐを総称して幅Ｗと称することがある。共通電極４００の長さＬｃは長さＬよりも大きい。また、共通電極４００の幅Ｗｃは幅Ｗよりも大きい。例えば、凸部２３２ｎの長さＬｎおよび幅Ｗｎはそれぞれ２μｍであり、また、共通電極４００の長さＬｃおよび幅Ｗｃはそれぞれ４μｍである。
【００４７】
また、図２（Ａ）および図３に示すように、共通電極４００は、第１ドレイン領域２３０ｎの凸部２３２ｎおよび本体部２３４ｎ、ならびに、凹部３３２ｐを含む第２ドレイン領域３３０ｐと重なるように設けられている。
【００４８】
本実施形態の半導体装置１００では、第１ドレイン領域２３０ｎは、第２ドレイン領域３３０ｐの凹部３３２ｐに向かって突出した凸部２３２ｎを有しているので、たとえ、第１ドレイン領域２３０ｎおよび第２ドレイン領域３３０ｐを形成するためのマスクのアライメントずれが生じ、図２（Ｂ）に示すように、第１ドレイン領域２３０ｎが、凸部２３２ｎの突出した方向と平行な方向に第２ドレイン領域３３０ｐから距離Ｄ１だけ離れるように形成されたとしても、共通電極４００の長さＬｃが（Ｄ１−Ｌｎ）よりも大きければ、共通電極４００を、第１ドレイン領域２３０ｎの凸部２３２ｎの少なくとも一部および第２ドレイン領域３３０の凹部３３２ｐの少なくとも一部と重ねるように配置することができる。このように、共通電極４００が第１ドレイン領域２３０ｎの凸部２３２ｎの少なくとも一部および第２ドレイン領域３３０ｐの凹部３３２ｐの少なくとも一部とそれぞれ重なるように配置されていることにより、共通電極４００と第１ドレイン領域２３０ｎおよび第２ドレイン領域３３０ｐとの電気的な接続が不十分になることを抑制することができ、それにより、コンタクト抵抗の増大および消費電力の増加を防ぐことができる。
【００４９】
以下、図４を参照して、比較例の半導体装置を説明する。なお、図４でも、第１ドレイン領域１２３０ｎおよび第２ドレイン領域１３３０ｐの形状を明瞭に示す目的で、共通電極１４００の下面を破線で示している。
【００５０】
図４（Ａ）は、比較例の半導体装置においてマスクのアライメントずれが生じることなく形成された第１ドレイン領域１２３０ｎと第２ドレイン領域１３３０ｐとの境界近傍の平面図を示す。
【００５１】
比較例の半導体装置では、本実施形態の半導体装置１００と同様に、Ｎチャネル型ＴＦＴの第１ドレイン領域１２３０ｎは、Ｐチャネル型ＴＦＴの第２ドレイン領域１３３０ｐと隣接している。また、共通電極１４００は、第１ドレイン領域１２３０ｎおよび第２ドレイン領域１３３０ｐと重なるように設けられている。
【００５２】
しかしながら、比較例の半導体装置では、図４（Ａ）に示すように、半導体層１４１０の主面の法線方向から半導体層１４１０を見たときの第１ドレイン領域１２３０ｎと第２ドレイン領域１３３０ｐとは接しており、第１ドレイン領域１２３０ｎと第２ドレイン領域１３３０ｐとの境界は一直線の形状である。
【００５３】
比較例の半導体装置を形成する場合、マスクのアライメントずれにより、図４（Ｂ）に示すように、第１ドレイン領域１２３０ｎと第２ドレイン領域１３３０ｐとが互いに距離Ｄ１だけ離れて形成されると、共通電極１４００は、第１ドレイン領域１２３０ｎおよび第２ドレイン領域１３３０ｐの両方と重ならなくなってしまう。図４（Ｂ）に示す比較例の半導体装置では、共通電極１４００と第１ドレイン領域１２３０とは断線しており、共通電極１４００は、Ｎチャネル型ＴＦＴの出力電極として機能しない。あるいは、断線が生じない場合であっても、共通電極１４００と、第１ドレイン領域１２３０ｎおよび第２ドレイン領域１３３０ｐとの両方との電気的な接続が十分でないと、コンタクト抵抗が増大し、それにより、消費電力が増加することになる。
【００５４】
これに対して、図２および図３を参照して説明した本実施形態の半導体装置１００では、マスクのアライメントずれにより、たとえ、第１ドレイン領域２３０ｎと第２ドレイン領域３３０ｐとが互いに離れて形成されたとしても、共通電極４００は第１ドレイン領域２３０ｎの凸部２３２ｎおよび第２ドレイン領域３３０ｐの凹部３３２ｐと重なり、共通電極４００と第１ドレイン領域２３０ｎ、第２ドレイン領域３３０ｐとの重なり面積を確保することができ、それにより、断線ならびにコンタクト抵抗の増大および消費電力の増加を防ぐことができる。
【００５５】
なお、ここまで、Ｎチャネル型ＴＦＴの第１ドレイン領域とＰチャネル型ＴＦＴの第２ドレイン領域との距離が距離Ｄ１である場合について説明したが、Ｎチャネル型ＴＦＴの第１ドレイン領域とＰチャネル型ＴＦＴの第２ドレイン領域との距離が比較的短い場合でも、コンタクトホールを形成するフォトリソグラフィ工程におけるマスクのアライメントがずれることがあり、結果として、コンタクトホールに形成される共通電極がずれて形成されることがある。
【００５６】
以下、図２（Ｃ）および図４（Ｃ）を参照して、共通電極がずれて形成される場合の電気的な接続を説明する。なお、Ｎチャネル型ＴＦＴの第１ドレイン領域とＰチャネル型ＴＦＴの第２ドレイン領域とは距離Ｄ２だけ離れている。
【００５７】
図２（Ｃ）に示すように、マスクのアライメントずれが生じてコンタクトホール４１２（図１参照）がずれて形成されており、その結果、共通電極４００がずれて形成されている場合でも、本実施形態の半導体装置１００では、共通電極４００は、第１ドレイン領域２３０の凸部２３２ｎの少なくとも一部および第２ドレイン領域３３０の凹部３３２ｐの少なくとも一部と重なっており、共通電極４００と第１ドレイン領域２３０、第２ドレイン領域３３０との電気的な接続を確保することができ、断線ならびにコンタクト抵抗の増大および消費電力の増加を防ぐことができる。
【００５８】
それに対して、比較例の半導体装置では、図４（Ｃ）に示すように、マスクのアライメントずれが生じてコンタクトホールがずれて形成され、その結果、共通電極１４００がずれて形成されると、共通電極１４００は第１ドレイン領域１２３０とは重ならず、断線するか、またはコンタクト抵抗が増大し、それにより、消費電力が増加することになる。
【００５９】
以上のように、本実施形態の半導体装置１００では、マスクのアライメントずれが生じたときでも、共通電極４００を、第１ドレイン領域２３０の凸部２３２ｎの少なくとも一部および第２ドレイン領域３３０の凹部３３２ｐの少なくとも一部と重ねて配置することができ、それにより、断線ならびにコンタクト抵抗の増大および消費電力の増加を防ぐことができる。
【００６０】
以下、図５を参照して、本実施形態による半導体装置１００を製造する方法を説明する。
【００６１】
図５は、本実施形態の半導体装置の製造工程を説明するための図であり、図５（Ａ）〜（Ｊ）の順に工程が進行する。ただし、図５（Ｅ）は、図５（Ｄ）に示した断面図に対応する平面図を示しており、図５（Ｈ）は、図５（Ｇ）に示した断面図に対応する平面図を示している。
【００６２】
まず、図５（Ａ）に示すように、絶縁性基板４２５上に、少なくとも一部に結晶質半導体領域を含む結晶質半導体層４３０を形成する。例えば、絶縁性基板４２５として、ガラス基板４０１の表面に、窒化ケイ素膜からなる第１下地膜４０２と、酸化ケイ素膜からなる第２下地膜４０３を順次形成し、その後、第２下地膜４０３上に結晶質半導体層４３０を形成する。結晶質半導体層４３０の厚さは例えば５０ｎｍであり、結晶質半導体層４３０は、例えば、結晶質ケイ素層である。なお、以下の説明において、結晶質半導体層４３０のうち、最終的にＮチャネル型ＴＦＴ２００に用いられる部分を第１半導体層４３０ｎと、また、最終的にＰチャネル型ＴＦＴ３００に用いられる部分を第２半導体層４３０ｐと称することがある。
【００６３】
図５（Ｂ）に示すように、結晶質半導体層４３０を覆うように、例えば厚さ１００ｎｍの酸化ケイ素膜をゲート絶縁膜４０４として形成する。続いて、スパッタリング法によって高融点金属からなる第１導電膜４０５および第２導電膜４０６を形成する。本実施形態では、第１導電膜４０５として、厚さ３０ｎｍの窒化タンタル（ＴａＮ）膜を、第２導電膜４０６として、厚さ３６０ｎｍのタングステン（Ｗ）膜を用いる。
【００６４】
次いで、図５（Ｂ）に示すように、フォトレジストによってマスク４０７ｎ、４０７ｐを形成し、Ｎ、Ｐチャネル型ＴＦＴ２００、３００の第１、第２ゲート電極２５０、３５０を形成する。例えば、マスク４０７ｎ、４０７ｐを利用して、所定のエッチング条件で第１導電膜４０５および第２導電膜４０６をエッチングすることにより、図５（Ｃ）に示すように、ＴａＮ層４０５ｎ、４０５ｐおよびＷ層（ゲート電極上層）４０６ｎ、４０６ｐの積層構造を有する第１ゲート電極２５０、第２ゲート電極３５０が形成される。
【００６５】
次いで、マスク４０７ｎ、４０７ｐを除去した後、図５（Ｄ）および図５（Ｅ）に示すように、フォトリソグラフィによってマスク４４０を形成する。フォトリソグラフィにおいて用いられるフォトマスクは、形成されるマスク４４０が第１半導体層４３０ｎを覆うようにアライメントされている。なお、第２半導体層４３０ｐの上方にはマスク４４０は設けられていない。
【００６６】
マスク４４０は、また、図５（Ｅ）に示すように、第２ゲート電極３５０に向かって突出した凸部を有するように形成されている。なお、第２ゲート電極３５０の幅Ｗｇ2および長さＬｇ2はそれぞれ４μｍおよび３μｍであるのに対して、マスク４４０の凸部の幅Ｗｍ1および長さＬｍ1はともに２μｍである。
【００６７】
この状態で、マスク４４０および第２ゲート電極３５０を注入マスクとして利用して、イオンドーピング法によって第２半導体層４３０ｐにＰ型を付与する不純物（例えば、ホウ素）４４５を注入する。ドーピングガスとして、ジボラン（Ｂ2Ｈ6）を用い、加速電圧を６０ｋＶ〜９０ｋＶ、例えば８０ｋＶとし、ドーズ量は１×１０15〜１×１０16ｃｍ-2、例えば７×１０15ｃｍ-2とする。
【００６８】
このイオンドーピングにより、第２半導体層４３０ｐのうち、第２ゲート電極３５０と重ならない領域３１０、３３０に、ゲート絶縁膜４０４を貫通して、ホウ素４４５が注入され、第２ソース領域３１０および第２ドレイン領域３３０が形成される。第２ソース領域３１０および第２ドレイン領域３３０内のＰ型不純物（ホウ素）の濃度は、１×１０19〜３×１０21／ｃｍ3である。また、第２ゲート電極３５０下部のホウ素が注入されなかった領域は、第２チャネル領域３２０となる。
【００６９】
図５（Ｅ）に示すように凸部を有するマスク４４０を利用して、結晶質半導体層４３０にＰ型不純物を注入することにより、マスク４４０の凸部に沿って第２ドレイン領域３３０ｐの凹部３３２ｐが形成される。
【００７０】
続いて、図５（Ｆ）に示すように、マスク４４０を除去する。マスク４４０は、例えば、酸素ガスを用いて除去される。
【００７１】
次に、図５（Ｇ）および図５（Ｈ）に示すように、フォトリソグラフィによってマスク４５０を形成する。フォトリソグラフィにおいて用いられるフォトマスクは、形成されるマスク４５０が第２半導体層４３０ｐを覆うようにアライメントされている。なお、第１半導体層４３０ｎの上方にはマスク４５０は設けられていない。
【００７２】
図５（Ｈ）に示すように、マスク４５０には第１ゲート電極２５０と対向する部分に凹部が形成されている。マスク４５０の凹部は、Ｐ型不純物が注入された第２ドレイン領域３３０ｐの凹部３３２ｐの形状に合わせて凹部３３２ｐを覆うように形成されている。なお、第１ゲート電極２５０の幅Ｗｇ1および長さＬｇ1はそれぞれ４μｍおよび３μｍであるのに対して、マスク４５０の凹部の幅Ｗｍ2および長さＬｍ2はとも２μｍである。なお、マスク４５０の凹部の幅Ｗｍ2および長さＬｍ2は、それぞれ、マスク４４０の凸部の幅Ｗｍ1および長さＬｍ1とほぼ同じである。
【００７３】
その後、マスク４５０および第１ゲート電極２５０を注入マスクとして利用して、イオンドーピングによって第１半導体層４３０ｎにＮ型不純物（例えば、リン）４５５を注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を５０〜８０ｋＶ、例えば６５ｋＶ、ドーズ量を１×１０15〜２×１０16ｃｍ-2、例えば５×１０15ｃｍ-2とする。リン４５５は、第１半導体層４３０ｎに対してゲート絶縁膜４０４を越えてドーピングされる。
【００７４】
このイオンドーピングにより、第１半導体層４３０ｎのうち、第１ゲート電極２５０によって覆われていない領域２１０、２３０には、ゲート絶縁膜４０４を貫通して高濃度のリンが注入され、これにより、第１ソース領域２１０および第１ドレイン領域２３０が形成される。また、第１ゲート電極２５０下部のリンが注入されなかった領域は、第１チャネル領域２２０となる。
【００７５】
Ｎ型不純物の注入において、図５（Ｈ）に示すように凹部を有するマスク４５０を利用していることにより、マスク４５０の凹部に沿って第１ドレイン領域２３０ｎの凸部２３２ｎが形成される。
【００７６】
このようにして、Ｎ型不純物が注入された第１ソース領域２１０および第１ドレイン領域２３０と、これらの間に配置されたチャネル領域２２０と、Ｐ型不純物が注入された第２ソース領域３１０および第２ドレイン領域３３０と、これらの間に配置されたチャネル領域３２０とを有する半導体層４１０が形成される。
【００７７】
次いで、図５（Ｉ）に示すように、層間絶縁膜４２０を形成する。例えば、層間絶縁膜４２０は、厚さ２００ｎｍの窒化ケイ素膜４２２と、厚さ７００ｎｍの酸化ケイ素膜４２４とを積層した２層構造である。層間絶縁膜４２０を形成した後、３００〜５００℃で１時間程度の熱処理を行うことが好ましい。熱処理により、層間絶縁膜４２０、特に窒化ケイ素膜４２２から、半導体層４３０およびゲート絶縁膜４０４の界面に水素原子が供給され、水素原子によってＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）が終端化および不活性化される。
【００７８】
次いで、フォトリソグラフィおよびドライエッチングにより、ゲート絶縁膜４０４および層間絶縁膜４２０にコンタクトホール４１１、４１２および４１３を形成する。例えば、層間絶縁膜４２０上にレジスト膜を塗布し、フォトマスクをアライメントしてこのレジスト膜を選択的に露光し、次いで除去する。これによって、図５（Ｉ）に示すように、第１ソース電極２４０、共通電極４００および第２ソース電極３４０のための各コンタクトホール４１１、４１２および４１３に対応するマスク４２６が形成される。
【００７９】
次いで、図５（Ｊ）に示すように、マスク４２６を利用してドライエッチング処理を行い、ゲート絶縁膜４０４および層間絶縁膜４２０にコンタクトホール４１１、４１２および４１３を形成する。このドライエッチング処理では、エッチングガスとして、例えば、ＣＨＦ3が用いられる。コンタクトホール４１１、４１２および４１３の形成により、ゲート絶縁膜４０４から、第１ゲート絶縁膜２７０および第２ゲート絶縁膜３７０が形成される。
【００８０】
あるいは、層間絶縁膜４２０としてポジ型の感光性樹脂膜を形成し、コンタクトホール４１１、４１２および４１３に対応した透光部を有するフォトマスクをアライメントして感光性樹脂膜を均一に露光および現像することにより、コンタクトホール４１１、４１２および４１３を形成してもよい。露光量は、例えば、２００〜５００ｍＪ／ｃｍ2程度であり、照射時間は１０〜１５秒である。
【００８１】
次いで、図５（Ｊ）に示すように、コンタクトホール４１１、４１２および４１３を覆うように金属材料、例えば、窒化チタンとアルミニウムの二層膜を積層することによって第１ソース電極２４０、共通電極４００および第２ソース電極３４０を形成する。あるいは、これらの電極とともに電極に接続された配線を形成してもよい。なお、窒化チタン膜は、アルミニウムが半導体層４１０に拡散するのを防止する目的のバリア膜として設けられている。
【００８２】
最後に、３５０℃でアニールを１時間行い、図５（Ｊ）に示すように、Ｎチャネル型ＴＦＴ２００とＰチャネル型ＴＦＴ３００とが完成する。必要に応じて、第１、第２ゲート電極２５０、３５０上にもコンタクトホールを形成して、配線により必要な電極間が接続されてもよい。また、保護の目的で、それぞれのＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【００８３】
以上のようにして、Ｎチャネル型ＴＦＴ２００およびＰチャネル型ＴＦＴ３００を有するＣＭＯＳ１５０を製造することができる。
【００８４】
なお、上述した半導体装置１００では、Ｎ型不純物が拡散された第１ドレイン領域２３０ｎが凸部２３２ｎを有し、Ｐ型不純物が拡散された第２ドレイン領域３３０ｐが凹部３３２ｐを有していたが、本発明の半導体装置はこれに限定されない。Ｎ型不純物が拡散された第１ドレイン領域２３０ｎが凹部を有し、Ｐ型不純物が拡散された第２ドレイン領域３３０ｐが凸部を有してもよい。
【００８５】
また、図２（Ｂ）には、Ｎ型不純物を注入する領域がＰ型不純物を注入する領域に対して凸部２３２ｎが突出する方向にずれた場合を示したが、Ｎ型不純物を注入する領域がＰ型不純物を注入する領域に対して凸部２３２ｎが突出する方向と直交する方向にずれることもある。この場合、図６に示すように、Ｎ型不純物およびＰ型不純物の両方が注入された混合領域４１５が形成される。
【００８６】
混合領域４１５にはＮ型不純物およびＰ型不純物が混在しているので、混合領域４１５およびその近傍は電気的抵抗の高い領域であるが、共通電極４００の長さがこの領域の長さよりも大きければ、共通電極４００と第１ドレイン領域２３０ｎおよび第２ドレイン領域３３０ｐとの電気的な接続を確保することができる。
【００８７】
また、図２（Ｂ）および図２（Ｃ）には、第１ドレイン領域２３０ｎと第２ドレイン領域３３０ｐとが互いに離れている場合を示したが、マスクのアライメントずれにより、第１ドレイン領域２３０ｎと第２ドレイン領域３３０ｐとが互いに凸部２３２ｎが突出した方向と平行な方向に互いに近づくように形成されると、Ｎ型不純物およびＰ型不純物の両方が注入された混合領域が形成される。
【００８８】
なお、上述した説明では、マスクのアライメントずれが生じていない場合、混合領域は形成されなかったが、本発明の半導体装置はこれに限定されない。マスクのアライメントずれが生じていない場合に混合領域を形成してもよい。
【００８９】
また、上述した半導体装置１００では、第１ドレイン領域２３０ｎの凸部２３２ｎは、第２ドレイン領域３３０ｐの凹部３３２ｐと嵌まりあうように形成されていたが、本発明の半導体装置はこれに限定されない。第１ドレイン領域２３０ｎの凸部２３２ｎの長さおよび幅は、第２ドレイン領域３３０ｐの凹部３３２ｐの長さおよび幅よりも小さくてもよい。このような場合でも、第１ドレイン領域２３０ｎと第２ドレイン領域３３０ｐとが互いに離れるように第１ドレイン領域２３０ｎおよび第２ドレイン領域３３０ｐが形成されたとき、共通電極４００を第１ドレイン領域２３０ｎの凸部２３２ｎの少なくとも一部および第２ドレイン領域３３０ｐの凹部３３２ｐの少なくとも一部と重なるように配置することができ、それにより、共通電極４００と第１ドレイン領域２３０ｎおよび第２ドレイン領域３３０ｐとの電気的な接続をより確実にすることができる。
【００９０】
また、上述した製造方法では、Ｐ型不純物を注入した後にＮ型不純物を注入したが、本発明はこれに限定されない。Ｎ型不純物を注入した後にＰ型不純物を注入してもよい。
【００９１】
なお、第１半導体層４３０ｎにおいて、第１ソース領域２１０と第１チャネル領域２２０との間、および／または、第１ドレイン領域２３０と第１チャネル領域２２０との間に低濃度のリンを注入して、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成してもよい。ＬＤＤ領域を形成することにより、第１チャネル領域２２０と第１ソース領域／ドレイン領域２１０、２３０との接合部における電界集中を緩和でき、ＴＦＴオフ動作時のリーク電流を低減できると共に、ホットキャリアによる劣化を抑えることができＴＦＴの信頼性を向上できる。
【００９２】
ＬＤＤ領域を形成するためには、例えば、第１ゲート電極２５０の下層４０５ｎよりも上層４０６ｎを多くエッチングして下層４０５ｎを上層４０６ｎよりも長くした状態で、第１半導体層４３０ｎにＮ型不純物を注入する。Ｎ型不純物の一部は下層４０５ｎを貫通して第１半導体層４３０ｎに注入され、これにより、第１チャネル領域２２０と第１ソース領域／ドレイン領域２１０、２３０との間に、ＬＤＤ領域を形成することができる。
【００９３】
（実施形態２）
以下、本発明による相補型の半導体装置の第２の実施形態を説明する。
【００９４】
本実施形態の半導体装置では、結晶化を促進する触媒元素を用いて非晶質半導体層を結晶化することによって結晶質半導体層を得る点、結晶質半導体層がＮ型不純物およびＰ型不純物の両方が注入された混合領域を有している点、および、混合領域を有する結晶質半導体層を加熱することより、触媒元素をゲッタリングする点を除いて図１を参照して説明した実施形態１の半導体装置と同じである。冗長を避けるために、ここでは、実施形態１の半導体装置について上述した説明と重複する説明を省略する。
【００９５】
以下、図７を参照して、本実施形態の半導体装置１００における第１ドレイン領域２３０ｎ、混合領域４１５、第２ドレイン領域３３０ｐの境界近傍の構成を説明する。
【００９６】
本実施形態の半導体装置１００では、半導体層４１０は、第１ドレイン領域２３０と第２ドレイン領域３３０との間に、Ｎ型不純物およびＰ型不純物の両方が注入された混合領域４１５を有している。混合領域４１５は、第１ドレイン領域２３０ｎの凸部２３２ｎを囲むように形成されている。
【００９７】
混合領域４１５およびその近傍は電気的抵抗の高い領域であるが、共通電極４００の長さはこの領域の長さよりも大きいので、共通電極４００と第１ドレイン領域２３０ｎおよび第２ドレイン領域３３０ｐとの電気的な接続を確保することができる。
【００９８】
本実施形態の半導体装置１００において、半導体層４１０は、少なくとも一部に高い電界効果移動度が実現された結晶質領域を含む結晶質半導体層である。この半導体層４１０は、非晶質半導体層を結晶化することによって得られる。例えば、非晶質半導体層には、結晶化を促進するための触媒元素が導入されており、この非晶質半導体層に加熱処理を行うことにより、結晶の配向性のそろった良好な半導体層４１０が得られる。
【００９９】
また、半導体層４１０内には触媒元素が存在しているが、混合領域４１５内の触媒元素の濃度は、半導体層４１０のうち混合領域４１５以外の領域内の触媒元素の濃度よりも高くなっている。このように混合領域４１５内の触媒元素の濃度が他の領域内の濃度よりも高いのは、半導体層４１０に導入された触媒元素が混合領域４１５にゲッタリングされたからである。
【０１００】
ここで、ゲッタリングについて説明する。
【０１０１】
触媒元素を用いて得られた結晶質半導体層をそのまま半導体層として用いて作製されたＴＦＴでは、オフ電流が突発的に増加してしまうことがある。このような突発的なオフ電流の増加を防ぐために、触媒元素をＴＦＴとして用いられる半導体層中から移動させて、その半導体層中の触媒元素濃度を低減させることが行われている。このように、半導体層あるいは半導体層のうちの所定の領域（チャネル領域や活性領域）から触媒元素を取り除くことは「ゲッタリング」と称される。
【０１０２】
ゲッタリングするためのメカニズムとしては、結晶質半導体層のうちのある領域の触媒元素に対する固溶度を他の領域よりも上げると、触媒元素がその所定の領域に移動するという作用（第１のゲッタリング作用）によるものと、結晶質半導体層の一領域に触媒元素をトラップするような欠陥あるいは局所的な偏析サイトが形成されると、その領域に触媒元素が移動してトラップされる作用（第２のゲッタリング作用）によるものとがある。
【０１０３】
本実施形態の半導体装置１００では、半導体層４１０の混合領域４１５には、Ｎ型不純物とＰ型不純物とが注入されている。
【０１０４】
Ｎ型不純物が注入された領域では、触媒元素に対する固溶度が上がり、前述の第１のゲッタリング作用が引き起こされる。ところが、混合領域４１５には、Ｎ型不純物に加えてＰ型不純物が注入されており、Ｎ型不純物のみの場合の第１のゲッタリング作用に加えて、欠陥や局所的歪を利用した第２のゲッタリング作用も引き起こされる。これにより、ゲッタリング能力は高められ、より大きなゲッタリング効果が得られる。
【０１０５】
以上のような理由から、半導体層４１０内の触媒元素は混合領域４１５にゲッタリングされており、混合領域４１５内の触媒元素の濃度は他の領域よりも高い。
【０１０６】
なお、混合領域４１５およびその近傍の電気的抵抗は比較的高いので、共通電極４００と第１ドレイン領域２３０および第２ドレイン領域３３０との電気的な接続を確実にするために、共通電極４００が、混合領域４１５だけでなく、第１ドレイン領域２３０および第２ドレイン領域３３０と重なるように配置することが必要である。
【０１０７】
以下、図８および図９を参照して、本実施形態の半導体装置を製造する方法を説明する。
【０１０８】
図８および図９は、本実施形態の半導体装置の製造工程を説明するための図であり、図８（Ａ）〜（Ｇ）、図９（Ａ）〜（Ｈ）の順に工程が進行する。ただし、図９（Ｂ）は、図９（Ａ）に示した断面図に対応する平面図を示しており、図９（Ｅ）は、図９（Ｄ）に示した断面図に対応する平面図を示している。
【０１０９】
まず、図８（Ａ）に示すように、非晶質半導体層４０８を形成する。非晶質半導体層４０８は、例えば、ガラス基板４０１の表面に、窒化ケイ素膜からなる第１下地膜４０２と、酸化ケイ素膜からなる第２下地膜４０３を順次形成した後に、形成される。非晶質半導体層４０８の厚さは例えば５０ｎｍである。なお、以下の説明では、非晶質半導体層４０８として、ａ−Ｓｉ（アモルファスシリコン）層を用いた場合を説明する。
【０１１０】
次いで、図８（Ｂ）に示すように、ａ−Ｓｉ層４０８の表面全体にわたって微量の触媒元素４６０を添加する。触媒元素４６０としては、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた一種または複数種の元素が用いられる。これらから選ばれた一種または複数種類の元素であれば、微量で結晶化を助長する効果を発揮する。なお、以下の説明では、触媒元素４６０として、ニッケルを用いた場合を説明する。
【０１１１】
続いて、図８（Ｃ）に示すように、第１の加熱処理を行い、ａ−Ｓｉ層４０８に添加されたニッケル４６０を触媒として、ａ−Ｓｉ層４０８を固相状態で結晶化し、結晶質ケイ素層４０８ａを得る。
【０１１２】
次いで、図８（Ｄ）に示すように、レーザー光４０９を照射することにより結晶質ケイ素層４０８ａの結晶性を向上させ、より高品質な結晶質ケイ素層４０８ｂを得る。
【０１１３】
その後、結晶質ケイ素層４０８ｂの不要な部分を除去して素子間分離を行う。素子間分離により、図８（Ｅ）に示すように、島状の結晶質ケイ素層４３０が形成される。結晶質ケイ素層４３０のうち、後にＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴの半導体層となる部分をそれぞれ第１半導体層４３０ｎおよび第２半導体層４３０ｐとも称する。また、結晶質ケイ素層４３０のうち、後に混合領域４１５となる領域を領域４１５とも称する。
【０１１４】
ここで、半導体層４３０の全面に、あるいは半導体層４３０ｎのみに、しきい値電圧を制御する目的で、低濃度のＰ型不純物元素（Ｂなど）を添加してもよい。
【０１１５】
次に、図８（Ｆ）に示すように、半導体層４３０を覆うように、例えば厚さ１００ｎｍの酸化ケイ素膜をゲート絶縁膜４０４として成膜する。続いて、スパッタリング法によって高融点メタルからなる第１導電膜４０５および第２導電膜４０６を形成する。本実施形態では、第１導電膜４０５として厚さ３０ｎｍの窒化タンタル（ＴａＮ）膜を、第２導電膜４０６として厚さ３５０ｎｍのタングステン（Ｗ）膜を用いる。
【０１１６】
次いで、図８（Ｆ）に示すように、マスク４０７ｎ、４０７ｐを形成し、実施形態１と同様の方法により、それぞれのＴＦＴ２００、３００の第１、第２ゲート電極２５０、３５０を形成する。例えば、マスク４０７ｎ、４０７ｐを利用して、所定のエッチング条件で第１導電膜４０５および第２導電膜４０６をエッチングすることにより、図８（Ｇ）に示すように、Ｗ層４０６ｎ、４０６ｐおよびＴａＮ層４０５ｎ、４０５ｐの積層構造を有する第１、第２ゲート電極２５０、３５０を形成する。
【０１１７】
次いで、マスク４０７ｎ、４０７ｐを除去した後、図９（Ａ）および図９（Ｂ）に示すように、フォトリソグラフィによってマスク４４０を形成する。フォトリソグラフィにおいて用いられるフォトマスクは、形成されるマスク４４０が第１半導体層４３０ｎを覆うようにアライメントされている。なお、第２半導体層４３０ｐおよび領域４１５の上方にはマスク４４０は設けられていない。
【０１１８】
マスク４４０は、また、図９（Ｂ）に示すように第２ゲート電極３５０に向かって突出した凸部を有するように形成されている。なお、第２ゲート電極３５０の幅Ｗｇ2および長さＬｇ2は、それぞれ４μｍおよび３μｍであるのに対して、マスク４４０の凸部の幅Ｗｍ1および長さＬｍ1はともに２μｍである。
【０１１９】
この状態で、イオンドーピング法によって、マスク４４０および第１ゲート電極２５０を注入マスクとして利用して、第２半導体層４３０ｐにＰ型を付与する不純物（ホウ素）４４５を注入する。
【０１２０】
ドーピングガスとして、ジボラン（Ｂ2Ｈ6）を用い、加速電圧を６０ｋＶ〜９０ｋＶ、例えば８０ｋＶとし、ドーズ量は１×１０15〜１×１０16ｃｍ-2、例えば７×１０15ｃｍ-2とする。このドーピングにより、第２半導体層４３０ｐのうち、第２ゲート電極３５０と重ならない領域３１０、３３０に、ゲート絶縁膜４０４を貫通して、ホウ素４４５が注入され、第２ソース領域３１０および第２ドレイン領域３３０が形成される。第２ソース領域３１０および第２ドレイン領域３３０内のＰ型不純物（ホウ素）の濃度は、１×１０19〜３×１０21／ｃｍ3である。第２半導体層４３０ｐのうち、第２ゲート電極３５０下部のホウ素４４５が注入されなかった領域が、第２チャネル領域３２０となる。また、領域４１５にも、ホウ素４４５は注入される。
【０１２１】
図９（Ｂ）に示すように凸部を有するマスク４４０を利用して、結晶質半導体層４３０にＰ型不純物を注入することにより、マスク４４０の凸部に沿って第２ドレイン領域３３０ｐの凹部３３２ｐが形成される。
【０１２２】
次いで、図９（Ｃ）に示すように、マスク４４０を除去する。マスク４４０は、例えば、酸素ガスを用いて除去される。
【０１２３】
次いで、図９（Ｄ）および図９（Ｅ）に示すように、フォトリソグラフィによってマスク４５０を形成する。フォトリソグラフィにおいて用いられるフォトマスクは、形成されるマスク４５０が第２半導体層４３０ｐを覆うようにアライメントされている。マスク４５０は、第１半導体層４３０ｎおよび領域４１５の上方には設けられていない。
【０１２４】
その後、イオンドーピングによって、マスク４５０および第１ゲート電極２５０を注入マスクとして利用して、第１半導体層４３０ｎにＮ型不純物（リン）４５５を注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を５０〜８０ｋＶ、例えば６５ｋＶ、ドーズ量を１×１０15〜２×１０16ｃｍ-2、例えば５×１０15ｃｍ-2とする。
【０１２５】
図９（Ｅ）に示すように、マスク４５０には第１ゲート電極２５０と対向する部分に凹部が形成されている。なお、第１ゲート電極２５０の幅Ｗｇ1および長さＬｇ1は、それぞれ、４μｍおよび３μｍであるのに対して、マスク４５０の凹部の幅Ｗｍ2および長さＬｍ2はともに２μｍである。なお、マスク４５０の凹部の幅Ｗｍ2および長さＬｍ2は、それぞれマスク４４０の凸部の幅Ｗｍ1および長さＬｍ1よりも大きい。
【０１２６】
このイオンドーピングにより、第１半導体層４３０ｎのうち、第１ゲート電極２５０に覆われていない領域２１０、２３０には、ゲート絶縁膜４０４を貫通して高濃度のリン４５５が注入され、第１ソース領域３１０および第１ドレイン領域３３０が形成される。第２半導体層４３０ｐのうち、第２ゲート電極３５０下部のリン４５５が注入されなかった領域が、第２チャネル領域３２０となる。また、半導体層４３０のうち、すでにＰ型不純物（ホウ素）が注入された領域４１５にも高濃度のリンが注入され、混合領域４１５が形成される。
【０１２７】
なお、上述したマスク４４０およびマスク４５０は、アライメントマージンを考慮した上で混合領域４１５が形成されるように設計されている。
【０１２８】
なお、図９（Ｂ）および図９（Ｅ）では、混合領域４１５が形成されることを明瞭に示すために、混合領域４１５の長さをマスク４４０の凸部およびマスク４５０の凹部の長さよりも大きく示している。
【０１２９】
以上のようにして、第１ソース領域２１０、第１チャネル領域２２０および第１ドレイン領域２３０と、第２ソース領域３１０、第２チャネル領域３２０および第２ドレイン領域３３０と、混合領域４１５とを有する半導体層４１０が形成される。
【０１３０】
次に、マスク４５０を除去した後、不活性雰囲気下、例えば窒素雰囲気にて第２の加熱処理を行うことにより、ニッケル４６０（図８（Ｂ）参照）をゲッタリングする。
【０１３１】
半導体層４１０の混合領域４１５にはＮ型不純物およびＰ型不純物の両方が注入されているので、半導体層４１０に加熱処理を行うことにより、半導体層４１０内のニッケル４６０は、図９（Ｆ）の矢印に示すように、混合領域４１５に向かって半導体層４１０中を移動し、混合領域４１５にゲッタリングされる。
【０１３２】
次いで、図９（Ｇ）に示すように、層間絶縁膜４２０を形成する。例えば、層間絶縁膜４２０は、厚さ２００ｎｍの窒化ケイ素膜４２２と、厚さ７００ｎｍの酸化ケイ素膜４２４とを積層した２層構造である。層間絶縁膜４２０を形成した後、３００〜５００℃で１時間程度の熱処理を行うことが好ましい。熱処理により、層間絶縁膜４２０、特に窒化ケイ素膜４２２から、半導体層４３０およびゲート絶縁膜４０４の界面へ水素原子が供給され、水素原子によってＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）が終端化および不活性化される。
【０１３３】
次いで、フォトリソグラフィおよびドライエッチングにより、ゲート絶縁膜４０４および層間絶縁膜４２０にコンタクトホール４１１、４１２および４１３を形成する。例えば、層間絶縁膜４２０上にレジスト膜を塗布し、フォトマスクをアライメントしてこのレジスト膜を選択的に露光し、次いで除去する。これによって、図９（Ｇ）に示すように、第１ソース電極２４０、共通電極４００および第２ソース電極３４０のための各コンタクトホール４１１、４１２および４１３に対応するマスク４２６が形成される。
【０１３４】
次いで、図９（Ｇ）に示すように、マスク４２６を利用してドライエッチング処理を行い、ゲート絶縁膜４０４および層間絶縁膜４２０にコンタクトホール４１１、４１２および４１３を形成する。
【０１３５】
あるいは、層間絶縁膜４２０としてポジ型の感光性樹脂膜を形成し、コンタクトホール４１１、４１２および４１３に対応した透光部を有するフォトマスクをアライメントして感光性樹脂膜を均一に露光および現像することにより、コンタクトホール４１１、４１２および４１３を形成してもよい。
【０１３６】
次いで、図９（Ｈ）に示すように、コンタクトホール４１１、４１２および４１３を覆うように金属材料、例えば、窒化チタンとアルミニウムの二層膜を積層することによって第１ソース電極２４０、共通電極４００および第２ソース電極３４０を形成する。あるいは、これらの電極とともに電極に接続された配線を形成してもよい。なお、窒化チタン膜は、アルミニウムが半導体層４１０に拡散するのを防止する目的のバリア膜として設けられている。
【０１３７】
最後に、３５０℃で、１時間のアニールを行い、図９（Ｈ）に示すように、Ｎチャネル型薄膜トランジスタ２００とＰチャネル型薄膜トランジスタ３００とが完成する。必要に応じて、第１、第２ゲート電極２５０、３５０の上にもコンタクトホールを設けて、配線により必要な電極間が接続されてもよい。また、ＴＦＴを保護する目的で、それぞれのＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０１３８】
以上のように、本実施形態の半導体装置１００は製造される。
【０１３９】
上述した半導体装置１００では、マスクのアライメントずれが生じない場合でも、第１ソース領域２１０および第１ドレイン領域２３０とは別に混合領域４１５を形成し、この混合領域４１５をゲッタリング領域として用いるので、第１チャネル領域２２０と、第１ソース領域２１０／第１ドレイン領域２３０との間の接合部も十分にゲッタリングが可能であり、ＴＦＴ特性上問題となっているオフ動作時のリーク電流の増大を十分に抑えることができる。
【０１４０】
また、混合領域４１５は、第１、第２チャネル領域２２０、３２０とは隣接しないように形成されていることにより、第１、第２チャネル領域２２０、３２０と第１、第２ソース領域２１０、３１０および第１、第２ドレイン領域２３０、３３０との接合部を十分にゲッタリングすることが可能になる。
【０１４１】
なお、上述した説明では、混合領域４１５には、第１ソース領域２１０および第１ドレイン領域２３０と同じようにＮ型不純物が注入されており、したがって、混合領域４１５内のＮ型不純物濃度は、第１ソース領域２１０および第１ドレイン領域２３０内のＮ型不純物濃度と同じであるが、本発明の半導体装置はこれに限定されない。混合領域４１５内のＮ型不純物濃度は、第１ソース領域２１０および第１ドレイン領域２３０内のＮ型不純物濃度よりも高くしてもよい。
【０１４２】
混合領域４１５内のＮ型不純物濃度を高くするためには、例えば、第１ゲート電極２５０の下層４０５ｎよりも上層４０６ｎを多くエッチングすることにより、下層４０５ｎを上層４０６ｎよりも長くして下層４０５ｎが第１半導体層４３０ｎを覆う状態で、第１半導体層４３０ｎにＮ型不純物を注入する。このとき、Ｎ型不純物の一部が下層４０５ｎを貫通して第１半導体層４３０ｎに注入されることにより、第１ソース領域２１０および第１ドレイン領域２３０が形成されるとともに、下層４０５ｎによって覆われていない領域４１５には、より多くのＮ型不純物が注入される。このようにして、混合領域４１５内のＮ型不純物濃度を第１ソース領域２１０および第１ドレイン領域２３０よりも高くすることができる。
【０１４３】
以上のように、本実施形態の半導体装置では、ゲッタリング能力に優れた領域を形成することができ、ＴＦＴのオフ電流が突発的に増加することを防ぐことができる。したがって、高信頼性で高性能な相補型の半導体装置を提供することができる。
【産業上の利用可能性】
【０１４４】
本発明による半導体装置は、アクティブマトリクス型液晶表示装置の周辺駆動回路や、一般の薄膜集積回路を形成するＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴを相補型に構成したＣＭＯＳ構造を有する回路などに適用できる。
【図面の簡単な説明】
【０１４５】
【図１】本発明による実施形態１の半導体装置の模式的な断面図である。
【図２】本発明による実施形態１の半導体装置における第１ドレイン領域と第２ドレイン領域との境界近傍を示す模式的な平面図であり、（Ａ）は、アライメントずれが生じていない場合の第１ドレイン領域および第２ドレイン領域を示す平面図であり、（Ｂ）は、２つのドレイン領域を形成するためのマスクのアライメントずれが生じた場合の第１ドレイン領域および第２ドレイン領域を示す平面図であり、（Ｃ）は、共通電極が形成されるコンタクトホールを形成するためのマスクのアライメントずれが生じた場合の第１ドレイン領域および第２ドレイン領域を示す平面図である。
【図３】本発明による実施形態１の半導体装置におけるＮチャネル型ＴＦＴのドレイン領域とＰチャネル型ＴＦＴのドレイン領域との境界近傍を示す模式的な断面図である。
【図４】比較例の半導体装置における第１ドレイン領域と第２ドレイン領域との境界近傍を示す模式的な平面図であり、（Ａ）は、アライメントずれが生じていない場合の第１ドレイン領域および第２ドレイン領域を示す平面図であり、（Ｂ）は、２つのドレイン領域を形成するためのマスクのアライメントずれが生じた場合の第１ドレイン領域および第２ドレイン領域を示す平面図であり、（Ｃ）は、共通電極が形成されるコンタクトホールを形成するためのマスクのアライメントずれが生じた場合の第１ドレイン領域および第２ドレイン領域を示す平面図である。
【図５】本発明による実施形態１の半導体装置の製造工程を説明するための図であり、（Ａ）〜（Ｄ）、（Ｆ）、（Ｇ）、（Ｉ）および（Ｊ）は模式的な断面図であり、（Ｅ）および（Ｈ）は模式的な平面図である。
【図６】本発明による実施形態１の半導体装置の変形例におけるＮチャネル型ＴＦＴのドレイン領域とＰチャネル型ＴＦＴのドレイン領域との境界近傍を示す模式的な平面図である。
【図７】本発明による実施形態２の半導体装置における第１ドレイン領域、混合領域、第２ドレイン領域の境界近傍を示す模式的な平面図である。
【図８】本発明による実施形態２の半導体装置の製造工程を説明するための図であり、（Ａ）〜（Ｇ）は模式的な断面図である。
【図９】本発明による実施形態２の半導体装置の製造工程を説明するための図であり、（Ａ）、（Ｃ）、（Ｄ）、（Ｆ）、（Ｇ）および（Ｈ）は模式的な断面図であり、（Ｂ）および（Ｅ）は模式的な平面図である。
【図１０】従来の半導体装置の模式的な断面図である。
【符号の説明】
【０１４６】
１００  半導体装置
１５０  ＣＭＯＳ
２００  Ｎチャネル型ＴＦＴ
２１０  第１ソース領域
２２０  第１チャネル領域
２３０  第１ドレイン領域
２４０  第１ソース電極
２５０  第１ゲート電極
２６０  第１ドレイン電極
２７０  第１ゲート絶縁膜
３００  Ｐチャネル型ＴＦＴ
３１０  第２ソース領域
３２０  第２チャネル領域
３３０  第２ドレイン領域
３４０  第２ソース電極
３５０  第２ゲート電極
３６０  第２ドレイン電極
３７０  第１ゲート絶縁膜
４００  共通電極
４１０  半導体層
【図１】
2007165556.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2007165556.tif 000008
【図７】
2007165556.tif 000009
【図８】
2007165556.tif 000010
【図９】
2007165556.tif 000011
【図１０】
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