【事件の表示】
　平成　８年特許願第２９１７０５号「ビット−シリアルマトリックス転置のための超大規模集積回路」拒絶査定に対する審判事件［平成　９年１０月　３日出願公開、特開平　９−２５９１１５］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
本願は平成８年１１月１日（パリ条約による優先権主張１９９５年１１月１日、大韓民国）の出願であって、請求項１に係る発明は、平成１０年１１月２日付け手続補正により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「Ｎ個のシフトレジスタで構成され、２個のＮ×Ｎマトリックス（Ｎ＝１，２，--- ）の掛算の結果をＫビット（Ｋ＝ｎＮ，ｎ＝１，２，--- ）に入力しローディング信号によりＫ／Ｎビットずつシフトさせて出力する入力シフトレジスタモジュール手段と、
　Ｎ^2個の転置セルで構成され、前記入力シフトレジスタモジュール手段から出力されるシフトされたＫ／Ｎビットデータを、スイッチング制御信号により選択し出力するビット−シリアル転置モジュール手段と、
　それぞれスイッチングのためのＮ個のＫ／Ｎビット２入力マルチプレクサで構成され、前記ビット−シリアル転置モジュール手段から出力されるＫ／Ｎビットのデータを、それぞれのマルチプレクサにより選択し出力するための出力マルチプレクサモジュール手段と、
  log2 Ｎビットカウンタからのキャリー信号によりローディングされるＮ個のレジスタで構成され、前記出力マルチプレクサモジュール手段により選択されたＫ／Ｎビットデータをそれぞれのレジスタに貯蔵した後、Ｎ個のＫ／Ｎビットデータを１つのデータに総合してＫビットに出力する出力レジスタモジュール手段と、
　Ｎ個のＫ／Ｎビットレジスタと、その前後にそれぞれ接続される、スイッチングのためのＫ／Ｎビット２入力マルチプレクサ及びＫ／Ｎビット２入力ディマルチプレクサで構成された転置セルとを備え、
　前記入力シフトレジスタモジュール手段は、log2 Ｎビットカウンタのキャリー信号によりローディングされること及び前記ビット−シリアル転置モジュールと前記出力マルチプレクサモジュールとはスイッチング信号により同時に行列変換制御されるよう構成し、　
　前記転置モジュールの入力を初めの列の計算結果が出力される時点でローディングし、次の列の計算結果が出力される時までのＮクロックの間、Ｋ／Ｎビットずつ分けて出力するようＫ／Ｎビットシリアルに入力されるデータを転置することを特徴とするビット−シリアルマトリックス転置のための超大規模集積回路。」（以下、「本願発明」という）
　注：「Ｎ^2」はＮの２乗を表すものとする。
　なお、上記「Ｋ／Ｎビットずつ分けて出力するよう」は請求項１には「Ｋビットずつ分けて出力するよう」と記載されているが、審判請求書の記載及び平成１４年８月２３日付けの上申書による補正案からみて、「Ｋビット」は「Ｋ／Ｎビット」の明らかな誤記と認められるから、本願発明を上記のように認定した。
　
２．引用刊行物記載の発明
　これに対し、原査定の拒絶の理由に引用された、本願の優先権主張の日前である平成１年１０月１６日に頒布された特開平１−２５８０６６号公報（以下、「引用刊行物１」という）には、次の事項が記載されている。
　
（１）「１． n × n 個のデータグループを１行ずつ受信するｎ入力と、連続する列に従ってまとめられたデータを出力するｎ出力を備える交差メモリであって、データはデータ正方形マトリックスの n × n データであり、電気信号の形で送信され、処理されるが、前記メモリはなお、縦横に配置された n × n 個のレジスタと、 n × n 個のマルチプレクサから成る回路網を備えて、各レジスタは１マルチプレクサと連結し、行ｉにおけるその場所と列ｊにおけるその場所によって指示され、上記マルチプレクサは第１入力が同じ行で前列のレジスタの出力に接続され、第２入力が次の行で同列のレジスタの出力に接続され、又、出力が上記レジスタの入力に接続されており、マルチプレクサの出力はメモリの第１動作位相の間、第１入力の状態を伝送し、さらに第２位相の間、第２入力の状態を伝送し、上記回路網の最初と最後の行と列のレジスタおよびマルチプレクサの接続は、
ａ）第１の列のマルチプレクサの第１入力はそれぞれ、メモリの各自の入力に接続されている、
ｂ）最後の列のレジスタの出力はそれぞれ、各自のスイッチによってメモリの各自の出力に接続し、該スイッチは第１位相中に閉じ、又、第２位相中は開いている、
ｃ）第１行の各レジスタの出力は、第１位相中は開き、第２位相中は閉じているスイッチによって、メモリの各自の出力に接続している、
ｄ）最後の行のマルチプレクサの第２入力はメモリの各自の入力に接続している。
のようになっていることを特徴とするデータ処理回路のための交差メモリ。
２．請求項１記載のメモリにおいて、各レジスタには周期的に新データが充填され、かつ、メモリに新データを導入する周波数に対応する時間周期Ｔ内に、前に記録されたデータが取除かれ、上記メモリの第１と第２動作位相は、各々、時間 n × T の期間、継続することを特徴とするデータ処理回路のための交差メモリ。
３．請求項２記載のメモリにおいて、上記各レジスタは縦続接続されたＰ個の基本レジスタのｍ個の並列セットから構成され、各基本レジスタは１データビットを記憶することができ、かつ新ビットを受信し、送信するために周期的に動作し、該周期はＴが新データをメモリに導入する時間周期である場合、周期Ｔ／Ｐであり、或るレジスタの入力はｍケの導線のバスによって構成され、そしてその出力はｍ個の導線の別のバスによって構成され、さらにマルチプレクサの入力と出力もまた、ｍ個の導線のバスによって構成される、ことを特徴とするデータ処理回路のための交差メモリ。」（特許請求の範囲の請求項１，２，３）
　
（２）「　本発明はデイジタル信号処理用の、より特定すれば、 n × n デイジタル値マトリックスのデイジタル値ｘ（ｉ，ｊ）を、先ず行で、次いで列で、２重に重みをつけて加算するデータ処理回路のための交差メモリに関する。
［従来の技術］
　ｉがマトリックスの行指標であり、ｊが列指標である係数ｘ（ｉ，ｊ）から、下記によってｕは行指標であり、ｖは列指標である係数Ｃ（ｕ，ｖ）のマトリックスを発生しようとする。（中略）
　すなわち、ディジタル値ｘ（ｉ，ｊ）を表わす入力電気信号から、係数Ｃ^i（ｖ）を表わすn × n の信号が発生される。各係数Ｃ^i（ｖ）は係数ｆ（ｉ，ｊ）で乗算した行ｉの値ｘ（ｉ，ｊ）重みつき和を表す。Ｖは０からｎ−１まで変化する列係数を表わし、指標ｉの各行に対してｎ個の係数Ｃ^i（ｖ）がある。この演算は行変換と称される。」（第２頁右上欄第９行〜同頁左下欄第９行）
注：「^i」は上添されたiを表すものとする。
　
（３）「　第２図は、回路網の２つの択一的構成におけるレジスタ接続を象徴する図にすぎないが、第３図は、これまでに明らかにした処理操作を得ることを可能とする回路網の正確な構成を示す。（中略）
　第４図は、これらの最初と最後の行と列の間、および回路網の入力と出力の間の接続を示す。これらの接続は、マルチプレクサと同じ周期性ｎ×Ｔで作動するスイッチによって実行されるので、回路網はこの同じ周期内で、第２図の上方に示された構成から第２図の下方に示される構成へ有効に切換わる。」（第６頁左上欄第１０行〜同頁右下欄末行）
 
（４）「　第３図および第４図に関連して明らかにされた回路はｎ×ｎデータの単一メモリを構成し、この場合、ｎ×ｎデータのブロックは１行ずつ導入され、そして新データブロックが１行ずつ導入される間、このデータは１列ずつ再配置される。
　その結果、第５図で示されるディジタルデータ処理回路構成を実行することができる。」（第７頁右上欄第１３行〜同欄第１９行）
　そして、第５図を参照すると、回路ＣＴＬの出力Ｃ^i（Ｖ）が交差メモリＭＥＮの入力Ｅ０〜Ｅn-1に入力され、出力Ｓ０〜Ｓn-1に出力され、つぎの演算のために回路ＣＴＬに入力されている構成が記載されている。
　
（５）「　データビットを記憶するために使用され得る基本レジスタが第６図に示されている。
　それは、縦続接続された２つの同一段から成り、そして周期ｔ＝Ｔ／Ｐをもった４つのクロック信号によって制御される。」（第７頁左下欄第８行から同欄第１２行）
　
（６）「　第９図はレジスタＲＥＧ（ｉ，ｊ）の実用的実施態様であって、データがｍ個の並列導線のバス上のＰ個の直列ビットから成る、ｍ×Ｐの基本レジスタから成る。第９図の各長方形は１ビットと記憶する基本レジスタを示す、」（第８頁左上欄第１行〜同欄第５行）
　
（７）「［実施例］
　発明をより良好に理解するために、第２図で、行と列に従って配置された簡素化回路網が示されているが、これはｎ＝４とする。ｎ×ｎのデータマトリックスを記憶するように設計されている。この回路網は、各々がｎ×Ｔの持続時間をもつ２つの連続する動作位相に対応する２つの接続構成に従って示されており、ここで、Ｔは連続するデータを回路網に導入する期間である。以後、この位相はそれぞれ、位相ａ、位相ｂと称される。
　第２図の最上部には、第１位相（位相ａ）に対応する第１構成が示される。図の最下部には、第２位相（位相ｂ）に対応する第２構成が示される。（中略）
　第１動作位相（ａ）において、回路網の入力Ｅ０からＥ３は第１列の個々のレジスタの入力と接続され、又、回路網の出力Ｓ０からＳ３は最後の列レジスタの出力と接続される。さらに第１列以外の列の各レジスタの入力は、同じ行の前の列のレジスタの出力と接続される。（中略）
　ｎ×Ｔの時間周期の後、回路網は全データを含む個とになる。（中略）
　第２動作位相（ｂ）では、持続時間はやはりｎ×Ｔであるが、レジスタ回路網内部の相互接続構成は変化して、第２図の下方で示されるものになる。入力Ｅ０，Ｅ１，Ｅ２，Ｅ３は最後の行のレジスタの入力と接続し、そして出力Ｓ０，Ｓ１，Ｓ２，Ｓ３は第１行のレジスタの出力と接続する。さらに、最後のものを除く、各行の各レジスタの入力は同じ列の次の行のレジスタの出力と接続する。
　従って、ｎの時間周期Ｔのこの第２位相の間、レジスタ回路網には一方では新データが負荷され（別のｎ×ｎデータマトリックスブロック）、そして他方では、以前に記憶したデータをシフトアウトするであろう。（中略）
　すなわち、第１位相中、マトリックスブロックのデータは１行ずつ導入されたが、それらは１列ずつ取り出される。
　同様に、この第２位相中、前のように、データを再び１行ずつ入れるが、データはレジスタ回路網の最後の行を通って到着すると、１行から前の行へ、上向きに「垂直方向に」漸次、移動する（第１位相では、１列から次の列へ、データは「水平方向に」移動したが）。（中略）
　次いで、第１位相ａが再び始まる。すなわち、第２図の上部で示される接続構成に再び入るのであって、データは水平方向に取り出される。（中略）さらに、云い換えると、第２位相中に１行ずつ導入されたデータは、新しい第１位相中に、１列ずつ復元される。」（第４頁右下欄第１２行〜第６頁左上欄第９行）
 
　また、原査定の拒絶の理由に引用された、本願の優先権主張の日前である平成５年６月１１日に頒布された特開平５ー１４３２８９号公報（以下、「引用刊行物２」という）には、次の事項が記載されている。
（Ａ）「【０００４】この従来の回路の一例を図５に示す。この図は２入力データの加算の場合である。入力データＡ＝（Ａpr-1〔ＭＳＢ〕，Ａpr-2，・・・，Ａ2,Ａ1,Ａ0 〔ＬＳＢ〕）及びＢ＝（Ｂpr-1〔ＭＳＢ〕，Ｂpr-2，・・・，Ｂ2,Ｂ1,Ｂ0 〔ＬＳＢ〕）が入力されて来たとき、まず、パラレル／シリアル変換回路１、２でｒビット毎のデータに分けられ、ｒビット分ずつ変換回路１、２から出力される。」（第２頁右欄第３行〜同欄第第１０行）
（Ｂ）「【００３５】即ち、図４のＢに示すパラレルロード入力端子Ｉ1 〜Ｉk （図３ではｋ＝ｐ）から、それぞれｒビットのデータ（合計ｋｒビット）が単位遅延素子（レジスタ）２ｂ11〜２ｂ1kにセレクタ２ｂ21〜２ｂ2kを介して格納される。このセレクタの制御は、セレクタ制御回路により行われる。セレクタ２ｂ21〜２ｂ2kは連動して切れ代わる（データＩ1 〜Ｉk を取り込んだ後は、セレクタ２ｂ21〜２ｂ2kはそれぞれレジスタ２ｂ12〜２ｂ1k出力及びｉｎ側にする）。従って、単位時間（１サイクル間）たつと、レジスタ２ｂ11に格納されていたデータＩ1 がシリアル出力端子ｏｕｔより出力され、同時に、レジスタ２ｂ12〜２ｂ1kに格納されていたデータＩ2 〜Ｉk はレジスタ２ｂ11〜２ｂ1k-1に格納され、さらにシリアル入力端子ｉｎから入力されてきたｒビットのデータ（ｉｎ1 とする）が２ｂ1kに格納される。
（中略）
【００３８】そして、データＩ1 〜Ｉk がシリアル出力端子ｏｕｔより出力され終り、データｉｎ1 〜ｉｎk がレジスタ２ｂ11〜２ｂ1kに格納された時点でパラレル出力端子ＯＯ1 〜ＯＯk からデータを取り出すことによりｉｎ1 〜ｉｎk がパラレルに出力される。」（第５頁左欄第４７行〜同頁右欄第２８行）
　
　上記記載事項（２）の記載によれば、Ｃ^i（ｖ）は２個のn × n マトリックスであるｆ（ｉ，ｊ）とｘ（ｉ，ｊ）の掛け算の行ｉの計算結果であり、上記記載事項（４）及び図５を参照するとこの結果が交差メモリに入力され、「ｎ×ｎデータのブロックは１行ずつ導入され、そして新データブロックが１行ずつ導入される間、このデータは１列ずつ再配置される」ものである。なお、その動作の詳細が上記記載事項（７）に記述されている。
　上記記載事項（１）の請求項１の「マルチプレクサ」は入力端子Ｅ0〜Ｅa-1からのデータを、マルチプレクサのスイッチング制御により、回路網内の第１列または最後の行のレジスタのいずれかを選択して入力し、行方向または列方向に伝送して回路網内に貯蔵し、出力させるものである。
　上記記載事項（１）の請求項１のｂ）の「各自のスイッチ」（以下、「第１のスイッチ」という）、及びｃ）の「各自のスイッチ」（以下、「第２のスイッチ」という）は、一方が開いているとき、他方は閉じているよう動作するものであり、図４を参照すると、各出力端子Ｓ0〜Ｓa-1に、回路網の最後の列の各レジスタ出力または第１行の各レジスタ出力から出力されるデータを選択し出力するためのものである。　
　そして、上記「第１のスイッチ」及び「第２のスイッチ」（以下、「スイッチ対」という）は、上記記載事項（３）の記載によると、「マルチプレクサと同じ周期性ｎ×Ｔで作動する」ものであり、その結果「第２図の上方に示された構成から第２図の下方に示される構成へ有効に切り換わる」ものである。
　また、上記記載事項（１）の請求項３及び上記記載事項（６）によれば、上記記載事項（１）の請求項１の「レジスタ」は「縦続接続されたＰ個の基本レジスタのｍ個の並列セットで構成され」ており、そして、「各基本レジスタは１データビットを記憶することができ、かつ新ビットを受信し、送信するために周期的に動作し、該周期はＴが新データをメモリに導入する時間周期である場合、周期Ｔ／Ｐであり、或るレジスタの入力はｍケの導線のバスによって構成され、そしてその出力はｍ個の導線の別のバスによって構成され、さらにマルチプレクサの入力と出力もまた、ｍ個の導線のバスによって構成される」ものである。
　そして、上記記載事項（５）によれば、上記基本レジスタは周期Ｔ／Ｐをもつクロックによって制御されるものであって、前記クロックに基づいて入力を読み込み、出力するものである。
　また、上記「レジスタ」が「基本レジスタのｍ個の並列セット」で構成され、レジスタの出力バスがｍ個の導線であるとき、上記スイッチ対のバスがどの様になっているかを明示した記載はないが、上記出力バスに接続される上記スイッチ対の入力と出力もまた、ｍ個の導線のバスによって構成されることは当業者にとって自明のことと認められる。
　
　したがって、上記記載事項（１）〜記載事項（７）の記載によると、引用刊行物１には下記の発明が記載されている。
　但し、”ｎ”という記号は、本願発明でも用いられている”ｎ”との混同を避けるために、”ａ”という記号に置き換える。　
　　記
「２個のａ×ａマトリックスの掛算の結果を１行ずつ、総ビット数ｍ×Ｐのデータをｍ並列ビットずつＰステップで受信するａ個の入力端子Ｅ０〜Ｅa-1と、
　縦横に配置されるa × a 個のレジスタＲＥＧ（i,j）と、a × a 個のｍビット２入力マルチプレクサＭＵＸ(i,j)で構成され、各入力端子Ｅ0〜Ｅa-1から出力されるｍ並列ビットずつＰステップで受け取ったデータを、スイッチング制御により選択し、行方向または列方向に伝送し出力する回路網と、
　ａ個の、第１のスイッチおよび第２のスイッチで構成されたスイッチ対からなり、前記回路網から出力される最後の列または第１行からのｍ並列ビットのデータを、前記スイッチ対により選択し対応する出力端子Ｓk（k=0,--,a-1)に出力するためのスイッチ群と、
　前記各レジスタＲＥＧ（i,j)は、縦続接続されたＰ個の基本レジスタＲのｍ個の並列セットからなり、その入力はｍビット２入力マルチプレクサＭＵＸ(i,j)の出力に接続されており、
　前記縦続接続されたＰ個の基本レジスタＲのｍ個の並列セットからなるレジスタＲＥＧ(i,j)には周期Ｔで周期的に新データが充填され、前に記録されたデータが取り除かれ、上記スイッチ群と上記ｍビット２入力マルチプレクサＭＵＸ(i,j)は同じ周期性ａ×Ｔで作動されて、ａ×ａデータのブロックが１行ずつ導入され、そして新データブロックが１行ずつ導入される間、このデータは１列ずつ再配置され、
　前記各基本レジスタＲは周期Ｔ／Ｐのクロックで新ビットを受信し送信することを特徴とする交差メモリ。」（以下、「引用発明」という）が記載されているものと認められる。
　
３．対比
３−１、本願発明の「Ｎ」に関する記載について検討する。
　「Ｎ×Ｎマトリックス」の記載から、ここでの「Ｎ」はマトリックスの｛行または列の数｝の値である。
　
　入力シフトレジスタモジュール手段における「Ｎ個のシフトレジスタ」及び出力レジスタモジュール手段における「Ｎ個のレジスタ」の「Ｎ」は発明の詳細な説明段落【００２３】【００２８】及び図３、図７の記載から、｛行または列の数｝としての値Ｎであると認められる。
　
　また、本願明細書の発明の詳細な説明の段落【００１８】「　本発明では各計算結果を転置モジュールに入力するデータのビット幅がｋビットであれば、Ｋ／Ｎ（Ｋ＝ｎＮ,n=1,2,---）ビットに分けて入力するため、結局Ｋ／Ｎビット−シリアルに入力されるデータを転置するものである。」及び段落【００２２】「　先ず、１番目の２個のＮ×Ｎマトリックスの掛算の結果が８ビットで入力シフトレジスタモジュール(11)に入力され、２ビットずつシフトしながら出力される。」の記載から、Ｋ／Ｎの記載のおける「Ｎ」はビット幅Ｋのデータを分けて転置モジュールに入力する際の｛分割する数｝の値であると認められる。
　そして、｛行または列の数｝としての値Ｎと同じ記号を用いているので、｛行または列の数｝と｛分割する数｝との値は等しくＮである。
　
　ビット−シリアル転置モジュール手段における「Ｎ^2個の転置セル」の「Ｎ」は図４の記載から｛行または列の数」としての値「Ｎ」であると認められる。
　出力マルチプレクサモジュール手段における「Ｎ個のＫ／Ｎビット２入力マルチプレクサ」の「Ｎ個」のＮは、その動作からみて入力される要素数である｛行または列の数｝としての値Ｎであると認められる。
　
　出力レジスタモジュール手段および入力シフトレジスタモジュール手段の「log2 Ｎビットカウンタ」は、段落【００２８】および【００２３】及び【００２２】「出力レジスタモジュール(14)を設ける。これは入力シフトレジスタ(11)とは逆過程である。」の記載から見て、クロックを｛分割する数｝個計数してキャリー信号を出すものであるから、該カウンタの「Ｎ」は｛分割する数｝としての値Ｎであると認められる。
　
　転置セルにおける「Ｎ個のＫ／Ｎビットレジスタ」の「Ｎ個」のＮは段落【００２５】および図５の記載から｛分割する数｝としての値Ｎであると認められる。
　
　本願発明の「前記転置モジュールの入力を初めの列の計算結果が出力される時点でローディングし、次の列の計算結果が出力される時までのＮクロックの間、Ｋ／Ｎビットずつ分けて出力するようＫ／Ｎビットシリアルに入力されるデータを転置する」は、審判請求書記載の主張によると段落【００２３】及び段落【００１８】によるものであり、上記段落の記載によると「前記転置モジュールの入力を初めの列の計算結果が出力される時点でローディングし、次の列の計算結果が出力される時までのＮクロックの間、Ｋ／Ｎビットずつ分けて出力するよう」は「入力シフトレジスタモジュール手段」の動作の記載であり、「Ｋ／Ｎビットシリアルに入力されるデータを転置する」は「ビット−シリアル転置モジュール手段」の動作である。
　したがって、「ビット−シリアル転置モジュール手段」は「次の列の計算結果が入力される時までのＮクロックの間、初めの列の計算結果がＫ／Ｎビットずつ分けて入力され」、「データを転置する」ものである。
　そして、上記「Ｎクロックの間」の「Ｎ」は、その動作からみて、｛分割する数｝としての値がＮであることによるものと認められる。
　
３−２、引用発明と本願発明との対比
　引用発明の「総ビット数ｍ×Ｐ」は本願発明の「入力データのビット幅Ｋ」（以下、単に｛データビット幅｝Ｋという）に相当し、引用発明のステップ数は本願発明における｛分割する数｝に、そして引用発明の分割単位ビット幅「ｍ」は本願発明の｛データビット幅｝／｛分割する数｝に対応するものである。
　また、引用発明の「ａ」は｛行または列の数｝であり、本願発明の｛行または列の数｝としての値Ｎに相当する。
　
　引用発明の「回路網」は、マトリックスの行と列を変換即ち転置するためのものであり、前記回路網を構成する「前記各レジスタＲＥＧ（i,j)は、縦続接続されたＰ個の基本レジスタＲのｍ個の並列セットからなり、その入力はｍビット２入力マルチプレクサＭＵＸ(i,j)の出力に接続され」た構成は本願発明の「転置セル」と同じ機能を実現しているものであるから、引用発明の「回路網」及び「前記各レジスタＲＥＧ（i,j)は、縦続接続されたＰ個の基本レジスタＲのｍ個の並列セットからなり、その入力はｍビット２入力マルチプレクサＭＵＸ(i,j)の出力に接続され」た構成は各々「ビット−シリアル転置モジュール手段」、「転置セル」に機能的に対応する。
　
　引用発明において、「スイッチ対」は、一方が閉じているとき、他方が開くよう制御されるので２入力ｍビットマルチプレクサと同様の機能をなすので、引用発明の「スイッチ群」は本願発明の「出力マルチプレクサモジュール手段」に対応する。
　
　本願発明の「前記ビット−シリアル転置モジュールと前記出力マルチプレクサモジュールとはスイッチング信号により同時に行列変換制御されるよう構成し」とは、明細書段落【００２４】「図４は、図２に示すビット−シリアル転置モジュール(12)の構成図であり、各転置セル（ＴＣ）(31)の連結を示すものである。入力データが転置セルＴＣ１１に到着しＴＣ１４に到るのには16クロックが費やされ、ＴＣ１４，ＴＣ２４，ＴＣ３４，ＴＣ４４の転置セルに全てのデータが到達すると、その時点でスイッチング制御信号が連結状態を変換し、点線で示すように連結する。その後、１６クロックの間に点線で示すように入力及び出力が同時に行われ、この時実線ではデータの入力および出力を許容しない。」の記載及び段落【００２７】の出力マルチプレクサの動作の記載「最初の１６クロックの間は実線で示すデータを選択し、次の１６クロックの間は点線で示すデータを選択する。」に対応するものと認められる。
　また、請求人も審判請求書にて「前記ビット−シリアル転置モジュールと前記出力マルチプレクサモジュールとはスイッチング信号により同時に行列変換制御されるよう構成し」は段落【００２４】を根拠にしている旨の主張をしている。
　上記「１６クロック」は｛行または列の数｝としての値Ｎ（この場合４）×｛分割する数｝としての値Ｎ（この場合４）により１６クロックになるものと認められる。
　一方、引用発明においても、「上記スイッチ群と上記ｍビット２入力マルチプレクサＭＵＸは同じ周期性ａ×Ｔで作動されて、ａ×ａデータのブロックが１行ずつ導入され、そして新データブロックが１行ずつ導入される間、このデータは１列ずつ再配置され」は、上記記載事項（７）の記載を参照すると本願明細書の上記段落【００２４】と同様の動作をしている（引用発明において、期間ＴにおいてクロックはＰ個であるから、クロック数は｛行または列の数｝としてのａ×｛分割する数｝としてのＰである。）。
　そして、引用発明も、１つのマトリックスに対して処理単位を分割し、今回のマトリックスの行データ入力と前回入力されたマトリックスに対する転置された列データ出力を並列に実行しているのでパイプライン処理構造であり、そして、ビット−シリアルで処理しているものである。
　そして、上記スイッチ群及び上記ｍビット２入力マルチプレクサＭＵＸの動作はスイッチングであり、スイッチングを行うためのスイッチング信号は明記されていないが当然必要とするものである。
　したがって、引用発明の「上記スイッチ群と上記ｍビット２入力マルチプレクサＭＵＸは同じ周期性ａ×Ｔで作動されて、ａ×ａデータのブロックが１行ずつ導入され、そして新データブロックが１行ずつ導入される間、このデータは１列ずつ再配置され」は本願発明の「前記ビット−シリアル転置モジュールと前記出力マルチプレクサモジュールとはスイッチング信号により同時に行列変換制御されるよう構成し」と一致する。
　
　引用発明は「前記各基本レジスタは周期Ｔ／Ｐのクロックで新ビットを受信し送信する」ものであり、そして、周期Ｔで周期的に新データブロックである１行が充填されるので、「回路網」に初めの行の計算結果が入力され、次の行の計算結果が入力されるまでの期間ＴはクロックがＰ（即ち｛分割する数｝Ｐ）個である。したがって、Ｐクロックの間、１行の計算結果がｍ（即ち｛データビット幅｝／｛分割する数｝Ｐ）ビットずつに分けられて｛データビット幅｝／｛分割する数｝Ｐビットシリアルに入力されるデータを転置するものである。
　
３−３、まとめ
　したがって、本願発明と引用発明とは次の点で一致し、次の点で相違する。
［一致点］
「 Ｎ^2個の転置セルで構成され、２個のＮ×Ｎマトリックスの掛け算の結果であるＫビットを｛分割する数｝で割った数のビットずつ伝送された｛データビット幅｝Ｋ／｛分割する数｝ビットデータを、スイッチング制御により選択し出力するビット−シリアル転置モジュール手段と
 それぞれ、スイッチングのための｛行または列の数｝であるＮ個の｛データビット幅｝Ｋ／｛分割する数｝ビット２入力マルチプレクサで構成され、前記ビット−シリアル転置モジュール手段から出力される｛データビット幅｝Ｋ／｛分割する数｝ビットのデータを、それぞれのマルチプレクサにより選択し出力するための出力マルチプレクサモジュール手段と、
｛分割する数｝個の｛データビット幅｝Ｋ／｛分割する数｝ビットレジスタと、その前にそれぞれ接続される、スイッチングのための｛データビット幅｝Ｋ／｛分割する数｝ビット２入力マルチプレクサで構成された転置セルとを備え、
　前記ビット−シリアル転置モジュールと前記出力マルチプレクサモジュールとはスイッチング信号により同時に行列変換制御されるよう構成し、
　掛け算における初めの計算結果が入力され、次の計算結果が入力される時までの｛分割する数｝クロックの間、初めの計算結果を｛データビット幅｝Ｋ／｛分割する数｝ビットずつに分けて前段から出力され、｛データビット幅｝Ｋ／｛分割する数｝ビットシリアルに入力されるデータを転置するビット−シリアルマトリックス転置のための回路」
［相違点］
（イ）引用発明では｛分割する数｝は任意の値Ｐであるの対し、本願発明ではマトリックスの｛行または列の数｝のＮと同じ値に特定している点で相違する。
　その結果、両者において、｛データビット幅｝Ｋ／｛分割する数｝の値が相違する。
（ロ）引用発明では、回路網への入力である「２個のＮ×Ｎマトリックスの掛算の結果のデータＫビット」が｛データビット幅｝Ｋ／｛分割する数｝ビットデータの形式で供給されるものであるので、前記形式に変換するための構成を特定していないのに対して、本願発明では、前段の掛け算の計算は列で計算結果を出力するものであって、掛け算の結果を｛データビット幅｝Ｋビットで供給され、転置モジュール手段に｛データビット幅｝Ｋ／｛分割する数｝ビットデータのシリーズの形で入力するために、
「Ｎ個のシフトレジスタで構成され、Ｋビット（Ｋ＝ｎＮ，ｎ＝１，２，--- ）に入力しローディング信号により、Ｋ／Ｎビットずつシフトさせて出力する入力シフトレジスタモジュール手段」を有し、
　前記「入力シフトレジスタモジュール手段」は、
　「log2 Ｎビットカウンタのキャリー信号によりローディングされる」ものであり、
　「前記転置モジュールの入力を初めの列の計算結果が出力される時点でローディングし、次の列の計算結果が出力される時までのＮクロックの間、Ｋ／Ｎビットずつ分けて出力するよう」するものである。
（ハ）引用発明においては各出力端子の出力形式は｛データビット幅｝Ｋ／｛分割する数｝ビットのままであり、一方本願発明は｛データビット幅｝Ｋビットで出力するものであるので、本願発明の「log2 Ｎビットカウンタ」からのキャリー信号によってローディングされる（中略）Ｎ個のＫ／Ｎビットデータを１つのデータに総合してＫビットに出力する出力レジスタモジュール手段」に対応する構成を有していない点で相違する。
（ニ）引用発明において、本願発明の「転置セル」が有するＫ／Ｎビット２入力ディマルチプレクサ」」を有していない点で本願発明と相違する。
（ホ）本願発明のビット−シリアルマトリックス転置のための回路は「超大規模集積回路」で構成されるものである、引用発明の「交差メモリ」の「回路」は超大規模集積回路で構成されているとは特定されていない点で相違する。
　
４．当審の判断
上記相違点（イ）について
　本願発明において、｛分割する数｝の値として、マトリックスの｛行または列の数｝のＮと同じ値Ｎに特に限定したことの格別の技術的意義が記載されていないし、また認められない。
　また、引用発明においても、総ビット数即ちデータビット幅（＝ｍ×Ｐ）のデータにおいて、そのステップの数即ち｛分割する数｝をマトリックスの｛行または列の数｝のＮと同じＮに選び、１分割単位のビット数の値（ｍ）を｛データビット幅｝Ｋ／｛分割する数｝Ｎに選ぶことに格別の困難性はない。
　
上記相違点（ロ）について
　本願明細書の発明の詳細な説明には、入力シフトレジスタモジュール（１１）に関する次の記載がある。
段落【００２２】　先ず、１番目の２個のＮ×Ｎマトリックスの掛け算の結果が８ビットで入力シフトレジスタモジュール（１１）に入力され、２ビットずつシフトしながら出力される。
段落【００２３】　図３は、図２に示す入力シフトレジスタモジュール（１１）の構成図であり、log2 Ｎビットカウンタである２ビットカウンタ（２２）で発生するキャリーによりローディングされる４個のシフトレジスタで構成される。４個の計算結果が４個のクロックの間、同一値で引き続き出力されるのを利用して転置モジュール（１２）の入力を初めの列の計算結果が出力される時点でローディングし、次の列の計算結果が出力される時までの４クロックの間、２ビットずつ分けて出力する。ローディング信号は２ビットカウンタ（２２）のキャリー信号を利用する。
　
　したがって、「Ｋビットを入力しローディング信号によりＫ／Ｎビットずつシフトさせて出力する」とは、「ローディング信号によりＫビット（即ち、掛け算の結果の｛データビット幅｝Ｋのデータ）を入力し、シフトさせて｛データビット幅｝Ｋ／｛分割する数｝Ｎビットずつ出力する」ことをいうものと認められる。
　
　また、本願発明においては、掛け算の手順が、掛け算結果マトリックスの１列に関する計算結果を出力し、その後次の列に関する計算をするものである。
　しかしながら、マトリックスの掛け算の順序として掛け算結果マトリックスの１列に関する計算し、１列が終わったら次の列に対して計算するか、または掛け算結果マトリックスの１行に関する計算をし、１行が終わったら次の行に対して計算するかのどちらを採用するかは適宜行うことにすぎない。
　そして、行ずつ入力するか、列ずつ入力するかの相違に基づく格別の作用効果の相違が認められない。
（本願発明の詳細な説明でも、ある列の計算結果を出力し、その後次の列の計算結果を出力する図１の他に、図２，図３があり、該図２，図３に記載のものは、入力シフトレジスタモジュールへの入力はＸ11、Ｘ12、Ｘ13、Ｘ14であり、これは【数１】のマトリックスの記述をみても明らかなように、転置前のマトリックスの１行の成分であり、行の計算結果をＮクロックの間、Ｋ／Ｎビットづつ分けて出力して、ビット−シリアル転置モジュール手段に入力し、その後次の行の成分について行っているものである。したがって、引用発明と同様である。）
　したがって、入力を「行の計算結果」とするか「列の計算結果」とするかは掛け算の手順に応じて適宜選択する程度のことにすぎない。
　
　また、処理回路への入力データが並列形式であって、処理回路がｍビット並列データを処理する回路である場合に、処理回路の前に入力並列データをｍビット並列Ｐステップのデータにビット幅変換する回路を設けることは一般的に行われている慣用技術にすぎない。（例えば、上記引用刊行物２の記載事項（Ａ）には、入力側に（ｐｒビット）パラレル／（ｒビットパラレルｐビット）シリアル変換器１，２を設け、入力及データが並列ｐｒビットであるのに対して処理部の加算器に並列ｒビット（通常はｒ＝１）のシリアルデータを供給するようにビット幅変換していることが記載されている。）であり、上記記載事項（Ａ）の従来の回路の一例では「シフトレジスタ」を用いていないが、ビット幅変換する構成としてシフトレジスタを用いてシフトして出力することも周知慣用手段にすぎない。（必要ならば、例えば特開平７−２５３８７２号公報（平成７年（１９９５）１０月３日）には上記の「従来の回路」に相当する回路に対して従来の技術として図３にシフトレジスタを用いたビット幅変換が示されており、そして段落【０００３】〜【０００４】「このため、現状では（中略）これとは逆に、３２ビット幅のデータを内部バス１３から外部バスＥＸ上に転送する場合には、上述した操作の逆の操作が行われる。」（第２頁左欄第４５行〜同頁右欄３２行）と記載されている。）
　そして、そのシフトレジスタの個数が｛行または列の数｝個必要なのは自明である。
　また、シフトレジスタにデータのロードを指示するローディング信号として、シフトレジスタに貯蔵されている全データの転送終了を示すカウンタのキャリー信号を用いることも周知慣用技術にすぎない。（例えば、特開平５−２１６９８５号公報の図２の並直列変換回路１はシフトレジスタ１２で構成されており、「シフトレジスタ１２にセットされたデータはクロックと同期して１ビットづつ矢印方向にシフトするため、スタート信号が入力された後８カウンタ目にシフトレジスタ１２内のデータは全て出払うことになる。そして、８進カウンタ１７が出力するキャリ信号によって次の８ビット並列データがシフトレジスタ１２にセットされることになる。」（第４頁右欄第３７行〜同欄第４３行）と記載されている。上記８進カウンタは入力データのデータビット幅が８ビットで、８回に分けて出力するので、本願発明のＮが８の場合である。）
　そして、「ビット−シリアル転置モジュール手段」である「回路網」の入力は「掛け算の初めの計算結果が入力され、次の計算結果が入力される時までの｛分割する数｝クロックの間、初めの計算結果を｛データビット幅｝Ｋ／｛分割する数｝ビットずつに分けて前段から出力されるものであるから、前段である「入力シフトレジスタモジュール」が「前記転置モジュールの入力を初めの列の計算結果が出力される時点でローディングし、次の列の計算結果が出力される時までのＮクロックの間、Ｋ／Ｎビットずつ分けて出力するよう」することは当業者が当然なしえるものである。
　したがって、上記相違点（ロ）は、当業者が、前段の出力形式に応じて周知慣用技術を適用し、容易になし得たものと認められる。
　
上記相違点（ハ）について
　本願明細書の段落【００２２】には「８ビット単位のデータを生成しなければならない場合には出力レジスタモジュール（１４）は必要であるが、次のマトリックス掛算がビットーシリアル入力の場合には出力レジスタモジュール（１４）を省略することができる」旨記載されており、出力レジスタモジュール手段は後段の入力形式に対応させて設けたものであることが明らかであり、そして、ビット幅変換手段として、「｛データビット幅｝／｛分割する数｝ビットデータをそれぞれのレジスタに貯蔵した後、｛分割する数｝個の｛データビット幅｝／｛分割する数｝ビットデータを１つのデータに総合して｛データビット幅｝ビットに出力する出力レジスタ」は上記引用刊行物２の記載事項（Ｂ）に記載されており、また上記周知慣用技術の例としてあげた特開平７−２５３８７２号公報の図３または図１にも記載されるように周知慣用技術にすぎない。
　そして、「log2 Ｎビットカウンタからのキャリー信号によってローディングされる」とは、出力レジスタモジュール(14)についての段落【００２２】の「これは入力シフトレジスタモジュール(11)とは逆過程である。」の記載及び段落【００２８】の「この出力レジスタモジュール(14)は４クロックの間、２ビットデータをレジスタ(51)に貯蔵した後、４個のデータを１個のデータに総合して出力するため処理速度が一般的なラッチのように速く、構成及び制御の面で有利である。」の記載及び「入力シフトレジスタモジュール」に関する上記段落【００２３】の「入力シフトレジスタモジュール(11)では（中略）初めの列の計算結果が出力される時点でローディングし、次の列の計算結果が出力される時までの４クロックの間、２ビットずつ分けて出力する。ローディング信号は２ビットカウンタ(22)のキャリー信号を利用する。」の記載から、｛分割する数｝としての値Ｎのクロックをカウンタで数えたとき即ち出力すべきデータが貯蔵し終わったことを示すキャリー信号によって、ビット幅Ｋのデータを出力することをいうものと認められるが、この点も例示するまでもなく周知慣用技術にすぎない。（例えば、上記特開平５−２１６９８５号公報の図２の直並列変換回路２はシフトレジスタ１４で構成されており、「シフトレジスタ１４における正味のデータシフト量が８ビット分になったときに８進カウンタ２０のキャリ信号が出力され、このときシフトレジスタ１４内に８ビット分のデータがセットされることになる。従って、この８進カウンタ２０のキャリ信号を信号cとしてＡＮＤゲート１５に送りオン状態とすることによりシフトレジスタ１４から８ビット並列データが出力される。」（第４頁左欄第１４行〜同欄２０行）と記載されている。）
　そして、該レジスタが｛行または列の数｝だけ必要であることは自明である。
　したがって、上記相違点（ハ）は後段の仕様に基づいて当業者が適宜なし得たものと認められる。
　
上記相違点（ニ）について
　引用発明のように、｛データビット幅｝Ｋ／｛分割する数｝ビットレジスタの出力を単に分岐して、次段の各｛データビット幅｝Ｋ／｛分割する数｝ビットレジスタの前に接続された２入力マルチプレクサに接続しても、その経路制御は本願発明の前後に接続された２入力マルチプレクサと２入力デマルチプレクサの経路制御と同等であり、そして、発明の詳細な説明を見てもこの構成の相違に基づく格別の作用効果が認められないので、この相違は適宜なし得る程度の設計的事項にすぎない。
　よって、上記相違点（ニ）は格別なものではない。
　
上記相違点（ホ）について
　回路を実現するのに超大規模集積回路を用いることは、本願出願当時の平成８年には例示するまでもなく周知慣用手段にすぎないので、上記相違点（ホ）は格別なものではない。
　
　そして、上記相違点（イ）〜（ホ）に係る点を組み合わせ構成しても、その組合せ構成によって格別の作用効果が生じるものとも認められない。
　
５．むすび
　したがって、本願発明は、上記引用刊行物１に記載された発明及び周知慣用技術に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。