【事件の表示】
　特願２００７−２１１７９６「フラッシュメモリシステム及びそのプログラム方法」拒絶査定不服審判事件〔平成２０年　３月　６日出願公開、特開２００８−　５２７２８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 
　本願は、平成１９年８月１５日（パリ条約による優先権主張平成１８年８月２３日、大韓民国）の出願であって、平成２４年８月１０日付けで拒絶理由通知がなされ、同年１２月１３日付けで手続補正がなされ、平成２５年１月１５日付けで拒絶査定がなされ、これに対し、同年５月２２日に拒絶査定不服審判の請求がなされると同時に手続補正がなされたものである。
　
２．本願発明  
　本願の請求項１に係る発明（以下、「本願発明」と呼ぶ。）は、平成２５年５月２２日付けの手続補正書の請求項１に記載された以下のとおりのものである。
「　フラッシュメモリシステムにおいて、
　ホストから伝送される保存データを一時保存する複数のバッファを備えるバッファ部と、
　複数のメモリセルアレイを備える少なくとも一つのフラッシュメモリチップを備える複数のチャンネル部と、
　前記バッファ部に保存された前記保存データが前記複数のチャンネル部に順次に伝送されるように制御し、前記伝送された保存データが前記チャンネル部に備えられたフラッシュメモリチップのメモリセルアレイに記録されるように制御する制御部と、を備え、
　前記バッファ部は、前記複数のチャンネル部の数をｎ（ｎは、整数）とするとき、（ｎ＋１）個のバッファを備え、
　前記制御部は、前記複数のチャンネル部を独立的に制御するために前記複数のチャンネル部のそれぞれに連結された複数のメモリ制御部を備え、前記各チャンネル部に連結されたメモリ制御部は、同一チャンネル上の前記メモリセルアレイに前記バッファから伝送されたデータをインターリーブ方式で記録すると同時に、各チャンネルにおける記録動作が互いにオーバーラッピングされるように制御し、
　前記複数のチャンネル部の数をｎ（ｎは、整数）、前記メモリセルアレイに記録される一つのページサイズをｓとするとき、前記バッファ部に備えられたバッファの総保存容量は、少なくともｓ×（ｎ＋１）である、
　ことを特徴とするフラッシュメモリシステム。」
　
３．引用発明
　原査定の拒絶の理由に引用された、特開２００５−３３２２４９号公報（以下、「引用例」と呼ぶ。）には、次の記載がある。 
「【０００７】
  また、フラッシュメモリに書き込まれるデータは、一旦、フラッシュメモリ内のレジスタに保持された後、レジスタからメモリセルアレイを構成する各メモリセルに複写される。この複写を行っている間、フラッシュメモリは、ビジー状態となり、他の処理を受け付けない。このため、このビジー状態が解除されるまで、フラッシュメモリにアクセスすることができない。
【０００８】
  レジスタからメモリセルへの複写又はメモリセルからレジスタへの複写を実行するには、メモリセルに高電圧を印加して電子を注入しなければならない。このため、複写の実行によるビジー状態の期間は長くなり、書き込み処理の処理効率が低下する。
【０００９】
  このような問題を解決するため、複数チップのフラッシュメモリを備え、ビジー状態が解除されていることが検出されたフラッシュメモリから順に処理を行うようにしたものがある（例えば、特許文献１参照）。
【特許文献１】特開平１０−６３４４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
  しかし、従来のメモリでは、ビジー状態が解除されたフラッシュメモリに対して順次、書き込み処理や読み出し処理が開始されるので、処理時間は短縮されるものの、フラッシュメモリで処理が実行されるときに発生するビジー期間にばらつきが生じる。このばらつきにより、各フラッシュメモリにおける処理の進行状況に偏りが生じる。この状態を放置して書き込み処理を行った場合、進行の早いフラッシュメモリに対して優先的に書き込み処理が行われ、各フラッシュメモリに書き込まれるデータの順序に乱れが生じる。
【００１１】
  本発明は、このような従来の問題点に鑑みてなされたもので、フラッシュメモリにおける処理順序に偏りが生じるのを回避することが可能なメモリコントローラ、フラッシュメモリシステム及びフラッシュメモリのデータ転送方法を提供することを目的とする。」
　
「【発明を実施するための最良の形態】
【００１９】
　以下、本発明の実施の形態に係るメモリ装置を図面を参照して説明する。
　本実施形態に係るフラッシュメモリシステムの構成を図１に示す。
　本実施形態に係るフラッシュメモリシステム１は、通常、ホストシステム２に着脱可能に装着されて使用され、ホストシステム２に対して一種の外部記憶装置として用いられるものである。
【００２０】
　ホストシステム２は、コンピュータ、デジタルスチルカメラのように、文字、音声、あるいは画像情報等の種々の情報を処理するものである。ホストシステム２は、フラッシュメモリシステム１に論理アドレスを与えてフラッシュメモリ１０にアクセスする。
【００２１】
　フラッシュメモリシステム１は、フラッシュメモリ１０と、コントローラ２０と、を備える。フラッシュメモリ１０は、ハードディスクの代わりになるストレージデバイスへの用途として開発されたものであり、ＮＡＮＤ型フラッシュメモリからなる複数のチップを備える。
【００２２】
　このＮＡＮＤ型フラッシュメモリは、不揮発性メモリであり、一般的には、レジスタとメモリセルアレイとによって構成され、レジスタとメモリセルとの間でデータの複写を行って、データの書き込み又は読み出しを行う。
【００２３】
　メモリセルアレイは、複数のメモリセル群と、ワード線と、を備える。各メモリセル群は、複数のメモリセルが直列に接続されたものである。ワード線は、メモリセル群の特定のメモリセルを選択するためのものである。このワード線を介して選択されたメモリセルとレジスタとの間で、データの複写、即ち、レジスタから選択されたメモリセルへの複写又は選択されたメモリセルからレジスタへのデータの複写が行われる。
【００２４】
　メモリセルアレイを構成するメモリセルは、２つのゲートを備えたＭＯＳトランジスタによって構成される。ここで、上側のゲート、下側のゲートは、それぞれ、コントロールゲート、フローティングゲートと呼ばれており、フローティングゲートに電荷（電子）を注入若しくはフローティングゲートから電荷（電子）を排出することによって、データの書き込み若しくはデータの消去が行われる。
【００２５】
　このフローティングゲートは、周囲を絶縁体で囲まれているので、注入された電子は長期間にわたって保持される。尚、フローティングゲートに電子を注入するときは、コントロールゲートが高電位側となる高電圧を印加して電子が注入される。また、フローティングゲートから電子を排出するときは、コントロールゲートが低電位側となる高電圧を印加して電子が排出される。
【００２６】
　ここで、フローティングゲートに電子が注入されている状態が書き込み状態であり、論理値「０」に対応する。また、フローティングゲートから電子が排出されている状態が消去状態であり、論理値「１」に対応する。
【００２７】
　一般的なＮＡＮＤ型フラッシュメモリのメモリセルアレイは、例えば、図２（ａ）に示すように、１ブロックが３２ページ（Ｐ０〜Ｐ３１）で構成されている。各ページは、５１２バイトのユーザ領域と１６バイトの冗長領域とで構成される。
【００２８】
　但し、ＮＡＮＤ型フラッシュメモリの構成は仕様によって異なる。記憶容量が大きい場合、ＮＡＮＤ型フラッシュメモリは、例えば、図２（ｂ）に示すように、１ブロックが６４ページ（Ｐ０〜Ｐ６３）、各ページが２０４８バイトのユーザ領域と６４バイトの冗長領域とで構成される。
【００２９】
　ユーザ領域は、主に、ホストシステム２から供給されるデータを記憶するための領域であり、冗長領域は、エラーコレクションコード、対応論理ブロックアドレス、ブロックステータス（フラグ）等の付加データを記録するための領域である。
【００３０】
　エラーコレクションコードは、ユーザ領域に記憶されているデータに含まれる誤りを検出し、訂正するためのデータである。
【００３１】
　対応論理ブロックアドレスは、データが格納されているブロックに対応するアドレスを示すデータである。
【００３２】
　ブロックステータスは、ブロックの良否を示すフラグである。正常にデータの書き込み等を行うことができないブロックは、不良ブロックと判別され、冗長領域には、不良ブロックであることを示すフラグが書き込まれる。
【００３３】
　このように構成されたＮＡＮＤ型フラッシュメモリでは、ランダムアクセスを行うことができず、データの書き込みと読み出しとは、レジスタを介してページ単位で行われ、消去はブロック単位で行われる。また、ＮＡＮＤ型フラッシュメモリでは、データの上書をすることができないので、データは、データが消去されている領域に書き込まれる。
【００３４】
　ＮＡＮＤ型フラッシュメモリは、このような特徴を有するため、データの書き換えを行う場合、通常、データが消去されているブロックに新たなデータが書き込まれ、書き換え前の古いデータが書き込まれているブロックのデータがブロック単位で消去される。このようなデータの書き換えを行った場合、書き換え後のデータは、書き換え前とは異なるブロックに書き込まれる。
【００３５】
　このため、ホストシステム２がフラッシュメモリシステム１に与える論理アドレスと、フラッシュメモリ１０内でのブロックアドレスである物理ブロックアドレスとの対応関係は、データを書き換える毎に動的に変化する。
【００３６】
　従って、論理ブロックアドレスと物理ブロックアドレスとの対応関係を管理する必要があり、通常、この対応関係は、アドレス変換テーブルによって管理される。このアドレス変換テーブルは、各ページの冗長領域に記憶されている対応論理ブロックアドレスに基づいて作成される。
【００３７】
　尚、ブロックにデータが格納されていない場合、フラッシュメモリ１０の冗長領域には、このブロックに対応する対応論理ブロックアドレスは格納されない。このため、この対応論理ブロックアドレスが格納されているか否かで、そのブロックが消去済みブロックであるか否かを判断することができる。
【００３８】
　ブロックステータスは、ブロックの良否を示すフラグである。正常にデータの書き込み等を行うことができないブロックは、不良ブロックと判別され、冗長領域には、不良ブロックであることを示すフラグが書き込まれる。
【００３９】
　図１に戻り、コントローラ２０は、ホストインターフェース２１と、マイクロプロセッサ２２と、ワークエリア２３と、バッファ２４と、ＥＣＣブロック２５と、フラッシュメモリインターフェース２６と、を備える。
【００４０】
　ホストインターフェース２１は、ホストシステム２との間でデータ、アドレス情報、ステータス情報及び外部コマンド情報等の授受を行うための機能ブロックであり、動作設定レジスタ、タスクファイルレジスタ、エラーレジスタ等を備える（いずれも図示せず）。
【００４１】
　このうち、タスクファイルレジスタは、ホストシステム２より供給されるホストアドレス及び外部コマンドを一時的に格納するためのレジスタである。エラーレジスタは、エラーが発生した場合にデータがセットされるレジスタである。
【００４２】
　ホストシステム２に装着されたフラッシュメモリシステム１は、外部バス３１を介してホストシステム２に接続される。ホストインターフェース２１は、ホストシステム２からデータ等が供給されると、フラッシュメモリシステム１の入口として、供給されたデータ等をコントローラ２０の内部に取り込む。
【００４３】
　また、フラッシュメモリシステム１がホストシステム２にデータ等を供給する場合、ホストインターフェース２１は、データ等をホストシステム２に供給するフラッシュメモリシステム１の出口として機能する。
【００４４】
　マイクロプロセッサ２２は、コントローラ２０を構成する各機能ブロック全体の動作を制御するための機能ブロックである。
【００４５】
　ワークエリア２３は、フラッシュメモリ１０の制御に必要なデータを一時的に格納する作業領域であり、複数のＳＲＡＭ（Static Random Access Memory）セルによって構成される。ワークエリア２３は、必要なデータとして、論理ブロックアドレスと物理ブロックアドレスとの対応関係を管理する前述のアドレス変換テーブルも格納する。
【００４６】
　ＥＣＣブロック２５は、フラッシュメモリ１０に書き込むデータに付加されるエラーコレクションデータを生成するとともに、読み出したデータに付加されたエラーコレクションコードに基づいて、読み出したデータの誤り検出を行い、検出した誤りを訂正すための機能ブロックである。
【００４７】
　バッファ２４は、フラッシュメモリ１０から読み出されたデータをホストシステム２の受け取り準備ができるまで保持し、また、フラッシュメモリ１０に書き込むデータを、フラッシュメモリ１０への書き込み準備ができるまで一時的に保持するための機能ブロックである。
【００４８】
　バッファ２４は、転送対象のデータを保持するものとして、複数のデータ保持部を備える。各データ保持部は、フラッシュメモリ１０の各チップの１ページ当たりのデータを保持するだけの領域が割り当てられる。
【００４９】
　例えば、フラッシュメモリ１０の各チップの１ページが５１２バイトのデータによって構成されたものである場合、マイクロプロセッサ２２は、各データ保持部に、この５１２バイトのデータを保持することが可能な領域を割り当てる。
【００５０】
　また、１ページが２０４８バイトのデータによって構成されたものである場合、マイクロプロセッサ２２は、各データ保持部に、２０４８バイトのデータを保持することが可能な領域を割り当てる。データ量が１ページ分を越える場合、マイクロプロセッサ２２は、バッファ２４に、各ページに対応する複数のデータ保持部を設定する。
【００５１】
　各データ保持部は、ページ単位でデータが供給され、データが供給されたデータ保持部から順に、データを排出するように構成されている。マイクロプロセッサ２２は、このようなデータ保持部に関する制御を行う。
【００５２】
　フラッシュメモリインターフェース２６は、内部バス３２を介して、フラッシュメモリ１０との間でデータ、アドレス情報、ステータス情報、内部コマンド情報及びデバイスＩＤ情報等の授受を行うために備えられた機能ブロックである。フラッシュメモリインターフェース２６は、内部コマンドを実行する際に必要な情報を設定するための複数のレジスタを備える（図示せず）。
【００５３】
　ここで、内部コマンドとは、コントローラ２０がフラッシュメモリ１０に処理の実行を指示するためのコマンドであり、フラッシュメモリ１０は、コントローラ２０からの内部コマンドに従って動作する。これに対して、外部コマンドとは、ホストシステム２がフラッシュメモリシステム１に対して処理の実行を指示するためのコマンドである。
【００５４】
　フラッシュメモリインターフェース２６は、図３に示すように、インターフェース２６−０，２６−１と、監視制御部２７と、を備える。インターフェース２６−０，２６−１は、フラッシュメモリ１０との間で独立してデータ等の転送を行う複数系統のインターフェースとして備えられたものである。
【００５５】
　インターフェース２６−０は、フラッシュメモリ１０のチップ１０−０に対応して備えられ、ＮＡＮＤ型フラッシュメモリに対応するチップ１０−０との間でデータ転送を行うＣＨ（チャンネル）０のインターフェースである。
【００５６】
　インターフェース２６−０は、チップ１０−０との間でデータ転送を行う場合、図４に示すように、監視制御部２７に、データ転送を要求する処理要求信号ＲＥＱ０を送信する。そして、インターフェース２６−０は、処理要求信号ＲＥＱ０に応答して監視制御部２７から送信された許可信号ＡＣＫ０’を受信して、チップ１０−０に対して書き込み処理又は読み出し処理を行うためのデータを転送する。
【００５７】
　インターフェース２６−１は、フラッシュメモリ１０のチップ１０−１に対応して備えられ、ＮＡＮＤ型フラッシュメモリに対応するチップ１０−１との間でデータ転送を行うＣＨ１のインターフェースである。
【００５８】
　インターフェース２６−１は、チップ１０−１との間でデータ転送を行う場合、図４に示すように、監視制御部２７に、データ転送を要求する処理要求信号ＲＥＱ１を送信する。そして、インターフェース２６−１は、処理要求信号ＲＥＱ１に応答して監視制御部２７から送信された許可信号ＡＣＫ１’を受信して、チップ１０−１に対して書き込み処理又は読み出し処理を行うためのデータを転送する。
【００５９】
　監視制御部２７は、インターフェース２６−０，２６−１から送信された２つの処理要求信号ＲＥＱ０，ＲＥＱ１を受信して、インターフェース２６−０，２６−１によるデータ転送が順番に行われるように送信タイミングを設定した許可信号ＡＣＫ０’，ＡＣＫ１’を、それぞれ、インターフェース２６−０，２６−１に送信するものである。
【００６０】
　監視制御部２７は、インターフェース２６−０，２６−１から、それぞれ、処理要求信号ＲＥＱ０，ＲＥＱ１を受信すると、インターフェース２６−０，２６−１のうち、いずれが先に、それぞれ、チップ１０−０，１０−１との間でデータ転送を行うべきか、その順序を判別する。
【００６１】
　監視制御部２７は、例えば、インターフェース２６−０によるデータ転送の方が先であると判別した場合に、インターフェース２６−１から処理要求信号ＲＥＱ１を受信したときは、インターフェース２６−０から処理要求信号ＲＥＱ０を受信するまで待機する。監視制御部２７は、処理要求信号ＲＥＱ０を受信すると、処理要求信号ＲＥＱ０に対応した処理要求信号ＲＥＱ０’をバッファ２４に送信する。
【００６２】
　バッファ２４は、処理要求信号ＲＥＱ０’に応答して許可信号ＡＣＫ０を監視制御部２７に送信する。監視制御部２７は、バッファ２４から許可信号ＡＣＫ０を受信してインターフェース２６−０に許可信号ＡＣＫ０’を送信する。監視制御部２７は、インターフェース２６−０に許可信号ＡＣＫ０’を送信すると、インターフェース２６−０が次にデータ転送を行う順序をインターフェース２６−１よりも後として記憶する。
【００６３】
　そして、監視制御部２７は、次にデータ転送を行う順序がインターフェース２６−１になった後、つまり、インターフェース２６−０に許可信号ＡＣＫ０’を送信した後、処理要求信号ＲＥＱ１に対応した処理要求信号ＲＥＱ１’をバッファ２４に送信する。
　バッファ２４は、処理要求信号ＲＥＱ１’に応答して許可信号ＡＣＫ１を監視制御部２７に送信する。監視制御部２７は、バッファ２４から許可信号ＡＣＫ１を受信してインターフェース２６−１に許可信号ＡＣＫ１’を送信する。監視制御部２７は、インターフェース２６−１に許可信号ＡＣＫ１’を送信すると、インターフェース２６−１が次にデータ転送を行う順序をインターフェース２６−０よりも後として記憶する。
【００６４】
　また、監視制御部２７は、例えば、インターフェース２６−１によるデータ転送の方が先であると判別した場合に、インターフェース２６−０から処理要求信号ＲＥＱ０を受信したときは、インターフェース２６−１から処理要求信号ＲＥＱ１を受信するまで、待機する。監視制御部２７は、処理要求信号ＲＥＱ１を受信すると、処理要求信号ＲＥＱ１に対応した処理要求信号ＲＥＱ１’をバッファ２４に送信する。
【００６５】
　バッファ２４は、処理要求信号ＲＥＱ１’に応答して許可信号ＡＣＫ１を監視制御部２７に送信する。監視制御部２７は、バッファ２４から許可信号ＡＣＫ１を受信してインターフェース２６−１に許可信号ＡＣＫ１’を送信する。監視制御部２７は、インターフェース２６−１に許可信号ＡＣＫ１’を送信すると、インターフェース２６−１が次にデータ転送を行う順序をインターフェース２６−０よりも後として記憶する。
【００６６】
　そして、監視制御部２７は、次にデータ転送を行う順序がインターフェース２６−０になった後、つまり、インターフェース２６−１に許可信号ＡＣＫ１’を送信した後、処理要求信号ＲＥＱ０に対応した処理要求信号ＲＥＱ０’をバッファ２４に送信する。
　バッファ２４は、処理要求信号ＲＥＱ０’に応答して許可信号ＡＣＫ０を監視制御部２７に送信する。監視制御部２７は、バッファ２４から許可信号ＡＣＫ０を受信してインターフェース２６−０に許可信号ＡＣＫ０’を送信する。監視制御部２７は、インターフェース２６−０に許可信号ＡＣＫ０’を送信すると、インターフェース２６−０が次にデータ転送を行う順序をインターフェース２６−１よりも後として記憶する。
【００６７】
　このようにして、監視制御部２７は、インターフェース２６−０，２６−１間でデータ転送が交互に行われるように、許可信号ＡＣＫ０’，ＡＣＫ１’の送信タイミングを設定する。
【００６８】
　次に本実施形態に係るフラッシュメモリシステム１の動作を説明する。
　フラッシュメモリシステム１がホストシステム２に装着されると、フラッシュメモリシステム１は、外部バス３１を介してホストシステム２に接続される。
【００６９】
　ホストシステム２は、データをフラッシュメモリ１０に書き込む場合、外部バス３１を介してフラッシュメモリシステム１にアドレスを供給し、書き込むデータをフラッシュメモリシステム１に供給する。
　フラッシュメモリシステム１は、供給されたデータを、ホストインターフェース２１を介してコントローラ２０の内部に取り込む。
【００７０】
　マイクロプロセッサ２２は、例えば、図５に示すように、バッファ２４に３つのデータ保持部２４Ａ，２４Ｂ，２４Ｃを設定する。フラッシュメモリ１０の１ページ当たりのバイト数が５１２バイトとすると、マイクロプロセッサ２２は、３つのデータ保持部２４Ａ，２４Ｂ，２４Ｃに、それぞれ、５１２バイトの領域を割り当てる。
【００７１】
　マイクロプロセッサ２２は、ホストシステム２から供給されたデータを、割り当てた５１２バイトの領域に対応するように区分する。区分したデータが、図５に示すように、Page1〜Page5までのデータになったものとすると、まず、マイクロプロセッサ２２は、図６に示すように、Page1，Page2，Page3のデータを、それぞれ、バッファ２４のデータ保持部２４Ａ，２４Ｂ，２４Ｃに保持する。データ保持部２４Ａ，２４Ｂ，２４Ｃは、フラッシュメモリ１０に書き込むデータを、フラッシュメモリ１０への書き込み準備ができるまで一時的に保持する。
【００７２】
　そして、フラッシュメモリインターフェース２６とバッファ２４とは、処理要求信号ＲＥＱ０’，ＲＥＱ１’、許可信号ＡＣＫ０，ＡＣＫ１を送受信する。この場合、データの送受信が行われるタイミングには、図７（ａ）〜（ｃ）に示すように、３つのパターンが可能である。尚、パターン１〜３の関係は、インターフェース２６−０，２６−１を入れ替えると、逆の関係になる。
【００７３】
　まず、パターン１は、図７（ａ）に示すように、先にデータ転送を行うべきインターフェース２６−０が、インターフェース２６−１よりも先に処理要求信号ＲＥＱ０を監視制御部２７に送信する場合である。
【００７４】
　パターン１の場合、監視制御部２７は、図７（ａ）に示すように、インターフェース２６−０，２６−１から、それぞれ、処理要求信号ＲＥＱ０，ＲＥＱ１を、この順番で受信する。監視制御部２７は、処理要求信号ＲＥＱ０に対応する処理要求信号ＲＥＱ０’をバッファ２４に出力する。バッファ２４は許可信号ＡＣＫ０を監視制御部２７に出力する。監視制御部２７は、許可信号ＡＣＫ０を受信して、許可信号ＡＣＫ０に対応する許可信号ＡＣＫ０’をインターフェース２６−０に出力する。
【００７５】
　監視制御部２７は、処理要求信号ＲＥＱ１に対応する処理要求信号ＲＥＱ１’をバッファ２４に出力する。バッファ２４が処理要求信号ＲＥＱ１’に応答して許可信号ＡＣＫ１を監視制御部２７に出力すると、監視制御部２７は、許可信号ＡＣＫ１に対応する許可信号ＡＣＫ１’をインターフェース２６−１に送信する。
【００７６】
　パターン２は、図７（ｂ）に示すように、後でデータ転送を行うべきインターフェース２６−１が、インターフェース２６−０よりも先に処理要求信号ＲＥＱ１を監視制御部２７に送信する場合である。
【００７７】
　パターン２の場合、監視制御部２７は、図７（ｂ）に示すように、インターフェース２６−１からの処理要求信号ＲＥＱ１を先に受信しても、インターフェース２６−０からの処理要求信号ＲＥＱ０を受信するまで待機する。監視制御部２７は、インターフェース２６−０からの処理要求信号ＲＥＱ０を受信すると、処理要求信号ＲＥＱ０’をバッファ２４に送信する。
【００７８】
　バッファ２４が処理要求信号ＲＥＱ０’に応答して、監視制御部２７に許可信号ＡＣＫ０を送信すると、監視制御部２７は、この許可信号ＡＣＫ０を受信して、許可信号ＡＣＫ０に対応する許可信号ＡＣＫ０’をインターフェース２６−０に出力する。
【００７９】
　監視制御部２７は、次に、処理要求信号ＲＥＱ１’をバッファ２４に送信する。バッファ２４は、処理要求信号ＲＥＱ１’に応答して、監視制御部２７に許可信号ＡＣＫ１を出力すると、監視制御部２７は、許可信号ＡＣＫ１に対応する許可信号ＡＣＫ１’をインターフェース２６−１に送信する。
【００８０】
　このパターン２におけるフラッシュメモリ１０へのデータの書き込みタイミングを図８に示す。
　インターフェース２６−０，２６−１に接続されたフラッシュメモリ１０は、図８（ａ）、（ｃ）に示すように、時刻ｔ１０、ｔ１１（ｔ１０＜ｔ１１）において、ビジー信号として、それぞれ、信号Ｓ１２，信号Ｓ１０をＬ（低）レベルからＨレベル（高レベル）に立ち上げるものとする。尚、ビジー信号のＬレベルは、処理中であることを示し、Ｈレベルは、待機中であることを示す。
【００８１】
　信号Ｓ１２（ＢＵＳＹ＿ＣＨ１）がＨレベルに立ち上がると、インターフェース２６−１は、内部バス３２を介してフラッシュメモリ１０（チップ１０−１）に、コマンド信号Ｃ、アドレス信号Ａを、順次、出力する。
【００８２】
　続いて、インターフェース２６−１は、図８（ｄ）の信号Ｓ１３で示すように、処理要求信号ＲＥＱ１をＬレベルからＨレベルに立ち上げる。しかし、監視制御部２７は、信号Ｓ１３（ＲＥＱ１）がＨレベルに立ち上がっても、このまま、処理要求信号ＲＥＱ０が立ち上がるまで待機する。
【００８３】
　一方、信号Ｓ１０が立ち上がると、インターフェース２６−０は、コマンド信号Ｃ、アドレス信号Ａを、順次、フラッシュメモリ１０（チップ１０−０）に出力する。コマンド信号Ｃは、フラッシュメモリ１０（チップ１０−０）内のレジスタに書き込むデータを転送するコマンドである。続いて、インターフェース２６−０は、図８（ｂ）の信号Ｓ１１で示すように、処理要求信号ＲＥＱ０をＬレベルからＨレベルに立ち上げる。
【００８４】
　監視制御部２７は、信号Ｓ１１（ＲＥＱ０）がＨレベルに立ち上がると、図８（ｅ）の信号Ｓ１４で示すように、処理要求信号ＲＥＱ０’をＬレベルからＨレベルに立ち上げる。
【００８５】
　処理要求信号ＲＥＱ０’がＨレベルに立ち上がると、バッファ２４は、図８（ｆ）の信号Ｓ１５で示すように、許可信号ＡＣＫ０をＬレベルからＨレベルに立ち上げる。
【００８６】
　信号Ｓ１５（ＡＣＫ０）がＨレベルに立ち上がると、監視制御部２７は、図８（ｇ）の信号Ｓ１６で示すように、許可信号ＡＣＫ０’をＬレベルからＨレベルに立ち上げる。
【００８７】
　信号Ｓ１６（ＡＣＫ０’）がＨレベルに立ち上がると、インターフェース２６−０は、バッファ２４が保持しているデータＤをフラッシュメモリ１０に転送する。
【００８８】
　また、監視制御部２７は、信号Ｓ１６（ＡＣＫ０’）をＨレベルに立ち上げると、図８（ｈ）の信号Ｓ１７で示すように、処理要求信号ＲＥＱ１’をＬレベルからＨレベルに立ち上げる。
【００８９】
　信号Ｓ１７（ＲＥＱ１’）がＨレベルに立ち上がると、バッファ２４は、応答して、図８（ｉ）の信号Ｓ１８で示すように、許可信号ＡＣＫ１をＬレベルからＨレベルに立ち上げる。
【００９０】
　信号Ｓ１８（ＡＣＫ１）がＨレベルに立ち上がると、監視制御部２７は、図８（ｊ）の信号Ｓ１９で示すように、許可信号ＡＣＫ１’をＬレベルからＨレベルに立ち上げる。
【００９１】
　信号Ｓ１６（ＡＣＫ１’）がＨレベルに立ち上がると、インターフェース２６−１は、バッファ２４が保持しているデータＤをフラッシュメモリ１０に転送する。
【００９２】
　フラッシュメモリ１０のチップ１０−０へのデータＤの転送が終了すると、インターフェース２６−０は、内部バス３２を介してフラッシュメモリ１０（チップ１０−０）に、コマンド信号Ｃ’を送信する。
【００９３】
　また、フラッシュメモリ１０のチップ１０−１へのデータＤの転送が終了すると、インターフェース２６−１は、内部バス３２を介してフラッシュメモリ１０（チップ１０−１）に、コマンド信号Ｃ’を送信する。コマンド信号Ｃ’は、フラッシュメモリ１０内のレジスタに保持されたデータをフラッシュメモリ１０内のメモリセルアレイに複写するコマンドである。
【００９４】
　このようなタイミングで、パターン２におけるデータの書き込み処理が行われる。
【００９５】
　パターン３は、図７（ｃ）に示すように、データ転送を行ったインターフェース２６−０が、インターフェース２６−１よりも先に、再度、処理要求信号ＲＥＱ０を監視制御部２７に送信する場合である。
【００９６】
　パターン３の場合、監視制御部２７は、図７（ｃ）に示すように、処理要求信号ＲＥＱ０を受信すると、処理要求信号ＲＥＱ０’をバッファ２４に送信する。バッファ２４は、処理要求信号ＲＥＱ０’に応答して監視制御部２７に許可信号ＡＣＫ０を送信する。
【００９７】
　監視制御部２７は、許可信号ＡＣＫ０を受信すると、許可信号ＡＣＫ０’をインターフェース２６−０に送信する。この場合、監視制御部２７は、次にデータ転送を行うべきものがインターフェース２６−１であることを判別する。監視制御部２７は、再度、インターフェース２６−０から、処理要求信号ＲＥＱ０を受信しても、処理要求信号ＲＥＱ１を受信するまで待機する。
【００９８】
　監視制御部２７は、インターフェース２６−１からの処理要求信号ＲＥＱ１を受信すると、バッファ２４に処理要求信号ＲＥＱ１’を送信する。
【００９９】
　バッファ２４は、処理要求信号ＲＥＱ１’に応答して、監視制御部２７に許可信号ＡＣＫ１を送信すると、監視制御部２７は、許可信号ＡＣＫ１を受信して、許可信号ＡＣＫ１に対応する許可信号ＡＣＫ１’をインターフェース２６−１に出力する。
【０１００】
　次に、監視制御部２７は、バッファ２４に処理要求信号ＲＥＱ０’を送信する。バッファ２４は、処理要求信号ＲＥＱ０’に応答して監視制御部２７に許可信号ＡＣＫ０を送信すると、監視制御部２７は、この許可信号ＡＣＫ０を受信して、許可信号ＡＣＫ０に対応する許可信号ＡＣＫ０’をインターフェース２６−０に送信する。
【０１０１】
　このようにして、監視制御部２７は、許可信号ＡＣＫ０’，ＡＣＫ１’を交互にインターフェース２６−０，２６−１に送信するようにタイミングを制御する。
【０１０２】
　例えば、図５に示すように、先にデータ転送を行うべきインターフェース２６−０が、インターフェース２６−１よりも先に処理要求信号ＲＥＱ０を監視制御部２７に送信した場合、このパターンは、パターン１に該当する。
【０１０３】
　この場合、監視制御部２７は、図７（ａ）に示すパターン１に従って、インターフェース２６−０に許可信号ＡＣＫ０’を送信し、インターフェース２６−０は、許可信号ＡＣＫ０’を受信して、チップ１０−０へのPage1のデータの転送を開始する。監視制御部２７は、許可信号ＡＣＫ０’を送信した後に、許可信号ＡＣＫ１’をインターフェース２６−１に送信する。インターフェース２６−１は、許可信号ＡＣＫ１’を受信して、チップ１０−１へのPage2のデータの転送を開始する。
【０１０４】
　次に、図９に示すように、後にデータ転送を行うべきインターフェース２６−１が、インターフェース２６−０よりも先に、処理要求信号ＲＥＱ１を監視制御部２７に送信した場合、このパターンは、パターン２に該当する。
【０１０５】
　この場合、監視制御部２７は、図７（ｂ）に示すパターン２に従って、インターフェース２６−０に許可信号ＡＣＫ０’を送信してから、インターフェース２６−１に、許可信号ＡＣＫ１’を送信する。インターフェース２６−０は、チップ１０−０にPage1のデータの転送を開始し、この転送が開始された後に、インターフェース２６−１は、チップ１０−１にPage2のデータの転送を開始する。
【０１０６】
　次に、図１０に示すように、転送したPage1のデータがチップ１０−０内のレジスタからメモリセルアレイに複写され、Page1のデータを転送したインターフェース２６−０が、インターフェース２６−１よりも先に、再度、処理要求信号ＲＥＱ０を監視制御部２７に送信した場合、このパターンは、パターン３に該当する。
【０１０７】
　この場合、監視制御部２７は、図７（ｃ）に示すパターン３に従って、インターフェース２６−１に許可信号ＡＣＫ１’を送信してから、インターフェース２６−０に、許可信号ＡＣＫ０’を送信する。インターフェース２６−１は、チップ１０−１にPage2のデータの転送を開始し、この転送が開始された後に、インターフェース２６−０は、チップ１０−０にPage3のデータの転送を開始する。
【０１０８】
　このようにして、監視制御部２７が許可信号ＡＣＫ０’，ＡＣＫ１’を交互にインターフェース２６−０，２６−１に送信すると、データ保持部２４Ａ〜２４Ｃに取り込まれたデータは、結果として、以下のように取り込まれた順に、フラッシュメモリ１０のチップ１０−０，１０−１に交互に割り当てられる。
【０１０９】
　ステップ１：データ保持部２４Ａのデータ→チップ１０−０
　ステップ２：データ保持部２４Ｂのデータ→チップ１０−１
　ステップ３：データ保持部２４Ｃのデータ→チップ１０−０
　ステップ４：データ保持部２４Ａのデータ→チップ１０−１
　ステップ５：データ保持部２４Ｂのデータ→チップ１０−０」
　
　ここで、上記記載事項を引用例の関連図面と技術常識に照らせば、以下のことがいえる。 
（１）引用例の図１に示される「フラッシュメモリシステム１」は、「ホストシステム２から転送されるフラッシュメモリ１０に書き込むデータを一時的に保持する複数のデータ保持部２４Ａ、２４Ｂ、２４Ｃを備えるバッファ２４」を有している（段落【００４７】〜【００５１】、【００７０】、【００７１】、【図１】〜【図６】の記載参照）。
　
（２）引用例の図１に示される「フラッシュメモリシステム１」は、「フラッシュメモリチップ１０−０、１０−１を備える複数のチャンネルＣＨ０、ＣＨ１」も有している（段落【００５４】〜【００５８】，【図１】〜【図６】の記載参照）。
　
（３）引用例の図１に示される「フラッシュメモリシステム１」は、「バッファ２４に一時的に保持されたフラッシュメモリ１０に書き込むデータが複数のチャンネルＣＨ０、ＣＨ１に順次にデータ転送されるように制御し、前記データ転送されたフラッシュメモリ１０に書き込むデータが前記チャンネルＣＨ０、ＣＨ１に備えられたフラッシュメモリチップ１０−０、１０−１のメモリセルアレイに書き込み処理されるように制御するフラッシュメモリインタフェース２６」も有している（段落【００５４】〜【００６７】、【図１】〜【図６】の記載参照）。
　
（４）上記（１）〜（３）に示した引用例の各参照箇所の記載から明らかなように、引用例には、上記チャンネルＣＨ０、ＣＨ１の数が２のとき、３個のデータ保持部２４Ａ、２４Ｂ、２４Ｃを備える例が示されている。
　
（５）上記（３）に示した引用例の各参照箇所（段落【００５４】〜【００６７】、【図１】〜【図６】）の記載から明らかなように、上記「フラッシュメモリインターフェース２６」は、「複数のチャンネルＣＨ０、ＣＨ１を独立的に制御するために前記複数のチャンネルＣＨ０、ＣＨ１にそれぞれ連結された複数のインターフェース２６−０、２６−１を備え、前記各チャンネルＣＨ０、ＣＨ１に連結されたインターフェース２６−０、２６−１は、同一チャンネル上の前記メモリセルアレイに前記データ保持部２４Ａ、２４Ｂ、２４Ｃから転送されたデータを書き込み処理するように制御」する機能を有するものである。
　また、引用例の段落【００８０】〜【００９４】の記載によれば、引用例の図８に示される例においては、同図８の（ａ）のｔ１２以降のＳ１０（ＢＵＳＹ＿ＣＨ０）がＬレベルの期間においてＣＨ０におけるメモリセルアレイへのデータの書き込み処理が実行され、同図８の（ｃ）のｔ１３以降のＳ１２（ＢＵＳＹ＿ＣＨ１）がＬレベルの期間においてＣＨ１におけるメモリセルアレイへのデータの書き込み処理が実行されると認められ、ＣＨ０とＣＨ１の各チャンネルにおけるメモリセルアレイへの書き込み処理が互いにオーバーラッピングされるように制御されていることは明らかである。
　
（６）上記（１）に示した引用例の各参照箇所（段落【００４７】〜【００５１】、【００７０】、【００７１】、【図１】〜【図６】）の記載から明らかように、引用例には、「複数のチャンネルＣＨ０、ＣＨ１の数が２の場合において、前記バッファ２４に備えられたデータ保持部２４Ａ、２４Ｂ、２４Ｃの総保持量は、少なくとも前記メモリセルアレイに記録される一つのページサイズの３倍」である例が示されている。
　
　以上を総合すると、引用例には、次の発明（以下、「引用発明」と呼ぶ。）が記載されているといえる。
「　フラッシュメモリシステム１において、
　ホストシステム２から転送されるフラッシュメモリ１０に書き込むデータを一時的に保持する複数のデータ保持部２４Ａ、２４Ｂ、２４Ｃを備えるバッファ２４と、
　フラッシュメモリチップ１０−０、１０−１を備える複数のチャンネルＣＨ０、ＣＨ１と、
　前記バッファ２４に一時的に保持された前記フラッシュメモリ１０に書き込むデータが複数のチャンネルＣＨ０、ＣＨ１に順次にデータ転送されるように制御し、前記データ転送された前記フラッシュメモリ１０に書き込むデータが前記チャンネルＣＨ０、ＣＨ１に備えられたフラッシュメモリチップ１０−０、１０−１のメモリセルアレイに書き込み処理されるように制御するフラッシュメモリインタフェース２６と、を備え、
　前記バッファ２４は、前記複数のチャンネルＣＨ０、ＣＨ１の数が２のとき、３個のデータ保持部２４Ａ、２４Ｂ、２４Ｃを備え、
　前記フラッシュメモリインターフェース２６は、前記複数のチャンネルＣＨ０、ＣＨ１を独立的に制御するために前記複数のチャンネルＣＨ０、ＣＨ１にそれぞれ連結された複数のインターフェース２６−０、２６−１を備え、前記各チャンネルＣＨ０、ＣＨ１に連結されたインターフェース２６−０、２６−１は、同一チャンネル上の前記メモリセルアレイに前記データ保持部２４Ａ、２４Ｂ、２４Ｃから転送されたデータを書き込み処理すると同時に、各チャンネルにおける書き込み処理が互いにオーバーラッピングされるように制御し、
　前記複数のチャンネルＣＨ０、ＣＨ１の数が２の場合において、前記バッファ２４に備えられたデータ保持部２４Ａ、２４Ｂ、２４Ｃの総保持量は、少なくとも前記メモリセルアレイに記録される一つのページサイズの３倍である、
　フラッシュメモリシステム」
　
４．対比
　本願発明と引用発明を対比すると、次のことがいえる。
（１）引用発明でいう「ホストシステム２から転送されるフラッシュメモリ１０に書き込むデータ」は、本願発明の「ホストから伝送される保存データ」と同じものである。
（２）引用発明の「複数のデータ保持部２４Ａ、２４Ｂ、２４Ｃ」は本願発明の「複数のバッファ」に相当し、引用発明の「バッファ２４」は、本願発明の「バッファ部」に相当する。
（３）引用発明の「フラッシュメモリチップ１０−０、１０−１を備える複数のチャンネルＣＨ０、ＣＨ１」は、本願発明の「複数のメモリセルアレイを備える少なくとも一つのフラッシュメモリチップを備える複数のチャンネル部」と、「フラッシュメモリチップを備える複数のチャンネル部」である点で共通する。
（４）引用発明の「フラッシュメモリインタフェース２６」は、その機能からみて「制御部」ともいい得るものであり、引用発明でいう「データ転送」、「書き込み処理」は、本願発明でいう「伝送」、「記録」に相当するものといえるから、上記「フラッシュメモリインタフェース２６」は、本願発明の「制御部」と、「前記バッファ部に保存された前記保存データが前記複数のチャンネル部に順次に伝送されるように制御し、前記伝送された保存データが前記チャンネル部に備えられたフラッシュメモリチップのメモリセルアレイに記録されるように制御する制御部」である点で共通する。
（５）引用発明において「バッファ２４」が、「複数のチャンネルＣＨ０、ＣＨ１の数が２」のとき、「３個のデータ保持部２４Ａ、２４Ｂ、２４Ｃ」を備えるように構成されていることは、本願発明において「バッファ部」が、「複数のチャンネル部の数をｎ（ｎは、整数）」とするとき、「（ｎ＋１）個のバッファ」を備えるように構成されていることに相当する。
（６）引用発明の「複数のインターフェース２６−０、２６−１」は、本願発明の「複数のメモリ制御部」と、「複数のチャンネル部を独立的に制御するために前記複数のチャンネル部のそれぞれに連結された複数のメモリ制御部」である点、及び「同一チャンネル上のメモリセルアレイにバッファから伝送されたデータを記録すると同時に、各チャンネルにおける記録動作が互いにオーバーラッピングされるように制御」するものである点で共通する。
（７）引用発明において「前記複数のチャンネルＣＨ０、ＣＨ１の数が２の場合において、データ保持部２４Ａ、２４Ｂ、２４Ｃの総保持量は少なくとも前記メモリセルアレイに記録される一つのページサイズの３倍」とされていることは、本願発明において「複数のチャンネル部の数をｎ（ｎは、整数）、メモリセルアレイに記録される一つのページサイズをｓとするとき、前記バッファ部に備えられたバッファの総保存容量は、少なくともｓ×（ｎ＋１）」とされていることに相当する。
　
　したがって、本願発明と引用発明の間には、次の一致点、相違点があるといえる。
　
〈一致点〉
 「　フラッシュメモリシステムにおいて、
　ホストから伝送される保存データを一時保存する複数のバッファを備えるバッファ部と、
　フラッシュメモリチップを備える複数のチャンネル部と、
　前記バッファ部に保存された前記保存データが前記複数のチャンネル部に順次に伝送されるように制御し、前記伝送された保存データが前記チャンネル部に備えられたフラッシュメモリチップのメモリセルアレイに記録されるように制御する制御部と、を備え、
　前記バッファ部は、前記複数のチャンネル部の数をｎ（ｎは、整数）とするとき、（ｎ＋１）個のバッファを備え、
　前記制御部は、前記複数のチャンネル部を独立的に制御するために前記複数のチャンネル部のそれぞれに連結された複数のメモリ制御部を備え、前記各チャンネル部に連結されたメモリ制御部は、同一チャンネル上の前記メモリセルアレイに前記バッファから伝送されたデータを記録すると同時に、各チャンネルにおける記録動作が互いにオーバーラッピングされるように制御し、
　前記複数のチャンネル部の数をｎ（ｎは、整数）、前記メモリセルアレイに記録される一つのページサイズをｓとするとき、前記バッファ部に備えられたバッファの総保存容量は、少なくともｓ×（ｎ＋１）である、
　フラッシュメモリシステム。」
　
〈相違点〉
　本願発明の複数のチャンネル部が備えるフラッシュメモリチップは、その少なくとも一つが「複数のメモリセルアレイ」を備えるものとされており、本願発明の「メモリ制御部」は、同一チャンネル上のメモリセルアレイにバッファから伝送されたデータを記録する際に、「インターリーブ方式」で記録するものとされているのに対し、引用発明の複数のチャンネル部が備えるフラッシュメモリチップは、その少なくとも一つが「複数のメモリセルアレイ」を備えるものとはされておらず、引用発明の「メモリ制御部」に対応する「インターフェース２６−０、２６−１」は、同一チャンネル上のメモリセルアレイにバッファから伝送されたデータを記録する際に、「インターリーブ方式」で記録するものとはされていない点。
　
５．判断 
（１）〈相違点〉について
 　以下の事情を総合すると、引用発明において、上記相違点に係る本願発明の構成を採用すること、換言すれば、引用発明の複数のチャンネル部が備えるフラッシュメモリチップを、その少なくとも一つが「複数のメモリセルアレイ」を備えるものとし、引用発明の「メモリ制御部」に対応する「インターフェース２６−０、２６−１」を、同一チャンネル上のメモリセルアレイにバッファから伝送されたデータを記録する際に、「インターリーブ方式」で記録するものとすることは、当業者が容易に想到し得たことというべきである。
　
ア．引用例の段落【０００７】〜【００１１】等の記載によれば、引用発明がフラッシュメモリへの書き込み処理の処理効率を向上すべく複数のフラッシュメモリチップを備えたシステムを前提としていることは明らかであり、引用発明においても、書き込み処理の効率向上は当然に望まれる事項であるから、引用発明には、「書き込み処理の効率向上につながる技術であって、採用に対して阻害要因がない当業者に知られている技術」を採用することについての動機付けがあるといえる。
　
イ．一方、平成２４年８月１０日付けの拒絶理由通知と拒絶査定において周知技術を示す文献として例示された、特開２０００−１３２９８２号公報（以下、「周知例１」という。）（図１、図３（Ｂ）、図６（Ｂ）についての説明箇所の記載参照）、国際公開０３／０６０７２２号（以下、「周知例２」という。）（図１、図５についての説明箇所の記載参照）等によれば、審査官が指摘しているように、「フラッシュメモリチップに複数のメモリセルアレイを設け、インターリーブ方式で記録する技術」は、本願優先日前に周知であったと認められる。
　また、周知例１の段落【００１５】に「並列記録方式による書き込みの効果を、少ないチップ数で構成された記録媒体を使用した場合においても発揮できる情報記録媒体素子を提供することを目的とするものである。」という記載があることや、周知例２の第４頁第９〜１１行に「前記メモリコントローラは前記不揮発性メモリチップ毎に順次、不揮発性メモリチップ内のメモリバンクに対するインタリーブ書き込みを支持することが可能である。」という記載があること等からみて、上記周知であったと認められる「フラッシュメモリチップに複数のメモリセルアレイを設け、インターリーブ方式で記録する技術」が、複数のメモリチップを有する記憶装置の各々のメモリチップに対しても適用され得るものであることは明らかである。
　
ウ．そして、引用発明には、上記周知であったと認められる「フラッシュメモリチップに複数のメモリセルアレイを設け、インターリーブ方式で記録する技術」を採用することに対する阻害要因は全く見当たらない。
　
エ．以上によれば、引用発明に上記周知であったと認められる「フラッシュメモリチップに複数のメモリセルアレイを設け、インターリーブ方式で記録する技術」を採用することは、当業者が容易に推考し得たことである。
　そして、そのことは、引用発明において、上記相違点に係る本願発明の構成を採用することが当業者にとって容易であったことを意味している。
　
（２）本願発明の効果について 
　本願発明の構成によってもたらされる効果は、引用発明及び周知技術から当業者が予測し得る範囲のものであり、本願発明の進歩性を肯定する根拠となり得るようなものではない。 
　
（３）まとめ
　以上のとおりであるから、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができた発明である。
　
６．むすび  
　以上のとおり、本願発明は、引用発明及び周知技術に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　 
　したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。
　
　よって、結論のとおり審決する。