【事件の表示】
　特願２０１１−５４２９０５「シリアル不揮発性メモリに対する向上されたアドレス能力」拒絶査定不服審判事件〔平成２２年　７月　８日国際公開、ＷＯ２０１０／０７６６００、平成２４年　６月２１日国内公表、特表２０１２−５１４２４７、請求項の数（１４）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、２００８年（平成２０年）１２月３０日を国際出願日とする出願であって、その手続の経緯は以下のとおりである。
　平成２３年　８月２６日：翻訳文提出
　平成２５年　４月１９日：拒絶理由の通知　（起案日）
　平成２５年　７月２９日：意見書、手続補正書の提出
　平成２５年１１月２８日：拒絶理由（最後の拒絶理由）の通知（起案日）
　平成２６年　２月２５日：意見書、手続補正書の提出
　平成２６年　６月１２日：平成２６年２月２５日の手続補正についての
　　　　　　　　　　　　　補正却下の決定、拒絶査定　（起案日）
　平成２６年１０月１５日：審判請求書、手続補正書の提出
第２　本願発明
　本願の請求項１−１４に係る発明は、平成２６年１０月１５日付けの手続補正で補正された特許請求の範囲１−１４に記載された事項により特定される以下のとおりのものである。
「　【請求項１】
　複数のバンクで構成される複数の記憶位置と、
　前記複数のバンクの第１バンクを識別する拡張アドレス値を記憶する拡張アドレスレジスタと、
　前記拡張アドレス値と、前記不揮発性メモリデバイスから隣接するブロックのデータを読み出す処理に対応する高速読み出しコマンドと、アドレスとを受信するための入力端子と、
　前記拡張アドレスレジスタに記憶された前記拡張アドレス値と前記アドレスとで構成される組合せアドレスによって識別される記憶位置から始まって、前記組合せアドレスをインクリメントすることにより、前記複数のバンクの第１バンクと前記複数のバンクの第２バンクとの間の境界を横切って、前記隣接するバンクのデータにアクセスする制御部と、
　を備えることを特徴とするシリアル不揮発性メモリデバイス。
　　【請求項２】
　請求項１に記載のメモリデバイスであって、前記拡張アドレス値は８ビット値を備えることを特徴とするメモリデバイス。
　　【請求項３】
　請求項２に記載のメモリデバイスであって、前記アドレスは２４ビットアドレスを備えることを特徴とするメモリデバイス。
　　【請求項４】
　請求項３に記載のメモリデバイスであって、前記制御部は、シリアル周辺インタフェースプロトコルと互換性のある読出しおよび／または書込み動作を実行するように適合され、前記シリアル不揮発性メモリデバイスはシリアルフラッシュメモリデバイスを備えることを特徴とするメモリデバイス。
　　【請求項５】
　請求項４に記載のメモリデバイスであって、前記制御部は、少なくとも一部が前記入力端子で前記拡張アドレス値を受信するのに応じて、前記シリアル周辺インタフェースプロトコルと互換性のある書込み動作を前記拡張アドレスレジスタに対して実行するようにさらに適合されることを特徴とするメモリデバイス。
　　【請求項６】
　請求項１に記載のメモリデバイスであって、前記複数のバンクのうちの一つ以上は１６Ｍ（メガ）個の記憶位置を備えることを特徴とするメモリデバイス。
　　【請求項７】
　請求項６に記載のメモリデバイスであって、前記複数の記憶位置のうちの一つ以上は８ビット記憶位置を備え、前記複数のバンクは１２８Ｍｂの容量を有するバンクを備えて１２８Ｍｂよりも大きな前記メモリデバイスのための総容量を与えることを特徴とするメモリデバイス。
　　【請求項８】
　プロセッサと、
　前記プロセッサに結合されるシリアル不揮発性メモリデバイスと、
　を備え、前記メモリデバイスは、
　複数のバンクで構成される複数の記憶位置と、
　前記複数のバンクの第１バンクを識別する拡張アドレス値を記憶する拡張アドレスレジスタと、
　前記プロセッサから前記拡張アドレス値と、前記不揮発性メモリデバイスから隣接するブロックのデータを読み出す処理に対応する高速読み出しコマンドと、アドレスとを受信する入力端子と、
　前記拡張アドレスレジスタに記憶された前記拡張アドレス値と前記アドレスとで構成される組合せアドレスによって識別される記憶位置から始まって、前記組合せアドレスをインクリメントすることにより、前記複数のバンクの第１バンクと前記複数のバンクの第２バンクとの間の境界を横切って、前記隣接するバンクのデータにアクセスする制御部と、
　　　を備えることを特徴とするシステム。
　　【請求項９】
　請求項８に記載のシステムであって、前記拡張アドレス値は８ビット値を備えることを特徴とするシステム。
　　【請求項１０】
　請求項９に記載のシステムであって、前記アドレスは２４ビットアドレスを備えることを特徴とするシステム。
　　【請求項１１】
　請求項８に記載のシステムであって、前記制御部は、シリアル周辺インタフェースプロトコルと互換性のある読出しおよび／または書込み動作を実行するように適合され、前記シリアル不揮発性メモリデバイスはシリアルフラッシュメモリデバイスを備えることを特徴とするシステム。
　　【請求項１２】
　請求項１１に記載のシステムであって、前記制御部は、少なくとも一部が前記プロセッサから前記拡張アドレス値を受信するのに応じて、前記シリアル周辺インタフェースプロトコルと互換性のある書込み動作を前記拡張アドレスレジスタに対して実行するようにさらに適合されることを特徴とするシステム。
　　【請求項１３】
　請求項８に記載のシステムであって、前記複数のバンクのうちの一つ以上は１６Ｍ（メガ）個の記憶位置を備えることを特徴とするシステム。
　　【請求項１４】
　請求項１３に記載のシステムであって、前記複数の記憶位置のうちの一つ以上は８ビット記憶位置を備え、前記複数のバンクは１２８Ｍｂの容量を有するバンクを備えて１２８Ｍｂよりも大きな前記メモリデバイスのための総容量を与えることを特徴とするシステム。」
第３　原査定の理由の概要
　原査定の理由のうち、請求項１についての理由の概要は、次のとおりである。
「この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
・請求項　　１
・引用文献　１，２
・備考
　引用文献１の段落【００２９】〜【００３６】及び図３等の記載を参照すると、引用文献１には、アドレス信号のビットデータＡ０〜Ａ１５（Ａ０〜Ａ１３が本願発明の「アドレス」に、Ａ１４及びＡ１５が本願発明の「拡張アドレス値」に、Ａ０〜Ａ１５が本願発明の「組合せアドレス」にそれぞれ相当する。）によりアクセス位置が定められ、アドレス信号のビットデータＡ１４及びＡ１５により特定される拡張アドレスの値とフラッシュメモリチップ２２０〜２２３（本願発明の「複数のサブセット」に相当する。）内のレジスタ部に格納された拡張アドレスの値が一致したフラッシュメモリチップ２２０〜２２３にアクセスを行うフラッシュメモリ２００（本願発明の「不揮発性メモリ」に相当する。）が記載されている。ここで、アドレスの一致不一致の判定のために比較を行うにあたり、比較対象のアドレスをレジスタに保持することは通常行われることであるから、引用文献１に記載されたものにおいて、アドレス信号のビットデータＡ１４及びＡ１５により特定される拡張アドレスの値をレジスタに保持することは当業者が適宜設計すべき事項である。
　引用文献１には、複数のフラッシュメモリチップの境界を横切って隣接するブロックのデータにアクセスを行うことは記載されていない。しかし、所定の開始アドレスから所定範囲の連続領域をアクセス領域として指定し、指定されたアクセス領域に連続してアクセスを行う高速読み出し技術は周知（例えば、引用文献２の段落【００２８】〜【００３７】等）であるから、引用文献１に記載された発明に該周知技術を適用し、フラッシュメモリチップ２２０〜２２３の境界をまたぐような連続領域をアクセス領域として指定可能にして、複数のフラッシュメモリチップの境界を横切って隣接するブロックのデータにアクセスするよう構成することは、当業者が適宜なし得る事項である。
　その余の点は、当業者が適宜設計すべき事項である。
　したがって、本願の請求項１に係る発明は、引用文献１及び周知技術に基いて当業者が容易に発明をすることができたものである。
　　　　　　　　　　　引　用　文　献　等　一　覧
１．特開２０００−３３０５号公報
２．特開２００８−９８７４号公報」
第４　当審の判断
１．請求項１に係る発明（以下、「本願発明１」という。）について
（１）引用発明
　原査定で引用された引用文献１（特開２０００−３３０５号公報）には、次の記載がある（下線は、本審決で特に着目した箇所を示す。）。
「【００２９】（２）実施の形態２
以下、実施の形態２にかかるフラッシュメモリ２００ついて説明する。図３は、フラッシュメモリ２００を使用するシステムの構成図である。
フラッシュメモリ２００は、拡張アドレス（００，０１，１０，１１）が割り当てられる
拡張アドレス順にアドレス空間（０〜３ＦＦＦｈ、４０００〜７ＦＦＦｈ、８０００〜ＢＦＦＦｈ、Ｃ０００〜ＦＦＦＦｈ）の割り当てられた
４枚のフラッシュメモリチップ２２０〜２２３を、１枚のパッケージに内蔵する。
【００３０】制御部１５０は、信号線１５２を介して”Ｌ”のチップイネーブル信号ＣＥ＃を出力してフラッシュメモリ２００をアクセス可能な状態に切り換えた後に、信号線１５１を介してデータの書き込み又は読み出しコマンドの出力、アドレス空間０〜ＦＦＦＦｈの内、アクセスするセクタアドレスを指定する２バイト（１６ビット）のアドレス信号の出力、及び、書き込みデータの出力又は読み出しデータの受け取りで構成されるシーケンスを実行する。なお、上記チップイネーブル信号の符号の後に使用する＃は、信号レベルの反転を意味し、チップ２２０〜２２３がＬｏｗアクティブであることを意味する。後に説明するように、フラッシュメモリ２００は、チップを切り換えるための信号を別に用意することなく、システムより入力されるアドレス信号の値に基づいて、該アドレス信号により指定されるセクタアドレスが割り当てられているチップをアクセス可能な状態に切り換える。
【００３１】図４は、フラッシュメモリ２００の構成図である。フラッシュメモリ２００は、６４Ｍｂｉｔの記憶容量の４枚のチップ２２０〜２２３を内蔵する。
チップ２２０〜２２３は
割り当てられた拡張アドレスを記憶する各１バイトのレジスタ部２２４〜２２７を備える。
上記レジスタ部２２４〜２２７のｂｉｔ０及びｂｉｔ１からなる２ビットデータに、割り当てられた拡張アドレスの値を記憶する。
【００３２】
チップ２２０〜２２３は、上記レジスタ部２２４〜２２７に記憶する拡張アドレス（００，０１，…）順に、アドレス空間（０〜３ＦＦＦｈ，４０００〜７ＦＦＦｈ，…）が割り当てられる。チップ２２０は、拡張アドレス”００”
チップ２２１は、拡張アドレス”０１”
チップ２２２は、拡張アドレス”１０”
チップ２２３は、拡張アドレス”１１”
【００３３】上記４枚のチップ２２０，２２１，２２２，２２３には、フラッシュメモリ２００のパッケージ側部に設けるピン２０１〜２０５，２１４〜２１６を介して動作電圧Ｖｃｃ、リセット信号ＲＥＳ＃等の所定の信号が入力される他、
Ｉ／Ｏ０〜Ｉ／Ｏ７の端子が割り当てられたピン２０６〜２１３を介して、データの書き込み又は読み出しコマンド、アクセスするセクタアドレスを指定する２バイト（１６ビット）のアドレス信号、書き込みデータ又は読み出しデータの授受が行われる。
【００３４】上記アドレス信号は、各１バイトのＳＡ１，ＳＡ２よりなる１６ビットのデータ（Ａ０〜Ａ１５）であり、０〜ＦＦＦＦｈの値を取る。なお、Ｉ／Ｏ０〜Ｉ／Ｏ７より1バイト単位でパラレルに入力される信号ＳＡ１，ＳＡ２と、上記セクタアドレスの指定に用いる１６ビットのデータ（Ａ０〜Ａ１５）との対応は、上記表１と同じである。
【００３５】
Ｉ／Ｏ６及びＩ／Ｏ７の割り当てられたピン２１２及び２１３は、それぞれチップ２２０〜２２３の拡張アドレス入力端子２３４及び２３５，２３６及び２３７，２３８及び２３９，２４０及び２４１に接続される。
【００３６】各チップ２２０〜２２３は、フラッシュメモリ２００のチップイネーブル端子２２８を介して”Ｌ”のチップイネーブル信号ＣＥ＃が入力されると共に、拡張アドレス入力端子（２３４及び２３５，２３６及び２３７，２３８及び２３９，２４０及び２４１）を介して入力される
アドレス信号のビットデータＡ１４及びＡ１５により特定される拡張アドレスの値（Ａ１５，Ａ１４）が、自己に割り当てられた拡張アドレスと一致する場合にのみアクセス可能な状態に切り換わる。
　そして、引用文献１の上記記載事項を引用文献１の関連図面である図３−５と技術常識に照らし、下線部に着目すれば、引用文献１には、次の発明（以下、「引用発明」という。）が記載されているといえる。
「複数のチップ２２０〜２２３で構成される複数の記憶アドレスと、
　複数のチップ２２０〜２２３の１つのチップを識別する拡張アドレス値を記憶するレジスタ部２２４〜２２７と、
　フラッシュメモリ２００からデータを読み出す処理に対応する読み出しコマンドと、アドレスとを受信するための入力端子Ｉ／Ｏ０〜Ｉ／Ｏ７と、
　を備えるフラッシュメモリ２００。」
（２）対比
　本願発明１と引用発明を対比すると、次のことがいえる。
　ア．引用発明の「複数のチップ２２０〜２２３」、「複数の記憶アドレス」は、
それぞれ本願発明１の「複数のバンク」、「複数の記憶位置」に相当する。
　イ．引用発明の「１つのチップ」、「拡張アドレス値」、「レジスタ部２２４〜２２７」は、
それぞれ本願発明１の「第１バンク」、「拡張アドレス値」、「拡張アドレスレジスタ」に相当する。
　ウ．引用発明の「フラッシュメモリ２００」、「アドレス」、「入力端子Ｉ／Ｏ０〜Ｉ／Ｏ７」は、
それぞれ本願発明１の「不揮発性メモリデバイス」、「アドレス」、「入力端子」に相当し、
引用発明の「データを読み出す処理に対応する読み出しコマンド」と、本願発明１の「隣接するブロックのデータを読み出す処理に対応する高速読み出しコマンド」は、「データを読み出す処理に対応する読み出しコマンド」である点で共通する。
　したがって、本願発明１と引用発明の間には、次の一致点、相違点があるといえる。
（一致点）
「複数のバンクで構成される複数の記憶位置と、
　前記複数のバンクの第１バンクを識別する拡張アドレス値を記憶する拡張アドレスレジスタと、
　前記不揮発性メモリデバイスからデータを読み出す処理に対応する読み出しコマンドと、アドレスとを受信するための入力端子と、
　を備えることを特徴とする不揮発性メモリデバイス。」
（相違点１）
　本願発明１は、「拡張アドレス値」が「入力端子」を介して「受信」されているのに対し、
引用発明は、それに相当する構成を有するものではない点。
（相違点２）
　本願発明１は、「前記不揮発性メモリデバイスから隣接するブロックのデータを読み出す処理に対応する高速読み出しコマンド」を受信し、
「前記拡張アドレスレジスタに記憶された前記拡張アドレス値と前記アドレスとで構成される組合せアドレスによって識別される記憶位置から始まって、前記組合せアドレスをインクリメントすることにより、前記複数のバンクの第１バンクと前記複数のバンクの第２バンクとの間の境界を横切って、前記隣接するバンクのデータにアクセスする制御部」を有しているのに対し、
引用発明は、それに相当する構成を有するものではない点。
（３）判断
　ア．（相違点１について）
　引用発明において、レジスタ部２２４〜２２７に記憶する拡張アドレス値をどのように取得するかは、実装の際に当業者が適宜設計すべき単なる設計的事項である。引用発明における入力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を介して外部から拡張アドレス値を取得するように構成することも当業者であれば容易にし得る。
　イ．（相違点２について）
　当審は、原査定で引用された２００８−９８７４号公報の記載、並びに、前置報告で引用された特開平１１−１２００７５号公報及び特開平５−２７４２１５号公報）を考慮しても、引用発明において上記相違点２を克服することは、容易であったとは言えないと判断する。
　理由は次のとおりである。
　（ア）本願発明１は、拡張アドレスレジスタ（本願の図１、４の拡張アドレスレジスタ224）に記憶された拡張アドレス値（本願の図４のビット31-24の8ビット。上位8ビットを構成する。）と、アドレス（本願の図４のビット23-0の２４ビットアドレス402。下位24ビットを構成する。）とで構成される組合せアドレスを用いている。
　しかし、引用文献１自体には、レジスタ部２２４〜２２７に記憶された拡張アドレス値（Ａ１５、Ａ１４）と、Ｉ／Ｏ０〜Ｉ／Ｏ７を介して入力されたアドレス（Ａ０〜Ａ１３）から組合せアドレスを構成することは記載されていない。引用文献１は、読み出しコマンドの際には常にＡ０〜Ａ１５を外部から受け取るものであり、上位ビットと下位ビットから構成される組合せアドレスを生成する技術思想は記載されていない。
　（イ）原査定で引用された２００８−９８７４号公報（段落【００２８】−【００３７】及び図４参照）、並びに、前置報告で引用された特開平１１−１２００７５号公報（段落【００７４】−【００７７】及び図９参照）及び特開平５−２７４２１５号公報（段落【００１３】−【００２３】及び図１参照）には、アドレスをインクリメントすることにより隣接する物理ブロックや物理チップ（本願のバンクに相当）の境界を横切って高速読み出しを行うという周知技術が記載されている。
　しかし、引用発明とこの周知技術をもってしても、本願の上記相違点２に係る「前記拡張アドレスレジスタに記憶された前記拡張アドレス値と前記アドレスとで構成される組合せアドレスによって識別される記憶位置から始まって、前記組合せアドレスをインクリメントすることにより、前記複数のバンクの第１バンクと前記複数のバンクの第２バンクとの間の境界を横切って、前記隣接するバンクのデータにアクセスする」構成を導き出すことはできない。
　よって、引用発明において上記相違点を克服することは、容易であったとはいえない。
２．請求項２−１４に係る発明について
　本願の請求項８に係る発明（以下、「本願発明８」という。）は、本願発明１の構成を備えた「システム」の発明であり、本願の請求項２−７、９−１４に係る発明は、本願発明１または本願発明８をさらに限定したものであるので、本願発明１と同様に当業者が引用発明に基づいて容易に発明をすることができたとはいえない。
第５　むすび
　以上のとおり、本願の請求項１−１４に係る発明は、いずれも、当業者が引用発明に基づいて容易に発明をすることができたものではないから、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。