(57)【要約】【課題】  外付け回路の追加を不要にし、制御系を複雑化せずにＡＤＣの良否判定試験を行うことを可能とする。【解決手段】  半導体装置１０には、ＡＤＣ１、判定回路２、チャネル選択回路３、テスト信号発生回路４、スイッチＳＷ１乃至ＳＷｎ、スイッチＳＷｎ＋１乃至ＳＷｎ＋ｍ、入力端子Ｐｉｎ１乃至Ｐｉｎｎ、出力端子Ｐｏｕｔが設けられている。ＡＤＣ１は入力端子Ｐｉｎ１乃至Ｐｉｎｎを介して、センサから出力されるアナログ信号である入力信号ＳＩＮ１乃至ＳＩＮｎのいずれかが入力されたときに通常動作し、スイッチＳＷｎ＋１乃至ＳＷｎ＋ｍのいずれかが“ＯＮ”し、デジタル高電位側電源ＤＶｃｃを抵抗分割した信号である入力信号ＳＩＮｎ＋１乃至ＳＩＮｎ＋ｍのいずれかが入力されたときにＤＵＴとして良否判定試験される。【選択図】  図１
2007285764.tif 000002
【特許請求の範囲】
【請求項１】
第１の高電位側電源及び第１の低電位側電源に接続され、前記第１の高電位側電源電圧或いは前記第１の高電位側電源電圧を降圧した電圧をテスト電圧信号として出力するテスト信号発生回路と、
端子を介してアナログ信号を入力し、選択出力する第１のチャネル選択手段と、
前記テスト電圧信号を入力し、選択出力する第２のチャネル選択手段と、
前記第１及び第２のチャネル選択手段の選択出力制御を行うチャネル選択信号を出力するチャネル選択回路と、
前記第１の高電位側電源と同じ或いはそれよりも高い電圧の第２の高電位側電源及び第２の低電位側電源に接続され、ハイレベル基準電圧及びローレベル基準電圧が供給され、前記第１のチャネル選択手段から選択出力される前記アナログ信号及び前記第２のチャネル選択手段から選択出力される前記テスト電圧信号を入力し、良否判定試験のとき、前記チャネル選択信号にもとづいて選択された前記テスト電圧信号を入力してＡＤ変換信号を出力するアナログ・デジタル変換器と、
前記ＡＤ変換信号を入力し、前記ＡＤ変換信号のＡＤ変換値が所定の範囲内であるかの判定を行う判定回路と、
を具備することを特徴とする半導体装置。
【請求項２】
端子を介してアナログ信号を入力し、選択出力する第１のチャネル選択手段と、
第１の高電位側電源電圧をテスト電圧信号として入力し、選択出力する第２のチャネル選択手段と、
前記第１及び第２のチャネル選択手段の選択出力制御を行うチャネル選択信号を出力するチャネル選択回路と、
前記第１の高電位側電源と同じ或いはそれよりも高い電圧の第２の高電位側電源及び第２の低電位側電源に接続され、ハイレベル基準電圧及びローレベル基準電圧が供給され、前記第１のチャネル選択手段から選択出力される前記アナログ信号及び前記第２のチャネル選択手段から選択出力される前記テスト電圧信号を入力し、良否判定試験のとき、前記チャネル選択信号にもとづいて選択された前記テスト電圧信号を入力してＡＤ変換信号を出力するアナログ・デジタル変換器と、
前記ＡＤ変換信号を入力し、前記ＡＤ変換信号のＡＤ変換値が所定の範囲内であるかの判定を行う判定回路と、
を具備することを特徴とする半導体装置。
【請求項３】
第１の高電位側電源及び第１の低電位側電源に接続され、前記第１の高電位側電源電圧或いは前記第１の高電位側電源電圧を降圧した電圧をテスト電圧信号として出力するテスト信号発生回路と、
端子を介して第１のアナログ信号を入力し、選択出力する第１のチャネル選択手段と、
端子を介して第２のアナログ信号を入力し、選択出力する第２のチャネル選択手段と、
前記テスト電圧信号を入力し、選択出力する第３のチャネル選択手段と、
前記テスト電圧信号を入力し、選択出力する第４のチャネル選択手段と、
前記第１乃至第４のチャネル選択手段の選択出力制御を行うチャネル選択信号を出力するチャネル選択回路と、
前記第１の高電位側電源と同じ或いはそれよりも高い電圧の第２の高電位側電源及び第２の低電位側電源に接続され、第１のハイレベル基準電圧及び第１のローレベル基準電圧が供給され、前記第１のチャネル選択手段から選択出力される前記第１のアナログ信号及び前記第３のチャネル選択手段から選択出力される前記テスト電圧信号を入力し、良否判定試験のとき、前記チャネル選択信号にもとづいて選択された前記テスト電圧信号を入力して第１のＡＤ変換信号を出力する第１のアナログ・デジタル変換器と、
前記第１の高電位側電源と同じ或いはそれよりも高い電圧の第３の高電位側電源及び第３の低電位側電源に接続され、第２のハイレベル基準電圧及び第２のローレベル基準電圧が供給され、前記第２のチャネル選択手段から選択出力される前記第２のアナログ信号及び前記第４のチャネル選択手段から選択出力される前記テスト電圧信号を入力し、良否判定試験のとき、前記チャネル選択信号にもとづいて選択された前記テスト電圧信号を入力して第２のＡＤ変換信号を出力する第２のアナログ・デジタル変換器と、
良否判定試験のとき、前記テスト信号発生回路の同一テスト電圧信号に対する前記第１及び第２のＡＤ変換信号を入力し、前記第１のＡＤ変換信号のＡＤ変換値及び前記第２のＡＤ変換信号のＡＤ変換値が所定の範囲内であるかの判定、或いは前記第１のＡＤ変換信号のＡＤ変換値と前記第２のＡＤ変換信号のＡＤ変換値との差が所定の範囲内であるかの判定を行う判定回路と、
を具備することを特徴とする半導体装置。
【請求項４】
第１の高電位側電源及び第１の低電位側電源と、
端子を介して第１のアナログ信号を入力し、選択出力する第１のチャネル選択手段と、
端子を介して第２のアナログ信号を入力し、選択出力する第２のチャネル選択手段と、
前記第１の高電位側電源電圧をテスト電圧信号として入力し、選択出力する第３のチャネル選択手段と、
前記第１の高電位側電源電圧を前記テスト電圧信号として入力し、選択出力する第４のチャネル選択手段と、
前記第１乃至第４のチャネル選択手段の選択出力制御を行うチャネル選択信号を出力するチャネル選択回路と、
前記第１の高電位側電源と同じ或いはそれよりも高い電圧の第２の高電位側電源及び第２の低電位側電源に接続され、第１のハイレベル基準電圧及び第１のローレベル基準電圧が供給され、前記第１のチャネル選択手段から選択出力される前記第１のアナログ信号及び前記第３のチャネル選択手段から選択出力される前記テスト電圧信号を入力し、良否判定試験のとき、前記チャネル選択信号にもとづいて選択された前記テスト電圧信号を入力して第１のＡＤ変換信号を出力する第１のアナログ・デジタル変換器と、
前記第１の高電位側電源と同じ或いはそれよりも高い電圧の第３の高電位側電源及び第３の低電位側電源に接続され、第２のハイレベル基準電圧及び第２のローレベル基準電圧が供給され、前記第２のチャネル選択手段から選択出力される前記第２のアナログ信号及び前記第４のチャネル選択手段から選択出力される前記テスト電圧信号を入力し、良否判定試験のとき、前記チャネル選択信号にもとづいて選択された前記テスト電圧信号を入力して第２のＡＤ変換信号を出力する第２のアナログ・デジタル変換器と、
良否判定試験のとき、前記第１及び第２のＡＤ変換信号を入力し、前記第１のＡＤ変換信号のＡＤ変換値及び前記第２のＡＤ変換信号のＡＤ変換値が所定の範囲内であるかの判定、或いは前記第１のＡＤ変換信号のＡＤ変換値と前記第２のＡＤ変換信号のＡＤ変換値との差が所定の範囲内であるかの判定を行う判定回路と、
を具備することを特徴とする半導体装置。
【請求項５】
第１の高電位側電源及び第１の低電位側電源に接続され、前記第１の高電位側電源電圧或いは前記第１の高電位側電源電圧を降圧した電圧をテスト電圧信号として出力するテスト信号発生回路と、アナログ信号及び前記テスト電圧信号の選択出力制御を行うチャネル選択信号を出力するチャネル選択回路と、前記第１の高電位側電源と同じ或いはそれよりも高い電圧の第２の高電位側電源及び第２の低電位側電源に接続され、ハイレベル基準電圧及びローレベル基準電圧が供給され、選択出力される前記アナログ信号及び前記テスト電圧信号を入力してＡＤ変換信号を出力するアナログ・デジタル変換器と、前記ＡＤ変換信号を入力する判定回路とを有する半導体装置の自己試験故障検出方法であって、
前記アナログ・デジタル変換器の良否試験のとき、
前記チャネル選択信号にもとづいて、前記テスト電圧信号を前記アナログ・デジタル変換器に入力し、ＡＤ変換を行うステップと、
前記アナログ・デジタル変換器から出力されるＡＤ変換信号を判定回路に入力し、前記ＡＤ変換信号のＡＤ変換値が所定の範囲内であるかの判定を行うステップと、
を具備することを特徴とする半導体装置の自己試験故障検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ・デジタル変換器に関する。
【背景技術】
【０００２】
アナログ・デジタル変換は、一般的に、電圧で表されるアナログデータ信号をデジタルフォーマットに変換するものであり、特定のアナログ入力に対応するデジタル値として表すことを“量子化”と呼ばれる。アナログ・デジタル変換器（これ以降、ＡＤＣ（Analog−to−Digital  Converter）と呼称する）には、ナイキストサンプリング回路方式の逐次比較形、積分形、並列比較形、パイプライン型、或いはフォールディング形と、オーバーサンプリング回路方式のΔΣ、ΔＭ、ＭＡＳＨ（カスケード）、或いは高次ΔΣなどがある。ＡＤＣは計測器分野、ＣＯＤＥＣなどの通信分野、ＤＶＤなどのオーディオ分野、ＩＳＤＮなどの無線分野、ビデオ分野、高速通信分野、或いはエアバッグ、パワーステアリング、エンジン制御などの車載分野等に幅広く使用されている。
【０００３】
マイコン、プロセッサ、或いはＳｏＣ（System  on  a  chip）などの半導体装置に搭載されるＡＤＣでは、半導体テスターによる出荷段階の良否判定試験ばかりでなく出荷後での良否判定試験が大変重要となる。出荷後に何らかの外的要因や磨耗モードによりＡＤＣが異常動作状態になった場合、半導体装置が正常動作できなくなり、しかもＡＤＣが不良の原因かどうかの判定が困難である。このため、ＡＤＣの良否判定試験については種々の回路（ＡＤＣ  ＢＩＳＴ（Built  in  Self  Test）回路を含め）及び試験方法が提案されている（例えば、特許文献１参照。）。
【０００４】
ところが、特許文献１などに記載されているＡＤＣの試験回路及び試験方法では、アプリケーションで使用する動作状態とＡＤＣチェック用の動作状態とを選択する、例えばセレクタなどの選択手段や、テスト信号を発生する、例えば半導体テスターなどのテスト信号発生手段などを設ける必要が生じる。このため、外付け回路の追加が必要となり、制御系が複雑化するという問題点がある。また、セレクタなどの選択手段はアナログ入力信号の伝達を遅くするためにＡＤＣ変換速度を遅くする影響を与えるという問題点がある。また、アプリケーションで必要とされる半導体外部に設置されるアナログ入力端子数が減少するという問題点がある。
【特許文献１】特開２００１−３４５６９９号公報（頁９、図１１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、外付け回路の追加が不要で、制御系を複雑化せずにＡＤＣの良否判定試験ができる半導体装置及びその自己試験故障検出方法を提供する。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様の半導体装置は、第１の高電位側電源及び第１の低電位側電源に接続され、前記第１の高電位側電源電圧或いは前記第１の高電位側電源電圧を降圧した電圧をテスト電圧信号として出力するテスト信号発生回路と、端子を介してアナログ信号を入力し、選択出力する第１のチャネル選択手段と、前記テスト電圧信号を入力し、選択出力する第２のチャネル選択手段と、前記第１及び第２のチャネル選択手段の選択出力制御を行うチャネル選択信号を出力するチャネル選択回路と、前記第１の高電位側電源と同じ或いはそれよりも高い電圧の第２の高電位側電源及び第２の低電位側電源に接続され、ハイレベル基準電圧及びローレベル基準電圧が供給され、前記第１のチャネル選択手段から選択出力される前記アナログ信号及び前記第２のチャネル選択手段から選択出力される前記テスト電圧信号を入力し、良否判定試験のとき、前記チャネル選択信号にもとづいて選択された前記テスト電圧信号を入力してＡＤ変換信号を出力するアナログ・デジタル変換器と、前記ＡＤ変換信号を入力し、前記ＡＤ変換信号のＡＤ変換値が所定の範囲内であるかの判定を行う判定回路とを具備することを特徴とする。
【０００７】
更に、上記目的を達成するために、本発明の一態様の半導体装置の自己試験故障検出方法は、第１の高電位側電源及び第１の低電位側電源に接続され、前記第１の高電位側電源電圧或いは前記第１の高電位側電源電圧を降圧した電圧をテスト電圧信号として出力するテスト信号発生回路と、アナログ信号及び前記テスト電圧信号の選択出力制御を行うチャネル選択信号を出力するチャネル選択回路と、前記第１の高電位側電源と同じ或いはそれよりも高い電圧の第２の高電位側電源及び第２の低電位側電源に接続され、ハイレベル基準電圧及びローレベル基準電圧が供給され、選択出力される前記アナログ信号及び前記テスト電圧信号を入力してＡＤ変換信号を出力するアナログ・デジタル変換器と、前記ＡＤ変換信号を入力する判定回路とを有する半導体装置の自己試験故障検出方法であって、前記アナログ・デジタル変換器の良否試験のとき、前記チャネル選択信号にもとづいて、前記テスト電圧信号を前記アナログ・デジタル変換器に入力し、ＡＤ変換を行うステップと、前記アナログ・デジタル変換器から出力されるＡＤ変換信号を判定回路に入力し、前記ＡＤ変換信号のＡＤ変換値が所定の範囲内であるかの判定を行うステップとを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、外付け回路の追加が不要で、制御系を複雑化せずにＡＤＣの良否判定試験ができる半導体装置及びその自己試験故障検出方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る半導体装置及びその自己試験故障検出方法について、図面を参照して説明する。図１は半導体装置を示すブロック図である。本実施例では、１つのＡＤＣ（Analog−to−Digital  Converter）の故障の有無を検出する。
【００１１】
図１に示すように、半導体装置１０には、ＡＤＣ１、判定回路２、チャネル選択回路３、テスト信号発生回路４、スイッチＳＷ１、スイッチＳＷ２、・・・スイッチＳＷｎ、スイッチＳＷｎ＋１、・・・スイッチＳＷｎ＋ｍ、入力端子Ｐｉｎ１、入力端子Ｐｉｎ２、・・・入力端子Ｐｉｎｎ、出力端子Ｐｏｕｔが設けられている。ここで、半導体装置１０はマイコンであり、ＡＤＣ１はナイキストサンプリング回路方式の逐次比較形ＡＤＣである。
【００１２】
ｎ個の入力端子Ｐｉｎ１、入力端子Ｐｉｎ２、・・・入力端子Ｐｉｎｎには、それぞれ図示しないセンサから出力されるアナログ信号が入力される。入力端子Ｐｉｎ１にはアナログ信号である入力信号ＳＩＮ１が、入力端子Ｐｉｎ２にはアナログ信号である入力信号ＳＩＮ２が、入力端子Ｐｉｎｎにはアナログ信号である入力信号ＳＩＮｎがそれぞれ入力される。
【００１３】
チャネル選択回路３は、スイッチＳＷ１、スイッチＳＷ２、・・・スイッチＳＷｎ、スイッチＳＷｎ＋１、・・・スイッチＳＷｎ＋ｍのいずれかを“ＯＮ”させるチャネル選択信号ＳＳＥＬを生成する。
【００１４】
スイッチＳＷ１は、入力端子Ｐｉｎ１とＡＤＣ１の間に設けられ、入力信号ＳＩＮ１のチャネル選択手段としてのＳＰＳＴ（Single  Pole  Single  Throw）スイッチであり、チャネル選択回路３から出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮ１を選択出力する。
【００１５】
スイッチＳＷ２は、入力端子Ｐｉｎ２とＡＤＣ１の間に設けられ、入力信号ＳＩＮ２のチャネル選択手段としてのＳＰＳＴスイッチであり、チャネル選択回路３から出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮ２を選択出力する。
【００１６】
スイッチＳＷｎは、入力端子ＰｉｎｎとＡＤＣ１の間に設けられ、入力信号ＳＩＮｎのチャネル選択手段としてのＳＰＳＴスイッチであり、チャネル選択回路３から出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮｎを選択出力する。
【００１７】
ＡＤＣ１は、アナログ高電位側電源ＡＶｃｃと接地電位としてのアナログ低電位側電源ＡＶｓｓに接続され、さらに、ＡＤ変換入力のダイナミックレンジを決めるハイレベル基準電圧ＶｒｅｆＨとローレベル基準電圧ＶｒｅｆＬに接続される。
【００１８】
テスト信号発生回路４は、デジタル高電位側電源ＤＶｃｃと接地電位としてのデジタル低電位側電源ＤＶｓｓに接続され、例えば抵抗分割回路を有し、デジタル高電位側電源とデジタル低電位側電源ＤＶｓｓの間を抵抗分割した信号（ＤＶｃｃ値も含む）をｍ種類、入力信号ＳＩＮｎ＋１・・・入力信号ＳＩＮｎ＋ｍとして出力する。
【００１９】
ここで、デジタル高電位側電源ＤＶｃｃ、デジタル低電位側電源ＤＶｓｓ、アナログ高電位側電源ＡＶｃｃ、アナログ低電位側電源ＡＶｓｓ、ハイレベル基準電圧ＶｒｅｆＨ、及びローレベル基準電圧ＶｒｅｆＬは、それぞれ独立した電源系である。デジタル高電位側電源ＤＶｃｃとデジタル低電位側電源ＤＶｓｓは、半導体装置１０内部に設けられているデジタル回路、例えば、論理回路やＣＰＵ（Central  Processing  Unit）などに供給される電源である。
【００２０】
ｍ個のスイッチＳＷｎ＋１、・・・スイッチＳＷｎ＋ｍには、それぞれテスト信号発生回路４から出力される入力信号ＳＩＮｎ＋１（テスト電圧信号）、・・・入力信号ＳＩＮｎ＋ｍ（テスト電圧信号）が入力される。
【００２１】
スイッチＳＷｎ＋１は、テスト信号発生回路４とＡＤＣ１の間に設けられ、入力信号ＳＩＮｎ＋１のチャネル選択手段としてのＳＰＳＴスイッチであり、チャネル選択回路３から出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮｎ＋１を選択出力する。
【００２２】
スイッチＳＷｎ＋ｍは、テスト信号発生回路４とＡＤＣ１の間に設けられ、入力信号ＳＩＮｎ＋ｍのチャネル選択手段としてのＳＰＳＴスイッチであり、チャネル選択回路３から出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮｎ＋ｍを選択出力する。
【００２３】
ＡＤＣ１は、スイッチＳＷ１、スイッチＳＷ２、・・・スイッチＳＷｎ、スイッチＳＷｎ＋１、・・・スイッチＳＷｎ＋ｍと、判定回路２との間に設けられる。チャネル選択回路３のチャネル選択信号ＳＳＥＬにもとづいて、スイッチＳＷ１、スイッチＳＷ２、・・・スイッチＳＷｎ、スイッチＳＷｎ＋１、・・・スイッチＳＷｎ＋ｍのいずれかが“ＯＮ”し、入力信号ＳＩＮ１、入力信号ＳＩＮ２、・・・入力信号ＳＩＮｎ、入力信号ＳＩＮｎ＋１・・・入力信号ＳＩＮｎ＋ｍのいずれかが入力信号ＳＩＮとして選択入力され、ＡＤ変換されたＡＤ変換信号Ｓｄｃを出力する。
【００２４】
そして、ＡＤＣ１は入力端子Ｐｉｎ１、入力端子Ｐｉｎ２、・・・入力端子Ｐｉｎｎを介して、入力信号ＳＩＮ１、入力信号ＳＩＮ２、・・・入力信号ＳＩＮｎが入力されたときに通常動作し、スイッチＳＷｎ＋１、・・・スイッチＳＷｎ＋ｍのいずれかが“ＯＮ”し、入力信号ＳＩＮｎ＋１・・・入力信号ＳＩＮｎ＋ｍのいずれかが入力されたときにＤＵＴ（Device  under  Test）として良否判定試験される。
【００２５】
ここで、アナログ高電位側電源ＡＶｃｃ及びアナログ低電位側電源ＡＶｓｓとは、半導体装置１０内部に設けられているＡＤＣ１を含め、例えばアナログ入出力回路やアナログ回路などに供給される電源である。
【００２６】
入力信号ＳＩＮｎ＋１の電圧レベルをＶｔｓ１、入力信号ＳＩＮｎ＋2の電圧レベルをＶｔｓ２、以下同様に入力信号ＳＩＮｎ＋ｍの電圧レベルをＶｔｓｍとすると、
AVcc,VrefH≧DVcc≧Vts1>Vts2>Vts3>・・・>Vtsｍ＞AVss,VrefL,DVss・・・式（１）
で表される。
【００２７】
例えば、アナログ高電位側電源電圧ＡＶｃｃとハイレベル基準電圧ＶｒｅｆＨとデジタル高電位側電源ＤＶｃｃが５Ｖ、アナログ低電位側電源ＡＶｓｓとデジタル低電位側電源ＤＶｓｓとローレベル基準電圧ＶｒｅｆＬが接地電位に設定されている。なお、デジタル高電位側電源ＤＶｃｃは３．３Ｖに設定されていてもよい。
【００２８】
判定回路２は、ＡＤＣ１と出力端子Ｐｏｕｔの間に設けられ、例えば通常動作時に、半導体装置１０の図示しない内部回路にＡＤ変換信号Ｓｄｃを出力する。そして、判定回路２は、例えば各ＡＤ変換信号Ｓｄｃを格納するレジスタと所定の変換規格値との比較を行う比較回路とを備え、ＡＤＣ１の良否判定試験の時には所定の変換規格値の範囲内であるかの比較結果を出力端子に出力する。
【００２９】
ここで、判定回路２の構成を、例えば半導体装置１０内部に設けられる図示しないＣＰＵとプログラムを含む回路として、ハードウェアで構成された比較回路の代わりにＣＰＵとプログラムにより比較を行い、ＡＤ変換信号ＳｄｃのＡＤ変換値の判定を行って出力端子Ｐｏｕｔに出力してもよい。
【００３０】
出力端子Ｐｏｕｔは、判定回路２にて行われた判定結果信号を外部に出力する。即ち、各ＳＩＮj（ｊ=ｎ+１〜ｎ+ｍ）のＡＤ変換信号に対する各判定信号がすべて良判定か、ひとつでも異常判定があるかの結果を出力する。半導体装置１０或いは半導体装置１０を含むシステムでは、この判定信号に基づいてシステムの異常動作に対応した動作を行うことができる。
【００３１】
次に、出荷後に何らかの外的要因や磨耗モードによりＡＤＣ自身が異常状態になっているか、或いはＡＤＣへの電源電圧（ＡＶｃｃ、ＡＶｓｓ）と基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）が所定の値ではなく異常状態になっているか、或いはスイッチＳＷ１、スイッチＳＷ２、・・・スイッチＳＷｎのオフリーク電流が所定の値ではなく異常状態になっているかなどの確認を半導体テスターなどを用いずに行うＡＤＣの故障検出について、図２を参照して説明する。図２は半導体装置の自己試験故障検出方法を示すフローチャートである。
【００３２】
本フローにおいては、半導体装置１０の動作状態をリセット状態にするためのＲＥＳＥＴ信号（図示なし）が解除される度に、ＡＤＣ１の良否判定試験を行うようにしている。該ＲＥＳＥＴ信号は、半導体装置１０の外部から入力されてもよいし、半導体装置１０に内蔵のパワーオンリセット回路からの信号としても良い。
【００３３】
図２に示すように、まず、半導体装置１０へのＲＥＳＥＴ信号（図示なし）が解除され、ＲＥＳＥＴ状態を初期状態として半導体装置１０は動作を開始する。即ち、半導体装置１０内のＣＰＵはＡＤＣ１の良否判定試験のためのプログラムを起動する（ステップＳ１）。
【００３４】
次に、プログラムにもとづいてテスト信号発生回路４から出力される信号を選択するチャネル選択信号ＳＳＥＬが生成される。例えば入力信号ＳＩＮｎ＋１がチャネル選択され、入力信号ＳＩＮとしてＡＤＣ１に入力される（ステップＳ２）。続いて、アナログ信号（電圧レベルＶｔｓ１）である入力信号ＳＩＮｎ＋１は、ＡＤＣ１で量子化され、ＡＤ変換信号Ｓｄｃｎ＋１として判定回路２に出力される（ステップＳ３）。
【００３５】
そして、ＡＤ変換信号Ｓｄｃｎ＋１は、判定回路２で所定の変換規格値の範囲内であるかの判定が行われる（ステップＳ４）。ＡＤ変換値Ｓｄｃｎ＋１が所定の範囲内であれば、そのＡＤ変換に関してＡＤＣ１は正常動作と判定される。範囲外であれば、異常動作と判定される。ここで、判定回路２は、ＣＰＵのソフトウエアサポートにより判定する回路でもよい。或いは、判定回路２に大小比較などを行うハードウェアを組み込み、その結果を用いて判定してもよい。
【００３６】
次に、正常動作と判定された場合、テスト信号発生回路４からのすべてのチャネルが選択されたかどうかの判定が行われる（ステップＳ５）。未選択のチャネルがあれば次のチャネル、例えば、次の入力信号ＳＩＮｎ＋２がチャネル選択され、入力信号ＳＩＮとしてＡＤＣ１に入力され、ステップＳ２からステップＳ５の判定プロセスが繰り返される。このプロセスは、正常動作と判定される限り、テスト信号発生回路４からのすべてのチャネルが選択されるまで繰り返される。すべてのチャネルの変換が正常動作と判定された場合に、ＡＤＣ１は正常動作と判定と判定される（ステップＳ６）。
【００３７】
ＡＤ変換値の判定ステップであるステップＳ４において、ＡＤ変換値がひとつでも所定の範囲外であれば、ＡＤＣ１は異常動作と判定される（ステップＳ７）。判定回路２は、正常動作或いは異常動作かの判定結果を出力する。
【００３８】
そして、正常動作と判定された場合には、ＡＤＣ１の良否判定試験のためのプログラムを終了し、次の動作すべきプログラムを実行する。また、異常動作と判定された場合には、予め用意されている処理プログラム（例えば、システムをリセットして動作を停止する等）を実行する（ステップＳ８）。
【００３９】
ここで、所定の変換規格値は、例えばＣＰＵが実行するプログラム内に格納されていてもよい。或いは、半導体装置１０の外部から読み込まれ設定されても良い。或いは、ハードウェアにて予め作りこまれていても良い。
【００４０】
また、ここでは、ＡＤ変換値の判定（ステップＳ４）の終了後に全チャネル選択の終了の確認（ステップＳ５）を行っていたが、ＡＤ変換値の判定（ステップＳ４）と、次チャネルの選択（ステップＳ２）とＡＤ変換（ステップＳ３）を、一部並行して行っても良い。或いは、テスト信号発生回路４からのすべてのチャネルが選択され変換が終了してから、ＡＤ変換値の判定を行っても良い。そして、ＣＰＵとプログラムを用いてチャネル選択、ＡＤ変換、ＡＤ変換値の判定を制御しているが、順序回路にて制御しても良い。
【００４１】
図２のフローチャートでは、半導体装置１０へのＲＥＳＥＴ信号（図示なし）が解除される度にＡＤＣ１の良否判定試験のためのプログラムが起動されるフローにしたが、本発明はこれに限定されるものではない。半導体装置１０が動作中であっても、ステップＳ２〜ステップＳ７までのフローをプログラムに組み込み、任意のタイミングで、或いは、任意のインターバルで良否判定試験のためのプログラムが起動されるようにもできる。
【００４２】
上述したように、本実施例の半導体装置では、ＡＤＣ１、判定回路２、チャネル選択回路３、テスト信号発生回路４、スイッチＳＷ１乃至ＳＷｎ、スイッチＳＷｎ＋１乃至ＳＷｎ＋ｍ、入力端子Ｐｉｎ１乃至Ｐｉｎｎ、出力端子Ｐｏｕｔが設けられている。チャネル選択回路３は、スイッチＳＷ１乃至ＳＷｎ、スイッチＳＷｎ＋１乃至ＳＷｎ＋ｍのいずれかを“ＯＮ”させるチャネル選択信号ＳＳＥＬを生成する。ＡＤＣ１は入力端子Ｐｉｎ１乃至Ｐｉｎｎを介して、センサから出力されるアナログ信号である入力信号ＳＩＮ１乃至ＳＩＮｎのいずれかが入力されたときに通常動作し、スイッチＳＷｎ＋１乃至ＳＷｎ＋ｍのいずれかが“ＯＮ”し、デジタル高電位側電源ＤＶｃｃを抵抗分割した信号である入力信号ＳＩＮｎ＋１乃至ＳＩＮｎ＋ｍのいずれかが入力されたときにＤＵＴとして良否判定試験される。判定回路２は、ＡＤＣ１から出力されるＡＤ変換信号Ｓｄｃを入力し、例えば通常動作時に半導体装置１０の図示しない内部回路にＡＤ変換信号Ｓｄｃを出力し、ＡＤＣ１の良否判定試験時にＡＤ変換信号ＳｄｃのＡＤ変換値の判定を行い、出力端子へ判定信号を出力する。
【００４３】
このため、外付け回路の追加が不要で、制御系を複雑化せずにＡＤＣ自身、或いはＡＤＣへの電源電圧（ＡＶｃｃ、ＡＶｓｓ）と基準電圧（ＶｒｅｆＨ、ＶｒｅｆＬ）或いは、或いはスイッチＳＷ１、スイッチＳＷ２、・・・スイッチＳＷｎのオフリーク電流の良否判定を行うことができる。また、ＡＤＣ  ＢＩＳＴ回路と比較して回路構成が簡略化することができるのでチップ面積の増大を抑制することができる。更に、アプリケーションで必要とされるアナログ入力用外部端子数の減少を抑制することができる。
【００４４】
なお、本実施例では、ＡＤＣ１に逐次比較形ＡＤＣを用いているが、並列比較形や直並列形などのナイキストサンプリング回路方式のＡＤＣ、或いはΔΣや高次ΔΣなどのオーバーサンプリング回路方式のＡＤＣを用いてもよい。また、入力信号のチャネル選択手段としてＳＰＳＴスイッチの代わりに、Ｎｃｈ  ＭＯＳトランジスタ、Ｐｃｈ  ＭＯＳトランジスタ、或いはＮｃｈ  ＭＯＳトランジスタ／Ｐｃｈ  ＭＯＳトランジスタから構成されるトランスファーゲートなどを用いてもよい。
【実施例２】
【００４５】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図３は半導体装置を示すブロック図である。本実施例では、テスト信号発生回路を用いないで１つのＡＤＣの故障の有無を検出する。
【００４６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４７】
図３に示すように、半導体装置１０ａには、ＡＤＣ１、判定回路２、チャネル選択回路３ａ、スイッチＳＷ１、スイッチＳＷ２、・・・スイッチＳＷｎ、スイッチＳＷｎ＋１、入力端子Ｐｉｎ１、入力端子Ｐｉｎ２、・・・入力端子Ｐｉｎｎ、出力端子Ｐｏｕｔが設けられている。
【００４８】
チャネル選択回路３ａは、スイッチＳＷ１、スイッチＳＷ２、・・・スイッチＳＷｎ、スイッチＳＷｎ＋１のいずれかを“ＯＮ”させるチャネル選択信号ＳＳＥＬを生成する。
【００４９】
スイッチＳＷｎ＋１には、デジタル高電位側電源ＤＶｃｃ電圧が入力信号ＳＩＮｎ＋１として入力される。スイッチＳＷｎ＋１は、入力信号ＳＩＮｎ＋１のチャネル選択手段としてのＳＰＳＴスイッチであり、チャネル選択回路３から出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮｎ＋１を選択出力する。
【００５０】
ＡＤＣ１は、スイッチＳＷ１、スイッチＳＷ２、・・・スイッチＳＷｎ、スイッチＳＷｎ＋１と、判定回路２の間に設けられ、アナログ高電位側電源ＡＶｃｃ、接地電位としてのアナログ低電位側電源ＡＶｓｓ、ハイレベル基準電圧ＶｒｅｆＨ、及びローレベル基準電圧ＶｒｅｆＬが供給される。チャネル選択回路３ａのチャネル選択信号ＳＳＥＬにもとづいて、スイッチＳＷ１、スイッチＳＷ２、・・・スイッチＳＷｎ、スイッチＳＷｎ＋１のいずれかが“ＯＮ”し、入力信号ＳＩＮ１、入力信号ＳＩＮ２、・・・入力信号ＳＩＮｎ、入力信号ＳＩＮｎ＋１のいずれかが入力信号ＳＩＮとして選択入力され、ＡＤ変換されたＡＤ変換信号Ｓｄｃを出力する。
【００５１】
そして、ＡＤＣ１は入力端子Ｐｉｎ１、入力端子Ｐｉｎ２、・・・入力端子Ｐｉｎｎを介して、入力信号ＳＩＮ１、入力信号ＳＩＮ２、・・・入力信号ＳＩＮｎが入力されたときに通常動作し、スイッチＳＷｎ＋１が“ＯＮ”し、入力信号ＳＩＮｎ＋１が入力されたときにＤＵＴとして良否判定試験される。
【００５２】
ここで、アナログ高電位側電源ＡＶｃｃ及びアナログ低電位側電源ＡＶｓｓとは、半導体装置１０内部に設けられているＡＤＣ１を含め、例えばアナログ入出力回路やアナログ回路などに供給される電源である。
【００５３】
入力信号ＳＩＮｎ＋１の電圧レベルはＤＶｃｃであるから、
AVcc、VrefH＞DVcc＞AVss、VrefL、DVss・・・・・・・・・・式（２）
で表される。
【００５４】
このため、実施例１の場合のように、テスト信号発生回路を用いなくても、ハイレベル基準電圧ＶｒｅｆＨとローレベル基準電圧ＶｒｅｆＬの間の中間電位としてデジタル高電位側電源ＤＶｃｃを用いることができる。例えば、アナログ高電位側電源電圧ＡＶｃｃとハイレベル基準電圧ＶｒｅｆＨが５Ｖ、アナログ低電位側電源ＡＶｓｓとデジタル低電位側電源ＤＶｓｓとローレベル基準電圧ＶｒｅｆＬが接地電位、デジタル高電位側電源ＤＶｃｃが３．３Ｖに設定されている。
【００５５】
上述したように、本実施例の半導体装置では、ＡＤＣ１、判定回路２、チャネル選択回路３ａ、スイッチＳＷ１乃至ＳＷｎ、スイッチＳＷｎ＋１、入力端子Ｐｉｎ１乃至Ｐｉｎｎ、出力端子Ｐｏｕｔが設けられている。チャネル選択回路３ａは、スイッチＳＷ１乃至ＳＷｎ、スイッチＳＷｎ＋１のいずれかを“ＯＮ”させるチャネル選択信号ＳＳＥＬを生成する。ＡＤＣ１は入力端子Ｐｉｎ１乃至Ｐｉｎｎを介して、センサから出力されるアナログ信号である入力信号ＳＩＮ１乃至ＳＩＮｎのいずれかが入力されたときに通常動作し、スイッチＳＷｎ＋１が“ＯＮ”し、デジタル高電位側電源ＤＶｃｃ電圧である入力信号ＳＩＮｎ＋１が入力されたときにＤＵＴとして良否判定試験される。判定回路２は、ＡＤＣ１から出力されるＡＤ変換信号Ｓｄｃを入力し、例えば通常動作時に半導体装置１０ａの図示しない内部回路にＡＤ変換信号Ｓｄｃを出力し、ＡＤＣ１の良否判定試験時にＡＤ変換信号ＳｄｃのＡＤ変換値の判定を行い、出力端子へ判定信号を出力する。
【００５６】
このため、外付け回路の追加及びテスト信号発生回路が不要で、制御系を複雑化せずにＡＤＣの良否判定を実施例１よりも簡略に行うことができる。また、ＡＤＣ  ＢＩＳＴ回路と比較して回路構成が簡略化することができるのでチップ面積の増大を抑制することができる。更に、アプリケーションで必要とされるアナログ入力用外部端子数の減少を抑制することができる。
【実施例３】
【００５７】
次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図４は半導体装置を示すブロック図である。本実施例では、２つのＡＤＣの故障の有無を検出する。
【００５８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５９】
図４に示すように、半導体装置１０ｂには、ＡＤＣ１ａ、ＡＤＣ１ｂ、判定回路２ａ、チャネル選択回路３ｂ、テスト信号発生回路４、スイッチＳＷ１１、スイッチＳＷ１２、・・・スイッチＳＷ１ｎ、スイッチＳＷ１ｎ＋１、・・・スイッチＳＷ１ｎ＋ｍ、スイッチＳＷ２１、スイッチＳＷ２２、・・・スイッチＳＷ２k、スイッチＳＷ２ｎ＋１、・・・スイッチＳＷ２ｎ＋ｍ、入力端子Ｐｉｎ１１、入力端子Ｐｉｎ１２、・・・入力端子Ｐｉｎ１ｎ、入力端子Ｐｉｎ２１、入力端子Ｐｉｎ２２、・・・入力端子Ｐｉｎ２ｋ、出力端子Ｐｏｕｔが設けられている。ここで、半導体装置１０ｂはマイコンであり、ＡＤＣ１ａ及びＡＤＣ１ｂはナイキストサンプリング回路方式の逐次比較形ＡＤＣである。
【００６０】
ｎ個の入力端子Ｐｉｎ１１、入力端子Ｐｉｎ１２、・・・入力端子Ｐｉｎ１ｎとｋ個の入力端子Ｐｉｎ２１、入力端子Ｐｉｎ２２、・・・入力端子Ｐｉｎ２ｋには、それぞれ図示しないセンサから出力されるアナログ信号が入力される。
【００６１】
入力端子Ｐｉｎ１１にはアナログ信号である入力信号ＳＩＮ１１が、入力端子Ｐｉｎ１２にはアナログ信号である入力信号ＳＩＮ１２が、入力端子Ｐｉｎ１ｎにはアナログ信号である入力信号ＳＩＮ１ｎが、入力端子Ｐｉｎ２１にはアナログ信号である入力信号ＳＩＮ２１が、入力端子Ｐｉｎ２２にはアナログ信号である入力信号ＳＩＮ２２が、入力端子Ｐｉｎ２ｋにはアナログ信号である入力信号ＳＩＮ２kがそれぞれ入力される。
【００６２】
チャネル選択回路３ｂは、スイッチＳＷ１１、スイッチＳＷ１２、・・・スイッチＳＷ１ｎ、スイッチＳＷ１ｎ＋１、・・・スイッチＳＷ１ｎ＋ｍ、スイッチＳＷ２１、スイッチＳＷ２２、・・・スイッチＳＷ２ｋ、スイッチＳＷ２ｎ＋１、・・・スイッチＳＷ２ｎ＋ｍのいずれかを“ＯＮ”させるチャネル選択信号ＳＳＥＬを生成する。
【００６３】
スイッチＳＷ１１は、入力端子Ｐｉｎ１１とＡＤＣ１ａの間に設けられ、入力信号ＳＩＮ１１のチャネル選択手段としてのＳＰＳＴスイッチであり、チャネル選択回路３ｂから出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮ１１を選択出力する。
【００６４】
スイッチＳＷ１２は、入力端子Ｐｉｎ１２とＡＤＣ１ａの間に設けられ、入力信号ＳＩＮ１２のチャネル選択手段としてのＳＰＳＴスイッチであり、チャネル選択回路３ｂから出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮ１２を選択出力する。
【００６５】
スイッチＳＷ１ｎは、入力端子Ｐｉｎ１ｎとＡＤＣ１ａの間に設けられ、入力信号ＳＩＮ１ｎのチャネル選択手段としてのＳＰＳＴスイッチであり、チャネル選択回路３ｂから出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮ１ｎを選択出力する。
【００６６】
スイッチＳＷ２１は、入力端子Ｐｉｎ２１とＡＤＣ１ｂの間に設けられ、入力信号ＳＩＮ２１のチャネル選択手段としてのＳＰＳＴスイッチであり、チャネル選択回路３ｂから出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮ２１を選択出力する。
【００６７】
スイッチＳＷ２２は、入力端子Ｐｉｎ２２とＡＤＣ１ｂの間に設けられ、入力信号ＳＩＮ２２のチャネル選択手段としてのＳＰＳＴスイッチであり、チャネル選択回路３ｂから出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮ２２を選択出力する。
【００６８】
スイッチＳＷ２ｋは、入力端子Ｐｉｎ２ｎとＡＤＣ１ｂの間に設けられ、入力信号ＳＩＮ２kのチャネル選択手段としてのＳＰＳＴスイッチであり、チャネル選択回路３ｂから出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮ２kを選択出力する。
【００６９】
テスト信号発生回路４は、実施例１の回路と同じで、デジタル高電位側電源ＤＶｃｃと接地電位としてのデジタル低電位側電源ＤＶｓｓに接続され、例えば抵抗分割回路を有し、デジタル高電位側電源ＤＶｃｃとデジタル低電位側電源ＤＶｓｓの間を抵抗分割した信号（ＤＶｃｃ値も含む）をｍ種類、入力信号ＳＩＮｎ＋１・・・入力信号ＳＩＮｎ＋ｍとして出力する。
【００７０】
ｍ個のスイッチＳＷ１ｎ＋１、・・・スイッチＳＷ１ｎ＋ｍには、それぞれテスト信号発生回路４から出力される入力信号ＳＩＮｎ＋１・・・入力信号ＳＩＮｎ＋ｍが入力される。
【００７１】
スイッチＳＷ１ｎ＋１は、テスト信号発生回路４とＡＤＣ１ａの間に設けられ、入力信号ＳＩＮｎ＋１のチャネル選択手段としてのＳＰＳＴスイッチであり、チャネル選択回路３ｂから出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮｎ＋１を選択出力する。
【００７２】
スイッチＳＷ１ｎ＋ｍは、テスト信号発生回路４とＡＤＣ１ａの間に設けられ、入力信号ＳＩＮｎ＋ｍのチャネル選択手段としてのＳＰＳＴスイッチであり、チャネル選択回路３ｂから出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮｎ＋ｍを選択出力する。
【００７３】
ＡＤＣ１ａは、スイッチＳＷ１１、スイッチＳＷ１２、・・・スイッチＳＷ１ｎ、スイッチＳＷ１ｎ＋１、・・・スイッチＳＷ１ｎ＋ｍと、判定回路２ａとの間に設けられ、アナログ高電位側電源ＡＶｃｃ１、接地電位としてのアナログ低電位側電源ＡＶｓｓ１、ハイレベル基準電圧ＶｒｅｆＨ１、及びローレベル基準電圧ＶｒｅｆＬ１が供給される。チャネル選択回路３ｂのチャネル選択信号ＳＳＥＬにもとづいて、スイッチＳＷ１１、スイッチＳＷ１２、・・・スイッチＳＷ１ｎ、スイッチＳＷ１ｎ＋１、・・・スイッチＳＷ１ｎ＋ｍのいずれかが“ＯＮ”し、入力信号ＳＩＮ１１、入力信号ＳＩＮ１２、・・・入力信号ＳＩＮ１ｎ、入力信号ＳＩＮｎ＋１・・・入力信号ＳＩＮｎ＋ｍのいずれかが入力信号ＳＩＮＡとして選択入力され、ＡＤ変換されたＡＤ変換信号Ｓｄｃ１を出力する。
【００７４】
そして、ＡＤＣ１ａは入力端子Ｐｉｎ１１、入力端子Ｐｉｎ１２、・・・入力端子Ｐｉｎ１ｎを介して、入力信号ＳＩＮ１１、入力信号ＳＩＮ１２、・・・入力信号ＳＩＮ１ｎが入力されたときに通常動作し、スイッチＳＷ１ｎ＋１、・・・スイッチＳＷ１ｎ＋ｍのいずれかが“ＯＮ”し、入力信号ＳＩＮｎ＋１・・・入力信号ＳＩＮｎ＋ｍのいずれかが入力されたときにＤＵＴとして良否判定試験される。
【００７５】
ｍ個のスイッチＳＷ２ｎ＋１、・・・スイッチＳＷ２ｎ＋ｍには、それぞれテスト信号発生回路４から出力される入力信号ＳＩＮｎ＋１・・・入力信号ＳＩＮｎ＋ｍが入力される。
【００７６】
スイッチＳＷ２ｎ＋１は、テスト信号発生回路４とＡＤＣ１ｂの間に設けられ、入力信号ＳＩＮｎ＋１のチャネル選択手段としてのＳＰＳＴスイッチであり、チャネル選択回路３ｂから出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮｎ＋１を選択出力する。
【００７７】
スイッチＳＷ２ｎ＋ｍは、テスト信号発生回路４とＡＤＣ１ｂの間に設けられ、入力信号ＳＩＮｎ＋ｍのチャネル選択手段としてのＳＰＳＴスイッチであり、チャネル選択回路３ｂから出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮｎ＋ｍを選択出力する。
【００７８】
ＡＤＣ１ｂは、スイッチＳＷ２１、スイッチＳＷ２２、・・・スイッチＳＷ２ｋ、スイッチＳＷ２ｎ＋１、・・・スイッチＳＷ２ｎ＋ｍと、判定回路２ａとの間に設けられ、アナログ高電位側電源ＡＶｃｃ２、接地電位としてのアナログ低電位側電源ＡＶｓｓ２、ハイレベル基準電圧ＶｒｅｆＨ２、及びローレベル基準電圧ＶｒｅｆＬ２が供給される。チャネル選択回路３ｂのチャネル選択信号ＳＳＥＬにもとづいて、スイッチＳＷ２１、スイッチＳＷ２２、・・・スイッチＳＷ２ｋ、スイッチＳＷ２ｎ＋１、・・・スイッチＳＷ２ｎ＋ｍのいずれかが“ＯＮ”し、入力信号ＳＩＮ２１、入力信号ＳＩＮ２２、・・・入力信号ＳＩＮ２k、入力信号ＳＩＮｎ＋１・・・入力信号ＳＩＮｎ＋ｍのいずれかが入力信号ＳＩＮＢとして選択入力され、ＡＤ変換されたＡＤ変換信号Ｓｄｃ２を出力する。
【００７９】
そして、ＡＤＣ１ｂは入力端子Ｐｉｎ２１、入力端子Ｐｉｎ２２、・・・入力端子Ｐｉｎ２ｋを介して、入力信号ＳＩＮ２１、入力信号ＳＩＮ２２、・・・入力信号ＳＩＮ２kが入力されたときに通常動作し、スイッチＳＷ２ｎ＋１、・・・スイッチＳＷ２ｎ＋ｍのいずれかが“ＯＮ”し、入力信号ＳＩＮｎ＋１・・・入力信号ＳＩＮｎ＋ｍのいずれかが入力されたときにＤＵＴとして良否判定試験される。
【００８０】
ここで、アナログ高電位側電源ＡＶｃｃ１、アナログ高電位側電源ＡＶｃｃ２、アナログ低電位側電源ＡＶｓｓ１、及びアナログ低電位側電源ＡＶｓｓ２とは、半導体装置１０内部に設けられているＡＤＣ１ａ及びＡＤＣ１ｂを含め、例えばアナログ入出力回路やアナログ回路などに供給される電源である。
【００８１】
入力信号ＳＩＮｎ＋１の電圧レベルをＶｔｓ１、入力信号ＳＩＮｎ＋２の電圧レベルをＶｔｓ２、入力信号ＳＩＮｎ＋ｍの電圧レベルをＶｔｓｍとすると、
AVcc1, AVcc2,VrefH1,VrefH2≧DVcc≧Vts1> Vts2・・・>Vts2m＞AVss1, AVss2 , 
VrefL1, VrefL2, DVss ・・・・・・・・・・・・・式（３）
で表される。
【００８２】
例えば、アナログ高電位側電源電圧ＡＶｃｃ１、ＡＶｃｃ２とハイレベル基準電圧ＶｒｅｆＨ１、ＶｒｅｆＨ２とデジタル高電位側電源ＤＶｃｃが５Ｖ、アナログ低電位側電源ＡＶｓｓ１、ＡＶｓｓ２とデジタル低電位側電源ＤＶｓｓとローレベル基準電圧ＶｒｅｆＬ１、ＶｒｅｆＬ２が接地電位に設定されている。なお、デジタル高電位側電源ＤＶｃｃは３．３Ｖに設定されていてもよい。
【００８３】
判定回路２ａは、ＡＤＣ１ａ及びＡＤＣ１ｂと出力端子Ｐｏｕｔとの間に設けられ、例えば通常動作時に半導体装置１０ｂの図示しない内部回路にＡＤ変換信号Ｓｄｃ１及びＳｄｃ２を出力する。そして、判定回路２ａは、例えばテスト信号発生回路４からの同じ入力電圧に対するそれぞれのＡＤＣでのＡＤ変換信号Ｓｄｃ１及びＳｄｃ２をそれぞれ格納するレジスタと、両者の差分と所定の差分規格値との比較を行う比較回路とを備え、ＡＤＣ１ａとＡＤＣ１ｂの良否判定試験の時には、所定の差分規格値の範囲内であるかどうかの比較結果を出力端子Ｐｏｕｔに出力する。
【００８４】
ここで、判定回路２ａの構成を、例えば半導体装置１０ｂ内部に設けられる図示しないＣＰＵとプログラムを含む回路として、ハードウェアで構成された差分計算回路と比較回路の代わりにＣＰＵとプログラムにより比較を行い、ＡＤ変換信号Ｓｄｃ１及びＳｄｃ２のＡＤ変換値の判定を行って出力端子Ｐｏｕｔに出力してもよい。
【００８５】
出力端子Ｐｏｕｔは、判定回路２ａにて行われた判定結果信号を外部に出力する。即ち、各ＳＩＮj（ｊ=ｎ+１〜ｎ+ｍ）のＡＤ変換信号に対する各判定信号がすべて良判定か、ひとつでも異常判定があるかの結果を出力する。半導体装置１０ｂ或いは半導体装置１０ｂを含むシステムは、この判定信号に基づいてシステムの異常動作に対応した動作を行うことができる。
【００８６】
次に、半導体装置に設けられた２つのＡＤＣの故障検出について、出荷後に何らかの外的要因や磨耗モードにより、２つのＡＤＣ自身が異常状態になっているか、或いはＡＤＣへの電源電圧（ＡＶｃｃ１、ＡＶｃｃ２、ＡＶｓｓ１、ＡＶｓｓ２）と基準電圧（ＶｒｅｆＨ１、ＶｒｅｆＨ２、ＶｒｅｆＬ１、ＶｒｅｆＬ２）が所定の値ではなく異常状態になっているか、或いはスイッチＳＷ１１、スイッチＳＷ１２、・・・スイッチＳＷ１ｎ、スイッチＳＷ２１、スイッチＳＷ２２、・・・スイッチＳＷ２ｋのオフリーク電流が所定の値ではなく異常状態になっているかの確認などＡＤＣの故障検出について、図５を参照して説明する。図５は半導体装置の自己試験故障検出方法を示すフローチャートである。
【００８７】
本フローにおいては、半導体装置１０ｂの動作状態をリセット状態にするためのＲＥＳＥＴ信号（図示なし）が解除される度に、ＡＤＣ１の良否判定試験を行うようにしている。該ＲＥＳＥＴ信号は、半導体装置１０ｂの外部から入力されてもよいし、半導体装置１０ｂに内蔵のパワーオンリセット回路からの信号としても良い。
【００８８】
図５に示すように、まず、半導体装置１０ｂへのＲＥＳＥＴ信号（図示なし）が解除され、ＲＥＳＥＴ状態を初期状態として半導体装置１０ｂは動作を開始する。即ち、半導体装置１０ｂ内のＣＰＵはＡＤＣ１ａ及び１ｂの良否判定試験のためのプログラムを起動する（ステップＳ１）。
【００８９】
次に、プログラムにもとづいてテスト信号発生回路４から出力される信号を選択するチャネル選択信号ＳＳＥＬが生成される。ここで、ＡＤＣ１ａとＡＤＣ１ｂへの入力信号として同じ電圧が選択されるようにチャネル選択信号ＳＳＥＬが生成される。例えば、入力信号ＳＩＮｎ＋１がチャネル選択され、入力信号ＳＩＮＡとしてＡＤＣ１ａに入力され、ＡＤＣ１ｂでも入力信号ＳＩＮｎ＋１がチャネル選択され、入力信号ＳＩＮＢとしてＡＤＣ１ｂに入力される（ステップＳ２０）。
【００９０】
続いて、選択されたアナログ信号（電圧レベルＶｔｓ１）である入力信号、例えばＳＩＮｎ＋１は、ＡＤＣ１ａで量子化され、ＡＤ変換信号Ｓｄｃ１として判定回路２ａに出力され、さらに、ＡＤＣ１ｂでも量子化され、ＡＤ変換信号Ｓｄｃ２として判定回路２ａに出力される（ステップＳ２１）。
【００９１】
そして、ＡＤ変換信号Ｓｄｃ１及びＳｄｃ２は、判定回路２ａでＡＤ変換値の差が比較される。具体的には、ＡＤＣ１ａのＡＤ変換値とＡＤＣ１ｂのＡＤ変換値との差分が所定の範囲内であるかの判定が行われる（ステップＳ２２）。ＡＤＣ１ａとＡＤＣ１ｂが正常であれば、その差は各ＡＤＣの特性差程度であると考えてよい。したがって、ＡＤＣ１ａのＡＤ変換値とＡＤＣ１ｂのＡＤ変換値との差が所定の範囲内であれば、ＡＤＣ１ａ及びＡＤＣ１ｂは、入力信号ＳＩＮｎ＋１のＡＤ変換に関して正常動作と判定される。範囲外であれば、異常動作と判定される。
【００９２】
ここで、判定回路２ａは、ＣＰＵのソフトウエアサポートにより判定する回路でもよい。或いは、判定回路２に差分計算回路と大小比較などを行うハードウェアを組み込み、その結果を用いて判定してもよい。
【００９３】
次に、正常動作と判定された場合、テスト信号発生回路４からのすべてのチャネルが選択されたかどうかの判定が行われる（ステップＳ２３）。未選択のチャネルがあれば次のチャネル、例えば、次の入力信号ＳＩＮｎ＋２がチャネル選択され、入力信号ＳＩＮＡとしてＡＤＣ１ａに入力され、入力信号ＳＩＮＢとしてＡＤＣ１ｂに入力され、ステップＳ２０からステップＳ２２の判定プロセスが繰り返される。このプロセスは、正常動作と判定される限り、テスト信号発生回路４からのすべてのチャネルが選択されるまで繰り返される。すべてのチャネルの変換が正常動作と判定された場合に、ＡＤＣ１ａとＡＤＣ１ｂは正常動作と判定と判定される。
【００９４】
判定回路２ａは、正常動作或いは異常動作かの判定結果を出力する。
【００９５】
そして、正常動作と判定された場合には、ＡＤＣ１ａとＡＤＣ１ｂの良否判定試験のためのプログラムを終了し、次の動作すべきプログラムを実行する（ステップＳ２４）。
【００９６】
また、異常動作と判定された場合（ステップＳ２５）には、予め用意されている処理プログラム（例えば、システムをリセットして動作を停止する等）を実行する（ステップＳ２６）。
【００９７】
ここで、所定の差分の規格値は、例えばＣＰＵが実行するプログラム内に格納されていてもよい。或いは、半導体装置１０ｂの外部から読み込まれ設定されても良い。或いは、ハードウェアにて予め作りこまれていても良い。
【００９８】
図５のフローチャートでは、半導体装置１０ｂへのＲＥＳＥＴ信号（図示なし）が解除される度にＡＤＣ１ａとＡＤＣ１ｂの良否判定試験のためのプログラムが起動されるフローにしたが、本発明はこれに限定されるものではない。半導体装置１０ｂが動作中であっても、ステップＳ２０〜ステップＳ２５までのフローをプログラムに組み込み、任意のタイミングで、或いは、任意のインターバルで良否判定試験のためのプログラムが起動されるようにもできる。
【００９９】
上述したように、本実施例の半導体装置では、ＡＤＣ１ａ、ＡＤＣ１ｂ、判定回路２ａ、チャネル選択回路３ｂ、テスト信号発生回路４、スイッチＳＷ１１乃至ＳＷ１ｎ、スイッチＳＷ１ｎ＋１乃至ＳＷ１ｎ＋ｍ、スイッチＳＷ２１乃至ＳＷ２ｋ、スイッチＳＷ２ｎ＋１乃至ＳＷ２ｎ＋ｍ、入力端子Ｐｉｎ１１乃至Ｐｉｎ１ｎ、入力端子Ｐｉｎ２１乃至Ｐｉｎ２ｋ、出力端子Ｐｏｕｔが設けられている。チャネル選択回路３ｂは、スイッチＳＷ１１乃至ＳＷ１ｎ、スイッチＳＷ１ｎ＋１乃至ＳＷ１ｎ＋ｍ、スイッチＳＷ２１乃至ＳＷ２ｋ、スイッチＳＷ２ｎ＋１乃至ＳＷ２ｎ＋ｍのいずれかを“ＯＮ”させるチャネル選択信号ＳＳＥＬを生成する。ＡＤＣ１ａは入力端子Ｐｉｎ１１乃至Ｐｉｎ１ｎを介して、センサから出力されるアナログ信号である入力信号ＳＩＮ１１乃至ＳＩＮ１ｎのいずれかが入力されたときに通常動作し、スイッチＳＷ１ｎ＋１乃至ＳＷ１ｎ＋ｍのいずれかが“ＯＮ”し、デジタル高電位側電源ＤＶｃｃを抵抗分割した信号である入力信号ＳＩＮｎ＋１乃至ＳＩＮｎ＋ｍのいずれかが入力されたときにＤＵＴとして良否判定試験される。ＡＤＣ１ｂは入力端子Ｐｉｎ２１乃至Ｐｉｎ２ｋを介して、センサから出力されるアナログ信号である入力信号ＳＩＮ２１乃至ＳＩＮ２ｋのいずれかが入力されたときに通常動作し、スイッチＳＷ２ｎ＋１乃至ＳＷ２ｎ＋ｍのいずれかが“ＯＮ”し、デジタル高電位側電源ＤＶｃｃを抵抗分割した信号である入力信号ＳＩＮｎ＋１乃至ＳＩＮｎ＋ｍのいずれかが入力されたときにＤＵＴとして良否判定試験される。判定回路２ａは、ＡＤＣ１ａから出力されるＡＤ変換信号Ｓｄｃ１とＡＤＣ１ｂから出力されるＡＤ変換信号Ｓｄｃ２を入力し、例えば通常動作時に半導体装置１０ｂの図示しない内部回路にＡＤ変換信号Ｓｄｃ１及びＳｄｃ２を出力し、ＡＤＣ１ａ及びＡＤＣ１ｂの良否判定試験時にＡＤ変換信号Ｓｄｃ１及びＳｄｃ２のＡＤ変換値の判定を行い、出力端子へ判定信号を出力する。
【０１００】
このため、外付け回路の追加が不要で、制御系を複雑化せずに複数のＡＤＣの良否判定を行うことができる。また、ＡＤＣ  ＢＩＳＴ回路と比較して回路構成が簡略化することができるのでチップ面積の増大を抑制することができる。更に、アプリケーションで必要とされるアナログ入力端子数の減少を抑制することができる。
【０１０１】
なお、本実施例では、２つのＡＤＣ故障の有無を試験しているが、ＡＤＣの数は必ずしも２つに限定されるものではなく、ｊ個（ただし  ｊは２以上の整数）のＡＤＣに適用できる。
【実施例４】
【０１０２】
次に、本発明の実施例４に係る半導体装置の自己試験故障検出方法について、図面を参照して説明する。図６は半導体装置の自己試験故障検出方法を示すフローチャートである。本実施例では、異常判定がなされた場合、半導体装置の２つのＡＤＣのどちらが異常動作なのかを判定できるように実施例３とは異なるステップを追加して検出する。
【０１０３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【０１０４】
図６に示すように、ステップ２１までは実施例３と同じなので説明を省略する。なお、判定回路２ａでは、ＡＤＣ１ａのＡＤ変換値とＡＤＣ１ｂのＡＤ変換値との差分が所定の範囲内であるかの判定が行われるだけでなく、それぞれのＡＤ変換値Ｓｄｃ１とＳｄｃ２が所定の変換規格値の範囲内であるかの判定が行われる。
【０１０５】
ＡＤＣ１ａからＡＤ変換信号Ｓｄｃ１とＡＤＣ１ｂからＡＤ変換信号Ｓｄｃ２が判定回路２ａに出力され、判定回路２ａにおいて、ＡＤ変換信号Ｓｄｃ１とＡＤ変換信号Ｓｄｃ２が所定の変換規格値の範囲内であるかの判定が行われる（ステップ２７）。ＡＤ変換値が所定の範囲内であれば、そのＡＤ変換に関してＡＤＣ１ａとＡＤＣ１ｂは正常動作と判定され、範囲外であれば、異常動作と判定される。
【０１０６】
次に、正常動作と判定された場合、ＡＤ変換信号Ｓｄｃ１及びＳｄｃ２は、判定回路２ａでＡＤ変換値の差が比較される。具体的には、ＡＤＣ１ａのＡＤ変換値とＡＤＣ１ｂのＡＤ変換値との差分が所定の範囲内であるかの判定が行われる（ステップＳ２２）。ＡＤＣ１ａとＡＤＣ１ｂが正常であれば、その差は各ＡＤＣの特性差程度であると考えてよい。したがって、ＡＤＣ１ａのＡＤ変換値とＡＤＣ１ｂのＡＤ変換値との差が所定の範囲内であれば、ＡＤＣ１ａ及びＡＤＣ１ｂは、入力信号ＳＩＮｎ＋１のＡＤ変換に関して正常動作と判定される。範囲外であれば、異常動作と判定される。このステップ以降は実施例３と同様なので説明を省略する。
【０１０７】
上述したように、本実施例の半導体装置の自己試験故障検出方法では、ＡＤＣ１ａのＡＤ変換値とＡＤＣ１ｂのＡＤ変換値との差、ＡＤＣ１ａ及びＡＤＣ１ｂのＡＤ変換値が所定の範囲内なのかの判定が行われる。このため、ＡＤＣ１ａのＡＤ変換値とＡＤＣ１ｂのＡＤ変換値との差分が所定の範囲内であるかの判定ができ、且つ半導体装置の２つのＡＤＣのどちらが異常動作なのかの判定を行うことができる。
【０１０８】
なお、本実施例では、２つのＡＤＣ故障の有無を試験しているが、ＡＤＣの数は必ずしも２つに限定されるものではなく、ｊ個（ただし  ｊは２以上の整数）のＡＤＣに適用できる。
【実施例５】
【０１０９】
次に、本発明の実施例５に係る半導体装置について、図面を参照して説明する。図７は半導体装置を示すブロック図である。本実施例では、実施例３で用いたテスト信号発生回路を用いないで２つのＡＤＣの故障の有無を検出する。
【０１１０】
以下、実施例３と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【０１１１】
図７に示すように、半導体装置１０ｃには、ＡＤＣ１ａ、ＡＤＣ１ｂ、判定回路２ａ、チャネル選択回路３ｃ、スイッチＳＷ１１、スイッチＳＷ１２、・・・スイッチＳＷ１ｎ、スイッチＳＷ１ｎ＋１、スイッチＳＷ２１、スイッチＳＷ２２、・・・スイッチＳＷ２ｋ、スイッチＳＷ２ｎ＋１、入力端子Ｐｉｎ１１、入力端子Ｐｉｎ１２、・・・入力端子Ｐｉｎ１ｎ、入力端子Ｐｉｎ２１、入力端子Ｐｉｎ２２、・・・入力端子Ｐｉｎ２ｋ、出力端子Ｐｏｕｔが設けられている。
【０１１２】
チャネル選択回路３ｃは、スイッチＳＷ１１、スイッチＳＷ１２、・・・スイッチＳＷ１ｎ、スイッチＳＷ１ｎ＋１、スイッチＳＷ２１、スイッチＳＷ２２、・・・スイッチＳＷ２ｋ、スイッチＳＷ２ｎ＋１のいずれかを“ＯＮ”させるチャネル選択信号ＳＳＥＬを生成する。
【０１１３】
スイッチＳＷ１ｎ＋１には、デジタル高電位側電源ＤＶｃｃ電圧が入力信号ＳＩＮｎ＋１として入力される。スイッチＳＷ１ｎ＋１は、入力信号ＳＩＮｎ＋１のチャネル選択手段としてのＳＰＳＴスイッチであり、チャネル選択回路３ｃから出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮｎ＋１を選択出力する。
【０１１４】
ＡＤＣ１ａは、スイッチＳＷ１１、スイッチＳＷ１２、・・・スイッチＳＷ１ｎ、スイッチＳＷ１ｎ＋１と、判定回路２ａの間に設けられ、アナログ高電位側電源ＡＶｃｃ１、接地電位としてのアナログ低電位側電源ＡＶｓｓ１、ハイレベル基準電圧ＶｒｅｆＨ１、及びローレベル基準電圧ＶｒｅｆＬ１が供給される。チャネル選択回路３ｃのチャネル選択信号ＳＳＥＬにもとづいて、スイッチＳＷ１１、スイッチＳＷ１２、・・・スイッチＳＷ１ｎ、スイッチＳＷ１ｎ＋１のいずれかが“ＯＮ”し、入力信号ＳＩＮ１１、入力信号ＳＩＮ１２、・・・入力信号ＳＩＮ１ｎ、入力信号ＳＩＮｎ＋１のいずれかが入力信号ＳＩＮＡとして選択入力され、ＡＤ変換されたＡＤ変換信号Ｓｄｃ１を出力する。
【０１１５】
そして、ＡＤＣ１ａは入力端子Ｐｉｎ１１、入力端子Ｐｉｎ１２、・・・入力端子Ｐｉｎ１ｎを介して、入力信号ＳＩＮ１１、入力信号ＳＩＮ１２、・・・入力信号ＳＩＮ１ｎが入力されたときに通常動作し、スイッチＳＷ１ｎ＋１が“ＯＮ”し、入力信号ＳＩＮｎ＋１が入力されたときにＤＵＴとして良否判定試験される。
【０１１６】
スイッチＳＷ２ｎ＋１には、デジタル高電位側電源ＤＶｃｃ電圧が入力信号ＳＩＮｎ＋１として入力される。スイッチＳＷ２ｎ＋１は、入力信号ＳＩＮｎ＋１のチャネル選択手段としてのＳＰＳＴスイッチであり、チャネル選択回路３ｃから出力されるチャネル選択信号ＳＳＥＬにもとづいて入力信号ＳＩＮｎ＋１を選択出力する。
【０１１７】
ＡＤＣ１ｂは、スイッチＳＷ２１、スイッチＳＷ２２、・・・スイッチＳＷ２ｋ、スイッチＳＷ２ｎ＋１と、判定回路２ａの間に設けられ、アナログ高電位側電源ＡＶｃｃ２、接地電位としてのアナログ低電位側電源ＡＶｓｓ２、ハイレベル基準電圧ＶｒｅｆＨ２、及びローレベル基準電圧ＶｒｅｆＬ２が供給される。チャネル選択回路３ｃのチャネル選択信号ＳＳＥＬにもとづいて、スイッチＳＷ２１、スイッチＳＷ２２、・・・スイッチＳＷ２ｋ、スイッチＳＷ２ｎ＋１のいずれかが“ＯＮ”し、入力信号ＳＩＮ２１、入力信号ＳＩＮ２２、・・・入力信号ＳＩＮ２ｎ、入力信号ＳＩＮｎ＋１のいずれかが入力信号ＳＩＮＢとして選択入力され、ＡＤ変換されたＡＤ変換信号Ｓｄｃ２を出力する。
【０１１８】
そして、ＡＤＣ１ｂは入力端子Ｐｉｎ２１、入力端子Ｐｉｎ２２、・・・入力端子Ｐｉｎ２ｋを介して、入力信号ＳＩＮ２１、入力信号ＳＩＮ２２、・・・入力信号ＳＩＮ２kが入力されたときに通常動作し、スイッチＳＷ２ｎ＋１が“ＯＮ”し、入力信号ＳＩＮｎ＋１が入力されたときにＤＵＴとして良否判定試験される。
【０１１９】
入力信号ＳＩＮｎ＋１の電圧レベルはＤｖｃｃであり、
AVcc1, AVcc2,VrefH1,VrefH2＞DVcc＞AVss1, AVss2 , VrefL1, VrefL2, DVss 
・・・・・・・・・・・・・・・式（３）
で表される。
【０１２０】
例えば、アナログ高電位側電源電圧ＡＶｃｃ１、ＡＶｃｃ２とハイレベル基準電圧ＶｒｅｆＨ１、ＶｒｅｆＨ２が５Ｖ、アナログ低電位側電源ＡＶｓｓ１、ＡＶｓｓ２とデジタル低電位側電源ＤＶｓｓとローレベル基準電圧ＶｒｅｆＬ１、ＶｒｅｆＬ２が接地電位、デジタル高電位側電源ＤＶｃｃは中間電位に設定され、例えば３．３Ｖに設定される。
【０１２１】
判定回路２ａは、ＡＤＣ１ａから出力されるＡＤ変換信号Ｓｄｃ１とＡＤＣ１ｂから出力されるＡＤ変換信号Ｓｄｃ２とを入力し、例えば通常動作時に半導体装置１０ｃの図示しない内部回路にＡＤ変換信号Ｓｄｃ１及びＳｄｃ２を出力し、ＡＤＣ１ａ及びＡＤＣ１ｂの良否判定試験時にＡＤ変換信号Ｓｄｃ１及びＳｄｃ２のＡＤ変換値の判定を行い、出力端子へ判定信号を出力する。
【０１２２】
ここで、半導体装置に設けられた２つのＡＤＣの故障検出についてのフローチャート例としては、実施例３のフローチャート例の図５乃至図６においてチャネル数＝１の場合に相当する。具体的には、「全チャネル選択終了」判定の段階が不要となる。
【０１２３】
上述したように、本実施例の半導体装置では、ＡＤＣ１ａ、ＡＤＣ１ｂ、判定回路２ａ、チャネル選択回路３ｂ、スイッチＳＷ１１乃至ＳＷ１ｎ、スイッチＳＷ１ｎ＋１、スイッチＳＷ２１乃至ＳＷ２ｋ、スイッチＳＷ２ｎ＋１、入力端子Ｐｉｎ１１乃至Ｐｉｎ１ｎ、入力端子Ｐｉｎ２１乃至Ｐｉｎ２ｋ、出力端子Ｐｏｕｔが設けられている。チャネル選択回路３ｂは、スイッチＳＷ１１乃至ＳＷ１ｎ、スイッチＳＷ１ｎ＋１、スイッチＳＷ２１乃至ＳＷ２ｋ、スイッチＳＷ２ｎ＋１のいずれかを“ＯＮ”させるチャネル選択信号ＳＳＥＬを生成する。ＡＤＣ１ａは入力端子Ｐｉｎ１１乃至Ｐｉｎ１ｎを介して、センサから出力されるアナログ信号である入力信号ＳＩＮ１１乃至ＳＩＮ１ｎのいずれかが入力されたときに通常動作し、スイッチＳＷ１ｎ＋１が“ＯＮ”し、デジタル高電位側電源ＤＶｃｃ電圧である入力信号ＳＩＮｎ＋１が入力されたときにＤＵＴとして良否判定試験される。ＡＤＣ１ｂは入力端子Ｐｉｎ２１乃至Ｐｉｎ２ｋを介して、センサから出力されるアナログ信号である入力信号ＳＩＮ２１乃至ＳＩＮ２ｋのいずれかが入力されたときに通常動作し、スイッチＳＷ２ｎ＋１が“ＯＮ”し、デジタル高電位側電源ＤＶｃｃである入力信号ＳＩＮｎ＋１が入力されたときにＤＵＴとして良否判定試験される。判定回路２ａは、ＡＤＣ１ａから出力されるＡＤ変換信号Ｓｄｃ１とＡＤＣ１ｂから出力されるＡＤ変換信号Ｓｄｃ２を入力し、例えば通常動作時に半導体装置１０の図示しない内部回路にＡＤ変換信号Ｓｄｃ１及びＳｄｃ２を出力し、ＡＤＣ１ａ及びＡＤＣ１ｂの良否判定試験時にＡＤ変換信号Ｓｄｃ１及びＳｄｃ２のＡＤ変換値の判定を行い、出力端子へ判定信号を出力する。
【０１２４】
このため、外付け回路の追加及びテスト信号発生回路が不要で、制御系を複雑化せずに複数のＡＤＣの良否判定を実施例３よりも簡略に行うことができる。また、ＡＤＣ  ＢＩＳＴ回路と比較して回路構成が簡略化することができるのでチップ面積の増大を抑制することができる。更に、アプリケーションで必要とされるアナログ入力端子数の減少を抑制することができる。
【０１２５】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【０１２６】
例えば、実施例では、一つ以上のＡＤＣが設けられたマイコンについて説明しているが、プロセッサやＳｏＣ（System  on  a  chip）などに設けられたＡＤＣに適用することができる。
【０１２７】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第１の高電位側電源及び第１の低電位側電源に接続され、前記第１の高電位側電源電圧或いは前記第１の高電位側電源電圧を降圧した電圧をテスト電圧信号として出力するテスト信号発生回路と、アナログ信号及び前記テスト電圧信号の選択出力制御を行うチャネル選択信号を出力するチャネル選択回路と、前記第１の高電位側電源よりも同じ或いは高い電圧の第２の高電位側電源及び第２の低電位側電源に接続され、第１のハイレベル基準電圧及び第１のローレベル基準電圧が供給され、選択出力される前記アナログ信号及び前記テスト電圧信号を入力して第１のＡＤ変換信号を出力する第１のアナログ・デジタル変換器と、前記第１の高電位側電源よりも同じ或いは高い電圧の第３の高電位側電源及び第３の低電位側電源に接続され、第２のハイレベル基準電圧及び第２のローレベル基準電圧が供給され、選択出力される前記アナログ信号及び前記テスト電圧信号を入力して第２のＡＤ変換信号を出力する第２のアナログ・デジタル変換器と、前記第1及び第２のＡＤ変換信号を入力する判定回路とを有する半導体装置の自己試験故障検出方法であって、前記アナログ・デジタル変換器の良否試験のとき、前記チャネル選択信号にもとづいて、同一の前記テスト電圧信号を前記第１及び第２のアナログ・デジタル変換器に入力し、それぞれでＡＤ変換を行うステップと、前記第1及び第２のＡＤ変換信号を判定回路に入力し、前記第１のＡＤ変換信号のＡＤ変換値と前記第２のＡＤ変換信号のＡＤ変換値の差分が所定の範囲内であるかの判定を行うステップとを具備する半導体装置の自己試験故障検出方法。
【０１２８】
（付記２）  第１の高電位側電源及び第１の低電位側電源に接続され、前記第１の高電位側電源電圧或いは前記第１の高電位側電源電圧を降圧した電圧をテスト電圧信号として出力するテスト信号発生回路と、アナログ信号及び前記テスト電圧信号の選択出力制御を行うチャネル選択信号を出力するチャネル選択回路と、前記第１の高電位側電源よりも同じ或いは高い電圧の第２の高電位側電源及び第２の低電位側電源に接続され、第１のハイレベル基準電圧及び第１のローレベル基準電圧が供給され、選択出力される前記アナログ信号及び前記テスト電圧信号を入力して第１のＡＤ変換信号を出力する第１のアナログ・デジタル変換器と、前記第１の高電位側電源よりも同じ或いは高い電圧の第３の高電位側電源及び第３の低電位側電源に接続され、第２のハイレベル基準電圧及び第２のローレベル基準電圧が供給され、選択出力される前記アナログ信号及び前記テスト電圧信号を入力して第２のＡＤ変換信号を出力する第２のアナログ・デジタル変換器と、前記第1及び第２のＡＤ変換信号を入力する判定回路とを有する半導体装置の自己試験故障検出方法であって、前記アナログ・デジタル変換器の良否試験のとき、前記チャネル選択信号にもとづいて、同一の前記テスト電圧信号を前記第１及び第２のアナログ・デジタル変換器に入力し、それぞれでＡＤ変換を行うステップと、前記第1及び第２のＡＤ変換信号を判定回路に入力し、前記第１のＡＤ変換信号のＡＤ変換値と前記第２のＡＤ変換信号のＡＤ変換値が所定の範囲内であるかの判定を行うステップと、前記第1及び第２のＡＤ変換信号を判定回路に入力し、前記第１のＡＤ変換信号のＡＤ変換値と前記第２のＡＤ変換信号のＡＤ変換値の差分が所定の範囲内であるかの判定を行うステップとを具備する半導体装置の自己試験故障検出方法。
【０１２９】
（付記３）  端子を介してアナログ信号を入力し、選択出力する第１のスイッチと、第１の高電位側電源電圧をテスト電圧信号として入力し、選択出力する第２のスイッチと、前記第１及び第２のスイッチの選択出力制御を行うチャネル選択信号を出力するチャネル選択回路と、前記第１の高電位側電源と同じ或いはそれよりも高い電圧の第２の高電位側電源及び第２の低電位側電源に接続され、ハイレベル基準電圧及びローレベル基準電圧が供給され、前記第１のスイッチから選択出力される前記アナログ信号及び前記第２のスイッチから選択出力される前記テスト電圧信号を入力し、良否判定試験のとき、前記チャネル選択信号にもとづいて選択された前記テスト電圧信号を入力してＡＤ変換信号を出力するアナログ・デジタル変換器と、前記ＡＤ変換信号を入力し、前記ＡＤ変換信号のＡＤ変換値が所定の範囲内であるかの判定を行う判定回路とを具備する半導体装置。
【０１３０】
（付記４）  第１の高電位側電源及び第１の低電位側電源と、端子を介して第１のアナログ信号を入力し、選択出力する第１のスイッチと、端子を介して第２のアナログ信号を入力し、選択出力する第２のスイッチと、前記第１の高電位側電源電圧をテスト電圧信号として入力し、選択出力する第３のスイッチと、前記第１の高電位側電源電圧を前記テスト電圧信号として入力し、選択出力する第４のスイッチと、前記第１乃至第４のスイッチの選択出力制御を行うチャネル選択信号を出力するチャネル選択回路と、前記第１の高電位側電源と同じ或いはそれよりも高い電圧の第２の高電位側電源及び第２の低電位側電源に接続され、第１のハイレベル基準電圧及び第１のローレベル基準電圧が供給され、前記第１のスイッチから選択出力される前記第１のアナログ信号及び前記第３のスイッチから選択出力される前記テスト電圧信号を入力し、良否判定試験のとき、前記チャネル選択信号にもとづいて選択された前記テスト電圧信号を入力して第１のＡＤ変換信号を出力する第１のアナログ・デジタル変換器と、前記第１の高電位側電源と同じ或いはそれよりも高い電圧の第３の高電位側電源及び第３の低電位側電源に接続され、第２のハイレベル基準電圧及び第２のローレベル基準電圧が供給され、前記第２のチャネル選択手段から選択出力される前記第２のアナログ信号及び前記第４のチャネル選択手段から選択出力される前記テスト電圧信号を入力し、良否判定試験のとき、前記チャネル選択信号にもとづいて選択された前記テスト電圧信号を入力して第２のＡＤ変換信号を出力する第２のアナログ・デジタル変換器と、良否判定試験のとき、前記第１及び第２のＡＤ変換信号を入力し、前記第１のＡＤ変換信号のＡＤ変換値及び前記第２のＡＤ変換信号のＡＤ変換値が所定の範囲内であるかの判定、或いは前記第１のＡＤ変換信号のＡＤ変換値と前記第２のＡＤ変換信号のＡＤ変換値との差が所定の範囲内であるかの判定を行う判定回路とを具備することを特徴とする半導体装置。
【図面の簡単な説明】
【０１３１】
【図１】本発明の実施例１に係る半導体装置を示すブロック図。
【図２】本発明の実施例１に係る半導体装置の自己試験呼称検出方法を示すフローチャート。
【図３】本発明の実施例２に係る半導体装置を示すブロック図。
【図４】本発明の実施例３に係る半導体装置を示すブロック図。
【図５】本発明の実施例３に係る半導体装置の自己試験呼称検出方法を示すフローチャート。
【図６】本発明の実施例４に係る半導体装置の自己試験呼称検出方法を示すフローチャート。
【図７】本発明の実施例５に係る半導体装置を示すブロック図。
【符号の説明】
【０１３２】
１、１ａ、１ｂ  ＡＤＣ（Analog−to−Digital  Converter）
２、２ａ  判定回路
３、３ａ、３ｂ、３ｃ  チャネル選択回路
４  テスト信号発生回路
ＡＶｃｃ、ＡＶｃｃ１、ＡＶｃｃ２  アナログ高電位側電源
ＡＶｓｓ、ＡＶｓｓ１、ＡＶｓｓ２  アナログ低電位側電源
ＤＶｃｃ  デジタル高電位側電源
ＤＶｓｓ  デジタル低電位側電源
Ｐｉｎ１、Ｐｉｎ２、Ｐｉｎｎ、Ｐｉｎ１１、Ｐｉｎ１２、Ｐｉｎ１ｎ、Ｐｉｎ２１、Ｐｉｎ２２、Ｐｉｎ２ｋ  入力端子
Ｐｏｕｔ  出力端子
Ｓｄｃ、Ｓｄｃ１、Ｓｄｃ２  ＡＤ変換信号
ＳＩＮ、ＳＩＮ１、ＳＩＮ２、ＳＩＮｎ、ＳＩＮｎ＋１、ＳＩＮｎ＋ｍ、ＳＩＮＡ、ＳＩＮＢ、ＳＩＮ１１、ＳＩＮ１２、ＳＩＮ１ｎ、ＳＩＮ２１、ＳＩＮ２２、ＳＩＮ２ｋ、ＳＩＮｎ＋１、ＳＩＮｎ＋ｍ  入力信号
ＳＳＥＬ  チャネル選択信号
ＳＷ１、ＳＷ２、ＳＷｎ、ＳＷｎ＋１、ＳＷｎ＋ｍ、ＳＷ１１、ＳＷ１２、ＳＷ１ｎ、ＳＷ１ｎ＋１、ＳＷ１ｎ＋ｍ、ＳＷ２１、ＳＷ２２、ＳＷ２ｋ、ＳＷ２ｎ＋１、ＳＷ２ｎ＋ｍ  スイッチ
ＶｒｅｆＨ、ＶｒｅｆＨ１、ＶｒｅｆＨ２  ハイレベル基準電圧
ＶｒｅｆＬ、ＶｒｅｆＬ１、ＶｒｅｆＬ２  ローレベル基準電圧
【図１】
2007285764.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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