(57)【要約】【課題】信号遅延の整合を保証し、より信頼性の高いマルチチップパッケージを提供すること。【解決手段】本発明のマルチチップパッケージは、クロック信号により制御される第１の半導体メモリ並びにクロック信号及び反転クロック信号により制御される第２の半導体メモリを有する。本発明のマルチチップパッケージの第１の半導体メモリ及び第２の半導体メモリにおいては、それぞれのクロック信号が入力されるパッド、反転クロック信号が入力されるパッド、データイネーブル信号が出力されるパッド、データ信号が出力されるパッドとそれぞれの周辺回路との間に信号遅延の整合を保証する回路を有している。【選択図】図８
2007226853.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
クロック信号が入力される第１の端子と、
反転クロック信号が入力される第２の端子と、
クロック信号あるいは反転クロック信号に同期して出力されるデータイネーブル信号が出力される第３の端子と、クロック信号あるいは反転クロック信号に同期して出力されるデータ信号が出力される第４の端子と、
前記クロック信号及び前記反転クロック信号により制御される前記基板上の第１の半導体メモリと、
前記クロック信号により制御される前記基板上の第２の半導体メモリと、
を有するマルチチップパッケージであって、
前記第１の半導体メモリは、前記クロック信号が入力される第１のパッドと、前記反転クロック信号が入力される第２のパッドと、前記データイネーブル信号が出力される第３のパッドと、前記データ信号が出力される第４のパッドと、第１の周辺回路と、前記第１のパッドと前記第１の周辺回路との間に設けられる第１の回路と、前記第２のパッドと前記第１の周辺回路との間に設けられる第２の回路と、前記第３のパッドと前記第１の周辺回路との間に設けられる第３の回路と、前記第４のパッドと前記第１の周辺回路との間に設けられる第４の回路とを有し、
前記第２の半導体メモリは、前記クロック信号が入力される第５のパッドと、前記反転クロック信号が入力される第６のパッドと、前記データイネーブル信号が出力される第７のパッドと、前記データ信号が出力される第８のパッドと、第２の周辺回路と、前記第５のパッドと前記第２の周辺回路との間に設けられる第５の回路と、前記第６のパッドと前記第２の周辺回路との間に設けられる第６の回路と、前記第７のパッドと前記第２の周辺回路との間に設けられる第７の回路と、前記第８のパッドと前記第２の周辺回路との間に設けられる第８の回路と、を有することを特徴とするマルチチップパッケージ。
【請求項２】
前記第２の回路は、前記第１の回路と同じ構成であり、前記第４の回路は、前記第３の回路と同じ構成であり、前記第６の回路は、前記第５の回路と同じ構成であり、前記第８の回路は、前記第７の回路と同じ構成であることを特徴とする請求項１に記載のマルチチップパッケージ。
【請求項３】
前記第２の回路の寄生容量は、前記第１の回路の寄生容量と等しく、前記第４の回路の寄生容量は、前記第３の回路の寄生容量と等しく、前記第６の回路の寄生容量は、前記第５の回路の寄生容量と等しく、前記第８の回路の寄生容量は、前記第７の回路の寄生容量と等しいことを特徴とする請求項１に記載のマルチチップパッケージ。
【請求項４】
前記第１の端子と前記第１のパッドとを電気的に接続する配線の寄生容量及び前記第１の端子と前記第５のパッドとを電気的に接続する配線の寄生容量の和と、前記第２の端子と前記第２のパッドとを電気的に接続する配線の寄生容量及び前記第２の入力端子と前記第６のパッドとを電気的に接続する配線の寄生容量の和とは等しく、かつ、前記第３の端子と前記第３のパッドとを電気的に接続する配線の寄生容量及び前記第３の出力端子と前記第７のパッドとを電気的に接続する配線の寄生容量の和と、前記第４の端子と前記第４のパッドとを電気的に接続する配線の寄生容量及び前記第４の端子と前記第８のパッドとを電気的に接続する配線の寄生容量の和とは等しいことを特徴とする請求項２に記載のマルチチップパッケージ。
【請求項５】
前記第１の端子と前記第１のパッドとを電気的に接続する配線の長さ及び前記第１の入力端子と前記第５のパッドとを電気的に接続する配線の長さの和と、前記第２の入力端子と前記第２のパッドとを電気的に接続する配線の長さ及び前記第２の入力端子と前記第６のパッドとを電気的に接続する配線の長さの和とは等しく、かつ、前記第３の出力端子と前記第３のパッドとを電気的に接続する配線の長さ及び前記第３の端子と前記第７のパッドとを電気的に接続する配線の長さの和と、前記第４の出力端子と前記第４のパッドとを電気的に接続する配線の長さ及び前期第４の出力端子と前記第８のパッドとを電気的に接続する配線の長さの和と等しいことを特徴とする請求項２に記載のマルチチップパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体メモリを搭載した半導体記憶装置であるマルチチップパッケージに関する。
【背景技術】
【０００２】
近年の電子機器の小型化の需要に伴い、これを満たすべく複数の半導体メモリ装置を単一のパッケージ内に収めるマルチチップパッケージ（以下「ＭＣＰ」という）が用いられるようになっている（例えば下記特許文献１参照）。ここで、単一のパッケージ内に収められる複数の半導体メモリは、同種の半導体メモリが収められる場合だけでなく、異種の半導体メモリが収められる場合もあり、後者の場合には、入力される信号等の動作環境の違いから配線や回路の構成が異なり、この差異により入力信号などの遅延が生じ、パッケージの性能を低下させてしまうという問題が発生する。
【０００３】
なお、ＭＣＰに関する技術ではないが、半導体集積回路に関し、負荷容量の相違などにより生ずるクロック信号における遅延を低減しようとする技術が下記特許文献２乃至４に記載されている。
【特許文献１】特開２００５−１３５１８３号公報
【特許文献２】特開平１１−１０２９６９号公報
【特許文献３】特開平１１−３１７４７号公報
【特許文献４】特開平６−２７４２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで本発明は、信号遅延の整合を保証し、より信頼性の高いマルチチップパッケージを提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によると、
基板と、クロック信号が入力される第１の入力端子と、反転クロック信号が入力される第２の入力端子と、クロック信号あるいは反転クロック信号に同期して出力されるデータイネーブル信号が出力される第３の出力端子と、クロック信号あるいは反転クロック信号に同期して出力されるデータ信号が出力される第４の出力端子と、クロック信号及び前記反転クロック信号により制御される基板上の第１の半導体メモリと、クロック信号により制御される基板上の第２の半導体メモリと、を有するマルチチップパッケージであって、第１の半導体メモリは、クロック信号が入力される第１のパッドと、反転クロック信号が入力される第２のパッドと、データイネーブル信号が出力される第３のパッドと、データ信号が出力される第４のパッドと、第１の周辺回路と、第１のパッドと第１の周辺回路との間に設けられる第１の回路と、第２のパッドと第１の周辺回路との間に設けられる第２の回路と、第３のパッドと第１の周辺回路との間に設けられる第３の回路と、第４のパッドと第１の周辺回路との間に設けられる第４の回路と、を有し、第２の半導体メモリは、クロック信号が入力される第５のパッドと、反転クロック信号が入力される第６のパッドと、データイネーブル信号が出力される第７のパッドと、データ信号が出力される第８のパッドと、第２の周辺回路と、第５のパッドと第２の周辺回路との間に設けられる第５の回路と、第６のパッドと第２の周辺回路との間に設けられる第６の回路と、第７のパッドと第２の周辺回路との間に設けられる第７の回路と、第８のパッドと第２の周辺回路との間に設けられる第８の回路と、を有することを特徴とする。
【発明の効果】
【０００６】
本発明により、信号遅延の整合を保証し、より信頼性の高いマルチチップパッケージを提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態について図面を参照しつつ説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施形態に限定されるものではない。なお、本明細書においては同一又は同様の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【０００８】
（実施形態１）
図１に、本実施形態に係るＭＣＰの概略ブロック図を示す。本実施形態に係るＭＣＰ１は、基板２と、この基板に配置されるＳＤＲ（Ｓｉｎｇｌｅ  Ｄａｔａ  Ｒａｔｅ）半導体メモリ３、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）半導体メモリ４を有している（図１の例ではＳＤＲ半導体メモリ２が二つの例を示している）。ＳＤＲ半導体メモリ３及びＤＤＲ半導体メモリ４はそれぞれ、パッド部３１、４１を有しており、ＭＣＰ１の基板２上には配線５が形成されている。なお、この形成された配線５は、基板２に配置され、外部からの各種信号の入力を受け付ける又は内部からの各種信号を出力する端子７とＳＤＲ半導体メモリ３及びＤＤＲ半導体メモリ４（のパッド部）とを接続し、半導体メモリにおけるパッド部３１、４１は、この接続された配線５を介して種々の信号をＳＤＲ半導体メモリ３、ＤＤＲメモリ４内の他の回路へ伝達等する。また、本ＭＣＰ１の半導体メモリのそれぞれはＣＰＵ６に接続されており、ＣＰＵ６はこれら半導体メモリに格納されたデータに基づいて各種処理を行う。なおＣＰＵ６は基板２上に形成しても良いし、ＭＣＰ１の外に形成しても良い。
【０００９】
次に図２に、本実施形態に係るＤＤＲ半導体メモリ４の機能ブロック図を示す。図２に示されるＤＤＲ半導体メモリ４は、ＭＣＰの基板２上に形成された配線５と接続可能なパッド部４１、このパッド部４１に接続される周辺回路４２、カラムデコーダー４３、ローデコーダー４４及びメモリセル４５、を有している。本実施形態に係るＤＤＲ半導体メモリ４は、外部から入力されるクロック信号の２倍の周期でデータをやり取り可能となるよう、クロック信号及びこのクロック信号の逆位相の反転クロック信号の双方を制御信号として用いる半導体メモリであって、図３が示すように、パッド部４１において、クロック信号を入力するためのクロック信号用パッド４１１（ここでは、「第１のパッド」ともいう。）と、反転クロック信号を入力するための反転クロック信号用パッド４１２（ここでは、「第２のパッド」ともいう。）と、クロック信号あるいは反転クロック信号に同期して出力されるデータイネーブル信号を出力するためのデータイネーブル信号用パッド４１３（ここでは「第３のパッド」ともいう。）と、クロック信号あるいは反転クロック信号に同期して出力されるデータ信号を出力するためのデータ信号用パッド４１４（ここでは「第４のパッド」ともいう）、を有している。更に、周辺回路４２はその前段に、上記のクロック信号用パッド４１１に接続される保護回路４２１及びバッファ回路４２２を有する第１の回路４１５、この第１の回路４１５のバッファ回路に接続される接続配線４２３を有しており、この接続配線４２３を介してクロック信号が半導体メモリ内部の周辺回路（Ａｄｄｒｅｓｓ  Ｃｏｕｎｔｅｒや出力データ制御フリップフロップ等）に入力されることとなる。なお、図３の例に限定されるわけではないが、保護回路４２１はダイオードにより、バッファ回路４２２はＰＭＯＳトランジスタ４２２ａ及びこれと接続されるＮＭＯＳトランジスタ４２３ｂをそれぞれ有して構成される。因みに、反転クロック信号用パッド４１２、においてもクロック信号用パッド４１１と同様、周辺回路４２の前段に、反転クロック信号用パッド４１２に接続される保護回路４２４及びバッファ回路４２５を有する第２の回路４１６、この第２の回路４１６のバッファ回路４２５に接続される接続配線４２６を有しており、この接続配線４２６を介して反転クロック信号が半導体メモリ内部の他の回路に入力されることとなる。また、データイネーブル信号用パッド４１３においてもクロック信号用パッド４１１と同様、保護回路４２７及びバッファ回路４２８を有する第３の回路４１７、この第３の回路４１７のバッファ回路４２８に接続される接続配線４２９を有しており、クロック信号あるいは反転クロック信号に同期したデータイネーブル信号が出力されることとなる（ただし、このバッファ回路の向きは第１の回路におけるバッファ回路の向きと反対に配置されている。以下に述べる「第４の回路４１８」において同じ。）。また更に、データ信号用パッド４１４においても、クロック信号用パッド４１１と同様、保護回路４２１０及びバッファ回路３２１１を有する第四の回路４１８、この第４の回路のバッファ回路４２１１に接続される接続配線４２１２を有しており、クロック信号あ���いは反転クロック信号に同期したデータ信号が出力されることとなる。なお、上記クロック信号用パッド４１１の場合と同様、上記各回路における保護回路４２４、４２７、４２１０はダイオードにより、バッファ回路４２５、４２８、４２１１はＰＭＯＳトランジスタ４２５ａ、４２８ａ、４２１１ａ及びこれらに接続されるＮＭＯＳトランジスタ４２５ｂ、４２８ｂ、４２１１ｂと、を有して構成されており、クロック信号側の第１の回路４１５と反転クロック側の第２の回路４１６が同じ構成となっており、データイネーブル側の第３の回路４１７とデータ側の第４の回路４１８が同じ構成となっている。なおここで「同じ構成」とは、完全に構成などが一致する場合を含むのはもちろんであるが、設計誤差程度のずれや同一機能を奏する構成への代替なども含む概念である。なお繰り返しとなるが、本実施形態においては、第１の回路４１５、第２の回路４１６、第３の回路４１７、第４の回路４１８においては、保護回路及びバッファ回路を有することが望ましいが、これに特段に限定されることはなく、種々の態様が可能である。
【００１０】
また、本実施形態に係るＤＤＲ半導体メモリ４は、ＮＡＮＤ型でもＮＯＲ型であっても良く、また揮発性でも不揮発性であっても良く、特段に限定されるわけではない。このＤＤＲ半導体メモリ４の一例として、ＮＡＮＤ型の不揮発性メモリを採用した場合におけるメモリセルアレイの一例を図４に示す。図４に示すＮＡＮＤ型の不揮発性メモリのメモリセルアレイ４５は、複数のメモリセルブロックＢＬＫ０〜ＢＬＫｍ−１を有して構成されており、各メモリセルブロックは複数のメモリセルユニットＭＵ０〜ＭＵｉ−１、この複数のメモリセルユニットＭＵ０〜ＭＵｉ−１に共通に配置される複数のワード線ＷＬ０〜ＷＬｊ−１、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、及び、複数のメモリセルユニットＭＵ０〜ＭＵｉ−１のそれぞれに対応して配置されるビット線ＢＬ０〜ＢＬｉ−１を有して構成されている。なお各メモリセルユニットにおけるドレイン側選択トランジスタＳ２のドレイン側領域はビット線に接続されており、ソース側選択トランジスタＳ１のソース側領域は共通のセルラインＣＥＬＳＲＣに接続されている。なお図５に本メモリセルアレイの断面を示す。図５で示すとおり、本メモリセルアレイは基板、基板上に絶縁膜を介して配置されるフローティングゲート（ＦＧ）、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線、更にはフローティングゲート線に対応し絶縁膜を介して配置される複数のワード線ＷＬ０〜ＷＬｊ−１、これら配線と絶縁膜を介して配置されるビット線（ＢＬ）、ＳＧＤシャント線、ＳＧＳシャント線、セルラインＣＥＬＳＲＣが配置されている。即ちこのような構成を用いて本実施形態に係るＤＤＲ半導体メモリ４は各種データを記憶することができる。
【００１１】
一方、図６に本実施形態に係るＳＤＲ半導体メモリ３の機能ブロック図を示す。図６に示されるＳＤＲ半導体メモリ３は、上記ＤＤＲ半導体メモリ４とほぼ同様の構成であって、ＭＣＰの基板２上に形成された配線５と接続可能なパッド部３１、このパッド部３１に接続される周辺回路３２、カラムデコーダー３３、ローデコーダー３４及びメモリセル３５、を有しており、本実施形態に係るＳＤＲ半導体メモリ３も、上記ＤＤＲ半導体メモリ４と同様、ＮＡＮＤ型でもＮＯＲ型であっても良く、また揮発性でも不揮発性であっても良い。
【００１２】
また本実施形態に係るＳＤＲ半導体メモリ３は、外部からのクロック信号を制御信号とする点においてはＤＤＲ半導体メモリとほぼ同様であるが、反転クロック信号を制御信号として用いる必要がない点が異なり、これによりＳＤＲ半導体メモリ３はＤＤＲ半導体メモリ４と混載された場合、信号遅延に関する新たな問題を発生させてしまうこととなる。以下説明する。なお、本明細書で単に「クロック信号を制御信号とする半導体メモリ」という場合には、ＳＤＲ半導体メモリの様に反転クロック信号を制御信号として用いていない半導体メモリをいうものとする。
【００１３】
ＳＤＲ半導体メモリ３は、上記の通りＤＤＲ半導体メモリ４とは異なり反転クロック信号を入力信号として用いる必要がないため、反転クロック信号用パッドを形成することはなく、またそれに伴いＤＤＲ半導体メモリ４において形成するような保護回路、バッファ回路も形成しない。この結果、ＭＣＰの基板上にそのパッドに導くための配線も必要なくなるため、これら回路及び配線も形成されることはない。即ち、パッド部及び周辺回路、更には基板２上の半導体メモリに至る配線において電気的な環境が異なり、この電気的な環境が主として配線の間、回路間に生ずる寄生容量の差として現れ、クロック信号と反転クロック信号とのＤｕｔｙ（Ｈ期間とＬ期間との比）に影響を及ぼすこととなる。この寄生容量の差は、設計にもよるが約４ｐｆ程度にも達し、特に近年要求されている高速動作（１００ＭＨｚ〜３００ＭＨｚ以上）を行う場合に、所望の規格内のＤｕｔｙを保証できないといった問題を生じさせてしまう虞がある。そこで、本ＭＣＰの本ＳＤＲ半導体メモリ３は、この寄生容量を調整するための回路（寄生容量調整回路）として、ＳＤＲ半導体メモリ３におけるクロック信号用パッド３１１及びそれに接続される保護回路３２１並びにバッファ回路３２２を有する回路と同様な構成として、反転クロック信号用パッド３１２、反転クロック信号用パッド３１２に接続される保護回路３２４並びにバッファ回路３２５からなる第５の回路３１５を有しており、更に、本ＭＣＰの基板２には、配線における寄生容量を調整する配線として（寄生容量調整配線）、この反転クロック信号用パッド３１２に接続するための配線を形成している。図７に本実施形態におけるＳＤＲ半導体メモリ３の一部分に関する等価回路図を、図８に本ＭＣＰの接続配線に関するイメージ図を示す。
【００１４】
図７に示すとおり、本実施形態に係るＳＤＲ半導体メモリ３は、パッド部３１にクロック信号用パッド３１５（ここでは、「第５のパッド」ともいう。）、クロック信号に同期して出力されるデータイネーブル信号を出力するためのデータイネーブル信号用パッド３１３（ここでは「第７のパッド」ともいう。）と、クロック信号に同期して出力されるデータ信号を出力するためのデータ信号用パッド３１４（ここでは「第８のパッド」ともいう）を、周辺回路３２の前段に、上記クロック信号用パッド３１１に接続される保護回路３２１及びバッファ回路３２２を有する第５の回路３１５、上記データイネーブル信号用パッド３１３に接続される保護回路３２７及びバッファ回路３２８を有する第７の回路（ただし、バッファ回路の向きは第５の回路におけるバッファ回路の向きと逆になっている。以下に述べる「第８の回路」において同じ。）、上記データ信号用パッド３１４に接続される保護回路３２１０及びバッファ回路３２１１を有する第８の回路を有し、及び、第５の回路３１５、第７の回路３１７、第８の回路３１８のバッファ回路３２２、３２８、３２１１それぞれに接続され、半導体メモリ内の周辺回路に接続するための接続配線３２３、３２９、３２１１を有しており、更に、上述の通り、ＳＤＲ半導体メモリ３の第５の回路３１５と同様な構成としてパッド部３１に形成される反転クロック信号用パッド３１２（ここでは、「第６のパッド」ともいう。）、この反転クロック信号用パッド３１２に接続される保護回路３２４とバッファ回路３２５を有する第６の回路３１６を有している。ただし、この第６の回路と周辺回路との間には電気的接続を取るための配線はなく、絶縁されている。即ち、本ＳＤＲ半導体メモリ３においては、クロック信号用パッド３１１と反転クロック信号用パッド３１２、クロック信号用３１１パッドに接続される保護素子３２１及びバッファ回路３２２と反転クロック信号用パッド３１２に接続される保護回路３２４及びバッファ回路３２５とがそれぞれ同じ構成となっているため（即ち第５の回路３１５と第６の回路３１６とが同じ構成となっているため）、ＳＤＲ半導体メモリ３におけるクロック信号側の回路と反転クロック信号側の回路の寄生容量の差を、同じくすることができ、半導体メモリ間の信号遅延の整合を図ることができる（なお先ほどの第３の回路と第４の回路と同様、第７の回路と第８の回路とは同じ構成となっている）。またこの場合において、ＳＤＲ半導体メモリ３における反転クロック信号用パッド３１２をはじめ、この保護回路３２４及びバッファ回路３２５は、半導体メモリの記憶動作に直接関係するものではなく、これら回路はバッファ回路３２５までは反転クロック信号用パッド３１２と接続されているが、それ以後は半導体メモリ内における周辺回路に接続されていない（ＳＤＲ半導体メモリ内における他の回路と電気的に絶縁されている）ことが望ましい。この意味において、ＳＤＲ半導体メモリ３における反転クロック信号用パッドはダミーパッド、これに接続される保護回路及びバッファ回路をダミー保護回路、ダミーバッファ回路ということもできる。
【００１５】
本実施形態に係るＳＤＲ半導体メモリの第６の回路３１６は、クロック信号側の第５の回路３１５、及び、ＤＤＲ半導体メモリ４における反転クロック信号側の第２の回路とその構成及び配置を同じにしているが、結果的に寄生容量が同等となる限りにおいて構成及び配置は特段に制限はされない。ただし、ＳＤＲ半導体メモリのクロック信号側の第５の回路３１５によって発生する寄生容量を検出し、その差分の容量を別途の回路としてＳＤＲ半導体メモリの第６の回路として形成するよりも、第５の回路３１５と第６の回路３１６とを同じ構成としておくことの方が寄生容量の差の詳細な検討を必要することなく容易に信号遅延の整合を図ることができる点でより望ましい。
【００１６】
上記の通り、ＳＤＲ半導体メモリ内にダミーとしての反転クロック信号用パッドやこれに接続される回路を形成することで半導体メモリ内に発生する信号遅延を解消することができる。ところが一方で、ＭＣＰにおける信号遅延は半導体メモリ内だけでなく、ＭＣＰの基板上に形成される配線においても発生しているため（概ね、上記メモリ内における寄生容量の差は約３ｐｆである一方、ＭＣＰ上の配線により生ずる寄生容量の差は３０％程度の約１ｐｆである。）、本実施形態に係るＭＣＰは、図８に示すとおり、基板２上に、外部からのクロック信号をＤＤＲ半導体メモリ４及びＳＤＲ半導体メモリ３に伝えるためのクロック信号用配線５１と、外部からの反転クロック信号をＤＤＲ半導体メモリ４に伝えるための反転クロック信号用配線５２と、データイネーブル信号を外部に伝えるためのデータイネーブル信号用配線５３と、データ信号を外部に伝えるためのデータ信号用配線５４と、を有しており、更に、反転クロック信号用配線５２に接続され、ＳＤＲ半導体メモリ３の反転クロック信号用パッド３１２に接続されるためのＳＤＲ半導体メモリ用の反転クロック信号用配線５５を有している。このようにすることで、本ＭＣＰは、半導体メモリ内、半導体メモリ間における寄生容量の差も抑制することができ、より信頼性向上に寄与する。
【００１７】
即ち、本実施形態に係るＭＣＰ１は、基板２上に寄生容量調整配線として反転クロック信号用配線５５を配置し、ＳＤＲ半導体メモリ３に寄生容量調整回路として反転クロック信号用パッド３１２、これに接続される第６の回路を配置することで、クロック信号用配線と反転クロック信号用配線との間の寄生容量の差、即ち信号遅延を抑えることができるようになる。具体的には寄生容量の差を抑え、信号遅延の影響を抑える観点から、クロック信号用配線の端子７１から第１のパッドまでの配線の寄生容量と同端子７１から第５のパッドまでの配線の寄生容量の和が、反転クロック信号用配線の端子７２から第２のパッドまでの配線の寄生容量と同端子７２から第６のパッドまでの配線の寄生容量の和と等しいことが望ましい。またこの場合において、データイネーブル信号用の端子７３から第３のパッドまでの配線の寄生容量と同端子７３から第７のパッドまでの配線の寄生容量の和が、データ信号用の端子７４から第４のパッドまでの配線の寄生容量と同端子７４から第８のパッドまでの配線の寄生容量の和と等しいことも望ましい。なお配線の寄生容量のあわせ方としては種々採用できるが、配線の長さ、幅、材質等、寄生容量に影響を与える可能性のある特性の少なくともいずれかを揃えておくことが望ましい。
【００１８】
以上、本実施形態に係るＭＣＰによると、信号遅延の整合を保証するマルチチップパッケージを提供することができ、更には、それに用いられる半導体メモリ装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係るマルチチップパッケージの概略ブロック図。
【図２】本発明の一実施形態に係るマルチチップパッケージにおけるＤＤＲ半導体メモリの機能ブロック図。
【図３】本発明の一実施形態に係るマルチチップパッケージにおけるＤＤＲ半導体メモリのパッド部周辺の回路の概略を示す図。
【図４】本発明の一実施形態に係るマルチチップパッケージにおけるＤＤＲ半導体メモリのセルアレイの回路の概略を示す図。
【図５】本発明の一実施形態に係るマルチチップパッケージにおけるＤＤＲ半導体メモリのセルアレイの断面の概略を示す図。
【図６】本発明の一実施形態に係るマルチチップパッケージにおけるＳＤＲ半導体メモリの機能ブロック図。
【図７】本発明の一実施形態に係るマルチチップパッケージにおけるＳＤＲ半導体メモリのパッド部周辺の回路の概略を示す図。
【図８】本発明の一実施形態に係るマルチチップパッケージにおける同マルチチップパッケージの配線についての概略ブロック図。
【符号の説明】
【００２０】
１…マルチチップパッケージ
２…基板
３…ＳＤＲ半導体メモリ
４…ＤＤＲ半導体メモリ
５…配線
６…ＣＰＵ
３１、４１…パッド部
３２、４２…周辺回路
３３、４３…カラムデコーダー
３４、４４…ローデコーダー
３５、４５…メモリセル
７１、７２、７３、７４…端子
４１１、３１１…クロック信号用パッド
３１２…反転クロック信号用パッド
３１３、４１３…データイネーブル信号用パッド
３１４、４１４…データ信号用パッド
３２１、３２４、３２７、３２１０、４２１、４２４、４２７、４２１０…保護回路
３２２、３２５、３２８、３２１１、４２２、４２５、４２８、４２１１…バッファ回路
３２２ａ、３２５ａ、３２８ａ、３２１１ａ、４２２ａ、４２５ａ、４２８ａ、４２１１ａ…ＰＭＯＳトランジスタ
３２２ｂ、３２５ｂ、３２８ｂ、３２１１ｂ、４２２ｂ、４２５ｂ、４２８ｂ、４２１１ｂ…ＮＭＯＳトランジスタ
３２３、３２９、３２１２、４２３、４２６、４２９、４２１２…接続配線
４１２…反転クロック信号用パッド
５１…クロック信号用配線
５２、５５…反転クロック信号用配線
５３…データイネーブル信号用配線
５４…データ信号用配線
【図１】
2007226853.tif 000003
【図２】
2007226853.tif 000004
【図３】
2007226853.tif 000005
【図４】
2007226853.tif 000006
【図５】
2007226853.tif 000007
【図６】
2007226853.tif 000008
【図７】
2007226853.tif 000009
【図８】
2007226853.tif 000010