【事件の表示】
　平成　２年特許願第５１１１０３号「多重プロセッサ仮想メモリシステムのための集中化された参照及び変更テーブル」拒絶査定に対する審判事件［平成　３年　７月２５日国際公開、ＷＯ９１／１０９５６、平成　５年　６月　３日国内公表、特表平　５−５０３３８２］について、次のとおり審決する。
【結　論】
　
　本件審判の請求は、成り立たない。
【理　由】
　
１．手続の経緯・本願発明　
　
　本願は、平成２年１月１１日の米国出願（出願番号：４６３，６４０号）に基づく優先権主張を伴う平成２年７月２５日の国際出願（国際出願番号：ＰＣＴ／ＵＳ９０／０４１７６号）であって、その請求項１に係る発明は、平成１３年１２月２６日付けの手続補正書によって補正された明細書及び図面の記載からみて、本願の特許請求の範囲の請求項１に記載されたとおりのものと認められるところ、その請求項１に記載された発明（以下、本願発明という。）は次のとおりのものである。　
　
（本願発明）　
　
「１．仮想メモリアドレスに応答して物理アドレスを生成する仮想メモリ制御手段をそれぞれが含む複数のデータプロセッサと、参照及び変更テーブル記憶手段を含むメモリ制御ユニットと、複数の物理メモリアドレス位置をそれぞれが備えるｎ個の所定数のアドレス可能なユニットに編成されている共通の物理メモリ手段と、前記共通の物理メモリ手段内の特定のアドレス位置をアクセスするために動作可能なＩ／Ｏ手段と、前記複数のデータプロセッサと前記メモリ制御ユニットおよび前記Ｉ／Ｏ手段とを結合するシステムバスとを備え、前記仮想メモリ制御手段は生成した物理アドレスを前記システムバスへ供給するものであり、前記参照及び変更テーブル記憶手段は、前記システムバスから受け取った生成された前記物理アドレスに応答して、対応するアドレス可能なユニットに対して行われたアクセスの発生およびアクセスの形式を記録するものであり、前記メモリ制御ユニットは、複数のメモリ手段信号ラインを介して前記共通の物理メモリ手段に結合されるものである仮想メモリデータ処理システムの参照及び変更テーブル記憶手段であって、
　前記データプロセッサの１つによる前記物理メモリ手段内の特定のアドレス位置へのアクセスの発生を記録する第１の記録する手段と、　
　前記特定のアドレス位置へのアクセスの形式を記録する第２の記録する手段と、　
　前記データプロセッサの１つによる第１形式のアクセスに応答して、前記システムバスへ、前記第１の記録する手段及び前記第２の記録する手段内の特定された位置の内容を出力する手段と、　
　前記データプロセッサの１つによる第２の形式のアクセスに応答して、前記第１の記録する手段及び前記第２の記録する手段内の特定された位置をリセットし、対応するメモリユニットに対して非アクセス状態を示すための手段と、　
　前記Ｉ／Ｏ手段によるメモリアクセスに応答して、参照及び変更テーブル記憶手段のオペレーションをディスエーブルにする手段と　
　を備える参照及び変更テーブル記憶手段。」　
　
　
　
２．引用例　
　
　原査定の拒絶の理由に引用された本願の優先日前に頒布された刊行物である欧州特許出願公開３３３２１５号明細書（以下、引用例１という。）には、以下の記載がある。　
　
（１）「FIELD OF THE INVENTION:  
 This invention relates in general to digital data processing systems and, in particular, to a digital data processing system having a virtual memory. 」（引用例１　２頁１欄1行〜5行）　
（（訳）産業上の利用分野　
　本発明はディジタルデータ処理システムに関し、特に仮想メモリを有するディジタルデータ処理システムに関する。）　
　
（２）「（前略） the memory means being organized into a predetermined number n of blocks each comprising a plurality of memory address locations.」（引用例１　３頁３欄３４行〜３７行）
（（訳）（前略）メモリ手段は、複数のメモリアドレス位置をそれぞれが備えるｎ個の所定数のブロックに編成されている。）　
　
（３）「Referring now to Fig. 1 there is shown in block diagram from a virtual memory data processing system 10 comprised of a central processing unit (CPU)12 having a virtual memory control (VMC)14.　 CPU 12 is coupled to a virtual memory control (VMC)14.　 CPU 12 is coupled to a system bus 16 which comprises a plurality of groups of signal lines, such as a bidirectional data bus signal line group 18, an address bus signal line group 20 and a control signal line group 22.　 Data bus signal group 18 is organized in byte fashion and may comprise, for example, 32 or 64 bidirectional signal lines for coupling data between the CPU 12 and a first memory unit, or module 24, a second memory module 26, and an I/O control 28.
（中略）　
 In a preferred embodiment of the invention memory modules 24 and 26 are coupled to CPU 12 through a memory control unit (MCU) 25 via a memory bus 27.　 MCU 25 in the preferred embodiment performs memory timing, selection, control and refresh functions; such as multiplexing the addresses bus 20 into memory row and column addresses and asserting row and column address strobe signals.　
 Address bus 20 is output by VMC 14, the logical state of the address bus 20 being expressive of a physical address within, for example, one of the memory modules 24 or 26.
VMC 14 is operable for translating a virtual memory address generated by CPU 12 into a physical memory address.　
（中略）　
I/O control 28 may also comprise a direct memory access (DMA) circuit 34 ehich is operable for directly transferring data to and from the mass storage unit 32 and memory locations within either the memory module 24 or 26.　Movement of data between mass storage unit 32 and memory is typically characterized as an I/O type of memory access as opposed to a CPU 12 memory access.　As such, control bus 22 comprise and I/O signal line which is indicative of whether a given memory access is an I/O access.　
（中略）　
 In accordance with the invention, each of the memory modules 24 and 26 comprise a memory reference and change table moudle (RCTM) 36 and 38, respectively.　
 Referring now to Fig.2a there is shown in block diagram from one of the memory modules of Fig.1 , specifically, the memory module 24.　 As can be seen, memory module 24 comprises a plurality of memory devices 40, which in an illustrative embodiment of the invention are each dynamic randam access memory (DRAM).」（引用例１　４頁５欄１３行〜同６欄２７行）　
（（訳）図１を参照すると、仮想メモリ制御装置（ＶＭＣ）１４を有する中央処理装置（ＣＰＵ）１２を備える仮想メモリデータ処理システム１０が、ブロック図で示されている。　ＣＰＵ１２は仮想メモリ制御装置（ＶＭＣ）１４に結合される。　ＣＰＵ１２はシステムバス１６に結合されており、該システムバスは双方向データバス信号ラインのグループ１８、アドレスバス信号ラインのグループ２０、制御信号ラインのグループ２２のような複数の信号ラインのグループを備える。　データバス信号ライングループ１８はバイト式に編成され、例えば３２又は６４本の双方向の信号ラインによって、ＣＰＵ１２と、第１のメモリユニット又はモジュール２４、第２のメモリモジュール２６、及びＩ／Ｏ制御装置２８との間を結合する。　
（中略）　
　本発明の好適な例では、メモリモジュール２４、２６は、メモリバス２７を経由してメモリ制御ユニット（ＭＣＵ）２５を介してＣＰＵ１２に結合する。
　好適な例で、ＭＣＵ２５は、例えばアドレスバス２０をメモリ行及び列アドレスに多重化すること、行及び列アドレスストローブ信号を入力することのような、メモリタイミング、選択、制御、リフレッシュ機能を行う。　
　アドレスバス２０は、ＶＭＣ１４によって出力され、アドレスバス２０の論理状態は、例えば、メモリモジュール２４、２６の一方の物理アドレスを表す。　ＶＭＣ１４はＣＰＵ１２によって生成された仮想メモリアドレスを物理メモリアドレスに変換する。　
（中略）　
　Ｉ／Ｏ制御装置２８は、さらに直接メモリアクセス（ＤＭＡ）回路３４を有し、該回路は、大容量記憶ユニット３２とメモリモジュール２４、２６の何れか内のメモリ位置の間でデータを直接転送する。　大容量記憶ユニット３２とメモリとの間のデータの移動は、Ｉ／Ｏ形式のメモリアクセスであり、ＣＰＵ１２メモリアクセスではない。　制御バス２２は、与えられたメモリアクセスがＩ／Ｏアクセスかどうかを示すＩ／Ｏ信号ラインを備える。　
（中略）　
　本発明では、各メモリモジュール２４、２６にメモリ参照及び変更テーブルモジュール（ＲＣＴＭ）３６、３８を夫々設ける。　
　図２ａを参照すると、図１のメモリモジュールのうちの１つ、メモリモジュール２４が、ブロック図で示されている。　示されたとおり、メモリモジュール２４は、複数のメモリデバイス４０を備え、図示された例では、それらはダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。）　
　
（４）「Referring now to Fig. 3, in conjunction with Figs. 4a and 4b, there is shown an illustrative schematic diagram of the RCTM 36 of Fig. 2a and  timing diagrams which illustrate the operation of the  RCTM.　RCTM 36 can be seen to comprise a first memory device 46 and a second memory device 48.　Memory devices 46 and 48 each have, in this embodiment of the invention, a storage capacity of 2048 bits of data.　The 2048 bits storage capacity of each of the memory devices 46 and 48 corresponds to 2048 blocks, or page frames, of physical memory; that is 2048 page frames each comprising 512 32 bit words of data.　Memory device 46 is configured such that an access by CPU 12 to the memory devices 40 on the memory module 24 results in a corresponding bit being set to a logic one condition .　Memory device 48 is configured such that a write access to a memory device upon the memory module also results in a corresponding bit being set to a logic one.　Thus, it can be seen that memory device 46 records the occurrence of  a reference to a particular page of data while memory device 48 further records the occurrence of a write, or change, of a particular page of data. 」（引用例１　５頁８欄８行〜３２行）　 
（（訳）図３を図４ａ、４ｂと組合せて参照すると、図２ａのＲＣＴＭ３６のブロック図と、ＲＣＴＭの動作を示すタイミング図が示されている。　図示のとおり、ＲＣＴＭ３６は第１のメモリデバイス４６と第２のメモリデバイス４８を有する。　メモリデバイス４６、４８は、それぞれ記憶容量２０４８ビットのデータを有する。　各メモリデバイス４６、４８の記憶容量２０４８ビットは、物理メモリの２０４８ブロックあるいはページフレームに相当する。即ち、２０４８ページフレームはそれぞれ５１２　３２ビットワードのデータを有する。　メモリデバイス４６は、ＣＰＵ１２によるメモリモジュール２４上のメモリデバイス４０に対するアクセスに対応するビットがある論理状態に設定するように構成される。　メモリデバイス４８は、メモリモジュール上のメモリデバイスに対する書込みアクセスに対応するビットをある論理状態に設定するように構成される。　即ち、メモリデバイス４６は特定のページのデータに対する参照の発生を記録し、メモリデバイス４８はさらに特定のページのデータの書込み又は変更の発生を記録する。）　
　
（５）「The I/O* signal is provided to prevent the operation of memory devices 46 and 48 during and I/O type of memory 40 access, such as when the I/O controller 28 is storing or retrieving data within the memories 40.」（引用例１　６頁１０欄２９行〜３３行）
（（訳）Ｉ／Ｏ＊信号は、Ｉ／Ｏ制御装置２８がメモリ４０内でデータを記憶又は検索しているときのようなＩ／Ｏ形式のメモリ４０アクセスの間、メモリデバイス４６、４８のオペレーションを妨げるために供給される。）　
　
（６）「It can be appreciated that in order to be useful the information stored within memory devices 46 and 48 must be operable for at least being read and possibly modified by a physical memory controlling device, such as a software routine executed by the CPU 12 which manages the physical memory.（後略）」（引用例１　６頁１０欄３４行〜４０行）　
（（訳）メモリデバイス４６、４８内に記憶された情報を利用可能とするために、物理メモリを制御するＣＰＵ１２によって実行されるソフトウェアルーチンのような物理メモリ制御装置によって、少なくとも読出可能及び修正可能とする。）
　
（７）「In order to accomplish these desirable functions the RCTM 36 is operable for having individual bits of the memory devices 46 and 48 selectively reset to a logic zero condition.　This is accomplished by asserting the reset reference and change table (RRCT*) signal in conjunction with the desired address of the page within the memory devices 46 and 48.　 As can be seen in Fig.3 and 4b, when RRCT* is low, or asserted, the data input (DIN) to each of the memory devices 46 and 48 is at a logic zero condition via F/F 60.　
（中略）　
 In order to read the reference and change table data the RCTM 36 is provided with a test reference and change table (TRCT*) signal.　
（中略）　
The TRCT* signal is provided, via OR gate 66, to an output enable (OE*) input of buffer 64 to cause the buffer 64 to place the logic states of R and C on a pair of outputs coupled to the most significant bit (MSB) and the second most significant bit (MSB-1) of the data bus.　Thus, the CPU 12 is enabled to read the addressed location within memory devices 46 and 48 to determine the reference and change status of the corresponding page of physical memory. 」（引用例１　７頁１１欄９行〜４７行）　
（（訳）これらの望ましい機能を達成するために、ＲＣＴＭ３６は、メモリデバイス４６及び４８の個々のビットを選択的に論理０の状態にリセットするよう動作可能である。　これは、メモリデバイス４６、４８内のページの所望のアドレスに関連して、リセット参照及び変更テーブル（ＲＲＣＴ＊）信号を入力することにより達成される。　３図、４ｂ図に示すとおり、ＲＲＣＴ＊がロー又は入力された時、各メモリデバイス４６、４８のデータ入力（ＤＩＮ）は、Ｆ／Ｆ６０を経由して論理０状態にある。　
（中略）　
　参照及び変更テーブルのデータを読出すために、ＲＣＴＭ３６にはテスト参照及び変更テーブル（ＴＲＣＴ＊）信号が与えられる。　
（中略）　
　ＴＲＣＴ＊信号は、ＯＲゲート６６を経由してバッファ６４の出力イネーブル（ＯＥ＊）入力に与えられ、該バッファ６４が、参照及び変更の論理状態をデータバスの最上位ビット（ＭＳＢ）及び第２最上位ビット（ＭＳＢ−１）に結合された一対の出力に置くようにする。　かくして、ＣＰＵ１２は、物理メモリの対応ページの参照及び変更状態を決定するために、メモリデバイス４６及び４８内のアドレス指定された位置を読み取るように、イネーブルにされる。）　
　
（８）「（前略）a physical address source (12) coupled to the bus means for translating virtual address into physical addresses and providing the physical address and operation specifiers including data access specifiers to the bus means; （後略）」（引用例１　８頁１４欄３８行〜４２行）　
（（訳）（前略）バス手段に接続された仮想アドレスを物理アドレスに変換し、物理アドレスとデータアクセス指令を含む作動指令とをバス手段に供給する物理アドレス源（１２）；（後略））  
　
（９）「3) The virtual memory data processing system set forth in claim 1 and being further characterized in that:  
 the operation specifiers provided by the physical address source further include a reset reference and change table operation specifier and   
the reference and change table means is further responsive to the physical address and to the reset reference and change table operation specifier to reset the record corresponding to the block containing the data word specified by the physical address.  
4)  The virtual memory data processing system set forth in claim 1 and being further characterized in that:  
the bus further includes one or more data lines;  
the operation specifiers provided by the physical address source further include a test reference and change table operation specifier and　
the reference and change table means is further responsive to the physical address and to the test reference and change table operation specifier to output the contents of the record corresponding to the block containing the data word specified by the physical address to the data line.」（引用例１　９頁１７行〜４１行）  
（（訳）３）物理アドレス源によって供給される作動指令は、さらにリセット参照及び変更テーブル作動指令を含み、　
参照及び変更テーブル手段はさらに物理アドレスとリセット参照及び変更テーブル作動指令とに応答して、物理アドレスによって特定されたデータワードを含むブロックに対応する記録をリセットする請求項１記載の仮想メモリデータ処理システム。　
４）バスはさらに１つ以上のデータラインを含み、
物理アドレス源によって供給される作動指令は、さらにテスト参照及び変更テーブル作動指令を含み、　
参照及び変更テーブル手段は、さらに物理アドレスとテスト参照及び変更テーブル作動指令に応答して、物理アドレスによって特定されたデータワードを含むブロックに対応する記録の内容をデータラインに出力する請求項１記載のシステム。）
　
　以上の記載及び図面から、引用例１には、次の発明が記載されている。　
　
  仮想アドレスを物理アドレスに変換する仮想メモリ制御装置を有する中央処理装置と、　メモリ制御ユニットと、　複数のメモリアドレス位置をそれぞれが備えるｎ個の所定数のブロックに編成されているメモリモジュールと、　前記メモリモジュールにそれぞれ設けられた参照及び変更テーブルモジュールと、　前記メモリモジュールのメモリ位置をアクセスするＩ／Ｏ制御装置と、　前記中央処理装置と、前記メモリ制御ユニット、及び前記Ｉ／Ｏ制御装置とを結合するシステムバスとを備え、　前記仮想メモリ制御手段は生成した物理アドレスを前記システムバスへ供給するものであり、　前記参照及び変更テーブルモジュールは、前記物理アドレスに応答して、前記メモリモジュールに対して行われた参照の発生、及び書込み又は変更の発生を記録するものであり、　前記メモリ制御ユニットは、メモリバスを介して前記メモリモジュールに結合されるものである仮想メモリを有するディジタルデータ処理システムの参照及び変更テーブルモジュールであって、　
　前記中央処理装置による前記メモリモジュールの特定のページのデータに対する参照の発生を記録する前記メモリデバイス４６と、　
　特定のページのデータの書込み又は変更の発生を記録するメモリデバイス４８とを備え、　
　テスト参照及び変更テーブル（ＴＲＣＴ＊）信号に応答して、前記システムバスへ、前記メモリデバイス４６、４８内の指定された位置の内容を出力し、　
　リセット参照及び変更テーブル（ＲＲＣＴ＊）信号に応答して、前記メモリデバイス４６，４８内の選択したビットをリセットし、　
　前記Ｉ／Ｏ手段によるメモリアクセスに応答して、前記メモリデバイス４６、４８のオペレーションを妨げるように構成された　
　参照及び変更テーブルモジュール　
　
　
　
３．対比　
　
　本願発明（以下、前者という。）と引用例１に記載された発明（以下、後者という。）を対比する。
　
（ア）後者の「仮想メモリ制御手段は生成した物理アドレスをシステムバスへ供給するもの」は、前者の「仮想メモリ制御手段は生成した物理アドレスをシステムバスへ供給するもの」 に対応し、　
　後者の「仮想アドレスを物理アドレスに変換する仮想メモリ制御装置」は、前者の「仮想メモリアドレスに応答して物理アドレスを生成する仮想メモリ制御手段」に対応する。　
　
（イ）又、後者の「仮想メモリ制御装置を有する中央処理装置」は、前者の「仮想メモリ制御手段を含むデータプロセッサ」に対応し、
　後者の「メモリ制御ユニット」は、前者の「メモリ制御ユニット」に対応し、
　後者の「複数のメモリアドレス位置をそれぞれが備えるｎ個の所定数のブロックに編成されているメモリモジュール」は、前者の「複数の物理メモリアドレス位置をそれぞれが備えるｎ個の所定数のアドレス可能なユニットに編成されている共通の物理メモリ手段」に対応し、
　後者の「メモリモジュールのメモリ位置をアクセスするＩ／Ｏ制御装置」は、前者の「共通の物理メモリ手段内の特定のアドレス位置をアクセスするために動作可能なＩ／Ｏ手段」に対応し、
　後者の「中央処理装置と、メモリ制御ユニット、及びＩ／Ｏ制御装置とを結合するシステムバス」は、前者の「データプロセッサとメモリ制御ユニットおよびＩ／Ｏ手段とを結合するシステムバス」に対応し、
　後者の「メモリ制御ユニットは、メモリバスを介してメモリモジュールに結合されるものである仮想メモリを有するディジタルデータ処理システムの参照及び変更テーブルモジュール」は、前者の「メモリ制御ユニットは、複数のメモリ手段信号ラインを介して共通の物理メモリ手段に結合されるものである仮想メモリデータ処理システムの参照及び変更テーブル記憶手段」に対応する。　
　
（ウ）後者の参照及び変更テーブルモジュールも、中央処理装置によって生成された仮想アドレスを仮想メモリ制御装置が物理メモリアドレスに変換し、該物理アドレスをシステムバスを経由して受け取るものであるから、後者の「参照及び変更テーブルモジュールは、物理アドレスに応答して、メモリモジュールに対して行われた参照の発生、及び書込み又は変更の発生を記録するもの」は、前者の「参照及び変更テーブル記憶手段は、システムバスから受け取った生成された物理アドレスに応答して、対応するアドレス可能なユニットに対して行われたアクセスの発生およびアクセスの形式を記録するもの」に対応する。　
　
　又、後者の「中央処理装置によるメモリモジュールの特定のページのデータに対する参照の発生を記録するメモリデバイス４６」、「特定のページのデータの書込み又は変更の発生を記録するメモリデバイス４８」は、前者の「データプロセッサによる物理メモリ手段内の特定のアドレス位置へのアクセスの発生を記録する第１の記録する手段」、「特定のアドレス位置へのアクセスの形式を記録する第２の記録する手段」にそれぞれ対応する。
　
　又、後者の「テスト参照及び変更テーブル（ＴＲＣＴ＊）信号に応答して、システムバスへ、メモリデバイス４６、４８内の指定された位置の内容を出力し、」という構成、「リセット参照及び変更テーブル（ＲＲＣＴ＊）信号に応答して、メモリデバイス４６、４８内の選択したビットをリセットし、」という構成、「Ｉ／Ｏ手段によるメモリアクセスに応答して、メモリデバイス４６、４８のオペレーションを妨げる」という構成は、前者の「第１形式のアクセスに応答して、システムバスへ、第１の記録する手段及び第２の記録する手段内の特定された位置の内容を出力する」という構成、「第２の形式のアクセスに応答して、第１の記録する手段及び第２の記録する手段内の特定された位置をリセットし、対応するメモリユニットに対して非アクセス状態を示す」という構成、「Ｉ／Ｏ手段によるメモリアクセスに応答して、参照及び変更テーブル記憶手段のオペレーションをディスエーブルにする」という構成にそれぞれ対応する。　
　
　したがって、後者の「参照及び変更テーブルモジュール」は、前者の「参照及び変更テーブル記憶手段」に対応する。　
　
（エ）したがって、両者は、　
　
（一致点）　
　
　仮想メモリアドレスに応答して物理アドレスを生成する仮想メモリ制御手段を含むデータプロセッサと、　メモリ制御ユニットと、　複数の物理メモリアドレス位置をそれぞれが備えるｎ個の所定数のアドレス可能なユニットに編成されている共通の物理メモリ手段と、　前記共通の物理メモリ手段内の特定のアドレス位置をアクセスするために動作可能なＩ／Ｏ手段と、　前記データプロセッサと前記メモリ制御ユニットおよび前記Ｉ／Ｏ手段とを結合するシステムバスとを備え、　前記仮想メモリ制御手段は生成した物理アドレスを前記システムバスへ供給するものであり、　前記参照及び変更テーブル記憶手段は、前記システムバスから受け取った生成された前記物理アドレスに応答して、対応するアドレス可能なユニットに対して行われたアクセスの発生およびアクセスの形式を記録するものであり、　前記メモリ制御ユニットは、複数のメモリ手段信号ラインを介して前記共通の物理メモリ手段に結合されるものである仮想メモリデータ処理システムの参照及び変更テーブル記憶手段であって、　
　前記データプロセッサによる前記物理メモリ手段内の特定のアドレス位置へのアクセスの発生を記録する第１の記録する手段と、　
　前記特定のアドレス位置へのアクセスの形式を記録する第２の記録する手段と、　
　第１形式のアクセスに応答して、前記システムバスへ、前記第１の記録する手段及び前記第２の記録する手段内の特定された位置の内容を出力する手段と、　
　第２の形式のアクセスに応答して、前記第１の記録する手段及び前記第２の記録する手段内の特定された位置をリセットし、対応するメモリユニットに対して非アクセス状態を示すための手段と、　
　前記Ｉ／Ｏ手段によるメモリアクセスに応答して、参照及び変更テーブル記憶手段のオペレーションをディスエーブルにする手段と　
　を備える参照及び変更テーブル記憶手段。
　
である点で一致し、次の点で相違している。　
　
　
（相違点１）　
　
　データプロセッサが、前者では複数設けられているのに対して、後者では１つ設けられている点、及び、　
　参照及び変更テーブル記憶手段が、前者はメモリ制御ユニットに設けられているのに対して、後者はメモリモジュールそれぞれに設けられている点。
　
（相違点２）　
　
　第１形式のアクセス及び第２形式のアクセスが、前者はデータプロセッサによるアクセスであるのに対して、後者のものには上記（６）「メモリデバイス４６、４８内に記憶された情報を利用可能とするために、物理メモリを制御するＣＰＵ１２によって実行されるソフトウェアルーチンのような物理メモリ制御装置によって、少なくとも読出可能及び修正可能とする。」と記載されているにすぎず、後者においてどの手段によるアクセスなのか明確でない点。　
　
　
　
４．当審の判断　
　
　上記相違点について検討する。　
　
（相違点１について）　
　
　原査定の拒絶の理由に引用された本願の優先日前に頒布された刊行物である特開昭６１−１６５１５６号公報（以下、引用例２という。）には、「又、記憶キーの第２の部分は、いわゆる仮想記憶方式を使用する場合等の、記憶ブロック（いわゆるページ）の置換制御等のための情報で、例えば参照ビットと変更ビットからなる」（引用例２　１頁右欄８行〜１１行）と記載され、第２図に関連して「システムは記憶制御装置（以下においてＭＣＵという）１１に主記憶装置（ＭＳＵ）１２、中央処理装置（ＣＰＵ）１３、チャネル制御装置（ＣＨＰ）１４等を接続して構成される。　ＭＣＵ１１は（中略）。又、指定の主記憶アドレスを使ってキー記憶部１６にアクセスし、キー記憶部１６に保持する、該当記憶ブロックの参照ビットを’１’にし、又書き込みの場合は変更ビットも’１’にする。」（引用例２　１頁右欄２０行〜２頁左上欄１１行）と記載されていることから、複数のデータプロセッサを備えた仮想メモリデータ処理システム、及び、該仮想メモリデータ処理システムの参照及び変更テーブル記憶手段をメモリ制御ユニットに設けるという技術が示されており、これらは優先日前周知の技術と認められる。　
　
　又、引用例１の「One particular problem with conventional RCTs is that they are embodied in a single logical element or a plurality of logical elements and are typically disposed withing the virtual memory control system. 　these centralized RCTs typically have a fixed storage capacity which may represent a storage capacity substantially equal to the maximum virtual address capacity of the CPU.」（引用例１　２頁２欄１４行〜２１行）（（訳）従来のＲＣＴの問題点は、これが１個又は複数の論理素子であり、仮想メモリ制御システム内に配置されることである。この集中化されたＲＣＴは固定の記憶容量を有し、ＣＰＵの最大仮想アドレス容量にほぼ等しい。）という記載からも、参照及び変更テーブルを集中化することが優先日前周知の技術であると認められる。　
　
　したがって、同じ技術分野である後者において、上述の周知技術を参酌して、データプロセッサを複数設け、さらに、参照及び変更テーブル記憶手段を集中化してメモリ制御ユニットに設けることは、当業者が容易になし得るものである。　
　
（相違点２について）　
　
　後者のものにおいて、第１形式のアクセス及び第２形式のアクセスがどの手段によるアクセスなのかいささか明確でないが、メモリアクセスを行う主体はデータプロセッサであるから、後者において、上記第１形式のアクセス及び第２形式のアクセスのような参照及び変更テーブルに記録された情報を利用するためのアクセスを、メモリアクセスの主体であるデータプロセッサによって行うようにすることは、当業者が容易に想到し得るものである。　
　
　
　
 ５．むすび　
　
　したがって、本願発明は、引用例１に記載された発明及び周知の技術に基いて当業者が容易に発明をすることができたものであるので、特許法２９条２項の規定により特許を受けることができない。　
　
　よって、結論のとおり審決する。