(57)【要約】      （修正有）【課題】複数のストリップ状ゲート電極をマスクとしてドーパント元素の表面濃度と接合深さが等しい拡散層を形成することが可能な半導体装置。【解決手段】ゲート絶縁膜表面に少なくとも１つのストリップ状ゲート電極の第１群および複数のストリップ状ゲート電極の第２群を形成し、ゲート絶縁膜表面と接する第１面、第１面の長側端から垂直に延びる第２面、第１、第２の面の他端を結ぶ湾曲した第３面を有し、第１群のゲート電極および第２群のゲート電極は第１群の少なくとも１つのゲート電極の湾曲した第３面が第１方向に向くように、かつ第２群の各ゲート電極の湾曲した第３面が第１方向と反対の第２方向に向くように交互に配列され、互いに隣接する第１、第２の群の各ゲート電極の第３面間の間隙が互いに隣接する第１、第２の群の各ゲート電極の第２面間の間隙より狭くし、ゲート電極間の間隙を通して不純物導入し拡散層を形成する。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板表面にゲート絶縁膜を形成すること； 
前記ゲート絶縁膜表面に少なくとも１つのストリップ状ゲート電極の第１群および複数のストリップ状ゲート電極の第２群を形成し、各ストリップ状ゲート電極はゲート絶縁膜表面と接する第１面とこの第１面の長側端からその第１面に対して垂直に延びる第２面と前記第１、第２の面の他端を結ぶ湾曲した第３面を有し、第１群の少なくとも１つのゲート電極および第２群の複数のゲート電極は第１群の少なくとも１つのゲート電極の湾曲した第３面が第１方向に向くように、かつ第２群の各ゲート電極の湾曲した第３面が第１方向と反対の第２方向に向くように交互に配列され、互いに隣接する前記第１、第２の群のゲート電極の湾曲した第３面間の間隙が前記ゲート絶縁膜の表面において互いに隣接する前記第１、第２の群のゲート電極の第２面間の間隙より狭くすること；および
前記半導体基板表面にドーパント元素を隣接するゲート電極間の間隙を通して導入することにより拡散層を形成すること
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ストリップ状ゲート電極は、急峻な側壁を有するストリップ状パターンを前記ゲート絶縁膜表面に形成すること、ゲート電極用導電膜を前記ストリップ状パターンを含む前記ゲート絶縁膜の全面に堆積すること、前記ゲート電極用導電膜をストリップ状パターンの急峻な側壁にその導電膜が残るように異方性エッチングをなすこと、および前記ストリップ状パターンを除去すること、により形成される請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板表面にゲート絶縁膜を形成した後、ゲート電極用導電膜を形成すること；
前記ゲート用導電膜表面に少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群を形成し、各ストリップ状ハードマスクはゲート電極用導電膜表面と接する第１面とこの第１面の長側端からその第１面に対して垂直に延びる第２面と前記第１、第２の面の他端を結ぶ湾曲した第３面を有し、第１群の少なくとも１つのハードマスクおよび第２群の複数のハードマスクは第１群の少なくとも１つのハードマスクの湾曲した第３面が第１方向に向くように、かつ第２群の各ハードマスクの湾曲した第３面が第１方向と反対の第２方向に向くように交互に配列され、互いに隣接する前記第１、第２の群のハードマスクの湾曲した第３面間の間隙が前記ゲート電極用導電膜の表面において互いに隣接する前記第１、第２の群のハードマスクの第２面間の間隙より狭くすること；
前記ハードマスクを用いて前記ゲート用導電膜を選択的にエッチングしてゲート電極を形成すること；および
前記半導体基板表面にドーパント元素を隣接する前記ハードマスクおよびゲート電極を含む積層体間の間隙を通して導入することにより拡散層を形成すること
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記ストリップ状ハードマスクは、急峻な側壁を有するストリップ状パターンを前記ゲート電極用導電膜表面に形成すること、ハードマスク用材料膜を前記ストリップ状パターンを含む前記ゲート電極用導電膜の全面に堆積すること、前記ハードマスク用材料膜をストリップ状パターンの急峻な側壁にその材料膜が残るように異方性エッチングをなすこと、および前記ストリップ状パターンを除去すること、により形成される請求項３記載の半導体装置の製造方法。
【請求項５】
半導体基板上に絶縁膜を形成すること；
前記絶縁膜表面に少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群を形成し、各ストリップ状ハードマスクは前記絶縁膜表面と接する第１面とこの第１面の長側端からその第１面に対して垂直に延びる第２面と前記第１、第２の面の他端を結ぶ湾曲した第３面を有し、第１群の少なくとも１つのハードマスクおよび第２群の複数のハードマスクは第１群の少なくとも１つのハードマスクの湾曲した第３面が第１方向に向くように、かつ第２群の各ハードマスクの湾曲した第３面が第１方向と反対の第２方向に向くように交互に配列され、互いに隣接する前記第１、第２の群のハードマスクの湾曲した第３面間の間隙が前記絶縁膜の表面において互いに隣接する前記第１、第２の群のハードマスクの第２面間の間隙より狭くすること；
前記ハードマスクを用いて選択的な異方性エッチングを行って、前記絶縁膜から前記半導体基板に亘る複数の素子分離溝を形成すること；および
前記素子分離溝内に絶縁物を埋め込んで素子分離領域を形成すること
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記ストリップ状ハードマスクは、急峻な側壁を有するストリップ状パターンを前記絶縁膜表面に形成すること、ハードマスク用材料膜を前記ストリップ状パターンを含む前記絶縁膜の全面に堆積すること、前記ハードマスク用材料膜をストリップ状パターンの急峻な側壁にその材料膜が残るように異方性エッチングをなすこと、および前記ストリップ状パターンを除去すること、により形成される請求項５記載の半導体装置の製造方法。
【請求項７】
半導体基板表面にトンネル絶縁膜および浮遊ゲート電極用導電膜をこの順序で堆積すること；
前記浮遊ゲート電極用導電膜表面に少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群を形成し、各ストリップ状ハードマスクは前記浮遊ゲート電極用導電膜表面と接する第１面とこの第１面の長側端からその第１面に対して垂直に延びる第２面と前記第１、第２の面の他端を結ぶ湾曲した第３面を有し、第１群の少なくとも１つのハードマスクおよび第２群の複数のハードマスクは第１群の少なくとも１つのハードマスクの湾曲した第３面が第１方向に向くように、かつ第２群の各ハードマスクの湾曲した第３面が第１方向と反対の第２方向に向くように交互に配列され、互いに隣接する前記第１、第２の群のハードマスクの湾曲した第３面間の間隙が前記浮遊ゲート電極用導電膜表面において互いに隣接する前記第１、第２の群のハードマスクの第２面間の間隙より狭くすること；
前記ハードマスクを用いて選択的な異方性エッチングを行って、前記浮遊ゲート電極用導電膜から前記半導体基板に亘る複数の素子分離溝を形成すると共に、トンネル絶縁膜および浮遊ゲート電極用導電膜をストリップ状に形成すること；
前記ハードマスクを除去した後または前記ハードマスクの除去と同時に前記素子分離溝内と前記トンネル絶縁ストリップ間の間隙および前記浮遊ゲート電極用導電ストリップ間の間隙に絶縁物を埋め込んでストリップ状の素子分離領域を形成すること；
前記素子分離領域を含む前記浮遊ゲート電極用導電ストリップ表面に電極間絶縁膜および制御電極用導電膜をこの順序で堆積すること；
前記制御ゲート電極用導電膜表面に少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群を形成し、各ストリップ状ハードマスクは前記制御ゲート電極用導電膜表面と接する第１面とこの第１面の長側端からその第１面に対して垂直に延びる第２面と前記第１、第２の面の他端を結ぶ湾曲した第３面を有し、第１群の少なくとも１つのハードマスクおよび第２群の複数のハードマスクは第１群の少なくとも１つのハードマスクの湾曲した第３面が第１方向に向くように、かつ第２群の各ハードマスクの湾曲した第３面が第１方向と反対の第２方向に向くように交互に配列され、互いに隣接する前記第１、第２の群のハードマスクの湾曲した第３面間の間隙が前記制御ゲート電極用導電膜表面において互いに隣接する前記第１、第２の群のハードマスクの第２面間の間隙より狭くすること；
前記ハードマスクを用いて前記制御ゲート電極用導電膜、電極間絶縁膜および浮遊ゲート電極用導電ストリップを選択的にエッチングして、素子分離領域を含むトンネル絶縁ストリップ上に浮遊ゲート電極、電極間絶縁膜およびストリップ状の素子分離領域に対して直交する方向に延びる制御ゲート電極を有する積層ゲート構造を形成すること；および
前記半導体基板表面にドーパント元素を前記ハードマスクおよび積層ゲート構造からなる積層体間の隙間を通して導入して拡散層を形成すること
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、ダミーパターン構造物の両側壁に形成した加工用ハードマスクを用いてゲート電極等を形成し、リソグラフィーの限界よりも微細な寸法の複数のトランジスタを製造する方法が開示されている。
【０００３】
また、特許文献２には半導体基板上に導電膜を形成する工程と、この導電膜上に第１のマスク材料膜を形成する工程と、第１のマスク材料をストリップ状にパターン加工する工程と、前記導電膜およびマスク材料膜上にこれらと異なる第２のマスク材料膜を形成する工程と、第２のマスク材料膜を全面エッチングしてストリップ状パターンの側壁のみに第２のマスク材料膜を残す工程と、第１のマスク材料膜を除去する工程と、第２のマスク材料膜をマスクとして前記導電膜を選択的にエッチングする工程を含み、リソグラフィーの下限界よりも微細な寸法の複数のトランジスタを製造する方法が開示されている。同特許文献２には、前記第２のマスク材料膜をマスクとした選択的なエッチングを制御ゲート電極および浮遊ゲート電極を形成するためのパターニングに適用して複数の不揮発性メモリを有するトランジスタを製造する方法が開示されている。
【特許文献１】米国特許明細書第６，０６３，６８８号
【特許文献２】特開平８−５５９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１，２はいずれも半導体基板に形成された複数のトランジスタ間で特性ばらつきが生じる問題がある。
【０００５】
本発明は、リソグラフィーの限界よりも微細な寸法で特定形状の複数のゲート電極等をマスクとしてドーパント元素の表面濃度や接合深さが等しい拡散層を形成することが可能な半導体装置の製造方法を提供することを目的とする。
【０００６】
本発明は、リソグラフィーの限界よりも微細な寸法で特定形状のハードマスクを用いて半導体基板に複数の素子分離領域を等しい深さで形成することが可能な半導体装置の製造方法を提供することを目的とする。
【０００７】
本発明は、リソグラフィーの限界よりも微細な寸法で特定形状のハードマスクを用いて半導体基板に複数の素子分離領域を等しい深さで形成すると共に、リソグラフィーの限界よりも微細な寸法で特定形状の別のハードマスクを用いてドーパント元素の表面濃度や接合深さが等しい拡散層を形成することが可能な浮遊ゲート電極および制御ゲート電極を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１態様によると、半導体基板表面にゲート絶縁膜を形成すること； 
前記ゲート絶縁膜表面に少なくとも１つのストリップ状ゲート電極の第１群および複数のストリップ状ゲート電極の第２群を形成し、各ストリップ状ゲート電極はゲート絶縁膜表面と接する第１面とこの第１面の長側端からその第１面に対して垂直に延びる第２面と前記第１、第２の面の他端を結ぶ湾曲した第３面を有し、第１群の少なくとも１つのゲート電極および第２群の複数のゲート電極は第１群の少なくとも１つのゲート電極の湾曲した第３面が第１方向に向くように、かつ第２群の各ゲート電極の湾曲した第３面が第１方向と反対の第２方向に向くように交互に配列され、互いに隣接する前記第１、第２の群のゲート電極の湾曲した第３面間の間隙が前記ゲート絶縁膜の表面において互いに隣接する前記第１、第２の群のゲート電極の第２面間の間隙より狭くすること；および
前記半導体基板表面にドーパント元素を隣接するゲート電極間の間隙を通して導入することにより拡散層を形成すること
を含むことを特徴とする半導体装置の製造方法が提供される。
【０００９】
本発明の第２態様によると、半導体基板表面にゲート絶縁膜を形成した後、ゲート電極用導電膜を形成すること；
前記ゲート用導電膜表面に少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群を形成し、各ストリップ状ハードマスクはゲート電極用導電膜表面と接する第１面とこの第１面の長側端からその第１面に対して垂直に延びる第２面と前記第１、第２の面の他端を結ぶ湾曲した第３面を有し、第１群の少なくとも１つのハードマスクおよび第２群の複数のハードマスクは第１群の少なくとも１つのハードマスクの湾曲した第３面が第１方向に向くように、かつ第２群の各ハードマスクの湾曲した第３面が第１方向と反対の第２方向に向くように交互に配列され、互いに隣接する前記第１、第２の群のハードマスクの湾曲した第３面間の間隙が前記ゲート電極用導電膜の表面において互いに隣接する前記第１、第２の群のハードマスクの第２面間の間隙より狭くすること；
前記ハードマスクを用いて前記ゲート用導電膜を選択的にエッチングしてゲート電極を形成すること；および
前記半導体基板表面にドーパント元素を隣接する前記ハードマスクおよびゲート電極を含む積層体間の間隙を通して導入することにより拡散層を形成すること
を含むことを特徴とする半導体装置の製造方法が提供される。
【００１０】
本発明の第３態様によると、半導体基板上に絶縁膜を形成すること；
前記絶縁膜表面に少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群を形成し、各ストリップ状ハードマスクは前記絶縁膜表面と接する第１面とこの第１面の長側端からその第１面に対して垂直に延びる第２面と前記第１、第２の面の他端を結ぶ湾曲した第３面を有し、第１群の少なくとも１つのハードマスクおよび第２群の複数のハードマスクは第１群の少なくとも１つのハードマスクの湾曲した第３面が第１方向に向くように、かつ第２群の各ハードマスクの湾曲した第３面が第１方向と反対の第２方向に向くように交互に配列され、互いに隣接する前記第１、第２の群のハードマスクの湾曲した第３面間の間隙が前記絶縁膜の表面において互いに隣接する前記第１、第２の群のハードマスクの第２面間の間隙より狭くすること；
前記ハードマスクを用いて選択的な異方性エッチングを行って、前記絶縁膜から前記半導体基板に亘る複数の素子分離溝を形成すること；および
前記素子分離溝内に絶縁物を埋め込んで素子分離領域を形成すること
を含むことを特徴とする半導体装置の製造方法が提供される。
【００１１】
本発明の第４態様によると、半導体基板表面にトンネル絶縁膜および浮遊ゲート電極用導電膜をこの順序で堆積すること；
前記浮遊ゲート電極用導電膜表面に少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群を形成し、各ストリップ状ハードマスクは前記浮遊ゲート電極用導電膜表面と接する第１面とこの第１面の長側端からその第１面に対して垂直に延びる第２面と前記第１、第２の面の他端を結ぶ湾曲した第３面を有し、第１群の少なくとも１つのハードマスクおよび第２群の複数のハードマスクは第１群の少なくとも１つのハードマスクの湾曲した第３面が第１方向に向くように、かつ第２群の各ハードマスクの湾曲した第３面が第１方向と反対の第２方向に向くように交互に配列され、互いに隣接する前記第１、第２の群のハードマスクの湾曲した第３面間の間隙が前記浮遊ゲート電極用導電膜表面において互いに隣接する前記第１、第２の群のハードマスクの第２面間の間隙より狭くすること；
前記ハードマスクを用いて選択的な異方性エッチングを行って、前記浮遊ゲート電極用導電膜から前記半導体基板に亘る複数の素子分離溝を形成すると共に、トンネル絶縁膜および浮遊ゲート電極用導電膜をストリップ状に形成すること；
前記ハードマスクを除去した後または前記ハードマスクの除去と同時に前記素子分離溝内と前記トンネル絶縁ストリップ間の間隙および前記浮遊ゲート電極用導電ストリップ間の間隙に絶縁物を埋め込んでストリップ状の素子分離領域を形成すること；
前記素子分離領域を含む前記浮遊ゲート電極用導電ストリップ表面に電極間絶縁膜および制御電極用導電膜をこの順序で堆積すること；
前記制御ゲート電極用導電膜表面に少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群を形成し、各ストリップ状ハードマスクは前記制御ゲート電極用導電膜表面と接する第１面とこの第１面の長側端からその第１面に対して垂直に延びる第２面と前記第１、第２の面の他端を結ぶ湾曲した第３面を有し、第１群の少なくとも１つのハードマスクおよび第２群の複数のハードマスクは第１群の少なくとも１つのハードマスクの湾曲した第３面が第１方向に向くように、かつ第２群の各ハードマスクの湾曲した第３面が第１方向と反対の第２方向に向くように交互に配列され、互いに隣接する前記第１、第２の群のハードマスクの湾曲した第３面間の間隙が前記制御ゲート電極用導電膜表面において互いに隣接する前記第１、第２の群のハードマスクの第２面間の間隙より狭くすること；
前記ハードマスクを用いて前記制御ゲート電極用導電膜、電極間絶縁膜および浮遊ゲート電極用導電ストリップを選択的にエッチングして、素子分離領域を含むトンネル絶縁ストリップ上に浮遊ゲート電極、電極間絶縁膜およびストリップ状の素子分離領域に対して直交する方向に延びる制御ゲート電極を有する積層ゲート構造を形成すること；および
前記半導体基板表面にドーパント元素を前記ハードマスクおよび積層ゲート構造からなる積層体間の隙間を通して導入して拡散層を形成すること
を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、リソグラフィーの限界よりも微細な寸法で特定形状の複数のゲート電極等をマスクとしてドーパント元素の表面濃度や接合深さが等しい拡散層を形成することが可能で、複数のトランジスタのオン電流確保および短チャネル効果の回避を両立した半導体装置の製造方法を提供できる。
【００１３】
また本発明によれば、リソグラフィーの限界よりも微細な寸法で特定形状のハードマスクを用いて半導体基板に複数の素子分離領域を等しい深さにて形成でき、素子分離耐圧の確保および素子分離埋め込み不良の回避を両立した半導体装置の製造方法を提供できる。
【００１４】
さらに本発明によれば、浮遊ゲート電極および制御ゲート電極を有し、リソグラフィーの限界よりも微細な寸法で特定形状のハードマスクを用いて半導体基板に複数の素子分離領域を等しい深さで形成できると共に、ドーパント元素の表面濃度や接合深さが等しい拡散層を形成することができ、素子分離耐圧の確保および素子分離埋め込み不良の回避を両立し、さらに複数の不揮発性メモリのオン電流確保および短チャネル効果の回避した半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に実施形態に係る半導体装置の製造方法を詳細に説明する。
【００１６】
（第１実施形態）
まず、半導体基板表面にゲート絶縁膜を形成した後、このゲート絶縁膜表面に少なくとも１つのストリップ状ゲート電極の第１群および複数のストリップ状ゲート電極の第２群を形成する。各ストリップ状ゲート電極はゲート絶縁膜表面と接する第１面と、この第１面の長側端からその第１面に対して垂直に延びる第２面と、前記第１、第２の面の他端を結ぶ湾曲した第３面と、第１面の短側端から第２面および第３面にその第１面に対して垂直に延びる第４面と、この第４面と反対側で、第１面の短側端から第２面および第３面にその第１面に対して垂直に延びる第５面とからなる形状を有する。第１群の少なくとも１つのゲート電極および第２群の複数のゲート電極は、第１群の少なくとも１つのゲート電極の湾曲した第３面が第１方向に向くように、かつ第２群の各ゲート電極の湾曲した第３面が第１方向と反対の第２方向に向くように交互に配列されている。互いに隣接する前記第１、第２の群のゲート電極の湾曲した第３面間の間隙は、前記ゲート絶縁膜の表面において互いに隣接する前記第１、第２の群のゲート電極の第２面間の間隙より狭くなっている。
【００１７】
前記ゲート絶縁膜としては、例えば酸化シリコン膜、酸窒化シリコン膜等を用いることができる。
【００１８】
前記少なくとも１つのストリップ状ゲート電極の第１群および複数のストリップ状ゲート電極の第２群は、例えば次のような方法により形成される。すなわち、ゲート絶縁膜上に側壁が急峻な複数のストリップ状パターンを形成した後、このパターンを含むゲート絶縁膜上の全面にゲート用導電膜を堆積する。つづいて、このゲート用導電膜を異方性エッチング（例えばリアクティブイオンエッチング；ＲＩＥ）して前記ストリップ状パターンの側壁にゲート用導電膜を残存させた後、ストリップ状パターンを除去することにより前記ゲート絶縁膜上に前述した少なくとも１つのストリップ状ゲート電極の第１群および複数のストリップ状ゲート電極の第２群を形成する。特に、少なくとも１つのストリップ状ゲート電極の第１群および複数のストリップ状ゲート電極の第２群において、互いに隣接する前記第１、第２の群のゲート電極の湾曲した第３面間の間隙は、前記ゲート絶縁膜の表面において互いに隣接する前記第１、第２の群のゲート電極のゲート絶縁膜表面に対して垂直に延びる第２面間の間隙より狭くなっている。
【００１９】
このような隣接するゲート電極の第２面間の間隙および第３面間の間隙は、例えば前記ストリップ状パターンの幅と間隔およびそのパターン厚さ等を調整することにより制御することが可能になる。また、ストリップ状パターン側壁のゲート電極用導電膜の残存幅によっても制御することが可能になる。前記方法によりリソグラフィーの限界よりも微細な寸法のゲート電極を形成することが可能になる。特に、前記ストリップ状ゲート電極の幅、すなわち第２面に結ばれる一側端と第３面に結ばれる他側端の間の第１面の長さは、１０〜５０ｎｍであることが好ましい。
【００２０】
前記ゲート電極の形成において、前記ストリップ状パターンおよびゲート用導電膜は互いにエッチング選択性を有するとともに、ゲート絶縁膜に対してもエッチング選択性を有することが好ましい。例えばゲート絶縁膜としてシリコン酸化膜を用いた場合、ストリップ状パターンおよびゲート用導電膜はそれぞれ窒化シリコンおよび多結晶シリコンから作ることができる。なお、ゲート用導電膜は多結晶シリコン膜に限らず、モリブデンのような高融点金属膜、白金シリサイドのような高融点シリサイド膜等を用いることができる。
【００２１】
次いで、前記半導体基板表面に前記ゲート電極をマスクとしてドーパント元素を隣接する前記ゲート電極間の隙間を通して導入し、拡散層を形成することにより、複数のトランジスタが直列構造で配置された半導体装置を製造する。
【００２２】
前記ドーパント元素としては、例えばリン，砒素のようなｎ型不純物元素、ホウ素のようなｐ型不純物元素を用いることができる。
【００２３】
以上、第１実施形態に係る方法によれば前述したようにゲート絶縁膜表面に少なくとも１つのストリップ状ゲート電極の第１群および複数のストリップ状ゲート電極の第２群を形成する。特に、各ストリップ状ゲート電極は特定の条件下で互いに結合された第１面、第２面および第３面を有する。また、互いに隣接する前記第１、第２の群のゲート電極の湾曲した第３面間の間隙は、前記ゲート絶縁膜の表面において互いに隣接する前記第１、第２の群のゲート電極のゲート絶縁膜表面に対して垂直に延びる第２面間の間隙より狭くなっている。つづいて、半導体基板にこれらゲート電極をマスクとしてドーパント元素を導入（例えばイオン注入）することによって、隣接するゲート電極の間隔に対応する半導体基板に等しいドーパント元素の表面濃度や接合深さを有する拡散層を形成することができる。その結果、複数のトランジスタのオン電流確保および短チャネル効果の回避を両立した半導体装置の製造方法を提供できる。
【００２４】
（第２実施形態）
まず、半導体基板表面にゲート絶縁膜を形成した後、ゲート電極用導電膜を形成する。つづいて、ゲート電極用導電膜表面に少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群を形成する。各ストリップ状ハードマスクは、ゲート電極用導電膜表面と接する第１面と、この第１面の長側端からその第１面に対して垂直に延びる第２面と、前記第１、第２の面の他端を結ぶ湾曲した第３面と、第１面の短側端から第２面および第３面にその第１面に対して垂直に延びる第４面と、この第４面と反対側で、第１面の短側端から第２面および第３面にその第１面に対して垂直に延びる第５面とからなる形状を有する。第１群の少なくとも１つのハードマスクおよび第２群の複数のハードマスクは、第１群の少なくとも１つのハードマスクの湾曲した第３面が第１方向に向くように、かつ第２群の各ハードマスクの湾曲した第３面が第１方向と反対の第２方向に向くように交互に配列されている。互いに隣接する前記第１、第２の群の各ハードマスクの湾曲した第３面間の間隙は、前記ゲート電極用導電膜表面において互いに隣接する前記第１、第２の群の各ハードマスクの第２面間の間隙より狭くなっている。
【００２５】
前記ゲート電極用導電膜としては、例えば多結晶シリコン膜、モリブデンのような高融点金属膜、白金シリサイドのような高融点シリサイド膜等を用いることができる。
【００２６】
前記少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群、例えば次のような方法により形成される。すなわち、ゲート電極用導電膜上に側壁が急峻な複数のストリップ状パターンを形成した後、このパターンを含むゲート電極用導電膜上の全面にハードマスク用材料膜を堆積する。つづいて、このハードマスク用材料膜を例えばリアクティブイオンエッチングにより全面エッチングして前記ストリップ状パターンの側壁にハードマスク用材料膜を残存させた後、ストリップ状パターンを除去することによりゲート電極用導電膜上に前述した少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群を形成する。特に、少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群において、互いに隣接する前記第１、第２の群のハードマスクの湾曲した第３面間の間隙は、前記ゲート絶縁膜の表面において互いに隣接する前記第１、第２の群のハードマスクのゲート絶縁膜表面に対して垂直に延びる第２面間の間隙より狭くなっている。
【００２７】
このような隣接するストリップ状ハードマスクの第２面間の間隙および第３面間の間隙は、例えば前記ストリップ状パターンの幅と間隔およびそのパターン厚さを調整することにより制御することが可能になる。また、ストリップ状パターン側壁のハードマスク用材料膜残存幅によっても制御することが可能になる。前記方法によりリソグラフィーの限界よりも微細な寸法のハードマスクを形成することが可能になる。特に、前記ストリップ状ハードマスクの幅、すなわち第２面に結ばれる一側端と第３面に結ばれる他側端の間の第１面の長さは、１０〜５０ｎｍであることが好ましい。
【００２８】
前記ハードマスクの形成において、前記ストリップ状パターンおよびハードマスク用材料膜は互いにエッチング選択性を有するとともに、下地膜であるゲート電極用導電膜に対してもエッチング選択性を有することが好ましい。例えばゲート電極用導電膜として多結晶シリコン膜を用いた場合、ストリップ状パターンおよびハードマスク用材料膜はそれぞれ窒化シリコンおよび酸化シリコンから作ることができる。
【００２９】
次いで、前記ハードマスクを用いて前記ゲート電極用導電膜を選択的にエッチングしてゲート電極を形成する。つづいて、前記半導体基板表面にドーパント元素を前記ハードマスクおよびゲート電極からなる積層体の隣接する隙間を通して導入し、拡散層を形成して複数のトランジスタが直列構造で配置された半導体装置を製造する。
【００３０】
前記ドーパント元素としては、例えばリン、砒素のようなｎ型不純物元素、ホウ素のようなｐ型不純物元素を用いることができる。
【００３１】
以上、第２実施形態によれば前述したように半導体基板上のゲート電極用導電膜表面に少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群を形成する。特に、各ストリップ状ハードマスクは特定の条件下で互いに結合された第１面、第２面および第３面を有する。また、互いに隣接する前記第１、第２の群のハードマスクの湾曲した第３面間の間隙は、前記ゲート電極用導電膜表面において互いに隣接する前記第１、第２の群のハードマスクのゲート電極用導電膜表面に対して垂直に延びる第２面間の間隙より狭くなっている。つづいて、これらのハードマスクを用いてゲート電極用導電膜を選択的にエッチングしてゲート電極を形成し、さらに前記半導体基板表面にドーパント元素を前記ハードマスクおよびゲート電極からなる積層体の隣接する隙間から導入（例えばイオン注入）することによって、隣接する積層体の間隔に対応する半導体基板に等しいドーパント元素の表面濃度や接合深さを有する拡散層を形成することができる。その結果、複数のトランジスタのオン電流確保および短チャネル効果の回避を両立した半導体装置を製造することができる。
【００３２】
（第３実施形態）
まず、半導体基板上の絶縁膜表面に少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群を形成する。各ストリップ状ハードマスクは、絶縁膜表面と接する第１面と、この第１面の長側端からその第１面に対して垂直に延びる第２面と、前記第１、第２の面の他端を結ぶ湾曲した第３面と、第１面の短側端から第２面および第３面にその第１面に対して垂直に延びる第４面と、この第４面と反対側で、第１面の短側端から第２面および第３面にその第１面に対して垂直に延びる第５面とからなる形状を有する。第１群の少なくとも１つのハードマスクおよび第２群の複数のハードマスクは、第１群の少なくとも１つのハードマスクの湾曲した第３面が第１方向に向くように、かつ第２群の各ハードマスクの湾曲した第３面が第１方向と反対の第２方向に向くように交互に配列されている。互いに隣接する前記第１、第２の群のハードマスクの湾曲した第３面間の間隙は、前記絶縁膜の表面において互いに隣接する前記第１、第２の群のハードマスクの第２面間の間隙より狭くなっている。
【００３３】
前記少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群は、前述した第２実施形態と同様な方法で形成することができる。このような方法によりリソグラフィーの限界よりも微細な寸法のハードマスクを形成することが可能になる。特に、前記ストリップ状ハードマスクの幅、すなわち第２面に結ばれる一側端と第３面に結ばれる他側端の間の第１面の長さは、１０〜５０ｎｍであることが好ましい。
【００３４】
前記ハードマスクの形成において、前記ストリップ状パターンおよびハードマスク用材料膜は互いにエッチング選択性を有するとともに、下地膜である絶縁膜に対してもエッチング選択性を有することが好ましい。絶縁膜として酸化シリコン膜を用いた場合、ハードマスク用材料膜およびストリップ状パターンはそれぞれ窒化シリコン膜および多結晶シリコンから作ることができる。
【００３５】
次いで、前記ハードマスクを用いて選択的なリアクティブイオンエッチングを行って、前記絶縁膜から前記半導体基板に亘る複数の素子分離溝を形成する。つづいて、複数のハードマスクを除去した後、または複数のハードマスクの除去と同時に前記素子分離溝内に絶縁物を埋め込んで素子分離領域を形成して複数のトランジスタが並列構造で配置された半導体装置を製造する。
【００３６】
前記素子分離溝内への絶縁物の具体的な埋め込み方法は、例えば複数のハードマスクを除去し、素子分離溝を含む絶縁膜の全面に素子分離用絶縁膜をその溝内を十分に埋めるように堆積し、さらに素子分離用絶縁膜を化学機械研磨（ＣＭＰ）でエッチバックする方法が採用される。前記素子分離溝内への絶縁物の別の埋め込み方法は、素子分離溝を含む複数のハードマスクの全面に素子分離用絶縁膜をその溝内を十分に埋めるように堆積し、さらに素子分離用絶縁膜およびハードマスクを化学機械研磨（ＣＭＰ）でエッチバックする方法が採用される。
【００３７】
前記素子分離用絶縁膜としては、例えばシリコン酸化膜を挙げることができる。
【００３８】
以上、第３実施形態によれば半導体基板上の絶縁膜表面に少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群を形成する。特に、各ストリップ状ハードマスクは特定の条件下で互いに結合された第１面、第２面および第３面を有する。また、互いに隣接する前記第１、第２の群のハードマスクの湾曲した第３面間の間隙は、前記絶縁膜表面において互いに隣接する前記第１、第２の群のハードマスクの絶縁膜表面に対して垂直に延びる第２面間の間隙より狭くなっている。つづいて、これらのハードマスクを用いて選択的なリアクティブイオンエッチングを行うことによって、前記絶縁膜から半導体基板に亘って等しい深さの素子分離溝を形成できる。その結果、この後に素子分離溝に絶縁物を埋め込むことによって、等しい深さの素子分離領域を形成できるため、素子分離耐圧の確保および素子分離埋め込み不良の回避を両立した半導体装置を製造することができる。
【００３９】
（第４実施形態）
まず、半導体基板表面にトンネル絶縁膜および浮遊ゲート電極用導電膜をこの順序で堆積する。つづいて、この浮遊ゲート電極用導電膜表面に少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群を形成する。各ストリップ状ハードマスクは、浮遊ゲート電極用導電膜表面と接する第１面と、この第１面の長側端からその第１面に対して垂直に延びる第２面と、前記第１、第２の面の他端を結ぶ湾曲した第３面と、第１面の短側端から第２面および第３面にその第１面に対して垂直に延びる第４面と、この第４面と反対側で、第１面の短側端から第２面および第３面にその第１面に対して垂直に延びる第５面とからなる形状を有する。第１群の少なくとも１つのハードマスクおよび第２群の複数のハードマスクは、第１群の少なくとも１つのハードマスクの湾曲した第３面が第１方向に向くように、かつ第２群の各ハードマスクの湾曲した第３面が第１方向と反対の第２方向に向くように交互に配列されている。互いに隣接する前記第１、第２の群の各ハードマスクの湾曲した第３面間の間隙は、前記浮遊ゲート電極用導電膜表面において互いに隣接する前記第１、第２の群の各ハードマスクの第２面間の間隙より狭くなっている。
【００４０】
前記浮遊ゲート電極用導電膜としては、例えば多結晶シリコン膜等を用いることができる。
【００４１】
前記少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群は、前述した第２実施形態と同様な方法で形成することができる。このような方法によりリソグラフィーの限界よりも微細な寸法のハードマスクを形成することが可能になる。特に、前記ストリップ状ハードマスクの幅、すなわち第２面に結ばれる一側端と第３面に結ばれる他側端の間の第１面の長さは、１０〜５０ｎｍであることが好ましい。
【００４２】
前記ハードマスクの形成において、前記ストリップ状パターンおよびハードマスク用材料膜は互いにエッチング選択性を有するとともに、下地膜である浮遊ゲート電極用導電膜に対しても選択エッチング性を有することが好ましい。例えば浮遊ゲート電極用導電膜がリンのような不純物を含む多結晶シリコンで作る場合、ストリップ状パターンおよびハードマスク用材料膜はそれぞれ窒化シリコン、酸化シリコンから作ることができる。
【００４３】
次いで、前記ハードマスクを用いて選択的な異方性エッチング（例えばリアクティブイオンエッチング）を行って、前記浮遊ゲート電極用導電膜から前記半導体基板に亘る複数の素子分離溝を形成する。同時に、前記トンネル絶縁膜および浮遊ゲート電極用導電膜がストリップ状に形成される。つづいて、複数のハードマスクを除去した後または複数のハードマスクの除去と同時に前記素子分離溝内に絶縁物を埋め込んでストリップ状の素子分離領域を形成する。
【００４４】
前記素子分離溝内への絶縁物の具体的な埋め込み方法は、前述した第３実施形態と同様、例えば複数のハードマスクを除去し、素子分離溝を含む絶縁膜の全面に素子分離用絶縁膜をその溝内を十分に埋めるように堆積し、さらに素子分離用絶縁膜を化学機械研磨（ＣＭＰ）でエッチバックする方法が採用される。前記素子分離溝内への絶縁物の別の埋め込み方法は、素子分離溝を含む複数のハードマスクの全面に素子分離用絶縁膜をその溝内を十分に埋めるように堆積し、さらに素子分離用絶縁膜およびハードマスクを化学機械研磨（ＣＭＰ）でエッチバックする方法が採用される。前記素子分離用絶縁膜としては、例えばシリコン酸化膜を挙げることができる。
【００４５】
次いで、前記素子分離領域を含む前記浮遊ゲート電極用導電ストリップ表面に電極間絶縁膜および制御電極用導電膜をこの順序で堆積する。
【００４６】
前記電極間絶縁膜としては、例えば酸化シリコン膜と窒化シリコン膜からなる積層膜、前記制御電極用導電膜としては例えば多結晶シリコン膜等を用いることができる。
【００４７】
次いで、前記制御ゲート電極用導電膜表面に少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群を形成する。各ストリップ状ハードマスクは、制御ゲート電極用導電膜表面と接する第１面と、この第１面の長側端からその第１面に対して垂直に延びる第２面と、前記第１、第２の面の他端を結ぶ湾曲した第３面と、第１面の短側端から第２面および第３面にその第１面に対して垂直に延びる第４面と、この第４面と反対側で、第１面の短側端から第２面および第３面にその第１面に対して垂直に延びる第５面とからなる形状を有する。第１群の少なくとも１つのハードマスクおよび第２群の複数のハードマスクは、第１群の少なくとも１つのハードマスクの湾曲した第３面が第１方向に向くように、かつ第２群の各ハードマスクの湾曲した第３面が第１方向と反対の第２方向に向くように交互に配列されている。互いに隣接する前記第１、第２の群のハードマスクの湾曲した第３面間の間隙は、前記制御ゲート電極用導電膜表面において互いに隣接する前記第１、第２の群のハードマスクの第２面間の間隙より狭くなっている。
【００４８】
前記少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群は、前述した第２実施形態と同様な方法で形成することができる。このような方法によりリソグラフィーの限界よりも微細な寸法のハードマスクを形成することが可能になる。特に、前記ストリップ状ハードマスクの幅、すなわち第２面に結ばれる一側端と第３面に結ばれる他側端の間の第１面の長さは、１０〜５０ｎｍであることが好ましい。
【００４９】
前記ハードマスクの形成において、前記ストリップ状パターンおよびハードマスク用材料膜は互いにエッチング選択性を有するとともに、下地膜である制御ゲート電極用導電膜に対しても選択エッチング性を有することが好ましい。例えば制御ゲート電極用導電膜がリンのような不純物を含む多結晶シリコンで作る場合、ストリップ状パターンおよびハードマスク用材料膜はそれぞれ窒化シリコン、酸化シリコンから作ることができる。
【００５０】
次いで、各ハードマスクを用いて前記制御ゲート電極用導電膜、電極間絶縁膜および浮遊ゲート電極用導電ストリップを選択的なリアクティブイオンエッチングを行って、素子分離領域を含むトンネル絶縁ストリップ上に浮遊ゲート電極、電極間絶縁膜およびストリップ状素子分離領域に対して直交する方向に延びる制御ゲート電極を形成する。
【００５１】
次いで、前記半導体基板表面にドーパント元素を浮遊ゲート電極、電極間絶縁膜、制御ゲート電極およびハードマスクからなる積層体の隣接する隙間を通して導入し、拡散層を形成して、複数の不揮発性メモリがマトリックス上に配置された半導体装置を製造する。
【００５２】
前記ドーパント元素としては、例えばリン、砒素のようなｎ型不純物元素、ホウ素のようなｐ型不純物元素を用いることができる。
【００５３】
以上、第４実施形態によれば半導体基板上の浮遊ゲート電極用導電膜表面に少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群を形成する。特に、各ストリップ状ハードマスクは特定の条件下で互いに結合された第１面、第２面および第３面を有する。また、互いに隣接する前記第１、第２の群のハードマスクの湾曲した第３面間の間隙は、前記浮遊ゲート電極用導電膜表面において互いに隣接する前記第１、第２の群のハードマスクの浮遊ゲート電極用導電膜表面に対して垂直に延びる第２面間の間隙より狭くなっている。つづいて、これらのハードマスクを用いて選択的なリアクティブイオンエッチングを行うことによって、前記浮遊ゲート電極用導電膜から前記半導体基板に亘って等しい深さの素子分離溝を形成できる。同時に、前記トンネル絶縁膜および浮遊ゲート電極用導電膜をストリップ状に形成できる。その結果、この後に素子分離溝に絶縁物を埋め込むことによって、等しい深さの素子分離領域を形成できるため、素子分離耐圧を確保できると共に、素子分離埋め込み不良を回避できる。
【００５４】
また、制御ゲート電極用導電膜表面に少なくとも１つのストリップ状ハードマスクの第１群および複数のストリップ状ハードマスクの第２群を形成する。特に、各ストリップ状ハードマスクは特定の条件下で互いに結合された第１面、第２面および第３面を有する。また、互いに隣接する前記第１、第２の群のハードマスクの湾曲した第３面間の間隙は、前記制御ゲート電極用導電膜表面において互いに隣接する前記第１、第２の群のハードマスクの制御ゲート電極用導電膜表面に対して垂直に延びる第２面間の間隙より狭くなっている。つづいて、これらのハードマスクを用いて前記制御ゲート電極用導電膜、電極間絶縁膜および前記浮遊ゲート電極用導電ストリップを選択的なリアクティブイオンエッチングを行って、素子分離領域を含むトンネル絶縁ストリップ上に浮遊ゲート電極、電極間絶縁膜およびストリップ状の素子分離領域に対して直交する方向に延びる制御ゲート電極を形成し、さらに前記半導体基板表面にドーパント元素を浮遊ゲート電極、電極間絶縁膜、制御ゲート電極および第２ハードマスクを含む積層体の隣接する隙間を通して（例えばイオン注入）することによって、隣接する積層体の間隔に対応する半導体基板に等しいドーパント元素の表面濃度や接合深さを有する拡散層を形成することができる。その結果、複数の不揮発性メモリのオン電流を確保できると共に、短チャネル効果の回避できる。
【００５５】
以下、本発明の実施例を図面を参照して詳細に説明する。
【００５６】
（実施例１）
まず、図１の（Ａ）に示すように例えばｐ型単結晶シリコンからなる半導体基板１表面に例えばシリコン酸窒化膜からなるゲート絶縁膜２を形成した。つづいて、ゲート絶縁膜２表面に周知のリソグラフィー技術を用いて例えばシリコン窒化物からなるストリップ状パターン３の繰り返し構造を形成した。このストリップ状パターン３は、厚さ４０ｎｍ，幅６０ｎｍ，間隔１２０ｎｍとした。ひきつづき、例えばＣＶＤ法により厚さ６０ｎｍのリンドープ多結晶シリコンからなるゲート電極用導電膜４をストリップ状パターン３を含むゲート酸化膜２表面全体に堆積した。
【００５７】
次いで、図１の（Ｂ）に示すようにゲート電極用導電膜４を異方性エッチング（例えばリアクティブイオンエッチング）を行なってストリップ状パターン３の側壁のみに残存させることにより、ストリップ状パターン３より幅が狭いリンドープ多結晶シリコンからなる複数のストリップ状ゲート電極５1，５2をゲート絶縁膜２表面に形成した。この後、図１の（Ｃ）および図２に示すように例えば熱リン酸エッチングによりストリップ状パターン３を除去し、複数のストリップ状ゲート電極５1の第１群および複数のストリップ状ゲート電極５2の第２群をゲート絶縁膜２表面に形成した。各ストリップ状ゲート電極５1，５2は、図２に示すようにゲート絶縁膜２表面と接する第１面５１と、この第１面５１の長側端からその第１面５１に対して垂直に延びる第２面５２と、前記第１、第２の面５１，５２の他端を結ぶ湾曲した第３面５３と、第１面５１の短側端から第２面５２および第３面５３にその第１面５１に対して垂直に延びる第４面５４と、この第４面５４と反対側で、第１面５１の短側端から第２面５２および第３面５３にその第１面５１に対して垂直に延びる第５面５５とからなる形状を有する。第１群の複数のゲート電極５1および第２群の複数のゲート電極５2は、第１群の複数のゲート電極５1の湾曲した第３面５３が矢印Ｘ1で示される第１方向に向くように、かつ第２群の各ゲート電極５2の湾曲した第３面５３が矢印Ｘ1で示される第１方向と反対の矢印Ｘ2で示される第２方向に向くように交互に配列されている。互いに隣接する前記第１、第２の群の各ゲート電極５1，５2の湾曲した第３面５３間の間隙Ａは、前記ゲート絶縁膜２の表面において互いに隣接する前記第１、第２の群の各ゲート電極５1，５2の第２面５２間の間隙Ｂより狭くなっている。例えば間隙Ａは約４０ｎｍ、間隙Ｂは約６０ｎｍの長さを有する。また、前記第１、第２の群のストリップ状ゲート電極５1，５2の幅、すなわち第２面５２に繋がる一側端と第３面５３に繋がる他側端の間の第１面５１の長さは、約４０ｎｍである。
【００５８】
次いで、複数のゲート電極５1，５2をマスクとして半導体基板１に隣接するゲート電極５1，５2の隙間Ａ、Ｂを通してドーパント元素（例えばｎ型不純物であるリン）をイオン注入した。このとき、図１の（Ｄ）に示すようにドーパント元素の表面濃度、接合深さおよびオーバーラップ量の繰り返し変動を抑制した拡散層６ａ，６ｂを半導体基板１表面に形成できる。
【００５９】
すなわち、図３に示すように例えばｐ型単結晶シリコンからなる半導体基板１０１のゲート絶縁膜１０２表面にリンドープ多結晶シリコンからなる複数のストリップ状ゲート電極１０５1の第１群および複数のストリップ状ゲート電極１０５2の第２群をゲート絶縁膜２表面に形成した。各ストリップ状ゲート電極１０５1，１０５2は、前述したゲート電極５1，５2と同様に第１面１５１、この第１面１５１に対して垂直方向に延びる第２面１５２およびこれら第１、第２の面１５１，１５２の端部を結ぶ湾曲した第３面１５３を有する。互いに隣接する前記第１、第２の群の各ゲート電極１０５1，１０５2の湾曲した第３面１５３間の間隙は、前記ゲート絶縁膜２の表面において互いに隣接する前記第１、第２の群の各ゲート電極１０５1，１０５2のゲート絶縁膜２の表面に対して垂直な急峻な第２面５２間の間隙と等しい長さを有する。
【００６０】
このようなストリップ状ゲート電極１０５1，１０５2をマスクとして半導体基板１０１に隣接するゲート電極１０５1，１０５2間を通してドーパント元素（例えばｎ型不純物であるリン）をイオン注入する。このイオン注入工程において、互いに隣接するゲート電極１０５1，１０５2の湾曲した第３面１５３間の間隙では見込み角の大きい領域ａとなり、互いに隣接するゲート電極１０５1，１０５2の急峻な第２面１５２間の間隙では見込み角の小さい領域ｂになるとともに、それらの間隙は互いに等しいため、それらの領域ａ、ｂに対応する基板１０１に形成された拡散層１０６ａ，１０６ｂは異なるドーパント元素濃度および形状になる。ここで、見込み角の大きい領域ａに対応して形成された拡散層１０６ａは、接合深さが深く、ゲート電極１０５1，１０５2とのオーバーラップ量が大きく、ドーパント元素濃度も高くなる。一方、見込み角の小さい領域ｂに対応して形成された拡散層１０６ｂは、接合深さが浅く、ゲート電極１０５1，１０５2とのオーバーラップ量が小さく、ドーパント元素濃度が低くなる。その結果、ゲート電極１０５1，１０５2とのオーバーラップ量が大きくなる拡散層１０６ａでの短チャネル効果を回避するためにドーパント元素の導入量を低減すると、拡散層１０６ｂの抵抗が増大してトランジスタのオン電流が低下するという問題が起こる。一方、逆に、拡散層１０６ｂでの低ドーパント元素濃度を補償してトランジスタのオン電流を増加させるためにドーパント元素の導入量を増加すると、拡散層１０６ａの接合深さとオーバーラップ量が大きくなって短チャネル効果が起こりトランジスタのオフ電流が増大するという問題が起こる。
【００６１】
したがって、実施例１のように互いに隣接するストリップ状ゲート電極５1，５2の湾曲した第３面５３間の見込み角の大きい間隙Ａを互いに隣接するストリップ状ゲート電極５1，５2の第２面５２間の見込み角の小さい間隙Ｂに比べて狭くする、具体的には間隙Ａでｎ見込み角に応じて狭くする。これによって、ドーパント元素のイオン注入において図１の（Ｄ）に示すように互いに隣接するゲート電極５1，５2の狭くした間隔Ａに対応する半導体基板１部分ではドーパント元素の導入量を低減できるため、接合深さが浅く、ゲート電極５1，５2とのオーバーラップ量が小さく、かつドーパント元素濃度の低い拡散層６ａを形成できる。一方、互いに隣接するゲート電極５1，５2の広くした間隔Ｂに対応する半導体基板１部分ではドーパント元素の導入量を増大できるため、接合深さを深く、ゲート電極５1，５2とのオーバーラップ量が大きく、かつドーパント元素濃度の高い拡散層６ｂを形成できる。その結果、拡散層６ａ，６ｂの接合深さおよびオーバーラップ量の繰り返し変動を抑制することができるため、トランジスタのオン電流の確保と短チャネル効果の回避とが両立された半導体装置を製造できる。
【００６２】
なお、ストリップ状ゲート電極５1，５2の間隔の制御について、図４を参照して説明する。図４の（ａ）は、イオン注入時のドーパント元素の流束（フラックス）分布を模式的に表したものである。角度０方向にドーパント元素を引き出した場合でも、角度φ方向の流束成分Ｆ(φ)があり、総流束量Ｆ(total)は下記数１の式（１）に示すようにＦ(φ)をφについて積分した値となる。
【数１】
2007165862.tif 000002
【００６３】
簡便に図４の（ｂ）のように角度θ、厚さＬ、間隔Ｓのゲート電極越しに半導体基板表面部にイオン注入する場合を考える。ここで、ゲート電極の間口高さ位置での横方向をｘ軸にとると、ｘ１＝（Ｓ／２）＋Ｌ×tanθ、ｘ２＝（−Ｓ／２）−Ｌ×tanθである。ｘ軸上の位置ｘにおける基板表面部への見込み角φ１、φ２は、φ１＝tan-1［（Ｓ／２−ｘ）／Ｌ）］、φ２＝tan-1［（−Ｓ／２−ｘ）／Ｌ］と表される。このため、半導体基板表面部への総流束量Ｆ(total)は、下記数２の式（２）に示すように位置ｘでの角度φ方向の流束成分Ｆ(φ,x)を、φについてφ２からφ１まで積分し、さらにｘについてｘ２からｘ１まで積分することにより得られる。このＦ(total)が前述した見込み角の異なる領域ａと領域ｂで等しくなるように、隣接するゲート電極の湾曲した第３面間の間隔Ａと隣接するゲート電極の急峻な第２面間の間隔Ｂを制御すればよい。
【数２】
2007165862.tif 000003
【００６４】
さらに、注入イオンのエネルギーが高く、ゲート電極を透過して半導体基板表面にイオン注入される場合には、図４の（ｃ）に示すような補正が必要となる。注入イオンのゲート電極の透過距離をdとすると、φ１、φ２は図４の（ｂ）に比べて広くなり、φ１’、φ２’となる。ここで、ｄは注入イオンのエネルギーと質量およびゲート電極材料の密度と質量などに依存する。したがって、半導体基板表面部への総流束量Ｆ(total)は、下記数３の式（３）に示すように位置ｘでの角度φ方向の流束成分Ｆ(φ,x)を、φについてφ２’からφ１’まで積分し、さらにｘについてｘ２からｘ１まで積分することにより得られる。このＦ(total)が前述した見込み角の異なる領域ａと領域ｂで等しくなるように、隣接するゲート電極の湾曲した第３面間の間隔Ａと隣接するゲート電極の急峻な第２面間の間隔Ｂを制御すればよい。なお、下記式（３）は後述する実施例２のようにハードマスクを用いてゲート電極を形成し、これらゲート電極とハードマスクの積層体をマスクとしてドーパント元素を基板に導入する場合にも適用できる。
【数３】
2007165862.tif 000004
【００６５】
前記説明では、ドーパント元素の総流束量を揃える方法を示した。後の熱工程によるドーパント元素の拡散量が大きい場合には、これが望ましいが、拡散量が小さい場合にはゲート電極とのオーバーラップ長（図４の（ｃ）のＳ’の最大値）を揃えるようにしてもよい。
【００６６】
（実施例２）
まず、図５の（Ａ）に示すように例えばｐ型単結晶シリコンからなる半導体基板１１表面に例えばシリコン酸窒化膜からなるゲート絶縁膜１２を形成した後、全面に例えばリンドープ多結晶シリコンからなるゲート電極用導電膜１３を堆積した。つづいて、ゲート電極用導電膜１３表面に周知のリソグラフィー技術を用いて例えばシリコン窒化物からなるストリップ状パターン１４の繰り返し構造を形成した。このストリップ状パターン１４は、厚さ４０ｎｍ，幅６０ｎｍ，間隔１２０ｎｍとした。ひきつづき、ストリップ状パターン１４を含むゲート電極用導電膜１３表面全体に例えばＣＶＤ法により厚さ６０ｎｍのシリコン酸化膜１５を堆積した。
【００６７】
次いで、図５の（Ｂ）に示すように後、シリコン酸化膜１５を異方性エッチング（例えばリアクティブイオンエッチング）を行なってストリップ状パターン１４の側壁のみに残存させることにより、ストリップ状パターン３より幅が狭いシリコン酸化物からなる複数のストリップ状ハードマスク１６1，１６2をゲート電極用導電膜１３表面に形成した。この後、図５の（Ｃ）および図６に示すように例えば熱リン酸エッチングによりストリップ状パターン１４を除去し、複数のストリップ状ハードマスク１６1の第１群および複数のストリップ状ハードマスク１６2の第２群をゲート電極用導電膜１３表面に形成した。各ストリップ状ハードマスク１６1，１６2は、図６に示すようにゲート電極用導電膜１３表面と接する第１面６１と、この第１面６１の長側端からその第１面６１に対して垂直に延びる第２面６２と、前記第１、第２の面６１，６２の他端を結ぶ湾曲した第３面６３と、第１面６１の短側端から第２面６２および第３面６３にその第１面６１に対して垂直に延びる第４面６４と、この第４面６４と反対側で、第１面６１の短側端から第２面６２および第３面６３にその第１面６１に対して垂直に延びる第５面６５とからなる形状を有する。第１群の複数のハードマスク１６1および第２群の複数のハードマスク１６2は、第１群の複数のハードマスク１６1の湾曲した第３面６３が矢印Ｘ1で示される第１方向に向くように、かつ第２群の各ハードマスク１６2の湾曲した第３面６３が矢印Ｘ1で示される第１方向と反対の矢印Ｘ2で示される第２方向に向くように交互に配列されている。互いに隣接する前記第１、第２の群の各ハードマスク１６1，１６2の湾曲した第３面６３間の間隙Ａは、前記ゲート電極用導電膜１３表面において互いに隣接する前記第１、第２の群の各ハードマスク１６1，１６2の第２面６２間の間隙Ｂより狭くなっている。例えば、間隙Ａは約４０ｎｍ、間隙Ｂは約６０ｎｍの長さを有する。また、前記第１、第２の群のストリップ状ハードマスク１６1，１６2の幅、すなわち第２面６２に繋がる一側端と第３面６３に繋がる他側端の間の第１面６１の長さは、約４０ｎｍである。
【００６８】
次いで、図５の（Ｄ）に示すように前記ハードマスク１６1，１６2をマスクとして露出するゲート電極用導電膜１３を異方性エッチング（例えばリアクティブイオンエッチング）により選択的に除去してゲート電極１７を形成した。つづいて、ハードマスク１６1，１６2とゲート電極１７をマスクとしてドーパント元素（例えばｎ型不純物であるリン）を半導体基板１１にイオン注入した。このとき、互いに隣接するハードマスク１６1，１６2の湾曲した第３面６３間の見込み角の大きい間隙Ａを互いに隣接するハードマスク１６1，１６2の第２面６２間の見込み角の小さい間隙Ｂに比べて狭い、すなわち間隙Ａの見込み角に応じて狭くする。これによって、図５の（Ｅ）に示すようにドーパント元素の表面濃度、接合深さ、およびゲート電極１７とのオーバーラップ量がほぼ揃えられた拡散層１８ａ，１８ｂを半導体基板１１表面に形成することができる。その結果、トランジスタのオン電流の確保と短チャネル効果の回避とが両立された半導体装置を製造できる。
【００６９】
なお、前述した実施例２において以下に説明する形態でもドーパント元素の表面濃度、接合深さ、およびゲート電極１７とのオーバーラップ量がほぼ揃えられた拡散層１８ａ，１８ｂを形成することができる。
【００７０】
（１）図７に示すように複数のストリップ状ハードマスク１６1，１６2をマスクとして露出するゲート電極用導電膜１３をリアクティブイオンエッチングにより選択的に除去してゲート電極１７を形成する際、ゲート電極１７間に露出したゲート絶縁膜１２もエッチングされて薄い絶縁膜部分１９が形成されても、ドーパント元素の表面濃度、接合深さ、およびゲート電極１７とのオーバーラップ量がほぼ揃った拡散層１８ａ，１８ｂを形成することができる。
【００７１】
すなわち、図８に示すように半導体基板１１１上のゲート電極用導電膜上に複数のストリップ状ハードマスク１１６1の第１群および複数のストリップ状ハードマスク１１６2の第２群を形成する。各ハードマスク１１６1，１１６2は、前述したハードマスク１６1，１６2と同様に第１面１６１、この第１面１６１に対して垂直方向に延びる第２面１６２およびこれら第１、第２の面１６１，１６２の端部を結ぶ湾曲した第３面１６３を有する。互いに隣接する前記第１、第２の群の各ハードマスク１１６1，１１６2の湾曲した第３面１６３間の間隙は、前記ゲート電極用導電膜の表面において互いに隣接する前記第１、第２の群の各ハードマスク１１６1，１１６2のゲート電極用導電膜の表面に対して垂直な急峻な第２面１６２間の間隙と等しい長さを有する。
【００７２】
このような複数のストリップ状ハードマスク１１６1，１１６2をマスクとして露出するゲート電極用導電膜をリアクティブイオンエッチングにより選択的に除去してゲート電極１１７を形成する際、ゲート電極１１７間に露出したゲート絶縁膜１１２もエッチングされて薄い絶縁膜部分１１９が形成される場合がある。すなわち、このリアクティブイオンエッチングにおいて互いに隣接するハードマスク１１６1，１１６2の湾曲した第３面１６３間では見込み角の大きい領域ａとなり、互いに隣接するハードマスク１１６1，１１６2の急峻な第２面１６２間では見込み角の小さい領域ｂになる。見込み角の大きい領域ａではリアクティブイオンの照射量が多くなり、ゲート絶縁膜１１２表面のエッチングが顕著になる。その結果、イオン注入等で半導体基板１１１表面に導入されるドーパント元素量は見込み角が小さく絶縁膜が厚い領域ｂに比べて見込み角が大きい領域ａの方が多くなるため、仕上がり形状の異なる２種類の拡散層１１８ａ，１１８ｂが形成される。したがって、トランジスタのオン電流確保と短チャネル効果回避の両立が困難となる。なお、この問題はハードマスクを除去した後にドーパント元素を導入したとしても同様に起こる。
【００７３】
実施例２では、隣接するゲート電極１７において互いに隣接するハードマスク１６1，１６2の湾曲した第３面６３間の間隙Ａが互いに隣接するハードマスク１６1，１６2の急峻な第２面６２間の間隙Ｂより狭くなっている。また、狭い間隔Ａ部分で露出したゲート絶縁膜部分１９の厚さは、広い間隔Ｂ部分で露出する同ゲート絶縁膜よりも薄くなっている。その結果、イオン注入等でドーパント元素（例えばリン）を半導体基板１１の表面部に導入する際、第３面６３間の見込み角の大きい間隙Ａに対応する半導体基板１１部分ではドーパント元素の表面濃度、接合深さおよびゲート電極１７とのオーバーラップ量が大きくなり易いが、その間隔Ａは狭いため、接合深さが浅く、ゲート電極１７とのオーバーラップ量が小さく、ドーパント元素濃度の低い拡散層１８ａを形成することができる。一方、同イオン注入等において、第２面６２間の見込み角の小さい間隙Ｂに対応する半導体基板１１部分ではドーパント元素の表面濃度、接合深さおよびゲート電極１７とのオーバーラップ量が小さくなり易いが、その間隔Ｂは間隔Ａに比べて広いため、接合深さが深く、ゲート電極とのオーバーラップ量が大きく、ドーパント元素濃度の高い拡散層１８ｂを形成することができる。したがって、拡散層１８ａ，１８ｂの接合深さおよびオーバーラップ量の繰り返し変動を抑制することが可能となり、複数のトランジスタのオン電流の確保と短チャネル効果の回避を両立できる。
【００７４】
（２）図９に示すように複数のストリップ状ハードマスク１６1，１６2をマスクとして露出するゲート電極用導電膜１３をリアクティブイオンエッチングにより選択的に除去してゲート電極１７を形成する際、互いに隣接するハードマスク１６1，１６2の湾曲した第３面６３間の見込み角の大きい間隙Ａが互いに隣接するハードマスク１６1，１６2の急峻な第２面６２間の見込み角の小さい間隙Ｂより狭くすることによって、間隔Ａに対応するゲート絶縁膜１２がエッチングにより除去されても、この後のドーパント元素（例えばリン）のイオン注入においてドーパント元素の表面濃度、接合深さ、およびゲート電極１７とのオーバーラップ量がほぼ揃った拡散層１８ａ，１８ｂを形成することができる。
【００７５】
（３）図１０に示すように複数のストリップ状ハードマスク１６1，１６2をマスクとして露出するゲート電極用導電膜１３をリアクティブイオンエッチングにより選択的に除去してゲート電極１７を形成する際、互いに隣接するハードマスク１６1，１６2の湾曲した第３面６３間の見込み角の大きい間隙Ａが互いに隣接するハードマスク１６1，１６2の急峻な第２面６２間の見込み角の小さい間隙Ｂより狭くすることによって、間隔Ａに対応するゲート絶縁膜１２およびその下の半導体基板１１がエッチングされても、この後のドーパント元素（例えばリン）のイオン注入においてドーパント元素の表面濃度、接合深さ、およびゲート電極１７とのオーバーラップ量がほぼ揃った拡散層１８ａ，１８ｂを形成することができる。
【００７６】
なお、実施例１，２による効果が顕著に現れるのは短チャネル効果が問題となる微細トランジスタサイズの場合であり、前述した第１〜第３の面６１，６２，６３を有するストリップ状ハードマスクの形状とドーパント不純物の導入方法にもよるが、概ねゲート長が１００ｎｍ以下の微細トランジスタ直列構造の場合である。
【００７７】
（実施例３）
まず、図１１の（Ａ）および図１２に示すように例えばｐ型単結晶シリコンからなる半導体基板２１表面に絶縁膜（例えばシリコン酸窒化膜）２２を形成し、実施例２と同様な方法によりシリコン酸窒化膜２２表面に複数のストリップ状ハードマスク２３1の第１群および複数のストリップ状ハードマスク２３2の第２群をシリコン酸窒化膜２２表面に形成した。各ストリップ状ハードマスク２３1，２３2は、図１２に示すようにシリコン酸窒化膜２２表面と接する第１面７１と、この第１面７１の長側端からその第１面７１に対して垂直に延びる第２面７２と、前記第１、第２の面７１，７２の他端を結ぶ湾曲した第３面７３と、第１面７１の短側端から第２面７２および第３面７３にその第１面７１に対して垂直に延びる第４面７４と、この第４面７４と反対側で、第１面７１の短側端から第２面７２および第３面７３にその第１面７１に対して垂直に延びる第５面７５とからなる形状を有する。第１群の複数のハードマスク２３1および第２群の複数のハードマスク２３2は、第１群の複数のハードマスク２３1の湾曲した第３面７３が矢印Ｘ1で示される第１方向に向くように、かつ第２群の各ハードマスク２３2の湾曲した第３面７３が矢印Ｘ1で示される第１方向と反対の矢印Ｘ2で示される第２方向に向くように交互に配列されている。互いに隣接する前記第１、第２の群の各ハードマスク２３1，２３2の湾曲した第３面７３間の間隙Ａは、前記シリコン酸窒化膜２２表面において互いに隣接する前記第１、第２の群の各ハードマスク２３1，２３2の第２面７２間の間隙Ｂより狭くなっている。例えば、間隙Ａは約４０ｎｍ、間隙Ｂは約６０ｎｍの長さを有する。また、前記第１、第２の群のストリップ状ハードマスク２３1，２３2の幅、すなわち第２面７２に繋がる一側端と第３面７３に繋がる他側端の間の第１面７１の長さは、約４０ｎｍである。
【００７８】
次いで、図１１の（Ｂ）に示すように前記ハードマスク２３1，２３2を用いて選択的なリアクティブイオンエッチングを行い、前記シリコン酸窒化膜２２から前記半導体基板２１に亘り、互いに隣接するハードマスク２３1，２３2の間隔Ａ，Ｂに対応して複数の素子分離溝２４ａ，２４ｂを形成した。
【００７９】
次いで、前記ハードマスク２３1，２３2を除去した後、図１１の（Ｃ）に示すように複数の素子分離溝２４を含むシリコン酸窒化膜２２表面全体に厚さ３００ｎｍのシリコン酸化膜２５を堆積した。つづいて、シリコン酸化膜２５をＣＭＰによりエッチバックを行って、複数の素子分離溝２４ａ，２４ｂ内にシリコン酸化物を埋め込むことにより図１１の（Ｄ）に示すように素子分離領域２６ａ，２６ｂを形成した。この後、シリコン酸窒化膜２２を除去した後、改めてゲート絶縁膜、ゲート電極、拡散層（いずれも図示せず）を形成することにより複数のトランジスタが並列構造で配置された半導体装置を製造した。
【００８０】
このような実施例３によれば、ストリップ状ハードマスク２３1，２３2を用いた選択的なリアクティブイオンエッチングにおいて、シリコン酸窒化膜２２から前記半導体基板２１に亘り、等しい深さ（例えば２００ｎｍの深さ）の複数の素子分離溝２４ａ，２４ｂを形成できるため、これら素子分離溝２４ａ，２４ｂへのシリコン酸化物の埋込みにより埋め込み不良が回避され、かつ高い耐圧を有する素子分離領域２６ａ，２６ｂを形成することができる。
【００８１】
すなわち、図１２に示すように従来技術を用いて反応性イオンエッチングで溝型素子分離の繰り返し構造を形成した場合に、深さの異なる２種類の素子分離溝１２４ａ、１２４ｂが形成されることである。例えばｐ型単結晶シリコンからなる半導体基板１２１表面に絶縁膜１２２を形成した後、複数のストリップ状ハードマスク１２３1の第１群および複数のストリップ状ハードマスク１２３2の第２群を形成する。各ハードマスク１２３1，１２３2は、前述したハードマスク２３1，２３2と同様に第１面１７１、この第１面１７１に対して垂直方向に延びる第２面１７２およびこれら第１、第２の面１７１，１７２の端部を結ぶ湾曲した第３面１７３を有する。互いに隣接する前記第１、第２の群の各ハードマスク１２３1，１２３2の湾曲した第３面１７３間の間隙は、前記絶縁膜１２２の表面において互いに隣接する前記第１、第２の群の各ハードマスク１２３1，１２３2の絶縁膜１２２表面に対して垂直な急峻な第２面１７２間の間隙と等しい長さを有する。
【００８２】
このようなストリップ状ハードマスク１２３1，１２３2を用いて絶縁膜１２２および半導体基板１２１を順次、リアクティブイオンエッチング（ＲＩＥ）を行うと、互いに隣接するハードマスク１２３1，１２３2の湾曲した第３面１７３間ではエッチングイオンの見込み角の大きい領域ａとなり、互いに隣接するハードマスク１２３1，１２３2の急峻な第２面１７２間ではエッチングイオンの見込み角の小さい領域ｂになると共に、それらの間隙が互いに等しいため、それらの領域ａ，ｂに対応する基板１２１に深さの異なる２種類の素子分離溝１２４ａ，１２４ｂが形成される。
【００８３】
その結果、素子分離溝１２４ａ，１２４ｂに絶縁物（例えばシリコン酸化物）をエッチバック等により埋め込む際、埋め込み不良を回避するために素子分離溝が浅くなるようにＲＩＥを行うと、エッチングイオンの見込み角の小さい領域ｂに対応する素子分離溝１２４ｂの深さが浅くなって素子分離耐圧が低下する。逆に、素子分離耐圧を確保するために素子分離溝が深くなるようにＲＩＥを行うと、エッチングイオンの見込み角の大きい領域ａに対応する素子分離溝１２４ａの深さが深くなり過ぎてその素子分離溝１２４ａへの絶縁物の埋め込み不良が生じてデバイスの歩留まりが低下する。
【００８４】
したがって、実施例３のように互いに隣接するストリップ状ハードマスク２３1，２３2の湾曲した第３面７３間のエッチングイオンの見込み角の大きい間隙Ａを互いに隣接するハードマスク２３1，２３2の第２面７２間のエッチングイオンの見込み角の小さい間隙Ｂに比べてエッチングイオンの見込み角に応じて狭くする。このように互いに隣接するハードマスク２３1，２３2の湾曲した第３面７３間の間隔Ａを狭くすることによって、ＲＩＥ時においてエッチングイオンの見込み角が相対的に小さくなるため、その間隔Ａに対応する半導体基板２１に形成される素子分離溝を浅くすることができる。一方、互いに隣接するハードマスク２３1，２３2の急峻な第２面７２間の間隔Ｂを広くすることによって、ＲＩＥ時においてエッチングイオンの見込み角が相対的に大きくなるため、その間隔Ｂに対応する半導体基板２１に形成される素子分離溝を深くすることができる。その結果、複数のストリップ状ハードマスク２３1，２３2をマスクとしてＲＩＥを行うことによって、深さの繰り返し変動を抑制した素子分離溝２４ａ，２４ｂを形成でき、これらの素子分離溝２４ａ，２４ｂに絶縁物を埋め込むことにより埋め込み不良が回避され、かつ高い耐圧を有する素子分離領域２６ａ，２６ｂを備えた高信頼性の半導体装置を高歩留まりで製造できる。
【００８５】
なお、互いに隣接するストリップ状ハードマスク２３1，２３2の湾曲した第３面７３間間隔および急峻な第２面７２間の間隔の調整は、前述の図４を参照して説明した実施例１のイオン注入の場合と同様である。
【００８６】
実施例３の効果が顕著に現れるのは、第１〜第３の面７１，７２，７３を有するストリップ状ハードマスク２３1，２３2の形状と素子分離溝の加工方法にもよるが、概ね素子分離幅が１００ｎｍ以下の微細トランジスタ並列構造の場合である。
【００８７】
（実施例４）
この実施例４は、ＮＡＮＤ型の不揮発性メモリセルアレイの製造例であり、図１４の（Ａ１）、（Ａ２）および図１５の（Ａ３）〜（Ａ５）は不揮発性メモリセルアレイの製造工程を示す平面図、図１６の（Ｂ１）〜（Ｂ５）は図１４の（Ａ１），（Ａ２）および図１５の（Ａ３）〜（Ａ５）のＢ−Ｂ線（ビット線方向；ゲート長方向）に沿う断面図、図１７の（Ｃ１）〜（Ｃ５）は図１４の（Ａ１），（Ａ２）および図１５の（Ａ３）〜（Ａ５）のＣ−Ｃ線（ワード線方向；ゲート幅方向）に沿う断面図、図１８は図１５の（Ａ５）の浮遊ゲート電極位置で基板表面に平行に切断した断面図である。
【００８８】
まず、図１４の（Ａ１）、図１６の（Ｂ１），図１７の（Ｃ１）に示すように例えばｐ型単結晶シリコンからなる半導体基板３１表面に例えばシリコン酸窒化膜からなるトンネル絶縁膜３２を形成した後、全面に例えばリンドープ多結晶シリコンからなる浮遊ゲート電極用導電膜３３を堆積した。つづいて、浮遊ゲート電極用導電膜３３表面に周知のリソグラフィー技術を用いて例えばシリコン窒化物からなるストリップ状パターン３４の繰り返し構造を形成した。このストリップ状パターン３４は、厚さ４０ｎｍ，幅６０ｎｍ，間隔１２０ｎｍとした。ひきつづき、ストリップ状パターン３４を含む浮遊ゲート電極用導電膜３３表面全体に例えばＣＶＤ法により厚さ６０ｎｍのシリコン酸化膜を堆積した後、異方性エッチング（例えばリアクティブイオンエッチング）を行ってストリップ状パターン３４の側壁にのみシリコン酸化膜を残して、ストリップ状パターン３４より幅が狭いシリコン酸化物からなる複数のストリップ状ハードマスク３５1，３５2を浮遊ゲート電極用導電膜３３表面に形成した。
【００８９】
次いで、図１４の（Ａ２）、図１６の（Ｂ２），図１７の（Ｃ２）に示すように例えば熱リン酸エッチングによりストリップ状パターン３４を除去し、実施例２の場合と同様な複数のストリップ状ハードマスク３５1の第１群および複数のストリップ状ハードマスク３５2の第２群を浮遊ゲート電極用導電膜３３表面に形成した。各ストリップ状ハードマスク３５1，３５2は、図１７の（Ｃ２）に示すように導電膜３３表面と接する第１面８１と、この第１面８１の長側端からその第１面８１に対して垂直に延びる第２面８２と、前記第１、第２の面８１，８２の他端を結ぶ湾曲した第３面８３とを含む形状を有する。第１群の複数のハードマスク３５1および第２群の複数のハードマスク３５2は、第１群の複数のハードマスク３５1の湾曲した第３面８３が図１４の（Ａ２）の矢印Ｘ1で示される第１方向に向くように、かつ第２群の各ハードマスク３５2の湾曲した第３面８３が矢印Ｘ1で示される第１方向と反対の図１４の（Ａ２）の矢印Ｘ2で示される第２方向に向くように交互に配列されている。互いに隣接する前記第１、第２の群の各ハードマスク３５1，３５2の湾曲した第３面８３間の間隙Ａは、前記導電膜３３表面において互いに隣接する前記第１、第２の群の各ハードマスク３５1，３５2の第２面８２間の間隙Ｂより狭くなっている。例えば、間隙Ａは約４０ｎｍ、間隙Ｂは約６０ｎｍの長さを有する。また、前記第１、第２の群のストリップ状ハードマスク３５1，３５2の幅、すなわち第２面８２に繋がる一側端と第３面８３に繋がる他側端の間の第１面８１の長さは、約４０ｎｍである。つづいて、複数のハードマスク３５1，３５2を用いて反応性イオンエッチングにより浮遊ゲート電極用導電膜３３、トンネル絶縁膜３２および半導体基板３１を順次加工し、素子分離溝３６a、３６ｂを形成した。このとき、互いに隣接するハードマスク３５1，３５2の湾曲した第３面８３間のエッチングイオンの見込み角の大きい間隔Ａを狭く、互いに隣接するハードマスク３５1，３５2の第２面８２間のエッチングイオンの見込み角の小さい間隔Ｂを広くしたために、実施例３で説明したように前記素子分離溝３６a、３６ｂをいずれも約１００ｎｍとほぼ等しい深さで形成することができた。同時に、前記トンネル絶縁膜３２および浮遊ゲート電極用導電膜３３はストリップ状に形成された。
【００９０】
次いで、図１５の（Ａ３）、図１６の（Ｂ３），図１７の（Ｃ３）に示すように全面に素子分離用絶縁膜（例えばシリコン酸化膜）を堆積して前記素子分離溝３６a、３６ｂを埋め込み、このシリコン酸化膜および複数のハードマスク３５1，３５2をＣＭＰ等の周知技術でエッチバックした。つづいて、シリコン酸化膜の上面位置を希フッ酸等の化学エッチングで調節、つまり浮遊ゲート電極となる浮遊ゲート電極用導電ストリップの上面位置合わせを行う（面一にする）ことによって、幅が約４０ｎｍの素子分離領域３７ａおよび幅が約６０ｎｍの素子分離領域３７ｂを形成した。ひきつづき、全面に例えばハフニウムアルミネートのような高誘電体からなる電極間絶縁膜３８および例えばリンドープ多結晶シリコンとタングステンシリサイドの積層膜からなる制御ゲート電極用導電膜３９をこの順序で堆積した。
【００９１】
なお、前記素子分離領域３７ａ，３７ｂの形成工程においてシリコン酸化物を素子分離溝３６a、３６ｂに浮遊ゲート電極用導電ストリップ３３と面一になるように埋め込まんだが、素子分離溝３６a、３６ｂに埋め込まれたシリコン酸化物を希フッ酸等でオーバーエッチングすることによってシリコン酸化物表面を浮遊ゲート電極用導電膜３３表面より下方に位置させてもよい。この場合、その後の電極間絶縁膜３８および制御ゲート電極用導電膜３９の堆積において、電極間絶縁膜３８が浮遊ゲート電極用導電ストリップ３３の表面のみならず側面の一部にまで被覆する形態にできる。
【００９２】
次いで、図１５の（Ａ４）、図１６の（Ｂ４），図１７の（Ｃ４）に示すように前記制御ゲート電極用導電膜３９表面に周知のリソグラフィー技術を用いて例えばシリコン窒化物からなるストリップ状パターン４０の繰り返し構造を前記ストリップ状の素子分離領域３７ａ，３７ｂの配列方向に対して直角に交差するように形成した。このストリップ状パターン４０は、厚さ４０ｎｍ，幅６０ｎｍ，間隔１２０ｎｍとした。ひきつづき、ストリップ状パターン４０を含む制御ゲート電極用導電膜３９表面全体に例えばＣＶＤ法により厚さ６０ｎｍのシリコン酸化膜を堆積した後、異方性エッチング（例えばリアクティブイオンエッチング）を行ってストリップ状パターン４０の側壁にのみシリコン酸化膜を残して、ストリップ状パターン４０より幅が狭いシリコン酸化物からなる複数のストリップ状ハードマスク４１1，４１2を制御ゲート電極用導電膜３９表面に形成した。
【００９３】
次いで、図１５の（Ａ５）、図１６の（Ｂ５），図１７の（Ｃ５）および図１８に示すように例えば熱リン酸エッチングによりストリップ状パターン４０を除去し、実施例２の場合と同様な複数のストリップ状ハードマスク５１1の第１群および複数のストリップ状ハードマスク４１2の第２群を導電膜３９表面に形成した。各ストリップ状ハードマスク４１1，４１2は、図１６の（Ｂ５）に示すように導電膜３９表面と接する第１面９１と、この第１面９１の長側端からその第１面９１に対して垂直に延びる第２面９２と、前記第１、第２の面９１，９２の他端を結ぶ湾曲した第３面９３とを含む形状を有する。第１群の複数のハードマスク４１1および第２群の複数のハードマスク４１2は、第１群の複数のハードマスク４１1の湾曲した第３面９３が図１５の（Ａ５）の矢印Ｘ1で示される第１方向に向くように、かつ第２群の各ハードマスク４１2の湾曲した第３面９３が矢印Ｘ1で示される第１方向と反対の図１５の（Ａ５）の矢印Ｘ2で示される第２方向に向くように交互に配列されている。互いに隣接する前記第１、第２の群の各ハードマスク４１1，４１2の湾曲した第３面９３間の間隙Ａは、前記導電膜３９表面において互いに隣接する前記第１、第２の群の各ハードマスク４１1，４１2の第２面９２間の間隙Ｂより狭くなっている。例えば、間隙Ａは約４０ｎｍ、間隙Ｂは約６０ｎｍの長さを有する。また、前記第１、第２の群のストリップ状ハードマスク４１1，４１2の幅、すなわち第２面９２に繋がる一側端と第３面９３に繋がる他側端の間の第１面９１の長さは、約４０ｎｍである。つづいて、複数のハードマスク４１1，４１2を用いてリアクティブイオンエッチングを行って制御ゲート電極用導電膜３９、電極間絶縁膜３８および浮遊ゲート電極用導電ストリップ３３を順次加工し、浮遊ゲート電極４２、ストリップ状の電極間絶縁膜３８およびストリップ状の素子分離領域３７ａ、３７ｂと直角に交差する制御ゲート電極４３を形成した。ひきつづき、複数のハードマスク４１1，４１2と積層ゲート構造物をマスクとして半導体基板３１表面にドーパント元素（例えばｎ型不純物；リン）をイオン注入して拡散層４４ａ，４４ｂを形成した。このとき、互いに隣接するハードマスク４１1，４１2の湾曲した第３面９３間の見込み角の大きい間隔Ａを狭く、互いに隣接するハードマスク４１1，４１2の第２面９２間の見込み角の小さい間隔Ｂを広くしたために、実施例２で説明したように拡散層４４ａ，４４ｂはいずれもドーパント元素の表面濃度、接合深さおよびゲート電極とのオーバーラップ量をほぼ揃えて形成することができた。その後、は周知の方法で層間絶縁膜や配線層等の形成を行い、ＮＡＮＤ型の不揮発性メモリセルアレイを完成させた。
【００９４】
このような実施例４によれば、埋め込み不良が回避され、かつ高い耐圧を有する素子分離領域３７ａ，３７ｂを備え、さらにオン電流の確保および短チャネル効果の回避が図られた複数の不揮発性メモリを有する高性能、高信頼性の半導体装置を製造することができた。
【００９５】
なお、前述した第１〜第３の面を持つ実施例１で用いたストリップ状ゲート電極、実施例２〜４で用いたストリップ状ハードマスクは、図１９の（ａ）〜（ｆ）に示す斜視図のように形成してもよい。すなわち、各ゲート電極または各ハードマスクは図１９の（ａ）に示すように等しい長さの第１、第２の面Ｆ１,Ｆ２を有する形状（ストリップ状ゲート電極またはストリップ状ハードマスクの長手方向対して垂直に切断した断面が扇形状）に基本的に形成される。図１９の（ｂ）、（ｃ）に示すように第１、第２の面Ｆ１,Ｆ２の長さを異ならせてもよい。図１９の（ｄ）に示すように湾曲した第３面Ｆ３が部分的に平坦でもよい。実際の半導体装置の製造において、図１９の（ｅ）、（ｆ）に示すように第２面Ｆ２と第３面Ｆ３の交点はまた丸みを持つてもよい。このような形状を有するゲート電極またはハードマスクであっても、前述した実施例１〜４と同様な効果を達成することができる。
【図面の簡単な説明】
【００９６】
【図１】本発明の実施例１における半導体装置の製造工程を示す断面図。
【図２】図１の（Ｃ）の斜視図。
【図３】複数のストリップ状ゲート電極をそれらの間隔が等しくなるように形成し、これらのゲート電極をマスクとして半導体基板に拡散層を形成したときの問題点を説明するための断面図。
【図４】実施例１におけるゲート電極間隔の制御を説明するための概略図。
【図５】本発明の実施例２における半導体装置の製造工程を示す断面図。
【図６】図５の（Ｃ）の斜視図。
【図７】実施例２の変形例を示す断面図。
【図８】複数のストリップ状ハードマスクをそれらの間隔が等しくなるように形成し、これらのハードマスクを用いてゲート電極用導電膜を選択的にエッチングし、さらに半導体基板に拡散層を形成したときの問題点を説明するための断面図。
【図９】実施例２の別の変形例を示す断面図。
【図１０】実施例２のさらに別の変形例を示す断面図。
【図１１】本発明の実施例３における半導体装置の製造工程を示す断面図。
【図１２】図１１の（Ａ）の斜視図。
【図１３】複数のストリップ状ハードマスクをそれらの間隔が等しくなるように形成し、これらのハードマスクを用いて半導体基板を選択的にエッチングして素子分離溝を形成したときの問題点を説明するための断面図。
【図１４】本発明の実施例４におけるＮＡＮＤ型の不揮発性メモリセルアレイの製造工程を示す平面図。
【図１５】本発明の実施例４におけるＮＡＮＤ型の不揮発性メモリセルアレイの製造工程を示す平面図。
【図１６】図１１および図１２のＮＡＮＤ型の不揮発性メモリセルアレイにおける平面図のビット線方向に切断したときの製造工程を示す断面図。
【図１７】図１１および図１２のＮＡＮＤ型の不揮発性メモリセルアレイにおける平面図のワード線方向に切断したときの製造工程を示す断面図。
【図１８】実施例４で得られたＮＡＮＤ型の不揮発性メモリセルアレイの浮遊ゲート電極位置で基板表面に平行に切断した断面図。
【図１９】実施例１に用いられるゲート電極または実施例２〜４に用いられるハードマスクの変形例を示す斜視図。
【符号の説明】
【００９７】
１，１１，２１，３１…半導体基板、２，１２…ゲート絶縁膜、３，１４，３４，４０…ストリップ状パターン、５1，５2…ストリップ状ゲート電極、６ａ，６ｂ，１８ａ，１８ｂ，４４ａ，４４ｂ…拡散層、１６1，１６2，２３1，２３2，３５1，３５2，４１1，４１2，…ストリップ状ハードマスク、１３…ゲート電極用導電膜、１７…ゲート電極、２４ａ，２４ｂ，３６ａ，３６ｂ…素子分離溝、２６ａ，２６ｂ，３７ａ，３７ｂ…素子分領域、３２…トンネル絶縁膜、３３…浮遊ゲート電極用導電膜３８…電極間絶縁膜、３９…制御ゲート電極用導電膜、４２…浮遊ゲート電極、４３…制御ゲート電極、５１，６１，７１，８１，９１，Ｆ１…第１面、５２，６２，７２，８２，９２．Ｆ２…第２面、５３，６３，７３，８３，９３，Ｆ３…第３面、Ｆ１，Ｆ２，Ｆ３。
【図１】
2007165862.tif 000005
【図２】
2007165862.tif 000006
【図３】
2007165862.tif 000007
【図４】
2007165862.tif 000008
【図５】
2007165862.tif 000009
【図６】
2007165862.tif 000010
【図７】
2007165862.tif 000011
【図８】
2007165862.tif 000012
【図９】
2007165862.tif 000013
【図１０】
2007165862.tif 000014
【図１１】
2007165862.tif 000015
【図１２】
2007165862.tif 000016
【図１３】
2007165862.tif 000017
【図１４】
2007165862.tif 000018
【図１５】
2007165862.tif 000019
【図１６】
2007165862.tif 000020
【図１７】
2007165862.tif 000021
【図１８】
2007165862.tif 000022
【図１９】
2007165862.tif 000023