【事件の表示】
　特願２０１２−　９０４６６「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成２４年　８月１６日出願公開、特開２０１２−１５６５４４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１７年４月２２日に出願した特願２００５−１２５４９６号の一部を平成２４年４月１１日に新たな特許出願としたものであって、平成２５年９月２４日付けの拒絶理由通知に対して、同年１１月２２日に手続補正がなされるとともに意見書が提出されたが、平成２６年２月３日付けで拒絶査定がなされ、それに対して、同年５月７日に拒絶査定不服審判請求がなされるとともに、同日に手続補正がなされたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２６年５月７日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２６年５月７日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１及び７を、補正後の特許請求の範囲の請求項１及び７に補正するとともに、明細書を補正するものであり、補正前後の請求項１及び７は、以下のとおりである。
　
（補正前）
「【請求項１】
　ＭＯＳＦＥＴまたはＩＧＢＴを構成する半導体装置であって、
　ドレイン領域として機能する、第１導電型のＳｉＣ半導体基板と、
　このＳｉＣ半導体基板上に間隔を開けて形成され、前記第１導電型とは異なる第２導電型の複数のウエルと、
　隣り合う前記ウエル間に前記第１導電型の不純物を導入して形成され、前記ウエルの縁部と重なり、前記ＳｉＣ半導体基板よりも不純物濃度が高い前記第１導電型の第１不純物拡散層と、
　各ウエル内において前記第１不純物拡散層とは所定の間隔を開けた領域に前記第１導電型の不純物を導入して形成されたソース拡散領域と、
　前記ウエル内において前記ソース拡散領域と重なり、かつ前記ソース拡散領域から前記第１不純物拡散層側にはみ出して形成され、前記ＳｉＣ半導体基板よりも不純物濃度が高い前記第１導電型の第２不純物拡散層と、
　前記ソース拡散領域の内方の領域に形成され、前記ウエルの配線接続のために前記第２導電型とされた第２導電型層と
を含み、
　前記第２不純物拡散層が、前記ソース拡散領域よりも層厚が薄く、前記ＳｉＣ半導体基板上の至るところで前記第１不純物拡散層から一定の距離だけ離れており、
　前記第１不純物拡散層および前記第２不純物拡散層の間の前記ウエル内にチャネル領域が設けられ、前記チャネル領域上にゲート絶縁膜を介してゲート電極が配置されており、
　前記ゲート電極を覆う層間絶縁膜が設けられており、
　前記層間絶縁膜および前記ゲート絶縁膜には、前記第２導電型層、当該第２導電型層の周囲の前記ソース拡散領域の一部、および前記第２不純物拡散層の一部を露出させるためのコンタクト孔が形成されており、このコンタクト孔の底部に設けられたコンタクトメタルと前記第２導電型層、前記ソース拡散領域および前記第２不純物拡散層とが電気的に接続されている、
半導体装置。」
　
「【請求項７】
　ＭＯＳＦＥＴまたはＩＧＢＴを構成する半導体装置を製造する方法であって、
　ドレイン領域となる第１導電型のＳｉＣ半導体基板上に、前記第１導電型とは異なる第２導電型の複数のウエルを間隔を開けて形成する工程と、
　各ウエル内に前記第２導電型の不純物を導入して第２導電型層を形成する工程と、
　各ウエル内に前記第１導電型の不純物を導入して、前記第２導電型層の外方の領域に前記第１導電型のソース拡散領域を形成する工程と、
　隣り合う前記ウエル間に前記第１導電型の不純物を導入して前記ＳｉＣ半導体基板よりも不純物濃度の高い第１導電型の第１不純物拡散層を形成する工程と、
　前記ウエル内に前記第１導電型の不純物を導入して、前記ウエル内において前記ソース拡散領域と重なり、かつ前記ソース拡散領域から前記第１不純物拡散層側にはみ出し、前記ＳｉＣ半導体基板よりも不純物濃度が高い前記第１導電型の第２不純物拡散層を形成する工程と、
　前記第１不純物拡散層および前記第２不純物拡散層の間の前記ウエル内の領域であるチャネル領域上にゲート絶縁膜を介してゲート電極を配置する工程と、
　前記第２導電型層、前記ソース拡散領域および前記第２不純物拡散層に電気的に接続されるようにコンタクトメタルを形成する工程と、
　前記ゲート電極を覆い、前記コンタクトメタルの上方領域にコンタクト孔を有する層間絶縁膜を形成する工程と
を含み、
　前記第２不純物拡散層の層厚が、前記ソース拡散領域の層厚よりも薄くなるように、前記第２不純物拡散層および前記ソース拡散領域が形成され、
　前記第１不純物拡散層および前記第２不純物拡散層が、前記ＳｉＣ半導体基板上の至るところで前記第２不純物拡散層が前記第１不純物拡散層から一定の距離だけ離れているように形成される、
半導体装置の製造方法。」
　
（補正後）
「【請求項１】
　ＭＯＳＦＥＴまたはＩＧＢＴを構成する半導体装置であって、
　ドレイン領域として機能する、第１導電型のＳｉＣ半導体基板と、
　このＳｉＣ半導体基板上に間隔を開けて形成され、前記第１導電型とは異なる第２導電型の複数のウエルと、
　隣り合う前記ウエル間に前記第１導電型の不純物を導入して形成され、前記ウエルの縁部と重なり、前記ＳｉＣ半導体基板よりも不純物濃度が高い前記第１導電型の第１不純物拡散層と、
　各ウエル内において前記第１不純物拡散層とは所定の間隔を開けた領域に前記第１導電型の不純物を導入して形成されたソース拡散領域と、
　前記ウエル内において前記ソース拡散領域と重なり、かつ前記ソース拡散領域から前記第１不純物拡散層側にはみ出して形成され、前記ＳｉＣ半導体基板よりも不純物濃度が高い前記第１導電型の第２不純物拡散層と、
　前記ソース拡散領域の内方の領域に形成され、前記ウエルの配線接続のために前記第２導電型とされた第２導電型層と
を含み、
　前記第２不純物拡散層が、前記ソース拡散領域よりも層厚が薄く、前記ＳｉＣ半導体基板上の至るところで前記第１不純物拡散層から一定の距離だけ離れており、
　前記第１不純物拡散層および前記第２不純物拡散層の間の前記ウエル内にチャネル領域が設けられ、前記チャネル領域上にゲート絶縁膜を介してゲート電極が配置されており、
　前記ゲート電極を覆う層間絶縁膜が設けられており、
　前記層間絶縁膜および前記ゲート絶縁膜には、前記第２導電型層、当該第２導電型層の周囲の前記ソース拡散領域の一部、および前記第２不純物拡散層の一部を露出させるためのコンタクト孔が形成されており、このコンタクト孔の底部に設けられたコンタクトメタルと前記第２導電型層、前記ソース拡散領域および前記第２不純物拡散層とが直接電気的に接続されている、
半導体装置。」
　
「【請求項７】
　ＭＯＳＦＥＴまたはＩＧＢＴを構成する半導体装置を製造する方法であって、
　ドレイン領域となる第１導電型のＳｉＣ半導体基板上に、前記第１導電型とは異なる第２導電型の複数のウエルを間隔を開けて形成する工程と、
　各ウエル内に前記第２導電型の不純物を導入して第２導電型層を形成する工程と、
　各ウエル内に前記第１導電型の不純物を導入して、前記第２導電型層の外方の領域に前記第１導電型のソース拡散領域を形成する工程と、
　隣り合う前記ウエル間に前記第１導電型の不純物を導入して前記ＳｉＣ半導体基板よりも不純物濃度の高い第１導電型の第１不純物拡散層を形成する工程と、
　前記ウエル内に前記第１導電型の不純物を導入して、前記ウエル内において前記ソース拡散領域と重なり、かつ前記ソース拡散領域から前記第１不純物拡散層側にはみ出し、前記ＳｉＣ半導体基板よりも不純物濃度が高い前記第１導電型の第２不純物拡散層を形成する工程と、
　前記第１不純物拡散層および前記第２不純物拡散層の間の前記ウエル内の領域であるチャネル領域上にゲート絶縁膜を介してゲート電極を配置する工程と、
　前記第２導電型層、前記ソース拡散領域および前記第２不純物拡散層に直接電気的に接続されるようにコンタクトメタルを形成する工程と、
　前記ゲート電極を覆い、前記コンタクトメタルの上方領域にコンタクト孔を有する層間絶縁膜を形成する工程と
を含み、
　前記第２不純物拡散層の層厚が、前記ソース拡散領域の層厚よりも薄くなるように、前記第２不純物拡散層および前記ソース拡散領域が形成され、
　前記第１不純物拡散層および前記第２不純物拡散層が、前記ＳｉＣ半導体基板上の至るところで前記第２不純物拡散層が前記第１不純物拡散層から一定の距離だけ離れているように形成される、
半導体装置の製造方法。」
　
（２）補正事項の整理
　本件補正の補正事項を整理すると、以下のとおりである。
　
（補正事項ａ）
　補正前の請求項１の「前記層間絶縁膜および前記ゲート絶縁膜には、前記第２導電型層、当該第２導電型層の周囲の前記ソース拡散領域の一部、および前記第２不純物拡散層の一部を露出させるためのコンタクト孔が形成されており、このコンタクト孔の底部に設けられたコンタクトメタルと前記第２導電型層、前記ソース拡散領域および前記第２不純物拡散層とが電気的に接続されている、」を、補正後の請求項１の「前記層間絶縁膜および前記ゲート絶縁膜には、前記第２導電型層、当該第２導電型層の周囲の前記ソース拡散領域の一部、および前記第２不純物拡散層の一部を露出させるためのコンタクト孔が形成されており、このコンタクト孔の底部に設けられたコンタクトメタルと前記第２導電型層、前記ソース拡散領域および前記第２不純物拡散層とが直接電気的に接続されている、」と補正すること。
　
（補正事項ｂ）
　補正前の請求項１の「前記第２導電型層、前記ソース拡散領域および前記第２不純物拡散層に電気的に接続されるようにコンタクトメタルを形成する工程と、」を、補正後の請求項１の「前記第２導電型層、前記ソース拡散領域および前記第２不純物拡散層に直接電気的に接続されるようにコンタクトメタルを形成する工程と、」と補正すること。
　
（３）新規事項追加の有無及び補正の目的の適否についての検討
（３−１）補正事項ａについて
　補正事項ａは、補正前の請求項１に係る発明の発明特定事項である「電気的に接続されている、」について、「直接電気的に接続されている、」と限定的に減縮する補正であって、
平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とする補正である。
　また、この補正は、本願の願書に最初に添付した明細書に記載された事項の範囲内で行われたものであることは明らかであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定（以下「特許法第１７条の２第３項」という。）の規定を満たすものである。
　
（３−２）補正事項ｂについて
　補正事項ｂは、補正前の請求項７に係る発明の発明特定事項である「電気的に接続されるように」について、「直接電気的に接続されるように」と限定的に減縮する補正であって、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正である。
　また、この補正は、本願の願書に最初に添付した明細書に記載された事項の範囲内で行われたものであることは明らかであるから、特許法第１７条の２第３項の規定を満たすものである。
　
（３−３）新規事項追加の有無及び補正の目的の適否についてのまとめ
　以上、検討したとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（４）独立特許要件について
（４−１）はじめに
　上記（３）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正であるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（４−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１に係る発明（以下「補正後の発明」という。）は、平成２６年５月７日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　
（４−３）刊行物に記載された事項及び発明
（４−３−１）特開平３−８２１６３号公報
（４−３−１−１）原査定の拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開平３−８２１６３号公報（以下「引用刊行物１」という。）には、第１、２図とともに、以下の事項が記載されている。なお、下線は、当審において付与したものである（以下、同じ。）。
　
「［実施例］
　以下、本発明の好適な実施例を図面に基づいて説明する。
　なお、各図中、同一符号は同一あるいは相当部分を示す。
　
第１図は本発明の一実施例によるパワーＭＯＳＦＥＴの概略構成を示す。
　同図に示すパワーＭＯＳＦＥＴは、
ドレイン領域をなすｎ型（第１導電型）シリコン半導体基板１、チャンネル領域をなすｐ型（第２導電型）拡散層４０、このｐ型拡散層４０の上にゲート酸化膜２を挾んで形成されたゲート電極３０、ソース電極５、ソース電極コンタクト用のｎ型拡散層５１、ゲート電極３０下のチャンネル領域を上記ソース電極コンタクト拡散層５１に接続するｎ型ソース拡散層６０、上記チャンネル領域をｐ型拡散層４０外のドレイン領域すなわち基板１に接続するｎ型ドレイン拡散層７０
　ここで、ゲート電極３０はモリブデンなどの高融点金属を用いて構成されている。
このゲート電極３０はチャンネル領域をなすｐ型拡散層４０とともに２つの分割形成されている。
　上述したパワーＭＯＳＦＥＴでは、ゲート電極３０と半導体基板１とが直接対向しないため、ゲート電極３０と半導体基板１との間すなわちゲートＧとドレインＤとの間の並列寄生容量Ｃｇｄ’が大幅に小さくなる。これにより、基板１をドレイン領域とするパワーＭＯＳＦＥＴの入力容量および帰還容量を小さくして、高Ｇｍ化した場合でも、動作を高速化および安定化させることができるようになる。
　第２図は第１図に示したパワーＭＯＳＦＥＴの製造方法の要部を示す。
　まず、
同図（Ａ）に示すように、ドレイン領域をなす低不純物濃度のｐ型（当審注：「ｎ型」の誤記と認められる。）シリコン半導体１内に、チャンネル領域をなすｐ型拡散層（ｐ−Ｗｅｌｌ）４０を選択的に形成する。
　続いて、
同図（Ｂ）に示すように、ソース電極とコンタクトをとるために高不純物濃度のｎ型拡散層５１を選択的に形成する。
　次に、
同図に（Ｃ）に示すように、基板表面の能動部の酸化膜を一旦除去してからゲート酸化膜２を形成した後、ｐ型拡散層４０の上に高融点金属のシリサイドからなるゲート電極３０をパターニング形成する。そして、このゲート電極３０をマスクにしてｎ導電性付与不純物を低濃度にイオン打込みし、さらにアニール処理を行なうことにより、ｎ型のソース拡散層６０およびドレイン拡散層７０を自己整合的に形成する。
　この後、
同図（Ｄ）および（Ｅ）に示すように、ＰＳＧ（リン・シリケート・ガラス）などによる第１パシベーシヨン８１の形成、アルミニウムによるソース電極５の取り出し、第２パシベーシヨン８２の形成などの工程を経て、第１図に示したようなパワーＭＯＳＦＥＴを得る。
　上述した製造方法によれば、パワーＭＯＳＦＥＴのチャンネル長はゲート電極５の長さとソース／ドレイン拡散層６０および７０の拡がり状態によって決めることができる。また、チャンネル濃度はｐ型拡散層４０の拡散濃度によって、上記ソース／ドレイン拡散層６０の拡散濃度とは別に決めることができる。このように、チャンネル長やチャンネル濃度などの諸元をそれぞれ独立して決めることができるので、Ｖｔｈ（しきい値）やＧｍなどの特性の設計自由度が非常に高いという利点が得られる。
　さらに、
ソース／ドレイン拡散層６０および７０は、イオン打込みによって比較的短時間に形成できるとともに、その拡がり状態および濃度を拡散の場合よりも正確に制御することができる。これにより、所定の特性が再現性よく得られるとともに、
　さらにまた、ゲート電極３０を分割することによりゲート面積が縮小され、これによってゲート容量をさらに一層小さくすることができる。」（第２頁右下欄第１３行〜第３頁右下欄第１２行）
　
（４−３−１−２）引用刊行物１の「このゲート電極３０はチャンネル領域をなすｐ型拡散層４０とともに２つの分割形成されている。」という記載及び第１図から、チャンネル領域をなすｐ型拡散層４０は、間隔を開けて、複数形成されているものと認められる。
　そうすると、引用刊行物１には、「ドレイン領域をなす低不純物濃度のｎ型シリコン半導体１内に間隔を開けて形成された、チャンネル領域をなす複数のｐ型拡散層４０」が記載されているものと認められる。
　
（４−３−１−３）引用刊行物１の「ゲート電極３０下のチャンネル領域・・・上記チャンネル領域をｐ型拡散層４０外のドレイン領域すなわち基板１に接続するｎ型ドレイン拡散層７０」という記載及び第１図から、ｎ型ドレイン拡散層７０は、隣り合うｐ型拡散層４０間に形成されているものと認められる。
　また、引用刊行物１の「ｐ型拡散層４０の上に高融点金属のシリサイドからなるゲート電極３０をパターニング形成する。そして、このゲート電極３０をマスクにしてｎ導電性付与不純物を低濃度にイオン打込みし、さらにアニール処理を行なうことにより、・・・ドレイン拡散層７０を自己整合的に形成する。」という記載及び第１図から、ゲート電極３０はｐ型拡散層４０上にあること、ゲート電極３０をマスクにしてイオン打ち込みされたｎ導電性付与不純物は、アニール処理の際に多少なりともゲート電極３０の下に回り込むこと、ドレイン拡散層７０は、ｎ型シリコン半導体１よりも不純物濃度が高いことは明らかであることから、ドレイン拡散層７０は、ｐ型拡散層の縁部と重なっているものと認められる。
　そうすると、引用刊行物１には、「隣り合うｐ型拡散層４０間にｎ導電性付与不純物を低濃度にイオン打込みし、アニール処理して形成され、前記ｐ拡散層４０の縁部と重なり、ｎ型シリコン半導体１よりも不純物濃度が高いドレイン拡散層７０」が記載されているものと認められる。
　
（４−３−１−４）引用刊行物１の第１図から、ソース電極コンタクト用のｎ型拡散層５１は、ｐ型拡散層４０内において、ドレイン拡散層７０と所定の間隔を開けて形成されていることが見て取れる。
　そうすると、引用刊行物１には、「ｐ型拡散層４０内において、ドレイン拡散層７０と所定の間隔を開けて形成されたソース電極コンタクト用のｎ型拡散層５１」が記載されているものと認められる。
　
（４−３−１−５）引用刊行物１の「ゲート電極３０下のチャンネル領域を上記ソース電極コンタクト拡散層５１に接続するｎ型ソース拡散層６０」、「続いて、同図（Ｂ）に示すように、ソース電極とコンタクトをとるために高不純物濃度のｎ型拡散層５１を選択的に形成する。　次に、同図に（Ｃ）に示すように、・・・ｐ型拡散層４０の上に高融点金属のシリサイドからなるゲート電極３０をパターニング形成する。そして、このゲート電極３０をマスクにしてｎ導電性付与不純物を低濃度にイオン打込みし、さらにアニール処理を行なうことにより、ｎ型のソース拡散層６０・・・を自己整合的に形成する。」という記載及び第１図、第２図（Ｂ），（Ｃ）から、ｎ型のソース拡散層６０は、ｐ型拡散層４０内においてｎ型拡散層５１と重なり、前記ｎ型拡散層５１からドレイン拡散層７０側にはみ出して形成されているものと認められる。
　そうすると、引用刊行物１には、「ｐ型拡散層４０内においてｎ型拡散層５１と重なり、前記ｎ型拡散層５１からドレイン拡散層７０側にはみ出して形成されたｎ型ソース拡散層６０」が記載されているものと認められる。
　
（４−３−１−６）引用刊行物１の「このｐ型拡散層４０の上にゲート酸化膜２を挾んで形成されたゲート電極３０」、「基板表面の能動部の酸化膜を一旦除去してからゲート酸化膜２を形成した後、ｐ型拡散層４０の上に高融点金属のシリサイドからなるゲート電極３０をパターニング形成する。そして、このゲート電極３０をマスクにしてｎ導電性付与不純物を低濃度にイオン打込みし、さらにアニール処理を行なうことにより、ｎ型のソース拡散層６０およびドレイン拡散層７０を自己整合的に形成する。」という記載及び第１図から、ゲート電極３０の下方であって、ｎ型ソース拡散層６０およびドレイン拡散層７０の間のｐ型拡散層４０が、動作中のチャンネルが形成される領域になるものと認められる。
　そうすると、引用刊行物１には、「ｎ型のソース拡散層６０およびドレイン拡散層７０の間のｐ型拡散層４０内に動作中のチャンネルが形成され、前記動作中のチャンネルが形成される領域の上にゲート酸化膜２を介してゲート電極３０が配置されている」構成が記載されているものと認められる。」
　
（４−３−１−７）引用刊行物１の「ＰＳＧ（リン・シリケート・ガラス）などによる第１パシベーシヨン８１の形成」という記載及び第１図から、第１パシベーション８１は、ゲート電極を覆っているものと認められる。
　そうすると、引用刊行物１には、「ゲート電極３０を覆う第１パシベーション膜８１が設けられている」構成が記載されているものと認められる。
　
（４−３−１−８）引用刊行物１の「ソース電極とコンタクトをとるために高不純物濃度のｎ型拡散層５１を選択的に形成する。」、「アルミニウムによるソース電極５の取り出し」という記載及び第１図から、「ソース電極５が、ゲート酸化膜６０及び第１パシベーション膜８１が除去されて露出したｎ型拡散層５１と直接電気的に接続されている」構成が記載されているものと認められる。
　
（４−３−１−９）そうすると、引用刊行物１には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「ドレイン領域をなす低不純物濃度のｎ型シリコン半導体１と、
　前記ｎ型シリコン半導体１内に間隔を開けて形成された、チャンネル領域をなす複数のｐ型拡散層４０と、
　隣り合う前記ｐ型拡散層４０間にｎ導電性付与不純物を低濃度にイオン打込みし、アニール処理して形成され、前記ｐ拡散層４０の縁部と重なり、前記ｎ型シリコン半導体１よりも不純物濃度が高いドレイン拡散層７０と、
　前記ｐ型拡散層４０内において、前記ドレイン拡散層７０と所定の間隔を開けて形成されたソース電極コンタクト用のｎ型拡散層５１と、
　前記ｐ型拡散層４０内において前記ｎ型拡散層５１と重なり、前記ｎ型拡散層５１から前記ドレイン拡散層７０側にはみ出して形成されたｎ型ソース拡散層６０と
を含み、
　前記ｎ型ソース拡散層６０および前記ドレイン拡散層７０の間の前記ｐ型拡散層４０内に動作中のチャンネルが形成され、前記動作中のチャンネルが形成される領域の上にゲート酸化膜２を介してゲート電極３０が配置されており、
　前記ゲート電極３０を覆う第１パシベーション膜８１が設けられており、
　前記ソース電極５が、前記ゲート酸化膜６０及び前記第１パシベーション膜８１が除去されて露出した前記ｎ型拡散層５１と直接電気的に接続されている、
　パワーＭＯＳＦＥＴ。」
　
（４−３−２）特開２００４−３１１８１５号公報
（４−３−２−１）原査定の拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開２００４−３１１８１５号公報（以下「引用刊行物２」という。）には、図１とともに、以下の事項が記載されている。
　
「【００２２】
【発明の実施の形態】
以下にこの発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
本実施例では、ＭＯＳ（ＭＩＳ）界面に形成されるチャネル方向が基板のオフ方向に対して平行と垂直である２つの横型ＭＯＳＦＥＴを作製し、その両者の特性比較を行っている。この２つの横型ＭＯＳＦＥＴは
縦型ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）
【００２４】
図１は本実施例で試作したＤＩＭＯＳＦＥＴの積層構造を示す縦断面図
【００２５】
この発明の一実施形態における半導体装置１は、図１に示す基板１０上にＤＩＭＯＳＦＥＴの製造プロセスを経て作製された横型ＭＯＳＦＥＴである。
【００２６】
基板１０はｎ型４Ｈ−ＳｉＣ
ｎ−エピタキシャル層（ドリフト層）１１
ｐ−ｗｅｌｌ層１２、ｎ＋層１３およびｐ＋層（ｐ−ｗｅｌｌコンタクト層）１４
「【００３０】
　上記のｎ−エピタキシャル層１１、ｐ−ｗｅｌｌ層１２、ｎ＋層１３およびｐ＋層１４がなす表面にフィールド堆積酸化膜（図示省略）を形成し、続いて
ゲート絶縁膜１６
【００３１】
続いて、
ポリシリコンゲート電極１７
層間絶縁膜１８
コンタクトメタル１９
電極パッド（ソース）２０
ドレイン２１
　
（４−３−２−２）
　図１において、「ｐ−ｗｅｌｌ層１２」、「ｎ＋層１３」は、縦型ＭＯＳＦＥＴにおける「チャンネル領域」、「ソース領域」であることは明らかであるから、図１からは、
「ｎ型４Ｈ−ＳｉＣ基板と、
　前記基板上に形成されたｎ−エピタキシャル層（ドリフト層）１１と、
　前記ｎ−エピタキシャル層（ドリフト層）１１の表面内に形成されたｐ−ｗｅｌｌ層１２（チャンネル領域）と、
　ｐ−ｗｅｌｌ層１２（チャンネル領域）内に形成されたｎ＋層１３（ソース領域）と、
　前記ｎ＋層１３の内方に形成されたｐ＋層（ｐ−ｗｅｌｌコンタクト層）１４と、
　前記ｎ−エピタキシャル層（ドリフト層）１１の表面上に形成された層間絶縁膜１８と、
　前記層間絶縁膜１８に形成され、前記ｎ＋層１３（ソース領域）の一部と前記ｐ＋層（ｐ−ｗｅｌｌコンタクト層）１４を露出するコンタクト孔と、
　前記コンタクト孔の底部に形成され、前記ｎ＋層１３（ソース領域）の一部と前記ｐ＋層（ｐ−ｗｅｌｌコンタクト層）１４との直接接触するコンタクトメタルと、
　前記層間絶縁膜１８と前記コンタクト孔を含む全面に形成され、前記コンタクトメタルと直接接触する電極パッド（ソース）２０、
　を含む縦型ＭＯＳＦＥＴの積層構造。」が見て取れる。
　
（４−４）対比
（４−４−１）刊行物発明の「ｎ型シリコン半導体１」と、補正後の発明の「第１導電型のＳｉＣ半導体基板」は、「第１導電型の半導体基板」という点で共通する。
　
（４−４−２）刊行物発明の「ｐ型拡散層４０」は、補正後の発明の「第２導電型の・・・ウエル」に相当するから、刊行物発明の「前記ｎ型シリコン半導体１内に間隔を開けて形成された、チャンネル領域をなす複数のｐ型拡散層４０」と、補正後の発明の「このＳｉＣ半導体基板上に間隔を開けて形成され、前記第１導電型とは異なる第２導電型の複数のウエル」は、「この半導体基板上に間隔を開けて形成され、前記第１導電型とは異なる第２導電型の複数のウエル」という点で共通する。
　
（４−４−３）刊行物発明の「ｎ導電性付与不純物」及び「ドレイン拡散層７０」は、補正後の発明の「第１導電型の不純物」及び「第１不純物拡散層」に相当するから、刊行物発明の「隣り合う前記ｐ型拡散層４０間にｎ導電性付与不純物を低濃度にイオン打込みし、アニール処理して形成され、前記ｐ拡散層４０の縁部と重なり、前記ｎ型シリコン半導体１よりも不純物濃度が高いドレイン拡散層７０」と、補正後の発明の「隣り合う前記ウエル間に前記第１導電型の不純物を導入して形成され、前記ウエルの縁部と重なり、前記ＳｉＣ半導体基板よりも不純物濃度が高い前記第１導電型の第１不純物拡散層」は、「「隣り合う前記ウエル間に前記第１導電型の不純物を導入して形成され、前記ウエルの縁部と重なり、前記半導体基板よりも不純物濃度が高い前記第１導電型の第１不純物拡散層」という点で共通する。
　
（４−４−４）刊行物発明の「ソース電極コンタクト用のｎ型拡散層５１」は、補正後の発明の「第１導電型の不純物を導入して形成されたソース拡散領域」に相当するから、刊行物発明の「前記ｐ型拡散層４０内において、前記ドレイン拡散層７０と所定の間隔を開けて形成されたソース電極コンタクト用のｎ型拡散層５１」は、補正後の発明の「各ウエル内において前記第１不純物拡散層とは所定の間隔を開けた領域に前記第１導電型の不純物を導入して形成されたソース拡散領域」に相当する。
　
（４−４−５）刊行物発明の「ｎ型ソース拡散層６０」は、補正後の発明の「第１導電型の第２不純物拡散層」に相当するから、刊行物発明の「前記ｐ型拡散層４０内において前記ｎ型拡散層５１と重なり、前記ｎ型拡散層５１から前記ドレイン拡散層７０側にはみ出して形成されたｎ型ソース拡散層６０」と、補正後の発明の「前記ウエル内において前記ソース拡散領域と重なり、かつ前記ソース拡散領域から前記第１不純物拡散層側にはみ出して形成され、前記ＳｉＣ半導体基板よりも不純物濃度が高い前記第１導電型の第２不純物拡散層」とは、「前記ウエル内において前記ソース拡散領域と重なり、かつ前記ソース拡散領域から前記第１不純物拡散層側にはみ出して形成された前記第１導電型の第２不純物拡散層」という点で共通する。
　
（４−４−６）刊行物発明の「動作中のチャンネル」、「ゲート酸化膜２」及び「ゲート電極３０」は、補正後の発明の「チャネル領域」、「ゲート絶縁膜」及び「ゲート電極」に相当するから、刊行物発明の「前記ｎ型ソース拡散層６０および前記ドレイン拡散層７０の間の前記ｐ型拡散層４０内に動作中のチャンネルが形成され、前記動作中のチャンネルが形成される領域の上にゲート酸化膜２を介してゲート電極３０が配置されて」いることは、補正後の発明の「前記第１不純物拡散層および前記第２不純物拡散層の間の前記ウエル内にチャネル領域が設けられ、前記チャネル領域上にゲート絶縁膜を介してゲート電極が配置されて」いることに相当する。
　
（４−４−７）刊行物発明の「第１パシベーション膜８１」は、補正後の発明の「層間絶縁膜」に相当する。
　
（４−４−８）刊行物発明の「パワーＭＯＳＦＥＴ」は、補正後の発明の「半導体装置」に相当する。
　
（４−４−９）そうすると、補正後の発明と刊行物発明とは、
「ＭＯＳＦＥＴまたはＩＧＢＴを構成する半導体装置であって、
　ドレイン領域として機能する、第１導電型の半導体基板と、
　この半導体基板上に間隔を開けて形成され、前記第１導電型とは異なる第２導電型の複数のウエルと、
　隣り合う前記ウエル間に前記第１導電型の不純物を導入して形成され、前記ウエルの縁部と重なり、前記半導体基板よりも不純物濃度が高い前記第１導電型の第１不純物拡散層と、
　各ウエル内において前記第１不純物拡散層とは所定の間隔を開けた領域に前記第１導電型の不純物を導入して形成されたソース拡散領域と、
　前記ウエル内において前記ソース拡散領域と重なり、かつ前記ソース拡散領域から前記第１不純物拡散層側にはみ出して形成された前記第１導電型の第２不純物拡散層と
を含み、
　前記第１不純物拡散層および前記第２不純物拡散層の間の前記ウエル内にチャネル領域が設けられ、前記チャネル領域上にゲート絶縁膜を介してゲート電極が配置されており、
　前記ゲート電極を覆う層間絶縁膜が設けられている、
半導体装置。」
である点で一致し、次の５点で相違する。
　
（相違点１）半導体基板が、補正後の発明では、「ＳｉＣ半導体基板」であるのに対し、刊行物発明では、「シリコン半導体」である点。
　
（相違点２）補正後の発明では、「第１導電型の第２不純物拡散層」が「前記ＳｉＣ半導体基板よりも不純物濃度が高い」のに対し、刊行物発明では、「ｎ型ソース拡散層６０」について、そのような特定がなされていない点。
　
（相違点３）補正後の発明では、「前記ソース拡散領域の内方の領域に形成され、前記ウエルの配線接続のために前記第２導電型とされた第２導電型層」を有するのに対し、刊行物発明では、そのような特定がなされていない点。
　
（相違点４）補正後の発明では「前記第２不純物拡散層が、前記ソース拡散領域よりも層厚が薄く、前記半導体基板上の至るところで前記第１不純物拡散層から一定の距離だけ離れて」いるのに対し、刊行物発明では、「ｎ型ソース拡散層６０」と「ｎ型拡散層５１」との厚さ関係、「ｎ型ソース拡散層６０」と「ドレイン拡散層７０」との距離について、そのような特定がなされていない点。
　
（相違点５）補正後の発明では、「前記層間絶縁膜および前記ゲート絶縁膜には、前記第２導電型層、当該第２導電型層の周囲の前記ソース拡散領域の一部、および前記第２不純物拡散層の一部を露出させるためのコンタクト孔が形成されており、このコンタクト孔の底部に設けられたコンタクトメタルと前記第２導電型層、前記ソース拡散領域および前記第２不純物拡散層とが直接電気的に接続されている」のに対し、刊行物発明では、そのような特定がなされていない点。
　
（４−５）判断
　以下、上記相違点について、検討する。
（４−５−１）相違点１について
　ＳｉＣ半導体基板を用いた縦型ＭＯＳＦＥＴは、例えば、引用刊行物２に記載されているように、周知の技術である。
　そうすると、刊行物発明において、このような周知技術を勘案することにより、「ｎ型シリコン半導体１」に換えて、「ＳｉＣ半導体基板」を用いることにより、補正後の発明のように、「ドレイン領域として機能する、第１導電型のＳｉＣ半導体基板」とという構成とすることは、当業者が容易になし得たことである。
　よって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−２）相違点２について
　一般に縦型ＭＯＳＦＥＴのようなパワー素子においては高耐圧性が要求されるところ、縦型ＭＯＳＦＥＴでは、耐圧を高くするために、ドリフト領域（補正後の発明における「ドレイン領域」に相当）の不純物濃度を低不純物濃度（ｎ−）とすることが通常行われている。一方、ソース領域は、低オン抵抗を実現するという観点から、高不純物濃度（ｎ＋）とされるのが通常である。
　そうすると、刊行物発明においても、ｎ型ソース拡散層６０の不純物濃度は、ドレイン領域をなす低不純物濃度のｎ型シリコン半導体１の不純物濃度よりも高くなっているものと認められ、仮にそうでないとしても、上記したようなことを勘案して、ｎ型ソース拡散層６０の不純物濃度を、ドレイン領域をなす低不純物濃度のｎ型シリコン半導体１の不純物濃度よりも高くすることにより、補正後の発明のように、「前記ＳｉＣ半導体基板よりも不純物濃度が高い前記第１導電型の第２不純物拡散層」という構成とすることは、パワーＭＯＳＦＥＴに要求される特性に応じて、当業者が適宜設定しうる設計的事項と認められる。
　よって、相違点２は、実質的なものでないか、当業者が容易になし得た範囲に含まれる程度のものである
　
（４−５−３）相違点３及び５について
　縦型ＭＯＳＦＥＴにおいて、ｐ−ｗｅｌｌ層１２（チャンネル領域）と電極パッド（ソース）２０との配線接続するために、ｐ−ｗｅｌｌ層１２（チャンネル領域）内に形成されたｎ＋層１３（ソース領域）の内方にｐ＋層（ｐ−ｗｅｌｌコンタクト層）１４を形成することは、引用刊行物２に記載されている。
　また、ｎ＋層１３（ソース領域）の一部と前記ｐ＋層（ｐ−ｗｅｌｌコンタクト層）１４を電極パッド（ソース）２０と電気的に接続する構成として、「前記ｎ−エピタキシャル層（ドリフト層）１１の表面上に形成された層間絶縁膜１８と、前記層間絶縁膜１８に形成され、前記ｎ＋層１３（ソース領域）の一部と前記ｐ＋層（ｐ−ｗｅｌｌコンタクト層）１４を露出するコンタクト孔と、前記コンタクト孔の底部に形成され、前記ｎ＋層１３（ソース領域）の一部と前記ｐ＋層（ｐ−ｗｅｌｌコンタクト層）１４との直接接触するコンタクトメタルと、前記層間絶縁膜１８と前記コンタクト孔を含む全面に形成され、前記コンタクトメタルと直接接触する電極パッド（ソース）２０」という構成も引用刊行物２に記載されている。
　一方、刊行物発明では、ソース電極５とｐ型拡散層４０が電気的に接触する点については、特定されていないが、一般的に縦型ＭＯＳＦＥＴにおいて、ソース電極は、ソース領域とチャンネル領域の双方に電気的に接続されるのが通常であり（この点について、引用刊行物１の第３図からは、ソースＳは、チャンネル領域をなすｐ型拡散層４とｎ型のソース拡散層６の双方に接続されている。）、刊行物発明においても、ソース電極５の接続構造として、引用刊行物２に記載された構成を適用することにより、補正後の発明のように、「前記ソース拡散領域の内方の領域に形成され、前記ウエルの配線接続のために前記第２導電型とされた第２導電型層」と有し、「前記層間絶縁膜および前記ゲート絶縁膜には、前記第２導電型層、当該第２導電型層の周囲の前記ソース拡散領域の一部、および前記第２不純物拡散層の一部を露出させるためのコンタクト孔が形成されており、このコンタクト孔の底部に設けられたコンタクトメタルと前記第２導電型層、前記ソース拡散領域および前記第２不純物拡散層とが直接電気的に接続されている」構成とすることは、当業者が容易になし得たことである。
　よって、相違点３及び５は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−４）相違点４について
　引用刊行物１の第１図からは、ｎ型ソース拡散層６０の厚さがｎ型拡散層５１の厚さよりも薄い様子が見て取れる。また、仮に、第１図におけるそれらの厚さが実際の厚さを表していないものとしても、ｎ型ソース拡散層６０やｎ型拡散層５１の厚さをどのように設定するかは、得ようとするＭＯＳＦＥＴの電気的特性に応じて当業者が適宜設定しうる設計的事項であるから、刊行物発明において、ｎ型ソース拡散層６０の厚さがｎ型拡散層５１の厚さよりも薄くすることにより、補正後の発明のように「前記第２不純物拡散層が、前記ソース拡散領域よりも層厚が薄」い構成とすることは、当業者が容易になし得たことである。
　また、縦型ＭＯＳＦＥＴは通常パワー素子として用いられることから、基板の縦方向に大量の電流を流す必要がある。そのため、第１図に記載されたような構成の単位素子が平面上に複数形成されるのが通常である。その際、基板縦方向に流れる電流の均一性を図るためには、単位素子間において、そのサイズや形状をできる限り同一にする必要がある。ここで、引用刊行物１によれば、ｎ型ソース拡散層６０、ドレイン拡散層７０はゲート電極３０をマスクにしてイオン注入することにより形成されていることから、ｎ型ソース拡散層６０、ドレイン拡散層７０の間隔はゲート電極の幅で決定されるところ、上述のように、単位素子間のサイズはすべて同一であることから、ゲート電極の幅も単位素子間において同一であり、その結果、ドレイン拡散層７０は、半導体基板上の至るところで、ｎ型ソース拡散層６０から一定の距離だけ離れているものと認められ、仮にそうでないとしても、ドレイン拡散層７０を、半導体基板上の至るところで、ｎ型ソース拡散層６０から一定の距離だけ離れた構成とすることより、補正後の発明のように、「前記第２不純物拡散層が、・・・前記ＳｉＣ半導体基板上の至るところで前記第１不純物拡散層から一定の距離だけ離れ」た構成とすることは、当業者が容易になし得たことである。
　よって、相違点４は、実質的なものでないか、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−６）独立特許要件についてのまとめ
　以上検討したとおり、補正後の発明と刊行物発明との相違点は、実質的なものでないか、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）補正の却下についてのむすび
　本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２６年５月７日になされた手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下「本願発明」という。）は、平成２５年１１月２２日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された引用刊行物１及び２には、上記２．（４−３−１−１）及び（４−３−２−１）に記載したとおりの事項及び（４−３−１−９）及び（４−３−２−２）に記載された発明及び構造が記載されているものと認められる。
　
 ５．判断
　上記２．（３）において検討したとおり、本件補正の補正事項ａは、補正前の請求項１に係る発明の発明特定事項である「電気的に接続されている、」について、「直接電気的に接続されている、」と限定的に減縮する補正である。
　そうすると、本件補正前の請求項１に係る発明（本願発明）は、補正後の発明から補正事項ａの限定をなくしたものであり、上記２．（４）において検討したように、補正後の発明が，引用刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。