(57)【要約】【課題】電源投入時または回路動作中に電源ラインやグランドラインに伝播するノイズによって、不揮発性半導体記憶装置が誤動作し、不揮発性メモリに記憶されている情報が意図せずに書き換えられ、システム全体の動作に影響があった。【解決手段】本発明の不揮発性半導体記憶装置は、不揮発性メモリの書き込みまたは消去を行う高電圧源の電圧を検出する電圧検出手段を設け、この電圧検出手段により高電圧源が所定の電圧以下では書込消去制御手段による書き込みまたは消去の制御を禁止する禁止手段とを備えている。このような構成とすることによって、不測のシステムの不安定状態や誤操作による不揮発性メモリへの誤書き込みや誤消去を防止することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電源の電圧により読み出し動作である第１の動作を行い、第２の電源の電圧により書き込みまたは消去動作である第２の動作を行うメモリ手段と、
前記第１の動作を制御する読出制御回路と、前記第２の動作を制御する書込消去制御回路と、
前記メモリ手段の誤動作を防止する誤動作防止手段とを有する不揮発性半導体記憶装置であって、
前記誤動作防止手段は、前記第２の電源の電圧を検出する電圧検出回路と、該電圧検出回路の検出結果に基づいて前記書込消去制御回路の制御を禁止する禁止回路とを備え、
前記電圧検出回路は、分圧電圧生成回路と変換回路とを備え、
前記変換回路は、前記分圧電圧生成回路で生成した設定電圧を入力して、該設定電圧に応じた電圧信号を変換して前記検出結果である検出信号として出力し、
前記禁止回路は、前記検出信号に基づいて前記第２の電源の電圧が所定の値より小さい場合に、前記書込消去制御回路の制御を禁止することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記分圧電圧生成回路は、第３の電源の電圧と前記第２の電源の電圧との間に、第１の電源の電圧を印加して動作するスイッチ手段と電圧設定手段とを直列に接続してなり、
前記誤動作防止手段は、前記第２の電源の電圧を前記電圧検出回路に入力し、前記第２の電源の電圧の有無によって前記メモリ手段が前記第２の動作を行っているか否かを判断し、
前記電圧検出回路は、前記メモリ手段が前記第２の動作を行わないときは、前記スイッチ手段により前記分圧電圧生成回路に流れる貫通電流をカットオフし、前記メモリ手段が前記第２の動作を行うときは、前記スイッチ手段により前記分圧電圧生成回路に該貫通電流を流し、
前記電圧設定手段は、前記貫通電流により前記設定電圧を発生し、前記分圧電圧生成回路は、前記設定電圧を出力することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記電圧設定手段は、第１の抵抗手段と第２の抵抗手段とを直列に接続してなり、
前記第１の抵抗手段と前記第２の抵抗手段との抵抗値の比率に応じて前記貫通電流により生じる前記設定電圧を発生することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記電圧設定手段は、前記第１の電源の電圧または第４の電源の電圧を印加して動作する電流制限手段からなり、
前記電流制限手段と前記スイッチ手段とのオン抵抗の比率に応じて前記貫通電流により生じる前記設定電圧を発生することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記電流制限手段は、第１の電流制限手段と第２の電流制限手段とを直列に接続してなり、
前記電圧設定手段は、前記第１の電流制限手段のオン抵抗と、前記第２の電流制限手段および前記スイッチ手段のオン抵抗の合成抵抗との比率に応じた前記設定電圧を発生することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１の電流制限手段は、第４の電源の電圧を印加して動作するトランジスタ素子で構成し、前記第２の電流制限手段は、抵抗素子で構成することを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記第４の電源の電圧は、前記第３の電源の電圧と前記第１の電源の電圧との間の電圧であることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項８】
前記第４の電源の電圧は、定電圧発生回路を用いて生成され、前記第３の電源の電圧または前記第１の電源の電圧が変動しても一定電圧であることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的な書き込み消去が可能なメモリ手段を有する記憶装置に関する。詳しくは、電源投入直後におけるシステムの不安定時のプログラム暴走による誤消去、誤書き込みを防止し、電源投入時に発生するノイズによる内部状態の不安定から発生する内部状態の異常設定による誤消去、誤書き込みを防止し、使用者の間違った使用による意図せぬ誤消去、誤書き込みを防止する機能を持つ不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
記憶装置を構成するメモリ手段は、高電圧ＶＰＰを印加することにより、電気的に情報の書き込みや消去を行う記憶素子から構成している。例えば、記憶素子をＥＥＰＲＯＭなどの不揮発性半導体記憶素子で構成すると、この素子に記憶した内容は、電源を切断してもその状態を保持され、記憶装置は不揮発性半導体記憶装置となる。
【０００３】
従来知られている不揮発性半導体記憶素子は、電源投入時などに電源ラインに重畳されるノイズによって書き込み消去を制御する制御手段に意図せぬ状態が発生し、書き込みまたは消去の状態に強制的に設定されてしまうことがあった。
電源投入時などに発生するノイズとは、電源投入によって通電された回路などに発生する突入電流などによるスパイク状のノイズや、電源回路自体が発生するノイズが知られている。この電源回路自体が発生するノイズは、システムの電源投入時に電圧を所望の電位まで早く安定にするように電源回路にフィードバックが掛けられることに起因している。すなわち、例えば、０Ｖから＋５Ｖまで電源が上がるとき、急激に電流を供給して、＋５Ｖを超えると逆に電圧を減少させるように制御が働くのである。これは電源電圧が安定するまで繰り返され、この変動が電源のノイズとなるのである。
【０００４】
このようなノイズにより、電源投入直後においてシステムが不安定となり、この時にシステムのプログラム暴走による誤消去または誤書き込みが発生すること、さらに不揮発性半導体記憶装置内部においては、その内部状態が不安定状態から安定状態に移るときに、意図せぬ設定がなされることにより発生する内部状態の異常設定によって、誤消去または誤書き込みが発生することなどが一般的に知られている。
【０００５】
このような誤書き込みまたは誤消去の発生を詳細に説明する。メモリ手段にＭＯＮＯＳ型の不揮発性半導体記憶素子を用いた場合を例にして説明する。ＭＯＮＯＳ型の不揮発性半導体記憶素子は、他の構造の不揮発性半導体記憶素子に比べ、比較的低い電圧で書き込みや消去、読み出しを行うことができるという特徴を有しているが、このため、前述のノイズによるシステムの不安定の影響を受けやすい。なお、ＭＯＮＯＳ型の不揮発性半導体記憶素子はすでに知られている構成であるため、素子構造を含め詳細な説明は省略する。
【０００６】
ＭＯＮＯＳ型の不揮発性半導体記憶素子は、記憶素子を構成する基板の電位である電圧ＶＤＤに対して、負の高電圧ＶＰＰを印加して情報の書き込みまたは消去を行う。通常の読み出し時には、素子制御のために低い電圧ＶＳＳが印加される。この低い電圧ＶＳＳは制御手段の動作電圧でもある。
【０００７】
前述のように、予期せずに書き込みまたは消去の状態になったＭＯＮＯＳ型の不揮発性半導体記憶素子に読み出しのための低い電圧ＶＳＳが印加された場合、トンネル効果によりわずかながらの電子の移動が発生してしまう。この電子の移動は、誤書き込みまたは誤消去につながるのである。
【０００８】
特別な場合として、使用者が間違った操作を行って書き込みまたは消去のコマンドを送ることによって、不揮発性半導体記憶素子に書き込みまたは消去の設定がなされることがあり、このことによって誤消去や誤書き込みが発生することもある。
しかしながら、誤消去や誤書き込みの発生においては、電源投入直後にシステムが不安定となることが原因となる場合の方がより深刻である。なぜならば、電源投入のたびに発生する可能性があるからである。
【０００９】
このような誤動作は、プログラムの暴走によるシステムの障害発生や電源電圧の変動を検出し、障害発生から復帰するまでの一定の時間、書き込みまたは消去を禁止する方法によって回避する方法が提案されている(例えば、特許文献１参照。)。
【００１０】
［従来技術の動作説明：図８］
図８は、特許文献１に示した従来技術を説明するブロック図である。図８は、説明を簡単にするため、基本的動作を損なわないように簡略化した図である。１はアドレス制御回路、２は読出制御回路、３は書込消去制御回路、７は誤動作防止回路、５はゲート回路、６は記憶素子を複数備えてなる不揮発性メモリである。
【００１１】
アドレス信号ＡＤＲは、信号線１２よりアドレス制御回路１に入力され保持されて不揮発性メモリ６のアドレスを決定し、信号線１３により不揮発性メモリ６のアドレスを決定する。不揮発性メモリ６のデータ信号ＤＡＴＡは、データ信号線１１により図示しない外部装置とのデータの受け渡しを行う。
【００１２】
不揮発性メモリ６の読み出し，書き込み，消去の各動作は、信号線１４に入力するリードイネーブル信号ＲＥと信号線１６に入力するライトイネーブル信号ＷＥと信号線１８に入力するイレース制御信号ＥＲとによって行われる。読み出しの動作時には、信号線１５を介して不揮発性メモリ６を制御して情報を読み出す。書き込みおよび消去の動作時には、第２の電源線２０に接続された高電圧ＶＰＰを信号線２２とゲート回路５とを介して不揮発性メモリ６に印加して情報の書き込みまたは消去を行う。
【００１３】
誤動作防止回路７は、障害報告信号ＥＲＲＯＲが入力される障害報告信号線２３および電源異常を知らせる電源異常信号ＶＯＬＴが入力される電源異常信号線２４を観察し、異常を検出した場合は、ゲート制御信号２５によってゲート回路５を制御することにより、不揮発性メモリ６に対する書き込みまたは消去の制御を行う制御信号２６を一定の期間禁止する。このようにすることで、不測の誤書き込みまたは誤消去を防ぐことができる。
【００１４】
【特許文献１】特開２００１−１４８７２号公報（第３−５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
特許文献１に示した従来技術は、電源投入直後にシステムの暴走や電源のノイズを検出し、その検出結果に基づいて、一定の期間書き込みまたは消去などの動作を禁止する。
しかしながら、ノイズは、不揮発性半導体記憶装置の内部回路にも影響を与え、内部回路があたかも正しく書き込みまたは消去が行われたと同じ状態に設定される場合がある。すなわち、誤動作防止回路７を有していても、誤動作は起きてしまうのである。さらに、使用者が間違って書き込みまたは消去のコマンドを発送する場合もある。
したがって、特許文献１に示した従来技術では、どのような状況においても誤書き込みまたは誤消去を防止することはできなかった。
【課題を解決するための手段】
【００１６】
前述した課題を解決するため、本発明の不揮発性半導体記憶装置は下記の特徴を有する
。
【００１７】
第１の電源の電圧により読み出し動作である第１の動作を行い、第２の電源の電圧により書き込みまたは消去動作である第２の動作を行うメモリ手段と、第１の動作を制御する読出制御回路と、第２の動作を制御する書込消去制御回路と、メモリ手段の誤動作を防止する誤動作防止手段とを有する不揮発性半導体記憶装置であって、
誤動作防止手段は、第２の電源の電圧を検出する電圧検出回路と、電圧検出回路の検出結果に基づいて書込消去制御回路の制御を禁止する禁止回路とを備え、電圧検出回路は、分圧電圧生成回路と変換回路とを備え、変換回路は、分圧電圧生成回路で生成した設定電圧を入力して、設定電圧に応じた電圧信号を変換して検出結果である検出信号として出力し、禁止回路は、検出信号に基づいて第２の電源の電圧が所定の値より小さい場合に、書込消去制御回路の制御を禁止することを特徴とする。
【００１８】
分圧電圧生成回路は、第３の電源の電圧と第２の電源の電圧との間に、第１の電源の電圧を印加して動作するスイッチ手段と電圧設定手段とを直列に接続してなり、誤動作防止手段は、第２の電源の電圧を電圧検出回路に入力し、第２の電源の電圧の有無によってメモリ手段が第２の動作を行っているか否かを判断し、電圧検出回路は、メモリ手段が第２の動作を行わないときは、スイッチ手段により分圧電圧生成回路に流れる貫通電流をカットオフし、メモリ手段が第２の動作を行うときは、スイッチ手段により分圧電圧生成回路に貫通電流を流し、電圧設定手段は、貫通電流により設定電圧を発生し、分圧電圧生成回路は、設定電圧を出力することを特徴とする。
【００１９】
電圧設定手段は、第１の抵抗手段と第２の抵抗手段とを直列に接続してなり、第１の抵抗手段と第２の抵抗手段との抵抗値の比率に応じて貫通電流により生じる設定電圧を発生することを特徴とする。
【００２０】
電圧設定手段は、第１の電源の電圧または第４の電源の電圧を印加して動作する電流制限手段からなり、電流制限手段とスイッチ手段とのオン抵抗の比率に応じて貫通電流により生じる設定電圧を発生することを特徴とする。
【００２１】
電流制限手段は、第１の電流制限手段と第２の電流制限手段とを直列に接続してなり、電圧設定手段は、第１の電流制限手段のオン抵抗と、第２の電流制限手段およびスイッチ手段のオン抵抗の合成抵抗との比率に応じた設定電圧を発生することを特徴とする。
【００２２】
第１の電流制限手段は、第４の電源の電圧を印加して動作するトランジスタ素子で構成し、第２の電流制限手段は、抵抗素子で構成することを特徴とする。
【００２３】
第４の電源の電圧は、第３の電源の電圧と第１の電源の電圧との間の電圧であることを特徴とする。
【００２４】
第４の電源の電圧は、定電圧発生回路を用いて生成され、第３の電源の電圧または第１の電源の電圧が変動しても一定電圧であることを特徴とする。
【発明の効果】
【００２５】
本発明の不揮発性半導体記憶装置によれば、電源投入直後におけるシステムの不安定時のプログラム暴走による誤消去または誤書き込みを防止し、電源投入時に発生するノイズによる内部状態の不安定から発生する内部状態の異常設定による誤消去、誤書き込みを防止し、使用者の間違った使用による意図せぬ誤消去または誤書き込みも防止することができる。
【発明を実施するための最良の形態】
【００２６】
［全体説明：図１］
以下、図面に基づいて本発明の不揮発性半導体記憶装置の実施の形態を説明する。図１は本発明の不揮発性半導体記憶装置を示すブロック図である。
なお、本発明の不揮発性半導体記憶装置は、複数の電源電圧を用いている。第１の電源をＶＳＳと称し、その電圧を例えば０Ｖとする。第２の電源をＶＰＰと称し、その電圧を例えば−６Ｖとする。第３の電源をＶＤＤと称し、その電圧を例えば＋３．３Ｖとする。第４の電源をＶＲＥＦと称し、その電圧を例えば＋２．１Ｖとする。もちろんこれらの電圧値は一例である。また、それぞれの詳細は後述する。
【００２７】
図１において、１はアドレス制御回路である。２はメモリ手段からの読み出し動作である第１の動作を制御する読出制御回路である。３はメモリ手段への書き込みまたは消去動作である第２の動作を制御する書込消去制御回路である。６はメモリ手段であり、不揮発性メモリである。不揮発性メモリ６は、例えば、ＭＯＮＯＳ型の不揮発性半導体記憶素子を用いることができる。これらで機能回路１００を構成する。
さらに、４は不揮発性メモリ６に情報の書き込みまたは消去を行うための第２の電源ＶＰＰの電圧を検出する電圧検出回路である。５は電圧検出回路４の検出結果に基づいて書込消去制御回路３による不揮発性メモリ６のへの制御を禁止する禁止回路である。これらで誤動作防止回路１０１を構成する。
なお、図において、その他のすでに説明した同じ機能を有するものは同一の番号を付与しており、機能の説明も省略する。また、以後の説明においても特に断りがない場合を除き、それは同様である。
【００２８】
電圧検出回路４は、書き込みまたは消去に使用する第２の電源ＶＰＰの電圧を第２の電源線２０により入力し、この電圧を検出して信号線２１に検出信号を出力する。この検出信号は、信号線２１を介して禁止回路５に入力され、第２の電源ＶＰＰの電圧が異常電圧値の場合は、禁止回路５を制御することにより、書込消去制御回路３に入力する書込許可信号線１７，消去許可信号線１９への出力を閉じることで、書き込みおよび消去を禁止する。つまり、禁止回路５は、信号の開閉を行うゲート回路である。
【００２９】
異常電圧値とは、第２の電源ＶＰＰの電圧が所定の値より小さい電圧である。所定の値とは、不揮発性メモリ６が正常に書き込みや消去ができる電圧値よりも小さい電圧値である。
第２の電源ＶＰＰの電圧値を−６Ｖとすれば、０〜−６Ｖ未満の値が異常電圧値であるとすることができるが、第２の電源ＶＰＰの電圧の値は、もちろん本発明の不揮発性半導体記憶装置を運用するシステムに応じて選択されるから、一義的には数値を決めることはできない。不揮発性メモリ６が正常に書き込みや消去ができる電圧値もシステムが要求する仕様に応じて素子構造が決まるので、同様である。所定の値もシステムの要求や仕様に応じて自由に選択できるが、一般に不揮発性メモリ６を構成する素子構造で決まる場合が多い。所定の値は、上述の異常電圧値の中から選択されるものであって、一例をあげると、−５．５Ｖである。
【００３０】
このような構成とすることによって、第２の電源ＶＰＰの値が所定の値より小さい場合では書き込みも消去も行われなくなり、所定の値より小さい異常電圧での書き込みや消去による誤動作を防止することができる。
【００３１】
［電圧検出回路の第１の実施形態の説明：図２］
図２は本発明の不揮発性半導体記憶装置の電圧検出回路４の第１の実施形態を説明する回路図である。回路を構成する各素子は、第１の電源ＶＳＳ，第２の電源ＶＰＰ，第３の電源ＶＤＤより電圧の供給を受けて動作する。
図２に示す回路以外の図示しない信号処理に関わるロジック部分の回路は、第１の電源ＶＳＳと第３の電源ＶＤＤとの間の電圧差で動作している。例えば、第１の電源ＶＳＳを０Ｖとし第３の電源ＶＤＤを＋３．３Ｖとすると、それらの回路は３．３Ｖの電圧で動作していることになる。
【００３２】
図２において、３１は第１の抵抗、３２は第２の抵抗である。第１の抵抗３１と第２の抵抗３２とは接続点４１で接続しており、これら２つの抵抗で電圧設定手段６１を構成する。このように抵抗を直列接続し、その接続点の電位を取り出すような構成は多く利用されており、このような抵抗をラダー抵抗と称することがある。
３３はスイッチ手段として設けるトランジスタスイッチである。このトランジスタスイッチ３３と電圧設定手段６１とで分圧電圧生成回路５１を構成する。このトランジスタスイッチ３３は、ＮチャネルＭＩＳ型電界効果トランジスタで構成することができる。トランジスタスイッチ３３は、電圧設定手段６１を通して分圧電圧生成回路５１に流れる不要な貫通電流を遮断するスイッチである。
【００３３】
第１の抵抗３１は、一方の端子を第３の電源ＶＤＤに接続し、他方の端子を第２の抵抗３２の一方の端子に接続するとともに、変換回路５０の入力に信号線４２を介して接続している。第２の抵抗３２の他方の端子は、トランジスタスイッチ３３のドレイン端子に接続する。トランジスタスイッチ３３は、ゲート端子を第１の電源ＶＳＳ、ソース端子を第２の電源ＶＰＰに接続する。
【００３４】
図２において、３４，３５はトランジスタである。この２つのトランジスタで変換回路５０を構成する。トランジスタ３４は、ＰチャネルＭＩＳ型電界効果トランジスタで構成することができる。同様に、トランジスタ３５は、ＮチャネルＭＩＳ型電界効果トランジスタで構成することができる。
これらのトランジスタで構成する変換回路５０は、トランジスタ３４のソース端子を第３の電源ＶＤＤに接続し、トランジスタ３５のソース端子を第１の電源ＶＳＳに接続して、互いのドレイン端子とゲート端子とをそれぞれ共通に接続してなるインバータ回路で構成することができる。
【００３５】
この変換回路５０は、分圧電圧生成回路５１から得られる設定電圧である分圧電圧を入力しその電圧信号に応じた電圧信号を変換して信号線２１に検出信号として出力する。
【００３６】
トランジスタ３４とトランジスタ３５とで構成する変換回路５０は、接続点４１に発生する設定電圧、すなわち、第２の電源ＶＰＰと第３の電源ＶＤＤとの間の電圧差を分圧する分圧電圧を入力し、出力としてその電圧信号に応じた第１の電源ＶＳＳと第３の電源ＶＤＤとの間の電圧信号を出力する。
つまり、第２の電源ＶＰＰと第３の電源ＶＤＤとの間の電圧差の信号を第１の電源ＶＳＳと第３の電源ＶＤＤとの間の電圧信号に変換して出力するのである。
この電圧信号は、電圧検出回路４の検出信号であり、検出結果として信号線２１を介して禁止回路５に入力する。
【００３７】
［動作の説明：図１、図２］
本発明の不揮発性半導体装置が読み出しの動作を行っている場合、第２の電源ＶＰＰには第１の電源ＶＳＳと同じ電圧値が出力される。ＮチャネルＭＩＳ型電界効果トランジスタであるトランジスタスイッチ３３は、ゲート端子とソース端子とが同電位となりカットオフの状態になるから、分圧電圧生成回路５１に流れる貫通電流を遮断することができる。
設定電圧である接続点４１の電位は、第３の電源ＶＤＤの電圧となり、その結果、電圧検出回路４は、検出信号として第１の電源ＶＳＳの電圧、すなわち、デジタル信号でいえ
ば、「０」を検出結果として出力する。
【００３８】
本発明の不揮発性半導体装置が書き込みまたは消去の状態となった場合、書込消去電圧である高電圧が第２の電源ＶＰＰから出力されると、トランジスタスイッチ３３のソース電位が高電圧となって、ソース端子とゲート端子との間に電圧差が発生し、トランジスタスイッチ３３は導通状態となる。これにより分圧電圧生成回路５１に貫通電流が流れ、第３の電源ＶＤＤと第２の電源ＶＰＰとの間の接続点４１には、第１の抵抗３１と第２の抵抗３２との抵抗の比率に応じた分圧電圧（設定電圧）が発生する。この分圧電圧は、トランジスタ３４とトランジスタ３５とで構成する変換回路５０に信号線４２を介して入力される。
変換回路５０の閾電圧は、第３の電源ＶＤＤと第１の電源ＶＳＳとの中間にあり、これをＶＴＨと呼ぶ。もちろん、このＶＴＨは自由に選ぶことができる。例えば、トランジスタ３４やトランジスタ３５の電気的な素子特性や素子構造を変更すればよい。
設定電圧である前述の信号線４２の電位がＶＴＨ以下となると、変換回路５０の出力が反転し、電圧検出回路４は、検出信号として第３の電源ＶＤＤの電圧、すなわち、デジタル信号でいえば、「１」を検出結果として出力する。
【００３９】
第２の電源ＶＰＰの電圧値が正しい電圧値であるかそれより小さい異常電圧値であるかを決定するための所定の値は、第１の抵抗３１と第２の抵抗３２との抵抗値で決めることができる。すでに説明した通り、この所定の値は自由に選ぶことができる。例えば、不揮発性メモリ６を構成する記憶素子のリテンション特性（電荷の保持特性）から最も情報の保持時間が長くなるような電圧値から選定することもできる。そのような電圧値になるように、抵抗値を選定するのである。
【００４０】
システムの誤動作によって、ライトイネーブル信号ＷＥまたはイレース制御信号ＥＲが予期せず入力されても、第１の抵抗３１と第２の抵抗３２との抵抗の比率に応じて第２の電源ＶＰＰの電圧を分圧した分圧電圧がＶＴＨを超えなければ、禁止回路５によって書込消去制御回路３にライトイネーブル信号ＷＥまたはイレース制御信号ＥＲの入力を禁止することができる。
【００４１】
第２の電源ＶＰＰの電圧の検出は、不揮発性メモリ６に実際に入力される部分、例えば、不揮発性メモリ６の直近で行われるようにするとよい。そのような構成は、第２の電源ＶＰＰの電圧を電源装置などを用いて発生させるのではなく、本発明の不揮発性半導体記憶装置の内部に昇圧回路などを用いて発生する場合において、たいへん好ましい。なぜならば、不揮発性メモリ６に印加する第２の電源ＶＰＰの電圧が、配線の引き回しなどの影響により、不揮発性メモリ６に到達する前に電圧降下を起こしたとしても、電圧の検出を不揮発性メモリ６の直近で行えば、不揮発性メモリ６に実際に印加している電圧は、この電圧降下分を差し引いた電圧として検出できるため、それだけ精度の高い検出が可能になるのである。
【００４２】
［電圧検出回路の第２の実施形態の説明：図３］
本発明の不揮発性半導体記憶装置は以上説明した構成に限定するものではない。図３は本発明の不揮発性半導体記憶装置の電圧検出回路４の第２の実施形態を説明する回路図である。図３において、分圧電圧生成回路５１は、すでに説明した電圧設定手段６１の構成と異なり、電流制限手段を用いている。この電流制限手段は、例えば、ＰチャネルＭＩＳ型電界効果トランジスタを用いることができる。
図３に示すように、電流制限手段であるトランジスタ３６は、ソース端子を第３の電源ＶＤＤに接続し、ドレイン端子をトランジスタスイッチ３３のドレイン端子に接続するとともに、変換回路５０の入力に信号線４２を介して接続している。トランジスタ３６のゲート端子は、トランジスタスイッチ３３のゲート端子と接続するとともに、第１の電源Ｖ
ＳＳに接続している。
【００４３】
［動作の説明］
本発明の不揮発性半導体装置が読み出しの動作を行っている場合、第２の電源ＶＰＰには第１の電源ＶＳＳと同じ電圧値が出力される。ＮチャネルＭＩＳ型電界効果トランジスタであるトランジスタスイッチ３３は、ゲート端子とソース端子とが同電位となりカットオフの状態になる。トランジスタ３６は、ゲート端子に第１の電源ＶＳＳの電圧が入力されオン状態になる。これにより、分圧電圧生成回路５１に流れる電流は、トランジスタ３６に流れる電流だけになり、設定電圧である接続点４１の電位は第３の電源ＶＤＤの電圧となる。その結果、電圧検出回路４は、検出信号として第１の電源ＶＳＳの電圧、すなわち、デジタル信号でいえば、「０」を検出結果として出力する。
【００４４】
本発明の不揮発性半導体装置が書き込みまたは消去の状態となった場合、書込消去電圧である高電圧が第２の電源ＶＰＰから出力されると、トランジスタスイッチ３３のソース電位が高電圧となって、ソース端子とゲート端子との間に電圧差が発生し、トランジスタスイッチ３３は導通状態となる。これにより分圧電圧生成回路５１に貫通電流が流れ、第３の電源ＶＤＤと第２の電源ＶＰＰとの間の接続点４１には、トランジスタ３６のオン抵抗とトランジスタスイッチ３３のオン抵抗との比率に応じた分圧電圧（設定電圧）が発生する。この分圧電圧は、変換回路５０に信号線４２を介して入力される。
【００４５】
この分圧電圧は、第２の電源ＶＰＰの電圧に寄る（近くなる）が、トランジスタスイッチ３３とトランジスタ３６とのオン抵抗の比率を調整することで分圧電圧を調整することができるから、第２の電源ＶＰＰに不揮発性メモリ６への書き込みや消去に必要な電圧が設定されたときに、分圧電圧がＶＴＨ以下となるように設定すればよい。このため、変換回路５０の出力が反転し、電圧検出回路４は、検出信号として第３の電源ＶＤＤの電圧、すなわち、デジタル信号でいえば、「１」を検出結果として出力する。
【００４６】
第２の電源ＶＰＰの電圧値が正しい電圧値であるかそれより小さい異常電圧値であるかを決定するための所定の値は、トランジスタスイッチ３３とトランジスタ３６とのオン抵抗の値で決めることができる。すでに説明した通り、この値は、トランジスタの電気的な素子特性や素子構造を変更すればよいのである。
【００４７】
［電圧検出回路の第３の実施形態の説明：図４］
図４は本発明の不揮発性半導体記憶装置の電圧検出回路４の第３の実施形態を説明する回路図である。図４において、分圧電圧生成回路５１は、すでに説明した第２の実施形態と電流制限手段の構成が異なっている。この電流制限手段は、例えば、ＰチャネルＭＩＳ型電界効果トランジスタを用いることができる。
図４に示すように、電流制限手段であるトランジスタ３６は、ソース端子を第３の電源ＶＤＤに接続し、ドレイン端子をトランジスタスイッチ３３のドレイン端子に接続するとともに、変換回路５０の入力に信号線４２を介して接続している。トランジスタ３６のゲート端子は、第４の電源ＶＲＥＦに接続している。
【００４８】
［動作の説明］
本発明の不揮発性半導体装置が読み出しの動作を行っている場合、第２の電源ＶＰＰには第１の電源ＶＳＳと同じ電圧値が出力される。ＮチャネルＭＩＳ型電界効果トランジスタであるトランジスタスイッチ３３は、ゲート端子とソース端子とが同電位となりカットオフの状態になる。トランジスタ３６は、ゲート端子に第４の電源ＶＲＥＦの電圧が入力されオン状態になる。これにより、分圧電圧生成回路５１に流れる電流は、トランジスタ３６に流れる電流だけになり、設定電圧である接続点４１の電位は第３の電源ＶＤＤの電圧となる。その結果、電圧検出回路４は、検出信号として第１の電源ＶＳＳの電圧、すな
わち、デジタル信号でいえば、「０」を検出結果として出力する。
【００４９】
本発明の不揮発性半導体装置が書き込みまたは消去の状態となった場合、書込消去電圧である高電圧が第２の電源ＶＰＰから出力されると、トランジスタスイッチ３３のソース電位が高電圧となって、ソース端子とゲート端子との間に電圧差が発生し、トランジスタスイッチ３３は導通状態となる。これにより分圧電圧生成回路５１に貫通電流が流れ、第３の電源ＶＤＤと第２の電源ＶＰＰとの間の接続点４１には、トランジスタ３６のオン抵抗とトランジスタスイッチ３３のオン抵抗との比率に応じた分圧電圧（設定電圧）が発生する。この分圧電圧は、変換回路５０に信号線４２を介して入力される。
【００５０】
この分圧電圧は、第２の電源ＶＰＰの電圧に寄る（近くなる）が、トランジスタスイッチ３３とトランジスタ３６とのオン抵抗の比率を調整することで分圧電圧を調整することができるから、第２の電源ＶＰＰに不揮発性メモリ６への書き込みや消去に必要な電圧が設定されたときに、分圧電圧がＶＴＨ以下となるように設定すればよい。このため、変換回路５０の出力が反転し、電圧検出回路４は、検出信号として第３の電源ＶＤＤの電圧、すなわち、デジタル信号でいえば、「１」を検出結果として出力する。
【００５１】
第２の電源ＶＰＰの電圧値が正しい電圧値であるかそれより小さい異常電圧値であるかを決定するための所定の値は、トランジスタスイッチ３３とトランジスタ３６とのオン抵抗の値で決めることができる。この値は、すでに説明した通り、トランジスタの電気的な素子特性や素子構造を変更すればよいのであるが、特にトランジスタ３６のゲート端子には第２の電源ＶＰＰの電圧に依存しない第４の電源ＶＲＥＦが印加されているため、トランジスタ３６に流れる電流は一定である。このため、トランジスタスイッチ３３のオン抵抗の調整が容易となる。
【００５２】
［電圧検出回路の第４の実施形態の説明：図５］
図５は本発明の不揮発性半導体記憶装置の電圧検出回路４の第４の実施形態を説明する回路図である。図５において、電流制限手段６１は、すでに説明した第３の実施形態と構成が異なっている。この電流制限手段は、２つの素子からなっており、例えば、ＰチャネルＭＩＳ型電界効果トランジスタとＮチャネルＭＩＳ型電界効果トランジスタとで構成することができる。
図５に示すように、電流制限手段であるトランジスタ３７は、ソース端子を第３の電源ＶＤＤに接続し、ドレイン端子をトランジスタ３８のドレイン端子に接続するとともに、変換回路５０の入力に信号線４２を介して接続している。トランジスタ３８のソース端子はトランジスタスイッチ３３のドレイン端子に接続している。トランジスタ３７とトランジスタ３８とのゲート端子は、第４の電源ＶＲＥＦに接続している。
【００５３】
［動作の説明］
本発明の不揮発性半導体装置が読み出しの動作を行っている場合、第２の電源ＶＰＰには第１の電源ＶＳＳと同じ電圧値が出力される。ＮチャネルＭＩＳ型電界効果トランジスタであるトランジスタスイッチ３３は、ゲート端子とソース端子とが同電位となりカットオフの状態になる。トランジスタ３７とトランジスタ３８とは、ゲート端子に第４の電源ＶＲＥＦの電圧が入力される。第４の電源ＶＲＥＦの電圧は、すでに説明したように、第１の電源ＶＳＳの電圧より高く第３の電源ＶＤＤの電圧よりも低い。このため、トランジスタ３７とトランジスタ３８とは、ともにオン状態になる。しかしながら、トランジスタ３８のソース端子側は、トランジスタスイッチ３３によって第２の電源ＶＰＰと切断されているため、分圧電圧生成回路５１に流れる電流は、トランジスタ３７に流れる電流だけになり、設定電圧である接続点４１の電位は第３の電源ＶＤＤの電圧となる。その結果、電圧検出回路４は、検出信号として第１の電源ＶＳＳの電圧、すなわち、デジタル信号でいえば、「０」を検出結果として出力する。
【００５４】
本発明の不揮発性半導体装置が書き込みまたは消去の状態となった場合、書込消去電圧である高電圧が第２の電源ＶＰＰから出力されると、トランジスタスイッチ３３のソース電位が高電圧となって、ソース端子とゲート端子との間に電圧差が発生し、トランジスタスイッチ３３は導通状態となる。これにより分圧電圧生成回路５１に貫通電流が流れ、第３の電源ＶＤＤと第２の電源ＶＰＰとの間の接続点４１には、トランジスタ３７のオン抵抗と、トランジスタ３８のオン抵抗およびトランジスタスイッチ３３のオン抵抗の合成抵抗との比率に応じた分圧電圧（設定電圧）が発生する。この分圧電圧は、変換回路５０に信号線４２を介して入力される。
【００５５】
この分圧電圧は、第２の電源ＶＰＰの電圧に寄る（近くなる）が、トランジスタスイッチ３３，トランジスタ３７，トランジスタ３８のオン抵抗の比率を調整することで分圧電圧を調整することができるから、第２の電源ＶＰＰに不揮発性メモリ６への書き込みや消去に必要な電圧が設定されたときに、分圧電圧がＶＴＨ以下となるように設定すればよい。このため、変換回路５０の出力が反転し、電圧検出回路４は、検出信号として第３の電源ＶＤＤの電圧、すなわち、デジタル信号でいえば、「１」を検出結果として出力する。
【００５６】
第２の電源ＶＰＰの電圧値が正しい電圧値であるかそれより小さい異常電圧値であるかを決定するための所定の値は、トランジスタ３７，トランジスタ３８，トランジスタスイッチ３３のオン抵抗の値で決めることができる。この値は、すでに説明した通り、トランジスタの電気的な素子特性や素子構造を変更すればよいのであるが、特にトランジスタ３７のゲート端子には第２の電源ＶＰＰの電圧に依存しない第４の電源ＶＲＥＦが印加されているため、トランジスタ３７に流れる電流は一定である。さらにトランジスタ３８のゲート端子にも一定の電圧が印加されており、電流値が制御されるため、トランジスタスイッチ３３のオン抵抗の調整がより容易となる。
【００５７】
［電圧検出回路の第５の実施形態の説明：図６］
図６は本発明の不揮発性半導体記憶装置の電圧検出回路４の第５の実施形態を説明する回路図である。図６において、電流制限手段６１は、すでに説明した第４の実施形態の変形例である。この電流制限手段は、２つの素子からなっており、トランジスタ素子と抵抗素子である。例えば、トランジスタ素子をＰチャネルＭＩＳ型電界効果トランジスタで構成することができる。
図６に示すように、電流制限手段であるトランジスタ３７は、ソース端子を第３の電源ＶＤＤに接続し、ドレイン端子を抵抗素子３９の一方の端子に接続するとともに、変換回路５０の入力に信号線４２を介して接続している。抵抗素子３９の他方の端子はトランジスタスイッチ３３のドレイン端子に接続している。トランジスタ３７のゲート端子は、第４の電源ＶＲＥＦに接続している。
【００５８】
［動作の説明］
本発明の不揮発性半導体装置が読み出しの動作を行っている場合、第２の電源ＶＰＰには第１の電源ＶＳＳと同じ電圧値が出力される。ＮチャネルＭＩＳ型電界効果トランジスタであるトランジスタスイッチ３３は、ゲート端子とソース端子とが同電位となりカットオフの状態になる。トランジスタ３７は、ゲート端子に第４の電源ＶＲＥＦの電圧が入力される。第４の電源ＶＲＥＦの電圧は、すでに説明したように、第１の電源ＶＳＳの電圧より高く第３の電源ＶＤＤの電圧よりも低い。このため、トランジスタ３７はオン状態になる。しかしながら、抵抗素子３９の他方の端子側は、トランジスタスイッチ３３によって第２の電源ＶＰＰと切断されているため、分圧電圧生成回路５１に流れる電流は、トランジスタ３７に流れる電流だけになり、設定電圧である接続点４１の電位は第３の電源ＶＤＤの電圧となる。その結果、電圧検出回路４は、検出信号として第１の電源ＶＳＳの電圧、すなわち、デジタル信号でいえば、「０」を検出結果として出力する。
【００５９】
本発明の不揮発性半導体装置が書き込みまたは消去の状態となった場合、書込消去電圧である高電圧が第２の電源ＶＰＰから出力されると、トランジスタスイッチ３３のソース電位が高電圧となって、ソース端子とゲート端子との間に電圧差が発生し、トランジスタスイッチ３３は導通状態となる。これにより分圧電圧生成回路５１に貫通電流が流れ、第３の電源ＶＤＤと第２の電源ＶＰＰとの間の接続点４１には、トランジスタ３７のオン抵抗と、抵抗素子３９の抵抗およびトランジスタスイッチ３３のオン抵抗の合成抵抗との比率に応じた分圧電圧（設定電圧）が発生する。この分圧電圧は、変換回路５０に信号線４２を介して入力される。
【００６０】
第２の電源ＶＰＰの電圧値が正しい電圧値であるかそれより小さい異常電圧値であるかを決定するための所定の値は、トランジスタ３７のオン抵抗，抵抗素子３９の抵抗値，トランジスタスイッチ３３のオン抵抗の値で決めることができる。これらの値は、すでに説明した通り、自由に選択することができる。さらに第４の実施形態のトランジスタ３８の代わりに抵抗素子３９を用いており、この抵抗値を変更することで、電流値を制御できるため、トランジスタスイッチ３３のオン抵抗の調整はさらに自由度が広がるのである。
【００６１】
［第４の電源ＶＲＥＦの説明：図７］
第４の電源ＶＲＥＦの電圧値は、すでに説明したように、第１の電源ＶＳＳの電圧より高く第３の電源ＶＤＤの電圧よりも低い。例えば、第１の電源ＶＳＳを０Ｖとし第３の電源ＶＤＤを＋３．３Ｖとすると、第４の電源ＶＲＥＦは、＋２．１Ｖである。
この電圧は、図示しない外部の電源装置によって生成してもよいが、不揮発性半導体記憶装置の内部で生成することもできる。図７は、第４の電源ＶＲＥＦを生成するための定電圧発生回路２００を示すものである。図７において、２０１は基準電圧発生回路、２０２は差動増幅回路、２０３は出回路である。
【００６２】
定電圧発生回路２００は、第１の電源ＶＳＳと第３の電源ＶＤＤとの間の電位差で動作し、仮にこれらの電源の電圧が変動したとしても常に一定の第４の電源ＶＲＥＦの電圧を出力するように動作する回路であって、レギュレータ回路とも呼ばれるものである。
定電圧発生回路２００を構成する基準電圧発生回路２０１，差動増幅回路２０２，出力回路２０３は、すでに知られている回路構成を示すものであって、詳細な説明は省略する。また、もちろんであるが、これらの回路構成は自由に変更することができる。
【００６３】
以上の説明で明らかなように、本発明の不揮発性半導体記憶装置は、電源投入直後におけるシステムの不安定時のプログラム暴走による誤消去や誤書き込み、電源投入時に発生するノイズによる内部状態の不安定から発生する内部状態の異常設定による誤消去や誤書き込みを防止し、使用者の間違った使用による意図せぬ誤消去や誤書き込みも防止することが可能となる。
【産業上の利用可能性】
【００６４】
本発明の不揮発性半導体記憶装置は、プログラムで制御されるシステムの記憶装置に適用することができる。特に、ノイズの影響を受けてはならない電子機器用の記憶装置に好適である。
【図面の簡単な説明】
【００６５】
【図１】本発明の不揮発性半導体記憶装置を説明するブロック図である。
【図２】本発明の電圧検出回路の第１の実施形態を説明する回路図である。
【図３】本発明の電圧検出回路の第２の実施形態を説明する回路図である。
【図４】本発明の電圧検出回路の第３の実施形態を説明する回路図である。
【図５】本発明の電圧検出回路の第４の実施形態を説明する回路図である。
【図６】本発明の電圧検出回路の第５の実施形態を説明する回路図であって、第４の実施形態の変形例である。
【図７】本発明に用いる第４の電源ＶＲＥＦの電圧を発生させる定電圧発生回路を説明する回路図である。
【図８】特許文献１に示した従来技術を説明するブロック図である。
【符号の説明】
【００６６】
１  アドレス制御回路
２  読出制御回路
３  書込消去制御回路
４  電圧検出回路
５  禁止回路
６  不揮発性メモリ
５０  変換回路
５１  分圧電圧生成回路
６１  電圧設定手段
【図１】
2007226938.tif 000003
【図２】
2007226938.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2007226938.tif 000008
【図７】
2007226938.tif 000009
【図８】
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