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　平成　８年特許願第５１９０５２号「同期式ＮＡＮＤ型ＤＲＡＭアーキテクチャ」拒絶査定に対する審判事件［平成　８年　６月　６日国際公開、ＷＯ９６／１７３５５、平成　９年　８月１２日国内公表、特表平　９−５０７９４８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
Ｉ．特許法第３６条第４項及び第６項について
１．手続の経緯・本願発明
　本件出願は、１９９５年１１月３０日（パリ条約による優先権主張１９９４年１２月１日、米国）を国際出願日とする出願であって、「同期式ＮＡＮＤ型ＤＲＡＭアーキテクチャ」に関するものと認められる。
２．当審拒絶理由
　当審において、平成１３年３月１２日付けで通知した拒絶の理由の概要は次の通りである。
「２）本件出願は、明細書及び図面の記載が下記の点で不備のため、特許法第３６条第６項及び第４項に規定する要件を満たしていない。
１、３６条第６項
特許請求の範囲は構成が不明瞭である。
例示：
請求項１のｈ）の「複数のランダム・アクセス記憶レジスタ」の定義が不明瞭（Ｆｉｇ．１でいうと、レジスタ１５６が複数あることをいうのか（その場合は文脈上、一つのセンスアンプにレジスタ１５６が複数接続されることになる）、それともレジスタ１５６内の各記憶セルをいうのか、それとも別のものか）であって、そして、単に物理的「接続」を規定しているのみで、これが何のために存在するのか動作関連構成が不明瞭である。
したがって、発明の技術的意義が不明瞭である。
　
　請求項３の一つの「行」がどのようなものか定義が不明である。
（中略）
　請求項７は、２つのメモリバンクと２つのランダムアクセス記憶レジスタが構成要素として記載されているが、それらの動作に関する構成が記載されていず、そのようになっている技術的意義が不明瞭である。
（中略）
請求項１９は請求項１８を引用する、カテゴリーが方法の、発明であるが、工程の時間系列中において、いつ「第３のデータワードをアクセスする」のか時間関係が不明瞭である。また「メモリバンクの１つ」とはどのバンクのことか、または全く任意のバンクでよいのか構成が不明瞭である。
　
２、明細書の記載は発明の詳細な説明が不明瞭である。
　本願発明の目的は、明細書第１頁下から２行目から第２頁第１１行に記載されているが、これらの記載と特許請求の範囲の各請求項の構成との技術的関連の説明（どの構成によりどうして、その目的が達成されるのか（技術的意義）の説明）が不明瞭である。
（各請求毎に、その請求項に係る発明の目的と、その構成により、何故、どのようにして、前記目的が達成されるのか明確に説明されたい。その際、出願当初の明細書及び図面の記載を逸脱しないように注意されたい。）
例、
　請求項１は、消去法により上記（１）の「高密度かつ高速アクセスを達成する」ための発明に関すると考えられるが、「高密度」、「高速アクセス」が何に比べてなのか、そして、明細書を見ても具体的にどの構成によりどうしてそうなるのか説明がない。（中略）
　請求項７は、上記（２）の目的のための発明と思われるが、２つのメモリバンクと２つのランダムアクセス記憶レジスタが存在するが、その動作と他の要素との関連動作に関する構成が規定されないため、上記の目的、作用効果を達成するものではない。
（中略）
　請求項１４において、「高速アクセスする方法」とあるが、その内容a)からｇ）の記載を見ても「高速アクセス」となる理由（何に対し、何故、どのように高速アクセスとなるのか）不明瞭である。等」
　
３．請求人の主張・補正
　　それに対して請求人は平成１３年１０月１日付けの意見書の（４）において「これまで、この種の出願に係る発明の審査・審理において「複数のランダムアクセスメモリレジスタ」とか「行」のような、単純でよく知られた用語に関して不明瞭であるとの指摘を受けたことはなかった。我々の考えでは、今回不明瞭であると指摘された種種の構成要素の意味は十分明瞭であり、特に明細書の記載に照らして必要条件を満たす程度に十分明瞭であると考える。」と主張している。
　そして、同日付けで提出された補正書にて、特許請求の範囲において、「ＮＡＮＤ構造化されたメモリセル」に接続されるワード線及びビット線を「それぞれ交互にインターリーブされた複数のワード線および各コンプリメンタリビット線」に補正し、幾つかの請求項を削除して請求項１８を請求項１０とし、その中の構成に付加がなされ、そして、発明の詳細な説明において、上記特許請求の範囲の
補正と同様の補正と図面番号の付加が主になされている。
　
４．当審の判断
Ａ、本願請求項１に関して
「複数のランダム・アクセス記憶レジスタ」であるので１つの「ランダム・アクセス記憶レジスタ」が複数あるものと認められる。したがって、１単位の「ランダム・アクセス記憶レジスタ」がどのようなものかを検討する。
　
　図面においては、ＦＩＧ．１には１つのレジスタ１５６が、ＦＩＧ．２にはメモリ（バンク０、１）とデータ入出力７０（これはデータラッチである）に２つのレジスタ１５６，１５８が、ＦＩＧ．６にはメモリアレイ２００とデータラッチ２１４に２ポートレジスタ２１０とパイプラインレジスタ２１２の２つのレジスタが記載されている。
　
　発明の詳細な説明を精査するに
Ａ、請求項１に記載の「複数のランダム・アクセス記憶レジスタ」という記載はない。
Ｂ、「アレイからのデータを高速ランダム・アクセス・レジスタに一時的に保持することによって、ランダム・ページ・モードアクセスで、または集積化した列アドレス・カウンタを使用することによって順次に、データをその部分から迅速に読み出すことができる。」（第２頁第３行〜同頁第６行）なる記載があるが、複数あるとは記載されていない。
Ｃ、一つの単位のレジスタである「レジスタ１５６」内の一データワードを保持する１つの保持要素自体をも「レジスタ」と呼んでいる。その保持要素の数はＮＡＮＤ構造化されたメモリセルのＮＡＮＤ構造内のデータワードを保持する記憶素子の数に対応しているものと認められる。
（例えば「第３図は、第１図のメモリ素子の、バースト長さ４の読み出しサイクル中の、同期動作を示すタイミング図である。（中略）開くコマンドを受けてから５クロックサイクル後は、すべてのワード線データをレジスタで利用できる。（中略）時刻ｔ＝１１では、第３のワード線が閉じられて、第３のデータレジスタからのビット線におけるデータを４セルＮＡＮＤ構造の第３のメモリセルに捕らえる。時刻ｔ＝１２および１３ではワード線２と１が閉じられて、レジスタ２と１からデータを順次伝えるビット線からのデータを捕らえる。時刻ｔ＝１３ではレジスタからのすべてのデータがメモリセルに復元されて、行は閉じられる。
第４図は、第１図のメモリ素子の、バースト長さ４の書込みサイクルにおける、同期動作を示すタイミング図である。（中略）各ワード線が起動されてから１クロック期間後に、そのワード線に関連するデータがビット線からレジスタに保持される。（中略）次のクロックサイクル、ｔ＝６、では最初の書込みデータワードが列アドレスに対応する適切なレジスタに保持される。また、時刻ｔ＝６では、メモリからのデータワードの最後のものがレジスタに保持される。アレイからの最後のデータが目標とするレジスタと同じレジスタを最初の書込みデータが目標とする場合には、書込みデータが優先権を持ち、アレイデータはそのレジスタに保持されることを阻止される。そうでない場合には、書込みデータは他のレジスタの１つにデータを上書きする。引き続くデータワードは引き続くクロックパルスでレジスタに保持される。（中略）また、時刻ｔ＝９では、最後の書込みデータがレジスタに保持される。時刻ｔ＝１０ないしｔ＝１３では、ワード線が逆の順序で閉じられて、第三のバースト読出しの場合におけるように、レジスタからのデータをＮＡＮＤ構造に捕らえる。時刻１３ではレジスタからのすべてのデータがメモリセルに復元されて、行は閉じられる。」（第６頁第１４行〜第７頁第１５行））
Ｄ、第２図、５図およびそれらの説明には、各バンクに設けられた「レジスタ」を１つの単位としてバンク毎に「レジスタ」があることが記載されている。なお、第２図ＦｉＧ．２にはセンスアンプが記されていないが、メモリバンクからはセンスアンプを経由してデータが送出されるのが通常であり、単にセンスアンプが明記されていないにすぎないものと認められる。
　第６図の説明において、「多重バンクメモリ素子では、多数の２ポート・データレジスタが求められる」と記載されている。
　
　したがって、「レジスタ１５６」「レジスタ１５８」または「２ポート・レジスタ２１０」が「ランダム・アクセス記憶レジスタ」であるとしても、請求項１の「複数のランダム・アクセス記憶レジスタ」とは
１、ＦＩＧ．１において、または、２重または多重バンクにおいて「レジスタ１５６」に相当する単位のレジスタが並列に複数ある。
２，１データワード単位の記憶手段を「ランダム・アクセス記憶レジスタ」といい、それが複数ある。
のいずれなのか構成が明確でない。
　そして、請求項１に係る発明の目的作用効果が明細書記載のどれに該当するのかも不明瞭である。
　また、請求項１では、レジスタの数は単に「複数」となっており、他の構成要素との関連がないものである。また、「複数のランダム・アクセス記憶レジスタ」の動作についての構成がない。
　しかしながら、発明の詳細な説明に記載のものは、上記１，２のいづれであるにせよ、その数は他の構成要素の数と関連しており、また、動作も他の構成要素と関連づけされており、それにより技術的意義を有するものであると認められる。
　したがって、発明の詳細な説明において、請求項１に係る発明の説明が不明瞭であり、そして請求項１に係る発明の技術的意義が不明瞭である。
　
　また、補正により、ＮＡＮＤ構造化されたメモリセルとワード線及びビット線との接続構成を特定したがその作用効果が説明されていず、前記特定による技術的意義が説明されていない。
　
　したがって、請求項１に係る構成は尚かつ明確でなく、そして発明の詳細な説明において、請求項１の構成に係る発明の詳細な説明は尚且つ不明瞭である。
　
Ｂ、「請求項３の一つの「行」がどのようなものか不明である。」に関して
　請求項３によると、「前記複数のランダム・アクセス記憶レジスタは複数の行の１つの行中の各データビットのためのレジスタを含んでいる」ものであり、そして「行」が何であるかは「前記一対のＮＡＮＤ構造化されたメモリセルは、一対のＮＡＮＤ構造化されたメモリセルの複数の行および複数の列を含む一対のＮＡＮＤ構造化されたメモリセルのアレイの１つである」の中に記載されているものである。この記載によると、「前記一対のＮＡＮＤ構造化されたメモリセル」自体が「一対のＮＡＮＤ構造化されたメモリセル」の「アレイ」の１つ即ち１「アレイ」となっており、意味が不明瞭であるとともに、１つの「行」がどの様にできているのか不明瞭である。発明の詳細な説明では「ＮＡＮＤ構造化されたメモリセル」の１つが１つの行を形成しているように思われるが、請求項３の記載は１つの「行」がどのようなものかその定義が明確ではない。
　
Ｃ、請求項７に関して
　本願明細書の発明の詳細な説明においては、「行アクセスおよびプリチャージタイムをマスクすることによって、連続順次アクセスを行うための二重バンク・アーキテクチャを用いる。」（第１頁末行〜第２頁２行目）及び「第５図は（中略）このようにして、クロック周波数に対応する高いデータ転送速度でメモリからのデータの連続した流れを実現できる。」（第７頁第６行〜第８頁第６行）なる記載があるが前記両記載による技術的意義は、２つのメモリバンクと２つのランダムアクセス記憶レジスタの関連動作によるものである。
　しかしながら、請求項７の記載に係る発明は２つのメモリバンクと２つのランダムアクセス記憶レジスタが存在するが、動作に関する構成がないものであり、単に２つのメモリバンクと２つのランダムアクセス記憶レジスタが存在する構成での技術的意義は説明されていない。
　したがって、請求項７に係る発明の目的、作用効果も不明瞭である。
　
Ｄ、請求項１９に関して
　補正後の請求項１３はもとの請求項１８において［ＮＡＮＤ構造化されたメモリセルのアレイ」を「それぞれ交互にインターリーブされた複数のワード線および各コンプリメンタリビット線対に接続されたＮＡＮＤ構造化されたメモリセル対の第１および第２のバンク」に、「こと」を「ステップ」に補正し、さらに、もとのｂ）とｃ）の間に「ｃ）第１の記憶レジスタに第１のデータワードを記憶するステップと」を挿入し、もとのｃ）〜ｅ）をｄ）〜ｆ）とし、最後に「ｇ）第２の記憶レジスタに第２のデータワードを記憶するステップと」を追加したものである。
　そして、補正後の請求項１４は補正後の請求項１３を引用するものである。
　したがって、請求項１８を引用している請求項１９は補正後の請求項１４に相当する。
　
　補正後の請求項１４をみても尚かつ請求項１９のステップが請求項１８の各ステップからなる時間列のどこに更に備えられるのか不明瞭であり、そして、その際に「ＮＡＮＤ構造化されたメモリセルのバンクの１つから第３のデータワードをアクセスする」の「バンクの１つ」がどれか不明瞭である。
　
Ｅ、請求項１４について
　補正後の請求項９はもとの請求項１４において、「ＮＡＮＤ構造化されたメモリセルのアレイ」を「それぞれ交互にインターリーブされた複数のワード線および各コンプリメンタリビット線対に接続されたＮＡＮＤ構造化されたメモリセル対のアレイ」に、「こと」を「ステップ」に補正したものである。
　
　補正後の請求項９の構成は、「それぞれ交互にインターリーブされた複数のワード線および各コンプリメンタリビット線対に接続されたＮＡＮＤ構造化されたメモリセル対のアレイ」のメモリセル内の第１および第２のデータビットをアクセスするのに、先ずメモリセルから複数のデータビットを記憶レジスタに順次転送して全て記憶させた後に、該記憶させた複数のデータビットのなからカウンタを用いて順次前記第１および第２のデータビットをアクセスするものである。そして、アクセス後、再び前記複数のデータビットをメモリセルに戻すものである。
　このように、アクセスされたメモリセルからの出力を順次得るのではなく、メモリセルをアクセスして一旦記憶レジスタに転送した後に記憶レジスタを順次アクセスして出力を得ることが（何に対し、何故、どのように高速なのか）高速アクセスとなる理由が不明瞭である。
　また、補正にて、メモリセルに対するビット線ワード線の構造を特定しているが、この構成が高速アクセスに対してどのような技術的意味をもつのか説明がない。
　
５．したがって、本願は、特許法第３６条第４項、第６項に規定する要件を満たしていない。
　
II.特許法第２９条第２項について
１．手続の経緯・本願発明
本願は、１９９５年１１月３０日（パリ条約による優先権主張１９９４年１２月１日、米国）を国際出願日とする出願であって、平成１３年１０月１日付けの手続補正書によって補正された明細書および図面の記載からみて、その請求項１に係る発明は、特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　
「ａ）クロック信号を受けるためのクロックノードと、
ｂ）このクロックノードに接続されて、アドレス信号、データ信号、および制御信号を前記クロック信号に同期してメモリ素子に保持するための複数のラッチと、
ｃ）前記クロックノードおよびメモリ素子の出力ノードに接続され、制御信号に応答して、およびクロック信号に同期して出力信号を出力ノードに保持するためのデータラッチと、
ｄ）複数のワード線と、
ｅ）それら複数のワード線に接続され、制御信号とアドレス信号に応答して前記複数のワード線を順次起動するワード線起動回路と、
ｆ）それぞれ交互にインターリーブされた複数のワード線および各コンプリメンタリビット線に接続されるＮＡＮＤ構造化された一対のメモリセルと、
ｇ）前記ビット線に接続されるセンスアンプと、
ｈ）このセンスアンプおよび前記データラッチに接続される複数のランダム・アクセス記憶レジスタと
を備えた集積回路メモリ素子」（以下、「本願発明」という）
　
２．引用刊行物記載の発明
　これに対し、当審の拒絶の理由に引用された、本願の優先権主張の日前である平成６年２月２５日に頒布された特開平６−５２６７８号公報（以下、「引用刊行物１」という）には、次の事項が記載されている。
　
（１）「【０００２】
 【従来技術】近年、ダイナミック型ＲＡＭ（ＤＲＡＭ）の一つとして、複数のメモリセルを直列接続したメモリセルユニット（ＮＡＮＤ型メモリセルユニット）を構成し、これをアレイ化した方式が開発されている。このセルアレイ方式は、ビット線とメモリセルとのコンタクトが少なくなるため、セル面積が小さくなるという利点を有する。（中略）
【０００５】本発明は、上記事情を考慮してなされたもので、その目的とするところは、読出し，再書込みのための時間を見かけ上なくすことができ、データアクセス時間の短縮化をはかり得る半導体記憶装置を提供することにある。」（第２頁左欄第３０行〜同頁右欄第７行）
（２）「【００１７】図１は、本発明の一実施例に係わる半導体記憶装置の基本構成を示すブロック図である。この装置は、ＮＡＮＤ構造のダイナミックメモリセルユニットをアレイ化したものであり、図中１０はメモリセル部、２０はセンスアンプ部、３０はレジスタバッファ、４０はレジスタ群を示している。
【００１８】各部の具体構成を、図２〜図５に示す。図２はメモリセル部１０、図３はセンスアンプ部２０，図４はレジスタバッファ３０，図５はレジスタ群４０の具体構成を示している。」（第３頁左欄第３行から同欄第１２行）
（３）「【００２０】レジスタ群４０は、図５に示すようにメモリセルユニット内のセル数４の２倍（Ａ，Ｂ）の８個のレジスタからなる。即ち、１個のメモリセルユニット内のセル数と等しい４個のレジスタからなる２つのレジスタ群Ａ，Ｂがそれぞれ用意されている。そして、これらのレジスタ群Ａ，Ｂはレジスタバッファ３０を介してＧＢＬｎ，ＢＧＢＬｎと接続されている。（中略）
【００２３】このように本実施例によれば、メモリセルユニットのデータを一時格納するための手段として、１個のメモリセルユニットのセル数と同じビット数を有するレジスタ群を２個（Ａ，Ｂ）設け、これらを並列的に使用することにより、外部から見たときに従来無駄な時間となっていたレジスタ・メモリ間の読出し、再書込みを見かけ上なくすことができる。このため、データアクセスに要する時間を短縮することが可能となる。
【００２４】図６はレジスタ群Ａ，Ｂを複数のセルアレイで共有した場合の実施例である。レジスタ群Ａ，Ｂを複数のセルアレイで共有することにより、メモリセルアレイ毎にレジスタ群を設けた場合に比べて、レジスタ面積の増加を抑えることができる」（第３頁左欄第２４行〜同頁右欄第１５行）
　
（４）「 【００２５】図７は図１の回路を動作させるためのシステム構成を示すブロック図である。図中７０はメモリセルアレイ、７１はセンスアンプ、７２はレジスタ、８１はロウデコーダ、８２はロウアドレスバッファ、８３はロウコントロール回路、８４はワードラインコントロール回路、８５はデータトランスファコントロール回路、９１はカラムデコーダ、９２はカラムアドレスバッファ、９３はカラムコントロール回路、９４はカラムカウンタ、９５はＩ／Ｏバッファコントロール回路、９６はＩ／Ｏバッファである。
【００２６】図８〜図１１は、図７のシステムを動作させた時の主要クロックの信号波形を示す図である。本実施例においては、内部の信号を外部クロックＣＫに同期して動作させている。外部信号は、ロウアドレスストローブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、レジスタブロックを選択するための信号／Ａ、／Ｂ、アドレスＡＤＤ、書込み許可信号／ＷＥより構成されている。なお、／Ｘは、Ｘの反転出力を示している。」（第３頁右欄第１６行〜同欄第３３行）
　
（５）「【００２７】図１２，１３は、ロウコントロール回路８３の具体的構成を示す図である。ロウアドレスの取り込みは、図１２（ａ）に示すように、／ＲＡＳが”Ｌ”と／Ａが”Ｌ”、例えばＡブロックを選択する場合、／ＷＥが”Ｈ”及びＣＫの立ち上がりで取り込まれる。このとき、アドレス取り込み信号／ＲＬＡＴＡが”Ｌ”のパルスが発生される。（中略）セルユニットとＡブロックレジスタの間のデータ転送が行われている間”Ｈ”となる。」（第３頁右欄第３４行〜第４頁左欄第４行）
　図１２（ｅ）のロウアドレス選択信号の図を参照すると、ロウアドレス選択信号ＲＳＬＣＴＡ（又はＲＳＬＣＴＢ）を出力する２つのＮＡＮＤ素子がたすき掛けされたＲＳ型のフリップフロップ回路が２つ記載されている。そして、上記２つのフリップフロップ回路の入力は図１２（ａ）（ｂ）に示されるアドレス取込み信号／ＲＬＡＴＡ（／ＲＬＡＴＢ）とリストア開始信号／ＲＲＳＴＡ（／ＲＲＳＴＡＢ）とのＡＮＤ論理がとられている。
　図１２（ａ）（ｂ）によると、アドレス取込み信号／ＲＬＡＴＡ（／ＲＬＡＴＢ）とリストア開始信号／ＲＲＳＴＡ（／ＲＲＳＴＡＢ）を発生する各パルス発生回路にはロウアドレスストローブ／ＲＡＳと書込み許可信号／ＷＥとレジスタブロックを選択するための信号／Ａ，／Ｂと外部クロックＣＫとが入力されている。
　
（６）「【００３１】図１５は、ロウアドレスバッファ８２の具体構成を示す図である。アドレスラッチ回路がアドレスの同一ビットに対して２個設けられており、レジスタ群Ａへデータを転送するときはＡのラッチに、レジスタ群Ｂへデータを転送するときはＢのラッチに、それぞれ／ＲＬＡＴＡ、／ＲＬＡＴＢでラッチされる。」（第４頁第２４行〜同頁第２９行）
　
（７）「【００３５】「図２１は、カラムコントロール回路９３の具体的構成を示す図である。（中略）カラムアドレスラッチ信号／ＣＬＡＴは図２１（ｂ）に示すように、／ＣＡＳ”Ｌ”，ＣＫの立ち上がりで”Ｌ”パルスを発生し、カラムアドレスバッファ９２でカラムアドレスをラッチする。」（第４頁右欄第５行〜１３行）
　図２１（ｄ）のカラム動作期間信号回路には信号／ＣＡＣＴＡ（／ＣＡＣＴＢ）を受けて信号／ＣＳＬＣＴＡ（／ＣＳＬＣＴＢ）を出力する２つのフリップフロップ回路が記載されており、図２１（ａ）を参照すると、前記信号／ＣＡＣＴＡおよび／ＣＡＣＴＢはカラムストローブ／ＣＡＳとレジスタブロックを選択するための信号／Ａ（／Ｂ）と外部クロック／ＣＫが入力されるパルス発生回路の出力である。（パルス発生回路の出力カラム動作開始信号のＣＡＣＢは／ＣＡＣＴＢの誤記と認められる。）
　
（８）「【００３８】図２４〜２６は、Ｉ／Ｏバッファコントロール回路の具体的構成を示す図である。図２４（ａ）に示す回路から、ＣＢＱ，ＱＬＴＣ，ＢＱＬＴＣ，ＢＱＢＬＫが得られる。図２４（ｂ）には、ＣＫＣ，ＣＥＱ，ＱＬＴＣ，ＢＱＢＬＫの関係を示している。／ＤＭＯＤＥ、／ＱＭＯＤＥは、図２５（ａ）に示すように、それぞれカラムアドレスの入力したときのアクセスが書込みのモードか、読出しのモードかを定義するための信号で、／ＤＭＯＤＥは／ＣＡＳ，／ＷＥが“Ｌ”でＣＫの立ち上がりで“Ｌ”パルスを発生、／ＱＭＯＤＥは／ＣＡＳ“Ｌ”，／ＷＥ“Ｈ”でＣＫの立ち上がりで“Ｌ”パルスを発生する。」（第４頁右欄第３９行〜同欄末行）
　図２５（ｂ）には、信号／ＤＭＯＤＥと信号／ＱＭＯＤＥが入力される２つのフリップフロップ回路が記載されている。
　上記信号／ＤＭＯＤＥ、／ＱＭＯＤＥは図２５（ａ）を参照すると、カラムストローブ／ＣＡＳと書込み許可信号／ＷＥと外部クロックＣＫを受けるパルス発生回路によって発生されている。
　
（９）「【００３９】図２５（ｂ）に示すように、ＣＫＤはデータ入力用クロックであり、ＣＫの立ち上がりでデータを取り込み、次の立ち下がりでレジスタに書込むようになっている。ＣＫＱはデータ出力のための転送クロックである。ＣＫＯＵＴは、データ出力のための出力バッファを制御するクロックでＣＫＯＵＴの立ち下がりでデータを出力し、ＣＫの立ち上がりで出力したデータを外部のＣＰＵが受けとれるように、出力幅を設定している。図２５（ｃ）には、ＣＫＱ，ＣＫＯＵＴと図２５（ｂ）の回路の途中の出力波形を示している。
【００４０】図２６（ａ）に示すようにＣＫＤからＢＷＬＴＣ，ＣＫＩＮが得られ、図２６（ｂ）に示すようにＢＷＬＴＣからＷＬＴＤ，ＢＷＬＴＤが得られる。これらの信号波形を、図２６（ｃ）に示す。
【００４１】図２７は、Ｉ／Ｏバッファ９６の具体的構成を示す図である。読出しは、ＢＤＱ，ＤＱに出力されたデータをＱＬＴＣ”Ｈ”でラッチし、ＣＫＯＵＴが”Ｌ”になって出力される。ＣＫＯＵＴが”Ｌ”になっている間に、ＣＫが立ち上がると次のデータがＤＱ、ＢＤＱにデータが出力されて次の出力準備に入るようになっている。」（第５頁左欄第１行〜第５頁左欄第２１行）
　図２７を参照すると、Ｉ／Ｏバッファ９６のＩ／Ｏからのデータを入力する入力部は信号ＢＷＬＴＣを受けてＩ／Ｏからデータを受け入れる入力トランジスタ段、信号ＢＷＬＴＤ，ＷＬＴＤを受けて、入力されたデータを次段のインバータ２段からなる正帰還ループによる保持回路に入力されたデータを送ると共に入力トランジスタ段側に正帰還する回路部および信号ＣＫＩＮを受けて前記保持回路に保持されているデータを線ＤＱ，ＢＤＱに伝送する段からなっている。
　したがって、Ｉ／Ｏバッファコントロール回路９５の図２５（ａ）、（ｂ）、図２６の回路及び上記入力部はデータ信号を外部クロックＣＫに同期して半導体記憶装置に保持するためのラッチを形成している。
　信号ＱＬＴＣは図２４を参照すると、外部クロックＣＫがゲートを通過した信号ＣＫＱの立ち上がり前縁をτｉだけ遅らせた信号である。
　信号ＣＫＯＵＴは図２５（ｃ）を参照すると、上記信号ＣＫＱの立ち上がり前縁をτｆだけ遅延した信号である。
　したがって、Ｉ／Ｏバッファコントロール回路９５の図２５、図２４の回路及びＩ／Ｏバッファ９６のデータ出力のための出力バッファは外部クロック入力端および半導体記憶装置の出力端に接続され、書込み許可信号／ＷＥおよびカラムアドレスストローブ／ＣＡＳに応答して、および外部クロックＣＫに同期して出力信号を出力端に保持するためのラッチを形成している。
　
（１０）「【００３０】図１４は、ワードラインコントロール回路１４の具体構成を示す図である。（中略）カウンタを動かすクロックＣＫＲは図１４（ｄ）に示すように、外部クロックＣＫを／ＣＫＲＢＥＧから／ＣＫＲＥＮＤで定義される間だけ分周（この実施例では２分周してあるが、何分周しても構わない）して作られる。ＷＬの制御をカウンタの出力を用いることによって、ＣＫのみで容易に制御することが可能となる。」（第４頁第１０行〜２３行）
　図１３によると、図１４（ａ）の入力信号ＲＥＡＤは、信号／ＲＬＡＴＡ（または／ＲＬＡＴＢ）が”Ｌ”になると”Ｈ”になるものであり、図１４（ａ）の入力信号ＲＥＳＴＲは信号／ＲＲＳＴＡ，（または／ＲＲＳＴＢ）が”Ｌ”になると、”Ｈ”になるものである。
　図１２（ａ），（ｂ）に示されるように、信号／ＲＬＡＴＡ（または／ＲＬＡＴＢ）、信号／ＲＲＳＴＡ，（または／ＲＲＳＴＢ）は書込み許可信号／ＷＥ、ロウアドレスストローブ／ＲＡＳ、レジスタブロックを選択するための信号／Ａ，／Ｂ及び外部クロックＣＫに応答するものである。
　したがって、信号ＲＥＡＤ、ＲＥＳＴＲは、書込み許可信号／ＷＥ、ロウアドレスストローブ／ＲＡＳ、及び外部クロックＣＫに応答するものである。
　
（１１）「【００３３】図１６は、Ｒ／Ｄ８１の具体的構成を示す図である。アドレス信号によってデコードされたセルユニットに対し、ＷＬＤＲ０〜３によってＷＬｎ０〜３を制御している。」（第４頁左欄第３８行〜４１行）
　図１６によると、ロウアドレス信号とワードラインコントロール回路１４からの信号ＷＬＤＲ０〜３によってワードラインＷＬｎ０〜３上の信号を制御している。
　
　したがって、引用刊行物には、
「ａ’）外部クロックＣＫを入力する端子と、
ｂ’−１）前記ロウコントロール回路８３内の書込み許可信号／ＷＥ、ロウアドレスストローブ／ＲＡＳ、レジスタブロックを選択するための信号／Ａ，／Ｂおよび外部クロックＣＫを入力し、アドレス取込み信号／ＲＬＡＴＡ,／ＲＬＡＴＢを出力とするパルス発生回路と、前記信号／ＲＬＡＴＡ,／ＲＬＡＴＢを受けてロウアドレスをラッチするロウアドレスバッファ８２内のアドレスラッチ回路と、カラムコントロール回路９３内のカラムアドレスストローブ／ＣＡＳと外部クロックＣＫを入力とし、カラムアドレスラッチ信号／ＣＬＡＴを発生するパルス発生回路と、前記信号／ＣＬＡＴを受けてカラムアドレスをラッチするカラムアドレスバッファ９２とからなる回路と、
ｂ’−２）Ｉ／Ｏバッファコントロール回路９５に接続され、外部クロックＣＫの立ち上がりでデータを取り込み、次の立ち下がりでレジスタに書込むようになっているＩ／Ｏバッファ９６の入力回路部であって、上記Ｉ／Ｏバッファコントロール回路９５からの信号ＢＷＬＴＣ、ＢＷＬＴＤ、ＷＬＴＤおよびＣＫＩＮを受けて、Ｉ／Ｏからデータを受け入れる入力トランジスタ段と入力されたデータを次段のインバータ２段からなる正帰還ループによる保持回路に送ると共に入力トランジスタ段側に正帰還する回路部と前記保持回路に保持されているデータをレジスタに伝送する段からなっているＩ／Ｏバッファ９６内の入力回路部と、
ｂ’−３）前記ロウコントロール回路８３内の回路であって、書込み許可信号／ＷＥ、ロウアドレスストローブ／ＲＡＳ、レジスタブロックを選択するための信号／Ａ，／Ｂ、および外部クロックＣＫを受けてアドレス取込み信号／ＲＬＡＴＡ，／ＲＬＡＴＡＢを発生するパルス発生回路と書込み許可信号／ＷＥ、ロウアドレスストローブ／ＲＡＳ、レジスタブロックを選択するための信号／Ａ，／Ｂおよび外部クロックＣＫを受けてリストア開始信号／ＲＲＳＴＡ，／ＲＲＳＴＢを発生するパルス発生回路と前記両パルス発生回路からの信号／ＲＬＡＴＡ，／ＲＬＡＴＡＢ，／ＲＲＳＴＡ，／ＲＲＳＴＢを受けてロウアドレス選択信号ＲＳＬＣＴＡ，ＲＳＬＣＴＢを発生するフリップフロップを備える回路とからなる回路（以下、第１の保持回路という）と、
　カラムコントロール回路９３内の回路であって、カラムアドレスストローブ／ＣＡＳ、レジスタブロックを選択するための信号／Ａ，／Ｂ、および外部クロックＣＫを受けてカラム動作開始信号／ＣＡＣＴＡ，ＣＡＣＢ（／ＣＡＣＴＢの誤記と認められる）を発生するパルス発生回路および前記カラム動作開始信号を受けて信号ＣＳＬＣＴＡ、ＣＳＬＣＴＢを出力する２つのフリップフロップを備えたカラム動作期間信号回路とからなる回路（以下、第２の保持回路という）と、
　前記ロウコントロール回路８３内の回路であって、ロウアドレスストローブ／ＲＡＳおよび外部クロックを受けてＣＫＲの始まり信号／ＣＫＲＢＥＱを発生するパルス発生回路およびワードラインコントロール回路８４内の回路であって、前記ＣＫＲの始まり信号／ＣＫＲＢＥＧを受けるワードラインコントロール回路８４内のフリップフロップ回路とからなる回路（以下、第３の保持回路という）と、
　前記Ｉ／Ｏバッファコントロール回路９５内の回路であって、カラムアドレスストローブ／ＣＡＳ、書込み許可信号／ＷＥおよび外部クロックＣＫを受け、／ＤＭＯＤＥ，／ＱＭＯＤＥ信号を発生するパルス発生回路および前記／ＤＭＯＤＥ、／ＱＭＯＤＥパルスを受ける２つのフリップフロップ回路とからなる回路（以下、第４の保持回路という）と、
ｃ’）前記Ｉ／Ｏバッファ９６のデータ出力のための出力バッファであって、データを前記Ｉ／Ｏバッファコントロール回路９５からのＱＬＴＣ”Ｈ”でラッチし、ＣＫＯＵＴの立ち下がりで出力し、ＣＫの立ち上がりで出力したデータを外部のＣＰＵが受け取れるようにされた出力端Ｉ／Ｏに接続された出力バッファと、
ｄ’）複数のワードラインＷＬと、
ｅ’）ロウアドレスバッファと前記複数のワードラインＷＬに接続されたＲ／Ｄ回路８１とワードラインコントロール回路８４とからなり、前記複数のワードラインＷＬを駆動する回路と、
ｆ’）複数のワード線及びビット線ＢＬｎ，ＢＢＬｎにそれぞれ接続されるＮＡＮＤ型メモリセルユニットからなるＭ／Ｃアレイ７０と、
ｇ’）前記ビット線に接続されるセンスアンプＳ／Ａ７１と、
ｈ’）前記センスアンプＳ／Ａ７１および前記出力バッファに接続されるレジスタ７２と
　を備えた半導体記憶装置」（以下、「引用発明」という）が記載されているものと認められる。
　
３．対比
３−ａ）上記引用発明における外部クロックＣＫはクロック信号であり、そして半導体記憶装置は外部クロックＣＫを外部から受けるための端子を備えているものと認められるから、本願発明と同様にクロックノードを備えているものと認められる。
　そして、上記（４）に記載されているように、引用発明の内部の信号は外部クロックＣＫに同期しているものである。
３−ｂ）引用発明の書込み許可信号／ＷＥ、レジスタブロックを選択するための信号／Ａ，／Ｂ、カラムアドレスストローブ／ＣＡＳ、ロウアドレスストローブ／ＲＡＳはそれぞれ制御信号である。
　引用発明の半導体記憶装置は集積回路メモリデバイスである。
　本願発明の「メモリ素子」もメモリデバイスである。
３−ｂ−１）引用発明の前記ロウアドレスコントロール回路８３内のアドレス取込み信号／ＲＬＡＴＡ,／ＲＬＡＴＢを出力するパルス発生回路および前記カラムコントロール回路９３内のカラムアドレス信号／ＣＬＡＴを出力するパルス発生回路は外部クロックＣＫを受けている。そして図８，１０に示されるように外部クロックＣＫと同期をとっている。
　したがって、引用発明のｂ’−１）の回路は、外部クロックＣＫの入力端に接続され、外部クロックＣＫに同期してアドレス信号を半導体装置に保持するためのラッチを構成している。
３−ｂ−２）引用発明の上記入力回路部はその回路構成からラッチを構成している。
　したがって、引用発明のｂ’−２）の回路は、外部クロックＣＫの入力端に接続され、外部クロックＣＫに同期してデータを半導体装置に保持するためのラッチを構成している。
３−ｂ−３）引用発明の第１の保持回路は、図８，１０に見られるように、ロウアドレスストローブ／ＲＡＳが発生しているときにレジスタを選択する信号／Ａ（または／Ｂ）を外部クロックＣＫに同期してラッチしたものと認められる。
　引用発明の第２の保持回路は、図１１に見られるように、外部クロックＣＫの入力端に接続され、カラムアドレスストローブ／ＣＡＳが発生しているときにレジスタブロックを選択するための信号／Ａ，／Ｂを外部クロックＣＫに同期してラッチしたものと認められる。
　引用発明の第３の保持回路は、図１０に見られるように、外部クロックＣＫの入力端に接続され、ロウアドレスストローブ／ＲＡＳを外部クロックＣＫに同期してラッチしたものと認められる。
　上記第４の保持回路は、外部クロックＣＫの入力端に接続され、カラムアドレスストローブ／ＣＡＳが発生しているときに制御信号である書込み許可信号／ＷＥとその反転信号とを外部クロックに同期してラッチしているものである。
　
　したがって、引用発明においても、外部クロックＣＫに同期して半導体装置内の複数のラッチが動作し、アドレス信号、データ信号、および制御信号を半導体装置に保持している点においては本願発明と一致している。
　
３−ｃ）図２７に示されるように、Ｉ／ＯバッファはＤＱ，ＢＤＱ上のデータを信号ＱＬＴＣで保持するためのたすき掛け接続されたトランジスタによる保持回路と信号ＣＫＯＵＴで前記保持されたデータを入力するたすき掛け接続されたＮＡＮＤゲートによる保持回路が記載されている。
　そして、引用発明のＩ／Ｏバッファコントロール回路９５は外部クロックＣＫと書込み許可信号／ＷＥとカラムアドレスストローブ／ＣＡＳを受けて信号ＱＬＴＣ，ＣＫＯＵＴを作成するものである。
　したがって、引用発明のＩ／Ｏバッファコントロール回路９５内の外部クロックＣＫと書込み許可信号／ＷＥとカラムアドレスストローブ／ＣＡＳを受けて信号ＱＬＴＣ，ＣＫＯＵＴを作成する回路およびＩ／Ｏバッファ９６の出力部は、本願発明と同様に、外部クロックＣＫの入力端とデータ出力端に接続され、制御信号である書込み許可信号／ＷＥとカラムアドレスストローブ／ＣＡＳに応答して、および外部クロックＣＫに同期して出力信号をデータ出力端に保持するためのデータラッチを構成している。
　
３−ｄ）引用発明のワードラインはワード線であるので、引用発明は、本願発明と同様、複数のワード線を備えている。
　
３−ｅ）ワードラインコントロール回路の出力の上記ＷＬＤＲ０〜３は図１４を参照すると図１４（ｂ）のカウンタにより図８に見られるように外部クロックＣＫを利用して順次起動されているものである。
　したがって、引用発明は、本願発明と同様、複数のワード線ＷＬｎに接続され、制御信号である書込み許可信号／ＷＥ、ロウアドレスストローブ／ＲＡＳとアドレス信号であるロウアドレス信号に応答して、前記複数のワードラインを順次起動するワードラインコントロール回路８４及びＲ／Ｄ８１を備えている。
　
３−ｆ）引用発明のＮＡＮＤ型メモリセルユニットは本願発明のＮＡＮＤ構造化されたメモリセルに相当する。
　図３を参照すると、上記ビット線ＢＬｎとビット線ＲＢＬｎはセンスアンプ部のＳ／Ａの２つの相補入出力端にそれぞれに接続されているので１対の相補なビット線である。
　そして、１対のビット線のそれぞれにＮＡＮＤメモリセルユニットが接続されている。
　したがって、引用発明は、本願発明と同様に、複数のワードラインおよび相補ビット線に接続されるＮＡＮＤ構造化された１対のメモリセルを備えている。
　しかしながら、複数のワード線がそれぞれ交互にインタリーブされていない点で本願発明と相違する。
　
３−ｇ）図３を参照するとビット線ＢＬｎにはセンスアンプ部が接続されている。
 　したがって、引用発明は、本願発明と同様に、ビット線に接続されるセンスアンプを備えている。
　
３−ｈ）図３を参照すると、Ｓ／Ａの出力はＧＢＬゲートがオンのときレジスタバッファ３０に信号／ＧＢＬｎ、ＧＢＬｎとして伝送される。図３，図４，図５を参照すると、レジスタバッファ３０とレジスタ群４０とは信号Ｘ，Ｙで関連付けられ、そして、レジスタ群４０は信号ＤＱ0〜3と信号ＰＴＡ0〜3、ＰＴＢ0〜3と信号ＣＳＬＡｎ、ＣＳＬＢｎがとが関連している。
　一方、図７を参照するとレジスタ７２とＳ／Ａ７１との間には信号／ＧＢＬ、ＧＢＬがあり、そしてレジスタ７２とＩ／Ｏバッファ９６の間には信号ＤＱ、ＢＤＱがあり、そしてレジスタ７２とＣ／Ｄ９１の間には信号ＣＳＬＡｎ、ＣＳＬＢｎがあり、またレジスタ７２とデータトランスファコントロール回路８５との間には信号ＰＴＡ0〜3、ＰＴＢ0〜3がある。
　したがって、レジスタバッファ３０と２つのレジスタ群４０は図７のレジスタ７２の内部構成であると認められる。
　そして上記（３）及び図５によると２つのレジスタ群４０はそれぞれ１個のメモリセルユニット内のセル数と等しい４個のレジスタからなり、４個の各レジスタは信号ＰＴＡ0〜3、ＰＴＢ0〜3、信号ＣＳＬＡn、ＣＳＬＢnによって選択されるものであるので、ランダムアクセス構造である。
　本願請発明の「複数のランダム・アクセス記憶レジスタ」の解釈については、上記特許法第３６条第４項及び第６項についてで述べたように、１，２の解釈があるが、１の解釈には、引用発明のレジスタ群Ａ、レジスタ群Ｂが対応し、２の解釈には、各レジスタ群内の４個のレジスタが対応する。
　したがって、引用発明は、本願発明と同様に、センスアンプＳ／ＡおよびＩ／Ｏバッファのラッチに接続される複数のランダムアクセス構造のレジスタを備えている。
　
　以上のことから、引用発明と本願発明とは次の点で相違し、その余は一致する。
相違点１：上記３−ｆにおいて、本願発明ではワード線がそれぞれ交互にインタリーブされているの対して引用発明ではインタリーブされていない点
　
４．当審の判断
相異点１について：
　本願明細書に添付された図ＦＩＧ．１には、センスアンプ１５４の折り返された相補ビット線ＢＬ，／ＢＬにはそれぞれＮＡＮＤ構造化されたメモリセルが接続されており、それぞれのメモリセルへのワード線がそれぞれ交互にインタリーブされた配置が記載されている。
　本願発明の「それぞれ交互にインタリーブされた複数のワード線」は上記ＦＩＧ．１のワード線の配置を言うものと認められる。
　なお、この配置について、本願明細書の発明の詳細な説明を見てもその技術的意義は説明されていない。
　
　しかしながら、センスアンプ１５４の相補ビット線ＢＬ，／ＢＬを折り返し、該折り返された相補ビット線それぞれに接続された複数のメモリセルへのワード線をそれぞれ交互にインタリーブする配置構成は、拒絶理由において指摘しているように、慣用手段にすぎない。
　そして、ＮＡＮＤ構造化されたメモリセルによるメモリデバイスに適用することを妨げる格別の要因も認められない。
　したがって、ＮＡＮＤ構造化されたメモリセルを用いたメモリ素子においても、センスアンプ１５４の相補ビット線ＢＬ，／ＢＬを折り返し、該折り返された相補ビット線それぞれに接続されたＮＡＮＤ構造化されたメモリセルへのワード線をそれぞれ交互にインタリーブする配置を採用することは当業者が容易になしえることができたものと認める。
　
５．したがって、本願発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　
III．むすび
　したがって、本願発明は、特許法第３６条第４項または第６項または特許法第２９条第２項の規定により特許を受けることができない。