【事件の表示】
　特願２０１３−　３６５３７「半導体装置」拒絶査定不服審判事件〔平成２５年　５月２３日出願公開、特開２０１３−１０１７０４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２１年８月１０日（優先権主張平成２０年９月１２日）を国際出願日とする特願２０１０−５２８６９３号（以下、「原出願」という。）の一部を、平成２５年２月２７日に新たに特許出願したものであって、平成２５年１１月６日付けで拒絶の理由が通知され、平成２６年１月１０日付けで手続補正されたが、同年２月４日付けで拒絶査定がなされ、それに対して同年５月９日に拒絶査定不服の審判請求がなされ、同時に手続補正がされたものである。
　　
第２　平成２６年５月９日付けの手続補正の補正却下の決定
［補正却下の決定の結論］
　平成２６年５月９日付けの手続補正（以下、「本件補正」という。）を却下する。
　　
［理由］
（１）補正の内容
　本件補正は特許請求の範囲についてする補正であり、
　補正前の
「【請求項１】
　外部に対してアクセス要求を発行するリクエスト送信回路と、前記リクエスト送信回路から発行したアクセス要求に対する応答を外部から受け取るレスポンス受信回路と、を有する第１の半導体装置であって、
　前記第１の半導体装置には、複数の第２の半導体装置が接続可能であり、
　前記第１の半導体装置は、前記複数の第２の半導体装置との接続が確認された順番に基づいた接続情報と、前記複数の第２の半導体装置の中で、どの第２の半導体装置が最後に接続確認されたかを示す情報とを有することを特徴とする半導体装置。
【請求項２】
　請求項１において、
　前記第１の半導体装置は、コネクションレジスタを有し、
　前記接続情報と、どの第２の半導体装置が最後に接続確認されたかを示す前記情報とは、前記コネクションレジスタに記憶されることを特徴とする半導体装置。」、
「【請求項４】
　請求項１から３のいずれか１つにおいて、
　前記第１の半導体装置は、情報処理装置であり、
　前記複数の第２の半導体装置のそれぞれは、メモリ装置であり、
　前記接続情報は、前記第２の半導体装置が前記第１の半導体装置に接続されたことが確認された場合に更新されることを特徴とする半導体装置。」を、それぞれ、
　
「【請求項１】
　外部に対してアクセス要求を発行するリクエスト送信回路と、前記リクエスト送信回路から発行したアクセス要求に対する応答を外部から受け取るレスポンス受信回路と、を有する第１の半導体装置であって、
　前記第１の半導体装置には、複数の第２の半導体装置が接続可能であり、
　前記第１の半導体装置は、
　前記複数の第２の半導体装置との接続が確認された順番に基づいた接続情報と、
　前記複数の第２の半導体装置の中で、どの第２の半導体装置が最後に接続確認されたかを示す情報と、
　
前記第１の半導体装置および前記複数の第２の半導体装置の各々が、マスターあるいはスレーブであることを示すマスターフラグと、
　前記複数の第２の半導体装置の各々に対して、マスターとなる半導体装置の識別情報と、
　を有することを特徴とする半導体装置。
【請求項２】
　請求項１において、
　前記第１の半導体装置は、コネクションレジスタ
と、レイテンシドメインレジスタと、
　前記接続情報と、どの第２の半導体装置が最後に接続確認されたかを示す前記情報とは、前記コネクションレジスタに記憶され
、
　前記マスターフラグと前記識別情報は、前記レイテンシドメインレジスタへ記憶され
「【請求項４】
　請求項１から３のいずれか１つにおいて、
　前記第１の半導体装置は、情報処理装置であり、
　前記複数の第２の半導体装置のそれぞれは、メモリ装置であり、
　
前記第１の半導体装置は、
　前記メモリ装置の各々の最大応答時間を有し、
　前記最大応答時間は、レイテンシレジスタに記憶され、
　前記接続情報
と、前記マスターフラグと、前記識別情報と、前記最大応答時間
　及び、
　補正前の
「【請求項７】
　外部に対してアクセス要求を発行するリクエスト送信回路と、前記リクエスト送信回路から発行したアクセス要求に対する応答を外部から受け取るレスポンス受信回路と、を有する第１の半導体装置であって、第２の半導体装置との接続状態を確認するための接続確認信号を有することを特徴とする半導体装置。
【請求項８】
　請求項７において、
　前記第２の半導体装置は、コントローラ回路チップをさらに有し、
　前記接続確認信号は、前記コントローラ回路チップと、前記第１の半導体装置とを接続する信号であることを特徴とする半導体装置。」を、
　
「【請求項７】
　外部に対してアクセス要求を発行するリクエスト送信回路と、前記リクエスト送信回路から発行したアクセス要求に対する応答を外部から受け取るレスポンス受信回路と、を有する第１の半導体装置であって、
　
第２の半導体装置は、着脱可能な半導体装置であって、
　前記第１の半導体装置は、
　前記第１の半導体装置および前記第２の半導体装置が、マスターあるいはスレーブであることを示すマスターフラグと、
　前記第２の半導体装置に対して、マスターとなる半導体装置の識別情報と、を有し、
　さらに、前記第２の半導体装置との接続確認信号を備え、前記接続確認信号が開放状態の場合、前記第１の半導体装置は、前記第２の半導体装置が取り外されたことを確認でき、
　前記接続確認信号が接続状態の場合、前記第１の半導体装置は、前記第２の半導体装置が装着されたことを確認できる
【請求項８】
　請求項７において、
　
前記第１の半導体装置は、レイテンシドメインレジスタを有し、
　前記マスターフラグと前記識別情報は、前記レイテンシドメインレジスタへ記憶され、
　前記第１の半導体装置は、
　前記マスターフラグと、前記識別情報を、前記接続確認信号により、前記第２の半導体装置が前記第１の半導体装置に接続されたことを確認した場合に更新する
　　
（２）補正の可否の検討
　上記補正は、請求項７について補正前の請求項７の「第１の半導体装置であって、第２の半導体装置との接続状態を確認するための接続確認信号を有する」を「前記第１の半導体装置は、」「さらに、前記第２の半導体装置との接続確認信号を備え、前記接続確認信号が開放状態の場合、前記第１の半導体装置は、前記第２の半導体装置が取り外されたことを確認でき、前記接続確認信号が接続状態の場合、前記第１の半導体装置は、前記第２の半導体装置が装着されたことを確認できる」とする補正を含んでおり、この補正は、補正前の請求項７に記載されている発明特定事項である「前記第２の半導体装置との接続確認信号」を限定するものといえる。
　しかしながら、上記補正は、ア．請求項１、請求項７について補正前の請求項１、請求項７に上位概念としての発明特定事項が存在しない、第１の半導体装置は、「前記第１の半導体装置および前記複数の第２の半導体装置の各々が、マスターあるいはスレーブであることを示すマスターフラグと、前記複数の第２の半導体装置の各々に対して、マスターとなる半導体装置の識別情報」を有するという発明特定事項を追加する補正を含み、イ．請求項２、請求項８について補正前の請求項２、請求項８に上位概念としての発明特定事項が存在しない、第１の半導体装置は、「レイテンシドメインレジスタを有し、」「前記マスターフラグと前記識別情報は、前記レイテンシドメインレジスタへ記憶される」という発明特定事項を追加する補正を含み、
　ウ．請求項４について補正前の請求項４に上位概念としての発明特定事項が存在しない、第１の半導体装置は、「前記メモリ装置の各々の最大応答時間を有し、前記最大応答時間は、レイテンシレジスタに記憶され、前記接続情報と、前記マスターフラグと、前記識別情報と、前記最大応答時間は、前記第２の半導体装置が前記第１の半導体装置に接続されたことが確認された場合に更新される」という発明特定事項を追加する補正を含み、エ．さらに、補正後の請求項８は、補正前の請求項８に存在した「前記第２の半導体装置は、コントローラ回路チップをさらに有し、前記接続確認信号は、前記コントローラ回路チップと、前記第１の半導体装置とを接続する信号である」という発明特定事項を削除する補正事項を含むものである。
　上記ア．〜エ．の補正事項は、いずれも特許法第１７条の２第５項第２号に規定する特許請求の範囲の減縮には該当しない。
　上記補正事項は、同条同項第４号に規定する明りょうでない記載の釈明にも該当しない。
　さらに、上記補正事項は、同条同項１号、３号のいずれに規定する補正目的にも該当しない。
　
　したがって、本件補正は、第１７条の２第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明
　本件補正は、上記のとおり却下する。
　したがって、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２６年１月１０日付けの手続補正書により補正された特許請求の範囲の請求項１に記載された事項により特定される、以下のものである。
「【請求項１】
　外部に対してアクセス要求を発行するリクエスト送信回路と、前記リクエスト送信回路から発行したアクセス要求に対する応答を外部から受け取るレスポンス受信回路と、を有する第１の半導体装置であって、
　前記第１の半導体装置には、複数の第２の半導体装置が接続可能であり、
　前記第１の半導体装置は、前記複数の第２の半導体装置との接続が確認された順番に基づいた接続情報と、前記複数の第２の半導体装置の中で、どの第２の半導体装置が最後に接続確認されたかを示す情報とを有することを特徴とする半導体装置。」
　
第４　引用例、引用発明
（１）原査定の拒絶の理由に引用された特開２００７−３１０４３０号公報（以下、「引用例１」という。）には、図面と共に次の記載がある。
（ア）「【００１４】
　そこで本発明の目的の一つは、情報処理装置とメモリ間および、メモリとメモリ間の信号配線数を低下させ、高速且つ低コストで、メモリ容量の拡張性を確保できる使い勝手の良い情報システム装置を提供することである。
【課題を解決するための手段】
【００１５】
　本発明の代表的な手段を示せば以下の通りである。情報処理装置と、ダイナミックランダムアクセスメモリと、NOR型フラッシュメモリと、NAND型フラッシュメモリと、直列に接続し、一つの封止体に実装し、封止体に半導体チップとの配線を行うための電極と、封止体と封止体外部との接続を行うための電極を設ける。
【００１６】
　この際に、情報処理装置から各メモリダイナミックランダムアクセスメモリ、NOR型フラッシュメモリ、NAND型フラッシュメモリへの読み出し要求に要求先の認識情報を含み、さらに、データの読み出しには、転送元の認識情報を含むと良い。
【００１７】
　情報処理装置への各メモリ間のデータ読み出し順序は、読み出した回数に応じて動的に決められることが良い。さらに、読み出し回数は、プログラムできることが良い。
【００１８】
　電源投入後は、情報処理装置が、直列に接続している各々のメモリへ識別情報を決定する制御を行うと良い。
【００１９】
　メモリへ入力した読み出し要求の時間順序には関係なく、遅い読み出しデータを待たずに、早い読み出しデータを送信できる制御にすると良い。
【００２０】
　各メモリの読み出し要求を受け付ける回路と、読み出したデータを送信する回路の動作は独立に行える制御にすると良い。
【００２１】
　書込み動作と読み出し動作を独立に行える制御にすると良い。
・・・中略・・・
【発明の効果】
【００２４】
　高速且つ低コストで、メモリ容量の拡張性を確保できる使い勝手の良い情報処理システム装置を実現できる。」（段落【００１４】〜【００２４】）
　　
（イ）「【００２５】
　以下、本発明の実施の形態例につき添付図面を参照しながら詳細に説明する。実施の形態例において各ブロックを構成する回路素子は、特に制限されないが、公知のCMOS（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。
【実施例１】
【００２６】
　図１は本発明を適用した第１の実施の形態例である情報処理装置CPU_CHIPとメモリモジュールMEMとから構成される情報処理システムを示したものである。以下におのおのについ説明する。
【００２７】
　情報処理装置CPU_CHIPは、情報処理回路CPU0、CPU1、CPU2、CPU3とメモリ制御回路CONから構成されている。メモリ制御回路CONは、リクエストキューRqQ、レスポンスキューRsQ、ブートデバイスIDレジスタBotID、最端デバイスIDレジスタEndIDを含む。CPU0、CPU1、CPU2、CPU3では、メモリ制御回路CONを通じて、メモリモジュールMEM0より、OSやアプリケーションプログラムおよびアプリケーションプログラムにて処理を行うデータを読みだし実行する。
【００２８】
　リクエストキューRqQは、メモリモジュールMEM0へ出力するためのCPU0、CPU1、CPU2およびCPU3で実行しているアプリケーションプログラムの結果などを格納する。レスポンスキューRsQは、CPU0、CPU1、CPU2およびCPU3へ出力するためのメモリモジュールMEM0から読み出したアプリケーションプログラムなどを格納する。
【００２９】
　メモリモジュールMEM0は、メモリチップM0、M1、M2から構成される。また、情報処理装置CPU_CHIPとメモリチップM0、M1、M2は直列に接続されている。メモリチップM0は揮発性メモリであり、メモリチップM1およびM2は不揮発性メモリである。代表的な揮発性メモリには、メモリアレイにダイナミックランダムアクセスメモリセルを用いたDRAM及び疑似スタティックランダムアクセスメモリPSRAM、スタティックランダムアクセスメモリセルを用いたSRAM等があり、本発明には全ての揮発性メモリセルを利用することができる。本実施例ではメモリアレイにダイナミックランダムアクセスメモリセルを用いた例を説明する。
【００３０】
　不揮発性メモリにはROM(リードオンリーメモリ)、EEPROM(エレクトリカリイレーサブルアンドプログラマブルROM)、フラッシュメモリ、相変化メモリ、マグネティック・ランダムアクセスメモリMRAM、抵抗スイッチング型ランダムアクセスメモリReRAM等を用いることができる。本実施の形態例ではフラッシュメモリを例に説明する。
【００３１】
　また、代表的なフラッシュメモリには、NOR型フラッシュメモリと、AND型フラッシュメモリと、NAND型フラッシュメモリと、ORNAND型フラッシュメモリがあり、本発明には全てのフラッシュメモリを利用することができる。本実施例では、NOR型フラッシュメモリとNAND型フラッシュメモリを例に説明する。
【００３２】
　特に限定しないが、メモリチップM0として用いられる典型的な揮発性メモリは、ダイナミックメモリセルを利用したダイナミックランダムアクセスメモリであり、読み出し時間が15ns程度で、約1Gbitの記憶容量を持っている。特に限定しないがメモリチップM０は情報処理装置CPU_CHIPにてアプリケーションプログラムを実行するための一時的なワークメモリとして利用される。
【００３３】
　特に限定しないが、メモリチップM１として用いられる典型的なフラッシュメモリは、NOR型フラッシュメモリセルを利用し、読み出し時間が80ns程度であり、約1Gbitの大きな記憶容量を持っている。特に限定しないが、メモリチップM１には情報処理装置CPU_CHIPにて実行するOS、ブートコード、ブートデバイスID値、最端デバイスID値およびアプリケーションプログラムなどが格納される。
【００３４】
　特に限定しないが、メモリチップM2として用いられる典型的なフラッシュメモリはNAND型フラッシュメモリセルを利用し、読み出し時間が２５μｓ程度であり、約４Gbit記憶容量を持っている。特に限定しないが、メモリチップM１には主に情報処理装置CPU_CHIPにて再生、録音および録画処理を行うために必要な音声データ、静止画像データや動画像データなどが格納される。」（段落【００２５】〜【００３４】）
　　
（ウ）「【００５４】
　次に、各メモリチップの信号接続の確認後に行われるブートデータの読み出し方法について説明する。
【００５５】
　情報処理装置CPU_CHIPは、ブートデバイスIDレジスタBotIDの値１を読み出し、リクエスト信号RqMux0を通じて、メモリチップM1のID値１、読みだし命令、転送データサイズおよびアドレスを多重化したリクエストReqBRD1をクロック信号RqCK0に同期させ、メモリチップM0へ転送する。メモリチップM0のID有効ビットがLowのため、メモリチップM0は、情報処理装置CPU_CHIPからのリクエストReqBRD1はメモリチップM0へのリクエストではないと判断し、リクエスト信号RqMux1を通じて、リクエストReqBRD1をクロック信号RqCK1に同期させメモリチップM1へ転送する。
【００５６】
　メモリチップM１は、メモリチップM0からのリクエストReqBRD1を、自身のリクエストキュー制御回路RqCTへ格納する。その後、リクエストキュー制御回路RqCTはリクエストに含まれるID値１と自身のIDレジスタの値１を比較する。双方は一致しており、ID有効ビットがHighのため、メモリチップM１は、メモリチップM0からのリクエストを自身へのリクエストであると判断する。
【００５７】
　その後、リクエストReqBRD1に含まれる読み出し命令、転送データサイズおよびアドレスによって、メモリ回路MemNV1からブートデータが、最終端デバイスIDレジスタから番号３が読み出され、レスポンスキュー制御回路RsCTへ転送される。また同時に、リクエストキュー制御回路RqCTが格納しているIDレジスタ値１もレスポンスキュー制御回路RsCTへ転送される。
【００５８】
　メモリチップM1のレスポンスキュー制御回路RsCTはレスポンス信号RqMux1を通じて、メモリチップM1のID値１、ブートプログラムおよび最終端デバイスIDを多重化したレスポンスResBRD1をクロック信号RqCK1に同期させ、メモリチップM0へ転送する。
【００５９】
　最後に、メモリチップM0のレスポンスキュー制御回路RsCTはレスポンス信号RqMux0を通じて、レスポンスResBRD1をクロック信号RqCK0に同期させ、情報処理装置CPU_CHIPへ転送する。
【００６０】
　情報処理装置CPU_CHIPは、レスポンスResBRD1をレスポンスキューRsQへ格納する。レスポンスResBRD1に含まれるID値１により、ブートデータおよび最終端デバイスID値３が、メモリチップM1から送信されたことを知ることができる。最終端デバイスID値３はメモリ制御回路CON内の最終端デバイスIDレジスタへ保存される。
【００６１】
　情報処理装置CPU_CHIPは、ブートプログラムによって自らを立ち上げ、次に各メモリチップM0、M1、M2へID番号の割り当てを行う。
【００６２】
　次に、各メモリチップへのID番号付けについて説明する。情報処理装置CPU_CHIPはブートコードに従い、先ず、各メモリチップへのID番号付けを行う。情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID番号２とID設定命令をメモリチップM0へ転送する。メモリチップM0では、ID有効ビットがLowのため、まだID番号付けが行われていない。そこで、メモリチップM0は、ID番号２とID設定命令によってIDレジスタへID番号２を設定し、ID有効ビットをHighにする。ID有効ビットがHighとなることで、ID番号付けが完了したことを示す。メモリチップM0のID番号付けが完了すると、メモリチップM0はレスポンス信号RsMux0を通じて、メモリチップM0のID値２およびID番号付け完了情報を出力する。情報処理装置CPU_CHIPは、メモリチップM0のID値２およびID番号付け完了情報を受け取り、メモリチップM0のID番号付けが完了したことを知る。
【００６３】
　次に、情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じてID番号３とID設定命令を多重化したリクエストReqID3をメモリチップM0へ転送する。メモリチップM０は自身のID番号２とリクエストReqID3に含まれるID番号３とを比較し、不一致のため、リクエストReqID3をメモリチップM１へ転送する。
【００６４】
　メモリチップM1は自身のID番号1とリクエストReqID3に含まれるID番号３とを比較し、不一致のため、リクエストReqID3をメモリチップM２へ転送する。メモリチップM２では、ID有効ビットがLowのため、まだID番号付けが行われていない。そこで、メモリチップM２は、リクエストReqID3に含まれるID番号３とID設定命令によってメモリチップM2のIDレジスタへID番号３を設定し、ID有効ビットをHighにする。最終端のメモリチップM2のID番号付けが完了すると、メモリチップM2はレスポンス信号RqMux２を通じて、メモリチップM２のID値３およびID番号付け完了情報を多重化したレスポンスResID3をメモリチップM1へ出力する。メモリチップM1はレスポンス信号RqMux1を通じてレスポンスResID3をメモリチップM0へ出力する。メモリチップM0はレスポンス信号RqMux0を通じてレスポンスResID3を情報処理装置CPU_CHIPへ転送する。情報処理装置CPU_CHIPは、レスポンスResID3を受け取り、このレスポンスResID3に含まれるメモリチップM２のID値3およびID番号付け完了情報を受け取り、メモリチップM2のID番号付けが完了したことを知る。さらに、情報処理装置CPU_CHIPは、転送されたメモリチップM２のID値３と、メモリ制御回路CON内の最終端デバイスIDレジスタに設定されている最終端デバイスID値３とを比較し、双方が一致したことで、最終端のメモリチップまでID番号付けが行われたことを確認する。この後、メモリモジュールMEM0は情報処理装置CPU_CHIPからのリクエストを待つアイドル状態となる。
【００６５】
　このように、電源投入直後に、直列接続の確認動作を行うことで、確実にメモリ同士が接続されていることが確認できる。さらに、ブートデバイスおよび、最端のメモリチップを明示し、自動的に各メモリへのID付けが行われることで、容易に、必要な分だけメモリチップを接続し、メモリ容量を拡張することができる。」（段落【００５４】〜【００６５】）
　　　
（エ）「【００６６】
　＜通常動作の説明＞
　電源投入時のパワーオンシーケンスが終了した後のメモリモジュールMEM0と情報処理装置CPU_CHIP間のデータ転送について説明する。
【００６７】
　特に限定しないが、メモリチップM0、M1、M2のそれぞれのIDレジスタ値が２、１及び３に設定された場合の、メモリモジュールMEM0と情報処理装置CPU_CHIP間のデータ転送について説明する。特に限定しないが、メモリチップM0、M1、M2のリクエストキュー制御回路RqCTにはリクエストキューは2つ存在し、リクエストがエントリされていない状態であり、レスポンスキュー制御回路RsCTにはレスポンスキューが4つ存在し、レスポンスがエントリされていない空の状態である場合のデータ転送について説明する。特に限定しないが、1つのリクエストキューは１バイトのID値、１バイトの命令、2バイトのアドレス、３２バイトの読み出しデータを格納でき、1つのレスポンスキューは１バイトのID値、３２バイトの読み出しデータを格納できる。
【００６８】
　また、特に限定しないが、メモリチップM0、M1、M2のそれぞれのメモリ回路MemVL、MemNV1、MemNV2は４つのメモリバンクから構成されており、１つのメモリバンクには１つのセンスアンプ回路が装置されている。
【００６９】
　メモリチップM0は、自身のリクエストキューに情報処理装置CPU_CHIPからのリクエストがエントリされていないため、リクエストイネーブル信号RqEn0をHighにし、リクエストを受け付けることができることを情報処理装置CPU_CHIPへ知らせる。
【００７０】
　情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値２、バンクアクティブ命令BA、バンクアドレスBK０、ロウアドレスRow０を多重化したリクエストReqBAm01をクロック信号RqCK0に同期させ、メモリチップM0へ転送する。」（段落【００６６】〜【００７０】）
　　　
（オ）「【００８０】
　次に、情報処理装置CPU_CHIPとメモリチップM1とのデータ転送について説明する。情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値１、4バイトデータ読み出し命令NRD4、アドレスAdd31を多重化したリクエストReqNRD4m1をメモリチップM0へ転送する。メモリチップM0は、情報処理装置CPU_CHIPからのリクエストReqNRD4m1を自身のリクエストキュー制御回路RqCTへ格納し、リクエストReqNRD4m1に含まれるID値１と自身のIDレジスタの値２を比較する。比較結果は不一致のため、メモリチップM０はリクエストReqNRD4m1を自身へのリクエストではないと判断し、リクエスト信号RqMux1を通じて、メモリチップM1へ転送する。」（段落【００８０】）
　
（カ）「【００８４】
　次に、情報処理装置CPU_CHIPとメモリチップM２とのデータ転送について説明する。特に限定しないがメモリチップM2はNAND型のフラッシュメモリセルを利用したNAND型フラッシュメモリである。NAND型フラッシュメモリは書き換えを繰り返すことによって、信頼性が低下し、書き込み時に書いたデータが、読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にあるため、512Byte分のデータと、この512Byte分のデータにエラーが発生した際に、そのエラーを訂正するための16Byte分のECCコードが１ページ分のデータとして管理されている。
【００８５】
　情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID値3、1ページ（512Byte+16Byte）データ読み出し命令NDRDp1、ページアドレスPadd1を多重化したリクエストReqNDRDp1m2をメモリチップM0へ転送する。メモリチップM0は、情報処理装置CPU_CHIPからのリクエストReqNDRDp1m2を自身のリクエストキュー制御回路RqCTへ格納し、リクエストReqNRDp1m2に含まれるID値3と自身のIDレジスタの値２を比較する。比較結果は不一致のため、メモリチップM０はリクエスト信号RqMux1からリクエストReqNDRDp1m2をメモリチップM1へ転送する。」（段落【００８４】〜【００８５】）
　
（キ）「【００９１】
　以上説明したように、リクエストへIDを付加することで、情報処理装置CPU_CHIPからメモリチップM0およびM1を介して、メモリチップM２へリクエストが確実に転送される。また、レスポンスへIDを付加することで、メモリチップM２から読み出され、メモリチップM0およびM1を介して情報処理装置CPU_CHIPが受け取ったデータは、メモリチップM２へのリクエストに対応したメモリチップM２から読み出されたデータであることを確認でき、情報処理装置CPU_CHIPおよびメモリチップM0、M1、M2の直列接続によって、接続信号数を減少させながらも、情報処理装置CPU_CHIPは所望の処理を実行することができる。」（段落【００９１】）
　　
　これら記載を技術的常識に照らすと、引用例の第１の実施形態について次のことがいえる。
（１）情報システム装置の情報処理装置CPU_CHIPは、情報処理回路CPU0、CPU1、CPU2、CPU3とメモリ制御回路CONから構成され、メモリ制御回路CONは、リクエストキューRqQ、レスポンスキューRsQ、ブートデバイスIDレジスタBotID、最端デバイスIDレジスタEndIDを含み、CPU0、CPU1、CPU2、CPU3は、メモリ制御回路CONを通じて、メモリモジュールMEM0より、OSやアプリケーションプログラムおよびアプリケーションプログラムにて処理を行うデータを読みだし実行し、リクエストキューRqQは、メモリモジュールMEM0へ出力するためのCPU0、CPU1、CPU2およびCPU3で実行しているアプリケーションプログラムの結果などを格納し、レスポンスキューRsQは、CPU0、CPU1、CPU2およびCPU3へ出力するためのメモリモジュールMEM0から読み出したアプリケーションプログラムなどを格納し、メモリモジュールMEM0は、メモリチップM0、M1、M2から構成され、情報システム装置の情報処理装置CPU_CHIPとメモリチップM0、M1、M2は直列に接続可能である。
（２）情報処理装置CPU_CHIPは、ブートデバイスIDレジスタBotIDの値１を読み出し、リクエスト信号RqMux0を通じて、メモリチップM1のID値１、読みだし命令、転送データサイズおよびアドレスを多重化したリクエストReqBRD1をメモリチップM0へ転送し、メモリチップM0は、情報処理装置CPU_CHIPからのリクエストReqBRD1はメモリチップM0へのリクエストではないと判断し、メモリチップM1へ転送し、メモリチップM１は、メモリチップM0からのリクエストを自身へのリクエストであると判断し、リクエストReqBRD1に含まれる読み出し命令、転送データサイズおよびアドレスによって、ブートデータ、最終端デバイスIDレジスタから番号３が読み出され、IDレジスタ値１をメモリチップM0へ転送して情報処理装置CPU_CHIPへ転送し、情報処理装置CPU_CHIPは、レスポンスResBRD1をレスポンスキューRsQへ格納し、レスポンスResBRD1に含まれるID値１により、ブートデータおよび最終端デバイスID値３が、メモリチップM1から送信されたことを知ることができ、最終端デバイスID値３はメモリ制御回路CON内の最終端デバイスIDレジスタへ保存される。
（３）情報処理装置CPU_CHIPは、リクエスト信号RqMux0を通じて、ID番号２とID設定命令をメモリチップM0へ転送し、メモリチップM0は、ID番号２とID設定命令によってIDレジスタへID番号２を設定し、メモリチップM0のID番号付けが完了すると、メモリチップM0はレスポンス信号RsMux0を通じて、メモリチップM0のID値２およびID番号付け完了情報を出力し、情報処理装置CPU_CHIPは、メモリチップM0のID値２およびID番号付け完了情報を受け取り、次に、リクエスト信号RqMux0を通じてID番号３とID設定命令を多重化したリクエストReqID3をメモリチップM0へ転送し、メモリチップM０は自身のID番号２とリクエストReqID3に含まれるID番号３とを比較し、不一致のため、リクエストReqID3をメモリチップM１へ転送し、メモリチップM1は自身のID番号1とリクエストReqID3に含まれるID番号３とを比較し、不一致のため、リクエストReqID3をメモリチップM２へ転送し、メモリチップM２は、リクエストReqID3に含まれるID番号３とID設定命令によってメモリチップM2のIDレジスタへID番号３を設定し、最終端のメモリチップM2のID番号付けが完了し、メモリチップM2はレスポンス信号RqMux２を通じて、メモリチップM２のID値３およびID番号付け完了情報を多重化したレスポンスResID3をメモリチップM1へ出力し、メモリチップM1はレスポンス信号RqMux1を通じてレスポンスResID3をメモリチップM0へ出力し、メモリチップM0はレスポンス信号RqMux0を通じてレスポンスResID3を情報処理装置CPU_CHIPへ転送し、情報処理装置CPU_CHIPは、レスポンスResID3を受け取り、このレスポンスResID3に含まれるメモリチップM２のID値3およびID番号付け完了情報を受け取り、メモリチップM2のID番号付けが完了したことを知り、情報処理装置CPU_CHIPは、転送されたメモリチップM２のID値３と、メモリ制御回路CON内の最終端デバイスIDレジスタに設定されている最終端デバイスID値３とを比較し、双方が一致したことで、最終端のメモリチップまでID番号付けが行われたことを確認する。
（４）メモリモジュールMEM0と情報処理装置CPU_CHIP間の通常動作時のデータ転送では、情報処理装置CPU_CHIPが、リクエストへIDを付加することで情報処理装置CPU_CHIPからメモリチップへリクエストが確実に転送され、メモリチップでレスポンスへIDを付加することで、メモリチップから読み出され情報処理装置CPU_CHIPが受け取ったデータは、メモリチップへのリクエストに対応したメモリチップから読み出されたデータであることを確認できる。
　
　したがって、引用例１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
「情報処理装置CPU_CHIPは、情報処理回路CPU0、CPU1、CPU2、CPU3とメモリ制御回路CONから構成され、メモリ制御回路CONは、リクエストキューRqQ、レスポンスキューRsQ、ブートデバイスIDレジスタBotID、最端デバイスIDレジスタEndIDを含み、CPU0、CPU1、CPU2、CPU3は、メモリ制御回路CONを通じて、メモリモジュールMEM0より、OSやアプリケーションプログラムおよびアプリケーションプログラムにて処理を行うデータを読みだし実行し、リクエストキューRqQは、メモリモジュールMEM0へ出力するためのCPU0、CPU1、CPU2およびCPU3で実行しているアプリケーションプログラムの結果などを格納し、レスポンスキューRsQは、CPU0、CPU1、CPU2およびCPU3へ出力するためのメモリモジュールMEM0から読み出したアプリケーションプログラムなどを格納し、メモリモジュールMEM0は、メモリチップM0、M1、M2から構成され、情報処理装置CPU_CHIPとメモリチップM0、M1、M2は直列に接続可能であり、
　情報処理装置CPU_CHIPは、ブートデバイスIDレジスタBotIDの値１を読み出し、リクエスト信号を通じて、メモリチップM1のID値１、読みだし命令、転送データサイズおよびアドレスを多重化したリクエストをメモリチップM0へ転送し、メモリチップM0は、当該リクエストはメモリチップM0へのリクエストではないと判断し、メモリチップM1へ転送し、メモリチップM１は、メモリチップM0からのリクエストを自身へのリクエストであると判断し、リクエストに含まれる読み出し命令、転送データサイズおよびアドレスによって、ブートデータ、最終端デバイスIDレジスタから番号３が読み出し、IDレジスタ値１をレスポンスとしてメモリチップM0を介して情報処理装置CPU_CHIPへ転送し、情報処理装置CPU_CHIPは、レスポンスをレスポンスキューRsQへ格納し、レスポンスに含まれるID値１により、ブートデータおよび最終端デバイスID値３が、メモリチップM1から送信されたことを知ることができ、最終端デバイスID値３はメモリ制御回路CON内の最終端デバイスIDレジスタへ保存され、
　情報処理装置CPU_CHIPは、リクエスト信号を通じて、ID番号２とID設定命令をメモリチップM0へ転送し、メモリチップM0は、ID番号２とID設定命令によってIDレジスタへID番号２を設定し、メモリチップM0のID番号付けが完了すると、メモリチップM0のID値２およびID番号付け完了情報を出力し、情報処理装置CPU_CHIPは、メモリチップM0のID値２およびID番号付け完了情報を受け取り、次に、ID番号３とID設定命令を多重化したリクエストをメモリチップM0へ転送し、メモリチップM０は自身のID番号２と当該リクエストに含まれるID番号３とを比較し、不一致のため、リクエストをメモリチップM１へ転送し、メモリチップM1は自身のID番号1とリクエストReqID3に含まれるID番号３とを比較し、不一致のため、リクエストをメモリチップM２へ転送し、メモリチップM２は、リクエストに含まれるID番号３とID設定命令によってメモリチップM2のIDレジスタへID番号３を設定し、最終端のメモリチップM2のID番号付けが完了し、メモリチップM2はレスポンス信号を通じて、メモリチップM２のID値３およびID番号付け完了情報を多重化したレスポンスをメモリチップM1、メモリチップM0を介して情報処理装置CPU_CHIPへ転送し、情報処理装置CPU_CHIPは、レスポンスを受け取り、このレスポンスに含まれるメモリチップM２のID値3およびID番号付け完了情報を受け取り、メモリチップM2のID番号付けが完了したことを知り、情報処理装置CPU_CHIPは、転送されたメモリチップM２のID値３と、メモリ制御回路CON内の最終端デバイスIDレジスタに設定されている最終端デバイスID値３とを比較し、双方が一致したことで、最終端のメモリチップまでID番号付けが行われたことを確認し、
　メモリモジュールMEM0と情報処理装置CPU_CHIP間の通常動作時のデータ転送では、情報処理装置CPU_CHIPが、リクエストへIDを付加することで情報処理装置CPU_CHIPからメモリチップへリクエストが確実に転送され、メモリチップでレスポンスへIDを付加することで、メモリチップから読み出され情報処理装置CPU_CHIPが受け取ったデータは、メモリチップへのリクエストに対応したメモリチップから読み出されたデータであることを確認できる情報システム装置。」
　　
（２）原査定の拒絶の理由に引用された特開平８−１５３１６９号公報（以下、「引用例２」という。）には、図面と共に次の事項が記載されている。
（ア）「【０００７】本発明の目的は、各メモリカードの識別子とその配列順序番号との対応テーブルを用意して必要な時にこれを更新して維持管理することにより、１つのメモリカードコネクタを介して配列自在に外部接続される複数のメモリカードにより構成される記憶装置にアクセスできる容積の小なる情報処理装置を提供することにある。」（段落【０００７】）
　　
（イ）「【００１０】
【実施例】次に、本発明の実施例について図面を参照して説明する。
【００１１】図１は本発明の情報処理装置の一実施例を示すブロック図である。
【００１２】本実施例の
情報処理装置は、図１に示すように、処理装置１と複数のメモリカード２−１〜２−ｎから構成されており、処理装置１と複数のメモリカードとは両端にメモリカードコネクタを有する接続線３−１〜３−ｎで相互に図のように配列順序に拘泥することなく自在に接続されている。
【００１３】処理装置１は演算等により情報処理を行なう処理部１００と、
外部に接続される複数のメモリカードの配列状態を保守管理し処理部１００の要求に応じてこれらにアクセスしてデータの書き込み読み出しを行なうメモリカード管理部２００
【００１４】
メモリカード管理部２００は、外部に接続されるメモリカードの配列順番を示す配列番号とその配列番号に接続されているメモリカードの識別子（識別子を以下ＩＤと略称する）との対応を格納記憶している対応テーブル５と、この対応テーブル５を要求によりメモリカードの接続状態に対応して更新しまた要求されたメモリカードのＩＤに対応する配列番号を読み出す識別子参照更新部８と
【００１５】図２にはメモリカードの構成を示すブロック図が示してある。
【００１６】複数のメモリカード２−１〜２−ｎはすべて同一構成であり、処理装置１から選択されたときに、バスに接続するメモリ接続部９と、記憶素子等を収容しているメモリ部１０と、相互接続用のメモリカードコネクタ１４および１５とを有している。」（段落【００１０】〜【００１６】）（下線は当審で付与した。以下、同様。）　　
　
「【００２２】識別子参照更新部８は定期的に対応テーブル５のメンテナンスを行なう。
【００２３】すなわち、
処理部１００は定期的に識別子参照更新部８に更新指示を出し
【００２４】カード選択書込読出部７は配列番号１の供給をうけて（ステップ７１、Ｎ＝１）、先ずリセット信号をリセット信号線１８を介して供給して各メモリカードの選択信号受信部９１をリセット後（ステップ７２）、セット信号を送出し１回クロック信号をクロック信号線１７を介して送出して
配列番号１のメモリカードを選択し（ステップ７３）、そのＩＤを取得する（ステップ７４のＹ枝）
【００２５】識別子参照更新部８は取得されたＩＤと対応テーブル５にある配列番号１に対応するＩＤとを比較し（ステップ８５）、一致しているときには（ステップ８５のＹ枝）
配列番号２の更新動作に移行し（ステップ８７）、
このようにして、更新動作を継続して配列番号に相当する位置にメモリカードが接続されていないときには（ステップ７４のＮ枝および７８、ステップ８４のＮ枝）対応テーブル５のその配列番号以降のＩＤを削除して（ステップ８８）更新動作を終了する。
【００２６】次に、処理部１００からのメモリカードへのアクセス要求があった場合の動作について説明する。
【００２７】
カードアクセス部６は処理部１００からアクセス対象カードのＩＤとカード内アドレスおよび処理命令等の供給を受け（ステップ６０）、識別子参照更新部８を起動して参照要求を出しアクセス対象カードのＩＤによりその配列番号を取得させる（ステップ６１）
　
第５　対比
　本願発明と引用発明とを対比する。
（ア）本願発明の「外部に対してアクセス要求を発行するリクエスト送信回路と、前記リクエスト送信回路から発行したアクセス要求に対する応答を外部から受け取るレスポンス受信回路と、を有する第１の半導体装置」について
　引用発明の「情報処理装置CPU_CHIP」は、「情報処理回路CPU0、CPU1、CPU2、CPU3とメモリ制御回路CONから構成され」、リクエストを外部であるメモリチップに転送し、メモリチップからリクエストに対するレスポンスを受け取っているから、リクエストを外部であるメモリチップに転送する機能を司る部分、メモリチップからリクエストに対するレスポンスを受け取る機能を司る部分は、それぞれ、本願発明の「外部に対してアクセス要求を発行するリクエスト送信回路」、「前記リクエスト送信回路から発行したアクセス要求に対する応答を外部から受け取るレスポンス受信回路」に相当し、引用発明の「情報処理装置CPU_CHIP」は、本願発明の「第１の半導体装置」に相当するといえる。
　　
（イ）本願発明の「前記第１の半導体装置には、複数の第２の半導体装置が接続可能」について
　引用発明の「メモリチップM0、M1、M2」は、本願発明の「複数の第２の半導体装置」に相当し、引用発明の「情報処理装置CPU_CHIPとメモリチップM0、M1、M2は直列に接続可能」である構成は、本願発明の「前記第１の半導体装置には、複数の第２の半導体装置が接続可能」である構成に相当する。
　　
（ウ）本願発明の「前記第１の半導体装置は、前記複数の第２の半導体装置との接続が確認された順番に基づいた接続情報と、前記複数の第２の半導体装置の中で、どの第２の半導体装置が最後に接続確認されたかを示す情報とを有する」について
　引用発明では、「情報処理装置CPU_CHIPは、ID番号２とID設定命令をメモリチップM0へ転送し、メモリチップM0は、ID番号２とID設定命令によってIDレジスタへID番号２を設定し、メモリチップM0のID番号付けが完了すると、メモリチップM0のID値２およびID番号付け完了情報を出力し、情報処理装置CPU_CHIPは、メモリチップM0のID値２およびID番号付け完了情報を受け取り、次に、ID番号３とID設定命令を多重化したリクエストを」「メモリチップM２へ転送し、メモリチップM２は、」「メモリチップM2のIDレジスタへID番号３を設定し、最終端のメモリチップM2のID番号付けが完了し、」「メモリチップM２のID値３およびID番号付け完了情報を多重化したレスポンスをメモリチップM1、メモリチップM0を介して情報処理装置CPU_CHIPへ転送し、情報処理装置CPU_CHIPは、レスポンスを受け取り、このレスポンスに含まれるメモリチップM２のID値3およびID番号付け完了情報を受け取り、メモリチップM2のID番号付けが完了したこと知り」、「メモリモジュールMEM0と情報処理装置CPU_CHIP間の通常動作時のデータ転送では、情報処理装置CPU_CHIPが、リクエストへIDを付加することで情報処理装置CPU_CHIPからメモリチップへリクエストが確実に転送」されるから、引用発明の「情報処理装置CPU_CHIP」は、接続が確認された各メモリチップのＩＤ番号の情報を有していることは明らかであり、この構成は、本願発明の「前記第１の半導体装置は、前記複数の第２の半導体装置との接続が確認された順番に基づいた接続情報」を有する構成と、「前記第１の半導体装置は、前記複数の第２の半導体装置との接続が確認された接続情報」を有する構成である点で一致するといえる。
　引用発明の情報処理装置CPU_CHIPのメモリ制御回路CON内の最終端デバイスIDレジスタへ保存された「最終端デバイスID値３」は、最終端のメモリチップM2のIDレジスタへ設定されたＩＤ番号であって、情報処理装置CPU_CHIPが最終端のメモリチップまでID番号付けが行われたことを確認するものであるから、該「最終端デバイスID値３」を保存している構成は、本願発明の前記第１の半導体装置は、「前記複数の第２の半導体装置の中で、どの第２の半導体装置が最後に接続確認されたかを示す情報」を有する構成に相当するといえる。
　　
　したがって、両者は次の点で一致する。
「外部に対してアクセス要求を発行するリクエスト送信回路と、前記リクエスト送信回路から発行したアクセス要求に対する応答を外部から受け取るレスポンス受信回路と、を有する第１の半導体装置であって、
　前記第１の半導体装置には、複数の第２の半導体装置が接続可能であり、
　前記第１の半導体装置は、前記複数の第２の半導体装置との接続が確認された接続情報と、前記複数の第２の半導体装置の中で、どの第２の半導体装置が最後に接続確認されたかを示す情報とを有することを特徴とする半導体装置。」
　　
　そして、両者は次の点で相違する。
＜相違点＞
　本願発明は、前記第１の半導体装置は、「前記複数の第２の半導体装置との接続が確認された順番に基づいた接続情報」を有するのに対し、引用発明は、情報処理装置CPU_CHIPは、接続が確認された各メモリチップのID値（「接続情報」に相当する。）を有するが、そのID値は、接続が確認された順番に基づいた接続情報ではない点。
　　　
第６　判断
　引用例２には、処理装置１と複数のメモリカード２−１〜２−ｎから構成されており、処理装置１と複数のメモリカードとは両端にメモリカードコネクタを有する接続線３−１〜３−ｎで直列に接続されている情報処理装置において、処理装置１は、メモリカード管理部２００は、外部に接続されるメモリカードの配列順番を示す配列番号とその配列番号に接続されているメモリカードの識別子（ＩＤ）との対応を格納記憶している対応テーブル５を有し、定期的に処理装置１の識別子参照更新部８は、配列番号順にメモリカードを選択してＩＤを取得し、取得したＩＤにより対応テーブル５にある配列番号に対応するＩＤを更新することが記載されており、配列番号順にメモリカードを選択して取得されたＩＤにより更新された対応テーブル５にある配列番号に対応するＩＤは、接続が確認されたメモリカードの順番に基づくＩＤといえる。
　引用発明の情報処理装置CPU_CHIPが有している「各メモリチップのID値」も、上記引用例２記載の「メモリカードの配列順番を示す配列番号に接続されているメモリカードの識別子（ＩＤ）」も、接続が確認されたメモリのＩＤであり、処理装置が複数のメモリに対してアクセスするための情報であるから、引用発明の「情報処理装置CPU_CHIP」が有する「接続が確認された各メモリチップのＩＤ番号」を、上記引用例２に記載された更新された対応テーブルにある「配列番号に対応するＩＤ」にすることに困難性は認められない。
　したがって、引用発明において、情報処理装置CPU_CHIPは、接続が確認された各メモリチップの順番に基づいた接続情報を有するようにすることは、当業者が容易になし得ることである。
　　
　そして、本願発明により奏される効果も、引用発明に引用例２記載の技術を採用したものから当業者が予測し得る範囲のものである。　
　　
　そうすると、本願発明は、引用発明及び引用例２に記載された技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができないものである。
　
第７　むすび
　以上のとおり、本願発明は、引用発明及び引用例２に記載された技術に基づいて、当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。