(57)【要約】【課題】歩留まりの低下を防止したアレイ基板の製造方法を提供する。【解決手段】第１層間絶縁膜17とゲート絶縁膜14とを貫通してコンタクトホール19を形成する。コンタクトホール19を通して活性層５のドレイン領域13と電気的に接続するドレイン電極22を形成する際に、薄膜トランジスタおよび第１層間絶縁膜17を含む絶縁性基板３の温度が１２０℃以上の状態でスパッタリングして活性層５と接触するようにバリアメタル膜26を形成する。バリアメタル膜26上に形成した導電膜25とともにドライエッチングする。バリアメタル膜26の結晶粒径を大きくして第１層間絶縁膜17の括れ部分にバリアメタル膜26を形成することを防止し、ドライエッチング後の残渣の発生を防止して、残渣によるショートなどでの歩留まりの低下を防止できる。【選択図】図１
2007165563.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域およびドレイン領域を有する半導体薄膜と、ゲート絶縁膜と、ゲート電極とを含む積層構造を有する薄膜トランジスタを絶縁性基板上に形成するトランジスタ形成工程と、
前記薄膜トランジスタ上に層間絶縁膜を形成する絶縁膜形成工程と、
前記半導体薄膜の前記ソース領域と前記ドレイン領域とに対応する位置にて、前記ゲート絶縁膜と前記層間絶縁膜とを貫通するコンタクトホールを形成するホール形成工程と、
前記コンタクトホールを通して前記半導体薄膜の前記ソース領域と前記ドレイン領域とに電気的に接続されるソース電極とドレイン電極とを形成する電極形成工程とを具備し、
前記電極形成工程は、
前記絶縁性基板の温度が１２０℃以上の状態でスパッタリングして前記半導体薄膜と接触するようにバリアメタル膜を形成するバリアメタル膜形成工程と、
前記バリアメタル膜上に導電膜を形成する導電膜形成工程と、
前記バリアメタル膜と前記導電膜とをドライエッチングにより一括してエッチングするエッチング工程とを備えている
ことを特徴とした基板装置の製造方法。
【請求項２】
バリアメタル膜は、チタンとチタン合金とのいずれか一方である
ことを特徴とした請求項１記載の基板装置の製造方法。
【請求項３】
導電膜形成工程は、絶縁性基板の温度が５０℃以下の状態でアルミニウムとアルミニウム合金とのいずれか一方をスパッタリングする
ことを特徴とした請求項１または２記載の基板装置の製造方法。
【請求項４】
バリアメタル膜形成工程と導電膜形成工程とを、同一の所定の製造装置内で連続的に行なう
ことを特徴とした請求項１ないし３いずれか一記載の基板装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの半導体薄膜と接触するバリアメタル膜を形成する基板装置の製造方法に関する。
【背景技術】
【０００２】
近年、液晶表示装置や有機ＥＬ表示装置などの表示装置において、ガラス基板上に多結晶シリコンを用いて、表示領域に複数の薄膜トランジスタ（以下、ＴＦＴという）と、その周辺の領域に周辺駆動回路とを一体的に形成することで、外付け部品点数の削減による低コスト化およびモジュールの小型実装化などが可能なＳＯＧ（System On Glass）技術が注目されている。
【０００３】
一般に、ＳＯＧ化された基板装置において、表示領域の画素ＴＦＴと周辺駆動回路を構成するＴＦＴとでは、その用途が異なるために、ＴＦＴの動作特性や微細化に対する要求が異なる。
【０００４】
そこで、従来、画素ＴＦＴおよび周辺駆動回路を構成するＴＦＴそれぞれの活性層に適切な濃度の不純物を注入することで、最適なＴＦＴの動作特性を得ることが可能な技術が知られている（例えば、特許文献１参照。）。
【０００５】
一方で、高精細、狭額縁を維持しつつ、更なる高集積化を実現するためには、特に周辺駆動回路のＴＦＴおよび配線を、表示領域の画素ＴＦＴおよび配線よりも微細化する必要がある。このため、配線の微細化においては、従来のウエットエッチングに代わって、ドライエッチングにより加工することが主流となりつつある。
【０００６】
例えばＴＦＴの信号線、すなわちソース電極およびドレイン電極では、バリアメタル膜にチタン（Ｔｉ）またはチタン合金を用いて、導電膜にアルミニウム（Ａｌ）またはアルミニウム合金を用いることで、塩素系のガスによりドライエッチングが可能になる。
【特許文献１】特開２００１−７３４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述の基板装置の製造方法では、ゲート電極と同一成分であるメタル配線を覆う層間絶縁膜上において、信号線のドライエッチング後に残渣が生じ易いという問題点を有している。
【０００８】
すなわち、層間絶縁膜は、一般的にＣＶＤ（Chemical Vapor Deposition）法により形成されるが、このとき、成膜被覆性の問題から、層間絶縁膜のメタル配線の両側に沿った部分に段差状の括れが生じ、このような括れの段差形状の上に成膜されたバリアメタル膜および導電膜を信号線として加工した場合、垂直異方性が強いドライエッチングでは括れ部分にバリアメタル膜が残り易い。
【０００９】
このとき、括れ部分に残った残渣物の発生状況によっては、メタル配線に交差する方向に隣接する配線同士の短絡すなわちショートを引き起こす不良原因に繋がる。
【００１０】
本発明は、このような点に鑑みなされたもので、歩留まりの低下を防止した基板装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、ソース領域およびドレイン領域を有する半導体薄膜と、ゲート絶縁膜と、ゲート電極とを含む積層構造を有する薄膜トランジスタを絶縁性基板上に形成するトランジスタ形成工程と、前記薄膜トランジスタ上に層間絶縁膜を形成する絶縁膜形成工程と、前記半導体薄膜の前記ソース領域と前記ドレイン領域とに対応する位置にて、前記ゲート絶縁膜と前記層間絶縁膜とを貫通するコンタクトホールを形成するホール形成工程と、前記コンタクトホールを通して前記半導体薄膜の前記ソース領域と前記ドレイン領域とに電気的に接続されるソース電極とドレイン電極とを形成する電極形成工程とを具備し、前記電極形成工程は、前記絶縁性基板の温度が１２０℃以上の状態でスパッタリングして前記半導体薄膜と接触するようにバリアメタル膜を形成するバリアメタル膜形成工程と、前記バリアメタル膜上に導電膜を形成する導電膜形成工程と、前記バリアメタル膜と前記導電膜とをドライエッチングにより一括してエッチングするエッチング工程とを備えているものである。
【００１２】
そして、絶縁性基板上に設けた薄膜トランジスタ上の層間絶縁膜と薄膜トランジスタのゲート絶縁膜とを貫通するコンタクトホールを通して、薄膜トランジスタの半導体薄膜のソース領域とドレイン領域とに電気的に接続されるソース電極とドレイン電極とを形成する際に、絶縁性基板の温度が１２０℃以上の状態でスパッタリングして半導体薄膜と接触するようにバリアメタル膜を形成し、このバリアメタル膜上に形成した導電膜とともにドライエッチングする。
【発明の効果】
【００１３】
本発明によれば、バリアメタル膜の結晶粒径を大きくし、例えば層間絶縁膜表面に段差状の部分が形成されている場合などでも、この段差状の部分にバリアメタル膜が形成されることを防止して、この段差状の部分に形成されたバリアメタル膜がドライエッチング後に残渣となることを防止して、この残渣による短絡などでの歩留まりの低下を防止できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の一実施の形態を図１ないし図８を参照して説明する。
【００１５】
図８において、１は表示装置としての液晶パネルである。この液晶パネル１は、液晶表示装置としての液晶ディスプレイ（ＬＣＤ:Liquid Crystal Display）であって、基板装置としての略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、透光性を有する略透明な絶縁性基板３を有している。この絶縁性基板３は、例えば低融点ガラスなどにて構成されている。さらに、この絶縁性基板３の一主面である表面上に、アンダーコート膜４が積層されている。このアンダーコート膜４は、図示しないが、例えば膜厚が５０ｎｍのシリコン窒化膜と膜厚が１００ｎｍのシリコン酸化膜との積層膜、あるいは、シリコン窒化膜、シリコン酸化膜などである。
【００１６】
そして、このアンダーコート膜４の一主面である表面上には、半導体薄膜としての島状の活性層５が積層されて設けられている。この活性層５は、多結晶半導体であるポリシリコン（ｐ−Ｓｉ）にて構成された多結晶半導体膜すなわちポリシリコン膜であり、図２に示すように、アンダーコート膜４の表面上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法、あるいはＬＰＣＶＤ（Low Pressure CVD）法などで非晶質シリコンとしてのアモリファスシリコン（ａ−Ｓｉ）により５０ｎｍに成膜されたアモルファスシリコン膜Ａを、エキシマレーザビームの照射によるエキシマレーザアニール法などのアニール処理によって結晶化させて多結晶シリコン膜に改質し、さらにエッチングによりパターニングすることで形成される。
【００１７】
また、図３、図５ないし図８に示すように、活性層５の幅方向の中央部には、チャネル領域11が設けられ、このチャネル領域11を挟んだ両側には、ソース領域12およびドレイン領域13が設けられている。さらには、この活性層５を含むアンダーコート膜４上に、ゲート絶縁膜14が絶縁性基板３全面に成膜されている。このゲート絶縁膜14は、例えば１００ｎｍの膜厚寸法を有するシリコン酸化膜、シリコン窒化膜、あるいはこれらの積層膜などである。
【００１８】
さらに、活性層５のチャネル領域11に対向するゲート絶縁膜14上には、ゲート電極15が積層されている。このゲート電極15は、例えばモリブデン（Ｍｏ）とタングステン（Ｗ）との合金、あるいは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン、コバルト（Ｃｏ）、モリブデン、クロム（Ｃｒ）、ドープト多結晶シリコン、若しくは、これらの合金などにて構成されており、３００ｎｍの膜厚寸法を有している。
【００１９】
そして、ゲート電極15、ゲート絶縁膜14および活性層５によって、スイッチング素子である薄膜トランジスタ（ＴＦＴ）16が形成されている。
【００２０】
この薄膜トランジスタ16は、ＣＭＯＳトランジスタであり、ゲート電極15を含むゲート絶縁膜14上には、層間絶縁膜としての第１層間絶縁膜17が積層されている。この第１層間絶縁膜17は、例えば８００ｎｍの膜厚寸法を有するシリコン酸化膜、シリコン窒化膜、あるいはこれらの積層膜である。また、図４に示すように、この第１層間絶縁膜17のゲート電極15の両側位置（一側のみ図示）には、その成膜被覆性により段差状の括れ部分17aが形成される。さらに、図８に戻って、この第１層間絶縁膜17およびゲート絶縁膜14には、これら第１層間絶縁膜17およびゲート絶縁膜14を貫通し、活性層５のソース領域12およびドレイン領域13に連通したコンタクトホール18，19が設けられている。
【００２１】
そして、活性層５のソース領域12に貫通したコンタクトホール18を含む第１層間絶縁膜17上にソース電極21が積層され、このソース電極21が活性層５のソース領域12に電気的に接続されている。さらに、この活性層５のドレイン領域13に貫通したコンタクトホール19を含む第１層間絶縁膜17上にドレイン電極22が積層され、このドレイン電極22が活性層５のドレイン領域13に電気的に接続されている。ここで、これらソース電極21およびドレイン電極22は、例えばチタン（Ｔｉ）薄膜上にアルミニウム（Ａｌ）が積層されて構成されている。
【００２２】
ここで、ドレイン電極22は、図１に示すように、導電膜25と、この導電膜25の上下に成膜されるバリアメタル膜26，27とで構成されている。
【００２３】
導電膜25は、ドライエッチングにより加工できることが前提であるため、アルミニウム、あるいはアルミニウム合金（例えばＡｌ−Ｃｕ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕなど）が使用される。また、この導電膜25は、バリアメタル膜26，27よりも膜厚が大きく形成されている。
【００２４】
一方、バリアメタル膜26，27は、導電膜25を構成する金属材料と第１層間絶縁膜17との密着性を向上するとともに、導電膜25を構成する金属材料が活性層５中へ拡散することを防止するもので、チタン、あるいはチタン合金（例えばＴｉＮ）、あるいはそれらの積層膜である。また、バリアメタル膜26，27は、導電膜25と比較して電気的な抵抗値が高いため、可能な限り膜厚を薄くする必要があるから、例えば２０〜２００ｎｍの間で設定されることが望ましい。
【００２５】
なお、ソース電極21も、ドレイン電極22と同様の積層構造を有し、このドレイン電極22と同様に形成されるが、本実施の形態では、便宜上その説明を省略する。
【００２６】
また、図８に戻って、ソース電極21およびドレイン電極22を含む第１層間絶縁膜17上には、パッシベーション膜すなわち保護膜31が積層されている。この保護膜31は、例えばシリコン窒化膜である。また、この保護膜31上には、第２層間絶縁膜32が絶縁性基板３の全面に成膜され、これら第２層間絶縁膜32と保護膜31を貫通してドレイン電極22に連通したコンタクトホール33が設けられている。このコンタクトホール33を含む第２層間絶縁膜32上に画素電極34が積層され、この画素電極34がコンタクトホール33を介してドレイン電極22に電気的に接続されている。さらに、この画素電極34を含む第２層間絶縁膜32上には、配向処理されたポリイミドにて構成された配向膜35が積層されている。
【００２７】
そして、この配向膜35に対向して対向基板41が配設されている。この対向基板41は、略透明な透光性を有するガラス基板42を備えている。このガラス基板42の配向膜45に対向した側の全面にカラーフィルタ層43が積層され、このカラーフィルタ層43上にコモン電極としての対向電極44が積層されている。さらに、この対向電極44上には、配向処理されたポリイミドにて構成された配向膜45が積層されている。そして、これらアレイ基板２の配向膜45と対向基板41の配向膜45との間の液晶封止領域46に、液晶組成物47が注入されて光変調層としての液晶層48が設けられている。
【００２８】
次に、上記一実施の形態の製造方法を説明する。
【００２９】
まず、図２に示すように、例えばプラズマＣＶＤ法、あるいはＬＰＣＶＤ法によりシリコン窒化膜あるいはシリコン酸化膜などを連続的に形成して、アンダーコート膜４を絶縁性基板３の表面に成膜し（アンダーコート膜形成工程）、アンダーコート膜４上に、例えばプラズマＣＶＤ法、あるいはＬＰＣＶＤ法などで例えば膜厚５０ｎｍのアモルファスシリコン膜Ａを形成する（アモルファスシリコン膜形成工程）。
【００３０】
次いで、図３に示すように、薄膜トランジスタ16を形成する。すなわち、アモルファスシリコン膜形成工程で形成されたアモルファスシリコン膜Ａ（図２）にエキシマレーザアニール法などのアニール処理を施すことで、アモルファスシリコン膜Ａ（図２）を結晶化させ、活性層５に改質させて（結晶化工程）、この活性層５を適宜エッチングしてパターニングし（パターニング工程）、さらに、活性層５を含む絶縁性基板３の全面に、ゲート絶縁膜14を成膜し（ゲート絶縁膜形成工程）、このゲート絶縁膜14上に、ゲート電極15を形成する（ゲート電極形成工程）。
【００３１】
そして、イオン注入法などを用い、フォトリソグラフィ法によるレジスト、あるいはゲート電極15をマスクとして、活性層５の両側にリンやボロンなどの不純物を注入し、この注入した不純物の活性化処理をし、活性層５の両側にソース領域12およびドレイン領域13を形成する（ソース・ドレイン領域形成工程）。この活性化処理は、炉、あるいはランプアニールを用いて、４００〜６００℃の熱処理にて行なう。この後、必要であれば水素プラズマ処理をし、拡散された水素を活性層５に供給する。そして、活性層５のソース領域12とドレイン領域13との間には、ゲート電極15によるマスクによって不純物が注入されていないチャネル領域11が形成され、薄膜トランジスタ16が形成される。
【００３２】
すなわち、これらアモルファスシリコン膜形成工程、結晶化工程、パターニング工程、ゲート絶縁膜形成工程、ゲート電極形成工程、および、ソース・ドレイン領域形成工程により、Ｐ型およびＮ型の薄膜トランジスタ16を形成するトランジスタ形成工程が構成される。
【００３３】
さらに、図４および図５に示すように、ゲート電極15を含むゲート絶縁膜14上にて、絶縁性基板３の全体に第１層間絶縁膜17を形成する（絶縁膜形成工程）。この第１層間絶縁膜17は、例えばプラズマＣＶＤ法、ＬＰＣＶＤ法、あるいはＳＯＧ（Spin On Glass）などの塗布法により形成する。
【００３４】
また、この第１層間絶縁膜17に、ドライエッチングによりコンタクトホール18，19を形成し（ホール形成工程）、図１および図６に示すように、第１層間絶縁膜17上およびコンタクトホール18，19内に、スパッタリング法により、活性層５に接触するようにバリアメタル膜26を成膜する（バリアメタル膜形成工程）とともに、バリアメタル膜26上に導電膜25を成膜し（導電膜形成工程）、さらにバリアメタル膜27を導電膜25上に成膜して、ドライエッチングによりこれらバリアメタル膜26，27と導電膜25とを一括してエッチングし（エッチング工程）、ソース電極21およびドレイン電極22を形成する。すなわち、これらホール形成工程、バリアメタル膜形成工程、導電膜形成工程およびエッチング工程により、ソース電極21とドレイン電極22とを薄膜トランジスタ16上に形成する電極形成工程が構成されている。
【００３５】
そして、バリアメタル膜形成工程においては、薄膜トランジスタ16を含む絶縁性基板３の温度が１２０℃以上の状態でスパッタリングする。
【００３６】
また、導電膜形成工程においては、薄膜トランジスタ16を含む絶縁性基板３の温度が５０℃以下、好ましくは室温の状態でスパッタリングする。
【００３７】
なお、これらバリアメタル膜形成工程と導電膜形成工程とのスパッタリングの処理条件としては、例えばアルゴン（Ａｒ）のガス流量として１００ｓｃｃｍ、圧力として１．０Ｐａ、パワーとして２０ｋＷを用いる。また、これらバリアメタル膜形成工程と導電膜形成工程とは、図示しない同一の製造装置内で連続的に行なわれることが好ましい。
【００３８】
さらに、エッチング工程においては、上記のように導電膜25をアルミニウム、あるいはアルミニウム合金とし、バリアメタル膜26，27をチタン、あるいはチタン合金などとする際に、塩素系（例えばＣｌ２、あるいはＢＣｌ３）のガスを用いることが一般的である。
【００３９】
そして、図７に示すように、これら電極21，22を含む第１層間絶縁膜17上に、例えばプラズマＣＶＤ法により保護膜31を形成し（保護膜形成工程）、この保護膜31上にて絶縁性基板３の全面に第２層間絶縁膜32を形成し（層間絶縁膜形成工程）、これら保護膜31と第２層間絶縁膜32を貫通してコンタクトホール33を形成し（コンタクトホール形成工程）、このコンタクトホール33を含む第２層間絶縁膜32上に、配向膜35を形成して（配向膜形成工程）、アレイ基板２を完成する。
【００４０】
この後、図８に示すように、アレイ基板２の配向膜35に対向基板41の配向膜45を対向させて貼り合わせ、これら配向膜35，45の間の液晶封止領域46に液晶組成物47を注入して液晶層48を形成し、液晶パネル１を完成させる。
【００４１】
ここで、エッチング工程後に第１層間絶縁膜17上に発生し易い残渣物は、分析の結果、下層のバリアメタル膜であることが判明しており、また、このような残渣物の発生については、エッチング工程でのドライエッチングの処理条件の改善だけでは容易でない。
【００４２】
そこで、上記一実施の形態では、バリアメタル膜形成工程でのバリアメタル膜26の成膜時の絶縁性基板３の温度に着目することで、上記残渣物の発生を防止できることを見出した。
【００４３】
すなわち、スパッタリング法によって形成される膜の結晶粒径は、一般に、成膜時の基板温度に依存し、高温で成膜した膜は、粒径が大きくなる傾向にあり、このように粒径が大きい膜は、括れ部分17a（図４）のような部分に形成されにくい。そして、バリアメタル膜26のスパッタリング時の絶縁性基板３の温度と、塩素系ガスを使用したエッチング工程のドライエッチングの後の残渣有無について実験した結果、絶縁性基板３の温度が１２０℃以上では、残渣物が第１層間絶縁膜17に残らないことが確認された。
【００４４】
このため、上記一実施の形態では、この特性を利用し、薄膜トランジスタ16を含む絶縁性基板３の温度が１２０℃以上の状態でスパッタリングしてバリアメタル膜26を形成することで、形成されるバリアメタル膜26の粒径を意図的に大きくし、第１層間絶縁膜17の段差状の括れ部分17aにバリアメタル膜26が成膜されにくくした。
【００４５】
そして、バリアメタル膜26を導電膜25とともに一括してドライエッチングすることで、括れ部分17aに残ったバリアメタル膜26がドライエッチング後に第１層間絶縁膜17上に残渣となることを防止でき、このような金属残渣物により発生する配線ショートなどでの歩留まりの低下を防止できる。
【００４６】
また、このような液晶パネル１の製造工程においては、歩留まり低下の要因となる欠陥の早期発見を目的として、特定の工程区間ごとに欠陥検査工程を追加し、図示しない欠陥検査装置を利用してパーティクルなどの異物の有無をチェックしている。
【００４７】
ここで、導電膜25として使用されるアルミニウム、あるいはアルミニウム合金は、バリアメタル膜26と同様に、成膜時の基板温度が高くなるにつれて結晶粒径が大きくなり、このように結晶粒径が大きくなると、導電膜25の表面の凹凸が激しくなって、配線表面の形態すなわちモフォロジ(morphology)が低下する。しかも、導電膜25として利用するアルミニウム、あるいはアルミニウム合金は、配線としての利用上、バリアメタル膜26より膜厚が大きいため、モフォロジの低下がより顕著に現れる。
【００４８】
このため、モフォロジの低下により、欠陥検査装置が導電膜25の表面の凹凸を擬似パーティクルとして認識し、この擬似パーティクルの検出に多くの検査時間を費やし、結果的に検査工程の処理能力を落としてしまうという問題が生じる。欠陥検査装置の検査感度レベルによっては、擬似パーティクルのみを集中的に検出してしまうために、検査工程そのものの意味がなくなってしまうおそれがある。
【００４９】
したがって、上記一実施の形態では、導電膜25の形成時に絶縁性基板３の温度を５０℃以下とすることで、導電膜25の表面の凹凸を抑制してモフォロジを改善し、擬似欠陥を欠陥検査装置にて誤検出することを防止でき、検査工程での時間短縮を図ることができ、製造性を向上できる。
【００５０】
さらに、導電膜25およびバリアメタル膜26，27は、成膜後に大気暴露することで表面に自然酸化膜が形成され、この自然酸化膜により接触抵抗が上昇してしまうため、上記一実施の形態では、バリアメタル膜形成工程と導電膜形成工程とを同一の製造装置内で連続的に行なうことで、バリアメタル膜26、導電膜25およびバリアメタル膜26，27を連続的に成膜し、自然酸化膜による接触抵抗の上昇を抑制できる。
【００５１】
なお、上記一実施の形態において、表示装置を液晶パネル１としたが、有機ＥＬ表示装置などにも上記アレイ基板２を対応させて用いることができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施の形態の基板装置の要部を示す説明断面図である。
【図２】同上基板装置の製造方法のアンダーコート膜形成工程およびアモルファスシリコン膜形成工程を示す説明断面図である。
【図３】同上基板装置の製造方法のトランジスタ形成工程を示す説明断面図である。
【図４】同上基板装置の層間絶縁膜の要部を拡大して示す説明断面図である。
【図５】同上基板装置の製造方法の絶縁膜形成工程とホール形成工程とを示す説明断面図である。
【図６】同上基板装置の製造方法の電極形成工程を示す説明断面図である。
【図７】同上基板装置の製造方法の保護膜形成工程、層間絶縁膜形成工程およびコンタクトホール形成工程を示す説明断面図である。
【図８】同上基板装置を備えた表示装置を示す説明断面図である。
【符号の説明】
【００５３】
２    基板装置としてのアレイ基板
３    絶縁性基板
５    半導体薄膜としての活性層
12    ソース領域
13    ドレイン領域
14    ゲート絶縁膜
15    ゲート電極
16    薄膜トランジスタ
17    層間絶縁膜としての第１層間絶縁膜
18，19    コンタクトホール
21    ソース電極
22    ドレイン電極
25    導電膜
26    バリアメタル膜
【図１】
2007165563.tif 000003
【図２】
2007165563.tif 000004
【図３】
2007165563.tif 000005
【図４】
2007165563.tif 000006
【図５】
2007165563.tif 000007
【図６】
2007165563.tif 000008
【図７】
2007165563.tif 000009
【図８】
2007165563.tif 000010