【事件の表示】
　特願２００９−２４９６７３「半導体装置及びその製造方法」拒絶査定不服審判事件〔平成２３年　５月１２日出願公開、特開２０１１−　９６８６２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成２１年１０月３０日の出願であって、平成２５年８月１４日付けの拒絶理由通知に対して、同年１０月９日に意見書及び手続補正書が提出されたが、同年１０月２８日付けで拒絶査定がなされた。
　これに対して、同年１２月２７日に拒絶査定不服審判が請求されるとともに手続補正書が提出されたものである。
　
　
第２．補正の却下の決定
【補正の却下の決定の結論】
　平成２５年１２月２７日に提出された手続補正書による補正を却下する。
　
【理由】
１．補正の内容
　平成２５年１２月２７日に提出された手続補正書による補正（以下「本件補正」という。）は、特許請求の範囲を補正するものであって、補正前の特許請求の範囲の請求項１〜１９を、補正後の特許請求の範囲の請求項１〜１９と補正するものであって、補正がなされた請求項である請求項１及び請求項１１について見ると、補正前後の請求項１及び請求項１１は各々次のとおりである。
　
（補正前）
　「【請求項１】
半導体基板と、
前記半導体基板に設けられた第１ウェル拡散層と、チャネル拡散層(38)とを含む第１の素子と、
前記半導体基板に設けられた第１フィールド酸化膜と、
前記第１フィールド酸化膜を介して前記第１の素子と隣接して設けられた第２の素子と
を備え、
その素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の前記半導体基板表面側に対する裏面側には設けられておらず、かつ、前記第１フィールド酸化膜の前記裏面側と前記第１ウェル拡散層とは接している
ことを特徴とする半導体装置。」
　「【請求項１１】
半導体基板に、第１の素子を素子分離用の第１フィールド酸化膜を介して第２の素子と隣接して形成する半導体装置の製造方法であって、
　前記第１の素子には、第１ウェル拡散層およびチャネル拡散層(38)が形成され、
　その素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の前記半導体基板表面側に対する裏面側には形成されず、かつ、前記第１フィールド酸化膜の前記裏面側と前記第１ウェル拡散層とは接するように、
第１チャネル形成用のフォトレジスト膜をパターンニングする工程を含む
ことを特徴とする半導体装置の製造方法。」
　
（補正後）
　「【請求項１】
半導体基板と、
前記半導体基板に設けられた第１ウェル拡散層と、チャネル拡散層(38)と、第１のソース領域、第１のゲート電極および第１のドレイン領域を含む第１の素子と、
前記半導体基板に設けられた第１フィールド酸化膜と、
前記第１フィールド酸化膜を介して前記第１の素子と隣接して設けられ、かつ、第２のソース領域、第２のゲート電極および第２のドレイン領域を含む第２の素子と
を備え、
前記第１の素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の前記半導体基板表面側に対する裏面側には設けられておらず、かつ、前記第１の素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の第１の一端部と前記第１フィールド酸化膜の延在方向の第２の一端部とは向かい合っており、前記第１の一端部と前記第３の一端部とは離間しており、かつ、前記第１フィールド酸化膜の前記裏面側と前記第１ウェル拡散層とは接しており、
前記第１の素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の隣に設けられた第２フィールド酸化膜の前記半導体基板表面側に対する裏面側には設けられておらず、かつ、前記第１の素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の前記第１の一端部とは反対側の、第２の一端部と前記第２フィールド酸化膜の延在方向の前記第３の一端部とは反対側の、第４の一端部とは向かい合っており、前記第２の一端部と前記第４の端部とは離間しており、かつ、前記第２フィールド酸化膜の前記裏面側と前記第１ウェル拡散層とは接している
ことを特徴とする半導体装置。」
　「【請求項１１】
半導体基板に、第１の素子を素子分離用の第１フィールド酸化膜を介して第２の素子と隣接して形成する半導体装置の製造方法であって、
　前記第１の素子には、第１ウェル拡散層およびチャネル拡散層(38)が形成され、第１のソース領域、第１のゲート電極および第１のドレイン領域が形成され、
　その素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の前記半導体基板表面側に対する裏面側には形成されず、かつ、その素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の第１の一端部と前記第１フィールド酸化膜の延在方向の第２の一端部とは向かい合っており、前記第１の一端部と前記第２の一端部とは離間しており、かつ、前記第１フィールド酸化膜の前記裏面側と前記第１ウェル拡散層とは接するように、
第１チャネル形成用のフォトレジスト膜をパターンニングする工程を含み、
　前記第２の素子は、第２のソース領域、第２のゲート電極および第２のドレイン領域を有しており、
前記第１の素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の隣に設けられた第２フィールド酸化膜の前記半導体基板表面側に対する裏面側には設けられておらず、かつ、前記第１の素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の前記第１の一端部とは反対側の、第２の一端部と前記第２フィールド酸化膜の延在方向の前記第３の一端部とは反対側の、第４の一端部とは向かい合っており、前記第２の一端部と前記第４の端部とは離間しており、かつ、前記第２フィールド酸化膜の前記裏面側と前記第１ウェル拡散層とは接している
ことを特徴とする半導体装置の製造方法。」
　
２．補正事項の整理
　本件補正における補正事項を整理すると次のとおりである。
（１）補正事項１
　補正前の請求項１の「第１ウェル拡散層と、チャネル拡散層(38)とを含む第１の素子」との記載を、補正後の請求項１は「第１ウェル拡散層と、チャネル拡散層(38)と、第１のソース領域、第１のゲート電極および第１のドレイン領域を含む第１の素子」とすること。
　
（２）補正事項２
　補正前の請求項１の「第２の素子」との記載を、補正後の請求項１は「かつ、第２のソース領域、第２のゲート電極および第２のドレイン領域を含む第２の素子」とすること。
　
（３）補正事項３
　補正前の請求項１の「その素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の前記半導体基板表面側に対する裏面側には設けられておらず、かつ、前記第１フィールド酸化膜の前記裏面側と前記第１ウェル拡散層とは接している」との記載を、補正後の請求項１は「前記第１の素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の前記半導体基板表面側に対する裏面側には設けられておらず、かつ、前記第１の素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の第１の一端部と前記第１フィールド酸化膜の延在方向の第２の一端部とは向かい合っており、前記第１の一端部と前記第３の一端部とは離間しており、かつ、前記第１フィールド酸化膜の前記裏面側と前記第１ウェル拡散層とは接しており」とすること。
　
（４）補正事項４
　補正後の請求項１に「前記第１の素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の隣に設けられた第２フィールド酸化膜の前記半導体基板表面側に対する裏面側には設けられておらず、かつ、前記第１の素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の前記第１の一端部とは反対側の、第２の一端部と前記第２フィールド酸化膜の延在方向の前記第３の一端部とは反対側の、第４の一端部とは向かい合っており、前記第２の一端部と前記第４の端部とは離間しており、かつ、前記第２フィールド酸化膜の前記裏面側と前記第１ウェル拡散層とは接している」との記載を加入すること。
　
（５）補正事項５
　補正前の請求項１１の「前記第１の素子には、第１ウェル拡散層およびチャネル拡散層(38)が形成され」との記載を、補正後の請求項１１は「前記第１の素子には、第１ウェル拡散層およびチャネル拡散層(38)が形成され、第１のソース領域、第１のゲート電極および第１のドレイン領域が形成され」とすること。
　
（６）補正事項６
　補正前の請求項１１の「その素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の前記半導体基板表面側に対する裏面側には形成されず、かつ、前記第１フィールド酸化膜の前記裏面側と前記第１ウェル拡散層とは接するように」との記載を、補正後の請求項１１は「その素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の前記半導体基板表面側に対する裏面側には形成されず、かつ、その素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の第１の一端部と前記第１フィールド酸化膜の延在方向の第２の一端部とは向かい合っており、前記第１の一端部と前記第２の一端部とは離間しており、かつ、前記第１フィールド酸化膜の前記裏面側と前記第１ウェル拡散層とは接するように」とすること。
　
（７）補正事項７
　補正後の請求項１１に「前記第２の素子は、第２のソース領域、第２のゲート電極および第２のドレイン領域を有しており」との記載を加入すること。
　
（４）補正事項８
　補正後の請求項１１に「前記第１の素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の隣に設けられた第２フィールド酸化膜の前記半導体基板表面側に対する裏面側には設けられておらず、かつ、前記第１の素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の前記第１の一端部とは反対側の、第２の一端部と前記第２フィールド酸化膜の延在方向の前記第３の一端部とは反対側の、第４の一端部とは向かい合っており、前記第２の一端部と前記第４の端部とは離間しており、かつ、前記第２フィールド酸化膜の前記裏面側と前記第１ウェル拡散層とは接している」との記載を加入すること。
　
３．新規事項の追加の有無及び補正の目的の適否についての検討
（１）補正事項１、５について
　ア．補正事項１の補正は、補正前の請求項１に係る発明の発明特定事項である「第１ウェル拡散層と、チャネル拡散層(38)とを含む第１の素子」が、本件補正後は、さらに、「第１のソース領域、第１のゲート電極および第１のドレイン領域」を含むという技術的限定を加えるものである。
　同様に、補正事項５の補正は、補正前の請求項１１に係る発明の発明特定事項である「第１ウェル拡散層およびチャネル拡散層(38)が形成」される「第１の素子」に、本件補正後は、さらに、「第１のソース領域、第１のゲート電極および第１のドレイン領域が形成され」るという技術的限定を加えるものである。
　したがって、補正事項１及び５の補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１及び５の補正は特許法第１７条の２第５項に規定する要件を満たす。
　
　イ．また、補正事項１及び５により補正された部分は、本願の願書に最初に添付した明細書（以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。）の段落【００２８】の「第１および第２の素子として、それぞれ、半導体基板に形成された第１ウェル拡散層と第１ソース及びドレイン高濃度拡散層と、第１ソース高濃度拡散層と第１ドレイン高濃度拡散層との間の半導体基板上に第１ゲート酸化膜を介して形成された第１ゲート電極と、第１ゲート電極の下に第１チャネル拡散層とを有する第１ＭＯＳトランジスタを適用してもよい。」という記載に基づくものと認められるから、補正事項１及び５は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項１及び５の補正は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項の規定に適合している。
　
（２）補正事項２、７について
　ア．補正事項２の補正は、補正前の請求項１に係る発明の発明特定事項である「第２の素子」が、本件補正後は、「第２のソース領域、第２のゲート電極および第２のドレイン領域」を含むという技術的限定を加えるものである。
　同様に、補正事項７の補正は、補正前の請求項１１に係る発明の発明特定事項である「第２の素子」が、本件補正後は、「前記第２の素子は、第２のソース領域、第２のゲート電極および第２のドレイン領域を有して」いるという技術的限定を加えるものである。
　したがって、補正事項２及び７の補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項２及び７の補正は特許法第１７条の２第５項に規定する要件を満たす。
　
　イ．また、補正事項２及び７により補正された部分は、当初明細書の段落【００２８】の「第１および第２の素子として、それぞれ、半導体基板に形成された第１ウェル拡散層と第１ソース及びドレイン高濃度拡散層と、第１ソース高濃度拡散層と第１ドレイン高濃度拡散層との間の半導体基板上に第１ゲート酸化膜を介して形成された第１ゲート電極と、第１ゲート電極の下に第１チャネル拡散層とを有する第１ＭＯＳトランジスタを適用してもよい。」という記載に基づくものと認められるから、補正事項２及び７は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２及び７の補正は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項の規定に適合している。
　
（３）補正事項３、６について
　ア．補正事項３のうち、補正前の「その素子の断面構造」という記載を補正後は「第１の素子の断面構造」にする補正は、直前に「第２の素子と」という記載で終わる段落が存在しており、前記「その素子」という記載では、「第1の素子」を指すか「第2の素子」を指すのか不明りょうであったため、「第１の素子」の「断面構造」であることを明確にしたものである。
　したがって、補正事項３のうち補正前の「その素子の断面構造」という記載を補正後は「第１の素子の断面構造」にする補正は、特許法第１７条の２第５項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　
　イ．補正事項３のうち、補正前の請求項１に「かつ、前記第１の素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の第１の一端部と前記第１フィールド酸化膜の延在方向の第２の一端部とは向かい合っており、前記第１の一端部と前記第３の一端部とは離間しており」という記載を加入する補正は、「前記第１の素子の断面構造」における「前記チャネル拡散層(38)」と「前記第１フィールド酸化膜」の位置関係を限定することで、「前記第１の素子」の「構造」に技術的限定を加えるものである。
　補正事項６の補正は、補正前の請求項１１に「かつ、その素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の第１の一端部と前記第１フィールド酸化膜の延在方向の第２の一端部とは向かい合っており、前記第１の一端部と前記第２の一端部とは離間しており」という記載を加入する補正であるから、同様に、「その素子の断面構造」における「前記チャネル拡散層(38)」と「前記第１フィールド酸化膜」の位置関係を限定することで、「その素子」の「構造」に技術的限定を加えるものである。
　したがって、補正前の請求項１に「かつ、前記第１の素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の第１の一端部と前記第１フィールド酸化膜の延在方向の第２の一端部とは向かい合っており、前記第１の一端部と前記第３の一端部とは離間しており」という記載を加入する補正事項３の補正、及び、補正事項７の補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
　ウ.以上ａ、ｂから、補正事項３及び６の補正は特許法第１７条の２第５項に規定する要件を満たす。
　
　エ．また、補正事項３及び６により補正された部分は、当初明細書等における図１及び図１８の記載に基づくものと認められるから、補正事項３及び６は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項３及び６の補正は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項の規定に適合している。
　
（４）補正事項４、８について
　ア. 補正事項４及び８の補正は、補正後の請求項１ないし請求項１１に、補正前には存在しなかった発明特定事項である「第２のフィールド酸化膜」を加入する補正である。
　したがって、補正事項４及び８の補正は、発明を特定するために必要な事項を限定する補正でないから、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものには、該当しない。
　そして、補正事項４及び８の補正が、特許法第１７条の２第５項第１号に掲げる請求項の削除、同項第３号に掲げる誤記の訂正、及び、同項第４号に掲げる明りょうでない記載の釈明のいずれにも該当しないことは、明らかである。
　よって、補正事項４及び８の補正は特許法第１７条の２第５項に規定する要件を満たさない。
　
　イ．また、補正事項４及び８により補正された部分は、当初明細書等における図１及び図１８の記載に基づくものと認められるから、補正事項４及び８は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項４及び８の補正は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項の規定に適合している。
　
（５）新規事項の追加の有無及び補正の目的の適否についてのまとめ
　以上検討したとおり、補正事項１〜８の補正は、特許法第１７条の２第３項に規定する要件を満たしている。よって、本件補正は特許法第１７条の２第３項に規定する要件を満たしている。
　一方、補正事項１〜３及び５〜７の補正は特許法第１７条の２第５項に規定する要件を満たすが、補正事項４及び８の補正は、特許法第１７条の２第５項に規定する要件を満たしていない。よって、本件補正は特許法第１７条の２第５項に規定する要件を満たしていない。
　
４．独立特許要件の検討
　上記「３．新規事項の追加の有無及び補正の目的の適否についての検討」において検討したとおり、本件補正は特許法第１７条の２第５項に規定する要件を満たしていない。
　しかしながら、本項では、仮に、本件補正が当該要件を満たすとした場合において、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が、いわゆる独立特許要件を満たすものであるか否かについて、請求項１に係る発明に関して、検討する。
　
（１）補正発明
　本件補正による補正後の請求項１〜１９に係る発明は、本件補正により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項１〜１９に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、次のとおりである。
　
「【請求項１】
半導体基板と、
前記半導体基板に設けられた第１ウェル拡散層と、チャネル拡散層(38)と、第１のソース領域、第１のゲート電極および第１のドレイン領域を含む第１の素子と、
前記半導体基板に設けられた第１フィールド酸化膜と、
前記第１フィールド酸化膜を介して前記第１の素子と隣接して設けられ、かつ、第２のソース領域、第２のゲート電極および第２のドレイン領域を含む第２の素子と
を備え、
前記第１の素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の前記半導体基板表面側に対する裏面側には設けられておらず、かつ、前記第１の素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の第１の一端部と前記第１フィールド酸化膜の延在方向の第２の一端部とは向かい合っており、前記第１の一端部と前記第
２
前記第１の素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の隣に設けられた第２フィールド酸化膜の前記半導体基板表面側に対する裏面側には設けられておらず、かつ、前記第１の素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の前記第１の一端部とは反対側の、第
３
２
３
ことを特徴とする半導体装置。」
（以上の記載において、下線は当審において付したものである。以下、同じ。）
　
　ただし、
　ア．補正後の請求項１には、「前記第１の素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の第１の一端部と前記第１フィールド酸化膜の延在方向の第２の一端部とは向かい合っており、前記第１の一端部と前記第
３
　しかし、「第３の一端部」という語句は、補正後の請求項１においては、上記記載が初出であり、「前記」という記載は意味不明である。さらに、審判請求書には、「 ３．本願発明が特許されるべき理由」の項に、『特に、「かつ、その素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の第１の一端部と前記第１フィールド酸化膜の延在方向の第２の一端部とは向かい合っており、前記第１の一端部と前記第
２
　したがって、「前記第１の一端部と前記第
３
２
　
　イ．そして、前記ａ．で摘記したように、補正後の請求項１において、「第２の一端部」は、「第１フィールド酸化膜の延在方向」の「一端部」である。
　そうすると、補正後の請求項１の「前記チャネル拡散層(38)の延在方向の前記第１の一端部とは反対側の、第
２
　したがって、前記の「前記チャネル拡散層(38)の延在方向の前記第１の一端部とは反対側の、第
２
３
　
　ウ．ここで、審判請求書が本件補正の根拠として挙げた図１には、第２フィールド酸化膜の延在方向の一端部は、第１フィールド酸化膜の延在方向の一端部に対して、ＭＯＳトランジスタからみて反対側に位置することが、図示されている。
　そして、補正後の請求項１において、「前記第１フィールド酸化膜の延在方向」の「一端部」は、「第２の一端部」である。
　そうすると、補正後の請求項１の「前記第２フィールド酸化膜の延在方向の前記第
３
２
　
　エ．以上のア．〜ウ．を総合すると、補正後の請求項１の「前記第
２
３
　
　オ．よって、補正発明を上記のように認定した。
　
（２）引用例に記載された発明
（２−１）引用例の記載事項
　本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−１４４１８９号公報（以下「引用例」という。）には、「半導体集積回路装置及びその製造方法」（発明の名称）について、図１〜図１０とともに、次の記載がある（なお、下線は当合議体が付加したものである。以下同じ。）。
　
ａ．「【０００１】
【発明の属する技術分野】本発明は
半導体集積回路装置
アンプ系回路において対（ペア）で構成される絶縁ゲート電界効果トランジスタ（以下、ＭＯＳＦＥＴ
　
ｂ．「【０００２】
【従来の技術】従来、底部にチャンネルストッパを設け、基板に一部埋設する厚い熱酸化膜を選択的熱酸化法により形成する、いわゆるＬＯＣＯＳ技術と称せられる素子分離技術が一般的に用いられていた。
【０００３】しかしこの技術は高温、長時間の熱酸化を必要とし、熱歪みが発生し、境界で不所望なバーズビークが形成され、また素子分離幅を狭くすることができない、等の短所を有している。
【０００４】このために最近ではトレンチ素子分離技術が広く用いられるようになってきた。このトレンチ素子分離技術は、トレンチエッチング−酸化膜成長−ＣＭＰ（化学的機械研磨）のプロセスにより素子分離領域を形成するものである。
　……（中略）……
【０００８】しかしながら上記した従来技術では、ＣＭＰ工程においてトレンチ素子分離領域２と隣接する素子領域の箇所Ａに歪みによる結晶欠陥が発生し、このために図９（Ａ）に示すようなゲート電圧−ドレイン電流特性となり、ＭＯＳＦＥＴのしきい値電圧（以下、Ｖｔ、と称する）に変動が起こり、これにより複数のＭＯＳＦＥＴのＶｔ間のバラツキが大きくなる。
【０００９】例えば、２つのＭＯＳＦＥＴをペアで用いるアンプ回路において、箇所Ａによる影響によりＶｔが数十ｍＶから数百ｍＶと大きく変化することが有り、この場合、回路が正常に動作することができなくなる。
【００１０】以上はＮチャンネル型ＭＯＳＦＥＴで説明したが、Ｐチャンネル型ＭＯＳＦＥＴでも問題は同様である。」
　
ｃ．「【００１４】
【発明が解決しようとする課題】以上説明したように、図７，図８で示した従来技術では、Ｖｔを含む特性の変動が大きくなり、このために特に
ＭＯＳＦＥＴ対（ペア）を必要とするアンプ回路
【００１５】一方、図１０で示した従来技術では、ＭＯＳＦＥＴが必要とする面積が大きくなるから集積度が低下するという問題点を有する。
【００１６】したがって本発明の目的は、Ｖｔの変動を抑制し、且つ集積度を低下させることがないＭＯＳＦＥＴを具備した半導体集積回路装置を提供することである。」
　
ｄ．「【００２２】
【発明の実施の形態】以下図面を参照して本発明を説明する。
【００２３】
図１及び図２は本発明の実施の形態のＭＯＳＦＥＴ
図２（Ａ）は図１（Ａ）のＢ−Ｂ部の断面図であり
【００２４】
Ｐ型シリコン基板１
【００２５】
トレンチ素子分離領域２により区画され且つ囲まれた素子領域に形成されたＭＯＳＦＥＴは、チャンネル領域１０、Ｎ
+ 
ソース、ドレイン領域７，８、チャンネル領域上にゲート酸化膜４を介して設けられたゲート電極５、ゲート電極側面の側面酸化膜６を具備して構成されている
【００２６】本発明では、
チャンネル領域１０の幅Ｗのうち、トレンチ素子分離領域２に接する両端部分（境界部分）（幅Ｗ２）はそれぞれ基板の主面から深さ２０ｎｍのＰ
+ 
チャンネル領域１２となっており
Ｐ
+ 
チャンネル領域１２と連続的に隣接するチャンネル領域の中央部分（幅Ｗ１）は基板の主面から深さ２０ｎｍのＰ
- 
チャンネル領域１１となっている
【００２７】これにより、ＭＯＳＦＥＴの主動作の領域となる中央部分（Ｐ- チャンネル領域１１）のＶｔが＋０．５Ｖであり、端部分（Ｐ+ チャンネル領域１２）のＶｔは＋０．７Ｖとなる。
【００２８】すなわち、Ｐ- チャンネル領域１１はＰ型基板にリンや砒素等の５価の元素を導入することにより形成されているから、ゲート電極に正電圧を印加した際に、電子が充分に集まりソース・ドレイン間の電流が流れ易くなっている。
【００２９】一方、Ｐ+ チャンネル領域１２はＰ型基板にボロン等の３価の元素を導入することにより形成されているから、ゲート電極に正電圧を印加した際に、電子の集まりが充分でなくソース・ドレイン間の電流が流れにくくなっている。
【００３０】このために、ＭＯＳＦＥＴとしての特性はチャンネル幅Ｗ１を有する中央部分のＰ- チャンネル領域１１で決定され、トレンチ素子分離領域２との界面箇所Ａに結晶欠陥が発生していても、それによる影響は少なくなり、複数のＭＯＳＦＥＴ間のＶｔのバラツキが回路に支障が無い程度に抑えることができる。」
　
ｅ．「【００３２】次に図３乃至図５を参照して実施の形態の製造方法を説明する。
【００３３】先ず、図３（Ａ）において、
Ｐ型シリコン基板１
【００３４】次に、図３（Ｂ）において、
シリコン窒化膜パターン１５をマスクにして、ドライエッチングもしくはウェットエッチングによりトレンチ（溝）１６を形成する
【００３５】次に、図３（Ｃ）において、フォトレジストパターンが残っていた場合はそれを除去した後、
トレンチ１６を埋め込むようにＣＶＤ法等により全体にシリコン酸化膜１７を堆積する
【００３６】次に、図３（Ｄ）において、シリコン窒化膜パターン１５をエッチングストッパにしてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により
シリコン酸化膜１７を平坦化する
　……（中略）……
【００３８】そして全面にボロンをエネルギー２００ｋｅＶ、ドーズ量２×１０13ｃｍ-2でイオン注入し、その後の活性化熱処理により
トレンチ素子分離領域２の底部に接して素子領域で基板の主面（表面）から３００ｎｍの深さにピークがあるＰ
+ 
チャネルストッパ領域３を形成する
【００３９】次に、図４において、チャンネル領域中央部のチャンネルドープを行う。図４（Ａ）は平面図であり、図４（Ｂ）は図４（Ａ）のＡ−Ａ部の断面図である。
【００４０】開口１８Ａを設けたフォトレジストパターン１８を形成し、開口１８Ａを通してＮ型不純物の砒素を低エネルギー２０ｋｅＶ、低ドーズ量１×１０11ｃｍ-2でイオン注入する。この量はＰ型シリコン基板１のＰ型不純物の量よりも少量であるから、その後の活性化熱処理によりキャンセリングされて主面（表面）から深さ２０ｎｍのＰ- チャンネル領域１１が形成される。チャネル長方向に２点鎖線で示すチャンネル形成境域よりもはみ出した部分は、ソース、ドレインのＮ型不純物量の方が多量であるから、Ｎ+ ソース、ドレイン領域となる。
【００４１】次に、図５において、チャンネル領域端部のチャンネルドープを行う。図５（Ａ）は平面図であり、図５（Ｂ）は図５（Ａ）のＡ−Ａ部の断面図である。
【００４２】開口１９Ａを設けたフォトレジストパターン１９を形成し、開口１９Ａを通してＰ型不純物のボロンを低エネルギー、低ドーズ量でイオン注入し、その後の活性化熱処理により主面（表面）から深さ２０ｎｍのＰ+ チャンネル領域１２が形成される。チャネル長方向に２点鎖線で示すチャンネル形成境域よりもはみ出した部分は、ソース、ドレインのＮ型不純物量の方が多量であるから、Ｎ+ ソース、ドレイン領域となる。また、開口１９Ａをトレンチ素子分離領域２ともオーバラップさせてトレンチ素子分離領域２との間に確実にＰ+ 領域１２が形成されるように配慮する必要がある。
【００４３】また、図４工程と図５の工程とを逆にしても差し支えない。さらに、図４の工程においてチャンネル領域以外の注入された箇所は、Ｎ+ ソース、ドレイン領域やＰ+ チャンネル領域１２になるから、図４において低エネルギー、低ドーズ量のＮ型不純物のイオン注入をマスクを用いないで全面に行ってもよい。また、図５の工程におけるＰ型不純物のイオン注入用のマスクは、チャンネル領域中央部、すなわちＰ- チャンネル領域１１もしくは同領域を形成する箇所だけを遮蔽したマスクであればよい。
【００４４】必要なのは、図４及び図５の工程が終わった時点で、Ｐ- チャンネル領域１１及びＰ+ チャンネル領域１２の実効的な不純物濃度がそれぞれの所定のＶｔが得られるようになっていることである。
【００４５】次に、表面に薄いシリコン酸化膜が形成されていた場合はその膜をフッ酸で除去し、熱酸化によりゲートシリコン酸化膜４を形成し、その上からトレンチ素子分離領域２上に延在するゲート電極５を多結晶シリコンから形成し、ゲート電極側面に側面酸化膜６を形成し、
このゲート電極構造をマスクの一部として、リンをエネルギー４０ｋｅＶ、ドーズ量１×１０
15
ｃｍ
-2
でイオン注入し、その後の活性化熱処理により基板の主面（表面）から３０ｎｍの深さのＮ
+ 
ソース、ドレイン領域７，８を形成して
【００４６】尚、実施の形態においてはＮチャンネル型ＭＯＳＦＥＴについてのみ説明したが、本発明はＰチャンネル型ＭＯＳＦＥＴにも適用することができる。Ｐチャンネル型ＭＯＳＦＥＴの場合は、チャンネル領域の中央部分がＮ- チャンネル領域となり、０．３μｍ〜０．６μｍ幅のＮ+ チャンネル領域がそれぞれの端部分に形成され、例えばＮ- チャンネル領域のＶｔが−０．５Ｖの場合に、Ｎ+ チャンネル領域のＶｔは−０．６Ｖ〜−０．９Ｖにする。すなわち、Ｖｔを絶対値で０．１Ｖ〜０．４Ｖだけ上昇させる。」
　
ｆ．「【００４８】次に本発明の
ＭＯＳＦＥＴを用いたセンスアンプ回路
トレンチ素子分離領域により区画された素子領域に形成されたＭＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ２がフリップフロップを構成している
　……（中略）……
【００５０】しかし図６の回路のＭＯＳＦＥＴＱ１、Ｑ２は図１及び図２に示したように、チャンネル領域１０の中央部がメインとなる低いＶｔのＰ- チャンネル領域１１であり、両端部分が高いＶｔのＰ+ チャンネル領域１２であるから、トレンチ素子分離領域近傍の結晶欠陥の影響を受けず、ＭＯＳＦＥＴＱ１のＶｔとＭＯＳＦＥＴＱ２のＶｔの差ΔＶｔを数ｍＶ〜３０ｍＶにすることができ、正常なセンス動作が保証される。」
　
ｇ．「【００５１】
【発明の効果】以上説明したように本発明によれば、チャンネル領域の両端部分のＶｔをメインとなる中央部分のＶｔよりも高めてトレンチ素子分離領域近傍の結晶欠陥の影響を受けないようにしたから、ＭＯＳＦＥＴ全体としてのＶｔの変動を抑制し、複数のＭＯＳＦＥＴ間のＶｔ差を少なくすることができる。これにより２つのＭＯＳＦＥＴをペアとして使用するアンプ回路の正常動作が常に可能となる。
【００５２】また、リングゲート構造を用いていないから、集積度を向上させることができる。」
　
ｈ．図１（Ａ）のＢ−Ｂ部及びＣ−Ｃ部の断面図である、図２（Ａ）及び（Ｂ）には、Ｐ型シリコン基板１の主面の、２つのトレンチ素子分離領域２の間の中央部分に、ゲート酸化膜４とゲート電極５と側面酸化膜６からなるゲートが形成されていること、前記Ｐ型シリコン基板１の主面側の前記ゲートの直下の領域はチャンネル領域１０であること、前記Ｐ型シリコン基板１の主面側における、前記チャンネル領域１０の両側の各端部から前記トレンチ素子分離領域２までの領域は、それぞれ、ソース、ドレイン領域７、８であること、が示されている。
　ここで、前記Ｂ−Ｂ部及びＣ−Ｃ部の断面図とは、ゲートを挟んでソース、ドレイン領域７、８を結ぶ方向の断面図であるから、トランジスタの、いわゆるゲート長方向で見た断面図である。
　
ｉ．図１（Ａ）には、チャンネル領域１０、ソース、ドレイン領域７，８、ゲート電極５、側面酸化膜６を具備して構成されるＭＯＳＦＥＴの隣に、トレンチ素子分離領域２を介して、少なくともゲート電極、側面酸化膜を具備して構成される別の素子が形成されること、前記別の素子は、前記ＭＯＳＦＥＴの前記ゲート電極５の幅方向で、当該ＭＯＳＦＥＴに隣接すること、が示されている。
　また、図１（Ｂ）には、Ｐ+チャンネル領域１２は、チャンネル領域１０の両端部に形成されることが示されている。
　
ｊ．図４（Ａ）には、フォトレジストパターン１８の開口１８Ａは、チャンネル領域１０を示す長方形の幅方向でも長さ方向でも、トレンチ素子分離領域２には重ならない位置に形成されることが示されている。
　また、図４（Ｂ）には、Ｐ＋チャネルストッパ領域３はトレンチ素子分離領域２の底面に接して形成されていることが図示されている。
　
（２−２）引用例に記載された発明
　以上「（２−１）引用例の記載」のａ．〜ｊ．を総合すると、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「Ｐ型シリコン基板１と、
　前記Ｐ型シリコン基板１の素子領域に形成された、チャンネル領域１０、Ｎ+ ソース、ドレイン領域７，８、前記チャンネル領域１０上にゲート酸化膜４を介して設けられたゲート電極５、前記ゲート電極５側面の側面酸化膜６を具備して構成され、前記チャンネル領域１０は、前記トレンチ素子分離領域２に接する両端部分はＰ+ チャンネル領域１２であり、前記Ｐ+ チャンネル領域１２と連続的に隣接する前記チャンネル領域１０の中央部分はＰ- チャンネル領域１１である、ＭＯＳＦＥＴＱ１と、
　前記Ｐ型シリコン基板１の素子領域を囲んで形成されたトレンチ１６を埋め込むように堆積され平坦化されたシリコン酸化膜１７からなり、前記素子領域を区画するトレンチ素子分離領域２と、
　前記ＭＯＳＦＥＴＱ１とＭＯＳＦＥＴ対（ペア）をなしてセンスアンプ回路を構成し、トレンチ素子分離領域２により区画された素子領域に形成されたＭＯＳＦＥＴＱ２と、
　前記トレンチ素子分離領域２の底部に接して形成されたＰ+ チャネルストッパ領域３と、
を備え、
　前記ＭＯＳＦＥＴＱ１をゲート長方向での断面から見ると、
　前記Ｐ型シリコン基板１の主面の、２つの前記トレンチ素子分離領域２の間の中央部分に、前記ゲート酸化膜４と前記ゲート電極５と前記側面酸化膜６からなるゲートが形成されており、
　前記Ｐ型シリコン基板１の主面側の前記ゲートの直下の領域は前記チャンネル領域１０であり、
　前記Ｐ型シリコン基板１の主面側における、前記チャンネル領域１０の両側の各端部から前記トレンチ素子分離領域２までの領域は、それぞれ、ソース、ドレイン領域７、８である、
ことを特徴とする、アンプ系回路において対で構成されるＭＯＳＦＥＴを有する半導体集積回路装置。」
　
（３）対比
（３−１）補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　ア．引用発明の「Ｐ型シリコン基板１」は、補正発明の「半導体基板」に相当する。
　
　イ．引用発明の「前記トレンチ素子分離領域２に接する両端部分はＰ+ チャンネル領域１２」と「前記Ｐ+ チャンネル領域１２と連続的に隣接する前記チャンネル領域１０の中央部分はＰ- チャンネル領域１１」とからなる「チャンネル領域１０」は、Ｐ型不純物が拡散された「領域」であることは自明であるから、補正発明の「チャネル拡散層(38)」に相当する。
　引用発明の「前記ＭＯＳＦＥＴＱ１をゲート長方向での断面から見る」ときの「ソース、ドレイン領域７、８」は、補正発明の「第１のソース領域」及び「第１のドレイン領域」に相当する。
　また、引用発明の「ゲート電極５」は、補正発明の「第１のゲート電極」に相当する。
　以上から、引用発明の「前記Ｐ型シリコン基板１の素子領域に形成された、チャンネル領域１０、Ｎ+ ソース、ドレイン領域７，８、前記チャンネル領域１０上にゲート酸化膜４を介して設けられたゲート電極５、前記ゲート電極５側面の側面酸化膜６を具備して構成され、前記チャンネル領域１０は、前記トレンチ素子分離領域２に接する両端部分はＰ+ チャンネル領域１２であり、前記Ｐ+ チャンネル領域１２と連続的に隣接する前記チャンネル領域１０の中央部分はＰ- チャンネル領域１１である、ＭＯＳＦＥＴＱ１」と、補正発明の「前記半導体基板に設けられた第１ウェル拡散層と、チャネル拡散層(38)と、第１のソース領域、第１のゲート電極および第１のドレイン領域を含む第１の素子」とは、「前記半導体基板に設けられた」、「チャネル拡散層(38)と、第１のソース領域、第１のゲート電極および第１のドレイン領域を含む第１の素子」である点で共通する。
　
　ウ．引用発明の「前記Ｐ型シリコン基板１の素子領域を囲んで形成されたトレンチ１６を埋め込むように堆積され平坦化されたシリコン酸化膜１７からなり、前記素子領域を区画するトレンチ素子分離領域２」は、いわゆるＳＴＩ(Shallow Trench Isolation)技術を用いて形成された酸化膜である。
　ここで、一般に、「フィールド酸化膜」は、ＬＯＣＯＳやＳＴＩと称される酸化膜を総称したものであることは、当業者の技術常識である（要すれば、特開平１１−３０７７７１号公報の段落【００３７】、特開平１１−１５０２４１号公報の段落【００１８】を参照。）。
　したがって、引用発明の「前記Ｐ型シリコン基板１の素子領域を囲んで形成されたトレンチ１６を埋め込むように堆積され平坦化されたシリコン酸化膜１７からなり、前記素子領域を区画するトレンチ素子分離領域２」は、補正発明の「前記半導体基板に設けられた第１フィールド酸化膜」ないし「第２フィールド酸化膜」に相当する。
　
　エ．引用発明の「前記ＭＯＳＦＥＴＱ１とＭＯＳＦＥＴ対（ペア）をなしてセンスアンプ回路を構成し、トレンチ素子分離領域２により区画された素子領域に形成されたＭＯＳＦＥＴＱ２」は、「ＭＯＳＦＥＴ」である以上は、ソース領域、ゲート電極、ドレイン領域を有することは、当然である。
　そして、前記「ＭＯＳＦＥＴＱ２」は「トレンチ素子分離領域２により区画された素子領域に形成され」るものの、前記「ＭＯＳＦＥＴＱ１」が形成される「素子領域」を「区画」する「トレンチ素子分離領域２」と同じ「トレンチ素子分離領域２」で「区画」されるかどうかは不明である。
　したがって、引用発明の「前記ＭＯＳＦＥＴＱ１とＭＯＳＦＥＴ対（ペア）をなしてセンスアンプ回路を構成し、トレンチ素子分離領域２により区画された素子領域に形成されたＭＯＳＦＥＴＱ２」と、補正発明の「前記第１フィールド酸化膜を介して前記第１の素子と隣接して設けられ、かつ、第２のソース領域、第２のゲート電極および第２のドレイン領域を含む第２の素子」とは、「第２のソース領域、第２のゲート電極および第２のドレイン領域を含む第２の素子」である点で共通する。
　
　オ．引用発明において、「前記Ｐ型シリコン基板１の素子領域を囲んで形成されたトレンチ１６を埋め込むように堆積され平坦化されたシリコン酸化膜１７からなり、前記素子領域を区画するトレンチ素子分離領域２」は、「前記ＭＯＳＦＥＴＱ１をゲート長方向での断面から見ると」、「前記トレンチ素子分離領域２」が「２つ」あるように見える。そして、引用発明は「前記ＭＯＳＦＥＴＱ１をゲート長方向での断面から見ると」、「前記Ｐ型シリコン基板１の主面の、２つの前記トレンチ素子分離領域２の間の中央部分に、前記ゲート酸化膜４と前記ゲート電極５と前記側面酸化膜６からなるゲートが形成されて」いるから、「２つ」の「前記トレンチ素子分離領域２」は、「ゲート」を間に挟んで、それぞれ、隣に設けられていると認められる。
　これに対して、補正発明は、「前記第１の素子の断面構造でみて」、「前記第１フィールド酸化膜の隣に設けられた第２フィールド酸化膜」を有する。そして、補正発明は、「前記チャネル拡散層(38)の延在方向の第１の一端部と前記第１フィールド酸化膜の延在方向の第２の一端部とは向かい合って」いるとともに、「前記チャネル拡散層(38)の延在方向の前記第１の一端部とは反対側の、第
３
２
　すなわち、引用発明と補正発明とは、「前記第１の素子の断面構造でみて」、それぞれ「隣に設けられた」、「第１」及び「第２」の「２つ」の「フィールド酸化膜」を有する点では相違するところがない。
　したがって、引用発明の「前記ＭＯＳＦＥＴＱ１をゲート長方向での断面から見る」ときの「２つの前記トレンチ素子分離領域２」の、一方は補正発明の「前記第１の素子の断面構造」でみたときの「第１フィールド酸化膜」に相当し、他方は「前記第１の素子の断面構造」でみたときの「第２フィールド酸化膜」に相当する。
　
　カ．引用発明の「前記ＭＯＳＦＥＴＱ１をゲート長方向での断面から見ると」、「前記Ｐ型シリコン基板１の主面の、２つの前記トレンチ素子分離領域２の間の中央部分に、前記ゲート酸化膜４と前記ゲート電極５と前記側面酸化膜６からなるゲートが形成されており」、「前記Ｐ型シリコン基板１の主面側の前記ゲートの直下の領域は前記チャンネル領域１０であり」、「前記Ｐ型シリコン基板１の主面側における、前記チャンネル領域１０の両側の各端部から前記トレンチ素子分離領域２までの領域は、それぞれ、ソース、ドレイン領域７、８である」。
　ここで、「前記チャンネル領域１０」は、「前記Ｐ型シリコン基板１の主面側の前記ゲートの直下の領域」に存在し、「前記Ｐ型シリコン基板１の主面側における、前記チャンネル領域１０の両側の各端部から前記トレンチ素子分離領域２までの領域は、それぞれ、ソース、ドレイン領域７、８である」。したがって、当然に、「前記チャンネル領域１０」は、「前記トレンチ素子分離領域２」の「前記Ｐ型シリコン基板１の主面側」に対向する裏面側には設けられていない。
　また、「前記Ｐ型シリコン基板１の主面側における、前記チャンネル領域１０の両側の各端部から前記トレンチ素子分離領域２までの領域は、それぞれ、ソース、ドレイン領域７、８である」から、「２つの前記トレンチ素子分離領域２」のうちの一つの「トレンチ素子分離領域２」の、「前記ゲート酸化膜４と前記ゲート電極５と前記側面酸化膜６からなるゲート」に対向する部分の端部は、「前記チャンネル領域１０」の一方の「側」の「端部」と、互いに向かい合うとともに、離間している。
　したがって、引用発明の「前記ＭＯＳＦＥＴＱ１をゲート長方向での断面から見ると」、「前記Ｐ型シリコン基板１の主面の、２つの前記トレンチ素子分離領域２の間の中央部分に、前記ゲート酸化膜４と前記ゲート電極５と前記側面酸化膜６からなるゲートが形成されており」、「前記Ｐ型シリコン基板１の主面側の前記ゲートの直下の領域は前記チャンネル領域１０であり」、「前記Ｐ型シリコン基板１の主面側における、前記チャンネル領域１０の両側の各端部から前記トレンチ素子分離領域２までの領域は、それぞれ、ソース、ドレイン領域７、８である」ことと、補正発明の「前記第１の素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の前記半導体基板表面側に対する裏面側には設けられておらず、かつ、前記第１の素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の第１の一端部と前記第１フィールド酸化膜の延在方向の第２の一端部とは向かい合っており、前記第１の一端部と前記第
２
２
　
　キ．前記オ．を考慮すれば、前記カ．と同様に、引用発明の「前記ＭＯＳＦＥＴＱ１をゲート長方向での断面から見ると」、「前記Ｐ型シリコン基板１の主面の、２つの前記トレンチ素子分離領域２の間の中央部分に、前記ゲート酸化膜４と前記ゲート電極５と前記側面酸化膜６からなるゲートが形成されており」、「前記Ｐ型シリコン基板１の主面側の前記ゲートの直下の領域は前記チャンネル領域１０であり」、「前記Ｐ型シリコン基板１の主面側における、前記チャンネル領域１０の両側の各端部から前記トレンチ素子分離領域２までの領域は、それぞれ、ソース、ドレイン領域７、８である」ことと、補正発明の「前記第１の素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の隣に設けられた第２フィールド酸化膜の前記半導体基板表面側に対する裏面側には設けられておらず、かつ、前記第１の素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の前記第１の一端部とは反対側の、第
３
２
３
３
２
３
　
　ク．引用発明の「アンプ系回路において対で構成されるＭＯＳＦＥＴを有する半導体集積回路装置」は、補正発明の「半導体装置」に相当する。
　
（３−２）一致点と相違点
　したがって、補正発明と引用発明１とは、以下の点で一致するとともに相違している。
　
　（一致点）
「半導体基板と、
前記半導体基板に設けられた、チャネル拡散層(38)と、第１のソース領域、第１のゲート電極および第１のドレイン領域を含む第１の素子と、
前記半導体基板に設けられた第１フィールド酸化膜と、
第２のソース領域、第２のゲート電極および第２のドレイン領域を含む第２の素子と
を備え、
前記第１の素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の前記半導体基板表面側に対する裏面側には設けられておらず、かつ、前記第１の素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の第１の一端部と前記第１フィールド酸化膜の延在方向の第２の一端部とは向かい合っており、前記第１の一端部と前記第
２
前記第１の素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の隣に設けられた第２フィールド酸化膜の前記半導体基板表面側に対する裏面側には設けられておらず、かつ、前記第１の素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の前記第１の一端部とは反対側の、第
３
２
３
ことを特徴とする半導体装置。」
　
（相違点１）
　補正発明の「第１の素子」は「第１ウェル拡散層」を含むのに対して、引用発明はウェル拡散層を有していない点。
　
（相違点２）
　補正発明の「第２の素子」は「前記第１フィールド酸化膜を介して前記第１の素子と隣接して設けられ」るのに対して、引用発明の「ＭＯＳＦＥＴＱ２」は、「ＭＯＳＦＥＴＱ１」が形成される「素子領域」を「区画」する「トレンチ素子分離領域２」と同じ「トレンチ素子分離領域２」で「区画」されるかどうかは不明である点。
　
（相違点３）
　補正発明の「前記第１フィールド酸化膜の前記裏面側」と「前記第２フィールド酸化膜の前記裏面側」は、ともに「前記第１ウェル拡散層とは接して」いるのに対して、引用発明はウェル拡散層を有していない点。
　
（４）相違点についての判断
（４−１）相違点１、３について
　ア．引用発明の課題は、第２．４．（２）（２−１）ｂ．及びｃ．で摘記したように、「ＣＭＰ工程においてトレンチ素子分離領域２と隣接する素子領域の箇所Ａに歪みによる結晶欠陥が発生」することによる「Ｖｔの変動を抑制」するとともに、「集積度を低下させることがない」という「ＭＯＳＦＥＴ」を「具備した半導体集積回路装置を提供することである」と認められる。
　そして、同ｇ．で摘記した記載内容から、引用発明は、「前記チャンネル領域１０は、前記トレンチ素子分離領域２に接する両端部分はＰ+ チャンネル領域１２であり、前記Ｐ+ チャンネル領域１２と連続的に隣接する前記チャンネル領域１０の中央部分はＰ- チャンネル領域１１である」という特徴により、引用例の段落【００５１】に記載される「チャンネル領域の両端部分のＶｔをメインとなる中央部分のＶｔよりも高めてトレンチ素子分離領域近傍の結晶欠陥の影響を受けないようにしたから、ＭＯＳＦＥＴ全体としてのＶｔの変動を抑制」するという作用効果を具備し、「前記Ｐ型シリコン基板１の素子領域を囲んで形成されたトレンチ１６を埋め込むように堆積され平坦化されたシリコン酸化膜１７」という特徴により、引用例の段落【００５２】に記載される「リングゲート構造を用いていないから、集積度を向上させることができる」という作用効果を具備するものである。
　すなわち、引用発明は、「前記チャンネル領域１０は、前記トレンチ素子分離領域２に接する両端部分はＰ+ チャンネル領域１２であり、前記Ｐ+ チャンネル領域１２と連続的に隣接する前記チャンネル領域１０の中央部分はＰ- チャンネル領域１１である」及び「前記Ｐ型シリコン基板１の素子領域を囲んで形成されたトレンチ１６を埋め込むように堆積され平坦化されたシリコン酸化膜１７」という特徴により、前記課題を解決している。
　したがって、「前記トレンチ素子分離領域２の底部に接して形成されたＰ+ チャネルストッパ領域３」を「備え」ることは、引用発明において課題解決に欠くことができない必須の特徴ではない。
　
　イ．ここで、引用例には、引用発明の前記「Ｐ+ チャネルストッパ領域３」を、何故設けたのかについては記載されていない。
　しかし、第２．４．（２）（２−１）ｊ．で指摘した、Ｐ+チャネルストッパ領域３はトレンチ素子分離領域２の底面に接して形成されているという図４（Ｂ）の図示態様と、前記「Ｐ+チャネルストッパ領域３」は「Ｐ型シリコン基板」と同じ導電型であるということから、引用発明の前記「Ｐ+ チャネルストッパ領域３」は、「トレンチ素子分離領域２」の底面側に反転層が形成されて導通し、該「トレンチ素子分離領域２」が「素子分離」の機能を果たさなくなることを防止するための膜であると解される。
　そして、「トレンチ素子分離領域２」の底面側に反転層が形成されて導通するかどうかは、当該「トレンチ素子分離領域２」の上面側に印加される電圧、当該「トレンチ素子分離領域２」の厚さ、及び、「Ｐ型シリコン基板１」の不純物濃度に依存するものと認められる。
　
　ウ．さて、ＭＯＳＦＥＴの技術分野において、半導体基板にウェル拡散層を形成して、このウェル拡散層上にＭＯＳＦＥＴを形成することは、常套手段にすぎない。
　
　エ．そして、半導体基板にウェル拡散層を形成し、前記ウェル拡散層上に断面視で複数のフィールド絶縁膜を形成し、隣合うフィールド絶縁膜間の前記ウェル拡散層上にＭＯＳＦＥＴを形成するに際して、前記半導体基板表面側に対向する前記フィールド絶縁膜の底面側と前記ウェル拡散層とが接する構造とすること、すなわち、前記フィールド絶縁膜の底面側にチャネルストッパ領域は形成しないことは、以下の周知例１〜３に記載されるように周知技術である。
　
　オ．したがって、引用発明において、「トレンチ素子分離領域２」で囲まれた「前記Ｐ型シリコン基板１の素子領域」に「ＭＯＳＦＥＴＱ１」を形成するとともに、「前記トレンチ素子分離領域２の底部に接してＰ+ チャネルストッパ領域３」を「形成」することに代えて、「Ｐ型シリコン基板１」にウェル拡散層を形成し、前記ウェル拡散層上に断面視で複数の「トレンチ素子分離領域２」が観察されるように当該「トレンチ素子分離領域２」を形成し、この「トレンチ素子分離領域２」で囲まれた前記ウェル拡散層上の「素子領域」に「ＭＯＳＦＥＴＱ１」を形成すること、このとき、断面視で前記「ＭＯＳＦＥＴＱ１」を挟むように見える２つの「トレンチ素子分離領域２」の底面側と前記ウェル拡散層とが接する構造とさせること、すなわち、「前記トレンチ素子分離領域２の底部」に接する「Ｐ+ チャネルストッパ領域３」を形成しないことは、「トレンチ素子分離領域２」の上面側に印加される電圧、当該「トレンチ素子分離領域２」の厚さ、及び、前記ウェル拡散層の不純物濃度に応じて、当業者が容易に想到し得たものと認められる。
　
　カ．周知例１：特開２０００−２６９３５７号公報
　本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である前記周知例１には、「半導体装置の製造方法」（発明の名称）について、図１〜図２６とともに、次の記載がある。
ａ．「【００２８】
【発明の実施の形態】図１２〜図２６は、本発明の実施の形態を示す半導体装置の製造方法の各工程を示す断面図である。
【００２９】この実施の形態では、図１〜図１１で説明したと同様に、
１．８Ｖ−ｐＭＯＳ，１．８Ｖ−ｎＭＯＳ，３．３Ｖ−ｐＭＯＳ，３．３Ｖ−ｎＭＯＳを作製する
【００３０】図１２に示すように、まず、
シリコン基板１０上にフィールド分離領域（ＳｉＯ2 ）膜１２を形成した
１．８Ｖおよび３．３Ｖ用ｎウェル形成用のフォトレジスト１３をパターニングし、これをマスクとして、リンを、加速電圧，ドーズを７００ｋｅＶ，１．５×１０
13
ｃｍ
-2
；４８０ｋｅＶ，２×１０
12
ｃｍ
-2
；２００ｋｅＶ，２×１０
12
ｃｍ
-2
の条件で３回連続して注入し、最後に、しきい値電圧（Ｖｔｈ）を１．８Ｖ−ｐＭＯＳ用に調整するために、Ａｓを１００ｋｅＶ，８×１０
12
ｃｍ
-2
の条件で注入する。これにより、１．８Ｖ−ｐＭＯＳ用のｎウェル１６および３．３Ｖ−ｐＭＯＳ用のウェル１７を形成する
【００３１】次に、図１３に示すように、
１．８Ｖおよび３．３Ｖ用ｐウェル形成用のフォトレジスト２１をパターニングし、これをマスクとして、ボロンを３００ｋｅＶ，２×１０
13
ｃｍ
-2
；１５０ｋｅＶ，２×１０
12
ｃｍ
-2
の条件で２回連続して注入し、最後に、しきい値電圧を１．８Ｖ−ｎＭＯＳ用に調整するためにボロンを３０ｋｅＶ，７×１０
12
ｃｍ
-2
の条件で注入する。これにより、１．８Ｖ−ｎＭＯＳ用のｐウェル２４および３．３Ｖ−ｎＭＯＳ用のｐウェル２５を形成する
　……（中略）……
【００４６】次に、図２６に示すように、ｎＭＯＳ用のＳＤ形成用のフォトレジスト９４をパターニングし、イオン注入を行って、１．８Ｖ−ｎＭＯＳおよび３．３Ｖ−ｎＭＯＳのソース９６およびドレイン９８を形成する。
【００４７】以上の実施の形態では、１．８Ｖと３．３Ｖの２種類の電源で駆動されるｐＭＯＳおよびｎＭＯＳを含む半導体装置の製造方法を説明したが、例えばさらに２．５Ｖ，５．０Ｖを含む３種類以上の電源で駆動される半導体装置についても、ウェル形成時に最小電圧の電源で駆動されるＭＯＳトランジスタのしきい値電圧を設定する不純物濃度とし、後工程で、より大きい電圧を電源とするＭＯＳトランジスタのチャネルをゲートスルーのイオン注入を行うことにより不純物濃度を軽減して目的のしきい値電圧を得るようにできる。」
　
ｂ．図１〜図２６には、各図面で図示された５つのフィールド分離領域１２の底面は、すべて、ｎウェルないしｐウェルと接していることが図示されている。
　
　キ．周知例２：特開２００２−００９１７３号公報
　本願の出願前に日本国内において頒布され、原査定において周知例として例示された刊行物である前記周知例２には、「半導体装置の製造方法」（発明の名称）について、図１〜図１８とともに、次の記載がある。
ア．「【００４６】（３）第３の実施例
次に図７、図８を参照して第３の実施例を説明する。図７（a)において、
シリコン基板４０１に第１の実施例と同様に、厚さ１０nmのゲート酸化膜４０８を形成し
【００４７】次に、所望の素子分離形成予定領域を開口したレジストパターン４２６に前記TEOS膜４２５及び前記多結晶シリコン膜４０９をエッチング加工する。次に、図７(b)に示すように、少なくともP型トランジスタ形成用領域をカバーした所望のレジストパターン４２２を形成し、
前記レジストパターン４２２及び前記TEOS膜４２５をマスクに、B(ボロン)イオンを加速エネルギ２００KeV、ドーズ量２E１３／cm2でイオン注入する。この結果、図７(b)に示すように、TEOS膜４２５があるところは浅く、開口があるところはそれより深く、ボロンイオン群４２３が形成される
【００４８】また、
P型トランジスタ形成用領域でも同様に、所望のレジストパターンでN型トランジスタ形成用領域をカバーした状態で、前記TEOS膜４２５をマスクに、P(燐)イオンを加速エネルギ１．５MeV、ドーズ量５E１２／cm２でイオン注入する
【００４９】次に第１の実施例に同様に、図８(b)に示すように、
前記TEOS膜４２５をマスクに素子分離形成予定領域に有る前記ゲート酸化膜材４０８及びP型シリコン基板４０１をエッチング加工して深さ０．４μｍのトレンチ４１０Tを形成した後、素子分離絶縁膜として、周知のプラズマCVD法によりシリコン酸化膜４１０を厚さ１．５μｍ堆積する
前記シリコン酸化膜４１０を１０５０℃、６０秒でデンシファイを施す
【００５０】この時、
前記シリコン酸化膜４１０に加えた熱工程で、図７(b)以降の工程で前記シりコン基板４０１に打ち込んだ不純物のB(ボロン)及びP(燐)イオンはそれぞれ活性化され、図８(a)中で、P-ウエル４０２及びN-ウエル４０３となる
【００５１】次に、図８(a)中で、第１の実施例と同様に、トランジスタのチャネル制御のために所望のN型トランジスタ形成予定領域に、レジストパターン４１１をマスクに“B''イオンを加速エネルギ１００KeV、ドーズ量５E１２／cm２でイオン注入する。
【００５２】一方、P型トランジスタ形成予定領域にも、同様にトランジスタのチャネル制御のために所望のレジストパターンをマスクに“B”イオンを加速エネルギ4０KeV、ドーズ量２E１２／cm２でイオン注入する。
【００５３】次に、第１の実施例同様の工程を経て、ゲート先造りプロセスにより高密度のトランジスタを配置した半導体装置を作成した。以上の様な工程で形成されたものは、第１の実施例のものと比べ、図８(b)に示すように、P-ウエル４０２とN-ウエル４０３が浅い領域に形成する事が出来、それぞれのウエル４０２、４０３とシリコン基板４０２の接合容量を小さいものと出来るメリットが有る。従って、回路の高速化動作を可能とした構成とすることができる。」
　
ｂ．図８(ａ)〜図８(ｂ)には、各図面で図示された４つのトレンチ４１０T内のシリコン酸化膜４１０の底面は、すべて、Ｎ-WellないしＰ-Wellと接していることが図示されている。
　
　ク．周知例３：特開平０７−１４２６０５号公報
　本願の出願前に日本国内において頒布された刊行物である前記周知例３には、「半導体装置とその製造方法」（発明の名称）について、図１〜図１０とともに、次の記載がある。
ａ．「【特許請求の範囲】
　……（中略）……
【請求項１９】　
ｐ型半導体基板内にチャネルストップが不要となる濃度の第１、第２のｎ型ウェル（１２、１３）を形成する
該第１のｎ型ウェルの外側および内側に同時に第３、第４のｐ型ウェル（１４、１６）を形成する工程と、
前記第２、第３、第４のウェルに同一の閾値電圧制御用の不純物を導入する工程と、
前記第２、第３、第４のウェル上にゲート酸化膜とゲート電極を形成する工程とを含み、
前記閾値電圧制御用の不純物量は前記第２のｎ型ウェル内のトランジスタの閾値電圧が所望の値となるように設定し、第３、第４のｐ型ウェルを形成する不純物濃度は、前記決められた閾値電圧制御用不純物量によって第３のｐ型ウェル内のトランジスタが所望の閾値電圧となるように設定し、第４のｐ型ウェルに形成されるトランジスタのチャネル長は、前記決定されたｐ型ウェル不純物濃度およびｎ型ウェル不純物濃度および閾値電圧制御用不純物濃度とによって所望の閾値電圧となるように設定する半導体装置の製造方法。」
　
ｂ．「【０１０２】このような製造プロセスについては、従来公知の製造プロセスを利用することができる。このようにして、図２に示すような半導体装置の構成を作成する。完成した半導体記憶装置に対しては、ｎ型ウェル１２、１３に外部ＶＣＣ電圧（５Ｖ）、図２には表れていないワード線選択用トランジスタを含むｎ型ウェルには内部発生ＶＰＰ電圧、ｐ型ウェル１４には外部ＶＳＳ電圧（０Ｖ）、センスアンプを構成するｐ型ウェル１６には外部ＶＳＳ電圧、メモリセルを構成するｐ型ウェル１７には内部発生ＶＢＢ電圧（−２Ｖ）をそれぞれ印加する。
【０１０３】上述の製造プロセスにおいて用いたイオン注入ドーズ量は、以下のように設定している。まず、
ｎ型ウェル濃度に関しては、あまり濃度が薄いと寄生ＭＯＳトランジスタが発生し、ｐチャネルストップ不純物を追加する必要が生じてしまう。このため、寄生トランジスタを防止するように最小ドーズ量が決定される
【０１０４】このドーズ量は、素子分離幅やトランジスタのソース／ドレイン形成後の熱処理にも影響を受け、１〜２×１０13ｃｍ-2程度である。６４メガビットＤＲＡＭの場合には、ドーズ量１．５×１０13ｃｍ-2が最小値であった。１６メガビットＤＲＡＭの場合には、この最小ドーズ量が約１×１０13ｃｍ-2程度となる。
【０１０５】
ｎ型ウェルの不純物ドーズ量は、この最小値に対してある程度の余裕を見込んで選択する
　
ｃ．図２には、周辺ロジック回路ＰＬの領域におけるｎ型ウェル１３上に形成されたゲート電極３４を有するトランジスタは、当該トランジスタの図示左側に形成された他のトランジスタが、その左右に位置するフィールド酸化膜２１の底面側にチャネルストップ領域となる不純物濃度の高いｐ型領域２２ないし２３を有しているのとは異なり、そのようなｐ型領域２２ないし２３を有していないこと、したがって、前記ゲート電極３４を有するトランジスタの左右に位置するフィールド酸化膜２１は、いずれも、その底面が前記ｎ型ウェル１３と接していること、が図示されている。
　
（４−２）相違点２について
　ア．第２．４．（２）（２−１）ｉ．で指摘したとおり、引用例の図１（Ａ）には、チャンネル領域１０、ソース、ドレイン領域７，８、ゲート電極５、側面酸化膜６を具備して構成されるＭＯＳＦＥＴの隣に、トレンチ素子分離領域２を介して、少なくともゲート電極、側面酸化膜を具備して構成される別の素子が形成されること、前記別の素子は、前記ＭＯＳＦＥＴの前記ゲート電極５の幅方向で、当該ＭＯＳＦＥＴに隣接すること、が示されている。
　
　イ．そして、引用発明の「ＭＯＳＦＥＴＱ２」は「前記ＭＯＳＦＥＴＱ１」と、「ＭＯＳＦＥＴ対（ペア）」をなして「センスアンプ回路を構成」する素子である。
　そうすると、「ＭＯＳＦＥＴ対（ペア）」をなす以上は、引用発明の「ＭＯＳＦＥＴＱ２」を、「前記ＭＯＳＦＥＴＱ１」と同じ「トレンチ素子分離領域２」を介して隣接する前記別の素子として形成することは、当業者が適宜なし得たものと認められる。
　
　ウ．なお、本願明細書に添付された図１８には、２つのＰ型ＭＯＳが、互いのソース・ドレイン領域を対向させて、フィールド酸化膜を介して隣接して形成されることが図示されている。
　本願の特許請求の範囲の記載からは離れるが、この点について検討する。
　
　エ．引用発明において、「ＭＯＳＦＥＴ対（ペア）」をなして形成される「ＭＯＳＦＥＴＱ１」と「ＭＯＳＦＥＴＱ２」は、「センスアンプ回路を構成」される。
　したがって、前記「ＭＯＳＦＥＴ対（ペア）」は、近接した領域に多数個形成されるものと認められる。
　
　オ．ここで、多数のＭＯＳＦＥＴを素子分離構造を介してマトリクス状に多数個形成するに際し、各ＭＯＳＦＥＴを囲むように前記素子分離構造を形成することで、各ＭＯＳＦＥＴは、ゲート電極の幅方向においても、ソース領域とドレイン領域とを結ぶ方向においても、前記素子分離構造を介して他のＭＯＳＦＥＴと隣接するように形成することは、以下の周知例４に記載されるように、周知技術である。
　
　カ．そして、近接した領域に素子を多数個形成するために、これらの素子をマトリクス状に配置することは、半導体集積回路技術において常套手段である。
　したがって、引用発明の「ＭＯＳＦＥＴＱ２」を、「ＭＯＳＦＥＴＱ１」の「ゲート電極５」の幅方向においても、「Ｎ+ ソース、ドレイン領域７，８」を結ぶ方向においても、同じ「トレンチ素子分離領域２」により「区画」させることは、当業者が容易に想到し得たものと認められる。
　
　キ．周知例４：国際公開第２００７／０７２５３７号
　本願の出願前に外国において頒布された刊行物である前記周知例４には、図１０〜図１３Ｃとともに、次の記載がある。
ａ．「[0053]　図10は、実施例４の半導体装置において、一定の間隔で、
複数のＭＯＳトランジスタを行列状態で配置したＭＯＳトランジスタのマトリックス
ＭＯＳトランジスタの活性領域を分離するＳＴＩ埋込領域の幅において、ソース領域56とドレイン領域57を結ぶ方向の幅とゲート電極長手方向の幅とでは異なる幅となっている。そして、図10は、特に、隣接する活性領域間の一定の間隔を、ゲート電極58の長手方向においては0.3μm程度、ソース領域56とドレイン領域57とを結ぶ方向においては0.２μm程度とした
[0054]　図10に示すＭＯＳトランジスタのマトリックスによれば、後の製造工程の説明で示すように、ＳＴＩ埋込領域の幅が方向によって異なることを利用して、ソース領域56とドレイン領域57を結ぶ方向と平行するＳＴＩ埋込領域部分に埋め込むストレッサー材料と、ゲート電極長手方向と平行するＳＴＩ埋め込み領域部分に埋め込むストレッサー材料とを、異なるものとすることができる。
　なお、
各ＭＯＳトランジスタは
Ｐ型ＭＯＳトランジスタであってもよい
[0055]　図11Ａ乃至図11Ｈ、及び、図12Ａ乃至図12Ｆは、図10に示すＭＯＳトランジスタのＣ−Ｃ’及びＤ−Ｄ’で示す一点鎖線に沿った断面を示す断面図であり、また、図10に示すＭＯＳトランジスタのマトリックスの製造工程を示す図である。そして、図11Ａ乃至図11Ｈ、及び、図12Ａ乃至図12Ｆは、シリコン基板60、ＳｉＯ２膜61、ＳｉＮ膜62、
溝63、ＳｉＯ２層64
　ここで、図11Ａ乃至図11Ｄ、及び、図12Ａ乃至図12Ｃは、図10のＣ−Ｃ’で示す断面を示す。また、図11Ｅ乃至図11Ｈ、及び、図12Ｄ乃至図12Ｆは、図10のＤ−Ｄ’で示す断面を示す。
　なお、Ｃ−Ｃ’で示す断面におけるＳＴＩ埋込領域の幅は、Ｄ−Ｄ’で示す断面におけるＳＴＩ埋込領域の幅より大きい。例えば、
Ｃ−Ｃ’で示す断面におけるＳＴＩ埋込領域の幅は0.3μm程度、Ｄ−Ｄ’で示す断面におけるＳＴＩ埋込領域の幅は0.２μm程度である
[0056]　図11Ａ及び図11Ｅは、シリコン基板60上にエッチングマスクとなるＳｉＯ２膜61を成膜し、その上にさらにＳｉＮ膜62を成膜したところを示す。ＳｉＯ２膜61の膜厚は100nm程度であり、ＳｉＮ膜62の膜厚は50nm程度である。…（中略）…図11Ｄ及び図11Ｈは、上記の工程の後に、
ＣＶＤ
Vapor Deposition)
法を用いて、ＳｉＯ２層64を成膜した
溝63の幅が0.2μmであるＤ−Ｄ’断面に示されているＳＴＩ埋込領域では、ＳｉＯ２層64によって、溝63全体が埋め込まれる
溝63の幅が0.3μmであるＣ−Ｃ’断面で示されているＳＴＩ埋込領域では、ＳｉＯ２層64によって
[0057]　図12Ａ及び図12Ｄは、上記の工程の後に、ＣＶＤ法を用いて、ＳｉＮ層65を成膜したところを示す。ＳｉＮ層65の成膜条件は、Ｃ−Ｃ’断面で残った溝63が完全に埋まるような条件である。…（中略）…その後、ＳＴＩ埋込領域により分離された活性領域に、図５Ｈ、及び、図５Ｈを説明する記載のように、ＭＯＳトランジスタを形成すると、図13Ａ乃至図13Ｂに示すようなＭＯＳトランジスタが形成される。」
　
（４−３）判断のまとめ
　以上検討したとおりであるから、補正発明と引用発明との相違点１〜３は、いずれも、周知技術を勘案すれば、引用発明から当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
（５）独立特許要件についてのまとめ
　以上のとおり、補正後の特許請求の範囲の請求項１に記載されている事項により特定される補正発明は特許出願の際独立して特許を受けることができないものであるから、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項に規定する要件を満たしていない。
　また、仮に当該要件を満たすとしても、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　前記のとおり、平成２５年１２月２７日に提出された手続補正書による補正は却下されたので、本願の請求項１〜１９に係る発明は、平成２５年１０月９日に提出された手続補正書により補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項１〜１９に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、再掲すると次のとおりのものである。
　
　「【請求項１】
半導体基板と、
前記半導体基板に設けられた第１ウェル拡散層と、チャネル拡散層(38)とを含む第１の素子と、
前記半導体基板に設けられた第１フィールド酸化膜と、
前記第１フィールド酸化膜を介して前記第１の素子と隣接して設けられた第２の素子と
を備え、
その素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の前記半導体基板表面側に対する裏面側には設けられておらず、かつ、前記第１フィールド酸化膜の前記裏面側と前記第１ウェル拡散層とは接している
ことを特徴とする半導体装置。」
　
２．引用例の記載事項と引用発明
　引用例の記載事項については、第２．４．（２）（２−１）ａ．〜ｊ．において摘記したとおりである。
　そして、引用発明については、第２．４．（２）（２−２）において認定したとおりである。
　
３．対比・判断
　ア．第２．３．（１）ア．、同（２）ア．、同（３）イ．で指摘したように、本件補正後の請求項１に係る発明（すなわち、補正発明）は、本件補正前の請求項１に係る発明（すなわち、本願発明）に対して、「第１の素子」が「第１のソース領域、第１のゲート電極および第１のドレイン領域を含む」こと、「第２の素子」が「第２のソース領域、第２のゲート電極および第２のドレイン領域を含む」こと、「前記第１の素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の第１の一端部と前記第１フィールド酸化膜の延在方向の第２の一端部とは向かい合っており、前記第１の一端部と前記第３の一端部とは離間して」いることを、限定したものである。また、同（３）ア．で指摘したように、本願発明の「その素子」と補正発明の「第１の素子」とで、実質的な差異はない。
　そして、第２．３．（４）ア．で指摘したように、補正事項４の補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものには該当しないものの、前記補正事項４の補正により、補正発明は本願発明に対して、「前記第１の素子の断面構造でみて、前記チャネル拡散層(38)は前記第１フィールド酸化膜の隣に設けられた第２フィールド酸化膜の前記半導体基板表面側に対する裏面側には設けられておらず、かつ、前記第１の素子の断面構造でみて、前記チャネル拡散層(38)の延在方向の前記第１の一端部とは反対側の、第２の一端部と前記第２フィールド酸化膜の延在方向の前記第３の一端部とは反対側の、第４の一端部とは向かい合っており、前記第２の一端部と前記第４の端部とは離間しており、かつ、前記第２フィールド酸化膜の前記裏面側と前記第１ウェル拡散層とは接している」ことが限定された。
　したがって、逆に言えば、本願発明は、補正発明から上記各限定をなくしたものである。
　
　イ．そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、第２．４．において検討したとおり、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
　
第４．結言
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。