(57)【要約】      （修正有）【課題】記録された内容を安定して保持することができる記憶素子を提供する。【解決手段】第１の電極２及び第２の電極６の間に、電圧印加により抵抗が変化する記憶層３が挟まれて構成され、第１の電極２及び第２の電極６のいずれかと、記憶層３との間に、細孔を有する絶縁層１１が形成されている記憶素子１０を構成する。細孔によって記憶層３内における導電パスが形成される位置を規定することができるため、記憶層３の抵抗値のばらつきを抑制して、抵抗値を安定化させることができる。【選択図】図１
2007165474.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極及び第２の電極の間に、電圧印加により抵抗が変化する記憶層が挟まれて構成され、
前記第１の電極及び前記第２の電極のいずれかと、前記記憶層との間に、細孔を有する絶縁層が形成されている
ことを特徴とする記憶素子。
【請求項２】
前記絶縁層が、アルミニウム酸化物から成ることを特徴とする請求項１に記載の記憶素子。
【請求項３】
前記絶縁層が、アルミニウムの陽極酸化により形成されていることを特徴とする請求項２に記載の記憶素子。
【請求項４】
前記絶縁層が前記記憶層と接していることを特徴とする請求項１に記載の記憶素子。
【請求項５】
前記絶縁層の前記細孔内が導電材で埋められていることを特徴とする請求項１に記載の記憶素子。
【請求項６】
前記記憶層に接して、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素が含まれたイオン源層が設けられていることを特徴とする請求項１に記載の記憶素子。
【請求項７】
第１の電極及び第２の電極の間に、電圧印加により抵抗が変化する記憶層が挟まれて構成され、
前記第１の電極及び前記第２の電極のいずれかと、前記記憶層との間に、細孔を有する絶縁層が形成されている記憶素子と、
前記第１の電極側に接続された配線と、
前記第２の電極側に接続された配線とを有し、
前記記憶素子が多数配置されて成る
ことを特徴とする記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報を記録することができる記憶素子及びこの記憶素子を用いた記憶装置に係わる。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
【０００３】
しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００４】
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００５】
しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。
【０００６】
そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることによって、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散することによって、イオン導電体の抵抗或いはキャパシタンス等の電気特性が変化する。
この特性を利用してメモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照。）。
【０００７】
具体的には、イオン導電体はカルコゲナイドと金属との固溶体よりなり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＣｕ，Ａｇ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ｃｕ，Ａｇ，Ｚｎを含んでいる（上記特許文献１参照）。
【０００８】
また、この記憶素子の製造方法として、基板上にカルコゲナイドから成るイオン導電体を堆積させた後に、金属を含む電極をイオン導電体上に堆積させ、イオン導電体の光学ギャップ以上のエネルギーを有する光を照射する、或いは熱を加えることによって、金属をイオン導電体中に拡散させて固溶させる方法により、金属を含有するイオン導電体を形成する方法が提案されている。
【０００９】
さらにまた、結晶酸化物材料を用いた各種不揮発メモリも提案されており、例えば、ＣｒがドープされたＳｒＺｒＯ３結晶材料を、ＳｒＲｕＯ３或いはＰｔによる下部電極と、Ａｕ或いはＰｔによる上部電極とにより挟んだ構造のデバイスにおいて、極性の異なる電圧の印加により可逆的に抵抗が変化することによるメモリが報告されている（非特許文献２参照）。ただし、その原理等の詳細は不明である。
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】日経エレクトロニクス  ２００３．１．２０号（第１０４頁）
【非特許文献２】A.Beck et al.,Appl.Phys.Lett.,77，(２０００年)，ｐ．１３９
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した、上部電極或いは下部電極のいずれかにＣｕ，Ａｇ，Ｚｎを含み、それらの電極にＧｅＳ或いはＧｅＳｅアモルファスカルコゲナイド材料が挟まれた構造の記憶素子では、上部電極と下部電極とが対向する部分の不特定箇所で金属イオンの移動が生じ、かつ移動する金属イオンの量も一定ではない。
【００１１】
このため、記憶素子に電圧を印加して高抵抗状態から低抵抗状態にするときに、記憶素子の抵抗値をほぼ一定に制御することが困難である。
従って、例えば、高温環境下或いは長期保存時において、抵抗値が変動することがあり、記録された情報を安定して保持することができなくなる。
【００１２】
上述した問題の解決のために、本発明においては、記録された内容を安定して保持することができる記憶素子及びこれを用いた記憶装置を提供するものである。
【課題を解決するための手段】
【００１３】
本発明の記憶素子は、第１の電極及び第２の電極の間に、電圧印加により抵抗が変化する記憶層が挟まれて構成され、第１の電極及び第２の電極のいずれかと、記憶層との間に、細孔を有する絶縁層が形成されているものである。
本発明の記憶装置は、上記本発明の記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成るものである。
【００１４】
上述の本発明の記憶素子の構成によれば、第１の電極及び第２の電極のいずれかと、記憶層との間に、細孔を有する絶縁層が形成されていることにより、細孔によって記憶層内における導電パスが形成される位置を規定することができるため、情報の記録後の記憶層の抵抗値のばらつきを抑制して、抵抗値を安定化させることが可能になる。
これにより、記憶層の抵抗値を安定して保持することができることから、記録された情報を安定して保持することができる。
また、記憶層内の規定された位置（即ち記憶層内の一部の領域）に導電パスが形成されるため、少ない電流量で記憶層の抵抗値を変化させることができ、記憶素子への記録に要する電流を低減することが可能になる。
【００１５】
上述の本発明の記憶装置の構成によれば、上記本発明の記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成るものであることにより、記憶素子に配線から電流を流して情報の記録を行うことができる。
【発明の効果】
【００１６】
上述の本発明によれば、記録された情報を安定して保持することができることにより、例えば、高温環境下での使用時、或いは長期データ保存時においても、記録された情報を安定して保持することができる。
従って、記憶素子の信頼性を高めることが可能となる。
さらに、記憶素子の抵抗値の変化、特に記憶層の抵抗値の変化を利用して情報の記録を行っているため、記憶素子を微細化していった場合にも、情報の記録や記録した情報の保持が容易になる利点を有している。
【００１７】
また、上述の本発明によれば、記憶素子への記録に要する電流を低減することが可能になるため、情報を記録する際の消費電力を低減することが可能になる。また、記録の際の電流量を小さくして、情報の記録を容易に行うことが可能になる。
【００１８】
従って、本発明により、高い信頼性を有する記憶装置を構成することができる。
また、記憶装置の高集積化（高密度化）や小型化、記憶装置の消費電力の低減を図ることができる。
【発明を実施するための最良の形態】
【００１９】
本発明の一実施の形態として、記憶素子の概略構成図（断面図）を図１に示す。
この記憶素子１０は、高電気伝導度の基板１、例えばＰ型の高濃度の不純物がドープされた（Ｐ＋＋の）シリコン基板１上に下部電極２が形成され、この下部電極２の上層に、比較的高い抵抗値を有する記憶用薄膜（記憶層）３と、Ｃｕ，Ａｇ，Ｚｎのうちのいずれかの元素が含有されたイオン源層４とが形成され、このイオン源層４上の絶縁層５に形成された開口を通じてイオン源層４に接続するように、上部電極６が形成されて、構成されている。
【００２０】
下部電極２には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗを用いることができる。
この下部電極２に、例えばＴｉＷを用いた場合には、膜厚を例えば２０ｎｍ〜１００ｎｍの範囲にすればよい。
【００２１】
記憶用薄膜（記憶層）３には、希土類酸化物（例えば、酸化ガトリニウム）やその他の酸化物（ＳｉＯ２や遷移金属元素の酸化物）等を使用することができる。
【００２２】
イオン源層４には、Ｃｕ，Ａｇ，Ｚｎの少なくともいずれか、さらに、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素の少なくともいずれかを含有する、ＣｕＴｅ、ＧｅＳｂＴｅ，ＣｕＧｅＴｅ，ＡｇＧｅＴｅ、ＡｇＴｅ、ＺｎＴe、ＺｎＧｅＴｅ，ＣｕＳ、ＣｕＧｅＳ、ＣｕＳｅ，ＣｕＧｅＳｅ等に、さらに、ボロン、或いは希土類元素及びシリコンが、含有された膜を用いてイオン源層４を構成することができる。
【００２３】
絶縁層５には、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるＳｉＯ２やＳｉ３Ｎ４、その他の材料例えばＳｉＯＮ，ＳｉＯＦ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＨｆＯ２，ＺｒＯ２等の無機材料、フッ素系有機材料、芳香族系有機材料等を用いることができる。
上部電極６には、下部電極２と同様、通常の半導体配線材料が用いられる。
【００２４】
本実施の形態の記憶素子１０においては、特に、下部電極２と記憶用薄膜（記憶層）３との間に、細孔（ポアー）を有する絶縁層１１を設けている。
【００２５】
細孔（ポアー）を有する絶縁層１１には、例えばＳｉＯ２やＳｉ３Ｎ４、その他の材料、例えば、ＳｉＯＮ，ＳｉＯＦ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＨｆＯ２，ＺｒＯ２等の無機材料、フッ素系有機材料、芳香族系有機材料等を用いることができる。
【００２６】
細孔を有する絶縁層１１を形成する方法としては、例えば、Ａｌを陽極酸化してＡｌ２Ｏ３を形成し、この陽極酸化の際に同時に細孔を形成する方法がある。陽極酸化を行うことにより、図２に概略構成図を示すように、細胞状のグレインを有する絶縁層（Ａｌ２Ｏ３層）１１内に、膜面にほぼ垂直な細孔１２が形成される。
細孔を有する絶縁層１１を形成するその他の方法としては、予め連続した（一様な）絶縁層１１を形成した後に、ナノドットスタンプ等の方法により細孔を形成する方法がある。また、電子ビーム描画法を使用してもよい。これらの形成方法を採用した場合には、図２のような細胞状のグレインは形成されず、一様な絶縁層１１内に細孔が形成される。
【００２７】
細孔を有する絶縁層１１の細孔によって、詳細を後述するように、記憶用薄膜（記憶層）３内に形成される電流パスの位置を規制することができる。
【００２８】
本実施の形態の記憶素子１０は、次のように動作させて、情報の記憶を行うことができる。
【００２９】
まず、Ｃｕ，Ａｇ，Ｚｎが含まれたイオン源層４に、例えば正電位（＋電位）を印加して、上部電極６側が正になるように、記憶素子１０に対して正電圧を印加する。これにより、イオン源層４からＣｕ，Ａｇ，Ｚｎがイオン化して、記憶用薄膜３内を拡散していき、下部電極２側で電子と結合して析出する、或いは、記憶用薄膜３内部に拡散した状態で留まる。
すると、記憶用薄膜３内部にＣｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成される、もしくは、記憶用薄膜３内部にＣｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、記憶用薄膜３の抵抗値が低くなる。記憶用薄膜３以外の各層は、記憶用薄膜３の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶用薄膜３の抵抗値を低くすることにより、記憶素子１０全体の抵抗値も低くすることができる。
【００３０】
その後、正電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報の記録（書き込み）を行うこと（記録過程）が可能になる。
【００３１】
一方、Ｃｕ，Ａｇ，Ｚｎが含まれたイオン源層４に、例えば負電位（−電位）を印加して、上部電極６側が負になるように、記憶素子１０に対して負電圧を印加する。これにより、記憶用薄膜３内に形成されていた電流パス或いは不純物準位を構成するＣｕ，Ａｇ，Ｚｎがイオン化して、記憶用薄膜３内を移動してイオン源層４側に戻る。
すると、記憶用薄膜３内からＣｕ，Ａｇ，Ｚｎによる電流パス、もしくは、欠陥が消滅して、記憶用薄膜３の抵抗値が高くなる。記憶用薄膜３以外の各層は元々抵抗値が低いので、記憶用薄膜３の抵抗値を高くすることにより、記憶素子１０全体の抵抗値も高くすることができる。
その後、負電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去すること（消去過程）が可能になる。
【００３２】
このような過程を繰り返すことにより、記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。
【００３３】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００３４】
なお、記憶用薄膜３は、記録前の初期状態は高抵抗であるのが一般的であるが、プロセス工程でのプラズマ処理、アニール処理等によって、初期に記録状態である低抵抗を呈していても構わない。
【００３５】
上述の実施の形態の記憶素子１０の構成によれば、下部電極２と上部電極６との間に、記憶用薄膜３と、イオン源層４とが挟まれた構成とすることにより、例えば、イオン源層４側に正電圧（＋電位）を印加して、上部電極６側が正になるようにした場合に、記憶用薄膜３内に、Ｃｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成されて、或いは記憶用薄膜３内に、Ｃｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、記憶用薄膜３の抵抗値が低くなり、記憶素子１０全体の抵抗値が低くなる。そして、正電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が低くなった状態が保持され、情報を記録することが可能になる。
【００３６】
また、上述した記録後の状態の記憶素子１０に対して、例えば、イオン源層４に負電圧（−電位）を印加して、上部電極６側が負になるようにする。これにより、記憶用薄膜３内に形成されていた、Ｃｕ，Ａｇ，Ｚｎによる電流パス、或いは欠陥が消滅して、記憶用薄膜３の抵抗値が高くなり、記憶素子１０全体の抵抗値が高くなる。そして、負電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が高くなった状態が保持され、記録されていた情報を消去することが可能になる。
【００３７】
そして、記憶素子１０の抵抗値の変化、特に記憶用薄膜３の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子１０を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。
【００３８】
さらにまた、本実施の形態の記憶素子１０によれば、細孔を有する絶縁層１１の細孔によって、記憶用薄膜（記憶層）３内に形成される電流パスの位置を規定することができるため、情報の記録後の記憶用薄膜（記憶層）３の抵抗値のばらつきを抑制して、抵抗値を安定化させることができる。
これにより、記憶用薄膜（記憶層）３の抵抗値を安定して保持して記録された情報を安定して保持することができ、例えば、高温環境下での使用時、或いは長期データ保存時においても、記録された情報を安定して保持することができる。
従って、記憶素子１０の信頼性を高めることが可能となる。
【００３９】
また、上述のように記憶用薄膜（記憶層）３内に形成される電流パスの位置を規定することができるため、記憶用薄膜（記憶層）３内の規定された位置（即ち記憶用薄膜３内の一部の領域）に電流パスが形成される。これにより、少ない電流量で記憶用薄膜（記憶層）３の抵抗値を変化させることができ、記憶素子１０への記録に要する電流を低減することが可能になる。
このように記憶素子１０への記録に要する電流を低減することが可能になるため、情報を記録する際の消費電力を低減することが可能になる。また、記録の際の電流量を小さくして、情報の記録を容易に行うことが可能になる。
そして、記憶素子１０への記録に要する電流を低減することができるため、例えば、記録に要する時間を短くすることも可能になり、また情報を読み出す際の電流量を低減して、情報の読み出しを容易に行うことも可能になる。
【００４０】
また、本実施の形態の記憶素子１０によれば、下部電極２、記憶用薄膜３、イオン源層４、上部電極６を、いずれもスパッタリングが可能な材料で構成することが可能である。例えば、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。
また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
【００４１】
即ち、通常のＭＯＳ論理回路の製造プロセスに用いられる材料や製造方法（電極材料のスパッタリングによる成膜、プラズマやＲＩＥ等の通常のエッチング工程等）により、記憶素子１０を製造することが可能である。
従って、比較的簡単な方法で、容易に記憶素子１０を製造することができる。
【００４２】
図１の記憶素子１０は、例えば、次のようにして製造することができる。
まず、電気伝導度の高い基板１、例えば高濃度のＰ型の不純物がドープされたシリコン基板上に、下部電極２例えばＴｉＷ膜を堆積する。
次に、下部電極２を覆ってＡｌ膜を形成し、陽極酸化処理を行うことにより、ＡｌをＡｌ２Ｏ３に変化させて絶縁層１１とすると同時に、絶縁層１１内に細孔１２を形成する。
次に、細孔１２を通じて下部電極２の表面の酸化した表面のエッチングを行い、薄い酸化膜皮膜を除去し、電気的に良好な表面を得る。
続いて、記憶用薄膜３、例えば酸化ガドリニウム（Ｇｄ２Ｏ３）膜を形成し、その後にイオン源層４、例えばＣｕＴｅＧｅ膜を形成する。
その後に、イオン源層４を覆うように絶縁層５を形成するが、フォトリソグラフィによって、絶縁層５の一部を除去し、イオン源層４へのコンタクト部を形成する。
続いて、例えばマグネトロンスパッタリング装置によって、上部電極６として、例えばＷ膜を成膜する。
その後、Ｗ膜を、例えばプラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ（反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うことができる。
このようにして、図１に示した記憶素子１０を製造することができる。
【００４３】
上述した実施の形態の記憶素子１０を、多数マトリクス状に配置することにより、記憶装置（メモリ装置）を構成することができる。
各記憶素子１０に対して、その下部電極２側に接続された配線と、その上部電極６側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子１０が配置されるようにすればよい。
【００４４】
そして、具体的には、例えば下部電極２を行方向のメモリセルに共通して形成し、上部電極６に接続された配線を列方向のメモリセルに共通して形成し、電位を印加して電流を流す下部電極２と配線とを選択することにより、記録を行うべきメモリセルを選択して、このメモリセルの記憶素子１０に電流を流して、情報の記録や記録した情報の消去を行うことができる。
【００４５】
上述した実施の形態の記憶素子１０は、容易に情報の記録や情報の読み出しを行うことができ、消費電力を低減し、記録に要する時間を短くすることができるものである。
従って、この記憶素子１０を用いて記憶装置を構成することにより、情報の記録や情報の読み出しを容易に行うことができ、記憶装置全体の消費電力を低減すると共に、高速で動作する記憶装置を構成することができる。
また、上述した実施の形態の記憶素子１０は、微細化していった場合にも、情報の記録や記録した情報の保持が容易になるため、記憶装置の集積化（高密度化）や小型化を図ることができる。
【００４６】
さらに、上述した実施の形態の記憶素子１０が簡便な方法で容易に製造することが可能であるため、記憶装置の製造コストの低減や製造歩留まりの向上を図ることができる。
【００４７】
上述の実施の形態の記憶素子１０では、記憶用薄膜３の上にイオン源層４を積層しているが、これらの積層順序を逆にして、イオン源層の上に記憶用薄膜を積層させても構わない。
また、上述の実施の形態の記憶素子１０では、細孔を有する絶縁層１１を、電極２と記憶用薄膜（記憶層）３との間に設けているが、イオン源層と記憶用薄膜（記憶層）との間に設けても構わない。
なお、細孔を有する絶縁層は、記憶用薄膜（記憶層）の下層又は上層のどちら側に設けた場合でも、記憶用薄膜（記憶層）と接していることが望ましい。記憶用薄膜（記憶層）と接していなくても、間にある膜が薄いときには、細孔によって記憶用薄膜内の導電パスを規定する効果が得られるが、接しているときよりも効果が劣るからである。
【００４８】
さらに、細孔を有する絶縁層において、細孔の内部を空洞のままとすることも可能であるが、細孔内に導電材を入れることにより、抵抗値を低減することができる。
このように細孔内に入れる導電材としては、例えば、下部電極２に使用される電極材料を使用することができる。
【００４９】
本発明の記憶素子を用いて、記憶素子を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ装置）を構成することができる。
また、各記憶素子に、必要に応じて、素子の選択用のＭＯＳトランジスタ或いはダイオードを接続してメモリセルを構成する。
さらに、配線を介して、センスアンプ、アドレスレコーダー、記録・消去・読み出し回路等に接続する。
【００５０】
本発明の記憶素子は、各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能な、いわゆるＰＲＯＭ（プログラマブルＲＯＭ）、電気的に消去が可能なＥＥＰＲＯＭ（Electrically Erasable ＲＯＭ）、或いは、高速に記録・消去・再生が可能な、いわゆるＲＡＭ(ランダム・アクセス・メモリ)等、いずれのメモリ形態でも適用することが可能である。
【００５１】
続いて、本発明の他の実施の形態として、記憶素子を用いた記憶装置（メモリ装置）の概略構成図（要部の断面図）を図３に示す。
この記憶装置（メモリ装置）は、メモリセルを構成する記憶素子２０が多数アレイ状に配置されて構成されている。
各メモリセルの記憶素子２０は、下部電極２と上部電極６との間に、細孔を有する絶縁層１１、記憶用薄膜（記憶層）３、イオン源層４が積層されて構成され、図１に示した記憶素子１０と同様の積層構造になっている。
また、下部電極２は、絶縁層８内に埋め込まれて形成されたプラグ層により構成されている。
【００５２】
本実施の形態においては、特に、各メモリセルを構成する記憶素子２０が、細孔を有する絶縁層１１・記憶用薄膜（記憶層）３・イオン源層４・上部電極６の各層を共有している。言い換えれば、各記憶素子２０が、それぞれ同一層の、細孔を有する絶縁層１１・記憶用薄膜（記憶層）３・イオン源層４・上部電極６により構成されている。
【００５３】
そして、共通に形成された上部電極６は、プレート電極ＰＬとなるものである。このプレート電極ＰＬを通じて、各メモリセルの記憶素子２０に同一の電位を印加することができる。
一方、下部電極２は、メモリセル毎に個別に形成されており、各メモリセルが電気的に分離されている。このメモリセル毎に個別に形成された下部電極２によって、各下部電極２に対応した位置に、各メモリセルの記憶素子２０が規定される。
【００５４】
ここで、本実施の形態における、細孔を有する絶縁層１１の形成方法の一形態を、図４Ａ〜図４Ｃに示す。
図４Ａは、絶縁層８内に埋め込まれたプラグ層から成る下部電極２を形成した状態である。このような下部電極２は、従来公知の方法で形成することができる。
なお、必要に応じて、下部電極２の表面の酸化した表面のエッチングを行い、薄い酸化膜皮膜を除去し電気的に良好な表面を得る。
次に、図４Ｂに示すように、スパッタリング等により、表面にＡｌ膜２１を形成する。
さらに、このＡｌ膜２１に対して、陽極酸化処理を行うことにより、図４Ｃに示すように、細孔を有する絶縁層１１を形成することができる。
【００５５】
本実施の形態の場合は、細孔を有する絶縁層１１の下地が、絶縁層８及び下部電極２となっているが、絶縁層８上にも良好な状態で、細孔を有する絶縁層１１を形成することができる。
【００５６】
上述の本実施の形態の記憶装置（メモリ装置）の構成によれば、各メモリセルを構成する記憶素子２０の絶縁層１１・記憶用薄膜（記憶層）３・イオン源層４・上部電極６が共通に形成されていることにより、記憶装置を製造する際のこれら各層１１，３，４，６をパターニングする工程において、共通に形成する部分全体にわたり残るように加工すればよいため、最先端の極微細加工技術を用いる必要がない。
これにより、各層１１，３，４，６の下地面を半導体基板の表面のような非常に平坦性の高い面とする必要がなく、従来の製造技術により容易に各層１１，３，４，６を加工してパターニングすることができることから、記憶装置を容易に歩留まり良く製造することができる。
従って、メモリセルのサイズを微細化しても、記憶装置を容易に歩留まり良く製造することができため、メモリセルの密度を高めることが可能になる。これにより、記憶装置の記憶容量の増大や小型化を図ることが可能になる。
【００５７】
また、従来の半導体プロセスで未経験の新規の材料を使用した場合でも、記憶装置を容易に歩留まり良く製造することが可能になることから、加工技術の開発に要する期間を大幅に短縮することが可能である。
さらに、新規の材料を使用した場合でも、安価な旧世代のリソグラフィ装置や製造工程で対応することが可能になるため、記憶装置の製造コストを大幅に削減することが可能となる。
【００５８】
そして、メモリセルの密度や記憶装置の製造歩留まりを決める要因が、記憶素子２０の構成とは関係なく、従来の半導体量産技術で使用されている材料・リソグラフィプロセス・エッチングプロセス・研摩プロセスにより決まることになるため、従来技術を容易に流用することができる。
【００５９】
なお、本発明において、記憶素子は、図１に示した記憶素子１０や図３に示した記憶素子２０の構成に限定されるものではなく、その他の構成も可能である。
例えば、イオン源層が電極を兼ねる構成、イオン源層を設ける代わりに、イオン源層に用いられる元素（Ｃｕ，Ａｇ，Ｚｎ）を記憶用薄膜に含有させた構成等が考えられる。
また、記憶層の抵抗値が変化する記憶素子としては、イオン化しやすい金属元素（Ｃｕ，Ａｇ，Ｚｎ）と酸化物等から成る記憶層とを有する記憶素子以外にも、様々な構成がある。
その他の構成の記憶素子であっても、本発明を適用することが可能である。
【００６０】
次に、本発明の記憶素子を実際に作製して、特性を調べた。
【００６１】
（実施例）
図１に示した実施の形態の記憶素子１０を作製した。
まず、電気伝導度の高い基板１、例えば高濃度のＰ型の不純物がドープされたシリコン基板上に、スパッタリングにより、下部電極２としてＴｉＷ膜を、１００ｎｍの膜厚で堆積した。
【００６２】
次に、下部電極２を覆ってスパッタリングにより、Ａｌ膜を１５ｎｍの膜厚で堆積し、陽極酸化処理を行うことにより、ＡｌをＡｌ２Ｏ３に変化させて絶縁層１１を形成すると同時に絶縁層１１内に細孔１２を形成した。
【００６３】
陽極酸化処理は、具体的には、以下のようにして行った。
まず、５００ｍｌのビーカーに純水を半分程度入れて、リン酸１５ｇと硫酸０．５ｇとを加え、さらに純水を加えて５００ｍｌとして処理液を作製した。処理液は、回転式の攪拌装置を用いて攪拌した。
次に、最表面にＡｌ膜を堆積したウエハと、純度の高いアルミニウム板とを、それぞれ処理液内に浸漬した。
さらに、ウエハが陽極になり、アルミニウム板が陰極になるように、直流電源を接続した。
直流電源によって１０Ｖの電圧を印加して、２０分間電気分解を行った。これにより、陽極のウエハの表面に、陽極酸化被膜を形成した。
その後、電源を切り、ウエハを取り出して純水で充分に洗浄した。
このようにして、細孔１２を有する絶縁層（酸化アルミニウム層）１１を形成した。
【００６４】
次に、細孔を有する絶縁層１１上に、記憶用薄膜３として酸化ガドリニウム層を２５ｎｍの膜厚で形成し、さらにイオン源層４としてＣｕ５０Ｔｅ３５Ｇｅ１５膜を２０ｎｍの膜厚で形成した。
【００６５】
次に、イオン源層４を覆ってフォトレジストを形成し、その後フォトリソグラフィにより、露光と現像を行ってフォトレジストに開口（スルーホール）を形成した。開口（スルーホール）の大きさは、縦０．７μｍ、横０．７μｍとした。
その後、真空中２７０℃においてアニールを行ってフォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして、絶縁層５を形成した。なお、絶縁層５にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料（シリコン酸化膜等）を絶縁層５に用いた方がよいことも考えられる。
【００６６】
さらに、絶縁層５上に、Ｗ膜を１００ｎｍの膜厚で堆積することにより、絶縁層５に形成された開口を通じてイオン源層４に接続された上部電極６を形成した。
その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層５上に堆積した上部電極６をパターニングした。
このようにして、図１に示した構造の記憶素子１０を作製して、実施例の記憶素子１０とした。
【００６７】
（比較例）
本発明に対する比較例として、図５に示す構成の記憶素子５０を作製した。
図５に示す記憶素子５０は、図１に示した記憶素子１０の構成に対して、細孔を有する絶縁層１１を設けないで、下部電極２上に直接記憶用薄膜（記憶層）３を形成した構成である。
記憶素子５０の各層の形成方法を、実施例の記憶素子１０の各層と同様にして、比較例の記憶素子５０を作製した。
【００６８】
上述の製造方法により、ウエハ上に実施例の記憶素子１０を多数形成し、別のウエハ上に比較例の記憶素子５０を多数形成した。
【００６９】
（熱処理による抵抗値の変化の測定）
特性の評価のため、熱処理による抵抗値の変化を測定した。
まず、それぞれのウエハに形成した、実施例の記憶素子１０及び比較例の記憶素子５０から、それぞれ４個の記憶素子を選定した。
これらの記憶素子に対して、下部電極２と上部電極６との間に、上部電極６が正電位になるように１．５Ｖの電圧を印加して、書き込み処理、即ち高抵抗状態から低抵抗状態に遷移させる記録を行った。
そして、この書き込み処理後の記憶素子の抵抗値を測定した。
続いて、それぞれのウエハに対して、真空中で１４０℃・１２時間の熱処理を行った。
そして、この熱処理後の記憶素子の抵抗値を測定した。
【００７０】
測定結果として、各記憶素子の熱処理前の抵抗値と熱処理後の抵抗値との比を、表１に示す。
【００７１】
【表１】
2007165474.tif 000003
【００７２】
表１より、比較例の記憶素子５０の場合、低抵抗状態であった抵抗値が熱処理により高抵抗に変化してしまっている。
これに対して、実施例の記憶素子１０の場合、熱処理による抵抗値の変化がほとんど発生せず、記録が保持されていることが確認できた。
即ち、本発明の構成とすることにより、記録した情報の保持特性を改善することができる。
【００７３】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００７４】
【図１】本発明の一実施の形態の記憶素子の概略構成図（断面図）である。
【図２】細孔を有する絶縁層の概略構成図である。
【図３】本発明の他の実施の形態の記憶装置の概略構成図（断面図）である。
【図４】Ａ〜Ｃ  図３の記憶装置を製造する際の、細孔を有する絶縁層を形成する方法を説明する製造工程図である。
【図５】比較例の記憶素子の概略構成図（断面図）である。
【符号の説明】
【００７５】
１  基板、２  下部電極、３  記憶用薄膜（記憶層）、４  イオン源層、５，８  絶縁層、６  上部電極、１０，２０  記憶素子、１１  （細孔を有する）絶縁層、１２  細孔
【図１】
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【図２】
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【図３】
2007165474.tif 000006
【図４】
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【図５】
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