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　平成　３年特許願第　７５９９２号「多出力電圧変換装置」拒絶査定に対する審判事件［平成　４年　９月１７日出願公開、特開平　４−２６１３６１］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
【１】手続の経緯・本願発明
　本願は平成３年２月１５日の出願であって、その請求項１に係る発明は、平成１３年１２月２７日付で補正された明細書の特許請求の範囲の請求項１に記載された、以下のとおりのものと認める。
「【請求項１】切替可能な複数のタップを有する１次巻線を介して直流電源及び主スイッチング素子が直列接続された閉回路と、前記主スイッチング素子に並列接続されたコンデンサ及び従スイッチング素子から成る直列回路と、前記主スイッチング素子及び従スイッチング素子を交互にオン、オフさせる制御回路とが接続され、２次巻線側から変換電圧を出力する主トランスと、この主トランスの１次巻線に並列接続された１次巻線を有し、各２次巻線から変換電圧を出力する複数の従トランスとを有するものであって、前記制御回路は前記主スイッチング素子のオン期間の前後に、前記従スイッチング素子の所定のオフ期間が位置するようにして両スイッチング素子の所定のオン期間が重ならないように制御することを特徴とする多出力電圧変換装置。」（以下、本願発明という。）
　
【２】引用刊行物
(ア)特開平２−２９９４６１号公報（公開日：平成２年１２月１１日）
（１）これに対して、原査定の拒絶の理由に引用された本願の出願前に頒布された上記刊行物（以下、引用例という。）には、図面と共に以下の事項が記載されている。
ａ.「〔従来の技術〕従来、ＤＣ−ＤＣホワード・コンバータは、変圧器の一次巻線をＯＮ／ＯＦＦすることによって・・（略）・・さらに、第６図示の従来例では一次巻線Ｎｐのリーケージ・エネルギーをコンデンサＣ１およびリセット巻線Ｎｒでは吸収できないという問題があった。本発明は、以上のような問題を解決するためにリセット回路をスイッチ回路と同じ一次側に設けることにより、リセット用巻線Ｎｒとリセット回路のために新たな駆動回路とが不要なリセット回路を有するホワード・コンバータを提供することを目的とする。また、本発明は、特別の回路を設けることなく、変圧器のリーケージ・エネルギーを吸収できるリセット回路を有するホワード・コンバータを提供することを目的とする。」（１頁下段右欄３行−２頁上段右欄２０行。）
ｂ.「〔作用〕本発明の原理に基づく作用を第１図にしたがって説明する。直流入力電圧Ｖｉｎは、変圧器１の一次巻線Ｎｐを介して挿入されているスイッチング用Ｎチャンネル・ＦＥＴ・Ｑ１のスイッチングにより交流電圧となる。そして、この交流電圧は、変圧器１で変圧された後、整流回路２と平滑回路３とにより直流出力電圧Ｖｏとして出力する。一方、図示されていないスイッチング用駆動回路によって、ＮチャンネルＦＥＴ・Ｑ１をＯＦＦすると同時にＰチャンネルＦＥＴ・Ｑ２をＯＮにする。ＰチャンネルＦＥＴ・Ｑ２がＯＮすると、一次巻線Ｎｐに蓄えられていた電磁エネルギーとリーケージ・エネルギーとがコンデンサＣ２に充電を開始する。コンデンサＣ２の充電電圧が一定以上になると、放電を開始して変圧器１を介して直流入力電源Ｖｉｎにエネルギーを回生すると共に、変圧器巻線には逆の電流が流れるので鉄心は飽和しない。」（２頁下段左欄１６行−同右欄１５行。）
ｃ.「また、制御回路５は、ＮチャンネルＦＥＴ・Ｑ１およびＰチャンネルＦＥＴ・Ｑ２のゲート・ソース間電圧を交互に与えるためのものである。この場合、ＰチャンネルＦＥＴ・Ｑ２がＯＦＦした後に、ＮチャンネルＦＥＴ・Ｑ１がＯＮしなくてはならないので、ＰチャンネルＦＥＴ・Ｑ２がＯＦＦするようにゲート電圧をかけた後に、ディレイ回路６により少し時間を遅らせてＮチャンネルＦＥＴ・Ｑ１をＯＮするように電圧をかける。」（３頁上段左欄１４行−同右欄２行。）
ｄ.「・・さらにＰチャンネルＦＥＴ・Ｑ２のＯＦＦ寸前の一次巻線Ｎｐに蓄えられたマイナス励磁エネルギーは、ＰチャンネルＦＥＴ・Ｑ２のＯＦＦにより、ＮチャンネルＦＥＴ・Ｑ１のＣossに蓄えられた電荷を放電するためのエネルギーとなる。そして、ＮチャンネルＦＥＴ・Ｑ１のＯＮ以前にドレイン電圧を降下させるので、ＮチャンネルＦＥＴ・Ｑ１がＯＮする時のＣossの損失発生を少なくする。このときの等価回路が第４図（ニ）に図示されている。」（３頁下段右欄１７行−４頁上段左欄６行。）
　そして、上記の例えば記載ｂ、ｃ及び第３図によれば、その制御回路５はＰチャンネルＦＥＴ・Ｑ２をオフした後に、（所定の期間をおいて）ＮチャンネルＦＥＴ・Ｑ１をオンし、ＮチャンネルＦＥＴ・Ｑ１をオフすると同時にＰチャンネルＦＥＴ・Ｑ２をオンにするように制御するものである。
（２）以上のことから、引用例１には以下の発明が記載されているものと認められる。（表現方法は本願発明に合わせる。）
「少なくとも一次巻線Ｎｐを介して直流電源及びＮチャンネルＦＥＴ・Ｑ１が直列接続された閉回路と、前記ＮチャンネルＦＥＴ・Ｑ１に並列接続されたコンデンサＣ２及びＰチャンネルＦＥＴ・Ｑ２から成る直列回路と、前記ＮチャンネルＦＥＴ・Ｑ１及びＰチャンネルＦＥＴ・Ｑ２を交互にオン、オフさせる制御回路５とが接続され、二次巻線Ｎｓ側から変換電圧を出力する変圧器１とを有するものであって、前記制御回路５は前記ＰチャンネルＦＥＴ・Ｑ２をオフした後に（所定の期間をおいて）ＮチャンネルＦＥＴ・Ｑ１をオンし、前記ＮチャンネルＦＥＴ・Ｑ１をオフすると同時にＰチャンネルＦＥＴ・Ｑ２をオンにするように制御することを特徴とするリセット回路を有するホワード・コンバータ」（以下、「引用発明」という。）
　
（イ）周知技術Ａ：
１.実願昭５３−１３３４８４号（実開昭５５−５１６３６号）のマイクロフィルム
２.特開平　１−２４８９６１号公報
　上記文献１、２等によれば、電圧変換装置（コンバータ）において、非常に広い範囲（高低）の入力電圧に対応させるための以下の技術が本願出願前に周知であったものと認められる。（以下、「周知技術Ａ」という。）
「切替可能な複数のタップを有する１次巻線を介して直流電源及びスイッチング素子が直列接続された閉回路と、２次巻線側から変換電圧を出力するトランスと、を有する（電圧変換装置）」技術。
　
（ウ）周知技術Ｂ：
３.特開昭６３−３６５０号公報
４.実願昭６０−１９０６４６号（実開昭６２−９８４８７号）のマイクロフィルム
　上記文献３、４等によれば、同じく電圧変換装置において、主トランスと従トランスとの組合せにより多出力電力を得るようにした以下の技術も本願出願前に周知であったものと認められる。（同、「周知技術Ｂ」という。）
「１次巻線を介して直流電源及びスイッチング素子が直列接続された閉回路と、２次巻線側から変換電圧を出力する主トランスと、この主トランスの１次巻線に並列接続された１次巻線を有し、各２次巻線から変換電力を出力する複数の従トランスとを有する（多出力電圧変換装置）」技術。
　
【３】対比
　本願発明（前者）と引用発明（後者）とを対比すると、後者の「ＮチャンネルＦＥＴ・Ｑ１」及び「ＰチャンネルＦＥＴ・Ｑ２」が、それぞれその順に前者の「主スイッチング素子」及び「従スイッチング素子」に相当し、また、前者と後者の制御回路は共に、少なくとも前記従スイッチング素子（ＰチャンネルＦＥＴ・Ｑ２）をオフした後に（所定の期間をおいて）前記主スイッチング素子（ＮチャンネルＦＥＴ・Ｑ１）をオンにするように制御する点で共通するといえる。そして、前者の「多出力電圧変換装置」も後者の「リセット回路を有するホワード・コンバータ」も、共に少なくとも「電圧変換装置」の範疇に属するといえるから、結局、両者は、
「１次巻線を介して直流電源及び主スイッチング素子が直列接続された閉回路と、前記主スイッチング素子に並列接続されたコンデンサ及び従スイッチング素子から成る直列回路と、前記主スイッチング素子及び従スイッチング素子を交互にオン、オフさせる制御回路とが接続され、２次巻線側から変換電圧を出力するトランスとを有するものであって、前記制御回路は少なくとも前記従スイッチング素子をオフした後に（所定の期間をおいて）前記主スイッチング素子をオンにするように制御することを特徴とする電圧変換装置。」
　の点で一致し、以下の点で相違するものと認められる。
（相違点）：
　本願発明は主トランスの１次巻線は切替可能な複数のタップを有し、かつ、前記主トランスの１次巻線に並列に接続された１次巻線を有し、各２次巻線から変換電圧を出力する複数の従トランスとを有する多出力電圧変換装置であって、その制御回路は主スイッチング素子のオン期間の前後に、従スイッチング素子の所定のオフ期間が位置するようにして両スイッチング素子の所定のオン期間が重ならないように制御するものであるのに対し、引用発明はそのトランス（変圧器１）の１次巻線には前記本願発明のような切替可能な複数のタップは有さず、また、当該１次巻線に並列に接続された１次巻線（及び従トランス）も有さない電圧変換装置（リセット回路を有するホワード・コンバータ）であって、その制御回路は前記従スイッチング素子（ＰチャンネルＦＥＴ・Ｑ２）をオフした後に（所定の期間をおいて）主スイッチング素子（ＮチャンネルＦＥＴ・Ｑ１）をオンし、前記主スイッチング素子をオフすると同時に従スイッチング素子をオンにするように制御する点。
　
【４】当審の判断
　上記相違点につき、以下に検討する。
　本願発明や引用発明に係る電圧変換装置において、電圧を変換するトランスの１次巻線に切替可能な複数のタップを有するようにした技術も、また、その１次巻線に並列接続された１次巻線を有し、各２次巻線から変換電圧を出力する複数の従トランスとを有するように構成した所謂多出力電圧変換装置自体も、共に前記【２】（イ）（ウ）に示したとおり本願出願前周知の技術（Ａ、Ｂ）であると認められ、かかる周知技術Ａ及びＢを引用発明に適用すること自体は、その適用を阻害すべき特段の事情も見出せない以上、その必要に応じて当業者が容易になし得るところと認められる。
　ところで、引用例には例えば「・・さらに、第６図示の従来例では一次巻線Ｎｐのリーケージ・エネルギーをコンデンサＣ１およびリセット巻線Ｎｒでは吸収できないという問題があった。本発明は、以上のような問題を解決するためにリセット回路をスイッチ回路と同じ一次側に設けることにより、リセット用巻線Ｎｒとリセット回路のために新たな駆動回路とが不要なリセット回路を有するホワード・コンバータを提供することを目的とする。また、本発明は、特別の回路を設けることなく、変圧器のリーケージ・エネルギーを吸収できるリセット回路を有するホワード・コンバータを提供することを目的とする。」（２頁上段右欄７−２０行）、「ＰチャンネルＦＥＴ・Ｑ２がＯＮすると、一次巻線Ｎｐに蓄えられていた電磁エネルギーとリーケージ・エネルギーとがコンデンサＣ２に充電を開始する。コンデンサＣ２の充電電圧が一定以上にになると、放電を開始して変圧器１を介して直流入力電源Ｖｉｎにエネルギーを回生すると共に、変圧器巻線には逆の電流が流れるので鉄心は飽和しない。」（２頁下段右欄８−１５行）と記載され、これらの記載によれば、引用例の第６図従来例のリセット回路では一次巻線Ｎｐのリーケージ・エネルギーを吸収できず、そのために変圧器１が偏磁されて飽和するという問題があることを意味することは明らかであり、引用発明はこの問題を解決するために、変圧器１の１次巻線側に（リセット用の巻線を不要とした）リセット回路を設けた構成（第１図）を採用したものである。
　そして、引用発明において前記問題を具体的に解決するためには、例えばそのコンデンサＣ２の容量を一次巻線Ｎｐに蓄えられていたエネルギーを充電するに足る容量に設定し、そのＰチャンネルＦＥＴ・Ｑ２のオン期間の長さ（第３図参照。）を変圧器１の飽和が防止できる長さ（所定の期間）に設定すべきことは当業者が当然のこととして理解できるところである。
　そうすると、この引用発明に前記のように周知技術Ａ及びＢを適用すれば、その変圧器１の１次巻線に（切替可能な複数のタップと共に）並列接続された１次巻線を有し、各２次巻線から変換電圧を出力する複数の従トランスとを有する多出力電圧変換装置の構成が得られ、その場合、主トランス（変圧器１）のリセット電圧がコンデンサＣ２とこれを充電する主トランス及び前記従トランスとの励磁電流の和に依存し、この（特に従トランスの）励磁電流の影響によって主トランスが偏磁して飽和するという課題（問題）が発生することは当業者であれば容易に理解できるところと認められ、その際、この課題を解決するためには、例えばコンデンサＣ２の容量を前記の励磁電流の和が十分充電されるに足る容量に設定し、その従スイッチング素子（ＰチャンネルＦＥＴ・Ｑ２）のオン期間を主トランスの偏磁が防止できる（所定の）期間に設定することが当業者の採るべき当然の設計的手段である。
　そして、本願発明が特に前記相違点に係る「主スイッチング素子のオン期間の前後に、従スイッチング素子の所定のオフ期間が位置するようにして両スイッチング素子の所定のオン期間が重ならないように制御する」との手段（以下、「手段Ａ」という。）を採ることの意義は、例えば審判請求の理由を補正する平成１３年１２月２７日付手続補正書２頁２２−２５行の「特にこの引用例１では、第３図に明示されているように、ＦＥＴＱ１のオンと、ＦＥＴＱ２のオン（審決注：オフの誤りと解される。）のタイミングはズレていますが、ＦＥＴＱ１のオフと同時にＦＥＴＱ２がオンするタイミングとなっているので、スイッチング損失を軽減することができません。」との記載から見ても、スイッチング損失を軽減する点にあるものと認められるところ、引用発明（引用例）においても「・・さらにＰチャンネルＦＥＴ・Ｑ２のＯＦＦ寸前の一次巻線Ｎｐに蓄えられたマイナス励磁エネルギーは、ＰチャンネルＦＥＴ・Ｑ２のＯＦＦにより、ＮチャンネルＦＥＴ・Ｑ１のＣossに蓄えられた電荷を放電するためのエネルギーとなる。そして、ＮチャンネルＦＥＴ・Ｑ１のＯＮ以前にドレイン電圧を降下させるので、ＮチャンネルＦＥＴ・Ｑ１がＯＮする時のＣossの損失発生を少なくする。このときの等価回路が第４図（ニ）に図示されている。」（記載ｄ、３頁右欄下段１７行−４頁上段左欄６行。）と記載されているとおり、少なくともＦＥＴＱ１（ＮチャンネルＦＥＴ・Ｑ１）のオンとＦＥＴＱ２（ＰチャンネルＦＥＴ・Ｑ２）のオフのタイミングがずれているのは当該ＦＥＴＱ１のスイッチング損失を軽減させるためであることは明らかであって、例えばＦＥＴＱ２のスイッチング損失を問題にするときにそのオンとＦＥＴＱ１のオフのタイミングをもずらせること、即ち上記手段Ａを採ることは、当業者がその必要に応じて適宜容易になし得る設計的事項の域を出ないものというべきである。
　結局、上記相違点は格別のものでなく、それにより奏される効果も当業者が当然に予測できる範囲内のものと認められる。
 　
｛なお、審判請求人は上記本願発明と引用発明とのスイッチング素子のオン・オフタイミング（スイッチング期間）の対比に関し、例えば平成１３年１２月２７日付手続補正書において前記のとおり「特にこの引用例１（審決注：審決における引用例）では、第３図に明示されているように、ＦＥＴＱ１のオンと、ＦＥＴＱ２のオンのタイミングはズレていますが、ＦＥＴＱ１のオフと同時にＦＥＴＱ２がオンするタイミングとなっているので、スイッチング損失を軽減することができません。」（２頁２２−２５行）と主張し、更に『・・このような構成における課題としての「主トランス及び従トランスのリセット電圧が各トランスの励磁電流に依存することになるため、偏磁が生じる」ことを防止するために、一対のスイッチング素子のオン・オフタイミングを所定のタイミングに設定したことを特徴としております。』（３頁２９行−４頁３行。）とも主張するが、本願発明が主トランスの偏磁を防止できるのは前述のとおり従スイッチング素子の所定のオン期間の間に主及び従トランスの励磁電流が十分にそのコンデンサに吸収（充電）でき主トランスの偏磁による飽和を防止できる（即ち、従スイッチング素子のオン期間の長さによる）ためであって、引用発明に前記のように周知技術Ａ、Ｂを適用した場合においても、その変圧器１の偏磁を防止するためには引用発明のＰチャンネルＦＥＴ・Ｑ２（従スイッチング素子）のオン期間の長さを変圧器の偏磁を防止できる程度に十分な所定の期間に設定すればよいのであって、特にそのオン・オフタイミングとして前記手段Ａを採る必要はないことは明らかである。なお、本願発明や引用発明に係る電圧変換装置（コンバータ）の分野において、そのスイッチング素子のオン・オフタイミングとして前記手段Ａを採ることは、例えば実願昭６２−３２８７２号（実開昭６３−１４３０９０号）のマイクロフィルム等にも記載されているように本願出願前周知の技術にすぎない。審判請求人の上記主張は採用できない。｝
　
【５】むすび
　以上のとおりであるから、本願発明は、上記引用例に記載された発明及び周知技術とに基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。