(57)【要約】【課題】  占有面積が小さく、耐圧の高いＪＦＥＴの素子構造を提供する。【解決手段】  本発明のＪＦＥＴは、次の構成を備える。第１導電型のソース領域は、半導体基板の表面側に形成される。第２導電型の上部ゲート領域は、半導体基板の表面側に在ってソース領域を囲む。第２導電型の下部ゲート領域は、ソース領域と上部ゲート領域の下方に埋め込まれ、上部ゲート領域と電気的に接続する。第１導電型のチャネル領域は、上部ゲート領域と下部ゲート領域とに挟まれる。チャネル領域の一端はソース領域に繋がる。チャネル領域の他端は、下部ゲート領域が無くなる辺りで、第１導電型の下層ドレインに繋がる。第２導電型の側部ゲート領域は、チャネルの他端付近に在って、上部ゲート領域と電気的に接続する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面側に形成された第１導電型のソース領域と、
前記半導体基板の表面側に前記ソース領域を囲むように形成された第２導電型の上部ゲート領域と、
前記ソース領域および前記上部ゲート領域の下方に埋め込まれ、前記上部ゲート領域と電気的に接続された第２導電型の下部ゲート領域と、
前記上部ゲート領域と前記下部ゲート領域とに挟まれて設けられ、一端を前記ソース領域に繋げ、前記下部ゲート領域が下方から無くなる他端で、前記半導体基板の第１導電型の下層域（下層ドレインという）に繋がる第１導電型のチャネル領域と、
前記他端付近に設けられ、前記上部ゲート領域と電気的に接続された第２導電型の側部ゲート領域と
を備えることを特徴とするＪＦＥＴ（接合型電界効果トランジスタ）。
【請求項２】
請求項１に記載のＪＦＥＴにおいて、
前記側部ゲート領域と前記下部ゲート領域とは、前記半導体基板の深さ方向に沿って対向する不純物領域であり、
前記チャネル領域は、前記下部ゲート領域と前記側部ゲート領域の間を深さ方向に下って前記下層ドレインに繋がる
ことを特徴とするＪＦＥＴ。
【請求項３】
請求項１または請求項２に記載のＪＦＥＴにおいて、
前記側部ゲート領域に容量結合した電極を備え、
前記側部ゲート領域の不純物濃度は、前記上部ゲート領域および前記下部ゲート領域の不純物濃度よりも高く設定される
ことを特徴とするＪＦＥＴ。
【請求項４】
請求項１ないし請求項３のいずれか１項に記載のＪＦＥＴと、
入射光に応じて電荷を生成する光電変換部と、
前記光電変換部で生成された前記電荷を、前記上部ゲート領域に移送する電荷移送部と
を備えた単位画素を複数備えた固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下層ドレインを備えたＪＦＥＴ、および固体撮像装置に関する。
【背景技術】
【０００２】
従来、単位画素内に増幅素子を備え、信号電荷を増幅素子で増幅（例えば電流増幅）して出力するタイプの固体撮像装置が提案されている。下記の特許文献１には、このような増幅素子として、ＪＦＥＴを備えた固体撮像装置が開示されている。
図５は、この固体撮像装置９９の画素構造を示す上面図である。
図６は、図５中に示すＹ１−Ｙ２の断面図である。
これらの図において、固体撮像装置９９は、ｎ型半導体基板１００を土台に形成される。このｎ型半導体基板１００の表面には、複数の単位画素が形成される。これらの単位画素は、光電変換部９１、ＪＦＥＴ９２、およびリセットドレイン９４を備えて概略構成される。
この内、ＪＦＥＴ９２は、基板表面に領域確保されたｎ型ソース領域１１４およびｎ型ドレイン領域１１６と、そのソース−ドレイン間を繋ぐｎ型チャネル領域１１７と、そのｎ型チャネル領域１１７の周囲に配置されたｐ型ゲート領域１１５とによって構成される。
【特許文献１】特開平１１−８７６８０号公報（図１〜３）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
固体撮像装置９９では、ＪＦＥＴ９２を形成するため、単位画素内にｎ型ドレイン領域１１６を領域確保しなければならない。そのため、光電変換部９１の占有面積が狭くなり、単位画素の開口効率が低下するという点で改善の余地があった。
そこで、本発明の目的は、占有面積の小さなＪＦＥＴの素子構造を提供することである。
また、本発明の別の目的は、このＪＦＥＴの構造において、耐圧を高めるための技術を提供することである。
また、本発明の別の目的は、このＪＦＥＴの構造を搭載することで、感度が高く、出力電圧範囲（ダイナミックレンジ）が広い固体撮像装置を提供することである。
【課題を解決するための手段】
【０００４】
《１》  本発明のＪＦＥＴは、半導体基板に、ソース領域、上部ゲート領域、下部ゲート領域、チャネル領域、下層ドレイン、および側部ゲート領域を備える。
第１導電型のソース領域は、半導体基板の表面側に形成される。
第２導電型の上部ゲート領域は、半導体基板の表面側にソース領域を囲むように形成される。
第２導電型の下部ゲート領域は、ソース領域および上部ゲート領域の下方に埋め込まれ、上部ゲート領域と電気的に接続される。
第１導電型のチャネル領域は、上部ゲート領域と下部ゲート領域とに挟まれて設けられる。このチャネル領域の一端は、ソース領域に繋がる。一方、下部ゲート領域が下方から無くなる他端において、チャネル領域は、半導体基板の第１導電型の下層域（下層ドレインという）に繋がる。
第２導電型の側部ゲート領域は、チャネル領域の他端付近に設けられ、上部ゲート領域と電気的に接続される。
《２》  なお好ましくは、側部ゲート領域と下部ゲート領域とを、半導体基板の深さ方向に沿って対向する不純物領域とする。この場合、チャネル領域は、この下部ゲート領域と側部ゲート領域の間を深さ方向に下って、下層ドレインに繋がる。
《３》  また好ましくは、ＪＦＥＴの側部ゲート領域と容量結合した電極を更に備える。この構成では、側部ゲート領域の不純物濃度を、上部ゲート領域および下部ゲート領域の不純物濃度よりも高く設定することが好ましい。
《４》  本発明の固体撮像装置は、複数の単位画素を備える。この単位画素は、ＪＦＥＴ、光電変換部、電荷移送部を備える。
このＪＦＥＴは、上記《１》ないし《３》のいずれか１項に記載のＪＦＥＴである。
光電変換部は、入射光に応じて電荷を生成する。
電荷移送部は、この光電変換部で生成された電荷を、ＪＦＥＴの上部ゲート領域に移送する。
【発明の効果】
【０００５】
（１）本発明のＪＦＥＴでは、従来のＪＦＥＴ９２（図６）のように、基板表面側にドレイン領域１１６を領域確保する必要がなくなり、ＪＦＥＴの占有面積を縮小できる。
【０００６】
（２）本発明のＪＦＥＴは、インパクトイオン化が発生しづらくなり、その結果、ＪＦＥＴの耐圧を高めることが可能になる。
【発明を実施するための最良の形態】
【０００７】
《第１実施形態》
［第１実施形態の構成説明］
図１は、第１実施形態におけるＪＦＥＴ（接合型電界効果トランジスタ）１１の構造を示す図である。図１［Ａ］には、ＪＦＥＴ１１の上面図を示す。図１［Ｂ］には、上面図中のＸ−Ｘ′箇所の断面図を示す。
図１において、半導体基板は、高濃度のｎ＋＋型半導体１２の上に、それより低濃度のｎ型半導体層１３を形成して構成される。このｎ型半導体層１３の表面側には、高濃度のｎ＋＋型からなるソース領域１４が形成される。さらに、このソース領域１４を囲むように、ｐ型の上部ゲート領域１５Ａが形成される。
このソース領域１４および上部ゲート領域１５Ａの下方には、ｐ型の下部ゲート領域１５Ｂが埋め込まれる。この下部ゲート領域１５Ｂは、ＪＦＥＴ動作に支障がない周辺域において上部ゲート領域１５Ａと接合して、上部ゲート領域１５Ａと電気的に接続される。
【０００８】
この上部ゲート領域１５Ａと下部ゲート領域１５Ｂとに挟まれるように、ソース領域１４を中心にｎ型のチャネル領域１６が左右両側へ延びる。このチャネル領域１６の他端は、下部ゲート領域１５Ｂが下方から無くなる辺りから、ｎ型半導体層１３およびｎ＋＋型半導体１２からなる下層ドレインへ繋がる。
このチャネル領域１６の他端付近には、ｐ＋型の側部ゲート領域１５Ｃが設けられる。この側部ゲート領域１５Ｃは、ｎ型半導体層１３の表面側で上部ゲート領域１５Ａと接合し、上部ゲート領域１５Ａと電気的に接続される。
【０００９】
ここでは、チャネル領域１６の他端は、側部ゲート領域１５Ｃまで延在し、側部ゲート領域１５Ｃとｐｎ接合を形成している。しかしこれに限らず、チャネル領域１６の他端は、下部ゲート領域１５Ｂの端部と側部ゲート領域１５Ｃの端部の間に位置すればよい。
また、側部ゲート領域１５Ｃは、チャネル領域１６よりも深く形成することが望ましい。
この構造によって、側部ゲート領域１５Ｃと下部ゲート領域１５Ｂとに挟まれた、深さ方向に沿った電流経路Ｚが形成される。チャネル１６は、この電流経路Ｚを通してｎ型半導体層１３に繋がる。
【００１０】
さらに、上述したＪＦＥＴ１１には、電荷排出部２５が付属する。この電荷排出部２５は、リセットゲート２０、およびｐ＋＋型のリセットドレイン２１から構成される。
上記構成において、ＪＦＥＴ１１のソース端子Ｓは、ソース領域１４に接続される。ゲート端子Ｇは、上部ゲート領域１５Ａなどに接続される。ドレイン端子Ｄは、ｎ＋＋型半導体１２の背面側に接続される。リセットゲート端子ＲＧは、リセットゲート２０に接続される。また、リセットドレイン端子ＲＤは、リセットドレイン２１に接続される。
【００１１】
［不純物濃度の好ましい条件について］
上部ゲート領域１５Ａおよび下部ゲート領域１５Ｂは、ＪＦＥＴ１１の閾値電圧やコンダクタンス等が所望の値となるよう、例えばイオン注入量を１×１０12／ｃｍ2から１×１０13／ｃｍ2の範囲に設定する。
リセットドレイン２１は、高濃度の電気的コンタクト部を形成するため、例えばイオン注入量を１×１０15ｃｍ2以上に設定する。
側部ゲート領域１５Ｃは、不純物濃度が低すぎると、ゲート電圧によって半導体表面が空乏化して駆動容量２２の値が変動してしまう。そのため、駆動容量２２の値を安定化させる目的から、不純物濃度の下限が定まる。
さらに、この側部ゲート領域１５Ｃについては、リークの少ない絶縁膜を上に形成するために不純物濃度の上限が定まる。これは、不純物濃度が高すぎると、これを熱酸化して形成する絶縁膜（酸化膜）の耐圧が低下してリークが発生するためである。
【００１２】
以上の条件を考慮すると、側部ゲート領域１５Ｃの不純物濃度は、上部ゲート領域１５Ａおよび下部ゲート領域１５Ｂの不純物濃度よりも大きく、かつリセットドレイン２１の不純物濃度よりも低くすることが好ましい。
例えば、側部ゲート領域１５Ｃのイオン注入条件としては、駆動電圧を３Ｖから５Ｖとし、アニール温度を９００〜９５０゜Ｃとした場合に、１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。
【００１３】
［第１実施形態の効果など］
（１）  以上説明したように、第１実施形態では、上部ゲート領域１５Ａ、下部ゲート領域１５Ｂ、および側部ゲート領域１５Ｃを組み合わせることで、ＪＦＥＴ１１のゲート領域を立体的に形成する。この独特の立体ゲート構造によって、半導体基板の下層域をＪＦＥＴ１１のドレイン層として有効活用できる。その結果、半導体基板の表面側に、ＪＦＥＴ１１のドレイン領域のスペースを別途確保する必要がなくなり、ＪＦＥＴ１１の面積を縮小することが可能になる。
【００１４】
ところで、チャネル領域１６の他端側は、下方に広がる下層ドレインに向かうため、チャネル断面径が広がりやすい。このチャネル広がりの箇所は、ドレイン／ゲート間に逆バイアス電圧によって漏れ電流を生じやすい。この状態で、逆バイアス電圧を更に引き上げると、増えた漏れ電流が粒子に衝突してイオン化が進み、インパクトイオン化が発生してしまう。この現象がＪＦＥＴ１１の耐圧低下の原因となる。
【００１５】
そこで、第１実施形態では、チャネル領域１６の他端付近に側部ゲート領域１５Ｃを配置する。ドレイン／ゲート間に逆バイアス電圧が印加されると、この側部ゲート領域１５Ｃの周囲に空乏化が進み、他端側のチャネル広がりを抑制することができる。
そのため、逆バイアス電圧による漏れ電流は抑制され、この漏れ電流を主原因とするインパクトイオン化を防止できる。その結果、ＪＦＥＴ１１の耐圧向上を達成できる。
【００１６】
特に、第１実施形態では、ドレイン端子Ｄに接続する箇所に比較的高濃度のｎ＋＋型半導体１２を配置し、チャネル領域１６の他端付近に比較的低濃度のｎ型半導体層１３を配置する。この構造によって、側部ゲート領域１５Ｃの空乏化作用が広範囲に及び、チャネル領域１６の他端側のチャネル広がりを広範囲に抑制することに成功する。その結果、ＪＦＥＴ１１の更なる耐圧向上が実現する。
【００１７】
（２）  第１実施形態では、下部ゲート領域１５Ｂと側部ゲート領域１５Ｃとを深さ方向に沿って対向させ、チャネル領域１６を電流経路Ｚに通す。この電流経路Ｚでは、チャネル領域１６が両側からチャネル制御される。そのため、下部ゲート領域１５Ｂのみで片側からチャネル制御を行う場合に比べ、より理想的なチャネル制御の特性を得ることができる。
【００１８】
（３）  第１実施形態では、側部ゲート領域１５Ｃの不純物濃度を、その他のゲート領域に比べて高く設定する。この高い不純物濃度により、側部ゲート領域１５Ｃとリセットゲート２０との間に生じる駆動容量２２の値を安定化することができる。その結果、ゲート電圧変化に伴う駆動容量２２の変動を抑制し、ＪＦＥＴ１１の増幅出力のリニアリティーを一段と高めることに成功する。
また、上部ゲート領域１５Ａおよび下部ゲート領域１５Ｂについては、側部ゲート領域１５Ｃほど不純物濃度を高める必要がない。そのため、ＪＦＥＴ１１の要求仕様（閾値電圧やコンダクタンス等）を優先して、適切に設計することができる。
【００１９】
（４）  また、第１実施形態では、上部ゲート領域１５Ａ、下部ゲート領域１５Ｂ、および側部ゲート領域１５Ｃを領域接合させることで、電気的コンタクトを形成している。したがって、ゲート領域の相互間に金属配線を別途設ける必要が無い。
【００２０】
《第２実施形態》
［第２実施形態の構成説明］
次に、上述したＪＦＥＴ１１を画素ごとに有する固体撮像装置の実施形態について説明する。
図２は、この固体撮像装置３１の概略構成を示す図である。
図２において、固体撮像装置３１は、画素単位に配列された画素部３６を備える。垂直走査回路３２は、これら画素部３６の行単位に、垂直走査用の制御信号ＴＧ，ＲＧ、およびリセットドレイン電圧Ｖｒｄを供給する。電流源回路３５は、垂直読み出し線ＶＬを介して、画素部３６内のＪＦＥＴ１１にソース電流を供給する。垂直読み出し線ＶＬを介して読み出される画素信号やノイズ信号は、読み出し回路３３（相関二重サンプリング回路など）に入力される。この読み出し回路３３は、水平走査回路３４によって走査駆動され、画素信号を順次に水平走査して出力する。
【００２１】
図３は、上述した画素部３６の構成を示す図である。
図３において、画素部３６は、光電変換部４１、電荷移送部４０、ＪＦＥＴ１１、および電荷排出部２５から概略構成される。なお、ＪＦＥＴ１１の構造については、第１実施形態（図１）と同一構成のため、ここでの説明を省略する。
光電変換部４１は、画素単位の光を光電変換して信号電荷として蓄積する。電荷移送部４０は、光電変換部４１と上部ゲート領域１５Ａとの間に形成された移送ゲート電極であり、制御信号ＴＧが印加される。この制御信号ＴＧの電圧制御によって光電変換部４１から上部ゲート領域１５Ａへ信号電荷を移送することができる。移送された信号電荷は、上部ゲート領域１５Ａ、下部ゲート領域１５Ｂ、および側部ゲート領域１５Ｃに蓄積される。ＪＦＥＴ１１の下層ドレインには、半導体基板の基板電圧が共通に印加される。一方、ＪＦＥＴ１１のソース領域１４は、垂直読み出し線ＶＬを介して、上述した電流源回路３５に接続される。この構成により、ＪＦＥＴ１１はソースホロワ回路として機能し、ゲート領域中の信号電荷に見合った電圧信号をソース領域１４に出力するようになる。
【００２２】
電荷排出部２５は、リセットドレイン２１およびリセットゲート２０から構成される。このリセットドレイン２１は、画素部３６の境界上に設けられ、左右に隣接する画素部３６から共通の電荷排出先として利用される。また、リセットゲート２０には制御信号ＲＧが印加される。この制御信号ＲＧの電圧制御によって側部ゲート領域１５Ｃとリセットドレイン２１を導通させ、ゲート内の不要な電荷をリセットドレイン２１へ排出することができる。
【００２３】
なお、このリセットゲート２０は、絶縁膜を介して側部ゲート領域１５Ｃと部分的に対向する。この構成により、側部ゲート領域１５Ｃとリセットゲート２０との間には、駆動容量２２が発生する。この駆動容量２２の容量分圧作用によって、側部ゲート領域１５Ｃをフローティング状態に維持したまま、制御信号ＲＧの電圧を増減することによって、ＪＦＥＴ１１のゲート電圧を上昇下降させることができる。この動作を画素部３６の行選択に利用することにより、非選択行のＪＦＥＴ１１をオフにして、特定行のソースホロワ出力のみを垂直読み出し線ＶＬに選択出力することができる。
【００２４】
［第２実施形態の効果など］
第２実施形態の固体撮像装置３１は、第１実施形態のＪＦＥＴ１１を画素ごとに配置する。このＪＦＥＴ１１は、基板表面側にドレイン領域を設けないため、画素内の占有面積が小さい。そのため、画素内の光電変換部４１のサイズをその分だけ拡大することが可能になる。その結果、光電変換部４１の受光効率を高めて、低照度環境におけるノイズ量を相対的に下げることが可能になる。
【００２５】
また、光電変換部４１のサイズ拡大により信号電荷の蓄積上限を高めることも可能になり、画像の白飛び発生を抑制することも可能になる。
さらに、ＪＦＥＴ１１は、側部ゲート領域１５Ｃによるインパクトイオン化の抑制作用により、耐圧を高めることができる。この耐圧向上分だけ、固体撮像装置３１の基板電圧を高めることにより、固体撮像装置３１の出力電圧範囲（ダイナミックレンジ）を広げることも可能になる。
また、ＪＦＥＴ１１は、側部ゲート領域１５Ｃの不純物濃度を、その他のゲート領域の不純物濃度よりも高くすることにより、駆動容量２２の電圧依存性を低減することができる。その結果、固体撮像装置３１（ＪＦＥＴ１１のソースホロワ出力）のリニアリティーを更に高めることが可能になる。
【００２６】
《第３実施形態》
図４は、第３実施形態における画素構造を示す図である。なお、第２実施形態（図２，図３）と同一の構成については、ここでの説明を省略する。
第３実施形態では、電荷移送部４０Ａのゲート電極のパターンを行方向に延長し、垂直走査回路３２に電気的に接続する。また、リセットゲート２０Ａのパターンを行方向に延長して、垂直走査回路３２に電気的に接続する。この構成により、電荷移送部４０Ａおよびリセットゲート２０Ａの画素配線や電気コンタクトを省略することが可能となり、固体撮像装置３１の歩留まりを向上させることができる。
また、第３実施形態では、ＪＦＥＴ１１を図面左方向へ相対的にずらし、垂直読み出し線ＶＬとリセットドレイン２１の間隔を広げている。したがって、リセットドレイン２１へのコンタクトを形成する配線と、垂直読み出し線ＶＬとの間隔が広くなり、歩留まりが向上する。
【００２７】
《実施形態の補足事項》
なお、上述した実施形態では、説明を簡明にするため、半導体の導電型を明記した。しかしながら、本発明はこれらの導電型に限定されるものではない。例えば、導電型の一部または全部を逆にすることも可能である。
【００２８】
また、上述した実施形態では、ソース領域１４を中心にしてチャネル領域１６を左右両側へ延ばしている。この構成より、チャネル領域１６の電流抵抗を並列接続によって低減し、かつゲート／チャネルの接触面積拡大によってチャネル制御性を高めることが可能になる。しかしながら、実施形態はこれに限定されるものではない。ソース領域１４の片側のみにチャネル領域１６を延ばしてもよい。
【００２９】
なお、上述した実施形態では、上部ゲート領域１５Ａ、下部ゲート領域１５Ｂ、側部ゲート領域１５Ｃの領域を接合することにより、電気コンタクトを取っている。しかしながら、実施形態はこれに限定されるものではない。例えば、電気配線により、これらのゲート領域１５Ａ〜１５Ｃの一部または全部を電気的に接続してもよい。
【００３０】
また、上述した実施形態では、側部ゲート領域１５Ｃと容量結合した電極を、リセットゲート２０を兼ねて設けている。しかしながら、実施形態はこれに限定されるものではない。
【００３１】
なお、上述した第２および第３実施形態では、ＪＦＥＴ１１の面積縮小分だけ光電変換部４１を拡大することで、固体撮像装置３１の開口効率の向上を達成している。しかしながら、本発明はこれに限定されるものではない。例えば、ＪＦＥＴの面積縮小分を用いて単位画素を縮小することにより、固体撮像装置の開口効率をある程度維持したまま、画素数向上を達成してもよい。
【産業上の利用可能性】
【００３２】
以上説明したように、本発明は、ＪＦＥＴや固体撮像装置などに利用可能な技術である。
【図面の簡単な説明】
【００３３】
【図１】ＪＦＥＴ１１の構造を示す図である。
【図２】固体撮像装置３１の構成を示す図である。
【図３】画素部３６の構成を示す図である。
【図４】画素部３６の構成を示す図である。
【図５】従来の固体撮像装置９９の画素構造を示す上面図である。
【図６】従来の固体撮像装置９９の断面図である。
【符号の説明】
【００３４】
１１…ＪＦＥＴ，１２…ｎ＋＋型半導体，１３…ｎ＋型半導体層，１４…ソース領域，１５Ａ…上部ゲート領域，１５Ｂ…下部ゲート領域，１５Ｃ…側部ゲート領域，１６…チャネル領域，２０…リセットゲート，２１…リセットドレイン，２２…駆動容量，２５…電荷排出部，３１…固体撮像装置，３２…垂直走査回路，３３…読み出し回路，３４…水平走査回路，３５…電流源回路，３６…画素部，４０…電荷移送部，４１…光電変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007165736.tif 000007
【図６】
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