(57)【要約】      （修正有）【課題】画質を向上させると共に、ストレージキャパシタの格納容量を増加できる薄膜トランジスタアレイ基板及びその製造方法を提供する。【解決手段】基板４２上に形成された画素電極１８に接続された薄膜トランジスタ６において、ゲート電極８と活性層１４間のゲート絶縁膜を、平坦化が得られるコーティング工程による有機物質のメインゲート絶縁膜４５と強誘電性物質を含むサブゲート絶縁パターン５２とで構成しゲートドレイン間容量Ｃｇｄとストレージキャパシタ２０を増加させる。【選択図】図５
2007165824.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極、ゲート電極と接続されたゲートラインを含むゲートパンターンと、
前記ゲートパターンを覆うように形成され、有機物質からなるメインゲート絶縁膜と、
前記メインゲート絶縁膜を間において、前記ゲート電極及びサブゲート絶縁パターンと重畳される半導体パターンと、
前記メインゲート絶縁膜を間において、前記ゲートラインと交差されるデータライン、半導体パターン上に形成されるソース電極及びドレイン電極を含むソースドレインパターンと、
前記ゲートライン及びデータラインの交差領域に位置する薄膜トランジスタと、
前記薄膜トランジスタのドレイン電極を露出させるコンタクトホールを有する保護膜と、
前記コンタクトホールを介して前記ドレイン電極と接触される画素電極と、
前記ゲートパターンとメインゲート絶縁膜間で、前記ゲートパターンと重畳されるように形成され、強誘電性物質を含むサブゲート絶縁パターンと
を含むことを特徴とする薄膜トランジスタアレイ基板。
【請求項２】
前記サブゲート絶縁パターン、メインゲート絶縁パターン、保護膜を間において位置する前記ゲートラインと画素電極により備えられるストレージキャパシタを更に備えることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項３】
前記サブゲート絶縁パターンは、１５〜２０程度の誘電率を有することを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項４】
前記サブゲート絶縁パターンは、チタン酸バリウムストロンチウム(barium strontium titanate)、チタンジルコン酸バリウム(barium zirconate titanate)、チタンジルコン酸鉛(Lead zirconate titanate)、チタン酸ランタン鉛(lead lanthanum titanate)、チタン酸ストロンチウム(strontium titanate)、チタン酸バリウム(barium titanate)、フッ化バリウムマグネシウム(barium magnesium fluoride)、チタン酸ビスマス(bismuth titanate)、チタン酸ストロンチウムビスマス(strontium bismuth titanate)、ニオブ酸チタン酸ストロンチウムビスマ(strontium bismuth titanate niobate)のうち少なくとも一つを含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項５】
前記メインゲート絶縁膜の誘電率は、３〜４程度であることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項６】
基板上にゲートライン、ゲートラインと接続されたゲート電極を含むゲートパターンを形成すると共に、前記ゲートパターンと重畳され、強誘電性物質を含むサブゲート絶縁パターンを形成する段階と、
前記ゲートパターン及びサブゲート絶縁パターンを覆い、有機物質を含むメインゲート絶縁膜を形成する段階と、
前記メインゲート絶縁膜上に、前記サブゲート絶縁パターンと部分的に重畳される半導体パターンを形成する段階と、
前記メインゲート絶縁膜を間において、前記ゲートラインと交差されるデータライン、前記半導体パターン及びデータラインとそれぞれ接続されるソース電極、前記ソース電極と対向するドレイン電極を含むソース/ドレインパターンを形成する段階と、
前記ドレイン電極を露出させるコンタクトホールを有する保護膜を形成する段階と、
前記コンタクトホールを介して前記ドレイン電極と接触される画素電極を形成する段階と
を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法 。
【請求項７】
前記サブゲート絶縁パターン、メインゲート絶縁パターン、保護膜を間において位置する前記ゲートラインと画素電極により備えられるストレージキャパシタを形成する段階を更に含むことを特徴とする請求項６に記載の薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタアレイ基板に関し、特に画質を向上できる薄膜トランジスタアレイ基板及びその製造方法に関する。
【背景技術】
【０００２】
通常の液晶表示装置は、電界を用いて液晶の光透過率を調節することで画像を表示する。このため、液晶表示装置は、液晶セルがマトリクス状に配列された液晶パネルと、液晶パネルを駆動するための駆動回路を備える。
【０００３】
液晶パネルは、互いに対向する薄膜トランジスタアレイ基板及びカラーフィルターアレイ基板と、２つの基板間に一定のセルギャップを維持するために位置するスペーサーと、そのセルギャップに満たされた液晶とを備える。
【０００４】
薄膜トランジスタアレイ基板は、ゲートライン及びデータラインと、そのゲートラインとデータラインの交差部毎にスイッチング素子で形成された薄膜トランジスタと、液晶セル単位毎に形成され、薄膜トランジスタに接続された画素電極と、それらの上に塗布された配向膜から構成される。ゲートラインとデータラインは、それぞれのパッド部を介して駆動回路より信号が供給される。薄膜トランジスタは、ゲートラインに供給されるスキャン信号に応答し、データラインに供給される画素電圧信号を画素電極に供給する。
【０００５】
カラーフィルターアレイ基板は、液晶セル単位で形成されたカラーフィルターと、カラーフィルター間の区分及び外部光を反射するためのブラックマトリクスと、液晶セルに共通的に基準電圧を供給する共通電極と、それらの上に塗布される配向膜から構成される。
【０００６】
液晶パネルは、薄膜トランジスタアレイ基板とカラーフィルターアレイ基板を別途に製作し、合着した後、液晶を注入して封入することにより完成される。
【０００７】
図１は、従来の薄膜トランジスタアレイ基板を示す平面図であり、図２は、図１に示した薄膜トランジスタアレイ基板をI-I′線に沿って切断して示す断面図である。
【０００８】
図１及び図２に示す薄膜トランジスタアレイ基板は、下部基板４２上にゲート絶縁膜４４を間において交差するように形成されたゲートライン２及びデータライン４と、その交差毎に形成された薄膜トランジスタ(Thin Film Transistor:  以下、「TFT」という)６と、その交差構造で備えられたセル領域に形成された画素電極１８とを備える。そして、TFTアレイ基板は、画素電極１８と前段ゲートライン２の重畳部に形成されたストレージキャパシタ２０を備える。
【０００９】
TFT６は、ゲートライン２に接続されたゲート電極８と、データライン４に接続されたソース電極１０と、画素電極１６に接続されたドレイン電極１２と、ゲート電極８と重畳され、ソース電極１０とドレイン電極１２間にチャンネルを形成する活性層１４とを備える。活性層１４は、ソース電極１０及びドレイン電極１２と部分的に重畳されるように形成され、ソース電極１０とドレイン電極１２間のチャンネル部を更に含む。活性層１４上には、ソース電極１０及びドレイン電極１２とオーミック接触のためのオーミック接触層４７が更に形成される。ここで、活性層１４及びオーミック接触層４７を、半導体パターン４８と命名する。
【００１０】
このようなTFT６は、ゲートライン２に供給されるゲート信号に応答し、データライン４に供給される画素電圧信号が画素電極１８に充電され、維持されるようにする。
【００１１】
画素電極１８は、保護膜５０を貫通するコンタクトホール１６を介し、TFT６のドレイン電極１２と接続される。画素電極１８は、充電された画素電圧により図示していない上部基板に形成される共通電極と電位差を発生させる。この電位差により、TFTアレイ基板とカラーフィルターアレイ基板との間に位置する液晶が、誘電異方性により回転し、図示していない光源より画素電極１８を経由して入射される光を上部基板側に透過させる。
【００１２】
ストレージキャパシタ２０は、前段ゲートライン２と、そのゲートライン２とゲート絶縁膜４４及び保護膜５０を間において重畳される画素電極１８から構成される。このようなストレージキャパシタ２０は、画素電極１８に充電された画素電圧が次の画素電圧が充電されるまで維持されるように役に立つことになる。
【００１３】
ゲートライン２は、ゲートパッド部(図示せず)を介してゲートドライバと接続され、データライン４は、データパッド部（図示せず）を介してデータドライバと接続される。
【００１４】
このような構造を有するTFTアレイ基板において、ゲート絶縁膜４４は、窒化シリコン(SiNx)などの無機絶縁物質がPECVD、スパッタリングなどの蒸着方法により、少なくとも２回以上蒸着されることによって形成される。しかし、無機絶縁物質は、下部に位置するゲート電極８、ゲートライン２により形成される段差をそのまま維持することにより、TFTアレイ基板の平坦化度を低下させる原因となる。これにより、図３に示すように、有機物質でゲート絶縁膜４３を形成する技術が提案された。有機ゲート絶縁膜４３は、無機ゲート絶縁膜４４とは異なって、PECVD、スパッタリングなどの蒸着方法ではなく、スピンコーティング、又はスピンレスコーティングなどのコーティング方法により有機物が塗布された後、乾燥されることにより形成される。このような有機ゲート絶縁膜４３は、無機ゲート絶縁膜４４とは違って、ゲート電極８、ゲートライン２などによる段差を除くことができる。また、有機ゲート絶縁膜４３は、２回の蒸着工程による無機物ゲート絶縁膜４４より製造工程が単純で、コストにおいても安価である。
【００１５】
しかし、このような有機ゲート絶縁膜４３は、同一厚さ対比誘電率が無機ゲート絶縁膜４４に比べ小さいという欠点を有する。このような誘電率の差は、フィードスルー電圧(ΔVp)の大きさを大きくすることにより、画質を低下させる原因となっている。
【００１６】
これを図４に示したTFTアレイ基板の駆動特性を参照して、更に詳しく説明すると次のとおりである。
【００１７】
まず、TFTアレイ基板は、TFT６のゲート電極８に、図４に示すように、ゲート電圧Vgが供給され、ソース電極１０には、データ電圧Vdが供給される。TFT６のゲート電極８にTFT６のスレッショルド電圧以上のゲート電圧Vgが印加されると、ソース電極１０とドレイン電極１２との間にチャンネルが形成され、データ電圧VdがTFTのソース電極１０とドレイン電極１２を経由して液晶セルClcとストレージキャパシタCstに充電される。
【００１８】
ここで、データ電圧Vdと液晶セルに充電される電圧Vlcの差であるフォードスルー電圧(Feed Through Voltage：ΔVp)は、以下の式（１）で定義される。
【００１９】
【数１】
2007165824.tif 000003
【００２０】
CgdはTFTのデート電極とドレイン電極(または、ソース電極)間に形成される寄生キャパシタであり、Clcは液晶セルの静電容量であり、Cstはストレージキャパシタの容量であり、ΔVgはVgh電圧とVgl電圧の差電圧である。
【００２１】
ここで、キャパシタ容量Cは、式（２）のように、ε(誘電率)と比例する。
【００２２】
【数２】
2007165824.tif 000004
【００２３】
即ち、Cgdは、ゲート絶縁膜１４４の誘電率εに比例する。
ここで、物質により異なるが、窒化シリコンSiNxなどの無機物の誘電率εは、６〜８程度であるのに比べ、有機物の誘電率εは、３〜４程度である。結論的に、ゲート絶縁膜４４を無機物の代わりに有機物で形成する場合、平坦化度及び工程の単純化などの長点がある一方、Cgd値を低下させ、ΔVpを更に増加させる結果をもたらす。これにより、フリッカのような画質低下の問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
よって、本発明の目的は、画質を向上させると共に、ストレージキャパシタの格納容量を増加できる薄膜トランジスタアレイ基板及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２５】
上記の目的を達成するため、本発明に係る薄膜トランジスタアレイ基板は、基板上に形成されたゲート電極、ゲート電極と接続されたゲートラインを含むゲートパンターンと、前記ゲートパターンを覆うように形成され、有機物質からなるメインゲート絶縁膜と、前記メインゲート絶縁膜を間において、前記ゲート電極及びサブゲート絶縁パターンと重畳される半導体パターンと、前記メインゲート絶縁膜を間において、前記ゲートラインと交差されるデータライン、半導体パターン上に形成されるソース電極及びドレイン電極を含むソースドレインパターンと、前記ゲートライン及びデータラインの交差領域に位置する薄膜トランジスタと、前記薄膜トランジスタのドレイン電極を露出させるコンタクトホールを有する保護膜と、前記コンタクトホールを介して前記ドレイン電極と接触される画素電極と、前記ゲートパターンとメインゲート絶縁膜間で、前記ゲートパターンと重畳されるように形成され、強誘電性物質を含むサブゲート絶縁パターンとを含む。
【００２６】
また、本発明に係る薄膜トランジスタアレイ基板の製造方法は、基板上にゲートライン、ゲートラインと接続されたゲート電極を含むゲートパターンを形成すると共に、前記ゲートパターンと重畳され、強誘電性物質を含むサブゲート絶縁パターンを形成する段階と、前記ゲートパターン及びサブゲート絶縁パターンを覆い、有機物質からなるメインゲート絶縁膜を形成する段階と、前記メインゲート絶縁膜上に、前記サブゲート絶縁パターンと部分的に重畳される半導体パターンを形成する段階と、前記メインゲート絶縁膜を間において、前記ゲートラインと交差されるデータライン、前記半導体パターン及びデータラインとそれぞれ接続されるソース電極、前記ソース電極と対向するドレイン電極を含むソース/ドレインパターンを形成する段階と、前記ドレイン電極を露出させるコンタクトホールを有する保護膜を形成する段階と、前記コンタクトホールを介して前記ドレイン電極と接触される画素電極を形成する段階とを含む。
【発明の効果】
【００２７】
本発明に係る薄膜トランジスタアレイ基板及びその製造方法は、有機メインゲート絶縁膜を備えることにより、TFTアレイ基板の平坦度を向上させる。これと同時に、TFTの半導体パターンと有機メインゲート絶縁膜間に強誘電性物質からなる無機サブゲート絶縁パターンを備えることにより、寄生キャパシタの容量をアップする。これにより、フィードスルー電圧が最小化されることで、フリッカなどの問題が防止され、画質が向上される。
【００２８】
また、強誘電性サブゲート絶縁パターンが、ストレージキャパシタ内に含まれることにより、ストレージキャパシタの格納容量を向上することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の好ましい実施の形態を図５〜図６Ｅを参照して、詳しく説明する。
図５は、本発明の実施の形態に係るTFTアレイ基板を示す断面図である。
図５及び図１(本発明と従来の発明は、平面形状は同一であるので、従来の図１をそのまま本発明の詳細な説明の参照図として引用する)を参照すると、下部基板４２上に、有機物から形成されたメインゲート絶縁膜４５を間において交差するように形成されたゲートライン２お及びデータライン４と、その交差部毎に形成された薄膜トランジスタ(Thin Film Transistor:以下「TFT」という)６と、その交差構造で備えられたセル領域に形成された画素電極１８、画素電極１８と前段ゲートライン２の重畳部に形成されたストレージキャパシタ２０、ゲート電極８とゲートライン１０２などのゲートパターンとメインゲート絶縁膜４５間に位置するサブゲート絶縁パターン５２とが備えられる。
【００３０】
画素電極１８は、保護膜５０を貫通するコンタクトホール１６を介してTFT６のドレイン電極１２と接続される。画素電極１８は、充電された画素電圧により図示していない上部基板に形成される共通電極と電位差を発生させる。この電位差により、TFTアレイ基板とカラーフィルターアレイ基板間に位置する液晶が誘電異方性により回転することになり、図示していない光源から画素電極１８を経由して入射される光を上部基板側に透過させる。
【００３１】
ストレージキャパシタ２０は、前段ゲートライン２と、そのゲートライン２とメイン３層の絶縁層、即ち、サブゲート絶縁パターン５２、メインゲート絶縁膜４５および保護膜５０を間において重畳される画素電極１８から構成される。このようなストレージキャパシタ２０は、画素電極１８に充電された画素電圧が次の画素電圧が充電されるまで維持させる役割をする。 
【００３２】
ゲートライン２は、ゲートパッド部(図示せず)を介してゲートドライバと接続され、データライン４は、データパッド部(図示せず)を介してデータドライバと接続される。
【００３３】
TFT６は、ゲートライン２に接続されたゲート電極８と、データライン４に接続されたソース電極１０と、画素電極１６に接続されたドレイン電極１２と、ゲート電極８と重畳され、ソース電極１０とドレイン電極１２間にチャンネルを形成する活性層１４とを備える。活性層１４は、ソース電極１０及びドレイン電極１２と部分的に重畳されるように形成し、ソース電極１０とドレイン電極１２間のチャンネル部を更に含む。活性層１４上には、ソース電極１０及びドレイン電極１２とオーミック接触のためのオーミック接触層４７が更に形成される。ここで、活性層１４及びオーミック接触層４７を半導体パターン４８と命名する。
【００３４】
メインゲート絶縁膜４５は、ゲート電極８及びゲートライン２などのゲートパターンと半導体パターン４８を電気的に分離させると共に、ゲートパターンとソース及びドレイン電極１０，１２を電気的に分離させる。更には、有機物質で形成されることにより、ゲート電極８、ゲートライン２などのゲートパターンにより形成された段差を平坦化させる役割をする。
【００３５】
サブゲート絶縁パターン５２は、ゲートパターンと同一パターンで形成されると共に、強誘電性物質からなるため、ドレイン電極１２(または、ソース電極１０)及びゲート電極８間に寄生キャパシタCgd値を増加させ、画質低下を防止する役割をする。また、サブゲート絶縁パターン５２は、ストレージキャパシタ２０の格納容量を増加させる役割をする。
【００３６】
以下、サブゲート絶縁パターン５２の作用及び効果について、更に詳しく説明すると次のとおりである。
従来、誘電率εの小さい有機ゲート絶縁膜４３を間において、ドレイン電極１２(または、ソース電極１０)とゲート電極８間に形成される寄生キャパシタCgdは無機ゲート絶縁物４４を間において形成される寄生キャパシタCgdに比べ容量が小さく形成される。このようなCgdの低下は、直ちにΔVpの大きさを大きくすることにより、画質を低下させた。
【００３７】
このような従来の問題を解決するため、本発明においては、強誘電性物質からなるサブゲート絶縁パターン５２をゲートパターンと同一パターンで同時に形成する。ここで、強誘電性物質としては、１５以上の誘電率ε値を有する物質、例えば、チタン酸バリウムストロンチウム(barium strontium titanate)、チタンジルコン酸バリウム(barium zirconate titanate)、チタンジルコン酸鉛(Lead zirconate titanate)、チタン酸ランタン鉛(lead lanthanum titanate)、チタン酸ストロンチウム(strontium titanate)、チタン酸バリウム(barium titanate)、フッ化バリウムマグネシウム(barium magnesium fluoride)、チタン酸ビスマス(bismuth titanate)、チタン酸ストロンチウムビスマス(strontium bismuth titanate)、ニオブ酸チタン酸ストロンチウムビスマ(strontium bismuth titanate niobate)のうち少なくとも一つの物質を含む。
【００３８】
このような強誘電性物質がドレイン電極１２(または、ソース電極１０)とゲート電極８間に位置することにより、全体誘電率ε値が大きくなる。即ち、ドレイン電極１２(または、ソース電極１０)とゲート電極８間には、メインゲート絶縁膜４５とサブゲート絶縁パターン５２が位置することにより、全体誘電率εはメインゲート絶縁膜４５の誘電率のサブゲート絶縁パターン５２の誘電率が並列に連結された場合の演算による結果値を有する。例えば、メインゲート絶縁膜４５の誘電率が、３〜４程度であり、サブゲート絶縁パターン５２の誘電率が１５程度であると、全体誘電率は、６〜８程度を示す。この結果、従来の有機ゲート絶縁膜４３のみを採用した場合に比べ、Cgdが大きくなる。
【００３９】
結局、Cgd値が大きくなり、式（１）によりΔVpの大きさが低下されることにより、フリッカなどが現れなくなるなど画質の低下が防止される。更には、サブゲート絶縁パターン５２は、ストレージキャパシタ２０の格納容量を増加させる役割をする。即ち、サブゲート絶縁パターン５２は、ゲートライン２と重畳されるように形成されるので、ストレージキャパシタ２０をなすゲートライン２と画素電極１８間に挟持される。これにより、ストレージキャパシタ２０の全体誘電率εを増加させることにより、ストレージキャパシタの格納容量が大きくなる。これにより、ストレージキャパシタ２０は、画素電極１８に充電された画素電圧を次の画素電圧が充電されるまで維持させる能力が更に向上される。
【００４０】
このように、本発明に係るTFTアレイ基板は、メインゲート絶縁膜４５を採用し、TFTアレイ基板の平坦度を増加させると共に、強誘電性サブゲート絶縁パターン５２を備えることにより、Cgdを増加させ、画質の低下を防止することができる。また、ストレージキャパシタ２０の格納容量を向上させることができる。
【００４１】
以下、図６Ａ〜図６Ｅを参照して、TFTアレイ基板の製造方法を説明すると以下のとおりである。
まず、下部基板４２上にスパッタリング方法などの蒸着方法によりゲート金属層が形成された後、CVD、スパッタリングなどの蒸着方法により、強誘電性無機物層が形成される。次いで、第１のマスクを用いたフォトリソグラフィ工程と蝕刻工程でゲート金属層及び強誘電性無機物層がパターニングされることにより、図６Ａに示すように、ゲートライン２、ゲート電極８を含むゲートパターンが形成されると共に、ゲートパターンと重畳されるサブゲート絶縁パターン５２が形成される。
【００４２】
ゲート金属としては、クロムCr、モリブデンMo、アルミニウム系金属などが単一層または二重層構造で用いられる。強誘電性無機物質は、１５以上、更に好ましくは、１５〜２０程度の強誘電率を有する物質、例えば、チタン酸バリウムストロンチウム(barium strontium titanate)、チタンジルコン酸バリウム(barium zirconate titanate)、チタンジルコン酸鉛(Lead zirconate titanate)、チタン酸ランタン鉛(lead lanthanum titanate)、チタン酸ストロンチウム(strontium titanate)、チタン酸バリウム(barium titanate)、フッ化バリウムマグネシウム(barium magnesium fluoride)、チタン酸ビスマス(bismuth titanate)、チタン酸ストロンチウムビスマス(strontium bismuth titanate)、ニオブ酸チタン酸ストロンチウムビスマ(strontium bismuth titanate niobate)のうち少なくとも一つの物質を含む。
【００４３】
ゲートパターン及びサブゲート絶縁パターン５２が形成された下部基板４２上にスピンコーティング、スピンレスコーティングなどのコーティング方法を用い、メインゲート絶縁膜４５が形成される。ここで、メインゲート絶縁膜４５は、BCBまたはPFCBなどのような有機絶縁物質が用いられる。このようなメインゲート絶縁膜４５は、ゲートパターンと他の電極パターンを絶縁させる役割をすると共に、ゲートパターン及びサブゲート絶縁パターン５２により現れる段差を平坦化させる役割をする。
【００４４】
メインゲート絶縁膜４５が形成された下部基板４２上にCVD、スパッタリングなどの蒸着方法により、非結晶シリコン層、n＋非結晶シリコン層が順次に形成される。
【００４５】
以後、第２のマスクを用いたフォトリソグラフィ工程及び蝕刻工程により非結晶シリコン層、n＋非結晶シリコン層がパターニングされることにより、図６Ｂに示すように、メインゲート絶縁膜４５を間においてゲート電極８と重畳される半導体パターン４８が形成される。ここで、半導体パターン４８は、オーミック接触層４７と活性層１４を含む。
【００４６】
半導体パターン４８が形成された下部基板４２上にスパッタリングなどの蒸着方法により、ソース/ドレイン金属層が形成された後、第３のマスクを用いたフォトリソグラフィ工程と蝕刻工程でソース/ドレイン金属層がパターニングされることにより、データライン４、ソース電極１０、ドレイン電極１２を含むソース/ドレインパターンが形成される。ここで、ソース/ドレインパターンのための蝕刻工程でソース電極１０とドレイン電極１２間(チャンネル領域)に露出されるオーミック接触層４７も蝕刻されることにより、チャンネル領域の活性層１４が露出される。
【００４７】
ソース/ドレイン金属としては、モリブデンＭo、チタン、タンタル、モリブデン合金(Mo alloy)、銅Cu、アルミニウム系金属などが用いられる。
【００４８】
ソース/ドレインパターンが形成された下部基板４２上にPECVDなどの蒸着方法で保護膜５０が全面形成される。保護膜５０はマスクを用いたフォトリソグラフィ工程及び蝕刻工程によりパターニングされることにより、図６Ｄに示すように、コンタクトホール１６が形成される。コンタクトホール１６は、保護膜５０を貫通し、ドレイン電極１２を露出させる。
【００４９】
保護膜５０の材料としては、無機絶縁物質や誘電率の小さいアクリル(acryl)系有機化合物、BCBまたはPFCBなどのような有機絶縁物質が用いられる。
【００５０】
保護膜５０上にスパッタリングなどの蒸着方法で透明電極物質が全面蒸着される。次いで、マスクを用いたフォトリソグラフィ工程と蝕刻工程により、透明電極物質がパターニングされることによって、図６eに示すように、画素電極１８が形成されると共に、ゲートライン２と画素電極１８からなるストレージキャパシタ２０が形成される。画素電極１８は、コンタクトホール１６を介してドレイン電極１２と電気的に接触される。ストレージキャパシタ２０は、サブゲート絶縁パターン５２、メインゲート絶縁膜４５及び保護膜を間においてゲートライン２及び画素電極１８からなる。ここで、透明電極物質としては、インジウム錫酸化物(Indium Tin Oxide:ITO)や錫酸化物(Tin Oxide:TO)、又は、酸化インジウム亜鉛(Indium Zinc Oxide:IZO)が用いられる。
【図面の簡単な説明】
【００５１】
【図１】通常的な薄膜トランジスタアレイ基板の一部を示す平面図
【図２】図１に示した薄膜トランジスタアレイ基板をＩ−Ｉ′線に沿って切断して示す断面図
【図３】有機ゲート絶縁膜を採用した薄膜トランジスタアレイ基板を示す断面図
【図４】従来の液晶表示パネルに供給される電圧及び駆動特性を示す波形図
【図５】本発明の実施の形態に係る薄膜トランジスタアレイ基板を示す断面図
【図６Ａ】図５に示した薄膜トランジスタアレイ基板の製造工程を段階的に示す図
【図６Ｂ】図６Ａに続く製造工程図
【図６Ｃ】図６Ｂに続く製造工程図
【図６Ｄ】図６Ｃに続く製造工程図
【図６Ｅ】図６Ｄに続く製造工程図
【符号の説明】
【００５２】
２：ゲートライン
４：データライン
６：薄膜トランジスタ
８：ゲート電極
１０：ソース電極
１２：ドレイン電極
１４：活性層
１６：コンタクトホール
１８：画素電極
２０：ストレージキャパシタ
４４：ゲート絶縁膜
４３：有機ゲート絶縁膜
４５：メインゲート絶縁膜
５２：サブゲート絶縁パターン
【図１】
2007165824.tif 000005
【図２】
2007165824.tif 000006
【図３】
2007165824.tif 000007
【図４】
2007165824.tif 000008
【図５】
2007165824.tif 000009
【図６Ａ】
2007165824.tif 000010
【図６Ｂ】
2007165824.tif 000011
【図６Ｃ】
2007165824.tif 000012
【図６Ｄ】
2007165824.tif 000013
【図６Ｅ】
2007165824.tif 000014