【事件の表示】
　平成１０年特許願第３２６２８３号「パチンコ遊技機」拒絶査定に対する審判事件［平成１１年８月１０日出願公開、特開平１１−２１６２４６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
 一、手続の経緯、及び本願の発明の要旨
　本願は、昭和６１年２月８日に特許出願された特願昭６１−２６０９６号の出願の一部を分割して新たな特許出願とした特願平１０−３２６２８３号であって、本願の発明の要旨は、平成１０年１２月１７日付け手続補正書、平成１２年２月４日付け手続補正書及び平成１２年９月４日付け手続補正書に基づく各補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の第１項（請求項１）に記載された次のとおりのものと認める。
「【請求項１】図柄を変動表示し得る表示手段を備え、その表示手段の確定図柄によって当り外れが示されるとともに、マイクロプロセッサにより制御されるパチンコ遊技機において、前記マイクロプロセッサを複数備え、各マイクロプロセッサによって遊技機の制御を分担し得るように構成し、電源投入時にリセット信号を出力するリセット信号発生回路を備えるとともに該リセット信号発生回路の出力側を前記各マイクロプロセッサのリセット端子側へそれぞれ接続し、電源投入時に前記リセット信号が入力されて各マイクロプロセッサがメモリの内容とともに初期化されるようにしたことを特徴とするパチンコ遊技機。」（以下、「本願発明」という。）
　
二、引用刊行物及び各引用刊行物に記載の事項
　引用刊行物１：特開昭５９−２００６７４号公報
　引用刊行物２：米国特許第４，３６３，４８５号明細書（クラス２７３／１２１Ａ）
　
（ａ）当審が、本願特許出願前に頒布された刊行物として拒絶の理由に引用した上記引用刊行物１〔特開昭５９−２００６７４号公報〕には、パチンコ機に関し、次の事項が記載されている。
　「第１図はパチンコ機１の正面図であって、その遊戯盤２の中央には４個のセブンセグメント方式の数値表示器（以下ＬＥＤという）３ａ〜３ｄが設けられているとともに、その両側及び下側にはＧＯチャッカー４ａ，４ｂ，４ｃが設けられている。中央ポケット５は前記下側ＧＯチャッカー４ｃの下側に設けられ、その中央ポケット５に設けられた開閉扉５ａが開閉運動し、開いているときパチンコ球の入賞が可能となり、閉じているときパチンコ球の入賞が不能となる。」（２頁左上欄１３行〜右上欄２行）
　「次に、前記ＬＥＤ３ａ〜３ｄ、中央ポケット５の開閉扉５ａ、及び入賞ランプ６等を駆動制御する制御装置を第２図に従って説明する。
　第２図はパチンコ機に内蔵された制御装置の電気ブロック回路図を示し、中央ポケット入賞検出マイクロスイッチ（以下、ポケット入賞スイッチという）１１は前記中央ポケット５に連通する入賞球通路（図示せず）に設けられ、中央ポケット５に入賞したパチンコ球を検出する。チャッカー入賞検出マイクロスイッチ（以下、チャッカー入賞スイッチという）１２は前記各ＧＯチャッカー４ａ〜４ｃに連通する入賞球通路（図示せず）に設けられ、ＧＯチャッカー４ａ〜４ｃに入賞したパチンコ球を検出する。」（２頁右上欄１０行〜２頁左下欄３行）
　「スイッチ検出回路１３は前記各入賞スイッチ１１，１２の検出信号ＳＧ１，ＳＧ２及び押ボタンスイッチ７のオン信号ＳＧ３を入力し、その各信号ＳＧ１〜ＳＧ３をノイズ除去及び波形整形して次段の制御回路１４に出力する回路であって、具体的には第３図に示すような回路で構成されている。クロック回路１５は２ＭＨｚのパルス波形のクロック信号ＳＧ４を次段の制御回路１４に出力する。リセット回路１６はクロック回路１５からのパルス信号を入力し、同パルス信号に基づいて４．２ｍ秒毎にリセット信号ＳＧ５を次段の制御回路１４に出力する。そして、これらクロック回路１５及びリセット回路１６は具体的には第３図に示すような回路で構成されている。電源回路１７は９Ｖの交流電源から５Ｖの直流電源を又、２４Ｖの交流電源から２４Ｖの直流電源を作り、各回路に動作電源として供給するようになっていて、具体的には第７図に示す回路で構成されている。」（２頁左下欄４行〜２頁右下欄１行）
　「制御回路１４は中央処理装置（ＣＰＵ）であって、前記検出回路１３から検出信号ＳＧ１，ＳＧ２及びオン信号ＳＧ３、又クロック回路１５及びリセット回路１６からそれぞれクロック信号ＳＧ４及びリセット信号ＳＧ５を入力し、これら各信号ＳＧ１〜ＳＧ５に応答して演算処理動作を行う。
　読出し専用メモリ（以下ＲＯＭという）１８は制御プログラムが記憶されている。読出し及び書替え可能なメモリ（以下ＲＡＭという）１９は各アドレスチビットで構成され、動作プログラムを記憶するプログラム記憶領域（０００番地〜７０Ｆ番地）と第８図に示すように各種データを記憶するデータ記憶領域（８００番地〜ＢＦ１番地）とで構成されている。このデータ記憶領域はメインデータ記憶領域（８００番地〜８１Ｄ番地）とそのメインデータが何らかの原因で壊れて間違った内容が書込まれた場合にそれぞれメインデータと同じ内容をバックアップデータとして記憶する第１のバックアップデータ記憶領域（９８０番地〜９９１番地）及び第２のバックアップデータ記憶領域（ＢＥ０番地〜ＢＦ１番地）とから構成されている。」（２頁右下欄２行〜３頁左上欄３行）
　「今、電源を投入すると、制御回路１４は第９図に示すフローチャートに従って動作を開始する。制御回路１４はＲＡＭ１９の８００，８０１番地に本実施例の場合「０５ＡＨ」の内容のスタートデータ（ＲＣＨＫ１）が、又８１Ｃ，８１Ｄ番地に本実施例の場合「０Ａ５Ｈ」の内容のエンドデータ（ＲＣＨＫ２）がそれぞれ書込まれているかどうか判定（スタートエンドデータチェック）する。そして、この場合電源投入時においては前記各番地にはなにも書込まれていないので、制御回路１４は次にＢＥ０，ＢＥ１番地に本実施例の場合「０５ＡＨ」の内容のバックアップ２スタートデータ（ＢＫＵＰＤ２）が書込まれているかどうか判定（バックアップ２スタートデータチェック）する。そして、前記と同様に書込まれていないので、制御回路１４は次に９８０，９８１番地に本実施例の場合「０５ＡＨ」の内容のバックアップスタートデータ（ＢＫＵＰＤ）が書込まれているかどうか判定（バックアップスタートデータチェック）する。そして、前記と同様に書込まれていないので、制御回路１４はメインデータを初期設定するルーチン（初期設定ルーチン）に移る。
　初期設定ルーチンに移ると、制御回路１４はまずＲＡＭ１９のメインデータ記憶領域における８０８番地から８０Ｆ番地の各種データをクリアする。」（３頁右上欄７行〜３頁左下欄１２行）
　「やがて、電源投入と同時に動作するクロック回路１５とともに動作を開始しているリセット回路１６から最初のリセット信号ＳＧ５が出力されると、制御回路１４は再びリセットし、再び前記スタートエンドチェックを行い、この場合すでにスタートデータ及びエンドデータがそれぞれストアされているため、次に前記したチェックサムデータが正しいかどうかの判定（チェックサムチェック）を行う。」（４頁右上欄１８行〜４頁左下欄６行）
 「次にコマンドチェックにおいて、制御回路１４は第１２図に示すＬＥＤ判定処理動作を実行する。まず、４個のＬＥＤ３ａ〜３ｄが全て「７」を表示しているかどうかチェックする。そして全て「７」が表示されているときには、８０Ａ番地のフィーバーフラグ（ＦＶＲＦ）を「１」にセットするとともに第２タイマデータを３０秒にセットした後、スピーカ２２及びソレノイド２４を３０秒間駆動させる。従って、その間中央ポケット５は開いた状態に保持されるとともにスピーカ２２は鳴り続ける。
　一方、ＬＥＤ３ａ〜３ｄが全て「７」でない場合には、次にＬＥＤ３ａ〜３ｄが「７」以外の数字でそろったかどうかをチェックし、「７」以外の数字でそろった場合には制御回路１４は第２タイマデータを６秒にセットした後、スピーカ２２及びソレノイド２４を６秒間駆動させる。従って、この場合には中央ポケット５は６秒間開いた状態に保持されるとともにスピーカ２２を鳴らす。
　さらに、それ以外の場合には第２タイマデータを０．６秒にセットした後、スピーカ２２及びソレノイド２４を０．６秒間駆動させる。従って、この場合中央ポケット５は０．６秒間開いた状態に保持されるとともにスピーカ２２を鳴らす。」（７頁右上欄７行〜７頁左下欄１０行）
　また、添付の図面の第１図には、４個のセブンセグメント方式の数値表示器（ＬＥＤ）３ａ〜３ｄが遊戯盤２の中央に設けられ、その両側及び下側にＧＯチャッカー４ａ，４ｂ，４ｃが設けられ、さらに前記下側ＧＯチャッカー４ｃの下側に中央ポケット５が設けられていて、該中央ポケット５には開閉運動する開閉扉５ａが設けられているパチンコ機１の正面図が記載されている。
　そして、同第２図には、電源回路１７からの電源が供給されている制御回路１４にＲＯＭ１８及びＲＡＭ１９が接続されると共に、ポケット入賞スイッチ１１からの検出信号ＳＧ１、チャッカー入賞スイッチ１２からの検出信号ＳＧ２及び押ボタンスイッチ７からのオン信号ＳＧ３が、スイッチ検出回路１３を介して前記制御回路１４に入力されると共に、該制御回路１４にはクロック回路１５からのクロック信号ＳＧ４とリセット回路１６からのリセット信号ＳＧ５とが入力される一方、前記制御回路１４からは、表示制御信号ＳＧ６、音制御信号ＳＧ７、励磁制御信号ＳＧ８及び点灯制御信号ＳＧ９の各信号が、それぞれ、数値表示器（ＬＥＤ）３ａ〜３ｄの表示を駆動する表示駆動回路２０、スピーカ２２を駆動するスピーカー駆動回路２１、ソレノイド２４を駆動するソレノイド駆動回路２３、及びＶランプ６を駆動するランプ駆動回路２５に出力されるようになされた電気ブロック回路図が記載されている。　
　
（ｂ）当審が、本願特許出願前に頒布された刊行物として拒絶の理由に引用した上記引用刊行物２〔米国特許第４，３６３,４８５号明細書（クラス２７３／１２１Ａ）〕には、ゲームの進行を制御する第１のＣＰＵ１２８と、該第１のＣＰＵとは別に設けられ、ＲＯＭ／ＲＩＯＴ１４５を介してスピーカと増幅器との組立体１４８を駆動するためのデジタルアナログコンバータ（ＤＡＣ）１４７を制御する第２のＣＰＵ１２８’とがピンボールゲーム装置２０のコンピュータシステム１２０の回路に組み込まれ、前記２つのＣＰＵ１２８，１２８’が、ゲームの進行の制御と音声発生システムの制御とをそれぞれ分担するようになされたピンボールゲーム装置２０の制御装置の発明、が記載されている。
　
三、当審の判断
１．対比・判断
　上記「二、引用刊行物及び各引用刊行物に記載の事項」の欄の（ａ）に摘記した引用刊行物１の記載事項からみて、引用刊行物１には「ＧＯチャッカー４ａ，４ｂ，４ｃにパチンコ球が入賞し、変動表示し得る４個のセブンセグメント方式の数値表示器（ＬＥＤ）３ａ〜３ｄが全て「７」を表示するときにフィーバーとなり、中央ポケット５の開閉扉５ａが開くように制御回路１４〔中央処理装置（ＣＰＵ）〕により制御されるパチンコ機１において、電源投入時にリセット信号ＳＧ５を出力するリセット回路１６を備え、該リセット回路１６の出力側を制御回路１４〔中央処理装置（ＣＰＵ）〕のリセット端子側へ接続し、電源投入時に前記リセット信号ＳＧ５が入力されて制御回路１４〔中央処理装置（ＣＰＵ）〕がメモリの内容とともに初期設定されるようになっているパチンコ機１」の発明（以下、これを「引用発明」という。）が記載されているということができる。
　ここで、本願発明と引用発明とを対比すると、引用発明の「変動表示し得る４個のセブンセグメント方式の数値表示器（ＬＥＤ）３ａ〜３ｄ」「全て「７」を表示するときにフィーバーとなる」「制御回路１４〔中央処理装置（ＣＰＵ）〕により制御されるパチンコ機」「制御回路１４〔中央処理装置（ＣＰＵ）〕」「電源投入時にリセット信号ＳＧ５を出力するリセット回路１６」「リセット回路１６の出力側を制御回路１４〔中央処理装置（ＣＰＵ）〕のリセット端子側へ接続」「電源投入時に前記リセット信号ＳＧ５が入力されて制御回路１４〔中央処理装置（ＣＰＵ）〕がメモリの内容とともに初期設定されるようになっている」「パチンコ機」が、それぞれ本願発明の「図柄を変動表示し得る表示手段」「表示手段の確定図柄によって当り外れが示される」「マイクロプロセッサにより制御されるパチンコ遊技機」「マイクロプロセッサ」「電源投入時にリセット信号を出力するリセット信号発生回路」「リセット信号発生回路の出力側を前記各マイクロプロセッサのリセット端子側へそれぞれ接続」「電源投入時に前記リセット信号が入力されて各マイクロプロセッサがメモリの内容とともに初期化される」「パチンコ遊技機」に対応する。
　そうしてみると、両者は「図柄を変動表示し得る表示手段を備え、その表示手段の確定図柄によって当り外れが示されるとともに、マイクロプロセッサにより制御されるパチンコ遊技機において、電源投入時にリセット信号を出力するリセット信号発生回路を備えるとともに該リセット信号発生回路の出力側を前記マイクロプロセッサのリセット端子側へ接続し、電源投入時に前記リセット信号が入力されてマイクロプロセッサがメモリの内容とともに初期化されるようにしたパチンコ遊技機」である点で一致し、次の点で構成が相違する。
　相違点１：本願発明が「前記マイクロプロセッサを複数備え、各マイクロプロセッサによって遊技機の制御を分担し得るように構成し、」してあるのに対し、引用発明は、ＣＰＵが複数のマイクロプロセッサで構成されていない点。
　相違点２：本願発明が「リセット信号発生回路の出力側を前記各マイクロプロセッサのリセット端子側へそれぞれ接続し、電源投入時に前記リセット信号が入力されて各マイクロプロセッサがメモリの内容とともに初期化される」のに対し、引用発明は、リセット信号発生回路の出力側を単一のマイクロプロセッサのリセット端子側へ接続し、電源投入時に前記リセット信号が入力されて単一のマイクロプロセッサがメモリの内容とともに初期化される点。
　
２．相違点の検討
（ａ）相違点１についての検討
　本願出願前に頒布された引用刊行物２には「遊技の進行の制御を中心となって行う第１のマイクロプロセッサ１２８と、その第１のマイクロプロセッサとは別に設けられた第２のマイクロプロセッサ１２８’とを備えたピンボールゲーム装置の制御装置」の発明について記載され、該ゲーム装置の制御装置はマイクロプロセッサを複数備え、各マイクロプロセッサによって遊技機の制御を分担し得るように構成する技術が記載されている。
　そうしてみると、本願発明の上記相違点１に係る構成は、引用刊行物２に記載の技術に基づいて、当業者が容易に想到することができたことである。
　
（ｂ）相違点２についての検討
　電源投入時にリセット信号を制御回路に入力することによりメモリの内容とともにマイクロプロセッサを初期化することは、引用刊行物１に記載されているように、本願特許出願時に広く慣用されている周知技術であり、そしてまた、リセットすることにより電源投入時のマイクロプロセッサの暴走や誤動作を防止することは、コンピュータ技術一般における技術常識でもある。
　そうしてみると、複数のマイクロプロセッサに対し、リセット回路からのリセット信号を入力して各マイクロプロセッサがメモリの内容とともに初期化されるように変更を加えることにより、本願発明の上記相違点２に係る構成を得ることは、周知・慣用技術又は技術常識により当業者が容易に想到できたことである。
　
（ｃ）まとめ
　そして、引用発明の技術分野と引用刊行物２に記載の発明の技術分野が共通していることを考慮すれば、引用発明に引用刊行物２に記載の相違点１に係る技術を適用することは、当業者が困難性を要せずになし得ることと認められる。
　そうしてみると、引用発明のパチンコ遊技機における「制御回路１４〔中央処理装置（ＣＰＵ）〕」として、引用刊行物２に記載の複数のマイクロプロセッサとを備えた制御回路を採用する際に、周知・慣用技術又は技術常識を考慮することにより、本願発明のような構成を得ることは、当業者が容易になし得ることである。
　そして、本願発明の奏する作用効果は、引用発明、引用刊行物２に記載の発明及び周知・慣用技術又は技術常識から予測できる範囲内のものであり、格別のものでない。
　
四、審判請求人の主張に対して
（１）審判請求人は、平成１４年７月１９日付けの意見書において『このような本願発明に対して、単一のマイクロプロセッサをリセットすることにより電源投入時のマイクロプロセッサの暴走や誤動作を防止することがコンピュータ技術一般における技術常識であるからといって、「複数のマイクロプロセッサ」について「同時」にパワーオンリセットすることを容易に想到し得たとの理由にはならないと思料する。特に、本願発明は、電源投入時における複数のマイクロプロセッサの立ち上がり時期がずれることに起因した不安定さを解消するためのものであり、かかる点について何等指摘のない刊行物１等（刊行物１は単に単一マイクロプロセッサの立ち上がりに関する事項を指摘したに過ぎず、技術常識として指摘されている事項も同様に単一マイクロプロセッサの立ち上がりに関する事項を指摘したに過ぎない）からは、本願発明を容易に想到し得たとは言い難い。従って、上記の他、刊行物２においてピンボールゲーム機における複数のマイクロプロセッサによる役割分担についての記載がある点を考慮しても、複数のマイクロプロセッサを共通のリセット信号発生回路からのリセット信号によって「同時」にパワーオンリセットさせることは、当業者において容易に想到し得るものではないと確信する。』と主張する。
　しかしながら、リセット信号発生回路の出力側を単一のマイクロプロセッサのリセット端子側へ接続し、電源投入時に前記リセット信号が入力されて単一のマイクロプロセッサがメモリの内容とともに初期化される点が引用刊行物１に記載されているように、電源投入時にリセット信号を制御回路に入力することによりメモリの内容とともにマイクロプロセッサを初期化することは、本願特許出願時に広く慣用されている周知技術であり、そしてまた、リセットすることにより電源投入時のマイクロプロセッサの暴走や誤動作を防止することも、コンピュータ技術一般における技術常識であることは、上記「相違点２についての検討」欄において、前述したとおりである。
　そして、単に構成要素の個数を単数から複数に構成を変更することは、当業者が一定の技術課題を解決するために通常の創作能力の範囲内で容易にできる技術の具体的運用に伴う設計変更にすぎないことであり、単一のマイクロプロセッサを複数のマイクロプロセッサに変更する点が、特に当業者に困難をもたらすということはない。しかも、複数のマイクロプロセッサを有するゲーム装置の制御回路については、引用刊行物２に記載されている。
　そうすると、引用刊行物１に記載の単一のマイクロプロセッサに対し、引用刊行物２に記載の複数のマイクロプロセッサを適用することにより、引用刊行物１に記載の単一のマイクロプロセッサは、複数のマイクロプロセッサに変更されることとなり、そのような状態において、電源投入時にリセット信号が前記複数のマイクロプロセッサに入力されることとなるのであるから、前記複数のマイクロプロセッサには共通のリセット信号発生回路からのリセット信号が入力されることになり、そして、メモリの内容とともに複数のマイクロプロセッサが、同時に初期化され、その結果、電源投入時における複数のマイクロプロセッサの立ち上がり時期がずれることに起因した不安定さを解消することになるのは、当然のことである。
　したがって、審判請求人の『引用刊行物には「複数のマイクロプロセッサ」について「同時」にパワーオンリセットすることについての記載がないから、複数のマイクロプロセッサを共通のリセット信号発生回路からのリセット信号によって「同時」にパワーオンリセットさせることは、当業者において容易に想到し得るものではない』旨の主張は、採用することができない。
（２）また、審判請求人は、同上意見書において『かかる判断からして、後願特許については、本願に対して、単にマイクロコンピュータ同士を外部接続端子で接続したとの限定をしたことで維持されているのであり、その他の取り消し理由は発見できないとされているのであるから、当該異議決定をみる限り、先願である本願発明が上記刊行物１，２等から進歩性がないとされるのは不合理であるように思われる。』とも主張する。
　しかしながら、審判請求人が『本願発明と同一発明の後願特許である』と主張する特許第２６５００２４号の発明は、その特許発明が訂正請求された結果、当該訂正明細書に記載の特許請求の範囲の請求項に記載の特許発明が「マイクロコンピュータ同士を外部接続端子で接続した」との限定がなされている点で、本願発明とは別異の構成の発明であることが明らかであるから、何ら不合理な点はない。
　したがって、審判請求人の上記主張も、採用することができない。
　
五、むすび
　以上のとおり、本願の特許請求の範囲の第１項（請求項１）に記載された発明（本願発明）は、引用刊行物１に記載の引用発明、引用刊行物２に記載された発明及び周知・慣用技術又は技術常識に基いて当業者が容易に発明をすることができたものであるから、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。