【事件の表示】
　平成１０年特許願第１３８７５７号「半導体記憶装置」拒絶査定に対する審判事件［平成１１年１１月３０日出願公開、特開平１１−３２８９７３］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明
　本願は、平成１０年５月２０日の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１５年２月１２日付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「メモリセルと、ロウデコーダと、カラムデコーダと、ビット線制御回路と、昇圧回路と、リングオシレータとを有する半導体記憶装置であって、前記メモリセルは、データを記憶させるものであり、前記ロウデコーダは、アドレスバッファ入力から前記メモリセルのワード線を選択するものであり、前記カラムデコーダは、前記メモリセルのビット線を選択するものであり、前記ビット線制御回路は、前記メモリセルデータの読み出し・書き込みを行なうものであり、前記昇圧回路は、書き込み動作中に前記メモリセルのワード線の電位を昇圧電圧に昇圧させるものであり、前記リングオシレータは、前記昇圧回路を昇圧動作させる駆動パルスを発生させるものであり、メモリセルへのデータ書き込み開始信号を入力し、入力した当該書き込み開始信号に応答して起動し、ワード線の昇圧電位がメモリセル書き込みに必要な昇圧レベルに達するまでに複数回昇圧し、この複数回の昇圧は当該リングオシレータの出力のパルス周期を短くして高速にワード線電位を昇圧させ、昇圧レベルに達した以降はリングオシレータ出力の前記パルスの周期を長くして動作するものであり、当該リングオシレータは、カウンターと、トランスファーゲート回路とを有し、前記カウンターは、前記データ書き込み開始信号が書き込みを示す信号レベルでない時にリセットされ、前記データ書き込み開始信号の書き込みを示す信号レベルになったことに応答して起動する当該リングオシレータの出力パルスをカウントするものであり、前記トランスファーゲート回路は、前記カウンタのカウント結果に基づいて前記リングオシレータの出力のパルス周期を長くするように変更するものであることを特徴とする半導体記憶装置。」
　
　
２．当審の通知した２９条第２項の拒絶理由について
イ.引用例に記載されている発明
　当審の拒絶理由に引用した特開平５−３１３７９５号公報（平成５年１１月２６日出願公開。以下、「引用例１」という。）には、従来技術に関して、次のように記載されている。
（ａ）【０００６】このようなＵＶＥＰＲＯＭ内蔵のＳＭＣにおいて、ＳＴＯＰモード時には、ＳＴＯＰ信号１２により、チャージポンプ（電源電圧よりも高い電圧を発生する昇圧回路）１１を停止させ、ＨＡＬＴモード時には、ＨＡＬＴモード解除後すぐに処理を再開したいため、常に第１のクロック１０をチャージポンプ１１に入力し、常時チャージポンプの出力電圧１３をＵＶＥＰＲＯＭセルの読み出し時に必要な電圧まで昇圧させていた。
　また、図１及び図２に関して以下の記載がなされている。
（ｂ）【００１２】【実施例】図１は本発明の一実施例の半導体集積回路を示すブロック図である。図１において、本実施例は、チャージポンプ８と、選択回路２と、発振器３と、カウントアップタイマ４と、制御信号発生器５と、外部クロックから生成される第１のクロック１の入力端子と、ＳＴＯＰ信号７の端子と、出力電圧ＶＰＭ９の端子と、ＨＡＬＴ信号６の端子とを備えている。
（ｃ）【００１３】ＨＡＬＴ信号６を入力することにより、制御信号発生器５から発振器３への制御信号、選択回路２への選択信号、カウントアップタイマ４へのリセット信号が同時に出力され、発振器３は制御信号により外部クロックから生成される第１のクロックよりも速い第２のクロックを発生して選択回路２に入力する。
（ｄ）【００１４】選択回路２は、制御信号発生器５からの選択信号によりＨＡＬＴ状態中はチャージポンプ８への入力クロックをストップさせ、解除後に発振器３からの第２のクロックを選択し、チャージポンプ８の出力電圧ＶＰＭ９を昇圧させる。
（ｅ）【００１５】カウントアップタイマ４は、制御信号発生器５からリセット信号を入力される事により動作を開始し、発振器３からの第２のクロックをカウントする。設定回数のカウントが終了すると、終了信号が制御信号発生器５に入力され、制御信号発生回路５から発振器３の発振停止信号と、選択回路２への第２のクロックから第１のクロックへの切り替え信号とが出力される。
（ｆ）【００１６】以上の事より、図２で示すようにＳＴＯＰ状態時と、ＨＡＬＴ状態時には出力電圧ＶＰＭ９はチャージポンプ８が停止しているために、“ロウ”を出力し、その期間中にチャージポンプ８に流れる消費電流は“０”に近い値となる。
　更に、図１の具体例を示す図５に関して、以下の記載がなされている。
（ｇ）【００２０】図５に示す回路では、図６に示すように、チャージポンプへの入力信号１２５はＨＡＬＴ信号１０１が“ハイ”の時、“ロウ”を出力することにより、チャージポンプを停止させておき、ＨＡＬＴ信号１０１が“ロウ”になると共に、複合ゲート１０７により選択されたクロックをチャージポンプに入力し、チャージポンプの動作を開始させる。複合ゲート１０７への選択信号（１０）は、ＨＡＬＴ立ち下がり検出信号１０２によりセットされ、リングオシレータ１２９の発振を開始させると共に、リングオシレータ１２９の出力を選択させる。
（ｈ）【００２１】また選択信号（１０）はリングオシレータ１２８の出力をカウントしたカウントアップタイマ１２８の終了信号（９）によりリセットされ、複合ゲート１０７は外部クロックから生成される第１のクロックを選択し、リングオシレータ１２９は停止する。
（ｉ）【００２２】尚、図６において、信号（１）は図５の外部クロックから生成される第１のクロック１００を示し、信号（２）はＨＡＬＴ信号１０１を示し、信号（３）はＨＡＬＴ信号１０１の立ち下がり検出クロック１０２を示し、信号（４）はリングオシレータ１２９の出力信号を示し、信号（５）は分周回路１１０のＱ出力を示し、信号（６）〜（９）はそれぞれ分周回路１１１〜１１４のＱ出力を示し、信号（１０）は制御信号発生器の出力信号を示し、信号（１１）はチャージポンプへの入力クロックを示す。
　そして、前記（ａ）の「ＵＶＥＰＲＯＭセル」に記憶されているデータを選択的に読み出したり又は「ＵＶＥＰＲＯＭセル」に選択的にデータを書き込んだりするには、ロウデコーダ、カラムデコーダ及びビット線制御回路とを備えるいることは当然であると認められる。また、前記「カウントアップタイマ（１２８）」は、そのカウント動作が正常に行われるために当然上記リングオシレータ（１２９）の発振動作開始直前にリセットされる必要があるものと認めれる。したがって、引用例１に記載されている事項を本願発明の記載形式にそって表現すると上記引用例１には、
　ＵＶＥＰＲＯＭセルと、ロウデコーダと、カラムデコーダと、ビット線制御回路と、チャージポンプ（８）と、周期の短い駆動パルスを発生するリングオシレータ（１２９）と、周期の長い駆動パルスを発生する外部クロック発生器（図示せず）からの駆動パルスを入力する入力端子（１）と、上記リングオシレータ（１２９）からの周期の短い駆動パルスと、上記外部クロック発生器からの周期の長い駆動パルスとを上記チャージポンプ（８）に選択的に供給する選択回路（２）とを有する半導体集積回路であって、前記ＵＶＥＰＲＯＭセルは、データを記憶させるものであり、前記ロウデコーダは、アドレスバッファ入力から前記ＵＶＥＰＲＯＭセルのワード線を選択するものであり、前記カラムデコーダは、前記ＵＶＥＰＲＯＭセルのビット線を選択するものであり、前記ビット線制御回路は、前記ＵＶＥＰＲＯＭセルデータの読み出し・書き込みを行なうものであり、前記チャージポンプ（８）は、読み出し動作中に上記ＵＶＥＰＲＯＭセルへ昇圧電圧を供給するものであり、前記リングオシレータ（１２９）は、前記チャージポンプ（８）を昇圧動作させる駆動パルスを発生させるものであり、上記ＵＶＥＰＲＯＭセルへのアクセスに応答して起動し、前記チャージポンプ（８）は、昇圧電圧が目的とする昇圧レベルに達するまで複数回昇圧し、この複数回の昇圧は上記リングオシレータ（１２９）からの周期の短い駆動パルスによって高速に電位を昇圧し、昇圧レベルに達した以降は上記外部クロック発生器からの周期の長い駆動パルスで昇圧動作するものであり、当該リングオシレータ（１２９）の出力をカウントするカウントアップタイマ（１２８）を有し、前記カウントアップタイマ（１２８）は、上記リングオシレータ（１２９）の発振動作開始直前にリセットされ、前記ＨＡＬＴ立ち下がり検出信号（１０２）に応答して起動する当該リングオシレータ（１２９）の出力パルスをカウントする半導体集積回路、に関する発明（以下、「引用例１記載発明」という。）が記載されている。
　　また、当審の拒絶理由に引用した特開平７−２１１０８０号公報（平成７年８月１１日出願公開。以下、「引用例２」という。）には、【００２９】本実施例では、特に制限されないが、外部端子を介して電源電圧Ｖｃｃが供給され、それが、回路の動作用電源として各部に供給されるようになっている。そして、メモリセルアレイ５０６へのデータ書込み時に、ハイレベルのマージンを高めることによってＳＲＡＭの信頼性の向上を図るため、供給された電源電圧Ｖｃｃを昇圧することによって高電圧Ｖｃｈを生成するための高電圧生成回路５１３と、メモリセルへのデータ書込み時に、選択されたワード線に対して上記高電圧生成回路５１３の出力電圧を供給するためのワード線選択レベル切換え回路５１４とが設けられられている。このワード線選択レベル切換え回路５１４の切換え動作により、例えば図２に示されるように、データ読出し、及びデータ書込み時のワード線電位が、電源電圧Ｖｃｃレベル、及びそれよりも電位レベルの高い電圧Ｖｃｈレベルに切換えられる。上記高電圧Ｖｃｈは、特に制限されないが、ＭＯＳトランジスタのしきい値電圧を考慮して電源電圧Ｖｃｃよりも約１Ｖ高い電圧とされる。」、「【００３１】図１に示されるようにワード線選択レベル切換え回路５１４は、ロウデコーダ５０４のデコード出力であるワード線選択信号に基づいてワード線を駆動するための駆動回路１６と、書込み動作を指示するリード・ライト信号Ｒ＊／Ｗに基づいて上記駆動回路１６の出力端子側に高電圧を供給するための高電圧供給回路１７とを含む。上記駆動回路１６は、代表的に示される一つのワード線ＷＬに対応するもので、図５に示されるワードドライバ５０５の一部とされる。」と記載されており、これらの記載から上記引用例２には、
　メモリセル（ＭＳ）を選択するワード線に、データの書き込み時にのみ昇圧回路で昇圧した高電圧を供給する、ことが記載されている。
　また、当審の拒絶理由に引用した特開平５−３４２８６８号公報（平成５年１２月２４日出願公開。以下、「引用例３」という。）の図１には、昇圧回路（２）へ供給する駆動パルスをリングオシレータ（１）によって生成する際に、該リングオシレータを構成するインバータ（１１，１２）をスイッチ（Ｑ３）で短絡する手段を設けて、１つのインバータから異なる周期の駆動パルスを生成すること、が記載されている。
　
　
ロ.対比・判断
　本願発明と上記引用例１記載発明とを対比すると、引用例１記載発明の「ＵＶＥＰＲＯＭセル」、「チャージポンプ（８）」、「カウントアップタイマ（１２８）」及び「半導体集積回路」は、その機能から本願発明の「メモリセル」、「昇圧回路」、「カウンター」及び「半導体記憶装置」にそれぞれ相当していることは明らかであり、また、本願発明の「データ書き込み開始信号の書き込みを示す信号レベルになったことに応答して起動する当該リングオシレータ」の記載と引用例１記載発明の「ＨＡＬＴ立ち下がり検出信号（１０２）に応答して起動する当該リングオシレータ（１２９）」の記載とは、いずれも「昇圧動作の開始を示す信号によって起動するリングオシレータ」という上位の概念で表すことができるので、両者の発明は共に、
「メモリセルと、ロウデコーダと、カラムデコーダと、ビット線制御回路と、昇圧回路とを有する半導体記憶装置であって、前記メモリセルは、データを記憶させるものであり、前記ロウデコーダは、アドレスバッファ入力から前記メモリセルのワード線を選択するものであり、前記カラムデコーダは、前記メモリセルのビット線を選択するものであり、前記ビット線制御回路は、前記メモリセルデータの読み出し・書き込みを行なうものであり、前記昇圧回路は、メモリへのアクセス中に上記メモリセルへ昇圧電圧を供給するものであり、前記リングオシレータは、前記昇圧回路を昇圧動作させる駆動パルスを発生させるものであり、上記メモリセルへのアクセスに応答して起動し、前記昇圧回路は、昇圧電圧が目的とする昇圧レベルに達するまで複数回昇圧し、この複数回の昇圧は当該リングオシレータからの周期の短い駆動パルスによって高速に電位を昇圧し、昇圧レベルに達した以降は周期の長い駆動パルスで昇圧動作するものであり、当該リングオシレータの出力をカウントするカウンターを有し、前記カウンターは、制御信号によってリセット可能であり、昇圧動作の開始を示す信号によって起動する当該リングオシレータの出力パルスをカウントする半導体回路。」である点で一致し、以下の点で相違しているものと認められる。
［相違点］
（ａ）本願発明では、メモリセルを選択するワード線に、データの書き込み時に昇圧回路で昇圧した昇圧電圧を供給しているのに対して、引用例１記載発明では、ＵＶＥＰＲＯＭセル（本願発明の「メモリセル」に相当）へ、データの読み出し時に昇圧回路で昇圧した昇圧電圧を供給している点。
（ｂ）本願発明では、トランスファゲートを用いてリングオシレータの段数を切り換えることにより、同一のリングオシレータから周期の長い駆動パルスと周期の短い駆動パルスを得てそれらを選択的に昇圧回路に供給するように構成しているのに対して、引用例１記載発明では、周期の長い駆動パルスを発生する外部クロック発生器と周期の短い駆動パルスを発生するリングオシレータをそれぞれ別個に設け、選択回路によって、前記外部クロック発生器からの周期の長い駆動パルスと前記リングオシレータからの周期の短い駆動パルスを選択的に昇圧回路に供給するように構成している点。
（ｃ）本願発明では、カウンターを、データ書き込み開始信号が書き込みを示す信号レベルでないときにリセットするように構成しているのに対して、引用例１記載発明では、カウントアップタイマ（１２８）（本願発明の「カウンター」に相当）を、リングオシレータ（１２９）の発振動作開始直前にリセットするように構成している点。
（ｄ）本願発明では、昇圧動作の開始を示す信号が、データの書き込みを示す信号であるのに対して、引用例１記載発明では、ＨＡＬＴ立ち下がり検出信号である点。
　そこで、上記相違点（ａ）について検討すると、メモリセルを選択するワード線に、データの書き込み時に高電圧を供給することは、上記引用例２又は特開平５−１５１７８７号公報又は特開平６−９６６００号公報に記載されているように従来周知の技術事項である。そして、引用例１記載発明においても、ワード線を高電圧とすることによって「ＵＶＥＰＲＯＭセル」にデータの書き込みが行なえることは明らかであるから、書き込み動作時においても、「読み出し動作中」と同様に昇圧電圧を用いてＵＶＥＰＲＯＭセルにデータを書き込むようにして本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　次に、上記相違点（ｂ）について検討すると、昇圧回路へ供給する駆動パルスをリングオシレータによって生成する際に、該リングオシレータを構成する直列接続されたインバータ群をスイッチで短絡することによって、１つのリングオシレータから異なる周期の駆動パルスを得ることは、上記引用例３に記載されているように従来周知の技術事項であり、このような従来周知の技術思想を引用例１記載発明の、昇圧回路へ供給する異なった周期の駆動パルスの生成及び選択手段として採用して本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　次に、上記相違点（ｃ）について検討すると、本願発明のように、「カウンター」を、データ書き込み開始信号が書き込みを示す信号レベルでないときにリセットするように構成することは、引用例１記載発明で生成された昇圧電圧をワード線電圧としてメモリの書き込み時に利用しようとする際に当業者が当然為し得る事項と認められるからこの相違点を格別のものとすることはできない。
　次に、上記相違点（ｄ）について検討すると、本願発明のように、データの書き込みを示す信号によって昇圧動作を開始するように構成することは、引用例１記載発明で生成された昇圧電圧をワード線電圧としてメモリの書き込み時に利用しようとする際に当業者が当然為し得る事項と認められるからこの相違点を格別のものとすることはできない。
　なお、審判請求人は、意見書において、「従来、低電圧駆動のメモリなどにおいて、メモリセルへ書き込み直後に読み出してもセルデータの破壊を起こさせないように、リングオシレータの発振パルスを用いて駆動する昇圧回路の昇圧電圧でワード線を駆動している。ところで、リングオシレータの動作周期が長いと昇圧電位に昇圧するまで時間がかかり、書き込み遅れの原因になる。従ってリングオシレータの動作周期を短くして書き込み遅れが無いようにしている。しかし、動作周期を短くするとリングオシレータに流れる消費電流が増えて長時間のバッテリー駆動ができないという問題がある。本願は、ワード線の昇圧を早く行うことと、このワード線の昇圧に用いるリングオシレータにおける消費電流の削減という２律背反の問題を解決することを課題とするものです。」と主張し、いずれの引用文献においてもこのような２律背反の問題を解決する課題を有しないものである旨の主張をしている。しかしながら、上記引用文献１記載発明においても、昇圧開始時には周期の短い駆動パルスを昇圧回路に供給し、目的とする昇圧電圧になったら周期の長い駆動パルスを昇圧回路に供給するような構成を採用するのは、本願発明と同様の２律背反の問題を解決することを目的としていることは明らかであるので、上記意見書での主張は採用できない。
　
ハ.むすび
　以上のとおりであるから、本願発明は上記引用例１〜３に記載された発明から当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定により特許を受けることができない。
　
　
３．当審の通知した３６条第４項〜第６項の拒絶理由について
イ.拒絶理由の概要
　当審の平成１４年１２月１６日付けの拒絶理由は、要するに、
「本件出願は、明細書及び図面の記載が下記の点で不明りょうであるので、特許法第３６条第４項〜第６項に規定する要件を満たしていない。
　　　　　　　　　　記
（ａ）特許請求の範囲の請求項２，３に係る発明が、発明の詳細な説明に詳細に記載されていない。即ち、発明の詳細な説明の欄には、請求項２，３記載されている発明を実現するための図４に示される回路構成の動作が詳細に記載されていない。
（ｂ）…（略）…」というものである。
　
ロ.審判請求人の主張
　これに対して、審判請求人は平成１５年２月１２日付けで手続補正書は提出したものの、同日付けで提出した意見書では上記指摘した記載不備に関しては反論ないし釈明を全くしていない。
　
ハ．当審の判断　
　そこで、提出された上記手続補正書によって当審の通知した記載不備が解消されたか否かを再度検討すると、上記手続補正書の補正によって旧請求項２と５を旧請求項１に加えて新請求項１とする補正は行ったが、この補正では依然として図４に示される回路構成の動作に関する説明が不明りょうであって、新請求項１の「ワード線の昇圧電位がメモリセル書き込みに必要な昇圧レベルに達するまでに複数回昇圧し」という構成および「前記カウンターは、前記データ書き込み開始信号が書き込みを示す信号レベルでない時にリセットされ」という構成は、いずれも発明の詳細な説明に記載されている事項とは認められない。
　
ニ．むすび
　以上のとおりであるので、本願の請求項１に係る発明は、発明の詳細な説明に記載された発明とは認められないから、特許法第３６条第６項の規定する要件を満たしていないので、当審で通知した上記拒絶理由によって拒絶するものとする。
　よって、結論の通り審決する。