(57)【要約】【課題】レジスタバッファから多数のメモリチップに高品質なコマンドアドレス信号を供給可能なメモリモジュールを提供する。【解決手段】モジュール基板１１０に搭載されたレジスタバッファ３００及びメモリチップ２００を備える。レジスタバッファ３００の第１のコマンドアドレス出力端子は、コンタクトプラグ及び第１の配線層を介して、メモリチップ２００の第１のコマンドアドレス入力端子に接続され、レジスタバッファ３００の第２のコマンドアドレス出力端子は、コンタクトプラグ及び第２の配線層を介して、メモリチップ２００の第２のコマンドアドレス入力端子に接続される。本発明によれば、各配線層の配線密度が低下することから、配線間容量を低減することが可能となる。【選択図】図１３
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【特許請求の範囲】
【請求項１】
少なくとも第１及び第２の配線層を含む複数の配線層と、前記複数の配線層を貫通する複数のコンタクトプラグとを有するモジュール基板と、
前記モジュール基板に搭載され、少なくとも第１及び第２のグループに分類される複数のコマンドアドレス出力端子を有するレジスタバッファと、
前記モジュール基板に搭載され、少なくとも第１及び第２のグループに分類される複数のコマンドアドレス入力端子を有するメモリチップと、を備え、
前記第１のグループに属する前記複数のコマンドアドレス出力端子は、それぞれ対応する前記複数のコンタクトプラグ及び前記第１の配線層を介して、前記第１のグループに属する前記複数のコマンドアドレス入力端子にそれぞれ接続され、
前記第２のグループに属する前記複数のコマンドアドレス出力端子は、それぞれ対応する前記複数のコンタクトプラグ及び前記第２の配線層を介して、前記第２のグループに属する前記複数のコマンドアドレス入力端子にそれぞれ接続される、ことを特徴とするメモリモジュール。
【請求項２】
前記複数のコンタクトプラグは少なくとも第１乃至第４のグループに分類され、
前記第１のグループに属する前記複数のコマンドアドレス出力端子は、前記第１のグループに属する前記複数のコンタクトプラグ、前記第１の配線層及び前記第３のグループに属する前記複数のコンタクトプラグを介して、前記第１のグループに属する前記複数のコマンドアドレス入力端子にそれぞれ接続され、
前記第２のグループに属する前記複数のコマンドアドレス出力端子は、前記第２のグループに属する前記複数のコンタクトプラグ、前記第２の配線層及び前記第４のグループに属する前記複数のコンタクトプラグを介して、前記第２のグループに属する前記複数のコマンドアドレス入力端子にそれぞれ接続される、ことを特徴とする請求項１に記載のメモリモジュール。
【請求項３】
前記第３のグループに属する前記複数のコンタクトプラグは、第２の方向に配列され、
前記第４のグループに属する前記複数のコンタクトプラグは、前記第３のグループに属する前記複数のコンタクトプラグに前記第２の方向と直交する第１の方向に隣接して前記第２の方向に配列され、
前記第３のグループに属する前記複数のコンタクトプラグの各々と前記第４のグループに属する前記複数のコンタクトプラグの各々は、それぞれ第２の方向における座標が一致していない、ことを特徴とする請求項２に記載のメモリモジュール。
【請求項４】
前記第１のグループに属する前記複数のコマンドアドレス出力端子は、第１の方向に配列された複数の第１のコマンドアドレス出力端子を含み、
前記第２のグループに属する前記複数のコマンドアドレス出力端子は、前記第１の方向に配列された複数の第２のコマンドアドレス出力端子を含み、
前記複数の第１のコマンドアドレス出力端子の第２の方向における座標は、前記複数の第２のコマンドアドレス出力端子の前記第２の方向における座標と異なっており、
前記第１の配線層に形成され、前記複数の第１のコマンドアドレス出力端子に接続された配線は前記第２の方向に延在し、
前記第２の配線層に形成され、前記複数の第２のコマンドアドレス出力端子に接続された配線は前記第２の方向に延在する、ことを特徴とする請求項１乃至３のいずれか一項に記載のメモリモジュール。
【請求項５】
前記複数の第１のコマンドアドレス出力端子のそれぞれの前記第１の方向における座標は、対応する前記複数の第２のコマンドアドレス出力端子の前記第２の方向における座標とそれぞれ一致していることを特徴とする請求項４に記載のメモリモジュール。
【請求項６】
前記モジュール基板は、長辺に沿って設けられた複数のコネクタと、前記モジュール基板の一方の表面に定義され前記長辺と平行に延在する第１のメモリチップ搭載領域と、前記モジュール基板の他方の表面に定義され前記第１のメモリチップ搭載領域の裏面に位置する第２のメモリチップ搭載領域とを含み、
前記第１及び第２のメモリチップ搭載領域には、それぞれ複数のメモリチップが前記長辺方向に並べて搭載されており、
前記第１及び第２のメモリチップ搭載領域に搭載された前記複数の複数のメモリチップ間においては、対応する前記コマンドアドレス入力端子が互いに共通接続されている、ことを特徴とする請求項１乃至５のいずれか一項に記載のメモリモジュール。
【請求項７】
前記レジスタバッファは、前記第１のメモリチップ搭載領域を前記長辺方向に分断するレジスタバッファ搭載領域に搭載されており、これにより、前記第１及び第２のメモリチップ搭載領域は、前記レジスタバッファから見て一方の側に位置する第１の部分と他方の側に位置する第２の部分に分割され、
前記第１のグループに属する前記複数のコマンドアドレス出力端子のそれぞれは、
前記第１の配線層に設けられた第１の配線を介して、前記第１のメモリチップ搭載領域の前記第１の部分に搭載された複数のメモリチップ及び前記第２のメモリチップ搭載領域の前記第１の部分に搭載された複数のメモリチップの対応するコマンドアドレス入力端子にそれぞれ接続され、
前記第１の配線層に設けられた第２の配線を介して、前記第１のメモリチップ搭載領域の前記第２の部分に搭載された複数のメモリチップ及び前記第２のメモリチップ搭載領域の前記第２の部分に搭載された複数のメモリチップの対応するコマンドアドレス入力端子にそれぞれ接続され、
同じコマンドアドレス出力端子に接続された前記第１及び第２の配線は、同じコンタクトプラグを起点として分岐している、ことを特徴とする請求項６に記載のメモリモジュール。
【請求項８】
前記モジュール基板は、前記モジュール基板の一方の表面に定義され前記第１のメモリチップ搭載領域と平行に延在する第３のメモリチップ搭載領域と、前記モジュール基板の他方の表面に定義され前記第３のメモリチップ搭載領域の裏面に位置する第４のメモリチップ搭載領域とを含み、
前記第３及び第４のメモリチップ搭載領域には、それぞれ複数のメモリチップが前記長辺方向に並べて搭載されており、
前記第１乃至第４のメモリチップ搭載領域に搭載された前記複数の複数のメモリチップ間においては、対応する前記コマンドアドレス入力端子が互いに共通接続されている、ことを特徴とする請求項６又は７に記載のメモリモジュール。
【請求項９】
前記第３及び第４のメモリチップ搭載領域は、前記レジスタバッファから見て一方の側に位置する第１の部分と他方の側に位置する第２の部分に分割され、
前記複数の配線層は、第３の配線層をさらに含み、
前記第１のグループに属する前記複数のコマンドアドレス出力端子のそれぞれは、
前記第３の配線層に設けられた第３の配線を介して、前記第３のメモリチップ搭載領域の前記第１の部分に搭載された複数のメモリチップ及び前記第４のメモリチップ搭載領域の前記第１の部分に搭載された複数のメモリチップの対応するコマンドアドレス入力端子にそれぞれ接続され、
前記第３の配線層に設けられた第４の配線を介して、前記第３のメモリチップ搭載領域の前記第２の部分に搭載された複数のメモリチップ及び前記第４のメモリチップ搭載領域の前記第２の部分に搭載された複数のメモリチップの対応するコマンドアドレス入力端子にそれぞれ接続され、
同じコマンドアドレス出力端子に接続された前記第１乃至第４の配線は、同じコンタクトプラグを起点として分岐している、ことを特徴とする請求項８に記載のメモリモジュール。
【請求項１０】
前記レジスタバッファ及び前記複数のメモリチップは、それぞれ複数のデータ入出力端子をさらに有し、
前記レジスタバッファに設けられた前記複数のデータ入出力端子は、同じメモリチップ搭載領域に搭載された異なるメモリチップの異なるデータ入出力端子にそれぞれ接続されるとともに、異なるメモリチップ搭載領域に搭載された対応する複数のメモリチップの対応するデータ入出力端子に共通接続されており、
前記第１のメモリチップ搭載領域に搭載された所定のメモリチップにおける前記複数のデータ入出力端子のレイアウトと、前記所定のメモリチップと隣接して前記第３のメモリチップ搭載領域に搭載されたメモリチップにおける前記複数のデータ入出力端子のレイアウトとは、前記第１のメモリチップ搭載領域と前記第３のメモリチップ搭載領域との境界線に対して対称である、ことを特徴とする請求項８又は９に記載のメモリモジュール。
【請求項１１】
前記第１のメモリチップ搭載領域に搭載された所定のメモリチップにおける前記複数のデータ入出力端子のレイアウトと、前記第２のメモリチップ搭載領域に搭載され前記所定のメモリチップの裏面に位置するメモリチップにおける前記複数のデータ入出力端子のレイアウトとが互いに相違し、対応する少なくとも一部のデータ入出力端子の平面位置が一致しており、
前記第３のメモリチップ搭載領域に搭載された所定のメモリチップにおける前記複数のデータ入出力端子のレイアウトと、前記第４のメモリチップ搭載領域に搭載され前記所定のメモリチップの裏面に位置するメモリチップにおける前記複数のデータ入出力端子のレイアウトとが互いに相違し、対応する少なくとも一部のデータ入出力端子の平面位置が一致している、ことを特徴とする請求項１０に記載のメモリモジュール。
【請求項１２】
前記レジスタバッファは、複数のコントロール信号出力端子をさらに有し、
前記複数のメモリチップは、それぞれ複数のコントロール信号入力端子をさらに有し、
前記複数のコントロール信号出力端子のそれぞれは、対応するメモリチップ搭載領域に搭載された複数のメモリチップの前記コントロール信号入力端子に共通接続されている、ことを特徴とする請求項６乃至１１のいずれか一項に記載のメモリモジュール。
【請求項１３】
前記モジュール基板は、前記モジュール基板の前記一方の表面に定義され前記長辺と平行に延在する第５及び第７のメモリチップ搭載領域と、前記モジュール基板の前記他方の表面に定義されそれぞれ前記第５及び第７のメモリチップ搭載領域の裏面にそれぞれ位置する第６及び第８のメモリチップ搭載領域とをさらに含み、
前記第５乃至第８のメモリチップ搭載領域には、それぞれ複数のメモリチップが前記長辺方向に並べて搭載されており、
前記第５乃至第８のメモリチップ搭載領域に搭載された前記複数の複数のメモリチップ間においては前記コマンドアドレス入力端子が互いに共通接続されている、ことを特徴とする請求項８乃至１２のいずれか一項に記載のメモリモジュール。
【請求項１４】
前記レジスタバッファに設けられた前記複数のコマンドアドレス出力端子は、前記第１乃至第４のメモリチップ搭載領域に搭載された複数のメモリチップに接続される部分と、前記第５乃至第８のメモリチップ搭載領域に搭載された複数のメモリチップに接続される部分に分かれて配置されていることを特徴とする請求項１３に記載のメモリモジュール。
【請求項１５】
前記第１乃至第８のメモリチップ搭載領域に搭載された各メモリチップは、いずれも積層されることなく平面的に配置されていることを特徴とする請求項１３又は１４に記載のメモリモジュール。
【請求項１６】
同じメモリチップ搭載領域に搭載された複数のメモリチップは、前記レジスタバッファから見てこの順に配置された第１乃至第ｎのメモリチップを含み、
前記第１又は第２の配線層に形成され、前記コマンドアドレス出力端子と前記コマンドアドレス入力端子とを接続する配線は、前記レジスタバッファと前記第１のメモリチップとを接続する部分の長さが、第ｍ（ｍは２以上ｎ−１以下の整数）のメモリチップと第ｍ＋１のメモリチップとを接続する部分の長さよりも長いことを特徴とする請求項１４又は１５に記載のメモリモジュール。
【請求項１７】
前記第１又は第２の配線層に形成され、前記コマンドアドレス出力端子と前記コマンドアドレス入力端子とを接続する配線は、前記第ｍのメモリチップと前記第ｍ＋１のメモリチップとを接続する部分の長さが互いに等しいことを特徴とする請求項１６に記載のメモリモジュール。
【請求項１８】
前記第１又は第２の配線層に形成され、前記コマンドアドレス出力端子と前記コマンドアドレス入力端子とを接続する配線は、前記第１のメモリチップと第２のメモリチップとを接続する部分の長さが、第ｋ（ｋは３以上ｎ−１以下の整数）のメモリチップと第ｋ＋１のメモリチップとを接続する部分の長さよりも長く、前記第ｋのメモリチップと前記第ｋ＋１のメモリチップとを接続する部分の長さが互いに等しいことを特徴とする請求項１７に記載のメモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリモジュールに関し、特に、メモリチップにコマンドアドレス信号を供給するレジスタバッファを備えたメモリモジュールに関する。
【背景技術】
【０００２】
ＤＩＭＭ（Dual Inline Memory Module）などのメモリモジュールは、モジュール基板上にＤＲＡＭ（Dynamic Random Access Memory）などのメモリチップが多数搭載された構成を有している（特許文献１参照）。このようなメモリモジュールは、マザーボード上に設けられたメモリスロットに装着され、これによってメモリコントローラとの間でデータの転送が行われる。
【０００３】
近年においては、メモリモジュールの大容量化が求められている。メモリモジュールを大容量化するためには、モジュール基板上に搭載するメモリチップの数を増やすことが有効である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１４１７４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、レジスタバッファを介して各メモリチップにコマンドアドレス信号を供給するタイプのメモリモジュールにおいては、メモリチップの数を増やすと、レジスタバッファと各メモリチップとを接続するモジュール基板上の配線密度がその分増加する。このため、配線のレイアウトによっては、コマンドアドレス信号の信号品質が低下するという問題があった。したがって、本発明者らは、どのようなレイアウトで配線すれば、レジスタバッファから多数のメモリチップに高品質なコマンドアドレス信号を供給できるか鋭意検討を行った。
【課題を解決するための手段】
【０００６】
本発明によるメモリモジュールは、少なくとも第１及び第２の配線層を含む複数の配線層と、前記複数の配線層を貫通する複数のコンタクトプラグとを有するモジュール基板と、前記モジュール基板に搭載され、少なくとも第１及び第２のグループに分類される複数のコマンドアドレス出力端子を有するレジスタバッファと、前記モジュール基板に搭載され、少なくとも第１及び第２のグループに分類される複数のコマンドアドレス入力端子を有するメモリチップとを備え、前記第１のグループに属する前記複数のコマンドアドレス出力端子は、それぞれ対応する前記複数のコンタクトプラグ及び前記第１の配線層を介して、前記第１のグループに属する前記複数のコマンドアドレス入力端子にそれぞれ接続され、前記第２のグループに属する前記複数のコマンドアドレス出力端子は、それぞれ対応する前記複数のコンタクトプラグ及び前記第２の配線層を介して、前記第２のグループに属する前記複数のコマンドアドレス入力端子にそれぞれ接続されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、複数の配線層を用いてレジスタバッファから１つのメモリチップにコマンドアドレス信号を供給していることから、各配線層の配線密度が低下する。これにより、配線レイアウトの自由度が高まるため、信号品質の劣化の原因となりやすいスタブ（分岐）や配線間容量を低減することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態によるメモリモジュール１００の構成を示す模式図である。
【図２】（ａ）はモジュール基板１１０の表面側に搭載されたメモリチップ２０１〜２３６がどのＲａｎｋに属するかを説明するための模式図であり、（ｂ）はモジュール基板１１０の裏面側に搭載されたメモリチップ２３７〜２７２がどのＲａｎｋに属するかを説明するための模式図である。
【図３】メモリモジュール１００の模式的な断面図である。
【図４】比較例によるメモリモジュールの構成を示す図であり、（ａ）は模式的な平面図、（ｂ）は模式的な断面図である。
【図５】メモリモジュール１００を用いたメモリシステムの模式図である。
【図６】レジスタバッファ３００の機能ブロック図である。
【図７】モジュール基板１１０上におけるコマンドアドレス信号ＣＡの流れを説明するための模式図である。
【図８】モジュール基板１１０上におけるコントロール信号ＣＴＬの一部の流れを説明するための模式図である。
【図９】モジュール基板１１０上におけるクロック信号ＣＫの流れを説明するための模式図である。
【図１０】モジュール基板１１０上におけるデータＤＱの流れを説明するための模式図である。
【図１１】データＤＱ及びデータストローブ信号ＤＱＳに関して同じ配線に接続されるメモリチップ２００の組み合わせについて説明するための模式図である。
【図１２】モジュール基板１１０に含まれる配線層を示す模式的な断面図である。
【図１３】図１に示したエリア１００Ａ内の配線Ｌ１〜Ｌ８のうち、半分のコマンドアドレス信号ＣＡに対応する部分をより詳細に説明するための模式図である。
【図１４】（ａ）はレジスタバッファ３００上におけるコマンドアドレス出力端子の配列を模式的に示す図であり、（ｂ）はＲａｎｋ０，１に属するメモリチップ２００上におけるコマンドアドレス入力端子の配列を模式的に示す図であり、（ｃ）はＲａｎｋ２，３に属するメモリチップ２００上におけるコマンドアドレス入力端子の配列を模式的に示す図である。
【図１５】参考例による配線Ｌ１〜Ｌ４の結線方法を説明するための模式図である。
【図１６】図１３に示したエリア１００Ｂにおける各配線の接続関係を説明するための断面図である。
【図１７】図１に示したエリア１００Ａ内の配線Ｌ１〜Ｌ８のうち、残り半分のコマンドアドレス信号ＣＡに対応する部分をより詳細に説明するための模式図である。
【図１８】図１７に示したエリア１００Ｃにおける各配線の接続関係を説明するための断面図である。
【図１９】レジスタバッファ３００に設けられた端子群Ｇ１のレイアウトをより詳細に示す図である。
【図２０】配線層Ｌａｙｅｒ７，１０に形成される配線Ｌ３，Ｌ４とコマンドアドレス出力端子３２２との接続関係を説明するための略平面図である。
【図２１】メモリチップ２００に設けられたコマンドアドレス入力端子２９１のレイアウトを詳細に示す図である。
【図２２】図２１が示すメモリチップ２００上の位置を示す図である。
【図２３】ミラーリングされた端子の対応関係を示す表である。
【図２４】配線層Ｌａｙｅｒ７，１０に形成される配線Ｌ３，Ｌ４とコマンドアドレス入力端子２９１との接続関係を説明するための略平面図である。
【図２５】メモリチップ２００に設けられたデータ入出力端子２９２のレイアウトを詳細に示す図である。
【図２６】図２５が示すメモリチップ２００上の位置を示す図である。
【図２７】ミラーリングされた端子の対応関係を示す表である。
【図２８】第１の変形例によるコマンドアドレス信号ＣＡの流れを説明するための模式図である。
【図２９】第２の変形例によるコマンドアドレス信号ＣＡの流れを説明するための模式図である。
【図３０】第３の変形例によるコマンドアドレス信号ＣＡの流れを説明するための模式図である。
【図３１】第４の変形例によるコマンドアドレス信号ＣＡの流れを説明するための模式図である。
【図３２】レジスタバッファ３００の端子群Ｇ１に設けられたコマンドアドレス出力端子３２２から各メモリチップ２００までの信号線路を模式的に示す図である。
【図３３】図３２に示したメモリチップ群２００Ｃを抜き出して示す図である。
【図３４】信号線路ＴＬ１〜ＴＬ５の設計例を示す表である。
【図３５】信号線路ＴＬ１〜ＴＬ５の長さによるコマンドアドレス信号ＣＡの信号品質をシミュレーションした結果を示す図であり、（ａ）は信号線路ＴＬ１〜ＴＬ５を全て設計可能な最短距離とした例を示し、（ｂ）は信号線路ＴＬ１〜ＴＬ５を図３４に示した設計例１とした例を示す。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態によるメモリモジュール１００の構成を示す模式図である。
【００１１】
図１に示すように、本実施形態によるメモリモジュール１００は、複数の配線層を有するモジュール基板１１０と、モジュール基板１１０に搭載された７２個のメモリチップ２０１〜２７２及び１個のレジスタバッファ３００とを備えている。本明細書において、各メモリチップ２０１〜２７２を特に区別する必要がないときには、単に「メモリチップ２００」と呼ぶことがある。
【００１２】
モジュール基板１１０は多層配線が施されたプリント基板であり、その平面形状は、図１に示すＸ方向を長辺とし、Ｙ方向を短辺とする略長方形である。モジュール基板１１０の一辺には、長辺であるＸ方向に沿って複数のコネクタ１２０が設けられている。コネクタ１２０は、後述するメモリスロットを介してメモリコントローラとの電気的な接続を取るための端子であり、メモリコントローラからコマンドアドレス信号ＣＡ及びコントロール信号ＣＴＬが供給されるコネクタ１２１と、メモリコントローラにリードデータを出力し又はメモリコントローラからのライトデータを入力するためのコネクタ１２２に分類される。特に限定されるものではないが、本実施形態ではデータ用のコネクタ１２２のピン数は７２個である。したがって、同時に７２ビットのリードデータ又はライトデータを入出力することができる。
【００１３】
本実施形態において「コマンドアドレス信号」とは、アドレス信号ＡＤＤ、バンクアドレス信号ＢＡ、ロウアドレスストローブ信号ＲＡＳ＃、カラムアドレスストローブ信号ＣＡＳ＃及びライトイネーブル信号ＷＥ＃からなる信号群である。特に限定されるものではないが、アドレス信号ＡＤＤは１６ビット、バンクアドレス信号ＢＡは３ビット、ロウアドレスストローブ信号ＲＡＳ＃、カラムアドレスストローブ信号ＣＡＳ＃及びライトイネーブル信号ＷＥ＃はそれぞれ１ビットの信号である。したがって、コマンドアドレス信号ＣＡは合計２２ビットの信号である。本明細書及び図面においては、アドレス信号ＡＤＤとバンクアドレス信号ＢＡを特に区別する必要がない場合には、単にアドレス信号ＡＤＤと呼ぶことがある。また、本明細書及び図面においては、ロウアドレスストローブ信号ＲＡＳ＃、カラムアドレスストローブ信号ＣＡＳ＃及びライトイネーブル信号ＷＥ＃を纏めてコマンド信号ＣＭＤと呼ぶことがある。
【００１４】
本実施形態において「コントロール信号」とは、クロック信号ＣＫ０〜ＣＫ３，ＣＫ０＃〜ＣＫ３＃、チップ選択信号ＣＳ０＃〜ＣＳ３＃、クロックイネーブル信号ＣＫＥ０〜ＣＫＥ３、オンダイターミネーション信号ＯＤＴ０，ＯＤＴ１からなる信号群である。クロック信号ＣＫ０〜ＣＫ３とクロック信号ＣＫ０＃〜ＣＫ３＃はそれぞれ相補の信号であり、それぞれ対応するエリアに搭載されたメモリチップ２００に供給される。チップ選択信号ＣＳ０＃〜ＣＳ３＃及びクロックイネーブル信号ＣＫＥ０〜ＣＫＥ３は、それぞれ対応するＲａｎｋ（後述）を活性化させるための信号である。さらに、オンダイターミネーション信号ＯＤＴ０，ＯＤＴ１は、それぞれ対応するＲａｎｋを終端抵抗として機能させるための信号である。本明細書及び図面においては、特に区別する必要がない場合、クロック信号ＣＫ０〜ＣＫ３，ＣＫ０＃〜ＣＫ３＃を纏めてクロック信号ＣＫと呼び、チップ選択信号ＣＳ０＃〜ＣＳ３＃を纏めてチップ選択信号ＣＳと呼び、クロックイネーブル信号ＣＫＥ０〜ＣＫＥ３を纏めてクロックイネーブル信号ＣＫＥと呼び、オンダイターミネーション信号ＯＤＴ０，ＯＤＴ１を纏めてオンダイターミネーション信号ＯＤＴと呼ぶことがある。
【００１５】
メモリチップ２０１〜２７２は例えばＤＲＡＭであり、このうち３６個のメモリチップ２０１〜２３６はモジュール基板１１０の一方の表面に搭載され、残りの３６個のメモリチップ２３７〜２７２はモジュール基板１１０の他方の表面に搭載されている。メモリチップ２０１〜２３６とメモリチップ２３７〜２７２は、モジュール基板１１０を介して互いに対向する位置にそれぞれ搭載されている。例えば、メモリチップ２０１とメモリチップ２３７はモジュール基板の表裏に配置され、その平面的な位置、つまりＸ座標及びＹ座標は互いに一致している。図１においては、図面の見やすさを考慮してモジュール基板１１０の表裏に配置された一対のメモリチップ２００の平面的な位置をずらして表示しているが、実際には上述の通り、平面的な位置は互いに一致している。
【００１６】
本実施形態によるメモリモジュール１００は、いわゆる４Ｒａｎｋ構成である。Ｒａｎｋとは、排他的に選択されるメモリ空間を指す。各Ｒａｎｋ間には同じアドレスが割り当てられるものの、チップセレクト（ＣＳ０＃〜ＣＳ３＃）信号を排他的に活性化させるとともに、クロックイネーブル（ＣＫＥ０〜ＣＫＥ３）信号を排他的に活性化させることによって、いずれか１つのＲａｎｋが選択される。
【００１７】
図２は各メモリチップ２０１〜２７２がどのＲａｎｋに属するかを説明するための模式図であり、（ａ）はモジュール基板１１０の表面側に搭載されたメモリチップ２０１〜２３６について説明するための図であり、（ｂ）はモジュール基板１１０の裏面側に搭載されたメモリチップ２３７〜２７２ついて説明するための図である。尚、図２（ｂ）は、モジュール基板１１０の裏面側に搭載されたメモリチップ２３７〜２７２をモジュール基板１１０の表面側から透過的に図示している。
【００１８】
図２に示すように、モジュール基板１１０の表面側に搭載されたメモリチップ２０１〜２０９，２１９〜２２７はＲａｎｋ０を構成する。メモリチップ２０１〜２０９はモジュール基板１１０の表面側に定義されたメモリチップ搭載領域Ａ１に搭載され、メモリチップ２１９〜２２７はモジュール基板１１０の表面側に定義されたメモリチップ搭載領域Ａ５に搭載されている。Ｒａｎｋ０の裏面側に搭載されたメモリチップ２３７〜２４５，２５５〜２６３はＲａｎｋ１を構成する。メモリチップ２３７〜２４５はモジュール基板１１０の裏面側に定義されたメモリチップ搭載領域Ａ２に搭載され、メモリチップ２５５〜２６３はモジュール基板１１０の裏面側に定義されたメモリチップ搭載領域Ａ６に搭載されている。
【００１９】
さらに、モジュール基板１１０の表面側に搭載されたメモリチップ２１０〜２１８，２２８〜２３６はＲａｎｋ２を構成する。メモリチップ２１０〜２１８はモジュール基板１１０の表面側に定義されたメモリチップ搭載領域Ａ３に搭載され、メモリチップ２２８〜２３６はモジュール基板１１０の表面側に定義されたメモリチップ搭載領域Ａ７に搭載されている。Ｒａｎｋ２の裏面側に搭載されたメモリチップ２４６〜２５４，２６４〜２７２はＲａｎｋ３を構成する。メモリチップ２４６〜２５４はモジュール基板１１０の裏面側に定義されたメモリチップ搭載領域Ａ４に搭載され、メモリチップ２６４〜２７２はモジュール基板１１０の裏面側に定義されたメモリチップ搭載領域Ａ８に搭載されている。
【００２０】
メモリチップ搭載領域Ａ１〜Ａ８はいずれもＸ方向に延在しており、各メモリチップ搭載領域Ａ１〜Ａ８にそれぞれ９個のメモリチップ２００がＸ方向に並べて配置される。メモリチップ搭載領域Ａ１とＡ２、Ａ３とＡ４、Ａ５とＡ６、Ａ７とＡ８は平面的な位置が互いに等しく、それぞれモジュール基板１１０の表裏に位置する。
【００２１】
図３は、本実施形態によるメモリモジュール１００の模式的な断面図である。
【００２２】
図３に示すように、本実施形態においては１個のパッケージ２００ａ内に１個のメモリチップ２００が封入されている。したがって、モジュール基板１１０に搭載された７２個のメモリチップ２００は、それぞれ異なるパッケージ２００ａに封入されている。つまり、７２個のパッケージ２００ａがモジュール基板１１０に搭載されていることになる。レジスタバッファ３００についてはパッケージ３００ａに封入されている。このように、本実施形態においては各パッケージ２００ａにそれぞれメモリチップ２００が１個だけ封入されているため、モジュール基板１１０上におけるメモリチップ２００の搭載密度は必ずしも高くない。
【００２３】
図４は比較例によるメモリモジュールの構成を示す図であり、（ａ）は模式的な平面図、（ｂ）は模式的な断面図である。
【００２４】
図４（ａ），（ｂ）に示す比較例では、１個のパッケージ２００ｂ内に２個のメモリチップ２００が封入されている。したがって、モジュール基板１１０に搭載すべきパッケージ２００ｂの数は３６個となり、本実施形態の半分で済む。これにより、図４（ａ）に示すように、モジュール基板１１０の表裏にそれぞれ２列のメモリチップ搭載領域を設ければ足り、モジュール基板１１０に必要な面積は約半分に低減する。しかしながらこの場合、単位面積当たりの発熱量が増大することから放熱機構を付加する必要が生じるばかりでなく、パッケージ２００ｂ内の分岐配線がスタブとなり、信号品質を劣化させるおそれが生じる。本実施形態によるメモリモジュール１００はこのような問題を回避すべく、敢えてモジュール基板１１０上におけるメモリチップ２００の搭載密度を低下させているのである。
【００２５】
図２に示すように、レジスタバッファ３００はメモリチップ搭載領域Ａ１，Ａ３，Ａ５，Ａ７をＸ方向に分断するレジスタバッファ搭載領域Ａ９に搭載されている。レジスタバッファ搭載領域Ａ９は、モジュール基板１１０の表面側に位置し、裏面側にはレジスタバッファ搭載領域は設けられない。しかしながら、上述の通り、モジュール基板１１０の表裏に位置する一対のメモリチップ２００はその平面的な位置が等しいことから、レジスタバッファ搭載領域Ａ９の裏面側には他のチップは搭載されない。したがって、メモリチップ搭載領域Ａ１〜Ａ８は、レジスタバッファ３００から見て一方の側（図２の左側）に位置する第１の部分Ａ１Ｌ〜Ａ８Ｌと、他方の側（図２の右側）に位置する第２の部分Ａ１Ｒ〜Ａ８Ｒに分割されることになる。
【００２６】
レジスタバッファ３００から出力されるコマンドアドレス信号ＣＡは、図１に示す配線Ｌ１〜Ｌ８を介してメモリチップ２０１〜２７２に供給される。コマンドアドレス信号ＣＡは全てのメモリチップ２０１〜２７２に対して共通の信号であり、図１に示すように８系統に分割された配線Ｌ１〜Ｌ８を介してメモリチップ２０１〜２７２に供給される。
【００２７】
具体的には、メモリチップ搭載領域Ａ１，Ａ２の左側部分Ａ１Ｌ，Ａ２Ｌに搭載されたメモリチップ２０１〜２０５，２３７〜２４１に対しては配線Ｌ１を介してコマンドアドレス信号ＣＡが供給される。メモリチップ搭載領域Ａ１，Ａ２の右側部分Ａ１Ｒ，Ａ２Ｒに搭載されたメモリチップ２０６〜２０９，２４２〜２４５に対しては配線Ｌ２を介してコマンドアドレス信号ＣＡが供給される。メモリチップ搭載領域Ａ３，Ａ４の左側部分Ａ３Ｌ，Ａ４Ｌに搭載されたメモリチップ２１０〜２１４，２４６〜２５０に対しては配線Ｌ３を介してコマンドアドレス信号ＣＡが供給される。メモリチップ搭載領域Ａ３，Ａ４の右側部分Ａ３Ｒ，Ａ４Ｒに搭載されたメモリチップ２１５〜２１８，２５１〜２５４に対しては配線Ｌ４を介してコマンドアドレス信号ＣＡが供給される。メモリチップ搭載領域Ａ５，Ａ６の左側部分Ａ５Ｌ，Ａ６Ｌに搭載されたメモリチップ２１９〜２２３，２５５〜２５９に対しては配線Ｌ５を介してコマンドアドレス信号ＣＡが供給される。メモリチップ搭載領域Ａ５，Ａ６の右側部分Ａ５Ｒ，Ａ６Ｒに搭載されたメモリチップ２２４〜２２７，２６０〜２６３に対しては配線Ｌ６を介してコマンドアドレス信号ＣＡが供給される。メモリチップ搭載領域Ａ７，Ａ８の左側部分Ａ７Ｌ，Ａ８Ｌに搭載されたメモリチップ２２８〜２３２，２６４〜２６８に対しては配線Ｌ７を介してコマンドアドレス信号ＣＡが供給される。メモリチップ搭載領域Ａ７，Ａ８の右側部分Ａ７Ｒ，Ａ８Ｒに搭載されたメモリチップ２３３〜２３６，２６９〜２７２に対しては配線Ｌ８を介してコマンドアドレス信号ＣＡが供給される。
【００２８】
レジスタバッファ３００にはコマンドアドレス信号ＣＡを出力するためのコマンドアドレス出力端子が設けられている。図１に示すように、本実施形態においてはレジスタバッファ３００に設けられた２つの端子群Ｇ１，Ｇ２の両方にコマンドアドレス出力端子が配置されている。端子群Ｇ１に配置されたコマンドアドレス出力端子から出力されるコマンドアドレス信号ＣＡと、端子群Ｇ２に配置されたコマンドアドレス出力端子から出力されるコマンドアドレス信号ＣＡは同一の信号である。端子群Ｇ１に配置されたコマンドアドレス出力端子から出力されるコマンドアドレス信号ＣＡは、配線Ｌ１〜Ｌ４を介してメモリチップ２０１〜２１８，２３７〜２５４に供給され、端子群Ｇ２に配置されたコマンドアドレス出力端子から出力されるコマンドアドレス信号ＣＡは、配線Ｌ５〜Ｌ８を介してメモリチップ２１９〜２３６，２５５〜２７２に供給される。
【００２９】
図１に示すように、端子群Ｇ１と端子群Ｇ２はＹ方向に並べて配置されているため、端子群Ｇ１はメモリチップ搭載領域Ａ１〜Ａ４に搭載されたメモリチップ２０１〜２１８，２３７〜２５４との距離が近くなり、端子群Ｇ２はメモリチップ搭載領域Ａ５〜Ａ８に搭載されたメモリチップ２１９〜２３６，２５５〜２７２との距離が近くなる。このように、レジスタバッファ３００に設けるコマンドアドレス出力端子を端子群Ｇ１，Ｇ２の両方に配置することにより、配線Ｌ１〜Ｌ８の配線長を短縮することができるとともに、配線Ｌ１〜Ｌ８間の配線長差の解消が容易となる。本実施形態では、配線Ｌ３〜Ｌ６をレジスタバッファ３００の近傍においてミアンダ状に迂回させることにより、配線Ｌ１，Ｌ２，Ｌ７，Ｌ８との配線長差を解消している。また、２つの端子群Ｇ１，Ｇ２を設けることにより、レジスタバッファ３００の近傍における配線レイアウトの自由度が高まるとともに、配線密度を低下させることも可能となる。
【００３０】
各配線Ｌ１〜Ｌ８の終端には、終端抵抗器ＴＲが接続されている。終端抵抗器ＴＲは、レジスタバッファ３００から出力されたコマンドアドレス信号ＣＡなどの反射を防止する役割を果たし、図１に示すようにモジュール基板１１０上のＸ方向における両端部に配置される。
【００３１】
図５は、本実施形態によるメモリモジュール１００を用いたメモリシステムの模式図である。
【００３２】
図５に示すメモリシステムはマザーボード１０を備えている。マザーボード１０にはメモリスロット２０が設けられており、メモリスロット２０にメモリモジュール１００が挿入されている。また、マザーボード１０にはメモリコントローラ３０が実装されており、マザーボード１０に設けられた配線３１及びメモリスロット２０を介してメモリモジュール１００に接続されている。メモリコントローラ３０は、メモリモジュール１００を制御するための半導体チップである。
【００３３】
本実施形態では、メモリコントローラ３０とメモリモジュール１００上のメモリチップ２００との間の信号の授受は全てレジスタバッファ３００を介して行われる。このため、メモリコントローラ３０からは、レジスタバッファ３００よりも先の信号経路に存在するメモリチップ２００の負荷容量が見えない。これにより、メモリコントローラ３０とメモリモジュール１００とを接続する信号経路の負荷容量が低減されるため、データ転送レートが高い場合であっても良好な信号品質を確保することが可能となる。
【００３４】
尚、図５に示したメモリシステムでは、マザーボード１０にメモリスロット２０が１個だけ設けられているが、実際のメモリシステムでは、複数（例えば４個）のメモリスロットが設けられ、これらメモリスロットにそれぞれメモリモジュール１００が装着される。複数のメモリモジュール１００を装着すると信号経路の負荷容量はその分増大するが、本実施形態では、メモリモジュール１枚当たりの負荷容量が小さいことから、複数のメモリモジュールを装着した場合であっても、高速なデータ転送を行うことが可能となる。
【００３５】
図６は、レジスタバッファ３００の機能ブロック図である。
【００３６】
図６に示すように、レジスタバッファ３００はコントローラ側端子３１０とメモリチップ側端子３２０とを備えている。コントローラ側端子３１０は、マザーボード１０上のメモリコントローラ３０に接続される端子であり、クロック信号ＣＫが入力されるクロック入力端子３１１ａ、チップ選択信号ＣＳ、クロックイネーブル信号ＣＫＥ及びオンダイターミネーション信号ＯＤＴが入力されるコントロール入力端子３１１ｂ、コマンドアドレス信号ＣＡが入力されるコマンドアドレス入力端子３１２、データストローブ信号ＤＱＳが入出力されるストローブ入出力端子３１３、データ（リードデータ及びライトデータ）ＤＱが入出力されるデータ入出力端子３１４を含む。一方、メモリチップ側端子３２０は、メモリチップ２００に接続される端子であり、クロック信号ＣＫが出力されるクロック出力端子３２１ａ、チップ選択信号ＣＳ、クロックイネーブル信号ＣＫＥ及びオンダイターミネーション信号ＯＤＴが出力されるコントロール出力端子３２１ｂ、コマンドアドレス信号ＣＡが出力されるコマンドアドレス出力端子３２２、データストローブ信号ＤＱＳが入出力されるストローブ入出力端子３２３、データ（リードデータ及びライトデータ）ＤＱが入出力されるデータ入出力端子３２４を含む。データストローブ信号ＤＱＳ及びデータＤＱは、図１に示したコネクタ１２２を介してメモリコントローラ３０との間で送受信される。図６においては省略しているが、データストローブ信号ＤＱＳは、ＤＱＳ及びＤＱＳ＃からなる相補の信号である。
【００３７】
クロック入力端子３１１ａを介して入力されたクロック信号ＣＫは、ＰＬＬ回路３０１に供給される。ＰＬＬ回路３０１はクロック信号ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫはレジスタ回路３０２に供給される。レジスタ回路３０２は、チップ選択信号ＣＳ、クロックイネーブル信号ＣＫＥ、オンダイターミネーション信号ＯＤＴ、コマンドアドレス信号ＣＡ、データストローブ信号ＤＱＳ及びデータＤＱをバッファリングする回路であり、その動作は内部クロック信号ＩＣＬＫに同期して行われる。
【００３８】
図７は、モジュール基板１１０上におけるコマンドアドレス信号ＣＡの流れを説明するための模式図である。
【００３９】
図７に示すように、コネクタ１２１を介して入力されたコマンドアドレス信号ＣＡは、モジュール基板１１０上の配線Ｌ９を介してレジスタバッファ３００のコマンドアドレス入力端子３１２に供給される。コマンドアドレス入力端子３１２は、レジスタバッファ３００に設けられた端子群Ｇ３に含まれる。端子群Ｇ３は、端子群Ｇ１と端子群Ｇ２との間に配置されている。一方、レジスタバッファ３００のコマンドアドレス出力端子３２２から出力されるコマンドアドレス信号ＣＡは、配線Ｌ１〜Ｌ８を介して各メモリチップ２００に供給される。配線Ｌ１〜Ｌ８の詳細については図１を用いて説明した通りである。
【００４０】
コマンドアドレス出力端子３２２のうち配線Ｌ１〜Ｌ４に接続されるものは端子群Ｇ１に含まれており、コマンドアドレス出力端子３２２のうち配線Ｌ５〜Ｌ８に接続されるものは端子群Ｇ２に含まれている。本実施形態では、端子群Ｇ１のコマンドアドレス出力端子３２２から配線Ｌ１〜Ｌ４への分岐は、平面的に見て端子群Ｇ１のエリア内で行われる。同様に、端子群Ｇ２のコマンドアドレス出力端子３２２から配線Ｌ５〜Ｌ８への分岐は、平面的に見て端子群Ｇ２のエリア内で行われる。詳細については後述するが、配線Ｌ１〜Ｌ４への分岐は同じコンタクトプラグ内で行われ、配線Ｌ５〜Ｌ８への分岐は同じコンタクトプラグ内で行われる。コンタクトプラグとは、モジュール基板１１０を貫通して設けられた電極である。
【００４１】
各配線Ｌ１〜Ｌ８は、モジュール基板１１０の内部に形成された複数の配線層のいずれかを介して対応するメモリチップ２００に接続される。配線Ｌ１〜Ｌ８は、モジュール基板１１０を介して表裏に位置する一対のメモリチップ２００に挟まれたエリア（例えばメモリチップ２０１とメモリチップ２３７との間のエリア）で分岐し、分岐配線Ｌ１ａ，Ｌ１ｂを介して各メモリチップ２００に接続される。配線Ｌ１から分岐配線Ｌ１ａ，Ｌ１ｂへの分岐についても、同じコンタクトプラグ内で行われる。
【００４２】
図８は、モジュール基板１１０上におけるコントロール信号ＣＴＬの一部の流れを説明するための模式図である。図８には、コントロール信号ＣＴＬのうち、チップ選択信号ＣＳ、クロックイネーブル信号ＣＫＥ及びオンダイターミネーション信号ＯＤＴの流れが示されている。クロック信号ＣＫの流れについては図９を用いて説明する。
【００４３】
図８に示すように、コネクタ１２１を介して入力されたチップ選択信号ＣＳ、クロックイネーブル信号ＣＫＥ及びオンダイターミネーション信号ＯＤＴは、モジュール基板１１０上の配線Ｌ１０を介してレジスタバッファ３００のコントロール入力端子３１１ｂに供給される。コントロール入力端子３１１ｂは、レジスタバッファ３００に設けられた端子群Ｇ３に含まれる。一方、レジスタバッファ３００のコントロール出力端子３２１ｂから出力されるチップ選択信号ＣＳ、クロックイネーブル信号ＣＫＥ及びオンダイターミネーション信号ＯＤＴは、配線Ｌ１１〜Ｌ１８，Ｌ２１〜Ｌ２８を介して各メモリチップ２００に供給される。
【００４４】
これらの配線Ｌ１１〜Ｌ１８，Ｌ２１〜Ｌ２８は、Ｒａｎｋごとに分離されている。具体的には、Ｒａｎｋ０に属するメモリチップのうち、メモリチップ２０１〜２０９には配線Ｌ１１，Ｌ１２が割り当てられ、メモリチップ２１９〜２２７には配線Ｌ１５，Ｌ１６が割り当てられる。したがって、これらの配線Ｌ１１，Ｌ１２，Ｌ１５，Ｌ１６は、Ｒａｎｋ０に対応したチップ選択信号ＣＳ０＃、クロックイネーブル信号ＣＫＥ０及びオンダイターミネーション信号ＯＤＴ０を伝送する。
【００４５】
Ｒａｎｋ１に属するメモリチップのうち、メモリチップ２３７〜２４５には配線Ｌ２１，Ｌ２２が割り当てられ、メモリチップ２５５〜２６３には配線Ｌ２５，Ｌ２６が割り当てられる。したがって、これらの配線Ｌ２１，Ｌ２２，Ｌ２５，Ｌ２６は、Ｒａｎｋ１に対応したチップ選択信号ＣＳ１＃及びクロックイネーブル信号ＣＫＥ１を伝送する。本実施形態では、配線Ｌ２１，Ｌ２２，Ｌ２５，Ｌ２６にオンダイターミネーション信号ＯＤＴは供給されない。
【００４６】
Ｒａｎｋ２に属するメモリチップのうち、メモリチップ２１０〜２１８には配線Ｌ１３，Ｌ１４が割り当てられ、メモリチップ２２８〜２３６には配線Ｌ１７，Ｌ１８が割り当てられる。したがって、これらの配線Ｌ１３，Ｌ１４，Ｌ１７，Ｌ１８は、Ｒａｎｋ２に対応したチップ選択信号ＣＳ２＃、クロックイネーブル信号ＣＫＥ２及びオンダイターミネーション信号ＯＤＴ１を伝送する。
【００４７】
Ｒａｎｋ３に属するメモリチップのうち、メモリチップ２４６〜２５４には配線Ｌ２３，Ｌ２４が割り当てられ、メモリチップ２６４〜２７２には配線Ｌ２７，Ｌ２８が割り当てられる。したがって、これらの配線Ｌ２３，Ｌ２４，Ｌ２７，Ｌ２８は、Ｒａｎｋ３に対応したチップ選択信号ＣＳ３＃及びクロックイネーブル信号ＣＫＥ３を伝送する。本実施形態では、配線Ｌ２３，Ｌ２４，Ｌ２７，Ｌ２８にオンダイターミネーション信号ＯＤＴは供給されない。
【００４８】
コントロール出力端子３２１ｂのうち配線Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２４に接続されるものは端子群Ｇ１に含まれており、コントロール出力端子３２１ｂのうち配線Ｌ１５〜Ｌ１８，Ｌ２５〜Ｌ２８に接続されるものは端子群Ｇ２に含まれている。これらの配線Ｌ１１〜Ｌ１８，Ｌ２１〜Ｌ２８についても、モジュール基板１１０の内部に形成された複数の配線層のいずれかを介して対応するメモリチップ２００に接続される。
【００４９】
図９は、モジュール基板１１０上におけるクロック信号ＣＫの流れを説明するための模式図である。
【００５０】
図９に示すように、コネクタ１２１を介して入力されたクロック信号ＣＫは、モジュール基板１１０上の配線Ｌ３０を介してレジスタバッファ３００のクロック入力端子３１１ａに供給される。一方、レジスタバッファ３００のクロック出力端子３２１ａから出力されるクロック信号ＣＫは、配線Ｌ３１〜Ｌ３８を介して各メモリチップ２００に供給される。
【００５１】
これら配線Ｌ３１〜Ｌ３８は、対応するメモリチップ２００の平面的な搭載エリアごとに分離されており、上述した配線Ｌ１〜Ｌ８の接続関係と一致している。これら配線Ｌ３１〜Ｌ３８のうち、配線Ｌ３１，Ｌ３３はクロック信号ＣＫ３，ＣＫ３＃を伝送するための配線であり、クロック出力端子３２１ａ３に接続されている。また、配線Ｌ３２，Ｌ３４はクロック信号ＣＫ２，ＣＫ２＃を伝送するための配線であり、クロック出力端子３２１ａ２に接続されている。配線Ｌ３５，Ｌ３７はクロック信号ＣＫ１，ＣＫ１＃を伝送するための配線であり、クロック出力端子３２１ａ１に接続されている。配線Ｌ３６，Ｌ３８はクロック信号ＣＫ０，ＣＫ０＃を伝送するための配線であり、クロック出力端子３２１ａ０に接続されている。これらの配線Ｌ３１〜Ｌ３８についても、モジュール基板１１０の内部に形成された複数の配線層のいずれかを介して対応するメモリチップ２００に接続される。
【００５２】
図１０は、モジュール基板１１０上におけるデータＤＱの流れを説明するための模式図である。図１０には、８つのメモリチップ２０３，２１２，２２１，２３０，２３９，２４８，２５７，２６６に対応する１バイト（８ビット）分のデータＤＱに関連する配線のみを抜き出して表示している。１バイト（８ビット）分のデータＤＱに対しては、２対のデータストローブ信号ＤＱＳが割り当てられる。
【００５３】
図１０に示すように、コネクタ１２２とレジスタバッファ３００のデータ入出力端子３１４及びストローブ入出力端子３１３との間は、配線Ｌ４１，Ｌ４２によって接続される。このうち、配線Ｌ４１はメモリチップ２０３，２１２，２３９，２４８に対応する４ビット分のデータＤＱ及び一対のデータストローブ信号ＤＱＳを伝送する配線である。一方、配線Ｌ４２はメモリチップ２２１，２３０，２５７，２６６に対応する４ビット分のデータＤＱ及び一対のデータストローブ信号ＤＱＳを伝送する配線である。
【００５４】
また、メモリチップ２００とレジスタバッファ３００のデータ入出力端子３２４及びストローブ入出力端子３２３との間は、配線Ｌ４３，Ｌ４４によって接続される。このうち、配線Ｌ４３はメモリチップ２０３，２１２，２３９，２４８に対応する４ビット分のデータＤＱ及び一対のデータストローブ信号ＤＱＳを伝送する配線である。一方、配線Ｌ４４はメモリチップ２２１，２３０，２５７，２６６に対応する４ビット分のデータＤＱ及び一対のデータストローブ信号ＤＱＳを伝送する配線である。
【００５５】
配線Ｌ４３は、対応するメモリチップ２０３，２３９とメモリチップ２１２，２４８との間のエリアで、メモリチップ２０３，２３９用の分岐配線Ｌ４３ａとメモリチップ２１２，２４８用の分岐配線Ｌ４３ｂに分岐される。分岐配線Ｌ４３ａは、メモリチップ２０３と２３９に挟まれた領域でさらに分岐し、それぞれメモリチップ２０３，２３９に接続される。同様に、分岐配線Ｌ４３ｂは、メモリチップ２１２と２４８に挟まれた領域でさらに分岐し、それぞれメモリチップ２１２，２４８に接続される。配線Ｌ４４についても同様に分岐することによってメモリチップ２２１，２３０，２５７，２６６に接続される。
【００５６】
図１１は、データＤＱ及びデータストローブ信号ＤＱＳに関して同じ配線に接続されるメモリチップ２００の組み合わせについて説明するための模式図である。
【００５７】
図１１に示すように、７２個のメモリチップ２０１〜２７２は４個ずつ１８グループに分類される。図１１においては、各グループにＡ〜Ｓのアルファベットが付されている。各グループを構成する４個のメモリチップは互いに異なるＲａｎｋに属しており、各Ｒａｎｋはチップ選択信号ＣＳに基づいて排他的に選択されることから、あるＲａｎｋが選択されると１８グループからそれぞれ１個のメモリチップが活性化されることになる。つまり、１回のアクセスで１８個のメモリチップ２００が同時に選択されることになる。各メモリチップ２００には４個のデータ入出力端子が設けられており、したがって、１回のアクセスで７２ビットのデータＤＱがメモリモジュール１００から出力され、又はメモリモジュール１００へ入力されることになる。
【００５８】
このように、レジスタバッファ３００に設けられたデータ入出力端子３２３は、同じメモリチップ搭載領域に搭載された異なるメモリチップの異なるデータ入出力端子にそれぞれ接続される。また、レジスタバッファ３００に設けられたデータ入出力端子３２３は、異なるメモリチップ搭載領域に搭載された対応する複数のメモリチップの対応するデータ入出力端子に共通接続される。また、レジスタバッファ３００に設けられたデータ入出力端子３１３については、コネクタ１２２の異なるデータ入出力端子にそれぞれ接続される。
【００５９】
図１２は、モジュール基板１１０に含まれる配線層を示す模式的な断面図である。
【００６０】
図１２に示すように、本実施形態ではモジュール基板１１０に１４層の配線層Ｌａｙｅｒ１〜Ｌａｙｅｒ１４が含まれている。配線層Ｌａｙｅｒ１はメモリチップ２０１〜２３６側に位置し、配線層Ｌａｙｅｒ１４はメモリチップ２３７〜２７２側に位置する。
【００６１】
図１２に示す断面では、コマンドアドレス信号ＣＡを伝送する配線（Ｌ１〜Ｌ８）が配線層Ｌａｙｅｒ１，５，７，８，１０，１１，１３，１４に形成され、クロック信号ＣＫを伝送する配線（Ｌ３１〜Ｌ３８）が配線層Ｌａｙｅｒ４に形成され、データＤＱを伝送する配線（Ｌ４１〜Ｌ４４）が配線層Ｌａｙｅｒ１，２，４，１１，１３，１４に形成されている。図１２に示す断面には表示されていないが、クロック信号ＣＫを伝送する配線は配線層Ｌａｙｅｒ１，１３，１４にも形成される。図１２において「Ｐｒｅ」と表示されている信号はレジスタバッファ３００に入力される信号を意味し、「Ｐｏｓｔ」と表示されている信号はレジスタバッファ３００から出力された信号を意味する。
【００６２】
また、配線層Ｌａｙｅｒ３，１２には大面積のＶＳＳ配線が形成され、配線層Ｌａｙｅｒ６，９には大面積のＶＤＤ配線が形成されている。ＶＳＳ配線はメモリチップ２００及びレジスタバッファ３００に接地電位を供給するための配線であり、ＶＤＤ配線はメモリチップ２００及びレジスタバッファ３００に電源電位を供給するための配線である。
【００６３】
図１３は、図１に示したエリア１００Ａ内の配線Ｌ１〜Ｌ８のうち、半分のコマンドアドレス信号ＣＡに対応する部分をより詳細に説明するための模式図である。
【００６４】
既に説明したとおり、コマンドアドレス信号ＣＡは合計２２ビットの信号であり、図１３にはこのうち半分の１１ビットの信号を伝送するための配線が示されている。ここで、２２ビットのコマンドアドレス信号ＣＡをＣＡ１〜ＣＡ２２と表記した場合、図１３にはコマンドアドレス信号ＣＡ１〜ＣＡ１１を伝送するための配線が示されている。本発明においては、コマンドアドレス信号ＣＡ１〜ＣＡ１１を出力するコマンドアドレス出力端子３２２を「第１のグループ」と呼ぶことがある。同様に、メモリチップ２００に設けられたコマンドアドレス入力端子のうち、コマンドアドレス信号ＣＡ１〜ＣＡ１１を入力するための端子を「第１のグループ」と呼ぶことがある。
【００６５】
図１３において実線で示されている配線は、配線層Ｌａｙｅｒ５に形成された配線Ｌ１〜Ｌ８を意味し、破線で示されている配線は、配線層Ｌａｙｅｒ７に形成された配線Ｌ１〜Ｌ８を意味する。図１３に示すように、配線層Ｌａｙｅｒ５に形成された配線Ｌ１〜Ｌ８はＲａｎｋ０，１に属するメモリチップに接続され、配線層Ｌａｙｅｒ７に形成された配線Ｌ１〜Ｌ８はＲａｎｋ２，３に属するメモリチップに接続される。
【００６６】
より具体的に説明すると、レジスタバッファ３００の端子群Ｇ１に設けられたコマンドアドレス出力端子３２２から出力されるコマンドアドレス信号ＣＡ１〜ＣＡ１１は、実線で示すように、配線ｐ０、配線Ｌ１，Ｌ２、配線ｐ１１，ｐ２１を介して、メモリチップ搭載領域Ａ１に搭載されたＲａｎｋ０に属するメモリチップ２０１〜２０９（図１３にはメモリチップ２０５，２０６のみを図示）に供給されるとともに、配線ｐ１２，ｐ２２を介して、メモリチップ搭載領域Ａ２に搭載されたＲａｎｋ１に属するメモリチップ２３７〜２４５（図１３にはメモリチップ２４１，２４２のみを図示）に供給される。さらに、破線で示すように、配線ｐ０、配線Ｌ３，Ｌ４、配線ｐ１３，ｐ２３を介して、メモリチップ搭載領域Ａ３に搭載されたＲａｎｋ２に属するメモリチップ２１０〜２１８（図１３にはメモリチップ２１４，２１５のみを図示）に供給されるとともに、配線ｐ１４，ｐ２４を介して、メモリチップ搭載領域Ａ４に搭載されたＲａｎｋ３に属するメモリチップ２４６〜２５４（図１３にはメモリチップ２５０，２５１のみを図示）に供給される。
【００６７】
一方、レジスタバッファ３００の端子群Ｇ２に設けられたコマンドアドレス出力端子３２２から出力されるコマンドアドレス信号ＣＡ１〜ＣＡ１１は、実線で示すように、配線ｐ２、配線Ｌ５，Ｌ６、配線ｐ１５，ｐ２５を介して、メモリチップ搭載領域Ａ５に搭載されたＲａｎｋ０に属するメモリチップ２１９〜２２７（図１３にはメモリチップ２２３，２２４のみを図示）に供給されるとともに、配線ｐ１６，ｐ２６を介して、メモリチップ搭載領域Ａ６に搭載されたＲａｎｋ１に属するメモリチップ２５５〜２６３（図１３にはメモリチップ２５９，２６０のみを図示）に供給される。さらに、破線で示すように、配線ｐ１、配線Ｌ７，Ｌ８、配線ｐ１７，ｐ２７を介して、メモリチップ搭載領域Ａ７に搭載されたＲａｎｋ２に属するメモリチップ２２８〜２３６（図１３にはメモリチップ２３２，２３３のみを図示）に供給されるとともに、配線ｐ１８，ｐ２８を介して、メモリチップ搭載領域Ａ８に搭載されたＲａｎｋ３に属するメモリチップ２６４〜２７２（図１３にはメモリチップ２６８，２６９のみを図示）に供給される。
【００６８】
図１３に示すように、配線Ｌ１は、コマンドアドレス出力端子３２２からメモリチップ搭載領域Ａ３側へ導出された後に折り曲げられ、メモリチップ搭載領域Ａ１の左側部分Ａ１Ｌへと延びる形状を有している。逆に、配線Ｌ３は、コマンドアドレス出力端子３２２からメモリチップ搭載領域Ａ１側へ導出された後に折り曲げられ、メモリチップ搭載領域Ａ３の左側部分Ａ３Ｌへと延びる形状を有している。配線Ｌ５，Ｌ７についても同様の形状を有している。これに対し、配線Ｌ２，Ｌ４，Ｌ６，Ｌ８についてはそのような折り曲げ形状は有していない。これは、レジスタバッファ３００上におけるコマンドアドレス出力端子３２２のレイアウトが主にＸ方向に配列されたレイアウトを有しているのに対し、メモリチップ２００上におけるコマンドアドレス入力端子のレイアウトが主にＹ方向に配列されたレイアウトを有しているためである。
【００６９】
図１４はチップ上における端子の主な配列を説明するための図であり、（ａ）はレジスタバッファ３００上におけるコマンドアドレス出力端子の配列を模式的に示し、（ｂ）はＲａｎｋ０，１に属するメモリチップ２００上におけるコマンドアドレス入力端子の配列を模式的に示し、（ｃ）はＲａｎｋ２，３に属するメモリチップ２００上におけるコマンドアドレス入力端子の配列を模式的に示している。図１４（ａ）〜（ｃ）のいずれも模式的な図であり、実際の端子の配列とは相違している。実際の端子の配列については後述する。
【００７０】
図１４（ａ）に示すように、２２ビットのコマンドアドレス信号ＣＡ１〜ＣＡ２２を出力する端子をそれぞれＶ１〜Ｖ２２とすると、レジスタバッファ３００上においてはこれら端子Ｖ１〜Ｖ２２がＸ方向に配列される。これに対し、図１４（ｂ），（ｃ）に示すように、２２ビットのコマンドアドレス信号ＣＡ１〜ＣＡ２２が入力される端子をそれぞれＶ１〜Ｖ２２とすると、メモリチップ２００上においてはこれら端子Ｖ１〜Ｖ２２がＹ方向に配列される。
【００７１】
このため、１層の配線層のみを用いてメモリチップ２００にコマンドアドレス信号ＣＡ１〜ＣＡ２２を供給しようとすると、例えば、図１５に示すように、コマンドアドレス出力端子３２２から配線ｐ０、配線Ｌ０ａを経由した後、配線Ｌ１，Ｌ２に分岐させるとともに、配線Ｌ０ｂを経由した後、配線Ｌ３，Ｌ４に分岐させるといったレイアウトを採ることになる。この場合、配線密度が高くなり線間容量が増大するばかりでなく、配線の途中に出現する分岐点がスタブとして働くことから信号品質を劣化させるおそれがある。
【００７２】
このような問題を解消すべく、本実施形態においては２層の配線層Ｌａｙｅｒ５，７を用いてコマンドアドレス信号ＣＡ１〜ＣＡ１１の伝送を行うとともに、配線Ｌ１，Ｌ３，Ｌ５，Ｌ７を折り曲げるレイアウトを採用している。さらに、図１４（ｂ），（ｃ）に示すように、Ｒａｎｋ０，１とＲａｎｋ２，３とで端子Ｖ１〜Ｖ２２の配列順序を逆にしている。その結果、配線Ｌ１〜Ｌ８を一筆書きとすることができ、スタブが生じないことから信号品質の劣化が防止される。
【００７３】
図１６は、図１３に示したエリア１００Ｂにおける各配線の接続関係を説明するための断面図である。
【００７４】
図１６に示すように、モジュール基板１１０には複数の配線層を貫通する複数のコンタクトプラグ１３１〜１３５が設けられている。このうち、コンタクトプラグ１３１は、配線層Ｌａｙｅｒ１に設けられた配線ｐ０を介してレジスタバッファ３００のコマンドアドレス出力端子３２２に接続されている。モジュール基板１１０に設けられたコンタクトプラグは少なくとも第１〜第４のグループに分類される。コンタクトプラグ１３１については第１のグループに属し、コンタクトプラグ１３２〜１３５については第３のグループに属する。
【００７５】
コンタクトプラグ１３２は、配線層Ｌａｙｅｒ１に設けられた配線ｐ１１を介してメモリチップ２０５のコマンドアドレス入力端子２９１に接続されるとともに、配線層Ｌａｙｅｒ１４に設けられた配線ｐ１２を介してメモリチップ２４１のコマンドアドレス入力端子２９１に接続される。コンタクトプラグ１３３は、配線層Ｌａｙｅｒ１に設けられた配線ｐ１３を介してメモリチップ２１４のコマンドアドレス入力端子２９１に接続されるとともに、配線層Ｌａｙｅｒ１４に設けられた配線ｐ１４を介してメモリチップ２５０のコマンドアドレス入力端子２９１に接続される。
【００７６】
コンタクトプラグ１３４は、配線層Ｌａｙｅｒ１に設けられた配線ｐ２１を介してメモリチップ２０６のコマンドアドレス入力端子２９１に接続されるとともに、配線層Ｌａｙｅｒ１４に設けられた配線ｐ２２を介してメモリチップ２４２のコマンドアドレス入力端子２９１に接続される。コンタクトプラグ１３５は、配線層Ｌａｙｅｒ１に設けられた配線ｐ２３を介してメモリチップ２１５のコマンドアドレス入力端子２９１に接続されるとともに、配線層Ｌａｙｅｒ１４に設けられた配線ｐ２４を介してメモリチップ２５１のコマンドアドレス入力端子２９１に接続される。
【００７７】
図１３に示すように、コンタクトプラグ１３１は、配線層Ｌａｙｅｒ５に設けられた配線Ｌ１，Ｌ２を介してコンタクトプラグ１３２，１３４に接続されている。また、コンタクトプラグ１３１は、配線層Ｌａｙｅｒ７に設けられた配線Ｌ３，Ｌ４を介してコンタクトプラグ１３３，１３５に接続されている。これにより、レジスタバッファ３００のコマンドアドレス出力端子３２２は、各メモリチップ２００のコマンドアドレス入力端子２９１に接続され、コマンドアドレス信号ＣＡ１〜ＣＡ１１が各メモリチップ２００に共通に供給されることになる。
【００７８】
このように、本実施形態では配線Ｌ１〜Ｌ８はコンタクトプラグを起点として分岐される。図１６に示す例では、配線Ｌ１〜Ｌ４への４分岐が全てコンタクトプラグ１３１にて行われる。これにより、分岐に起因する信号品質の劣化が最小限に抑えられる。
【００７９】
図１７は、図１に示したエリア１００Ａ内の配線Ｌ１〜Ｌ８のうち、残り半分のコマンドアドレス信号ＣＡに対応する部分をより詳細に説明するための模式図である。図１７には、２２ビットのコマンドアドレス信号ＣＡ１〜ＣＡ２２のうち、コマンドアドレス信号ＣＡ１２〜ＣＡ２２を伝送するための配線が示されている。本発明においては、コマンドアドレス信号ＣＡ１２〜ＣＡ２２を出力するコマンドアドレス出力端子３２２を「第２のグループ」と呼ぶことがある。同様に、メモリチップ２００に設けられたコマンドアドレス入力端子のうち、コマンドアドレス信号ＣＡ１２〜ＣＡ２２を入力するための端子を「第２のグループ」と呼ぶことがある。
【００８０】
図１７において実線で示されている配線は、配線層Ｌａｙｅｒ８に形成された配線Ｌ１〜Ｌ８を意味し、破線で示されている配線は、配線層Ｌａｙｅｒ１０に形成された配線Ｌ１〜Ｌ８を意味する。図１３に示したコマンドアドレス信号ＣＡ１〜ＣＡ１１と同様、配線層Ｌａｙｅｒ８に形成された配線Ｌ１〜Ｌ８はＲａｎｋ０，１に属するメモリチップに接続され、配線層Ｌａｙｅｒ７に形成された配線Ｌ１〜Ｌ８はＲａｎｋ２，３に属するメモリチップに接続される。各配線の接続関係や配線の引き回し方法は、図１３に示したコマンドアドレス信号ＣＡ１〜ＣＡ１１と同様であることから重複する説明は省略する。
【００８１】
図１８は、図１７に示したエリア１００Ｃにおける各配線の接続関係を説明するための断面図である。
【００８２】
図１８に示すように、モジュール基板１１０には複数のコンタクトプラグ１４１〜１４５がさらに設けられている。このうち、コンタクトプラグ１４１は、配線層Ｌａｙｅｒ１に設けられた配線ｐ２を介してレジスタバッファ３００のコマンドアドレス出力端子３２２に接続されている。コンタクトプラグ１４１については第２のグループに属し、コンタクトプラグ１４２〜１４５については第４のグループに属する。
【００８３】
コンタクトプラグ１４２は、配線層Ｌａｙｅｒ１に設けられた配線ｐ３１を介してメモリチップ２０５のコマンドアドレス入力端子２９１に接続されるとともに、配線層Ｌａｙｅｒ１４に設けられた配線ｐ３２を介してメモリチップ２４１のコマンドアドレス入力端子２９１に接続される。コンタクトプラグ１４３は、配線層Ｌａｙｅｒ１に設けられた配線ｐ３３を介してメモリチップ２１４のコマンドアドレス入力端子２９１に接続されるとともに、配線層Ｌａｙｅｒ１４に設けられた配線ｐ３４を介してメモリチップ２５０のコマンドアドレス入力端子２９１に接続される。
【００８４】
コンタクトプラグ１４４は、配線層Ｌａｙｅｒ１に設けられた配線ｐ４１を介してメモリチップ２０６のコマンドアドレス入力端子２９１に接続されるとともに、配線層Ｌａｙｅｒ１４に設けられた配線ｐ４２を介してメモリチップ２４２のコマンドアドレス入力端子２９１に接続される。コンタクトプラグ１４５は、配線層Ｌａｙｅｒ１に設けられた配線ｐ４３を介してメモリチップ２１５のコマンドアドレス入力端子２９１に接続されるとともに、配線層Ｌａｙｅｒ１４に設けられた配線ｐ４４を介してメモリチップ２５１のコマンドアドレス入力端子２９１に接続される。
【００８５】
図１８に示すように、コンタクトプラグ１４１は、配線層Ｌａｙｅｒ８に設けられた配線Ｌ１，Ｌ２を介してコンタクトプラグ１４２，１４４に接続されている。また、コンタクトプラグ１４１は、配線層Ｌａｙｅｒ１０に設けられた配線Ｌ３，Ｌ４を介してコンタクトプラグ１４３，１４５に接続されている。これにより、レジスタバッファ３００のコマンドアドレス出力端子３２２は、各メモリチップ２００のコマンドアドレス入力端子２９１に接続され、コマンドアドレス信号ＣＡ１２〜ＣＡ２２が各メモリチップ２００に共通に供給されることになる。
【００８６】
このように本実施形態では、コマンドアドレス出力端子３２２の第１のグループから出力されたコマンドアドレス信号ＣＡ１〜ＣＡ１１は、配線層Ｌａｙｅｒ５又はＬａｙｅｒ８を介してメモリチップ２００に供給される一方、コマンドアドレス出力端子３２２の第２のグループから出力されたコマンドアドレス信号ＣＡ１２〜ＣＡ２２は、配線層Ｌａｙｅｒ８又はＬａｙｅｒ１０を介してメモリチップ２００に供給される。このように、１つのレジスタバッファ３００から１つのメモリチップ２００に供給するコマンドアドレス信号ＣＡ１〜２２を２層の配線層を用いて伝送していることから、各配線層における配線密度が低下し、線間容量を減少させることが可能となる。また、配線の自由度も向上するため、設計コストを低減させることも可能となる。
【００８７】
図１９は、レジスタバッファ３００に設けられた端子群Ｇ１のレイアウトをより詳細に示す図である。
【００８８】
図１９に示すように、レジスタバッファ３００に設けられた端子群Ｇ１は、Ｘ方向の座標Ｘ０〜Ｘ１９及びＹ方向の座標Ｙ０〜Ｙ１１の各交点に配置された複数の端子を含んでいる。但し、座標Ｘ２〜Ｘ１７及びＹ方向の座標Ｙ４〜Ｙ８の各交点には端子が配置されていない。図１９において丸印で示されているのが端子であり、このうちハッチングが付されているものがコマンドアドレス出力端子３２２である。そして、コマンドアドレス出力端子３２２から斜め方向に引き出されている要素は、配線層Ｌａｙｅｒ１に形成された配線ｐ０，ｐ２（図１６及び図１８参照）である。また、配線ｐ０，ｐ２に接続され二重丸で表示された要素は、モジュール基板１１０を貫通して設けられたコンタクトプラグ１３１，１４１（図１６及び図１８参照）である。このように、レジスタバッファ３００に設けられたコマンドアドレス出力端子３２２は、ごく近傍に配置されたコンタクトプラグ１３１，１４１に接続されるため、配線ｐ０，ｐ２の電気長はきわめて短く、信号特性にほとんど影響を与えない。
【００８９】
図１９に示すように、コマンドアドレス出力端子３２２は、Ｙ方向の座標Ｙ２，Ｙ３，Ｙ９，１０においてＸ方向に配列されている。例えば、アドレス信号Ａ１４，Ａ８，Ａ１１を出力する端子は座標Ｙ９においてＸ方向に配列され、アドレス信号Ａ７，Ａ１３，Ａ５を出力する端子は座標Ｙ３においてＸ方向に配列されている。このうち、アドレス信号Ａ１４，Ａ７を出力する端子のＸ座標はいずれも座標Ｘ５であり、アドレス信号Ａ８，Ａ１３を出力する端子のＸ座標はいずれも座標Ｘ６であり、アドレス信号Ａ１１，Ａ５を出力する端子のＸ座標はいずれも座標Ｘ７である。
【００９０】
図２０は、配線層Ｌａｙｅｒ７，１０に形成される配線Ｌ３，Ｌ４とコマンドアドレス出力端子３２２との接続関係を説明するための略平面図である。
【００９１】
図２０に示すように、レジスタバッファ３００の直下においては、配線層Ｌａｙｅｒ７，１０に形成された配線Ｌ３，Ｌ４はＹ方向に延在して設けられる。図２０において、実線で示されているのが配線層Ｌａｙｅｒ７に形成された配線Ｌ３，Ｌ４であり、破線で示されているのが配線層Ｌａｙｅｒ１０に形成された配線Ｌ３，Ｌ４である。図２０に示す例では、座標Ｙ９に配列されたアドレス信号Ａ１４，Ａ８，Ａ１１を出力する端子は、配線層Ｌａｙｅｒ７に形成された配線Ｌ３，Ｌ４（実線）に接続されている。一方、座標Ｙ３に配列されたアドレス信号Ａ７，Ａ１３，Ａ５を出力する端子は、配線層Ｌａｙｅｒ１０に形成された配線Ｌ３，Ｌ４（破線）に接続されている。このため、アドレス信号Ａ１４，Ａ８，Ａ１１を出力する端子それぞれのＸ座標と、アドレス信号Ａ７，Ａ１３，Ａ５を出力する端子それぞれのＸ座標とが互いに一致している（Ｘ５，Ｘ６，Ｘ７）にも関わらず、配線Ｌ３，Ｌ４のＸ方向における配線ピッチをコマンドアドレス出力端子３２２のＸ方向における配列ピッチと同等とすることが可能となる。これにより、これらの配線を一つの配線層に形成した場合と比べて線間容量を低減させることが可能となる。
【００９２】
図２１は、メモリチップ２００に設けられたコマンドアドレス入力端子２９１のレイアウトを詳細に示す図であり、図２２に示すエリア２００Ａの拡大図である。図２１及び図２２において、２００ｆと表記しているのはモジュール基板１１０の表面側に実装されたメモリチップ２００を示し、２００ｂと表記しているのはモジュール基板１１０の裏面側に実装されたメモリチップ２００を示す。また、図２２において各メモリチップ２００ｆ，２００ｂに付されている三角のマークは、それぞれメモリチップ２００ｆ，２００ｂの同じ角部を意味する。したがって、メモリチップ２００ｆとメモリチップ２００ｂは互いに裏返しの状態でモジュール基板１１０に実装されていることになる。
【００９３】
図２１に示すように、メモリチップ２００に設けられたコマンドアドレス入力端子２９１は、Ｘ方向の座標Ｘ２１〜Ｘ２４及びＹ方向の座標Ｙ２０〜Ｙ２７の各交点に配置された複数の端子を含んでいる。図２１において丸印で示されているのが端子であり、このうちハッチングが付されているものがコマンドアドレス入力端子２９１である。図２１においては、モジュール基板１１０の表裏に配置された一対のメモリチップ２００を表示している。これら一対のメモリチップ２００における端子の平面的な位置、つまりＸ座標及びＹ座標は互いに一致しているが、図２１においては、図面の見やすさを考慮してモジュール基板１１０の表裏に位置する端子の平面的な位置をずらして表示している。
【００９４】
コマンドアドレス入力端子２９１から実線で引き出されている要素は、配線層Ｌａｙｅｒ１に形成された配線ｐ１３，ｐ３３等（図１６及び図１８参照）である。また、コマンドアドレス入力端子２９１から破線で引き出されている要素は、配線層Ｌａｙｅｒ１４に形成された配線ｐ１４，ｐ３４等（図１６及び図１８参照）である。さらに、これらの配線ｐ１３，ｐ１４，ｐ３３，ｐ３４等に接続され二重丸で表示された要素は、モジュール基板１１０を貫通して設けられたコンタクトプラグ１３３，１４３等（図１６及び図１８参照）である。図２１に示すように、座標Ｘ２２と座標Ｘ２３との間隔は他よりも広く、このスペースに多くのコンタクトプラグ１３３，１４３等が配置される。図２１に示すように、複数のコンタクトプラグ１３３及び複数のコンタクトプラグ１４３はいずれもＹ方向に配列されており、互いにＸ方向に隣接している。また、複数のコンタクトプラグ１３３のそれぞれのＹ座標は、複数のコンタクトプラグ１４３のそれぞれのＹ座標とずれており、これによってコンタクトプラグ間の干渉が防止されている。このように、メモリチップ２００に設けられたコマンドアドレス入力端子２９１についても、ごく近傍に配置されたコンタクトプラグ１３３，１４３に接続されるため、配線ｐ１３等の電気長はきわめて短く、信号特性にほとんど影響を与えない。
【００９５】
ここで、モジュール基板１１０の表面側に搭載されたメモリチップを２００ｆとし、モジュール基板１１０の裏面側に搭載されたメモリチップを２００ｂとした場合、図２１に示すように、メモリチップ２００ｆにおいて座標Ｘ２２に配列されたコマンドアドレス入力端子２９１（ＲＡＳ＃〜Ａ１３）と同じ端子は、メモリチップ２００ｂでは座標Ｘ２３に配列されている。同様に、メモリチップ２００ｆにおいて座標Ｘ２３に配列されたコマンドアドレス入力端子２９１（Ａ１０〜Ａ１４）と同じ端子は、メモリチップ２００ｂでは座標Ｘ２２に配列されている。メモリチップ２００ｆとメモリチップ２００ｂは互いに裏返しの状態でモジュール基板１１０に実装されているため、上述した各端子の配列はメモリチップ２００ｆとメモリチップ２００ｂとで一致していることを意味する。
【００９６】
これに対し、メモリチップ２００ｆにおいて座標Ｘ２１に配列されたコマンドアドレス入力端子２９１（ＢＡ０〜Ａ７）と同じ端子は、メモリチップ２００ｂにおいても座標Ｘ２１に配列されている。同様に、メモリチップ２００ｆにおいて座標Ｘ２４に配列されたコマンドアドレス入力端子２９１（ＢＡ１〜Ａ８）と同じ端子は、メモリチップ２００ｂにおいても座標Ｘ２４に配列されている。このことは、上述した各端子の配列に関し、メモリチップ２００ｆとメモリチップ２００ｂとの間でミラーリングされていることを意味する。図２３に示す表は、ミラーリングされた端子の対応関係を示している。
【００９７】
但し、完全にミラーリングされているわけではなく、図２１に示すようにこれら端子のＹ座標を１ピッチずらして配置されている。具体的には、メモリチップ２００ｆにおいて座標Ｘ２１に配列されたコマンドアドレス入力端子２９１（ＢＡ０〜Ａ７）は、座標Ｙ２４〜Ｙ２１に配置されているのに対し、メモリチップ２００ｂにおけるこれらの端子は座標Ｙ２３〜Ｙ２０に配置されている。同様に、メモリチップ２００ｆにおいて座標Ｘ２４に配列されたコマンドアドレス入力端子２９１（ＢＡ１〜Ａ８）は、座標Ｙ２３〜Ｙ２０に配置されているのに対し、メモリチップ２００ｂにおけるこれらの端子は座標Ｙ２４〜Ｙ２１に配置されている。これにより、配線ｐ１１等のレイアウト自由度が高められている。
【００９８】
図２４は、配線層Ｌａｙｅｒ７，１０に形成される配線Ｌ３，Ｌ４とコマンドアドレス入力端子２９１との接続関係を説明するための略平面図である。
【００９９】
図２４に示すように、メモリチップ２００の直下においては、配線層Ｌａｙｅｒ７，１０に形成された配線Ｌ３，Ｌ４はＸ方向に延在して設けられる。図２４において、実線で示されているのが配線層Ｌａｙｅｒ７に形成された配線Ｌ３，Ｌ４であり、破線で示されているのが配線層Ｌａｙｅｒ１０に形成された配線Ｌ３，Ｌ４である。このように、２層の配線層を用いていることから、配線Ｌ３，Ｌ４のＹ方向における配線ピッチをコマンドアドレス入力端子２９１のＹ方向における配列ピッチと同等とすることが可能となる。これにより、これらの配線を一つの配線層に形成した場合と比べて線間容量を低減させることが可能となる。
【０１００】
図２５は、メモリチップ２００に設けられたデータ入出力端子２９２のレイアウトを詳細に示す図であり、図２６に示すエリア２００Ｂの拡大図である。図２６において各メモリチップ２００ｆ，２００ｂに付されている三角のマークの意味は上述の通りである。したがって、Ｒａｎｋ０に属するメモリチップ２００とＲａｎｋ２に属するメモリチップ２００は互いに向きが１８０°異なっている。同様に、Ｒａｎｋ１に属するメモリチップ２００とＲａｎｋ３に属するメモリチップ２００は互いに向きが１８０°異なっている。
【０１０１】
図２５に示すように、メモリチップ２００に設けられたデータ入出力端子２９２は、Ｘ方向の座標Ｘ２１〜Ｘ２４及びＹ方向の座標Ｙ３０〜Ｙ３７の各交点に配置された複数の端子を含んでいる。図２５において丸印で示されているのが端子であり、このうちハッチングが付されているものがデータ入出力端子２９２である。
【０１０２】
データ入出力端子２９２から実線で引き出されている要素ｐａは、配線層Ｌａｙｅｒ１に形成されたデータ配線である。また、データ入出力端子２９２から破線で引き出されている要素ｐｂは、配線層Ｌａｙｅｒ１４に形成されたデータ配線である。さらに、これらのデータ配線に接続され二重丸で表示された要素は、モジュール基板１１０を貫通して設けられたコンタクトプラグ１５１である。図２５に示すように、座標Ｘ２２と座標Ｘ２３との間のスペースにデータストローブ信号ＤＱＳ，ＤＱＳ＃用のコンタクトプラグが配置され、座標Ｘ２３と座標Ｘ２４にデータＤＱ０，ＤＱ２用のコンタクトプラグが配置され、座標Ｘ２１と座標Ｘ２２にデータＤＱ１，ＤＱ３用のコンタクトプラグが配置される。
【０１０３】
また、座標Ｙ３３と座標Ｙ３４との間、つまりＲａｎｋ０，１に属するメモリチップ２００とＲａｎｋ２，３に属するメモリチップ２００との間のスペースにもコンタクトプラグ１５２が設けられている。コンタクトプラグ１５１とコンタクトプラグ１５２とを接続するデータ配線は、図１０に示した分岐配線Ｌ４３ａ，Ｌ４３ｂに相当する。
【０１０４】
ここで、Ｒａｎｋ０〜Ｒａｎｋ３に属するメモリチップをそれぞれ「メモリチップＲ０〜Ｒ３」とし、データＤＱ０〜ＤＱ３用のデータ入出力端子２９２をそれぞれ「端子ＤＱ０〜ＤＱ３」とした場合、図２５に示すように、メモリチップＲ０の端子ＤＱ０は座標Ｘ２３と座標Ｙ３５の交点に配置され、メモリチップＲ１の端子ＤＱ０は座標Ｘ２４と座標Ｙ３６の交点に配置されている。つまり、平面的にみて異なる位置に配置されているものの、そのずれはＸ方向及びＹ方向に１ピッチのみである。また、メモリチップＲ０の端子ＤＱ１は座標Ｘ２２と座標Ｙ３６の交点に配置され、メモリチップＲ１の端子ＤＱ１は座標Ｘ２２と座標Ｙ３５の交点に配置されている。つまり、平面的にみて異なる位置に配置されているものの、そのずれはＹ方向に１ピッチのみである。メモリチップＲ０の端子ＤＱ２は座標Ｘ２４と座標Ｙ３６の交点に配置され、メモリチップＲ１の端子ＤＱ１は座標Ｘ２３と座標Ｙ３６の交点に配置されている。つまり、平面的にみて異なる位置に配置されているものの、そのずれはＸ方向に１ピッチのみである。メモリチップＲ０，Ｒ１の端子ＤＱ３はいずれも座標Ｘ２１と座標Ｙ３６の交点に配置されており、平面的にみて同じ位置に配置されている。
【０１０５】
メモリチップＲ２とメモリチップＲ３における端子ＤＱ０〜ＤＱ３のレイアウトは、メモリチップＲ０とメモリチップＲ１における端子ＤＱ０〜ＤＱ３のレイアウトと同様である。このことは、上述した各端子ＤＱ０〜ＤＱ３の配列に関し、メモリチップＲ０とメモリチップＲ１との間でミラーリングされ、メモリチップＲ２とメモリチップＲ３との間でミラーリングされていることを意味する。図２７に示す表は、ミラーリングされた端子ＤＱ０〜ＤＱ３の対応関係を示している。
【０１０６】
但し、完全にミラーリングされているわけではなく、上述したように、端子ＤＱ０に関してはＸ方向及びＹ方向に１ピッチずらして配置され、端子ＤＱ１に関してはＹ方向に１ピッチずらして配置され、端子ＤＱ２に関してはＸ方向に１ピッチずらして配置されている。端子ＤＱ３については平面的な位置が一致している。また、メモリチップＲ０とメモリチップＲ２に設けられた端子ＤＱ０〜ＤＱ３，ＤＱＳ，ＤＱＳ＃に関してはＹ方向にミラーリングされており、同様に、メモリチップＲ１とメモリチップＲ３に設けられた端子ＤＱ０〜ＤＱ３，ＤＱＳ，ＤＱＳ＃に関してもＹ方向にミラーリングされている。これにより、メモリチップＲ０〜Ｒ３間におけるデータＤＱ０〜ＤＱ３及びストローブ信号ＤＱＳ，ＤＱＳ＃の伝送条件がほぼ均等とすることができる。
【０１０７】
図２８は、第１の変形例によるコマンドアドレス信号ＣＡの流れを説明するための模式図である。
【０１０８】
図２８に示す例では、コマンドアドレス出力端子３２２のうち配線Ｌ１，Ｌ３，Ｌ５，Ｌ７に接続されるものは端子群Ｇ１に含まれており、コマンドアドレス出力端子３２２のうち配線Ｌ２，Ｌ４，Ｌ６，Ｌ８に接続されるものは端子群Ｇ２に含まれている。本例によれば、端子群Ｇ１から出力されるコマンドアドレス信号ＣＡは互いに負荷の等しい配線Ｌ１，Ｌ３，Ｌ５，Ｌ７に供給されることから、これら配線Ｌ１，Ｌ３，Ｌ５，Ｌ７上におけるコマンドアドレス信号ＣＡの信号品質が均一化される。同様に、端子群Ｇ２から出力されるコマンドアドレス信号ＣＡは互いに負荷の等しい配線Ｌ２，Ｌ４，Ｌ６，Ｌ８に供給されることから、これら配線Ｌ２，Ｌ４，Ｌ６，Ｌ８上におけるコマンドアドレス信号ＣＡの信号品質が均一化される。但し、本例においては、端子群Ｇ１に設けられたコマンドアドレス出力端子３２２の負荷と、端子群Ｇ２に設けられたコマンドアドレス出力端子３２２の負荷が相違することから、互いに能力の異なる出力ドライバを用いることが好ましい。これに対し、図７に示した例では、互いに同じ能力を有する出力ドライバを用いることができる。
【０１０９】
図２９は、第２の変形例によるコマンドアドレス信号ＣＡの流れを説明するための模式図である。
【０１１０】
図２９に示す例では、図７と同様、コマンドアドレス出力端子３２２のうち配線Ｌ１〜Ｌ４に接続されるものは端子群Ｇ１に含まれており、コマンドアドレス出力端子３２２のうち配線Ｌ５〜Ｌ８に接続されるものは端子群Ｇ２に含まれている。しかしながら、図７に示した例とは異なり、端子群Ｇ１のエリア内でまず２分岐した後、平面的に見てレジスタバッファ３００と重ならないエリアでさらに２分岐することによって配線Ｌ１〜Ｌ４に接続される。配線Ｌ５〜Ｌ８への分岐についても同様である。これらの分岐についても同じコンタクトプラグ内で行われる。本例によれば、レジスタバッファ３００と重なるエリアにおけるモジュール基板１１０上の配線密度を図７の例に比べて１／２に低減させることが可能となる。
【０１１１】
図３０は、第３の変形例によるコマンドアドレス信号ＣＡの流れを説明するための模式図である。
【０１１２】
図３０に示す例では、図７と同様、コマンドアドレス出力端子３２２のうち配線Ｌ１〜Ｌ４に接続されるものは端子群Ｇ１に含まれており、コマンドアドレス出力端子３２２のうち配線Ｌ５〜Ｌ８に接続されるものは端子群Ｇ２に含まれている。しかしながら、図７に示した例とは異なり、端子群Ｇ１のエリアから平面的に見てレジスタバッファ３００と重ならないエリアまで配線を分岐させることなく引き出した後、レジスタバッファ３００と重ならないエリアにて配線Ｌ１〜Ｌ４に分岐する。配線Ｌ５〜Ｌ８についても同様である。これらの分岐についても同じコンタクトプラグ内で行われる。本例によれば、分岐点を増やすことなく、レジスタバッファ３００と重なるエリアにおけるモジュール基板１１０上の配線密度を図７の例に比べて１／４に低減させることが可能となる。
【０１１３】
図３１は、第４の変形例によるコマンドアドレス信号ＣＡの流れを説明するための模式図である。
【０１１４】
図３１に示す例では、配線Ｌ１とＬ３、配線Ｌ２とＬ４、配線Ｌ５とＬ７、配線Ｌ６とＬ８がそれぞれ共通化されている。そして、端子群Ｇ１，Ｇ２のエリア内でまず２分岐した後、図１１に示した各グループの近傍において当該グループに供給するための分岐が行われる。本例によれば、配線の共通化により負荷が低減することから、コマンドアドレス出力端子３２２を駆動するための出力バッファの能力を抑えることが可能となる。また、終端抵抗器ＴＲの数を１／２に削減することも可能となる。
【０１１５】
図３２は、レジスタバッファ３００の端子群Ｇ１に設けられたコマンドアドレス出力端子３２２から各メモリチップ２００までの信号線路を模式的に示す図である。図３２に示すモデルは、図７に示した接続関係を前提としている。
【０１１６】
図３２に示すように、レジスタバッファ３００と各メモリチップ２００との間には、信号特性に実質的な影響を与える複数の信号線路が存在する。図３２においてＴＬ１と表記しているのは、レジスタバッファ３００から１番目のメモリチップ２００までの間に存在する信号線路を指す。１番目のメモリチップ２００とは、レジスタバッファ３００に最も近いグループに属するメモリチップ２００である。ＴＬ２と表記しているのは、１番目のメモリチップ２００から２番目のメモリチップ２００までの間に存在する信号線路を指す。２番目のメモリチップ２００とは、レジスタバッファ３００から２番目に近いグループに属するメモリチップ２００である。ＴＬ３〜ＴＬ５についても以下同様である。
【０１１７】
信号線路ＴＬ１〜ＴＬ５以外の配線部分は、図１６に示した配線ｐ０や配線ｐ１１などに相当し、その配線長が非常に短いことから、信号特性にほとんど影響を与えない。したがって、モジュール基板１１０の設計においては、主に信号線路ＴＬ１〜ＴＬ５の長さに着目する必要がある。
【０１１８】
図３３は、図３２に示したメモリチップ群２００Ｃを抜き出して示す図である。また、図３４は、信号線路ＴＬ１〜ＴＬ５の設計例を示す表である。
【０１１９】
まず、信号線路ＴＬ１については、レジスタバッファ３００のチップサイズの影響を受けるだけでなく、本実施形態においてはメモリチップ２００が４列に配列されていることから、必然的にその距離が長くなる。一例として、信号線路ＴＬ１の設計可能な最短距離を３５ｍｍとすると、図３４に示す設計例１，２では５０ｍｍに設計している。ここで、図３３に示すようにＸ方向に隣接するメモリチップ２００の配列ピッチをＰＬと定義し、ＰＬ＝１２．１ｍｍとすると、
ＴＬ１＝４．１３×ＰＬ
となる。
【０１２０】
また、設計例１では、信号線路ＴＬ２〜ＴＬ５の長さをいずれも２５ｍｍとし、メモリチップ間における信号線路の線路長を均一化している。設計例１における信号線路ＴＬ２〜ＴＬ５の長さを配列ピッチＰＬにて表現すると、
ＴＬ２〜ＴＬ５＝２．０７×ＰＬ
となる。
【０１２１】
一方、設計例２では、信号線路ＴＬ２の長さを信号線路ＴＬ３〜ＴＬ５に比べて長く設計している。具体的には、信号線路ＴＬ２を３０ｍｍとし、信号線路ＴＬ３〜ＴＬ５を２０ｍｍとしている。設計例２における信号線路ＴＬ２〜ＴＬ５の長さを配列ピッチＰＬにて表現すると、
ＴＬ２＝２．４８×ＰＬ
ＴＬ３〜ＴＬ５＝１．６５×ＰＬ
となる。
【０１２２】
図３５は、信号線路ＴＬ１〜ＴＬ５の長さによるコマンドアドレス信号ＣＡの信号品質をシミュレーションした結果を示す図であり、（ａ）は信号線路ＴＬ１〜ＴＬ５を全て設計可能な最短距離とした例を示し、（ｂ）は信号線路ＴＬ１〜ＴＬ５を図３４に示した設計例１とした例を示す。
【０１２３】
図３５（ａ）に示すように、信号線路ＴＬ１〜ＴＬ５を全て設計可能な最短距離とした場合、コマンドアドレス信号ＣＡの有効なウィンドウ幅は１０３０ｐｓであったのに対し、図３５（ｂ）に示すように、信号線路ＴＬ１〜ＴＬ５を設計例１とした場合、コマンドアドレス信号ＣＡの有効なウィンドウ幅は１２９０ｐｓに拡大した。図示しないが、信号線路ＴＬ１〜ＴＬ５を設計例２とした場合も設計例１と同等のウィンドウ幅が得られた。
【０１２４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１２５】
１０      マザーボード
２０      メモリスロット
３０      メモリコントローラ
１００    メモリモジュール
１１０    モジュール基板
１２０〜１２２    コネクタ
１３１〜１３５，１４１〜１４５，１５１，１５２    コンタクトプラグ
２００〜２７２    メモリチップ
２００ａ  パッケージ
２９１    コマンドアドレス入力端子
２９２    データ入出力端子
３００    レジスタバッファ
３１０    コントローラ側端子
３２０    メモリチップ側端子
３２１ａ  クロック出力端子
３２１ｂ  コントロール出力端子
３２２    コマンドアドレス出力端子
３２３    ストローブ入出力端子
３２３    データ入出力端子
３２４    データ入出力端子
Ａ１〜Ａ８      メモリチップ搭載領域
Ａ１Ｌ〜Ａ８Ｌ  メモリチップ搭載領域の左側部分
Ａ１Ｒ〜Ａ８Ｒ  メモリチップ搭載領域の右側部分
Ａ９      レジスタバッファ搭載領域
ＣＡ      コマンドアドレス信号
ＣＴＬ    コントロール信号
ＤＱ      データ
ＤＱＳ    データストローブ信号
Ｌ１〜Ｌ８    配線
Ｌａｙｅｒ１〜Ｌａｙｅｒ１４    配線層
ＴＬ１〜ＴＬ５    信号線路
ＴＲ      終端抵抗器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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