【事件の表示】
　特願２０１１−　９５２９６「電気的相互接続のためにリードフレームを用いるマルチチップモジュール（ＭＣＭ）パワー・カッド・フラット・ノーリード（ＰＱＦＮ）半導体パッケージ」拒絶査定不服審判事件〔平成２４年　７月　５日出願公開、特開２０１２−１２９４８９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯と本願発明
　本願は、平成２３年４月２１日（パリ条約による優先権主張２０１０年１２月１３日、米国、２０１１年２月２４日、米国）の出願であって、原審において平成２４年１１月１６日付けで拒絶理由が通知され、平成２５年４月１９日付けで手続補正されたが、同年５月１４日付けで拒絶査定がなされ、これに対し、同年９月１３日に拒絶査定不服の審判が請求されるとともに、同日付けで手続補正され、平成２６年１月２２日付けで当審より審尋がなされ、同年６月２７日付けで回答書が提出され、同年８月１９日付けで当審より拒絶理由が通知され、平成２７年２月２５日付けで手続補正されたものである。
　
　本願の請求項１ないし２０に係る発明は、平成２７年２月２５日付けで手続補正された特許請求の範囲の請求項１ないし２０に記載された事項により特定されるものであるところ、そのうち、特許請求の範囲の請求項１１に係る発明（以下「本願発明」という。）は、特許請求の範囲、明細書及び図面の記載からみて、その特許請求の範囲の請求項１１に記載された以下のとおりのものと認める。
　
　「リードフレームと、
　前記リードフレームに結合されたドライバ集積回路（ＩＣ）と、
　前記リードフレームに結合された複数の縦導通型パワーデバイスと、
　前記複数の縦導通型パワーデバイスの一つの上面電極及び前記リードフレームの一部分上の第１のめっき部の間に接続されている少なくとも一つのワイヤボンドとを備え、
　前記第１のめっき部は、前記リードフレームの一部分上の第２のめっき部を経て、前記複数の縦導通型パワーデバイスの別の一つの底面電極に電気的に接続され、
　前記リードフレームの前記一部分が配線装置として用いられるように、前記リードフレームの該一部分は前記第１のめっき部及び前記第２のめっき部に接続された狭窄部分を含み、前記第１のめっき部の下方の前記リードフレームの前記一部分は、ＰＱＦＮ半導体パッケージの前記底面に露出されている
ことを特徴とするパワー・カッド・フラット・ノーリード（ＰＱＦＮ）半導体パッケージ。」
　
　なお、請求項１１には、「前記ＰＱＦＮ半導体パッケージ」と記載されているが、当該「前記ＰＱＦＮ半導体パッケージ」の記載の前に、「ＰＱＦＮ半導体パッケージ」の記載はないから、「前記ＰＱＦＮ半導体パッケージ」は「ＰＱＦＮ半導体パッケージ」の明らかな誤記と認め、本願発明を上記のとおり認定した。
　
第２　引用発明及び周知技術
１　引用例及び引用発明
Ａ　当審の平成２６年８月１９日付け拒絶理由に引用された本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００９−２７０９０号公報（平成２１年２月５日公開、以下「引用例１」という。）には図面とともに以下の事項が記載されている。
　
イ．「【技術分野】
【０００１】
　本発明は、トーテムポール接続されたハイサイド側のパワー素子とローサイド側のパワー素子との間に制御ＩＣを配置した半導体装置に関し、特にパッケージ化された半導体装置に関する。
【背景技術】
【０００２】
　制御ＩＣの両サイドにＭＯＳＦＥＴなどのパワー素子を配置した半導体装置は、例えばリードフレーム上のダイパッドにマウントされ、樹脂封止後に不要となったリードがカットされて使用される（例えば、特許文献１参照。）。図４はこのような制御ＩＣの両サイドにパワー素子を配置した従来の半導体装置の回路構成を示すブロック図である。
【０００３】
　パッケージ１０１の中に、ローサイド側のｎチャネルのＭＯＳトランジスタＱ１０１およびハイサイド側のｎチャネルのＭＯＳトランジスタＱ１０２と、それらを制御する制御ＩＣ１１０が収納されている。制御ＩＣ１１０には、高圧の起動電源用のＶＨ端子パッド、制御電源用のＶｃｃ端子パッド、ＭＯＳトランジスタＱ１０１に動作信号を出力するＯＵＴ端子パッド、ＧＮＤ端子（接地端子）パッドなどが設けられている。また外部端子として、ＶＨ端子パッドと接続されるＶＨ端子、Ｖｃｃ端子パッドと接続されるＶｃｃ端子、ＧＮＤ端子パッドと接続されるＧＮＤ端子などが設けられている。
【０００４】
　起動電源用ＶＨ端子パッドは、制御ＩＣ１１０の起動時に、外部の電源から制御ＩＣ１１０へ電力を供給するための端子パッドである。
　図５は上記の従来の半導体装置の構造を示す断面図である。同図（ａ）は制御ＩＣ１１０に起動電源回路がない場合を示し、（ｂ）は制御ＩＣ１１０に起動電源回路を内蔵した場合を示している。ローサイド用ダイパッド１０４、ハイサイド用ダイパッド１０５およびＩＣ用ダイパッド１０６が設けられており、これらにＭＯＳトランジスタＱ１０１，Ｑ１０２および制御ＩＣ１１０が搭載されている。リードフレーム１０２とそれに接続された複数のリード端子１０３が設けられており、ＭＯＳトランジスタＱ１０１，Ｑ１０２および制御ＩＣ１１０との間がワイヤーにて接続されるとともに、不要になったリード端子はカットされている。
【０００５】
　同図（ｂ）において、制御ＩＣ１１０は、起動電源回路を有している。そのため、制御ＩＣ１１０の起動時には、外部から起動用の電力を供給する必要がある。１０３ａは、制御ＩＣ１１０の起動電源用のＶＨ端子パッドに接続される高電圧のリード端子である。
【特許文献１】特開２００３−２１８３０９号公報」（２〜３頁）
　
ロ．「【００１２】
　以下、本発明の実施の形態を図面を参照して説明する。
　図１は本発明の実施の形態の半導体装置の回路構成を示すブロック図である。パッケージ１の中に、ローサイド側のパワー素子であるｎチャネルのＭＯＳトランジスタＱ１およびハイサイド側のパワー素子であるｎチャネルのＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ１を制御する制御ＩＣ１０が収納されている。制御ＩＣ１０には、高圧の起動電源用のＶＨ端子パッド、制御電源用のＶｃｃ端子パッド、ＭＯＳトランジスタＱ１のゲート（Ｇ）に動作信号を出力するＯＵＴ端子パッド、ＧＮＤ端子（接地端子）パッドなどが設けられている。また外部に導出されたリード端子として、ＶＨ端子パッドならびにＭＯＳトランジスタＱ２のドレイン（Ｄ）と接続されるＤ２端子、Ｖｃｃ端子パッドと接続されるＶｃｃ端子、ＧＮＤ端子パッドと接続されるＧＮＤ端子などが設けられている。
【００１３】
　図２は上記の実施の形態の半導体装置の構造を示す断面図であり、同図（ａ）、（ｂ）に示す半導体装置はともに制御ＩＣ１０に起動電源回路を内蔵している。制御ＩＣ１０の両側にローサイド側のＭＯＳトランジスタＱ１とハイサイド側のＭＯＳトランジスタＱ２とがそれぞれ配置されている。ローサイド側のＭＯＳトランジスタＱ１とハイサイド側のＭＯＳトランジスタＱ２とはトーテムポール接続され、リードフレーム２とそれに接続された上述の複数のリード端子３が設けられており、不要になったリード端子はカットされている。また、ローサイド用ダイパッド４、ハイサイド用ダイパッド５およびＩＣ用ダイパッド６が設けられており、これらにＭＯＳトランジスタＱ１，Ｑ２および制御ＩＣ１０が搭載されている。
【００１４】
　上記のようにローサイド側のＭＯＳトランジスタＱ１とハイサイド側のＭＯＳトランジスタＱ２が直列接続された半導体装置において、それらのトランジスタＱ１，Ｑ２の接続点、つまりローサイド側のＭＯＳトランジスタＱ１のドレイン（Ｄ）とハイサイド側のＭＯＳトランジスタＱ２のソース（Ｓ）の接続点と繋がる外部端子（リード端子）から不図示のパワー素子（ＭＯＳＦＥＴなど）の制御端子に駆動信号が出力されると、パワー素子が動作する。このとき、ＭＯＳトランジスタＱ１，Ｑ２に駆動電流が流れることにより、ＭＯＳトランジスタＱ１，Ｑ２が発熱する。
【００１５】
　そこで、ＭＯＳトランジスタＱ１，Ｑ２は、放熱のバランスをとるために制御ＩＣ１０の両側に振り分けて配置され、なおかつ、トーテムポール接続されている。すなわち、ＭＯＳトランジスタＱ１を搭載するローサイド用ダイパッド４から延出するインナーリード（Ａ）は、制御ＩＣ１０を搭載するＩＣ用ダイパッド６のリード端子が導出されていない側を迂回して、ＭＯＳトランジスタＱ２を搭載するハイサイド用ダイパッド５の近傍から外部へ導出されている。そして、ＭＯＳトランジスタＱ１のドレイン（Ｄ）はローサイド用ダイパッド４に接続され、ローサイド用ダイパッド４から延出するインナーリード（Ａ）がハイサイド用ダイパッド５の近傍の（Ｂ）の部分でＭＯＳトランジスタＱ２のソース（Ｓ）とワイヤーにて接続される。これにより、ＭＯＳトランジスタＱ１，Ｑ２がトーテムポール接続される。
【００１６】
　また、ハイサイド側のＭＯＳトランジスタＱ２を搭載するハイサイド用ダイパッド５には内部配線用のワイヤーパッドエリア７が設けられ、このワイヤーパッドエリア７と制御ＩＣ１０の起動電源用パッド（ＶＨ端子パッド）１１とがワイヤー８で接続されている。
【００１７】
　制御ＩＣ１０は、上述のとおりＭＯＳトランジスタＱ１,Ｑ２の間に配置されている。制御ＩＣ１０の起動電源用パッド（ＶＨ端子パッド）１１をハイサイド用ダイパッド（ＭＯＳトランジスタＱ２のドレイン（Ｄ）が接続されるダイパッド）５から延出するワイヤーパッドエリア７へ接続するワイヤー８は、ＭＯＳトランジスタＱ１，Ｑ２を接続する内部配線（インナーリード）と立体的にかつ必要な絶縁距離を保って配置される。つまり、このワイヤー８は、ローサイド側のＭＯＳトランジスタＱ１を搭載するローサイド用ダイパッド４に接続されたインナーリード（Ａ）をまたいでいる。」（３〜４頁）
　
　上記引用例１の記載及び図面並びにこの分野における技術常識を考慮すると、上記ロ．の【００１２】における「図１は本発明の実施の形態の半導体装置の回路構成を示すブロック図である。パッケージ１の中に、ローサイド側のパワー素子であるｎチャネルのＭＯＳトランジスタＱ１およびハイサイド側のパワー素子であるｎチャネルのＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ１を制御する制御ＩＣ１０が収納されている。」との記載、同ロ．の【００１３】における「図２は上記の実施の形態の半導体装置の構造を示す断面図であり、同図（ａ）、（ｂ）に示す半導体装置はともに制御ＩＣ１０に起動電源回路を内蔵している。制御ＩＣ１０の両側にローサイド側のＭＯＳトランジスタＱ１とハイサイド側のＭＯＳトランジスタＱ２とがそれぞれ配置されている。ローサイド側のＭＯＳトランジスタＱ１とハイサイド側のＭＯＳトランジスタＱ２とはトーテムポール接続され、リードフレーム２・・・が設けられており・・・ローサイド用ダイパッド４、ハイサイド用ダイパッド５およびＩＣ用ダイパッド６が設けられており、これらにＭＯＳトランジスタＱ１，Ｑ２および制御ＩＣ１０が搭載されている。」との記載、及び図２によれば、引用例１のパーケージ（１）は、リードフレーム（２）と、ＩＣ用ダイパッド（６）に搭載された制御ＩＣ（１０）と、ローサイド用ダイパッド（４）及びハイサイド用ダイパッド（５）に搭載されたローサイド側のＭＯＳトランジスタ（Ｑ１）及びハイサイド側のＭＯＳトランジスタ（Ｑ２）とを備えている。
　また、上記ロ．の【００１５】における「ＭＯＳトランジスタＱ１のドレイン（Ｄ）はローサイド用ダイパッド４に接続され、ローサイド用ダイパッド４から延出するインナーリード（Ａ）がハイサイド用ダイパッド５の近傍の（Ｂ）の部分でＭＯＳトランジスタＱ２のソース（Ｓ）とワイヤーにて接続される。」との記載、及び図２によれば、引用例１のパーケージ（１）は、ハイサイド側のＭＯＳトランジスタ（Ｑ２）のソース（Ｓ）及びリードフレーム（２）のＢ部分上の間に接続されているワイヤーを備えている。また、Ｂ部分は、リードフレーム（２）によりローサイド用ダイパッド（４）を経て、ローサイド側のＭＯＳトランジスタ（Ｑ１）のドレイン（Ｄ）に電気的に接続されている。
　ここで、リードフレーム（２）、ＩＣ用ダイパッド（６）、ローサイド用ダイパッド（４）及びハイサイド用ダイパッド（５）のそれぞれの部分は、本来、同一のリードフレームを用いて形成されたものであるから、これらをまとめてリードフレームと称することは任意である。
　また、図２によれば、リードフレームのＢ部分及びローサイド用ダイパッド（４）は、リードフレームの配線装置として用いられるように、Ｂ部分及びローサイド用ダイパッド（４）に接続されたＡ部分を含んでいることが見て取れる。
　
　したがって、上記引用例１には以下の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
　「リードフレームと、
　前記リードフレームに搭載された制御ＩＣ（１０）と、
　前記リードフレームに搭載されたローサイド側のＭＯＳトランジスタ（Ｑ１）及びハイサイド側のＭＯＳトランジスタ（Ｑ２）と、
　前記ハイサイド側のＭＯＳトランジスタ（Ｑ２）のソース（Ｓ）及び前記リードフレームのＢ部分上の間に接続されているワイヤーとを備え、
　　前記Ｂ部分は、前記リードフレームにより前記リードフレームのローサイド用ダイパッド（４）を経て、前記ローサイド側のＭＯＳトランジスタ（Ｑ１）のドレイン（Ｄ）に電気的に接続され、
　前記リードフレームの前記Ｂ部分及びローサイド用ダイパッド（４）が配線装置として用いられるように、前記リードフレームの一部分は前記Ｂ部分及び前記ローサイド用ダイパッド（４）に接続されたＡ部分を含む、
パッケージ（１）。」
　
Ｂ　当審の平成２６年８月１９日付け拒絶理由に引用された本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００２−２１７４１６号公報（平成１４年８月２日公開、以下「引用例２」という。）には図面とともに以下の事項が記載されている。
　
ハ．「【０００１】
【発明の属する技術分野】本発明は、半導体装置技術に関し、特に、電源回路を有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】例えばパーソナルコンピュータやサーバー等に使用されているＣＰＵ（Central Processing Unit）を駆動する電源回路として用いられるＤＣ−ＤＣコンバータ回路には、低電圧、大電流駆動で、かつ、小型、低消費電力が求められている。・・・低消費電力にするためには、電源回路のスイッチング素子であるパワーＭＯＳ・ＦＥＴの寄生容量およびオン抵抗を低減させる必要がある。この電源回路の主要部は、スイッチング素子用のパワーＭＯＳ・ＦＥＴと、整流用のパワーＭＯＳ・ＦＥＴとを有している。現在、ＰＷＭ周波数は、２００ｋＨｚ〜５００ｋＨｚ程度であるため、スイッチング素子用および整流用のいずれのパワーＭＯＳ・ＦＥＴも、低オン抵抗に有利な縦型構造のパワーＭＯＳ・ＦＥＴが使用されている。」（３頁４欄）
　
Ｃ　当審の平成２６年８月１９日付け拒絶理由に引用された本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００４−３４２７３５号公報（平成１６年１２月２日公開、以下「引用例３」という。）には図面とともに以下の事項が記載されている。
　
ニ．「【０００１】
【発明の属する技術分野】
本発明は、電源回路などに用いられるスイッチング用ＩＣ（ＩｎｔｅｇｒａｌＣｉｒｃｕｉｔ）に関し、特に、ＤＣ／ＤＣコンバータによる電源生成効率の向上に適用して有効な技術に関するものである。」（３頁）
　
ホ．「【０１２６】
次に、パワーＩＣ３２のパッケージ構成について説明する。
【０１２７】
パワーＩＣ３２は、図１９に示すように、たとえば、ノンリード表面実装パッケージの１つであるＱＦＮ（Ｑｕａｄ  Ｆｌａｔ  Ｎｏｎ−ｌｅａｄｅｄ  ｐａｃｋａｇｅ）から構成されている。
【０１２８】
パワーＩＣ３２は、リードフレーム３６〜３８の中央部にそれぞれ設けられたダイパッド３６ａ，３７ａ，３８ａに半導体チップ３９〜４１がそれぞれ搭載されている。
【０１２９】
半導体チップ３９は、ドライバＩＣ３５（図１８）であり、図１９の左上方に設けられている。半導体チップ４０は、ハイサイドスイッチとして用いられるパワーＭＯＳ−ＦＥＴ３３（図１８）であり、該半導体チップ３９の右側に設けられている。
【０１３０】
半導体チップ４１は、ローサイドスイッチとして用いられるパワーＭＯＳ−ＦＥＴ３４（図１８）であり、該半導体チップ３８，３９の下方に設けられている。」（１５頁）
　
Ｄ　当審の平成２６年８月１９日付け拒絶理由に引用された本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００４−３４２７３５号公報（平成１６年１２月２日公開、以下「引用例４」という。）には図面とともに以下の事項が記載されている。
　
ヘ．「【技術分野】
【０００１】
　本発明は、半導体装置およびその製造技術に関し、特に、電源回路を有する半導体装置に適用して有効な技術に関するものである。」（６頁）
　
ト．「【００３２】
　次に、図３は図１の半導体装置２の外観を形成するパッケージＰＡの主面側の全体平面図、図４は図３のパッケージＰＡの裏面側の全体平面図、図５は図３および図４のパッケージＰＡの側面図をそれぞれ示している。なお、符号Ｘは第１方向、符号Ｙは第１方向Ｘに直交する第２方向を示している。
　　　　　　　・・・（中略）・・・
【００４３】
　このようなダイパッド７Ｄ１〜７Ｄ３、リード７Ｌおよびリード配線７ＬＢの主面において、半導体チップ４Ｄ，４ＰＨ，４ＰＬが接触される領域、ワイヤＷＡが接触される領域、金属板８Ａ，８Ｂが接触される領域（図１１のハッチングで示す部分）には、例えば銀（Ａｇ）等からなるメッキ層９が形成されている。これにより、ダイパッド７Ｄ１〜７Ｄ３およびリード配線７ＬＢでは、半導体チップ４Ｄ，４ＰＨ，４ＰＬおよび金属板８Ａ，８Ｂとダイパッド７Ｄ１〜７Ｄ３およびリード配線７ＬＢとを接続する半田の濡れ拡がりを抑制することができる。これにより、半導体チップ４Ｄ，４ＰＨ，４ＰＬおよび金属板８Ａ，８Ｂとダイパッド７Ｄ１〜７Ｄ３およびリード配線７ＬＢとの接着性を向上させることができる。」（１０〜１１頁）
　
２　周知例及び周知技術
Ｅ　当審で新たに引用する本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００７−２２７７６３号公報（平成１９年９月６日公開、以下「周知例１」という。）には図面とともに以下の事項が記載されている。
チ．「【技術分野】
【０００１】
　本発明は、半導体装置技術に関し、特に、電源回路を有する半導体装置に適用して有効な技術に関するものである。」（５〜６頁）
　
リ．「【００１９】
　（実施の形態１）
　図１は本発明の実施の形態１の半導体装置であるＭＣＭ（ＭＣＭ：Multi-Chip Module ）１を、表面の封止体を透過して示す平面図、図２は図１に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図、図３は図１に示すＭＣＭ１の裏面の構造を示す平面図、図４はＭＣＭ１のハイサイドパワーＭＯＳＦＥＴチップに使われるｎチャネル型の縦型電界効果トランジスタの単位セル構造を示す略断面図、図５はＭＣＭ１の外観斜視図、図６は図１に示すＭＣＭ１を用いた非絶縁型ＤＣ−ＤＣコンバータの等価回路の一例を示す回路図である。
【００２０】
　図１から図６に示す本実施の形態１の半導体装置は、複数の半導体チップが１つの封止体（封入用絶縁樹脂）２に封入されたものであり、本実施の形態１では、前記半導体装置の一例として、非絶縁型ＤＣ／ＤＣコンバータ用のＭＣＭ１を取り上げて説明する。
【００２１】
　なお、本実施の形態のＭＣＭ１は、図３および図５に示すように、封止体２の裏面２ｂの周縁部に複数の外部接続端子１０１が配置されたノンリード型のＱＦＮ（Quad Flat Non-leaded Package） 構造のものである。」（７〜８頁）
　
Ｆ　当審で新たに引用する本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００２−２６２３３号公報（平成１４年１月２５日公開、以下「周知例２」という。）には図面とともに以下の事項が記載されている。
　
ヌ．「【０００１】
【発明の属する技術分野】本発明は、半導体装置および半導体装置の製造方法に関するものであり、特に複数の半導体チップが平面的に、または重ね合わせて実装された半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、メモリの容量を増大させるために、また回路機能を拡大するために複数のチップが１パッケージされている。
【０００３】例えば、図１２には、２つの半導体チップ１、２が２次元で配置され、１パッケージされた半導体装置３が示されている。この半導体装置３は、リードフレームで構成され第１のダイパッド４と第２のダイパッド５の周囲には、リード６が多数配置されている。また第１のダイパッド４と第２のダイパッド５の間には、ブリッヂ７が配置されている。そして第１のダイパッド４の上には第１の半導体チップ１が固着され、第２のダイパッド５の上には第２の半導体チップ２が固着され、半導体チップ１、２の第１のボンディングパッド８とリード６上の第２のボンディングパッド９との間は、金属細線１０が接続されている。また第１の半導体チップ１と第２の半導体チップ２を電気的に接続するため、ブリッヂ７を使っている。つまり第１の半導体チップ１のボンディングパッド８とブリッヂ７、このブリッヂ７と前記第２の半導体チップ２のボンディングパッド８ａは、金属細線１０を介して接続されている。そして、全体が絶縁性樹脂１１で１パッケージされている。」（３頁４欄〜４頁５欄）
　
ル．「【００１６】
【発明の実施の形態】半導体装置を説明する第１の実施の形態図１Ａは、本発明による半導体装置の平面図であり、図１Ｂ〜図１Ｅは、図１ＡのＡ−Ａ線に対応する断面図である。また図１Ｂ〜図１Ｅで、半導体装置の裏面構造を４タイプで示した。
【００１７】本発明は、第１のダイパッド５０と第２のダイパッド５１が実質同一平面に配置され、この周囲には、外部接続電極５２が設けられている。この外部接続電極５２は、表面がボンディングパッドとなり、裏面が外部と接続される。そして第１のダイパッド５０と第２のダイパッド５１の間には、少なくとも１つのブリッヂ５３が設けられている。
【００１８】また第１のダイパッド５０の上には、第１の半導体チップ５４が固着され、第２のダイパッド５１には第２の半導体チップ５５が固着され、金属細線を介して接続されている。
【００１９】金属細線には、外部接続電極５２と接続される第１の金属細線５６とブリッヂ５３に接続される第２の金属細線５７がある。また半導体チップの表面には、複数のボンディングパッドが設けられている。そしてそのボンディングパッドの入出力信号に基づき、少なくとも一部のボンディングパッドが選択され、これに対応して外部接続電極５２の位置や数が決定されている。そしてこの選択された半導体チップ上のボンディングパッド５８と外部接続電極５２が第１の金属細線５６を介して接続されている。
【００２０】一方第１の半導体チップ５４と第２の半導体チップ５５との接続は、第１の半導体チップ５４のボンディングパッド５９とブリッヂ５３の一端が第２の金属細線５７で接続され、ブリッヂ５３の他端と第２の半導体チップ５５のボンディングパッド６０が第２の金属細線５７を介して接続されている。
【００２１】本構造は、ブリッヂ５３が設けられるため、第１の半導体チップ５４、第２の半導体チップ５５側で接続される金属細線５６、５７は、全てボールボンディングで接続できる。
　　　　　　　・・・（中略）・・・
【００２６】絶縁性樹脂６１の裏面は、図１Ａの斜線部で示した領域が露出している。これを示したものが図１Ｂである。この露出領域に対応した電極を実装基板側に形成し、本半導体装置を固着すると、半導体チップ５４、５５から発生する熱は、熱伝導の優れたダイパッド５０、５１を介し、実装基板側の電極に放熱できる。従来の半導体装置は、全領域がパッケージされていたり、ＳＭＤでは、半田ボールだけが熱伝導部材であり、放熱性が劣り、半導体チップの特性を最大限に発揮できなかったが、本半導体装置は、非常に放熱性が優れ、半導体チップの特性をより発揮させることができる。」（５頁７〜８欄）
　
Ｇ　当審で新たに引用する本願の優先権主張の日前に日本国内において頒布された刊行物である特開２００４−１７９６２２号公報（平成１６年６月２４日公開、以下「周知例３」という。）には図面とともに以下の事項が記載されている。
　
ヲ．「【技術分野】
【０００１】
　本発明は金属基板を用いた樹脂封止型のＬＳＩ（大規模集積回路）等の半導体装置の製造方法に係わり、特に、ＳＯＮ（Small Outline Non-Leaded Package），ＱＦＮ（Quad Flat Non-Leaded Package）のように、パッケージの側方に意図的に外部電極端子を突出させることなく実装面側に外部電極端子を露出させる半導体装置（ノンリード型半導体装置）の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
　樹脂封止型半導体装置は、その製造においてリードフレームが使用される。リードフレームは、金属板を精密プレスによる打ち抜きやエッチングによって所望パターンに形成することによって製造される。リードフレームは半導体素子（半導体チップ）を固定するためのタブ，ダイパッド等と呼称される支持部や、前記支持部の周囲に先端（内端）を臨ませる複数のリードを有する。前記支持部（タブ）はリードフレームの枠部から延在するタブ吊りリードによって支持されている。」（６頁）
　
ワ．「【００４８】
　 図４に示すように、半導体素子５の裏面は、例えば厚さ数十μｍの接着材９によって覆われている。区画部分３の裏面にはメッキ膜１０が設けられている。この区画部分３は樹脂封止体２の裏面に露出して外部電極端子を構成している。このメッキ膜１０の存在によって区画部分３の裏面側はメッキ膜１０の厚さ分突出した構造、即ちスタンドオフ構造になる。メッキ膜１０は、外装メッキ膜とも呼称され、半導体装置１を実装基板等の配線基板に実装する際使用するろう材との接合性（濡れ性）を良好にするため設けられるものである。ろう材としてＰｂＳｎ半田を使用する場合は、外装メッキ膜はＰｂＳｎ半田メッキ膜が好ましく、本実施例１ではＰｂＳｎ半田メッキ膜が使用されている。」（１１頁）
　
カ．「【００５２】
　区画部分（区画領域）３は、例えば、縦横がそれぞれ０．５ｍｍとなる正方形である。また、区画部分３と区画部分３の間の隙間は、例えば、約０．１５ｍｍである。外部電極端子ピッチを０．５ｍｍとした場合は区画部分３は縦横の寸法がそれぞれ０．３５ｍｍとなる。また、図４に示すように区画部分３の主面はワイヤ接続が良好に行えるようにメッキ膜１２が形成されている。メッキ膜として、例えば、Ａｇメッキ膜，Ａｕメッキ膜またはＰｄメッキ膜が形成される。」（１２頁）
　
ヨ．「【０１３０】
　図２７乃至図２９は本発明の実施例６である半導体装置に係わる図である。図２７は半導体装置における外部電極端子等を透視した模式的平面図、図２８は半導体装置の底面図、図２９は半導体装置の模式的断面図である。
【０１３１】
　本実施例６は、複数の半導体素子を搭載した半導体装置１において、ワイヤの接続対象である区画部分を選択して配線接続経路を自由に選択したり、あるいは区画部分の形状を長くあるいは大きくさらには屈曲させる等自由な形状にするとともに接続するワイヤをも含めて配線接続経路を自由に選択できる例である。本実施例６は実施例５の半導体装置１にこれらの技術を適用したものである。
【０１３２】
　本実施例６では、図２７に示すように、半導体素子５ｄと半導体素子５ｅとの間の区画部分を細長区画部分３ａとし、この細長区画部分３ａに半導体素子５ｄ，５ｅの電極６に一端を接続したワイヤ７の他端をそれぞれ接続してある。なお、区画部分を単に大きくしたり、あるいは屈曲させて延在するようなパターン等にすることも可能である。
【０１３３】
　図２７において、細長区画部分３ａの上下の区画部分３に対するワイヤ７の接続形態が、ワイヤの接続対象である区画部分を選択して配線接続経路を自由に選択する例である。
【０１３４】
　図２９の断面図は、前記特徴のある箇所の図２７におけるＡ−Ａ線，Ｂ−Ｂ線，Ｃ−Ｃ線に沿う断面図である。・・・
【０１３５】
　図２９（ｂ）は図２７のＢ−Ｂ線に沿う断面図であり、前記細長区画部分３ａの端のそれぞれに、半導体素子５ｄの電極６に一端を接続したワイヤ７の他端と、半導体素子５ｅの電極６に一端を接続したワイヤ７の他端とが接続された状態が示されている。これにより半導体装置１の内部に搭載された異なる半導体素子間の電極相互の電気的接続が可能になり、配線設計の自由度が増大する。」（２１〜２２頁）
　
　したがって、上記引用例２及び周知例１の上記記載にみられるように、「スイッチング素子として用いられるパワーＭＯＳトランジスタとして、縦型構造のトランジスタを用いること。」は、周知の技術（以下「周知技術１」という。）と認められる。
　また、上記引用例３及び周知例１の上記記載にみられるように、「パワーＩＣの表面実装パッケージとして、ＱＦＮ（Ｑｕａｄ  Ｆｌａｔ  Ｎｏｎ−ｌｅａｄｅｄ  ｐａｃｋａｇｅ）を用いること。」は、周知の技術（以下「周知技術２」という。）と認められる。
　また、上記引用例４及び周知例３の上記記載にみられるように、「ＱＦＮパッケージのリード及びリード配線の主面において、半導体チップが接触する領域、及びワイヤが接触する領域にメッキ層を形成すること。」は、周知の技術（以下「周知技術３」という。）と認められる。
　また、上記周知例２及び周知例３の上記記載にみられるように、「半導体パッケージにおいて、ワイヤが接続される部材を半導体パッケージの裏面に露出すること。」は、周知の技術（以下「周知技術４」という。）と認められる。
　
第３　対比
　本願発明と引用発明とを対比する。
ａ．引用発明の「制御ＩＣ（１０）」及び「ワイヤー」は、本願発明の「ドライバ集積回路（ＩＣ）」及び「ワイヤボンド」にそれぞれ対応する構成であり両者の間に実質的な差異はない。
ｂ．引用発明の「搭載された」は、素子を搭載することによって素子とリードフレームが結合されるから、「結合された」ということができる。
ｃ．引用発明の「ローサイド側のＭＯＳトランジスタ（Ｑ１）及びハイサイド側のＭＯＳトランジスタ（Ｑ２）」と、本願発明の「複数の縦導通型パワーデバイス」とは、後述する相違点を除いて、いずれも、「複数のパワーデバイス」という点で一致する。
ｄ．引用発明の「ソース（Ｓ）」と、本願発明の「上面電極」とは、後述する相違点を除いて、いずれも、「特定の電極」という点で一致し、この「特定の電極」を「特定の第１の電極」と称することは任意である。
ｅ．引用発明の「Ｂ部分」と、本願発明の「一部分上の第１のめっき部」とは、後述する相違点を除いて、いずれも、「特定の第１の部分」という点で一致する。
ｆ．引用発明の「ローサイド用ダイパッド（４）」と、本願発明の「一部分上の第２のめっき部」とは、後述する相違点を除いて、いずれも、「特定の第２の部分」という点で一致する。
ｇ．引用発明の「ドレイン（Ｄ）」と、本願発明の「底面電極」とは、後述する相違点を除いて、いずれも、「特定の電極」という点で一致し、この「特定の電極」を「特定の第２の電極」と称することは任意である。
ｈ．引用発明の「前記リードフレームの前記Ｂ部分及びローサイド用ダイパッド（４）が配線装置として用いられるように、前記リードフレームの一部分は前記Ｂ部分及び前記ローサイド用ダイパッド（４）に接続されたＡ部分」と、本願発明の「前記リードフレームの前記一部分が配線装置として用いられるように、前記リードフレームの該一部分は前記第１のめっき部及び前記第２のめっき部に接続された狭窄部分」とは、上記ｅ．及びｆ．の対比を考慮すると、後述する相違点を除いて、いずれも、「前記リードフレームの一部分が配線装置として用いられるように、前記リードフレームの該一部分は前記特定の第１の部分及び前記特定の第２の部分に接続された特定の第３の部分」という点で一致する。
ｉ．引用発明の「パッケージ（１）」と、本願発明の「パワー・カッド・フラット・ノーリード（ＰＱＦＮ）半導体パッケージ」とは、上記引用例１の上記イ．の【０００１】における「本発明は、トーテムポール接続されたハイサイド側のパワー素子とローサイド側のパワー素子との間に制御ＩＣを配置した半導体装置に関し、特にパッケージ化された半導体装置に関する。」との記載によれば、引用発明が、パワー素子を用いた半導体パッケージであるから、後述する相違点を除いて、「パワー半導体パッケージ」という点で一致する。
　
　したがって、本願発明と引用発明は、以下の点で一致ないし相違する。
　
＜一致点＞
　「リードフレームと、
　前記リードフレームに結合されたドライバ集積回路（ＩＣ）と、
　前記リードフレームに結合された複数のパワーデバイスと、
　前記複数のパワーデバイスの一つの特定の第１の電極及び前記リードフレームの特定の第１の部分の間に接続されている少なくとも一つのワイヤボンドとを備え、
　前記特定の第１の部分は、前記リードフレームの特定の第２の部分を経て、前記複数のパワーデバイスの別の一つの特定の第２の電極に電気的に接続され、
　前記リードフレームの一部分が配線装置として用いられるように、前記リードフレームの該一部分は前記特定の第１の部分及び前記特定の第２の部分に接続された特定の第３の部分を含む、
パワー半導体パッケージ。」
　
＜相違点１−１＞
　「パワーデバイス」の態様に関し、
　本願発明は、「縦導通型」のものであるのに対し、引用発明は、当該「縦導通型」との特定がない点。
　
＜相違点１−２＞
　「パワーデバイス」の「特定の第１の電極」及び「特定の第２の電極」に関し、
　本願発明は、「上面電極」及び「底面電極」であるのに対し、引用発明は、「ソース（Ｓ）」及び「ドレイン（Ｄ）」であるものの、「上面電極」及び「底面電極」であるか明らかでない点。
　
＜相違点２＞
　「特定の第１の部分」に関し、
　本願発明は、「一部分上の第１のめっき部」であるのに対し、引用発明は、Ｂ部分であるものの、その上に「第１のめっき部」を備えていない点。
　
＜相違点３＞
　「特定の第２の部分」に関し、
　本願発明は、「一部分上の第２のめっき部」であるのに対し、引用発明は、ローサイド用ダイパッド（４）であるものの、その上に「第２のめっき部」を備えていない点。
　
＜相違点４＞
　「特定の第３の部分」に関し、
　本願発明は、「狭窄部分」であるのに対し、引用発明は、リードフレームのＡ部分であるものの、当該「狭窄部分」であるか明らかでない点。
　
　
＜相違点５＞
　本願発明は、「前記第１のめっき部の下方の前記リードフレームの前記一部分は、ＰＱＦＮ半導体パッケージの前記底面に露出されている」のに対し、引用発明は、その様な構成を備えない点。
　
＜相違点６＞
　「パワー半導体パッケージ」に関し、
　本願発明は、「パワー・カッド・フラット・ノーリード（ＱＦＮ）」半導体パッケージであるのに対し、引用発明は、パワー半導体であるが、当該「カッド・フラット・ノーリード（ＱＦＮ）」の構成を備えない点。
　
第４　判断
　そこで、まず、上記相違点１−１及び１−２について検討する。
　上記「第２　引用発明及び周知技術」の項の２のとおり、「スイッチング素子として用いられるパワーＭＯＳトランジスタとして、縦型構造のトランジスタを用いること。」は、周知の技術（周知技術１）である。
　そうすると、上記周知技術１に接した当業者であれば、引用発明の「ローサイド側のＭＯＳトランジスタ（Ｑ１）及びハイサイド側のＭＯＳトランジスタ（Ｑ２）」において、上記周知技術１を採用して、本願発明のように「縦導通型」パワーデバイスとすること（相違点１−１）に格別の困難性はない。その際、「特定の第１の電極」及び「特定の第２の電極」に関し、本願発明のように「上面電極」及び「底面電極」となること（相違点１−２）は当然である。
　
　次に、上記相違点２及び３について検討する。
　上記「第２　引用発明及び周知技術」の項の２のとおり、「ＱＦＮパッケージのリード及びリード配線の主面において、半導体チップが接触する領域、及びワイヤが接触する領域にメッキ層を形成すること。」は、周知の技術（周知技術３）である。
　そうすると、上記周知技術３に接した当業者であれば、引用発明の「Ｂ部分」及び「ローサイド用ダイパッド（４）」において、上記周知技術３を採用して、本願発明のように「一部分上の第１のめっき部」及び「一部分上の第２のめっき部」とすることに格別の困難性はない。
　
　次に、上記相違点４について検討する。
　引用発明は、「Ａ部分」であるところ、上記引用例１の図２における「Ａ部分」に着目すれば、Ａ部分の図面上下方向の幅は、ローサイド用ダイパッド（４）の図面上下方向の幅からみて、明らかに狭くなっていることが見て取れる。
　そうすると、引用発明の「Ａ部分」と、本願発明の「狭窄部分」とは差異はない。仮に、差異があるとしても、同引用例１の図５における、リードフレーム（１０２）に着目すると、同様の狭窄部分を有していることが見て取れるから、当業者であれば適宜なし得たものである。
　
　次に、上記相違点６について検討する。
　上記「第２　引用発明及び周知技術」の項の２のとおり、「パワーＩＣの表面実装パッケージとして、ＱＦＮ（Ｑｕａｄ  Ｆｌａｔ  Ｎｏｎ−ｌｅａｄｅｄ  ｐａｃｋａｇｅ）を用いること。」は、周知の技術（周知技術２）である。
　そうすると、上記周知技術２に接した当業者であれば、引用発明の「パッケージ（１）」において、上記周知技術２を採用して、本願発明のようにパワー・「カッド・フラット・ノーリード（ＱＦＮ）」半導体パッケージとすることに格別の困難性はない。
　
　次に、上記相違点５について検討する。
　上記「第２　引用発明及び周知技術」の項の２のとおり、「半導体パッケージにおいて、ワイヤが接続される部材を半導体パッケージの裏面に露出すること。」は、周知の技術（周知技術４）である。
　そうすると、上記周知技術４に接した当業者であれば、引用発明の「Ｂ部分」において、上記周知技術４を採用して、本願発明のように「前記第１のめっき部の下方の前記リードフレームの前記一部分は、ＰＱＦＮ半導体パッケージの前記底面に露出されている」とすることに格別の困難性はない。
　
　そして、本願発明の作用効果も、引用発明及び周知技術１〜４から当業者が容易に予測できる範囲のものである。
　
第５　むすび
　以上のとおり、本願発明は、引用例１に記載された発明及び周知技術１〜４に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願はその余の請求項について論及するまでもなく拒絶すべきものである。
　よって、結論のとおり審決する。