【事件の表示】
　昭和６２年特許願第２４１０５７号「半導体記憶装置」拒絶査定に対する審判事件〔平成　１年　３月２９日出願公開、特開平　１−　８４４９５、特許請求の範囲に記載された発明の数（２）〕についてした平成１３年１月１５日付けの審決に対し、東京高等裁判所において審決取消の判決（平成１３年（行ヶ）１０３号、平成１４年１０月１８日判決言渡。以下、本件高裁判決という。）があったので、更に審理の結果、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
１．事実の経過
　本件審判請求に係る特許願は昭和６２年９月２６日になされており、平成１３年１月１５日に本件審判の請求は成り立たない旨の審決をしたところ、東京高等裁判所において審決取消の判決（平成１３年（行ヶ）１０３号、平成１４年１０月１８日判決言渡。以下、本件高裁判決という。）があった。
２．本願発明
　本願の特許請求の範囲第１項及び第６項の発明（以下、それぞれ本願第１発明及び本願第２発明という。）は、昭和６２年１月１２日付け、平成６年８月３１日付け、平成８年７月３０日付け、平成９年３月１４日付けの各手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の第１項及び第６項に記載された次のとおりのものである。
「１．複数行及び複数列に配列され、各々が情報を記憶する複数のメモリセルを有するメインメモリと、
　複数の記憶素子を有し、前記メインメモリから読み出された情報を記憶するキャッシュメモリと、
　前記メインメモリと前記キャッシュメモリとの間に接続され、前記メインメモリに対するメモリセルアレイ動作活性化指示信号である行アドレスストローブ信号に従い、該行アドレスストローブ信号がキャッシュミスを指示する第１のレベルである場合に前記メインメモリの情報を前記キャッシュメモリに転送させ、キャッシュヒットを指示する第２のレベルである場合に前記メインメモリの情報を前記キャッシュメモリに転送しない転送手段とを備えた半導体記憶装置。
６．複数行及び複数列に配列され、各々が情報を記憶する複数のメモリセルを有するメインメモリを備え、前記メインメモリは、複数のメモリセルが複数列単位の複数のブロックに分割されており、
　複数の記憶素子を有し、前記メインメモリから読み出された情報を記憶するキャッシュメモリをさらに備え、前記キャッシュメモリは前記メインメモリからブロック単位で読み出された情報をブロック単位で記憶し、
　前記メインメモリと前記キャッシュメモリとの間に接続され、キャッシュヒットまたはキャッシュミスを示すキャッシュ制御信号及び書き込みあるいは読み出し動作を示す書き込み及び読み出し制御信号に従い、前記メインメモリから読み出された情報を前記キャッシュメモリに転送するための転送手段をさらに備え、
　前記転送手段は、前記メインメモリの各ブロックにそれぞれが対応した複数の転送部を有し、各転送部は複数のトランスファゲートを有し、前記キャッシュ制御信号に従い、前記メインメモリからブロック単位で読み出された情報を前記キャッシュメモリに転送する時に、前記情報が読み出されるメインメモリのブロックに対応した転送部の複数のトランスファゲートが導通状態とされ、残りの転送部の複数のトランスファゲートが非導通状態とされる、
半導体記憶装置」
　なお、上記第６項に「前記メインメモリと前記キャッシュメモリとの間に接続され、キャッシュヒットまたはキャッシュミスを示すキャッシュ制御信号及び書き込みあるいは読み出し動作を示す書き込み及び読み出し制御信号に従い、前記メインメモリから読み出された情報を前記キャッシュメモリに転送するための転送手段をさらに備え」とあり、転送手段がキャッシュ制御信号と書き込み及び読み出し制御信号によって直接的に制御されているかのごとく読めるような不明瞭さがあるが、本件の明細書及び図面の記載によれば、転送手段は、キャッシュ制御信号と書き込み及び読み出し制御信号によって直接的に制御されるのではなく、キャッシュ制御信号により制御された信号（ＲＡＳ信号（アッパーバーは省略））と書き込み及び読み出し制御信号（さらには、ＣＡの上位２ビット）とによって生成された信号（本件高裁判決中では、ブロック選択制御信号と称されている。）によって制御されているので、第６項中の前記記載は、キャッシュ制御信号、書き込み及び読み出し制御信号が直接的に転送手段を制御する信号であるということには解されない。
　また、上記第６項に「前記転送手段は、前記メインメモリの各ブロックにそれぞれが対応した複数の転送部を有し、各転送部は複数のトランスファゲートを有し、前記キャッシュ制御信号に従い、前記メインメモリからブロック単位で読み出された情報を前記キャッシュメモリに転送する時に、前記情報が読み出されるメインメモリのブロックに対応した転送部の複数のトランスファゲートが導通状態とされ、残りの転送部の複数のトランスファゲートが非導通状態とされる」とあり、転送手段が「前記キャッシュ制御信号に従い」制御されるとしているが、転送手段は、キャッシュ制御信号の他、書き込み及び読み出し制御信号により制御されることは前記したとおりであるから、ここでは、書き込み及び読み出し制御信号による制御（特に、書き込み及び読み出し制御信号が読み出しを指示していること）を前提としていると解される。
３．原査定の理由
　これに対し、原査定の拒絶理由の概要は、本願第２発明が、その出願前日本国内において頒布された刊行物１（特開昭５６−６１０８２号公報）に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないとするものである。
４．当審の判断
　そこで、まず本願第２発明が転送手段を制御するために書き込み及び読み出し制御信号（以下、ＷＥ信号（アッパーバーは省略）という。）を用いるとする点について検討する。
　上記刊行物１の第３頁右上欄第６〜１１行には、「ビットパススイッチ４６は主メモリのビット線とキャッシュメモリのビット線のスイッチであり、主メモリ１１のデータをキャッシュメモリ１３にまたは１４に書き込む場合またはキャッシュメモリ１３または１４のデータを主メモリに書き込む場合にのみオンとある。」と記載され、また、第３頁右下欄第７〜１９行には、主メモリからの読み出しは、コントロール信号によりオンとなったビットパススイッチ４１を介して選択線３３、３５により選択された一方のセグメントのメモリに書き込まれる（この時当該セグメントのメモリは書込みコントロール線３２、３４によりゲート５７、５８が制御されている。）ようにし、また、主メモリへの書込みは、選択線３３、３５によりセグメント１３、１４の一方を選択し、かつ、ビットパススイッチ４１（ビットパススイッチ４１とトランジスタ５５が、本願第２発明の転送手段に相当する。）をオンとすることにより行なっている旨記載されている。
　これら記載からみると、ビットパススイッチ４１は、読み出し時と書き込み時に、読み出しであるということと書込みであるということを示す何らかの制御信号により制御されていることは明らかである。
　また、上記刊行物１においては、キャッシュメモリコントロール回路の出力によって、いずれを制御するのか明示されていないが、キャッシュ制御に係るいずれかのゲート（ビットパススイッチ４１、トランジスタ５５（５８）等）を制御していることは明らかであるところ、前記本件高裁判決において、請求人は、キャッシュメモリコントロール回路の出力（本願第２発明のキャッシュ制御信号に相当する。以下、キャッシュ制御信号という。）によりビットパススイッチが制御されているとしており、この意見を採用すると、ビットパススイッチは、キャッシュ制御信号によっても制御されているということになる。
　してみると、上記刊行物１において、ビットパススイッチ４１は、読み出しであるということと書込みであるということを示す何らかの制御信号とキャッシュ制御信号とによって制御されていることになるから、本願第２発明と対比すると、本願第２発明がＷＥ信号（アッパーバーは省略）を用いるのに対し、上記刊行物１においては、読み出しであるということと書込みであるということを示す何らかの制御信号を用いているということになる。
　そして、読み出しであるということと書込みであるということを示す制御信号としてＷＥ（アッパーバーは省略）を用いるということは、メモリの分野において慣用的な手法であるから、本願第２発明と上記刊行物１との実質的な差異とはいえるものではないし、仮に実質的差異であるとしても、当業者が容易になし得る程度のことであるということもできる。
　さらに子細に、ビットパススイッチ４６の制御内容をみると、ビットパススッチ４６は、読み出しであるということと書込みであるということを示す何らかの制御信号とキャッシュ制御信号とによって制御されて、主メモリ１１のデータをキャッシュメモリ１３にまたは１４に書き込む場合またはキャッシュメモリ１３または１４のデータを主メモリに書き込む場合にのみオンとしており、この点は、本願第２発明が、明細書の記載（第１９頁第１０〜２０行）によれば、書き込み時には、転送手段を非導通にして主メモリへは書き込まないとすることとは、一応相違する（したがって、本願第２発明の場合には、まず、キャッシュメモリに書き込んだ後、次の書み込みが異なるブロックへの書込みであるときに、主メモリに書き込まれることになる。ただし、次のブロックのＲＡが前のＲＡと異なる場合には、間違った書込みが主メモリになされてしまうという不都合がある。）。
　しかし、本願第２発明は、そのような子細な点まで限定しているわけではない。
　また、請求人は、本件についてなされた平成１１年（行ヶ）２４号の準備手続の段階において、「第５図の書込み信号ＷＥ（アッパーバーは省略）が“Ｌ”のときすべてのトランスファゲート３１は非導通となるとの本件明細書の記載が、単に導通の誤記であると考えれば、第５図の実施例は機能する。同じ表記の信号ＷＥが第３図、第８図と第５図とで違うと考えるのはいかにも不自然である。むしろ上記のように、明細書の単なる誤記と考える方が余程自然である。」（原告第３回準備書面の第１９頁第１４行〜第２０頁第１行）とも主張しており、これが第５図のＧ２ゲート、Ｇ１ゲートによりゲート動作とブロック制御信号の生成とに関し、整合性のある主張であるとはいえない（第５図、第２図の回路構成からみれば、書込み時には、ＷＥ（アッパーバーは省略）がローレベルであるから、ゲートＧ２は、ＲＡＳ（アッパーバーは省略）がいかなる値にあるかに係わらず、常にハイレベルを出力し、したがって、ＣＡがいかなる値であろうと、ゲートＧ１はローレベルを出力し、その結果、ブロック選択制御信号はローレベルとなって、トランスファーゲートはオフしていることになるが、このことと上記主張とには整合性がない。）が、仮に請求人の主張のとおりであるとすると、上記子細な点に関しても、本願第２発明と上記刊行物１との間に格別な差異はないということになる。
　しかし、本件高裁判決が指摘するように、上記刊行物１には、本願第２発明の構成要件である、転送手段を制御するためにＷＥ信号（アッパーバーは省略）を用いる点についての記載がないことは明らかであるから、上記のような考察をいくら積み重ねても、推測の域を出るものではない。
５．まとめ
　したがって、その余の点を検討するまでもなく、本願第２発明は、原査定の拒絶の理由によって拒絶することはできない。
　
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。