(57)【要約】【課題】非表示領域に位置するキャパシタが占める面積を最小化しながら高容量のキャパシタを具現することができ、別の追加工程なしに高容量を有するキャパシタを具現することができる構造を有するアレイ基板を提供する。【解決手段】アレイ基板は、多数の画素部を含む表示領域及び該表示領域の外郭に位置する周辺領域を有する基板と、基板の表示領域に形成されゲート電極、ソース電極、及びドレイン電極を含む薄膜トランジスタと、基板の周辺領域に形成され下部に位置する第１サブキャパシタ及び上部に位置する第２サブキャパシタが電気的に並列接続される構造を有するキャパシタと、を備える。【選択図】図３
2007226225.tif 000002
【特許請求の範囲】
【請求項１】
多数の画素部を含む表示領域及び該表示領域の外郭に位置する周辺領域を有する基板と、
前記基板の表示領域に形成され、ゲート電極、ソース電極、及びドレイン電極を含む薄膜トランジスタと、
前記基板の周辺領域に形成されるキャパシタと、を備え、
前記キャパシタは、下部電極層、該下部電極層上に形成される中間電極層、及び前記下部電極層と該中間電極層との間に介在する第１誘電層を有する第１サブキャパシタ、及び該第１サブキャパシタの上部に配置され、前記中間電極層、前記中間電極層上に形成される上部電極層、及び前記中間電極層と該上部電極層との間に介在する第２誘電層を有する第２サブキャパシタを含むことを特徴とするアレイ基板。
【請求項２】
前記第１サブキャパシタの下部電極層は、前記薄膜トランジスタのゲート電極を形成する層と同じ層から形成されることを特徴とする請求項１記載のアレイ基板。
【請求項３】
前記中間電極層は、前記薄膜トランジスタのソース電極及びドレイン電極を形成する層と同じ層から形成されることを特徴とする請求項２記載のアレイ基板。
【請求項４】
前記薄膜トランジスタのゲート電極上に形成されるゲート絶縁層を更に含み、前記第１サブキャパシタの第１誘電層は、該ゲート絶縁層を形成する層と同じ層から形成されることを特徴とする請求項３記載のアレイ基板。
【請求項５】
前記薄膜トランジスタのドレイン電極と電気的に連結される透明電極を更に含み、前記第２サブキャパシタの上部電極層は、該透明電極を形成する層と同じ層から形成されることを特徴とする請求項３記載のアレイ基板。
【請求項６】
前記薄膜トランジスタのソース電極及びドレイン電極上に形成されるパシベーション層を更に含み、前記第２サブキャパシタの第２誘電層は、該パシベーション層を形成する層と同じ層から形成されることを特徴とする請求項５記載のアレイ基板。
【請求項７】
前記薄膜トランジスタ上に形成される反射電極を更に含み、前記第２サブキャパシタの上部電極層は、該反射電極を形成する層と同じ層から形成されることを特徴とする請求項３記載のアレイ基板。
【請求項８】
前記第１サブキャパシタの下部電極層と前記第２サブキャパシタの上部電極層とは電気的に連結され、前記第１サブキャパシタ及び前記第２サブキャパシタが電気的に並列接続されることを特徴とする請求項１記載のアレイ基板。
【請求項９】
多数の画素部を含む表示領域及び該表示領域の外郭に位置する周辺領域を有する基板と、
前記基板の表示領域に形成され、ゲート電極、ソース電極、及びドレイン電極を含む薄膜トランジスタと、
前記基板の周辺領域に形成され、第１サブキャパシタ及び該第１サブキャパシタの上部に配置される第２サブキャパシタを含むキャパシタと、
前記キャパシタに電圧を印加するために、前記基板の周辺領域に形成されるパッド部と、を備えることを特徴とするアレイ基板。
【請求項１０】
前記第１サブキャパシタは、下部電極層、該下部電極層上に形成される中間電極層、及び前記下部電極層と該中間電極層との間に介在する第１誘電層を含むことを特徴とする請求項９記載のアレイ基板。
【請求項１１】
前記第２サブキャパシタは、前記中間電極層、前記中間電極層上に形成される上部電極層、及び前記中間電極層と該上部電極層との間に介在する第２誘電層を含むことを特徴とする請求項１０記載のアレイ基板。
【請求項１２】
前記パッド部は、前記第１サブキャパシタの下部電極層と前記第２サブキャパシタの上部電極層に電気的に連結される第１パッド及び前記中間電極層に電気的に連結される第２パッドを含むことを特徴とする請求項１１記載のアレイ基板。
【請求項１３】
前記第１サブキャパシタの下部電極層と前記第２サブキャパシタの上部電極層とは、前記第１パッドで電気的に連結され、前記第１サブキャパシタ及び前記第２サブキャパシタが電気的に並列接続されることを特徴とする請求項１２記載のアレイ基板。
【請求項１４】
前記第１サブキャパシタの下部電極層から延長された第１電圧印加配線を更に含み、前記下部電極層と前記第１パッドとは該第１電圧印加配線を通じて電気的に連結されることを特徴とする請求項１３記載のアレイ基板。
【請求項１５】
前記第１パッドは、前記第１電圧印加配線から延長された第１パッド電極を含むことを特徴とする請求項１４記載のアレイ基板。
【請求項１６】
前記第１サブキャパシタの下部電極層、前記第１電圧印加配線、及び前記第１パッド電極は、前記薄膜トランジスタのゲート電極を形成する層と同じ層から形成されることを特徴とする請求項１５記載のアレイ基板。
【請求項１７】
前記第２サブキャパシタの上部電極層から延長された第３電圧印加配線を更に含むことを特徴とする請求項１５記載のアレイ基板。
【請求項１８】
前記第１パッドは、前記第３電圧印加配線から延長された第１カバー電極を更に含むことを特徴とする請求項１７記載のアレイ基板。
【請求項１９】
前記薄膜トランジスタのドレイン電極と電気的に連結される透明電極を更に含み、前記第２サブキャパシタの上部電極層、前記第３電圧印加配線、及び前記第１カバー電極は、該透明電極を形成する層と同じ層から形成されることを特徴とする請求項１８記載のアレイ基板。
【請求項２０】
前記第１パッドは、前記第１パッド電極と前記第１カバー電極との間に介在する第１中間層を更に含むことを特徴とする請求項１８記載のアレイ基板。
【請求項２１】
前記第１中間層は、前記第１サブキャパシタの第１誘電層を形成する層と同じ層から形成されることを特徴とする請求項２０記載のアレイ基板。
【請求項２２】
前記ゲート電極上に形成されるゲート絶縁層を更に含み、前記第１サブキャパシタの第１誘電層及び前記第１中間層は、該ゲート絶縁層を形成する層と同じ層から形成されることを特徴とする請求項２１記載のアレイ基板。
【請求項２３】
前記第１パッドは、前記第１中間層を貫通する第１コンタクトホールを更に含み、前記第１パッド電極と前記第１カバー電極とは、該第１コンタクトホールで互いに接触することを特徴とする請求項２０記載のアレイ基板。
【請求項２４】
前記薄膜トランジスタ上に形成される反射電極を更に含み、前記第２サブキャパシタの上部電極層及び前記第３電圧印加配線は、該反射電極を形成する層と同じ層から形成されることを特徴とする請求項１７記載のアレイ基板。
【請求項２５】
前記中間電極層から延長された第２電圧印加配線を更に含み、前記中間電極層と前記第２パッドとは、該第２電圧印加配線を通じて電気的に連結されることを特徴とする請求項１３記載のアレイ基板。
【請求項２６】
前記第２パッドは、前記第２電圧印加配線から延長された第２パッド電極を含むことを特徴とする請求項２５記載のアレイ基板。
【請求項２７】
前記中間電極層、前記第２電圧印加配線、及び前記第２パッド電極は、前記薄膜トランジスタのソース電極及びドレイン電極を形成する層と同じ層から形成されることを特徴とする請求項２６記載のアレイ基板。
【請求項２８】
前記第２パッドは、前記第２パッド電極上に形成される第２カバー電極を更に含むことを特徴とする請求項２７記載のアレイ基板。
【請求項２９】
前記薄膜トランジスタのドレイン電極と電気的に連結される透明電極を更に含み、前記第２カバー電極は該透明電極を形成する層と同じ層から形成されることを特徴とする請求項２８記載のアレイ基板。
【請求項３０】
多数の画素部を含む表示領域及び該表示領域の外郭に位置する周辺領域を有する基板と、
前記基板の表示領域に形成され、ゲート電極、ソース電極、及びドレイン電極を含む薄膜トランジスタと、
前記基板の周辺領域に形成されるキャパシタと、を備え、
前記キャパシタは、下部電極層、該下部電極層上に形成される中間電極層、及び前記下部電極層と該中間電極層との間に介在する第１誘電層を有する第１サブキャパシタ、該第１サブキャパシタの上部に配置され、前記中間電極層、前記中間電極層上に形成される上部電極層、及び前記中間電極層と該上部電極層との間に介在する第２誘電層を有する第２サブキャパシタ、及び前記第１サブキャパシタの第１誘電層及び前記第２サブキャパシタの第２誘電層を貫通するコンタクト部を含み、
前記第１サブキャパシタの下部電極層と前記第２サブキャパシタの上部電極層とは前記コンタクト部で互いに接触し、前記第１サブキャパシタ及び前記第２サブキャパシタは電気的に並列接続されることを特徴とするアレイ基板。
【請求項３１】
前記第１サブキャパシタの下部電極層は、前記薄膜トランジスタのゲート電極を形成する層と同じ層から形成されることを特徴とする請求項３０記載のアレイ基板。
【請求項３２】
前記中間電極層は、前記薄膜トランジスタのソース電極及びドレイン電極を形成する層と同じ層から形成されることを特徴とする請求項３１記載のアレイ基板。
【請求項３３】
前記薄膜トランジスタのドレイン電極と電気的に連結される透明電極を更に含み、前記第２サブキャパシタの上部電極層は該透明電極を形成する層と同じ層から形成されることを特徴とする請求項３２記載のアレイ基板。
【請求項３４】
前記薄膜トランジスタ上に形成される反射電極を更に含み、前記第２サブキャパシタの上部電極層は、該反射電極を形成する層と同じ層から形成されることを特徴とする請求項３２記載のアレイ基板。
【請求項３５】
前記第１サブキャパシタの下部電極層と電気的に連結される第１パッド及び前記中間電極層と電気的に連結される第２パッドを更に含むことを特徴とする請求項３０記載のアレイ基板。
【請求項３６】
前記下部電極層から延長された第１電圧印加配線を更に含み、前記下部電極層と前記第１パッドとは、該第１電圧印加配線を通じて電気的に連結されることを特徴とする請求項３１記載のアレイ基板。
【請求項３７】
前記第１パッドは、前記第１電圧印加配線から延長された第１パッド電極を含むことを特徴とする請求項３６記載のアレイ基板。
【請求項３８】
前記下部電極層、前記第１電圧印加配線、及び前記第１パッド電極は、前記薄膜トランジスタのゲート電極を形成する層と同じ層から形成されることを特徴とする請求項３７記載のアレイ基板。
【請求項３９】
前記第１パッドは、前記第１パッド電極上に形成される第１カバー電極を更に含むことを特徴とする請求項３８記載のアレイ基板。
【請求項４０】
前記アレイ基板は、前記中間電極層から延長された第２電圧印加配線を更に含み、前記中間電極層と前記第２パッドとは、該第２電圧印加配線を通じて電気的に連結されることを特徴とする請求項３５記載のアレイ基板。
【請求項４１】
前記第２パッドは、前記第２電圧印加配線から延長された第２パッド電極を含むことを特徴とする請求項４０記載のアレイ基板。
【請求項４２】
前記中間電極層、前記第２電圧印加配線、及び前記第２パッド電極は、前記薄膜トランジスタのソース電極及びドレイン電極を形成する層と同じ層から形成されることを特徴とする請求項４１記載のアレイ基板。
【請求項４３】
前記第２パッドは、前記第２パッド電極上に形成される第２カバー電極を更に含むことを特徴とする請求項４１記載のアレイ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイ基板に係り、より詳細には、高容量のキャパシタを具現することができる構造を有する液晶表示パネル用アレイ基板に関する。
【背景技術】
【０００２】
代表的な平板表示装置である液晶表示装置（ＬＣＤ）は、液晶の電気的及び光学的特性を利用して画像を表示する。液晶表示装置は他の表示装置に対して厚みが薄く、重量が軽く、低い消費電力及び低い駆動電圧で作動する長所を有しているため、産業全般にかけて多く使用されている。
【０００３】
一般的に、液晶表示装置は、アレイ基板、アレイ基板に対向するカラーフィルタ基板、及び両基板の間に介在する液晶を含む液晶表示パネルを具備する。又、アレイ基板には、多数の薄膜トランジスタ、多数のゲート配線、及びドレイン配線が形成される。
【０００４】
薄膜トランジスタを駆動するための駆動回路は、別のＰＣＢ（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）に実装され、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）によってアレイ基板に連結でき、アレイ基板の外郭領域に直接形成されるようにすることもできる。
【０００５】
特に、駆動回路がアレイ基板上に形成される構造を有する液晶表示パネルのアレイ基板上には、例えば、電圧を安定させるか、電荷をポンピングする用途として使用されるキャパシタを形成することができる。
【０００６】
キャパシタの容量を増加させるためには、キャパシタが占める面積を大きくする必要がある。しかし、液晶表示パネルの非表示領域（又は、周辺領域）の面積が小さい場合には、キャパシタの容量を増加させるために、キャパシタの面積を大きくすることに限界があるという問題点がある。
【０００７】
従って、キャパシタが占める面積を更に増加させることなく、高容量を具現することができる構造を有するキャパシタが必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、キャパシタが占める面積を最小化しながら、高容量のキャパシタを具現することができる構造を有するアレイ基板を提供することにある。
【０００９】
また、本発明の他の目的は、別の追加工程なしに、高容量を具現することができる構造を有するアレイ基板を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するためになされた本発明の一特徴によるアレイ基板は、多数の画素部を含む表示領域及び該表示領域の外郭に位置する周辺領域を有する基板と、前記基板の表示領域に形成されゲート電極、ソース電極、及びドレイン電極を含む薄膜トランジスタと、前記基板の周辺領域に形成される第１サブキャパシタ及び第２サブキャパシタを含むキャパシタと、を備える。
【００１１】
前記第１サブキャパシタは、下部電極層、該下部電極層上に形成される中間電極層、及び前記下部電極層と該中間電極層との間に介在する第１誘電層を有する。
【００１２】
前記第２サブキャパシタは、前記第１サブキャパシタの上部に配置され、前記中間電極層、前記中間電極層上に形成される上部電極層、及び前記中間電極層と該上部電極層との間に介在する第２誘電層を有する。
【００１３】
前記第１サブキャパシタの下部電極層は、前記薄膜トランジスタのゲート電極を形成する層と同じ層から形成できる。前記中間電極層は、前記薄膜トランジスタのソース電極及びドレイン電極を形成する層と同じ層から形成できる。
【００１４】
前記アレイ基板は前記薄膜トランジスタのゲート電極上に形成されるゲート絶縁層を更に含み、前記第１サブキャパシタの第１誘電層は該ゲート絶縁層を形成する層と同じ層から形成できる。
【００１５】
前記アレイ基板は前記薄膜トランジスタのドレイン電極と電気的に連結される透明電極を更に含み、前記第２サブキャパシタの上部電極層は該透明電極を形成する層と同じ層から形成できる。
【００１６】
前記アレイ基板は前記薄膜トランジスタのソース電極及びドレイン電極上に形成されるパシベーション層を更に含み、前記第２サブキャパシタの第２誘電層は前記パシベーション層を形成する層と同じ層から形成できる。
【００１７】
前記アレイ基板が前記薄膜トランジスタ上に形成される反射電極を更に含む場合、前記第２サブキャパシタの上部電極層は該反射電極を形成する層と同じ層から形成できる。
【００１８】
前記第１サブキャパシタの下部電極層と前記第２サブキャパシタの上部電極層とは電気的に連結され、前記第１サブキャパシタ及び前記第２サブキャパシタが電気的に並列接続される。
【００１９】
上記目的を達成するためになされた本発明の他の特徴によるアレイ基板は、多数の画素部を含む表示領域及び該表示領域の外郭に位置する周辺領域を有する基板と、前記基板の表示領域に形成されゲート電極、ソース電極、及びドレイン電極を含む薄膜トランジスタと、前記基板の周辺領域に形成され第１サブキャパシタ及び第２サブキャパシタを含むキャパシタと、前記キャパシタに電圧を印加するために前記基板の周辺領域に形成されるパッド部と、を備える。
【００２０】
前記第１サブキャパシタは、下部電極層、該下部電極層上に形成される中間電極層、及び前記下部電極層と該中間電極層との間に介在する第１誘電層を含む。
【００２１】
前記第２サブキャパシタは、前記第１サブキャパシタの上部に配置され、前記中間電極層、前記中間電極層上に形成される上部電極層、及び前記中間電極層と該上部電極層との間に介在する第２誘電層を含む。
【００２２】
前記パッド部は、前記第１サブキャパシタの下部電極層と前記第２サブキャパシタの上部電極層に電気的に連結される第１パッド及び前記中間電極層に電気的に連結される第２パッドを含む。
【００２３】
前記第１サブキャパシタの下部電極層と前記第２サブキャパシタの上部電極層とは、前記第１パッドで電気的に連結され、前記第１サブキャパシタ及び前記第２サブキャパシタが電気的に並列接続される。
【００２４】
前記第１サブキャパシタの下部電極層から延長された第１電圧印加配線を更に含み、前記下部電極層と前記第１パッドとは該第１電圧印加配線を通じて電気的に連結できる。前記第１パッドは前記第１電圧印加配線から延長された第１パッド電極を含む。
【００２５】
前記第１サブキャパシタの下部電極層、前記第１電圧印加配線、及び前記第１パッド電極は、前記薄膜トランジスタのゲート電極を形成する層と同じ層から形成できる。
【００２６】
前記アレイ基板は前記第２サブキャパシタの上部電極層から延長された第３電圧印加配線を更に含むことができ、前記第１パッドは前記第３電圧印加配線から延長された第１カバー電極を更に含むこともできる。
【００２７】
前記アレイ基板が前記薄膜トランジスタのドレイン電極と電気的に連結される透明電極を更に含む場合、前記第２サブキャパシタの上部電極層、前記第３電圧印加配線、及び前記第１カバー電極は、該透明電極を形成する層と同じ層から形成できる。
【００２８】
前記第１パッドは前記第１パッド電極と前記第１カバー電極との間に介在する第１中間層を更に含み、前記第１中間層は前記第１サブキャパシタの第１誘電層を形成する層と同じ層から形成できる。前記アレイ基板が前記ゲート電極上に形成されるゲート絶縁層を更に含む場合、前記第１サブキャパシタの第１誘電層及び前記第１中間層は該ゲート絶縁層を形成する層と同じ層から形成できる。
【００２９】
前記第１パッドは前記第１中間層を貫通する第１コンタクトホールを更に含み、前記第１パッド電極と前記第１カバー電極とは該第１コンタクトホールで互いに接触することができる。
【００３０】
前記アレイ基板が前記薄膜トランジスタ上に形成される反射電極を更に含む場合には、前記第２サブキャパシタの上部電極層及び前記第３電圧印加配線は該反射電極を形成する層と同じ層から形成できる。
【００３１】
前記アレイ基板は前記中間電極層から延長された第２電圧印加配線を更に含み、前記中間電極層と前記第２パッドとは該第２電圧印加配線を通じて電気的に連結できる。前記第２パッドは前記第２電圧印加配線から延長された第２パッド電極を含むことができる。
【００３２】
前記中間電極層、前記第２電圧印加配線、及び前記第２パッド電極は、前記薄膜トランジスタのソース電極及びドレイン電極を形成する層と同じ層から形成できる。
【００３３】
前記第２パッドは前記第２パッド電極上に形成される第２カバー電極を更に含むことができる。前記アレイ基板が前記薄膜トランジスタのドレイン電極と電気的に連結される透明電極を更に含む場合、前記第２カバー電極は該透明電極を形成する層と同じ層から形成できる。
【００３４】
上記目的を達成するためになされた本発明の更に他の特徴によるアレイ基板は、多数の画素部を含む表示領域及び該表示領域の外郭に位置する周辺領域を有する基板と、前記基板の表示領域に形成されゲート電極、ソース電極、及びドレイン電極を含む薄膜トランジスタと、前記基板の周辺領域に形成され第１サブキャパシタ、第２サブキャパシタ、及びコンタクト部を含むキャパシタと、を備える。
【００３５】
前記第１サブキャパシタは、下部電極層、該下部電極層上に形成される中間電極層、及び前記下部電極層と該中間電極層との間に介在する第１誘電層を有する。
【００３６】
前記第２サブキャパシタは、前記第１サブキャパシタの上部に配置され、前記中間電極層、前記中間電極層上に形成される上部電極層、及び前記中間電極層と該上部電極層との間に介在する第２誘電層を有する。
【００３７】
前記コンタクト部は、前記第１サブキャパシタの第１誘電層及び前記第２サブキャパシタの第２誘電層を貫通する。ここで、前記第１サブキャパシタの下部電極層と前記第２サブキャパシタの上部電極層とは前記コンタクト部で互いに接触し、前記第１サブキャパシタ及び前記第２サブキャパシタは電気的に並列接続される。
【発明の効果】
【００３８】
このように、本発明によるアレイ基板は、下部に位置する第１サブキャパシタ及び上部に位置する第２サブキャパシタが電気的に並列接続される構造を有するキャパシタを含むので、面積を増加させることなく、キャパシタの容量を増加させることができる。
【００３９】
又、薄膜トランジスタのゲート電極、ソース電極、及びドレイン電極が形成される工程や透明電極又は反射電極が塗布される工程が進行される際、第１及び第２サブキャパシタのそれぞれの電極が形成できるので、別の追加工程なしに、高容量を有するキャパシタを具現することができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明のアレイ基板を実施するための最良の形態の具体例を、液晶表示パネルに適用した実施例により添付図面を参照して詳細に説明する。
【００４１】
図１は、本発明の第１実施例によるアレイ基板を概略的に示す平面図であり、図２は、図１に示したキャパシタ及び画素部を拡大して示す平面図であり、図３は、図２に示したＩ−Ｉ’に沿って切断した断面図である。
【００４２】
図１乃至図３を参照すると、本発明の一実施例によるアレイ基板５００は、表示領域ＤＡ及び周辺領域ＰＡを有する基板１００、基板１００の表示領域ＤＡに形成される薄膜トランジスタ２１０及び基板１００の周辺領域ＰＡに形成されるキャパシタ３００を含む。
【００４３】
基板１００の表示領域ＤＡは、多数のゲートライン２７０及び多数のデータライン２６０によって定義される多数の画素部２００を含む。画素部２００には、薄膜トランジスタ２１０が画素部２００毎に形成される。
【００４４】
薄膜トランジスタ２１０は、ゲートライン２７０に電気的に連結されるゲート電極２１１、データライン２６０に電気的に連結されるソース電極２１３、及びドレイン電極２１４を含む。薄膜トランジスタ２１０は、ソース電極２１３及びドレイン電極２１４とゲート電極２１１との間に形成されるアモルファスシリコン層２１７、及びｎ＋アモルファスシリコン層２１８を更に含むこともできる。
【００４５】
薄膜トランジスタ２１０のゲート電極２１１上にはゲート絶縁層２２０が形成される。ゲート絶縁層２２０は、例えば、窒化シリコン（ＳｉＮｘ）又は酸化シリコン（ＳｉＯｘ）からなる。又、薄膜トランジスタ２１０のソース電極２１３及びドレイン電極２１４上にはパシベーション層２３０を形成することもできる。パシベーション層２３０は、例えば、窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｘ）、又は有機絶縁物質からなる。
【００４６】
表示領域ＤＡの画素部２００には、薄膜トランジスタ２１０のドレイン電極２１４と電気的に連結される透明電極２５０が塗布される。透明電極２５０は、例えば、ＩＴＯ、ＩＺＯ、又はＺＯのような透明な導電性物質からなる。
【００４７】
基板１００の周辺領域ＰＡには、薄膜トランジスタ２１０を駆動する駆動回路部４９０を形成することができる。本実施例では、駆動回路部４９０がゲートライン２７０と電気的に連結されるゲート駆動部４９２及びデータライン２６０と電気的に連結されるデータ駆動部４９１に分けられている。しかし、他の実施例として、ゲート駆動部とデータ駆動部を１つの駆動回路部に形成することもできる。
【００４８】
基板１００の周辺領域ＰＡには、少なくとも１つ以上のキャパシタ３００が形成される。キャパシタ３００は、例えば、駆動回路部４９０又は薄膜トランジスタ２１０に印加される電圧を安定化する回路に使用でき、表示パネルに使用される電圧を昇圧するか、反転させるチャージポンプ回路のフライングキャパシタ（ｆｌｙｉｎｇ  ｃａｐａｃｉｔｏｒ）として使用できる。
【００４９】
キャパシタ３００は、下部に位置する第１サブキャパシタ３１０及び第１サブキャパシタ３１０の上部に位置する第２サブキャパシタ３５０を含む。
【００５０】
第１サブキャパシタ３１０は、下部電極層３１１、下部電極層３１１上に形成される中間電極層３３０、及び下部電極層３１１と中間電極層３３０との間に介在する第１誘電層３１５を含む。
【００５１】
又、第２サブキャパシタ３５０は、中間電極層３３０、中間電極層３３０上に形成される上部電極層３５１及び中間電極層３３０と上部電極層３５１との間に介在する第２誘電層３５５を含む。
【００５２】
下部電極層３１１、中間電極層３３０、及び上部電極層３５１は、例えば、銅又はアルミニウムのような金属で形成でき、ＩＴＯ又はＩＺＯのような導電性酸化物で形成されるようにすることもできる。
【００５３】
一方、追加工程を減らすために、薄膜トランジスタ２１０のゲート電極２１１、薄膜トランジスタ２１０のソース電極２１３及びドレイン電極２１４、又は透明電極２５０を形成する工程が進行される時に、下部電極層３１１、中間電極層３３０、及び上部電極層３５１を形成する工程を同時に進行することができる。
【００５４】
例えば、第１サブキャパシタ３１０の下部電極層３１１は、薄膜トランジスタ２１０のゲート電極２１１を形成する層と同じ層から形成でき、中間電極層３３０は、薄膜トランジスタ２００のソース電極２１３及びドレイン電極２１４を形成する層と同じ層から形成できる。
【００５５】
又、第２サブキャパシタ３５０の上部電極層３５１は、透明電極２５０を形成する層と同じ層から形成できる。仮に、アレイ基板５００が反射電極（図示せず）を更に含むと、第２サブキャパシタ３５０の上部電極層３５１は反射電極（図示せず）を形成する層と同じ層から形成されるようにすることもできる。
【００５６】
同様に、別の追加工程なしに、第１誘電層３１５及び第２誘電層３５５を形成するために、第１サブキャパシタ３１０の第１誘電層３１５はゲート絶縁層２２０を形成する層と同じ層から形成でき、第２サブキャパシタ３５０の第２誘電層３５５はパシベーション層２３０を形成する層と同じ層から形成されるようにすることもできる。
【００５７】
アレイ基板５００は、キャパシタ３００に電圧を印加するために、基板１００の周辺領域ＰＡに形成されるパッド部４００を更に含むことができる。
【００５８】
本実施例において、パッド部４００は、第１サブキャパシタ３１０の下部電極層３１１と第２サブキャパシタ３５０の上部電極層３５１に電気的に連結される第１パッド４１０及び中間電極層３３０に電気的に連結される第２パッド４２０を含む。
【００５９】
第１パッド４１０は、第１サブキャパシタ３１０の下部電極層３１１から延長された第１電圧印加配線４６０を通じて下部電極層３１１と電気的に連結できる。しかし、第１パッド４１０が下部電極層３１１と電気的に連結される方法はこれに限定されない。即ち、連結配線が必ず第１サブキャパシタ３１０の下部電極層３１１から延長される必要はなく、第１パッド４１０と下部電極層３１１を電気的に連結する別の配線を形成することもできる。
【００６０】
第１パッド４１０と第１サブキャパシタ３１０の下部電極層３１１が下部電極層３１１から延長された第１電圧印加配線４６０を通じて電気的に連結される場合には、第１パッド４１０は、第１電圧印加配線４６０から延長される第１パッド電極４１１を含むこともできる。これによって、第１サブキャパシタ３１０の下部電極層３１１、第１電圧印加配線４６０、及び第１パッド電極４１１を一体に形成することができる。
【００６１】
下部電極層３１１、第１電圧印加配線４６０、及び第１パッド電極４１１は、例えば、薄膜トランジスタ２１０のゲート電極２１１を形成する層と同じ層から形成できる。
【００６２】
第１パッド４１０は、第２サブキャパシタ３５０の上部電極層３５１から延長された第３電圧印加配線４８０を通じて上部電極層３５１と電気的に連結されるようにすることもできる。
【００６３】
第２サブキャパシタ３５０の上部電極層３５１、上部電極層３５１から延長された第３電圧印加配線４８０は、透明電極２５０を形成する層と同じ層から形成できる。
【００６４】
第１パッド４１０は、第１パッド電極４１１上に形成される第１カバー電極４１５を更に含むことができる。第１カバー電極４１５は、第１パッド電極４１１が腐食することを防止するか、第１パッド４１０の抵抗値を低くする役割を果たす。
【００６５】
第１カバー電極４１５は、例えば、ＩＴＯ、ＩＺＯのように耐蝕性と導電性を同時に有する物質からなることが好ましい。
【００６６】
第２サブキャパシタ３５０の上部電極層３５１、上部電極層３５１から延長された第３電圧印加配線４８０が透明電極２５０を形成する層と同じ層から形成される場合には、第１カバー電極４１５が第３電圧印加配線４８０から延長されて形成できる。即ち、上部電極層３５１、第３電圧印加配線４８０、及び第１カバー電極４１５を一体に形成することができる。
【００６７】
第１パッド４１０は、第１パッド電極４１１と第１カバー電極４１５との間に形成される第１中間層４１２を更に含むことができる。第１中間層４１２は、第１サブキャパシタ３１０の第１誘電層３１５を形成する層と同じ層から形成できる。第１サブキャパシタ３１０の第１誘電層３１５及び第１中間層４１２は、ゲート絶縁層２２０を形成する層と同じ層から形成できる。又、第１中間層４１２と第１カバー電極４１５との間には第３中間層４１３を更に形成することもできる。
【００６８】
本実施例では、第１サブキャパシタ３１０の下部電極層３１１に電気的に連結された第１パッド４１０の第１パッド電極４１１と第２サブキャパシタ３５０の上部電極層３５１に電気的に連結された第１パッド４１０の第１カバー電極４１５が第１中間層４１２を貫通する第１コンタクトホール４１９で互いに接触して、下部電極層３１１と上部電極層３５１が互いに電気的に連結される。
【００６９】
図４は、図２に示した第１及び第２サブキャパシタが電気的に並列接続された場合の、キャパシタの電気容量の増加を説明するための概念図である。
【００７０】
図４に示すように、下部電極層３１１と上部電極層３５１が互いに電気的に連結されると、第１サブキャパシタ３１０と第２サブキャパシタ３５０が電気的に並列接続される。
【００７１】
２つのサブキャパシタが並列に接続される場合、全体キャパシタの容量はそれぞれのサブキャパシタの容量の和と同じである。即ち、キャパシタ３００の容量は、第１サブキャパシタ３１０の容量Ｃ１と第２サブキャパシタ３５０の容量Ｃ２の和と同じである。従って、本発明によると、第１サブキャパシタ３１０上に第２サブキャパシタ３５０が位置して、第１及び第２サブキャパシタ３１０、３５０が電気的に並列接続される構造を通じて、面積を増加させることなく、キャパシタ３００の容量を増加させることができる。
【００７２】
図２及び図３に示すように、第２パッド４２０は、中間電極層３３０から延長された第２電圧印加配線４７０を通じて中間電極層３３０と電気的に連結できる。しかし、第２パッド４２０が中間電極層３３０と電気的に連結される方法はこれに限定されない。即ち、連結配線が必ず中間電極層３３０から延長される必要はなく、第２パッド４２０と中間電極層３３０を電気的に連結する別の配線を形成することもできる。
【００７３】
第２パッド４２０と中間電極層３３０が中間電極層３３０から延長された第２電圧印加配線４７０を通じて電気的に連結される場合には、第２パッド４２０は、第２電圧印加配線４７０から延長された第２パッド電極４２１を含むこともできる。これによって、中間電極層３３０、第２電圧印加配線４７０、及び第２パッド電極４２１を一体に形成することができる。
【００７４】
中間電極層３３０、第２電圧印加配線４７０、及び第２パッド電極４２１は、例えば、薄膜トランジスタ２１０のソース電極２１３及びドレイン電極２１４を形成する層と同じ層から形成できる。
【００７５】
第２パッド４２０は、第２パッド電極４２１上に形成される第２カバー電極４２５を更に含むことができる。第２カバー電極４２５は、第２パッド電極４２１が腐食することを防止するか、第２パッド４２０の抵抗値を低くする役割を果たす。
【００７６】
第２カバー電極４２５は、第１カバー電極４１５と同様に、例えば、ＩＴＯ、ＩＺＯのように耐蝕性と導電性を同時に有する物質からなることが好ましい。
【００７７】
第２パッド４２０は、第２パッド電極４２１と第２カバー電極４２５との間に形成される第２中間層４２３を更に含むことができる。第２中間層４２３は、第２サブキャパシタ３５０の第２誘電層３５５を形成する層と同じ層から形成できる。第２サブキャパシタ３５０の第２誘電層３５５及び第２中間層４２３は、パシベーション層２３０を形成する層と同じ層から形成できる。
【００７８】
第２中間層４２３と基板１００との間には、第４中間層４２２を更に形成することもできる。又、第２カバー電極４２５は、第２パッド４２０内に形成された第２コンタクトホール４２９で第２パッド電極４２１と接触することもできる。
【００７９】
図５は、本発明の第２実施例によるアレイ基板のキャパシタ及び画素部を拡大して示す平面図であり、図６は、図５に示したＩＩ−ＩＩ’に沿って切断した断面図である。
【００８０】
図５及び図６を参照すると、本発明の第２実施例によるアレイ基板６００は、表示領域と周辺領域とを有する基板１００、基板１００の表示領域に形成される薄膜トランジスタ２１０及び基板１００の周辺領域に形成されるキャパシタ３００を含む。
【００８１】
図５及び図６に示したキャパシタ３００がアレイ基板６００上に配置される位置は、図１のアレイ基板５００に示したキャパシタ３００が配置される位置と実質的に同じなので、キャパシタ３００が形成される位置と関連する重複説明は省略する。又、図１乃至図３に示したアレイ基板５００の構成要素と類似であるか、実質的に同じ構成要素には同じ参照符号を付与し、重複する詳細な説明は省略する。
【００８２】
図２に示した画素部２００が透過型方式の液晶表示パネルに適用されるのに対し、図５に示した画素部２００は反射−透過型方式の液晶表示パネルに適用される。
【００８３】
画素部２００は、下部から提供される光を透過させる透過窓２８３及び上部から提供される光を反射する反射領域２８０を含む。図６に示した画素部２００は、反射領域２８０の断面の一部を示す。
【００８４】
画素部２００の反射領域２８０には、薄膜トランジスタ２１０が形成される。薄膜トランジスタ２１０は、ゲート電極２１１、ソース電極２１３、及びドレイン電極２１４を含む。薄膜トランジスタ２１０は、ソース電極２１３及びドレイン電極２１４とゲート電極２１１との間に形成されるアモルファスシリコン層２１７及びｎ＋アモルファスシリコン層２１８を更に含むこともできる。
【００８５】
薄膜トランジスタ２１０のゲート電極２１１上にはゲート絶縁層２２０が形成され、薄膜トランジスタ２１０のソース電極２１３及びドレイン電極２１４上にはパシベーション層２３０を形成することもできる。
【００８６】
薄膜トランジスタ２１０の上部には、有機絶縁層２３５が形成される。有機絶縁層２３５の上部面は、反射効率を向上させるために、ウェーブ形状にパターニングされるようにすることができる。
【００８７】
有機絶縁層２３５の上面には、透明で導電性である物質からなる透明電極２５０が塗布される。透明電極２５０上には、上部から提供される光を反射する反射電極２５５が塗布される。反射電極２５５は、例えば、モリブデン（Ｍｏ）−アルミニウム（Ａｌ）合金、モリブデン（Ｍｏ）−タングステン（Ｗ）合金、又はアルミニウム（Ａｌ）−ネオジウム（Ｎｄ）合金等からなる。一方、他の実施例としては、有機絶縁層２３５の上面に透明電極２５０を塗布せず、反射電極２５５を直接塗布することもできる。
【００８８】
透明電極２５０及び反射電極２５５は、有機絶縁層２３５を貫通する第３コンタクトホール２９０で薄膜トランジスタ２１０のドレイン電極２１４と接触して電気的に連結される。
【００８９】
キャパシタ３００は、下部に位置する第１サブキャパシタ３１０及び第１サブキャパシタ３１０の上部に位置する第２サブキャパシタ３６０を含む。
【００９０】
第１サブキャパシタ３１０は、下部電極層３１１、下部電極層３１１上に形成される中間電極層３３０、及び下部電極層３１１と中間電極層３３０との間に介在する第１誘電層３１５を含む。
【００９１】
又、第２サブキャパシタ３６０は、中間電極層３３０、中間電極層３３０上に形成される上部電極層３６１及び中間電極層３３０と上部電極層３６１との間に介在する第２誘電層３６５を含む。
【００９２】
一方、追加工程を減らすために、薄膜トランジスタ２００のゲート電極２１１、薄膜トランジスタ２００のソース電極２１３及びドレイン電極２１４、透明電極２５０又は反射電極２５５を形成する工程が進行される時に、下部電極層３１１、中間電極層３３０、及び上部電極層３６１を形成する工程を同時に進行することができる。
【００９３】
例えば、第１サブキャパシタ３１０の下部電極層３１１は、薄膜トランジスタ２１０のゲート電極２１１を形成する層と同じ層から形成でき、中間電極層３３０は、薄膜トランジスタ２１０のソース電極２１３及びドレイン電極２１４を形成する層と同じ層から形成できる。
【００９４】
本実施例では、第２サブキャパシタ３６０の上部電極層３６１が反射電極２５５を形成する層と同じ層から形成される。
【００９５】
アレイ基板６００は、第１サブキャパシタ３１０の下部電極層３１１と第２サブキャパシタ３６０の上部電極層３６１に電気的に連結される第１パッド４１０及び中間電極層３３０に電気的に連結される第２パッド４２０を含む。
【００９６】
第１パッド４１０は、第１サブキャパシタ３１０の下部電極層３１１から延長された第１電圧印加配線４６０を通じて下部電極層３１１と電気的に連結できる。又、第１パッド４１０は、第１電圧印加配線４６０から延長された第１パッド電極４１１を含むこともできる。その際、下部電極層３１１、第１電圧印加配線４６０、及び第１パッド電極４１１を、例えば、薄膜トランジスタ２１０のゲート電極２１１を形成する層と同じ層から形成されるようにすることができる。
【００９７】
第１パッド４１０は、第１パッド電極４１１上に形成される第１カバー電極４１５を更に含むことができる。第１カバー電極４１５は、例えば、ＩＴＯ、ＩＺＯのように耐蝕性と導電性を同時に有する物質からなることが好ましい。
【００９８】
第１パッド４１０の第１カバー電極４１５は、第２サブキャパシタ３６０の上部電極層３６１から延長された第４電圧印加配線４８５を通じて上部電極層３６１と電気的に連結されるようにすることもできる。
【００９９】
例えば、第２サブキャパシタ３６０の上部電極層３６１が反射電極２５５を形成する層と同じ層から形成される場合には、第４電圧印加配線４８５も反射電極２５５を形成する層と同じ層から形成される。
【０１００】
本実施例では、第１サブキャパシタ３１０の下部電極層３１１と第２サブキャパシタ３６０の上部電極層３６１が第１パッド４１０に形成された第１コンタクトホール４１９で互いに接触して電気的に連結される。
【０１０１】
これによって、第１サブキャパシタ３１０と第２サブキャパシタ３６０が電気的に並列接続されるので、図４で説明したように、面積を増加させることなく、キャパシタ３００の容量を増加させることができる。
【０１０２】
上述した事項を除くと、第１パッド４１０の構造は、図４に示した第１パッド４１０の構造と類似なので、重複説明は省略する。
【０１０３】
第２パッド４２０は、第２コンタクトホール４２９が形成されないことを除くと、図３に示した第２パッド４２０と実質的に同じなので、重複する詳細な説明は省略する。但し、第２パッド４２０は、必要に応じて図３に示すように、第２コンタクトホール４２９を含むこともできる。
【０１０４】
図７は、本発明の第３実施例によるアレイ基板のキャパシタ及び画素部を拡大して示す平面図であり、図８は、図７に示したＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【０１０５】
図７及び図８を参照すると、本発明の第３実施例によるアレイ基板７００は、表示領域と周辺領域を有する基板１００、基板１００の表示領域に形成される薄膜トランジスタ２１０及び基板１００の周辺領域に形成されるキャパシタ３００を含む。
【０１０６】
図７及び図８に示したキャパシタ３００がアレイ基板７００上に配置される位置は、図１のアレイ基板５００に示したキャパシタ３００が配置される位置と実質的に同じなので、キャパシタが形成される位置と関連する重複説明は省略する。又、図１乃至図３に示したアレイ基板５００の構成要素と類似であるか、実質的に同じ構成要素には同じ参照番号を付与し、反復される詳細な説明は省略する。
【０１０７】
キャパシタ３００は、下部に位置する第１サブキャパシタ３１０、第１サブキャパシタ３１０の上部に位置する第２サブキャパシタ３５０を含む。
【０１０８】
第１サブキャパシタ３１０は、下部電極層３１１、下部電極層３１１上に形成される中間電極層３３０、及び下部電極層３１１と中間電極層３３０との間に介在する第１誘電層３１５を含む。
【０１０９】
又、第２サブキャパシタ３５０は、中間電極層３３０、中間電極層３３０上に形成される上部電極層３５１、及び中間電極層３３０と上部電極層３５１との間に介在する第２誘電層３５５を含む。
【０１１０】
キャパシタ３００は、第１サブキャパシタ３１０の第１誘電層３１５及び第２サブキャパシタ３５０の第２誘電層３５５を貫通する少なくとも１つ以上のコンタクト部３９０を更に含む。
【０１１１】
本実施例では、コンタクト部３９０は、キャパシタ３００の外郭に形成されているが、本発明はこれに限定されるものではない。即ち、コンタクト部３９０は、キャパシタの内部に形成されるようにすることもできる。
【０１１２】
第１サブキャパシタ３１０の下部電極層３１１と第２サブキャパシタ３５０の上部電極層３５１は、コンタクト部３９０で互いに接触する。これによって、第１サブキャパシタ３１０と第２サブキャパシタ３５０は電気的に並列接続される。第１サブキャパシタ３１０と第２サブキャパシタ３５０が電気的に並列接続されるので、図４で説明したように、面積を増加させることなく、キャパシタ３００の容量を増加させることができる。
【０１１３】
一方、追加工程を減らすために、薄膜トランジスタ２１０のゲート電極２１１、薄膜トランジスタ２１０のソース電極２１３及びドレイン電極２１４、又は透明電極２５０を形成する工程が進行される時に、下部電極層３１１、中間電極層３３０、及び上部電極層３５１を形成する工程を同時に進行することができる。
【０１１４】
例えば、第１サブキャパシタ３１０の下部電極層３１１は、薄膜トランジスタ２１０のゲート電極２１１を形成する層と同じ層から形成でき、中間電極層３３０は、薄膜トランジスタ２１０のソース電極２１３及びドレイン電極２１４を形成する層と同じ層から形成できる。
【０１１５】
又、第２サブキャパシタ３５０の上部電極層３５１は、透明電極２５０を形成する層と同じ層から形成できる。仮に、アレイ基板７００が反射電極（図示せず）を更に含むと、第２サブキャパシタ３５０の上部電極層３５１は、反射電極（図示せず）を形成する層と同じ層から形成されるようにすることもできる。
【０１１６】
アレイ基板７００は、第１サブキャパシタ３１０の下部電極層３１１と電気的に連結される第１パッド４１０及び中間電極層３３０に電気的に連結される第２パッド４２０を含む。
【０１１７】
第１パッド４１０は、第１サブキャパシタ３１０の下部電極層３１１から延長された第１電圧印加配線４６０を通じて下部電極層３１１と電気的に連結できる。又、第１パッド４１０は、第１電圧印加配線４６０から延長された第１パッド電極４１１を含むこともできる。その際、下部電極層３１１、第１電圧印加配線４６０、及び第１パッド電極４１１は、例えば、薄膜トランジスタ２１０のゲート電極２１１を形成する層と同じ層から形成されるようにすることができる。
【０１１８】
第２パッド４１０は、第２サブキャパシタ３５０の上部電極層３５１から延長された第２電圧印加配線４７０を通じて上部電極層３５１と電気的に連結できる。又、第２パッド４１０は、第２電圧印加配線４７０から延長された第２パッド電極４２１を含むこともできる。その際、上部電極層３５１、第２電圧印加配線４７０、及び第２パッド電極４２１は、例えば、薄膜トランジスタ２１０のソース及びドレイン電極２１３、２１４を形成する層と同じ層から形成されるようにすることができる。
【０１１９】
第１パッド４１０は、第１パッド電極４１１上に形成される第１カバー電極４１５を更に含むことができ、第２パッド４２０は、第２パッド電極４２１上に形成される第２カバー電極４２５を更に含むことができる。
【０１２０】
第１及び第２カバー電極４１５、４２５は、第１及び第２パッド電極４１１、４２１が腐食されることを防止するか、第１及び第２パッド４１０、４２０の抵抗値を低くする役割を果たす。
【０１２１】
第１及び第２カバー電極４１５、４２５は、例えば、ＩＴＯ、ＩＺＯのように耐蝕性と導電性を同時に有する物質からなることが好ましい。
【０１２２】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【０１２３】
【図１】本発明の第１実施例によるアレイ基板を概略的に示す平面図である。
【図２】図１に示したキャパシタ及び画素部を拡大して示す平面図である。
【図３】図２に示したＩ−Ｉ’に沿って切断した断面図である。
【図４】図２に示した第１及び第２サブキャパシタが電気的に並列接続された場合の、キャパシタの電気容量の増加を説明するための概念図である。
【図５】本発明の第２実施例によるアレイ基板のキャパシタ及び画素部を拡大して示す平面図である。
【図６】図５に示したＩＩ−ＩＩ’に沿って切断した断面図である。
【図７】本発明の第３実施例によるアレイ基板のキャパシタ及び画素部を拡大して示す平面図である。
【図８】図７に示したＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【符号の説明】
【０１２４】
１００    基板
２００    画素部
２１０    薄膜トランジスタ
２１１    ゲート電極
２１３    ソース電極
２１４    ドレイン電極
２１７    アモルファスシリコン層
２１８    ｎ＋アモルファスシリコン層
２２０    ゲート絶縁層
２３０    パシベーション層
２３５    有機絶縁層
２５０    透明電極
２５５    反射電極
２６０    データライン
２７０    ゲートライン
２８０    反射領域
２８３    透過窓
２９０    第３コンタクトホール
３００    キャパシタ
３１０    第１サブキャパシタ
３１１    下部電極層
３１５    第１誘電層
３３０    中間電極層
３５０、３６０    第２サブキャパシタ
３５１、３６１    上部電極層
３５５、３６５    第２誘電層
３９０    コンタクト部
４００    パッド部
４１０    第１パッド
４１１    第１パッド電極
４１２    第１中間層
４１３    第３中間層
４１５    第１カバー電極
４１９    第１コンタクトホール
４２０    第２パッド
４２１    第２パッド電極
４２２    第４中間層
４２３    第２中間層
４２５    第２カバー電極
４２９    第２コンタクトホール
４６０    第１電圧印加配線
４７０    第２電圧印加配線
４８０    第３電圧印加配線
４８５    第４電圧印加配線
４９０    駆動回路部
４９１    データ駆動部
４９２    ゲート駆動部
５００、６００、７００    アレイ基板
ＤＡ    表示領域
ＰＡ    周辺領域
【図１】
2007226225.tif 000003
【図２】
2007226225.tif 000004
【図３】
2007226225.tif 000005
【図４】
2007226225.tif 000006
【図５】
2007226225.tif 000007
【図６】
2007226225.tif 000008
【図７】
2007226225.tif 000009
【図８】
2007226225.tif 000010