(57)【要約】【課題】サリサイド構造のトランジスタと非サリサイド構造のトランジスタとが１つの基板に形成された半導体装置において、サリサイド化の際の保護膜によってサリサイド構造のトランジスタのコンタクト抵抗が上昇することを防ぐことができるようにする。【解決手段】半導体装置は、シリコンからなる基板１１に形成された、非サリサイド構造の第１のＭＩＳトランジスタ５１と、サリサイド構造の第２のＭＩＳトランジスタ５２とを備えている。第１のＭＩＳトランジスタ５１は、シリコンからなる第１のゲート電極１４Ａと、第１のサイドウォール１５Ａと、第１のソース・ドレイン１６Ａと、第１のゲート電極１４Ａの上面及び第１のソース・ドレイン１６Ａの上面を覆う、プラズマ雰囲気において成長させたプラズマ反応膜１８とを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコンからなる基板に形成され、第１のＭＩＳトランジスタと、第２のＭＩＳトランジスタとを備え、
前記第１のＭＩＳトランジスタは、シリコンからなる第１のゲート電極と、前記第１のゲート電極の側面上に形成された第１のサイドウォールと、前記基板における前記第１のサイドウォールの外側の領域に形成された第１のソース・ドレイン領域と、前記第１のゲート電極の上面及び前記第１のソース・ドレイン領域の上面を覆う、プラズマ反応膜とを有し、
前記第２のＭＩＳトランジスタは、シリコンからなる第２のゲート電極と、前記第２のゲート電極の側面上に形成された第２のサイドウォールと、前記基板における前記第２のサイドウォールの外側の領域に形成された第２のソース・ドレイン領域と、前記第２のゲート電極の上面及び前記第２のソース・ドレイン領域の上面を覆うシリサイド層とを有していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のサイドウォールは、前記プラズマ反応膜によって覆われていないことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のサイドウォールは、熱酸化膜からなる断面Ｉ字状のオフセットスペーサを含むことを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１のサイドウォールは、ＣＶＤ酸化膜からなる断面Ｌ字状のＬ字サイドウォールを含むことを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記プラズマ反応膜は、プラズマ酸化膜であることを特徴とする。
【請求項６】
請求項３に記載の半導体装置において、
前記プラズマ反応膜は、プラズマ酸化膜であり、
前記プラズマ酸化膜は、前記熱酸化膜と比べて同等又は高い密度を有する酸化シリコンからなることを特徴とする半導体装置。
【請求項７】
請求項３に記載の半導体装置において、
前記プラズマ反応膜は、プラズマ酸化膜であり、
前記プラズマ酸化膜は、前記熱酸化膜と比べてウェットエッチングにおけるエッチングレートが同等又は低いことを特徴とする半導体装置。
【請求項８】
請求項４に記載の半導体装置において、
前記プラズマ反応膜は、プラズマ酸化膜であり、
前記プラズマ酸化膜は、前記ＣＶＤ酸化膜と比べて密度が高い酸化シリコンからなることを特徴とする半導体装置。
【請求項９】
請求項４に記載の半導体装置において、
前記プラズマ反応膜は、プラズマ酸化膜であり、
前記プラズマ酸化膜は、前記ＣＶＤ酸化膜と比べてウェットエッチングにおけるエッチングレートが低いことを特徴とする半導体装置。
【請求項１０】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記プラズマ反応膜は、プラズマ窒化膜であることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置において、
前記プラズマ反応膜は、膜厚が１ｎｍ以上且つ６ｎｍ以下であることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体装置において、
前記プラズマ反応膜は、誘導結合方式により発生させたプラズマによって形成されていることを特徴とする半導体装置。
【請求項１３】
シリコンからなる基板の上に、シリコン膜からなる、第１のゲート電極及び第２のゲート電極を形成する工程（ａ）と、
前記第１のゲート電極の側面上に第１のサイドウォールを形成すると共に、前記第２のゲート電極の側面上に第２のサイドウォールを形成する工程（ｂ）と、
前記基板における前記第１のサイドウォールの外側の領域に第１のソース・ドレイン領域を形成すると共に、前記基板における前記第２のサイドウォールの外側の領域に第２のソース・ドレイン領域を形成する工程（ｃ）と、
前記第１のゲート電極及び第１のソース・ドレイン領域の上面を覆うプラズマ反応膜を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記第２のゲート電極の上面及び前記第２のソース・ドレイン領域の上面にシリサイド層を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記工程（ｄ）は、
前記基板をプラズマに曝すことにより、前記プラズマ反応膜を、前記第１のゲート電極及び第１のソース・ドレイン領域並びに前記第２のゲート電極及び第２のソース・ドレイン領域の上面に形成する工程と、
前記第２のゲート電極及び第２のソース・ドレイン領域の上面に形成した前記プラズマ反応膜を選択的に除去し、前記第１のゲート電極及び第１のソース・ドレイン領域の上面に前記プラズマ反応膜を残存させる工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３に記載の半導体装置の製造方法において、
前記工程（ｄ）は、
前記基板の上に、前記第２のゲート電極及び第２のソース・ドレイン領域を覆い、前記第１のゲート電極及び第１のソース・ドレイン領域に開口を有するレジストを形成する工程と、
前記レジストを形成した前記基板をプラズマに曝すことにより、前記プラズマ反応膜を、前記第１のゲート電極及び第１のソース・ドレイン領域の上面に形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３〜１５のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）では、酸素ガスのプラズマ用いてプラズマ酸化膜からなる前記プラズマ反応膜を形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３〜１５のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）では、窒素ガスのプラズマを用いてプラズマ窒化膜からなる前記プラズマ反応膜を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１４〜１７のいずれか１項に記載の半導体装置の製造方法において、
前記プラズマは、誘導結合方式により発生させたプラズマであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にサリサイド構造のトランジスタと非サリサイド構造のトランジスタとが同一の基板上に形成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化及び高速動作化に伴い、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極及び配線の微細化が進行しつつある。
【０００３】
これに伴い、低抵抗の電極を有するサリサイド構造のトランジスタが必要とされている。サリサイド構造のトランジスタは、シリコン基板に形成されるソースドレイン拡散層領域とポリシリコン膜からなるゲート電極との上に高融点金属膜を形成した後、熱処理を行い自己整合的にソースドレイン拡散層の表面とゲート電極の表面に高融点金属のシリサイド層を形成したものである。
【０００４】
しかし、サリサイド構造のトランジスタは静電気（サージ）等による高電圧及び高電流が外部から印加された場合の耐性が低いため破壊され易い。従って、一般に半導体装置の入出力回路には、サージ等により生じる高電圧及び高電流に対する耐性を高めるため非サリサイド構造のトランジスタを用いる場合が多い。
【０００５】
また、アナログ回路等では、所望の抵抗を有する抵抗体が必要なため、低抵抗なサリサイド構造のソースドレイン拡散層及びゲート電極ではなく、一定の抵抗を有する非サリサイド構造のソースドレイン拡散層やゲートが必要となる場合がある。
【０００６】
同一基板の上にサリサイド構造のトランジスタと非サリサイド構造のトランジスタとが混在した半導体装置は、まず、基板に複数のトランジスタを形成した後、トランジスタを覆うシリコン酸化膜等の保護膜を形成する。次に、サリサイド構造のトランジスタとするトランジスタを覆う保護膜を除去した後、サリサイド化を行うことにより形成することができる（例えば、特許文献１を参照。）。
【特許文献１】特開２００１-１４４２８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体装置は、保護膜として膜厚が厚いシリコン酸化膜等を用いる必要がある。保護膜はソース・ドレインを形成した後に形成しなければならない。従って、ソース・ドレインの拡散プロファイルを維持するため、保護膜は低温で成形しなければならず、化学気相堆積（ＣＶＤ）法を用いて７５０℃以下の温度で堆積した酸化膜が用いられている。低温のＣＶＤ法により堆積した酸化膜は、高温の熱処理により形成した熱酸化膜と比べて密度が低く、フッ酸及びアンモニアと過酸化水素水との混合溶液（ＡＰＭ）等に対するエッチングレートが非常に高い。このため、保護膜の膜厚が薄い場合には、プロセス中で行われるウェット洗浄の際に消失し、非サリサイド構造のトランジスタを保護することができないので、保護膜の膜厚は３０ｎｍ以上必要となる。
【０００８】
保護膜の膜厚を厚くすることにより次のような問題が生じる。図４は従来のサリサイド構造のトランジスタの断面を示している。図４に示すように、保護膜１１８がサイドウォール１１５の裾部に残存している。保護膜１１８は基板１２０の全面に形成した後、サリサイド構造のトランジスタを形成する領域に形成された部分をドライエッチングにより除去する。従来の半導体装置においては保護膜が厚いため、サイドウォールの裾部に保護膜が残存してしまう。保護膜が残存しないようにさらにエッチングを行うと、オーバーエッチによりソース・ドレイン１１６及びゲート電極１１４等の表面が削られ、トランジスタの特性が劣化してしまう。
【０００９】
保護膜が残存した状態で、サリサイド化を行うと、シリサイド層１１９が形成される領域が狭くなる。半導体装置の微細化により、ゲート電極間の幅は１４０ｎｍ程度となっているため、数十ｎｍの保護膜が残存する影響は大きく、サリサイド層１１９と接続するコンタクトプラグのコンタクト抵抗が上昇するという問題が生じる。
【００１０】
本発明は、前記従来の問題を解決し、サリサイド構造のトランジスタと非サリサイド構造のトランジスタとが１つの基板に形成された半導体装置において、サリサイド化の際の保護膜によってサリサイド構造のトランジスタのコンタクト抵抗が上昇することがない半導体装置及びその製造方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記従来の課題を解決するため、本発明は半導体装置を、非サリサイド構造のトランジスタがプラズマ反応膜からなる保護膜を備えている構成とする。
【００１２】
具体的に本発明に係る半導体装置は、シリコンからなる基板に形成され、第１のＭＩＳトランジスタと、第２のＭＩＳトランジスタとを備え、第１のＭＩＳトランジスタは、シリコンからなる第１のゲート電極と、第１のゲート電極の側面上に形成された第１のサイドウォールと、基板における第１のサイドウォールの外側の領域に形成された第１のソース・ドレイン領域と、第１のゲート電極の上面及び第１のソース・ドレイン領域の上面を覆う、プラズマ反応膜とを有し、第２のＭＩＳトランジスタは、シリコンからなる第２のゲート電極と、第２のゲート電極の側面上に形成された第２のサイドウォールと、基板における第２のサイドウォールの外側の領域に形成された第２のソース・ドレイン領域と、第２のゲート電極の上面及び第２のソース・ドレイン領域の上面を覆うシリサイド層とを有していることを特徴とする。
【００１３】
本発明の半導体装置によれば、第１のゲート電極の上面及び第１のソース・ドレイン領域の上面を覆う、プラズマ反応膜を有しているため、薄い保護膜により非サリサイド構造のトランジスタを形成することが可能となる。従って、サリサイド構造のトランジスタのサイドウォールの裾部に保護膜が残存することがないので、シリサイド層の形成領域が狭くなることがない。その結果、サリサイド構造のトランジスタのシリサイド化したソース・ドレイン領域の抵抗及びコンタクト抵抗が上昇することを抑えることができる。
【００１４】
本発明の半導体装置において、第１のサイドウォールはプラズマ反応膜によって覆われていないことが好ましい。
【００１５】
本発明の半導体装置において、第１のサイドウォールは熱酸化膜からなる断面Ｉ字状のオフセットスペーサを含むことが好ましい。
【００１６】
本発明の半導体装置において、第１のサイドウォールはＣＶＤ酸化膜からなる断面Ｌ字状のＬ字サイドウォールを含むことが好ましい。
【００１７】
本発明の半導体装置においてプラズマ反応膜は、プラズマ酸化膜であることを特徴とする。
【００１８】
本発明の半導体装置において、プラズマ反応膜はプラズマ酸化膜であり、プラズマ酸化膜は、熱酸化膜と比べて同等又は高い密度を有する酸化シリコンからなることを特徴とする半導体装置。このような構成とすることにより、薄いプラズマ反応膜であっても、第１のＭＩＳトランジスタがシリサイド化されることを確実に防止できる。
【００１９】
本発明の半導体装置において、プラズマ反応膜はプラズマ酸化膜であり、プラズマ酸化膜は、熱酸化膜と比べてウェットエッチングにおけるエッチングレートが同等又は低いことが好ましい。
【００２０】
本発明の半導体装置において、プラズマ反応膜はプラズマ酸化膜であり、プラズマ酸化膜は、ＣＶＤ酸化膜と比べて密度が高い酸化シリコンからなることが好ましい。
【００２１】
本発明の半導体装置において、プラズマ反応膜はプラズマ酸化膜であり、プラズマ酸化膜はＣＶＤ酸化膜と比べてウェットエッチングにおけるエッチングレートが低いことが好ましい。
【００２２】
本発明の半導体装置において、プラズマ反応膜はプラズマ窒化膜であることを特徴とする半導体装置。窒化膜であっても酸化膜と同様の効果が得られる
本発明の半導体装置において、プラズマ反応膜は膜厚が１ｎｍ以上且つ６ｎｍ以下であることが好ましい。このような構成とすることにより、非サリサイド構造のトランジスタがサリサイド化されることを確実に防止し、サリサイド構造のトランジスタの裾部に保護膜が残存することを確実に防止できる。
【００２３】
本発明の半導体装置において、プラズマ反応膜は誘導結合方式により発生させたプラズマによって形成されていることが好ましい。
【００２４】
本発明に係る半導体装置の製造方法は、シリコンからなる基板の上に、シリコン膜からなる、第１のゲート電極及び第２のゲート電極を形成する工程（ａ）と、第１のゲート電極の側面上に第１のサイドウォールを形成すると共に、第２のゲート電極の側面上に第２のサイドウォールを形成する工程（ｂ）と、基板における第１のサイドウォールの外側の領域に第１のソース・ドレイン領域を形成すると共に、基板における第２のサイドウォールの外側の領域に第２のソース・ドレイン領域を形成する工程（ｃ）と、第１のゲート電極及び第１のソース・ドレイン領域の上面を覆うプラズマ反応膜を形成する工程（ｄ）と、工程（ｄ）の後に、第２のゲート電極の上面及び第２のソース・ドレイン領域の上面にシリサイド層を形成する工程（ｅ）とを備えていることを特徴とする。
【００２５】
本発明の半導体装置の製造方法によれば、第１のゲート電極及び第１のソース・ドレイン領域の上面を覆うプラズマ反応膜を形成する工程を備えているため、プロセス中の洗浄工程等において消失することがなく、ドライエッチングにより除去する場合には残存することがない薄いプラズマ反応膜により、第１のゲート電極及び第１のソース・ドレイン領域の上面が覆われる。従って、第１のＭＩＳトランジスタにおいては、シリサイド化を確実に防止でき、第２のＭＩＳトランジスタにおいては、膜の残存による不純物拡散層のシリサイド化の阻害を防止できる。その結果、非シリサイド構造のトランジスタとシリサイド構造のトランジスタとを確実に作り別けることが可能となり、且つシリサイド構造のトランジスタのシリサイド化したソース・ドレイン領域の抵抗及びコンタクト抵抗の上昇することがない半導体装置の製造方法を実現できる。
【００２６】
本発明の半導体装置の製造方法において工程（ｄ）は、基板をプラズマに曝すことにより、プラズマ反応膜を、第１のゲート電極及び第１のソース・ドレイン領域並びに第２のゲート電極及び第２のソース・ドレイン領域の上面に形成する工程と、第２のゲート電極及び第２のソース・ドレイン領域の上面に形成したプラズマ反応膜を選択的に除去し、第１のゲート電極及び第１のソース・ドレイン領域の上面にプラズマ反応膜を残存させる工程とを含むことが好ましい。このような構成とすることにより、第１のゲート電極及び第１のソース・ドレイン領域の上面のみを覆うプラズマ反応膜が確実に形成できる。
【００２７】
本発明の半導体装置の製造方法において工程（ｄ）は、基板の上に、第２のゲート電極及び第２のソース・ドレイン領域を覆い、第１のゲート電極及び第１のソース・ドレイン領域に開口を有するレジストを形成する工程と、レジストを形成した基板をプラズマに曝すことにより、プラズマ反応膜を、第１のゲート電極及び第１のソース・ドレイン領域の上面に形成する工程とを含むことが好ましい。このような構成とすることにより、第２のＭＩＳトランジスタの形成領域からプラズマ反応膜を除去するエッチングが不要となる。従って、第２のＭＩＳトランジスタのサイドウォールの裾部に膜が残存することがなく、第２のＭＩＳトランジスタの不純物拡散層のシリサイド化が阻害されることがない。また、プラズマ反応膜は常温で形成することができるため、マスクには通常のフォトレジストを用いることができるので、工程が複雑化することはない。
【００２８】
本発明の半導体装置の製造方法において工程（ｄ）では、酸素ガスのプラズマ用いてプラズマ酸化膜からなるプラズマ反応膜を形成することが好ましい。
【００２９】
本発明の半導体装置の製造方法において工程（ｄ）では、窒素ガスのプラズマを用いてプラズマ窒化膜からなるプラズマ反応膜を形成することが好ましい。
【００３０】
本発明の半導体装置の製造方法において、プラズマは誘導結合方式により発生させたプラズマであることが好ましい。
【発明の効果】
【００３１】
本発明に係る半導体装置及びその製造方法によれば、サリサイド構造のトランジスタと非サリサイド構造のトランジスタとが１つの基板に形成された半導体装置において、サリサイド化の際の保護膜によってサリサイド構造のトランジスタのコンタクト抵抗が上昇することがない半導体装置及びその製造方法を実現できる。
【発明を実施するための最良の形態】
【００３２】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る半導体装置の断面構成を示している。図中において、左側に非サリサイド構造形成領域ＳＡを示し、右側にサリサイド構造形成領域ＳＢを示している。
【００３３】
図１に示すように本実施形態の半導体装置は、シリコンからなる半導体基板１１に形成されたｐ型のウェル１２と、半導体基板１１（ウェル１２）の非サリサイド構造形成領域ＳＡの上に形成された非サリサイド構造を有する第１のＭＩＳトランジスタ５１と、半導体基板１１（ウェル１２）のサリサイド構造形成領域ＳＢの上に形成されたサリサイド構造を有する第２のＭＩＳトランジスタ５２とを備えており、第１のＭＩＳトランジスタ５１及び第２のＭＩＳトランジスタ５２は、層間絶縁膜２４に覆われている。
【００３４】
第１のＭＩＳトランジスタ５１は、半導体基板１１（ウェル１２）の上に形成されたゲート絶縁膜１３ａと、ゲート絶縁膜１３ａの上に形成されたポリシリコンからなるゲート電極１４ａと、ゲート電極１４ａの側面上に形成されたサイドウォール２０Ａと、半導体基板１１におけるゲート電極１４ａの両側方に位置する領域に形成されたｎ型のエクステンション領域１６ａと、半導体基板１１におけるエクステンション領域１６ａの下側に形成されたｐ型のポケット領域１７ａと、半導体基板１１におけるサイドウォール２０Ａの外側の領域に形成されたｎ型のソース・ドレイン領域２１ａと、ゲート電極１４ａの上面及びソース・ドレイン領域２１ａの上面に形成されたプラズマ反応膜２２とを有している。サイドウォール２０Ａは、ゲート電極１４ａの側面上に形成されたオフセットスペーサ１５ａと、オフセットスペーサ１５ａの側面上に形成された断面Ｌ字状の第１のサイドウォール（Ｌ字サイドウォール）１８ａと、第１のサイドウォール１８ａの上に形成された板状の第２のサイドウォール１９ａと有している。
【００３５】
第２のＭＩＳトランジスタ５２は、半導体基板１１（ウェル１２）の上に形成されたゲート絶縁膜１３ｂと、ゲート絶縁膜１３ｂ上に形成されたポリシリコンからなるゲート電極１４ｂと、ゲート電極１４ｂの側面上に形成されたサイドウォール２０Ｂと、半導体基板１１におけるゲート電極１４ｂの両側方に位置する領域に形成されたｎ型のエクステンション領域１６ｂと、半導体基板１１におけるエクステンション領域１６ｂの下側に形成されたｐ型のポケット領域１７ｂと、半導体基板１１におけるサイドウォール２０Ｂの外側の領域に形成されたｎ型のソース・ドレイン領域２１ｂと、ゲート電極１４ｂの上面及びソース・ドレイン領域２１ｂの上面に形成されたシリサイド層２３とを有している。そして、サイドウォール２０Ｂは、ゲート電極１４ｂの側面上に形成されたオフセットスペーサ１５ｂと、オフセットスペーサ１５ｂの側面上に形成された断面Ｌ字状の第１のサイドウォール（Ｌ字サイドウォール）１８ｂと、第１のサイドウォール１８ｂの上に形成された板状の第２のサイドウォール１９ｂと有している。
【００３６】
図１において図示していないが、第１のＭＩＳトランジスタ５１のゲート電極１４ａ及びソース・ドレイン領域２１ａ並びに第２のＭＩＳトランジスタ５２のゲート電極１４ｂ上に形成されたシリサイド層２３及びソース・ドレイン領域２１ｂ上に形成されたシリサイド層２３とそれぞれ電気的に接続された複数のコンタクトプラグ（図示せず）が層間絶縁膜２４に形成されている。
【００３７】
プラズマ反応膜２２は、酸素プラズマ雰囲気においてシリコンを酸化することにより形成した高密度のシリコン酸化膜（プラズマ酸化膜）であり、膜厚は約２ｎｍである。プラズマ反応膜２２は、高密度のシリコン酸化膜であるため、フッ酸及びＡＰＭに対するエッチング耐性が高い。このプラズマ反応膜２２は、ＣＶＤ法によって形成したシリコン酸化膜（ＣＶＤ酸化膜）よりも高密度で、且つ、ウェットエッチングにおけるエッチングレートが低い膜質を有している。従って、２ｎｍと薄い膜厚であってもプロセス中におけるウェット洗浄等により消失することはない。
【００３８】
一方、プラズマ反応膜２２の形成膜厚が薄いため、サリサイド構造形成領域ＳＢのプラズマ反応膜２２を除去した際に、第２のＭＩＳトランジスタ５２のサイドウォール２０Ｂの裾部にプラズマ反応膜２２を残存させることなく容易に除去することができる。また、プラズマ反応膜２２は、後で述べるようにサリサイド構造形成領域ＳＢには形成せず、非サリサイド構造形成領域ＳＡのみに選択的に形成することも可能である。その結果、サリサイド構造を有する第２のＭＩＳトランジスタ５２のソース・ドレイン領域２１ｂ上に形成されるシリサイド層２３のゲート長方向の形成領域幅（形成面積）が狭くならない。これにより、コンタクトプラグの下地となるシリサイド層２３の形成領域が減少しないため、サリサイド構造を有する第２のＭＩＳトランジスタ５２におけるシリサイド層２３を含むソース・ドレイン領域２１ｂの抵抗やコンタクト抵抗が小さい半導体装置を実現できる。
【００３９】
以下に、第１の実施形態に係る半導体装置の製造方法を説明する。図２（ａ）〜（ｄ）は本実施形態の半導体装置の製造方法を工程順に示している。
【００４０】
まず、図２（ａ）に示すように、シリコンからなる半導体基板１１にｐ型のウェル１２を形成する。その後、非サリサイド構造形成領域ＳＡにおける半導体基板１１（ウェル１２）の上に、ゲート絶縁膜１３ａ及びポリシリコンからなるゲート電極１４ａを形成すると共に、サリサイド構造形成領域ＳＢにおける半導体基板１１の上に、ゲート絶縁膜１３ｂ及びポリシリコンからなるゲート電極１４ｂを形成する。続いて、ゲート電極１４ａ及びゲート電極１４ｂの側面上に熱酸化法によるシリコン酸化膜（熱酸化膜）からなるオフセットスペーサ１５ａ及びオフセットスペーサ１５ｂをそれぞれ形成する。その後、半導体基板１１に、ゲート電極１４ａとオフセットスペーサ１５ａと及びゲート電極１４ｂとオフセットスペーサ１５ｂとをマスクとして、ｎ型不純物であるヒ素（Ａｓ）イオンをイオン注入してｎ型のエクステンション領域１６ａ及びエクステンション領域１６ｂをそれぞれ形成する。続けて、半導体基板１１に、ゲート電極１４ａとオフセットスペーサ１５ａ及びゲート電極１４ｂとオフセットスペーサ１５ｂとをマスクとして、ｐ型不純物であるボロン（Ｂ）イオンをイオン注入してｐ型のポケット領域１７ａ及びポケット領域１７ｂをそれぞれ形成する。
【００４１】
その後、半導体基板１１上の全面に、シリコン酸化膜及びシリコン窒化膜を順次形成した後、異方性ドライエッチングによりシリコン窒化膜及びシリコン酸化膜を順次エッチングする。これにより、ゲート電極１４ａの側面上には、熱酸化膜からなるオフセットスペーサ１５ａと、オフセットスペーサ１５ａの側面上から半導体基板１１上に亘る領域に形成されたＣＶＤ酸化膜からなる断面Ｌ字状の第１のサイドウォール１８ａと、第１のサイドウォール１８ａ上に形成されたシリコン窒化膜からなる板状の第２のサイドウォール１９ａとからなるサイドウォール２０Ａを形成する。
【００４２】
一方、ゲート電極１４ｂの側面上には、熱酸化膜からなるオフセットスペーサ１５ｂと、オフセットスペーサ１５ｂの側面上から半導体基板１１上に亘る領域に形成されたＣＶＤ酸化膜からなる断面Ｌ字状の第１のサイドウォール１８ｂと、第１のサイドウォール１８ｂ上に形成されたシリコン窒化膜からなる板状の第２のサイドウォール１９ｂとからなるサイドウォール２０Ｂを形成する。
【００４３】
その後、半導体基板１１に、ゲート電極１４ａとサイドウォール２０Ａ及びゲート電極１４ｂとサイドウォール２０Ｂとをマスクにして、ｎ型不純物であるヒ素（Ａｓ）イオン及びリン（Ｐ）イオンを順次イオン注入してｎ型のソース・ドレイン領域２１ａ及びソース・ドレイン領域２１ｂをそれぞれ形成する。なお、ゲート電極１４ａとゲート電極１４ｂとの間に位置するソース・ドレイン領域は共通で同一のソース・ドレイン領域からなるが、以降の説明を容易にするため、点線より左側の領域を非サリサイド構造形成領域ＳＡのソース・ドレイン領域２１ａとし、点線より右側の領域をサリサイド構造形成領域ＳＢのソース・ドレイン領域２１ｂとする。
【００４４】
その後、半導体基板１１を誘導結合型のプラズマチャンバ中において、常温で酸素プラズマに曝すことにより、シリコン表面が露出している部分を酸化してシリコン酸化膜（プラズマ酸化膜）からなるプラズマ反応膜２２を形成する。
【００４５】
具体的に、プラズマ反応膜２２は、ゲート電極１４ａ及びゲート電極１４ｂの上面並びにソース・ドレイン領域２１ａ及びソース・ドレイン領域２１ｂの上面に選択的に形成される。プラズマ反応膜２２の密度は、熱酸化膜からなるオフセットスペーサ１５ａ及びオフセットスペーサ１５ｂの密度と同等又は高く、ＣＶＤ酸化膜からなる第１のサイドウォール１８ａ及び第１のサイドウォール１８ｂの密度と比べて遙かに高い。また、プラズマ反応膜２２のウェットエッチングにおけるエッチングレートは、熱酸化膜からなるオフセットスペーサ１５ａ及びオフセットスペーサ１５ｂのエッチングレートと同等又は低く、ＣＶＤ酸化膜からなる第１のサイドウォール１８ａ及び第１のサイドウォール１８ｂのエッチング速度と比べて遙かに低い。このため、本実施形態においては、プラズマ反応膜２２の膜厚を２ｎｍとしたが、少なくとも１ｎｍあれば第１のＭＩＳトランジスタ５１のシリサイド化を防止できる。また、形成の容易さから考えてプラズマ反応膜２２の膜厚は６ｎｍ以下とすることが好ましい。
【００４６】
次に、図２（ｂ）に示すように半導体基板１１の上に、非サリサイド構造形成領域ＳＡを覆い、サリサイド構造形成領域ＳＢに開口を有するレジスト３１を形成する。これにより、レジスト３１は、非サリサイド構造形成領域ＳＡにおけるプラズマ反応膜２２を覆い、サリサイド構造形成領域ＳＢにおけるプラズマ反応膜２２を露出する。その後、レジスト３１をエッチングマスクとして、サリサイド構造形成領域ＳＢにおけるゲート電極１４ｂ及びソース・ドレイン領域２１ｂの上に形成されたプラズマ反応膜２２をドライエッチングにより除去する。これにより、サリサイド構造形成領域ＳＢにおけるゲート電極１４ｂの上面及びソース・ドレイン領域１６ｃの上面を露出する。このとき、プラズマ反応膜２２の膜厚が薄いため、オーバーエッチングを十分行ってもゲート電極１４ｂ及びソース・ドレイン領域２１ｂの表面が削られることはなく、サイドウォール２０Ｂの裾部にプラズマ反応膜２２を残存させることなくエッチングすることができる。
【００４７】
次に、図２（ｃ）に示すように、レジスト３１をアッシングと洗浄により除去した後、半導体基板１１の上に高融点金属膜３２を堆積する。高融点金属膜３２としては、ニッケル（Ｎｉ）、コバルト（Ｃｏ）又はチタン（Ｔｉ）等を用いればよい。
【００４８】
続いて、１回目の熱処理を行い、高融点金属膜３２とゲート電極１４ｂ及びソース・ドレイン領域２１ｂにおけるシリコンとを反応させて、ゲート電極１４ｂ及びソース・ドレイン領域２１ｂの表面にシリサイド層２３を形成する。
【００４９】
次に、図２（ｄ）に示すように、未反応で残存している高融点金属膜３２をウェットエッチングにより除去した後、１回目の熱処理よりも高温で２回目の熱処理を行いシリサイド層２３の低抵抗化を行う。これにより、非サイサイド構造形成領域ＳＡには、ゲート電極１４ａ及びソース・ドレイン領域２１ａの上面にシリサイド層が形成されていない非サリサイド構造を有する第１のＭＩＳトランジスタ５１が形成される。一方、サリサイド構造形成領域ＳＢには、ゲート電極１４ｂ及びソース・ドレイン領域２１ｂの上面にシリサイド層２３が形成されているサリサイド構造を有する第２のＭＩＳトランジスタ５２が形成される。その後、第１のＭＩＳトランジスタ５１及び第２のＭＩＳトランジスタ５２を覆う層間絶縁膜２４を形成する。その後、層間絶縁膜２４にゲート電極１４ａ及びソース・ドレイン領域２１ａ並びにゲート電極１４ｂ上のシリサイド層２３及びソース・ドレイン領域２１ｂ上のシリサイド層２３に到達するコンタクトプラグ（図示せず）をそれぞれ形成した後、層間絶縁膜２４上には各コンタクトプラグに接続する配線（図示せず）を形成する。
【００５０】
本実施形態の半導体装置の製造方法によれば、サリサイド化の保護膜として薄いプラズマ反応膜２２を用いているため、サリサイド構造形成領域ＳＢのプラズマ反応膜２２をドライエッチングで除去する際に、第２のＭＩＳトランジスタ５２のサイドウォール２０Ｂの裾部にプラズマ反応膜２２が残存することがない。従って、第２のＭＩＳトランジスタ５２のサイドウォール２０Ｂの外側に露出しているソース・ドレイン領域２１ｂの表面全体にシリサイド層２３を形成することができるので、コンタクトプラグの形成領域が狭くなり、コンタクト抵抗が上昇するという問題が発生することを回避できる。同時に、サイドウォールの裾部に残存する保護膜によってゲート電極同士の間隔が狭くなり、層間絶縁膜が均一に堆積できなくなるという問題の発生を抑えることも可能となる。また、プラズマ反応膜２２は密度が高い膜であるため、ウェットエッチングに対する耐性が高く、第１のＭＩＳトランジスタ５１がサリサイド化されることを確実に防止することができる。
【００５１】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。本実施形態の半導体装置は第１の実施形態の半導体装置と同一の構造を有しているため、構造の説明は省略する。図３（ａ）〜（ｄ）は第２の実施形態に係る半導体装置の製造方法を工程順に示している。半導体基板１１にゲート電極１４ａ及びゲート電極１４ｂと、サイドウォール２０Ａ及びサイドウォール２０Ｂと、エクステンション領域１６ａ及びエクステンション領域１６ｂと、ポケット領域１７ａ及びポケット領域１７ｂと、ソース・ドレイン領域２１ａ及びソース・ドレイン領域２１ｂを形成するまでは、第１の実施形態と同一であるため説明を省略する。
【００５２】
まず、図３（ａ）に示すように、半導体基板１１の上に、サリサイド構造形成領域ＳＢを覆い、非サリサイド構造形成領域ＳＡに開口を有するレジスト３３を形成する。これにより、レジスト３３は、サリサイド構造形成領域ＳＢにおけるゲート電極１４ｂの上面及びソース・ドレイン領域２１ｂの上面を覆い、非サリサイド構造形成領域ＳＡにおけるゲート電極１４ａの上面及びソース・ドレイン領域２１ａの上面を露出する。
【００５３】
次に、図３（ｂ）に示すように、レジスト３３を形成した半導体基板１１を誘導結合型のプラズマチャンバ中において、常温で酸素プラズマに曝すことにより、シリコン表面が露出しているゲート電極１４ａの上面及びソース・ドレイン領域２１ａの上面を酸化して厚さ２ｎｍのシリコン酸化膜からなるプラズマ反応膜２２を形成する。このとき、酸素プラズマ処理は常温で行うため、レジスト３３をプラズマ酸化防止膜として用いることができる。従って、プラズマ反応膜２２は、レジスト３３で覆われているゲート電極１４ｂの上面及びソース・ドレイン領域２１ｂの上面には形成されず、ゲート電極１４ａの上面及びソース・ドレイン領域２１ａの上面のみに選択的に形成される。
【００５４】
次に、図３（ｃ）に示すように、レジスト３３をアッシングと洗浄により除去した後、半導体基板１１の上に高融点金属膜３２を堆積する。高融点金属膜３２としては、Ｎｉ、Ｃｏ又はＴｉ等を用いればよい。
【００５５】
続いて、１回目の熱処理を行い、高融点金属膜３２とゲート電極１４ｂ及びソース・ドレイン領域２１ｂのシリコンとを反応させることにより、ゲート電極１４ｂ及びソース・ドレイン領域２１ｂの表面にシリサイド層２３を形成する。
【００５６】
次に、図３（ｄ）に示すように、未反応で残存している高融点金属膜３２をウェットエッチングにより除去した後、１回目の熱処理よりも高温で２回目の熱処理を行いシリサイド層２３の低抵抗化を行う。これにより、非サイサイド構造形成領域ＳＡには、ゲート電極１４ａ及びソース・ドレイン領域２１ａの上面にシリサイド層が形成されていない非サリサイド構造を有する第１のＭＩＳトランジスタ５１が形成される。一方、サリサイド構造形成領域ＳＢには、ゲート電極１４ｂ及びソース・ドレイン領域２１ｂの上面にシリサイド層２３が形成されているサリサイド構造を有する第２のＭＩＳトランジスタ５２が形成される。その後、第１のＭＩＳトランジスタ５１及び第２のＭＩＳトランジスタ５２を覆う層間絶縁膜２４を形成する。その後、層間絶縁膜２４にゲート電極１４ａ及びソース・ドレイン領域２１ａ並びにゲート電極１４ｂ上のシリサイド層２３及びソース・ドレイン領域２１ｂ上のシリサイド層２３に到達するコンタクトプラグ（図示せず）をそれぞれ形成した後、層間絶縁膜２４上には各コンタクトプラグに接続する配線（図示せず）を形成する。
【００５７】
本実施形態の半導体装置の製造方法によれば、非サイサイド構造形成領域ＳＡのみにプラズマ反応膜２２を選択的に形成するため、サイサイド構造形成領域ＳＢのプラズマ反応膜２２を除去するためのドライエッチングを行う必要がない。このため、サリサイド構造を有する第２のＭＩＳトランジスタ５２を形成するサイサイド構造形成領域ＳＢが、ドライエッチングによるダメージを受けることがない。また、本実施形態の半導体装置の製造方法においては、常温で行うプラズマ酸化法によりプラズマ反応膜２２を形成しているため、レジスト３３をプラズマ反応保護膜として使用できるため、工程が複雑化することはない。
【００５８】
なお、各実施形態においてｎ型のＭＩＳＦＥＴを形成する例を示したが、ｐ型ＭＩＳＦＥＴも同様の手法により形成することができる。また、プラズマ反応膜２２をシリコン酸化膜としたが、酸素プラズマに代えて窒素プラズマを用いることによりシリコン窒化膜を形成してもよい。また、第１のＭＩＳトランジスタ５１と第２のＭＩＳトランジスタ５２とが隣接している構成を例に示したが、それぞれの活性領域を素子分離領域によって囲み分離してもよい。
【００５９】
また、誘導型結合プラズマのチャンバには、通常のプラズマを発生させるコイルに高周波電流を印加するソースパワーのものだけでなく、例えば基板の裏面に高周波電源を設けプラズマイオンエネルギーを制御するようなバイアスパワーが別途設けられたものを用いてもよい。
【産業上の利用可能性】
【００６０】
本発明に係る半導体装置及びその製造方法は、サリサイド構造のトランジスタと非サリサイド構造のトランジスタとが１つの基板に形成された半導体装置において、サリサイド化の際の保護膜によってサリサイド構造のトランジスタのコンタクト抵抗が上昇することがない半導体装置及びその製造方法を実現でき、サリサイド構造のトランジスタと非サリサイド構造のトランジスタとが同一の基板上に形成された半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】従来のサリサイド構造のトランジスタを示す断面図である。
【符号の説明】
【００６２】
１１      半導体基板
１２      ウェル
１３ａ    ゲート絶縁膜
１３ｂ    ゲート絶縁膜
１４ａ    ゲート電極
１４ｂ    ゲート電極
１５ａ    オフセットスペーサ
１５ｂ    オフセットスペーサ
１６ａ    エクステンション領域
１６ｂ    エクステンション領域
１６ｃ    ソース・ドレイン領域
１７ａ    ポケット領域
１７ｂ    ポケット領域
１８ａ    第１のサイドウォール
１８ｂ    第１のサイドウォール
１９ａ    第２のサイドウォール
１９ｂ    第２のサイドウォール
２０Ａ    サイドウォール
２０Ｂ    サイドウォール
２１ａ    ソース・ドレイン領域
２１ｂ    ソース・ドレイン領域
２２      プラズマ反応膜
２３      シリサイド層
２４      層間絶縁膜
３１      レジスト
３２      高融点金属膜
３３      レジスト
５１      第１のＭＩＳトランジスタ
５２      第２のＭＩＳトランジスタ
【図１】
2007165480.tif 000003
【図２】
2007165480.tif 000004
【図３】
2007165480.tif 000005
【図４】
2007165480.tif 000006