【事件の表示】
　平成　９年特許願第１３２２０５号「クロック再生回路」拒絶査定に対する審判事件［平成１０年１２月　８日出願公開、特開平１０−３２７２０８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続きの経緯・本願発明
　本願は、平成９年５月２２日の出願であって、その請求項１及び２に係る発明は、特許請求の範囲の請求項１及び２に記載された事項により特定される次のとおりのものである。（以下、「本願発明１及び２」という。）
　「【請求項１】　入力された多値ＱＡＭ信号を２分岐し、２分岐された前記多値ＱＡＭ信号のそれぞれを、局部搬送波発信器の出力を分岐した互いに９０゜位相差を持つ２つの局部搬送波で２つの混合器にて各々乗算検波し、復調して得られたアナログ同相信号Ｉとアナログ直交信号Ｑとを２つのＡ／Ｄ変換器で各々符号化したディジタル同相信号ＩＤとディジタル直交信号ＱＤとに変換し、得られた前記ディジタル同相信号ＩＤと前記ディジタル直交信号ＱＤとからクロック位相誤差検出回路によって検出した位相誤差を、ループフィルターを介して電圧制御発振器の制御電圧とし、該電圧制御発振器の発振出力を前記Ａ／Ｄ変換器のクロック入力に供給することで、クロック再生を行う多値ＱＡＭ復調回路のクロック再生回路において、
　前記クロック位相誤差検出回路は、入力信号ａと、縦列接続された第１、第２の１／２データ周期遅延回路によって前記入力信号ａを１データ周期遅延させた信号ｂとからオフセット補正値ｄを生成するオフセット補正値生成回路と、
　前記入力信号ａを前記第１の１／２データ周期遅延回路によって１／２データ周期遅延させた信号ｃから前記オフセット補正値ｄを減算する第１の減算回路と、
　前記入力信号ａから前記１データ周期遅延した信号ｂを減算する第２の減算回路と、
　前記第２の減算回路の演算結果に応じて前記第１の減算回路の出力信号の符号の反転および非反転を実行する符号反転器と、
　前記第２の減算回路の演算結果と第１のしきい値との大小を判定する第１の判定器と、
　前記入力信号ａに前記１データ周期遅延した信号ｂを加算する加算回路と、
　前記加算回路の演算結果と第２のしきい値との大小を判定する第２の判定器と、
　前記第１の判定器および第２の判定器の判定結果に応じて前記符号反転器の出力信号の通過および不通過を実行するゲート回路と、により構成されることを特徴とするクロック再生回路。
　【請求項２】  前記オフセット補正値生成回路は、
　前記入力信号ａのレベル判定を行う第１のスライサーと、
　前記信号ｂのレベル判定を行う第２のスライサーと、
　前記第１、第２のスライサーの出力信号の加算を行う加算回路と、
　該加算回路の加算結果を１／２するシフター回路と、により構成される請求項１に記載のクロック再生回路。」
　なお、本願発明１には「前記符号反転回路」と記載されているが、それ以前には「符号反転回路」が存在せず、「符号反転器」が記載されているので、「前記符号反転回路」は「前記符号反転器」の誤記と認め、本願発明１を上記のように認定した。
２　引用刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された、平成６年２月１０日に頒布された「特開平６−３７８３８号公報」（以下、引用刊行物１という。）、平成６年９月３０日に頒布された「特開平６−２７６２４７号公報」（以下、引用刊行物２という。）には、次の事項が記載されている。
　引用刊行物２
　記載事項（１）
「【００２４】
　先ず、多値ＱＡＭ復調器について図２を用いて説明する。入力端子１を介して供給された多値ＱＡＭ信号は同期検波回路２及び同期検波回路３に供給される。この同期検波回路２及び同期検波回路３は多値ＱＡＭ信号から２系列の位相変調信号であるＩ信号とＱ信号を再生する。」（４頁５欄３９〜４４行）
　記載事項（２）
「【００２５】
　例えばＩ信号は、搬送波再生回路４で再生された搬送波を同期検波回路２で多値ＱＡＭ信号に乗算することによって得られる。また例えばＱ信号は、π／２移相回路５を介した搬送波再生回路４からの搬送波を同期検波回路３で多値ＱＡＭ信号に乗算することによって得られる。ここで、上記搬送波再生回路４は、多値ＱＡＭ変調器側で用いられた搬送波と同じ搬送波を再生する回路である。」（４頁５欄４５行〜６欄２行）
　記載事項（３）
「【００２６】
　上記同期検波回路２からのＩ信号は、上記搬送波再生回路４、多値識別判定回路６及びクロック再生回路１０に供給される。上記同期検波回路３からのＱ信号は、上記搬送波再生回路４及び多値識別判定回路７に供給される。ここで、多値識別判定回路６及び７は、後述するクロック再生回路１０から供給される再生クロックに基づいて上記Ｉ信号及び上記Ｑ信号を多値識別判定し、例えば４値の振幅変調された信号から２ビットデータを得る。」（４頁６欄３〜１１行）
　記載事項（４）
「【００２７】
　上記多値識別判定回路６及び７から出力された例えば２次元の２ビットデータは、並列直列変換回路８に供給され、１次元の復調データとされ、出力端子９から導出される。」（４頁６欄１２〜１５行）
　記載事項（５）
「【００２８】
　ここで、クロック再生回路１０は、同期検波されて得られたＩ信号又はＱ信号（以下、Ｉ信号から得るものとして説明するがもちろんＱ信号からでもよい）からデータ変調に必要なタイミングのクロックを再生する回路であり、クロックを再生するための位相誤差を検出するクロック位相誤差検出回路１１と、このクロック位相誤差検出回路１１で検出された位相誤差信号の直流分を含めた低周波分を通過させるループフィルタ１２と、このループフィルタ１２でフィルタリングされた位相誤差に基づいて、クロックを発生する電圧制御発振器（以下ＶＣＯという）１３とから構成されており、伝送レートの２倍のクロックを再生し、該再生クロックを出力端子１４から上記同期検波２及び３や上記多値識別判定回路６及び７に供給している。」（４頁６欄１６行〜２９行）
　記載事項（６）
「【００３０】
　すなわち、上記クロック再生回路１０は、図１に示すように、入力端子２１から供給される多値ＱＡＭ信号のＩ信号を多値ＱＡＭ変調時の標本化周波数の２倍の周波数のクロックで遅延させる遅延回路２２及び遅延回路２３と、入力端子２１から供給される現在のＩ信号から遅延回路２２と遅延回路２３とにより２クロック遅延されたＩ信号を減算する減算回路２４と、この減算回路２４の減算結果に応じて遅延回路２２により１クロック遅延されたＩ信号の符号を反転又は非反転する符号反転回路２７と、上記減算回路２４の減算結果の絶対値が入力端子２６から供給される第１のしきい値よりも大きいか否かを判定する第１の判定回路２５と、入力端子２１から供給される現在のＩ信号と遅延回路２２、遅延回路２３とにより２クロック遅延されたＩ信号を加算する加算回路３０と、この加算回路３０の加算結果が入力端子３２から供給される第２のしきい値よりも小さいか否かを判定する第２の判定回路３１と、上記第１の判定回路２５及び上記第２の判定回路３１の判定結果に応じて上記符号反転回路２７で反転又は非反転された信号を通過させるゲート回路２８を有して構成され、該ゲート回路２８が出力端子２９を介して導出する位相誤差検出信号は、上述のループフィルタ１２及びＶＣＯ１３を介して再生クロックとされ、出力端子１４から導出される。」（４頁６欄３７行〜５頁７欄１０行）
　記載事項（７）
「【請求項１】　入力信号である多値ディジタル変調信号からクロックを再生するクロック再生回路において、
　現在の入力信号から１データ周期遅れた入力信号を減算する減算部と、
　この減算部の減算結果に応じて１／２データ周期遅れた入力信号の符号を反転又は非反転する符号反転部と、
　上記減算部の減算結果に応じた値が第１のしきい値よりも大きいか否かを判定する第１の判定部と、
　現在の入力信号と１データ周期遅れた入力信号を加算する加算部と、
　この加算部の加算結果に応じた値が第２のしきい値よりも小さいか否かを判定する第２の判定部と、
　上記第１の判定部及び上記第２の判定部の判定結果に応じて上記符号反転部で反転又は非反転された信号を通過させるゲート部を有することを特徴とするクロック再生回路。」（２頁１欄２〜１７行）
　これらの記載事項（１）〜（７）によると、引用刊行物２には、「入力された多値ＱＡＭ信号を２分岐し、２分岐された前記多値ＱＡＭ信号のそれぞれを、搬送波再生回路の出力を分岐した互いに９０゜位相差を持つ２つの搬送波で２つの同期検波回路にて各々乗算検波し、復調して得られたＩ信号とＱ信号とを２つの多値識別判定回路で各々符号化したディジタルＩ信号とディジタルＱ信号とに変換し、得られた前記Ｉ信号 または前記Ｑ信号からクロック位相誤差検出回路によって検出した位相誤差を、ループフィルターを介して電圧制御発振器の制御電圧とし、該電圧制御発振器の発振出力を前記多値識別判定回路のクロック入力に供給することで、クロック再生を行う多値ＱＡＭ復調回路のクロック再生回路において、
　前記クロック位相誤差検出回路は、
　前記入力信号ａから前記１データ周期遅延した信号ｂを減算する減算部と、
　前記減算部の演算結果に応じて遅延回路の出力信号の符号の反転および非反転を実行する符号反転回路と、
　前記減算部の演算結果と第１のしきい値との大小を判定する第１の判定部と、
　前記入力信号ａに前記１データ周期遅延した信号ｂを加算する加算部と、
　前記加算部の演算結果と第２のしきい値との大小を判定する第２の判定部と、
　前記第１の判定部および第２の判定部の判定結果に応じて前記符号反転回路の出力信号の通過および不通過を実行するゲート部と、により構成されることを特徴とするクロック再生回路。」の発明が記載されている。（以下、引用刊行物２に記載された発明という。）
　引用刊行物１
　記載事項（１）
「【００１２】
　【実施例】図１は、本発明のクロック位相誤差検出回路の一実施例の構成を示すブロック図である。遅延回路２は、図４の同期検波回路３２および３４により発生されたＩ信号およびＱ信号のどちらかである入力信号ａを１クロック時間遅延させて第１遅延信号ｂを発生し、この信号ｂを、遅延回路６の入力端子に供給するとともに、減算回路８のプラス入力端子に供給する。クロック信号の速度は、入力信号のデータレートの２倍である。」（３頁４欄４１〜４９行）
　記載事項（２）
「【００１３】
　入力信号ａは、また、減算回路４のマイナス入力端子に供給される。遅延回路６は、第１遅延信号ｂを１クロック時間遅延させて第２遅延信号ｃを発生し、この信号ｃを、減算回路４のプラス入力端子に供給するとともに、平均値回路１０に供給する。平均値回路１０は、入力信号ａと第２遅延信号ｃとを加算平均して加算平均信号ｄを発生し、この信号ｄを減算回路８のマイナスス入力端子に供給する。減算回路８は、第１遅延信号ｂから加算平均信号ｄを差し引いて第１差信号ｅを発生し、この信号ｅを反転回路１１に供給する。減算回路４は、第２遅延信号ｃから入力信号ａを差し引いて第２差信号ｆを発生し、この信号ｆの符号を示す信号を反転回路１１に供給する。」（３頁４欄５０行〜４頁５欄１２行）
　記載事項（３）
「【００１４】
　反転回路１１は、第２差信号ｆの符号が正のときには、第１差信号ｅをそのまクロック位相誤差信号として出力し、第２差信号ｆの符号が負のときには、第１差信号ｅを反転させてクロック位相誤差信号として出力する。クロック位相誤差信号が正極性のときは、クロック位相が進んでいることを示し、クロック位相誤差信号が負極性のときは、クロック位相が遅れていることを示し、クロック位相誤差信号の大きさが、クロック位相のずれの程度を示す。」（４頁５欄１３〜２１行）
　記載事項（４）
　「【００１５】
　図２は、図１の実施例の具体的回路例であるディジタル信号処理による１６ＱＡＭクロック位相誤差検出回路を示す。この例では、図１の遅延回路２および６が、それぞれ、Ｄ‐フリップフロップ２２および２６により構成され、図１の減算回路４、減算回路８および平均値回路１０が、それぞれ、全加算器２４、２６および３０により構成され、図１の反転回路１１が、排他的ＯＲゲート３１により構成されている。」（４頁５欄２２〜２９行）
　こららの記載事項（１）〜（４）によると、引用刊行物１には、「入力信号ａと、縦列接続された第１、第２の１／２データ周期遅延回路２、６によって前記入力信号ａを１データ周期遅延させた第２遅延信号ｃとから加算平均信号ｄを生成する平均値回路１０と、前記入力信号ａを前記第１の１／２データ周期遅延回路２によって１／２データ周期遅延させた第１遅延信号ｂから前記加算平均信号ｄを減算する第１の減算回路８と、前記入力信号ａから前記１データ周期遅延した第２遅延信号ｃを減算する第２の減算回路４と、前記第２の減算回路４の演算結果に応じて前記第１の減算回路８の第１差信号ｅの符号の反転および非反転を実行する反転回路１１とからなるクロック再生回路。」の発明が記載されている。（以下、引用刊行物１に記載された発明という。）
３　対比  
　本願発明１と引用刊行物２に記載された発明を対比する。
　引用刊行物２に記載された発明の「搬送波再生回路」、「搬送波」、「同期検波回路」、「Ｉ信号」、「Ｑ信号」、「多値識別判定回路」、「ディジタルＩ信号」、「ディジタルＱ信号」「減算部」、「符号反転回路」、「第１の判定部」、「加算部」、「第２の判定部」、「ゲート部」は、本願発明１の「局部搬送波発振器」、「局部搬送波」、「混合器」、「アナログ同相信号ＩＤ」、「アナログ直交信号ＱＤ」、「Ａ／Ｄ変換器」、「ディジタル同相信号ＩＤ」、「ディジタル直交信号ＱＤ」、「第２の減算回路」、「符号反転器」、「第１の判定器」、「加算回路」、「第２の判定器」、「ゲート回路」にそれぞれ相当する。
  したがって、両者は、「入力された多値ＱＡＭ信号を２分岐し、２分岐された前記多値ＱＡＭ信号のそれぞれを、局部搬送波発信器の出力を分岐した互いに９０゜位相差を持つ２つの局部搬送波で２つの混合器にて各々乗算検波し、復調して得られたアナログ同相信号Ｉとアナログ直交信号Ｑとを２つのＡ／Ｄ変換器で各々符号化したディジタル同相信号ＩＤとディジタル直交信号ＱＤとに変換し、得られたクロック位相誤差検出回路の入力信号からクロック位相誤差検出回路によって検出した位相誤差を、ループフィルターを介して電圧制御発振器の制御電圧とし、該電圧制御発振器の発振出力を前記Ａ／Ｄ変換器のクロック入力に供給することで、クロック再生を行う多値ＱＡＭ復調回路のクロック再生回路において、
　前記クロック位相誤差検出回路は、
　前記入力信号ａから前記１データ周期遅延した信号ｂを減算する第２の減算回路と、
　前記第２の減算回路の演算結果に応じて出力信号の符号の反転および非反転を実行する符号反転器と、
　前記第２の減算回路の演算結果と第１のしきい値との大小を判定する第１の判定器と、
　前記入力信号ａに前記１データ周期遅延した信号ｂを加算する加算回路と、
　前記加算回路の演算結果と第２のしきい値との大小を判定する第２の判定器と、
　前記第１の判定器および第２の判定器の判定結果に応じて前記符号反転器の出力信号の通過および不通過を実行するゲート回路と、により構成されることを特徴とするクロック再生回路。」である点で一致し、
　次の点で相違する。
　ａ）クロック位相誤差検出回路の入力信号として、本願発明１は「前記ディジタル同相信号ＩＤと前記ディジタル直交信号ＱＤと」を用いているのに対し、引用刊行物２に記載された発明は「前記Ｉ信号または前記Ｑ信号」を用いている点。
　ｂ）前記クロック位相誤差検出回路のオフセット補正手段として、本願発明１は「入力信号ａと、縦列接続された第１、第２の１／２データ周期遅延回路によって前記入力信号ａを１データ周期遅延させた信号ｂとからオフセット補正値ｄを生成するオフセット補正値生成回路と、前記入力信号ａを前記第１の１／２データ周期遅延回路によって１／２データ周期遅延させた信号ｃから前記オフセット補正値ｄを減算する第１の減算回路と」を設けているのに対し、引用刊行物２に記載された発明は、そのように構成されていない点。
　ｃ）出力信号の符号の反転および非反転を実行する符号反転器の出力信号として、本願発明１は「第１の減算回路の出力信号」を用いているのに対し、引用刊行物２に記載された発明は「遅延回路２２の出力信号」を用いている点。
４　当審の判断
  上記相違点について検討する。
　相違点ａ）について
　多値ＱＡＭ復調器において、クロック位相誤差検出回路の入力信号として、ディジタル同相信号ＩＤとディジタル直交信号ＱＤとを用いること、ディジタル同相信号ＩＤまたはディジタル直交信号ＱＤを用いることは周知技術（必要ならば特開平７−２２６７８１号公報、特開昭６１−７１７３６号公報、特開昭５９−１６１１４９号公報、特開昭６３−２１５２３５号公報参照）であるから、上記相違点ａ）は、当業者が容易に採用し得るものである。
　相違点ｂ）について
　引用刊行物１に記載された発明の「第２遅延信号ｃ」、「加算平均信号ｄ」、「平均値回路１０」、「第１遅延信号ｂ」、「第１の減算回路８」、「第１差信号ｅ」、「反転回路１１」は、本願発明１の「信号ｂ」、「オフセット補正値ｄ」、「オフセット補正値生成回路」、「信号ｃ」、「第１の減算回路」、「出力信号」、「符号反転器」にそれぞれ相当するので、引用刊行物１には、クロック位相誤差検出回路として、「入力信号ａと、縦列接続された第１、第２の１／２データ周期遅延回路によって前記入力信号ａを１データ周期遅延させた信号ｂとからオフセット補正値ｄを生成するオフセット補正値生成回路と、前記入力信号ａを前記第１の１／２データ周期遅延回路によって１／２データ周期遅延させた信号ｃから前記オフセット補正値ｄを減算する第１の減算回路と、前記入力信号ａから前記１データ周期遅延した信号ｂを減算する第２の減算回路と、前記第２の減算回路の演算結果に応じて前記第１の減算回路の出力信号の符号の反転および非反転を実行する符号反転器と」からなる発明が、クロック位相誤差検出回路のオフセット補正手段として、「入力信号ａと、縦列接続された第１、第２の１／２データ周期遅延回路によって前記入力信号ａを１データ周期遅延させた信号ｂとからオフセット補正値ｄを生成するオフセット補正値生成回路と、前記入力信号ａを前記第１の１／２データ周期遅延回路によって１／２データ周期遅延させた信号ｃから前記オフセット補正値ｄを減算する第１の減算回路と」からなる発明がそれぞれ記載されている。
　そして、引用刊行物２に記載された発明と引用刊行物１に記載された発明とは、共に多値ＱＡＭ復調器の発明であるから、引用刊行物２に記載された発明に引用刊行物１に記載された発明を適用する動議付けは存在する。したがって、引用刊行物２に記載された発明において、クロック位相誤差検出回路のオフセット補正手段として引用刊行物１に記載された発明のクロック位相誤差検出回路のオフセット補正手段を適用することに格別の困難性が存在しないので、上記相違点ｂ）は、当業者が容易に想到し得るものである。
  相違点ｃ）について
　引用刊行物２に記載された発明に引用刊行物１に記載された発明のクロック位相誤差検出回路のオフセット補正手段を適用すると、出力信号の符号の反転および非反転を実行する符号反転器の出力信号は、引用刊行物１に記載された発明の「減算回路８の出力信号」、即ち本願発明１の「第１の減算回路の出力信号」の構成に当然なるので、上記相違点ｃ）には、格別の意味がない。
　５．審判請求人の主張
　審判請求人は、審判請求書において「このような構成の採用により、入力端子１１２から判定回路１１１に与えるしきい値を大きくすることができ、これにより位相誤差検出に使用できる信号の変化を全信号変化の最大１／２まで増やすことができるので、データの更新回数が増加し周波数変動に対する応答が早くなるので、ジッタ成分が少なく精度の高いクロック再生を行うことができる効果があります。」（３頁１１〜１６行）、「上述のように、いずれの引用例もＱＡＭ値が多値になればなるほど精度の高いクロック再生ができなくなるもので、本願はこの課題をオフセット補正を行い位相誤差データを得ることで解決するものです。以上説明したように、課題が異なる引用例１，２を組み合わせるという動議付けが生じるものではなく、たとえ組み合わせたとしても本願の特徴であるオフセット補正を行うという技術思想を容易に想到できるものではありません。」（４頁２１〜２６行）と主張している。しかし、多値数に応じて判定回路１１１の第２のしきい値を変えることは明細書に何も記載されておらず、本願発明１においても何も記載されていないので、「位相誤差検出に使用できる信号の変化を多くすること」が本願発明１の２番目の課題であり、その手段としてオフセット補正を行っているものであり、更に、本願発明の１番目の課題は「ジッタ成分が少なく精度の高いクロック再生を行うこと」であるので、結局、引用例１、２の課題である「ジッタ成分が少なく精度の高いクロック再生を行うこと」と同じである。したがって、上記主張は採用することができない。
　６．むすび
　したがって、本願発明１は、引用刊行物１、２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。