【事件の表示】
　特願２０１２−５１５１８８「タイトピッチのフリップチップ集積回路のパッケージを作る方法」拒絶査定不服審判事件〔平成２２年１２月１６日国際公開，ＷＯ２０１０／１４４８２３，平成２４年１１月２２日国内公表，特表２０１２−５２９７７６〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，２０１０年６月１１日（パリ条約による優先権主張外国庁受理２００９年６月１１日，アメリカ合衆国）を国際出願日とする出願であって，平成２５年４月２６日付けで拒絶の理由が通知され，同年８月７日に意見書と手続補正書が提出され，同年９月１７日に拒絶査定がされたものである。
　その後，平成２６年１月２３日に拒絶査定不服審判が請求され，同年４月１５日付けで当審から最後の拒絶の理由を通知し，同年６月１６日に意見書と手続補正書が提出された。
　
第２　補正の却下の決定
　
［補正の却下の決定の結論］
　平成２６年６月１６日に提出された手続補正書による補正を却下する。
　
［理　由］
１　補正の内容
　平成２６年６月１６日に提出された手続補正書による補正（以下「本件補正」という。）は，補正前の特許請求の範囲の請求項１−１７を補正して，補正後の請求項１−１７とするものであって，補正前後の請求項１，請求項５及び請求項１３は各々次のとおりである。
　
＜補正前＞
「【請求項１】
　パッケージ基板にダイを取り付ける方法であって，
　前記ダイの少なくとも一部をはんだペーストに浸すステップと，
　前記パッケージ基板上にフラックス樹脂を付けるステップと，
　前記パッケージ基板上に前記ダイを配置するステップと，
　前記パッケージ基板に前記ダイを取り付けるために前記はんだペーストをリフローするステップと，
を含み，
　前記フラックス樹脂の厚さは５〜１５μｍである，パッケージ基板にダイを取り付ける方法。」
　
「【請求項５】
　パッケージ基板にダイを取り付ける方法であって，
　はんだペーストを前記パッケージ基板に付けるステップと，
　前記パッケージ基板上にフラックス樹脂を付けるステップと，
　前記はんだペーストをリフローする前に，前記パッケージ基板上に前記ダイを配置するステップと，
　前記パッケージ基板に前記ダイを取り付けるために前記はんだペーストをリフローするステップと，
を含み，
　前記フラックス樹脂の厚さは５〜１５μｍである，パッケージ基板にダイを取り付ける方法。」
　
「【請求項１３】
　パッケージ基板にダイを取り付ける方法であって，
　はんだペーストを前記パッケージ基板上のパッド上に分注するステップと，
　前記パッケージ基板上にフラックス樹脂を付けるステップと，
　前記はんだペーストをリフローする前に，前記パッケージ基板上に前記ダイを配置するステップと，
　前記パッケージ基板に前記ダイを取り付けるために前記はんだペーストをリフローするステップと，
を含み，
　前記フラックス樹脂の厚さは５〜１５μｍである，パッケージ基板にダイを取り付ける方法。」
　
＜補正後＞
「【請求項１】
　パッケージ基板にダイを取り付ける方法であって，
　前記ダイの少なくとも一部をはんだペーストに浸すステップと，
　前記パッケージ基板上にフラックス樹脂を付けるステップと，
　前記パッケージ基板上に前記ダイを配置するステップと，
　前記パッケージ基板に前記ダイを取り付けるために前記はんだペーストをリフローするステップと，
を含み，
　前記フラックス樹脂の厚さは５〜１５μｍであり，前記はんだペーストは，フラックス及び微粒子のはんだを組み合わせた物質である，パッケージ基板にダイを取り付ける方法。」
　
「【請求項５】
　パッケージ基板にダイを取り付ける方法であって，
　はんだペーストを前記パッケージ基板に付けるステップと，
　前記パッケージ基板上にフラックス樹脂を付けるステップと，
　前記はんだペーストをリフローする前に，前記パッケージ基板上に前記ダイを配置するステップと，
　前記パッケージ基板に前記ダイを取り付けるために前記はんだペーストをリフローするステップと，
を含み，
　前記フラックス樹脂の厚さは５〜１５μｍであり，前記はんだペーストは，フラックス及び微粒子のはんだを組み合わせた物質である，パッケージ基板にダイを取り付ける方法。」
　
「【請求項１３】
　パッケージ基板にダイを取り付ける方法であって，
　はんだペーストを前記パッケージ基板上のパッド上に分注するステップと，
　前記パッケージ基板上にフラックス樹脂を付けるステップと，
　前記はんだペーストをリフローする前に，前記パッケージ基板上に前記ダイを配置するステップと，
　前記パッケージ基板に前記ダイを取り付けるために前記はんだペーストをリフローするステップと，
を含み，
　前記フラックス樹脂の厚さは５〜１５μｍであり，前記はんだペーストは，フラックス及び微粒子のはんだを組み合わせた物質である，パッケージ基板にダイを取り付ける方法。」
　
２　補正事項の整理
　本件補正の補正事項を整理すると次のとおりである。
　
（１）補正事項１
　補正前の請求項１，請求項５及び請求項１３の「前記フラックス樹脂の厚さは５〜１５μｍである」を補正して，補正後の請求項１，請求項５及び請求項１３の「前記フラックス樹脂の厚さは５〜１５μｍであり，前記はんだペーストは，フラックス及び微粒子のはんだを組み合わせた物質である」にすること。
　
３　新規事項追加の有無，及び，補正の目的の適否についての検討
（１）補正事項１について
　補正事項１により補正された部分は，本願の願書に最初に添付した明細書，特許請求の範囲又は図面（以下「当初明細書等」という。また，本願の願書に最初に添付した明細書を「当初明細書」という。）に記載されているものと認められるから，補正事項１は，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入するものではない。
　したがって，補正事項１は，当初明細書等に記載された事項の範囲内においてなされたものであるから，特許法第１７条の２第３項に規定する要件を満たす。
　また，補正事項１が，特許法第１７条の２第４項に規定する要件を満たすことは明らかである。
　さらに，補正事項１は，「はんだペースト」の組成を限定するものであるから，特許法第１７条の２第５項第２号に掲げる，特許請求の範囲の減縮を目的とするものに該当する。
　したがって，補正事項１は，特許法第１７条の２第５項に規定する要件を満たす。
　
（２）新規事項追加の有無，及び，補正の目的の適否についてのまとめ
　以上検討したとおりであるから，本件補正は，特許法第１７条の２第３項，第４項及び第５項に規定する要件を満たす。
　
４　独立特許要件についての検討
　本件補正は，特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とする補正であるから，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定によって，本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が，特許出願の際独立して特許を受けることができるものであることを要する。
　そこで，本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か，すなわち，本件補正がいわゆる独立特許要件を満たすものであるか否かについて，請求項１及び請求項５に係る発明について，更に検討を行う。
　
（１）補正後の発明
　本件補正による補正後の請求項１及び請求項５に係る発明（以下「本願補正発明１」及び「本願補正発明５」という。）は，本件補正により補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１及び請求項５に記載されている事項により特定されるとおりのものである。
　以下，再掲する。
　
「【請求項１】
　パッケージ基板にダイを取り付ける方法であって，
　前記ダイの少なくとも一部をはんだペーストに浸すステップと，
　前記パッケージ基板上にフラックス樹脂を付けるステップと，
　前記パッケージ基板上に前記ダイを配置するステップと，
　前記パッケージ基板に前記ダイを取り付けるために前記はんだペーストをリフローするステップと，
を含み，
　前記フラックス樹脂の厚さは５〜１５μｍであり，前記はんだペーストは，フラックス及び微粒子のはんだを組み合わせた物質である，パッケージ基板にダイを取り付ける方法。」
　
「【請求項５】
　パッケージ基板にダイを取り付ける方法であって，
　はんだペーストを前記パッケージ基板に付けるステップと，
　前記パッケージ基板上にフラックス樹脂を付けるステップと，
　前記はんだペーストをリフローする前に，前記パッケージ基板上に前記ダイを配置するステップと，
　前記パッケージ基板に前記ダイを取り付けるために前記はんだペーストをリフローするステップと，
を含み，
　前記フラックス樹脂の厚さは５〜１５μｍであり，前記はんだペーストは，フラックス及び微粒子のはんだを組み合わせた物質である，パッケージ基板にダイを取り付ける方法。」
　
（２）引用例とその記載事項，及び，引用発明
　当審の拒絶の理由で引用した，本願の優先権の主張の日前に日本国内において頒布された刊行物である下記の引用例１−６には，次の事項が記載されている。（なお，下線は，当合議体において付したものである。以下同じ。）
　
ア　引用例１：特開２０００−１６４６３１号公報
（１ａ）「【請求項１】
基板の電極に半田バンプが形成された電子部品を半田接合により実装するバンプ付電子部品の実装方法
基板の電極側表面を表面活性化処理する工程
基板表面にフラックスを塗布する工程
電子部品を搭載する工程
電子部品が搭載された基板を加熱することにより電子部品を基板の電極に半田接合する工程
　
（１ｂ）「【０００２】
【従来の技術】電子部品の実装方法として，フリップチップなどのように電子部品に半田の突出電極である半田バンプを形成し，この半田バンプを基板の電極に半田接合する方法が知られている。
　
（１ｃ）「【０００９】図１（ａ）において，
エポキシ樹脂系の基板１上には電極２が形成
電極２は銅などの良導体の金属上にメッキにより金膜を形成したもの
基板１の電極２以外の部分は，電気的絶縁，回路保護，半田付着防止のためにドライフィルムまたはソルダーレジスト等と呼ばれる樹脂製の膜で覆われている
【００１０】図１（ｂ）に示すように，基板１はプラズマ処理装置３の電極４上に載置される。蓋部材５と電極４によって閉囲される処理室７内を真空排気した後に酸素ガスなどのプラズマ発生用ガスを導入し，次いで電極４に高周波電源部６により高周波電圧を印加することにより，処理室７内にはプラズマが発生する。この
プラズマにより発生したイオンや電子により基板１の表面は活性化処理
【００１１】次に，図１（ｃ）に示すように
基板１の表面にはフラックスが塗布
フラックス９は，アルコール系の揮発性溶剤にロジンなどの活性作用を有する固形成分を含有させたもの
基板１の表面に膜厚１０〜３０μｍ程度の薄い均一なフラックス９の塗膜を形成
【００１２】次に基板１にはバンプ付の電子部品１０が搭載される。図２（ａ）に示すように，
半田バンプ１２が形成された電子部品１０は吸着ツール１１によって保持され，半田バンプ１２を電極２に位置合わせして電子部品１０を下降させることにより，基板１上に搭載
【００１３】この後
基板１はリフロー工程に送られ，図２（ｃ）に示すようにここで加熱されることにより半田バンプ１２は溶融し電極２に半田接合
このとき，フラックス９中の固形成分の活性作用により半田バンプ１２表面の酸化膜が除去され，良好な半田接合が行われる
このリフロー過程において，フラックス９中の揮発性分は蒸発し，半田接合後には固形成分９ａのみが残留する。この固形成分はフラックス９中の含有量を極力抑えているためわずかな量であり，したがって半田接合後の洗浄を省略することができる
　
（１ｄ）「【００１４】次に，フラックス塗布に先立って行われる表面活性化処理の効果について，実験結果に即して説明する。この実験は，
０．２ｍｍピッチで９００個のＰｂ−Ｓｎ共晶半田のバンプが設けられた電子部品
　
イ　引用発明１
　引用例１の上記摘記（１ａ）−（１ｄ）の記載から，引用例１には，以下に示す発明（以下「引用発明１」という。）が開示されていると認められる。
　
「基板の電極に，半田バンプが形成された電子部品を半田接合により実装するバンプ付電子部品の実装方法であって，
　銅などの良導体の金属上にメッキにより金膜が形成された電極を有し，前記電極以外の部分は，電気的絶縁，回路保護，半田付着防止のためにドライフィルムまたはソルダーレジスト等と呼ばれる樹脂製の膜で覆われている，エポキシ樹脂系の基板の表面を，プラズマにより発生したイオンや電子により活性化処理する工程と，
　前記基板の表面に，アルコール系の揮発性溶剤にロジンなどの活性作用を有する固形成分を含有させたフラックスを塗布する工程であって，前記フラックスが，膜厚１０〜３０μｍ程度の薄い均一な塗膜である工程と，
　半田バンプが形成された電子部品を，吸着ツールによって保持し，前記半田バンプを前記電極に位置合わせして前記電子部品を下降させることにより，前記基板上に搭載する工程と，
　前記基板をリフロー工程に送り，ここで加熱することにより前記半田バンプを溶融し前記電極に半田接合する工程であって，このとき，前記フラックス中の固形成分の活性作用により半田バンプ表面の酸化膜が除去され，良好な半田接合が行われるものであるとともに，かつ，このリフロー過程において，前記フラックス中の揮発性分は蒸発し，半田接合後には前記固形成分のみが残留し，この固形成分はフラックス中の含有量を極力抑えているためわずかな量であり，したがって半田接合後の洗浄を省略することができる工程と，
　を含む，バンプ付電子部品を基板に半田接合によって実装する方法。」
　
ウ　引用例２：特開２００４−１３４６４５号公報
（２ａ）「【請求項１】
下記工程（Ａ）および（Ｂ）を含むことを特徴とするバンプ付き半導体素子の実装方法。
（Ａ）半田材料をバンプ付き半導体素子のバンプに対して付着させる工程
（Ｂ）半田材料が付着したバンプ付き半導体素子を，リフロー処理によって，基板に対して実装する工程」
　
（２ｂ）「【００１５】
そこで，上記問題点を鋭意検討した結果，バンプ付き半導体素子のバンプに対して半田材料を付着させることにより，半田材料を印刷する際の位置決め工程を省略できるとともに，フレキシブル配線基板（以下，ＦＰＣ）等の比較的変形しやすい基板に対しても，微細なバンプ付き半導体素子を精度よくリフロー実装できることを見出した。
すなわち，本発明は，バンプ付き半導体素子，特にＢＧＡやＣＳＰ等の微細なバンプ付き半導体素子を，基板，特にＦＰＣに対しても，迅速かつ安価なリフロー実装によって容易に実施することができ，しかも
微細なバンプ付き半導体素子と，基板とをリフロー実装した場合であっても，実装不良の発生が少ないバンプ付き半導体素子の実装方法等を提供する
　
（２ｃ）「【００１６】
【課題を解決するための手段】
本発明によれば，下記工程（Ａ）および（Ｂ）を含むバンプ付き半導体素子の実装方法が提供され，上述した問題点を解決することができる。
（Ａ）半田材料を，バンプ付き半導体素子のバンプに対して付着させる工程
（Ｂ）半田材料が付着したバンプ付き半導体素子を，リフロー処理によって，基板に対して実装する工程
すなわち，
クリーム半田
等の半田材料を
バンプ付き半導体素子のバンプに対して付着させることにより
半田材料を介して，微細なバンプ付き半導体素子と，基板とを精度良くリフロー実装することができる
したがって，バンプ付き半導体素子を，基板に対して，迅速かつ安価なリフロー法によって容易に実装することができるとともに，微細なバンプ付き半導体素子における実装不良の発生を少なくすることができる
　
（２ｄ）「【００３３】
［
第１実施形態
第１実施形態は，図１（ａ）〜（ｃ）に例示するように，基板１９（パッド１７）に対するバンプ付き半導体素子１１の実装方法であって，下記工程（Ａ）および（Ｂ）を含むことを特徴とするバンプ付き半導体素子の実装方法である。
（Ａ）半田材料１５を，バンプ付き半導体素子１１のバンプ１３に対して付着させる工程
（Ｂ）半田材料１５が付着したバンプ付き半導体素子１１を，リフロー処理によって，基板１９（パッド１７）に対して実装する工程
なお，図１（ａ）および（ｂ）に示す態様が，工程（Ａ）に実質的に対応しており，図１（ｃ）に示す態様が，工程（Ｂ）に実質的に対応している。
【００３４】
１．工程（Ａ）　
（１）バンプ付き半導体素子　
第１実施形態で使用するバンプ付き半導体素子については，後述する第２の実施形態と，同様の内容とすることができる
バンプ付き半導体素子の詳細については，第２の実施形態における実装構造との関係で説明
【００３５】
（２）半田材料　
▲１▼種類　
バンプに付着させる半田材料の種類としては
Ｐｂを含まないＣｕ／Ｓｎ／Ａｇからなる半田と，フラックス材料との組み合わせからなるクリーム半田を用いることがより好ましい
また，バンプに付着させる半田材料としては，半田を含まずに，フラックス材料のみを使用することも好ましい。このようにフラックス材料のみを使用することにより，バンプへの均一付着がさらに容易となるとともに，隣接するバンプ間でのショート発生の問題を回避することができる。」
　
（２ｅ）「【００４０】
（３）
付着方法１
押し付け法
本発明において，バンプに対して半田材料を付着させる方法としては，図１（ａ）に示すように，
容器１４内に収容された半田材料１５に対して，バンプ１３が下方側に向いた状態のバンプ付き半導体素子１１を，治具１２を用いて下方（矢印方向）に押し付け，当該押し付け力を調整しながら，バンプ１３の先端部に半田材料１５を付着させる
この理由は，このように実施すると，簡易な装置を用いて，
バンプ付き半導体素子１１のバンプ１３の先端部あるいはその周辺部に半田材料１５を付着させる
したがって，図１（ｂ）に示すように，バンプ付き半導体素子１１と，基板１９のパッドとの位置合わせも容易になるばかりか，図１（ｃ）に示すように，バンプ付き半導体素子１１と，基板１９のパッドとを強固かつ位置ずれすることなく，電気接続することが可能となる。
また，半田材料１５の付着量の調整をさらに容易かつ比較的正確に実施することができることから，図１（ａ）に示すように，治具１２を用いて容器１４内に水平状態に保持された半田材料１５に対して押し付けることが好ましい。
さらにまた，半田材料１５の付着量のより正確な調整のためには，バンプ付き半導体素子１１の位置センサを設け，当該バンプ付き半導体素子の位置から判断して，治具１２による押し付け力を制御することが好ましい。」
　
（２ｆ）「【００４８】　
２．工程（Ｂ）　
（１）位置合わせ工程　
図８（ａ）に示すように，
半田材料５５が付着したバンプ付き半導体素子５１を基板５９のパッド５７と位置合わせした後，基板５９上に載置する
また，図８（ａ）に示すように，バンプ付き半導体素子１１の位置合わせに際して，バンプ付き半導体素子１１に位置合わせマーク５０を設けておき，それを目印にバンプ付き半導体素子５１を基板５９上に載置することが好ましい。
【００４９】　
（２）リフロー処理工程　
工程（Ｂ）におけるリフロー処理条件は，特に制限されるものではないが，例えば，赤外線や加熱不活性ガスを用いて，ピーク温度が２００〜３００℃であるとともに，処理時間が５秒〜１０分の条件で加熱することが好ましい。
なお，リフロー処理中に，半田材料が酸化しないように，
不活性状態でリフロー処理を実施する
　
（２ｇ）「【００５１】
［
第２実施形態
　第２実施形態は，図１（ａ）〜（ｃ）に例示するように，第１実施形態で説明した下記工程（Ａ）および（Ｂ）により，バンプ付き半導体素子１１を基板１９上に実装してなるバンプ付き半導体素子の実装構造である。
（Ａ）半田材料１５を，バンプ付き半導体素子１１のバンプ１３に対して付着させる工程
（Ｂ）半田材料１５が付着したバンプ付き半導体素子１１を，リフロー処理によって，基板１９に対して実装する工程
【００５２】
１．工程（Ａ）および（Ｂ）　
　第１の実施形態で説明したのと同様の内容とすることができるため，ここでの説明は省略する。
【００５３】　
２．バンプ付き半導体素子　
（１）種類　
　
本発明におけるバンプ付き半導体素子の種類は特に制限されるものではないが，配線のファインピッチ化や多ピン化に容易に対応できるように
図１３に示すようなウェファレベルチップサイズパッケージ（ＷＣＳＰ）９０を使用することが好ましい
ここで，図１０に示すＢＧＡ６０は，ベアチップ６１と，ワイヤーボンディング６８によってベアチップ６１を搭載するためのインターポーザー６３と，インターポーザー６３の裏面に，ピッチが０．６〜２．５４ｍｍ程度のエリアアレイ状に配置されたバンプ（半田ボール）６５と，から構成されたバンプ付き半導体素子である。
また，図１１は，ベアチップ６１のボンディングパッド７５上に，あらかじめバンプ７１を形成し，基板６３上のインナーリード（図示せず）に対して，熱による半田リフローや，加圧した状態で超音波振動を用いて接続する，いわゆるフリップチップ方式によって得られるＢＧＡ７０を示している。
また，図１２は，ベアチップ６１上またはテープ上のインナーリードにバンプを形成しておき，お互いをインナーリード・ボンディングによって接続する，いわゆるＴＡＢ(Tape Automated Bonding)方式によって得られるＢＧＡ８０を示している。
【００５４】　
一方，
ＷＣＳＰは，図１３に示すように，インターポーザーを介することなく，ウェファ段階で，配線１０３と，電気絶縁膜９７，１０７と，ピッチが０．１〜０．６５ｍｍ程度のエリアアレイ状に配置されたバンプ（半田ボール）９３とを形成したＣＳＰである
　
（２ｈ）「【００７０】
【発明の効果】　
以上説明したように，本発明のバンプ付き半導体素子の実装方法によれば，半田材料を，バンプ付き半導体素子のバンプに対して主として付着させることにより，半田材料を基板に対して印刷する際の位置決め工程が不要となるばかりか，ＦＰＣ等の変形しやすい基板に対して，微細なバンプ付き半導体素子をリフロー実装した場合であっても，バンプ付き半導体素子と，基板におけるパッドの間の位置ずれが少なくなり，実装不良の発生を少なくできるようになった。」
　
エ　引用例３：特開平９−２３２３７２号公報
（３ａ）「【請求項１】　半導体素子の複数の信号入出力端子それぞれに第１の突起電極を形成する工程と，
導体による配線が施された回路基板に，前記配線部に接続され且つ前記半導体素子の複数の第１の突起電極位置に対応した位置それぞれに複数の第２の突起電極を形成する工程と，
この突起電極の形成された前記回路基板もしくは半導体素子の少なくとも一方の表面に活性剤を塗布する工程と，
前記塗布された活性剤体積を減少させる乾燥工程と，
前記第２の突起電極に前記第１の突起電極をそれぞれ対接して，この対接された第１および第２の突起電極相互を溶融して一体化する接続工程と，
を具備したことを特徴とする半導体装置の製造方法。」
　
（３ｂ）「【０００１】
【発明の属する技術分野】
この発明は
はんだバンプを接続する手段を改良した半導体装置の製造方法に関する
【０００２】
【従来の技術】半導体素子を用いて回路装置を構成する手段として，所定の回路が印刷等によって形成された回路基板に対して半導体素子を搭載し，半導体素子の端子部が回路基板に形成された回路網の所定の端子部分に接続させる必要がある。この様な回路装置を構成するために，フリップチップ技術を用いたフェースダウンボンディングが知られている。このフェースダウンボンディングによる接続方法は，
半導体素子の端子部並びに回路基板の端子部に，それぞれ位置を対応させて突出する電極を形成し，半導体素子の突出電極と回路基板の突出電極とを対面させ，この両者を溶融して一体化接続されるようにする
【０００３】この様な
半導体素子および回路基板にそれぞれ形成される突出電極は，はんだ材料によって構成されたバンプとして知られているもので，所定の位置にバンプが形成された回路基板の表面にフラックス（活性剤）を塗布すると共に，この回路基板にバンプの形成面が対面されるようにして半導体素子を設定し，この両者のバンプの位置合わせを行った後に，この両者のバンプ電極が相互に接触された状態で荷重を加えて仮接合する。そして，この仮接合された後にリフローによって互いのはんだを溶融させて，電気的に且つ機械的に接続する
【０００４】図５は従来におけるこの様な接続方法を説明するもので，まず（Ａ）図で示すように，詳細は図示されていないが表面に所定の回路網が印刷配線等によって形成されている回路基板11の表面部と，半導体素子12の表面部とが対面して設定される。
回路基板11の表面に形成した配線回路の所定の端子部には，それぞれ突出電極とされるバンプ131 ，132 ，…が形成され，また半導体素子12の表面部にもその導出端子部にそれぞれ対応して突出電極とされるバンプ141 ，142 ，…が設けらる
【０００５】そして，
回路基板11の表面には，その全面にフラックス15が塗布されているもので，このフラックス15はバンプ131 ，132 ，…それぞれの表面の酸化膜を除去し，バンプ131 ，132 ，…それぞれとバンプ141 ，142 ，…それぞれの同士の接続が容易とされるようにする
　
（３ｃ）「【０００６】ここで，バンプ131 ，132 ，…が突設形成された回路基板11の表面に対して，フラックス15を均一な厚さで塗布することが非常に困難であり，この結果バンプ131 ，132 ，…それぞれとバンプ141 ，142 ，…それぞれの相互が溶融接続された後において大きな問題が生ずる。
【０００７】同図の（Ｂ）で示すように，対面設定された回路基板11と半導体素子12とは，バンプ131 ，132 ，…それぞれとバンプ141 ，142 ，…それぞれとが互いに接触されるように対接されるもので，この状態で半導体素子12を回路基板11の表面に所定の圧力で圧接して仮接合し，リフローしてバンプ131 ，132 ，…およびバンプ141 ，142 ，…を溶融して相互に接続する。
この様な加熱によるリフローを行うと，フラックスの表面張力並びにフラックス15の体積減少により，半導体素子12が回路基板11の表面に引き寄せられるようになり，その結果（Ｃ）図で示すように隣接するバンプ相互の接続体161 ，162 ，…の相互間が短絡する
【０００８】ここで，
リフローの終了後において，フラックスを除去するために洗浄を行うものであるが，この洗浄に際してフラックス中のロジン成分が溶融したはんだバンプ間に堆積し，洗浄によって除去できない残差が発生して，信頼性に悪影響を及ぼす
　
（３ｄ）「【００１０】
【課題を解決するための手段】この発明に係る半導体装置の製造方法は，半導体素子の複数の信号入出力端子それぞれに第１の突起電極を形成すると共に，配線が施された回路基板に半導体素子の第１の突起電極位置に対応した位置それぞれに第２の突起電極を形成し，この第２の突起電極の形成された回路基板もしくは半導体素子の突起電極形成面に活性剤を塗布し，これを乾燥して薄くする。そして，第２の突起電極に第１の突起電極をそれぞれ対接して溶融して一体化する。
【００１１】この様な半導体装置の製造方法によれば，従来から使用されている製造装置をそのまま使用してフリップチップ技術を用いたフェースダウンボンディングが実行できるものであり，またフラックスを塗布した後にこれを乾燥することによって，回路基板並びにバンプ上に薄い厚さのフラックスの層が形成されて，リフロー後にフラックスの表面張力や体積減少によって半導体素子が不要に回路基板に引き寄せられることが抑制され，隣接するバンプ相互の短絡の発生を効果的に阻止できるようになって，信頼性が確保される。」
　
（３ｅ）「【００１２】
【発明の実施の形態】以下，図面を参照してこの発明の一実施形態に係る製造方法を説明する。図１で示すように
回路基板11の表面には
複数のバンプ131 ，132 ，…が突設形成
このバンプ131 ，132 ，…部を含む回路基板11の表面上の全面に，活性剤であるフラックス15が塗布
【００１３】この場合，フラックス15はバンプ131 ，132 ，…それそれの高さよりも低く塗布されるものであり，
このフラックス15はロジン成分が１０〜８０ｗｔ％で，粘度が１０〜２００ｃｐに調整されている
【００１４】図２の（Ａ）〜（Ｃ）は，この様な回路基板11を用いて半導体素子12を接合する製造工程を順次示すもので，まず（Ａ）図のようにバンプ131 ，132 ，…の形成された回路基板11の表面にフラックス15を塗布した，図１で示したような回路基板11が用いられる。そして，この回路基板11の表面に対面するように半導体素子12を設定する。この場合，回路基板11上のバンプ131 ，132 ，…それぞれが，半導体素子12の表面のバンプ141 ，142 ，…それぞれと対応するように位置合わせされている。
【００１５】その後，この状態で図に矢印で示すように
半導体素子12を回路基板11の表面部に接合
【００１６】この様に仮接合された状態で
リフローが行われる
【００１７】ここで，
フラックス15は回路基板11の表面に塗布された後に乾燥され，薄く且つ均一に構成されるもの
隣接して設定される端子接続体161 ，162 ，…の相互間で短絡等の障害が発生されることが確実に阻止される
製造された半導体回路装置の信頼性が確実に保持されるばかりでなく，バンプ電極相互間隔の微小化にも耐え得る
　
オ　引用発明３
　引用例３の上記摘記（３ａ）−（３ｅ）の記載から，引用例３には，以下に示す発明（以下「引用発明３」という。）が開示されていると認められる。
　
「半導体素子の端子部並びに回路基板の端子部に，それぞれ位置を対応させて突出する電極を形成し，半導体素子の突出電極と回路基板の突出電極とを対面させ，この両者を溶融して一体化接続されるようにする半導体装置の製造方法であって，
　前記半導体素子および前記回路基板にそれぞれ形成される前記突出電極は，はんだ材料によって構成されたバンプとして知られているものであり，
　所定の位置にバンプが形成された回路基板の表面にフラックス（活性剤）を塗布すると共に，この回路基板にバンプの形成面が対面されるようにして半導体素子を設定し，この両者のバンプの位置合わせを行った後に，この両者のバンプ電極が相互に接触された状態で荷重を加えて仮接合し，この仮接合された後にリフローによって互いのはんだを溶融させて，電気的に且つ機械的に接続するものであり，
　前記フラックスは，前記回路基板の表面に形成した配線回路の所定の端子部に突出電極として形成されたバンプの表面の酸化膜を除去し，前記回路基板の表面の前記バンプと，前記半導体素子の表面部の導出端子部に突出電極として形成されたバンプとの接続を容易とするものであり，
　前記フラックスは，ロジン成分が１０〜８０ｗｔ％で，粘度が１０〜２００ｃｐに調整されているものであって，回路基板の表面に塗布された後に乾燥され，薄く且つ均一に構成されるものである，
　半導体装置の製造方法。」
　
カ　引用例４：特開２００９−１１７５３０号公報
（４ａ）「【発明を実施するための最良の形態】
【００３３】
　以下，本発明の実施形態について図面を参照しながら説明する。
　図１は，半導体モジュール１０の基本的な構造を概略的に示す分解斜視図である。この半導体モジュール１０は，電子回路部品として例えば半導体チップ１４を使用し，この
半導体チップ１４を配線基板（絶縁基板）１２の実装面上にフリップチップ実装して構成される電子回路モジュール
【００３４】
　
半導体チップ１４は，例えばシリコン基板上に半導体集積回路が形成されたベアチップ
【００３５】
　一方，配線基板１２には，その表側の実装面上に例えば金属薄膜（銅箔）からなる複数系統の配線パターン１８，２０，２２，２４，２６，２８，３０，３２，３４が形成されている。これら複数の配線パターン１８〜３４は，配線基板１２に実装される半導体チップ１４とともに電子回路（例えば高周波回路）を構成するものである。
【００３６】
　複数の配線パターン１８〜３４の中には，例えば電子回路中のグランド１８ｂとして用いられるものが含まれている。このようなグランド１８ｂとして用いられる配線パターン１８は，全体の中でも面積がひときわ大きく形成されている。その他の配線パターン２０〜３４についても，実装面上での引き回しの長さや経路の違いによって，その形態や面積には互いに差が設けられている。
【００３７】
　また複数の配線パターン１８〜３４には，それぞれの一部に電極部（図１中参照符号なし）が確保されている。この
電極部は，半導体チップ１４の金バンプ１６と半田を介して相互に接続される（半田付けされる）部位
各電極部上に予め付着（塗布）された状態の半田３６が整然と示されている
　
（４ｂ）「【００４８】
〔工程３：半田の塗布〕
　図３中（Ｂ）：配線基板１２上にメタルマスク４０（マスク部材）を位置決めして敷設する。ここで使用するメタルマスク４０には，予め各電極部１８ａ〜３４ａの位置に合わせて開口部４０ａ，４０ｂが形成されている。これら開口部４０ａ，４０ｂは，各電極部１８ａ〜３４ａ上に半田ペーストを印刷し，半田３６を塗布するためのものである。
【００４９】
　ここで開口部４０ａ，４０ｂは，半田３６の使用量（塗布量）を調整するため，個々の開口面積が適切に規定されている。例えば，電極部１８ａについては，半田３６の使用量（塗布量）を比較的少なく調整するため，対応する開口部４０ａの開口幅（図中Ｗ１）が比較的狭く規定されており，その他の電極部２８ａ〜３４ａについては，半田３６の使用量（塗布量）を比較的多く調整するため，対応する開口部４０ｂの開口幅（図中Ｗ２）が比較的広く規定されている。なお開口部４０ａ，４０ｂの長さ（図３中（Ｂ）でみて奥行き方向）については，図２中（Ｂ）に示される電極部１８ａ〜３４ａの長さに合わせて規定されている。
【００５０】
　図３中（Ｃ）：上記のメタルマスク４０を正しく位置決めした状態で，例えばスキージングにより
半田ペーストを印刷
　図３中（Ｄ）：半田ペーストを定着させた状態でメタルマスク４０を除去すると，
配線基板１２の実装面上に半田３６が塗布（付着）された状態となる
　
キ　引用例５：特開２００２−２６５０５号公報
（５ａ）「【０００１】
【発明の属する技術分野】本発明は，半導体集積回路，電子部品，プリント基板などの製造または実装工程において，フラックス，
半田ペーストなどのペースト材料を電極部に塗布する
【０００２】
【従来の技術】
プリント基板に電子部品を実装する際や，ＢＧＡ(Ball Grid Array)と呼ばれる半導体集積回路に電極を形成する場合
あらかじめ電極部に
半田ペーストなどのペースト材料を塗布する必要がある
　
ク　引用例６：特開昭６１−１５９２７０号公報
（６ａ）「（１）表面に対しＸ−Ｙ−Ｚの位置に小量の粘性流体を付着するものであって，前記表面方向に向くオリフィス内に終る案内通路内に位置した軸方向に移動する分配ピストンを有する分配装置と，前記案内通路と横方向に連通し，案内通路より大きな横断面を有する供給通路よりなる第１の手段と，前記供給通路の連結点において，案内通路の拡張部を有する案内通路内の第２の手段と，前記供給通路を経て圧力をかけて前記拡張部に粘性流体を供給する第３の手段と，前記拡張部を通過して前記ピストンを移動し，前記ニードルのオリフィスから粘性流体の不連続の量を吐出する第４の手段とよりなる
半田ペーストの供給装置
　
（３）本願補正発明１の進歩性についての検討
ア　本願補正発明１と引用発明１との対比
（ア）引用発明１の「基板」と，本願補正発明１の「パッケージ基板」とは，「基板」である点で一致する。
　
（イ）引用例１の上記摘記（１ｂ）の「【従来の技術】電子部品の実装方法として，フリップチップなどのように電子部品に半田の突出電極である半田バンプを形成し，この半田バンプを基板の電極に半田接合する方法が知られている。」との記載，及び，上記摘記（１ｄ）の「０．２ｍｍピッチで９００個のＰｂ−Ｓｎ共晶半田のバンプが設けられた電子部品」との記載を参酌すれば，引用発明１の「電子部品」が，本願補正発明１の「ダイ」に相当する部材であることは，当業者にとって明らかである。
　
（ウ）引用発明１の「ロジン」は天然樹脂であるから，引用発明１の「アルコール系の揮発性溶剤にロジンなどの活性作用を有する固形成分を含有させたフラックス」は，本願補正発明１の「フラックス樹脂」に相当する。また，引用発明１の「前記フラックスが，膜厚１０〜３０μｍ程度の薄い均一な塗膜である」と，本願補正発明１の「前記フラックス樹脂の厚さは５〜１５μｍであり」は，フラックス樹脂の厚さが，１０〜１５μｍの範囲で重複する。
　
（エ）したがって，上記（ア）−（ウ）の対応関係から，本願補正発明１と引用発明との一致点及び相違点は，次のとおりである。
　
＜一致点＞
「基板にダイを取り付ける方法であって，
　前記基板上にフラックス樹脂を付けるステップと，
　前記基板上に前記ダイを配置するステップと，
　前記基板に前記ダイを取り付けるために，リフローするステップと，
を含み，
　前記フラックス樹脂の厚さは１０〜１５μｍである，基板にダイを取り付ける方法。」
　
＜相違点＞
・相違点１：本願補正発明１では，基板が「パッケージ基板」であるのに対して，引用発明１では，このような特定がされていない点。
　
・相違点２：本願補正発明１が，「ダイの少なくとも一部をはんだペーストに浸すステップ」，及び，当該「はんだペースト」をリフローするステップを含み，前記「はんだペースト」が「フラックス及び微粒子のはんだを組み合わせた物質である」のに対して，引用発明１には，これらの点が示されていない点。
　
イ　本願補正発明１と引用発明との相違点についての判断
・相違点１について
　下記の周知例１の記載からも明らかなように，電子部品をフリップチップで配置して，はんだで接続する基板として，パッケージ基板は周知のものであるから，引用発明１の基板を，パッケージ基板とすることは当業者が適宜なし得たことである。また，このような構成としたことによる効果は当業者が予測する範囲内のものである。
　
・周知例１：特開２００９−８８３８０号公報
（周１ａ）「【００３８】
　本発明で得られる半導体素子の配置方法は，特に制限はないが，通常，フリップチップボンダを用いて，パッケージ基板上に配置される。その際，半導体素子のバンプは，基板上の対応する電極に配置される。バンプと電極は，はんだなどによって接続されるため，半導体素子のバンプには，基板に配置される前に，フラックスを転写しても差し支えない。またパッケージ基板の電極にはフラックスレスの受けはんだを用いても差し支えない。」
　
・相違点２について
（ア）引用例２の上記摘記（２ａ）−（２ｈ）には，
　容器内に収納された，Ｐｂを含まないＣｕ／Ｓｎ／Ａｇからなる半田と，フラックス材料との組み合わせからなるクリーム半田に対して，
　ピッチが０．１〜０．６５ｍｍ程度のエリアアレイ状に配置されたバンプ（半田ボール）を形成したＣＳＰ等のバンプ付き半導体素子を前記バンプが下方側に向いた状態で下方に押し付け，
　前記バンプ付き半導体素子の前記バンプの先端部あるいはその周辺部に前記クリーム半田を付着させ，
　前記クリーム半田が付着した前記バンプ付き半導体素子を基板のパッドと位置合わせした後，前記基板上に載置し，
　不活性状態でリフロー処理を実施する方法であって，
　半田材料を基板に対して印刷する際の位置決め工程が不要となり，半田材料を介して，微細なバンプ付き半導体素子と，基板とを精度良くリフロー実装することができ，また，実装不良の発生を少なくすることができる方法が記載されている。
　
（イ）そして，引用例２に記載された前記方法における，「バンプ付き半導体素子」及び「基板のパッド」は，いずれも引用発明１の「半田バンプが形成された電子部品」及び「基板の電極」に相当し，また，引用例２に記載された前記方法の，リフロー実装の精度を良くすること，及び，実装不良の発生を少なくすること等は，電子部品の実装における周知の課題であることから，引用発明１においても解決されることが望ましいことは当業者にとって明らかといえる。
　そうすると，引用発明１と引用例２とに接した当業者が，引用発明１において，リフロー実装のより一層の精度の向上，及び，実装不良の発生のさらなる低減を目的として，引用例２に記載された前記方法を適用して，引用発明１の，半田バンプが形成された電子部品を，容器内に収納された，Ｐｂを含まないＣｕ／Ｓｎ／Ａｇからなる半田と，フラックス材料との組み合わせからなるクリーム半田に対して押し付けて，前記バンプの先端部あるいはその周辺部に前記クリーム半田を付着させ，基板上に載置し，リフロー処理を実施することは容易に想到し得たと認められるところ，引用例２の「クリーム半田」が，本願補正発明１の「はんだペースト」に相当することは明らかであるから，引用発明１において，本願補正発明１の，「ダイの少なくとも一部をはんだペーストに浸すステップ」，及び，当該「はんだペースト」をリフローするステップを含むという構成を採用することは，当業者にとって容易であるといえる。
　なお，引用例２には，「Ｐｂを含まないＣｕ／Ｓｎ／Ａｇからなる半田と，フラックス材料との組み合わせからなるクリーム半田」とあるだけで，「微粒子」のはんだとは明記されていないが，下記の周知例２の記載からも明らかなように，クリーム半田が，フラックス及び微粒子のはんだを組み合わせた物質であることは，通常のことであるから，この点は実質的な相違点ではない。
　そうすると，引用発明１において上記相違点２について本願補正発明１の構成となすことは，当業者が容易になし得たことである。また，このような構成としたことによる効果も当業者が予測する範囲内のものと認められる。
　
・周知例２：特開平６−３９５８４号公報
（周２ａ）「【０００４】
一般にクリームはんだは
はんだ微粒子と
フラックスとを混和して適度に粘稠性のあるクリーム状としたもの
　
ウ　小括
　相違点１−２については，以上のとおりであるから，本願補正発明１は，上記引用例１−２に記載された発明及び周知技術に基いて当業者が容易に発明をすることができたものである。
　
（４）本願補正発明５の進歩性についての検討
ア　本願補正発明５と引用発明３との対比
（ア）引用発明３の「回路基板」と，本願補正発明５の「パッケージ基板」とは，「基板」である点で一致する。
　
（イ）引用発明３の「半導体素子」は，本願補正発明５の「ダイ」に相当する。
　
（ウ）引用発明３の「ロジン」は天然樹脂であるから，引用発明３の「『ロジン成分が１０〜８０ｗｔ％で，粘度が１０〜２００ｃｐに調整されている』『フラックス』」は，本願補正発明５の「フラックス樹脂」に相当する。
　
（エ）引用発明３の「はんだ材料によって構成されたバンプ」と，本願補正発明５の「はんだペースト」とは，「はんだ材料」である点で一致する。
　
（オ）したがって，上記（ア）−（エ）の対応関係から，本願補正発明５と引用発明３との一致点及び相違点は，次のとおりである。
　
＜一致点＞
「基板にダイを取り付ける方法であって，
　はんだ材料を前記基板に付けるステップと，
　前記基板上にフラックス樹脂を付けるステップと，
　前記はんだ材料をリフローする前に，前記基板上に前記ダイを配置するステップと，
　前記基板に前記ダイを取り付けるために前記はんだ材料をリフローするステップと，
を含む，
　基板にダイを取り付ける方法。」
　
＜相違点＞
・相違点３：本願補正発明５では，基板が「パッケージ基板」であるのに対して，引用発明３では，このような特定がされていない点。
　
・相違点４：本願補正発明５では，「はんだ材料」が，「はんだペースト」であり，前記「はんだペースト」が「フラックス及び微粒子のはんだを組み合わせた物質」であるのに対して，引用発明３では，このように特定されていない点。
　
・相違点５：本願補正発明５では，フラックス樹脂の厚さは５〜１５μｍであるのに対して，引用発明３では，このような特定がされていない点。
　
イ　本願補正発明５と引用発明３との相違点についての判断
・相違点３について
　上記「相違点１について」で検討したように，電子部品をはんだで接続する基板として，パッケージ基板は周知のものであるから，引用発明３の回路基板を，パッケージ基板とすることは当業者が適宜なし得たことである。また，このような構成としたことによる効果は当業者が予測する範囲内のものである。
　
・相違点４について
　基板の端子部に付けるはんだ材料として，「はんだペースト」を用いることは，上記引用例４−６の記載からも明らかなように周知である。また，「はんだペースト」が，「フラックス及び微粒子のはんだを組み合わせた物質」であることは，下記の周知例３−４の記載からも明らかなように通常のことである。
　したがって，引用発明３において，上記相違点４について本願補正発明５の構成となすことは，当業者が容易になし得たことである。また，このような構成としたことによる効果も当業者が予測する範囲内のものと認められる。
　
・周知例３：特開２００１−２９８１１１号公報
（周３ａ）「【００４２】次に図４に示すように，電極部５の上にはんだの濡れを助ける物質８を塗布する。はんだの濡れを助ける物質として，比較的粘度の高いフラックスでも，
フラックスにはんだの微粒子を混ぜた，いわゆるはんだペースト
　
・周知例４：特開２００４−１７９１８９号公報
（周４ａ）「【００１１】
本工程では，さらに受動部品４の搭載個所に位置するランド６上に，はんだ部材９が供給される。はんだ部材９は，
はんだ微粒子とフラックスとを含むはんだペースト
　
・相違点５について
（ア）引用例３の上記摘記（３ｂ）の「回路基板11の表面には，その全面にフラックス15が塗布されているもので，このフラックス15はバンプ131 ，132 ，…それぞれの表面の酸化膜を除去し，バンプ131 ，132 ，…それぞれとバンプ141 ，142 ，…それぞれの同士の接続が容易とされるようにする。」との記載から，フラックスに，バンプの表面の酸化膜を除去し，バンプ同士の接続が容易とする機能を果たすことが求められていることを理解することできる。
　
（イ）他方，引用例３の上記摘記（３ｃ）の「この様な加熱によるリフローを行うと，フラックスの表面張力並びにフラックス15の体積減少により，半導体素子12が回路基板11の表面に引き寄せられるようになり，その結果（Ｃ）図で示すように隣接するバンプ相互の接続体161 ，162 ，…の相互間が短絡する。」及び「リフローの終了後において，フラックスを除去するために洗浄を行うものであるが，この洗浄に際してフラックス中のロジン成分が溶融したはんだバンプ間に堆積し，洗浄によって除去できない残差が発生して，信頼性に悪影響を及ぼす。」等の記載から，フラックスの存在が，表面張力による隣接するバンプ相互の短絡，及び，洗浄によって除去できない残差の発生による信頼性への悪影響等の望ましくない事象の原因となることが理解できる。
　
（ウ）そうすると，フラックス樹脂の厚さが特定されていない引用発明３を実施するにあたり，当業者であれば，上記各記載から理解できる事情に照らして，前記フラックス樹脂の厚さを，バンプの表面の酸化膜を除去し，バンプ同士の接続が容易とする機能を果たすことを可能とする厚さの範囲内において，表面張力による隣接するバンプ相互の短絡，及び，洗浄によって除去できない残差の発生による信頼性への悪影響等の望ましくない事象の発生を抑制するために，できるだけ薄い厚さに設定することは，当業者が容易に想到し得たことと認められる。
　
（エ）そして，上記引用例１の記載に照らして，フラックス樹脂の膜厚が，１０〜３０μｍ程度の場合においても，「フラックス９中の固形成分の活性作用により半田バンプ１２表面の酸化膜が除去され，良好な半田接合が行われる」場合があることが知られているのであるから，引用発明３において，フラックス樹脂の厚さを，例えば，１０〜１５μｍ程度のものとすることは，当業者が適宜なし得た設計事項であると認められる。
　すなわち，引用発明３において，上記相違点５について本願補正発明３の構成となすことは，当業者が容易になし得たことである。また，このような構成としたことによる効果も当業者が予測する範囲内のものと認められる。
　
（オ）なお，審判請求人は，平成２６年６月１６日に提出した意見書において，
「これに対して本願発明では，ダイの導電バンプ１１０を「はんだペースト」に浸すことで，上記従来技術による問題（導電バンプとパッドとの間の電気的接続の不足など）を解決しています（段落［０００８］参照）。
　つまり本願発明では，
（構成Ａ）導電バンプ上に付けられた「フラックス及び微粒子のはんだを組み合わせた物質であるはんだペースト」，又はパッケージ基板上に付けられた「はんだペースト」
（構成Ｂ）パッケージ基板上に付けられた，厚さ５〜１５μｍの「フラックス樹脂」の両方の構成を有することで，上記の有利な効果を奏するものと考えられます。」と主張するので，この点について検討する。
　審判請求人が上記主張において参照することを求める本願の明細書の段落［０００８］には，次のように記載されている。
「【０００８】
一実施形態では，ダイがはんだペーストに浸され，パッケージ基板上に配置され，次いでパッケージ基板にダイを取り付けるために，はんだペーストがリフローされる。」
　しかしながら，前記記載からは，従来技術による問題（導電バンプとパッドとの間の電気的接続の不足など）が，前記構成Ａと前記構成Ｂの両方の構成を有することで，解決されることを理解することはできない。
　そして，前記構成（Ａ）である「パッケージ基板上に付けられた「はんだペースト」」と，前記構成（Ｂ）である「パッケージ基板上に付けられた，厚さ５〜１５μｍの「フラックス樹脂」」の両方の構成を有することで，当業者の予測を超える効果が奏されることを，本願の明細書の前記段落［０００８］以外の箇所の記載，あるいは，特許請求の範囲及び図面の記載からも認めることはできない。
　すなわち，本願明細書及び図面には，前記構成（Ａ）である「パッケージ基板上に付けられた「はんだペースト」」と，前記構成（Ｂ）である「パッケージ基板上に付けられた，厚さ５〜１５μｍの「フラックス樹脂」」の両方の構成を有する方法が，具体的な実施例としては記載されておらず，したがって，当該両方の構成を有する本願補正発明３に係る方法を実施した場合における，従来技術に対する効果を示す実験等に基づく具体的なデータも記載されていない。
　また，本願明細書の【００１５】には，フラックス樹脂の厚さについて，「図２の“Ａ”で示されるプロセスが実施される場合，そのときフラックス樹脂２０４はプロセス“Ｃ”において既にパッケージ基板１１６上にあるが，幾つかの実施形態では，フラックス樹脂２０４がプロセス“Ｃ”においてパッケージ基板１１６上に存在しないように，図２において“Ａ”で示されるプロセスが実施されないことがあり得る。幾つかの実施形態では，フラックス樹脂２０４は略５から１５μｍの厚さを有し得る。図２におけるプロセス“Ｃ”が実施される場合，フラックス樹脂２０４の使用ははんだペースト２０６の湿潤性を増大し得る。」と記載されているが，本願明細書，特許請求の範囲及び図面には，フラックス樹脂の厚さに係る前記「略５から１５μｍ」という数値限定の，下限及び上限の数値の技術的な意義について何らの説明がされておらず，また，当業者において前記技術的な意義が自明であるとも認められない。
　そうすると，本願補正発明５に係るフラックス樹脂の厚さの前記数値限定に臨界的な意義を認めることも出来ない。
　したがって，審判請求人の前記主張は明細書等の記載に基づかない主張であるから採用することはできない。
　
ウ　小括
　相違点３−５については，以上のとおりであるから，本願補正発明５は，上記引用例３に記載された発明及び周知技術に基いて当業者が容易に発明をすることができたものである。
　
（５）むすび
　本願補正発明１及び本願補正発明５は，特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
５　補正の却下の決定のむすび
　したがって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　平成２６年６月１６日に提出された手続補正書による補正は，上記のとおり却下されたので，本願の請求項１−１７に係る発明は，平成２５年８月７日に提出された手続補正書によって補正された明細書，特許請求の範囲及び図面の記載からみて，その特許請求の範囲の請求項１−１７に記載されている事項により特定されるとおりのものであるところ，そのうち請求項１及び請求項５に係る発明（以下「本願発明１」及び「本願発明５」という。）は，次のとおりである。
　
「【請求項１】
　パッケージ基板にダイを取り付ける方法であって，
　前記ダイの少なくとも一部をはんだペーストに浸すステップと，
　前記パッケージ基板上にフラックス樹脂を付けるステップと，
　前記パッケージ基板上に前記ダイを配置するステップと，
　前記パッケージ基板に前記ダイを取り付けるために前記はんだペーストをリフローするステップと，
を含み，
　前記フラックス樹脂の厚さは５〜１５μｍである，パッケージ基板にダイを取り付ける方法。」
　
「【請求項５】
　パッケージ基板にダイを取り付ける方法であって，
　はんだペーストを前記パッケージ基板に付けるステップと，
　前記パッケージ基板上にフラックス樹脂を付けるステップと，
　前記はんだペーストをリフローする前に，前記パッケージ基板上に前記ダイを配置するステップと，
　前記パッケージ基板に前記ダイを取り付けるために前記はんだペーストをリフローするステップと，
を含み，
　前記フラックス樹脂の厚さは５〜１５μｍである，パッケージ基板にダイを取り付ける方法。」
　
２　進歩性について
（１）引用例及びその記載事項
　原査定の拒絶の理由に引用され，本願の出願前に頒布された刊行物である引用例１−６に記載されている事項は，上記「第２　４　（２）引用例とその記載事項，及び，引用発明」の項で指摘したとおりである。
　
（２）当審の判断
　本願発明１を限定したものである本願補正発明１が，前記「第２　４　（３）本願補正発明１の進歩性についての検討」で判断したとおり，引用例１−２に記載された発明及び周知技術に基いて当業者が容易に発明をすることができたものであり，また，本願発明５を限定したものである本願補正発明５が，前記「第２　４　（４）本願補正発明５の進歩性についての検討」で判断したとおり，引用例３に記載された発明及び周知技術に基いて当業者が容易に発明をすることができたものと判断されるから，本願発明１も同様に，引用例１−２に記載された発明及び周知技術に基いて当業者が容易に発明をすることができたものであり，また，本願発明５も同様に，引用例３に記載された発明及び周知技術に基いて当業者が容易に発明をすることができたものであると認められる。
　
第４　むすび 
　以上のとおり，本願の請求項１に係る発明は，引用例１−２に記載された発明及び周知技術に基いて当業者が容易に発明をすることができたものであり，また，本願の請求項５に係る発明は，引用例３に記載された発明及び周知技術に基いて当業者が容易に発明をすることができたものであるから，いずれも特許法第２９条第２項の規定により特許を受けることができない。したがって，他の請求項について検討するまでもなく，本願は拒絶をすべきものである。
　
　よって，結論のとおり審決する。