(57)【要約】【課題】ＳＢＳＩ法によりＳＯＩ構造を形成する場合には、素子領域部１１を露出させるために製造工程途中で形成された能動面側の段差を緩和する必要がある。段差の緩和には絶縁層を厚めに積層した後ＣＭＰ法等を用いて平坦化する工程を用いるが、エッチング停止層がない場合、過剰エッチングにより素子領域部１１に損傷を与えたり不足エッチングにより素子領域部１１が露出されない等の不良が発生することがある。そこで、適正なエッチング量が得られる工程を実現する。【解決手段】酸化シリコン層３上に多結晶シリコンゲルマニウム層４又は多結晶シリコン層をエッチングせず残し、これらの層をエッチング停止層として平坦化エッチングする。エッチング停止層を含む構造に対して平坦化工程を行うため残り層厚精度の高い平坦化エッチングを行うことができ、再現性の高い適正なエッチング量を得ることができる。【選択図】図１０
2007165676.tif 000002
【特許請求の範囲】
【請求項１】
単結晶半導体基材の能動面側で単結晶領域が露出している部分には前記半導体基材よりもエッチングの選択比が大きい単結晶からなる第１単結晶半導体層を形成し、同時に前記単結晶領域に被覆物が形成されている部分には多結晶からなる第１多結晶半導体層を形成する工程と、
前記第１単結晶半導体層を覆う領域には、前記第１単結晶半導体層よりもエッチングの選択比が小さい単結晶からなる第２単結晶半導体層を形成し、同時に前記第１多結晶半導体層を覆う領域には多結晶からなる第２多結晶半導体層を形成する工程と、
前記第１単結晶半導体層の一部を用いて形成される素子領域部周辺の前記第２単結晶半導体層及び前記第１単結晶半導体層とを部分的に除去開口し前記半導体基材を露出させた支持体穴を形成する工程と、
前記支持体穴及び前記素子領域部を埋め、且つ前記第２多結晶半導体層が覆われるように前記半導体基材の能動面側に支持体形成層を形成する工程と、
エッチング停止層として機能する前記第２多結晶半導体層の少なくとも一部、及び前記支持体穴、及び前記素子領域部とを含む領域は残してエッチングすることにより、支持体及びこの支持体よりも前記半導体基材側に位置する前記第１単結晶半導体層及び前記第２単結晶半導体層の端部の一部を露出させる開口面を形成する工程と、
前記開口面を介して前記第１単結晶半導体層を選択エッチングすることにより、前記素子領域部の前記第２単結晶半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁層を形成する工程と、
前記半導体基材の能動面側に平坦化用絶縁層を形成する工程と、
前記半導体基材の能動面側を前記第２多結晶半導体層をエッチング停止層として用いて平坦化処理した後、前記第２単結晶半導体層を露出する工程と、
前記第２多結晶半導体層と前記第１多結晶半導体層を除去する工程を含むことを特徴とする半導体基板の製造方法。
【請求項２】
前記平坦化処理方法はＣＭＰ法であり、前記第２多結晶半導体層をエッチング停止層として用いることを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項３】
前記単結晶半導体基材はバルクシリコン基板、前記第１単結晶半導体層は単結晶シリコンゲルマニウム層、前記第１多結晶半導体層は多結晶シリコンゲルマニウム層、前記第２単結晶半導体層は単結晶シリコン層、前記第２多結晶半導体層は多結晶シリコン層であることを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項４】
前記単結晶シリコンゲルマニウム層と比べ前記多結晶シリコンゲルマニウム層の厚さが小さくなるよう選択性を有する成層条件を用いたことを特徴とする請求項３に記載の半導体基板の製造方法。
【請求項５】
請求項１〜請求項４のいずれか一項に記載の半導体基板の製造方法を行うことで得られる、前記第２単結晶半導体層から成る前記素子領域部を用いたトランジスタを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体装置に関し、特に、半導体基板にＳＯＩ（Silicon  On  Insulator）層を形成する技術に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成されたトランジスタは、バルクシリコン基板上に形成される場合と比較して接合容量（ソース・ドレイン領域と基板間の容量）が小さいことから、半導体装置の低消費電力化、高速動作化が可能であること等の大きな利点を有している。
【０００３】
一般に、バルクシリコン基板の全面にＳＯＩ層を形成したＳＯＩ基板を用意して、このＳＯＩ層の上に順次トランジスタを形成することが行われ、ＳＯＩ層が不必要な部分においては、このＳＯＩ層を除去することが行われている。ＳＯＩ基板としては、例えば特許文献１に開示されているように張り合わせ技術を用いてＳＯＩ基板を形成する技術や、特許文献２に開示されているように、ＳＩＭＯＸ（Separation by Implanted Oxygen）技術を用いてＳＯＩ基板を形成する技術が開示されている。
【０００４】
また、非特許文献１には、バルクシリコン基板上にＳＯＩ層を部分的に形成することで、ＳＯＩトランジスタを低コストで形成できるＳＢＳＩ（Separation  by  Bonding  Si  Islands）法が開示されている。このバルクシリコン基板上にＳＯＩ層を形成する方法では、まずシリコン基板上にシリコンゲルマニウム（ＳｉＧｅ）層、シリコン（Ｓｉ）層をエピタキシャル成長させ、そこに支持体を形成するための穴（支持体穴）を形成する。その上から支持体となる酸化シリコン層等を成層した後、素子領域が得られるように周辺の酸化シリコン層、シリコン層、シリコンゲルマニウム層をドライエッチングする。そして、シリコンゲルマニウム層をフッ硝酸で選択的にエッチングするとシリコン層が支持体に支持されシリコン層の下に空洞部が形成される。そして、この空洞部に酸化シリコン等の絶縁層を埋め込むことでシリコン基板とシリコン層との間にＢＯＸ（Buried  Oxide）層を形成する。その後、酸化シリコン層をシリコン基板上に堆積し、続けてＣＭＰ法等を用い基板表面を平坦化処理してＳＯＩ層上の酸化シリコン層の厚さを揃えた後、緩衝フッ酸等を用いてＳＯＩ層を露出させることでバルクシリコン基板上にＳＯＩ層を得ている。
【０００５】
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示された技術を用いて貼り合わせ基板を製造するには、２枚のシリコン基板を貼り合わせた後シリコンウェハの表面を研磨する必要があり、ＳＯＩ構造が有する薄層半導体層の厚さを精密に制御することは困難である。また、張り合わせや研磨工程を行う必要があるため、バルクシリコン基板と比べＳＯＩ基板の価格が高くなるという課題がある。
【０００７】
また、特許文献２に開示された技術を用いてＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となるため、イオン注入に起因するダメージがＳＯＩ基板中に残留する可能性がある。また高濃度の酸素をイオン注入する必要があるためスループットが低くなり、バルクシリコン基板と比べ価格が高くなるという課題がある。
【０００８】
一方、非特許文献１に開示された方法は上記したようにＢＯＸ層を形成した後、酸化シリコン層をシリコン基板上に堆積し、続けてＣＭＰ法等を用い当該酸化シリコン層をエッチングすることで基板表面を平坦化処理し、更に緩衝フッ酸等を用いてエッチングしＳＯＩ層を露出させる工程を用いている。ここでＣＭＰ法等の基板表面の平坦化方法を用いる場合、エッチング量を制御するためのエッチング停止層が無いと，ＣＭＰ法等の平坦化工程におけるエッチング量の制御は困難となる。エッチング量が過剰な場合には、ＳＯＩ層にまでＣＭＰ法等の平坦化方法によるエッチングが及んでしまい、ＳＯＩ層にダメージを与えてしまう。また、エッチング量が不足した場合にはＳＯＩ層上に残る酸化シリコン層が厚くなり、緩衝フッ酸等を用いて酸化シリコン層をエッチングしＳＯＩ層を露出させる工程で酸化シリコン層が残る場合がある。そのため、例えばトランジスタのゲート膜厚がずれ、不良が発生するという問題がある。
【０００９】
本発明は上記課題を解決するためになされたものであり、その目的はＣＭＰ法等によるエッチング量を精密に制御可能としてＳＯＩ層に平坦化工程起因のダメージを与えず、且つ平坦化後に緩衝フッ酸等を用いてＳＯＩ層を制御性良く露出可能な半導体基板の製造方法、及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
＜構成１＞上記課題を解決するために、本発明の半導体基板の製造方法は、単結晶半導体基材の能動面側で単結晶領域が露出している部分には前記半導体基材よりもエッチングの選択比が大きい単結晶からなる第１単結晶半導体層を形成し、同時に前記単結晶領域に被覆物が形成されている部分には多結晶からなる第１多結晶半導体層を形成する工程と、前記第１単結晶半導体層を覆う領域には、前記第１単結晶半導体層よりもエッチングの選択比が小さい単結晶からなる第２単結晶半導体層を形成し、同時に前記第１多結晶半導体層を覆う領域には多結晶からなる第２多結晶半導体層を形成する工程と、前記第１単結晶半導体層の一部を用いて形成される素子領域部周辺の前記第２単結晶半導体層及び前記第１単結晶半導体層とを部分的に除去開口し前記半導体基材を露出させた支持体穴を形成する工程と、前記支持体穴及び前記素子領域部を埋め、且つ前記第２多結晶半導体層が覆われるように前記半導体基材の能動面側に支持体形成層を形成する工程と、エッチング停止層として機能する前記第２多結晶半導体層の少なくとも一部、及び前記支持体穴、及び前記素子領域部とを含む領域は残してエッチングすることにより、支持体及びこの支持体よりも前記半導体基材側に位置する前記第１単結晶半導体層及び前記第２単結晶半導体層の端部の一部を露出させる開口面を形成する工程と、前記開口面を介して前記第１単結晶半導体層を選択エッチングすることにより、前記素子領域部の前記第２単結晶半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁層を形成する工程と、前記半導体基材の能動面側に平坦化用絶縁層を形成する工程と、前記半導体基材の能動面側を前記第２多結晶半導体層をエッチング停止層として用いて平坦化処理した後、前記第２単結晶半導体層を露出する工程と、前記第２多結晶半導体層と前記第１多結晶半導体層を除去する工程を含むことを特徴とする。
【００１１】
この半導体基板の製造方法によれば、エッチング停止層として機能する第２多結晶半導体層の少なくとも一部を残しているためエッチング量の精密な制御が可能となり、平坦化用絶縁層を形成した後当該平坦化用絶縁層を平坦化する場合に過剰エッチングに起因する前記第２単結晶半導体層の損傷や、エッチング不足に起因する前記第２単結晶半導体層の露出不良の発生を抑制することができる。
【００１２】
＜構成２＞また、上記した本発明の半導体基板の製造方法は、前記平坦化処理方法はＣＭＰ法であり、前記第２多結晶半導体層をエッチング停止層として用いることを特徴とする。
【００１３】
この半導体基板の製造方法によれば、ＣＭＰ法でのエッチング停止層として機能する第２多結晶半導体層の少なくとも一部を残している。ＣＭＰ法で平坦化する場合に、エッチング停止層を設けることで、残り層の厚さを再現性高く制御することが可能となる。
【００１４】
＜構成３＞また、上記した本発明の半導体基板の製造方法は、前記単結晶半導体基材はバルクシリコン基板、前記第１単結晶半導体層は単結晶シリコンゲルマニウム層、前記第１多結晶半導体層は多結晶シリコンゲルマニウム層、前記第２単結晶半導体層は単結晶シリコン層、前記第２多結晶半導体層は多結晶シリコン層であることを特徴とする。
【００１５】
この半導体基板の製造方法によれば、バルクシリコンや単結晶シリコン層は単結晶シリコンゲルマニウムよりエッチングの選択比が小さく、バルクシリコンや単結晶シリコン層を残して単結晶シリコンゲルマニウム層を選択的にエッチングして除去することが可能であり、バルクシリコンと単結晶シリコン層との間に空洞部を容易に形成することができる。
【００１６】
＜構成４＞また、上記した本発明の半導体基板の製造方法は、前記単結晶シリコンゲルマニウム層と比べ前記多結晶シリコンゲルマニウム層の厚さが小さくなるよう選択性を有する成層条件を用いたことを特徴とする。
【００１７】
この半導体基板の製造方法によれば、エッチング停止層となる多結晶シリコン層下に位置する第１多結晶半導体層の層厚を抑えることで第１多結晶半導体層中に残存するゲルマニウム総量を低減するよう選択性を有する成層条件を用いるため、第１多結晶半導体層に残存するゲルマニウムによる汚染を抑制することができる。
【００１８】
＜構成５＞また、上記した本発明の半導体装置は構成１〜構成４のいずれか一項に記載の半導体基板の製造方法を行うことで得られる、前記第２単結晶半導体層から成る前記素子領域部を用いたトランジスタを備えることを特徴とする。
【００１９】
この構成によれば、ＣＭＰ法での平坦化工程で過剰エッチングにより素子領域部に印加される損傷や、不足エッチングによる前記素子領域部の露出の不良、及び第１多結晶半導体層に残存するゲルマニウムによる汚染に起因する不良の発生が抑えられたトランジスタを備えることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を具体化した実施形態について図面に従って説明する。
【００２１】
（第１の実施形態）
図１から図１２は本発明の第１実施形態に係る半導体基板の製造方法を示す模式図である。詳しくは、図１から図１２の各図（ａ）は模式平面図であり、各図（ｂ）は同図の（ａ）におけるＡ−Ａ´断線に沿う模式断面図である。
【００２２】
まず図１に示すように、単結晶シリコンウェハであるシリコン基板１の能動面側で単結晶シリコンが露出されている領域に第１単結晶半導体層としての単結晶シリコンゲルマニウム層２を形成する。同時にシリコン基板１の能動面側で例えばＬＯＣＯＳ層等酸化シリコン層３で覆われている領域に第１多結晶半導体層としての多結晶シリコンゲルマニウム層４を形成する。次に単結晶シリコンゲルマニウム層２に重ねて第２単結晶半導体層としての単結晶シリコン層５を形成し、同時に多結晶シリコンゲルマニウム層４に重ねて第２多結晶半導体層としての多結晶シリコン層６を形成する。
【００２３】
ここで、単結晶シリコンゲルマニウム層２を形成する条件として例えば４５０℃程度の温度を用いても良い。この成層条件を用いることで、単結晶シリコンゲルマニウム層２と同時に形成される多結晶シリコンゲルマニウム層４の厚みを大幅に低減することができる。多結晶シリコンゲルマニウム層４中の厚みを抑えることで、多結晶シリコンゲルマニウム層４由来のゲルマニウム汚染を抑制することが可能となる。
【００２４】
次に図２に示すように、支持体穴８（後述する）部分を開口し、それ以外を覆うようフォトレジスト膜７をパターニングする。この際、多結晶シリコン層６上にはフォトレジスト膜７を残すようにパターニングする。
【００２５】
次に図３に示すように、パターニングしたフォトレジスト膜７をマスクにして、単結晶シリコン層５と単結晶シリコンゲルマニウム層２とを順次エッチングしてシリコン基板１の表面を露出させ支持体穴８を形成する。支持体穴８を形成後、フォトレジスト膜７は除去する。
【００２６】
次に図４に示すように、フォトレジスト膜７を除去後、ＣＶＤ法等の方法により支持体穴８を埋め込み、且つ単結晶シリコン層５を覆うようにシリコン基板１の能動面側全体に酸化シリコン等からなる支持体形成層９を形成する。
【００２７】
次に図５に示すように、パターニングしたフォトレジスト膜１０をマスクとして、支持体形成層９のエッチングを行い、支持体形成層９からなる支持体１４を形成する。ここで支持体１４を形成する際に多結晶シリコン層６を覆う領域と、単結晶シリコン層５からなる素子領域部１１（後述する）とが残されるようにフォトレジスト膜１０のパターンを形成しておく。
【００２８】
続けて図６に示すように、フォトレジスト膜１０をマスクとして単結晶シリコン層５と単結晶シリコンゲルマニウム層２をエッチングし、シリコン基板１を露出させ、同時に素子領域側面１５を露出させる。単結晶シリコン層５と単結晶シリコンゲルマニウム層２のエッチング終了後、フォトレジスト膜１０は除去する。
【００２９】
次に図７に示すように、フッ硝酸等単結晶シリコン層５と単結晶シリコンゲルマニウム層２に対して選択比が大きいエッチング液を用いて単結晶シリコンゲルマニウム層２を素子領域側面１５側から選択的にエッチングさせることで支持体１４により支えられた単結晶シリコン層５からなる素子領域部１１が機械的に浮いている状態にする。
【００３０】
次に図８に示すように、シリコン基板１を熱酸化し、素子領域部１１とシリコン基板１との間に酸化シリコンからなる埋め込み絶縁層（ＢＯＸ層）１２を形成する。また、シリコン基板１の熱酸化に限らず、ＣＶＤ法等を用いて埋め込み絶縁層１２を形成することも可能である。
【００３１】
次に図９に示すように、ＣＶＤ法等によりシリコン基板１の能動面側全面に素子間分離用の酸化シリコン等からなる絶縁層１３を形成する。
【００３２】
次に、図１０に示すように、ＣＭＰ（化学的機械的研磨）法によりシリコン基板１の上方全面を平坦化処理する。平坦化処理にＣＭＰ法を用いる場合にはエッチング停止層があることが好ましい。図８で示されているように、酸化シリコン層３上に多結晶シリコンゲルマニウム層４や多結晶シリコン層６が残されているため、これらの層をエッチング停止層としてエッチングすることができる。
【００３３】
素子領域部１１上に残る支持体１４はエッチング停止層となる多結晶シリコン層６とほぼ揃えられた厚さ分だけ残すことができ、高い残り膜厚再現性を持ってＣＭＰ法によるエッチングを行うことができる。
【００３４】
そのため、支持体１４のエッチング量が過剰な場合に生じる、素子領域部１１までＣＭＰ法によるエッチングが及ぶことによる素子領域部１１の損傷を抑制することができる。
【００３５】
また、支持体１４のエッチング量が不足した場合には、素子領域部１１上に露出不良起因の酸化シリコン層の残りが生じる。この酸化シリコン層の残りによりゲート酸化膜厚の制御性は低下しトランジスタ性能の乱れが生じるが制御性の高い平坦化エッチングが行えることでこのような問題の発生を効果的に抑制することができる。
【００３６】
次に、図１１に示すように、緩衝フッ酸等を用いて絶縁層１３の一部及び支持体１４の一部をエッチングする。上記した工程で、素子領域部１１上に残る支持体１４はエッチング停止層となる多結晶シリコンゲルマニウム層４又は多結晶シリコン層６とほぼ揃えられた厚さ分だけ残されているため、残された支持体１４の分をエッチングすることで素子領域部１１を露出させることができる。
【００３７】
次に、図１２に示すようにバルクシリコンウェハであるシリコン基板１の能動面側に位置し、多結晶シリコンゲルマニウム層４又は多結晶シリコン層６が形成されている領域以外を覆うようフォトレジスト膜（図示せず）を形成し、多結晶シリコンゲルマニウム層４及び多結晶シリコン層６をエッチングにより除去する。続けてフォトレジスト膜（図示せず）を除去して半導体基板３０が完成する。
【００３８】
以上のように、この半導体基板３０の製造方法を用いることで、酸化シリコン層３上に多結晶シリコンゲルマニウム層４又は多結晶シリコン層６が残してあるため、これらの層をエッチング停止層として平坦化エッチングすることができる。そのため、エッチング量が過剰な場合に生じる、ＳＯＩ層までＣＭＰ法によるエッチングが及ぶことによる素子領域部１１の損傷を抑制することができる。また、エッチング量が不足した場合に生じる素子領域部１１上での酸化シリコン層残りによるゲート酸化膜厚の制御性低下によるトランジスタ性能の乱れを効果的に抑制することができる。
【００３９】
また、単結晶シリコンゲルマニウム層２を形成する条件として例えば４５０℃程度の温度を用いることで、単結晶シリコンゲルマニウム層２と同時に形成される多結晶シリコンゲルマニウム層４の厚みを大幅に低減することができる。多結晶シリコンゲルマニウム層４中の厚みを抑えることで、多結晶シリコンゲルマニウム層４由来のゲルマニウム汚染を抑制することが可能となる。素子領域部１１にゲルマニウムが混入すると、例えば素子領域部１１上にトランジスタのゲート絶縁膜を形成する場合に、素子領域部１１とゲート絶縁膜とシリコンとの界面にゲート絶縁膜に押し出されるようにしてゲルマニウムがゲート絶縁膜界面に集まる。そのためゲート絶縁膜のリーク電流や、Ｑｂｄの劣化、移動度の低下等の問題を引き起こす場合があるが、上記した半導体基板３０の製造方法を用いることで、ゲルマニウム汚染に起因する問題の発生を抑制しうる半導体基板の製造方法を提供することができる。
【００４０】
（第２の実施形態）
次に、本発明の第２の実施形態として半導体装置としてのトランジスタについて説明する。
【００４１】
図１２に示されるＳＯＩ構造を用いて図１３に示すように半導体装置としてのトランジスタ１６が形成されている。以下、製造工程について簡単に説明する。
【００４２】
まず、素子領域部１１の表面の熱酸化を行い素子領域部１１の表面にゲート絶縁膜２０を形成する。次にＣＶＤ等の方法によりゲート絶縁膜２０が形成された素子領域部１１上に多結晶シリコン層を形成する。その後、フォトリソグラフィー技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜２０の上にゲート電極２１を形成する。
【００４３】
次に、ゲート電極２１をマスクとして、Ａｓ、Ｐ、Ｂ等の不純物を素子領域部１１内にイオン注入することにより、ゲート電極２１の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ、２３ｂを素子領域部１１に形成する。そして、ＣＶＤ等の方法により、ＬＤＤ層２３ａ、２３ｂが形成された素子領域部１１上に絶縁層を形成し、ＲＩＥ等のドライエッチングを用いて絶縁層をエッチバックすることによりゲート電極２１の側壁にサイドウォール２４ａ、２４ｂをそれぞれ形成する。そしてゲート電極２１及びサイドウォール２４ａ、２４ｂをマスクとして、Ａｓ、Ｐ、Ｂ等の不純物を素子領域部１１内にイオン注入することにより、サイドウォール２４ａ、２４ｂの側方に高濃度不純物導入層からなるソース／ドレイン層２５ａ、２５ｂを素子領域部１１に形成する。そしてコンタクト２６ａ、２６ｂ、２７を配置する。このようにしてＳＯＩ構造の半導体基板３０上に半導体装置としてのトランジスタ１６が完成する。
【００４４】
上記した半導体基板３０上の半導体装置としてのトランジスタ１６は、酸化シリコン層３上に多結晶シリコンゲルマニウム層４又は多結晶シリコン層６をエッチング停止層として平坦化エッチングをしている。そのため素子領域部１１上に残る支持体１４はエッチング停止層となる多結晶シリコン層６とほぼ揃えられた厚さ分だけ残すことができ、高い残り膜厚再現性を持ってＣＭＰ法によるエッチングを行うことができる。
【００４５】
そのため、支持体１４のエッチング量が過剰な場合に生じる、素子領域部１１までＣＭＰ法によるエッチングが及ぶことによる素子領域部１１の損傷を抑制することができる。
【００４６】
また、支持体１４のエッチング量が不足した場合に生じる、トランジスタ１６のチャネル部における酸化シリコン層の残りによるゲート酸化膜厚の制御性低下によるトランジスタ性能の乱れを効果的に抑制することができる。
【００４７】
また、単結晶シリコンゲルマニウム層２を形成する条件として例えば４５０℃程度の温度を用いることで、単結晶シリコンゲルマニウム層２と同時に形成される多結晶シリコンゲルマニウム層４の厚みを大幅に低減することができる。多結晶シリコンゲルマニウム層４中の厚みを抑えることで、多結晶シリコンゲルマニウム層４由来のゲルマニウム汚染を抑制することが可能となる。第１の実施形態で述べたように素子領域部１１へのゲルマニウムの混入が防がれているためゲート絶縁膜のリーク電流や、Ｑｂｄの劣化、移動度の低下等の問題の発生が抑制された品質の高い半導体素子としてのトランジスタを提供することができる。
【００４８】
なお、本発明の実施形態では、半導体基材の材質としてシリコンを用いて説明したが、他の材質としてＧｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ等を用いることができる。
【００４９】
また、本発明の実施形態では、第１半導体層の材質としてシリコンゲルマニウム、第２半導体層の材質としてシリコンを例にとり説明したが、第１半導体層よりもエッチングの選択比の小さい第２半導体層を組み合わせても良い。例えば、第１半導体層と第２半導体層の材質として、Ｇｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ等の中から選択した組合せを用いることができる。
【図面の簡単な説明】
【００５０】
【図１】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図２】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図３】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図４】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図５】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図６】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図７】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図８】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図９】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図１０】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図１１】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図１２】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図１３】（ａ）は第２の実施形態に係る半導体装置を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【符号の説明】
【００５１】
１…単結晶半導体基材としてのシリコン基板、２…第１単結晶半導体層としての単結晶シリコンゲルマニウム層、３…被覆物としての酸化シリコン層、４…第１多結晶半導体層としての多結晶シリコンゲルマニウム層、５…第２単結晶半導体層としての単結晶シリコン層、６…第２多結晶半導体層としての多結晶シリコン層、７…フォトレジスト膜、８…支持体穴、９…支持体形成層、１０…フォトレジスト膜、１１…素子領域部、１２…埋め込み絶縁層としての絶縁層、１３…平坦化絶縁層としての絶縁層、１４…支持体、１５…開口面としての素子領域側面、１６…トランジスタ、２０…ゲート絶縁膜、２１…ゲート電極、２３ａ…ＬＤＤ層、２３ｂ…ＬＤＤ層、２４ａ…サイドウォール、２４ｂ…サイドウォール、２５ａ…ソース／ドレイン層、２５ｂ…ソース／ドレイン層、２６ａ…コンタクト、２６ｂ…コンタクト、２７…コンタクト、３０…半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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