(57)【要約】【課題】ピーク電流を低減する。【解決手段】不揮発性半導体記憶装置１０は、不揮発性メモリ１１と、電圧発生回路２４と、検知回路２５とを含む。電圧発生回路２４は、チャージポンプ３０と、チャージポンプ３０を動作させるクロックを生成するオシレータ３２とを有し、かつ不揮発性メモリ１１に電圧を供給する。検知回路２５は、外部からの電源電圧を監視し、電源電圧が特定のレベルより低くなったことを検知する。電圧発生回路２４は、電源電圧が特定のレベルより低くなった場合に、クロックの周波数を低くする。【選択図】      図１
2012203928.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリと、
チャージポンプと、前記チャージポンプを動作させるクロックを生成するオシレータとを有し、かつ前記不揮発性メモリに電圧を供給する電圧発生回路と、
外部からの電源電圧を監視し、前記電源電圧が特定のレベルより低くなったことを検知する検知回路と、
を具備し、
前記電圧発生回路は、前記電源電圧が特定のレベルより低くなった場合に、前記クロックの周波数を低くすることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記不揮発性メモリへ書き換え動作を実行し、かつ前記電源電圧が特定のレベルより低くなった場合に、前記書き換え動作の状態遷移を前記チャージポンプの充電時間の増加分だけ遅らせるステートマシンをさらに具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記不揮発性メモリへ書き換え動作を実行し、かつ前記電源電圧が特定のレベルより低くなった場合に、前記書き換え動作を中断し、前記電源電圧が特定のレベル以上になった場合に、前記書き換え動作を再度実行するステートマシンをさらに具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
第１及び第２の不揮発性メモリと、
チャージポンプと、前記チャージポンプを動作させるクロックを生成するオシレータとを有し、かつ前記不揮発性メモリに電圧を供給する電圧発生回路と、
前記第１及び第２の不揮発性メモリに書き換え動作及び読み出し動作を実行するステートマシンと、
を具備し、
前記ステートマシンは、前記第１の不揮発性メモリに書き換え動作を実行中に前記第２の不揮発性メモリに対する読み出し命令を受けた場合に、前記クロックの周波数を低くすることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記電圧発生回路は、第１の周波数を有する第１のクロックと、前記第１のクロックを分周して前記第１の周波数より低い第２の周波数を有する第２のクロックを生成する分周器とを含むことを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記第１乃至第５のいずれかに記載の不揮発性半導体記憶装置を具備することを特徴とするＩＣカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びＩＣ（Integrated Circuit）カードに関する。
【背景技術】
【０００２】
近年、携帯機器やＩＣカード向けに使用される不揮発性メモリに対する低電力化の要求が強く、様々な対策が行われている。一方で、メモリ容量の大規模化、高速アクセス、ＲＷＷ（Read While Write：読み出しと書き換えを同時実行可能）機能など高機能化の要求もあり、低電力化の実現は一層困難になっている。
【０００３】
携帯機器やＩＣカード向けに使用される不揮発性半導体メモリとしては、ＮＯＲ型フラッシュメモリが知られている。ＮＯＲ型フラッシュメモリのメモリセルにデータを書き込む場合、ＣＨＥ（Channel hot electron）方式が用いられる。このＣＨＥ方式では、ホットエレクトロンを電荷蓄積層に注入するために、制御ゲート電極に高電圧を印加する。また、ＮＯＲ型フラッシュメモリのメモリセルからデータを消去する場合、ＦＮトンネリング方式が用いられる。このＦＮトンネリング方式では、電子を電荷蓄積層から引き抜くために、制御ゲート電極に負の高電圧を印加する。
【０００４】
このように、ＮＯＲ型フラッシュメモリでは、書き込み動作及び消去動作において消費電力が大きくなり、低電力化の要求を満たすことが困難となる。また、ＮＯＲ型フラッシュメモリが搭載された携帯機器やＩＣカードにおいてピーク電流が規定されている場合、ＮＯＲ型フラッシュメモリは、携帯機器やＩＣカードのスペックを満たすことが困難となる。特に、ＮＯＲ型フラッシュメモリにおいて、メモリ容量の大規模化、高速アクセス、ＲＷＷ機能など高機能化が実現されている場合には、ピーク電流などのスペックを満たすことが困難となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２４２７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、ピーク電流を低減することが可能な不揮発性半導体記憶装置及びＩＣカードを提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性半導体記憶装置は、不揮発性メモリと、チャージポンプと、前記チャージポンプを動作させるクロックを生成するオシレータとを有し、かつ前記不揮発性メモリに電圧を供給する電圧発生回路と、外部からの電源電圧を監視し、前記電源電圧が特定のレベルより低くなったことを検知する検知回路とを具備する。前記電圧発生回路は、前記電源電圧が特定のレベルより低くなった場合に、前記クロックの周波数を低くする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係るＮＯＲ型フラッシュメモリ１０のブロック図。
【図２】メモリセルアレイ１１の回路図。
【図３】電圧発生回路２４のブロック図。
【図４】電圧検知回路２５の回路図。
【図５】メモリセルの書き込み動作及び消去動作を説明する模式図。
【図６】メモリセルの閾値電圧分布を説明する図。
【図７】電圧検知回路２５の動作を示すタイミングチャート。
【図８】書き換え動作におけるステートマシン２３の状態遷移図。
【図９】書き換え動作におけるステートマシン２３の状態遷移図。
【図１０】第２の実施形態に係るＮＯＲ型フラッシュメモリ１０のブロック図。
【図１１】ＮＯＲ型フラッシュメモリ１０の動作を示すタイミングチャート。
【図１２】携帯電話１００及びＳＩＭカード１１０の概略図。
【図１３】ＳＩＭカード１１０のブロック図。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
［第１の実施形態］
［１．不揮発性半導体記憶装置の構成］
以下に、不揮発性半導体記憶装置として、ＮＯＲ型フラッシュメモリを例に挙げて説明する。図１は、第１の実施形態に係るＮＯＲ型フラッシュメモリ１０のブロック図である。
【００１１】
メモリセルアレイ１１は、マトリクス状に配置された複数のＮＯＲ型フラッシュメモリセルを備えている。各メモリセルは、ビット線、ワード線、及びソース線に接続されている。
【００１２】
ロウデコーダ１２は、ワード線に接続されており、ロウアドレスに基づいてワード線の選択動作を行う。また、ロウデコーダ１２は、消去動作、書き込み動作、及び読み出し動作において、所定の電圧をワード線に印加する。
【００１３】
カラムデコーダ１３は、カラムアドレスに基づいてビット線の選択動作を行い、ビット線を選択するためのカラム選択信号を生成する。このカラム選択信号は、カラムセレクタ１４に送られる。カラムセレクタ１４は、カラム選択信号に基づいてビット線を選択し、ビット線をセンスアンプ（Ｓ／Ａ）１５又は書き込み／消去回路１６に接続する。センスアンプ１５は、ロウデコーダ１２及びカラムデコーダ１３によって選択されたメモリセルから読み出されたデータを検知及び増幅する。
【００１４】
書き込み／消去回路１６は、所定のメモリセル単位（ページ）に一括してデータを書き込む。また、書き込み／消去回路１６は、所定のメモリセル単位（ブロック）のデータを一括して消去する。この書き込み動作及び消去動作において、書き込み／消去回路１６は、ビット線、ワード線、ソース線、及びメモリセルが形成されたウェルの電圧を制御する。
【００１５】
データラッチ１７は、外部から書き込みデータを受け、この書き込みデータを保持する。データラッチ１７に保持された書き込みデータは、書き込み／消去回路１６及びベリファイ回路１８に送られる。
【００１６】
ベリファイ回路１８は、書き込み動作において、データラッチ１７から送られる書き込みデータと、センスアンプ１５によって読み出されたデータとを用いてベリファイ動作を行う。また、ベリファイ回路１８は、消去動作において、センスアンプ１５よって読み出されたデータが消去状態を示すデータであるか否かをベリファイする。ベリファイ回路１８によるベリファイ結果は、ステートマシン２３に送られる。
【００１７】
出力バッファ１９は、外部からアウトプットイネーブル信号ＯＥを受け、アウトプットイネーブル信号ＯＥが活性化（例えばハイレベル）された場合に、センスアンプ１５から送られた読み出しデータを外部へ出力する。コマンドデコーダ２０は、外部からチップイネーブル信号ＣＥ及びライトイネーブル信号ＷＥを受け、また、チップイネーブル信号ＣＥ及びライトイネーブル信号ＷＥが共に活性化（例えばハイレベル）された際に外部から入力されたコマンドを受ける。そして、コマンドデコーダ２０は、このコマンドを解釈してコマンド信号をステートマシン２３に送る。
【００１８】
アドレスラッチ２１は、外部からアドレスを受け、このアドレスを保持する。アドレスデコーダ２２は、外部からチップイネーブル信号ＣＥを受け、また、アドレスラッチ２１からアドレスを受ける。アドレスデコーダ２２は、チップイネーブル信号ＣＥが活性化された場合に、アドレスをデコードし、ロウアドレスをロウデコーダ１２に送り、カラムアドレスをカラムデコーダ１３に送る。
【００１９】
電圧発生回路２４は、外部から供給される電源電圧ＶＤＤ及び接地電圧ＶＳＳを用いて、消去動作、書き込み動作、及び読み出し動作に必要な各種電圧を生成する。電圧検知回路２５は、外部から電源電圧ＶＤＤを受け、この電源電圧ＶＤＤが所定のレベルより低くなったか否かを検知する。電圧発生回路２４及び電圧検知回路２５の具体的な構成については後述する。
【００２０】
ステートマシン２３は、ＮＯＲ型フラッシュメモリ１０内の各モジュールを制御する。この際、ステートマシン２３は、ＮＯＲ型フラッシュメモリ１０内の各モジュールのステートを制御することで、消去動作、書き込み動作、及び読み出し動作を制御する。本明細書では、消去動作と書き込み動作とを合わせた表現として、書き換え動作という表現を用いる。なお、ステートマシン２３は、センスアンプ１５やベリファイ回路１８などへも制御信号を送っているが、図が煩雑になるのを避けるために、これらの制御信号線のブロックへの図示を省略している。
【００２１】
次に、メモリセルアレイ１１の構成について説明する。図２は、メモリセルアレイ１１の回路図である。メモリセルアレイ１１は（（ｍ＋１）×（ｎ＋１））個（ｍ、ｎは１以上の整数）のメモリセルＭＣを備えている。ｐ型半導体基板にはｎ型ウェルが形成され、ｎ型ウェル内にはｐ型ウェルが形成され、このｐ型ウェルにメモリセルＭＣが形成されている。メモリセルＭＣは、ｐ型ウェル内に離間して設けられたソース領域及びドレイン領域と、ソース領域及びドレイン領域間のｐ型ウェル上にトンネル絶縁膜を介在して設けられた電荷蓄積層（例えば浮遊ゲート電極）と浮遊ゲート電極上にゲート間絶縁膜を介在して設けられた制御ゲート電極とを含む積層ゲートとを備えたＭＯＳＦＥＴである。ソース領域及びドレイン領域は、ｐ型ウェル内に高濃度のｎ型不純物が導入されたｎ＋型拡散領域から構成される。
【００２２】
同一行にあるメモリセルＭＣの制御ゲート電極は、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。同一列にあるメモリセルＭＣのドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続される。メモリセルＭＣのソースは、同一のソース線ＳＬに共通接続される。また、同一のワード線に接続された（ｎ＋１）個のメモリセルＭＣの集合をページと呼ぶ。なお、ページとは、同一のワード線に接続された複数のメモリセルの集合であれば良いが、本実施形態では説明の簡単化のために（ｎ＋１）個のメモリセルの集合をページとする。ページは、データ書き込みの最小単位である。また、複数のページが集まってブロックという単位を構成する。ブロックは、ウェルを共有した複数のメモリセルからなり、データ消去の最小単位である。
【００２３】
次に、電圧発生回路２４の構成について説明する。図３は、電圧発生回路２４のブロック図である。
【００２４】
基準電圧発生回路４６は、基準電圧ＶＲＥＦを生成する。基準電圧ＶＲＥＦは、３つのレベル検知回路３１、３６及び４１に供給される。基準電圧発生回路４６としては、例えばＢＧＲ（Band Gap Reference）回路が用いられる。ＢＧＲ回路は、半導体のバンドギャップ電圧を用いて基準電圧を生成しており、温度−電圧特性に優れている。このため、ＢＧＲ回路は、電圧変動の少ない基準電圧ＶＲＥＦを生成することができる。
【００２５】
昇圧回路としての正チャージポンプ（Positive Charge Pump）３０は、外部から供給される電源電圧ＶＤＤを昇圧し、電圧ＶＤＤＲ（例えば５Ｖ）を生成する。チャージポンプは、複数のキャパシタがダイオードを介して並列接続され、正転クロック及び反転クロックに応じて順にキャパシタの電荷を転送することで所定の電圧を生成するものである。レベル検知回路３１は、正チャージポンプ３０の出力レベルを検知し、オシレータ（ＯＳＣ）３２の動作（オン／オフ）を制御する。オシレータ３２は、特定の周波数を有するクロックＣＫ１を生成する。オシレータ３２からのクロックＣＫ１は、スイッチ３４及び分周器３３に送られる。
【００２６】
分周器３３は、クロックＣＫ１を分周し、クロックＣＫ１より周波数が小さいクロックＣＫ２を生成する。分周器３３からのクロックＣＫ２は、スイッチ３４に送られる。スイッチ３４は、電圧検知回路２５から送られる低電圧検知信号ＬＶＤに基づいてクロックＣＫ１及びＣＫ２のいずれかを選択する。
【００２７】
昇圧回路としての正チャージポンプ３５は、正チャージポンプ３０から供給される電圧ＶＤＤＲを昇圧し、電圧ＶＤＤＨ（例えば１０Ｖ）を生成する。レベル検知回路３６は、正チャージポンプ３５の出力レベルを検知し、オシレータ（ＯＳＣ）３７の動作（オン／オフ）を制御する。オシレータ３７は、特定の周波数を有するクロックＣＫ３を生成する。オシレータ３７からのクロックＣＫ３は、スイッチ３９及び分周器３８に送られる。
【００２８】
分周器３８は、クロックＣＫ３を分周し、クロックＣＫ３より周波数が小さいクロックＣＫ４を生成する。分周器３８からのクロックＣＫ４は、スイッチ３９に送られる。スイッチ３９は、電圧検知回路２５から送られる低電圧検知信号ＬＶＤに基づいてクロックＣＫ３及びＣＫ４のいずれかを選択する。
【００２９】
降圧回路としての負チャージポンプ（Negative Charge Pump）４０は、外部から供給される接地電圧ＶＳＳを降圧し、電圧ＶＢＢ（例えば−７Ｖ）を生成する。レベル検知回路４１は、負チャージポンプ４０の出力レベルを検知し、オシレータ（ＯＳＣ）４２の動作（オン／オフ）を制御する。オシレータ４２は、特定の周波数を有するクロックＣＫ５を生成する。オシレータ４２からのクロックＣＫ５は、スイッチ４４及び分周器４３に送られる。
【００３０】
分周器４３は、クロックＣＫ５を分周し、クロックＣＫ５より周波数が小さいクロックＣＫ６を生成する。分周器４３からのクロックＣＫ６は、スイッチ４４に送られる。スイッチ４４は、電圧検知回路２５から送られる低電圧検知信号ＬＶＤに基づいてクロックＣＫ５及びＣＫ６のいずれかを選択する。
【００３１】
スイッチ４５は、電圧ＶＢＢ（−７Ｖ）及び接地電圧ＶＳＳ（０Ｖ）のいずれかを選択する。すなわち、スイッチ４５は、書き込み動作時には０Ｖを出力し、消去動作時には−７Ｖを出力する。スイッチ４５の選択動作は、ステートマシン２３によって制御される。
【００３２】
次に、電圧検知回路２５の構成について説明する。図４は、電圧検知回路２５の回路図である。
【００３３】
ｐチャネルＭＯＳＦＥＴ  ＰＭ１は、バッファとして機能する。ｐチャネルＭＯＳＦＥＴ  ＰＭ１のソースは、外部からの電源電圧ＶＤＤが印加される電源端子に接続されている。ｐチャネルＭＯＳＦＥＴ  ＰＭ１のゲートは接地され、ドレインはローパスフィルタ５０に接続されている。
【００３４】
ローパスフィルタ５０は、急峻な電源遷移やノイズを除去する。ローパスフィルタ５０は、抵抗Ｒ１及びキャパシタＣから構成されている。抵抗Ｒ１の一端はｐチャネルＭＯＳＦＥＴ  ＰＭ１のドレインに接続され、抵抗Ｒ１の他端は接続ノードＮ１を介してキャパシタＣの第１の電極に接続されている。キャパシタＣの第２の電極は接地されている。
【００３５】
接続ノードＮ１及び接地端子ＶＳＳ間には、抵抗Ｒ２及びＲ３が直列に接続され、抵抗Ｒ２及びＲ３は、接続ノードＮ１の電圧を分圧する。ｐチャネルＭＯＳＦＥＴ  ＰＭ２のソースは接続ノードＮ１に接続され、ゲートは抵抗Ｒ２及びＲ３間の接続ノードＮ２に接続され、ドレインは接続ノードＮ３を介して抵抗Ｒ４の一端に接続されている。抵抗Ｒ４の他端は接地されている。
【００３６】
インバータ回路ＩＮＶの入力端子は接続ノードＮ３に接続され、出力端子はノイズキャンセラ５１に接続されている。ノイズキャンセラ５１は、急峻な電源遷移やノイズを除去する。ノイズキャンセラ５１は、遅延回路ＤＬ及びＮＡＮＤゲートＮＤから構成されている。インバータ回路ＩＮＶの出力端子は、ＮＡＮＤゲートＮＤの第１の入力端子、及び遅延回路ＤＬの入力端子に接続されている。遅延回路ＤＬの出力端子は、ＮＡＮＤゲートＮＤの第２の入力端子に接続されている。ＮＡＮＤゲートＮＤは、低電圧検知信号ＬＶＤを出力する。ノイズキャンセラ５１の機能によって、低電圧検知信号ＬＶＤが電源電圧ＶＤＤのノイズなどによって頻繁に変化してしまうのを防ぐことができる。
【００３７】
［２．動作］
上記のように構成されたＮＯＲ型フラッシュメモリ１０の動作について説明する。  
まず、書き込み動作について説明する。外部から書き込みコマンドが入力されると、ステートマシン２３は、書き込み動作を実行する。
【００３８】
電源電圧ＶＤＤのレベルが正常である場合は、低電圧検知信号ＬＶＤが非活性化（ローレベル）されており、この場合、電圧発生回路２４のスイッチ３４、３９及び４４はそれぞれ、オシレータ３２、３７及び４２からのクロックを選択する。ステートマシン２３は、正チャージポンプ３０及び３５を起動し、電圧ＶＤＤＲ（５Ｖ）、及び電圧ＶＤＤＨ（１０Ｖ）を生成する。
【００３９】
続いて、書き込み／消去回路１６は、ロウアドレスによって選択されたワード線ＷＬに１０Ｖを印加した後、カラムアドレスによって選択されたビット線ＢＬに５Ｖを印加する。また、書き込み／消去回路１６は、ソース線ＳＬに０Ｖを印加し、選択メモリセルが形成されたｎ型ウェル及びｐ型ウェルに０Ｖを印加する。
【００４０】
図５（ａ）は、メモリセルの書き込み動作を説明する模式図である。メモリセルの書き込み動作は、ＣＨＥ（Channel hot electron）方式により行われる。書き込み／消去回路１６による電圧制御により、選択メモリセルのゲート電圧Ｖｇ＝１０Ｖ、ソース電圧Ｖｓ＝０Ｖ、ドレイン電圧Ｖｄ＝５Ｖに設定される。これにより、ドレイン近傍で発生するホットエレクトロンが浮遊ゲート電極に注入される。この場合、浮遊ゲート電極に注入された電子により、セル閾値電圧Ｖthが高くなり、読み出し電位（例えば５Ｖ）では、オフ状態（書き込み状態）となる。この書き込み状態を“０”データと規定する。書き込み終了後、書き込み／消去回路１６は、ビット線を０Ｖにした後、ワード線を５Ｖに放電する。
【００４１】
次に、消去動作について説明する。外部から消去コマンドが入力されると、ステートマシン２３は、消去動作を実行する。
【００４２】
ステートマシン２３は、正チャージポンプ３０及び３５と負チャージポンプ４０を起動し、電圧ＶＤＤＨ（１０Ｖ）及び電圧ＶＢＢ（−７Ｖ）を生成する。続いて、書き込み／消去回路１６は、消去対象である選択ブロック内のワード線ＷＬに−７Ｖを印加した後、ビット線ＢＬをフローティング状態にする。また、書き込み／消去回路１６は、ソース線ＳＬに１０Ｖを印加し、選択ブロックが形成されたｎ型ウェル及びｐ型ウェルに１０Ｖを印加する。
【００４３】
図５（ｂ）は、メモリセルの消去動作を説明する模式図である。メモリセルの消去動作は、ＦＮトンネリング方式により行われる。書き込み／消去回路１６による電圧制御により、メモリセルのゲート電圧Ｖｇ＝−７Ｖ、ソース電圧Ｖｓ＝１０Ｖ、ドレインがフローティング状態に設定される。これにより、トンネル絶縁膜に１７Ｖの高電界が印加され、ＦＮトンネル現象により浮遊ゲート電極から電子が引き抜かれる。この場合、浮遊ゲート電極に電子がほとんど無い状態なので、セル閾値電圧Ｖthが低くなり、読み出し電位（例えば５Ｖ）では、オン状態（消去状態）となる。この消去状態を“１”データと規定する。
【００４４】
図６は、メモリセルの閾値電圧分布を説明する図である。消去状態のメモリセルは、消去動作とベリファイ動作との繰り返しにより、所定の電圧分布に収まるようにその閾値電圧が設定される。同様に、書き込み状態のメモリセルは、書き込み動作とベリファイ動作との繰り返しにより、所定の電圧分布に収まるようにその閾値電圧が設定される。
【００４５】
消去状態のメモリセルの閾値電圧は、過消去ベリファイ電圧ＯＥＶと消去ベリファイ電圧ＥＶとの間に設定される。書き込み状態のメモリセルの閾値電圧は、書き込みベリファイ電圧ＰＶ以上に設定される。これにより、消去ベリファイ電圧ＥＶと書き込みベリファイ電圧ＰＶとの間の読み出し電圧ＶＲをワード線に印加した場合に、消去状態のメモリセルはオン状態となり、一方書き込み状態のメモリセルはオフ状態となるため、メモリセルのデータを判別することができる。過消去ベリファイ電圧ＯＥＶ、消去ベリファイ電圧ＥＶ、読み出し電圧ＶＲ、及び書き込みベリファイ電圧ＰＶの電圧関係は、“ＯＥＶ＜ＥＶ＜ＶＲ＜ＰＶ”である。
【００４６】
次に、読み出し動作について説明する。外部から読み出し命令を受けると、ステートマシン２３は、読み出し動作を実行する。
【００４７】
センスアンプ１５は、カラムアドレスによって選択されたビット線ＢＬを例えば１Ｖに充電する。ソース線ＳＬには０Ｖが印加される。その上で、ロウデコーダ１２は、ロウアドレスによって選択されたワード線ＷＬに例えば５Ｖを印加する。これにより、消去状態のメモリセルでは電流が流れ、書き込み状態のメモリセルでは電流が流れない。この電流をセンスアンプ１５が検知及び増幅することにより、“０”データ又は“１”データが読み出される。
【００４８】
次に、電圧検知回路２５の動作について説明する。図７は、電圧検知回路２５の動作を示すタイミングチャートである。
【００４９】
図４において、電圧検知回路２５は、電源電圧ＶＤＤが以下の条件を満たした場合に、低電圧検知信号ＬＶＤを活性化（ハイレベル）するように動作する。
【００５０】
ＶＤＤ・{Ｒ２／（Ｒ２＋Ｒ３）}＜｜Ｖthp｜
Ｖthpは、ｐチャネルＭＯＳＦＥＴ  ＰＭ２の閾値電圧であり、負の電圧となる。｜Ｖthp｜は、絶対値表記である。“ＶＤＤ・{Ｒ２／（Ｒ２＋Ｒ３）}”は、抵抗Ｒ２の電圧降下、すなわち、ｐチャネルＭＯＳＦＥＴ  ＰＭ２のゲート−ソース間電圧である。ｐチャネルＭＯＳＦＥＴ  ＰＭ２のゲート電圧Ｖgpは、“ＶＤＤ・{Ｒ３／（Ｒ２＋Ｒ３）}”で表される。電源電圧ＶＤＤは、抵抗Ｒ２及びＲ３によって分圧されており、電源電圧ＶＤＤが正常な規定電圧である場合に、ｐチャネルＭＯＳＦＥＴ  ＰＭ２がオンするように、抵抗Ｒ２及びＲ３の値が設定される。従って、電源電圧ＶＤＤが正常な規定電圧である場合、ｐチャネルＭＯＳＦＥＴ  ＰＭ２はオンしている。これにより、インバータ回路ＩＮＶの出力がローレベルとなり、電圧検知回路２５は、低電圧検知信号ＬＶＤを非活性化（ローレベル）する。
【００５１】
低電圧検知信号ＬＶＤは、電圧発生回路２４のスイッチ３４、３９及び４４に供給されており、低電圧検知信号ＬＶＤがローレベルになると、スイッチ３４、３９及び４４はそれぞれ、オシレータ３２、３７及び４２からクロックＣＫ１、ＣＫ３及びＣＫ５を選択する。これにより、チャージポンプ３０、３５及び４０へ供給されるクロックの周波数が通常の周波数になるため、チャージポンプ３０、３５及び４０は、電圧生成動作を通常の速度で行う。
【００５２】
続いて、図７に示すように、電源電圧ＶＤＤが降下する、すなわち電源電圧ＶＤＤの電圧降下が大きくなるにつれて、ゲート電圧Ｖgpも低下する。そして、ｐチャネルＭＯＳＦＥＴ  ＰＭ２のゲート−ソース間電圧“ＶＤＤ・{Ｒ２／（Ｒ２＋Ｒ３）}”が閾値電圧｜Ｖthp｜より小さくなると、ｐチャネルＭＯＳＦＥＴ  ＰＭ２がオフする。これにより、インバータ回路ＩＮＶの出力がハイレベルとなり、電圧検知回路２５は、低電圧検知信号ＬＶＤを活性化（ハイレベル）する。
【００５３】
低電圧検知信号ＬＶＤがハイレベルになると、スイッチ３４、３９及び４４はそれぞれ、分周器３３、３８及び４３からクロックＣＫ２、ＣＫ４及びＣＫ６を選択する。これにより、チャージポンプ３０、３５及び４０へ供給されるクロックの周波数が低くなるため、チャージポンプ３０、３５及び４０の消費電流が低下する。この結果、電圧発生回路２４、ひいてはＮＯＲ型フラッシュメモリ１０の消費電流を抑えることができる。
【００５４】
続いて、図７に示すように、電源電圧ＶＤＤの電圧降下が大きい状態から上昇するにつれて、ゲート電圧Ｖgpも上昇する。そして、ｐチャネルＭＯＳＦＥＴ  ＰＭ２のゲート−ソース間電圧“ＶＤＤ・{Ｒ２／（Ｒ２＋Ｒ３）}”が閾値電圧｜Ｖthp｜以上になると、ｐチャネルＭＯＳＦＥＴ  ＰＭ２がオンする。これにより、インバータ回路ＩＮＶの出力がローレベルとなり、電圧検知回路２５は、低電圧検知信号ＬＶＤをローレベルにする。
【００５５】
低電圧検知信号ＬＶＤがローレベルになると、スイッチ３４、３９及び４４はそれぞれ、オシレータ３２、３７及び４２からクロックＣＫ１、ＣＫ３及びＣＫ５を選択する。これにより、チャージポンプ３０、３５及び４０へ供給されるクロックの周波数が通常の周波数になるため、チャージポンプ３０、３５及び４０は、電圧生成動作を通常の速度で行う。
【００５６】
なお、チャージポンプ３０、３５及び４０へ供給されるクロックの周波数を低くしたことで、チャージポンプ３０、３５及び４０の充電時間が増加する。このため、書き換え動作において、ステートマシン２３は、チャージポンプ３０、３５及び４０による充電時間の増加分だけ状態遷移時間を長くすることで、書き換え動作が正常に行われるように調整する。図８は、書き換え動作におけるステートマシン２３の状態遷移図である。
【００５７】
外部から消去コマンド若しくは書き込みコマンドを受けると、ステートマシン２３は、アイドル状態（ステップＳ１００）から抜け、書き換え動作を実行する（ステップＳ１０１）。ステートマシン２３は、書き換え動作中、電圧検知回路２５から送られる低電圧検知信号ＬＶＤを監視している。
【００５８】
低電圧検知信号ＬＶＤがハイレベルになると、ステートマシン２３は、待ち状態に遷移する（ステップＳ１０２）。この待ち状態では、ステートマシン２３は、電圧発生回路２４のレベル検知回路３１、３６及び４１の出力を監視しており、電圧ＶＤＤＲ、ＶＤＤＨ及びＶＢＢのうち現在の書き換え動作に必要な電圧が規定のレベルに到達するまで待機する。
【００５９】
現在の書き換え動作に必要な電圧が生成されたことを検知すると、ステートマシン２３は、書き換え動作に復帰する。書き換え動作が完了すると、ステートマシン２３は、アイドル状態に遷移する（ステップＳ１０３）。
【００６０】
［３．変形例］
電源電圧ＶＤＤに規定値以上の電圧降下が発生したことを電圧検知回路２５が検知した際（低電圧検知信号ＬＶＤが活性化された際）に、ステートマシン２３は、書き換え動作を中止する。そして、電源電圧ＶＤＤが正常な規定電圧に復帰した後（低電圧検知信号ＬＶＤが非活性化された際）に、書き換え動作を新たに再開するようにしてもよい。
【００６１】
図９は、変形例に係る書き換え動作におけるステートマシン２３の状態遷移図である。外部から消去コマンド若しくは書き込みコマンドを受けると、ステートマシン２３は、アイドル状態（ステップＳ２００）から抜け、書き換え動作を実行する（ステップＳ２０１）。ステートマシン２３は、書き換え動作中、電圧検知回路２５から送られる低電圧検知信号ＬＶＤを監視している。
【００６２】
低電圧検知信号ＬＶＤがハイレベルになると、ステートマシン２３は、終了シーケンス（終了Ｓｅｑ）を実行する（ステップＳ２０２）。終了シーケンスとは、ＮＯＲ型フラッシュメモリ１０の書き換え動作をリセットする処理であり、各種電圧もリセットされる。
【００６３】
続いて、ステートマシン２３は、待ち状態に遷移する（ステップＳ２０３）。この待ち状態では、電圧検知回路２５から送られる低電圧検知信号ＬＶＤを監視している。低電圧検知信号ＬＶＤがローレベルになると、ステートマシン２３は、書き換え動作を新たに再開する（ステップＳ２０１）。書き換え動作が完了すると、ステートマシン２３は、アイドル状態に遷移する（ステップＳ２０４）。
【００６４】
［４．効果］
以上詳述したように第１の実施形態では、ＮＯＲ型フラッシュメモリ１０は、メモリセルアレイ１１に書き換え動作（消去動作及び書き込み動作）に必要な各種電圧を生成する電圧発生回路２４と、外部からの電源電圧ＶＤＤを監視し、電源電圧ＶＤＤが特定のレベルより低くなったことを検知する電圧検知回路２５とを備えている。電圧発生回路２４は、チャージポンプ３０と、チャージポンプ３０を動作させるクロックを生成するオシレータ３２とを備えている。そして、電圧発生回路２４は、電源電圧ＶＤＤが特定のレベルより低くなった場合に、チャージポンプ３０を動作させるクロックの周波数を低くするようにしている。
【００６５】
従って第１の実施形態によれば、電源電圧ＶＤＤが降下した場合に、電圧発生回路２４、ひいてはＮＯＲ型フラッシュメモリ１０の消費電流を抑えることができる。これにより、ＮＯＲ型フラッシュメモリ１０の消費電流のピーク（ピーク電流）を低減することが可能となり、ピーク電流に関するスペックが厳しいチップに本実施形態のＮＯＲ型フラッシュメモリ１０を搭載した場合でも、スペックを満たすＮＯＲ型フラッシュメモリ１０を実現することができる。
【００６６】
また、電源電圧ＶＤＤに規定値以上の電圧降下が発生したことを電圧検知回路２５が検知した際に、ステートマシン２３は、書き換え動作の状態遷移をチャージポンプの充電時間の増加分だけ遅らせるようにしている。これにより、電源電圧ＶＤＤに規定値以上の電圧降下が発生した場合でも、正常に書き換え動作を完了することが可能となる。
【００６７】
また、電圧検知回路２５が電源電圧ＶＤＤに規定値以上の電圧降下が発生したことを検知した際に、ステートマシン２３は、書き換え動作を中止し、電源電圧ＶＤＤが正常な規定電圧に復帰した後に、書き換え動作を新たに再開するようにしている。これにより、電源電圧ＶＤＤに規定値以上の電圧降下が発生した場合でも、正常に書き換え動作を完了することが可能となる。
【００６８】
［第２の実施形態］
第２の実施形態は、読み出しと書き込み（書き換え）を同時実行可能なＲＷＷ（Read While Write）機能を備えたＮＯＲ型フラッシュメモリの適用例である。すなわち、第２の実施形態のＮＯＲ型フラッシュメモリは、メモリセルアレイを複数のバンクに分割して管理し、第１のバンクに書き換え動作を行うと同時に、第２のバンクに読み出し動作を行う機能を有している。
【００６９】
［１．不揮発性半導体記憶装置の構成］
図１０は、第２の実施形態に係るＮＯＲ型フラッシュメモリ１０のブロック図である。ＮＯＲ型フラッシュメモリ１０は、複数のメモリセルアレイ（バンク）１１を備えている。本実施形態では、ＮＯＲ型フラッシュメモリ１０が２個のメモリセルアレイ１１−１，１１−２を備える場合を一例として説明する。
【００７０】
ＮＯＲ型フラッシュメモリ１０は、２個のメモリセルアレイ１１−１，１１−２にそれぞれ対応するように、２個のロウデコーダ１２−１，１２−２と、２個のカラムデコーダ１３−１，１３−２と、２個のカラムセレクタ１４−１，１４−２と、２個のセンスアンプ（Ｓ／Ａ）１５−１，１５−２と、２個の書き込み／消去回路１６−１，１６−２とを備えている。スイッチ２６は、ステートマシン２３の制御に基づいて、センスアンプ１５−１，１５−２の出力を選択する。
【００７１】
アドレスデコーダ２２−１は、書き込み／消去用のアドレスデコーダである。アドレスデコーダ２２−１は、アドレスラッチ２１からのアドレスを受け、ロウアドレスをロウデコーダ１２−１，１２−２に送り、カラムアドレスをカラムデコーダ１３−１，１３−２に送る。アドレスデコーダ２２−２は、読み出し用のアドレスデコーダである。アドレスデコーダ２２−２は、外部からアドレスを受け、ロウアドレスをロウデコーダ１２−１，１２−２に送り、カラムアドレスをカラムデコーダ１３−１，１３−２に送る。なお、図１０において、図面が煩雑なるのを避けるために、アドレスデコーダ２２−１，２２−２からロウデコーダ１２−２及びカラムデコーダ１３−２への信号線の図示を省略している。
【００７２】
コマンドデコーダ２０は、外部からチップイネーブル信号ＣＥ及びライトイネーブル信号ＷＥを受け、また、チップイネーブル信号ＣＥ及びライトイネーブル信号ＷＥが共に活性化（例えばハイレベル）された際に外部から入力されたコマンド及びアドレスを受ける。このアドレスにより、消去動作、書き込み動作及び読み出し動作の対象であるメモリセルアレイが判別できる。そして、コマンドデコーダ２０は、このコマンドを解釈してコマンド信号をステートマシン２３に送る。
【００７３】
本実施形態では、第１の実施形態で示した電圧検知回路２５が不要となり、電圧検知回路２５が生成していた低電圧検知信号ＬＶＤが、ステートマシン２３が生成する周波数切替信号ＦＳＳに替えられる。電圧発生回路２４の構成は、電圧検知回路２５から送られていた低電圧検知信号ＬＶＤがステートマシン２３から送られる周波数切替信号ＦＳＳに替わる以外は、図３と同じである。その他のＮＯＲ型フラッシュメモリ１０内のモジュールの構成は、第１の実施形態と同じである。
【００７４】
［２．動作］
次に、ＮＯＲ型フラッシュメモリ１０の動作について説明する。図１１は、ＲＷＷ機能を備えたＮＯＲ型フラッシュメモリ１０の動作を示すタイミングチャートである。
【００７５】
まず、チップイネーブル信号ＣＥ及びライトイネーブル信号ＷＥが活性化され、外部から書き込みコマンド（例えば、書き込みコマンドアドレス及び書き込みコマンドデータを含む）、及び書き込みデータがＮＯＲ型フラッシュメモリ１０に入力される。書き込みコマンドは、予め任意に決められた書き込みコマンドアドレス及び書き込みコマンドデータの組み合わせで識別される。書き込みコマンドは、コマンドデコーダ２０によって解釈され、コマンド信号がステートマシン２３に送られる。書き込みアドレスは、アドレスラッチ２１に保持され、書き込みデータは、データラッチ１７に保持される。アドレスラッチ２１に保持された書き込みアドレスは、アドレスデコーダ２２−１によってデコードされ、ロウアドレスがロウデコーダ１２−１及び１２−２の一方に送られ、カラムアドレスがカラムデコーダ１３−１及び１３−２の一方に送られる。
【００７６】
続いて、ステートマシン２３は、ビジー信号ＢＹを活性化（ハイレベル）するとともに、例えばメモリセルアレイ１１−１に対して一連の書き込み動作を実行する。この時、ステートマシン２３は、周波数切替信号ＦＳＳを非活性化（ローレベル）しており、この場合、第１の実施形態と同様に、電圧発生回路２４のスイッチ３４、３９及び４４はそれぞれ、オシレータ３２、３７及び４２からのクロックを選択する。よって、チャージポンプ３０、３５及び４０は、クロックＣＫ１、ＣＫ３及びＣＫ５を用いて動作する。
【００７７】
続いて、チップイネーブル信号ＣＥ及びアウトプットイネーブル信号ＯＥが活性化され、外部から読み出しアドレスがＮＯＲ型フラッシュメモリ１０に入力される。本実施形態では、アウトプットイネーブル信号ＯＥが読み出し動作を開始するためのトリガー信号として用いられる。読み出しアドレスは、アドレスデコーダ２２−２によってデコードされ、ロウアドレスがロウデコーダ１２−１及び１２−２の一方に送られ、カラムアドレスがカラムデコーダ１３−１及び１３−２の一方に送られる。
【００７８】
続いて、ステートマシン２３は、例えばメモリセルアレイ１１−２に対して一連の読み出し動作を実行する。すなわち、ステートマシン２３は、書き込み動作と読み出し動作とを同時かつ非同期に実行している。さらに、現在の動作がＲＷＷ動作であるため、ステートマシン２３は、周波数切替信号ＦＳＳを活性化（ハイレベル）する。
【００７９】
周波数切替信号ＦＳＳがハイレベルになると、第１の実施形態と同様に、電圧発生回路２４のスイッチ３４、３９及び４４はそれぞれ、分周器３３、３８及び４３からクロックＣＫ２、ＣＫ４及びＣＫ６を選択する。これにより、チャージポンプ３０、３５及び４０へ供給されるクロックの周波数が低くなるため、チャージポンプ３０、３５及び４０の消費電流が低下する。この結果、電圧発生回路２４、ひいてはＮＯＲ型フラッシュメモリ１０の消費電流を抑えることができる。
【００８０】
読み出し動作が終了すると、ステートマシン２３は、周波数切替信号ＦＳＳをローレベルにする。周波数切替信号ＦＳＳがローレベルになると、スイッチ３４、３９及び４４はそれぞれ、オシレータ３２、３７及び４２からクロックＣＫ１、ＣＫ３及びＣＫ５を選択する。これにより、チャージポンプ３０、３５及び４０へ供給されるクロックの周波数が通常の周波数になるため、チャージポンプ３０、３５及び４０は、電圧生成動作を通常の速度で行う。
【００８１】
なお、チャージポンプ３０、３５及び４０へ供給されるクロックの周波数を低くしたことで、チャージポンプ３０、３５及び４０の充電時間が増加する。このため、書き込み動作において、ステートマシン２３は、チャージポンプ３０、３５及び４０による充電時間の増加分だけ状態遷移時間を長くすることで、書き換え動作が正常に行われるように調整する。
【００８２】
［３．効果］
以上詳述したように第２の実施形態では、ＮＯＲ型フラッシュメモリ１０は、書き込み動作と読み出し動作とを同時実行可能なＲＷＷ機能を備えている。そして、第１のバンクに書き込み動作を実行中に第２のバンクに対して読み出し命令を受けた（本実施形態では、アウトプットイネーブル信号ＯＥが活性化された）場合に、電圧発生回路２４のチャージポンプ３０を動作させるクロックの周波数を低くするようにしている。
【００８３】
従って第２の実施形態によれば、ＲＷＷ動作中に、電圧発生回路２４、ひいてはＮＯＲ型フラッシュメモリ１０の消費電流を抑えることができる。これにより、ＮＯＲ型フラッシュメモリ１０のピーク電流を低減することが可能となり、ピーク電流に関するスペックが厳しいチップに本実施形態のＮＯＲ型フラッシュメモリ１０を搭載した場合でも、スペックを満たすＮＯＲ型フラッシュメモリ１０を実現することができる。
【００８４】
なお、本実施形態は、消去動作と読み出し動作とを同時に実行する場合にも、書き込み動作と同様に実施可能である。換言すると、本実施形態は、書き換え動作と読み出し動作とを同時に実行する場合にも適用可能である。
【００８５】
［第３の実施形態］
第３の実施形態は、上記第１及び第２の実施形態で示したＮＯＲ型フラッシュメモリ１０をＩＣ（Integrated Circuit）カードに適用した場合の構成例である。
【００８６】
ＩＣカードは、ＩＣメモリ（ＥＰＲＯＭ又はＥＥＰＲＯＭなど）とマイクロコンピュータとをカードに埋め込んだものある。このＩＣカードは、消費電流やピーク電流などのスペックが厳しく規定されているものがある。よって、消費電流やピーク電流を低減できる上記第１及び第２の実施形態で示したＮＯＲ型フラッシュメモリ１０は、ＩＣカードに好適である。
【００８７】
本実施形態では、ＩＣカードの一種としてのＳＩＭ（Subscriber Identity Module）カードを例に挙げて説明する。ＳＩＭカードは、携帯電話に用いられる抜き挿し可能なＩＣカードであり、携帯電話の契約者を識別するために固有のＩＤ番号や電話番号などが記録されている。
【００８８】
図１２は、携帯電話１００及びＳＩＭカード１１０の概略図である。携帯電話１００には、ＳＩＭカード１１０の挿入口が用意されており、ＳＩＭカード１１０は、この挿入口から携帯電話１００に挿入される。携帯電話１００に挿入されたＳＩＭカード１１０は、端子を介して携帯電話１００に電気的に接続される。
【００８９】
図１３は、ＳＩＭカード１１０のブロック図である。ＳＩＭカード１１０は、端子１１１、インターフェース１１２、ＣＰＵ１１３、ＲＯＭ１１４、ＲＡＭ１１５、及び上記第１及び第２の本実施形態で示したＮＯＲ型フラッシュメモリ１０を備えている。
【００９０】
端子１１１は、電源端子ＶＤＤ、接地端子ＶＳＳ、リセット端子／ＲＳＴ、クロック端子ＣＬＫ、及び入出力端子Ｉ／Ｏを備えている。インターフェース１１２は、端子１１１から入力された信号及びデータのインターフェース処理を行う。また、インターフェース１１２は、携帯電話１００にデータを出力する際のインターフェース処理を行う。
【００９１】
ＲＯＭ１１４は、ＳＩＭカード１１０製造時にファームウェアなどを固定情報として格納する。ＲＡＭ１１５は、ＣＰＵ１１３の作業領域として使用され、一時的なデータを読み書きするためのメモリとして使用される。ＣＰＵ１１３は、ＳＩＭカード１１０内のモジュールを統括的に制御する。
【００９２】
このように、上記第１及び第２の実施形態で示したＮＯＲ型フラッシュメモリ１０をＳＩＭカード１１０に内蔵することで、ＳＩＭカード１１０の消費電流やピーク電流を低減することができる。これにより、消費電流やピーク電流に関するスペックを満たすＳＩＭカード１１０を実現することができる。
【００９３】
なお、上記各実施形態では、書き込み及び消去動作についてピーク電流を低減する手法を説明したが、読み出し動作においてピーク電流が大きくなる場合には、読み出し動作に適用してもよい。
【００９４】
また、上記各実施形態では、不揮発性半導体記憶装置としてＮＯＲ型フラッシュメモリを例に挙げて説明したが、ＮＡＮＤ型フラッシュメモリなどにも適用可能であり、さらにフラッシメモリに限定されず、フラッシメモリ以外のＥＥＰＲＯＭやその他の記憶形式の不揮発性半導体記憶装置にも広く適用することができる。
【００９５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９６】
１０…ＮＯＲ型フラッシュメモリ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…カラムセレクタ、１５…センスアンプ、１６…書き込み／消去回路、１７…データラッチ、１８…ベリファイ回路、１９…出力バッファ、２０…コマンドデコーダ、２１…アドレスラッチ、２２…アドレスデコーダ、２３…ステートマシン、２４…電圧発生回路、２５…電圧検知回路、２６…スイッチ、３０，３５，４０…チャージポンプ、３１，３６，４１…レベル検知回路、３２，３７，４２…オシレータ、３３，３８，４３…分周器、３４，３９，４４，４５…スイッチ、４６…基準電圧発生回路、５０…ローパスフィルタ、５１…ノイズキャンセラ、１００…携帯電話、１１０…ＳＩＭカード、１１１…端子、１１２…インターフェース、１１３…ＣＰＵ、１１４…ＲＯＭ、１１５…ＲＡＭ。
【図１】
2012203928.tif 000003
【図２】
2012203928.tif 000004
【図３】
2012203928.tif 000005
【図４】
2012203928.tif 000006
【図５】
2012203928.tif 000007
【図６】
2012203928.tif 000008
【図７】
2012203928.tif 000009
【図８】
2012203928.tif 000010
【図９】
2012203928.tif 000011
【図１０】
2012203928.tif 000012
【図１１】
2012203928.tif 000013
【図１２】
2012203928.tif 000014
【図１３】
2012203928.tif 000015