【事件の表示】
　特願２００８−２９８０７５「表示パネルの駆動装置」拒絶査定不服審判事件〔平成２２年６月３日出願公開，特開２０１０−１２２６０２〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
　１　手続の経緯
　本件出願は，平成２０年１１月２１日の出願であって，その手続の経緯は，概略，以下のとおりである。
平成２１年１０月２２日：手続補正書
平成２５年　２月２２日：拒絶理由通知（同年同月２６日発送）
平成２５年　４月２５日：手続補正書
平成２５年　４月２５日：意見書
平成２５年　９月　４日：拒絶査定（同年同月１０日送達）
平成２５年１２月　９日：手続補正書（以下「本件補正」という。）
平成２５年１２月　９日：審判請求
　
　２　本願発明
　本件出願の特許請求の範囲の請求項１に係る発明は，明細書，特許請求の範囲及び図面の記載からみて，本件補正により補正された特許請求の範囲の，請求項１に記載されたとおりの以下のものである（以下「本願発明」という。）。なお，本件補正において，請求項１の記載に変更箇所はない。
「　２次元画面の水平方向に伸張する複数の走査ラインと垂直方向に伸張する複数のソースラインとの各交叉部に画素を担う表示セルが形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置であって，
　ロード信号に応じて，前記入力映像信号に基づく各画素毎の画素データ片を取り込んで出力するラッチ部と，
　前記ラッチ部から出力された前記画素データ片の各々に基づき，所定基準電位よりも高い第１画素駆動電位及び前記所定基準電位よりも低い第２画素駆動電位を生成する画素駆動電位生成部と，
　前記第１画素駆動電位を前記ソースラインの内の１に供給すると共に前記第２画素駆動電位を当該１のソースラインとは異なる他のソースラインに供給する第１状態と，前記第１画素駆動電位を前記他のソースラインに供給すると共に前記第２画素駆動電位を当該１のソースラインに供給する第２状態とを周期的に切り替えるスイッチと，
　前記ロード信号が供給されてから，前記画素駆動電位生成部にて生成された前記第１及び第２画素駆動電位が目標電位に到るまでの間に亘り前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する制御手段と，を有することを特徴とする表示パネルの駆動装置。」
　
　３　原査定の拒絶の理由
　原査定の拒絶の理由は，概略，(A)この出願の請求項１及び２に係る発明は，その出願前に日本国内又は外国において，頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから，特許法２９条１項３号に該当し，特許を受けることができない，(B)この出願の請求項１及び２に係る発明は，その出願前に日本国内又は外国において，頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない，というものである。
引用例：特開平１０−６２７４４号公報
　
　４　引用例の記載及び引用発明
　(1) 引用例には，以下の事項が記載されている。なお，下線は，当審が付したものである。
　
　ア　「【０００１】
【発明の属する技術分野】本発明は，マトリクス型液晶表示装置に関する。」
　
　イ　「【００２１】（実施形態）
図１は，本発明の実施形態１に係るマトリクス型液晶表示装置を示すブロック図である。
【図１】
　
　ウ　「【００２２】図１において，本発明の実施形態１に係るマトリクス型液晶表示装置は，液晶用駆動回路Ａと，スイッチ回路４，８とを有している。
ここに，マトリクス型液晶表示装置の液晶Ｅは，図１３（ａ）に示すように両側に液晶用駆動回路Ａが配置され両側配置ドット反転駆動される構成のものと，図１３（ｂ）に示すように片側に液晶用駆動回路Ａが配置され片側配置ドット反転駆動される構成のものとがある。
【図１３】
　
　エ　「【００２３】
液晶用駆動回路Ａは，印加された映像データに応じ，供給された液晶駆動電圧の１／２の電圧，または液晶共通電極の電圧Ｖcomを基準として，正及び負の電圧を出力するものであって，シフトレジスタ回路１と，データレジスタ回路２と，ラッチ回路３と，レベルシフト回路５と，デコーダ・階調電圧選択回路６及び階調電圧発生回路１６と，演算増幅器（オペアンプ）７とを含んでおり，これらの回路構成は，２系統からなっている。
【００２４】
データレジスタ回路２は，シフトレジスタ回路１の各段の出力によって制御されるｎ（ｎ＝正整数）ビットのデータを並列にラッチするものであり，２系統のデータレジスタ回路１９とデータレジスタ回路２０との組合せでｍ個設けられている。
【００２５】
ラッチ回路３は，データレジスタ回路２からのｎビットのデータをラッチ信号によって一括でラッチするものであり，２系統のラッチ回路２１とラッチ回路２２との組合せでｍ個設けられている。
【００２６】
レベルシフト回路５は，ラッチ回路３からのｎビットのデータを異なる電圧値の液晶駆動電圧に昇圧するものであって，２系統の高圧側のレベルシフト回路９と低圧側のレベルシフト回路１０の組合せでｍ個設けられている。
またスイッチ回路４は，タイミング制御回路１５からの制御信号に基いて２系統のラッチ回路２１又はラッチ回路２２の出力を高圧側レベルシフト回路９又は低圧側のレベルシフト回路１０に選択的に接続するようになっている。
【００２７】具体的には，スイッチ回路４は図２（ａ）に示すように，極性信号ＰＯＬがハイレベル（Ｈ）のとき，ラッチ回路２１を高圧側レベルシフト回路９に，ラッチ回路２２を低圧側のレベルシフト回路１０にそれぞれ接続し，図２（ｂ）に示すように，極性信号ＰＯＬがローレベル（Ｌ）のとき，図２（ａ）とは逆にラッチ回路２１を低圧側レベルシフト回路１０に，ラッチ回路２２を高圧側のレベルシフト回路９にそれぞれ接続するようにスイッチ制御するようになっている。」
【図２】
　
　オ　「【００２８】レベルシフト回路５の具体例を図７，図８に示す。図７は，低圧側のレベルシフト回路１０を示すものであり，図８は，高圧側のレベルシフト回路９を示すものである。図７に示す低圧側のレベルシフト回路１０は，差動対をなすＮ型電界効果トランジスタ（ＦＥＴ）１０ａと，電流ミラー回路をなすＰ型ＦＥＴ１０ｂとからなっており，差動対をなすＮ型ＦＥＴ１０ａにラッチ回路２１，２２の出力を入力し，その差に比例した出力信号を取り出すようになっている。
【００２９】また図８に示す高圧側のレベルシフト回路９は，差動対をなすＮ型ＦＥＴ９ａ，９ｃ及びＰ型ＦＥＴ９ｄと，電流ミラー回路をなすＰ型ＦＥＴ９ｂとを有しており，差動対をなすＮ型ＦＥＴ９ａにラッチ回路２１，２２の出力を入力し，その差に比例して増幅した出力信号を取り出すようになっている。」
【図７】
　
【図８】
　
　カ　「【００３０】また階調電圧発生回路１６は図１及び図５に示すように，２系統の高圧側階調電圧発生回路１７と低圧側階調電圧発生回路１８を含んでおり，各階調電圧発生回路１７，１８は，外部入力Ｖ0，Ｖ1，Ｖ2，Ｖ3，Ｖ4，Ｖ5，Ｖ6，Ｖ7，Ｖ8，Ｖ9に基いて液晶に階調表示する階調電圧が２n値に微調整され，また各階調電圧発生回路１７，１８は図４及び図５に示すように，外部入力Ｖ0，Ｖ1，Ｖ2，Ｖ3，Ｖ4，Ｖ5，Ｖ6，Ｖ7，Ｖ8，Ｖ9に基いて抵抗分割方式により液晶のγ曲線に合うような抵抗比に階調電圧が微調整されるようになっている。」
【図５】
　
　キ　「【００３１】
またデコーダ・階調電圧選択回路６は，２系統の高圧側デコーダ・階調電圧選択回路１１と低圧側デコーダ・階調電圧選択回路１２とを含んでおり，図６に示すように，２系統の階調電圧発生回路１７，１８から出力される階調電圧の２
n
値を参照電圧Ｓとして入力し，これらをデコーダ部Ｄで２
n
値の階調信号，実施形態ではｎ＝６ビットの６４階調信号に相当する電圧をデコードし，その内から１値を選択しオペアンプＯＰで増幅し，後段のオペアンプ７に出力するようになっている。
【図６】
　
　ク　「【００３２】
オペアンプ７は，２系統の高圧側オペアンプ１３と低圧側オペアンプ１４の組合せでｍ個設けられている。
【図９】
　
【図１０】
　
　ケ　「【００３３】２系統の高圧側オペアンプ１３と低圧側オペアンプ１４は，増幅出力する電圧を高圧側と低圧側とに電圧分担しており，図１１に示すように高圧側オペアンプ１３は，例えば５Ｖの入力電圧が入力し，５Ｖ〜１０Ｖの範囲に増幅して出力するようになっている。また図１２に示すように低圧側オペアンプ１４は，例えば０〜３．３Ｖの入力電圧が入力し，０〜５Ｖの範囲に増幅して出力するようになっている。」
【図１１】
　
【図１２】
　
　コ　「【００３４】
スイッチ回路８は，液晶用駆動回路Ａの２系統回路の２端子で共用し，各端子に時系列に正および負の電圧を出力するとともに，２端子間で互いに正負の振幅関係を保つ電圧を出力するようにスイッチ制御するようになっている。またスイッチ回路８は，共通端子スイッチ８ａを有し，共通端子スイッチ８ａは，液晶用駆動回路Ａの全出力端子Ｙ1〜Ｙｍを共通に接続し，全出力端子Ｙ1〜Ｙｍを液晶駆動電圧の１／２の電圧にするようになっている。
【００３５】図２は，図１に示す回路のタイミング毎のスイッチ制御状態を示す図である。図３は，図１に示す回路のタイミングチャートである。」
【図３】
　
　サ　「【００３７】次に，本発明の実施形態１の動作について図１，図２，図３を参照して，映像データが６ビット（６４階調）の場合を例に動作を詳細に説明する。
【００３８】
タイミング制御回路１５に入力される極性信号ＰＯＬとラッチ信号ＳＴＢによって，スイッチ回路４およびスイッチ回路８が図２（ａ），（ｂ），（ｃ）のように交互に切り換わることにより，液晶用駆動回路Ａの２系統の回路のどちら側に６４階調の映像データを経由するかによって，液晶電極に対し正，負の電圧が交互に印加される。
【００３９】
また図２（ｃ）及び図３に示すように，タイミング制御回路１５に入力するラッチ信号ＳＴＢがハイレベル（Ｈ）の期間では，スイッチ回路８のスイッチ制御によって接点８
1
，８
2
，８
3
，８
4
がオフしており，接点８
5
，８
6
，８
7
がオンし，液晶用駆動回路Ａの全出力端子Ｙ1〜Ｙｍが液晶駆動電圧の１／２の電圧，実施形態では５Ｖにリセットされる。
　
　シ　「【００４８】
【発明の効果】
以上説明したように本発明によれば，液晶用駆動回路，特にデコーダ・階調電圧選択回路及びオペアンプを構成するトランジスタのソース・ゲート間が低電圧の５Ｖで動作させることができ，液晶用駆動回路を低耐圧プロセスで製造することができ，したがって液晶用駆動回路をなすトランジスタのサイズを小さくして，チップサイズの小型化を図ることができる。
　
　(2) 引用発明
　これら記載事項からみて，引用例には，以下の発明が記載されている（以下「引用発明」という。また，引用発明の認定に際して参考にした引用例の記載箇所を段落番号で付記する。）。
「　【００２２】マトリクス型液晶表示装置の液晶Ｅは，片側に液晶用駆動回路Ａが配置され片側配置ドット反転駆動される構成のものであり，
　【００２３】液晶用駆動回路Ａは，印加された映像データに応じ，供給された液晶駆動電圧の１／２の電圧，または液晶共通電極の電圧Ｖcomを基準として，正及び負の電圧を出力するものであって，シフトレジスタ回路１と，データレジスタ回路２と，ラッチ回路３と，レベルシフト回路５と，デコーダ・階調電圧選択回路６及び階調電圧発生回路１６と，演算増幅器（オペアンプ）７とを含んでおり，
　【００２４】データレジスタ回路２は，シフトレジスタ回路１の各段の出力によって制御されるｎ（ｎ＝正整数）ビットのデータを並列にラッチするものであり，２系統のデータレジスタ回路１９とデータレジスタ回路２０との組合せでｍ個設けられ，【００２５】ラッチ回路３は，データレジスタ回路２からのｎビットのデータをラッチ信号によって一括でラッチするものであり，２系統のラッチ回路２１とラッチ回路２２との組合せでｍ個設けられ，
　【００２６】レベルシフト回路５は，ラッチ回路３からのｎビットのデータを異なる電圧値の液晶駆動電圧に昇圧するものであって，２系統の高圧側のレベルシフト回路９と低圧側のレベルシフト回路１０の組合せでｍ個設けられ，スイッチ回路４は，タイミング制御回路１５からの制御信号に基づいて２系統のラッチ回路２１又はラッチ回路２２の出力を高圧側レベルシフト回路９又は低圧側のレベルシフト回路１０に選択的に接続し，【００３１】デコーダ・階調電圧選択回路６は，２系統の高圧側デコーダ・階調電圧選択回路１１と低圧側デコーダ・階調電圧選択回路１２とを含んでおり，２系統の階調電圧発生回路１７，１８から出力される階調電圧の２n値を参照電圧Ｓとして入力し，その内から１値を選択しオペアンプＯＰで増幅し，後段のオペアンプ７に出力し，【００３２】オペアンプ７は，２系統の高圧側オペアンプ１３と低圧側オペアンプ１４の組合せでｍ個設けられ，
　【００３４】スイッチ回路８は，液晶用駆動回路Ａの２系統回路の２端子で共用し，各端子に時系列に正および負の電圧を出力するとともに，２端子間で互いに正負の振幅関係を保つ電圧を出力するようにスイッチ制御され，またスイッチ回路８は，共通端子スイッチ８ａを有し，共通端子スイッチ８ａは，液晶用駆動回路Ａの全出力端子Ｙ1〜Ｙｍを共通に接続し，【００３８】タイミング制御回路１５に入力される極性信号ＰＯＬとラッチ信号ＳＴＢによって，スイッチ回路４およびスイッチ回路８が交互に切り換わることにより，液晶用駆動回路Ａの２系統の回路のどちら側に６４階調の映像データを経由するかによって，液晶電極に対し正，負の電圧が交互に印加され，【００３９】タイミング制御回路１５に入力するラッチ信号ＳＴＢがハイレベル（Ｈ）の期間では，スイッチ回路８のスイッチ制御によって接点８1，８2，８3，８4がオフしており，接点８5，８6，８7がオンし，液晶用駆動回路Ａの全出力端子Ｙ1〜Ｙｍが液晶駆動電圧の１／２の電圧，実施形態では５Ｖにリセットされ，
　【００４８】液晶用駆動回路，特にデコーダ・階調電圧選択回路及びオペアンプを構成するトランジスタのソース・ゲート間が低電圧の５Ｖで動作させることができ，液晶用駆動回路を低耐圧プロセスで製造することができ，したがって液晶用駆動回路をなすトランジスタのサイズを小さくして，チップサイズの小型化を図ることができる，
　【００２１】マトリクス型液晶表示装置。」
　
　５　対比及び判断
　(1) 対比
　本願発明と引用発明を対比すると，以下のとおりとなる。
　ア　表示パネル
　引用発明の「マトリクス型液晶表示装置の液晶Ｅは，片側に液晶用駆動回路Ａが配置され片側配置ドット反転駆動される構成のもの」である。そして，このような液晶Ｅ（例えば，図１３（ｂ）のＬＣＤパネルＥを参照。）が，「２次元画面の水平方向に伸張する複数の走査ラインと垂直方向に伸張する複数のソースラインとの各交叉部に画素を担う表示セルが形成されている表示パネル」であることは，当業者において自明である。
　
　イ　ラッチ部
　引用発明の「液晶用駆動回路Ａは，印加された映像データに応じ，供給された液晶駆動電圧の１／２の電圧，または液晶共通電極の電圧Ｖcomを基準として，正及び負の電圧を出力するもの」であるところ，その「データレジスタ回路２は，シフトレジスタ回路１の各段の出力によって制御されるｎ（ｎ＝正整数）ビットのデータを並列にラッチするものであり，２系統のデータレジスタ回路１９とデータレジスタ回路２０との組合せでｍ個設けられ」，「ラッチ回路３は，データレジスタ回路２からのｎビットのデータをラッチ信号によって一括でラッチするものであり，２系統のラッチ回路２１とラッチ回路２２との組合せでｍ個設けられ」ている。
　また，本願発明の実施例において，第１ラッチ群６０６のロード信号Ｌ１が供給される時点で，ロード信号ＬＯＡＤの立ち上がり時点からの所定期間ＴＰＴはローである（図２）から，本願発明の「ロード信号」は第２ラッチ群６０８のロード信号Ｌ２のみを指すと解するのが妥当であり，したがって，本願発明の「ラッチ部」は，実施例の「第１ラッチ群６０６」及び「第２ラッチ群６０８」のうち，後者のみを指すと解するのが妥当である。
　そうしてみると，引用発明の「ラッチ回路３」は，本願発明の「ロード信号に応じて，前記入力映像信号に基づく各画素毎の画素データ片を取り込んで出力するラッチ部」に相当する。
　
　なお，仮に，本願発明の「ラッチ部」が実施例の「第１ラッチ群６０６」及び「第２ラッチ群６０８」を併せたものを指すとしても，単に，引用発明の「データレジスタ回路２」及び「ラッチ回路３」を併せたものが，本願発明の「ラッチ部」に相当することになるにすぎない。
　
　ウ　画素駆動電位生成部
　引用発明の「レベルシフト回路５は，ラッチ回路３からのｎビットのデータを異なる電圧値の液晶駆動電圧に昇圧するものであって，２系統の高圧側のレベルシフト回路９と低圧側のレベルシフト回路１０の組合せでｍ個設けられ」，「スイッチ回路４は，タイミング制御回路１５からの制御信号に基づいて２系統のラッチ回路２１又はラッチ回路２２の出力を高圧側レベルシフト回路９又は低圧側のレベルシフト回路１０に選択的に接続し」，「デコーダ・階調電圧選択回路６は，２系統の高圧側デコーダ・階調電圧選択回路１１と低圧側デコーダ・階調電圧選択回路１２とを含んでおり，２系統の階調電圧発生回路１７，１８から出力される階調電圧の２n値を参照電圧Ｓとして入力し，その内から１値を選択しオペアンプＯＰで増幅し，後段のオペアンプ７に出力し」，「オペアンプ７は，２系統の高圧側オペアンプ１３と低圧側オペアンプ１４の組合せでｍ個設けられ」ている。ここで，引用発明において「レベルシフト回路５」の出力が「デコーダ・階調電圧選択回路６」に与えられてデコードないし階調電圧の選択に活用されていることは，当業者において自明である（引用例の図１からも理解可能である。）。
　そうしてみると，引用発明の「階調電圧発生回路１７，１８」及び「デコーダ・階調電圧選択回路６」を併せたものは，本願発明の「前記ラッチ部から出力された前記画素データ片の各々に基づき，所定基準電位よりも高い第１画素駆動電位及び前記所定基準電位よりも低い第２画素駆動電位を生成する画素駆動電位生成部」に相当する。
　
　なお，特許請求の範囲に記載された事項との関係においては，引用発明の「階調電圧発生回路１７，１８」及び「デコーダ・階調電圧選択回路６」を併せたものが，本願発明の「画素駆動電位生成部」に相当すると対比するのが妥当であるが，仮に，本件出願の発明の詳細な説明の段落【００３６】の「画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)は夫々が同一の内部構成，すなわち図４に示す如きスイッチ１０２１〜１０２３，正電位セレクタ１１５，１１７，１１９，負電位セレクタ１１６，１１８，１２０，アンプ１２１〜１２６を含むものである。」の記載を考慮しても，単に，引用発明の「スイッチ回路４」，（「レベルシフト回路５」，）「階調電圧発生回路１７，１８」，「デコーダ・階調電圧選択回路６」及び「オペアンプ７」を併せたものが，本願発明の「画素駆動電位生成部」に相当することになるにすぎない。
　
　エ　スイッチ
　引用発明の「スイッチ回路８は，液晶用駆動回路Ａの２系統回路の２端子で共用し，各端子に時系列に正および負の電圧を出力するとともに，２端子間で互いに正負の振幅関係を保つ電圧を出力するようにスイッチ制御され」，「タイミング制御回路１５に入力される極性信号ＰＯＬとラッチ信号ＳＴＢによって，スイッチ回路４およびスイッチ回路８が交互に切り換わることにより，液晶用駆動回路Ａの２系統の回路のどちら側に６４階調の映像データを経由するかによって，液晶電極に対し正，負の電圧が交互に印加され」る。また，引用発明のスイッチ回路８の出力端子Ｙ１〜Ｙｍ（引用例の【図１】を参照。）がＬＣＤパネルＥのソースラインに接続されていることは，当業者において自明である。
　そうしてみると，引用発明の「スイッチ回路８」は，本願発明の「前記第１画素駆動電位を前記ソースラインの内の１に供給すると共に前記第２画素駆動電位を当該１のソースラインとは異なる他のソースラインに供給する第１状態と，前記第１画素駆動電位を前記他のソースラインに供給すると共に前記第２画素駆動電位を当該１のソースラインに供給する第２状態とを周期的に切り替えるスイッチ」に相当する。
　
　オ　制御手段
　引用例の【図２】（ｃ）の回路図にも示されているとおり，引用発明において，「タイミング制御回路１５に入力するラッチ信号ＳＴＢがハイレベル（Ｈ）の期間では，スイッチ回路８のスイッチ制御によって接点８1，８2，８3，８4がオフ」する。
　そうしてみると，引用発明の「タイミング制御回路１５」と本願発明の「制御手段」は，「前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する制御手段」の点で一致する。
　
　カ　表示パネルの駆動装置
　すでに述べたとおり，引用発明の「マトリクス型液晶表示装置の液晶Ｅは，片側に液晶用駆動回路Ａが配置され片側配置ドット反転駆動される構成のもの」である。そして，このような液晶Ｅ（例えば，図１３（ｂ）のＬＣＤパネルＥを参照。）が，「２次元画面の水平方向に伸張する複数の走査ラインと垂直方向に伸張する複数のソースラインとの各交叉部に画素を担う表示セルが形成されている表示パネル」であることは，当業者において自明である。
　また，引用発明の「液晶用駆動回路Ａは，印加された映像データに応じ，供給された液晶駆動電圧の１／２の電圧，または液晶共通電極の電圧Ｖcomを基準として，正及び負の電圧を出力するもの」である。
　そうしてみると，引用発明の「液晶用駆動回路Ａ」（シフトレジスタ回路１と，データレジスタ回路２と，ラッチ回路３と，レベルシフト回路５と，デコーダ・階調電圧選択回路６及び階調電圧発生回路１６と，演算増幅器（オペアンプ）７），「スイッチ回路４」，「スイッチ回路８」及び「タイミング制御回路１５」を併せたもの（以下「ＬＣＤドライバ」と総称する。）は，本願発明の「２次元画面の水平方向に伸張する複数の走査ラインと垂直方向に伸張する複数のソースラインとの各交叉部に画素を担う表示セルが形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置」に相当する。
　
　なお，引用例の段落【００２２】には，「図１において，本発明の実施形態１に係るマトリクス型液晶表示装置は，液晶用駆動回路Ａと，スイッチ回路４，８とを有している。」と記載される一方，【図１】からは，スイッチ回路４等を含む全ての回路が「液晶用駆動回路Ａ」であるとも解されるが，いずれにせよ，引用例には，本願発明の表示パネルの駆動装置に対応する構成が開示されている。
　また，引用発明において，「スイッチ回路８は，共通端子スイッチ８ａを有し，共通端子スイッチ８ａは，液晶用駆動回路Ａの全出力端子Ｙ1〜Ｙｍを共通に接続し」，また，「タイミング制御回路１５に入力するラッチ信号ＳＴＢがハイレベル（Ｈ）の期間では，スイッチ回路８のスイッチ制御によって接点８1，８2，８3，８4がオフ」するとともに「接点８5，８6，８7がオンし，液晶用駆動回路Ａの全出力端子Ｙ1〜Ｙｍが液晶駆動電圧の１／２の電圧，実施形態では５Ｖにリセットされ」る（以下，この構成を「リセット手段」という。）。
　しかしながら，本件特許請求の範囲には，本願発明のスイッチ及び制御手段が，リセット手段を具備しないとは記載されていない。本願発明の要旨には，スイッチ及び制御手段が，リセット手段を具備する態様も含まれる（リセット手段の有無が，特許請求の範囲の記載上，相違点として認められるものではないことは，前審（拒絶査定）においても指摘したところである。）。
　また，本件出願の図２には，ソースラインの電位が，「ＳＷＯＦＦ」の立ち上がりとともに，所定電位に固定される様子が見て取れるところであるから，本願発明においても，事実上，リセット手段が設けられている（明記されていないだけ）と解するのが妥当である。
　
　(2) 一致点及び相違点
　対比結果を整理すると，本願発明と引用発明のＬＣＤドライバの一致点及び（一応の）相違点は，以下のとおりである。
　ア　一致点
「　２次元画面の水平方向に伸張する複数の走査ラインと垂直方向に伸張する複数のソースラインとの各交叉部に画素を担う表示セルが形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置であって，
　ロード信号に応じて，前記入力映像信号に基づく各画素毎の画素データ片を取り込んで出力するラッチ部と，
　前記ラッチ部から出力された前記画素データ片の各々に基づき，所定基準電位よりも高い第１画素駆動電位及び前記所定基準電位よりも低い第２画素駆動電位を生成する画素駆動電位生成部と，
　前記第１画素駆動電位を前記ソースラインの内の１に供給すると共に前記第２画素駆動電位を当該１のソースラインとは異なる他のソースラインに供給する第１状態と，前記第１画素駆動電位を前記他のソースラインに供給すると共に前記第２画素駆動電位を当該１のソースラインに供給する第２状態とを周期的に切り替えるスイッチと，
　前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する制御手段と，を有する表示パネルの駆動装置。」
　
　イ　相違点
　本願発明の制御手段は，「前記ロード信号が供給されてから，前記画素駆動電位生成部にて生成された前記第１及び第２画素駆動電位が目標電位に到るまでの間に亘り」前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する制御手段であるのに対し，引用発明の制御手段（タイミング制御回路１５）は，これが明らかではない点。
　
　(3) 判断
　引用発明の「ラッチ回路３は，データレジスタ回路２からのｎビットのデータをラッチ信号によって一括でラッチするものであり，２系統のラッチ回路２１とラッチ回路２２との組合せでｍ個設けられ」ているところ，この「ラッチ信号」と「タイミング制御回路１５に入力するラッチ信号ＳＴＢ」が同一タイミングであることは，技術的にみて明らかである。
　すなわち，(A)仮に，ラッチ回路３へ「ラッチ信号」を供給するタイミングが「ラッチ信号ＳＴＢ」がハイレベルになるタイミングよりも早い（例：１クロック早い）と，本来，次行の画素に与えるべき電圧（映像信号）がソースラインに漏れてしまう。また，(B)仮に，ラッチ回路３へ「ラッチ信号」を供給するタイミングが「ラッチ信号ＳＴＢ」がハイレベルになるタイミングよりも遅い（例：１クロック遅い）と，その期間が，駆動時間のロスとなる。そして，引用例の図１からは，タイミング制御回路１５からラッチ回路３に伸びる配線が見て取れるから，引用例に接した当業者ならば，ラッチ回路３の「ラッチ信号」と「ラッチ信号ＳＴＢ」は同一であると理解する。少なくとも，前記(A)及び(B)の理由により，当業者が「ラッチ信号」と「ラッチ信号ＳＴＢ」に同一の動作をさせることは容易である。
　また，引用発明の「ラッチ信号ＳＴＢ」がハイレベルの期間において，引用発明の画素駆動電位生成部の出力はソースライン（負荷）に接続されておらず速やかに目標電位に到る（整定時間は僅かである）から，ソースラインをリセットする時間（ソースラインの電荷が伝搬遅延しつつ放電される時間）内に収まることは明らかである。少なくとも，当業者が，引用発明の画素駆動電位生成部の駆動能力を，リセット時間内に収まる程度とすることは容易である。
　そうしてみると，引用発明の制御手段も「前記ロード信号が供給されてから，前記画素駆動電位生成部にて生成された前記第１及び第２画素駆動電位が目標電位に到るまでの間に亘り前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する」との要件を満たすものであるから，本願発明は，引用例に記載された発明である（２９条１項３号）。あるいは，少なくとも，当業者において，引用発明の制御手段を「前記ロード信号が供給されてから，前記画素駆動電位生成部にて生成された前記第１及び第２画素駆動電位が目標電位に到るまでの間に亘り前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する」ものとすることは，容易であるから，本願発明は，引用発明に基いて容易に発明できたものである（２９条２項）。
　
　なお，特許請求の範囲の「前記ロード信号が供給されてから，前記画素駆動電位生成部にて生成された前記第１及び第２画素駆動電位が目標電位に到るまでの間に亘り前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する」との記載は，「前記ロード信号が供給されてから，前記画素駆動電位生成部にて生成された前記第１及び第２画素駆動電位が目標電位に到るまでの間に亘り」に該当しない期間におけるスイッチの制御を特定するものではないから，本願発明の要旨には，画素駆動電位生成部の出力が目標電位に到った後の所定期間ＴＰＴにおいても「前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する」態様も含まれる。
　念のために，発明の詳細な説明の記載を参照すると，本願発明の実施例において，画素駆動電位生成部とソースラインとの電気的接続が遮断される所定期間ＴＰＴは，「ロード信号ＬＯＡＤが供給開始された時点（論理レベル０から論理レベル１へ遷移した時点）から１走査ライン分の画素データＰＤの全てが第２ラッチ群（６０８１〜６０８(n/6)）に取り込まれるまでに費やされる時間よりも長い時間」（段落【００５２】）として設定され（ソースドライバが駆動すべきソースラインの本数が多ければ多いほど長い時間に設定され），「所定期間ＴＰＴの経過後に表示パネル２０及びソースドライバ部１２間を接続した際に，ソースライン上において表示パネル２０の負荷容量に伴う電圧上昇（又は下降）が生じても，この際，画素駆動電位生成部ＧＰにて生成された画素駆動電位（Ｖ＋，Ｖ−）は既に目標電位に到っている。」（段落【００５５】）というものであるから，本願発明においても，画素駆動電位生成部ＧＰの出力はソースライン（負荷）に接続されておらず速やかに目標電位に到り，その後，所定期間ＴＰＴが終了するものである。
　あるいは，前審（拒絶査定）においても指摘したとおり，所定の非導通期間を有するスイッチ回路等により，ソースラインへの出力タイミングを調整する構成を具備するソースドライバは，特開２００４−３０１９４６号公報（特に，段落【０１２７】及び図１，１２参照）及び特開平１１−０３０９７２号公報に記載されているように周知の技術にすぎず，引用発明においても，タイミング調整を目的として適宜採用しうる構成である。
　
（効果について）
　また，引用発明のＬＣＤドライバのタイミング制御回路１５，あるいは，少なくとも，引用発明に基づいて当業者が容易に発明できたＬＣＤドライバのタイミング制御回路１５は，「前記ロード信号が供給されてから，前記画素駆動電位生成部にて生成された前記第１及び第２画素駆動電位が目標電位に到るまでの間に亘り前記画素駆動電位生成部と前記ソースラインとの電気的接続を遮断すべく前記スイッチを制御する」ものであるから，本願発明の効果は，引用発明のＬＣＤドライバが奏する効果であるか，少なくとも，引用発明のＬＣＤドライバから容易に思到しうる範囲内において奏される効果であり，顕著なものとはいえない。
　
　６　まとめ
　本願発明は，その出願前に日本国内又は外国において，頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから，特許法２９条１項３号に該当し，特許を受けることができないものであり，少なくとも，本願発明は，その出願前に日本国内又は外国において，頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができないものである。
　したがって，他の請求項に係る発明ついて審理するまでもなく，本願は拒絶すべきものである。
　よって，結論のとおり審決する。