(57)【要約】【課題】工程が単純で、且つ低コストの方法でＰＭＯＳ素子に変形されたチャネル層を形成すること。【解決手段】ＰＭＯＳ素子の変形されたチャネル層形成方法及びこの方法により形成されたＰＭＯＳ素子が開示される。本方法は、（ａ）ゲート酸化膜とゲート電極が形成されたシリコン半導体基板上にバッファ酸化膜を形成する段階と、（ｂ）バッファ酸化膜上にシリコン窒化膜を形成する段階と、（ｃ）シリコン窒化膜に不純物をイオン注入する段階と、（ｄ）不純物が注入されたシリコン窒化膜とバッファ酸化膜をパターニングすることによって、ゲート電極の両側壁にゲートスペーサを形成する段階と、を含む。【選択図】図１ｄ
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【特許請求の範囲】
【請求項１】
（ａ）ゲート酸化膜とゲート電極が形成されたシリコン半導体基板上にバッファ酸化膜を形成する段階と、
（ｂ）前記バッファ酸化膜上にシリコン窒化膜を形成する段階と、
（ｃ）前記シリコン窒化膜に不純物をイオン注入する段階と、
（ｄ）不純物が注入された前記シリコン窒化膜と前記バッファ酸化膜をパターニングすることによって、前記ゲート電極の両側壁にゲートスペーサを形成する段階と、
を含むことを特徴とするＰＭＯＳ素子の変形されたチャネル層形成方法。
【請求項２】
前記（ｃ）段階で注入される不純物が、シリコンと同じ数の原子価電子を有することを特徴とする請求項１に記載のＰＭＯＳ素子の変形されたチャネル層形成方法。
【請求項３】
前記不純物が、ゲルマニウム（Ｇｅ）であることを特徴とする請求項２に記載のＰＭＯＳ素子の変形されたチャネル層形成方法。
【請求項４】
前記（ｃ）段階で、前記シリコン窒化膜が、前記不純物の注入により圧縮されることを特徴とする請求項１に記載のＰＭＯＳ素子の変形されたチャネル層形成方法。
【請求項５】
ゲート電極の両側壁に形成されたゲートスペーサを含むＰＭＯＳ素子であって、
前記ゲートスペーサは、
シリコン半導体基板と前記ゲート電極の両側壁に接触するバッファ酸化膜と、
前記バッファ酸化膜上に形成され、且つ不純物の注入により圧縮されたシリコン窒化膜と、を含み、
チャネル層を構成する前記ゲート電極下の前記シリコン基板の一部が、前記基板の表面に平行な方向に圧縮されることを特徴とするＰＭＯＳ素子。
【請求項６】
前記シリコン窒化膜に注入された不純物は、シリコンと同じ数の原子価電子を有することを特徴とする請求項５に記載のＰＭＯＳ素子。
【請求項７】
前記不純物は、ゲルマニウム（Ｇｅ）であることを特徴とする請求項６に記載のＰＭＯＳ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造技術に関し、より具体的には、ＰＭＯＳ素子に変形されたチャネル層を形成する方法に関する。
【背景技術】
【０００２】
半導体素子の高集積化と高速度化は、以前よりさらに薄い厚さのゲート酸化膜と高い駆動電流を要求する。しかしながら、デバイスの大きさが減少するにしたがって、ゲート電圧が減少し、また、駆動電流が誘電体のゲート電圧に比例して減少し、これにより、ＨＣＩ（Hot Carrier Injection）による素子の劣化現象が発生する。これは、素子の大きさが持続的に減少する一方、素子のゲート端に印加される電圧が比例的に減少しないために発生する。
【０００３】
これを克服するための一つの方法として、最近、シリコンにストレスを印加してキャリアの移動度を向上させる方法が開発されている。その典型的な例として、シリコン層結晶と格子定数が異なるシリコン−ゲルマニウム層を利用する方法が広く用いられている。この方法は、チャネル層の下部にシリコン−ゲルマニウムエピタキセル層を介在させ、これを介してチャネル層を構成する上部シリコン層にストレスを印加するものである。正常なシリコンの結晶構造は、略正六面体の頂点に原子が存在する形態であるが、変形されたシリコン基板は、その表面に平行な方向に圧縮応力を受けて直六面体の形状に変形された結晶構造を有するようになる。このように、外部の力により原子が位置する結晶の構造が変形される場合、シリコンの電気的及び物理的特性が変わり、また、その中で移動するキャリアの移動度が高くなるので、窮極的に、半導体素子の速度性能が向上する。
【０００４】
しかし、シリコン−ゲルマニウム層をＰＭＯＳ側にだけ選択的に形成するために、すなわちＮＭＯＳ側との素子分離のために別途の選択酸化工程を行わなければならないので、全体的な工程が複雑となり、また、素子の製造にかかるコストが増加する。さらに、シリコン−ゲルマニウム層は、シリコンチャネル層のバンドギャップを減少させるので、素子を動作させる時、漏洩電流が増加するという問題を招く。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、前述のような問題点を解決するためになされたもので、その目的は、工程が単純で、且つ低コストの方法でＰＭＯＳ素子に変形されたチャネル層を形成することにある。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、本発明に係るＰＭＯＳ素子の変形されたチャネル層形成方法は、（ａ）ゲート酸化膜とゲート電極が形成されたシリコン半導体基板上にバッファ酸化膜を形成する段階と、（ｂ）前記バッファ酸化膜上にシリコン窒化膜を形成する段階と、（ｃ）前記シリコン窒化膜に不純物をイオン注入する段階と、（ｄ）不純物が注入された前記シリコン窒化膜及び前記バッファ酸化膜をパターニングすることによって、前記ゲート電極の両側壁にゲートスペーサを形成する段階と、を含む。
【０００７】
前記（ｃ）段階で注入される不純物は、シリコンと同じ数の原子価電子を有することが好ましく、特にゲルマニウム（Ｇｅ）であることがより好ましい。不純物注入によりシリコン窒化膜に誘導された圧縮応力は、その下部の基板にまで伝達され、窮極的に、ゲート電極下のシリコンチャネル層を圧縮させる。
【０００８】
また、本発明に係るＰＭＯＳ素子は、シリコン半導体基板と前記ゲート電極の両側壁に接触するバッファ酸化膜と、前記バッファ酸化膜上に形成され、不純物の注入により圧縮されたシリコン窒化膜で構成されたゲートスペーサと、を含む。ゲートスペーサを構成する圧縮されたシリコン窒化膜により、ゲート電極下のシリコンチャネル層が基板の表面に平行な方向に圧縮される。
【発明の効果】
【０００９】
本発明によれば、ゲートスペーサに使われるシリコン窒化膜を用いて変形されたシリコンチャネル層を形成するので、従来のシリコン−ゲルマニウムエピタキセル層を用いる場合と比較する時、工程が単純ながらも、それと同等な水準でＰＭＯＳ素子の性能を向上させることができる。特に、本発明では、通常形成されるゲートスペーサのシリコン窒化膜に不純物を注入するイオン注入工程だけを追加すればよいので、従来の方法と比較して、素子の製造コストを顕著に減少させることができ、素子の収率をも向上させることができる。
【発明を実施するための最良の形態】
【００１０】
本発明の技術的構成及びそれによる作用効果は、本発明の好適な実施形態を示す図面を参照とした以下の詳細な説明によって自明になるだろう。
【００１１】
図１ａないし図１ｆを参照して、ＰＭＯＳ素子に変形されたシリコンチャネル層を形成する方法を説明する。
【００１２】
まず、図１ａに示されたように、素子分離膜１２、ゲート酸化膜１４、ゲート電極１６が形成されたシリコン半導体基板１０を準備する。素子分離膜１２は、基板１０にＰＭＯＳ半導体素子を形成する活性素子領域を区分する。図１ａには示されていないが、活性素子領域には、不純物が低い濃度でドープされたいわゆるＬＤＤ領域が形成されてもよい。
【００１３】
その後、図１ｂのように、基板１０の全面に約２００Åの厚さでバッファ酸化膜２０を形成する。バッファ酸化膜２０は、後に形成されるシリコン窒化膜（図１ｃの２２参照）がシリコン基板上に直接形成される場合、基板に加えられる損傷を防止するためのものである。バッファ酸化膜２０は、通常の酸化膜形成方法、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）フィルムをソース物質として用いた化学気相成長（ＣＶＤ）により形成される。
【００１４】
バッファ酸化膜２０を形成した後、その上にさらにシリコン窒化膜２２を約２００Åの厚さで形成する（図１ｃ）。その後、図１ｄに示されたように、シリコン窒化膜２２上にイオン注入工程によって不純物を注入する。この際、シリコン窒化膜２２に注入される不純物は、基板１０を構成するシリコンと原子価電子が同じ元素、例えば、周期律表上で４族元素であることが好ましい。仮りに原子価電子がシリコンと異なる元素を注入すれば、図１ｄのイオン注入工程で注入される不純物がシリコン窒化膜２２を通って基板１０の内部に浸透するが、この場合、予め形成されたＬＤＤ領域や後続工程で形成されるソース／ドレイン拡散領域の不純物濃度に影響を及ぼすことがある。本実施形態では、不純物としてゲルマニウムＧｅを選択してシリコン窒化膜２２に注入した。
【００１５】
一方、シリコン窒化膜２２に注入された不純物、例えば、ゲルマニウムは、シリコン窒化膜の格子定数を減少させる。図１ｄを参照すれば、不純物のイオン注入によりシリコン窒化膜の結晶構造が変形する。この結晶構造の変形は、基板１０上に形成されたシリコン窒化膜２２に圧縮応力Ａ１を引き起こさせる。また、圧縮応力Ａ１は、ゲート電極１６の中心に向かい、バッファ酸化膜２０を経て基板１０に伝達される。したがって、ソース／ドレイン拡散領域が形成される基板の両領域には、ゲート電極１６下部のチャネル領域Ｂに向かう圧縮応力Ａ２が誘導される。結局、チャネル領域Ｂに存在するシリコン格子は、圧縮応力Ａ２により圧縮され、このような変形によってその中で移動するキャリアの移動度が向上する。
【００１６】
次に、不純物が注入されたシリコン窒化膜２２とバッファ酸化膜２０を、エッチバック工程でエッチングすることで、ゲート電極１６の両側壁にゲートスペーサを形成する。その後、一般的な半導体素子の製造工程を進行して最終素子を形成する。
【００１７】
一方、前述したゲートスペーサは、シリコン酸化膜とシリコン窒化膜で構成された二重構造を有するが、ソース／ドレイン拡張のためにシリコン酸化膜、シリコン窒化膜、シリコン酸化膜で構成された３重構造のスペーサを形成することもできる。この場合、図１ｃで形成するシリコン窒化膜２２を最小の厚さで形成し、且つ、図１ｄの不純物注入段階以後に、シリコン酸化膜２４を厚く堆積させる（図１ｅ参照）。その後、エッチバック工程を進行すれば、図１ｆのような三重構造のゲートスペーサを形成することができる。
【００１８】
図２ａ、図２ｂには、変形されたチャネル層が形成されたＰＭＯＳ素子の電気的特性を示す。ここで、“Ｂａｓｅ”は、変形されたチャネル層が形成されていないＰＭＯＳ素子に対する電気的特性を示し、“Ｇｅ ３０Ｋｅｖ”及び“Ｇｅ ５０Ｋｅｖ”は、各々３０ＫｅＶと５０ＫｅＶのイオン注入エネルギーでゲルマニウムを注入したＰＭＯＳ素子の電気的特性を示す。図２ａに示すゲートしきい値電圧Ｖｔｈ−駆動電流Ｉｄｒのグラフから、ゲルマニウムが注入されていない場合（Ｂａｓｅ）と比較する時、ゲルマニウムを注入した場合は、Ｖｔｈの変化無く、Ｉｄｒの値だけが約５％向上したことが分かる。また、図２ｂは、素子がオフ状態の時の電流Ｉｏｆｆ及び駆動電流Ｉｄｒの測定結果であって、ゲルマニウムが注入されていない場合（Ｂａｓｅ）と比較する時、ゲルマニウムを注入した場合は、Ｉｏｆｆの変化無く、Ｉｄｒの値だけが約５％向上したことが分かる。
【００１９】
以上詳細に説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施例及び添付された図面に限定されるものではない。
【図面の簡単な説明】
【００２０】
【図１ａ】本発明の一実施形態に係るＰＭＯＳ素子の変形されたシリコンチャネル層形成方法を工程順に示す断面図である。
【図１ｂ】本発明の一実施形態に係るＰＭＯＳ素子の変形されたシリコンチャネル層形成方法を工程順に示す断面図である。
【図１ｃ】本発明の一実施形態に係るＰＭＯＳ素子の変形されたシリコンチャネル層形成方法を工程順に示す断面図である。
【図１ｄ】本発明の一実施形態に係るＰＭＯＳ素子の変形されたシリコンチャネル層形成方法を工程順に示す断面図である。
【図１ｅ】本発明の一実施形態に係るＰＭＯＳ素子の変形されたシリコンチャネル層形成方法を工程順に示す断面図である。
【図１ｆ】本発明の一実施形態に係るＰＭＯＳ素子の変形されたシリコンチャネル層形成方法を工程順に示す断面図である。
【図２】変形されたチャネル層が形成されたＰＭＯＳ素子の電気的特性を測定した結果であって、図２ａは、ゲート電圧Ｖｔｈ−駆動電流Ｉｄｒのグラフであり、図２ｂは、オフ状態での電流Ｉｏｆｆ−駆動電流Ｉｄｒのグラフである。
【符号の説明】
【００２１】
１０  半導体基板、１２  素子分離膜、１４  ゲート酸化膜、１６  ゲート電極、２０  バッファ酸化膜、２２  シリコン窒化膜
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図１ｅ】
2007165891.tif 000007
【図１ｆ】
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【図２】
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