【事件の表示】
　平成　８年特許願第３５６４９１号「半導体メモリ装置のワードライン駆動方法」拒絶査定に対する審判事件［平成　９年　７月２２日出願公開、特開平　９−１９１０９３］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　
　本願は、平成８年１２月２６日の出願（パリ条約による優先権主張　平成７年１２月２９日、大韓民国）であって、平成１０年２月４日付の拒絶の理由の通知に対して、その指定された期間内である、平成１０年５月１５日付で意見書を提出するとともに手続補正がなされたが、平成１３年２月１５日付で拒絶の査定を受けたものであり、この査定を不服として、平成１３年５月２８日付で審判の請求とともに手続補正がなされたものである。
　
２．平成１３年５月２８日付の手続補正（以下、「本件手続補正」という。）について
　
 ［補正却下の決定の結論］
平成１３年５月２８日付の手続補正を却下する。
　
［理由］
（１）本件手続補正
　平成１３年５月２８日付の手続補正は、平成１０年５月１５日付け手続補正により補正された特許請求の範囲（以下、「補正前の特許請求の範囲」という。）について、次のとおり（以下、「補正後の特許請求の範囲」という。）補正（以下、「本件補正」という。）することを含むものである。
　
（補正前の特許請求の範囲）
【請求項１】　半導体メモリ装置のワードライン駆動方法において、
　アドレス信号の一部を入力にしてワードラインイネーブル信号を主ローデコーダにより生成させる第１過程と；
　アドレス信号の他の一部を入力にしてワードラインブースティング信号を副ローデコーダにより生成させる第２過程と；
　前記ワードラインイネーブル信号を、ブートストラップ素子が第１電源電圧源によりブートストラップノードに伝える第３過程；
　前記ブートストラップノードの電位を入力とする高電位伝達手段により、前記ワードラインブースティング信号をワードラインに伝える第４過程と；
　前記ワードラインイネーブル信号がローからハイに転移した後に、前記ワードラインブースティング信号が接地電位から高電位に変化してワードラインを駆動させる第５過程；
　前記第５過程以後に、前記第１電源電圧源が以前の状態よりも低い電位に変化する第６過程を備えることを特徴とする半導体メモリ装置のワードライン駆動方法。
【請求項２】　前記第１電源電圧源は初期状態で電源電位（Ｖｃｃ）よりも高く、Ｖｃｃ＋Ｖｔｎ（前記ブートストラップトランジスタの閾電位）よりも低い電圧のＶＸＧ電位、又は電源電位であることを特徴とする請求項１記載の半導体メモリ装置のワードライン駆動方法。
【請求項３】　前記高電位伝達手段は、ゲートオーバラップキャパシタンスを増加させるためレイアウトを有することを特徴とする請求項１記載の半導体メモリ装置のワードライン駆動方法。
【請求項４】　半導体メモリ装置のワードライン駆動方法において、アドレス信号の一部を入力にしてワードラインイネーブル信号を主ローデコーダにより生成させる第１過程と；
　アドレス信号の他の一部を入力にしてワードラインブースティング信号を副ローデコーダにより生成させる第２過程と；
　前記ワードラインイネーブル信号をブートストラップ素子が第１電源電圧源によりブートストラップノードに伝える第３過程と；
　前記ブートストラップノードの電位を入力とする高電位伝達手段により、前記ワードラインブースティング信号をワードラインに伝える第４過程と；
　前記ワードラインイネーブル信号がローからハイに転移された以後に、前記ブートストラップノードの電位が一定電位に上昇し、その後、前記第１電源電圧源がハイからローに変化する第５過程と；及び
　前記第１電源電圧源がローに変化した後、前記ワードラインブースティング信号が高電位に変化しワードラインを駆動させる第６過程を備えることを特徴とする半導体メモリ装置のワードライン駆動方法。
【請求項５】　前記第１電源電圧源は初期状態で電源電位（Ｖｃｃ）よりも高く、Ｖｃｃ＋Ｖｔｎ（前記ブートストラップトランジスタの閾電位）よりも低い電圧のＶＸＧ電位、又は電源電位であることを特徴とする請求項４記載の半導体メモリ装置のワードライン駆動方法。
【請求項６】　前記高電位伝達手段は、ゲートオーバラップキャパシタンスを増加させるためのレイアウトを有することを特徴とする請求項４記載の半導体メモリ装置のワードライン駆動方法。
【請求項７】　半導体メモリ装置のワードライン駆動方法において、
　アドレス信号の一部を入力にしてワードラインイネーブル信号を主ローデコーダにより生成させる第１過程と；
　アドレス信号の他の一部を入力にしてワードラインブースティング信号を副ローデコーダにより生成させる第２過程と；
　前記ワードラインイネーブル信号を、ブートストラップ素子が第１電源電圧源によりブートストラップノードに伝える第３過程と；
　前記ブートストラップノードの電位を入力とする高電位伝達手段により、前記ワードラインブースティング信号をワードラインに伝える第４過程と；
　前記ワードラインイネーブル信号が接地電圧から電源電位に変化する際、前記ブートストラップノードの電位が一定電位に上昇し、以後、前記第１電源電圧源がハイからローに変化する第５過程と；及び
　前記ブートストラップノードの電位が一定電位に上昇する際、前記ワードラインブースティング信号が高電位に変化し、ワードラインを駆動させる第６過程を
備えることを特徴とする半導体メモリ装置のワードライン駆動方法。
【請求項８】　前記第１電源電圧源は初期状態で電源電位（Ｖｃｃ）よりは高く、Ｖｃｃ＋Ｖｔｎ（前記ブートストラップトランジスタの閾電位）よりも低い電圧のＶＸＧ電位、又は電源電位であることを特徴とする請求項７記載の半導体メモリ装置のワードライン駆動方法。
【請求項９】　前記高電位伝達手段は、ゲートオーバラップキャパシタンスを増加させるためレイアウトを有することを特徴とする請求項７記載の半導体メモリ装置のワードライン駆動方法。
　
（補正後の特許請求の範囲）
【請求項１】　入力されるローアドレスデコーディング信号に駆動し、所定の第１及び第２信号を出力するメーンデコーダ部と、
　ゲートに入力される所定の電位によりターンオンされ前記所定の第１信号を出力するブートストラップトランジスタと、前記所定の第１信号によりターンオンされ高電位をワードラインに伝達する高電位伝達トランジスタと、前記所定の第２信号によりターンオンされワードラインの電位レベルを接地電位にプリチャージさせるＮモス型トランジスタとを有するサブデコーダ部とを備え、ワードラインを駆動する半導体メモリ素子のローデコーダ装置において、
　所定の電位レベルを前記ブートストラップトランジスタゲート端子に印加させ、これを介して前記所定の第１信号を前記高電位伝達トランジスタゲート端子に印加する第１段階と、
　以後、前記所定の電位レベルをディスエーブルさせ前記ブートストラップトランジスタをターンオフさせる第２段階と、
　以後、前記高電位伝達トランジスタドレイン端子にチップ内部で発生する高電位を印加させる第３段階と
を経てワードラインを駆動させることを特徴とする半導体メモリ素子のワードライン駆動方法。
【請求項２】　前記所定の電位レベルは、初期条件で電源電位（Ｖｃｃ）以上の電位レベルを有することを特徴とする請求項１に記載の半導体メモリ素子のワードライン駆動方法。
【請求項３】　前記高電位伝達手段は、ゲートオーバラップキャパシタンスを増加させるためレイアウトを有することを特徴とする請求項１記載の半導体メモリ装置のワードライン駆動方法。
【請求項４】　入力されるローアドレスデコーディング信号に駆動し、所定の第１及び第２信号を出力するメーンデコーダ部と、
　ゲートに入力される所定の電位によりターンオンされ前記所定の第１信号を出力するブートストラップトランジスタと、前記所定の第１信号によりターンオンされ高電位をワードラインに伝達する高電位伝達トランジスタと、前記所定の第２信号によりターンオンされワードラインの電位レベルを接地電位にプリチャージさせるＮモス型トランジスタとを有するサブデコーダ部とを備え、ワードラインを駆動する半導体メモリ素子のローデコーダ装置において、
　所定の電位レベルを前記ブートストラップトランジスタゲート端子に印加させ、これを介して前記所定の第１信号を前記高電位伝達トランジスタゲート端子に印加する第１段階と、
　以後、前記高電位伝達トランジスタドレイン端子にチップ内部で発生する高電位を印加させワードラインを駆動させる第２段階と、
　以後、前記所定の電位レベルをディスエーブルさせ前記ブートストラップトランジスタをターンオフさせる第３段階と
を経てワードラインを駆動させることを特徴とする半導体メモリ素子のワードライン駆動方法。
【請求項５】　前記所定の電位レベルは、初期条件で電源電位（Ｖｃｃ）以上の電位レベルを有することを特徴とする請求項４に記載の半導体メモリ素子のワードライン駆動方法。
【請求項６】　前記高電位伝達手段は、ゲートオーバラップキャパシタンスを増加させるためのレイアウトを有することを特徴とする請求項４記載の半導体メモリ装置のワードライン駆動方法。
　
（２）本件補正の目的
　
　本件補正が、特許法第１７条の２第４項に掲げる事項を目的とするものであるかを検討する。
　まず、本件補正は請求項７乃至９を削除する補正を含むものの、補正後の特許請求の範囲の請求項１，請求項２，請求項４及び請求項５は補正前の特許請求の範囲請求項１乃至６のいずれでもないから、同法第１７条の２第４項第１号の請求項の削除を目的とするものに該当しない。
　また、本件補正は、同法第１７条の２第４項第３号の誤記の訂正、同第４号の明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。）を目的とするものに該当しないことは明らかである。
　そこで、本件補正が、同第２号の特許請求の範囲の減縮を目的とするものであって、補正前の特許請求の範囲の請求項に記載された発明を特定するために必要な事項の範囲内において、その補正前の特許請求の範囲の請求項に記載された発明を特定するために必要な事項の全部又は一部を限定するものに該当するか否か検討する。
　本件補正により補正後の特許請求の範囲の請求項１，４に発明を特定するために必要な事項「メーンデコーダ部」、「サブデコーダ部」が追加されているが、そのような名称の手段は補正前の特許請求の範囲の請求項１乃至９のいずれにも記載されておらず、故に本件補正により発明が異なるものとなったと認められる。
　よって、本件補正は、補正前の発明を特定するために必要な事項の範囲内において、その補正前の発明を特定するために必要な事項の全部又は一部を限定するものではない。
　また、仮に補正後の「メーンデコーダ部」は補正前の「主ローデコーダ」で、補正後の「サブデコーダ部」は補正前の「副ローデコーダ」であるとしても、補正前の「主ローデコーダ」はアドレス信号の一部を入力にしてワードラインイネーブル信号を生成し、「副ローデコーダ」はアドレス信号の他の一部を入力にしてワードラインブースティング信号を生成するのに対して、補正後の「メーンデコーダ部」は入力されるローアドレスデコーディング信号に駆動し、所定の第１及び第２信号を出力し、サブデコーダ部は、ゲートに入力される所定の電位によりターンオンされ前記所定の第１信号を出力するブートストラップトランジスタと、前記所定の第１信号によりターンオンされ高電位をワードラインに伝達する高電位伝達トランジスタと、前記所定の第２信号によりターンオンされワードラインの電位レベルを接地電位にプリチャージさせるＮモス型トランジスタとを有するから、補正後の「メーンデコーダ部」、「サブデコーダ部」はアドレス信号の一部を入力して信号を出力する手段となっていない。
　してみると、「主ローデコーダ」、「副ローデコーダ」の技術的内容は、補正の前後で相違するものとなっており、いずれにしても、本件補正は、補正前の発明を特定するために必要な事項の範囲内において、その補正前の発明を特定するために必要な事項の全部又は一部を限定するものではない。
　
（３）むすび
　以上のとおりであるから、本件手続補正は、特許法第１７条の２第４項の規定に適合しないので、同法第１５９条第１項で準用する同法第５３条第１項の規定により却下すべきものである。
　
　
３．本願発明について
　
　平成１３年５月２８日付の手続補正は上記のとおり決定をもって却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１０年５月１５日付け手続補正書により補正をされた明細書及び図面の記載から見て、その請求項１に記載された次のとおりのものと認める。
　
「【請求項１】　半導体メモリ装置のワードライン駆動方法において、
　アドレス信号の一部を入力にしてワードラインイネーブル信号を主ローデコーダにより生成させる第１過程と；
　アドレス信号の他の一部を入力にしてワードラインブースティング信号を副ローデコーダにより生成させる第２過程と；
　前記ワードラインイネーブル信号を、ブートストラップ素子が第１電源電圧源によりブートストラップノードに伝える第３過程；
　前記ブートストラップノードの電位を入力とする高電位伝達手段により、前記ワードラインブースティング信号をワードラインに伝える第４過程と；
　前記ワードラインイネーブル信号がローからハイに転移した後に、前記ワードラインブースティング信号が接地電位から高電位に変化してワードラインを駆動させる第５過程；
　前記第５過程以後に、前記第１電源電圧源が以前の状態よりも低い電位に変化する第６過程を備えることを特徴とする半導体メモリ装置のワードライン駆動方法。 」
　
（１）引用例
　
（引用例の記載事項）
　これに対して、原査定の拒絶の理由に引用された特開平５−２７４８７５号公報（平成５年１０月２２日出願公開。以下、引用例１という。）には、半導体記憶装置におけるワード線を選択的に駆動するためのロウデコーダ及びワードドライバについて、図面と共に次の事項が記載されている。
　
（ａ）「ロウアドレスバッファ５は、外部アドレス信号ＡＤＤを受け、タイミング信号ＲＡＬに応答してロウアドレス信号ＲＡを発生する。ロウデコーダ６は、ロウアドレス信号ＲＡに応答して、メモリセルアレイ１内の複数のワード線のいずれか１つを選択する。ワードドライバ７は、ロウデコーダ６により選択されたワード線ＷＬを所定の電圧に駆動する。選択されたワード線ＷＬに接続された複数のメモリセルからそれぞれ対応するビット線対にデータが読出される。各ビット線対に読出されたデータはセンスアンプ１２により増幅される。
（略）
　ＲＸＴ発生回路８は、内部ロウアドレスストローブ信号ｉＲＡＳおよびロウアドレス信号ＲＡの一部ＲＡｎ，／ＲＡｎに応答して、タイミング信号ＲＸＴを発生する。ＲＸ発生回路９は、タイミング信号ＲＸＴに応答して、電源電圧よりも高い電圧の駆動信号ＲＸを発生する。（略）」（段落番号０００５〜０００８）
　
（ｂ）「図１８は、ロウデコーダ６およびワードドライバ７の詳細な構成を示す図である。
　ロウデコーダ６は、複数のワード線ＷＬに対応する複数のデコーダ回路６０を含み、ワードドライバ７は、複数のワード線ＷＬに対応する複数のドライバ回路７０を含む。」（段落番号０００９〜００１０）
　
（ｃ）「外部ロウアドレスストローブ信号／ＲＡＳが“Ｌ”に立下がると、内部ロウアドレスストローブ信号ｉＲＡＳが“Ｈ”に立上がり、さらにタイミング信号ＲＡＬが“Ｈ”に立上がる。それにより、外部アドレス信号ＡＤＤがロウアドレス信号ＲＡとして与えられる。その結果、ロウデコーダ６０がロウアドレス信号ＲＡをデコードし、複数のデコーダ回路６０のうち１つの出力信号（選択信号）が“Ｌ”に立下がる。
　それにより、ノードＮ１の電位が接地電位に立下がり、ノードＮ２の電位が電源電圧Ｖｃｃに立上がる。その結果、ノードＮ３の電位がＶｃｃ−Ｖｔｈとなる。ここで、ＶｔｈはトランスファトランジスタＴＲ１のしきい値電圧を表わす。」（段落番号００１６〜００１７）
　
（ｄ）「（２）　第２の実施例（図6〜図８）
　図６は、第２の実施例によるＤＲＡＭの主要部の構成を示すブロック図である。図６のＤＲＡＭが図１のＤＲＡＭと異なるのは、遅延回路２３がさらに設けられていること、およびφB 昇圧回路２１の代わりにφB 昇圧回路２１ａが設けられていることである。
　遅延回路２３は、ＲＸ発生回路９から出力される駆動信号ＲＸを受け、遅延信号ＲＸ′を出力する。φB昇圧回路２１ａは、外部ロウアドレスストローブ信号／ＲＡＳおよび遅延回路２３からの遅延信号ＲＸ′に応答して高電圧信号φBを発生する。クランプ回路２２は、高電圧信号φB を所定の電圧にクランプする。
（略）
　このφB昇圧回路２１ａにおいては、外部ロウアドレスストローブ信号／ＲＡＳが“Ｌ”に立下がると、キャパシタＣ１のカップリングにより高電圧信号φBが電源電圧Ｖｃｃよりも高い電圧に昇圧される。遅延信号ＲＸ′が“Ｈ”に立上がると、キャパシタＣ２のカップリングによりトランジスタＴＲ５２のゲート電圧が電源電圧Ｖｃｃよりも高い電圧に昇圧される。それにより、トランジスタＴＲ５２がオン状態となる。その結果、高電圧信号φB が電源電圧Ｖｃｃに下降する。」（段落番号００６９〜００７２）
　
（ｅ）「次に、図８のタイミング図を参照しながら図６の実施例の動作を説明する。
　外部ロウアドレスストローブ信号／ＲＡＳが“Ｌ”に立下がると、アクティブ期間が開始される。外部ロウアドレスストローブ信号／ＲＡＳの立下がりに応答して高電圧信号φB が電源電圧ＶｃｃからＶｃｃ＋Ｖｔｈに上昇する。図２に示されるノードＮ１の電位が接地電位に立下がると、ノードＮ２の電位が電源電圧Ｖｃｃに立上がる。トランスファトランジスタＴＲ１のゲート電圧はＶｃｃ＋Ｖｔｈであるので、ノードＮ３の電位は接地電位から電源電圧Ｖｃｃに立上がる。
　その後、駆動信号ＲＸが接地電位からＶｃｃ＋αに立上がると、ドライバトランジスタＴＲ２のセルフブースト動作によりノードＮ３の電位が２Ｖｃｃ＋αに立上がる。その結果、ワード線ＷＬの電位が接地電位からＶｃｃ＋αに立上がる。」（段落番号００７４〜００７５）
　
（ｆ）「また、駆動信号ＲＸの立上がりから一定時間経過後高電圧信号φBが電源電圧Ｖｃｃに下降する。
　この実施例においても、アクティブ時にノードＮ３の電位が高くなる。そのため、ドライバトランジスタＴＲ２のコンダクタンスｇｍが大きくなり、セルフブースト動作の速度が速くなる。その結果、ワード線ＷＬの電圧の立上がり時間Ｔｄ′が短くなる。
　また、ワード線ＷＬの駆動後、高電圧信号φBがＶｃｃ＋Ｖｔｈから電源電圧Ｖｃｃに降圧されるので、ノイズ等の影響によりトランスファトランジスタＴＲ１が僅かにオンすることが防止される。」（段落番号００７６〜００７８）
　
　上記記載事項（ａ），（ｂ），（ｃ）によれば、図６のロウデコーダ６は、複数のワード線ＷＬに対応する複数のデコーダ回路６０を含み、ロウデコーダがロウアドレス信号ＲＡをデコードすると、複数のデコーダ回路のうちの１つの出力信号（選択信号）が”Ｌ”に立下がることが記載されていることから、ロウアドレス信号ＲＡを入力にして選択信号をロウデコーダ内のデコーダ回路が生成していることは明らかであり、一方、上記記載事項（ａ）からみて、ロウアドレス信号の一部に応答してタイミング信号ＲＸＴを発生し、ＲＸ発生回路はタイミング信号ＲＸＴに応答して電源電圧より高い電圧の駆動信号ＲＸを発生していることから、ロウアドレス信号ＲＡの一部に応答して駆動信号ＲＸをＲＸ発生回路９が生成していることは明らかである。
　また、上記記載事項（ｄ），（ｅ）によれば、図２において、デコーダ回路６０からの選択信号が出力されると、ノードＮ２の電位が電源電圧Ｖｃｃに立上がり、φＢ昇圧回路２１ａがゲートに接続されたトランスファトランジスタＴＲ１の動作によりノードＮ３の電位が接地電位から電源電圧Ｖｃｃに立上がる旨、及び、その後駆動信号ＲＸが接地電位からＶｃｃ＋αに立ち上がると、ドライバトランジスタＴＲ２のセルフブースト動作によりノードＮ３の電位が更に立ち上がり、その結果ワード線ＷＬの電位が接地電位からＶｃｃ＋αに立ち上がる旨が記載されており、すなわち、デコーダ回路６０からの選択信号を、トランスファトランジスタＴＲ１がφＢ昇圧回路２１ａによりノードＮ３に伝え、その後にノードＮ３の電位を入力とするドライバトランジスタＴＲ２により、駆動信号ＲＸをワード線ＷＬに伝える旨が記載されているものと認められる。
　さらに、上記記載事項（ｄ），（ｆ）及び図８によれば、遅延回路２３の動作により、ワード線ＷＬの駆動後、ワード線ＷＬの電位がＶｃｃ＋αに立ち上がっている時にφＢ昇圧回路２１ａが印加する高電圧信号φＢがＶｃｃに降圧される旨が記載されている。
　
　よって、引用例１には、
　
「半導体記憶装置におけるワード線ＷＬを駆動するための方法に関し、
　ロウアドレス信号ＲＡを入力にして選択信号をロウデコーダ６内の複数のデコーダ回路６０により生成させ、
　ロウアドレス信号ＲＡの一部に応答して駆動信号ＲＸをＲＸ発生回路９により生成させ、
　前記選択信号を、トランスファトランジスタＴＲ１がφＢ昇圧回路２１ａによりノードＮ３に伝え、
　前記ノードＮ３の電位を入力とするドライバトランジスタＴＲ２により、前記駆動信号ＲＸをワード線ＷＬに伝え、
　前記選択信号が出力された後に、前記駆動信号ＲＸが接地電位から高電位に変化してワード線ＷＬを駆動させ、
　前記ワード線ＷＬの駆動後、前記ワード線の電位が立ち上がっている時に、前記φＢ昇圧回路２１ａが出力する高電圧信号φＢを電源電圧Ｖｃｃに降圧することを特徴とする半導体記憶装置のワード線駆動方法。　」（以下、「引用例１に記載された発明」という。）が記載されていると認められる。
　
（２）対比
　
　本願発明（以下、「前者」という。）と引用例１に記載された発明（以下、「後者」という。）を対比する。
　
　前者の「半導体メモリ装置」、「ワードライン」は後者の「半導体記憶装置」、「ワード線ＷＬ」に相当し、前者の「ワードラインイネーブル信号」はアドレス信号の一部をデコードすることにより生成されるワードラインを選択するための信号であるから、後者の「選択信号」に相当するものと認められる。
　また、前者の「ワードラインブースティング信号」は、アドレス信号の他の一部から生成され、選択されたワードラインに伝えられてワードラインを駆動する信号となることから、後者の「駆動信号ＲＸ」に相当するものと認められ、前者の「ワードラインブースティング信号」は「ブートストラップノード」の電位を入力とする「高電位伝達手段」を介して「ワードライン」に伝えられることから、前者の「ブートストラップノード」、「高電位伝達手段」は後者の「ノードＮ３」、「ドライバトランジスタＴＲ２」に相当するものと認められる。ここで、一般的な半導体メモリにおいて、アドレス信号はローアドレス信号とカラムアドレス信号とから構成されているので、ローアドレス信号はアドレス信号の一部と言えるから、前者と後者はアドレス信号の一部を入力にして「ワードラインイネーブル信号」及び「ワードラインブースティング信号」を生成させる点で共通する。
　そして、前者の「ワードラインイネーブル信号」は「ワードライン」が選択された時に「第１電源電圧源」が接続された当該「ブートストラップ素子」を介して「ブートストラップノード」に伝えられることから、前者の「第１電源電圧源」、「ブートストラップ素子」は後者の「φＢ昇圧回路２１ａ」、「トランスファトランジスタＴＲ１」に相当するものと認められる。
　前者ではワードラインイネーブル信号がローからハイに転移した後に、ワードラインブースティング信号が接地電位から高電位に変化してワードラインを駆動させているが、ワードラインが選択されたタイミングでワードラインイネーブル信号がローからハイに転移することから、前者と後者はワードラインイネーブル信号が出力された後に、ワードラインブースティング信号が接地電位から高電位に変化してワードラインを駆動させる点で共通すると認められ、さらに、後者では、ワード線ＷＬの駆動後、ワード線ＷＬの電位が立ち上がっている時に、φＢ昇圧回路２１ａが出力する高電圧信号φＢを電源電位Ｖｃｃに降圧するが、ワード線ＷＬ駆動後にφＢ昇圧回路２１ａの出力電圧（Ｖｃｃ＋Ｖｔｈ）を以前の状態よりも低い電位（Ｖｃｃ）に変化させているから、前者と後者はワードラインを駆動後に第１電源電圧源が以前の状態よりも低い電位に変化する点で共通するものと認められる。
　
　よって、両者は
「半導体メモリ装置のワードライン駆動方法において、
　アドレス信号の一部を入力にしてワードラインイネーブル信号をデコーダにより生成させる第１過程と；
　アドレス信号の一部を入力にしてワードラインブースティング信号を生成させる第２過程と；
　前記ワードラインイネーブル信号を、ブートストラップ素子が第１電源電圧源によりブートストラップノードに伝える第３過程；
　前記ブートストラップノードの電位を入力とする高電位伝達手段により、前記ワードラインブースティング信号をワードラインに伝える第４過程と；
　前記ワードラインイネーブル信号が出力された後に、前記ワードラインブースティング信号が接地電位から高電位に変化してワードラインを駆動させる第５過程；
　前記第５過程以後に、前記第１電源電圧源が以前の状態よりも低い電位に変化する第６過程を備えることを特徴とする半導体メモリ装置のワードライン駆動方法。」
である点で一致し、以下の点で相違する。
　
（相違点１）
　前者では、ワードラインイネーブル信号を主ローデコーダにより生成させ、アドレス信号の他の一部を入力にしてワードラインブースティング信号を副ローデコーダにより生成させているのに対して、後者では、選択信号（前者の「ワードラインイネーブル信号」に相当）をロウデコーダ内の複数のデコーダ回路により生成させ、ロウアドレス信号ＲＡの一部に応答して駆動信号ＲＸ（前者の「ワードラインブースティング信号」に相当）をＲＸ発生回路により生成させている点。
　
（相違点２）
　前者では、ワードラインイネーブル信号がローからハイに転移した後にワードラインを駆動させているのに対して、後者では、選択信号が出力された後にワード線ＷＬを駆動させている点。
　
（３）当審の判断
　
　上記相違点について検討する。
　
　（相違点１について）
　半導体記憶装置のロウデコーダにおいて、アドレス信号の一部をデコードした結果に基づき１または複数のワード線を選択するための信号を生成し、アドレス信号の他の一部をデコードした結果を用いて１つのワード線を駆動させるための昇圧された信号を生成することは周知の技術手段（必要とあれば、特開平６−２４３６８１号公報、特開平２−２１４０９２号公報を参照のこと）であり、この周知の技術手段を後者に適用して、本願発明のようにローデコーダを主ローデコーダと副ローデコーダに分割し、アドレス信号の一部を入力にしてワードラインを選択するワードラインイネーブル信号を主ローデコーダにより生成させ、アドレス信号の他の一部を入力にしてワードラインを駆動する昇圧されたワードラインブースティング信号を副ローデコーダにより生成させることは当業者が容易になし得たものであると認められる。
　よって、上記相違点１を格別のものとは認めることはできない。
　
（相違点２について）
　検出点の電位がローからハイに転移したことで所定の信号が出力されたとするか、電位がハイからローに転移したことで所定の信号が出力されたとするかは設計的事項であり、後者におけるデコーダ回路から出力される信号の電位がローからハイに転移したことで選択信号が出力された状態となるよう設計することは当業者が適宜実施できたものであると認められる。
　よって、上記相違点２を格別のものとは認めることはできない。
　
　そして、前者の作用効果も、後者及び周知の技術手段の効果から当業者が予測できる範囲内のものである。
　
（４）むすび
　
　したがって、本願発明は、引用例１に記載された発明および周知の技術手段に基いて、当業者が容易に推考できたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。