(57)【要約】      （修正有）【課題】自己整合シリサイド膜のシリサイドマスクパターンの形成工程で工程余裕度を向上させ、半導体素子の信頼性と収率を向上させた半導体素子の構造とその製造方法を提供する。【解決手段】ゲート電極５２ａとキャパシタ上部電極５２ｂとの間の間隔を狭くして、スペーサ絶縁膜５４ａをエッチングして側壁スペーサ５３ａを形成する時、ゲート電極５２ａとキャパシタ上部電極５２ｂとの間に残留スペーサ絶縁膜５３ｂ、５４ｂを残して、シリコン基板４０を露出させない。これにより、後工程で自己整合シリサイド膜５６を形成するためにシリサイドマスクパターン５５を形成する時、工程余裕度を向上させることができ、従来、シリサイドマスクパターン５５の整合不良に起因して発生するコンタクトホールのエッチングによるゲート電極の損傷や、ゲートとキャパシタとの間での電流漏洩などの不良を防止し、半導体素子の信頼性と収率を向上させることができる。【選択図】図５ｄ
2007165893.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）シリコン基板上に絶縁膜と導電膜とを堆積させてエッチングし、ゲート絶縁膜とゲート電極からなるゲートと、キャパシタ誘電膜とキャパシタ上部電極からなるキャパシタとを形成する段階と、
（ｂ）スペーサ絶縁膜を堆積させてエッチングし、前記ゲート電極間の領域に側壁スペーサを形成し、前記ゲート電極と前記キャパシタ上部電極との間の領域に残留スペーサ絶縁膜を残す段階と、
（ｃ）マスク絶縁膜を堆積させてエッチングし、シリサイド膜が形成されるべき領域を露出させるシリサイドマスクパターンを形成する段階と、
（ｄ）シリサイド金属を堆積させて熱処理して、前記シリサイドマスクパターンの間に露出された前記シリコン基板の上と前記ゲート電極の上に選択的に自己整合シリサイド膜を形成する段階と、を備え、
前記ゲート電極と前記キャパシタ上部電極との間に残っている前記残留スペーサ絶縁膜によって前記シリサイドマスクパターンの工程余裕度が向上することを特徴とする半導体素子の製造方法。
【請求項２】
前記（ａ）段階は、前記ゲート電極と前記キャパシタ上部電極との間の間隔が前記ゲート電極間の間隔に比べて１／４ないし３／４の大きさを有するように、前記絶縁膜と前記導電膜とをエッチングすることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記ゲート電極と前記キャパシタ上部電極との間の間隔は、５０ｎｍないし１５０ｎｍであることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記（ｂ）段階は、前記スペーサ絶縁膜として窒化膜と酸化膜とを順次に堆積させることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記酸化膜は、５００Åないし２０００Åの厚さで堆積されることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記（ｃ）段階の前記シリサイドマスクパターンは、ＬＰ−ＴＥＯＳまたはＰＥ−ＴＥＯＳとすることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記（ｄ）段階の前記自己整合シリサイド膜は、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）の中から選択されたいずれか１種の金属とすることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
請求項１ないし７のいずれか１項に記載の方法により製造される半導体素子の構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造技術に関し、より詳細には、ゲートとキャパシタとの間の間隔を狭くし、それらの間にスペーサ絶縁膜をそのまま残すことによって、自己整合シリサイド膜のためのシリサイドマスクパターン形成工程で工程余裕度を増加させることができる半導体素子の構造及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の一種である１Ｔ−ＳＲＡＭは、１つのセルが６つのトランジスタで構成される伝統的なＳＲＡＭとは異なって、１つのセルが１つのトランジスタで構成されるＳＲＡＭである。１Ｔ−ＳＲＡＭは、ＤＲＡＭの長所である高集積度と低コストや、ＳＲＡＭの長所である高速の動作速度と多機能性を有する半導体素子である。
【０００３】
このような半導体素子の概略的なレイアウトが図１に示されており、その製造方法が図２ａないし図２ｆに示されている。図２ａないし図２ｆは、図１のII−II線に沿う断面図である。
【０００４】
以下、従来技術に係る半導体素子の製造方法を説明する。
【０００５】
まず、図１と図２ａに示されたように、活性領域１１と分離領域１２が形成されたシリコン基板１０上に、絶縁膜２１ａ、２１ｂと導電膜２２ａ、２２ｂとを形成し、所望のパターンでエッチングして、ゲートとキャパシタを形成する。パターニングされた絶縁膜は、ゲート絶縁膜２１ａとキャパシタ誘電膜２１ｂとなり、パターニングされた導電膜は、ゲート電極２２ａとキャパシタ上部電極２２ｂとなる。
【０００６】
次に、低濃度のソース／ドレイン領域（図示せず）を形成するために、イオン注入工程を経た後、図２ｂに示されたように、スペーサ絶縁膜２３、２４を堆積させる。スペーサ絶縁膜は、窒化膜２３と酸化膜２４を利用する。
【０００７】
次に、図２ｃに示されたように、スペーサ絶縁膜を全面エッチングして、側壁スペーサ２３ａ、２４ａを形成する。そして、側壁スペーサ２３ａ、２４ａをマスクとして使用して高濃度のソース／ドレイン領域（図示せず）を形成するためのイオン注入工程を施す。
【０００８】
次に、図２ｄに示されたように、マスク絶縁膜を堆積させ、エッチングして、シリサイドマスクパターン２５を形成する。シリサイドマスクパターン２５は、シリサイド膜が形成されるべき領域を露出させる。
【０００９】
次に、図２ｅに示されたように、シリサイド金属を堆積させ、熱処理して、選択的に自己整合シリサイド膜２６を形成する。シリサイド膜２６は、シリサイドマスクパターン２５の間に露出されたシリコン基板１０の活性領域の上部及びゲート電極２２ａの上部にのみ選択的に形成される。
【００１０】
次に、図２ｆに示されたように、層間絶縁膜２７を堆積させ、選択的にエッチングして、コンタクトホール２８ａ、２８ｂを形成する。コンタクトホール２８ａ、２８ｂは、各々シリサイド膜２６が形成されたシリコン基板１０の活性領域の上とゲート電極２２ａの上に連結される。
【００１１】
従来の半導体素子の製造方法において、シリサイドマスクパターン２５は、シリサイド膜２６を選択的に形成するために必ず必要である。しかしながら、工程余裕度の不足に起因して整合不良が発生すると、次のような問題点が生じる。図３ａ、図３ｂは、従来の半導体素子の製造方法で発生する不良の例を示す断面図である。
【００１２】
シリサイドマスクパターン２５を形成する時、整合不良 が発生すれば、シリサイドマスクパターン２５は、図３ａのように、ゲート電極２２ａの上に一部形成され、又は、図３ｂのように、ゲート電極２２ａとキャパシタ上部電極２２ｂとの間のシリコン基板１０を一部露出させる。したがって、シリサイド膜２６は、ゲート電極２２ａ上の一部に形成されず（図３ａの３１）、又は、ゲート電極２２ａとキャパシタ上部電極２２ｂとの間のシリコン基板１０に一部形成される（図３ｂの３２）。前者の場合、シリサイド膜２６で覆われていないゲート電極２２ａは、コンタクトホールのエッチング工程に脆弱なので、ゲート電極２２ａの損傷を招くことになる。後者の場合、シリサイド膜２６が形成された領域は、電流漏洩の経路として作用する。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従って、本発明の目的は、自己整合シリサイド膜のためのシリサイドマスクパターンの形成工程で工程余裕度を向上させ、半導体素子の信頼性と収率を向上させることができる半導体素子の構造及びその製造方法を提供する。
【課題を解決するための手段】
【００１４】
前記目的を達成するために、本発明に係る半導体素子の製造方法は、（ａ）シリコン基板上に絶縁膜と導電膜とを堆積させてエッチングし、ゲート絶縁膜とゲート電極からなるゲートと、キャパシタ誘電膜とキャパシタ上部電極からなるキャパシタとを形成する段階と、（ｂ）スペーサ絶縁膜を堆積させてエッチングし、ゲート電極間の領域に側壁スペーサを形成し、ゲート電極とキャパシタ上部電極との間の領域に残留スペーサ絶縁膜を残す段階と、（ｃ）マスク絶縁膜を堆積させてエッチングし、シリサイド膜が形成されるべき領域を露出させるシリサイドマスクパターンを形成する段階と、（ｄ）シリサイド金属を堆積させて熱処理し、シリサイドマスクパターンの間に露出されたシリコン基板の上とゲート電極の上に選択的に自己整合シリサイド膜を形成する段階とを備える。
【００１５】
特に、本発明に係る半導体素子の製造方法は、ゲート電極とキャパシタ上部電極との間に残っている残留スペーサ絶縁膜によってシリサイドマスクパターンの工程余裕度が向上することが特徴である。
【００１６】
本発明に係る半導体素子の製造方法において、（ａ）段階は、ゲート電極とキャパシタ上部電極との間の間隔がゲート電極間の間隔に比べて１／４ないし３／４の大きさを有するように、絶縁膜と導電膜とをエッチングすることが好ましい。この際、ゲート電極とキャパシタ上部電極との間の間隔は、５０ｎｍないし１５０ｎｍである。
【００１７】
また、（ｂ）段階は、スペーサ絶縁膜として窒化膜と酸化膜とを順次に堆積させることができ、酸化膜は、５００Åないし２０００Åの厚さとなる。
【００１８】
また、（ｃ）段階のシリサイドマスクパターンは、ＬＰ−ＴＥＯＳまたはＰＥ−ＴＥＯＳとすることができ、（ｄ）段階の自己整合シリサイド膜は、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）の中から選択されたいずれか１種の金属とすることができる。
【００１９】
また、本発明は、上記に記載された方法のいずれか１つの方法により製造される半導体素子の構造を提供する。
【発明の効果】
【００２０】
本発明は、ゲート電極とキャパシタ上部電極との間の間隔を狭くすることによって、スペーサ絶縁膜を全面エッチングして、側壁スペーサを形成する時、ゲート電極とキャパシタ上部電極との間に残留スペーサ絶縁膜を残して、シリコン基板を露出させない。これにより、後続工程で自己整合シリサイド膜を形成するために、シリサイドマスクパターンを形成する時、工程余裕度を向上させることができる。したがって、従来技術で、シリサイドマスクパターンの整合不良に起因して発生するコンタクトホールのエッチングによるゲート電極の損傷や、ゲートとキャパシタとの間での電流漏洩などの不良を防止することができ、半導体素子の信頼性と収率を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、添付の図面を参照して本発明の実施形態を詳細に説明する。
【００２２】
実施形態を説明するにあたって、本発明の属する技術分野において公知であり、本発明と直接的に関連がない技術内容についてその説明を省略する。これは、不要な説明を省略することによって、本発明の要旨を不明にせず、より明確に伝達するためである。同様の理由で、添付の図面において、構成要素の一部は、誇張されたり、省略されたり、概略的に図示されている。また、各構成要素の大きさは実際の大きさを反映するものではない。なお、各図面において、同一または対応の構成要素には、同じ参照番号を付ける。
【００２３】
図４は、本発明の実施形態に係る半導体素子を示す概略的なレイアウト図であり、図５ａないし図５ｅは、本発明の実施形態に係る半導体素子の構造及びその製造方法を示す断面図である。図５ａないし図５ｅは、図４のＶ−Ｖ線に沿う断面図である。
【００２４】
図４を参照すれば、本発明の半導体素子の構造は、ゲート電極５２ａとキャパシタ上部電極５２ｂとの間の間隔Ｇ２が、従来に比較して極めて狭くしたことが特徴である。従来技術において、この間隔は、ゲート電極間の間隔とほぼ同じ大きさであったが、本発明において、この間隔Ｇ２は、ゲート電極５２ａ間の間隔Ｇ１に比べて約１／４ないし３／４程度の大きさを有する。例えば、ゲート電極５２ａ間の間隔Ｇ１が約２００ｎｍである場合、ゲート電極５２ａとキャパシタ上部電極５２ｂとの間の間隔Ｇ２は、約５０ｎｍないし約１５０ｎｍである。
【００２５】
このように、ゲート電極５２ａとキャパシタ上部電極５２ｂとの間の間隔Ｇ２を低減すると、スペーサ絶縁膜を全面エッチングして、側壁スペーサを形成する時、ゲート電極５２ａとキャパシタ上部電極５２ｂとの間にスペーサ絶縁膜がそのまま残って、シリコン基板を露出させない。これにより、後続工程で自己整合シリサイド膜を形成するために用いられるシリサイドマスクパターンを形成する時、工程余裕度を向上させることができ、従来技術の問題点を防止することができる。
【００２６】
以下、工程順序に従って半導体素子の製造方法を説明する。製造方法に関する説明から半導体素子の構造がより明確になる。
【００２７】
まず、図４と図５ａに示されたように、活性領域４１と分離領域４２が形成されたシリコン基板４０上に、絶縁膜５１ａ、５１ｂと導電膜５２ａ、５２ｂとを順に堆積させた後、絶縁膜５１ａ、５１ｂと導電膜５２ａ、５２ｂとを所望のパターンでエッチングして、ゲートとキャパシタを形成する。この際、パターニングされた絶縁膜は、ゲート絶縁膜５１ａとキャパシタ誘電膜５１ｂとなり、パターニングされた導電膜は、ゲート電極５２ａとキャパシタ上部電極５２ｂとなる。一方、絶縁膜５１ａ、５１ｂと導電膜５２ａ、５２ｂとをエッチングする時、前述したように、ゲート電極５２ａとキャパシタ上部電極５２ｂとの間の間隔Ｇ２がゲート電極５２ａ間の間隔Ｇ１に比べて約１／４ないし３／４程度の大きさを有するようにする。
【００２８】
次に、低濃度のソース／ドレイン領域（図示せず）を形成するためにイオン注入工程を経た後、図５ｂに示されたように、スペーサ絶縁膜５３、５４を堆積させる。スペーサ絶縁膜は、窒化膜５３と酸化膜５４を利用する。酸化膜５４は、例えば、ＴＥＯＳ膜であって、約５００Åないし約２０００Åの厚さで、好ましくは、約８００Åないし約１５００Åの厚さに堆積させる。
【００２９】
次に、図５ｃに示されたように、スペーサ絶縁膜５３、５４を全面的にエッチングして、側壁スペーサ５３ａ、５４ａを形成する。この際、ゲート電極５２ａの間の領域Ｇ１では、従来と同様に、側壁スペーサ５３ａ、５４ａが形成されるが、ゲート電極５２ａとキャパシタ上部電極５２ｂとの間の領域Ｇ２では、残留スペーサ絶縁膜５３ｂ、５４ｂがそのまま残って、シリコン基板４０を露出させない。その後、側壁スペーサ５３ａ、５４ａをマスクとして使用して高濃度のソース／ドレイン領域（図示せず）を形成するためのイオン注入工程を進行する。
【００３０】
次に、図５ｄに示されたように、マスク絶縁膜を堆積させ、エッチングして、シリサイドマスクパターン５５を形成する。マスク絶縁膜は、例えば、ＬＰ−ＴＥＯＳまたはＰＥ−ＴＥＯＳからなり、好ましい堆積厚さは、約６００Å以上である。シリサイドマスクパターン５５は、シリサイド膜が形成されるべき領域を露出させる。この際、ゲート電極５２ａとキャパシタ上部電極５２ｂとの間に残っている残留スペーサ絶縁膜５３ｂ、５４ｂによってシリサイドマスクパターン５５の工程余裕度が向上する。
【００３１】
次に、シリサイド金属を堆積させ、熱処理して、選択的に自己整合シリサイド膜５６を形成する。シリサイド金属は、例えば、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）系の金属である。シリサイド膜５６は、シリサイドマスクパターン５５の間に露出されたシリコン基板４０の活性領域の上とゲート電極５２ａの上にのみ選択的に形成される。
【００３２】
次に、図５ｅに示されたように、層間絶縁膜５７を堆積させ、選択的にエッチングして、コンタクトホール５８ａ、５８ｂを形成する。コンタクトホール５８ａ、５８ｂは、各々シリサイド膜５６が形成されたシリコン基板４０の活性領域の上とゲート電極５２ａの上に連結される。その後、金属配線工程を初めとする後続工程が引き続く。
【００３３】
以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、変更が可能であるので、上述した実施形態及び添付された図面に限定されるものではない。
【図面の簡単な説明】
【００３４】
【図１】従来技術に係る半導体素子を示す概略的なレイアウト図である。
【図２ａ】従来技術に係る半導体素子の構造及びその製造方法を示す断面図。
【図２ｂ】従来技術に係る半導体素子の構造及びその製造方法を示す断面図。
【図２ｃ】従来技術に係る半導体素子の構造及びその製造方法を示す断面図。
【図２ｄ】従来技術に係る半導体素子の構造及びその製造方法を示す断面図。
【図２ｅ】従来技術に係る半導体素子の構造及びその製造方法を示す断面図。
【図２ｆ】従来技術に係る半導体素子の構造及びその製造方法を示す断面図。
【図３ａ】従来の半導体素子で発生する不良の例を示す断面図である。
【図３ｂ】従来の半導体素子で発生する不良の例を示す断面図である。
【図４】本発明の実施形態に係る半導体素子を示す概略的なレイアウト図である。
【図５ａ】本発明の実施形態に係る半導体素子の構造及びその製造方法を示す断面図である。
【図５ｂ】本発明の実施形態に係る半導体素子の構造及びその製造方法を示す断面図である。
【図５ｃ】本発明の実施形態に係る半導体素子の構造及びその製造方法を示す断面図である。
【図５ｄ】本発明の実施形態に係る半導体素子の構造及びその製造方法を示す断面図である。
【図５ｅ】本発明の実施形態に係る半導体素子の構造及びその製造方法を示す断面図である。
【符号の説明】
【００３５】
１０、４０  シリコン基板、１１、４１  活性領域、１２、４２  分離領域、２１ａ、２１ｂ、５１ａ、５１ｂ  絶縁膜、２２ａ、２２ｂ、５２ａ、５２ｂ  導電膜、２３、２４、５３、５４  スペーサ絶縁膜、２３ａ、２４ａ、５３ａ、５４ａ  側壁スペーサ、２５、５５  シリサイドマスクパターン、２６、５６  自己整合シリサイド膜、２７、５７  層間絶縁膜、２８ａ、２８ｂ、５８ａ、５８ｂ  コンタクトホール、５３ｂ、５４ｂ  残留スペーサ絶縁膜
【図１】
2007165893.tif 000003
【図２ａ】
2007165893.tif 000004
【図２ｂ】
2007165893.tif 000005
【図２ｃ】
2007165893.tif 000006
【図２ｄ】
2007165893.tif 000007
【図２ｅ】
2007165893.tif 000008
【図２ｆ】
2007165893.tif 000009
【図３ａ】
2007165893.tif 000010
【図３ｂ】
2007165893.tif 000011
【図４】
2007165893.tif 000012
【図５ａ】
2007165893.tif 000013
【図５ｂ】
2007165893.tif 000014
【図５ｃ】
2007165893.tif 000015
【図５ｄ】
2007165893.tif 000016
【図５ｅ】
2007165893.tif 000017