【事件の表示】
　特願２０１２−２５３７５０「アナログデジタル回路及びそのアナログデジタル回路を用いた受信機」拒絶査定不服審判事件〔平成２５年　３月２８日出願公開，特開２０１３−　５９１０５〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２１年１月１５日に出願した特願２００９−６４９８号の一部を，平成２４年１１月１９日に新たな特許出願としたものであって，平成２６年２月６日付けで拒絶査定がなされ，これに対し，同年５月１９日に拒絶査定に対する審判請求がなされるとともに同日付けで手続補正がなされたものである。なお，審査官により同年７月１日付けで作成された前置報告書に対して同年７月２４日付けで上申書が提出された。
第２　補正却下の決定
［結論］
　平成２６年５月１９日付けの手続補正を却下する。
［理由］
１　補正の概要
　上記手続補正（以下，「本件補正」という。）は，平成２６年１月１４日付け手続補正書の特許請求の範囲の請求項１に記載された
「【請求項１】
　共通ノードに第１端子により接続され，最小容量を１としたときに，それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと，
　第１キャパシタの第２端子それぞれに，第１基準電圧又は第２基準電圧の内の一つの供給又は切断を行う複数の第１スイッチからなるスイッチアレイと，
　前記共通ノードに第３端子により接続され，前記共通ノードの電圧減衰に寄与する第２キャパシタと，
　前記第２キャパシタの第４端子に接続され，入力信号又は第３基準電圧の供給を行う第２スイッチと，
　前記共通ノードに接続され，第４基準電圧を供給又は切り離しを行う第３スイッチと，
　前記共通ノードの電圧を，前記第４基準電圧と比較する比較器と，
　前記第１スイッチによる前記第１基準電圧又は前記第２基準電圧の内の一つの供給又は切り離し，前記第２スイッチによる前記入力信号又は前記第３基準電圧の供給，及び，前記第３スイッチによる前記第４基準電圧の供給又は切り離しを制御する制御回路と，
を備えることを特徴とするアナログデジタル回路。」
という発明（以下，「本願発明」という。）を，
「【請求項１】
　共通ノードに第１端子により接続され，最小容量を１としたときに，それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと，
　第１キャパシタの第２端子それぞれに，第１基準電圧又は第２基準電圧の内の一つの供給又は切断を行う複数の第１スイッチからなるスイッチアレイと，
　前記共通ノードに第３端子により接続され，前記共通ノードの電圧減衰に寄与する第２キャパシタと，
　前記第２キャパシタの第４端子に接続され，入力信号
の供給後，前記共通ノードの電圧を調整する
　前記共通ノードに接続され，第４基準電圧を供給又は切り離しを行う第３スイッチと，
　
前記第２キャパシタに前記第３基準電圧が供給された後の
　前記第１スイッチによる前記第１基準電圧又は前記第２基準電圧の内の一つの供給又は切り離し，前記第２スイッチによる前記入力信号又は前記第３基準電圧の供給，及び，前記第３スイッチによる前記第４基準電圧の供給又は切り離しを制御する制御回路と，
を備えることを特徴とするアナログデジタル回路。」（［当審注］：下線部は補正箇所を示す。）
という発明（以下，「補正後の発明」という。）に変更することを含むものである。
２　補正の適否
（１）新規事項の有無について
　上記補正は，本願発明の「前記第２キャパシタの第４端子に接続され，入力信号又は第３基準電圧の供給を行う第２スイッチ」を「前記第２キャパシタの第４端子に接続され，入力信号
の供給後，前記共通ノードの電圧を調整する
前記第２キャパシタに前記第３基準電圧が供給された後の
　このうち，上記（ｉｉ）に関して，本願明細書の【００７７】等の記載や図９からみて，「第３基準電圧」は「Ｖｃｍｈ」（図９のＶｃｍＨ。数式においては「Ｖｃｍｈｓ」。）に対応すると認められるところ，Ｖｃｍｈについては，基準電圧Ｖｃｍｈがスイッチ４１１によってキャパシタ４１２と接続すること（【００５１】，【００６２】）やＶｃｍｈを含む数式（【００５６】，【００５７】，【００６６】，【００７８】）が記載されているものの，「基準電圧Ｖｃｍｈ」の具体的な値や，Ｖｉｎ及び他の基準電圧との（大小）関係は明らかにされておらず，発明の詳細な説明には「調整」なる記載すら存在しない。このため，「調整」の具体的内容は不明であり，出願時の技術の技術常識に照らしても，何らかの「調整」のために特定の値である「基準電圧Ｖｃｍｈ」を接続することは読み取れず，単にホールド時において共通ノードの電圧が不定とならないように一定化することが読み取れるにすぎない。
　このため，第３基準電圧の機能が「前記共通ノードの電圧を調整する」ものであることが，願書に最初に添付した明細書，特許請求の範囲又は図面に記載されていると同然ということはできない。
　したがって，上記補正は，願書に最初に添付した明細書，特許請求の範囲又は図面に記載した事項の範囲内でしたものではないから，特許法第１７条の２第３項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
（２）独立特許要件について
　上記（１）のとおりであるが，更に進んで，「調整」の意味をホールド時において共通ノードの電圧を一定化することと解して，仮に本件補正の目的を特許請求の範囲の限定的減縮とした場合に，独立特許要件を満たしていたか否かについても検討する。
ア　引用発明
　原査定の拒絶の理由に引用された特開平２−１２１５２５号公報（以下，「引用例」という。）には，「Ｃアレー型Ａ／Ｄコンバータ」として，図面とともに以下の事項が記載されている。
　
（ア）「従来，ｎビットＣアレー型Ａ／Ｄコンバータでは，第７図に示すように，ｎビット分のコンデンサアレー（Ｃアレー）を使用している。第７図において，コンデンサアレーが，一端が共通接続されたコンデンサＣ１〜Ｃｎ＋１で構成されている。コンデンサＣ１〜Ｃｎ＋１の共通接続端子は，コンパレータ２の一方の入力に接続されており，そのコンパレータ２の他方の入力は，基準電圧端子５に接続されている。そして，コンパレータ２の出力は，コンパレータ出力端子７に接続されている。
　更に，スイッチＳＷ１〜ＳＷｎ＋２が設けられており，その内のスイッチＳＷ１は，その固定端子が，コンパレータ２の一方の入力に接続されており，一方の被選択端子が，基準電圧端子５に接続されている。スイッチＳＷ２〜ＳＷｎ＋１は，固定端子が，対応するコンデンサＣ２〜Ｃｎ＋１の他方の端子に接続され，一方の被選択端子が，基準電圧端子５に接続されている。更に，スイッチＳＷ２〜ＳＷｎの他方の被選択端子は，アナロググランド端子６に接続されている。
　スイッチＳＷｎ＋１の他方の被選択端子は，スイッチＳＷｎ＋２の固定端子に接続され，そのスイッチＳＷｎ＋２の一方の被選択端子は，アナログ入力端子４に接続されており，他方の被選択端子は，アナロググランド端子６に接続されている。
　上記したＡ／Ｄコンバータの入出力の変換特性は，第８図において参照番号１２で示す通りであり，変換の安定点１３の電圧を安定して変換することができる。」（１ページ右下欄３行〜２ページ左上欄１２行）
（イ）「第１図からわかるように，スイッチＳＷ２とＳＷ３〜ＳＷ４とは，スイッチＳＷ２が基準電圧端子５を選択しているときには，スイッチＳＷ３〜ＳＷ４がアナロググランド端子６を選択し，スイッチＳＷ２がアナロググランド端子６を選択しているときには，スイッチＳＷ３〜ＳＷ４が基準電圧端子５を選択するように逆の接続関係にある。
　上記したＣアレー型Ａ／Ｄコンバータにおいて，コンデンサとスイッチとがＤ／Ａ変換部１を構成しており，Ａ／Ｄ変換は，スイッチＳＷ１〜ＳＷ６をデジタルロジック部で操作することで行なう。
　第１図においてサンプリングしたアナログ入力端子４の電圧をＤ／Ａ変換部１によって走査し，コンパレータ２の反転入力と非反転入力の電圧を逐次比較してＡ／Ｄ変換を行なう。スイッチＳＷ１，ＳＷ３〜ＳＷ６とキャパシタＣ１，Ｃ３〜Ｃ５が従来のＣアレーで，スイッチＳＷ２とキャパシタＣ２が本発明により付加したＣアレーである。
　Ａ／Ｄ変換はサンプリングと逐次比較の２つのシーケンスで実施される。第１図の各スイッチの位置はサンプリング時の位置である。これらのスイッチＳＷ１からＳＷ６に対して関数ＳＷ（ｎ）を，スイッチが左側に接続されている状態をＳＷ（ｎ）＝０，右側に接続されている状態をＳＷ（ｎ）＝１と定義すると，サンプリング時のスイッチの位置は，ＳＷ（ｎ）＝０（ｎ＝１〜６）とあらわすことが出来る。以下に，Ａ／Ｄ変換の過程を順に説明する。
・　サンプリング時
　各スイッチの位置は，ＳＷ（ｎ）＝０（ｎ＝１〜６）である。コンパレータ２の反転入力の電圧は，基準電圧５（ＶＲＦ）と同電位で，非反転入力の電圧も基準電圧５と同電位である。
・　逐次比較時
　逐次比較を実行する前に，アナログ入力端子４の電圧を電荷としてサンプリングしたキャパシタＣ５の電荷の再分配と，本発明によるスイッチＳＷ２の切り換えを行なう。
　この時，各スイッチの位置は，ＳＷ（ｎ）＝０（ｎ＝３，４，５），ＳＷ（ｎ）＝１（ｎ＝１，２，６）となる。
　コンパレータの反転入力（ＶＩＮ−）１８の電圧は，
　（ＶＩＮ−）＝Ｃ５／ΣＣｋ・（−ＡＩＮ）＋ＶＲＦ−Ｃ２／ΣＣｋ・ＶＲＦ　　（［当審注］：「Σ」の範囲は，ｋ＝１〜５。）
（電圧は全てアナロググランド６を基準とする。）
　ここでキャパシタの容量比は，次式の通りである。
　８・Ｃ１＝８・Ｃ２＝４・Ｃ３＝２・Ｃ４＝Ｃ５
　よって，
（数式は省略。）
　次にＭＳＢより３ビット分逐次比較を行なう。
この逐次比較のアルゴリズムを以下に示す。
　コンデンサＣｎ（ｎ＝３〜５）について，対応するスイッチＳＷ（ｎ）を，ｎ＝５（ＭＳＢに対応）から降べきの順に，ｎ＝３（ＬＳＢに対応）まで，ＳＷ（ｎ）＝０からＳＷ（ｎ）＝１に順次切り換える。そして，それぞれの場合に
（ＶＩＮ−）≦（ＶＩＮ＋）ならばＳＷ（ｎ）＝１を保持して次の比較を行なう。
（ＶＩＮ−）＞（ＶＩＮ＋）ならばＳＷ（ｎ）＝０にもどして次の比較を行なう。
　以上の比較作業をコンデンサＣ５から順にコンデンサＣ３まで繰り返す。ここで，ＳＷ（ｎ）を１とした後の反転入力（ＶＩＮ）と非反転入力（ＶＩＮ＋）の電圧は次式であらわすことが出来る。
（数式は省略。）
　また，変換後のデジタルデータは，スイッチＳＷ３〜ＳＷ５の状態として得られ，その値は，
　ΣＳＷ（ｎ）×２ｎ−１　　（［当審注］：「Σ」の範囲は，ｎ＝３〜５。）
となる。
　以上が変換のアルゴリズムである。」（３ページ左上欄１０行〜４ページ左上欄９行）
　上記記載及び図面並びに当該技術分野における技術常識を考慮すると，
ａ　まず，上記（イ）の第３段落及び図１，７によれば，図７の例と図１の例とは，図１の例がＣアレーにスイッチＳＷ２とキャパシタＣ２が付加されている点のみが相違するが，Ｃアレー型Ａ／Ｄコンバータとしてのサンプリング動作や逐次比較動作はほぼ同様と認められ，図７についての動作の詳細は図１についての上記（イ）の記載が援用され得ることは明らかである。
ｂ　上記（ア）の記載及び図７によれば，図７のＣアレーを構成するコンデンサＣ１〜Ｃｎ＋１は，その一端である共通接続端子がＤ／Ａ変換部出力３に共通接続されている。
　そして，上記（イ）の第３段落の記載によれば，図７のコンデンサＣ１〜Ｃｎ＋１は，図１のキャパシタＣ１，Ｃ３〜Ｃ５に対応し，上記（イ）の「ここでキャパシタの容量比は，次式の通りである。　８・Ｃ１＝８・Ｃ２＝４・Ｃ３＝２・Ｃ４＝Ｃ５」との記載を参酌すれば，Ｃ１〜Ｃｎ＋１は「最小容量を１としたときに，それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数のキャパシタ」であると認められる。ここで，引用例においては，Ｃ１〜Ｃ５について「コンデンサ」と称したり，「キャパシタ」と称したりしているから，「コンデンサ」と「キャパシタ」は同義であることは明らかである。
　したがって，引用例には，「Ｄ／Ａ変換部出力３に共通接続端子により接続され，最小容量を１としたときに，それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数のキャパシタ（Ｃ１〜Ｃｎ＋１）からなるＣアレー」を備えるＣアレー型Ａ／Ｄコンバータが記載されていると認められる。
ｃ　上記（ア）の記載及び図７によれば，図７のＣアレーを構成するコンデンサＣ１〜Ｃｎ＋１のうちＣ２〜Ｃｎは，その他端がＳＷ２〜ＳＷｎに接続され，ＳＷ２〜ＳＷｎはＣ２〜Ｃｎに基準電圧５又はアナロググランドＡＧＮＤの内の一つの供給又は切断を行っている。また，上記（イ）の「・逐次比較時」の記載を参酌すれば，図７のＣアレーを構成するコンデンサＣ１〜Ｃｎ＋１のうちＣｎ＋１は，その他端がＳＷｎ＋１に接続され，ＳＷｎ＋１は逐次比較時においてＣｎ＋１に基準電圧５又はアナロググランドＡＧＮＤの内の一つの供給又は切断を行っていると認められる。そして，図７のＣアレーを構成するコンデンサＣ１〜Ｃｎ＋１のうちＣ１はその他端がアナロググランドＡＧＮＤに接続されている。
　したがって，引用例には，「前記複数のキャパシタ（Ｃ２〜Ｃｎ＋１）の他方の端子それぞれに，基準電圧５又はアナロググランドＡＧＮＤの内の一つの供給又は切断を行う複数のスイッチＳＷ２〜ＳＷｎ＋１と，その他端にはアナロググランドＡＧＮＤが供給されている前記複数のキャパシタの内の１つのキャパシタ（Ｃ１）」を備えるＣアレー型Ａ／Ｄコンバータが記載されていると認められる。
ｄ　上記（ア）の記載及び図７によれば，図７のコンデンサＣｎ＋１は，その一端である共通接続端子がＤ／Ａ変換部出力３に接続されており，当該Ｄ／Ａ変換部出力３はコンパレータ２の反転入力に接続されている。ここで，当該コンデンサＣｎ＋１は図１のコンデンサＣ５に対応するものであるところ，上記（イ）の記載を参酌すれば，コンパレータの反転入力（ＶＩＮ−）１８の電圧に関する数式からも明らかなように，アナログ入力ＡＩＮの電圧がＣｎ＋１／ΣＣｋ（「Σ」の範囲は，ｋ＝１〜ｎ＋１。）になるから，コンデンサＣｎ＋１はＤ／Ａ変換部出力３の電圧減衰に寄与するものであることは明らかである。
　したがって，引用例には，「前記Ｄ／Ａ変換部出力３に共通接続端子により接続され，前記Ｄ／Ａ変換部出力３の電圧減衰に寄与するキャパシタＣｎ＋１」を備えるＣアレー型Ａ／Ｄコンバータが記載されていると認められる。
ｅ　上記（ア）の記載及び図７によれば，図７のコンデンサＣｎ＋１はその他端がＳＷｎ＋１の固定端子に接続されており，スイッチＳＷｎ＋１の一方の選択端子は，基準電圧５に接続され，スイッチＳＷｎ＋１の他方の被選択端子はスイッチＳＷｎ＋２の固定端子に接続され，そのスイッチＳＷｎ＋２の一方の被選択端子は，アナログ入力端子４に接続されており，他方の被選択端子は，アナロググランドＡＧＮＤに接続されている。ここで，図７のコンデンサＣｎ＋１，スイッチＳＷｎ＋１，スイッチＳＷｎ＋２は，それぞれ図１のコンデンサＣ５，スイッチＳＷ５，スイッチＳＷ６に対応するところ，上記（イ）の「・　サンプリング時　各スイッチの位置は，ＳＷ（ｎ）＝０　（ｎ＝１〜６）である。」及び「逐次比較を実行する前に，アナログ入力端子４の電圧を電荷としてサンプリングしたキャパシタＣ５の電荷の再分配と，本発明によるスイッチＳＷ２の切り換えを行なう。この時，各スイッチの位置は，ＳＷ（ｎ）＝０　（ｎ＝３，４，５），ＳＷ（ｎ）＝１（ｎ＝１，２，６）となる。」との記載を参酌すれば，スイッチＳＷｎ＋２は，サンプリング時におけるアナログ入力の供給後，逐次比較を実行する前に，コンデンサＣｎ＋１の他端にアナロググランドＡＧＮＤの供給を行っていることは明らかである。
　したがって，引用例には，「キャパシタＣｎ＋１の他端に接続され，入力信号の供給後，アナロググランドＡＧＮＤの供給を行うスイッチＳＷｎ＋２」を備えるＣアレー型Ａ／Ｄコンバータが記載されていると認められる。
ｆ　上記（ア）の記載及び図７によれば，図７のスイッチＳＷ１はＤ／Ａ変換部出力３に接続され，基準電圧５を供給又は切り離しを行うものであることは明らかである。
　したがって，引用例には，「前記Ｄ／Ａ変換部出力３に接続され，基準電圧５を供給又は切り離しを行うスイッチＳＷ１」を備えるＣアレー型Ａ／Ｄコンバータが記載されていると認められる。
ｇ　図７のコンパレータ２は図１のコンパレータ２に対応するところ，上記（イ）の「・逐次比較時」の記載を参酌すれば，逐次比較においては，コンパレータ２は，コンデンサＣｎ＋１にアナロググランドＡＧＮＤの供給された後のＤ／Ａ変換部出力３の電圧を，基準電圧５と比較していることは明らかである。
　したがって，引用例には，「前記キャパシタＣｎ＋１に前記アナロググランドＡＧＮＤの供給された後の前記Ｄ／Ａ変換部出力３の電圧を，前記基準電圧５と比較するコンパレータ２」を備えるＣアレー型Ａ／Ｄコンバータが記載されていると認められる。
　以上を総合すると，引用例には以下の発明（以下，「引用発明」という。）が記載されているものと認める。
「Ｄ／Ａ変換部出力３に共通接続端子により接続され，最小容量を１としたときに，それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数のキャパシタ（Ｃ１〜Ｃｎ＋１）からなるＣアレーと，
　前記複数のキャパシタ（Ｃ２〜Ｃｎ＋１）の他方の端子それぞれに，基準電圧５又はアナロググランドＡＧＮＤの内の一つの供給又は切断を行う複数のスイッチＳＷ２〜ＳＷｎ＋１と，その他端にはアナロググランドＡＧＮＤが供給されている前記複数のキャパシタの内の１つのキャパシタ（Ｃ１）と，
　前記Ｄ／Ａ変換部出力３に共通接続端子により接続され，前記Ｄ／Ａ変換部出力３の電圧減衰に寄与するキャパシタＣｎ＋１と，
　キャパシタＣｎ＋１の他端に接続され，入力信号の供給後，アナロググランドＡＧＮＤの供給を行うスイッチＳＷｎ＋２と，
　前記Ｄ／Ａ変換部出力３に接続され，基準電圧５を供給又は切り離しを行うスイッチＳＷ１と，
　前記キャパシタＣｎ＋１に前記アナロググランドＡＧＮＤの供給された後の前記Ｄ／Ａ変換部出力３の電圧を，前記基準電圧５と比較するコンパレータ２と，
　を備えるＣアレー型Ａ／Ｄコンバータ。」
　
イ　対比・判断
　補正後の発明と引用発明とを対比すると，
（ア）引用発明の「Ｄ／Ａ変換部出力３」は，Ｃアレーの共通接続端子が接続し，コンパレータ２に接続されるものであるから，補正後の発明の「共通ノード」に相当する。また，引用発明の「複数のキャパシタ（Ｃ１〜Ｃｎ＋１）からなるＣアレー」及び「共通接続端子」は，下記の相違点１は別として，補正後の発明の「複数の第１キャパシタからなるキャパシタアレイ」及び「第１端子」に相当する。
（イ）引用発明の「複数のキャパシタ（Ｃ２〜Ｃｎ＋１）の他方の端子」は，下記の相違点１は別として，補正後の発明の「第１キャパシタの第２端子」に相当する。また，補正後の発明の「第１基準電圧」，「第２基準電圧」は，それぞれＶｒｈｓ，Ｖｒｌｓなる電圧を実施例とするものであるから，引用発明の「基準電圧５」，「アナロググランドＡＧＮＤ」とは，それぞれ「一定の高電圧を有する基準電圧」，「前記高電圧よりも低い基準電圧」である点で一致している。
　したがって，補正後の発明と引用発明とは，下記の相違点２，３は別として，「第１キャパシタの第２端子それぞれに，一定の高電圧を有する基準電圧又は前記高電圧よりも低い基準電圧の内の一つの供給又は切断を行う手段」を備える点で一致している。
（ウ）引用発明の「キャパシタＣｎ＋１」は，Ｄ／Ａ変換部出力３の電圧減衰に寄与するものであるから，下記の相違点１は別として，補正後の発明の「第２キャパシタ」に相当する。したがって，両者は「前記共通ノードに一方端子により接続され，前記共通ノードの電圧減衰に寄与する第２キャパシタ」を備える点で差異は無い。
（エ）補正後の発明の「前記第２キャパシタの第４端子に接続され，入力信号の供給後，前記共通ノードの電圧を調整する第３基準電圧の供給を行う第２スイッチ」は，上記（１）で述べたとおり，「調整」の具体的内容は不明であり，何らかの「調整」のために特定の値である「基準電圧Ｖｃｍｈ」を接続することは読み取れず，単にホールド時において共通ノードの電圧が不定とならないように一定化することが読み取れるにすぎない。そして，引用発明においても，「キャパシタＣｎ＋１の他端に接続され，入力信号の供給後，アナロググランドＡＧＮＤの供給を行うスイッチＳＷｎ＋２」により，逐次比較時においてＤ／Ａ変換部出力３の電圧が一定化されると認められるから，引用発明の「スイッチＳＷｎ＋２」は補正後の発明の「第２スイッチ」に相当する。したがって，両者は「前記第２キャパシタの他方端子に接続され，入力信号の供給後，前記共通ノードの電圧を一定化する基準電圧の供給を行う第２スイッチ」を備える点で差異は無い。
（オ）補正後の発明の「前記共通ノードに接続され，第４基準電圧を供給又は切り離しを行う第３スイッチ」と，引用発明の「前記Ｄ／Ａ変換部出力３に接続され，基準電圧５を供給又は切り離しを行うスイッチＳＷ１」とは，下記の相違点３は別として，「前記共通ノードに接続され，所定の基準電圧を供給又は切り離しを行う第３スイッチ」の点で一致している。
（カ）補正後の発明の「前記第２キャパシタに前記第３基準電圧が供給された後の前記共通ノードの電圧を，前記第４基準電圧と比較する比較器」と，引用発明の「前記キャパシタＣｎ＋１に前記アナロググランドＡＧＮＤの供給された後の前記Ｄ／Ａ変換部出力３の電圧を，前記基準電圧５と比較するコンパレータ２」とは，下記の相違点３は別として，「前記第２キャパシタに前記共通ノードの電圧を一定化する基準電圧が供給された後の前記共通ノードの電圧を，前記所定の基準電圧と比較する比較器」の点で一致している。
（キ）引用発明の「Ｃアレー型Ａ／Ｄコンバータ」は，「アナログデジタル回路」といえる。
　したがって，補正後の発明と引用発明とを対比すると，両者は，以下の点で一致し，また，相違している。
（一致点）
「共通ノードに第１端子により接続され，最小容量を１としたときに，それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと，
　第１キャパシタの第２端子それぞれに，一定の高電圧を有する基準電圧又は前記高電圧よりも低い基準電圧の内の一つの供給又は切断を行う手段と，
　前記共通ノードに一方端子により接続され，前記共通ノードの電圧減衰に寄与する第２キャパシタと，
　前記第２キャパシタの他方端子に接続され，入力信号の供給後，前記共通ノードの電圧を一定化する基準電圧の供給を行う第２スイッチと，
　前記共通ノードに接続され，所定の基準電圧を供給又は切り離しを行う第３スイッチと，
　前記第２キャパシタに前記共通ノードの電圧を一定化する基準電圧が供給された後の前記共通ノードの電圧を，前記所定の基準電圧と比較する比較器と，
を備えるアナログデジタル回路。」
（相違点１）
　補正後の発明は，キャパシタアレイを構成する第１キャパシタと電圧減衰に寄与する第２キャパシタとが独立した別個のキャパシタであるのに対し，引用発明はＣアレーの内のＣｎ＋１が電圧減衰に寄与するキャパシタＣｎ＋１を兼ねる点。
（相違点２）
　「第１キャパシタの第２端子それぞれに，第１基準電圧又は第２基準電圧の内の一つの供給又は切断を行う手段」に関し，補正後の発明は「第１キャパシタの第２端子それぞれに，第１基準電圧又は第２基準電圧の内の一つの供給又は切断を行う複数の第１スイッチからなるスイッチアレイ」であるのに対し，引用発明は「前記複数のキャパシタ（Ｃ２〜Ｃｎ＋１）の他方の端子それぞれに，基準電圧５又はアナロググランドＡＧＮＤの内の一つの供給又は切断を行う複数のスイッチＳＷ２〜ＳＷｎ＋１と，その他端にはアナロググランドＡＧＮＤが供給されている前記複数のキャパシタの内の１つのキャパシタ（Ｃ１）」であり，キャパシタ（Ｃ１）についてはスイッチを介さずにアナロググランドＡＧＮＤに直結されている点。
（相違点３）
　「一定の高電圧を有する基準電圧」，「前記高電圧よりも低い基準電圧」，「共通ノードの電圧を一定化する基準電圧」，「所定の基準電圧」に関し，補正後の発明は，順に「第１基準電圧」，「第２基準電圧」，「第３基準電圧」，「第４基準電圧」であり，図９及び【００７７】等によればそれぞれ「Ｖｒｈｓ」，「Ｖｒｌｓ」，「Ｖｃｍｈｓ」，「Ｖｃｍｓ」なる電圧を実施例とするのに対し，引用発明は，順に基準電圧５（フルスケール電圧／２），アナロググランドＡＧＮＤ，アナロググランドＡＧＮＤ，基準電圧５（フルスケール電圧／２）である点。
（相違点４）
　補正後の発明は「前記第１スイッチによる前記第１基準電圧又は前記第２基準電圧の内の一つの供給又は切り離し，前記第２スイッチによる前記入力信号又は前記第３基準電圧の供給，及び，前記第３スイッチによる前記第４基準電圧の供給又は切り離しを制御する制御回路」を備えるのに対して，引用発明は制御回路の構成が明らかでない点。
　上記各相違点について検討する。
（相違点１）及び（相違点４）について
　デジタル信号の各ビットに対応するキャパシタと電圧減衰に寄与するキャパシタとを独立した別個のキャパシタとすることは，例えば原査定の拒絶の理由に引用された特開２００５−２２３８８８号公報（図１のデジタル信号の各ビットに対応するキャパシタ（２０−１〜２０−Ｎ）と電圧減衰に寄与するキャパシタ（７）等参照。）にも示されるように，格別困難なことではない。したがって，相違点１は，当業者が具体的な設計において適宜採用し得ることである。
　相違点４については，引用例の図１の例に関して「Ａ／Ｄ変換は，スイッチＳＷ１〜ＳＷ６をデジタルロジック部で操作することで行なう。」として，サンプリング時及び逐次比較時の制御動作が記載されている（上記ア（イ）参照。）から，図７の例に関しても同様な制御がなされていると解するのが自然である。また，原査定の拒絶の理由に引用された上記特開２００５−２２３８８８号公報にも示されるように，逐次比較型アナログディジタル変換回路において各スイッチを制御するための手段（図１の制御論理回路及びＳＡＲ等参照。）を備えることは当然のことである。そして，サンプリング時及び逐次比較時の制御動作の内容は，各キャパシタ及び各スイッチの具体的な設計に応じて当業者が適宜設計し得ることであるから，相違点４は当業者が容易になし得ることである。
（相違点２）について
　本願明細書の【００５３】，【００６０】〜【００６９】の記載及び図９によれば，引用発明のキャパシタ（Ｃ１）に対応する補正後の発明の第１キャパシタ４１６ａに接続するスイッチ４１７ａは，常に「論理”Ｈ”」の「信号Ｂｉｔ−Ｄｕｍｍｙ」により制御され，これにより常に第２基準電圧（Ｖｒｌｓ）が供給されるものである。このような場合に，スイッチに常に同じ論理の制御信号を与えて常に同じ基準電圧を供給するか，あるいはスイッチを介さずに基準電圧に直結するかは，設計上適宜選択し得る程度のことに過ぎない。したがって，相違点２は，当業者が適宜なし得ることである。
（相違点３）について
　本願発明は，「第１基準電圧」，「第２基準電圧」，「第３基準電圧」，「第４基準電圧」の具体的な値及び各基準電圧間の大小関係は規定しておらず，各基準電圧が互いに異なることが読み取れるだけであるが，各基準電圧の具体的な値は設計に際して適宜設定される事項であり，各基準電圧が互いに異なるようにすることも，格別困難なことではない。したがって，相違点３は，当業者が適宜なし得ることに過ぎない。
　ここで，「第３基準電圧」について更に検討するに，補正後の発明は，入力信号の供給後，第２スイッチにより第２キャパシタの第４端子に第３基準電圧の供給を行うことにより，共通ノードの電圧が一定化されると認められるところ，本願明細書の発明の詳細な説明をみても，「基準電圧Ｖｃｍｈ」の具体的な値や，Ｖｉｎ及び他の基準電圧との（大小）関係は明らかにされていない。一方，引用発明によれば，ＡＩＮの供給後，ＳＷｎ＋１により，Ｃｎ＋１のコンパレータとは反対側の端子にアナロググランドＡＧＮＤの供給を行うことにより，Ｄ／Ａ変換化部出力の電圧を一定化するものと認められる。ここで，引用発明においては，上記相違点１に関連して逐次比較時にコンパレータの比較結果に応じてＳＷｎ＋１が基準電圧５に接続されることもあるが，その場合においても共通ノードの電圧が一定化されることに代わりはない。また，上記「（相違点１）について」にて例示した特開２００５−２２３８８８号公報（図１等参照。）の例においても，保持キャパシタ７がスイッチ８及び端子６を介して基準電圧源Ｖｒｅｆｎに接続されることにより，ＤＡ変換器２からの出力電圧２ａは一定化されるものと解される。そして，補正後の発明の「第３基準電圧」は，このような共通ノードの電圧を一定化するために供給する基準電圧を排除していないと解するのが自然である。
　そして，補正後の発明の作用効果も，引用発明に基づいて当業者が予測できる範囲のものである。
　
ウ　むすび
　以上のとおり，補正後の発明は，引用発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
　したがって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３　結語
　以上のとおり，本件補正は，特許法第１７条の２第３項の規定に違反し，また，同第６項において準用する同法第１２６条第７項の規定にも違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
（　なお，請求人は，平成２６年７月２４日付けで上申書を提出し，請求項１に記載の「前記共通ノードの電圧を調整する第３基準電圧」を更に「前記共通ノードの電圧を
，前記第１キャパシタ及び前記第２キャパシタの耐圧以下の電圧に
　そして，「請求項１記載のアナログデジタル回路は，「前記第２キャパシタの第４端子に接続され，入力信号の供給後，前記共通ノードの電圧を，前記第１キャパシタ及び前記第２キャパシタの耐圧以下の電圧に調整する第３基準電圧の供給を行う第２スイッチ」を有することを特徴としております。
　そうしますと，第２スイッチにより，第２キャパシタの第４端子にかかる電圧を入力信号の電圧から，第３基準電圧に切り替え，共通ノードの電圧を調整することができます。また，同時に，第１基準電圧又は第２基準電圧と，第３基準電圧とに直列に配置された第１キャパシタ及び第２キャパシタの両端に係る電圧をも調整することとなります。
　ここで，共通ノードの電圧の調整は，差分電圧検出デバイスにおける，共通ノードの電圧とリファレンス電圧との差分の検出感度を上げるため行われます。また，第１キャパシタ及び第２キャパシタの両端に係る電圧の調整は，段落００５１−００５７の記載にありますように，各キャパシタに係る電圧を耐圧以下とするために行われます。
　そうしますと，第３基準電圧が単にグランド電圧である場合には，検出感度の調整と，各キャパシタに係る電圧を耐圧以下とする調整を同時に行えることは困難です。なぜなら，引用文献２の図１によりますと，キャパシタ７（本願第２キャパシタに相当）には，一方の電極に共通ノードの電圧が印加され，他方の電極にグランド電圧が印加されるので，共通ノードの電圧とグランド電圧との電圧差が大きい場合，グランド電圧は固定電圧なので，電圧差をキャパシタ７の耐圧以下とすることは困難です。同じ理由により，キャパシタ２０−Ｎ（本願第１キャパシタに相当）に印加される電圧を，キャパシタ２０−Ｎ以下とするのは困難と考えます。
　しかし，本願では，
，前記第１キャパシタ及び前記第２キャパシタの耐圧以下の電圧に
　なお，本願段落００５３には，「基準信号ＶＲＨ及び基準信号ＶＲＬの電圧を低耐圧ＭＯＳトランジスタの耐圧以下にしても問題がない」と記載されておりますが，基準信号ＶＲＨ及び基準信号ＶＲＬの電圧が低耐圧ＭＯＳトランジスタの耐圧以下となるためには，キャパシタのもう一方の電極の電圧との関係で，耐圧以下となるのですから，基準信号のＶｃｍｈの電圧Ｖｃｍｈｓが調整されることを想定しているものと考えます。」と主張している。
　しかしながら，【００５３】には「ここで，基準信号ＶＲＨ及び基準信号ＶＲＬの電圧を低耐圧ＭＯＳトランジスタの耐圧以下にしても問題がない。微細化技術を適用したＭＯＳトランジスタを使用した場合，比較器４９０の電圧比較特性が向上するからである。」と記載されており，基準信号ＶＲＨ及び基準信号ＶＲＬの電圧を低耐圧ＭＯＳトランジスタの耐圧以下にし得るのは，微細化技術を適用したＭＯＳトランジスタを使用した場合に比較器４９０の電圧比較特性が向上することが理由であって，「基準信号のＶｃｍｈの電圧Ｖｃｍｈｓが調整されること」を理由にするものではない。
　また，もしも第３基準電圧によって初めて共通ノードの電圧が第１キャパシタ及び第２キャパシタの耐圧以下の電圧に調整されるのであれば，その調整の内容，すなわち，第３基準電圧Ｖｃｍｈｓの具体的な値や，Ｖｉｎ及び他の基準電圧との（大小）関係は明らかにされる必要があるところ，発明の詳細な説明にはその具体的な開示はなされていない。そして，第２キャパシタ４１２を設けることによって容量分割により第２スイッチ４１１以外を低耐圧ＭＯＳトランジスタとし得るのであるから，基準電圧Ｖｃｍｈｓは単にホールド時の共通ノードの電圧が不定とならないように一定化できるものであれば足りることは明らかである。
　更に，【００５６】の「（８）式」，【００５７】の「（９）式」及び【００６６】の数式をみても，第３基準電圧であるＶｃｍｈｓが第１キャパシタ及び前記第２キャパシタの耐圧以下の電圧に調整するためのものと解する理由は無く，むしろ，Ｖｃｍｈｓは基準信号ＶＲＨの電圧Ｖｒｈｓの値及び基準信号ＶＲＬの電圧Ｖｒｌｓの値並びに入力信号Ｖｉｎの電圧Ｖｉｎｓの値に基づいて設計されるものと解するのが自然である。すなわち，ＶｒｈｓとＶｒｌｓとの差分の大小に応じてＶｒｈｓの大小も設計されるものと解される。
　したがって，上記主張は認められず，また，上記補正案は出願当初の明細書，特許請求の範囲又は図面の記載した事項の範囲内のものではないから，補正の機会を与える必要性は見出せない。）
　
　
第３　本願発明について
１　本願発明
　平成２６年５月１９日付けの手続補正は上記のとおり却下されたので，本願発明は，上記「第２　補正却下の決定」の項中の「１　補正の概要」の項で「本願発明」として認定したとおりである。
２　引用発明
　引用発明は，上記「第２　補正却下の決定」の項中の「２　補正の適否」の項中の「（２）独立特許要件」の項中の「ア　引用発明」の項で認定したとおりである。
３　対比・判断
　そこで，本願発明と引用発明とを対比するに，上記「第２　補正却下の決定」の項中の「２　補正の適否」の項中の「（１）新規事項の有無について」の項で述べたとおり，上記本願発明は補正後の発明から，「（ｉ）」〜「（ｉｉｉ）」の本件補正に係る限定が省かれたものである。
　そうすると，本願発明の構成に当該補正に係る前記限定を付加した補正後の発明が，上記「第２　補正却下の決定」の項中の「２　補正の適否」の項中の「（２）独立特許要件」の項中の「イ　対比・判断」の項で検討したとおり，引用発明に基づいて容易に発明できたものであるから，本願発明も同様の理由により，容易に発明できたものである。
４　むすび
　以上のとおり，本願発明は，引用発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　
　よって，結論のとおり審決する。