(57)【要約】【課題】ゲート電極の下部に（垂直に対して）大きな角度でイオン注入可能な半導体装置の製造方法を提供することを課題とする。また、短チャネル効果抑制の効果を損なうことなく、半導体層下部の空乏化を促進可能な半導体装置の製造方法を提供することを他の課題とする。【解決手段】  本発明に係る半導体装置の製造方法は、半導体層上にゲート絶縁膜を形成する工程と；前記ゲート絶縁膜上に第１ゲート電極層を形成する工程と；前記第１ゲート電極層の下方にポケットイオン領域を形成する工程と；前記ポケットイオン領域の形成後に、前記第１ゲート電極層の上に第２ゲート電極層を重ねて形成する工程とを含んでいる。【選択図】図４
2007165541.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上にゲート絶縁膜を形成する工程と；
前記ゲート絶縁膜上に第１ゲート電極層を形成する工程と；
前記第１ゲート電極層の下方にポケットイオン領域を形成する工程と；
前記ポケットイオン領域の形成後に、前記第１ゲート電極層の上に第２ゲート電極層を重ねて形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ポケットイオン領域は、斜め方向からのイオン注入によって形成されることを特徴とする請求項１に記載の製造方法。
【請求項３】
前記第２ゲート電極層がゲート電極として最上層であることを特徴とする請求項１又は２に記載の製造方法。
【請求項４】
前記第１ゲート電極層形成後に当該第１ゲート電極層の側面にサイドウォールを形成する工程と；前記第２ゲート電極層の形成後に前記半導体層に不純物拡散領域を形成する工程とを更に含み、
前記第２ゲート電極層は、前記サイドウォールの形成後に形成されることを特徴とする請求項１，２又は３に記載の製造方法。                                     
【請求項５】
前記第１ゲート電極層形成後に当該第１ゲート電極層の側面に第１サイドウォールを形成する工程と；前記第２ゲート電極層形成後に当該第２ゲート電極層の側面に第２サイドウォールを形成する工程と；前記第２サイドウォールの形成後に前記半導体層に不純物拡散領域を形成する工程とを更に含み、
前記第２ゲート電極層は、前記第１サイドウォール形成後に形成されることを特徴とする請求項１，２又は３に記載の製造方法。
【請求項６】
前記半導体装置は、ＳＯＩ−ＭＯＳＦＥＴであることを特徴とする請求項１，２，３，４又は５に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、短チャネル効果を抑制するポケットイオン領域を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の分野において、絶縁体層上にシリコン（Ｓｉ）層を形成したＳＯＩ構造が実用化されている。ＳＯＩ構造を有する基板は、例えば、サファイア基板上にシリコン薄膜を気相成長させることで成形されるＳＯＳ（Silicon On Sapphire）や、シリコン基板内に酸素イオンを注入し、その後、熱処理を行うことによって、シリコン基板内部に酸化シリコン（ＳｉＯ2）層を形成することで成形されるＳＩＭＯＸ（Separation
by ion Implanted Oxygen）や、酸化膜を介してシリコン基板同士を貼り合わせること（Wafer bonding）で成形されるもの等がある。ＳＯＩ構造をとる半導体装置は、従来のバルクシリコンを用いた半導体装置に比べ、様々な優れた特徴を有する。例えば、ＳＯＩ構造をＭＯＳＦＥＴに適用した場合、ＭＯＳＦＥＴの素子活性領域の直下部には、ＳＯＩ構造を構成する絶縁体層が配置されるため、ＭＯＳＦＥＴに付加される寄生容量を大幅に低減させることが可能となる。これにより、ＭＯＳＦＥＴのスイッチング特性を向上させ、動作速度の高速化、省電力化、信頼性の向上等を図ることが可能となる。
【０００３】
ところで、近年における半導体装置の微細化及び高集積化に伴い、ＭＯＳＦＥＴの分野では、短チャネル効果の影響が重要視されるようになってきた。短チャネル効果とは、ＭＯＳＦＥＴの微細化が進み、ＭＯＳＦＥＴのチャネル長さ（ＭＯＳＦＥＴにおけるソースとドレインとの距離）が小さい場合に、ＭＯＳＦＥＴの閾値電圧が低下する現象を言う。短チャネル効果の主要因は、ドレインへ電圧印加によってチャネル領域のキャリアに対する障壁を減少させるDIBL (Drain Induced Barrier Lowering)である。閾値電圧の低下幅は、チャネル長が短くなるほど増大する。これは、ドレインから放射状に延びる電界によって、チャネル領域への空乏層の形成が助長されることに起因する。つまり、ソースやドレインの近傍では、この放射状に延びる電界によって、見かけ上、チャネル領域の中央部分よりも閾値電圧が低くなっている。このような見かけ上閾値電圧が低い領域がＭＯＳＦＥＴ全体の閾値に与える影響は、チャネル長が長い場合にはそれほど大きくない。しかし、ＭＯＳＦＥＴの微細化が進み、チャネル長が小さくなると、見かけ上の閾値電圧が低い領域がチャネル領域全体に占める割合が高くなる。これに伴い、当該領域がＭＯＳＦＥＴ全体の閾値に与える影響も大きくなっていく。
【０００４】
短チャネル効果を抑制する手段として、例えば、特開２００３−４６０８６号公報や、「Ｔ．Ｈｏｒｉ，ｅｔ
ａｌ，“Ｄｅｅｐ−Ｓｕｂｍｉｃｒｏｍｅｔｅｒ Ｌａｒｇｅ−Ａｎｇｌｅ−Ｔｉｌｔ Ｉｍｐｌａｎｔｅｄ Ｄｒａｉｎ（ＬＡＴＩＤ）
Ｔｅｃｈｎｏｌｏｇｙ，" ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖ．，３９（１０），２３１２（１９９２）”等にされているように、半導体層に所謂ポケットイオン領域を形成する方法がある。ポケットイオン領域とは、チャネル領域と導電型が同一で、チャネル領域よりも高濃度の不純物を、ゲート電極近傍でソース・ドレイン領域に接するように拡散させた領域のことを言う。ポケットイオン領域を形成することにより、ソース・ドレイン領域からの空乏層の伸びを抑制し、上述した短チャネル効果を抑制することが可能となる。
【非特許文献１】「Ｔ．Ｈｏｒｉ，ｅｔａｌ，“Ｄｅｅｐ−Ｓｕｂｍｉｃｒｏｍｅｔｅｒ Ｌａｒｇｅ−Ａｎｇｌｅ−Ｔｉｌｔ Ｉｍｐｌａｎｔｅｄ Ｄｒａｉｎ（ＬＡＴＩＤ）Ｔｅｃｈｎｏｌｏｇｙ，" ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖ．，３９（１０），２３１２（１９９２）”
【特許文献１】特開２００３−４６０８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ポケットイオン領域の不純物濃度が大きいほど短チャネル効果を抑制する効果は大きい。このため、微細化が進み短チャネル効果が増大するにつれて、よりポケット濃度も増大する傾向にある。また、ポケットの形成位置がゲートの下部深く（直下近傍）にあるほど短チャネル効果を抑制する効果は大きい。このため、ポケットを形成する際により角度を大きくした斜めイオン注入によりポケット領域を形成する傾向がある。
【０００６】
一方、ポケット領域のドーズ量（不純物濃度）を増大させると、チャネル領域の不純物濃度が増大する。そうなると、最大空乏層幅が減少し、完全空乏型トランジスタの形成は困難となる。そこで、ＳＯＩ層の下部の空乏化を促進させるためポケット領域をＳｉ層表面から浅く（薄く）形成することが考えられる。しかしながら、十分な空乏化の促進効果を得るためにはポケット形成時のイオン注入の不純物濃度ピーク深さを１０ｎｍ程度に設定する必要があるため、短チャネル効果抑制の効果が著しく低下してしまう。従って、短チャネル効果抑制の効果を減じずにポケットをＳｉ層表面から浅く（薄く）形成するには、より角度の大きい斜めイオン注入によりポケットを形成する必要がある。具体的には、ゲートの下部への回りこみ深さをＬＤＤ（Light Doped Drain）領域のオーバーラップ長と同程度にする必要があり、２０ｎｍ程度と見込まれる。このため、注入角度は６５°程度が必要となる。ところが、ポケットを形成する際の斜めイオン注入の角度は、隣接するゲートによる遮蔽がトランジスタ特性に影響しない範囲であるという制約があるために、３０°ないし４０°以下に制限されていた。
【０００７】
本発明は、上記のような状況に鑑みて成されたものであり、ゲート電極の下部に（垂直に対して）大きな角度でイオン注入可能な半導体装置の製造方法を提供することを目的とする。
【０００８】
本発明の他の目的は、短チャネル効果抑制の効果を損なうことなく、半導体層下部の空乏化を促進可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体層上にゲート絶縁膜を形成する工程と；前記ゲート絶縁膜上に第１ゲート電極層を形成する工程と；前記第１ゲート電極層の下方にポケットイオン領域を形成する工程と；前記ポケットイオン領域の形成後に、前記第１ゲート電極層の上に第２ゲート電極層を重ねて形成する工程とを含んでいる。
【００１０】
本発明においては、隣接するゲート電極の高さ（厚さ）を低く設定しているため、イオン注入角度を（垂直に対して）大きく設定することができる。すなわち、ポケット領域の形成時には第１ゲート電極層の高さが低いために、所望のイオン注入角度が６０°程度であっても、隣接トランジスタのゲート電極の存在の影響を受けずにポケット領域を形成できる。
【００１１】
また、ポケット領域の形成後に第１ゲート電極層の上部に第２ゲート電極層を形成する構成であるため、最終的にはゲート電極の抵抗を低減するのに十分なゲート電極高さが得られる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態について、実施例を用いて詳細に説明する。図１〜図６は、本発明の第１実施例に係る半導体装置の製造方法を示す工程図（要部断面図）である。本実施例においては、予め周知の方法によりＳＯＩ基板を用意する。ＳＯＩ基板は、図１（Ａ）に示すように、Ｓｉ基板１１０上に埋め込み酸化膜１１２およびＳＯＩ層１１４が形成された構造である。半導体装置に使用するＳＯＩ構造基板としては、例えば、サファイア基板上にシリコン薄膜を気相成長させるＳＯＳ、シリコン基板内に酸素イオンを注入し、その後、熱処理を行うことによって、シリコン基板内部に酸化シリコン（ＳｉＯ2）層を形成するＳＩＭＯＸや、酸化膜を介してシリコン基板同士を貼り合わせる法によって形成されたもの等を使用することができる。また、シリコン層１１４は、例えば、ｐ型の不純物が導入されたｐ型の半導体層であり、その膜厚は、１００ｎｍ以下程度とすることができる。
【００１３】
図示しないが、ＳＯＩ層１１４には、素子分離領域が形成される。素子分離領域は、例えば、トレンチ素子分離法等によって形成することができる。具体的には、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）法等により、シリコン層１１４に溝を形成し、その溝にＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によって形成された酸化膜等の絶縁膜を埋め込み、さらにＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法やエッチバック等により、素子領域におけるこの絶縁膜を除去し、平坦化することによって素子分離領域が形成される。
【００１４】
次に、ＳＯＩ基板１１４上にチャネル領域１１３を形成する。その後、閾値電圧制御のためにチャネル不純物として、チャネル領域１１３に、Ｎ型ＭＯＳＦＥＴであれば、ボロン、ＢＦ２、インジウム等のｎ型不純物をイオン注入することができる。一方、Ｐ型ＭＯＳＦＥＴであれば、ヒ素またはリン等のｐ型不純物をチャネル領域１１３にイオン注入することができる。
【００１５】
次に、図１（Ｂ）に示すように、ＳＯＩ層１１４上にゲート絶縁膜１１６を形成する。その後、図１（Ｃ）に示すように、第１のゲート電極層として、例えば、ポリシリコン１１８をゲート絶縁膜１１６の上に堆積する。この際、ポリシリコン１１８の膜厚は、所望のイオン注入角度および隣接トランジスタのゲート間の距離を勘案し、(隣接トランジスタのゲート間の距離＋プロセスばらつきによるマージン)／tan(注入角度) となるように設定する。例えば、従来ゲート高さが１５００Åでポケット領域を形成するイオン注入角度が３０度以下に制限されている場合には、斜めイオン注入の角度を６０度とするためには、ポリシリコン１１８の膜厚は約５００Åとする。なお、ゲート不純物として、Ｎ型ＭＯＳＦＥＴであればリンまたはヒ素等を、Ｐ型ＭＯＳＦＥＴであればボロンまたはＢＦ２等を、例えば２×１０15ｃｍ-3程度イオン注入してもよい。
【００１６】
次に、ポリシリコン層１１８の上面にレジストを塗布し、その後、例えば、フォトリソグラフィ等によって、図２（Ａ）に示すように、塗布したレジストをゲート電極の形状に加工したレジストパターン１１９を形成する。その後、例えば、ＲＩＥ等の既知の方法により、レジストパターン１１９をエッチングマスクとして、図２（Ｂ）〜図３（Ｂ）に示すように、ゲート酸化膜１１６、ポリシリコン層１１８を選択的に除去し、第１のゲート電極層（下部電極層）１１８ａをパターンニングする。ここで、レジストパターン１１９は、例えば、第１のゲート電極層１１８ａのパターンニング後、アッシング等の既知の方法により除去される。
【００１７】
次に、図４（Ａ）に示すように、ポケット領域１２０を斜めイオン注入によって形成する。ここで、隣接するゲート電極１１８ｂの高さ（厚さ）を低く設定しているため、イオン注入角度θは、例えば、（垂直に対して）６０度以上とすることができる。すなわち、ポケット領域１２０の形成時にはゲート電極（１１８ａ，１１８ｂ）の高さが低いために、所望のイオン注入角度が６０°程度であっても、隣接トランジスタのゲート電極１１８ｂの存在の影響を受けずにポケット領域１２０を形成できる。このように、本実施例の製造方法によれば、ポケット領域１２０をゲート電極１１８ａの下部の深く（内側又は中心側）に浅く（薄く）形成することができる。なお、ゲートパターニング後に、酸化処理を行ってゲート１１８ａ近傍にごく薄い酸化膜を形成してもよい。
【００１８】
その後、図４（Ｂ）に示すように、ＬＤＤ領域１２４を形成する。次に、図５（Ａ）に示すように、第１のゲート電極層１１８の側面にサイドウォール１２６を形成する。
【００１９】
次に第２のゲート電極層として、ポリシリコンを第１のゲート電極層１１８上に堆積し、再度ゲートパターニングを行なうことで、図５（Ｂ）に示すように、第２のゲート電極層（上部電極層）１２８を成形する。この時、サイドウォール１２６の存在により、第１のゲート電極層１１８ａと第２のゲート電極層１２８とのパターンずれのマージンが吸収される。なお、サイドウォール１２６の形成は、ポケット領域１２４の形成あるいは、ＬＤＤ領域１２４の形成の前後を問わず行うことができる。ＬＤＤ領域１２４の形成前に設けるサイドウォールを「スペーサ」と称することがあるが、スペーサであってもサイドウォール１２６と同じ効果が期待できる。
【００２０】
本実施例においては、ポケット領域１２０の形成後に第１のゲート電極層１１８ａの上部に第２のゲート電極層１２８を形成する構成であるため、最終的にはゲート電極の抵抗を低減するのに十分なゲート電極高さが得られる。また、第１のゲート電極層１１８ａの上部に第２のゲート電極層１２８を形成する前にサイドウォール１２６が形成されているため、第２のゲート電極層１２８形成時のパターニングの合わせマージンを確保することができる。
【００２１】
次に、図６（Ａ）に示すように、ＳＯＩ層１１４にソース・ドレイン領域となる不純物拡散層１３０を形成する。不純物拡散層１３０は、サイドウォール１２６によってセルフアラインで形成されるため、サイドウォール１２６の膜厚および形状は拡散層１３０の形成条件を加味して最適化する。本実施例においては、サイドウォール１２６をマスクとして不純物拡散層１３０を形成するため、第２のゲート電極層１２８形成時のパターニングの合わせずれが、拡散層１３０の形成位置に影響を及ぼすことがない。
【００２２】
その後、図６（Ｂ）に示すように、サイドウォール１２６及び第２のゲート電極層１２８の側面に再びサイドウォール１３２を形成する。なお、サイドウォール１３２は必ずしも形成する必要はない。
【００２３】
図７は、本発明の第２実施例に係る半導体装置の製造方法の特徴的な工程を示す要部断面図である。なお、上述した第１実施例の図５（Ｂ）までは第１実施例と同様の工程である。また、第１実施例と同一又は対応する構成要素については同一の符号を付し、重複した説明は省略する。
【００２４】
本実施例においては、第２のゲート電極層１２８を形成した後、拡散層（２３０）を形成する前にサイドウォール２３２を第２ゲート電極層１２８の側面に形成する。第1の実施例では、不純物拡散領域１３０の形成時のイオン注入を第１のゲート電極層１１８ａ側面のサイドウォール１２６をマスクとして行なっている。このため、拡散層１３０の形成時の注入エネルギーが高いと、サイドウォール１２６を突き抜けてしまう懸念がある。通常の完全空乏型SOI-MOSFETのSOI膜厚であれば、拡散層形成時の注入エネルギーは十分低いため、サイドウォール１２６の材質としてチッ化膜等イオン注入阻止能の高いものを選択すれば突き抜けの懸念はない。しかし、極端にゲート電極層１１８ａの高さを低減した場合には、ゲート電極層１１８ａ形成時のサイドウォール１２６をマスクとして使用できない可能性がある。
【００２５】
本実施例では、図７（Ａ）に示すように、第１のゲート電極層１１８ａの上部に第２のゲート電極層１２８を形成した後、サイドウォール２３２を形成している。このため、サイドウォール２３２は十分な高さが得られる。サイドウォール２３２をマスクとして拡散層２３０を形成することにより、拡散層２３０の形成時のイオンがサイドウォール２３２を突き抜けてしまう懸念はない。
【００２６】
以上のように、第２の実施例の製造方法によれば、第１のゲート電極層１１８ａの高さを極端に減じた場合でも拡散層形成時のイオン注入がサイドウォールを突き抜けることながない。
【００２７】
以上、本発明について第１及び第２の実施例を示して説明したが、本発明はこれらの実施例に限定されるものではなく、請求項に記載された技術的思想の範囲内において適宜設計変更可能なものである。ＳＯＩウエハ以外にも、薄い導電層が絶縁物に挟まれた構造であれば他の構造のウエハにも適用可能である。例えば、サファイア基盤上にＳｉ層が形成されたＳＯＳ（Silicon On Sapphire）ウエハでも同様又は類似の効果が期待できる。更には、ＳＯＩウエハの埋め込み酸化膜を除去した構造にも適用可能である。
【００２８】
また、本発明は特にＳＯＩ−ＭＯＳＦＥＴにおいて有効である。一方、バルクシリコン基板を用いて製造されるＭＯＳＦＥＴにおいても、隣接ゲートの存在によりゲート下に深く回りこんだポケット領域を形成できないことは課題であり、イオン注入エネルギーを大きくすることで回避する方法は接合容量低減のため拡散層領域を深く形成する必要があり、短チャネル効果とのトレードオフが問題である。したがって、本発明はバルクのＭＯＳＦＥＴにも有効である。
【００２９】
更に、ゲート電極層の積層数は２層に限らず、３層以上とすることも可能である。第１ゲート電極層（１１８ａ）を低く形成することと、好適な抵抗を得るために最終的なゲート電極高さを確保することが重要である。
【図面の簡単な説明】
【００３０】
【図１】図１は、本発明の第１実施例に係る半導体装置の製造方法を示す工程図（要部断面図）である。
【図２】図２は、本発明の第１実施例に係る半導体装置の製造方法を示す工程図（要部断面図）である。
【図３】図３は、本発明の第１実施例に係る半導体装置の製造方法を示す工程図（要部断面図）である。
【図４】図４は、本発明の第１実施例に係る半導体装置の製造方法を示す工程図（要部断面図）である。
【図５】図５は、本発明の第１実施例に係る半導体装置の製造方法を示す工程図（要部断面図）である。
【図６】図６は、本発明の第１実施例に係る半導体装置の製造方法を示す工程図（要部断面図）である。
【図７】図７は、本発明の第２実施例に係る半導体装置の製造方法の特徴的な工程を示す要部断面図である。
【符号の説明】
【００３１】
１１４    ＳＯＩ層
１１６    ゲート絶縁膜
１１８ａ    第１のゲート電極層
１２０    ポケット領域
１２８    第２のゲート電極層
１２６，１３２，２３２    サイドウォール
１３０，２３０    不純物拡散層
【図１】
2007165541.tif 000003
【図２】
2007165541.tif 000004
【図３】
2007165541.tif 000005
【図４】
2007165541.tif 000006
【図５】
2007165541.tif 000007
【図６】
2007165541.tif 000008
【図７】
2007165541.tif 000009