(57)【要約】【課題】ゲート電極とダミーゲート電極との間で短絡の発生が抑制された半導体装置およびその製造方法を提供する。【解決手段】半導体基板１上に、ゲート絶縁膜３ａを挟んでゲート電極４ａを、ダミーゲート絶縁膜３ｂを挟んでダミーゲート電極４ｂを、素子分離用絶縁膜を挟んでダミーゲート電極４ｃをそれぞれ形成する工程と、ゲート電極４ａが露出し、ダミーゲート電極４ｂ、４ｃが露出しない状態で半導体基板１の上に金属膜を形成する工程と、半導体基板１に熱処理を施してゲート電極４ａの少なくとも上部をシリサイド化する工程とを行う。ゲート電極４ａシリサイド化されるが、ダミーゲート電極４ｂ、４ｃはシリサイド化されないので、ゲート電極４ａと隣接するダミーゲート電極４ｂとの間で短絡の発生が抑制される。【選択図】図２
2007165558.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に少なくとも上部がシリサイド化されたゲート電極とを有するＭＩＳトランジスタと、
前記半導体基板の上方に設けられ、シリサイド化されていないシリコンからなるダミーゲート電極を有するダミートランジスタとを備えていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、全体がシリサイド化されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ダミーゲート電極には不純物が含まれていないことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ＭＩＳトランジスタは、
前記半導体基板のうち前記ゲート電極の両側方に位置する領域に設けられた不純物拡散層と、
前記不純物拡散層の上に形成されたシリサイド膜とをさらに有していることを特徴とする請求項１〜３のうちいずれか１つに記載の半導体装置。
【請求項５】
前記ダミートランジスタは、前記ダミーゲート電極の上に設けられた絶縁膜をさらに有していることを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置。
【請求項６】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に少なくとも上部がシリサイド化されたゲート電極と、前記ゲート電極の側面上に設けられた第１のサイドウォールとを有するＭＩＳトランジスタと、
前記半導体基板の上方に設けられ、前記第１のサイドウォールと同一の材料で構成され、凹部を形成する第２のサイドウォールとを備えていることを特徴とする半導体装置。
【請求項７】
前記ゲート電極は、全体がシリサイド化されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板上に、ゲート絶縁膜を挟んでシリコンからなるゲート電極を形成するとともに、ダミーゲート絶縁膜または素子分離用絶縁膜を挟んでシリコンからなるダミーゲート電極を形成する工程（ａ）と、
少なくとも前記ゲート電極上に金属膜を形成する工程（ｂ）と、
前記半導体基板に熱処理を施して前記ゲート電極と前記金属膜とを反応させ、少なくとも前記ゲート電極の上部をシリサイド化する工程（ｃ）とを備え、
前記工程（ｃ）では、前記ダミーゲート電極はシリサイド化されないことを特徴とする半導体装置の製造方法。
【請求項９】
前記工程（ｃ）では、前記ゲート電極全体をシリサイド化することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ａ）の後で前記工程（ｂ）の前に、少なくとも前記ダミーゲート電極を覆うマスクを形成する工程（ｄ）を有し、
前記工程（ｂ）では、前記ゲート電極を露出させ、前記ダミーゲート電極を露出させない状態で前記ゲート電極および前記半導体基板の上に前記金属膜を形成することを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ａ）は、前記ゲート電極の上にゲート上絶縁膜を形成するとともに、前記ダミーゲート電極の上にダミーゲート上絶縁膜を形成する工程をさらに含んでおり、
前記工程（ｂ）は、前記半導体基板の上面全体に絶縁膜を形成する工程と、前記絶縁膜のうち前記ゲート電極の上方に形成された部分および前記ゲート上絶縁膜を除去する工程とを含んでいることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ａ）の後で前記工程（ｄ）の前に、前記半導体基板のうち前記ゲート電極の両側方に位置する領域に不純物を含む不純物拡散層を形成する工程（ｅ）と、
前記工程（ｅ）の後で前記工程（ｂ）の前に、前記不純物拡散層の上部をシリサイド化する工程（ｆ）とをさらに備えていることを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｂ）は、前記半導体基板上の全面に前記金属膜を形成した後、前記ダミーゲート電極上の前記金属膜を除去し、前記ゲート電極上に前記金属膜を残存させる工程を含んでいることを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ａ）の後で前記工程（ｂ）の前に、前記ダミーゲート電極を選択的に除去する工程を備えていることを特徴とする請求項８または９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はゲート電極とダミーゲート電極とを備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化、およびその動作の高速化に伴って、半導体集積回路の特性を大きく左右するＭＩＳトランジスタのゲート電極の寸法制御がますます重要となっている。しかしながら、半導体集積回路内には、ＭＩＳトランジスタが密集して存在する部分と、孤立して存在する部分とが必ず混在している。このような、ＭＩＳトランジスタ配置の疎密がＭＩＳトランジスタのゲート電極の加工プロセス、例えば写真製版工程（フォトリソグラフィ工程）やエッチング工程に影響を与え、加工後のゲート電極寸法のばらつきを増加させている。また、ＭＩＳトランジスタを形成した後、該ＭＩＳトランジスタ上に堆積させた層間絶縁膜はＣＭＰ(Chemical Mechanical Polishing)法によって平坦化されるが、平坦化された後の層間絶縁膜の厚さは、層間絶縁膜の下に配置されたトランジスタの密度に大きく依存する。
【０００３】
これらの不具合を解決するために、例えば、実際の回路動作には不要である、ダミーゲート電極を半導体装置に均一に配置することにより、上記のようなプロセスばらつきを抑制する方法が提案されている。
【０００４】
図６（ａ）、（ｂ）は、特開２０００−１１２１１４（特許文献１）に開示された従来のゲート電極の形成方法を示す図である。図６（ａ）、（ｂ）に示すように、ゲート電極の周囲にダミーゲート電極を配置することによって、ダミーゲート電極を含む全てのゲート電極の配置状況を等しくすることができ、ゲート寸法のばらつきを抑えることができる。
【０００５】
また、ＭＩＳトランジスタ上に堆積された層間絶縁膜をＣＭＰ法によって平坦化する際に、平坦化後の層間絶縁膜の厚さを均一にするため、ダミーゲート電極を配置し、領域ごとのゲート電極密度の差を低減することは幅広く利用されている。
【０００６】
一方、半導体装置のさらなる高速動作を実現するために、ゲート電極の低抵抗化を実現し、トランジスタ特性の安定化に寄与する金属またはその合金が頻繁に使用されている。これらの材料は、治金学的に熱および薬品に対して安定で、低抵抗で、且つ信頼性が高いために、半導体集積回路の集積度の向上や回路動作の高速化に大きく貢献する。このような金属を用いる技術の一例がシリサイド化技術であり、近年では、このシリサイド化技術が半導体装置を製造する際に幅広く利用されている。
【特許文献１】特開２０００−１１２１１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のようなダミーゲート電極を備え、且つ、シリサイド化技術を利用した半導体装置では、回路動作に必要なゲート電極と、回路動作に不必要なダミーゲート電極とは隣接して配置されている場合がある。これらのゲート電極とダミーゲート電極の上部は共にシリサイド化されるが、シリサイド化されるとゲート電極の材料であるポリシリコンの体積が増加するため、ゲート電極およびダミーゲート電極の上部が膨らんだ形状となり、ゲート電極とダミーゲート電極とが短絡しやすくなる。ゲート電極とダミーゲート電極とが電気的に接続した場合には、接続部分であるシリサイドが低抵抗であることもあり、半導体装置の動作に不具合をきたすおそれが大きい。しかも、年々、ゲート電極の寸法およびゲート電極同士の間隔が縮小されており、且つ、微小なゲート電極に対してシリサイドの反応量を制御することは困難であることから、ゲート電極とダミーゲート電極との間に短絡が発生する可能性が高まっている。
【０００８】
前記に鑑み、本発明は、ゲート電極とダミーゲート電極との短絡の発生が抑制された半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の半導体装置は、半導体基板と、半導体基板上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に少なくとも上部がシリサイド化されたゲート電極とを有するＭＩＳトランジスタと、半導体基板の上方に設けられ、シリサイド化されていないシリコンからなるダミーゲート電極を有するダミートランジスタとを備えている。
【００１０】
この構成によれば、ダミーゲート電極がシリサイド化されないので、ダミーゲート電極の上部がゲート電極のシリサイド化された部分と接続されるのを防ぐことができる。すなわち、ゲート電極とこれに隣接するダミーゲート電極との間に短絡が発生するのを防ぐことができるので、歩留まり良く製造することが可能であり、信頼性を向上させることができる。
【００１１】
本発明の第１の半導体装置では、ゲート電極の全体がシリサイド化されていてもよい。この場合には、動作時にゲート電極の空乏化が防がれることなどにより、性能を向上させることができる。また、ゲート電極全体がシリサイド化される場合には、ゲート電極の体積がシリサイド化される前に比べて大きく増加するが、ダミーゲート電極がシリサイド化されていないので、ゲート電極とダミーゲート電極との間の短絡の発生は抑制されている。
【００１２】
なお、シリサイド化されたゲート電極は、ＮｉシリサイドあるいはＣｏシリサイドなど、シリコンと高融点金属とが反応して形成された金属シリサイドであることが好ましい。
【００１３】
本発明の第２の半導体装置は、半導体基板と、半導体基板上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に少なくとも上部がシリサイド化されたゲート電極と、ゲート電極の側面上に設けられた第１のサイドウォールとを有するＭＩＳトランジスタと、半導体基板の上方に設けられ、第１のサイドウォールと同一の材料で構成され、凹部を形成する第２のサイドウォールとを備えている。
【００１４】
この構成によれば、ダミーゲート電極自体が除去されているので、ゲート電極がシリサイド化されている場合であってもゲート電極とダミーゲート電極との間に短絡が発生することはない。
【００１５】
本発明の第１の半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜を挟んでシリコンからなるゲート電極を形成するとともに、ダミーゲート絶縁膜または素子分離用絶縁膜を挟んでシリコンからなるダミーゲート電極を形成する工程（ａ）と、少なくともゲート電極上に金属膜を形成する工程（ｂ）と、半導体基板に熱処理を施してゲート電極と金属膜とを反応させ、少なくともゲート電極の上部をシリサイド化する工程（ｃ）とを備え、工程（ｃ）では、ダミーゲート電極はシリサイド化されない。
【００１６】
この方法によれば、工程（ｃ）でダミーゲート電極はシリサイド化されないので、ダミーゲート電極が膨らんでゲート電極と短絡するのを防ぐことができる。
【００１７】
工程（ａ）の後で工程（ｂ）の前に、少なくともダミーゲート電極を覆うマスクを形成する工程（ｄ）を有し、工程（ｂ）では、ゲート電極を露出させ、ダミーゲート電極を露出させない状態でゲート電極および半導体基板の上に金属膜を形成してもよい。この方法によれば、ゲート電極をシリサイド化するために半導体基板上に金属膜を形成する際にダミーゲート電極は露出しないので、ダミーゲート電極のシリサイド化を確実に防ぐことができる。そのため、ゲート電極とこれに隣接するダミーゲート電極との間に短絡が発生するのを防ぐことが可能になっている。従って、この方法によれば、半導体装置を歩留まり良く製造することが可能となる。
【発明の効果】
【００１８】
本発明に係る半導体装置及びその製造方法によれば、少なくとも上部がシリサイド化されたゲート電極の近傍にダミーゲート電極が配置されている場合に、ダミーゲート電極がシリサイド化されていないため、ゲート電極とダミーゲート電極とが電気的に接続されるのが防がれる。従って、動作時にゲート電極からダミーゲート電極へ電流が流れることがなく、ＭＩＳトランジスタを正常に動作させることが可能となる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
本発明の第１の実施形態について、図面を参照しながら説明する。
【００２０】
図１（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。なお、以下の明細書中で、「ダミーゲート電極」とは、半導体装置のうちで回路動作に関係しないゲート電極のことを示すものとする。ダミーゲート電極には上述のように、ゲート電極の仕上がりを良くするために設けられる場合と、層間絶縁膜を平坦化する際に層間絶縁膜の上面を平坦にするために設けられる場合とがある。ゲート電極の仕上がりを良くするために設けられる場合のダミーゲート電極のゲート長は１０μｍ未満であることが多く、層間絶縁膜の膜厚を均一にするためのダミーゲート電極はゲート長が１０μｍであることが多い。本実施形態では、上部がシリサイド化されたゲート電極を有するＭＩＳトランジスタと、ゲート長が１０μｍ未満でシリサイド化されていないダミーゲート電極を有するダミートランジスタとを備えた半導体装置の製造方法について説明する。
【００２１】
まず、図１（ａ）に示すように、例えばシリコンからなる半導体基板１上に、シャロートレンチ分離(Shallow Trench Isolation: STI)法により、素子分離領域（素子分離用絶縁膜）２を選択的に形成して、各素子分離領域に囲まれてなる活性領域を形成する。続いて、半導体基板１の上に、熱酸化法により、膜厚が例えば２ｎｍの例えばシリコン酸化物からなる第１の絶縁膜３を形成する。続いて、化学的気相堆積(CVD；Chemical Vapor Deposition)法により、第１の絶縁膜３の上に膜厚が例えば１００ｎｍのポリシリコン膜４を形成する。その後、ポリシリコン膜４の上面に、ＴＥＯＳ(tetra-ethyl-ortho-silicate)を用いたＣＶＤ法により、膜厚が２０ｎｍの第２の絶縁膜５を形成する。ここで、図中の符号５０は、素子形成領域であり、符号５１はダミー素子形成領域である。図１に示す例では、ダミー素子形成領域５１は、少なくとも一部の素子分離領域２と、活性領域の一部とを含んでいる。
【００２２】
次に、図１（ｂ）に示すように、リソグラフィおよびエッチングによりポリシリコン膜４および第１の絶縁膜３をパターニングして半導体基板１の活性領域上にゲート絶縁膜３ａおよびゲート電極４ａ、ダミーゲート絶縁膜３ｂおよびダミーゲート電極４ｂをそれぞれ形成する。これと同時に、素子分離領域２上にダミーゲート電極４ｃを形成する。ゲート電極４ａ、ダミーゲート電極４ｂ、およびダミーゲート電極４ｃのゲート長はそれぞれ６０ｎｍ、６０ｎｍ、５μｍ程度である。また、この工程では、第２の絶縁膜５の一部も除去されてゲート電極４ａ上にはゲート上絶縁膜５ａが形成され、ダミーゲート電極４ｂ、４ｃ上にはダミーゲート上絶縁膜５ｂ、５ｃがそれぞれ形成される。
【００２３】
続いて、イオン注入法により、例えば、加速エネルギー ３ｋｅＶ、 注入ドーズ量１．３×１０15ｃｍ-2で半導体基板１に砒素イオンを注入し、半導体基板１のうちゲート電極４ａの両側方に位置する領域にｎ型のエクステンション領域６ａを、ダミーゲート電極４ｂの両側方に位置する領域にｎ型のエクステンション領域６ｂを、ダミーゲート電極４ｃの側方に位置する領域にｎ型のエクステンション領域６ｃをそれぞれ形成する。次いで、ＴＥＯＳを用いたＣＶＤ法により膜厚が約１３ｎｍのシリコン酸化膜を基板上に形成した後、ＣＶＤ法により膜厚が５０ｎｍの窒化シリコン膜を形成する。その後、シリコン酸化膜およびシリコン窒化膜のエッチバックを行って、各々の幅が約４５ｎｍのサイドウォール８ａ、８ｂ、８ｃをそれぞれゲート電極４ａ、ダミーゲート電極４ｂ、４ｃの両側面上に形成する。続いて、ゲート電極４ａおよびサイドウォール８ａ、ダミーゲート電極４ｂおよびサイドウォール８ｂ、ダミーゲート電極４ｃおよびサイドウォール８ｃをそれぞれマスクとして、半導体基板１の各活性領域に砒素イオンを注入することにより、ｎ型の不純物拡散層７ａ、７ｂ、７ｃをそれぞれ形成する。この際の砒素イオンの加速エネルギーは例えば２０ｋｅＶ、注入ドーズ量は４．０×１０15ｃｍ-2とする。図１（ｂ）に示す例では、ダミーゲート電極４ｂに隣接して設けられたゲート電極４ａの側方に形成された不純物拡散層７ａの一方は、ダミーゲート電極４ｂの側方に形成された不純物拡散層７ｂの一方と同一の不純物拡散層となっている。なお、不純物拡散層７ａはソース・ドレイン領域となる。
【００２４】
次に、図１（ｃ）に示すように、半導体基板１の上面全体にレジストマスクを塗布後、リソグラフィにより、素子形成領域５０を開口してダミー素子形成領域５１を覆うレジストマスク９を形成する。続いて、レジストマスク９を用いたドライエッチングを行って、ゲート電極４ａの上面上に設けられたゲート上絶縁膜５ａを除去する。
【００２５】
次いで、図１（ｄ）に示すように、レジストマスク９を除去した後に、半導体基板１の上面全体に、コバルト（Ｃｏ）あるいはニッケル（Ｎｉ）などの高融点金属からなる膜厚が５〜４０ｎｍ程度の金属膜をスパッタ法などにより形成する。次いで、例えば３２０℃程度で半導体基板１に熱処理を施す。その後、金属膜のうちシリサイド反応を起こしていない未反応部分を除去する。これにより、半導体基板１の素子形成領域５０上に形成されたゲート電極４ａ上にゲートシリサイド膜２０が形成される。また、不純物拡散層７ａ、７ｂ、７ｃ上にはシリサイド膜１０がそれぞれ形成される。以上の工程により、ゲート電極４ａおよびシリサイド膜２０を有するＭＩＳトランジスタ、ダミーゲート電極４ｂを有する第１のダミートランジスタ、およびダミーゲート電極４ｃを有する第２のダミートランジスタを備える半導体装置が作製される。
【００２６】
本実施形態の製造方法によれば、ダミーゲート電極４ｂ、４ｃをシリサイド化することなくゲート電極４ａの上部をシリサイド化することができる。そのため、微細化され、ＭＩＳトランジスタを有する半導体集積回路を備えた半導体装置において、シリサイド膜が設けられたゲート電極に隣接してダミーゲート電極が設けられる場合であっても、ゲート電極とダミーゲート電極とが電気的に短絡するのを防ぐことができる。従って、本実施形態の方法によれば、ゲート電極や不純物拡散層でのコンタクト抵抗が低減され、且つ信頼性の高い半導体装置を製造することができる。
【００２７】
上述の方法によって作製された本実施形態の半導体装置は、図１（ｄ）に示すように、活性領域と活性領域を囲む素子分離領域２とが形成された半導体基板１と、半導体基板１の活性領域上に形成されたＭＩＳトランジスタおよび第１のダミートランジスタと、半導体基板１の素子分離領域２上に形成された第２のダミートランジスタとを備えている。
【００２８】
ＭＩＳトランジスタは、半導体基板１上に形成されたゲート絶縁膜３ａと、ゲート絶縁膜３ａ上に形成されたゲート電極４ａと、ゲート電極４ａ上に形成されたＣｏシリサイドまたはＮｉシリサイドなどの金属シリサイドからなるゲートシリサイド膜２０と、ゲート電極４ａの側面上に形成されたサイドウォール８ａと、半導体基板１のうちサイドウォール８ａの両側方に位置する領域に形成された不純物拡散層７ａと、不純物拡散層７ａ上に形成されたシリサイド膜１０とを有している。
【００２９】
第１のダミートランジスタは、半導体基板１上に形成されたダミーゲート絶縁膜３ｂと、ダミーゲート絶縁膜３ｂ上に形成されたダミーゲート電極４ｂと、ダミーゲート電極電極４ｂ上に形成されたダミーゲート上絶縁膜５ｂと、ダミーゲート電極４ｂの側面上に形成されたサイドウォール８ｂと、半導体基板１のうちサイドウォール８ｂの両側方に位置する領域に形成された不純物拡散層７ｂと、不純物拡散層７ｂ上に形成されたシリサイド膜１０とを有している。また、第２のダミートランジスタは、ダミーゲート電極４ｃが素子分離領域２上に形成されている点が第１のダミートランジスタと異なっているが、ダミーゲート電極４ｃの上面上にシリサイド膜が形成されていない点が第１のダミートランジスタと共通する。通常、ダミーゲート電極４ｂ、４ｃには電気信号が入力されることはなく、第１のダミートランジスタおよび第２のダミートランジスタが動作することはない。
【００３０】
なお、本実施形態では、半導体装置が、ゲート電極の仕上がりを改善するためのダミーゲート電極を有する例を説明したが、ゲート長が１０μｍ以上の、層間絶縁膜の膜厚を均一化するためのダミーゲート電極を有する半導体装置を作製する際にも同様の方法を適用することができる。
【００３１】
また、本実施形態の製造方法において、図１（ｂ）に示す工程で不純物拡散層７ａ、７ｂ、７ｃの形成後にこれら不純物拡散層のシリサイド化を行ってもよい。この場合には、ゲートシリサイド膜２０の膜厚とシリサイド膜１０の膜厚とを異なる厚さにすることが可能となる。
【００３２】
また、図１（ｂ）で形成されるゲート電極４ａおよびダミーゲート電極４ｂ、４ｃはシリコンで構成されていればよく、ポリシリコンの他にアモルファスシリコンで構成されていてもよい。
【００３３】
なお、本実施形態あるいは以後の実施形態の説明において、部材の厚みや幅などとして挙げた値は実施形態の一例であって、本発明の範囲内で適宜これらの値を変更しても構わない。
【００３４】
（第２の実施形態）
図２（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。同図において、第１の実施形態の半導体装置と同じ部材については同じ符号を付して、説明を簡略化する。
【００３５】
まず、図２（ａ）に示す工程では、第１の実施形態における図１（ａ）に示す工程と同様にして、半導体基板１上に、素子分離領域２を選択的に形成して、各素子分離領域に囲まれてなる活性領域を形成する。続いて、膜厚が例えば２ｎｍの第１の絶縁膜３と、膜厚が例えば１００ｎｍのポリシリコン膜４を堆積させる。その後、ポリシリコン膜４の上面に、膜厚が２０ｎｍの第２の絶縁膜５を堆積させる。
【００３６】
次に、図２（ｂ）に示す工程では、図１（ｂ）に示す工程と同様にして、半導体基板１の活性領域上にゲート絶縁膜３ａおよびゲート電極４ａ、ダミーゲート絶縁膜３ｂおよびダミーゲート電極４ｂをそれぞれ形成する。これと同時に、素子分離領域２上にダミーゲート電極４ｃを形成する。ゲート電極４ａ、ダミーゲート電極４ｂ、およびダミーゲート電極４ｃのゲート長はそれぞれ６０ｎｍ、６０ｎｍ、５μｍ程度である。また、この工程では、第２の絶縁膜５の一部も除去されてゲート電極４ａ上にはゲート電極上絶縁膜５ａが形成され、ダミーゲート電極４ｂ、４ｃ上にはダミーゲート上絶縁膜５ｂ、５ｃがそれぞれ形成される。
【００３７】
続いて、イオン注入法により、半導体基板１に砒素イオンを注入し、エクステンション領域６ａ、６ｂ、６ｃをそれぞれ形成する。次いで、ＴＥＯＳを用いたＣＶＤ法により膜厚が約１３ｎｍのシリコン酸化膜を半導体基板１の上面全体に形成した後、ＣＶＤ法により膜厚が５０ｎｍの窒化シリコン膜を形成する。その後、シリコン酸化膜およびシリコン窒化膜のエッチバックを行って、各々の幅が約４５ｎｍのサイドウォール８ａ、８ｂ、８ｃをそれぞれゲート電極４ａ、ダミーゲート電極４ｂ、４ｃの両側面上に形成する。続いて、ゲート電極４ａおよびサイドウォール８ａ、ダミーゲート電極４ｂおよびサイドウォール８ｂ、ダミーゲート電極４ｃおよびサイドウォール８ｃをそれぞれマスクとして、半導体基板１の各活性領域に砒素イオンを注入することにより、不純物拡散層７ａ、７ｂ、７ｃをそれぞれ形成する。ここまでの工程は、第１の実施形態の製造方法と同一である。
【００３８】
次に、図２（ｃ）に示すように、半導体基板１の上面全体に、コバルト（Ｃｏ）あるいはニッケル（Ｎｉ）などの高融点金属からなる膜厚が２０〜４０ｎｍ程度の金属膜をスパッタ法などによって形成した後、例えば３２０℃で半導体基板１に熱処理を施す。その後、金属膜のうちシリサイド反応を起こしていない未反応部分を除去する。これにより、半導体基板１に形成された不純物拡散層７ａ、７ｂ、７ｃの上にそれぞれシリサイド膜１０が形成される。
【００３９】
次に、図２（ｄ）に示すように、半導体基板１の上面全体に膜厚が約２０ｎｍのシリコン窒化膜１１をＡＬＤ（Atomic Layer Deposition）法により形成する。続いて、ＣＶＤ法などによりシリコン窒化膜１１上に膜厚が約４００ｎｍのシリコン酸化膜１２を形成する。その後、シリコン酸化膜１２を、その膜厚が２００ｎｍ程度になるまでＣＭＰ法により研磨する。次いで、半導体基板１の上面全体にレジストマスクを塗布後、リソグラフィにより、素子形成領域５０に開口が形成され、ダミー素子形成領域５１を覆うレジストマスク（図示せず）を形成する。続いて、このレジストマスクを用いてＲＩＥ（Reactive Ion Etching)法によりシリコン窒化膜１１およびシリコン酸化膜１２のうち素子形成領域５０に形成された部分を除去する。このとき、ゲート上絶縁膜５ａの上面が露出するまで、シリコン酸化膜１２およびシリコン窒化膜１１をエッチングする。その後、ゲート電極４ａの上面上に設けられたゲート上絶縁膜５ａも除去する。
【００４０】
次に、図２（ｅ）に示すように、ＣｏあるいはＮｉなどの高融点金属からなり、膜厚が約１００ｎｍの金属膜を半導体基板１の上面全体に形成する。続いて、例えば３２０℃での熱処理を半導体基板１に施した後、金属膜のうちシリサイド反応を起こしていない未反応部分を除去する。これにより、素子形成領域５０にポリシリコンからなるゲート電極４ａ全体がシリサイド化されたゲート電極１３が形成される。シリサイド化するとポリシリコンの体積は増加するため、ゲート電極１３の上面高さはサイドウォール８ａの上端部の高さとほぼ等しくなる。
【００４１】
以上のようにして、素子形成領域５０には全体がシリサイド化されたゲート電極１３を有するＭＩＳトランジスタを形成し、ダミー素子形成領域５１にはシリサイド化されないダミーゲート電極４ｂ、４ｃをそれぞれ有するダミートランジスタを形成することができる。
【００４２】
本実施形態の半導体装置の製造方法によれば、ダミーゲート電極をシリサイド化することなく所望のゲート電極のみを選択的にシリサイド化することができるので、全体がシリサイド化されたゲート電極とダミーゲート電極とが半導体基板１上で隣接する場合であっても、当該ゲート電極とダミーゲート電極とが短絡するのを防ぐことができる。従って、本実施形態の製造方法によれば、微細化された回路を有する半導体装置を歩留まり良く製造することが可能となる。
【００４３】
上述の方法によって作製された本実施形態の半導体装置は、図２（ｅ）に示すように、活性領域と活性領域を囲む素子分離領域２とが形成された半導体基板１と、半導体基板１の活性領域上に形成されたＭＩＳトランジスタおよび第１のダミートランジスタと、半導体基板１の素子分離領域２上に形成された第２のダミートランジスタとを備えている。
【００４４】
ＭＩＳトランジスタは、ゲート絶縁膜３ａと、ゲート絶縁膜３ａ上に形成され、全体がシリサイド化されたゲート電極１３と、ゲート電極１３の側面上に形成されたサイドウォール８ａと、半導体基板１のうちサイドウォール８ａの両側方に位置する領域に形成された不純物拡散層７ａと、不純物拡散層７ａ上に形成されたシリサイド膜１０とを有している。
【００４５】
第１のダミートランジスタは、ダミーゲート絶縁膜３ｂと、ダミーゲート絶縁膜３ｂ上に形成されたポリシリコンからなるダミーゲート電極４ｂと、ダミーゲート電極４ｂ上に形成されたダミーゲート上絶縁膜５ｂと、ダミーゲート電極４ｂの側面上に形成されたサイドウォール８ｂと、半導体基板１のうちサイドウォール８ｂの両側方に位置する領域に形成された不純物拡散層７ｂと、不純物拡散層７ｂ上に形成されたシリサイド膜１０とを有している。また、第２のダミートランジスタは、素子分離領域２上に形成されている点が第１のダミートランジスタと異なっているが、ダミーゲート電極４ｃ上にはダミーゲート上絶縁膜５ｃが形成されており、ダミーゲート電極の上面上にシリサイド膜が形成されていない点が第１のダミートランジスタと共通する。
【００４６】
本実施形態の半導体装置は、全体がシリサイド化されたゲート電極を有するＭＯＳトランジスタが形成されているため、ゲート電極の空乏化が防がれて性能が向上しており、且つ信頼性が高くなっている。
【００４７】
なお、本実施形態ではダミーゲート電極４ｂ、４ｃのゲート長が共に１０μｍ未満の場合を例に挙げて説明したが、ゲート長が１０μｍ以上であってもよい。
（第３の実施形態）
本発明の第３の実施形態として、素子形成領域に形成されたゲート電極のみを選択的にシリサイド化する他の方法について説明する。
【００４８】
図３（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。同図において、第１および第２の実施形態の半導体装置と同じ部材については同じ符号を付して、説明を簡略化する。
【００４９】
まず、図３（ａ）に示す工程では、第１の実施形態における図１（ａ）に示す工程と同様にして、半導体基板１上に、素子分離領域２を選択的に形成して、各素子分離領域に囲まれてなる活性領域を形成する。続いて、膜厚が例えば２ｎｍの第１の絶縁膜３と、膜厚が例えば１００ｎｍのポリシリコン膜４を堆積させる。その後、ポリシリコン膜４の上面に、膜厚が２０ｎｍの第２の絶縁膜５を堆積させる。
【００５０】
次に、図３（ｂ）に示す工程では、図１（ｂ）に示す工程と同様にして、半導体基板１の活性領域上にゲート絶縁膜３ａおよびゲート電極４ａ、ダミーゲート絶縁膜３ｂおよびダミーゲート電極４ｂをそれぞれ形成する。これと同時に、素子分離領域２上にダミーゲート電極４ｃを形成する。ゲート電極４ａ、ダミーゲート電極４ｂ、およびダミーゲート電極４ｃのゲート長はそれぞれ６０ｎｍ、６０ｎｍ、５μｍ程度である。また、この工程では、第２の絶縁膜５の一部も除去されてゲート電極４ａ上にはゲート上絶縁膜５ａが形成され、ダミーゲート電極４ｂ、４ｃ上にはダミーゲート上絶縁膜５ｂ、５ｃがそれぞれ形成される。
【００５１】
続いて、イオン注入法により、半導体基板１に砒素イオンを注入し、エクステンション領域６ａ、６ｂ、６ｃをそれぞれ形成する。次いで、ＴＥＯＳを用いたＣＶＤ法により膜厚が約１３ｎｍのシリコン酸化膜を半導体基板１の上面全体に形成した後、ＣＶＤ法により膜厚が５０ｎｍの窒化シリコン膜を形成する。その後、シリコン酸化膜およびシリコン窒化膜のエッチバックを行って、各々の幅が約４５ｎｍのサイドウォール８ａ、８ｂ、８ｃをそれぞれゲート電極４ａ、ダミーゲート電極４ｂ、４ｃの両側面上に形成する。続いて、ゲート電極４ａおよびサイドウォール８ａ、ダミーゲート電極４ｂおよびサイドウォール８ｂ、ダミーゲート電極４ｃおよびサイドウォール８ｃをそれぞれマスクとして、半導体基板１の各活性領域に砒素イオンを注入することにより、不純物拡散層７ａ、７ｂ、７ｃをそれぞれ形成する。
【００５２】
次に、図３（ｃ）に示すように、半導体基板１の上面全体に、ＣｏあるいはＮｉなどからなり、膜厚が２０〜４０ｎｍ程度の金属膜をスパッタ法などにより形成した後、例えば３２０℃で半導体基板１に熱処理を施す。その後、金属膜のうちシリサイド反応を起こしていない未反応部分を除去する。これにより、半導体基板１に形成された不純物拡散層７ａ、７ｂ、７ｃの上にそれぞれシリサイド膜１０が形成される。ここまでの工程は、図２（ａ）〜（ｃ）に示す第２の実施形態の製造方法と同一である。
【００５３】
次に、図３（ｄ）に示すように、半導体基板１の上面全体に膜厚が約２０ｎｍのシリコン窒化膜１１をＡＬＤ法により形成する。続いて、ＣＶＤ法などによりシリコン窒化膜１１上に、膜厚が約４００ｎｍのシリコン酸化膜１２を形成する。その後、シリコン酸化膜１２を、その膜厚が２００ｎｍ程度になるまでＣＭＰ法により研磨する。次いで、ＲＩＥ法によりシリコン窒化膜１１およびシリコン酸化膜１２の一部を除去する。このとき、ゲート上絶縁膜５ａ及びダミーゲート上絶縁膜５ｂ、５ｃの上面が露出するまで、シリコン酸化膜１２及びシリコン窒化膜１１をエッチングする。その後、ゲート電極４ａ上に形成されたゲート上絶縁膜５ａ、ダミーゲート電極４ｂ、４ｃ上にそれぞれ形成されたダミーゲート上絶縁膜５ｂ、５ｃも除去する。続いて、例えばＣＶＤ法により、膜厚が約５０ｎｍのシリコン酸化膜１４を半導体基板１の上面全体に形成する。その後、リソグラフィおよびエッチングによりシリコン酸化膜１４のうち素子形成領域５０に形成された部分をゲート電極４ａの上面が露出するまで除去する。これにより、シリコン酸化膜１４のうちダミー素子形成領域５１を覆う部分が残される。
【００５４】
次に、図３（ｅ）に示すように、ＣｏあるいはＮｉなどの高融点金属からなり、膜厚が約１００ｎｍの金属膜をスパッタ法などにより半導体基板１の上面全体に形成する。続いて、例えば３２０℃で半導体基板１に熱処理を施して、素子形成領域５０に形成されたポリシリコンからなるゲート電極４ａ全体をシリサイド化してゲート電極１３を形成する。その後、金属膜のうちシリサイド反応を起こしていない未反応部分を除去する。以上のようにして、素子形成領域５０には全体がシリサイド化されたゲート電極１３を有するＭＩＳトランジスタを形成し、ダミー素子形成領域５１にはシリサイド化されないポリシリコンからなるダミーゲート電極４ｂ、４ｃをそれぞれ有するダミートランジスタを形成することができる。
【００５５】
本実施形態の方法によっても、第２の実施形態の方法と同様に、ダミーゲート電極をシリサイド化することなく所望のゲート電極のみを選択的にシリサイド化することができるので、全体がシリサイド化されたゲート電極とポリシリコンからなるダミーゲート電極とが半導体基板１上で隣接する場合であっても、当該ゲート電極とダミーゲート電極との間に短絡が発生するのを防ぐことができる。
【００５６】
なお、本実施形態の方法により製造される半導体装置は、図３（ｅ）に示すように、第２の実施形態の半導体装置とほぼ同様の構成を有しており、ダミーゲート電極４ｂ、４ｃの上にダミーゲート上絶縁膜５ｂ、５ｃがそれぞれ設けられていないことのみが第２の実施形態の半導体装置と異なる。
【００５７】
（第４の実施形態）
図４（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態の製造方法は、第３の実施形態に係る半導体装置と同一の半導体装置を作製するための別の方法である。
【００５８】
まず、図４（ａ）に示すように、第３の実施形態における図３（ａ）〜（ｃ）に示す工程と同一の工程によって半導体基板１の素子形成領域５０にゲート絶縁膜３ａ、ゲート電極４ａ、ゲート上絶縁膜５ａ、サイドウォール８ａ、エクステンション領域６ａ、不純物拡散層７ａをそれぞれ形成する。また、ダミー素子形成領域５１にはダミーゲート上絶縁膜３ｂ、３ｃ、ダミーゲート電極４ｂ、４ｃ、ダミーゲート上絶縁膜５ｂ、５ｃ、サイドウォール８ｂ、８ｃ、エクステンション領域６ｂ、６ｃ、不純物拡散層７ｂ、７ｃをそれぞれ形成する。
【００５９】
その後、半導体基板１の上面全体に膜厚が約２０ｎｍのシリコン窒化膜１１をＡＬＤ法により形成する。続いて、ＣＶＤ法などによりシリコン窒化膜１１上に、膜厚が約４００ｎｍのシリコン酸化膜１２を形成する。その後、シリコン酸化膜１２を、その膜厚が２００ｎｍ程度になるまでＣＭＰ法により研磨する。次いで、ＲＩＥ法によりシリコン窒化膜１１およびシリコン酸化膜１２の一部を除去する。このとき、ゲート上絶縁膜５ａ及びダミーゲート上絶縁膜５ｂ、５ｃの上面が露出するまで、シリコン酸化膜１２及びシリコン窒化膜１１をエッチングする。その後、ゲート電極４ａ上に形成されたゲート上絶縁膜５ａ、ダミーゲート電極４ｂ、４ｃ上にそれぞれ形成されたダミーゲート上絶縁膜５ｂ、５ｃも除去する。
【００６０】
次に、図４（ｂ）に示すように、半導体基板１の上面全体にＣｏまたはＮｉなどからなり、膜厚が約１００ｎｍの金属膜３０をスパッタ法などにより形成する。次いで、公知の方法により金属膜３０のうち素子形成領域５０に形成された部分の上にマスク３２を形成する。続いて、マスク３２を用いたエッチングにより金属膜３０のうちダミー素子形成領域５１に形成された部分を除去する。
【００６１】
次に、図４（ｃ）に示すように、マスク３２を除去した後、半導体基板１を例えば３２０℃で熱処理することにより、素子形成領域５０に設けられたポリシリコンからなるゲート電極４ａのみがシリサイド化され、全体がシリサイド化されたゲート電極１３となる。その後、金属膜のうちシリサイド反応を起こしていない未反応部分を除去する。本工程において、ダミーゲート電極４ｂ、４ｃ上には金属膜が存在しないので、ダミーゲート電極４ｂ、４ｃがシリサイド化されることはない。
【００６２】
以上の方法によっても、ダミーゲート電極をシリサイド化することなく所望のゲート電極のみを選択的にシリサイド化することができる。そのため、全体がシリサイド化されたゲート電極とポリシリコンからなるダミーゲート電極とが半導体基板１上で隣接する場合であっても、当該ゲート電極とダミーゲート電極とが短絡するのを防ぐことができる。従って、本実施形態の方法によれば、微細化された半導体装置を歩留まり良く製造することが可能となる。
【００６３】
（第５の実施形態）
図５（ａ）〜（ｃ）は、本発明の第５の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態の製造方法は、第３の実施形態に係る半導体装置と同一の半導体装置を作製するためのさらに別の方法である。
【００６４】
まず、図５（ａ）に示すように、第４の実施形態の製造方法における図４（ａ）に示す工程と同一の工程によってシリコン窒化膜１１およびシリコン酸化膜１２の一部、ゲート上絶縁膜５ａ、ダミーゲート上絶縁膜５ｂ、５ｃ（図３（ｃ）参照）を除去し、膜厚が１００ｎｍのゲート電極４ａおよびダミーゲート電極４ｂ、４ｃの各上面を露出させる。
【００６５】
次に、図５（ｂ）に示すように、半導体基板１の素子形成領域５０上にマスク３４を形成する。続いて、マスク３４を用いてダミーゲート電極４ｂ、４ｃを完全に除去する。次いで、マスク３４を除去してから半導体基板１の上面全体にＮｉまたはＣｏからなる膜厚が１００ｎｍの金属膜をスパッタ法などにより形成する。次に、半導体基板１を３２０℃で熱処理してから金属膜のうちシリサイド反応を起こさなかった未反応部分を除去する。これにより、素子形成領域５０では全体がシリサイド化されたゲート電極１３が形成される。一方、ダミー素子形成領域５１では前もってダミーゲート電極４ｂ、４ｃが除去されているので、シリサイドが形成されない。その後、半導体基板１の上に層間絶縁膜を形成すると、ダミーゲート電極４ｂ、４ｃが形成された領域には層間絶縁膜が埋め込まれた構成となる。
【００６６】
以上の方法によっても、所望のゲート電極のみを選択的にシリサイド化することができる。また、ダミーゲート電極自体が除去されるので、ゲート電極がシリサイド化される場合でも、ゲート電極とダミーゲート電極とが電気的に短絡することがない。
【００６７】
本実施形態の方法は、半導体装置中のダミーゲート電極のゲート長がいかなる値であっても適用できるが、ダミーゲート電極を除去する工程を含むために、層間絶縁膜の上面を平坦化する目的で設けられるダミーゲート電極には適用されない。逆に、ゲート電極の仕上がりを改善するために設けられるダミーゲート電極を備える半導体装置の製造には好ましく適用される。
【００６８】
また、第１〜第５の実施形態では、ゲート電極４ａ、ダミーゲート電極４ｂ、４ｃとしてポリシリコン膜を用いる例を説明したが、アモルファスシリコンなどのシリコン膜を用いてもよい。
【産業上の利用可能性】
【００６９】
以上説明したように、本発明は、ゲート電極及びその近傍にダミーのゲート電極を配置する半導体装置を形成する際に有用である。
【図面の簡単な説明】
【００７０】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｅ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｃ）は、本発明の第５の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）、（ｂ）は、従来のゲート電極の形成方法を示す図である。
【符号の説明】
【００７１】
１ 半導体基板
２ 素子分離領域
３ 第１の絶縁膜
３ａ ゲート絶縁膜
３ｂ、３ｃ  ダミーゲート絶縁膜
４ ポリシリコン膜
４ａ、１３ ゲート電極
４ｂ、４ｃ ダミーゲート電極
５ 第２の絶縁膜
５ａ ゲート上絶縁膜
５ｂ、５ｃ ダミーゲート上絶縁膜
６ａ、６ｂ、６ｃ エクステンション領域
７ａ、７ｂ、７ｃ 不純物拡散層
７ｂ ダミーゲート電極
８ａ、８ｂ、８ｃ サイドウォール
９ レジストマスク
１０ シリサイド膜
１１ シリコン窒化膜
１２、１４ シリコン酸化膜
２０ ゲートシリサイド膜
３０ 金属膜
３２、３４ マスク
５０ 素子形成領域
５１ ダミー素子形成領域
【図１】
2007165558.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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