(57)【要約】【課題】プログラムロジックデバイスをプログラム可能に上下方向に積層させることができるようにする。【解決手段】貫通電極３２ｂはSi基板３１ｂ1と上部層３１ｂ2を貫通する。貫通電極３２ｂの上端はマイクロバンプ２１aを介して上側の他のプログラムロジックデバイスに接続され、貫通電極３２ｂの下端はマイクロバンプ２１ｂを介して下側の他のプログラムロジックデバイスと接続される。貫通電極３２ｂは、メタル配線３３ｂを介して、所定の信号処理を行う論理素子３４ｂと接続されている。論理素子３４ｂは貫通電極３２ｂに対してプログラム可能に接続されている。本発明は、半導体パッケージを構成するプログラムロジックデバイスに適用できる。【選択図】図３
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【特許請求の範囲】
【請求項１】
所定の信号処理を行う論理素子と、
前記論理素子が形成される基板と、
前記基板を貫通する貫通電極と、
前記貫通電極と前記論理素子とをプログラム可能に接続する接続素子と
を備えるプログラムロジックデバイス。
【請求項２】
複数の請求項１に記載のプログラムロジックデバイスが積層されている半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラムロジックデバイスおよび半導体パッケージに関し、特に、より小型化できるようにするプログラムロジックデバイスおよび半導体パッケージに関する。
【背景技術】
【０００２】
複雑な信号処理を行う装置では、近年、プログラム可能な論理回路であるプログラムロジックデバイス（以下、PLD（Programmable Logic Device）ともいう）が、盛んに利用されるようになってきている。また、FPGA（Field Programmable Gate Alley）やComplex PLDなどの大規模なPLDの開発も活発化してきている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平１０−２３３６７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
これらのPLDは専用の論理で構成され、基板上に平面的に配置され、配線パターンで接続されていた。その結果、開発費が大きくなるばかりでなく、全体の形状が大きくなり、遅延時間も長くなる傾向があった。
【０００５】
本発明は、このような状況に鑑みてなされたものであり、開発費を低減し、形状を小型化し、遅延時間を短くするようにするものである。
【課題を解決するための手段】
【０００６】
本発明の一側面のプログラムロジックデバイスは、所定の信号処理を行う論理素子と、前記論理素子が形成される基板と、前記基板を貫通する貫通電極と、前記貫通電極と前記論理素子とをプログラム可能に接続する接続素子とを備える。
【０００７】
本発明の一側面においては、所定の信号処理を行う論理素子が、基板を貫通する貫通電極と、プログラム可能に接続されている。
【発明の効果】
【０００８】
本発明によれば、プログラムロジックデバイスの開発費を低減し、小型化し、遅延時間を短くすることができる。
【発明を実施するための最良の形態】
【０００９】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００１０】
本発明の一側面のプログラムロジックデバイス（例えば、図３のPLD１１ｂ）は、所定の信号処理を行う論理素子（例えば、図３のLE３４ｂ）と、前記論理素子が形成される基板（例えば、図３の基板３１ｂ）と、前記基板を貫通する貫通電極（例えば、図３の貫通電極３２ｂ）と、前記貫通電極と前記論理素子とをプログラム可能に接続する接続素子（例えば、図１１のセレクタ６５）とを備える。
【００１１】
以下、図を参照して、本発明の実施の形態について説明する。
【００１２】
図１は、本発明を適用した半導体パッケージの一実施の形態の構成例を示している。
【００１３】
図１の半導体パッケージ１は、３つのPLD（Programmable Logic Device）１１a乃至１１ｃ、並びに多数のマイクロバンプ２１aおよび２１ｂにより構成されている。
【００１４】
チップとしてのPLD１１a乃至１１ｃは、上下方向に積層されている。そして、上位層のPLD１１aと中間層のPLD１１ｂとは、多数のマイクロバンプ２１aで接続されており、中間層のPLD１１ｂと下位層のPLD１１ｃとは、多数のマイクロバンプ２１ｂで接続されている。なお、以下においてPLD１１a乃至１１ｃそれぞれを特に区別する必要のない場合には、単にPLD１１と称する。また、マイクロバンプ２１aと２１ｂについても同様に、それぞれを特に区別する必要のない場合には、単にマイクロバンプ２１と称する。
【００１５】
PLD１１は、AND，OR、またはNOTなどの論理演算を実行する論理素子（以下、LE（Logic Element）ともいう）を複数備え、その複数の論理素子をどのように接続（結線）するかをプログラム可能な集積回路である。
【００１６】
PLD１１が、他のPLD１１とマイクロバンプ２１を介して電気信号をやりとりすることにより、半導体パッケージ１としての所定の処理が実行される。
【００１７】
図２は、上位層のPLD１１aを水平方向からみた断面図である。なお、図２は、１つのマイクロバンプ２１aに対応する領域のみを示している。
【００１８】
PLD１１aは、Si（シリコン）基板３１a1と上部層３１a2とよりなる基板３１a、貫通電極３２a、メタル配線３３a、およびLE３４aにより構成されている。PLD１１aのさらに上側には他のPLD（チップ）が存在しないため、貫通電極３２aは、図２において、Si基板３１a1を貫通しているものの（Si貫通電極となっているものの）上部層３１a2の途中までにしか形成されておらず、厳密には基板３１aを貫通していないが、便宜上、このような基板３１aの内部に侵入するように孔状に形成されている電極も貫通電極と称する。
【００１９】
PLD１１aでは、基板３１aにLE３４aが形成されている。具体的には、Si基板３１a1をベースとして、その上に、メタル配線３３aおよびLE３４aなどからなる信号処理回路が形成されている。
【００２０】
LE３４aが接続されているメタル配線３３aは、Si基板３１a1を貫通するとともに、上部層３１a2の途中まで形成された貫通電極３２aにより、マイクロバンプ２１aと接続されている。従って、LE３４aから出力された信号を中間層のPLD１１ｂ（図１）に出力したり、PLD１１ｂからの信号を基板３１aに形成されているLE３４aに入力することが可能である。
【００２１】
なお、貫通電極３２aを、LE３４aからの出力信号を伝送する伝送路として使用するか、またはLE３４aに入力させる入力信号の伝送路として使用するかは、プログラマブルに決定することができる。換言すれば、貫通電極３２aを、LE３４aの入力と結線するか、またはLE３４aの出力と結線するかをプログラマブルに決定することができる。
【００２２】
図３は、中間層のPLD１１ｂを水平方向から見た断面図である。なお、図３も、１つのマイクロバンプ２１aに対応する領域のみを示している。
【００２３】
PLD１１ｂも、基本的には、PLD１１aと同様に構成されている。即ち、PLD１１ｂは、Si基板３１ｂ1と上部層３１ｂ2よりなる基板３１ｂにLE３４ｂが形成されている。具体的には、基板３１ｂを貫通するように貫通電極３２ｂが形成されている。即ち、貫通電極３２ｂは、Si基板３１ｂ1を貫通する貫通電極とされているだけでなく、上部層３１ｂ2も貫通して形成されている。
【００２４】
貫通電極３２ｂの一方の端部は、PLD１１a側のマイクロバンプ２１aと接続され、他方の端部は、PLD１１ｃ側のマイクロバンプ２１ｂに接続されている。また、貫通電極３２ｂは、メタル配線３３ｂを介してLE３４ｂとも接続している。従って、LE３４ｂから出力された信号を、上位層のPLD１１a（図１）または下位層のPLD１１ｃ（図１）に出力したり、PLD１１aまたはPLD１１ｃからの信号をLE３４ｂに入力することが可能である。
【００２５】
なお、貫通電極３２ｂを、LE３４ｂからの出力信号を伝送する伝送路として使用するか、またはLE３４ｂに入力させる入力信号の伝送路として使用するかは、プログラマブルに決定することができる。
【００２６】
なお、上述した貫通電極３２aおよび３２ｂにより伝送される信号は、所定のデータを表す信号であっても良いし、制御信号であっても良い。
【００２７】
図４は、下位層のPLD１１ｃを水平方向から見た断面図である。なお、図４も、１つのマイクロバンプ２１ｂに対応する領域のみを示している。
【００２８】
PLD１１ｃは、Si（シリコン）基板３１ｃ1と上部層３１ｃ2とよりなる基板３１ｃ、貫通電極３２ｃ、メタル配線３３ｃ、およびLE３４ｃにより構成されている。
【００２９】
貫通電極３２ｃは、上部層３１ｃ2の上端面から途中まで形成されており、Si基板３１ｃ1を貫通していない。これは、PLD１１ｃがパッケージ１の下位層であり、下方に接続するPLD（チップ）が存在しないためである。
【００３０】
基板３１ｃにはLE３４ｃとメタル配線３３ｃが形成されており、LE３４ｃに接続されているメタル配線３３ｃは、貫通電極３２ｃにより、PLD１１ｂ側のマイクロバンプ２１ｂと接続されている。従って、LE３４ｃから出力された信号を、中間層のPLD１１ｂに出力したり、PLD１１ｂからの信号をLE３４ｃに入力することが可能である。
【００３１】
なお、貫通電極３２ｃを、LE３４ｃからの出力信号を伝送する伝送路として使用するか、またはLE３４ｃに入力させる入力信号の伝送路として使用するかは、プログラマブルに決定することができる。
【００３２】
図５は、LE３４a乃至３４ｃとして使用されるLE３４の構成例を示している。
【００３３】
LE３４は、IN１，IN２、およびIN３の３つの信号入力端子と、OUT１，OUT２、およびOUT３の３つの信号出力端子を備えている。LE３４は、AND，OR、またはNOTなどの論理演算を用いて組合せ回路または順序回路を構成し、入力された３つの信号に対して、所定の信号処理を実行する。そして、LE３４は、その実行結果としての出力信号を出力端子OUT１，OUT２、およびOUT３から出力する。
【００３４】
図６は、中間層のPLD１１ｂのその他の構成の断面図を示している。なお、図６において、図２乃至図４と対応する部分には同一の符号を付してある。
【００３５】
図６のPLD１１ｂは、２つのメタル配線３３ｂ1および３３ｂ2を有しており、LE３４ｂ1と接続されているメタル配線３３ｂ1は、貫通電極３２ｂ1およびマイクロバンプ２１aを介して、上位層のPLD１１aと接続されており、LE３４ｂ2と接続されているメタル配線３３ｂ2は、貫通電極３２ｂ2およびマイクロバンプ２１ｂを介して、下位層のPLD１１ｃと接続されている。
【００３６】
図７は、図６の貫通電極３２ｂ1とLE３４ｂ1の配線接続例を示している。
【００３７】
メタル配線群W１乃至W3は、それぞれ、複数のメタル配線からなり、PLD１１ｂ内の複数のLEどうしを接続している。
【００３８】
LE３４ｂ1においては、メタル配線群W１を伝送されてきた信号が入力端子IN３に入力され、メタル配線群W２を伝送されてきた信号が入力端子IN１に入力され、メタル配線群W3を伝送されてきた信号が入力端子IN２に入力されるようになされている。
【００３９】
一方、LE３４ｂ1の出力端子OUT１から出力される信号は、メタル配線群W２に供給され、LE３４ｂ1の出力端子OUT２から出力される信号は、メタル配線群W３に供給されるようになされている。
【００４０】
LE３４ｂ1の出力端子OUT３から出力される信号は、メタル配線３３ｂ1を介して貫通電極３２ｂ1に供給され、マイクロバンプ２１a（図６）に伝送される。従って、図７の例では、貫通電極３２ｂ1が、LE３４ｂ1からの出力信号を伝送する伝送路として使用されている。
【００４１】
図８は、図６の貫通電極３２ｂ2とLE３４ｂ2の配線接続例を示している。
【００４２】
メタル配線群W５乃至W7は、それぞれ、複数のメタル配線からなり、PLD１１ｂ内の複数のLEどうしを接続している。
【００４３】
LE３４ｂ2においては、メタル配線群W５を伝送されてきた信号が入力端子IN３に入力され、メタル配線群W６を伝送されてきた信号が入力端子IN１に入力され、メタル配線群W７を伝送されてきた信号が入力端子IN２に入力されるようになされている。
【００４４】
一方、LE３４ｂ2の出力端子OUT１から出力される信号は、メタル配線群W６に供給され、LE３４ｂ2の出力端子OUT２から出力される信号は、メタル配線群W７に供給されるようになされている。
【００４５】
LE３４ｂ2の出力端子OUT３から出力される信号は、メタル配線３３ｂ2を介して貫通電極３２ｂ2に供給され、マイクロバンプ２１ｂ（図６）に伝送される。従って、図８の例では、貫通電極３２ｂ2が、LE３４ｂ2からの出力信号を伝送する伝送路として使用されている。
【００４６】
図９は、中間層のPLD１１ｂのさらにその他の構成の断面図を示している。なお、図９において、図６と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
【００４７】
上述した図６においては、貫通電極３２ｂ1および貫通電極３２ｂ2に対して、LE３４ｂ1とLE３４ｂ2とが同じ側（図中右側）に配置されていたのに対し、図９では、貫通電極３２ｂ1および貫通電極３２ｂ2を中心として、LE３４ｂ1とLE３４ｂ2とが対向して配置されている。LE３４ｂ1とLE３４ｂ2の配置の違い以外は、図６と図９のPLD１１ｂは共通である。
【００４８】
図１０は、図９のLE３４ｂ1およびLE３４ｂ2の配線接続例の平面から見た構成を示している。なお、図１０において、図７および図８と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
【００４９】
LE３４ｂ1とLE３４ｂ2とは、貫通電極３２ｂ1および貫通電極３２ｂ2を挟んで対向して配置されている。LE３４ｂ1とLE３４ｂ2の配置の違い以外は、図７または図８に示した配線接続例と同様である。即ち、メタル配線群W１，W２、およびW３を伝送されてきた信号が、LE３４ｂ1の入力端子IN３，IN１、およびIN２にそれぞれ入力されている。また、メタル配線群W５，W6、およびW7を伝送されてきた信号が、LE３４ｂ2の入力端子IN３，IN１、およびIN２にそれぞれ入力されている。LE３４ｂ1の出力端子OUT１,OUT２、およびOUT３から出力される信号は、メタル配線群W２, W３、および貫通電極３２ｂ1に供給されるようになされている。また、LE３４ｂ2の出力端子OUT１,OUT２、およびOUT３から出力される信号は、メタル配線群W６,W７、および貫通電極３２ｂ2に供給されるようになされている。
【００５０】
図１１は、PLD１１内に形成された貫通電極とLEの詳細な接続例を示している。図１１の例では、貫通電極がLEからの出力信号を伝送する伝送路として使用されている。
【００５１】
各LEは、貫通電極に対してプログラム可能に接続されている。図１１の実施の形態では、１つの貫通電極６７に対して４個のLE６１乃至６４が接続されている。LE６１乃至６４それぞれは、異なる論理演算を行い、演算結果としての信号を出力する。LE６１乃至６４それぞれが出力する出力信号は、セレクタ６５に供給される。
【００５２】
LE６１乃至６４を貫通電極６７に接続する接続素子として機能するセレクタ６５は、LE６６からの出力信号（制御信号）に基づいて、LE６１乃至６４から出力される４つの出力信号から、１つの出力信号を選択し、選択した出力信号を貫通電極６７に出力する。
【００５３】
セレクタ６５から出力された出力信号は、貫通電極６７を介して、他の層のPLD１１へと伝送される。
【００５４】
従って、PLD１１では、LE６６を外部から制御することで貫通電極６７とLE（LE６１乃至６４）との接続をプログラマブルに制御することができる。
【００５５】
図１２は、貫通電極がLEに入力させる入力信号の伝送路として使用される場合における貫通電極とLEの詳細な接続例を示している。
【００５６】
貫通電極７１は、セレクタ７２と接続されており、他の層のPLD１１からの信号が、貫通電極７１を介してセレクタ７２に入力される。LE７４乃至７７を貫通電極７１に接続する接続素子として機能するセレクタ７２は、LE７３からの出力信号（制御信号）に基づいてLE７４乃至LE７７の中からいずれか１つを選択し、貫通電極７１から入力される信号を、選択したLEに出力する。
【００５７】
LE７４乃至７７それぞれは、入力される信号に基づいて異なる論理演算を行い、演算結果としての信号を出力する。
【００５８】
従って、PLD１１では、貫通電極７１とLE（LE７４乃至７７）との接続をプログラマブルに制御することができる。
【００５９】
なお、セレクタ６５，７２の選択を製造時に物理的、または電気的に固定した状態にしてもよい。これによっても同一の基本的構造のPLDから異なる機能のPLDを実現することができる。
【００６０】
上述した例では、半導体パッケージ１が３つのPLD１１a乃至１１ｃにより構成される場合について説明したが、図１のPLD１１aとPLD１１ｃとを上下に積層させて、２つのPLDで半導体パッケージ１を構成するようにしても良いし、図１３に示すように、複数のPLD１１ｂを中間層として積層させることにより、４以上のPLDで半導体パッケージ１を構成するようにしても良い。
【００６１】
以上のように、各PLD１１内のLEと貫通電極との接続をプログラマブルに変更可能にすることで、基本的に同一構造のPLD１１を、チップごとに異なる処理を行うチップとして機能させることができる。これにより、異なる処理を行う異なる構造のチップを別々に製作する場合に比べて、開発費用の削減、チップ間のばらつきを抑えることができる。
【００６２】
上述した実施の形態によれば、貫通電極を備えたPLDを積層させ、PLDどうしを多点で接続することができるので、PLD間の配線距離を最短距離にすることができ、これにより、PLD間の配線遅延を短縮することができる。また、形状を小型化することができる。
【００６３】
さらに、例えば、ワイヤ・ボンディングを用いて複数のチップを積層する場合には、チップ間を接続するワイヤの本数やワイヤを配置するエリアの面積などに制約があり、積層可能なチップ数に限界があったが、貫通電極を採用すれば、複数のPLDを貫く伝送路も形成することがでるため、積層可能なチップの数に上限がない。
【００６４】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明を適用した半導体パッケージの一実施の形態の構成例を示す図である。
【図２】最上層のPLDの構成を示す断面図である。
【図３】中間層のPLDの構成を示す断面図である。
【図４】最下層のPLDの構成を示す断面図である。
【図５】LEの平面的構成を示す平面図である。
【図６】中間層のPLDの構成を示す断面図である。
【図７】貫通電極とLEの配線接続例を示す図である。
【図８】貫通電極とLEの配線接続例を示す図である。
【図９】中間層のPLDの構成を示す断面図である。
【図１０】貫通電極とLEの配線接続例を示す図である。
【図１１】貫通電極とLEの詳細な接続例を示す図である。
【図１２】貫通電極とLEの詳細な接続例を示す図である。
【図１３】中間層に複数のPLDを積層させる場合の構成を示す断面図である。
【符号の説明】
【００６６】
１  半導体パッケージ，  １１a乃至１１ｃ  PLD，  ２１a，２１ｂ  マイクロバンプ，  ３１a乃至３１ｃ  基板，  ３２a乃至３２ｃ  貫通電極，  ３４（３４a乃至３４ｃ），６１乃至６４  LE，  ６５  セレクタ，  ６６  LE，  ６７，７１  貫通電極，  ７２  セレクタ，  ７３乃至７７  LE
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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