(57)【要約】【課題】ゲート電極の両側に、ソース側とドレイン側でメモリ特性の揃った電荷記憶部を有する２ビット不揮発性半導体記憶装置の製造方法を提供することを目的とする。【解決手段】半導体基板上にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上にゲート電極を形成する工程、前記ゲート電極側壁の両側に２つのメモリ機能部を形成する工程、前記２つのメモリ機能部のそれぞれに対応し、かつ前記ゲート電極側の接合端が前記ゲート電極真下の領域からチャネル方向に対称に離間する、２つの拡散層領域を高濃度不純物イオン注入により形成する工程を含み、前記高濃度不純物イオン注入が、注入回数を偶数回に分割して、偶数回目と奇数回目の注入方向が前記半導体基板の垂線に対して対称になるように行われることを特徴とする半導体記憶装置の製造方法により、上記の課題を解決する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程、
前記ゲート絶縁膜上にゲート電極を形成する工程、
前記ゲート電極側壁の両側に２つのメモリ機能部を形成する工程、
前記２つのメモリ機能部のそれぞれに対応し、かつ前記ゲート電極側の接合端が前記ゲート電極真下の領域からチャネル方向に対称に離間する、２つの拡散層領域を高濃度不純物イオン注入により形成する工程を含み、
前記高濃度不純物イオン注入が、注入回数を偶数回に分割して、偶数回目と奇数回目の注入方向が前記半導体基板の垂線に対して対称になるように行われることを特徴とする半導体記憶装置の製造方法。
【請求項２】
半導体基板上におけるゲート絶縁膜端と拡散層領域端との距離が、０．５〜１００ｎｍである請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記高濃度不純物イオン注入の注入回数が、２回または４回である請求項１または２に記載の半導体記憶装置の製造方法。
【請求項４】
前記分割したイオン注入のｎ回目と（ｎ＋１）回目（ｎは奇数である）の注入量が、同一である請求項１〜３のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項５】
前記高濃度不純物イオン注入の注入方向が、半導体基板の垂線に対して０〜１５°である請求項１〜４のいずれか１つに記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁層よりなる電荷蓄積層に電荷を蓄積することにより情報を記憶する不揮発性半導体記憶素子を有する半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
１つの電界効果トランジスタで２ビットの記憶が可能な半導体記憶装置（不揮発性メモリ）が知られている（例えば、特開２００４−１０４００９号公報（特許文献１）および特開２００４−５６０９５号公報（特許文献２）参照）。
図８は、上記の不揮発性メモリの一例を示す概略断面図である。
この不揮発性メモリは、活性領域を画定する素子分離膜１０２が形成されたシリコン基板１０１の、メモリセルトランジスタ形成領域の活性領域上に、ゲート絶縁膜１０３を介してゲート電極１０４が形成されている。そして、ゲート電極１０４の側壁部分には、シリコン窒化膜からなるソース側側壁電荷蓄積層１０５とドレイン側側壁電荷蓄積層１０６およびシリコン酸化膜からなる側壁絶縁膜１０７と１１０が形成されている。また、ゲート電極１０４の両側のシリコン基板１０１内には、チャネル側接合端がゲート電極１０４よりも外側で、ソース側側壁電荷蓄積層１０５とドレイン側側壁電荷蓄積層１０６の下部に位置する、ソース領域（ソース側高濃度不純物拡散領域）１０８とドレイン領域（ドレイン側高濃度不純物拡散領域）１０９が形成されている。
【０００３】
このように、上記の不揮発性メモリは、ゲート電極１０４、ソース領域１０８とドレイン領域１０９、側壁電荷蓄積層１０５と１０６などからなり、側壁電荷蓄積層１０５と１０６における電荷の多寡をトランジスタのドレイン電流として読み出すことにより、１トランジスタで２ビットの情報を記憶させることができる。したがって、この不揮発性メモリは、従来の１ビット不揮発性メモリと同じセル数であればメモリ数を２倍にすることができ、また同じメモリ数であれば単純に１セルの占有面積を半分にすることができる。
また、この不揮発性メモリは、構造的に演算用トランジスタと近似しているので、演算用トランジスタとのプロセス整合性が高く、これらの混載に適している。
【０００４】
次に、図９〜１２を用いて上記の不揮発性メモリの製造方法について説明する。
まず、例えばシャロートレンチ法により、Ｐ型の半導体基板１０１上、または半導体基板１０１のＰウェル（図示せず）が形成された領域に、素子領域を画定する素子分離膜１０２を形成する。次いで、例えば熱酸化法により、半導体基板１０１の表面を酸化し、活性領域上に、例えば膜厚５ｎｍのシリコン酸化膜からなるゲート絶縁膜１０３を形成する（図９参照）。
【０００５】
次いで、ゲート絶縁膜１０３上に、例えば膜厚１８０ｎｍのｎ+型多結晶シリコン膜を形成する。
次いで、リソグラフィーおよびドライエッチングにより、この多結晶シリコン膜をパターニングし、不揮発性メモリの形成領域に多結晶シリコン膜からなる不揮発性メモリのゲート電極１０４を形成する（図１０参照）。
【０００６】
次いで、例えば熱酸化法により、ゲート電極１０４の表面にシリコン酸化膜からなる側壁絶縁膜１０７を形成する。
次いで、半導体基板１０１およびゲート電極１０４上に、例えばＣＶＤ法により、膜厚１０ｎｍのシリコン窒化膜を堆積する。
次いで、例えば反応性イオンエッチングによりシリコン窒化膜をエッチバックし、ゲート電極１０４の側壁部分にシリコン窒化膜からなる側壁電荷蓄積層１０５と１０６を形成する。
【０００７】
次いで、例えばＣＶＤ法により、全面に膜厚５０ｎｍのシリコン酸化膜を堆積する。
次いで、例えば反応性イオンエッチングによりゲート電極１０４の上面が露出するまでシリコン酸化膜をエッチバックし、側壁電荷蓄積層１０５と１０６が形成されたゲート電極１０４の側壁部分に、シリコン酸化膜からなる側壁絶縁膜１１０を形成する（図１１参照）。
【０００８】
次いで、ゲート電極１０４、ソース側側壁電荷蓄積層１０５とドレイン側側壁電荷蓄積層１０６および側壁絶縁膜１０７と１１０をマスクとして、例えば砒素イオン（Ａｓ+）を、加速エネルギーを３０ｋｅＶ、ドーズ量を２×１０15ｃｍ-2としてイオン注入し、ゲート電極１０４の両側の半導体基板１０１中に、ソース領域１０８とドレイン領域１０９を形成する（図１２参照）。ここで、前記のイオン注入は、半導体基板１０１に対してほぼ垂直の方向から行われるので、ソース側側壁電荷蓄積層１０５とドレイン側側壁電荷蓄積層１０６がマスクとなり、ソース領域１０８とドレイン領域１０９のチャネル側接合端はゲート電極１０４よりも外側に位置することになる。
【０００９】
次いで、所定の熱処理を行い、ソース領域１０８とドレイン領域１０９の不純物を活性化し、ゲート電極１０４の両側の半導体基板１０１内に、チャネル側接合端がゲート電極１０４よりも外側に位置するソース領域１０８とドレイン領域１０９を形成する。
上記の工程により、１つの電界効果トランジスタで２ビットの記憶が可能な不揮発性メモリが得られる。
【００１０】
【特許文献１】特開２００４−１０４００９号公報
【特許文献２】特開２００４−５６０９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記のように、ゲート電極の両側に電荷記憶部を有する従来の２ビット不揮発性半導体記憶装置は、半導体基板１０１に対してほぼ垂直の方向からイオン注入することにより、ソース領域１０８とドレイン領域１０９を形成していた。
しかしながら、この注入方法では、一部の注入イオンが半導体基板であるシリコン基板の格子間をすり抜けて深く注入されてしまうチャネリング現象が生じるという問題がある。
【００１２】
他方、半導体基板であるウェハの垂線に対して注入角度７度程度でイオン注入を行い、注入方向をゲート電極の延在する方向に対して０度に設定する方法、つまりゲート電極の延在する方向と同じ方向に高濃度不純物領域を形成する方法がある。
しかしながら、イオン注入装置において、ウェハのノッチまたはオリフラに装置を機械的に接触させることにより、ウェハの方向を決めるので、完全にイオン注入の方向をゲート電極の延在する方向に対して０度にすることは難しい。したがって、ソース側とドレイン側のオフセット構造に違いが生じ、上記のゲート電極の両側に電荷記憶部を有する従来の２ビット不揮発性半導体記憶装置では、ソース側とドレイン側で書き込み消去特性に２０μＡ程度の大きなバラツキが生じてしまうという問題があった。
また、その結果、誤った電流値判定が生じるので、電流値のバラつきを補正する為の周辺回路が必要とされていた。図１３にゲート電極の両側に電荷記憶部を有する従来の２ビット不揮発性半導体記憶装置のソース側とドレイン側での読み出し電流電圧特性差を示す。
【００１３】
本発明は、上記の問題点を解決するためになされたもので、ゲート電極の両側に、ソース側とドレイン側でメモリ特性の揃った電荷記憶部を有する２ビット不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
かくして、本発明によれば、
半導体基板上にゲート絶縁膜を形成する工程、
前記ゲート絶縁膜上にゲート電極を形成する工程、
前記ゲート電極側壁の両側に２つのメモリ機能部を形成する工程、
前記２つのメモリ機能部のそれぞれに対応し、かつ前記ゲート電極側の接合端が前記ゲート電極真下の領域からチャネル方向に対称に離間する、２つの拡散層領域を高濃度不純物イオン注入により形成する工程を含み、
前記高濃度不純物イオン注入が、注入回数を偶数回に分割して、偶数回目と奇数回目の注入方向が前記半導体基板の垂線に対して対称になるように行われることを特徴とする半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１５】
本発明によれば、電流値のバラつきを補正する周辺回路を必要とせず、より大容量化が可能である、ゲート電極の両側にソース側とドレイン側で読み出し電流値などのメモリ特性の揃った電荷記憶部を有する２ビット不揮発性半導体記憶装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上にゲート電極を形成する工程、前記ゲート電極側壁の両側に２つのメモリ機能部を形成する工程、前記２つのメモリ機能部のそれぞれに対応し、かつ前記ゲート電極側の接合端が前記ゲート電極真下の領域からチャネル方向に対称に離間する、２つの拡散層領域を高濃度不純物イオン注入により形成する工程を含み、前記高濃度不純物イオン注入が、注入回数を偶数回に分割して、偶数回目と奇数回目の注入方向が前記半導体基板の垂線に対して対称になるように行われることを特徴とする。
すなわち、本発明の製造方法により製造される半導体記憶装置は、ゲート電極の両側に対称に、ソース側とドレイン側でメモリ特性の揃った電荷記憶部を配置した２ビット不揮発性半導体記憶装置であり、実用において有効なサイドウォールメモリとして期待される。
【００１７】
図１は、本発明の半導体記憶装置を示す概略断面図である。
この半導体記憶装置は、活性領域を画定する素子分離膜１０２が形成されたシリコン基板１０１の、メモリセルトランジスタ形成領域の活性領域上に、ゲート絶縁膜１０３を介してゲート電極１０４が形成されている。そして、ゲート電極１０４の側壁部分には、ソース側側壁電荷蓄積層１０５とドレイン側側壁電荷蓄積層１０６および側壁絶縁膜１０７と１１０が形成されている。また、ゲート電極１０４の両側のシリコン基板１０１内には、ソース領域１１１とドレイン領域１１２が形成されている。これらの２つの拡散層領域における前記ゲート電極側端は、前記ゲート電極真下の領域からチャネル方向に対称に離間している。図中、図番１１３と１１４はそれぞれソース側オフセットとドレイン側オフセットを示す。ここで、オフセットは、半導体基板上におけるゲート絶縁膜端と拡散層領域端との距離を示す。
【００１８】
本発明におけるゲート電極の両側に電荷記憶部を有する２ビット不揮発性半導体記憶装置は、ゲート電極に対してソース／ドレイン領域を対称位置に有する、すなわちソース側／ドレイン側オフセットが等しいので、ソース側とドレイン側で書き込み消去特性が異なることなく、均一なメモリ特性が得られる。
また、本発明の半導体記憶装置の半導体基板上におけるゲート絶縁膜端と拡散層領域端との距離（オフセット）は、０．５〜１００ｎｍが好ましく、２〜２０ｎｍが特に好ましい。
【００１９】
本発明の製造方法では、従来１回で行っていた高濃度不純物イオン注入の注入回数を偶数回に分割して行う。イオン注入の回数は、偶数回であれば特に限定されず、６回以上でもよいが、２回および４回が特に好ましい。
【００２０】
また、本発明の製造方法では、分割したイオン注入のｎ回目と（ｎ＋１）回目（ｎは奇数である）の注入量が、同一であるのが好ましい。
例えば、１回のイオン注入で加速エネルギー３０ＫｅＶ、ドーズ量１．０×１０16ｃｍ-2の条件が必要な場合、本発明の製造方法では、加速エネルギー３０ＫｅＶ、ドーズ量５．０×１０15ｃｍ-2の条件で２回のイオン注入を行えばよい。
【００２１】
本発明の製造方法では、偶数回目と奇数回目の注入方向が前記半導体基板の垂線に対して対称になるように斜めイオン注入を行う。すなわち、高濃度不純物イオン注入の注入方向が、半導体基板の垂線に対して０〜１５°、好ましくは７°である。この際、半導体基板と注入方向が相対的に前記の角度を有していればよく、半導体基板と注入方向のいずれか一方または両方を傾けて、前記の注入角度に設定すればよい。
また、本発明の製造方法では、注入回数が４回以上の場合には、奇数回目（ｎ回目）とそれに続く奇数回目（ｎ＋２回目）の注入方向をゲートの配線方向に対して対称になるようにするのが好ましい。
【００２２】
１回目の注入の方向は特に限定されることはないが、大きなオフセット（図１では図番１１３および１１４）を得ようとする場合には、ゲート電極の配線方向と同じ、またはそれに近い方向（０〜３０°程度）からイオンを注入するのが好ましい。
また、４回注入の場合、注入方向は指定されるが、その注入順序は特に限定されない。  このようにイオンの注入角度を調整することにより、ソース側とドレイン側でゲート絶縁膜端と拡散層領域端との距離が等しくなり、その結果、ソース側とドレイン側で書き込み消去特性が等しいゲート電極の両側に電荷記憶部を有する２ビット不揮発性半導体記憶装置を得ることができる。また、この注入角度を調整することにより、一部の注入イオンが半導体基板である材料（例えば、シリコン）の格子間をすり抜けて深く注入されてしまうチャネリング現象も防止することができる。
【００２３】
次に、図２〜７を用いて、図１に示される本発明の半導体記憶装置の製造方法について具体的に説明するが、本発明はこの具体例に限定されない。なお、具体例に記載の材料や成膜条件などは一例であり、本発明では当該分野で一般に用いられる材料や成膜条件を適宜選択して実施することができる。
図２〜４は、本発明の半導体記憶装置の製造方法を示す概略断面図であり、図５〜６は、本発明の半導体記憶装置の製造方法を示す（ａ）概略断面図および（ｂ）概略平面図であり、図７は、本発明の半導体記憶装置の製造方法を示す（ａ）（ｂ）概略平面図ある。
【００２４】
図２〜４に示される工程は、従来例と同様である。
まず、例えばシャロートレンチ法により、Ｐ型の半導体基板上、または半導体基板のＰウェル（図示せず）が形成された領域に、素子領域を画定する素子分離膜１０２を形成する。その厚さは、１００〜３００ｎｍ程度である。
半導体基板１０１は、通常、半導体記憶装置に使用されるものであれば特に限定されるものではなく、その導電型はＰ型、Ｎ型のいずれであってもよい。その材料としては、例えばシリコン、ゲルマニウムなどの元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅなどの化合物半導体が挙げられ、これらの中でもシリコンが特に好ましい。
また、半導体基板１０１は、上記のようにウェル領域が設けられた半導体基板であってもよく、絶縁体上に半導体膜が配置されたＳＯＩ基板であってもよく、これらは通常、半導体記憶装置に使用されるものであれば特に限定されるものではない。
【００２５】
次いで、半導体基板上にゲート絶縁膜を形成する。
例えば、熱酸化法により、半導体基板１０１の表面を酸化し、活性領域上に、膜厚０．５〜２０ｎｍ程度（例えば５ｎｍ）のシリコン酸化膜よりなるゲート絶縁膜１０３を形成する（図２参照）。
ゲート絶縁膜１０３は、シリコン窒化酸化膜、シリコン窒化膜、酸化アルミ膜などの絶縁膜であってもよい。
【００２６】
次いで、前記ゲート絶縁膜上にゲート電極を形成する。
例えば、ゲート絶縁膜１０３上に、膜厚３０〜３００ｎｍ程度（例えば１８０ｎｍ）のｎ+型多結晶シリコン膜を形成する。
多結晶シリコン膜は、ＣＶＤ法によりｎ+型の多結晶シリコン膜を堆積することにより形成してもよく、ＣＶＤ法によりノンドープの多結晶シリコン膜を堆積後にｎ型の不純物を導入することにより形成してもよい。
【００２７】
次いで、リソグラフィーおよびドライエッチングにより、この多結晶シリコン膜をパターニングし、不揮発性メモリの形成領域に多結晶シリコン膜からなる不揮発性メモリのゲート電極１０４を形成する（図３参照）。
ゲート電極１０４の構造は、多結晶シリコンからなる単層構造のほか、ポリサイド構造、ポリメタル構造あるいはメタルゲート構造などでもよい。
また、ゲート電極１０４を構成する導電膜上にシリコン酸化膜やシリコン窒化膜などのキャップ膜を形成した後、キャップ膜と共にあるいはキャップ膜をマスクとしてこの導電膜をパターニングし、上面がキャップ膜で覆われたゲート電極１０４を形成してもよい。
【００２８】
次いで、前記ゲート電極側壁の両側に２つのメモリ機能部を形成する。
例えば熱酸化法により、ゲート電極１０４の表面にシリコン酸化膜１０７を形成する。その厚さは０．５〜２０ｎｍ程度である。
次いで、例えばＣＶＤ法により、半導体基板１０１およびゲート電極１０４上に、膜厚２〜２０ｎｍ程度（例えば１０ｎｍ程度）のシリコン窒化膜を堆積する。
【００２９】
次いで、例えば反応性イオンエッチングによりシリコン窒化膜をエッチバックし、ゲート電極１０４の側壁部分にシリコン窒化膜からなるソース側側壁電荷蓄積層１０５とドレイン側側壁電荷蓄積層１０６を形成する。その厚さは２〜２０ｎｍ程度（例えば１０ｎｍ程度）である。
ソース側側壁電荷蓄積層１０５とドレイン側側壁電荷蓄積層１０６は、シリコン窒化膜のほか、シリコン酸化膜、酸化アルミ膜、シリコン膜等の電荷蓄積が可能な膜の単層あるいは積層であってもよい。
【００３０】
次いで、例えばＣＶＤ法により、全面に膜厚３０〜５００ｎｍ程度（例えば５０ｎｍ）のシリコン酸化膜を堆積する。
次いで、例えば反応性イオンエッチングによりゲート電極１０４の上面が露出するまでシリコン酸化膜をエッチバックし、ソース側側壁電荷蓄積層１０５とドレイン側側壁電荷蓄積層１０６が形成されたゲート電極１０４の側壁部分にシリコン酸化膜からなる側壁絶縁膜１１０を形成する（図４参照）。
側壁絶縁膜１１０は、欠陥密度が少なく絶縁性の高い材料が好ましく、シリコン酸化膜のほか、シリコン窒化膜や酸化アルミ膜などの絶縁膜であってもよい。
以上のようにして、１つの電界効果トランジスタで２ビットの記憶が可能なメモリトランジスタ１５０を形成する。
【００３１】
次いで、２つのメモリ機能部のそれぞれに対応し、かつ前記ゲート電極側の接合端が前記ゲート電極真下の領域から離間する、２つの拡散層領域を高濃度不純物イオン注入により形成する。
前記高濃度不純物イオン注入は、注入回数を偶数回に分割して、分割したイオン注入の各回の注入量が同一になるように、かつ偶数回目と奇数回目の注入方向が前記半導体基板の垂線に対して対称になるように行われる。
【００３２】
注入回数を２回に分割する場合、図５（ａ）および（ｂ）に示すように、第１回目の高濃度不純物イオン注入を、ゲート電極配線方向１２０からθ傾けた任意の方向、かつシリコン基板１０１の垂線に対して例えば７°程度傾けた方向から行う。この際、イオン注入量は、従来の注入量の約１／２とする。図中、１３０と１３１はそれぞれソース側電荷蓄積部、およびドレイン側電荷蓄積部を示す。
【００３３】
次いで、熱拡散などの処理を行わず、図６（ａ）および（ｂ）に示すように、第２回目の高濃度不純物イオン注入を、シリコン基板１０１の垂線に対して第１回目の高濃度不純物イオン注入の方向と対称になる方向から行う。つまり、第２回目の高濃度不純物イオン注入を、ゲート電極配線方向１２０からθ傾けた任意の方向、かつ第１回目の高濃度不純物イオン注入との方向から行う。この際、イオン注入量は、第１回目の高濃度不純物イオン注入と同じ、従来の注入量の約１／２とする。
【００３４】
注入回数を４回に分割する場合、イオン注入量を従来の注入量の約１／４とすること以外は上記と同様にして、第１回目および第２回目の高濃度不純物イオン注入を行う。
次いで、図７（ａ）に示すように、第３回目の高濃度不純物イオン注入を、ゲート電極配線方向１２０に対して第１回目の高濃度不純物イオン注入と対称な方向から行う。この際、イオン注入量は、第１回目および第２回目の高濃度不純物イオン注入と同じ、従来の注入量の約１／４とする。
【００３５】
続いて、図７（ｂ）に示すように、第４回目の高濃度不純物イオン注入を、シリコン基板１０１の垂線に対して第３回目の高濃度不純物イオン注入の方向と対称になる方向から行う。この際、イオン注入量は、第１回目および第２回目の高濃度不純物イオン注入と同じ、従来の注入量の約１／４とする。
すなわち、第１回目と第２回目の注入方向と、第３回目と第４回目の注入方向とは、ゲート電極の配線方向１２０に対して対称となるようにする。
シリコン基板１０１の垂線に対して７度程度の傾きをもって斜め注入を行う。
【００３６】
このように、２回または４回に分けたイオン注入によりソース領域１１１とドレイン領域１１２を形成するので、図１に示すように、ゲート電極に対してソース領域１１１とドレイン領域１１２が対称に位置し、ソース側オフセット１１３とドレイン側オフセット１１４が等しくなる。オフセットは、半導体基板上におけるゲート絶縁膜端と拡散層領域端との距離であり、通常、０．５〜１００ｎｍが好ましい。
【００３７】
次いで、所定の熱処理を行い、ソース／ドレイン側高濃度不純物拡散領域１０８と１０９の不純物を活性化し、ゲート電極１０４の両側の半導体基板１０１内に、チャネル側接合端がゲート電極１０４よりも外側に位置するソース／ドレイン領域１１１と１１２を形成する。
上記の工程により、本発明の半導体記憶装置、すなわちゲート電極の両側に、ソース側とドレイン側でメモリ特性の揃った電荷記憶部を有する２ビット不揮発性半導体記憶装置が得られる。
【図面の簡単な説明】
【００３８】
【図１】本発明の半導体記憶装置を示す概略断面図である。
【図２】本発明の半導体記憶装置の製造方法を示す概略断面図である。
【図３】本発明の半導体記憶装置の製造方法を示す概略断面図である。
【図４】本発明の半導体記憶装置の製造方法を示す概略断面図である。
【図５】本発明の半導体記憶装置の製造方法を示す（ａ）概略断面図および（ｂ）概略平面図である。
【図６】本発明の半導体記憶装置の製造方法を示す（ａ）概略断面図および（ｂ）概略平面図である。
【図７】本発明の半導体記憶装置の製造方法を示す（ａ）（ｂ）概略平面図である。
【００３９】
【図８】従来の半導体記憶装置を示す概略断面図である。
【図９】従来の半導体記憶装置の製造方法を示す概略断面図である。
【図１０】従来の半導体記憶装置の製造方法を示す概略断面図である。
【図１１】従来の半導体記憶装置の製造方法を示す概略断面図である。
【図１２】従来の半導体記憶装置の製造方法を示す概略断面図である。
【図１３】従来の半導体記憶装置のソース側とドレイン側での電流電圧特性差を示す図である。
【符号の説明】
【００４０】
１０１  半導体基板（シリコン基板）
１０２  素子分離膜
１０３  ゲート絶縁膜
１０４  ゲート電極
１０５  ソース側側壁電荷蓄積層
１０６  ドレイン側側壁電荷蓄積層
１０７、１１０  側壁絶縁膜
１０８、１１１  ソース領域（ソース側高濃度不純物拡散領域）
１０９、１１２  ドレイン領域（ドレイン側高濃度不純物拡散領域）
１１３  ソース側オフセット
１１４  ドレイン側オフセット
１２０  ゲート電極配線方向
１３０  ソース側電荷蓄積部
１３１  ドレイン側電荷蓄積部
１５０  メモリトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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