(57)【要約】【課題】半導体集積回路装置の製造方法における電気的テスト、たとえば、パッケージテストにおいては、電源系のノイズが、信号系に悪影響を与えることを極力防止する必要がある。【解決手段】本願発明は、半導体集積回路装置の製造方法における電気的テストに際して、テストソケット内に、電源用テスト端子および電源系接地用テスト端子と連結し、信号用テスト端子と連結しない中間層配線を設けることによって、被検査デバイスの近傍に於いて、電源系と信号系の電流通路を空間的に分離できるようにしたものである。【選択図】図４
2012220438.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被検査デバイスを組み立てる工程；
（ｂ）テストボード上にテストソケットを搭載したテスト装置を準備する工程；
（ｃ）前記テスト装置の前記テストソケットに前記被検査デバイスを載置する工程；
（ｄ）前記被検査デバイスが前記テストソケットに載置された状態で、前記被検査デバイスの信号端子、電源端子および接地端子に、それぞれ信号用テストピン、電源用テストピンおよび接地用テストピンを接触させた状態で、電気的テストを実行する工程、
ここで、前記テストソケットは、以下を有する：
（ｘ１）上面および下面を有するソケット枠体；
（ｘ２）前記ソケット枠体の前記上面および前記下面間の中間層に設けられたソケット中間配線層；
（ｘ３）前記ソケット中間配線層内に設けられたソケット中間配線層内電源配線およびソケット中間配線層内接地配線；
（ｘ４）前記ソケット枠体の前記上面と前記下面との間を貫通する前記信号用テストピン；
（ｘ５）前記ソケット枠体の前記上面と前記ソケット中間配線層との間を貫通し、前記ソケット中間配線層内電源配線と電気的に接続された前記電源用テストピン；
（ｘ６）前記ソケット枠体の前記上面と前記ソケット中間配線層との間を貫通し、前記ソケット中間配線層内接地配線と電気的に接続された前記接地用テストピン、
ここで、前記電源用テストピンと前記接地用テストピンの間には、直接又は間接にバイパスコンデンサが電気的に接続されており、前記信号用テストピンは、前記ソケット中間配線層と電気的に接続されていない。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、前記テストソケットは、更に以下を有する：
（ｘ７）前記ソケット枠体の前記ソケット中間配線層と前記下面との間を貫通し、前記ソケット中間配線層内電源配線と電気的に接続された電源用中継ピン；
（ｘ８）前記ソケット枠体の前記ソケット中間配線層と前記下面との間を貫通し、前記ソケット中間配線層内接地配線と電気的に接続された接地用中継ピン、
ここで、前記電源用中継ピンおよび前記接地用中継ピンは、平面的に見て、前記信号用テストピンよりも外側に配置されている。
【請求項３】
前記２項の半導体集積回路装置の製造方法において、前記電源用中継ピンおよび前記接地用中継ピンのそれぞれの総断面積は、前記電源用テストピンおよび前記接地用テストピンのそれぞれの総断面積よりも大きい。
【請求項４】
前記２項の半導体集積回路装置の製造方法において、前記テストボードは、以下を有する：
（ｙ１）電源用テストボード中間配線と接地用テストボード中間配線を有する電源＆接地用テストボード中間配線層；
（ｙ２）前記電源＆接地用テストボード中間配線層よりも下層に設けられ、信号用テストボード中間配線を有する信号用テストボード中間配線層；
（ｙ３）前記信号用テストボード中間配線および前記信号用テストピンと電気的に接続し、且つ、前記電源＆接地用テストボード中間配線層の中央部をこれと電気的に接続することなく、前記テストボードの上面と前記信号用テストボード中間配線層との間を貫通する信号用上部ビア；
（ｙ４）前記電源用テストボード中間配線および前記テストボードの前記上面と前記電源＆接地用テストボード中間配線層との間を貫通し、前記電源用中継ピンと電気的に接続された電源用上部ビア；
（ｙ５）前記テストボードの前記上面と前記電源＆接地用テストボード中間配線層との間を貫通し、前記接地用テストボード中間配線および前記接地用中継ピンと電気的に接続された接地用上部ビア。
【請求項５】
前記１項の半導体集積回路装置の製造方法において、前記バイパスコンデンサは、前記テストソケット内に設けられている。
【請求項６】
前記５項の半導体集積回路装置の製造方法において、前記バイパスコンデンサは、前記ソケット中間配線層内電源配線と前記ソケット中間配線層内接地配線の間に接続されている。
【請求項７】
前記６項の半導体集積回路装置の製造方法において、前記バイパスコンデンサは、前記ソケット中間配線層の下側に設けられている。
【請求項８】
前記４項の半導体集積回路装置の製造方法において、前記テストボードは、更に以下を有する：
（ｙ６）前記信号用テストボード中間配線層と前記テストボードの下面との間を貫通し、前記信号用テストボード中間配線層と電気的に接続された信号用下部ビア；
（ｙ７）前記電源＆接地用テストボード中間配線層と前記テストボードの前記下面との間を貫通し、前記電源＆接地用テストボード中間配線層と接続することなく、前記電源用テストボード中間配線と電気的に接続された電源用下部ビア；
（ｙ８）前記電源＆接地用テストボード中間配線層と前記テストボードの前記下面との間を貫通し、前記信号用テストボード中間配線層と接続することなく、前記接地用テストボード中間配線と電気的に接続された接地用下部ビア。
【請求項９】
前記８項の半導体集積回路装置の製造方法において、前記信号用下部ビアは、平面的に見て、前記電源用下部ビアおよび前記接地用下部ビアよりも外側にある。
【請求項１０】
前記３項の半導体集積回路装置の製造方法において、前記電源用中継ピンおよび前記接地用中継ピンは、それぞれ複数本のピンから構成されている。
【請求項１１】
前記１項の半導体集積回路装置の製造方法において、前記被検査デバイスはＢＧＡパッケージであって、
前記（ａ）工程は、
（ｚ１）配線基板を準備する工程と、
（ｚ２）前記配線基板上に接着剤層を介して半導体チップを搭載する工程と、
（ｚ３）前記半導体チップ上のボンディングパッドと前記配線基板上の外部リードとをボンディングワイヤにより電気的に接続する工程と、
（ｚ４）前記配線基板４の上面、前記半導体チップ２、前記ボンディングワイヤ、および前記外部リードを封止樹脂体により封止する工程と、
（ｚ５）前記配線基板の下面に、複数の半田ボールを搭載し、半田バンプ電極を形成する工程と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法における電気的テスト技術（パッケージテスト、ウエハテスト）に適用して有効な技術に関する。
【背景技術】
【０００２】
日本実開平５−２３５３８号公報（特許文献１）には、ＩＣ（ＩＮｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）デバイスの電気的テストのためのソケット（以後「テストソケット」という）の上部表面上に、バイパスコンデンサとしてのチップコンデンサを設ける技術が開示されている。
【０００３】
日本特開２００９−８５９４８号公報（特許文献２）または、これに対応する米国特許公開２００９−８５５９３号公報（特許文献３）には、テストソケットの上部表面上のプリント配線間、または、それらの上方のテストピン間に、バイパスコンデンサとしてのチップコンデンサを設ける技術が開示されている。
【０００４】
日本特開２０１０−４３８７４号公報（特許文献４）には、テストソケットと、これを搭載するテスト基板（テストボード）の間に補助基板を設けて、この補助基板の下面に、バイパスコンデンサとしてのチップコンデンサを設ける技術が開示されている。
【０００５】
日本特開平１１−３０７２１０号公報（特許文献５）には、テストソケットの下面側に下面空間を設け、そこにバイパスコンデンサとしてのチップコンデンサを搭載するコンデンサ取り付け基板を設ける技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】実開平５−２３５３８号公報
【特許文献２】特開２００９−８５９４８号公報
【特許文献３】米国特許公開２００９−８５５９３号公報
【特許文献４】特開２０１０−４３８７４号公報
【特許文献５】特開平１１−３０７２１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）等の半導体集積回路装置の電気的テスト、たとえばパッケージテストにおいては、一般にＬＳＩテスティング治具が使用される。このＬＳＩテスティング治具は、通常、テストボード、その上に取り付けられたテストソケット等から構成されている。このテストボードは、多層配線樹脂基板であり、各配線層は、基本的に信号用配線層と電源用配線層に大別される。また、テストボード内には、多数のビア配線が設けられており、このビア配線は、たとえば最上層の電源パッド、中間の電源配線層および最下層のパッド等を相互接続する貫通ビア配線と、たとえば最上層の信号パッドおよび中間の信号配線層間等を相互接続する部分ビア配線に大別される。貫通ビア配線は、主に電源用に使用され、部分ビア配線は、主に信号用に使用される。
【０００８】
半導体集積回路装置の電気的テスト（パッケージテスト等）においては、テストヘッド内の電源からプローブ（プローブピン、プローブ針）等に至る比較的長い経路を介して供給される電源電圧の変動を防止するために、通常、テストボード上等（たとえば、下面）に、電界コンデンサ等の大容量のバイパスコンデンサを設置している。テストボードの設計に於いては、被テストデバイスであるＬＳＩとバイパスコンデンサ間の距離をできる限り短くすることが求められる。しかしながら、半導体集積回路装置の高機能化に伴うピン数の増大などにより、それに対応するテストボードの配線層の数は増加の一途をたどっており、ＬＳＩとバイパスコンデンサ間の距離は、徐々に大きくなる傾向にある。
【０００９】
従って、電源変動によるノイズ成分が信号系統に影響を与えないように、電源系と信号系のクロストークを極力低減することが重要となる。
【００１０】
本願発明は、これらの課題を解決するためになされたものである。
【００１１】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
すなわち、本願の一つの発明は、半導体集積回路装置の製造方法における電気的テストに際して、テストソケット内に、電源用テスト端子および電源系接地用テスト端子と連結し、信号用テスト端子と連結しない中間層配線を設けることによって、被検査デバイスの近傍に於いて、電源系と信号系の電流通路を空間的に分離できるようにしたものである。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１６】
すなわち、半導体集積回路装置の製造方法における電気的テストに際して、テストソケット内に、電源用テスト端子および電源系接地用テスト端子と連結し、信号用テスト端子と連結しない中間層配線を設けることによって、被検査デバイスの近傍に於いて、電源系と信号系の電流通路を空間的に分離できるようにしたので、電源ノイズが信号系に影響することを極力防止することができる。
【図面の簡単な説明】
【００１７】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法における要部プロセスである電気的テスト工程に使用する試験装置の全体構成を説明するためのパッケージテスト装置全体模式断面図である。
【図２】本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程の対象デバイスの一例のＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージ型デバイスの全体模式断面図である。
【図３】図２の半導体チップ２のデバイス面の模式レイアウト図である。
【図４】本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスである電気的テスト工程の概要を説明するためのパッケージテスト装置の要部模式断面図である。
【図５】本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程に使用する試験装置のテストボードの一例の上面図である。
【図６】図５のＸ−Ｘ’断面に対応するテストボードおよびその周辺の模式断面図である。
【図７】図６のテストボード（多層配線基板）の各配線層の構成を示す模式断面図である。
【図８】図６のテストソケットおよび被検査デバイスの構成を示す模式断面図である。
【図９】図８のソケット中間配線基板１４（ソケット中間配線層１２）の上面図である。
【図１０】図６のテストボードのコアロジック回路系電源＆接地用テストボード中間配線層Ｌｖｃの上面図である。
【図１１】図６のテストボードの信号用テストボード中間配線層Ｌｓの上面図である。
【図１２】本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程に使用する試験装置のテストボードおよびその周辺の変形例を説明するためのテストボードおよびその周辺の模式断面図（図５のＸ−Ｘ’断面に対応）である。
【図１３】図１２のテストソケットおよび被検査デバイスの構成を示す模式断面図である。
【図１４】図１３のソケット中間配線基板１４（ソケット中間配線層１２）の上面図である。
【図１５】図１２のテストボードのコアロジック回路系電源＆接地用テストボード中間配線層Ｌｖｃの上面図である。
【図１６】図１２のテストボードの信号用テストボード中間配線層Ｌｓの上面図である。
【発明を実施するための形態】
【００１８】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１９】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）被検査デバイスを組み立てる工程；
（ｂ）テストボード上にテストソケットを搭載したテスト装置を準備する工程；
（ｃ）前記テスト装置の前記テストソケットに被検査デバイスを載置する工程；
（ｄ）前記被検査デバイスが前記テストソケットに載置された状態で、前記被検査デバイスの信号端子、電源端子および接地端子に、それぞれ信号用テストピン、電源用テストピンおよび接地用テストピンを接触させた状態で、電気的テストを実行する工程、
ここで、前記テストソケットは、以下を有する：
（ｘ１）上面および下面を有するソケット枠体；
（ｘ２）前記ソケット枠体の前記上面および前記下面間の中間層に設けられたソケット中間配線層；
（ｘ３）前記ソケット中間配線層内に設けられたソケット中間配線層内電源配線およびソケット中間配線層内接地配線；
（ｘ４）前記ソケット枠体の前記上面と前記下面との間を貫通する前記信号用テストピン；
（ｘ５）前記ソケット枠体の前記上面と前記ソケット中間配線層との間を貫通し、前記ソケット中間配線層内電源配線と電気的に接続された前記電源用テストピン；
（ｘ６）前記ソケット枠体の前記上面と前記ソケット中間配線層との間を貫通し、前記ソケット中間配線層内接地配線と電気的に接続された前記接地用テストピン、
ここで、前記電源用テストピンと前記接地用テストピンの間には、直接又は間接にバイパスコンデンサが電気的に接続されており、前記信号用テストピンは、前記ソケット中間配線層と電気的に接続されていない。
【００２０】
２．前記１項の半導体集積回路装置の製造方法において、前記テストソケットは、更に以下を有する：
（ｘ７）前記ソケット枠体の前記ソケット中間配線層と前記下面との間を貫通し、前記ソケット中間配線層内電源配線と電気的に接続された電源用中継ピン；
（ｘ８）前記ソケット枠体の前記ソケット中間配線層と前記下面との間を貫通し、前記ソケット中間配線層内接地配線と電気的に接続された接地用中継ピン、
ここで、前記電源用中継ピンおよび前記接地用中継ピンは、平面的に見て、前記信号用テストピンよりも外側に配置されている。
【００２１】
３．前記２項の半導体集積回路装置の製造方法において、前記電源用中継ピンおよび前記接地用中継ピンのそれぞれの総断面積は、前記電源用テストピンおよび前記接地用テストピンのそれぞれの総断面積よりも大きい。
【００２２】
４．前記２または３項の半導体集積回路装置の製造方法において、前記テストボードは、以下を有する：
（ｙ１）電源用テストボード中間配線と接地用テストボード中間配線を有する電源＆接地用テストボード中間配線層；
（ｙ２）前記電源＆接地用テストボード中間配線層よりも下層に設けられ、信号用テストボード中間配線を有する信号用テストボード中間配線層；
（ｙ３）前記信号用テストボード中間配線および前記信号用テストピンと電気的に接続し、且つ、前記電源＆接地用テストボード中間配線層の中央部をこれと電気的に接続することなく、前記テストボードの上面と前記信号用テストボード中間配線層との間を貫通する信号用上部ビア；
（ｙ４）前記電源用テストボード中間配線および前記テストボードの前記上面と前記電源＆接地用テストボード中間配線層との間を貫通し、前記電源用中継ピンと電気的に接続された電源用上部ビア；
（ｙ５）前記テストボードの前記上面と前記電源＆接地用テストボード中間配線層との間を貫通し、前記接地用テストボード中間配線および前記接地用中継ピンと電気的に接続された接地用上部ビア。
【００２３】
５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、前記バイパスコンデンサは、前記テストソケット内に設けられている。
【００２４】
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記バイパスコンデンサは、前記ソケット中間配線層内電源配線と前記ソケット中間配線層内接地配線の間に接続されている。
【００２５】
７．前記１から６項のいずれか一つの半導体集積回路装置の製造方法において、前記バイパスコンデンサは、前記ソケット中間配線層の下側に設けられている。
【００２６】
８．前記４から７項のいずれか一つの半導体集積回路装置の製造方法において、前記テストボードは、更に以下を有する：
（ｙ６）前記信号用テストボード中間配線層と前記テストボードの下面との間を貫通し、前記信号用テストボード中間配線層と電気的に接続された信号用下部ビア；
（ｙ７）前記電源＆接地用テストボード中間配線層と前記テストボードの前記下面との間を貫通し、前記信号用テストボード中間配線層と接続することなく、前記電源用テストボード中間配線と電気的に接続された電源用下部ビア；
（ｙ８）前記電源＆接地用テストボード中間配線層と前記テストボードの前記下面との間を貫通し、前記電源＆接地用テストボード中間配線層と接続することなく、前記接地用テストボード中間配線と電気的に接続された接地用下部ビア。
【００２７】
９．前記８項の半導体集積回路装置の製造方法において、前記信号用下部ビアは、平面的に見て、前記電源用下部ビアおよび前記接地用下部ビアよりも外側にある。
【００２８】
１０．前記２から９項のいずれか一つの半導体集積回路装置の製造方法において、前記電源用中継ピンおよび前記接地用中継ピンは、それぞれ複数本のピンから構成されている。
【００２９】
１１．前記１項の半導体集積回路装置の製造方法において、前記被検査デバイスはＢＧＡパッケージであって、
前記（ａ）工程は、
（ｚ１）配線基板を準備する工程と、
（ｚ２）前記配線基板上に接着剤層を介して半導体チップを搭載する工程と、
（ｚ３）前記半導体チップ上のボンディングパッドと前記配線基板上の外部リードとをボンディングワイヤにより電気的に接続する工程と、
（ｚ４）前記配線基板４の上面、前記半導体チップ２、前記ボンディングワイヤ、および前記外部リードを封止樹脂体により封止する工程と、
（ｚ５）前記配線基板の下面に、複数の半田ボールを搭載し、半田バンプ電極を形成する工程と、を有する。
【００３０】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３１】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００３２】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００３３】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３４】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３５】
５．「ウエハ」、「半導体チップ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３６】
６．半導体集積回路装置、半導体装置等の電気的試験は、ウエハ状態で試験を実行する「ウエハプローブテスト」と、チップに分離した状態またはパッケージされた状態で試験を実行する「パッケージテスト」に分類できる。ウエハプローブテストには、ＤＣパラメトリックテストやプローブテストが含まれる。一方、パッケージテストには、いわゆる選別テスト、最終テスト、スクリーニングテスト、バーンインテスト、テストバーンイン等が含まれる。本願では、主にパッケージテストを例に取り具体的に説明する。
【００３７】
また、「テストボード」というときは、特に、そうでない旨、明記した場合、または、明らかに、そうでないことが明白な場合を除き、パッケージテストにおいて、被検査デバイス用テストソケットを搭載した主要な配線基板を指し、ウエハプローブテストにおいては、プローブカードの主要部を構成する配線基板を指すものとする。
【００３８】
更に、「信号用テストピン」、「電源用テストピン」、「接地用テストピン」とは、特に、そうでない旨、明記した場合、または、明らかに、そうでないことが明白な場合を除き、パッケージテストにおいて、それぞれの機能に対応する被検査デバイス用テストソケットのテスト端子（通常、ポゴピンが使われるが、それ以外でも良い）を指し、ウエハプローブテストにおいては、プローブカードに取り付けられたプローブ針を指すものとする。ここで、「テストソケット」とは、被検査デバイスをセットして、検査を実行するための構造体であり、テスト端子が被検査デバイス側の端子（信号端子、電源端子、接地端子等）とコンタクトできるようにされた基板、枠体、配線構造体等を含む。
【００３９】
７．本願に於いて、「ソケット中間配線層」とは、ソケット又はソケット枠体の上面の被検査デバイスとのコンタクト平面と、ソケット枠体の下面のテストボードとのコンタクト平面との間の「中間層」に対応する配線層をいう。この配線層は、通常、絶縁基板の両面に配線を設けた両面構造（たとえば、上が電源配線で、下が接地配線）であるが、片方の面に設けたものでも良い。
【００４０】
また、「中継ピン」とは、ソケット内に於いて、ソケット中間配線層とソケット枠体の下面間を電気的に繋ぐポゴピン等（ポゴピンに限定されず、その他のピン又はビア配線等でも良い）の中継連結部材である。なお、本願に於いて、「ビア」とは、特にそうでない旨明記した場合、および文脈から明らかにそうでない場合を除き、ビア配線等を示すものとする。
【００４１】
更に、「テストボード中間配線層」とは、テストボードの上面のソケットとのコンタクト平面と、テストボードの下部ポゴピンとのコンタクト平面との間の「中間層」に対応する配線層をいう。この配線層は、通常、ある機能に対応する配線とそれに対応する接地配線の一対のサブ層等からなる２層構造（または多層構造）であるが（たとえば、信号配線、電源配線と接地配線等）、単一層の構造としてもよい。
【００４２】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４３】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４４】
１．本願の一実施の形態の半導体集積回路装置の製造方法における要部プロセスである電気的テスト工程に使用する試験装置の全体構成の説明（主に図１）
以下では、典型的なテスト装置を例にとり具体的に説明するが、これらは一例であり、たとえば、テスト電源部５５（図１参照）は、テスタ本体５１の外、テストヘッド５２内や、テストボード２１上に設けても良い。
【００４５】
また、以下の例では、テストヘッド５２とテストボード２１の相互接続は、ポゴピンを用いたものを例示したが、これは単なる一例であり、その他の接続方法でもよいことはいうまでもない。
【００４６】
図１は本願の一実施の形態の半導体集積回路装置の製造方法における要部プロセスである電気的テスト工程に使用する試験装置の全体構成を説明するためのパッケージテスト装置全体模式断面図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における要部プロセスである電気的テスト工程に使用する試験装置の全体構成を説明する。
【００４７】
図１に示すように、テスト装置１のテスタヘッド５２の上面に、必要に応じて、パフォーマンスボード２４等の補助ボード、ポゴピン群２３等を介して、テストボード２１が設置されている。テストボード２１の上面２１ａには、テストソケット２２が取り付けられており、このテストソケット２２内のソケット端子１５（テスト端子）に被検査デバイス３（たとえば、ＢＧＡ等の半導体パッケージ）のバンプ電極９（すなわち、外部端子であり、ＱＦＰ等の場合は、外部リード）をコンタクトさせた状態で電気的試験を実行する。電気的試験の際の電源やテスト信号は、テスト装置１のテスタ本体５１に設けられたテスタ電源５５およびテスト回路部５４から電源＆信号ケーブル５３（たとえば数千本のケーブルの束からなる）を介し、更にテスタヘッド５２内、パフォーマンスボード２４、ポゴピン群２３、テストボード２１のポゴピンによる接続部（ポゴ座）２７、テストボード２１内の配線（ビアを含む）、テストソケット２２、ソケット端子１５（テスト端子）等を介して、被検査デバイス３に供給される（計測はこの逆経路である）。
【００４８】
２．本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程の対象デバイスの一例の説明（主に図２および図３）
本願の発明の適用される対象製品は、広く、半導体集積回路装置の全般に及ぶが、以下では、具体例として、標準的なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を搭載した半導体チップおよびそれを封止したデバイスを例にとり、具体的に説明する。ここでは、パッケージ形式として、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型パッケージを例に取り、具体的に説明するが、ＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）型パッケージでも、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ），ＱＦＮ（Ｑｕａｄ  Ｆｌａｔ  Ｎｏｎ−ｌｅａｄｅｄ  Ｐａｃｋａｇｅ）等その他のパッケージでも良いことは、言うまでもない。
【００４９】
図２は本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程の対象デバイスの一例のＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージ型デバイスの全体模式断面図である。図３は図２の半導体チップ２のデバイス面の模式レイアウト図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程の対象デバイスの一例を説明する。
【００５０】
図２にプラスチックＢＧＡ型パッケージ３を示す。図２に示すように、被検査デバイス３の断面に於いて、配線基板４上に、接着剤層５を介して半導体チップ２が搭載されており、半導体チップ２のデバイス面２ａ上のボンディングパッド１１と配線基板４上の外部リード６の間に、金ワイヤ等のボンディングワイヤ７が接続されている。この配線基板４の上面には、半導体チップ２、ボンディングワイヤ７、外部リード６等を封止するように、封止樹脂体８が形成されており、配線基板４の下面には、複数の（通常、百個から数百個以上程度）の半田バンプ電極９（信号端子、電源端子、接地端子等の外部端子）が設けられている。
【００５１】
なお、図２に示すプラスチックＢＧＡ型パッケージ３は、以下の順序で組み立てられる。最初に配線基板４を準備し、その配線基板４上に接着剤層５を介して半導体チップ２を搭載する。次に、半導体チップ２のデバイス面２ａ上のボンディングパッド１１と配線基板４上の外部リード６とを金ワイヤ等のボンディングワイヤ７により電気的に接続する。次に、配線基板４の上面、半導体チップ２、ボンディングワイヤ７、および外部リード６を封止樹脂体８により封止する。次に、配線基板４の下面には、複数の半田ボールを搭載し、半田バンプ電極９を形成する。
【００５２】
通常のＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の電源電圧は、１ボルト系電源、３ボルト系電源、５ボルト系電源等の多電源系となっており、その電流は比較的大きいので、バンプ電極９（個数は、例えば、数百個）の半分程度は、電源端子およびそれに対応する接地端子となっている。たとえば、１ボルト系電源を例に取れば、以下に説明する図３に示すように、チップ上の電源パッドＶｄｄは、パッケージ３内で枝分かれして、多数の電源端子、すなわち、電源用バンプ電極に接続されている。なお、その他の多くの部分は信号端子が占めており、残りが、その他の各種の端子である。
【００５３】
図３に、ＣＭＯＳ集積回路チップ２のレイアウトの概要を示す。図３に示すように、半導体チップ２の上面２ａ（デバイス面または第１の主面）の周辺部のパッド配置領域には、外部電源電極Ｖｄｄ（電源パッド、電源端子）、接地電極Ｇｎｄ（接地パッド、接地端子）、複数の入出力パッド（Ｉ/Ｏ）等のボンディングパッド１１が設けられており、その内側には、内部領域の各回路に電源を供給する電源幹配線が設けられている。チップ２の上面２ａの内部領域には、たとえば、ＣＰＵを中心としたコアロジック領域ＣＬ、各回路へクロックを供給するＰＬＬ回路部（ＰＬＬ）、メモリ回路部（ＳＲＡＭ）、外部メモリ等とのインターフェースを構成する高速インターフェース回路部（ＢＵＳ）、ビルトインセルフテスト回路部（ＢＩＳＴ）等が設けられている。
【００５４】
３．本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスである電気的テスト工程の概要説明（主に図４）
このセクションでは、セクション２で説明した被検査デバイスをセクション１で説明したテスト装置を使用して、電気的テストを実行するためのテストボードとその周辺構造等のアウトラインについて説明する。
【００５５】
ここでは、パッケージテストを例に取り、具体的に説明するが、ウエハテスト等の他の形式の電気的テストにも適用できることは言うまでもない。
【００５６】
以下の電気的試験装置の要部図面では、図示の都合上、多数ある信号ラインおよび電源系（電源および対応する接地ライン）の内、代表のみ（１本から数本程度）を示す。また、通常、バイパスコンデンサは、一つの電源系に１０個から数十個程度設置するが、以下の図では、代表として、１から２個程度を表示する。
【００５７】
図４は本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスである電気的テスト工程の概要を説明するためのパッケージテスト装置の要部模式断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における要部プロセスである電気的テスト工程の概要を説明する。
【００５８】
現在のロジック回路システムは、システムクロックに同期してオンおよびオフを繰り返す非常に多くのスイッチの集合体と考えられるから、そのオンオフに対応して、電源電流および電源電圧も変動することになり、これが電源ノイズの原因である。テスト装置の被検査デバイス周辺は、比較的小さな空間に多くの電流通路が存在するため、クロストークの回避は特に重要である。
【００５９】
まず、テストソケット近傍における信号系電流通路と電源系電流通路のクロストークの回避を検討する。図４に示すように、被検査デバイス３の下面には、信号端子９ｓ、電源端子９ｖ、接地端子９ｇがあり、電気的テストの際には、これらに対して、それぞれ信号用テストピン１５ｓ、電源用テストピン１５ｖ、接地用テストピン１５ｇがコンタクトしている。ここで、信号用テストピン１５ｓは、ソケット中間配線基板１４に作られたソケット中間配線層１２に接続されることなく、テストソケット２２（テストソケット枠体）の上面２２ａと下面２２ｂ間を貫通している。一方、電源用テストピン１５ｖおよび接地用テストピン１５ｇは、ソケット中間配線層１２に接続され、水平位置が外方へシフトして、それぞれ電源用中継ピン１６ｖおよび接地用中継ピン１６ｇに接続されている。すなわち、電源用テストピン１５ｖおよび接地用テストピン１５ｇは、テストソケット２２の上面２２ａとソケット中間配線層１２の間を貫通しており、電源用中継ピン１６ｖおよび接地用中継ピン１６ｇは、ソケット中間配線層１２とテストソケット２２の下面２２ｂ間を貫通している。ここで、電源用中継ピン１６ｖおよび接地用中継ピン１６ｇは、テストソケット２２内に於いて、平面的に見て、信号用テストピン１５ｓよりも外側に配置されている。このようにすることによって、電源系と信号系の間のクロストークを防止することができる。
【００６０】
また、電源用テストピン１５ｖおよび接地用テストピン１５ｇ（信号用テストピン１５ｓも同じ）の断面積と比較して、電源用中継ピン１６ｖおよび接地用中継ピン１６ｇの断面積を大きくすると、電源と被検査デバイス間のインダクタンスを下げるのに有効である。具体的に断面積を増やす方法としては、ピンの本数を増やす方法（すなわち、電源用中継ピン１６ｖおよび接地用中継ピン１６ｇの本数を複数本とする方法である）と、１本のピンの径を増やす方法がある。また、ピンの本数を増やすと同時に、各ピンの径を増やす方法もある。更に、各ピンの径を増やすことは、レイアウト上の面積効率を上げる効果がある。また、ピンの単価は、径にあまり依存しないので、価格的にも有利である。なお、各ピンの具体的な径を例示すると、以下のごとくである。すなわち、信号用テストピン１５ｓ、電源用テストピン１５ｖおよび接地用テストピン１５ｇの直径は、たとえば０．３ミリメートル程度、電源用中継ピン１６ｖおよび接地用中継ピン１６ｇの直径は、たとえば０．４ミリメートル程度である。
【００６１】
なお、本願に於いては、テストソケット２２（テストソケット枠体）とテストソケット２２の蓋、被検査デバイス押さえ部材等は、種々の形式があるためテストソケット２２とは別の部材と考えている。
【００６２】
テストソケット２２内、たとえば、ソケット中間配線層１２の下方には、電源用テストピン１５ｖおよび接地用テストピン１５ｇ間には、直接又は間接に電源−接地間のバイパスコンデンサ１０が接続されている。ここで、一つのバイパスコンデンサ１０の容量は、たとえば、１マイクロファラドから０．０１マイクロファラド程度である。
【００６３】
テストソケット２２は、テストボード２１上に搭載されており、各信号用テストピン１５ｓは、テストボード２１の上面２１ａで、対応する信号用上部ビア１７ｓとコンタクトしており、電源用中継ピン１６ｖおよび接地用中継ピン１６ｇは、同様に、それぞれ電源用上部ビア１７ｖおよび接地用上部ビア１７ｇとコンタクトしている。テストボード２１内に於いて、電源用上部ビア１７ｖおよび接地用上部ビア１７ｇは、コアロジック回路系電源＆接地用テストボード中間配線層Ｌｖｃ（電源＆接地用テストボード中間配線層）と接続され、平面的に外方へシフトされている。すなわち、電源用上部ビア１７ｖおよび接地用上部ビア１７ｇは、テストボード２１の上面２１ａと電源＆接地用テストボード中間配線層Ｌｖｃの間を貫通している。
【００６４】
各信号用上部ビア１７ｓは、電源＆接地用テストボード中間配線層Ｌｖｃよりも下方に設けられた信号用テストボード中間配線層Ｌｓと接続され、（電源＆接地用テストボード中間配線層Ｌｖｃと接続されることなく）電源用上部ビア１７ｖおよび接地用上部ビア１７ｇよりも平面的に外方へシフトされている。すなわち、各信号用上部ビア１７ｓは、テストボード２１の上面２１ａと信号用テストボード中間配線層Ｌｓの間を貫通している。このようのコアロジック回路系電源＆接地用テストボード中間配線層Ｌｖｃ（電源＆接地用テストボード中間配線層）よりも下層に信号用テストボード中間配線層Ｌｓを持ってくることによって、テストボード２１の被検査デバイス３に比較的近い部分で、電源系のビア位置を外側へシフトできるので、それよりもテスタ（電源）に近い部分のビアや配線の自由度が飛躍的に向上する。
【００６５】
外方へシフトされた電源用上部ビア１７ｖおよび接地用上部ビア１７ｇは、それぞれ電源用下部ビア１８ｖおよび接地用下部ビア１８ｇを介して、テストボード２１の下面２１ｂに導かれる。同様に、電源用下部ビア１８ｖおよび接地用下部ビア１８ｇよりも外側へシフトされた各信号用上部ビア１７ｓは、それぞれ信号用下部ビア１８ｓを介して、テストボード２１の下面２１ｂに導かれる。すなわち、電源用下部ビア１８ｖおよび接地用下部ビア１８ｇは、信号用テストボード中間配線層Ｌｓと接続されることなく、コアロジック回路系電源＆接地用テストボード中間配線層Ｌｖｃ（電源＆接地用テストボード中間配線層）とテストボード２１の下面２１ｂの間を貫通している。一方、信号用下部ビア１８ｓは、信号用テストボード中間配線層Ｌｓとテストボード２１の下面２１ｂの間を貫通している。
【００６６】
ここで、信号用下部ビア１８ｓは、テストボード２１内に於いて、平面的に見て、電源用下部ビア１８ｖおよび接地用下部ビア１８ｇよりも外側に配置されている。このことによって、被検査デバイスの信号端子が増加しても、そのレイアウトを比較的容易に行うことができる。これは、外周部の方が、面積が大きいからである。
【００６７】
ここで、各ビアの径を具体的に例示するとすれば以下のごとくである。すなわち、テストボード２１の全ビアの径を例えば同じとして、その径は、たとえば、０．１５ミリメートル程度である。なお、ビアによって、その径を異ならせても良い。
【００６８】
４．本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程に使用する試験装置の要部詳細説明（主に図５から図１１）
このセクションでは、セクション３で説明した方法を具体的な端子配置を有する被検査デバイスに適用する際の例を詳細に説明する。
【００６９】
図５は本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程に使用する試験装置のテストボードの一例の上面図である。図６は図５のＸ−Ｘ’断面に対応するテストボードおよびその周辺の模式断面図である。図７は図６のテストボード（多層配線基板）の各配線層の構成を示す模式断面図である。図８は図６のテストソケットおよび被検査デバイスの構成を示す模式断面図である。図９は図８のソケット中間配線基板１４（ソケット中間配線層１２）の上面図である。図１０は図６のテストボードのコアロジック回路系電源＆接地用テストボード中間配線層Ｌｖｃの上面図である。図１１は図６のテストボードの信号用テストボード中間配線層Ｌｓの上面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程に使用する試験装置の要部の詳細を説明する。
【００７０】
まず、図５にテストボード２１の上面周辺の概要を示す。図５に示すように、テストボード２１の中央部には、矩形（または円形）の絶縁基板をその基体とし、その上面２１ａにテストソケット２２が搭載されている。一方、テストボード２１の周辺部には、ポゴ座２７（下部ポゴピンとのコンタクト部）が設けられており、これらのポゴ座２７には、テストボード下ポゴピン群２３がコンタクトされている。具体的な各部の寸法を例示すると、以下のごとくである。すなわち、テストボード２１の全幅は、たとえば５０センチメートル程度、厚さは、たとえば５ミリメートル程度、テストソケット２２の全幅は、たとえば５センチメートル程度、厚さはたとえば７ミリメートル程度である。
【００７１】
次に、図５のＸ−Ｘ’断面を図６に示す。図６に示すように、被検査デバイス３の下面には、電源端子９ｖ、接地端子９ｇ、信号端子９ｓ等のバンプ電極９が多数設けられている。電気的テストの際には、電源端子９ｖ、接地端子９ｇ、信号端子９ｓ等には、それぞれの機能に対応して、信号用テストピン１５ｓ、電源用テストピン１５ｖ、接地用テストピン１５ｇ等のテスト端子がコンタクトしている。信号用テストピン１５ｓは、テストソケット２２（テストソケット枠体）の上面２２ａと下面２２ｂの間を貫通しており、電源用テストピン１５ｖおよび接地用テストピン１５ｇは、テストソケット２２の上面２２ａとソケット中間配線基板１４等の上に作られたソケット中間配線層１２の間を貫通している。電源用テストピン１５ｖと接地用テストピン１５ｇの間には、直接又は間接にバイパスコンデンサ１０が接続されており、このバイパスコンデンサ１０は、たとえば、テストソケット２２の内部であって、ソケット中間配線層１２の下方に配置されている。電源用テストピン１５ｖと接地用テストピン１５ｇは、ソケット中間配線層１２に接続され、平面的に信号用テストピン１５ｓよりも外方にシフトされ、そのシフトされた位置から、それぞれ電源用中継ピン１６ｖおよび接地用中継ピン１６ｇを介して、テストソケット２２の下面２２ｂに導かれる。すなわち、電源用中継ピン１６ｖおよび接地用中継ピン１６ｇは、ソケット中間配線層１２とテストソケット２２の下面２２ｂの間を貫通している。
【００７２】
図４で説明したのと同様に、図６に示すように、テストソケット２２は、テストボード２１の上面２１ａ上に搭載されている。テストソケット２２の下面２２ｂにおいて、各信号用テストピン１５ｓは、信号用上部ビア１７ｓとコンタクトしており、電源用中継ピン１６ｖおよび接地用中継ピン１６ｇは、同様に、それぞれ電源用上部ビア１７ｖおよび接地用上部ビア１７ｇとコンタクトしている。電源用上部ビア１７ｖおよび接地用上部ビア１７ｇは、テストボード２１の上面２１ａとテストボード２１内に作られたコアロジック回路系電源＆接地用テストボード中間配線層Ｌｖｃ（電源＆接地用テストボード中間配線層）の間を貫通している。一方、各信号用上部ビア１７ｓは、テストボード２１の上面２１ａと電源＆接地用テストボード中間配線層Ｌｖｃよりも下方に設けられた信号用テストボード中間配線層Ｌｓの間を貫通している。
【００７３】
電源用上部ビア１７ｖおよび接地用上部ビア１７ｇは、電源＆接地用テストボード中間配線層Ｌｖｃによって、平面的に外方にシフトされており、シフトされた位置でそれぞれ電源用下部ビア１８ｖおよび接地用下部ビア１８ｇを介して、テストボード２１の下面２１ｂに導かれる。一方、各信号用上部ビア１７ｓは、信号用テストボード中間配線層Ｌｓによって、電源用下部ビア１８ｖおよび接地用下部ビア１８ｇよりも平面的に外方の位置にシフトされ、その位置で、信号用下部ビア１８ｓによって、テストボード２１の下面２１ｂに導かれる。
【００７４】
テストボード２１の下面２１ｂと、パフォーマンスボード２４（図１）の接続は、テストボード２１の下面２１ｂのポゴ座２７とテストボード下ポゴピン群２３によって行われる。
【００７５】
次に、テストボード２１内の具体的配線構造の一例を図７に示す。図７に示すように、テストボード２１は、たとえば２０層程度の多層配線基板である。ここで、電源系配線層は、通常、各種の電源配線とそれに対応する接地配線の対から構成されており、信号系配線層も、各信号配線層とこれに対応する接地配線層の対から構成されている。
【００７６】
この例では、電流容量の比較的大きな大電流電源＆接地用テストボード中間配線層群Ｇｖｈは、比較的上方に設けられており、デジタル信号用テストボード中間配線層群Ｇｄｓは、比較的中央部の層に設けられている。一方、電流容量の比較的小さな小電流電源＆接地用テストボード中間配線層群Ｇｖｓは、比較的下方に設けられている。最上層は、一般にほぼ全面に、シールド用の全面接地層Ｖｇｓが設けられ、最下層には、たとえば、予備的なその他の配線層Ｗｘが設けられている。ここで、アナログ系の配線層、すなわち、アナログ信号用テストボード中間配線層Ｌａｓが必要な場合は、たとえば、デジタル信号用テストボード中間配線層群Ｇｄｓとデジタル信号用テストボード中間配線層群Ｇｄｓの間等に設けられる。
【００７７】
大電流電源＆接地用テストボード中間配線層群Ｇｖｈは、たとえば、コアロジック回路系電源＆接地用テストボード中間配線層Ｌｖｃ（電源＆接地用テストボード中間配線層）、バス回路系電源＆接地用テストボード中間配線層Ｌｖｂ等から構成されている。コアロジック回路系電源＆接地用テストボード中間配線層Ｌｖｃは、たとえば、コアロジック用電源層Ｖｄｃとコアロジック用接地層Ｖｇｃの対から構成されており、バス回路系電源＆接地用テストボード中間配線層Ｌｖｂは、たとえば、バス用電源層Ｖｄｂとバス用接地層Ｖｇｂの対から構成されている。
【００７８】
デジタル信号用テストボード中間配線層群Ｇｄｓは、たとえば、複数の信号用テストボード中間配線層Ｌｓ（Ｌｓ１，Ｌｓ２，Ｌｓ３，Ｌｓ４）から構成されており、各信号用テストボード中間配線層Ｌｓ１，Ｌｓ２，Ｌｓ３，Ｌｓ４は、デジタル信号層Φｓ１、Φｓ２、Φｓ３、Φｓ４およびデジタル信号用接地層Φｇ１、Φｇ２、Φｇ３、Φｇ４から選ばれた一対から構成されている。すなわち、信号用テストボード中間配線層Ｌｓ１は、デジタル信号層Φｓ１およびデジタル信号用接地層Φｇ１の対から構成されている。信号用テストボード中間配線層Ｌｓ１は、デジタル信号層Ｌｓ２およびデジタル信号用接地層Φｇ２の対から構成されている。信号用テストボード中間配線層Ｌｓ３は、デジタル信号層Φｓ３およびデジタル信号用接地層Φｇ３の対から構成されている。信号用テストボード中間配線層Ｌｓ４は、デジタル信号層Φｓ４およびデジタル信号用接地層Φｇ４の対から構成されている。
【００７９】
アナログ信号用テストボード中間配線層Ｌａｓは、アナログ信号層Φｓａおよびアナログ信号接地層Φｇａの対から構成されている。
【００８０】
小電流電源＆接地用テストボード中間配線層群Ｇｖｓは、アナログ回路系電源＆接地用テストボード中間配線層Ｌｖａ、ＰＬＬ回路系電源＆接地用テストボード中間配線層Ｌｖｐ等から構成されている。アナログ回路系電源＆接地用テストボード中間配線層Ｌｖａは、アナログ用電源層Ｖｄａとアナログ用接地層Ｖｇａの対から構成されている。一方、ＰＬＬ回路系電源＆接地用テストボード中間配線層Ｌｖｐは、ＰＬＬ用電源層ＶｄｐおよびＰＬＬ用接地層Ｖｇｐの対から構成されている。
【００８１】
次に、図５のＸ−Ｘ’断面に対応するテストソケット２２周辺の断面を図８に示す。図８に示すように、ソケット中間配線層１２（たとえば、図７のコアロジック回路系電源＆接地用テストボード中間配線層、すなわち、電源＆接地用テストボード中間配線層Ｌｖｃ）は、それぞれソケット中間配線基板１４の上面および下面等に形成されたソケット中間配線層内電源配線１９ｖ、ソケット中間配線層内接地配線１９ｇ等を有する。ソケット中間配線層内電源配線１９ｖおよびソケット中間配線層内接地配線１９ｇの間には、この例では、直接、バイパスコンデンサ１０が接続されている。
【００８２】
ソケット中間配線層内電源配線１９ｖおよびソケット中間配線層内接地配線１９ｇは、ソケット中間配線基板１４の上面に対応する平面Ｐ１等において、それぞれ電源用テストピン１５ｖおよび接地用テストピン１５ｇとコンタクトしている。一方、ソケット中間配線層内電源配線１９ｖおよびソケット中間配線層内接地配線１９ｇは、ソケット中間配線基板１４の下面に於いて、電源用中継ピン１６ｖおよび接地用中継ピン１６ｇとコンタクトしている。
【００８３】
信号用テストピン１５ｓは、ソケット中間配線基板１４（ソケット中間配線層１２）内の配線（ソケット中間配線層内電源配線１９ｖ、ソケット中間配線層内接地配線１９ｇ等を含む）と接続することなく、ソケット中間配線基板１４を貫通している。
【００８４】
図８のソケット中間配線基板１４の上面に対応する平面Ｐ１に対応する上面図を図９に示す。図９に示すように、ソケット中間配線基板１４は、たとえば、ガラスエポキシ等の絶縁性樹脂板で構成されており、その上面には、銅等による電源配線プレート１９ｖ（ソケット中間配線層内電源配線）が設けられている。一方、ソケット中間配線基板１４の下面には、銅等による接地配線プレート１９ｇ（ソケット中間配線層内接地配線）が設けられている。ソケット内電源配線プレート１９ｖ（ソケット中間配線層内電源配線）に対して、上方から電源用テストピン１５ｖがコンタクトしており、下方から電源用中継ピン１６ｖがコンタクトしている。一方、ソケット内接地配線プレート１９ｇ（ソケット中間配線層内接地配線）に対して、上方から接地用テストピン１５ｇがコンタクトしており、下方から接地用中継ピン１６ｇがコンタクトしている。信号用テストピン１５は、ビア周辺の配線のない部分２６によって、ソケット内電源配線プレート１９ｖおよびソケット内接地配線プレート１９ｇと接続しないように、ソケット中間配線基板１４を貫通している。
【００８５】
なお、電源用テストピン１５ｖの本数に比べて、電源用中継ピン１６ｖの本数は多くなっている。同様に、接地用テストピン１５ｇの本数に比べて、接地用中継ピン１６ｇの本数は多くなっている。
【００８６】
また、この例では、電源用テストピン１５ｖおよび接地用テストピン１５ｇ（信号用テストピン１５ｓも同じ）と比較して、電源用中継ピン１６ｖおよび接地用中継ピン１６ｇの直径は太くなっている。これは、その方がレイアウト上の面積効率が高いからである。具体的には、たとえば、電源用テストピン１５ｖおよび接地用テストピン１５ｇの直径を、０．３ミリメートル程度とすると、電源用中継ピン１６ｖおよび接地用中継ピン１６ｇの直径は、たとえば０．４ミリメートル程度である。
【００８７】
次に、図６のコアロジック回路系電源＆接地用テストボード中間配線層Ｌｖｃの上面に対応する平面Ｐ２の上面図を図１０に示す。図１０に示すように、テストボード２１のコアロジック回路系電源＆接地用テストボード中間配線層Ｌｖｃ（電源＆接地用テストボード中間配線層）は、たとえば、テストボード２１内部のガラスエポキシ絶縁基板等の絶縁基板（電源＆接地用テストボード中間配線層絶縁基板）とその両面に形成された配線層から構成されている。すなわち、絶縁基板の上面には、銅等によるテストボード内電源配線プレート２５ｖ（電源用テストボード中間配線）が設けられており、下面には、銅等によるテストボード内接地配線プレート２５ｇ（接地用テストボード中間配線）が設けられている。
【００８８】
テストボード内電源配線プレート２５ｖ（電源用テストボード中間配線）に対して、上方から電源用上部ビア１７ｖが接続されており、下方から信号用下部ビア１８ｖが接続されている。一方、テストボード内接地配線プレート２５ｇ（接地用テストボード中間配線）に対して、接地用上部ビア１７ｇが接続されており、下方から接地用下部ビア１８ｇが接続されている。
【００８９】
なお、信号用上部ビア１７ｓは、コアロジック回路系電源＆接地用テストボード中間配線層Ｌｖｃ（電源＆接地用テストボード中間配線層）と接続されることなく、この層の絶縁基板のほぼ中央部を貫通している。一方、この層よりも下方の信号用下部ビア１８ｓを図中に例示する。
【００９０】
次に、図６の信号用テストボード中間配線層Ｌｓの上面に対応する平面Ｐ３の上面図を図１１に示す。図１１に示すように、信号用テストボード中間配線層Ｌｓは、たとえば、テストボード２１内部のガラスエポキシ絶縁基板等の絶縁基板（信号用テストボード中間配線層絶縁基板）とその両面または片面に形成された配線層（ビア等を含む）から構成されている。すなわち、たとえば、この絶縁基板の上面には、信号用テストボード中間配線２５ｓが形成されており、上方から信号用上部ビア１７ｓが接続されており、下方から信号用下部ビア１８ｓが接続されている。
【００９１】
５．本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程に使用する試験装置の要部変形例の詳細説明（主に図１２から図１６）
このセクションでは、セクション４に対する変形例（異なる端子配置の被検査デバイス）を説明する。
【００９２】
図１２は本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程に使用する試験装置のテストボードおよびその周辺の変形例を説明するためのテストボードおよびその周辺の模式断面図（図５のＸ−Ｘ’断面に対応）である。図１３は図１２のテストソケットおよび被検査デバイスの構成を示す模式断面図である。図１４は図１３のソケット中間配線基板１４（ソケット中間配線層１２）の上面図である。図１５は図１２のテストボードのコアロジック回路系電源＆接地用テストボード中間配線層Ｌｖｃの上面図である。図１６は図１２のテストボードの信号用テストボード中間配線層Ｌｓの上面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における電気的テスト工程に使用する試験装置の要部の変形例の詳細を説明する。
【００９３】
この例は、基本的に図６のものと同じであるが、図１２に示すように、被検査デバイス３の電源系端子（電源端子９ｖ、接地端子９ｇ）が、外周部にあるのが特徴となっている。
【００９４】
従って、図１３に示すように、図８と相違して、電源用テストピン１５ｖおよび接地用テストピン１５ｇは、平面的に信号用テストピン１５ｓの外方にある。
【００９５】
また、図１４に示すように、図９と相違して、ソケット中間配線層内電源配線１９ｖ（ソケット内電源配線プレート）およびソケット中間配線層内接地配線１９ｇ（ソケット内接地配線プレート）も、周辺部にもの存在する。
【００９６】
なお、図１５に示すように、コアロジック回路系電源＆接地用テストボード中間配線層Ｌｖｃ（電源＆接地用テストボード中間配線層）の構造は、信号用上部ビア１７ｓ等の具体的レイアウトを除いて、基本的に図１０と同じである。
【００９７】
また、図１６に示すように、信号用テストボード中間配線層Ｌｓの構造は、信号用上部ビア１７ｓ等の具体的レイアウトを除いて、基本的に図１１と同じである。
【００９８】
６．本願の全般に関する考察並びに各実施の形態に関する補足的説明
このセクションに於いては、本願の全般に関する考察並びに先行する実施の形態（変形例を含む）に関する補足的説明を行う。
【００９９】
前記各実施の形態（図４、図６、図１２等参照）に示したように、被検査デバイス３の近傍に、具体的には、ソケット内に於いて、中間配線層１２を設けて、電源系ピン（電源用テストピン１５ｖ、接地用テストピン１５ｇ）の平面的位置を外方へシフトすることで、バイパスコンデンサ１０を設置するスペースを確保するとともに、信号用テストピン１５ｓ（信号系ピン）との距離を確保している。すなわち、バイパスコンデンサ１０をできるだけ被検査デバイス３の近傍に接続するとともに、電源供給源（図１のテスト電源部５５）と被検査デバイス３の間のインピーダンスを下げることを可能としたものである。
【０１００】
これは、単純に多数のバイパスコンデンサ１０（たとえば、１電源系統につき、１０から２０個程度）を小さなソケットに持ち込むと、ピン経路（配線経路）が密集して交錯するため、クロストークが増大する。また、ポゴピン等のピンの径を太くしたり、被検査デバイス３の一つの電源系端子（電源端子、接地端子）に対応するソケット２２内の電流通路の数を増加させることも困難になる。そこで、前記各実施の形態においては、テストソケット２２内における対応として、比較的スペース的な余裕があるテストソケット２２の周辺部に、電源系電流通路をシフトさせている。
【０１０１】
この対象として特に有効な電源系ピンというのは、比較的電流が大きな大電流電源系ピンである。具体的には、図７で説明したように、コアロジック回路系電源＆接地用テストピン、バス回路系電源＆接地用テストピン等である。
【０１０２】
これに加えて、必須ではないが、テストボード２１にも改良を加えている。すなわち、大電流電源系電流通路（コアロジック回路系電源＆接地用テストピン、バス回路系電源＆接地用テストピン等に対応するテストボード２１内の電流通路）を比較的上層（主要な信号系配線層よりも上層）で、スペース的に比較的余裕のあるテストボード２１の外周部へシフトさせている。このことによって、図１０又は図１５に示すように、電源＆接地用テストボード中間配線層Ｌｖｃより上側のビア（電源用上部ビア１７ｖ、接地用上部ビア１７ｇ）の総断面積よりも電源＆接地用テストボード中間配線層Ｌｖｃより下側のビア（電源用下部ビア１８ｖ、接地用下部ビア１８ｇ）の総断面積を大きくすることが容易となる。具体的には、この例では、上側のビアの本数に比べて、下側のビアの本数を増やしている。
【０１０３】
ここで、電源＆接地用テストボード中間配線層Ｌｖｃを信号用テストボード中間配線層Ｌｓよりも上層に持ってきているのは、被検査デバイス３にできる限り近い位置で、電流通路の断面積を増やしたいからである。これは、電源＆接地用テストボード中間配線層Ｌｖｃを信号用テストボード中間配線層Ｌｓよりも下層にすると、今後ますます増加するテストボード２１内の信号系配線層によって、電源＆接地用テストボード中間配線層Ｌｖｃの位置がますます被検査デバイス３から遠くなるからである。
【０１０４】
更に、テストボード２１内において、信号用テストピン１５ｓ等に対応する信号系電流通路（主にデジタル信号用電流通路）を信号用テストボード中間配線層Ｌｓ（Ｌｓ１，Ｌｓ２，Ｌｓ３，Ｌｓ４）によって、電源用下部ビア１８ｖおよび接地用下部ビア１８ｇよりも外側へシフトしているので、今後ますます進行する信号系電流通路の増加にも対応できる。
【０１０５】
７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０６】
例えば、前記実施の形態では、ＣＭＯＳ集積回路を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、その他の集積回路にも適用できることはいうまでもない。
【０１０７】
前記実施の形態では、主にソケット部分にポゴピンを使用した例を説明したが、本発明はそれに限定されるものではなく、プリント配線とビアによる通常の配線基板を使用したソケットを用いてもよい。また、ポゴピンとビアを共用したソケットを用いてもよい。また、ポゴピン以外の垂直プローブや、その他のプローブを用いてもよい。
【符号の説明】
【０１０８】
１  テスト装置
２  半導体チップまたは半導体チップ領域
２ａ  半導体チップのデバイス面（または第１主面）
３  半導体パッケージ（被検査デバイス）
４  配線基板
５  接着剤層
６  外部リード
７  ボンディングワイヤ
８  封止樹脂体
９  バンプ電極
９ｇ  接地端子
９ｓ  信号端子
９ｖ  電源端子
１０  バイパスコンデンサ
１１  ボンディングパッド
１２  ソケット中間配線層
１４  ソケット中間配線基板
１５  テスト端子
１５ｇ  接地用テストピン
１５ｓ  信号用テストピン
１５ｖ  電源用テストピン
１６ｇ  接地用中継ピン
１６ｖ  電源用中継ピン
１７ｇ  接地用上部ビア
１７ｓ  信号用上部ビア
１７ｖ  電源用上部ビア
１８ｇ  接地用下部ビア
１８ｓ  信号用下部ビア
１８ｖ  電源用下部ビア
１９ｇ  ソケット中間配線層内接地配線（ソケット内接地配線プレート）
１９ｖ  ソケット中間配線層内電源配線（ソケット内電源配線プレート）
２１  テストボード
２１ａ  テストボードの上面
２１ｂ  テストボードの下面
２２  テストソケット（テストソケット枠体）
２２ａ  テストソケットの上面
２２ｂ  テストソケットの下面
２３  テストボード下ポゴピン群
２４  パフォーマンスボード
２５ｇ  接地用テストボード中間配線（テストボード内接地配線プレート）
２５ｓ  信号用テストボード中間配線
２５ｖ  電源用テストボード中間配線（テストボード内電源配線プレート）
２６  ビア周辺の配線のない部分
２７  ポゴ座（下部ポゴピンとのコンタクト部）
５１  テスタ本体
５２  テストヘッド
５３  ケーブル
５４  テスト回路部
５５  テスト電源部
ＡＮ  アナログ回路部
ＢＩＳＴ  ＢＩＳＴ回路部
ＢＵＳ  高速インターフェース回路部
ＣＬ  コアロジック回路部
Ｇｄｓ  デジタル信号用テストボード中間配線層群
Ｇｎｄ  接地パッド
Ｇｖｈ  大電流電源＆接地用テストボード中間配線層群
Ｇｖｓ  小電流電源＆接地用テストボード中間配線層群
Ｉ/Ｏ  Ｉ/Ｏパッド
Ｌａｓ  アナログ信号用テストボード中間配線層
Ｌｓ，Ｌｓ１，Ｌｓ２，Ｌｓ３，Ｌｓ４  信号用テストボード中間配線層
Ｌｖａ  アナログ回路系電源＆接地用テストボード中間配線層
Ｌｖｂ  バス回路系電源＆接地用テストボード中間配線層
Ｌｖｃ  コアロジック回路系電源＆接地用テストボード中間配線層（電源＆接地用テストボード中間配線層）
Ｌｖｐ  ＰＬＬ回路系電源＆接地用テストボード中間配線層
Ｐ１  ソケット中間配線基板の上面に対応する平面
Ｐ２  コアロジック回路系電源＆接地用テストボード中間配線層の上面に対応する平面
Ｐ３  信号用テストボード中間配線層の上面に対応する平面
ＰＬＬ  ＰＬＬ回路部電源＆接地用テストボード中間配線層
ＳＲＡＭ  メモリ回路部
Ｖｄａ  アナログ用電源層
Ｖｄｂ  バス用電源層
Ｖｄｃ  コアロジック用電源層
Ｖｄｄ  電源パッド
Ｖｄｐ  ＰＬＬ用電源層
Ｖｇａ  アナログ用接地層
Ｖｇｂ  バス用接地層
Ｖｇｃ  コアロジック用接地層
Ｖｇｐ  ＰＬＬ用接地層
Ｖｇｓ  全面接地層
Ｗｘ  その他の配線層
Φｇ１、Φｇ２、Φｇ３、Φｇ４  デジタル信号用接地層
Φｇａ  アナログ信号接地層
Φｓ１、Φｓ２、Φｓ３、Φｓ４  デジタル信号層
Φｓａ  アナログ信号層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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