(57)【要約】【課題】本発明は、高周波成分の電源ノイズを排除するために、残留インダクタンスが小さく、面積を拡大させることなく、しかも十分な容量を与えるバイパスコンデンサを含む機能スタンダードセルおよびこれを有する半導体集積回路を提供することを目的とする。【解決手段】本発明に係る１つの態様によれば、多層配線層を有するスタンダードセルまたはマクロセルを少なくとも１つ含む半導体集積回路であって、半導体基板の上方に形成された、少なくとも１層からなる信号配線層と、信号配線層の上方に形成された３端子コンデンサとを備え、３端子コンデンサは、電源配線層と、絶縁層を介して電源配線層を挟む第１および第２の接地配線層とを有し、機能回路素子は、電源配線層および第１の接地配線層から電源供給を受ける半導体集積回路を提供することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
多層配線層を有するスタンダードセルまたはマクロセルを少なくとも１つ含む半導体集積回路であって、
半導体基板の上方に形成された、少なくとも１層からなる信号配線層と、
信号配線層の上方に形成された３端子コンデンサとを備え、
３端子コンデンサは、電源配線層と、絶縁層を介して電源配線層を挟む第１および第２の接地配線層とを有し、
機能回路素子は、電源配線層および第１の接地配線層から電源供給を受けることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセルまたはマクロセルを少なくとも１つ含む半導体集積回路に関する。
【背景技術】
【０００２】
パソコンなどのデジタル電子機器に用いられる半導体集積回路は、これに含まれる多数の機能回路素子（論理回路素子）が同時にスイッチング動作を行うと、半導体集積回路の電源ラインに、いわゆる電源ノイズを放射する。電源ノイズは電源ラインに接続される別の機能回路素子にも影響し、回路動作そのものに多大な影響を与える。また、電源ノイズは、半導体集積回路外に影響を与える電磁波干渉（ＥＭＩ）の主要原因である。
【０００３】
そこで、一般に、図１６に示すように、半導体集積回路ＩＣに接続される電源ライン（Ｖｃｃ）と接地ライン（ＧＮＤ）の間に、バイパスコンデンサＣ（以下、単に「パスコン」いう。）を半導体集積回路ＩＣと並行に接続することにより、電源ノイズの発生を抑制する手段が講じられてきた。このパスコンＣは、半導体集積回路ＩＣの負荷電流ｉが急激に増加した場合、パスコンＣに充電された電荷を半導体集積回路ＩＣに供給して電圧降下を防止し、半導体集積回路の誤動作を防止してきた。
【０００４】
ところが、半導体集積回路の高集積化、高速化、および低電圧化が近年ますます進み、とりわけ、半導体集積回路ＩＣの高速化に伴い、図１６に示すパスコンＣの残留インダクタンスＥＳＬ（Equivalent Series Inductance）が無視できなくなり、高周波成分の電源ノイズを完全に排除することが困難になってきている。さらに、半導体集積回路の低電圧化により、機能回路素子のＨ（高）レベル信号とＬ（低）レベル信号の電圧差が小さくなり、誤動作がより生じやすくなってきている。
【０００５】
また、図１７および図１８に示すように、従来のバイパスコンデンサＣの別の形態によれば、半導体集積回路１０１内において、通常の機能スタンダードセル（インバータ回路を例示）１０２とゲート容量１０３が形成される。ゲート容量１０３は、ＳｉＯ２などの絶縁膜１１０を介してゲート電極１１２と拡散領域１１４を有し、フィラーセル（フィード）などの機能スタンダードセル１０２が形成されない領域（未使用領域）に埋設される。このように、パスコンＣは、半導体集積回路１０１内の未使用領域にのみ埋設されるので、十分な容量を確保するためには、未使用領域を数多く（または広く）設ける必要があり、半導体集積回路ＩＣの面積を拡大する必要が生じる。これは、半導体集積回路の高集積化とは逆行するもので好ましくない。
【０００６】
さらに、特開平５−４１４９６号に開示された別のバイパスコンデンサＣにおいて、ＳｉＯ２などの絶縁層を介した電源配線層と接地配線層で構成されるメタル容量が、半導体集積回路内に配置される。こうしたメタル容量は、半導体集積回路ＩＣの面積を拡大させない点において好ましいが、ゲート容量に比べて容量が小さく、十分に電源ノイズを抑制することができない。
【特許文献１】特開平５−４１４９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明は、高周波成分の電源ノイズを排除するために、残留インダクタンスが小さく、面積を拡大させることなく、しかも十分な容量を与えるバイパスコンデンサを含む機能スタンダードセルおよびこれを有する半導体集積回路を提供することを目的とする。また、本発明は、回路配線の配線容量を任意に調整して、信号が伝播する時間を所望時間だけ遅らせて、レイアウト設計の際に生じるタイミングルール違反を容易に解消できる配線遅延用スタンダードセルを提供する。
【課題を解決するための手段】
【０００８】
本発明に係る１つの態様によれば、多層配線層を有するスタンダードセルまたはマクロセルを少なくとも１つ含む半導体集積回路であって、半導体基板の上方に形成された、少なくとも１層からなる信号配線層と、信号配線層の上方に形成された３端子コンデンサとを備え、３端子コンデンサは、電源配線層と、絶縁層を介して電源配線層を挟む第１および第２の接地配線層とを有し、機能回路素子は、電源配線層および第１の接地配線層から電源供給を受ける半導体集積回路を提供することができる。
【発明の効果】
【０００９】
これにより、残留イダンクタンスの小さい３端子コンデンサをスタンダードセル内に併設し、この半導体集積回路内の電源配線に発生する電源ノイズを効果的に排除して、電源ノイズを低減することができる。また、この３端子コンデンサにより、半導体集積回路装置外部へ放射される、または、外部から半導体集積回路に侵入する電磁波等のノイズ成分を遮蔽するチップシールド効果の高い半導体集積回路を実現することができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照して本発明に係る半導体集積回路の実施形態を説明する。以下の実施形態の説明において、理解を容易にするために方向を表す用語（例えば、「上方」、「下方」、「ｘ方向」、「ｙ方向」、または「ｚ方向」等）を適宜用いるが、これは説明のためのものであって、これらの用語は本発明を限定するものでない。
【００１１】
（実施形態１）
図１から図５を参照しながら、本発明に係る半導体集積回路の実施形態１について説明する。図１において、この半導体集積回路１は、概略、スタンダードセル領域２と、複数のマクロセル３ａ，３ｂ，３ｃと、これらを包囲する電源リング４および接地リング５と、各リング４，５に電気的に接続されたｙ方向に延びる電源ストラップ６および接地ストラップ７とを有する。また、半導体集積回路１の周縁部において、外部周辺機器（図示せず）から電源供給を受け、または制御信号を送受信するための複数のＩ／Ｏセル８が形成されている。
【００１２】
スタンダードセル領域２は、複数の機能スタンダードセル１０をさらに有する。図２に示すように、各機能スタンダードセル１０は、一般に、電源リング４と電源ストラップ６に接続された電源配線１２と、接地リング５と接地ストラップ７に接続された接地配線１４と、電源配線１２および接地配線１４から電源供給を受ける機能回路素子１６とを有する。さらに、図２で例示したインバータ機能を有する機能スタンダードセル１０は、電源配線１２および接地配線１４の間の半導体基板１８（分かりやすくするために断面ハッチングを省略）に形成されたＰ型トランジスタ領域２２およびＮ型トランジスタ領域２４と、入力および出力信号端子２６，２８とを有する。機能回路素子１６として、他にもＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、またはＮＯＲ回路などが用意されており、機能に応じた入力および出力信号端子が形成される。
【００１３】
また、機能スタンダードセル１０は、図３に示すように、例えば、メタル１層（最下層）Ｍ１からメタル６層（最上層）Ｍ６からなる多層配線構造を有し、一般に、図１および図２に示すｘ方向に延びる配線層はメタル奇数層（例えば、メタル１層、メタル３層など）、ｙ方向に延びる配線層はメタル偶数層（例えば、メタル２層、メタル４層など）を優先的に用いて構成される。最上層よりも１層下方にあるメタル５層Ｍ５は、電源リング４および電源ストラップ６に接続されている。また最上層のメタル６層Ｍ６と、最上層よりも２層下方にあるメタル４層Ｍ４は、接地リング５および接地ストラップ７に接続されている。このとき、１２（Ｍ１）も電源リング４および電源ストラップ６に接続するかは、任意に選択する。
【００１４】
さらに、図３に示す機能スタンダードセル１０において、メタル５層Ｍ５は、メタル２層Ｍ２からメタル４層Ｍ４とビアホールＶ１からＶ４で構成される電源柱状導電部３０を介して、メタル１層Ｍ１で構成された電源配線１２に電気的に接続されている。同様に、メタル４層Ｍ４は、メタル２層Ｍ２およびメタル３層Ｍ３とビアホールＶ１からＶ３で構成される接地柱状導電部３２を介して、接地配線１４に接続されている。ビアホールＶ１からＶ４は、通常、メタル層と同じ金属で形成され、各メタル層間には、（分かりやすくするために断面ハッチングを省略したが、）ＳｉＯ２などの絶縁層３４が埋設されている。
【００１５】
また、メタル４層Ｍ４からメタル６層Ｍ６は、図４（ａ）から図４（ｃ）に示すように、ｘ−ｙ平面上において、機能スタンダードセル１０と実質的に同じ面積を有するように形成されている。こうして構成された図３（ｂ）に示す機能スタンダードセル１０において、電源電圧が供給されるメタル５層Ｍ５と、接地されるメタル４層Ｍ４およびメタル６層Ｍ６が、本発明の３端子コンデンサ３６を構成し、さらに各機能回路素子１６が、電源および接地柱状導電部３０，３２と電源配線１２および接地配線１４とを介して電源供給を受ける。３端子コンデンサ３６は、一般的な２端子コンデンサよりも残留イダンクタンスが小さいことが知られており、これをバイパスコンデンサとして機能スタンダードセル１０に併設することにより、この機能スタンダードセル１０またはその近傍から放射される高周波成分の電源ノイズを効果的に排除して、電源ノイズを低減することができる。
【００１６】
また、本発明の３端子コンデンサ３６は、外部からの電源電圧および接地電圧が供給されるＩ／Ｏセル８内に形成することもできる。これにより、半導体集積回路１の周縁部において、電源ノイズが侵入するの防止することができる。
【００１７】
好適には、スタンダードセル領域２に形成されるすべての機能スタンダードセル１０が、本発明の３端子コンデンサ３６を有し、接地された最上層のメタル６層は、ｘ−ｙ平面上において、スタンダードセル領域２と実質的に同じ面積を有するように連続的に形成される。このとき、機能スタンダードセル１０から外部へ放射される電源ノイズと、図示しない外部周辺装置からスタンダードセル領域２内に侵入する電源ノイズの両方を遮蔽（シールド）する。このように、一面に形成された接地メタル６層Ｍ６により、半導体集積回路１の内部から外部、および外部から内部に放射される電源ノイズ（電磁波干渉）を極力抑え、チップシールド効果の高い半導体集積回路１を実現することができる。
【００１８】
択一的には、３端子コンデンサ３６を有する機能スタンダードセル１０をフィラーセル（フィード）などの機能回路素子が形成されない領域（未使用領域）にのみ埋設してもよい。これにより、３端子コンデンサ３６を、電源ノイズから保護したい機能スタンダードセル１０の上方またはこれに隣接する任意の位置に配置することができるので、選択的な領域に限定して、効率よく電源ノイズ対策を講じることができる。
【００１９】
また、メタル層のマイグレーション効果による影響が大きいと考えられる場合、３端子コンデンサ３６を構成するメタル４層Ｍ４からメタル６層Ｍ６に、図５（ａ）から図５（ｃ）に示すようなスロット３８を設けると、なお好ましい。
【００２０】
（実施形態２）
図６から図８を参照しながら、本発明に係る半導体集積回路の実施形態２について説明する。実施形態２の半導体集積回路１は、機能スタンダードセル１０の積層構造以外は実施形態１のそれと同様であるので、重複する内容については説明を省略する。図３（ａ）と図６を対比すると、実施形態２の機能スタンダードセル１０は、接地されたメタル４層Ｍ４の上にＴａ２Ｏ５などの高誘電体層４０を有し、この高誘電体層４０の上にメタル４層Ｍ４およびメタル５層Ｍ５とは別のメタル層４２を有する。このメタル層４２は、ビアホール４４を介して、電源電圧が供給されるメタル５層Ｍ５に接続される。こうして構成された実施形態２の機能スタンダードセル１０は、図６に示すように、電源電圧に接続されるメタル５層Ｍ５および接地されるメタル６層Ｍ６の間で形成されたコンデンサと、電源電圧に接続されるメタル層４２と接地されるメタル４層Ｍ４との間で形成されたＭＩＭ（Metal-Insulator-Metal）コンデンサとを有する。このようなＭＩＭコンデンサは、メタル層間に高誘電体層４０を介在していること、メタル４層Ｍ４とメタル層４２の間隔がより短いことに起因して、実施形態１のメタル５層Ｍ５とメタル６層Ｍ６の間で形成されるコンデンサよりも大きい容量を有する。すなわち、実施形態２の半導体集積回路１は、大容量のＭＩＭコンデンサを含む３端子コンデンサ３６を有するので、実施形態１の３端子コンデンサ３６よりも、電源ノイズを排除する機能が高い。
【００２１】
実施形態２のいくつかの変形例について、図７および図８を用いて説明する。図７に示す機能スタンダードセル１０は、メタル５層Ｍ５とメタル６層Ｍ６の間に形成されたＭＩＭコンデンサを含む３端子コンデンサ３６を有する。すなわち、電源電圧に接続されるメタル５層Ｍ５の上にＴａ２Ｏ５などの高誘電体層４６が積層され、この高誘電体層４６の上に別のメタル層４８が形成される。このメタル層４８は、ビアホール５０を介して、接地電圧が供給されるメタル６層Ｍ６に接続される。こうして、図７に示す機能スタンダードセル１０も同様に、電源ノイズを排除する機能が高いＭＩＭコンデンサ含む３端子コンデンサ３６を備える。
【００２２】
さらに好適には、図８に示すように、ＭＩＭコンデンサをメタル４層Ｍ４およびメタル５層Ｍ５の間と、メタル５層Ｍ５およびメタル６層Ｍ６の間とに積層してもよい。このように構成されたＭＩＭ３端子コンデンサ３６を有する機能スタンダードセル１０は、電源ノイズを排除する機能がさらに高い。
【００２３】
（実施形態３）
図９および図１０を参照しながら、本発明に係る半導体集積回路の実施形態３について説明する。実施形態３の半導体集積回路１は、機能スタンダードセル１０の積層構造以外は実施形態２のそれと同様であるので、重複する内容については説明を省略する。実施形態３の機能スタンダードセル１０は、接地されたメタル４層Ｍ４の上に積層されたＴａ２Ｏ５などの高誘電体層５２と、この高誘電体層５２の上に形成されたメタル４層Ｍ４およびメタル５層Ｍ５とは別のメタル層５４とを有する。メタル５層Ｍ５は、電源電圧に接続される電源領域５６、接地された接地領域５８、および配線領域６０からなる３つの領域に分断されている。電源領域５６と配線領域６０は、それぞれ、ビアホール６２，６４を介してメタル層５４に接続されている。
【００２４】
これにより、機能スタンダードセル１０の機能回路素子１６は、電源領域５６、メタル層５４、配線領域６０、ビアホール６２，６４、および電源柱状導電部３０を介して電源電圧に接続され、同様に、メタル４層Ｍ４および接地柱状導電部３２を介して接地される。一方、接地されたメタル４層Ｍ４とメタル層５４の間にＭＩＭコンデンサが形成され、メタル５層Ｍ５の接地領域５８とメタル層５４の間に別のコンデンサが形成される。こうして、実施形態２と同様、電源ノイズを排除する機能が高いＭＩＭコンデンサ含む３端子コンデンサ３６を有する機能スタンダードセル１０を実現することができる。
【００２５】
（実施形態４）
図１１から図１５を参照しながら、本発明に係る半導体集積回路の実施形態４について説明する。実施形態４の半導体集積回路１は、スタンダードセル領域２において、複数の機能スタンダードセル１０に加えて、少なくとも１つの配線遅延用スタンダードセル７０が形成される点を除いて、実施形態１のそれと同様に構成されているので、以下、配線遅延用スタンダードセル７０について詳細に説明する。配線遅延用スタンダードセル７０は、実施形態１の機能スタンダードセル１０と同様、メタル１層Ｍ１からメタル６層Ｍ６を含む多層配線構造を有する。図１１（ａ）に示す配線遅延用スタンダードセル７０において、例えば、一対のメタル１層Ｍ１の上に入出力端子７２，７４が形成されている。また、図１２（ａ）に示すように、メタル３層Ｍ３およびメタル４層Ｍ４とビアホールＶ２からＶ４により形成された柱状導電部７６，７８がメタル２層Ｍ２とメタル５層Ｍ５を接続している。こうして、メタル５層Ｍ５と、対向するメタル４層Ｍ４およびメタル６層Ｍ６は、図１２（ｂ）のような等価回路を有する３端子コンデンサ８０を構成する。ここで、接地されたメタル４層Ｍ４とメタル６層Ｍ６（接地配線層）の中間に配置されたメタル５層Ｍ５を中間配線層８２という。本例では、メタル４層Ｍ４およびメタル６層Ｍ６は、接地配線層としたが、これは限定される限りでない。
【００２６】
こうして構成された３端子コンデンサ８０を、各機能スタンダードセル１０を配線する回路配線レイアウトに付加することにより、付加された回路配線の配線容量を増やすことができる。一般に、回路配線の配線容量が増えると、この配線容量に応じて、機能スタンダードセル１０間の配線を伝播する信号が遅延する。これを積極的に利用して、特定の配線を伝播する信号を任意の時間だけ意図的に遅らせることにより、配線レイアウト設計において、各配線に生じるタイミングのずれを調整して、半導体集積回路１全体のタイミングルール違反を解消することができる。このとき、図１１（ｂ）に示す中間配線層８２のｘ−ｙ平面における面積を任意に変えることにより、回路配線の容量を任意に選択し、伝播信号の遅延時間を所望する時間だけ遅らせることができる。
【００２７】
ここで、図１３に示すフローチャートを参照しながら、自動配置配線ツールを用いて半導体集積回路１を配置配線する方法について説明する。まず、自動配置配線ツールは、ステップＳＴ０１において、ネットリスト、セルライブラリ、および制御情報メモリから、それぞれ、ネットリスト情報、スタンダードセルやマクロセルのレイアウト情報、遅延情報、および消費電力情報などの属性情報、およびユーザにより指定可能な配置制約情報および配線制約情報を読み込む。
【００２８】
ステップＳＴ０２において、自動配置配線ツールは、ネットリストに基づき、スタンダードセルおよびマクロセルを最適化された位置に配置し、ステップＳＴ０３において、半導体集積回路が所望の論理回路を構成するように、各機能スタンダードセル１０の入出力端子２６，２８を配線する。
【００２９】
ステップＳＴ０４において、自動配置配線ツールは、配線されたすべての回路配線において、タイミングルール違反が生じるかどうかを判断する。タイミングルールを満足しない回路配線が確認されたとき（ＹＥＳの場合）、自動配置配線ツールは、ステップＳＴ０５において、タイミングルール違反が生じた回路配線において、信号が伝わる時間をどの程度遅らせるべきか、すなわち信号遅延時間を計算する。次に、この信号遅延時間に基づいて、回路配線に付加すべき配線容量値が求められ、図１１および図１２に示す配置遅延用スタンダードセル７０の中間配線層８２の面積が決定される。
【００３０】
ただし、上述のように、この配置遅延用スタンダードセル７０を用いて、特定の配線を伝播する信号を所望時間だけ遅らせるとき、自動配置配線ツールは、配置遅延用スタンダードセル７０の入力および入出力端子７２，７４がメタル５層Ｍ５を介して短絡しているので、これらの端子を同一の端子として認識してしまい、これらの端子を回路配線レイアウトに組み込むことができない。
【００３１】
そこで、ステップＳＴ０５において、自動配置配線ツールは、配置遅延用スタンダードセル７０（以下、「確定的な配置遅延用スタンダードセル」という。）の代わりに、暫定的な配線遅延用スタンダードセル８４を形成する。一方で、追加すべき配線遅延用スタンダードセルをネットリストに適時追加する。
【００３２】
図１４（ｂ）および図１５に示す暫定的な配線遅延用スタンダードセル８４において、メタル５層Ｍ５は、中間配線層８２を構成する代わりに、ｘ−ｙ平面のほぼ中央で、第１および第２の中間領域８６，８８からなる２つの領域に分断されている。第１および第２の中間領域８６，８８は、わずかに離間して電気的に絶縁している。
【００３３】
そして、自動配置配線ツールは、ステップＳＴ０２に戻って、この暫定的な配線遅延用スタンダードセル８４を適当な位置に配置する。
【００３４】
ステップＳＴ０３において、自動配置配線ツールは、ステップＳＴ０２で配置された暫定的な配線遅延用スタンダードセル８４を含めて、あらためて回路配線を配線する。
【００３５】
ステップＳＴ０５において、タイミングルール違反が確認されなくなるまで（ＮＯとなるまで）、ステップＳＴ０２からステップＳＴ０６を反復する。
【００３６】
ステップＳＴ０７において、すべての暫定的な配置遅延用スタンダードセル８４を、確定的な配置遅延用スタンダードセル７０と置換することにより、第１および第２の中間領域８６，８８を連結して、配置配線プロセスを完了する。
【００３７】
このように、本発明の３端子コンデンサ８０を有する配置遅延用スタンダードセル７０を用いて、配線遅延を付加することにより、半導体集積回路のレイアウト設計時に生じるタイミングルール違反を、容易に解消することができる。
【図面の簡単な説明】
【００３８】
【図１】図１は、本発明に係る実施形態１の半導体集積回路の平面図である。
【図２】図２（ａ）は、実施形態１の機能スタンダードセルからメタル１層よりも上方の配線層を取り除いたときの平面図で、図２（ｂ）は、実施形態１の機能スタンダードセルの平面図である。
【図３】図３（ａ）は、図２のIIIＡ−IIIＡ線から見たときの実施形態１の機能スタンダードセルの断面図で、図３（ｂ）は、その等価回路図である。
【図４】図４（ａ）、図４（ｂ）、および図４（ｃ）は、それぞれ、メタル４層、メタル５層、およびメタル６層の平面図である。
【図５】図５（ａ）、図５（ｂ）、および図５（ｃ）は、それぞれ、メタル４層と、マイグレーション対策を施したスロットを有するメタル５層およびメタル６層の平面図である。
【図６】図６は、実施形態２の機能スタンダードセルの断面図であって、図３（ａ）と同様の断面図である。
【図７】図７は、実施形態２の変形例による機能スタンダードセルの断面図であつて、図３（ａ）と同様の断面図である。
【図８】図８は、実施形態２のさらに別の変形例による機能スタンダードセルの断面図であって、図３（ａ）と同様の断面図である。
【図９】図９（ａ）は、実施形態３の機能スタンダードセルの平面図で、図９（ｂ）はメタル４層と金属層を示す平面図である。
【図１０】図１０は、図９のＸ−Ｘ線から見た機能スタンダードセルの断面図である。
【図１１】図１１（ａ）は、実施形態４の確定的な配線遅延用スタンダードセルからメタル２層よりも上方の配線層を取り除いたときの平面図で、図１１（ｂ）は、実施形態４の確定的な配線遅延用スタンダードセルの平面図である。
【図１２】図１２（ａ）は、図１１（ｂ）のＸII−ＸII線から見た確定的な配線遅延用スタンダードセルの断面図で、図１２（ｂ）は、その等価回路図である。
【図１３】図１３は、実施形態４の配線遅延用スタンダードセルを配置配線するための方法を示すフローチャートである。
【図１４】図１４（ａ）は、実施形態４の暫定的な配線遅延用スタンダードセルからメタル２層よりも上方の配線層を取り除いたときの平面図で、図１４（ｂ）は、実施形態４の暫定的な配線遅延用スタンダードセルの平面図である。
【図１５】図１５は、図１４（ｂ）のＸＶ−ＸＶ線から見た暫定的な配線遅延用スタンダードセルの断面図である。
【図１６】図１６は、従来のバイパスコンデンサのを含む等価回路図である。
【図１７】図１７は、従来のゲート容量を含む半導体集積回路の平面図である。
【図１８】図１８は、図１７のＸVIII−ＸVIII線から見た暫定的な配線遅延用スタンダードセルの断面図である。
【符号の説明】
【００３９】
１…半導体集積回路１、２…スタンダードセル領域、３ａ，３ｂ，３ｃ…マクロセル、４…電源リング、５…接地リング５、６…電源ストラップ、７…接地ストラップ、８…Ｉ／Ｏセル、１０…機能スタンダードセル、１２…電源配線、１４…接地配線、１６…機能回路素子、２２…Ｐ型トランジスタ領域、２４…Ｎ型トランジスタ領域、２６…入力信号端子、２８…出力信号端子、Ｍ１〜Ｍ６…メタル層、Ｖ１〜Ｖ６…ビアホール、３０…電源柱状導電部、３２…接地柱状導電部、３４…絶縁層、３６…３端子コンデンサ、３８…スロット、４０…高誘電体層、４２，４８，５４…メタル層、４４…ビアホール、５２…高誘電体層、５６…電源領域、５８…接地領域、６０…配線領域、６２，６４…ビアホール、７０…配線遅延用スタンダードセル、７２，７４…入出力端子、７６，７８…柱状導電部、８０…３端子コンデンサ、８２…中間配線層、８４…暫定的な配線遅延用スタンダードセル、８６…第１の中間領域、８８…第２の中間領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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