(57)【要約】【課題】メモリセルの閾値分布をより狭くしつつ、迅速にデータ書き込み終了させる半導体記憶装置を提供すること。【解決手段】データを保持可能なメモリセルＭＣが形成されたアレイ１と、回数に応じた書込電圧ＶＰＧＭ及びベリファイ電圧ＶＣＧＲを生成し、閾値電圧が前記回数に応じた前記ベリファイ電圧よりも下に位置するメモリセルに前記書き込みとして第１電圧を生成し、前記ベリファイ電圧よりも上に位置する前記メモリセルに前記書込電圧として第１電圧よりも小さな第２電圧を前記メモリセルに転送する電圧発生回路６と、前記電圧発生回路に前記ベリファイ電圧を前記メモリセルに転送させ、閾値分布が所定電圧にまで達するメモリセルの数が半数以上に達した時点で書き込み動作を終了させる制御部７とを具備し、前記制御部は、前記書き込みを少なくとも２回行う。【選択図】図５
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【特許請求の範囲】
【請求項１】
２値以上のデータを保持可能なメモリセルが行及び列に沿って形成されたメモリセルアレイと、
書き込み回数に応じた書き込み電圧及びベリファイ電圧を生成し、閾値電圧が前記書き込み回数に応じた前記ベリファイ電圧よりも下に位置するメモリセルに前記書き込みとして第１電圧を生成し、前記ベリファイ電圧よりも上に位置する前記メモリセルに前記書き込み電圧として第１電圧よりも小さな第２電圧を前記メモリセルに転送する電圧発生回路と、
前記ベリファイ電圧を前記電圧発生回路から前記メモリセルに転送させ、閾値が所定電圧を超えるメモリセルの数が半数以上に達した時点で書き込み動作を終了させる制御部と
を具備し、
前記制御部は、前記書き込みを少なくとも２回行う
ことを特徴とする半導体記憶装置。
【請求項２】
前記ベリファイ電圧を前記メモリセルに転送し、前記メモリセルの閾値分布を検証するベリファイ動作によって得られた結果を保持するバッファを更に備え、
前記制御部は、前記バッファに格納されたデータに応じて、次の書き込み動作で前記メモリセルに転送する電圧を前記第１電圧または前記第２電圧のいずれかを前記電圧発生回路に発生させる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリセルのドレイン端に接続されるビット線を更に備え、
前記第１電圧及び前記第２電圧は、前記メモリセルの制御ゲートと前記ビット線との電位差である
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記電圧発生回路は、前記電圧よりも上に前記閾値電圧が位置するメモリセルに接続される前記ビット線に第３電圧を転送し、
前記電圧よりも下に前記閾値電圧が位置する前記メモリセルに接続される前記ビット線に前記第３電圧よりも小さな第４電圧を転送する
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記電圧発生回路は前記書き込み回数毎に、前記ベリファイ電圧として第５電圧及びこの第５電圧よりも大きな第６電圧、並びに前記書き込み電圧として第７電圧及びこの第７電圧よりも大きな第８電圧を生成する
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記電圧発生回路は、前記閾値電圧が前記第５電圧よりも下に位置する前記メモリセルが接続される前記ビット線に第９電圧を転送し、
前記閾値電圧が前記第５電圧よりも大きく前記第６電圧よりも下に位置する前記メモリセルが接続される前記ビット線に前記第９電圧よりも大きな第１０電圧を転送し、
前記閾値電圧が前記第６電圧よりも上に位置する前記メモリセルが接続される前記ビット線に前記第１０電圧よりも大きな第１１電圧を転送する
ことを特徴とする請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、メモリセルの閾値分布をより狭くすることが可能な半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリにおいて、データ書き込み時に、書き込み電圧を一定の割合で高めることにより、閾値の制御精度を高める手法がある。
【０００３】
しかし、メモリセル個々の個体差や、初期状態、または近接セルからの影響などにより、閾値分布が想定よりも広く分布してしまう傾向がある。
【０００４】
そこで、これを解決する手段として、徐々に書き込みパルスを小さくし、閾値分布を狭くする手法がある。しかしこの手法は書き込みに時間が掛かる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２１８６２３号公報
【特許文献２】特表２０１０−５２２９５１号公報
【特許文献３】特開２００９−２０５７９３号公報
【特許文献４】特表２００７−５１９１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、メモリセルの閾値分布をより狭くしつつ、迅速にデータ書き込み終了させる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置によれば、２値以上のデータを保持可能なメモリセルが行及び列に沿って形成されたメモリセルアレイと、書き込み回数に応じた書き込み電圧及びベリファイ電圧を生成し、閾値電圧が前記書き込み回数に応じた前記ベリファイ電圧よりも下に位置するメモリセルに前記書き込みとして第１電圧を生成し、前記ベリファイ電圧よりも上に位置する前記メモリセルに前記書き込み電圧として第１電圧よりも小さな第２電圧を前記メモリセルに転送する電圧発生回路と、前記電圧発生回路に前記ベリファイ電圧を前記メモリセルに転送させ、閾値分布が所定電圧にまで達するメモリセルの数が半数以上に達した時点で書き込み動作を終了させる制御部とを具備し、前記制御部は、前記書き込みを少なくとも２回行う。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係るＮＡＮＤ型フラッシュメモリの全体構成。
【図２】第１実施形態に係るメモリセルの閾値分布。
【図３】第１実施形態に係る電圧発生回路の概念図。
【図４】第１実施形態に係る書き込み動作及びベリファイ動作を示すフローチャート。
【図５】第１実施形態に係る書き込み動作及びベリファイ動作を示した概念図。
【図６】第１実施形態に係る書き込み動作及びベリファイ電圧を示したタイムチャート。
【図７】第１実施形態に係る書き込み動作及びベリファイ電圧を示したタイムチャート。
【図８】第２実施形態に係る書き込み動作及びベリファイ電圧を示したタイムチャート。
【発明を実施するための形態】
【０００９】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
[第１の実施形態]  
本実施形態に係る半導体記憶装置は、書き込み毎にメモリセルの閾値分布の中央値でベリファイを行い、このベリファイ電圧より閾値電圧が下に位置するメモリセルに対し、ベリファイ電圧より閾値電圧が上に位置するメモリセルよりも大きな書き込み電圧が印加されるようにする。これにより、書き込み動作を繰り返す度にメモリセルの閾値分布を狭くするものである。更に、閾値分布が所定電圧にまで達するメモリセルの数が半数以上に達したら、メモリセルの閾値分布の下裾電位に位置するメモリセルは、救済することが出来る許容範囲内にあるものと判断し、データの書き込み動作を終了させるものである。これにより、データの書き込み処理速度を向上させるものである。
【００１１】
＜全体構成＞  
以下、図１を用いて第１の実施形態に係る半導体記憶装置について説明する。図１は、例えば半導体記憶装置にＮＡＮＤ型フラッシュメモリを適用した場合の一例を示した全体構成図である。図１に示すように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ロウデコーダ２、バッファ３、センスアンプ４、ＥＣＣ（Error check and correction）回路５、電圧発生回路６、及び制御部７を備える。
【００１２】
＜メモリセルアレイ１＞  
メモリセルアレイ１は複数の不揮発性のメモリセルトランジスタＭＴメモリセルＭＣを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルＭＣが直列接続された複数のＮＡＮＤストリング１０を備えている。ＮＡＮＤストリング１０の各々は、例えば６４個のメモリセルＭＣと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。
【００１３】
メモリセルＭＣは、２値以上のデータを保持可能とする。本実施形態では、レベルの異なる２値データを保持する場合について説明するが、４値であってもよいし、８値であってもよく、その値は限定されるものではない。
【００１４】
このメモリセルＭＣの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ型である。なお、メモリセルＭＣはＭＯＮＯＳ型であってもよい。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有する構造である。
【００１５】
メモリセルＭＣの制御ゲートはワード線として機能し、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。またメモリセルＭＣは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＣの個数は６４個に限られず、１２８個、２５６個等であってもよく、その数は限定されるものではない。
【００１６】
またメモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＣの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１７】
同一行にあるメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
【００１８】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＣには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＣはブロックＢＬＫ単位で一括してデータが消去される。
【００１９】
＜メモリセルトランジスタＭＴの閾値分布について＞  
次に図２を用いて上記メモリセルＭＣの閾値分布について説明する。図２は、横軸に閾値分布をとり、縦軸にメモリセルＭＣの数を示したグラフである。
【００２０】
図示するように、各々のメモリセルＭＣは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルＭＣは、閾値電圧Ｖｔｈの低い順に“１”、及び“０”の２種のデータを保持できる。
【００２１】
メモリセルＭＣにおける“１”データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。“０”データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルＭＣは、閾値に応じて“０”データ、及び“１”データの１ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。また、上記メモリセルＭＣは４値以上のデータを保持可能とされても良い。
【００２２】
＜ロウデコーダ２＞  
図１に戻ってロウデコーダ２について説明する。ロウデコーダ２は、データの書き込み動作時、及び読み出し動作時において、制御部７から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。これにより、ロウデコーダ２は、選択されたブロックＢＬＫに対応するメモリセルアレイ１のロウ方向を選択する。つまり、制御部７から与えられる制御信号に基づいて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ印加する。
【００２３】
＜バッファ３＞  
バッファ３は、図示せぬ外部機器（host）からデータ線Ｄｌｉｎｅを介して転送された書き込みデータを保持する。また、センスアンプ４がメモリセルＭＣから読み出した保持データを一時的に保持し、データ線Ｄｌｉｎｅを介して外部機器に転送する。更に、書き込み動作後のメモリセルＭＣの閾値電圧が、書き込み回数に応じたベリファイ電圧よりも大きいか（後述する第２グループ）小さいか（後述する第１グループ）のデータを保持する。
【００２４】
バッファ３は第１バッファ〜第３バッファを備える。例えば、第１バッファ３１は、書き込みデータ及び読み出しデータを保持可能とする。第２バッファ３２、及び３３は、書き込み動作後のメモリセルＭＣの閾値電圧がベリファイ電圧の上か下かのデータ、すなわち第１グループまたは第２グループのいずれかデータを保持可能とする。具体的には、第２バッファ３２は、メモリセルＭＣの閾値分布に対して１つのベリファイレベル（本実施形態で説明）で、そのベリファイレベルよりもメモリセルＭＣの閾値電圧が上か否かのデータを保持し、第３バッファ３３は、メモリセルＭＣの閾値分布に対して２つのベリファイレベル（第２実施形態で説明）を用いて、それらベリファイレベルよりもメモリセルＭＣの閾値電圧がどこに位置するかのデータを保持する。
【００２５】
＜センスアンプ４＞  
次に、センスアンプ４について説明する。センスアンプ４は、データの読み出し時において読み出し対象のメモリセルＭＣに接続されたビット線ＢＬ（読み出し対象のビット線ＢＬ）から読み出されたデータをセンスして増幅する。すなわち、センスアンプ４は、読み出し対象とするビット線ＢＬを所定の電圧（例えば、電圧ＶＤＤ）にプリチャージした後、ロウデコーダ２により選択されたＮＡＮＤストリング１０によってビット線ＢＬを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、センスアンプ４でビット線ＢＬの電圧を増幅してメモリセルＭＣの有するデータをセンスする。次いで、読み出したデータにつき、データ線Ｄｌｉｎｅを介して外部機器に転送する。なお、この際、読み出し対象とならないビット線ＢＬは電圧ＶＤＤに固定する。
【００２６】
また、データの書き込み時には、センスアンプ４は書き込み対象のビット線ＢＬに書き込みデータを転送する。具体的には、“１”データ書き込みの場合には、ビット線ＢＬに所定の電圧（例えば、電圧ＶＤＤ）を転送し、“０”データ書き込みの場合には、属するグループに応じてビット線ＢＬに、例えばＶＳＳ（＝０Ｖ）、または電圧Ｖ１（＞ＶＳＳ）を転送する。なお、この際、読み出し対象とならないビット線ＢＬは電圧ＶＤＤに固定する。
【００２７】
＜ＥＣＣ回路５＞  
ＥＣＣ回路５は、データのエラー訂正を行うためのもので、読み出したページが保持するデータにつき、誤読み出しの発生率の計算も行う。発生率とは、例えばページ方向におけるメモリセルの全ビット数に対する訂正ビット数の割合である。
【００２８】
＜電圧発生回路６＞  
電圧発生回路６は第１電圧発生回路６１〜第４電圧発生回路６４を備える。図３を用いて第１電圧発生回路６１〜第５電圧発生回路６５について説明する。
【００２９】
図３に示すように第１電圧発生回路６１〜第４電圧発生回路６４は、リミッタ回路６ｂ及びチャージポンプ回路６ａを備える。チャージポンプ６ａは、制御部７からの指示により、例えばデータの書き込み動作、及び読み出し動作に必要な電圧を発生する。そして発生された上記各々の電圧は、ノードＮ１から出力され、ＮＡＮＤ型フラッシュメモリ内の例えば、ロウデコーダ２に供給される。
【００３０】
リミッタ回路６ｂはノードＮ１の電位を監視しつつ、このノードＮ１の電位に応じてチャージポンプ回６ａを制御する。すなわち、リミット回路６ｂはノードＮ１の電位が所定の値よりも高ければ、チャージポンプ回路６ａのポンピングを停止し、このノードＮ１の電位を降圧させる。そして、ノードＮ１の電位が所定の値よりも低ければ、チャージポンプ回路６ａにポンピングするよう命令し、このードＮ１の電位を昇圧させる。
【００３１】
次に第１電圧発生回路６１及び第２電圧発生回路６２が発生する電圧について説明する。第１電圧発生回路６１はデータの書き込み電圧として、電圧ＶＰＧＭ１〜電圧ＶＰＧＭ４を発生させ、選択ワード線ＷＬにこれら書き込み電圧を転送する。電圧ＶＰＧＭ１〜ＶＰＧＭ４は、メモリセルトＭＣにおけるチャネルの電荷が電荷蓄積層に注入され、このメモリセルＭＣの閾値が別レベルに遷移する程度の大きさの電圧であり、電圧ＶＰＧＭ４＞電圧ＶＰＧＭ３＞電圧ＶＰＧＭ２＞電圧ＶＰＧＭ１の関係が成り立つ。
【００３２】
第２電圧発生回路６２は、電圧ＶＰＡＳＳを発生させ、非選択ワード線ＷＬに該電圧ＶＰＡＳＳを転送する。電圧ＶＰＡＳＳとは保持データに依らず、メモリセルＭＣがオン状態とされる電圧である。
【００３３】
第３電圧発生回路６３は電圧ＶＣＧＲを発生させ、選択ワード線ＷＬに転送する。電圧ＶＣＧＲとは、読み出したいデータに応じた電圧である。また、本実施形態では、この電圧ＶＣＧＲは、ベリファイ電圧として機能してもよい。つまり、電圧ＶＣＧＲがベリファイ電圧として機能する場合には、この電圧ＶＣＧＲの値は、書き込み回数に応じて変化し、分布するメモリセルＭＣの閾値の中央部分に位置する電圧である。すなわち、電圧ＶＧＲとは、書き込み回数に応じて上昇するメモリセルＭＣの閾値分布の中央部分に位置するような値である。例えば、書き込み動作によって、メモリセルＭＣの閾値分布が消去状態から４回遷移したとする。この場合、ベリファイレベルの各々は、４回遷移するそれぞれの閾値分布の中央値である。これを以下、電圧ＶＣＧＲ１、電圧ＶＣＧＲ２、電圧ＶＣＧＲ３、及び電圧ＶＣＧＲ４とする。
【００３４】
第４電圧発生回路６４は、電圧ＶＲＥＡＤを発生させ、データの読み出し時において非選択ワード線ＷＬにこの電圧ＶＲＥＡＤを転送する。電圧ＶＲＥＡＤは、保持データに依らず、メモリセルＭＣがオン状態とされる電圧である。
【００３５】
＜制御部７＞  
制御部７は、回数データ７１を保持する。回数データ７１は、メモリセルＭＣに書き込み動作が何回行われたかのカウント値を保持する。制御部７はこの回数データ７１の値を参照し、上記第３電圧発生回路６３を制御する。すなわち、制御部７は、書き込みベリファイを行う際、メモリセルＭＣに対して行われた書き込み動作の回数を参照し、この書き込み回数に応じて位置するであろう閾値分布の中央近辺にベリファイ電圧がくるように、第３電圧発生回路６３が生成する電圧ＶＣＧＲを制御する。
【００３６】
更に、制御部７は回数データ７１が規定値に達した時点で、書き込み動作を終了する。なお、メモリセルＭＣの目標とする回数データ７１が規定値に達していた時点で、閾値電圧がベリファイレベルよりも上に位置するメモリセルＭＣの数が半数に満たない場合であれば、閾値電圧がこのベリファイレベルより上に位置するメモリセルＭＣの数が半数以上になるまで、書き込み動作を行ってもよい。
【００３７】
また、制御部７は、書き込みベリファイの結果、メモリセルＭＣの閾値電圧がベリファイレベルよりも上か否かに応じて、次の書き込み動作を行う際のビット線ＢＬに転送する電圧を制御する。つまり、閾値電圧が、ベリファイレベルよりも下に位置する第１グループであれば、そのメモリセルＭＣが接続されるビット線ＢＬに、例えば電圧ＶＳＳを転送させ、ベリファイレベルよりも上に位置する第２グループであれば、そのメモリセルＭＣに接続されるビット線ＢＬに、電圧Ｖ１（＞０）を転送させる。なお、ビット線ＢＬに転送される電圧は、センスアンプ４によって制御される。
【００３８】
また、制御部７は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、外部機器から与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部７は上記アドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。制御部７は、ブロック選択信号をロウデコーダ２に出力する。
【００３９】
＜書き込み動作＞  
次に、図４を用いて上記ＮＡＮＤ型フラッシュメモリにおける書き込み動作について説明する。図４は、書き込み動作を示したフローチャートである。なお、ここでは、図２における“０”データ書き込みを前提とする。
【００４０】
まず、制御部７は回数データ７１を参照し、メモリセルＭＣへの書き込み回数Ｎを確認する。その結果、書き込み回数Ｎ＝０であれば（Ｓ１、ＹＥＳ）、書き込み対象のメモリセルＭＣに対し書き込み動作及び書き込みベリファイ動作を実行する（Ｓ２、Ｓ３）。すなわち、ビット線ＢＬの電位を書き込み許可電位（例えば、電圧ＶＳＳ（＝０Ｖ））とし、電圧発生回路６によって選択ワード線ＷＬにＶＰＧＭ、非選択ワード線ＷＬに電圧ＶＰＡＳＳを転送させデータ書き込みを行う。
【００４１】
次いで、ビット線ＢＬの電位を０［Ｖ］とし、選択ワード線ＷＬに電圧ＶＣＧＲとしてベリファイ電圧を転送させ、非選択ワード線ＷＬに電圧ＶＲＥＡＤを転送させ書き込みベリファイを行う。次いで、制御部７は書き込み回数Ｎに“＋１”する（Ｓ４）。
【００４２】
書き込み回数Ｎ≠０であれば（Ｓ１、ＮＯ）、制御部７はその書き込み回数Ｎが規定値に達しているか否かを確認する。その結果、書き込み回数Ｎが規定値に達していなければ（Ｓ５、ＮＯ）、更に制御部７は、メモリセルＭＣの閾値分布がベリファイレベルよりも上に位置するか否かの確認、すなわちどのグループに属するかの確認を行った後、更なる書き込み動作及び書き込みベリファイ動作を実行する。なお、書き込み後のメモリセルＭＣの閾値分布がベリファイレベルよりも上ならば、すなわち第２グループに属するメモリセルＭＣであれば、制御部７は第２バッファ３２に、例えば“０”データを格納させ、ベリファイレベルよりも下であれば、すなわち第１グループに属するメモリセルＭＣであれば、第２バッファ３２に、例えば“１”データを格納させる。
【００４３】
第２バッファ３２の格納データが“１”、すなわちベリファイレベルよりも上にメモリセルＭＣの閾値電圧が位置すれば（Ｓ６、ＹＥＳ）、ビット線ＢＬの電位を書き込み許可電位（電圧ＶＳＳより大きな値）とし、電圧発生回路６によって選択ワード線ＷＬにＶＰＧＭ、非選択ワード線ＷＬに電圧ＶＰＡＳＳを転送させる（Ｓ７）。
【００４４】
また、第２バッファ３２の格納データが“０”、すなわちベリファイレベルよりも下にメモリセルＭＣの閾値電圧が位置すれば（Ｓ６、ＮＯ）、ビット線ＢＬの電位を書き込み許可電位（電圧ＶＳＳ（０Ｖ））とし、電圧発生回路６によって選択ワード線ＷＬにＶＰＧＭ、非選択ワード線ＷＬに電圧ＶＰＡＳＳを転送させる（Ｓ８）。その後、書き込み回数Ｎを“＋１”する（Ｓ９）。
【００４５】
ステップＳ９の結果、書き込み回数Ｎの値が規定値に達していれば（Ｓ５、ＹＥＳ）、制御部７は書き込み対象のメモリセルＭＣに対し、書き込みベリファイ動作を実行する（Ｓ１０）。ステップＳ１０の結果、閾値電圧がベリファイレベルを超えたメモリセルＭＣの数が半数以上であれば（Ｓ１１、ＹＥＳ）、制御部７は、メモリセルＭＣの閾値分布の尖鋭度（Ｑ）が規定値よりも狭くなったと判断し、書き込み動作を終了する（Ｓ１２）。これに対し、閾値電圧がベリファイレベルを超えたメモリセルＭＣの数が半数以上でなければ（Ｓ１１、ＮＯ）、制御部７は、メモリセルＭＣの閾値分布の尖鋭度（Ｑ）が規定値よりも広い、すなわち十分に閾値分布が狭くなっていないものと判断し（Ｓ１１、ＮＯ）、更なる書き込み動作を実行し（Ｓ１３）、その後、ステップＳ１０の処理に戻る。
【００４６】
＜書き込み動作の概念図＞  
次に、図５を用いて、書き込み回数Ｎの規定値を“４”とした場合の書き込み動作及びベリファイ動作、並びに書き込み動作に応じて変動するメモリセルＭＣの閾値分布について説明する。
【００４７】
図５に示すように、まず１回目の書き込み動作によって、メモリセルＭＣの閾値分布が、消去状態（図中、“１”データを保持した閾値分布）から、状態Ａの閾値分布へと遷移する。すなわち、制御部７は、書き込み回数Ｎ＝０である場合（Ｓ１）、ビット線ＢＬに書き込み許可電圧（電圧ＶＳＳ（０Ｖ））を転送し、次いで選択ワード線ＷＬに書き込み電圧ＶＰＧＭ、非選択ワード線ＷＬに電圧ＶＰＡＳＳを転送し、データの書き込みを実行する。
【００４８】
次いで、上記書き込み動作後、書き込みベリファイを実行する（Ｓ３）。すなわち、制御部７は、第３電圧発生回路６３に、書き込み回数Ｎ＝１に応じたベリファイ電圧として電圧ＶＣＧＲ１を生成させ、これを書き込み対象のメモリセルＭＣに転送させる。また非選択ワード線ＷＬには電圧ＶＲＥＡＤを転送する。この際、ビット線ＢＬは電圧ＶＤＤにプリチャージしておく。
【００４９】
書き込みベリファイの結果、メモリセルＭＣの閾値分布が電圧ＶＣＧＲ１よりも下に位置すれば（Ｓ６、ＮＯ）、制御部７は次の書き込み動作においてビット線ＢＬの電位を電圧ＶＳＳする（Ｓ８）。また、電圧ＶＣＧＲ１よりも上に位置すれば（Ｓ６、ＹＥＳ）、ビット線ＢＬに転送する電位を電圧ＶＳＳよりも大きな、例えば電圧Ｖ１にプリチャージし、データ書き込みを実行する（Ｓ７）。すなわち、メモリセルＭＣの特性が良好とは言えず、閾値電圧が上昇しないメモリセルＭＣには、ビット線ＢＬの電位をゼロ電位とし、また特性が良好で、閾値電圧の上昇が早いメモリセルＭＣに対しては、電化蓄積層に注入される電荷量を控えめにすることで、書き込み動作の度にメモリセルＭＣの閾値分布を狭める。
【００５０】
上記動作を、規定値に達する、すなわち書き込み回数Ｎ＝４となるまで、制御部７は書き込み動作を行う。なお、電圧ＶＣＧＲ１〜電圧ＶＣＧＲ４は、それぞれのメモリセルＭＣの取り得る閾値分布の中央に位置する値とされ、電圧ＶＣＧＲ１＜電圧ＶＣＧＲ２＜電圧ＶＣＧＲ３＜電圧ＶＣＧＲ４の関係が成立する。
【００５１】
書き込み回数Ｎが規定値の“４”に達したら、制御部７は、メモリセルＭＣの閾値分布が状態Ｄに位置するものと判断し、書き込み動作を終了する。また制御部７は、書き込み回数Ｎが規定値の“４”に達した場合に、閾値分布が電圧ＶＣＧＲ４を超え、この電圧ＶＣＧＲ４よりも高い閾値分布を有するメモリセルＭＣの数が半数以上であるか否かという情報を基に書き込み動作を終了してもよい。つまり、書き込みベリファイ時に電圧ＶＣＧＲ４によってオフ状態となる、すなわち電圧ＶＣＧＲ４よりも高い電圧に閾値電圧が位置するメモリセルＭＣの数が半数以上あれば、制御部７は、メモリセルＭＣの閾値分布の尖鋭度（Ｑ）は狭いであろうと判断し、データの書き込み動作を終了する（Ｓ１２）。なお、この際、状態Ｄに遷移したメモリセルＭＣの閾値分布のうち下側電位（図５中、Ｄ_Ｌｏｗと記載）については、チェックしていないが、これに関しては、先鋭度（Ｑ）が、十分狭くなっており、この下側電位に位置するメモリセルＭＣもＥＣＣ回路５にて誤り訂正可能な範囲であるものと判断する。なお、上記“半数以上”とは、１ページを単位とし、書き込み対象とされた選択ワード線ＷＬに接続されたメモリセルＭＣの数を全体した時の、半分のメモリセルを指す。
【００５２】
＜各信号線の動作＞  
＜書き込み回数Ｎ＝０＞  
次に図６（ａ）、図６（ｂ）を用いて、上記書き込み動作（“０”データ書き込み）における、各信号線（ワード線ＷＬ、ビット線ＢＬ）の電位変化について説明する。図６（ａ）、（ｂ）は、第１回目の書き込み動作及び書き込みベリファイ動作における選択ビット線ＢＬ、選択ワード線ＷＬ、及び非選択ワード線ＷＬの電位変化を示したタイムチャートである。
【００５３】
図６（ａ）に示すように、書き込み回数Ｎ＝０である場合、すなわちメモリセルＭＣが消去状態である場合、センスアンプ４は時刻ｔ０以降ビット線ＢＬの電位を電圧ＶＳＳとする。次いで、第１電圧発生回路６１、第２電圧発生回路６２によって時刻ｔ２、ｔ３において選択ワード線ＷＬ及び非選択ワード線ＷＬに電圧ＶＰＧＭ、電圧ＶＰＡＳＳが転送される。これにより、メモリセルＭＣの閾値分布は、上記図５における状態Ｂへと遷移する。
【００５４】
次いで、制御部７はこの状態Ｂに遷移したメモリセルＭＣに対し書き込みベリファイを実行する。すなわち、図６（ｂ）に示すように時刻ｔ３においてセンスアンプ４によってチャネルの電位を、例えば電圧ＶＤＤにまでプリチャージさせつつ、時刻ｔ４において第４電圧発生回路６４に電圧ＶＲＥＡＤを非選択ワード線ＷＬに転送させ、次いで、時刻ｔ５において第３電圧発生回路６３にベリファイ電圧として電圧ＶＣＧＲ１を選択ワード線ＷＬに転送させる。ここで、上述した様に、メモリセルＭＣの閾値分布が電圧ＶＣＧＲ１より低い位置であれば、時刻ｔ６以降メモリセルＭＣはオン状態とされチャネルの電位は電圧ＶＤＤから電圧ＶＳＳにまで遷移する。これに対し、メモリセルＭＣの閾値分布が電圧ＶＣＧＲ１より高い位置であれば、時刻ｔ６以降であってもメモリセルＭＣはオフ状態とされチャネルの電位はほぼ電圧ＶＤＤを維持する。
【００５５】
＜書き込み回数Ｎ＝１＞  
次に、図７（ａ）、図７（ｂ）を用いて、上記書き込み動作（“０”データ書き込み）における、各信号線（ワード線ＷＬ、ビット線ＢＬ）の電位変化について説明する。図７（ａ）、（ｂ）は、第２回目の書き込み動作及び書き込みベリファイ動作における選択ビット線ＢＬ、選択ワード線ＷＬ、及び非選択ワード線ＷＬの電位変化を示したタイムチャートである。すなわち、この書き込み動作によってメモリセルＭＣの閾値分布を、図５における状態Ｂから状態Ｃへと遷移させる。上記書き込み回数Ｎ＝１と同一の書き込み及び書き込みベリファイについては説明を省略する。
【００５６】
図７（ａ）に示すように、上記書き込みベリファイ動作によって、メモリセルＭＣの閾値電圧が電圧ＶＣＧＲ１よりも高い位置にある場合、時刻ｔ１においてビット線ＢＬの電位を電圧ＶＳＳから例えば電圧Ｖ１までプリチャージさせる。これに対し、メモリセルＭＣの閾値電圧が電圧ＶＣＧＲ１よりも低い位置にある場合、時刻ｔ１以降ビット線ＢＬの電位を電圧ＶＳＳに維持させる。
【００５７】
次いで、時刻ｔ２において非選択ワード線ＷＬに対し電圧ＶＰＡＳＳを転送させ、時刻ｔ３において選択ワード線ＷＬに対し電圧ＶＰＧＭ２（＞電圧ＶＰＧＭ１）を転送させる。これにより、図５における状態Ｂの閾値分布から状態Ｃへと閾値分布を遷移させる。上述したように、この２回目の書き込みによって、メモリセルＭＣの取り得る閾値分布の幅が状態Ｂよりも狭くなる。
【００５８】
次いで、制御部７は２回目の書き込みベリファイを実行する。すなわち、上述したように制御部７は回数データ７１を参照し、この値に応じたベリファイ電圧を第３電圧発生回路６３に生成させ、読み出し動作を行う。具体的には、読み出し対象とされたメモリセルＭＣが接続されたビット線ＢＬの電位を、時刻ｔ４において電圧ＶＳＳから例えば電圧ＶＤＤにまで上昇させる。次いで、非選択ワード線ＷＬに電圧ＶＰＡＳＳを転送させ、選択ワード線ＷＬに電圧ＶＣＧＲ２を転送させる。
【００５９】
上述した様に、書き込みベリファイの結果、メモリセルＭＣの閾値分布が電圧ＶＣＧＲ２より低い位置であれば、時刻ｔ７以降メモリセルＭＣはオン状態とされチャネルの電位は電圧ＶＤＤから電圧ＶＳＳにまで遷移する。これに対し、メモリセルＭＣの閾値分布が電圧ＶＣＧＲ２より高い位置であれば、時刻ｔ７以降であってもメモリセルＭＣはオフ状態とされチャネルの電位はほぼ電圧ＶＤＤを維持する。
【００６０】
ここでは、回数データ７１の値がＮ＝０、１の時の場合について説明したが、それ以降の書き込み回数であっても同様の動作を行う。
【００６１】
本実施形態に係る半導体記憶装置によれば、メモリセルＭＣの閾値分布を狭くしつつ、迅速な書き込み処理を実現出来る。すなわち、本実施形態に係る半導体記憶装置であると、制御部７が回数データ７１を備え、また２分した際のメモリセルＭＣの閾値分布を保持可能な複数のバッファを備える。
【００６２】
つまり、本実施形態に係る半導体記憶装置では、各書き込みが行われその結果、遷移したメモリセルＭＣの閾値分布の中央値を書き込みベリファイ電圧とする。つまり、上述したように、書き込み回数Ｎに応じた電圧ＶＣＧＲよりも低い閾値電圧を有するメモリセルＭＣに対しては、次の書き込み動作でビット線ＢＬの電位を電圧ＶＳＳとし、閾値電圧の上昇を促す。これに対し電圧ＶＣＧＲよりも高い閾値電圧を有するメモリセルＭＣに対しては、次の書き込み動作でビット線ＢＬの電位を、上記電圧ＶＳＳよりも大きな電圧とし、閾値電圧の上昇を抑制させる。これにより、メモリセルＭＣの閾値分布の幅を、書き込み動作の度に狭くすることが出来る。
【００６３】
また、メモリセルＭＣに連続して書き込まれた回数Ｎを制御部７が参照することで、制御部７は書き込み動作終了のタイミングを把握することが出来る。つまり、書き込み回数Ｎがあらかじめ決められた規定値に達すると、メモリセルＭＣの閾値分布が目標とする分布に遷移していることを把握することが出来る。この規定値は、メモリセルＭＣの特性で異なるものであるが、本実施形態に係る回数データ７１は、メモリセルＭＣの特性に応じて異なる規定値を保持している。このため、制御部７は、敢えてメモリセルＭＣの下側電位をベリファイする手法を用いて、その都度書き込みベリファイ及び書き込み動作を繰り返さなくとも、迅速に書き込みを終了させることが出来る。
【００６４】
更には、制御部７は書き込みベリファイ電圧よりも高い若しくは低いメモリセルＭＣの数を把握することが可能である。これは、あるワード線ＷＬに共通接続されたメモリセルＭＣの閾値分布を、この閾値分布の中央値で読み出し、その中央値よりも高いのか低いのかという結果を第２バッファ３２で保持するからである。つまり、書き込み回数Ｎが規定値に達した場合であっても、ワード線ＷＬに共通接続された複数のメモリセルＭＣにおいて、書き込みベリファイ電圧よりも高い閾値分布を有したメモリセルＭＣの数が半数以下であれば、更に書き込み動作を実行する。つまり、制御部７は書き込みベリファイ電圧を超えたメモリセルＭＣの数に基づいて、閾値分布の尖鋭度（Ｑ）を把握し、書き込みベリファイ電圧を超えたメモリセルＭＣの数が半数以上に達した時点で、この尖鋭度（Ｑ）が規定値以下に達したものと判断する。以上により、メモリセルＭＣの閾値分布の幅を狭くしつつ、迅速なデータ書き込みを行うことが出来る。
【００６５】
なお、本実施形態に係る半導体記憶装置では、メモリセルＭＣの閾値分布が目標とするレベルにまで達した場合、閾値分布の下側電位がどのくらいの位置にあるのかを確認していないが、これは上記した尖鋭度（Ｑ）に基づいて、下側電位に位置するメモリセルＭＣの数は、ＥＣＣ回路５によって救済可能な範囲であるものとする。
【００６６】
［第２の実施形態］  
次に第２の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、上記ベリファイレベルを、メモリセルＭＣの閾値分布に対して２カ所設けたものである。以下、上記第１の実施形態と同様の構成については説明を省略する。
【００６７】
＜第３バッファ３３＞  
本実施形態では、２カ所のベリファイレベルに対しメモリセルＭＣの閾値電圧がどこに位置するかのデータについて、第３バッファ３３は保持可能とする。すなわち、ある閾値分布に対し、下から第１ベリファイレベル、第２ベリファイレベル（＞第１ベリファイレベル）が配置されるとする。この場合において、閾値電圧が第１ベリファイレベルよりも低いメモリセルＭＣを第１グループとし、閾値電圧が第１ベリファイレベルより高く、且つ第２ベリファイレベルよりも低いメモリセルＭＣを第２グループとし、第２ベリファイレベルよりも高い閾値電圧を有するメモリセルＭＣを第３グループとする。第３バッファ３３はこれら第１〜第３グループのどれに属するかのデータを保持可能とする。
【００６８】
＜センスアンプ４＞  
本実施形態に係るセンスアンプ４は、書き込みベリファイにより判断された閾値電圧の位置に応じて、次の書き込み動作時に電圧ＶＳＳ、電圧Ｖ１の他、更に電圧Ｖ２をビット線ＢＬに転送する。
【００６９】
＜第３電圧発生回路６３＞  
本実施形態に係る第３電圧発生回路６３は、ベリファイ電圧として電圧ＶＣＧＲ１〜電圧ＶＣＧＲ４までを生成したが、これに加え、電圧ＶＣＧＲ１´、電圧ＶＣＧＲ２´、電圧ＶＣＧＲ３´、及び電圧ＶＣＧＲ４´を生成する。ここで、電圧ＶＣＧＲ１´＞電圧ＶＣＧＲ１、電圧ＶＣＧＲ２´＞電圧ＶＣＧＲ２、電圧ＶＣＧＲ３´＞電圧ＶＣＧＲ３、電圧ＶＣＧＲ４´＞電圧ＶＣＧＲ４の関係が成立する。
【００７０】
すなわち、状態Ａ〜状態Ｄのそれぞれにおいて、電圧ＶＣＧＲ１、電圧ＶＣＧＲ２、電圧ＶＣＧＲ３、及び電圧ＶＣＧＲ４より小さな閾値電圧を有するメモリセルＭＣを第１グループとする。また、状態Ａ〜状態Ｄのそれぞれにおいて、電圧ＶＣＧＲ１、電圧ＶＣＧＲ２、電圧ＶＣＧＲ３、及び電圧ＶＣＧＲ４より高く、且つ電圧ＶＣＧＲ１´、電圧ＶＣＧＲ２´、電圧ＶＣＧＲ３´、及び電圧ＶＣＧＲ４´よりも小さな閾値電圧を有したメモリセルＭＣを第２グループとする。更に状態Ａ〜状態Ｄのそれぞれにおいて、電圧ＶＣＧＲ１´、電圧ＶＣＧＲ２´、電圧ＶＣＧＲ３´、及び電圧ＶＣＧＲ４´よりも高い閾値電圧を有したメモリセルＭＣを第３グループとする。
【００７１】
＜書き込み動作＞  
次に図８を用いてＮＡＮＤ型フラッシュメモリの書き込み動作について説明する。上記第１実施形態と同様に、書き込み回数Ｎの規定値を“４”とした場合の書き込み動作及びベリファイ動作、並びに書き込み動作に応じて変動するメモリセルＭＣの閾値分布について説明する。なお、上記第１実施形態と同様の動作については説明を省略する。
【００７２】
図８に示すように、まず１回目の書き込み動作によって、メモリセルの閾値分布が、消去状態から状態Ａの閾値分布へと遷移する。次いで、書き込みベリファイを実行する。すなわち、制御部７は、第３電圧発生回路６３に、書き込み回数Ｎ＝１に応じたベリファイ電圧として電圧ＶＣＧＲ１及び電圧ＶＣＧＲ１´を生成させ、これを順次書き込み対象のメモリセルＭＣに転送させる。
【００７３】
書き込みベリファイの結果、メモリセルＭＣの閾値分布が電圧ＶＣＧＲ１よりも下に位置すれば、これを第１グループのメモリセルＭＣと判断し、制御部７はビット線ＢＬの電位を電圧ＶＳＳとして書き込み動作を行う。また、メモリセルＭＣの閾値電圧が電圧ＶＣＧＲ１よりも高く、且つ電圧ＶＣＧＲ１´より低い電圧に位置すれば、制御部７はこれを第２グループのメモリセルＭＣと判断し、ビット線ＢＬに転送する電位を電圧ＶＳＳよりも大きな、例えば電圧Ｖ１にプリチャージし、データ書き込みを実行する。更に、メモリセルＭＣの閾値電圧が電圧ＶＣＧＲ１´よりも高い電圧に位置すれば、制御部７はこれを第３グループのメモリセルＭＣと判断し、ビット線ＢＬに転送する電位を電圧Ｖ１よりも大きな、例えば電圧Ｖ２にプリチャージし、データ書き込みを実行する。本実施形態においても制御部７は、上記動作を規定値に達する、すなわち書き込み回数Ｎ＝４となるまで書き込み動作を行う。
【００７４】
本実施形態に係る半導体記憶装置によれば、よりメモリセルＭＣの閾値電圧を狭めることが出来る。これは、上記第１の実施形態に比べ、書き込み動作後に行われる書き込みベリファイにおいて、ベリファイレベルを２カ所に設定しているからである。
【００７５】
すなわち、本実施形態に係る半導体記憶装置であると、これら２つのベリファイレベルに基づいて第１〜第３グループにメモリセルＭＣの閾値電圧を区分する。これにより、例えば閾値電圧の低いメモリセルＭＣにはビット線ＢＬの電位を電圧ＶＳＳとし、電荷蓄積層へ注入される電荷量を多くする。これに対し、第２、第３グループに属するメモリセルＭＣに対しては、両者に差はあるものの書き込み時においてビット線ＢＬに電圧Ｖ１、及び電圧Ｖ２を転送することで、閾値電圧の上昇を抑制させる。これにより、第１グループに属するメモリセルＭＣの閾値電圧はより上昇し、第２、第３グループの閾値電圧に近づく。これに対し、第２、第３グループに属するメモリセルＭＣの閾値電圧の上昇は抑制される。
【００７６】
従って、書き込み動作の度にメモリセルＭＣの閾値分布の幅は狭くなる。これは、本実施形態に係る半導体記憶装置では、メモリセルＭＣのグループを第１〜第３グループまでに分けたことからより精密な電圧を、ビット線ＢＬに転送することが出来るからである。
【００７７】
なお、上記第１、第２実施形態では、メモリセルＭＣが２値データを保持する場合について説明したが、４値以上を保持しても良い。この場合、第３電圧発生回路６３は、この４値に対応したベリファイレベルを生成する。また、上記第１、第２実施形態と同様にそれぞれの閾値分布に対し１つまたは２つのベリファイレベルを生成しても良い。
【００７８】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００７９】
１…メモリセルアレイ、２…ロウデコーダ、３…バッファ、４…センスアンプ、５…ＥＣＣ、６…電圧発生回路、６ａ…チャージポンプ、６ｂ…リミッタ回路、７…制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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