(57)【要約】【課題】本発明は、ｂｕｌｋ−ＦｉｎＦＥＴにおいて、短チャネル効果の制御能力を向上できるようにする。【解決手段】たとえば、ｂｕｌｋ基板１１の表面部に設けられたフィン１２の両側面には、互いに対向するようにして、ゲート電極部２１およびソース・ドレイン領域２２，２３が形成されている。また、ゲート電極部２１の下部には、それぞれ、素子分離用絶縁膜１３が設けられている。この素子分離用絶縁膜１３は積層構造を有し、ｂｕｌｋ基板１１に接する下層側が、たとえば比誘電率が３．９程度のＳｉＯ2 膜１３ａによって、ゲート電極部２１と接する上層側が、たとえば比誘電率が１０以上の高誘電体膜１３ｂによって、それぞれ形成されている。【選択図】      図１
2007165780.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、長手方向と短手方向とを有する半導体層と、
少なくとも前記半導体層の前記短手方向の側面に形成されたゲート電極部と、
前記半導体層に形成され、前記ゲート電極部の前記長手方向に隣接して形成されたソース・ドレイン領域と、
前記半導体層の側面であって、前記ゲート電極部と前記半導体基板との間に形成され、少なくとも前記ゲート電極部と接する部位が、比誘電率が１０以上の高誘電体膜により形成されてなる素子分離用絶縁膜と
を具備したことを特徴とする半導体装置。
【請求項２】
前記素子分離用絶縁膜は複数層から形成され、少なくとも前記半導体基板に接する下層側がシリコン酸化膜により形成され、前記ゲート電極部と接する上層側が前記高誘電体膜により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子分離用絶縁膜は、前記ゲート電極部の下方が前記高誘電体膜により形成され、前記ソース・ドレイン領域の側面がシリコン酸化膜により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記高誘電体膜は、単一の材料からなる単層構造を有して、もしくは、複数の材料からなる積層構造を有して形成されていることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記高誘電体膜は、アルミナ（Ａｌ2 Ｏ3 ）、もしくは、ハフニア（ＨｆＯ2 ）およびそのシリケート（Ｈｆ−Ｓｉ−Ｏ混合）またはアルミネート（Ｈｆ−Ａｌ−Ｏ混合）、あるいは、ジルコニア（ＺｒＯ2 ）およびそのシリケート（Ｚｒ−Ｓｉ−Ｏ混合）またはアルミネート（Ｚｒ−Ａｌ−Ｏ混合）により形成されていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するもので、特に、Ｆｉｎ型構造を有するＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置（ＦｉｎＦＥＴ：Ｆｉｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に関する。
【背景技術】
【０００２】
半導体集積回路の発展は、その構成要素であるＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ  ＦＥＴ）のスケーリング則という優れた特質に依るところが大きい。スケーリング則に則れば、素子の寸法を縮小（素子を微細化）することで、限られたチップ面積内により多くの素子を集積できることになる。しかし、従来のプレーナ（ｐｌａｎａｒ）型ＭＯＳＦＥＴ技術の延長による素子の微細化は、近い将来、限界に達すると考えられている。その大きな要因の一つは、微細化が進むと、素子のスタンバイ・パワーが急激に増加することである。原理上、閾値電圧の低下によりカットオフ電流が指数関数的に増大することは避けられない。他にも、不純物濃度の増加による接合リークや表面リークの増大、Ｓ係数（サブスレショルド・スイング）の劣化などの問題が関わっている。実際、ハーフピッチが５０ｎｍ以下の世代では、スタンバイ・パワーがアクティブ・パワーを上回るという試算もある。こうなると、発熱の問題から、素子を微細化しても集積度が上げられなくなる。
【０００３】
ｐｌａｎａｒ型ＭＯＳＦＥＴに代わる新しいトランジスタ構造の一つに、ＦｉｎＦＥＴがある（たとえば、非特許文献１，２参照）。これは、二つのＭＯＳＦＥＴが互いに対向するように、半導体基板の表面部に形成された凸型形状の半導体領域（以下、フィン）の両側面に、それぞれ、ゲート電極およびソース・ドレイン領域からなるＭＯＳＦＥＴを設けるようにしたものである。このＦｉｎＦＥＴの大きな特長は、フィンの幅を狭くしてチャネルの不純物濃度を薄くすると、Ｓ係数および短チャネル効果が改善されることである。ゆえに、素子における、微細化にともなうスタンバイ・パワーの増加を最小限度に抑えることができると期待されている。
【０００４】
ＦｉｎＦＥＴは、バルク（ｂｕｌｋ）基板を用いるものと、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いるものとに大別できる。ｂｕｌｋ基板を用いるＦｉｎＦＥＴ（以下、ｂｕｌｋ−ＦｉｎＦＥＴ）は、ＳＯＩ基板を用いるものと比べて、製造コストが安い、ボディ浮遊効果や自己加熱効果によるトランジスタ性能の劣化がないという利点がある。その反面、ｂｕｌｋ−ＦｉｎＦＥＴには、フィン下部のゲート電極から隔たった位置でパンチスルーが顕在化することにより、短チャネル効果の制御能力が低下するという問題がある。
【０００５】
この問題を回避するには、従来のｐｌａｎａｒ型ＭＯＳＦＥＴと同様、パンチスルーストッパと呼ばれる高濃度の不純物層の導入が不可欠であるとされてきた。しかし、パンチスルーストッパの導入により、接合リークの増加や電流駆動力の劣化などの好ましくない現象が発生する。このため、パンチスルーストッパに代わる、短チャネル効果を効率的に制御できる新しい技術の開発が必要とされている。
【非特許文献１】Ｈ．Ｊ．Ｃｈｏ  ｅｔ  ａｌ．，“Ｔｈｅ  Ｖｔｈ  ｃｏｎｔｒｏｌｌａｂｉｌｉｔｙ  ｏｆ  ５ｎｍ  ｂｏｄｙ−ｔｉｅｄ  ＣＭＯＳ  ＦｉｎＦＥＴ”，ｉｎ  Ｐｒｏｃ．  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ．１１６−１１７，２００５．
【非特許文献２】Ｔ．Ｓ．Ｐａｒｋ  ｅｔ  ａｌ．，“Ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ  ｂｅｈａｖｉｏｒ  ｏｆ  ｂｏｄｙ−ｔｉｅｄ  ｆｉｎＦＥＴ（ＯＭＥＧＡ  ＭＯＳＦＥＴ）  ｗｉｔｈ  ｒｅｓｐｅｃｔ  ｔｏ  ｉｏｎ  ｉｍｐｌａｎｔａｔｉｏｎ  ｃｏｎｄｉｔｉｏｎｓ”，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．１，Ｒｅｇｕｌ．Ｐａｐ．Ｓｈｏｒｔ  Ｎｏｔｅｓ  Ｒｅｖ．Ｐａｐ．（Ｊａｐａｎ），ｖｏｌ．４３，ｎｏ．４Ｂ，ｐｐ．２１８０−２１８４，Ａｐｒｉｌ  ２００４．
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、接合リークの増加や電流駆動力の劣化などを招くことなく、カットオフ時のパンチスルーを抑制でき、短チャネル効果を改善することが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、半導体基板と、前記半導体基板上に形成され、長手方向と短手方向とを有する半導体層と、少なくとも前記半導体層の前記短手方向の側面に形成されたゲート電極部と、前記半導体層に形成され、前記ゲート電極部の前記長手方向に隣接して形成されたソース・ドレイン領域と、前記半導体層の側面であって、前記ゲート電極部と前記半導体基板との間に形成され、少なくとも前記ゲート電極部と接する部位が、比誘電率が１０以上の高誘電体膜により形成されてなる素子分離用絶縁膜とを具備したことを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
上記の構成により、接合リークの増加や電流駆動力の劣化などを招くことなく、カットオフ時のパンチスルーを抑制でき、短チャネル効果を改善することが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１０】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった半導体装置（ＦｉｎＦＥＴ）の基本構成を示すものである。なお、ここでは、ｂｕｌｋ基板を用いた、ダブルゲート構造型のｂｕｌｋ−ＦｉｎＦＥＴを例に、ｂｕｌｋ基板の一部を所望の形状に加工することによって、フィン（一方向の断面が凸型形状を有する、矩形状の半導体層）が形成されてなる場合について説明する。
【００１１】
図１に示すように、半導体基板であるｂｕｌｋ基板１１の表面部には、たとえば単結晶シリコン（Ｓｉ）からなるフィン１２が設けられている。すなわち、フィン１２はほぼ矩形状を有し、上記ｂｕｌｋ基板１１の上方部の、図１に示す短手方向のほぼ中央部に、図１に示す長手方向に沿って設けられている。本実施形態の場合、フィン１２は、上記ｂｕｌｋ基板１１の短手方向に所望の幅（厚さ）Ｗを有して凸型に形成されるとともに、上記ｂｕｌｋ基板１１の長手方向と同じ長さ（Ｌ）を有して設けられている。また、フィン１２は、所望の高さ（Ｈ）を有して、上記ｂｕｌｋ基板１１の上方部に形成されている。
【００１２】
上記フィン１２の上面部には、マスクパターン（ハードマスク）として利用される絶縁膜（たとえば、ＳｉＮ膜）１４が選択的に設けられている。この絶縁膜１４はマスクパターンとして用いた後、除去してもよい。
【００１３】
さらに、上記フィン１２の各側面の、少なくともチャネル部に相当する部位には、ゲート絶縁膜１５を介して、ゲート電極部２１が設けられている。ゲート絶縁膜１５としては、たとえば、ＳｉＯ膜、ＨｆＳｉＯ膜、ＨｆＡｌＯ膜、ＨｆＯ膜などが用いられる。本実施形態の場合、ゲート電極部２１は、上記フィン１２の上面部に上記絶縁膜１４を介して設けられるとともに、上記フィン１２の一部をそれぞれ覆うようにして設けられている。たとえば、ゲート電極部２１は、図１に示す上記ｂｕｌｋ基板１１の長手方向のほぼ中央部に、上記フィン１２に直交するようにしてほぼ逆Ｕ字型に設けられている。つまり、ゲート電極部２１は、上記フィン１２の上面部において相互に接続され、一体的に形成されている。
【００１４】
また、上記フィン１２の各側面の、少なくともチャネル部を除く部位には、それぞれ、上記ゲート電極部２１に隣接してソース領域２２およびドレイン領域２３が形成されている。
【００１５】
なお、フィン１２の各側面に沿う、上記ｂｕｌｋ基板１１の表面上には、ゲート電極部２１の下部を埋め込むようにして、素子分離のための絶縁膜（素子分離用絶縁膜）１３が設けられている。この素子分離用絶縁膜１３は積層（複数層）構造を有し、上記ｂｕｌｋ基板１１に接する下層側が、たとえば比誘電率が３．９程度のＳｉＯ2 膜（シリコン酸化膜）１３ａによって、上記ゲート電極部２１と接する上層側が、たとえば比誘電率が１０以上の高誘電体膜１３ｂによって、それぞれ形成されている。高誘電体膜１３ｂとしては、たとえば、アルミナ（Ａｌ2 Ｏ3 ）、もしくは、ハフニア（ＨｆＯ2 ）およびそのシリケート（Ｈｆ−Ｓｉ−Ｏ混合）またはアルミネート（Ｈｆ−Ａｌ−Ｏ混合）、あるいは、ジルコニア（ＺｒＯ2 ）およびそのシリケート（Ｚｒ−Ｓｉ−Ｏ混合）またはアルミネート（Ｚｒ−Ａｌ−Ｏ混合）が用いられている。
【００１６】
このように、本実施形態のｂｕｌｋ−ＦｉｎＦＥＴは、ｂｕｌｋ基板１１上に形成されたフィン１２の両側面のチャネル部にあたる部分に、互いに対向するように、ゲート絶縁膜１５を介してゲート電極部２１が形成されてなる構造において、素子分離用絶縁膜１３のｂｕｌｋ基板１１に接する部分は比誘電率が３．９程度のシリコン酸化膜１３ａにより形成され、素子分離用絶縁膜１３のゲート電極部２１に接する部分は比誘電率が１０程度の高誘電体膜１３ｂにより形成されている。このような構造とした場合、パンチスルーストッパと呼ばれる高濃度の不純物層を導入せずとも、短チャネル効果の抑制が容易に可能となる。
【００１７】
図２（ａ）〜（ｊ）は、図１に示した構成のｂｕｌｋ−ＦｉｎＦＥＴの製造プロセスを示すものである。ここでは、フィンの上面を厚い絶縁膜で覆うことにより、その絶縁膜に対応するフィンの部分に反転層（チャネル）が形成されないようにした、ダブルゲート構造（図１参照）を例に説明する。なお、各図（ａ）〜（ｊ）は、図１のII−II線に沿う断面図である。
【００１８】
まず、たとえば同図（ａ）に示すように、ｂｕｌｋ基板１１の上面に絶縁膜１４となる絶縁材料１４ａを堆積させる。続いて、その絶縁材料１４ａをＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により加工し、たとえば同図（ｂ）に示すように、ハードマスク１４’を形成する。続いて、たとえば同図（ｃ）に示すように、上記ハードマスク１４’を用いて、ＲＩＥによりｂｕｌｋ基板１１の表面部を加工する。続いて、たとえば同図（ｄ）に示すように、ｂｕｌｋ基板１１の表面部を熱酸化させて、熱酸化膜（シリコン酸化膜）１３ａ-1を形成する。これにより、図１に示すｂｕｌｋ基板１１の短手方向に対する幅（Ｗ）が所望の厚さとされた、凸型形状のフィン１２が得られる。
【００１９】
次いで、ｂｕｌｋ基板１１の全面にシリコン酸化膜１３ａ-2を埋め込んだ後、たとえば同図（ｅ）に示すように、そのシリコン酸化膜１３ａ-2の上面を平坦化する。続いて、上記熱酸化膜１３ａ-1および上記シリコン酸化膜１３ａ-２をリセスし、たとえば同図（ｆ）に示すように、素子分離用絶縁膜１３の下層側のシリコン酸化膜１３ａを所定の厚さとなるように形成する。
【００２０】
次いで、ｂｕｌｋ基板１１の全面に、上記シリコン酸化膜１３ａを介して高誘電体膜１３ｂとなる材料１３ｂ-1を埋め込んだ後、たとえば同図（ｇ）に示すように、その高誘電体膜材料１３ｂ-1の上面を平坦化する。続いて、上記高誘電体膜材料１３ｂ-1をリセスし、たとえば同図（ｈ）に示すように、素子分離用絶縁膜１３の上層側の高誘電体膜１３ｂを所定の厚さとなるように形成する。
【００２１】
次いで、たとえば同図（ｉ）に示すように、露出するフィン１２の側面部にそれぞれゲート絶縁膜１５となる材料１５’を形成する。続いて、たとえば同図（ｊ）に示すように、ｂｕｌｋ基板１１の全面に、上記素子分離用絶縁膜１３を介して電極材料２１ａを堆積させた後、上記電極材料２１ａを、上記ゲート絶縁膜材料１５’および上記ハードマスク１４’と一緒にＲＩＥにより加工する。つまり、上記ｂｕｌｋ基板１１の長手方向のほぼ中央部にのみ、上記フィン１２に直交するようにして、所定のゲート長（Ｌ）を有するゲート電極部２１が形成される。そして、最後に、フィン１２に対するソース領域２２およびドレイン領域２３の形成が行われることにより、図１に示した構造のｂｕｌｋ−ＦｉｎＦＥＴが完成する。
【００２２】
上記した構造のｂｕｌｋ−ＦｉｎＦＥＴは、一般的なｂｕｌｋ−ＦｉｎＦＥＴの製造工程に、高誘電体膜材料１３ｂ-1の堆積およびリセスの各工程を追加するだけで、簡単に実現できる。
【００２３】
上記したように、本実施形態の構造によれば、ゲート電極部２１による電界が、高誘電体膜１３ｂを介してフィン１２の下部に作用する。つまり、ゲート電極部２１の直下に対し、ゲート電界の回り込み成分が電気的に作用する。これにより、カットオフ時のパンチスルーを抑制でき、短チャネル効果の改善が可能となる。特に、高濃度のパンチスルーストッパを導入する必要がないので、接合リークを抑えると同時に、電流駆動力を稼ぐことが可能となる。よって、オン／オフ比が高く、微細で、しかも、スタンバイ・パワーに優れたトランジスタを安価に製造できるようになる。
【００２４】
次に、図１に示した構造のｂｕｌｋ−ＦｉｎＦＥＴにおいて、効果（特性）を検証するためのシミュレーションを行った際の結果について説明する。図３（ａ），（ｂ）は、電流電圧特性に関するシミュレーションの結果を示すものである（特に、同図（ｂ）は、カットオフ電流を揃えた際のオン電流の様子を示している）。各図とも、横軸はゲート電圧、縦軸はドレイン電流を表している。ここでは、以下に示す３種類のｎ型ｂｕｌｋ−ＦｉｎＦＥＴについて、それぞれ対比して示している。いずれの構造のｎ型ｂｕｌｋ−ＦｉｎＦＥＴも、ゲート長（Ｌ）は７０ｎｍ、フィン幅（Ｗ）は３０ｎｍである。
【００２５】
同図（ａ），（ｂ）において、破線Ａは、素子分離用絶縁膜を比誘電率が３．９のシリコン酸化膜のみにより形成し、基板中のアクセプタ濃度は一定で、パンチスルーストッパを導入していないｎ型ｂｕｌｋ−ＦｉｎＦＥＴ（従来構造１）の特性を示すものである。
【００２６】
同様に、破線Ｂは、素子分離用絶縁膜を比誘電率が３．９のシリコン酸化膜のみにより形成し、パンチスルーストッパを導入したｎ型ｂｕｌｋ−ＦｉｎＦＥＴ（従来構造２）の特性を示すものである。
【００２７】
これに対し、実線Ｃは、本実施形態の構造として、たとえば、幅（高さ）が２３０ｎｍとされた素子分離用絶縁膜１３の一部に、１００ｎｍの幅を有して、比誘電率が１０の高誘電体膜１３ｂを形成したｎ型ｂｕｌｋ−ＦｉｎＦＥＴ（基板中のアクセプタ濃度は一定（従来構造１と同じ））の特性を示すものである。
【００２８】
各図（ａ），（ｂ）からも明らかなように、本実施形態の構造とした場合には、パンチスルーストッパを用いなくても、従来構造２と同等のＳ係数が得られる。特に、図（ｂ）に示すように、本実施形態の構造とした場合には、それぞれのｂｕｌｋ−ＦｉｎＦＥＴのカットオフ電流を揃えた際のオン電流がもっとも大きくなる。
【００２９】
以上のことからも、本実施形態の構造により、従来構造に比してオン／オフ比の高いトランジスタを実現できることが証明された。
【００３０】
ここで、本実施形態の構造において、高誘電体膜に要求される条件を見積もってみる。一般に、ＦｉｎＦＥＴにおけるドレイン空乏層の幅ｘd は、下記の数１の式（１）により近似できる。
【数１】
2007165780.tif 000003
【００３１】
ただし、Ｖd はドレインバイアス、φS はチャネル電位、Ｎa はチャネルの不純物濃度、εSiはシリコンの誘電率、ｑは素電荷である。
【００３２】
フィンが完全に空乏化していると仮定すると、カットオフ時のチャネル電位φS は、下記の数２の式（２）によって表される。
【数２】
2007165780.tif 000004
【００３３】
ただし、ΔΦはゲート電極とシリコンのフェルミ準位差、Ｔoxはゲート絶縁膜の厚さ（縦方向の接合の深さ）、εoxはゲート絶縁膜の誘電率、Ｗはフィン幅である。
【００３４】
Ｖd ＝ΔΦと仮定すると、下記の数３の式（３）が成り立つ。
【数３】
2007165780.tif 000005
【００３５】
ドレイン空乏層の幅ｘd がゲート長の半分よりも大きくなると、ソース空乏層とドレイン空乏層とが接触してパンチスルーが顕在化する。よって、パンチスルーを抑制するのに必要な高誘電体膜の条件は、下記の数４の式（４）のように近似できる。
【数４】
2007165780.tif 000006
【００３６】
たとえば、先のシミュレーションを行った際の、フィン幅Ｗは３０ｎｍ、ゲート長Ｌ（Ｌg ）は７０ｎｍである。ソース・ドレインの拡散層領域は、ゲート電極の下端より下方に対して、深さ３０ｎｍの位置まで広がっていると仮定する。すると、この例の場合にはＴox＝３０ｎｍとなり、高誘電体膜を形成する材料に要求される比誘電率は８．７以上と計算される（好ましくは、１０程度）。この計算結果は、先のシミュレーション結果と符合する。
【００３７】
また、微細化のファクタが、Ｔox、Ｗ、Ｌg ともに１／κであるとすれば、高誘電体膜の比誘電率は一定値となる（ただし、κはスケーリングファクタ）。Ｔox＝Ｗ≒Ｌg ／２とすれば、高誘電体膜の比誘電率はシリコンと同等程度（１０〜１２）以上であれば良く、たとえばアルミナやハフニアなどの、半導体プロセスと相性のよい公知の材料を利用することができる。
【００３８】
なお、上述した第１の実施形態において、たとえばパンチスルーストッパを併用する構造としてもよい。この場合、従来の構造と比べて、より低濃度で、かつ、より深い位置に、ピークを設定できるようになる。そのため、接合リークと駆動電流の劣化を最小限度に抑えることが可能となる。
【００３９】
また、上述した第１の実施形態においては、高誘電体膜１３ｂを単層構造とした場合について説明したが、これに限らず、たとえば図４に示すように、高誘電体膜１３ｂを複数の材料１３ｂ-1，１３ｂ-2からなる二層、もしくは、それ以上の積層構造とすることもできる。この場合には、各層の膜厚と誘電率とから算出される実効的な誘電率が、上記式（４）を満たすものでなければならない。
【００４０】
また、上述した第１の実施形態においては、たとえば図５に示すように、高誘電体膜１３ｂとフィン１２との間に薄いシリコン酸化膜３１を形成するようにしてもよい。同様に、たとえば図４に示した構造において、さらに、高誘電体膜１３ｂとフィン１２との間に薄いシリコン酸化膜３１を形成することも可能である。
【００４１】
また、上述した各構造においては、いずれの場合も、ダブルゲート構造のｂｕｌｋ−ＦｉｎＦＥＴを例に説明したが、これに限らず、たとえば図６に示すように、フィン１２の上面部に対しても、側面部と同等の厚さの絶縁膜１５’を介してゲート電極部２１が形成されてなる、トリプルゲート構造のｂｕｌｋ−ＦｉｎＦＥＴにも同様に適用できる。
【００４２】
［第２の実施形態］
図７は、本発明の第２の実施形態にしたがった半導体装置（ＦｉｎＦＥＴ）の基本構成を示すものである。ここでは、ｂｕｌｋ基板を用いた、ダブルゲート構造型のｂｕｌｋ−ＦｉｎＦＥＴを例に説明する。なお、図１と同一部分には同一符号を付して、詳しい説明は割愛する。
【００４３】
本実施形態の場合、ｂｕｌｋ基板１１上に形成されたフィン１２の両側面のチャネル部にあたる部分に、互いに対向するように、ゲート絶縁膜１５を介してゲート電極部２１が形成されてなるｂｕｌｋ−ＦｉｎＦＥＴにおいて、素子分離用絶縁膜１３’のうち、ゲート電極部２１の直下の、ゲート電極部２１に接する上層部分のみ比誘電率が１０程度の高誘電体膜１３ｂ’により形成され、それ以外の部分は比誘電率が３．９程度のシリコン酸化膜１３ａ’により形成されている。
【００４４】
本実施形態のこのような構造は、たとえば図２（ａ）〜（ｊ）に示した製造プロセスの後に、ゲート電極部２１をハードマスクにした高誘電体膜１３ｂのＲＩＥ、および、シリコン酸化膜１３ａ’となる絶縁材料１３ａ-2の再埋め込みとリセスなどの一連の工程を用いることにより、容易に実現できる。
【００４５】
本実施形態の構造によっても、上述した第１の実施形態に示したｂｕｌｋ−ＦｉｎＦＥＴとほぼ同様の効果が期待できる。すなわち、ゲート電極部２１による電界が、高誘電体膜１３ｂ’を介してフィン１２の下部に作用する。これにより、カットオフ時のパンチスルーを抑制でき、短チャネル効果の改善が可能となる。また、第１の実施形態で示した構造に比して、製造プロセスが多少は煩雑になるものの、高誘電体膜１３ｂ’を介したドレイン領域２３からのフリンジ電界の影響を緩和できるので、パンチスルー抑制の効果がより向上する。
【００４６】
図８（ａ），（ｂ）は、図７に示した構造のｂｕｌｋ−ＦｉｎＦＥＴにおいて、効果（特性）を検証するために行った、電流電圧特性に関するシミュレーションの結果を示すものである（特に、同図（ｂ）は、カットオフ電流を揃えた際のオン電流の様子を示している）。なお、シミュレーションの際の諸条件は、上述した第１の実施形態の場合と同様である。
【００４７】
各図（ａ），（ｂ）からも明らかなように、本実施形態の構造とした場合には、第１の実施形態の構造よりもさらに良好なＳ係数が得られることがよく分かる。
【００４８】
なお、この第２の実施形態の場合においても、上述したように、第１の実施形態の場合と同様に、パンチスルーストッパを併用する構造としてもよい。
【００４９】
また、高誘電体層１３ｂ’を、複数の材料による積層構造とすることも可能である。この場合には、各層の膜厚と誘電率とから算出される実効的な誘電率が、上記式（４）を満たすものでなければならない。
【００５０】
また、高誘電体膜１３ｂ’とフィン１２との間に薄いシリコン酸化膜（図示していない）を形成するようにしてもよい。
【００５１】
また、いずれの構造の場合においても、ダブルゲート構造のｂｕｌｋ−ＦｉｎＦＥＴに限らず、たとえばトリプルゲート構造のｂｕｌｋ−ＦｉｎＦＥＴにも同様に適用できる。
【００５２】
さらには、たとえば図９（ａ），（ｂ）に示すように、素子分離用絶縁膜１３を、上記式（４）を満たす誘電率をもつ単一の材料により形成することも可能である。なお、同図（ａ）はｂｕｌｋ−ＦｉｎＦＥＴの斜視図であり、同図（ｂ）は同図（ａ）のVIII−VIII線に沿う断面図である。この場合、素子分離用絶縁膜１３とｂｕｌｋ基板１１との境界面に、高濃度層４１を形成するのが望ましい。
【００５３】
また、上述したいずれの実施形態の場合においても、ゲート電極部２１としては、単層構造に限らず、たとえば二層以上の多層構造とすることも可能である。
【００５４】
また、上述したいずれの実施形態の場合においても、ｂｕｌｋ基板の一部を所望の形状に加工することによってフィンが形成されてなる場合に限らず、たとえば、ｂｕｌｋ基板の上面にエピタキシャル層などによりフィンが形成されてなるものにも同様に適用できる。
【００５５】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態にしたがった、ｂｕｌｋ−ＦｉｎＦＥＴの構成例を示す斜視図。
【図２】図１のｂｕｌｋ−ＦｉｎＦＥＴの製造プロセスを説明するために示す断面図。
【図３】図１の構造において、ｂｕｌｋ−ＦｉｎＦＥＴのシミュレーション結果を示す図。
【図４】第１の実施形態にしたがったｂｕｌｋ−ＦｉｎＦＥＴの、他の構成例を示す斜視図。
【図５】第１の実施形態にしたがったｂｕｌｋ−ＦｉｎＦＥＴの、また別の構成例を示す斜視図。
【図６】第１の実施形態にしたがったｂｕｌｋ−ＦｉｎＦＥＴの、さらに別の構成例を示す斜視図。
【図７】本発明の第２の実施形態にしたがった、ｂｕｌｋ−ＦｉｎＦＥＴの構成例を示す斜視図。
【図８】図７の構造において、ｂｕｌｋ−ＦｉｎＦＥＴのシミュレーション結果を示す図。
【図９】本発明の他の実施形態に係るｂｕｌｋ−ＦｉｎＦＥＴの一例を示す構成図。
【符号の説明】
【００５７】
１１…ｂｕｌｋ基板、１２…フィン、１３，１３’…素子分離用絶縁膜、１３ａ，１３ａ’…シリコン酸化膜、１３ｂ，１３ｂ’…高誘電体膜、１３ｂ-1，１３ｂ-2…高誘電体膜材料、１５…ゲート絶縁膜、１５’…ゲート絶縁膜材料、２１…ゲート電極部、３１…シリコン酸化膜、４１…高濃度層。
【図１】
2007165780.tif 000007
【図２】
2007165780.tif 000008
【図３】
2007165780.tif 000009
【図４】
2007165780.tif 000010
【図５】
2007165780.tif 000011
【図６】
2007165780.tif 000012
【図７】
2007165780.tif 000013
【図８】
2007165780.tif 000014
【図９】
2007165780.tif 000015