【事件の表示】
　平成７年特許願第３１５６０３号「パストランジスタ論理回路」拒絶査定に対する審判事件［平成９年６月２０日出願公開、特開平９−１６２７２２］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成７年１２月４日の出願であって、平成１２年８月３１日付で拒絶査定がなされ、これに対し、同年１０月１２日に拒絶査定に対する審判請求がなされるとともに、同年１１月１０日付で手続補正がなされたものである。
　
第２．補正却下の決定
［補正却下の決定の結論］
　　平成１２年１１月１０日付の手続補正を却下する。
　
［理由］
１．補正後の本願発明
　平成１２年１１月１０日付の手続補正は、補正前の特許請求の範囲の請求項１に記載された発明を、
「入力の論理値に応じて出力がオンオフするパストランジスタを、複数、直列あるいは並列に接続することで、論理積演算や論理和演算等を行なう回路を構成し、所望の論理回路を得るようにしたことを特徴とするパストランジスタ論理回路において、
　パストランジスタとして用いる２つのＮチャネルＭＯＳトランジスタと、
　該ＮチャネルＭＯＳトランジスタの大きさの（１／２）〜（１／１０）とされている大きさの、前記パストランジスタの“Ｈ”出力レベルを補償する２つのＰチャネルＭＯＳトランジスタとを備え、
　前記ＮチャネルＭＯＳトランジスタの１つ及び前記ＰチャネルＭＯＳトランジスタの１つがソース／ドレインで並列接続されて、第１単位パストランジスタを構成し、
　別の前記ＮチャネルＭＯＳトランジスタ及び別の前記ＰチャネルＭＯＳトランジスタがソース／ドレインで並列接続されて、第２単位パストランジスタを構成し、
　前記第１単位パストランジスタのソース／ドレインの一方には、入力信号Ａが入力され、
　前記第２単位パストランジスタのソース／ドレインの一方には、入力信号Ｂが入力され、
　前記第１単位パストランジスタの他方のソース／ドレイン及び前記第２単位パストランジスタの他方のソース／ドレインは、それらソース／ドレインを形成する拡散領域を共有するように接続されて、出力信号Ｕを出力し、
　同一信号で正論理又は負論理となる２つの入力信号Ｐ及びＱ（＝Ｐバー）について、前記第１単位パストランジスタのＮチャネルＭＯＳトランジスタのゲート及び前記第２単位パストランジスタのＰチャネルＭＯＳトランジスタのゲートには、入力信号Ｐが入力され、
　前記第１単位パストランジスタのＰチャネルＭＯＳトランジスタのゲート及び前記第２単位パストランジスタのＮチャネルＭＯＳトランジスタのゲートには、入力信号Ｑが入力され、
　このように接続された前記第１単位パストランジスタ及び前記第２単位パストランジスタからなるペアパストランジスタを用い、
　１つ以上の入力の論理値に基いた論理演算を、前記ペアパストランジスタを直列あるいは並列に接続した論理回路を用いて行って、ある論理値を出力するまでの経路として定義される論理演算系統を複数形成し、
　これらの論理演算系統から得られる、複数の出力をそれぞれ個別に入力する多入力ＣＭＯＳ論理回路を備えたことを特徴とするパストランジスタ論理回路。」
という発明（以下、「補正後の発明」という。）に変更することを含むものである。
　
２．補正の適否
（１）新規事項の有無、補正の目的要件
　上記補正は、補正前の「パストランジスタとして用いる２つのＰチャネルＭＯＳトランジスタ」という構成を「前記パストランジスタの“Ｈ”出力レベルを補償する２つのＰチャネルＭＯＳトランジスタ」に変更することにより、パストランジスタの機能を限定するとともに、補正前の「前記第１単位パストランジスタの他方のソース／ドレイン及び前記第２単位パストランジスタの他方のソース／ドレインが相互に接続されて」という構成を「前記第１単位パストランジスタの他方のソース／ドレイン及び前記第２単位パストランジスタの他方のソース／ドレインは、それらソース／ドレインを形成する拡散領域を共有するように接続されて」に変更することにより、パストランジスタ間の接続形態を限定するものである。
　また、上記補正は、補正前の「このように接続された前記第１単位パストランジスタ及び前記第２単位パストランジスタで構成されたペアパストランジスタ回路」という構成を「このように接続された前記第１単位パストランジスタ及び前記第２単位パストランジスタからなるペアパストランジスタを用い、
　１つ以上の入力の論理値に基いた論理演算を、前記ペアパストランジスタを直列あるいは並列に接続した論理回路を用いて行って、ある論理値を出力するまでの経路として定義される論理演算系統を複数形成し、これらの論理演算系統から得られる、複数の出力をそれぞれ個別に入力する多入力ＣＭＯＳ論理回路」に変更することにより、「パストランジスタ論理回路」の構成を限定するものである。
　そして、これらの補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるから、上記補正は特許法第１７条の２第３項及び第４項第２号の規定に適合している。
　
（２）独立特許要件
　次に、上記補正後の発明が特許出願の際独立して特許を受けることができるものであるのかどうかについて検討する。
　［補正後の発明］
　上記「１．補正後の本願発明」の項で認定したとおりである。
　
　［引用発明］
　＃１：原審の拒絶理由に引用された特開平１−２５６２１９号公報（以下、「引用例」という。）には、図面とともに以下の事項が記載されている。
　イ．第１の入力信号（Ｉｎ１）が入力される第１のトランスファ・ゲート（ＴＧ１）と、
　第２の入力信号（Ｉｎ２）が入力される第２のトランスファ・ゲート（ＴＧ２）とを具備し、
　第３の入力信号（Ｉｎ３）およびその反転信号により前記第１のトランスファ・ゲート（ＴＧ１）および第２のトランスファ・ゲート（ＴＧ２）の一方をオン、他方をオフとして、前記第１及び第２のトランスファ・ゲート（ＴＧ１，ＴＧ２）から得られた出力（ｏｕｔ１，ｏｕｔ２）をワイアード・オア接続した１群の回路を基本セル（１）とし、
　該基本セル（１）の出力信号（Ｆ）を他の基本セル（１）の第１および第２のトランスファ・ゲート（ＴＧ１，ＴＧ２）の少なくとも一方に対する入力信号として該基本セル（１）を多段に接続するとともに、最終段にトランスファ・ゲートを含まない通常の論理ゲート（２）を論理素子として配し、該通常の論理ゲート（２）から所望の論理出力を得る如く構成した論理セルを含むことを特徴とする論理回路。（特許請求の範囲）
　
　ロ．第８図は本発明の第７の実施例を示す図で、前記第１図における通常の論理ゲート２として、２入力ＮＡＮＤ回路を用いた例である。
　このように多入力の単純ゲートや複合ゲートとＴＧ回路との組合せで、より複雑な論理回路を構成できる。（５頁左上欄１５〜２０行目）
　
　上記記載及び添付図面ならびにこの分野における技術常識を考慮すると、上記「トランスファ・ゲート（ＴＧ）」は「ＮチャネルＭＯＳトランジスタ」と「ＰチャネルＭＯＳトランジスタ」を並列接続したものであり、各トランジスタのゲートには相補的な信号が印加され、両トランジスタが同時にオンオフするものである。また、該トランジスタはいわゆる「パストランジスタ」であり、上記「論理回路」は「パストランジスタ論理回路」を構成している。
　そして、「第１及び第２のトランスファ・ゲート（ＴＧ１，ＴＧ２）」にはそれぞれ信号例えば（Ａ，Ａバー）が入力されるとともに、その出力は相互にワイアード・オア接続され、全体で「基本セル（１）」を構成している。
　また、第８図の論理回路はＴＧ１〜ＴＧ４からなる回路とＴＧ１’〜ＴＧ４’からなる回路を組み合わせたものであり、各ＴＧが直列あるいは並列に接続され、第１系統出力（Ｆ２）および第２系統出力（Ｆ２’）を形成し、該第１、第２の系統出力は多入力単純ゲート例えばＣＭＯＳからなる２入力ＮＡＮＤ回路に入力されて最終出力となるものである。
　
　したがって、上記引用例には以下の発明（以下、「引用発明」という。）が記載されている。
「入力の論理値に応じて出力がオンオフするパストランジスタを、複数、直列あるいは並列に接続することで、論理積演算や論理和演算等を行なう回路を構成し、所望の論理回路を得るようにしたことを特徴とするパストランジスタ論理回路において、
　パストランジスタとして用いる２つのＮチャネルＭＯＳトランジスタと、
　２つのＰチャネルＭＯＳトランジスタとを備え、
　前記ＮチャネルＭＯＳトランジスタの１つ及び前記ＰチャネルＭＯＳトランジスタの１つがソース／ドレインで並列接続されて、第１のトランスファ・ゲートを構成し、
　別の前記ＮチャネルＭＯＳトランジスタ及び別の前記ＰチャネルＭＯＳトランジスタがソース／ドレインで並列接続されて、第２のトランスファ・ゲートを構成し、
　前記第１のトランスファ・ゲートのソース／ドレインの一方には、入力信号Ａが入力され、
　前記第２のトランスファ・ゲートのソース／ドレインの一方には、入力信号Ａバーが入力され、
　前記第１のトランスファ・ゲートの他方のソース／ドレイン及び前記第２のトランスファ・ゲートの他方のソース／ドレインは、それらソース／ドレインを相互に接続されて、出力信号を出力し、
　同一信号で正論理又は負論理となる２つの入力信号Ｂ及びＢバーについて、前記第１のトランスファ・ゲートのＮチャネルＭＯＳトランジスタのゲート及び前記第２のトランスファ・ゲートのＰチャネルＭＯＳトランジスタのゲートには、入力信号Ｂが入力され、
　前記第１のトランスファ・ゲートのＰチャネルＭＯＳトランジスタのゲート及び前記第２のトランスファ・ゲートのＮチャネルＭＯＳトランジスタのゲートには、入力信号Ｂバーが入力され、
　このように接続された前記第１のトランスファ・ゲート及び前記第２のトランスファ・ゲートからなる基本セルを用い、
　１つ以上の入力の論理値に基いた論理演算を、前記基本セルを直列あるいは並列に接続した論理回路を用いて行って、ある論理値を出力するまでの経路として定義される論理演算系統を複数形成し、
　これらの論理演算系統から得られる、複数の出力をそれぞれ個別に入力する多入力論理回路を備えたことを特徴とするパストランジスタ論理回路。」
　
　＃２．また、例えば特開昭６２−１７６２１６号公報（以下、「周知例１」という。）には、図面とともに以下の事項が記載されている。
　イ．キャパシタに充電電流を流すスイッチング素子を設置した半導体集積回路において、ＮチャネルトランジスタとＰチャネルトランジスタとを並列にして前記スイッチング素子を構成し、Ｎチャネルトランジスタの飽和領域をＰチャネルトランジスタからの電流によって補完することを特徴とする半導体集積回路。（特許請求の範囲）
　
　ロ．また、ＮｃｈＦＥＴ１６の飽和領域からの僅かな電流分を補完するために設置されているので、ＰｃｈＦＥＴ１８の素子面積はＮｃｈＦＥＴ１６と同等かあるいはその数分の１程度のものである。（３頁右上欄４〜７行目）
　
　＃３．また、例えば特開昭６１−２１４６１４号公報（以下、「周知例２」という。）には、図面とともに以下の事項が記載されている。
　イ．このように本実施例の出力バッファ回路においては、ＰＭＯＳ１０を第１のＮＭＯＳ６に並列接続しているため、出力信号ＶＯ１０、ＶＯ１１のＨレベルを電位ＶＤＤまで引き上げることができ、ＶＯ１１＝ＶＤＤ、ＶＯ１２＝ＶＳＳという精度の高いＣＭＯＳ出力を得ることができる。しかも、第１のＮＭＯＳ６のスレショールド電圧ＶＴとは無関係に出力信号ＶＯ１０のＨレベルが一定の電位ＶＤＤとなるため、出力端子２に接続される次段回路への悪影響を防止できる。さらに、ＰＭＯＳ１０に流す電流Ｉ１０は少なくてよいため、該ＰＭＯＳ１０の電流容量は小さなものでよく、ＩＣ化した場合のチップ上での面積をほとんど増すことなく、負荷への大電流供給が可能となる。（３頁右下欄１９行目〜次頁左上欄１１行目）
　
　以上、周知例１又は２の記載によれば、「ＮチャネルＭＯＳトランジスタのＨレベルを補償するため、該ＮチャネルＭＯＳトランジスタよりも小さいＰチャネルＭＯＳトランジスタをＮチャネルＭＯＳトランジスタに並列接続すること」は単なる慣用手段である。
　
　＃４．また、例えば特開平５−３１５９２２号公報（以下、「周知例３」という。）には、図面とともに以下の事項が記載されている。
　イ．この３入力１出力回路のトランスファゲート部５０および６０を、ＣＭＯＳ構造のスタンダードセル設計方式でレイアウトしたときの一例を図５に示す。
　　　【０００６】
　トランスファゲート部５０は、Ｐ型拡散層７０と、ゲート電極７１および７２とから構成した直列接続のＰチャネルＭＯＳトランジスタと、Ｎ型拡散層７３とゲート電極７１および７４とから構成した直列接続のＮチャネルＭＯＳトランジスタとから構成され、トランスファゲート部６０は、Ｐ型拡散層７５とゲート電極７６および７７とから構成した直列接続のＰチャネルＭＯＳトランジスタと、Ｎ型拡散層７８とゲート電極７６および７９とから構成した直列接続のＮチャネルＭＯＳトランジスタとから構成されていた。
　　　【０００７】
　そして、拡散層コンタクト８０と配線８１により各トランジスタの拡散層領域を接続していた。（段落【０００５】〜【０００７】）
　
　＃５．また、例えば特開平７−１６１９４４号公報（以下、「周知例４」という。）には、図面とともに以下の事項が記載されている。
　イ．【従来の技術】
　図６には従来のＣＭＯＳ半導体集積回路におけるベーシックセルのレイアウトが示されている。ベーシックセル２１は所定間隔を隔てて形成された３つのＰ型半導体領域２２，２３，２４と、所定間隔を隔てて形成された３つのＮ型半導体領域２５，２６，２７とを備えている。各Ｐ型半導体領域と各Ｎ型半導体領域とは互いに対向配置されている。Ｐ型及びＮ型半導体領域の各対間の上方には一体状のゲート電極２８，２９が形成されている。Ｐ型領域２２，２３及びゲート電極２８によりＰＭＯＳトランジスタＴ５が形成され、Ｐ型領域２３，２４及びゲート電極２９によりＰＭＯＳトランジスタＴ６が形成されている。従って、Ｐ型領域２２，２４はトランジスタＴ５，Ｔ６のソース（又はドレイン）となり、Ｐ型領域２３はトランジスタＴ５，Ｔ６のドレイン（又はソース）となる。また、Ｎ型領域２５，２６及びゲート電極２８によりＮＭＯＳトランジスタＴ７が形成され、Ｎ型領域２６，２７及びゲート電極２９によりＮＭＯＳトランジスタＴ８が形成されている。従って、Ｎ型領域２５，２７はトランジスタＴ７，Ｔ８のソース（又はドレイン）となり、Ｎ型領域２６はトランジスタＴ７，Ｔ８のドレイン（又はソース）となる。
【０００４】
　トランジスタＴ５，Ｔ７間及びトランジスタＴ６，Ｔ８間において、ゲート電極２８，２９にはコンタクト形成領域２８Ａ，２９Ａが形成されている。コンタクト形成領域２８Ａ，２９Ａは前記領域２３の幅（図６において上下方向の長さ）分の間隔をおいて互いに対向している。コンタクト形成領域２８Ａ，２９Ａには２つのコンタクト２８ａ，２８ｂと、２つのコンタクト２９ａ，２９ｂとがそれぞれ形成できる。図７にはベーシックセル２１の等価回路図が示されている。（段落【０００３】〜【０００４】）
　
　以上、周知例３又は４の記載によれば、半導体チップの構成において「同一チャネル・トランジスタの出力端は、それらソース／ドレインを形成する拡散領域を共有するように接続されて、出力信号を出力すること」も単なる慣用手段である。
　
　［対比・判断］
　そこで、補正後の発明と引用発明とを対比すると、引用発明の「トランスファー・ゲート」、「基本セル」はそれぞれ補正後の発明の「単位パストランジスタ」、「ペアパストランジスタ」に対応している。
　また、引用発明の入力信号「Ａ，Ａバー」と補正後の発明の入力信号「Ａ，Ｂ」は、例えば本願明細書の段落【０１３８】の【表３】の記載によれば、補正後の発明の「Ｂ」が「Ａバー」を含むものであるから、両者の間に実質的な差異はない。また、引用発明の入力信号「Ｂ，Ｂバー」、「出力信号」と補正後の発明の入力信号「Ｐ，Ｑ（＝Ｐバー）」、「出力信号Ｕ」は、それぞれ同じ信号である。
　したがって、補正後の発明と引用発明は、
「入力の論理値に応じて出力がオンオフするパストランジスタを、複数、直列あるいは並列に接続することで、論理積演算や論理和演算等を行なう回路を構成し、所望の論理回路を得るようにしたことを特徴とするパストランジスタ論理回路において、
　パストランジスタとして用いる２つのＮチャネルＭＯＳトランジスタと、
　２つのＰチャネルＭＯＳトランジスタとを備え、
　前記ＮチャネルＭＯＳトランジスタの１つ及び前記ＰチャネルＭＯＳトランジスタの１つがソース／ドレインで並列接続されて、第１の単位パストランジスタを構成し、
　別の前記ＮチャネルＭＯＳトランジスタ及び別の前記ＰチャネルＭＯＳトランジスタがソース／ドレインで並列接続されて、第２の単位パストランジスタを構成し、
　前記第１の単位パストランジスタのソース／ドレインの一方には、入力信号Ａが入力され、
　前記第２の単位パストランジスタのソース／ドレインの一方には、入力信号Ｂが入力され、
　前記第１の単位パストランジスタの他方のソース／ドレイン及び前記第２の単位パストランジスタの他方のソース／ドレインは、それらソース／ドレインを相互に接続されて、出力信号を出力し、
　同一信号で正論理又は負論理となる２つの入力信号Ｐ及びＱ（＝Ｐバー）について、前記第１の単位パストランジスタのＮチャネルＭＯＳトランジスタのゲート及び前記第２の単位パストランジスタのＰチャネルＭＯＳトランジスタのゲートには、入力信号Ｐが入力され、
　前記第１の単位パストランジスタのＰチャネルＭＯＳトランジスタのゲート及び前記第２の単位パストランジスタのＮチャネルＭＯＳトランジスタのゲートには、入力信号Ｑが入力され、
　このように接続された前記第１の単位パストランジスタ及び前記第２の単位パストランジスタからなるペアパストランジスタを用い、
　１つ以上の入力の論理値に基いた論理演算を、前記ペアパストランジスタを直列あるいは並列に接続した論理回路を用いて行って、ある論理値を出力するまでの経路として定義される論理演算系統を複数形成し、
　これらの論理演算系統から得られる、複数の出力をそれぞれ個別に入力する多入力論理回路を備えたことを特徴とするパストランジスタ論理回路。」
の点で一致し、以下の点で相違する。
　
＜相違点＞
（１）「２つのＰチャネルＭＯＳトランジスタ」に関し、補正後の発明は「ＮチャネルＭＯＳトランジスタの大きさの（１／２）〜（１／１０）とされている大きさの、前記パストランジスタの“Ｈ”出力レベルを補償する２つのＰチャネルＭＯＳトランジスタ」であるのに対し、引用発明は単に「２つのＰチャネルＭＯＳトランジスタ」である点。
（２）「ソース／ドレインを相互に接続」する点に関し、補正後の発明は「ソース／ドレインを形成する拡散領域を共有するように接続」するものであるのに対し、引用発明は単に「ソース／ドレインを相互に接続」するものである点。
　
　そこで、上記相違点（１）について検討するに、上記周知例１または２に開示されているように、「ＮチャネルＭＯＳトランジスタのＨレベルを補償するため、該ＮチャネルＭＯＳトランジスタよりも小さいＰチャネルＭＯＳトランジスタをＮチャネルＭＯＳトランジスタに並列接続すること」は単なる慣用手段であるから、引用発明のＰチャネルＭＯＳトランジスタをＮチャネルＭＯＳトランジスタよりも小さく、例えば（１／２）〜（１／１０）の大きさに構成するとともに、その機能を「“Ｈ”出力レベルを補償すること」に限定する程度のことは、当業者であれば容易なことである。
　ついで、上記相違点（２）について検討するに、上記周知例３または４に開示されているように、半導体チップの構成において「同一チャネル・トランジスタの出力端は、それらソース／ドレインを形成する拡散領域を共有するように接続されて、出力信号を出力すること」も単なる慣用手段に過ぎないものであり、トランジスタ出力端の接続形態をこのような構造を有するものに限定して補正後の発明を構成する程度のことは、当業者であれば容易なことである。
　
　以上のとおりであるから、補正後の発明は上記引用文献に記載された発明及び周知例１〜４に記載された慣用手段に基づいて容易に発明できたものであり、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
３．結語
　以上のとおり、本件補正は、補正後の発明が独立特許要件を満たしていないので、特許法第１７条の２第５項の規定により準用する特許法第１２６条第４項の規定に違反するから、特許法第１５９条第１項において準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成１２年１１月１０日付の手続補正は上記のとおり却下されたので、本願の特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成１２年３月１日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものと認める。
「入力の論理値に応じて出力がオンオフするパストランジスタを、複数、直列あるいは並列に接続することで、論理積演算や論理和演算等を行なう回路を構成し、所望の論理回路を得るようにしたことを特徴とするパストランジスタ論理回路において、
　パストランジスタとして用いる２つのＮチャネルＭＯＳトランジスタと、
　該ＮチャネルＭＯＳトランジスタの大きさの（１／２）〜（１／１０）とされている大きさの、パストランジスタとして用いる２つのＰチャネルＭＯＳトランジスタとを備え、
　前記ＮチャネルＭＯＳトランジスタの１つ及び前記ＰチャネルＭＯＳトランジスタの１つがソース／ドレインで並列接続されて、第１単位パストランジスタを構成し、
　別の前記ＮチャネルＭＯＳトランジスタ及び別の前記ＰチャネルＭＯＳトランジスタがソース／ドレインで並列接続されて、第２単位パストランジスタを構成し、
　前記第１単位パストランジスタのソース／ドレインの一方には、入力信号Ａが入力され、
　前記第２単位パストランジスタのソース／ドレインの一方には、入力信号Ｂが入力され、
　前記第１単位パストランジスタの他方のソース／ドレイン及び前記第２単位パストランジスタの他方のソース／ドレインが相互に接続されて、出力信号Ｕを出力し、
　同一信号で正論理又は負論理となる２つの入力信号Ｐ及びＱ（＝Ｐバー）について、前記第１単位パストランジスタのＮチャネルＭＯＳトランジスタのゲート及び前記第２単位パストランジスタのＰチャネルＭＯＳトランジスタのゲートには、入力信号Ｐが入力され、
　前記第１単位パストランジスタのＰチャネルＭＯＳトランジスタのゲート及び前記第２単位パストランジスタのＮチャネルＭＯＳトランジスタのゲートには、入力信号Ｑが入力され、
　このように接続された前記第１単位パストランジスタ及び前記第２単位パストランジスタで構成されたペアパストランジスタ回路を備えたことを特徴とするパストランジスタ論理回路。」
　
２．引用発明
　引用発明は、上記「第２．（２）［引用発明］＃１．」の項で認定したとおりである。
　
３．対比
　そこで、本願発明と引用発明とを対比すると、引用発明の「トランスファー・ゲート」、「基本セル」はそれぞれ本願発明の「単位パストランジスタ」、「ペアパストランジスタ」に対応している。
　また、引用発明の入力信号「Ａ，Ａバー」と本願発明の入力信号「Ａ，Ｂ」は、例えば本願明細書の段落【０１３８】の【表３】の記載によれば、本願発明の「Ｂ」が「Ａバー」を含むものであるから、両者の間に実質的な差異はない。また、引用発明の入力信号「Ｂ，Ｂバー」、「出力信号」と本願発明の入力信号「Ｐ，Ｑ（＝Ｐバー）」、「出力信号Ｕ」は、それぞれ同じ信号である。
　したがって、本願発明と引用発明は、
「入力の論理値に応じて出力がオンオフするパストランジスタを、複数、直列あるいは並列に接続することで、論理積演算や論理和演算等を行なう回路を構成し、所望の論理回路を得るようにしたことを特徴とするパストランジスタ論理回路において、
　パストランジスタとして用いる２つのＮチャネルＭＯＳトランジスタと、
　パストランジスタとして用いる２つのＰチャネルＭＯＳトランジスタとを備え、
　前記ＮチャネルＭＯＳトランジスタの１つ及び前記ＰチャネルＭＯＳトランジスタの１つがソース／ドレインで並列接続されて、第１単位パストランジスタを構成し、
　別の前記ＮチャネルＭＯＳトランジスタ及び別の前記ＰチャネルＭＯＳトランジスタがソース／ドレインで並列接続されて、第２単位パストランジスタを構成し、
　前記第１単位パストランジスタのソース／ドレインの一方には、入力信号Ａが入力され、
　前記第２単位パストランジスタのソース／ドレインの一方には、入力信号Ｂが入力され、
　前記第１単位パストランジスタの他方のソース／ドレイン及び前記第２単位パストランジスタの他方のソース／ドレインが相互に接続されて、出力信号Ｕを出力し、
　同一信号で正論理又は負論理となる２つの入力信号Ｐ及びＱ（＝Ｐバー）について、前記第１単位パストランジスタのＮチャネルＭＯＳトランジスタのゲート及び前記第２単位パストランジスタのＰチャネルＭＯＳトランジスタのゲートには、入力信号Ｐが入力され、
　前記第１単位パストランジスタのＰチャネルＭＯＳトランジスタのゲート及び前記第２単位パストランジスタのＮチャネルＭＯＳトランジスタのゲートには、入力信号Ｑが入力され、
　このように接続された前記第１単位パストランジスタ及び前記第２単位パストランジスタで構成されたペアパストランジスタ回路を備えたことを特徴とするパストランジスタ論理回路。」
の点で一致し、以下の点で相違する。
＜相違点＞
　本願発明の「２つのＰチャネルＭＯＳトランジスタ」は「ＮチャネルＭＯＳトランジスタの大きさの（１／２）〜（１／１０）とされている」のに対し、引用発明はその大きさについて記載がない点。
　
４．判断
　そこで、上記相違点について検討するに、上記周知例１または２に開示されているように、「ＮチャネルＭＯＳトランジスタのＨレベルを補償するため、該ＮチャネルＭＯＳトランジスタよりも小さいＰチャネルＭＯＳトランジスタをＮチャネルＭＯＳトランジスタに並列接続すること」は単なる慣用手段であるから、引用発明のＰチャネルＭＯＳトランジスタをＮチャネルＭＯＳトランジスタよりも小さく、例えば（１／２）〜（１／１０）の大きさに構成する程度のことは、当業者であれば容易なことである。
　
５．結語
　以上のとおり、本願発明は、引用例に記載された発明及び周知例１、２に記載された周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。