(57)【要約】【課題】半導体部品や受動部品を多数実装でき、信頼性の高い高機能な半導体モジュール及びその製造方法を提供すること。【解決手段】第１の部品（３４ａ〜３４ｇ、３６ａ〜３６ｆ）が搭載された第１の基体１０と、第２の部品（３８ａ〜３８ｄ、３９ａ〜３９ｆ）が搭載された第２の基体１２とを有し、第１の基体と第２の基体とが組み合わされて、中空部をもつパッケージが構成され、中空部に第１の部品及び第２の部品が収納された半導体モジュールである。これを使用することにより、電子機器の小型化を図ることができる。【選択図】図１
2007165500.tif 000002
【特許請求の範囲】
【請求項１】
第１の部品が搭載された第１の基体と、
第２の部品が搭載された第２の基体と
を有し、前記第１の基体と前記第２の基体とが組み合わされて、中空部をもつパッケージが構成され、前記中空部に前記第１の部品及び前記第２の部品が収納された半導体モジュール。
【請求項２】
前記第１及び第２の部品が半導体部品又は／及び受動部品である、請求項１に記載の半導体モジュール。
【請求項３】
前記第１の基体に形成された第１の端子と前記第２の基体に形成された第２の端子とが接続され、前記第１の基体に形成された第１の配線と前記第２の基体に形成された第２の配線とが電気的に接続される、請求項１に記載の半導体モジュール。
【請求項４】
前記第１の端子が前記第１の基体を構成する第１の枠体に形成され、前記第２の端子が前記第２の基体を構成する第２の枠体に形成されている、請求項３に記載の半導体モジュール。
【請求項５】
前記第１の基体を構成する第１の平板、前記第２の基体を構成する第２の平板、前記第２の基体を構成する第２の枠体の少なくとも１つに露出する外部接続用端子を有する、請求項１に記載の半導体モジュール。
【請求項６】
前記第１の基体と前記第２の基体とが嵌合された、請求項１に記載の半導体モジュール。
【請求項７】
前記第１の基体を構成する第１の枠体の所定の位置に形成された凹部と、前記第２の基体を構成する第２の枠体の所定の位置に形成された凸部とが嵌合された、請求項６に記載の半導体モジュール。
【請求項８】
前記第１基体と前記第２の基体とが接合され、前記中空部が封止された、請求項１に記載の半導体モジュール。
【請求項９】
前記第１の基体を構成する第１の平板の周辺部と前記第２の基体を構成する第２の枠体とが接合された、請求項８に記載の半導体モジュール。
【請求項１０】
第１の基体に第１の部品を搭載する工程と、
第２の基体に第２の部品を搭載する工程と、
前記第１の基体と前記第２の基体とを組み合わせて、中空部をもつパッケージを形成
し、前記中空部に前記第１の部品及び前記第２の部品を収納する工程と
を有する、半導体モジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多数の部品を実装可能な半導体モジュール及びその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話に代表されるモバイル商品等の電子機器の小型化に伴い、半導体ＩＣパッケージは飛躍的に小型化、高密度化が進んできており、最近では単品のＩＣパッケージではなく、多数のＩＣチップ、多数の受動部品、その他機能デバイスを内蔵したモジュールパッケージが多数提案されている。このモジュールパッケージの搭載部品のうち、受動部品は様々な形態でＩＣチップや基板内、他の機能部品内に集積されてきている。
【０００３】
受動素子としてのインダクタは、巻線構造によって、巻線インダクタ、積層インダクタに大別される。巻線インダクタは、磁性体又は非磁性体材料からなるボビンに導体をばねのように螺旋状に巻いた構造をもつ（例えば、後記の非特許文献１を参照。）。積層インダクタは、スクリーン印刷によって導体ペーストを用いて所望のコイルパターンを形成した薄いシート（磁性体又は非磁性体材料からなる）の複数枚を、積層、圧着、焼結して巻線を形成する構造をもつ（例えば、後記する許文献１を参照。）。
【０００４】
モジュールパッケージには多数のインダクタ部品が搭載されているが、インダクタンス値が大きく、Ｑ値の大きいインダクタは、性能を確保するため巻線インダクタが主に使用されている。
【０００５】
通常、電子機器の小型化を図るため、インダクタもチップ部品として構成されチップインダクタとして回路基板に搭載（実装）される。このようなチップインダクタは市販されており、その大きさは規格化されており、各種のサイズのチップインダクタが入手可能である。
【０００６】
図９は、従来技術（後記する非特許文献１を参照。）による受動部品の例示として、巻線型チップインダクタの概略を説明する斜視図である。
【０００７】
図９に示すように、アルミナコア５０に複数ターン巻かれたワイヤ５６の端部はそれぞれアルミナコア５０の脚部に形成されている、基板への接続用の外部電極５７に接続されている。ワイヤ５６及びアルミナコア５０の上部の領域は樹脂コーティング５８によって保護されている。図９に示すチップインダクタは、アルミナコア５０をボビンとした空芯型チップインダクタである。なお、図９に示すタイプのチップインダクタは市販品カタログ（例えば、後記の非特許文献１を参照）に記載されている。従来、最も小さい巻線型チップインダクタは、長さ１．０ｍｍ、幅０.６ｍｍ、高さ０．５ｍｍ程度である。
【０００８】
図１０は、従来技術による巻線型チップインダクタを実装しているモジュールの概略を例示説明する、図１０（Ａ）は平面図、図１０（Ｂ）はＣ−Ｃ部の断面図である。
【０００９】
図１０に示すように、図９に示すような巻線型チップインダクタ６８は、例えば、デユプレクサの如き機能部品を内部に含むセラミックパッケージ６２と共に、モジュール基板６０に搭載（実装）される。巻線型チップインダクタ６８の高さは、セラミックパッケージ６２の高さの半分程度か同程度である。基板６０に搭載された部品は、樹脂封止材（図１０では図示せず）によって樹脂中に封止されている。
【００１０】
部品を樹脂封止材によって封止せずに、部品を中空空間に気密に封止するパッケージの技術は周知である（例えば、後記する特許文献２を参照。）。
【００１１】
図１１は、特許文献２に記載される従来技術において、主に絶縁基体７２と蓋体７３とから構成され、高周波回路部品を気密に封止する高周波回路部品収納用パッケージ７１の断面図を示す。
【００１２】
絶縁基体７２は、その上に高周波回路基板等の高周波回路部品７４を搭載する搭載部７２ａを有し、無機例系材料、樹脂系材料などからなる板体である。搭載部７２ａの近傍から下面にかけて、ならびに内部及び表面には高周波回路部品７４に電源を供給する電源導体や高周波信号を伝達する信号配線導体及び外部からのノイズをシールドする接地導体等からなる配線導体層７５が形成されている。
【００１３】
搭載部７２ａに高周波回路部品７４を搭載するとともに、絶縁基体７２の表面の搭載部７２ａの近傍に軽視された配線導体層７５と高周波回路部品７４の各電極とを金属細線７６で電気的に接続するとともに、絶縁基体７２の下部に露出した、配線導体層７５の一部を用いて形成した接続パッド７５ａを導体バンプ等の導電性接続部材７７を介して外部電気回路基板７８の配線導体７８ａに電気的に接続することにより、高周波回路部品７４が外部電気回路基板７８と電気的に接続される。
【００１４】
そして、絶縁基体７２に高周波回路部品７４を実装後、絶縁基体７２の上面に搭載部７２ａを取り囲むように封止材７９を介して絶縁体からなる蓋体７３を接合することにより、高周波回路装置となる。蓋体７３は、絶縁基体７２に搭載する高周波回路部品７４を気密に収容するとともに外部からの衝撃等から高周波回路部品７４を保護する機能を有し、電気絶縁体から形成されている。
【００１５】
【特許文献１】特開２００４−１４５３４号公報(段落００２６〜００２８、図３)
【特許文献２】特開２００５−５０８６６号公報（段落００１３〜００１５、段落００１８、００２１〜００２２、図１）
【非特許文献１】村田製作所、Cat.No.Ｏ05-13（２００５年１月）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
高い機能をもつモジュールパッケージでは、多数の半導体チップ、多数の受動部品を実装することが要求される。更に、小型、薄膜型の各種のセンサ等のデバイスの実装が要求されることもある。
【００１７】
例えば、従来の高周波部品パッケージでは、基板に受動部品を実装するタイプが多く、インダクタ、キャパシタ、レジスタ等の必要な受動部品をパッケージの内部に多数実装できる形状ではなく、このパッケージを使用する電子機器の小型化が困難であった。
【００１８】
図１０で説明した従来技術によるモジュールでは、基板に２次元的にチップや部品を搭載するので、チップや部品の数に比例して、モジュールの面積が大きくなってしまい、これを使用する電子機器の小型化は困難となる。
【００１９】
同様に、図１１で説明した従来技術では、基板に２次元的に複数のパッケージを搭載することになるので、搭載するパッケージの数に比例して、大きな面積の基板を必要とし、これら複数のパッケージを使用する電子機器の小型化は困難となる。また、図１１で説明した従来技術によるパッケージの内部に複数の部品を収納したとしても、収納する部品数に比例してパッケージの面積が増大してしまうので、このようなパッケージを使用する電子機器の小型化は困難となる。
【００２０】
チップを３次元に積層するチップオンチップ（ＣＯＣ）の手法によって構成されるモジュールでは、面積の増加を伴わないという利点があるが、積層するチップ間の電気的接続を行うために、積層するチップ間の位置合わせを正確に行う必要があるという問題がある。このため、複雑な構成の専用の装置を必要とする。
【００２１】
本発明は、上述したような課題を解決するためになされたものであって、その目的は、半導体部品や受動部品を多数実装することができ信頼性の高い半導体モジュール及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２２】
即ち、本発明は、第１の部品が搭載された第１の基体と、第２の部品が搭載された第２の基体とを有し、前記第１の基体と前記第２の基体とが組み合わされて、中空部をもつパッケージが構成され、前記中空部に前記第１の部品及び前記第２の部品が収納された半導体モジュールに係るものである。
【００２３】
また、本発明は、第１の基体に第１の部品を搭載する工程と、第２の基体に第２の部品を搭載する工程と、前記第１の基体と前記第２の基体とを組み合わせて、中空部をもつパッケージを形成し、前記中空部に前記第１の部品及び前記第２の部品を収納する工程とを有する、半導体モジュールの製造方法に係るものである。
【発明の効果】
【００２４】
本発明によれば、第１の基体及び第２の基体に部品を搭載し、第１の基体と第２の基体を組み合わせて中空部をもつパッケージを構成するので、モジュールの面積を増大させることなく、半導体部品や受動部品等の多数の部品を中空部に収納することができ、信頼性が高い高機能な半導体モジュール及びその製造方法を提供することができ、このモジュールを使用することによって電子機器の小型化を図ることができる。
【発明を実施するための最良の形態】
【００２５】
本発明の半導体モジュールでは、前記第１及び第２の部品が半導体部品又は／及び受動部品である構成とするのがよい。第１の基体に半導体部品又は／及び受動部品を搭載し、第２の基体に半導体部品又は／及び受動部品を搭載し、第１の基体と第２の基体を積層するようにして組み合わせ中空部をもつパッケージを構成し、この中空部に第１及び第２の部品を収納するので、モジュールの面積を増大させることなく、多数の部品を中空部に収納することができ、高周波用をはじめとする各種用途の高機能な小型の半導体モジュールが実現できる。
【００２６】
また、第１の基体に形成された第１の端子と前記第２の基体に形成された第２の端子とが接続され、前記第１の基体に形成された第１の配線と前記第２の基体に形成された第２の配線とが電気的に接続される構成とするのがよい。第１の部品は第１の配線に接続され、第２の部品は第２の配線に接続されているので、第１の部品と第２の部品との間での電気的接続をとることができる。
【００２７】
また、前記第１の端子が前記第１の基体を構成する第１の枠体に形成され、前記第２の端子が前記第２の基体を構成する第２の枠体に形成されている構成とするのがよい。第１の基体と第２の基体を組み合わせた時に、第１の枠体が第２の枠体の内側に押し込まれて、第１の枠体と第２の枠体とが接続するように構成するので、第１の部品と第２の部品との間での電気的接続をとることができる。
【００２８】
また、前記第１の基体を構成する第１の平板、前記第２の基体を構成する第２の平板、前記第２の基体を構成する第２の枠体の少なくとも１つに露出する外部接続用端子を有する構成とするのがよい。これによって、半導体モジュールに対する入出力を、半導体モジュールの実装に応じて最適な位置で行うことができる。半導体モジュールを２次元的に配置して使用する場合、半導体モジュール間の電気的接続を容易にとることができる。或いは、半導体モジュールを３次元的に積層して使用する場合にも、積層された半導体モジュール間の電気的接続を容易にとることができる。
【００２９】
また、前記第１の基体と前記第２の基体とが嵌合された構成とするのがよい。第１の基体と第２の基体とが嵌合されるので、第１の基体に形成された第１の端子と第２の基体に形成された第２の端子とが確実に嵌合されるので、第１の基体に形成された第１の配線と第２の基体に形成された第２の配線とが、高い信頼性で電気的に接続されることになる。
【００３０】
また、前記第１の基体を構成する第１の枠体の所定の位置に形成された凹部と、前記第２の基体を構成する第２の枠体の所定の位置に形成された凸部とが嵌合された構成とするのがよい。凹部と凸部とが嵌合される時のみに第１の基体と第２の基体とが嵌合するように構成されるので、第１の基体と第２の基体との誤った組み合わせによる嵌合を生じることがなく、第１の部品と第２の部品とが正確に位置合わせされて嵌合され、第１の部品と第２の部品との間での正確な電気的接続を行うことができる。
【００３１】
また、前記第１基体と前記第２の基体とが接合され、前記中空部が封止された構成とするのがよい。第１基体と第２の基体とを積層するように組み合わせて２者を接合して構成される気密に封止された中空部に第１及び第２の部品が収納されるので、これら部品は外部と遮断された安定した環境下に置かれ、半導体モジュールを安定して動作させることができ、高い信頼性を保持できる。
【００３２】
また、前記第１の基体を構成する第１の平板の周辺部と前記第２の基体を構成する第２の枠体とが接合された構成とするのがよい。第１の平板の周辺の平面部、及び、第２の枠体の連続する端面の２つ面を接合させるので、信頼性高く第１の基体と第２の基体とを接合することができる。
【００３３】
実施の形態
まず、図面の記載内容について説明しておく。
【００３４】
図１（Ａ）、図１（Ｂ）、図２〜図４、図５（４）、図６（４）、図７（Ａ）、図７（Ｂ）は、上部基板１０及び下部基板１２に部品が搭載された状態を示し、図１（Ｃ）、図７（Ｃ）は、上部基板１０と下部基板１２とが接合されて形成されるパッケージの中空部に、部品が収納された状態を示している。
【００３５】
図５〜図７において、図面を簡明にするために、上部配線２０、下部配線２２の一部だけを示し、上部端子２４ａ及び上部配線２０に電気的に接続される上部端子２４ｂは一部だけを示している。また、図５〜図７において、図面を簡明にするために、上部基板１０に実装(搭載)されるベアチップ３４ａ〜３４ｇ及び受動部品３６ａ〜３６ｆ、及び、下部基板１０に実装(搭載)されるベアチップ２８ａ〜３８ｄ及び受動部品３９ａ〜３９ｆに関しては、図１〜図３と図５〜図７との比較から各部の対応が明確であるので、全ての参照番号を記載せず、説明に関する部位の参照番号を付している。
【００３６】
更に、図２〜図８において、断面図は半導体モジュールの同じ部位での断面を示しおり、上部基板１０に関連しては平面図に示すＡ−Ａ部位における断面図、下部基板１２に関連しては平面図に示すＢ−Ｂ部位における断面図を示し、図７（Ｃ）では、上部基板１０のＡ−Ａ部位と下部基板１２のＢ−Ｂ部位とが一致するように、上部基板１０と下部基板１２とが接合されて形成される半導体モジュールの上記の同じ部位での断面を示している。
【００３７】
図１は、本発明の実施の形態における、半導体モジュールの構成を説明する図である。
【００３８】
図１（Ａ）は上部基板の斜視図、図１（Ｂ）は下部基板の斜視図、図１（Ｃ）は、上部基板１０から見た外観を示す斜視図（Ｃ１）、及び、下部基板１２から見た外観を示す斜視図（Ｃ２）である。
【００３９】
なお、図１（Ｂ）において、図面を簡明にするために、下部配線２２に電気的に接続される外部接続用端子１４は図示していない。
【００４０】
図２は、本実施の形態における、上部基板１０の構成を説明する図である。図２（Ａ）は平面図、図２（Ｂ）は正面図、図２（Ｃ）は右側側面図、図２（Ｄ）は左側側面図、図２（Ｅ）は下面図である。
【００４１】
図３は、本実施の形態における、下部基板１２の構成を説明する図である。図３（Ａ）は平面図、図３（Ｂ）は正面図、図３（Ｃ）は右側側面図、図３（Ｄ）は左側側面図、図３（Ｅ）は下面図である。
【００４２】
図４は、本実施の形態における、上部基板１０と下部基板１２の嵌合部分の構成を説明する図である。図４（Ａ）は図１のＡ部拡大図、図４（Ｂ）は図１のＢ部拡大図である。
【００４３】
図１〜図４に示すように、本実施の形態による半導体モジュールは、上部基板１０と下部基板１２から構成される。上部基板１０は、上部板１０ａと上部枠体１０ｂから構成される。下部基板１２は、下部板１２ａと下部枠体１２ｂから構成される。上部板１０ａ、上部枠体１０ｂ、下部板１２ａ、下部枠体１２ｂはそれぞれ、セラミックをベースとして形成されている。
【００４４】
図１（Ａ）、図２、図４（Ａ）に示すように、上部基板１０において、上部板１０ａと上部枠体１０ｂは一体化されており、上部枠体１０ｂの内側の部分の上部板１０ａの面には、搭載部品として、ベアチップ３４ａ〜３４ｇ、受動部品３６ａ〜３６ｆが搭載され、これらの搭載部品の間を電気的に接続する所定の上部配線２０が形成されている。また、上部枠体１０ｂの外側の部分の上部板１０ａの面（周辺部の面）には、上部シール部１６が形成されている。
【００４５】
図１（Ａ）、図２、図４（Ａ）に示すように、上部枠体１０ｂにおいて、上部板１０ａの面に平行であり上部板１０ａと接続しない面に、上部端子２４ａが形成されており、上部枠体１０ｂの内側の面には、上部端子２４ａと電気的に接続する上部端子２４ｂが形成されている。この上部端子２４ｂは必要に応じて上部配線２０に接続されるように形成されている。
【００４６】
そして、上部枠体１０ｂの角部には、上部枠体１０ｂが上部板１０ａの面に達するまで一部を欠いて構成される凹部３０が形成されている。この凹部３０は、連続する、即ち、閉じた上部枠体１０ｂを構成しているが、不連続、即ち、角部の一部が開放された上部枠体１０ｂを構成していてもよい。即ち、凹部３０が上部枠体１０ｂの切欠部３０に置き換えられてもよい。凹部３０又は切欠部３０は角部に形成されるのではなく、上部枠体１０ｂの辺（長辺又は短辺）部に形成されていてもよい。
【００４７】
図１（Ｂ）、図３、図４（Ｂ）に示すように、下部基板１２において、下部板１２ａと下部枠体１２ｂは一体化されており、下部枠体１２ｂの内側の部分の下部板１２ａの面には、搭載部品として、ベアチップ３８ａ〜３８ｄ、受動部品３９ａ〜３９ｆが搭載され、これらの搭載部品の間を電気的に接続する所定の下部配線２２が形成されている。
【００４８】
また、下部枠体１２ｂの内側の部分の下部板１２ａの面には、下部端子２６ａが形成されており、この下部端子２６ｂは必要に応じて下部端子２６ａによって下部配線２２に接続されるように形成されている。上部配線２２と下部端子２６ａは接続したパターンであり、下部端子２６ａを上部配線２２の一部と見做してもよい。
【００４９】
図１（Ｃ）、図３に示すように、下部板１２ａにはこれを貫通する穴が形成されこの孔の内部が導電体で封止され、導体部が外部に露出するように構成される外部接続用端子１４が形成されている。この外部接続用端子１４は必要に応じて下部配線２２に接続される。
【００５０】
図１（Ｂ）、図３、図４（Ｂ）に示すように、下部枠体１２ｂにおいて、下部板１２ａの面に平行であり下部板１２ａと接続しない面に、下部シール部１８が形成されており、下部枠体１２ｂの内側の面には、下部端子２６ａと電気的に接続する下部端子２６ｂが形成されている。
【００５１】
そして、下部枠体１２ｂの角部には、下部枠体１２ｂが下部板１２ａの面に達するまで突出して構成される凸部３２が形成されている。この凸部３２は、角部に形成されるのではなく、下部枠体１２ｂの辺（長辺又は短辺）部に形成されていてもよい。凸部３２と、上部基板に形成される凹部３０又は切欠部３０は、互いに嵌合する関係にあるように、位置、大きさが決められ形成される。また、下部枠体１２ｂの内面と上部枠体１０ｂの外周面は、互いに嵌合する関係にあるように構成され、上部枠体１０ｂは下部枠体１２ｂの内側に押し込まれる（逆にいえば、下部枠体１２ｂは上部枠体１０ｂに被せられる。）。即ち、上部基板１０、下部基板１２は、接合される部分が凹凸構造となっている。
【００５２】
図１（Ａ）、（Ｂ）に示すＡ部、Ｂ部（Ａ部、Ｂ部の図３に部分拡大図を示す。）における凹部３０と凸部３２を嵌合させ、上部枠体１０ｂと下部枠体１２ｂとを嵌合（接合）させて、上部端子２４ａと下部端子２６ａ、２６ｂとを接合させ、上部シール部１６と下部シール部１８とを接合させることによって、上部基板１０と下部基板１２とが接合され、電気的に接続される。
【００５３】
上部基板１０と下部基板１２との接合によって気密な中空部をもつパッケージが構成され、上部基板１０及び下基板１２に搭載された搭載部品（３４ａ〜３４ｇ、３６ａ〜３６ｆ、３８ａ〜３８ｄ、３９ａ〜３９ｆ）が、気密な中空部（上部基板１０と下部基板１２との接合によってパッケージが構成され、下部板１２ａ、上部板１０ａ、上部枠体１０ｂの３者により囲まれて構成される中空空間である）に収納された、例えば、高周波パッケージによる、図１（Ｃ）に外観を示すような、半導体モジュールが形成される。
【００５４】
なお、上部基板１０と下部基板１２とを接合したときに、上部基板１０に搭載された部品と、下部基板１２に搭載された部品とが対向する場合には、対向する２つの部品の間に隙間が生じるように、上部基板１０及び下部基板１２に搭載する部品を配置する。例えば、図９に示すような高さの高いチップインダクタを一方の基板に搭載した場合のように、対向する２つの部品の間に隙間が生じない場所が生じた場合は、そのような場所では、上部基板１０、下部基板１２の何れか一方の基板のみに、部品を搭載する。
【００５５】
なお、上部基板１０と下部基板１２の接合に関しては、更に、製造工程に関連して後述する。
【００５６】
図５は、本実施の形態における、上部基板１０の製造工程を説明する図である。
【００５７】
図５（１）は、上部板１０ａの製造工程を説明する平面図及び断面図である。
【００５８】
図５（２）は、上部枠体１０ｂの構成を説明する平面図及び断面図である。
【００５９】
図５（３）は、上部板１０ａと上部枠体１０ｂとを積層して上部基板１０を形成する工程を説明する平面図及び断面図である。
【００６０】
図５（４）は、上部基板１０にベアチップ３４ａ〜３４ｇ、受動部品３６ａ〜３６ｆを搭載する工程を説明する図である。
【００６１】
以下、各工程について説明する。
【００６２】
（１）上部板１０ａの配線と封止（シール）面の形成（図５（１））
導電ペーストの圧膜印刷により、グリーンシートの面に上部配線２０及び上部シール部１６を形成するためのパターンを形成した後に、導電ペーストを焼成しメタライズして、パターンの導電層が形成される。更に、形成された導電層のパターンの強度を増すなどのために、この上に更に導電ペーストの導電体金属と同じ金属のメッキを行ってもよい。
【００６３】
なお、上記のパターンは別の方法によって形成することもできる。研磨されたセラミック基板又はグリーンシートにフォトレジストを塗付、露光、現像することによって、上記のパターンを形成する部分以外をマスクした後に、金、銀等の金属のスパッタリングによって所望の厚さの金属層を形成する。強度を増すなどのために、更に，形成された金属層の上にスパッタリングした金属と同じ金属のメッキを行い、最後にフォトレジストを除去することによって、上記のパターンを形成することができる。
【００６４】
（２）上部枠体１０ｂの製造（図５（２））については、図８（Ａ）によって後述する。
【００６５】
（３）上部板１０ａと上部枠体１０ｂの積層（図５（３））
（１）で製造された上部板１０ａと（２）で製造された上部枠体１０ｂとを積層してグリーンシートの焼成を行う。上部板１０ａと上部枠体１０ｂとの積層体を加圧した状態で焼成して上部基板１０を形成する。この焼成によって、上部板１０ａと上部枠体１０ｂとが一体化され上部基板１０が形成されると共に、上部端子２４ｂは、上部端子２４ａ及び上部配線２０と一体化され、上部端子２４ａ、２４ｂ、上部配線２０は電気的に接続された状態となる。
【００６６】
（４）上部基板１０への部品の搭載（図５（４））
上部基板１０にベアチップ、受動部品３６ａ〜３６ｆを搭載する。ベアチップ３４ａ〜３４ｇを金属(金又は半田)バンプ４２を用いてフリップチップ実装する。受動部品３６ａ〜３６ｆを周知の方法で実装する、例えば、半田で面実装する。
【００６７】
図６は、本実施の形態における、下部基板１２の製造工程を説明する図である。
【００６８】
図６（１）は、下部板１２ａの製造工程を説明する平面図及び断面図である。
【００６９】
図６（２）は、下部枠体１２ｂの構成を説明する平面図及び断面図である。
【００７０】
図６（３）は、下部板１２ａと下部枠体１２ｂとを積層して下部基板１２を形成する工程を説明する平面図及び断面図である。
【００７１】
図６（４）は、下部基板１２にベアチップ３８ａ〜３８ｄ、受動部品３９ａ〜３９ｆを搭載する工程を説明する平面図及び断面図である。
【００７２】
以下、各工程について説明する。
【００７３】
（１）下部板１２ａへ穴あけと配線の形成（図６（１））
グリーンシートに外部接続用端子１４を形成するために穴をあけ、この穴を導電ペーストで埋める。次に、導電ペーストの圧膜印刷により、グリーンシートの面に上部配線２２及び下部端子２６ａを形成するためのパターン（上部配線２２と下部端子２６ａは接続したパターンであり、下部端子２６ａを上部配線２２の一部と見做してもよい。）を形成した後に、導電ペーストを焼成しメタライズして、上記のパターンと外部接続用端子１４の導電層が形成される。更に、形成された導電層のパターンの強度を増すなどのために、この上に更に導電ペーストの導電体金属と同じ金属のメッキを行ってもよい。
【００７４】
なお、上記のパターンは別の方法によって形成することもできる。研磨されたセラミック基板又はグリーンシートにフォトレジストを塗付、露光、現像することによって、上記のパターンを形成する部分以外をマスクした後に、金、銀等の金属のスパッタリングによって所望の厚さの金属層を形成する。強度を増すなどのために、更に，形成された金属層の上にスパッタリングした金属と同じ金属のメッキを行い、最後にフォトレジストを除去することによって、上記のパターンを形成することができる。
ができる。
【００７５】
（２）下部枠体１２ｂの製造（図６（２））については、図８（Ｂ）によって後述する。
【００７６】
（３）下部板１２ａと下部枠体１２ｂの積層（図６（３））
（１）で製造された下部板１２ａと（２）で製造された下部枠体１２ｂとを積層してグリーンシートの焼成を行う。下部板１２ａと下部枠体１２ｂとの積層体を加圧した状態で焼成して下部基板１２を形成する。この焼成によって、下部板１２ａと下部枠体１２ｂとが一体化され下部基板１２が形成されると共に、下部端子２６ａは、下部端子２６ｂ及び下部配線２２と一体化され、下部端子２６ａ、２６ｂ、下部配線２２は電気的に接続された状態となる。
【００７７】
（４）下部基板１２への部品の搭載（図６（４））
下部基板１２にベアチップ３８ａ〜３８ｄ、受動部品３９ａ〜３９ｆを搭載する。ベアチップ３８ａ〜３８ｄを金属(金又は半田)バンプ４２を用いてフリップチップ実装する。受動部品３９ａ〜３９ｆを周知の方法で実装する、例えば、半田で面実装する。
【００７８】
図７は、本実施の形態における、上部基板１０と下部基板１２の接合を説明する図である。
【００７９】
図７（Ａ）は、ベアチップ３４ａ〜３４ｇ、受動部品３６ａ〜３６ｆが上部基板１０に搭載された状態を示す平面図及び断面図である。なお、図７（Ａ）は図５（４）と同じであるので、以下では説明を省略する。
【００８０】
図７（Ｂ）は、ベアチップ３８ａ〜３８ｄ、受動部品３９ａ〜３９ｆが下部基板１２に搭載された状態を示す平面図及び断面図である。なお、図７（Ｂ）は図６（４）と同じであるので、以下では説明を省略する。
【００８１】
図７（Ｃ）は、図７（Ａ）（又は、図５（４））に示す上部基板１０と、図７（Ｂ）（又は、図６（４））に示す下部基板１２とが接合された後の状態を説明する断面図及び部分拡大断面図である。
【００８２】
上部基板１０の上部枠体１０ｂに形成されている凹部３０と、下部基板１２の下部枠体１２ｂに形成されている凸部３２とを位置合わせして、上部枠体１０ｂを下部枠体１２の内側に押し込んで、上部基板１０と下部基板１２とを嵌合（同時に、凹部３０と凸部３２とを嵌合）させて、上部シール部１６と下部シール部１８とを熱圧着させる。
【００８３】
この結果、上部基板１０の上部板１０ａと下部基板１２の下部枠体１２ｂとが、金属と金属、例えば、金と金の熱圧着により、一体化され気密に封止された中空部（内部空間）が形成される。この中空部にベアチップ（３４ａ〜３４ｇ、３６ａ〜３６ｆ）及び受動部品（３８ａ〜３８ｄ、３９ａ〜３９ｆ）が収納される。
【００８４】
熱圧着は、希ガスや窒素等の乾燥した不活性ガスの雰囲気で行うので、中空部は乾燥した不活性ガスで満たされているので、中空部に収納されたベアチップ、受動部品、後述するその他の部品を、外部と遮断され安定した環境下に置くことができ、安定して動作し、高い信頼性をもつ半導体モジュールを実現できる。
【００８５】
また、上部枠体１０ｂは下部枠体１２の内側に押し込まれて、上部枠体１０ｂの外側の面と下部枠体１２ｂの内側の面とが接するので、上部配線２０及び上部端子２４ｂに電気的に接続する上部端子２４ａの１面（上部枠体１０ｂの上部板１０に接しない側の面）は下部端子２６ａに熱圧着され電気的接続され、上部端子２４ａの他の１面（上部枠体１０ｂの外側の面）は、下部枠体１２ｂの内側に形成されている下部電極２６ｂに熱圧着され電気的接続されて、上部基板１０と下部基板１２とが電気的接続される。
【００８６】
上部配線２０、下部配線２２、上部端子２４ｂ、下部端子２６ｂの形成によって、上部基板１０に搭載された部品（ベアチップ及／又はと受動部品）と、下部基板１２に搭載された部品ベアチップ及／又はと受動部品）との間で、所望の電気的接続をとることができる。
【００８７】
中空部に厳密な気密性を要求されない場合やモジュールの試験を行う場合は、上部シール部１６と下部シール部１８とを熱圧着する代わりに、上部基板１０と下部基板１２とを嵌合させて、上部シール部１６と下部シール部１８とを密着させ、上部端子２４ａと下部端子２６ａ、２６ｂとを密着させた状態で、上部基板１０と下部基板１２とを電気絶縁性接着剤によって、上部基板１０と下部基板１２との嵌合が外れないように一体化させるだけでよい。
【００８８】
これによって、上部基板１０と下部基板１２との間の電気的接続をとることができ、厳密な気密性を要求されない場合の半導体モジュールとして使用したり、モジュールの試験を行うことができる。また、接着剤を剥離することによって、上部基板１０と下部基板１２とを容易に分離できるので、モジュールの試験段階時にベアチップや受動部品の交換することができ、半導体モジュールが故障した場合でも、ベアチップや受動部品の交換をすることができる。
【００８９】
なお、上部基板１０と下部基板１２とを嵌合させた時、対向する上下の部品がベアチップである場合に、細い針状の導電体が絶縁体によって相互に分離され一方向のみに導電性と弾性をもつ薄膜導電性シート（上下のベアチップ間に配置され、上部基板１０と下部基板１２との嵌合時に加圧された部位で導電性をもつ。）、又は、上下のベアチップ間で電気的に接続しようとする端子の位置で導電性をもつように作製された上記の薄膜導電性シート（上下のベアチップ間に配置され、上部基板１０と下部基板１２との嵌合時に加圧された部位で導電性をもつ。）を、上下のベアチップ間に配置して電気的接続をとることもできる。
【００９０】
図８（Ａ）は、本実施の形態における上部枠体１０ｂの製造工程である。
【００９１】
図８（Ａ１）は、グリーンシート４６に穴４４を形成する工程を説明する平面図及び断面図である。
【００９２】
図８（Ａ２）は穴、４４を導電ペーストで埋め、次に、グリーンシート４６の表面に導電ペーストを厚膜印刷により塗布し焼成してメタライズする工程を説明する断面図である。
【００９３】
図８（Ａ３）は、上部枠体１０ｂを打ち抜く工程を説明する平面図及び断面図である。
【００９４】
図８（Ａ１）に示すグリーンシート４６に形成する穴４４は、上部枠体１０ａに上部端子２４ｂを形成するためのものである。図８（Ａ２）に示すように、穴４４は導電ペーストによって埋められ、次に、上部枠体１０ａに上部端子２４ａを形成するために、先に穴４４を埋めた導電ペーストに重なるように、導電ペーストがグリーンシート４６の表面に塗布される。この塗布された導電ペーストは穴４４を埋める導電ペーストと共に焼成してメタライズされる。
【００９５】
なお、図８（Ａ１）に示す穴４４は、機械的な方法、レーザなどの手法等を用いてグリーンシートを貫通させて形成することができる。
【００９６】
また、グリーンシートで形成される上部板１０ａ及び上部枠体１０ｂを積層し焼成して得られる上部基板１０の高さが所望の高さとなるように、上部枠体１０ｂの製造工程では、グリーンシート４６の厚さが決められ、図５（１）に示す上部板１０の製造に使用されるグリーンシートの厚さが決められ、また、上部端子２４ａの高さが所望の高さとなるように、図８（Ａ２）に示す導電ペーストの塗付厚さが決められる。
【００９７】
図８（Ａ３）に示す上部枠体１０ｂの打ち抜きは、例えば、Ｖ型の打ち抜き用の溝を形成して行うことができる。
【００９８】
図８（Ｂ）は、本実施の形態における下部枠体１２ｂの製造工程を説明する図である。
【００９９】
図８（Ｂ１）は、グリーンシート４６ａに穴４４を形成する工程を説明する平面図及び断面図である。
【０１００】
図８（Ｂ２）は、穴４４を導電ペーストで埋めた後にグリーンシート４６ｂを積層し、次に、グリーンシート４６ｂの表面に導電ペーストを厚膜印刷により塗布し焼成してメタライズする工程を説明する断面図である。
【０１０１】
図８（Ｂ３）は、下部枠体１２ｂを打ち抜く工程を説明する平面図及び断面図である。
【０１０２】
図８（Ｂ１）に示すグリーンシート４６ａに形成する穴４４は、下部枠体１２ａに下部端子２６ｂを形成するためのものである。図８（Ｂ２）に示すように、穴４４は導電ペーストによって埋められ、次に、グリーンシート４６ｂがグリーンシート４６ａに積層され、下部枠体１２ａに下部シール部１８を形成するために、グリーンシート４６ｂに導電ペーストが塗付される。この塗布された導電ペーストは穴４４を埋める導電ペーストと共に焼成してメタライズされる。
【０１０３】
なお、図８（Ｂ１）に示す穴４４は、図８（Ａ１）に示す穴４４と同様にして、形成することができる。
【０１０４】
また、グリーンシートで形成される下部板１２ａ及び下部枠体１２ｂを積層し焼成して得られる下部基板１２の高さが所望の高さとなるように、及び、下部端子２６ｂの高さが所望の高さとなるように、下部枠体１２ｂ製造工程では、グリーンシート４６ａ、４６ｂの厚さが決められ、図６（１）に示す下部板１２の製造に使用されるグリーンシートの厚さが決められ、また、下部シール部１８の厚さが所望の厚さとなるように、図８（Ｂ２）に示す導電ペーストの塗付厚さが決められる。
【０１０５】
図８（Ｂ３）に示す下部枠体１２ｂの打ち抜きは、図８（Ａ３）に示す上部枠体１０ｂの打ち抜きと同様にして行うことができる。
【０１０６】
本実施の形態では、図１〜図７に示すように、上部基板１０、下部基板１２のそれぞれに部品を搭載して、上部基板１０と下部基板１２とを接合して、半導体モジュールを構成するので、多数の部品を内部に３次元的に収納することができる。
【０１０７】
上部基板１０と下部基板１２とを接合する際に、上部基板１０と下部基板１２とを嵌合させて行うので、上部基板１０の端子と下部基板１２の端子の接続関係を誤ることなく、気密封止と電気的接続を同時にでき、上部基板１０の端子と下部基板１２の端子の電気的接続だけに特別の時間を必要としないので、製造時間の時間を短縮することができる。
【０１０８】
モジュールが同じ外形面積をもつ場合で、２次元的に部品を配列してモジュールを構成する従来技術と比較すると、従来技術のモジュールは１階型であり、本実施の形態のモジュールは２階型であるので、本実施の形態では、２倍の数の部品を内部に収納することができる。
【０１０９】
以上の説明した、本実施の形態では、導電ペーストとして、金系又は銀系ペーストを使用することができる。また、ベアチップ及び受動部品を面実装でなくワイヤーボンディングによって上部基板１０及び／又は下部基板１２に搭載することもできる。
【０１１０】
以上の説明では、下部配線２２に電気的に接続する外部接続用端子１４を下部基板１２の下部板１２ａに形成する構成を中心に説明したが、上部基板１０の上部板１０ａに形成される上部配線２０に電気的に接続するように、上部板１０ａの外部に露出するように外部接続用端子１４を形成する構成とすることもできる。上部板１０ａ及び下部板１２ａの双方に外部接続用端子１４を形成することもできる。
【０１１１】
更に、下部基板１２の下部枠体１２ｂに形成される下部端子２６ｂに電気的に接続するように、下部枠体１２ｂの外部に露出するように外部接続用端子１４を形成する構成とすることもできる。
【０１１２】
これらの構成によって、半導体モジュールの上下方向（図１に示すｚ方向）、同横方向（図１に示すｘ、ｙ方向）から外部回路への電気的接続をとることができ、更に、本実施の形態による複数の半導体モジュールが３次元的に配置された場合でも、半導体モジュール間での電気的接続をとることができる。
【０１１３】
また、以上の説明では、上部基板１０、下部基板１２の２つ基板を対向させ嵌合することによって、パッケージを構成する例を説明したが、本実施の形態の上部基板１０及び下部基板１２の構成を変形することにより、４つ以上の複数の基板を使用して、隣接する基板間でシール部を接合させる共に電気的接続をとるようにして、大きな気密な中空空間をもつパッケージを構成することもできる。気密な中空空間を必要としない場合には、隣接する基板間で電気的接続をとるようにして、３つ以上の基板によって半導体モジュールを構成することもできる。
【０１１４】
また、本実施の形態の上部基板１０及び下部基板１２の構成を変形することにより、気密な中空空間を必要とし、搭載部品が大きい場合や、より多数の搭載部品を必要とする場合のように、より大きな中空空間を必要とする場合には、４つの基板によって正四面体を含む四面体を形成すること、或いは、６つの基板によって正方体又は直方体等の六面体を形成することによって、中空間の大きなパッケージを構成することができる。このような場合、各基板は、隣接する基板間でシール部を接合させる共に電気的接続をとるように構成されていればよい。
【０１１５】
以下、図１〜図８において説明した各部の寸法例について説明する。
【０１１６】
上部板１０ａの厚さは０．１５ｍｍ、上部枠体１０ｂの高さは０．６ｍｍ、同厚さは０．２ｍｍｍ、上部基板１０の高さは０．７５ｍｍである。下部板１２ａの厚さは０．２ｍｍ、下部枠体１２ｂの高さは０．６ｍｍ、同厚さは０．１５ｍｍ、下部基板１２の高さは０．８ｍｍである。
【０１１７】
上部基板１０と下部基板１２とを嵌合させて形成されるパッケージによる半導体モジュールの外形面積は約２５ｍｍ2、同高さは約１ｍｍである。パッケージの中空空間の面積は約１６ｍｍ2、同高さは０．６ｍｍである。
【０１１８】
ベアチップ（３４ａ〜３４ｇ、３８ａ〜３８ｄ）の代表的な面積は１ｍｍ×１ｍｍ、同高さは０．２ｍｍである。
【０１１９】
受動部品（３６ａ〜３６ｆ、３９ａ〜３９ｆ）の代表的な面積は０．６ｍｍ×０．３ｍｍ、同高さは０．３ｍｍである。
【０１２０】
上部シール部１６の厚さは０．０５ｍｍ、同幅は０．２ｍｍ、下部シール部１８の厚さは０．０５ｍｍ、同幅は０．２ｍｍである。
【０１２１】
上部配線２０の厚さは０．０２ｍｍ、同幅は０．２ｍｍ、下部配線２２の厚さは０．０２ｍｍ、同幅は０．２ｍｍである。
【０１２２】
上部端子２４ａの厚さは０．０２ｍｍ、同幅は０．２ｍｍ、上部端子２４ｂの厚さは０．０２ｍｍ、同幅は０．２ｍｍである。
【０１２３】
下部端子２６ａの厚さは０．０２ｍｍ、同幅は０．２ｍｍ、下部端子２６ｂの厚さは０．０２ｍｍ、同幅は０．２ｍｍである。
【０１２４】
なお、本実施の形態において示した、上部端子２４ａ、２４ｂの数、下部端子２６ａ、２６ｂの数、パッケージの中空空間に収納するベアチップや受動部品の数、及び、各部を構成する部材の材質、各部の寸法は、あくまでも例示であって、これらは目的に応じて適宜任意に変更可能であることは言うまでもない。
【０１２５】
パッケージの気密な中空空間には、ベアチップ、受動部品以外のその他の各種の部品等を収納することができ、高機能モジュールを実現することができる。例えば、ＭＥＭＳ（Micro Electro Mechanical System）、ペルチェ素子等を中空空間に収納することができる。本実施の形態による半導体モジュールは、外気と遮断された気密な中空空間をもつので、特に、外部から遮断して中空空間に設置されないと正常に動作しない素子、デバイスを収納して実装するのに好適である。例えば、ＲＦ−ＭＡＭＳ、センサＭＥＭＳ等が実装され安定した動作が可能な半導体モジュールが実現可能となる。
【０１２６】
また、動作中に発熱を生じるようなチップ、部品、素子等が実装された場合でも、小型のペルチェ素子を実装することによって、中空空間に放出される熱を冷却することができるので、正常動作に厳しい温度条件が要求されるチップ、部品、素子等を中空空間に収納しても、正常に動作させることができる。
【０１２７】
更に、上部基板１０にも外部接続用接続端子１４を形成する構成として、半導体モジュールを多層に積層してそれぞれを電気的に接続することにより、高機能なモジュールとすることができる。この時、積層される上下の半導体モジュール間の電気的接続は次の何れかによって行うことができる。
【０１２８】
（１）外部接続用接続端子１４間をＢＧＡ（Ball Grid Array）により行う。
【０１２９】
（２）上部基板１０及び下部基板１２の外部接続用接続端子１４にこれを貫通しない穴を設けて接続用ピンにより行う。この場合、複雑な構成の専用の装置を必要としない。
【０１３０】
（３）細い針状の導電体が絶縁体によって相互に分離され一方向のみに導電性と弾性をもつ薄膜導電性シート（上下の半導体モジュール間に配置され、半導体モジュールの積層により加圧された部位で導電性をもつ。）により行う。
【０１３１】
（４）上下の半導体モジュール間で電気的に接続しようとする外部接続用接続端子１４の位置で導電性をもつように作製された上記の薄膜導電性シート（上下の半導体モジュール間に配置され、半導体モジュールの積層により加圧された部位で導電性をもつ。）により行う。
【０１３２】
以上、説明したように、本実施の形態による半導体モジュールではその面積を増大させることなく、半導体部品及び受動部品を多数搭載することができるので、電子機器の小型化が可能となる。
【０１３３】
以上、本発明を実施の形態について説明したが、本発明は、上述の実施の形態に限定されるものではなく、各種部品を搭載した２つの基板を組み合わせて中空部をもつパッケージを構成しこの中空部に各種部品を収納するという、本発明の技術的思想に基づく各種の変形が可能である。
【産業上の利用可能性】
【０１３４】
以上説明したように、本発明に係る半導体モジュール及びその製造方法では、モジュールの面積を増大させることなく、多数の半導体部品及び受動部品を搭載し電子機器の小型化を図ることができる。
【図面の簡単な説明】
【０１３５】
【図１】本発明の実施の形態における、半導体モジュールを説明する斜視図であり、（Ａ）上部基板、（Ｂ）下部基板、（Ｃ）外観を示す図である。
【図２】同上、上部基板の構成を説明する、（Ａ）平面図、（Ｂ）正面図、（Ｃ）右側側面図、（Ｄ）左側側面図、（Ｅ）下面図である。
【図３】同上、下部基板の構成を説明する、（Ａ）平面図、（Ｂ）正面図、（Ｃ）右側側面図、（Ｄ）左側側面図、（Ｅ）下面図である。
【図４】同上、上部基板と下部基板の嵌合部分の構成を説明する図であり、（Ａ）図１のＡ部拡大図、（Ｂ）図１のＢ部拡大図である。
【図５】同上、上部基板の製造工程を説明する図である。
【図６】同上、下部基板の製造工程を説明する図である。
【図７】同上、上部基板と下部基板の接合を説明する図である。
【図８】同上、（Ａ）上部枠体の製造工程、（Ｂ）下部枠体の製造工程を説明する図である。
【図９】従来技術における受動部品の例示として、巻線型チップインダクタの概略を説明する斜視図である。
【図１０】従来技術による巻線型チップインダクタを実装しているモジュールの概略を例示説明する、（Ａ）平面図、（Ｂ）断面図である。
【図１１】従来技術における、高周波回路部品収納用パッケージの断面図である。
【符号の説明】
【０１３６】
１０…上部基板、１０ａ…上部板、１０ｂ…上部枠体、１２…下部基板、
１２ａ…下部板、１２ｂ…下部枠体、１４…外部接続用端子、１６…上部シール部、
１８…下部シール部、２０…上部配線、２２…下部配線、２４ａ、２４ｂ…上部端子、
２６ａ、２６ｂ…下部端子、３４ａ〜３４ｇ、３８ａ〜３８ｄ…ベアチップ、
３６ａ〜３６ｆ、３９ａ〜３９ｆ…受動部品、３０…凹部、３２…凸部、
４２…金属バンプ、４４…穴、４６、４６ａ、４６ｂ…グリーンシート
【図１】
2007165500.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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