【事件の表示】
　平成　８年特許願第２２２１１９号「信号処理装置」拒絶査定に対する審判事件［平成１０年　３月　６日出願公開、特開平１０−　６３５００］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯　
　
本件審判請求に係る特許出願は、平成８年８月２３日になされたものであって、平成１１年３月３１日付拒絶理由通知書に応答して平成１１年６月２日付けで手続補正がなされ、その後、平成１２年５月９日付で拒絶査定の謄本が送達され、これに対して同年６月８日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。
　
２．平成１２年６月８日付の手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　　平成１２年６月８日付の手続補正を却下する。
　
［理由］
（１）本件補正発明の認定
　本件補正により、本件審判請求に係る特許出願の特許請求の範囲の請求項９は、以下のように補正された。
　
　フラグ信号が示す２つの条件に対する動作の制御を示す第１の制御フィールドと第２の制御フィールドを含む命令であって、前記命令の前記第１および第２の制御フィールドをそれぞれ読解して第１の制御信号と第２の制御信号を出力する命令読解手段と、
　前記命令解読手段に接続され、前記フラグ信号に従って、前記第１の制御信号と前記第２の制御信号のいずれかを選択して出力する制御信号選択手段と、
　前記制御信号選択手段が出力する制御信号に従って、複数の演算入力データに対し、前記命令の１つに対し演算を１サイクル行う演算手段と、
を備えたことを特徴とする信号処理装置。
　
（２）補正内容の検討
　
　本件補正は、本件補正前の請求項９に記載された発明を特定するために必要な事項である「演算手段」に対して、「前記命令の１つに対し演算を１サイクル行う」という内容を付加することにより限定するように補正したものである。
　また、審判請求人は平成１２年６月８日付審判請求書の【本願発明が特許されるべき理由】の「（２）補正の根拠の明示」において、当該補正の根拠として段落番号００２６から００２７の欄他の
「第２の命令（Ｆ？ａｄｄ　ｒ３，ｒ１，０：ｒ３，０，ｒ１）は条件付き演算命令であり、Ｆ（フラグ）が１の場合はａｄｄ　ｒ３，ｒ１，０）を実行し、Ｆ（フラグ）が０の場合はａｄｄ　ｒ３，０，ｒ２を実行すること示す」
という記載を挙げており、「（１）本願発明の説明」においては、「これにより、条件によって演算内容が異なる場合において、その処理を１サイクルで実行することができるため、条件付き分岐命令を用いて複数のサイクルで実行する場合などに比べて、処理に要するサイクル数を少なくできるという格別の効果を発揮します」としている。
　
　しかしながら、上記記載から導きだせるのはせいぜい「フラグの値に従って２つのａｄｄ命令のどちらかを実行するかが選択される」ことにすぎず、「命令の１つに対して演算を１サイクル行う」ことに関連するものではない。
　
　また、本件請求に関する特許出願の願書の最初に添付した明細書又は図面の記載を精査しても、本件補正が願書に最初に添付した明細書又は図面に記載した事項の範囲内のものであることを裏付ける記載は存在しない。
　
　したがって、本件補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内のものではない。
　
　してみれば、本件補正は、特許法第１７条の２第３項の規定に違反するものであり、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下されるべきものである。
　
　
３．本件発明について
　
（１）本件発明の認定
　
　平成１２年６月８日付の手続補正は上記のとおり却下されたので、本件出願の請求項９に係る発明（以下、「本件発明」という。）は、平成１１年６月２日付手続補正書により補正された本件明細書の特許請求の範囲の請求項９に記載された事項により特定される、以下のとおりのものである。
　
　フラグ信号が示す２つの条件に対する動作の制御を示す第１の制御フィールドと第２の制御フィールドを含む命令であって、前記命令の前記第１および第２の制御フィールドをそれぞれ解読して第１の制御信号と第２の制御信号を出力する命令解読手段と、
　前記命令解読手段に接続され、前記フラグ信号に従って、前記第１の制御信号と前記第２の制御信号のいずれかを選択して出力する制御信号選択手段と、
　前記制御信号選択手段が出力する制御信号に従って、複数の演算入力データに対して演算を行う演算手段と、
　を備えたことを特徴とする信号処理装置。
　
（２）引用文献記載の発明の認定
　
（２−１）原査定の拒絶の理由に記載された、特開平４−３５７５２６号公報（以下、引用文献１という）には以下のことが記載されている。
　
（ア）「従来の演算処理装置は以上のように構成されているので、処理状態あるいは保持しているデータの内容によって、処理内容を選択的に変更する必要がある場合、プログラムによってそれに適合した何らかの条件を設定し、その条件の成立の可否で分岐し、実行内容を変えることが必要となる。（中略）この発明は上記のような問題点を解消するためになされたもので、条件判定のための命令を用いることなく、レジスタの保持内容によって処理内容を変える手段を備えた演算処理装置を得ることを目的とする。」
（第２頁右欄第１８行から第３３行）
　
（イ）「図５は、例えば文献「電子情報通信ハンドブック第２分冊」（オーム社発行）のＰ．１５７９〜１５８４に示された演算処理装置の構成図である。図において、１は主記憶装置からの命令語、２は命令語を格納するための命令レジスタ、３は命令語中でレジスタ群７のなかのレジスタを指定する領域（レジスタ識別子）、４は命令語中で命令の種類を表す領域（命令識別子）、５は命令の実行内容を具体的に決め、各部への制御信号を生成するデコーダ、６はデコーダ５によって生成された制御信号、７は演算処理に使われるレジスタ群、７−１，７−２・・・７−ｎはレジスタ群７内にある各レジスタ、８，９はレジスタの読み出しポート、１０は算術論理演算回路（以下ＡＬＵと略称する）、１１はＡＬＵでの演算結果をレジスタに書き込むための書き込みポート、１２はＡＬＵで行われる演算に対する状態、１３はＡＬＵの状態を保持するための状態レジスタ、１４は状態レジスタ１３の内容である。」
（第２頁左欄第２２行から第３８行）
　
（ウ）「図１は本発明の一実施例による演算処理装置を示す。図において、１〜１４は上記図５に示した従来装置と同一のものであり、同一符合を付して説明は省略する。１５はレジスタの読み出し内容の一部をデコーダ５に伝える信号線である。」
（第３頁左欄第４行から第９行）
　
（エ）「次に本実施例でレジスタ７−１にレジスタ７−２の絶対値を加えるプログラムを実行した場合の動作について説明する。このためのプログラムを図６に示す。図中、Ｒ１、Ｒ２は図５と同様に各々レジスタ７−１、７−２を表す。
　ＡＡＤＤは絶対値を加算する命令である。ＡＡＤＤ命令がフェッチされると、まず命令レジスタ２のレジスタ識別子３をレジスタ群７に伝えることによってレジスタ７−１（Ｒ１）、７−２（Ｒ２）を各々読み出しポート９、８に読み出す。レジスタ７−２の符号ビットは１５を介してデコーダ５に伝えられる。デコーダ５は１５の符号ビットによってＡＬＵ１０での演算内容を決め、制御信号６を生成する。もし１５の符号ビットが１、すなわちレジスタ７−２が負であるなら、ＡＬＵ１０に対して、減算を行う制御信号が、符号ビットが０ならば加算を行う制御信号が生成される。従ってＡＬＵ１０ではレジスタ７−１にレジスタ７−２の絶対値を加算する演算が行われ、その結果が書き込みポート１１を介してレジスタ群７に伝えられ、レジスタ７−１に書き込まれる。」
（第３頁左欄第１０行から第１４行及び第６頁左欄第８行から右欄最終行）
　
（オ）「レジスタの読み出し内容は直接デコーダに伝えられなくてもよく、図３に示すように論理回路１６をおき、その結果１７をデコーダ５−１に伝えてもよい。論理回路１６の入力は、図中に示されるような１読み出しポートと限らず、複数の読み出しポート、さらに状態レジスタ１３など他の部分からであってもよい。」（第３頁左欄第３９行から第４４行）
　
ここで、（ア）の記載から見て、引用文献１記載の発明は「分岐命令を用いずに条件に応じて異なる演算を行う演算手段を提供する」目的を持つものであり、本件発明の「分岐命令を用いずにフラグに応じて２つの異なる演算を行う」（本件明細書段落００１２）と同様の目的を有するものである。
　
そして、（イ）（ウ）（エ）及び図１、図５の記載から見て、引用文献１には、レジスタ７−２の読み出し内容の一部をデコーダ５に伝える信号線１５からの符号ビットの信号に従って、デコーダがＡＬＵ１０に対して加算を行う制御信号または減算を行う制御信号を生成しており、ＡＬＵ１０はこの制御信号に従いレジスタ７−１、７−２という複数の演算入力データに対して演算を行っているものと認められる。
　
また、（オ）の記載からみて、デコーダ５が制御信号を生成する場合に用いられるレジスタ７−２の読み出し内容は、直接デコーダに伝えられる必要はなく、状態レジスタ１３からの入力を受けた論理回路１６の出力がデコーダに伝えられるものでもよいものと認められる。
　
以上の点から、引用文献１には、
　
　状態レジスタからの信号が示す２つの条件に対する動作の制御を示す第１の制御信号ないしは第２の制御信号を生成するような命令を解読し、前記信号に従って、前記第１の制御信号と前記第２の制御信号のいずれかを生成して出力するデコーダと、
　前記デコーダが出力する制御信号に従って、複数の演算入力データに対して演算を行うＡＬＵと、
　を備えたことを特徴とする演算処理装置。
　
という発明が記載されているものと認める。
　
（２−２）また、本件出願前に知られている特開平４−３６３７２２号公報には、条件演算の操作処理を分岐命令を含まない１命令で実行する発明に関して、以下のことが記載されている。
　
（ア）「図１において、演算処理部は、ＡＬＵ（算術論理演算ユニット）１に制御信号１によって選択制御するセレクタ２を介して２つのソースsrc1，src2が接続されているとともに、制御信号２によって選択制御するセレクタ３を介して２つのデスティネーションdest１，dest２が接続されて構成されている。このような構成において、図２乃至図４に示した命令に記述される条件ccにしたがって、プロセッサの特定の状態を示す情報となるフラグ信号から制御信号１，２が生成される。」（第３頁左欄第４４行から同右欄第３行)
　
（イ）「図２に示す命令は、ソースオペランドを選択し、選択したソースオペランドをデイティネーションオペランドに代入する命令である。すなわち、図２に示す命令の操作処理は、条件ccが成立した場合にはソース src１が選択され、選択されたソース src１がソースオペランドとして使用され、このソースオペランドがデスティネーションdestに代入（転送）され、一方、条件ccが成立しなかった場合にはソース src２が選択され、選択されたソース src２がソースオペランドとして使用され、このソースオペランドがデスティネーションdestに代入される操作処理である。」（第３頁左欄第４行から第１４行：なお、「デイティネーションオペランド」とあるのは「デスティネーションオペランド」の誤記であることは明らかである）
　
　そして、上記の点から見て、分岐命令を用いずにフラグを用いて２つの異なる演算を実行するに当たり、この命令にはフラグ信号が示す２つの条件に対する動作の制御を行うフィールド（オペランドのフィールド）が２つあり、これらがデコードされてオペランドを表す２つの信号として取り出され、フラグ信号から最終的に得られる制御信号に従い信号選択手段でこれら２つのオペランドの信号のいずれかを選択してＡＬＵに送る信号が出力されること、は出願前に広く知られている技術にすぎないものと認める。
　
（２−３）さらに、本件出願前に知られている特開平４−２７１４３１号公報には、条件付演算命令を設けたことで分岐命令により切り分ける必要がなくなった発明に関して、以下のことが記載されている。
　
「１５はインバータＩＮＶであり、１６〜１９はセレクタＳＥＬである。インバータＩＮＶは、指示により命令デコーダＤＥＣ（図示省略）からのＡＮＤ／ＯＲ／ＥＯＲ選択信号を反転して逆演算の選択信号を生成する機能をもつ。このためたとえばＡＮＤ選択信号を反転するとＯＲ選択信号となるように、予め逆演算関係にある演算機能の選択信号の値が定められている。」（第４頁右欄第１４行から第２１行）
　
「ステータスフラグによって識別し、Ｃレジスタ１０にある値に対してＰレジスタにある値を加算するかＣ＋Ｐ→Ｃ、減算するかＣ−Ｐ→Ｃを制御するようにしている。」（第５頁左欄第１７行から第２０行）
　
　そして、図１、図２及び上記の点から見て、分岐命令を用いずにフラグを用いて２つの異なる演算を実行するに当たり、命令をデコードして得られる演算機能を示す信号からその演算とは異なる演算機能を示す信号を生成し、フラグ信号に従いそのいずれかを選択してＡＬＵに送ること、も出願前に広く知られている技術にすぎないものと認める。
  
（３）本件発明と引用文献記載の発明との対比
　引用文献１記載の発明の「状態レジスタからの信号」「ＡＬＵ」「演算処理装置」は本件発明の「フラグ信号」「演算手段」「信号処理装置」に相当する。
　また、フラグ信号に応じて命令をデコードし、制御信号を演算手段に対して出力する命令デコードを行う部分に関して、引用文献１記載の発明の「デコーダ」は本件発明の「命令解読手段」と「制御信号選択手段」をあわせた構成に対応する。
　
　この点に基づき本件発明と引用文献１記載の発明とを比較すると、両者は、
　
　命令を解読し制御信号を演算手段に出力する命令デコード部について、
　本件発明は命令解読手段において第１の制御フィールド及び第２の制御フィールドを解読して第１の制御信号と第２の制御信号を生成して出力し、制御信号選択手段においてフラグ信号に従って両者のいずれかを選択するように構成されているのに対して、
　引用文献１記載の発明のデコーダは命令をデコードするに当たりフラグ信号に従って第１の制御信号ないし第２の制御信号を選択的に出力するものであるが、その具体的構成については不明な点
　
で相違するものの、その余の点においては一致するものと認める。
　
（４）相違点に対する判断
　
（２−２）、（２−３）で示したとおり、 分岐命令を用いずにフラグに応じて２つの異なる演算を行うにあたり、
　
　デコーダにおいて命令の２つのフィールドをデコードして２つの制御信号を生成して出力し、信号選択手段においてフラグ信号から得られた信号に従い両者のいずれかを選択するという技術思想、
　命令をデコードして得られる演算機能を示す信号からその演算と逆演算機能を示す信号を生成し、フラグ信号に従いそのいずれかの信号を選択するという技術思想、
　
のいずれも出願前に広く知られたものにすぎず、引用文献１の発明における命令デコーダの構成として、命令の２つのフィールドをデコードして２つの制御信号を生成して出力し、信号選択手段においてフラグ信号から得られた信号に従い両者のいずれかを選択するという構成を採ることは当業者が必要に応じてなし得る単なる設計的選択事項にすぎない。
　
４．結び　
　
　以上のとおり、本件発明は、引用文献１記載の発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
　よって、結論のとおり審決する。