【事件の表示】
　特願２０１０−１２１３３６「ターボ符号を実装する場合に使用するパリティビットのストリームにおける問題のあるパンクチャパターンの検出、回避および／または訂正」拒絶査定不服審判事件〔平成２２年　９月２４日出願公開、特開２０１０−２１３３４８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２００３年１２月　３日（パリ条約による優先権主張外国庁受理２００２年１２月１６日　米国、２００３年　１月３０日　米国、２００３年　５月１５日　米国）を国際出願日とする特願２００５−５０８５４７号の一部を平成２１年　７月２２日に新たな出願とした特願２００９−１７１３４２号の一部を平成２２年　５月２７日に新たな出願とした特願出願であって、平成２５年　６月２４日付けで拒絶査定がなされ、これに対し、同年１０月２８日に拒絶査定に対する審判請求がなされるとともに、同日付で手続補正書が提出され、同年１２月１８日付けで審尋がなされ、平成２６年　５月２２日に回答書が提出されたものである。
　
　
　
第２　補正却下の決定
［補正却下の決定の結論］
　平成２５年１０月２８日付けの手続補正を却下する。
　
［理由］
１．本願発明と補正後の発明
　平成２５年１０月２８日付け手続補正（以下、「本件補正」という。）は、平成２５年　２月１２日付け手続補正書の特許請求の範囲の請求項１に記載された、
　
「　　【請求項１】
　レートマッチングの方法であって、
　系統的なビットをインタリーブするステップと、
　第１のパリティビットストリームをインタリーブするステップと、
　第２のパリティビットストリームをインタリーブするステップと、
　前記インタリーブされた系統的なビット、前記インタリーブされた第１のパリティビットストリーム、および前記インタリーブされた第２のパリティビットストリームの数が、仮想バッファより大きくないとき、該仮想バッファ内の前記インタリーブされた系統的なビット、前記インタリーブされた第１のパリティビットストリーム、および前記インタリーブされた第２のパリティビットストリームを、バッファリングするステップと、
　前記インタリーブされた系統的なビット、前記インタリーブされた第１のパリティビットストリーム、および前記インタリーブされた第２のパリティビットストリームの数が、前記仮想バッファより大きいとき、該仮想バッファ内の前記インタリーブされた系統的なビット、前記インタリーブされた第１のパリティビットストリーム、および前記インタリーブされた第２のパリティビットストリームの一部を、バッファリングするステップと、
　前記仮想バッファの少なくとも１つの出力においてレートマッチングを実行するステップと
を具えたことを特徴とする方法。」
　
という発明（以下、「本願発明」という。）を、 本件補正の手続補正書の特許請求の範囲の請求項１に記載された、
　
「　【請求項１】
　レートマッチングの方法であって、
　系統的なビットをインタリーブするステップと、
　第１のパリティビットストリームをインタリーブするステップと、
　第２のパリティビットストリームをインタリーブするステップと、
　前記インタリーブされた系統的なビット、前記インタリーブされた第１のパリティビットストリーム、および前記インタリーブされた第２のパリティビットストリームの数が、仮想バッファより大きくないとき
、前
前記仮想バッファ内に
　前記インタリーブされた系統的なビット、前記インタリーブされた第１のパリティビットストリーム、および前記インタリーブされた第２のパリティビットストリームの数が、前記仮想バッファより大きいとき
、前
前記仮想バッファ内に
　前記仮想バッファの少なくとも１つの出力においてレートマッチングを実行するステップ
であって、前記レートマッチングはパンクチャリングを含む、ステップ
を具えたことを特徴とする方法。」（下線は、請求人が手続補正書において補正箇所を示すものとして付加したものを援用したものである。）
　
という発明（以下、「補正後の発明」という。）に補正することを含むものである。
　
　
２．補正の適否
（１）新規事項の有無、補正の目的要件
　上記補正の内容は、以下の通りである。 
ａ．「該仮想バッファ内の前記インタリーブされた系統的なビット、前記インタリーブされた第１のパリティビットストリーム、および前記インタリーブされた第２のパリティビットストリーム（の一部）を、バッファリングする」という記載を、「前記インタリーブされた系統的なビット、前記インタリーブされた第１のパリティビットストリーム、および前記インタリーブされた第２のパリティビットストリーム（の一部）を、前記仮想バッファ内にバッファリングする」とする補正。これは、仮想バッファ内のビットストリーム等をバッファリングするのではなくて、ビットストリーム等をバッファリングした結果として、仮想バッファ内にバッファリングされるという表現が正しいことから、「バッファリング」と「バッファ」いう語の用法の誤りを正すためになされた補正といえる。
ｂ．「前記仮想バッファの少なくとも１つの出力においてレートマッチングを実行するステップ」に関して、「前記レートマッチングはパンクチャリングを含む」という構成をさらに限定する補正。
　そうしてみると、上記補正ａ及びｂは、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされた補正であり、誤記の訂正、もしくは、特許請求の範囲の減縮を目的とする補正に該当する。
　したがって、上記補正は、特許法第１７条の２第３項（新規事項）、及び平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（補正の目的）の規定に適合している。
　
　
（２）独立特許要件
　上記補正は、特許請求の範囲の減縮を目的とするものであるから、補正後の発明が特許出願の際に独立して特許を受けることができるものであるのかどうかについて、以下に検討する。
　
［補正後の発明］
　上記「１．本願発明と補正後の発明」の項において、「補正後の発明」として認定したとおりである。
　
［引用発明］
　原査定の拒絶理由に引用された文献であり、本願優先日前に公開された3rd Generation Partnership Project; Technical Specification Group Radio Access Network; High Speed Downlink Packet Access: Physical Layer Aspects (Release 5)，3GPP TR 25.858 V5.0.0，3GPP，2002年3月（以下、「引用例１」という。）には、図面とともに以下の事項が記載されている。
　
イ．「5.5 Physical-layer Hybrid-ARQ functionality
The physical-layer Hybrid-ARQ functionality is an extension of the release 99 rate matching. The Hybrid-ARQ functionality matches the number of bits at the output of the channel (turbo) coder to the total number of bits of the HSDSCH physical channels. The Hybrid-ARQ functionality is controlled by the parameter RV (Redundancy Version), i.e. the exact set of bits at the output of the physical-layer Hybrid-ARQ functionality depends on the number of input bits, the number of output bits, and the RV parameter.
The physical-layer Hybrid ARQ functionality consists of two rate-matching stages as shown in Figure 2.
The first rate-matching stage is identical to the release 99 rate-matching functionality except that the number of output bits does not match to the number of physical-channel bits available in the HS-DSCH TTI. Instead, the number of output bits matches to the available UE soft-buffering capability, information about which is provided by higher layers.
Note that, if the number of input bits does not exceed the UE soft-buffering capability, the first rate-matching stage is transparent.
The second rate matching stage matches the number of bits after first rate matching to the number of physical channel bits available in the HS-DSCH TTI. The second rate matching also uses the release 99 rate matching algorithm.
However, the rate matching only considers bits that have not been punctured by the first rate matching stage and the rate matching parameters used in a particular transmission are controlled by the redundancy version (RV) parameter.
　　　　（注：Figure 2については「ロ．」として後述）
　
5.5.1 Parameter of First Rate Matching Stage (UE Buffer Rate Matching)
The parameters of the first rate matching stage are determined as in subclause 4.2.7.2.2.3 of [2], with parameter modifications as detailed below.
Denote the number of soft bits available at the UE for soft combining of HARQ channel n as NUE,n and the number of coded bits in a TTI before rate matching on TrCh i with transport format l as Ni, lTTI．
If NUE,n is greater or equal than Ni, lTTI, i.e., all turbo coded bits of the corresponding TTI can be stored, the first rate matching stage shall be transparent. This can, e.g., be achieved by setting eminus = 0. Note, that no repetition is performed.
If NUE,n is smaller than Ni, lTTI, the parity bit streams are punctured as in 4.2.7.2.2.3 of [2] by setting the total number of punctured bits per TTI to:
　ΔNi, lTTI = NUE,n - Ni, lTTI　
5.5.2 Parameter of Second Rate Matching Stage (Channel Rate Matching)
HARQ second stage rate matching for the HS-DSCH transport channel shall be done with the general method described in 4.2.7.5 of TS25.212 with the following specific parameters.
・・・・・・
For Ndata≦Nsys+Np1+Np2 , puncturing is performed in the second rate matching stage. ・・・・・」（８〜１０頁）
（当審仮訳：
５．５　物理レイヤハイブリッドARQ機能
物理層ハイブリッドARQ機能は、リリース99レート・マッチングを拡張したものです。ハイブリッドARQ機能は、チャネル（ターボ）符号器の出力におけるビット数をHSDSCH物理チャネルの総ビット数に一致させます。ハイブリッドARQ機能は、パラメータRV（冗長バージョン）によって制御されます。すなわち、物理層ハイブリッドARQ機能の出力における正確なセットは、入力ビット数と出力ビット数、そしてRVパラメータに依存します。
図２に示すように、物理層ハイブリッドARQ機能は、2つのレートマッチング段階から構成されます。
第１のレートマッチング段階は、出力ビット数がHS-DSCH TTIにおいて利用可能な物理チャネルのビット数に一致しないことを除いては、リリース99のレート・マッチング機能と同一です。代わりに、出力ビット数が、上位層によって提供される情報や利用可能なUEのソフトバッファリング能力に一致します。
入力ビットの数がUEソフトバッファリングの能力を超えない場合、第一のレートマッチング段階は透過的です。
第２のレートマッチング段階は、第１のレートマッチングの後のビットの数をHS-DSCH TTIで利用可能な物理チャネルのビット数に一致させます。第２のレートマッチングもまた、リリース99レートのマッチングアルゴリズムを使用します。
しかし、レートマッチングは、第一のレートマッチング段階によってパンクチャされなかったビットのみを考慮し、特定の送信に使用されるレートマッチングパラメータは、冗長バージョン（RV）のパラメータによって制御されます。
　
５．５．１　第１のレートマッチング段階のパラメータ（UEバッファレートマッチング）
第１のレートマッチング段階のパラメータは、以下に詳述するようにパラメータの変更により、[2]の4.2.7.2.2.3のように決定される。
HARQチャネルnのソフト合成のためにUEで利用可能なソフトビットの数をNUE,nで表し、トランスポートフォーマットｌによってTrCh（トランスポートチャネル）iにおけるレートマッチング前のTTIにおける符号化ビットの数をNi, lTTIとして表す。
もしNUE,nがNi, lTTIより大きいか又は等しい場合、すなわち、TTIの全てのターボ符号化されたビットを格納することができ、第１レートマッチング段階は透過的である。これは、例えば、eminus=0にセットすることでなし得ることであり、反復が実行されないことに注意すべきである。
もしNUE,nがNi, lTTIより小さい場合、パリティビットストリームは、TTIあたりのパンクチャされるビットの総数を次式のように設定することによって［2］の4.2.7.2.2.3のようにパンクチャされる。
　　ΔNi, lTTI = NUE,n - Ni, lTTI　
　
５．５．２　第２レートマッチング段階のパラメータ（チャネルレートマッチング）
HS-DSCHトランスポートチャネルのためのHARQの第２段階のレートマッチングは、以下の特定のパラメータをもってTS25.212の4.2.7.5に記述された一般的な方法で行われるだろう。
・・・・・
Ndata≦Nsys+ Np1+ Np2とするために、第２のレートマッチング段階でパンクチャリングが実行される。）
　
ロ．９頁の「Figure 2」（図２）には、「physical-layer Hybrid ARQ functionality」（物理レイヤハイブリッドARQ機能）として、「Systematic bits」（系統的ビット）、「Parity 1 bits」（パリティ１ビット）、及び「Parity 2 bits」（パリティ２ビット）が「First Rate Matching」（第１レートマッチング）に入力され、そこで「Parity 1」（パリティ１ビット）「Parity 2」（パリティ２ビット）については「RM_P1_1」「RM_P2_1」で処理され、さらに「Virtual IR Buffer」(仮想ＩＲバッファ)に入力され、その出力がさらに「Second Rate Matching」（第２レートマッチング）に入力されることが記載されている。
　
　上記摘記事項の記載及び図面並びにこの分野における技術常識を考慮すると、
　
ａ．上記摘記事項イ．によれば、引用例１に記載されたものは、ターボ符号器の出力に対して２段階のレートマッチングを行っているから、レートマッチングの方法について記載されているといえる。
　
ｂ．上記摘記事項イ．によれば、「5.5」に「The first rate-matching stage・・・・. Instead, the number of output bits matches to the available UE soft-buffering capability, information about which is provided by higher layers. Note that, if the number of input bits does not exceed the UE soft-buffering capability, the first rate-matching stage is transparent.」（第１のレートマッチング段階は・・・・。代わりに、出力ビット数が、上位層によって提供される情報や利用可能なUEのソフトバッファリング能力に一致します。入力ビットの数がUEソフトバッファリングの能力を超えない場合、第一のレートマッチング段階は透過的です。）と記載されており、また「first rate-matching stage」（第１のレートマッチング段階）に関して、「5.5.1」に「If NUE,n is greater or equal than Ni, lTTI, i.e., all turbo coded bits of the corresponding TTI can be stored, the first rate matching stage shall be transparent. 」（もしNUE,nがNi, lTTIより大きいか又は等しい場合、すなわち、TTIの全てのターボ符号化されたビットを格納することができ、第１レートマッチング段階は透過的である。）と記載されていることを考え合わせると、図２（上記摘記事項ロ．参照）に明記された「Systematic bits」（系統的ビット）、「Parity 1 bits」（パリティ１ビット）、及び「Parity 2 bits」（パリティ２ビット）が、「Virtual IR Buffer」(仮想ＩＲバッファ)の能力、すなわちバッファ容量より小さいか又は等しい場合には、全ての「Systematic bits」（系統的ビット）、「Parity 1 bits」（パリティ１ビット）、及び「Parity 2 bits」（パリティ２ビット）はパンクチャされることなく「Virtual IR Buffer」(仮想ＩＲバッファ)に格納されると考えるのが自然である。
　逆に、「Parity 1 bits」（パリティ１ビット）、及び「Parity 2 bits」（パリティ２ビット）が「Virtual IR Buffer」(仮想ＩＲバッファ)の容量を超えている場合には、上記摘記事項イ．に「If NUE,n is smaller than Ni, lTTI, the parity bit streams are punctured as in 4.2.7.2.2.3 of [2] by setting the total number of punctured bits per TTI to:ΔNi, lTTI = NUE,n - Ni, lTTI」（もしNUE,nがNi, lTTIより小さい場合、パリティビットストリームは、TTIあたりのパンクチャされるビットの総数を次式のように設定することによって[2]の4.2.7.2.2.3のようにパンクチャされる。ΔNi, lTTI = NUE,n - Ni, lTTI）と記載されていることを考え合わせると、「Parity 1 bits」（パリティ１ビット）、及び「Parity 2 bits」（パリティ２ビット）はパンクチャされているものといえる。なお図２から「Systematic bits」（系統的ビット）には第１のレートマッチングにおいてレートマッチングのための構成が記載されていないことから、パンクチャリングが行われないと考えるのが自然である。
　
ｃ．上記摘記事項イ．の「5.5.2」によれば、第２レートマッチング段階においてNdata≦Nsys+Np1+Np2 とするために、第２のレートマッチング段階でパンクチャリングが実行されている。
　
　したがって、摘記した引用例１の記載及び図面を総合すると、引用例１には以下のような発明（以下、「引用発明」という。）が記載されているものと認められる。
　
（引用発明）
「レートマッチングの方法であって、
第１レートマッチングにおいて、
系統的ビット、パリティ１ビット、パリティ２ビットが仮想バッファ容量を超えていなければ、仮想ＩＲバッファにそのままバッファするステップ、
系統的ビット、パリティ１ビット、パリティ２ビットが仮想ＩＲバッファの仮想バッファ容量より大きければ、系統的ビットをパンクチャせずに仮想バッファＩＲにバッファし、パリティ１ビット及びパリティ２ビットはパンクチャして仮想バッファＩＲにバッファするステップ、
前記仮想ＩＲバッファの出力は第２レートマッチングに入力され、第２レートマッチングではパンクチャリングが実行されるステップ、
を含む方法。」
　
　
［技術事項］
　また、原査定の拒絶理由に引用された文献であり、本願優先日前に公開された特開２００１−０５７５２１号公報（以下、「引用例２」という。）には、図面とともに以下の事項が記載されている。
「【００６５】このため、図５は、ターボ符号化によって符号化されたデータのチャネル・インターリービングおよびレートマッチングについての、図１の構成の一部に修正を加えたものを示す。図５を参照すると、ＦＥＣ符号器２２のうちの１つを構成するターボ符号器は、破線ボックス９０内に示され、周知なように、入力データビットをインターリーブするターボ符号インターリーバ９１と、インターリービングの前後で入力データビットを処理し、パリティビットＰ１およびＰ２を生成する２つの従来の符号器９２を備える。また、入力データビットは、組織ビットＳとして符号器出力に供給される。また、図示しないパンクチャリング・ブロックを、符号器出力への供給のために、パリティビットＰ１およびＰ２のいくつかのみを選択して、符号器出力に供給させるために設けることができる。
【００６６】上記説明した１つのチャネル・インターリーバーの代わりに、図５は、組織ビットストリームおよびパリティビットストリームに、個々のチャネル・インターリーバー９３が提供されることを示す。図５に示されるように、３つのチャネル・インターリーバー９３があるが、パリティビットＰ１およびＰ２のストリームを組み合わせて一緒にインターリーブするようにして、２つのみのチャネル・インターリーブを設け、一方は組織ビットストリーム用に、他方はパリティビットストリーム用にすることができるのは、明らかである。図５のチャネル・インターリーバー９３へのさらなる入力は、複数のチャネルについての組織ビットストリームおよびパリティビットストリームの多重化をそれぞれ示し、これは図１のマルチプレクサ２４に対応するものである。
【００６７】チャネル・インターリーバー９３に続くレートマッチング機能を、破線ボックス９４内に示す。パンクチャリング機能９５を、チャネル・インターリーブされたパリティビットストリームにのみ適用し、それに対し反復機能９６を、パリティビットストリームおよび組織ビットストリームに提供することができる。それに応じて、選択器９７が、チャネル・インターリーブされたビットを結合するよう示されている。パンクチャリングおよび反復は、上記に説明したものと同じであることができる。この点で、図５に示されるものが、レートマッチング機能の実際の実現を示すというよりも、パンクチャリングが組織ビットに適用されない原則を図によって表すことを意図したものである、ということは明らかであろう。たとえば、必要とされるパンクチャリングまたは反復を、パリティビットストリームにのみ適用して、組織ビットストリームのパンクチャリングも反復も行うことなく、所望のレートマッチングを提供することもできるということは明らかであろう。」（１０頁１７〜１８欄）
　
　上記摘記事項．及び図５によれば、引用例２には以下のような事項（以下、「技術事項」という。）が記載されているものと認められる。
　
（技術事項）
「ターボ符号器によって生成された組織ビットストリーム及びパリティビットストリームを、チャネル・インターリーバーによりそれぞれインターリーブし、その後レートマッチングを行うこと。」
　
　
［対比］
　補正後の発明を引用発明と対比すると、
　
ａ．引用発明の「系統的ビット」、「パリティ１ビット」、「パリティ２ビット」及び「仮想ＩＲバッファ」は、それぞれ補正後の発明の「系統的なビット」、「第１のパリティビットストリーム」、「第２のパリティビットストリーム」及び「仮想バッファ」に相当する。
　
ｂ．そうすると、補正後の発明では「系統的なビット」「第１のパリティビットストリーム」及び「第２のパリティビットストリーム」が「インタリーブ」されたものである点で相違はするものの、引用発明の「第１レートマッチングにおいて、系統的ビット、パリティ１ビット、パリティ２ビットがバッファ容量を超えていなければ、仮想ＩＲバッファにそのままバッファするステップ」は、補正後の発明の「・・・系統的なビット、・・・第１のパリティビットストリーム、および・・・第２のパリティビットストリームの数が、仮想バッファより大きくないとき、前記・・・系統的なビット、前記・・・第１のパリティビットストリーム、および前記・・・第２のパリティビットストリームを、前記仮想バッファ内にバッファリングするステップ」に対応する。
　また、引用発明において「系統的ビット、パリティ１ビット、パリティ２ビットが仮想ＩＲバッファの仮想バッファ容量より大き」い場合には、「パリティ１ビット」と「パリティ２ビット」はパンクチャによりデータの一部が削除されるから、仮想バッファＩＲにバッファされるのは全部ではなく一部であるということができる。
　したがって、引用発明の「系統的ビット、パリティ１ビット、パリティ２ビットが仮想ＩＲバッファの仮想バッファ容量より大きければ、パリティ１ビット、パリティ２ビットをパンクチャして仮想バッファＩＲにバッファするステップ」は、「系統的ビット」はパンクチャされていないから一部をバッファリングするといえない点で相違するものの、補正後の発明の「前記・・・第１のパリティビットストリーム、および前記・・・第２のパリティビットストリームの数が、前記仮想バッファより大きいとき、前記・・・第１のパリティビットストリーム、および前記・・・第２のパリティビットストリームの一部を、前記仮想バッファ内にバッファリングするステップ」に対応する。
　
ｃ．引用発明の「第２レートマッチング」はバッファ後のレートマッチングであり、補正後の発明の「レートマッチング」に相当するから、引用発明の「前記仮想ＩＲバッファの出力は第２レートマッチングに入力され、第２レートマッチングではパンクチャリングが実行されるステップ」は、補正後の発明の「前記仮想バッファの少なくとも１つの出力においてレートマッチングを実行するステップであって、前記レートマッチングはパンクチャリングを含むステップ」に相当する。
　
　したがって、両者は以下の点で一致ないし相違する。
　
（一致点）
 「レートマッチングの方法であって、
　系統的なビット、第１のパリティビットストリーム、および第２のパリティビットストリームの数が、仮想バッファより大きくないとき、前記系統的なビット、前記された第１のパリティビットストリーム、および前記第２のパリティビットストリームを、前記仮想バッファ内にバッファリングするステップと、
　前記系統的なビット、前記第１のパリティビットストリーム、および前記第２のパリティビットストリームの数が、前記仮想バッファより大きいとき、前記系統的なビット、前記第１のパリティビットストリーム、および前記第２のパリティビットストリームの一部を、前記仮想バッファ内にバッファリングするステップと、
　前記仮想バッファの少なくとも１つの出力においてレートマッチングを実行するステップであって、前記レートマッチングはパンクチャリングを含む、ステップと
を具えたことを特徴とする方法。」
　
（相違点１）
　補正後の発明は、「バッファリングするステップ」の前に「系統的なビットをインタリーブするステップと、第１のパリティビットストリームをインタリーブするステップと、第２のパリティビットストリームをインタリーブするステップと」を有し、「インタリーブされた系統的なビット」「インタリーブされた第１のパリティビットストリーム」、および「インタリーブされた第２のパリティビットストリーム」が、「仮想バッファないにバッファリング」されるのに対して、引用発明では当該構成を有しない点。
　
（相違点２）
　補正後の発明では「前記インタリーブされた系統的なビット、前記インタリーブされた第１のパリティビットストリーム、および前記インタリーブされた第２のパリティビットストリームの数が、前記仮想バッファより大きいとき」に、「系統的なビット」に関しても、その一部を前記仮想バッファ内にバッファリングしてのに対して、引用発明では系統的ビットのパンクチャを行わないから、一部のみではなく全部を前記仮想バッファ内にバッファリングしていることになる点。
　
　
［判断］
　上記相違点１について検討する。
　上記摘記事項イ．から明らかなように、引用発明はチャネルターボ符号器の出力に対してレートマッチングを行うものである。
　このように、ターボ符号器の出力にレートマッチングを行う構成において、上記技術事項として認定したように、「ターボ符号器によって生成された組織ビットストリームおよびパリティビットストリームを、チャネル・インターリーバによりそれぞれインタリーブし、その後レートマッチングを行うこと」は従来より行われていた技術事項にすぎない。また、インタリーブは広く無線装置などの通信機器においてデータの欠損に対する耐性を持たせるために一般的に用いられている構成であることも技術常識である。
　そうしてみると、引用発明においてもインタリーブを行うことは格別な事項ではなく、それをレートマッチングに前置して行うことも、上記技術事項が知られていることを勘案すれば、当業者が必要に応じて適宜実施できた程度の事項にすぎない。
　
　上記相違点２について検討する。
　補正後の発明では、その記載によれば「前記インタリーブされた系統的なビット、前記インタリーブされた第１のパリティビットストリーム、および前記インタリーブされた第２のパリティビットストリームの数が、前記仮想バッファより大きいとき」において、「インタリーブされた系統的なビット、・・・の一部を、前記仮想バッファ内にバッファリングする」と記載され、系統的なビットの一部のみをバッファリングするかのように記載されている。
　しかしながら、本件補正の手続補正書の特許請求の範囲の請求項２をみると、「前記バッファリングされた一部は、前記インタリーブされた系統的なビットの全てを含むことを特徴とする請求項１記載の方法。」となっており、これによれば補正後の発明の「一部」の記載の意味するところは、全てを含むものも包含されており、いわば「少なくとも一部」の意味で用いられているといえる。また、本願発明の詳細な説明や図面（特に図１０参照）をみても、系統的なビットは第１レートマッチングではパンクチャリングせず、一部のみをバッファリングしているものではない。
　そうしてみると、系統的ビットをパンクチャせずに仮想バッファＩＲにその全部をバッファしている引用発明と補正後の発明との間にこの点に関して実質的な相違はない。
　また、仮に補正後の発明の「一部」の記載が「一部のみ」の意味であったとしても、系統的ビットの欠損はパリティビットを用いて復元可能であることを勘案すれば、引用発明において系統的ビットに対してもパンクチャリングを行って「一部のみ」をバッファリングするような構成とすることも格別困難な事項ではない。
　
　そして、補正後の発明が奏する効果も、引用発明、引用例２に記載された技術事項並びに技術常識により到達した構成から、容易に予測できる範囲内のものである。 
　
　よって、補正後の発明は、引用発明、引用例２に記載された技術事項、並びに技術常識に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定によって、特許出願の際、独立して特許を受けることができないものである。
　
　
３．結語
　以上のとおり、本件補正は、補正後の発明が特許出願の際独立して特許を受けることができないものであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反する。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
　
第３　本願発明について
１．本願発明
　平成２５年１０月２８日付けの手続補正は上記のとおり却下されたので、本願発明は上記「第２　補正却下の決定」の項中の「１．本願発明と補正後の発明」の項で「本願発明」として認定したとおりのものである。
　
２．引用発明
　引用発明、及び引用例２に記載された技術事項は、上記「第２　補正却下の決定」の項中の「（２）独立特許要件」の項で引用発明、及び引用例２に記載された技術事項として認定したとおりである。
　
３．対比・判断
　上記「第２　補正却下の決定」の「（１）新規事項の有無、補正の目的要件」で検討したように、本件補正は誤記の訂正もしくは特許請求の範囲の減縮を目的とする補正に該当する。
　誤記の訂正では、補正の前後で実質的な記載内容に変更は生じないから、本願発明は実質的に補正後の発明から、特許請求の範囲の減縮を目的とした本件補正に係る限定を省いたものである。
　そうすると、本願発明の構成に本件補正に係る限定を付加した補正後の発明が、上記「第２　補正却下の決定」の項中の「（２）独立特許要件」の項で検討したとおり、引用発明、引用例２に記載された技術事項及び技術常識に基いて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により当業者が容易に発明をすることができたものである。
　
４．むすび
　以上のとおり、本願発明は、引用発明、引用例２に記載された技術事項及び技術常識に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。