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　特願２０１１−５００７６７「共有拡散領域を有する積層型画像センサ」拒絶査定不服審判事件〔平成２１年　９月２４日国際公開、ＷＯ２００９／１１７０４６、平成２３年　６月　９日国内公表、特表２０１１−５１７５０６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００９年２月１２日（パリ条約による優先権主張外国庁受理２００８年３月１７日、米国）を国際出願日とする出願であって、平成２４年２月９日に手続補正書が提出され、平成２５年６月１３日付けの拒絶理由通知に対して、同年９月４日に意見書が提出されたが、平成２６年１月３０日付けで拒絶査定がなされ、これに対して、同年４月２１日に拒絶査定を不服とする審判の請求がなされたものである。
　
　
第２．本願発明に対する判断
１．本願発明
　本願の請求項１ないし請求項２０に係る発明は、平成２４年２月９日に提出された手続補正書により補正された特許請求の範囲の請求項１ないし請求項２０に記載されている事項によって特定されるものであって、そのうち、請求項１に係る発明（以下「本願発明」という。）は、以下のとおりのものである。
　
「２次元配列の諸位置のそれぞれの位置に配置された複数の感光性要素を備えるセンサウェーハであって、前記配列位置のサブセットが、感光性要素でなく、代わりに２つ以上の前記感光性要素によってそれぞれが共有される拡散領域を含むセンサウェーハと、
　前記センサウェーハの下にあり複数の拡散領域を含む回路ウェーハと、を備え、
　前記センサウェーハが、前記回路ウェーハの拡散領域のそれぞれと前記センサウェーハの前記共有拡散領域のそれぞれとに結合された複数のウェーハ間相互接続を利用して前記回路ウェーハと相互接続されることを特徴とする画像センサ。」
　
２．各引用例の記載事項と引用発明
（１）引用例１
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知で引用された刊行物である、特開２００７−２２８４６０号公報（以下「引用例１」という。）には、「集積センサを搭載した積層型半導体装置」（発明の名称）に関して、図１〜図３４とともに、以下の事項が記載されている（下線は、参考のため、当審において付したものである。以下同じ。）。
　
ａ．「【０００１】
　本発明は、集積センサを搭載した積層型半導体装置に関し、さらに言えば、
光電変換素子、トランスファ（転送）ゲート、リセットトランジスタ及び増幅トランジスタを含むセンサ回路と、そのセンサ回路を使用して簡単な構成
アドレス指定型イメージセンサに関する
　
ｂ．「【００１７】
　従来のＣＭＯＳイメージセンサの装置構造では、図３２の要部断面図から明らかなように、４トランジスタ型と３トランジスタ型のいずれであっても、四つまたは三つのＭＯＳトランジスタが画素面積の多くの部分を占有するため、画素面積の中でフォトダイオード（の開口部）が占める面積の割合、すなわち「開口率」がかなり小さくなっている。従来のＣＭＯＳイメージセンサの開口率は、一般に３０％程度と低いのが通常である。このため、感度が低下してしまうという問題があり、この感度低下を解消しようとすると、画素面積（画素のサイズ）を拡大することが必要であるが、それは微細化の要請に反し、好ましくない。
　……（中略）……
【００３０】
　本発明のさらに他の目的は、撮像領域の総面積に対する受光領域の総面積の割合が高いアドレス指定型イメージセンサを提供することにある。」
　
ｃ．「【０１６１】
　（第５実施形態）
　図６は、本発明の第５実施形態に係る
アドレス指定型イメージセンサ２の要部の回路構成
【０１６２】
　イメージセンサ２の全体構成及び動作は、図１に示したものと同じであるから、それらに関する説明は省略する。また、図６の回路構成は、図４に示した第３実施形態のセンサ回路１Ｂ（各増幅トランジスタＴｒＡＭＰの出力端にｎ個の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎが接続されており、記憶用容量素子と出力トランジスタは有しないもの）と同じであるから、同一の要素に同一の符号を付してその説明は省略する。ただし、イメージセンサ２では、後述するように、上位半導体回路層２１中に形成された各画素ブロック１２の共通ノード１３と、下位半導体回路層２２中に形成されたリセットトランジスタＴｒＲＳＴ及び増幅トランジスタＴｒＡＭＰの接続点であるノード１４とを電気的に接続するために、公知の埋込配線２３を使用していることから、埋込配線２３と、当該埋込配線２３によって生じる寄生抵抗Ｒ０と寄生容量Ｃ０１及びＣ０２が図６に追加されている。
埋込配線２３は、各画素ブロック１２（つまり、ｎ個の画素１１）に対して一つ設けられている
　
ｄ．「【０１６３】
　次に、図８を参照しながら、イメージセンサ２の実際構造について説明する。
【０１６４】
　イメージセンサ２は、図８から明らかなように、上位半導体回路層２１と下位半導体回路層２２とを、埋込配線２３と微細なバンプ電極（例えば、インジウム（Ｉｎ）と金（Ａｕ）の積層体、あるいはタングステン（Ｗ）等からなる）９０と、電気的絶縁性の接着剤（例えばポリイミド）９１とを用いて、機械的且つ電気的に接続して構成されている。
【０１６５】
　なお、埋込配線２３及びバンプ電極９０を形成する方法と、上位半導体回路層２１と下位半導体回路層２２を接着剤９１を用いて機械的接続する方法としては、当業界に公知のものを用いることができるから、それらに関する説明は省略する。
【０１６６】
　
上位半導体回路層２１には、（ｋ×ｍ）個の画素ブロック１２、つまり（ｋ×ｎ）×ｍ個の画素１１が形成されている。
【０１６７】
　下位半導体回路層２２には、（ｋ×ｍ）個のリセットトランジスタＴｒＲＳＴと、（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰと、（ｋ×ｎ）×ｍ個の選択トランジスタ（すなわち、（ｋ×ｍ）組の選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎ）が形成されている。
【０１６８】
　
上位半導体回路層２１では、ｐ型の単結晶シリコン（Ｓｉ）基板４０の表面領域に、所定パターンで素子分離絶縁膜４１が形成されており、それによって図１のレイアウトとなるように、（ｋ×ｎ）×ｍ個の画素１１用の素子領域がマトリックス状に並んで形成されている
【０１６９】
　画素ブロック１２（ｉ，ｊ）に対応する素子領域の内部には、ｎ個のフォトダイオードＰＤ１〜ＰＤｎとｎ個のトランスファゲートＴＧ１〜ＴＧｎが形成されている。例えば、
フォトダイオードＰＤ
１
は、図８に示すように、ｐ型基板４０に形成されたｎ
＋
形領域４２から構成される
トランスファゲートＴＧ
１
は、ゲート電極４４と、このゲート電極４４を挟んでｎ
＋
形領域４２に対向しているｎ
＋
形領域４３とを含むＭＯＳトランジスタによって形成されている。トランスファゲートＴＧ
１
は、フォトダイオードＰＤ
１
のｎ
＋
形領域４２を共用している
【０１７０】
　配線構造４７の内部には、所定パターンで形成された配線膜４６と、その配線膜４６に対してトランスファゲートＴＧ１〜ＴＧｎのｎ個のｎ＋形領域４３を電気的に接続するｎ個の導電性コンタクトプラグ４５とが形成されている。
画素ブロック１２（ｉ，ｊ）中のｎ個のトランスファゲートＴＧ
１
〜ＴＧ
ｎ
は、それらコンタクトプラグ４５によって、配線膜４６にそれぞれ電気的に接続されている
【０１７１】
　基板４０には、
トランスファゲートＴＧ
１
〜ＴＧ
ｎ
のｎ
＋
型領域（ソース・ドレイン領域）４３
基板４０を上下方向に（基板４０の主面に直交する方向に）貫通する（ｋ×ｍ）個の透孔が形成されている。この透孔の基板４０のＳｉ部分に接する部分の内壁の全面は、絶縁膜２４で覆われている。この透孔の内部（絶縁膜２４の内側と素子分離絶縁膜４１の内部）には、ポリシリコン等の導電性材料が充填されており、その導電性材料が埋込配線２３を形成する
この導電性コンタクトプラグ２３ａの上端は、配線構造４７の内部に形成された配線膜４６に接続され
各埋込配線２３の下端は、基板４０の裏面から露出していて、その下端において対応するバンプ電極９０に機械的・電気的に接続されている
　
ｅ．「【０１７２】
　
下位半導体回路層２２では、ｐ型の単結晶Ｓｉ基板６０の表面領域に、所定パターンで素子分離絶縁膜６１が形成されており、それによって所定数のリセットトランジスタＴｒ
ＲＳＴ
用の素子領域と、所定数の増幅トランジスタＴｒ
ＡＭＰ
用の素子領域と、所定数の選択トランジスタＴｒ
ＳＥＬ１
〜Ｔｒ
ＳＥＬｎ
用の素子領域が形成されている
一つの画素ブロック１２（ｉ，ｊ）に対応する構成
【０１７３】
　図８に示すように、
リセットトランジスタＴｒ
ＲＳＴ
は
一方のｎ
＋
形領域６２（ソース・ドレイン領域）は、配線構造７４の内部に形成された導電性コンタクトプラグ６８と配線膜７２と導電性コンタクトプラグ７４ａと配線膜７５を介して、対応するバンプ電極９０に電気的に接続されている
【０１７４】
  増幅トランジスタＴｒＡＭＰは、ゲート電極６５と、このゲート電極６５を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）６４とを含むＭＯＳトランジスタから構成されている。ゲート電極６５は、配線構造７４の内部に形成された導電性コンタクトプラグ７１と配線膜７２と導電性コンタクトプラグ７４ａと配線膜７５を介して、対応するバンプ電極９０に電気的に接続されている。その結果、増幅トランジスタＴｒＡＭＰのゲート電極は、対応する埋込配線２３を介して、上位半導体回路層２１の対応する共通ノード１３（画素ブロック１２（ｉ，ｊ））に電気的に接続されていることになる（図６参照）。また、一方のｎ＋形領域６４（ソース・ドレイン領域）は、配線構造７４の内部に形成された導電性コンタクトプラグ６９を介して、配線構造７４の内部に形成された配線膜７３に電気的に接続されている。他方のｎ＋形領域６４（ソース・ドレイン領域）には、図示しない配線を介して電源電圧ＶＣＣが印加される。
【０１７５】
  ｎ個の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎの各々は、ゲート電極６７と、このゲート電極６７を挟んで両側に形成された一対のｎ＋形領域（ソース・ドレイン領域）６６とを含むＭＯＳトランジスタから構成されている。……（以下、省略）」
　
ｆ．「【０１７７】
　
上位半導体回路層２１内のｎ
＋
形領域４３と下位半導体回路層２２内のｎ
＋
形領域６２
これらは埋込配線２３を介して電気的に相互接続されている
は、ＦＤ（浮遊拡散）領域の機能、すなわち光電変換によりフォトダイオードＰＤ
１
〜ＰＤ
ｎ
に蓄積された信号電荷量を電圧信号に変換する機能を有している
　
ｇ．「【０１７９】
　以上述べたように、図６及び図８に示した第５実施形態に係るイメージセンサ２は、図４に示した第３実施形態のセンサ回路１Ｂを適用したものであって、（ｋ×ｍ）個の画素ブロック１２（それぞれのブロック１２がｎ個の画素１１を含む）と（ｋ×ｍ）個の埋込配線２３を上位半導体回路層２１中に形成すると共に、（ｋ×ｍ）個のリセットトランジスタＴｒＲＳＴと（ｋ×ｍ）個の増幅トランジスタＴｒＡＭＰと（ｋ×ｍ）組の選択トランジスタ群ＴｒＳＥＬ１〜ＴｒＳＥＬｎを下位半導体回層２２中に形成し、さらに、埋込配線２３及びバンプ電極９０を介して、上位半導体回路層２１中の画素ブロック１２と、下位半導体回層２２中の対応するリセットトランジスタＴｒＲＳＴ及び増幅トランジスタＴｒＡＭＰとを電気的に相互接続している。
【０１８０】
  また、
下位半導体回路層２２の上方の主面（配線構造７４の表面）は、バンプ電極９０と接着剤９１によって、上位半導体回路層２１の下方の主面（基板４０の裏面）に電気的・機械的に接続されている
　……（中略）……
【０１８２】
　また、
画素ブロック１２の各画素１１は一つのフォトダイオードと一つのゲート素子（ＭＯＳトランジスタ）を含む
【０１８３】
　さらに、従来のＣＭＯＳイメージセンサよりも高い画素開口率を実現できることから、上位半導体回路層２１の表面にある撮像領域の総面積に対する受光領域（各フォトダイオードの開口部分）の総面積の割合を高くすることが可能となる。」
　
ｈ．前記ａ〜ｇで摘記した特に下線を付した箇所の記載事項を総合すると、引用例１には、次の発明（以下「引用発明」という。）が記載されているといえる。
　
「光電変換素子、トランスファ（転送）ゲート、リセットトランジスタ及び増幅トランジスタを含むセンサ回路を使用するアドレス指定型イメージセンサであって、
　一つのフォトダイオードＰＤと一つのトランスファゲートＴＧを含む画素１１をｎ個有する画素ブロック１２が（ｋ×ｍ）個形成され、ｐ型の単結晶シリコン基板４０の表面領域に（ｋ×ｎ）×ｍ個の前記画素１１用の素子領域がマトリックス状に並んで形成され、前記フォトダイオードＰＤは前記ｐ型基板４０に形成されたｎ＋形領域４２から構成され、前記トランスファゲートＴＧはソース・ドレイン領域として前記フォトダイオードＰＤと共用する前記ｎ＋形領域４２と前記フォトダイオードＰＤに蓄積された信号電荷量を電圧信号に変換するＦＤ（浮遊拡散）領域の機能を有するｎ＋形領域４３とを含むＭＯＳトランジスタによって形成される、上位半導体回路層２１と、
　ｐ型の単結晶Ｓｉ基板６０の表面領域に所定数のリセットトランジスタＴｒＲＳＴ用の素子領域と、所定数の増幅トランジスタＴｒＡＭＰ用の素子領域と、所定数の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎ用の素子領域とが形成され、各リセットトランジスタＴｒＲＳＴのソース・ドレイン領域であるｎ＋形領域６２は前記フォトダイオードＰＤに蓄積された信号電荷量を電圧信号に変換するＦＤ（浮遊拡散）領域の機能を有する、下位半導体回路層２２と、を備え、
　前記上位半導体回路層２１には、前記画素ブロック１２のｎ個の前記トランスファゲートＴＧのｎ＋形領域４３を電気的に接続する配線膜４６と、前記ｐ型の単結晶シリコン基板４０を上下方向に貫通する（ｋ×ｍ）個の透孔の内部に充填された導電性材料からなり、その上端が前記配線膜４６に接続され、その下端はバンプ電極９０に接続され、各画素ブロック１２に対して一つ設けられる埋込配線２３とが形成され、
　前記下位半導体回路層２２には、一つの前記画素ブロック１２に対応する前記リセットトランジスタＴｒＲＳＴの前記ｎ＋形領域６２を対応する前記バンプ電極９０に電気的に接続するための、導電性コンタクトプラグ６８と配線膜７２と導電性コンタクトプラグ７４ａと配線膜７５とが形成され、
　前記下位半導体回路層２２の上方の主面を前記バンプ電極９０と接着剤９１によって前記上位半導体回路層２１の下方の主面に電気的・機械的に接続することで、前記画素ブロック１２のｎ個の前記ｎ＋形領域４３と対応する前記ｎ＋形領域６２とは前記埋込配線２３を介して電気的に相互接続されることを特徴とするアドレス指定型イメージセンサ２。」
　
（２）引用例２
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知で引用された刊行物である、特開２００７−１９５２１号公報（以下「引用例２」という。）には、「アクティブピクセルセンサーアレイを含むイメージセンサー」（発明の名称）に関して、図１〜図１２とともに、以下の事項が記載されている。
　
ａ．「【０００１】
　本発明は、イメージセンサーに関し、より詳細には、二つ以上のセンサー素子を共有する読出回路（ｒｅａｄ−ｏｕｔ  ｃｉｒｃｕｉｔｒｙ）を含むアクティブピクセルセンサーに関する。」
　
ｂ．「【０００８】
　ピクセル密度を増加させるための努力として、多数の光電変換素子（ＰＤ）が読出回路を共有する単位アクティブピクセルのようなＣＩＳ装置の構造が知られている。しかし、従来の共有ピクセルＣＩＳ構造及びレイアウトは、光電変換素子（ＰＤ）が比較的小さな光電変換領域を有するという欠点がある。また、光電変換領域は、他の光電変換領域と行方向及び／または列方向に同じではないピッチ（ｐｉｔｃｈ）で離れている。このようなものなどによってＣＩＳ装置の変換効率（ｃｏｎｖｅｒｓｉｏｎ  ｅｆｆｉｃｉｅｎｃｙ）及び／またはイメージクオリティー（ｑｕａｌｉｔｙ）は悪影響を受ける。」
　
ｃ．「【００１６】
　ここから本発明は、多様で望ましい実施形態を説明するが、これらに限定されない。
　図３は、本発明の非限定的な（ｎｏｎ−ｌｉｍｉｔｉｎｇ）実施形態による共有４ピクセルＡＰＳを説明する回路図である。ここで、“共有４ピクセルＡＰＳ”は、ＡＰＳの４個の光電変換素子が同一な読出回路を共有するという意味である。ここで、４個の光電変換素子とそれと関連した読出回路からなる各セットを“単位アクティブピクセル”と言う。
【００１７】
　図３を参照すれば、共有４ピクセルＡＰＳは、行（Ｉ，ｉ＋１，…）と列（ｊ，ｊ＋１，ｊ＋２，ｊ＋３，…）に配列された多数の単位アクティブピクセル（Ｐ）を含む。単位アクティブピクセル（Ｐ）の各々は、類似の構造を有するので、下記では単位アクティブピクセル（Ｐ（Ｉ，ｊ＋１））を例として説明する。
　
単位アクティブピクセル（Ｐ（Ｉ，ｊ＋１））は、４個の光電変換素子１１ａ、１１ｂ、１１ｃ、１１ｄのセット１１と、４個の伝送トランジスター１５ａ、１５ｂ、１５ｃ、１５ｄのセット１５と、コモンフローティング拡散領域１３を含む。
　……（中略）……
【００１９】
　
フローティング拡散領域１３は、ドライブトランジスター１７のゲートと連結され
リセットトランジスター１８は、基準電圧（例えば、Ｖｄｄ）とフローティング拡散領域１３との間に連結され
　……（中略）……
【００２２】
　図４は、本発明の一実施形態による単位アクティブピクセルのアクティブ領域とトランジスターゲートのレイアウトを説明する図面である。
　図４を参照すれば、
各単位アクティブピクセルは、半導体基板の表面に形成された４個のアクティブ領域パターン（Ａ１〜Ａ４）を含む
　
ｄ．「【００３４】
　フローティング拡散領域ＦＤは、光電変換素子（ＰＤ１〜ＰＤ４）によって蓄積された電荷を読出するために使われる読出貯蔵ノード領域（ｒｅａｄｏｕｔ  ｓｔｏｒａｇｅ  ｎｏｄｅ  ｒｅｇｉｏｎ）の例である。しかし、本発明は、フローティング拡散領域の使用に制限されず、フローティング拡散領域の代わりに他種の読出貯蔵ノード領域が使用されうる。」
　
ｅ．「【００４７】
　図７で、レファレンス記号Ｆは、各レンズ２００の焦点を表して、レファレンス記号ＰＣは、下部の光電変換領域の重心を表す。図面で示されたように、ＡＰＳアレイの表面を横切って入射する光の他の角度を償うために、ＡＰＳアレイの選択された領域は、焦点Ｆと中心ＰＣとの間には意図的なオフセットがあり得る。例えば、図７のように、ＡＰＳアレイの左側及び右側部分で、焦点Ｆと中心ＰＣとの間にはオフセットがあり得る。
【００４８】
　図８は、図７のＡ−Ａ’に沿って切断した概念的な断面図を表れる例である。
　図８を参照すれば、
ピニング層１１４、フォトダイオード領域１１２を含む光電変換素子１１０は、ｐ型エピタキシャル１０７を有するｎ型ドーピングされた半導体基板１０１内に形成される
【００４９】
　離隔領域１０９は、基板の表面に形成されて、アクティブ領域パターン（例えば、図４のＡ１、Ａ２）を画定できる。ゲート絶縁膜１３４は、基板１０１上に約５−１００Åの厚さに形成されうる。ゲート絶縁膜１３４は、例えば、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、ＧｅｘＯｙＮｚ、ＧｅｘＳｉｙＯｚ、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５またはこれらの組合せで形成されうる。
【００５０】
　ゲート電極１３６とゲートスペーサ１３８は、伝送トランジスター、ドライブ（ソースフォロワ）トランジスター（図示せず）、リセットトランジスター（図示せず）、行選択トランジスター（図示せず）を画定するように形成される。ゲート電極１３６は例えば、ポリシリコン、Ｗ、Ｐｔ、Ａｌ、ＴｉＮ、Ｃｏ、Ｎｉ、Ｔｉ、Ｈｆ、Ｐｔまたはこれらの組合せで形成されることができ、ゲートスペーサ１３８は例えば、ＳｉＯ２、ＳｉＮまたはこれらの組合せで形成されうる。ｎ型不純物にドーピングされたフローティング拡散領域１２０と、ｐ型不純物にドーピングされたピニング層１１４は、図８に示されたように形成される。
【００５１】
　図８のレファレンス番号１７０は、基板１０１上に形成された一つまたはその以上の層間絶縁層（ＩＬＤ）を表す。レファレンス番号１４５、１５５は、ＩＬＤ層１７０内に形成された導電性ラインを表す。
導電性プラグ１４０は、フローティング拡散領域１２０と導電性ライン１４５とを連結して
　
ｆ．「【００６３】
　図１１は、本発明のまた他の実施形態によるアクティブ領域パターンレイアウトを説明する図面である。また他の実施形態は、４個のアクティブ領域パターンＡ９、Ａ１０、Ａ１１、Ａ１２を含む。
第１アクティブ領域パターンＡ９は、図１１のように行列形態に配され
【００６４】
　図１１のように、アクティブ領域部分ａ１１、ａ１２、ａ２１、ａ２２の間の水平スペースは、アクティブピクセル行スペースＳＡＰＲに画定されて、垂直スペースはアクティブピクセル列スペースＳＡＰＣに画定される。望ましくは、行スペースＳＲ、列スペースＳＣ、アクティブピクセル行スペースＳＡＰＲ、アクティブピクセル列スペースＳＡＰＣの幅は実質的に等しい。
【００６５】
　アクティブ領域パターンＡ１０、Ａ１１、Ａ１２は、すべて垂直（列）方向に長く延在される。また、図１１のように、アクティブ領域パターンＡ１０は、行スペースＳＲとアクティブピクセル列スペースＳＡＰＣとの交差点に位置する。アクティブ領域パターンＡ１１は、列スペースＳＣとアクティブピクセル行スペースＳＡＰＲとの交差点に位置して、アクティブ領域パターンＡ１２は、行スペースＳＲと列スペースＳＣとの交差点に位置する。
【００６６】
　また、この例で、リセットゲートＲＧはアクティブ領域Ａ１０上に位置して、ソースフォロワゲートＳＦＧはアクティブ領域Ａ１１上に位置して、選択ゲートＲＳＧはアクティブ領域Ａ１２  上に位置する。」
　
ｇ．アクティブピクセルセンサーアレイの断面図を図示する図８には、
・半導体基板１０１のｐ型エピタキシャル１０７上に、光電変換素子１１０、伝送ゲート１３０及びフローティング拡散領域１２０が形成されていること、
・前記フローティング拡散領域１２０は、前記伝送ゲート１３０のソース・ドレインの一方を兼ねていること、
・前記ｐ型エピタキシャル１０７の上層に形成された導電性ライン１４５は、導電性プラグ１４０を介して、前記フローティング拡散領域１２０に連結されて、前記アクティブピクセルセンサーアレイは多層構造を有すること、
が図示されている。
　
ｈ．図１１には、
・正８角形の形状の光電変換素子領域ＰＤ１〜４が、４個、マトリクス状に配置されていること、
・前記４個の光電変換素子領域ＰＤ１〜４に囲まれた中央部分にフローティング拡散領域ＦＤが配置されていること、
・前記フローティング拡散領域ＦＤは、前記４個の光電変換素子領域ＰＤ１〜４と、それぞれ伝送ゲートＴＧ１〜４を介して連結されていること、
が図示されている。
　
ｉ．前記ａ〜ｈで摘記した特に下線を付した箇所の記載事項を総合すると、引用例２には、以下の事項が記載されている。
「フォトダイオード領域１１２を含む光電変換素子１１０と、ソース・ドレインの一方がフローティング拡散領域１２０と兼ねる伝送ゲート１３０とが、ｐ型エピタキシャル１０７を有するｎ型ドーピングされた半導体基板１０１内に形成され、
　導電性プラグ１４０が前記フローティング拡散領域１２０と導電性ライン１４５とを連結することで、前記フローティング拡散領域１２０に連結されるドライブトランジスター１７やリセットトランジスター１８は、前記ｐ型エピタキシャル１０７より上の層に形成されるアクティブピクセルセンサーアレイにおいて、
　前記半導体基板１０１の表面には、行列形態に配された４個のアクティブ領域パターンを含む各単位アクティブピクセルが形成され、前記４個のアクティブ領域パターンはそれぞれ４個の光電変換素子領域ＰＤ１〜４となり、前記４個の光電変換素子領域ＰＤ１〜４に囲まれた中央部分にフローティング拡散領域１２０が配置されて、前記フローティング拡散領域１２０は、前記４個の光電変換素子領域ＰＤ１〜４と伝送ゲートＴＧ１〜４を介してそれぞれ連結されてコモンフローティング拡散領域となる。」
　
（３）引用例３
　本願の優先権主張の日前に外国において頒布され、原査定の根拠となった拒絶理由通知で引用された刊行物である、米国特許出願公開第２００８−００６２２９０号明細書（以下「引用例３」という。）には、“COLOR PATTERN AND PIXEL LEVEL BINNING FOR APS IMAGE SENSOR USING 2X2 PHOTODIODE SHARING SCHEME”（発明の名称）に関して、ＦＩＧ．１〜ＦＩＧ．１７とともに、以下の事項が記載されている。
　
ａ．“BACKGROUND OF THE INVENTION
……
[0012] When pixel dimension is decreased 
it is sometimes desirable to share the functionality of several transistors in the pixel in order to increase optical area
 a pixel group PG includes four pixels P1 to P4
share a floating diffusion FD
……[0012]画素寸法が減少すると、
光面積を増加させるために、画素内の複数のトランジスタの機能を共有することが望ましい
４つの画素P1〜P4を含む画素グループPGが
１つのフローティングディフュージョンFD
を共有して
　
（４）引用例４
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知で引用された刊行物である、特開２００６−１６５５６７号公報（以下「引用例４」という。）には、「ハニカム構造の能動ピクセルセンサ」（発明の名称）に関して、図１〜図１２とともに、以下の事項が記載されている。
　
ａ．「【０００３】
　図１は、典型的な能動ピクセルセンサを示す図である。図１に示すように、各ピクセル１００は、フォトダイオード１０１、伝送トランジスタ１０２、フローティングディフュージョンＦＤ、リセットトランジスタ１０３、増幅トランジスタ１０４、及びロー選択トランジスタ１０５で構成される。かかる構成要素を一つのピクセル１００に含めることによって、フィルファクタが低くなる。
　したがって、能動ピクセルセンサのフィルファクタを増加させるピクセルアーキテクチャーの存在が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
　本発明の目的は、ハニカム構造のフォトダイオードを有し、三つのフローティングディフュージョンを共有する能動ピクセルセンサを提供するところにある。
　本発明の他の目的は、前記能動ピクセルセンサの色フィルタアレイを提供するところにある。
　本発明のさらに他の目的は、前記能動ピクセルセンサの読み取り方法を提供するところにある。」
　
ｂ．「【００１０】
　図２は、本発明の一実施形態による三つのフローティングディフュージョンを共有する能動ピクセルセンサの単位ピクセルを示す回路ダイヤグラムである。図２に示すように、単位ピクセル２００は、三つのピクセル２１０，２２０，２３０で構成され、第１〜第３フォトダイオード２０１，２０２，２０３、第１〜第３伝送トランジスタ２０４，２０５，２０６、リセットトランジスタ２０７、選択トランジスタ２０８及び増幅トランジスタ２０９を備える。
【００１１】
　図３は、図２と関連した
単位ピクセル２００の新たなアーキテクチャーを示す図面である。図３に示すように、第１〜第３フォトダイオード２０１，２０２，２０３は、六角形の形状を有する。フローティングディフュージョンＦＤは、隣接した第１ピクセル２１０、第２ピクセル２２０及び第３ピクセル２３０に共有される。
【００１２】
　図４Ａ及び図４Ｂは、単位ピクセルのアレイ類型を説明する図である。図４Ａの第１類型の単位ピクセルアレイは、フローティングディフュージョンＦＤの上端の左右に第１ピクセル１及び第２ピクセル２が隣接して配列され、フローティングディフュージョンＦＤの下端に第３ピクセル３が配列される。図４Ｂの第２類型の単位ピクセルアレイは、フローティングディフュージョンＦＤの上端に第４ピクセル４が配列され、フローティングディフュージョンＦＤの下端の左右に第５ピクセル５及び第６ピクセル６が隣接して配列される。」
　
ｃ．【００１４】
　したがって、物体からの光は、撮像レンズ光学系によって集光された後、マイクロレンズにより集光されてフォトダイオードに結像されるが、六角形のフォトダイオードのフィルファクタが大きくなるということが分かる。
　図７は、本発明の単位ピクセルアレイでピクセルピッチを説明する図である。図７に示すように、一辺の長さをＲとするとき、正六角形のフォトダイオードの面積は
　……（中略）……
【００１９】
　表１から分かるように、
同じフォトダイオードの面積について、正六角形のフォトダイオードのピクセルピッチが正方形のフォトダイオードのピクセルピッチより小さいことが分かる。
正六角形のフォトダイオードを有するピクセルがさらに鮮明にディスプレイできるということを意味する
　
３．対比
（１）本願発明と引用発明との対比
　本願発明と、引用発明とを対比する。
　
　ア．引用発明の「光電変換素子」ないし「フォトダイオードＰＤ」は、本願発明の「感光性要素」に相当する。したがって、引用発明の「ｐ型の単結晶シリコン基板４０の表面領域に（ｋ×ｎ）×ｍ個の前記画素１１用の素子領域がマトリックス状に並んで形成され」ている「上位半導体回路層２１」は、本願発明の「２次元配列の諸位置のそれぞれの位置に配置された複数の感光性要素を備えるセンサウェーハ」に相当する。
　また、本願発明は、「前記配列位置のサブセット」、すなわち、「複数の感光性要素」の「２次元配列の諸位置」の「サブセット」を有する。つまり、前記「複数の感光性要素」は、「２次元配列」の上でまとまって、「配列位置のサブセット」を形成すると解される。これに対して、引用発明において、「画素ブロック１２」は「一つのフォトダイオードＰＤと一つのトランスファゲートＴＧを含む画素１１」を「ｎ個有する」ものである。ここで、「前記トランスファゲートＴＧ」は、「ソース・ドレイン領域」として「前記ｎ＋形領域４２」を「前記フォトダイオードＰＤと共用する」から、一つの「画素１１」の「一つのフォトダイオードＰＤと一つのトランスファゲートＴＧ」は隣接して形成されている。そして、個々の「画素１１」は「ｎ個」集まって「画素ブロック１２」を構成する。しかしながら、「ｎ個」の「画素１１用の素子領域」がまとまって配置されるとの明示の記載は引用例１にはない。したがって、引用発明の「画素ブロック１２」における各「画素１１用の素子領域」を「ｎ個」併せたものと、本願発明の「配列位置のサブセット」とは、「配列位置」である点で共通する。
　そして、引用発明の「ｎ個」の「トランスファゲートＴＧ」が有する一方の「ソース・ドレイン領域」である「前記フォトダイオードＰＤに蓄積された信号電荷量を電圧信号に変換するＦＤ（浮遊拡散）領域の機能を有するｎ＋形領域４３」と、本願発明の「前記感光性要素によってそれぞれが共有される拡散領域」とは、「拡散領域」である点で共通する。
　したがって、引用発明の「一つのフォトダイオードＰＤと一つのトランスファゲートＴＧを含む画素１１をｎ個有する画素ブロック１２が（ｋ×ｍ）個形成され、ｐ型の単結晶シリコン基板４０の表面領域に（ｋ×ｎ）×ｍ個の前記画素１１用の素子領域がマトリックス状に並んで形成され、前記フォトダイオードＰＤは前記ｐ型基板４０に形成されたｎ＋形領域４２から構成され、前記トランスファゲートＴＧはソース・ドレイン領域として前記フォトダイオードＰＤと共用する前記ｎ＋形領域４２と前記フォトダイオードＰＤに蓄積された信号電荷量を電圧信号に変換するＦＤ（浮遊拡散）領域の機能を有するｎ＋形領域４３とを含むＭＯＳトランジスタによって形成される、上位半導体回路層２１」と、本願発明の「２次元配列の諸位置のそれぞれの位置に配置された複数の感光性要素を備えるセンサウェーハであって、前記配列位置のサブセットが、感光性要素でなく、代わりに２つ以上の前記感光性要素によってそれぞれが共有される拡散領域を含むセンサウェーハ」とは、「２次元配列の諸位置のそれぞれの位置に配置された複数の感光性要素を備えるセンサウェーハであって」、「前記配列位置」が「拡散領域を含むセンサウェーハ」である点で共通する。
　
　イ．引用発明の「下位半導体回路層２２」は、「前記下位半導体回路層２２の上方の主面を前記バンプ電極９０と接着剤９１によって前記上位半導体回路層２１の下方の主面に電気的・機械的に接続」されるから、「前記上位半導体回路層２１の下方」にある。
　そして、前記「下位半導体回路層２２」に形成される「所定数のリセットトランジスタＴｒＲＳＴ」は、それぞれ、「前記フォトダイオードＰＤに蓄積された信号電荷量を電圧信号に変換するＦＤ（浮遊拡散）領域の機能」を有する「ｎ＋形領域６２」を備えている。
　また、前記「下位半導体回路層２２」には、「所定数のリセットトランジスタＴｒＲＳＴ用の素子領域と、所定数の増幅トランジスタＴｒＡＭＰ用の素子領域と、所定数の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎ用の素子領域とが形成され」るから、各「リセットトランジスタＴｒＲＳＴ」、各「増幅トランジスタＴｒＡＭＰ」及び各「選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎ」を用いて所定の回路が形成されることは、自明である。
　したがって、引用発明の「ｐ型の単結晶Ｓｉ基板６０の表面領域に所定数のリセットトランジスタＴｒＲＳＴ用の素子領域と、所定数の増幅トランジスタＴｒＡＭＰ用の素子領域と、所定数の選択トランジスタＴｒＳＥＬ１〜ＴｒＳＥＬｎ用の素子領域とが形成され、各リセットトランジスタＴｒＲＳＴのソース・ドレイン領域であるｎ＋形領域６２は前記フォトダイオードＰＤに蓄積された信号電荷量を電圧信号に変換するＦＤ（浮遊拡散）領域の機能を有する、下位半導体回路層２２」は、本願発明の「前記センサウェーハの下にあり複数の拡散領域を含む回路ウェーハ」に相当する。
　
　ウ．引用発明の「前記上位半導体回路層２１」においては、「各画素ブロック１２に対して一つ設けられる埋込配線２３」は、「配線膜４６」を介して、「前記画素ブロック１２のｎ個の前記トランスファゲートＴＧのｎ＋形領域４３」に「接続され」る。
　また、「前記下位半導体回路層２２」においては、「一つの前記画素ブロック１２に対応する前記リセットトランジスタＴｒＲＳＴの前記ｎ＋形領域６２」は「対応する前記バンプ電極９０に電気的に接続」ている。
　したがって、引用発明において「前記下位半導体回路層２２の上方の主面を前記バンプ電極９０と接着剤９１によって前記上位半導体回路層２１の下方の主面に電気的・機械的に接続することで、前記画素ブロック１２のｎ個の前記ｎ＋形領域４３と対応する前記ｎ＋形領域６２とは前記埋込配線２３を介して電気的に相互接続される」ことと、本願発明において「前記センサウェーハが、前記回路ウェーハの拡散領域のそれぞれと前記センサウェーハの前記共有拡散領域のそれぞれとに結合された複数のウェーハ間相互接続を利用して前記回路ウェーハと相互接続される」こととは、「前記センサウェーハが、前記回路ウェーハの拡散領域のそれぞれと前記センサウェーハ」の「拡散領域のそれぞれとに結合された複数のウェーハ間相互接続を利用して前記回路ウェーハと相互接続される」点で共通する。
　
（２）一致点及び相違点
　以上から、本願発明と引用発明とは、以下の点で一致するとともに、以下の点で相違する。
一致点
「２次元配列の諸位置のそれぞれの位置に配置された複数の感光性要素を備えるセンサウェーハであって、前記配列位置が拡散領域を含むセンサウェーハと、
　前記センサウェーハの下にあり複数の拡散領域を含む回路ウェーハと、を備え、
　前記センサウェーハが、前記回路ウェーハの拡散領域のそれぞれと前記センサウェーハの前記拡散領域のそれぞれとに結合された複数のウェーハ間相互接続を利用して前記回路ウェーハと相互接続されることを特徴とする画像センサ。」
　
相違点１
　本願発明は、「前記配列位置のサブセット」を有するのに対して、引用発明の「画素ブロック１２」における各「画素１１用の素子領域」を「ｎ個」併せたものが、まとまって配置されているかどうかは不明である点。
　
相違点２
　本願発明は、「前記配列位置のサブセットが、感光性要素でなく、代わりに２つ以上の前記感光性要素によってそれぞれが共有される拡散領域」を有するのに対して、引用発明は「前記フォトダイオードＰＤに蓄積された信号電荷量を電圧信号に変換するＦＤ（浮遊拡散）領域の機能を有するｎ＋形領域４３」を、「ｎ個」の「前記トランスファゲートＴＧ」の「ソース・ドレイン領域」の一方として有する点。
　
相違点３
　本願発明の「複数のウェーハ間相互接続」は、「前記回路ウェーハの拡散領域のそれぞれと前記センサウェーハの前記共有拡散領域のそれぞれとに結合され」るのに対して、引用発明の「各画素ブロック１２に対して一つ設けられる埋込配線２３」は、「一つの前記画素ブロック１２に対応する前記リセットトランジスタＴｒＲＳＴの前記ｎ＋形領域６２」と「前記画素ブロック１２のｎ個の前記トランスファゲートＴＧのｎ＋形領域４３」に「接続され」る点。
　
４．当審の判断
（１）相違点１について
　ア．引用発明の「ｎ個」の「画素１１」は「画素ブロック１２」を形成している。そして、半導体集積回路技術において、通常、まとまってブロックを構成する複数の素子は、まとまった領域に形成する。
　したがって、相違点１は実質的な相違点でない。
　
　イ．なお、仮に相違点１が実質的な相違点であるとしても、引用発明において、「一つのフォトダイオードＰＤと一つのトランスファゲートＴＧを含む画素１１」を「ｎ個」有する「画素ブロック１２」を、まとまりある特定の位置に形成することは、当業者であれば適宜なし得たものと認められる。
（２）相違点２及び相違点３について
　ア．本願発明においては、「前記配列位置のサブセット」は「感光性要素でなく、代わりに２つ以上の前記感光性要素によってそれぞれが共有される拡散領域を含む」という構成を備える。
　この構成に関して、本願明細書には、図面とともに以下の記載がある。
ａ．図２とともに、「従来の実装形態で通常はフォトダイオードも含む配列の特定の位置は、本実施形態ではそのような要素を含まない。代わりに、これらの位置は、配列の隣接位置の複数のフォトダイオードによって共有される共有拡散領域１０３用に利用される。この実施形態で共有拡散領域１０３用に利用される配列位置は、配列内の対応するピクセル位置がフォトダイオードを含まないので、本明細書で一般に「落ちたピクセル」位置と称されるものの例である。」（段落【００３１】）
ｂ．「落ちたピクセル位置、すなわちフォトダイオードでなく代わりに共有拡散領域を含む配列位置は、一般にＣＦＡパターン１０５のそれぞれの指定された要素に対応する。」（段落【００４２】）
ｃ．図８Ｂとともに、「図８は、本発明の別の実施形態を示す。……図８Ｂは、ピクセル配列８００の平面図であり、それぞれの落ちたピクセル位置は、３つの隣接するピクセル位置のフォトダイオードによってそれぞれの伝達ゲートを介して共有されるフローティング拡散領域を含む。フォトダイオードは、通常の菱形に類似のタイリングを有するものと見ることができる。」（段落【００５１】）
ｄ．図９Ａとともに、「図９は、本発明のさらに別の実施形態を示す。この実施形態のタイリングパターンは、図９Ａに全体的に示されるタイプの、切頂正方形のタイリングパターンである。この切頂正方形のタイリングパターンは、２つの多角形、すなわち正方形および８角形から生成される。ピクセル配列９００における落ちたピクセル位置も文字Ｄによって示され、一般に、正方形の多角形の半分に相当する。参照数字９１０は、落ちたピクセル位置の特定の１つを示す。」（段落【００５２】）
　したがって、本願発明の「前記配列位置のサブセットが、感光性要素でなく、代わりに２つ以上の前記感光性要素によってそれぞれが共有される拡散領域を含む」という構成は、図２のように、「配列位置のサブセット」における従来は感光性要素が配列されていた位置に「感光性要素でなく、代わりに２つ以上の前記感光性要素によってそれぞれが共有される拡散領域」を設けるという構成のみを意味するものではなく、たとえば、図５Ｂ、図８Ｂや図９Ａに図示される、所定数の感光性要素で囲まれる隙間的位置に共有されるフローティング拡散領域を配列する配置形態のように、「配列位置のサブセット」の領域は「感光性要素でなく、代わりに２つ以上の前記感光性要素によってそれぞれが共有される拡散領域を含む」という構成をも意味することは、明らかである。
　
　イ．ところで、引用例１には、第２．２．（１）ｂ．で摘記したように「撮像領域の総面積に対する受光領域の総面積の割合が高いアドレス指定型イメージセンサを提供する」ことを発明の課題とすることが、段落【００３０】に記載されている。
　そして、同ｇ．で摘記したように、引用例１には、段落【０１８２】及び段落【０１８３】に、「画素ブロック１２の各画素１１は一つのフォトダイオードと一つのゲート素子（ＭＯＳトランジスタ）を含むだけで済むため、一つの画素中にフォトダイオードに加えて三つないし四つのＭＯＳトランジスタを含む従来のＣＭＯＳイメージセンサに比べて、高い画素開口率（例えば、６０％程度）を実現することができ」、結果、「従来のＣＭＯＳイメージセンサよりも高い画素開口率を実現できることから、上位半導体回路層２１の表面にある撮像領域の総面積に対する受光領域（各フォトダイオードの開口部分）の総面積の割合を高くすることが可能となる。」と記載されている。
　すなわち、引用発明は、素子として「フォトダイオードＰＤ」と「トランスファゲートＴＧ」のみを有する「上位半導体回路層２１」を備えることで、前記課題を達成しようとするものであると認められる。
　しかしながら、引用発明の前記「上位半導体回路層２１」は、「一つのフォトダイオードＰＤと一つのトランスファゲートＴＧを含む画素１１をｎ個有する画素ブロック１２が（ｋ×ｍ）個形成され」、各「画素ブロック１２」においては、「前記フォトダイオードＰＤに蓄積された信号電荷量を電圧信号に変換するＦＤ（浮遊拡散）領域の機能を有するｎ＋形領域４３」を、前記「一つのフォトダイオードＰＤと一つのトランスファゲートＴＧを含む画素１１」毎に合計「ｎ個」有する構成となっており、本願発明のように、「共有される拡散領域」を有していない。
　
　ウ．一方、引用例３には、第２．２．（３）ａ．で摘記したように、「光面積を増加させるために、画素内の複数のトランジスタの機能を共有することが望ましい」ことから、「４つの画素P1〜P4を含む画素グループPG」が少なくとも「１つのフローティングディフュージョンFD」を「共有」することが、「背景」技術として記載されている。
　また、引用例４には、第２．２．（３）ｂ．及びｃ．で摘記したように、段落【００１１】に「単位ピクセル２００の新たなアーキテクチャーを示す図面である。図３に示すように、第１〜第３フォトダイオード２０１，２０２，２０３は、六角形の形状を有する。フローティングディフュージョンＦＤは、隣接した第１ピクセル２１０、第２ピクセル２２０及び第３ピクセル２３０に共有される。」と、段落【００１９】に「同じフォトダイオードの面積について、正六角形のフォトダイオードのピクセルピッチが正方形のフォトダイオードのピクセルピッチより小さいことが分かる。これは……正六角形のフォトダイオードを有するピクセルがさらに鮮明にディスプレイできるということを意味する。」と記載されている。
　したがって、画像センサの技術分野において、複数の感光性要素を有するグループが、少なくとも、一つのフローティングディフュージョンを共有することで、前記複数の感光性要素が配置された領域における実質的な受光面積を大きくすることは、本願の優先権主張の日前に、既に周知技術であったと認められる。
　そして、第２．２．（２）ｃ．で摘記したように、引用例２には、段落【００１７】に「単位アクティブピクセル（Ｐ（Ｉ，ｊ＋１））は、４個の光電変換素子１１ａ、１１ｂ、１１ｃ、１１ｄのセット１１と、４個の伝送トランジスター１５ａ、１５ｂ、１５ｃ、１５ｄのセット１５と、コモンフローティング拡散領域１３を含む。」と、「単位アクティブピクセル」においては「４個の光電変換素子」と「４個の伝送トランジスター」とからなるグループが１つの「コモンフローティング拡散領域１３」を共有する構成が記載されている。
　してみれば、引用例２に接した当業者であれば、前記構成により、複数の「光電変換素子」が配置された領域における実質的な受光面積を大きくできることを、当然に想起したものと認められる。
　
　エ．さて、引用例２には、第２．２．（２）ｉ．で示したとおり、
「フォトダイオード領域１１２を含む光電変換素子１１０と、ソース・ドレインの一方がフローティング拡散領域１２０と兼ねる伝送ゲート１３０とが、ｐ型エピタキシャル１０７を有するｎ型ドーピングされた半導体基板１０１内に形成され、
　導電性プラグ１４０が前記フローティング拡散領域１２０と導電性ライン１４５とを連結することで、前記フローティング拡散領域１２０に連結されるドライブトランジスター１７やリセットトランジスター１８は、前記ｐ型エピタキシャル１０７より上の層に形成されるアクティブピクセルセンサーアレイにおいて、
　前記半導体基板１０１の表面には、行列形態に配された４個のアクティブ領域パターンを含む各単位アクティブピクセルが形成され、前記４個のアクティブ領域パターンはそれぞれ４個の光電変換素子領域ＰＤ１〜４となり、前記４個の光電変換素子領域ＰＤ１〜４に囲まれた中央部分にフローティング拡散領域１２０が配置されて、前記フローティング拡散領域１２０は、前記４個の光電変換素子領域ＰＤ１〜４と伝送ゲートＴＧ１〜４を介してそれぞれ連結されてコモンフローティング拡散領域となる。」
という技術事項が記載されている。
　ここで、前記「行列形態に配された４個のアクティブ領域パターンを含む各単位アクティブピクセルが形成され、前記４個のアクティブ領域パターンはそれぞれ４個の光電変換素子領域ＰＤ１〜４とな」る構成において「前記４個の光電変換素子領域ＰＤ１〜４に囲まれた中央部分」に「コモンフローティング拡散領域」が「配置され」るという構成は、前記ア．で検討したように、本願発明の「前記配列位置のサブセットが、感光性要素でなく、代わりに２つ以上の前記感光性要素によってそれぞれが共有される拡散領域を含む」という構成に他ならない。
　
　オ．そして、引用発明において、「撮像領域の総面積に対する受光領域の総面積の割合が高いアドレス指定型イメージセンサを提供する」という課題を、より効果的に達成しようとすることは、当業者が当然に発想したものと認められる。
　
　カ．したがって、引用発明に引用例２に記載の技術事項を適用して、引用発明の「画素ブロック１２」が有する「ｎ個」の「画素１１」をたとえば行列形態に配置し、当該「画素ブロック１２」が配置される位置に、一つの「フォトダイオードＰＤに蓄積された信号電荷量を電圧信号に変換するＦＤ（浮遊拡散）領域の機能を有するｎ＋形領域４３」を、前記「ｎ個」の「画素１１」が有する「前記フォトダイオードＰＤ」で共有できるように、前記「ｎ個」の「画素１１」で囲まれた中央部分に配置して、相違点２に係る構成とすることは、当業者が容易に想到し得たものと認められる。
　
　キ．さて、引用発明は、「埋込配線２３」により、「一つの前記画素ブロック１２に対応する前記リセットトランジスタＴｒＲＳＴの前記ｎ＋形領域６２」と、「前記画素ブロック１２のｎ個の前記トランスファゲートＴＧのｎ＋形領域４３」とを「接続」している。
　しかしながら、「前記トランスファゲートＴＧのｎ＋形領域４３」は、「前記フォトダイオードＰＤに蓄積された信号電荷量を電圧信号に変換するＦＤ（浮遊拡散）領域の機能を有する」領域である。
　してみれば、引用発明において、前記カ．のように、前記「ｎ個」の「画素１１」が有する「前記フォトダイオードＰＤ」で一つの「フォトダイオードＰＤに蓄積された信号電荷量を電圧信号に変換するＦＤ（浮遊拡散）領域の機能を有するｎ＋形領域４３」を共有させるとき、これに伴って、前記「一つの前記画素ブロック１２に対応する前記リセットトランジスタＴｒＲＳＴの前記ｎ＋形領域６２」と、前記共有する「フォトダイオードＰＤに蓄積された信号電荷量を電圧信号に変換するＦＤ（浮遊拡散）領域の機能を有するｎ＋形領域４３」とを「接続」するという相違点３に係る構成を採用することは、当業者であれば必然的になしたものと認められる。
　
　ク．以上から、相違点２〜相違点３は、引用例２に記載の技術事項及び周知技術を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（３）審判請求人の主張
　ア．審判請求人は、審判請求書において、
ａ．「本願請求項１に係る発明は、「センサウェーハが、回路ウェーハの拡散領域のそれぞれとセンサウェーハの共有拡散領域のそれぞれとに結合された複数のウェーハ間相互接続を利用して回路ウェーハと相互接続される」こと、すなわちセンサウェーハの共通拡散領域と回路ウェーハの拡散領域とがウェーハ間の相互接続（いわゆる埋め込み配線）によって相互接続されていることも特徴としており、この点を看過した相違点の認定は誤りである。」
ｂ．「引用例１及び２に記載された技術を組み合わせたとしても、本願請求項１に係る発明の構成に想到することはできない。」
ｃ．「本願請求項１に係る発明は、センサーウェーハにおいて複数の画素に対して共通の拡散領域を設け、ウェーハ間相互接続（埋め込み配線）によってセンサーウェーハと回路ウェーハとを相互に接続することによって、センサーウェーハの複数の画素について１つのウェーハ間相互接続（埋め込み配線）を設けるだけで効率的に配線することを可能とし、センサーウェーハにおける画像センサ（画素）として用いることができる有効利用面積を増やすことを可能する。」が、引用例１及び引用例２から「当該効果を予想することはできない。」
と主張している。
　
　イ．しかしながら、前記ａの主張における、「センサウェーハの共通拡散領域と回路ウェーハの拡散領域とがウェーハ間の相互接続（いわゆる埋め込み配線）によって相互接続」することは、「センサウェーハ」に「共有される拡散領域」を設けたことにより必然的に生じる構成にすぎない。
　したがって、平成２６年１月３０日付けの拒絶査定の「（１）」において、「本願の請求項１に係る発明と引用例１に記載された発明は，引用例１は「２つ以上の前記感光性要素によってそれぞれが共有される拡散領域を含む」構成が明記されていない点で相違」すると指摘したことで、前記「センサウェーハの共通拡散領域と回路ウェーハの拡散領域とがウェーハ間の相互接続（いわゆる埋め込み配線）によって相互接続」されていないことも、実質的に指摘されていると認められる。
　なお、第２．４．（２）で指摘したように、相違点２に係る構成が容易想到であれば、必然的に、相違点３に係る構成も容易想到であると認められる。
　したがって、平成２６年１月３０日付けの拒絶査定における、「（１）」の判断に誤りはない。
　
　ウ．前記ｂ及びｃの主張については、第２．４．（１）で指摘したとおりである。
　
（４）小括
　以上のとおりであるから、相違点１は実質的な相違点でないか、相違点１に係る構成は当業者であれば適宜なし得たものと認められる。
　また、相違点２及び相違点３は、引用例２に記載の技術事項及び周知技術を勘案すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　したがって、本願発明は、引用発明、引用例２に記載の技術事項及び周知技術に基づいて、当業者が容易に発明をすることができたものと認められる。
　
　
第３．結言
　以上のとおり、本願発明は、引用発明、引用例２に記載の技術事項及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。