(57)【要約】【課題】ＴＭＲ素子の機能確保と、層間絶縁膜およびＣｕ配線の形成条件との間のトレードオフ関係を解決して、信頼性の高いＭＲＡＭを提供する。【解決手段】層間絶縁膜４〜６は、プラズマＣＶＤ法で形成された比誘電率３．０以下のＳｉＯＣ膜で構成され、３００℃以上（上限は４５０℃程度）の温度で形成される。層間絶縁膜１３〜１５および１７は、比誘電率が３．０より大きな絶縁膜で構成され、３００℃以下（下限は２００℃程度）の温度で形成される。【選択図】図２４
2007165505.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に多層に配設された複数の配線層と、
前記複数の配線層間にそれぞれ配設された複数の層間絶縁膜と、
前記複数の層間絶縁膜のうちの１層をなす第１の層間絶縁膜中に配設された、磁気トンネル接合を含む磁気トンネル抵抗素子と、を備え、
前記第１の層間絶縁膜よりも下層に配設された少なくとも１層の第２の層間絶縁膜が、比誘電率３．０以下の絶縁膜で構成され、
前記第１の層間絶縁膜、該第１の層間絶縁膜上に配設された第３の層間絶縁膜が、比誘電率３．０よりも大きな絶縁膜で構成される、半導体装置。
【請求項２】
前記少なくとも１層の第２の層間絶縁膜は、３００℃より高い温度で形成され、
前記第１および第３の層間絶縁膜は、３００℃以下の温度で形成される、請求項１記載の半導体装置。
【請求項３】
前記複数の配線層は、少なくとも１層の第２の層間絶縁膜の表面内に配設された第１の銅配線層を含み、
前記第１の銅配線層は、３００℃以上の熱処理を経て形成され、
前記複数の配線層は、前記第３の層間絶縁膜の表面内に配設された第２の銅配線層を含み、
前記第２の銅配線層が、３００℃未満の熱処理を経て形成される、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第３の層間絶縁膜よりも上層に配設された少なくとも１層の第４の層間絶縁膜と、
前記少なくとも１層の第４の層間絶縁膜中に配設され、上下関係にある配線層間を接続するコンタクト部とをさらに備え、
前記コンタクト部の直径が０．２μｍ以上である、請求項１ないし請求項３の何れかに記載の半導体装置。
【請求項５】
前記少なくとも１層の第４の層間絶縁膜は、３００℃以下の温度で形成され
前記第２の銅配線層は、前記少なくとも１層の第４の層間絶縁膜の表面内にも配設される、請求項４記載の半導体装置。
【請求項６】
半導体基板上に多層に配設された複数の配線層と、前記複数の配線層間にそれぞれ配設された複数の層間絶縁膜と、前記複数の層間絶縁膜のうちの１層をなす第１の層間絶縁膜中に配設された、磁気トンネル接合を含む磁気トンネル抵抗素子と、を備えた半導体装置の製造方法であって、
(ａ)前記半導体基板の上方に、前記第１の層間絶縁膜の下層膜となる第２の層間絶縁膜を形成する工程と、
(ｂ)前記第２の層間絶縁膜の表面内に、第１の銅配線層を形成する工程と、
(ｃ)前記第２の層間絶縁膜上に銅の拡散を防止する第１の絶縁膜を形成する工程と、
(ｄ)前記第１の絶縁膜上に選択的に導体層を形成した後、該導体層上に前記磁気トンネル抵抗素子を形成する工程と、
(ｅ)前記導体層および前記磁気トンネル抵抗素子を覆うように、前記第１の絶縁膜上に前記第１の層間絶縁膜を形成する工程と、
(ｆ)前記第１の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、
(ｇ)前記第３の層間絶縁膜の表面内に、第２の銅配線層を形成する工程と、を備え、
前記工程(ａ)は、
比誘電率３．０以下の絶縁膜で前記第２の層間絶縁膜を形成する工程を含み、
前記工程(ｅ)は、比誘電率３．０よりも大きな絶縁膜で前記第１の層間絶縁膜を形成する工程を含み、
前記工程(ｆ)は、比誘電率３．０よりも大きな絶縁膜で前記第３の層間絶縁膜を形成する工程を含む、半導体装置の製造方法。
【請求項７】
前記工程(ａ)は、
前記第２の層間絶縁膜を３００℃より高い温度で形成する工程を含み、
前記工程(ｅ)は、
前記第１の層間絶縁膜を３００℃以下の温度で形成する工程を含み、
前記工程(ｆ)は、
前記第３の層間絶縁膜を３００℃以下の温度で形成する工程を含む、請求項６記載の半導体装置の製造方法。
【請求項８】
前記工程(ｂ)は、
前記第２の層間絶縁膜の表面内を所定深さまで除去して、第１の配線溝をパターニングする工程と、
前記第２の層間絶縁膜上に銅層を形成して前記第１の配線溝内に前記銅層を充填した後、前記銅層に３００℃以上の熱処理を施す工程とを含み、
前記工程(ｇ)は、
前記第３の層間絶縁膜の表面内を所定深さまで除去して、第２の配線溝をパターニングする工程と、
前記第３の層間絶縁膜上に銅層を形成して前記第２の配線溝内に前記銅層を充填した後、前記銅層に３００℃未満の熱処理を施す工程とを含む、請求項６または請求項７記載の半導体装置の製造方法。
【請求項９】
前記工程(ｇ)の後に、
(ｈ)前記第３の層間絶縁膜上に、銅の拡散を防止する第２の絶縁膜を形成する工程と、
(ｉ)前記第２の絶縁膜上に少なくとも１層の第４の層間絶縁膜を形成する工程と、
(ｊ)前記少なくとも１層の第４の層間絶縁膜中に、上下関係にある配線層間を接続するコンタクト部を形成する工程と、をさらに備え、
前記工程(ｊ)は、
前記コンタクト部の直径を０．２μｍ以上とする工程を含む、請求項６ないし請求項８の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、磁気トンネル抵抗素子を個々のメモリセルに使用する不揮発性メモリアレイを有した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
絶縁体を２つの強磁性体で挟んだ構造を磁気トンネル接合（Magnetic Tunnel Junction：ＭＴＪ）と呼称し、少なくとも１つの磁気トンネル接合を有して構成される素子を、磁気トンネル抵抗素子あるいは磁気トンネル接合素子と呼称する。
【０００３】
２つの強磁性体間に電圧を印加した場合、絶縁体をトンネルする電流を測定すると、２つの強磁性体の磁化ベクトル（スピン）の向きによって電流値が異なる現象が観測される。この現象は、絶縁体における磁気トンネル抵抗が変化するために発生し、トンネル磁気抵抗（Tunnel Magnetic Resistance:ＴＭＲ）効果と呼称される。
【０００４】
２つの強磁性体のうち、一方の磁化ベクトルの方向を固定し、他方の磁化ベクトルの方向を、一方と同じか、正反対の方向に任意に変更可能な構成とすることで、２つの強磁性体の磁化方向を、ビット０あるいはビット１に対応させて、情報を記憶する装置がＭＲＡＭ（Magnetic Random Access Memory）である。
【０００５】
すなわち、２つの強磁性体の磁化方向の２つの組み合わせのうち、抵抗が高い方の組み合わせをビット１、抵抗が低い方の組み合わせをビット０、あるいはこれらの逆に設定することで、ビット情報の記憶が可能となる。
【０００６】
このような、磁性を利用したＭＲＡＭは、フラッシュメモリに続く次世代不揮発メモリとして期待されている。
【０００７】
ＭＲＡＭの最大の特長は高速な書き込み、読み出し動作が可能という点であり、この特長を生かす応用分野として、自動車用途のマイクロコンピュータにＳＯＣ（System on Chip）の形態で搭載することが有望視されている。
【０００８】
ここで、近年製造されている１３０ｎｍノード以降のＳＯＣでは、配線抵抗Ｒと配線容量Ｃの積（ＲＣ）によって決まる配線遅延による性能劣化を防止するため、Ｃｕ／Ｌｏｗ−ｋ配線構造が適用されている。
【０００９】
Ｃｕ／Ｌｏｗ−ｋ配線構造とは、配線材料としてアルミニウムよりも抵抗率が低い銅を使用することで配線抵抗Ｒを低減し、層間絶縁膜として誘電率が低い（誘電率３．０以下）「炭素を含むシリコン酸化膜：ＳｉＯＣ」を使用することで配線容量Ｃを低減した配線構造を指す。
【００１０】
この配線構造を使用することで、配線遅延が抑制され、デバイスの高速動作が可能となる。
【００１１】
従って、ＭＲＡＭを搭載したＳＯＣを製造するためには、Ｃｕ（銅）／Ｌｏｗ−ｋ配線構造とＭＲＡＭとを共存させる技術が必要となる。
【００１２】
図２９に、従来の技術を用いて製造したＣｕ／Ｌｏｗ−ｋ配線構造を適用したＳＯＣのＭＲＡＭ部分の断面図を示す。
【００１３】
図２９では、ＭＲＡＭにおける磁気トンネル抵抗素子（ＴＭＲ素子）およびその近傍部分だけを示している。
【００１４】
図２９に示すように、層間絶縁膜１０１上を覆うように絶縁膜１０４が配設され、絶縁膜１０４上にストラップ配線１０６が選択的に配設されている。そして、ストラップ配線１０６上には平板状のＴＭＲ素子１０７が選択的に配設されている。ＴＭＲ素子１０７は、絶縁膜を２枚の強磁性体膜で挟んだ多層構造を有している。
【００１５】
ＴＭＲ素子１０７の具体的な構成としては、例えば非特許文献１の図１にＭＴＪの断面写真が示され、第１頁から第２頁にかけて、トンネル絶縁膜にはＡｌＯＸのようなアルミナ系の絶縁材料を使用し、強磁性体膜にはＣｏＦｅを使用することが開示されている。
【００１６】
ストラップ配線１０６およびＴＭＲ素子１０７は層間絶縁膜１０５によって覆われ、層間絶縁膜１０５上にはビット線１０８が配設され、ビット線１０８は層間絶縁膜１０９によって覆われている。そして、ＴＭＲ素子１０７は、層間絶縁膜１０５を貫通してＴＭＲ素子１０７に達するコンタクト部１０５ａを介して、ビット線１０８に電気的に接続される構成となっている。
【００１７】
また、層間絶縁膜１０１の表面内にはＴＭＲ素子１０７の下方に対応する位置に、デジット線１０２が配設され、デジット線１０２の近傍にはリード線１０３が配設されている。
【００１８】
そして、リード線１０３は、絶縁膜１０４を貫通してリード線１０３に達するコンタクト部１０４ａを介して、ストラップ配線１０６に電気的に接続される構成となっている。
【００１９】
書き込み配線であるビット線１０８およびデジット線１０２は、非接触で平面視的に直交するように配設されており、ＴＭＲ素子１０７はビット線１０８およびデジット線１０２の交差部において、両者に挟まれるように配設されている。
【００２０】
リード線１０３は読み出し配線であり、ＴＭＲ素子１０７に流れるトンネル電流は、引き出し配線であるストラップ配線１０６を介して、リード線１０３に与えられる。
【００２１】
図２９に示すＡ−Ａ線での断面構成を図３０に示す。
図３０に示すように、ビット線１０８は複数並列して配設され、また、複数のビット線１０８に平面視的に直交するように複数のデジット線１０２が配設されてマトリックスを構成している。
【００２２】
ここで、ＴＭＲ素子１０７より下層に配置されるデジット線１０２およびリード線１０３、ＴＭＲ素子１０７より上層に配置されるビット線１０８にはＣｕを材料として用いており、また、これらの配線を覆う層間絶縁膜１０５および１０７には、ＳｉＯＣ膜等の比誘電率３．０以下の低誘電率膜（Ｌｏｗ−ｋ膜）を材料として使用している。
【００２３】
非特許文献２には、Ｃｕ配線を覆うＬｏｗ−ｋ膜の層間絶縁膜として、ＳｉＯＣ膜およびＳｉＣ膜を使用する構成が開示されている。
【００２４】
ＭＲＡＭを製造する際の課題として、ＴＭＲ素子の耐熱性という問題がある。すなわち、ＴＭＲ素子に使用される強磁性体膜は、３００〜３５０℃よりも高温の熱処理を加えると、磁性の元となるスピンの規則的な配列が乱され、ＴＭＲ素子としての機能を果たせなくなる。
【００２５】
具体的には、２枚の強磁性体膜のうち、磁化ベクトルの方向を固定しておくべき強磁性体膜、すなわちピン層の磁気特性が劣化あるいは消滅することになる。
【００２６】
従って、ＴＭＲ素子を形成した後の製造工程においては、熱処理工程を３００℃以下にする必要がある。
【００２７】
しかし、以下の２つの理由から、ＴＭＲ素子を形成した後の熱処理工程を３００℃以下で済ますことは困難とされている。
【００２８】
まず、第１の理由として、図２９に示したようにＴＭＲ素子の形成後にも低誘電率の層間絶縁膜を形成する工程が必要であることが挙げられる。
【００２９】
すなわち、低誘電率の層間絶縁膜の形成においては、代表的な形成方法として、塗布法とプラズマＣＶＤ法とがある。
【００３０】
前者は、溶剤に溶かした絶縁膜材料を半導体基板上に塗布した後、焼成を行う。ここで、安定的な膜質の絶縁膜を得るためキーポイントは、溶剤中の材料を架橋反応させて網目状の分子構造の絶縁膜を形成するための焼成工程であり、安定的な分子構造を得るためには、最低でも３５０℃以上、望ましくは４００℃以上での熱処理が不可避である。
【００３１】
一方、後者のプラズマＣＶＤ法はプラズマによって材料ガス分子の分解および合成反応をアシストするため、低温化の可能性を持つ。しかし、３．０以下の比誘電率と、製造工程に耐えるための強度とを確保するには、成膜温度を３００℃以下とすることはきわめて困難である。
【００３２】
以上のように、低誘電率の層間絶縁膜の形成において、熱処理工程を３００℃以下とすることは非常に難しいと言える。
【００３３】
次に、第２の理由として、Ｃｕ配線形成のためのＣｕ膜形成後には、３００℃以上の熱処理を加える工程が必要であることが挙げられる。
【００３４】
すなわち、Ｃｕ配線の信頼性上の課題として、膜中ストレスに起因して発生するビアホール部分でのボイド(ＳＩＶ：Stress-Induced Voiding)の問題がある。
【００３５】
ここで、ＳＩＶとは、製造工程完了後の温度変化に伴う膜中ストレスによって、配線、または配線間を接続する接続孔（ビアホール）にボイドが発生し、配線抵抗の上昇や断線が発生する現象であるが、この故障モードに対しては、配線を形成するためのＣｕ膜を形成した後に、所定の熱処理を加えることで、ＳＩＶ耐性を高める手法が採られている。そして、この熱処理においては３００℃以上の熱処理が有効とされている。
【００３６】
【非特許文献１】S. Ueno et al.,“A 0.13μm MRAM with 0.26x0.44μm2 MTJ optimized on Universal MR-RA relation for 1.2V high-speed operation beyond 143MHz ”,“Technology Digest of International Electron Devices Meeting 2004,pp.579-582”
【非特許文献２】M.Matsuura et al.,“Robust Low-k SiOC Integraion in Cu Damascene Interconnect for 90nm Node SoC Technology”，“Proceedings of Advanced Metallization Conference 2002,pp.493-499”
【発明の開示】
【発明が解決しようとする課題】
【００３７】
以上説明したように、ＴＭＲ素子の形成後にも低誘電率の層間絶縁膜を形成する工程が必要であり、所定の比誘電率や膜質を得るためには熱処理工程を３００℃以下とすることが難しい。また、信頼性の高いＣｕ配線を得るためには、Ｃｕ膜形成後に３００℃以上の熱処理を加える工程が有効であるが、ＴＭＲ素子は、３００〜３５０℃よりも高温の熱処理を加えることでＴＭＲ素子としての機能を果たせなくなるので、ＴＭＲ素子の機能確保と、層間絶縁膜およびＣｕ配線の形成条件との間には解決し難いトレードオフ関係があった。
【００３８】
本発明は上記のような問題点を解消するためになされたもので、ＴＭＲ素子の機能確保と、層間絶縁膜およびＣｕ配線の形成条件との間のトレードオフ関係を解決して、信頼性の高いＭＲＡＭを提供することを目的とする。
【課題を解決するための手段】
【００３９】
本発明に係る請求項１記載の半導体装置は、半導体基板上に多層に配設された複数の配線層と、前記複数の配線層間にそれぞれ配設された複数の層間絶縁膜と、前記複数の層間絶縁膜のうちの１層をなす第１の層間絶縁膜中に配設された、磁気トンネル接合を含む磁気トンネル抵抗素子とを備え、前記第１の層間絶縁膜よりも下層に配設された少なくとも１層の第２の層間絶縁膜が、比誘電率３．０以下の絶縁膜で構成され、前記第１の層間絶縁膜、該第１の層間絶縁膜上に配設された第３の層間絶縁膜が、比誘電率３．０よりも大きな絶縁膜で構成される。
【００４０】
本発明に係る請求項６記載の半導体装置は、半導体基板上に多層に配設された複数の配線層と、前記複数の配線層間にそれぞれ配設された複数の層間絶縁膜と、前記複数の層間絶縁膜のうちの１層をなす第１の層間絶縁膜中に配設された、磁気トンネル接合を含む磁気トンネル抵抗素子と、を備えた半導体装置の製造方法であって、前記半導体基板の上方に、前記第１の層間絶縁膜の下層膜となる第２の層間絶縁膜を形成する工程(ａ)と、前記第２の層間絶縁膜の表面内に、第１の銅配線層を形成する工程(ｂ)と、前記第２の層間絶縁膜上に銅の拡散を防止する第１の絶縁膜を形成する工程(ｃ)と、前記第１の絶縁膜上に選択的に導体層を形成した後、該導体層上に前記磁気トンネル抵抗素子を形成する工程(ｄ)と、前記導体層および前記磁気トンネル抵抗素子を覆うように、前記第１の絶縁膜上に前記第１の層間絶縁膜を形成する工程(ｅ)と、前記第１の層間絶縁膜上に第３の層間絶縁膜を形成する工程(ｆ)と、前記第３の層間絶縁膜の表面内に、第２の銅配線層を形成する工程(ｇ)とを備え、前記工程(ａ)は、比誘電率３．０以下の絶縁膜で前記第２の層間絶縁膜を形成する工程を含み、前記工程(ｅ)は、比誘電率３．０よりも大きな絶縁膜で前記第１の層間絶縁膜を形成する工程を含み、前記工程(ｆ)は、比誘電率３．０よりも大きな絶縁膜で前記第３の層間絶縁膜を形成する工程を含む。
【発明の効果】
【００４１】
本発明に係る請求項１記載の半導体装置によれば、第１の層間絶縁膜よりも下層に配設された少なくとも１層の第２の層間絶縁膜が、比誘電率３．０以下の絶縁膜で構成されるので、配線容量Ｃを小さくすることが可能となり、配線抵抗Ｒと配線容量Ｃの積（ＲＣ）によって決まる配線遅延を抑制できる。また、第１の層間絶縁膜、該第１の層間絶縁膜上に配設された第３の層間絶縁膜が、比誘電率３．０よりも大きな絶縁膜で構成されるので、第１および第３の層間絶縁膜の形成に際しては３００℃以下の温度で形成した場合でも所定の比誘電率や膜質を得ることができる。この結果、磁気トンネル抵抗素子に加わる温度履歴を３００℃以下とすることができ、磁気トンネル抵抗素子の機能確保と、層間絶縁膜の形成条件との間のトレードオフ関係を解決できる。
【００４２】
本発明に係る請求項６記載の半導体装置の製造方法によれば、磁気トンネル抵抗素子に加わる温度履歴を３００℃以下とすることができ、磁気トンネル抵抗素子の機能確保と、層間絶縁膜の形成条件との間のトレードオフ関係を解決した半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００４３】
＜実施の形態＞
＜Ａ．製造方法＞
まず、本発明に係る実施の形態のＭＲＡＭ（Magnetic Random Access Memory）の製造方法について、図１〜図２４を用いて説明する。
【００４４】
図１〜図２４は、本実施の形態のＭＲＡＭの製造方法を工程順に説明する断面図であり、最終工程を説明する図２４において本発明に係るＭＲＡＭ１００を示している。なお、図１〜図２４においては、メモリセル部およびロジック回路部をそれぞれ部分的に示している。
【００４５】
まず、図１に示す工程において、シリコン基板等の半導体基板１を準備し、半導体基板１上のメモリセル部およびロジック回路部に対応する領域に半導体集積回路を形成する。
【００４６】
図１では、半導体集積回路を構成する半導体素子の一例として、メモリセル部およびロジック回路部に、それぞれＭＯＳトランジスタ２および３を示している。
【００４７】
ＭＯＳトランジスタ２は、半導体基板１上にゲート絶縁膜２１を介して配設されたゲート電極２２と、ゲート電極２２の側面に配設されたサイドウォール絶縁膜２３と、ゲート電極２２のゲート長方向の両側面外方の半導体基板１の表面内にそれぞれ配設されたソース・ドレイン層２４とを有して構成されている。
【００４８】
また、ＭＯＳトランジスタ３は、半導体基板１上にゲート絶縁膜３１を介して配設されたゲート電極３２と、ゲート電極３２の側面に配設されたサイドウォール絶縁膜３３と、ゲート電極３２のゲート長方向の両側面外方の半導体基板１の表面内にそれぞれ配設されたソース・ドレイン層３４とを有して構成されている。
【００４９】
なお、ＭＯＳトランジスタ２および３等の半導体素子は周知の技術により形成するので、製造方法の説明は省略する。
【００５０】
次に、半導体基板１上全面に、例えばプラズマＣＶＤ法で形成された比誘電率３．０以下のＳｉＯＣ膜を形成して層間絶縁膜４（第２の層間絶縁膜）を設ける。なお、層間絶縁膜４はＳｉＯＣ膜に限定されるものではなく、比誘電率３．０以下の絶縁膜（下限は１．５程度）であれば良い。また、ここで、ゲート電極３２の段差に起因する埋め込み不良を改善する場合には、ＴＥＯＳ（tetra ethyl orthosilicate）膜などの埋め込み特性の良好なシリコン酸化膜（ＳｉＯ２膜）を用いても良い。
【００５１】
そして、メモリセル部においては層間絶縁膜４を貫通して、ＭＯＳトランジスタ２のソース・ドレイン層２４に達するホール４ｂを設け、また、ロジック回路部においては層間絶縁膜４を貫通して、ＭＯＳトランジスタ３のソース・ドレイン層３４に達するホール４ｂを設ける。
【００５２】
その後、図２に示す工程において、スパッタリング法により層間絶縁膜４の全面を覆うとともにホール４ｂの内面を覆うようにＴｉＮ（窒化チタン）膜あるいはＴｉ（チタン）膜を形成し、ホール４ｂの内面にバリアメタル層ＢＭを設け、続いて、ホール４ｂ内にＣＶＤ法によりタングステン（Ｗ）を充填してコンタクト部４ａを形成する。
【００５３】
次に、図３に示す工程において、層間絶縁膜４上全面に、例えばプラズマＣＶＤ法により比誘電率３．０以下のＳｉＯＣ膜を形成して層間絶縁膜５（第２の層間絶縁膜）を設ける。なお、層間絶縁膜５はＳｉＯＣ膜に限定されるものではなく、比誘電率３．０以下の絶縁膜（下限は１．５程度）であれば良い。
【００５４】
そして、メモリセル部およびロジック回路部において、写真製版およびエッチングを用いて、層間絶縁膜５を貫通して、それぞれのコンタクト部４ａに達する配線溝５ｂをパターニングする。
【００５５】
その後、図４に示す工程において、スパッタリング法により層間絶縁膜５の全面を覆うとともに配線溝５ｂの内面を覆うようにＴａＮ（窒化タンタル）膜あるいはＴａ（タンタル）膜を形成し、配線溝５ｂの内面にバリアメタル層ＢＭ１を設け、続いて、配線溝５ｂ内にＣＶＤ法あるいはメッキ法によりＣｕ膜を充填して配線層５ａ（第１の銅配線層）を形成する。なお、Ｃｕ膜の形成後は、３００℃以上（上限は４５０℃程度）の熱処理を加える。
【００５６】
次に、図５に示す工程において、層間絶縁膜５の主面全面を覆うように例えばプラズマＣＶＤ法によりＳｉＮ膜等の絶縁膜を形成して、Ｃｕの拡散を防止する拡散防止絶縁膜ＰＤ１（第１の絶縁膜）を形成する。なお、拡散防止絶縁膜ＰＤ１は、ＳｉＮ膜に限定されるものではなく、上部に形成される層間絶縁膜とのエッチング選択性が得られる絶縁膜であれば良く、ＳｉＣ膜あるいはＳｉＣＮ膜で構成しても良い。
【００５７】
その後、拡散防止絶縁膜ＰＤ１上全面に、例えばプラズマＣＶＤ法によりＳｉＯＣ膜を形成して層間絶縁膜６（第２の層間絶縁膜）を設ける。
【００５８】
そして、層間絶縁膜６上に写真製版工程を経てレジストマスク（図示せず）をパターニングし、当該レジストマスクを用いて層間絶縁膜６をエッチングし、メモリセル部およびロジック回路部において、層間絶縁膜６を貫通するホール６ｂを設ける。なお、ホール６ｂは配線層５ａの上部に対応する位置に設ける。
【００５９】
次に、層間絶縁膜６上に写真製版工程を経てレジストマスク（図示せず）をパターニングし、当該レジストマスクを用いて、層間絶縁膜６をエッチングし、メモリセル部およびロジック回路部において、それぞれホール６ｂに連通する配線溝７ｂをパターニングする。
【００６０】
次に、ＳｉＮ膜をエッチングする条件で、ホール６ｂの底部に露出する拡散防止絶縁膜ＰＤ１を除去し、ホール６ｂが配線層５ａに達するようにする。
【００６１】
その後、スパッタリング法により層間絶縁膜６の全面を覆うとともに配線溝７ｂおよびホール６ｂの内面を覆うようにＴａＮ膜あるいはＴａ膜を形成する。
【００６２】
続いて、層間絶縁膜６の全面を覆うようにＣＶＤ法あるいはメッキ法によりＣｕ膜を形成することで、配線溝７ｂおよびホール６ｂ内にＣｕ膜を充填する。なお、Ｃｕ膜の形成後は、３００℃〜４５０℃の熱処理を加える。
【００６３】
その後、層間絶縁膜６上の不要なＣｕ膜およびＴａＮ膜あるいはＴａ膜を、ＣＭＰ(Chemical Mechanical Polish）法等を用いて除去して、図６に示すようなバリアメタル層ＢＭ１、配線層７ａ（第１の銅配線層）およびコンタクト部６ａを得る。
【００６４】
次に、図７に示す工程において、層間絶縁膜６の主面全面を覆うように例えばプラズマＣＶＤ法によりＳｉＮ膜等の絶縁膜を形成して、Ｃｕの拡散を防止する拡散防止絶縁膜ＰＤ１を形成する。
【００６５】
その後、拡散防止絶縁膜ＰＤ１上全面に、例えばプラズマＣＶＤ法によりＳｉＯＣ膜を形成して層間絶縁膜７（第２の層間絶縁膜）を設ける。
【００６６】
そして、層間絶縁膜７上に写真製版工程を経てレジストマスク（図示せず）をパターニングし、当該レジストマスクを用いて層間絶縁膜７をエッチングし、メモリセル部およびロジック回路部において、層間絶縁膜７を貫通するホール８ｂを設ける。なお、ホール８ｂは配線層７ａの上部に対応する位置に設ける。
【００６７】
次に、層間絶縁膜７上に写真製版工程を経てレジストマスク（図示せず）をパターニングし、当該レジストマスクを用いて、層間絶縁膜７をエッチングし、メモリセル部およびロジック回路部において、それぞれ複数の配線溝９ｂをパターニングする。なお、複数の配線溝９ｂのうち少なくとも１つは、ホール８ｂに連通するように配設する。
【００６８】
次に、ＳｉＮ膜をエッチングする条件で、ホール８ｂの底部に露出する拡散防止絶縁膜ＰＤ１を除去し、ホール８ｂが配線層７ａに達するようにする。
【００６９】
その後、図８に示す工程において、スパッタリング法により層間絶縁膜７の全面を覆うとともに配線溝９ｂおよびホール８ｂの内面を覆うようにＴａＮ膜あるいはＴａ膜を形成し、配線溝９ｂおよびホール８ｂの内面にバリアメタル層ＢＭ１を設ける。
【００７０】
続いて、層間絶縁膜７の全面を覆うようにＣＶＤ法あるいはメッキ法によりＣｕ膜ＭＬを形成することで、配線溝９ｂおよびホール８ｂ内にＣｕ膜ＭＬを充填する。なお、Ｃｕ膜ＭＬの形成後は、３００℃〜４５０℃の熱処理を加える。
【００７１】
その後、層間絶縁膜７上の不要なＣｕ膜ＭＬおよびバリアメタル層ＢＭ１を、ＣＭＰ(Chemical Mechanical Polish）法等を用いて除去して、図９に示すような配線層９ａ（第１の銅配線層）およびコンタクト部８ａを得る。
【００７２】
続いて、層間絶縁膜７の主面全面を覆うように例えばプラズマＣＶＤ法によりＳｉＮ膜等の絶縁膜を形成して、Ｃｕの拡散を防止する拡散防止絶縁膜ＰＤ１を形成する。
【００７３】
次に、図１０に示す工程において、拡散防止絶縁膜ＰＤ１上に写真製版工程を経てレジストマスク（図示せず）をパターニングし、当該レジストマスクを用いて、メモリセル部のコンタクト部８ａに連通する配線層９ａ上に位置する拡散防止絶縁膜ＰＤ１をエッチングし、配線層９ａに達する開口部ＯＰ１を形成する。
【００７４】
その後、拡散防止絶縁膜ＰＤ１上全面を覆うように、例えば熱ＣＶＤ法によりＷ（タングステン）膜等の金属膜を形成することで、開口部ＯＰ１内に金属膜を充填し、コンタクト部１０ａを形成する。なお、拡散防止絶縁膜ＰＤ１上の不要な金属膜は、ＣＭＰ法等を用いて除去する。
【００７５】
ここで、コンタクト部１０ａに充填される金属膜としては、Ｔａ膜やＣｕ膜、あるいはＴａ膜、Ｃｕ膜およびＷ膜のうち、少なくとも２種類の膜で構成される多層膜であっても良い。なお、Ｔａ膜の形成にはスパッタリング法を使用し、Ｃｕ膜の形成にはメッキ法を使用すれば良い。
【００７６】
次に、図１１に示す工程において、拡散防止絶縁膜ＰＤ１上の全面に、例えばスパッタリング法によりＴａ膜あるいはＴｉＮ膜等の金属膜ＭＬ１を形成する。そして、さらにその上に、トンネル絶縁膜を２枚の強磁性体膜で挟んだ積層膜を少なくとも含んで構成される多層構造の複合膜ＳＬ１を形成する。
【００７７】
なお、２枚の強磁性体膜のうち、磁化ベクトルの方向を固定しておくべき強磁性体膜（ピン層）は、例えばＣｏＦｅ合金で構成し、磁化ベクトルの方向を変化させる強磁性体膜（フリー層）は、例えばＮｉＦｅ合金で構成し、トンネル絶縁膜はＡｌ２Ｏ３で構成することができる。
【００７８】
なお、複合膜ＳＬ１は磁気トンネル接合を形成するための膜であり、上述した構成に限定されるものではなく、また、特に新規な組成のものを使用する必要はなく、周知の組成の膜を採用すれば良い。
【００７９】
次に、図１２に示す工程において、金属膜ＭＬ１および複合膜ＳＬ１を写真製版工程およびエッチング工程を経て所望の形状に加工し、メモリセル部の拡散防止絶縁膜ＰＤ１上にストラップ配線１１が選択的に配設され、ストラップ配線１１上にＴＭＲ素子１２が選択的に配設された構成を得る。なお、ロジック回路部においては金属膜ＭＬ１および複合膜ＳＬ１が残らないように除去される。
【００８０】
ストラップ配線１１は、拡散防止絶縁膜ＰＤ１を貫通するコンタクト部１０ａ上を覆うように延在し、ストラップ配線１１はコンタクト部１０ａを介して配線層９ａに電気的に接続されることになる。
【００８１】
ここで、ストラップ配線１１と電気的に接続される配線層９ａは、ＴＭＲ素子１２に流れるトンネル電流を読み出すリード線であり、ＴＭＲ素子１２に流れるトンネル電流は、引き出し配線であるストラップ配線１１を介してリード線に与えられる。
【００８２】
なお、リード線を構成する配線層９ａはパッド状の形状を有し、また、その下方に存在する配線層７ａおよび５ａもパッド状の形状を有している。
【００８３】
また、層間絶縁膜７の表面内のＴＭＲ素子１２の下方に対応する位置に存在する配線層９ａは、流れる電流によって磁場を発生させて、ＴＭＲ素子１２にデータを書き込む書き込み配線（デジット線）であり、図面に対して垂直な方向に延在している。
【００８４】
次に、図１３に示す工程において、拡散防止絶縁膜ＰＤ１上全面に、例えばプラズマＣＶＤ法によりＳｉＯ膜を形成して層間絶縁膜１３（第１の層間絶縁膜）を設け、ストラップ配線１１およびＴＭＲ素子１２を覆う。ここで、層間絶縁膜１３は、比誘電率が３．０より大きな絶縁膜で構成され、３００℃以下（下限は２００℃程度）の温度で形成される。
【００８５】
次に、図１４に示す工程において、層間絶縁膜１３を貫通してＴＭＲ素子１２上に達する開口部ＯＰ２を形成した後、層間絶縁膜１３上全面を覆うように、例えばＣＶＤ法によりＷ（タングステン）膜等の金属膜を形成することで、開口部ＯＰ２内に金属膜を充填し、コンタクト部１１ａを形成する。なお、層間絶縁膜１３上の不要な金属膜は、ＣＭＰ法等を用いて除去する。
【００８６】
ここで、コンタクト部１１ａに充填される金属膜としては、Ｔａ膜やＣｕ膜、あるいはＴａ膜、Ｃｕ膜およびＷ膜のうち、少なくとも２種類の膜で構成される多層膜であっても良い。なお、Ｔａ膜の形成にはスパッタリング法を使用し、Ｃｕ膜の形成にはメッキ法を使用すれば良い。
【００８７】
次に、図１５に示す工程において、層間絶縁膜１３上全面に、例えばプラズマＣＶＤ法によりＳｉＯ膜を形成して層間絶縁膜１４（第３の層間絶縁膜）を設ける。ここで、層間絶縁膜１４はＳｉＯ膜に限定されるものではなく、比誘電率が３．０より大きな絶縁膜で構成され、３００℃以下の温度で形成される絶縁膜であれば良い。
【００８８】
次に、図１６に示す工程において、層間絶縁膜１４上に写真製版工程を経てレジストマスク（図示せず）をパターニングし、当該レジストマスクを用いて層間絶縁膜１４および１３をエッチングし、ロジック回路部において、層間絶縁膜１４および１３を貫通して配線層９ａに達するホール１３ｂを設ける。
【００８９】
なお、図１６では、ホール１３ｂは複数の配線層９ａのうち、下層の配線層７ａに繋がっていない方の配線層９ａの上部に対応する位置に設けているが、これは一例に過ぎない。
【００９０】
続いて、層間絶縁膜１４上に写真製版工程を経てレジストマスク（図示せず）をパターニングし、当該レジストマスクを用いて、層間絶縁膜１４をエッチングし、メモリセル部およびロジック回路部において、配線溝１４ｂをパターニングする。
【００９１】
なお、メモリセル部においては、配線溝１４ｂがコンタクト部１１ａを露出させるように設けられ、また、配線溝１４ｂは、層間絶縁膜７の表面内に設けられたデジット線となる配線層９ａに平面視的に直交する方向（図面に対して水平方向）に延在するように設けられる。
【００９２】
また、ロジック回路部においては、配線溝１４ｂがホール１３ｂに連通するように配設される。
【００９３】
次に、ＳｉＮ膜をエッチングする条件で、ホール１３ｂの底部に露出する拡散防止絶縁膜ＰＤ１を除去し、ホール１３ｂが配線層９ａに達するようにする。
【００９４】
その後、図１７に示す工程において、スパッタリング法により層間絶縁膜１４の全面を覆うとともに配線溝１４ｂおよびホール１３ｂの内面を覆うようにＴａＮ膜あるいはＴａ膜を形成し、配線溝１４ｂおよびホール１３ｂの内面にバリアメタル層ＢＭ１を設ける。
【００９５】
続いて、層間絶縁膜１４の全面を覆うようにＣＶＤ法あるいはメッキ法によりＣｕ膜ＭＬを形成することで、配線溝１４ｂおよびホール１３ｂ内にＣｕ膜ＭＬを充填する。なお、Ｃｕ膜ＭＬの形成後は、３００℃未満（下限は１００℃程度）の熱処理を加える。
【００９６】
次に、図１８に示す工程において、層間絶縁膜１４上の不要なＣｕ膜ＭＬおよびバリアメタル層ＢＭ１を、ＣＭＰ法等を用いて除去して、配線層１４ａ（第２の銅配線層）およびコンタクト部１３ａを得る。なお、メモリセル部において、コンタクト部１１ａを介してＴＭＲ素子１２に電気的に接続される配線層１４ａは、流れる電流によって磁場を発生させて、ＴＭＲ素子１２にデータを書き込む書き込み配線（ビット線）である。
【００９７】
次に、層間絶縁膜１４上および配線層１４ａ上を覆うように、例えばプラズマＣＶＤ法によりＳｉＮ膜等の絶縁膜を形成して、Ｃｕの拡散を防止する拡散防止絶縁膜ＰＤ２（第２の絶縁膜）を形成する。なお、拡散防止絶縁膜ＰＤ２は、ＳｉＮ膜に限定されるものではなく、比誘電率が３．０より大きな絶縁膜であって、３００℃以下の温度で形成され、上部に形成される層間絶縁膜とのエッチング選択性が得られる絶縁膜であれば良い。
【００９８】
次に、図１９に示す工程において、拡散防止絶縁膜ＰＤ２上全面に、例えばプラズマＣＶＤ法によりＳｉＯ膜を形成して層間絶縁膜１５（第４の層間絶縁膜）を設ける。ここで、層間絶縁膜１５はＳｉＯ膜に限定されるものではなく、比誘電率が３．０より大きな絶縁膜で構成され、３００℃以下の温度で形成される絶縁膜であれば良い。
【００９９】
そして、層間絶縁膜１５上に写真製版工程を経てレジストマスク（図示せず）をパターニングし、当該レジストマスクを用いて層間絶縁膜１５をエッチングし、ロジック回路部において、層間絶縁膜１５を貫通するホール１５ｂを設ける。なお、ホール１５ｂは配線層１４ａの上部に対応する位置に設ける。ここで、ホール１５ｂの直径は０．２μｍ以上（上限は０．５μｍ程度）とする。
【０１００】
次に、層間絶縁膜１５上に写真製版工程を経てレジストマスク（図示せず）をパターニングし、当該レジストマスクを用いて、層間絶縁膜１５をエッチングし、ロジック回路部において、ホール１５ｂに連通する配線溝１６ｂをパターニングする。
【０１０１】
次に、ＳｉＮ膜をエッチングする条件で、ホール１５ｂの底部に露出する拡散防止絶縁膜ＰＤ２を除去し、ホール１５ｂが配線層１４ａに達するようにする。
【０１０２】
その後、図２０に示す工程において、スパッタリング法により層間絶縁膜１５の全面を覆うとともに配線溝１６ｂおよびホール１５ｂの内面を覆うようにＴａＮ膜あるいはＴａ膜を形成し、配線溝１６ｂおよびホール１５ｂの内面にバリアメタル層ＢＭ１を設ける。
【０１０３】
続いて、層間絶縁膜１５の全面を覆うようにＣＶＤ法あるいはメッキ法によりＣｕ膜ＭＬを形成することで、配線溝１６ｂおよびホール１５ｂ内にＣｕ膜ＭＬを充填する。なお、Ｃｕ膜ＭＬの形成後は、３００℃未満の熱処理を加える。
【０１０４】
次に、図２１に示す工程において、層間絶縁膜１５上の不要なＣｕ膜ＭＬおよびバリアメタル層ＢＭ１を、ＣＭＰ法等を用いて除去して、配線層１６ａおよびコンタクト部１５ａを得る。
【０１０５】
次に、層間絶縁膜１５上および配線層１６ａ上を覆うように、例えばプラズマＣＶＤ法によりＳｉＮ膜等の絶縁膜を形成して、Ｃｕの拡散を防止する拡散防止絶縁膜ＰＤ２を形成する。
【０１０６】
次に、図２２に示す工程において、拡散防止絶縁膜ＰＤ２上全面に、例えばプラズマＣＶＤ法によりＳｉＯ膜を形成して層間絶縁膜１７（第４の層間絶縁膜）を設ける。ここで、層間絶縁膜１７はＳｉＯ膜に限定されるものではなく、比誘電率が３．０より大きな絶縁膜で構成され、３００℃以下の温度で形成される絶縁膜であれば良い。
【０１０７】
そして、層間絶縁膜１７上に写真製版工程を経てレジストマスク（図示せず）をパターニングし、当該レジストマスクを用いて層間絶縁膜１７をエッチングし、ロジック回路部において、層間絶縁膜１７を貫通するホール１７ｂを設ける。なお、ホール１７ｂは配線層１６ａの上部に対応する位置に設ける。ここで、ホール１７ｂの直径は０．２μｍ以上（上限は０．５μｍ程度）とする。
【０１０８】
次に、層間絶縁膜１７上に写真製版工程を経てレジストマスク（図示せず）をパターニングし、当該レジストマスクを用いて、層間絶縁膜１７をエッチングし、ロジック回路部において、ホール１７ｂに連通する配線溝１８ｂをパターニングする。
【０１０９】
次に、ＳｉＮ膜をエッチングする条件で、ホール１７ｂの底部に露出する拡散防止絶縁膜ＰＤ２を除去し、ホール１７ｂが配線層１６ａに達するようにする。
【０１１０】
その後、図２３に示す工程において、スパッタリング法により層間絶縁膜１７の全面を覆うとともに配線溝１８ｂおよびホール１７ｂの内面を覆うようにＴａＮ膜あるいはＴａ膜を形成し、配線溝１８ｂおよびホール１７ｂの内面にバリアメタル層ＢＭ１を設ける。
【０１１１】
続いて、層間絶縁膜１７の全面を覆うようにＣＶＤ法あるいはメッキ法によりＣｕ膜ＭＬを形成することで、配線溝１８ｂおよびホール１７ｂ内にＣｕ膜ＭＬを充填する。なお、Ｃｕ膜ＭＬの形成後は、３００℃未満の熱処理を加える。
【０１１２】
次に、図２４に示す工程において、層間絶縁膜１７上の不要なＣｕ膜ＭＬおよびバリアメタル層ＢＭ１を、ＣＭＰ法等を用いて除去して、配線層１８ａおよびコンタクト部１７ａを得る。
【０１１３】
最後に、層間絶縁膜１７上および配線層１８ａ上を覆うように、例えばプラズマＣＶＤ法によりＳｉＮ膜等の絶縁膜を形成して、Ｃｕの拡散を防止する拡散防止絶縁膜ＰＤ２を形成することで、ＭＲＡＭ１００を得る。
【０１１４】
＜Ｂ．効果＞
以上説明した製造工程を経て得られるＭＲＡＭ１００においては、その構造的特徴および製造方法から以下に説明する効果が得られる。
【０１１５】
＜Ｂ−１．第１の効果＞
まず第１には、ＴＭＲ素子１２よりも下層に配設される層間絶縁膜４〜７には、比誘電率３．０以下の絶縁膜を使用しているので、配線容量Ｃを小さくすることが可能となり、配線抵抗Ｒと配線容量Ｃの積（ＲＣ）によって決まる配線遅延を抑制できるという効果が得られる。
【０１１６】
また、層間絶縁膜４〜７の形成に際しては、ＴＭＲ素子１２への熱的な影響を考慮する必要がないので、プラズマＣＶＤ法を用いて形成する場合に、３００℃以上（上限は４５０℃程度）での形成が可能となり、３．０以下の比誘電率と、製造工程に耐えるための強度とを確保することができる。
【０１１７】
＜Ｂ−２．第２の効果＞
第２に、ＴＭＲ素子１２を覆う層間絶縁膜１３および、層間絶縁膜１３より上層の層間絶縁膜１４〜１７および拡散防止絶縁膜ＰＤ２は、比誘電率が３．０よりも大きな絶縁膜で構成され、これらの絶縁膜は、３００℃以下の温度で形成した場合でも、所定の比誘電率や膜質を得ることができるので、ＴＭＲ素子１２に加わる温度履歴を３００℃以下とすることができ、ＴＭＲ素子１２の磁気特性を維持できるという効果が得られる。
【０１１８】
＜Ｂ−３．第３の効果＞
第３に、ＳＩＶ耐性の改善の効果が得られる。
図２５は、高温保存（２００℃）による複数のビアホールのビアホール抵抗（ビアホール径：０．１４μｍ）の変化特性を表す図であり、高温保存前と高温保存後とで測定したビアホール抵抗の測定結果に基づいて得られたものであり、横軸にビアホール抵抗の変動率（％）を、横軸に熱処理の相対累積度数（％）の分布を示している。
【０１１９】
図２５における分布Ｘは、下層側となる配線が形成された層間絶縁膜と、下層側配線と上層側となる配線とを繋ぐビアホール（すなわちコンタクト部）が形成された層間絶縁膜の両方に、比誘電率３．０以下の絶縁膜を使用した配線構造Ｘにおけるビアホール抵抗の変動率の分布を示している。
【０１２０】
図２５より、この配線構造Ｘの場合、熱処理によってビアホール抵抗が増加する現象が発生していることが判る。このような抵抗値の増加は高温保存で発生する応力によって生じたボイド（ＳＩＶ）に起因するものである。
【０１２１】
図２５における分布Ｙは、下層側となる配線（下層配線）が形成された層間絶縁膜に、比誘電率３．０以下の絶縁膜を使用し、下層配線と上層側となる配線（上層配線）とを繋ぐビアホール（コンタクト部）が形成された層間絶縁膜に、比誘電率４．３の絶縁膜を使用した配線構造Ｙにおけるビアホール抵抗の変動率の分布を示している。
【０１２２】
図２５より、この配線構造Ｙでは、高温保存によるビアホール抵抗の増加がほとんど発生していないことが判る。
【０１２３】
これは、低誘電率の絶縁膜と比較して、強度の高い誘電率４．３の絶縁膜によって下層側の配線上部が覆われることで、熱ストレスによる応力勾配が緩和され、ＳＩＶが発生しにくくなったと考えられる。
【０１２４】
この第３の効果は、ＴＭＲ素子１２よりも下層に配設される層間絶縁膜４〜７には、比誘電率３．０以下の絶縁膜を使用し、ＴＭＲ素子１２の周囲を含めて、ＴＭＲ素子１２よりも上層に配設される絶縁膜には、比誘電率が３．０より大きな絶縁膜を使用するという本発明特有の構造によって得られるものである。
【０１２５】
＜Ｂ−４．第４の効果＞
第４に、ＴＭＲ素子１２よりも下層の配線層４ａ、７ａおよび９ａを形成するためのＣｕ膜の形成後に、３００℃〜４５０℃の熱処理を加えるので、ＳＩＶの発生を抑制できるという効果が得られる。
【０１２６】
ここで、図２６にＳＩＶに起因する故障率とＣｕ膜形成後の熱処理温度との相関を示す。
図２６において横軸にはＣｕ膜形成後の熱処理温度を、縦軸には高温（１５０〜３００℃）保存による加速評価によって発生するＳＩＶに起因する故障率を示している。
【０１２７】
図２６より明らかなように、ＳＩＶによる故障率は、Ｃｕ膜形成後の熱処理を低温化するほど顕著となり、逆に高温化すると減少し、４００℃ではほぼ０となる。
【０１２８】
従って、信頼性の高いＣｕ配線を得るためには、Ｃｕ膜形成後に３００℃以上の熱処理を加える工程が有効であることが判る。
【０１２９】
なお、ＴＭＲ素子１２よりも下層の配線層を形成する際に３００℃以上の熱処理を行うので、ＴＭＲ素子１２への熱的な影響を考慮する必要がなく、ＴＭＲ素子１２の磁気特性を維持できるという効果も得られる。
【０１３０】
＜Ｂ−５．第５の効果＞
第５に、ＴＭＲ素子１２よりも上層の配線層１４ａ、１６ａおよび１８ａを形成するためのＣｕ膜の形成後の熱処理を３００℃未満で行うので、ＴＭＲ素子１２に加わる温度履歴を、３００℃以下とすることができ、ＴＭＲ素子１２の磁気特性を維持できるという効果が得られる。
【０１３１】
ただし、ＴＭＲ素子１２よりも上層の配線層を形成するためのＣｕ膜の形成後の熱処理は３００℃未満で行うので、ＴＭＲ素子１２よりも下層の配線層との接続部分で、ＳＩＶ耐性が劣化することが懸念される。
【０１３２】
ここで、ＳＩＶに起因する不良箇所の代表的な解析結果を図２７に示す。
図２７は、下層配線２０１および上層配線２０３と、両者を繋ぐビアホール２０２の断面解析写真を示している。この写真から判るように、ＳＩＶによるボイドＶＤはビアホール２０２直下の下層配線部分に発生する。
【０１３３】
Ｃｕ膜の形成後の高温の熱処理によってＳＩＶ耐性が改善するのは、Ｃｕ膜のグレイン成長と空孔の減少によってボイドの発生が抑制されるためと考えられ、問題となるボイドＶＤが、下層配線２０１内で発生していることから、下層配線２０１を形成するためのＣｕ膜を高温（３００℃〜４５０℃）で熱処理しておけば、ＳＩＶ耐性の劣化は発生しないことが判る。従って、図２４に示すＭＲＡＭ１００において、ＴＭＲ素子１２の下層の配線層９ａを形成するためのＣｕ膜を高温（３００℃〜４５０℃）で熱処理しておけば、ＴＭＲ素子１２の上層の配線層１４ａを形成するためのＣｕ膜の形成後の熱処理を３００℃未満で行っても、ＳＩＶ耐性が劣化することを防止できる。
【０１３４】
＜Ｂ−６．第６の効果＞
また、第６の効果として、配線層１４ａよりも上層の配線層１６ａおよび１８ａについては、配線層１４ａと配線層１６ａとを接続するコンタクト部１５ａ（ビアホール）、および配線層１６ａと配線層１８ａとを接続するコンタクト部１７ａ（ビアホール）の直径を０．２μｍ以上（上限は０．５μｍ程度）としているので、ＳＩＶ耐性の低下を抑制することができる。
【０１３５】
図２８にはＳＩＶによる故障率と、ビアホール径との関係を示す。
【０１３６】
図２８において、横軸にはビアホールの直径（μｍ）を、縦軸にはＳＩＶによる故障率（任意単位）を示している。
【０１３７】
図２８より、ＳＩＶによる故障は０．２μｍ未満のビアホールで顕著に発生しており、ビアホール径を大きくすることによって故障率は下がっていることが判る。
【０１３８】
従って、ＴＭＲ素子１２よりも上層の配線形成するためのＣｕ膜については、３００℃未満の熱処理を行うが、ビアホール径を大きくすることで、ＳＩＶ耐性の低下を抑制することが可能となる。
【０１３９】
＜Ｃ．変形例＞
以上説明したＭＲＡＭ１００においては、半導体基板１側から数えて第３層目にあたる配線層９ａと、第４層目にあたる配線層１４ａとの間にＴＭＲ素子１２を設けた例を示したが、ＴＭＲ素子１２の配設位置はこれに限定されるものではない。
【０１４０】
例えば、半導体基板側から数えて第１層目にあたる配線層と、第２層目にあたる配線層との間、あるいは、半導体基板側から数えて最上層にあたる配線層と、当該配線層より１層下の配線層との間にＴＭＲ素子を配設しても良い。
【図面の簡単な説明】
【０１４１】
【図１】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図２】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図３】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図４】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図５】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図６】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図７】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図８】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図９】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１０】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１１】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１２】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１３】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１４】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１５】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１６】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１７】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１８】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図１９】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図２０】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図２１】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図２２】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図２３】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図２４】本発明に係る実施の形態の半導体装置の製造工程を説明する断面図である。
【図２５】高温保存による複数のビアホールのビアホール抵抗の変化特性を表す図である。
【図２６】ＳＩＶに起因する故障率とＣｕ膜形成後の熱処理温度との相関を示す図である。
【図２７】ＳＩＶに起因する不良箇所の代表的な解析結果を示す図である。
【図２８】ＳＩＶによる故障率と、ビアホール径との関係を示す図である。
【図２９】Ｃｕ／Ｌｏｗ−ｋ配線構造を適用したＳＯＣのＭＲＡＭ部分の断面図である。
【図３０】Ｃｕ／Ｌｏｗ−ｋ配線構造を適用したＳＯＣのＭＲＡＭ部分の断面図である。
【符号の説明】
【０１４２】
４〜７，１３〜１５，１７  層間絶縁膜、９ａ，１４ａ  配線層、１１  ストラップ配線、１２  ＴＭＲ素子。
【図１】
2007165505.tif 000003
【図２】
2007165505.tif 000004
【図３】
2007165505.tif 000005
【図４】
2007165505.tif 000006
【図５】
2007165505.tif 000007
【図６】
2007165505.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２８】
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【図２９】
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【図３０】
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【図２７】
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