(57)【要約】【課題】  短工期であり低消費電力および高駆動能力、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置の実現を可能とする製造方法を提供する。【解決手段】  ＣＭＯＳを含むパワーマネージメント半導体装置やアナログ半導体装置の製造方法において、低濃度ドレインを構成する半導体領域の上方に熱伝導度の大きい物質を付加し、ドレイン領域を拡大することで、サージ入力時でのドレイン領域の熱伝達（熱放出）を向上させることにより局所的な温度上昇を抑えることで、熱破壊を抑止し、トランジスタの設計自由度を高めたパワーマネージメント半導体装置やアナログ半導体装置を実現する。【選択図】  図１
2007165853.tif 000002
【特許請求の範囲】
【請求項１】
前記ゲート絶縁膜上に第一の多結晶シリコンを堆積し、その後不純物導入を行うことによってゲート電極を形成する工程と、
前記第一導電型の半導体基板層内に低濃度ドレインとなる第二導電型の第1の不純物拡散層を形成する工程と、
前記第1の不純物拡散層に隣接し、前記第1の不純物拡散層よりも高い不純物濃度を有する高濃度ドレインとなる第二導電型の第２の不純物拡散層を形成する工程と、
前記第１の不純物拡散層の表面に接して、かつ、前記第一導電型の半導体基板層とは反対側にシリコン絶縁膜よりも熱伝導率の高い物質からなる拡張領域を形成する工程と、
前記第２の不純物拡散層の電気的接続をとるためのコンタクトホールを形成する工程と、
配線金属を堆積し、前記コンタクトホールを通して前記第２の不純物拡散層と前記配線金属を電気的に接続する工程とを有する半導体装置の製造方法の製造方法。
【請求項２】
第一導電型の半導体基板層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極に不純物を導入する工程と、
前記第一導電型の半導体基板層内に第二導電型の少なくとも２種類の濃度の不純物拡散層を形成する工程と、
前記第一導電型の半導体基板層上に層間絶縁膜を形成する工程と、
前記第二導電型の不純物拡散層上に堆積した前記層間絶縁膜の一部を除去する工程と、
前記層間絶縁膜の一部を除去した領域上に多結晶シリコンを形成し、前記第二導電型の不純物拡散層表面と前記多結晶シリコンを接続する工程と、
前記多結晶シリコンに第二導電型の不純物を導入する工程と、
前記第二導電型の不純物拡散層の電気的接続をとるためのコンタクトホールを形成する工程と、
配線金属を堆積し、前記第二導電型の不純物拡散層と前記配線金属とを前記コンタクトホールを通して電気的に接続する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
前記第一導電型の半導体基板層は第二導電型の半導体基板に形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記多結晶シリコンの膜厚は５０ｎｍから８００ｎｍの範囲であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記多結晶シリコンに不純物を導入する工程は、イオン注入法であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
前記配線金属を堆積し、前記第二導電型の不純物拡散層と前記配線金属を前記コンタクトホールを通して電気的に接続すると同時に、前記配線金属と前記多結晶シリコンとを接続する工程を有することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項７】
前記多結晶シリコンを形成し、前記多結晶シリコンに第二導電型の不純物を導入する工程と、その後、前記多結晶シリコン上に絶縁膜を形成し、さらにその後、前記第二導電型の不純物拡散層の電気的接続をとるためのコンタクトホールを形成する工程と、配線金属を堆積することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項８】
第一導電型の半導体基板層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に多結晶シリコンを堆積し不純物導入を行う工程と、前記多結晶シリコン上にシリコン窒化膜を堆積しパターニングする工程と、前記シリコン窒化膜をマスクとして前記多結晶シリコンをパターニングし、ゲート電極を形成する工程と、前記第一導電型の半導体層内に第二導電型の少なくとも２種類の濃度の複数の不純物拡散層を形成する工程と、前記ゲート電極の側壁にシリコン窒化膜のサイドスペーサを形成する工程と、前記ゲート電極とシリコン窒化膜のサイドスペーサにさらに多結晶シリコンのサイドスペーサを形成する工程と、第一導電型の半導体基板層上に層間絶縁膜を形成する工程と、前記多結晶シリコンのサイドスペーサ上の前記層間絶縁膜の一部と、前記第二導電型の不純物拡散層上の前記層間絶縁膜の一部を除去しコンタクトホールを形成する工程と、配線金属を堆積し、前記第二導電型の不純物拡散層と前記配線金属を前記コンタクトホールを通して電気的に接続することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記配線金属を堆積し、前記第二導電型の不純物拡散層と前記配線金属を前記コンタクトホールを通して電気的に接続すると同時に前記多結晶シリコンのサイドスペーサも前記配線金属に接続することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第一導電型の半導体基板層は第二導電型の半導体基板に形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
前記シリコン窒化膜サイドスペーサの幅は０．１μｍから０．５μｍの範囲であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１２】
前記多結晶シリコンサイドスペーサの幅は０．２μｍから１．０μｍの範囲であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１３】
前記多結晶シリコンサイドスペーサに不純物を導入する工程は、イオン注入法であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１４】
第一導電型の半導体基板層上の一部に第二導電型の第一不純物拡散層を形成する工程と、前記第二導電型の第一不純物拡散層上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜が形成されていない領域に、ゲート絶縁膜を形成する工程と、前記第二導電型の第一不純物拡散層上のシリコン酸化膜の一部を除去し、前記第二導電型の不純物拡散層のシリコン表面を露出させる工程と、前記ゲート絶縁膜および前記第二導電型の不純物拡散層上絶縁膜の一部を除去した領域上に多結晶シリコンを堆積させ、前記第二導電型の不純物拡散層のシリコン表面と前記多結晶シリコンを接続する工程と、前記多結晶シリコンに第二導電型の不純物を導入する工程と、前記多結晶シリコンをパターニングして、前記ゲート絶縁膜上のゲート電極と、前記第二導電型の不純物拡散層上の拡張ドレイン領域を分離する工程と、第二導電型の第一不純物拡散層に隣接する第二導電型の第ニ不純物拡散層を形成する工程と、前記第二導電型の不純物拡散層の電気的接続をとるためのコンタクトホールを形成する工程と、配線金属を堆積し、前記第二導電型の不純物拡散層と前記配線金属を前記コンタクトホールを通して電気的に接続する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１５】
前記第二導電型の第一不純物拡散層上の絶縁膜が１００ｎｍから１２００ｎｍの膜厚であるシリコン酸化膜であることを特徴とする、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第二導電型の不純物拡散層と前記配線金属を前記コンタクトホールを通して電気的に接続すると同時に、前記第二多結晶シリコンも前記配線金属に接続する工程を有することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】
第1導電型の半導体領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられた幅と長さを有するゲート電極と、
前記ゲート電極の両側に自己整合的に設けられた、第２導電型の不純物が低濃度に拡散された低濃度ソース領域および低濃度ドレイン領域と、
前記低濃度ソース領域および前記低濃度ドレイン領域の前記ゲート電極から遠い部分に一部が重なるようにそれぞれ設けられた、第２導電型の不純物が高濃度に拡散された高濃度ソース領域および高濃度ドレイン領域と、
前記ゲート電極と前記低濃度ソース領域と前記低濃度ドレイン領域と前記高濃度ソース領域と前記高濃度ドレイン領域との上に設けられた層間絶縁膜の前記低濃度ドレイン領域の大部分と前記高濃度ドレイン領域の一部分に渡る領域に設けられた開口部で前記低濃度ドレイン領域と前記高濃度ドレイン領域とに電気的に接続するように設けられた多結晶シリコンからなる多結晶シリコンドレインと、
前記高濃度ソース領域の上に設けられたコンタクトホールを介して前記高濃度ソース領域に接続されたソース電極金属と、
前記高濃度ドレイン領域の上に設けられたコンタクトホールを介して前記高濃度ドレイン領域に接続されるとともに前記多結晶シリコンドレインに接続されたドレイン電極金属とからなるＭＯＳ型の半導体装置。
【請求項１８】
第一導電型の半導体領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられた幅と長さを有するゲート電極と、
前記ゲート電極の上に前記ゲート電極と同型に設けられたシリコン窒化膜と、
前記ゲート電極および前記シリコン窒化膜の両側に自己整合的に設けられた、第２導電型の不純物が低濃度に拡散された低濃度ソース領域および低濃度ドレイン領域と、
前記低濃度ソース領域および前記低濃度ドレイン領域の前記ゲート電極から遠い部分に一部が重なるようにそれぞれ設けられた、第二導電型の不純物が高濃度に拡散された高濃度ソース領域および高濃度ドレイン領域と、
前記ゲート電極の両側にそれぞれ設けられたシリコン窒化膜からなる第１のサイドスペーサと、
前記サイドスペーサの両側にそれぞれ設けられドレイン低濃度領域あるいはソース低濃度領域と直接接触するポリシリコンからなる第２のサイドスペーサと、
前記第２のスペーサとドレイン高濃度領域あるいはソース高濃度領域と接触するようにそれぞれ設けられたドレイン電極金属とソース電極金属とからなるＭＯＳ型の半導体装置。
【請求項１９】
前記第一導電型の半導体領域は第二導電型の半導体基板に形成されたことを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記シリコン窒化膜からなる第1のサイドスペーサの幅は０．１μｍから０．５μｍの範囲であることを特徴とする請求項１８記載の半導体装置。
【請求項２１】
前記多結晶シリコンからなる第２のサイドスペーサの幅は０．２μｍから１．０μｍの範囲であることを特徴とする請求項１８記載の半導体装置。
【請求項２２】
前記ゲート電極は多結晶シリコンからなり、さらに前記ゲート電極と同型に設けられた前記シリコン窒化膜との間にシリサイド層を有することを特徴とする請求項１８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は低電圧動作、低消費電力および高駆動能力が要求される半導体装置、特に電圧検出器(Voltage Detector、以後VDと表記)や定電圧レギュレータ(Voltage Regulator、以後VRと表記)やスイッチングレギュレータ(Switching Regulator、以後SWRと表記)などのパワーマネージメント半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来技術について、図８を基に説明する。図８は従来技術による半導体装置の製造方法を示す工程順模式的断面図であり、オフセット型のＬＤＤ構造を有するＮＭＯＳトランジスタの例である。
【０００３】
図８（ａ）において、例えばボロンを添加した抵抗率２０Ωｃｍから３０Ωｃｍの不純物濃度を有するＰ型半導体基板１４１に、例えばボロンを１×１０11atoms／cm2から１×１０13atoms／cm2のドーズ量でイオン注入し、１０００〜１２００℃で数時間〜十数時間アニールすることによりＰウェル１４２となる拡散層を形成し、ＬＯＣＯＳ法によりフィールド絶縁膜２３として例えば膜厚数千Åから１μｍの熱酸化膜を形成した後、ＭＯＳトランジスタを形成する領域の絶縁膜を除去し、ゲート絶縁膜１４４として例えば膜厚１０ｎｍから１００ｎｍの熱酸化膜を形成する。ゲート絶縁膜１４４を形成する前もしくはゲート絶縁膜１４４を形成した後にＰ型半導体基板１及びＰウェル１４２の不純物濃度を調整するためのイオン注入を行う。
【０００４】
次に図８（ｂ）において、ゲート絶縁膜１４４上に多結晶シリコンを堆積し、プリデポジションあるいはイオン注入により不純物を導入し、パターニングを行うことによりゲート電極となる多結晶シリコンゲート１４５が形成される。
【０００５】
続いて、多結晶シリコンゲート１４５からある間隔を離してドレイン高濃度領域１４６を形成するために、例えばＡｓを、シート抵抗を低減するために好ましくは１×１０14〜１×１０16atoms／cm2の濃度でイオン注入する。続いて、多結晶シリコンゲート２５をマスクとしてセルフアラインによりドレイン低濃度領域２７を形成するために、例えばリンを好ましくは１×１０12〜１×１０14atoms／cm2の濃度でイオン注入する。
【０００６】
さらに図８（ｃ）において、層間絶縁膜１４８を２００ｎｍ〜８００ｎｍ程度の膜厚堆積させる。
【０００７】
そして図８（ｄ）において、ソース高濃度領域１４６およびドレイン高濃度領域１４６領域と配線の接続をとるためのコンタクトホール１４９を形成する。続いて、配線金属をスパッタ等で形成、パターニングを行うと、ドレイン電極金属１５０とドレイン高濃度領域１４６表面がコンタクトホール１４９を通して接続される。（例えば、非特許文献を参照）
図９は従来の技術の高耐圧半導体装置の製造方法を示す模式的断面フローである。一例として厚い酸化膜をドレイン端に有する高耐圧ＭＯＳトランジスタのゲート部分からドレインにかけての構造を示している。
【０００８】
図９（ａ）において、例えばボロン添加した抵抗率２０Ωｃｍから３０Ωｃｍの不純物濃度のＰ型半導体基板１６１に、例えばボロンを１×１０11atoms／cm2から１×１０13atoms／cm2のドーズ量でイオン注入し、１０００〜１２００℃で数時間〜十数時間アニールすることにより形成する拡散層を形成しＰウェル１６２とする。ここではＰ型半導体基板にＰウエルを形成する工程を示したが、Ｎ型半導体基板にＰウェルを形成する場合も同様である。基板の導電型はどちらを選択することも可能である。
【０００９】
続いて、ＬＯＣＯＳ法を用いて厚い酸化膜を形成する。シリコン窒化膜（図示せず）を堆積、パターニングしたあと、不純物例えばリンを１×１０11atoms／cm2から１×１０13atoms／cm2イオン注入し、その後、厚い酸化膜、例えば膜厚０．２μｍから２μｍの熱酸化膜を選択的に形成する。このような工程を経て、厚い酸化膜１６４の下にドレイン低濃度不純物領域１６３ができあがる。
【００１０】
次に、図９（ｂ）に示すように、一度薄い酸化膜を除去した後、ゲート絶縁膜１６５を形成する。
【００１１】
続いて、図９（ｃ）に示すように、多結晶シリコン１６７を堆積し、プリデポジションあるいはイオン注入により不純物を導入する。
【００１２】
さらに、図９（ｄ）に示すように、多結晶シリコン１６７のパターニングを行うことによりゲート電極となる多結晶シリコンゲート１６８を形成する。
【００１３】
そして、図９（ｅ）に示すように、シート抵抗を低減するために、例えばＡｓを好ましくは１×１０14〜１×１０16atoms／cm2の濃度でイオン注入し、ソース（図示せず）およびドレイン高濃度領域１７０を形成する。
【非特許文献１】前田和夫著「はじめての半導体プロセス」、工業調査会、２０００年１２月１０日、ｐ３０
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記の従来の製造方法による半導体装置においては、ある程度の高さの、接合耐圧、表面ブレイクダウン耐圧、スナップバック耐圧、あるいは低いインパクトイオン化率を得るために、より濃度の薄いドレイン領域を形成しようとすると、ＥＳＤ耐圧が減少する方向にあり、ＥＳＤ耐圧規格を満たすことができない場合が出てくる。また、大きなドレイン電流を流したとき、低濃度領域における特に抵抗が高い部分で自己発熱が起き、電流集中が起こることにより素子が破壊するという現象も見られる。
【００１５】
すなわちトランジスタの重要な各特性と、ＥＳＤ耐圧の両立ができないことがあり、トランジスタのサイズを大きくして何とか特性、規格を満たすのが精一杯で、その結果チップ面積の増大に伴うコストアップは容認しなければならない、という問題があった。
【００１６】
また、一般的にコンタクト領域における配線金属のカバレッジは良好ではなく、平坦部におけるの配線厚さの２０％程度となっていることが多い。これが電流密度を制限する要因のひとつでもあり、結果としてコンタクト領域の面積を大きくしないと大電流を流すことは困難であった。
【００１７】
本発明は以上のような点に着目してなされたもので、本発明は十分なＥＳＤ耐圧を満たしつつ、熱破壊が起き難く、しかも面積の小さいトランジスタを形成することで結果的には低コストであり、寄生抵抗の小さい半導体装置の実現を可能とする製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明は次の手段を用いた。
（１）  第一導電型の半導体基板層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第一の多結晶シリコンを堆積し、その後不純物導入を行うことによってゲート電極を形成する工程と、前記第一導電型の半導体基板層内に第二導電型の少なくとも２種類の濃度の不純物拡散層を形成する工程と、前記第二導電型の不純物拡散層の電気的接続をとるためのコンタクトホールを形成する工程と、配線金属を堆積し、前記コンタクトホールを通して前記第二導電型の不純物拡散層と前記配線金属を電気的に接続する工程を有する半導体装置の製造方法において、前記第二導電型の拡散層のうち不純物濃度がより低濃度である方の領域上で接続され、前記第ニ導電型の半導体領域表面よりも高い位置に、第二導電型の拡張領域を付加することとした。
（２）  第一導電型の半導体基板層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に不純物を導入する工程と、前記第一導電型の半導体層内に第二導電型の少なくとも２種類の濃度の不純物拡散層を形成する工程と、第一導電型の半導体基板層上に層間絶縁膜を形成する工程と、前記第二導電型の不純物拡散層上に堆積した前記層間絶縁膜の一部を除去する工程と、前記第二導電型の不純物拡散層上に堆積した前記層間絶縁膜の一部を除去した領域上に多結晶シリコンを形成し、前記第二導電型の不純物拡散層表面と前記多結晶シリコンを接続する工程と、前記多結晶シリコンに第二導電型の不純物を導入する工程と、前記第二導電型の不純物拡散層と配線金属の電気的接続をとるためのコンタクトホールを形成する工程と、前記配線金属を堆積し、前記第二導電型の不純物拡散層と配線金属を電気的に接続すると同時に前記第二導電型の不純物拡散層と前記多結晶シリコンとを接続する工程とした。
（３）  （２）において第一導電型の半導体基板層は第二導電型の半導体基板に形成することとした。
（４）  （２）において多結晶シリコンの膜厚は５０ｎｍから８００ｎｍの範囲であるとした。
（５）（２）において多結晶シリコンに不純物を導入する工程は、イオン注入法であることとした。
（６）（２）において、配線金属を堆積し、前記第二導電型の不純物拡散層と前記配線金属を前記コンタクトホールを通して電気的に接続すると同時に、前記配線金属と前記多結晶シリコンとを接続する工程とした。
（７）（２）において、多結晶シリコンを形成し、多結晶シリコンに第二導電型の不純物を導入する工程と、その後、多結晶シリコン上に絶縁膜を形成し、さらにその後、第二導電型の不純物拡散層の電気的接続をとるためのコンタクトホールを形成する工程と、配線金属を堆積する工程とした。
（８）  第一導電型の半導体基板層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に多結晶シリコンを堆積し不純物導入を行う工程と、前記多結晶シリコン上にシリコン窒化膜を堆積しパターニングする工程と、前記シリコン窒化膜をマスクとして前記多結晶シリコンをパターニングし、ゲート電極を形成する工程と、前記第一導電型の半導体層内に第二導電型の少なくとも２種類の濃度の複数の不純物拡散層を形成する工程と、前記ゲート電極の側壁にシリコン窒化膜のサイドスペーサを形成する工程と、前記ゲート電極とシリコン窒化膜のサイドスペーサにさらに多結晶シリコンのサイドスペーサを形成する工程と、第一導電型の半導体基板層上に層間絶縁膜を形成する工程と、前記多結晶シリコンのサイドスペーサ上の前記層間絶縁膜の一部と、前記第二導電型の不純物拡散層上の前記層間絶縁膜の一部を除去しコンタクトホールを形成する工程と、配線金属を堆積し、前記多結晶シリコンのサイドスペーサおよび前記第二導電型の不純物拡散層と前記配線金属を前記コンタクトホールを通して電気的に接続すること工程とした。
（９）（８）において配線金属を堆積し、第二導電型の不純物拡散層と配線金属をコンタクトホールを通して電気的に接続すると同時に多結晶シリコンのサイドスペーサも配線金属に接続するこ工程とした。
（１０）（８）において第一導電型の半導体基板層は第二導電型の半導体基板に形成する工程とした。
（１１）  （５）においてシリコン窒化膜サイドスペーサの幅は０．１μｍから０．５μｍの範囲である工程とした。
（１２）（５）において多結晶シリコンサイドスペーサの幅は０．２μｍから１．０μｍの範囲である工程とした。
（１３）（５）において多結晶シリコンサイドスペーサに不純物を導入する工程は、イオン注入法である工程とした。
（１４）第一導電型の半導体基板層上の一部に第二導電型の第一不純物拡散層を形成する工程と、前記第二導電型の第一不純物拡散層上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜が形成されていない領域に、ゲート絶縁膜を形成する工程と、前記第二導電型の第一不純物拡散層上のシリコン酸化膜の一部を除去し、前記第二導電型の不純物拡散層のシリコン表面を露出させる工程と、前記ゲート絶縁膜および前記第二導電型の不純物拡散層上絶縁膜の一部を除去した領域上に多結晶シリコンを堆積させ、前記第二導電型の不純物拡散層のシリコン表面と前記多結晶シリコンを接続する工程と、前記多結晶シリコンに第二導電型の不純物を導入する工程と、前記多結晶シリコンをパターニングして、前記ゲート絶縁膜上のゲート電極と、前記第二導電型の不純物拡散層上の拡張ドレイン領域を分離する工程と、第二導電型の第一不純物拡散層に隣接する第二導電型の第ニ不純物拡散層を形成する工程と、前記第二導電型の不純物拡散層の電気的接続をとるためのコンタクトホールを形成する工程と、配線金属を堆積し、前記第二導電型の不純物拡散層と前記配線金属を前記コンタクトホールを通して電気的に接続する工程とした。
（１５）  （１４）において、第二導電型の第一不純物拡散層上の絶縁膜が１００ｎｍから１２００ｎｍの膜厚であるシリコン酸化膜であることとした。
（１６）（１４）において、第二導電型の不純物拡散層と配線金属を、コンタクトホールを通して電気的に接続すると同時に、第二多結晶シリコンも配線金属に接続する工程とした。
【発明の効果】
【００１９】
上述したように、本発明はＣＭＯＳを含むパワーマネージメント半導体装置やアナログ半導体装置の製造方法であり、ＭＯＳトランジスタにおけるドレイン低濃度領域のシリコン表面の一部およびその上方に、導電率および熱伝導率の高い物質からなる拡張領域を配置し接続することで、通常の回路動作時はドレイン抵抗の低減に寄与し、高電流での動作時やＥＳＤサージ入力時にはドレイン低濃度領域で発生する熱の拡散を促進し、温度上昇を抑制することで、シリコンの熱破壊を抑止することが可能となり、ＥＳＤ耐圧および素子破壊耐性が向上する。さらに、ドレイン低濃度領域の濃度設定の自由度が増すため、所望のトランジスタ特性を実現することが容易となるという効果もある。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２１】
図１は本発明による半導体装置の製造方法に係る第一の実施例を示す模式的断面フローである。
【００２２】
図１（ａ）において、例えばボロン添加した抵抗率２０Ωｃｍから３０Ωｃｍの不純物濃度のＰ型半導体基板１に、例えばボロンを１×１０11atoms／cm2から１×１０13atoms／cm2のドーズ量でイオン注入し、１０００〜１２００℃で数時間〜十数時間アニールすることにより拡散層であるＰウェル２を形成する。ここではＰ型半導体基板にＰウエルを形成する工程を示したが、Ｎ型半導体基板にＰウェルを形成する場合も同様である。基板の導電型は本発明の本質とは関係ない。
【００２３】
続いて、ＬＯＣＯＳ法により、例えば膜厚数千Åから１μｍの熱酸化膜を形成しフィールド絶縁膜３とした後、ＭＯＳトランジスタを形成する領域の絶縁膜を除去し、例えば膜厚１０ｎｍから１００ｎｍの熱酸化膜によりゲート絶縁膜４を形成する。ゲート絶縁膜４を形成する前もしくはゲート絶縁膜４を形成した後にＰ型半導体基板１及びＰウェル２の不純物濃度を調整するためのイオン注入を行う。引き続いて、ゲート絶縁膜５上に多結晶シリコンを堆積し、プリデポジションあるいはイオン注入により不純物を導入し、パターニングを行うことによりゲート電極となる多結晶シリコンゲート５を形成する。
【００２４】
続いて、シート抵抗を低減するために例えばＡｓを好ましくは１×１０14〜１×１０16atoms／cm2の濃度で多結晶シリコンゲート５からある間隔を離してイオン注入し、ドレイン高濃度領域７を形成する。続いて、多結晶シリコンゲート５をマスクとしてセルフアライン(自己整合的)になるように、例えばリンを好ましくは１×１０12〜１×１０14atoms／cm2の濃度でイオン注入し、ドレイン低濃度領域８を形成する。
【００２５】
続いて、層間絶縁膜６を２００ｎｍ〜８００ｎｍ程度の膜厚で堆積させる。
【００２６】
図１（ｂ）において、ドレイン低濃度領域８およびドレイン高濃度領域７上で多結晶シリコンゲート５からある間隔を離れた領域の層間絶縁膜６の一部を除去し、ドレイン低濃度領域８およびドレイン高濃度領域７上のシリコン表面を露出させる。
【００２７】
図１（ｃ）において、図１（ｂ）で露出させたドレイン低濃度領域８およびドレイン高濃度領域７上のシリコン表面に多結晶シリコンを堆積してから、不純物を導入し、パターニングを行うことにより、多結晶シリコンドレイン１１を形成する。不純物としては例えばリンを好ましくは１×１０14〜１×１０16atoms／cm2の濃度でイオン注入する。
【００２８】
次に図１（ｄ）において、ソースおよびドレイン領域と配線の接続をとるためのコンタクトホール１２、１３を形成する。その後、配線金属をスパッタで形成、パターニングを行うと、配線金属とドレイン表面がコンタクトホールを通して接続すると同時に、ドレイン低濃度領域８上の多結晶シリコンドレイン１１とドレイン電極金属１７が接続される。なお、多結晶シリコンドレイン１１とドレイン電極金属１７は必ずしも接続する必要はない。ＥＳＤ耐量、トランジスタ耐圧、ドレイン電流量等を考慮して、どちらか選択すれば良い。
【００２９】
図２は本発明の半導体装置の製造方法に係る第二の実施例を示す模式的断面フローである。
【００３０】
図２（ａ）において、例えばボロン添加した抵抗率２０Ωｃｍから３０Ωｃｍの不純物濃度のＰ型半導体基板２１に、例えばボロンを１×１０11atoms／cm2から１×１０13atoms／cm2のドーズ量でイオン注入し、１０００〜１２００℃で数時間〜十数時間アニールすることにより拡散層であるＰウェル２２を形成する。ここではＰ型半導体基板にＰウエルを形成する工程を示したが、Ｎ型半導体基板にＰウェルを形成する場合も同様である。基板の導電型は本発明の本質とは関係ない。
【００３１】
続いて、ＬＯＣＯＳ法によりフィールド絶縁膜２３、例えば膜厚数千Åから１μｍの熱酸化膜を形成した後、ＭＯＳトランジスタを形成する領域の絶縁膜を除去し、ゲート絶縁膜２４、例えば膜厚１０ｎｍから１００ｎｍの熱酸化膜を形成する。ゲート絶縁膜２４を形成する前もしくはゲート絶縁膜２４を形成した後にＰ型半導体基板２１及びＰウェル２２の不純物濃度を調整するためのイオン注入を行う。引き続いて、ゲート絶縁膜２４上に多結晶シリコンを堆積し、プリデポジションあるいはイオン注入により不純物を導入し、パターニングを行うことによりゲート電極となる多結晶シリコンゲート２５が形成される。
【００３２】
続いて、多結晶シリコンゲート２５からある間隔を離してドレイン高濃度領域２７、例えばＡｓを、シート抵抗を低減するため好ましくは１×１０14〜１×１０16atoms／cm2の濃度でイオン注入する。続いて、多結晶シリコンゲート２５をマスクとしてセルフアラインによりドレイン低濃度領域２８、例えばリンを好ましくは１×１０12〜１×１０14atoms／cm2の濃度でイオン注入する。
【００３３】
続いて、層間絶縁膜２６を２００ｎｍ〜８００ｎｍ程度の膜厚堆積させる。
【００３４】
図２（ｂ）において、ドレイン低濃度領域２８およびドレイン高濃度領域２７上で多結晶シリコンゲート２５からある間隔を離れた領域の層間絶縁膜２６の一部を除去し、ドレイン低濃度領域２８およびドレイン高濃度領域２７上に、それぞれドレイン低濃度領域コンタクトホール３１、およびドレイン高濃度領域コンタクトホール３２を形成し、シリコン表面を露出させる。
【００３５】
図２（ｃ）において、配線金属層３４をスパッタで所望の厚みで全面に堆積させる。
【００３６】
次に図２（ｄ）において、配線金属層３４をパターニングし、ソース電極３５およびドレイン高濃度領域電極３７と、ドレイン低濃度領域金属層３６が形成される。
【００３７】
図３は本発明の半導体装置の製造方法に係る第三の実施例を示す模式的断面フローである。
【００３８】
図３（ａ）において、例えばボロンを添加した抵抗率２０Ωｃｍから３０Ωｃｍの不純物濃度を有するＰ型半導体基板４１に、例えばボロンを１×１０11atoms／cm2から１×１０13atoms／cm2のドーズ量でイオン注入し、１０００〜１２００℃で数時間〜十数時間アニールすることにより拡散層であるＰウェル４２を形成する。ここではＰ型半導体基板にＰウエルを形成する工程を示したが、Ｎ型半導体基板にＰウェルを形成する場合も同様である。基板の導電型は本発明の本質とは関係ない。
【００３９】
続いて、ＬＯＣＯＳ法によりフィールド絶縁膜４３、例えば膜厚数千Åから１μｍの熱酸化膜を形成した後、ＭＯＳトランジスタを形成する領域の絶縁膜を除去し、ゲート絶縁膜４４、例えば膜厚５ｎｍから１００ｎｍの熱酸化膜を形成する。ゲート絶縁膜４４を形成する前もしくはゲート絶縁膜４４を形成した後にＰ型半導体基板４１及びＰウェル４２の不純物濃度を調整するためのイオン注入を行う。引き続いて、ゲート絶縁膜４４上に多結晶シリコンを堆積し、プリデポジションあるいはイオン注入により不純物を導入する。さらにシリコン窒化膜を堆積、パターニングを行うことでゲート電極上シリコン窒化膜４６を有する形状となる。ここで、好ましくは多結晶シリコンの膜厚は１００ｎｍ〜５００ｎｍ、シリコン窒化膜の膜厚は３０ｎｍ〜１００ｎｍの範囲である。また、多結晶シリコン膜とシリコン窒化膜のあいだに、ＷＳｉ等のシリサイド層を堆積しても良い。
【００４０】
その後、ゲート電極上シリコン窒化膜４６をマスクとして多結晶シリコンをパターニングすることにより、ゲート電極となる多結晶シリコンゲート４５が形成される。
【００４１】
続いて、例えばＡｓを、シート抵抗を低減するため好ましくは１×１０14〜１×１０16atoms／cm2の濃度で多結晶シリコンゲート４５からある間隔を離してイオン注入することでドレイン高濃度領域４７およびソース高濃度領域４９を形成する。続いて、多結晶シリコンゲート５およびシリコン窒化膜４６をマスクとしてセルフアラインとなるよう、例えばリンを好ましくは１×１０12〜１×１０14atoms／cm2の濃度でイオン注入することでドレイン低濃度領域４８およびソース低濃度領域５０を形成する。
【００４２】
図３（ｂ）において、再びシリコン窒化膜を堆積し、異方性エッチング行うことによりシリコン窒化膜サイドスペーサ５１が形成される。この後、Ｗｅｔエッチングにより、ソースおよびドレイン上の酸化膜を除去しておく。なお、多結晶シリコンゲート４５とゲート電極上シリコン窒化膜４６の膜厚、およびサイドスペーサを構成するシリコン窒化膜の膜厚を制御することにより、シリコン窒化膜サイドスペーサ５１の横方向の幅を様々に変えることができる。シリコン窒化膜の膜厚は好ましくは、１００ｎｍ〜５００ｎｍであり、横方向の幅は０．１〜０．５μｍである。また、シリコン窒化膜のエッチング条件によっては、同時にソースおよびドレイン上の酸化膜も除去されるときもあるので、その後のＷｅｔエッチングは行う必要がない場合もある。
【００４３】
次に図３（ｃ）において、図３（ｂ）で露出させたドレイン低濃度領域４８およびドレイン高濃度領域４７上のシリコン表面に第２の多結晶シリコンを堆積、プリデポジションあるいはイオン注入にて不純物を導入後、異方性エッチング行うことにより、多結晶シリコンサイドスペーサ５２が形成される。この多結晶シリコンサイドスペーサ５２の不純物の導入量を様々に変えることにより、ＥＳＤ耐量およびドレイン抵抗の制御を行うことができる。
【００４４】
このようにして、ソース高濃度領域４９、ソース低濃度領域５０の一部およびドレイン高濃度領域４７、ドレイン低濃度領域４８のシリコン表面は多結晶シリコンサイドスペーサと接続されることになる。多結晶シリコンゲート４５とゲート電極上シリコン窒化膜４６の膜厚、およびサイドスペーサを構成するシリコン窒化膜の膜厚とサイドスペーサを構成する多結晶シリコンの堆積膜厚を制御することにより、多結晶シリコンサイドスペーサ５２の横方向の長さを様々に変えることができる。好ましくは、多結晶シリコンサイドスペーサ５２の横方向の長さは、０．２μｍ〜１．０μｍである。特に、多結晶シリコンサイドスペーサ５２とドレイン低濃度領域４８およびドレイン高濃度領域４７上のシリコン表面の接触面積を制御することができる。
【００４５】
不純物はソースおよびドレインと同導電型とし、ここではたとえばリンを好ましくは１×１０14〜５×１０16atoms／cm2の濃度でイオン注入する。
【００４６】
次に図３（ｄ）において、層間絶縁膜５４を２００ｎｍ〜８００ｎｍ程度の膜厚堆積させる。続いてソースおよびドレイン領域と配線の接続をとるためのコンタクトホールを形成する。コンタクトホールはその一部が多結晶シリコンサイドスペーサ５２上にくるよう形成する。好ましくは、コンタクトホールと多結晶シリコンサイドスペーサのオーバーラップ長さは、０．２μｍ〜１．０μｍである。その後、配線金属をスパッタで形成、パターニングを行うと、配線金属とドレイン表面がコンタクトホールを通して接続すると同時に、ドレイン低濃度領域４８上の多結晶シリコンサイドスペーサ５２とドレイン電極金属５３が接続される。多結晶シリコンゲート４５からドレイン電極金属５３までの距離は多結晶シリコンサイドスペーサ５２の膜厚によって一義的に決まる為、ばらつきによるマージンを考慮する必要がなく、最小寸法にて設計が可能であるため、素子を最小化できる。なお、多結晶シリコンサイドスペーサ５２とドレイン電極金属５３は必ずしも接続する必要はない。所望の電気特性、トランジスタサイズ等を考慮して、接続するか、しないかを選択すべきである。
【００４７】
図４は本発明の半導体装置の製造方法に係る第四の実施例を示す模式的断面フローである。
【００４８】
図４（ａ）において、例えばボロンを添加した抵抗率２０Ωｃｍから３０Ωｃｍの不純物濃度のＰ型半導体基板６１に、例えばボロンを１×１０11atoms／cm2から１×１０13atoms／cm2のドーズ量でイオン注入し、１０００〜１２００℃で数時間〜十数時間アニールすることにより拡散層であるＰウェル６２を形成する。ここではＰ型半導体基板にＰウエルを形成する工程を示したが、Ｎ型半導体基板にＰウェルを形成する場合も同様である。基板の導電型は本発明の本質とは関係ない。
【００４９】
続いて、ＬＯＣＯＳ法によりフィールド絶縁膜６３、例えば膜厚数千Åから１μｍの熱酸化膜を形成した後、ＭＯＳトランジスタを形成する領域の絶縁膜を除去し、ゲート絶縁膜６４、例えば膜厚５ｎｍから１００ｎｍの熱酸化膜を形成する。ゲート絶縁膜６４を形成する前もしくはゲート絶縁膜６４を形成した後にＰ型半導体基板６１及びＰウェル６２の不純物濃度を調整するためのイオン注入を行う。引き続いて、ゲート絶縁膜４５上に多結晶シリコンを堆積し、プリデポジションあるいはイオン注入により不純物を導入する。さらにシリコン窒化膜を堆積、パターニングを行うことでゲート電極上シリコン窒化膜６６を有する形状となる。ここで、好ましくは多結晶シリコンの膜厚は１００ｎｍ〜５００ｎｍ、シリコン窒化膜の膜厚は３０ｎｍ〜１００ｎｍとなるよう設定する。また、多結晶シリコン膜とシリコン窒化膜のあいだに、ＷＳｉ等のシリサイド層を堆積しても良い。
【００５０】
その後、ゲート電極上シリコン窒化膜６６をマスクとして多結晶シリコンをパターニングすることにより、ゲート電極となる多結晶シリコンゲート６５が形成される。
【００５１】
続いて、例えばＡｓを、シート抵抗を低減するため好ましくは１×１０14〜１×１０16atoms／cm2の濃度で多結晶シリコンゲート６５からある間隔を離してイオン注入することでドレイン高濃度領域６７およびソース高濃度領域６９を形成する。続いて、多結晶シリコンゲート６５およびシリコン窒化膜６６をマスクとしてセルフアラインにより、ドレイン低濃度領域６８およびソース低濃度領域７０を、例えばリンを好ましくは１×１０12〜１×１０14atoms／cm2の濃度でイオン注入することで形成する。
【００５２】
図４（ｂ）において、再びシリコン窒化膜を堆積し、異方性エッチング行うことによりシリコン窒化膜サイドスペーサ７１が形成される。なお、多結晶シリコンゲート６５とゲート電極上シリコン窒化膜６６の膜厚、およびサイドスペーサを構成するシリコン窒化膜の膜厚を制御することにより、シリコン窒化膜サイドスペーサ７１の横方向の幅を様々に変えることができる。シリコン窒化膜の膜厚は好ましくは、１００ｎｍ〜５００ｎｍであり、横方向の幅は０．１〜０．５μｍである。
【００５３】
次に図４（ｃ）において、層間絶縁膜７４を２００ｎｍ〜８００ｎｍ程度の膜厚全面に堆積させる。
【００５４】
次に図４（ｄ）において、続いてソースおよびドレイン領域の低濃度領域上、高濃度領域上それぞれのコンタクトホールを形成する。その後、Ａｌ−Ｓｉ−Ｃｕ等の金属をスパッタで形成、パターニングを行うと、それぞれのコンタクトホールを通してＡｌ−Ｓｉ−Ｃｕ金属層とソースおよびドレイン表面が接続し、ドレイン高濃度領域電極７６、ドレイン低濃度領域金属層７５、ソース高濃度領域電極７８、ソース低濃度領域金属層７７が形成される。なお、ソース低濃度領域上においては、必ずしもコンタクトホールおよび金属層を形成する必要はない。
【００５５】
図５は本発明の半導体装置の製造方法に係る第五の実施例を示す模式的断面フローである。厚い酸化膜をドレイン端に有する高耐圧ＭＯＳトランジスタのゲート部分からドレインにかけての構造を示している
図５（ａ）において、例えばボロン添加した抵抗率２０Ωｃｍから３０Ωｃｍの不純物濃度のＰ型半導体基板８１に、例えばボロンを１×１０11atoms／cm2から１×１０13atoms／cm2のドーズ量でイオン注入し、１０００〜１２００℃で数時間〜十数時間アニールすることにより拡散層であるＰウェル８２を形成する。ここではＰ型半導体基板にＰウエルを形成する工程を示したが、Ｎ型半導体基板にＰウェルを形成する場合も同様である。基板の導電型は本発明の本質とは関係ない。
【００５６】
続いて、ＬＯＣＯＳ法を用いて厚い酸化膜を形成する。それはシリコン窒化膜（図示せず）を堆積、パターニングしたあと、不純物たとえばリンを１×１０11atoms／cm2から１×１０13atoms／cm2イオン注入し、その後、厚い酸化膜、例えば膜厚０．２μｍから２μｍの熱酸化膜を形成する。このような工程を経て、厚い酸化膜８４の下にドレイン低濃度不純物領域８３ができあがる。さらにその後ゲート絶縁膜８５を形成しておく。
【００５７】
その後、図５（ｂ）に示すように、厚い酸化膜８４の一部をエッチングによって除去し、ドレイン低濃度領域窓８６をあける。エッチングは異方性エッチングあるいは異方性エッチングと等方性エッチングの２段階により行われ、ドレイン低濃度領域８３の表面を露出させる。ドレイン低濃度領域窓８６から薄い酸化膜であるゲート絶縁膜８５までの距離は、所望の電気特性、例えば、耐圧を考慮して決められる。
【００５８】
続いて、図５（ｃ）に示すように、多結晶シリコン８７を堆積し、プリデポジションあるいはイオン注入により不純物を導入する。
【００５９】
続いて、図５（ｄ）に示すように、多結晶シリコン８７のパターニングを行うことによりゲート電極となる多結晶シリコンゲート８８とドレイン低濃度領域上のドレイン多結晶シリコン領域８９が形成される。
【００６０】
続いて、図５（ｅ）に示すように、ソース（図示せず）およびドレイン高濃度領域９０、を形成するため、例えばＡｓを、シート抵抗を低減するため好ましくは１×１０14〜１×１０16atoms／cm2の濃度でイオン注入する。その後、配線形成工程を行うが、このとき、ドレイン高濃度領域９０に接続される電極を、ドレイン多結晶シリコン領域８９に接続する場合もしない場合もある。所望のトランジスタ耐圧、ＥＳＤ耐圧、駆動能力を考慮して最適な設定にすれば良い。
【００６１】
図６は本発明の半導体装置の製造方法に係る第六の実施例を示す模式的断面フローである。厚い酸化膜をドレイン端に有する高耐圧ＭＯＳトランジスタのゲート部分からドレインにかけての構造を示している
図６（ａ）において、例えばボロンを添加した抵抗率２０Ωｃｍから３０Ωｃｍの不純物濃度のＰ型半導体基板１０１、例えばボロンを１×１０11atoms／cm2から１×１０13atoms／cm2のドーズ量でイオン注入し、１０００〜１２００℃で数時間〜十数時間アニールすることにより拡散層であるＰウェル１０２を形成する。ここではＰ型半導体基板にＰウエルを形成する工程を示したが、Ｎ型半導体基板にＰウェルを形成する場合も同様である。基板の導電型は本発明の本質とは関係ない。
【００６２】
続いて、ＬＯＣＯＳ法を用いて厚い酸化膜を形成する。それはシリコン窒化膜（図示せず）を堆積、パターニングしたあと、不純物たとえばリンを１×１０11atoms／cm2から１×１０13atoms／cm2イオン注入し、その後、厚い酸化膜として例えば膜厚０．２μｍから２μｍの熱酸化膜を形成する。このような工程を経て、厚い酸化膜１０４の下にドレイン低濃度不純物領域１０３ができあがる。さらにその後ゲート絶縁膜１０５を形成しておく。
【００６３】
続いて、図６（ｂ）に示すように、多結晶シリコンを堆積し、プリデポジションあるいはイオン注入により不純物を導入する。続いて、多結晶シリコンのパターニングを行うことによりゲート電極となる多結晶シリコンゲート１０８が形成される
その後、図６（ｃ）に示すように、厚い酸化膜１０４の一部をエッチングによって除去し、ドレイン低濃度領域窓１０６をあける。エッチングは異方性エッチングあるいは異方性エッチングと等方性エッチングの２段階により行われ、ドレイン低濃度領域１０３の表面を露出させる。ドレイン低濃度領域窓１０６から薄い酸化膜であるゲート絶縁膜１０５までの距離は、所望の電気特性、例えば、耐圧を考慮して決められる。
【００６４】
続いて、図６（ｄ）に示すように、再び多結晶シリコンを堆積し、プリデポジションあるいはイオン注入により不純物を導入する。続いて、多結晶シリコンのパターニングを行うことにより、ドレイン低濃度領域上のドレイン多結晶シリコン領域１０９が形成される。
【００６５】
続いて、図６（ｅ）に示すように、ソース（図示せず）およびドレイン高濃度領域１１０、を形成するため、例えばＡｓをシート抵抗を低減するため好ましくは１×１０14〜１×１０16atoms／cm2の濃度でイオン注入する。その後、配線形成工程を行うが、このとき、ドレイン高濃度領域１１０に接続される電極を、ドレイン多結晶シリコン領域１０９に接続する場合もしない場合もある。所望のトランジスタ耐圧、ＥＳＤ耐圧、駆動能力を考慮して最適な設定にすれば良い。
【００６６】
図７は本発明の半導体装置の製造方法に係る第六の実施例を示す模式的断面フローである。厚い酸化膜をドレイン端に有する高耐圧ＭＯＳトランジスタのゲート部分からドレインにかけての構造を示している
図７（ａ）において、例えばボロンを添加した抵抗率２０Ωｃｍから３０Ωｃｍの不純物濃度のＰ型半導体基板１２１に、例えばボロンを１×１０11atoms／cm2から１×１０13atoms／cm2のドーズ量でイオン注入し、１０００〜１２００℃で数時間〜十数時間アニールすることにより拡散層であるＰウェル１２２を形成する。ここではＰ型半導体基板にＰウエルを形成する工程を示したが、Ｎ型半導体基板にＰウェルを形成する場合も同様である。基板の導電型は本発明の本質とは関係ない。
【００６７】
続いて、ＬＯＣＯＳ法を用いて厚い酸化膜を形成する。それはシリコン窒化膜（図示せず）を堆積、パターニングしたあと、不純物たとえばリンを１×１０11atoms／cm2から１×１０13atoms／cm2イオン注入し、その後、厚い酸化膜として、例えば膜厚０．２μｍから２μｍの熱酸化膜を形成する。このような工程を経て、厚い酸化膜１２４の下にドレイン低濃度不純物領域１２３ができあがる。さらにその後ゲート絶縁膜１２５を形成しておく。
【００６８】
続いて、図７（ｂ）に示すように、多結晶シリコンを堆積し、プリデポジションあるいはイオン注入により不純物を導入する。続いて、多結晶シリコンのパターニングを行うことによりゲート電極となる多結晶シリコンゲート１２８が形成される
その後、図７（ｃ）に示すように、厚い酸化膜１２４の一部をエッチングによって除去し、ドレイン低濃度領域窓１２６をあける。エッチングは異方性エッチングあるいは異方性エッチングと等方性エッチングの２段階により行われ、ドレイン低濃度領域１２３の表面を露出させる。ドレイン低濃度領域窓１２６から薄い酸化膜であるゲート絶縁膜１２５までの距離は、所望の電気特性、例えば、ＥＳＤ耐量、トランジスタ耐圧等を考慮して決められる。
【００６９】
続いて、図７（ｄ）に示すように、ソース（図示せず）およびドレイン高濃度領域１３０を形成するため、例えばＡｓを、シート抵抗を低減するため好ましくは１×１０14〜１×１０16atoms／cm2の濃度でイオン注入する。その後層間絶縁膜１３１を堆積する。
【００７０】
続いて、図７（ｅ）に示すように、層間絶縁膜１３１をパターニングして、低濃度領域１２３表面および高濃度ドレイン領域１３０の表面を露出させる。この後、Ａｌ−Ｓｉ−Ｃｕ等の金属層を堆積し、パターニングすることにより、ドレイン低濃度領域金属層１３２およびドレイン高濃度領域電極１３３が形成される。
【図面の簡単な説明】
【００７１】
【図１】本発明による半導体装置の製造方法に係る第一の実施例を示す工程順模式的断面図
【図２】本発明による半導体装置の製造方法に係る第二の実施例を示す工程順模式的断面図
【図３】本発明による半導体装置の製造方法に係る第三の実施例を示す工程順模式的断面図
【図４】本発明による半導体装置の製造方法に係る第四の実施例を示す工程順模式的断面図
【図５】本発明による半導体装置の製造方法に係る第五の実施例を示す工程順模式的断面図
【図６】本発明による半導体装置の製造方法に係る第六の実施例を示す工程順模式的断面図
【図７】本発明による半導体装置の製造方法に係る第七の実施例を示す工程順模式的断面図
【図８】従来の半導体装置の製造方法の工程順模式的断面図
【図９】従来の高耐圧半導体装置の製造方法の工程順模式的断面図
【符号の説明】
【００７２】
１、２１、４１、６１，８１、１０１，１２１  Ｐ型半導体基板
２、２２、４２、６２、８２、１０２、１２２  Ｐウェル
３、２３、４３、６３、８４、１０４、１２４  フィールド絶縁膜
４、２４、４４、６４、８５、１０５、１２５  ゲート絶縁膜
５、２５、４５、６５、８８、１０８、１２８  多結晶シリコンゲート
６、２６、５４、７４、８７、１３１  層間絶縁膜
７、２７、４７、６７、９０、１１０、１３０  ドレイン高濃度領域
８、２８、４８、６８、８３、１０３、１２３  ドレイン低濃度領域
９、２９、４９、６９  ソース高濃度領域
１０、３０、５０、７０  ソース低濃度領域
１１、８９、１０９    多結晶シリコンドレイン
１７、５３    ドレイン電極金属
１５、３５    ソース電極金属
３１  ドレイン低濃度領域コンタクトホール
３２  ドレイン高濃度領域コンタクトホール
３３  ソース高濃度領域コンタクトホール
３４  金属層
３６、７５、１３２  ドレイン低濃度領域金属層
３７、７６、１３３  ドレイン高濃度領域電極
７７  ソース低濃度領域金属層
７８  ソース高濃度領域金属層
４６、６６  ゲート電極上部シリコン窒化膜
５１、７１  シリコン窒化膜サイドスペーサ
５２  多結晶シリコンサイドスペーサ
８６、１０６、１２６  低濃度ドレイン領域コンタクトホール
【図１】
2007165853.tif 000003
【図２】
2007165853.tif 000004
【図３】
2007165853.tif 000005
【図４】
2007165853.tif 000006
【図５】
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【図６】
2007165853.tif 000008
【図７】
2007165853.tif 000009
【図８】
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【図９】
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