(57)【要約】【課題】高耐圧相補型ＭＩＳＦＥＴと低耐圧相補型ＭＩＳＦＥＴを同一半導体基板上に形成する半導体集積回路装置のデュアルゲート化を実現する。【解決手段】高耐圧ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するために行うＰのイオン注入エネルギーを、高耐圧ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するために行うＢのイオン注入エネルギーよりも大きくする。また、ｐチャネル型ＭＩＳＦＥＴ形成領域のアンドープシリコン膜にＢをイオン注入してｐ型シリコン膜９ｐに変換する際、ゲート絶縁膜８との界面近傍におけるｐ型シリコン膜９ｐのＢ濃度を２×１０２０atom/cm３以下に制御する。【選択図】図１０
2007165361.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１領域に低耐圧ｐチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第２領域に低耐圧ｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第３領域に高耐圧ｐチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第４領域に高耐圧ｎチャネル型ＭＩＳＦＥＴを形成する半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の第１領域に前記低耐圧ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのｎ型不純物を第１のエネルギーでイオン注入する工程と、
（ｂ）前記半導体基板の第３領域に前記高耐圧ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのｎ型不純物を、前記第１のエネルギーよりも大きい第３のエネルギーでイオン注入する工程と、
（ｃ）前記半導体基板の第１および第２領域に第１ゲート絶縁膜を形成する工程と、
（ｄ）前記半導体基板の第３および第４領域に前記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜を形成する工程と、
（ｅ）前記半導体基板の第１領域にｐ型シリコン膜を含むゲート電極を有する前記低耐圧ｐチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第２領域にｎ型シリコン膜を含むゲート電極を有する前記低耐圧ｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第３領域にｐ型シリコン膜を含むゲート電極を有する前記高耐圧ｐチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第４領域にｎ型シリコン膜を含むゲート電極を有する前記高耐圧ｎチャネル型ＭＩＳＦＥＴを形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記高耐圧ｐチャネル型ＭＩＳＦＥＴおよび前記高耐圧ｎチャネル型ＭＩＳＦＥＴのそれぞれの前記ゲート電極には、５Ｖ以上の電圧が印加されることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
前記第１ゲート絶縁膜の酸化膜換算膜厚は１０ｎｍ未満であり、前記第２ゲート絶縁膜の酸化膜換算膜厚は１０ｎｍ以上であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項４】
前記高耐圧ｐチャネル型ＭＩＳＦＥＴおよび前記高耐圧ｎチャネル型ＭＩＳＦＥＴは、不揮発性メモリの昇圧回路を構成することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項５】
前記工程（ｅ）は、
（ｅ１）前記半導体基板上にアンドープシリコン膜を形成する工程と、
（ｅ２）前記半導体基板の第１および第３領域の前記アンドープシリコン膜にｐ型不純物をイオン注入してｐ型シリコン膜に変換する工程と、
（ｅ３）前記半導体基板の第２および第４領域の前記アンドープシリコン膜にｎ型不純物をイオン注入してｎ型シリコン膜に変換する工程と、
（ｅ４）前記工程（ｅ３）の後、第３のフォトレジスト膜をマスクにして、前記ｐ型シリコン膜および前記ｎ型シリコン膜をパターニングすることによって、前記半導体基板の第１および第３領域に前記ｐ型シリコン膜を含むゲート電極を形成し、前記半導体基板の第２および第４領域に前記ｎ型シリコン膜を含むゲート電極を形成する工程と、
を含むことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項６】
前記高耐圧ｐチャネル型ＭＩＳＦＥＴのゲート電極を構成する前記ｐ型シリコン膜中のｐ型不純物濃度を、前記第２ゲート絶縁膜との界面近傍で２×１０２０atom/cm３以下にすることを特徴とする請求項１または５記載の半導体集積回路装置の製造方法。
【請求項７】
前記工程（ｅ）は、
（ｅ１）前記半導体基板上にアンドープシリコン膜を形成する工程と、
（ｅ２）前記アンドープシリコン膜をパターニングすることによって、前記半導体基板の第１乃至第４領域のそれぞれに前記アンドープシリコン膜を含むゲート電極を形成する工程と、
（ｅ３）前記工程（ｅ２）の後、前記半導体基板の第１および第３領域にｐ型不純物をイオン注入することによって、前記第１領域に前記低耐圧ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを形成し、前記第３領域に前記高耐圧ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを形成し、前記第１および第３領域の前記アンドープシリコン膜をｐ型シリコン膜に変換する工程と、
（ｅ４）前記工程（ｅ２）の後、前記半導体基板の第２および第４領域にｎ型不純物をイオン注入することによって、前記第２領域に前記低耐圧ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを形成し、前記第４領域に前記高耐圧ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを形成し、前記第２および第４領域の前記アンドープシリコン膜をｎ型シリコン膜に変換する工程と、
を含むことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項８】
前記工程（ａ）の後に、
（ｆ）前記半導体基板の第２領域に前記低耐圧ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのｐ型不純物を第２のエネルギーでイオン注入する工程と、
（ｇ）前記半導体基板の第４領域に前記高耐圧ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのｐ型不純物を第４のエネルギーでイオン注入する工程と、
を有することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項９】
半導体基板の第１領域に低耐圧ｐチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第２領域に低耐圧ｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第３領域に高耐圧ｐチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第４領域に高耐圧ｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第５領域に中耐圧ｐチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第６領域に中耐圧ｎチャネル型ＭＩＳＦＥＴを形成する半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の第１および第５領域に前記低耐圧ｐチャネル型ＭＩＳＦＥＴおよび前記中耐圧ｐチャネル型ＭＩＳＦＥＴのそれぞれのしきい値電圧を調整するためのｎ型不純物を第１のエネルギーでイオン注入する工程と、
（ｂ）前記半導体基板の第３領域に前記高耐圧ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのｎ型不純物を、前記第１のエネルギーよりも大きい第３のエネルギーでイオン注入する工程と、
（ｃ）前記半導体基板の第１および第２領域に第１ゲート絶縁膜を形成し、
（ｄ）前記半導体基板の第３および第４領域に前記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜を形成し、
（ｅ）前記半導体基板の第５および第６領域に前記第１ゲート絶縁膜よりも厚く、前記第２ゲート絶縁膜よりも薄い第３ゲート絶縁膜を形成する工程と、
（ｆ）前記半導体基板の第１領域にｐ型シリコン膜を含むゲート電極を有する前記低耐圧ｐチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第２領域にｎ型シリコン膜を含むゲート電極を有する前記低耐圧ｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第３領域にｐ型シリコン膜を含むゲート電極を有する前記高耐圧ｐチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第４領域にｎ型シリコン膜を含むゲート電極を有する前記高耐圧ｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第５領域にｐ型シリコン膜を含むゲート電極を有する前記中耐圧ｐチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第６領域にｎ型シリコン膜を含むゲート電極を有する前記中耐圧ｎチャネル型ＭＩＳＦＥＴを形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
前記高耐圧ｐチャネル型ＭＩＳＦＥＴおよび前記高耐圧ｎチャネル型ＭＩＳＦＥＴのそれぞれの前記ゲート電極には、５Ｖ以上の電圧が印加されることを特徴とする請求項９記載の半導体集積回路装置の製造方法。
【請求項１１】
前記第１および第３ゲート絶縁膜の酸化膜換算膜厚は１０ｎｍ未満であり、前記第２ゲート絶縁膜の酸化膜換算膜厚は１０ｎｍ以上であることを特徴とする請求項９記載の半導体集積回路装置の製造方法。
【請求項１２】
前記高耐圧ｐチャネル型ＭＩＳＦＥＴおよび前記高耐圧ｎチャネル型ＭＩＳＦＥＴは、不揮発性メモリの昇圧回路を構成することを特徴とする請求項９記載の半導体集積回路装置の製造方法。
【請求項１３】
前記工程（ｆ）は、
（ｆ１）前記半導体基板上にアンドープシリコン膜を形成する工程と、
（ｆ２）前記半導体基板の第１、第３および第５領域の前記アンドープシリコン膜にｐ型不純物をイオン注入してｐ型シリコン膜に変換する工程と、
（ｆ３）前記半導体基板の第２、第４および第６領域の前記アンドープシリコン膜にｎ型不純物をイオン注入してｎ型シリコン膜に変換する工程と、
（ｆ４）前記工程（ｆ３）の後、第３のフォトレジスト膜をマスクにして、前記ｐ型シリコン膜および前記ｎ型シリコン膜をパターニングすることによって、前記半導体基板の第１、第３および第５領域に前記ｐ型シリコン膜を含むゲート電極を形成し、前記半導体基板の第２、第４および第６領域に前記ｎ型シリコン膜を含むゲート電極を形成する工程と、
を含むことを特徴とする請求項９記載の半導体集積回路装置の製造方法。
【請求項１４】
前記高耐圧ｐチャネル型ＭＩＳＦＥＴのゲート電極を構成する前記ｐ型シリコン膜中のｐ型不純物濃度を、前記第２ゲート絶縁膜との界面近傍で２×１０２０atom/cm３以下にすることを特徴とする請求項９または１３記載の半導体集積回路装置の製造方法。
【請求項１５】
前記工程（ａ）の後に、
（ｇ）前記半導体基板の第２および第６領域に前記低耐圧ｎチャネル型ＭＩＳＦＥＴおよび前記中耐圧ｎチャネル型ＭＩＳＦＥＴのそれぞれのしきい値電圧を調整するためのｐ型不純物を第２のエネルギーでイオン注入する工程と、
（ｈ）前記半導体基板の第４領域に前記高耐圧ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのｐ型不純物を第４のエネルギーでイオン注入する工程と、
を有することを特徴とする請求項９記載の半導体集積回路装置の製造方法。
【請求項１６】
半導体基板上に形成された複数の第１ＭＩＳＦＥＴと、
前記第１ＭＩＳＦＥＴよりも相対的に低い電圧で駆動する複数の第２ＭＩＳＦＥＴとを有する半導体集積回路装置であって、
前記複数の第１ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴを有し、
前記複数の第２ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴを有し、
前記複数の第１、第２ＭＩＳＦＥＴのｐチャネル型ＭＩＳＦＥＴは、ｐ型の不純物を含むゲート電極を有し、
前記複数の第１、第２ＭＩＳＦＥＴのｎチャネル型ＭＩＳＦＥＴは、ｎ型の不純物を含むゲート電極を有し、
前記複数の第１ＭＩＳＦＥＴのｐチャネル型ＭＩＳＦＥＴの閾値調整用の半導体領域の濃度ピークは、前記複数の第２ＭＩＳＦＥＴのｐチャネル型ＭＩＳＦＥＴの閾値調整用の半導体領域の濃度ピークよりも深い位置に形成されていることを特徴とする半導体集積回路装置。
【請求項１７】
前記複数の第１ＭＩＳＦＥＴは、その動作時にゲート電極に印可される電圧が５Ｖ以上であることを特徴とする請求項１６記載の半導体集積回路装置。
【請求項１８】
前記複数の第１ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、前記複数の第２ＭＩＳＦＥＴのゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項１６および１７記載の半導体集積回路装置。
【請求項１９】
前記複数の第１ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、１０ｎｍ以上であることを特徴とする請求項１８記載の半導体集積回路装置。
【請求項２０】
前記複数の第１ＭＩＳＦＥＴのゲート電極はｐ型の不純物を有する多結晶シリコン膜で構成され、
前記第１ＭＩＳＦＥＴのゲート絶縁膜と前記多結晶シリコン膜との界面近傍での、前記多結晶シリコン膜の不純物濃度は、２×１０２０atom/cm３以下であることを特徴とする請求項１６記載の半導体集積回路装置。
【請求項２１】
前記複数の第１ＭＩＳＦＥＴのゲート電極のゲート長は、前記複数の第２ＭＩＳＦＥＴのゲート電極のゲート長よりも長いことを特徴とする請求項１６記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、高耐圧相補型ＭＩＳＦＥＴと低耐圧相補型ＭＩＳＦＥＴを同一半導体基板上に形成する半導体集積回路装置およびその製造に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、相補型ＭＩＳＦＥＴを使って回路を構成する半導体デバイスは、ｎチャネル型ＭＩＳＦＥＴのゲート電極をｎ型の多結晶シリコン膜で構成し、ｐチャネル型ＭＩＳＦＥＴのゲート電極をｐ型の多結晶シリコン膜で構成するデュアルゲート構造を採用している。
【０００３】
これは、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極を共にｎ型の多結晶シリコン膜で構成した場合、ｐチャネル型ＭＩＳＦＥＴが埋め込みチャネル型となり、素子を微細化したときに短チャネル効果が顕著になることから、工程を増やしてでもデュアルゲート構造を採用し、短チャネル効果を抑えて素子の微細化を推進する必要があるためである。
【０００４】
デュアルゲート構造の相補型ＭＩＳＦＥＴを有する半導体集積回路装置については、例えば特開平１１−１９５７１３号公報（特許文献１）、特開平９−２６０５０９号公報（特許文献２）および特開平１０−５０８５７号公報（特許文献３）などに記載がある。
【特許文献１】特開平１１−１９５７１３号公報
【特許文献２】特開平９−２６０５０９号公報
【特許文献３】特開平１０−５０８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電気的にデータの書き換えが可能な不揮発性メモリは、メモリアレイと周辺回路とからなり、周辺回路は、さらに低耐圧相補型ＭＩＳＦＥＴで構成される回路と高耐圧相補型ＭＩＳＦＥＴで構成される回路とからなる。低耐圧相補型ＭＩＳＦＥＴで構成される回路は、例えばセンスアンプ、カラムデコーダ、ロウデコーダなどであり、高耐圧相補型ＭＩＳＦＥＴで構成される回路は、例えば昇圧回路である。
【０００６】
上記不揮発性メモリにおいても、ｐチャネル型ＭＩＳＦＥＴを埋め込みチャネル型で構成した場合には、素子が微細化されるにつれてしきい値電圧のばらつきといった短チャネル効果が顕在化することから、ｐチャネル型ＭＩＳＦＥＴをｎチャネル型ＭＩＳＦＥＴと同じ表面チャネル型にすることが望まれている。
【０００７】
ところが、不揮発性メモリにおいては、昇圧回路のｐチャネル型ＭＩＳＦＥＴを表面チャネル型にした場合、ＮＢＴ寿命が劣化するという問題があることから、デュアルゲート構造を採用することが困難であった。
【０００８】
ＮＢＴ寿命の劣化とは、ｐチャネル型ＭＩＳＦＥＴのチャネルに存在するホールが基板界面のＳｉ結合と電気化学反応を起こすことによって界面順位が発生し、しきい値電圧の変動と電流劣化を起こす現象であり、高温や、ゲート負バイアスによって加速されるという性質がある。埋め込みチャネル型でｎ＋ゲートのｐチャネル型ＭＩＳＦＥＴは、表面チャネル型でｐ＋ゲートのｐチャネル型ＭＩＳＦＥＴに対して仕事関数差が約１Ｖあり、ＭＩＳＦＥＴのゲート電極に印可される電圧が高いために、ＮＢＴ寿命の劣化が生じ難い。これに対し、特にゲート電極に５Ｖ以上の高電圧が印加される昇圧回路のｐチャネル型ＭＩＳＦＥＴを表面チャネル型にした場合は、ＮＢＴ寿命の劣化が顕著となり、信頼性の低下を招くことになる。
【０００９】
本発明の目的は、高耐圧相補型ＭＩＳＦＥＴと低耐圧相補型ＭＩＳＦＥＴを同一半導体基板上に形成する半導体集積回路装置のデュアルゲート化を実現する技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、半導体基板の第１領域に低耐圧ｐチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第２領域に低耐圧ｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第３領域に高耐圧ｐチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第４領域に高耐圧ｎチャネル型ＭＩＳＦＥＴを形成する半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の第１領域に前記低耐圧ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのｎ型不純物を第１のエネルギーでイオン注入する工程と、
（ｂ）前記半導体基板の第３領域に前記高耐圧ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのｎ型不純物を、前記第１のエネルギーよりも大きい第３のエネルギーでイオン注入する工程と、
（ｃ）前記半導体基板の第１および第２領域に第１ゲート絶縁膜を形成する工程、
（ｄ）前記半導体基板の第３および第４領域に前記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜を形成する工程、
（ｅ）前記半導体基板の第１領域にｐ型シリコン膜を含むゲート電極を有する前記低耐圧ｐチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第２領域にｎ型シリコン膜を含むゲート電極を有する前記低耐圧ｎチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第３領域にｐ型シリコン膜を含むゲート電極を有する前記高耐圧ｐチャネル型ＭＩＳＦＥＴを形成し、前記半導体基板の第４領域にｎ型シリコン膜を含むゲート電極を有する前記高耐圧ｎチャネル型ＭＩＳＦＥＴを形成する工程とを含むものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
高耐圧ｐチャネル型ＭＩＳＦＥＴを表面チャネル型にしてもＮＢＴ寿命の劣化が抑制できるので、高耐圧相補型ＭＩＳＦＥＴと低耐圧相補型ＭＩＳＦＥＴを同一半導体基板上に形成する半導体集積回路装置のデュアルゲート化を実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
図１〜図１７を参照しながら、本実施の形態の不揮発性メモリの製造方法を工程順に説明する。この不揮発性メモリは、メモリアレイと周辺回路とからなり、周辺回路は、さらに低耐圧相補型ＭＩＳＦＥＴで構成される回路と高耐圧相補型ＭＩＳＦＥＴで構成される回路とからなる。低耐圧相補型ＭＩＳＦＥＴのゲート電極には、例えば１．５Ｖの電圧が印加され、高耐圧相補型ＭＩＳＦＥＴのゲート電極には、例えば５Ｖ以上の電圧が印加される。
【００１７】
低耐圧相補型ＭＩＳＦＥＴで構成される回路は、例えばセンスアンプ、カラムデコーダ、ロウデコーダなどであり、高耐圧相補型ＭＩＳＦＥＴで構成される回路は、例えば昇圧回路である。従って、図にはメモリアレイ領域の他に、周辺回路領域として低耐圧相補型ＭＩＳＦＥＴ形成領域および高耐圧相補型ＭＩＳＦＥＴ形成領域を示す。また、以下で示される不純物のドーズ量および注入エネルギーは、好ましい一態様を示すものであって、それに限定されるものではない。
【００１８】
なお、本実施の形態でｐ型と表現した場合、ボロン（Ｂ）やフッ化ボロン（ＢＦ２）などの不純物が注入されたｐ型の導電型を示すものとする。同様に、ｎ型と表現した場合、リン（Ｐ）や砒素（Ａｓ）などの不純物が注入されたｎ型の導電型を示すものとする。
【００１９】
まず、図１に示すように、ｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１に素子分離溝２を形成する。素子分離溝２を形成するには、例えば窒化シリコン膜をマスクに用いたドライエッチングで基板１に溝を形成し、続いて基板１上にＣＶＤ法で酸化シリコン膜３を堆積した後、溝の外部の酸化シリコン膜３を化学的機械研磨法で除去する。
【００２０】
次に、図２に示すように、基板１の全面にＰ（リン）をイオン注入する。このイオン注入は、ウエルアイソレーション用のｎ型埋込み層を形成するために行う。Ｐのドーズ量は、１×１０１３atom/cm２とし、注入エネルギーは、１０００ｋｅＶとする。
【００２１】
次に、図３に示すように、基板１上にフォトレジスト膜４０を形成し、このフォトレジスト膜４０をマスクにして高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域の基板１にＰ（リン）をイオン注入する。Ｐの注入エネルギーは、５００ｋｅＶ、２００ｋｅＶおよび６０ｋｅＶの３種類とし、ドーズ量は、いずれも１×１０１２atom/cm２とする。ここで、５００ｋｅＶおよび２００ｋｅＶのエネルギーで注入するＰは、ｎ型ウエルを形成するためのものである。また、６０ｋｅＶのエネルギーで注入するＰは、高耐圧ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのものである。
【００２２】
次に、図４に示すように、基板１上にフォトレジスト膜４１を形成し、このフォトレジスト膜４１をマスクにしてメモリアレイ領域および高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域の基板１にＢ（ホウ素）をイオン注入する。Ｂの注入エネルギーおよびドーズ量は、（１）３００ｋｅＶ、５×１０１２atom/cm２、（２）１５０ｋｅＶ、３×１０１２atom/cm２、（３）５０ｋｅＶ、１×１０１２atom/cm２の３種類とする。ここで、３００ｋｅＶおよび１５０ｋｅＶのエネルギーで注入するＢは、ｐ型ウエルを形成するためのものである。また、５０ｋｅＶのエネルギーで注入するＢは、メモリセルのトランジスタおよび高耐圧ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのものである。
【００２３】
次に、図５に示すように、基板１上にフォトレジスト膜４２を形成し、このフォトレジスト膜４２をマスクにして低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域の基板１にＰをイオン注入する。Ｐの注入エネルギーおよびドーズ量は、（１）３００ｋｅＶ、２×１０１３atom/cm２、（２）１００ｋｅＶ、２×１０１２atom/cm２、（３）４０ｋｅＶ、１×１０１３atom/cm２の３種類とする。ここで、３００ｋｅＶおよび１００ｋｅＶのエネルギーで注入するＰは、ｎ型ウエルを形成するためのものである。また、４０ｋｅＶのエネルギーで注入するＰは、低耐圧ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのものである。
【００２４】
すなわち、本実施の形態では、高耐圧ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するために行うＰのイオン注入エネルギーを、低耐圧ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するために行うＰのイオン注入エネルギーよりも大きくする。言い換えれば、高耐圧ｐチャネル型ＭＩＳＦＥＴの閾値電圧調整用のウエル（半導体領域）は、低耐圧ｐチャネル型ＭＩＳＦＥＴの閾値電圧調整用のウエル（半導体領域）よりも基板表面から深い位置に形成されている。すなわち、その濃度ピークが深い位置になるように形成されている。
【００２５】
次に、図６に示すように、基板１上にフォトレジスト膜４３を形成し、このフォトレジスト膜４３をマスクにして低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域の基板１にＢおよびＢＦ２（フッ化ホウ素）をイオン注入する。Ｂの注入エネルギーおよびドーズ量は、（１）２００ｋｅＶ、２×１０１３atom/cm２および（２）５０ｋｅＶ、２×１０１２atom/cm２の２種類とし、ＢＦ２の注入エネルギーおよびドーズ量は、６０ｋｅＶ、２×１０１３atom/cm２とする。ここで、２００ｋｅＶのエネルギーで注入するＢは、ｐ型ウエルを形成するためのものである。また、５０ｋｅＶのエネルギーで注入するＢおよび６０ｋｅＶのエネルギーで注入するＢＦ２は、低耐圧ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのものである。
【００２６】
なお、上記した４種類のフォトレジスト膜４０、４１、４２、４３をマスクにして行うイオン注入の順序は、任意である。
【００２７】
次に、図７に示すように、基板１を熱処理し、上記した不純物を基板１内に活性化させることによって、基板１の全面にｎ型埋込み層４を形成する。また、基板１のメモリセル領域と高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域とにｐ型ウエル５ｐを形成し、高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域にｎ型ウエル５ｎを形成する。さらに、基板１の低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域にｐ型ウエル６ｐを形成し、低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域にｎ型ウエル６ｎを形成する。なお、本実施の形態では、発明の理解を容易にするため、図２で示したウエルアイソレーション用のｎ型埋込み層４、図３で示した注入エネルギーが５００ｋｅＶで形成されたｎ型ウエル５ｎ、図４で示した注入エネルギーが３００ｋｅＶで形成されたｐ型ウエル５ｐ、図５で示した注入エネルギーが３００ｋｅＶで形成されたｎ型ウエル６ｎ、図６で示した注入エネルギーが２００ｋｅＶで形成されたｐ型ウエル６ｐのものを代表して図示している。以降の図面も同様である。
【００２８】
次に、図８に示すように、基板１の表面をウェット洗浄した後、基板１を熱酸化することによって、ｐ型ウエル５ｐ、６ｐおよびｎ型ウエル５ｎ、６ｎのそれぞれの表面にゲート酸化膜７、８を形成する。低耐圧ＭＩＳＦＥＴ形成領域には、膜厚が１０ｎｍ未満、例えば３〜４ｎｍ程度の薄いゲート酸化膜７を形成し、メモリアレイ領域および高耐圧ＭＩＳＦＥＴ形成領域には、耐圧を確保するために、膜厚が１０ｎｍ以上、例えば１９ｎｍ程度の厚いゲート酸化膜８を形成する。
【００２９】
上記２種類のゲート酸化膜７、８を形成するには、まず基板１を熱酸化することによって、ｐ型ウエル５ｐ、６ｐおよびｎ型ウエル５ｎ、６ｎのそれぞれの表面に膜厚１８ｎｍ程度の厚いゲート酸化膜８を形成する。次に、高耐圧ＭＩＳＦＥＴ形成領域（ｐ型ウエル５ｐおよびｎ型ウエル５ｎ）およびメモリアレイ領域（ｐ型ウエル５ｐ）のそれぞれの上部をフォトレジスト膜(図示せず)で覆い、低耐圧ＭＩＳＦＥＴ形成領域（ｐ型ウエル６ｐおよびｎ型ウエル６ｎ）の表面のゲート酸化膜８をウェットエッチングで除去する。次に、フォトレジスト膜を除去した後、基板１をもう一度熱酸化することによって、低耐圧ＭＩＳＦＥＴ形成領域（ｐ型ウエル６ｐおよびｎ型ウエル６ｎ）の表面に３〜４ｎｍ程度の薄いゲート酸化膜７を形成する。
【００３０】
次に、図９に示すように、基板１上にＣＶＤ法で膜厚２５０ｎｍ程度のアンドープシリコン膜９Ａを堆積した後、アンドープシリコン膜９Ａの表面を保護するために、その上部にＣＶＤ法で膜厚２０ｎｍ程度の薄い酸化シリコン膜１１を堆積する。
【００３１】
次に、図１０に示すように、酸化シリコン膜１１上にフォトレジスト膜４４を形成し、このフォトレジスト膜４４をマスクにしてｐチャネル型ＭＩＳＦＥＴ形成領域のアンドープシリコン膜９ＡにＢ（ホウ素）をイオン注入することによって、この領域のアンドープシリコン膜９Ａをｐ型シリコン膜９ｐに変換する。ここで、Ｂのドーズ量を４×１０１５atom/cm２とし、注入エネルギーを１０ｋｅＶとすることにより、ゲート酸化膜７、８との界面近傍におけるｐ型シリコン膜９ｐのＢ濃度を２×１０２０atom/cm３以下に制御する。
【００３２】
次に、図１１に示すように、酸化シリコン膜１１上にフォトレジスト膜４５を形成し、このフォトレジスト膜４５をマスクにしてｎチャネル型ＭＩＳＦＥＴ形成領域のアンドープシリコン膜９ＡにＰ（リン）をイオン注入することによって、この領域のアンドープシリコン膜９Ａをｎ型シリコン膜９ｎに変える。Ｐのドーズ量は、４×１０１５atom/cm２とし、注入エネルギーは、２０ｋｅＶとする。なお、上記した２種類のフォトレジスト膜４４、４５をマスクにして行うイオン注入の順序は、任意である。
【００３３】
次に、図１２に示すように、フォトレジスト膜４６をマスクにして酸化シリコン膜１１、ｎ型シリコン膜９ｎおよびｐ型シリコン膜９ｐをドライエッチングすることにより、メモリアレイ領域にｎ型シリコン膜９ｎからなるコントロールゲート１２を形成する。また、周辺回路領域にｎ型シリコン膜９ｎからなるゲート電極１３とｐ型シリコン膜９ｐからなるゲート電極１４とを形成する。
【００３４】
次に、図１３に示すように、基板１上にＯＮＯ膜１５を形成した後、ＯＮＯ膜１５の上部にＣＶＤ法で堆積したｎ型多結晶シリコン膜１６ｎを異方性エッチングすることによって、コントロールゲート１２および周辺回路のゲート電極１３、１４のそれぞれの両側壁にｎ型多結晶シリコン膜１６ｎを残す。ＯＮＯ膜１５は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の３層膜で構成される絶縁膜である。２層の酸化シリコン膜は、基板１を熱酸化することによって形成し、窒化シリコン膜は、ＣＶＤ法で形成する。
【００３５】
次に、図１４に示すように、メモリセル領域の一部を覆うフォトレジスト膜（以下、図示を省略する）をマスクにしてｎ型多結晶シリコン膜１６ｎをエッチングすることにより、コントロールゲート１２の一方の側壁にｎ型多結晶シリコン膜１６ｎからなるメモリゲート１６を形成する。続いて、基板１の表面に露出しているＯＮＯ膜１５をフッ酸およびリン酸でウェットエッチングすることにより、メモリゲート１６で覆われた領域（コントロールゲート１２の一方の側壁とメモリゲート１６の下部）のみにＯＮＯ膜１５を残す。
【００３６】
次に、図１５に示すように、フォトレジスト膜をマスクにして周辺回路領域のｎチャネル型ＭＩＳＦＥＴ形成領域にＰまたはＡｓ（ヒ素)をイオン注入することによって、ｎ−型半導体領域１７を形成する。また、このとき、メモリアレイ領域の一部にもＰまたはＡｓをイオン注入することによって、ｎ−型半導体領域１７を形成する。周辺回路領域のｎ−型半導体領域１７は、ｎチャネル型ＭＩＳＦＥＴをＬＤＤ構造にするためのエクステンション領域であり、メモリアレイ領域のｎ−型半導体領域１７は、メモリセルのコントロールトランジスタをＬＤＤ構造にするためのエクステンション領域である。
【００３７】
次に、フォトレジスト膜をマスクにして周辺回路領域のｐチャネル型ＭＩＳＦＥＴ形成領域にＢＦ２をイオン注入することによって、ｐ−型半導体領域１８を形成する。ｐ−型半導体領域１８は、ｐチャネル型ＭＩＳＦＥＴをＬＤＤ構造にするためのエクステンション領域である。なお、ｎ−型半導体領域１７を形成するためのイオン注入とｐ−型半導体領域１８を形成するためのイオン注入は、上記と逆の順序で行ってもよい。
【００３８】
次に、図１６に示すように、メモリアレイ領域に形成されたコントロールゲート１２およびメモリゲート１６のそれぞれの一方の側壁にサイドウォールスペーサ１９を形成する。また、周辺回路領域のゲート電極１３およびゲート電極１４のそれぞれの両側壁にサイドウォールスペーサ１９を形成する。サイドウォールスペーサ１９は、基板１上にＣＶＤ法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。
【００３９】
次に、フォトレジスト膜をマスクにしてメモリアレイ領域および周辺回路領域のｎチャネル型ＭＩＳＦＥＴ形成領域にＰまたはＡｓをイオン注入する。これにより、メモリアレイ領域にｎ＋型半導体領域（ソース領域、ドレイン領域）２１が形成され、メモリセルＭＣが完成する。また、周辺回路領域にｎ＋型半導体領域（ソース領域、ドレイン領域）２１が形成され、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＱＬＮ）および高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＱＨＮ）が完成する。
【００４０】
次に、フォトレジスト膜をマスクにして周辺回路領域のｐチャネル型ＭＩＳＦＥＴ形成領域にＢをイオン注入する。これにより、周辺回路領域にｐ＋型半導体領域（ソース領域、ドレイン領域）２２が形成され、低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＬＰ）および高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＨＰ）が完成する。
【００４１】
次に、図１７に示すように、基板１上にＣＶＤ法で窒化シリコン膜２３と酸化シリコン膜２４とを堆積した後、窒化シリコン膜２３と酸化シリコン膜２４とにコンタクトホール２５を形成する。続いて、コンタクトホール２５の内部に窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜とからなるプラグ２６を埋め込んだ後、メモリアレイ領域の酸化シリコン膜２４上にアルミニウム（Ａｌ）合金膜からなるデータ線ＤＬを形成し、周辺回路領域の酸化シリコン膜２４上にＡｌ合金膜からなるに配線２７を形成する。その後、配線２７の上層に層間絶縁膜を挟んで複数の配線を形成するが、それらの図示は省略する。
【００４２】
このように、本実施の形態では、昇圧回路を構成する高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＨＰ）のしきい値電圧を調整するために行うＰのイオン注入エネルギーを低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＬＰ）のしきい値電圧を調整するために行うＰのイオン注入エネルギーよりも大きくする。また、高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＨＰ）のゲート電極１４中のＢ濃度は、ゲート酸化膜８との界面近傍で２×１０２０atom/cm３以下となるように制御する。
【００４３】
これにより、高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＨＰ）を表面チャネル型にしてもＮＢＴ寿命の劣化が抑制できる。この理由としては、以下のことが挙げられる。チャネルイオン注入のエネルギーを上げることで、チャネルのホール密度を下げ、ホールと基板界面との反応を抑制することができる。また、界面の密度を２×１０２０atom/cm３以下とすることで、ゲートを空乏化しやすくし、ゲート負バイアス時の電界を緩和することができる。
【００４４】
従って、信頼性を低下させることなく高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＨＰ）を表面チャネル型にすることが可能となるので、チャネルの不純物ばらつきに対する感度が鈍くなり、しきい値電圧の変動が減少する。さらに、高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＨＰ）の短チャネル特性が向上するので、微細化が容易になる。
【００４５】
高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＨＰ）を表面チャネル型にした場合、埋め込みチャネル型に比べてキャリアの移動度が低下し、同一サイズのＭＩＳＦＥＴでは電流が低下するものの、上記した短チャネル特性の改善によって素子の微細化が可能となるので、全体としてトランジスタの電流を増加することができる。
【００４６】
（実施の形態２）
図１８〜図２６を参照しながら、本実施の形態の不揮発性メモリの製造方法を工程順に説明する。この不揮発性メモリは、メモリアレイと周辺回路とからなり、周辺回路は、さらに低耐圧相補型ＭＩＳＦＥＴで構成される回路と、中耐圧相補型ＭＩＳＦＥＴで構成される回路と、高耐圧相補型ＭＩＳＦＥＴで構成される回路とからなる。低耐圧相補型ＭＩＳＦＥＴのゲート電極には、例えば１．５Ｖの電圧が印加され、中耐圧相補型ＭＩＳＦＥＴのゲート電極には、例えば３．３Ｖの電圧が印加され、高耐圧相補型ＭＩＳＦＥＴのゲート電極には、例えば５Ｖ以上の電圧が印加される。
【００４７】
低耐圧相補型ＭＩＳＦＥＴで構成される回路は、例えばセンスアンプ、カラムデコーダ、ロウデコーダなどである。中耐圧相補型ＭＩＳＦＥＴで構成される回路は、例えば入出力回路である。高耐圧相補型ＭＩＳＦＥＴで構成される回路は、例えば昇圧回路である。本実施の形態は、中耐圧相補型ＭＩＳＦＥＴの製造工程が加わった以外は、前記実施の形態１の製造工程と同一である。
【００４８】
まず、図１８に示すように、前記実施の形態１と同様の方法で基板１に素子分離溝２を形成した後、図１９に示すように、ウエルアイソレーション用のｎ型埋込み層を形成するために、基板１の全面にＰをイオン注入する。Ｐのドーズ量は、１×１０１３atom/cm２とし、注入エネルギーは、１０００ｋｅＶとする。
【００４９】
次に、図２０に示すように、基板１上にフォトレジスト膜５０を形成し、このフォトレジスト膜５０をマスクにして高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域の基板１にＰをイオン注入する。Ｐの注入エネルギーは、５００ｋｅＶ、２００ｋｅＶおよび６０ｋｅＶの３種類とし、ドーズ量は、いずれも１×１０１２atom/cm２とする。ここで、５００ｋｅＶおよび２００ｋｅＶのエネルギーで注入するＰは、ｎ型ウエルを形成するためのものである。また、６０ｋｅＶのエネルギーで注入するＰは、高耐圧ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのものである。
【００５０】
次に、図２１に示すように、基板１上にフォトレジスト膜５１を形成し、このフォトレジスト膜５１をマスクにして高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域の基板１にＢをイオン注入する。このとき、図示しないメモリアレイ領域の基板１にもＢをイオン注入する。Ｂの注入エネルギーおよびドーズ量は、（１）３００ｋｅＶ、５×１０１２atom/cm２、（２）１５０ｋｅＶ、３×１０１２atom/cm２、（３）５０ｋｅＶ、１×１０１２atom/cm２の３種類とする。ここで、３００ｋｅＶおよび１５０ｋｅＶのエネルギーで注入するＢは、ｐ型ウエルを形成するためのものである。また、５０ｋｅＶのエネルギーで注入するＢは、メモリセルのトランジスタおよび高耐圧ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのものである。
【００５１】
次に、図２２に示すように、基板１上にフォトレジスト膜５２を形成し、このフォトレジスト膜５２をマスクにして低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域および中耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域の基板１にＰをイオン注入する。Ｐの注入エネルギーおよびドーズ量は、（１）３００ｋｅＶ、２×１０１３atom/cm２、（２）１００ｋｅＶ、２×１０１２atom/cm２、（３）４０ｋｅＶ、１×１０１３atom/cm２の３種類とする。ここで、３００ｋｅＶおよび１００ｋｅＶのエネルギーで注入するＰは、ｎ型ウエルを形成するためのものである。また、４０ｋｅＶのエネルギーで注入するＰは、低耐圧ｐチャネル型ＭＩＳＦＥＴおよび中耐圧ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのものである。
【００５２】
すなわち、本実施の形態では、前記実施の形態１と同じく、高耐圧ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するために行うＰのイオン注入エネルギーを、低耐圧ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するために行うＰのイオン注入エネルギーよりも大きくする。
【００５３】
次に、図２３に示すように、基板１上にフォトレジスト膜５３を形成し、このフォトレジスト膜５３をマスクにして低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域および中耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域の基板１にＢおよびＢＦ２をイオン注入する。Ｂの注入エネルギーおよびドーズ量は、（１）２００ｋｅＶ、２×１０１３atom/cm２および（２）５０ｋｅＶ、２×１０１２atom/cm２の２種類とし、ＢＦ２の注入エネルギーおよびドーズ量は、６０ｋｅＶ、２×１０１３atom/cm２とする。ここで、２００ｋｅＶのエネルギーで注入するＢは、ｐ型ウエルを形成するためのものである。また、５０ｋｅＶのエネルギーで注入するＢおよび６０ｋｅＶのエネルギーで注入するＢＦ２は、低耐圧ｎチャネル型ＭＩＳＦＥＴおよび中耐圧ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのものである。
【００５４】
なお、上記した４種類のフォトレジスト膜５０、５１、５２、５３をマスクにして行うイオン注入の順序は、任意である。
【００５５】
次に、図２４に示すように、基板１を熱処理し、上記した不純物を基板１内に活性化させることによって、基板１の全面にｎ型埋込み層４を形成する。また、基板１のメモリセル領域(図示せず)および高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域にｐ型ウエル５ｐを形成し、高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域にｎ型ウエル５ｎを形成する。さらに、基板１の低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域および中耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域にｐ型ウエル６ｐを形成し、低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域および中耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域にｎ型ウエル６ｎを形成する。
【００５６】
次に、図２５に示すように、基板１の表面をウェット洗浄した後、基板１を熱酸化することによって、ｐ型ウエル５ｐ、６ｐおよびｎ型ウエル５ｎ、６ｎの表面にゲート酸化膜７、８、１０を形成する。低耐圧ＭＩＳＦＥＴ形成領域には、膜厚が１０ｎｍ未満、例えば２．５ｎｍ程度の薄いゲート酸化膜７を形成し、メモリアレイ領域および高耐圧ＭＩＳＦＥＴ形成領域には、耐圧を確保するために、膜厚が１０ｎｍ以上、例えば１９ｎｍ程度の厚いゲート酸化膜８を形成する。また、中耐圧ＭＩＳＦＥＴ形成領域には、膜厚が１０ｎｍ未満でゲート酸化膜７よりも厚い、例えば６ｎｍ程度のゲート絶縁膜１０を形成する。
【００５７】
上記３種類のゲート酸化膜７、８、１０を形成するには、まず基板１を熱酸化することによって、ｐ型ウエル５ｐ、６ｐおよびｎ型ウエル５ｎ、６ｎのそれぞれの表面に膜厚１８ｎｍ程度の厚いゲート酸化膜８を形成する。
【００５８】
次に、高耐圧ＭＩＳＦＥＴ形成領域（ｐ型ウエル５ｐおよびｎ型ウエル５ｎ）、メモリアレイ領域（ｐ型ウエル５ｐ）および低耐圧ＭＩＳＦＥＴ形成領域（ｐ型ウエル６ｐおよびｎ型ウエル６ｎ）のそれぞれの上部をフォトレジスト膜(図示せず)で覆い、中耐圧ＭＩＳＦＥＴ形成領域（ｐ型ウエル６ｐおよびｎ型ウエル６ｎ）の表面のゲート酸化膜８をウェットエッチングで除去する。
【００５９】
次に、フォトレジスト膜を除去した後、基板１を熱酸化することによって、中耐圧ＭＩＳＦＥＴ形成領域（ｐ型ウエル６ｐおよびｎ型ウエル６ｎ）の表面に膜厚６ｎｍ程度のゲート酸化膜１０を形成する。
【００６０】
次に、高耐圧ＭＩＳＦＥＴ形成領域（ｐ型ウエル５ｐおよびｎ型ウエル５ｎ）、メモリアレイ領域（ｐ型ウエル５ｐ）および中耐圧ＭＩＳＦＥＴ形成領域（ｐ型ウエル６ｐおよびｎ型ウエル６ｎ）のそれぞれの上部をフォトレジスト膜(図示せず)で覆い、低耐圧ＭＩＳＦＥＴ形成領域（ｐ型ウエル６ｐおよびｎ型ウエル６ｎ）の表面のゲート酸化膜８をウェットエッチングで除去する。
【００６１】
次に、フォトレジスト膜を除去した後、基板１を熱酸化することによって、低耐圧ＭＩＳＦＥＴ形成領域（ｐ型ウエル６ｐおよびｎ型ウエル６ｎ）の表面に２．５ｎｍ程度の薄いゲート酸化膜７を形成する。
【００６２】
次に、図２６に示すように、周辺回路領域にｎ型シリコン膜からなるゲート電極１３とｐ型シリコン膜からなるゲート電極１４とを形成する。また、図示しないメモリアレイ領域にｎ型シリコン膜からなるコントロールゲートを形成する。ゲート電極１３、１４およびコントロールゲートの形成方法は、中耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域（ｐ型ウエル６ｐ）にゲート電極１３を形成し、中耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域（ｎ型ウエル６ｎ）にゲート電極１４を形成する他は、前記実施の形態１と同じである。
【００６３】
その後、前記実施の形態１と同様の方法を用い、周辺回路領域に６種類のＭＩＳＦＥＴ（低耐圧ｎチャネル型ＭＩＳＦＥＴ、低耐圧ｐチャネル型ＭＩＳＦＥＴ、中耐圧ｎチャネル型ＭＩＳＦＥＴ、中耐圧ｐチャネル型ＭＩＳＦＥＴ、高耐圧ｎチャネル型ＭＩＳＦＥＴおよび高耐圧ｐチャネル型ＭＩＳＦＥＴ）を形成する。
【００６４】
本実施の形態によれば、前記実施の形態１と同様の効果を得ることができる。
【００６５】
（実施の形態３）
図２７〜図３０を参照しながら、本実施の形態の不揮発性メモリの製造方法を工程順に説明する。本実施の形態は、ゲート電極の製造方法が異なる以外は、前記実施の形態１の製造工程と同一である。
【００６６】
まず、図２７に示すように、ゲート酸化膜７、８の上部にＣＶＤ法で膜厚２５０ｎｍ程度のアンドープシリコン膜９Ａを堆積した後、アンドープシリコン膜９Ａの表面を保護するために、その上部にＣＶＤ法で膜厚２０ｎｍ程度の薄い酸化シリコン膜１１を堆積する。ここまでの工程は、前記実施の形態１の図１〜図９に示した工程と同じである。
【００６７】
次に、図２８に示すように、酸化シリコン膜１１上にフォトレジスト膜４６を形成し、このフォトレジスト膜４６をマスクにして酸化シリコン膜１１およびアンドープシリコン膜９Ａをドライエッチングすることにより、メモリアレイ領域にアンドープシリコン膜９Ａからなるコントロールゲート１２を形成する。また、周辺回路領域にアンドープシリコン膜９Ａからなるゲート電極１３、１４を形成する。フォトレジスト膜４６は、前記実施の形態１の図１２に示す工程で使用したフォトレジスト膜４６と同一のパターンを有するものである。ここで得られたコントロールゲート１２およびゲート電極１３、１４は、不純物が導入されていないので、未完成状態である。
【００６８】
次に、前記実施の形態１の図１３〜図１５に示した工程に従ってｐ型ウエル５ｐ、６ｐにｎ−型半導体領域１７を形成し、ｎ型ウエル５ｎ、６ｎにｐ−型半導体領域１８を形成する。また、メモリアレイ領域にメモリゲート１６を形成する。
【００６９】
次に、図２９に示すように、周辺回路領域のゲート電極１３およびゲート電極１４のそれぞれの両側壁にサイドウォールスペーサ１９を形成する。また、メモリアレイ領域のコントロールゲート１２およびメモリゲート１６のそれぞれの一方の側壁にサイドウォールスペーサ１９を形成する。サイドウォールスペーサ１９は、基板１上にＣＶＤ法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。
【００７０】
次に、フォトレジスト膜４７をマスクにして周辺回路領域のｐチャネル型ＭＩＳＦＥＴ形成領域にＢをイオン注入する。このとき、ゲート電極１４を構成するアンドープシリコン膜９ＡにもＢがイオン注入されるので、ｐ型シリコン膜からなるゲート電極１４が完成する。また、周辺回路領域にｐ＋型半導体領域（ソース領域、ドレイン領域）２２が形成され、低耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＬＰ）および高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＨＰ）が完成する。
【００７１】
次に、図３０に示すように、フォトレジスト膜４８をマスクにしてメモリアレイ領域および周辺回路領域のｎチャネル型ＭＩＳＦＥＴ形成領域にＰまたはＡｓをイオン注入する。ここで、このときのドーズ量は４×１０１５atom/cm２、ゲート電極１３の濃度が２×１０２０atom/cm3以下となるように形成する。これにより、メモリアレイ領域にｎ＋型半導体領域（ソース領域、ドレイン領域）２１が形成され、周辺回路領域にｎ＋型半導体領域（ソース領域、ドレイン領域）２１が形成される。このとき、ゲート電極１３を構成するアンドープシリコン膜９Ａおよびコントロールゲート１２を構成するアンドープシリコン膜９ＡにもＰまたはＡｓがイオン注入されるので、ｎ型シリコン膜からなるゲート電極１３およびコントロールゲート１２が完成する。これにより、メモリセルＭＣ、低耐圧ｎチャネル型ＭＩＳＦＥＴ（ＱＬＮ）および高耐圧ｎチャネル型ＭＩＳＦＥＴ（ＱＨＮ）が完成する。なお、上記した２種類のフォトレジスト膜４７、４８をマスクにして行うイオン注入の順序は、任意である。
【００７２】
本実施の形態によれば、前記実施の形態１と同様の効果を得ることができる。また、ｎ＋型半導体領域（ソース領域、ドレイン領域）２１を形成するためのイオン注入工程を利用してゲート電極１３の導電型をｎ型にし、ｐ＋型半導体領域（ソース領域、ドレイン領域）２２を形成するためのイオン注入工程を利用してゲート電極１４の導電型をｐ型にするので、前記実施の形態１に比べて工程数とフォトマスクの枚数とを減らすことが可能となる。
【００７３】
（実施の形態４）
図３１〜図３８を参照しながら、本実施の形態の不揮発性メモリの製造方法を工程順に説明する。本実施の形態は、前記図１〜図７に示す工程までは前記実施の形態１と同一であるが、その後の不揮発性メモリセルの構造および製造方法が異なる。
【００７４】
まず、前記図１〜図７に示す工程の後、図３１に示すように、メモリアレイ領域に不揮発性メモリセルのゲート絶縁膜６１、電荷蓄積膜６２、絶縁膜６３、メモリゲート電極６４、キャップ絶縁膜６５を形成した後、メモリゲート電極６４の側面に絶縁膜６６を形成する。これらの膜は、例えば以下の方法で形成する。
【００７５】
まず、基板１を熱酸化してその表面に膜厚１．１ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜６１を形成した後、ゲート絶縁膜６１上に膜厚１６．５ｎｍ程度の窒化シリコン膜からなる電荷蓄積膜６２を形成する。電荷蓄積膜６２は、シランガス（ＳｉＨ４）とアンモニアガス（ＮＨ３）とを化学反応させるＣＶＤ法を使用して形成する。また、他の方法として、ＡＬＤ（Atomic Layer Deposition）法で形成することもできる。電荷蓄積膜６２は、窒化シリコン膜以外の絶縁膜、例えば酸窒化シリコン膜（ＳｉＯＮ）のように、膜中にトラップ準位を含む膜であってもよい。また、電荷蓄積膜６２をＳｉナノドットで形成することも可能である。
【００７６】
次に、電荷蓄積膜６２上に膜厚３．０ｎｍ程度の酸化シリコン膜からなる絶縁膜６３を形成する。絶縁膜６３は、シランガスと酸素ガス（Ｏ２）とを化学反応させるＣＶＤ法によって形成することができる。次に、絶縁膜６３上にｎ型多結晶シリコン膜を形成する。ｎ型多結晶シリコン膜の成膜時には、リンなどの導電型不純物が添加される。なお、アンドープの多結晶シリコン膜の成膜が終了してから、イオン注入法を使用してアンドープ多結晶シリコン膜に導電型不純物を注入してｎ型多結晶シリコン膜を形成してもよい。次に、ｎ型多結晶シリコン膜上にＣＶＤ法を用いて酸化シリコン膜からなるキャップ絶縁膜６５を形成する。キャップ絶縁膜６５は、その後の工程で形成するメモリゲート電極６４を保護する機能を有する。キャップ絶縁膜６５は、酸化シリコン膜と窒化シリコン膜との積層膜で形成してもよい。
【００７７】
次に、フォトレジストをマスクにしたドライエッチングで上記複数の膜をパターニングすることにより、ｎ型多結晶シリコン膜からなるメモリゲート電極６４を形成し、続いて基板１を熱酸化することによって、メモリゲート電極６４の側面に酸化シリコン膜からなる絶縁膜６６を形成する。
【００７８】
次に、図３２に示すように、低耐圧ＭＩＳＦＥＴ形成領域に膜厚が１０ｎｍ未満、例えば３〜４ｎｍ程度の薄いゲート酸化膜７を形成し、高耐圧ＭＩＳＦＥＴ形成領域に、膜厚が１０ｎｍ以上、例えば１９ｎｍ程度の厚いゲート酸化膜８を形成する。ゲート酸化膜７，８の製造方法は前述の実施の形態１と同様である。また、ゲート酸化膜７、８として、酸化シリコン膜を使用する例を示したが、これに限らず、例えば酸化シリコンより誘電率の高い材料の膜、いわゆるＨｉｇｈ−ｋ膜を使用してもよい。例えば酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、窒化シリコンなどの膜から形成してもよい。また、上記の高誘電率膜と酸化シリコン膜を積層させた積層膜でもよい。
【００７９】
次に、図３３に示すように、基板１上に導電膜として、例えばアンドープシリコン膜９Ａを形成する。アンドープシリコン膜９Ａは、例えばＣＶＤ法を使用して形成することができる。続いて、アンドープシリコン膜９Ａの表面を保護するために、その上部に、絶縁膜として、例えば膜厚２０ｎｍ程度の薄い酸化シリコン膜１１をＣＶＤ法で堆積する。
【００８０】
次に、図３４に示すように、酸化シリコン膜１１上に形成したフォトレジスト膜６７をマスクにして、ｐチャネル型ＭＩＳＦＥＴ形成領域のアンドープシリコン膜９ＡにＢ（ホウ素）をイオン注入することによって、この領域のアンドープシリコン膜９Ａをｐ型シリコン膜９ｐに変換する。ここで、Ｂのドーズ量を４×１０１５atom/cm２とし、注入エネルギーを１０ｋｅＶとすることにより、ゲート酸化膜７、８との界面近傍におけるｐ型シリコン膜９ｐのＢ濃度を２×１０２０atom/cm３以下に制御する。
【００８１】
次に、図３５に示すように、酸化シリコン膜１１上に形成したフォトレジスト膜６８をマスクにして、ｎチャネル型ＭＩＳＦＥＴ形成領域のアンドープシリコン膜９ＡにＰ（リン）をイオン注入することによって、この領域のアンドープシリコン膜９Ａをｎ型シリコン膜９ｎに変える。Ｐのドーズ量は、４×１０１５atom/cm２とし、注入エネルギーは、２０ｋｅＶとする。なお、上記した２種類のフォトレジスト膜６７、６８をマスクにして行うイオン注入の順序は任意である。
【００８２】
次に、図３６に示すように、酸化シリコン膜１１上に形成したフォトレジスト膜６９をマスクにして、酸化シリコン膜１１、ｎ型シリコン膜９ｎおよびｐ型シリコン膜９ｐをドライエッチングすることにより、周辺回路領域の高耐圧ＭＩＳＦＥＴ形成領域および低耐圧ＭＩＳＦＥＴ形成領域のそれぞれに、ｎ型シリコン膜９ｎからなるゲート電極１３とｐ型シリコン膜９ｐからなるゲート電極１４とを形成する。なお、図示はしないが、既に形成されていたメモリゲート電極６４の側壁においては、エッチングが充分に行なわれず、アンドープシリコン膜９Ａよりなるエッチング残渣が残存する場合がある。従って、このエッチング残渣を除去するため、高耐圧ＭＩＳＦＥＴ形成領域および低耐圧ＭＩＳＦＥＴ形成領域を含む周辺回路領域をレジスト膜で覆った後、再びドライエッチングを行い、エッチング残渣を除去する。このようにして、周辺回路領域に、ゲート電極１３、１４を形成する。
【００８３】
次に、図３７に示すように、周知のフォトリソグラフィ技術およびイオン注入法を使用して、低耐圧ＭＩＳＦＥＴ形成領域に低濃度ｎ型不純物拡散領域７０、高耐圧ＭＩＳＦＥＴ形成領域およびメモリセル形成領域に低濃度ｎ型不純物拡散領域７１を形成する。低濃度ｎ型不純物拡散領域７０、７１は、半導体基板１内にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した後、導入したｎ型不純物の活性化のための熱処理を行なうことで形成することができる。同様に、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域にボロン（Ｂ）やフッ化ボロン（ＢＦ２）などを導入し、活性化のための熱処理を行なうことにより、低濃度ｐ型不純物拡散領域７２、７３を形成する。
【００８４】
次に、図３８に示すように、基板１上に堆積した酸化シリコン膜などからなる絶縁膜を異方性エッチングすることにより、ゲート電極１３、１４およびメモリゲート電極６４の側壁にサイドウォールスペーサ７４を形成する。続いて、周知のフォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域に高濃度ｎ型不純物拡散領域７５を形成し、高耐圧ＭＩＳＦＥＴ形成領域および低耐圧ＭＩＳＦＥＴ形成領域に高濃度ｎ型不純物拡散領域７６および高濃度ｐ型不純物拡散領域７７を形成する。
【００８５】
このように、メモリセル形成領域に他の不揮発性メモリセルを形成する場合においても、前記実施の形態１と同様に、信頼性を低下させることなく高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＨＰ）を表面チャネル型にすることが可能となるので、チャネルの不純物ばらつきに対する感度が鈍くなり、しきい値電圧の変動が減少する。さらに、高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＨＰ）の短チャネル特性が向上するので、微細化を容易にすることができる。
【００８６】
また、高耐圧ｐチャネル型ＭＩＳＦＥＴ（ＱＨＰ）を表面チャネル型にしたため、埋め込みチャネル型に比べてキャリアの移動度が低下し、同一サイズのＭＩＳＦＥＴでは電流が低下するものの、上記した短チャネル特性の改善によって素子の微細化が可能となるので、全体としてトランジスタの電流を増加することができる。
【００８７】
また、本願の実施の形態の不揮発性メモリセルの製造方法において、周辺回路領域のＭＩＳＦＥＴの製造方法を他の製造方法で形成することもできる。例えば前記実施の形態２、３のように、周辺回路領域のＭＩＳＦＥＴを形成することもでき、その場合も同様の効果を得ることができる。
【００８８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８９】
前記実施の形態では、不揮発性メモリに適用した場合について説明したが、これに限定されるものではなく、高耐圧相補型ＭＩＳＦＥＴと低耐圧相補型ＭＩＳＦＥＴを同一半導体基板上に形成する半導体集積回路装置の製造に広く適用することができる。
【産業上の利用可能性】
【００９０】
本発明は、高耐圧相補型ＭＩＳＦＥＴと低耐圧相補型ＭＩＳＦＥＴを同一半導体基板上に形成する半導体集積回路装置に利用されるものである。
【図面の簡単な説明】
【００９１】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】図１に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３】図２に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】図３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】図４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】図５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】図６に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】図７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】図８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】図１５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】図１９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２１】図２０に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２２】図２１に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２３】図２２に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２４】図２３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２５】図２４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２６】図２５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２８】図２７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２９】図２８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３０】図２９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３２】図３１に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３３】図３２に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３４】図３３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３５】図３４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３６】図３５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３７】図３６に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３８】図３７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
【００９２】
１  半導体基板
２  素子分離溝
３  酸化シリコン膜
４  ｎ型埋込み層
５ｐ、６ｐ  ｐ型ウエル
５ｎ、６ｎ  ｎ型ウエル
７、８  ゲート酸化膜
９Ａ  アンドープシリコン膜
９ｐ  ｐ型シリコン膜
９ｎ  ｎ型シリコン膜
１０  ゲート酸化膜
１１  酸化シリコン膜
１２  コントロールゲート
１３、１４  ゲート電極
１５  ＯＮＯ膜
１６  メモリゲート
１６ｎ  ｎ型多結晶シリコン膜
１７  ｎ−型半導体領域（エクステンション領域）
１８  ｐ−型半導体領域（エクステンション領域）
１９  サイドウォールスペーサ
２１  ｎ＋型半導体領域（ソース領域、ドレイン領域）
２２  ｐ＋型半導体領域（ソース領域ソース領域）
２３  窒化シリコン膜
２４  酸化シリコン膜
２５  コンタクトホール
２６  プラグ
２７  配線
４０〜４７、５０〜５４  フォトレジスト膜
６１  ゲート絶縁膜
６２  電荷蓄積膜
６３  絶縁膜
６４  メモリゲート電極
６５  キャップ絶縁膜
６６  絶縁膜
６７、６８、６９  フォトレジスト膜
７０  低濃度ｎ型不純物拡散領域
７１  低濃度ｎ型不純物拡散領域
７２  低濃度ｐ型不純物拡散領域
７３  低濃度ｐ型不純物拡散領域
７４  サイドウォールスペーサ
７５  高濃度ｎ型不純物拡散領域
７６  高濃度ｎ型不純物拡散領域
７７  高濃度ｐ型不純物拡散領域
ＤＬ  データ線
ＭＣ  メモリセル
ＱＨＮ  高耐圧ｎチャネル型ＭＩＳＦＥＴ
ＱＬＮ  低耐圧ｎチャネル型ＭＩＳＦＥＴ
ＱＨＰ  高耐圧ｐチャネル型ＭＩＳＦＥＴ
ＱＬＰ  低耐圧ｐチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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