(57)【要約】【課題】開口率が改善された駆動回路一体型の液晶表示装置を実現する。【解決手段】本発明の液晶表示装置用アレイ基板の製造方法は、基板の非表示領域に位置する第１及び第２半導体層と表示領域に位置する第３半導体層とを形成する段階；ゲート絶縁膜を形成し各半導体層の中央部に各々対応する第１〜第３ゲート電極及び第３ゲート電極に連結されるゲート配線を形成する段階；各ゲート絶縁膜上に第１〜第３コンタクトホールを有する層間絶縁膜を形成する段階；層間絶縁膜上に第１〜第３ソース電極と第１〜第３ドレイン電極とを形成し第３ソース電極に連結してデータ配線を形成する段階；ソース電極、ドレイン電極及びデータ配線上に位置して、ドレインコンタクトホールを有する保護層を形成する段階；第３ドレイン電極に連結される画素電極を形成する段階；画素電極上の非表示領域と表示領域の非画素領域に位置するブラックマトリックスを形成する段階を含む。【選択図】図８Ｊ
2007086738.tif 000002
【特許請求の範囲】
【請求項１】
基板上に位置して、前記基板の非表示領域に位置する第１半導体層、第２半導体層と、前記基板の表示領域に位置する第３半導体層を形成する段階と；
前記第１ないし第３半導体層上にゲート絶縁膜と、前記第１ないし第３半導体層の中央部に各々対応する第１ないし第３ゲート電極及び前記第３ゲート電極に連結されるゲート配線とを連続的に形成する段階と；
前記第１ないし第３ゲート絶縁膜上に、前記第１ないし第３半導体層各々のオーミック接触領域を各々露出させる第１ないし第３コンタクトホールを有する層間絶縁膜を形成する段階と；
前記層間絶縁膜上に、前記第１ないし第３コンタクトホールを通じて前記第１ないし第３半導体層各々のオーミック接触領域と接触する第１ないし第３ソース電極と第１ないし第３ドレイン電極とを形成し、前記第３ソース電極に連結され、前記ゲート配線と交差して画素領域を定義するデータ配線を形成する段階と；
前記第１ないし第３ソース電極、第１ないし第３ドレイン電極及びデータ配線上に位置して、前記第３ドレイン電極の一部を露出させるドレインコンタクトホールを有する保護層を形成する段階と；
前記保護層上に位置して、前記ドレインコンタクトホールを通じて前記第３ドレイン電極に連結される画素電極を形成する段階と；
前記画素電極上の前記非表示領域と前記表示領域の非画素領域に位置するブラックマトリックスを形成する段階とを含むことを特徴とする液晶表示装置用アレイ基板の製造方法。
【請求項２】
前記第１ないし第３半導体層を形成する段階は、前記表示領域に第１ストレージ電極を形成する段階を含み、前記第１ないし第３ゲート電極を形成する段階は、前記第１ストレージ電極の上部に第２ストレージ電極を形成する段階を含み、前記第１ストレージ電極及び第２ストレージ電極は、これらの間に形成された前記ゲート絶縁膜を含むストレージキャパシターを形成することを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
【請求項３】
前記非画素領域は、前記ゲート配線、前記データ配線、前記画素電極と前記データ配線間の空間と、前記第３半導体層、前記第３ゲート電極及び前記第３ソース電極及び第３ドレイン電極を有するスイッチング薄膜トランジスタと対応した領域を含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
【請求項４】
前記第１半導体層、前記第１ゲート電極、前記第１ソース電極及び第２ドレイン電極は、ｐ型の駆動薄膜トランジスタを構成して、第２半導体層、第２ゲート電極、第２ソース電極及び第２ドレイン電極は、ｎ型の駆動薄膜トランジスタを構成することを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
【請求項５】
前記第１半導体層及び第２半導体層を形成する段階は、高濃度のｐ型の不純物ｐ＋と高濃度のｎ型の不純物ｎ＋を用いて、前記第１半導体層及び第２半導体層のオーミック接触領域を各々ドーピングする段階を含むことを特徴とする請求項４に記載の液晶表示装置用アレイ基板の製造方法。
【請求項６】
前記第３半導体層を形成する段階は、高濃度のｎ型の不純物ｎ＋を用いて、前記第３半導体層のオーミック接触領域をドーピングする段階を含むことを特徴とする請求項４に記載の液晶表示装置用アレイ基板の製造方法。
【請求項７】
もう１つの基板にカラーフィルターを形成する段階と、前記カラーフィルター上に共通電極を形成する段階を含む
ことを特徴とする請求項１に記載の液晶表示装置用アレイ基板の製造方法。
【請求項８】
前記カラーフィルター層は、前記画素領域に位置する赤色、緑色、青色のサブカラーフィルターを含み、前記ブラックマトリックスは、前記赤色、緑色、青色のサブカラーフィルター間の境界部に対応することを特徴とする請求項７に記載の液晶表示装置用アレイ基板の製造方法。
【請求項９】
表示領域と非表示領域を含む基板を備える段階と；
前記基板上にバッファ層を形成する段階と；
非晶質シリコン物質を蒸着、結晶化及びパターニングして前記非表示領域に位置する第１半導体層及び第２半導体層と前記表示領域に位置する第３半導体層及び第１ストレージ電極を第１マスク工程によって形成する段階と；
前記第１ストレージ電極を除いて、前記第１ないし第３半導体層を覆う第１フォトレジストパターンを第２マスク工程によって形成する段階と；
高濃度ｎ型の不純物ｎ＋を用いて、第１ストレージ電極をドーピングする段階と；
ゲート絶縁膜と第１伝導性金属物質を連続的に蒸着して、前記第１伝導性金属物質をパターニングして前記第１ないし第３半導体層の中央部に位置する第１ないし第３ゲート電極と、前記第１ストレージ電極上に位置する第２ストレージ電極と、前記第３ゲート電極に連結されるゲート配線とを第３マスク工程によって形成する段階と；
前記第１ゲート電極を覆い、前記第１半導体層が形成された領域と対応する第２フォトレジストパターンを第４マスク工程によって形成する段階と；
高濃度のｎ型の不純物ｎ＋を用いて、第２半導体層及び第３半導体層をドーピングする段階と；
前記第２ゲート電極を覆う第３フォトレジストパターンと前記第３ゲート電極及び第２ストレージ電極を覆う第４フォトレジストパターンとを第５マスク工程によって形成する段階と；
高濃度ｐ型の不純物ｐ＋を用いて、前記第２フォトレジストパターン及び第３フォトレジストパターンから露出された第１半導体層をドーピングする段階と；
前記ドーピングされた第２半導体層及び第３半導体層の上に層間絶縁膜を形成して、前記層間絶縁膜とゲート絶縁膜をパターニングして前記第１ないし第３半導体層のオーミック接触領域を各々露出させる第１ないし第３コンタクトホールを第６マスク工程によって形成する段階と；
前記第１ないし第３コンタクトホールを有する層間絶縁膜上に第２伝導性金属物質を蒸着してパターニングし、前記第１ないし第３コンタクトホールを通じて前記オーミック接触領域と接触する第１ソース電極及び第１ドレイン電極、第２ソース電極及び第２ドレイン電極、第３ソース電極及び第３ドレイン電極と、前記第３ソース電極に連結されて、前記ゲート配線と交差され画素領域を定義するデータ配線とを各々第７マスク工程によって形成する段階と；
前記第１ないし第３ソース電極及び第１ないし第３ドレイン電極と、前記データ配線上に位置して前記第３ドレイン電極の一部を露出させるドレインコンタクトホールとを有する保護層を第８マスク工程によって形成する段階と；
透明伝導性物質を蒸着してパターニングし、前記ドレインコンタクトホールを通じて前記第３ドレイン電極に連結される画素電極を第９マスク工程によって形成する段階と；
前記画素電極を含む基板上に、ブラック樹脂をコーティングしてパターニングし、前記非表示領域と前記表示領域の非画素領域にブラックマトリックスを第１０マスク工程によって形成する段階とを含むことを特徴とする液晶表示装置用アレイ基板の製造方法。
【請求項１０】
前記第１ソース電極及び第１ドレイン電極は、前記第１ソースコンタクトホール及び第１ドレインコンタクトホールを通じて前記第１半導体層のオーミック接触領域に各々連結され、前記第２ソース電極及び第２ドレイン電極は、前記第２ソースコンタクトホール及び第２ドレインコンタクトホールを通じて前記第２半導体層のオーミック接触領域に各々連結されて、前記第３ソース電極及び第３ドレイン電極は、前記第３ソースコンタクトホール及び第３ドレインコンタクトホールを通じて前記第３半導体層のオーミック接触領域に各々連結されることを特徴とする請求項９に記載の液晶表示装置用アレイ基板の製造方法。
【請求項１１】
表示領域と非表示領域を含む基板上で、前記非表示領域に位置するｐ型の駆動薄膜トランジスタ及びｎ型の駆動薄膜トランジスタと、前記表示領域に位置するスイッチング薄膜トランジスタと；
前記ｐ型の駆動薄膜トランジスタ、ｎ型の駆動薄膜トランジスタと、前記スイッチング薄膜トランジスタ上に位置するゲート絶縁膜と；
前記ゲート絶縁膜上に位置して、前記第１ないし第３半導体層の中央部に対応する第１ないし第３ゲート電極及び前記第３ゲート電極に連結されるゲート配線と；
前記第１ないし第３ゲート電極と、前記ゲート配線上に位置して、前記ｐ型の駆動薄膜トランジスタ及びｎ型の駆動薄膜トランジスタと、前記スイッチング薄膜トランジスタのオーミック接触領域を露出させる第１ないし第３コンタクトホールを有する層間絶縁膜と；
前記第１ないし第３コンタクトホールを有する層間絶縁膜上に位置して、前記第１ないし第３コンタクトホールを通じて前記第１ないし第３半導体層のオーミック接触領域と接触する第１ないし第３ソース電極及び第１ないし第３ドレイン電極と、前記第３ソース電極に連結されて、前記ゲート配線と交差して画素領域を定義するデータ配線と；
前記第１ないし第３ソース電極及び前記第１ないし第３ドレイン電極と、前記データ配線上に位置し、前記第３ドレイン電極の一部を露出させるためにドレインコンタクトホールを有する保護層と；
前記保護層上に位置して、前記ドレインコンタクトホールを通じて前記第３ドレイン電極に連結された画素電極と；
前記画素電極を含む基板上に位置して、前記非表示領域及び前記表示領域の非画素領域に位置するブラックマトリックスとを含むことを特徴とする液晶表示装置用アレイ基板。
【請求項１２】
前記表示領域に位置する第１ストレージ電極と、前記第１ストレージ電極の上部に位置する第２ストレージ電極とをさらに含み、前記第１ストレージ電極、第２ストレージ電極とこれらの間に介されたゲート絶縁膜は、ストレージキャパシターを形成することを特徴とする請求項１１に記載の液晶表示装置用アレイ基板。
【請求項１３】
前記非画素領域は、ゲート配線、データ配線、前記画素電極及び前記データ配線間の空間と、前記スイッチング薄膜トランジスタに対応する領域を含むことを特徴とする請求項１１に記載の液晶表示装置用アレイ基板の製造方法。
【請求項１４】
もう１つの基板上のカラーフィルター層と、前記カラーフィルター層上に位置する共通電極を含むことを特徴とする請求項１１に記載の液晶表示装置用アレイ基板。
【請求項１５】
前記カラーフィルター層は、赤色、緑色、青色のサブカラーフィルターを含み、前記赤色、緑色、青色のサブカラーフィルター各々は、前記画素領域に位置して、前記ブラックマトリックスは、前記赤色、緑色、青色のカラーフィルター間の境界部に対応することを特徴とする請求項１４に記載の液晶表示装置用アレイ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関し、特に、駆動回路一体型の液晶表示装置とその製造方法に関する。
【背景技術】
【０００２】
一般的な液晶表示装置は、薄膜トランジスタＴＦＴを含むアレイ基板とカラーフィルター基板との間に液晶を注入して、この液晶の異方性による光の屈折率の差を利用して画像を表示する表示装置である。
このような表示装置のスイッチング素子として使用される薄膜トランジスタは、アレイ部の設計によって多様な形態で構成でき、特に、アクティブ層として使用される半導体層には、非晶質シリコンまたは、多結晶シリコン(ポリシリコン)を使用する。
【０００３】
この時、一般的なスイッチング素子としては、水素化された非晶質シリコン(ａ-Ｓｉ：Ｈ)が主に利用されるが、これは、低温工程が可能であって、安価な絶縁基板が使用できるからである。ところが、水素化された非晶質シリコンは、原子配列が無秩序であるために、弱い結合及びダングリングボンド(dangling bond)が存在して、光の照射や電場の印加時、準安定状態に変化し、薄膜トランジスタ素子として使用する際の安定性が問題になっており、電気的特性(電界効果の移動度が低い：０１〜１０cm2/Ｖ・ｓ)が良くないので、駆動回路としては使用し難い。
【０００４】
一方、ポリシリコンは、非晶質シリコンに比べて、電界効果と移動度が大きいので、基板上に駆動回路が形成でき、ポリシリコンを利用して、基板に直接駆動回路を形成すると、実装が大変簡単になり、液晶パネルがさらにコンパクトに製作できる長所がある。
【０００５】
図１は、従来によるスイッチング素子と駆動回路が１つの基板に形成された一体型の液晶表示装置を概略的に示した図である。図１に示したように、絶縁基板１０は、表示領域Ｄ１と非表示領域Ｄ２で定義されて、表示領域Ｄ１には、多数の画素領域Ｐがマトリックス状に位置して、各画素ごとにスイッチング素子Ｔｓ及びこれに連結された画素電極１７が構成される。また、画素領域Ｐの一側に沿って延在するゲート配線１２と、これとは垂直に交差するデータ配線１４が構成される。
【０００６】
非表示領域Ｄ２には、駆動回路部１６、１８が構成されるが、駆動回路部１６、１８は、基板１０の一側に位置して、ゲート配線１２に信号を印加するゲート駆動回路部１６と、これとは平行ではない基板１０の他側に位置して、データ配線１４に信号を印加するデータ駆動回路部１８を含む。
【０００７】
ゲート駆動回路部１６及びデータ駆動回路部１８は、外部から入力された信号を調節し、各々ゲート配線１２及びデータ配線１４を通じて、画素領域Ｐに表示制御信号及びデータ信号を供給するための装置である。
従って、ゲート駆動回路部１６及びデータ駆動回路部１８は、入力される信号を適切に出力させるために、一般的には、インバーターであるＣＭＯＳ構造の薄膜トランジスタで構成される。
【０００８】
ＣＭＯＳは、高速信号処理が要求される駆動回路部薄膜トランジスタに使用される半導体技術の一種であって、陰電気で充電された余分の電子等(ｎ型の半導体)と陽電気で充電された正孔等(ｐ型の半導体)を利用して１つの伝導体を形成し、相互補完的な方法として、２種類の半導体の効果的な電気制御に使用される。
【０００９】
このように、非表示領域の駆動回路部を構成するＣＭＯＳ素子は、ｎ型及びｐ型の多結晶薄膜トランジスタの組合で構成されて、表示領域のスイッチング素子は、ｎ型及びｐ型の多結晶薄膜トランジスタで構成される。
【００１０】
図２は、従来技術による液晶表示装置の表示領域を示した概略的な平面図である。図２に示したように、第１方向に、ゲート配線ＧＬが構成されて、ゲート配線ＧＬと交差して、画素領域Ｐを定義するデータ配線ＤＬが構成される。画素領域Ｐの一部領域には、スイッチング素子である多結晶薄膜トランジスタＴｓと、ストレージキャパシターＣｓｔが構成される。また、画素領域Ｐには、画素電極８０が構成される。この時、画素電極８０は、ゲート配線ＧＬ及びデータ配線ＤＬと所定の距離を置いて離隔されるように構成する。
【００１１】
画素電極８０がゲート配線ＧＬまたはデータ配線ＤＬと重なって構成される場合には、垂直クロストークが発生して、画質を低下させる原因になる。従って、必然的に、画素電極８０とゲート配線ＧＬ及びデータ配線ＤＬとは、離隔領域ＳＰを置いて設計される。このような離隔領域は、液晶(図示せず)が異常配列する領域であるために、この部分を必ずブラックマトリックス５２で遮る。また、多結晶薄膜トランジスタＴｓとストレージキャパシターＣｓｔに対応する領域もブラックマトリックス５２に遮蔽される。
【００１２】
図３は、従来技術によるスイッチング素子と駆動回路が１つの基板に形成された一体型の液晶表示装置の駆動回路を示した概略的な断面図であって、図４は、図２のＩＶ−ＩＶ線に沿って切断された断面を示した概略的な断面図である。
【００１３】
図３と図４に示したように、液晶表示装置は、表示領域Ｄ１と非表示領域Ｄ２を含み、表示領域Ｄ１は、薄膜トランジスタ領域ＴｓＡとストレージキャパシター領域ＣｓｔＡを含む画素領域Ｐを含む。 
【００１４】
液晶表示装置は、第１基板３０と、第１基板３０と向かい合う第２基板５０と、表示領域Ｄ１で第１基板３０と第２基板５０との間に位置する液晶層４０を含む。 
【００１５】
また、図示してはいないが、スイッチング素子Ｔｓにスキャン信号を入力するゲート配線と、スイッチング素子Ｔｓにデータ信号を入力するデータ配線ＤＬが構成される。
【００１６】
前述した構成で、駆動回路ＤＣは、一般的に、ｎ型の多結晶薄膜トランジスタＴ(ｎ)とｐ型の多結晶薄膜トランジスタＴ(ｐ)で構成されたＣＭＯＳの組合せで構成されて、スイッチング素子は、ｎ型または ｐ型の多結晶薄膜トランジスタＴｓである。
【００１７】
第２基板５０の内部面の表示領域Ｄ１及び非表示領域Ｄ２には、ブラックマトリックス５２が形成され、ブラックマトリックス５２上の表示領域Ｄ１には、カラーフィルター層５４が形成されて、カラーフィルター層５４上の表示領域Ｄ１には、共通電極５６が形成される。図示してはないが、カラーフィルター層５４は、赤色、緑色、青色のサブカラーフィルターを含み、これは、反復的に順に配列される。
特に、ブラックマトリックス５２は、ゲート配線ＧＬ、データ配線ＤＬ、ゲート配線ＧＬと画素電極８０との間と、データ配線ＤＬと画素電極８０との間の空間ＳＰの領域と重なる。
【００１８】
すなわち、ブラックマトリックス５２は、非表示領域Ｄ２の駆動回路部ＤＣと、画素領域Ｐの多結晶薄膜トランジスタＴｓとストレージキャパシターＣｓｔに対応して位置し、ゲート配線(図示せず)及びデータ配線ＤＬと画素電極８０との離隔された領域も遮蔽するように構成する。
この時、第１基板及び第２基板を合着する時に発生する合着誤差を必ず考慮した合着マージンαをさらに設定して設計しなければならない。
もし、位置合わせ誤差が発生すると、ブラックマトリックス５２の存在にもかかわらず、光漏れが発生して表示品質が低下するからである。
【００１９】
従って、従来は、ブラックマトリックス５２を設計する時、必ず約５μｍ以上の位置合わせマージンαを置いて位置合わせ誤差に備えていたために、開口領域を大きく侵食してしまうという問題があった。
前述のように、従来技術による駆動回路一体型の液晶表示装置は、カラーフィルター基板にブラックマトリックスを設計する際、合着誤差を考慮したマージンをさらに設定して設計するために、開口率が低下するという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、前述した問題を解決するために提案されており、開口率が改善された駆動回路一体型の液晶表示装置を提案することを目的とする。
【課題を解決するための手段】
【００２１】
前記目的を達成するために、本発明の第１の側面は、基板上に位置し、基板の非表示領域に位置する第１半導体層及び第２半導体層と、基板の表示領域に位置する第３半導体層とを形成する段階と；第１ないし第３半導体層上にゲート絶縁膜を形成し、第１ないし第３半導体層の中央部に各々対応する第１ないし第３ゲート電極及び第３ゲート電極に連結されるゲート配線を連続的に形成する段階と；第１ないし第３ゲート絶縁膜上に、第１ないし第３半導体層の各々のオーミック接触領域を各々露出させる第１ないし第３コンタクトホールを有する層間絶縁膜を形成する段階と；層間絶縁膜上に、第１ないし第３コンタクトホールを通じて第１ないし第３半導体層の各々のオーミック接触領域と接触する第１ないし第３ソース電極と第１ないし第３ドレイン電極とを形成し、第３ソース電極に連結して、ゲート配線と交差して画素領域を定義するデータ配線を形成する段階と； 第１ないし第３ソース電極、第１ないし第３ドレイン電極及びデータ配線上に位置して、第３ドレイン電極の一部を露出させるドレインコンタクトホールを有する保護層を形成する段階と；保護層上に位置し、ドレインコンタクトホールを通じて第３ドレイン電極に連結される画素電極を形成する段階と；画素電極上の非表示領域と表示領域の非画素領域に位置するブラックマトリックスを形成する段階とを含む液晶表示装置用アレイ基板の製造方法を提供する。
【００２２】
前記第１ないし第３半導体層を形成する段階は、表示領域に第１ストレージ電極を形成する段階を含み、前記第１ないし第３ゲート電極を形成する段階は、第１ストレージ電極の上部に第２ストレージ電極を形成する段階を含んで、第１ストレージ電極及び第２ストレージ電極は、これらの間に介された前記ゲート絶縁膜を含むストレージキャパシターを形成する。
【００２３】
非画素領域は、ゲート配線、データ配線、画素電極とデータ配線との間の空間と、第３半導体層、第３ゲート電極及び第３ソース電極及び第３ドレイン電極を有するスイッチング薄膜トランジスタとに対応した領域を含む。
【００２４】
第１半導体層、第１ゲート電極、第１ソース電極及び第２ドレイン電極は、ｐ型の駆動薄膜トランジスタを構成して、第２半導体層、第２ゲート電極、第２ソース電極及び第２ドレイン電極は、ｎ型の駆動薄膜トランジスタを構成する。
【００２５】
第１半導体層及び第２半導体層を形成する段階は、高濃度のｐ型の不純物ｐ＋と高濃度のｎ型の不純物ｎ＋によって、第１半導体層及び第２半導体層のオーミック接触領域を各々ドーピングする段階を含む。
【００２６】
第３半導体層を形成する段階は、高濃度のｎ型の不純物ｎ＋により、第３半導体層のオーミック接触領域をドーピングする段階を含む。
【００２７】
また、上述の本発明の第１の側面に関連するカラーフィルター基板の製造方法は、もう１つの基板にカラーフィルターを形成する段階と、カラーフィルター上に共通電極を形成する段階とを含み、カラーフィルター層は、画素領域に位置する赤色、緑色、青色のサブカラーフィルターを含み、前記ブラックマトリックスは、前記赤色、緑色、青色のサブカラーフィルター間の境界部に対応する。
【００２８】
本発明の第２の側面は、表示領域と非表示領域を含む基板を備える段階と；基板上にバッファ層を形成する段階と；非晶質シリコン物質を蒸着、結晶化及びパターニングして非表示領域に位置する第１半導体層及び第２半導体層と表示領域に位置する第３半導体層及び第１ストレージ電極とを第１マスク工程によって形成する段階と；第１ストレージ電極を除いて、第１ないし第３半導体層を覆う第１フォトレジストパターンを第２マスク工程によって形成する段階と；高濃度ｎ型の不純物ｎ＋により第１ストレージ電極をドーピングする段階と；ゲート絶縁膜と第１伝導性金属物質を連続的に蒸着して、第１伝導性金属物質をパターニングして、第１ないし第３半導体層の中央部に第１ないし第３ゲート電極と、第１ストレージ電極上に位置する第２ストレージ電極と、第３ゲート電極に連結されるゲート配線を第３マスク工程によって形成する段階と；第１ゲート電極を覆い、第１半導体層が形成された領域と対応する第２フォトレジストパターンを第４マスク工程によって形成する段階と；高濃度のｎ型の不純物ｎ＋により、第２半導体層及び第３半導体層をドーピングする段階と；第２ゲート電極を覆う第３フォトレジストパターンと第３ゲート電極と第２ストレージ電極を覆う第４フォトレジストパターンを第５マスク工程によって形成する段階と；高濃度ｐ型の不純物ｐ＋によって、第２フォトレジストパターン及び第３フォトレジストパターンから露出された第１半導体層をドーピングする段階と；ドーピングされた第２半導体層及び第３半導体層上に層間絶縁膜を形成して、層間絶縁膜とゲート絶縁膜をパターニングして第１ないし第３半導体層のオーミック接触領域を各々露出させる第１ないし第３コンタクトホールを第６マスク工程によって形成する段階と；第１ないし第３コンタクトホールを有する層間絶縁膜上に第２伝導性金属物質を蒸着してパターニングし、第１ないし第３コンタクトホールを通じてオーミック接触領域と接触する第１ソース電極及び第１ドレイン電極、第２ソース電極及び第２ドレイン電極、第３ソース電極及び第３ドレイン電極と、第３ソース電極に連結されて、ゲート配線と交差され画素領域を定義するデータ配線を各々第７マスク工程によって形成する段階と；第１ないし第３ソース電極、第１ないし第３ドレイン電極、及びデータ配線上に位置し、第３ドレイン電極の一部を露出させるドレインコンタクトホールを有する保護層を、第８マスク工程によって形成する段階と；透明伝導性物質を蒸着してパターニングし、ドレインコンタクトホールを通じて第３ドレイン電極に連結される画素電極を第９マスク工程によって形成する段階と；前記画素電極を含む基板上にブラック樹脂をコーティングしてパターニングし、非表示領域と表示領域の非画素領域にブラックマトリックスを第１０マスク工程によって形成する段階とを含む液晶表示装置用アレイ基板の製造方法を提供する。
【００２９】
第１ソース電極及び第１ドレイン電極は、第１ソースコンタクトホール及び第１ドレインコンタクトホールを通じて前記第１半導体層のオーミック接触領域に各々連結され、第２ソース電極及び第２ドレイン電極は、第２ソースコンタクトホール及び第２ドレインコンタクトホールを通じて第２半導体層のオーミック接触領域に各々連結されて、第３ソース電極及び第３ドレイン電極は、第３ソースコンタクトホール及び第３ドレインコンタクトホールを通じて第３半導体層のオーミック接触領域に各々連結される。
【００３０】
表示領域と非表示領域を含む基板上で、非表示領域に位置するｐ型の駆動薄膜トランジスタ及びｎ型の駆動薄膜トランジスタと、表示領域に位置するスイッチング薄膜トランジスタと；ｐ型の駆動薄膜トランジスタ、ｎ型の駆動薄膜トランジスタと、前記スイッチング薄膜トランジスタ上に位置するゲート絶縁膜と；ゲート絶縁膜上に位置し、第１ないし第３半導体層の中央部に対応する第１ないし第３ゲート電極及び第３ゲート電極に連結されるゲート配線と；第１ないし第３ゲート電極と、ゲート配線上に位置して、前記ｐ型の駆動薄膜トランジスタ、ｎ型の駆動薄膜トランジスタと、前記スイッチング薄膜トランジスタのオーミック接触領域を露出させる第１ないし第３コンタクトホールを有する層間絶縁膜と；第１ないし第３コンタクトホールを有する層間絶縁膜上に位置して、第１ないし第３コンタクトホールを通じて第１ないし第３半導体層のオーミック接触領域と接触する第１ないし第３ソース電極及び第１ないし第３ドレイン電極と、第３ソース電極に連結されて、ゲート配線と交差して画素領域を定義するデータ配線と；第１ないし第３ソース電極、第１ないし第３ドレイン電極と、データ配線上に位置して、第３ドレイン電極の一部を露出させるためにドレインコンタクトホールを有する保護層と；保護層上に位置して、ドレインコンタクトホールを通じて第３ドレイン電極に連結された画素電極と；画素電極を含む基板上に位置して、非表示領域及び表示領域の非画素領域に位置するブラックマトリックスとを含む液晶表示装置用アレイ基板を提供する。
【００３１】
また、表示領域に位置する第１ストレージ電極と、第１ストレージ電極の上部に位置する第２ストレージ電極をさらに含み、第１ストレージ電極、第２ストレージ電極とこれらの間に介されたゲート絶縁膜は、ストレージキャパシターを形成する。
【００３２】
また、非画素領域は、ゲート配線、データ配線、画素電極とデータ配線との間の空間と、スイッチング薄膜トランジスタに対応する領域を含み、本発明の第２の側面に関連するカラーフィルター基板において、カラーフィルター基板は、もう１つの基板上のカラーフィルター層と、カラーフィルター層上に位置する共通電極とを含む。
【００３３】
前記カラーフィルター層は、赤色、緑色、青色のサブカラーフィルターを含み、赤色、緑色、青色のサブカラーフィルター各々は、画素領域に位置し、ブラックマトリックスは、赤色、緑色、青色のカラーフィルター間の境界部に対応する。
【００３４】
以下、本発明の実施例による駆動回路一体型の液晶表示装置用アレイ基板の製造方法を説明する。
【発明の効果】
【００３５】
本発明による駆動回路一体型の液晶表示装置用アレイ基板は、カラーフィルター基板に構成した光遮断手段をアレイ基板に構成して、光遮断手段を設計する時、必ず考慮した合着マージンを置かなくなることによって、合着マージンほどの開口領域が確保できて高輝度を実現することができる。
【実施例】
【００３６】
図５は、本発明の一実施例による液晶表示装置の表示領域を示した概略的な平面図であって、図６Ａは、本発明の一実施例によるスイッチング素子と駆動回路が１つの基板に形成された一体型の液晶表示装置の駆動回路を示した概略的な断面図であり、図６Ｂは、図５のＶＩ−ＶＩ線に沿って切断した断面を示した断面図である。
【００３７】
図５と図６Ａと図６Ｂに示したように、液晶表示装置は、表示領域Ｄ１と非表示領域Ｄ２を含む第１基板１００及び第１基板１００と向かい合う第２基板３００と、表示領域Ｄ１で、第１基板１００と第２基板３００との間に位置する液晶層２００を含む。
【００３８】
第１基板１００の非表示領域Ｄ２の内部面には、駆動回路としてｐ型の薄膜トランジスタＴ(ｐ)とｎ型の薄膜トランジスタＴ(ｎ)が形成される。
【００３９】
第２基板３００の内部面の表示領域Ｄ１には、カラーフィルター層３０２が形成されて、カラーフィルター層３０２上の表示領域Ｄ１には、共通電極３０４が形成される。図示してはないが、カラーフィルター層３０４は、赤色、緑色、青色のサブカラーフィルターを含み、これらは、反復的に順に配列される。
【００４０】
第１基板１００の内部面の表示領域Ｄ１には、ゲート配線ＧＬ、データ配線ＤＬ、スイッチング薄膜トランジスタＴｓ（例えば、ｎ型の薄膜トランジスタ）、ストレージキャパシターＣｓｔ、画素電極１５０が形成される。また、画素電極１５０を含む基板全面には、保護層１４６が形成される。
【００４１】
前述した構成は、表示領域Ｄ１と非表示領域Ｄ２に対応するアレイ基板の上部にブラック樹脂(black resin)を利用して光遮断手段であるブラックマトリックス１５２を形成することを特徴とする。
具体的には、駆動回路を覆う保護層の上部であって画素領域Ｐに構成されたスイッチング素子(及びストレージキャパシター)と画素領域Ｐとの間の境界領域、すなわち、データ配線ＤＬとゲート配線(図示せず)に加えて、データ配線ＤＬ及びゲート配線(図示せず)と画素電極１５０との間の離隔領域ＳＰに対応する保護層１４６の上部に構成する。
【００４２】
前述したように、ブラックマトリックス１５２を第１基板１００上に、アレイ素子のように構成すると、合着マージンαを設定しなくても良いために、合着マージンαほどの開口領域が確保できる。
【００４３】
以下、工程断面図を参照して、本発明による駆動回路一体型の薄膜トランジスタアレイ基板の製造工程を説明する。
【００４４】
図７Ａないし図７Ｊと図８Ａないし図８Ｊは、本発明の一実施例による液晶表示装置の製造工程を示した概略的な断面図である。図７Ａないし図７Ｊは、駆動回路を示した工程断面図であって、図８Ａないし図８Ｊは、表示領域の単一画素を示した工程断面図である。
【００４５】
図７Ａと図８Ａは、第１マスク工程を示した断面図である。図７Ａと図８Ａに示したように、基板１００に、表示領域Ｄ１と非表示領域Ｄ２を定義して、表示領域Ｄ１には多数の画素領域Ｐを定義する。この時、非表示領域Ｄ２に、便宜上、第１領域Ａ１と第２領域Ａ２を定義して、画素領域Ｐに、第３領域Ａ３と第４領域Ａ４を定義する。
【００４６】
前述したように、第１ないし第４領域Ａ１、Ａ２、Ａ３、Ａ４が定義された基板１００の一面に絶縁物質を蒸着してバッファ層１０２を形成し、バッファ層１０２の上部に非晶質シリコン(ａ−Ｓｉ：Ｈ)を蒸着した後、結晶化する工程を行う。結晶化をするために、多様な熱伝逹手段が利用されるが、一般的には、レーザーを利用して結晶化を行う。
【００４７】
結晶化工程によって結晶化された層をパターニングし、第１領域Ａ１と第２領域Ａ２と第３領域Ａ３に、アクティブ層として機能する第１ないし第３半導体層１０４、１０６、１０８を形成して、第４領域Ａ４に、電極として機能する第４半導体層１１０を形成する。
【００４８】
図７Ｂと図８Ｂは、第２マスク工程を示しており、第４領域Ａ４の第４半導体層１１０に、イオンをドーピングする工程を示した工程断面図である。図７Ｂと図８Ｂに示したように、第１ないし第４半導体層１０４、１０６、１０８、１１０が形成された基板１００全面に、フォトレジストを塗布した後、第２マスク工程によってパターニングし、第１領域Ａ１と第２領域Ａ２及び第３領域Ａ３を遮蔽する感光パターン１１２を形成する。
【００４９】
さらに、感光パターン１１２に遮蔽されない第４領域Ａ４の第４半導体層１１０に、表面にイオンをドーピングする工程を行う。第４半導体層１１０は、電極の役割をして、導電性を有するために、イオン(ｎ型または、ｐ型のイオン)をドーピングする工程を行う。前述したように、第４領域Ａ４の第４半導体層１１０に、イオンをドーピングする工程が完了されると、感光パターン１１２を除去する工程を行う。
【００５０】
図７Ｃと図８Ｃは、第３マスク工程を示した断面図である。図７Ｃと図８Ｃに示したように、第４領域Ａ４の第４半導体層１１０にイオンをドーピングして、第１ストレージ電極として形成する工程後、第１ないし第４半導体層１０４、１０６、１０８、１１０が形成された基板１００全面に、ゲート絶縁膜１１６を形成する。
ゲート絶縁膜１１６は、窒化シリコンＳｉＮｘと酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された１つ以上の物質を蒸着して形成する。
【００５１】
ゲート絶縁膜１１６が形成された基板１００全面に、導電性金属を蒸着してパターニングし、第１ないし第３半導体層１０４、１０６、１０８の中心に対応する上部に第１ないし第３ゲート電極１１８、１２０、１２２を形成して、第４領域Ａ４の第４半導体層１１０に対応する上部に第２ストレージ電極１２４を形成すると同時に、第３領域Ａ３のゲート電極１２２で、画素領域Ｐの一側に延長されたゲート配線(図示せず)を形成する。
【００５２】
図７Ｄと図８Ｄは、第４マスク工程を示しており、第２領域Ａ２と第３領域Ａ３の半導体層１０６、１０８に、ｎ＋イオンをドーピングする工程を示した断面図である。図７Ｄと図８Ｄに示したように、第１ないし第３ゲート電極１１８、１２０、１２２と第２ストレージ電極１２４が形成された基板１００全面に、フォトレジストを塗布した後、第４マスク工程によってパターニングし、第１領域Ａ１と第４領域Ａ４を遮断する感光パターン１２６を形成する。
さらに、感光パターン１２６間に露出された第２領域Ａ２と第３領域Ａ３に、ｎ＋イオンをドーピングする工程を行う。
【００５３】
第２領域Ａ２と第３領域Ａ３の第２半導体層１０６と第３半導体層１０８領域の第２ゲート電極１２０と第３ゲート電極１２２の周辺に露出された部分の表面にｎ＋イオンがドーピングされて、イオンがドーピングされた領域は、オーミック接触(ohmic contact)特性を有する。
【００５４】
この時、第４領域Ａ４に感光パターンを形成しなくても良い。第４領域Ａ４に対応する第４半導体層１１０にｎ＋イオンがドーピングされた状態であるために、同じ種類のイオンであれば感光パターンは不必要である。
【００５５】
前述したような第４マスク工程が完了されると、感光パターン１２６を除去する工程を行う。
【００５６】
第１ストレージ電極１１０、第２ストレージ電極１２４と、両電極間に介されたゲート絶縁膜１１６は、ストレージキャパシターＣｓｔを構成する。
【００５７】
図７Ｅと図８Ｅは、第５マスク工程を示しており、第１領域Ａ１の半導体層に、ｐ＋イオンをドーピングする工程を示した断面図である。図７Ｅと図８Ｅに示したように、第１ないし第３ゲート電極１１６、１１８、１２０と第１ストレージ電極１２２が形成された基板１００全面に、フォトレジストを塗布した後、第５マスク工程によってパターニングし、第２領域Ａ２と第３領域Ａ３と第４領域Ａ４を遮断する感光パターン１２８を形成する。
【００５８】
第１領域Ａ１の露出された第１半導体層１０４のゲート電極１１８の周辺に露出された部分の表面に、ｐ＋イオンをドーピングする工程を行う。この時、イオンがドーピングされた領域は、前述したように、オーミック接触(ohmic contact)特性を有する。
【００５９】
図７Ｆと図８Ｆは、第６マスク工程を示した工程断面図である。前述したような工程によって、各々オーミック接触領域(抵抗性接触領域)が形成された第１ないし第３半導体層１０４、１０６、１０８と、第１ストレージ電極１１０が形成された基板１００全面に、窒化シリコンＳｉＮｘと酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された１つを蒸着して層間絶縁膜１３０を形成する。
【００６０】
層間絶縁膜１３０と下部のゲート絶縁膜１１６を第６マスク工程によってパターニングし、第１ないし第３半導体層１０４、１０６、１０８のオーミック接触領域を露出するコンタクトホールを形成する。
詳細には、第１ないし第３ゲート電極１１８、１２０、１２２を中心に両側の半導体層１０４、１０６、１０８、すなわち、オーミック接触領域を各々露出する第１ないし第３コンタクトホール１３２、１３４、１３６で構成される。ここで、第１ないし第３コンタクトホール１３２、１３４、１３６は、第１ないし第３ソースコンタクトホール１３２ａ、１３４ａ、１３６ａと第１ないし第３ドレインコンタクトホール１３２ｂ、１３４ｂ、１３６ｂを含む。
【００６１】
図７Ｇと図８Ｇは、第７マスク工程を示した工程断面図である。第１ないし第３半導体層１０４、１０６、１０８を露出する層間絶縁膜１３０が形成された基板１００全面に、クロムＣｒ、モリブデンＭｏ、タングステンＷ、銅Ｃｕ、アルミニウム合金ＡｌＮｄ等を含む導電性金属グループのうちから選択された１つを蒸着してパターニングし、第１コンタクトホール１３２ａ、１３４ａ、１３６ａを通じて露出されたオーミック接触領域と接触するソース電極１３８ａ、１４０ａ、１４２ａと、第２コンタクトホール１３２ｂ、１３４ｂ、１３６ｂを通じて露出されたオーミック接触領域と接触するドレイン電極１３８ｂ、１４０ｂ、１４２ｂを形成すると同時に、第３領域Ａ３のドレイン電極１４２ｂで、画素領域Ｐの一側に延長したデータ配線ＤＬを形成する。
【００６２】
前述した第１ないし第７マスク工程によって、非表示領域Ｄ２には、ｐ型の多結晶薄膜トランジスタとｎ型の多結晶薄膜トランジスタの組合せであるＣＭＯＳ素子が形成され、表示領域Ｄ１の第３領域Ａ３には、ｎ型の多結晶薄膜トランジスタが形成されて、第４領域Ａ４には、第１ストレージ電極と第２ストレージ電極で構成されたストレージキャパシターＣｓｔが形成される。
【００６３】
図７Ｈと図８Ｈは、第８マスク工程を示した工程断面図である。図７Ｈと図８Ｈに示したように、第１ないし第３領域Ａ１、Ａ２、Ａ３ごとにソース電極１３８ａ、１４０ａ、１４２ａとドレイン電極１３８ｂ、１４０ｂ、１４２ｂが形成された基板１００全面に、前述した絶縁物質グループのうちから選択された１つ以上の物質を蒸着して保護層１４６を形成する。
【００６４】
保護層１４６を第９マスク工程によってパターニングし、第３領域Ａ３のドレイン電極１４２ｂを露出するドレインコンタクトホール１４８を形成する。
【００６５】
図７Ｉと図８Ｉは、第９マスク工程を示した工程断面図である。図７Ｉと図８Ｉに示したように、保護層１４６が形成された基板１００全面に、インジウムースズーオキサイドＩＴＯとインジウムージンクーオキサイドＩＺＯを含む透明な導電性金属グループのうちから選択された１つを蒸着して、第１０マスク工程によってパターニングし、ドレイン電極１４０ｂと接触しながら画素領域Ｐに位置する画素電極１５０を形成する。
この時、画素電極１５０は、ゲート配線(図示せず)とデータ配線ＤＬとから隔離距離ＳＰを置いて形成する。
【００６６】
図７Ｊと図８Ｊは、第１０マスク工程を示した工程断面図である。図７Ｊと図８Ｊに示したように、画素電極１５０が形成された基板１００全面に、ブラック樹脂(感光性ブラック樹脂)を塗布した後、第１０マスク工程によってパターニングし、非表示領域Ｄ２の駆動回路部と、表示領域Ｄ１の第３領域Ａ３とストレージ領域Ａ４と、ゲート配線及びデータ配線(図示せず、ＤＬ)と画素電極１５０との間の隔離距離ＳＰに対応する領域に形成する。
この時、ブラックマトリックス１５２をアレイ基板に直接形成するため、従来とは異なり合着マージンαを設定する必要がない。
【００６７】
このように、ブラックマトリックスをアレイ基板に構成した構造は、従来とは異なり、合着マージンを設定する必要がないために、従来に比べて開口領域を４μｍ以上に拡張して構成することができる。
【図面の簡単な説明】
【００６８】
【図１】従来技術によるスイッチング素子と駆動回路が１つの基板に形成された一体型の液晶表示装置を概略的に示した図である。
【図２】従来技術による液晶表示装置の表示領域を示した概略的な平面図である。
【図３】従来技術によるスイッチング素子と駆動回路が１つの基板に形成された一体型の液晶表示装置の駆動回路を示した概略的な断面図である。
【図４】図２のＩＶ−ＩＶ線に沿って切断された断面を示した概略的な断面図である。
【図５】本発明の一実施例による液晶表示装置の表示領域を示した概略的な平面図である。
【図６Ａ】本発明の一実施例によるスイッチング素子と駆動回路が１つの基板に形成された一体型の液晶表示装置の駆動回路を示した概略的な断面図である。
【図６Ｂ】図５のＶＩ−ＶＩ線に沿って切断した断面を示した断面図である。
【図７Ａ】本発明の一実施例による液晶表示装置の製造工程を示した概略的な断面図である。
【図７Ｂ】図７Ａに続く製造工程を示す断面図である。
【図７Ｃ】図７Ｂに続く製造工程を示す断面図である。
【図７Ｄ】図７Ｃに続く製造工程を示す断面図である。
【図７Ｅ】図７Ｄに続く製造工程を示す断面図である。
【図７Ｆ】図７Ｅに続く製造工程を示す断面図である。
【図７Ｇ】図７Ｆに続く製造工程を示す断面図である。
【図７Ｈ】図７Ｇに続く製造工程を示す断面図である。
【図７Ｉ】図７Ｈに続く製造工程を示す断面図である。
【図７Ｊ】図７Ｉに続く製造工程を示す断面図である。
【図８Ａ】本発明の一実施例による液晶表示装置の製造工程を示した概略的な断面図である。
【図８Ｂ】図８Ａに続く製造工程を示す断面図である。
【図８Ｃ】図８Ｂに続く製造工程を示す断面図である。
【図８Ｄ】図８Ｃに続く製造工程を示す断面図である。
【図８Ｅ】図８Ｄに続く製造工程を示す断面図である。
【図８Ｆ】図８Ｅに続く製造工程を示す断面図である。
【図８Ｇ】図８Ｆに続く製造工程を示す断面図である。
【図８Ｈ】図８Ｇに続く製造工程を示す断面図である。
【図８Ｉ】図８Ｈに続く製造工程を示す断面図である。
【図８Ｊ】図８Ｉに続く製造工程を示す断面図である。
【符号の説明】
【００６９】
１００：基板
１０８：第３半導体層
１１０：第１ストレージ電極
１１６：ゲート絶縁膜
１２４：第２ストレージ電極
１３０：層間絶縁膜
１４２ａ：第３ソース電極
１４２ｂ：第３ドレイン電極
１４６：保護層
１５０：画素電極
１５２：ブラックマトリックス
ＤＬ：データ配線
Ｄ１：表示領域
Ａ３：第３領域
Ａ４：第４領域
Ｐ：画素領域
Ｔｓ：スイッチング薄膜トランジスタ
α：合着マージン
【図１】
2007086738.tif 000003
【図２】
2007086738.tif 000004
【図３】
2007086738.tif 000005
【図４】
2007086738.tif 000006
【図５】
2007086738.tif 000007
【図６Ａ】
2007086738.tif 000008
【図６Ｂ】
2007086738.tif 000009
【図７Ａ】
2007086738.tif 000010
【図７Ｂ】
2007086738.tif 000011
【図７Ｃ】
2007086738.tif 000012
【図７Ｄ】
2007086738.tif 000013
【図７Ｅ】
2007086738.tif 000014
【図７Ｆ】
2007086738.tif 000015
【図７Ｇ】
2007086738.tif 000016
【図７Ｈ】
2007086738.tif 000017
【図７Ｉ】
2007086738.tif 000018
【図７Ｊ】
2007086738.tif 000019
【図８Ａ】
2007086738.tif 000020
【図８Ｂ】
2007086738.tif 000021
【図８Ｃ】
2007086738.tif 000022
【図８Ｄ】
2007086738.tif 000023
【図８Ｅ】
2007086738.tif 000024
【図８Ｆ】
2007086738.tif 000025
【図８Ｇ】
2007086738.tif 000026
【図８Ｈ】
2007086738.tif 000027
【図８Ｉ】
2007086738.tif 000028
【図８Ｊ】
2007086738.tif 000029