(57)【要約】【課題】限られたハードウェア資源を用いて、その拡張性を阻まず、しかも処理性能の低下を来たすことがないように通信制御機能を実現する。【解決手段】ネットワークバスに接続された電子制御ユニットにおいて、中央処理装置（１１０）が書き込んだ機能定義データに応じたデータ処理機能が設定される機能再構成モジュール（１１４）は、送信データ処理機能部として、中央処理装置のデータ処理によって逐次生成されて供給された送信データのデータＩＤを判定する入力データ判定部（１２１）と、前記入力データ判定部によるデータＩＤの判定結果に対応する送信データを受け取って送信対象毎のパケットを構成する複数の送信パケット生成部（１２２）と、送信パケット生成部で生成されたパケットの送信順序を制御して出力する順序制御部（１２３）と、順序制御部から出力されたパケットを外部インタフェース回路に与えるパケット転送部（１２４）と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部インタフェース回路と、書き込まれた機能定義データに従った論理機能が設定される機能再構成モジュールと、前記機能再構成モジュールに前記機能定義データを書き込んで、前記外部インタフェース回路がインタフェースするデータのデータ処理機能を当該機能再構成モジュールに設定すると共に設定されたデータ処理機能を利用する中央処理装置と、を有する半導体データ処理装置であって、
前記データ処理機能が設定された前記機能再構成モジュールは、前記中央処理装置のデータ処理によって逐次生成されて供給された送信データのデータＩＤを判定する入力データ判定部と、前記入力データ判定部による前記データＩＤの判定結果に対応する送信データを受け取って送信対象毎のパケットを構成する複数の送信パケット生成部と、前記送信パケット生成部で生成されたパケットの送信順序を制御して出力する順序制御部と、順序制御部から出力されたパケットを前記外部インタフェース回路に与えるパケット転送部と、を送信データ処理機能部として有する半導体データ処理装置。
【請求項２】
前記機能再構成モジュールは、入力データ判定部による判定結果に対応する送信パケット生成部が存在しないとき前記中央処理装置に必要な送信パケット生成部の機能設定を要求し、当該機能の設定を待って当該送信データに対する処理を再開する、請求項１記載の半導体データ処理装置。
【請求項３】
前記機能再構成モジュールは、前記必要な送信パケット生成部の機能設定を要求するとき、併せて、当該要求によって設定される送信パケット生成部で生成されるパケットの転送機能を前記パケット転送部に設定する要求を行なう、請求項２記載の半導体データ処理装置。
【請求項４】
前記入力データ判定部は、前記データＩＤを解読するデコーダと、前記デコーダによる解読結果に基づいて当該データＩＤに対応する送信パケット生成部へ送信データ及びデータＩＤを出力するデータセレクタと、を有する請求項１記載の半導体データ処理装置。
【請求項５】
前記送信パケット生成部は、データバッファメモリと、前記入力データ判定部から供給された送信データを所定のパケットフォーマットにしたがってデータバッファメモリに格納してパケットを生成するパック部と、前記データバッファメモリが保持するパケットを所定のイベントの発生を待って前記順序制御部に送るパケットセレクタと、を有する請求項４記載の半導体データ処理装置。
【請求項６】
前記順序制御部は、前記送信パケット生成部から供給されたパケットを送信パケット生成部と対応付けて保持するパケットバッファメモリと、前記パケットバッファメモリに保持されたパケットの優先度及び前記パケットバッファメモリへのパケット保持の早遅に基づいて決定した優先順位に従って前記パケットバッファメモリのパケットを選択する優先制御セレクタと、を有する請求項５記載の半導体データ処理装置。
【請求項７】
前記パケット転送部は、前記外部インタフェース回路が送信可能状態にあるとき、前記優先制御セレクタで選択されたパケットを前記外部インタフェース回路に与える転送ゲートを有する請求項６記載の半導体データ処理装置。
【請求項８】
前記中央処理装置は、発生したイベントの種別に応じた割込み要求に応答してデータ処理を開始して送信データ及びデータＩＤを生成し、生成した送信データ及びデータＩＤを前記機能再構成モジュールに供給する、請求項１記載の半導体データ処理装置。
【請求項９】
前記送信パケット生成部は、生成したパケットを所定のイベント信号の発生を待って前記順序制御部に送る、請求項８記載の半導体データ処理装置。
【請求項１０】
前記送信パケット生成部は、前記所定のイベント信号を発生させるタイマカウンタ部を有する、請求項９記載の半導体データ処理装置。
【請求項１１】
前記送信パケット生成部は、前記入力データ判別部から供給された送信データが所定のパケットフォーマットに従って格納されるデータバッファメモリを有し、前記機能再構成モジュールの外部から供給されるデータと前記データバッファメモリに既に格納されている対応するデータとを比較し、所定の条件が成立することに応じて前記所定のイベント信号を発生させるイベント判別部を有する、請求項９記載の半導体データ処理装置。
【請求項１２】
前記機能再構成モジュールは、記憶回路及び制御回路を有する複数の機能再構成セルが配線を介して連鎖可能に配置された機能再構成アレイと、外部からのアクセス要求に応答して前記機能再構成セルを制御するインタフェース制御回路とを有し、
前記機能再構成セルは、記憶回路から読み出された信号又は外部から供給される信号を前記制御回路が入力し、それにしたがって制御回路が記憶回路をアクセスし、それによって得られた信号に基づいて記憶回路に対する次のアクセスアドレスを決定する動作を繰り返すことによって、論理動作を行い、
前記記憶回路は前記論理動作を定義するための機能定義データ及び論理動作の操作対象にされるデータを格納する、請求項１記載の半導体データ処理装置。
【請求項１３】
外部インタフェース回路と、書き込まれた機能定義データに従った論理機能が設定される機能再構成モジュールと、前記機能再構成モジュールに前記機能定義データを書き込んで、前記外部インタフェース回路がインタフェースするデータのデータ処理機能を当該機能再構成モジュールに設定すると共に設定されたデータ処理機能を利用する中央処理装置と、を有する半導体データ処理装置であって、
前記データ処理機能が設定された前記機能再構成モジュールは、前記外部インタフェース回路から供給された受信パケットのパケットＩＤを判定する入力パケット判定部と、前記入力パケット判定部による前記パケットＩＤの判定結果に対応するパケットの構成に基づいて必要な受信データを抽出すると共に対応するデータＩＤを付加して保持するデータ抽出部と、前記データ抽出部に保持された受信データ及びデータＩＤを転送先の状態に応じて転送先に供給するデータ転送部と、を受信データ処理機能部として有する半導体データ処理装置。
【請求項１４】
前記機能再構成モジュールは、入力パケット判定部により判定されたパケットＩＤに対応するデータ抽出部の機能が設定されていないとき前記中央処理装置に必要なデータ抽出部の機能設定を要求し、当該機能の設定を待って当該パケットに対する処理を再開する、請求項１３記載の半導体データ処理装置。
【請求項１５】
前記機能再構成モジュールは、受信データ及びデータＩＤに対応する転送先へのデータ転送部の機能が設定されていないとき前記中央処理装置にデータ転送部の必要な機能設定を要求し、当該機能の設定を待って当該受信データ及びデータＩＤを転送先へ出力する、請求項１４記載の半導体データ処理装置。
【請求項１６】
前記データ抽出部は、データバッファメモリと、前記入力データ判定部による前記パケットＩＤの判定結果に対応するパケットの構成に基づいてパケットから受信データを分離すると共に分離された受信データに対応するデータＩＤを付加して前記データバッファメモリに格納するアンパック部と、を有する請求項１５記載の半導体データ処理装置。
【請求項１７】
前記機能再構成モジュールは、記憶回路及び制御回路を有する複数の機能再構成セルが配線を介して連鎖可能に配置された機能再構成アレイと、外部からのアクセス要求に応答して前記機能再構成セルを制御するインタフェース制御回路とを有し、
前記機能再構成セルは、記憶回路から読み出された信号又は外部から供給される信号を前記制御回路が入力し、それにしたがって制御回路が記憶回路をアクセスし、それによって得られた信号に基づいて記憶回路に対する次のアクセスアドレスを決定する動作を繰り返すことによって、論理動作を行い、
前記記憶回路は前記論理動作を定義するための機能定義データ及び論理動作の操作対象にされるデータを格納する、請求項１３記載の半導体データ処理装置。
【請求項１８】
ネットワークバスに複数個の電子制御ユニットが接続されたデータ処理システムであって、
前記電子制御ユニットは、外部インタフェース回路と、書き込まれた機能定義データに従った論理機能が設定される機能再構成モジュールと、前記機能再構成モジュールに前記機能定義データを書き込んで、前記外部インタフェース回路が送受信するデータの送信データ処理機能及び受信データ処理機能を設定すると共に設定された送信データ処理機能及び受信データ処理機能を利用する中央処理装置と、を有し、
前記送信データ処理機能及び受信データ処理機能が設定された機能再構成モジュールは送信データ処理機能部と受信データ処理機能部とを有し、
前記送信データ処理機能部は、前記中央処理装置のデータ処理によって逐次生成されて供給された送信データのデータＩＤを判定する入力データ判定部と、前記入力データ判定部による前記データＩＤの判定結果に対応する送信データを受け取って送信対象毎のパケットを構成する複数の送信パケット生成部と、前記送信パケット生成部で生成されたパケットの送信順序を制御して出力する順序制御部と、順序制御部から出力されたパケットを前記外部インタフェース回路に与えるパケット転送部とであり、
前記受信データ処理機能部は、前記外部インタフェース回路から供給された受信パケットのパケットＩＤを判定する入力パケット判定部と、前記入力パケット判定部による前記パケットＩＤの判定結果に対応するパケットの構成に基づいて必要な受信データを抽出すると共に対応するデータＩＤを付加して保持するデータ抽出部と、前記データ抽出部に保持された受信データ及びデータＩＤを転送先の状態に応じて転送先に供給するデータ転送部とであるデータ処理システム。
【請求項１９】
前記機能再構成モジュールは、入力データ判定部による判定結果に対応する送信パケット生成部が存在しないとき前記中央処理装置に必要な送信パケット生成部の機能設定を要求し、当該機能の設定を待って当該送信データに対する処理を再開する、請求項１８記載のデータ処理システム。
【請求項２０】
前記機能再構成モジュールは、前記必要な送信パケット生成部の機能設定を要求するとき、併せて、当該要求によって設定される送信パケット生成部で生成されるパケットの転送機能を前記出パケット転送部に設定する要求を行なう、請求項１９記載のデータ処理システム。
【請求項２１】
前記機能再構成モジュールは、入力パケット判定部により判定されたパケットＩＤに対応するデータ抽出部の機能が設定されていないとき前記中央処理装置に必要なデータ抽出の機能設定を要求し、当該機能の設定を待って当該パケットに対する処理を再開する、請求項２０記載のデータ処理システム。
【請求項２２】
前記機能再構成モジュールは、受信データ及びデータＩＤに対応する転送先へのデータ転送部の機能が設定されていないとき前記中央処理装置にデータ転送部の必要な機能設定を要求し、当該機能の設定を待って当該受信データ及びデータＩＤを転送先へ出力する、請求項２１記載のデータ処理システム。
【請求項２３】
前記中央処理装置は、発生したイベントの種別に応じた割込み要求に応答してデータ処理を開始して送信データ及びデータＩＤを生成し、生成した送信データ及びデータＩＤを前記機能再構成モジュールに供給する、請求項１８記載のデータ処理システム。
【請求項２４】
前記送信パケット生成部は、生成したパケットを所定のイベント信号の発生を待って前記順序制御部に送る、請求項２３記載のデータ処理システム。
【請求項２５】
前記送信パケット生成部は、前記所定のイベント信号を発生させるタイマカウンタ部を有する、請求項２４記載のデータ処理システム。
【請求項２６】
前記送信パケット生成部は、前記入力データ判別部から供給された送信データが所定のパケットフォーマットに従って格納されるデータバッファメモリと、前記機能再構成モジュールの外部から供給されるデータと前記データバッファメモリに既に格納されている対応するデータとを比較し、所定の条件が成立することに応じて前記所定のイベント信号を発生させるイベント判別部とを有する、請求項２４記載のデータ処理システム。
【請求項２７】
前記機能再構成モジュールは、記憶回路及び制御回路を有する複数の機能再構成セルが配線を介して連鎖可能に配置された機能再構成アレイと、外部からのアクセス要求に応答して前記機能再構成セルを制御するインタフェース制御回路とを有し、
前記機能再構成セルは、記憶回路から読み出された信号又は外部から供給される信号を前記制御回路が入力し、それにしたがって制御回路が記憶回路をアクセスし、それによって得られた信号に基づいて記憶回路に対する次のアクセスアドレスを決定する動作を繰り返すことによって、論理動作を行い、
前記記憶回路は前記論理動作を定義するための機能定義データ及び論理動作の操作対象にされるデータを格納する、請求項１８記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信制御機能が設定される機能再構成モジュールを搭載した半導体データ処理装置及びデータ処理システムに関し、例えばネットワークバスに多数の電子制御ユニットが接続された車載ネットワークシステムに適用して有効な技術に関する。
【背景技術】
【０００２】
車載ネットワークシステムのＣＡＮ（Controller Area Network）バスにはエンジン系、制動系、コンソール系、ボディー系などを制御する多数のＥＣＵ（Electronic Control Unit）が採用されている。それぞれのＥＣＵは例えばマイクロコンピュータによって構成される。車載ＥＣＵに代表されるようにＥＣＵ相互で関連する処理を進める場合にはＥＣＵが送信するＣＡＮフレーム数が増加し、自ＥＣＵ内で送信フレームに優先度を設定して、優先度毎に様々なタイミングでＣＡＮフレームを送信したいと言う要望がある。また、ＥＣＵが他のＥＣＵのゲートウェイとして機能されるゲートウェイ機能を採用する場合には、送信側のバス負荷を調整するためにＣＡＮフレームのＩＤ毎の送信タイミングをずらすなど、ＣＡＮフレームのＩＤ毎の管理が必要になっている。そのため、ＥＣＵにおける情報フレームの通信制御処理は複雑化の一途をたどっている。そのため、ＥＣＵによる通信制御処理を共通化することを目的として、ＡＵＴＯＳＡＲ（Automotive Open System Architecture）規格が存在する。
【０００３】
ＥＣＵにおける情報フレームの複雑化する通信制御処理に対しては逐一ハードウェア化するか、ソフトウェアによって拡張をしていくという対応が考えられるが、ハードウェア化では処理要因や処理データ数が増加したときの対応性が低く、それらの条件の組み合わせごとにハードウェアの追加が必要になる。一方、ソフトウェアによる拡張を行なう場合には対応性という点でハードウェア化よりも融通性が高くなるが、処理要因や処理データ数の増加によってプログラム処理が複雑化してその負担が大きくなり過ぎるという問題を生ずる。このとき、ハードウェア化とソフトウェアによる拡張を組み合わせることも可能であるが、ハードウェア処理とソフトウェア処理の切り分けによっては拡張性が阻まれたり、処理性能が低下したりすることも想定され、具体的化することは容易ではない。
【０００４】
従来より、製造後に購入者や設計者が構成を設定できる集積回路であるＦＰＧＡ（Field-Programmable Gate Array）が提供されている。ＦＰＧＡは、プログラム可能な複数の論理ブロックを備え、それらの相互接続を再構成可能な多数の配線によってアレイ状に接続されている。このＦＰＧＡを用いることによって可変可能なハードウェア構成を実現可能である。また、ＦＰＧＡに代わるものとして特許文献１に記載の再構成演算回路がある。再構成演算回路は内部に複数のレジスタによって構成されたスキャンチェーンを有し、スキャンチェーンに伝達される情報によって帰還的に演算処理が可能にされる。特許文献２にも帰還的に演算処理が可能にされる可変論理機能を実現する半導体装置について記載される。帰還的な演算処理とは、設定された可変論理機能が自らに設定された機能を呼び出して次の処理を決定するという処理を繰り返して一塊の処理を実現するという自律的なデータ処理を意味する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２８７７０８号公報
【特許文献２】再公表ＷＯ２００８／１４３２８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、車載ＥＣＵに代表されるように多岐に渡る処理要因や多数の処理データに対応する通信制御を行わなければならないときに、その拡張性を阻まず、しかも処理性能の低下を来たすことがないようにするには、帰還的な演算処理が可能にされる可変論理機能を単に利用するという着想だけでは足りず、具体的な通信制御形態のためのデータ処理に対して如何に論理機能を構築するか、更には可変論理機能の限られたハードウェア資源を用いて論理機能の再構成を如何に柔軟に実現できるように論理機能の設定を行なうかについて検討しなければならないことが本発明者によって見出された。
【０００７】
本発明の目的は、限られたハードウェア資源を用いて、その拡張性を阻まず、しかも処理性能の低下を来たすことがないように通信制御機能を実現することができる半導体データ処理装置を提供することにある。
【０００８】
本発明の別の目的は、ネットワークバスに複数の電子制御ユニットが接続されたデータ処理システムにおける通信制御機能の拡張性と性能向上を両立することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、ネットワークバスに接続された電子制御ユニットにおいて、中央処理装置が書き込んだ機能定義データに応じたデータ処理機能が設定される機能再構成モジュールは、送信データ処理機能部として、前記中央処理装置のデータ処理によって逐次生成されて供給された送信データのデータＩＤを判定する入力データ判定部と、前記入力データ判定部による前記データＩＤの判定結果に対応する送信データを受け取って送信対象毎のパケットを構成する複数の送信パケット生成部と、前記送信パケット生成部で生成されたパケットの送信順序を制御して出力する順序制御部と、順序制御部から出力されたパケットを外部インタフェース回路に与えるパケット転送部と、を有する。
【００１２】
上記より、中央処理装置が生成した送信データに対してデータＩＤを用いたパケットの生成を管理でき、生成したパケットに対する送信の優先制御が可能であり、優先制御されたパケットを外部インタフェース回路に与えて、転送データに対するデータ制御を行うことができる。可変論理機能として設定される論理機能をそのように大別するから、データＩＤに対応するパケット生成論理機能が足りなければ論理機能の入れ換えを行なって対処することにより機能再構成のための限られたハードウェア資源の有効利用が容易になる。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、半導体データ処理装置の限られたハードウェア資源を用いて、その拡張性を阻まず、しかも処理性能の低下を来たすことがないように通信制御機能を実現することができる。
【００１５】
また、ネットワークバスに複数の電子制御ユニットが接続されたデータ処理システムにおける通信制御機能の拡張及び性能向上に資することができる。
【図面の簡単な説明】
【００１６】
【図１】図１はＥＣＵに搭載されたマイクロコンピュータＭＣＵの構成を例示するブロック図である。
【図２】図２は本発明に係るデータ処理システムの一例である車載ネットワークシステムの概略的な構成を示すブロック図である。
【図３】図３は機能再構成モジュールの概略的な構成を例示するブロック図である。
【図４】図４は入力データ判定部の詳細を例示するブロック図である。
【図５】図５は送信パケット生成部の詳細を例示するブロック図である。
【図６】図６はＰＤＵ（Protocol Data Unit）として示されるパケットを例示する説明図である。
【図７】図７は順序制御部の詳細を例示するブロック図である。
【図８】図８は選択制御テーブルの一例を示す説明図である。
【図９】図９は図８の選択制御テーブルを用いた検索によるテーブルデータの選択順を例示する説明図である。
【図１０】図１０はパケット転送部の詳細を例示するブロック図である。
【図１１】図１１は機能再構成モジュールに設定された送信データ処理機能をダイナミックに追加または切り換える場合の着目した説明図である。
【図１２】図１２は入力パケット判定部の詳細を例示するブロック図である。
【図１３】図１３はデータ抽出部の詳細を例示するブロック図である。
【図１４】図１４はデータ転送部の詳細な一例として転送先をＲＡＭとする場合について示したブロック図である。
【図１５】図１５はデータ転送部の詳細な一例として転送先を送信データ処理機部とすることによってゲートウェイ機能を実現する場合について示したブロック図である。
【図１６】図１６は機能再構成モジュールに設定された受信データ処理機能をダイナミックに追加または切り換える場合について例示するブロック図である。
【図１７】図１７は機能再構成セルの詳細を例示するブロック図である。
【図１８】図１８は複数の機能再構成セルのアレイ構成の詳細を例示するブロック図である。
【図１９】図１９は機能再構成モジュールの全体的な構成の詳細を例示するブロック図である。
【図２０】図２０は機能再構成セルの記憶回路に対するアドレスマッピングの状態を例示する説明図である。
【図２１】図２１は機能再構成セルにおける論理動作の基本概念を示す説明図である。
【図２２】図２２は図２１における論理動作の動作シーケンスの基本形態を例示するフローチャートである。
【発明を実施するための形態】
【００１７】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１８】
〔１〕＜送信用のデータ処理機能が設定される機能再構成モジュール＞
本発明の代表的な実施の形態に係る半導体データ処理装置（ＭＣＵ）は、外部インタフェース回路（１１３）と、書き込まれた機能定義データに従った論理機能が設定される機能再構成モジュール（１１４）と、前記機能再構成モジュールに前記機能定義データを書き込んで、前記外部インタフェース回路がインタフェースするデータのデータ処理機能を当該機能再構成モジュールに設定すると共に設定されたデータ処理機能を利用する中央処理装置（１１０）と、を有する。前記データ処理機能が設定された前記機能再構成モジュールは、前記中央処理装置のデータ処理によって逐次生成されて供給された送信データのデータＩＤを判定する入力データ判定部（１２１）と、前記入力データ判定部による前記データＩＤの判定結果に対応する送信データを受け取って送信対象毎のパケットを構成する複数の送信パケット生成部（１２２）と、前記送信パケット生成部で生成されたパケットの送信順序を制御して出力する順序制御部（１２３）と、順序制御部から出力されたパケットを前記外部インタフェース回路に与えるパケット転送部（１２４）と、を送信データ処理機能部（１２０）として有する。
【００１９】
上記より、中央処理装置が生成した送信データに対してデータＩＤを用いたパケットの生成を管理でき、生成したパケットに対する送信の優先制御が可能であり、優先制御されたパケットを外部インタフェース回路に与えて、転送データに対するデータ制御を行うことができる。可変論理機能として設定される論理機能をそのように大別するから、データＩＤに対応するパケット生成論理機能が足りなければ論理機能の入れ換えを行なって対処することにより機能再構成のための限られたハードウェア資源の有効利用が容易になる。
【００２０】
したがって、半導体データ処理装置の限られたハードウェア資源を用いて、その拡張性を阻まず、しかも処理性能の低下を来たすことがないように通信制御機能を実現することができる。さらに、ネットワークバスに複数の電子制御ユニットが接続されたデータ処理システムにおける通信制御機能の拡張及び性能向上に資することができる。
【００２１】
〔２〕＜存在しない送信パケット生成部に対する機能設定の要求＞
項１の半導体データ処理装置において、前記機能再構成モジュールは、入力データ判定部による判定結果に対応する送信パケット生成部が存在しないとき前記中央処理装置に必要な送信パケット生成部の機能設定を要求し、当該機能の設定を待って当該送信データに対する処理を再開する。
【００２２】
データＩＤに対応する送信パケット生成部がなければその機能を追加して対応することができる。必要に応じて論理機能の設定を追加することができるから、機能再構成されるハードウェア資源が限られていても設定する論理機能を入れ替えて対処することができる。
【００２３】
〔３〕＜存在しないパケット転送機能に対する機能設定の要求＞
項２の半導体データ処理装置において、前記機能再構成モジュールは、  前記必要な送信パケット生成部の機能設定を要求するとき、併せて、当該要求によって設定される送信パケット生成部で生成されるパケットの転送機能を前記パケット転送部に設定する要求を行なう。
【００２４】
データＩＤに対応するパケットの転送制御機能もなければその機能を追加して対応することができる。必要に応じて論理機能の設定を追加することができるから、機能再構成されるハードウェア資源が限られていても設定する論理機能を入れ替えて対処することができる。
【００２５】
〔４〕＜入力データ判定部詳細＞
項１の半導体データ処理装置において、前記入力データ判定部は、前記データＩＤを解読するデコーダ（１４０）と、前記デコーダによる解読結果に基づいて当該データＩＤに対応する送信パケット生成部へ送信データ及びデータＩＤを出力するデータセレクタ（１４１）と、を有する。
【００２６】
デコード論理とセレクト論理を分けることによって送信判定論理の変更に容易に対応可能になる。
【００２７】
〔５〕＜送信パケット生成部詳細＞
項４の半導体データ処理装置において、前記送信パケット生成部は、データバッファメモリ（１５０）と、前記入力データ判定部から供給された送信データを所定のパケットフォーマットにしたがってデータバッファメモリに格納してパケットを生成するパック部（１５１）と、前記データバッファメモリが保持するパケットを所定のイベントの発生を待って前記順序制御部に送るパケットセレクタ（１５２）と、を有する。
【００２８】
パック部におけるパケットフォーマットの定義を変えることによって異なるデータＩＤの送信パケット生成部の論理機能に容易に対応させることができる。また、パケットの送信要因の追加変更などに対してパケットセレクタの機能設定変更によって容易に対応することができる。
【００２９】
〔６〕＜順序制御部詳細＞
項５の半導体データ処理装置において、前記順序制御部は、前記送信パケット生成部から供給されたパケットを送信パケット生成部と対応付けて保持するパケットバッファメモリ（１７０）と、前記パケットバッファメモリに保持されたパケットの優先度及び前記パケットバッファメモリへのパケット保持の早遅に基づいて決定した優先順位に従って前記パケットバッファメモリのパケットを選択する優先制御セレクタ（１７１）と、を有する。
【００３０】
パケット送信順位の優先制御を可変可能に行うことができ、パケット送信に対する複雑な処理要求にも容易に対応可能である。
【００３１】
〔７〕＜パケット転送部詳細＞
項６の半導体データ処理装置において、前記パケット転送部は、前記外部インタフェース回路が送信可能状態にあるとき、前記優先制御セレクタで選択されたパケットを前記外部インタフェース回路に与える転送ゲート（１８２）を有する。
【００３２】
機能再構成モジュールから外部インタフェース回路への送信パケットの転送を外部インタフェース回路の状態に応じて行うことができる。
【００３３】
〔８〕＜送信データ及びＩＤの生成トリガ＞
項１の半導体データ処理装置において、前記中央処理装置は、発生したイベントの種別に応じた割込み要求に応答してデータ処理を開始して送信データ及びデータＩＤを生成し、生成した送信データ及びデータＩＤを前記機能再構成モジュールに供給する。
【００３４】
中央処理装置がイベントに応答して実行するプログラムにしたがって所要の送信データとそのデータＩＤを生成することができる。
【００３５】
〔９〕＜パケット及びＩＤの送出トリガ＞
項８の半導体データ処理装置において、前記送信パケット生成部は、生成したパケットを所定のイベント信号の発生を待って前記順序制御部に送る。
【００３６】
発生するイベントの種別をパケットの送信要因とする事ができる。
【００３７】
〔１０〕＜イベントを生成するタイマカウンタ部＞
項９の半導体データ処理装置において、前記送信パケット生成部は、前記所定のイベント信号を発生させるタイマカウンタ部（１６２）を有する。
【００３８】
タイマカウンタ部に設定される任意のカウントアップ値に応ずるタイムアウトを送信要因としてパケットを順序制御部に送ることができる。
【００３９】
〔１１〕＜外部イベントを判別するイベント判別部＞
項９の半導体データ処理装置において、前記送信パケット生成部は、前記入力データ判別部から供給された送信データが所定のパケットフォーマットに従って格納されるデータバッファメモリ（１５０）を有し、前記機能再構成モジュールの外部から供給されるデータと前記データバッファメモリに既に格納されている対応するデータとを比較し、所定の条件が成立することに応じて前記所定のイベント信号を発生させるイベント判別部（１６１）を有する。
【００４０】
前記所定のイベントの発生に応答してパケットを順序制御部に送ることができる。
【００４１】
〔１２〕＜機能再構成モジュール＞
項１の半導体データ処理装置において、前記機能再構成モジュールは、記憶回路（２３）及び制御回路（２４）を有する複数の機能再構成セル（２０）が配線（ＨＬ０〜ＨＬｎ、ＶＬ０〜ＶＬｍ）を介して連鎖可能に配置された機能再構成アレイ（ＡＲＹ）と、外部からのアクセス要求に応答して前記機能再構成セルを制御するインタフェース制御回路（２１）とを有する。前記機能再構成セルは、記憶回路から読み出された信号又は外部から供給される信号を前記制御回路が入力し、それにしたがって制御回路が記憶回路をアクセスし、それによって得られた信号に基づいて記憶回路に対する次のアクセスアドレスを決定する動作を繰り返すことによって、論理動作を行う。前記記憶回路は前記論理動作を定義するための機能定義データ及び論理動作の操作対象にされるデータを格納する。
【００４２】
上記より、記憶回路の読み出しを機能再構成セルそれ自体で自律的に制御することができるから、可変論理機能を実現するための記憶回路を論理回路と等価な回路として扱うことができる。したがって、実現可能な論理構成や論理規模に融通性を得ることができ、また、小さなチップ占有面積で大きな論理規模にも対応可能な可変論理機能を実現可能になる。さらに、逐次命令をフェッチして実行するプログラム処理装置に比べると、それぞれの機能再構成セルが記憶回路から読み出したデータに基づいて次の動作を決定する帰還的な処理を繰り返すから、論理動作の高速化に資することができる。
【００４３】
〔１３〕＜受信用のデータ処理機能が設定される機能再構成モジュール＞
本発明の別の実施の形態に係る半導体データ処理装置（ＭＣＵ）は、外部インタフェース回路（１１３）と、書き込まれた機能定義データに従った論理機能が設定される機能再構成モジュール（１１４）と、前記機能再構成モジュールに前記機能定義データを書き込んで、前記外部インタフェース回路がインタフェースするデータのデータ処理機能を当該機能再構成モジュールに設定すると共に設定されたデータ処理機能を利用する中央処理装置（１１０）と、を有する。前記データ処理機能が設定された前記機能再構成モジュールは、前記外部インタフェース回路から供給された受信パケットのパケットＩＤを判定する入力パケット判定部（１３１）と、前記入力パケット判定部による前記パケットＩＤの判定結果に対応するパケットの構成に基づいて必要な受信データを抽出すると共に対応するデータＩＤを付加して保持するデータ抽出部（１３２）と、前記データ抽出部に保持された受信データ及びデータＩＤを転送先の状態に応じて転送先に供給するデータ転送部（１３３）と、を受信データ処理機能部（１３０）として有する。
【００４４】
上記より、受信したパケットのパケットＩＤに対応して受信データをデータＩＤで管理でき、データＩＤに対応する転送先の状態に応じて受信データの転送を制御することができる。可変論理機能に設定される論理機能を入力パケット判定部、データ抽出部、及びデータ転送部に大別するから、パケットＩＤに対応するデータ抽出のための定義情報が足りなければ追加若しくは入れ換えを行なって対処すればよく、また、データＩＤに対応する転送先の定義情報が足りなければ追加若しくは入れ換えを行なって対処すればよく、機能再構成のための限られたハードウェア資源の有効利用が容易になる。
【００４５】
したがって、半導体データ処理装置の限られたハードウェア資源を用いて、その拡張性を阻まず、しかも処理性能の低下を来たすことがないように通信制御機能を実現することができる。さらに、ネットワークバスに複数の電子制御ユニットが接続されたデータ処理システムにおける通信制御機能の拡張及び性能向上に資することができる。
【００４６】
〔１４〕＜存在しないデータ抽出機能に対する機能設定の要求＞
項１３の半導体データ処理装置において、前記機能再構成モジュールは、入力パケット判定部により判定されたパケットＩＤに対応するデータ抽出部の機能が設定されていないとき前記中央処理装置に必要なデータ抽出部の機能設定を要求し、当該機能の設定を待って当該パケットに対する処理を再開する。
【００４７】
パケットＩＤに対応するデータ抽出のための機能設定がなければその機能を追加して対応することができる。必要に応じて論理機能の設定を追加することができるから、機能再構成されるハードウェア資源が限られていても設定される論理機能を入れ替えて対処することができる。
【００４８】
〔１５〕＜存在しないデータ転送機能に対する機能設定の要求＞
項１４の半導体データ処理装置において、  前記機能再構成モジュールは、受信データ及びデータＩＤに対応する転送先へのデータ転送部の機能が設定されていないとき前記中央処理装置にデータ転送部の必要な機能設定を要求し、当該機能の設定を待って当該受信データ及びデータＩＤを転送先へ出力する。
【００４９】
データＩＤに対応するデータ転送部の機能設定がなければその機能を追加して対応することができる。必要に応じて論理機能の設定を追加することができるから、機能再構成されるハードウェア資源が限られていても設定される論理機能を入れ替えて対処することができる。
【００５０】
〔１６〕＜データ抽出部詳細＞
項１５の半導体データ処理装置において、前記データ抽出部は、データバッファメモリ（２００）と、前記入力データ判定部による前記パケットＩＤの判定結果に対応するパケットの構成に基づいてパケットから受信データを分離すると共に分離された受信データに対応するデータＩＤを付加して前記データバッファメモリに格納するアンパック部（２０２）と、を有する。
【００５１】
アンパック部におけるパケットフォーマットの定義を変えることによって異なるパケットＩＤのパケットに対するアンパックに容易に対応させることができる。
【００５２】
〔１７〕＜機能再構成モジュール＞
項１３の半導体データ処理装置において、前記機能再構成モジュールは、記憶回路及び制御回路を有する複数の機能再構成セルが配線を介して連鎖可能に配置された機能再構成アレイと、外部からのアクセス要求に応答して前記機能再構成セルを制御するインタフェース制御回路とを有する。前記機能再構成セルは、記憶回路から読み出された信号又は外部から供給される信号を前記制御回路が入力し、それにしたがって制御回路が記憶回路をアクセスし、それによって得られた信号に基づいて記憶回路に対する次のアクセスアドレスを決定する動作を繰り返すことによって、論理動作を行う。前記記憶回路は前記論理動作を定義するための機能定義データ及び論理動作の操作対象にされるデータを格納する。
【００５３】
項１２と同様の作用効果を有する。
【００５４】
〔１８〕＜ＥＣＵシステム＞
本発明の別の実施の形態に係るデータ処理システムはネットワークバス（１００）に複数個の電子制御ユニット（１０１〜１０５）が接続されて構成される。前記電子制御ユニットは、外部インタフェース回路（１１３）と、書き込まれた機能定義データに従った論理機能が設定される機能再構成モジュール（１１４）と、前記機能再構成モジュールに前記機能定義データを書き込んで、前記外部インタフェース回路が送受信するデータの送信データ処理機能及び受信データ処理機能を設定すると共に設定された送信データ処理機能及び受信データ処理機能を利用する中央処理装置（１１０）と、を有する。前記送信データ処理機能及び受信データ処理機能が設定された機能再構成モジュールは送信データ処理機能部（１２０）と受信データ処理機能部（１３０）とを有する。前記送信データ処理機能部は、前記中央処理装置のデータ処理によって逐次生成されて供給された送信データのデータＩＤを判定する入力データ判定部（１２１）と、前記入力データ判定部による前記データＩＤの判定結果に対応する送信データを受け取って送信対象毎のパケットを構成する複数の送信パケット生成部（１２２）と、前記送信パケット生成部で生成されたパケットの送信順序を制御して出力する順序制御部（１２３）と、順序制御部から出力されたパケットを前記外部インタフェース回路に与えるパケット転送部（１２４）とである。前記受信データ処理機能部は、前記外部インタフェース回路から供給された受信パケットのパケットＩＤを判定する入力パケット判定部（１３１）と、前記入力パケット判定部による前記パケットＩＤの判定結果に対応するパケットの構成に基づいて必要な受信データを抽出すると共に対応するデータＩＤを付加して保持するデータ抽出部（１３２）と、前記データ抽出部に保持された受信データ及びデータＩＤを転送先の状態に応じて転送先に供給するデータ転送部（１３３）とである。
【００５５】
上記より、中央処理装置が生成した送信データに対してデータＩＤを用いたパケットの生成を管理でき、生成したパケットに対する送信の優先制御が可能であり、優先制御されたパケットを外部インタフェース回路に与えて、転送データに対するデータ制御を行うことができる。可変論理機能として設定される論理機能をそのように大別するから、データＩＤに対応するパケット生成論理機能が足りなければ論理機能の入れ換えを行なって対処することにより機能再構成のための限られたハードウェア資源の有効利用が容易になる。
【００５６】
さらに、受信したパケットのパケットＩＤに対応して受信データをデータＩＤで管理でき、データＩＤに対応する転送先の状態に応じて受信データの転送を制御することができる。可変論理機能に設定される論理機能を入力パケット判定部、データ抽出部、及びデータ転送部に大別するから、パケットＩＤに対応するデータ抽出のための定義情報が足りなければ追加若しくは入れ換えを行なって対処すればよく、また、データＩＤに対応する転送先の定義情報が足りなければ追加若しくは入れ換えを行なって対処すればよく、機能再構成のための限られたハードウェア資源の有効利用が容易になる。
【００５７】
したがって、電子制御ユニットの限られたハードウェア資源を用いて、その拡張性を阻まず、しかも処理性能の低下を来たすことがないように通信制御機能を実現することができる。さらに、ネットワークバスに複数の電子制御ユニットが接続されたデータ処理システムにおける通信制御機能の拡張性及び性能向上を両立することができる。
【００５８】
〔１９〕＜存在しない送信パケット生成部に対する機能設定の要求＞
項１８のデータ処理システムにおいて、前記機能再構成モジュールは、入力データ判定部による判定結果に対応する送信パケット生成部が存在しないとき前記中央処理装置に必要な送信パケット生成部の機能設定を要求し、当該機能の設定を待って当該送信データに対する処理を再開する。
【００５９】
データＩＤに対応する送信パケット生成部がなければその機能を追加して対応することができる。必要に応じて論理機能の設定を追加することができるから、機能再構成されるハードウェア資源が限られていても設定論理機能を入れ替えて対処することができる。
【００６０】
〔２０〕＜存在しないパケット転送機能に対する機能設定の要求＞
項１９のデータ処理システムにおいて、前記機能再構成モジュールは、前記必要な送信パケット生成部の機能設定を要求するとき、併せて、当該要求によって設定される送信パケット生成部で生成されるパケットの転送機能を前記出パケット転送部に設定する要求を行なう。
【００６１】
データＩＤに対応するパケットの出力インタフェース機能もなければその機能を追加して対応することができる。必要に応じて論理機能の設定を追加することができるから、機能再構成されるハードウェア資源が限られていても設定論理機能を入れ替えて対処することができる。
【００６２】
〔２１〕＜存在しないデータ抽出機能に対する機能設定の要求＞
項２０のデータ処理システムにおいて、前記機能再構成モジュールは、入力パケット判定部により判定されたパケットＩＤに対応するデータ抽出部の機能が設定されていないとき前記中央処理装置に必要なデータ抽出の機能設定を要求し、当該機能の設定を待って当該パケットに対する処理を再開する。
【００６３】
パケットＩＤに対応するデータ抽出のための機能設定がなければその機能を追加して対応することができる。必要に応じて論理機能の設定を追加することができるから、機能再構成されるハードウェア資源が限られていても設定される論理機能を入れ替えて対処することができる。
【００６４】
〔２２〕＜存在しないデータ転送機能に対する機能設定の要求＞
項２１のデータ処理システムにおいて、前記機能再構成モジュールは、受信データ及びデータＩＤに対応する転送先へのデータ転送部の機能が設定されていないとき前記中央処理装置にデータ転送部の必要な機能設定を要求し、当該機能の設定を待って当該受信データ及びデータＩＤを転送先へ出力する。
【００６５】
データＩＤに対応するデータ転送部の機能設定がなければその機能を追加して対応することができる。必要に応じて論理機能の設定を追加することができるから、機能再構成されるハードウェア資源が限られていても設定される論理機能を入れ替えて対処することができる。
【００６６】
〔２３〕＜送信データ及びＩＤの生成トリガ＞
項１８のデータ処理システムにおいて、前記中央処理装置は、発生したイベントの種別に応じた割込み要求に応答してデータ処理を開始して送信データ及びデータＩＤを生成し、生成した送信データ及びデータＩＤを前記機能再構成モジュールに供給する。
【００６７】
中央処理装置がイベントに応答して実行するプログラムにしたがって所要の送信データとそのデータＩＤを生成することができる。
【００６８】
〔２４〕＜パケット及びＩＤの送出トリガ＞
項２３のデータ処理装置において、前記送信パケット生成部は、生成したパケットを所定のイベント信号の発生を待って前記順序制御部に送る。
【００６９】
発生するイベントの種別をパケットの送信要因とする事ができる。
【００７０】
〔２５〕＜イベントを生成するタイマカウンタ部＞
項２４のデータ処理システムにおいて、前記送信パケット生成部は、前記所定のイベント信号を発生させるタイマカウンタ部（１６２）を有する。
【００７１】
タイマカウンタ部に設定される任意のカウントアップ値に応ずるタイムアウトを送信要因としてパケットを順序制御部に送ることができる。
【００７２】
〔２６〕＜外部イベントを判別するイベント判別部＞
項２４のデータ処理システムにおいて、前記送信パケット生成部は、前記入力データ判別部から供給された送信データが所定のパケットフォーマットに従って格納されるデータバッファメモリ（１５０）を有し、前記機能再構成モジュールの外部から供給されるデータと前記データバッファメモリ既にに格納されている対応するデータとを比較し、所定の条件が成立することに応じて前記所定のイベント信号を発生させるイベント判別部（１６１）を有する。
【００７３】
前記所定のイベントの発生に応答してパケットを順序制御部に送ることができる。
【００７４】
〔２７〕＜機能再構成モジュール＞
項１８のデータ処理システムにおいて、前記機能再構成モジュールは、記憶回路（２３）及び制御回路（２４）を有する複数の機能再構成セル（２０）が配線（ＨＬ０〜ＨＬｎ，ＶＬ０〜ＶＬｍ）を介して連鎖可能に配置された機能再構成アレイ（ＡＲＹ）と、外部からのアクセス要求に応答して前記機能再構成セルを制御するインタフェース制御回路（２１）とを有する。前記機能再構成セルは、記憶回路から読み出された信号又は外部から供給される信号を前記制御回路が入力し、それにしたがって制御回路が記憶回路をアクセスし、それによって得られた信号に基づいて記憶回路に対する次のアクセスアドレスを決定する動作を繰り返すことによって、論理動作を行う。前記記憶回路は前記論理動作を定義するための機能定義データ及び論理動作の操作対象にされるデータを格納する。
【００７５】
項１２と同様の作用効果を有する。
【００７６】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００７７】
《車載ネットワークシステム》
図２には本発明に係るデータ処理システムの一例である車載ネットワークシステムの概略的な構成が示される。ここではネットワークバスの一例であるＣＡＮバス（ＣＡＮＢＵＳ）１００に接続された５個の電子制御ユニット（以下にＥＣＵとも記す）１０１〜１０５が例示され、ＥＣＵ１０１〜１０５はマイクロコンピュータＭＣＵとその他のデバイスＩＣを備えて構成される。ＥＣＵ１０１はボディーの操作スイッチ系のＥＣＵ、ＥＣＵ１０２は電動格納シート系のＥＣＵ、ＥＣＵ１０３はサンルーフのＥＣＵ、ＥＣＵ１０４はメモリミラーのＥＣＵ、ＥＣＵ１０５はスピードメータなどのコンソール系のＥＣＵである。操作スイッチ系のスイッチとしてサンルーフスイッチ、メモリミラースイッチ、および電動格納シートスイッチが例示される。
【００７８】
ＥＣＵ１０１〜１０５は相互に規定フォーマットのフレームを単位として情報交換を行なう。フレームのフォーマットは、ＳＯＦ（start Of Frame）を先頭にフレーム識別子（ＩＤ）としてのフレームＩＤ、データ長などを示すコントロールデータフィールド、メッセージとしてのＣＡＮデータが配置されるデータフィールド、ＣＲＣシーケンスフィールド、およびＥＯＦ（End Of Frame）などを有する。
【００７９】
ＣＡＮ通信における通信方法の基本はデータを管理しているＣＡＮノードがデータフレームを送信し、それに対してそのデータを必要としているＣＡＮノードが受信する。または、データを必要としているＣＡＮノードからリモートフレームを送信し、それに対して該当するＣＡＮノードからデータフレームを返すという形式になっている。リモートフレームを送信するＥＣＵはフレームＩＤで特定するノードに対してデータ種別に対応するデータの要求を行い、リモートフレームに応答してデータフレームを送信するＥＣＵはその要求に対して当該フレームＩＤを付随させてデータの返信を行う。リモートフレームのフレームＩＤには要求するデータフレームのＩＤが設定され、データフレームのフレームＩＤには要求されたリモートフレームのフレームＩＤが添付される。すなわち、データフレームのフレームＩＤはデータ内容や送信ノードの識別のために利用される。
【００８０】
《ＥＣＵ搭載のマイクロコンピュータ》
図１にはＥＣＵに搭載されたマイクロコンピュータＭＣＵの構成が例示される。マイクロコンピュータＭＣＵは、特に制限されないが、公知のＣＭＯＳ集積回路製造技術によって単結晶シリコンのような1個の半導体基板に形成される。このマイクロコンピュータＭＣＵは、プログラムを実行する中央処理装置（ＣＰＵ）１１０、中央処理装置１１０が実行するプログラムや制御データを格納するＲＯＭ１１１、ＣＰＵ１１０のワーク領域として利用されるＲＡＭ１１２、ＣＡＮインタフェース回路（ＣＡＮＩＦ）１１３、機能再構成モジュール１１４、マイクロコンピュータＭＣＵの内外からの割り込み要求を受け取ってＣＰＵ１１０に割り込み信号を供給する制御を行う割り込みコントローラ（ＩＮＴＣ）１１５、およびその他周辺回路（ＰＲＰＨ）１１６を備え、それら回路モジュールは内部バス１１７を介して必要なデータやアドレスなどの情報を入出力する。
【００８１】
前記ＣＡＮインタフェース回路１１３は外部インタフェース回路の一例であり、前記ＣＡＮバス１００に接続され、ＣＡＮバス１００との物理接続を制御して前記データフレームおよびリモートフレームの入出力を行う。
【００８２】
《機能再構成モジュールに設定される送信データ処理機能及び受信データ処理機能》
機能再構成モジュール１１４は書き込まれた機能定義データに従った論理機能が設定される可変論理機能モジュールである。前記ＲＯＭ１１１は制御データの一部としてその機能定義データを保有する。ＣＰＵ１１０は前記機能再構成モジュール１１４にＲＯＭ１１１が保有する前記機能定義データを書き込んで、前記ＣＡＮインタフェース回路１１３が送受信するフレームの送信データ処理機能及び受信データ処理機能を設定すると共に設定された送信データ処理機能及び受信データ処理機能を利用する。送信データ処理機能及び受信データ処理機能についてはＣＰＵ１１０のソフトウェア処理または専用ハードウェアによる処理を採用せず、機能再構成モジュール１１４よって実現する。一方で送信データ処理機能に供給する送信データの生成や受信データ処理機能により処理された後のデータの処理については、ＣＰＵ１１０のソフトウェア処理又は専用ハードウェアによる処理を採用する。
【００８３】
前記送信データ処理機能及び受信データ処理機能が設定された機能再構成モジュール１１４は送信データ処理機能部１２０と受信データ処理機能部１３０とを有する。
【００８４】
前記送信データ処理機能部１２０は、ＣＰＵ１１０のデータ処理によって逐次生成されＲＡＭ１１２を介して供給された送信データのデータＩＤを判定する入力データ判定部１２１と、前記入力データ判定部１２１による前記データＩＤの判定結果に対応する送信データを受け取って送信対象毎のパケットを構成する複数の送信パケット生成部１２２と、前記送信パケット生成部１２２で生成されたパケットの送信順序を制御して出力する順序制御部１２３と、順序制御部１２３から出力されたパケットをＣＡＮインタフェース回路１１３に与えるパケット転送部１２４と、を構成する。
【００８５】
送信データ処理機能部１２０によるデータ処理フローについて説明する。外部割込み要求や内部割込み要求などの所定のイベントが発生すると、割り込みコントローラ１１５は受け付けた割り込み要求の要因をＣＰＵ１１０に与えると共に、ＣＰＵ１１０に割り込み信号をアサートする。ＣＰＵ１１０はその割込み要求に応答してデータ処理を開始して送信データ及びデータＩＤを生成し、生成した送信データ及びデータＩＤをＲＡＭ１１２を経由して前記機能再構成モジュール１１４に供給する。すなわち、送信データ処理機能部１２０において、送信するデータがＣＰＵ１１０によりＲＡＭ１１２を経由して入力される（ＴＲＴ１）。入力された送信データおよびデータＩＤは入力データ判定部１２１で判別され、判別されたデータＩＤに対応する送信パケット生成部１２２に送信データおよびデータＩＤが転送される(ＴＲＴ２)。送信データおよびデータＩＤが転送された送信パケット生成部１２２はＣＡＮのフレーム仕様に準拠した所定のパケットフォーマットにしたがってパケットを生成し、生成したパケットを順序制御部１２３に送る（ＴＲＴ３）。順序制御部１２３は複数の送信パケット生成部１２２から入力したパケットの送信優先制御を行い、送信優先順位の高いパケットをパケット転送部１２４に供給する（ＴＲＴ４）。パケット転送部１２４はＣＡＮインタフェース回路１１３が送信可能な状態を受けてパケットをＣＡＮインタフェース回路１１３に供給する（ＴＲＴ５）。ＣＡＮインタフェース回路１１３は受け取ったパケットをリモートフレーム又はデータフレームとしてＣＡＮバス１００に出力する。
【００８６】
前記受信データ処理機能部１３０は、前記ＣＡＮインタフェース回路１１３から供給された受信パケットのパケットＩＤを判定する入力パケット判定部１３１と、前記入力パケット判定部１３１による前記パケットＩＤの判定結果に対応するパケットの構成に基づいて必要な受信データを抽出すると共に対応するデータＩＤを付加して保持するデータ抽出部１３２と、前記データ抽出部１３２に保持された受信データ及びデータＩＤを転送先の状態に応じて転送先に供給するデータ転送部１３３と、を構成する。
【００８７】
この受信データ処理機能部１３０において、ＣＡＮインタフェース回路１１３がＣＡＮバス１００からデータフレーム又はリモートフレームを受信すると、入力パケット判定部１３１からの要求に応じてそのパケット（フレームそのもの又はＳＯＦ、ＥＯＦなどのコードを除いた実質的なデータ）を入力パケット判定部１３１に供給する（ＲＲＴ１）。入力パケット判定部１３１は後段の動作状態が受け付け可能状態であることを判別してパケットをデータ抽出部１３２に渡す（ＲＲＴ２）。データ抽出部１３２は渡されたパケットが保有するパケットＩＤを判別し、必要な受信データを抽出してデータＩＤを付加し、データ転送部１３３に供給する（ＲＲＴ３）。データ転送部１３３はそのデータＩＤに応じて受信データ及びデータＩＤをＣＰＵ１１０を介してＲＡＭ１１２に転送させ（ＲＲＴ４）、或いは、そのデータＩＤに対してゲートウェイ機能が設定されている場合には送信処理に乗せるためにその受信データ及びデータＩＤを送信データ処理機能部１２０に転送する（ＲＲＴ５）。
【００８８】
《機能再構成モジュールのハードウェア構成の概略》
図３には前記機能再構成モジュール１１４の一例が示される。機能再構成モジュール１１４は記憶回路（ＭＲＹ）２３及び制御回路（ＭＣＮＴ）２４を有する複数の機能再構成セル（ＲＣＮＦＣ）２０が配線ＨＬ０〜ＨＬｎ、ＶＬ０〜ＶＬｍを介して連鎖可能に配置された機能再構成アレイＣＡＲＹと、内部バス１１７からのアクセス要求に応答して前記機能再構成セル２０を制御するインタフェース制御回路（ＩＦＣＮＴ）２１とを有する。前記機能再構成セル２０は、記憶回路２３から読み出された信号又は内部バス１１７から供給される信号を前記制御回路２４が入力し、それにしたがって制御回路２４が記憶回路２３をアクセスし、それによって得られた信号に基づいて記憶回路２３に対する次のアクセスアドレスを決定する動作を繰り返すことによって、論理動作を行う。前記記憶回路２３は前記論理動作を定義するための機能定義データ及び論理動作の操作対象にされるデータを格納する。即ち、機能再構成モジュール１１４の記憶回路２３にはＣＰＵ１１０などにより内部バス１１７を介して論理機能設定情報としての所定の機能定義データが格納されることによって、可変可能に論理機能が設定される。ここでは送信データ処理機能部１２０及び受信データ処理機能部１３０が設定される。設定された論理機能に対してＣＰＵ１１０やＣＡＮインタフェース回路１１３が内部バス１１７を経由して所定のアドレスに対するアクセス動作を行うことによって機能再構成モジュール１１４の送信データ処理及び受信データ処理が行われる。
【００８９】
前記機能再構成モジュール１１４の上記構成により、記憶回路２３の読み出しを機能再構成セル２０それ自体で自律的に制御することができるから、可変論理機能を実現するための記憶回路２３を論理回路と等価な回路として扱うことができる。したがって、実現可能な論理構成や論理規模に融通性を得ることができ、また、小さなチップ占有面積で大きな論理規模にも対応可能な可変論理機能を実現可能になる。さらに、逐次命令をフェッチして実行するプログラム処理装置に比べると、それぞれの機能再構成セル２０が記憶回路２３から読み出したデータに基づいて次の動作を決定する帰還的な処理を繰り返すから、論理動作の高速化に資することができる。
【００９０】
この機能再構成モジュールのハードウェア構成として採用可能な更なる具体例については最後に補足説明する。
【００９１】
《送信データ処理機能部》
送信データ処理機能部１２０について詳述する。図４には入力データ判定部１２１の詳細が例示される。前記入力データ判定部１２１は、ＣＰＵ１１０がアプリケーションプログラムを実行して生成したアプリケーション生成データＡＰＰＤＡＴとしての前記データＩＤ（シグナルＩＤとも記す）及び送信データ（シグナルデータとも記す）を入力する。入力データ判定部１２１は、前記シグナルＩＤを解読するデコーダ１４０と、前記デコーダ１４０による解読結果に基づいて当該シグナルＩＤに対応する送信パケット生成部へシグナルデータ及びシグナルＩＤを出力するデータセレクタ１４１と、機能定義データインタフェース部１４２とを有する。
【００９２】
機能定義データインタフェース部１４２には専用のレジスタアドレス若しくはメモリアドレスがマッピングされ、ＣＰＵ１１０などが当該アドレスに対する機能定義データの書き込みを行なうことによって送信データ処理機能部１２０を初期的に機能設定することができる。詳細は後述するが、機能定義データインタフェース部１４２がＣＰＵ１１０に通知することにより、後から必要になった論理機能についても設定可能にされる。
【００９３】
デコーダ１４０はシグナルＩＤがどのパケットＩＤに対応するかを示すＩＤ対応テーブル１４３を有し、入力されたシグナルＩＤに対応するパケットＩＤを判別する。シグナルＩＤに対応するパケットＩＤがなければ機能定義データインタフェース部１４２に機能定義データ要求信号を出力させ、ＣＰＵ１１０にＩＤ対応テーブル１４３の再設定をさせる。ここでは、パケットＩＤはＣＡＮネットワークに伝送されるフレームＩＤを構成し、便宜上ＣＡＮＩＤとも称する。
【００９４】
セレクタ１４１は送信パケット生成部１２２に一対一対応されるセレクトゲート１４５を有し、セレクトゲート１４５は対応される送信パケット生成部１２２からシグナルデータなどの入力許可をもらい、且つ、デコーダ１４０によってシグナルＩＤと対応されるパケットＩＤのパケットの生成に割り当てられるパケット生成部の選択信号が選択イネーブルにされることを条件に、当該シグナルＩＤとシグナルデータを後段の送信パケット生成部１２２に送る。前記シグナルデータの入力許可は対応する送信パケット生成部１２２におけるパケットの生成状態を表す信号とみなされ、新たなパケットの生成を開始可能な状態が入力許可状態とされる。
【００９５】
図５には送信パケット生成部１２２の詳細が例示される。前記送信パケット生成部１２２は、データバッファメモリとしてのデータ格納バッファ１５０と、前記入力データ判定部２１２から供給されたシグナルデータを所定のパケットフォーマットにしたがってデータ格納バッファ１５０に格納してパケットを生成するパック部１５１と、前記データ格納バッファ１５０が保持するパケットを所定のイベントの発生を待って前記順序制御部１２３に送るパケットセレクタ１５２と、を有する。
【００９６】
パック部１５１は、パケット情報テーブル１５５から読み込まれたパケットフォーマット情報１５６にしたがってデータ格納バッファ１５０へのシグナルデータの格納位置を制御するセレクトゲート１５７と、パケットフォーマット上においてアップデートされたシグナルデータの配置を示すアップデートビットレジスタ１５８を有する。パケット送出時にはアップデートビットレジスタ１５８の値がデータ格納バッファ１５０に内部転送されてパケットに含まれる。
【００９７】
パケットセレクタ１５２は、データ格納バッファ１５０からパケットを送出する出力ゲート１６０、イベント判定部１６１、及びタイマカウンタ部１６２を有する。イベント判定部１６１は、前記機能再構成モジュールの外部から供給されるデータと前記データ格納バッファメモリ１５０に既に格納されている対応するデータとを比較し、所定の条件が成立することに応じて出力ゲート１６０にパケットの出力動作を指示するイベント信号を出力する。例えば、データ格納バッファメモリ１５０に前回の送信に用いたデータが格納されているとき、その後にデータ格納バッファメモリ１５０のデータをアップデートするために外部から供給されてきたデータが当該データ格納バッファメモリ１５０上の対応するデータに対して所定の条件を持っているとき上記イベント信号を出力する。前記タイマカウンタ部１６２は、設定された条件に従ったタイムアウト若しくはカウントアップに応じて出力ゲート１６０にパケットの出力動作を指示するイベント信号を発生させる。出力ゲート１６０がパケットを後段に出力するときアップデートビットレジスタ１５８はリセットされる。
【００９８】
出力ゲート１６０から出力されるパケットは少なくともＣＡＮＩＤとＣＡＮデータを含んでおり、特に制限されないが、最終的にＣＡＮネットワークに送出されるＣＡＮフレームに対応される。ＣＡＮデータは、特に制限されないが、シグナルデータを含んでいる。送信パケット生成部１２２で生成されるパケットは、例えば、AUTOSAR（オートザー、Automotive Open System Architecture）などの車載ソフトウェアの共通規格で定義されている階層化されたソフトウェアの各階層で扱われるデータ単位であるＰＤＵを意味するものである。図６に例示されるようにＰＤＵ（Protocol Data Unit）として示されるパケットは、複数のＳｉｇｎａｌと呼ばれるデータ単位の集合とされる。特に図示はしないが、ＰＤＵはどのＳｉｇｎａｌを持っているかを示す情報も有する。特に制限されないが、Ｓｉｇｎａｌはシグナルデータに対応され、どのＳｉｇｎａｌに対応されるかを示す情報はシグナルＩＤに対応される。
【００９９】
１６３はパケットデータの退避部である。ある送信パケット生成部１２２の機能設定に割り当てられているハードウェアリソースが別の送信パケット生成部の機能設定に切換えられるとき、処理途中のパケットがある場合には当該パケットのデータを退避部１６３にバックアップし、再度当該パケットのための送信パケット生成部１２２が再度機能設定されたとき、退避部１６３からデータ格納バッファ１５０にパケットのデータがリストアされる。
【０１００】
パケット情報テーブル１５５は、特に制限されないが、ＲＯＭ１１１が保有し、必要に応じて送信パケット生成部１２２にその一部のパケットフォーマット情報１５６が書き込まれて利用される。
【０１０１】
図７には順序制御部の詳細が例示される。前記順序制御部１２３は、前記送信パケット生成部１２２から供給されたパケットを送信パケット生成部１２２と対応付けて保持するパケットバッファメモリ１７０と、前記パケットバッファメモリ１７０に保持されたパケットの優先度及び前記パケットバッファメモリ１７０へのパケット保持の早遅に基づいて決定した優先順位に従って前記パケットバッファメモリ１７０のパケットを選択する優先制御セレクタ１７１と、を有する。
【０１０２】
優先制御セレクタ１７１は、送信パケット生成部１２２からパケット供給を受けたタイミング毎に順次そのパケットの優先度とＣＡＮＩＤを送信パケット生成部１２２の番号毎にペアとするテーブルデータをラップアラウンドに保持することによって選択制御テーブル１７２を構成する。優先度＝Ｌ、ＣＡＮＩＤ＝Ｎとするときテーブルデータを（Ｌ／Ｎ）と標記する。図８に例示されるように選択制御テーブル１７２には、機能設定されている送信パケット生成部１２２の番号に対応付けて、パケットが供給されるタイミング毎にパケットの優先度とＣＡＮＩＤのテーブルデータが格納されており、テーブルの先頭には、＃１の送信パケット生成部に対応してテーブルデータ（２／１００ｈ）、＃２の送信パケット生成部に対応してテーブルデータ０、＃３の送信パケット生成部に対応してテーブルデータ（１／３００ｈ）が格納され、次のタイミングでは＃１の送信パケット生成部に対応してテーブルデータ（２／１５０ｈ）、＃２、＃３の送信パケット生成部に対応してテーブルデータ０が格納されている。テーブルデータ０はパケット供給がなかったことを意味する。選択制御テーブル１７２におけるテーブルデータのマッピングアドレスはパケットバッファメモリ１７０におけるパケットの配置アドレスに相関される。
【０１０３】
選択制御テーブル１７２の更新はテーブル制御回路１７３が行なう。高優先検索回路１７４及び低優先検索回路１７５は、選択制御テーブル１７２を参照し、それぞれ所定の検索ロジックにしたがったテーブルデータを検索し、それによって取得したテーブルデータのマッピングアドレスを用いてパケットバッファメモリ１７０のアドレスを演算してパケットを選択することにより、パケットバッファメモリ１７０からパケットの読み出しを行なう。
【０１０４】
特に制限されないが、高優先検索回路１７４及び低優先検索回路１７５による検索における判定優先度は、「パケット供給の発生タイミング」が高優先とされ、次に「優先度の高低」、最後に「ＣＡＮＩＤの昇順」の順番になる。高優先検索回路１７４は選択制御テーブル１７２から、最も古く、高優先度で、ＣＡＮＩＤのより若いテーブルデータを検索する。低優先検索回路１７５は選択制御テーブル１７２から、最も古く、低優先度で、ＣＡＮＩＤのより若いテーブルデータを検索する。図８に例示される選択制御テーブル１７２を用いた検索によるテーブルデータの選択順は図９のようになる。
【０１０５】
高優先検索回路１７４及び低優先検索回路１７５で検索されたテーブルデータに対応してパケットバッファメモリ１７０から読み出されたパケットは当該バッファメモリ１７０から削除される。また、高優先検索回路１７４及び低優先検索回路１７５で検索されたテーブルデータのマッピングアドレスはテーブル制御回路１７３に伝達され、同一発生タイミングにおける有意の全てのテーブルデータが参照されるのを待って当該同一タイミングのテーブルデータが削除される。
【０１０６】
図１０にはパケット転送部１２４の詳細が例示される。前記パケット転送部１２４は、ＣＡＮインタフェース回路１１３が送信可能状態にあるか否かを判別するための状態取得回路１８０と、順序制御部１２３から出力されたパケットのＣＡＮＩＤに基づいてパケットを送信するＣＡＮチャネルおよびＣＡＮメッセージボックス（ＣＡＮＭＢ）を取得する送信先情報生成回路１８１と、生成された送信先情報と入力パケットを送信可能状態のときにＣＡＮインタフェース回路１１３に与える転送ゲート１８２とを有する。ＣＡＮチャネルとはＣＡＮバス１００に接続されているＣＡＮＩＦモジュールの番号であり、ＣＡＮメッセージボックスとはＣＡＮパケットを格納するための内部ＲＡＭである。
【０１０７】
図１１には機能再構成モジュール１１４に設定された送信データ処理機能をダイナミックに追加または切り換える場合について示される。
【０１０８】
機能再構成モジュール１１４は、入力データ判定部１２１のデコーダ１４０による判定結果に対応する送信パケット生成部が存在しないとき機能定義データインタフェース部１４２を介してＣＰＵ１１０に必要な送信パケット生成部１２２の機能設定を要求し、当該機能の設定を待って当該送信データに対する処理を再開する。さらに前記機能再構成モジュール１１４は、前記必要な送信パケット生成部１２２の機能設定を要求するとき、併せて、当該要求によって設定される送信パケット生成部１２２で生成されるパケットの転送機能を前記パケット転送部１２４に設定する要求を行なう。すなわち、設定を要求するパケットの転送機能とは図１０の送信先情報生成回路１８１の情報生成機能である。
【０１０９】
《受信データ処理機能部》
受信データ処理機機能部１３０について詳述する。図１２には入力パケット判定部１３１の詳細が例示される。入力パケット判定部１３１はＣＡＮＩＤの判定回路１９０と共にデータ抽出部１３２によるデータ抽出動作の判定回路１９１を有し、判定されたパケットＩＤに対応するデータ抽出機能をデータ抽出部１３２が備え、且つ、新たなパケットに対するデータ抽出動作が可能なとき、ＣＡＮＩＤとＣＡＮデータを含むパケットを転送ゲート１９３からデータ抽出部１３２に供給する。
【０１１０】
図１３にはデータ抽出部１３２の詳細が例示される。データ抽出部１３２は、データバッファメモリとしてのデータ格納バッファ２００と、前記ＣＡＮＩＤ判定回路１９０による前記ＣＡＮＩＤの判定結果に対応するパケットフォーマット情報（パケットの構成を示す情報）２０１に基づいてパケットから受信データを分離すると共に分離された受信データに対応するデータＩＤを付加して前記データ格納バッファ２００に格納するアンパック部２０２と、を有する。
【０１１１】
パケットフォーマット情報２０１は、特に制限されないが、ＲＯＭ１１１が保有するパケット情報テーブル１５５から読み込まれる。前記ＣＡＮＩＤの判定回路１９０による判定結果に対応するパケットフォーマット情報１５６をデータ抽出部１３２が保有していなければ、データ抽出動作判定回路１９１を介して必要なパケットフォーマット情報をＣＰＵ１１０に要求してデータ抽出部１３２に設定されるようになっている。
【０１１２】
データ格納バッファ２００に格納された受信データとデータＩＤはシグナルデータ及びシグナルＩＤとしてデータ転送部１３３に供給される。
【０１１３】
図１４および図１５にはデータ転送部１３３の詳細が例示される。データ転送部１３３は、シグナルＩＤに対応するデータ転送先情報を保持する転送先判定部２１０と、転送先の状態を取得する状態取得部２１１を有する。前記データ抽出部１３２から受け取ったシグナルＩＤに対応する転送先情報を転送先判定部２１０から取得し、転送先の状態が転送許可を示しているとき、転送ゲート２１２から、転送先アドレスなどの転送先情報とともにシグナルデータ及びシグナルＩＤを出力する。図１４は転送先がＲＡＭ１１２の場合を示しており、受信されたデータはＲＡＭ１１２に格納される。図１５は転送先が送信データ処理機部１２０の場合を示しており、このときの当該マイクロコンピュータＭＣＵはゲートウェイとして機能され、受信データは別のＥＣＵに転送される。
【０１１４】
転送先判定部２１０がシグナルＩＤに対応する転送先情報を保有していない場合には、状態取得部２１１からデータ抽出動作判定回路１９１を介して必要な転送先情報をＣＰＵ１１０に要求してデータ転送部１３３に設定されるようになっている。
【０１１５】
図１６には機能再構成モジュール１１４に設定された受信データ処理機能をダイナミックに追加または切り換える場合について示される。
【０１１６】
機能再構成モジュール１１４は、入力されたＣＡＮＩＤの判定回路１９０により判定されたＣＡＮＩＤに対応するデータ抽出部１３２の機能が設定されていないとき前記中央処理装置１１０に必要なデータ抽出のためのパケットフォーマット情報の設定を要求し、当該機能の設定を待って当該パケットに対する処理を再開する。また、機能再構成モジュール１１４は、受信データ及びデータＩＤに対応する転送先へのデータ転送部１３３の機能が設定されていないとき前記中央処理装置１１０にデータ転送部１３３に必要な転送先情報の設定を要求し、当該機能の設定を待って当該受信データ及びデータＩＤを転送先へ出力する。
【０１１７】
例えば図１には、機能再構成モジュール１１４に３つの送信データ処理機能部と１つの受信データ処理機能部とを記載しているが、一定時間ごとに送受信されるパケット等の相対的に処理頻度の高い送信パケット生成部とデータ抽出部と、１〜２の送信パケット生成部１２２またはデータ抽出部１３２とを構成するための論理サイズを機能再構成モジュール１１４に有するように構成することができる。処理頻度の高いパケットについては機能再構成モジュール１１４にほぼ定常的に構成しておき、処理頻度の低いパケットの処理については必要に応じて機能再構成モジュール１１４に構成し、入力データ判定部１２１または入力パケット判定部１３１のどちらかからデータを受けるように動的に接続構成し、処理を行った結果を順序制御部１２３またはデータ転送部１３３のどちらかへ送るように動的に再構成すればよい。定常的に構成しておく送信パケット生成部１２２とデータ抽出部１３２は、夫々のＥＣＵごとに異なっていて良い。
【０１１８】
《機能再構成モジュールのハードウェア構成の補足》
最後に、機能再構成モジュール１１４のハードウェア構成について具体例を補足する。ここで説明する内容は再公表ＷＯ２００８／１４３２８５号公報の内容に順ずるものである。
【０１１９】
図１７には機能再構成セル２０の一例が示される。機能再構成セル２０は記憶回路（ＭＲＹ）２３と制御回路（ＭＣＯＮＴ）２４を有する。記憶回路２３は例えばシングルポートのスタティック・ランダム・アクセスメモリ（ＳＲＡＭ）２５と、アドレスラッチ回路（ＡＤＲＬＡＴ）２６によって構成される。ＳＲＡＭ２５はメモリアレイ２７、アドレスデコーダ（ＳＤＥＣ）２８、及びタイミングコントローラ（ＴＭＣＮＴ）２９を備える。メモリアレイ２７はアドレスラッチ回路２６から供給されるアドレス信号によってアクセスされるデータフィールド（ＤＦＬＤ）２７＿Ｄと制御フィールド（ＣＦＬＤ）２７＿Ｃを有する。アドレスデコーダ（ＳＤＥＣ）２８はアドレスラッチ回路（ＡＤＲＬＡＴ）２６から出力されるアドレス信号をデコードして、データフィールド（ＤＦＬＤ）２７＿Ｄ及び制御フィールド（ＣＦＬＤ）２７＿Ｃの夫々からアクセス単位のメモリセルを選択する。タイミングコントローラ（ＴＭＣＮＴ）２９は選択されたアクセス単位のメモリセルに対してリード・ライト信号ＲＷ＿ｊ（ｊ＝０〜ｍ）で指示されたリード動作又はライト動作を制御する。
【０１２０】
制御回路２４はアドレスラッチ回路２６にアドレス信号を供給するセレクタ（ＡＤＲＳＬ）３０、アドレスラッチ回路２６がラッチしたアドレス信号を＋１づつインクリメントするアドレスインクリメンタ（ＩＣＲＭ）３１、及びアクセス制御デコーダ（ＡＣＤＥＣ）３２を有する。セレクタ３０には、データフィールド２７＿Ｄから読み出された情報ＤＡＴ＿Ｄ、アドレスインクリメンタ３１の出力、及びバスＳＢＵＳ，ＰＢＵＳから供給されたアクセスアドレス情報の一部のアドレス情報ＡＤＲ＿ＥＸＴが入力される。アクセス制御デコーダ３２には制御フィールド２７＿Ｃから読み出された制御情報ＤＡＴ＿Ｃ、外部イベント信号ＥＸＥＶＴ、当該機能再構成セル２０に対するランダムアクセス選択信号ＲＤＭＡＥ＿ｊ、ロジックイネーブル信号ＬＯＧＥ＿ｊ、及びＩＯアクセス選択信号ＩＯＡＥ＿ｊが供給され、それに基づいてセレクタ３０の出力動作等を制御する。メモリアレイ２７には図示しないアドレスフィールド（ＡＦＬＤ）とアドレスフィールドの出力をセレクタ３０への入力とするパス（ＤＡＴ＿Ａ）を更に有し、メモリアレイ２７にアクセスしアドレスフィールドからの出力をアクセス制御デコーダによりメモリアレイ２７の次のアクセスアドレスとすることも可能である。
【０１２１】
ランダムアクセス選択信号ＲＤＭＡＥ＿ｊがアクティブにされたときアクセス制御デコーダ３２はセレクタ３０にアドレス情報ＡＤＲ＿ＥＸＴを選択させ、そのアドレス情報ＡＤＲ＿ＥＸＴに従ってタイミングコントローラ２９にリード／ライト信号ＲＷ＿ｊに従ったアクセス動作を指示する。これによってＳＲＡＭ２５はアドレス情報ＡＤＲ＿ＥＸＴで指定されるアドレスに対してランダムアクセス可能になる。
【０１２２】
ＩＯアクセス選択信号ＩＯＡＥ＿ｊがアクティブにされ、リード／ライト信号ＲＷ＿ｊによりリード動作が指示されたとき、アクセス制御デコーダ３２はそのときのアドレスラッチ回路２６のアドレスラッチ状態を維持したままそのラッチアドレス情報に従ってタイミングコントローラ２９にリードアクセス動作を指示する。これにより、機能再構成セル２０のＩＯアクセス選択信号ＩＯＡＥ＿ｊがアクティブにされると、そのときＳＲＡＭ２５で選択されている記憶領域に対してアクセス可能になり、ＳＲＡＭ２５に対して一つのメモリマップドＩＯデータレジスタに対する読出しと等価なアクセス動作が可能になる。また、ＩＯアクセス選択信号ＩＯＡＥ＿ｊがアクティブにされ、リード・ライト信号ＲＷ＿ｊによりライト動作が指示されたとき、アクセス制御デコーダ３２はアドレス情報ＡＤＲ＿ＥＸＴをアドレスセレクタ３０に選択させ、そのアドレス情報ＡＤＲ＿ＥＸＴをアドレスラッチ２６にセットして、ＳＲＡＭ２５に対する読出しアドレスを初期設定することができる。このように、ＩＯアクセス選択信号ＩＯＡＥ＿ｊがイネーブルにされたとき書込み対象とされるアドレスラッチ回路２６は書込み対象とされるメモリマップドＩＯレジスタと等価のレジスタとして把握することができる。この等価レジスタをスタートアドレス設定用等価ＩＯレジスタと称する。また、ＩＯアクセス選択信号ＩＯＡＥ＿ｊがイネーブルにされたとき読出し対象とされるＳＲＡＭのメモリ領域は読出し対象とされるメモリマップドＩＯレジスタと等価のレジスタとして把握することができる。この等価レジスタをデータリード用等価ＩＯレジスタと称する。
【０１２３】
ロジックイネーブル信号ＬＯＧＥ＿ｊがアクティブにされたとき、アクセス制御デコーダ３２はそのときアドレスラッチ２６が保持しているアドレスをスタートアドレスとして、そのアクティブ期間にＳＲＡＭ２５のメモリリードサイクルを繰り返し起動し、サイクル毎に、制御フィールド２７＿Ｃから読み出される制御情報ＤＡＴ＿Ｃに従ってセレクタ３０の選択動作を制御する。外部イベント信号ＥＸＥＶＴがイネーブルにされたとき、アクセス制御デコーダ３２は当該メモリリードサイクルにおいてアドレスセレクタ３０に特定のアドレス（例えばＳＲＡＭ２５の先頭アドレス）を出力させる。ロジックイネーブル信号ＬＯＧＥ＿ｊがイネーブルにされたときスタートアドレスを保持するアドレスラッチ２６はロジック動作の開始を指示するイネーブルビットの書込み対象とされるメモリマップドＩＯレジスタと等価のレジスタとして把握することができる。この等価レジスタをロジックイネーブル用等価ＩＯレジスタと称する。
【０１２４】
この機能再構成セル２０によれば、記憶回路２３の読み出しを機能再構成セル２０それ自体で自律的に制御することができる。例えば、前記制御回路２４はＳＲＡＭ２５の次の読出しアドレスを先にＳＲＡＭ２５から読出した制御フィールドＣＦＬＤの情報ＤＡＴ＿Ｃやアクセス制御デコーダ３２に供給される外部イベント信号ＥＸＥＶＴの入力に基づいて自律的に制御することが可能である。これにより、可変論理機能を実現するための記憶回路２３を論理回路と等価な回路として扱うことができる。したがって、実現可能な論理構成や論理規模に融通性を得ることができ、また、小さなチップ占有面積で大きな論理規模にも対応可能な可変論理機能を実現可能になる。
【０１２５】
図１８には複数の機能再構成セル２０のアレイ構成が例示される。複数の機能再構成セル２０はマトリクス配置され、左右に隣接する機能再構成セル２０の間には接続経路選択回路（ＲＳＷ）３５が配置される。機能再構成セル２０及び接続経路選択回路３５は行単位で内部バスＩＢＵＳ＿ｉ（ｉ＝０，１，…）に接続される。内部バスＩＢＵＳ＿ｉはアドレスバスＩＡＢＵＳ＿ｉとデータバスＩＤＢＵＳ＿ｉに大別される。内部アドレスバスＩＡＢＵＳ＿ｉは制御回路２４に前記アドレスＡＤＲ＿ＥＸＴを供給する。内部データバスＩＤＢＵＳ＿ｉは記憶回路２３との間で情報ＤＡＴ＿Ｃ，ＤＡＴ＿Ｄを伝達する。接続経路選択回路３５は、機能再構成セル２０のデータＤＡＴ＿Ｃ，ＤＡＴ＿Ｄの伝達経路を上下又は左右に隣接する機能再構成セル２０の間で選択的に接続するスイッチ回路３６と、前記スイッチ回路３６のスイッチ制御情報を保持するための接続用記憶回路３７とを有する。接続用記憶回路３７は内部バスＩＡＢＵＳ＿ｉ，ＩＤＢＵＳ＿ｉを介してランダムアクセスさせることによって所要のスイッチ制御情報が設定される。
【０１２６】
一の機能再構成セル２０のデータＤＡＴ＿Ｃ，ＤＡＴ＿Ｄを他の機能再構成セル２０のデータＤＡＴ＿Ｃ，ＤＡＴ＿Ｄに伝達することが可能であるから、複数の機能再構成セル２０間でそれぞれの前記自律制御を連動させることが可能になる。複数の機能再構成セル２０を直列的に動作させ、あるいは並列的に動作させて、一単位の論理機能を実現することが可能になる。
【０１２７】
機能再構成セル２０の記憶回路２３には論理機能を定義するための機能定義データとしてのコンフィギュレーション情報がランダムアクセス設定され、接続経路選択回路３５の接続用記憶回路３７には接続経路を定義するためのコンフィグレーション情報がランダムアクセスによって設定される。論理機能が設定された機能再構成セル２０に論理動作の開始が指示されると、その論理動作によって得られる情報は左右又は上下に配置された別の機能再構成セル２０に接続経路選択回路３５を介して伝達可能にされ、また、機能再構成セル２０の論理動作による情報は前記メモリマップドＩＯレジスタに対する読出しと等価なアクセス動作により対応するバスＩＢＵＳ＿ｉを介して外部に読み出し可能にされる。
【０１２８】
図１９には機能再構成モジュール１１４の全体的な構成が例示される。バスＳＢＵＳ，ＰＢＵＳからのアクセス要求に応答して、図１８で説明した複数個の機能再構成セル２０と接続経路選択回路３５のアレイに対する制御を行うインタフェース制御回路として、バスインタフェース回路（ＢＵＳＩＦ）４０、アドレスデコーダ（ＡＤＥＣ）４１、及び内部バス選択回路（ＩＢＳＬ）４２を有する。
【０１２９】
前記複数個の機能再構成セル２０の記憶回路２３のメモリエリア（ＳＲＡＭ２５の記憶領域）には図２０に例示されるように、第１のアドレス範囲ＡＡ１のアドレスがマッピングされる。第１のアドレス範囲ＡＡ１はシステムバスＳＢＵＳに接続するメモリ空間の一部のアドレス空間とされる。また、前記夫々の機能再構成セル２０のための等価的なメモリマップドＩＯレジスタとして把握することができる前記スタートアドレス設定用等価ＩＯレジスタ、データリード用等価ＩＯレジスタ及びロジックイネーブル用等価ＩＯレジスタには第２のアドレス範囲ＡＡ２のアドレスがマッピングされる。図２０において1個の機能再構成セルにおけるＳＲＡＭのアドレスは２５６ワード分のアドレスとされ、１個の機能再構成セルにおける前記３個の等価的なメモリマップドＩＯレジスタのアドレスは３ワード分のアドレスとされる。第２のアドレス範囲ＡＡ２はバス１１７に接続される周辺回路のレジスタ等に割り当てられるメモリマップドＩＯアドレス空間の一部のアドレス空間とされる。前記接続用記憶回路３７の記憶領域には第３のアドレス範囲ＡＡ３のアドレスがマッピングされる。第３のアドレス範囲ＡＡ３はシステムバスＳＢＵＳ若しくはバス１１７に接続するメモリ空間の一部のアドレス空間とされる。
【０１３０】
ＣＰＵ１１０からのアクセス要求を受け取ってバス１１７のバス制御を行うバスステートコントローラ（図示を省略）は、第１又は第３のアドレス範囲ＡＡ１，ＡＡ３へのアクセス要求があったときＣＰＵ１１０のアドレス空間中のメモリアドレス空間へのアクセスとしてアクセス制御を行い、第２のアドレス空間ＡＡ２へのアクセス要求があった時はＣＰＵ１１０のアドレス空間中のＩＯアドレス空間へのアクセスとしてアクセス制御を行う。第１乃至第３のいずれのアドレス範囲へのアクセスであったとしても機能再構成モジュール１１４のバスインタフェース回路４０がアクセスを受付ける。第１又は第３のアドレス範囲ＡＡ１，ＡＡ３へのアクセス要求があったときはバスインタフェース回路４０はメモリウインドウイネーブル信号ＣＭＥをアクティブとし、第２のアドレス範囲ＡＡ２のアクセス要求があったときバスインタフェース回路４０はロジックウインドウイネーブル信号ＣＲＥをアクティブとする。アクセス要求に係るデータの方向はアクセス要求元から発行されるリード信号ＲＤ及びライト信号ＷＴによって判別される。尚、メモリウインドウイネーブル信号ＣＭＥ及びロジックウインドウイネーブル信号ＣＲＥは例えばアドレスデコーダ４１に供給される。
【０１３１】
アドレスデコーダ４１はアクセス要求に係るアドレス信号の上位側ビットをデコードして、アレイ状に配置された機能再構成セル２０と接続経路選択回路３５のうち何れの回路が指定されているかを判別する。接続経路選択回路３５が指定されているときは当該回路の接続用記憶回路３７をイネーブルとし、対応する内部バスＩＢＵＳ＿ｉをバス選択回路４２に選択させてシステムバスＳＢＵＳに接続し、そのアクセス要求に伴うアドレス信号の下位側アドレス情報を用いて当該接続用記憶回路３７をランダムアクセス可能にする。これにより、ＣＰＵ１１０等は第３のアドレス範囲ＡＡ３のアドレスを指定するランダムアクセスにより接続用記憶回路３７に書き込みを行って機能再構成セル２０間の接続を任意に定義することができる。
【０１３２】
また、アドレスデコーダ４１は、アドレスデコードにより、アドレス範囲ＡＡ１のアドレスにより機能再構成セル２０が指定されていることを判別したときは、当該機能再構成セルに割り当てられたＲＤＭＡＥ＿ｊをアクティブとし、対応する内部バスＩＢＵＳ＿ｉをバス選択回路４２に選択させてシステムバスＳＢＵＳに接続し、そのアクセス要求に伴うアドレス信号の下位側アドレス情報を用いて当該接続用記憶回路３７をランダムアクセス可能にする。これにより、ＣＰＵ１１０等は第１のアドレス範囲ＡＡ１のアドレスを指定するランダムアクセスによって記憶回路２３のＳＲＡＭ２５に書き込みを行って当該機能再構成セル２０の論理構成を任意に定義することができる。
【０１３３】
アドレスデコーダ４１は、アドレスデコードにより、アドレス範囲ＡＡ２のアドレスにより機能再構成セル２０の前記等価的なメモリマップドＩＯレジスタが指定されていることを判別したときは、指定された等価的なメモリマップドＩＯレジスタに応じて、ＩＯＡＥ＿ｊ又はＬＯＧＥ＿ｊをアクティブとし、リード・ライト信号ＲＷ＿ｊを生成する。
【０１３４】
即ち、そのとき、バス１１７から前記スタートアドレス設定用等価ＩＯレジスタを指定してライト信号ＷＴにより書き込み動作が指示されたとき、アドレスデコーダ４１はそのアクセス要求に伴うアドレス信号の下位側アドレス情報で指定される機能再構成セル２０に割り当てられたＩＯＡＥ＿ｊをアクティブとする。更に、リード・ライト信号ＲＷ＿ｊによってライト動作を指定する。これによって当該機能再構成セル２０のＡＤＲＳＥＬ３０を経由してＡＤＲＬＡＴ２６に書き込みデータがセットされる。
【０１３５】
また、そのとき、バス１１７から前記ロジックイネーブル用等価ＩＯレジスタを指定してリード信号ＲＤにより読み出し動作が指示されたとき、アドレスデコーダ４１はそのアクセス要求に伴うアドレス信号の下位側アドレス情報で指定される機能再構成セル２０に割り当てられたＬＯＧＥ＿ｊをアクティブとする。更に、リード・ライト信号ＲＷ＿ｊによってリード動作を指定する。これによって当該機能再構成セル２０のアクセス制御デコーダ３２はそのときアドレスラッチ２６が保持しているアドレスをスタートアドレスとしてそのアクティブ期間にＳＲＡＭ２５のメモリリードサイクルを繰り返し起動し、サイクル毎にデータフィールド２７＿Ｄから読み出されるデータ情報ＤＡＴ＿Ｄをセレクタに帰還させ、サイクル毎に、制御フィールド２７＿Ｃから読み出される制御情報ＤＡＴ＿Ｃに従ってセレクタ３０の選択動作を制御して、論理動作を実現する。
【０１３６】
また、そのとき、バス１１７から前記データリード用等価ＩＯレジスタを指定してリード信号ＲＤにより読み出し動作が指示されたとき、アドレスデコーダ４１はそのアクセス要求に伴うアドレス信号の下位側アドレス情報で指定される機能再構成セル２０に割り当てられたＩＯＡＥ＿ｊをアクティブとする。更に、バスインタフェース回路４０はリード・ライト信号ＲＷ＿ｊによってリード動作を指定する。これによって当該機能再構成セル２０のＡＤＲＬＡＴ２６が保持しているアドレス情報によって選択されるＳＲＡＭ２５の記憶領域からリードされる情報をバスインタフェース回路４０が受け取ってバス１１７にリードデータとして出力する。これにより、ＣＰＵ１１０等は論理機能が設定された機能再構成セル２０による論理動作の結果を第２のアドレス範囲ＡＡ２のアドレスを指定するリードアクセスによって任意に取得することができる。バスインタフェース回路４０は論理動作の結果の一つとして論理動作完了のような要求を認識すると、割り込み信号を割り込みコントローラ１６に供給することができる。これによる割り込みが与えられたＣＰＵ１１０は例えば前記データリード用等価ＩＯレジスタに対するリード動作を指定することによって当該論理動作を終了した機能再構成セル２０から論理動作の結果を取得する動作ルーチンに移行したりすることが可能になる。
【０１３７】
上述のように、前記記憶回路に対するランダムアクセス用のアドレスマッピング(第１のアドレス範囲)に対し、機能設定された機能再構成セルによる論理動作結果を取得するために機能再構成セルに割り当てたメモリマップドＩ／Ｏアドレスのようなアドレス（第２のアドレス範囲のアドレス）を個別化することにより、機能再構成セルに対する論理機能をダイナミックに再構成してもそれによる論理動作結果を取得するためのリードアドレスに変更を生ぜず、機能再構成セルに対する論理機能をダイナミックに再構成することが容易になる。
【０１３８】
図２１には機能再構成セル２０における論理動作の基本概念が示される。制御回路２４は条件ＣＯＮＤ＝１で外部アドレスＡＤＲ＿ＥＸＴであるアドレスＹを記憶回路２３のアクセスアドレスとし、条件ＣＯＮＤ＝０の間は、制御情報ＤＡＴ＿Ｃで決まる内部シーケンスにしたがってデータ情報ＤＡＴ＿Ｄで指定されるアドレスによって記憶回路２３をアクセスする。図２２に例示されるように、内部シーケンスにしたがって処理Ａを行っているとき、条件ＣＯＮＤ＝０の間は内部シーケンスで規定されるデータ情報ＤＡＴ＿Ｄにより指定されるアドレスに応じて処理Ｂに分岐することが可能であり、また、条件ＣＯＮＤ＝１の時に外部アドレスＡＤＲ＿ＥＸＴで指定される処理Ｃに分岐することも可能である。ここで、前記条件ＣＯＮＤは、前記ＣＰＵ１１０などによる機能再構成モジュール１１４に対するアクセス形態によって決まる条件、更には、前記制御情報ＤＡＴ＿Ｃで決まる条件として把握すればよい。
【０１３９】
以上説明したマイクロコンピュータＭＣＵによれば、中央処理装置１１０が生成した送信データに対してデータＩＤを用いたパケットの生成を管理でき、生成したパケットに対する送信の優先制御が可能であり、優先制御されたパケットを外部インタフェース回路に与えて、転送データに対するデータ制御を行うことができる。可変論理機能として設定される送信データ処理機能部１２０を入力データ判定部１２１、送信パケット生成部１２２、順序制御部１２３、及びパケット転送部１２４のように大別するから、データＩＤに対応するパケット生成論理機能が足りなければ論理機能の入れ換えを行なって対処することにより機能再構成のための限られたハードウェア資源の有効利用が容易になる。
【０１４０】
さらに、受信したパケットのパケットＩＤに対応して受信データをデータＩＤで管理でき、データＩＤに対応する転送先の状態に応じて受信データの転送を制御することができる。可変論理機能として設定される受信データ処理機能部１３０を入力パケット判定部１３１、データ抽出部１３２、及びデータ転送部１３３に大別するから、パケットＩＤに対応するデータ抽出のための定義情報が足りなければ追加若しくは入れ換えを行なって対処すればよく、また、データＩＤに対応する転送先の定義情報が足りなければ追加若しくは入れ換えを行なって対処すればよく、機能再構成のための限られたハードウェア資源の有効利用が容易になる。
【０１４１】
したがって、電子制御ユニットの限られたハードウェア資源を用いて、その拡張性を阻まず、しかも処理性能の低下を来たすことがないようにＣＡＮネットワークに対するマイクロコンピュータによる通信制御機能を実現することができる。さらに、ネットワークバスに複数の電子制御ユニットが接続されたＣＡＮネットワークシステムにおける通信制御機能の拡張性及び性能向上を両立することができる。
【０１４２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１４３】
例えば、本発明が適用されるネットワークシステムや電子制御ユニットはＣＡＮネットワークや車載ＥＣＵに限定されず、種々のネットワークシステムに適用することができる。
【０１４４】
本発明にかかる半導体データ処理装置はシングルチップのマイクロコンピュータに限定されず、ＳｏＣの半導体集積回路、マルチチップのモジュールなどの形態として実現することも可能である。
【０１４５】
送信データ処理機能及び受信データ処理機能の具体的な論理構成は上記説明に限定されず適宜変更可能である。また、機能再構成モジュールに送信データ処理機能を設定し、受信データ処理機能をＣＰＵのソフトウェア処理の負担させる形態、あるいは、機能再構成モジュールに受信データ処理機能を設定し、送信データ処理機能をＣＰＵのソフトウェア処理の負担させる形態を採用することも可能である。
【符号の説明】
【０１４６】
１００  ＣＡＮバス（ＣＡＮＢＵＳ）
１０１〜１０５  電子制御ユニット（ＥＣＵ）
ＭＣＵ  マイクロコンピュータ
１１０  中央処理装置（ＣＰＵ）
１１１  ＲＯＭ
１１２  ＲＡＭ
１１３  ＣＡＮインタフェース回路（ＣＡＮＩＦ）
１１４  機能再構成モジュール
１１５  コントローラ（ＩＮＴＣ）
１１７  内部バス
１２０  送信データ処理機能部
１２１  入力データ判定部
１２２  送信パケット生成部
１２３  順序制御部
１２４  パケット転送部
１３０  受信データ処理機能部
１３１  入力パケット判定部
１３２  データ抽出部
１３３  データ転送部
２３  記憶回路（ＭＲＹ）
２４  制御回路（ＭＣＮＴ）
２０  機能再構成セル（ＲＣＮＦＣ）
ＨＬ０〜ＨＬｎ、ＶＬ０〜ＶＬｍ  配線
ＣＡＲＹ  機能再構成アレイ
２１  インタフェース制御回路（ＩＦＣＮＴ）
１４０  デコーダ
１４１  データセレクタ
１４２  機能定義データインタフェース部
１４３  ＩＤ対応テーブル
１４５  セレクトゲート
１５０  データ格納バッファ
１５１  パック部
１５２  パケットセレクタ
１５５  パケット情報テーブル
１５６  パケットフォーマット情報
１５８  アップデートビットレジスタ
１６０  出力ゲート
１６１  イベント判定部
１６２  タイマカウンタ部
１７０  パケットバッファメモリ
１７１  優先制御セレクタ
１７２  選択制御テーブル
１７３  テーブル制御回路
１７４  高優先検索回路
１７５  低優先検索回路
１８０  状態取得回路
１８１  送信先情報生成回路
１８２  転送ゲート
１９０  ＣＡＮＩＤの判定回路
１９１  データ抽出動作の判定回路
１９３  転送ゲート
２００  データ格納バッファ
２０１  パケットフォーマット情報
２０２  アンパック部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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