【事件の表示】
　平成１０年特許願第２２９２１２号「同期遅延回路」拒絶査定に対する審判事件［平成１２年　２月２５日出願公開、特開２０００−　５９１８５］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続きの経緯・本願発明
　本願は、平成１０年８月１４日の出願であって、その請求項６に係る発明は、特許請求の範囲の請求項６に記載された事項により特定される次のとおりのものである。（以下、「本願発明１」という。）
　「【請求項６】
　複数段直列に接続され遅延回路列を構成する単位遅延回路が、信号を入力するＣＭＯＳインバータと、前記ＣＭＯＳインバータと第１、第２の電源間にそれぞれ直列に挿入され、制御信号によりオン・オフ制御される第１、及び第２スイッチトランジスタと、前記ＣＭＯＳインバータと前記第１、及び第２のスイッチトランジスタ間にそれぞれ接続された第１、及び第２の抵抗と、を備えたことによって、ジッターの増加を抑制することを特徴とする同期遅延回路。」
２　引用刊行物に記載された発明
　これに対して、当審における、平成１４年１０月７日付けで通知した拒絶の理由に引用した、平成８年９月１３日に頒布された「特開平８−２３７０９１号公報」（以下、引用刊行物１という。）、平成５年９月２１日に頒布された「特開平５−２４１５３５号公報」（以下、引用刊行物２という。）には、次の事項がそれぞれ記載されている。
　引用刊行物１
　記載事項（１）
「【請求項１】　信号の伝達経路の任意の位置から出力を取り出し得る第１の遅延回路列と、信号の伝達経路の任意の位置から入力を入れ得る第２の遅延回路列と、信号の入力端子と出力端子と入出力制御端子を有する制御回路を有し、該第１の遅延回路列と該第２の遅延回路列が、それぞれ信号の伝達経路が互いに逆向きになるように並べて配置され、該第１の遅延回路列の出力と該第２の遅延回路列の入力が、前記制御回路を介して、それぞれ該第１の遅延回路列の入力に近い側、該第２の遅延回路列の出力に近い側から順次接続され、前記第１の遅延回路列に第１の信号を入力し、任意の時間の後、前記制御回路に第２の信号を入力し、前記第１の遅延回路列上の前記第１の信号を前記第２の遅延回路列に転送する遅延回路装置。」（２頁１欄２〜１５行）
　記載事項（２）
「【０００１】
　【発明の属する技術分野】本発明は半導体回路装置に関し、特に同期信号（以下クロックと呼ぶ）の伝達または発生に使用される遅延回路装置に関する。」（４頁５欄２６〜２９行）
　記載事項（３）
「【００５６】次に、遅延回路列１０１、遅延回路列１０２、制御回路１０３および負荷調整素子１０４の内部の構成について説明する。遅延回路列１０１と遅延回路列１０２はインバーターとＮＡＮＤとの交互配置からなり、制御回路１０３と負荷調整素子１０４はＮＡＮＤからなる。遅延回路列１０１は、入力側からＮＡＮＤ　ＦＮ１、インバーターＦＩ１、ＮＡＮＤ　ＦＮ２、インバーターＦＩ２、…、ＮＡＮＤ　ＦＮｎ、インバーターＦＩｎ，ＮＡＮＤ　ＦＮｎ＋１、インバーターＦＩｎ＋１、…をこの順で接続した構成からなる。遅延回路列１０２は、出力側から、インバーターＲＩ１、ＮＡＮＤ　ＲＮ１、インバーターＲＩ２、ＮＡＮＤ　ＲＮ２、…、インバーターＲＩｎ、ＮＡＮＤ　ＲＮｎ、インバーターＲＩｎ＋１、ＮＡＮＤ　ＲＮｎ＋１、…をこの順で接続した構成からなる。制御回路１０３は、入力端子の１つが制御端子１０９と接続されたＮＡＮＤ列ＮＡＮＤ　ＣＮ１、ＮＡＮＤ　ＣＮ２、…、ＮＡＮＤ　ＣＮｎ、ＮＡＮＤ　ＣＮｎ＋１、…から構成される。負荷調整素子１０４は、入力端子の１つが接地線１１０と接続されたＮＡＮＤ列ＮＡＮＤ　ＧＮ１、ＮＡＮＤ　ＧＮ２、…、ＮＡＮＤ　ＧＮｎ、ＮＡＮＤ　ＧＮｎ＋１、…から構成される。」（８頁１４欄２８〜４９行）
　これらの記載事項（１）〜（３）によると、引用刊行物１には、「複数段直列に接続され遅延回路列を構成する単位遅延回路が、インバータとＮＡＮＤと、を備えたことを特徴とする同期遅延回路。」の発明が記載されている。（以下、引用刊行物１に記載された発明という。）
　引用刊行物２
　記載事項（１）
「【００１３】
【実施例】以下図面を参照して本発明の好適な実施例を詳細に説明する。図１は本発明にかかるシフトレジスタの構成を示す回路図である。このシフトレジスタは例えばモノリシック型アクティブマトリクスタイプの液晶表示装置に一体的に組み込まれる垂直走査回路に用いられる。シフトレジスタ１は多段接続されたＤ型フリップフロップ２から構成されている。図示を簡略化する為に１段のみを示している。Ｄ型フリップフロップ２は出力端子が共通結線された一対のインバータ３及び４を含んでいる。各インバータはＣＭＯＳ構造を有しており、ＰチャネルトランジスタＭ１とＮチャネルトランジスタＭ２のドレイン電極を互いに接続したものである。各インバータの電源側にはＮチャネル駆動トランジスタＳ１が接続されており、グランド側にはＰチャネル駆動トランジスタＳ２が接続されている。これら一対の駆動トランジスタＳ１，Ｓ２の配置は従来例と逆になっている。さらに、一対のインバータ３，４の共通結線された出力端子には第３のインバータ５が接続されている。このインバータ５はホールド電位Ａを反転して出力パルスＢを生成する為のものである。かかる構成を有するＤ型フリップフロップ２を多段接続したシフトレジスタ１は基本的に図６に示す従来例と同様の構成を有するのでその転送動作は容易に理解されるであろう。但し、駆動トランジスタを入れ代えた関係上、各駆動トランジスタに印加されるクロックパルスφ１，φ２の極性が反転している。」（３頁４欄１４〜３９行）
　記載事項（２）
「【００１７】
　図４にさらに別の実施例を示す。理解を容易にする為にＤ型フリップフロップ１段のみを示すとともに、図１の実施例と同一の構成要素には同一の参照符号を付してある。図１に示す実施例に対し、さらに微妙なソース／ドレイン間電圧の調整を行なう為に、Ｎチャネル駆動トランジスタＳ１とインバータを構成するトランジスタＭ１との間に抵抗Ｒが挿入されているとともに、インバータを構成するトランジスタＭ２とＰチャネル駆動トランジスタＳ２との間にも抵抗Ｒが設けられている。これらの抵抗を調整する事によりソース／ドレイン間電圧を所望の値に設定できる。これらの抵抗Ｒは、例えば薄膜トランジスタを所謂ＬＤＤ構造とする事により導入できる。」（４頁５欄４２行〜４頁６欄５行）
　こららの記載事項（１）〜（２）によると、引用刊行物２には、単位遅延回路として、「信号を入力するＣＭＯＳ構造のＰチャネルトランジスタＭ１とＮチャネルトランジスタＭ２と、前記ＣＭＯＳ構造のＰチャネルトランジスタＭ１とＮチャネルトランジスタＭ２と第１、第２の電源間にそれぞれ直列に挿入され、制御信号によりオン・オフ制御される一対の駆動トランジスタＳ１，Ｓ２と、前記ＣＭＯＳ構造のＰチャネルトランジスタＭ１とＮチャネルトランジスタＭ２と前記一対の駆動トランジスタＳ１，Ｓ２間にそれぞれ接続された第１、及び第２の抵抗Ｒと、を備えた」ものが記載されている。（以下、引用刊行物２に記載された発明という。）
３　対比  
　本願発明１と引用刊行物１に記載された発明を対比すると、
　両者は、「複数段直列に接続され遅延回路列を構成する単位遅延回路を備えたことを特徴とする同期遅延回路。」である点で一致し、
　次の点で相違する。
　ａ）単位遅延回路として、本願発明１は「信号を入力するＣＭＯＳインバータと、前記ＣＭＯＳインバータと第１、第２の電源間にそれぞれ直列に挿入され、制御信号によりオン・オフ制御される第１、及び第２スイッチトランジスタと、前記ＣＭＯＳインバータと前記第１、及び第２のスイッチトランジスタ間にそれぞれ接続された第１、及び第２の抵抗と、を備えたことによって、ジッターの増加を抑制する」ものを用いているのに対し、引用刊行物１に記載された発明は、そのように構成されていない点。
４　当審の判断
  上記相違点ａ）について検討する。
　引用刊行物２に記載された発明の「ＣＭＯＳ構造のＰチャネルトランジスタＭ１とＮチャネルトランジスタＭ２」、「一対の駆動トランジスタＳ１，Ｓ２」、「第１、及び第２の抵抗Ｒ」は、本願発明１の「ＣＭＯＳインバータ」、「第１、及び第２スイッチトランジスタ」、「第１、及び第２の抵抗」にそれぞれ相当する。また、引用刊行物２の記載事項（２）には、抵抗Ｒを調整することによりＣＭＯＳ構造のＰチャネルトランジスタＭ１とＮチャネルトランジスタＭ２のソース／ドレイン間電圧を所望の値に設定することが記載されており、クロックドインバータ回路においてジッターが発生するので、クロックドインバータ回路に各種手段を設けてそのジッターの増加を抑制することは慣用技術（例えば、特開平１−２９６８１４号公報、実願昭６３−１７５３１号（実開平１−１２２６３４号）のマイクロフィルムの写し）であるから、引用刊行物２に記載された発明の抵抗Ｒもジッターの増加を抑制していると認められる。
　したがって、引用刊行物２には、単位遅延回路として、「信号を入力するＣＭＯＳインバータと、前記ＣＭＯＳインバータと第１、第２の電源間にそれぞれ直列に挿入され、制御信号によりオン・オフ制御される第１、及び第２スイッチトランジスタと、前記ＣＭＯＳインバータと前記第１、及び第２のスイッチトランジスタ間にそれぞれ接続された第１、及び第２の抵抗と、を備えたことによって、ジッターの増加を抑制する」ものからなる発明が記載されている。
　そして、引用刊行物１に記載された発明と引用刊行物２に記載された発明とは、共にインバータ回路の発明であるから、引用刊行物１に記載された発明に引用刊行物２に記載された発明を適用する動機付けは存在し、引用刊行物１に記載された発明において、単位遅延回路として引用刊行物２に記載された発明の単位遅延回路を適用することに格別の困難性がないので、上記相違点ａ）は、当業者が容易に想到し得るものである。
　５．むすび
　したがって、本願発明１は、引用刊行物１、２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。