(57)【要約】【課題】容易に動作耐圧を向上させることができる半導体装置及び半導体装置の製造方法を提供する。【解決手段】ドレイン側及びソース側にオフセット拡散層９、１０を有するトランジスタにおいて、Ｐ型ソース領域８とソース側オフセット拡散層９の一部と空間的に重なる位置にＮ型の不純物拡散層３０を形成する。これにより、ソース側オフセット拡散層９の一部である補償領域３１の不純物が補償され、補償領域３１の不純物濃度はドレイン側オフセット拡散層１０よりも低濃度となる、これにより、オン抵抗が増大し、結果としてトランジスタの動作耐圧を向上させることができる。【選択図】図２
2007165398.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層に形成された第２導電型のウエルの表面部に所定間隔離れて形成された第１導電型のソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記ウエルの表面にゲート絶縁膜を介して形成されたゲート電極とを備えた半導体装置において、
前記ドレイン領域とゲート電極との間の前記ウエルの表面部に形成された、前記ドレイン領域よりも低濃度の第１導電型のドレイン側ドリフト領域と、
前記ソース領域とゲート電極との間の前記ウエルの表面部に形成された、前記ソース領域よりも低濃度である第１導電型のソース側ドリフト領域と、
を備え、
前記ソース側ドリフト領域の少なくとも一部が前記ドレイン側ドリフト領域よりも低濃度であることを特徴とする半導体装置。
【請求項２】
前記ソース側ドリフト領域の全体が前記ドレイン側ドリフト領域よりも低濃度である請求項１記載の半導体装置。
【請求項３】
前記ソース側ドリフト領域の不純物を補償する位置に形成された、前記ウエルよりも高濃度の第２導電型の不純物拡散領域により、前記ソース側ドリフト領域の少なくとも一部が前記ドレイン側ドリフト領域よりも低濃度化された請求項１記載の半導体装置。
【請求項４】
前記補償を行う第２導電型の不純物拡散領域が前記ソース領域の下方に形成された請求項３記載の半導体装置。
【請求項５】
第１の電界効果トランジスタと、ソース領域下に当該ソース領域と逆導電型の不純物拡散領域を備えた第２の電界効果トランジスタとを備えた半導体装置の製造方法であって、
第１導電型の半導体層に、前記第２の電界効果トランジスタが形成される第２導電型の第１のウエルを形成するステップと、
前記第１の電界効果トランジスタが形成される第２導電型の第２のウエルを前記半導体層に形成すると同時に、前記第１のウエルよりも高濃度の第２導電型の前記ソース領域下の不純物拡散領域とを同時に形成するステップと、
前記第２のウエルに前記第１の電界効果トランジスタを形成するとともに、前記第１のウエルに前記第２の電界効果トランジスタを形成するステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記第２の電界効果トランジスタが、ソース領域とゲート電極との間の前記第１のウエルの表面部に第１導電型のソース側ドリフト領域を備え、
前記ソース領域下の不純物拡散領域が、前記ソース側ドリフト領域の不純物を補償する位置に形成される請求項５記載の半導体装置の製造方法。
【請求項７】
前記不純物補償量が、前記半導体層表面における、前記ソース領域下の不純物拡散領域と前記ソース側ドリフト領域との重なり幅により制御される請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、高耐圧トランジスタの動作耐圧を向上させる技術に関する。
【背景技術】
【０００２】
近年、液晶表示装置等の表示装置のドライバＩＣ（Integrated Circuit）では、１５Ｖから１１０Ｖ程度の高電圧が印加されるドライバ回路に高耐圧トランジスタが使用されている（例えば、特許文献１参照）。
【０００３】
図９は、従来の高耐圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタを示す断面図である。なお、図９に例示するトランジスタはＰチャネル型トランジスタである。図９に示すように、従来の高耐圧トランジスタは、Ｐ型のシリコン基板１０１に形成されたＮ型のウエル領域１０２（以下、Ｎウエル１０２という。）の表面部に構成される。Ｎウエル１０２は、素子分離領域であるフィールド酸化膜１０３により区分されている。フィールド酸化膜１０３により区分された領域内の表面部には、シリコン酸化膜等からなるゲート絶縁膜１０４を介してポリシリコン等からなるゲート電極１０５が形成されている。ゲート電極１０５直下のチャネルのゲート長方向の両端には、フィールド酸化膜１０６が設けられており、ゲート電極１０５はフィールド酸化膜１０６上に両端が重なる状態で形成されている。
【０００４】
フィールド酸化膜１０３とフィールド酸化膜１０６との間には、Ｐ型の高濃度不純物拡散領域からなるソース領域１０７とドレイン領域１０８とが形成されている。ソース領域１０７に隣接するフィールド酸化膜１０６の下方には、ソース領域１０７よりも低濃度のＰ型不純物拡散領域からなるソース側ドリフト領域１０９（以下、ソース側オフセット拡散層１０９という。）が設けられている。同様に、ドレイン領域１０８に隣接するフィールド酸化膜１０６の下方には、ドレイン領域１０８よりも低濃度のＰ型不純物拡散領域からなるドレイン側ドリフト領域１１０（以下、ドレイン側オフセット拡散層１１０という。）が設けられている。
【０００５】
また、ソース領域１０７及びドレイン領域１０８の下方には、ソース側オフセット拡散層１０９及びドレイン側オフセット拡散層１１０より低濃度のＰ型の不純物拡散領域１１２が設けられている。
【０００６】
なお、Ｎウエル１０２には、Ｎウエル１０２を取り囲むように、Ｎウエル１０２と同一導電型、すなわち、Ｎ型の不純物拡散領域からなるガードバンド１１５が形成されている。ガードバンド１１５は、通常、半導体装置に供給される電源電圧、または接地電圧が印加されており、同一基板上の他素子へのノイズ放射や他素子からのノイズ進入を防止する機能を有する。また、ガードバンド１１５の両側に位置するフィールド酸化膜１０３及びフィールド酸化膜１１４の下には、ガードバンド１１５側から、分離用Ｎ型不純物拡散領域１１６と分離用Ｐ型不純物拡散領域１１７が形成されており、隣接する素子とガードバンド１１５とが分離されている。
【０００７】
以上の構造では、ゲート電極１０５とソース領域１０７との間、及びゲート電極１０５とドレイン領域１０８との間にフィールド酸化膜１０６が介在されているため、非常に高いゲート−ドレイン間耐圧、ゲート−ソース間耐圧、及び、ソース−ドレイン間耐圧（オフ状態）を有するＭＯＳ型トランジスタを実現することができる。
【特許文献１】特開平１−２４３４７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図９に示した構造では、チャネルがオフ状態のトランジスタの耐圧を向上させることは可能であるが、チャネルがオン状態であるときのソース−ドレイン間耐圧（以下、動作耐圧という。）を向上させることは困難である。
【０００９】
ここで、トランジスタの動作耐圧について説明する。オン状態にあるトランジスタでは、ドレイン電圧はそのほとんどがチャネルのドレイン端近傍に印加される。このため、チャネルのドレイン端近傍では、高電界のためにインパクトイオン化が生じ、正孔電子対が大量に生成される。インパクトイオン化より生成された正孔はドレイン側オフセット拡散層１１０、ドレイン領域１０８を通じて排出され、電子はＮウエル１０２内をシリコン基板１０１に向かって移動する。このため、シリコン基板１０１に対するインパクトイオン化発生領域の電位は、電子の移動により生じる電圧降下分だけシフトした状態になる。すなわち、Ｎウエル１０２においてインパクトイオン化発生領域の電位は、インパクトイオン化により生成された電子による電流と、Ｎウエル１０２の抵抗により電圧降下がおこり、マイナスに浮いた状態となる。
【００１０】
一方、上述の現象が生じると、チャネルのソース端に対するインパクトイオン化発生領域の電位も低下することになる。そして、当該電位関係がバイアス（ソース−ウエル間が順バイアス）となって、ドレイン側オフセット拡散層１１０、Ｎウエル１０２、及びソース側オフセット拡散層１０９により構成される寄生バイポーラがオン状態となる。これにより、ソース領域１０７とドレイン領域１０８との間には、Ｎウエル１０２を通じて電流が流れるようになる。このような電流が流れた場合、当該電流に起因するインパクトイオン化により、さらに正孔電子対が生成される。このため、寄生バイポーラを流れる電流量は正帰還となって際限なく増大し、最終的にトランジスタが破壊に至る。
【００１１】
このように、動作耐圧はインパクトイオン化の生じやすさ、すなわち、ドレイン近傍における電界強度、及びソース領域１０７とドレイン領域１０８の間を流れる電流の大きさにより決定される。したがって、動作耐圧向上のためには、ドレイン近傍の電界を緩和する構造を採用し、かつソース−ドレイン間電流を抑制する構造を採用すればよいとされている。
【００１２】
一般に、高耐圧トランジスタを設計する場合、高電圧動作のために必要なオフ状態の耐圧（以下、オフ耐圧という。）に基づいて、まず、ドレイン側の構造が決定される。したがって、図９に示したような、ソース側とドレイン側が対称構造を有する高耐圧トランジスタでは、このようにして決定されたドレイン側の構造がソース側の構造となる。このため、ソース−ドレイン間電流を抑制するためにソース側の構造を変更することができず、トランジスタの動作耐圧を向上させることが困難であった。
【００１３】
また、高耐圧トランジスタでは、ドレイン領域に印加される電圧と同等の電圧がゲート電極に印加される。したがって、ソース側の構造に、ドレイン側の構造と異なる構造を採用する場合であっても、ソース側のオフ耐圧を著しく低下させることなく、ソース−ドレイン間電流を抑制するためにソース側の構造を設計する必要がある。しかしながら、この場合であっても、素子面積を増大する設計を行うことは、製造コストが増大するため好ましくない。
【００１４】
本発明は、上記従来の事情を鑑みて提案されたものであって、素子面積を増大させることなく、容易に動作耐圧を向上させることができる半導体装置及び半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１５】
上記の目的を達成するために、本発明は以下の手段を採用している。まず、本発明は、第１導電型の半導体層に形成された第２導電型のウエルの表面部に所定間隔離れて形成された第１導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域との間のウエルの表面にゲート絶縁膜を介して形成されたゲート電極とを備えた半導体装置を前提としている。そして、本発明に係る半導体装置は、ドレイン領域とゲート電極との間のウエルの表面部に、ドレイン領域よりも低濃度の第１導電型のドレイン側ドリフト領域を備えている。また、ソース領域とゲート電極との間のウエルの表面部に、ソース領域よりも低濃度も低濃度である第１導電型のソース側ドリフト領域を備えている。ソース側ドリフト領域の少なくとも一部はドレイン側ドリフト領域よりも低濃度になっている。
【００１６】
上記ソース側ドリフト領域は、単に、ドレイン側ドリフト領域に導入された第１導電型の不純物量より少ない不純物を導入することにより形成することができる。また、ソース側ドリフト領域の不純物を補償する位置に、上記ウエルよりも高濃度の第２導電型の不純物拡散領域を設けることにより形成することもできる。この第２導電型の不純物拡散領域は、例えば、ソース領域の下方に形成することができる。この場合、ソース領域下の不純物拡散領域の不純物濃度や当該不純物拡散領域とソース側ドリフト領域との重なり量を変更することで、ソース側ドリフト領域の実質的な濃度を調整することができる。
【００１７】
本構成によれば、ドレイン側ドリフト領域に比べて、ソース側ドリフト領域の抵抗値を高くすることが可能となる。これにより、チャネルがオン状態であるときの、ソース側ドリフト領域での電圧降下が増大する。したがって、チャネルのソース側端部とインパクトイオン化により電位がシフトした領域との間の電位差を、従来に比べて小さくすることができ、寄生バイポーラがオン状態になることを抑制することができる。
【００１８】
一方、他の観点では、本発明は、半導体装置の製造方法を提供することもできる。本発明により製造される半導体装置は、第１の電界効果トランジスタと、ソース領域下に当該ソース領域と逆導電型の不純物拡散領域を備えた第２の電界効果トランジスタとを備える。そして、本発明に係る半導体装置の製造方法では、第１導電型の半導体層に、第２の電界効果トランジスタが表面部に形成される第２導電型の第１のウエルが形成される。また、上記第１の電界効果トランジスタが表面部に形成される第２導電型の第２のウエルが、上記半導体層に形成されると同時に、第１のウエルよりも高濃度の第２導電型の上記ソース領域下の不純物拡散領域が形成される。そして、上記第１のウエルには上記第２の電界効果トランジスタが形成され、上記第２のウエルには上記第１の電界効果トランジスタが形成される。
【００１９】
また、上記第２の電界効果トランジスタが、ソース領域とゲート電極との間の前記第１のウエルの表面部に第１導電型のソース側ドリフト領域を備える場合、上記ソース領域下の不純物拡散領域は、上記ソース側ドリフト領域の不純物を補償する位置に形成することができる。この場合、不純物補償量は、上記ソース領域下の不純物拡散領域の不純物濃度だけでなく、上記ソース領域下の不純物拡散領域と上記ソース側ドリフト領域とのゲート長方向の重なり幅によっても制御することができる。
【００２０】
本手法によれば、上記ソース領域下の不純物拡散領域を、ロジック回路等に使用される比較的耐圧が低いトランジスタのウエル形成工程において形成するため、従来の製造工程から特に工程数を増やすことなく、優れた動作耐圧を有する半導体装置を形成することができる。
【発明の効果】
【００２１】
本発明の半導体装置は、ドレイン側ドリフト領域に比べて低濃度のソース側ドリフト領域を備えている。すなわち、ソース側ドリフト領域の抵抗値が高められており、チャネルがオン状態であるときにソース−ドレイン間を流れる電流を減少させることができる。このため、チャネルのドレイン端近傍でのインパクトイオン化の発生を抑制することができる。また、本構成では、従来に比べて、ソース側ドリフト領域での電圧降下が大きくなっている。このため、インパクトイオン化が発生し、シリコン基板に対するインパクトイオン化発生領域の電位が負側にシフトした場合であっても、ソース−ウエル間が順バイアスとなることが抑制され、寄生バイポーラがオン状態になることを抑制することができる。さらに、本構成では、オフ耐圧に基づいて設計されたソース側の構造のドレイン側ドリフト領域を低濃度化した構造を、ソース側の構造として採用することができる。したがって、ドレイン側と同等のソース側オフ耐圧を維持しつつ、動作耐圧を向上させることができる。すなわち、素子面積を増大させることなく、動作耐圧を向上させることができる。
【００２２】
加えて、本発明の半導体装置の製造方法によれば、従来と同様の工程により、優れた動作耐圧を有する半導体装置を製造することができる。すなわち、優れた動作耐圧を有する半導体装置を従来と同等の製造コストで製造することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態を、主として、Ｐチャネル型トランジスタに本発明を適用した事例に基づいて、図面を参照しながら詳細に説明する。
【００２４】
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体装置を示す断面図である。図１に示すように、本実施形態の半導体装置は、Ｐ型のシリコン基板１の表面部にＮ型のウエル領域２（以下、Ｎウエル２という。）を備える。例えば、Ｐ型シリコン基板１の不純物濃度は、１Ｅ１５ａｔｏｍｓ／ｃｍ3程度であり、Ｎウエル２表面の不純物濃度（以下、表面濃度という。）は、４．５Ｅ１５ａｔｏｍｓ／ｃｍ3程度である。
【００２５】
Ｎウエル２は、フィールド酸化膜３により区分されている。本実施形態では、フィールド酸化膜はＬＯＣＯＳ（Local oxidation of silicon）酸化膜である。フィールド酸化膜３により区分された領域内のＮウエル２の表面部には、ゲート絶縁膜４を介してポリシリコン等からなるゲート電極５が形成されている。ここでは、ゲート絶縁膜４として、熱酸化法等により形成されたシリコン酸化膜を使用している。また、ゲート電極５直下のＮチャネルのゲート長方向の両端には、フィールド酸化膜６が設けられており、ゲート電極５はフィールド酸化膜６上に両端が重なる状態で形成されている。
【００２６】
フィールド酸化膜３とフィールド酸化膜６との間には、例えば、表面濃度が１Ｅ２０ａｔｏｍｓ／ｃｍ3以上のＰ型不純物拡散領域からなるソース領域７とドレイン領域８とが形成されている。また、ドレイン領域８に隣接するフィールド酸化膜６の下方には、ドレイン領域８よりも低濃度のＰ型不純物拡散領域からなるドレイン側ドリフト領域１０（以下、ドレイン側オフセット拡散層１０という。）が設けられている。ドレイン側オフセット拡散層の表面濃度は、例えば、４．５Ｅ１６ａｔｏｍｓ／ｃｍ3程度である。
【００２７】
また、Ｎウエル２の外縁には、従来と同様に、Ｎウエル２を取り囲むように、Ｎ型の不純物拡散領域からなるガードバンド１５が形成されている。また、ガードバンド１５の両側に位置するフィールド酸化膜３及びフィールド酸化膜１４の下方には、ガードバンド１５側から、分離用Ｎ型不純物拡散領域１６と分離用Ｐ型不純物拡散領域１７が形成されており、隣接する素子とガードバンド１５とが分離されている。ここでは、分離用Ｎ型不純物拡散領域１６と分離用Ｐ型不純物拡散領域１７は、ドレイン側オフセット拡散層１０と同程度の表面濃度を有している。
【００２８】
さらに、ソース領域７及びドレイン領域８の下方には、ドレイン側オフセット拡散層１０より低濃度（２．４Ｅ１６ａｔｏｍｓ／ｃｍ3程度）のＰ型の不純物拡散領域１２が設けられている。
【００２９】
さて、本実施形態の半導体装置は、従来とは異なり、ソース領域７に隣接するフィールド酸化膜６の下方に、ソース領域７及びドレイン側オフセット拡散層１０よりも低濃度のＰ型不純物拡散領域からなるソース側ドリフト領域９（以下、ソース側オフセット拡散層９という。）を備えている。ソース側オフセット拡散層９の表面濃度は、ドレイン側オフセット拡散層１０より低濃度であれば良いが、実用上、４．５Ｅ１５ａｔｏｍｓ／ｃｍ3以上であることが好ましい。
【００３０】
本構成を有する半導体装置では、ソース側オフセット拡散層９の抵抗値を必要に応じて高めることができる。したがって、チャネルがオン状態であるときにソース−ドレイン間を流れる電流を減少させることができ、インパクトイオン化の発生を抑制することができる。また、本構成では、従来に比べて、ソース側オフセット拡散層９での電圧降下が大きくなっている。このため、インパクトイオン化が発生し、上述のようにシリコン基板１に対するインパクトイオン化発生領域の電位が負側にシフトした場合であっても、チャネルのソース側端部とインパクトイオン化により電位がシフトした領域との間の電位差は、従来に比べて小さくなる。このため、寄生バイポーラがオン状態になることを抑制することができる。
【００３１】
さらに、本構成では、ソース側オフセット拡散層９とドレイン側オフセット拡散層１０の不純物濃度を除いて、ソース側の構造とドレイン側の構造とを対称構造とすることができる。すなわち、オフ状態の必要耐圧に基づいて設計されたドレイン側の構造をソース側の構造として採用し、ソース側オフセット拡散層９の不純物濃度のみを変更するだけで、ドレイン側と同等のオフ耐圧を維持しつつ、動作耐圧を向上させることができる。この結果、素子面積を増大させることなく、容易に動作耐圧を向上させることができる。
【００３２】
なお、上述の構成において、各不純物拡散領域は、イオン注入法等の周知の方法により形成することができる。
【００３３】
（第２の実施形態）
図２は、本発明の第２の実施形態の半導体装置を示す断面図である。本実施形態では、ソース側オフセット拡散層９は、ドレイン側オフセット拡散層１０と同一の注入工程で形成される。すなわち、ソース側オフセット拡散層９とドレイン側オフセット拡散層１０とは同一の不純物濃度になっている。そして、本実施形態では、第１の実施形態において、ソース領域７下に形成されていたＰ型の不純物拡散領域１２に代えて、Ｎ型の不純物拡散領域３０（以下、ソース下拡散層３０という。）をソース側オフセット拡散層９の不純物を補償する位置に形成している。本実施形態では、ソース側オフセット拡散層９及びドレイン側オフセット拡散層１０の表面濃度を４．５Ｅ１６ａｔｏｍｓ／ｃｍ3とし、ソース下拡散層３０の表面濃度を３．０Ｅ１６ａｔｏｍｓ／ｃｍ3程度としている。
【００３４】
ソース下拡散層３０の不純物濃度は、Ｎウエル２よりも高濃度であり、かつ、ソース下拡散層３０とソース側オフセット拡散層９とが空間的に重なる補償領域３１の実質的な不純物濃度がＰ型となる範囲内で適宜設定することができる。例えば、ソース側オフセット拡散層９の表面濃度が４．５Ｅ１６ａｔｏｍｓ／ｃｍ3である場合、ソース下拡散層３０の表面濃度は、実用上、４．５Ｅ１５〜４．５Ｅ１６ａｔｏｍｓ／ｃｍ3の範囲内で調整されることが好ましい。なお、他の部分の構造は、上述の第１の実施形態の半導体装置と同一である。
【００３５】
本構成によれば、ソース下拡散層３０を所望濃度で形成することにより、補償領域３１の実質的な不純物濃度を変えることができる。したがって、本実施形態においても、第１の実施形態と同様に、ソース側オフセット拡散層９の抵抗値をドレイン側オフセット領域１０に比べて高めることができる。
【００３６】
このため、第１の実施形態と同様に、チャネルがオン状態であるときにソース−ドレイン間を流れる電流を減少させることができ、インパクトイオン化の発生を抑制することができる。また、インパクトイオン化が発生した場合であっても、チャネルのソース側端部とインパクトイオン化により電位がシフトした領域との間の電位差は従来に比べて小さくなるため、寄生バイポーラがオン状態になることを抑制することができる。
【００３７】
さらに、本構成では、ソース下拡散層３０とドレイン領域８下のＰ型不純物拡散領域１２の不純物濃度を除いて、ソース側の構造とドレイン側の構造とを対称構造とすることができる。すなわち、オフ状態の必要耐圧に基づいて設計されたドレイン側の構造をソース側の構造として採用し、ソース下拡散層３０の不純物濃度のみを変更するだけで、ドレイン側と同等のオフ耐圧を維持しつつ、動作耐圧を向上させることができる。この結果、素子面積を増大させることなく、容易に動作耐圧を向上させることができる。
【００３８】
（第３の実施形態）
本実施形態では、同一の半導体層上に、第２の実施形態で説明した高耐圧トランジスタと、ロジック回路等に使用される比較的低耐圧のトランジスタとが形成される事例に基づいて、本発明の半導体装置の製造方法を説明する。図３〜図６は、本実施形態の半導体装置の製造過程を示す工程断面図である。これらの図では、左から順に、Ｎチャネル型低耐圧トランジスタ９１、Ｐチャネル型低耐圧トランジスタ９２、Ｐチャネル型高耐圧トランジスタ９３、Ｎチャネル型高耐圧トランジスタ９４が形成される。
【００３９】
図３（ａ）に示すように、まず、周知のリソグラフィ技術により、Ｐ型のシリコン基板１上に、Ｐチャネル型高耐圧トランジスタ９３の形成領域に開口を有するレジストパターン８１が形成される。当該レジストパターン８１をマスクとして、イオン注入法等により、リン等のＮ型不純物がシリコン基板１に導入され、Ｎウエル２が形成される。
【００４０】
レジストパターン８１がアッシング等により除去された後、図３（ｂ）に示すように、シリコン基板１上に、Ｎチャネル型高耐圧トランジスタ９４の形成領域に開口を有するレジストパターン８２がリソグラフィ技術により形成される。当該レジストパターン８２をマスクとしたイオン注入法等により、ボロン等のＰ型不純物がシリコン基板１に導入され、Ｐ型ウエル領域４２（以下、Ｐウエル４２という。）が形成される。この後、レジストパターン８２が除去され、熱処理（活性化アニール処理）が行われる。
【００４１】
次いで、図３（ｃ）に示すように、シリコン基板１上に、Ｐチャネル型低耐圧トランジスタ９２の形成領域、Ｐチャネル型高耐圧トランジスタ９３のソース下拡散層３０の形成領域、及び、Ｎチャネル型高耐圧トランジスタ９４のドレイン領域下Ｎ型不純物拡散領域４３（以下、ドレイン下拡散層４３という。）の形成領域に開口を有するレジストパターン８３がリソグラフィ技術により形成される。当該レジストパターン８３をマスクとしたイオン注入法等により、リン等のＮ型不純物がシリコン基板１に導入され、Ｎ型ウエル５２、ソース下拡散層３０、及びドレイン下拡散層４３が形成される。
【００４２】
続いて、レジストパターン８３が除去され、図４（ａ）に示すように、シリコン基板１上に、Ｎチャネル型低耐圧トランジスタ９１の形成領域、Ｐチャネル型高耐圧トランジスタ９３のドレイン下拡散層１２の形成領域、及び、Ｎチャネル型高耐圧トランジスタ９４のソース下拡散層４４の形成領域に開口を有するレジストパターン８４がリソグラフィ技術により形成される。当該レジストパターン８４をマスクとしたイオン注入法等により、ボロン等のＰ型不純物がシリコン基板１に導入され、Ｐ型ウエル６２、ドレイン下拡散層１２、及びソース下拡散層４４が形成される。この後、レジストパターン８４が除去され、熱処理（活性化アニール処理）が行われる。
【００４３】
次に、シリコン基板１の全面にシリコン窒化膜が形成される。当該シリコン窒化膜に対して、周知のリソグラフィ技術及びエッチング技術を適用することにより、後述の工程で形成されるフィールド酸化膜の形成位置に開口を有する窒化膜パターン７１が形成される（図４（ｂ））。
【００４４】
窒化膜パターン７１が形成されたシリコン基板１上には、図４（ｃ）に示すように、レジストパターン８５が形成され、当該レジストパターン８５と上記窒化膜パターン７１とをマスクとして、リン等のＮ型不純物がシリコン基板１に導入される。これにより、Ｐチャネル型高耐圧トランジスタ９３の分離用Ｎ型不純物拡散領域１６、並びに、Ｎチャネル型高耐圧トランジスタ９４の分離用Ｎ型不純物拡散領域４５、ソース側オフセット拡散層４６、及びドレイン側オフセット拡散層４７が形成される。また、このとき、Ｎチャネル型高耐圧トランジスタ９４のソース下拡散層４４とソース側オフセット拡散層４６とが重なる領域に補償領域４１が形成される。
【００４５】
レジストパターン８５が除去された後、シリコン基板１上には、図５（ａ）に示すように、レジストパターン８６が形成され、当該レジストパターン８６と上記窒化膜パターン７１とをマスクとして、ボロン等のＰ型不純物がシリコン基板１に導入される。これにより、Ｐチャネル型高耐圧トランジスタ９３の分離用Ｐ型不純物拡散領域１７、ソース側オフセット拡散層９、及びドレイン側オフセット拡散層１０、並びに、Ｎチャネル型高耐圧トランジスタ９４の分離用Ｐ型不純物拡散領域４８が形成される。また、このとき、Ｐチャネル型高耐圧トランジスタ９３のソース下拡散層３０とソース側オフセット拡散層９とが重なる領域に補償領域３１が形成される。
【００４６】
同様に、レジストパターン形成、Ｎ型不純物注入、レジスト除去を行うことにより、Ｐチャネル型低耐圧トランジスタ９２の分離用Ｎ型不純物拡散領域５３が形成される。また、レジストパターン形成、Ｐ型不純物注入、レジスト除去を行うことにより、Ｎチャネル型低耐圧トランジスタ９１の分離用Ｐ型不純物拡散領域６３が形成される（図５（ｂ））
この後、図５（ｃ）に示すように、熱酸化法によりフィールド酸化膜３、６、１４が形成される。ウエットエッチング等により窒化膜パターン７１が除去された後、シリコン基板１上には、低耐圧トランジスタのゲート絶縁膜３３、及び高耐圧トランジスタのゲート絶縁膜４が形成された後、化学的気相成長法等によりポリシリコン膜が堆積される。当該ポリシリコン膜に対して、リソグラフィ技術及びエッチング技術を適用することにより、各トランジスタ９１〜９４のゲート電極５が形成される（図６（ａ））。
【００４７】
そして、上述したイオン注入工程と同様にレジストパターン形成、Ｎ型不純物注入、及びレジスト除去が行われ、Ｎチャネル型トランジスタ９１、９４のＮ型ソース領域３４、Ｎ型ドレイン領域３５、及び、Ｐチャネル型高耐圧トランジスタ９３のガードバンド１５が形成される。また、レジストパターン形成、Ｐ型不純物注入、及びレジスト除去が行われ、Ｐチャネル型トランジスタ９２、９３のＰ型ソース領域７、Ｐ型ドレイン領域８、及び、Ｎチャネル型高耐圧トランジスタ９４のガードバンド４９が形成される（図６（ｂ））。以上の工程により、半導体基板１上への各トランジスタの形成が完了する。
【００４８】
以上説明したように、本実施形態によれば、第２の実施形態で説明した高耐圧トランジスタのソース下拡散層３０（ソース下拡散層４２）を低耐圧トランジスタのウエル５２（ウエル６２）と同時に形成することができる。したがって、特に製造工程を増やすことなく、高い動作耐圧を有するトランジスタを形成することができる。
【００４９】
なお、第１の実施形態で説明したＰチャネル型高耐圧トランジスタを形成する場合には、ソース下拡散層１２が、図４（ａ）で示した工程において形成される。また、図５（ａ）に示した工程において、レジストパターン８６がソース側オフセット拡散層９の形成領域を被覆する状態で形成され、ソース側オフセット拡散層９を形成するイオン注入が別途行われることになる。
【００５０】
ところで、上記では、Ｐチャネル型高耐圧トランジスタ９３のソース下拡散層３０の濃度を変えることにより、ソース側オフセット拡散層９を実質的な不純物濃度を調整する手法を説明した。しかしながら、ソース下拡散層３０の濃度が一定である場合であっても、ソース側オフセット拡散層９の実質的な濃度を調整することができる。
【００５１】
図７は、図２のソース側オフセット領域９を拡大して示す断面図である。図７に示すように、ソース下拡散層３０の濃度が一定である場合、ソース下拡散層３０とソース側オフセット拡散層９とのゲート長方向の重なり幅ｗを変えることにより、ドレイン側オフセット拡散層１０に比べて実質的に低濃度である補償領域３１の幅が変化する。すなわち、重なり幅ｗが大きいほど、ソース側オフセット拡散層９に占める補償領域３１の割合を増大させることができ、ソース側オフセット拡散層９の抵抗値を大ききすることができる。このような重なり幅ｗの調整は、図３（ｃ）に示す工程において、ソース下拡散層３０のゲート側端部の位置を規定するレジストパターン８３の開口端を変えること（フォトマスク変更）により容易に行うことができる。
【００５２】
図８は、ソース下拡散層３０の濃度が３．０Ｅ１６ａｔｏｍｓ／ｃｍ3である場合、上記重なり幅ｗを変化させた場合の動作耐圧の変化を示す図である。なお、他の不純物拡散領域の不純物濃度は、第２の実施形態で例示した濃度である。また、補償領域３１の不純物濃度は、単純計算では、表面濃度で４．５−３．０＝１．５Ｅ１６ａｔｏｍｓ／ｃｍ3となるが、熱処理、フィールド酸化膜成長時の偏析等によって不純物濃度プロファイルは複雑なものとなり、実際には２．０Ｅ１６ａｔｏｍｓ／ｃｍ3程度の表面濃度になる。
【００５３】
図８から理解できるように、重なり幅ｗが１μｍである場合、動作耐圧は従来構造（図９参照）に比べて２０％程度向上する。また、重なり幅ｗが０．５μｍである場合、動作耐圧の向上率は１５％程度である。なお、重なり幅ｗが０μｍであっても、従来構造に比べて７％程度の動作耐圧が向上しているが、これは、設計上重なり幅ｗが０μｍであっても、イオン注入後の活性化アニール等の熱処理により不純物が横方向に拡散し、不純物の補償が生じるためである。
【００５４】
以上の手法を適用することにより、製造工程を増やすことなく、かつ、ドレイン側とは無関係にソース側の抵抗値を調整することが可能できる。この結果、ソース側のオフ耐圧を維持した状態で、容易にトランジスタの動作耐圧を向上させることができる。また、上述のように、本手法では、素子面積を増大させることがない。したがって、優れた動作耐圧を有する半導体装置を、従来と同等の製造コストで製造することができる。
【００５５】
以上説明したように、本発明の半導体装置は、ドレイン側と同一の構造をソース側に採用した場合であっても、ドレイン側の耐圧とは無関係に、かつ、ソース側のオフ耐圧を低下させることなく、動作耐圧を向上させることができる。すなわち、素子面積を増大させることなく、動作耐圧を向上させることができる。また、本発明の半導体装置の製造方法によれば、従来と同様の工程により、優れた動作耐圧を有する半導体装置を製造することができる。したがって、優れた動作耐圧を有する半導体装置を従来と同等の製造コストで製造することができる。
【００５６】
なお、上述の実施形態は具体例を示したものであり、本発明の技術的範囲を限定するものではない。本発明は、本発明の技術的思想を逸脱しない範囲において、種々の変形及び応用が可能である。例えば、上記では、主として、Ｐ型のシリコン基板に形成されたＰチャネル型高耐圧トランジスタについて説明したが、Ｎ型のシリコン基板に形成されたＮチャネル型のトランジスタに対しても適用可能である。また、上記ではドレイン領域下に、同一導電型の不純物拡散領域１２を備えたトランジスタを例示したが、当該不純物拡散領域１２は本発明において必須の要素ではなく、当該不純物領域を具備しないトランジスタであっても同様の効果を得ることができる。
【００５７】
加えて、上記実施形態で例示した、半導体装置の形成プロセスは、公知の等価なプロセスで置換可能であることは勿論である。
【産業上の利用可能性】
【００５８】
本発明は、オフ耐圧を低下させることなく、動作耐圧を向上させることができ、高耐圧トランジスタを備えた半導体装置及びその製造方法として有用である。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態の半導体装置を示す断面図
【図２】本発明の第２の実施形態の半導体装置を示す断面図
【図３】本発明の半導体装置の製造工程を示す工程断面図
【図４】本発明の半導体装置の製造工程を示す工程断面図
【図５】本発明の半導体装置の製造工程を示す工程断面図
【図６】本発明の半導体装置の製造工程を示す工程断面図
【図７】本発明の動作耐圧向上の変形例を示す図
【図８】重なり幅ｗと動作耐圧の依存性を示す図
【図９】従来の半導体装置を示す断面図
【符号の説明】
【００６０】
１  シリコン基板
２  Ｎ型ウエル領域
３  フィールド酸化膜
５  ゲート電極
６  フィールド酸化膜
７  ソース領域
８  ドレイン領域
９、４６  ソース側オフセット拡散層（ソース側ドリフト領域）
１０、４７  ドレイン側オフセット拡散層（ドレイン側ドリフト領域）
１５  ガードバンド
３０、４４  ソース下拡散層
３１、４１  補償領域
ｗ  重なり幅
【図１】
2007165398.tif 000003
【図２】
2007165398.tif 000004
【図３】
2007165398.tif 000005
【図４】
2007165398.tif 000006
【図５】
2007165398.tif 000007
【図６】
2007165398.tif 000008
【図７】
2007165398.tif 000009
【図８】
2007165398.tif 000010
【図９】
2007165398.tif 000011