(57)【要約】【課題】静電容量性負荷が放電する際のピーク電圧を下げることができ、これにより駆動電圧をできるだけ高めることが可能な静電容量性負荷の駆動回路およびインクジェットヘッドの駆動回路を提供する。【解決手段】静電容量性負荷に充電されている電荷を直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる各スイッチのうち、少なくとも１つのスイッチのインピーダンスを、上記直流電源の出力電圧が高い場合は徐々に減少させて低い場合は速く減少させる。【選択図】図７
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【特許請求の範囲】
【請求項１】
静電容量性負荷の充放電に必要な直流電圧を出力する直流電源と、
前記直流電源と前記静電容量性負荷との間に接続され、その静電容量性負荷に対する充放電用の通電路を形成する複数のスイッチと、
前記静電容量性負荷に充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各スイッチのうち、少なくとも１つのスイッチのインピーダンスを調整する調整手段と、
を備えることを特徴とする静電容量性負荷の駆動回路。
【請求項２】
前記放電のためにオン状態となる前記各スイッチは、順にオンする、
前記少なくとも１つのスイッチは、前記オンの順が後の方のスイッチである、
ことを特徴とする請求項１記載の静電容量性負荷の駆動回路。
【請求項３】
前記少なくとも１つのスイッチは、前記放電の際に流れる放電電流の下流側に位置するスイッチである、
ことを特徴とする請求項１記載の静電容量性負荷の駆動回路。
【請求項４】
前記各スイッチは、半導体素子である、
前記調整手段は、前記静電容量性負荷に充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各半導体素子のうち、少なくとも１つの半導体素子の導通インピーダンスを調整する、
ことを特徴とする請求項１記載の静電容量性負荷の駆動回路。
【請求項５】
前記調整手段は、前記少なくとも１つの半導体素子の導通インピーダンスを、前記直流電源の出力電圧が高い場合は徐々に減少させて低い場合は速く減少させる、
ことを特徴とする請求項４記載の静電容量性負荷の駆動回路。
【請求項６】
前記調整手段は、前記少なくとも１つの半導体素子の導通インピーダンスを、前記静電容量性負荷を挟んで対向する端子の電圧が高いほど導通インピーダンスが高くなるように調整する、
ことを特徴とする請求項４記載の静電容量性負荷の駆動回路。
【請求項７】
前記各半導体素子を選択的にオン，オフするためのドライブ信号を出力する複数のバッファ回路、
をさらに備えることを特徴とする請求項４記載の静電容量性負荷の駆動回路。
【請求項８】
前記調整手段は、前記各バッファ回路のうち、前記少なくとも１つの半導体素子に対応するバッファ回路に配置され、その少なくとも１つの半導体素子をオンする際に出力するドライブ信号の電圧を、前記直流電源の出力電圧が高い場合は徐々に変化させて低い場合は速く変化させる、
ことを特徴とする請求項７記載の静電容量性負荷の駆動回路。
【請求項９】
前記調整手段は、前記各バッファ回路のうち、前記少なくとも１つの半導体素子に対応するバッファ回路に配置され、その少なくとも１つの半導体素子をオンする際に出力するドライブ信号の電圧を、前記静電容量性負荷を挟んで対向する端子の電圧が高いほど小さくなるように調整する、
ことを特徴とする請求項７記載の静電容量性負荷の駆動回路。
【請求項１０】
互いに直列接続されてその相互接続点がグラウンドに接続され、グラウンドに対して直流電圧Ｖａａを出力する第１直流電源およびグラウンドに対して第１直流電源と逆極性の直流電圧−Ｖａａを出力する第２直流電源と、
前記グラウンドに接続され、前記第１直流電源と同じ極性で値が大きい直流電圧Ｖｃｃを出力する第３直流電源；と、
第１ＭＯＳ型半導体素子および第２ＭＯＳ型半導体素子の直列回路と、第３ＭＯＳ型半導体素子とを含み、その第１ＭＯＳ型半導体素子および第２ＭＯＳ型半導体素子の直列回路は前記第１直流電源の直流電圧Ｖａａを出力する側と前記グラウンドとの間に接続され、前記第３ＭＯＳ型半導体素子は前記第１ＭＯＳ型半導体素子と前記第２ＭＯＳ型半導体素子の相互接続点と前記第２直流電源の直流電圧−Ｖａａを出力する側との間に接続され、前記第１ＭＯＳ型半導体素子のバックゲートは前記第３直流電源の直流電圧Ｖｃｃを出力する側に接続され、前記第１ＭＯＳ型半導体素子、前記第２ＭＯＳ型半導体素子および前記第３ＭＯＳ型半導体素子の相互接続点は出力端子として静電容量性負荷の一端に接続される第１スイッチ回路と、
第４ＭＯＳ型半導体素子および第５ＭＯＳ型半導体素子の直列回路と、第６ＭＯＳ型半導体素子とを含み、その第４ＭＯＳ型半導体素子および第５ＭＯＳ型半導体素子の直列回路は前記第１直流電源の直流電圧Ｖａａを出力する側と前記グラウンドとの間に接続され、前記第６ＭＯＳ型半導体素子は前記第４ＭＯＳ型半導体素子と前記第５ＭＯＳ型半導体素子の相互接続点と前記第２直流電源の直流電圧−Ｖａａを出力する側との間に接続され、前記第４ＭＯＳ型半導体素子のバックゲートは前記第３直流電源の直流電圧Ｖｃｃを出力する側に接続され、前記第４ＭＯＳ型半導体素子、前記第５ＭＯＳ型半導体素子および前記第６ＭＯＳ型半導体素子の相互接続点は出力端子として前記静電容量性負荷の他端に接続される第２スイッチ回路と、
前記各半導体素子を選択的にオン，オフするためのドライブ信号を前記各半導体素子のゲートへ供給する複数のバッファ回路と、
前記各バッファ回路のうち前記第２および第５ＭＯＳ型半導体素子に対応するバッファ回路にそれぞれ配置され、対応する第２および第５ＭＯＳ型半導体素子をオンする際に出力するドライブ信号の電圧を調整する複数の調整手段と、
を備えることを特徴とする静電容量性負荷の駆動回路。
【請求項１１】
前記調整手段は、前記第２および第５ＭＯＳ型半導体素子をオンする際に出力するドライブ信号の立ち上がりを前記第１直流電源の出力電圧Ｖａａが高い場合に遅くして低い場合に速くする、
ことを特徴とする請求項１０記載の静電容量性負荷の駆動回路。
【請求項１２】
前記バッファ回路は、少なくとも３つの直列接続されたＭＯＳ型半導体素子を含み、
これらＭＯＳ型半導体素子のうち少なくとも１つのＭＯＳ型半導体素子は、前記調整手段を構成し、前記第１直流電源の出力電圧Ｖａａが高いほど導通インピーダンスが高くなるように制御される。
ことを特徴とする請求項１１記載の静電容量性負荷の駆動回路。
【請求項１３】
前記調整手段は、前記第２および第５ＭＯＳ型半導体素子をオンする際に出力するドライブ信号の電圧を、前記静電容量性負荷を挟んで対向する端子の電圧が高いほど低くなるように調整する、
ことを特徴とする請求項１０記載の静電容量性負荷の駆動回路。
【請求項１４】
前記バッファ回路は、少なくとも３つの直列接続されたＭＯＳ型半導体素子を含み、
これらＭＯＳ型半導体素子のうち少なくとも１つのＭＯＳ型半導体素子は、前記調整手段を構成し、静電容量性負荷を挟んで対向する端子の電圧が高いほど導通インピーダンスが高くなるように制御される、
ことを特徴とする請求項１３記載の静電容量性負荷の駆動回路。
【請求項１５】
前記静電容量性負荷は、２つあって、夫々の一端が共通に第１スイッチ回路に接続され、夫々の他端は各々独立した２つの第２スイッチ回路に接続されている、
ことを特徴とする請求項１０記載の静電容量性負荷の駆動回路。
【請求項１６】
前記調整手段は、前記第２および２つの第５ＭＯＳ型半導体素子をオンする際に出力するドライブ信号の電圧を、前記静電容量性負荷を挟んで対向する端子の電圧が高いほど低くなるように調整する、
ことを特徴とする請求項１４記載の静電容量性負荷の駆動回路。
【請求項１７】
前記バッファ回路は、少なくとも４つの直列接続されたＭＯＳ型半導体素子を含み、
これらＭＯＳ型半導体素子のうち少なくとも２つのＭＯＳ型半導体素子は、前記調整手段を構成し、静電容量性負荷を挟んで対向する端子の電圧が高いほど導通インピーダンスが高くなるように制御される、
ことを特徴とする請求項１６記載の静電容量性負荷の駆動回路。
【請求項１８】
静電容量性アクチュエータの充放電によりインクを吐出するインクジェットヘッドの駆動回路において、
前記静電容量性アクチュエータの充放電に必要な直流電圧を出力する直流電源と、
前記直流電源と前記静電容量性アクチュエータとの間に接続され、その静電容量性アクチュエータに対する充放電用の通電路を形成する複数のスイッチと、
前記静電容量性アクチュエータに充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各スイッチのうち、少なくとも１つのスイッチのインピーダンスを調整する調整手段と、
を備えることを特徴とするインクジェットヘッドの駆動回路。
【請求項１９】
前記放電のためにオン状態となる前記各スイッチは、順にオンする、
前記少なくとも１つのスイッチは、前記オンの順が後の方のスイッチである、
ことを特徴とする請求項１８記載のインクジェットヘッドの駆動回路。
【請求項２０】
前記少なくとも１つのスイッチは、前記放電の際に流れる放電電流の下流側に位置するスイッチである、
ことを特徴とする請求項１８記載のインクジェットヘッドの駆動回路。
【請求項２１】
前記各スイッチは、半導体素子である、
前記調整手段は、前記静電容量性負荷に充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各半導体素子のうち、少なくとも１つの半導体素子の導通インピーダンスを前記直流電源の出力電圧が高い場合は徐々に減少させて低い場合は速く減少させる、
ことを特徴とする請求項１８記載のインクジェットヘッドの駆動回路。
【請求項２２】
前記各スイッチは、互いに並列接続された一対のスイッチを含み、
前記調整手段は、前記静電容量性負荷に充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各スイッチのうち、少なくとも１つのスイッチの導通インピーダンスを調整するべく、前記一対のスイッチを選択的にオンする、
ことを特徴とする請求項１記載の静電容量性負荷の駆動回路。
【請求項２３】
前記調整手段は、前記静電容量性負荷に充電されている電荷を前記直流電源へ戻る向きに放電させるとき、その放電のためにオン状態となる前記各スイッチのうち、少なくとも１つのスイッチの導通インピーダンスを調整するべく、前記並列接続された一対のスイッチの一方をオンしその所定時間後に他方をオンする、
ことを特徴とする請求項２２記載の静電容量性負荷の駆動回路。
【請求項２４】
前記所定時間は、駆動の状態に応じて可変である、
ことを特徴とする請求項２３記載の静電容量性負荷の駆動回路。
【請求項２５】
前記直流電源は、互いに直列接続されるとともにその相互接続点がグラウンド接続された第１直流電源および第２直流電源である、
ことを特徴とする請求項１記載の静電容量性負荷の駆動回路。
【請求項２６】
静電容量性負荷の充放電に必要な直流電圧を出力する直流電源と、
前記直流電源と前記静電容量性負荷との間に接続され、その静電容量性負荷に対する充放電用の通電路を形成する複数のスイッチと、
を備え、
前記各スイッチは、互いに並列接続された一対のスイッチを含み、
前記一対のスイッチは、所定時間を開けて順にオフする、
ことを特徴とする静電容量性負荷の駆動回路。
【請求項２７】
前記静電容量性負荷は、互いに直列接続された複数の静電容量性負荷であり、
前記一対のスイッチは、前記各静電容量性負荷の相互接続点につながる当該チャネルの一対のスイッチ、および前記各静電容量性負荷の前記相互接続点とは反対側にそれぞれつながる隣接チャネルの一対のスイッチであり、
前記当該チャネルの一対のスイッチが所定時間を開けて順にオフする際のその所定時間は、前記隣接チャネルの一対のスイッチが所定時間を開けて順にオフする際のその所定時間と異なる、
ことを特徴とする請求項２６記載の静電容量性負荷の駆動回路。
【請求項２８】
前記静電容量性負荷は、互いに直列接続された複数の静電容量性負荷であり、
前記一対のスイッチは、前記各静電容量性負荷の相互接続点につながる当該チャネルの一対のスイッチ、および前記各静電容量性負荷の前記相互接続点とは反対側にそれぞれつながる隣接チャネルの一対のスイッチであり、
各順にオフする一対のスイッチのうち、先にオフする当該チャネルのスイッチのインピーダンスと、先にオフする隣接チャネルのスイッチのインピーダンスとは、大きさが互いに異なる、
ことを特徴とする請求項２６記載の静電容量性負荷の駆動回路。
【請求項２９】
前記静電容量性負荷は、互いに直列接続された複数の静電容量性負荷であり、
前記一対のスイッチは、前記各静電容量性負荷の相互接続点につながる当該チャネルの一対のスイッチ、および前記各静電容量性負荷の前記相互接続点とは反対側にそれぞれつながる隣接チャネルの一対のスイッチであり、
各順にオフする一対のスイッチのうち、後からオフする当該チャネルのスイッチのインピーダンスと、後からオフする隣接チャネルのスイッチのインピーダンスとは、大きさが互いに異なる、
ことを特徴とする請求項２６記載の静電容量性負荷の駆動回路。
【請求項３０】
静電容量性負荷の充放電に必要な直流電圧を出力する直流電源と、
前記直流電源と前記静電容量性負荷との間に接続され、その静電容量性負荷に対する充放電用の通電路を形成する複数のスイッチと、
を備え、
前記各スイッチは、互いに並列接続された一対のスイッチを含み、
前記一対のスイッチのうちどれをオンするかを駆動の状態に応じて設定可能である、
ことを特徴とする静電容量性負荷の駆動回路。
【請求項３１】
静電容量性負荷の充放電に必要な直流電圧を出力する直流電源と、
前記直流電源と前記静電容量性負荷との間に接続され、その静電容量性負荷に対する充放電用の通電路を形成する複数のスイッチと、
を備え、
前記各スイッチは、互いに並列接続された一対のスイッチを含み、
前記一対のスイッチは、駆動の状態に応じて可変である所定時間を開けて順にオンする、
ことを特徴とする静電容量性負荷の駆動回路。
【請求項３２】
前記所定時間は、前記静電容量性負荷の充電時と放電時とで異なる、
ことを特徴とする請求項３１記載の静電容量性負荷の駆動回路。
【請求項３３】
前記所定時間は、前記静電容量性負荷の放電が前記直流電源へ戻る向きである場合とそうでない場合とで異なる、
ことを特徴とする請求項３１記載の静電容量性負荷の駆動回路。
【請求項３４】
前記静電容量性負荷は、互いに直列接続された複数の静電容量性負荷であり、
前記一対のスイッチは、前記各静電容量性負荷の相互接続点につながる当該チャネルの一対のスイッチ、および前記各静電容量性負荷の前記相互接続点とは反対側にそれぞれつながる隣接チャネルの一対のスイッチであり、
前記当該チャネルの一対のスイッチが所定時間を開けて順にオフする際のその所定時間は、前記隣接チャネルの一対のスイッチが所定時間を開けて順にオフする際のその所定時間と異なる、
ことを特徴とする請求項３１記載の静電容量性負荷の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、圧電素子等の静電容量性負荷を駆動する静電容量性負荷の駆動回路およびインクジェットヘッドの駆動回路に関する。
【背景技術】
【０００２】
インクジェットヘッドは、静電容量性負荷たとえば圧電素子をインク吐出用の静電容量性アクチュエータとして多数有する。これら静電容量性アクチュエータを駆動する駆動回路においては、消費電力を削減する、ノイズの発生を抑える、駆動電圧に生じる瞬時的な上昇を抑えるなどの配慮が必要である（例えば特許文献１，２，３）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１８５４００号公報
【特許文献２】特開２００１−１００４３号公報
【特許文献３】特開２００２−９４３６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
静電容量性アクチュエータの動作効率は、温度の影響を受ける。また、インクジェットヘッドに使用されるインクの粘度は、温度に応じて変化する。インクの粘度は、そのインクの種類によっても異なる。
【０００５】
温度やインクの粘度にかかわらず適正なインク吐出を行うためには、静電容量性アクチュエータを幅広い範囲の電圧で駆動できることが必須となる。一般にはインク温度が高くなるとインクの粘度が下がり、インクは動き易くなるので、適正なインク吐出に必要なアクチュエータの駆動振幅と駆動電圧は小さくなる。逆にインク温度が低くなるとインクの粘度が上がり、インクは動き難くなるので、適正なインク吐出に必要なアクチュエータの駆動振幅と駆動電圧は大きくなる。多種の粘度の異なるインクに対応し、或いは一種類のインクであっても幅広い使用温度範囲に対応するには、駆動回路の駆動電圧の高低範囲が広いことが望ましい。
【０００６】
ただし、駆動回路の駆動電圧の高低範囲が広いと、駆動電圧が低い場合と高い場合とで、駆動回路の動作速度や駆動電圧に生じる瞬時的な上昇、即ちピーク電圧に以下のような違いが生じる。
【０００７】
駆動電圧が低いと、駆動振幅が小さくなるとともに駆動回路の動作速度が遅くなる。その結果、静電容量性アクチュエータの動きが鈍くなって、インク吐出速度が低下してしまう。このインク吐出速度の低下を避けるべく、駆動電圧の高低範囲の下限が決定される。
【０００８】
逆に駆動電圧が高いと、ピーク電圧が増大する。ここでピーク電圧というのは、静電容量性アクチュエータが放電する際に駆動回路の出力端子に生じる瞬時的な電圧上昇である。このピーク電圧を含めて駆動電圧の高低範囲の上限が決定されるため、駆動電圧の上限は駆動回路を構成する素子が許容する上限よりもピーク電圧分だけ低く抑えておかなければならない。
【０００９】
この制約があるため、結局は静電容量性アクチュエータの駆動電圧、駆動振幅を十分に大きくすることができない。ひいては、高粘度のインクを吐出できないなどの問題がある。
【００１０】
本発明の実施形態の目的は、静電容量性負荷が放電する際のピーク電圧を下げることができ、これにより駆動電圧をできるだけ高めることが可能な静電容量性負荷の駆動回路およびインクジェットヘッドの駆動回路を提供することである。
【課題を解決するための手段】
【００１１】
本発明の実施形態の静電容量性負荷の駆動回路は、静電容量性負荷の充放電に必要な直流電圧を出力する直流電源と、この電源と前記静電容量性負荷との間に接続され、その静電容量性負荷に対する充放電用の通電路を形成する複数の半導体素子と、前記各半導体素子のうち、前記静電容量性負荷に充電された電荷を前記電源へ戻す向きに放電させる際に導通する半導体素子の導通インピーダンスを、前記直流電源の出力電圧が高い場合は徐々に減少させて低い場合は速く減少させる調整手段と、を備える。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態のインクジェットヘッドの要部を断面して示す図。
【図２】図１の各圧力室およびその周辺を別の方向から見た図。
【図３】第１実施形態の１つの圧力室が拡がった状態を示す図。
【図４】図３のように拡がった圧力室が定常に戻った状態を示す図。
【図５】図４のように定常に戻った圧力室が縮まった状態を示す図。
【図６】図５のように縮まった圧力室が定常に戻った状態を示す図。
【図７】第１実施形態の駆動回路の構成および定常時の動作を示すブロック図。
【図８】第１実施形態のステップＳＴ２の動作を示す図。
【図９】第１実施形態のステップＳＴ３の動作を示す図。
【図１０】第１実施形態のステップＳＴ４の動作を示す図。
【図１１】第１実施形態のステップＳＴ５の動作を示す図。
【図１２】第１実施形態のステップＳＴ６の動作を示す図。
【図１３】第１実施形態のステップＳＴ７の動作を示す図。
【図１４】第１実施形態のステップＳＴ８の動作を示す図。
【図１５】第１実施形態のステップＳＴ９の動作を示す図。
【図１６】第１実施形態のステップＳＴ１０の動作を示す図。
【図１７】第１実施形態のステップＳＴ１１の動作を示す図。
【図１８】第１実施形態の駆動回路における各部の電圧の変化を示す図。
【図１９】第１実施形態における所定のバッファ回路を除く残りのバッファ回路の構成を示すブロック図。
【図２０】第１実施形態における所定のバッファ回路の構成を示すブロック図。
【図２１】図２０のバッファ回路の出力電圧を示す図。
【図２２】第１実施形態における所定のバッファ回路に、図２０のバッファ回路ではなく図１９のバッファ回路を採用した場合の各部の電圧変化を参考として示す図。
【図２３】図２０のバッファ回路の他の例を第２実施形態として示すブロック図。
【図２４】図２３の要部の変形を示す図。
【図２５】図２３の要部の変形を示す図。
【図２６】図２３の要部の変形を示す図。
【図２７】図２３の要部の変形を示す図。
【図２８】図２３の要部の変形を示す図。
【図２９】図２０のバッファ回路の他の例を第３実施形態として示すブロック図。
【図３０】図２９の要部の変形を示す図。
【図３１】図２９の要部の変形を示す図。
【図３２】図２０のバッファ回路の他の例を第４実施形態として示すブロック図。
【図３３】図２０のバッファ回路の他の例を第５実施形態として示すブロック図。
【図３４】第４実施形態におけるバッファ回路の変形を示すブロック図。
【図３５】図２０のバッファ回路の他の例を第６実施形態として示すブロック図。
【図３６】図２０のバッファ回路の他の例を第７実施形態として示すブロック図。
【図３７】第７実施形態におけるバッファ回路の変形を示すブロック図。
【図３８】第８実施形態の駆動回路の構成およびステップＳＴ１の動作を示すブロック図。
【図３９】第８実施形態の制御回路における論理回路のブロック図。
【図４０】第８実施形態における遅延制御信号とそれに基づく動作との対応を動作条件として示す図。
【図４１】第８実施形態のステップＳＴ９の動作を示すブロック図。
【図４２】第８実施形態のステップＳＴ１０ａの動作を示すブロック図。
【図４３】第８実施形態のステップＳＴ１０ｂの動作を示すブロック図。
【図４４】第８実施形態の駆動回路における各部の電圧の変化を示す図。
【発明を実施するための形態】
【００１３】
［１］以下、本発明の第1実施形態について図面を参照して説明する。  
シェアモード・シェアウォールと呼ばれるタイプのインクジェットヘッドの要部を図１および図２に示す。図１は要部を断面して示す図、図２は図１の一部を別の方向から見た図である。
【００１４】
基板１の上面に、静電容量性負荷である静電容量性アクチュエータ２が所定間隔で配置される。これら静電容量性アクチュエータ（以下、アクチュエータと略称する）２は、ＰＺＴ（チタン酸ジルコン酸鉛）等の圧電素子２ａ，２ｂを互いの分極方向が対向する状態に上下に張り合わせて柱状に形成したものである。これらアクチュエータ２の相互間に、それぞれ溝状の圧力室（チャンネルともいう）３が確保される。
【００１５】
各アクチュエータ２および各圧力室３を被う状態に、ノズルプレート４が配置される。このノズルプレート４は、各圧力室３と対応する位置にノズル１０，１１，１２，１３，…を有する。各圧力室３は、インク室５に連通する。このインク室５内のインクが各圧力室３に流れる。なお、最左端のノズル１０は、インクを吐出させないノズルであり、ダミーノズルと呼ぶ。図示していないが、最右端のノズルもダミーノズルである。
【００１６】
各アクチュエータ２の側面および各圧力室３の底面を覆う状態に、それぞれ電極６が配置される。これら電極６の相互間に存する各アクチュエータ２は、それぞれ静電容量Ｃ０１,Ｃ１２,Ｃ２３,Ｃ３４，…を有する。以下、説明を分かり易くするため、静電容量Ｃ０１を有するアクチュエータ２のことをアクチュエータＣ０１、静電容量Ｃ１２を有するアクチュエータ２のことをアクチュエータＣ１２、静電容量Ｃ２３を有するアクチュエータ２のことをアクチュエータＣ２３、静電容量Ｃ３４を有するアクチュエータ２のことをアクチュエータＣ３４という。
【００１７】
各電極６は、配線２０，２１，２２，２３，…を介して駆動回路７に接続される。この駆動回路７によって各アクチュエータ２が充放電駆動されることにより、アクチュエータＣ０１,Ｃ１２,Ｃ２３,Ｃ３４，…が図３〜図６に示す変形と復帰を繰返す。
【００１８】
すなわち、ノズル１１に対応する圧力室３の両側に位置するアクチュエータＣ０１,Ｃ１２が互いに逆方向に通電されることにより、図３に示すように、そのアクチュエータＣ０１,Ｃ１２が互いに離れる方向に変形する。これにより、ノズル１１に対応する圧力室３が拡大し、その圧力室３にインクが導入される。この後、アクチュエータＣ０１,Ｃ１２が放電されることにより、図４に示すように、アクチュエータＣ０１,Ｃ１２が定常状態に復帰する。これにより、ノズル１１に対応する圧力室３の圧力が上昇し、その圧力室３内のインクがノズル１１から吐出される。その後、アクチュエータＣ０１,Ｃ１２が図３の場合とは反対の方向に通電されて充電されることにより、図５に示すように、アクチュエータＣ０１,Ｃ１２が互いに近づく方向に変形する。そして、アクチュエータＣ０１,Ｃ１２が放電されることにより、図６に示すように、アクチュエータＣ０１,Ｃ１２が定常状態に復帰する。この図５の変形および図６の復帰は、上記吐出によって圧力室３内のインクに生じた振動を抑えるためのダンピングである。
【００１９】
図３の変形、図４の復帰、図５の変形にそれぞれ要する時間は、圧力室３内のインクの共振周波数によって決まる。圧力室３内のインクの振動の損失が少ない場合、それぞれの所要時間は等しい。
【００２０】
図７に示すように、直流電圧Ｖａａを出力する直流電源（第１直流電源）３１と、同じく直流電圧Ｖａａを出力する直流電源（第２直流電源）３２とが、互いに直列接続される。すなわち、直流電源３１の負側と直流電源３２の正側とが接続される。この直流電源３１，３２の相互接続点が、グラウンドに接続される。直流電源３１，３２から出力される直流電圧Ｖａａは、使用されるインクの種類や温度、後述するアクチュエータの温度などの条件に応じて、例えば７Ｖ〜１８Ｖの範囲で可変である。アクチュエータ２の各端子に０又は±Ｖａａの駆動電圧が与えられると、アクチュエータ２の端子間では最大±２・Ｖａａの駆動電圧が印加されることになる。
【００２１】
直流電圧Ｖｃｃを出力する直流電源（第３電源）３３の負側はグラウンドに接続される。この直流電圧Ｖｃｃは、直流電源３１から出力される直流電圧Ｖａａよりも高い、例えば２４Ｖであり、後述する各ＭＯＳトランジスタのバックゲートに対するバイアス電圧、および後述する各バッファ回路に対する駆動電圧となる。
【００２２】
直流電源３１の正側（＋Ｖａａ）とグラウンド（±０）との間に、スイッチである第１Ｐ型半導体素子たとえばＰ型ＭＯＳトランジスタＰ００のソース・ドレイン間と、スイッチである第１Ｎ型半導体素子たとえばＮ型ＭＯＳトランジスタＮ１０のドレイン・ソース間との直列回路が、接続される。このＰ型ＭＯＳトランジスタＰ００およびＮ型ＭＯＳトランジスタＮ１０の相互接続点（第１相互接続点）と、直流電源３２の負側（−Ｖａａ）との間に、スイッチである第３Ｎ型半導体素子たとえばＮ型ＭＯＳトランジスタＮ２０のドレイン・ソース間が接続される。
【００２３】
上記Ｐ型ＭＯＳトランジスタＰ００のバックゲートは、直流電源３３の正側（＋Ｖｃｃ）に接続される。Ｎ型ＭＯＳトランジスタＮ１０，Ｎ２０のそれぞれバックゲートは、直流電源３２の負側（−Ｖａａ）に接続される。上記Ｐ型ＭＯＳトランジスタＰ００およびＮ型ＭＯＳトランジスタＮ１０の相互接続点（第１相互接続点）が出力端子Ｏｕｔ０となる。この出力端子Ｏｕｔ０がアクチュエータＣ０１の一端に接続される。
【００２４】
これらＰ型ＭＯＳトランジスタＰ００およびＮ型ＭＯＳトランジスタＮ１０，Ｎ２０により、アクチュエータＣ０１の一端に対する充放電用の通電路を形成するスイッチ回路（第１スイッチ回路）が構成される。これらＭＯＳトランジスタＰ００，Ｎ１０，Ｎ２０は、排他的にオン制御される。Ｐ型ＭＯＳトランジスタＰ００がオンすると、アクチュエータＣ０１の一端が＋Ｖａａ電位となる。Ｎ型ＭＯＳトランジスタＮ１０がオンすると、アクチュエータＣ０１の一端がグラウンド電位となる。Ｎ型ＭＯＳトランジスタＮ２０がオンすると、アクチュエータＣ０１の一端が−Ｖａａ電位となる。
【００２５】
直流電源３１の正側（＋Ｖａａ）とグラウンド（±０）との間に、スイッチである第２Ｐ型半導体素子たとえばＰ型ＭＯＳトランジスタＰ０１のソース・ドレイン間と、スイッチである第２Ｎ型半導体素子たとえばＮ型ＭＯＳトランジスタＮ１１のドレイン・ソース間との直列回路が、接続される。このＰ型ＭＯＳトランジスタＰ０１およびＮ型ＭＯＳトランジスタＮ１１の相互接続点（第２相互接続点）と直流電源３２の負側（−Ｖａａ）との間に、スイッチである第４Ｎ型半導体素子たとえばＮ型ＭＯＳトランジスタＮ２１のドレイン・ソース間が接続される。
【００２６】
上記Ｐ型ＭＯＳトランジスタＰ０１のバックゲートは、直流電源３３の正側（＋Ｖｃｃ）に接続される。Ｎ型ＭＯＳトランジスタＮ１１，Ｎ２１のそれぞれバックゲートは、直流電源３２の負側（−Ｖａａ）に接続される。上記Ｐ型ＭＯＳトランジスタＰ０１およびＮ型ＭＯＳトランジスタＮ１１の相互接続点（第２相互接続点）が出力端子Ｏｕｔ１となる。この出力端子Ｏｕｔ１がアクチュエータＣ０１の他端に接続される。
【００２７】
これらＰ型ＭＯＳトランジスタＰ０１およびＮ型ＭＯＳトランジスタＮ１１，Ｎ２１により、アクチュエータＣ０１の他端に対する充放電用の通電路を形成するスイッチ回路（第２スイッチ回路）が構成される。これらＭＯＳトランジスタＰ０１，Ｎ１１，Ｎ２１は、排他的にオン制御される。Ｐ型ＭＯＳトランジスタＰ０１がオンすると、アクチュエータＣ０１の他端が＋Ｖａａ電位となる。Ｎ型ＭＯＳトランジスタＮ１１がオンすると、アクチュエータＣ０１の他端がグラウンド電位となる。Ｎ型ＭＯＳトランジスタＮ２１がオンすると、アクチュエータＣ０１の他端が−Ｖａａ電位となる。
【００２８】
なお、Ｐ型ＭＯＳトランジスタＰ０１は、隣りのアクチュエータＣ１２に対する第１Ｐ型半導体素子としても機能する。Ｎ型ＭＯＳトランジスタＮ１１，Ｎ２１は、隣りのアクチュエータＣ１２に対する第１Ｎ型半導体素子および第２Ｎ型半導体素子としても機能する。すなわち、Ｐ型ＭＯＳトランジスタＰ０１およびＮ型ＭＯＳトランジスタＮ１１，Ｎ２１により構成されるスイッチ回路は、隣りのアクチュエータＣ１２の一端に対する充放電用の通電路を形成するスイッチ回路（第１スイッチ回路）としても機能する。Ｐ型ＭＯＳトランジスタＰ０１がオンすると、アクチュエータＣ１２の一端が＋Ｖａａ電位となる。Ｎ型ＭＯＳトランジスタＮ１１がオンすると、アクチュエータＣ１２の一端がグラウンド電位となる。Ｎ型ＭＯＳトランジスタＮ２１がオンすると、アクチュエータＣ１２の一端が−Ｖａａ電位となる。
【００２９】
直流電源３１の正側（＋Ｖａａ）とグラウンド（±０）との間に、スイッチである第２Ｐ型半導体素子たとえばＰ型ＭＯＳトランジスタＰ０２のソース・ドレイン間と、スイッチである第２Ｎ型半導体素子たとえばＮ型ＭＯＳトランジスタＮ１２のドレイン・ソース間との直列回路が、接続される。このＰ型ＭＯＳトランジスタＰ０２およびＮ型ＭＯＳトランジスタＮ１２の相互接続点（第２相互接続点）と直流電源３２の負側（−Ｖａａ）との間に、スイッチである第４Ｎ型半導体素子たとえばＮ型ＭＯＳトランジスタＮ２２のドレイン・ソース間が接続される。
【００３０】
上記Ｐ型ＭＯＳトランジスタＰ０２のバックゲートは、直流電源３３の正側（＋Ｖｃｃ）に接続される。Ｎ型ＭＯＳトランジスタＮ１２，Ｎ２２のそれぞれバックゲートは、直流電源３２の負側（−Ｖａａ）に接続される。上記Ｐ型ＭＯＳトランジスタＰ０２およびＮ型ＭＯＳトランジスタＮ１２の相互接続点（第２相互接続点）が出力端子Ｏｕｔ２となる。この出力端子Ｏｕｔ２がアクチュエータＣ１２の他端に接続される。
【００３１】
これらＰ型ＭＯＳトランジスタＰ０２およびＮ型ＭＯＳトランジスタＮ１２，Ｎ２２により、アクチュエータＣ１２の他端に対する充放電用の通電路を形成するスイッチ回路（第２スイッチ回路）が構成される。これらＭＯＳトランジスタＰ０２，Ｎ１２，Ｎ２２は、排他的にオン制御される。Ｐ型ＭＯＳトランジスタＰ０２がオンすると、アクチュエータＣ１２の他端が＋Ｖａａ電位となる。Ｎ型ＭＯＳトランジスタＮ１２がオンすると、アクチュエータＣ１２の他端がグラウンド電位となる。Ｎ型ＭＯＳトランジスタＮ２２がオンすると、アクチュエータＣ１２の他端が−Ｖａａ電位となる。
【００３２】
なお、Ｐ型ＭＯＳトランジスタＰ０２は、隣りのアクチュエータＣ２３に対する第１Ｐ型半導体素子としても機能する。Ｎ型ＭＯＳトランジスタＮ１２，Ｎ２２は、隣りのアクチュエータＣ２３に対する第１Ｎ型半導体素子および第２Ｎ型半導体素子としても機能する。すなわち、Ｐ型ＭＯＳトランジスタＰ０２およびＮ型ＭＯＳトランジスタＮ１２，Ｎ２２により構成されるスイッチ回路は、隣りのアクチュエータＣ２３の一端に対する充放電用の通電路を形成するスイッチ回路（第１スイッチ回路）としても機能する。Ｐ型ＭＯＳトランジスタＰ０２がオンすると、アクチュエータＣ２３の一端が＋Ｖａａ電位となる。Ｎ型ＭＯＳトランジスタＮ１２がオンすると、アクチュエータＣ２３の一端がグラウンド電位となる。Ｎ型ＭＯＳトランジスタＮ２２がオンすると、アクチュエータＣ２３の一端が−Ｖａａ電位となる。
【００３３】
直流電源３１の正側（＋Ｖａａ）とグラウンド（±０）との間に、スイッチである第２Ｐ型半導体素子たとえばＰ型ＭＯＳトランジスタＰ０３のソース・ドレイン間と、スイッチである第２Ｎ型半導体素子たとえばＮ型ＭＯＳトランジスタＮ１３のドレイン・ソース間との直列回路が接続される。このＰ型ＭＯＳトランジスタＰ０３およびＮ型ＭＯＳトランジスタＮ１３の相互接続点（第２相互接続点）と直流電源３２の負側（−Ｖａａ）との間に、スイッチである第４Ｎ型半導体素子たとえばＮ型ＭＯＳトランジスタＮ２３のドレイン・ソース間が接続される。
【００３４】
上記Ｐ型ＭＯＳトランジスタＰ０３のバックゲートは、直流電源３３の正側（＋Ｖｃｃ）に接続される。Ｎ型ＭＯＳトランジスタＮ１３，Ｎ２３のそれぞれバックゲートは、直流電源３２の負側（−Ｖａａ）に接続される。上記Ｐ型ＭＯＳトランジスタＰ０３およびＮ型ＭＯＳトランジスタＮ１３の相互接続点（第２相互接続点）が出力端子Ｏｕｔ３となる。この出力端子Ｏｕｔ３がアクチュエータＣ２３の他端に接続される。これらＰ型ＭＯＳトランジスタＰ０３およびＮ型ＭＯＳトランジスタＮ１３，Ｎ２３により、アクチュエータＣ２３の他端に対する充放電用の通電路を形成するスイッチ回路（第２スイッチ回路）が構成される。  
残りのアクチュエータＣ３４，…に対しても同様のスイッチ回路が構成される。
【００３５】
そして、各スイッチ回路の各ＭＯＳトランジスタのゲートに、バッファ回路ブロック４０が接続される。このバッファ回路ブロック４０は、各ＭＯＳトランジスタのゲートにそれぞれ接続されるバッファ回路Ｂ００,Ｂ１０,Ｂ２０,Ｂ０１,Ｂ１１,Ｂ２１,Ｂ０２,Ｂ１２,Ｂ２２,Ｂ０３,Ｂ１３,Ｂ２３,…を有する。このバッファ回路ブロック４０に、外部の制御回路５０が接続される。この制御回路５０は、アクチュエータＣ０１，Ｃ１２，Ｃ２３，Ｃ３４，…を充放電するべく各ＭＯＳトランジスタを選択的にオン，オフするための制御信号を出力する。バッファ回路ブロック４０の各バッファ回路は、制御回路５０から出力される制御信号に応じたドライブ信号を各ＭＯＳトランジスタのゲートへ供給する。
【００３６】
駆動回路７の動作を図７〜図１７に示す。また、駆動回路７における各部の電圧の変化をステップＳＴ１〜ＳＴ１１として図１８に示す。
【００３７】
全てのアクチュエータに対する動作を説明すると長くなるので、ノズル１１からインクを吐出するアクチュエータＣ０１，Ｃ１２の駆動を主として説明する。
【００３８】
図１８の最下段の電圧波形における−方向は、インクを吐出するノズル１１に対応する出力端子Ｏｕｔ１の電位が相対的に負となる向きに相当する。アクチュエータＣ０１，Ｃ１２は、この向きに電圧を加えた時に、ノズル１１に対応する圧力室３を拡げる向きに変形するように分極された圧電素子で構成されている。図９，図１０，図１１，図１４，図１５，図１６におけるアクチュエータＣ０１の両端間およびアクチュエータＣ１２の両端間にそれぞれ付した矢印の向きは、充電電圧の向きを表わす。
【００３９】
まず、ステップＳＴ１では、図７のように、ＭＯＳトランジスタＮ１０，Ｎ１１，Ｎ１２，Ｎ１３がオンされ、他のＭＯＳトランジスタはオフされる。この場合、アクチュエータＣ０１，Ｃ１２の両端の電位が共にグラウンド電位となる。よって、アクチュエータＣ０１，Ｃ１２は充電されない。
【００４０】
ステップＳＴ２では、図８に示すように、ＭＯＳトランジスタＮ１０，Ｎ１１，Ｎ１２，Ｎ１３がオフされ、ＭＯＳトランジスタＰ００，Ｐ０１，Ｐ０２がオンされる。この場合、出力端子Ｏｕｔ０，Ｏｕｔ１，Ｏｕｔ２から電圧＋Ｖａａが出力されるので、アクチュエータＣ０１，Ｃ１２の両端の電位が等しくなる。よって、アクチュエータＣ０１，Ｃ１２は充電されない。
【００４１】
ステップＳＴ３では、図９に示すように、ＭＯＳトランジスタＰ００，Ｐ０２がオンしたまま、ＭＯＳトランジスタＰ０１がオフされ、ＭＯＳトランジスタＮ１１がオンされる。この場合、出力端子Ｏｕｔ０，Ｏｕｔ２が＋Ｖａａ電位のまま、出力端子Ｏｕｔ１が＋Ｖａａ電位からグラウンド電位（零）へと下降する。出力端子Ｏｕｔ０と出力端子Ｏｕｔ１との間の電位差がアクチュエータＣ０１に加わるとともに、出力端子Ｏｕｔ２と出力端子Ｏｕｔ１との間の電位差がアクチュエータＣ１２に加わるので、このときアクチュエータＣ０１，Ｃ１２にはそれぞれ電圧−Ｖａａが充電される。
【００４２】
ステップＳＴ４では、図１０に示すように、ＭＯＳトランジスタＰ００，Ｐ０２がオンしたまま、ＭＯＳトランジスタＮ１１がオフし、ＭＯＳトランジスタＮ２１がオンする。この場合、出力端子Ｏｕｔ０，Ｏｕｔ２が＋Ｖａａ電位のまま、出力端子Ｏｕｔ１が−Ｖａａ電位へと下降する。出力端子Ｏｕｔ０と出力端子Ｏｕｔ１との間の電位差がアクチュエータＣ０１に加わるとともに、出力端子Ｏｕｔ２の出力電圧と出力端子Ｏｕｔ１との間の電位差がアクチュエータＣ１２に加わるので、このときアクチュエータＣ０１，Ｃ１２は、さらに電圧−２・Ｖａａまで充電される。
【００４３】
このステップＳＴ３，ＳＴ４の充電により、図３のように、アクチュエータＣ０１,Ｃ１２が互いに離れる方向に変形する。この変形により、ノズル１１に対応する圧力室３が拡大し、その圧力室３にインクが導入される。
【００４４】
ステップＳＴ５では、図１１に示すように、ＭＯＳトランジスタＰ００，Ｐ０２がオンしたまま、ＭＯＳトランジスタＮ２１がオフし、ＭＯＳトランジスタＮ１１がオンする。このとき、電圧−２・Ｖａａが充電されたアクチュエータＣ０１の一端（＋側）がＭＯＳトランジスタＰ００を介して直流電源３１の正側（＋Ｖａａ）に導通し、そのアクチュエータＣ０１の他端（−側）がＭＯＳトランジスタＮ１１を介してグラウンドに導通する。アクチュエータＣ０１に充電されている電圧−２・Ｖａａの絶対値は直流電源３１が出力する電圧Ｖａａよりも大きいので、アクチュエータＣ０１に充電されていた電荷が直流電源３１に向かって放電される。
【００４５】
同様に、電圧−２・Ｖａａが充電されたアクチュエータＣ１２の他端（＋側）がＭＯＳトランジスタＰ０２を介して直流電源３１の正側（＋Ｖａａ）に導通し、そのアクチュエータＣ１２の一端（−側）がＭＯＳトランジスタＮ１１を介してグラウンドに導通する。アクチュエータＣ１２に充電されている電圧−２・Ｖａａの絶対値は直流電源３１が出力する電圧Ｖａａよりも大きいので、アクチュエータＣ１２に充電されていた電荷が直流電源３１に向かって放電される。これら放電の後、アクチュエータＣ０１，Ｃ１２の充電電圧が−２・Ｖａａから−Ｖａａへと変化する。
【００４６】
このステップＳＴ５での放電開始時、アクチュエータＣ０１の一端につながる出力端子Ｏｕｔ０の電位がＶｐ１だけ瞬時的に上昇するとともに、アクチュエータＣ１２の他端につながる出力端子Ｏｕｔ２の電位が同様にＶｐ１だけ瞬時的に上昇する。この時の瞬時的な電圧上昇分Ｖｐ１のことを、以下、ピーク電圧Ｖｐ１という。
【００４７】
ステップＳＴ６では、図１２に示すように、ＭＯＳトランジスタＰ００，Ｐ０２がオンしたまま、ＭＯＳトランジスタＮ１１がオフし、ＭＯＳトランジスタＰ０１がオンする。このとき、充電電圧Ｖａａが残るアクチュエータＣ０１の一端がＭＯＳトランジスタＰ００，Ｐ０１を介して同アクチュエータＣ０１の他端に導通する短絡路が形成され、この短絡路を通してアクチュエータＣ０１の放電が継続する。同様に、充電電圧Ｖａａが残るアクチュエータＣ１２の他端がＭＯＳトランジスタＰ０２，Ｐ０１を介して同アクチュエータＣ１２の一端に導通する短絡路が形成され、アクチュエータＣ１２の放電が継続する。これら放電の後、アクチュエータＣ０１，Ｃ１２の充電電圧が−Ｖａａから０へと変化する。
【００４８】
このステップＳＴ６での放電開始時、アクチュエータＣ０１の一端につながる出力端子Ｏｕｔ０の電位がＶｐ２だけ瞬時的に上昇するとともに、アクチュエータＣ１２の他端につながる出力端子Ｏｕｔ２の電位が同様にＶｐ２だけ瞬時的に上昇する。この時の瞬時的な電圧上昇分Ｖｐ２のことを、以下、ピーク電圧Ｖｐ２という。
【００４９】
このステップＳＴ５，６の放電により、図４に示すように、アクチュエータＣ０１,Ｃ１２が定常状態に復帰する。この復帰により、ノズル１１に対応する圧力室３の圧力が上昇し、その圧力室３内のインクがノズル１１から吐出される。
【００５０】
ステップＳＴ７として、図１３に示すように、ＭＯＳトランジスタＰ００，Ｐ０１，Ｐ０２がオフされ、ＭＯＳトランジスタＮ１０，Ｎ１１，Ｎ１２がオンされる。出力端子Ｏｕｔ０，Ｏｕｔ１，Ｏｕｔ２の出力電圧はグラウンド電位となる。このときアクチュエータＣ０１，Ｃ１２の両端の電圧は０のままで、充電されない。
【００５１】
ステップＳＴ８として、図１４に示すように、ＭＯＳトランジスタＮ１１がオンしたままＭＯＳトランジスタＮ１０，Ｎ１２がオフされ、ＭＯＳトランジスタＮ２０，Ｎ２２がオンされる。この場合、出力端子Ｏｕｔ１がグラウンド電位を続け、出力端子Ｏｕｔ０，Ｏｕｔ２が−Ｖａａ電位となる。出力端子Ｏｕｔ１と出力端子Ｏｕｔ０との間の電位差がアクチュエータＣ０１に加わるとともに、出力端子Ｏｕｔ１と出力端子Ｏｕｔ２との間の電位差がアクチュエータＣ１２に加わるので、このときアクチュエータＣ０１，Ｃ１２にそれぞれ電圧＋Ｖａａが充電される。
【００５２】
ステップＳＴ９として、図１５に示すように、ＭＯＳトランジスタＮ２０，Ｎ２２はオンしたまま、ＭＯＳトランジスタＮ１１がオフし、ＭＯＳトランジスタＰ０１がオンする。このとき、出力端子Ｏｕｔ０，Ｏｕｔ２の出力電圧は−Ｖａａ電位のまま、出力端子Ｏｕｔ１が＋Ｖａａ電位となる。出力端子Ｏｕｔ１と出力端子Ｏｕｔ０との間の電位差がアクチュエータＣ０１に加わるとともに、出力端子Ｏｕｔ１と出力端子Ｏｕｔ２との間の電位差がアクチュエータＣ１２に加わるので、このときアクチュエータＣ０１，Ｃ１２は、さらに電圧＋２・Ｖａａまで充電される。
【００５３】
このステップＳＴ８，ＳＴ９の充電により、図５のように、アクチュエータＣ０１,Ｃ１２が互いに近づく方向に変形する。
【００５４】
ステップＳＴ１０では、図１６に示すように、ＭＯＳトランジスタＰ０１がオンしたまま、ＭＯＳトランジスタＮ２０，Ｎ２２がオフし、ＭＯＳトランジスタＮ１０，Ｎ１２がオンする。このとき、電圧＋２・Ｖａａが充電されたアクチュエータＣ０１の他端（＋側）がＭＯＳトランジスタＰ０１を介して直流電源３１の正側（＋Ｖａａ）に導通し、そのアクチュエータＣ０１の一端（−側）がＭＯＳトランジスタＮ１０を介してグラウンドに導通する。アクチュエータＣ０１に充電されている電圧＋２・Ｖａａの絶対値は直流電源３１が出力する電圧Ｖａａよりも大きいので、アクチュエータＣ０１に充電されていた電荷が直流電源３１に向かって放電される。同様に、電圧＋２・Ｖａａが充電されたアクチュエータＣ１２の一端（＋側）がＭＯＳトランジスタＰ０１を介して直流電源３１の正側（＋Ｖａａ）に導通し、そのアクチュエータＣ１２の他端（−側）がＭＯＳトランジスタＮ１２を介してグラウンドに導通する。アクチュエータＣ１２に充電されている電圧＋２・Ｖａａの絶対値は直流電源３１が出力する電圧Ｖａａよりも大きいので、アクチュエータＣ１２に充電されていた電荷が直流電源３１に向かって放電される。これら放電の後、アクチュエータＣ０１，Ｃ１２の充電電圧が＋２・Ｖａａから＋Ｖａａへと変化する。
【００５５】
このステップＳＴ１０での放電開始時、アクチュエータＣ０１の他端およびアクチュエータＣ１２の一端につながる出力端子Ｏｕｔ１の電位がＶｐ３だけ瞬時的に上昇する。この時の瞬時的な電圧上昇分Ｖｐ３のことを、以下、ピーク電圧Ｖｐ３という。
【００５６】
ステップＳＴ１１では、図１７に示すように、ＭＯＳトランジスタＮ１０，Ｎ１２がオンしたまま、ＭＯＳトランジスタＰ０１がオフし、ＭＯＳトランジスタＮ１１がオンする。このとき、充電電圧Ｖａａが残るアクチュエータＣ０１の他端がＭＯＳトランジスタＮ１１，Ｎ１０を介して同アクチュエータＣ０１の一端に導通する短絡路が形成され、この短絡路を通してアクチュエータＣ０１の放電が継続する。同様に、充電電圧Ｖａａが残るアクチュエータＣ１２の一端がＭＯＳトランジスタＮ１１，Ｎ１２を介して同アクチュエータＣ１２の他端に導通する短絡路が形成され、アクチュエータＣ１２の放電が継続する。これら放電の後、アクチュエータＣ０１，Ｃ１２の充電電圧が＋Ｖａａから０へと変化する。
【００５７】
このステップＳＴ１０，１１の放電により、図６に示すように、アクチュエータＣ０１,Ｃ１２が定常状態に復帰する。
【００５８】
上記ステップＳＴ９での形状変形およびステップＳＴ１０，１１での形状復帰は、吐出によって圧力室３内のインクに生じた振動を抑えるためのダンピングである。
【００５９】
なお、上記ステップＳＴ３，ＳＴ４及びステップＳＴ８，ＳＴ９の各ステップで２段階の充電を行い、上記ステップＳＴ５，ＳＴ６及びステップＳＴ１０，ＳＴ１１の各ステップでは２段階の放電を行っている。この２段階の充電および２段階の放電を行うことにより、消費電力を低減できる。充放電のステップを分けると消費を減らすことができる原理については、特開２０００−１８５４００号公報等に記載されている。
【００６０】
また、ステップＳＴ２，ＳＴ７はアクチュエータを充放電せずにアクチュエータの端子電位を決めるステップとなっている。アクチュエータＣ０１，Ｃ１２を充放電しないステップＳＴ２，ＳＴ７では、負荷が軽いため、ノイズ対策を行うことが望ましい。このノイズ対策の例として、特開２００１−１００４３号公報に記載の技術が知られている。ので、この技術と本実施例を組み合わせても良い。
【００６１】
［バッファ回路について説明する］
上記バッファ回路ブロック４０の各バッファ回路のうち、グラウンド接続されたＮ型ＭＯＳトランジスタＮ１０，Ｎ１１，Ｎ１２，Ｎ１３，…を除く残りのＭＯＳトランジスタに対応する各バッファ回路は、図１９の構成を有する。図１９は，Ｐ型ＭＯＳトランジスタＰ０１のゲートを駆動するバッファ回路Ｂ０１を代表として示している。
【００６２】
バッファ回路Ｂ０１は、Ｐ型半導体素子たとえばＰ型ＭＯＳトランジスタＰ００１のソース・ドレイン間とＮ型半導体素子たとえばＮ型ＭＯＳトランジスタＮ１０１のドレイン・ソース間との直列回路を直流電源３３の正側（＋Ｖｃｃ）と直流電源３２の負側（−Ｖａａ）との間に接続し、Ｐ型ＭＯＳトランジスタＰ００１のバックゲートを直流電源３３の正側（＋Ｖｃｃ）に接続し、Ｎ型ＭＯＳトランジスタＮ１０１のバックゲートを直流電源３２の負側（−Ｖａａ）に接続している。すなわち、Ｐ型ＭＯＳトランジスタＰ００１およびＮ型ＭＯＳトランジスタＮ１０１のコンプリメンタリペア構成を採用している。Ｐ型ＭＯＳトランジスタＰ００１のゲートおよびＮ型ＭＯＳトランジスタＮ１０１のゲートが、入力端子ＩＮ０１である。この入力端子ＩＮ０１に、制御回路５０から供給される制御信号を取込む。Ｐ型ＭＯＳトランジスタＰ００１およびＮ型ＭＯＳトランジスタＮ１０１の相互接続点が、出力端子Ｏｕｔ０１である。この出力端子Ｏｕｔ０１からドライブ信号を出力する。
【００６３】
一方、グラウンド接続されたＮ型ＭＯＳトランジスタＮ１０，Ｎ１１，Ｎ１２，Ｎ１３，…に対してドライブ信号を出力するバッファ回路Ｂ１０,Ｂ１１,Ｂ１２,Ｂ１３，…の構成を図２０に示す。図２０は、Ｎ型ＭＯＳトランジスタＮ１１のゲートを駆動するバッファ回路Ｂ１１を代表として示している。
【００６４】
バッファ回路Ｂ１１は、図１９の基本的な構成に加えて、調整手段であるＰ型半導体素子たとえばＰ型ＭＯＳトランジスタＰ２１１を有する。このＰ型ＭＯＳトランジスタＰ２１１は、直流電源３３の正側（＋Ｖｃｃ）とＰ型ＭＯＳトランジスタＰ０１１およびＮ型ＭＯＳトランジスタＮ１１１の直列回路との間に挿入接続され、かつゲートが直流電源３１の正側（＋Ｖａａ）に接続される。
【００６５】
Ｐ型ＭＯＳトランジスタＰ２１１は、当該バッファ回路Ｂ１１に対応するＮ型ＭＯＳトランジスタをオンする際に出力するドライブ信号の電圧の立ち上がりを、直流電源３１の出力電圧Ｖａａが高い場合は遅くして低い場合は速くする。
【００６６】
なお、全てのＭＯＳトランジスタおよび全てのバッファ回路は、通常、１つの集積回路基板上に形成される。この集積回路基板の電位は、−Ｖａａである。Ｐ型ＭＯＳトランジスタが配置される島の電位は、＋Ｖｃｃである。
【００６７】
［ピーク電圧について説明する］
ステップＳＴ５での放電開始時に生じるピーク電圧Ｖｐ１、ステップＳＴ６での放電開始時に生じるピーク電圧Ｖｐ２、ステップＳＴ１０での放電開始時に生じるピーク電圧Ｖｐ３について説明する。
【００６８】
ステップＳＴ５，ＳＴ１０の放電は、アクチュエータＣ０１，Ｃ１２に充電された電荷を直流電源３１の正側に向かって戻す動作である。直流電源３１の正側に向かって電荷を戻すと、戻された電荷とアクチュエータＣ０１，Ｃ１２を充電する際に直流電源３１の正側から供給される電荷とが相殺されるので、消費電力を削減できる。ステップＳＴ６の放電は、ステップＳＴ５で放電された後アクチュエータＣ０１，Ｃ１２に残っている電荷を０まで放電する動作である。
【００６９】
これらステップＳＴ５，ＳＴ６，ＳＴ１０の放電開始に際しては、瞬時的な電圧上昇であるピーク電圧Ｖｐ１，Ｖｐ２，Ｖｐ３が出力端子Ｏｕｔ０，Ｏｕｔ１，Ｏｕｔ２に生じてしまう。
【００７０】
ステップＳＴ５では、出力端子Ｏｕｔ０，Ｏｕｔ２にそれぞれピーク電圧Ｖｐ１が生じる。このとき、出力端子Ｏｕｔ０，Ｏｕｔ２の最大電圧は、グラウンド電位を基準にすると、“Ｖｐ１＋Ｖａａ”となる。この最大電圧の電位のことを、以下ではピーク電位Ｖｐ１aと呼ぶことにする。
【００７１】
ステップＳＴ６では、出力端子Ｏｕｔ０，Ｏｕｔ２にそれぞれピーク電圧Ｖｐ２が生じる。このとき、出力端子Ｏｕｔ０，Ｏｕｔ２の最大電圧は、グラウンド電位を基準にすると、“Ｖｐ２＋Ｖａａ”となる。この最大電圧の電位のことを、以下ではピーク電位Ｖｐ２aと呼ぶことにする。
【００７２】
ステップＳＴ１０では、出力端子Ｏｕｔ１にピーク電圧Ｖｐ３が生じる。このとき、出力端子Ｏｕｔ１の最大電圧は、グラウンド電位を基準にすると、“Ｖｐ３＋Ｖａａ”となる。この最大電圧の電位のことを、以下ではピーク電位Ｖｐ３aと呼ぶことにする。
【００７３】
ピーク電位Ｖｐ１a，Ｖｐ２a，Ｖｐ３aのいずれかが、Ｐ型ＭＯＳトランジスタＰ０１，Ｐ０１，Ｐ０２，Ｐ０３，…のバックゲートへのバイアス電圧Ｖｃｃに所定値Ｖｆを加えた値（＝Ｖｃｃ＋Ｖｆ）より高くなると、Ｐ型ＭＯＳトランジスタＰ０１，Ｐ０１，Ｐ０２，Ｐ０３，…のバックゲートに電流が流れ、駆動回路７が誤動作する。所定値Ｖｆは、ＰＮ接合の順方向電圧であり、シリコン半導体であれば、通常、約０．６Ｖである。
【００７４】
したがって、ピーク電位Ｖｐ１a，Ｖｐ２a，Ｖｐ３aが“Ｖｃｃ＋Ｖｆ”を超えないように注意しなければならない。
【００７５】
ピーク電位Ｖｐ１a，Ｖｐ２a，Ｖｐ３aは、直流電源３１から供給される電圧Ｖａａをピーク電圧Ｖｐ１，Ｖｐ２，Ｖｐ３に加算した値なので、直流電源３１から供給される電圧Ｖａａが大きいほど大きい。さらにピーク電圧Ｖｐ１，Ｖｐ２，Ｖｐ３も、アクチュエータＣ０１，Ｃ１２に充電されていた電圧の絶対値２・Ｖａａと直流電源３１から供給される電圧Ｖａａとの差に比例するので、電圧Ｖａａが大きいほど大きい。つまり、直流電源３１，３２から供給される駆動電圧±Ｖａａが大きいほど、ピーク電位Ｖｐ１a，Ｖｐ２a，Ｖｐ３aの値は大きくなる。したがって、ピーク電位Ｖｐ１a，Ｖｐ２a，Ｖｐ３aを“Ｖｃｃ＋Ｖｆ”内に抑えるためには、直流電源３１，３２から供給される駆動電圧±Ｖａａが高くなり過ぎないよう制限なくてはならない。しかし、駆動電圧±Ｖａａはできるだけ広い範囲で使えるようにしておきたい。もしピーク電圧Ｖｐ１，Ｖｐ２，Ｖｐ３を小さくできれば、ピーク電位Ｖｐ１a，Ｖｐ２a，Ｖｐ３aを“Ｖｃｃ＋Ｖｆ”内に抑えながら、駆動電圧±Ｖａａの高低範囲を高い方へ拡げることができる。
【００７６】
温度やインクの粘度、アクチュエータ効率の個体差等の条件にかかわらず適正なインク吐出を行うためには、これらの条件に従って駆動電圧を適正に選ぶことが有効である。このためアクチュエータＣ０１，Ｃ１２を幅広い範囲の駆動電圧で駆動可能としたい。駆動電圧±Ｖａａの高低範囲を広くするためには、ピーク電圧Ｖｐ１，Ｖｐ２，Ｖｐ３を抑えたい。
【００７７】
［動作速度、導通インピーダンスとピーク電圧の関係について説明する］
図１９のバッファ回路の出力電圧は、＋Ｖｃｃ電位と−Ｖａａ電位の間で、０基準となるグラウンド電位を挟んでスイングされる。＋Ｖｃｃ電位は２４Ｖ固定であるが、−Ｖａａ電位は直流電源３２の負側電位なので−７Ｖ〜−１８Ｖの範囲の中から温度やインクの粘度、アクチュエータ効率の個体差等の条件に従って選ばれた電圧となる。どの電圧が選ばれるかはこれらの条件次第で変化するので、駆動回路は−７Ｖ〜−１８Ｖの範囲のどの電圧にも対応できなくてはならない。
【００７８】
ここで、Ｐ型ＭＯＳトランジスタＰ０１，Ｐ０１，Ｐ０２，Ｐ０３，…およびこれらＰ型ＭＯＳトランジスタにドライブ信号を供給するバッファ回路について考える。
【００７９】
駆動電圧±Ｖａａが±１８Ｖと大きい場合、Ｐ型ＭＯＳトランジスタＰ００，Ｐ０１，Ｐ０２，Ｐ０３，…のゲート電圧はON時に−１８Ｖまでスイングされ、ゲートオンバイアスは、最大の３６Ｖと十分に深い。ゲートオンバイアスが深ければ、Ｐ型ＭＯＳトランジスタＰ００，Ｐ０１，Ｐ０２，Ｐ０３，…のオン時の導通インピーダンスが小さくなるり、またＰ型ＭＯＳトランジスタＰ００，Ｐ０１，Ｐ０２，Ｐ０３，…の動作速度が速くなる。
【００８０】
逆に駆動電圧±Ｖａａが±７Ｖと低い場合、Ｐ型ＭＯＳトランジスタＰ００，Ｐ０１，Ｐ０２，Ｐ０３，…のゲート電圧はON時に−７Ｖまでのスイングとなるので、ゲートオンバイアスは、最大１４Ｖと浅い。ゲートオンバイアスが浅いと、Ｐ型ＭＯＳトランジスタＰ００，Ｐ０１，Ｐ０２，Ｐ０３，…のオン時の導通インピーダンスが大きくなり、またＰ型ＭＯＳトランジスタＰ００，Ｐ０１，Ｐ０２，Ｐ０３，…の動作速度が遅くなる。Ｐ型ＭＯＳトランジスタＰ００，Ｐ０１，Ｐ０２，Ｐ０３，…の導通インピーダンスと動作速度は、ステップＳＴ６において出力端子Ｏｕｔ０，Ｏｕｔ２にそれぞれ発生するピーク電圧Ｖｐ２の大きさに影響する。
【００８１】
ピーク電圧Ｖｐ２の大きさは、Ｐ型ＭＯＳトランジスタＰ０１のオン時の導通インピーダンスとＰ型ＭＯＳトランジスタＰ００，Ｐ０２のそれぞれオン時の導通インピーダンスとの比に応じて決まり、放電電流の下流側に位置するＰ型ＭＯＳトランジスタＰ０１のオン時の導通インピーダンスが、放電電流の上流側に位置するＰ型ＭＯＳトランジスタＰ００，Ｐ０２のオン時の導通インピーダンスに比べて相対的に小さいほど、出力端子Ｏｕｔ０，Ｏｕｔ２に発生するピーク電圧Ｖｐ２が大きくなる。これが、次に説明するように、Ｐ０１の動作速度と関係してくる。尚、ここで放電電流の上流側というのは各ピーク電圧を発生する側を意味し、下流側というのはその反対側、即ちグラウンド側を意味する。
【００８２】
Ｐ型ＭＯＳトランジスタＰ００，Ｐ０１，Ｐ０２は、同じサイズであり、同じレベルのゲートオンバイアスによってオンするが、Ｐ型ＭＯＳトランジスタＰ００，Ｐ０２のそれぞれの導通インピーダンスと、Ｐ型ＭＯＳトランジスタＰ０１の導通インピーダンスとは、ステップＳＴ６の先頭において互いに異なる。Ｐ型ＭＯＳトランジスタＰ００，Ｐ０２はステップＳＴ５からステップＳＴ６にかけてオン状態が継続するのに対し、Ｐ型ＭＯＳトランジスタＰ０１はステップＳＴ６の先頭でオフからオンに切り替わる。Ｐ０１の動作速度が遅ければＳＴ６先頭でピーク電圧Ｖｐ２が発生する時、Ｐ０１の導通インピーダンスはオフからオンに切り替わる過程にあるためにまだ大きく、その結果ピーク電圧Ｖｐ２は小さい。逆にＰ０１の動作速度が速ければＳＴ６の先頭でピーク電圧Ｖｐ２が発生する時、Ｐ０１の導通インピーダンスは既にＰ００及びＰ０２の導通インピーダンスに近く、その結果ピーク電圧Ｖｐ２はＰ０１の動作速度が遅い場合に比べて相対的に大きい。
【００８３】
この図１９のバッファ回路の構成を仮にＮ型ＭＯＳトランジスタＮ１０，Ｎ１１，Ｎ１２，Ｎ１３，…に対応するバッファ回路Ｂ１０,Ｂ１１,Ｂ１２,Ｂ１３，…にも採用した場合、Ｎ型ＭＯＳトランジスタＮ１０，Ｎ１１，Ｎ１２，Ｎ１３，…は次のように動作する。
【００８４】
Ｎ型ＭＯＳトランジスタＮ１０，Ｎ１１，Ｎ１２，Ｎ１３，…のゲート電圧は、駆動電圧±Ｖａａの大きさに関わらず＋２４Ｖまでスイングされ、ゲートオンバイアスは最大２４Ｖと深い。ゲートオンバイアスが深ければ、Ｎ型ＭＯＳトランジスタＮ１０，Ｎ１１，Ｎ１２，Ｎ１３，…の導通インピーダンスは小さく、動作速度は速い。Ｎ型ＭＯＳトランジスタＮ１０，Ｎ１１，Ｎ１２，Ｎ１３，…の導通インピーダンスと動作速度は、ステップＳＴ５において出力端子Ｏｕｔ０，Ｏｕｔ２にそれぞれ発生するピーク電圧Ｖｐ１の大きさに影響する。
【００８５】
ピーク電圧Ｖｐ１の大きさは、Ｎ型ＭＯＳトランジスタＮ１１のオン時の導通インピーダンスとＰ型ＭＯＳトランジスタＰ００，Ｐ０２のそれぞれオン時の導通インピーダンスとの比に応じて決まり、放電電流の下流側に位置するＮ型ＭＯＳトランジスタＮ１１のオン時の導通インピーダンスが、放電電流の上流側に位置するＰ型ＭＯＳトランジスタＰ００、Ｐ０２のオン時の導通インピーダンスに比べて相対的に小さいほど、出力端子Ｏｕｔ０、Ｏｕｔ２に発生するピーク電圧Ｖｐ１は大きくなる。これが、次に説明するように、Ｎ１１の動作速度と関係してくる。
【００８６】
Ｐ型ＭＯＳトランジスタＰ００，Ｐ０２はステップＳＴ４からステップＳＴ５にかけてオン状態が継続するのに対し、Ｎ型ＭＯＳトランジスタＮ１１はステップＳＴ５の先頭でオフからオンに切り替わる。Ｎ型ＭＯＳトランジスタＮ１１の動作速度が遅ければステップＳＴ５の先頭でピーク電圧Ｖｐ１が発生する時、Ｎ型ＭＯＳトランジスタＮ１１の導通インピーダンスはオフからオンに切り替わる過程にあるためにまだ大きく、その結果ピーク電圧Ｖｐ１は小さい。逆にＮ型ＭＯＳトランジスタＮ１１の動作速度が速ければステップＳＴ５の先頭でピーク電圧Ｖｐ１が発生する時、Ｎ型ＭＯＳトランジスタＮ１１の導通インピーダンスは既に小さく、その結果ピーク電圧Ｖｐ１は動作速度が遅い場合に比べて相対的に大きい。
【００８７】
また、Ｎ型ＭＯＳトランジスタＮ１０，Ｎ１１，Ｎ１２，Ｎ１３，…の動作速度は、ステップＳＴ１０において出力端子Ｏｕｔ１に発生するピーク電圧Ｖｐ３の大きさにも影響する。このピーク電圧Ｖｐ３の大きさは、Ｎ型ＭＯＳトランジスタＮ１０，Ｎ１２のオン時のそれぞれ導通インピーダンスとＰ型ＭＯＳトランジスタＰ０１のオン時の導通インピーダンスとの比に応じて決まり、放電電流の下流側に位置するＮ型ＭＯＳトランジスタＮ１０，Ｎ１２のオン時の導通インピーダンスが、放電電流の上流側に位置するＰ型ＭＯＳトランジスタＰ０１のオン時の導通インピーダンスに比べて小さいほど、ピーク電圧Ｖｐ３が大きくなる。これが、次に説明するように、Ｎ１０，Ｎ１２の動作速度と関係してくる。
【００８８】
Ｐ型ＭＯＳトランジスタＰ０１はステップＳＴ９からステップＳＴ１０にかけてオン状態を継続するのに対し、Ｎ型ＭＯＳトランジスタＮ１０，Ｎ１２はステップＳＴ１０の先頭でオフからオンに切り替わる。Ｎ型ＭＯＳトランジスタＮ００及びＮ型ＭＯＳトランジスタＮ０３の動作速度が遅いとステップＳＴ１０の先頭でピーク電圧Ｖｐ３が発生する時、Ｎ型ＭＯＳトランジスタＮ００及びＮ型ＭＯＳトランジスタＮ０３の導通インピーダンスはオフからオンに切り替わる過程にあるためにまだ大きく、その結果ピーク電圧Ｖｐ３は小さくなる。逆にＮ型ＭＯＳトランジスタＮ００及びＮ型ＭＯＳトランジスタＮ０３の動作速度が速ければステップＳＴ１０の先頭でピーク電圧Ｖｐ３が発生する時、Ｎ型ＭＯＳトランジスタＮ００及びＮ型ＭＯＳトランジスタＮ０３の導通インピーダンスは既に小さく、その結果ピーク電圧Ｖｐ３は動作速度が遅い場合よりも大きくなる。
【００８９】
このように、ピーク電圧Ｖｐ１，Ｖｐ２，Ｖｐ３の大きさは、駆動電圧±Ｖａａの大きさ、放電路形成のためにオンする各トランジスタの導通インピーダンス、および放電路形成のためにオンする各トランジスタのうち順番が後にオンする１つor複数のトランジスタの動作速度に応じて、変化する。したがって、各トランジスタの導通インピーダンスおよび動作速度のいずれか一方または両方を制御することにより、ピーク電圧Ｖｐ１，Ｖｐ２，Ｖｐ３の大きさを制御することが可能となる。
【００９０】
ところで、ピーク電圧Ｖｐ１，Ｖｐ２，Ｖｐ３のうち、もっとも大きいのはピーク電圧Ｖｐ３である。これは以下の理由による。
【００９１】
ピーク電圧Ｖｐ１の発生原因となる放電電流は、上流側ではＰ型ＭＯＳトランジスタＰ００とＰ型ＭＯＳトランジスタＰ０２とに分岐して流れ、下流側ではＮ型ＭＯＳトランジスタＮ１１の一箇所に集中して流れる。ピーク電圧Ｖｐ１は、放電電流が分岐して流れる上流側のＰ型ＭＯＳトランジスタＰ００，Ｐ０２のそれぞれドレインに発生するが、上流側では放電電流が分割されているので導通インピーダンスはＰ００とＰ０２が見かけ上並列になっていると考えることができる。このため等価的に上流側の導通インピーダンスが小さくなるのでピーク電圧Ｖｐ１は、この観点で、小さくなり易い。
【００９２】
ピーク電圧Ｖｐ２の発生原因となる放電電流は、上流側ではＰ型ＭＯＳトランジスタＰ００とＰ型ＭＯＳトランジスタＰ０２とに分岐して流れ、下流側ではＰ型ＭＯＳトランジスタＰ１１の一箇所に集中して流れる。ピーク電圧Ｖｐ２は、放電電流が分岐して流れる上流側のＰ型ＭＯＳトランジスタＰ００，Ｐ０２のそれぞれドレインに発生するが、上流側では放電電流が分割されているので導通インピーダンスはＰ００とＰ０２が見かけ上並列になっていると考えることができる。このため等価的に上流側の導通インピーダンスが小さくなるのでピーク電圧Ｖｐ２も、この観点で、小さくなり易い。
【００９３】
これに対して、ピーク電圧Ｖｐ３の発生原因となる放電電流の場合は、上記Ｖｐ１，Ｖｐ２の場合とは事情が異なる。
【００９４】
ピーク電圧Ｖｐ３の発生原因となる放電電流の場合、上流側ではＰ型ＭＯＳトランジスタＰ０１の一箇所に集中して流れ、下流側ではＮ型ＭＯＳトランジスタＮ１０，Ｎ１２に分岐して流れる。ピーク電圧Ｖｐ３は、放電電流が集中して流れる上流側のＰ型ＭＯＳトランジスタＰ０１のドレインに発生する。下流側では放電電流が分割されているので導通インピーダンスはＮ型ＭＯＳトランジスタＮ１０とＮ型ＭＯＳトランジスタＮ１２が見かけ上並列になっていると考えることができる。このため等価的に下流側の導通インピーダンスが小さくなるのでピーク電圧Ｖｐ３はピーク電圧Ｖｐ１，Ｖｐ２よりも大きくなりがちである。
【００９５】
また、ピーク電圧Ｖｐ２は以下の理由によってピーク電圧Ｖｐ１，Ｖｐ３と比べて小さな値となり易い。
【００９６】
ステップＳＴ６ではＰ型ＭＯＳトランジスタ同士のオン抵抗の比に従ってＶｐ２が決まる。これに対してステップＳＴ５、ＳＴ１０ではＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタのオン抵抗の比でＶｐ１とＶｐ３大きさが決まり、Ｎ型ＭＯＳトランジスタの導通インピーダンスが小さく動作速度が速いほどＶｐ１，Ｖｐ３が大きな値となる。通常Ｎ型ＭＯＳトランジスタはＰ型ＭＯＳトランジスタよりも移動度が大きいため導通インピーダンスが小さく動作速度も速いので、Ｖｐ１，Ｖｐ３は、この点で、Ｖｐ２よりも大きくなり易く、相対的にＶｐ２は小さな値となり易い。
【００９７】
すなわち、ピーク電圧はＶｐ３，Ｖｐ１，Ｖｐ２の順で大きな値となり易く、ピーク電位はＶｐ３a，Ｖｐ１a，Ｖｐ２aの順に大きくなり易い。この順に対策すると有効である。
【００９８】
又、ピーク電位Ｖｐ１a，Ｖｐ２a，Ｖｐ３aは、駆動電圧±Ｖａａが大きいほど、大きい。したがって、駆動電圧±Ｖａａが大きくなる条件の時、ピーク電圧Ｖｐ３を抑えることができれば、効果的に駆動電圧±Ｖａａの範囲を拡大することができる。
【００９９】
［対策］  
そこで、本実施形態では、上記のように、グラウンド接続されたＮ型ＭＯＳトランジスタＮ１０，Ｎ１１，Ｎ１２，Ｎ１３，…に対応するバッファ回路Ｂ１０,Ｂ１１,Ｂ１２,Ｂ１３，…に、調整手段としてＰ型ＭＯＳトランジスタＰ２１１を加えている。
【０１００】
Ｐ型ＭＯＳトランジスタＰ２１１は、ソース電圧Ｖｃｃとゲート電圧＋Ｖａａの差がゲートオンバイアスとなってオンし、導通する。駆動電圧＋Ｖａａが低い場合、Ｐ型ＭＯＳトランジスタＰ２１１のゲートオンバイアスが深くなる。ゲートオンバイアスが深ければ、Ｐ型ＭＯＳトランジスタＰ２１１のソース・ドレイン間の導通インピーダンスＲｄｓは小さい。このため、図２１に（ａ）として示すように、出力端子Ｏｕｔ１１から出力されるドライブ信号の電圧の立ち上がりは速い。その結果、このドライブ信号を受けてオンするＮ型ＭＯＳトランジスタＮ１０，Ｎ１１，Ｎ１２，Ｎ１３，…のドレイン・ソース間の導通インピーダンスは、早く低下する。
【０１０１】
駆動電圧＋Ｖａａが高い場合は、Ｐ型ＭＯＳトランジスタＰ２１１のゲートオンバイアスが浅くなる。ゲートオンバイアスが浅い場合、Ｐ型ＭＯＳトランジスタＰ２１１のソース・ドレイン間の導通インピーダンスＲｄｓが大きい。このため図２１に（ｂ）として示すように、出力端子Ｏｕｔ１１から出力されるドライブ信号の電圧の立ち上がりはゆっくりと徐々に立ち上がる。その結果、このドライブ信号を受けてオンするＮ型ＭＯＳトランジスタＮ１０，Ｎ１１，Ｎ１２，Ｎ１３，…の導通インピーダンスは、徐々に小さくなる。このため、ステップＳＴ５でＮ型ＭＯＳトランジスタＮ１１がオンする際、そのＮ型ＭＯＳトランジスタＮ１１は放電の最初の時点で導通インピーダンスが高い。ステップＳＴ５で出力端子Ｏｕｔ０，Ｏｕｔ２にそれぞれ発生するピーク電圧Ｖｐ１は、前述したように放電電流上流側のＰ型ＭＯＳトランジスタＰ００，Ｐ０２の導通インピーダンスと放電電流下流側のＮ型ＭＯＳトランジスタＮ１１の導通インピーダンスとの比に応じて決まるので、放電の最初の時点で下流側のＮ型ＭＯＳトランジスタＮ１１の導通インピーダンスが相対的に高ければ、ピーク電圧Ｖｐ１は抑制される。なお、バッファ回路Ｂ１０,Ｂ１１,Ｂ１２,Ｂ１３，…には同じ対策がなされている為、同様にステップＳＴ１０においてもＮ型ＭＯＳトランジスタＮ００，Ｎ０３の導通インピーダンスは放電の最初の時点で高い。ステップＳＴ１０において出力端子Ｏｕｔ１に発生するピーク電圧Ｖｐ３は、前述したように放電電流上流側のＰ型ＭＯＳトランジスタＰ０１の導通インピーダンスと放電電流下流側のＮ型ＭＯＳトランジスタＮ００，Ｎ０３の導通インピーダンスとの比に応じて決まるので、放電の最初の時点で下流側のＮ型ＭＯＳトランジスタＮ００，Ｎ０３の導通インピーダンスが相対的に高ければ、ピーク電圧Ｖｐ３は抑制される。
【０１０２】
ステップＳＴ６で生じるピーク電圧Ｖｐ２は、駆動電圧±Ｖａａの正側につながるＰ型ＭＯＳトランジスタＰ０１のオンにより生じる。このＰ型ＭＯＳトランジスタＰ０１に対応するバッファ回路Ｂ０１は調整手段を持たないため、この実施形態ではピーク電圧Ｖｐ２に対する抑制効果はない。しかしながら、ピーク電圧Ｖｐ１，Ｖｐ２，Ｖｐ３のうち最も大きくなり易いのはピーク電圧Ｖｐ３、次いでピーク電圧Ｖｐ１なので、この実施形態で十分に効果的に駆動電圧±Ｖａａの範囲を拡大できる。
【０１０３】
仮に、バッファ回路Ｂ１０,Ｂ１１,Ｂ１２,Ｂ１３，…として、調整手段であるＰ型ＭＯＳトランジスタＰ２１１がない図１９のバッファ回路を用いた場合には、図２２に示すように、ピーク電圧Ｖｐ１，Ｖｐ２，Ｖｐ３は大きい方から順にＶｐ３，Ｖｐ１，Ｖｐ２であった。バッファ回路Ｂ１０,Ｂ１１,Ｂ１２,Ｂ１３，…に調整手段であるＰ型ＭＯＳトランジスタＰ２１１が存することにより、図１８に示すように、ピーク電圧Ｖｐ３，Ｖｐ１をピーク電圧Ｖｐ２と同等かそれ以下まで下げることができる。
【０１０４】
最適な動作を行わせるには、調整手段であるＰ型ＭＯＳトランジスタＰ２１１のソース・ドレイン間の導通インピーダンスＲｄｓを調整することが望ましい。この調整の具体的な手段としては、Ｐ型ＭＯＳトランジスタＰ２１１のサイズを調整すればよい。
【０１０５】
以上のように、ステップＳＴ５，ＳＴ１０で生じるピーク電圧Ｖｐ１，Ｖｐ３を下げることができる。結果として、駆動電圧±Ｖａａの高低範囲の上限を高めることができる。よって、アクチュエータＣ０１，Ｃ１２を幅広い範囲の電圧で駆動でき、温度やインクの粘度にかかわらず適正なインク吐出を行うことができる。
【０１０６】
［２］第２実施形態について説明する。  
調整手段であるＰ型ＭＯＳトランジスタＰ２１１のソース・ドレイン間の導通インピーダンスＲｄｓを調整する手段として、Ｐ型ＭＯＳトランジスタＰ２１１のサイズを変える方法の他に、次の方法がある。
【０１０７】
導通インピーダンスＲｄｓを大きくするには、Ｐ型ＭＯＳトランジスタＰ２１１のゲート電圧を上げて、ゲートオンバイアスを浅くすればよい。逆に、導通インピーダンスＲｄｓを小さくするには、Ｐ型ＭＯＳトランジスタＰ２１１のゲート電圧を下げて、ゲートオンバイアスを深くすればよい。
【０１０８】
ゲート電圧を上げるには、図２３に示すように、抵抗Ｒ２，Ｒ１の直列回路を直流電源３３の正側（＋Ｖｃｃ）と直流電源３１の正側（＋Ｖａａ）との間に接続し、抵抗Ｒ２，Ｒ１の相互接続点をＰ型ＭＯＳトランジスタＰ２１１のゲートに接続すればよい。抵抗Ｒ２，Ｒ１の分圧比によってゲート電圧を調整する。
【０１０９】
図２４に示すように、図２３の抵抗Ｒ１に代えてダイオードＤ１等の定電圧素子を用いてもよい。ダイオードＤ１の順方向電圧によってゲート電圧を調整すると、抵抗分圧の場合よりもＶａａ上昇時の立ち上がり速度の低下がより顕著になるとともに、Ｐ型ＭＯＳトランジスタＰ２１１のゲートのインピーダンスが低下してゲート電圧が安定する。どちらか適切な方を選べばよい。
【０１１０】
図２５に示すように、抵抗分圧にボルテージフォロワによるバッファを加えた回路を用いてもよい。抵抗Ｒ２，Ｒ４，Ｒ１の直列回路を直流電源３３の正側（＋Ｖｃｃ）と直流電源３１の正側（＋Ｖａａ）との間に接続する。Ｎ型ＭＯＳトランジスタＮ４１０のドレイン・ソース間およびＰ型ＭＯＳトランジスタＰ４１０のソース・ドレイン間の直列回路を、直流電源３３の正側（＋Ｖｃｃ）とグラウンドとの間に接続する。Ｎ型ＭＯＳトランジスタＮ４１０のゲートを抵抗Ｒ２，Ｒ４の相互接続点に接続する。Ｐ型ＭＯＳトランジスタＰ４１０のゲートを抵抗Ｒ４，Ｒ１の相互接続点に接続する。Ｎ型ＭＯＳトランジスタＮ４１０およびＰ型ＭＯＳトランジスタＰ４１０の相互接続点を、Ｐ型ＭＯＳトランジスタＰ２１１のゲートに接続する。この場合、抵抗Ｒ２，Ｒ４，Ｒ１の分圧比およびその分圧比に基づくＮ型ＭＯＳトランジスタＮ４１０およびＰ型ＭＯＳトランジスタＰ４１０のボルテージフォロワ動作により、ゲート電圧を調整する。
【０１１１】
Ｎ型ＭＯＳトランジスタＮ４１０およびＰ型ＭＯＳトランジスタＰ４１０は、ボルテージフォロワであり、バッファ回路として機能する。このバッファ回路を用いたゲート電圧調整回路は、抵抗分圧のみのゲート電圧調整回路と比べて、Ｐ型ＭＯＳトランジスタＰ２１１のゲートのインピーダンスを下げることが容易なので、電圧調整回路を多くのアクチュエータに対して共通に少数設ける場合でも、他の回路からの影響を受け難い利点がある。
【０１１２】
ゲート電圧を下げるには、図２６に示すように、抵抗Ｒ１，Ｒ３の直列回路を直流電源３１の正側（＋Ｖａａ）とグラウンドとの間に接続し、抵抗Ｒ１，Ｒ３の相互接続点をＰ型ＭＯＳトランジスタＰ２１１のゲートに接続すればよい。この場合、抵抗Ｒ１，Ｒ３の分圧比によってゲート電圧を調整する。
【０１１３】
図２７に示すように、図２６の抵抗Ｒ１に代えてダイオードＤ２等の定電圧素子を用いてもよい。ダイオードＤ２の順方向電圧によってゲート電圧を調整すると抵抗分圧の場合よりもＰ型ＭＯＳトランジスタＰ２１１のゲートのインピーダンスが低下し、ゲート電圧が安定する。どちらか適切な方を選べばよい。
【０１１４】
図２８に示すように、抵抗分圧にボルテージフォロワによるバッファを加えた回路を用いてもよい。抵抗Ｒ１，Ｒ４，Ｒ３の直列回路を直流電源３１の正側（＋Ｖａａ）とグラウンドとの間に接続する。Ｎ型ＭＯＳトランジスタＮ４１０のドレイン・ソース間およびＰ型ＭＯＳトランジスタＰ４１０のソース・ドレイン間の直列回路を、直流電源３１の正側（＋Ｖａａ）とグラウンドとの間に接続する。Ｎ型ＭＯＳトランジスタＮ４１０のゲートを抵抗Ｒ１，Ｒ４の相互接続点に接続する。Ｐ型ＭＯＳトランジスタＰ４１０のゲートを抵抗Ｒ４，Ｒ３の相互接続点に接続する。Ｎ型ＭＯＳトランジスタＮ４１０およびＰ型ＭＯＳトランジスタＰ４１０の相互接続点を、Ｐ型ＭＯＳトランジスタＰ２１１のゲートに接続する。この場合、抵抗Ｒ１，Ｒ４，Ｒ３の分圧比およびその分圧比に基づくＮ型ＭＯＳトランジスタＮ４１０およびＰ型ＭＯＳトランジスタＰ４１０のボルテージフォロワ動作により、ゲート電圧を調整する。
【０１１５】
他の構成は第１実施形態と同じである。
【０１１６】
［３］第３実施形態について説明する。  
図２０のバッファ回路Ｂ１０,Ｂ１１,Ｂ１２,Ｂ１３，…に代えて、図２９に示す構成のバッファ回路Ｂ１０,Ｂ１１,Ｂ１２,Ｂ１３，…を用いてもよい。すなわち、Ｐ型ＭＯＳトランジスタＰ２１１，Ｐ０１１は互いに直列接続されていればよいので、図２９のバッファ回路Ｂ１０,Ｂ１１,Ｂ１２,Ｂ１３，…では、Ｐ型ＭＯＳトランジスタＰ２１１，Ｐ０１１の位置を入れ換えている。この場合、図２０におけるＰ型ＭＯＳトランジスタＰ０１１のゲート・ソース間の静電容量ＣｇｓによるＡ点からＩＮ１１への負帰還が無く、さらにＰ型ＭＯＳトランジスタＰ０１１のゲート・ドレイン間の静電容量Ｃｇｄによる出力端子Ｏｕｔ１１から入力端子ＩＮ１１への負帰還も減少する。その結果、入力インピーダンスが上昇し、この回路の前段への負荷が軽くなる利点がある。
【０１１７】
なお、調整手段であるＰ型ＭＯＳトランジスタＰ２１１のソース・ドレイン間の導通インピーダンスＲｄｓを調整する手段として、図３０に示すように、図２３と同じゲート電圧調整回路を用いてもよい。図３１に示すように、図２６と同じゲート電圧調整回路を用いてもよい。第２実施形態で説明したいくつかの変形例も、この第３実施形態に適用可能である。
【０１１８】
他の構成は第１実施形態と同じである。
【０１１９】
［４］第４実施形態について説明する。  
図２０のバッファ回路に代えて、Ｆｉｇ.３２のバッファ回路を用いてもよい。図３２はＮ型ＭＯＳトランジスタＮ１０に対応するバッファ回路Ｂ１０を代表として示している。
【０１２０】
すなわち、バッファ回路Ｂ１０は、調整手段であるＰ型ＭＯＳトランジスタＰ２１０のソース・ドレイン間、Ｐ型ＭＯＳトランジスタＰ０１０のソース・ドレイン間、およびＮ型ＭＯＳトランジスタＮ１１０のドレイン・ソース間との直列回路を、直流電源３３の正側（＋Ｖｃｃ）と直流電源３２の負側（−Ｖａａ）との間に接続する。Ｐ型ＭＯＳトランジスタＰ０１０、Ｐ２１０のバックゲートを直流電源３３の正側（＋Ｖｃｃ）に接続する。Ｎ型ＭＯＳトランジスタＮ１１０のバックゲートを直流電源３２の負側（−Ｖａａ）に接続する。そして、Ｐ型ＭＯＳトランジスタＰ０１０のゲートおよびＮ型ＭＯＳトランジスタＮ１１０のゲートを入力端子ＩＮ１０とし、その入力端子ＩＮ１０に制御回路５０から供給される制御信号を取込む。Ｐ型ＭＯＳトランジスタＰ０１０およびＮ型ＭＯＳトランジスタＮ１１０の相互接続点を出力端子Ｏｕｔ１０とし、その出力端子Ｏｕｔ１０からドライブ信号を出力する。さらに、調整手段であるＰ型ＭＯＳトランジスタＰ２１０のゲートを、隣接するチャネルの出力端子Ｏｕｔ１に接続する。
【０１２１】
図２０のバッファ回路では、調整手段であるＰ型ＭＯＳトランジスタのゲートを直流電源３１の正側（＋Ｖａａ）に接続して駆動電圧Ｖａａをモニタしていた。この図３２のバッファ回路では、調整手段であるＰ型ＭＯＳトランジスタのゲートを、容量性負荷Ｃ０１を挟んで対向する端子、即ち隣接するチャネルの出力端子Ｏｕｔ１に接続してピーク電圧Ｖｐ３を直接的に検出する。すなわち、ステップＳＴ１０において出力端子Ｏｕｔ１に生じるピーク電圧Ｖｐ３が高いと、調整手段であるＰ型ＭＯＳトランジスタＰ２１０のゲート電圧が上昇し、そのＰ型ＭＯＳトランジスタＰ２１０のゲートオンバイアスが浅くなる。その結果Ｐ２１０の導通インピーダンスが大きくなってＯＵＴ１０の初期の出力電圧が下がるとともに立ち上がりが遅くなる。その結果Ｎ１０の導通インピーダンスは最初大きく、時間の経過とともに小さくなる。即ちＮ１０のＯＮ動作が遅くなる。その結果ピーク電圧Ｖｐ３を抑えるフィードバックが働く。バッファ回路Ｂ１１,Ｂ１２,Ｂ１３，…も、同様に、隣接するチャネルの出力端子をモニタする。
【０１２２】
バッファ回路Ｂ１１では、ステップＳＴ５において出力端子Ｏｕｔ２に生じるピーク電圧Ｖｐ１が高いと、調整手段であるＰ型ＭＯＳトランジスタのゲート電圧が上昇し、そのＰ型ＭＯＳトランジスタのゲートオンバイアスが浅くなり、出力端子Ｏｕｔ０，Ｏｕｔ２に生じるピーク電圧Ｖｐ１を抑えるフィードバックが働く。また、出力端子Ｏｕｔ２に対応するノズル１２からインクを吐出する場合、つまり出力端子Ｏｕｔ２が駆動の中心となる場合のステップＳＴ１０では、出力端子Ｏｕｔ１を駆動する際のバッファ回路Ｂ１０の動作と同様に、出力端子Ｏｕｔ２に生じるピーク電圧Ｖｐ３を抑えることができる。バッファ回路Ｂ１２,Ｂ１３，…も、同様である。
【０１２３】
他の構成は第１実施形態と同じである。
【０１２４】
［５］第５実施形態について説明する。  
図２０のバッファ回路に代えて、図３３のバッファ回路を用いる。この場合、互いに隣接するチャネルのピーク電圧を監視するので、より効果的である。
【０１２５】
図３３はＮ型ＭＯＳトランジスタＮ１１に対応するバッファ回路Ｂ１１を代表として示している。
【０１２６】
すなわち、バッファ回路Ｂ１１は、図１９の基本的な構成に加えて、調整手段である２つのＰ型ＭＯＳトランジスタＰ２１１，Ｐ３１１を有する。このＰ型ＭＯＳトランジスタＰ２１１，Ｐ３１１を、直流電源３３の正側（＋Ｖｃｃ）とＰ型ＭＯＳトランジスタＰ０１１およびＮ型ＭＯＳトランジスタＮ１１１の直列回路との間に、直列に挿入接続する。Ｐ型ＭＯＳトランジスタＰ２１１，Ｐ３１１のゲートを、直流電源３１の正側（＋Ｖａａ）に接続する。そして、Ｐ型ＭＯＳトランジスタＰ２１１，Ｐ３１１のゲートを、容量性負荷Ｃ０１，Ｃ１２を挟んで対向する端子、即ち出力端子Ｏｕｔ０，Ｏｕｔ２に接続する。
【０１２７】
バッファ回路Ｂ１２,Ｂ１３，…も、同様に構成する。バッファＢ１２の場合、図３４に示す構成となる。バッファ回路Ｂ１０については、隣接チャネルが１つしかないので、図３２の構成を採用する。
【０１２８】
この図３３のバッファ回路では、調整手段である２つのＰ型ＭＯＳトランジスタのゲートを出力端子Ｏｕｔ０，Ｏｕｔ２にそれぞれ接続する。これにより、ピーク電圧Ｖｐ１，Ｖｐ２を直接的に検出する。出力端子Ｏｕｔ１に対応するノズル１１からインクを吐出する場合、つまり出力端子Ｏｕｔ１が駆動の中心となる場合のステップＳＴ５では、出力端子Ｏｕｔ０，Ｏｕｔ２に生じるピーク電圧Ｖｐ１が高いと、調整手段である２つのＰ型ＭＯＳトランジスタのゲート電圧が上昇し、これらＰ型ＭＯＳトランジスタのゲートオンバイアスが浅くなり、ピーク電圧Ｖｐ１を抑えるフィードバックが働く。出力端子Ｏｕｔ２に対応するノズル１２からインクを吐出する場合、つまり出力端子Ｏｕｔ２が駆動の中心となる場合のステップＳＴ１０では、同様に、出力端子Ｏｕｔ２に生じるピーク電圧Ｖｐ３を抑えることができる。出力端子Ｏｕｔ２が駆動の中心となる場合、バッファＢ１３もバッファＢ１１と同様の動作をするので、ピーク電圧Ｖｐ３を抑える効果は図３２のバッファ回路よりも高い。
【０１２９】
なお、図３３におけるＰ型ＭＯＳトランジスタＰ３１１，Ｐ２１１は、互いに直列接続されていればよいので、接続位置を互いに入れ替えても良い。図３４におけるＰ型ＭＯＳトランジスタＰ３１２，Ｐ２１２についても、同様である。
【０１３０】
他の構成は第１実施形態と同じである。
【０１３１】
［６］第６実施形態について説明する。  
図３２のバッファ回路に代えて、図３５に示す構成のバッファ回路を用いてもよい。Ｐ型ＭＯＳトランジスタＰ２１０，Ｐ０１０は互いに直列接続されていればよいので、図３５のバッファ回路では、Ｐ型ＭＯＳトランジスタＰ２１０，Ｐ０１０の接続位置を入れ換えている。
【０１３２】
他の構成は第１実施形態と同じである。
【０１３３】
［７］第７実施形態について説明する。  
図３３のバッファ回路に代えて、図３６に示す構成のバッファ回路を用いてもよい。Ｐ型ＭＯＳトランジスタＰ３１２，Ｐ２１２，Ｐ０１２は互いに直列接続されていればよいので、図３６のバッファ回路では、Ｐ型ＭＯＳトランジスタＰ３１２，Ｐ２１２，Ｐ０１２の接続位置を入れ換えている。バッファ回路Ｂ１２,Ｂ１３，…も、同様である。バッファＢ１２は、図３７に示す構成とする。
【０１３４】
他の構成は第１実施形態と同じである。
【０１３５】
［８］第８実施形態について説明する。  
図３８に示すように、第１実施形態のＮ型ＭＯＳトランジスタＮ１０に代えて、調整手段として機能する一対のＮ型ＭＯＳトランジスタＮ１０ｇ１，１０ｇ２の並列回路が配置される。Ｎ型ＭＯＳトランジスタＮ１１に代えて、調整手段として機能するＮ型ＭＯＳトランジスタＮ１１ｇ１，１１ｇ２の並列回路が配置される。Ｎ型ＭＯＳトランジスタＮ１２に代えて、調整手段として機能するＮ型ＭＯＳトランジスタＮ１２ｇ１，１２ｇ２の並列回路が配置される。
【０１３６】
Ｎ型ＭＯＳトランジスタＮ１０ｇ１，１１ｇ１，１２ｇ１…を変数Ｘを用いてＮ型ＭＯＳトランジスタＮ１Ｘｇ１と総称し、Ｎ型ＭＯＳトランジスタＮ１０ｇ２，１１ｇ２，１２ｇ２…を同じく変数Ｘを用いてＮ型ＭＯＳトランジスタＮ１Ｘｇ２と総称する。
【０１３７】
Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１，Ｎ１Ｘｇ２のサイズを同一にすることも可能であるが、この第８実施形態では、Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１のサイズをＮ型ＭＯＳトランジスタＮ１Ｘｇ２のサイズの例えば５倍に設定する。つまり、Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１のオン抵抗（導通インピーダンス）を、Ｎ型ＭＯＳトランジスタＮ１Ｘｇ２のオン抵抗（導通インピーダンス）の約１／５に設定する。
【０１３８】
バッファ回路ブロック４０では、このＮ型ＭＯＳトランジスタＮ１Ｘｇ１，Ｎ１Ｘｇ２の設置に伴い、バッファ回路Ｂ１０，Ｂ１１，Ｂ１２，Ｂ１３…に代えて、バッファ回路Ｂ１０ｇ１，Ｂ１０ｇ２，Ｂ１１ｇ１，Ｂ１１ｇ２，Ｂ１２ｇ１，Ｂ１２ｇ２，Ｂ１３ｇ１，Ｂ１３ｇ２…が配置される。
【０１３９】
バッファ回路Ｂ１０ｇ１，１１ｇ１，１２ｇ１…は、上記Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１の駆動用であり、変数Ｘを用いてバッファ回路Ｂ１Ｘｇ１と総称する。バッファ回路Ｂ１０ｇ２，１１ｇ２，１２ｇ２…は、上記Ｎ型ＭＯＳトランジスタＮ１Ｘｇ２の駆動用であり、変数Ｘを用いてバッファ回路Ｂ１Ｘｇ２と総称する。
【０１４０】
制御回路５０は、アクチュエータＣ０１，Ｃ１２，Ｃ２３，Ｃ３４，…を充放電するべく各ＭＯＳトランジスタを選択的にオン，オフするための制御信号ＩＮ０Ｘin（ＩＮ００in，Ｂ０１in，Ｂ０２in，Ｂ０３in…），ＩＮ１Ｘin（ＩＮ１０in，Ｂ１１in，Ｂ１２in，Ｂ１３in…），ＩＮ２Ｘin（ＩＮ２０in，Ｂ２１in，Ｂ２２in，Ｂ２３in…）を、図３９に示す内蔵の論理回路５１により、制御信号ＩＮ０Ｘ（ＩＮ００，Ｂ０１，Ｂ０２，Ｂ０３…），ＩＮ１Ｘｇ１（ＩＮ１０ｇ１，Ｂ１１ｇ１，Ｂ１２ｇ１，Ｂ１３ｇ１…），ＩＮ１Ｘｇ２（ＩＮ１０ｇ２，Ｂ１１ｇ２，Ｂ１２ｇ２，Ｂ１３ｇ２…），ＩＮ２Ｘ（ＩＮ２０，Ｂ２１，Ｂ２２，Ｂ２３…）に変換して出力する。
【０１４１】
論理回路５１は、制御信号ＩＮ０Ｘinに一定時間Ｄ１（２０nsec）の遅延を加える遅延回路５２、制御信号ＩＮ１Ｘinから制御信号ＩＮ１Ｘｇ１および制御信号ＩＮ１Ｘｇ２を生成する遅延回路５３，５４，５５，５６およびゲート５７，５８，…６８、制御信号ＩＮ２Ｘinに一定時間Ｄ１（２０nsec）の遅延を加える遅延回路６９を含む。また、この論理回路５１は、各アクチュエータにより駆動されるチャネルごとに対応する複数が設けられる。
【０１４２】
上記遅延回路５３は、制御信号ＩＮ１Ｘinに一定時間Ｄ１（２０nsec）を加える。遅延回路５４，５５，５６は、遅延回路５３で遅延された制御信号にさらにＤ２（２０nsec），Ｄ３（４０nsec），Ｄ４（１２０nsec）の遅延をそれぞれ加える。上記ゲート５７，５８，…６２は、制御信号ＩＮ１Ｘin、遅延回路５３，５４，５５，５６の出力、および当該制御回路５０から入力される遅延制御信号Ｃ１，Ｃ２，…Ｃ５に基づき、上記バッファ回路Ｂ１Ｘｇ１への制御信号ＩＮ１Ｘｇ１を生成する。上記ゲート６３，６４，…６８は、制御信号ＩＮ１Ｘin、遅延回路５３，５４，５５，５６の出力、および当該制御回路５０から入力される遅延制御信号Ｃ６，Ｃ７，…Ｃ１０に基づき、上記バッファ回路Ｂ１Ｘｇ２への制御信号ＩＮ１Ｘｇ２を生成する。
【０１４３】
上記遅延回路５２，５３，…５６，６９は、周波数５０ＭＨｚのクロック信号に基づいて遅延時間を確保するもので、それぞれシフトレジスタにより構成される。これら遅延回路のシフト段数によって遅延時間を可変設定することができる。この遅延時間については、駆動能力や負荷の重さなどによって適正な値が異なるので、ソフトウェア処理によって可変設定できることが望ましい。シフトレジスタに代えて、カウンタを用いて遅延回路５２，５３，…５６，６９を構成することも可能である。
【０１４４】
論理回路５１の入力される制御信号ＩＮ０Ｘin，ＩＮ１Ｘin，ＩＮ２Ｘinが低レベルＬで、論理回路５１から出力される制御信号ＩＮ０Ｘ，ＩＮ１Ｘｇ１，ＩＮ１Ｘｇ２，ＩＮ２Ｘが低レベルＬのとき、Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１，Ｎ１Ｘｇ２がオンする。すなわち、入出力ともＬアクティブである。
【０１４５】
遅延回路５２，５３，６９は、入力される制御信号ＩＮ０Ｘin，ＩＮ１Ｘin，ＩＮ２Ｘinを一律に２０nsec遅延し、これを基準タイミングとすることによって、制御信号ＩＮ１Ｘinを基準タイミングよりも２０nsec早い制御信号として使えるようにする。遅延制御信号Ｃ１を高レベルＨに設定することによって、制御信号ＩＮ１Ｘｇ１の立ち上がり、即ちＮ型ＭＯＳトランジスタＮ１Ｘｇ１のオフタイミングを、次に説明するように早めることができる。制御信号ＩＮ１Ｘinが低レベルＬに立ち下がる時はゲート５７の出力が高レベルＨとなっても一定時間Ｄ１（２０nsec）が経過するまでゲート５８の出力が高レベルＨとならず、その結果ゲート６２の出力が低レベルＬとなるタイミングは変わらない。即ち制御信号ＩＮ１Ｘｇ１は基準タイミングで低レベルＬに立ち下がる。従ってＮ型ＭＯＳトランジスタＮ１Ｘｇ１がオンするタイミングは変わらない。これに対して、制御信号ＩＮ１Ｘinが立ち上がる時にはゲート５７の出力が低レベルとなるとゲート６２の出力はすぐに高レベルＨとなって制御信号ＩＮ１Ｘｇ１は基準タイミングよりも一定時間Ｄ１（２０nsec）だけ早く立ち上がる。即ちＮ型ＭＯＳトランジスタＮ１Ｘｇ１がオフするタイミングだけが、基準タイミングよりも一定時間Ｄ１（２０nsec）だけ早くなる。制御信号ＩＮ１Ｘｇ２についても同様である。
【０１４６】
遅延制御信号Ｃ２はマスタースイッチである。遅延制御信号Ｃ２が高レベルＨのとき、ゲート５８は常に低レベルＬを出力するので他の信号に関わらずゲート６２の出力は常に高レベルとなる。即ち制御信号ＩＮ１Ｘｇ１は常に高レベルＨなので、この間Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１がオンすることはない。遅延制御信号Ｃ７はＮ型ＭＯＳトランジスタＮ１Ｘｇ２のマスタースイッチであり、同様に機能する。
【０１４７】
ゲート５９には、遅延回路５４の出力および遅延制御信号Ｃ３が入力される。遅延制御信号Ｃ３が高レベルのとき、遅延回路５４の出力が有効となり、制御信号ＩＮ１Ｘｇ１は基準タイミングから遅延回路５４による遅延時間Ｄ２（２０nsec）だけ遅れて低レベルとなる（Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１がオンする）。ゲート６０には、遅延回路５５の出力および遅延制御信号Ｃ４が入力される。遅延制御信号Ｃ４が高レベルのとき、遅延回路５５の出力が有効となり、制御信号ＩＮ１Ｘｇ１は基準タイミングから遅延回路５５による遅延時間４０nsecだけ遅れて低レベルとなる（Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１がオンする）。ゲート６１には、遅延回路５６の出力および遅延制御信号Ｃ５が入力される。遅延制御信号Ｃ５が高レベルのとき、遅延回路５６の出力が有効となり、制御信号ＩＮ１Ｘｇ１は基準タイミングから遅延回路５６による遅延時間１２０nsecだけ遅れて低レベルとなる（Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１がオンする）。
【０１４８】
遅延回路５４，５５，５６の中から何れかを選択する際、遅延制御信号Ｃ３，Ｃ４，Ｃ５は通常排他的に高レベルＨとするが、複数を同時に高レベルＨとした場合には遅延時間の最長のものが優先される。遅延制御信号Ｃ３，Ｃ４，Ｃ５を全て低レベルＬとした場合には遅延回路５４，５５，５６による遅延は行われない。
【０１４９】
ゲート６５には、遅延回路５４の出力および遅延制御信号Ｃ８が入力される。遅延制御信号Ｃ８が高レベルのとき、遅延回路５４の出力が有効となり、制御信号ＩＮ１Ｘｇ２は基準タイミングから遅延回路５４による遅延時間２０nsecだけ遅れて低レベルとなる（Ｎ型ＭＯＳトランジスタＮ１Ｘｇ２がオンする）。ゲート６６には、遅延回路５５の出力および遅延制御信号Ｃ９が入力される。遅延制御信号Ｃ９が高レベルのとき、遅延回路５５の出力が有効となり、制御信号ＩＮ１Ｘｇ２は基準タイミングから遅延回路５５による遅延時間４０nsecだけ遅れて低レベルとなる（Ｎ型ＭＯＳトランジスタＮ１Ｘｇ２がオンする）。ゲート６７には、遅延回路５６の出力および遅延制御信号Ｃ１０が入力される。遅延制御信号Ｃ１０が高レベルのとき、遅延回路５６の出力が有効となり、制御信号ＩＮ１Ｘｇ２は基準タイミングから遅延回路５６による遅延時間１２０nsecだけ遅れて低レベルとなる（Ｎ型ＭＯＳトランジスタＮ１Ｘｇ２がオンする）。
【０１５０】
遅延回路５４，５５，５６の中から何れかを選択する際、遅延制御信号Ｃ８，Ｃ９，Ｃ１０は通常排他的に高レベルＨとするが、複数を同時に高レベルＨとした場合には遅延時間の最長のものが優先される。遅延制御信号Ｃ８，Ｃ９，Ｃ１０を全て低レベルＬとした場合には遅延回路５４，５５，５６による遅延は行われない。
【０１５１】
遅延制御信号Ｃ１，Ｃ２，…Ｃ１０の論理レベルは、駆動波形の状態を示すステップＳＴ１〜ＳＴ１１に応じて、かつ駆動対象が当該チャネルか隣接チャネルかに応じて、設定される。当該チャネルとは、充放電の中心となるチャネルであり、吐出しようとするノズルに対応するチャネルのことである。図７のステップＳＴ１から図１７のステップＳＴ１１では、出力端子Ｏｕｔ１を駆動する回路ブロックが当該チャネルとなり、その両隣りの出力端子Ｏｕｔ０，Ｏｕｔ０２を駆動する回路ブロックが隣接チャネルとなる。当該チャネル、隣接チャネルはこれからどのノズルから吐出しようとするかに従って決定されるので、回路に固定されない論理的なものである。
【０１５２】
このステップＳＴ１〜ＳＴ１１および駆動対象チャネルに応じて設定される遅延制御信号Ｃ１，Ｃ２，…Ｃ１０の論理レベルと、その論理レベルに基づくＮ型ＭＯＳトランジスタＮ１Ｘｇ１，Ｎ１Ｘｇ２の動作、ピーク電圧Ｖｐ１，Ｖｐ２、機能との対応関係を動作条件として図４０に示す。
【０１５３】
図４０のＯＮの欄はそのステートの先頭でオンする際のディレイを、ＯＦＦの欄はそのステートの終了時にオフする際に２０nsec先行してオフするか否かを表わしている。この表では、Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１又はＮ型ＭＯＳトランジスタＮ１Ｘｇ２即ちグラウンドに接続するスイッチがオンしないステートは記載を省略してある。
【０１５４】
アクチュエータから直流電源３１に向かって電荷を放電しエネルギー回生を行うステップＳＴ５において、当該チャネルの２つのＮ型ＭＯＳトランジスタＮ１１ｇ１，Ｎ１１ｇ２のうち、Ｎ型ＭＯＳトランジスタＮ１１ｇ２を時間遅れなしでオンし、Ｎ型ＭＯＳトランジスタＮ１１ｇ１を一定時間Ｄ３（４０nsec）遅れでオンする。その結果、隣接チャネルに生じるピーク電圧Ｖｐ１が２山に分かれてその最大値が減少する。
【０１５５】
また、アクチュエータから直流電源３１に向かって電荷を放電しエネルギー回生を行うステップＳＴ１０において、隣接チャネルの各２つのＮ型ＭＯＳトランジスタＮ１Ｘｇ１，Ｎ１Ｘｇ２のうち、Ｎ型ＭＯＳトランジスタＮ１Ｘｇ２を時間遅れなしでオンし、Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１を一定時間Ｄ４（１２０nsec）遅れでオンする。その結果、隣接チャネルに生じるピーク電圧Ｖｐ３が２山に分かれてその最大値が減少する。  このようにしてステップＳＴ５及びステップＳＴ１０でそれぞれ隣接チャネル、当該チャネルに生じる２山のピークは、２山の高さが揃っていることが望ましい。問題となるのは２山のうちどちらか高い方のピークであり、どちらかのピークを下げようとするともう片方のピークが上がるという関係にあるからである。ピークの高さの比率は先にオンするトランジスタのオン抵抗と後からオンするトランジスタのオン抵抗との大小関係に依存し、先にオンするトランジスタのオン抵抗が高いほど２山のうち先行するピークが下がる。この実施形態ではＮ型ＭＯＳトランジスタＮ１Ｘｇ２のオン抵抗をＮ型ＭＯＳトランジスタＮ１Ｘｇ１のオン抵抗の５倍としているが、それでも２山のうち先行するピークの方が大きい場合には倍率を５倍よりも大きくとっておけばよい。逆に２山のうち後のピークが大きくなりがちなら倍率を小さくしておけばよい。
【０１５６】
ステップＳＴ１０での時間遅れをステップＳＴ５での時間遅れより長い一定時間Ｄ４（１２０nsec）としている理由は、先に述べたようにピーク電圧Ｖｐ３の大きさの方がピーク電圧Ｖｐ１の大きさに比べて問題になり易いからである。ピーク電圧Ｖｐ３の大きさのみが問題で、ピーク電圧Ｖｐ１の大きさが問題にならない場合には、ステップＳＴ５での時間遅れである一定時間Ｄ３を一定時間Ｄ２で代用して、これにより一定時間Ｄ３用の遅延回路５５を不要にして論理回路５１を簡略化しても構わない。
【０１５７】
ステップＳＴ９の動作状態を図４１に示す。続くステップＳＴ１０において、一方の隣接チャネルのＮ型ＭＯＳトランジスタＮ１０ｇ２および他方の隣接チャネルのＮ型ＭＯＳトランジスタＮ１２ｇ２が先にオンして一方の隣接チャネルのＮ型ＭＯＳトランジスタＮ１０ｇ１および他方の隣接チャネルのＮ型ＭＯＳトランジスタＮ１２ｇ１はまだオフしているときの駆動回路７の動作状態をステップＳｔ１０ａとして図４２に示し、続いて一方の隣接チャネルのＮ型ＭＯＳトランジスタＮ１０ｇ１および他方の隣接チャネルのＮ型ＭＯＳトランジスタＮ１２ｇ１もオンしたときの動作状態をステップＳｔ１０ｂとして図４３に示す。また、駆動回路７における各部の電圧の変化を図４４に示す。
【０１５８】
ステップＳＴ１０ａにおいて一方の隣接チャネルのＮ型ＭＯＳトランジスタＮ１０ｇ２および他方の隣接チャネルのＮ型ＭＯＳトランジスタＮ１２ｇ２が先にオンし、続くステップＳＴ１０ｂにおいて一方の隣接チャネルのＮ型ＭＯＳトランジスタＮ１０ｇ１および他方の隣接チャネルのＮ型ＭＯＳトランジスタＮ１２ｇ１もオンすることにより、図４４に示しているように、ピーク電圧Ｖｐ３が２つ山のピークに分かれる。これにより、ピーク電圧Ｖｐ３の最大値を小さくすることができる。
【０１５９】
ステップＳＴ５においては、当該チャネルのＮ型ＭＯＳトランジスタＮ１１ｇ２を先ずオンし、次に同当該チャネルのＮ型ＭＯＳトランジスタＮ１１ｇ１もオンすることにより、図４４に示しているように、ピーク電圧Ｖｐ１が２つ山のピークに分かれる。これにより、ピーク電圧Ｖｐ１の最大値を小さくすることができる。
【０１６０】
図４０の動作条件には電荷を電源へ回生する以外の条件も含まれており、この点について補足しておく。
【０１６１】
電荷を電源へ回生する以外の条件では、ピーク電圧が発生する恐れはないが、動作ノイズを削減するために以下に説明するようなシーケンスを採用する。
【０１６２】
充電時は放電時と違ってピーク電圧を発生する恐れがない。ステップＳＴ３の充電時は、まずＮ型ＭＯＳトランジスタＮ１１ｇ１を先行してオンし、所定時間である一定時間Ｄ２（２０nsec）の遅延後にＮ型ＭＯＳトランジスタＮ１１ｇ２をオンする。ここで、オン抵抗が小さい方のＮ型ＭＯＳトランジスタＮ１１ｇ１を先にオンするのは、充電速度を遅くしないためである。また、Ｎ型ＭＯＳトランジスタＮ１１ｇ２のオンを一定時間Ｄ２（２０nsec）だけ遅らせるのは、バッファ回路Ｂ１１ｇ１，Ｂ１１ｇ２の同時動作を避け、これによりバッファ回路Ｂ１１ｇ１，Ｂ１１ｇ２が発生する電源ノイズを削減するためである。Ｎ型ＭＯＳトランジスタＮ１１ｇ２はＮ型ＭＯＳトランジスタＮ１１ｇ１の５倍のオン抵抗を持っているので、そのＮ型ＭＯＳトランジスタＮ１１ｇ２のオンを一定時間Ｄ２（２０nsec）遅らせても、充電速度にはほとんど影響しない。
【０１６３】
ステップＳＴ１１の放電時は電荷を電源へ回生せず、グラウンドライン上でループして消費するため、この時もピーク電圧を発生する恐れがない。この条件でも、ステップＳＴ３の充電時と同様に、先ずＮ型ＭＯＳトランジスタＮ１１ｇ１をオンし、所定時間である一定時間Ｄ２（２０nsec）の遅延後にＮ型ＭＯＳトランジスタＮ１１ｇ２をオンする。ここで、オン抵抗が小さい方のＮ型ＭＯＳトランジスタＮ１１ｇ１を先にオンするのは、放電速度を遅くしないためである。また、Ｎ型ＭＯＳトランジスタＮ１１ｇ２のオンを一定時間Ｄ２（２０nsec）だけ遅らせるのは、バッファ回路Ｂ１１ｇ１，Ｂ１１ｇ２の同時動作を避け、これによりバッファ回路Ｂ１１ｇ１，Ｂ１１ｇ２が発生する電源ノイズを削減するためである。Ｎ型ＭＯＳトランジスタＮ１１ｇ２はＮ型ＭＯＳトランジスタＮ１１ｇ１の５倍のオン抵抗を持っているので、そのＮ型ＭＯＳトランジスタＮ１１ｇ２のオンを一定時間Ｄ２（２０nsec）遅らせても、放電速度にはほとんど影響しない。
【０１６４】
ステップＳＴ１，ＳＴ７は、当該チャネルと隣接チャネルを同時に同一方向に駆動するので負荷への充放電を伴わない。この時もピーク電圧を発生する恐れがなく、またこの場合は負荷への充放電がないので駆動能力は低くて十分である。従ってこの条件の時は当該チャネル、隣接チャネルともに遅延制御信号Ｃ２を高レベルＨとし、オン抵抗が小さい方のＮ型ＭＯＳトランジスタＮ１Ｘｇ１だけをオンする。これにより、発生ノイズをさらに減らす。
【０１６５】
Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１，Ｎ１Ｘｇ２を順にオフする際の時間間隔（所定時間）として一定時間Ｄ２（２０nsec）を定めたが、その時間間隔については、駆動の状態に応じて異ならせてもよい。すなわち、アクチュエータの充電時と放電時とで異ならせてもよいし、ノイズ削減の観点から、Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１，Ｎ１Ｘｇ２が当該チャネルである場合と隣接チャネルである場合とで異ならせてもよい。
【０１６６】
全てのステップの終了タイミングでは、Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１，Ｎ１Ｘｇ２がオフするときも、充放電を伴わない駆動を行う。この時もピーク電圧を発生する恐れはない。しかし、当該チャネルのステップＳＴ３，ＳＴ５，ＳＴ８，ＳＴ１１の終了タイミング、及び隣接チャネルのステップＳＴ１０−１１の終了タイミング（すなわちＮ型ＭＯＳトランジスタＮ１Ｘｇ１，Ｎ１Ｘｇ２が共にオフしようとするとき）では、バッファ回路Ｂ１Ｘｇ１，Ｂ１Ｘｇ２の同時動作を避けることが望ましい。これは、バッファ回路Ｂ１Ｘｇ１，Ｂ１Ｘｇ２が発生する電源ノイズを削減するためである。そこでこの条件では、Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１，Ｎ１Ｘｇ２を所定時間である一定時間Ｄ２（２０nsec）だけタイミングをずらして順次にオフする。この際、Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１，Ｎ１Ｘｇ２のどちらを先にオフするかを、当該チャネルと隣接チャネルとで切換える。すなわち、当該チャネルのＮ型ＭＯＳトランジスタＮ１Ｘｇ２および隣接チャネルのＮ型ＭＯＳトランジスタＮ１Ｘｇ１を先行してオフし、一定時間Ｄ２（２０nsec）の経過後に当該チャネルのＮ型ＭＯＳトランジスタＮ１Ｘｇ１および隣接チャネルのＮ型ＭＯＳトランジスタＮ１Ｘｇ２をオフする。電圧波形としてはどちらを先にオフしても効果に違いは出ないが、仮にＮ型ＭＯＳトランジスタＮ１Ｘｇ１，Ｎ１Ｘｇ２が同じステートでオフする条件が発生するような電圧波形が必要となった場合に備えて、大きいサイズのトランジスタが全て同時にオフするよりも、大きいサイズのトランジスタと小さいサイズのトランジスタの組み合わせでオフするシーケンスとしておく方が、ノイズ削減の観点から望ましいからである。  
また、Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１，Ｎ１Ｘｇ２を順にオフする際の時間間隔（所定時間）として一定時間Ｄ２（２０nsec）を定めたが、その時間間隔については、ノイズ削減の観点から、駆動の状態に応じて異ならせてもよい。すなわち、Ｎ型ＭＯＳトランジスタＮ１Ｘｇ１，Ｎ１Ｘｇ２が当該チャネルである場合と隣接チャネルである場合とで異ならせてもよい。  
この第８実施形態は、上記説明した調整手段およびそれに関わる構成が第１実施形態と異なるだけで、他の構成は第１実施形態と同じである。
【０１６７】
［９］なお、上記各実施形態では、複数の半導体素子としてＭＯＳトランジスタを用いたが、同様の機能を有するものであれば、ＭＯＳトランジスタに限らず他の素子を用いてもよい。
【０１６８】
上記各実施形態における電圧等の極性を逆転してもよい。例えば、全てのＰ型チャネルトランジスタをＮ型チャネルトランジスタに置き換え、全てのＮ型チャネルトランジスタをＰ型チャネルトランジスタに置き換えると共に、直流電源及びアクチュエータの極性を反転させても、同様の作用および効果が得られる。
【０１６９】
その他、上記実施形態および各変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態および各変形例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、書き換え、変更を行うことができる。これら実施形態や変形は、発明の範囲は要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１７０】
１…基板、２…静電容量性アクチュエータ（静電容量性負荷）、３…圧力室、４…ノズルプレート、５…インク室、６…電極、７…駆動回路、３１…直流電源（第１直流電源）、３２…直流電源（第２直流電源）、３３…直流電源（第３直流電源）、４０…バッファ回路ブロック、５０…制御回路、５１…論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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