(57)【要約】【課題】  構成を簡素化するとともに汎用性が高い画像処理装置や、当該画像処理装置を備える表示装置を提供する。【解決手段】  画像処理装置２０は、入力される画素データの一部を重複させて複数の群に分配して出力する分配部４３と、分配部４３が出力する各群の画素データＤＡＬ，ＤＡＲを群毎に処理するとともに選択的に出力するＬ群処理部４４Ｌ及びＲ群処理部４４Ｒと、Ｌ群処理部４４Ｌ及びＲ群処理部４４Ｒが処理すべき画素データをそれぞれ規定するＬ群有効フラグＥＦＦＬ１及びＲ群有効フラグＥＦＦＬ１とＬ群処理部４４Ｌ及びＲ群処理部４４Ｒが選択的に出力すべき画素データをそれぞれ規定するＬ群出力フラグＥＦＦＬ２及びＲ群出力フラグＥＦＦＲ２とを出力するタイミング信号生成部４２と、を備える。【選択図】  図２
2012220747.tif 000002
【特許請求の範囲】
【請求項１】
入力されるｋ個（ｋは２以上の自然数）の画素データを、各群の画素データの少なくとも一部が他の群の画素データの少なくとも一部と重複するように、ｍ群（ｍは２以上の自然数）に分配し出力する分配部と、
前記分配部が出力する各群の画素データを群毎に処理し、当該処理により得られる各群の画素データを群毎に選択的に出力する処理部と、
前記処理部が処理すべき各群の画素データをそれぞれ規定する第１制御データと、前記処理部が選択的に出力すべき各群の画素データをそれぞれ規定する第２制御データと、を前記処理部に出力する制御データ出力部と、を備え、
前記処理部が、前記分配部が出力する各群の画素データの中で、前記制御データ出力部が出力する前記第１制御データが規定する画素データをそれぞれ処理し、当該処理により得られる各群の画素データの中で、前記制御データ出力部が出力する前記第２制御データが規定するそれぞれの画素データを選択的に出力することを特徴とする画像処理装置。
【請求項２】
前記分配部に、連続した順番を有するｋ個の画素データが入力され、
前記分配部が、各群の画素データが有する順番が連続するように分配を行い、
各群の前記第２制御データが規定する画素データが、それぞれ連続した順番を有し、
各群の前記第２制御データが規定する画素データ以外の画素データが、少なくとも他の１つの群の前記第２制御データが規定する画素データと重複することを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記第２制御データが規定する各群の画素データは、全体で、重複しない連続した順番を有することを特徴とする請求項２に記載の画像処理装置。
【請求項４】
前記処理部が、連続した順番を有する所定数の画素データを用いて１つの新たな画素データを得る処理を、前記第１制御データが規定する画素データに対して順次行うことを特徴とする請求項２または３に記載の画像処理装置。
【請求項５】
前記分配部が、
前記分配部に入力されるｋ個の画素データをｎ個（ｎは自然数）ずつ各群に分配するとともに、ｋがｎの倍数以外の場合に生じるｎ個未満の画素データをいずれかの群に分配する単純分配と、
前記単純分配によりある群に分配する画素データと同じ画素データを、他の群に分配することで、複数の群で重複する画素データを分配する重複分配と、を行い、
ｋがｎ×ｍの倍数の場合、
前記分配部の前記単純分配により各群に同数の画素データが分配され、当該単純分配により分配されて前記処理部に処理された各群の画素データが、前記第２制御データが規定する画素データとなり、
ｋがｎ×ｍの倍数以外の場合、
前記分配部の前記重複分配により少なくとも１つの群に分配されて前記処理部に処理された画素データの少なくとも１つが、前記第２制御データが規定する画素データに含まれることを特徴とする請求項１〜４の何れか１項に記載の画像処理装置。
【請求項６】
前記分配部に、画素データがｎ個ずつ順次入力されるとともに、ｋがｎの倍数以外の場合は前記分配部にｎ個未満の画素データも入力され、
前記分配部が、同時に入力されるｎ個の画素データまたはｎ個未満の画素データをまとめて、前記単純分配及び前記重複分配を行うことで、画素データを各群に分配することを特徴とする請求項５に記載の画像処理装置。
【請求項７】
請求項１〜６の何れか１項に記載の画像処理装置と、
前記画像処理装置の前記処理部が出力するｍ群の画素データを、隣接して１列となるｍ個の表示領域にそれぞれ表示する表示部と、
を備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に表示させる画像データの処理を行う画像処理装置に関する。また、当該画像処理装置を備える表示装置に関する。
【背景技術】
【０００２】
近年、液晶表示装置に代表される表示装置において、表示すべき画像の高解像度化や高階調化が求められ、表示装置が扱う情報量が増加した。その結果、表示装置の負荷が大きくなり、問題となっている。なお、この問題はどのような表示装置でも生じ得るものであるが、以下では説明の具体化のため、アクティブマトリクス型の液晶表示装置を例示する。
【０００３】
アクティブマトリクス型の液晶表示装置は、ソースドライバが、コントローラから与えられる画素データに応じた電圧を表示パネル（表示部）の各画素に印加することで、画像を表示する。上述のように、表示すべき画像が高解像度化及び高階調化すると、コントローラがソースドライバに与える画素データの情報量が増加し、コントローラ内での画素データの処理や、ソースドライバの負荷が大きくなる。
【０００４】
そこで、表示パネルを分割して成る複数の表示領域のそれぞれに対応する複数のソースドライバを備え、コントローラが、それぞれの表示領域で表示すべき画像の画素データを当該複数のソースドライバに対して並列的に出力する構成が、採用され得る。この構成について、以下図面を参照して説明する。
【０００５】
図６は、画像データの一例について示す模式図である。図６に示す画像データは、ＦＨＤ（Full High Definition）の画像データ（フレームデータ）であり、水平方向（行方向、図中の左右方向）の１行に１９２０個の画素データ（以下、説明の便宜上、左端の画素データを０、右端の画素データを１９１９にするとともに、右側の画素ほど大きくなる番号を用いて、それぞれの画素を区別する）を含み、垂直方向（列方向、図中の上下方向）の１列に１０８０個の画素データを含むものである。図６に示す画像データＤ１は、表示パネルの水平方向及び垂直方向に沿ってマトリクス状に配列された各画素により、表示される。例えば、表示パネルを水平方向において２つの表示領域に等分割する場合、図６の画像データＤ１の左半分であるＬ群データＤＬ１（画素データ０〜９５９）は、表示パネルの左半分の表示領域で表示されるべきものとなり、図６の画像データＤ１の右半分であるＲ群データＤＲ１（画素データ９６０〜１９１９）は、表示パネルの右半分の表示領域で表示されるべきものとなる。
【０００６】
コントローラ内においても、Ｌ群データＤＬ１に属する画素データ（以下、Ｌ群の画素データとする）とＲ群データＤＲ１に属する画素データ（以下、Ｒ群の画素データとする）とで分け、それぞれの画素データの処理を並列的に行うと、処理時間を短縮化することができるため、好ましい。ただし、Ｌ群データＤＬ１及びＲ群データＤＲ１の境界Ｂ１付近の画素データ（例えば、画素データ９５９，９６０）に対して、フィルタ処理などの隣接（連続）する所定数の画素データを用いて１つの新たな画素データを得る処理を行う場合、Ｌ群データＤＬ１及びＲ群データＤＲ１の双方に属する画素データが必要になる場合がある。このとき、Ｌ群及びＲ群の片方の画素データのみを用いて処理を実行することも可能であるが、この方法では境界Ｂ１付近の画素データの処理が不十分になり、当該部分が劣化した画像が表示パネルに表示されるため、問題となる。
【０００７】
この問題に対して、例えば特許文献１では、ある群の処理に必要な他の群の画素データを記憶するメモリを備え、当該メモリから画素データを読み出してある群の境界Ｂ１付近の画素データを処理する方法が提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−３２４３３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図７は、ある群の処理に必要な他の群の画素データを記憶するメモリを備え、当該メモリから画素データを読み出してある群の境界付近の画素データを処理する画像処理装置の構成例について示すブロック図である。
【００１０】
図７に示すように、画像処理装置１００は、取得した画像信号（例えば、上記のような画像データを示す信号や同期信号を含む信号。以下同じ。）から画素データＬＶＤＳ０〜ＬＶＤＳ３と制御信号とを生成し出力する入力データ生成部１１０と、入力データ生成部１１０が生成する画素データＬＶＤＳ０〜ＬＶＤＳ３を処理して出力するとともに入力データ生成部１１０が生成する制御信号を処理してタイミング信号を生成し出力するコントローラ１２０と、を備える。
【００１１】
コントローラ１２０は、入力データ生成部１１０が生成する画素データＬＶＤＳ０〜ＬＶＤＳ３と制御信号とが入力される入力インターフェースである入力部１２１と、入力部１２１を介して取得する制御信号に基づいてタイミング信号を生成するタイミング信号生成部１２２と、入力部１２１を介して取得する画素データＬＶＤＳ０〜ＬＶＤＳ３をＬ群の画素データＤＡＬｐとＲ群の画素データＤＡＲｐとに分配する分配部１２３と、Ｒ群に分配される画素データの一部を記憶するＬ群メモリ１２４Ｌと、Ｌ群に分配される画素データの一部を記憶するＲ群メモリ１２４Ｒと、Ｌ群の画素データＤＡＬｐを処理してＬ群の画素データＯＤＡＬｐを生成するＬ群処理部１２５Ｌと、Ｒ群の画素データＤＡＲｐを処理してＲ群の画素データＯＤＡＲｐを生成するＲ群処理部１２５Ｒと、タイミング信号生成部１２２が生成するタイミング信号とＬ群処理部１２５Ｌが生成するＬ群の画素データＯＤＡＬｐとＲ群処理部１２５Ｒが生成するＲ群の画素データＯＤＡＲｐとを出力する出力インターフェースである出力部１２６と、を備える。
【００１２】
図８は、図６に示す画像データを処理する場合における、画素データの一例を示す模式図である。なお、図８の左右方向は、画素データＬＶＤＳ０〜ＬＶＤＳ３が、分配部１２３に入力されるタイミングを示している。また、図８に示す画素データは、図６の画像データＤ１の１行分である。
【００１３】
図８に示すように、入力データ生成部１１０は、例えば４つの伝送チャネルにより、一度に４つの画素データＬＶＤＳ０〜ＬＶＤＳ３を、コントローラ４０に対して出力する。コントローラ４０の分配部１２３は、処理の便宜上、入力部１２１を介して同じタイミングで入力される４つの画素データをまとめて、後段のＬ群メモリ１２４Ｌ、Ｒ群メモリ１２４Ｒ、Ｌ群処理部１２５Ｌ及びＲ群処理部１２５Ｒのそれぞれに分配する。
【００１４】
図９は、図６に示す画像データを図７に示す画像処理装置が処理する場合において、当該画像処理装置のコントローラが備えるＬ群メモリ、Ｒ群メモリ、Ｌ群処理部及びＲ群処理部のそれぞれに入力される画素データの一例を示す模式図である。なお、図９の左右方向は、画素データが、Ｌ群メモリ１２４Ｌ、Ｒ群メモリ１２４Ｒ、Ｌ群処理部１２５Ｌ及びＲ群処理部１２５Ｒのそれぞれに入力されるタイミングを示している。また、図９に示す画素データは、図６の画像データＤ１の１行分である。
【００１５】
上述のように、分配部１２３は、同じタイミングで入力される４つの画素データをまとめて、後段のＬ群メモリ１２４Ｌ、Ｒ群メモリ１２４Ｒ、Ｌ群処理部１２５Ｌ及びＲ群処理部１２５Ｒのそれぞれに分配する。このとき、画像データＤ１の１行分の画素データの数である１９２０個は、分配部１２３がまとめて分配する画素データの数（以下、分配数とする）４の倍数であり、２つの群に同数の画素データを分配可能な８（群の数２×分配数４）の倍数である。そのため、図９に示すように、Ｌ群の画素データＤＡＬｐとＲ群の画素データＤＡＲｐとは同数となる。
【００１６】
図９に示すように、Ｌ群メモリ１２４Ｌには、Ｒ群の画素データＤＡＬｐの中で境界Ｂ１付近の画素データ９６０〜９６３が入力され、記憶される。同様に、Ｒ群メモリ１２４Ｒには、Ｌ群の画素データＤＡＲｐの中で境界Ｂ１付近の画素データ９５６〜９５９が入力され、記憶される。したがって、Ｌ群処理部１２５Ｌは、Ｌ群の画素データＤＡＬｐを処理する際に、必要に応じてＬ群メモリ１２４ＬからＲ群の画素データ９６０〜９６３を読み出し、使用することができる。同様に、Ｒ群処理部１２５Ｒは、Ｒ群の画素データＤＡＲｐを処理する際に、必要に応じてＲ群メモリ１２４ＲからＲ群の画素データ９５６〜９５９を読み出し、使用することができる。
【００１７】
しかしながら、上記のようにＬ群メモリ１２４Ｌ及びＲ群メモリ１２４Ｒを備える場合、構成が複雑化及び大型化するとともに、余分なコストがかかるため、問題になる。特に、例えば表示装置が表示すべき画像が高解像度化及び高階調化するほど、備えるメモリの容量や数を増大させる必要が生じるため、問題となる。
【００１８】
具体的に例えば、Ｌ群処理部１２５ＬがＬ群の画素データＤＡＬｐを処理する際に２０個のＲ群の画素データを必要とし、Ｒ群処理部１２５ＲがＲ群の画素データＤＡＲｐを処理する際に２０個のＬ群の画素データを必要とし、１つの画素データがＲＧＢの３色のデータを備え１色当たりのデータ量が１０ビットである場合、Ｌ群メモリ１２４Ｌ及びＲ群メモリ１２４Ｒは、あわせて少なくとも２×３×１０×２０＝１２００ビットのデータを記憶しなければならない。これに加えて、表示すべき画像が高解像度化すると、表示パネルの分割数（表示領域数）を増やさざるを得ず境界の数が増えるため、メモリが記憶しなければならない画素データの数が増大する。また、表示すべき画像が高階調化すると、メモリが記憶しなければならない１つの画素データ当たりのデータ量が増大する。
【００１９】
また、図７に示す構成の画像処理装置１００では、上記の問題以外の別の問題も生じる。この別の問題について、以下図面を参照して説明する。
【００２０】
図１０は、画像データの別例について示す模式図である。図１０に示す画像データは、ＦＷＸＧＡ（Full Wide eXtended Graphics Array）の画像データであり、水平方向（行方向、図中の左右方向）の１行に１３６６個の画素データ（以下、説明の便宜上、左端の画素データを０、右端の画素データを１３６６にするとともに、右側の画素ほど大きくなる番号を用いて、それぞれの画素を区別する）を含み、垂直方向（列方向、図中の上下方向）の１列に７６８個の画素データを含むものである。図１０に示す画像データＤ２は、表示パネルの水平方向及び垂直方向に沿ってマトリクス状に配列された各画素により、表示される。例えば、表示パネルを水平方向において２つの表示領域に等分割する場合、図１０の画像データＤ２の左半分であるＬ群データＤＬ２（画素データ０〜６８２）は、表示パネルの左半分の表示領域で表示されるべきものとなり、図１０の画像データＤ２の右半分であるＲ群データＤＲ２（画素データ６８３〜１３６５）は、表示パネルの右半分の表示領域で表示されるべきものとなる。
【００２１】
図１１は、図１０の画像データを処理する場合における、画素データの一例を示す模式図である。また、図１２は、図１０に示す画像データを図７に示す画像処理装置が処理する場合において、当該画像処理装置のコントローラが備えるＬ群メモリ、Ｒ群メモリ、Ｌ群処理部及びＲ群処理部のそれぞれに入力される画素データの一例を示す模式図である。なお、図１１の左右方向は、画素データＬＶＤＳ０〜ＬＶＤＳ３が、分配部１２３に入力されるタイミングを示し、図１２の左右方向は、画素データが、Ｌ群メモリ１２４Ｌ、Ｒ群メモリ１２４Ｒ、Ｌ群処理部１２５Ｌ及びＲ群処理部１２５Ｒのそれぞれに入力されるタイミングを示している。また、図１１及び図１２に示すそれぞれの画素データは、図１０の画像データＤ２の１行分である。
【００２２】
上述のように、分配部１２３は、同じタイミングで入力される４つの画素データをまとめて、後段のＬ群メモリ１２４Ｌ、Ｒ群メモリ１２４Ｒ、Ｌ群処理部１２５Ｌ及びＲ群処理部１２５Ｒのそれぞれに分配する。しかし、画像データＤ２の１行分の画素データの数である１３６６個は、分配数４の倍数に対して２個余る。そのため、図１１に示すように、４未満の端数である画素データ１３６４，１３６５が、分配部１２３に同じタイミングで入力され、当該２個の画素データを分配部１２３が例外的に分配することになる。また、画像データＤ２の１行分の画素データの数である１３６６個は、２つの群に同数の画素データを分配可能な８（群の数２×分配数４）の倍数に対して２個不足する。そのため、図１２に示すように、上記端数の画素データ１３６４，１３６５が分配されるＲ群の画素データＤＡＲｐが、Ｌ群の画素データＤＡＬｐよりも２個不足する。
【００２３】
そして、このＲ群の画素データＤＡＲｐ（画素データ６８４〜１３６５）をＲ群処理部１２５Ｒが処理して得られる画素データＯＤＡＲｐを、表示パネルの右半分の表示領域に表示すると、当該表示領域に、欠落した画素データ６８３の分だけ中央寄りにシフトした画像が表示され、表示不良が発生する。即ち、図７に示す画像処理装置１００は、処理可能な画像データの形式が予め決められており、汎用性が無いため問題となる。
【００２４】
本発明は、上記の問題点に鑑み、構成を簡素化するとともに汎用性が高い画像処理装置や、当該画像処理装置を備える表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上記目的を達成するため、本発明は、入力されるｋ個（ｋは２以上の自然数）の画素データを、各群の画素データの少なくとも一部が他の群の画素データの少なくとも一部と重複するように、ｍ群（ｍは２以上の自然数）に分配し出力する分配部と、
前記分配部が出力する各群の画素データを群毎に処理し、当該処理により得られる各群の画素データを群毎に選択的に出力する処理部と、
前記処理部が処理すべき各群の画素データをそれぞれ規定する第１制御データと、前記処理部が選択的に出力すべき各群の画素データをそれぞれ規定する第２制御データと、を前記処理部に出力する制御データ出力部と、を備え、
前記処理部が、前記分配部が出力する各群の画素データの中で、前記制御データ出力部が出力する前記第１制御データが規定する画素データをそれぞれ処理し、当該処理により得られる各群の画素データの中で、前記制御データ出力部が出力する前記第２制御データが規定するそれぞれの画素データを選択的に出力することを特徴とする画像処理装置を提供する。
【００２６】
さらに、上記特徴の画像処理装置は、前記分配部に、連続した順番を有するｋ個の画素データが入力され、
前記分配部が、各群の画素データが有する順番が連続するように分配を行い、
各群の前記第２制御データが規定する画素データが、それぞれ連続した順番を有し、
各群の前記第２制御データが規定する画素データ以外の画素データが、少なくとも他の１つの群の前記第２制御データが規定する画素データと重複すると、好ましい。
【００２７】
さらに、上記特徴の画像処理装置は、前記第２制御データが規定する各群の画素データは、全体で、重複しない連続した順番を有すると、好ましい。
【００２８】
さらに、上記特徴の画像処理装置は、連続した順番を有する所定数の画素データを用いて１つの新たな画素データを得る処理を、前記第１制御データが規定する画素データに対して順次行うと、好ましい。
【００２９】
さらに、上記特徴の画像処理装置は、前記分配部が、
前記分配部に入力されるｋ個の画素データをｎ個（ｎは自然数）ずつ各群に分配するとともに、ｋがｎの倍数以外の場合に生じるｎ個未満の画素データをいずれかの群に分配する単純分配と、
前記単純分配によりある群に分配する画素データと同じ画素データを、他の群に分配することで、複数の群で重複する画素データを分配する重複分配と、を行い、
ｋがｎ×ｍの倍数の場合、
前記分配部の前記単純分配により各群に同数の画素データが分配され、当該単純分配により分配されて前記処理部に処理された各群の画素データが、前記第２制御データが規定する画素データとなり、
ｋがｎ×ｍの倍数以外の場合、
前記分配部の前記重複分配により少なくとも１つの群に分配されて前記処理部に処理された画素データの少なくとも１つが、前記第２制御データが規定する画素データに含まれると、好ましい。
【００３０】
さらに、上記特徴の画像処理装置は、前記分配部に、画素データがｎ個ずつ順次入力されるとともに、ｋがｎの倍数以外の場合は前記分配部にｎ個未満の画素データも入力され、
前記分配部が、同時に入力されるｎ個の画素データまたはｎ個未満の画素データをまとめて、前記単純分配及び前記重複分配を行うことで、画素データを各群に分配すると、好ましい。
【００３１】
また、本発明は、上記特徴の画像処理装置と、
前記画像処理装置の前記処理部が出力するｍ群の画素データを、隣接して１列となるｍ個の表示領域にそれぞれ表示する表示部と、
を備えることを特徴とする表示装置を提供する。
【発明の効果】
【００３２】
上記特徴の画像処理装置及び表示装置では、分配部が、画素データの一部を重複させて各群に分配する。これにより、処理部の処理に必要な全ての画素データを、処理部に入力することが可能になる。また、制御データ出力部は、処理部に対して第１制御データ及び第２制御データを与えることで、処理すべき画素データと出力すべき画素データとを通知する。これにより、処理部は、画素データの処理及び出力を、過不足無く行うことが可能になる。
【００３３】
したがって、例えばある群の処理に必要な他の群の画素データを記憶するメモリ等を別途備える必要が無くなるため、画像処理装置の構成を簡素化することが可能になる。また、処理部が第１制御データ及び第２制御データに基づいた画素データの処理及び出力を行うため、どのような形式の画素データ（例えば、任意の数の画素データ）であっても処理可能になり、画像処理装置の汎用性を高くすることが可能になる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態に係る表示装置（液晶表示装置）の構成の一例を示す模式図
【図２】本発明の実施形態に係る画像処理装置の構成の一例を示す模式図
【図３】図６に示す画像データを図２に示す画像処理装置が処理する場合において、当該画像処理装置のコントローラが備えるＬ群処理部及びＲ群処理部のそれぞれに入力される画素データ及びフラグの一例を示す模式図
【図４】図１０に示す画像データを図２に示す画像処理装置が処理する場合において、当該画像処理装置のコントローラが備えるＬ群処理部及びＲ群処理部のそれぞれに入力される画素データ及びフラグの一例を示す模式図
【図５】図６に示す画像データを３分割して表示する場合における、画素データ及びフラグの一例を示す模式図
【図６】画像データの一例について示す模式図
【図７】ある群の処理に必要な他の群の画素データを記憶するメモリを備え、当該メモリから画素データを読み出してある群の境界付近の画素データを処理する画像処理装置の構成例について示すブロック図
【図８】図６に示す画像データを処理する場合における、画素データの一例を示す模式図
【図９】図６に示す画像データを図７に示す画像処理装置が処理する場合において、当該画像処理装置のコントローラが備えるＬ群メモリ、Ｒ群メモリ、Ｌ群処理部及びＲ群処理部のそれぞれに入力される画素データの一例を示す模式図
【図１０】画像データの別例について示す模式図
【図１１】図１０に示す画像データを処理する場合における、画素データの一例を示す模式図
【図１２】図１０に示す画像データを図７に示す画像処理装置が処理する場合において、当該画像処理装置のコントローラが備えるＬ群メモリ、Ｒ群メモリ、Ｌ群処理部及びＲ群処理部のそれぞれに入力される画素データの一例を示す模式図
【発明を実施するための形態】
【００３５】
＜＜表示装置＞＞
以下、本発明の実施形態に係る表示装置について、図面を参照して説明する。なお、以下では説明の具体化のため、本発明の実施形態に係る表示装置として、アクティブマトリクス型の液晶表示装置を例示するが、本発明はこれ以外の表示装置にも適用可能である。
【００３６】
図１は、本発明の実施形態に係る表示装置（液晶表示装置）の構成の一例を示す模式図である。なお、図１では、表示装置が表示する画像のデータの流れを、太線で示している。
【００３７】
図１に示すように、表示装置１は、水平方向（行方向、図中左右方向）及び垂直方向（列方向、図中上下方向）に沿ってマトリクス状に整列した複数の画素を備える表示パネル１０と、表示パネル１０の各行の画素に順次所定の電圧を印加して順次選択的にアクティブにする（画素の液晶に電圧を印加可能にする）ゲートドライバＧＤ１〜ＧＤｉ（ｉは自然数）と、ゲートドライバＧＤ１〜ＧＤｉがアクティブにした行の画素に対して画素データに応じた電圧を印加するＬ群ソースドライバＳＤＬ１〜ＳＤＬｊ（ｊは自然数）及びＲ群ソースドライバＳＤＲ１〜ＳＤＲｊと、Ｌ群ソースドライバＳＤＬ１〜ＳＤＬｊにＬ群の画素データを伝達する基板（プリント基板）であるＬ群基板ＰＣＢＬと、Ｒ群ソースドライバＳＤＲ１〜ＳＤＲｊにＲ群の画素データを伝達する基板（プリント基板）であるＲ群基板ＰＣＢＲと、Ｌ群基板ＰＣＢＬに画素データやタイミング信号を伝達するフラットケーブルＦＰＣＬと、Ｒ群基板ＰＣＢＲに画素データやタイミング信号を伝達するフラットケーブルＦＰＣＲと、フラットケーブルＦＰＣＬ，ＦＰＣＲのそれぞれに画素データやタイミング信号を出力する画像処理装置２０と、を備える。
【００３８】
Ｌ群ソースドライバＳＤＬ１〜ＳＤＬｊ及びＲ群ソースドライバＳＤＲ１〜ＳＤＲｊは、上記のように同数であっても良いが、異なる数であっても良い。なお、以下では説明の具体化のため、Ｌ群ソースドライバＳＤＬ１〜ＳＤＬｊ及びＲ群ソースドライバＳＤＲ１〜ＳＤＲｊが同数である場合を例示する。
【００３９】
図１に示すように、画像処理装置２０は、取得した画像信号から画素データと制御信号とを生成する入力データ生成部３０と、入力データ生成部３０が生成する画素データを処理して出力するとともに入力データ生成部３０が生成する制御信号を処理してタイミング信号を生成し出力するコントローラ４０と、入力データ生成部３０及びコントローラ４０が設けられる処理基板（プリント基板）を備える。
【００４０】
入力データ生成部３０は、例えば汎用の画像処理エンジンから成り、ＴＶ放送の受信処理やＤＶＤなどの記憶媒体の読み出し等により取得した画像信号を処理することで画素データ及び制御信号を生成し、コントローラ４０に出力する。なお、入力データ生成部３０の詳細については、後述する。
【００４１】
コントローラ４０は、入力される画素データを処理して、Ｌ群ソースドライバＳＤＬ１〜ＳＤＬｊ及びＲ群ソースドライバＳＤＲ１〜ＳＤＲｊのそれぞれに出力する。同様に、コントローラ４０は、入力される制御信号を処理してタイミング信号を生成し、Ｌ群ソースドライバＳＤＬ１〜ＳＤＬｊ及びＲ群ソースドライバＳＤＲ１〜ＳＤＲｊのそれぞれに出力する。なお、コントローラ４０の詳細については、後述する。
【００４２】
表示パネル１０は、水平方向において２つの表示領域１０Ｌ，１０Ｒに等分割されている。Ｌ群ソースドライバＳＤＬ１〜ＳＤＬｊのそれぞれは、表示領域１０Ｌの対応する列の画素に対して、入力されるＬ群の画素データに応じた電圧を印加する。同様に、Ｒ群ソースドライバＳＤＲ１〜ＳＤＲｊは、表示領域１０Ｒの対応する列の画素に対して、入力されるＲ群の画素データに応じた電圧を印加する。なお、Ｌ群ソースドライバＳＤＬ１〜ＳＤＬｊ及びＲ群ソースドライバＳＤＲ１〜ＳＤＲｊが上記の電圧を印加するタイミングは、上述のタイミング信号によって規定される。
【００４３】
ゲートドライバＧＤ１〜ＧＤｉのそれぞれは、表示パネル１０の対応する行の画素に対して、画素をアクティブにする電圧を印加する。例えば、ゲートドライバＧＤ１〜ＧＤｉは、表示パネル１０の一方の端部の行から他方の端部の行にかけて画素が順番にアクティブになるように、順次電圧を印加する。Ｌ群ソースドライバＳＤＬ１〜ＳＤＬｊ及びＲ群ソースドライバＳＤＲ１〜ＳＤＲｊが印加する画素データに応じた電圧は、ゲートドライバＧＤ１〜ＧＤｉがアクティブにした行の画素にのみ印加される。ゲートドライバＧＤ１〜ＧＤｉが各行の画素に電圧を印加するタイミングは、例えば、コントローラ４０が生成する信号により規定される。また、当該信号は、コントローラ４０が、制御信号を処理することで生成可能である。
【００４４】
＜＜画像処理装置＞＞
次に、図１に示した画像処理装置２０について、図面を参照して説明する。図２は、本発明の実施形態に係る画像処理装置の構成の一例を示す模式図であり、図１に示した画像処理装置２０の構成の一例を示すものである。
【００４５】
図２に示すように、画像処理装置２０は、取得した画像信号から画素データＬＶＤＳ０〜ＬＶＤＳ３と制御信号とを生成し出力する上述の入力データ生成部３０と、入力データ生成部３０が生成する画素データＬＶＤＳ０〜ＬＶＤＳ３を処理して出力するとともに入力データ生成部３０が生成する制御信号を処理してタイミング信号を生成し出力する上述のコントローラ４０と、を備える。
【００４６】
図２に示すように、入力データ生成部３０は、例えば４つの伝送チャネルにより、一度に４つの画素データＬＶＤＳ０〜ＬＶＤＳ３を、コントローラ４０に対して出力する。このとき、入力データ生成部３０は、例えば低振幅差動信号により、画素データＬＶＤＳ０〜ＬＶＤＳ３の伝送を行う。
【００４７】
例えば、入力データ生成部３０が、上述のＦＨＤの画像データ（図６参照）を伝送する場合、ブランキング期間を含めると、画像データの大きさが２２００（水平方向）×１１２５（垂直方向）となる。さらに、１つの画素データがＲＧＢの３色のデータを備え１色当たりのデータ量が１０ビットであり、表示装置１が２倍速で表示を行う（フレームレートが１２０Ｈｚ）場合、入力データ生成部３０がコントローラ４０に対して１秒間に伝送する情報量は、２２００×１１２５×３×１０×１２０＝８９１０Ｍｂｐｓとなる。そこで、例えば入力データ生成部３０及びコントローラ４０は、伝送のクロック周波数を７４．２５ＭＨｚ、画素データＬＶＤＳ０〜ＬＶＤＳ３を伝送する１つの伝送チャネルが７ビットのレーンを５レーン使用することとして、７４．２５×１０６×７×５×４＝１０３９５Ｍｂｐｓの伝送量を確保する。
【００４８】
また例えば、入力データ生成部３０が、上述のＦＷＸＧＡの画像データ（図１０参照）を伝送する場合、ブランキング期間を含めると、画像データの大きさが１７２８（水平方向）×８０６（垂直方向）となる。さらに、１つの画素データがＲＧＢの３色のデータを備え１色当たりのデータ量が１０ビットであり、表示装置１が４倍速で表示を行う（フレームレートが２４０Ｈｚ）場合、入力データ生成部３０がコントローラ４０に対して１秒間に伝送する情報量は、１７２８×８０６×３×１０×２４０≒１００２８Ｍｂｐｓとなる。そこで、例えば入力データ生成部３０及びコントローラ４０は、伝送のクロック周波数を８２ＭＨｚ、画素データＬＶＤＳ０〜ＬＶＤＳ３を伝送する１つの伝送チャネルが７ビットのレーンを５レーン使用することとして、８２×１０６×７×５×４＝１１４８０Ｍｂｐｓの伝送量を確保する。
【００４９】
コントローラ４０は、入力データ生成部３０が生成する画素データＬＶＤＳ０〜ＬＶＤＳ３と制御信号とが入力される入力インターフェースである入力部４１と、入力部４１を介して取得する制御信号に基づいてタイミング信号を生成するタイミング信号生成部４２と、入力部４１を介して取得する画素データＬＶＤＳ０〜ＬＶＤＳ３をＬ群の画素データＤＡＬとＲ群の画素データＤＡＲとに分配する分配部４３と、Ｌ群の画素データＤＡＬを処理してＬ群の画素データＯＤＡＬを生成するＬ群処理部４４Ｌと、Ｒ群の画素データＤＡＲを処理してＲ群の画素データＯＤＡＲを生成するＲ群処理部４４Ｒと、タイミング信号生成部４２が生成するタイミング信号とＬ群処理部４４Ｌが生成するＬ群の画素データＯＤＡＬとＲ群処理部４４Ｒが生成するＲ群の画素データＯＤＡＲとを出力する出力インターフェースである出力部４５と、を備える。
【００５０】
タイミング信号生成部４２（制御データ生成部）は、制御信号に基づいて、タイミング信号を生成するだけでなく、処理すべき画素データのそれぞれを規定するＬ群有効フラグＥＥＦＬ１及びＲ群有効フラグＥＥＦＲ１と、Ｌ群処理部４４Ｌ及びＲ群処理部４４Ｒのそれぞれが選択的に出力すべき画素データのそれぞれを規定するＬ群出力フラグＥＥＦＬ２及びＲ群出力フラグＥＥＦＲ２と、を生成して、Ｌ群処理部４４Ｌ及びＲ群処理部４４Ｒのそれぞれに対して出力する。
【００５１】
分配部４３は、処理の便宜上、入力部４１を介して同じタイミングで入力される４つの画素データをまとめて、後段のＬ群処理部４４Ｌ及びＲ群処理部４４Ｒのそれぞれに分配する。このとき、分配部４３は、一部の画素データを重複させて各群に分配する。
【００５２】
Ｌ群処理部４４Ｌ及びＲ群処理部４４Ｒは、順次入力される画素データに対して、順次処理を行う。具体的に例えば、擬似輪郭やノイズ等を低減するための画素データのフィルタ処理や、ガンマ補正や表示パネル（液晶パネル）１０の応答性補償等の画素データの変換処理を行う。フィルタ処理は、処理対象の画素データだけでなく、画像データ（例えば、図６及び図１０参照）中で当該処理対象の画素データに隣接する少なくとも１つの画素データを、必要とするものである。なお、ここで挙げた処理は一例に過ぎず、Ｌ群処理部４４Ｌ及びＲ群処理部４４Ｒは、どのような処理を行うものであっても良い。ただし、上記のフィルタ処理のように、画像データ（例えば、図６及び図１０参照）中で処理対象の画素データに隣接する少なくとも１つの画素データを必要とする処理を行う画像処理装置２０に本発明を適用すると、好適である。また、以下では説明の具体化のため、Ｌ群処理部４４Ｌ及びＲ群処理部４４Ｒが、上記のフィルタ処理及び変換処理を行う場合について、例示する。
【００５３】
上述の図７に示した画像処理装置１００では、Ｌ群メモリ１２４Ｌ及びＲ群メモリ１２４Ｒを別途備えることで、境界Ｂ１，Ｂ２（図６及び図１０参照）付近の画素データに対するフィルタ処理を可能としていた。これに対して、本発明の実施形態に係る画像処理装置２０では、このようなメモリを別途備えることを要せずに、境界Ｂ１，Ｂ２（図６及び図１０参照）付近の画素データに対するフィルタ処理を可能とする。この画像処理装置２０（特に、コントローラ４０）の動作の詳細について、以下第１動作例及び第２動作例を挙げて、具体的に説明する。
【００５４】
＜第１動作例＞
はじめに、第１動作例として、図６に示す画像データＤ１を図２に示す画像処理装置２０が処理する場合の動作の一例を挙げて、説明する。図３は、図６に示す画像データを図２に示す画像処理装置が処理する場合において、当該画像処理装置のコントローラが備えるＬ群処理部及びＲ群処理部のそれぞれに入力される画素データ及びフラグの一例を示す模式図である。なお、本動作例では、図８に示す画素データＬＶＤＳ０〜ＬＶＤＳ３が、入力データ生成部３０からコントローラ４０に入力される。また、上述のように、図６の画像データＤ１の左半分であるＬ群データＤＬ１（画素データ０〜９５９）は、表示パネル１０の左半分の表示領域１０Ｌで表示されるべきものであり、図６の画像データＤ１の右半分であるのＲ群データＤＲ１（画素データ９６０〜１９１９）は、表示パネル１０の右半分の表示領域１０Ｒで表示されるべきものである。
【００５５】
図３に示すように、本動作例では、分配部４３が、画素データ０〜９５９をＬ群の画素データＤＡＬに単純に分配し、画素データ９６０〜１９１９をＲ群の画素データＤＡＲに単純に分配する。また、上述のように、分配部４３は、入力部４１を介して同じタイミングで入力される４つの画素データをまとめて、この分配を行う。
【００５６】
このとき、画像データＤ１の１行分の画素データの数である１９２０個は、分配数４の倍数であり、２つの群に同数の画素データを分配可能な８（群の数２×分配数４）の倍数である。そのため、上記の単純な分配では、Ｌ群の画素データＤＡＬ及びＲ群の画素データＤＡＲに、同数の画素データが分配される。
【００５７】
さらに、分配部４３は、表示領域１０Ｌに表示すべき画素データ０〜９５９と境界Ｂ１を挟んで隣接する表示領域１０Ｒで表示されるべき画素データ９６０〜９６３と同じ画素データが、Ｌ群の画素データＤＡＬの最後に付加されるように分配する。この分配により、Ｌ群の画素データＤＡＬは、画像データＤ１中で境界Ｂ１を跨いで連続した画素データ０〜９６３を含んだものとなり、画素データ９６０〜９６３が、上記の単純な分配でＲ群の画素データＤＡＲに分配される画素データ９６０〜９６３と重複する。また、上述のように、分配部４３は、入力部４１を介して同じタイミングで入力される４つの画素データをまとめて、この分配を行う。
【００５８】
同様に、分配部４３は、表示領域１０Ｒに表示すべき画素データ９６０〜１９１９と境界Ｂ１を挟んで隣接する表示領域１０Ｌで表示されるべき画素データ９５６〜９５９と同じ画素データが、Ｒ群の画素データＤＡＲの最初に付加されるように分配する。これにより、Ｒ群の画素データＤＡＲは、画像データＤ１中で境界Ｂ１を跨いで連続した画素データ９５６〜１９１９を含んだものとなり、画素データ９５６〜９５９が、上記の単純な分配でＬ群の画素データＤＡＬに分配される画素データ９５６〜９５９と重複する。また、上述のように、分配部４３は、入力部４１を介して同じタイミングで入力される４つの画素データをまとめて、この分配を行う。
【００５９】
タイミング信号生成部４２は、例えば、Ｌ群の画素データＤＡＬ中のフィルタ処理をすべき画素データ０〜９６３がＬ群処理部４４Ｌに入力されて処理されるタイミングでハイになり、それ以外はローになるＬ群有効フラグＥＦＦＬ１を、Ｌ群処理部４４Ｌに入力する。Ｌ群処理部４４Ｌは、Ｌ群有効フラグＥＦＦＬ１がハイになる期間だけ、入力されるＬ群の画素データＤＡＬに対して順次フィルタ処理を行う。このとき、Ｌ群処理部４４Ｌは、境界Ｂ１を跨いで連続した画素データ０〜９６３に対してフィルタ処理を施すため、Ｌ群データＤＬ１中の境界Ｂ１付近の画素データ（例えば、画素データ９５９）に対して十分にフィルタ処理を行うとともに、連続的にフィルタ処理を行うことが可能になる。
【００６０】
同様に、タイミング信号生成部４２は、例えば、Ｒ群の画素データＤＡＲ中のフィルタ処理をすべき画素データ９５６〜１９１９がＲ群処理部４４Ｒに入力されて処理されるタイミングでハイになり、それ以外はローになるＲ群有効フラグＥＦＦＲ１を、Ｒ群処理部４４Ｒに入力する。Ｒ群処理部４４Ｒは、Ｒ群有効フラグＥＦＦＲ１がハイになる期間だけ、入力されるＲ群の画素データＤＡＲに対して順次フィルタ処理を行う。このとき、Ｒ群処理部４４Ｒは、境界Ｂ１を跨いで連続した画素データ９５６〜１９１９に対してフィルタ処理を施すため、Ｒ群データＤＲ１中の境界Ｂ１付近の画素データ（例えば、画素データ９６０）に対して十分にフィルタ処理を行うとともに、連続的にフィルタ処理を行うことが可能になる。
【００６１】
また、タイミング信号生成部４２は、例えば、Ｌ群の画素データＤＡＬ中の出力すべき画素データ０〜９５９がＬ群処理部４４Ｌに入力されて処理されるタイミングでハイになり、それ以外はローになるＬ群出力フラグＥＦＦＬ２を、Ｌ群処理部４４Ｌに入力する。Ｌ群処理部４４Ｌは、Ｌ群出力フラグＥＦＦＬ２がハイになる期間だけ、画素データを出力する。このとき、Ｌ群処理部４４Ｌは、出力しようとする画素データに対して変換処理を施すことで画素データＯＤＡＬを生成し、当該画素データＯＤＡＬを出力部４５に出力する。
【００６２】
同様に、タイミング信号生成部４２は、例えば、Ｒ群の画素データＤＡＲ中の出力すべき画素データ９６０〜１９１９がＲ群処理部４４Ｒに入力されて処理されるタイミングでハイになり、それ以外はローになるＲ群出力フラグＥＦＦＲ２を、Ｒ群処理部４４Ｒに入力する。Ｒ群処理部４４Ｒは、Ｒ群出力フラグＥＦＦＲ２がハイになる期間だけ、画素データを出力する。このとき、Ｒ群処理部４４Ｒは、出力しようとする画素データに対して変換処理を施すことで画素データＯＤＡＲを生成し、当該画素データＯＤＡＲを出力部４５に出力する。
【００６３】
そして、出力部４５が、Ｌ群処理部４４Ｌが生成する画素データＯＤＡＬと、Ｒ群処理部４４Ｒが生成する画素データＯＤＡＲと、タイミング信号生成部４２が生成するタイミング信号とのそれぞれを、表示パネル１０のＬ群ソースドライバＳＤＬ１〜ＳＤＬｊ及びＲ群ソースドライバＳＤＲ１〜ＳＤＲｊに出力する。
【００６４】
＜第２動作例＞
次に、第２動作例として、図１０に示す画像データＤ２を図２に示す画像処理装置２０が処理する場合の動作の一例を挙げて、説明する。図４は、図１０に示す画像データを図２に示す画像処理装置が処理する場合において、当該画像処理装置のコントローラが備えるＬ群処理部及びＲ群処理部のそれぞれに入力される画素データ及びフラグの一例を示す模式図である。なお、本動作例では、図１１に示す画素データＬＶＤＳ０〜ＬＶＤＳ３が、入力データ生成部３０からコントローラ４０に入力される。また、上述のように、図１０の画像データＤ２の左半分であるＬ群データＤＬ２（画素データ０〜６８２）は、表示パネル１０の左半分の表示領域１０Ｌで表示されるべきものであり、図１０の画像データＤ２の右半分であるのＲ群データＤＲ２（画素データ６８３〜１３６５）は、表示パネル１０の右半分の表示領域１０Ｒで表示されるべきものである。
【００６５】
図４に示すように、本動作例では、分配部４３が、画素データ０〜６８３をＬ群の画素データＤＡＬに単純に分配し、画素データ６８４〜１３６５をＲ群の画素データＤＡＲに単純に分配する。また、上述のように、分配部４３は、入力部４１を介して同じタイミングで入力される４つの画素データをまとめて、この分配を行う。
【００６６】
このとき、画像データＤ２の１行分の画素データの数である１３６６個は、分配数４の倍数に対して２個余る。そのため、図１１に示すように、４未満の端数である画素データ１３６４，１３６５が、分配部４３に同じタイミングで入力され、当該画素データを分配部４３が例外的に分配することになる。また、画像データＤ２の１行分の画素データの数である１３６６個は、２つの群に同数の画素データを分配可能な８（群の数２×分配数４）の倍数に対して２個不足する。そのため、上記の単純な分配では、上記端数の画素データ１３６４，１３６５が分配されるＲ群の画素データＤＡＲが、Ｌ群の画素データＤＡＬよりも２個少なくなるように分配される。
【００６７】
さらに、分配部４３は、表示領域１０Ｌに表示すべき画素データ０〜６８２の中で上記の単純な分配でＬ群の画素データＤＡＬに分配されなかった画素データ（この例では無し）と、表示領域１０Ｌに表示すべき画素データ０〜６８２と境界Ｂ２を挟んで隣接しかつ上記の単純な分配でＬ群の画素データＤＡＬに分配されなかった画素データ６８４〜６８７と、のそれぞれと同じ画素データが、Ｌ群の画素データＤＡＬの最後に付加されるように分配する。この分配により、Ｌ群の画素データＤＡＬは、画像データＤ２中で境界Ｂ２を跨いで連続した画素データ０〜６８７を含んだものとなり、画素データ６８４〜６８７が、上記の単純な分配でＲ群の画素データＤＡＲに分配される画素データ９６０〜９６３と重複する。また、上述のように、分配部４３は、入力部４１を介して同じタイミングで入力される４つの画素データをまとめて、この分配を行う。
【００６８】
同様に、分配部４３は、表示領域１０Ｒに表示すべき画素データ６８３〜１３６５の中で上記の単純な分配でＲ群の画素データＤＡＲに分配されなかった画素データ６８３と、表示領域１０Ｒに表示すべき画素データ６８３〜１３６５と境界Ｂ２を挟んで隣接しかつ上記の単純な分配でＲ群の画素データＤＡＲに分配されなかった画素データ６８０〜６８２と、のそれぞれと同じ画素データが、Ｒ群の画素データＤＡＲの最初に付加されるように分配する。この分配により、Ｒ群の画素データＤＡＲは、画像データＤ２中で境界Ｂ２を跨いで連続した画素データ６８０〜１３６５を含んだものとなり、画素データ６８０〜６８４が、上記の単純な分配でＬ群の画素データＤＡＬに分配される画素データ６８０〜６８４と重複する。また、上述のように、分配部４３は、入力部４１を介して同じタイミングで入力される４つの画素データをまとめて、この分配を行う。
【００６９】
タイミング信号生成部４２は、例えば、Ｌ群の画素データＤＡＬ中のフィルタ処理をすべき画素データ０〜６８７がＬ群処理部４４Ｌに入力されて処理されるタイミングでハイになり、それ以外はローになるＬ群有効フラグＥＦＦＬ１を、Ｌ群処理部４４Ｌに入力する。Ｌ群処理部４４Ｌは、Ｌ群有効フラグＥＦＦＬ１がハイになる期間だけ、入力されるＬ群の画素データＤＡＬに対して順次フィルタ処理を行う。このとき、Ｌ群処理部４４Ｌは、境界Ｂ２を跨いで連続した画素データ０〜６８７に対してフィルタ処理を施すため、Ｌ群データＤＬ２中の境界Ｂ２付近の画素データ（例えば、画素データ６８２）に対して十分にフィルタ処理を行うとともに、連続的にフィルタ処理を行うことが可能になる。
【００７０】
同様に、タイミング信号生成部４２は、例えば、Ｒ群の画素データＤＡＲ中のフィルタ処理をすべき画素データ６８０〜６８３がＲ群処理部４４Ｒに入力されて処理されるタイミングでハイになり、それ以外はローになるＲ群有効フラグＥＦＦＲ１を、Ｒ群処理部４４Ｒに入力する。Ｒ群処理部４４Ｒは、Ｒ群有効フラグＥＦＦＲ１がハイになる期間だけ、入力されるＲ群の画素データＤＡＲに対して順次フィルタ処理を行う。このとき、Ｒ群処理部４４Ｒは、境界Ｂ２を跨いで連続した画素データ６８０〜１３６５に対してフィルタ処理を施すため、Ｒ群データＤＲ２中の境界Ｂ２付近の画素データ（例えば、画素データ６８３）に対して十分にフィルタ処理を行うとともに、連続的にフィルタ処理を行うことが可能になる。
【００７１】
また、タイミング信号生成部４２は、例えば、Ｌ群の画素データＤＡＬ中の出力すべき画素データ０〜６８２がＬ群処理部４４Ｌに入力されて処理されるタイミングでハイになり、それ以外はローになるＬ群出力フラグＥＦＦＬ２を、Ｌ群処理部４４Ｌに入力する。Ｌ群処理部４４Ｌは、Ｌ群出力フラグＥＦＦＬ２がハイになる期間だけ、画素データを出力する。このとき、Ｌ群処理部４４Ｌは、出力しようとする画素データに対して変換処理を施すことで画素データＯＤＡＬを生成し、当該画素データＯＤＡＬを出力部４５に出力する。
【００７２】
同様に、タイミング信号生成部４２は、例えば、Ｒ群の画素データＤＡＲ中の出力すべき画素データ６８３〜１３６５がＲ群処理部４４Ｒに入力されて処理されるタイミングでハイになり、それ以外はローになるＲ群出力フラグＥＦＦＲ２を、Ｒ群処理部４４Ｒに入力する。Ｒ群処理部４４Ｒは、Ｒ群出力フラグＥＦＦＲ２がハイになる期間だけ、画素データを出力する。このとき、Ｒ群処理部４４Ｒは、出力しようとする画素データに対して変換処理を施すことで画素データＯＤＡＲを生成し、当該画素データＯＤＡＲを出力部４５に出力する。
【００７３】
そして、出力部４５が、Ｌ群処理部４４Ｌが生成する画素データＯＤＡＬと、Ｒ群処理部４４Ｒが生成する画素データＯＤＡＲと、タイミング信号生成部４２が生成するタイミング信号とのそれぞれを、表示パネル１０のＬ群ソースドライバＳＤＬ１〜ＳＤＬｊ及びＲ群ソースドライバＳＤＲ１〜ＳＤＲｊに出力する。
【００７４】
以上の第１及び第２動作例に示すように、分配部４３は、画素データの一部を重複させて、Ｌ群及びＲ群に分配する。これにより、Ｌ群処理部４４Ｌ及びＲ群処理部４４Ｒの処理に必要な全ての画素データを、Ｌ群処理部４４Ｌ及びＲ群処理部４４Ｒに入力することが可能になる。また、タイミング信号生成部４２は、Ｌ群処理部４４Ｌ及びＲ群処理部４４Ｒに対して、Ｌ群有効フラグＥＦＦＬ１及びＲ群有効フラグＥＦＦＲ１と、Ｌ群出力フラグＥＦＦＬ２及びＲ群出力フラグＥＦＦＲ２とを与えることで、処理すべき画素データと出力すべき画素データとを通知する。これにより、Ｌ群処理部４４Ｌ及びＲ群処理部４４Ｒは、画素データの処理及び出力を、過不足無く行うことが可能になる。
【００７５】
したがって、例えばＬ群の処理に必要なＲ群の画素データを記憶するメモリや、Ｒ群の処理に必要なＬ群の画素データを記憶するメモリ等を別途備える必要が無くなるため、画像処理装置２０の構成を簡素化することが可能になる。また、Ｌ群処理部４４Ｌ及びＲ群処理部４４Ｒが、Ｌ群有効フラグＥＦＦＬ１及びＲ群有効フラグＥＦＦＲ１と、Ｌ群出力フラグＥＦＦＬ２及びＲ群出力フラグＥＦＦＲ２とに基づいた画素データの処理及び出力を行うため、どのような形式の画素データ（例えば、任意の数の画素データ）であっても処理可能になり、画像処理装置２０の汎用性を高くすることが可能になる。
【００７６】
＜＜変形例＞＞
［１］  表示パネル１０及び画像データＤ１，Ｄ２を、水平方向において２つに等分割する場合について例示したが、３つ以上の任意の数に分割する場合であっても、本発明は同様に適用可能である。具体例として、図１に示す表示パネル１０を水平方向において３つに等分割して成るそれぞれの表示領域（左端：１０Ａ、中央：１０Ｂ、右端：１０Ｃ）に、図６に示す画像データＤ１を水平方向において３つに等分割して成るＡ〜Ｃ群データ（Ａ群データ：画素データ０〜６３９、Ｂ群データ：画素データ６４０〜１２７９、Ｃ群データ：画素データ１２８０〜１９１９）をそれぞれ表示する場合を挙げて、説明する。なお、画像データＤ１において、Ａ群データ及びＢ群データの境界をＢ１１、Ｂ群データ及びＣ群データの境界をＢ１２とする。
【００７７】
本例において、図６の画像データＤ１の左端のＡ群データ（画素データ０〜６３９）は、表示パネル１０の左端の表示領域１０Ａで表示されるべきものであり、図６の画像データＤ１の中央のＢ群データ（画素データ６４０〜１２７９）は、表示パネル１０の中央の表示領域１０Ｂで表示されるべきものであり、図６の画像データＤ１の右端のＣ群データ（画素データ１２８０〜１９１９）は、表示パネル１０の右端の表示領域１０Ｃで表示されるべきものである。また、本例では、図８に示す画素データＬＶＤＳ０〜ＬＶＤＳ３が、入力データ生成部３０からコントローラ４０に入力される。
【００７８】
また、本例では、図２のコントローラ４０において、分配部４３がＡ群〜Ｃ群の３つの群の画素データＤＡＡ〜ＤＡＣをそれぞれ出力し、当該画素データＤＡＡ〜ＤＡＣのそれぞれを処理する３つの処理部（Ａ〜Ｃ群処理部）が備えられる。さらに、タイミング信号生成部４２が、Ａ群処理部に対してＡ群有効フラグＥＦＦＡ１及びＡ群出力フラグＥＦＦＡ２を出力し、Ｂ群処理部に対してＢ群有効フラグＥＦＦＢ１及びＢ群出力フラグＥＦＦＢ２を出力し、Ｃ群処理部に対してＣ群有効フラグＥＦＦＣ１及びＣ群出力フラグＥＦＦＣ２を出力する。
【００７９】
図５は、図６に示す画像データを３分割して表示する場合における、画素データ及びフラグの一例を示す模式図である。図５に示すように、本例では、分配部４３が、画素データ０〜６３９をＡ群の画素データＤＡＡに単純に分配し、画素データ６４０〜１２７９をＢ群の画素データＤＡＢに単純に分配し、画素データ１２８０〜１９１９をＣ群の画素データＤＡＣに単純に分配する。また、上述のように、分配部４３は、入力部４１を介して同じタイミングで入力される４つの画素データをまとめて、この分配を行う。
【００８０】
このとき、画像データＤ１の１行分の画素データの数である１９２０個は、分配数４の倍数であり、３つの群に同数の画素データを分配可能な１２（群の数３×分配数４）の倍数である。そのため、上記の単純な分配では、Ａ群の画素データＤＡＡ、Ｂ群の画素データＤＡＢ及びＣ群の画素データＤＡＣに、同数の画素データが分配される。
【００８１】
さらに、分配部４３は、表示領域１０Ａに表示すべき画素データ０〜６３９と境界Ｂ１１を挟んで隣接する表示領域１０Ｂで表示されるべき画素データ６４０〜６４３と同じ画素データが、Ａ群の画素データＤＡＡの最後に付加されるように分配する。この分配により、Ａ群の画素データＤＡＡは、画像データＤ１中で境界Ｂ１１を跨いで連続した画素データ０〜６４３を含んだものとなり、画素データ６４０〜６４３が、上記の単純な分配でＢ群の画素データＤＡＢに分配される画素データ６４０〜６４３と重複する。また、上述のように、分配部４３は、入力部４１を介して同じタイミングで入力される４つの画素データをまとめて、この分配を行う。
【００８２】
同様に、分配部４３は、表示領域１０Ｂに表示すべき画素データ６４０〜１２７９と境界Ｂ１１を挟んで隣接する表示領域１０Ａで表示されるべき画素データ６３６〜６３９と同じ画素データが、Ｂ群の画素データＤＡＢの最初に付加されるように分配する。さらに、分配部４３は、表示領域１０Ｂに表示すべき画素データ６４０〜１２７９と境界Ｂ１２を挟んで隣接する表示領域１０Ｃで表示されるべき画素データ１２８０〜１２８３と同じ画素データが、Ｂ群の画素データＤＡＢの最後に付加されるように分配する。この分配により、Ｂ群の画素データＤＡＢは、画像データＤ１中で境界Ｂ１１及び境界Ｂ１２を跨いで連続した画素データ６３６〜１２８３を含んだものとなり、画素データ６３６〜６３９が、上記の単純な分配でＡ群の画素データＤＡＡに分配される画素データ６３６〜６３９と重複し、画素データ１２８０〜１２８３が、上記の単純な分配でＣ群の画素データＤＡＣに分配される画素データ１２８０〜１２８３と重複する。また、上述のように、分配部４３は、入力部４１を介して同じタイミングで入力される４つの画素データをまとめて、この分配を行う。
【００８３】
また同様に、分配部４３は、表示領域１０Ｃに表示すべき画素データ１２８０〜１９１９と境界Ｂ１２を挟んで隣接する表示領域１０Ｂで表示されるべき画素データ１２７６〜１２７９と同じ画素データが、Ｃ群の画素データＤＡＣの最初に付加されるように分配する。この分配により、Ｃ群の画素データＤＡＣは、画像データＤ１中で境界Ｂ１２を跨いで連続した画素データ１２７６〜１９１９を含んだものとなり、画素データ１２７６〜１２７９が、上記の単純な分配でＢ群の画素データＤＡＢに分配される画素データ１２７６〜１２７９と重複する。また、上述のように、分配部４３は、入力部４１を介して同じタイミングで入力される４つの画素データをまとめて、この分配を行う。
【００８４】
タイミング信号生成部４２は、例えば、Ａ群の画素データＤＡＡ中のフィルタ処理をすべき画素データ０〜６４３がＡ群処理部に入力されて処理されるタイミングでハイになり、それ以外はローになるＡ群有効フラグＥＦＦＬ１を、Ａ群処理部に入力する。Ａ群処理部は、Ａ群有効フラグＥＦＦＡ１がハイになる期間だけ、入力されるＡ群の画素データＤＡＡに対して順次フィルタ処理を行う。このとき、Ａ群処理部は、境界Ｂ１１を跨いで連続した画素データ０〜６４３に対してフィルタ処理を施すため、Ａ群データ中の境界Ｂ１１付近の画素データ（例えば、画素データ６３９）に対して十分にフィルタ処理を行うとともに、連続的にフィルタ処理を行うことが可能になる。
【００８５】
同様に、タイミング信号生成部４２は、例えば、Ｂ群の画素データＤＡＢ中のフィルタ処理をすべき画素データ６３６〜１２８３がＢ群処理部に入力されて処理されるタイミングでハイになり、それ以外はローになるＢ群有効フラグＥＦＦＢ１を、Ｂ群処理部に入力する。Ｂ群処理部は、Ｂ群有効フラグＥＦＦＢ１がハイになる期間だけ、入力されるＢ群の画素データＤＡＢに対して順次フィルタ処理を行う。このとき、Ｂ群処理部は、境界Ｂ１１及び境界Ｂ１２を跨いで連続した画素データ６３６〜１２８３に対してフィルタ処理を施すため、Ｂ群データ中の境界Ｂ１１付近の画素データ（例えば、画素データ６４０）及び境界Ｂ１２付近の画素データ（例えば、画素データ１２７９）に対して十分にフィルタ処理を行うとともに、連続的にフィルタ処理を行うことが可能になる。
【００８６】
また同様に、タイミング信号生成部４２は、例えば、Ｃ群の画素データＤＡＣ中のフィルタ処理をすべき画素データ１２７６〜１９１９がＣ群処理部に入力されて処理されるタイミングでハイになり、それ以外はローになるＣ群有効フラグＥＦＦＣ１を、Ｃ群処理部に入力する。Ｃ群処理部は、Ｃ群有効フラグＥＦＦＣ１がハイになる期間だけ、入力されるＣ群の画素データＤＡＣに対して順次フィルタ処理を行う。このとき、Ｃ群処理部は、境界Ｂ１２を跨いで連続した画素データ１２７６〜１９１９に対してフィルタ処理を施すため、Ｃ群データ中の境界Ｂ１２付近の画素データ（例えば、画素データ１２８０）に対して十分にフィルタ処理を行うとともに、連続的にフィルタ処理を行うことが可能になる。
【００８７】
また、タイミング信号生成部４２は、例えば、Ａ群の画素データＤＡＡ中の出力すべき画素データ０〜６３９がＡ群処理部に入力されて処理されるタイミングでハイになり、それ以外はローになるＡ群出力フラグＥＦＦＡ２を、Ａ群処理部に入力する。Ａ群処理部は、Ａ群出力フラグＥＦＦＡ２がハイになる期間だけ、画素データを出力する。このとき、Ａ群処理部は、出力しようとする画素データに対して変換処理を施すことで画素データを生成し、当該画素データを出力部４５に出力する。
【００８８】
また、タイミング信号生成部４２は、例えば、Ｂ群の画素データＤＡＢ中の出力すべき画素データ６４０〜１２７９がＢ群処理部に入力されて処理されるタイミングでハイになり、それ以外はローになるＢ群出力フラグＥＦＦＢ２を、Ｂ群処理部に入力する。Ｂ群処理部は、Ｂ群出力フラグＥＦＦＢ２がハイになる期間だけ、画素データを出力する。このとき、Ｂ群処理部は、出力しようとする画素データに対して変換処理を施すことで画素データを生成し、当該画素データを出力部４５に出力する。
【００８９】
また同様に、タイミング信号生成部４２は、例えば、Ｃ群の画素データＤＡＣ中の出力すべき画素データ１２８０〜１９１９がＣ群処理部に入力されて処理されるタイミングでハイになり、それ以外はローになるＣ群出力フラグＥＦＦＣ２を、Ｃ群処理部に入力する。Ｃ群処理部は、Ｃ群出力フラグＥＦＦＣ２がハイになる期間だけ、画素データを出力する。このとき、Ｃ群処理部は、出力しようとする画素データに対して変換処理を施すことで画素データを生成し、当該画素データを出力部４５に出力する。
【００９０】
そして、出力部４５が、Ａ群処理部〜Ｃ群処理部が生成するＡ群〜Ｃ群の各画素データと、タイミング信号生成部４２が生成するタイミング信号とのそれぞれを、表示パネル１０の表示領域１０Ａ〜１０Ｃのそれぞれに対応するソースドライバに出力する。
【００９１】
以上のように、表示パネル１０及び画像データを３分割する場合にも本発明を適用可能であり、画素データの処理及び出力を過不足無く行うことが可能である。また、画像処理装置の構成を簡素化するとともに、汎用性を高くすることが可能である。
【００９２】
なお、表示パネル１０及び画像データを３分割以上する場合、２つの境界に挟まれる表示領域及びデータ（上記例では表示領域１０Ｂ及びＢ群データ）の数が、分割数に応じて変動する（分割数−２になる）だけであるため、基本的には３分割の場合と同様に本発明が適用可能である。
【００９３】
また、上記のように表示パネル１０及び画像データの分割数を増やすことで、さらに高解像度の形式（例えば、４ｋ２ｋ：水平方向に４０９６画素）である画像データの表示や、さらに高速（例えば、４倍速表示）な表示、さらに高階調（例えば、１色当たりのデータ量が１２ビット）な表示などが可能になる。
【００９４】
［２］  表示パネル１０及び画像データを、水平方向で等分割する場合について例示したが、分割方法はこの例に限られるものではない。表示パネル１０を分割して成る表示領域の画素数と、当該表示領域に表示しようとする画素データの数とが対応する限り、どのように分割しても良い。
【００９５】
［３］  それぞれの群で重複する画素データ（例えば、図３の画素データ９６０〜９６３，９５６〜９５９、図４の画素データ６８４〜６８７，６８０〜６８３）の数が４個である場合について例示したが、この数は一例に過ぎず、他の数（例えば、２０個）としても良い。
【００９６】
［４］  例えばＬ群処理部４４Ｌ及びＲ群処理部４４Ｒが、１行分の画素データを処理する（例えば、適用するフィルタの垂直方向のサイズが１である）場合を例示したが、複数行の画素データを処理しても（例えば、適用するフィルタの垂直方向のサイズが２以上であっても）良い。
【００９７】
［５］  画像処理装置２０が、スケーリング（表示パネル１０の各表示領域で表示すべき画素数に合うように、補間や間引等を行うことで、画像処理装置２０が出力する画素データの数を増減させる）等の処理を、必要に応じて行っても良い。
【００９８】
［６］  図２に示す各ブロックは、画像処理装置２０（特に、コントローラ４０）の各機能を概念的に示したものである。そのため、当該機能が実現される限り、画像処理装置２０（特に、コントローラ４０）をどのような構成として実現しても良い。
【産業上の利用可能性】
【００９９】
本発明は、液晶表示装置に代表される表示装置や、当該表示装置が備える画像処理装置に適用可能である。
【符号の説明】
【０１００】
１  ：  表示装置
１０  ：  表示パネル
１０Ｌ，１０Ｒ  ：  表示領域
２０  ：  画像表示装置
３０  ：  入力データ生成部
４０  ：  コントローラ
４１  ：  入力部
４２  ：  タイミング信号生成部
４３  ：  分配部
４４Ｌ  ：  Ｌ群処理部
４４Ｒ  ：  Ｒ群処理部
４５  ：  出力部
Ｌ群有効フラグ  ：  ＥＦＦＬ１
Ｒ群有効フラグ  ：  ＥＦＦＲ１
Ｌ群出力フラグ  ：  ＥＦＦＬ２
Ｒ群出力フラグ  ：  ＥＦＦＲ２
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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