(57)【要約】【課題】  完全空乏型ＳＯＩデバイス構造を有するパワーマネージメント半導体装置やアナログ半導体装置において、ＥＳＤ保護素子がＥＳＤ破壊強度を充分に確保しつつ内部素子のＥＳＤ保護を可能とする構造を提供する。【解決手段】  半導体薄膜層上に形成される完全空乏型ＳＯＩＣＭＯＳのＮＭＯＳドレインは、一辺がソースに対向するように形成されるのに対し、ＥＳＤ入出力保護素子となるＮＭＯＳ保護トランジスタを半導体支持基板上に形成し、Ｎ型保護トランジスタのドレインはソースの周囲を囲うようにして形成され、ソース周囲からドレインまでの最短距離は常に一定とすることで、ＥＳＤ破壊強度を充分に確保し、かつＥＳＤノイズに弱い完全空乏型ＳＯＩＣＭＯＳデバイスの入出力保護、特に出力保護を可能にする構造とした。【選択図】  図１
2007165492.tif 000002
【特許請求の範囲】
【請求項１】
半導体支持基板上に積層された絶縁膜と前記絶縁膜上に積層された半導体薄膜層から構成されるＳＯＩ基板の前記半導体薄膜層表面に配置された第１のＮ型ＭＯＳトランジスタと、
前記半導体薄膜層表面に配置された第１のＰ型ＭＯＳトランジスタと、
抵抗体と、
ドレインがゲート電極を介して一定の距離でソースの周囲を囲うように配置され、前記ＳＯＩ基板の一部であって前記半導体薄膜層と埋込絶縁膜とが除去された前記半導体支持基板表面に配置されたＥＳＤ保護素子として働く第２のＮ型ＭＯＳトランジスタと、からなる半導体集積回路装置。
【請求項２】
前記第２のＮ型ＭＯＳトランジスタのソース領域形状が円形であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第２のＮ型ＭＯＳトランジスタのソース領域形状が楕円形であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記第２のＮ型ＭＯＳトランジスタのソース領域形状が多角形であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記第１のＮ型ＭＯＳトランジスタのゲート電極は導電型がＮ型であり、前記第２のＰ型ＭＯＳトランジスタのゲート電極は導電型がＰ型である請求項１から４までに記載の半導体集積回路装置。
【請求項６】
前記第１のＮ型ＭＯＳトランジスタのＮ型ゲート電極、および前記第１のＰ型ＭＯＳトランジスタのＰ型ゲート電極、さらにはＥＳＤ保護素子として働く前記第２のＮ型ＭＯＳトランジスタのゲート電極が、第１の多結晶シリコンからなることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記第１のＮ型ＭＯＳトランジスタのＮ型ゲート電極、および前記第１のＰ型ＭＯＳトランジスタのＰ型ゲート電極、さらにはＥＳＤ保護素子として働く前記第２のＮ型ＭＯＳトランジスタのゲート電極が、第１の多結晶シリコンと高融点金属シリサイドの積層構造であるポリサイド構造からなることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項８】
前記抵抗体が、能動素子である前記第１のＮ型ＭＯＳトランジスタおよび前記第１のＰ型ＭＯＳトランジスタ、そしてＥＳＤ保護素子である前記第２のＮ型ＭＯＳトランジスタのゲート電極を形成する第１の多結晶シリコンとは膜厚が異なる第２の多結晶シリコンから形成されていることを特徴とする請求項１から７までのいずれかに記載の半導体集積回路装置。
【請求項９】
前記抵抗体が前記半導体薄膜層の単結晶シリコンで形成されていることを特徴とする請求項１から７までのいずれかに記載の半導体集積回路装置。
【請求項１０】
前記抵抗体が、Ｎｉ−Ｃｒ合金もしくはクロムシリサイドもしくはモリブデンシリサイドもしくはβ‐フェライトシリサイドなどの薄膜金属抵抗体で構成されていることを特徴とする請求項１から７までのいずれかに記載の半導体集積回路装置。
【請求項１１】
前記ＳＯＩ基板を構成する前記半導体薄膜層の膜厚が０．０５μｍから０．２μｍであることを特徴とする請求項１から１０までのいずれかに記載の半導体集積回路装置。
【請求項１２】
前記ＳＯＩ基板を構成する前記絶縁膜の膜厚が０．１μｍから０．５μｍであることを特徴とする請求項１から１０までのいずれかに記載の半導体集積回路装置。
【請求項１３】
前記ＳＯＩ基板を構成する前記絶縁膜は、ガラス、もしくはサファイヤ、もしくはシリコン酸化膜やシリコン窒化膜などのセラミック、などの絶縁材料からなることを特徴とする請求項１から１２までのいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ(Silicon On Insulator)基板上に設けられたＭＯＳトランジスタを静電気等により発生した過大電流から保護するための構造を有する半導体集積回路装置に関わる。
【背景技術】
【０００２】
多結晶シリコンなどの抵抗体を使用した抵抗回路を有する半導体集積回路装置において、静電気等の外部から規格以上の過大電流が入力されたときに内部回路を構成する内部素子の破壊を防止するため、一般的に内部回路と外部入出力端子の間にダイオードやＭＯＳトランジスタを用いた入力保護素子もしくは出力保護素子が配置されている。
【０００３】
従来から使われているこの保護回路を備えた半導体集積回路装置の入出力回路部の例を図２に示す。図２（Ａ）において、ＣＭＯＳで構成される内部素子１０としてＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタで構成されるＣＭＯＳインバータ１１が記載されており、このＣＭＯＳインバータ１１と、入力端子３０１間、出力端子３０２間、さらにＶｄｄ線３０３とＶｓｓ線３０４の間に保護素子２０としてＮ型ＭＯＳトランジスタが設けられている。ただし、内部素子の回路構成は、説明の都合上ＣＭＯＳインバータ１１として表現している。
【０００４】
上記の構成においては、例えば入力もしくは出力端子に負の過電圧が印加されると、保護素子２０のＮＭＯＳトランジスタのＰＮ接合は順方向となるため、保護ＮＭＯＳトランジスタに電流が流れて内部素子を保護する。一方、正の過電圧が印加された場合は、保護素子２０のＮＭＯＳトランジスタにおけるＰＮ接合のアバランシェブレークダウンにより電流を保護ＭＯＳトランジスタへ流す。このようにして入出力保護素子を介し、接地された基板に過大電流を直接逃がして内部素子へ過大電流が流れないようにしている。
【０００５】
図２（Ｂ）の内部素子１０を構成するＮＭＯＳトランジスタ１１３の入出力保護、および図２（Ｃ）の内部素子１０をＰＭＯＳで構成するＰＭＯＳトランジスタ１１２の入出力保護においても同様にしてＥＳＤ保護を行っている。
【０００６】
ところで一般的にＳＯＩ基板上、特に薄膜ＳＯＩ基板上に形成されたデバイス素子は埋込絶縁膜及び素子分離絶縁膜により周囲を囲まれた構造となるため放熱性が悪く、過大電流による発熱により素子が破壊されやすい。そのためＳＯＩデバイスはＥＳＤに非常に弱い構造となっている。内部の回路を保護するためにＥＳＤ保護素子をＳＯＩ半導体薄膜層上に形成すると、過大電流による発熱により、やはり保護素子が破壊されやすくなるので、十分なＥＳＤ耐性を得るために様々な工夫がされてきた。
【０００７】
例えば内部素子の入力保護素子としてＣＭＯＳバッファ型ＥＳＤ保護回路をＳＯＩ基板上に形成した半導体集積回路装置において、ＥＳＤ耐性を向上させるためにＣＭＯＳバッファ型ＥＳＤ保護回路の前段にさらにＰＮＰおよびＮＰＮダイオードを付加することができる（例えば、特許文献１参照）。
【０００８】
このようにＳＯＩ基板上にＥＳＤ保護素子を形成する場合、十分なＥＳＤ耐性を得るために保護素子自体を大きくしたり保護素子を増やしたりするため、保護回路の面積が大きくなりチップ面積が増大してしまうデメリットを有している。
【０００９】
一方、十分なＥＳＤ耐性を得るための手段のひとつとして、内部素子１０はＳＯＩ半導体薄膜層に設け、そして入力保護素子は半導体支持基板に設ける構成とする半導体集積回路装置があり、例えば特許文献２あるいは３に示されている。
【特許文献１】特許  第３４４７３７２号公報（第６頁、第２図）
【特許文献２】特開平４−３４５０６４号公報（第９頁、第１図）
【特許文献３】特開平８−１８１２１９号公報（第５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、ＳＯＩ基板の半導体薄膜層および埋込絶縁膜の一部を除去し開口した半導体支持基板に保護素子を形成した場合、保護素子自体はＥＳＤ耐性を十分確保できるが、十分に内部素子を保護することができないという問題を有している。
【００１１】
それは、ＥＳＤノイズが入ってきた時、内部素子よりも先にＥＳＤ保護素子にノイズが逃げるように通常設計されるが、半導体支持基板上のＥＳＤ保護素子の耐圧が大きすぎると、ＥＳＤノイズが出力端子３０２から入ってきた時に保護素子が動作しきれずに、ＳＯＩ半導体薄膜層に形成される内部素子にノイズが流れ込み、内部素子が破壊に至るというメカニズムによる。そのため半導体支持基板上のＥＳＤ保護素子は破壊強度を十分確保しつつ、ＥＳＤ保護動作を開始する電圧を内部素子の耐圧より下げる必要がある。
【００１２】
本発明は、半導体支持基板上にＥＳＤ保護素子を形成した場合にもＥＳＤ保護素子がＥＳＤ保護動作を開始する電圧を内部素子の耐圧より下げることのできるＥＳＤ保護素子の構成方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明は次の手段を用いた。
（１）  半導体支持基板上に積層された絶縁膜と前記絶縁膜上に積層された半導体薄膜層から構成されるＳＯＩ基板の前記半導体薄膜層表面に配置された第１のＮ型ＭＯＳトランジスタと、前記半導体薄膜層表面に配置された第１のＰ型ＭＯＳトランジスタと、抵抗体と、ドレインがゲート電極を介して一定の距離でソースの周囲を囲うように配置され、前記ＳＯＩ基板の一部であって前記半導体薄膜層と埋込絶縁膜とが除去された前記半導体支持基板表面に配置されたＥＳＤ保護素子として働く第２のＮ型ＭＯＳトランジスタとからなる半導体集積回路装置とした。
（２）  ＥＳＤ保護素子として働く第２のＮ型ＭＯＳトランジスタのソース領域形状が円形であることを特徴とする半導体集積回路装置とした。
（３）  ＥＳＤ保護素子として働く第２のＮ型ＭＯＳトランジスタのソース領域形状が惰円形であることを特徴とする半導体集積回路装置とした。
（４）  ＥＳＤ保護素子として働く第２のＮ型ＭＯＳトランジスタのソース領域形状が多角形であることを特徴とする半導体集積回路装置とした。
（５）  前記第１のＮ型ＭＯＳトランジスタのゲート電極は導電型がＮ型であり、前記第２のＰ型ＭＯＳトランジスタのゲート電極は導電型がＰ型である半導体集積回路装置とした。
（６）  第１のＮ型ＭＯＳトランジスタのＮ型ゲート電極、および第１のＰ型ＭＯＳトランジスタのＰ型ゲート電極、さらにはＥＳＤ保護素子として働く第２のＮ型ＭＯＳトランジスタのゲート電極が、第１の多結晶シリコンからなることを特徴とする半導体集積回路装置とした。
（７）  第１のＮ型ＭＯＳトランジスタのＮ型ゲート電極および第１のＰ型ＭＯＳトランジスタのＰ型ゲート電極、さらにはＥＳＤ保護素子として働く第２のＮ型ＭＯＳトランジスタのＰ型ゲート電極が、第１の多結晶シリコンと高融点金属シリサイドの積層構造であるポリサイド構造からなることを特徴とする半導体集積回路装置とした。
（８）  抵抗体が、能動素子である第１のＮ型ＭＯＳトランジスタおよび第１のＰ型ＭＯＳトランジスタ、そしてＥＳＤ保護素子である第２のＮ型ＭＯＳトランジスタのゲート電極を形成する第１の多結晶シリコンとは膜厚が異なる第２の多結晶シリコンで形成されていることを特徴とする半導体集積回路装置とした。
（９）  抵抗体が半導体薄膜層の単結晶シリコンで形成されていることを特徴とする半導体集積回路装置とした。
（１０）  抵抗体が、Ｎｉ−Ｃｒ合金もしくはクロムシリサイドもしくはモリブデンシリサイドもしくはβ‐フェライトシリサイドなどの薄膜金属抵抗体で構成されていることを特徴とする半導体集積回路装置とした。
（１１）  ＳＯＩ基板を構成する半導体薄膜層の膜厚が０．０５μｍから０．２μｍであることを特徴とする半導体集積回路装置とした。
（１２）  ＳＯＩ基板を構成する絶縁膜の膜厚が０．１μｍから０．５μｍであることを特徴とする半導体集積回路装置とした。
（１３）  ＳＯＩ基板を構成する絶縁膜は、ガラス、もしくはサファイヤ、もしくはシリコン酸化膜やシリコン窒化膜などのセラミック、などの絶縁材料からなることを特徴とする半導体集積回路装置とした。
【発明の効果】
【００１４】
上述のように、半導体集積回路装置において、半導体薄膜層上に形成される内部素子であるＮＭＯＳのソース領域の形状が多角形であって、同じく多角形であるドレイン領域の一辺のみ対向しているのに対し、半導体支持基板上に形成されるＥＳＤ入出力保護素子となるソース領域の周囲がドレイン領域によって囲まれているＮ型ＭＯＳ構造の保護素子とすることで、ＥＳＤノイズが入力された場合の保護素子におけるバイポーラ動作電圧を容易に制御、低耐圧化することができ、支持基板上に形成することによりＥＳＤ破壊強度を確保しつつ、ＥＳＤノイズを先に吸収し、ＥＳＤノイズに弱い半導体薄膜上の内部素子の入出力保護、特に出力保護、をすることが可能となる。
【００１５】
特に、入出力の電気特性が重要なパワーマネージメント半導体集積回路装置やアナログ半導体集積回路装置において、保護効果が一層発揮される。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例を、図面を用いて詳細に説明する。図１（ａ）は本発明による半導体集積回路装置の第一の実施例を示す模式的断面図である。
【００１７】
ＳＯＩ基板は、たとえばＰ型である単結晶からなる半導体支持基板１０１、埋込絶縁膜１０３、そして素子を形成するＰ型の単結晶からなる半導体薄膜層１０２で構成され、このＰ型半導体薄膜層１０２上に第１のＮ型ＭＯＳトランジスタ（以下ＮＭＯＳ）１１３と第１のＰＭＯＳトランジスタ（以下ＰＭＯＳ）１１２で構成される内部素子１０であるＣＭＯＳインバータ１１と、抵抗素子３０である多結晶シリコンで形成されたＰ型抵抗体１１４が形成されている。ただし内部素子１０はＣＭＯＳインバータ１１に限られたものではなく、種々に変更が可能である。
【００１８】
また半導体支持基板１０１上には、保護素子２０が形成される領域にはＮＭＯＳトランジスタで構成されたＥＳＤ保護トランジスタ１１１（以後ＮＭＯＳ保護トランジスタと称す）が形成された半導体集積回路装置となっている。
【００１９】
薄膜ＳＯＩデバイス、特に低電圧動作や低消費電力に対して非常に適している完全空乏型（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ；ＦＤ）ＳＯＩデバイスは、ＣＭＯＳトランジスタのゲート構造がいわゆる同極ゲート構造となっている。この同極ゲート構造は、ＮＭＯＳトランジスタのゲート電極がＮ型の多結晶シリコンであり、ＰＭＯＳトランジスタ１１２のゲート電極がＰ型の多結晶シリコンで構成される。図１の本実施例のＣＭＯＳインバータ１１も同様に以下の構造となっている。以後ＦＤ構造ＳＯＩデバイスの場合について述べる。このトランジスタのゲートを形成する多結晶シリコンを第１の多結晶シリコンとする。
【００２０】
まずＮＭＯＳトランジスタ１１３はＰ型半導体薄膜層１０２上にソース・ドレインとなるＮ型不純物拡散層１０５と、例えば酸化膜からなるゲート絶縁膜１０７上に形成されたＮ型多結晶シリコン１０９からなるゲート電極で構成されている。またＰＭＯＳトランジスタ１１２はＰ型半導体薄膜層に形成されたＮウェル１０４上にソース・ドレインとなるＰ型不純物拡散層１０６と、例えば酸化膜からなるゲート絶縁膜１０７上に形成されたＰ型多結晶シリコン１１０からなるゲート電極で構成されている。そしてＮＭＯＳトランジスタ１１３およびＰＭＯＳトランジスタ１１２は、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成したフィールド絶縁膜１０８と埋込絶縁膜１０３で完全素子分離されている。
【００２１】
またフィールド絶縁膜上に、電圧を分圧するためのアナログ回路であるブリーダー分圧回路もしくは時定数を設定するＣＲ回路などに用いられる抵抗素子３０を構成する、例えば高抵抗のＰ型抵抗体１１４が形成されている。このＰ型抵抗体はこの実施例では多結晶シリコンで形成されている。
【００２２】
次に保護素子２０を構成するＮＭＯＳ保護トランジスタ１１１は、半導体薄膜層１０２と埋込絶縁膜１０３の一部を除去して表面化した半導体支持基板１０１上に、Ｎ型不純物拡散層からなる円形に設けられたソース３０５とこのソースの周囲をとり囲むように配置されたＮ型不純物拡散層からなるドレイン４０５と、例えば酸化膜からなるゲート絶縁膜１０７上に設けられた、内部素子のＮＭＯＳトランジスタ１１３と同様のＮ型多結晶シリコン１０９からなるゲート電極で構成されている。ＮＭＯＳ保護トランジスタ１１１のゲート電極は、内部素子のＮＭＯＳトランジスタ１１３とは異なりＰ型多結晶シリコンとしても良い。あるいは、ソース・ドレインを分離するための領域には、フィールド絶縁膜１０８を用いても良い。
【００２３】
従来の構造である図８の構造においても保護素子として、ＮＭＯＳ保護トランジスタ２１１が形成されている。ＦＤ型ＳＯＩデバイスである内部素子のＮＭＯＳ２１３の保持電圧は、一般に非常に低くなる傾向にある。そのため外部から、サージが印加されたときに、ＮＭＯＳ保護トランジスタ２１１より低い電圧で内部素子のＮＭＯＳ２１３がバイポーラ動作に入ってしまうために、内部素子が破壊に至ってしまう。
【００２４】
また、保護素子の破壊を防ぐ目的でＮＭＯＳ保護トランジスタ２１１のＬ長を大きくすれば、保持電圧はあがってしまい、さらに、保護素子がかなり大きな面積を占有することになってしまう。
【００２５】
それに比べ図１の実施例のように、保護素子を、ソース３０５が円形で、ソースの周囲を囲むようにドレイン４０５を配置したＮＭＯＳ保護トランジスタ１１１を用いることで、ソースの面積（円形の場合、半径と言い換えても良い）を調整することによりバイポーラ動作時のｈFEを制御できるので保持電圧を変えることが容易である。具体的には、ソース面積を小さくするとｈFEが増加し保持電圧が下がり、ソース面積を大きくするとｈFEが減少し、保持電圧が上がることになる。従って、内部素子の破壊を防ぐためにはＮＭＯＳ保護トランジスタ１１１のソース面積を小さくすることになり、保護素子の全体の面積は小さくなることになる。
【００２６】
さらにＬ長（これはバイポーラでいうところのベース幅）を調整する事でさらに保持電圧を上昇させたり、下降させたりすることができるため、所望の特性を持つ保護素子を形成することが容易であり、ＦＤ構造ＳＯＩデバイスで構成された内部素子より先にバイポーラ動作にてＥＳＤノイズを逃がす事が可能となる。
【００２７】
尚、Ｐ型ゲート電極を構成するＰ型多結晶シリコン１１０は濃度が１×１０18atoms／cm3以上のボロンまたはＢＦ2などのアクセプター不純物を含み、またＮ型ゲート電極を構成するＮ型多結晶シリコン１０９は濃度が１×１０18atoms／cm3以上のリンもしくは砒素などのドナー不純物を含んでいる。
【００２８】
また内部素子１０のＮＭＯＳトランジスタ１１３および保護素子２０のＮＭＯＳ保護トランジスタ１１１のソース・ドレインであるＮ型不純物拡散層１０５は、リンもしくは砒素で形成され濃度は１×１０19atoms／cm3以上となっている。このときＮＭＯＳトランジスタ１１３とＮＭＯＳ保護トランジスタ１１１のＮ型トランジスタ１１３は砒素、そしてＮＭＯＳ保護トランジスタ１１１はリンでＮ型不純物拡散層を形成しても良い。またその逆の構成でも構わない。ＰＭＯＳトランジスタ１１２のソース・ドレインであるＰ型不純物拡散層１０６は、ボロンもしくはＢＦ2で形成され濃度は１×１０19atoms／cm3以上となっている。
【００２９】
ＳＯＩ基板はその動作電圧により半導体薄膜層１０２および埋込絶縁膜１０３の厚さが決まる。埋込絶縁膜１０３は主にシリコン酸化膜で構成され、その膜厚は０．１μｍから０．５μｍとなっている。なお埋込絶縁膜はガラスやサファイヤ、シリコン窒化膜などで構成しても構わない。半導体薄膜層１０２の膜厚は薄膜ＳＯＩデバイスである完全空乏型（ＦＤ）ＳＯＩデバイスの機能・性能に応じて決まり０．０５μｍから０．２μｍとなっている。
【００３０】
また図１の実施例において、アナログ回路で使用される抵抗素子３０のＰ型抵抗体１１４は、ＣＭＯＳのゲート電極の多結晶シリコン１０９および１１０とは別工程で形成され、これらのゲート電極より薄い膜厚の第２の多結晶シリコンで形成されている。例えばゲート電極の膜厚は２０００Åから６０００Å程度の膜厚であるのに対し、Ｐ型抵抗体１１４の膜厚は５００Åから２５００Åで形成される。これは多結晶シリコンを用いた抵抗体は、膜厚は薄い方がシート抵抗値を高く設定でき、また温度特性も良くなるため、より精度を向上させることができるためである。シート抵抗値はその抵抗の用途にもよるが通常の分圧回路においては数ｋΩ／□から数十ｋΩ／□の範囲で使われる。この時の不純物はボロンないしＢＦ2を用い１×１０14〜９×１０18atoms／cm3程度の濃度としている。また図１にはＰ型抵抗体１１４を示している。これらの抵抗体の特徴と製品に要求される特性を考慮し、低抵抗である高不純物濃度Ｐ型抵抗体、あるいは不純物の極性が逆のＮ型抵抗体を用いる場合もある。
【００３１】
なお、この抵抗素子３０を図２の入力端子３０１もしくは出力端子３０２と内部素子１０の間に付加することで、よりＥＳＤ保護耐性を強化することも可能である。
【００３２】
図１（ｂ）は図１（ａ）に示した半導体集積回路装置の一実施例における模式的平面図である。説明の都合上、抵抗素子は示していない。
【００３３】
内部素子のＮＭＯＳトランジスタ１１３および内部素子のＰＭＯＳトランジスタ１１２のソースおよびドレイン領域の形状は多角形（図では四角形で示しているがそれ以上の多角形でも良い）であり、一般にソース領域の一辺にドレイン領域の一辺が向かい合うレイアウトとなっているのに対し、ＮＭＯＳ保護トランジスタ１１１のソース３０５形状は円形であり、かつドレイン４０５はソース３０５の周囲を囲うようにして形成されている。すなわちソース３０５〜ドレイン４０５間の最短距離は常に一定となっている。なお、ＮＭＯＳ保護トランジスタ１１１のソース形状３０５は円形に限らない。楕円形でも多角形でもかまわない。より好ましくは円形である。楕円形あるいは多角形の場合もドレイン４０５はソース３０５の周囲を囲うようにして形成され、ソース３０５周囲からドレイン４０５までの最短距離は常に一定にレイアウトする。
【００３４】
ソース３０５〜ドレイン４０５間の表面には多結晶シリコン１０９がゲート絶縁膜を介して設置されており、ソース３０５、ドレイン４０５の不純物導入はこれをマスクとして行われることにより、ソース３０５〜ドレイン４０５間の距離はセルフアライン（自己整合的）に形成できるため高精度にレイアウトできる。なお、図には示していないが、この多結晶シリコン１０９は金属配線を介してソース３０５に結線される。また、多結晶シリコン１０９にはＮ型の不純物たとえばＰ（リン）が導入されており、高不純物濃度のＮ型の半導体となっている。
【００３５】
ウエル電極Ｐ型層１０６（バイポーラでいうところのベース電極）はドレイン４０５の外周において、ドレイン４０５Ｎ型領域からある距離も隔てて設けられており、ドレイン４０５領域とベース電極Ｐ型層１０６の距離は、所望のＥＳＤ保護トランジスタとしての特性を考慮して設定される。
【００３６】
図３は本発明による半導体集積回路装置の第二の実施例を示す模式的断面図である。
図１に示す本発明の第一の実施例においてはゲート電極を汎用的な多結晶シリコン単層としたが、その場合、特にＰ型多結晶シリコン１１０単層ではシート抵抗値は１００Ω／□程度と大きく、高速動作や高周波対応の必要な半導体装置への適用には向いていない。その対策としてＮ型多結晶シリコン１０９およびＰ型多結晶シリコン１１０の上にタングステンシリサイドやモリブデンシリサイドやチタンシリサイドやプラチナシリサイドなどの高融点金属シリサイド１１６を形成したいわゆるポリサイド構造をゲート電極とし低抵抗化したのが図３に示す構造である。シート抵抗値は高融点金属シリサイドの種類と膜厚によるが、標準的には５００Åから２５００Åの膜厚で十数Ω／□から数Ω／□のシート抵抗値とすることができる。
【００３７】
またこのときＭＯＳの動作そのものはＮ型多結晶シリコン１０９およびＰ型多結晶シリコン１１０と半導体薄膜層との仕事関数で決まるため、ゲート電極が低抵抗化される分さらに半導体装置の性能の向上となる。
【００３８】
以下ではさらに別の実施例による構造を図４から図７に示す。
【００３９】
図４は図1で示した本発明による半導体集積回路装置の変形例を示す模式的断面図である。
【００４０】
本発明の基本構成である、内部素子であるＣＭＯＳインバータ１１と、内部素子のＥＳＤ入出力保護をするＮＭＯＳ保護トランジスタ１１１からなる保護素子２０と、アナログ回路で使用される抵抗素子３０を図４においても示しているが、図１と異なる点としては抵抗素子３０を多結晶シリコンではなく半導体薄膜層の単結晶シリコンで、Ｐ型抵抗体１１４を形成しているという点である。
【００４１】
アナログ回路ではブリーダー分圧回路によって電圧を精度よく分割する必要があるため、ブリーダー抵抗体に要求される特性として抵抗比精度が高いことが挙げられる。例えば電圧検出器（ボルテージディテクター；ＶＤ）などはそのチップ面積に対する抵抗回路３０の面積の割合が非常に大きいため、精度よくかつ抵抗素子の面積を縮小が図れれば、それがチップ面積の縮小につながりコストを下げることが可能となる。
【００４２】
この抵抗体を単結晶シリコンであるＳＯＩ基板の半導体薄膜層を利用して形成した場合、抵抗体に結晶粒界が存在しないため粒界に依存する抵抗のばらつきが皆無であり、抵抗体の高抵抗化かつ面積縮小も可能であるため、抵抗体として利用するには非常に有効である。
【００４３】
なお、図４で示した一実施例である半導体集積回路装置は、図１で示した半導体集積回路装置と全く同じ機能および効果を有している。
【００４４】
図５は図３で示した実施例による半導体集積回路装置の変形例を示す模式的断面図であり、図４と同様に抵抗素子３０を多結晶シリコンではなく半導体薄膜層の単結晶シリコンで、Ｐ型抵抗体１１４を形成している。尚、図５で示した半導体集積回路装置は、図３で示した半導体集積回路装置と全く同じ機能および効果を有し、かつ、図４で示した単結晶シリコンで形成した抵抗体のメリットも有している。
【００４５】
図６は図１に示した実施例による半導体集積回路装置のさらに別の変形例を示す模式的断面図である。
【００４６】
既に示した実施例の基本構成である、内部素子であるＣＭＯＳインバータ１１と、内部素子のＥＳＤ入出力保護をするＰ＋ゲートＮＭＯＳ保護トランジスタ１１１からなる保護素子２０と、アナログ回路で使用される抵抗素子３０を図６においても示しているが、図１と異なる点としては抵抗素子３０に多結晶シリコンではなく薄膜金属抵抗体１１８を用いている点である。
【００４７】
図６の実施例では薄膜金属抵抗体１１８にクロムシリサイド１１９を用いているが、Ｎｉ−Ｃｒ合金やモリブデンシリサイド、β−フェライトシリサイドなどの金属シリサイドを用いることも可能である。クロムシリサイドは金属シリサイドの中でも高抵抗であり、膜厚を１００Åから３００Å程度に薄膜化することで抵抗体として用いることが可能である。この薄膜金属抵抗体１１８を多結晶シリコンの代わりに用いることで、分圧回路の比精度や抵抗値のバラツキ、温度係数を小さくすることが可能となる。なお、図６で示した一実施例である半導体集積回路装置は、図１で示した半導体集積回路装置と全く同じ機能および効果を有している。
【００４８】
図７は図３に示した実施例による半導体集積回路装置のさらに別の変形例を示す模式的断面図であり、図６と同様に抵抗素子３０に多結晶シリコンではなく薄膜金属抵抗体１１８を用いている。尚、図６で示した半導体集積回路装置は、図３で示した半導体集積回路装置と全く同じ機能および効果を有し、かつ図５で示した薄膜金属で形成した抵抗体のメリットも有している。
【００４９】
以上本発明の実施の形態をＰ型半導体支持基板、Ｐ型半導体薄膜層のＳＯＩ基板を用いた実施例により説明してきたが、これらはＮ型半導体基板、Ｎ型半導体薄膜層のＳＯＩ基板を用いても構わない。この時Ｎ型半導体支持基板上に形成した、Ｎ基板Ｐウェル型のＰ＋ゲートＮＭＯＳ保護トランジスタにおいても以上に説明してきた内容と原理に従い、ＥＳＤ破壊強度を確保しつつＥＳＤ保護動作耐圧を薄膜ＳＯＩデバイスの内部素子耐圧より下げ、内部素子より先にＥＳＤノイズを逃がす事が可能である。
【００５０】
またＳＯＩ基板には素子を形成する半導体薄膜を貼り合わせて作製する、貼り合わせＳＯＩ基板、半導体基板に酸素イオンを注入し熱処理を施し埋込酸化膜を形成するＳＩＭＯＸ基板があり本発明ではどちらを用いることも可能である。さらに貼り合わせＳＯＩ基板を用いた場合、半導体薄膜層と半導体基板の極性を、異なる導電型にすることも可能である。
【図面の簡単な説明】
【００５１】
【図１】（ａ）本発明の半導体集積回路装置の一実施例を示す模式的断面図。        （ｂ）本発明の半導体集積回路装置の一実施例を示す模式的平面図。
【図２】保護回路を備えた半導体集積回路装置の入出力回路部の例を示す回路図
【図３】本発明による半導体集積回路装置の別の一実施例を示す模式的断面図。
【図４】本発明による半導体集積回路装置の別の一実施例を示す模式的断面図。
【図５】本発明による半導体集積回路装置の別の一実施例を示す模式的断面図。
【図６】本発明による半導体集積回路装置の別の一実施例を示す模式的断面図。
【図７】本発明による半導体集積回路装置の別の一実施例を示す模式的断面図。
【図８】従来の半導体集積回路装置の模式的断面図
【図９】従来の半導体集積回路装置の別の模式的断面図
【符号の説明】
【００５２】
１０    内部素子
２０    保護素子
３０    抵抗素子
１０１、２０１  Ｐ型半導体支持基板
１０２、２０２  Ｐ型半導体薄膜層
１０３、２０３  埋込絶縁膜
１０４、２０４  Ｎウェル
１０５、２０５  Ｎ型不純物拡散層
１０６、２０６  Ｐ型不純物拡散層
１０７、２０７  ゲート絶縁膜
１０８、２０８  フィールド絶縁膜
１０９、２０９  Ｎ型多結晶シリコン
１１０、２１０  Ｐ型多結晶シリコン
１１１、２１１  ＮＭＯＳ保護トランジスタ
１１２、２１２  ＰＭＯＳトランジスタ
１１３、２１３  ＮＭＯＳトランジスタ
１１４、２１４  Ｐ型抵抗体
１１５、２１５  Ｐ型多結晶シリコン
１１６、２１６  高融点金属シリサイド
１１７  Ｐ型単結晶シリコン
１１８  薄膜金属抵抗体
１１９  クロムシリサイド
３０１  入力端子
３０２  出力端子
３０３  Ｖｄｄ
３０４  Ｖｓｓ
３０５  ソース
４０５  ドレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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