【事件の表示】
　平成３年特許願第５０８０５０号「半導体メモリ装置」拒絶査定に対する審判事件〔平成３年１０月３１日国際公開、ＷＯ９１／１６６８０、平成５年１０月２１日国内公表、特表平５−５０７３７４、請求項の数（２０）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
１．手続の経緯、本願発明
　本願は、平成３年４月１６日（パリ条約による優先権主張１９９０年４月１８日、米国）を国際出願日とする出願であって、その請求項１〜２０に係る発明は、平成１５年２月３日付の手続補正書により補正された明細書及び図面の記載から見て、その特許請求の範囲の請求項１〜２０に記載された次のとおりのものと認める。
　「【請求項１】複数のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを含んでいる少なくとも１つのメモリアレイ（１）を有し、単一の半導体ダイに形成された同期型の半導体メモリ装置であって：
　外部クロック信号（５３、５４）を受信するクロック・レシーバ（１０１、１１１）を備え：
　読み取り動作の指示をするオペレーション・コードに応じて出力データを半導体メモリ装置が出力するまでの、外部クロック信号（５３、５４）のクロック数で表わした値を記憶する、プログラム可能なアクセス時間レジスタを備え：
　複数の入力受信器（７１）を備え、（イ）それらの入力受信器によって、読み取り動作中に半導体メモリ装置から出力されるべき出力データ量を特定するブロックサイズ情報が、外部クロック信号に同期して抽出受信され、（ロ）それらの入力受信器によって、前記プログラム可能なアクセス時間レジスタへの前記値の記憶の指示をするオペレーション・コードが、前記メモリ装置の起動後の初期化シーケンス中に外部クロック信号に同期して抽出受信され、（ハ）それらの入力受信器によって、半導体メモリ装置に読み取り動作を遂行させる前記読み取り動作の指示をするオペレーション・コードが、外部クロック信号に同期して抽出受信されるよう、構成されており：
　前記読み取り動作の指示をするオペレーション・コードに応じて、前記ブロックサイズ情報に対応する所定量のデータを前記クロック数分の前記外部クロック信号のクロックの後に、前記外部クロック信号に同期して出力する複数の出力駆動器（７６）を備えている、
ことを特徴とする半導体メモリ装置。
　　【請求項２】複数のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを含んでいる少なくとも１つのメモリアレイ（１）を有し、単一の半導体ダイに形成された同期型の半導体メモリ装置であって：
　外部クロック信号（５３、５４）を受信するクロック・レシーバ（１０１、１１１）を備え：
　読み取り動作の指示をするオペレーション・コードに応じて出力データを半導体メモリ装置が出力するまでの、外部クロック信号（５３、５４）のクロック数で表わした値を記憶する、プログラム可能なアクセス時間レジスタを備え：
　複数の入力受信器（７１）を備え、（イ）それらの入力受信器によって、読み取り動作中に半導体メモリ装置から出力されるべき出力データ量を特定するブロックサイズ情報が、外部クロック信号に同期して抽出受信され、（ロ）それらの入力受信器によって、前記読み取り動作の指示をするオペレーション・コードが外部クロック信号に同期して抽出受信され、前記前記読み取り動作の指示をするオペレーション・コードは、プリチャージ情報を含んでいて半導体メモリ装置に読み取り動作の遂行を指示するものであり、
　前記メモリアレイに結合されてデータを検出するセンス増幅器であって、データを検出した後で自動的にプリチャージするか否かを、前記読み取り動作の指示をするオペレーション・コードに含まれる前記プリチャージ情報により決定する回路を含んでいるセンス増幅器を備え：
　前記読み取り動作の指示をするオペレーション・コードに応じて、前記ブロックサイズ情報に対応する所定量のデータを前記クロック数分の前記外部クロック信号のクロックの後に、前記外部クロック信号に同期して出力する複数の出力駆動器（７６）を備えている、
ことを特徴とする半導体メモリ装置。
　　【請求項３】請求項１または２に記載の半導体メモリ装置において、さらに、半導体ダイの一端部に沿って配設されてパッケージのピンへの接続するための複数のパッドを有し、それらのパッドの全てが半導体ダイの一端部に沿って位置されている、ことを特徴とする半導体メモリ装置。
　　【請求項４】請求項１または２に記載の半導体メモリ装置において、さらに、前記クロック・レシーバに結合されていて、内部クロック信号（７３）を生成するクロック生成器を備え、前記複数の出力駆動器（７６）は、前記内部クロックに応じてデータの出力をする、ことを特徴とする半導体メモリ装置。
　　【請求項５】請求項４に記載の半導体メモリ装置において、前記外部クロック信号（５３、５４）は小さい振れ電圧の信号であり、前記内部クロック信号（７３）は全振れ電圧の信号である、ことを特徴とする半導体メモリ装置。
　　【請求項６】請求項４に記載の半導体メモリ装置において、前記複数の出力駆動器（７６）は、内部クロック信号信号（７３）の立ち下がり縁に応じてデータの出力をする、ことを特徴とする半導体メモリ装置。
　　【請求項７】　請求項４、５または６に記載の半導体メモリ装置において、前記クロック生成器は、前記クロック・レシーバに結合された遅延ロックループ回路を含み、前記内部クロック信号を発生する、ことを特徴とする半導体メモリ装置。
　　【請求項８】請求項１〜７の何れか１項に記載の半導体メモリ装置において、前記複数の入力受信器の少なくとも一部で、前記値が受信されるよう構成されている、ことを特徴とする半導体メモリ装置。
　　【請求項９】請求項１〜８の何れか１項に記載の半導体メモリ装置において、前記プログラム可能なアクセス時間レジスタは複数個あり、それらのそれぞれは、オペレーションのタイプに対応しており、対応するタイプのオペレーション・コードに応じて半導体メモリ装置が応答するまでの、外部クロック信号（５３、５４）のクロック数で表わした値を記憶する、ことを特徴とする半導体メモリ装置。
　　【請求項１０】請求項１〜９の何れか１項に記載の半導体メモリ装置において、前記読み取り動作の指示をするオペレーション・コードは、要求パケットに含められている、ことを特徴とする半導体メモリ装置。
　　【請求項１１】請求項１〜１０の何れか１項に記載の半導体メモリ装置において、前記読み取り動作の指示をするオペレーション・コードは、前記複数の入力受信器によって外部クロック信号に対して同期的に抽出された１組のビットである、ことを特徴とする半導体メモリ装置。
　　【請求項１２】請求項１〜１１の何れか１項に記載の半導体メモリ装置において、さらに、外部バス（１８，６５）上で半導体装置を識別する識別値を記憶する内部の識別レジスタを含んでいる、ことを特徴とする半導体メモリ装置。
　　【請求項１３】請求項１２に記載の半導体メモリ装置において、前記内部の識別レジスタには、前記外部バス（１８、６５）上で他のメモリ装置（１５、１６、１７）からの識別をするための固有の識別値が記憶される、ことを特徴とする半導体メモリ装置。
　　【請求項１４】請求項１２に記載の半導体メモリ装置において、前記内部の識別レジスタには、自己および前記外部バス（１８、６５）上の他の複数の半導体メモリ装置（１５、１６、１７）を特定する特有の識別値が記憶される、ことを特徴とする半導体メモリ装置。
　　【請求項１５】請求項１２に記載の半導体メモリ装置において、さらに、トランザクション要求を受けてそのトランザクション要求に識別値を含むフィールドの存否を決定する比較回路を含み、そのフィールドが自己の識別値に対応するときに、メモリ装置が当該トランザクション要求に応答する、ことを特徴とする半導体メモリ装置。
　　【請求項１６】請求項１２に記載の半導体メモリ装置において、前記内部の識別レジスタはプログラム可能である、ことを特徴とする半導体メモリ装置。
　　【請求項１７】請求項１６に記載の半導体メモリ装置において、前記複数の入力受信器により、前記内部の識別レジスタへの前記識別値の記憶の指示をするオペレーション・コードが、前記メモリ装置の起動後の初期化シーケンス中に受信されるよう構成されている、ことを特徴とする半導体メモリ装置。
　　【請求項１８】請求項１〜１７の何れか１項に記載の半導体メモリ装置であって、前記ブロックサイズ情報に対応する前記所定量のデータは、前記外部クロックの複数のクロックサイクルにわたって同期して出力される、ことを特徴とする半導体メモリ装置。
　　【請求項１９】請求項１〜１８の何れか１項に記載の半導体メモリ装置であって、前記ブロックサイズ情報は、出力すべきデータ量の２進表示である、ことを特徴とする半導体メモリ装置。
　　【請求項２０】請求項１または２に記載の半導体メモリ装置であって、前記読み取り動作の指示をするオペレーション・コードおよび前記ブロックサイズ情報は、１つの要求パケットに含められている、ことを特徴とする半導体メモリ装置。」
　
２．原査定の拒絶の理由
　これに対して、原査定の拒絶の理由の概要は、この出願の請求項１に係る発明については、特開昭５８−１９２１５４号公報（以下、「刊行物１」という。）、特開昭６３−９１７６６号公報（以下、「刊行物２」という。）、特開昭６０−２６１０９５号公報（以下、「刊行物３」という。）、特開昭５９−１６５２８５号公報（以下、「刊行物４」という。）に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないというものである。
　また、請求項２〜２１に係る発明については、請求項１に係る発明を限定したものであるが、限定された事項はいずれも単なる設計的事項あるいは周知の技術手段に基いて当業者が容易に想到し得た事項にすぎず、刊行物１〜４に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないというものである。
　
３．引用刊行物に記載された発明
　刊行物１には、「この発明は、電子機器を制御するＣＰＵ（中央処理装置）とバスラインを介して電気的に接続され、前記ＣＰＵからの制御命令により内部処理を実行する自動データ処理機能を有するメモリ装置に関する。」（第１頁左下欄第１７行〜同頁右下欄第１行）、「その目的とするところは、ＣＰＵから送出された命令コードをデコードしてメモリ装置のアドレスを順次指定することにより、記憶容量が増加してもＣＰＵとの接続ライン数が増加せず、ＣＰＵとの並列処理が可能な自動データ処理機能を有するメモリ装置を提供することである。」（第１頁右下欄第２０行〜第２頁左上欄第５行）、「第２図は第１のＲＡＭ４および第２のＲＡＭ５の詳細を示す回路構成図である。図中符号６は制御回路であり、…タイミング発生回路６ａは、デコーダ６ｂからのデコーダ出力と、前記クロックパルス…に基づいてタイミング信号を…作成して送出する。」（第２頁右上欄第５〜２０行）、「次に、この発明の動作につき、まず第１のＲＡＭ４に対してＲＥＡＤ命令を実行させる場合について説明する。…ＲＥＡＤ動作も終了する。」（第３頁右下欄第１行〜第４頁左下欄第５行）と記載されている。
　ＣＰＵと接続されるＲＡＭとしてＤＲＡＭを用いることが慣用手段であるから、上記のＲＡＭとしてＤＲＡＭを用いることは自明のことである。
　したがって、これらの記載及び図面の記載から、刊行物１には、
　ＤＲＡＭを用いた同期型のメモリ装置であって、外部にあるＣＰＵから出力されるクロックパルスを受信するタイミング発生回路と、前記クロックパルスに同期して、ＣＰＵから出力された４ビットの情報からなるＲＥＡＤ命令を示すオペレーションコードを受信する手段と、前記ＲＥＡＤ命令を示すオペレーションコードに応じて、ＲＡＭＤＡＴＡを前記クロックパルスに同期して外部にあるＣＰＵへと送出するＩ／Ｏコントローラとを備えた同期型のメモリ装置
が記載されていると認められる。
　刊行物２には、「本発明は…共通バス方式の計算機システムにおいて、該共通バスのデータ幅を超えるデータをアクセスする場合にも、高速にアクセスできる方法を提供することを目的とするものである。」（第２頁左下欄第１９行〜同頁右下欄第４行）、「次に、第２図（ｂ）に示したように、中央処理装置（ＣＰＵ）１から、特定のコマンドを発行して、該Ｎ個の記憶装置（ＭＥＭ　１〜ＭＥＭ　Ｎ）２１〜２Ｎのそれぞれに設けられている送受信タイミング設定回路２１０に、共通バス３を介して、互いに競合しないで、且つ連続していない任意の送信タイミングを設定した後、中央処理装置（ＣＰＵ）１から特定の読み出し命令を発行（１）すると、次のタイミングにおいて、各記憶装置（ＭＥＭ　１〜ＭＥＭ　Ｎ）２１〜２Ｎに該命令が命令レジスタ２１３に設定され、例えば、Ｍバイト幅のデータが、該記憶装置（ＭＥＭ　１〜ＭＥＭ　Ｎ）２１〜２Ｎのアクセスタイム（本例では４τ）（２）後において、該送受信タイミング設定回路２１０に設定された、図示のタイミングに従って、任意に共通バス３に送出（３）され、中央処理装置（ＣＰＵ）１に読み取られる。」（第３頁左下欄第１４行〜同頁右下欄第９行）と記載されており、これらの記載及び図面の記載から、刊行物２には、
　記憶装置において、共通バスのデータ幅を超えるデータをアクセスする場合に、高速にアクセスすることを目的として、中央処理装置から特定のコマンドを発行して、複数個の記憶装置にそれぞれ設けられている送受信タイミング設定回路に、共通バスを介して、互いに競合しない送信タイミングを設定し、その後、中央処理装置が特定の読出し命令を発行すると、データを送受信タイミング設定回路に設定されたタイミングに従って共通バスに送出すること
が記載されていると認められる。
　刊行物３には、「この発明は半導体記憶装置に関し、特にその読出しの高速化に関するものである。」（第２頁左上欄第７〜８行）、「以下、数値例を用いて第２図の回路の動作を説明する。メモリセル群（４）の、たとえば、アドレス「３０Ｈ」番地（但しサフィックスのＨは１６進表示であることを示す）から「４ＦＨ」番地までの「２０Ｈ」個のデータを連続的（昇順）に読出す場合を考える。この場合、インクリメンタ／デクリメンタ（８）がアドレスレジスタ（２）に数値１を加算すべき回数は「４ＦＨ」−「３０Ｈ」＝「１ＦＨ」＝（「２０Ｈ」−「０１Ｈ」）である。…このようにして連続したアドレスのデータが順次読出されてゆくが、アドレスレジスタ（２）の内容が「４ＥＨ」から「４ＦＨ」になるとき、制御用レジスタ（９）の内容は「ＦＦＨ」から「００Ｈ」へ変化し、信号線（１２）上の信号論理は「０」となりインクリメンタ／デクリメンタ（８）の動作は停止する。」（第２頁右下欄第１４行〜第３頁右上欄第９行）、「以上のようにこの発明によれば、連続したアドレスのデータを連続して読出す場合の処理時間を短縮することができる。」（第３頁左下欄第１７〜１９行）と記載されており、これらの記載及び図面の記載から、刊行物３には、
　半導体メモリ装置において、その読み出しを高速化することを目的として、先頭番地（「３０Ｈ」）と、転送するデータの個数を示す情報（「１ＦＨ」）を、半導体メモリ装置に対して設定することにより、連続したアドレスのデータを読み出すこと
が記載されていると認められる。
　刊行物４には、「本発明は、複数のメモリブロックを同時にアクセスして該メモリブロックのそれぞれから記憶データをデータラッチに同時に読み出す構成の半導体記憶素子において、制御情報を保持する回路と、該制御情報にしたがって該データラッチからのデータ出力を制御し、該データラッチからの該制御情報で指定されるビット数分のデータを連続的に出力させる回路とを設けることを特徴とするものである。」（第１頁右下欄第１９行〜第２頁左上欄第７行）、「レジスタ５ｂはフェーズＴ１、Ｔ２でラッチした値を初期値として、オア回路９を通じカウントパルスを与えられる度に１ずつカウントアップする。…したがって、フェーズＴ３でレジスタ５Ｃに設定された制御情報が“１１”の場合、第２図に示すように、フェーズＴ２〜Ｔ９でデータラッチ３から計８ビットのデータが１ビットずつ連続して高速に出力される。」（第３頁左上欄第２〜１５行）と記載されており、これらの記載及び図面の記載から、刊行物４には、
　複数のメモリブロックを同時にアクセスして該メモリブロックのそれぞれから記憶データをデータラッチに同時に読み出す構成の半導体記憶素子において、制御情報を保持する回路と、該制御情報にしたがって該データラッチからのデータ出力を制御し、該データラッチからの該制御情報で指定されるビット数分のデータを連続的に出力させる回路とを設けること
が記載されていると認められる。
　
３．請求項１に係る発明について
３−１．本願請求項１に係る発明と刊行物１に記載された発明との対比
　本願請求項１に係る発明（以下、「前者」という。）と刊行物１に記載された発明（以下、「後者」という。）とを対比すると、
　後者の「タイミング発生回路」は、クロックパルスを受信するのであるから、前者の「クロック・レシーバ」の相当し、
　後者の「オペレーションコードを受信する手段」は、前者の「複数の入力受信器」に相当し、
　後者の「ＲＡＭＤＡＴＡ」は、前者の「データ」に相当し、
　後者の「Ｉ／Ｏコントローラ」は、ＲＡＭＤＡＴＡを外部に送出するのであるから、前者の「複数の出力駆動器」に相当している。
　よって、前者と後者に次の一致点、相違点が認められる。
［一致点］
　「複数のダイナミック・ランダム・アクセス・メモリセルを含んでいる少なくとも１つのメモリアレイを有し、単一の半導体ダイに形成された同期型の半導体メモリ装置であって：
　外部クロック信号を受信するクロック・レシーバを備え：
　複数の入力受信器を備え、それらの入力受信器によって、半導体メモリ装置に読み取り動作を遂行させる前記読み取り動作の指示をするオペレーション・コードが、外部クロック信号に同期して抽出受信されるよう、構成されており：
　前記読み取り動作の指示をするオペレーション・コードに応じて、データを前記外部クロック信号に同期して出力する複数の出力駆動器を備えている半導体メモリ装置」である点。
［相違点］
（１）前者が、単一の半導体ダイに形成されているのに対して、刊行物１に、そのような記載はない点。
（２）前者が、読み取り動作の指示をするオペレーション・コードに応じて出力データを半導体メモリ装置が出力するまでの、外部クロック信号のクロック数で表わした値を記憶する、プログラム可能なアクセス時間レジスタを備え、前記プログラム可能なアクセス時間レジスタへの前記値の記憶の指示をするオペレーション・コードが、前記メモリ装置の起動後の初期化シーケンス中に受信され、データを前記クロック数分の前記外部クロック信号のクロックの後に出力するのに対して、後者は、アクセス時間レジスタを備えていない点。
（３）前者が、出力データ量を特定するブロックサイズ情報が受信され、前記ブロックサイズ情報に対応する所定量のデータを出力するのに対して、後者は、ブロックサイズ情報を用いていない点。
３−２．当審の判断
　相違点（２）について検討する。
　刊行物２に、記憶装置において、共通バスのデータ幅を超えるデータをアクセスする場合に、高速にアクセスすることを目的として、中央処理装置から特定のコマンドを発行して、複数個の記憶装置にそれぞれ設けられている送受信タイミング設定回路に、共通バスを介して、互いに競合しない送信タイミングを設定し、その後、中央処理装置が特定の読出し命令を発行すると、データを送受信タイミング設定回路に設定されたタイミングに従って共通バスに送出することが記載されている。
　しかしながら、刊行物２に記載された送受信タイミング設定回路に設定される送信タイミングは、共通バスのデータ幅を超えるデータをアクセスする場合のアクセス高速化を目的として設定されるのであるから、データ量に応じて設定されることは明らかであり、アクセスすべきデータ量が定まっていない、記憶装置の起動後の初期化シーケンス中に設定されるものではない。
　それ故に、刊行物２に記載された事項を後者に適用したとしても、前者のように、アクセス時間レジスタへの設定値の記憶の指示をするオペレーション・コードが、メモリ装置の起動後の初期化シーケンス中に受信される構成は、当業者が容易に推考し得たものとは認められない。
　そして、半導体メモリ装置において、アクセス時間レジスタへの設定値の記憶の指示をするオペレーション・コードを、メモリ装置の起動後の初期化シーケンス中に受信することは、引用例３、４にも記載されておらず、また、周知の技術手段であるとも認められない。
　したがって、相違点（１）、（３）について検討するまでもなく、本願請求項１に係る発明は、刊行物１〜４に記載された発明に基いて、当業者が容易に発明をすることができたものとは認められない。
　
４．請求項２に係る発明について
　本願請求項２に係る発明と刊行物１に記載された発明とを対比すると、両者は少なくとも、
　本願請求項２に係る発明が、読み取り動作の指示をするオペレーション・コードはプリチャージ情報を含み、センス増幅器はデータを検出した後で自動的にプリチャージするか否かを前記読み取り動作の指示をするオペレーション・コードに含まれる前記プリチャージ情報により決定する回路を含んでいるのに対して、刊行物１に、プリチャージについての記載はない点
で相違している。
　そして、半導体メモリ装置において、オペレーション・コードにプリチャージ情報を含ませることは、刊行物２〜４にも記載されておらず、また、周知の技術手段であるとも認められない。
　したがって、本願請求項２に係る発明は、刊行物１〜４に記載された発明に基いて、当業者が容易に発明をすることができたものとは認められない。
　
５．請求項３〜２０に係る発明について
　上記のとおり、本願請求項１、２に係る発明が、いずれも、刊行物１〜４に記載された発明に基いて、当業者が容易に発明をすることができたものとは認められないのであるから、これらの発明を限定したものである本願請求項３〜２０に係る発明は、刊行物１〜４に記載された発明に基いて、当業者が容易に発明をすることができたものとは認められない。
　
６．まとめ
　以上のとおりであるから、原査定の拒絶の理由によって本願を拒絶すべきものとすることはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。