(57)【要約】【課題】ＥＥＰＲＯＭ及びその製造方法を提供する。【解決手段】メモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板の所定領域に活性領域を定義する素子分離膜パターンを形成し、活性領域上にトンネル領域を有するゲート絶縁膜を形成し、ゲート絶縁膜が形成された結果物上に第１導電膜を形成した後、第１導電膜をパターニングして素子分離膜パターンの上部面を露出させる開口部を形成する段階を含む。この時、開口部とこれに隣接する活性領域との間の距離を選択された開口部の下の素子分離膜パターンの幅によって変えるように形成する。【選択図】図７
2007165882.tif 000002
【特許請求の範囲】
【請求項１】
メモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板の所定領域に活性領域を定義する素子分離膜パターンを形成する段階と、
前記活性領域上にトンネル領域を有するゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜が形成された結果物上に、第１導電膜を形成する段階と、
前記第１導電膜をパターニングして、前記素子分離膜パターンの上部面を露出させる開口部を形成する段階とを含み、
前記開口部とこれに隣接する活性領域との間の距離を前記選択された開口部の下の素子分離膜パターンの幅によって変えることを特徴とするＥＥＰＲＯＭの製造方法。
【請求項２】
前記活性領域は外郭活性領域及び前記外郭活性領域の間に配置される内部活性領域を含み、
前記外郭活性領域の幅は前記メモリトランジスタ領域でより前記選択トランジスタ領域でさらに大きいことを特徴とする請求項１に記載のＥＥＰＲＯＭの製造方法。
【請求項３】
前記内部活性領域の幅は前記メモリトランジスタ領域及び前記選択トランジスタ領域において同一であることを特徴とする請求項２に記載のＥＥＰＲＯＭの製造方法。
【請求項４】
前記開口部を形成した後、
前記開口部が形成された結果物を覆うゲート層間絶縁膜及び第２導電膜を順に形成する段階と、
前記第２導電膜、前記ゲート層間絶縁膜及び前記第１導電膜をパターニングして、前記活性領域を横切るゲートパターンを形成する段階とをさらに含むことを特徴とする請求項１に記載のＥＥＰＲＯＭの製造方法。
【請求項５】
前記ゲートパターンは前記メモリトランジスタ領域に配置されるメモリゲートパターン及び前記選択トランジスタ領域に配置される選択ゲートパターンを含み、
前記開口部は前記メモリトランジスタ領域の素子分離膜パターン上に形成され、
前記メモリゲートパターンは前記開口部及び前記活性領域を横切ることを特徴とする請求項４に記載のＥＥＰＲＯＭの製造方法。
【請求項６】
前記開口部は前記メモリゲートパターンの両端に隣接する外郭開口部及び前記外郭開口部の間に配置される内部開口部を含み、
前記外郭開口部とこれに隣接する活性領域との間の距離は前記内部開口部とこれに隣接する活性領域との間の距離より大きいことを特徴とする請求項５に記載のＥＥＰＲＯＭの製造方法。
【請求項７】
前記ゲート絶縁膜を形成する段階は、
前記活性領域上に第１ゲート絶縁膜を形成する段階と、
前記第１ゲート絶縁膜をパターニングして、前記活性領域の上部面を露出させるトンネル領域を形成する段階と、
前記トンネル領域によって露出した活性領域上に第２ゲート絶縁膜を形成する段階とを含み、
前記トンネル領域は前記メモリトランジスタ領域に配置されることを特徴とする請求項１に記載のＥＥＰＲＯＭの製造方法。
【請求項８】
前記第１ゲート絶縁膜を形成する段階は熱酸化工程によってシリコン酸化膜を形成する段階を含み、
前記第２ゲート絶縁膜を形成する段階は酸素及び窒素の中の少なくとも一つ工程ガスを用いる熱酸化工程を利用して、前記トンネル領域によって露出した活性領域上にシリコン酸化膜及びシリコン酸化窒化膜の中の少なくとも一つを形成する段階を含むことを特徴とする請求項７に記載のＥＥＰＲＯＭの製造方法。
【請求項９】
メモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板の所定領域に活性領域を定義する素子分離膜パターンを形成する段階と、
前記活性領域上にトンネル領域を有するゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜が形成された結果物上に、第１導電膜を形成する段階と、
前記第１導電膜をパターニングして、前記素子分離膜パターンの上部面を露出させる開口部を形成する段階とを含み、
前記活性領域は外郭活性領域及び前記外郭活性領域の間に配置される内部活性領域を含み、
前記外郭活性領域の幅は前記メモリトランジスタ領域でより前記選択トランジスタ領域でさらに大きいことを特徴とするＥＥＰＲＯＭの製造方法。
【請求項１０】
前記内部活性領域の幅は前記メモリトランジスタ領域及び前記選択トランジスタ領域において同一であることを特徴とする請求項９に記載のＥＥＰＲＯＭの製造方法。
【請求項１１】
メモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板の所定領域に配置され、活性領域を定義する素子分離膜パターンと、
前記活性領域上に配置される第１導電パターンを具備し、前記メモリトランジスタ領域及び前記選択トランジスタ領域にそれぞれ配置されるメモリゲートパターン及び選択ゲートパターンと、
前記メモリ及び選択ゲートパターンと前記活性領域との間に介在するゲート絶縁膜とを含み、
前記メモリゲートパターンの第１導電パターンは互いに分離されて前記活性領域上に配置される複数個の浮遊ゲートパターンを含み、前記浮遊ゲートパターンがその両側に配置された前記素子分離膜パターンと重畳される領域の幅は前記素子分離膜パターンの幅によって変わることを特徴とするＥＥＰＲＯＭ。
【請求項１２】
前記浮遊ゲートパターンは前記メモリゲートパターンの両端に配置される外郭浮遊ゲートパターン及び前記外郭浮遊ゲートパターンの間に配置される内部浮遊ゲートパターンを含み、
前記外郭浮遊ゲートパターンがその両側に配置された素子分離膜パターンと重畳される領域の幅は前記外郭浮遊ゲートパターンの両側において互いに異なることを特徴とする請求項１１に記載のＥＥＰＲＯＭ。
【請求項１３】
前記外郭浮遊ゲートパターンは前記内部浮遊ゲートパターンに隣接する素子分離膜パターンと重畳される内部重畳領域及び前記内部浮遊ゲートパターンから離隔された素子分離膜パターンと重畳される外郭重畳領域を含み、
前記外郭重畳領域の幅は前記内部重畳領域の幅より大きいことを特徴とする請求項１２に記載のＥＥＰＲＯＭ。
【請求項１４】
前記内部浮遊ゲートパターンがその両側に配置された素子分離膜パターンと重畳される領域の幅は前記内部浮遊ゲートパターンの両側において同一であることを特徴とする請求項１２に記載のＥＥＰＲＯＭ。
【請求項１５】
前記活性領域は前記メモリゲートパターンの両端に隣接する外郭活性領域及び前記外郭活性領域の間に配置される内部活性領域を含み、
前記外郭活性領域の幅は前記メモリトランジスタ領域でより前記選択トランジスタ領域でさらに大きいことを特徴とする請求項１２に記載のＥＥＰＲＯＭ。
【請求項１６】
前記内部活性領域の幅は前記メモリトランジスタ領域及び前記選択トランジスタ領域において同一であることを特徴とする請求項１５に記載のＥＥＰＲＯＭ。
【請求項１７】
前記メモリゲートパターン及び選択ゲートパターンは前記第１導電パターン上に順に積層されたゲート層間絶縁膜パターン及び第２導電膜パターンを具備し、
前記選択ゲートパターンの第１導電パターンは前記ゲート層間絶縁膜パターンと前記素子分離膜を分離させることを特徴とする請求項１１に記載のＥＥＰＲＯＭ。
【請求項１８】
前記ゲート絶縁膜は前記メモリトランジスタ領域の活性領域に配置されるトンネル領域を具備し、前記トンネル領域のゲート絶縁膜はその周辺のゲート絶縁膜に比べて薄い厚さを有することを特徴とする請求項１１に記載のＥＥＰＲＯＭ。
【請求項１９】
前記ゲート絶縁膜はシリコン酸化膜及びシリコン酸化窒化膜の中の少なくとも一つで形成され、前記トンネル領域のゲート絶縁膜はシリコン酸化窒化膜を含む絶縁膜で形成されることを特徴とする請求項１８に記載のＥＥＰＲＯＭ。
【請求項２０】
メモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板の所定領域に配置され、活性領域を定義する素子分離膜パターンと、
前記メモリトランジスタ領域及び前記選択トランジスタ領域にそれぞれ配置されるメモリゲートパターン及び選択ゲートパターンと、
前記メモリ及び選択ゲートパターンと前記活性領域の間に介在するゲート絶縁膜とを含み、
前記活性領域は前記メモリゲートパターンの両端に隣接する外郭活性領域及び前記外郭活性領域の間に配置される内部活性領域を含み、前記外郭活性領域の幅は前記メモリトランジスタ領域でより前記選択トランジスタ領域でさらに大きいことを特徴とするＥＥＰＲＯＭ。
【請求項２１】
前記内部活性領域の幅は前記メモリトランジスタ領域及び前記選択トランジスタ領域において同一であることを特徴とする請求項２０に記載のＥＥＰＲＯＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、より具体的には一定の電気的特性を有するセルを具備するＥＥＰＲＯＭ及びその製造方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）は電源供給に関係なしに貯蔵された情報を維持することができる不揮発性メモリ装置の一種類として、ロム（ＲＯＭ; Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）と異なり、貯蔵された情報を電気的に高速、かつ容易に変更することができる。ＥＥＰＲＯＭは大きく、フラッシュメモリ装置とＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ ｇａｔｅ Ｔｕｎｎｅｌ Ｏｘｉｄｅ）型のメモリ装置とに区分することができる。ＦＬＯＴＯＸ型のＥＥＰＲＯＭの単位メモリセルは、情報貯蔵のためのメモリトランジスタ及びメモリトランジスタへの電気的アクセス（ｅｌｅｃｔｒｉｃ ａｃｃｅｓｓ）を制御する選択トランジスタを具備する。
【０００３】
一方、ＦＬＯＴＯＸ型のＥＥＰＲＯＭの集積度が増加するに伴なって、従来発見されなかった技術的問題がこれを製造する過程において新たに発見されている。例えば、パターン密度の差による物理的／光学的／化学的効果の差は（従来には現われなかった）メモリセルの電気的特性の不均一をもたらす原因になっている。次に、図面を参照して、このようなパターン密度の差による技術的問題に対してさらに説明する。
【０００４】
図１Ａは従来技術によるＦＬＯＴＯＸ型のＥＥＰＲＯＭのセルアレイの一部を示す平面図であり、図１Ｂないし図１Ｄはそれぞれ図１ＡのＩ‐Ｉ'、ＩＩ‐ＩＩ'及びＩＩＩ‐ＩＩＩ'に沿って切断した断面を示す工程断面図である。
【０００５】
図１Ａないし図１Ｄを参照すれば、半導体基板１０の所定領域に活性領域ＡＣＴを定義する素子分離膜パターン２０が配置される。半導体基板１０はセルアレイ領域（ｃｅｌｌ ａｒｒａｙ ｒｅｇｉｏｎ; ＣＡＲ）及び周辺回路領域（ｐｅｒｉｐｈｅｒａｌ ｒｅｇｉｏｎ）を含み、セルアレイ領域ＣＡＲはメモリトランジスタが配置されるメモリトランジスタ領域（ｍｅｍｏｒｙ ｔｒａｎｓｉｓｔｏｒ ｒｅｇｉｏｎ; ＭＴＲ）及び選択トランジスタが配置される選択トランジスタ領域（ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ ｒｅｇｉｏｎ; ＳＴＲ）を含む。
【０００６】
活性領域ＡＣＴの上部には素子分離膜パターン２０を横切るゲートパターンが配置される。ゲートパターンは順に積層された第１導電パターン５１、ゲート層間絶縁膜パターン５２及び第２導電パターン５３で構成され、メモリトランジスタ領域ＭＴＲに配置されるメモリゲートパターンＭＧ及び選択トランジスタ領域ＳＴＲに配置される選択ゲートパターンＳＧを含む。
【０００７】
メモリゲートパターンＭＧの第１導電パターン５１は情報貯蔵のための浮遊ゲートパターンとして用いるため、周辺の導電パターンから電気的に孤立する。このような電気的孤立のために、メモリゲートパターンＭＧの第１導電パターン５１は図１Ａに示したように、素子分離膜パターン２０の上部面を露出させる開口部４０によって互いに空間的に分離される。結果的に、メモリゲートパターンＭＧは複数個の孤立した第１導電パターン５１を含み、ゲート層間絶縁膜パターン５２はこのような孤立した第１導電パターン５１を覆う。これに対して、選択ゲートパターンＳＧの第１導電パターン５１は断絶される領域なしに素子分離膜パターン２０の上部を横切る。
【０００８】
ゲートパターンの下にはゲート絶縁膜３０が配置される。この時、メモリゲートパターンＭＧの下のゲート絶縁膜３０は周辺より薄い厚さを有するトンネル領域ＴＲを含む。書き込みの間、トンネル領域ＴＲでは浮遊ゲートパターンに電荷が注入されるトンネリング現像が発生する。浮遊ゲートパターンに注入された電荷の量はメモリトランジスタのチャンネル電位に影響を及ぼすため、メモリトランジスタに貯蔵された情報を決定する。
【０００９】
トンネル領域ＴＲの下にはトンネル不純物領域６０Ｔが形成され、ゲートパターンの両側の活性領域ＡＣＴにはメモリ及び選択トランジスタのソース／ドレイン電極として用いられる不純物領域６０ＳＤが形成される。一方、従来技術によると、不純物領域６０ＳＤの一方側には不純物領域６０ＳＤとは異なる導電型を有するハロ領域（ｈａｌｏ ｒｅｇｉｏｎ）を形成することができる。ハロ領域（図示さない）は周辺回路領域に形成されるトランジスタのパンチスルー（ｐｕｎｃｈ‐ｔｈｒｏｕｇｈ）を防止するために形成されるが、セルアレイ領域ＣＡＲに形成することもできる。不純物領域６０ＳＤ及びハロ領域はゲートパターンをイオンマスクとして用いるイオン注入工程９０によって形成される。
【００１０】
一方、素子分離膜パターン２０を形成する段階は半導体基板１０を異方性エッチングしてトレンチ１５を形成した後、トレンチ１５を満たす絶縁膜を形成する段階を含む。この時、トレンチ１５はパターン密度の差による物理的／化学的影響の差（すなわち、ローディング効果（ｌｏａｄｉｎｇ ｅｆｆｅｃｔ））によって、その側壁の傾斜が変わる可能性がある。例えば、トレンチ側壁の傾斜角は素子分離膜パターン２０の幅が狭い領域（以下、内部領域（ｉｎｎｅｒ ｒｅｇｉｏｎ、 ＩＲ））でよりその幅が広い領域（以下、外郭領域（ｏｕｔｅｒ ｒｅｇｉｏｎ、 ＯＲ））でより大きくなり得る（即ち、θ１＞θ２）。外郭領域ＯＲにおいてのトレンチ１５のこのような側壁傾斜角の増加は不純物領域６０ＳＤ及びハロ領域の形成のためのイオン注入工程において注入される不純物が活性領域に浸透する経路の長さを減らすため、セルの電気的特性を変化させるという問題を発生させる。
【００１１】
特に、従来技術によると、第１導電パターン５１を形成する段階は活性領域ＡＣＴを覆う第１導電膜を形成した後、これをパターニングして素子分離膜パターン２０の上部面を露出させる開口部４０の形成段階及び開口部４０が形成された第１導電膜を再度パターニングするゲートパターニング段階を含む。しかし、ゲートパターニング段階は開口部４０によって露出した素子分離膜パターン２０をエッチングするため、図１Ｄに示したように、溝領域２５が形成され得る。溝領域２５は不純物の浸透経路の長さｄ１、ｄ２をさらに減らすため、不純物の浸透によるセルの電気的特性の変化はより大きくなる。
【００１２】
図２は不純物の浸透によって誘発されるＥＥＰＲＯＭセルの電気的特性の変化を示すグラフである。
【００１３】
図２を参照すると、従来技術の方法で製作されたＥＥＰＲＯＭのセルに対して動作電圧を測定した。一つのワードラインに連結された８個のセルの動作電圧Ｌｖｃｃを測定した場合（図面番号Ｄ１参照）、その平均値は１．５４４ボルト（Ｖ）であった。これに対して、外郭領域ＯＲに隣接したセル（以下、エッジセル（ｅｄｇｅ ｃｅｌｌ））を除外した７個のセルの動作電圧を測定した場合（図面番号Ｄ２参照）、その平均値は１．４５６ボルト（Ｖ）であった。結果的に、エッジセルは動作電圧特性が他のセルと明らかな差を有することを分かる。エッジセルと他のセルとの構造的の差を考慮すれば、エッジセルでのこのような電気的特性の変化は（前記のパターン密度の差によるトレンチ側壁の傾斜角の差及び溝領域による不純物の浸透経路の短縮による）不純物浸透の結果ということが分かる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の技術的課題は、ＥＥＰＲＯＭのエッジセルが不均一な電気的特性を有する問題を解決することができるＥＥＰＲＯＭの製造方法を提供することにある。
【００１５】
本発明の他の技術的課題は、エッジセルが不均一な電気的特性を有する問題を解決することができるＥＥＰＲＯＭを提供することにある。
【課題を解決するための手段】
【００１６】
前記技術的の課題を達成するために、本発明は開口部とこれに隣接する活性領域との間の距離を開口部の下の素子分離膜パターンの幅によって変えるように形成するＥＥＰＲＯＭの製造方法を提供する。
【００１７】
この方法はメモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板の所定領域に活性領域を定義する素子分離膜パターンを形成し、前記活性領域上にトンネル領域を有するゲート絶縁膜を形成し、前記ゲート絶縁膜が形成された結果物上に第１導電膜を形成した後、前記第１導電膜をパターニングして前記素子分離膜パターンの上部面を露出させる開口部を形成する段階を含む。この時、前記開口部とこれに隣接する活性領域との間の距離は前記選択された開口部の下の素子分離膜パターン幅によって変わるように形成される。
【００１８】
前記活性領域は外郭活性領域及び前記外郭活性領域との間に配置される内部活性領域を含む。本発明の一実施形態によれば、前記外郭活性領域の幅は前記メモリトランジスタ領域でより前記選択トランジスタ領域でさらに大きく形成される。これに対して、前記内部活性領域の幅は前記メモリトランジスタ領域及び前記選択トランジスタ領域において同一に形成される。
【００１９】
本発明によれば、前記開口部を形成した後、前記開口部が形成された結果物を覆うゲート層間絶縁膜及び第２導電膜を順に形成し、前記第２導電膜、前記ゲート層間絶縁膜及び前記第１導電膜をパターニングして、前記活性領域を横切るゲートパターンを形成する段階をさらに含むことができる。
【００２０】
前記ゲートパターンは前記メモリトランジスタ領域に配置されるメモリゲートパターン及び前記選択トランジスタ領域に配置される選択ゲートパターンを含む。この時、前記開口部は前記メモリトランジスタ領域の素子分離膜パターン上に形成され、前記メモリゲートパターンは前記開口部及び前記活性領域を横切るように形成される。
【００２１】
前記開口部は前記メモリゲートパターンの両端に隣接する外郭開口部及び前記外郭開口部との間に配置される内部開口部を含む。本発明の一実施形態によれば、前記外郭開口部とこれに隣接する活性領域との間の距離は前記内部開口部とこれに隣接する活性領域との間の距離より大きく形成される。
【００２２】
本発明の実施形態によれば、前記ゲート絶縁膜を形成する段階は前記活性領域上に第１ゲート絶縁膜を形成し、前記第１ゲート絶縁膜をパターニングして前記活性領域の上部面を露出させるトンネル領域を形成した後、前記トンネル領域によって露出した活性領域上に第２ゲート絶縁膜を形成する段階を含む。この時、前記トンネル領域は前記メモリトランジスタ領域に配置される。
【００２３】
一方、前記第１ゲート絶縁膜を形成する段階は熱酸化工程によってシリコン酸化膜を形成する段階を含み、前記第２ゲート絶縁膜を形成する段階は酸素及び窒素の中の少なくとも一つ工程ガスを用いる熱酸化工程を利用して、前記トンネル領域によって露出した活性領域上にシリコン酸化膜及びシリコン酸化窒化膜の中の少なくとも一つを形成する段階を含むことができる。
【００２４】
前記技術的課題を達成するために、本発明は浮遊ゲートパターンとその両側に配置された素子分離膜パターンと重畳される領域の幅は素子分離膜パターンの幅によって変わるＥＥＰＲＯＭを提供する。このＥＥＰＲＯＭはメモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板の所定領域に配置されて活性領域を定義する素子分離膜パターン、前記活性領域上に配置される第１導電パターンを具備し、前記メモリトランジスタ領域及び前記選択トランジスタ領域にそれぞれ配置されるメモリゲートパターン及び選択ゲートパターン及び前記メモリ及び選択ゲートパターンと前記活性領域との間に介在するゲート絶縁膜を含む。この時、前記メモリゲートパターンの第１導電パターンは互いに分離されて前記活性領域上に配置される複数個の浮遊ゲートパターンを含み、前記浮遊ゲートパターンとその両側に配置された前記素子分離膜パターンと重畳される領域の幅は前記素子分離膜パターンの幅によって変わるように形成される。
【００２５】
本発明の一実施形態によれば、前記浮遊ゲートパターンは前記メモリゲートパターンの両端に配置される外郭浮遊ゲートパターン及び前記外郭浮遊ゲートパターンとの間に配置される内部浮遊ゲートパターンを含む。この時、前記外郭浮遊ゲートパターンがその両側に配置された素子分離膜パターンと重畳される領域の幅は前記外郭浮遊ゲートパターンの両側で互いに異なるように形成される。
【００２６】
本発明の一実施形態によれば、前記外郭浮遊ゲートパターンは前記内部浮遊ゲートパターンに隣接する素子分離膜パターンと重畳される内部重畳領域及び前記内部浮遊ゲートパターンから離隔された素子分離膜パターンと重畳される外郭重畳領域を含む。この時、前記外郭重畳領域の幅は前記内部重畳領域の幅より大きい。これに反して、前記内部浮遊ゲートパターンがその両側に配置された素子分離膜パターンと重畳される領域の幅は前記内部浮遊ゲートパターンの両側において同一である。
【００２７】
前記活性領域は前記メモリゲートパターンの両端に隣接する外郭活性領域及び前記外郭活性領域の間に配置される内部活性領域を含む。この時、前記外郭活性領域の幅は前記メモリトランジスタ領域でより前記選択トランジスタ領域でさらに大きい。これに対して、前記内部活性領域の幅は前記メモリトランジスタ領域及び前記選択トランジスタ領域において同一である。
【００２８】
また、前記メモリゲートパターン及び選択ゲートパターンは前記第１導電パターン上に順に積層されたゲート層間絶縁膜パターン及び第２導電膜パターンを具備する。この時、前記選択ゲートパターンの第１導電パターンは前記ゲート層間絶縁膜パターンと前記素子分離膜とを分離させるように形成される。
【００２９】
本発明の一実施形態によれば、前記ゲート絶縁膜は前記メモリトランジスタ領域の活性領域に配置されるトンネル領域を具備し、前記トンネル領域のゲート絶縁膜はその周辺のゲート絶縁膜に比べて薄い厚さで形成される。この時、前記ゲート絶縁膜はシリコン酸化膜及びシリコン酸化窒化膜の中の少なくとも一つで形成される。
【発明の効果】
【００３０】
本発明によれば、浮遊ゲート電極の分離のための開口部とここに隣隣接する活性領域の間の距離は選択された開口部の下に配置される素子分離膜パターンの幅によって変わる。例えば、前記開口部と活性領域との間の距離は複数個のセルで構成されるブロック内部でより前記ブロック間の補助的領域でさらに大きく形成される。このように開口部と活性領域との間の距離を開口部の位置に応じて変更するによって、後続の不純物注入工程において不純物が外郭活性領域に浸透する問題を最小化することができる。これに加えて、前記開口部と活性領域との間の距離は浮遊ゲート電極の幅を決定するため、本発明によるＥＥＰＲＯＭのセルカップリングの割合は増加することができる。このような不純物の浸透防止及びセルカップリングの割合の増加はＥＥＰＲＯＭの書き込み動作のマージンを改善するだけでなく、セルの電気的特性の位置依存的の不均一を解決するに寄与する。
【００３１】
また、本発明によれば、前記活性領域の幅はメモリトランジスタ領域と選択トランジスタ領域とで互いに異なる可能性がある。例えば、前記補助的領域に隣接する外郭活性領域の幅は前記メモリトランジスタ領域でより前記選択トランジスタ領域でさらに大きく、前記補助的領域から離隔された内部活性領域の幅は前記メモリトランジスタ領域と前記選択トランジスタ領域において同一である。このような活性領域幅の位置依存的の変化はセルの電気的特性の位置依存的の不均一を減らすのに寄与する。
【００３２】
結果的に、本発明によれば、パターン密度の変化による位置依存的の特性変化が最小化されたＥＥＰＲＯＭを製作することができる。
【発明を実施するための最良の形態】
【００３３】
以上の本発明の目的、他の目的、特徴及び利点は添付の図面と係わる以下の望ましい実施形態を通じて容易に理解されるであろう。しかし、本発明はここで説明する実施形態に限定されず、他の形態で具体化することもできる。なお、ここで紹介する実施形態は開示された内容が完全に理解することができるように、そして当業者に本発明の思想が充分に伝達されるようにするために提供されるものである。
【００３４】
本明細書において、ある膜が他の膜または基板上にあると言及される場合には、それは他の膜または基板上に直接形成する場合、またはこれらとの間に第３の膜が介在する場合をも意味する。また、図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。また、本明細書の多様な実施形態で第１、第２、第３などの用語が多様な領域、膜などを記述するために用いられているが、これら領域、膜はこのような用語によって限定されるものではない。この用語は単に、どの所定領域または膜を他の領域または膜と区別させるために用いられただけである。したがって、ある一実施形態で第１膜質と言及された膜質が他の実施形態では第２膜質と言及される場合もある。ここに説明されて例示される各実施形態はそれの相補的な実施形態も含む。
【００３５】
図３Ａないし図６Ａは本発明によるＥＥＰＲＯＭの製造方法を説明するための平面図として、セルアレイ領域の一部を示す。図３Ｂないし図６Ｂ及び図３Ｃないし図６Ｃはそれぞれ図３Ａないし図６ＡのＩ‐Ｉ'及びＩＩ‐ＩＩ'に沿って切断した断面を示す工程断面図である。
【００３６】
図３Ａないし図３Ｃを参照すると、半導体基板１００の所定領域に活性領域ＡＣＴを定義する素子分離膜パターン１１０を形成する。半導体基板１００はセルアレイ領域（ｃｅｌｌ ａｒｒａｙ ｒｅｇｉｏｎ; ＣＡＲ）及び周辺回路領域（ｐｅｒｉｐｈｅｒａｌ ｒｅｇｉｏｎ）を含み、セルアレイ領域ＣＡＲは情報貯蔵のためのメモリトランジスタが配置されるメモリトランジスタ領域（ｍｅｍｏｒｙ ｔｒａｎｓｉｓｔｏｒ ｒｅｇｉｏｎ; ＭＴＲ）及びメモリトランジスタへの電気的のアクセスを制御する選択トランジスタが配置される選択トランジスタ領域（ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ ｒｅｇｉｏｎ; ＳＴＲ）を含む。
【００３７】
素子分離膜パターン１１０は浅いトレンチ素子分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ; ＳＴＩ）技術を用いて形成することができる。より具体的には、素子分離膜パターン１１０を形成する段階は活性領域ＡＣＴを限定するトレンチ１０５を形成した後、トレンチ１０５を満たす絶縁膜を形成する段階を含む。この時、トレンチ１０５を形成する段階は活性領域ＡＣＴを定義するトレンチマスクパターン（図示さない）を形成した後、これをエッチングマスクとして用いて半導体基板１００を異方性エッチングする段階を含む。以後、トレンチマスクパターンの上部面が露出するまで絶縁膜をエッチングして素子分離膜パターン１１０を完成した後、トレンチマスクパターンを除去して前記活性領域を露出させる。
【００３８】
しかし、従来技術で説明したように、パターン密度の差による物理的／化学的影響の差（すなわち、ローディング効果（ｌｏａｄｉｎｇ ｅｆｆｅｃｔ））によって、記トレンチ１０５の側壁の傾斜が変わり得る。例えば、トレンチ１０５または素子分離膜パターン１１０の側壁の傾斜角はトレンチ１０５の幅が狭い領域でよりその幅が広い領域でさらに大きくなる。本発明によれば、セルアレイ領域ＣＡＲは複数個のセルで構成され、素子分離膜パターン１１０によって分離される複数個のブロックＢＬを含む。この時、ブロックＢＬとの間には配線連結のための領域（例えば、ゲートコンタクト領域）などのような補助的領域ＡＲが配置されるため、この領域ＡＲにおいて素子分離膜パターン１１０の幅は各ブロックＢＬ内に形成される素子分離膜パターン１１０の幅より広い。その結果、補助的領域ＡＲに形成される素子分離膜パターンの側壁傾斜角（θ１）は示したようにブロックＢＬの内部に形成される素子分離膜パターンの側壁傾斜角（θ２）より大きい（すなわち、θ１＞θ２）。
【００３９】
一方、本発明によれば、補助的領域ＡＲに隣接した活性領域(以下、外郭活性領域)の幅はメモリトランジスタ領域ＭＴＲでより選択トランジスタ領域ＳＴＲでさらに大きい。これに対して、補助的領域ＡＲから離隔されてブロックＢＬの内部に配置される活性領域（以下、内部活性領域）はメモリトランジスタ領域ＭＴＲ及び選択トランジスタ領域ＳＴＲにおいて同一の幅を有する。このような活性領域ＡＣＴの幅の補助的領域ＡＲからの距離依存性は、以後より詳細に説明するように、セルの電気的特性の均一性を向上させるのに寄与する。
【００４０】
活性領域ＡＣＴが形成された結果物上にゲート絶縁膜１２０を形成する。ゲート絶縁膜１２０を形成する段階は活性領域ＡＣＴの上に第１ゲート絶縁膜を形成し、第１ゲート絶縁膜をパターニングして活性領域の上部面を露出させるトンネル領域（Ｔｕｎｎｅｌ ｒｅｇｉｏｎ; ＴＲ）を形成した後、トンネル領域ＴＲによって露出した活性領域上に第２ゲート絶縁膜を形成する段階を含む。トンネル領域ＴＲはメモリトランジスタ領域ＭＴＲ内に形成され、その面積はメモリトランジスタ領域ＭＴＲと活性領域ＡＣＴの重畳領域の面積より小さい。
【００４１】
第１ゲート絶縁膜は活性領域ＡＣＴの上部面を熱酸化させる方法によって形成するのが望ましく、その結果、第１ゲート絶縁膜はシリコン酸化膜からなる。第２ゲート絶縁膜はトンネル領域ＴＲによって露出した活性領域ＡＣＴ上にシリコン酸化膜（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）及びシリコン窒化膜（ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ）を順に形成する段階を含むことができる。第２ゲート絶縁膜のためのシリコン酸化膜は熱酸化工程（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）を利用して形成することができ、第２ゲート絶縁膜のためのシリコン酸化窒化膜は酸素及び窒素を含む工程ガスを使用する熱酸化工程を利用して形成することができる。一方、第２ゲート絶縁膜が熱酸化工程を通じて形成されるという点で、第２ゲート絶縁膜がトンネル領域ＴＲの周辺に残存する第１ゲート絶縁膜の上部にも形成することができるのは自明である。
【００４２】
一方、前記のゲート絶縁膜１２０の形成方法によれば、ゲート絶縁膜１２０の厚さは前述したようにトンネル領域ＴＲの周辺でよりトンネル領域ＴＲでさらに薄い。ＥＥＰＲＯＭの書き込み動作のための電圧条件においてトンネリング現像が有効に発生することができるように、トンネル領域ＴＲにおいてのゲート絶縁膜１２０は約１０ないし１００オングストローム(Å)の薄い厚さで形成される。
【００４３】
これに加えて、第２ゲート絶縁膜を形成する前に、トンネル不純物領域２１０を形成するための所定のイオン注入工程を実施することができる。トンネル不純物領域２１０はトンネル領域ＴＲの下の活性領域ＡＣＴの内に形成され、このような局所的形成のためにイオン注入工程は所定のイオン注入マスクを用いることができる。イオン注入マスクはトンネル領域ＴＲを定義するのに利用されるエッチングマスクとは同一であり得るが、二つの工程は互いに異なるマスクを用いることが望ましい。また、トンネル不純物領域２１０は半導体基板１００とは異なる導電型を有するように形成される。
【００４４】
図４Ａないし図４Ｃを参照すると、ゲート絶縁膜１２０が形成された結果物上に第１導電膜１３０を形成する。第１導電膜１３０は蒸着工程によって形成される多結晶シリコン膜であることが望ましい。第１導電膜１３０は後続工程によってメモリトランジスタの浮遊ゲート電極及び選択トランジスタのゲート電極として用いられる。周知のように、浮遊ゲート電極は電気的に孤立した導電パターンであり、電源供給の有無と関係なしにトンネル領域ＴＲによって注入された電荷を貯蔵する。
【００４５】
次に、第１導電膜１３０をパターニングしてメモリトランジスタ領域ＭＴＲで素子分離膜パターン１１０の上部面を露出させる開口部１３５Ｏ、１３５Ｉを形成する。開口部１３５Ｏ、１３５Ｉは浮遊ゲート電極の電気的孤立のために形成される。より具体的に説明すれば、浮遊ゲート電極のこのような電気的孤立のために、開口部１３５Ｏ、１３５Ｉが形成された第１導電膜１３０は後続ゲートパターニング段階で素子分離膜パターン１１０を横切る方向にパターニングされる。
【００４６】
この時、開口部１３５Ｏ、１３５Ｉは、位置によって、補助的領域ＡＲの素子分離膜パターン１１０上に配置される外郭開口部１３５Ｏ及びブロック内部の素子分離膜パターン１１０上に配置される内部開口部１３５Ｉと区分することができる。本発明によれば、外郭開口部１３５Ｏとこれに隣接する活性領域ＡＣＴ（すなわち、外郭活性領域）との間の距離Ｌ１は内部開口部１３５Ｉとここに隣接する活性領域ＡＣＴ（すなわち、内部活性領域）との間の距離Ｌ２より大きい。
【００４７】
このような外郭開口部１３５Ｏと外郭活性領域との間の増加した間隔は上述のトレンチ１０５の側壁傾斜と係わるセルの電気的特性の不均一を改善するのに寄与する。このような効果に対しては、以下で図５Ａないし図５Ｃを参照してより詳細に説明する。
【００４８】
図５Ａないし図５Ｃを参照すると、開口部１３５Ｏ、１３５Ｉが形成された結果物上に、ゲート層間絶縁膜及び第２導電膜を順に形成する。ゲート層間絶縁膜はシリコン酸化膜及びシリコン窒化膜の中で選択された少なくとも一つで形成することができる。例えば、ゲート層間絶縁膜は順に積層されたシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜で形成することができる。第２導電膜は多結晶シリコン膜を含む導電性物質で形成することができる。例えば、第２導電膜は順に積層された多結晶シリコン膜及びタングステンシリサイド膜で形成することができる。
【００４９】
続いて、第２導電膜、ゲート層間絶縁膜及び第１導電膜１３０を順にパターニングして、順に積層された第１導電パターン１４１、ゲート層間絶縁膜パターン１４２及び第２導電パターン１４３からなるゲートパターンを形成する。この時、ゲートパターンは素子分離膜パターン１１０を横切るように形成される。
【００５０】
一方、ゲートパターンはメモリトランジスタ領域ＭＴＲに配置されるメモリゲートパターンＭＧ及び選択トランジスタ領域ＳＴＲに配置される選択ゲートパターンＳＴに分類することができる。メモリゲートパターンＭＧは開口部１３５Ｏ、１３５Ｉを活性領域ＡＣＴに垂直方向に横切るように形成される。その結果、メモリゲートパターンＭＧの第１導電パターン１４１は、前記のように、電気的に孤立し、情報貯蔵のための浮遊ゲート電極（ｆｌｏａｔｉｎｇ ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）として用いることができる。この時、トンネル領域ＴＲはメモリトランジスタ領域ＭＴＲに形成されるため、メモリトランジスタ領域ＭＴＲに形成されるメモリゲートパターンＭＧはトンネル領域ＴＲの上部に配置される。
【００５１】
メモリゲートパターンＭＧに反して、選択ゲートパターンＳＧの第１導電パターン１４１は開口部１３５Ｏ、１３５Ｉによって断絶されず、活性領域ＡＣＴ及び素子分離膜パターン１１０の上部を横切る。すなわち、選択ゲートパターンＳＧの第１導電パターン１４１は素子分離膜パターン１１０とゲート層間絶縁膜パターン１４２とを分離させる。その結果、選択ゲートパターンＳＧの第１導電パターン１４１は選択トランジスタのゲート電極として用いることができる。本発明の一実施形態によれば、選択ゲートパターンＳＧの第１及び第２導電パターン１４１、１４３は補助的領域ＡＲで電気的に連結することができる。本発明の他の実施形態によれば、第１及び第２導電パターン１４１、１４３の電気的連結のために層間絶縁膜パターン１４２は選択ゲートパターンＳＧでエッチングまたは除去することができる（図示しない）。
【００５２】
以後、ゲートパターンをイオン注入マスクとして用いるイオン注入工程を実施して、活性領域ＡＣＴにメモリ及び選択トランジスタのソース／ドレイン電極として用いる不純物領域２２０を形成する。不純物領域２２０は半導体基板１００と異なる導電型を有するように形成される。不純物領域２２０を形成する間、ゲートパターンＭＧ、ＳＧの側壁にスペーサを形成する段階をさらに実施することができる。これに加えて、活性領域ＡＣＴにはハロ領域の形成のための不純物を注入することができる。従来技術において説明したように、ハロ領域は周辺回路領域に形成されるトランジスタのパンチ-スルー（ｐｕｎｃｈ‐ｔｈｒｏｕｇｈ）を防止するために形成される。従来技術によれば、不純物領域２２０及びハロ領域の形成のために注入される不純物は活性領域ＡＣＴに浸透してセルの電気的特性を変化させる問題を発生させた。しかし、本発明によれば、外郭開口部１３５Ｏと外郭活性領域との間の間隔の増加によって、このような不純物の浸透によるセルの電気的特性の変化は最小化することができる。
【００５３】
より具体的に、セルの電気的特性の変化は１）パターン密度の差によって外郭活性領域の側壁が傾くように形成される問題及び２）傾いた側壁によって不純物の浸透経路の長さが短くなる問題が組み合わされた結果である。このような点において、前記のように、外郭開口部１３５Ｏと外郭活性領域との間の間隔を増加させる場合、不純物の浸透経路の長さが増加するため、セルの電気的特性の変化は最小化することができる。特に、外郭開口部１３５Ｏは補助的領域ＡＲに形成されるという点で、ＥＥＰＲＯＭの集積度での損失はない。
【００５４】
図６Ａないし図６Ｃを参照すると、不純物領域２２０が形成された結果物上に、層間絶縁膜１６０を形成する。層間絶縁膜１６０はシリコン酸化膜などのような絶縁性物質で形成することができる。層間絶縁膜１６０をパターニングして、所定領域で活性領域の上部面を露出させるコンタクトホール１６５を形成する。コンタクトホール１６５はメモリゲートパターンＭＧ及び選択ゲートパターンＳＧの上部面を露出させるように形成することもできる。以後、コンタクトホール１６５を満たし、不純物領域２２０またはゲートパターンにそれぞれ接続するコンタクトプラグ１７０を形成する。
【００５５】
図７は本発明によるＥＥＰＲＯＭを説明するための平面図であり、より詳細には図６Ａに示したセルアレイ領域の一部分９９を示す。
【００５６】
図６Ａないし図６Ｃ及び図７を参照すると、本発明によるＥＥＰＲＯＭは半導体基板１００の所定領域に配置されて活性領域ＡＣＴを限定する素子分離膜パターン１１０を具備する。半導体基板１００はセルアレイ領域ＣＡＲ及び周辺回路領域を含み、セルアレイ領域ＣＡＲは複数個のセルで構成されるブロックＢＬ及びブロックＢＬの間に配置される補助的領域ＡＲを含む。セルはメモリトランジスタが配置されるメモリトランジスタ領域ＭＴＲ及び選択トランジスタが配置される選択トランジスタ領域ＳＴＲを含む。
【００５７】
活性領域ＡＣＴは位置によって、補助的領域ＡＲに隣接するように配置される外郭活性領域ＯＡＣＴ及びブロック内部に配置される内部活性領域ＩＡＣＴに区分することができる。本発明によれば、内部活性領域ＩＡＣＴの幅はメモリトランジスタ領域ＭＴＲ及び選択トランジスタ領域ＳＴＲにおいて互いに同一であるが、外郭活性領域ＯＡＣＴの幅は二つの領域ＭＴＲ、ＳＴＲにおいて互いに異なりうる。より具体的には、図７に示したように、外郭活性領域ＯＡＣＴの幅はメモリトランジスタ領域ＭＴＲでより選択トランジスタ領域ＳＴＲでさらに大きい。（すなわち、Ｗ１＜Ｗ２）。この時、外郭活性領域ＯＡＣＴ及び内部活性領域ＩＡＣＴの幅はメモリトランジスタ領域ＭＴＲにおいて同一であるのが望ましい。結果的に、選択トランジスタ領域ＳＴＲにおいて、外郭活性領域ＯＡＣＴの幅は内部活性領域ＩＡＣＴの幅より大きい。
【００５８】
選択トランジスタ領域ＳＴＲでのこのような幅に関する差はセルの電気的特性の差を減らすのに寄与する。より具体的には、前記によれば、外郭活性領域ＯＡＣＴに配置される選択トランジスタは内部活性領域ＩＡＣＴに配置される選択トランジスタに比べてより広いチャンネル幅を有する。本発明の一実施形態によれば、このようなチャンネル幅の差を調節するによって、外郭活性領域ＯＡＣＴと内部活性領域ＩＡＣＴに配置されるセルの電気的特性の差は減少しうる。
【００５９】
活性領域ＡＣＴ上には素子分離膜パターン１１０を横切るゲートパターンＭＧ、ＳＧが配置され、ゲートパターンと活性領域ＡＣＴとの間にはゲート絶縁膜１２０が配置される。ゲートパターンは順に積層された第１導電パターン１４１、ゲート層間絶縁膜パターン１４２及び第２導電パターン１４３からなる。第１導電パターン１４１は多結晶シリコン膜であり、ゲート層間絶縁膜パターン１４２はシリコン酸化膜及びシリコン窒化膜の中の選択された少なくとも一つ絶縁膜であり、第２導電パターン１４３は多結晶シリコン膜、金属膜及びシリサイド膜のうちの選択された少なくとも一つ導電膜であり得る。
【００６０】
ゲートパターンの間にはメモリトランジスタ及び選択トランジスタのソース／ドレイン電極として用いられる不純物領域２２０が形成される。不純物領域２２０は低濃度の不純物領域及び高濃度の不純物領域を含むことができる。この時、不純物領域２２０は高濃度の不純物領域が低濃度の不純物領域によって取り囲まれるＤＤＤ構造（ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ｄｒａｉｎ（ＤＤＤ）ｓｔｒｕｃｔｕｒｅ）であるのが望ましい。
【００６１】
本発明によれば、ゲートパターンは位置によって、メモリトランジスタ領域ＭＴＲに配置されるメモリゲートパターンＭＧ及び選択トランジスタ領域ＳＴＲに配置される選択ゲートパターンＳＧに区分することができる。メモリゲートパターンＭＧの第１導電パターン１４１は複数個の部分に分離され、分離された各部分はメモリトランジスタの浮遊ゲート電極として用いられる。このために、メモリゲートパターンＭＧの第１導電パターン１４１はゲート層間絶縁膜パターン１４２によって第２導電パターン１４３を含む導電性構造体から電気的に孤立するだけでなく、素子分離膜パターン１１０の上部面を露出させる側壁を形成する。
【００６２】
本発明によれば、メモリゲートパターンＭＧの第１導電パターン１４１の側壁から活性領域ＡＣＴまでの距離（以下、重畳幅）は外郭活性領域ＯＡＣＴの両側で異なる。より具体的には、補助的領域ＡＲに隣接する方での重畳幅Ｌ２は図７に示したように、ブロックＢＬ内部においての重畳幅Ｌ１より大きい。（すなわち、Ｌ２＞Ｌ１）。これに対して、重畳幅は内部活性領域ＩＡＣＴの両側で同一であり、望ましくはブロックＢＬの内部での外郭活性領域ＯＡＣＴの重畳幅Ｌ１と同一である。
【００６３】
このような重畳幅での差はセルの電気的特性での差を減らすのに寄与する。一方、浮遊ゲート電極を分離する間、素子分離膜パターン１１０には活性領域ＡＣＴの上部面より低い底面を有するリセス領域１９９を形成することができ、このようなリセス領域１９９は不純物領域２２０を形成する間の不純物が活性領域ＡＣＴに浸透する経路になることができる。しかし、本発明によれば、前記の外郭活性領域ＯＡＣＴの両側の重畳幅を異なるように形成することによって（すなわち、Ｌ１＜Ｌ２）、このような不純物の浸透によるセルの電気的特性の変化を減らすことができる。
【００６４】
これに加えて、本発明の実施形態によれば、浮遊ゲート電極（すなわち、メモリゲートパターンＭＧの第１導電パターン１４１）は内部活性領域ＩＡＣＴ上でより外郭活性領域ＯＡＣＴ上でさらに広い幅を有する。このような浮遊ゲート電極の幅の増加は第２導電パターン１４３と浮遊ゲート電極との間のカップリングの割合での増加を伴う。本発明の一実験例によれば、重畳幅の間の差（すなわち、Ｌ２‐Ｌ１）が０．１５マイクロメータ（μｍ）の場合、浮遊ゲート電極と第２導電パターン１４３との間の電気容量は約１４％程度増加した。このような電気容量の増加はセルの動作電圧マージンを約０．０５Ｖ程度改善させるため、セルの電気的特性の変化が改善された。
【００６５】
本発明によれば、ゲート絶縁膜１２０は薄い厚さのトンネル領域ＴＲを含む。トンネル領域ＴＲはメモリトランジスタ領域ＭＴＲに配置され、メモリゲートパターンＭＧによって覆われる。ゲート絶縁膜１２０はシリコン酸化膜及びシリコン窒化膜のうちの少なくとも一つで形成され、特に、トンネル領域ＴＲはシリコン窒化膜を含む絶縁膜からなる。
【図面の簡単な説明】
【００６６】
【図１Ａ】従来技術によるＥＥＰＲＯＭのセルアレイの一部を示す平面図である。
【図１Ｂ】図１ＡのＩ‐Ｉ'に沿って切断した断面を示す工程断面図である。
【図１Ｃ】図１ＡのＩＩ‐ＩＩ'に沿って切断した断面を示す工程断面図である。
【図１Ｄ】図１ＡのＩＩＩ‐ＩＩＩ'に沿って切断した断面を示す工程断面図である。
【図２】従来技術によるＥＥＰＲＯＭセルの電気的特性に対するパターン密度の影響を示すグラフである。
【図３Ａ】本発明によるＥＥＰＲＯＭの製造方法を説明するためのセルアレイ領域一部の平面図である。
【図３Ｂ】図３ＡのＩ‐Ｉ'に沿って切断した断面を示す工程断面図である。
【図３Ｃ】図３ＡのＩＩ‐ＩＩ’に沿って切断した断面を示す工程断面図である。
【図４Ａ】本発明によるＥＥＰＲＯＭの製造方法を説明するためのセルアレイ領域一部の平面図である。
【図４Ｂ】図４ＡのＩ‐Ｉ'に沿って切断した断面を示す工程断面図である。
【図４Ｃ】図４ＡのＩＩ‐ＩＩ’に沿って切断した断面を示す工程断面図である。
【図５Ａ】本発明によるＥＥＰＲＯＭの製造方法を説明するためのセルアレイ領域一部の平面図である。
【図５Ｂ】図５ＡのＩ‐Ｉ'に沿って切断した断面を示す工程断面図である。
【図５Ｃ】図５ＡのＩＩ‐ＩＩ’に沿って切断した断面を示す工程断面図である。
【図６Ａ】本発明によるＥＥＰＲＯＭの製造方法を説明するためのセルアレイ領域一部の平面図である。
【図６Ｂ】図６ＡのＩ‐Ｉ'に沿って切断した断面を示す工程断面図である。
【図６Ｃ】図６ＡのＩＩ‐ＩＩ’に沿って切断した断面を示す工程断面図である。
【図７】本発明によるＥＥＰＲＯＭを説明するための平面図である。
【図１Ａ】
2007165882.tif 000003
【図１Ｂ】
2007165882.tif 000004
【図１Ｃ】
2007165882.tif 000005
【図１Ｄ】
2007165882.tif 000006
【図２】
2007165882.tif 000007
【図３Ａ】
2007165882.tif 000008
【図３Ｂ】
2007165882.tif 000009
【図３Ｃ】
2007165882.tif 000010
【図４Ａ】
2007165882.tif 000011
【図４Ｂ】
2007165882.tif 000012
【図４Ｃ】
2007165882.tif 000013
【図５Ａ】
2007165882.tif 000014
【図５Ｂ】
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【図５Ｃ】
2007165882.tif 000016
【図６Ａ】
2007165882.tif 000017
【図６Ｂ】
2007165882.tif 000018
【図６Ｃ】
2007165882.tif 000019
【図７】
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