(57)【要約】      （修正有）【課題】誘電体膜エッチングに際して、レシピを調節してエッチングすることにより、半導体基板の活性領域に生じるアタックを防止するフラッシュメモリ素子のゲート形成方法を提供する。【解決手段】半導体基板１００に画定された活性領域にトンネル酸化膜及び第１ポリシリコン膜を形成し、フィールド領域に素子分離膜１０６を形成する工程と、活性領域及びフィールド領域を含んだ全体構造の上部に誘電体膜、第２ポリシリコン膜、タングステンシリサイド膜及びハードマスク膜を積層する工程と、ハードマスク膜、タングステンシリサイド膜、第２ポリシリコン膜の所定の領域をエッチングして誘電体膜を露出させる工程と、露出した誘電体膜の上部を除去する工程と、活性領域の第１ポリシリコン膜の一部を除去して誘電体膜のホーンを形成する工程と、第１ポリシリコン膜及び誘電体膜のホーンの一部を除去する工程と、ホーンを完全に除去する工程とを含む。【選択図】図２ｅ
2007165829.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）活性領域とフィールド領域が画定された半導体基板の前記活性領域にトンネル酸化膜及び第１ポリシリコン膜を形成し、前記フィールド領域に素子分離膜を形成する工程と、
（ｂ）前記活性領域及びフィールド領域を含んだ全体構造の上部に誘電体膜、第２ポリシリコン膜、タングステンシリサイド膜及びハードマスク膜を積層する工程と、
（ｃ）前記ハードマスク膜、タングステンシリサイド膜、第２ポリシリコン膜の所定の領域をエッチングして誘電体膜を露出させる工程と、
（ｄ）前記活性領域及びフィールド領域の前記露出した誘電体膜の上部を除去する工程と、
（ｅ）前記活性領域の前記第１ポリシリコン膜の一部を除去して誘電体膜のホーンを形成する工程と、
（ｆ）前記活性領域の前記第１ポリシリコン膜及び前記誘電体膜のホーンの一部を除去する工程と、
（ｇ）前記活性領域の前記第１ポリシリコン膜及び前記誘電体膜のホーンを完全に除去する工程と、
を含むことを特徴とするフラッシュメモリ素子のゲート形成方法。
【請求項２】
前記第１ポリシリコン膜は、８００〜１２００Åに形成することを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【請求項３】
前記（ｄ）工程において、誘電体膜の上部を除去した後、前記第１ポリシリコン膜と第１ポリシリコン膜の側壁に残留した誘電体膜を１００〜３００Åだけエッチングすることを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【請求項４】
前記エッチングは、ＣＨ４ガスを用いて、オキサイドとポリに対するエッチング率を１：１にするレシピに基づいて約１００〜３００Åをエッチングすることを特徴とする請求項３に記載のフラッシュメモリ素子のゲート形成方法。
【請求項５】
前記（ｅ）工程では、ポリのエッチング率は高く、オキサイドに対するエッチング率は比較的に低いように、ＨＢｒ及びＨｅの混合ガス、ＨＢｒ及びＯ２の混合ガス、またはＣｌ２及びＯ２の混合ガスを用いて行うことを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【請求項６】
前記（ｆ）工程では、ＣＨ４ガスを用いて、オキサイドとポリに対するエッチング率を１：１にするレシピに基づいて約１００〜３００Åをエッチングすることを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【請求項７】
前記（ｅ）工程で形成された誘電体膜のホーンは、前記第１ポリシリコン膜より２００〜４００Å高く形成されることを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【請求項８】
前記（ｇ）工程では、ポリのエッチング率は高く、オキサイドに対するエッチング率は比較的に低いように、ＨＢｒ及びＨｅの混合ガス、ＨＢｒ及びＯ２の混合ガス、またはＣｌ２及びＯ２の混合ガスを用いて行うことを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子のゲート形成方法に係り、特に、ゲートエッチング工程のうち誘電体膜エッチングを行う際にレシピを調節してエッチングすることにより、半導体基板の活性領域に生じるアタック(Attack)を防止することが可能なフラッシュメモリ素子のゲート形成方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子は、プログラミング及び消去可能な特性を持つＥＰＲＯＭと、電気的にプログラミング及び消去可能な特性を持つＥＥＰＲＯＭの利点を生かして製造された素子である。かかるフラッシュメモリ素子は、１つのトランジスターをもって１ビットの記憶状態を実現し、電気的にプログラミング及び消去を行うことが可能である。
【０００３】
この種のフラッシュメモリセルは、通常、シリコン基板上にフローティングゲートを備える垂直積層型のゲート構造を持つ。多層ゲート構造は、通常、１つ以上のトンネル酸化膜あるいは誘電体膜と、前記フローティングゲートの上部または周辺に形成された制御ゲートとを備える。
【０００４】
以下、従来のフラッシュメモリ素子のゲート形成工程を簡略に説明しながら、従来の技術における問題点を導出する。
【０００５】
半導体基板の上部に所定の厚さのトンネル酸化膜、フローティングゲート用の第１ポリシリコン膜及び窒化膜を順次に形成する。
【０００６】
窒化膜の上部にフォトレストパターンを形成した後、フォトレストパターンをマスクとして、窒化膜、第１ポリシリコン膜、トンネル酸化膜及び半導体基板の一部をエッチングしてトレンチを形成する。次に、ギャップフィル工程を行ってフィールド領域を形成した後、前記窒化膜を除去する。
【０００７】
次いで、洗浄工程を行った後、誘電体膜、制御ゲート用の第２ポリシリコン膜、タングステンシリサイド膜及びハードマスク膜を形成する。
【０００８】
ゲートのエッチング工程により、活性領域及びフィールド領域のハードマスク膜、タングステンシリサイド膜及び第２ポリシリコン膜を順次エッチングした後、活性領域の誘電体膜及び第１ポリシリコン膜のエッチングと同時に、フィールド領域の誘電体膜及びギャップフィルされた酸化膜の一部がエッチングされる。
【０００９】
ここで、前記ゲートエッチング工程は、例えば、ＤＰＳポリチャンバーという同一のチャンバーで行われるが、ハードマスク膜、タングステンシリサイド膜、第２ポリシリコン膜は、オキサイドに対する高選択比のレシピを用いて誘電体膜が露出するまでエッチングし、誘電体膜のエッチング工程は、オキサイドとポリ(Poly)のエッチング比が１：１となるレシピを用いて、誘電体膜と第１ポリシリコン膜が同一の割合にてエッチングされるように行う。
【００１０】
しかしながら、活性領域及びフィールド領域における誘電体膜のエッチング工程に際して、フィールド領域の誘電体膜及びギャップフィルされた酸化膜の一部のエッチングと共に、活性領域の半導体基板のトップコーナー(Top Corner)も一部エッチングされてしまい、アタックが生じるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、ゲートのエッチング工程中における誘電体膜のエッチングに際して、レシピを多段階に調節してエッチングすることにより、活性領域の半導体基板のトップコーナーに生じるアタックを防止することが可能なフラッシュメモリ素子のゲート形成方法を提供することにある。
【００１２】
また、本発明の他の目的は、アタックを防止するための別途のスペーサの形成及びエッチング工程が不要になるため、工程の段階を減らすことが可能なフラッシュメモリ素子のゲート形成方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明のフラッシュメモリ素子のゲート形成方法は、（ａ）活性領域とフィールド領域が画定された半導体基板の前記活性領域にトンネル酸化膜及び第１ポリシリコン膜を形成し、前記フィールド領域に素子分離膜を形成する工程と、（ｂ）前記活性領域及びフィールド領域を含んだ全体構造の上部に誘電体膜、第２ポリシリコン膜、タングステンシリサイド膜及びハードマスク膜を積層する工程と、（ｃ）前記ハードマスク膜、タングステンシリサイド膜、第２ポリシリコン膜の所定の領域をエッチングして誘電体膜を露出させる工程と、（ｄ）前記活性領域及びフィールド領域の前記露出した誘電体膜の上部を除去する工程と、（ｅ）前記活性領域の前記第１ポリシリコン膜の一部を除去して誘電体膜のホーンを形成する工程と、（ｆ）前記活性領域の前記第１ポリシリコン膜及び前記誘電体膜のホーンの一部を除去する工程と、（ｇ）前記活性領域の前記第１ポリシリコン膜及び前記誘電体膜のホーンを完全に除去する工程とを含む。
【００１４】
前記第１ポリシリコン膜は、８００〜１２００Åの厚さに形成する。
【００１５】
前記（ｄ）工程で誘電体膜の上部を除去した後、前記第１ポリシリコン膜と第１ポリシリコン膜の側壁に残留した誘電体膜を１００〜３００Åだけエッチングする。
【００１６】
前記エッチング工程は、ＣＨ４ガスを用いて、オキサイドとポリに対するエッチング率を１：１にするレシピに基づいて約１００〜３００Åをエッチングする。
【００１７】
前記（ｅ）工程では、ポリのエッチング率は高く、オキサイドに対するエッチング率は比較的に低いように、ＨＢｒ及びＨｅの混合ガス、ＨＢｒ及びＯ２の混合ガスまたはＣｌ２及びＯ２の混合ガスを用いて行う。
【００１８】
前記（ｆ）工程では、ＣＨ４ガスを用いて、オキサイドとポリに対するエッチング率を１：１にするレシピに基づいて約１００〜３００Åをエッチングする。
【００１９】
前記（ｅ）工程において、誘電体膜のホーンは、前記第１ポリシリコン膜より２００〜４００Å高く形成される。
【００２０】
前記（ｇ）工程では、ポリのエッチング率は高く、オキサイドに対するエッチング率は比較的に低いように、ＨＢｒ及びＨｅの混合ガス、ＨＢｒ及びＯ２の混合ガス、またはＣｌ２及びＯ２の混合ガスを用いて行う。
【発明の効果】
【００２１】
本発明によれば、ゲートエッチング工程中における誘電体膜のエッチングに際し、レシピを多段階に調節してエッチングすることにより、活性領域の半導体基板のトップコーナー部に生じるアタックを防止することができる。
【００２２】
また、本発明は、アタックを防止するために別途のスペーサの形成及びエッチング工程が不要になり、工程の段階を減らすことができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付図に基づいて本発明によるフラッシュメモリ素子のゲート形成方法の好適な実施形態について詳細に説明する。
【００２４】
図１は、本発明に適用されるフラッシュメモリ素子におけるセルアレイ領域の一部を示す平面図である。また、図２（ａ）〜（ｅ）は図１のＡ−Ａ線に沿って切り取った状態で、本発明の一実施形態に係るフラッシュメモリ素子のゲート形成工程を示した半導体素子の断面図である。
【００２５】
図１及び図２（ａ）に示すように、半導体基板１００の上部に所定の厚さのトンネル酸化膜１０２、フローティングゲート用の第１ポリシリコン膜１０４及び窒化膜（図示せず）を順次形成する。ここで、前記第１ポリシリコン膜１０４は、８００〜１２００Åと厚く形成する。
【００２６】
窒化膜（図示せず）の上部にフォトレジストパターン（図示せず）を形成した後、フォトレジストパターン（図示せず）をマスクとして、窒化膜（図示せず）、第１ポリシリコン膜１０４、トンネル酸化膜１０２及び半導体基板１００の一部をエッチングしてトレンチを形成する。
【００２７】
酸化膜１０６によりギャップフィル工程を行ってフィールド領域を形成した後、前記窒化膜（図示せず）を除去し、次いで、化学機械的研磨（Chemical Mechanical Polishing；ＣＭＰ）工程及び洗浄工程を行い、有効フィールド酸化膜の高さ（Effective Field Oxide Height；ＥＦＨ）を調節する。ここで、第１ポリシリコン膜１０４の厚さは、約８００Å程度に維持させる。
【００２８】
全体構造の上部に誘電体膜１０８、制御ゲート用の第２ポリシリコン膜（図示せず）、タングステンシリサイド膜（図示せず）及びハードマスク膜（図示せず）を形成した後、同一のチャンバーで誘電体膜１０８が露出するまで前記ハードマスク膜（図示せず）、タングステンシリサイド膜（図示せず）及び第２ポリシリコン膜（図示せず）の一部をエッチングするゲートエッチング工程を行う。
【００２９】
図２（ａ）の工程を終えた次工程を示す図２（ｂ）において、ゲートのエッチング工程のうち、誘電体膜１０８及び第１ポリシリコン膜１０４をエッチングするための第１エッチング工程を行う。
【００３０】
第１エッチング工程は、誘電体膜１０８の上部を除去した後、第１ポリシリコン膜１０４と第１ポリシリコン膜１０４の側壁の誘電体膜１０８とを同時にエッチングするための工程であって、ＣＨ４ガスを用いて、オキサイドとポリに対するエッチング率を１：１にするレシピに基づいて約１００〜３００Åをエッチングする。
【００３１】
次に、図２（ｃ）に示す工程において、第１ポリシリコン膜１０４をエッチングするための第２エッチング工程を行う。
【００３２】
第２エッチング工程は、ポリのエッチング率は高く、オキサイドに対するエッチング率は比較的に低いように、ＨＢｒ及びＨｅの混合ガス、ＨＢｒ及びＯ２の混合ガス、またはＣｌ２及びＯ２の混合ガスを用いて行う。
【００３３】
すると、第１ポリシリコン膜１０４は、約１００〜３００Åだけエッチングされるが、第１ポリシリコン膜１０４の側壁に残留している誘電体膜１０８は、エッチングされないため誘電体膜のホーン１０８ａが形成される。誘電体膜のホーン１０８ａは、前記エッチングされた第１ポリシリコン膜１０４の高さより２００〜４００Åさらに高く形成する。
【００３４】
次に、図２（ｄ）に示す工程において、誘電体膜のホーン１０８ａ及び第１ポリシリコン膜１０４をエッチングするための第３エッチング工程を行う。
【００３５】
第３エッチング工程は、図２（ｂ）の工程と同様に、誘電体膜のホーン１０８ａと第１ポリシリコン膜１０４を同時にエッチングするための工程であり、ＣＨ４ガスを用いて、オキサイドとポリに対するエッチング率を１：１にするレシピに基づいて約１００〜３００Åをエッチングして誘電体膜のホーン１０８ａを少量残留させる。
【００３６】
次に、図２（ｅ）に示す工程において、ポリのエッチング率は高く、オキサイドに対するエッチング率は比較的低いように、ＨＢｒ及びＨｅの混合ガス、ＨＢｒ及びＯ２の混合ガスまたはＣｌ２及びＯ２の混合ガスを用いて残余の第１ポリシリコン膜１０４を除去する。これと同時に、図２（ｄ）の工程で少量残留した誘電体膜のホーン１０８ａも除去するための第４エッチング工程を行う。次いで、洗浄工程を行い、トンネル酸化膜１０２を除去する。
【００３７】
上述したように、本発明は、ゲートのエッチング工程中における誘電体膜１０８のエッチングに際して、レシピを多段階に調節してエッチングすることにより、活性領域の半導体基板１００のトップコーナー部に生じるアタックを防止することができる。
【００３８】
また、本発明は、アタックを防止するために別途のスペーサの形成及びエッチング工程が不要になり、工程の段階を減らすことができる。
【００３９】
以上、本発明を図示の実施形態によって説明したが、これらの実施形態は単なる例示的なものに過ぎない。当該技術分野における通常の知識を有する者であれば、それらの実施例より各種変更例及び修正例に想到し得ることが理解できるであろう。よって、本発明の真の技術的な保護範囲は、特許請求の範囲に記載の技術的な思想によって定められるべきである。
【図面の簡単な説明】
【００４０】
【図１】本発明に適用されるフラッシュメモリ素子におけるセルアレイ領域の一部を示す平面図。
【図２ａ】図１のＡ−Ａ線に沿って切り取った状態で本発明の一実施形態に係るフラッシュメモリ素子のゲート形成工程を示す半導体素子の断面図。
【図２ｂ】同ゲート形成工程の次工程を示す断面図。
【図２ｃ】同ゲート形成工程の次工程を示す断面図。
【図２ｄ】同ゲート形成工程の次工程を示す断面図。
【図２ｅ】同ゲート形成工程の次工程を示す断面図。
【符号の説明】
【００４１】
１００    半導体基板
１０２    トンネル酸化膜
１０６    酸化膜
１０８    誘電体膜
１０８ａ  誘電体膜のホーン
【図１】
2007165829.tif 000003
【図２ａ】
2007165829.tif 000004
【図２ｂ】
2007165829.tif 000005
【図２ｃ】
2007165829.tif 000006
【図２ｄ】
2007165829.tif 000007
【図２ｅ】
2007165829.tif 000008