(57)【要約】【課題】ＤＲＡＭ型メモリを用いてデータの効率的な連続読み出しおよび書き込みをを実現し、ＦＩＦＯ形式でのデータの取り扱いを可能にするＤＲＡＭ型メモリシステムおよびメモリ管理制御方法を提供する。【解決手段】ＤＲＡＭ型メモリ（４）とインタフェース回路（１）とをそれぞれ含む複数のメモリ部（＃０１−＃０４）と、複数のメモリ部に対してライトデータを与えリードデータを取り出すデータ入出力部（５，８）と、複数のメモリ部の各々を同一の固定サイクル長で動作させライトデータの書き込みおよびリードデータの読み出しがそれぞれ連続実行されるようにメモリ部間で固定サイクル長の開始タイミングを設定するメモリ管理制御部（６）を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＤＲＡＭ(Dynamic Random Access Memory)型メモリを用いたメモリシステムであって、
ＤＲＡＭ型メモリと、そのライトデータおよびリードデータをそれぞれ入出力するインタフェース回路と、をそれぞれ含む複数のメモリ手段と、
前記複数のメモリ手段に対してライトデータを与え、前記複数のメモリ手段からリードデータを取り出すデータ入出力手段と、
前記複数のメモリ手段の各々を同一の固定サイクル長で動作させ、前記ライトデータの書き込みおよび前記リードデータの読み出しがそれぞれ連続実行されるように、前記複数のメモリ手段の間で前記固定サイクル長の開始タイミングを設定するメモリ管理制御手段と、
を有することを特徴とするＤＲＡＭ型メモリシステム。
【請求項２】
前記メモリ管理制御手段は、前記複数のメモリ手段の各々をバンク活性化コマンド（ＡＣＴ）、ライトコマンド（Ｗ）、リードコマンド（Ｒ）およびリフレッシュコマンド（ＲＥＦ）の順で動作させ、前記固定サイクル長の開始タイミングが相前後する第１メモリ手段と第２メモリ手段に対して、前記第１メモリ手段のライトコマンドの終了に続いて前記第２メモリ手段のライトコマンドを開始するように、前記固定サイクル長の開始タイミングを設定する、ことを特徴とする請求項１に記載のＤＲＡＭ型メモリシステム。
【請求項３】
前記データ入出力手段は、前記ライトデータを分岐して前記複数のメモリ手段の各々へ出力する分岐手段と、前記複数のメモリ手段からのリードデータから１つのリードデータを選択する選択手段と、を有することを特徴とする請求項１または２に記載のＤＲＡＭ型メモリシステム。
【請求項４】
ＤＲＡＭ(Dynamic Random Access Memory)型メモリを用いたメモリシステムにおけるメモリ管理制御方法であって、
前記メモリシステムがＤＲＡＭ型メモリと、そのライトデータおよびリードデータをそれぞれ入出力するインタフェース回路と、をそれぞれ含む複数のメモリ手段を有し、
前記複数のメモリ手段の各々を同一の固定サイクル長で動作させ、前記ライトデータの書き込みおよび前記リードデータの読み出しがそれぞれ連続実行されるように、前記複数のメモリ手段の間で前記固定サイクル長の開始タイミングを設定することを特徴とするメモリ管理制御方法。
【請求項５】
前記複数のメモリ手段の各々をバンク活性化コマンド（ＡＣＴ）、ライトコマンド（Ｗ）、リードコマンド（Ｒ）およびリフレッシュコマンド（ＲＥＦ）の順で動作させ、
前記固定サイクル長の開始タイミングが相前後する第１メモリ手段と第２メモリ手段に対して、前記第１メモリ手段のライトコマンドの終了に続いて前記第２メモリ手段のライトコマンドを開始するように、前記固定サイクル長の開始タイミングを設定する、
ことを特徴とする請求項４に記載のメモリ管理制御方法。
【請求項６】
分岐手段が前記ライトデータを分岐して前記複数のメモリ手段の各々へ出力し、選択手段が前記複数のメモリ手段からのリードデータから１つのリードデータを選択することを特徴とする請求項４または５に記載のメモリ管理制御方法。
【請求項７】
ＤＲＡＭ(Dynamic Random Access Memory)型メモリを用いたメモリシステムにおけるプログラム制御プロセッサをメモリ管理制御装置として機能させるプログラムであって、
前記メモリシステムがＤＲＡＭ型メモリと、そのライトデータおよびリードデータをそれぞれ入出力するインタフェース回路と、をそれぞれ含む複数のメモリ手段を有し、
前記複数のメモリ手段の各々を同一の固定サイクル長で動作させ、前記ライトデータの書き込みおよび前記リードデータの読み出しがそれぞれ連続実行されるように、前記複数のメモリ手段の間で前記固定サイクル長の開始タイミングを設定する、
ように前記プログラム制御プロセッサを機能させることを特徴とするプログラム。
【請求項８】
前記複数のメモリ手段の各々をバンク活性化コマンド（ＡＣＴ）、ライトコマンド（Ｗ）、リードコマンド（Ｒ）およびリフレッシュコマンド（ＲＥＦ）の順で動作させ、
前記固定サイクル長の開始タイミングが相前後する第１メモリ手段と第２メモリ手段に対して、前記第１メモリ手段のライトコマンドの終了に続いて前記第２メモリ手段のライトコマンドを開始するように、前記固定サイクル長の開始タイミングを設定する、
ように前記プログラム制御プロセッサを機能させることを特徴とする請求項７に記載のプログラム。
【請求項９】
分岐手段が前記ライトデータを分岐して前記複数のメモリ手段の各々へ出力し、選択手段が前記複数のメモリ手段からのリードデータから１つのリードデータを選択するように前記プログラム制御プロセッサを機能させることを特徴とする請求項７または８に記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信装置における通信データ等を一時蓄積するためのメモリシステムに係り、特にＤＲＡＭ(Dynamic Random Access Memory)型メモリシステムとＤＲＡＭ型メモリの管理制御方法に関する。
【背景技術】
【０００２】
一般家庭における光回線による高速インターネットの普及や携帯電話（スマートフォンやデータ通信端末）のデータ通信の高速化に伴い、ハイエンドルータやパケットスイッチなどのインターネット関連機器は、急増するトラフィックに対応するためにデータパケット通信処理回路の高機能化の他にデータを一時蓄積するための外部メモリの容量を増大させることが必要となる。外部メモリは、データの宛先や不正データのチェックを行うための一時保存メモリとして、あるいはアクセス回線側(ＷＡＮ側)に送信するパケットが帯域上限を超えない様に一時的に蓄積するメモリとして使用されるものであり、その処理に必要な容量を満たす事が必要となる。
【０００３】
この外部メモリとしては、一般的に、ＱＤＲＳＲＡＭ(Quad Data Rate Static Random Access Memory)に代表されるＳＲＡＭ型メモリが使用される。しかしながら、ＳＲＡＭ型メモリは、ＤＤＲ２ＳＤＲＡＭ(Double Date Rate 2 Synchronous DRAM)に代表されるＤＲＡＭ型メモリと比較して、メモリの記憶容量の増加がデータ通信の急増化に追いつかない状況にあり、データ通信のトラフィック増加で求められる記憶容量を十分に満たす事ができない可能性がある。
【０００４】
他方、トラフィックの増加に対応するためにＤＲＡＭ型メモリを使用した場合、記憶容量は満たす事は可能であるが、次のような問題がある。すなわち、ＤＲＡＭ型メモリでは、リード要求あるいはライト要求に対し必ず活性化と一定時間のレイテンシが発生すること、一定間隔のリフレッシュサイクルが必要となること、ＱＤＲＳＲＡＭメモリのようなデータの先入・先出(First In First Out:ＦＩＦＯ)形式のデータの取扱いができないこと、さらに、常時連続するリード動作、連続するライト動作を必要とする条件下では、ＤＲＡＭ型メモリへアクセスするデータ通信処理のスループットが低下すること、などである。
【０００５】
ＤＲＡＭ型メモリあるいはＳＲＡＭ型メモリは、構造的にデータの入力と出力が双方向となるバスで構成されているため、データの先入・先出のようにデータの入力と出力を同時に行う動作ができない。また、ＤＲＡＭ型メモリでは、リード・ライトを行う場合、リード・ライト動作前に活性化が必要であり、またリード・ライトコマンド発行後にレイテンシが必要であるために、待ち時間が必要となる。したがって、リード動作からライト動作への動作遷移あるいはライト動作からリード動作への動作遷移を行う場合に、ＤＲＡＭ型メモリのデータバスＤＱ上で何も動作していないアイドル時間が発生する。また、ＤＲＡＭ型メモリでは一定のサイクル間隔でリフレッシュ動作を実行する必要があり、このリフレッシュ時間中もＤＲＡＭ型メモリのデータバスＤＱで何も動作していない状態となる。
【０００６】
以下、図６および図７を参照して、ＤＲＡＭ型メモリとしてＤＤＲ２ＳＤＲＡＭを用いた場合の動作について簡単に説明する。
【０００７】
図６において、通信データを一時蓄積するためのメモリシステムは、メモリ部、メモリ部の管理制御を行うメモリ管理制御回路９、データ入出力バス８、および、これらの回路を動作させるクロック７から構成される。メモリ部内のメモリインタフェース回路１は、データ入出力バス８とメモリ部内ＤＲＡＭ型メモリ４との間のデータのフォーマット変換を行う。コマンド制御２は、メモリ管理制御回路９からのＤＲＡＭ型メモリ４のライト動作とリード動作とリフレッシュ動作の制御に従い、ＤＲＡＭ型メモリ４のバンク活性化コマンド（ＡＣＴ）、ライトコマンド（Ｗ）、リードコマンド（Ｒ）、リフレッシュコマンド（ＲＥＦ）を発行する。アドレス制御３は、メモリ管理制御回路９からのＤＲＡＭ型メモリ４のアドレス管理に従い、ＤＲＡＭ型メモリ４のアドレス制御を行う。ＤＲＡＭ型メモリ４は、メモリインタフェース回路１、コマンド制御２、アドレス制御３により制御されライト動作、リード動作、リフレッシュ動作を実施する。
【０００８】
メモリ管理制御回路９は、メモリ部のライト動作、リード動作、リフレッシュ動作のタイミングの制御を行う回路である。ここで、ＤＲＡＭ型メモリ４は４バンクを持つものとする。また、ＤＲＡＭ型メモリ４の使用条件は、４バーストを２０回実行し合計４バースト×２０回実行＝８０回（ＤＲＡＭ型メモリ４のクロックサイクル数的には４０サイクル時間）のリード動作またはライト動作を実施するものとする。
【０００９】
図７において、１サイクルで書込みのためのバンク活性化コマンド（ＡＣＴ２１）が発行され、６サイクルからライトコマンド（Ｗ１〜Ｗ１９）２２が１サイクルおきに発行され、１０サイクルから４９サイクルまでの４０サイクル時間中にメモリ部のデータバスＤＱ上のデータが書き込まれる。ライトコマンド（Ｗ２０）２３はライト動作終了時にバンクをアイドル状態に戻すために必要な動作である。
【００１０】
５０サイクルから５９サイクルまでプリチャージ時間の経過を待ち、６０サイクルで読込のための活性化コマンド（ＡＣＴ２５）が発行され、６５サイクルからリードコマンド（Ｒ１〜Ｒ１９）２６が１サイクルおきに発行され、７０サイクルから１０９サイクルまでの４０サイクル時間中にメモリ部のデータバスＤＱ上に読み出しデータが出力される。リードコマンド（Ｒ２０）２８はリード動作終了時にバンクをアイドル状態に戻すために必要な動作である。そして、１１０サイクルから１５２サイクルまではリフレッシュコマンド（ＲＥＦ）３１によるリフレッシュ動作を実行する。
【００１１】
以上の動作の結果、図７に示すように、ライト動作開始時のＡＣＴコマンド発行後の９サイクル時間、ライト動作完了からリード動作開始までの２０サイクル時間、およびリフレッシュ動作中の４３サイクル時間がＤＲＡＭ型メモリ４のデータバスＤＱが有効活用されないアイドル時間となる。
【００１２】
なお、ＤＲＡＭ型メモリ制御の効率化については、これまで多くの提案がされている。たとえば特許文献１に開示されたメモリ制御回路は、複数のマスタが並列に複数のＳＤＲＡＭのデータ転送帯域を使用することで、データの書き込みおよび読み出しの連続実行を図っている。また、特許文献２に開示されたメモリシステムは、アクティブコマンド実行の度にアディティブレイテンシを変更することで、コマンドキューデザインを先入先出方式で制御し、データの連続読み出しを図っている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１０−２５０７２７号公報
【特許文献２】特開２００７−１８３９５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献１、２に開示されたメモリ制御方法は、上述したＤＲＡＭ型メモリにおける待ち時間、すなわちリード動作とライト動作との間の動作遷移時やリフレッシュ時間中に、ＤＲＡＭ型メモリのデータバスＤＱ上に何も動作していないアイドル時間が発生することをそもそも考慮していないために、データの連続読み出しおよび書き込みをより効率的に実行することができない。
【００１５】
そこで、本発明の目的は、ＤＲＡＭ型メモリを用いてデータの効率的な連続読み出しおよび書き込みを実現し、ＦＩＦＯ形式でのデータの取り扱いを可能にするＤＲＡＭ型メモリシステムおよびメモリ管理制御方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明によるＤＲＡＭ型メモリシステムは、ＤＲＡＭ型メモリと、そのライトデータおよびリードデータをそれぞれ入出力するインタフェース回路と、をそれぞれ含む複数のメモリ手段と、前記複数のメモリ手段に対してライトデータを与え、前記複数のメモリ手段からリードデータを取り出すデータ入出力手段と、前記複数のメモリ手段の各々を同一の固定サイクル長で動作させ、前記ライトデータの書き込みおよび前記リードデータの読み出しがそれぞれ連続実行されるように、前記複数のメモリ手段の間で前記固定サイクル長の開始タイミングを設定するメモリ管理制御手段と、を有することを特徴とする。
【００１７】
本発明によるＤＲＡＭ型メモリシステムにおけるメモリ管理制御方法は、前記メモリシステムがＤＲＡＭ型メモリと、そのライトデータおよびリードデータをそれぞれ入出力するインタフェース回路と、をそれぞれ含む複数のメモリ手段を有し、前記複数のメモリ手段の各々を同一の固定サイクル長で動作させ、前記ライトデータの書き込みおよび前記リードデータの読み出しがそれぞれ連続実行されるように、前記複数のメモリ手段の間で前記固定サイクル長の開始タイミングを設定することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、ＤＲＡＭ型メモリを用いてデータの効率的な連続読み出しおよび書き込みを実現できＦＩＦＯ形式でのデータの取り扱いが可能となる。
【図面の簡単な説明】
【００１９】
【図１】図１は本発明の一実施形態によるＤＲＡＭ型メモリシステムの機能的構成を示すブロック図である。
【図２】図２（Ａ）は本実施形態におけるメモリ部＃０１のメモリマップを示す模式図、図２（Ｂ）は各メモリ部のメモリマップを示す模式図である。
【図３】図３は本実施形態によるメモリ管理制御動作を示すタイムチャートである。
【図４】図４は本実施形態によるメモリ管理制御方法におけるメモリ部＃０１へのアクセスのサイクル数１〜９８までの動作とメモリ部＃０２へのアクセスのサイクル数１〜５８までの動作を示すタイムチャートである。
【図５】図５は本実施形態によるメモリ管理制御方法におけるメモリ部＃０１へのアクセスのサイクル数９９〜１６０までの動作とメモリ部＃０２へのアクセスのサイクル数５９〜１２０までの動作を示すタイムチャートである。
【図６】図６は一般的なＤＲＡＭ型メモリシステムの機能的構成を示すブロック図である。
【図７】図７は図６に示すＤＲＡＭ型メモリシステムのメモリ管理制御動作を示すタイムチャートである。
【発明を実施するための形態】
【００２０】
本発明によるＤＲＡＭ型メモリシステムは、並列接続されたＤＲＡＭ型メモリをメモリ管理制御回路により一元管理し、各ＤＲＡＭ型メモリを固定サイクルで動作させることによりＦＩＦＯ型メモリのように連続したライト動作およびリード動作を実現することができる。以下、ＤＲＡＭ型メモリとしてＤＤＲ２ＳＤＲＡＭを用いたメモリシステムを例示し、本発明の一実施形態について詳細に説明する。
【００２１】
１．構成
図１に示すように、本発明の一実施形態によるＤＲＡＭ型メモリシステムは、複数個のメモリ部＃０１〜＃０４と、各メモリ部の管理制御を行うメモリ管理制御回路６と、データ入出力バス８からの３２ｂｉｔデータをメモリ部＃０１〜０４のライトデータに分岐するバスと、メモリ部＃０１〜＃０４からの３２ｂｉｔリードデータを多重してデータ入出力バスへ出力する選択回路５と、これらの回路を動作させるクロック７と、を有する。
【００２２】
メモリ部＃０１〜＃０４は同一の回路構成を有するので同一の参照番号を付している。以下、メモリ部内の構成を説明する。
【００２３】
メモリ部内のメモリインタフェース回路１は、データ入出力バス８とＤＲＡＭ型メモリ４との間のデータのフォーマット変換（３２ｂｉｔデータフォーマットと１６ｂｉｔデータフォーマットとの相互変換）を行い、データ入出力バス８のライトデータをメモリインタフェース回路１のＷＲに入力し、ＤＲＡＭ型メモリ４からのリードデータをメモリインタフェース回路１のＲＤからデータ入出力バス８へ出力し、ＤＱにてＤＲＡＭ型メモリ４との双方向１６ビットバスを接続する。さらに、メモリインタフェース回路１は、メモリ管理制御回路６からの制御により、１６ｂｉｔデータバスＤＱでのライトデータとリードデータとの切替を行う。
【００２４】
メモリ部内のコマンド制御２は、メモリ管理制御回路６からライト動作、リード動作およびリフレッシュ動作の制御に従い、ＤＲＡＭ型メモリ４に対するアクティブコマンド（ＡＣＴ）、ライトコマンド（Ｗ）、リードコマンド（Ｒ）およびリフレッシュコマンド（ＲＥＦ）を発行する。
【００２５】
メモリ部内のアドレス制御３は、メモリ管理制御回路６からアドレス管理に従い、ＤＲＡＭ型メモリ４のアドレス制御を行う。ＤＲＡＭ型メモリ４は汎用的なＤＤＲ２ＳＤＲＡＭデバイスであり、メモリインタフェース回路１、コマンド制御２およびアドレス制御３により制御され、ライト動作、リード動作およびリフレッシュ動作を実施する。ここで、ＤＲＡＭ型メモリ４は４バンクを持つものとする。また、ＤＲＡＭ型メモリ４の使用条件は、４バーストを２０回実行し合計４バーストｘ２０回実行＝８０回（ＤＲＡＭ型メモリ４のクロックサイクル数的には４０サイクル時間）のリード動作またはライト動作を実施するものとする。
【００２６】
選択回路５は各メモリ部のメモリインタフェース回路１のＲＤからのリードデータをそれぞれ入力し、そのうちの１本のリードデータをメモリ管理制御回路６の制御に従って選択してデータ入出力バス８へ出力する。
【００２７】
メモリ管理制御回路６は、たとえば図２に示すメモリ部＃０１のメモリマップ５１に従って当該メモリ部＃０１におけるＤＲＡＭ型メモリ４のロウアドレスの通りに、バンク０からバンク３に対してカラム５２１〜５２４に示す優先度１から優先度６４毎にライトデータの書き込みまたはリードデータの読み出しを行う。メモリ部＃０２〜＃０４についても同様である。また、メモリ管理制御回路６は、図２のメモリ部＃０１〜＃０４のメモリマップ５３に従って、メモリ部＃０１〜＃０４の動作を順次制御する。図２の例によれば、メモリ部＃０１に対するデータは方路１から方路４の何れか、メモリ部＃０２に対するデータは方路５から方路８の何れか、メモリ部＃０３に対するデータは方路９から方路１２の何れか、メモリ部＃０４に対するデータは方路１３から方路１６の何れかにより書き込みあるいは読み出しされるように順番にメモリ部＃０１〜＃０４の動作を制御する。
【００２８】
このように、メモリ管理制御回路６はメモリ部＃０１〜＃０４を一括管理すると共に、メモリ部＃０１〜＃０４の各々を同一の固定サイクル長で動作させ、その固定サイクル長の開始位置を時間的に調整することでメモリ部とデータ入出力バス８との間で連続したデータのライトおよびリードを可能としている。
【００２９】
さらに、メモリ管理制御回路６は、データ入出力バス８からの連続したライトデータをメモリ部＃０１〜＃０４へ分岐させて書込む制御と、各メモリ部からのリードデータを選択回路５を通してデータ入出力バス８上の連続したリードデータとして出力する制御と、を実行する。
【００３０】
なお、クロック７は上述した回路の動作のための基準クロックであり、データ入出力バス８は本実施形態を使用するためのインタフェース箇所である。また、メモリ管理制御回路６は、図示しないプログラム制御プロセッサ上で図示しないメモリに格納されたプログラムを実行することにより同じ機能を実現することもできる。
【００３１】
２．動作
上述したように、メモリ管理制御回路６の制御により、メモリ部＃０１〜＃０４の各々は同一の固定サイクル長で動作し、その固定サイクル長の開始位置が時間的に調整されることでメモリ部とデータ入出力バス８との間で連続したデータのライトおよびリードが可能となる。
【００３２】
具体的には、データ入出力バス８からメモリ部＃０１〜＃０４へ書き込まれるライトデータは常時連続して出力されており、そのデータをメモリ管理制御回路６による制御のもと、固定された書込みサイクルに従ってメモリ部＃０１〜＃０４の各ＤＲＡＭ型メモリ４へ順番にデータの書込み処理が実施される。逆に、メモリ部＃０１〜＃０４のデータを読み出す場合は、書込み時と同様にメモリ管理制御回路６による制御のもと、固定された読み込みサイクルに従ってメモリ部＃０１〜＃０４の中の各ＤＲＡＭ型メモリ４から順番にデータの読み込みが実施され、データ入出力バス８上に連続したリードデータとして出力される。こうしてデータ入出力バス８上に連続したライトデータ及び連続したリードデータとしてＦＩＦＯ型のメモリのような常時データ書込みおよび読み込みが実施される。
【００３３】
以下、図３〜図５を参照しながら本実施形態によるメモリ管理制御の具体例を詳細に説明する。
【００３４】
以下、ＤＲＡＭ型メモリ４として使用される汎用的なＤＤＲ２ＳＤＲＡＭデバイスのデバイス仕様として、ＤＤＲ２ＳＤＲＡＭのキャスレイテンシ（ＣＬ）＝５、アクティブ・リード・オア・ライトコマンド・ディレイ（ｔＲＣＤ）＝５，ラスプリチャージタイム（ｔＲＰ）＝５、リードレイテンシ（ＲＬ）＝５（ＣＬ＝５，アディティブレイテンシ（ＡＬ）＝０）とし、図３のタイムチャートは６６７ＭＨｚ動作のメモリをバスクロック３３３ＭＨｚ動作にて使用した場合のメモリ管理制御回路６による動作例を示している。
【００３５】
なお、図３におけるサイクル数はメモリ部＃０１のＤＲＡＭ型メモリ４の動作クロック数を示している。また、メモリ部＃０１〜＃０４のそれぞれのＤＱは各メモリ部内のＤＲＡＭ型メモリ４の１６ｂｉｔデータバスを示し、ライトデータはデータ入出力バス８からメモリ部への連続した書き込みデータを、リードデータはメモリ部＃０１〜＃０４のリードデータを選択回路５において多重した状態を、それぞれ示している。
【００３６】
メモリ部＃０１のＤＱに着目すると、書込み動作（ライトデータ１）、読み込み動作（リードデータ１）、リフレッシュ動作（リフレッシュ）、コマンドなし（ＮＯＰ）以外は、データバス上にデータの存在しない空白の区間（アイドル状態）である。また、メモリ部＃０１を固定のサイクルで動作させるため、ＤＲＡＭ型メモリ４の一動作サイクルは次のように定義されている：書込みまでのｔＲＣＤ＋ライトレイテンシ（ＷＬ）時間として９サイクル（９ｃ）；書込み時間と読み込み時間として４０サイクル（４０ｃ）；書込みから読み込み動作に移行するまでの時間としてライトリカバリタイム（ｔＷＲ）＋ｔＲＰ＋ｔＲＣＤ＋ＲＬ時間として２０サイクル（２０ｃ）；リフレッシュ時間として４３サイクル（４３ｃ）；ＮＯＰ時間としてリフレッシュ動作時は８サイクル（８ｃ）またはリフレッシュ動作なしの時は５１サイクル、以上合計１６０サイクル（１６０ｃ）である。
【００３７】
メモリ部＃０２〜＃０４の各々も上述したメモリ部＃０１と同様の固定サイクル長で動作させる。メモリ管理制御部６は、メモリ部＃０１〜＃０４の各々を固定サイクルで動作させることにより、ＤＲＡＭ型メモリ４のアイドル区間が既知であるから、各メモリ部のアイドル区間による影響でデータ入出力バス８上のライトデータの取りこぼしとリードデータの無効区間が発生しないように、メモリ部＃０１〜＃０４の動作開始タイミングを調整する。
【００３８】
具体的には動作開始タイミングを４０ｃの固定した時間差を設けることで実現している。図３では、メモリ部＃０１のライト動作から回路の動作を開始させ、４０ｃ目のライトデータ１の書込み完了のタイミングでメモリ部＃０２へのライトデータ２の書込みが開始可能になるように、メモリ部＃０２のライト動作をメモリ部＃０１から４０ｃ遅らせて開始させる。メモリ部＃０３、メモリ部＃０４についても同様に、メモリ部＃０２から４０ｃ遅らせてメモリ部＃０３を、メモリ部＃０３から４０ｃ遅らせてメモリ部＃０４を各々動作開始させる。この結果、メモリ部＃０４のライトデータ４の書込み完了時にはメモリ部＃０１の１６０ｃの一回目の固定サイクル動作が完了しており、メモリ部＃０１の２回目のライトデータ１の書込み動作に移行することが可能になり、データ入出力バス８からのデータを連続して書き込み可能とする動作となる。
【００３９】
リード動作については、メモリ部＃０１の４０ｃのライト動作完了後、合計２０ｃのアイドル期間経過後に４０ｃのリード動作を開始する。メモリ部＃０２〜＃０４の動作についてはライト側の動作と同様に４０ｃのリード開始の時間差を設けることでメモリ部＃０１〜＃０４のリードデータが連続してデータ入出力バス８上に出力され、メモリ部＃０４のリード動作完了時にはメモリ部＃０１がリード動作可能な状態となり、結果的に、データ入出力バス８上にはメモリ部からの常時連続したリードデータとして出力される。
【００４０】
リフレッシュ動作については、汎用ＤＤＲ２ＳＤＲＡＭデバイスであれば約７．８ｕｓ毎にリフレッシュ時間（ｔＲＦＣ）＝最小１２７．５ｎｓ時間のリフレッシュを実施することが必要であり、図３では、メモリ部＃０１のリード動作完了後にｔＲＦＣ時間を満たすリフレッシュサイクルを実施している。メモリ部＃０１の一動作サイクルである１６０ｃ中ではリフレッシュ時間として約４３ｃのサイクルを必要とするので、リフレッシュ動作は前記の１６０ｃの一連の固定サイクルを１回とした場合に１５回に１回のリフレッシュを実行すれば良い計算となり、残り１４回についてはリフレッシュコマンドの代わりにＮＯＰとすることで１６０ｃの固定サイクルを満たすように調整する。
【００４１】
メモリ部＃０２〜＃０４については、メモリ部＃０１と同様にリフレッシュサイクルを実行している。メモリ部＃０１がリフレッシュサイクル実行中、あるいは、リフレッシュの変わりにＮＯＰとしているサイクル期間中は、メモリ部＃０２〜＃０４がライト動作あるいはリード動作を実行しており、データ入出力バス８上に無効なアイドル期間が発生する事はなく、リフレッシュ期間が連続したデータのリード、ライト動作の阻害要因とはならないことを示している。
【００４２】
図４および図５は図１のメモリ部＃０１を固定サイクル長で動作させた場合のタイムチャートを示しており、２つの図に渡って動作が継続していることを示している。図４および図５では、メモリ部＃０１のサイクル数を基準にサイクル数１から書込みのためのバンク活性化コマンド（ＡＣＴ２１）の発行に続けて、６サイクルからライトコマンド２２が１サイクルおきにＷ１からＷ２０まで発行され、１０サイクルから４９サイクルまでの４０サイクル時間中にメモリ部のデータバスＤＱ上のデータを書き込む。ライトコマンド２３はライト（オートプリチャージ付）で、ライト動作終了時にバンクをアイドル状態に戻すために必要な動作である。５０サイクルから５９サイクルまでプリチャージ時間の経過を待ち、６０サイクルで読込のための活性化コマンド（ＡＣＴ２５）を発行し、６５サイクルからリードコマンド２６が１サイクルおきにＲ１からＲ２０まで発行され、７０サイクルから図５の１０９サイクルまでの４０サイクル時間中にメモリ部のデータバスＤＱ上にデータを出力する。図４のライトコマンド２８は、リード（オートプリチャージ付）で、リード動作終了時にバンクをアイドル状態に戻すために必要な動作である。図５の１１０サイクルから１５２サイクルまでは、リフレッシュ時間を満足させるためのリフレッシュコマンド３１によるリフレッシュ動作を実行する。メモリ部＃０２の動作は、４０サイクルから１６０サイクルの固定長サイクル動作を開始することを示している。
【００４３】
以上の図４および図５のタイムチャートが図１に示す本実施形態の構成にて示したメモリ部＃０１の１６０サイクルの固定サイクルの動作となる。メモリ部＃０２は、メモリ管理制御回路６からの制御によりメモリ部＃０１に対して図４の４０サイクル時間後の４１サイクルからメモリ部＃０２に対する１６０サイクルの固定サイクル動作を開始する。図４では、４１サイクルからメモリ部＃０２へのライト動作を開始する例と４９サイクルからメモリ部＃０１のライト動作完了後メモリ部＃０２のライト動作が開始することを示している。
【００４４】
また、図５では、１００サイクルからメモリ部＃０２へのリード動作を開始する例と１０９サイクルからメモリ部＃０１のリード動作完了後メモリ部＃０２のリード動作が開始することと、１１０サイクルからメモリ部＃０２へのリフレッシュ動作を開始することを示している。メモリ部＃０３については、図５の動作例のメモリ部＃０２の固定サイクル動作開始後の４０サイクル後から１６０サイクルの固定サイクル動作を開始し、メモリ部＃０４についてはメモリ部＃０３の固定サイクル動作開始後の４０サイクル後から１６０サイクルの固定サイクル動作を開始する。その結果、図１のデータ入出力バス８からの連続したライトデータが図５のメモリ部＃０１〜＃０４のＤＱで分散して連続的に書き込みされ、また、リードデータに示す常時連続したデータが図１のデータ入出力バス８上に出力される。
【００４５】
３．効果
以上説明したように、本実施形態によれば、ＤＲＡＭ型メモリを使用することによりメモリの容量の増加を容易にし、また、データ入出力バス８からデータの流れを見た場合、ライトデータは常時連続して書き込み処理がされることとリードデータとして常時連続してデータが出力されるように動作することで、ＱＤＲＳＲＡＭのようにＦＩＦＯ型メモリにアクセスしているような動作を行うことができる。
【００４６】
４．他の実施形態
本発明は上記の実施形態に限定されるものではなく、例えば、ＤＲＡＭ型メモリ４の容量は使用方法により任意の容量が選択可能であり、メモリ部＃０１〜＃０４は、４個に限定されるものでなく、回路を実装するための物理的制約、消費電力による制約、コスト的な制約による使用方法やメモリ管理方法によりｍ個のメモリ部（ｍは２以上の所望の整数）で構成可能である。また、メモリ部内のＤＲＡＭ型メモリ４はメモリ部内に一つである制約はなく、データ入出力バス８上のデータの処理帯域に合わせて複数を実装することが出来、例えば６４ｂｉｔであればメモリ部内のＤＲＡＭ型メモリ４として１６ｂｉｔのメモリを２個使用することで対応可能となる。
【産業上の利用可能性】
【００４７】
本発明のＤＲＡＭ型メモリシステムは、通信装置であるルータ、パケット交換機、ＳＯＮＥＴ／ＳＤＨ装置等で用いられる一時蓄積外部回路に利用可能である。
【符号の説明】
【００４８】
＃０１−＃０４  メモリ部
１  メモリインタフェース回路
２  コマンド制御
３  アドレス制御
４  ＤＲＡＭ型メモリ（ＤＤＲ２ＳＤＲＡＭ）
５  選択回路
６  メモリ管理制御回路
７  クロック
８  データ入出力バス
９  メモリ管理制御回路
２１１  書込みのためのバンク活性化コマンド（ＡＣＴ）
２１２  書込みのためのバンク活性化コマンド（ＡＣＴ）
２２  ライトコマンド
２３  ライトコマンド（オートプリチャージ付）
２４  書込みデータ
２５１  読込のためのバンク活性化コマンド（ＡＣＴ）
２５２  読込のためのバンク活性化コマンド（ＡＣＴ）
２６１  リードコマンド
２６２  リードコマンド
２７１  読込データ
２７２  読込データ
２８  リードコマンド（オートプリチャージ付）
３１１  リフレッシュコマンド
３１２  リフレッシュコマンド
５１  メモリ部＃０１のメモリマップ
５２１  バンク０のメモリマップ
５２２  バンク１のメモリマップ
５２３  バンク２のメモリマップ
５２４  バンク３のメモリマップ
５３  メモリ部＃０１、メモリ部＃０２、メモリ部＃０３、メモリ部＃０４のバンクと方路の設定
【図１】
2012203767.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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