【事件の表示】
　平成　８年特許願第３５９８６０号「フラッシュメモリ装置」拒絶査定に対する審判事件［平成　９年　８月　５日出願公開、特開平　９−２０４７９６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.本願は、平成８年１２月２７日（パリ条約による優先権主張１９９５年１２月２９日、韓国）の出願であって、平成１０年１２月２８日付け、平成１１年１０月１３日付け、平成１２年５月２２日付け及び平成１４年１２月２４日付けの手続補正書によって補正された明細書の特許請求の範囲に記載されたとおりの「フラッシュメモリ装置」に関するものである。
　
２.当審の平成１４年９月１９日付けの拒絶理由は、要するに、
「本件出願は、明細書及び図面の記載が下記の点で不備のため、特許法第３６条第４項及び第６項に規定する要件を満たしていない。
１．特許請求の範囲の記載が以下の点で不明りょうである。
　　　　　　　　　…（略）…
２．発明の詳細な説明の記載が以下の点で不明りょうである。
　　　　　　　　　…（略）…
・発明の詳細な説明の実施例１の記載（段落番号００１０〜００１７）において、イネーブルされたリダンダンシーローデコーダが、どの様にして不良セルの存在するワードラインに対応するスペアワードラインを多数存在するスペアワードラインの中から選択するのかについては、何ら記載されていない。不良セルの存在するワードラインに対応したスペアワードラインを選択するための構成は、本願発明を実施するために必要不可欠の事項である。
・発明の詳細な説明の実施例２の記載（段落番号００１９〜００２４）において、イネーブルされたリダンダンシーコラムデコーダが、どの様にして不良セルの存在するビットラインに対応するスペアビットラインを多数存在するスペアビットラインの中から選択するのかについては、何ら記載されていない。不良セルの存在するビットラインに対応したスペアビットラインを選択するための構成は、本願発明を実施するために必要不可欠の事項である。」というものである。
　
３.これに対して、審判請求人は、平成１４年１２月２４日付けで意見書を提出して、
「【理由】
　拒絶査定不服審判第２０００−５７０２(特許出願第０８−５７０２号)の２００２年９月２４日付けの拒絶理由通知書に対する意見を改進する前に、本願審判請求人は次のとおり意見を改進致します。下記意見の内容は当該分野(半導体メモリ分野、とりわけフラッシュメモリ分野)において通常の知識を有する者にとっては極めて自明の理であることを予め申し上げます。
１．フラッシュメモリ装置について
　　　　　　　　　　…（略）…
　本願発明は、リペアアドレスをどのように指定し、スペアワードライン(またはスペアビットライン)をどのように選択するかについての発明ではなく、本願の従来の技術である図1およびそれに対する詳細な説明に記載されたとおり、ワードライン不良(またはビットライン不良)が生じた場合、リダンダンシローデコーダ(またはコラムデコーダ)をどのようにイネーブルさせるかというのが本願発明の要旨であります。
２．それでは、上述の説明をもとに本願発明の要旨から説明致します。
         　 　　　　…（略）…
３．以上、上述の説明から審判官殿の拒絶理由は全て解消されたと思い、また各拒絶理由に対していちいち意見を改進するのは意味がないとも考えられますが、本願発明の特許性を更に明確にするために前述第２項をもとに審判官殿の拒絶理由について詳しく説明致します。
(１）請求項１の拒絶理由について
        　　　　　　…（略）…
ｄ．フラグセンス増幅器の出力は、リダンダンシローデコーダをイネーブルさせる役割をします。リダンダンシローデコーダに入力されるアドレスは従来と違っておらず、本願発明の要旨でないため記載しなかったのであり、リダンダンシローデコーダによってスペアワードラインを選択する技術はローデコーダによってメインセルアレーのワードラインを選択する技術と同様であります。
　つまり、本発明においてはリダンダンシローデコーダでスペアワードラインをどのように選択するかが発明の要旨ではなく、ワードラインの不良が生じた場合どのようにリダンダンシローデコーダをイネーブルさせるかというのが本願発明の要旨であります。
　本願図１のように従来にはカムを利用してリダンダンシローデコーダをイネーブルさせた技術を、本発明ではフラグセルブロックを利用して具現したものであります。このような記載は本願従来の技術に詳細に記載されております。
      　　　　　　　…（略）…
(２）請求項４の拒絶理由について
       　 　　　　　…（略）… 
３）発明の詳細な説明に対する拒絶理由について
        　　　　　　…（略）…
ｃ．審判官殿はスペアワードラインを選択するための構成が本願発明の必須構成要素であるとご指摘し、かつ発明の詳細な説明に記載されていないとご指摘なさいました。
　しかしながら前に説明致しましたように、本願発明はスペアワードラインを選択することに関する発明でなく、スペアワードライン(またはスペアビットライン)を選択するリダンダンシローデコーダ(またはリダンダンシコラムデコーダ)をどのようにイネーブルさせるかというのが発明の要旨であります。
　つまり、不良ワードライン(またはビットライン)が一つ以上生じた場合に、リダンダンシローデコーダ(またはリダンダンシコラムデコーダ)をイネーブルさせる技術に関するものであり、これについての説明は本願明細書に当該分野の知識を有する者が十分に実施できる程度に記載されております。
結語
　本願発明の不明瞭な記載の指摘の前に本願発明要旨の把握が先行されるべきであるにもかかわらず、誤って把握された技術の要旨をもとに本願発明の不明瞭な記載を理由にして本願を拒絶するのは、適切な拒絶理由とは言いがたいと考えております。
　更に、本願発明の詳細な説明ならびに前述の説明書に詳しく記載されたように、本願発明はリダンダンシローデコーダ(またはリダンダンシコラムデコーダ)をイネーブルさせる技術に関するものであるが、審査過程から本願審判に至るまで不良セルが存在するワードラインに対応するスペアワードラインを選択する構成が本願発明の要旨であると誤って認識されたことは審判官殿もよくご存知であると考えております。
　また、本願発明は、本願発明に対応するアメリカ及び韓国においての出願もその特許性が認められ特許登録されました。(アメリカ及び韓国特許公報の写し参照)
　よって、この意見書とともに提出される補正書をもとに、本願について再度審理を行い、本願の請求趣旨のような審決を下すようお願い申し上げます。」と主張すると共に、同日付けで手続補正書を提出して、段落００１７の記載内容を「【００１７】図4は、図2のフラグセンス増幅器の詳細回路図であり、フラグセンス増幅器イネーブル信号Ｓ２の入力によりフラグビットセルブロック９からのフラグビットをセンシングする回路である。」と補正した。
　
４．当審の判断
　そこで、上記意見書の主張及び手続補正書の補正内容によって、当審で通知した記載不備が全て解消されたか否かを再度検討する。
（１）まず、図２に示される第１の実施例に関して、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に、明細書中にその発明の構成及びその動作が明確かつ十分に記載されているかどうか検討すると、例えば、ワードライン（Ｗ／Ｌ３）に接続されたメモリセルに障害があって、予めフラグビットセルブロック（９）内のフラッシュメモリセル（Ｆ３）に電荷が書き込まれているとした場合に、図示しないアドレス信号がローデコーダ（４）によってデコードされた結果、不良メモリセルの接続されたワードライン（Ｗ／Ｌ３）がアクセスされると、フラグセンス増幅器（８）から信号が出力され、この出力が、インバータを介してリダンダンシーローデコーダ（３）をイネーブルするための信号（ＳＷＬＥＷ）として該リダンダンシーローデコーダ（３）に供給されることは明細書の記載から明らかである。
　しかしながら、この様にしてイネーブルされたリダンダンシーローデコーダ（３）がどのようにして、リダンダンシーセルブロック（１）内にある複数のスペアワードラインの内から特定の１本を前記ワードライン（Ｗ／Ｌ３）と対応付けて選択するのかについては、発明の詳細な説明に何等記載されておらず明らかでない。
　この点に関して、審判請求人の提出した意見書の、「審査過程から本願審判に至るまで不良セルが存在するワードラインに対応するスペアワードラインを選択する構成が本願発明の要旨であると誤って認識された」との主張及び「リダンダンシローデコーダに入力されるアドレスは従来と違っておらず、本願発明の要旨でないため記載しなかったのであり、リダンダンシローデコーダによってスペアワードラインを選択する技術はローデコーダによってメインセルアレーのワードラインを選択する技術と同様であります。」との主張から、審判請求人は、不良セルが存在するワードラインに対応するスペアワードラインを選択する構成は、本願発明の要旨ではなく、不良セルが存在するワードラインに対応するスペアワードラインを選択することは、従来周知の技術を用いて行うことができると主張している。
　しかしながら、本願の特許請求の範囲の請求項１に「上記多数のビットラインと多数のスペアワードライン間に接続されるリデンダンシーセルブロックと」という構成及び「上記フラグセンス増幅器の出力信号にしたがって上記スペアワードラインを選択するためのリダンダンシーローデコーダと」という構成が明記されているので、不良セルが存在するワードラインに対応するスペアワードラインを選択する構成は、本願請求項１に係る発明の必要不可欠な事項であることは明らかである。
　そして、図２に示される本願請求項１に係る発明の第１の実施例において、ワードライン（Ｗ／Ｌ３）に接続されたメモリセルに障害が発生した場合に、該ワードライン（Ｗ／Ｌ３）と対応付けて、リダンダンシーセルブロック（１）内にある複数のスペアワードラインの内の特定の１本を同時に選択する必要があるが、これをどのようにすれば審判請求人の主張するように従来周知の技術で行うことができるのか明らかでない。即ち、審判請求人は従来周知の技術がどのようなものかも明確に示しておらず、審判請求人が主張するように従来周知の技術をどのように用いてそれを実現するのか明らかでない。もし、仮に何らかの手段によって、ワードライン（Ｗ／Ｌ３）と対応付けて、リダンダンシーセルブロック（１）内にある複数のスペアワードラインの内の特定の１本を同時に選択することができたとしても、ワードライン（Ｗ／Ｌ３）に接続されている障害の発生したメモリセルからの情報とリダンダンシーセルブロック（１）内にある複数のスペアワードラインの内の対応付けられた特定の１本に接続されているメモリセルからの情報が同時に読み出されることになるので、明細書の段落０００１に記載されている、「メインメモリセルブロックにおいて発生する不良セルをリペアすることができるようにする」ことは実現し得ないものと認められる。
　したがって、図２に示される第１の実施例に関して、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に、明細書が記載されているとは認められない。
（２）次に、図５に示される第２の実施例に関して、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に、明細書中に発明の構成及びその動作が明確かつ十分に記載されているかどうか検討すると、例えば、ビットライン（ＢＬ３）に接続されたメモリセルに障害があって、予めフラグビットセルブロック（１２）内のフラッシュメモリセル（Ｆ３）に電荷が書き込まれているとした場合に、図示しないアドレス信号がコラムデコーダ（１６）によってデコードされた結果、不良メモリセルの接続されたビットライン（ＢＬ３）がアクセスされると、フラグセンス増幅器（１８）から信号が出力され、この出力が、インバータを介してリダンダンシーコラムデコーダ（１９）をイネーブルするための信号（ＳＣＯＬＥＮ）として該リダンダンシーコラムデコーダ（１９）に供給されることは明細書の記載から明らかである。
　しかしながら、この様にしてイネーブルされた前記リダンダンシーコラムデコーダ（１９）がどのようにして、リダンダンシーセルブロック（１５）内にある複数のスペアビットラインの内から特定の１本を前記ビットライン（ＢＬ３）と対応付けて選択するのかについては、発明の詳細な説明に何等記載されておらず明らかでない。
　この点に関して、審判請求人の提出した意見書の主張を要約すると、不良セルが存在するビットラインに対応するスペアビットラインを選択する構成は本願発明の要旨ではなく、この選択する構成は、従来周知の技術を用いれば良いというものである。
　しかしながら、本願の特許請求の範囲の請求項４に「上記多数のワードラインと多数のスペアビットライン間に接続されるリダンダンシーセルブロックと」という構成及び「上記フラグセンス増幅器の出力信号により上記スペアビットラインを選択するためのリダンダンシーコラムデコーダと」という構成が明記されているので、不良セルが存在するビットラインに対応するスペアビットラインを選択する構成は、本願請求項４に係る発明の必要不可欠な事項であることは明らかである。
　そして、図５に示される本願請求項４に係る発明の第２の実施例において、ビットライン（ＢＬ３）に接続されたメモリセルに障害が発生した場合に、該ビットライン（ＢＬ３）と対応付けて、リダンダンシーセルブロック（１５）内にある複数のスペアビットラインの内の特定の１本を同時に選択する必要があるが、これをどのようにすれば審判請求人の主張するように従来周知の方法で行うことができるのか明らかでない。即ち、審判請求人は、従来周知の方法がどのようなものかも示しておらず、審判請求人が主張するように従来周知の技術をどのように用いてそれを実現するのか明らかでない。もし、仮に何らかの手段によって、ビットライン（ＢＬ３）と対応付けて、リダンダンシーセルブロック（１５）内にある複数のスペアビットラインの内の特定の１本を同時に選択することができたとしても、ビットライン（ＢＬ３）に接続されている障害の発生したメモリセルからの情報とリダンダンシーセルブロック（１５）内にある複数のスペアビットラインの内の対応付けられた特定の１本に接続されているメモリセルからの情報が同時に読み出されることになるので、明細書の段落０００１に記載されている、「メインメモリセルブロックにおいて発生する不良セルをリペアすることができるようにする」ことは実現し得ないものと認められる。
　したがって、図５に示される第２の実施例に関して、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に、明細書が記載されているとは認められない。
　
５．以上のとおりであるので、本件出願の発明の詳細な説明には、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に、その発明の構成及びその動作が明確かつ十分に記載されているとは認められないから、特許法第３６条第４項に規定する要件を満たしていないので、当審で通知した上記拒絶理由によって拒絶するものとする。
　よって、結論の通り審決する。