【事件の表示】
　平成　３年特許願第２５４０７５号「高性能プロセッサの変換バッファのためのグラニュラリティヒント」拒絶査定に対する審判事件［平成　６年　４月　８日出願公開、特開平　６−　９５９６９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明　
　
　本願は、平成３年６月２８日（パリ条約による優先権主張１９９０年６月２９日、アメリカ合衆国）の出願であって、その請求項１に係る発明は、平成１３年１０月１０日付けの手続補正書によって補正された明細書及び図面の記載からみて、本願の特許請求の範囲の請求項１に記載されたとおりのものと認められるところ、その請求項１に記載された発明（以下、本願発明という。）は次のとおりのものである。　
　
（本願発明）　
　
「　【請求項１】　バスにより接続されたＣＰＵ及びメモリを有し上記ＣＰＵが仮想アドレスを物理アドレスに変換するための変換バッファを有するプロセッサシステムを動作する方法において、
　上記バスを使用して上記ＣＰＵにより上記変換バッファに複数のページテーブルエントリを記憶する段階を備え、上記ページテーブルエントリの各々１つは、ページフレーム番号及びグラニュラリティヒントを含み、上記グラニュラリティヒントは、各ページフレーム番号について、上記ページフレーム番号を使用してアクセスされるべきメモリの多数のページを含むページ番号の範囲を識別する１以上のビットを含み、
　上記バスを使用して上記ＣＰＵにより上記ページテーブルをアクセスすることにより上記変換バッファに最近使用されたアドレス変換のページテーブルエントリを記憶する段階を備え、上記ぺージテーブルエントリは、上記仮想アドレスの第１の部分であるタグにより上記変換バッファにおいて指示され、
　上記ＣＰＵにおいて、上記仮想アドレスの第２の部分を上記変換バッファの上記ページフレーム番号の１つに加えて上記物理アドレスを発生する段階を備え、上記第２の部分は上記グラニュラリティヒントにより決定されるサイズを有し、
　上記発生された物理アドレスを使用して上記バスを介して上記ＣＰＵにより上記メモリをアドレスする段階を備える、
ことを特徴とする方法。」　
　
２．引用例　
　
　原査定の拒絶の理由に引用された本願優先日前に頒布された刊行物である特開昭６４−１７１３７号公報（以下、引用例という。）には、大容量ページ制御方式に関する発明が記載されており、これについて、以下の記載がある。　
　
（１）「２.特許請求の範囲　
１．ー定容量のメモリを単位として、メモリの管理を行う電子計算機において、上記ー定容量の単位と該単位を複数個集めた大容量単位を混在させたメモリ、および仮想アドレスを上記メモリ上の実アドレスに変換するために、セグメントテーブルとページテーブルの間に挿入された第３のテーブルを設けるとともに、上記セグメントテーブルの各エントリには管理単位容量を示すインディケータを、また上記第３のテーブルには上記大容量単位の保護情報とページテーブル索引の要／不要を示す情報とを、それぞれ設け、アドレス変換に際して、上記セグメントテーブルのインディケータが’０ ’のときにはページテーブルを索引し、該インディケータが’０’でないときには上記第３のテーブルを索引し、該第３のテーブルのエントリを参照した結果、索引要／不要情報が’要’であるときにはさらにページテーブルを索引し、’不要’であるときには索引結果が直接大容量ページの実ページ番号を意味するように制御することを特徴とする大容量ページ制御方式。
２．上記セグメントテーブル上のインディケータと第３のテーブル上の大容量単位の保護情報とページテーブル索引の要／不要情報は、アドレス変換の高速化のためにプロセッサ内に設けられたアドレス変換バッファの各エントリに格納され、アドレス変換バッファ索引時にインディケータ情報も同時に読み出して、同時に読み出された実アドレス情報からインディケータとページテーブル索引要／不要情報とに基づいて、必要ビット数のみをメモリアクセス情報として送出することを特徴とする特許請求の範囲第１項記載の大容量ページ制御方式。」（公報１頁左欄４行〜右欄１８行）　
　
（２）「第３図において、５は実アドレスに変換するための論理アドレスであって、Ｓはセグメントフィールド、Ｐはページフィールド、Ｌは変位フィールドである。６はセグメントテーブル（ＳＴ）、７はページテーブル（ＰＴ）である。先ず、図示されていない制御レジスタに格納されたセグメントテーブル先頭アドレスと、論理アドレス５のセグメントフィールドＳの最下位ビットを揃えて加算し、セグメントテーブル６のエントリアドレスを得た後、セグメントテーブル６のエントリを参照し、ページテーブル７のアドレスを得る。ページテーブルアドレスの特定ビット位置に、論理アドレス５のページフィールドＰの最下位ビットを揃えて加算し、ページテーブルエントリのページアドレスＰ’を得る。このページテーブルエントリを参照して、ページアドレスＰ’を得た後、ページアドレスＰ’の下位に、論理アドレス５の変位フィールドＬを接合して、実アドレスを得る。このようにして、従来より、仮想アドレス（論理アドレス）５が実ページ番号にアドレス変換されている。」（公報２頁右上欄２０行〜左下欄１９行）　
　
（３）「すなわち、第１図において、論理アドレス５のページフィールドＰをＬａｒｇｅ−ＰａｇｅのフィールドＰ１と、従来サイズのページフィールドＰ２とに分けるとともに、Ｌａｒｇｅ−Ｐａｇｅ８の単位でエントリを得るためのＬＰＴ８を設けることにより、大容量ページ単位でも、従来サイズのページ単位でも、いずれの場合にも実アドレスに変換できるようにする。なお、セグメントテーブル６には、従来の情報の他に、ページサイズの示すインディケータ（ＩＮＤ）とＬＰＴ８の有効表示子（第１図では図示省略されている）を設ける。」（公報４頁左下欄９行〜１９行）　
　
（４）「本発明においては、セグメントテーブル（ＳＴ）６内に格納される情報として、従来の情報に加え、さらにページサイズの示すインディケータ（ＩＮＤ）６１１と、ＬＰＴ８の有効表子(Ｖａ)６１０を付加する。ページサイズは、ＩＮＤ６１１の内容に基づいて、（ｂ）または(ｃ)の例１、例２に示すように、あらかじめ定めておく。(ｂ)では、インディケータ値が１だけ増加するごとに、ページサイズが倍増された場合を表わし、(ｃ)では、インディケータ値が１だけ増加するごとに、ページサイズが４倍に増加する場合を表わしている。」（公報４頁右下欄２行〜１２行）　
　
（５）「第５図には、ＳＴ６の各エントリの内容が示されており、１つのエントリの内容は、インディケータ６１と保護情報６２とアドレス情報６３から構成される。インディケータ６１は、さらに有効表示子６１０とページサイズインディケータ６１１とに分けられている。」（公報４頁右下欄２０行〜５頁左上欄５行）　
　
（６）「第６図は、本発明の一実施例を示すＬＰＴの内容の説明図である。
　ＬＰＴ８の各エントリの内容は、ＬＰＴ索引後にさらにＰＴ７を索引する必要があるか否かを示すＰＴ Ｖａｌｉｄ　ｂｉｔ(Ｖｂ)８１０と、 Ｌａｒｇｅ−Ｐａｇｅ単位の保護情報８１１と、アドレス情報８２から構成される。アドレス情報８２は、Ｖｂ８１０＝０のときには、 Ｌａｒｇｅ−Ｐａｇｅの実ページ番号が、また、Ｖｂ８１０＝１のときには、ＰＴの先頭アドレスを意味する。」（公報５頁左上欄１２行〜右上欄１行）
　
（７）「第７図は、第１図のさらに詳細なアドレス変換機構の構成図である。　
　ここでは、論理アドレス５を、ＳＴ６，ＰＴ７，ＬＰＴ８を用いて実アドレスにアドレス変換する際のプロセスが示されている。（中略）　
仮想アドレス（論理アドレス）５のセグメント部（Ｓ）５１を用いてＳＴ６を索引し、当該ＳＴエントリの情報ＩＮＤ６１１がデコーダ６１２でデコードされ、その結果がＩＮＤ≠０のときには、セレクタ６５により、仮想アドレス内ページフィールドＰからＩＮＤで示されたページサイズのアドレス情報（Ｐ中の上位ビットＰ１）がセレクトされ、レジスタ６６に格納される。セレクタ６７では、ＬＰＴ有効性表示ビット（Ｖａ）６１０が１のときには、レジスタ６６のＰ１を選択し、Ｖａ＝０のときには、仮想アドレスのページフィールド（Ｐ）５２が選択されて、アドレス加算器６８に入力される。加算器６８の他方の入力には、ＳＴエントリ内アドレス情報６３が入力され、加算結果はＶａ＝０のときにはＰＴ７を指定するアドレス、Ｖａ＝１のときにはＬＰＴ８を指定するアドレスとして認識され、処理される。　
　Ｖａ＝０のときのプロセスは、従来の通りであるため、説明を省略する。
　Ｖａ＝１のときには、そのアドレスでＬＰＴ８を索引し、情報８０を読み出す。　
　情報８０には、さらにＰＴ７を索引する必要があるか否かを示す表示子Ｖｂ８１０，Ｌａｒｇｅ−Ｐａｇｅの保護情報ＫR８１１，Ｒｅａｄ／Ｗｒｉｔｅ可，不可を示す情報ＡＲ８１２，およびアドレス情報８２が格納されている。Ｖｂ＝０のときには、ＰＴ７を索引する必要がないため、アドレス加算器８４には、セレクタ８３を介して０が入力され、他方の入力として、ＬＰＴ８上のアドレス情報８２が入力される。加算結果は、セレクタ８５を介して選択され、Ｖｂ＝０のときには、セレクタ９を介してアドレス情報レジスタ１０に入力される。また、Ｖｂ＝１のときには、仮想アドレス５のページフィールド５２がセレクタ８３を介してアドレス加算器８４に入力され、アドレス情報８２との加算結果はＰＴ７内のエントリアドレスとして認識され、ＰＴ索引アドレスとして扱われる。　
　Ｖｂ＝１のときには、従来のＰＴ７の索引と同じであるため、詳細説明を省略する。この場合には、セレクタ８５から一点鎖線を通ってＰＴ７をアクセスし、ＰＴエントリを参照する。そして、ＰＴエントリの実ページ番号７２がセレクタ９を介してアドレス情報レジスタ１０に入力される。　
　Ｖｂ＝０のときには、セレクタ８５の出力は、Ｌａｒｇｅ−Ｐａｇｅの実アドレスとしてセレクタ９に入力される。セレクタ９では、ＳＴ６上のＶａ６１０，ＩＮＤ６１１，Ｖｂ８１０が仮想アドレス５のページフィールドの下位情報Ｐ２とともに入力され、ＩＮＤ６１１で示すページサイズに基づいてアドレス情報が組立てられて、レジスタ１０に入力される。なお、第７図において、Ｐ’およびＰ１’は、アドレス変換された後の実アドレスであることを示している。Ｐ２は仮想アドレスの値がそのまま入力される。」（公報５頁右上欄２行〜６頁左上欄７行）　
　
（８）「第９図は、本発明の一実施例を示すアドレス変換バッファの構成図であって、高速アドレス変換のために用意されたアドレス変換バッファ（以下、ＡＴＢ）上に新たに保持すべき情報とその使用方法が示される。　
　過去にＳＴ, ＰＴまたはＬＰＴ を索引した結果の必要情報を、このＡＴＢ２０に保持しておく。ＬＰＴ８を導入するに伴って、ＡＴＢ２０の各エントリ上に、ＬＰＴに関係する情報を格納することが必要となる。太線の部分（ＩＮＤ２０１，ＬＰＴの保護情報２０２，ビット長セレクト回路２０５およびセレクタ２０６ ）が、本実施例により新たに付加する回路部分である。　
　特に、情報２０１のＶａ,ＩＮＤ,Ｖｂは、ＡＴＢ内エントリから読み出して実ページ番号中の有効アドレスビットを選択するために、また、保護情報２０２を使用するか否か決定するためにも、使用される。また、第７図におけるセレクタ９の入力としても使用されるので、ＡＴＢ２０上に登録しておく必要がある。
　ＡＴＢ索引時には、インディケータ情報も同時に読み出し、ＡＴＢから同時に読み出した実アドレス情報からインディケータ情報とＰＴ要／不要情報とに基づいた必要ビット数のみを、メモリアクセス情報として、メモリ制御部等に送出する回路（ビット長セレクト回路２０５、セレクタ２０６）が設けられている。」（公報６頁右下欄１０行〜７頁左上欄１６行）　
　
（９）引用例には、過去にセグメントテーブル、ページテーブルまたは第３のテーブルを索引することにより上記アドレス変換バッファに上記索引した結果の必要情報を記憶する段階については記載されているものの、アドレス変換バッファに最近索引した結果の必要情報を記憶することについては明記されていないが、従来の一般的なアドレス変換バッファの使用方法から考えて、引用例においてもアドレス変換バッファに最近索引した結果の必要情報を記憶するようにしていると解するのが至当である。　
　
（１０）引用例には、セグメントテーブル、ページテーブルまたは第３のテーブルを索引することによりアドレス変換バッファに索引した結果の必要情報を記憶する手段、セグメントテーブル、ページテーブルまたは第３のテーブルを索引することによりアドレス変換バッファに最近索引した結果の必要情報を記憶する手段、仮想アドレスの一部分である変位フィールド、あるいはページフィールドの下位情報及び変位フィールドを、アドレス変換バッファの実ページ番号のうちの必要ビット数に接合して実アドレスを発生する手段、発生された実アドレスを使用してメモリをアクセスする手段、がどの手段か明記されていないが、従来の一般的なアドレス変換バッファの構成から考えて、引用例においても該手段がプロセッサであると解するのが至当である。　
　
（１１）引用例には、仮想アドレスからアドレス変換バッファの必要情報をどのように読み出すか明記されていないが、従来の一般的なアドレス変換バッファの使用方法から考えて、引用例においても仮想アドレスの或る一部分により指示していると解するのが至当である。
　
（１２）上記（７）には、実アドレスを組立てる場合に、変位フィールドと接合するページフィールドの値として、仮想アドレスのページフィールドＰ全体を変換した実アドレスのページフィールドＰ’か、仮想アドレスのページフィールドの上位Ｐ１を変換した実アドレスのＰ１’と仮想アドレスのページフィールドの下位Ｐ２を接合した実アドレスのＰ’のいずれかを、ページサイズインディケータ（ＩＮＤ６１１）で示すページサイズ、ラージページテーブル有効性表示ビット、及びページテーブルを索引する必要があるか否か示す表示子（Ｖｂ）に基づいて選択して、実アドレスを組立てることが記載されており、　
　又、上記（８）には、アドレス変換バッファにおいて、上記ページサイズインディケータ、ラージページテーブル有効性表示ビット、及びページテーブルを索引する必要があるか否か示す表示子を１組にして情報２０１とし、この情報２０１を上記（７）におけるセレクタ９への入力として用いることが記載されている。　
　そして、セレクタ９に入力された情報２０１は、上記（７）に記載されているように、セレクタ９を制御して、変位フィールドと接合するページフィールドの値として、仮想アドレスのページフィールドＰ全体を変換した実アドレスのページフィールドＰ’か、仮想アドレスのページフィールドの上位Ｐ１を変換した実アドレスのＰ１’と仮想アドレスのページフィールドの下位Ｐ２を接合した実アドレスのＰ’のいずれかを選択するために用いられることは明らかである。
　
　以上のことから、引用例には次の発明が記載されている。　
　
　プロセッサ及びメモリを有し上記プロセッサが仮想アドレスを実アドレスに変換するためのアドレス変換バッファを有する大容量ページ制御方式において、　
　上記プロセッサにより、セグメントテーブル、ページテーブルまたは第３のテーブルを索引することにより上記アドレス変換バッファに索引した結果の必要情報を記憶する段階を備え、　
　上記必要情報の各々１つは、実ページ番号及び情報２０１を含み、上記情報２０１は、各実ページ番号について、上記実ページ番号中の有効アドレスビットを選択するための情報を含み、　
　上記プロセッサにより上記セグメントテーブル、ページテーブルまたは第３のテーブルを索引することにより上記アドレス変換バッファに最近索引した結果の必要情報を記憶する段階を備え、　
　上記必要情報は、上記仮想アドレスの或る一部分により上記アドレス変換バッファにおいて指示されるものであり、　
　上記プロセッサにおいて、上記仮想アドレスの別の或る一部分である変位フィールド、あるいはページフィールドの下位情報及び変位フィールドを、アドレス変換バッファの上記実ページ番号のうちの必要ビット数に接合して実アドレスを発生する段階を備え、上記別の或る一部分は上記情報２０１により決定されるサイズを有し、　
　上記発生された実アドレスを使用して上記プロセッサにより上記メモリをアクセスする段階を備える、
　大容量ページ制御方式　
　
３．対比　
　
　本願発明（以下、前者という。）と引用例に記載された発明（以下、後者という。）を対比する。
　
（ア）後者の大容量ページ制御方式は、プロセッサ及びメモリを有するプロセッサシステムであるから、後者の大容量ページ制御方式の動作は、プロセッサシステムを動作する方法であると認められる。
　又、後者のアドレス変換バッファも前者の変換バッファも、ともに仮想アドレスを実アドレス（物理アドレス）に変換するためのものであるから、後者の「プロセッサ及びメモリを有し上記プロセッサが仮想アドレスを実アドレスに変換するためのアドレス変換バッファを有する大容量ページ制御方式において、」は、前者の「ＣＰＵ及びメモリを有し上記ＣＰＵが仮想アドレスを物理アドレスに変換するための変換バッファを有するプロセッサシステムを動作する方法において、」に相当する。　
　
（イ）前者においては、第１ページテーブル、第２ページテーブル、第３ページテーブルというように、階層化された全てのテーブルをページテーブルと呼んでおり、したがって、後者の「セグメントテーブル、ページテーブルまたは第３のテーブル」が前者の「ページテーブル」に相当する。　
　したがって、後者の「上記プロセッサにより、セグメントテーブル、ページテーブルまたは第３のテーブルを索引することにより上記アドレス変換バッファに索引した結果の必要情報を記憶する段階を備え、」は、前者の「上記ＣＰＵにより上記変換バッファに複数のページテーブルエントリを記憶する段階を備え、」に相当する。　
　
（ウ）上記（イ）と同様に、後者の「上記プロセッサにより上記セグメントテーブル、ページテーブルまたは第３のテーブルを索引することにより上記アドレス変換バッファに最近索引した結果の必要情報を記憶する段階を備え、」は、前者の「上記バスを使用して上記ＣＰＵにより上記ページテーブルをアクセスすることにより上記変換バッファに最近使用されたアドレス変換のページテーブルエントリを記憶する段階を備え、」に相当する。　
　
（エ）後者の「上記必要情報は、上記仮想アドレスの或る一部分により上記アドレス変換バッファにおいて指示され、」は、前者の「上記ぺージテーブルエントリは、上記仮想アドレスの第１の部分であるタグにより上記変換バッファにおいて指示され、」に相当する。　
　
（オ）後者の仮想アドレスの別の或る一部分である変位フィールド、あるいはページフィールドの下位情報及び変位フィールドは、実ページ番号のうちの必要ビット数に接合されるものであって、変位フィールドと、ページフィールドの下位情報と変位フィールドを接合したものを比較すればそのサイズは異なっており、かつ、どちらを選択するかは、情報２０１によって決定されるのであるから、後者の「上記プロセッサにおいて、上記仮想アドレスの別の或る一部分である変位フィールド、あるいはページフィールドの下位情報及び変位フィールドを、アドレス変換バッファの上記実ページ番号のうちの必要ビット数に接合して実アドレスを発生する段階を備え、上記別の或る一部分は上記情報２０１により決定されるサイズを有し、」は、前者の「上記ＣＰＵにおいて、上記仮想アドレスの第２の部分を上記変換バッファの上記ページフレーム番号の１つに加えて上記物理アドレスを発生する段階を備え、上記第２の部分は上記グラニュラリティヒントにより決定されるサイズを有し、」に相当する。　
　
（カ）上記（オ）に記載したように、後者の「情報２０１」は第２の部分のサイズを決定するための情報である点で、前者の「グラニュラリティヒント」に対応し、　
　又、後者の「実ページ番号」は、ページ内アドレスである変位フィールド、あるいはページフィールドの下位情報及び変位フィールドに接合される物理アドレスにおけるページを示す情報であるから、前者の「ページフレーム番号」に対応する。　
　さらに、後者の「必要情報」も前者の「テーブルエントリ」も、ともにアドレス変換バッファ（変換バッファ）の１つのレコードという点で一致しているから、後者の「上記必要情報の各々１つは、実ページ番号及び情報２０１を含み、」は、前者の「上記ページテーブルエントリの各々１つは、ページフレーム番号及びグラニュラリティヒントを含み、」に対応する。　
　
（キ）上記（ア）と同様に、後者の「上記発生された実アドレスを使用して上記プロセッサにより上記メモリをアクセスする段階を備える、大容量ページ制御方式」は、前者の「上記発生された物理アドレスを使用して上記ＣＰＵにより上記メモリをアドレスする段階を備える、ことを特徴とする方法」に相当する。　
　
（ク）したがって、両者は、　
　
　ＣＰＵ及びメモリを有し上記ＣＰＵが仮想アドレスを物理アドレスに変換するための変換バッファを有するプロセッサシステムを動作する方法において、　
　上記ＣＰＵにより上記変換バッファに複数のページテーブルエントリを記憶する段階を備え、上記ページテーブルエントリの各々１つは、ページフレーム番号及びグラニュラリティヒントを含み、　
　上記ＣＰＵにより上記ページテーブルをアクセスすることにより上記変換バッファに最近使用されたアドレス変換のページテーブルエントリを記憶する段階を備え、上記ぺージテーブルエントリは、上記仮想アドレスの第１の部分であるタグにより上記変換バッファにおいて指示され、　
　上記ＣＰＵにおいて、上記仮想アドレスの第２の部分を上記変換バッファの上記ページフレーム番号の１つに加えて上記物理アドレスを発生する段階を備え、上記第２の部分は上記グラニュラリティヒントにより決定されるサイズを有し、　
　上記発生された物理アドレスを使用して上記ＣＰＵにより上記メモリをアドレスする段階を備える、ことを特徴とする方法　
　
である点で一致し、次の２点で相違している。　
　
（相違点１）　
　
　前者が、ＣＰＵとメモリをバスにより接続しているのに対して、後者がこのような構成を備えていない点　
　
（相違点２）　
　
　前者のグラニュラリティヒントが、各ページフレーム番号について、ページフレーム番号を使用してアクセスされるべきメモリの多数のページを含むページ番号の範囲を識別する１以上のビットを含んでいるのに対して、後者の情報２０１が、各実ページ番号について、実ページ番号中の有効アドレスビットを選択するための情報を含んでいる点　
　
４．相違点についての判断　
　
  上記相違点について検討する。　
　
（相違点１について）　
　
　後者は、ＣＰＵとメモリを接続する手段を備えていないが、ＣＰＵとメモリをバスにより接続することは出願前周知の技術であるので、この点の相違は格別のものではない。　
　
（相違点２について）　
　
　後者において、情報２０１は、変換バッファ索引時に実ページ番号とともに読み出され、上記実ページ番号の中から、メモリアクセス情報として送出するための必要ビット数の有効アドレスビットを選択するために用いられている。　
　又、後者の実ページ番号は、少なくとも一定容量の単位を管理単位としてアクセスできるだけのビット数を有している必要があり、その実ページ番号の中から必要ビット数の有効アドレスビットを選択することは、言い換えれば、実ページ番号の情報を、一定容量の単位を示す情報から、上記単位を複数個集めた大容量単位を示す情報に変換しているということである。　
　したがって、後者の実ページ番号中の有効アドレスビットを選択するための情報は、大容量単位として、一定容量の単位の実ページ番号のうち、どこからどこまでの実ページ番号を複数個を集めるかを示す情報である。　
　一方、前者の「ページフレーム番号を使用してアクセスされるべきメモリの多数のページを含むページ番号の範囲を識別する１以上のビット」という記載は、「ページフレーム番号」と「ページ番号」の関係がいささか不明確であるが、大きな単一ページとして処理されるべきページのブロックを識別する１以上のビットと解することができ、その場合、後者の「実ページ番号中の有効アドレスビットを選択するための情報」と、前者の「ページフレーム番号を使用してアクセスされるべきメモリの多数のページを含むページ番号の範囲を識別する１以上のビット」は、大きな単一ページとして処理されるべきページのブロックを識別する情報であるという意味では一致する。
　したがって、後者において、実ページ番号中の有効アドレスビットを選択するための情報を、ページフレーム番号を使用してアクセスされるべきメモリの多数のページを含むページ番号の範囲を識別する１以上のビットとすることは、当業者が容易になし得ることである。　
　
５．むすび　
　
　したがって、本願発明は、引用例に記載された発明に基いて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。　
　
　よって、結論のとおり審決する。