【事件の表示】
　特願２００９−１２８０５６「化合物半導体装置及びその製造方法」拒絶査定不服審判事件〔平成２２年１２月　９日出願公開、特開２０１０−２７８１５０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、２００９年５月２７日の出願であって、平成２５年１０月１１日付けの拒絶理由通知（最初）に対して、同年１２月１９日に手続補正がなされるとともに意見書が提出され、平成２６年１月１６日付けの拒絶理由通知（最後）に対して、同年３月１１日に手続補正がなされるとともに意見書が提出されたが、同年５月８日付けで同年３月１１日になされた手続補正が却下されるとともに、同日付けで拒絶査定がなされ、それに対して、同年８月１３日に拒絶査定不服審判請求がなされるとともに、同日に手続補正がなされたものである。
　
２．補正の却下の決定
〔補正の却下の決定の結論〕
　平成２６年８月１３日になされた手続補正を却下する。
　
〔理由〕
（１）補正の内容
　平成２６年８月１３日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし６を、補正後の特許請求の範囲の請求項１ないし５に補正するものであり、そのうちの補正前後の請求項は、以下のとおりである。
　
（補正前）
「　【請求項１】
　化合物半導体積層構造と、
　前記化合物半導体積層構造上に形成された表面保護膜と、
　前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、
　を有し、
　前記表面保護膜は、
　第１のシリコン窒化膜と、
　前記第１のシリコン窒化膜上に形成され、前記第１のシリコン窒化膜よりもＳｉ−Ｈ結合を少なく含む第２のシリコン窒化膜と、
　を有し、
　前記ゲート電極は、
　その下面が前記化合物半導体積層構造に接する接合部と、
　前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、
　前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、
　を有することを特徴とする化合物半導体装置。
　　【請求項２】
　前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は５０ｎｍ以下であることを特徴とする請求項１に記載の化合物半導体装置。
　　【請求項３】
　前記ゲート電極の前記接合部よりも前記ソース電極側の部分は、前記表面保護膜から離間していることを特徴とする請求項１又は２に記載の化合物半導体装置。
　　【請求項４】
　前記ゲート電極は、
　前記接合部よりも前記ソース電極側において、その下面が前記表面保護膜の上面に接する第２の乗り上がり部と、
　前記第２の乗り上がり部よりも前記ソース電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する第２の離間部と、
　を有することを特徴とする請求項１又は２に記載の化合物半導体装置。
　　【請求項５】
　前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記第２の乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法よりも小さいことを特徴とする請求項４に記載の化合物半導体装置。
　　【請求項６】
　化合物半導体積層構造上に表面保護膜を形成する工程と、
　前記化合物半導体積層構造上方にソース電極、ドレイン電極及びゲート電極を形成する工程と、
　を有し、
　前記表面保護膜を形成する工程は、
　第１のシリコン窒化膜を形成する工程と、
　前記第１のシリコン窒化膜上に、前記第１のシリコン窒化膜よりもＳｉ−Ｈ結合を少なく含む第２のシリコン窒化膜を形成する工程と、
　を有し、
　前記ゲート電極として、
　その下面が前記化合物半導体積層構造に接する接合部と、
　前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、
　前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、
　を有するものを形成することを特徴とする化合物半導体装置の製造方法。」
　
（補正後）
「　【請求項１】
　化合物半導体積層構造と、
　前記化合物半導体積層構造上に形成された表面保護膜と、
　前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、
　を有し、
　前記表面保護膜は、
　第１のシリコン窒化膜と、
　前記第１のシリコン窒化膜上に形成され、前記第１のシリコン窒化膜よりもＳｉ−Ｈ結合を少なく含む第２のシリコン窒化膜と、
　を有し、
　前記ゲート電極は、
　その下面が前記化合物半導体積層構造に接する接合部と、
　前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、
　前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、
　を有
し、
　前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記接合部の下面と前記化合物半導体積層構造とが接する領域の寸法は０．０２μｍ〜０．５μｍであり、
　前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は５０ｎｍ以下であ
　　【請求項２】
　前記ゲート電極の前記接合部よりも前記ソース電極側の部分は、前記表面保護膜から離間していることを特徴とする請求項
１に
　　【請求項３】
　前記ゲート電極は、
　前記接合部よりも前記ソース電極側において、その下面が前記表面保護膜の上面に接する第２の乗り上がり部と、
　前記第２の乗り上がり部よりも前記ソース電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する第２の離間部と、
　を有することを特徴とする請求項
１に
　　【請求項４】
　前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記第２の乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法よりも小さいことを特徴とする請求項
３
　　【請求項５】
　化合物半導体積層構造上に表面保護膜を形成する工程と、
　前記化合物半導体積層構造上方にソース電極、ドレイン電極及びゲート電極を形成する工程と、
　を有し、
　前記表面保護膜を形成する工程は、
　第１のシリコン窒化膜を形成する工程と、
　前記第１のシリコン窒化膜上に、前記第１のシリコン窒化膜よりもＳｉ−Ｈ結合を少なく含む第２のシリコン窒化膜を形成する工程と、
　を有し、
　前記ゲート電極として、
　その下面が前記化合物半導体積層構造に接する接合部と、
　前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、
　前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、
　を有
し、
　前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記接合部の下面と前記化合物半導体積層構造とが接する領域の寸法が０．０２μｍ〜０．５μｍであり、
　前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法が５０ｎｍ以下であ
　
（２）補正事項の整理
（補正事項ａ）補正前の請求項２を削除するとともに、当該削除に伴って、請求項の番号及び引用する請求項の番号を修正すること。
（補正事項ｂ）補正前の請求項１の「前記ゲート電極は、その下面が前記化合物半導体積層構造に接する接合部と、前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、を有する」との記載を、補正後の請求項１の「前記ゲート電極は、その下面が前記化合物半導体積層構造に接する接合部と、前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、を有
し、前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記接合部の下面と前記化合物半導体積層構造とが接する領域の寸法は０．０２μｍ〜０．５μｍであり、前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は５０ｎｍ以下であ
　
（補正事項ｃ）補正前の請求項６の「前記ゲート電極として、その下面が前記化合物半導体積層構造に接する接合部と、前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、を有するものを形成する」を、補正後の請求項５の「前記ゲート電極として、その下面が前記化合物半導体積層構造に接する接合部と、前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、を有
し、前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記接合部の下面と前記化合物半導体積層構造とが接する領域の寸法が０．０２μｍ〜０．５μｍであり、前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法が５０ｎｍ以下であ
　
（３）補正の適法性についての検討
（３−１）補正事項ａについて
　補正事項ａは、特許法第１７条の２第５項第１号に掲げる請求項の削除を目的とするものである。
　
（３−２）補正事項ｂについて
　補正事項ｂは、補正前の請求項２に係る発明の発明特定事項である「ゲート電極」の「接合部」及び「乗り上がり部」について、「前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記接合部の下面と前記化合物半導体積層構造とが接する領域の寸法は０．０２μｍ〜０．５μｍであり、前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は５０ｎｍ以下である」と限定的に減縮する補正であり、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、この補正が、特許法第１７条の２第３項に規定する要件及び同法同条第４項に規定する要件を満たしていることは明らかである。
（３−３）補正事項ｃについて
　補正事項ｃは、上記補正事項ｂと同様に、補正前の請求項２６に係る発明の発明特定事項である「ゲート電極」の「接合部」及び「乗り上がり部」を限定的に減縮する補正であり、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、この補正が、特許法第１７条の２第３項に規定する要件及び同法同条第４項に規定する要件を満たしていることは明らかである。
　
（３−４）新規事項追加の有無及び補正の目的の適否についてのまとめ
　以上、検討したとおりであるから、本件補正は、特許法第１７条の２第３項ないし第５項に規定する要件を満たすものである。
　
（４）独立特許要件について
（４−１）はじめに
　上記（３）において検討したとおり、本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものを含むものであるから、本件補正が、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか否かについて、検討する。
（４−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１ないし５に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その請求項１ないし５に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項１に係る発明（以下「補正後の発明」という。）は、その請求項１に記載されている事項により特定される上記２．（１）の補正後の請求項１として記載したとおりのものである。
　
（４−３）国際公開第２００７／０８４４６５号
（４−３−１）原査定の拒絶の理由に引用され、本願の出願前である２００７年７月２６日に電気通信回路を通じて公衆に利用可能となった国際公開第２００７／０８４４６５号（以下「引用文献１」という。）には、図１ないし９とともに、以下の事項が記載されている。（訳文は，その対応日本出願の公表公報である特表２００９−５２４２４２号公報による。また、下線は、当合議体において付与したものである。以下、同じ。）
（ア）「[0069] Embodiments of the present invention may be particularly well suited for use in nitride-based HEMTs, such as Group III-nitride based devices. 
As used herein, the term Group III nitride refers to those semiconducting compounds formed between nitrogen and the elements in Group III of the periodic table, usually aluminum (Al), gallium (Ga), and/or indium (In).
（訳：本発明の実施形態は、ＩＩＩ族窒化物ベースのデバイスなどの窒化物ベースのＨＥＭＴで使用するのに特に適している可能性がある。
本明細書で使用されるとき、「ＩＩＩ族窒化物」という用語は、窒素と周期律表のＩＩＩ族の元素、通常アルミニウム（Ａｌ）、ガリウム（Ｇａ）、および／またはインジウム（Ｉｎ）との間で形成される半導体化合物を意味する。
（イ）「[0071] 
Some embodiments of the present invention may arise from a realization that, for devices operating at relatively high frequencies (for example, above the X-band frequency range), and particularly for millimeter wave radio frequency (RF) devices, a tradeoff may exist between minimizing peak electric fields and/or surface-related trapping and maintaining relatively low capacitance values. Accordingly, some embodiments of the present invention provide a transistor device that combines some of the positive aspects of a T-gate (such as relatively low gate resistance and/or relatively low c
gd
 and c
gs
) with some of the positive attributes of a gamma gate (such as pre-gate passivation and/or peak electric field reduction).
（訳：
（例えば、Ｘ帯域周波数範囲より高い）比較的高周波で動作するデバイス、特にミリ波無線周波（ＲＦ）デバイスには、最高電界および／または表面関連捕獲の最小化と、比較的小さなキャパシタンス値の維持との間にトレードオフが存在することがあるという認識から、本発明のいくつかの実施形態が生じる可能性がある。したがって、本発明のいくつかの実施形態は、（比較的小さなゲート抵抗および／または比較的小さなｃ
gd
およびｃ
gs
などの）Ｔゲートの優れた側面のいくつかと、（ゲート前パシベーションおよび／または最高電界減少など）ガンマゲートの優れた特性のいくつかとを兼ね備えるトランジスタデバイスを提供する。
（ウ）「[0072] 
Figures 1 to 9 are cross-sectional views illustrating exemplary intermediate fabrication steps in methods for fabricating transistor devices according to some embodiments of the present invention.
（訳：
図１から９は、本発明のいくつかの実施形態に従ってトランジスタデバイスを作製する方法における例示的な中間作製ステップを示す断面図である。
（エ）「[0076] Still referring to Figure 1, 
a channel layer 20 is provided on the substrate 10
In some embodiments of the present invention, the channel layer 20 may be a Group III-nitride layer, such as GaN. The channel layer 20 may also include other Group III-nitride layers, such as indium gallium nitride (InGaN), aluminum indium gallium nitride (AlInGaN), or the like. The channel layer 20 may be undoped (i.e., unintentionally doped), and may be grown to a thickness of greater than about 20 Å. The channel layer 20 may also be a multi-layer structure, such as a superlattice or combinations of GaN, AlGaN, or the like.
（訳：依然として図１を参照すると、
チャネル層２０が基板１０上に設けられている。
本発明のいくつかの実施形態では、チャネル層２０は、ＧａＮなどのＩＩＩ族窒化物層であってもよい。チャネル層２０はまた、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などの他のＩＩＩ族窒化物層を含んでもよい。チャネル層２０は、アンドープ（すなわち、「非意図的にドープされた」）であってもよく、約２０Åを超える厚さに成長されてもよい。チャネル層２０はまた、ＧａＮ、ＡｌＧａＮなどの超格子または組み合わせなどの多層構造であってもよい。
（オ）「[0077] As further shown in Figure 1, 
a barrier layer 22 is provided on the channel layer 20.
The barrier layer 22 may be a Group III-nitride layer, such as Al
x
Ga
1-x
N (where 0  x  1). The barrier layer 22 may also include other Group III-nitride layers, such as AlInGaN, AlN, and/or combinations of layers thereof
（訳：さらに図１に示されるように、
障壁層２２がチャネル層２０上に形成される
障壁層２２は、Ａｌ
x
Ｇａ
1-x
Ｎ（０＜ｘ＜１）などのＩＩＩ族窒化物層であってもよい。障壁層２２は、また、ＡｌＩｎＧａＮ、ＡｌＮおよび／またはこれらの層の組み合わせなどの他のＩＩＩ族窒化物層も含んでもよい。
（カ）「[0078] Some embodiments of the present invention may be applicable in high electron mobility transistors (HEMTs). More particularly, the channel layer 20 and the barrier layer 22 may be formed of materials having different bandgaps, such that an interface between the channel layer and the barrier layer defines a heterojunction. For example, the channel layer 20 may have a bandgap that is less than the bandgap of the barrier layer 22. As such, the energy of the conduction band edge of the channel layer 20 may be less than the energy of the conduction band edge of the barrier layer 22 at the junction between the channel 20 and barrier 22 layers, and the channel layer 20 may have a greater electron affinity than the barrier layer 22.
 For example, where both the channel layer 20 and the barrier layer 22 are formed of Group III-nitride layers, the channel layer 20 may be a GaN layer, and the barrier layer 22 may be a AlGaN layer.
（訳：本発明のいくつかの実施形態は、高電子移動度トランジスタ（ＨＥＭＴ）に応用可能である可能性がある。より詳細には、チャネル層２０および障壁層２２は、チャネル層と障壁層との間の界面がヘテロ接合を画定するように異なるバンドギャップを有する材料から形成されてもよい。例えば、チャネル層２０は、障壁層２２のバンドギャップよりも小さなバンドギャップであってもよい。そのようなものとして、チャネル層２０の伝導帯端のエネルギーは、チャネル層２０と障壁層２２との間の接合での障壁層２２の伝導帯端のエネルギーよりも小さい可能性があり、さらにチャネル層２０は、障壁層２２よりも大きな電子親和力を有する可能性がある。
例えば、チャネル層２０と障壁層２２の両方がＩＩＩ族窒化物層で形成される場合、チャネル層２０はＧａＮ層であってもよく、障壁層２２はＡｌＧａＮ層であってもよい。
（キ）「[0081] Figure 2 illustrates formation of a protective layer 24 on the barrier layer 22. 
The protective layer 24 may be dielectric material, such as silicon nitride (Si
x
N
y
)
may include multiple layers of uniform and/or nonuniform composition.
（訳：図２は、障壁層２２上の保護層２４の形成を示している。
保護層２４は、窒化珪素（Ｓｉ
x
Ｎ
y
）、
などの誘電体材料であってもよい。
均一組成および／または不均一組成の多層を含んでもよい。
（ク）「[0085] 
Still referring to Figure 3, using a subsequent photolithography step and evaporation, ohmic metal is formed on the exposed portions of the barrier layer 22. The ohmic metal is patterned so as to be smaller than the window in the protective layer 24, and the ohmic metal is annealed to provide the first and second ohmic contact regions 30.
（訳：
依然として図３を参照すると、引き続いてフォトリソグラフィステップおよび蒸着を使用して、障壁層２２の露出部分にオーミック金属が形成される。オーミック金属は、保護層２４の窓よりも小さくなるようにパターニングされ、オーミック金属は第１および第２のオーミックコンタクト領域３０を形成するようにアニールされる。
（ケ）「[0089] 
Figure 5 illustrates the formation of an opening or window in the protective layer 24, where the gate electrode may be formed in a subsequent step. As shown in Figure 5, an opening 4 is formed extending through the protective layer 24 to expose a portion of the barrier layer 22.
In particular embodiments, the ohmic contacts 30 may provide source and drain contacts,
（訳：
図５は、保護層２４への開口または「窓」の形成を示し、その後のステップで、ここにゲート電極が形成されてもよい。図５に示されるように、開口４は、保護層２４を貫通して障壁層２２の一部を露出させるように形成される。
特定の実施形態では、オーミックコンタクト３０はソースコンタクト及びドレインコンタクトを与えることができ
（コ）「[0092] 
Figure 7 illustrates the formation of a gate electrode 32. As shown in Figure 7, the gate electrode 32 is formed in the second opening 5 and the first opening 4, and extends through the protective layer 24 to contact the exposed portion of the barrier layer 22
（訳：
図７は、ゲート電極３２の形成を示している。図７に示されるように、ゲート電極３２は、第２の開口５および第１の開口４に形成され、保護層２４を貫通して延在し、障壁層２２の露出部分に接触する。
（タ）「 [0093] 
Still referring to Figure 7, first portions 6 (also referred to as wings or sidelobes) of the gate electrode 32 laterally extend on surface portions of the protective layer 24 outside the first opening 4, and second portions 7 of the gate electrode 32 that are spaced vertically apart from the protective layer 24 laterally extend on surface portions of the second layer 31 outside the second opening 5
the length by which the first portions 6 of the gate electrode 32 extend onto the protective layer 24 may be controlled. As such, according to some embodiments of the present invention, gate-to-drain capacitance (c
gd
) and/or gate-to-source capacitance (c
gs
) of the transistor device that may be caused by the extension of the gate electrode 32 onto the protective layer 24 may also be controlled. Accordingly, a modified gamma gate 32 having self-aligned sidelobes 6 may be formed.
（訳：
依然として図７を参照すると、ゲート電極３２の第１の部分６（「ウィング」または「サイドローブ」とも呼ばれる。）は、第１の開口４の外側に存在する保護層２４の表面部分で横方向に延在し、さらに、保護層２４から縦方向に間隔を空けて配置されたゲート電極３２の第２の部分７は、第２の開口５の外側に存在する第２の層３１の表面部分で横方向に延在している。
ゲート電極３２の第１の部分６が保護層２４上に延在する長さは、制御される可能性がある。そのようなものとして、本発明のいくつかの実施形態によると、ゲート電極３２の保護層２４上での延長によって生じる可能性があるトランジスタデバイスのゲート−ドレインキャパシタンス（ｃ
gd
）および／またはゲート−ソースキャパシタンス（ｃ
gs
）は、また、制御される可能性がある。したがって、自己整合サイドローブ６を備える修正ガンマゲート３２が形成される可能性がある。
（チ）「[0095] 
Figure 9 illustrates the formation of a passivation layer 34. The passivation layer 34 may provide environmental protection for the transistor device. For example, the passivation layer 34 may be a thicker nitride or relatively low-k encapsulation layer, and may be formed to improve coverage of the protective layer 24. The passivation layer 34 may be blanket deposited on the structure of Figure 8 after removal of the second layer 31. As such, the second portions 7 of the gate electrode 32 laterally extend on portions of the passivation layer 34.
（訳：
図９は、パシベーション層３４の形成を示している。パシベーション層３４は、トランジスタデバイスのための環境保護を行うことができる。例えば、パシベーション層３４は、比較的厚い窒化物または比較的ローｋの封入層であってもよく、保護層２４の被覆率を改善するために形成されることがある。パシベーション層３４は、第２の層３１の除去後に、図８の構造の上に一面に堆積されてもよい。そのようなものとして、ゲート電極３２の第２の部分７は、パシベーション層３４の部分の上で横方向に延在する。
（ツ）「[0097] In addition, because the first opening (in the protective layer 24) and the second opening (in the second layer 31 of Figure 6) may be self-aligned by the processes described above, a width of the second opening (illustrated as LG2) may be self-aligned and symmetric around a width of the first opening, which defines the gate length LG1. 
As such, the gate length L
G1
 may be tuned for an operational frequency of interest based on formation of the opening in the protective layer 24. For example, the gate length L
G1
 may be about 0.05 micrometer (μm) to about 2.0 μm. In addition, a length ΔL
G
 by which the first portion 6 of the gate electrode 32 extends onto the protective layer 24 may also be controlled, by widening the opening in the sacrificial second layer, as described above. The thickness d
1
 of the protective layer 24 and the length ΔL
G
 of first portion of the gate electrode 32 may be optimized to reliably support the peak gate-to-drain voltage V
GD
 and to minimize and/or reduce the gate-to-drain capacitance c
gd
 and the gate-to-source capacitance c
gs
. For example, the length ΔL
G
 may be about 0.1 micrometer (μm) to about 0.6 μm, and the thickness d
1
 may be about 300 Angstroms (Å) to about 5000 Å. In addition, the angle Φ of the sidewalls of the protective layer 24 defining the first opening may also be optimized, for example, between about 45 degrees to about 90 degrees
（訳：その上、（保護層２４の中の）第１の開口および（図６の第２の層３１の中の）第２の開口は、上述のプロセスによって自己整合される可能性があるので、第２の開口の幅（ＬG2として示される）は、第１の開口の幅のまわりに自己整合され、かつ対称である可能性があり、この第１の開口の幅がゲート長ＬG1を画定する。
そのようなものとして、保護層２４の開口の形成に基づいて関心のある動作周波数を得るように、ゲート長Ｌ
G1
が調整されてもよい。例えば、ゲート長Ｌ
G1
は、約０．０５マイクロメートル（μｍ）から約２．０μｍであってもよい。その上、ゲート電極３２の第１の部分６が保護層２４の上に延在する長さΔＬ
G
は、また、上述のように犠牲的な第２の層の開口を広くすることによって制御されてもよい。ピークゲート−ドレイン電圧Ｖ
GD
に確実に耐え、かつゲート−ドレインキャパシタンスｃ
gd
およびゲート−ソースキャパシタンスｃ
gs
を最小限にし、かつ／または減少させるように、保護層２４の厚さｄ
1
およびゲート電極３２の第１の部分の長さΔＬ
G
が最適化されてもよい。例えば、長さΔＬ
G
は約０．１マイクロメートル（μｍ）から約０．６μｍであってもよく、厚さｄ
1
は約３００オングストローム（Å）から約５０００Åであってもよい。その上、第１の開口を画定する保護層２４の側壁の角度Φは、また、例えば、約４５度から約９０度の間で最適化されてもよい。
（４−３−２）そうすると、引用文献１には、最良の形態として以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「窒素と周期律表のＩＩＩ族の元素との間で形成される半導体化合物層で形成されたチャネル層２０と障壁層２２、
　障壁層２２上に形成された窒化珪素（ＳｉxＮy）である保護層２４、
　障壁層２２の露出部分に形成されたオーミック金属をアニールして形成されたオーミックコンタクト領域３０から与えられたソースコンタクト及びドレインコンタクト、
　障壁層２２の露出部分に接触するゲート電極３２、
を備え、
　ゲート電極３２は、障壁層２２の露出部分に接触しており、第１の開口４の外側に存在する保護層２４の表面部分で横方向に延在する第１の部分６と、保護層２４から縦方向に間隔を空けて配置され、第２の開口５の外側に存在する比較的ローｋの封入層であるパシベーション層３４の部分の上で横方向に延在している第２の部分７を備えるトランジスタデバイス。」
（４−４）特開２００８−２０５３９２号公報
（４−４−１）原査定の拒絶の理由に引用され、本願の出願前である２００８年９月４日に日本国内において頒布された特開２００８−２０５３９２号公報（以下「引用文献２」という。）には、図１とともに、以下の事項が記載されている。
（ア）「【００１６】
　
本発明の基本構成としては、図１及び図２に示すように、保護絶縁膜１０を性質の異なる第１の絶縁膜１１と第２の絶縁膜１２との２層構造を有するように形成する。
  ここで、図１がショットキーゲート型のＦＥＴ、図２がＭＩＳゲート型のＦＥＴである。
図１では、（ａ）がショットキーゲート型のＦＥＴ、（ｂ）がマッシュルーム型のゲート電極を有するショットキーゲート型のＦＥＴ、（ｃ）がマッシュルーム型のゲート電極を有するショットキーゲート型のＦＥＴの他の態様である。
（イ）「【００１９】
　活性領域上（（ａ），（ｂ）では電子供給層２ｃ上、（ｃ）では低抵抗層２Ｅ上）には、ソース／ドレインとして機能する一対のオーミック電極４，５がパターン形成されている。
　そして、
図１では、オーミック電極４，５間における活性領域上に直接的にゲート電極６が形成されている。ここで（ａ）では、オーミック電極４，５上を含む化合物半導体領域２を覆い、ゲート電極６の側面下方に若干食い込むように、本発明の保護絶縁膜１０が形成されている。
（ウ）「【００２３】
  （発明態様１）
　先ず、化合物半導体領域の表面に最初に堆積する
第１の絶縁膜１１について説明する。
　半導体領域、特に化合物半導体領域の表面は、結晶構成元素の酸化物や水素終端及び水酸基終端されたボンドが多く存在する。一方、絶縁膜、特にシリコン窒化膜（ＳｉＮ膜）は、一般的に多量の水素原子を含有している。この水素原子はＳｉまたはＮと結合しており、Ｓｉ3Ｎ4と比較して化学的安定性を低下させている。換言すれば、このＳｉＮ膜は、被堆積結晶に対して化学的アクションを惹起し易い状態にあると言える。このような性質を有するＳｉＮ膜が化合物半導体領域の表面に被着した場合、例えば、化合物半導体領域の表面の酸素とＳｉＮ内部の水素とが反応する可能性もある。反応の結果として、化合物半導体領域の表面からの不純物の除去、ＳｉＮ膜からの水素の離脱、及び半導体構成元素とＳｉＮ構成元素との直接的結合が実現する。このように反応が進行した化合物半導体領域の表面では、一定の時定数を持つトラップを有する化合物半導体領域の表面と比較して、デバイス動作中における不必要な表面電位変化が少ない。
このＳｉＮ膜の物理的特徴は、Ｓｉ−ＨまたはＮ−Ｈの濃度が高く、屈折率としてはストイキオメトリからずれた絶縁膜が好ましい。
【００２４】
　次に、第１の絶縁膜１１上に堆積される
第２の絶縁膜１２について説明する。
　先述したＳｉＮ膜では、必然的にＳｉ3Ｎ4の結合が完成されていないために、絶縁膜でありながら膜中を微弱電流が流れる。このような絶縁膜としての不都合を解消するため、第１の絶縁膜１１上に、絶縁性に優れた第２の絶縁膜１２を堆積する。
絶縁性に優れた膜とは、Ｓｉ−ＨまたはＮ−Ｈ結合が少なく、屈折率としてはほぼストイキオメトリに位置する絶縁膜である。
【００２５】
  
上記のように、第１の絶縁膜１１と第２の絶縁膜１２との２層構造に保護絶縁膜１０を形成することにより、化合物半導体領域の表面における化学的安定性の向上と、保護絶縁膜の絶縁性の向上との相反する要請を共に満たすことが可能となる。
（４−４−２）そうすると、引用文献２には、以下の発明（以下「引用発明２」という。）が記載されているものと認められる。
「化合物半導体領域２を覆い、ゲート電極６の側面下方に若干食い込むように形成される保護絶縁膜１０を、Ｓｉ−ＨまたはＮ−Ｈの濃度が高い第１の絶縁膜１１と、Ｓｉ−ＨまたはＮ−Ｈ結合が少ない第２の絶縁膜１２との２層構造とすることにより、化合物半導体領域の表面における化学的安定性の向上と、保護絶縁膜の絶縁性の向上との相反する要請を共に満たすこと。」
（４−５）対比 
（４−５−１）引用発明の「窒素と周期律表のＩＩＩ族の元素との間で形成される半導体化合物層で形成されたチャネル層２０と障壁層２２」は、補正後の発明の「化合物半導体積層構造」に相当する。
（４−５−２）引用発明の「障壁層２２上に形成された窒化珪素（ＳｉxＮy）である保護層２４」と、補正後の発明の「前記化合物半導体積層構造上に形成された表面保護膜」であって、「第１のシリコン窒化膜と、前記第１のシリコン窒化膜上に形成され、前記第１のシリコン窒化膜よりもＳｉ−Ｈ結合を少なく含む第２のシリコン窒化膜と、を有」する「前記表面保護膜」とは、「前記化合物半導体積層構造上に形成された表面保護膜」である点で共通するといえる。
（４−５−３）引用発明の「障壁層２２の露出部分に形成されたオーミック金属をアニールして形成されたオーミックコンタクト領域３０から与えられたソースコンタクト及びドレインコンタクトソースコンタクト」は、補正後の発明の「前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極」に相当する。
（４−５−４）引用発明の「障壁層２２の露出部分に接触するゲート電極３２」は、補正後の発明の「前記化合物半導体積層構造上方に形成された」「ゲート電極」に相当し、引用発明の「ゲート電極３２」の「障壁層２２の露出部分に接触」する部分は、補正後の発明の「その下面が前記化合物半導体積層構造に接する接合部」に相当する。
（４−５−５）引用発明の「第１の開口４の外側に存在する保護層２４の表面部分で横方向に延在する第１の部分６」のドレインコンタクト側の部分は、補正後の発明の「前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部」に相当する。
（４−５−６）引用発明の「第２の開口５の外側に存在する比較的ローｋの封入層であるパシベーション層３４」は、補正後の発明の「前記表面保護膜よりも誘電率が低い領域」に相当し、引用発明の「保護層２４から縦方向に間隔を空けて配置され、第２の開口５の外側に存在する比較的ローｋの封入層であるパシベーション層３４の部分の上で横方向に延在している第２の部分７」は、補正後の発明の「前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部」に相当する。
（４−５−７）引用発明の「トランジスタデバイス。」は、「窒素と周期律表のＩＩＩ族の元素との間で形成される半導体化合物層で形成されたチャネル層２０と障壁層２２」を備えるものであることから、補正後の発明の「化合物半導体装置。」に相当する。
（４−５−８）そうすると、補正後の発明と引用発明とは、 
 「化合物半導体積層構造と、
　前記化合物半導体積層構造上に形成された表面保護膜と、
　前記化合物半導体積層構造上方に形成されたソース電極、ドレイン電極及びゲート電極と、
　を有し、
　前記ゲート電極は、
　その下面が前記化合物半導体積層構造に接する接合部と、
　前記接合部よりも前記ドレイン電極側において、その下面が前記表面保護膜の上面に接する乗り上がり部と、
　前記乗り上がり部よりも前記ドレイン電極側に位置し、その下面と前記表面保護膜の上面との間に前記表面保護膜よりも誘電率が低い領域が介在する離間部と、
　を有する化合物半導体装置。」
である点で一致し、次の２点で相違する。
（相違点１）補正後の発明は、「前記表面保護膜は、第１のシリコン窒化膜と、前記第１のシリコン窒化膜上に形成され、前記第１のシリコン窒化膜よりもＳｉ−Ｈ結合を少なく含む第２のシリコン窒化膜と、を有し」ているのに対して、引用発明は、「保護層２４」は「窒化珪素（ＳｉxＮy）である」点。 
（相違点２）補正後の発明は、「前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記接合部の下面と前記化合物半導体積層構造とが接する領域の寸法は０．０２μｍ〜０．５μｍであり、前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は５０ｎｍ以下である」のに対して、引用発明は、「ゲート電極３２」の「障壁層２２の露出部分に接触」する部分の寸法や、「第１の開口４の外側に存在する保護層２４の表面部分で横方向に延在する第１の部分６」の寸法が規定されていない点。
（４−６）判断 
（４−６−１）相違点１について
　上記（４−３−１）（イ）より、引用文献１には、ＲＦデバイスには、表面関連捕獲の最小化が必要である旨記載されていると認められるから、引用発明において、「障壁層２２」と「窒化珪素（ＳｉxＮy）である保護層２４」との界面における表面関連捕獲の最小化を図ることは、当業者が当然に考慮することであるといえる。
　また、上記（４−３−１）（キ）によれば、引用文献１には、保護層２４は、均一組成および／または不均一組成の多層を含んでもよい旨記載されている。
　そして、上記の（４−４−２）のように、引用文献２には、化合物半導体領域２を覆い、ゲート電極６の側面下方に若干食い込むように形成される保護絶縁膜１０を、Ｓｉ−ＨまたはＮ−Ｈの濃度が高い第１の絶縁膜１１と、Ｓｉ−ＨまたはＮ−Ｈ結合が少ない第２の絶縁膜１２との２層構造とすることにより、化合物半導体領域の表面における化学的安定性の向上と、保護絶縁膜の絶縁性の向上との相反する要請を共に満たすこと（引用発明２）が記載されている。
　そうすると、引用発明において、化合物半導体領域の表面における化学的安定性の向上と、保護絶縁膜の絶縁性の向上との相反する要請を共に満たすために、「窒化珪素（ＳｉxＮy）である保護層２４」を、Ｓｉ−ＨまたはＮ−Ｈの濃度が高い第１の絶縁膜１１と、Ｓｉ−ＨまたはＮ−Ｈ結合が少ない第２の絶縁膜１２との２層構造とすることは、当業者であれば容易になし得たことである。
　したがって、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
（４−６−２）相違点２について
　上記（４−３−１）（イ）によれば、引用文献１には「ＲＦデバイスには、最高電界および／または表面関連捕獲の最小化と、比較的小さなキャパシタンス値の維持との間にトレードオフが存在することがあるという認識から、本発明のいくつかの実施形態が生じる可能性がある。したがって、本発明のいくつかの実施形態は、（比較的小さなゲート抵抗および／または比較的小さなｃgdおよびｃgsなどの）Ｔゲートの優れた側面のいくつかと、（ゲート前パシベーションおよび／または最高電界減少など）ガンマゲートの優れた特性のいくつかとを兼ね備えるトランジスタデバイスを提供する。」との記載がある。
　そして、上記（４−３−１）（タ）によれば、引用文献１には「ゲート電極３２の第１の部分６が保護層２４上に延在する長さは、制御される可能性がある。そのようなものとして、本発明のいくつかの実施形態によると、ゲート電極３２の保護層２４上での延長によって生じる可能性があるトランジスタデバイスのゲート−ドレインキャパシタンス（ｃgd）および／またはゲート−ソースキャパシタンス（ｃgs）は、また、制御される可能性がある。したがって、自己整合サイドローブ６を備える修正ガンマゲート３２が形成される可能性がある。」との記載がある。
　また、上記（４−３−１）（ツ）によれば、引用文献１には「そのようなものとして、保護層２４の開口の形成に基づいて関心のある動作周波数を得るように、ゲート長ＬG1が調整されてもよい。例えば、ゲート長ＬG1は、約０．０５マイクロメートル（μｍ）から約２．０μｍであってもよい。その上、ゲート電極３２の第１の部分６が保護層２４の上に延在する長さΔＬGは、また、上述のように犠牲的な第２の層の開口を広くすることによって制御されてもよい。ピークゲート−ドレイン電圧ＶGDに確実に耐え、かつゲート−ドレインキャパシタンスｃgdおよびゲート−ソースキャパシタンスｃgsを最小限にし、かつ／または減少させるように、保護層２４の厚さｄ1およびゲート電極３２の第１の部分の長さΔＬGが最適化されてもよい。例えば、長さΔＬGは約０．１マイクロメートル（μｍ）から約０．６μｍであってもよく、厚さｄ1は約３００オングストローム（Å）から約５０００Åであってもよい。その上、第１の開口を画定する保護層２４の側壁の角度Φは、また、例えば、約４５度から約９０度の間で最適化されてもよい。」との記載がある。
　そうすると、引用発明において、関心のある動作周波数を得ること、並びに、ゲート−ドレインキャパシタンスｃgd及びゲート−ソースキャパシタンスｃgsを最小限にし、かつ／または減少させることを目的として、ゲート長ＬG1、ゲート電極３２の第１の部分の長さΔＬG及び保護層２４の厚さを調整することは、引用文献１の上記の記載に接した当業者であれば、普通に行い得るものといえる。
　そして、引用発明において、上記ゲート長ＬG1、すなわちゲート電極３２の、障壁層２２の露出部分に接触している部分のソースコンタクトとドレインコンタクトとを結ぶ方向における寸法を「０．０２μｍ〜０．５μｍ」の範囲内に設定し、上記ゲート電極３２の第１の部分の長さΔＬG、すなわちゲート電極３２の、第１の開口４の外側に存在する保護層２４の表面部分で横方向に延在する第１の部分６の寸法を「５０ｎｍ以下」とした構成とすることは、上記の関心のある動作周波数、並びに、上記ゲート−ドレインキャパシタンスｃgd及び上記ゲート−ソースキャパシタンスｃgsに応じて、当業者が適宜選択し得る程度のものと認められる。
　加えて、本願出願前に日本国内において頒布された刊行物であり、本願明細書に先行技術文献として記載された特開２００７−１２９１３４号公報には、以下の記載がある。
「【００２２】
　
ゲート電極のドレイン側に形成した庇状の幅（フィールドプレート）の幅（Ｌｆｐ）とゲート電極のソース側に形成した庇状の幅の幅（Ｌｓｐ）を同一寸法とし、且つ、Ｌｆｐ≦０．３μｍとすることが好ましい
「【００２５】
　Ψ型ゲートでは、ドレイン端でフィールドプレート部を形成する。このフィールドプレートによってゲートのドレイン端での電界集中が緩和して耐圧が著しく向上する。
　【００２６】
　通常フィールドプレート長が長くなるとゲート・ドレイン間容量が増加し、ＲＦ利得が低下するので、フィールドプレート長さは、ＲＦ利得が低下しない長さにする必要がある。ゲート端と対向するドレイン電極端の間隔が＊＊ｎｍの場合
フィールドプレート長は０．３μｍ以下であることが好ましい。
「【００６０】
　Ψ型ゲートＦＥＴ（図１０）および従来のＴ型ゲートＦＥＴ（図３）のゲート庇長は、０．８μｍ一定とし、
Ψ型ゲートＦＥＴのＬｇ、Ｌｓｐ、Ｌｆｐをあわせた長さＬＧ＝Ｌｇ＋Ｌｓｐ＋Ｌｆｐ＝０．２５μｍとし、かつＬｆｐ＝Ｌｓｐを満たすようにゲート長Ｌｇを変化させた
【００６１】
　本実施例では、測定データの比較を単純にするためにＬｆｐ＝Ｌｓｐとしたが必ずしもＬｆｐ＝Ｌｓｐである必要はない。
【００６２】
　上述の条件で、ゲート長の異なるＦＥＴを製造し、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、２端子耐圧ＢＶｇｄ、ＭＳＧとＭＡＧの切り替わり周波数、及び２６．５ＧＨｚにおけるＭＳＧ値を測定した。
【００６３】
　
図１３は、ゲート長１２に対してゲート・ソース間容量ＣｇｓとＲＦでのゲート抵抗値をプロットしたものである
　そして、本願明細書に先行技術文献として記載された上記刊行物の図１３には、ゲート長Ｌｇを０．１μｍから０．２５μｍの範囲で変化させることが記載されており、当該記載と「Ψ型ゲートＦＥＴのＬｇ、Ｌｓｐ、Ｌｆｐをあわせた長さＬＧ＝Ｌｇ＋Ｌｓｐ＋Ｌｆｐ＝０．２５μｍとし、かつＬｆｐ＝Ｌｓｐを満たすようにゲート長Ｌｇを変化させた。」（段落【００６０】）との記載より、本願明細書に先行技術文献として記載された上記刊行物には、ゲート長Ｌｇが０．１５μｍ及び０．２μｍの場合、ゲート電極のドレイン側に形成した庇状の幅（フィールドプレート）の幅（Ｌｆｐ）は、それぞれ、５０ｎｍ及び２５ｎｍとなることも記載されていると認められる。
　そうすると、引用文献１の記載に基づき、引用発明の上記ゲート長ＬG1及び上記長さΔＬGを調整する際、上記ゲート長ＬG1を「０．０２μｍ〜０．５μｍ」の範囲内に設定し、上記長さΔＬGを「５０ｎｍ以下」とすることは、本願明細書に先行技術文献として記載された上記刊行物の記載にみられるような、本願出願前における当該技術分野の技術水準に鑑みれば、当業者が普通に行い得るものであるということもできる。
　したがって、相違点２は、引用文献１の記載に基づいて、当業者が容易になし得た範囲に含まれる程度のものである。
（４−６−３）補正後の発明の効果について
　本願明細書の記載によれば、補正後の発明は、「良好な高周波特性を得ながら、電界集中を緩和して電流コラプスを抑制することができる」（段落【０００８】）との効果を奏するものである。
　他方、上記（４−３−１）（タ）及び（ツ）より、引用文献１には、ゲート電極３２の第１の部分６が保護層２４の上に延在する長さΔＬGはゲート−ドレインキャパシタンスｃgdを最小限にするように最適化される旨、記載されていると認められる。
　そして、電界効果トランジスタにおいて、ゲート−ドレインキャパシタンスｃgdが大きくなると高周波特性が低下することは、当該技術分野では技術常識であるから、引用発明において、上記の長さΔＬGが、上記ｃgdを最小限にするように最適化されることで、良好な高周波特性が得られるとの効果を奏することは、当業者には自明なものといえる。
　また、Ψ型ゲートにおけるゲート電極のドレイン側に形成した庇状の幅（フィールドプレート）によって、ゲートのドレイン端での電界集中が緩和できることも、上記（４−６−２）のとおり、本願明細書に先行技術文献として記載された上記刊行物の記載にみられるように、本願出願前、当業者にはよく知られたことであるから、ゲート電極３２の第１の部分６が保護層２４の上に延在するとの構成を備えた引用発明が、電界集中を緩和して電流コラプスを抑制することができるとの作用効果を奏することは、本願明細書に先行技術文献として記載された上記刊行物の記載にみられるような、本願出願前における当該技術分野の技術水準に鑑みれば、当業者には自明なものといえる。
　そうすると、補正後の発明が奏する上記の作用効果は、引用発明において当業者が容易に予測し得るものと認められ、格別のものとはいえない。
（４−６−４）審判請求人の主張について
　請求人は、審判請求書において、本願明細書の段落【００２０】ないし【００２２】、及び図３より、補正後の発明は、「前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は５０ｎｍ以下である」との構成により、乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法が５０ｎｍよりも大きい場合に生じる、ゲート容量の顕著な増大とそれによる高周波特性の顕著な低下を防止し、高周波特性を低下させずに電流コラプスを抑制するとの格別の効果を奏する旨、主張する。
　しかし、請求人の上記の主張は採用することはできない。その理由は、以下のとおりである。
　平行平板導体の静電容量は、導体の面積に比例し、２枚の平行導体の間隔に反比例することは、技術常識であり、当該技術常識に照らせば、本願明細書の記載より、本願に係る発明におけるゲート容量は、「乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法」のみに依存するものではなく、表面保護膜の膜厚、ゲート電極とソース電極との距離、及びゲート電極とドレイン電極との距離にも依存することは明らかである。
　そして、本願明細書の段落【００２０】ないし【００２２】、及び図３には、本願明細書の段落【００１２】ないし【００１４】、及び図１に記載された、本願に係る発明の第１実施形態であるＧａＮ系ＨＥＭＴについて、表面保護膜の膜厚、ゲート電極とソース電極との距離、及びゲート電極とドレイン電極との距離を明記されない特定の値とし、「乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法」のみを変化させた場合のゲート容量と電流利得遮断周波数の変化について記載されていると認められる。
　そうすると、本願明細書の段落【００２０】ないし【００２２】、及び図３の記載からは、本願に係る発明の第１実施形態であるＧａＮ系ＨＥＭＴにおいて、「乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法」のみを変化させ、それ以外のゲート容量に影響を与える構成を固定した場合に、「乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法」を５０ｎｍより大きくすると、ゲート容量の顕著な増大とそれによる高周波特性の顕著な低下が生じることが認められるにとどまり、本願に係る発明において、「乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法」を５０ｎｍより大きくすることによって、それ以外のゲート容量に影響を与える構成とは関係なく、ゲート容量の顕著な増大とそれによる高周波特性の顕著な低下が生じることまでは認められない。
　そして、引用発明が、ゲート電極３２の第１の部分６が保護層２４の上に延在するとの構成を備え、当該構成の長さΔＬGが、ゲート−ドレインキャパシタンスｃgdを最小限にするように最適化されることで、良好な高周波特性が得られ、電界集中を緩和して電流コラプスを抑制することができるとの作用効果を奏することは、上記（４−６−３）で検討したとおり、引用発明において当業者が容易に予測し得るものと認められる。
　以上から、補正後の発明における「前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は５０ｎｍ以下である」との構成によって、請求人が主張する格別の効果を奏するということはできない。
（４−７）独立特許要件についてのまとめ
　以上検討したとおり、補正後の発明と引用発明との相違点は、引用文献１、２に記載された技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用文献１、２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
（５）補正の却下についてのむすび
　本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２６年８月１３日になされた手続補正は上記のとおり却下されたので、本願の請求項１ないしに係る発明は、平成２５年１２月１９日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その請求項ないしに記載されている事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される上記２．（１）の補正前の請求項１として記載したとおりのものである。
　
４．引用文献に記載された発明
　これに対して、原査定の拒絶の理由に引用された引用文献には、上記２．（４−３−１）及び（４−３−２）に記載したとおりの事項及び発明（引用発明）が記載されているものと認められる。
　
５．対比、判断
　補正後の請求項１は、補正前の請求項１に係る発明の発明特定事項である「ゲート電極」の「接合部」について、「前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記接合部の下面と前記化合物半導体積層構造とが接する領域の寸法は０．０２μｍ〜０．５μｍであり、前記ソース電極と前記ドレイン電極とを結ぶ方向における、前記乗り上がり部の下面と前記表面保護膜の上面とが接する領域の寸法は５０ｎｍ以下である」と限定的に減縮したものである。逆に言えば本件補正前の請求項１に係る発明（本願発明）は、補正後の発明から上記限定事項をなくしたものである。
　そうすると、上記２．（４）において検討したように、補正後の発明は、引用文献１、２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用文献１、２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。