(57)【要約】【課題】簡便な工程により、製造工程中に発生した水素等の残留ガスに起因する特性劣化を確実に防止する、強誘電体メモリの製造方法、及び強誘電体メモリを提供する。【解決手段】基体４に形成された駆動素子部３と、駆動素子部３上に層間絶縁膜６を介して配設された、下部電極８及び上部電極１０とこれら一対の電極間に挟持された強誘電体層９とからなる強誘電体キャパシタ２とを備えた強誘電体メモリ１である。層間絶縁膜６には、駆動素子部３と下部電極８とを電気的に接続する第１導電部１２が形成され、層間絶縁膜６と下部電極８との間には、前第１導電部１２上を除く部位に第１水素バリア膜７が設けられ、強誘電体キャパシタ２の上部電極１０には第２導電部２０が接続され、強誘電体キャパシタ２の上面及び側面は、上部電極１０と第２導電部２０との接続部分を除いて、第２水素バリア膜１３で覆われている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基体に形成された駆動素子部と、該駆動素子部上に層間絶縁膜を介して配設された、下部電極及び上部電極とこれら一対の電極間に挟持された強誘電体層とからなる強誘電体キャパシタと、を備えた強誘電体メモリの製造方法において、
前記基体に形成された駆動素子部を覆って第１絶縁膜を設ける工程と、
該第１絶縁膜に第１コンタクトホールを形成するとともに、該第１コンタクトホール内に第１導電部を設ける工程と、
前記第１絶縁膜上に、前記第１導電部を露出させる第１水素バリア膜を設ける工程と、
前記第１導電部に接続するようにして、前記第１水素バリア膜上に前記強誘電体キャパシタの前駆体層を設ける工程と、
少なくとも前記第１絶縁膜に到達するまで前記前駆体層をエッチングし、前記第１導電部上を除く底面が前記第１水素バリア膜によって覆われてなる強誘電体キャパシタを形成する工程と、
該強誘電体キャパシタの上面及び側面を覆うようにして、前記第１絶縁膜上に第２水素バリア膜を設ける工程と、
該第２水素バリア膜を設けた後、前記強誘電体キャパシタを覆って第２絶縁膜を設ける工程と、
前記第２絶縁膜及び前記第２水素バリア膜に前記上部電極を露出させる第２コンタクトホールを形成し、該第２コンタクトホール内に第２導電部を設ける工程と、を備えたことを特徴とする強誘電体メモリの製造方法。
【請求項２】
前記第１水素バリア膜を、水素バリア性を有した酸化物によって形成することを特徴とする請求項１に記載の強誘電体メモリの製造方法。
【請求項３】
基体に形成された駆動素子部と、該駆動素子部上に層間絶縁膜を介して配設された、下部電極及び上部電極とこれら一対の電極間に挟持された強誘電体層とからなる強誘電体キャパシタと、を備えた強誘電体メモリにおいて、
前記層間絶縁膜には、前記駆動素子部と前記強誘電体キャパシタの下部電極とを電気的に接続する第１導電部が形成され、
前記層間絶縁膜と前記強誘電体キャパシタの下部電極との間には、前記第１導電部上を除く部位に第１水素バリア膜が設けられ、
前記強誘電体キャパシタの上部電極には前記第２導電部が接続され、
前記強誘電体キャパシタの上面及び側面は、前記上部電極と第２導電部との接続部分を除いて、第２水素バリア膜で覆われていることを特徴とする強誘電体メモリ。
【請求項４】
前記層間絶縁膜の、前記強誘電体キャパシタに覆われることなく露出した表面には、前記第２水素バリア膜が設けられていることを特徴とする請求項３に記載の強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する強誘電体メモリの製造方法とこれによって得られる強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体メモリは、一対の電極間に、例えばＰＺＴ（チタン酸ジルコン酸鉛）等の強誘電体材料からなる強誘電体層が挟持されてなる強誘電体メモリ素子を複数有した構造となっている。
強誘電体メモリの製造方法としては、シリコン基板上にトランジスタ等を形成し、該トランジスタを第１層間絶縁膜で覆って、前記トランジスタに電気的に接続するプラグを前記第１層間絶縁膜に形成したコンタクトホール内に埋め込む。そして、このプラグを介して強誘電体キャパシタを形成した後、強誘電体キャパシタを覆って第２層間絶縁膜を形成し、該第２層間絶縁膜に前記強誘電体キャパシタを露出させるコンタクトホールを形成し、該コンタクトホール内にタングステン等からなるプラグを埋め込んでいる。
【０００３】
しかしながら、上記の製造工程では、強誘電体キャパシタを覆う第２層間絶縁膜の形成工程あるいはドライエッチングによる工程で水素が発生し、前記強誘電体層が水素雰囲気（還元性雰囲気）に曝されてしまう。一般に前記強誘電体層は金属酸化物からなるものであるため、水素雰囲気に曝されると前記強誘電体層を構成している酸化物が水素によって還元されてしまい、強誘電体層がダメージを受けて強誘電体メモリの特性が劣化してしまう。
【０００４】
このような水素によるダメージを防止する策として、前記強誘電体キャパシタを層間絶縁膜で覆って、該層間絶縁膜上に水素バリア膜、さらに該水素バリア膜を覆って再度層間絶縁膜を設ける方法が知られている。しかしながら、強誘電体キャパシタ形成後の工程中で生じる熱により前記層間絶縁膜中から脱離した水素、水分等の残留ガス成分によって強誘電体メモリが劣化されるといった問題がある。
そこで、強誘電体キャパシタの上下に水素バリア膜を設けることにより、上述した残留ガスが強誘電体層に入り込むのを防止し、製造工程時の強誘電体メモリの特性劣化を抑える技術がある（例えば、特許文献１参照）。
【特許文献１】特開平１１−８３５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記強誘電体キャパシタは、エッチングによるパターニングによって形成されている。
しかしながら、一般的に強誘電体キャパシタを形成する際に行われるエッチングは、オーバーエッチとなるため、前記強誘電体キャパシタの下側に設けられている水素バリア膜もエッチングされてしまう。そのため、前記水素バリア膜を残した状態で前記エッチングを行うのが非常に難しくなり、製造工程に起因する強誘電体メモリの特性劣化を十分に防止することができないといった問題がある。
【０００６】
本発明はこのような事情に鑑みてなされたものであって、簡便な工程により、上述した製造工程中に発生した水素等の残留ガスに起因する特性劣化を確実に防止する、強誘電体メモリの製造方法、及び強誘電体メモリを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の強誘電体メモリの製造方法は、基体に形成された駆動素子部と、該駆動素子部上に層間絶縁膜を介して配設された、下部電極及び上部電極とこれら一対の電極間に挟持された強誘電体層とからなる強誘電体キャパシタと、を備えた強誘電体メモリの製造方法において、前記基体に形成された駆動素子部を覆って第１絶縁膜を設ける工程と、該第１絶縁膜に第１コンタクトホールを形成するとともに、該第１コンタクトホール内に第１導電部を設ける工程と、前記第１絶縁膜上に、前記第１導電部を露出させる第１水素バリア膜を設ける工程と、前記第１導電部に接続するようにして、前記第１水素バリア膜上に前記強誘電体キャパシタの前駆体層を設ける工程と、少なくとも前記第１絶縁膜に到達するまで前記前駆体層をエッチングし、前記第１導電部上を除く底面が前記第１水素バリア膜によって覆われてなる強誘電体キャパシタを形成する工程と、該強誘電体キャパシタの上面及び側面を覆うようにして、前記第１絶縁膜上に第２水素バリア膜を設ける工程と、該第２水素バリア膜を設けた後、前記強誘電体キャパシタを覆って第２絶縁膜を設ける工程と、前記第２絶縁膜及び前記第２水素バリア膜に前記上部電極を露出させる第２コンタクトホールを形成し、該第２コンタクトホール内に第２導電部を設ける工程と、を備えたことを特徴とする。
【０００８】
本発明の強誘電体メモリの製造方法によれば、駆動素子部に導通する第１導電部を露出させた状態に第１水素バリア膜を形成し、該第１水素バリア膜上に設けた強誘電体キャパシタの前駆体層をエッチングしているので、強誘電体キャパシタの底面側は前記第１導電部との接続部分以外が前記第１水素バリア膜によって覆われた状態に形成される。
そして、前記強誘電体キャパシタの上面及び側面を覆って第２水素バリア膜を設け、上面、側面、及び底面が水素バリア膜で覆われた前記強誘電体キャパシタとすることで、第２絶縁膜の形成時、又は前記第２絶縁膜に第２コンタクトホールを形成する際などに発生する水素（還元性雰囲気）によるダメージを防止できる。
また、前駆体層のエッチング工程においては、少なくとも第１絶縁膜まで達すればよく、したがってオーバーエッチングが許容されていることから、エッチング条件の厳密な制御が不要となってエッチング工程を簡略化でき、マージンの高い安定性の高い製造方法となる。
よって、製造工程中の強誘電体キャパシタへのダメージによる特性劣化が防止された、高い信頼性及び生産性を有した強誘電体メモリを提供することができる。
【０００９】
また、前記強誘電体メモリの製造方法においては、前記第１水素バリア膜を、水素バリア性を有した酸化物によって形成するるのが好ましい。
このようにすれば、水素バリア膜の導電性の有無に関わらず、強誘電体キャパシタの下面側からの水素によるダメージを確実に防止できる。また、前記第１導電部と前記下部電極との接続部における第１水素バリア膜が除去されているので、例えば前記第１水素バリア膜として導電性を有するＩｒ酸化物からなるものを用いた場合でも、前記第１導電部が酸化されて導通性が低下するといった不具合が防止される。
【００１０】
本発明の強誘電体メモリは、基体に形成された駆動素子部と、該駆動素子部上に層間絶縁膜を介して配設された、下部電極及び上部電極とこれら一対の電極間に挟持された強誘電体層とからなる強誘電体キャパシタと、を備えた強誘電体メモリにおいて、前記層間絶縁膜には、前記駆動素子部と前記強誘電体キャパシタの下部電極とを電気的に接続する第１導電部が形成され、前記層間絶縁膜と前記強誘電体キャパシタの下部電極との間には、前記第１導電部上を除く部位に第１水素バリア膜が設けられ、前記強誘電体キャパシタの上部電極には前記第２導電部が接続され、前記強誘電体キャパシタの上面及び側面は、前記上部電極と第２導電部との接続部分を除いて、第２水素バリア膜で覆われていることを特徴とする。
【００１１】
本発明の強誘電体メモリによれば、第１導電部上を除く部位に第１水素バリア膜が設けられた下部電極を備えているので、例えば駆動素子部に導通する第１導電部を露出させた状態に第１水素バリア膜を形成し、前駆体層に対して少なくとも層間絶縁膜まで到達するオーバーエッチングを行うことで、前記強誘電体キャパシタを形成している。このように、オーバーエッチングを許容することで、エッチング条件を厳密に設定することがなくなってエッチング工程が簡略化され、エッチング時のマージンを大きく取ることができ、安定性の高いエッチング工程となる。
また、例えば前記強誘電体キャパシタを覆って第２層間絶縁膜を設ける場合にも、上面、側面、及び底面が第１及び第２水素バリア膜によって覆われているので、第２層間絶縁膜の形成時、又は前記第２層間絶縁膜に第２導電部を形成する際のコンタクトホール形成時に発生する水素（還元性雰囲気）によるダメージを防止できる。
このようにして形成された本発明の強誘電体メモリは、製造工程中等の水素によるダメージが無く特性の劣化が防止されたものとなっているので、信頼性の高いものとなる。
【００１２】
また、前記強誘電体メモリにおいては、前記層間絶縁膜の、前記強誘電体キャパシタに覆われることなく露出した表面には、前記第２水素バリア膜が設けられているのが好ましい。
このようにすれば、前記露出した層間絶縁膜を覆って第２水素バリア膜を設けたことで、例えば層間絶縁膜中に含まれる水素を第２水素バリア膜によって２重にバリアした状態となっているので、前記強誘電体キャパシタが水素雰囲気に曝されるのをより良好に防止したものとなる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の強誘電体メモリの製造方法、及び強誘電体メモリの一実施形態について説明する。
はじめに、本発明の強誘電体メモリの一実施形態について説明する。
【００１４】
図１は、本実施形態に係る強誘電体メモリの概略構成を示す側断面図であり、図中符号１は強誘電体メモリである。この強誘電体メモリ１は、ＤＲＡＭセルと同様に、蓄積容量に情報としての電荷をため込む構造を有したもので、強誘電体キャパシタ２と、この強誘電体キャパシタ２を動作させるための駆動トランジスタ（駆動素子部）３とを備えて構成されたもので、前記駆動トランジスタ３を基体４に形成したものである。
図１に示すように、前記強誘電体キャパシタ２は、上部電極１０及び下部電極８からなる一対の電極間に強誘電体層９が挟持されてなるものである。
【００１５】
基体４は、シリコン基板５を備えて構成されたもので、シリコン基板５の表層部には、駆動トランジスタ３が形成されている。この駆動トランジスタ３としては、公知の構成が適用でき、例えば薄膜トランジスタ（ＴＦＴ）、あるいはＭＯＳＦＥＴを用いることができる。図示の例ではＭＯＳＦＥＴを用いており、ソース領域ＳＲ、ドレイン領域ＤＲとチャネル領域（図示せず）とが形成され、さらにチャネル領域上にはゲート絶縁膜を介してゲート電極３ａが形成されている。
【００１６】
このような構成により、前記の駆動トランジスタ３は基体４に形成されたものとなっている。ここで、本実施形態に係る強誘電体メモリ１は、メモリセルが１つのトランジスタと１つの強誘電体キャパシタとを有する、いわゆる１Ｔ１Ｃ方式と呼ばれるものである。そして、各メモリセルは、各強誘電体キャパシタ２に対応する駆動トランジスタ３は、シリコン基板５に形成された、図示されないＬＯＣＯＳあるいはトレンチアイソレーションなどの素子分離領域によって分離されている。
【００１７】
また、この基体４には、駆動トランジスタ３を覆ってシリコン基板５上に第１層間絶縁膜６が形成されている。第１層間絶縁膜６は、酸化珪素（ＳｉＯ２）からなるもので、必要に応じてＣＭＰ（化学的機械的研磨処理）等によって平坦化されたものである。
【００１８】
そして、前記第１層間絶縁膜６が形成されてなる基体４の上には、前記したように強誘電体キャパシタ２が形成されている。
強誘電体キャパシタ２は、上述したように第１層間絶縁膜６上に形成された前記下部電極８と、この下部電極８上に形成された前記強誘電体層９と、強誘電体層９上に形成された前記上部電極１０と、からなるスタック型ものである。下部電極８及び上部電極１０は、白金（Ｐｔ）やイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ２）等によって形成されており、強誘電体層９は、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３（ＰＺＴ）や（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３（ＰＬＺＴ）、さらに、これら材料にニオブ（Ｎｂ）等の金属が加えられたものなどによって形成されている。
【００１９】
ここで、前記下部電極８の底部には、前記第１層間絶縁膜６を貫通した状態に形成されたコンタクトホールが通じている。
具体的には、前記第１層間絶縁膜６には、複数の第１コンタクトホール１１が形成されており、これら第１コンタクトホール１１内には、タングステン（Ｗ）等からなる第１プラグ（第１導電部）１２が埋設されている。ここで、第１コンタクトホール１１は、前記駆動トランジスタ３のドレイン領域ＤＲに連通するキャパシタ用コンタクトホール１１ａと、前記駆動トランジスタ３のソース領域ＳＲに通じる下地用コンタクトホール１１ｂとからなっている。
【００２０】
そして、このような構成によって下部電極８は、キャパシタ用コンタクトホール１１ａ内に形成されたプラグ１２に接続されている。そして、前記第１プラグ１２は前記駆動トランジスタ３におけるドレイン領域ＤＲに接続しており、これによって強誘電体キャパシタ２を駆動トランジスタ３によって動作させるようになっている。
【００２１】
また、前記強誘電体キャパシタ２を覆うようにして、前記第１層間絶縁膜６上に前記第２層間絶縁膜１４が設けられている。この第２層間絶縁膜１４を構成する材料としては、前記第１層間絶縁膜６と同様に酸化珪素（ＳｉＯ２）を用いることができる。
そして、前記第２層間絶縁膜１４には、複数の第２コンタクトホール１７が形成されており、これら第２コンタクトホール１７内には、タングステン（Ｗ）等からなる第２プラグ（第２導電部）２０が埋設されている。ここで、第２コンタクトホール１７は、前記強誘電体キャパシタ２における上部電極１０に連通する第２キャパシタ用コンタクトホール１７ａと、前記駆動トランジスタ３のソース領域ＳＲに通じる下地用コンタクトホール１１ｂに連通する第２下地用コンタクトホール１７ｂとからなっている。
【００２２】
第２プラグ２０は、前記第２下地用コンタクトホール１７ｂが下地用コンタクトホール１１ｂに連通して形成されていることにより、この下地用コンタクトホール１１ｂ内に設けられた第１プラグ１２に接続し導通したものとなっている。
なお、第２プラグ２０は、第２層間絶縁膜１４上において、図示しない配線等に接続されており、これによって強誘電体キャパシタ２の上部電極１０への通電や、前記駆動トランジスタ３のソース領域ＳＲ、ドレイン領域ＤＲへの通電がなされるようになっている。
【００２３】
ところで、前記第１層間絶縁膜６と前記下部電極８との間には、第１水素バリア膜７が設けられている。ここで、上述したように、前記下部電極８にはプラグ１２が接続されていることから、前記第１水素バリア膜７は前記第１プラグ１２上を除く部位に設けられたものとなっている。
【００２４】
このような第１水素バリア膜７としては、水素バリア性を有した酸化物からなる水素バリア材料を用いることができる。具体的には、この水素バリア材料としては、アルミニウム（Ａｌ）の酸化物、チタン（Ｔｉ）の酸化物、イリジウム（Ｉｒ）の酸化物、Ｓｒ（ストロンチウム）の複合酸化物であるＳｒＲｕＯｘ（ストロンチウムルテニウムオキサイド）等を採用することができ、本実施形態では、酸化アルミニウム（ＡｌＯｘ）を用いている。
【００２５】
ここで、上記のＩｒ酸化物、ＳｒＲｕＯｘは導電性の水素バリア膜であって、上記のＡｌ酸化物、Ｔｉ酸化物は絶縁性の水素バリア膜となる。前記第１水素バリア膜７としては、上述したように水素バリア性を有した酸化物からなるものであれば、絶縁性又は導電性のいずれであってもよい。
なお、前記第１水素バリア膜７がＩｒ酸化物から構成された導電性を有したものである場合、前記第１水素バリア膜７と前記プラグ１２を構成しているタングステン（Ｗ）が酸化されてしまい導電性が低下するといった不具合が発生するおそれがあるが、本発明では前記第１プラグ１２と前記下部電極８との接続部分の前記第１水素バリア膜７を除去することで、上述したタングステンからなる第１プラグ１２が酸化されるのを防止している。
【００２６】
また、第１水素バリア膜７はその厚さが５ｎｍ以上３０ｎｍ以下程度に形成されている。５ｎｍ未満では第１水素バリア膜７の水素バリア効果が十分に得られなくなるおそれがあり、３０ｎｍを越えると、後述するコンタクトホール形成のためのエッチングの負荷が大きくなってしまうからである。
【００２７】
一方、前記強誘電体キャパシタ２には、その上面（すなわち上部電極１０）及び側面を覆って、第２水素バリア膜１３が形成されている。なお、本実施形態では、前記強誘電体キャパシタ２に覆われることなく露出した前記第１層間絶縁膜６の表面が前記第２水素バリア膜１３によって覆われたものとなっている。すなわち、前記第２層間絶縁膜１４と前記強誘電体キャパシタ２及び前記第１層間絶縁膜との間には、第２水素バリア膜１３が介在した状態となっている。
【００２８】
なお、上述したように、前記上部電極１０には、第２プラグ２０が接続されていることから、前記第２水素バリア膜１３は、前記上部電極１０との接続部分を除いた、前記強誘電体キャパシタの上面、及び側面を覆ったものとなっている。
【００２９】
このような第２水素バリア膜１３としては、絶縁性の水素バリア膜を用いている。具体的には、上述した絶縁性を有するアルミニウム（Ａｌ）の酸化物、チタン（Ｔｉ）の酸化物を採用することができ、本実施形態では前記第１水素バリア膜７と同様に酸化アルミニウム（ＡｌＯｘ）を用いている。これにより上部電極１０と下部電極８との間を導通させることなく、強誘電体キャパシタ２に水素バリア性を付与することができる。
【００３０】
第２水素バリア膜１３はその厚さが２０ｎｍ以上１００ｎｍ以下程度に形成されている。２０ｎｍ未満では第２水素バリア膜１３の水素バリア効果が十分に得られなくなるおそれがあり、１００ｎｍを越えると、後述するコンタクトホール形成のためのエッチングの負荷が大きくなってしまうからである。
【００３１】
このような構成により、強誘電体キャパシタ２は、前記第２プラグ２０との接続部分を除いた上部、及び側部が前記第２水素バリア膜１３によって覆われるとともに、前記第１プラグ１２との接続部分を除いた下部電極８の底面が第１水素バリア膜７によって覆われたものとなっている。
【００３２】
本実施形態に係る強誘電体メモリ１によれば、第１プラグ１２上を除く底面に第１水素バリア膜７が設けられ、上面及び側面が第２水素バリア膜１３によって覆われた強誘電体キャパシタ２を有しているので、後述するように、例えば前記強誘電体キャパシタ２を覆って第２層間絶縁膜１４を設ける場合、第２層間絶縁膜１４に存在する水素によって前記強誘電体キャパシタ２が劣化してしまうのを防止することができる。
したがって、本実施形態の強誘電体メモリ１は、製造工程中等の水素によるダメージが無く特性の劣化が防止されたものとなっているので、信頼性の高いものとなる。
【００３３】
（強誘電体メモリの製造方法）
次に、このような構成の強誘電体メモリ１の製造方法を基に、本発明の強誘電体メモリ１の製造方法の一実施形態を説明する。
まず、図２（ａ）に示すように、予め公知の手法によってシリコン基板５に駆動トランジスタ３を形成し、続いて該駆動トランジスタ３を覆って第１層間絶縁膜６としてＳｉＯ２をＣＶＤ法等によって堆積する。この第１層間絶縁膜６の厚さについては、次工程で平坦化を行った際、強誘電体キャパシタ２が露出しないようにするため、１５００ｎｍ程度とする。
【００３４】
ここで、前記第１層間絶縁膜６を化学機械研磨法などによって平坦化する。このように第１層間絶縁膜６を平坦化処理することにより、特に強誘電体キャパシタ２の直上の第１層間絶縁膜６を薄厚化することができ、したがって後述する強誘電体キャパシタ２に通じる第１コンタクトホール１１の形成を容易にすることができる。また、平坦化処理を化学機械研磨法で行うので、工程が比較的容易になり、処理を安定化させることができる。
【００３５】
なお、強誘電体キャパシタ２の形成に先立ち、前記第１層間絶縁膜６を形成した後、これらをエッチングして第１コンタクトホール１１を形成する。
具体的には、図２（ｂ）に示すように、公知の手法によって第１層間絶縁膜６上にレジストパターン（図示せず）を形成し、さらにこのレジストパターンをマスクにしてＲＩＥ（反応性イオンエッチング）法や、ＩＣＰ（誘導結合プラズマ）によるエッチング法、ＥＣＲ（電子サイクロトロン共鳴）プラズマによるエッチング法などでエッチングすることにより、前記駆動トランジスタ３のドレイン領域ＤＲに連通するキャパシタ用コンタクトホール１１ａと、前記駆動トランジスタ３のソース領域ＳＲに通じる下地用コンタクトホール１１ｂとを形成する。
【００３６】
そして、これら第１コンタクトホール１１内に導電材料を埋め込む。この導電材料の成膜・埋め込みについては、まず、密着層としてチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）をスパッタ法等によって成膜し、続いてタングステン（Ｗ）を成膜することで行う。このようにして、前記第１コンタクトホール１１内に導電材料を埋め込んで前記第１プラグ１２を形成する。
【００３７】
続いて、前記第１層間絶縁膜６上に、前記第１プラグ１２を露出させる第１水素バリア膜７を設ける。
具体的には、図２（ｃ）に示すように、ＡｌＯｘ等からなる第１水素バリア膜７を例えばスパッタ、ＣＶＤ法により形成する。このＡｌＯｘからなる第１水素バリア膜７の厚さについては、前述したように５ｎｍ以上３０ｎｍ以下程度に形成する。
その後、前記第１水素バリア膜７を公知の方法を用いてエッチングにより、前記駆動トランジスタ３のドレイン領域ＤＲに接続する第１プラグ１２の直上の部位を除去する。
【００３８】
次に、前記第１プラグ１２に接続し導通するようにして、前記第１水素バリア膜７上に前記強誘電体キャパシタ２の前駆体層を設ける。
具体的には、図２（ｄ）に示すように、前記下部電極８、前記強誘電体層９、及び前記上部電極１０を構成する材料を順に成膜して積層して、前駆体層２Ａを形成する。このような成膜方法としては、例えば、スピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザアブレーション法を挙げることができる。このとき、前記下部電極８に対応する前駆体層２Ａの最下層は、上述した第１水素バリア膜７が除去されている部分において、前記第１プラグ１２に導通した状態となる。
【００３９】
次いで、前記前駆体層２Ａをエッチングによってパターニングすることにより、前記強誘電体キャパシタ２を形成する。
具体的には、図２（ｅ）に示すように、前駆体層２Ａ上にレジストパターン（図示せず）を形成し、さらにこのレジストパターンをマスクにしてＲＩＥ（反応性イオンエッチング）法や、ＩＣＰ（誘導結合プラズマ）によるエッチング法を用いることで前記強誘電体キャパシタ２を形成している。
【００４０】
ところで、前記強誘電体キャパシタ２を形成する際には、前記前駆体層２Ａと前記第１層間絶縁膜６との間に設けられた第１水素バリア膜７に到達した際にエッチングを中止することが望ましいが、このようなエッチング処理（いわゆるジャストエッチ）は、エッチング条件を厳密に制御する必要があり、エッチング工程が非常に煩雑となってしまう。
【００４１】
そこで、本発明では、少なくとも第１層間絶縁膜６に到達するまで前駆体層２Ａをエッチングして前記強誘電体キャパシタ２を形成している。すなわち、前記第１層間絶縁膜６までオーバーエッチングすることで前記強誘電体キャパシタ２を形成している。このように、オーバーエッチを許容することで、ジャストエッチを目的とする場合に比べ工程が簡便となり、上記エッチング時のマージンを大きく取ることが可能となり、歩留まりの高い、安定性の高いエッチング工程となる。
【００４２】
以上の工程により、上部電極１０及び下部電極８間に強誘電体層９が挟持された強誘電体キャパシタ２が製造される。本実施形態では、図２（ｅ）に示したように、前記強誘電体キャパシタ２が設けられていない第１層間絶縁膜６の表面は、上述したオーバーエッチングによって段差が生じている。
そして、前記強誘電体キャパシタ２は、前記下部電極８の前記プラグ１２上を除く部位が前記第１水素バリア膜７により覆われたものとなる。
【００４３】
続いて、図３（ａ）に示すように、前記強誘電体キャパシタ２の上面及び側面を覆うようにして、前記第１層間絶縁膜６上に第２水素バリア膜１３を設ける。
具体的には、ＡｌＯｘ等からなる第２水素バリア膜１３を例えばスパッタ、ＣＶＤ法により形成する。このＡｌＯｘからなる第２水素バリア膜１３の厚さについては、前述したように２０ｎｍ以上１００ｎｍ以下程度に形成する。
この工程により、前記強誘電体キャパシタ２に覆われることなく露出した前記第１層間絶縁膜６の表面、すなわち、オーバーエッチングにより前記第１水素バリア膜７が除去されて露出した第１層間絶縁膜６の表面は、前記第２水素バリア膜１３によって覆われたものとなる。なお、上述したようにオーバーエッチングによって段差をなす第１層間絶縁膜６の面をそれぞれ連続させる側面部６ａも前記第２水素バリア膜１３によって覆われる。
【００４４】
このようにして第２水素バリア膜１３を設けた後、図３（ｂ）に示すように、前記強誘電体キャパシタ２を覆って第２層間絶縁膜１４を形成する。具体的には、ＳｉＯ２をＣＶＤ法等によって堆積した後、該第２層間絶縁膜１４をＣＭＰ（化学的機械的検査）処理によって平坦化している。これにより、前記第１層間絶縁膜６と前記第２層間絶縁膜１４との間には、前記第２水素バリア膜１３が設けられたものとなっている。
【００４５】
次いで、公知の手法によって前記第２層間絶縁膜１４上にレジストパターン（図示せず）を形成し、さらにこのレジストパターンをマスクにしてＲＩＥ（反応性イオンエッチング）法や、ＩＣＰ（誘導結合プラズマ）によるエッチング法、ＥＣＲ（電子サイクロトロン共鳴）プラズマによるエッチング法などで第２層間絶縁膜１４と前記第２水素バリア膜１３とを一括してエッチングして、所望の位置に第２コンタクトホール１７を形成する。
なお、例えば、前記第２層間絶縁膜１４の形成工程、及び前記第２コンタクトホール１７の形成工程時に水素（水素雰囲気）が発生した場合でも、上述したように強誘電体キャパシタ２は、水素バリア膜７，１３によって覆われているので、前記水素により特性が劣化されることはない。
【００４６】
具体的には、図３（ｃ）に示すように、第２コンタクトホール形成工程は、前記強誘電体キャパシタ２における上部電極１０に連通する第２キャパシタ用コンタクトホール１７ａと、前記駆動トランジスタ３のソース領域ＳＲに導通する第１プラグ１２に連通する下地用コンタクトホール１７ｂとを形成する。
【００４７】
そして、これら第２コンタクトホール１７内に密着層としてチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）をスパッタ法等によって成膜し、続いてタングステン（Ｗ）を成膜して、前記第２プラグ２０を形成する。
よって、図１に示したように、前記駆動トランジスタ３のソース領域ＳＲには、第１プラグ１２とこれに導通する第２プラグ２０とからなる二段プラグが形成される。
【００４８】
また、このようにして第２プラグ２０を形成したら、図４に示すように、例えば前記強誘電体キャパシタ２の上部電極１０に導通している第２プラグ２０上に接続する配線３０を第２層間絶縁膜１４上に形成し、さらにこの配線３０を覆って第３層間絶縁膜３１を形成する。そして、前記第３層間絶縁膜３１に第２プラグに連通するコンタクトホール３１ａを形成し、該コンタクトホール３１ａ内に第３プラグ３２を形成して、該第３プラグ３２に導通するＡｌ配線３４を形成する。このようにして、本発明の強誘電体メモリ１を備えた装置が完成される。
【００４９】
このような強誘電体メモリ１の製造方法によれば、駆動トランジスタ３に導通する第１プラグ１２を露出させた状態に第１水素バリア膜７を形成し、該第１水素バリア膜７上に設けた強誘電体キャパシタ２の前駆体層２Ａをエッチングしているので、強誘電体キャパシタ２の底面側（下部電極８）は前記第１プラグ１２との接続部分以外が前記第１水素バリア膜７によって覆われた状態に形成される。
そして、前記強誘電体キャパシタ２の上面及び側面を覆って第２水素バリア膜１３を設け、上面、側面、及び底面が第１、２の水素バリア膜７，１３で覆われた強誘電体キャパシタ２を形成しているので、第２層間絶縁膜１４の形成時、又は前記第２層間絶縁膜１４に第２コンタクトホール１７を形成する際に発生する水素（還元性雰囲気）によるダメージを良好に防止できる。
【００５０】
また、前駆体層２Ａのエッチング工程においては、少なくとも第１層間絶縁膜６まで達するオーバーエッチングを許容していることから、エッチング条件の厳密な制御を行うことなくエッチング工程を簡略化でき、許容エッチング幅（マージン）が大きく安定性の高いものとなる。
よって、製造工程中の強誘電体キャパシタ２へのダメージによる特性劣化が防止された、高い信頼性及び生産性を有した強誘電体メモリ１を提供することができる。
【００５１】
このような強誘電体メモリ１は、携帯電話、パーソナルコンピュータ、液晶装置、電子手帳、ページャ、ＰＯＳ端末、ＩＣカード、ミニディスクプレーヤ、液晶プロジェクタ、およびエンジニアリング・ワークステーション（ＥＷＳ）、ワードプロセッサ、テレビ、ビューファイダ型またはモニタ直視型のビデオテープレコーダ、電子卓上計算機、カーナビゲーション装置、タッチパネルを備えた装置、時計、ゲーム機器、電気泳動装置など、様々な電子機器に適用することができる。
【００５２】
なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない限り種々の変更が可能である。例えば、駆動トランジスタ３のソース領域ＳＲに連通する下地用コンタクトホール１１ｂと第２下地用コンタクトホール１７ｂ、及び該コンタクトホール１１ｂ，１７ｂ内に埋め込まれる第１、第２プラグ１２，２０の形成に際しては、前記第１層間絶縁膜６上に前記第２水素バリア膜１３を介して第２層間絶縁膜１４を設けた後、該第２層間絶縁膜１４から一括して前記ソース領域ＳＲに連通するコンタクトホールを形成し、該コンタクトホール内にタングステン（Ｗ）を埋め込むことで形成するようにしてもよい。また、本実施形態においては、１Ｔ１Ｃ方式の強誘電体メモリについて説明したが、本発明は２Ｔ２Ｃ方式の強誘電体メモリについても適用可能である。
【図面の簡単な説明】
【００５３】
【図１】強誘電体メモリの概略構成を示す側断面図である。
【図２】（ａ）〜（ｅ）は、強誘電体メモリの製造工程を説明する図である。
【図３】（ａ）〜（ｃ）は、図２に続く製造工程を説明する図である。
【図４】図３に続く強誘電体メモリの製造工程を説明する図である。
【符号の説明】
【００５４】
１…強誘電体メモリ、２…強誘電体キャパシタ、２Ａ…前駆体層、３…駆動トランジスタ（駆動素子部）、４…基体、６…第１絶縁膜、７…第１水素バリア膜、８…下部電極、９…強誘電体層、１０…上部電極、１１…第１コンタクトホール、１２…第１プラグ（第１導電部）、１３…第２水素バリア膜、１４…第２層間絶縁膜、１７…第２コンタクトホール、２０…第２プラグ（第２導電部）
【図１】
2007165439.tif 000003
【図２】
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【図３】
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【図４】
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