【事件の表示】
　平成　４年特許願第　　６０４６号「プログラマブルコントローラ」拒絶査定に対する審判事件［平成　５年　７月３０日出願公開、特開平　５−１８９３０６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成４年１月１７日の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載されたとおりの以下の事項により特定されるものである。
「データの入出力を指令するＣＰＵモジュールと、データの入出力を行なうＩ／Ｏモジュールを備えたプログラマブルコントローラにおいて、前記Ｉ／Ｏモジュールが、ダイレクトアクセス空間を有するダイレクトアクセス手段と、複数のメモリバンクを備え、前記ダイレクトアクセス手段は、前記ダイレクトアクセス空間を介して前記メモリバンクの一部にダイレクトアクセスできることを特徴とするプログラマブルコントローラ。」
　
２．刊行物記載の発明
　当審の拒絶理由の通知において引用した刊行物（特開昭６３−２１１４４７号公報）には、以下の事項が記載されている。
ア．「着脱可能なメモリカートリッジを備え、該メモリカートリッジのメモリをメモリバンクとして配置したシステムにおいて、メモリバンクを選択する選択情報が設定されるバンクレジスタと、該バンクレジスタの内容に応じた選択信号を出力するバンク用デコーダと、アドレスバスの所定ビットを入力し、メモリバンク領域以外の所定のアドレス空間が指定されたとき出力信号を発生するアドレスデコーダと、前記メモリカートリッジのメモリバンクを選択するための前記バンク用デコーダの選択信号と前記アドレスデコーダの出力信号とを入力し、いずれかの信号が出力されたとき前記メモリカートリッジのメモリバンクを選択するゲート回路とを具備したことを特徴とするメモリバンク選択回路。」（第１頁左下欄第５行〜１９行、特許請求の範囲）
　
イ．「メモリカートリッジのメモリの一部に、プログラムや辞書種別等の各メモリカートリッジの性質を表わす識別情報等を記憶し、このプログラムと電子辞書本体内のプログラムとでデータ処理を行なったり、上記識別情報を読出してデータ処理の実行ルーチンを決定するシステムの場合、従来の如く、単にバンクレジスタによってバンクを切換える方式では、メモリカートリッジ内のプログラムや識別情報を参照しようとする度に、バンクレジスタに識別情報を設定してメモリバンクの切換えを行なわなければならず、非常に面倒であった。」（第２頁左上欄第６行〜１７行）
　
ウ．「本発明では、バンクレジスタ及びバンクデコーダだけでなく、上記アドレスデコーダの出力によりメモリバンクを選択する構成としたため、メモリカートリッジのメモリの一部の領域は、ＣＰＵが直接アクセス可能なメモリバンク領域以外の所定のアドレス空間に割り付けられることとなり、従って、この領域に上記プログラムや識別情報を記憶しておけば、バンクレジスタへの選択情報の設定をすることなく、これらプログラムや識別情報を参照することが可能となる。」（第２頁右上欄第１３行〜左下欄第２行）
　
エ．「第１図は、本発明の実施例を含む電子辞書の構成を示すブロック図であり、（１）はＣＰＵ、（２）はＡ０〜Ａ１９の２０ビットのアドレスバス、（３）はＤ０〜Ｄ７のデータバス、（４）はプログラムを記憶した１２８ＫＢのシステムＲＯＭ、（５）は２５６ＫＢのフォントＲＯＭ、（６）はＲＡＭ、（７）及び（８）は例えば英和辞書である内部辞書を構成する５１２ＫＢの辞書ＲＯＭ１及び辞書ＲＯＭ２、（９）は…着脱自在なＲＯＭカードであり、…５１２ＫＢの辞書ＲＯＭ３（１１）及び辞書ＲＯＭ４（１２）より成る。そして、辞書ＲＯＭ（７）（８）（１１）（１２）が順にメモリバンク０〜３として、同一アドレス空間上に割り付けられる。」（第２頁左下欄第４行〜１８行）
　
オ．「（１３）はメモリバンク選択回路であり、データバス（３）を介してバンク選択情報ＢＫ０及びＢＫ１が設定されるバンクレジスタ（１４）と、バンクレジスタ（１４）の出力Ｑ０及びＱ１を各々入力端子Ａ及びＢに入力し、バンク選択情報に応じた選択信号Ｙ０〜Ｙ３を出力するバンク用デコーダ（１５）と、アドレスＡ１７，Ａ１８，Ａ１９を各々入力端子Ａ，Ｂ，Ｃ，に入力し、出力信号Ｙ０〜Ｙ７を発生するアドレスデコーダ（１６）と、アドレスデコーダ（１６）の出力信号Ｙ０とアドレスＡ１６を入力するＡＮＤゲート（１７）と、ＡＮＤゲート（１７）の出力信号Ｐとバンク用デコーダ（１５）の選択信号Ｙ２とを入力するＯＲゲート（１８）と、アドレスデコーダ（１６）の出力信号Ｙ１〜Ｙ４を入力し、出力がバンク用デコーダ（１５）のＧ端子に接続されたＯＲゲート（１９）とより成る。そして、バンク用デコーダ（１５）の選択信号Ｙ０，Ｙ１，Ｙ３は、各々、辞書ＲＯＭ（７），（８），（１２）のチップイネーブル端子ＣＥに、ＡＮＤゲート（２０），（２１），（２３）を介して接続されており、辞書ＲＯＭ（１１）のチップイネーブル端子ＣＥには、ＯＲゲート（１８）の出力信号ＲがＡＮＤゲート（２２）を介して接続されている。」（第２頁左下欄第１８行〜右下欄第２０行）
　
カ．「デコーダ（１５）及び（１６）は、同一構成であって、入力端Ａ，Ｂ，Ｃへの入力信号が「０００」のとき信号Ｙ０が「１」、「１００」のとき信号Ｙ１が「１」、・・・・・・「１１１」のときＹ７が「１」というように、入力信号に応じてＹ０〜Ｙ７の１つが順次「１」となるように構成されており、又、Ｇ端子に「１」の信号が入力されている間のみ出力を発生する。」（第３頁左上欄第４行〜１１行）
　
キ．「本実施例では、アドレスＡ１９，Ａ１８，Ａ１７が、「００１」〜「１００」の範囲でのみバンク用デコーダ（１５）は選択信号を出力し、その際、バンク情報ＢＫ１，ＢＫ０が「００」であれば辞書ＲＯＭ（７）が選択され、「０１」であれば辞書ＲＯＭ（８）、「１０」であれば辞書ＲＯＭ（１１）、「１１」であれば辞書ＲＯＭ（１２）が選択される。つまり、辞書ＲＯＭ（７）〜（１２）は、第２図のメモリマップに示すように、ＣＰＵ（１）の同一アドレス空間２００００Ｈ〜９ＦＦＦＦＨに、各々、バンク０，バンク１，バンク２，バンク３として割り付けられる。そして、アドレスＡ０〜Ａ１８で、各バンクのアドレスが指定される。」（第３頁左上欄第１２行〜右上欄第４行）
　
ク．「本実施例では、アドレスデコーダ（１６）とＡＮＤゲート（１７）により、アドレスＡ１６からＡ１９の上位４ビットをデコードするアドレスデコーダが構成されており、アドレスＡ１９，Ａ１８，Ａ１７，Ａ１６が「０００１」のとき、ＡＮＤゲート（１７）の出力信号Ｐが「１」となり、これによりＯＲゲート（１８）の出力信号Ｒも「１」となって、ＲＯＭカード（９）内のバンク２の辞書ＲＯＭ（１１）が選択される。ここでＣＰＵ（１）のアドレス空間上、アドレスＡ１９，Ａ１８，Ａ１７，Ａ１６が「０００１」となるのは、メモリバンク領域以外の第２図斜線で示す１００００Ｈ〜１ＦＦＦＦＨのアドレス空間であり、メモリバンク２の辞書ＲＯＭ（１１）のうち、アドレスＡ１８，Ａ１７，Ａ１６が「００１」で指定されるメモリ領域は、第２図の斜線で示す９００００Ｈ〜９ＦＦＦＦＨである。
　つまり、ＲＯＭカード（９）の辞書ＲＯＭ（１１）の９００００Ｈ〜９ＦＦＦＦＨのメモリ領域は、ＣＰＵが直接アクセス可能なメモリバンク領域以外の所定のアドレス空間１００００Ｈ〜１ＦＦＦＦＨに割り付けられるのである。従って、バンクレジスタ（１４）の内容に関係なく、ＣＰＵ（１）が所定のアドレス１００００Ｈ〜１ＦＦＦＦＨをアクセスすれば、ＲＯＭカード（９）の辞書ＲＯＭ（１１）の９００００Ｈ〜９ＦＦＦＦＨをアクセスすることができる。」（第３頁右上欄第８行〜左下欄第１３行）
　
ケ．「依って、ＲＯＭカード（９）のこの領域に、プログラムや識別情報を記憶しておけば、バンクレジスタ（１４）への設定を行うことなく、これらプログラムや識別情報を読み出せ、制御が簡単になる。
　例えば、外部プログラムとして、イニシャライズ用のサブルーチンとメイン処理プログラムを記憶し、識別情報として、正しい辞書ＲＯＭか否かを示す情報Ａ、イニシャライズ用サブルーチンの有無を示す情報Ｂ、メイン処理プログラムの有無を示す情報Ｃとを記憶し、本体側のシステムＲＯＭ（４）のシステムプログラム内で、第３図のフローチャートで示す処理を実行しようとする場合、従来は、ＳＴＥＰ−１，３，５，７，９の前で、バンクレジスタ（１４）に「１０」の設定をし、更に、ＳＴＥＰ−２，４，６，８の前で、バンクレジスタ（１４）に「００」の設定をしなければならなかったが、本実施例では、これらの設定は全く不要となる。」（第３頁左下欄第１３行〜右下欄第１１行）
　
コ．「本発明に依れば、メモリカートリッジのメモリの一部の領域が、ＣＰＵが直接アクセス可能なメモリバンク以外の所定のアドレス空間に割り付けられるので、前記一部の領域の記憶内容を、バンクレジスタに選択情報を設定することなく読出すことが可能となり、従って、この一部の領域にプログラムや種々の識別情報を記憶しておけば、システムプログラムを簡素化することができる。」（第３頁左下欄第１３行〜２０行）
　
　上記ア．の事項を参照すると、刊行物には、
　着脱可能なメモリカートリッジとメモリバンク選択回路とを備えたシステムにおいて、
　前記着脱可能なメモリカートリッジのメモリがメモリバンクとして配置され、
　前記メモリバンク選択回路が、
　メモリバンクとして配置したメモリバンクを選択する選択情報が設定されるバンクレジスタと、該バンクレジスタの内容に応じた選択信号を出力するバンク用デコーダと、
　アドレスバスの所定ビットを入力し、メモリバンク領域以外の所定のアドレス空間が指定されたとき出力信号を発生するアドレスデコーダと、前記バンク用デコーダの選択信号と、前記アドレスデコーダの出力信号とを入力し、いずれかの信号が出力されたとき前記メモリカートリッジのメモリバンクを選択するゲート回路と、
　を備えたシステムが記載されている。
　
　また、上記イ．ウ．及びコ．の事項を参照すると、刊行物には、
　発明の解決しようとする問題点は、
　バンクメモリを切換える方式では、必要な情報を参照しようとする度に、バンクレジスタへ識別情報を設定してメモリバンクの切換えを行なわなければならず、非常に面倒であったということ、
　発明の作用は、
　バンクレジスタ及びバンクデコーダだけでなく、上記アドレスデコーダの出力によりメモリバンクを選択する構成としたため、メモリの一部の領域が、ＣＰＵが直接アクセス可能なアドレス空間に割り付けられ、バンクレジスタへの選択情報の設定をすることなく、情報を参照することが可能となったということ、
　発明の効果は、
　メモリの一部の領域が、ＣＰＵが直接アクセス可能なアドレス空間に割り付けられるので、この一部の領域にプログラムや種々の識別情報を記憶しておけば、バンクレジスタに選択情報を設定することなく、読出すことが可能になり、システムプログラムを簡素化することができること、が記載されている。
　
　また、上記エ．〜キ．の事項を参照すると、刊行物には、
　本発明の実施例の電子辞書は、ＣＰＵ（１）、Ａ０〜Ａ１９の２０ビットのアドレスバス（２）、Ｄ０〜Ｄ７のデータバス（３）を備え、内部辞書を構成する辞書ＲＯＭ１（７）及び辞書ＲＯＭ２（８）と、着脱自在なＲＯＭカード上の辞書ＲＯＭ３（１１）及び辞書ＲＯＭ４（１２）が順にメモリバンク０〜３として割り付けられること、
　及び、
　メモリバンク選択回路（１３）において、バンクレジスタ（１４）にバンク選択情報ＢＫ０，ＢＫ１が設定され、バンク用デコーダ（１５）は、アドレスＡ１９，Ａ１８，Ａ１７が、「００１」〜「１００」のときにバンク選択用の信号Ｙ０〜Ｙ３を出力して、辞書ＲＯＭ（７）（８）（１１）（１２）が順にメモリバンク０〜３として、同一アドレス空間（２００００Ｈ〜９ＦＦＦＦＨ）上に割り付けられて、バンク情報ＢＫ１，ＢＫ０により辞書ＲＯＭ（７）〜（１２）が選択されることが記載されている。
　
　また、上記オ．カ．及びクの事項を参照すると、刊行物には、
　メモリバンク選択回路（１３）において、アドレスデコーダ（１６）は、入力アドレスＡ１９，Ａ１８，Ａ１７が「０００」のとき出力信号Ｙ０が「１」となり、アドレスＡ１６が「１」のとき、ＡＮＤゲート（１７）の出力信号が「１」となり、これによりＯＲゲート（１８）の出力信号も「１」となって、ＡＮＤゲート（２２）を介して、辞書ＲＯＭ（１１）のチップイネーブル端子ＣＥに接続されて、辞書ＲＯＭ（１１）が選択されること、
　この場合に、ＣＰＵ（１）のアドレス空間上では、Ａ１９，Ａ１８，Ａ１７，Ａ１６が「０００１」となる領域は、メモリバンク領域以外の第２図斜線で示す１００００Ｈ〜１ＦＦＦＦＨのアドレス空間であり、また、メモリバンク２の辞書ＲＯＭ（１１）のうち、アドレスＡ１８，Ａ１７，Ａ１６が「００１」で指定されるメモリ領域は、第２図の斜線で示す９００００Ｈ〜９ＦＦＦＦＨであること、
　つまり、ＲＯＭカード（９）の辞書ＲＯＭ（１１）の９００００Ｈ〜９ＦＦＦＦＨのメモリ領域は、ＣＰＵ（１）が直接アクセス可能なメモリバンク領域以外の所定のアドレス空間１００００Ｈ〜１ＦＦＦＦＨに割り付けられること、
　が記載されている。
　
　更に、上記ケ．の事項を参照すると、刊行物には、
　ＲＯＭカード（９）のこの領域（９００００Ｈ〜９ＦＦＦＦＨのメモリ領域）にプログラムや識別情報を記憶しておけば、例えば、第３図のフローチャートで示す処理を実行しようとする場合、バンクレジスタ（１４）に「１０」や「００」を設定（バンクの選択のため）することは全く不要となることが記載されている。
　
　以上を勘案すると、刊行物には、
　アドレスバスＡ０〜Ａ１９とデータバスＤ０〜Ｄ７によるデータの出力を指令するＣＰＵ（１）と、データの出力を行なうメモリバンク選択回路（１３）と、複数のメモリバンクである辞書ＲＯＭ（７，８，１１，１２）とを備えた電子辞書において、
　前記メモリバンク選択回路（１３）が、
　メモリバンクとして配置したメモリバンクを選択する選択情報が設定されるバンクレジスタと、該バンクレジスタの内容に応じた選択信号を出力するバンク用デコーダとを備え、
　バンクレジスタ（１４）にバンク選択情報ＢＫ０，ＢＫ１が設定され、バンク用デコーダ（１５）は、アドレスＡ１９，Ａ１８，Ａ１７が、「００１」〜「１００」のときにバンク選択用の信号Ｙ０〜Ｙ３を出力して、辞書ＲＯＭ（７）（８）（１１）（１２）が順にメモリバンク０〜３として、同一アドレス空間（２００００Ｈ〜９ＦＦＦＦＨ）上に割り付けられて、バンク情報ＢＫ１，ＢＫ０により辞書ＲＯＭ（７）〜（１２）が選択されると共に、
　前記メモリバンク選択回路（１３）が、
　アドレスバスの所定ビットを入力し、メモリバンク領域以外の所定のアドレス空間が指定されたとき出力信号を発生するアドレスデコーダと、前記バンク用デコーダの選択信号と、前記アドレスデコーダの出力信号とを入力し、いずれかの信号が出力されたとき前記メモリカートリッジのメモリバンクを選択するゲート回路と、
を備え、
　アドレスデコーダ（１６）は、入力アドレスＡ１９，Ａ１８，Ａ１７が「０００」のとき出力信号Ｙ０が「１」となり、アドレスＡ１６が「１」のとき、ＡＮＤゲート（１７）の出力信号が「１」となり、これによりＯＲゲート（１８）の出力信号も「１」となって、ＡＮＤゲート（２２）を介して、辞書ＲＯＭ（１１）のチップイネーブル端子ＣＥに接続されて、辞書ＲＯＭ（１１）が選択され、
　この場合に、ＣＰＵ（１）のアドレス空間上では、Ａ１９，Ａ１８，Ａ１７，Ａ１６が「０００１」となる領域は、メモリバンク領域以外の第２図斜線で示す１００００Ｈ〜１ＦＦＦＦＨのアドレス空間であり、また、メモリバンク２の辞書ＲＯＭ（１１）のうち、アドレスＡ１８，Ａ１７，Ａ１６が「００１」で指定されるメモリ領域は、第２図の斜線で示す９００００Ｈ〜９ＦＦＦＦＨであり、
　即ち、ＲＯＭカード（９）の辞書ＲＯＭ（１１）の９００００Ｈ〜９ＦＦＦＦＨのメモリ領域は、ＣＰＵ（１）が直接アクセス可能なメモリバンク領域以外の所定のアドレス空間１００００Ｈ〜１ＦＦＦＦＨに割り付けられる電子辞書の発明（以下、「刊行物記載の発明」という。）が記載されている。
　
３．対比・判断
（１）対比
　本願発明と刊行物記載の発明とを対比すると、
ア．刊行物記載の発明の辞書ＲＯＭ（７，８，１１，１２）は、ＲＯＭ、即ち、読み出し専用メモリではあるが、複数のメモリバンクである点では、本願発明の「複数のメモリバンク」と一致する。
　
イ．刊行物記載の発明の「ＣＰＵ（１）」は、辞書ＲＯＭ（７，８，１１，１２）のから、データを読み出すよう構成されており、複数のメモリバンクのアドレスを指定してデータの出力を指令するＣＰＵである点では、本願発明の「ＣＰＵモジュール」と一致する。
　
ウ．刊行物記載の発明の「メモリバンク選択回路（１３）」は、辞書ＲＯＭ（７，８，１１，１２）にアクセスし、辞書ＲＯＭからのデータの読出しを制御する回路であって、メモリからのデータの出力を行う制御モジュールである点では、本願発明の「Ｉ／Ｏモジュール」と対応する。
　
エ．刊行物記載の発明の「メモリバンク選択回路（１３）」は、「アドレスバスの所定ビツトを入力し、メモリバンク領域以外の所定のアドレス空間が指定されたとき出力信号を発生するアドレスデコーダと、前記バンク用デコーダの選択信号と、前記アドレスデコーダの出力信号とを入力し、いずれかの信号が出力されたとき前記メモリカートリッジのメモリバンクを選択するゲート回路」を備えており、
　この「アドレスデコーダとゲート回路」は、ＣＰＵ（１）のアドレスＡ１９，Ａ１８，Ａ１７と、アドレスＡ１６が直接入力されて、ＣＰＵ（１）が直接アクセス可能なアドレス空間（第２図の０００００Ｈ〜からＦＦＦＦＦＨのメモリマップを参照）を指定するものであるから、本願発明の「ダイレクトアクセス空間を有するダイレクトアクセス手段」に相当する。
　
オ．刊行物記載の発明のアドレスデコーダとゲート回路は、Ａ１９，Ａ１８，Ａ１７，Ａ１６が「０００１」の場合に、メモリバンク領域以外の第２図斜線で示す「１００００Ｈ〜１ＦＦＦＦＨ」のアドレス空間を指定するものであるが、
　この「１００００Ｈ〜１ＦＦＦＦＨ」のアドレス空間領域は、ＣＰＵ（１）が直接アクセス可能な所定のアドレス空間であり、メモリバンク領域以外ではあるものの、ＣＰＵ（１）が直接アクセス可能なアドレス空間である点では、本願発明の「ダイレクトアクセス空間」と一致する。
　
カ．刊行物記載の発明の「アドレスデコーダ（１６）とゲート回路」によって指定されるメモリバンク２の辞書ＲＯＭ（１１）の９００００Ｈ〜９ＦＦＦＦＨの領域は、辞書ＲＯＭ（７）（８）（１１）（１２）に順にメモリバンク０〜３として、割り付けられた同一アドレス空間（２００００Ｈ〜９ＦＦＦＦＨ）の一部であるから、
　本願発明の「メモリバンクの一部」と一致する。
　
キ．刊行物記載の発明の「アドレスデコーダ（１６）とゲート回路」は、ＣＰＵ（１）のアドレスデータＡ１７，Ａ１８，Ａ１９「０００」とＡ１６「１」を入力して、ＣＰＵ（１）の直接アクセス可能な所定のアドレス空間１００００Ｈ〜１ＦＦＦＦＨを指定することにより、辞書ＲＯＭ（１１）に割り付けられたメモリバンクのアドレス空間（２００００Ｈ〜９ＦＦＦＦＨ）の一部である９００００Ｈ〜９ＦＦＦＦＨの領域に直接アクセスできるものであるから、
　ダイレクトアクセス空間を介してメモリバンクの一部にダイレクトアクセスできる点では、本願発明の「ダイレクトアクセス手段」と一致する。
　
ク．刊行物記載の発明の「ＣＰＵ（１）と、メモリバンク選択回路（１３）と、複数のメモリバンクとを備えた電子辞書」は、ＣＰＵと制御モジュールを備えた情報処理システムである点では、本願発明の「プログラマブルコントローラ」と対応する。　
　
　したがって、両者は、以下の点で一致し、以下の各点で相違する。
　
＜一致点＞
　データの出力を指令するＣＰＵと、データの出力を行なう制御モジュールを備えた情報処理システムにおいて、前記制御モジュールが、ダイレクトアクセス空間を有するダイレクトアクセス手段を備え、前記ダイレクトアクセス手段は、前記ダイレクトアクセス空間を介して複数のメモリバンクの一部にダイレクトアクセスできる情報処理システム。
　
＜相違点＞
（ア）情報処理システムが、
　本願発明では、ＣＰＵモジュールとＩ／Ｏモジュールとを備えたプログラマブルコントローラであるのに対し、
　刊行物記載の発明では、ＣＰＵとメモリバンク選択回路とを備えた電子辞書である点。
　
（イ）ＣＰＵと制御モジュールが、
　本願発明では、データの入出力の指令とデータ入出力を行なうのに対し、
　刊行物記載の発明では、読出し専用メモリＲＯＭからの出力を行う点。
　
（ウ）複数のメモリバンクが、
　本願発明では、Ｉ／Ｏモジュールに備えられているのに対し、
　刊行物記載の発明では、バスによって接続された辞書ＲＯＭ１，２及びコネクタを介したＲＯＭカード内の辞書ＲＯＭ３，４によって構成される点。
　
（２）判断
　上記の各相違点については、
　本願の明細書及び図５には、ＣＰＵモジュール１とＩ／Ｏモジュールを備えたプログラマブルコントローラが従来の技術として記載され、
　また、本願の出願当初の明細書【００１０】欄には、「本発明によるメモリ装置とプログラマブルコントローラの主要部の技術思想は同じである」と記載されているから、
　本願の明細書及び図面の記載を参照すれば、刊行物記載の発明におけるメモリバンク切換回路の構成を、単に、従来の技術であるＣＰＵモジュールとＩ／Ｏモジュールとを備えたプログラマブルコントローラに適用することは、当業者が容易に想到することができたものである。
　
　また、ＣＰＵモジュールとＩ／Ｏモジュールとを備えたプログラマブルコントローラは、この出願の時点では、周知技術（例、特開昭６１−２９４５１１号公報、特開平１−１６９５０５号公報、特開平２−３１１９０３号公報を参照）であり、
　更に、入出力モジュールに複数の入出力データメモリを備えること、入出力データメモリの内にダイレクトアクセス領域を設けることも、周知技術（上記特開平１−１６９５０５号公報、第２頁左下欄第１３行〜１４行「各々の入出力モジュールは・・・入出力メモリを有し」、右下欄第５行〜７行「入出力モジュール１内に展開される入出力データメモリの内、入出力データのダイレクトアクセス領域を示す」を参照）に過ぎないと認められるから、
　
　これらの周知技術を参照すれば、刊行物記載の発明を、ＣＰＵモジュールとＩ／Ｏモジュールとを備えたプログラマブルコントローラに適用し、上記の相違点（ア）〜（ウ）の構成を採用することは、当業者が容易に想到することができたものである。
　
　なお、請求人は、意見書において、刊行物のメモリバンク切換方式では、メモリカートリッジの一部の領域にアクセスするために一度メモリバンク領域外のアドレスにアクセスする必要があり、バンク切換なしでＩ／Ｏの入出力レジスタのアクセスをすることができるという優れた作用効果がある本願発明とは相違する旨の主張を行っているが、
　
　刊行物記載の発明では、一度メモリバンク領域外のアドレスにアクセスして、次に、更に、メモリカートリッジの一部の領域にアクセスするわけではなく、ＣＰＵ（１）により直接アクセス可能なアドレス空間にアクセスすることにより、バンクの切換なしにメモリバンクの一部にアクセス可能な構成が採用されており、「ダイレクトアクセス空間を介して複数のメモリバンクの一部にダイレクトアクセスできる」点では、本願発明と相違しておらず、
　
　また、本願発明の「複数のメモリバンクを備えた装置において、ＣＰＵがメモリバンクの切り換え処理を行うことなく各メモリバンクの一部に対してダイレクトにアクセスすることが可能となり、大容量のデータ処理を行いかつ高速処理の可能なプログラマブルコントローラを提供することができる」という効果は、
　刊行物記載の発明の、メモリをメモリバンクとして配置し切換えるシステムにおいて、「メモリの一部の領域が、ＣＰＵが直接アクセス可能なアドレス空間に割り付けられるので、この一部の領域にプログラムや種々の識別情報を記憶しておけば、バンクレジスタに選択情報を設定することなく、読出すことが可能になる」という効果と比較して、プログラマブルコントローラとメモリ装置との違いはあっても、発明の主要部の効果としては同等のものであると認められる。
　
４．むすび
　以上のとおりであるから、本願発明は、刊行物記載の発明及び周知技術に基いて当業者が容易に発明をすることができたものと認められ、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。