(57)【要約】【課題】ＳＢＳＩ法によりＳＯＩ構造を形成する場合には、シリコンゲルマニウム層２とシリコン層３とをエピタキシャル成長させた後、シリコンゲルマニウム層２を選択的にエッチング除去することでシリコン層３のみを残し、シリコン層３とシリコン基板１との間を熱酸化層で埋めてＳＯＩ構造を形成する。この場合、シリコンゲルマニウム層２が残留しているとシリコン層２に不純物としてゲルマニウムが侵入する場合がある。そこで、ゲルマニウムの混入を抑制するための製造方法を提案する。【解決手段】素子領域部１１の最大幅を、シリコンゲルマニウム層２とシリコン層３とのエッチングの選択比をＲ、シリコン層３の許容エッチング量をＳとした場合に２×Ｓ×Ｒで示される幅以内に抑える。素子領域１１の幅をこの値未満に抑えることで寄生的なシリコン層３のエッチングを許容量に抑え且つシリコンゲルマニウム層２を完全に除去することができる。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基材の能動面側に前記半導体基材よりもエッチングの選択比が大きい第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングの選択比が小さい第２半導体層を前記第１半導体層を覆うよう形成する工程と、
素子領域部周辺の前記第２半導体層及び前記第１半導体層とを部分的に除去開口し前記半導体基材を露出させるように支持体穴を形成する工程と、
前記支持体穴を埋め、且つ前記第２半導体層が覆われるようにして前記半導体基材の能動面側に支持体形成層を形成する工程と、
前記支持体穴の少なくとも一部の領域と前記素子領域部とを含む領域は残すようエッチングすることにより、支持体及びこの支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる開口面を形成する工程と、
前記開口面を介して前記第１半導体層を選択エッチングすることにより、前記素子領域部の前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁層を形成する工程と、
前記半導体基材の能動面側に平坦化絶縁層を形成する工程と、
前記第２半導体層の能動面側を平坦化処理した後、前記第２半導体層を覆う位置に残留する前記支持体形成層若しくは前記平坦化絶縁層由来の層の少なくとも一部を前記素子領域部が露出するよう取り除く工程と、を含み、
前記素子領域部の最大幅は、前記選択エッチングで前記第１の半導体層と同時にエッチングされる前記第２半導体層の許容エッチング量をＳ、前記選択エッチングでの前記第１の半導体層と前記第２の半導体層に対する選択比をＲとして、
２×Ｓ×Ｒで示される幅未満に抑えることで前記選択エッチングを行う場合に、前記第２の半導体層が寄生的に受けるエッチング量を許容エッチング量Ｓ以内に抑えた状態で前記第１半導体層を取り除くことを特徴とする半導体基板の製造方法。
【請求項２】
前記半導体基材がバルクシリコン基板で、前記第１半導体層がシリコンゲルマニウム層で、前記第２半導体層がシリコン層であることを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項３】
請求項２に記載の半導体基板の製造方法を行うことで得られた前記素子領域部を構成要素として用いたトランジスタを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体装置の製造方法に関し、特に、半導体基板にＳＯＩ（Silicon  On  Insulator）構造を形成する技術に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成されたトランジスタは、バルクシリコン基板上に形成される場合と比較して接合容量（ソース・ドレイン領域と基板間の容量）が小さいことから、半導体装置の低消費電力化、高速動作化が可能であること等の大きな利点を有している。
【０００３】
一般に、バルクシリコン基板の全面にＳＯＩ構造を形成したＳＯＩ基板を用意して、このＳＯＩ構造の上にトランジスタ等が形成され、ＳＯＩ構造が不必要な部分においては、このＳＯＩ構造を除去することが行われている。ＳＯＩ基板については、例えば特許文献１に開示されているように張り合わせ技術を用いてＳＯＩ基板を形成する技術や、特許文献２に開示されているように、ＳＩＭＯＸ（Separation by Implanted Oxygen）技術を用いてＳＯＩ基板を形成する技術が用いられている。
【０００４】
また、非特許文献１には、バルクシリコン基板上にＳＯＩ層を部分的に形成することで、ＳＯＩ構造の上にトランジスタを低コストで形成できるＳＢＳＩ（Separation  by  Bonding  Si  Islands）法が開示されている。ＳＢＳＩ法でバルクシリコン基板上にＳＯＩ構造を形成する方法は、まずシリコン基板上にシリコンゲルマニウム（ＳｉＧｅ）層、シリコン（Ｓｉ）層をエピタキシャル成長させ、そこに支持体を形成するための穴（支持体穴）を形成する。その上に支持体となる酸化シリコン層等を成層した後、素子領域形状を得るように素子領域周辺の酸化シリコン層、シリコン層、シリコンゲルマニウム層をドライエッチングする。次に、シリコンゲルマニウム層をフッ硝酸で選択的にエッチングするとシリコン層が支持体に支持されシリコン層の下に空洞部が形成される。そして、この空洞部に酸化シリコン等の絶縁層を埋め込むことでシリコン基板とシリコン層との間にＢＯＸ（Buried  Oxide）層を形成する。その後、基板表面を平坦化処理してシリコン層を表面に露出させることでバルクシリコン基板上にＳＯＩ構造を得ている。
【０００５】
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示された技術を用いて貼り合わせ基板を製造するには、２枚のシリコン基板を貼り合わせた後シリコンウェハの表面を研磨する必要があり、ＳＯＩ基板上に位置する薄層半導体層の厚さを精密に制御することは困難である。また、張り合わせや研磨工程を行う必要があるため、バルクシリコン基板と比べＳＯＩ基板の価格が高くなるという問題がある。
【０００７】
また、特許文献２に開示された技術を用いてＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となるため、イオン注入に起因するダメージがＳＯＩ基板中に残留する可能性がある。また高濃度の酸素をイオン注入する必要があるためスループットが低くなり、バルクシリコン基板と比べ価格が高くなるという問題がある。
【０００８】
一方、非特許文献１に開示された方法では、シリコンとシリコンゲルマニウムとの選択比を利用してシリコンゲルマニウム層のみを選択的に除去するが、デバイス構造及び製造条件によってはシリコンゲルマニウム層が残留し、ゲルマニウムによる汚染が生じるという問題があった。
【０００９】
本発明は上記課題を解決するためになされたものであり、その目的は、ゲルマニウムによる汚染を回避するための半導体基板の製造方法、及び低価格で且つＳＯＩ基板の上層のシリコン層の厚みを精密に制御することで低消費電力化、高速動作化を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
＜構成１＞上記課題を解決するために、本発明の半導体基板の製造方法は、半導体基材の能動面側に前記半導体基材よりもエッチングの選択比が大きい第１半導体層を形成する工程と、前記第１半導体層よりもエッチングの選択比が小さい第２半導体層を前記第１半導体層を覆うよう形成する工程と、素子領域部周辺の前記第２半導体層及び前記第１半導体層とを部分的に除去開口し前記半導体基材を露出させるように支持体穴を形成する工程と、前記支持体穴を埋め、且つ前記第２半導体層が覆われるようにして前記半導体基材の能動面側に支持体形成層を形成する工程と、前記支持体穴の少なくとも一部の領域と前記素子領域部とを含む領域は残すようエッチングすることにより、支持体及びこの支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる開口面を形成する工程と、前記開口面を介して前記第１半導体層を選択エッチングすることにより、前記素子領域部の前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁層を形成する工程と、前記半導体基材の能動面側に平坦化絶縁層を形成する工程と、前記第２半導体層の能動面側を平坦化処理した後、前記第２半導体層を覆う位置に残留する前記支持体形成層若しくは前記平坦化絶縁層由来の層の少なくとも一部を前記素子領域部が露出するよう取り除く工程と、を含み、前記素子領域部の最大幅は、前記選択エッチングで前記第１の半導体層と同時にエッチングされる前記第２半導体層の許容エッチング量をＳ、前記選択エッチングでの前記第１の半導体層と前記第２の半導体層に対する選択比をＲとして、２×Ｓ×Ｒで示される幅未満に抑えることで前記選択エッチングを行う場合に、前記第２の半導体層が寄生的に受けるエッチング量を許容エッチング量Ｓ以内に抑えた状態で前記第１半導体層を取り除くことを特徴とする。
【００１１】
この半導体基板の製造方法によれば、第２半導体層からなる素子領域の幅の最大値が規定される。素子領域の幅を２×Ｓ×Ｒ未満に抑えることで、第１半導体層を全てエッチングにより除去した状態で第２半導体層の寄生エッチング量を許容エッチング量Ｓより少ない量に抑えることができる。第２半導体層が第２半導体層の許容エッチング量Ｓを超えてエッチングされることを防げるため精密な第２半導体層の層厚制御ができる。ここで、第１半導体層のエッチングは幅方向の両側から進行するため、係数２を掛けた量だけ素子領域の幅を取ることができる。
【００１２】
＜構成２＞また、上記した本発明の半導体基板の製造方法は前記半導体基材がバルクシリコン基板で、前記第１半導体層がシリコンゲルマニウム層で、前記第２半導体層がシリコン層であることを特徴とする。
【００１３】
この半導体基板の製造方法によれば、バルクシリコン基板やシリコン層はシリコンゲルマニウム層よりエッチングの選択比が小さく、バルクシリコンやシリコン層を残してシリコンゲルマニウム層を選択的にエッチングして除去することが可能であり、バルクシリコンとシリコン層との間に空洞部を容易に形成することができる。
【００１４】
＜構成３＞また、上記した本発明の半導体装置は構成２に記載の半導体基板の製造方法を行うことで得られた前記素子領域部を構成要素として用いたトランジスタを有することを特徴とする。
【００１５】
この構成によれば、この半導体装置はゲルマニウムによる汚染が抑制された状態にある素子領域部からなるトランジスタを有している。トランジスタのゲート酸化膜を形成する場合にゲルマニウムが存在すると、ゲート酸化膜から押し出されるようにゲート酸化膜と第２半導体層としてのシリコン層との界面にゲルマニウムが集まるため、ゲート酸化膜のリーク電流や、Ｑｂｄの劣化、移動度の低下を起こす懸念がある。本構成ではゲルマニウムによる汚染が抑制されているため、上記した問題の発生が抑制された半導体装置としてのトランジスタを素子領域部に有することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を具体化した実施形態について図面に従って説明する。
【００１７】
（第１の実施形態）
図１から図１０は本発明の第１実施形態に係る半導体基板の製造方法を示す模式図である。詳しくは、図１から図１０の各図（ａ）は模式平面図であり、各図（ｂ）は同図の（ａ）におけるＡ−Ａ´断線に沿う模式断面図である。
【００１８】
まず図１に示すように、バルクシリコンウェハであるシリコン基板１に第１半導体層としてのシリコンゲルマニウム（ＳｉＧｅ）層２を形成し、その上に第２半導体層としてのシリコン（Ｓｉ）層３を形成する。シリコンゲルマニウム層２及びシリコン層３はそれぞれエピタキシャル成長によって形成する。なお、シリコンゲルマニウム層２を形成する前に、バッファとしてのシリコン層を形成しても良い。
【００１９】
次に図２に示すように、支持体穴５（後述する）となる部分を開口し、それ以外を覆うようフォトレジスト膜４をパターニングする。
【００２０】
次に図３に示すように、パターニングしたフォトレジスト膜４をマスクとして、シリコン層３とシリコンゲルマニウム層２とを順次エッチングしてシリコン基板１の表面を露出させ支持体穴５を形成する。支持体穴５を形成後、フォトレジスト膜４は除去する。
【００２１】
次に図４に示すように、ＣＶＤ法等の方法によりシリコン基板１の上方全体に支持体穴５を埋め込み、且つシリコン層３を覆うように、酸化シリコン等からなる支持体形成層６を形成する。
【００２２】
次に図５に示すように、パターニングしたフォトレジスト膜７をマスクとして、支持体形成層６のエッチングを行い、支持体形成層６からなる支持体８を形成する。ここで支持体８を形成する際に、支持体８に支えられるようにシリコン（Ｓｉ）層３からなるＳＯＩ構造の素子領域部１１（後述する）が得られるようにフォトレジスト膜７のパターンを形成しておく。
【００２３】
続けて図６に示すように、フォトレジスト膜７をマスクとしてシリコン層３とシリコンゲルマニウム層２をエッチングし、シリコン基板１を露出させ、同時に素子領域側面１５を露出させる。シリコン層３とシリコンゲルマニウム層２のエッチング終了後、フォトレジスト膜７は除去する。
【００２４】
次に図７に示すように、フッ硝酸等シリコン層３とシリコンゲルマニウム層２とでエッチング速度差が大きいエッチング液を用いてシリコンゲルマニウム層２を素子領域側面１５側から選択的にエッチングし、支持体８により支えられてシリコン層３からなる素子領域部１１が機械的に浮いている状態にする。
【００２５】
ここで、素子領域部１１の幅について説明する。素子領域部１１の寸法は、フォトレジスト膜７の幅で規定される。フォトレジスト膜７の幅をＷ１、素子領域部１１のエッチング速度をＶ１、シリコンゲルマニウム層２のエッチング速度をＶ２、エッチング時間をｔ、素子領域部１１のエッチングによる許容エッチング量をＳとする。時間ｔでのシリコンゲルマニウム層２のエッチング量Ｔ１は、以下に示す値となる。
【００２６】
Ｔ１＝ｔ×Ｖ２
【００２７】
そして、図７の矢印の方向からエッチングが進んでいくものとすると、シリコンゲルマニウム層２を取り去るには片側分としてＷ１／２までエッチングを行う必要があるため、フォトレジスト膜７の幅Ｗ１は以下の関係を満たすことが必要となる。
【００２８】
Ｗ１／２＜ｔ×Ｖ２
【００２９】
一方、エッチングを行うことで、シリコン層３も寄生的にエッチングされる。素子領域部１１の許容エッチング量はＳで規定されているため、シリコン層３の寄生エッチング量を許容エッチング量Ｓよりも小さく抑えるためには以下の関係を満たすことが必要となる。
【００３０】
Ｓ＞ｔ×Ｖ１
【００３１】
ここで、Ｖ１とＶ２のエッチング速度の比を選択比と定義してＲで表す。シリコン層３の寄生エッチング量を許容エッチング量Ｓ以内に抑えた状態で且つシリコンゲルマニウム層２を取り去ることを可能とする素子領域の幅Ｗ２は以下の関係を満たすことが必要となる。
【００３２】
Ｗ２＜２×Ｓ×Ｒ
【００３３】
素子領域の幅Ｗ２を上記した関係が成立するよう選ぶことで、シリコンゲルマニウム層２を取り除くことができ、ゲルマニウムの残留による汚染を抑制することが可能となる。
【００３４】
典型的な値として素子領域部１１の許容エッチング量Ｓを５ｎｍ、選択比を２００とした場合、素子領域の幅Ｗ２は２μｍとなる。この条件でＳＢＳＩを形成する場合には、素子領域の幅Ｗ２を２μｍ未満に抑えることでゲルマニウムの残留を防ぐことができる。
【００３５】
次に図８に示すように、シリコン基板１を熱酸化し、素子領域部１１とシリコン基板１との間を酸化シリコンからなる埋め込み絶縁層（ＢＯＸ層）９を形成する。なお埋め込み絶縁層の形成方法としてはシリコン基板１の熱酸化による方法に限らず、例えばＣＶＤ法を用いて埋め込み絶縁層９を形成することも可能である。
【００３６】
次に図９に示すように、ＣＶＤ等の方法によりシリコン基板１の上方全面に素子間分離用の酸化シリコン等からなる絶縁層１０を形成する。
【００３７】
次に、図１０に示すように、ＣＭＰ（化学的機械的研磨）等によりシリコン基板１の上方全面を平坦化処理する。続けて緩衝弗酸等を用いて絶縁層１０の一部をエッチングすることで素子領域部１１が露出され、絶縁層１０及び埋め込み絶縁層９等で素子分離された構造（ＳＯＩ構造）をシリコン基板１に形成して半導体基板３０が完成する。
【００３８】
以上のように、この半導体基板３０の製造方法によれば、ゲルマニウムが残らない条件でＳＢＳＩ構造を形成することができる。素子領域部１１にゲルマニウムが混入すると、素子領域部１１上にトランジスタのゲート絶縁膜を形成する場合に、素子領域部１１とゲート絶縁膜とシリコンとの界面にゲート絶縁膜に押し出されるようにしてゲート絶縁膜界面にゲルマニウムが集まる。そのためゲート絶縁膜のリーク電流の増加や、Ｑｂｄの劣化、移動度の低下等の問題を引き起こす場合があるが、上記した半導体基板３０の製造方法を用いることで、ゲルマニウム汚染に起因する問題の発生を抑制しうる素子領域部１１の製造方法を提供することができる。
【００３９】
（第２の実施形態）
次に、本発明の第２の実施形態として半導体装置について説明する。
【００４０】
図１０に示されるＳＯＩ構造を用いて図１１に示すように半導体装置としてのトランジスタ１２が形成されている。以下、製造工程について簡単に説明する。
【００４１】
まず、素子領域部１１の表面の熱酸化を行い素子領域部１１の表面にゲート絶縁膜２０を形成する。次にＣＶＤ等の方法によりゲート絶縁膜２０が形成された素子領域部１１上に多結晶シリコン層を形成する。その後、フォトリソグラフィー技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜２０の上にゲート電極２１を形成する。
【００４２】
次に、ゲート電極２１をマスクとして、Ａｓ、Ｐ、Ｂ等の不純物を素子領域部１１内にイオン注入することにより、ゲート電極２１の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ及び２３ｂを素子領域部１１に形成する。そして、ＣＶＤ等の方法により、ＬＤＤ層２３ａ，２３ｂが形成された素子領域部１１上に絶縁層を形成し、ＲＩＥ等のドライエッチングを用いて絶縁層をエッチバックすることによりゲート電極２１の側壁にサイドウォール２４ａ及び２４ｂをそれぞれ形成する。そしてゲート電極２１及びサイドウォール２４ａ及び２４ｂをマスクとして、Ａｓ、Ｐ、Ｂ等の不純物を素子領域部１１内にイオン注入することにより、サイドウォール２４ａ及び２４ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２５ａ及び２５ｂを素子領域部１１に形成する。そしてコンタクト２６ａ、２６ｂ、２７を配置することでＳＯＩ構造の半導体基板３０上に半導体装置としてのトランジスタ１２が完成する。
【００４３】
以上の工程により半導体基板３０上に得られた半導体装置としてのトランジスタ１２は、第１の実施形態で述べたように素子領域部１１へのゲルマニウムの混入が防がれているためトランジスタ１２の性能の劣化を抑えることができる。そのためゲート電流値の異常、Ｑｂｄの劣化、移動度の低下等の現象の発生が抑えられた品質の高いトランジスタ１２を提供できる。
【００４４】
なお、本発明の実施形態では、半導体基材の材質としてシリコンを用いて説明したが、他の材質としてＧｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ等を用いることができる。
【００４５】
また、本発明の実施形態では、第１半導体層の材質としてシリコンゲルマニウム、第２半導体層の材質としてシリコンを例にとり説明したが、第１半導体層よりもエッチングの選択比の小さい第２半導体層を組み合わせても良い。例えば、第１半導体層と第２半導体層の材質として、Ｇｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ等の中から選択した組合せを用いることができる。
【図面の簡単な説明】
【００４６】
【図１】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図２】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図３】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図４】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図５】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図６】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図７】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図８】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図９】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図１０】（ａ）は第１の実施形態に係る半導体基板の製造方法を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【図１１】（ａ）は第２の実施形態に係る半導体装置を説明する平面図、（ｂ）はＡ−Ａ’線位置での模式断面図。
【符号の説明】
【００４７】
１…半導体基材としてのシリコン基板、２…第１半導体層としてのシリコンゲルマニウム層、３…第２半導体層としてのシリコン層、４…フォトレジスト膜、５…支持体穴、６…支持体形成層、７…フォトレジスト膜、８…支持体、９…埋め込み絶縁層としての絶縁層、１０…平坦化絶縁層としての絶縁層、１１…素子領域部、１２…トランジスタ、１５…開口面としての素子領域側面、２０…ゲート絶縁膜、２１…ゲート電極、２３ａ…ＬＤＤ層、２３ｂ…ＬＤＤ層、２４ａ…サイドウォール、２４ｂ…サイドウォール、２５ａ…ソース／ドレイン層、２５ｂ…ソース／ドレイン層、２６ａ…コンタクト、２６ｂ…コンタクト、２７…コンタクト、３０…半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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