【事件の表示】
　特願２０１０−１５６７４１「連続する電荷蓄積誘電体スタックを有する不揮発性メモリアレイ」拒絶査定不服審判事件〔平成２３年１１月　４日出願公開、特開２０１１−２２２９３２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成２２年７月９日（パリ条約による優先権主張２０１０年４月７日、台湾）の出願であって、平成２４年１０月９日付けの拒絶理由通知に対して、同年１２月２１日に意見書及び手続補正書が提出されたが、平成２５年７月４日付けで拒絶査定がなされ、これに対して、同年１１月７日に拒絶査定を不服とする審判請求がなされるとともに手続補正書が提出されたものである。
　
　
第２．補正却下の決定
［補正却下の決定の結論］
　平成２５年１１月７日に提出された手続補正書によりなされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１．本件補正の内容
　本件補正は、特許請求の範囲を補正するものであり、補正の内容は以下のとおりである。
　
〈補正事項１〉
　本件補正前の請求項１の「接合は１００ｎｍより浅い接合深さを有し」との記載を、本件補正後の請求項１にあっては「接合はチャネル長さより小さく且つ１００ｎｍより浅い接合深さを有し」と補正する。
　
〈補正事項２〉
　本件補正前の請求項８の「前記接合は１００ｎｍより浅い接合深さを有し」との記載を、本件補正後の請求項８にあっては「前記接合はチャネル長さより小さく且つ１００ｎｍより浅い接合深さを有し」と補正する。
　
〈補正事項３〉
　本件補正前の請求項１７の「該基板を覆う誘電体スタック層手段と」との記載を、本件補正後の請求項１７にあっては「該基板を覆う誘電体スタック層と」と補正する。
　
〈補正事項４〉
　本件補正前の請求項１７の「接合は１００ｎｍより浅い接合深さを有し」との記載を、本件補正後の請求項１７にあっては「接合はチャネル長さより小さく且つ１００ｎｍより浅い接合深さを有し」と補正する。
　
２．新規事項の追加の有無
（１）補正事項１、２及び４について
　補正事項１、２及び４の補正は、本願の願書に最初に添付した明細書の段落【００３３】における、「通常、浅い接合の深さはチャネル長さより小さい。」という記載に基づくと認められる。
　したがって、補正事項１、２及び４の補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、本願の願書に最初に添付した明細書、特許請求の範囲又は図面の記載の範囲内でなされたものである。
　よって、補正事項１、２及び４の補正は特許法第１７条の２第３項の規定に適合する。
　
（２）補正事項３について
　補正事項３の補正が、本願の願書に最初に添付した明細書、特許請求の範囲又は図面の記載の範囲内でなされたことは明らかである。
　よって、補正事項３の補正は特許法第１７条の２第３項の規定に適合する。
　
３．本件補正の目的
（１）補正事項１、２及び４について
　補正事項１、２及び４の補正は、「接合はチャネル長さより小さ」いとの事項を追加することで、請求項１、８ないし１７に係る発明における「接合」を限定したものである。
　したがって、補正事項１、２及び４の補正は、特許法第１７条の２第５項第２号に掲げる「特許請求の範囲の減縮」を目的とするものに該当する。
　
（２）補正事項３について
　補正事項３の補正は、補正前の記載「誘電体スタック層手段」について「手段」の記載を削除して、本願の願書に最初に添付した明細書の記載に整合させたものである。
　したがって、補正事項３の補正は、特許法第１７条の２第５項第３号に掲げる「誤記の訂正」を目的とするものに該当する。
　
４．独立特許要件
　以上のとおり、本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含んでいる。
　そこで、次に、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものかどうかを、その請求項１に係る発明について検討する。
　
（１）補正発明
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は、平成２５年１１月７日に提出された手続補正書において補正された特許請求の範囲の請求項１に記載される次のとおりである。
　
「不揮発性メモリセルのアレイを含む集積回路を備える装置であって、
　該集積回路は
　基板と、
　該不揮発性メモリセルアレイをアクセスする複数のワード線と、
　該不揮発性メモリセルアレイをアクセスする複数のビット線と、
　該基板を覆う誘電体スタック層と、
　該誘電体スタック層下の該基板内のイオン注入領域と
を備え、
　該不揮発性メモリセルアレイは不揮発性データを、該複数のワード線と該複数のビット線とを介してアクセスされる、該誘電体スタック層の複数の箇所に記憶し、該誘電体スタック層は該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って連続し、
　該イオン注入領域は該誘電体スタック層の該複数の箇所の間に配置されており、
　接合はチャネル長さより小さく且つ１００ｎｍより浅い接合深さを有し、該接合深さにおいて該接合はバックグラウンド濃度に等しい濃度を有する、
　装置。」
　
（２）引用例の記載と引用発明
（２−１）引用例の記載
　原査定の根拠となった拒絶理由通知において引用され、本願の優先権主張の日前に日本国内で頒布された刊行物である、特表２００８−５３８８６７号公報（以下「引用例」という。）には、「ＮＡＮＤフラッシュメモリにおけるアレイソース線」（発明の名称）に関して、図１〜図７Ｊとともに、次の記載がある（下線は、参考のため、当審において付したものである。以下、同様である。）。
　
ａ．「【０００１】
　技術分野
　この発明は、概して半導体デバイスの加工に関し、より詳細には、ＮＡＮＤフラッシュメモリにワード線、選択ゲートおよびアレイソース線を同時に製造するための改良された方法ならびにシステムに関する。」
　
ｂ．「【００１５】
　この発明は、ＮＡＮＤフラッシュメモリおよび他のメモリデバイスのウェハに改良されたアレイソース線構造（ＡＲＶＳＳ）を製造するための方法を提供し、アレイソース線構造は共通のソース相互接続部をメモリアレイに与えるために使用される。この発明の方法は、たとえばＮＡＮＤ型メモリアーキテクチャに有用であり得るように、メモリデバイスのコア領域にＡＲＶＳＳ構造、ワード線および選択ゲートトランジスタ構造を同時に製造することを提供する。
　……（中略）……
【００２３】
　したがって、この発明は従来の方法の加工ステップよりも少ない加工ステップを必要とする、尺度決めされたメモリデバイスの製造を容易にする。有益なことに、この発明の製造方法は、必要な深さまで除去することが従来から特に困難であったＳＴＩのエッチングを回避する。さらに、この発明の製造方法は、従来のソース線トレンチ開口での不十分なケイ素化に由来するソース線接続の失敗に起因するデバイスの故障を軽減する。加えて、この発明の製造方法は、ウェハのメモリセルゲート、ビット線、ワード線、選択ゲートおよびソース線構造接触部の形成とともにＯＮＯスタックの上のポリ層上に同時に形成された平坦な導電性シリサイド層を有利に提供する。したがって、より単純な製造プロセスが実現される。」
　
ｃ．「【発明を実施するための最良の形態】
　……（中略）……
【００２６】
　最初に図１を参照して、例示的な図は、この発明の１つ以上の局面に従って製造され得るようなＮＡＮＤアレイ１０２を備えるＮＡＮＤフラッシュメモリデバイス１００の例示的なコア領域または部分を示す。例示的な
ＮＡＮＤアレイ１０２は１つ以上のセル１０４を含み
各ビット線１１０の列のドレイン端部は
ビット線接触部１２０に結合される
関連付けられるビット線１１０内の個々のセル１０４は、たとえば断面Ｄ−Ｄ′において、各メモリセル１０４のゲートに接続されたワード線（たとえばＷＬ
０
からＷＬ
Ｎ
）１３０の行を介して選択される
ＮＡＮＤアレイビット線ＢＬ１１０
ドレイン選択ゲート１２４とソース選択ゲート（トランジスタ）１１６との間に３２個のマルチビットセル１０４の一連のストリングを備え得る
【００２７】
　たとえばシリサイド層を備える導電性アレイ共通ソース線ＡＲＶＳＳ１１２は、Ｍ２金属層上のグローバルＶＳＳ相互接続部を介して共通の接地（図示せず）に接続するためのＡＲＶＳＳ接触部１３２を有する。さらに、金属ＶＳＳ線１３４はＡＲＶＳＳ接触部１３２を介してアレイソース線ＡＲＶＳＳ１１２に接続する。ＡＲＶＳＳ１１２はたとえば１２８個のビット線共通ソースセグメント相互接続部を供給する。ビット線ＢＬ１１０の列の間には、ビット線活性エリア１０６、およびＮＡＮＤアレイ１０２のメモリセル１０４の列に関連付けられるビット線１１０を隔離および分離するために、断面Ｂ−Ｂ′においてシャロートレンチアイソレーション（ＳＴＩ）１３６（たとえば酸化物誘電体材料）の列領域がある。」
　
ｄ．「【００３０】
　図２Ａは、従来の方法に従って半導体ウェハに形成された図１の
フラッシュメモリデバイス１００のＮＡＮＤアレイ１０２
【００３１】
　データがワード線１３０から読取られるとき、選択ドレインゲートトランジスタ１２４および選択ソースゲートトランジスタ１１６が選択される。電流は、金属ビット線１１０からドレイン接触部および選択ドレインゲート１２４を通ってメモリセルアレイに流れる。選択ソースゲート１１６を通過した後、電流は最終的にＡＲＶＳＳ１１２に流れる。ＡＲＶＳＳ１１２は、メモリの選択されたブロックにおけるすべてのビット線からの電流を蓄積する。ワード線１３０に沿ったセルのプログラミングの間、選択ソースゲート１１６はオフになるのに対して、選択ドレインゲート１２４はオンになる。ＡＲＶＳＳ１１２は通常このときに接地されるが、選択ソースゲート１１６にバックバイアスを与えて確実に電流を遮断するために選択ソースゲート１１６の拡散部２０６にバイアスを供給するようにＡＲＶＳＳが使用される別の場合または方法が存在する。消去中は、ＡＲＶＳＳは浮遊状態のままである。このように、従来の操作スキームは、この発明に従って形成された構造に関連して使用され得る。
【００３２】
　図２Ａおよび図２ＢのＮＡＮＤアレイ１０２は、ソースおよびドレイン活性領域１０６が典型的にはｎ型不純物の第１の注入物２０６（たとえばリン、ｎ−ドーパント）でドープされ、ビット線接触領域１３８およびアレイ共通ソース線ＡＲＶＳＳ１１２が典型的には側壁スペーサ２０９を使用してｎ型不純物のさらなる第２の注入物２０８（たとえばリン、ｎ＋ドーパント）でドープされ得るＰ型基板２０４を備える。
ＮＡＮＤアレイ１０２はさらに、たとえば上部ＳｉＯ
２
層と下部ＳｉＯ
２
層との間に位置するシリコン窒化物層を備える、典型的なＯＮＯ層またはスタック２１０などの電荷トラップ層を備える
ポリシリコンゲート２１２（たとえば３２本のワード線１３０）
ｎ型不純物でドープされ得る
【００３３】
　図２Ｂの断面Ｄ−Ｄ′２５０に示すように、シャロートレンチアイソレーション（ＳＴＩ）領域１３６はＮＡＮＤアレイ１０２のビット線１１０および活性領域１０６を分離ならびに隔離する。」
　
ｅ．「【００３８】
　この発明に従って、ＮＡＮＤフラッシュメモリデバイスにアレイソース線を形成する方法を提示する。図４Ａおよび図４Ｂは構造の例示的な実現例を示し、図５Ａおよび図５Ｂはこの発明に従ってそれらの構造を形成する２つの例示的な方法５００および５５０をそれぞれに示す。図４Ａおよび図４Ｂの多くの要素は先行技術の図２Ａおよび図３Ａ〜図３Ｃの文脈で以前に記載したものと同様であるが、図１および図２Ｂを使用することは先行技術およびこの発明の特定の局面の両方の共通の要素を示すのに役立ち得る。
【００３９】
　たとえば、図４Ａおよび図４Ｂは、この発明の１つ以上の局面に従って半導体ウェハに形成され得るような図１のＮＡＮＤフラッシュメモリデバイス１００のアレイ１０２などの、ビット線に沿った例示的なアレイの断面Ａ−Ａ′４００およびアレイソース線に沿った例示的なアレイの断面Ｃ−Ｃ′４３０をそれぞれに示す。
【００４０】
　図４Ａはたとえば、この発明の形成方法ではアレイソース線ＡＲＶＳＳ１１２が基板４０４の上の選択ソースゲートＳＳＧ１１６、選択ドレインゲートＳＤＧ１２４およびワード線１３０と同時に形成され得ることを示し、アレイ１０２は第１のビット線（bitline）（ＢＬ）接触領域４０５と、ＡＲＶＳＳ領域４０６と、第２のＢＬ接触領域４０８とに分割され得る。
【００４１】
　図４Ｂの断面図４３０はさらに、下にある基板４０４までＳＴＩ４０９がエッチングされる必要はないが、代わりにアレイソース線１１２が、ゲートポリ層４１１内に形成されたシリサイド層４１０を備えてＳＴＩ４０９および基板４０４の上に全面的に形成されることを示す。したがって、従来の加工方法と比較して、この発明のアレイソース線１１２は、アレイ１０２のＳＴＩ４０９および基板４０４の上にあるゲートポリ層４１１内に形成されたシリサイド層４１０を備える、より導電性のある平坦な構造をＡＲＶＳＳ領域４０６に形成する結果、隣接するビット線１１０のセグメント間に連続性がある可能性がより高い。
【００４２】
　図４Ａおよび図４ＢのＮＡＮＤアレイ１０２は、たとえば関連付けられるメモリセル１０４の複数のワード線１３０（たとえば３２本のワード線）を備え得る。断面Ａ−Ａ′４００のビット線１１０に沿ったメモリセル１０４のワード線１３０は、選択ソースゲート（ＳＳＧ）トランジスタ１１６によって選択されると、アレイソース線構造１１２を介してＶＳＳ共通接地を供給される。断面Ａ−Ａ′４００のビット線１１０の他端では、メモリセル１０４のワード線１３０は、ビット線接触領域１３８、ビット線接触部１２０およびＭ１ビット線１１０を介して選択ドレインゲート（ＳＤＧ）トランジスタ１２４によってアクセスされる。
【００４３】
　図４Ａおよび図４ＢのＮＡＮＤアレイ１０２は、ソースおよびドレイン活性領域１０６が典型的にはｎ型不純物の第１の注入物４１２（たとえばリン、ｎ−ドーパント）でドープされ、ビット線接触領域１３８およびアレイ共通ソース線ＡＲＶＳＳ１１２が典型的には側壁スペーサ４１８を使用してｎ型不純物のさらなる第２の注入物４１６（たとえばリン、ｎ＋ドーパント）でドープされ得るＰ型基板４０４を備え得る。ＮＡＮＤアレイ１０２はさらに、たとえば上部ＳｉＯ２層と下部ＳｉＯ２層との間に位置するシリコン窒化物層を備える、典型的なＯＮＯ層またはスタック４２０などの電荷トラップ層を備える。
【００４４】
　図４Ａ〜図４Ｂのアレイソース線の加工では、ＯＮＯスタック４２０の上にあるポリシリコンゲートまたはワード線構造（たとえば１１６、１２４、１３０）はさらに、ＯＮＯスタック４２０の上に形成された高誘電体材料層４２２（たとえばＡｌ２Ｏ３アルミナ、酸化ハフニウム）と、ｎ型不純物でドープされ得るポリシリコン層４１１と、ポリシリコン層４１１に形成された導電性ＣｏＳｉまたはシリサイド層４１０とから成っていてもよい。導電性シリサイド層４１０は、ワード線のためのメモリセルゲートの間でおよびＡＲＶＳＳ領域４０６のアレイソース線１１２に沿って電気的に相互接続するために使用される。導電性シリサイド層４１０は、たとえば下にある注入された領域４１２または４１６と図１、図３Ｃおよび図４ＢのＶＳＳ接触部１３２との間によりよい電気的接続を与えるためにも使用される。ポリシリコン層４１１は、ＯＮＯＡスタックの開口４２６を通って、ｎがドープされたＡＲＶＳＳ領域４１６まで延在し、ｎがドープされたＡＲＶＳＳ領域４１６は、選択ソースゲートＳＳＧトランジスタ１１６の、ｎがドープされた活性領域４１２にアレイソース線１１２を一体化させることになる。」
　
ｆ．「【００５３】
　図６Ａ〜図６Ｊは、図５Ａの方法５００に従って、図１、図４Ａおよび図４Ｂの１０２のアレイと同様のＮＡＮＤフラッシュメモリアレイ６０２のコア領域におけるポリシリコン層（たとえば４１１）内に例示的なアレイソース線構造１１２を製造する、ビット線１１０に沿った図１のＡ−Ａ′における断面図を示す。図６Ａ〜図６Ｊの方法は、第１のＢＬ接触領域６０５、ＡＲＶＳＳ領域６０６および第２のＢＬ接触領域６０８におけるアレイ６０２の基板６０４内での例示的な形成を示す。
【００５４】
　図６Ａはたとえば、標準的なプロセスを使用して、半導体アレイ６０２における基板６０４およびＳＴＩ（たとえば図１および図２Ｂの１３６または図４Ｂの４０９）の上に
多層ＯＮＯスタック６２０
電荷トラップ
【００５５】
　図６Ａでは、例示的な多層ＯＮＯスタック６２０の第１の酸化物層６１０および窒化物層６１１は最初に、図５Ａの方法のステップ５１０に従って、アレイ６０２の基板６０４およびＳＴＩ（たとえば図１および図２Ｂの１３６または図４Ｂの４０９）の上に形成される。
多層ＯＮＯスタック６２０の層はたとえば、基板６０４およびＳＴＩ１３６の上に形成されたＳｉＯ
２
などの第１の酸化物層６１０と、第１の酸化物６１０の上に形成された窒化物層６１１と、窒化物層６１１の上に形成された第２の酸化物層６１２とから成っていてもよい
【００５６】
　図６Ｂでは、次いで、たとえばＶＳＳ注入マスクおよびＶＳＳ注入プロセス６１６を使用して、Ａｓ、Ｐまたは別のｎ型イオン種などのドーパントを方法ステップ５１２と同様に注入し、ＡＲＶＳＳ領域６０６における第１の酸化物層６１０および窒化物層６１１を通して基板６０４に注入し、図６Ｂのアレイ６０２の基板６０４にＮ＋注入物領域６１８を形成する。その後の熱サイクリングのために、注入物領域６１８ａは、ソース選択ゲートトランジスタ１１６のソース／ドレイン活性領域１０６（ＭＤＤ）にアレイソース線ＡＲＶＳＳ１１２を後に一体化させることになる注入物領域６１８を形成するのに十分に拡散することが可能である。
【００５７】
　図６Ｃでは、
上部酸化物層（たとえばＳｉＯ
２
）６１２および上にある高誘電体（たとえばＡｌ
２
Ｏ
３
アルミナ）層６２２が次いで、図５Ａの方法の方法ステップ５１４と同様に別の酸化および／または堆積プロセス６２４によって形成される
【００５８】
　図６Ｄでは、図５Ａのステップ５１６に関連して記載したように、たとえば局部相互接続マスクを使用して、開口６２６がＡＲＶＳＳ領域６０６における基板６０４に至るまでＯＮＯＡスタック（たとえば６２０および６２２）にエッチングされる６２７。
【００５９】
　図６Ｅでは、図５Ａのステップ５１８に記載したように、たとえばＨＦリンス剤を使用してアレイ６０２のウェハの表面を洗浄し、ポリシリコン６２８の層が堆積プロセス６３０によって施される。ポリシリコン層６２８は概して基板６０４に至るまで開口６２６を充填して、ＳＳＧトランジスタ（たとえば１１６）活性（ソース／ドレイン）領域（たとえば１０６）にアレイソース線ＡＲＶＳＳ（たとえば１１２）を一体化させる手段を後に与える。洗浄中に、自然酸化物（図示せず）を表面から除去する必要があり、ゲート酸化物（図示せず）が露出されているので、酸化物の厚さを制御するために周辺のゲート酸化物の喪失を考慮に入れるべきである。ポリシリコン層の堆積は、化学気相成長（chemical vapor deposition）（ＣＶＤ）プロセスまたは公知の他のこのようなプロセス、その後に続くパターニングを使用して達成され得る。図６Ｆでは、ステップ５２０に関連して記載したように、エッチングプロセス６３２においてポリシリコン層６２８の選択的な部分を次いで除去して、たとえばＡＲＶＳＳ領域６０６にＡＲＶＳＳ構造６３４を形成または規定し、第１のＢＬ接触領域６０５および第２のＢＬ接触領域６０８にビット線接触開口６３６（図示しない開口）を形成または規定する。
【００６０】
　図６Ｇでは、ステップ５２２に記載したように、アルミナ層６２２の選択的な部分も次いで
エッチングプロセス６３８によってＯＮＯスタック６２０に至るまで除去して、ゲート構造
１３０
規定する
ｎ注入物６４０が形成され、そこではドーパント（たとえばＭＤＤｎ型）が注入プロセス６４２によってＯＮＯスタック６２０を通してソース／ドレイン活性領域１０６
に注入される
【００６１】
　図６Ｈでは、ステップ５２４に関連して記載したように、側壁スペーサ６４６が絶縁堆積プロセス６４８によって形成されて、後続のアレイの注入を誘導する。
【００６２】
　図６Ｉでは、５２６に記載したように、アレイＮ＋注入物（ＡＮＩ）６５０が、アレイＮ＋注入（ＡＮＩ）プロセス６５２によって、ＢＬ接触領域（たとえば６０５、６０８）における露出したＢＬ開口６３６を通して与えられる。
【００６３】
　最後に、図６Ｊでは、ステップ５２８に関連して記載したように、ＣｏＳｉ層６５４がケイ素化プロセス６５６によって形成されて、ポリシリコン６２８に比較的平坦な、したがってより短く、より導電性のあるアレイソース線ＡＲＶＳＳ６３４を与え、隣接するビット線１１０の隣接するＡＲＶＳＳ領域６０６を事実上接合する。対照的に、従来の方法では、これらの隣接するビット線ＡＲＶＳＳ領域６０６は、非常に起伏のある、したがってより長い経路を有する局部相互接続部ＬＩ１４０によって接合されるであろう。この局部相互接続部ＬＩ１４０は、深いＳＴＩエッチングを必要とする可能性があり、高い割合の断絶不良を生じやすい可能性がある。なぜなら、ＣｏＳｉが時として、深いＳＴＩトレンチの側壁上には形成し得ないためである。
【００６４】
　このように、この発明の方法に従って、選択ゲートおよびワード線と同時に形成されたポリシリコン層に局部相互接続部が形成され、そのポリシリコン層を使用して局部相互接続部が形成される。有利に、ＯＮＯ層（たとえば６２０、４２０）、ＳＴＩ（たとえば４０９）および基板（たとえば６０４、４０４）の上に全面的に形成された、改良された相互接続部の方法が可能になり、それによって深いＳＴＩエッチングおよび充填のプロセスステップを無くす。」
　
ｇ．「この発明の１つ以上の局面に従って半導体ウェハに形成されたＮＡＮＤフラッシュメモリデバイスを示す、ワード線に沿った図１のＤ−Ｄ′などの断面の部分側面図」（【図面の簡単な説明】）である図２Ｂには、ＳＴＩ領域１３６が形成された基板２０４の全面がＯＮＯスタック２１０で覆われていること、及び、「この発明の１つ以上の局面に従って半導体ウェハに形成されたＮＡＮＤフラッシュメモリデバイスのさらなる詳細を示す、ビット線に沿った図１のＡ−Ａ′などの断面の部分側面図」（【図面の簡単な説明】）である図４Ａにも、基板４０４の全面がＯＮＯスタック２１０で覆われていること、が図示されている。
　
（２−２）引用発明
　第２．４．（２）（２−１）ｆ．で摘記した「【００５５】……多層ＯＮＯスタック６２０の層はたとえば、基板６０４およびＳＴＩ１３６の上に形成されたＳｉＯ２などの第１の酸化物層６１０と、第１の酸化物６１０の上に形成された窒化物層６１１と、窒化物層６１１の上に形成された第２の酸化物層６１２とから成っていてもよい。」という記載、及び、同ｇ．の図示態様から、「多層ＯＮＯスタック６２０の層」は「基板６０４」を覆うように形成されているものと認められる。
　そして、同ｄ．で摘記した「【００３０】……フラッシュメモリデバイス１００のＮＡＮＤアレイ１０２」という記載から、引用例には、「ＮＡＮＤアレイ１０２」を有する「フラッシュメモリデバイス１００」について記載されている。そうすると、同ｄ．で摘記した、「【００２６】……ＮＡＮＤアレイ１０２は１つ以上のセル１０４を含み」及び「【００３２】……ＮＡＮＤアレイ１０２はさらに、たとえば上部ＳｉＯ２層と下部ＳｉＯ２層との間に位置するシリコン窒化物層を備える、典型的なＯＮＯ層またはスタック２１０などの電荷トラップ層を備える。」という記載から、前記「基板６０４」を覆うように形成された「多層ＯＮＯスタック６２０の層」のうち、前記「１つ以上のセル１０４」がそれぞれ形成される場所における当該「多層ＯＮＯスタック６２０の層」の「電荷トラップ層」に、それぞれ、データが不揮発で記憶されることは、自明である。
　
　したがって、引用例には、次の発明（以下「引用発明」という。）が記載されているといえる。
　
「ＮＡＮＤアレイ１０２を有するフラッシュメモリデバイス１００であって、
　前記フラッシュメモリデバイス１００は、
　基板６０４と、
　前記ＮＡＮＤアレイ１０２が含む１つ以上のセル１０４の各セル１０４のゲートに接続されて、個々の前記セル１０４を選択する、ｎ型不純物でドープされたポリシリコンゲート２１２からなる複数のワード線１３０と、
　ドレイン選択ゲート１２４とソース選択ゲート（トランジスタ）１１６との間の前記１つ以上のセル１０４の一連のストリングに、ビット線接触部１２０を介して接続される複数のビット線と、
　電荷トラップ層を備え、前記基板６０４を覆うように形成されている多層ＯＮＯスタック６２０の層と、
　前記多層ＯＮＯスタック６２０の層上にゲート構造を規定する前記ワード線１３０を形成した後に、ドーパントを前記多層ＯＮＯスタック６２０の層を通してソース／ドレイン活性領域１０６に注入して形成したｎ注入物６４０と、を有し、
　前記１つ以上のセル１０４がそれぞれ形成される場所における前記多層ＯＮＯスタック６２０の層の前記電荷トラップ層に、それぞれ、データが不揮発で記憶されることを特徴とするフラッシュメモリデバイス１００。」
 
（３）対比
（３−１）補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　
　ア．引用発明の「データが不揮発で記憶」する「セル１０４」は、補正発明の「不揮発性メモリセル」に相当する。
　したがって、前記「セル１０４」を「１つ以上」含む「ＮＡＮＤアレイ１０２」を有する引用発明の「フラッシュメモリデバイス１００」は、「基板６０４」上に形成される回路であるから、補正発明の「不揮発性メモリセルのアレイを含む集積回路」に相当する。
　
　イ．引用発明の「基板６０４」は、補正発明の「基板」に相当する。
　
　ウ．引用発明の「前記ＮＡＮＤアレイ１０２が含む１つ以上のセル１０４の各セル１０４のゲートに接続されて、個々の前記セル１０４を選択する」ための「複数のワード線１３０」は、補正発明の「該不揮発性メモリセルアレイをアクセスする複数のワード線」に相当する。
　
　エ．引用発明は「ドレイン選択ゲート１２４とソース選択ゲート（トランジスタ）１１６との間の前記１つ以上のセル１０４の一連のストリングに、ビット線接触部１２０を介して接続される複数のビット線」を有する。
　そうすると、フラッシュメモリ技術における当業者の技術常識から、引用発明においては、「複数のビット線」のうちの選択された「ビット線」に「接続」される「１つ以上のセル１０４の一連のストリング」の中であって、前記「複数のワード線」のうちの選択された「ワード線」に「ゲート」が「接続」された「セル１０４」にアクセスするものと解される。
　したがって、引用発明の「ドレイン選択ゲート１２４とソース選択ゲート（トランジスタ）１１６との間の前記１つ以上のセル１０４の一連のストリングに、ビット線接触部１２０を介して接続される複数のビット線」は、補正発明の「該不揮発性メモリセルアレイをアクセスする複数のビット線」に相当する。
　
　オ．引用発明の「電荷トラップ層を備え、前記基板６０４を覆うように形成されている多層ＯＮＯスタック６２０の層」は、補正発明の「該基板を覆う誘電体スタック層」に相当する。
　
　カ．引用発明の「ドーパントを前記多層ＯＮＯスタック６２０の層を通してソース／ドレイン活性領域１０６に注入して形成したｎ注入物６４０」は、補正発明の「該誘電体スタック層下の該基板内のイオン注入領域」に相当する。
　
　キ．前記ウ．及びエ．の検討から、引用発明の「１つ以上のセル１０４」を含む「ＮＡＮＤアレイ１０２」は、「不揮発で記憶」した「データ」に、「複数のワード線１３０」と「複数のビット線」を介してアクセスしていると云い得るものである。
　また、引用発明は、「電荷トラップ層を備え、前記基板６０４を覆うように形成されている多層ＯＮＯスタック６２０の層」のうち、「前記１つ以上のセル１０４がそれぞれ形成される場所における前記多層ＯＮＯスタック６２０の層の前記電荷トラップ層」に「データ」を「不揮発で記憶」しているから、「前記多層ＯＮＯスタック６２０」の複数の「場所」に「データ」を「不揮発で記憶」しているものである。
　さらに、引用例には、段落【００５８】に「図６Ｄでは、図５Ａのステップ５１６に関連して記載したように、たとえば局部相互接続マスクを使用して、開口６２６がＡＲＶＳＳ領域６０６における基板６０４に至るまでＯＮＯＡスタック（たとえば６２０および６２２）にエッチングされる６２７。」と、段落【００５９】に「ＡＲＶＳＳ領域６０６にＡＲＶＳＳ構造６３４を形成または規定し」と、段落【００６０】に「アレイソース線構造６３４」と記載されるとともに、前記「アレイソース線構造６３４」を形成するための「ＡＲＶＳＳ領域６０６」以外の場所で「ＯＮＯスタック６０２の層」をエッチング除去することは、記載されていない。したがって、引用発明の「前記基板６０４を覆うように形成されている多層ＯＮＯスタック６２０の層」は、「データ」を「不揮発で記憶」している「前記多層ＯＮＯスタック６２０」の複数の「場所」を含む領域に亘り連続していると認められる。
　以上から、引用発明が、「１つ以上のセル１０４」を含む「ＮＡＮＤアレイ１０２」を有するとともに、「電荷トラップ層を備え、前記基板６０４を覆うように形成されている多層ＯＮＯスタック６２０の層」のうち「前記１つ以上のセル１０４がそれぞれ形成される場所における前記多層ＯＮＯスタック６２０の層の前記電荷トラップ層」に「データ」を「不揮発で記憶」しており、かつ、「前記基板６０４を覆うように形成されている多層ＯＮＯスタック６２０の層」を有していることは、補正発明において、「該不揮発性メモリセルアレイは不揮発性データを、該複数のワード線と該複数のビット線とを介してアクセスされる、該誘電体スタック層の複数の箇所に記憶し、該誘電体スタック層は該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って連続し」ていることに相当する。
　
　ク．引用発明において、「前記多層ＯＮＯスタック６２０の層上にゲート構造を規定する前記ワード線１３０を形成した後に、ドーパントを前記多層ＯＮＯスタック６２０の層を通してソース／ドレイン活性領域１０６に注入」して「ｎ注入物６４０」を「形成し」ている。そうすると、前記「ｎ注入物６４０」が「形成」される「ソース／ドレイン活性領域１０６」は、当然に、「複数」の「ワード線１３０」の間にあるものと解される。
　そして、前記「ワード線１３０」は「１つ以上のセル１０４の各セル１０４のゲートに接続されて」いる。
　したがって、引用発明において、前記「ｎ注入物６４０」が「形成」される「ソース／ドレイン活性領域１０６」は、「前記ＮＡＮＤアレイ１０２」が含む「ドレイン選択ゲート１２４とソース選択ゲート（トランジスタ）１１６との間の前記１つ以上のセル１０４の一連のストリング」において「データが不揮発で記憶」する「場所」である、「１つ以上のセル１０４の各セル１０４」がそれぞれ形成される前記「場所」の間の「基板６０４」上に存在するものと認められる。
　そして、引用発明においては、前記「１つ以上のセル１０４の各セル１０４」がそれぞれ形成される「場所」にも、また、前記「１つ以上のセル１０４の各セル１０４」がそれぞれ形成される「場所」の間にも、「前記基板６０４を覆うように形成されている多層ＯＮＯスタック６２０の層」が存在する。
　よって、引用発明において、前記「ｎ注入物６４０」が「形成」される「ソース／ドレイン活性領域１０６」が、「前記基板６０４を覆うように形成されている多層ＯＮＯスタック６２０の層」のうち、前記「１つ以上のセル１０４の各セル１０４」がそれぞれ形成される「場所」の間の部分の前記「多層ＯＮＯスタック６２０の層」に覆われた「基板６０４」上に存在することは、補正発明の「該イオン注入領域は該誘電体スタック層の該複数の箇所の間に配置されて」いることに相当する。
　
（３−２）一致点及び相違点
　そうすると、補正発明と引用発明の一致点と相違点は次のとおりとなる。
　
《一致点》
「不揮発性メモリセルのアレイを含む集積回路を備える装置であって、
　該集積回路は
　基板と、
　該不揮発性メモリセルアレイをアクセスする複数のワード線と、
　該不揮発性メモリセルアレイをアクセスする複数のビット線と、
　該基板を覆う誘電体スタック層と、
　該誘電体スタック層下の該基板内のイオン注入領域と
を備え、
　該不揮発性メモリセルアレイは不揮発性データを、該複数のワード線と該複数のビット線とを介してアクセスされる、該誘電体スタック層の複数の箇所に記憶し、該誘電体スタック層は該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って連続し、
　該イオン注入領域は該誘電体スタック層の該複数の箇所の間に配置されている、
　装置。」
　
《相違点１》
　補正発明の「装置」においては「接合はチャネル長さより小さく且つ１００ｎｍより浅い接合深さを有し」ているのに対して、引用発明の「フラッシュメモリデバイス１００」における「ｎ注入物６４０」はそのような特定事項を備えていない点。
　
《相違点２》
　補正発明の「装置」においては「該接合深さにおいて該接合はバックグラウンド濃度に等しい濃度を有する」のに対して、引用発明の「フラッシュメモリデバイス１００」における「ｎ注入物６４０」はそのような特定事項を備えていない点。
　
（４）相違点についての判断
（４−１）「接合」と「接合深さ」について
　ア．本願明細書には、「接合」と「接合深さ」の意味について、特に記載されていない。そこで、まず、この点について検討する。
　本願明細書及び図面には、前記「接合」ないし「接合深さ」に関して、以下の記載がある。
ａ．「【０００６】
　該基板内の該イオン注入領域は該誘電体スタック層の下にある。該イオン注入領域は該誘電体スタック層の該複数の箇所の間に配置されている。別の実施形態では、該イオン注入領域は該ワード線間に配置されている。
【０００７】
　幾つかの実施形態では、接合は１００ｎｍより浅い接合深さを有する。該接合深さにおいて該接合はバックグラウンド濃度（例えば、基板又はウェルの）に等しい濃度を有する。」
ｂ．「【００２２】
　エッチング除去された誘電体スタック材料（例えば、ＯＮＯ）は、残された誘電体スタック材料間へのより容易な接合イオン注入を提供する。例えば、低濃度ドープＮ＋注入を容易にする。」
ｃ．「【００２９】
　図５は不揮発性メモリの１つのＮＡＮＤ列の隣接するセル間に連続する電荷トラップ誘電体スタック材料を通過する浅い接合イオン注入を示す。
【００３０】
　典型的な接合イオン注入条件を示す。接合イオン注入エネルギーは、誘電体スタック材料（例えば、ＯＮＯＮＯ）を貫通するのに十分高く（例えば、＞２０ｋｅＶ）なければならない。一方、より浅い接合が、短チャネル効果がより良好であるので好ましい。低濃度ドープ接合の場合、ドーズ量は１Ｅ１４ｃｍ−２未満である。
【００３１】
　この例では、注入不純物はＡｓ、エネルギーは３０ｋｅＶ、ドーズ量は３Ｅ１３ｃｍ−２である。
　……（中略）……
【００３３】
　通常、浅い接合の深さはチャネル長さより小さい。例えば、３０ｎｍＮＡＮＤフラッシュ素子の場合、接合深さは３０ｎｍより浅い。一方、接合不純物も低濃度でドープされ、短チャネル効果を改善する。（ＮＡＮＤフラッシュの場合、十分なセルフブーストも必要である。）」
ｄ．「【００４９】
　図１１は改善されたＮＡＮＤアレイのＢＥ‐ＳＯＮＯＳセルの簡略化した図である。
【００５０】
　多層阻止誘電体層とバンドギャップ操作誘電体トンネル層とを使用するＮＡＮＤアレイの電荷トラップメモリセルを示す。このメモリセルは、半導体内にチャネル１０と、チャネル１０に隣接するソース１１及びドレイン１２とを備える。ゲート１８は、多層阻止誘電体層と、電荷トラップ層と、トンネル層とを含み誘電体材料でできた電荷蓄積構造体として働く多層スタックの上を覆う。」
ｅ．図１１には、「ソース１１」及び「ドレイン１２」は、多層スタック及びゲートで形成されるＮＡＮＤアレイの電荷トラップメモリセルの「チャネル１０」の左右に形成されて、「半導体」基板において、チャネル１０の表面１０ａから下方に延びる曲線内の領域として図示されている。
ｆ．「【００６５】
　図１２は、低電界時のバンドオフセット技術を含む図１１のＢＥ‐ＳＯＮＯＳセルのトンネル誘電体層のバンド図である。
【００６６】
　図１１の層１３〜１５のスタックを含む誘電体トンネル構造の伝導帯と価電子帯の低電界時のエネルギーレベル図を示し、Ｕ字形の伝導帯と逆Ｕ字形の価電子帯を示す。右側から、半導体のバンドギャップが領域３０に示され…（中略）…低電界時、電子トンネル現象はまず起らない。同様に、領域３０内のチャネルの価電子帯内の正孔は、領域３１、３２、３３の全厚みとチャネル界面での高い正孔トンネル障壁高さとによって、電荷トラップ層（領域３４）へのトンネリングを阻止される。……（以下、省略）」
　ここで、ｄ．及びｅ．に記載された「ソース１１」及び「ドレイン１２」は、「イオン注入」によって形成された領域であることは自明である。
　
　イ．本願明細書の段落【０００７】の「バックグラウンド濃度（例えば、基板又はウェルの）」との記載から、本願明細書記載の「基板」は、何の「濃度」であるかは特定されていないが、所定の「バックグラウンド濃度」を有している。しかし、同段落【００６６】の「低電界時……領域３０内のチャネルの価電子帯内の正孔」という記載から、「図１１」の「ＮＡＮＤアレイのＢＥ‐ＳＯＮＯＳセル」における「ゲート１８」に電圧を印加しない場合は、前記「基板」のうち、少なくとも「誘電体スタック層」の下の「チャネル１０」になる領域には、「正孔」が存在していることが記載されている。
　してみれば、前記「基板」は、「正孔」を放出するアクセプタを所定の「バックグラウンド濃度」で有するＰ型の半導体「基板」であると認められる。
　一方、本願明細書記載の「イオン注入領域」は、同段落【００２２】に「低濃度ドープＮ＋注入」と、同段落【００３１】に「注入不純物はＡｓ」と、同段落【００３３】の「接合不純物も低濃度でドープされ」と記載されるように、「基板」にＮ型の「注入不純物」が「イオン注入」されて形成されたＮ型の「接合不純物」の「領域」である。
　
　ウ．したがって、本願明細書で云う「接合」とは、「基板」に「注入不純物」が「イオン注入」されて形成されたＮ型の「接合不純物」の「領域」と、Ｐ型の半導体「基板」とによるＰＮ「接合」を意味すると認められる。
　また、前記「接合」は、「基板」に「注入不純物」を「イオン注入」することに基づき形成されるから、本願明細書で云う「接合深さ」とは、当該「基板」における前記「接合」の接合面の「深さ」を意味すると認められる。そして、これは、本願明細書に限らず、半導体基板に「イオン注入」で形成されるＰＮ「接合」一般について云えることと認められる。
　
　エ．以下の「相違点１」及び「相違点２」の検討においても、「接合」及び「接合深さ」の語は、前記ウ．の意味で用いる。
　
（４−２）相違点１について
　ア．引用例には、第２．４．（２）（２−１）ｄ．で摘記したとおり、段落【００３０】に「半導体ウェハに形成された図１のフラッシュメモリデバイス１００のＮＡＮＤアレイ１０２」と記載されている。したがって、引用発明の「フラッシュメモリデバイス１００」は、半導体集積回路として製造されるものである。
　そうすると、半導体集積回路の集積度を上げるため微細化を図ることは、半導体集積回路一般が有する技術課題であるから、半導体集積回路を微細化させてゲート長を小さくすると発生する現象である短チャネル効果を抑止しようとすることは、引用例に明示の記載がなくても、引用発明が当然に有する課題であると認められる。
　
　イ．さて、この短チャネル効果を抑止するため、チャネルを形成するソース／ドレイン領域の接合を浅くすることは、常套手段にすぎない。
　そして、半導体装置の技術分野において、ソース／ドレイン領域を形成する不純物領域の「接合深さ」を、短チャネル効果を抑止するために、チャネル長より小さく、かつ、１００ｎｍより浅くすることは、以下の周知例１〜周知例３に記載され、周知技術である。
　特に、このうちの周知例１は、不揮発性半導体記憶装置に関するものであり、最小チャネル長が０．１３μｍ程度であるとき、短チャネル効果を抑止するため、ソース／ドレイン領域を形成する低濃度領域の「接合深さ」を５０ｎｍ以下にするものである。
　
　ウ．ここで、前記周知例１〜周知例３は、不純物を、チャネル形成領域に臨む基板表面位置に直接注入するものである。
　しかしながら、短チャネル効果の抑止に寄与する「接合深さ」が浅いということは、不純物を注入することに基づいて形成される領域と「基板」との「接合」の接合面の、「基板」における「深さ」が浅いということであるから、当該「基板」の表面からの前記接合面の深さが浅いということである。
　そして、引用発明にように、「ドーパントを前記多層ＯＮＯスタック６２０の層を通してソース／ドレイン活性領域１０６に注入」することで「ｎ注入物６４０」を「形成」する場合、「基板６０４」の所望の深さに「ｎ注入物６４０」と前記「基板６０４」との「接合」を「形成」するためには、「ドーパント」を「基板６０４」表面位置に直接注入する場合と比較して、「ドーパント」が「前記多層ＯＮＯスタック６２０の層」を通過するのに必要なエネルギーを考慮して、その分だけより大きなエネルギーで「注入」を行えばよいことは、自明である。
　
　エ．したがって、引用発明において、短チャネル効果を抑止するため、「基板６０４」の表面から見て５０ｎｍ以下であって、チャネル長より小さい「接合深さ」が得られるような注入エネルギーで、「ドーパントを前記多層ＯＮＯスタック６２０の層を通して」注入して「ｎ注入物６４０」を形成することは、当業者が容易に想到し得たものと認められる。
　よって、相違点１は、周知技術を参酌すれば引用発明から容易に想起し得た程度のものであると認められる。
　
　オ．周知例１：特開２００３−０７８０５１号公報
　本願の優先権主張の日前に日本国内で頒布された刊行物である、前記周知例１には、「不揮発性半導体記憶装置」（発明の名称）に関して、図１〜図２１とともに、次の記載がある。
ａ．「【００２０】図４は、本実施形態に係る
ＭＯＮＯＳ型メモリトランジスタの素子構造
【００２１】図４中、符号１はＮ型またはＰ型の導電型を有するシリコンウエハ等の半導体基板またはウエル、１ａはチャネル形成領域、２および４は当該メモリトランジスタのソース領域およびドレイン領域を示す。本発明で“チャネル形成領域”とは、表面側内部に電子または正孔が導電するチャネルが形成される領域をいう。本例の“チャネル形成領域”は、半導体基板またはウエル１内でソース領域２およびドレイン領域４に挟まれた部分が該当する。ソース領域２およびドレイン領域４は、チャネル形成領域１ａと逆導電型の不純物を高濃度に半導体基板１に導入することにより形成された導電率が高い領域であり、種々の形態がある。
通常、ソース領域２及びドレイン領域４のチャネル形成領域１ａに臨む基板表面位置に、ＬＤＤ(Lightly Doped Drain)と称する低濃度領域を具備させることが多い
【００２２】チャネル形成領域１ａ上には、ゲート絶縁膜６を介してメモリトランジスタのゲート電極８が積層されている。ゲート電極８は、一般に、Ｐ型またはＮ型の不純物が高濃度に導入されて導電化されたポリシリコン(doped poly-Si)、又はdoped poly-Siと高融点金属シリサイドとの積層膜からなる。このゲート電極８のチャネル方向の長さ（ゲート長）は、０．１３μｍ以下、たとえば０．１μｍ程度である。」
ｂ．「【００２７】
【数１】
      Ｌmin＝０．４×〔ｒj×ｄ×（Ｗs＋Ｗd）２〕１／３…（１）
【００２８】ここで、
ｒjはソース・ドレイン不純物領域の接合の深さ
【００２９】この式に従うと、
最小チャネル長０．１３μｍ（ゲート長では０．１８〜０．２３μｍ程度に相当）
短チャネル効果を有効に抑止するためにはＬＤＤの接合深さを５０ｎｍ以下にする必要がある
ＭＯＮＯＳメモリセルを０．１３μｍ以下の微細ゲート長で実現する
　
　カ．周知例２：特開平０７−３１２４２２号公報
　本願の優先権主張の日前に日本国内で頒布された刊行物である、前記周知例２には、「半導体装置及びその製造方法」（発明の名称）に関して、図１〜図２０とともに、次の記載がある。
ａ．「【００５４】次いで、図２（ｃ）に示すように、
基板１１の全面にゲート電極及びＰＳＧ膜側壁１６，１７をマスクに不純物としての砒素を、ドーズ量５×１０
15
ｃｍ
-2
，加速エネルギー３０ｋｅＶでイオン注入する
　
ｂ．「【００７０】図９〜図１２より、ゲート０．１μｍ以下の微細且つ高駆動力のｎチャネルＭＯＳＦＥＴを実現するには、固相拡散における熱処理温度が９５０℃を越え１０５０℃未満であることが必要であり、特に９７０℃以上で１０２０℃以下の範囲であるのが望ましいことが分った。また、上記の温度範囲で固相拡散の熱工程を行う場合に、特に熱工程時間を２０秒以下とすると、
短チャネル効果の抑制と高駆動力との双方の観点に鑑みて良好なｎチャネルＭＯＳＦＥＴが得られる
【００７１】図１４は、
接合深さｘj と実効チャネル長Ｌeff 
ｘj とＬeff との組み合わせとトランジスタ動作の可否との関係を調べた
【００７２】動作した組み合わせ
ｘj ＝１０ｎｍ，Ｌeff ＝２５ｎｍ
ｘj ＝１０ｎｍ，Ｌeff ＝８５ｎｍ
ｘj ＝１２ｎｍ，Ｌeff ＝２３ｎｍ
ｘj ＝１２ｎｍ，Ｌeff ＝８３ｎｍ
ｘj ＝２２ｎｍ，Ｌeff ＝６９ｎｍ
　……（以下、省略）」
　
　キ．周知例３：特開平２００７−１５８２９９号公報
　本願の優先権主張の日前に日本国内で頒布された刊行物である、前記周知例３には、「ショットキー障壁トンネルトランジスタ及びその製造方法」（発明の名称）に関して、図１〜図２０とともに、次の記載がある。
ａ．「【０００５】
　
一般的に、短チャネル効果を抑制するためには、ソース／ドレインの接合深さがチャネル長さの１／３乃至１／４レベルとなる接合を有さなければならない
接合深さを３０ｎｍ以下に製造する
イオン拡散によるソース／ドレイン領域
【０００６】
　これを改善するために、その代わりに、急速熱処理（ＲＴＡ）又はレーザ熱処理（Ｌａｓｅｒ  ａｎｎｅａｌｉｎｇ）と固体状態拡散（ＳＰＤ：ｓｏｌｉｄ  ｐｈａｓｅ  ｄｉｆｆｕｓｉｏｎ）とを結合した方法が提示されているが、この方法もまた、接合を１０ｎｍ以下に縮小させることが容易ではない。これにより、
ソース／ドレインを金属又はシリサイドに取り替えてショットキーＭＯＳＦＥＴのチャネル長さを３５ｎｍ以下に低減できる
　
ｂ．「【００２６】
　次に、図２及び図３ｄを参照すると、
側壁スペーサ３２５が形成されたアクティブシリコン層３１０上にイオンを注入する
　
（４−３）相違点２について
　ア．引用例には、第２．４．（２）（２−１）ｄ．で摘記したように、段落【００３２】に「図２Ａおよび図２ＢのＮＡＮＤアレイ１０２は、ソースおよびドレイン活性領域１０６が典型的にはｎ型不純物の第１の注入物２０６（たとえばリン、ｎ−ドーパント）でドープされ……るＰ型基板２０４を備える。」と記載されている。したがって、「Ｐ型基板２０４」に「ｎ型不純物の第１の注入物２０６」を注入することで、「ｎ型」の「注入物」の領域と当該「Ｐ型基板２０４」とのＰＮ接合が形成されることが記載されている。
　ここで、半導体技術において、基板の所望の深さに注入物を注入するために、通常、所定の注入エネルギーで注入を行うが、その注入深さは、一定の深さに集中するものの、不可避にばらつくことは、当業者の技術常識である。
　また、注入した注入物を活性化してキャリアを放出するドナーないしアクセプタとして機能させるためには、一般に熱処理が必要とされているが、このとき、注入した注入物は基板内を熱拡散で少なからず移動することは、当業者の技術常識である。
　これらの事項を踏まえれば、引用発明の「ｎ注入物６４０」の濃度は、Ｐ型の「基板６０４」とのＰＮ接合の接合面の近傍では、当該接合面に向かって減少するものと認められる。
　
　イ．さらに、前記Ｐ型の「基板６０４」には、元々、正孔を放出するアクセプタが存在していると認められる。
　そうすると、前記Ｐ型の「基板６０４」における「ｎ注入物６４０」の濃度が、前記Ｐ型の「基板６０４」に存在するアクセプタの濃度より高い領域はＮ型の導電型を示し、前記Ｐ型の「基板６０４」に存在するアクセプタの濃度より低い領域はＰ型の導電型を示すものと認められる。
　そして、このＮ型の導電型を示す領域とＰ型の導電型を示す領域とが接する位置に、引用発明の「ｎ注入物６４０」の領域とＰ型の「基板６０４」とのＰＮ接合が形成されると認められる。
　よって、引用発明において、前記「ｎ注入物６４０」の領域とＰ型の「基板６０４」とで形成されるＰＮ接合の、接合面の位置においては、前記「ｎ注入物６４０」の濃度は、前記「基板６０４」に存在するアクセプタの濃度と等しいものと認められる。
　
　ウ．これに対して、第２．４．（４）（４−１）ウ．で検討したように、本願明細書で云う「接合」とは、「基板」に「注入不純物」が「イオン注入」されて形成されたＮ型の「接合不純物」の「領域」と、Ｐ型の半導体「基板」とによるＰＮ「接合」を意味し、「接合深さ」とは、前記「接合」の接合面の当該「基板」における「深さ」を意味すると認められる。
　そうすると、本願明細書に記載された実施例においても、「接合」は「基板」に「不純物」を「イオン注入」することに基づいて形成されるから、Ｎ型の「イオン注入領域」とＰ型の「基板」とで形成されるＰＮ「接合」の、「接合深さ」である「接合」面の位置において、Ｎ型の「接合不純物」の濃度は、前記「基板」に存在するアクセプタの濃度と等しいものと解される。
　よって、上記のように本願明細書の記載によれば、補正発明の「該接合深さにおいて該接合はバックグラウンド濃度に等しい濃度を有する」という発明特定事項は、「接合深さ」の位置である「接合」面の位置において、前記「接合」不純物の「濃度」は、「基板」に存在するアクセプタの「濃度」と等しいということを意味するものと認められる。
　そして、「接合深さにおいて」「接合」不純物が「バックグラウンド濃度に等しい濃度を有する」という条件が成り立つには、「接合」が「基板」に「不純物」を「イオン注入」することに基づいて形成されれれば足りるから、このとき、「注入」エネルギーの大きさや「注入不純物」のドーズ量にかかわらず前記条件が成り立つと解される。
　
　エ．第２．４．（４）（４−３）ア．及びイ．の検討から、引用発明においても、前記「ｎ注入物６４０」の領域とＰ型の「基板６０４」とで形成されるＰＮ接合の接合面の位置においては、前記「ｎ注入物６４０」の濃度は、前記「基板６０４」に存在するアクセプタの濃度と等しくなる。
　したがって、相違点２は実質的な相異点ではない。
　
（４−４）審判請求書における主張について
　ア．審判請求人は、平成２５年１２月４日に提出された手続補正書（方式）において、
ａ．「前記したとおり、引用文献２、参考文献１は、前記技術的特徴（ロ）「接合はチャネル長さより小さく且つ１００ｎｍより浅い接合深さを有し」を開示しているものの、前記技術的特徴（イ）「基板を覆う誘電体スタック層」を備えるものではなく、引用文献１、参考文献２に、前記技術的特徴（イ）が開示されていたとしても、各文献を組合せするための構造の共通性を欠くものであって、両文献を組み合わせるのに足る動機付けがないものと言える。」
ｂ．「本願発明では、ソース／ドレインは、上部の誘電体層及びＯＮＯの両方を通して形成されるため（図５及び明細書の段落００５２〜００５６）、接合深さが非常に浅く、低濃度ドープの接合によってＯＮＯの損傷を抑えることができる、という顕著な効果を奏する。」
ｃ．「本願発明における特徴「接合深さにおいて接合はバックグラウンド濃度に等しい濃度を有する」も各文献とは相違する。」、「通常、当業者は接合の注入濃度（DOSAGE CONCENTRATION）はバックグラウンド濃度（ソース／ドレインにおける濃度）よりも高いと考えるが、本願発明における「接合の濃度がバックグラウンド濃度に等しい」ことは、少なくともこの考え方とは相違している（http://zh.wikipedia.org/wiki/MOSFETを参照）。」
と主張している。
　
　しかしながら、
　イ．前記ａ．の主張については、第２．４．（４）（４−２）で指摘したとおりである。
　
　ウ．前記ｂ．の「本願発明では、ソース／ドレインは、上部の誘電体層及びＯＮＯの両方を通して形成されるため（図５及び明細書の段落００５２〜００５６）、接合深さが非常に浅」いとの主張については、第２．４．（４）（４−２）エ．で指摘したとおり、引用発明において、短チャネル効果を抑止するための「基板６０４」の表面から見て５０ｎｍ以下という非常に浅い「接合深さ」が得られるような注入エネルギーで、「ドーパントを前記多層ＯＮＯスタック６２０の層を通して」注入して「ｎ注入物６４０」を形成することは、当業者が容易に想到し得たものと認められる。
　また、ｂ．の「低濃度ドープの接合によってＯＮＯの損傷を抑えることができる」との主張について、本件補正後の特許請求の範囲の請求項１には、「イオン注入領域」における不純物濃度は、何ら記載されていない。さらに、第２．４．（４）（４−３）ウ．で指摘した通り、補正発明の「該接合深さにおいて該接合はバックグラウンド濃度に等しい濃度を有する」との発明特定事項は、「低濃度ドープの接合」を限定するものではない。したがって、前記「低濃度ドープの接合によってＯＮＯの損傷を抑えることができる」との主張は、本件補正後の特許請求の範囲の記載に基づくものではなく、当を得ていない。
　
　エ．ｃ．の主張に関して、“http://zh.wikipedia.org/wiki/MOSFET”には、「金屬?化物半導體場效電晶體」（訳：金属酸化物半導体電界効果トランジスタ）についての情報が表示されている。しかし、当該情報の掲載日時の表示がなく、この情報が、本願の優先権主張の日時点における当業者の技術知識を示しているかは、不明である。
　仮に本願の優先権主張の日時点における当業者の技術知識を示しているとしても、“http://zh.wikipedia.org/wiki/MOSFET”には「イオン注入領域」の濃度に関しては、「金Ｘ半場效電晶體的結構」（訳：金属半導体電界効果トランジスタの構造）の項に、「金Ｘ半場效電晶體的核心是位於中央的MOS電容，而左右兩側則是它的源極與汲極。源極與汲極的特性必須同為n-type（即NMOS）或是同為p-type（即PMOS）。左圖NMOS的源極與汲極上標示的「N+」代表著兩個意義：(1)N代表Ｙ雜（doped）在源極與汲極區域的雜質極性為N；（2）「+」代表這個區域為高Ｙ雜濃度區域（heavily doped region），也就是此區的電子濃度遠高於其他區域。在源極與汲極之間被一個極性相反的區域隔開，也就是所謂的基極（或稱基體）區域。如果是NMOS，那麼其基體區的Ｙ雜就是p-type。反之對PMOS而言，基體應該是n-type，而源極與汲極則為p-type（而且是重Ｙ雜的P+）。基體的Ｙ雜濃度不需要如源極或汲極那麼高，故在左圖中沒有「+」，作為通道用。」（審決注：上記摘記した原文において「Ｘ」及び「Ｙ」は、対応するフォントが存在しない文字であったため、仮に使用したものである。その意味は訳文のとおりであるが、必要であれば前記ＵＲＬを参照されたい。訳：コアのMOSFETトランジスタはMOSキャパシタの中心部に位置し、左右は、そのソースおよびドレインである。ソースとドレインの特徴は、n型（すなわち、NMOS）と同じまたはp型（すなわちPMOS）と同じでなければなりません。左図のNMOSのソースおよびドレインに付された「N+」のマークは、2つの意味を表す：（1）Nは、ソースおよびドレイン領域における代表ドーピング（ドープ）不純物の型がNであり、（2）「+」は、高不純物濃度領域（高濃度領域）であるこの領域の電子密度が、他の領域よりもはるかに高い。ソースとドレインとの間は、基極（または基体）領域と呼ばれる、１個の極性反転領域によって分離されている。NMOSの場合には、基体領域はp型にドープされている。逆に、PMOSの場合、基体はn型であり、ソースおよびドレインは、p型（すなわちｐ＋に高濃度にドープされている）である。基体のドーピング濃度は、非常に高いソースまたはドレインとして必要とされないので、このとき、左図で「+」の記号は存在しない。）と表示されている。
　すなわち、“http://zh.wikipedia.org/wiki/MOSFET”には、「ソースおよびドレイン」となる「基体領域」は「高濃度にドープされている」が、「基体のドーピング濃度は、非常に高いソースまたはドレインとして必要とされないので、このとき、左図で「+」の記号は存在しない。」ことが開示されているだけである。
　審判請求人は、前記のとおり、「通常、当業者は接合の注入濃度（DOSAGE CONCENTRATION）はバックグラウンド濃度（ソース／ドレインにおける濃度）よりも高いと考えるが、本願発明における「接合の濃度がバックグラウンド濃度に等しい」ことは、少なくともこの考え方とは相違している」と主張しているが、引用発明においても、Ｐ型の「基板６０４」に対する「ｎ注入物６４０」の領域によるＰＮ接合の接合面深さにおいて、前記「ｎ注入物６４０」の濃度は、バックグラウンドである前記「基板６０４」の濃度に等しいこと、すなわち、ＰＮ「接合深さにおいて該接合はバックグラウンド濃度に等しい」ことは、第２．４．（４）（４−３）で指摘したとおりである。
　
　オ．したがって、審判請求人の主張は、いずれも採用することはできない。
　
（５）独立特許要件の検討のまとめ
　以上のとおり、相違点１は、周知技術を参酌すれば引用発明から容易に想起し得た程度のものであると認められる。
　また、相違点２は実質的な相異点ではないか、少なくとも、当業者の技術常識を参酌すれば引用発明から容易に想起し得た程度のものであると認められる。
　したがって、補正発明は、引用発明、引用例に記載された事項、周知技術及び技術常識に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
５．小括
　以上のとおりであるから、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２５年１１月７日に提出された手続補正書による手続補正）は却下された。
　したがって、本願の請求項１〜１７に係る発明は、平成２４年１２月２１日に提出された手続補正書によって補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項１〜１７に記載されたとおりのものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は次のとおりである。
　
「不揮発性メモリセルのアレイを含む集積回路を備える装置であって、
　該集積回路は
　基板と、
　該不揮発性メモリセルアレイをアクセスする複数のワード線と、
　該不揮発性メモリセルアレイをアクセスする複数のビット線と、
　該基板を覆う誘電体スタック層と、
　該誘電体スタック層下の該基板内のイオン注入領域と
を備え、
　該不揮発性メモリセルアレイは不揮発性データを、該複数のワード線と該複数のビット線とを介してアクセスされる、該誘電体スタック層の複数の箇所に記憶し、該誘電体スタック層は該複数のワード線と該複数のビット線とを介してアクセスされる該不揮発性メモリセルアレイの該複数の箇所を含む領域に亘って連続し、
　該イオン注入領域は該誘電体スタック層の該複数の箇所の間に配置されており、
　接合は１００ｎｍより浅い接合深さを有し、該接合深さにおいて該接合はバックグラウンド濃度に等しい濃度を有する、
　装置。」
　
２．引用例の記載と引用発明
　引用例及び引用例の記載については、第２．４．（２）（２−１）において摘記したとおりである。
　そして、引用発明については、前記第２．４．（２）（２−２）において認定したとおりである。
　
３．対比・判断
　ア．本件補正後の請求項１に係る発明（すなわち、補正発明）は、本件補正前の請求項１に係る発明（すなわち、本願発明）に対して、第２．１．で指摘したように、本件補正前の「接合は１００ｎｍより浅い接合深さを有し」との記載を、本件補正後の「接合はチャネル長さより小さく且つ１００ｎｍより浅い接合深さを有し」に補正したものである。
　そして、この補正は、第２．３．（１）で検討したように、本件補正後は「接合はチャネル長さより小さ」いとの事項を追加して、当該「接合」をより限定したものである。
　逆に言えば、本願発明は、補正発明から上記の「接合はチャネル長さより小さ」いという限定をなくしたものである。
　
　イ．そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記第２．４．において検討したとおり、引用例に記載された発明、引用例に記載された事項、周知技術及び技術常識に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明、引用例に記載された事項、周知技術及び技術常識に基づいて当業者が容易に発明をすることができたものである。
　
　
第４．結言
　以上のとおりであるから、本願発明は、引用発明、引用例に記載された事項、周知技術及び技術常識に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。