【事件の表示】
　平成　７年特許願第２９９７３７号「電子メモリの出力段のための同期装置」拒絶査定に対する審判事件［平成　８年１１月１２日出願公開、特開平　８−２９７９８０］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　本願は、平成７年１１月１７日（パリ条約による優先権主張１９９４年１１月１８日、イタリア国）の出願であって、その請求項１に係る発明は、特許請求の範囲の請求項１に記載された次のとおりのものと認める（以下、「本願発明」という）
　
「電子メモリの出力段のための同期装置であって、
　前記電子メモリのイネーブル信号と前記電子メモリの前記出力段のイネーブル信号との比較に基づいて第１の確認信号を生成する第１の論理比較回路と、
　第２の確認信号を生成するフリップフロップ回路とを含み、前記フリップフロップ回路は、データロード信号によって可能化されかつ前記電子メモリのイネーブル信号によって不能化され、
　前記第１の確認信号と前記第２の確認信号との比較に基づいて、前記電子メモリの前記出力段を可能化する出力信号を生成する第２の論理比較回路をさらに含み、
　前記データロード信号は、電子メモリの出力段の切換を決定する信号である、
同期装置。」
　
　これに対して、原査定の拒絶の理由に引用された、本願の優先権主張の日前である昭和６３年（１９８８年）１１月２９日に頒布された特開昭６３−２９１２９０号公報（以下、「引用刊行物１」という。）には、次の事項が記載されている。
　
（１）「入力されたチップイネーブル入力信号により出力バッファを高インピーダンスからアクティブにしデータを出力するＩＣメモリにおけるチップイネーブル回路において、前記入力されたチップイネーブル信号によって出力バッファを高インピーダンスからアクティブにする開始点だけを有効なデータが出力する時間近くまで遅らせるチップイネーブル開始点遅延手段を含むことを特徴としたチップイネーブル回路」（特許請求の範囲）
　
（２）「第１図は本発明のチップイネーブル回路の一実施例を示す回路図である。　（省略）　チップイネーブル開始点遅延回路１５は、インバータ１５１，１５２，１５３およびコンデンサ１５６，１５７からなる遅延回路と、ＮＯＲゲート１５４，１５５によるフリップフロップとにより入力された反転ＣＥ信号（注、上線を表記できないので、以下、上線に変えて「反転」と表記する）の開始点であるＨレベルからＬレベルに立ち下がり側のみ遅れる回路である。回路ブロック１１〜１４は第５図の５１〜５４と同じである。回路ブロック１６はＮＡＮＤゲートであり、ＮＯＲゲート１２の出力とチップイネーブル開始点遅延回路１５の出力との論理ＮＡＮＤを出力する。」（第２頁右上欄第８行から同欄末行）
　
　そして、その実施例として、第１図の回路図によると、
　チップイネーブル回路は次の（ａ）から（ｅ）の構成を有する。
　
（ａ）反転ＣＥの入力バッファ１１からの出力と反転ＯＥとを入力とするＮＯＲゲート１２
（注、入力バッファ１１は、論理および遅延時間において本質ではないので、以下では入力バッファ１１に関する記載を省略する）
（ｂ）反転ＣＥを入力とし、遅延した反転出力を出す遅延回路（ＩＮＶ１５１，１５２，１５３およびコンデンサ１５６，１５７）
（ｃ）反転ＣＥを入力とする第１のＮＯＲゲート１５５および上記遅延回路の出力信号を入力とする第２のＮＯＲゲート１５４を含み、前記第１のＮＯＲゲート１５５の出力は前記第２のＮＯＲゲート１５４の入力に接続され、前記第２のＮＯＲゲート１５４の出力は前記第１のＮＯＲゲート１５５の入力に接続されたフリップフロップであり、反転ＣＥがＨレベルの間は出力ＧのレベルをＬレベルとし（これは遅延回路の出力レベルによらない）、反転ＣＥが”Ｌ”になり、上記遅延回路によって設定遅延時間後に出力される信号がＨレベルになったときにＨレベルを出力するフリップフロップ　
（ｄ）ＮＯＲゲート１２の出力とフリップフロップの出力を受け、ＩＮＶ１３に出力するＮＡＮＤゲート１６
（ｅ）ＮＡＮＤ１６の出力を受け、出力バッファ１４をアクティブまたは高インピーダンスにする信号を出力するＩＮＶ１３
からなる。
　そして、上記（３）の記載から、ＩＮＶ１３の出力の信号レベルがＨレベルの時、出力バッファはアクティブになり、Ｌレベルの時、出力バッファは高インピーダンスとなる。
　
（３）「従来、この種のＩＣメモリは、第５図の回路図　（省略）　チップイネーブル信号反転ＣＥとアウトプットイネーブル信号反転ＯＥによって入力バッファ５１，ＯＲゲート５２、ＩＮＶ５３を介して出力バッファ５４を制御し、反転ＣＥにより出力バッファ５４が高インピーダンスからアクティブになる時間遅れ．（第６図参照）ｔ１は、データが出力されるまでの遅れｔ２より少なく、ｔ２とｔ１の時間差の間に出力される信号Ｘは有効でない出力であった。」（第１頁の〔従来の技術〕の項）
　
（４）「以上説明したように本発明では、反転ＣＥ信号によって有効なデータが出力されるまで出力バッファを高インピーダンスに保つことにより、複数のＩＣメモリを接続して大容量化できる。」（第３頁左上欄第２行から第５行）
　
（５）「出力バッファの駆動能力は大きいために、大電流が流れ、電流ノイズを増大したり、信頼性を低くし、最悪の場合破壊を生じることもあった。このため通常はアウトプットイネーブル信号反転ＯＥで出力バッファを制御する必要があった。上述した従来のＩＣメモリ回路、特に非同期型に対して、本発明は反転ＣＥによりデータが出力される近くまでを高インピーダンスにする独創的内容を有する」（第２頁左上欄第８行から第１６行）　
上記引用刊行物の記載（１）から（５）を引用発明という。
　
一、　本願発明と引用発明とを対比する。
　
１、引用発明の名称はＩＣメモリの「チップイネーブル回路」であって、一方、本願発明の名称は「電子メモリの出力段のための同期装置」であり、両者名称の表現が相違する。
　
２，本願発明における「電子メモリの出力段」とは【０００４】および実施例の図１の記載から出力段３のことであり、メモリ内で生成されたデータを送り出すか又は高インピーダンスに設定されるものであるので、引用発明の出力バッファ１４に相当する。
　
３，本願発明の「電子メモリのイネーブル信号」は【００２】の記載から「メモリを可能化する」ものであるので、引用発明におけるＩＣメモリのチップイネーブル信号反転ＣＥに相当する。
　
４，本願発明の「電子メモリの前記出力段のイネーブル信号」は【００１１】の記載から上記「電子メモリのイネーブル信号」と協同して「メモリの出力段を活性化する」ものであるので引用発明のＩＣメモリのアウトプットイネーブル信号反転ＯＥに相当する。
　
５，したがって、本願発明の「前記電子メモリのイネーブル信号と前記電子メモリの前記出力段のイネーブル信号との比較に基づいて第１の確認信号を生成する第１の論理比較回路」は引用発明の構成（ａ）のＮＯＲゲート１２に相当する。
（本願請求項６において、「前記第１の論理 比較回路はＮＯＲゲートである」と記載されており、同一回路構成である。）
　
６，本願発明において第２の確認信号はフリップフロップ回路によって生成されるので、本願発明のフリップフロップ回路は引用発明の構成（ｃ）のフリップフロップに、本願発明の「前記第１の確認信号と前記第２の確認信号との比較に基づいて、前記電子メモリの前記出力段を可能化する出力信号を生成する第２の論理比較回路」は引用発明の構成（ｄ）のＮＡＮＤゲート１６に相当する。
（本願請求項９において「第２の比較論理回路は、インバータに結合されるＮＡＮＤ回路を含む」と記載されており、引用発明の構成（ｄ）のＮＡＮＤゲートは構成（ｅ）のＩＮＶ１３に結合しているので両者は同一回路構成である。そして、引用発明のの構成（ｃ）のフリップフロップの構成も本願請求項７の「前記フリップフロップ回路は第１のＮＯＲゲートおよび第２のＮＯＲゲートを含み、前記第１のＮＯＲゲートの出力は前記第２のＮＯＲゲートの入力に接続され、前記第２のＮＯＲゲートの出力は前記第１のＮＯＲゲートの入力に接続される」の構成と同じである。）
　
７，本願発明において
フリップフロップ回路の「可能化」とは
「【００１７】
　メモリイネーブル信号ＣＥＮが論理レベル「０」に設定されるとすぐに、フリップフロップ回路６の不能化状態が終り、通常のデータ読出動作の伝搬時間と等しい待ち時間の後に確実に起こる信号ＬＯＡＤによってフリップフロップ回路６が可能化され得る（第２のＮＯＲゲート９の出力において「１」を生成する）。」
の記載からフリップフロップ回路の出力を生成するＮＯＲゲートの出力（フリップフロップ回路の出力）を「１」をすることである。
　
また、フリップフロップ回路の「不能化」とは
「【００１６】
　本発明に従った装置の動作は、以下のとおりである。信号ＣＥＮが論理レベル「１」に設定されるたびに、フリップフロップ回路６は信号ＣＥＮ自体によってリセットされ、この回路の下流に配置された回路は不能化される。ＣＥＮが論理レベル「０」になるまで、このリセット状態が続く。第１の論理比較回路５、つまり、ＮＯＲゲート８が信号ＣＥＮの強制状態によって制御されるため、出力段イネーブル信号ＯＥＮはこの構成ではいかなる影響をも及ぼすことができない。信号ＬＯＡＤによって表わされるデータロードステップは、確実に論理レベル「０」である。」
の記載からフリップフロップ回路の出力を「０」（リセット）とし、下流の回路を不能化することである。
　
　一方、引用発明において、フリップフロップの出力ＧをＨレベルすなわち可能化するのは遅延回路の出力信号である。
　そして、フリップフロップの出力ＧをＬレベルすなわち不能化し 、下流の回路を不能化するのはチップイネーブル信号反転ＣＥである。
　
　出力バッファの不能化は高インピーダンス状態に、可能化または活性化はアクティブ状態に対応するので、本願発明の「データロード信号」が引用発明では構成（ｂ）の「反転ＣＥを入力とし、遅延した反転出力を出す遅延回路」の出力信号に対応するが、その名称が相違する。
　
８、本願発明では「データロード信号」は「前記データロード信号は電子メモリの出力段の切換を決定する信号」である。
　
　一方、引用発明の動作は遅延回路の出力ＧがＨレベルになると、回路構成が本願実施例の図３と同じであるので本願発明と同様に、反転ＯＥがＬレベルであるとき、メモリの出力段である出力バッファを高インピーダンスからアクティブに切り換えるものであり、したがって、引用発明の遅延回路の出力は電子メモリの出力段の切換を決定する信号であるには相違ない。
　
　したがって、本願発明と引用発明は、フリップフロップ回路を可能化する信号の名称として本願発明では「データロード」という用語が使用されているに対し、引用発明では「反転ＣＥを入力し、遅延した反転出力を出す遅延回路」の出力信号である点、および本願発明が「出力段のための同期装置」であるに対し引用発明が「チップイネーブル回路」である点で表現上相違し、その余は一致するものと認める。
　
二、上記表現上の相違について検討する。
Ａ、「データロード」信号という用語による名称と「反転ＣＥを入力とし、遅延した半転出力を出す遅延回路の出力」信号の相違について：
　
　請求人は理由補充書において「データロード信号は、通常のデータ読出動作の伝搬時間と等しい待ち時間の後に確実に起こる信号であり、バッファ構成と、有効なデータ発生との間の同期が確実に保障されているものであります。」と主張している（以下、「主張Ａ」という）。
　
　しかしながら、本願発明では、フリップフロップ回路を可能化し、そして「電子メモリの出力段の切換を決定する信号」する「データロード信号」が具体的にどのような手段で発生され、そして、どのようなタイミングで発生したものをいうのかは規定されていない。
　　そして「ＬＯＡＤ」とは「荷を積む、乗せる。装填する。　」等の意味なので「データロード信号」とはデータを何かに乗せる、装填すると言う意味であり、また、請求人は理由補充書での主張「すなわち、データが出力バッファにロードされるたびごとに更新されるパルス化技術によって、活性化構成のイネーブルが行われております。」において「データが出力バッファにロードされる」といっており、ここで用いられている「ロード」とは上記で説明した意味で用いられている。
　したがって、「データロード信号」とは「電子メモリの出力段にデータを乗せるための指示信号（もしくは同期信号）」と解釈するのが妥当であり、「データロード」という用語を信号の名称に用いても「データロード信号」が上記主張Ａのように「通常のデータ読出動作の伝搬時間と等しい待ち時間の後に確実に起こる信号であり」という構成を特定するものとは認められず、上記主張Ａは請求項１の記載の範囲を逸脱する主張であり、採用することができない。
　
　一方、引用発明の「遅延回路の出力」は,チップイネーブル信号反転ＣＥから生成されるものであるが、その動作から見て、データを出力バッファにロードを指示し、そして高インピーダンス状態とアクティブ状態の切換を決定している信号であるには相違ない。
　そして、本願発明ではデータをロードする指示信号である「データロード信号」をどのように生成するかは要旨ではない。
　よって、両者は名称が相違するもののその機能は同じである。
　
Ｂ、「チップイネーブル回路」と「電子メモリの出力段のための同期装置」の相違について：
　本願発明には、何と何がどのような同期をしているのか、「同期」に対応する明示的な構成がない。
　本願明細書の【００６】には「誤ったスイッチングを防ぐため」とあり、これは【００４】の「この第２のモードは応答時間がＣＥＮ信号を完全に読み取るのに必要な、メモリ回路１における対応するデータ伝搬時間よりも短いことを特徴とする。これは、出力段３が、ランダムに、または、以前に読出され現在は使われていないデータに基づいて切換わることができることを意味する。」の記載から、出力バッファへの有効データの入力タイミングと出力バッファのアクティブ化制御タイミングの同期を目的とするものと認められ、それを供する装置であると認められる。
　そして、本願発明において「電子メモリの出力段の切換を決定する信号」である「データロード信号」がどのように発生されたかを特定しないものである。
　したがって、「同期装置」とは「データロード信号」という「出力段がデータをロードするための」指示信号（同期信号）をフリップフロップが受け、出力段の高インピーダンス状態から可能化状態への切換を「データロード信号」に同期させるものと認められる。
　（なお、本願実施例の装置の動作図である図６をみると、一旦「データロード信号」によってフリップフロップが可能化すると、その間はＯＥＮが「０」のときは可能化となるものである（Ｔ３−Ｔ４）。この切換はＯＥＮによるものである。これは請求項１の記載からは出てこない作用であるので、この点は本願発明ではない。）
　
　上記同期の目的は引用発明の上記（３）、（４）、（５）に記載のものと同じであり、そして、引用発明の「チップイネーブル回路」も、出力バッファへの有効なデータ入力タイミングに合わせて出力バッファをアクティブにしようとしているものであり、そのためにチップイネーブル信号反転ＣＥを遅延して待ち時間を作っているものである。
　
　請求人は理由補充書において「それに対し、引用文献１は、遅延時間をとるために余分なインバータを用い、しかも、その遅延時間はアウトプットデータが出力されるまでの時間を単に想定して設定されたものにすぎず、引用文献１には同期の概念はありません。」と主張している。（以下、「主張Ｂ」という）
　しかしながら、本願発明は「データロード信号」をどのような回路装置で生成するかは特定するものではなく、また、「その遅延時間はアウトプットデータが出力されるまでの時間を単に想定して設定された」ものであっても同期用の構成には相違ない。
　（例えば、想定された時間だけ単に遅延することで同期を達成した例として、特開昭５３−８１０３４号公報がある。これには、測定回路における同期が記載されており、クロックパルスによって駆動される信号発生回路６の出力応答がメモリ回路５の出力応答よりも遅いので、信号発生回路の出力を受けるフリップフロップ回路４の出力がメモリ回路５の出力と同期しないので、メモリ回路５へのクロックを遅延回路によって単に想定された時間だけ遅らせて、結果としてフリップフロップ回路４の出力とメモリ回路の出力とを同期させたものが記載されている。）
　
　したがって、上記「主張Ｂ」は採用することができない。
　そして、引用発明のＩＣメモリの「チップイネーブル回路」は本願発明では特に規定していない「データを出力バッファにロードさせるための指示信号」を発生する回路（遅延回路）をも有した「電子メモリの出力段のための同期装置」に相当するものと認められる。
　
三、　したがって、本願発明は引用刊行物１に記載された発明に基いて当業者が容易に発明することができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。