【事件の表示】
　平成　６年特許願第１５６９２７号「半導体記憶装置」拒絶査定に対する審判事件［平成　８年　２月　２日出願公開、特開平　８−　３１１８０］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明      
　本願は、平成６年７月８日の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１５年８月７日付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「【請求項１】アドレス信号を取り込みラッチするアドレスバッファと、アドレスバッファからのアドレス信号をデコードするデコーダと、デコーダ出力を増幅してワード線を駆動するワードドライバと、ワード線によって選択されたメモリセル内の信号を取り出すデータ線と、データ線の信号を検出するセンスアンプと、センスアンプで検出した信号を増幅するメインアンプと、信号を外部へデータとして出力する出力バッファとを少なくとも具備し、外部から入力されるクロック信号に同期してアドレス入力及びデータ信号の出力を行う同期式の半導体記憶装置において、
　前記クロック信号に同期してループ内から位相の異なる複数の制御信号を出力するフェーズロックトループから成る制御信号発生回路を有し、少なくともアドレスバッファ、デコーダ、データ線、センスアンプ、メインアンプ及び出力バッファに対し、それぞれ前記位相の異なる制御信号を供給し、予め前記アドレスバッファ及びデコーダのプリチャージと、データ線、センスアンプ、メインアンプ及び出力バッファのイコライズとをそれぞれ前記制御信号により行い、
　前記アドレス信号が前記クロック信号に同期して前記アドレスバッファに入力されてから前記アドレス信号に対応して取り出された前記メモリセル内の信号が前記出力バッファに届くまでの時間の最大と最小の差によって、前記クロック信号の周期が制限されないことを特徴とする半導体記憶装置。」
　　
２．引用例に記載されている発明
　これに対して、当審の平成１５年６月１０日付けの拒絶の理由に引用した、特開平５−１４４２６９号公報（平成５年６月１１日出願公開。以下、「引用例１」という。）には、図１、図２及び図３に関して、下記（ａ）〜（ｉ）の記載がなされている。
（ａ）【０００３】
　【従来の技術】従来、スタティックＲＡＭのなかにはクロック同期式スタティックＲＡＭ（以下、ＳＴＲＡＭ）がある。ＳＴＲＡＭはクロック信号に同期して読み出し及び書き込み等、各種動作を行うようになっている。
（ｂ）【０００４】
　【発明が解決しようとする課題】しかしながら、ＳＴＲＡＭにおいては、アクセスタイムより速いサイクルでの動作は保証することができない。つまり、ＳＴＲＡＭの高速化は高速のワークステーションのメモリや、大型コンピュータに使用されるキャシュメモリ等に使用される上で解決しなければならない大きな問題となっている。
（ｃ）【０００６】
　【課題を解決するための手段】図１は本発明の原理説明図である。アドレスデコーダ回路部１は前段に入力レジスタ回路２が設けられ、同入力レジスタ回路２を介してアドレスデータを入力する。選択レジスタ回路３はアドレスデコーダ回路部１とメモリセルアレイ回路部４との間に接続され、アドレスデコーダ回路部１が選択した選択信号を保持する。メインセンスアンプ回路部５は駆動レジスタ回路６の保持した内容に基づいてメモリセルアレイ回路部４から読み出された所定のメモリセルのデータを増幅する。出力レジスタ回路７はメインセンスアンプ回路部５の出力側に設けられ、同アンプ回路部５が出力したデータを保持し、次段のデータ出力回路部８に出力する。
（ｄ）【０００７】
　同期信号生成回路９は基本クロック信号ＣＬＯＣＫに基づいてそれぞれ順次遅延して出力される第１〜第４クロック信号Ａ〜Ｄを生成する。そして、もっと早く出力される第１クロック信号Ａを入力レジスタ回路２に出力して同回路２を動作させアドレスデータを保持させる。つぎに遅れて出力される第２クロック信号Ｂを選択レジスタ回路３に出力して同選択レジスタ回路３を前記入力レジスタ回路２より遅れて動作させ、アドレスデコーダ回路部１が前記アドレスデータに基づいて出力する選択信号を保持させる。
（ｅ）【０００８】
　つぎに遅れて出力される第３クロック信号Ｃを駆動レジスタ回路６に出力し、前記選択レジスタ回路３より遅れて該アンプ回路部５を活性化させ、前記選択信号に基づいて選択し読み出されたメモリセルアレイ回路部４のメモリセルのデータを増幅させる。そして、最後に出力される第４クロック信号Ｄを出力レジスタ回路７に出力して前記メインセンスアンプ回路部５から出力されるデータを保持しデータ出力回路部８に出力する。
（ｆ）【０００９】
　【作用】従って、本発明によれば同期信号生成回路９によって出力される第１〜第４クロック信号Ａ〜Ｄによって対応する各回路２，３，６，７を介して各回路部１，４，５，８が順次タイミングをずらしながら動作する。その結果、前記クロック信号ＣＬＯＣＫに同期してアドレスデータを入力すれば、同クロック信号のサイクルでデータ読み出しが可能となる。
（ｇ）【００１０】
　【実施例】以下、本発明を具体化した一実施例を図２〜図１２に従って説明する。…（略）…各入力レジスタ２０は図３に示す。…（略）…トランジスタＴ８とからなる保持回路部とから構成されている。
（ｈ）【００１５】
　なお、前記第１クロックＡは同期信号生成回路によって生成される。この同期信号生成回路は図２に示すようにチョッパ回路２３，レベル変換回路２４及び３個の遅延回路２５〜２７から構成されている。チョッパ回路２３は公知の回路であって、図５に示すように基本クロックＣＬＯＣＫを入力し、その立ち上がりに応答してＨレベルに立ち上がり、同クロックＣＬＯＣＫが立ち下がるより速い所定時間にＬレベルに立ち下がる第１クロックＡを出力する。そして、このクロックＡは前記入力レジスタ２０に出力されるとともに、レベル変換回路２４にてＥＣＬレベルからＴＴＬレベルの第１クロックＡにレベル変換されて遅延回路２５に出力される。
（ｉ）【００２２】
　アドレスデコーダ２２はロウアドレスデコーダ部とコラムアドレスデコーダ部とから構成されている。そして、アドレスデータをデコードし、ロウアドレスデコーダ部は複数のグローバルワード線ＧＷＬのなかから１つ選択されるとともに、複数のローカルワード線ＬＷＬのなかから１つ選択される。また、コラムアドレスデコーダ部は複数のブロック選択線ＢＳＬのなかから１つを選択する。　
　そして、摘記した（ｇ）から、入力レジスタ回路２には、ラッチ機能が備わっていることは明らかであり、また、上記引用例１においても、選択されたメモリセル内の信号を取り出すためのデータ線は当然備えられているものと認めらる。そして、入力レジスタ２に供給される第１クロック信号Ａは、アドレスデータの転送制御用として供給され、また、選択レジスタ３に供給される第２クロック信号Ｂは、デコードされた結果信号の転送制御用として供給され、また、駆動レジスタ回路６には、第３クロック信号Ｃが、メモリセルから読み出したデータの転送制御用として供給され、また、出力レジスタ回路７には、第４クロック信号Ｄが、センスアンプで増幅された読出データの転送制御用として供給されているから、上記引用例１には、
　アドレスデータを取り込みラッチする入力レジスタ回路（２）と、該入力レジスタ回路（２）からのアドレスデータをデコードするアドレスデコーダ回路部（１）と、該アドレスデコーダ回路部（１）からのデコーダ信号を保持してワード線を駆動する選択レジスタ回路（３）と、ワード線によって選択されたメモリセル内の信号を取り出すデータ線と、該データ線の信号を検出保持する駆動レジスタ回路（６）と、該駆動レジスタ回路（６）で検出保持した信号を増幅するメインセンスアンプ回路（５）と、出力レジスタ回路（７）を介して、信号を外部へデータとして出力するデータ出力回路（８）とを具備し、入力される基本クロック信号（ＣＬＯＣＫ）に同期してアドレス入力及びデータ信号の出力を行う同期式の半導体記憶装置において、
　前記基本クロック信号（ＣＬＯＣＫ）を遅延回路によって順次遅延させて位相の異なるクロック信号を発生する同期信号生成回路（９）を有し、
　上記入力レジスタ回路（２）、上記選択レジスタ回路（３）、上記駆動レジスタ回路（６）及び上記出力レジスタ回路（７）に対し、それぞれ前記位相の異なるクロック信号をそれぞれ信号の転送用として供給する半導体記憶装置、に関する発明（以下、「引用例１記載発明」という。）が記載されている。
　また、当審の平成１５年６月１０日付けの拒絶の理由に引用した、信学技報Ｖｏｌ．９４，Ｎｏ．７３（ＳＭＤ９４−３２）、P.69−76「ＰＬＬによるクロック比例タイミング発生回路を搭載した２２０ＭＨｚパイプライン動作の１６Ｍｂ　ＢｉＣＭＯＳ　ＳＲＡＭ」（１９９４−５）（以下、「引用例２」という。）には、図７、図８及び図９に関して、下記（ｊ）〜（ｌ）の記載がなされている。
（ｊ）図７にＰＬＬの構成図を示す。チャージポンプ型ＰＬＬ構成でＶＣＯからクロックを取り出す。（第７３頁左欄３行〜５行）
（ｋ）図８にＰＬＬを構成しているＶＣＯクロック発生回路の回路図を示す。…（略）…さらに、クロック基準エッジをまたぐパルスも発生可能である。（第７３頁左欄６行〜右欄９行）
（ｌ）本ＰＬＬ内部クロック発生回路により得られる各クロックを図９に示す。…（略）…このパルスはイコライズパルス、入力バッファの電流制御に用いる。（第７３頁右欄１０行〜７４頁左欄第４行）
　上記（ｊ）、（ｋ）の記載事項から、引用例２には、
　半導体記憶装置の外部から供給される動作用のクロック信号を、フェーズロックトループから成るＰＬＬ内部タイミング発生回路に供給して、該ＰＬＬ内部タイミング発生回路によって、位相の異なる複数の複数のパルス信号を生成することが記載されており、
　また、上記（ｌ）の記載事項から、引用例２には、
　フェーズロックトループから成るＰＬＬ内部タイミング発生回路で発生した位相の異なる複数のパルス信号のいずれかの信号によって、半導体記憶装置を構成する回路部をイコライズすることが記載されている。
　
３．本願発明と引用例記載発明との対比
　本願発明（以下、「前者」という。）と引用例１記載発明（以下、「後者」という。）とを対比すると、後者の「入力レジスタ回路（２）」は、アドレス信号を取り込みラッチするものであるから、前者の「アドレスバッファ」と同等の機能を有するアドレスバッファといえる。
　また、後者の「アドレスデコーダ回路部（１）」は、アドレス信号をデコードするものであるから、前者の「デコーダ」と同等の機能を有するデコーダといえる。
　また、後者の「選択レジスタ回路（３）」と、前者の「ワードドライバ」とは、いずれもメモリセル選択線を駆動するものであるから、メモリセル選択線の駆動回路といえる。
  また、後者の「駆動レジスタ回路（６）」は、メモリセルから読み出されてデータ線に送出された信号の検出保持をしているので、前者の「センスアンプ」と同等の機能を有するセンスアンプといえる。
　また、後者の「メインセンスアンプ回路（５）」は、「駆動レジスタ回路（６）」で検出保持した信号を増幅しているので、前者の「メインアンプ」と同等の機能を有するメインアンプといえる。
　また、後者の「データ出力回路（８）」は、「メモリセル」から読み出した信号を外部へデータとして出力しているので、前者の「出力バッファ」と同等の機能を有する出力バッファといえる。
　また、後者の「基本クロック信号（ＣＬＯＣＫ）」は、同期式の半導体記憶装置を動作させるクロック信号であるから、前者の「クロック信号」と同等の機能を有するクロック信号といえる。
　また、後者の「同期信号生成回路（９）」と、前者の「制御信号発生回路」は、いずれも「クロック信号」に同期している位相の異なる複数の制御信号（クロック信号）を出力する制御信号の発生回路といえる。
　したがって、両者の発明は共に、
「アドレス信号を取り込みラッチするアドレスバッファと、アドレスバッファからのアドレス信号をデコードするデコーダと、デコーダ出力を得てワード線を駆動するワード線の駆動回路と、ワード線によって選択されたメモリセル内の信号を取り出すデータ線と、データ線の信号を検出するセンスアンプと、センスアンプで検出した信号を増幅するメインアンプと、信号を外部へデータとして出力する出力バッファとを具備し、入力されるクロック信号に同期してアドレス入力及びデータ信号の出力を行う同期式の半導体記憶装置において、
　クロック信号から位相の異なる複数の制御信号を出力する制御信号の発生回路を有し、
　すくなくともアドレスバッファ、センスアンプ及び出力バッファに対し、それぞれ前記位相の異なる制御信号を供給する半導体記憶装置。」である点で一致し、以下の点で相違しているものと認められる。
［相違点１］
　前者では「駆動回路」が増幅機能を有する「ワードドライバ」であるのに対して、後者では「駆動回路」が「選択レジスタ（３）」であり、増幅機能を有しているか否か明確でない点。
［相違点２］
　前者では「制御信号の発生回路」を「フェーズロックトループから成る制御信号発生回路」とし、該「フェーズロックトループから成る制御信号発生回路」に外部からクロック信号を供給しているのに対して、後者では「制御信号の発生回路」が「遅延回路」によって構成された「同期信号生成回路（９）」であり、「基本クロック信号（ＣＬＯＣＫ）」が外部から供給されているか否か明確でない点。
［相違点３］
　前者では、「制御信号」によって、「アドレスバッファ」及び「デコーダ」の「プリチャージ」と、「データ線」、「センスアンプ」、「メインアンプ」及び「出力バッファ」の「イコライズ」を行なうように構成しているのに対して、後者では、前者の「アドレスバッファ」に相当する「入力レジスタ回路（２）」に対して、「位相の異なるクロック信号」をアドレスデータの転送用として供給しており、該「位相の異なるクロック信号」をプリチャージやイコライズの制御信号として利用することが記載されていない点。
［相違点４］
　前者では、「アドレス信号」が「クロック信号」に同期して「アドレスバッファ」に入力されてから上記「アドレス信号」に対応して取り出されたメモリセル」内の「信号」が上記「出力バッファ」に届くまでの時間の最大と最小の差によって、上記「クロック信号」の周期が制限されないように構成しているのに対して、後者では、このような構成になっているか否か明確でない点。
　
４．当審の判断
［相違点１］について
　ワード線を駆動するのに増幅機能を有するワードドライバを用いることは、従来周知の技術事項であるから（もし、必要ならば特開平５−５４６４９号公報の図５を参照）、後者の「選択レジスタ（３）」に代えて、幅機能を有するワードドライバを用いて本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　よって、上記相違点１を格別なものとは認めることができない。
［相違点２］について
　半導体記憶装置において、該半導体記憶装置の外部から供給される動作用のクロック信号を、フェーズロックトループから成るＰＬＬ内部タイミング発生回路に供給して、該ＰＬＬ内部タイミング発生回路によって、位相の異なる複数の複数のパルス信号を生成することは、上記引用例２に記載されており、引用例１記載発明の「遅延回路」によって構成された「同期信号生成回路（９）」に代えて、上記引用例２の、「動作用のクロック信号が半導体記憶装置の外部から供給されるフェーズロックトループから成るＰＬＬ内部タイミング発生回路」を採用することに格別の困難性があるとは認められない。
　よって、上記相違点２を格別なものとは認めることができない。
［相違点３］について
　半導体記憶装置において、アドレスデコーダをプリチャージすることは従来周知の技術事項であり（もし、必要ならば特開平３−２３５９２号公報の第１２図を参照）、またアドレスバッファをプリチャージすることも当業者が必要に応じて適宜為し得る程度の事項であり、高速化を目的として、アドレス信号を取り込むためのクロック信号よりも所望の時間だけ遅れた時間に発生されるクロック信号によってビット線をプリチャージすることは従来周知の事項である（もし必要ならば、特開平５−２１０９８３号公報の図７を参照）。そして、半導体記憶装置において、データ線と、第１のセンス増幅器、該第１のセンス増幅器の出力を更に増幅する第２のセンス増幅器及び該第２のセンス増幅器の出力を外部に送出するための出力バッファ緩衝増幅器を備え、これらの各部をメモリの読み出しに備えてイコライズすることは従来周知の技術事項であり（もし、必要ならば特開平３−４４８９１号公報の第１図を参照）、また、フェーズロックトループから成るＰＬＬ内部タイミング発生回路で発生した位相の異なる複数のパルス信号のいずれかの信号によって、半導体記憶装置を構成する回路部をイコライズすることが上記引用例２に記載されているから、後者の「位相の異なるクロック信号」によって、「入力レジスタ回路（２）」及び「アドレスデコーダ回路部（１）」のプリチャージを行い、「データ線」、「駆動レジスタ回路（６）」、「メインセンスアンプ回路（５）」及び「データ出力回路部（８）」のイコライズを行なうようにして、前者のように構成することは当業者が容易に想到し得る程度のものと認められる。
　よって、上記相違点３を格別なものとは認めることができない。
［相違点４］について
　前者において、「アドレス信号」が「クロック信号」に同期して「アドレスバッファ」に入力されてから上記「アドレス信号」に対応して取り出されたメモリセル」内の「信号」が上記「出力バッファ」に届くまでの時間の最大と最小の差によって、上記「クロック信号」の周期が制限されない理由は、明細書の段落００１７及び００１８の記載から、図２の（ａ）のように、アドレスバッファ（３）と出力バッファ（９）に対して、同一の内部クロックΦ０を与えることに代えて、図１のように、半導体メモリチップを構成する「アドレスバッファ」（３）…「データ線」（６）…「出力バッファ」（９）に対して、それぞれ位相の異なる制御信号パルス（Φ１…Φ４…Φ７）を与えるからに他ならず、後者においても、「半導体記憶装置」を構成する「入力レジスタ回路（２）」…「データ線」…「出力レジスタ回路（７）」の対して、それぞれ位相の異なるクロック信号を与えているので、「アドレスデータ」が「クロック信号」に同期して「入力レジスタ回路（２）」に入力されてから上記「アドレス信号」に対応して取り出された「メモリセル」内の「信号」が上記「出力レジスタ回路（７）」に届くまでの時間の最大と最小の差によって、上記「クロック信号」の周期が制限されないものと認められるから、上記相違点４は実質的なものではない。
　そして、前者の作用効果も、後者及び引用例２に記載された発明の奏し得る効果から当業者が容易に予測できる範囲内のものである。
　
５．意見書の主張に対する検討
　審判請求人は、平成１５年８月７日付けの意見書において、「（iii）引用例１と２の組み合わせ
　拒絶査定時の認定では、引用例１に記載される通常のパイプライン構成のＳＲＡＭに引用例２に記載されるＰＬＬによるタイミングの発生・供給を適用したものであり、容易想到とするが、本願発明の構成であるＰＬＬまたはＤＬＬにより制御信号（内部クロック信号）を発生させることで初めて外部クロックの周期を短縮するという顕著な効果を得ることができるのであり、そのような効果を得ることができず、またできないことについての認識のない引用例１記載の発明と、「通常のパイプライン構成のＳＲＡＭ」に否定的であってＰＬＬを別の目的のためにのみ使用している引用例２記載の発明とを組み合わせることはできないものと思料する。
　また、今回の拒絶理由通知における拒絶理由には承服できない。「メモリ回路をパイプライン的に動作させることのできるクロック信号であることは明らかであるので、アドレス信号がクロック信号によってアドレスバッファに入力されてから、メモリセルから読み出されたデータが出力バッファに届くまでの最大と最小の差によってクロック信号の周期は制限されないものと認められる」との認定は誤認であり、その理由は先に説明した通りである。したがって、本願は拒絶理由に該当せず、特許されるべきものである。」と述べている。
　しかしながら、引用例１及び２は、いずれもクロック同期式のＳＲＡＭに関するものであって、これらの文献に記載されている技術思想を組み合わせることに格別の困難性があるとは認められず、また、引用例２の図７，図８，図９の記載から、引用例２に記載されているＰＬＬ（図７）は、外部クロックからメモリ内部で利用する位相の異なる各種クロックを生成していることは明らかであるから、上記の「本願発明の構成であるＰＬＬまたはＤＬＬにより制御信号（内部クロック信号）を発生させることで初めて外部クロックの周期を短縮するという顕著な効果を得ることができるのであり、そのような効果を得ることができず、またできないことについての認識のない引用例１記載の発明と、「通常のパイプライン構成のＳＲＡＭ」に否定的であってＰＬＬを別の目的のためにのみ使用している引用例２記載の発明とを組み合わせることはできないものと思料する」という主張は採用することができない。
　また、４．当審の判断の［相違点４］について、で述べたとおりであるから、上記の「また、今回の拒絶理由通知における拒絶理由には承服できない。「メモリ回路をパイプライン的に動作させることのできるクロック信号であることは明らかであるので、アドレス信号がクロック信号によってアドレスバッファに入力されてから、メモリセルから読み出されたデータが出力バッファに届くまでの最大と最小の差によってクロック信号の周期は制限されないものと認められる」との認定は誤認であり、その理由は先に説明した通りである。」という主張も採用することができない。
　
６.むすび
　以上のとおりであるから、本願発明は上記引用例１記載発明及び引用例２に記載された発明から当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。