【事件の表示】
　平成　９年特許願第３４９３５１号「半導体メモリ装置用ロウデコーダ」拒絶査定に対する審判事件［平成１０年　７月３１日出願公開、特開平１０−１９９２４６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年１２月１８日（パリ条約による優先権主張１９９６年１２月３１日、韓国）の出願であって、平成１３年６月１５日付で拒絶査定がなされ、これに対し、同年９月２５日に拒絶査定に対する審判請求がなされるとともに、同年１０月２５日付けで手続補正がなされたものである。
　
　
２．平成１３年１０月２５日付けの手続補正（以下、「本件補正」という。）について
［補正却下の決定の結論］平成１３年１０月２５日付の手続補正を却下する。
［理由］本件補正により、特許請求の範囲の請求項１は、
「ロウアドレスプリデコーダからの出力信号に応答し、多重ビットのプルアップ及びプルダウン信号対を発生させるプルアップ信号発生手段及びプルダウン信号発生手段と、
　前記プルアップ信号発生手段及びプルダウン信号発生手段により、一ビットずつの前記プルアップ及びプルダウン信号対が印加される一定数のワードライン駆動手段から構成された複数のワードライン駆動手段ブロックとを備えるが、
　前記複数のワードライン駆動手段ブロックの中の一部は、一つの伝送ラインを介して同一のプルダウン信号を印加することを特徴とする半導体メモリ装置用ロウデコーダ。」
と補正された。
　上記補正は、請求項１に記載した発明を特定するために必要な事項である「プルアップ」及び「プルダウン信号」について「多重ビットの」という限定を付加し、同じく「プルアップ信号発生手段及びプルダウン信号発生手段」によって発生されて「ワードライン駆動手段」に印加される「プルアップ及びプルダウン信号対」のビット数を「一ビットずつ」と限定し、また、上記「ワードワイン駆動手段」の総数を「一定数」と限定するものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
（１）引用例に記載された発明
　原査定の拒絶の理由に引用された特開平７−１３０１７３号公報（以下、「引用例」という。）には、図７に関して、以下の記載がなされている。
（イ）図７はこの分割デコード方式の半導体メモリ装置の要部構成を示すブロック図である。複数のメモリセルＭＣmn（ｍ，ｎは０を含む整数）からなるメモリセルアレイは、ワード線を分断する方向に複数グループ（ブロック）に分割されている。メモリセルアレイのワード方向には夫々ワード線ＷＬmnが設けられており、これ等ワード線の各々は分断されている。（段落０００４）
（ロ）これ等各分断ワード線を駆動するためのワード線駆動回路２ａ〜２ｅ，３ａ〜３ｅ，４ａ〜４ｅが、各ブロックの両側に夫々配置されている。そして、各ワード線は交互にワード線駆動回路２ａ〜２ｅ，３ａ〜３ｅ，４ａ〜４ｅに夫々接続されている。（段落０００５）
（ハ）各ワード線mnとビット線ＢＬi （ｉは０を含む整数）との交点に各メモリセルが夫々配置されている。ビット線ＢＬ0 とＢＬ1 とのデータを検知増幅するためにセンスアンプ６ａが、ビット線ＢＬ2 とＢＬ3 とのデータを検知増幅するためにセンスアンプ６ｂが夫々設けられている。他のビット線とセンスアンプとの関係も同様である。（段落０００６）
（ニ）行デコーダ１は外部アドレスをデコードして複数のワード線駆動回路を選択的に活性制御するもので、そのためにこの行デコーダ１からはワード線駆動回路選択信号ＷＬＰ0 〜ＷＬＰ2 とその相補信号であるワード線リセット信号ＷＬＰ0'〜ＷＬＰ2'とがワード線駆動回路２ａ〜２ｅ，３ａ〜３ｅ，４ａ〜４ｅの各々に送出されている。
　また、図８に関して、以下の記載がなされている。
（ホ）ワード線駆動回路は、図８に回路２ａを代表して示す如く、セルフブート型の駆動回路２台で構成されている。（段落００１１）
（ヘ）例えば、Ｎ型トランジスタＱＮ8 ，ＱＮ8'がオフ状態になって、信号ＷＬＰ0によって節点Ｎ1 ，Ｎ1'が接地電位から電源電位よりＮ型トランジスタＱＮ4 ，ＱＮ4'のしきい値電圧を引いた値まで上がった後、図示せぬ昇圧回路によって昇圧された信号ＲＡ0 によって、トランジスタのセルフブートが発生してＮ1 の電位が昇圧されたＲＡ0よりもさらに高い電位に上昇し、ワード線ＷＬ00が信号ＲＡ0 と同じ電位まで上昇する。（段落００１２）
（ト）このとき、他のワード線駆動回路２ａだけでなく２ｃ，２ｅでも同様にして信号ＷＬ01，ＷＬ02，ＷＬ03の電位が上昇しメモリセルＭＣ00，ＭＣ01，ＭＣ02，ＭＣ03が選択される。（段落００１３）
　また、図９に関して、以下の記載がなされている。
（チ）図９は上述した図７に示した回路のうちワード線に対して電流供給を行うワードドライバ回路の要部構成を詳細に示す回路図である。（段落００１４）
（リ）本従来例はアドレス信号によって選択されるデコーダ部１とワード線をドライブする複数のドライバ部より構成されるもので、図にはドライバ２ａ，２ｃの各１部が示されている。また、本従来例の構成はメモリセルの各ワード線に対してそれぞれ設けられるものであるが、ここでは特定のワード線ＷＬ（ＷＬ00）及びＷＬ’（ＷＬ01，ＷＬ02）についてのみ示している。（段落００１５）
　そして、上記（ロ）の記載において、ワード線駆動回路２ａ〜２ｅ，３ａ〜３ｅ，４ａ〜４ｅの総数は一定数であることは明らかであるから、上記（イ）〜（リ）の記載から、上記引用例には、
　多重ビットのワード線駆動回路選択信号（ＷＬＰ0〜ＷＬＰ2）及びワード線リセット信号（ＷＬＰ0'〜ＷＬＰ2'）対を発生させる行デコーダ（１）内のトランジスタ（ＱＰ１、ＱＮ１〜ＱＮ３）及びインバータ（ＩＮＶ１）と、
　前記行デコーダ（１）内のトランジスタ（ＱＰ１、ＱＮ１〜ＱＮ３）及びインバータ（ＩＮＶ１）により、一ビットずつの前記ワード線駆動回路選択信号及びワード線リセット信号対が印加される、一定数のワード線駆動回路（２ａ,…２ｅ，３ａ,…３ｅ，４ａ，…４ｅ）から構成された複数のワード線駆動回路ブロックとを備えるが、
　前記複数のワード線駆動回路ブロックの中の全てに、一つの伝送ライン（ＷＬＰ0'）を介して同一のワード線リセット信号を印加する半導体メモリ装置用ロウデコーダ、に関する発明（以下、「引用例記載発明」という。）が記載されている。
　
（２）対比
　そこで、本願補正発明と引用例記載発明とを比較すると、引用例記載発明の「ワード線駆動回路選択信号」は、トランジスタ（ＱＮ７、ＱＮ７’）をオンさせて分割ワード線（ＷＬ00、ＷＬ20）の電位をハイレベルにする機能を有しているので、本願補正発明の「プルアップ」信号に相当し、引用例記載発明の「ワード線リセット信号」は、トランジスタ（ＱＮ８、ＱＮ８’）をオンさせて分割ワード線（ＷＬ00、ＷＬ20）の電位をローレベルにする機能を有しているので、本願補正発明の「プルダウン信号」に相当する。したがって、引用例記載発明の「ワード線駆動回路選択信号」を発生する「インバータ（ＩＮＶ１）」は、本願補正発明の「プルアップ信号発生手段」に相当し、引用例記載発明の「ワード線リセット信号」を発生する「トランジスタ（ＱＰ１、ＱＮ１〜ＱＮ３）」は、本願補正発明の「プルダウン信号発生手段」に相当する。
　また、引用例記載発明の「ワード線駆動回路」はその機能からみて、本願補正発明の「ワードライン駆動手段」に相当することは明らかであるから、両者の発明は、
「多重ビットのプルアップ及びプルダウン信号対を発生させるプルアップ及びプルダウン信号発生手段と、
　前記プルアップ及びプルダウン信号発生手段により、一ビットずつの前記プルアップ及びプルダウン信号対が印加される一定数のワードライン駆動手段から構成された複数のワードライン駆動手段ブロックとを備えるが、
　前記複数のワードライン駆動手段ブロックの中は、一つの伝送ラインを介して同一のプルダウン信号を印加する半導体メモリ装置用ロウデコーダ。」である点で一致し、以下の点で相違しているものと認められる。
［相違点ａ］
　本願補正発明では、ロウアドレスプリデコーダでプリデコードしたアドレス信号をプルアップ信号発生手段及びプルダウン信号発生手段に供給するように構成しているのに対して、引用例記載発明では、ロウアドレスプリデコーダを用いてロウアドレスをプリデコードしてから処理する旨の記載がなされていない点。
［相違点ｂ］
　本願補正発明では、複数個のワードライン駆動手段ブロックの中の一部に、一つの伝送ラインを介して同一のプルダウン信号を印加するように構成しているのに対して、引用例記載発明では、複数個のワードライン駆動手段ブロックの中の全てに、一つの伝送ラインを介して同一のプルダウン信号を印加するように構成している点。
　
（３）判断
［相違点ａ］について
　ロウアドレスプリデコーダによってロウアドレス信号をプリデコードすることは半導体メモリ装置において従来周知の技術事項であるから（もし、必要ならば、特開平６−３０２１８６号公報あるいは特開平７−１６１１８３号公報を参照されたい）、引用例記載発明にロウアドレスプリデコーダを付加して本願補正発明のように構成することは、当業者が容易に想到し得る程度のものと認められる。
［相違点ｂ］について
　一つの伝送ラインを介して同一のプルダウン信号を印加する際に、複数個のワードライン駆動手段ブロックの中の一部にのみ印加するように構成する事による格別の作用効果は認められず、このように構成することは当業者がその必要に応じて適宜為し得る程度のものと認められ、上記［相違点ｂ］を格別なものとすることはできない。
　そして、本願補正発明の奏し得る作用効果も、引用例記載発明から当業者が容易に予測できる範囲のものである。
　したがって、本願補正発明は、引用例記載発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（４）むすび
　以上のとおり、本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に違反するものであり、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下されるべきものである。
　
　
３．本願発明について
　平成１３年１０月２５日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、同項記載の発明を「本願発明」という。）は、平成１２年５月２４日付手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
「ロウアドレスプリデコーダからの出力信号に応答し、複数個のワードライン駆動手段のそれぞれにプルアップ信号を印加するプルアップ信号発生手段と、
　前記ロウアドレスプリデコーダからの出力信号に応答し、複数個のワードライン駆動手段のそれぞれにプルダウン信号を印加するプルダウン信号発生手段を備え、
　前記複数個のワードライン駆動手段中一部は、一つの伝送ラインを介して同一のプルダウン信号を印加することを特徴とする半導体メモリ装置用ロウデコーダ。」
　
（１）引用例に記載された発明
　原査定の拒絶の理由に引用された引用例、および、その記載事項は、前記「２．（１）」に記載したとおりである。
　
（２）対比・判断
　本願発明は、前記２．で検討した本願補正発明から「プルアップ」及び「プルダウン信号」の限定事項である「多重ビットの」という構成を省き、「プルアップ信号発生手段及びプルダウン信号発生手段」によって発生されて「ワードライン駆動手段」に印加される「プルアップ及びプルダウン信号対」のビット数を限定事項である「一ビットずつ」という構成を省き、「ワードワイン駆動手段」の限定事項である「一定数」という構成を省いたものである。
　してみると、本願発明の構成要件を全て含む本願補正発明が、前記「２．（３）」に記載したとおり、引用例記載発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例記載発明に基づいて、当業者が容易に発明をすることができたものといわざるをえない。
　
（３）むすび
　以上のとおり、本願発明は、引用例記載発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。