【事件の表示】
　平成１０年特許願第３５１８８６号「乗算回路及び方法」拒絶査定に対する審判事件［平成１２年　６月２３日出願公開、特開２０００−１７２４８７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
【1】  本願は、平成10年12月10日の出願であって、その発明を特定するために必要な事項は、平成12年8月7日付手続補正書により補正された特許請求の範囲の請求項1乃至3に記載されたものであって、その請求項1に記載された発明は次のとおりのものと認められる。
「ｎビット（ｎは正の整数）の乗数シフトレジスタと部分積部と加算部と（ｍ＋１）ビット（ｍは正の整数）の乗算レジスタと（ｎ-１）ビットの乗算シフトレジスタとを有する乗算回路において、
　前記乗数シフトレジスタは、ｎビットの乗数をビット分割して保持する少なくとも２つの乗数分割保持シフトレジスタで構成し、かつ、これらの乗数分割保持シフトレジスタの各々がクロック信号に同期してＬＳＢへ１ビットずつシフトし、
　前記部分積部は、前記乗数分割保持シフトレジスタの各々のＬＳＢとｍビットの被乗数の各ビットとを論理積し、
　前記加算部は、前記部分積部の出力と前記乗算レジスタの値とを加算し、
　前記乗算レジスタは、前記加算部の出力を保持し、
　前記乗数シフトレジスタは、前記乗算レジスタのＬＳＢの値をシリアルに受けることで、乗算結果の下位ビットを保持することを特徴とする乗算回路。」
【2】  これに対して、原査定の拒絶の理由に引用された特開平6-214760号公報（以下、「引例1」という。）には
（イ）図１に示すように、記憶レジスタ即ちラッチ3と、およびシフトレジスタ5が、オペランドのAとBをそれぞれ格納するために用意される。シフトレジスタ7 は、部分積Pを格納するために用意される。AND（論理積）ゲート9 と算術論理演算装置(「ALU」)11が、必要とされるハードウェアを完全なものにしている。ANDゲート9 として図１に示す単一ゲートは、便宜上使用した表現である。現実には、オペランドA内のビット数がn個で、n個のANDゲートのアレーを使用する。これらの各ゲートは、２入力の一つで、オペランドA の対応するビットを受け取る。ゲートのもう一つの入力で、各ゲートの全ては同じ制御ビット、すなわちレジスタ５の最下位ビット(「LSB」)を受け取る。このように、ANDゲート9 は一緒に、並列に、ラッチ3内のオペランドAの全ビットを受け取る。ANDゲート9にはn 本の出力線があり、レジスタ5のLSBが「1」 である時、その出力線はラッチ3のnビットを伝達し、その他の時、その出力線は「0」を伝達する。ALU11には前記のANDゲート9の n本 の出力に対してn本の入力があり、また別のn本の入力の組では、レジスタ7 から部分積Pも受け取る。（段落【０００５】、図1）
（ロ）図１に示すハードウェアの動作は、図２のフローチャートに従って進行する。ステップ21で、ラッチ７をゼロに初期化し、そしてオペランドのAとBをラッチ３とレジスタ5のそれぞれへロードする。ステップ23でレジスタ5のLSBが「1」であると判定すると、ALU11の入力にラッチ３の内容Aを置くためにANDゲート9が開いて、そしてステップ25によって、ALU11はレジスタ7のPをラッチ3 のAに加算する。その演算結果をステップ27によってレジスタ7 内に戻し置き、このようにしてP の新しい値を構成する。しかし、レジスタ5のLSBが「0」であると、ANDゲート9は閉じて、「0」をALU11へのゲート出力に置く。この「0」の値をステップ26によってPに加算する。したがって、ステップ26と27でレジスタ7内のPの値は変化しない。ステップ27を実行すると、ステップ29でレジスタ5と7の内容を右へ、すなわちLSBの方へ１ビットずつシフトする。また、レジスタ7のLSBをレジスタ5の最上位ビット(「MSB」) へと連結するので、このステップの一部として、ゼロをレジスタ7のMSBへとシフトする。そしてレジスタ7のLSBを、レジスタ5のMSB内へシフトする。レジスタ5のLSBは、桁外れして桁落ちされる。（段落【０００６】、図1、図2）
（ハ）ステップ31で判定しながら、ステップ23、25または26、27そして29のシーケンス（一連の動作）をn回発生すると、その乗算の積はレジスタの5と7に格納される。（段落【０００７】、図1）と記載されている。
　また、特開平4-256017号公報（以下、「引例2」という。）には
（ニ）この図１４において、入力端子ＩＮ１及びＩＮ２には夫々入力データの偶数ビット及び奇数ビットのデータをシリアルに供給し、第１の入端子ＩＮ１をアンドゲート２３〜２６の一方の入力端子に共通に接続し、これらアンドゲート２３〜２６の他方の入力端子に夫々係数データＣｊ〜Ｃｊ＋３を供給する。また、２入力のデータセレクタ２７〜３２の一方の入力端子に夫々入力端子Ｑ０，Ｒ０，Ｑ１，Ｒ１，Ｑ２，Ｒ２を接続し、データセレクタ２７，２８及びアンドゲート２３の出力を全加算器３３の入力部に供給し、データセレクタ２９，３０及びアンドゲート２４の出力を全加算器３４の入力部に供給し、データセレクタ３１，３２及びアンドゲート２５の出力を全加算器３５の入力部に供給する。（段落【００３９】、図14）
（ホ）また、第２の入力端子ＩＮ２をアンドゲート３６〜３９の一方の入力端子に共通に接続し、これらアンドゲート３６〜３９の他方の入力端子に夫々係数データＣｊ〜Ｃｊ＋３を供給する。そして、全加算器３３の桁上げ出力，全加算器３４の和出力及びアンドゲート３６の出力を全加算器４０の入力部に供給し、全加算器３４の桁上げ出力，全加算器３５の和出力及びアンドゲート３７の出力を全加算器４１の入力部に供給し、全加算器３５の桁上げ出力，アンドゲート２６の出力及びアンドゲート３８の出力を全加算器４２の入力部に供給し、全加算器３３及び４０の和出力を夫々第１の出力端子ＯＵ１及び第２の出力端子ＯＵ２に供給する。また、全加算器４０の桁上げ出力，全加算器４１の和出力及び桁上げ出力，全加算器４２の和出力及び桁上げ出力並びにアンドゲート３９の出力を夫々レジスタ４３Ａ〜４３Ｆを介して出力端子Ｕ２，Ｔ２，Ｕ３，Ｔ３，Ｕ４及びＴ４に供給し、これら出力端子Ｕ２〜Ｔ４を夫々データセレクタ２７〜３２の他方の入力端子にも接続する。（段落【００４０】、図14）と記載されている。
【3】  そこで、請求項1に記載された発明と引例1に記載された発明とを比較すると、引例1に記載された発明の「シフトレジスタ5」、「ANDゲート」、「算術論理演算装置（ALU）」、「シフトレジスタ7」は請求項1に記載された発明の「乗数シフトレジスタ、乗算シフトレジスタ」、「部分積部」、「加算部」、「乗算レジスタ」にそれぞれ相当するから、両者は
「ｎビット（ｎは正の整数）の乗数シフトレジスタと部分積部と加算部と（ｍ＋１）ビット（ｍは正の整数）の乗算レジスタと（ｎ-１）ビットの乗算シフトレジスタとを有する乗算回路において、
　前記乗数シフトレジスタの全体で、ｎビットの乗数を保持し、
　前記部分積部は、前記乗数シフトレジスタからのビットとｍビットの被乗数の各ビットとを論理積し、
　前記加算部は、前記部分積部の出力と前記乗算レジスタの値とを加算し、
　前記乗算レジスタは、前記加算部の出力を保持し、
　前記乗数シフトレジスタは、前記乗算レジスタのＬＳＢの値をシリアルに受けることで、乗算結果の下位ビットを保持することを特徴とする乗算回路。」
である点で一致し、
（1）乗算シフトレジスタが、請求項1に記載された発明のものが、ｎビットの乗数をビット分割して保持する少なくとも２つの乗数分割保持シフトレジスタで構成し、その各々がクロック信号に同期してＬＳＢへ１ビットずつシフトするのに対して引例1に記載された発明のものは1つの乗算シフトレジスタで、ｎビットの乗数を保持し、クロック信号に同期してＬＳＢへ１ビットずつシフトする点、
（2）部分積部が、請求項1に記載された発明のものが、乗算分割保持シフトレジスタの各々のＬＳＢとｍビットの被乗数の各ビットとを論理積するのに対して引例1に記載された発明のものは乗数シフトレジスタのＬＳＢとｍビットの被乗数の各ビットとを論理積する点、で相違する。
【4】  次に、この相違点について検討する。
（1）の相違点について、引例2には、乗算回路において乗数のビットを奇数ビットと偶数ビットに2分割し、その各々が被乗数全体と部分積されることが記載されているから、乗算シフトレジスタを、乗数をビット分割して保持される2つの乗数分割保持シフトレジスタとし、その各々がクロック信号に同期してＬＳＢへ１ビットずつシフトさせることに格別困難性を要しないものと認められる。
（2）の相違点について、引例2には、乗数を2分割し、その各々が被乗数全体と部分積されることが記載されているから、部分積部が乗算分割保持シフトレジスタの各々のＬＳＢとｍビットの被乗数の各ビットとを論理積することに格別困難性を要しないものと認められる。
【5】  したがって、請求項1に記載された発明は、引例1、2に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第29条第2項の規定により特許を受けることができない。
　よって、結論のとおり審決する。