(57)【要約】【課題】ビデオ信号として輝度信号、及び色差信号が入力されても、Ｒ、Ｇ、Ｂの三原色信号が入力されても正しいビデオ信号がディスプレイに入力され、且つビデオ信号がデジタル信号の場合にも対応した表示装置を提供することを目的とする。【解決手段】発色が異なる複数のピクセルで画素が構成される表示パネルと、輝度情報と色差情報を含む輝度色差信号が入力され、該輝度色差信号をピクセルの発光色に応じたＲＧＢ信号に変換するビデオフォーマット変換回路と、ＲＧＢ信号が入力され駆動タイミングに合わせて該ＲＧＢ信号を表示パネルに出力するコントローラとを表示装置に設ける。ビデオフォーマット変換回路により、ＲＧＢ信号と輝度色差信号とを切り替えて表示することができ、コントラストが改善され画質を良くすることができる。ビデオ信号の処理系統をフルデジタル化することができ、ノイズに強い回路構成とすることができる。【選択図】図１
2007086752.tif 000002
【特許請求の範囲】
【請求項１】
発色が異なる複数のピクセルで画素が構成される表示パネルと、
ビデオフォーマット変換回路とを有する表示装置であって、
輝度情報と色差情報を含む輝度色差信号が前記ビデオフォーマット変換回路に入力され、前記ビデオフォーマット変換回路は該輝度色差信号を前記ピクセルの発光色に応じた、前記表示パネルのためのＲＧＢ信号に変換すること
を特徴とする表示装置。
【請求項２】
発色が異なる複数のピクセルで画素が構成される表示パネルと、
ビデオフォーマット変換回路と、
Ｄ／Ａ変換回路とを有する表示装置であって、
輝度情報と色差情報を含む輝度色差信号が前記ビデオフォーマット変換回路に入力され、前記ビデオフォーマット変換回路は該輝度色差信号を前記ピクセルの発光色に応じたデジタル形式のＲＧＢ信号に変換し、
前記Ｄ／Ａ変換回路は前記デジタル形式のＲＧＢ信号を、前記表示パネルのためのアナログ形式のＲＧＢ信号に変換すること
を特徴とする表示装置。
【請求項３】
発色が異なる複数のピクセルで画素が構成される表示パネルと、
ビデオフォーマット変換回路と、
入力切替回路とを有する表示装置であって、
前記ビデオフォーマット変換回路は、輝度情報と色差情報を含む輝度色差信号が入力されるとき、画像信号がＲＧＢ信号又は輝度色差信号のどちらであるかを示すモード信号に応じて、該輝度色差信号を前記ピクセルの発光色に応じたＲＧＢ信号に変換し、
前記モード信号と、ＲＧＢ信号又は前記ビデオフォーマット変換回路から出力されたＲＧＢ信号とが前記入力切替回路に入力され、前記入力切替回路は該モード信号に応じて、前記表示パネルのための、ＲＧＢ信号又は輝度色差信号から変換されたＲＧＢ信号の一方を出力すること
を特徴とする表示装置。
【請求項４】
発色が異なる複数のピクセルで画素が構成される表示パネルと、
信号判別回路と、
ビデオフォーマット変換回路と、
入力切替回路とを有する表示装置であって、
前記信号判別回路は、入力信号が乗せられているバスラインの本数から入力信号がＲＧＢ信号と、輝度情報と色差情報を含む輝度色差信号のどちらであるかを判別してモード信号を生成し、
前記ビデオフォーマット変換回路は前記モード信号に応じて輝度色差信号をＲＧＢ信号に変換し、
モード信号と、ＲＧＢ信号又はビデオフォーマット変換回路から出力されたＲＧＢ信号とが前記入力切替回路に入力され、前記入力切替回路は、前記モード信号に応じて、前記表示パネルのための、ＲＧＢ信号又は輝度色差信号から変換されたＲＧＢ信号の一方を出力すること
を特徴とする表示装置。
【請求項５】
複数のピクセルで画素が構成される表示パネルと、
前記表示パネルに接続されたビデオフォーマット変換回路と、
前記ビデオフォーマット変換回路に接続された入力切替回路とを有すること
を特徴とする表示装置。
【請求項６】
複数のピクセルで画素が構成される表示パネルと、
前記表示パネルに接続された信号判定回路と、
前記信号判定回路に接続されたビデオフォーマット変換回路と、
前記ビデオフォーマット変換回路に接続された入力切替回路とを有すること
を特徴とする表示装置。
【請求項７】
発色が異なる複数のピクセルで画素が構成される表示パネルを有する表示装置の駆動方法であって、
輝度情報と色差情報を含む輝度色差信号がビデオフォーマット変換回路に入力されるとき、画像信号がＲＧＢ信号又は輝度色差信号のどちらであるかを示すモード信号に応じて、前記ビデオフォーマット変換回路にて該輝度色差信号を前記ピクセルの発光色に応じたＲＧＢ信号に変換し、
前記モード信号と、ＲＧＢ信号又は前記ビデオフォーマット変換回路から出力されたＲＧＢ信号を、前記ビデオフォーマット変換回路から前記入力切替回路に入力し、
該モード信号に応じて、前記表示パネルのための、ＲＧＢ信号又は輝度色差信号から変換されたＲＧＢ信号の一方を前記入力切替回路から出力すること
を特徴とする表示装置の駆動方法。
【請求項８】
発色が異なる複数のピクセルで画素が構成される表示パネルを有する表示装置の駆動方法であって、
信号判別回路に信号を入力し、
前記信号判別回路にて入力信号が乗せられているバスラインの本数から入力信号がＲＧＢ信号と、輝度情報と色差情報を含む輝度色差信号のどちらであるかを判別し、
前記信号判別回路にてモード信号を生成し、
前記ビデオフォーマット変換回路にて前記モード信号に応じて輝度色差信号をＲＧＢ信号に変換し、
モード信号と、ＲＧＢ信号又はビデオフォーマット変換回路から出力されたＲＧＢ信号とを前記入力切替回路に入力し、
前記モード信号に応じて、前記表示パネルのための、ＲＧＢ信号又は輝度色差信号から変換されたＲＧＢ信号の一方を前記入力切替回路から出力すること
を特徴とする表示装置の駆動方法。
【請求項９】
請求項１において、
コントローラを有し、
前記ＲＧＢ信号は前記ビデオフォーマット変換回路から前記コントローラに入力され、前記コントローラは、前記表示パネルに前記ＲＧＢ信号を出力すること
を特徴とする表示装置。
【請求項１０】
請求項２において、
コントローラを有し、
前記アナログ形式のＲＧＢ信号は前記コントローラに入力され、前記コントローラは、前記表示パネルに前記アナログ形式のＲＧＢ信号を出力すること
を特徴とする表示装置。
【請求項１１】
請求項３において、
コントローラを有し、
前記ＲＧＢ信号又は輝度色差信号から変換されたＲＧＢ信号が前記入力切替回路から前記コントローラに入力され、前記コントローラは該ＲＧＢ信号を前記表示パネルに出力すること
を特徴とする表示装置。
【請求項１２】
請求項４において、
コントローラを有し、
前記ＲＧＢ信号又は輝度色差信号から変換されたＲＧＢ信号が前記入力切替回路から前記コントローラに入力され、前記コントローラは該ＲＧＢ信号を前記表示パネルに出力すること
を特徴とする表示装置。
【請求項１３】
請求項５において、
コントローラを有し、
前記コントローラは前記入力切替回路に接続されていること
を特徴とする表示装置。
【請求項１４】
請求項６において、
コントローラを有し、
前記コントローラは前記入力切替回路に接続されていること
を特徴とする表示装置。
【請求項１５】
請求項１において、
前記ビデオフォーマット変換回路が一つのＩＣチップに配置されていること
を特徴とする表示装置。
【請求項１６】
請求項２において、
前記ビデオフォーマット変換回路が一つのＩＣチップに配置されていること
を特徴とする表示装置。
【請求項１７】
請求項３において、
前記ビデオフォーマット変換回路及び前記入力切替回路が一つのＩＣチップに配置されていること
を特徴とする表示装置。
【請求項１８】
請求項４において、
前記ビデオフォーマット変換回路及び前記入力切替回路が一つのＩＣチップに配置されていること
を特徴とする表示装置。
【請求項１９】
請求項５において、
前記ビデオフォーマット変換回路及び前記入力切替回路が一つのＩＣチップに配置されていること
を特徴とする表示装置。
【請求項２０】
請求項６において、
前記ビデオフォーマット変換回路及び前記入力切替回路が一つのＩＣチップに配置されていること
を特徴とする表示装置。
【請求項２１】
請求項１において、
前記表示パネルはデジタル階調方式で表示を行うこと
を特徴とする表示装置。
【請求項２２】
請求項３において、
前記表示パネルはデジタル階調方式で表示を行うこと
を特徴とする表示装置。
【請求項２３】
請求項４において、
前記表示パネルはデジタル階調方式で表示を行うこと
を特徴とする表示装置。
【請求項２４】
請求項１において、
前記輝度色差信号及びＲＧＢ信号はデジタル信号であること
を特徴とする表示装置。
【請求項２５】
請求項３において、
前記輝度色差信号及びＲＧＢ信号はデジタル信号であること
を特徴とする表示装置。
【請求項２６】
請求項４において、
前記輝度色差信号及びＲＧＢ信号はデジタル信号であること
を特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カラー表示を行う表示装置であって、特に色空間変換機能を備えた表示装置に関する。
【背景技術】
【０００２】
液晶、エレクトロルミネセンス等の表示パネルに画像を表示させるには、走査信号と同期するビデオ信号が必要である。ビデオ信号は明るさと色の情報を持つものである。ビデオ信号としては、符号化された信号の他に、符号化されていないビデオ信号が用いられる場合がある。これらのビデオ信号は、輝度信号及び色差信号で構成されている。そして、ビデオ信号として符号化されていない画像データを入力した場合は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の三原色信号に変換され、ビデオ信号として符号化画像データを入力した場合は複合手段によって複合され、その後赤（Ｒ）、緑（Ｇ）、青（Ｂ）の三原色信号に変換されている（例えば、特許文献１参照）。
【０００３】
また、ＣＲＴ用の画像信号を用いて、液晶表示装置（ＬＣＤ）において表示を行うことが検討されている。その場合、輝度信号及び色差信号から構成され、且つＣＲＴ用のガンマ係数によって補正されたビデオ信号を入力し、Ｒ、Ｇ、Ｂの三原色信号に変換してから逆ガンマ変換を行う。さらに、センサによって得られた外光色温度に合わせて、逆ガンマ変換されたビデオ信号に対して液晶パネルに最適なカラーバランス調整が行われ、アナログ駆動回路を介して液晶パネルへ出力していた（例えば、特許文献２参照）。
【特許文献１】特開平５−１９７３５３号公報
【特許文献２】特開平７−２５５０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の技術によれば、表示装置に入力されるビデオ信号は輝度信号及び色差信号が入力されることを前提としている。しかしながら、ビデオ信号は輝度信号及び色差信号とは限らず、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の三原色信号（ＲＧＢ信号）の場合もある。その場合、表示装置の信号処理回路がそのビデオ信号のフォーマットに対応していないと、画像を表示することが出来ないこととなる。また、アナログ階調方式を用いて表示することを前提としているため、アナログ信号がノイズの影響を受けてしまう。
【０００５】
本発明はこのような問題点に鑑み、ビデオ信号として輝度信号及び色差信号が入力されても、ＲＧＢ信号が入力されても画像を表示することのできる表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、ビデオ信号の種類に応じてフォーマットを変換して画像表示を行うことのできる表示装置である。すなわち、ＲＧＢ信号と輝度色差信号とを切り替えて画像表示を行うことのできる表示装置である。また、デジタルの輝度色差信号を用いてデジタル階調方式で表示を行う表示装置である。
【０００７】
本発明の一は、発色が異なる複数のピクセルで画素が構成される表示パネルと、輝度情報と色差情報を含む輝度色差信号が入力され、該輝度色差信号をピクセルの発光色に応じたＲＧＢ信号に変換するビデオフォーマット変換回路と、ＲＧＢ信号が入力され駆動タイミングに合わせて該ＲＧＢ信号を表示パネルに出力するコントローラとを有する表示装置である。
【０００８】
本発明の一は、発色が異なる複数のピクセルで画素が構成される表示パネルと、輝度情報と色差情報を含む輝度色差信号が入力され、該輝度色差信号をピクセルの発光色に応じたデジタル形式のＲＧＢ信号に変換するビデオフォーマット変換回路と、デジタル形式のＲＧＢ信号をアナログ形式のＲＧＢ信号に変換するＤ／Ａ変換回路と、アナログ形式のＲＧＢ信号が入力され駆動タイミングに合わせて該アナログ形式のＲＧＢ信号を出力するコントローラとを有する表示装置である。
【発明の効果】
【０００９】
本発明によれば、ビデオフォーマット変換回路を備えることにより、ＲＧＢ信号と輝度色差信号とを切り替えて表示することができる。それによりコントラストが改善され画質を良くすることができる。また、ビデオ信号の処理系統をフルデジタル化することができ、ノイズに強い回路構成とすることができる。さらに、表示装置を小型化することができるので、低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。
【００１１】
（実施の形態１）
本実施形態は、入力信号として輝度色差信号を用いて表示を行うことのできる表示装置について説明する。
【００１２】
ビデオフォーマットとしては、光の三原色に対応した赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各色信号を成分とするＲＧＢ方式と、輝度信号及び色差信号を用いる輝度色差方式とがある。ＲＧＢ方式の場合、全ての色成分に対して同等の処理を行うため画質が優れている。しかしその分、多くの信号量が必要となってしまう。そのため、信号の伝送や処理の負担が大きくなってしまう。
【００１３】
一方、輝度色差方式の場合、例えば、色差の情報量を１／２に削減することで、ＲＧＢ方式に比べて２／３の信号量で処理することができる。この場合、実質的に画質が劣化するが、実用的には何ら問題も生じない。これは人間の視覚が、輝度の変化には敏感であるが、色差つまり色の変化には鈍感であることに基づいている。
【００１４】
このように、輝度色差信号を用いて表示を行うことにより、信号量が低減できるため、信号転送量が少なくなり、信号の処理や伝送が容易に行えるようになる。
【００１５】
図１に本実施の形態に係る表示装置の構成を示す。この表示装置は、ディスプレイ１０６を有している。ディスプレイ１０６はＲＧＢ信号に応じて表示が制御される仕様となっている。この表示装置にビデオ信号として、輝度色差信号１０１がビデオフォーマット変換回路１０２に入力される。ビデオフォーマット変換回路１０２において、輝度色差信号１０１をＲＧＢ信号１０３に変換する。ＲＧＢ信号１０３は、コントローラ１０４に入力される。コントローラ１０４では、メモリ１０５に信号を入力する。なお、メモリ１０５は時間階調方式を用いる場合、１フレーム期間を複数のサブフレーム期間に分割する必要があるため用いられる。メモリ１０５に保存された信号は、コントローラ１０４によって、駆動タイミングに合わせてディスプレイ１０６に画像信号１０７として入力される。コントローラ１０４は、ディスプレイ１０６で表示をするために必要な信号（クロック信号やスタートパルス信号などの同期信号や、各種の制御信号など）も生成し、画像信号１０７と一緒にディスプレイ１０６に出力する。画像信号１０７が入力されたディスプレイ１０６では、その画像信号１０７や同期信号や制御信号に応じて表示が行われる。
【００１６】
この場合において、ディスプレイ１０６がデジタル階調方式で表示を行う場合には、輝度色差信号１０１から画像信号１０７までを全てデジタル信号として処理することが出来る。それにより、ノイズに強い回路構成とすることができる。また、表示装置の小型化、低消費電力化を図ることができる。
【００１７】
図２は、表示装置がアナログ階調方式で表示を行う場合の構成を示す図である。この場合、ディスプレイ１０６がアナログ階調方式で表示を行うので、ＲＧＢ信号１０３としてアナログ信号を入力する必要がある。アナログ階調方式の場合は、１フレーム期間を複数のサブフレーム期間に分割する、などの操作が必要ないため、コントローラ１１４の信号を一時的に保存するメモリを省略することができる。ビデオフォーマット変換回路１０２から出力されたＲＧＢ信号１０３は、ＤＡ変換回路１１０に入力されアナログ形式のＲＧＢ信号１１２に変換される。ＲＧＢ信号１１２はコントローラ１１４に入力され、駆動タイミングに合わせてディスプレイ１０６に画像信号１１６として入力される。コントローラ１１４は、ディスプレイ１０６で表示をするために必要な信号（クロック信号やスタートパルス信号などの同期信号や、各種の制御信号など）も生成し、画像信号１１６と一緒にディスプレイ１０６に出力する。画像信号１１６が入力されたディスプレイ１０６では、その画像信号１１６や同期信号や制御信号に応じて表示が行われる。
【００１８】
なお、図１において、ビデオフォーマット変換回路１０２とコントローラ１０４を別ブロックで示したが、図中に示す点線枠のように、コントローラ１０８として、その中にビデオフォーマット変換回路の機能を含ませても良い。同様に、図２において点線枠で示すように、コントローラ１１８として、その中にビデオフォーマット変換回路及びＤＡ変換回路の機能を含ませても良い。
【００１９】
このような表示装置の構成として、１つのＩＣチップの中にコントローラが配置されており、かつ、ビデオフォーマット変換回路が配置されていても良い。同様にメモリ１０５もコントローラの中に形成されていても良い。この場合、そのＩＣチップは、ディスプレイ１０６上にＣＯＧ（チップオングラス）などにより実装されていても良い。このように実装することにより、パネルを小型化することに寄与する。
【００２０】
図３に示す表示装置は、輝度色差信号１０１とＲＧＢ信号１０３を外部回路から入力し、この両信号を適宜切り替えて表示をする構成を示す。ビデオフォーマット変換回路１２２及び入力切替回路１２４に入力するモード信号１２０は、輝度色差信号１０１とＲＧＢ信号１０３の入力を選択するための信号である。例えば、ＲＧＢ信号１０３を入力する場合のモード信号１２０はＬ信号となり、輝度色差信号１０１を入力する場合のモード信号１２０はＨ信号となる。モード信号１２０がＨ信号の場合、ビデオフォーマット変換回路１２２は、入力された輝度色差信号１０１の処理を行う。一方、モード信号１２０がＬ信号の場合、ビデオフォーマット変換回路１２２は変換動作を実行しない。これにより、表示装置の消費電力を低減することが出来る。
【００２１】
入力切替回路１２４は、モード信号１２０と、ＲＧＢ信号１０３又はビデオフォーマット変換回路１２２から出力されたＲＧＢ信号１０３が入力される。入力切替回路１２４は、モード信号１２０の値に応じてコントローラ１０４にどちらかのＲＧＢ信号１０３を出力する。例えば、モード信号１２０がＬ信号の場合、ＲＧＢ信号１０３が入力されているので、それをコントローラ１０４に出力し、モード信号１２０がＨ信号の場合は、輝度色差信号１０１が入力されているので、ビデオフォーマット変換回路１２２でＲＧＢ信号に変換した後、コントローラ１０４に出力する。コントローラ１０４では、メモリ１０５に信号を入力する。メモリ１０５に保存された信号は、コントローラ１０４によって、駆動タイミングに合わせてディスプレイ１０６に画像信号１０７として入力される。コントローラ１０４は、ディスプレイ１０６で表示をするために必要な信号（クロック信号やスタートパルス信号などの同期信号や、各種の制御信号など）も生成し、画像信号１０７と一緒にディスプレイ１０６に出力する。画像信号１０７が入力されたディスプレイ１０６では、その画像信号１０７や同期信号や制御信号に応じて表示が行われる。この場合において、ディスプレイ１０６がデジタル階調方式で表示を行う場合には、輝度色差信号１０１、ＲＧＢ信号１０３、画像信号１０７をデジタル信号として処理することが出来る。それにより、ノイズに強い回路構成とすることができる。また、表示装置の小型化、低消費電力化を図ることができる。
【００２２】
図４は入力切替回路１２４の一構成例であり、モード信号１２０によりオンオフ動作するスイッチ１２８及びスイッチ１３０により、出力する信号を切り替えることができる。図４では、スイッチ１２８にはインバータを介してモード信号１２０が与えられるので、スイッチ１３０と逆のタイミングでオンオフ動作をするように構成している。
【００２３】
なお、図３において、ビデオフォーマット変換回路１２２、入力切替回路１２４、コントローラ１０４を別ブロックで示したが、図中に示す点線枠のように、コントローラ１２６として、その中にビデオフォーマット変換回路や入力切替回路の機能を含ませても良い。
【００２４】
このような表示装置の構成として、１つのＩＣチップの中にコントローラが配置されており、かつ、ビデオフォーマット変換回路や入力切替回路が配置されていても良い。同様にメモリ１０５もコントローラの中に含まれていても良い。この場合、そのＩＣチップは、ディスプレイ１０６上にＣＯＧ（チップオングラス）などにより実装されていても良い。このように実装することにより、パネルを小型化することに寄与する。
【００２５】
図３は、ＲＧＢ信号１０３と輝度色差信号１０１が、異なるバスラインで表示装置に入力される構成を示している。これに対し、ＲＧＢ信号１０３と輝度色差信号１０１を同一のバスラインで入力する構成を図５に示す。図５では、ＲＧＢ信号又は輝度色差信号であるものを入力信号１３２として示している。ＲＧＢ信号と輝度色差信号とでは、バスラインで信号を送るために必要な信号線の本数が異なっており、通常は輝度色差信号の方がＲＧＢ信号よりも必要な信号線の本数が少なくて済む。すなわち、入力信号１３２が輝度色差信号である場合、物理的に同じバスラインを使う限り何本かの信号線には信号が入力されないこととなる。この特性を利用することにより、信号判別回路１３４において、入力信号１３２がＲＧＢ信号であるのか輝度色差信号であるのかを判別することができる。例えば、バスラインの特定の信号線に対して、信号の有無をモニタすることにより入力信号１３２の種類を判別することができる。さらに、信号判別回路１３４は、その判別結果を用いてモード信号１２０を生成し、ビデオフォーマット変換回路１２２及び入力切替回路１２４に出力する。
【００２６】
図６に信号判別回路１３４の構成を示す。入力信号１３２は、複数の信号線を有するバスラインで入力されるものとして示している。入力信号１３２として、ＲＧＢ信号１０３又は輝度色差信号１０１を選択することが可能であるが、この場合、それらの信号を伝送するのに必要なバスラインの本数が異なっている。図６では、ＲＧＢ信号を伝送するときのみに用いる信号線がバスラインに含まれていることを示している。そのＲＧＢ信号を伝送するときのみに用いる信号線は、判定回路１３８にも入力されている。判定回路１３８では、信号の有無によって、入力信号１３２が、ＲＧＢ信号であるのか輝度色差信号であるのかを判断し、その結果に応じてモード信号１２０を出力する。
【００２７】
図６では、モード信号１２０の値にかかわらず、ＲＧＢ信号１０３、輝度色差信号１０１を出力するようになっているが、これに限定されない。モード信号１２０の値に応じて、ＲＧＢ信号１０３又は輝度色差信号１０１信号を出力しても良い。
【００２８】
なお、図５において、コントローラ１０４、ビデオフォーマット変換回路１２２、入力切替回路１２４、信号判別回路１３４を別ブロックで示したが、図中に示す点線枠のように、コントローラ１３６として、その中にビデオフォーマット変換回路や入力切替回路の機能を含ませても良い。同様に、メモリ１０５もコントローラの中に含まれていても良い。この場合、そのＩＣチップは、ディスプレイ１０６上にＣＯＧ（チップオングラス）などにより実装されていても良い。このように実装することにより、パネルを小型化することに寄与する。
【００２９】
図５では、輝度色差信号１０１、ＲＧＢ信号１０３、画像信号１０７をデジタル信号として処理することが出来る。図３及び図５では、デジタル階調方式の場合を例示しているが、図２で説明したようにＤＡ変換回路を配置することによりアナログ階調方式とすることもできる。
【００３０】
次に、圧縮された画像信号の取り扱いについて図７を参照して説明する。圧縮されたファイルは、ハードディスクや半導体メモリなどの記録媒体１４４に記録されている。このファイルは、ＭＰＥＧ方式やＪＰＥＧ方式や、デジタルビデオ規格であるＤＶ方式などの画像若しくは映像ファイルである。これらの圧縮ファイルは、輝度色差信号の状態で圧縮されている。このファイルを読み出して、画像伸長回路１４２に圧縮画像信号１４０を入力する。画像伸長回路１４２では、圧縮されていたファイルを元の状態に戻す動作を行う。このとき、画像伸長回路１４２からは、輝度色差信号のままで出力されるようにする。元々、圧縮されていた状態において、輝度色差信号になっていたため、輝度色差信号のまま画像伸長を行う。その結果、画像伸長回路１４２の負担を軽くすることが出来る。すなわち、画像伸長回路１４２の回路規模を小型化することができ、処理速度を高速化する必要が無い。輝度色差信号のまま、図１乃至図６で示すビデオフォーマット変換回路１０２や信号判別回路１３４などに入力することができる。
【００３１】
表示部を備えた電子機器類において、ハードディスクや半導体メモリに圧縮保存されている画像若しくは映像ファイルを表示部に表示させる場合、画像伸長回路の構成を簡単にできるので、図７で示す構成は好適である。携帯電話に代表されるように電子機器が備える表示部は、操作メニュー画面などのように、特定の画像を表示させる場合と、圧縮された任意の画像情報を表示させる場合がある。特定の画像を表示させる場合は、ＲＧＢ方式になっていることが多いため、図３や図５のように、ＲＧＢ方式と輝度色差方式とを切り替えることができるようにしておくことが好適である。
【００３２】
ビデオ信号には、輝度信号と色差信号を一つにまとめたコンポジット信号と、色差信号をさらに青の色差と赤の色差に分離したコンポーネント信号がある。通常のテレビジョン放送はコンポジット信号である。コンポジット信号を扱う場合には、図８で示すようにコンポーネント信号変換回路１４６を用いて、コンポジット信号１５０からコンポーネント信号へ変換する。そして、入力切替回路１４８を用いて信号を切り替えて出力することにより、テレビなどのコンポジット信号も表示させることが出来る。
【００３３】
図８で示すコンポーネント信号変換回路１４６を備えることにより、ハードディスクや半導体メモリに圧縮されて記憶されている画像若しくは映像ファイルと、テレビジョン放送の双方を切り替えて表示する表示装置を提供することができる。また、操作メニュー画面などのように、特定の画像を表示させる場合は、ＲＧＢ方式になっていることが多い。そのため、図３や図５で示すように、ＲＧＢ方式と輝度色差方式とを切り替えることは、表示装置の操作性を向上させる上で有効である。
【００３４】
輝度色差信号は、ＩＴＵ−Ｒ  ＢＴ．６０１形式、ＢＴＡ  Ｓ−００１Ｂ形式、ＹＣｂＣｒ形式、ＹＰｂＰｒ形式、ＹＵＶ形式、ＹＩＱ形式、ＹＣＣ形式など、各種フォーマットに対応させることができる。
【００３５】
輝度色差信号を入力しているが、ＲＧＢ信号以外の信号であれば、輝度色差信号以外の形式の信号でもよい。例えば、ＣＭＹＫ形式やＨＳＶ形式のデータの場合であっても、輝度色差信号の場合と同様に構成することが出来る。なお、ＣＭＹＫは、シアン（ｃｙａｎ，青緑）、マゼンタ（ｍａｇｅｎｔａ，赤紫）、イエロー（ｙｅｌｌｏｗ，黄）、ブラック（ｂｌａｃｋ，墨、Ｋは、ｋｅｙ  ｃｏｌｏｒのＫで鍵になる色）の頭文字を取った物である。また、ＨＳＶは、色相（Ｈｕｅ）、彩度（Ｓａｔｕｒａｔｉｏｎ）、明度（Ｖａｌｕｅ）を意味する。
【００３６】
本実施の形態に係る表示装置において、表示部における画素の構成に特段の限定はない。デジタル階調方式を用いている表示装置であれば様々な表示装置に本実施の形態の構成を適用することができる。例えば、表示部が、ＥＬ素子で画素を形成するＥＬディスプレイ、ＰＤＰ（プラズマディスプレイ）、ＤＭＤ（デジタルマイクロミラーデバイス）を用いたＤＬＰ（デジタルライトプロセッシング）などであっても良い。
【００３７】
本実施の形態によれば、ビデオフォーマット変換回路を備えることにより、ＲＧＢ信号と輝度色差信号とを切り替えて表示することができる。それによりコントラストが改善され画質を良くすることができる。また、ビデオ信号の処理系統をフルデジタル化することができ、ノイズに強い回路構成とすることができる。さらに、表示装置を小型化することができるので、低消費電力化を図ることができる。
【００３８】
（実施の形態２）
本実施の形態では、表示装置を構成するディスプレイの構成と、階調の表現方法について説明する。
【００３９】
表示装置は、表示パネルと、それにビデオ信号等を入力する駆動回路によって構成されている。図９は、そのような表示パネルの一構成例を示している。ディスプレイ２００は、ソース信号線駆動回路２０２、ゲート信号線駆動回路２０４、画素部２０６とによって構成されている。画素部はマトリクス状に画素が配置された構成となっている。
【００４０】
画素部２０６の代表的な構成として、各画素にスイッチング素子を配置したアクティブマトリクス方式のものがある。以下に、画素毎に２つの薄膜トランジスタ（ＴＦＴ）を配置し、各画素の発光素子の発光を制御する手法について説明する。
【００４１】
図１０に表示パネルの画素部の構成を示す。画素部２０９にはソース信号線Ｓ１〜Ｓｘ、ゲート信号線Ｇ１〜Ｇｙ、電源線Ｖ１〜Ｖｘが配置され、ｘ（ｘは自然数）列ｙ（ｙは自然数）行の画素が配置されている。画素２０７は、選択ＴＦＴ２０８、駆動ＴＦＴ２１０、保持容量２１２、発光素子２１４を有している。
【００４２】
図１０における画素２０７の詳細を図１１に示す。選択ＴＦＴ２０８のゲート電極はゲート信号線Ｇに接続されている。選択ＴＦＴ２０８のソース領域及びドレイン領域の一方はソース信号線Ｓに接続され、他方は駆動ＴＦＴ２１０のゲート電極及び保持容量２１２の一方の電極に接続されている。駆動ＴＦＴ２１０のソース領域及びドレイン領域の一方は電源線Ｖに接続され、他方は発光素子２１４の陽極又は陰極に接続されている。保持容量２１２の２つの電極の内、駆動ＴＦＴ２１０及び選択ＴＦＴ２０８に接続されていない側は電源線Ｖに接続されている。
【００４３】
本明細書においては、駆動ＴＦＴ２１０のソース領域又はドレイン領域が発光素子２１４の陽極と接続されている場合、発光素子２１４の陽極を画素電極と呼び陰極を対向電極と呼ぶこととする。一方、駆動ＴＦＴ２１０のソース領域又はドレイン領域が発光素子２１４の陰極と接続されている場合、発光素子２１４の陰極を画素電極と呼び陽極を対向電極と呼ぶこととする。また、電源線Ｖに与えられる電位を電源電位といい、対向電極に与えられる電位を対向電位と呼ぶこととする。
【００４４】
選択ＴＦＴ２０８及び駆動ＴＦＴ２１０は、Ｐチャネル型ＴＦＴ及びＮチャネル型ＴＦＴから選択することができる。保持容量は必要に応じて適宜設ければ良い。例えば、駆動ＴＦＴ２１０として用いるＮチャネル型ＴＦＴが、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している場合、この重なり合った領域にはゲート容量と呼ばれる寄生容量が形成される。この寄生容量を、駆動ＴＦＴ２１０のゲート電極にかかる電圧を保持するための保持容量として用いることも可能である。
【００４５】
以下に上記構成の画素を用いて画像を表示する場合の駆動方法について説明する。
【００４６】
ゲート信号線Ｇに走査信号が入力されると選択ＴＦＴ２０８は、ゲート電極の電位が変化してオン、すなわち導通状態となる。それにより、この画素にビデオ信号が入力されることなる。これは、ソース信号線Ｓから、選択ＴＦＴ２０８を介して、駆動ＴＦＴ２１０のゲート電極にビデオ信号に基づく電位が印加される状態である。また、同時に保持容量２１２にビデオ信号に応じて電荷が保持される。駆動ＴＦＴ２１０のゲート電極に印加される電圧によって、駆動ＴＦＴ２１０は導通状態となり、電源線Ｖの電位が駆動ＴＦＴ２１０を介して、発光素子２１４の画素電極に与えられる。それにより、発光素子２１４は発光する。
【００４７】
次に、このような構成の画素を用いて、画像を表示する際における階調表現について説明する。
【００４８】
階調表現の方法を大別すると、アナログ方式とデジタル方式とが知られている。アナログ方式と比べてデジタル方式は、画素を構成するＴＦＴのばらつきに対して影響を受けにくいという特徴がある。また、デジタル方式は多階調表示に向いている。
【００４９】
デジタル方式の階調表現方法の一例として、時間階調方式が知られている。この方式の駆動方法は、表示装置の各画素が発光する期間を制御することによって、階調を表現する手法である。
【００５０】
時間階調方式では、１フレーム期間を複数のサブフレーム期間に分割している。
そして、サブフレーム期間毎に灯若しくは非点灯を選択し、１フレーム期間当たりに発光素子が発光する期間を制御して階調を表現している。
【００５１】
この時間階調方式の駆動方法について、図１２のタイミングチャートを用いて詳しく説明する。図１２では一例として、４ビットのデジタル映像信号を用いて階調を表現する場合を示す。画素及び画素部の構成としては、図１０及び図１１に示したものを参照する。ここで、対向電位は、外部に接続される電源によって、電源線Ｖ１〜Ｖｘの電位（電源電位）と同じ程度の電位か、電源線Ｖ１〜Ｖｘの電位との間に、発光素子２１４が発光する程度の電位差を有するように切り換えることができる。
【００５２】
図１２（Ａ）において１フレーム期間Ｆ１は、複数のサブフレーム期間ＳＦ１〜ＳＦ４に分割される。第１のサブフレーム期間ＳＦ１において、はじめにゲート信号線Ｇ１が選択される。そして、ゲート信号線Ｇ１にゲート電極が接続された選択ＴＦＴ２０８を有する画素において、ソース信号線Ｓ１〜Ｓｘからデジタル映像信号が入力される。入力されたデジタル映像信号によって、各画素の駆動ＴＦＴ２１０はオンの状態若しくはオフの状態となる。
【００５３】
ここで、ＴＦＴがオンの状態とは、あるゲート電圧が印加されたことによって、ソースとドレイン間が導通状態であることを示すものとする。また、ＴＦＴがオフの状態とは、あるゲート電圧が印加されたことによって、ソースとドレイン間が非導通状態であることを示すものとする。
【００５４】
このとき、発光素子２１４の対向電位は、電源線Ｖ１〜Ｖｘの電位（電源電位）とほぼ等しく設定されているので、駆動ＴＦＴ２１０がオンの状態となった画素においても発光素子２１４は発光しない。
【００５５】
図１２（Ｂ）は、各画素の駆動ＴＦＴ２１０にデジタル映像信号を入力する動作を示すタイミングチャートである。図１２（Ｂ）では、各ソース信号線に対応する信号をソース信号線駆動回路がサンプリングする期間を、Ｓ１〜Ｓｘで示している。サンプリングされた信号は、図中に示す帰線期間において、全てのソース信号線に同時に出力される。こうして出力された信号は、ゲート信号線が選択した画素において、駆動ＴＦＴ２１０のゲート電極に入力される。
【００５６】
全てのゲート信号線Ｇ１〜Ｇｙについて以上の動作を繰り返し、書き込み期間Ｔａ１が終了する。ここで、第１のサブフレーム期間ＳＦ１の書き込み期間をＴａ１と呼ぶ。一般に第ｊ（ｊは自然数）のサブフレーム期間の書き込み期間をＴａｊと呼ぶことにする。
【００５７】
書き込み期間Ｔａ１が終了すると、対向電位が電源電位との間に発光素子２１４が発光する程度の電位差を有するように変化する。こうして点灯期間Ｔｓ１が始まる。なお、第１のサブフレーム期間ＳＦ１の点灯期間をＴｓ１と呼ぶ。第ｊ（ｊは自然数）のサブフレーム期間の点灯期間をＴｓｊと呼ぶことにする。点灯期間Ｔｓ１において、各画素の発光素子２１４は、入力された信号に応じて、発光若しくは非発光の状態となる。
【００５８】
上記動作を全てのサブフレーム期間ＳＦ１〜ＳＦ４について繰り返し、１フレーム期間Ｆ１が終了する。階調は、サブフレーム期間ＳＦ１〜ＳＦ４の点灯期間Ｔｓ１〜Ｔｓ４の長さを適宜設定し、１フレーム期間Ｆ１当たり、発光素子２１４が発光したサブフレーム期間の点灯期間の累計によって表現する。つまり、１フレーム期間中の点灯時間の総和をもって階調を表現する。
【００５９】
ｎビットのデジタルビデオ信号を入力して、２ｎ階調を表現する手法について説明する。例えば、１フレーム期間をｎ個のサブフレーム期間ＳＦ１〜ＳＦｎに分割し、各サブフレーム期間ＳＦ１〜ＳＦｎの点灯期間Ｔｓ１〜Ｔｓｎの長さの比が、Ｔｓ１：Ｔｓ２：・・・：Ｔｓｎ−１：Ｔｓｎ＝２０：２−１：・・・：２−（ｎ−２）：２−（ｎ−１）となるように設定する。なお、書き込み期間Ｔａ１〜Ｔａｎの長さは同じである。
【００６０】
１フレーム期間中に発光素子２１４において、発光状態が選択された点灯期間Ｔｓの総和を求めることによって、そのフレーム期間におけるその画素の階調が決まる。例えば、ｎ＝８のとき、全部の点灯期間で画素が発光した場合の輝度を１００％とすると、Ｔｓ８とＴｓ７において画素が発光した場合には１％の輝度が表現でき、Ｔｓ６とＴｓ４とＴｓ１を選択した場合には６０％の輝度が表現できる。
【００６１】
なお、一つのサブフレーム期間をさらに複数のサブフレーム期間に分割しても良い。
【００６２】
時間階調方式を用いて階調を表現する場合、サブフレームの数は任意に設定することができる。また、各サブフレーム期間の点灯期間の長さや、どのサブフレームを点灯させるか、すなわち、サブフレームの選択方法についても、特に限定されない。
【００６３】
例えば、１６階調を表現する場合を図１３に示す。１フレーム期間を４個のサブフレーム（ＳＦ１〜ＳＦ４）に分割し、ＳＦ１〜ＳＦ４の点灯期間Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４の比を２０：２１：２２：２３としても良い。
【００６４】
また、階調の表現方法として、１フレームを分割してできた一部若しくは全部のサブフレームにおける点灯期間を順次足し合わせていくことにより、階調を表現しても良い。つまり、階調が大きくなるにしたがって、点灯するサブフレームが増えていくようにしても良い。この場合、低階調で点灯しているサブフレームは、高階調においても点灯していることになる。このような階調方式を、本明細書中では、重ね合わせ時間階調方式と呼ぶことにする。例えば、１６階調を表現する場合に、重ね合わせ時間階調方式を適用した例を図１４に示す。
【００６５】
図１４（Ａ）では、１フレーム期間を５個のサブフレーム（ＳＦ１〜ＳＦ５）に分割し、ＳＦ１〜ＳＦ５の点灯期間Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４：Ｔｓ５の比を２０：２１：２２：２２：２２とし、点灯期間の長さが等しいＳＦ３〜ＳＦ５に対して、重ね合わせ時間階調方式を適用している。また、図１４（Ｂ）では、１フレーム期間を５個のサブフレーム（ＳＦ１〜ＳＦ５）に分割し、ＳＦ１〜ＳＦ５の点灯期間Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４：Ｔｓ５の比を２２：２１：２０：２２：２２とし、点灯期間の長さが等しいＳＦ１、ＳＦ４、ＳＦ５に対して、重ね合わせ時間階調方式を適用している。なお、重ね合わせ時間階調方式を適用すると、擬似輪郭を低減することができる。
【００６６】
なお、重ね合わせ時間階調方式を適用するサブフレームは、点灯期間が等しいものに限定されない。また、サブフレームの出現順序については、これに限定されない。
【００６７】
本発明の表示装置のディスプレイが有する画素部の構成としては、図１０で示した構成の画素以外の公知の構成の画素も、自由に用いることができる。また、発明の表示装置のディスプレイが有するソース信号線駆動回路及びゲート信号線駆動回路についても、公知の構成の回路を自由に用いることができる。さらに、本発明は、発光素子として、発光素子を用いた表示装置だけでなく、ＦＥＤ、ＰＤＰ等その他の自発光型表示装置などについても適用が可能である。
【００６８】
本実施の形態によれば、時間階調方式を用いる場合であっても、ビデオフォーマット変換回路を備えることにより、ＲＧＢ信号と輝度色差信号とを切り替えて表示することができる。それによりコントラストが改善され画質を良くすることができる。また、ビデオ信号の処理系統をフルデジタル化することができ、ノイズに強い回路構成とすることができる。さらに、表示装置を小型化することができるので、低消費電力化を図ることができる。
【００６９】
（実施の形態３）
本実施形態は、時間階調方式の駆動方法を行うための信号を、ディスプレイのソース信号線駆動回路及びゲート信号線駆動回路に入力する回路について、図１５を用いて説明する。本実施の形態は、４ビットのデジタルビデオ信号を入力して、画像を表示する表示装置を例に説明する。
【００７０】
信号制御回路３１２にデジタルビデオ信号（ディスプレイに入力される映像信号をいう。）が読み込まれ、ディスプレイ３００にデジタル映像信号（ＶＤ）を出力する。信号制御回路３１２においてデジタルビデオ信号を編集し、ディスプレイに入力する信号に変換したものを、ここでは「デジタル映像信号」と呼ぶ。
【００７１】
ディスプレイ３００の、ソース信号線駆動回路３０２及びゲート信号線駆動回路３０４を駆動するための信号及び駆動電圧は、ディスプレイコントローラ３１０によって入力されている。ディスプレイ３００のソース信号線駆動回路３０２は、シフトレジスタ３０７、ＬＡＴ（Ａ）３０８、ＬＡＴ（Ｂ）３０９によって構成される。この他に、ソース信号線駆動回路３０２にレベルシフタやバッファ等を設けても良い。
【００７２】
信号制御回路３１２は、ＣＰＵ３１３、メモリ（Ａ）３１４、メモリ（Ｂ）３１５及びメモリコントローラ３１６によって構成されている。
【００７３】
信号制御回路３１２に入力されたデジタルビデオ信号は、メモリコントローラ３１６によって制御され、メモリ（Ａ）３１４に入力される。ここで、メモリ（Ａ）３１４は、ディスプレイ３００の画素部３０６の全画素分の４ビットのデジタルビデオ信号を記憶可能な容量を有する。メモリ（Ａ）３１４に１フレーム期間分の信号が記憶されると、メモリコントローラ３１６によって、各ビットの信号が順に読み出され、デジタル映像信号ＶＤとして、ソース信号線駆動回路に入力される。
【００７４】
メモリ（Ａ）３１４に記憶された信号の読み出しが始まると、メモリコントローラ３１６を介して次のフレーム期間に対応するデジタルビデオ信号が入力され、メモリ（Ｂ）３１５にそのデジタルビデオ信号が記憶される。メモリ（Ｂ）３１５もメモリ（Ａ）３１４と同様に、表示装置の全画素分の４ビットのデジタルビデオ信号を記憶可能な容量を有するとする。
【００７５】
信号制御回路３１２は、それぞれ１フレーム期間分の４ビットのデジタルビデオ信号を記憶することができるメモリ（Ａ）３１４及びメモリ（Ｂ）３１５を有している。このメモリ（Ａ）３１４とメモリ（Ｂ）３１５とを交互に用いて、デジタルビデオ信号をサンプリングする。
【００７６】
信号制御回路３１２は、複数フレーム分の情報を記憶することができるメモリ容量を有し、１フレーム期間毎のビデオ信号の記憶と読み出しを上記のように行う機能を備えていれば良いので、図１５の構成に限定されるものではない。
【００７７】
上記動作を行う、表示装置のブロック図を図１６に示す。表示装置は、信号制御回路３１２と、ディスプレイコントローラ３１０と、ディスプレイ３００とによって構成されている。
【００７８】
ディスプレイコントローラ３１０は、ディスプレイ３００に、スタートパルスＳＰやクロックパルスＣＬＫ、駆動電圧を供給している。
【００７９】
図１６では、４ビットのデジタルビデオ信号を入力し、第１の表示モードにおいて、４ビットのデジタル映像信号を用いて階調を表現する表示装置を例に示している。メモリ（Ａ）３１４は、デジタルビデオ信号の第１のビット〜第４のビットの情報をそれぞれ記憶するメモリ（Ａ）３１４ａ〜３１４ｄによって構成されている。同様にメモリ（Ｂ）３１５も、デジタルビデオ信号の第１のビット〜第４のビットの情報をそれぞれ記憶するメモリ（Ｂ）３１５ａ〜３１５ｄによって構成されている。これらの各ビットに対応するメモリはそれぞれ、１ビット分の信号を、１画面を構成する画素数分記憶可能な数の記憶素子を有している。
【００８０】
一般に、ｎビットのデジタル映像信号を用いて階調を表現することが可能な表示装置において、メモリ（Ａ）３１４は、第１のビット〜第ｎのビットの情報をそれぞれ記憶するメモリ（Ａ）３１４ａ〜３１４ｄによって構成される。同様に、メモリ（Ｂ）３１５も、第１のビット〜第ｎのビットの情報をそれぞれ記憶するメモリ（Ｂ）３１５ａ〜３１５ｄのよって構成される。これらの各ビットに対応するメモリは、それぞれ１ビット分の信号を、１画面を構成する画素数分記憶可能な容量を有している。
【００８１】
メモリコントローラ３１６の構成を、図１７に示す。図１７において、メモリコントローラ３１６は、階調制限回路３１８、メモリ制御回路３１９、基準発振回路３２０、可変分周回路３２１、ｘカウンタ３２２ａ、ｙカウンタ３２２ｂ、ｘデコーダ３２３ａ、ｙデコーダ３２３ｂによって構成されている。
【００８２】
図１５、図１６等において記したメモリ（Ａ）３１４及びメモリ（Ｂ）３１５等のメモリの両方をまとめてメモリと表記する。また、メモリは、複数の記憶素子によって構成される。それらの記憶素子は、（ｘ、ｙ）のアドレスによって選択されるものとする。
【００８３】
ＣＰＵ３１３からの信号が、階調制限回路３１８を介して、メモリ制御回路３１９に入力される。階調制限回路３１８では、第１の表示モード若しくは第２の表示モードのいずれかに応じて、信号をメモリ制御回路３１９に入力する。メモリ制御回路３１９は、階調制限回路３１８の信号に応じて、各ビットに対応するデジタルビデオ信号それぞれを、メモリに書き込むかどうかを選択する。同様に、メモリに書き込まれたデジタル映像信号を読み出す動作を選択する。
【００８４】
ＣＰＵ３１３からの信号は、基準発振回路３２０に入力される。基準発振回路３２０からの信号は、可変分周回路３２１に入力され、適当な周波数の信号に変換される。ここで、可変分周回路３２１には、第１の表示モード若しくは第２の表示モードのいずれかに応じた階調制限回路３１８からの信号が入力されている。この信号によって、可変分周回路３２１からの信号は、ｘカウンタ３２２ａ及びｘデコーダ３２３ａを介してメモリのｘアドレスを選択する。同様に、可変分周回路からの信号は、ｙカウンタ３２２ｂ及びｙデコーダ３２３ｂに入力され、メモリのｙアドレスを選択する。
【００８５】
このような構成のメモリコントローラ３１６を用いることで、高階調表示が必要ない場合に、信号制御回路に入力されるデジタルビデオ信号のうち、メモリに書き込まれ、またメモリから読み出される信号の情報量を抑えることができる。また、メモリから信号を読み出す周波数を変化させることができる。
【００８６】
ディスプレイコントローラ３１０の構成について、以下に説明する。図１８は、本発明のディスプレイコントローラの構成を示した図である。ディスプレイコントローラ３１０は、基準クロック発生回路３２８、可変分周回路３２９、水平クロック発生回路３３０、垂直クロック発生回路３３１、発光素子用電源制御回路３３２、駆動回路用電源制御回路３３３によって構成されている。
【００８７】
ＣＰＵ３１３から入力されるクロック信号３２４は、基準クロック発生回路３２８に入力され、基準クロックを発生する。この基準クロックは、可変分周回路３２９を介して、水平クロック発生回路３３０及び垂直クロック発生回路３３１に入力される。可変分周回路３２９には、階調コントロール信号３２７が入力される。この信号によって、基準クロックの周波数を変化させる。
【００８８】
可変分周回路３２９において基準クロックの周波数を変化させる度合いは、実施者が適宜定めることができる。
【００８９】
水平クロック発生回路３３０には、ＣＰＵ３１３から水平周期を定める、水平同期信号３２５が入力され、ソース信号線駆動回路用のクロックパルスＳ＿ＣＬＫ及び、スタートパルスＳ＿ＳＰが出力されている。同様に、垂直クロック発生回路３３１には、ＣＰＵ３１３から垂直周期を定める垂直周期信号３２６が入力され、ゲート信号線駆動回路用のクロックパルスＧ＿ＣＬＫ及びスタートパルスＧ＿ＳＰが出力されている。
【００９０】
こうして、信号制御回路のメモリコントローラにおいて、メモリからの下位ビットの信号の読み出しを無くし、また、メモリからの信号の読み出しの周波数を小さくする。この動作に対応して、ディスプレイコントローラは、各駆動回路（ソース信号線駆動回路及びゲート信号線駆動回路）に入力するサンプリングパルスＳＰ及びクロックパルスＣＬＫの周波数を小さくし、画像を表現するサブフレーム期間の書き込み期間及び点灯期間を長く設定することができる。
【００９１】
本実施の形態では、１フレーム期間を４つのサブフレーム期間に分割して、４ビットのデジタル映像信号を用いて、２４の階調をしたが、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成しても良い。例えば、１フレーム期間を６つのサブフレーム期間に分割しても良い。
【００９２】
発光素子用電源制御回路３３２は、発光素子の対向電極の電位（対向電位）を、書き込み期間中は電源電位とほぼ同じ電位に保たれるようにし、点灯期間においては電源電位との間に発光素子が発光する程度の電位差を有するように、制御している。ここで、発光素子用電源制御回路３３２にも、階調コントロール信号３２７が入力される。これによって、発光状態を選択された画素において、発光素子が発光する期間が長くなった分、発光素子の両電極間にかける電圧が小さくなるように、発光素子の対向電極の電位を変化させる。
【００９３】
駆動回路用電源制御回路３３３は、各駆動回路に入力される電源電圧を制御する。ここで、駆動回路用電源制御回路３３３にも、階調コントロール信号３２７が入力されることで、出力される駆動回路用電源電圧を変更する。
【００９４】
なお、駆動回路用電源制御回路３３３には、特許第３１１０２５７号（特開平８−６９６９０号公報）に開示されている技術など公知の構成のものを用いても良い。
【００９５】
前述した信号制御回路３１２、メモリコントローラ３１６、ＣＰＵ３１３、メモリ（Ａ）３１４、メモリ（Ｂ）３１５、ディスプレイコントローラ３１０は、画素と同一基板上に形成しても良いし、ＬＳＩチップで形成しディスプレイ３００の基板上にＣＯＧで貼り付けを行なっても良い。また、基板上にＴＡＢをもちいて貼り付けを行なっても良いし、ディスプレイとは別の基板上に形成し、電気配線にて接続を行なっても良い。
【００９６】
本実施の形態に係る表示装置を実施の形態１又は実施の形態２に組み合わせることにより、同様な効果を奏することができる。
【００９７】
（実施の形態４）
本実施の形態では、表示装置の駆動回路について説明する。時間階調を用いて表示を行なうためには、時間階調用に信号を変換する回路が必要である。時間階調用に信号を変換する回路として、例えば図１９のように表される制御回路を用いることができる。制御回路４０２はデータを記憶するメモリ（Ａ）４０５及びメモリ（Ｂ）４０６、データを読み取り、メモリへの書き込みを行う論理回路（Ｗロジック４０３）、メモリからの読み取りを行い、ディスプレイ４００に出力を行う論理回路（Ｒロジック４０４）から構成される。
【００９８】
図２０に本実施の形態の制御回路のタイミングチャートを示す。Ｗロジック４０３に入力されたデジタルデータを時間階調方式に合わせたデータにするために、メモリ（Ａ）４０５及びメモリ（Ｂ）４０６を使って、交互にデータの書き込み及び読み取りを行う。
【００９９】
Ｒロジック４０４がメモリ（Ａ）４０５に記憶された信号の読み出しを行うと、同時にメモリ（Ｂ）４０６にＷロジック４０３を介して次のフレーム期間に対応するデジタルビデオ信号が入力されて記憶され始める。
【０１００】
このように、制御回路４０２は、１フレーム期間分ずつのデジタルビデオ信号を記憶することができるメモリ（Ａ）４０５及びメモリ（Ｂ）４０６を有し、このメモリ（Ａ）４０５とメモリ（Ｂ）４０６とを交互に用いて、デジタルビデオ信号をサンプリングする。
【０１０１】
このとき、メモリ（Ａ）４０５又はメモリ（Ｂ）４０６に書き込んだ後、再び読み取り信号が来るまでＷａｉｔ（待機）状態に置かれる。また、メモリ（Ａ）４０５及びメモリ（Ｂ）４０６の書き込みと読み取りの機能変換は、より時間のかかる読み取り側にタイミングを合わせて行う。
【０１０２】
また、書き込み信号の周期毎に、２つのメモリの割り当てを決め、書き込み開始信号と水平方向同期信号を通じて読み込み開始を決定するようにしても良い。それにより、フレーム周波数が落ちてしまうことを防止することができる。
【０１０３】
図２１に、本実施の形態における別の構成を示すブロック図を示す。
【０１０４】
制御回路４２２はメモリ（Ａ）４２５及びメモリ（Ｂ）４２６、メモリ書き込み又は読み込み用を選択するセレクタ（Ａ）４２７、セレクタ（Ｂ）４２８、メモリへの書き込みを行う論理回路（Ｗロジック４２３）、メモリからの読み取りを行いディスプレイ４２０に出力を行う論理回路（Ｒロジック４２４）、垂直方向同期信号（ＳＹＮＣ）の開始点を判定する回路（ＴＯＰ４２９）から構成される。
【０１０５】
同期をとる方法として、ＳＹＮＣ、Ｇ＿ＣＫ、ＲＡＭ＿ＳＥＬＥＣＴＯＲ、ＲＥＡＤ＿ＥＮＡＢＬＥの信号を新たに導入する。
【０１０６】
ＲＡＭ＿ＳＥＬＥＣＴＯＲはＳＹＮＣ信号が入力されるたびに反転し、メモリ（Ａ）４２５及びメモリ（Ｂ）４２６の書き込み用読み取り用の役目をセレクタ（Ａ）４２７、セレクタ（Ｂ）４２８によって決定される。
【０１０７】
図２２にＴＯＰ４２９、Ｗロジック、Ｒロジック、の動作を示すタイミングチャートを示す。ＳＹＮＣ信号が入力されるとＲＡＭセレクタは反転し、２つのメモリ（Ａ）４２５とメモリ（Ｂ）４２６の書き込みと読み取りの役目が入れ替わる。また、同時にＷ−ＬＯＧＩＣは書き込みを行いＲ−ＬＯＧＩＣは読み込みを開始し、ＲＥＡＤ＿ＥＮＡＢＬＥ信号がＨレベル（又は、Ｌレベル）になる。
【０１０８】
図２３に書き込み、読み取りのタイミングと同期の取り方のタイミングチャートを示す。垂直方向同期信号（ＳＹＮＣ）によってＲＡＭ＿ＳＥＬＥＣＴＯＲは反転し、書き込み用メモリと読み取り用メモリの役目が入れ替わる。よってＷ−ＬＯＧＩＣはデータの書き込みに図２１に示したメモリ（Ａ）４２５とメモリ（Ｂ）４２６を交互に使用する。
【０１０９】
ＲＥＡＤ＿ＥＮＡＢＬＥは、ＨレベルのときＲ−ＬＯＧＩＣが読み込み開始可能状態を表し、Ｌレベルのときは待機状態（Ｗａｉｔ）を表す信号とする。
【０１１０】
ＲＥＡＤ＿ＥＮＡＢＬＥはＲＡＭ＿ＳＥＬＥＣＴＯＲが反転してから水平方向同期信号（Ｇ＿ＣＫ）の開始点（Ｈｉｇｈ）から書き込み可能状態（Ｈｉｇｈ）になりＲ−ＬＯＧＩＣの状態は読み込み待機状態（Ｗａｉｔ）から読み込み開始可能状態になる。なおＲ−ＬＯＧＩＣの読み込み待機状態（Ｗａｉｔ）は読み込み周期が終わった時点で自動的に読み込み待機状態（Ｗａｉｔ）になる。つまり垂直方向同期信号によってＲＡＭ＿ＳＥＬＥＣＴＯＲを反転させ、Ｇ＿ＣＫ、ＲＥＡＤ＿ＥＮＡＢＬＥ信号の各状態から読み込み待機状態（Ｗａｉｔ）期間を変更させる。なお水平方向同期信号（Ｇ＿ＣＫ）の開始と読み込み開始可能状態又は待機状態を示すＲＥＡＤ＿ＥＮＡＢＬＥは、Ｈレベル又はＬレベルでも良い。
【０１１１】
よってＲ−ＬＯＧＩＣの待機状態（Ｗａｉｔ）の期間を調整することによって異なる書き込みと読み込み周期の同期が取れる事になる。
【０１１２】
本実施の形態では図２１のブロック図に限られず、図２４に示したブロック図を用いることができる。図２４は、図２１と同様の符号により示されているが、セレクタ（Ａ）４２７とセレクタ（Ｂ）４２８の機能が異なっている。セレクタ（Ａ）４２７はＲロジック４２４へのデータ書き込みが可能であり、セレクタ（Ｂ）４２８はＷロジックからのデータの読み込みが可能である。これにより、メモリ（Ａ）４２５とメモリ（Ｂ）４２６の両者について、データの読み取りと書き込みの機能を入れ替えることができる。
【０１１３】
次に、図２５を用いて、発光素子を用いた表示用パネルに出力する制御回路の構成の一例を説明する。
【０１１４】
制御回路であるＦＰＧＡ４４２には１８ビット（６ビット×ＲＧＢ）のＶｉｄｅｏ＿Ｄａｔａと制御信号が入力される。Ｖｉｄｅｏ＿Ｄａｔａが入力されてからディスプレイ４４０に出力するまでの動作を説明する。
【０１１５】
各行の読み込みの制御はＶＣＬＫ（周期６８．６μｓｅｃ）で行なわれる。まずＳＹＮＣ信号が入力される事でＶｉｄｅｏ＿Ｄａｔａの入力が始まる。ＳＹＮＣ信号が入力された後一定期間のオフ期間を経てＷロジック４４３にＶｉｄｅｏ＿Ｄａｔａの入力が始まる。ＶＣＬＫ半周期につき１行分のＶｉｄｅｏ＿Ｄａｔａが読み取られる。２２０行分の入力が終わると一定期間のオフ期間を経て再びＳＹＮＣ信号が入力されＶｉｄｅｏ＿Ｄａｔａが入力される。全面の入力周期は１６．６６９８ｍｓｅｃ（ＶＣＬＫ２４３周期分、１秒間に６０周期）である。
【０１１６】
一行内の各ブロックへの読み込みの制御はＨＣＬＫ（周期４００ｎｓ）で行なわれる。Ｖｉｄｅｏ＿ＥｎａｂｌｅがＨｉｇｈの期間中Ｖｉｄｅｏ＿Ｄａｔａを読み出す。１行分、すなわち１７６ブロック分のデータを読み終わると一定期間のオフ期間（Ｖｉｄｅｏ＿ＥｎａｂｌｅがＬレベル）を経て次の行のＶｉｄｅｏ＿Ｄａｔａを読み出す。これを２２０行分繰り返すことで一画面分のデータとなる。
【０１１７】
一方、ＦＰＧＡ４４２にはメモリ（Ａ）４４５及びメモリ（Ｂ）４４６が接続され、ＳＹＮＣ信号が入力毎にＲＡＭ＿ＳＥＬＥＣＴの値を反転させる。
【０１１８】
ＦＰＧＡからの信号ＲＡＭ＿ＳＥＬＥＣＴによって、セレクタ（Ａ）４４７、セレクタ（Ｂ）４４８を動作させ、どちらのメモリに書き込む、また読み取るかを決定する。
【０１１９】
ＦＰＧＡには６Ｘ８Ｘ３＝１４４個のフリップフロップによって構成され、各フリップフロップはある点での一色分のデータ（６ビット）を格納する事ができる。データはＨＣＬＫによって順次隣のフリップフロップに移動され、８ブロック分のデータが揃うと１４４個のレジスタに格納され、ＲＡＭ＿ＳＥＬＥＣＴによって決められたメモリに書き込まれる。
【０１２０】
ディスプレイ４４０の表示は時間階調で行うために、メモリ（Ａ）４４５又はメモリ（Ｂ）４４６に書き込まれたデータはディスプレイ出力用に並び替えを行い、順次ディスプレイ４４０に出力される。Ｒロジック４４４はディスプレイ出力用に並び替えられた全面分のデータをメモリ（Ａ）４４５又はメモリ（Ｂ）４４６内から読み込み、ディスプレイ４４０に出力する。
【０１２１】
ディスプレイ４４０に表示する際には、ビデオ信号データは４（アドレス）×ＲＧＢ（３色）＝１２ビット単位で取り扱う。Ｇ１＿ＣＫ、Ｇ２＿ＣＫ、Ｇ１＿ＣＫＢ、Ｇ２＿ＣＫＢはそれぞれ周期１２μｓのクロックである。Ｇ１＿ＣＫ、Ｇ１＿ＣＫＢが立ちあがる、又は立ち下がるタイミングでビデオ信号データが入力される行が移動する。
【０１２２】
Ｇ１＿ＳＰが立ち下がってから２周期（２４μｓｅｃ）後に上の行から順に書き込みが行なわれる。２２０行分書き込みが終わると一画面分の表示となるが、次の画面の表示の前に書き込みを遅らせるために４周期（４８μｓｅｃ）分のダミーサイクルが入る。また、必要によって書き込みの消去を行うときにはＧ２＿ＳＰを立ちあげる。
【０１２３】
Ｓ＿ＣＫ、Ｓ＿ＣＫＢは周期２００ｎｓｅｃのクロックである。Ｓ＿ＣＫ、Ｓ＿ＣＫＢが立ちあがる、又は立ち下がるタイミングでＶｉｄｅｏ＿Ｄａｔａが入力されるブロックが移動する。Ｇ１＿ＣＬＫが立ち上がる若しくは立ち下がってから４周期（８００ｎｓｅｃ）後にＳ＿ＬＡＴがＨｉｇｈになって電荷の保持を行い、続いてＳ＿ＳＰがＨレベルからＬレベルになるときにビデオ信号データの入力が始まる。入力は４アドレス毎に行うので、４４回繰り返す事で１行分の書き込みが終了する。
【０１２４】
Ｗロジック４４３とＲロジック４４４の動作は発振子４５０からのＰＬＬ４５１を通したクロックを入力することによって行なっている。また、メモリ（Ａ）４４５及びメモリ（Ｂ）４４６への書き込み及び読み取りのタイミングは、ＴＯＰ４４９を通したクロックの立ちあがり及び立ち下がりを使用している。
【０１２５】
Ｗロジック４４３及びＲロジック４４４はＬＳＩを用いても良いし、ＦＰＧＡを用いることもできる。
【０１２６】
次に、図２６を用いて、制御回路による発光素子を用いた表示装置の一例を示す。
【０１２７】
表示装置は、制御回路４６２、ソース信号線駆動回路４６４、ゲート信号線駆動回路４６６及びゲート信号線駆動回路４６７、表示部４６８、メモリ４７０、ＦＰＣ４７４とコネクタ４７２よりなる。表示装置の各回路はパネル４６０上に形成若しくは外付けされる。
【０１２８】
ＦＰＣ４７４からコネクタ４７２を通して送られたデータ及び制御信号は制御回路４６２に入力され、メモリ４７０でデータを出力用に並び替えられて再び制御回路４６２に送られる。制御回路４６２はデータ及び表示に用いる信号をソース信号線駆動回路４６４、ゲート信号線駆動回路４６６、４６７に送り、発光素子を用いた表示部４６８で表示を行う。
【０１２９】
ソース信号線駆動回路４６４及びゲート信号線駆動回路４６６、４６７は公知のものを用いる事ができる。また、回路の構成によってはゲート信号線駆動回路は一つでも良い。
【０１３０】
次に、図２７を用いて、制御回路による発光素子を用いた表示装置の別の例を示す。
【０１３１】
表示装置は、制御回路４６２、ソース信号線駆動回路４６４、ゲート信号線駆動回路４６６及び４６７、表示部４６８、メモリ４７０、ＦＰＣ４７４よりなるコネクタ４７２よりなる。表示装置の各回路はパネル４６０上に形成若しくは外付けされる。
【０１３２】
動作の説明を行う。ＦＰＣ４７４からコネクタ４７２を通して送られたデータ及び制御信号は制御回路４６２に入力されたのちに、データをＦＰＣ４７４内のメモリ４７０に戻してデータを出力用に並べ替えられ、再び制御回路４６２に送られる。制御回路４６２はデータ及び表示に用いる信号をソース信号線駆動回路４６４、ゲート信号線駆動回路４６６、４６７に送り、発光素子を用いた表示部４６８で表示を行う。
【０１３３】
なお、ソース信号線駆動回路４６４及びゲート信号線駆動回路４６６、４６７は公知のものを用いる事ができる。また、回路の構成によってはゲート信号線駆動回路は一つでも良い。
【０１３４】
図２７のようにすることで、メモリ４７０がＦＰＣ４７４内に組み込まれ、表示装置の小型化を図ることができる。
【０１３５】
次に、図２８を用いて、別の構成による発光素子を用いたディスプレイに出力する制御回路の一例を説明する。
【０１３６】
時間階調表示はアナログ表示に比較して、必然的に動作周波数が高くなる。階調数を１ビット増やすためには最低１サブフレーム追加する必要があり、８ビット階調を得るためにはサブフレームは８以上必要である。さらに、暗部の階調数を増やして自然な画像となるようにガンマ補正を施すには、さらにサブフレーム数を増やす必要があり、サブフレーム数は１０以上必要となる場合もある。そのため、動作周波数も１０倍以上にしなければならない。
【０１３７】
このような動作周波数で駆動を行うためには使用するＳＲＡＭも高速動作が必要であり、高速用のＳＲＡＭ−ＩＣを使用する必要がある。
【０１３８】
ところが、高速用のＳＲＡＭは保持時の消費電力が大きく、モバイル機器には適していない。また、低消費電力のＳＲＡＭを使用するためには周波数をさらに下げる必要がある。
【０１３９】
図２８に示すように、デジタル映像信号４８１をＳＲＡＭ（１）４８６、ＳＲＡＭ（２）４８７に書き込みをする前にシリアル−パラレル変換回路４８２を用いてデジタル映像信号をシリアルからパラレルに変換し、その後でスイッチ４８４、スイッチ４８８を介してディスプレイ４８０に書き込みを行う。
【０１４０】
このような対策をとることによって、呼び出し時も低周波数でパラレルな呼び出しが可能となるため、低消費電力ＳＲＡＭが低周波数で使用でき、モバイル機器の電力を下げる事ができる。
【０１４１】
（実施の形態５）
本実施の形態では、本発明に係る表示装置のソース信号線駆動回路の構成例について説明する。ソース信号線駆動回路の構成例を図２９に示す。
【０１４２】
ソース信号線駆動回路は、シフトレジスタ５０１と、走査方向切り換え回路、ＬＡＴ（Ａ）５０２及びＬＡＴ（Ｂ）５０３によって構成されている。図２９では、シフトレジスタ５０１からの出力の１つに対応する、ＬＡＴ（Ａ）５０２の一部とＬＡＴ（Ｂ）５０３の一部のみを図示するが、シフトレジスタ５０１からの全ての出力に対して、同様の構成のＬＡＴ（Ａ）５０２及びＬＡＴ（Ｂ）５０３が対応する。
【０１４３】
シフトレジスタ５０１は、クロックドインバータ、インバータ、ＮＡＮＤ回路によって構成されている。シフトレジスタ５０１には、ソース信号線駆動回路用スタートパルスＳ＿ＳＰが入力され、ソース信号線駆動回路用クロックパルスＳ＿ＣＬＫとその極性が反転した信号であるソース信号線駆動回路用反転クロックパルスＳ＿ＣＬＫＢによって、クロックドインバータが導通状態、非導通状態と変化することによって、ＮＡＮＤ回路から順に、ＬＡＴ（Ａ）５０２にサンプリングパルスを出力する。
【０１４４】
また、走査方向切り換え回路は、スイッチによって構成され、シフトレジスタ５０１の走査方向を、図面向かって左右に切り換える働きをする。図２９では、左右切り換え信号Ｌ／ＲがＬｏの信号に対応する場合、シフトレジスタ５０１は、図面向かって左から右に順にサンプリングパルスを出力する。一方、左右切り換え信号Ｌ／ＲがＨレベルの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【０１４５】
ステージのＬＡＴ（Ａ）５０２は、クロックドインバータと、インバータによってラッチ回路５０４が構成されている。ここで、各ステージのＬＡＴ（Ａ）５０２とは、１本のソース信号線に入力する映像信号を取り込むＬＡＴ（Ａ）５０２を示すものとする。
【０１４６】
信号制御回路より出力されたデジタル映像信号はＶＤは、ｐ分割（ｐは自然数）されて入力される。つまり、ｐ本のソース信号線への出力に対応する信号が並列に入力される。サンプリングパルスが、バッファを介して、ｐ個のステージのＬＡＴ（Ａ）５０２のクロックドインバータに同時に入力されると、ｐ分割された入力信号はｐ個のステージのＬＡＴ（Ａ）５０２において、それぞれ同時にサンプリングされる。
【０１４７】
本実施の形態は、ｘ本のソース信号線に信号電圧を出力するソース信号線駆動回路を例に説明しているので、１水平期間あたり、ｘ／ｐ個のサンプリングパルスが順にシフトレジスタより出力される。各サンプリングパルスに応じて、ｐ個のステージのＬＡＴ（Ａ）５０２は、同時にｐ本のソース信号線への出力に対応するデジタル映像信号をサンプリングする。
【０１４８】
本明細書中では、このようにソース信号線駆動回路に入力するデジタル映像信号を、ｐ相の並列信号に分割し、ｐ個のデジタル映像信号を１つのサンプリングパルスによって同時に取り込む手法を、ｐ分割駆動と呼ぶことにする。図２９では４分割を行なっている。
【０１４９】
上記分割駆動を行うことによって、ソース信号線駆動回路のシフトレジスタのサンプリングにマージンを持たせることができる。こうして表示装置の信頼性を向上させることができる。
【０１５０】
各ステージのＬＡＴ（Ａ）５０２に１水平期間の信号がすべて入力されると、ラッチパルスＬＳ及びその極性が反転した、反転ラッチパルスＬＳＢが入力されて、各ステージのＬＡＴ（Ａ）５０２に入力された信号を各ステージのＬＡＴ（Ｂ）５０３へ一斉に出力する。
【０１５１】
なお、ここで各ステージのＬＡＴ（Ｂ）５０３とは、各ステージのＬＡＴ（Ａ）５０２からの信号をそれぞれ入力する、ＬＡＴ（Ｂ）５０３のことを示すとする。
【０１５２】
ＬＡＴ（Ｂ）５０３の各ステージは、クロックドインバータ及び、インバータによって構成されている。ＬＡＴ（Ａ）５０２の各ステージより出力された信号は、ＬＡＴ（Ｂ）５０３に保持されると同時に、各ソース信号線Ｓ１〜Ｓｘに出力される。なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０１５３】
シフトレジスタ５０１及びＬＡＴ（Ａ）５０２、ＬＡＴ（Ｂ）５０３に入力されるスタートパルスＳ＿ＳＰ、クロックパルスＳ＿ＣＬＫ等は、本発明の実施の形態で示したディスプレイコントローラから入力されている。
【０１５４】
本実施の形態では、ビット数の少ないデジタル映像信号を、ソース信号線駆動回路のＬＡＴ（Ａ）に入力する動作を信号制御回路によって行い、同時にソース信号線駆動回路のシフトレジスタに入力されるクロックパルスＳ＿ＣＬＫや、スタートパルスＳ＿ＳＰ等の周波数を小さくし、ソース信号線駆動回路を動作させる駆動電圧を低くする動作を、ディスプレイコントローラによって行う。
【０１５５】
こうして、第２の表示モードにおいて、ソース信号線駆動回路がデジタル映像信号をサンプリングする動作を少なくして、表示装置の消費電力を抑えることができる。
【０１５６】
本実施の形態の表示装置は、本実施の形態のソース信号線駆動回路の構成に限らず、公知の構成のソース信号線駆動回路を自由に用いることができる。また、ソース信号線駆動回路の構成により、ディスプレイコントローラからソース信号線駆動回路に入力される信号線の数や、駆動電圧の電源線の本数も異なった構成になる。
【０１５７】
本実施の形態は、実施の形態１〜実施の形態４と自由に組み合わせて実施することが可能である。
【０１５８】
（実施の形態６）
本実施の形態では、本発明の表示装置のゲート信号線駆動回路の構成例について説明する。
【０１５９】
ゲート信号線駆動回路は、シフトレジスタ、走査方向切り換え回路等によって構成されている。なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０１６０】
シフトレジスタには、スタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ、駆動電圧等が入力されて、ゲート信号線選択信号を出力している。
【０１６１】
ゲート信号線駆動回路の構成について、図３０を用いて説明する。シフトレジスタ５０５は、クロックドインバータ５０６、クロックドインバータ５０７、インバータ５０８、ＮＡＮＤ回路５１１によって構成されている。シフトレジスタ５０５には、スタートパルスＧ＿ＳＰが入力され、クロックパルスＧ＿ＣＬＫとその極性が反転した信号である反転クロックパルスＧ＿ＣＬＫＢによって、クロックドインバータ５０６及び５０７が導通状態、非導通状態と変化することによって、ＮＡＮＤ回路５１１から順に、サンプリングパルスを出力する。
【０１６２】
また、走査方向切り換え回路は、スイッチ５０９及びスイッチ５１０によって構成され、シフトレジスタの操作方向を図面向かって左右に切り換える働きをする。図３０では、走査方向切り換え信号Ｕ／ＤがＬｏの信号に対応する場合、シフトレジスタは、図面向かって左から右に順に、サンプリングパルスを出力する。一方、走査方向切り換え信号Ｕ／ＤがＨレベルの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【０１６３】
シフトレジスタから出力されたサンプリングパルスは、ＮＯＲ回路５１２に入力され、イネーブル信号ＥＮＢと演算される。この演算は、サンプリングパルスのなまりによって、隣り合うゲート信号線が同時に選択される状況を防ぐために行われる。ＮＯＲ回路５１２から出力された信号は、バッファ５１３、バッファ５１４を介して、ゲート信号線Ｇ１〜Ｇｙに出力される。なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０１６４】
シフタレジスタに入力されるスタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ、駆動電圧等は、実施の形態で示したディスプレイコントローラから入力されている。
【０１６５】
なお、本実施の形態の表示装置は、図３０で示すゲート信号線駆動回路の構成に限定されず、公知の構成のゲート信号線駆動回路を自由に用いることができる。ゲート信号線駆動回路の構成により、ディスプレイコントローラからゲート信号線駆動回路に入力される信号線の数や、駆動電圧の電源線の本数も異なった構成になる。
【０１６６】
本実施の形態は、実施の形態１〜実施の形態５と自由に組み合わせて実施することが可能である。
【０１６７】
（実施の形態７）
時間階調を用いた表示装置では以上に述べてきた、アドレス期間と点灯期間を分離する方式のほかに、書き込みと表示を同時に行うような駆動方法も提案されている。例えば、特開２００１−３４３９３３号公報に開示されている。この方式では従来の選択ＴＦＴ、駆動ＴＦＴのほかに消去ＴＦＴを追加し、階調数を向上させることができる。
【０１６８】
具体的には、ゲート信号線駆動回路を複数設けて、第１のゲート信号線駆動回路で書き込みを行い、全ラインが書き込み終わる前に第２のゲート信号線駆動回路で消去を行うものである。４ビット程度では余り効力はないが、階調が６ビット以上になる場合や、擬似輪郭対策でサブフレームを多く増やさねばならない場合には、非常に有効な対策である。本発明はこのような駆動方法をとる表示装置においても適応可能である。
【０１６９】
図３１ に４ビット階調表示を行う場合のタイミングチャートを示す。図３１では４ビット目で第２のゲート信号線駆動回路で消去を行って点灯期間を短縮している。
【０１７０】
この駆動方法を実現するための画素構成の例を図３２、図３３、図３４に示す。図３２は、消去ＴＦＴを設けた例である。信号の書き込みを行いたい場合は、第１のゲート信号線６０１の電位を高くすることにより、第１のゲート信号線６０１を選択し、選択ＴＦＴ６０５をオン状態にして、ソース信号線６０３から信号を保持容量６０６に入力する。すると、その信号に応じて、駆動ＴＦＴ６０７の電流が制御され、電源線６０４から発光素子６０８に電流が流れる。
【０１７１】
信号を消去したい場合は、第２のゲート信号線６０２の電位を高くすることにより、第２のゲート信号線６０２を選択し、消去ＴＦＴ６０９をオン状態にして、駆動ＴＦＴ６０７がオフ状態になるようにする。すると、電源線６０４から発光素子６０８に電流が流れなくなる。その結果、非点灯期間を作ることができ、点灯期間の長さを自由に制御できるようになる。
【０１７２】
図３２では、消去ＴＦＴ６０９を用いていたが、別の方法を用いることも出来る。なぜなら、強制的に非点灯期間を作れば良いので、発光素子６０８に電流が供給されないようにすれば良いからである。よって、電源線６０４から発光素子６０８に電流が流れる経路のどこかに、スイッチを配置して、そのスイッチのオンオフを制御して、非点灯期間を作れば良い。あるいは、駆動ＴＦＴ６０７のゲート及びソース間電圧を制御して、駆動ＴＦＴが強制的にオフになるようにすれば良い。
【０１７３】
図３３は、駆動ＴＦＴを強制的にオフにする場合の例である。選択ＴＦＴ６０５、駆動ＴＦＴ６０７、消去ダイオード６１０、発光素子６０８が配置されている。選択ＴＦＴ６０５のソースとドレインは各々、ソース信号線６０３と駆動ＴＦＴ６０７のゲートに接続されている。選択ＴＦＴ６０５のゲートは、第１のゲート信号線６０１に接続されている。駆動ＴＦＴ６０７のソースとドレインは各々、電源線６０４と発光素子６０８に接続されている。消去ダイオード６１０は、駆動ＴＦＴ６０７のゲートと第２のゲート信号線６０２に接続されている。
【０１７４】
保持容量６０６は、駆動ＴＦＴ６０７のゲート電位を保持する役目をしている。よって、駆動ＴＦＴ６０７のゲートと電源線６０４の間に接続されているが、これに限定されない。駆動ＴＦＴ６０７のゲート電位を保持できるように配置されていれば良い。また、駆動ＴＦＴ６０７のゲート容量などを用いて、駆動ＴＦＴ６０７のゲート電位を保持できる場合は、保持容量６０６を省いても良い。
【０１７５】
動作方法としては、第１のゲート信号線６０１の電位を高くすることにより、第１のゲート信号線６０１を選択し、選択ＴＦＴ６０５をオン状態にして、ソース信号線６０３から信号を保持容量６０６に入力する。すると、その信号に応じて、駆動ＴＦＴ６０７の電流が制御され、電源線６０４から発光素子６０８に電流が流れる。
【０１７６】
信号を消去したい場合は、第２のゲート信号線６０２の電位を高くすることにより、第２のゲート信号線６０２を選択し、消去ダイオード６１０がオンして、第２のゲート信号線６０２から駆動ＴＦＴ６０７のゲートへ電流が流れるようにする。その結果、駆動ＴＦＴ６０７がオフ状態になる。すると、電源線６０４から発光素子６０８に流れなくなる。その結果、非点灯期間を作ることができ、点灯期間の長さを自由に制御できるようになる。
【０１７７】
信号を保持しておきたい場合は、第２のゲート信号線６０２を非選択しておく。すると、消去ダイオード６１０がオフするので、駆動ＴＦＴ６０７のゲート電位は保持される。
【０１７８】
駆動ＴＦＴ６０７は、整流性がある素子であれば良い。ＰＮ型ダイオード、ＰＩＮ型ダイオード、ショットキー型ダイオード、ツェナー型ダイオードなど様々な整流素子を適用することができる。
【０１７９】
また、トランジスタを用いて、ダイオード接続（ゲートとドレインを接続）して、用いても良い。その場合の回路図を図３４に示す。消去ダイオード６１１として、ダイオード接続されたトランジスタを用いている。ここでは、Ｎチャネル型を用いているが、これに限定されない。Ｐチャネル型を用いても良い。
【０１８０】
本実施の形態は実施の形態１〜実施の形態６と自由に組み合わせることができる。
【０１８１】
（実施の形態８）
本実施の形態では、実施の形態７と同様に、アドレス期間と点灯期間を同時に行う他の方式について説明する。この場合のタイミングチャートを図３５に示す。画素構成は図１１に示したものと同様である。
【０１８２】
図３６に示すように、１ゲート選択期間を複数のサブゲート選択期間に分割する（図３６の場合は、３つに分割している）。そして、各サブゲート選択期間内で、各々のゲート信号線の電位を高くすることにより、各々のゲート信号線を選択し、その時に対応する信号をソース信号線に入力する。例えば、ある１ゲート選択期間において、第１のサブゲート選択期間ではｉ行目を選択し、第２のサブゲート選択期間ではｊ行目を選択し、第３のサブゲート選択期間ではｋ行目を選択する。そして、次の１ゲート選択期間では、第１のサブゲート選択期間ではｉ＋１行目を選択し、第２のサブゲート選択期間ではｊ＋１行目を選択し、第３のサブゲート選択期間ではｋ＋１行目を選択する。このようにすると、１ゲート選択期間において、あたかも同時に３行分を選択したかのように動作させることが可能となる。
【０１８３】
この駆動方法を実施するときのゲート信号線駆動回路の構成例を図３７に示す。１ゲート選択期間を３つのサブゲート選択期間に分割する場合、第１のシフトレジスタ６２１、第２のシフトレジスタ６２２及び第３のシフトレジスタ６２３を用意する。シフトレジスタについては、例えば、実施の形態６で示したゲート線選択回路（図３０）に記載のシフトレジスタ５０５を用いても良い。第１のシフトレジスタ６２１、第２のシフトレジスタ６２２、第３のシフトレジスタ６２３は、それぞれスタートパルスＧ＿ＳＰ１、Ｇ＿ＳＰ２、Ｇ＿ＳＰ３により駆動し、それぞれサンプリングパルスを出力する。次に、それぞれのサンプリングパルスと１ゲート選択期間分割用信号Ｇ＿ＣＰ１、Ｇ＿ＣＰ２、Ｇ＿ＣＰ３をＡＮＤ回路６２４、ＡＮＤ回路６２５、ＡＮＤ回路６２６に入力し、論理積を計算する。最後に、ＡＮＤ回路６２４、ＡＮＤ回路６２５、ＡＮＤ回路６２６の出力をＯＲ回路６２７に入力し、論理和を計算する。そして、ＯＲ回路６２７の出力信号がＨレベルとなる期間のみ、ゲート信号線が選択される。
【０１８４】
なお、スタートパルスＧ＿ＳＰ１、Ｇ＿ＳＰ２、Ｇ＿ＳＰ３、及び１ゲート選択期間分割用信号Ｇ＿ＣＰ１、Ｇ＿ＣＰ２、Ｇ＿ＣＰ３は、ディスプレイコントローラから送られる。本実施の形態におけるディスプレイコントローラの構成例を図３８に示す。図３８に示した例では、それぞれのシフトレジスタに対するスタートパルス及び１ゲート選択期間分割用信号を生成する垂直クロック発生回路３３４ａ、３３４ｂ、３３４ｃを設けている。これにより、それぞれのシフトレジスタを独立に駆動できるようになる。
【０１８５】
次に、本実施の形態のゲート線選択回路のタイミングチャートを図３９、に示す。図３９は、第１のシフトレジスタ６２１を用いて、ｉ行目のゲート線を選択する場合を示している。
【０１８６】
１ゲート選択期間分割用信号は、１ゲート選択期間を１周期とする信号とし、１ゲート選択期間分割用信号Ｇ＿ＣＰ１は、１ゲート選択期間の最初の１／３期間のみＨレベルの信号で、残りの２／３期間はＬｏの信号とする。同様に、１ゲート選択期間分割用信号Ｇ＿ＣＰ２は、１ゲート選択期間の真ん中の１／３期間のみＨレベルの信号で、残りの２／３期間はＬｏの信号とし、１ゲート選択期間分割用信号Ｇ＿ＣＰ３は、１ゲート選択期間の最後の１／３期間のみＨレベルの信号で、残りの２／３期間はＬｏの信号とする。
【０１８７】
例えば、第１のシフトレジスタ６２１のｉ行目のサンプリングパルスのみがＨレベルの信号となる場合を考える。ここで、各シフトレジスタのｉ行目のサンプリングパルスと１ゲート選択期間分割用信号に対するＡＮＤ回路の出力信号をＡＮＤ１＿ｉ、ＡＮＤ２＿ｉ、ＡＮＤ３＿ｉに示す。第１のシフトレジスタ６２１のｉ行目のサンプリングパルスのみがＨレベルの信号となっているため、１ゲート選択期間分割用信号Ｇ＿ＣＰ１との論理積を計算すると、１ゲート選択期間の最初の１／３期間のみＨレベルとなる信号が得られる。また、第２のシフトレジスタ６２２、第３のシフトレジスタ６２３のｉ行目のサンプリングパルスはＬｏの信号となっているため、１ゲート選択期間分割用信号との論理積を計算すると、１ゲート選択期間中Ｌｏとなる信号が得られる。最後にＡＮＤ１＿ｉ、ＡＮＤ２＿ｉ、ＡＮＤ３＿ｉの論理和を計算すると、１ゲート選択期間の最初の１／３期間のみＨレベルとなる信号が得られる。したがって、ｉ行目のゲート信号線が１ゲート選択期間の最初の１／３期間のみ選択される。
【０１８８】
同様に、第２のシフトレジスタ６２２のｊ行目のサンプリングパルスのみがＨレベルの信号となる場合には、１ゲート選択期間分割用信号Ｇ＿ＣＰ２を用いることにより、ｊ行目のゲート信号線を１ゲート選択期間の真ん中の１／３期間のみ選択することができる。また、例えば、第３のシフトレジスタ６２３のｋ行目のサンプリングパルスのみがＨレベルの信号となる場合には、１ゲート選択期間分割用信号Ｇ＿ＣＰ３を用いることにより、ｋ行目のゲート信号線を１ゲート選択期間の最後の１／３期間のみ選択することができる。
【０１８９】
ゲート信号線選択回路の別の構成例を図４０に示す。１ゲート選択期間を３つのサブゲート選択期間に分割する場合、第１のシフトレジスタ６３１、第２のシフトレジスタ６３２及び第３のシフトレジスタ６３３を用意し、第１のシフトレジスタ６３１と、第２のシフトレジスタ６３２及び第３の６３３とを、画素部６３０の両側に配置する。第１のシフトレジスタ６３１については、その出力であるサンプリングパルスと１ゲート選択期間分割用信号Ｇ＿ＣＰ１をＡＮＤ回路６３４に入力する。そして、ＡＮＤ回路６３４の出力信号がＨレベルとなる期間のみ、ゲート信号線が選択される。一方、第２のシフトレジスタ６３２、第３のシフトレジスタ６３３については、それぞれのシフトレジスタが出力するサンプリングパルスと１ゲート選択期間分割用信号Ｇ＿ＣＰ２、Ｇ＿ＣＰ３をそれぞれＡＮＤ回路６３５、ＡＮＤ回路６３６に入力し、これらの出力をＯＲ回路６３７に入力する。そして、ＯＲ回路６３７の出力信号がＨレベルとなる期間のみ、ゲート信号線が選択される。なお、ＡＮＤ回路６３４及びＯＲ回路６３７の出力線とゲート信号線の間には、スイッチ６３８、スイッチ６３９が接続されている。これらのスイッチは、ディスプレイコントローラから送られるスイッチ制御信号Ｇ＿ＳＷによって制御され、ＡＮＤ回路６３４及びＯＲ回路６３７の出力信号がＨレベルとなるゲート信号線に接続されるスイッチをオンにすることにより、ゲート信号線が選択される。
【０１９０】
各行のゲート信号線の両側に接続されている一対のスイッチ６３８、スイッチ６３９は、排他的に動作するように制御する。第１のシフトレジスタ６３１を用いて、ｉ行目のゲート信号線を選択する場合、ｉ行目のゲート信号線に接続されているスイッチのうち、スイッチ６３８をオンにし、スイッチ６３９をオフにする。これにより、第１のシフトレジスタ６３１の出力のみがｉ行目のゲート信号線に入力される。また、第２のシフトレジスタ６３２を用いて、ｊ行目のゲート信号線を選択する場合、ｊ行目のゲート信号線に接続されているスイッチのうち、スイッチ６３９をオンにし、スイッチ６３８をオフにする。これにより、第２のシフトレジスタ６３２の出力のみがｊ行目のゲート信号線に入力される。
【０１９１】
このように、本実施の形態のゲート信号線選択回路を用いることによって、１ゲート選択期間中に３行分のゲート信号線を選択することが可能となる。
【０１９２】
なお、１ゲート選択期間をａ個（ａは２以上の自然数）のサブゲート選択期間に分割する場合は、シフトレジスタをａ段用意し、本実施の形態と同様の方法でゲート信号線選択回路を構成すれば良い。
【０１９３】
次に、この駆動方法を実施するときのソース信号線駆動回路の構成例を図４１に示す。図４１は、ｉ列目のソース信号線駆動回路について示している。１ゲート選択期間を３つのサブゲート選択期間に分割する場合、シフトレジスタ６４１の後段に、第１の及び第２のラッチ回路を３組用意する。第１及び第２のラッチ回路の各組では、それぞれ異なる行のビデオ信号を保持する。例えば、第１のラッチ回路（Ａ）６４２、第２のラッチ回路（Ａ）６４３では、ビデオ信号線（Ａ）６４９で入力されるｉ行目のビデオ信号を保持し、第１のラッチ回路（Ｂ）６４４、第２のラッチ回路（Ｂ）６４５ではビデオ信号線（Ｂ）６５０で入力されるｊ行目のビデオ信号を保持し、第１のラッチ回路（Ｃ）６４６、第２のラッチ回路（Ｃ）６４７では、ビデオ信号線（Ｃ）６５１で入力されるｋ行目のビデオ信号を保持する。ラッチ制御線（Ａ）６５２、ラッチ制御線（Ｂ）６５３、ラッチ制御線（Ｃ）６５４は、それぞれ第２のラッチ回路（Ａ）６４３、第２のラッチ回路（Ｂ）６４５、第２のラッチ回路（Ｃ）６４７を制御する。そして、どの行のビデオ信号をｉ列目のソース信号線に入力するかを切り替えスイッチ６５５により選択し、レベルシフタ６４８を介して入力する。なお、切り替えスイッチの動作は、３個のサブゲート選択期間ごとに異なるスイッチがオンするように制御すれば良い。例えば、図３７で示したゲート信号線駆動回路で用いた１ゲート選択期間分割用信号Ｇ＿ＣＰを用い、１ゲート選択期間の最初の１／３期間は、第１のラッチ回路（Ａ）６４２、第２のラッチ回路（Ａ）６４３に保持したｉ行目のビデオ信号だけをソース信号線に入力すれば良い。同様に、１ゲート選択期間の真ん中の１／３期間は、第１のラッチ回路（Ｂ）６４４、第２のラッチ回路（Ｂ）６４５に保持したｊ行目のビデオ信号だけをソース信号線に入力し、１ゲート選択期間の最後の１／３期間は、第１のラッチ回路（Ｃ）６４６、第２のラッチ回路（Ｃ）６４７に保持したｋ行目のビデオ信号だけをソース信号線に入力すれば良い。
【０１９４】
このようなソース信号線駆動回路を用いることによって、１ゲート選択期間内に３行分のビデオ信号をソース信号線に入力することができる。このソース信号線駆動回路と、図３７で示したゲート信号線駆動回路を併用することにより、１ゲート選択期間内に複数のゲート信号線を選択するという駆動方法を実施することができる。
【０１９５】
このような駆動方法を用いると、１フレーム期間あたりの発光素子の点灯期間を多くとることができるため、輝度を向上させることが可能となる。また、各駆動回路（ソース信号線駆動回路及びゲート信号線駆動回路）のシフトレジスタに入力されるクロックパルスやスタートパルス等の周波数を小さくし、各駆動回路を動作させる駆動電圧を低くすることができる。さらに、回路構成が簡単にできるため、廉価版の表示装置に適応が可能である。
【０１９６】
なお、このような駆動方法の詳細については、例えば、特開２００１−３２４９５８号公報（米国公開２００１／００２２５６５）等に記載されており、その内容を本願と組み合わせて適用することが出来る。
【０１９７】
なお、本実施の形態は実施の形態１〜実施の形態８と自由に組み合わせることができる。
【０１９８】
（実施の形態９）
本実施の形態は、画素における駆動ＴＦＴを飽和状態で動作させることにより、駆動ＴＦＴを電流源として用いる定電流駆動法について説明する。図４２に示すのは、駆動ＴＦＴの動作点２２６、２２８、２３０である。定電流駆動をおこなう場合には動作点２２８があるような飽和領域で、定電圧駆動を行う場合には動作点２３０があるような線型領域で動作をおこなう。
【０１９９】
定電流駆動法においても、駆動ＴＦＴの動作期間を制御することにより、時間階調による表示が可能となる。それについての記述は特開２００２−１０８２８５号公報（米国公開２００２／００４７５６８）に記載されているが、本発明はこのような定電流時間階調についても、適応が可能である。すなわち、実施の形態１〜実施の形態８で示す画素を用いて、定電流駆動法で時間階調による階調表示を行うことができる。定電流駆動法を用いるこことで、発光素子が劣化して発光特性が変化した場合でも、画質の劣化を抑制することができる。
【０２００】
（実施の形態１０）
実施の形態１〜実施の形態９では、時間階調方式を用いる表示装置について説明したが、本発明に係る表示装置は、他の階調方式を適用することができる。例えば、面積階調方式を用いた駆動方法でも適用できる。面積階調方式を適用する場合の画素構成の一例を、図４３、図４４に示す。面積階調を行う画素の特徴としては、ひとつの画素に、独立に制御できる複数の発光素子があることである。図４３、図４４における発光素子６７１、６９１は、共に、３個の発光素子をもち、そのうち２個を独立に制御できる。独立に制御できる２個の発光素子は、相対的にみて、一方が１の輝度、もう一方が２の輝度を発光することができる。このようにすれば、発光素子を発光若しくは非発光の２値で駆動する場合にも、ひとつの画素内で、０、１、２、３の輝度を表現できることになる。
【０２０１】
図４３は、ソース信号線を複数設け、どのソース信号線にどのような信号を入力するかを制御して、発光させる発光素子の数を変えることにより、階調を表現する場合の構成例である。図４３では、ゲート信号線６６１の電位を高くすることにより、ゲート信号線６６１を選択し、第１の選択ＴＦＴ６６５、第２の選択ＴＦＴ６６６をオン状態にして、第１のソース信号線６６２、第２のソース信号線６６３から信号を第１の保持容量６６７、第２の保持容量６６８にそれぞれ入力する。すると、その信号に応じて、第１の駆動ＴＦＴ６６９、第２の駆動ＴＦＴ６７０の電流が制御され、電源線６６４から発光素子６７１に電流が流れる。
【０２０２】
このとき、第１及び第２のソース信号線に入力する信号によって、発光する発光素子６７１の数が変化する。例えば、第１のソース信号線６６２にＨレベルの信号を入力し、第２のソース信号線６６３にＬｏの信号を入力すると、第１の駆動ＴＦＴ６６９のみがオン状態となるため、２個の発光素子が発光する。一方、第１のソース信号線６６２にＬｏの信号を入力し、第２のソース信号線６６３にＨレベルの信号を入力すると、第２の駆動ＴＦＴ６７０のみがオン状態となるため、１個の発光素子が発光する。また、第１のソース信号線６６２、第２のソース信号線６６３にＨレベルの信号を入力すると、第１の駆動ＴＦＴ６６９、第２の駆動ＴＦＴ６７０が共にオン状態となるため、３個の発光素子が発光する。
【０２０３】
図４４は、ゲート信号線を複数設け、どのゲート信号線を選択するかを制御して、発光させる発光素子の数を変えることにより、階調を表現する場合の構成例である。図４４では、第１のゲート信号線６８１、第２のゲート信号線６８２の電位を高くすることにより、第１のゲート信号線６８１、第２のゲート信号線６８２を選択し、第１の選択ＴＦＴ６８５、第２の選択ＴＦＴ６８６をオン状態にして、ソース信号線６８３から信号を第１の保持容量６８７、第２の保持容量６８８にそれぞれ入力する。すると、その信号に応じて、第１の駆動ＴＦＴ６８９、第２の駆動ＴＦＴ６９０の電流が制御され、電源線６８４から発光素子６９１に電流が流れる。
【０２０４】
このとき、第１及び第２のゲート信号線のうち、どのゲート信号線を選択するかによって、発光する発光素子６９１の数が変化する。例えば、第１のゲート信号線６８１のみを選択した場合は、第１の選択ＴＦＴ６８５のみがオン状態となり、第１の駆動ＴＦＴ６８９のみの電流が制御されるため、２個の発光素子が発光する。一方、第２のゲート信号線６８２のみを選択した場合は、第２の選択ＴＦＴ６８６のみがオン状態となり、第２の駆動ＴＦＴ６９０のみの電流が制御されるため、１個の発光素子が発光する。また、第１のゲート信号線６８１、第２のゲート信号線６８２の両方を選択すると、第１の選択ＴＦＴ６８５、第２の選択ＴＦＴ６８６がオン状態となり、第１の駆動ＴＦＴ６８９、第２の駆動ＴＦＴ６９０の電流が制御されるため、３個の発光素子が発光する。
【０２０５】
このような画素回路を用いることにより、本発明を面積階調方式に適用することが可能となる。
【０２０６】
本実施の形態は、実施の形態１〜実施の形態９と自由に組み合わせて実施することが可能である。
【０２０７】
（実施の形態１１）
本明細書において、発光素子は、電界が生じると発光するＥＬ層を、陽極及び陰極で挟んだ構造を有する素子を示すものとしている。発光素子とは、一重項励起子から基底状態に遷移する際の発光（蛍光）を利用するものと、三重項励起子から基底状態に遷移する際の発光（燐光）を利用するものの両方を示すものとしている。
【０２０８】
ＥＬ層としては、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が挙げられる。発光素子は、基本的に、陽極／発光層／陰極の順に積み重ねた構造で示される。この他に、陽極／正孔注入層／発光層／電子注入層／陰極の順に積み重ねた構造や、陽極／正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層／陰極の順に積み重ねた構造などがある。
【０２０９】
ＥＬ層は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、ＥＬ層は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であっても良い。また、無機物が混合されていても良い。
【０２１０】
発光素子のＥＬ層としては、低分子有機材料、高分子有機材料、中分子有機材料のいずれの材料であっても良い。また、有機無機複合材料が含まれていても良い。なお、本明細書中において、中分子材料とは、分子数が２０以下又は連鎖する分子の長さが１０μｍ以下で、昇華性を有さないものとする。
【０２１１】
また、発光層は有機材料に限定されず、無機材料を用いて形成することもできる。発光層を形成する母体材料として、無機材料を用いることができる。無機材料としては、亜鉛、カドミウム、ガリウムなど金属材料の硫化物、酸化物、窒化物を用いることが好ましい。例えば、硫化物として、硫化亜鉛（ＺｎＳ）、硫化カドミウム（ＣｄＳ）、硫化カルシウム（ＣａＳ）、硫化イットリウム（Ｙ２Ｓ３）、硫化ガリウム（Ｇａ２Ｓ３）、硫化ストロンチウム（ＳｒＳ）、硫化バリウム（ＢａＳ）などを用いることができる。酸化物としては、酸化亜鉛（ＺｎＯ）、酸化イットリウム（Ｙ２Ｏ３）などを用いることができる。また、窒化物としては、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）などを用いることができる。さらに、セレン化亜鉛（ＺｎＳｅ）、テルル化亜鉛（ＺｎＴｅ）なども用いることができ、硫化カルシウム−ガリウム（ＣａＧａ２Ｓ４）、硫化ストロンチウム−ガリウム（ＳｒＧａ２Ｓ４）、硫化バリウム−ガリウム（ＢａＧａ２Ｓ４）、などの３元系の混晶であってもよい。
【０２１２】
不純物元素としては、金属イオンの内殻電子遷移を利用した発光中心を形成するものとして、マンガン（Ｍｎ）、銅（Ｃｕ）、サマリウム（Ｓｍ）、テルビウム（Ｔｂ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、ユーロピウム（Ｅｕ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）などの金属元素を用いることができる。なお、電荷補償として、フッ素（Ｆ）、塩素（Ｃｌ）などのハロゲン元素が添加されていてもよい。
【０２１３】
また、ドナー−アクセプタ再結合を利用した発光中心として、第一の不純物元素及び第二の不純物元素を含む発光材料を用いることができる。第一の不純物元素としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）などの金属元素、珪素（Ｓｉ）などを用いることができる。第二の不純物元素は、例えば、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いることができる。
【０２１４】
発光材料は固相反応、すなわち、母体材料及び不純物元素を秤量し、乳鉢で混合、電気炉で加熱して反応させる方法により、母体材料に不純物元素を含有させる。例えば、母体材料と、第一の不純物元素又は第一の不純物元素を含む化合物と、第二の不純物元素又は第二の不純物元素を含む化合物をそれぞれ秤量し、乳鉢で混合した後、電気炉で加熱、焼成を行う。焼成温度は、７００〜１５００℃が好ましい。温度が低すぎる場合は固体反応が進まず、温度が高すぎる場合は母体材料が分解してしまうからである。なお、粉末状態で焼成を行ってもよいが、ペレット状態で焼成を行うことが好ましい。
【０２１５】
また、固相反応を利用する場合の不純物元素として、第一の不純物元素と第二の不純物元素で構成される化合物を組み合わせて用いてもよい。この場合、不純物元素が拡散されやすく固相反応が進みやすくなるため、均一な発光材料を得ることができる。さらに余分な不純物元素が入らないため、純度の高い発光材料が得ることができる。第一の不純物元素と第二の不純物元素で構成される化合物としては、例えば、フッ化銅（ＣｕＦ２）、塩化銅（ＣｕＣｌ）、ヨウ化銅（ＣｕＩ）、臭化銅（ＣｕＢｒ）、窒化銅（Ｃｕ３Ｎ）、リン化銅（Ｃｕ３Ｐ）、フッ化銀（ＣｕＦ）、塩化銀（ＣｕＣｌ）、ヨウ化銀（ＣｕＩ）、臭化銀（ＣｕＢｒ）、塩化金（ＡｕＣｌ３）、臭化金（ＡｕＢｒ３）、塩化白金（ＰｔＣｌ２）などを用いることができる。また、第二の不純物元素の代わりに第三の不純物元素を含んだ発光材料を用いてもよい。
【０２１６】
第三の不純物元素は、例えば、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、ルビジウム（Ｒｂ）、セシウム（Ｃｓ）、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）などを用いることができる。これらの不純物元素の濃度は、母体材料に対して０．０１〜１０ｍｏｌ％であれば良く、好ましくは０．１〜５ｍｏｌ％の範囲である。
【０２１７】
高い電気導電性を有する発光材料としては、母体材料として、上述した材料を用い、上述した第一の不純物元素及び第二の不純物元素及び第三の不純物元素を含む発光材料を添加した発光材料を用いることができる。これらの不純物元素の濃度は、母体材料に対して０．０１〜１０ｍｏｌ％であれば良く、好ましくは０．１〜５ｍｏｌ％の範囲であれば良い。
【０２１８】
第二の不純物元素と第三の不純物元素で構成される化合物としては、例えば、フッ化リチウム（ＬｉＦ）、塩化リチウム（ＬｉＣｌ）、ヨウ化リチウム（ＬｉＩ）、臭化銅（ＣｕＢｒ）、塩化ナトリウム（ＮａＣｌ）などのハロゲン化アルカリ、窒化ホウ素（ＢＮ）、窒化アルミニウム（ＡｌＮ）、アルミニウムアンチモン（ＡｌＳｂ）、ガリウムリン（ＧａＰ）、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、インジウムヒ素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）などを用いることができる。
【０２１９】
母体材料として、上述した材料を用い、上述した第一の不純物元素及び第二の不純物元素及び第三の不純物元素を含む発光材料を用いた発光層は、高電界により加速されたホットエレクトロンを必要とすることなく、発光することが可能である。つまり、発光素子に高電圧を印加する必要がなくなるため、低駆動電圧で動作可能な発光素子を得ることができる。また、低駆動電圧で発光可能であるため、消費電力も低減された発光素子を得ることができる。また、さらに他の発光中心となる元素が含まれていてもよい。
【０２２０】
また、母体材料として上述した材料を用い、第二の不純物元素及び第三の不純物元素及び上述した金属イオンの内殻電子遷移を利用した発光中心を含む発光材料を用いることができる。この場合、発光中心となる金属イオンは、母体材料に対して０．０５〜５原子％であることが好ましい。また、第二の不純物元素の濃度は、母体材料に対して０．０５〜５原子％であることが好ましい。また、第三の不純物元素の濃度は、母体材料に対して０．０５〜５原子％であることが好ましい。このような構成の発光材料は、低電圧で発光可能である。よって、低駆動電圧で発光可能な発光素子を得ることができるため、消費電力が低減された発光素子を得ることができる。また、さらに他の発光中心となる元素が含まれていてもよい。このような発光材料を用いることにより、発光素子の輝度劣化を抑制することができる。また、トランジスタを用いて低電圧で駆動することができる。
【０２２１】
本実施の形態で示す発光素子を、本発明に係る表示装置に適用することにより、コントラストを改善し、画質の向上を図ることができる。また、低消費電力化を図ることができる。
【０２２２】
本実施の形態は、実施の形態１〜実施の形態１０と自由に組み合わせて実施することが可能である。
【０２２３】
（実施の形態１２）
本実施の形態では、表示装置を構成するトランジスタの構造について説明する。トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について説明する。図４５にはトップゲートのトランジスタ、図４６及び図４７にはボトムゲートのトランジスタの場合について示す。
【０２２４】
アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図４５（Ａ）に示す。図４５（Ａ）に示すように、基板７０１上に下地絶縁膜７０２が形成されている。さらに下地絶縁膜７０２上に画素電極７０３が形成されている。また、画素電極７０３と同層に同じ材料からなる第１の電極７０４が形成されている。
【０２２５】
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地絶縁膜７０２としては、窒化アルミ（ＡｌＮ）や酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
【０２２６】
下地絶縁膜７０２上に配線７０５及び配線７０６が形成され、画素電極７０３の端部が配線７０５で覆われている。配線７０５及び配線７０６の上部にＮ型の導電型を有するＮ型半導体層７０７及びＮ型半導体層７０８が形成されている。また、配線７０５と配線７０６の間であって、下地絶縁膜７０２上に半導体層７０９が形成されている。
【０２２７】
半導体層７０９の一部はＮ型半導体層７０７及びＮ型半導体層７０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）、微結晶半導体（μｃ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されている。半導体層７０９上にゲート絶縁膜７１０が形成されている。ゲート絶縁膜７１０と同層の同じ材料からなる絶縁膜７１１が第１の電極７０４上にも形成されている。なお、ゲート絶縁膜７１０としては酸化シリコン膜や窒化シリコン膜などが用いられる。
【０２２８】
ゲート絶縁膜７１０上に、ゲート電極７１２が形成されている。ゲート電極と同層に同じ材料でなる第２の電極７１３が第１の電極７０４上に絶縁膜７１１を介して形成されている。第１の電極７０４及び第２の電極７１３で絶縁膜７１１を挟まれた容量素子７１９が形成されている。また、画素電極７０３の端部、駆動トランジスタ７１８及び容量素子７１９を覆い、層間絶縁膜７１４が形成されている。
【０２２９】
層間絶縁膜７１４及びその開口部に位置する画素電極７０３上に発光層７１５及び対向電極７１６が形成され、画素電極７０３と対向電極７１６とで発光層７１５が挟まれた領域では発光素子７１７が形成されている。
【０２３０】
図４５（Ａ）に示す第１の電極７０４を図４５（Ｂ）に示すように第１の電極７２０で形成しても良い。第１の電極７２０は配線７０５及び７０６と同層の同一材料で形成されている。
【０２３１】
アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示装置のパネルの部分断面を図４６に示す。基板７２１上に絶縁膜７２２が形成されている。さらに絶縁膜７２２上にゲート電極７２３が形成されている。ゲート電極と同層に同じ材料からなる第１の電極７２４が形成されている。ゲート電極７２３の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでも良い。
【０２３２】
ゲート電極７２３及び第１の電極７２４を覆うようにゲート絶縁膜７２５が形成されている。ゲート絶縁膜７２５としては酸化シリコン膜や窒化シリコン膜などが用いられる。
【０２３３】
ゲート絶縁膜７２５上に、半導体層７２６が形成されている。また、半導体層７２６と同層に同じ材料からなる半導体層７２７が形成されている。
【０２３４】
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、絶縁膜７２２としては、窒化アルミ（ＡｌＮ）や酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
【０２３５】
半導体層７２６上にはＮ型の導電性を有するＮ型半導体層７２８、７２９が形成され、半導体層７２７上にはＮ型半導体層７３０が形成されている。Ｎ型半導体層７２８、７２９上にはそれぞれ配線７３１、７３２が形成され、Ｎ型半導体層７３０上には配線７３１及び７３２と同層の同一材料からなる導電層７３３が形成されている。
【０２３６】
半導体層７２７、Ｎ型半導体層７３０及び導電層７３３からなる第２の電極が構成される。なお、この第２の電極と第１の電極７２４でゲート絶縁膜７２５を挟み込んだ構造の容量素子７４０が形成されている。
【０２３７】
配線７３１の一方の端部は延在し、その延在した配線７３１上部に接して画素電極７３４が形成されている。画素電極７３４の端部、駆動トランジスタ７３９及び容量素子７４０を覆うように絶縁層７３５が形成されている。
【０２３８】
画素電極７３４及び絶縁層７３５上には発光層７３６及び対向電極７３７が形成され、画素電極７３４と対向電極７３７とで発光層７３６が挟まれた領域では発光素子７３８が形成されている。
【０２３９】
容量素子の第２の電極の一部となる半導体層７２７及びＮ型半導体層７３０は設けなくても良い。つまり第２の電極は導電層７３３とし、第１の電極７２４と導電層７３３でゲート絶縁膜が挟まれた構造の容量素子としても良い。
【０２４０】
図４６（Ａ）において、配線７３１を形成する前に画素電極７３４を形成することで、図４６（Ｂ）に示すような、画素電極７３４と同じ材料からなる第２の電極７４１と第１の電極７２４でゲート絶縁膜７２５が挟まれた構造の容量素子７４２を形成することができる。
【０２４１】
チャネル保護構造のトランジスタの場合について、図４７（Ａ）、（Ｂ）を用いて説明する。図４７（Ａ）に示すチャネル保護型構造のトランジスタは、図４６（Ａ）に示したチャネルエッチ構造の駆動トランジスタ７３９の半導体層７２６のチャネルが形成される領域上に絶縁層７４３が設けられている点で異なっている。絶縁層７４３は、ソース及びドレインをエッチングするときのマスクとして利用している。なお、図４６（Ａ）と共通する要素は、同じ符号を用いて示している。
【０２４２】
図４７（Ｂ）に示すチャネル保護型構造のトランジスタは、図４６（Ｂ）に示したチャネルエッチ構造の駆動トランジスタ７３９の半導体層７２６のチャネルが形成される領域上に絶縁層７４３が設けられている点で異なっている。絶縁層７４３は、ソース及びドレインをエッチングするときのマスクとして利用している。なお、図４６（Ｂ）と共通する要素は、同じ符号を用いて示している。
【０２４３】
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）にアモルファスシリコンを用いることで、製造コストを削減することができる。
【０２４４】
本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。
【０２４５】
本実施の形態で述べた内容は、実施の形態１〜実施の形態１１で述べた内容と自由に組み合わせて実施することができる。
【０２４６】
（実施の形態１３）
本実施の形態では、実施の形態１〜実施の形態１０で示す表示装置の主要な要素であるトランジスタの作製方法について説明する。特にプラズマ処理を用いてトランジスタを作製する方法について説明する。
【０２４７】
図４８は、トランジスタ構造例を示した図である。なお、図４８において、図４８（Ｂ）は図４８（Ａ）のａ−ｂ間の断面図に相当し、図４８（Ｃ）は図４８（Ａ）のｃ−ｄ間の断面図に相当する。
【０２４８】
図４８は、基板８０１上に絶縁膜８０２を介して半導体膜８０３ａ、８０３ｂが設けられている。当該半導体膜８０３ａ、８０３ｂ上には、ゲート絶縁膜８０４を介してゲート電極８０５が設けられている。ゲート電極８０５を覆って絶縁膜８０６、８０７が設けられている。半導体膜８０３ａ、８０３ｂには、ソース領域及びドレイン領域が形成されており、絶縁膜８０７に形成されたコンタクトホールによって、導電膜８０８と接続されている。
【０２４９】
図４８においては、半導体膜８０３ａの一部をチャネル領域として用いたＮチャネル型トランジスタ８１０ａと半導体膜８０３ｂの一部をチャネル領域として用いたＰチャネル型トランジスタ８１０ｂとを設けた場合を示しているが、この構成に限られない。例えば、Ｎチャネル型トランジスタ８１０ａにＬＤＤ領域を設け、Ｐチャネル型トランジスタ８１０ｂにはＬＤＤ領域を設けていないが、両方に設けた構成としても良いし両方に設けない構成とすることも可能である。
【０２５０】
本実施の形態では、基板８０１、絶縁膜８０２、半導体膜８０３ａ及び８０３ｂ、ゲート絶縁膜８０４、絶縁膜８０６又は絶縁膜８０７のうち少なくともいずれか一層に、プラズマ処理を用いて酸化又は窒化を行うことにより半導体膜又は絶縁膜を酸化又は窒化する工程を含んでいる。プラズマ処理を用いて半導体膜又は絶縁膜を酸化又は窒化することによって、当該半導体膜又は絶縁膜の表面を改質し、ＣＶＤ法やスパッタ法により形成した絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥を抑制しトランジスタの特性等を向上させることが可能となる。
【０２５１】
本実施の形態では、図４８における半導体膜８０３ａ、８０３ｂ又はゲート絶縁膜８０４にプラズマ処理を行い、当該半導体膜８０３ａ、８０３ｂ又はゲート絶縁膜８０４を酸化又は窒化することによってトランジスタを作製する方法について図面を参照して説明する。
【０２５２】
はじめに、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部を直角に近い形状で設ける場合について示す。
【０２５３】
基板８０１上に島状の半導体膜８０３ａ、半導体膜８０３ｂを形成する（図４９（Ａ））。島状の半導体膜８０３ａ、半導体膜８０３ｂは、基板８０１上にあらかじめ形成された絶縁膜８０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法又はこれら方法を組み合わせた方法等の結晶化法により行うことができる。なお、図４９では、島状の半導体膜８０３ａ、半導体膜８０３ｂの端部を直角に近い形状（θ＝８５〜１００°）で設ける。
【０２５４】
次に、プラズマ処理を行い半導体膜８０３ａ、８０３ｂを酸化又は窒化する。それにより、当該半導体膜８０３ａ、８０３ｂの表面にそれぞれ酸化膜又は窒化膜など（以下、絶縁膜８２１ａ、絶縁膜８２１ｂとも記す）を形成する（図４９（Ｂ））。例えば、半導体膜８０３ａ、８０３ｂとしてＳｉを用いた場合、絶縁膜８２１ａ及び絶縁膜８２１ｂとして、酸化シリコン（ＳｉＯｘ）又は窒化シリコン（ＳｉＮｘ）が形成される。また、プラズマ処理により半導体膜８０３ａ、８０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させても良い。この場合、半導体膜８０３ａ、８０３ｂに接して酸化シリコン（ＳｉＯｘ）が形成され、当該酸化シリコンの表面に窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。なお、プラズマ処理により半導体膜を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下又は酸素と水素（Ｈ２）と希ガス雰囲気下又は一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、プラズマ処理により半導体膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下又は窒素と水素と希ガス雰囲気下又はＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いても良い。そのため、絶縁膜８２１ａ、８２１ｂは、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでおり、Ａｒを用いた場合には絶縁膜８２１ａ、８２１ｂにＡｒが含まれている。
【０２５５】
また、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下であり、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板８０１上に形成された被処理物（ここでは、半導体膜８０３ａ、８０３ｂ）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化又は窒化することよって形成される酸化膜又は窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化又は窒化処理を行うことができる。たとえば、ガラス基板の歪点温度よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化又は窒化処理を行うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に断らない場合は、プラズマ処理として上記条件を用いて行うものとする。
【０２５６】
次に、絶縁膜８２１ａ、８２１ｂを覆うようにゲート絶縁膜８０４を形成する（図４９（Ｃ））。ゲート絶縁膜８０４はスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜の単層構造、又はこれらの積層構造で設けることができる。例えば、半導体膜８０３ａ、８０３ｂとしてＳｉを用い、プラズマ処理により当該Ｓｉを酸化させることによって当該半導体膜８０３ａ、８０３ｂ表面に、絶縁膜８２１ａ、８２１ｂとして酸化シリコンを形成した場合、当該絶縁膜８２１ａ、８２１ｂ上にゲート絶縁膜として酸化シリコン（ＳｉＯｘ）を形成する。また、上記図４９（Ｂ）において、プラズマ処理により半導体膜８０３ａ、８０３ｂを酸化又は窒化することによって形成された絶縁膜８２１ａ、８２１ｂの膜厚が十分である場合には、当該絶縁膜８２１ａ、８２１ｂをゲート絶縁膜として用いることも可能である。
【０２５７】
次に、ゲート絶縁膜８０４上にゲート電極８０５等を形成することによって、島状の半導体膜８０３ａ、８０３ｂをチャネル領域として用いたＮチャネル型トランジスタ８１０ａ、Ｐチャネル型トランジスタ８１０ｂを作製することができる（図４９（Ｄ））。
【０２５８】
このように、半導体膜８０３ａ、８０３ｂ上にゲート絶縁膜８０４を設ける前に、プラズマ処理により半導体膜８０３ａ、８０３ｂの表面を酸化又は窒化することによって、チャネル領域の端部８５１ａ、８５１ｂ等におけるゲート絶縁膜８０４の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。つまり、島状の半導体膜の端部が直角に近い形状（θ＝８５〜１００°）を有する場合には、ＣＶＤ法やスパッタ法等により半導体膜を覆うようにゲート絶縁膜を形成した際に、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良の問題が生じる恐れがあるが、あらかじめ半導体膜の表面にプラズマ処理を用いて酸化又は窒化しておくことによって、半導体膜の端部におけるゲート絶縁膜の被覆不良等を防止することが可能となる。
【０２５９】
図４９において、ゲート絶縁膜８０４を形成した後にプラズマ処理を行うことによって、ゲート絶縁膜８０４を酸化又は窒化させても良い。この場合、半導体膜８０３ａ、８０３ｂを覆うように形成されたゲート絶縁膜８０４（図５０（Ａ））にプラズマ処理を行い、ゲート絶縁膜８０４を酸化又は窒化することによって、ゲート絶縁膜８０４の表面に酸化膜又は窒化膜（以下、絶縁膜８２３とも記す）を形成する（図５０（Ｂ））。プラズマ処理の条件は、図４９（Ｂ）と同様に行うことができる。また、絶縁膜８２３は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜８２３にＡｒが含まれている。
【０２６０】
図５０（Ｂ）において、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜８０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させても良い。この場合、半導体膜８０３ａ、８０３ｂ上に酸化シリコン（ＳｉＯｘ）又は酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極８０５に接して窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。その後、絶縁膜８０２上にゲート電極８０５等を形成することによって、島状の半導体膜８０３ａ、８０３ｂをチャネル領域として用いたＮチャネル型トランジスタ８１０ａ、Ｐチャネル型トランジスタ８１０ｂを作製することができる（図５０（Ｃ））。このように、ゲート絶縁膜にプラズマ処理を行うことにより、当該ゲート絶縁膜の表面を酸化又は窒化することによって、ゲート絶縁膜の表面を改質し緻密な膜を形成することができる。プラズマ処理を行うことによって得られた絶縁膜は、ＣＶＤ法やスパッタ法で形成された絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。
【０２６１】
なお、図５０においては、あらかじめ半導体膜８０３ａ、８０３ｂにプラズマ処理を行うことによって、当該半導体膜８０３ａ、８０３ｂの表面を酸化又は窒化させた場合を示したが、半導体膜８０３ａ、８０３ｂにプラズマ処理を行わずにゲート絶縁膜８０４を形成した後にプラズマ処理を行う方法を用いても良い。このように、ゲート電極を形成する前にプラズマ処理を行うことによって、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良が生じた場合であっても、被覆不良により露出した半導体膜を酸化又は窒化することができるため、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。
【０２６２】
このように、島状の半導体膜の端部を直角に近い形状で設けた場合であっても、半導体膜又はゲート絶縁膜にプラズマ処理を行い、当該半導体膜又はゲート絶縁膜を酸化又は窒化することによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。
【０２６３】
次に、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける場合について示す。
【０２６４】
まず、基板８０１上に島状の半導体膜８０３ａ、８０３ｂを形成する（図５１（Ａ））。島状の半導体膜８０３ａ、８０３ｂは、基板８０１上にあらかじめ形成された絶縁膜８０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅｙ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜をレーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの結晶化法により結晶化させ、選択的に半導体膜をエッチングして除去することにより設けることができる。なお、図５１では、島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける。
【０２６５】
半導体膜８０３ａ、８０３ｂを覆うようにゲート絶縁膜８０４を形成する（図５１（Ｂ））。ゲート絶縁膜８０４はスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜の単層構造、又はこれらの積層構造で設けることができる。
【０２６６】
次に、プラズマ処理を行いゲート絶縁膜８０４を酸化又は窒化することによって、当該ゲート絶縁膜８０４の表面にそれぞれ酸化膜又は窒化膜（以下、絶縁膜８２４とも記す）を形成する（図５１（Ｃ））。なお、プラズマ処理の条件は上記と同様に行うことができる。例えば、ゲート絶縁膜８０４として酸化シリコン（ＳｉＯｘ）又は酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）を用いた場合、酸素雰囲気下でプラズマ処理を行いゲート絶縁膜８０４を酸化することによって、ゲート絶縁膜の表面にはＣＶＤ法やスパッタ法等により形成されたゲート絶縁膜と比較してピンホール等の欠陥の少ない緻密な膜を形成することができる。一方、窒素雰囲気下でプラズマ処理を行いゲート絶縁膜８０４を窒化することによって、ゲート絶縁膜８０４の表面に絶縁膜８２４として窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）を設けることができる。また、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜８０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させても良い。また、絶縁膜８２４は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜８２４中にＡｒが含まれている。
【０２６７】
ゲート絶縁膜８０４上にゲート電極８０５等を形成することによって、島状の半導体膜８０３ａ、８０３ｂをチャネル領域として用いたＮチャネル型トランジスタ８１０ａ、Ｐチャネル型トランジスタ８１０ｂを作製することができる（図５１（Ｄ））。
【０２６８】
このように、ゲート絶縁膜にプラズマ処理を行うことにより、ゲート絶縁膜の表面に酸化膜又は窒化膜からなる絶縁膜を設け、ゲート絶縁膜の表面の改質をすることができる。プラズマ処理を行うことによって酸化又は窒化された絶縁膜は、ＣＶＤ方やスパッタ法で形成されたゲート絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。また、半導体膜の端部をテーパー形状とすることによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を抑制することができるが、ゲート絶縁膜を形成した後にプラズマ処理を行うことによって、より一層ゲート電極と半導体膜のショート等を防止することができる。
【０２６９】
次に、図５１とは、異なるトランジスタの作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜の端部に選択的にプラズマ処理を行う場合に関して示す。
【０２７０】
まず、基板８０１上に島状の半導体膜８０３ａ、８０３ｂを形成する（図５２（Ａ））。島状の半導体膜８０３ａ、８０３ｂは、基板８０１上にあらかじめ形成された絶縁膜８０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅｙ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、レジスト８２５ａ、８２５ｂをマスクとして半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法又はこれら方法を組み合わせた方法等の結晶化法により行うことができる。
【０２７１】
次に、半導体膜のエッチングのために使用したレジスト８２５ａ、８２５ｂを除去する前に、プラズマ処理を行い島状の半導体膜８０３ａ、８０３ｂの端部を選択的に酸化又は窒化することによって、当該半導体膜８０３ａ、８０３ｂの端部にそれぞれ酸化膜又は窒化膜（以下、絶縁膜８２６とも記す）を形成する（図５２（Ｂ））。プラズマ処理は、上述した条件下で行う。また、絶縁膜８２６は、プラズマ処理に用いた希ガスを含んでいる。
【０２７２】
半導体膜８０３ａ、８０３ｂを覆うようにゲート絶縁膜８０４を形成する（図５２（Ｃ））。ゲート絶縁膜８０４は、上記と同様に設けることができる。
【０２７３】
ゲート絶縁膜８０４上にゲート電極８０５等を形成することによって、島状の半導体膜８０３ａ、８０３ｂをチャネル領域として用いたＮチャネル型トランジスタ８１０ａ、Ｐチャネル型トランジスタ８１０ｂを作製することができる（図５２（Ｄ））。
【０２７４】
半導体膜８０３ａ、８０３ｂの端部をテーパー形状に設けた場合、半導体膜８０３ａ、８０３ｂの一部に形成されるチャネル領域の端部８５２ａ、８５２ｂもテーパー形状となり半導体膜の膜厚やゲート絶縁膜の膜厚が中央部分と比較して変化するため、トランジスタの特性に影響を及ぼす場合がある。そのため、ここではプラズマ処理によりチャネル領域の端部を選択的に酸化又は窒化して、当該チャネル領域の端部となる半導体膜に絶縁膜を形成することによって、チャネル領域の端部に起因するトランジスタへの影響を低減することができる。
【０２７５】
図５２では、半導体膜８０３ａ、８０３ｂの端部に限ってプラズマ処理により酸化又は窒化を行った例を示したが、もちろん上記図５１で示したようにゲート絶縁膜８０４にもプラズマ処理を行って酸化又は窒化させることも可能である（図５４（Ａ））。
【０２７６】
次に、上記とは異なるトランジスタの作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜にプラズマ処理を行う場合に関して示す。
【０２７７】
まず、基板８０１上に上記と同様に島状の半導体膜８０３ａ、８０３ｂを形成する（図５３（Ａ））。
【０２７８】
プラズマ処理を行い半導体膜８０３ａ、８０３ｂを酸化又は窒化することによって、当該半導体膜８０３ａ、８０３ｂの表面にそれぞれ酸化膜又は窒化膜（以下、絶縁膜８２７ａ、絶縁膜８２７ｂとも記す）を形成する（図５３（Ｂ））。プラズマ処理は上述した条件下で同様に行うことができる。例えば、半導体膜８０３ａ、８０３ｂとしてＳｉを用いた場合、絶縁膜８２７ａ及び絶縁膜８２７ｂとして、酸化シリコン（ＳｉＯｘ）又は窒化シリコン（ＳｉＮｘ）が形成される。また、プラズマ処理により半導体膜８０３ａ、８０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させても良い。この場合、半導体膜８０３ａ、８０３ｂに接して酸化シリコン（ＳｉＯｘ）又は酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、当該酸化シリコンの表面に窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。そのため、絶縁膜８２７ａ、８２７ｂは、プラズマ処理に用いた希ガスを含んでいる。なお、プラズマ処理を行うことにより半導体膜８０３ａ、８０３ｂの端部も同時に酸化又は窒化される。
【０２７９】
次に、絶縁膜８２７ａ、８２７ｂを覆うようにゲート絶縁膜８０４を形成する（図５３（Ｃ））。ゲート絶縁膜８０４はスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜の単層構造、又はこれらの積層構造で設けることができる。例えば、Ｓｉを用いた半導体膜８０３ａ、８０３ｂをプラズマ処理により酸化させることによって、当該半導体膜８０３ａ、８０３ｂ表面に絶縁膜８２７ａ、８２７ｂとして酸化シリコンを形成した場合、当該絶縁膜８２７ａ、８２７ｂ上にゲート絶縁膜として酸化シリコン（ＳｉＯｘ）を形成する。
【０２８０】
ゲート絶縁膜８０４上にゲート電極８０５等を形成することによって、島状の半導体膜８０３ａ、８０３ｂをチャネル領域として用いたＮチャネル型トランジスタ８１０ａ、Ｐチャネル型トランジスタ８１０ｂを作製することができる（図５３（Ｄ））。
【０２８１】
半導体膜の端部をテーパー形状に設けた場合、半導体膜８０３ａ、８０３ｂの一部に形成されるチャネル領域の端部もテーパー形状となるため、半導体素子の特性に影響を及ぼす場合がある。そのため、プラズマ処理により半導体膜を酸化又は窒化することによって、結果的にチャネル領域の端部も酸化又は窒化されるため半導体素子への影響を低減することができる。
【０２８２】
なお、図５３では、半導体膜８０３ａ、８０３ｂに限ってプラズマ処理により酸化又は窒化を行った例を示したが、もちろん上記図５１で示したようにゲート絶縁膜８０４にプラズマ処理を行って酸化又は窒化させることも可能である（図５４（Ｂ））。この場合、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜８０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させても良い。この場合、半導体膜８０３ａ、８０３ｂ上に酸化シリコン（ＳｉＯｘ）又は酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極８０５に接して窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。
【０２８３】
また、上述したようにプラズマ処理を行うことによって、半導体膜や絶縁膜に付着したゴミ等の不純物の除去を容易に行うことができる。一般的に、ＣＶＤ法やスパッタ法等により形成された膜にはゴミ（パーティクルともいう）が付着していることがある。例えば、図５５（Ａ）に示すように、絶縁膜又は導電膜又は半導体膜等の膜８３１上にＣＶＤ法やスパッタ法等により形成された絶縁膜８３２上にゴミ８３３が形成される場合がある。このような場合であっても、プラズマ処理を行い絶縁膜８３２を酸化又は窒化することによって、絶縁膜８３２の表面に酸化膜又は窒化膜（以下、絶縁膜８３４ともいう）が形成される。絶縁膜８３４は、ゴミ８３３が存在しない部分のみならず、ゴミ８３３の下側の部分にも回り込むように酸化又は窒化されることによって、絶縁膜８３４の体積が増加する。一方、ゴミ８３３の表面もプラズマ処理によって酸化又は窒化され絶縁膜８３５が形成され、その結果ゴミ８３３の体積も増加する（図５５（Ｂ））。
【０２８４】
このとき、ゴミ８３３は、ブラシ洗浄等の簡単な洗浄により、絶縁膜８３４の表面から容易に除去される状態になる。このように、プラズマ処理を行うことによって、当該絶縁膜又は半導体膜に付着した微細なゴミであっても当該ゴミの除去が容易になる。なお、これはプラズマ処理を行うことによって得られる効果であり、本実施の形態のみならず、他の実施の形態においても同様のことがいえる。
【０２８５】
このように、プラズマ処理を行い半導体膜又はゲート絶縁膜を酸化又は窒化して表面を改質することにより、緻密で膜質の良い絶縁膜を形成することができる。また、絶縁膜の表面に付着したゴミ等を洗浄によって、容易に除去することが可能となる。その結果、絶縁膜を薄く形成する場合であってもピンホール等の欠陥を防止し、トランジスタ等の半導体素子の微細化及び高性能化を実現することが達成できる。
【０２８６】
なお、本実施の形態では、図４８における半導体膜８０３ａ及び８０３ｂ又はゲート絶縁膜８０４にプラズマ処理を行い、当該半導体膜８０３ａ及び８０３ｂ又はゲート絶縁膜８０４を酸化又は窒化を行ったが、プラズマ処理を用いて酸化又は窒化を行う層は、これに限定されない。例えば、基板８０１又は絶縁膜８０２にプラズマ処理を行っても良いし、絶縁膜８０６又は絶縁膜８０７にプラズマ処理を行っても良い。
【０２８７】
本実施の形態では基板上にトランジスタを作製する方法について示しているが、このようなトランジスタを用いて、実施の形態１〜実施の形態１０の表示装置を作製することができる。すなわち、実施の形態１〜実施の形態１０で述べた内容と自由に組み合わせて実施することができる。
【０２８８】
（実施の形態１４）
本実施の形態では、実施の形態１〜実施の形態１０で示す表示装置の主要な要素であるトランジスタの作製方法について説明する。特にハーフトーン露光方式を用いてトランジスタを作製する方法について説明する。
【０２８９】
図５６はトランジスタの他に、同じ工程で作製することのできる容量素子、抵抗素子の断面構造を示す図である。図５６は、Ｎチャネル型トランジスタ９５１、Ｎチャネル型トランジスタ９５２、容量素子９５４、抵抗素子９５５、Ｐチャネル型トランジスタ９５３が示されている。各トランジスタは半導体層９０５、絶縁層９０８、ゲート電極９０９を備えている。ゲート電極９０９は、第１導電層９０３と第２導電層９０２の積層構造で形成されている。また、図５７（Ａ）〜（Ｅ）は、図５６で示すトランジスタ、容量素子、抵抗素子に対応する上面図であり、合わせて参照することができる。
【０２９０】
図５６において、Ｎチャネル型トランジスタ９５１は、チャネル長方向（キャリアの流れる方向）において、チャネル形成領域の両側に低濃度ドレイン（ＬＤＤ）とも呼ばれ、配線９０４とコンタクトを形成するソース及びドレイン領域を形成する不純物領域９０６の不純物濃度よりも低濃度にドープされた不純物領域９０７が半導体層９０５に形成されている。不純物領域９０６と不純物領域９０７には、Ｎチャネル型トランジスタ９５１を構成する場合、Ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。
【０２９１】
図５７（Ａ）で示すように、Ｎチャネル型トランジスタ９５１のゲート電極９０９において、第１導電層９０３は、第２導電層９０２の両側に広がって形成されている。この場合において、第１導電層９０３の膜厚は、第２導電層の膜厚よりも薄く形成されている。第１導電層９０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域９０７はゲート電極９０９の第１導電層９０３と重なるように形成されている。すなわち、ゲート電極９０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極９０９において、第２導電層９０２をマスクとして、第１導電層９０３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域９０７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。
【０２９２】
図５６において、Ｎチャネル型トランジスタ９５２は、ゲート電極の片側に不純物領域９０６の不純物濃度よりも低濃度にドープされた不純物領域９０７が半導体層９０５に形成されている。図５７（Ｂ）で示すように、Ｎチャネル型トランジスタ９５２のゲート電極９０９において、第１導電層９０３は、第２導電層９０２の片側に広がって形成されている。この場合も同様に、第２導電層９０２をマスクとして、第１導電層９０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤを形成することができる。
【０２９３】
片側にＬＤＤを有するトランジスタは、ソース及びドレイン電極間に正電圧のみ、若しくは負電圧のみが印加されるトランジスタに適用すれば良い。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタに適用すれば良い。
【０２９４】
図５６において、容量素子９５４は、第１導電層９０３と半導体層９０５とで絶縁層９０８を挟んで形成されている。容量素子９５４を形成する半導体層９０５には、不純物領域９１０と不純物領域９１１を備えている。不純物領域９１１は、半導体層９０５において第１導電層９０３と重なる位置に形成される。また、不純物領域９１０は配線９０４とコンタクトを形成する。不純物領域９１１は、第１導電層９０３を通して一導電型の不純物を添加することができるので、不純物領域９１０と不純物領域９１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子９５４において、半導体層９０５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層９０３は、図５７（Ｃ）に示すように、第２導電層９０２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層９０３と第２導電層９０２を組み合わせた複合的な電極構造とすることにより、容量素子９５４を自己整合的に形成することができる。
【０２９５】
図５６において、抵抗素子９５５は、第１導電層９０３によって形成されている。第１導電層９０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。
【０２９６】
抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すれば良い。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。抵抗素子９５５の上面図を図５７（Ｄ）に示す。
【０２９７】
図５６において、Ｐチャネル型トランジスタ９５３は、半導体層９０５に不純物領域９１２を備えている。この不純物領域９１２は、配線９０４とコンタクトを形成するソース及びドレイン領域を形成する。ゲート電極９０９の構成は第１導電層９０３と第２導電層９０２が重畳した構成となっている。Ｐチャネル型トランジスタ９５３はＬＤＤを設けないシングルドレイン構造のトランジスタである。Ｐチャネル型トランジスタ９５３を形成する場合、不純物領域９１２にはＰ型を付与する不純物として硼素などが添加される。一方、不純物領域９１２にリンを添加すればシングルドレイン構造のＮチャネル型トランジスタとすることもできる。Ｐチャネル型トランジスタ９５３の上面図を図５７（Ｅ）に示す。
【０２９８】
半導体層９０５及びゲート絶縁層９０８の一方若しくは双方に対してマイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマ処理によって酸化又は窒化処理しても良い。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層９０５とゲート絶縁層９０８の界面の欠陥準位を低減することができる。ゲート絶縁層９０８対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑えトランジスタのしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層９０８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層９０５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせてゲート絶縁層９０８を形成することができる。また、同様にこの絶縁層は、容量素子９５４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。
【０２９９】
図５６及び図５７を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク又はレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスク又はレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成しても良い。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させても良い。
【０３００】
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク又はレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図５７（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。
【０３０１】
図５６及び図５７の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）又はモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金若しくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）又はモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金若しくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層をＴａＮを用い、第２導電層としてタングステン膜を用いることができる。
【０３０２】
本実施の形態では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク又はレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じパターニング工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。
【０３０３】
本実施の形態では基板上にトランジスタを作製する方法について示しているが、このようなトランジスタを用いて、実施の形態１〜実施の形態１０の表示装置を作製することができる。すなわち、実施の形態１〜実施の形態１０で述べた内容と自由に組み合わせて実施することができる。
【０３０４】
（実施の形態１５）
本実施の形態では、トランジスタを作製する際のマスクパターンの例について、図５８〜図６０を参照して説明する。
【０３０５】
図５８（Ａ）で示す半導体層９２０、９２１は、シリコン若しくはシリコンを成分とする半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。
【０３０６】
半導体層９２０、９２１は、基板上に成膜した半導体層を、フォトリソグラフィー工程とエッチング工程により形成される。フォトリソグラフィー工程は、半導体層上にマスクパターンを形成する。エッチング工程は、そのマスクパターンを利用して基板上に成膜した半導体層を選択的に除去する。半導体層９２０、９２１の形状は、作製すべきトランジスタの特性や、回路のレイアウトを考慮して決められている。
【０３０７】
一例として、図５８（Ａ）で示す半導体層９２０、９２１を形成するためのフォトマスクは、図５８（Ｂ）に示すマスクパターン９４０を備えている。このマスクパターン９４０は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図５８（Ｂ）で示すマスクパターン９４０は、遮光部として作製される。マスクパターン９４０は、多角形の頂部Ａを切り欠いた形状となっている。また、屈曲部Ｂにおいては、その角部が直角で屈曲しないように複数段に渡って屈曲する形状としている。
【０３０８】
図５８（Ｂ）で示すマスクパターン９４０は、その形状が図５８（Ａ）で示す半導体層９２０、９２１に反映される。その場合、マスクパターン９４０と相似の形状が転写されても良いが、マスクパターン９４０の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン９４０よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。
【０３０９】
半導体層９２０、９２１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層を形成する。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図５９（Ａ）で示すように、半導体層と一部が重なるようにゲート配線９２２、９２３、９２４を形成する。ゲート配線９２２は半導体層９２０に対応して形成される。ゲート配線９２３は半導体層９２０、９２１に対応して形成される。また、ゲート配線９２４は半導体層９２０、９２１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。
【０３１０】
ゲート配線９２２、９２３、９２４を形成するためのフォトマスクのパターンを図５９（Ｂ）に示す。マスクパターン９４１は、コーナー部の外側が直角に折れ曲がらないように切り欠いた形状としている。また、コーナー部の内側は、直角で屈曲しないように複数段に渡って折れ曲がる形状としている。切り欠きの大きさは、配線幅に基づいて決めれば良い。例えば、配線幅の１／２から１／５の長さで、コーナー部の外側頂部に切り欠きを形成すれば良い。図５９（Ｂ）で示すマスクパターン９４１は、その形状が、図５９（Ａ）で示すゲート配線９２２、９２３、９２４に反映される。その場合、マスクパターン９４１と相似の形状が転写されても良いが、マスクパターン９４１の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン９４１よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。コーナー部に丸みをおびさせることによって、プラズマによるドライエッチの際、異常放電による微粉の発生を抑えることができる。凹部のコーナー部に丸みをおびさせることによって、たとえ洗浄のときにできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。
【０３１１】
層間絶縁層はゲート配線９２２、９２３、９２４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶材料を使って形成する。この層間絶縁層とゲート配線９２２、９２３、９２４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても良い。この絶縁層は、外因性の金属イオンや水分などＴＦＴにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。
【０３１２】
層間絶縁層には所定の位置に開孔が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図６０（Ａ）で示すように、半導体層と一部が重なるように配線９２５〜９３０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。
【０３１３】
この配線９２５〜９３０を形成するためのフォトマスクのパターンを図６０（Ｂ）に示す。マスクパターン９３９は、コーナー部の外側が直角に折れ曲がらないように切り欠いた形状としている。また、コーナー部の内側は、直角で屈曲しないように複数段に渡って折れ曲がる形状としている。切り欠きの大きさは、配線幅に基づいて決めれば良い。例えば、配線幅の１／２から１／５の長さで、コーナー部の外側頂部に切り欠きを形成すれば良い。図６０（Ｂ）で示すマスクパターン９３９は、その形状が、図６０（Ａ）で示す配線９２５〜９３０に反映される。その場合、マスクパターン９３９と相似の形状が転写されても良いが、マスクパターン９３９の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン９３９よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。コーナー部に丸みをおびさせることによって、プラズマによるドライエッチの際、異常放電による微粉の発生を抑えることができる。凹部のコーナー部に丸みをおびさせることによって、たとえ洗浄のときにできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく期待できるという効果を有する。
【０３１４】
図６０（Ａ）には、Ｎチャネル型トランジスタ９３１、９３２、９３３、９３９ 、Ｐチャネル型トランジスタ９３５、９３６が形成されている。Ｎチャネル型トランジスタ９３３とＰチャネル型トランジスタ９３５及びＮチャネル型トランジスタ９３９とＰチャネル型トランジスタ９３６はインバータ９３７、９３８を構成している。なお、この６つのトランジスタを含む回路はＳＲＡＭを形成している。これらのトランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていても良い。
【０３１５】
本実施の形態で述べた内容は、実施の形態１〜実施の形態１４で述べた内容と自由に組み合わせて実施することができる。
【０３１６】
（実施の形態１６）
本実施の形態では、本発明の表示装置を利用した電子機器について図６１を用いて説明する。
【０３１７】
図６１（Ａ）に本発明の表示装置を用いた携帯情報端末の模式図を示す。携帯情報端末は、本体１０、操作スイッチ１１、電源スイッチ１２、アンテナ１３、表示部１４、外部入力ポート１５によって構成されている。本発明の表示装置は、表示部１４に用いることができる。
【０３１８】
図６１（Ｂ）に本発明の表示装置を用いたパーソナルコンピュータの模式図を示す。パーソナルコンピュータは、本体２０、筐体２１、表示部２２、操作スイッチ２３、電源スイッチ２４、外部入力ポート２５によって構成されている。本発明の表示装置は、表示部２２に用いることができる。
【０３１９】
図６１（Ｃ）に本発明の表示装置を用いた画像再生装置の模式図を示す。画像再生装置は、本体３０、筐体３１、記録媒体３２、表示部３３、音声出力部３４、操作スイッチ３５によって構成されている。本発明の表示装置は、表示部３３に用いることができる。
【０３２０】
図６１（Ｄ）に本発明の表示装置を用いたテレビの模式図を示す。テレビは、本体４０、筐体４１、表示部４２、操作スイッチ４３によって構成されている。本発明の表示装置は、表示部４２に用いることができる。
【０３２１】
図６１（Ｅ）に本発明の表示装置を用いたヘッドマウントディスプレイの模式図を示す。ヘッドマウントディスプレイは、本体５０、モニター部５１、頭部固定バンド５２、表示部５３、光学系５４によって構成されている。本発明の表示装置は、表示部５３に用いることができる。
【０３２２】
図６１（Ｆ）に本発明の表示装置を用いたビデオカメラの模式図を示す。ビデオカメラは、本体６０、筐体６１、接続部６２、受像部６３、接眼部６４、バッテリ６５、音声入力部６６、表示部６７によって構成されている。本発明の表示装置は、表示部６７に用いることができる。
【０３２３】
図６１（Ｇ）に本発明の表示装置を用いた携帯型画像再生装置の模式図を示す。携帯型画像再生装置は、本体７０、表示部７１、電源スイッチ７２、操作ボタン７３、外部入力ポート７４、外部出力ポート７５等によって構成されている。また、内部にはハードディスクドライブが搭載されている。本発明の表示装置は、表示部７１に用いることができる。
【０３２４】
本発明は、上記応用電子機器に限定されず、様々な電子機器に応用することができる。
【０３２５】
本実施の形態は、実施の形態１〜実施の形態１６と自由に組み合わせて実施することが可能である。
【０３２６】
（付記）以上説明したように、本発明には以下の構成が含まれる。
【０３２７】
発色が異なる複数のピクセルで画素が構成される表示パネルと、輝度情報と色差情報を含む輝度色差信号が入力され、該輝度色差信号をピクセルの発光色に応じたＲＧＢ信号に変換するビデオフォーマット変換回路と、ＲＧＢ信号が入力され駆動タイミングに合わせて該ＲＧＢ信号を表示パネルに出力するコントローラとを有する表示装置。
【０３２８】
発色が異なる複数のピクセルで画素が構成される表示パネルと、輝度情報と色差情報を含む輝度色差信号が入力され、該輝度色差信号をピクセルの発光色に応じたデジタル形式のＲＧＢ信号に変換するビデオフォーマット変換回路と、デジタル形式のＲＧＢ信号をアナログ形式のＲＧＢ信号に変換するＤ／Ａ変換回路と、アナログ形式のＲＧＢ信号が入力され駆動タイミングに合わせて該アナログ形式のＲＧＢ信号を出力するコントローラとを有する表示装置。
【０３２９】
発色が異なる複数のピクセルで画素が構成される表示パネルと、輝度情報と色差情報を含む輝度色差信号が入力されるとき、画像信号がＲＧＢ信号又は輝度色差信号のどちらであるかを示すモード信号に応じて、該輝度色差信号をピクセルの発光色に応じたＲＧＢ信号に変換するビデオフォーマット変換回路と、モード信号と、ＲＧＢ信号又はビデオフォーマット変換回路から出力されたＲＧＢ信号とが入力され、該モード信号に応じてＲＧＢ信号又は輝度色差信号から変換されたＲＧＢ信号の一方をコントローラに出力する入力切替回路と、ＲＧＢ信号又は輝度色差信号から変換されたＲＧＢ信号が入力され駆動タイミングに合わせて該ＲＧＢ信号を表示パネルに出力するコントローラとを有する表示装置。
【０３３０】
発色が異なる複数のピクセルで画素が構成される表示パネルと、入力信号が乗せられているバスラインの本数から入力信号がＲＧＢ信号と、輝度情報と色差情報を含む輝度色差信号のどちらであるかを判別してモード信号を生成する信号判別回路と、モード信号に応じて輝度色差信号をＲＧＢ信号に変換するビデオフォーマット変換回路と、モード信号と、ＲＧＢ信号又はビデオフォーマット変換回路から出力されたＲＧＢ信号とが入力され、モード信号に応じてコントローラにＲＧＢ信号又は輝度色差信号から変換されたＲＧＢ信号の一方をコントローラに出力する入力切替回路と、ＲＧＢ信号又は輝度色差信号から変換されたＲＧＢ信号が入力され駆動タイミングに合わせて該ＲＧＢ信号を表示パネルに出力するコントローラとを有する表示装置。
【０３３１】
上記ビデオフォーマット変換回路、入力切替回路、コントローラが一つのＩＣチップに配置されている表示装置。
【図面の簡単な説明】
【０３３２】
【図１】本発明の表示装置の構成を説明する図。
【図２】本発明の表示装置の構成を説明する図。
【図３】本発明の表示装置の構成を説明する図。
【図４】本発明の表示装置の構成を説明する図。
【図５】本発明の表示装置の構成を説明する図。
【図６】本発明の表示装置の構成を説明する図。
【図７】本発明の表示装置の構成を説明する図。
【図８】本発明の表示装置の構成を説明する図。
【図９】本発明の表示装置の構成を示すブロック図。
【図１０】本発明の表示装置の画素部の構成を示す図。
【図１１】本発明の表示装置の画素の構成を示す図。
【図１２】本発明の時間階調方式の駆動方法を示すタイミングチャートを示す図。
【図１３】本発明の表示装置の駆動方法を示す図。
【図１４】本発明の表示装置の駆動方法を示す図。
【図１５】本発明の表示装置の構成を示すブロック図。
【図１６】本発明の表示装置の構成を示すブロック図。
【図１７】本発明の表示装置のメモリコントローラの構成を示す図。
【図１８】本発明の表示装置のディスプレイコントローラの構成を示す図。
【図１９】制御回路のブロック図の一例を示す図。
【図２０】図１９の動作のタイミングチャートを示す図。
【図２１】制御回路のブロック図の一例を示す図。
【図２２】図２１の動作のタイミングチャートを示す図。
【図２３】書き込み、読み取りのタイミングと同期の取り方のタイミングチャートを示す図。
【図２４】制御回路のブロック図の一例を示す図。
【図２５】本発明を用いた表示装置の一例を示す図。
【図２６】本発明を用いた表示装置の一例を示す図。
【図２７】本発明を用いた表示装置の一例を示す図。
【図２８】本発明を用いた表示装置の一例を示す図。
【図２９】本発明の表示装置のソース信号線駆動回路の構成を示す図。
【図３０】本発明の表示装置のゲート信号線駆動回路の構成を示す図。
【図３１】本発明の表示装置の駆動方法を示すタイミングチャートを示す図。
【図３２】本発明の表示装置の画素の構成を示す図。
【図３３】本発明の表示装置の画素の構成を示す図。
【図３４】本発明の表示装置の画素の構成を示す図。
【図３５】本発明の表示装置の駆動方法を示すタイミングチャートを示す図。
【図３６】本発明の表示装置の駆動方法を示すタイミングチャートを示す図。
【図３７】本発明の表示装置のゲート信号線駆動回路の構成を示す図。
【図３８】本発明の表示装置のディスプレイコントローラの構成を示す図。
【図３９】本発明の表示装置の駆動方法を示すタイミングチャートを示す図。
【図４０】本発明の表示装置のゲート信号線駆動回路の構成を示す図。
【図４１】本発明の表示装置のソース信号線駆動回路の構成を示す図。
【図４２】本発明の駆動ＴＦＴの動作条件を示す図。
【図４３】本発明の表示装置の画素の構成を示す図。
【図４４】本発明の表示装置の画素の構成を示す図。
【図４５】本発明の表示装置に用いるトランジスタの構造を示す図。
【図４６】本発明の表示装置に用いるトランジスタの構造を示す図。
【図４７】本発明の表示装置に用いるトランジスタの構造を示す図。
【図４８】本発明の表示装置に用いるトランジスタの構造を示す図。
【図４９】本発明の表示装置に用いるトランジスタの製造方法を説明する図。
【図５０】本発明の表示装置に用いるトランジスタの製造方法を説明する図。
【図５１】本発明の表示装置に用いるトランジスタの製造方法を説明する図。
【図５２】本発明の表示装置に用いるトランジスタの製造方法を説明する図。
【図５３】本発明の表示装置に用いるトランジスタの製造方法を説明する図。
【図５４】本発明の表示装置に用いるトランジスタの製造方法を説明する図。
【図５５】本発明の表示装置に用いるトランジスタの製造方法を説明する図。
【図５６】本発明の表示装置に用いるトランジスタの断面構造を示す図。
【図５７】本発明の表示装置に用いるトランジスタの上面図。
【図５８】本発明の表示装置に用いるトランジスタのマスクパターンの一例を示す図。
【図５９】本発明の表示装置に用いるトランジスタのマスクパターンの一例を示す図。
【図６０】本発明の表示装置に用いるトランジスタのマスクパターンの一例を示す図。
【図６１】本発明の電子機器を示す図。
【符号の説明】
【０３３３】
１０  本体
１１  操作スイッチ
１２  電源スイッチ
１３  アンテナ
１４  表示部
１５  外部入力ポート
２０  本体
２１  筐体
２２  表示部
２３  操作スイッチ
２４  電源スイッチ
２５  外部入力ポート
３０  本体
３１  筐体
３２  記録媒体
３３  表示部
３４  音声出力部
３５  操作スイッチ
４０  本体
４１  筐体
４２  表示部
４３  操作スイッチ
５０  本体
５１  モニター部
５２  頭部固定バンド
５３  表示部
５４  光学系
６０  本体
６１  筐体
６２  接続部
６３  受像部
６４  接眼部
６５  バッテリ
６６  音声入力部
６７  表示部
７０  本体
７１  表示部
７２  電源スイッチ
７３  操作ボタン
７４  外部入力ポート
７５  外部出力ポート
１０１  輝度色差信号
１０２  ビデオフォーマット変換回路
１０３  ＲＧＢ信号
１０４  コントローラ
１０５  メモリ
１０６  ディスプレイ
１０７  画像信号
１０８  コントローラ
１１０  ＤＡ変換回路
１１２  ＲＧＢ信号
１１４  コントローラ
１１６  画像信号
１１８  コントローラ
１２０  モード信号
１２２  ビデオフォーマット変換回路
１２４  入力切替回路
１２６  コントローラ
１２８  スイッチ
１３０  スイッチ
１３２  入力信号
１３４  信号判別回路
１３６  コントローラ
１３８  判定回路
１４０  圧縮画像信号
１４２  画像伸長回路
１４４  記録媒体
１４６  コンポーネント信号変換回路
１４８  入力切替回路
１５０  コンポジット信号
２００  ディスプレイ
２０２  ソース信号線駆動回路
２０４  ゲート信号線駆動回路
２０６  画素部
２０７  画素
２０８  選択ＴＦＴ
２０９  画素部
２１０  駆動ＴＦＴ
２１２  保持容量
２１４  発光素子
２２０  ドレイン電流
２２２  ドレイン電流
２２４  ドレイン電流
２２６  動作点
２２８  動作点
２３０  動作点
３００  ディスプレイ
３０２  ソース信号線駆動回路
３０４  ゲート信号線駆動回路
３０６  画素部
３０７  シフトレジスタ
３０８  ＬＡＴ（Ａ）
３０９  ＬＡＴ（Ｂ）
３１０  ディスプレイコントローラ
３１２  信号制御回路
３１３  ＣＰＵ
３１４  メモリ（Ａ）
３１４ａ  メモリ（Ａ）
３１４ｂ  メモリ（Ａ）
３１４ｃ  メモリ（Ａ）
３１４ｄ  メモリ（Ａ）
３１５  メモリ（Ｂ）
３１５ａ  メモリ（Ｂ）
３１５ｂ  メモリ（Ｂ）
３１５ｃ  メモリ（Ｂ）
３１５ｄ  メモリ（Ｂ）
３１６  メモリコントローラ
３１８  階調制限回路
３１９  メモリ制御回路
３２０  基準発振回路
３２１  可変分周回路
３２２ａ  ｘカウンタ
３２２ｂ  ｙカウンタ
３２３ａ  ｘデコーダ
３２３ｂ  ｙデコーダ
３２４  クロック信号
３２５  水平同期信号
３２６  垂直周期信号
３２７  階調コントロール信号
３２８  基準クロック発生回路
３２９  可変分周回路
３３０  水平クロック発生回路
３３１  垂直クロック発生回路
３３２  発光素子用電源制御回路
３３３  駆動回路用電源制御回路
３３４ａ  垂直クロック発生回路
３３４ｂ  垂直クロック発生回路
３３４ｃ  垂直クロック発生回路
４００  ディスプレイ
４０２  制御回路
４０３  Ｗロジック
４０４  Ｒロジック
４０５  メモリ（Ａ）
４０６  メモリ（Ｂ）
４２０  ディスプレイ
４２２  制御回路
４２３  Ｗロジック
４２４  Ｒロジック
４２５  メモリ（Ａ）
４２６  メモリ（Ｂ）
４２７  セレクタ（Ａ）
４２８  セレクタ（Ｂ）
４２９  ＴＯＰ
４４０  ディスプレイ
４４２  ＦＰＧＡ
４４３  Ｗロジック
４４４  Ｒロジック
４４５  メモリ（Ａ）
４４６  メモリ（Ｂ）
４４７  セレクタ（Ａ）
４４８  セレクタ（Ｂ）
４４９  ＴＯＰ
４５０  発振子
４５１  ＰＬＬ
４６０  パネル
４６２  制御回路
４６４  ソース信号線駆動回路
４６６  ゲート信号線駆動回路
４６７  ゲート信号線駆動回路
４６８  表示部
４７０  メモリ
４７４  ＦＰＣ
４７２  コネクタ
４８０  ディスプレイ
４８１  デジタル映像信号
４８２  シリアル−パラレル変換回路
４８４  スイッチ
４８６  ＳＲＡＭ（１）
４８７  ＳＲＡＭ（２）
４８８  スイッチ
５０１  シフトレジスタ
５０２  ＬＡＴ（Ａ）
５０３  ＬＡＴ（Ｂ）
５０４  ラッチ回路
５０５  シフトレジスタ
５０６  クロックドインバータ
５０７  クロックドインバータ
５０８  インバータ
５０９  スイッチ
５１０  スイッチ
５１１  ＮＡＮＤ回路
５１２  ＮＯＲ回路
５１３  バッファ
５１４  バッファ
６０１  第１のゲート信号線
６０２  第２のゲート信号線
６０３  ソース信号線
６０４  電源線
６０５  選択ＴＦＴ
６０６  保持容量
６０７  駆動ＴＦＴ
６０８  発光素子
６０９  消去ＴＦＴ
６１０  消去ダイオード
６１１  消去ダイオード
６２１  第１のシフトレジスタ
６２２  第２のシフトレジスタ
６２３  第３のシフトレジスタ
６２４  ＡＮＤ回路
６２５  ＡＮＤ回路
６２６  ＡＮＤ回路
６２７  ＯＲ回路
６３０  画素部
６３１  第１のシフトレジスタ
６３２  第２のシフトレジスタ
６３３  第３のシフトレジスタ
６３４  ＡＮＤ回路
６３５  ＡＮＤ回路
６３６  ＡＮＤ回路
６３７  ＯＲ回路
６３８  スイッチ
６３９  スイッチ
６４１  シフトレジスタ
６４２  第１のラッチ回路（Ａ）
６４３  第２のラッチ回路（Ａ）
６４４  第１のラッチ回路（Ｂ）
６４５  第２のラッチ回路（Ｂ）
６４６  第１のラッチ回路（Ｃ）
６４７  第２のラッチ回路（Ｃ）
６４８  レベルシフタ
６４９  ビデオ信号線（Ａ）
６５０  ビデオ信号線（Ｂ）
６５１  ビデオ信号線（Ｃ）
６５２  ラッチ制御線（Ａ）
６５３  ラッチ制御線（Ｂ）
６５４  ラッチ制御線（Ｃ）
６５５  切り替えスイッチ
６６１  ゲート信号線
６６２  第１のソース信号線
６６３  第２のソース信号線
６６４  電源線
６６５  第１の選択ＴＦＴ
６６６  第２の選択ＴＦＴ
６６７  第１の保持容量
６６８  第２の保持容量
６６９  第１の駆動ＴＦＴ
６７０  第２の駆動ＴＦＴ
６７１  発光素子
６８１  第１のゲート信号線
６８２  第２のゲート信号線
６８３  ソース信号線
６８４  電源線
６８５  第１の選択ＴＦＴ
６８６  第２の選択ＴＦＴ
６８７  第１の保持容量
６８８  第２の保持容量
６８９  第１の駆動ＴＦＴ
６９０  第２の駆動ＴＦＴ
６９１  発光素子
７０１  基板
７０２  下地絶縁膜
７０３  画素電極
７０４  第１の電極
７０５  配線
７０６  配線
７０７  Ｎ型半導体層
７０８  Ｎ型半導体層
７０９  半導体層
７１０  ゲート絶縁膜
７１１  絶縁膜
７１２  ゲート電極
７１３  第２の電極
７１４  層間絶縁膜
７１５  発光層
７１６  対向電極
７１７  発光素子
７１８  駆動トランジスタ
７１９  容量素子
７２０  第１の電極
７２１  基板
７２２  絶縁膜
７２３  ゲート電極
７２４  第１の電極
７２５  ゲート絶縁膜
７２６  半導体層
７２７  半導体層
７２８  Ｎ型半導体層
７２９  Ｎ型半導体層
７３０  Ｎ型半導体層
７３１  配線
７３２  配線
７３３  導電層
７３４  画素電極
７３５  絶縁層
７３６  発光層
７３７  対向電極
７３８  発光素子
７３９  駆動トランジスタ
７４０  容量素子
７４１  第２の電極
７４２  容量素子
７４３  絶縁層
８０１  基板
８０２  絶縁膜
８０３ａ  半導体膜
８０３ｂ  半導体膜
８０４  ゲート絶縁膜
８０５  ゲート電極
８０６  絶縁膜
８０７  絶縁膜
８０８  導電膜
８１０ａ  Ｎチャネル型トランジスタ
８１０ｂ  Ｐチャネル型トランジスタ
８２１ａ  絶縁膜
８２１ｂ  絶縁膜
８２３  絶縁膜
８２４  絶縁膜
８２５ａ  レジスト
８２５ｂ  レジスト
８２６  絶縁膜
８２７ａ  絶縁膜
８２７ｂ  絶縁膜
８３１  薄膜
８３２  絶縁膜
８３３  ゴミ
８３４  絶縁膜
８３５  絶縁膜
８５１ａ  チャネル領域の端部
８５１ｂ  チャネル領域の端部
８５２ａ  チャネル領域の端部
８５２ｂ  チャネル領域の端部
９０２  第２導電層
９０３  第１導電層
９０４  配線
９０５  半導体層
９０６  不純物領域
９０７  不純物領域
９０８  絶縁層
９０９  ゲート電極
９１０  不純物領域
９１１  不純物領域
９１２  不純物領域
９２０  半導体層
９２１  半導体層
９２２  ゲート配線
９２３  ゲート配線
９２４  ゲート配線
９２５  配線
９２６  配線
９２７  配線
９２８  配線
９２９  配線
９３０  配線
９３１  Ｎチャネル型トランジスタ
９３２  Ｎチャネル型トランジスタ
９３３  Ｎチャネル型トランジスタ
９３４  Ｎチャネル型トランジスタ
９３５  Ｐチャネル型トランジスタ
９３６  Ｐチャネル型トランジスタ
９３７  インバータ
９３８  インバータ
９３９  マスクパターン
９４０  マスクパターン
９４１  マスクパターン
９５１  Ｎチャネル型トランジスタ
９５２  Ｎチャネル型トランジスタ
９５３  Ｐチャネル型トランジスタ
９５４  容量素子
９５５  抵抗素子
【図１】
2007086752.tif 000003
【図２】
2007086752.tif 000004
【図３】
2007086752.tif 000005
【図４】
2007086752.tif 000006
【図５】
2007086752.tif 000007
【図６】
2007086752.tif 000008
【図７】
2007086752.tif 000009
【図８】
2007086752.tif 000010
【図９】
2007086752.tif 000011
【図１０】
2007086752.tif 000012
【図１１】
2007086752.tif 000013
【図１２】
2007086752.tif 000014
【図１３】
2007086752.tif 000015
【図１４】
2007086752.tif 000016
【図１５】
2007086752.tif 000017
【図１６】
2007086752.tif 000018
【図１７】
2007086752.tif 000019
【図１８】
2007086752.tif 000020
【図１９】
2007086752.tif 000021
【図２０】
2007086752.tif 000022
【図２１】
2007086752.tif 000023
【図２２】
2007086752.tif 000024
【図２３】
2007086752.tif 000025
【図２４】
2007086752.tif 000026
【図２５】
2007086752.tif 000027
【図２６】
2007086752.tif 000028
【図２７】
2007086752.tif 000029
【図２８】
2007086752.tif 000030
【図２９】
2007086752.tif 000031
【図３０】
2007086752.tif 000032
【図３１】
2007086752.tif 000033
【図３２】
2007086752.tif 000034
【図３３】
2007086752.tif 000035
【図３４】
2007086752.tif 000036
【図３５】
2007086752.tif 000037
【図３６】
2007086752.tif 000038
【図３７】
2007086752.tif 000039
【図３８】
2007086752.tif 000040
【図３９】
2007086752.tif 000041
【図４０】
2007086752.tif 000042
【図４１】
2007086752.tif 000043
【図４２】
2007086752.tif 000044
【図４３】
2007086752.tif 000045
【図４４】
2007086752.tif 000046
【図４５】
2007086752.tif 000047
【図４６】
2007086752.tif 000048
【図４７】
2007086752.tif 000049
【図４８】
2007086752.tif 000050
【図４９】
2007086752.tif 000051
【図５０】
2007086752.tif 000052
【図５１】
2007086752.tif 000053
【図５２】
2007086752.tif 000054
【図５３】
2007086752.tif 000055
【図５４】
2007086752.tif 000056
【図５５】
2007086752.tif 000057
【図５６】
2007086752.tif 000058
【図５７】
2007086752.tif 000059
【図５８】
2007086752.tif 000060
【図５９】
2007086752.tif 000061
【図６０】
2007086752.tif 000062
【図６１】
2007086752.tif 000063