【事件の表示】
　昭和６３年特許願第　３２９４８号「集積回路マイクロコントローラ」拒絶査定に対する審判事件［昭和６３年１１月２５日出願公開、特開昭６３−２８８３５３］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　本願は、昭和６３年２月１７日の出願（パリ条約による優先権主張１９８７年（昭和６２年）２月１７日、アメリカ合衆国）であって、その請求項１に係る発明は、平成１０年２月２６日付け手続補正書、平成１２年９月２８日付け手続補正書及び平成１３年１０月２５日付け手続補正書によって補正された明細書の特許請求の範囲の請求項１に記載された次のとおりのもの（以下、「本願発明」という）と認める。
　
「バスと，算術論理回路と，前記バスに結合された内部のランダムアクセスメモリと，外部装置への結合用の少なくとも１つのポートドライバとを有する集積回路マイクロコントローラであって、少なくとも外部メモリおよび外部装置とともに使用するものであり、前記外部装置から前記ランダムアクセスメモリおよび前記外部メモリに対して前記少なくとも１つのポートドライバを介してアクセス可能であって、
　(ａ)前記バスに結合された少なくとも２つのチャネルにして、前記メモリの少なくとも１つに直接にアクセスして、
　　　i)　前記ランダムアクセスメモリの第１の部分から前記ランダムアクセスメモリの第２の部分への転送、
　　　ii) 前記ランダムアクセスメモリの一部分から前記外部メモリの一部分への転送、　　　iii)前記外部メモリの一部分から前記ランダムアクセスメモリの一部分への転送、
　　　iv) 前記外部メモリの第１の部分から前記外部メモリの第２の部分への転送
を選択的に行う、少なくとも２つのチャネルを備え、
　(ｂ)　前記バス，前記少なくとも１つのポートドライバ，及び前記２つのチャネルに結合された直接メモリアクセス制御手段にして、前記少なくとも２つのチャネル用にそれらを制御するためのチャネル制御信号を、前記バス上および前記少なくとも１つのポートドライバ上の信号に基づいて発生する直接メモリアクセス制御手段を備え、
　前記チャネルそれぞれには：
　　　(i)　当該チャネルの状態を格納する制御レジスタと、
　　　(ii) 前記内部のメモリまたは前記外部メモリから転送すべきバイトの発信元アドレスを格納する発信元アドレスレジスタと、
　　　(iii)前記内部のメモリまたは前記外部メモリへ転送すべきバイトの宛先アドレスを格納する宛先アドレスレジスタと、
　　　(iv) 当該チャネルによりまだ転送されずに残っているバイトの数を格納するバイトカウントレジスタと
が設けられ、且つ、
　それらの前記チャネルは、交互に動作または同時に動作をすることができるよう構成されている
ことを特徴とする、集積回路マイクロコントローラ。」
　
２．引用文献の記載事項
　これに対して、原査定で引用された特開昭６０−２３３７５８号公報（以下、「引用文献１」という）には、次の技術事項が記載されている。
（ａ１）「〔技術分野〕
　本発明は、中央処理装置（以下、ＣＰＵと記す）と周辺ハードウエアと読出し専用メモリ（以下、ＲＯＭと記す）およびデータメモリ（以下、ＲＡＭと記す）を単一半導体基盤上に集積し、かつ、周辺ハードウエアにＣＰＵとは独立に直接、大量高速データ転送（以下、ＤＭＡ転送と記す）を行なう装置（以下、ＤＭＡ装置と記す）を内蔵したシングルチップマイクロコンピュータに関する。」（第１頁右下欄第１−８行目）
（ａ２）「第１図は、ＤＭＡ装置を内蔵したシングルチップマイクロコンピュータの従来例のブロック図である。
　ＣＰＵ１０１とＤＭＡ装置１２０には内部データバス１０３と内部アドレスバス１０４が接続されている。内部アドレスバス１０４はアドレスバス端子１０５を介して外部アドレスバス１０６に接続されている。内部データバス１０３はデータバス端子１０７を介して外部データバス１０８に接続されている。外部アドレスバス１０６と外部データパス１０８には入出力装置（以下、Ｉ/Ｏ装置と記す）１０９−１，１０９−２，……，１０９−ｎとメモリ１１０が接続されている。ＣＰＵ１０１はホールド制御入力端子１０１−１の入力状態により動作状態が制御される。ＤＭＡ装置１２０はＤＭＡ転送要求信号入力端子１２０‐１，１２０‐２，……，１２０−ｎから入力されるＤＭＡ転送要求信号で動作状態が制御される。Ｉ／Ｏ装置１０９−１，１０９−２，……，１０９−ｎから前述のＤＭＡ転送要求信号１１１−１，１１１−２，……．１１２−ｎがそれぞれ出力され、これらの信号はＤＭＡ装置１２０のＤＭＡ転送要求信号入力端子１２０−１，１２０−２，……，１２０−ｎに入力するとともに、オア回路１１２で論理和がとられてＣＰＵ１０１のホールド制御入力端子１０１‐１に入力する。」（第１頁右下欄第１８行目−第２頁右上欄第３行目）
（ａ３）「第２図はＤＭＡ装置１２０の詳細なブロック図である。ソースアドレスポインタ（以下、ＳＡＰと記す）１２１−１，１２２−２，……，１２２−ｎからなるＳＡＰファイル１２１は、ＤＭＡ転送データの読出し元になるＩ／Ｏ装置１０９−１，１０９−２，……，１０９−ｎまたメモリ１１０のアドレス情報を保持する。ディスティネーションアドレスポインタ（以下、ＤＡＰと記す）１２２−１，１２２−２，……，１２２−ｎからなるＤＡＰファイル１２２はＤＭＡ転送データの書込み先のＩ／Ｏ装置１０９−１，１０９−２，……，１０９−ｎまたはメモリ１１０のアドレス情報を保持する。ターミナルカウンタ（以下、ＴＣと記す）１２５−１，１２５−２．……，１２５−ｎからなるＴＣファイル１２５はＤＭＡ転送の回数を制御する。」（第２頁右上欄第４行目−第１９行目）
（ａ４）「Ｉ／Ｏ装置１０９−１がＤＭＡ転送要求を発生し、ＤＭＡ転送要求信号１１１−１をアクテイブにすると、ＣＰＵ１０１のホールド制御入力端子１０１−１にアクティブレベルが入力し、それまでの処理を一時中断して、内部状態を保持しつつ停止状態になり、内部データバス１０３、内部アドレスバス１０４をＤＭＡ装置１２０にあけわたす。
　ＤＭＡ装置１２０はこのＤＭＡ転送要求により動作を開始し、ＤＭＡ制御回路１２８の制御により、以下の一連のＤＭＡ転送制御を行なう。（１）まず、ＳＡＰ１２１−１内にあるＩ／Ｏ装置１０９−１のアドレス情報を内部アドレスバス１０４に出力し、外部アドレスパス１０６を経てＩ／Ｏ装置１０９−１をアドレスし、ＤＭＡ転送データを外部データバス１０８上に読み出す。これと同時に、ＳＡＰ１２１−１内のアドレス情報をアドレス更新回路１２４で更新し、再びＳＡＰ１２１−１に戻す。（２）このＤＭＡ転送データをＴＬ１２３内に一時的に格納する。（３）次のタイミングで、ＤＡＰ１２２−１内にあるメモリ１１０のアドレス情報を内部アドレスパス１０４に、ＴＬ１２３内のＤＭＡ転送データを内部データパス１０３にそれぞれ出力し、外部アドレスバス１０６と外部データバス１０８を経てメモリ１１０の所定のアドレスにＤＭＡ転送データを書き込む。これと同時に、ＤＡＰ１２２−１内のアドレス情報をアドレス更新回路１２４で更新し、再びＤＡＰ１２２−１に戻す。（４）これに同期して、ＤＭＡ転送回数の制御のためＴＣ１２５−１の内容をデイクリメンタ１２７でデイクリメントして再びＴＣ１２５−１に戻し、１回分のＤＭＡ転送を完了する。同様に、Ｉ／Ｏ装置１０９−２からＤＭＡ転送要求が出力されてＤＭＡ転送要求信号１１１−２がアクティブになった時には、ＤＭＡ装置１２０はＳＡＰ１２１−２、ＤＡＰ１２２−２、ＴＣ１２５−２を選択し、Ｉ／Ｏ装置１０９−ｎからＤＭＡ転送要求が出力されてＤＭＡ転送要求信号１１１−ｎがアクテイブになった時には、ＤＭＡ装置１２０はＳＡＰ１２１−ｎ、ＤＡＰ１２２−ｎ、ＴＣ１２５−ｎを選択して上記のＤＭＡ転送処理を実行する。
　以上、説明したように、ＤＭＡ装置を内蔵した従来のシングルチップマイクロコンピュータのＤＭＡ装置は、ＤＭＡ転送要求の数だけＳＡＰ、ＤＡＰ、ＴＣからなるポインタ、カウンタの組及びこれらの読出し、書込み、更新の制御を行なうＤＭＡ制御回路を必要としている。」（第３頁左上欄第１行目−左下欄第７行目）
　
　以上の記載及び第１〜３図の記載から、引用文献１には次の発明が記載されている。
「バス（１０３〜１０８）と，ＣＰＵ１０１と，前記バス（１０３〜１０８）に結合されたメモリ１１０と，Ｉ／Ｏ装置（１０９−１〜１０９−ｎ）とを有するシングルチップマイクロコンピュータであって、
　(ａ)前記バス（１０３〜１０８）に結合されたｎ組のポインタ、カウンタ（ＳＡＰ，ＤＡＰ，ＴＣ）にして、前記メモリ１１０、Ｉ／Ｏ装置（１０９−１〜１０９−ｎ）に直接にアクセスして、
　前記前記Ｉ／Ｏ装置またはメモリ１１０の一部分から前記Ｉ／Ｏ装置または前記メモリ１１０の一部分への転送を行う、ｎ組のポインタ、カウンタ（ＳＡＰ，ＤＡＰ，ＴＣ）を備え、
　(ｂ)　前記バス（１０３〜１０８），前記Ｉ／Ｏ装置（１０９−１〜１０９−ｎ），及び前記ｎ組のポインタ、カウンタ（ＳＡＰ，ＤＡＰ，ＴＣ）に結合されたＤＭＡ制御回路１２８にして、前記ｎ組のポインタ、カウンタ（ＳＡＰ，ＤＡＰ，ＴＣ）を制御するための信号を、前記Ｉ／Ｏ装置からのＤＭＡ転送要求信号に基づいて発生するＤＭＡ制御回路１２８を備え、
　前記ｎ組のポインタ、カウンタ（ＳＡＰ，ＤＡＰ，ＴＣ）それぞれには：
　　　(１) 前記メモリ１１０または前記Ｉ／Ｏ装置（１０９−１〜１０９−ｎ）から転送すべきバイトの読出し元アドレスを格納するソースアドレスポインタＳＡＰと、
　　　(２)前記メモリ１１０または前記Ｉ／Ｏ装置（１０９−１〜１０９−ｎ）へ転送すべきバイトの書込みアドレスを格納するディスティネーションアドレスポインタＤＡＰと、
　　　(３) ＤＭＡ転送の回数を格納するターミナルカウンタＴＣと
が設けられたシングルチップマイクロコンピュータ。」
　
３．対比
　本願発明と、引用文献１に記載された発明とを対比する。
　引用文献１に記載された発明おける「ＣＰＵ１０１」、「メモリ１１０」、「Ｉ／Ｏ装置（１０９−１〜１０９−ｎ）」、「シングルチップマイクロコンピュータ」、「ｎ組のポインタ、カウンタ（ＳＡＰ，ＤＡＰ，ＴＣ）」、「ＤＭＡ制御回路１２８」、「ソースアドレスポインタＳＡＰ」、「ディスティネーションアドレスポインタＤＡＰ」、「ターミナルカウンタＴＣ」は、それぞれ、本願発明の「算術論理回路」、「ランダムアクセスメモリ」、「外部装置への結合用の少なくとも１つのポートドライバ」、「集積回路マイクロコントローラ」、「少なくとも２つのチャネル」、「直接メモリアクセス制御手段」、「発信元アドレスレジスタ」、「宛先アドレスレジスタ」、「バイトカウントレジスタ」に相当する。
　また、引用文献１に記載された発明における「Ｉ／Ｏ装置（１０９−１〜１０９−ｎ）」は、少なくとも外部メモリ及び外部装置とともに使用するものであり、外部装置から上記メモリ１１０および上記外部メモリにアクセスする仲介を行うものであることは明らかである。
　したがって、本願発明と引用文献１に記載された発明とは次の一致点及び相違点を有する。
（一致点）
　「バスと，算術論理回路と，前記バスに結合されたランダムアクセスメモリと，外部装置への結合用の少なくとも１つのポートドライバとを有する集積回路マイクロコントローラであって、少なくとも外部メモリおよび外部装置とともに使用するものであり、前記外部装置から前記ランダムアクセスメモリおよび前記外部メモリに対して前記少なくとも１つのポートドライバを介してアクセス可能であって、
　(ａ)前記バスに結合された少なくとも２つのチャネルにして、前記メモリの少なくとも１つに直接にアクセスして、
　　　i)　前記ランダムアクセスメモリの第１の部分から前記ランダムアクセスメモリの第２の部分への転送、
　　　ii) 前記ランダムアクセスメモリの一部分から前記外部メモリの一部分への転送、　　　iii)前記外部メモリの一部分から前記ランダムアクセスメモリの一部分への転送、
　　　iv) 前記外部メモリの第１の部分から前記外部メモリの第２の部分への転送
を選択的に行う、少なくとも２つのチャネルを備え、
　(ｂ)　前記バス，前記少なくとも１つのポートドライバ，及び前記２つのチャネルに結合された直接メモリアクセス制御手段にして、前記少なくとも２つのチャネル用にそれらを制御するためのチャネル制御信号を、前記少なくとも１つのポートドライバ上の信号に基づいて発生する直接メモリアクセス制御手段を備え、
　前記チャネルそれぞれには：
　　　(ii) 前記メモリまたは前記外部メモリから転送すべきバイトの発信元アドレスを格納する発信元アドレスレジスタと、
　　　(iii)前記メモリまたは前記外部メモリへ転送すべきバイトの宛先アドレスを格納する宛先アドレスレジスタと、
　　　(iv) 当該チャネルによりまだ転送されずに残っているバイトの数を格納するバイトカウントレジスタと
が設けられている
ことを特徴とする、集積回路マイクロコントローラ。」
　
（相違点１）
　本願発明においては、ランダムアクセスメモリをマイクロコントローラ内部に有するのに対し、引用文献１に記載された発明では、メモリ１１０（「ランダムアクセスメモリ」に相当）はマイクロコンピュータ（「マイクロコントローラ」に相当）の内部にあるものではない点。
（相違点２）
　本願発明においては、直接メモリアクセス制御手段は、チャネル制御信号を、ポートドライバ上の信号とともに、バス上の信号にも基づいて発生するのに対し、引用文献１に記載された発明では、同信号をＩ／Ｏ装置からのＤＭＡ転送要求信号（「ポートドライバ上の信号」に相当）のみに基づいて発生する点。
（相違点３）
　本願発明は、少なくとも２つのチャネルそれぞれに、チャネルの状態を格納する制御レジスタを有するものであるのに対し、引用文献１に記載された発明は、それを有するものではない点。
（相違点４）
　本願発明は、少なくとも２つのチャネルは、交互に動作または同時に動作をすることができるよう構成されているものであるのに対し、引用文献１に記載された発明には、そのようなことは明確には記載されていない点。
　
４．当審の判断
　相違点について検討する。
（相違点１）について
　ランダムアクセスメモリをマイクロコントローラ内部に備えることは、引用文献１の第３図（ＲＡＭ３０４）にも記載されているように周知技術であるから、引用文献１に記載された発明において、ＤＭＡ転送の対象となるメモリ１１０をマイクロコンピュータ（マイクロコントローラ）内部に備えることは設計上適宜なし得た事項である。
（相違点２）について
　バス上の信号に基づいてＤＭＡ転送のための制御信号を発生することは、ＤＭＡ転送の技術分野において例を挙げるまでもなく周知の技術であるから、引用文献１に記載された発明において、Ｉ／Ｏ装置からのＤＭＡ転送要求信号（「ポートドライバ上の信号」に相当）とともにバス上の信号にも基づいてＤＭＡ転送のための制御信号（「チャネル制御信号」に相当）を発生することはことは必要に応じて適宜なし得た事項である。
（相違点３）について
　ＤＭＡ転送のためのチャネルの状態を格納する制御レジスタを設けることはＤＭＡ転送技術分野において周知の技術（拒絶査定で引用された特開昭６０−２４６０９７号公報、特開昭６２−１０３１号公報を参照）であるから、引用文献１に記載された発明において、ｎ組のポインタ、カウンタ（ＳＡＰ，ＤＡＰ，ＴＣ）（「少なくとも２つのチャネル」に相当）それぞれの組に、上記周知技術のように、その状態を格納する制御レジスタを設けることは必要に応じて適宜なし得た事項である。
（相違点４）について
　２つのＤＭＡチャネルを交互に動作または同時に動作をすることができるよう構成することは、ＤＭＡ転送技術分野において周知の技術（例えば、特開昭５８−８３３６号公報を参照）であるから、引用文献１に記載された発明において、ｎ組のポインタ、カウンタ（ＳＡＰ，ＤＡＰ，ＴＣ）（「少なくとも２つのチャネル」に相当）を上記周知技術のように、交互に動作または同時に動作をすることができるよう構成ことは当業者が容易に想到できたものである。
　
５．むすび
　以上のとおり、本願の請求項１に係る発明は、引用文献１及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。