(57)【要約】【課題】各プロセス工程別に、クラスタ状欠陥の影響を受けずに、ランダム欠陥の正味欠陥に基づく欠陥解析を精度良く行うことができるようにして歩留り向上や工期短縮を図るようにした電子デバイスの製造方法およびその品質管理システムを提供することにある。【解決手段】本発明は、複数のプロセス工程毎の検出欠陥マップデータを作成する過程と、素子単位でクラスタ状欠陥の存在を判定する過程と、電気機能検査マップデータを作成する過程と、前記過程で作成された複数のプロセス工程毎の検出欠陥マップデータを元に、複数のプロセス工程毎に持込み欠陥を除いた正味欠陥マップデータを作成し、該作成された複数のプロセス工程毎の正味欠陥マップデータと前記過程で作成された電気機能検査マップデータとを元に、前記過程で判定されたクラスタ状欠陥が存在する素子単位を除外した状態で、複数のプロセス工程に亘って欠陥解析を行う欠陥解析過程とを有し、該欠陥解析過程で行われた欠陥解析結果に基いて電子デバイスの品質管理を行うことを特徴とする。【選択図】図１
2007165930.tif 000002
【特許請求の範囲】
【請求項１】
複数のプロセス工程を経て製造される電子デバイスの歩留まり劣化の原因となるプロセス工程を解析する電子デバイスの品質管理方法において、
所望の複数のプロセス工程を経る半導体ウエハを検査するための異物検査装置または外観検査装置を設置して、各プロセス工程において処理される前、および処理された後の半導体ウエハ上に発生している欠陥を検査により検出する工程と、
前記半導体ウエハ上に検出された欠陥に対して、規定のしきい値を超える連結関係を持つ欠陥群をクラスタ欠陥と判定する工程と、
任意のプロセス工程において処理される前の半導体ウエハ上に検出された欠陥と、前記任意のプロセス工程において処理された後の前記半導体ウエハ上に検出された欠陥とを比較して、前記処理される前に検出された欠陥には存在しない位置に、前記処理された後に検出された欠陥には存在する欠陥を、前記任意のプロセス工程において発生した正味欠陥であると判定する工程と、
半導体ウエハ上に形成された回路パターンを電気機能検査装置により電気機能検査を行い、前記半導体ウエハでの各チップ毎の良品、不良品の判定を行う工程と、
同一の半導体ウエハに対して、前記所望の複数のプロセス工程を経る過程で検出した各プロセス工程の前後における前記半導体ウエハ上に発生している欠陥を各チップ毎に分けて処理対象として、前記クラスタ欠陥の有無の判定を各チップ毎に分けた前記欠陥データに対して行い、前記クラスタ欠陥が存在すると判定されたチップ上の全ての欠陥データを以後の解析対象から除外する工程と、
前記同一の半導体ウエハに対して、前記クラスタ欠陥が存在すると判定されたチップ以外の全てのチップ毎に分けて検出された欠陥データに従って、前記所望の複数のプロセス工程毎に発生する正味欠陥を求める工程と、
前記同一の半導体ウエハにおいて、前記クラスタ欠陥が存在すると判定されたチップ以外の全てのチップを対象として、各チップの、各プロセス工程毎の前記求めた正味欠陥データと、前記電気機能検査の判定データとを突合せ、（数１）式に基づいて致命率ＫＲ（％）、および／または、（数２）式に基づいて歩留り影響度（％）を算出する工程と、
ＫＲ＝１−（（ＧＤ／（ＧＤ＋ＢＤ））／（ＧＮＤ／（ＧＮＤ＋ＢＮＤ））  （数１）
ただし、ＫＲ＜０のときは、ＫＲ＝０とする、                
ＢＤは、前記不良品かつ前記正味ランダム欠陥有のチップ数、ＧＤは、前記良品かつ前記正味ランダム欠陥有のチップ数、ＢＮＤは、前記不良品かつ前記正味ランダム欠陥無のチップ数、ＧＮＤは、前記良品かつ前記正味ランダム欠陥無のチップ数、
歩留り影響度＝（ＫＲ×（ＧＤ＋ＢＤ））／（ＧＤ＋ＢＤ＋ＧＮＤ＋ＢＮＤ）  （数２）
前記算出した、各プロセス工程毎の致命率のグラフ、および／または、各プロセス工程毎の歩留り影響度のグラフを解析結果出力部へ表示または出力する工程とを有することを特徴とする電子デバイスの品質管理方法。
【請求項２】
複数のプロセス工程を経て製造される電子デバイスの歩留まり劣化の原因となるプロセス工程を解析することを支援する電子デバイスの品質管理システムであって、
所望の複数のプロセス工程を経る半導体ウエハを検査するために設置された異物検査装置または外観検査装置により検出された、各プロセス工程において処理される前、および処理された後の半導体ウエハ上に発生している欠陥データを入力する手段と、
前記半導体ウエハ上に検出された欠陥データに対して、規定のしきい値を超える連結関係を持つ欠陥群をクラスタ欠陥と判定する手段と、
任意のプロセス工程において処理される前の半導体ウエハ上に検出された欠陥と、前記任意のプロセス工程において処理された後の前記半導体ウエハ上に検出された欠陥とを比較して、前記処理される前に検出された欠陥には存在しない位置に、前記処理された後に検出された欠陥には存在する欠陥を、前記任意のプロセス工程において発生した正味欠陥であると判定する手段と、
電気機能検査装置により、前記半導体ウエハ上に形成された回路パターンを電気機能検査を行って得られた、前記半導体ウエハでの各チップ毎の良品、不良品の判定結果を入力する手段と、
同一の半導体ウエハに対して、前記所望の複数のプロセス工程を経る過程で検出した各プロセス工程の前後における前記半導体ウエハ上に発生している欠陥を各チップ毎に分けて処理対象として、前記クラスタ欠陥の有無の判定を各チップ毎に分けた前記欠陥データに対して行い、前記クラスタ欠陥が存在すると判定されたチップ上の全ての欠陥データを以後の解析対象から除外する手段と、
前記同一の半導体ウエハに対して、前記クラスタ欠陥が存在すると判定されたチップ以外の全てのチップ毎に分けて検出された欠陥データに従って、前記所望の複数のプロセス工程毎に発生する正味欠陥を求める手段と、
前記同一の半導体ウエハにおいて、前記クラスタ欠陥が存在すると判定されたチップ以外の全てのチップを対象として、各チップの、各プロセス工程毎の前記求めた正味欠陥データと、前記電気機能検査の判定データとを突合せ、（数１）式に基づいて致命率ＫＲ（％）、および／または、（数２）式に基づいて歩留り影響度（％）を算出する手段と、
ＫＲ＝１−（（ＧＤ／（ＧＤ＋ＢＤ））／（ＧＮＤ／（ＧＮＤ＋ＢＮＤ））  （数１）
ただし、ＫＲ＜０のときは、ＫＲ＝０とする、                
ＢＤは、前記不良品かつ前記正味ランダム欠陥有のチップ数、ＧＤは、前記良品かつ前記正味ランダム欠陥有のチップ数、ＢＮＤは、前記不良品かつ前記正味ランダム欠陥無のチップ数、ＧＮＤは、前記良品かつ前記正味ランダム欠陥無のチップ数、
歩留り影響度＝（ＫＲ×（ＧＤ＋ＢＤ））／（ＧＤ＋ＢＤ＋ＧＮＤ＋ＢＮＤ）  （数２）
前記算出した、各プロセス工程毎の致命率のグラフ、および／または、各プロセス工程毎の歩留り影響度のグラフを表示または出力する解析結果出力部とを有することを特徴とする電子デバイスの品質管理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のプロセス工程を経て製造される多層の回路パターンを形成する電子デバイスの製造方法およびその品質管理システムに関する。
【背景技術】
【０００２】
半導体集積回路を代表とする電子デバイスの製造は、一般にシリコンウェハ上に回路パターンなどの層が多層化されて複数のチップを製造する前工程と、チップ毎に切り離し、製品を完成させる後工程に大別することができる。製造中に発生する不良の大半は、この前工程で発生し、前工程での歩留り向上が、電子デバイスのビジネスの鍵を握っている。ここで、前工程での歩留りとは、前工程の最終試験である電気機能検査（プローブ検査）の結果で決まる良品率、すなわち、ウェハでの全チップ数に対する良品チップの割合のことである。前工程の歩留り劣化原因となる不良は、機能不良とパラメトリック不良に大別することができる。機能不良とは、異物やパターン欠陥（これらを以下、欠陥）が主な原因で、回路パターンの断線や短絡などを引き起こし、回路が正常に動作しない不良である。一方、パラメトリック不良とは、回路寸法、酸化膜厚などのプロセスの微妙なばらつきが原因で、トランジスタの動作タイミングやコンデンサ容量などが設計仕様どおりに完成しなかった不良である。機能不良の原因を早期に発見し、対策する目的で、回路パターンなどの層を形成する毎に適宜、異物検査装置、外観検査装置を用いて欠陥検査を行う。欠陥検査では欠陥の位置、大きさ、個数などの情報を検出する。ある層の欠陥検査で検出した欠陥は、必ずしもその層の欠陥とは限らない。
【０００３】
そこで、特開平２−１７０２７９号公報などに記載されているように、製造装置Ｂによる処理を経たウェハを検査し、検出した欠陥は、その前の製造装置Ａからの持込み欠陥と製造装置Ｂで新たに発生した正味欠陥からなり、製造装置Ａによる処理を経た時に検査して得た検査データと照合することにより、製造装置Ｂ内で新たに発生した正味欠陥か前の製造装置Ａからの持込み欠陥かを知ることができる。即ち、ある層を形成するプロセス工程で処理する前後の検査データを照合することによって、同じ位置で検出された欠陥は、持込み欠陥であり、新たに検出された欠陥はそのプロセス工程で生じた正味欠陥であることが分かる。このように検査装置で検出できない微小な欠陥を除くと、各プロセス工程での正味欠陥が、各プロセス工程で発生した欠陥となる。そこで、正味欠陥の個数が多い工程に対して、何らかの策を講じて、その欠陥数の低減を行うことは、歩留り向上のための一つの欠陥解析方法である。
【０００４】
【特許文献１】特開平２−１７０２７９号公報
【特許文献２】特開平５−２１８１６３号公報
【非特許文献１】“International Symposium on Semiconductor Manufacturing”pp. E25-E28(1997) の M. Ono 他の論文“An effective method for yield enhancement using zonal defect recognition”
【非特許文献２】“SPIE”vol.2725, pp.194-205(1996) の K.W. Tobin 他の論文“An image paradigm for semiconductor defect data reduction”
【非特許文献３】「セミコン関西'９７ＵＬＳＩ技術セミナー予稿集」pp.4/42-4/47(1997)の S. Hall 他による論文“Yield Monitoring and Analysis in SemiconductorManufacturing”
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術に記載されているように正味欠陥の数をプロセス工程毎に算出したとしても、あるプロセス工程で、傷などの起因するクラスタ状欠陥が発生すると、優先付けが正しく行われないという課題がある。即ち、クラスタ状欠陥が発生すると、欠陥数は激増する。例えば、正味欠陥数をプロセス工程毎に比較する場合、ほぼ確実にクラスタ状欠陥が発生したウェハが、欠陥数の多いウェハと判定されてしまう。このように、クラスタ状欠陥は、傷や突発的な装置トラブルによることが多く、クラスタ状欠陥以外の欠陥とは区別して解析する必要がある。クラスタ状欠陥以外の欠陥は、一般にランダム欠陥と呼ばれている。ランダム欠陥の解析時には、クラスタ状欠陥の影響を受けずに解析することが望まれる。しかし、クラスタ状欠陥が発生した場合、正確にランダム欠陥の正味欠陥を抽出することが難しいという課題を有していた。
【０００６】
本発明の目的は、上記課題を解決すべく、異物検査や外観検査などの欠陥検査で各プロセス工程別に検出した検出欠陥マップデータデータを有効に活用し、各プロセス工程別に、クラスタ状欠陥の影響を受けずに、ランダム欠陥の正味欠陥に基づく欠陥解析を精度良く行うことができるようにして歩留り向上や工期短縮を図るようにした電子デバイスの製造方法およびその品質管理システムを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、複数のプロセス工程を経て製造される電子デバイスの製造方法において、複数のプロセス工程毎の検出欠陥マップデータを作成する検出欠陥マップデータ作成過程と、該作成された複数のプロセス工程毎の検出欠陥マップデータから素子単位でクラスタ状欠陥の存在を判定するクラスタ状欠陥判定過程と、前記作成された複数のプロセス工程毎の検出欠陥マップデータを元に、複数のプロセス工程毎に持込み欠陥を除いた正味欠陥マップデータを作成し、更に前記判定されたクラスタ状欠陥が存在する素子単位を除外した状態で、複数のプロセス工程に亘って欠陥解析を行う欠陥解析過程とを有し、該欠陥解析過程で行われた欠陥解析結果に基いて電子デバイスの品質管理を行うことを特徴とする。また、本発明は、前記欠陥解析過程において、複数のプロセス工程別の正味欠陥密度を算出することによって欠陥解析を行うことを特徴とする。
【０００８】
また、本発明は、複数のプロセス工程を経て製造される電子デバイスの製造方法において、複数のプロセス工程毎の検出欠陥マップデータを作成する検出欠陥マップデータ作成過程と、該作成された複数のプロセス工程毎の検出欠陥マップデータから素子単位でクラスタ状欠陥の存在を判定するクラスタ状欠陥判定過程と、前記電子デバイスに対して前記素子単位で電気機能検査を行って良品素子、不良品素子または良ビット、不良ビットからなる電気機能検査マップデータを作成する電気機能検査マップデータ作成過程と、前記作成された複数のプロセス工程毎の検出欠陥マップデータを元に、複数のプロセス工程毎に持込み欠陥を除いた正味欠陥マップデータを作成し、該作成された複数のプロセス工程毎の正味欠陥マップデータと前記電気機能検査マップデータ作成過程で作成された電気機能検査マップデータとを元に、前記クラスタ状欠陥判定過程で判定されたクラスタ状欠陥が存在する素子単位を除外した状態で、複数のプロセス工程に亘って欠陥解析を行う欠陥解析過程とを有し、該欠陥解析過程で行われた欠陥解析結果に基いて電子デバイスの品質管理を行うことを特徴とする。また、本発明は、前記欠陥解析過程において、複数のプロセス工程別の致命率または歩留り影響度を算出することによって欠陥解析を行うことを特徴とする。また、本発明は、前記欠陥解析過程において、複数のプロセス工程別の不良ビットと正味欠陥との突合い密度を算出することによって欠陥解析を行うことを特徴とする。
【０００９】
また、本発明は、複数のプロセス工程を経て製造される電子デバイスの品質管理システムにおいて、複数のプロセス工程毎の検出欠陥マップデータを作成する検出欠陥マップデータ作成手段と、該検出欠陥マップデータ作成手段で作成された複数のプロセス工程毎の検出欠陥マップデータから素子単位でクラスタ状欠陥の存在を判定し、前記検出欠陥マップデータ作成手段で作成された複数のプロセス工程毎の検出欠陥マップデータを元に、複数のプロセス工程毎に持込み欠陥を除いた正味欠陥マップデータを作成し、更に前記判定されたクラスタ状欠陥が存在する素子単位を除外した状態で、複数のプロセス工程に亘って欠陥解析を行い、その欠陥解析結果を出力する欠陥解析手段とを備えたことを特徴とする。また、本発明は、前記欠陥解析手段において、欠陥解析結果の出力として、複数のプロセス工程別の正味欠陥密度を表示して構成することを特徴とする。
【００１０】
また、本発明は、複数のプロセス工程を経て製造される電子デバイスの品質管理システムにおいて、複数のプロセス工程毎の検出欠陥マップデータを作成する検出欠陥マップデータ作成手段と、前記電子デバイスに対して前記素子単位で電気機能検査を行って良品素子、不良品素子または良ビット、不良ビットからなる電気機能検査マップデータを作成する電気機能検査装置と、前記検出欠陥マップデータ作成手段で作成された複数のプロセス工程毎の検出欠陥マップデータから素子単位でクラスタ状欠陥の存在を判定し、前記検出欠陥マップデータ作成手段で作成された複数のプロセス工程毎の検出欠陥マップデータを元に、複数のプロセス工程毎に持込み欠陥を除いた正味欠陥マップデータを作成し、該作成された複数のプロセス工程毎の正味欠陥マップデータと前記電気機能検査装置で作成された電気機能検査マップデータとを元に、前記判定されたクラスタ状欠陥が存在する素子単位を除外した状態で、複数のプロセス工程に亘って欠陥解析を行い、その欠陥解析結果を出力する欠陥解析手段とを備えたことを特徴とする。また、本発明は、前記欠陥解析手段において、欠陥解析結果の出力として、複数のプロセス工程別の致命率または歩留り影響度を表示して構成することを特徴とする。また、本発明は、前記欠陥解析手段において、欠陥解析結果の出力として、複数のプロセス工程別の不良ビットと正味欠陥との突合い密度を表示して構成することを特徴とする。また、ここで、欠陥検査装置として、回路パターンの異常部分を欠陥とし、その位置や大きさを検出する外観検査装置や、層からの散乱光を検出することにより、欠陥の位置や散乱光強度を検出する異物検査装置等を用いる。
【発明の効果】
【００１１】
本発明によれば、半導体等の電子デバイスの製造工程で発生するランダム欠陥の影響度を定量化することができ、重点的に対策する必要がある製造工程を容易かつ効果的に把握することに有効である。特に傷や周辺膜はがれのようなクラスタ欠陥による影響をなくし、ランダム欠陥の解析を行うことができ、欠陥解析や歩留りの向上に効果的に寄与することになる。
【発明を実施するための最良の形態】
【００１２】
本発明に係る電子デバイスの製造方法およびその品質管理システムの実施形態を図面を用いて説明する。図１は、本発明に係る電子デバイスの品質管理に基いて製造を行う製造方法の一実施形態を示す図であって、ここでは半導体ウェハの欠陥発生工程の絞込みに適用した場合を示すものである。図２は、本発明に係る電子デバイスの品質管理システムの一実施形態を示すブロック図である。本発明に係る電子デバイスの品質管理システムは、異物検査装置３１と、外観検査装置３２と、欠陥検査データベース４１を有する欠陥検査データ収集ステーション５１と、電気機能検査装置（プローブテスタ）３３と、電気機能検査データベース４２を有する電気機能検査データ収集ステーション５２と、データ解析部４３および表示装置などの解析結果出力部４４を有する解析ステーション５３とをネットワーク（ＬＡＮ）３５で接続して構成する。
【００１３】
異物検査装置３１は、特開平５−２１８１６３号公報などに記載されているような、複数のプロセス工程から得られる同一半導体ウェハに対して複数の欠陥検査工程においてランダムに発生する微小異物や傷等に起因するクラスタ状欠陥（以下クラスタ欠陥と称す）を光学により検査する装置で、図１に示す半導体ウェハの製造ラインにおいて各プロセス工程Ｐ１、Ｐ２〜Ｐｎに対応させて例えばインラインモニタとして配置される。外観検査装置３２も、複数のプロセス工程から得られる同一半導体ウェハに対して複数の欠陥検査工程においてランダムに発生する配線パターン等に生じるパターン欠陥や傷等に起因するクラスタ欠陥等を光学（例えばＤＵＶ光を用いた輪帯照明光学系を有するもの等がある。）あるいはＳＥＭ等により検査する装置で、異物検査装置３１に比べてプロセス工程に対応させずに設けられることになる。このように、異物検査装置３１および外観検査装置３２の何れかは、図１に示すように、各プロセス工程Ｐ１〜Ｐｎにほぼ対応させて欠陥検査Ｔ１、Ｔ２〜Ｔｎとして検査され、それぞれの欠陥検出結果（少なくともチップ単位（素子単位で機能素子単位も含む）毎の欠陥分布を示す検出欠陥マップデータ）Ｔｄ１、Ｔｄ２〜Ｔｄｎが、ネットワーク（例えばＬＡＮ）３５で接続された欠陥検査データ収集ステーション５１の欠陥検査データベース４１に格納されることになる。
【００１４】
即ち、図１および図２において、ここでは、異物検査装置３１と外観検査装置３２の少なくともいずれか一方が１台以上設けられている。しかし、実際には、上記に説明したように、半導体の前工程の製造ラインには、多数の異物検査装置３１がインラインモニタとして配置され、ＳＥＭ外観検査装置も含めて光学的な外観検査装置３２が複数設けられている。これら異物検査装置３１や外観検査装置３２は、基本的には半導体ウェハに新たな層（スルーホール等を有する絶縁層や配線層等）が形成される毎に、異物や外観等の欠陥検査Ｔ１、Ｔ２〜Ｔｎを行い、それぞれの欠陥検出結果Ｔｄ１、Ｔｄ２〜Ｔｄｎを出力して例えば欠陥検査データ収集ステーション５１の欠陥検査データベース４１に格納する。欠陥検査Ｔｎは、同一半導体ウエハに対するＮ回目の欠陥検査を意味する。
【００１５】
図７（ａ）には、異物検査装置３１や外観検査装置３２により各プロセス工程順Ｐ１〜Ｐ６に対応する欠陥検査順Ｔ１〜Ｔ６に検出される検出欠陥マップデータを示す。図７（ｂ）には、上記検出欠陥マップデータから後述するように正味欠陥を抽出した欠陥検査順Ｔ１〜Ｔ６のチップ単位（素子単位）の正味欠陥マップデータを示す。この図７（ａ）から明らかなように、第２層目の欠陥検査Ｔ２においてクラスタ欠陥が初めて検出される。そのため、第１層目の欠陥検査Ｔ１と第２層目の欠陥検査Ｔ２の間で、このクラスタ欠陥が発生したことがわかる。しかし、後続の欠陥検査でもこのクラスタ欠陥は検出されることになる。即ち、クラスタ欠陥は、傷等に起因するため、第２層目に生じた傷等が第３層目、第４層目へと次第には少なくなるが反映されて後続の欠陥検査でも検出されることになる。
【００１６】
後述する正味欠陥の抽出は、このような後続の検査でも検出されてしまう欠陥をデータから除去するために行う。しかし、クラスタ欠陥が発生したとき、欠陥の成長などの現象で、確実に正味欠陥を抽出することはできない。その結果、図７（ｂ）に示すように第３層目以降の欠陥検査でもクラスタ欠陥の一部が、正味欠陥として抽出され、クラスタ欠陥の発生による正味欠陥の誤抽出となる。即ち、図１においては、欠陥検出結果Ｔｄ１、Ｔｄ２〜Ｔｄｎとして、丸枠は半導体ウェハを示し、四角い枠はチップ（素子）を、黒丸は検出された欠陥をそれぞれ表わしている。
【００１７】
次に、欠陥検査データ収集ステーション５１は、各層の欠陥検査Ｔ１、Ｔ２〜Ｔｎを実施後、欠陥検査データベース４１に収集格納されたそれぞれの欠陥検出結果Ｔｄ１、Ｔｄ２〜Ｔｄｎからクラスタ欠陥の判定Ｊ１、Ｊ２〜Ｊｎを行い、その判定結果（クラスタ欠陥マップデータ）Ｊｄ１、Ｊｄ２〜Ｊｄｎを各欠陥検査毎に区別して、欠陥検査データベース４１に格納する。即ち、判定Ｊ２において、クラスタ欠陥の存在チップ３０が検知され、そのクラスタ欠陥判定結果Ｊｄ２として、欠陥検査データベース４１に格納されることになる。
【００１８】
即ち、欠陥検査結果Ｔｄ１〜Ｔｄｎに基づくクラスタ欠陥の判定Ｊ１〜Ｊｎは、“International Symposium on Semiconductor Manufacturing”pp. E25-E28(1997) の M. Ono 他の論文“An effective method for yield enhancement using zonal defect recognition”や“SPIE”vol.2725, pp.194-205(1996) の K.W. Tobin 他の論文“An image paradigm for semiconductor defect data reduction”に記載されて手法を用いることによって実行することができる。例えば、クラスタ欠陥の判定Ｊ１〜Ｊｎは、図８に示すごとく、欠陥検出結果８１に対して、チップ単位毎（素子単位毎）に次の処理を行う。ここでは、欠陥検出結果８１の斜線で示したチップを例にして説明する。８２は、欠陥検出結果８１の斜線のチップを拡大した図である。このチップ（機能素子も含む）を、数ブロックに分割し、その分割したブロック内の欠陥数を数える。その結果が８３である。次に、欠陥が存在するブロックの連結を行う。欠陥が存在するブロックの上下左右斜めの８近傍に他の欠陥が存在するブロックが存在するか否かを判定し、ブロックの連結を行う。ブロックの連結結果が８４であり、ここでは、４ブロックが連結され、その中に欠陥が５個存在した。次にステップ８５で、クラスタ欠陥の有無の判定を行う。連結したブロック内の欠陥数が既定のしきい値を超えたら、そのチップにはクラスタ欠陥有りと、しきい値以下であれば、そのチップにはクラスタ欠陥無しと判定する。この処理を各チップ単位について実行する。なお、以上説明した実施例では、クラスタ欠陥の判定Ｊ１、Ｊ２〜Ｊｎを欠陥検査データ収集ステーション５１で行うように説明したが、解析ステーション５３のデータ解析部４３で行っても良い。以上説明したように、欠陥検査結果Ｔｄ１〜Ｔｄｎとクラスタ欠陥判定結果Ｊｄ１〜Ｊｄｎは、各欠陥検査毎に区別して、欠陥検査データベース４１に格納される。
【００１９】
次に、電気機能検査の実施例について説明する。電気機能検査装置（プローブテスタ）３３は、上記各プロセス工程Ｐ１〜Ｐｎを経て動作試験等が可能なようにほぼ完成された半導体チップを有する半導体ウェハに対して電気機能（動作試験等）の検査を行い、その電気機能検査結果（良品チップ、不良品チップ（チップとしては機能素子も含む）、更にはチップ内の良品機能部、不良機能部、例えば良ビット、不良ビットに関する電気機能検査マップデータ）が、ネットワーク（例えばＬＡＮ）３５で接続された電気機能検査データ収集ステーション５２の電気機能検査データベース４２に格納されることになる。即ち、電気機能検査装置３３により、半導体ウェハの電気機能検査が行われ、この半導体ウェハでの各チップ毎に良品、不良品の判定が行われ、この判定結果（電気機能検査マップデータ）が電気機能検査データベース４２に格納される。ここで、ＲＡＭ（ランダムアクセスメモリ）やＲＯＭ（リードオンリーメモリ）などのメモリ製品、あるいはメモリ部混載のシステムＬＳＩに対する電気機能検査では、製品のビット毎に良ビットと不良ビットの判定も行われる。その判定結果も、電気機能検査データベース４２に格納される。このようにして、同じ半導体ウェハの各層での欠陥検出結果Ｔｄ１〜Ｔｄｎやクラスタ欠陥判定結果Ｊｄ１〜Ｊｄｎは、欠陥検査データベース４１に、この半導体ウェハの電気機能検査による良／不良判定結果は、電気検査データベース４２にそれぞれ得られる。
【００２０】
次に、解析ステーションで行う正味欠陥の抽出および欠陥データ解析の実施例について説明する。即ち、解析ステーション５３のデータ解析部４３は、欠陥検査データベース４１から欠陥検出結果やクラスタ欠陥判定結果を読み出し、図１に示すステップＳ１７において、図５で示した方法で正味欠陥を抽出し、正味欠陥マップデータを作成する。即ち、同じ位置で検出された欠陥は、持込み欠陥であり、新たに検出された欠陥はそのプロセス工程で生じた正味欠陥であることが分かる。ここで、同じ位置とは、検査装置のＸＹステージの再現性やウェーハの位置合わせ誤差などを考慮し、許容範囲を持った場所である。
【００２１】
次に、データ解析部４３は、ステップＳ１８において、すべての欠陥検査の正味欠陥の抽出結果からクラスタ欠陥の存在するチップ３０のデータを解析対象から除外する処理Ｒ１、Ｒ２〜Ｒｎを行う。その結果がクラスタ欠陥の存在チップ除外結果Ｒｄ１、Ｒｄ２〜Ｒｄｎである。クラスタ欠陥の存在チップ３０と同じチップのデータを、クラスタ欠陥の発生した層だけでなく、すべての層のデータから除外する。このようにクラスタ欠陥の存在チップ３０と同じチップのデータを、クラスタ欠陥の発生した層だけでなく、すべての層のデータから除外することによって、図７（ｂ）に示すように第３層目以降の欠陥検査でもクラスタ欠陥の一部が、正味欠陥として抽出されることを防止することができ、その結果、次に説明するステップＳ１９における欠陥データ解析の信頼度を著しく向上させることができ、歩留り劣化の原因となっているランダム欠陥が、何番目の層であるか、即ちどのプロセス工程であるかを正確に突き止めることが可能となる。ステップＳ１７の正味欠陥抽出とステップＳ１８のチップの除外は、順番を問わず、どちらを先に行っても同じ結果となる。その場合、ステップＳ１８は、全層の正味欠陥の抽出結果からクラスタ欠陥の存在チップのデータを解析対象から除外する処理ではなく、全層の欠陥検出結果からクラスタ欠陥の存在チップのデータを解析対象から除外する処理となる。除外後に正味欠陥の抽出を行う。
【００２２】
次に、データ解析部４３は、ステップＳ１９で欠陥データ解析を行い、その結果をステップＳ２０で出力する。以降、ステップＳ１９とステップＳ２０の三つの実施例について説明する。第１の実施例は、データ解析部４３において、図３に示すように、上述したクラスタ欠陥の存在チップ除外結果Ｒｄ１〜Ｒｄｎを用いて、同じ半導体ウェハの正味欠陥数、もしくは正味欠陥密度（個／チップ）をプロセス工程別に算出することによりデータ解析を行い、この解析結果をステップＳ２０において解析結果出力部４４から出力することによって管理する方法である。即ち、各プロセス工程別にクラスタ欠陥の存在チップ除外結果Ｒｄ１〜Ｒｄｎの正味欠陥数を数え、対象チップ数で割った値を正味欠陥密度（個／チップ）として計算する。縦軸に正味欠陥密度、横軸に検査した層をとり、グラフ化することで、ランダム欠陥の層間比較を行う。そのグラフが図３に示す７１である。グラフ７１は、図２の解析結果出力部４４を使い、図１のステップＳ２０で、表示する。このグラフ７１から、ランダム欠陥の正味欠陥密度として大きいのは、プロセス工程Ｐ１およびＰｎであることが分かる。しかし、このプロセス工程Ｐ１およびＰｎで正味欠陥が多くとも、そのプロセス工程の正味欠陥が、必ずしも歩留り劣化の原因になるとは限らない。即ち、そのプロセス工程で発生した欠陥は、回路パターンの構造上、歩留りの劣化を発生させない可能性もある。そこで、次に説明する歩留り影響度を定量化する方法を用いることによって、歩留り劣化の原因になるプロセス工程を突き止めることができる。
【００２３】
第２の実施例は、データ解析部４３において、図４に示すように、上述したクラスタ欠陥の存在チップ除外結果Ｒｄ１〜Ｒｄｎを用いて、同じ半導体ウェハの歩留り影響度を定量化する方法である。図２に示す電気機能検査データベース４２から電気機能検査によるチップ毎の良・不良判定結果を読み出す。図４に示す６１が、読み出した電気機能検査の結果である。斜線の四角が、不良品であり、白抜きの四角い枠が良品である。電気機能検査の結果も、欠陥検査の検出結果と同様に、ある層の欠陥検査でクラスタ欠陥が存在したチップ３０を、対象から除外する。電気機能検査の結果からクラスタ欠陥の存在チップを除外した結果が６２である。次に、欠陥検査のクラスタ欠陥の存在チップ除外結果Ｒｄ１〜Ｒｄｎと電気機能検査のクラスタ欠陥の存在チップ除外結果６２の突合せＭ１〜Ｍｎを行い、「セミコン関西'９７ＵＬＳＩ技術セミナー予稿集」pp.4/42-4/47(1997)の S. Hall 他による論文“Yield Monitoring and Analysis in SemiconductorManufacturing”に記述されている、図６で示した次に示す（数１）式に基づく致命率（％）の算出ならびに次に示す（数２）式に基づく歩留り影響度（％）の定量化を行う。
【００２４】
致命率ＫＲ＝１−（(ＧＤ／(ＧＤ＋ＢＤ))／(ＧＮＤ／(ＧＮＤ＋ＢＮＤ))
ただし、ＫＲ＜０のときは、ＫＲ＝０とする。  （数１）
ＢＤは、不良品かつ欠陥有のチップ数
ＢＮＤは、不良品かつ欠陥無のチップ数
ＧＤは、良品かつ欠陥有のチップ数
ＧＮＤは、良品かつ欠陥無のチップ数
歩留り影響度＝(ＫＲ×(ＧＤ＋ＢＤ)／(ＧＤ＋ＢＤ＋ＧＮＤ＋ＢＮＤ)  （数２）
算出した結果をグラフにしたものが、７２と７３である。グラフ７２や７３は、図２の解析結果出力部４４を使い、図１のステップ２０で、表示する。これらの結果から、歩留り劣化の原因となっているランダム欠陥が、ｎ番目の層であることがわかり、ｎ番目の層の欠陥検査Ｔｎで検出した欠陥を、低減することで歩留り向上を図ることができる。要するに、プロセス工程別に、クラスタ欠陥の影響を完全に除いた状態で歩留り影響度を算出することができるので、歩留り劣化の原因となっているプロセス工程を誤ることなく突き止めることができる。
【００２５】
第３の実施例は、図９に示すように、上述したクラスタ欠陥の存在チップ除外結果Ｒｄ１〜Ｒｄｎを用いて、同じ半導体ウェハのランダム欠陥と不良ビットの突合い密度を測定する実施形態である。図２に示す電気機能検査データベース４２から電気機能検査による良ビット・不良ビットの結果を読み出す。図９の９１が、読み出した電気機能検査の結果であり、四角い枠の中の縦棒や横棒が不良ビットを表している。この不良ビットのデータからある層の欠陥検査でのクラスタ欠陥が存在したチップを、対象から除外する。不良ビットのデータからクラスタ欠陥の存在チップを除外した結果が９２である。次に欠陥検査のクラスタ欠陥の存在チップ除外結果Ｒｄ１〜Ｒｄｎと不良ビットのデータのクラスタ欠陥の存在チップ除外結果９２の突合せＭ１〜Ｍｎを行う。ここでは、縦棒や横棒で示した不良ビットと、欠陥の位置が重なったら、突き合ったと判定した。その突き合った欠陥数を対象のチップ数で割った値を突合い密度（個／チップ）として計算する。算出した結果をグラフにしたものが、９３である。グラフ９３は、図２の解析結果出力部４４を使い、図１のステップ２０で、表示する。図９から、プロセス工程Ｐｎにおいて生じたランダム欠陥と不良ビットとが一致する度合が最も大きいことが分かる。そこで、プロセス工程Ｐｎにおいてランダム欠陥を発生させている要因を取り除くことによって、歩留り向上を著しく図ることができる。
【００２６】
以上、本発明の一実施形態について説明したが、本発明はこの実施形態のみに限定されるものではない。上記実施形態では、半導体ウェハへの層形成毎に欠陥検査を行うものとしたが、欠陥が発生しにくい層の形成の場合には、欠陥検査を省いてもよく、これにより、工期のスピードアップを図ることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明に係る電子デバイスの品質管理に基いて製造を行う製造方法の一実施形態を示す図である。
【図２】本発明に係る電子デバイスの品質管理システムの一実施の形態を示すブロック図である。
【図３】本発明に係る欠陥データ解析の第１の実施例を説明するための図である。
【図４】本発明に係る欠陥データ解析の第２の実施例を説明するための図である。
【図５】正味欠陥の検出方法の一実施例を説明するための図である。
【図６】歩留り影響度算出の一実施例を説明するための図である。
【図７】クラスタ欠陥による正味欠陥の誤抽出を説明するための図である。
【図８】クラスタ欠陥の判定方法の一実施例を説明するための図である。
【図９】本発明に係る欠陥データ解析の第３の実施例を説明するための図である。
【符号の説明】
【００２８】
Ｔ１〜Ｔｎ…各層で欠陥検査、Ｔｄ１〜Ｔｄｎ…欠陥検出結果（検出欠陥マップデータ）、Ｊ１〜Ｊｎ…各層でクラスタ欠陥判定、Ｊｄ１〜Ｊｄｎ…クラスタ欠陥判定結果（クラスタ欠陥マップデータ）、Ｒ１〜Ｒｎ…クラスタ欠陥の存在チップ除去、Ｒｄ１〜Ｒｄｎ…クラスタ欠陥の存在チップ除外結果、Ｓ１７…正味欠陥の抽出ステップ、Ｓ１８…全層の正味欠陥の抽出結果からクラスタ欠陥の存在チップのデータを解析対象から除外する処理ステップ、Ｓ１９…欠陥データ解析ステップ、Ｓ２０…解析結果出力ステップ、３１…異物検査装置、３２…外観検査装置、３３…電気機能検査装置（プローブテスタ）、４１…欠陥検査データベース、４２…電気機能検査データベース、４３…データ解析部、４４…解析結果出力部、５１…欠陥検査データ収集ステーション、５２…電気機能検査データ収集ステーション、５３…解析ステーション、６１…電気機能検査の良品・不良品の判定結果、６２…電気機能検査の結果からクラスタ欠陥の存在チップ除外結果、７１…工程別正味欠陥密度のグラフ、７２…工程別致命率のグラフ、７３…工程別歩留り影響度のグラフ、８１…欠陥検出結果、８２…欠陥検出結果のチップの拡大図、８３…ブロック分割結果、８４…ブロック連結結果、８５…クラスタ欠陥の存在判定、９１…電気機能検査による不良ビット結果、９２…電気機能検査の結果からクラスタ欠陥の存在チップ除外結果、９３…工程別欠陥・不良ビット突合い密度のグラフ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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