【事件の表示】
　平成６年特許願第２８１６８６号「デジタル信号プロセッサ」拒絶査定に対する審判事件［平成７年８月４日出願公開、特開平７−２０２７２６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成６年１１月１６日（パリ条約による優先権主張　１９９３年１１月１６日（ＵＳ）アメリカ合衆国）の出願であって、特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成１３年８月２３日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
「信号処理機能を実行するデジタルプロセッサ（例えば１１）と、
　ビタビ復号機能を実施する埋め込みコプロセッサ（例えば１５）とからなり、該コプロセッサ（例えば１５）が該ビタビ復号機能を実行するとともに該デジタルプロセッサ（例えば１１）が信号処理機能を同時に実行するものであり、さらに、
　該コプロセッサの、内部メモリがマップされた複数のレジスタのうちの少なくとも１つをアドレスするアドレスレジスタと、
　該複数の内部メモリがマップされたレジスタのうちの少なくとも１つから読みだし、そして書き込むアドレスレジスタと共働するデータレジスタとからなり、
　該コプロセッサは、該デジタルプロセッサの制御下で動作し、該デジタルプロセッサからのコマンドの受信に応動して動作を開始し、そして該コプロセッサが終了したときには該デジタルプロセッサへ信号を提供することを特徴とする集積回路。」
　
２．引用例
（１）これに対して、原審の拒絶理由に引用された特開平４−２９０３１５号公報（以下、「引用例」という。）には、次の事項が記載されている。なお、【　】の番号は段落番号であり、引用個所を示している。
【０００７】従って本発明の目的は、特にビタビアルゴリズム処理用に設計された装置を提供することである。本発明装置では、専用素子を全く使用せず、ビタビアルゴリズム処理に要するパワーが小さい汎用型信号プロセッサを使用する。本発明装置はまた、単一素子に集積されるように設計されている。
【００１１】プロセッサを含むビタビアルゴリズム処理装置の第１の実施態様においては、オペレータが少なくとも１つのデータバス及び１つの制御バスを介してプロセッサに接続されている。オペレータは４つの入力レジスタを含み、各レジスタの入力はデータバスの１つに接続されており、・・・オペレータは更に、３つの出力レジスタを含み、各レジスタの出力はデータバスの１つに接続され、・・・オペレータは更に、制御バスにプロセッサによってアドレスされた情報の関数として種々の素子を制御する制御モジュールを含む。
【００９４】本発明は、これらの計算を実行するために、信号のディジタル処理プロセッサに結合された専用オペレータを装置内で使用するという解決を提案する。
【０１１４】オペレータの制御は、プロセッサのアドレスバスによって行われてもよく、この場合には該バスに存在する情報の復号が行なわれる。また、オペレータの制御が、プロセッサの命令バスによって行なわれてもよく、この場合には、適応性がより大きい。どちらを使用するかにかかわりなく、オペレータを制御するバスをプロセッサの制御バスと呼ぶ。
【０１２２】プロセッサは１つの命令サイクル中に１回のオペレーションと２回のデータ転送とを実行し得る。
【０１２３】この場合、オペレータとプロセッサとの間で並列処理を行なうことによって、第２ループの７段階がプロセッサの５命令サイクルで実行される。
【０１２９】第２ループを２　−１回繰返した後で、オペレータＯ１は、(ｉ−ｎ)番目のビットの種々の値を、第６制御信号Ｃ６を用い第１データバスＤＢ１を介してプロセッサＤＳＰに転送する。
【０１６５】本発明のオペレータは異なる２つの方法で編成され得る。即ち、結合されるプロセッサの完全に外部に配置されてもよくまたは該プロセッサに一部組み込まれてもよい。
【０１６８】第１の場合には、オペレータとプロセッサとが同一素子内に存在してもよくまたは存在しなくてもよい。第２の場合には、プロセッサとオペレータとが同一素子内に集積されていなければならない。
　
　以上の記載及び図面ならびにこの分野における技術常識を考慮すると、上記「プロセッサ」は「信号のディジタル処理プロセッサ」であるから「信号処理機能を実行するデジタルプロセッサ」であり、上記「オペレータ」は「ビタビアルゴリズムを処理し、プロセッサと同一素子内に存在する」ものであるから「ビタビ復号機能を実施する埋め込みオペレータ」であり、上記「オペレータとプロセッサとの間で並列処理を行なう」という構成は「オペレータの処理とプロセッサの処理が同時に実行されるという意味であるから、上記「オペレータ」と「プロセッサ」は「オペレータが該ビタビ復号機能を実行するとともにデジタルプロセッサが信号処理機能を同時に実行する」ものである。
　また、「オペレータの制御」はプロセッサの命令バスによって行なわれ、オペレータの演算の結果はプロセッサに返されるものである。
　また、「本発明装置はまた、単一素子に集積されるように設計されている。」のであるから、上記「プロセッサ」と「オペレータ」からなる「装置」はいわゆる「集積回路」である。
　したがって、上記引用例には以下の発明（以下、「引用発明」という。）が記載されているといえる。
「信号処理機能を実行するデジタルプロセッサと、
　ビタビ復号機能を実施する埋め込みオペレータとからなり、該オペレータが該ビタビ復号機能を実行するとともに該デジタルプロセッサが信号処理機能を同時に実行するものであり、さらに、
　オペレータが少なくとも１つのデータバス及び１つの制御バスを介してデジタルプロセッサに接続されており、オペレータは４つの入力レジスタを含み、各レジスタの入力はデータバスの１つに接続されており、オペレータは更に、３つの出力レジスタを含み、各レジスタの出力はデータバスの１つに接続され、
　該オペレータは、該デジタルプロセッサの制御下で動作し、そして該オペレータが終了したときには該デジタルプロセッサへ信号を提供することを特徴とする集積回路。」
　
（２）また、例えば特開昭５０−７２５４０号公報には「情報転送方式」に関し、以下の記載がある。
「メモリ・アドレス・レジスタと、メモリ・データ・レジスタと、メモリアドレスを付されたレジスタを含み、上記メモリ・アドレス・レジスタに対して上記メモリ・アドレスを付されたレジスタのメモリ・アドレスがセットされた際、当該レジスタと上記メモリ・データ・レジスタとの間でデータの転送を行うマイクロプログラム制御のデータ処理装置において・・・。」（特許請求の範囲）
「一般にデータ処理装置においては、メモリ・アドレス・レジスタの内容にしたがってメモリの対応するアドレスをアクセスし、当該アドレスに格納されている記憶内容をメモリ（主記憶装置）・データ・レジスタに読出したり、あるいはメモリ・データ・レジスタの内容をメモリ（主記憶装置）・の当該アドレスに書込んだりするようにされている。」（１頁右下欄１１〜１８行目、原文のまま）
　
　以上の記載及び図面ならびにこの分野における技術常識を考慮すると、「データ転送手段」として「内部メモリにアクセスするためのアドレスレジスタ」と「内部メモリに読み書きを行う、アドレスレジスタと共働するデータレジスタ」を備えることは慣用手段である。
　
（３）また、例えば特開平３−２０４７５６号公報には、複数のプロセッサとバスからなる装置における「バス間データ転送装置」に関し、以下の記載がある。
「本発明では、一方のバスからアクセス可能なアドレスレジスタとデータレジスタ、及び、前記データレジスタと他方のバス上の装置との間でデータの読み書きを行う手段を設け、前記一方のバスから前記データレジスタをリードすると、前記他方のバス上の前記アドレスレジスタで示されるアドレスの内容が読み出され、前記一方のバスから前記データレジスタにライトすると、ライトデータが他方のバス上の前記アドレスレジスタで示されるアドレスに書き込まれ、前記リード、または、ライトが終了すると前記アドレスレジスタの内容を自動的に更新するようにしたものである。」（２頁左上欄１７行目〜右上欄９行目）
　
　以上の記載及び図面ならびにこの分野における技術常識を考慮すると、上記（２）で摘示した慣用手段は「プロセッサ間のデータ転送手段」にも広く利用されているものである。
　
３．対比
　そこで、本願発明と上記引用発明を対比するに、引用発明の「オペレータ」はプロセッサと協働してビタビアルゴリズムを処理する装置であるから本願発明の「コプロセッサ」と同じものである。
　また、本願発明の「該コプロセッサの、内部メモリがマップされた複数のレジスタのうちの少なくとも１つをアドレスするアドレスレジスタ」と「該複数の内部メモリがマップされたレジスタのうちの少なくとも１つから読みだし、そして書き込むアドレスレジスタと共働するデータレジスタ」は「プロセッサ間のデータ転送手段」であり、引用発明の「オペレータが少なくとも１つのデータバス及び１つの制御バスを介してデジタルプロセッサに接続されており、オペレータは４つの入力レジスタを含み、各レジスタの入力はデータバスの１つに接続されており、オペレータは更に、３つの出力レジスタを含み、各レジスタの出力はデータバスの１つに接続され」という構成も「プロセッサ間のデータ転送手段」であるから、本願発明と引用発明は「プロセッサ間のデータ転送手段」を備えている点で一致している。
　したがって、本願発明と上記引用発明は、
「信号処理機能を実行するデジタルプロセッサと、
　ビタビ復号機能を実施する埋め込みコプロセッサとからなり、該コプロセッサが該ビタビ復号機能を実行するとともに該デジタルプロセッサが信号処理機能を同時に実行するものであり、さらに、
　プロセッサ間データ転送手段とからなり、
　該コプロセッサは、該デジタルプロセッサの制御下で動作し、そして該コプロセッサが終了したときには該デジタルプロセッサへ信号を提供することを特徴とする集積回路。」
の点で一致しており、以下の点で相違している。
　
＜相違点＞
（１）「プロセッサ間データ転送手段」に関し、本願発明が「該コプロセッサの、内部メモリがマップされた複数のレジスタのうちの少なくとも１つをアドレスするアドレスレジスタ」と「該複数の内部メモリがマップされたレジスタのうちの少なくとも１つから読みだし、そして書き込むアドレスレジスタと共働するデータレジスタ」とからなるのに対し、引用発明が「オペレータが少なくとも１つのデータバス及び１つの制御バスを介してデジタルプロセッサに接続されており、オペレータは４つの入力レジスタを含み、各レジスタの入力はデータバスの１つに接続されており、オペレータは更に、３つの出力レジスタを含み、各レジスタの出力はデータバスの１つに接続され」るものである点。
（２）「コプロセッサの動作」に関し、本願発明は「デジタルプロセッサの制御下で動作し、該デジタルプロセッサからのコマンドの受信に応動して動作を開始」するものであるのに対し、引用発明では「デジタルプロセッサの制御下で動作」するものである点。
　
４．当審の判断
　そこで、上記相違点（１）の「プロセッサ間データ転送手段」について考察するに、「プロセッサ間データ転送手段」として「内部メモリにアクセスするためのアドレスレジスタ」と「内部メモリに読み書きを行う、アドレスレジスタと共働するデータレジスタ」を備える構成自体は、上記したように、単なる慣用手段であり、引用発明の「デジタルプロセッサ」とコプロセッサとして機能する「オペレータ」間のデータ転送手段として、上記慣用手段を利用するように変更する点に格別な困難性があるとは認められず、引用発明の「オペレータが少なくとも１つのデータバス及び１つの制御バスを介してデジタルプロセッサに接続されており、オペレータは４つの入力レジスタを含み、各レジスタの入力はデータバスの１つに接続されており、オペレータは更に、３つの出力レジスタを含み、各レジスタの出力はデータバスの１つに接続され」る構成を本願発明の「該コプロセッサの、内部メモリがマップされた複数のレジスタのうちの少なくとも１つをアドレスするアドレスレジスタ」と「該複数の内部メモリがマップされたレジスタのうちの少なくとも１つから読みだし、そして書き込むアドレスレジスタと共働するデータレジスタ」とからなる構成に変更することは容易なことである。
　ついで、上記相違点（２）の「コプロセッサの動作」について考察するに、コプロセッサはデジタルプロセッサの制御下で動作しているのであるから、コプロセッサの動作開始も当然デジタルプロセッサの制御下にあるのであり、具体的な制御手段として「コマンドの受信に応動して動作を開始する」方式を採用する程度のことは単なる設計的事項である。
　
５．むすび
　以上のとおり、本願発明は、上記引用例に記載された発明及び上記慣用手段に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により、特許を受けることができない。
　
　よって、結論のとおり審決する。