(57)【要約】【課題】工程数を削減した半導体記憶装置の製造方法を提供する。【解決手段】第１導電型半導体基板上に絶縁膜で分離されて形成された第１導電型半導体層に、ゲート先作りプロセスによって、浮遊ゲートと制御ゲートが積層されたメモリセルと選択ゲートトランジスタとを有するＮＡＮＤセルユニットを形成する。半導体層に、選択的にイオン注入を行って選択ゲートトランジスタのチャネル領域となる第２導電型層を形成する。ビット線コンタクト位置及びソース線コンタクト位置の開口側壁に露出した選択ゲート線を絶縁膜で覆った状態でイオン注入を行って、ビット線コンタクト及びソース線コンタクト用の第１導電型拡散層を形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
浮遊ゲートと制御ゲートとが積層されて直列接続された複数のメモリセルとその両側に配置された選択ゲートトランジスタとからなるメモリセルユニットが配列されたセルアレイを有する半導体記憶装置の製造方法であって、
第１導電型の半導体基板上に第１の絶縁膜で分離されて形成された第１導電型の半導体層に選択的にイオン注入を行って、選択ゲートトランジスタのチャネル領域となる第２導電型層を形成する工程と、
前記半導体層を、その表面にゲート絶縁膜を介して浮遊ゲート用電極材料膜が形成された状態でエッチングして、ストライプ状の素子領域を形成する工程と、
前記浮遊ゲート用電極材料膜上にゲート間絶縁膜を介して制御ゲート用電極材料膜を形成する工程と、
前記制御ゲート用電極材料膜から浮遊ゲート用電極材料膜までを選択エッチングして、各メモリセルの浮遊ゲートと制御ゲート及び選択ゲートトランジスタのゲート電極を形成する工程と、
各メモリセル及び選択ゲートトランジスタの間に第２の絶縁膜を埋め込むと共に、ビット線コンタクト位置及びソース線コンタクト位置の開口側壁を第２の絶縁膜で覆う工程と、
イオン注入を行って前記ビット線コンタクト位置及びソース線コンタクト位置で前記半導体層に第１導電型拡散層を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項２】
浮遊ゲートと制御ゲートとが積層されて直列接続された複数のメモリセルとその両側に配置された選択ゲートトランジスタとからなるメモリセルユニットが配列されたセルアレイを有する半導体記憶装置の製造方法であって、
第１導電型の半導体基板上に第１の絶縁膜で分離されて形成された第１導電型の半導体層に選択的にイオン注入を行って、選択ゲートトランジスタのチャネル領域となる第２導電型層を形成する工程と、
前記半導体層上にトンネル絶縁膜を介して第１のゲート電極材料膜を形成する工程と、
前記第１のゲート電極材料膜から前記半導体層までエッチングして、第１のゲート電極材料膜で覆われた状態で互いに分離されたストライプ状の素子領域を形成する工程と、
各素子領域の間に第２の絶縁膜を埋め込み形成する工程と、
各素子領域上の第１のゲート材料膜に重なるように第２のゲート電極材料膜を形成する工程と、
前記第２のゲート電極材料膜を、前記第２の絶縁膜上で分離するための溝を形成する工程と、
前記第２のゲート電極材料膜上にゲート間絶縁膜を介して第３のゲート電極材料膜を形成する工程と、
前記第３のゲート電極材料膜から前記第１のゲート電極材料膜までエッチングして、第３のゲート電極材料膜が一方向に連続する複数本の制御ゲート線とその両側に配置された選択ゲート線とを形成すると共に、第１及び第２のゲート電極材料膜からなるメモリセル毎に独立した浮遊ゲートを形成する工程と、
各制御ゲート線の間及び制御ゲート線と選択ゲート線の間を第３の絶縁膜で埋め込むと共に、ビット線コンタクト位置及びソース線コンタクト位置の開口側壁を第３の絶縁膜で覆う工程と、
イオン注入を行って前記ビット線コンタクト位置及びソース線コンタクト位置で前記半導体層に第１導電型拡散層を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項３】
前記第２導電型層は、前記半導体層上に耐イオン注入マスクを形成して前記半導体層にイオン注入することにより形成する
ことを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第２導電型層は、前記ビット線コンタクト位置及びソース線コンタクト位置に第１導電型拡散層を形成するイオン注入工程の前又は後に、斜めイオン注入により形成する
ことを特徴とする請求項１又は２記載の半導体記憶装置の製造方法。
【請求項５】
第３のゲート電極材料膜と第２のゲート電極材料膜とを短絡させて選択ゲート線を形成するために、前記選択ゲート線位置で第３のゲート電極材料膜に短絡用開口を形成する工程を有し、
前記第２導電型層は、前記短絡用開口を通して前記半導体層にイオン注入することにより形成する
ことを特徴とする請求項２記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置、特にＳＯＩ基板を用いたＮＡＮＤ型フラッシュメモリの製造方法に関する。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、単位セル面積がＮＯＲ型に比べて小さく、従って大容量化が容易であるという基本的な特長を有する。また、ページ単位でセルアレイのデータ読み出しや書き込みを行うことにより、高速の読み出しや書き込みも可能である。
【０００３】
微細加工技術の進歩により、メモリセルの微細化が更に進むと、ＮＡＮＤ型フラッシュメモリのセル間耐圧の確保が難しくなり、またセル間の容量結合ノイズが大きくなる、といった問題が生じる。ＮＡＮＤ型フラッシュメモリを微細化した場合のこれらの問題を解決する一つの手法として、セルアレイをＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に形成する技術が既に提案されている（例えば、特許文献１乃至３参照）。
【特許文献１】特開平０７−０９４６１２号公報
【特許文献２】特開平１１−１６３３０３号公報
【特許文献３】特開２０００−１７４２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この発明は、工程数を削減した半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
この発明は、浮遊ゲートと制御ゲートとが積層されて直列接続された複数のメモリセルとその両側に配置された選択ゲートトランジスタとからなるメモリセルユニットが配列されたセルアレイを有する半導体記憶装置の製造方法であって、
第１導電型の半導体基板上に第１の絶縁膜で分離されて形成された第１導電型の半導体層に選択的にイオン注入を行って、選択ゲートトランジスタのチャネル領域となる第２導電型層を形成する工程と、
前記半導体層を、その表面にゲート絶縁膜を介して浮遊ゲート用電極材料膜が形成された状態でエッチングして、ストライプ状の素子領域を形成する工程と、
前記浮遊ゲート用電極材料膜上にゲート間絶縁膜を介して制御ゲート用電極材料膜を形成する工程と、
前記制御ゲート用電極材料膜から浮遊ゲート用電極材料膜までを選択エッチングして、各メモリセルの浮遊ゲートと制御ゲート及び選択ゲートトランジスタのゲート電極を形成する工程と、
各メモリセル及び選択ゲートトランジスタの間に第２の絶縁膜を埋め込むと共に、ビット線コンタクト位置及びソース線コンタクト位置の開口側壁を第２の絶縁膜で覆う工程と、
イオン注入を行って前記ビット線コンタクト位置及びソース線コンタクト位置で前記半導体層に第１導電型拡散層を形成する工程と、
を有することを特徴とする。
【発明の効果】
【０００６】
この発明によると、工程数を削減した半導体記憶装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して、この発明の実施の形態を説明する。
【０００８】
図１，図２及び図３はこの実施の形態により得られるＮＡＮＤ型フラッシュメモリのセルアレイ領域の平面図とそのＩ−Ｉ’及びII−II’断面図である。セルアレイは、シリコン基板１１上に絶縁膜１２により分離されて形成されたシリコン層１３を有する、ＳＯＩ基板１０に形成される。
【０００９】
この実施の形態では、シリコン基板１１とシリコン層１３とを同一導電型とすることを特長としている。具体的にシリコン基板１１がｎ型であり、シリコン層１３はｎ−型である。またこの実施の形態では、後に説明するように、ゲート先作りプロセスを利用する。
【００１０】
シリコン層１３上に形成されるＮＡＮＤセルユニットは、浮遊ゲート１５と制御ゲート１６とが積層された複数のメモリセルＭ０−Ｍ７と、その両端部に配置された選択ゲートトランジスタＳ１，Ｓ２とを備えて構成される。制御ゲート１６は、一方向に連続するようにパターン形成されて、ワード線ＷＬ０−ＷＬ７となる。
【００１１】
選択ゲートトランジスタＳ１，Ｓ２のゲートは、メモリセルＭ０−Ｍ７の浮遊ゲート１５と同時に形成された多結晶シリコン膜１５ｄ，１５ｓと、制御ゲート１６と同時に形成された多結晶シリコン膜１６ｄ，１６ｓとを互いに短絡して構成される。これらの多結晶シリコン膜１５ｄ，１５ｓもワード線ＷＬ０−ＷＬ７と並行する選択ゲート線ＳＧＤ，ＳＧＳとしてパターン形成される。
【００１２】
シリコン層１３には、メモリセルのソース、ドレイン拡散層は形成されず、メモリセルのチャネル領域及びソース，ドレイン領域全てｎ−型層である。選択ゲートトランジスタＳ１，Ｓ２のチャネル領域には、ｐ−型層１７ｄ，１７ｓが選択的に形成されている。
【００１３】
ＮＡＮＤセルユニットの選択ゲートトランジスタＳ２のｎ＋型ソース拡散層１８ｓにはソース線２０が接続され、選択ゲートトランジスタＳ１のｎ＋型ドレイン拡散層１８ｄにはビット線２２が接続される。具体的に、ドレイン拡散層１８ｄ側には、ソース線２２と同時に埋め込まれたコンタクトプラグ２１が形成され、ビット線２２はこのコンタクトプラグ２１を介してドレイン拡散層１８ｄと接続される。
【００１４】
この実施の形態においては、選択ゲートトランジスタＳ１，Ｓ２のチャネル領域のｐ−型拡散層１７ｄ，１７ｓを、次のような方法で形成する。（１）基本的には、シリコン層１３に耐イオン注入マスクを形成して、選択的なイオン注入を行う。或いは、（２）ビット線及びソース線のコンタクト部のｎ＋型拡散層１８ｄ，１８ｓを形成するための開口を通して、斜めイオン注入を行う。或いは、（３）選択ゲートトランジスタの二層の多結晶シリコン層を短絡する際に形成する短絡用開口を介してイオン注入を行う。
【００１５】
以下、実施の形態のＮＡＮＤ型フラッシュメモリの製造方法を具体的に説明する。
【００１６】
図４に示すように、ＳＯＩ基板１０のシリコン層１３を所定厚みにまで薄くするために、その表面に酸化膜３０を形成する。そして酸化膜３０をエッチングして、図５に示すように、シリコン層１３上に薄い犠牲酸化膜３１を形成した状態でイオン注入を行って、シリコン層１３をｎ−型層とする。
【００１７】
この後、図６（図３対応のII−II’断面）に示すように、シリコン層１３上に選択ゲートトランジスタのチャネル領域となる部分に開口をもつ耐イオン注入マスク３２を形成して、ｐ型不純物のイオン注入を行う。イオン注入後、アニールを行うことにより、図７に示すように、選択ゲートトランジスタのチャネル領域にｐ−型層１７ｓ，１７ｓを形成する。
【００１８】
次に犠牲酸化膜３１を除去した後、図８に示すように、シリコン層１３上にゲート絶縁膜（トンネル絶縁膜）３３を形成し、その上に浮遊ゲートとして用いられるゲート電極材料膜として、第１の多結晶シリコン膜１５ａを形成する。更に第１の多結晶シリコン膜１５ａ上には、シリコン窒化膜３４とＴＥＯＳを用いたＣＶＤによるシリコン酸化膜（ＴＥＯＳ酸化膜）３５を順次積層する。
【００１９】
この後、図９（図２対応のＩ−Ｉ’断面）に示すように、ＲＩＥ法により酸化膜３５とシリコン窒化膜３４をエッチングしてストライプ状に加工し、更にこれらをマスクとして、多結晶シリコン膜１５ａ、トンネル絶縁膜３３及びシリコン層１３をＲＩＥ法によりエッチングして、互いに分離されたストライプ状のシリコン層１３からなる素子領域を区画する。
【００２０】
この後、図１０に示すように、各素子領域の間を埋めるように、高密度プラズマＣＶＤによる酸化膜（ＨＤＰ酸化膜）３６を素子分離絶縁膜として形成する。
【００２１】
ついで、酸化膜３６に対してＣＭＰ処理を行い、露出したシリコン窒化膜３４をエッチング除去して、図１１Ａ（Ｉ−Ｉ’断面）及び図１１Ｂ(II−II’断面)の状態を得る。即ち、素子領域となるストライプ状のシリコン層１３は、３面が絶縁膜で囲まれた状態となる。
【００２２】
この後、図１２Ａ及び図１２Ｂに示すように、第１の多結晶シリコン膜１５ａとともに浮遊ゲートとなる第２の多結晶シリコン膜１５ｂを形成し、更にその上にＴＥＯＳ酸化膜３７を形成する。
【００２３】
そして、図１３に示すように、ＴＥＯＳ酸化膜３７をエッチングして、ワード線方向について浮遊ゲートを分離するための溝３８を形成し、その溝３８に露出した第２の多結晶シリコン膜１５ｂをエッチングする。
【００２４】
続いて、図１４Ａ及び図１４Ｂに示すように、ゲート間絶縁膜３９として高誘電率の絶縁膜(high-ｋ膜）を形成し、さらにその上に制御ゲート兼ワード線として用いられる第３の多結晶シリコン膜１６ａを形成する。
【００２５】
この後、図１５に示すように、第１乃至第３の多結晶シリコン膜１５ａ，１５ｂ，１６ａを短絡して選択ゲートトランジスタのゲートを形成するために、選択ゲートトランジスタ位置で第３の多結晶シリコン膜１６ａから第の多結晶シリコン膜１５ｂに達する短絡用開口４２を形成し、ここに多結晶シリコン４３を埋め込む。
【００２６】
次に、図１６Ａ及び図１６Ｂに示すように、ワード線及び選択ゲート線の低抵抗化のために、ＷＳｉ膜４０を形成した後、シリコン窒化膜４１を形成する。
【００２７】
そして、図１７に示すように、シリコン窒化膜４１をエッチングして、ワード線及び選択ゲート線のマスクパターンを形成し、これを用いてＷＳｉ膜４０から第１の多結晶シリコン膜１５ａまでをエッチングして、メモリセル毎に分離された浮遊ゲート１５とこれに積層された制御ゲート（ワード線）１６を形成する。選択ゲートトランジスタ部では、第１の多結晶シリコン膜１５ａからＷＳｉ膜４０間での導体層により、ワード線と並行する選択ゲート線（１５ｄ，１６ｄ），（１５ｓ，１６ｓ）が形成される。
【００２８】
以上の工程で、メモリセルＭ０−Ｍ７と、選択ゲートトランジスタＳ１，Ｓ２からなるメモリセルユニットが形成される。メモリセルのソース，ドレイン拡散層形成は行うことなく、ｎ−型シリコン層１３がそのままメモリセルのチャネル領域、ソース及びドレイン領域となる。
【００２９】
この後、図１８に示すように、ワード線及び選択ゲート線間を絶縁膜例えばＴＥＯＳ酸化膜４６で埋め込む。この酸化膜４６をＲＩＥでエッチングすることにより、選択ゲートトランジスタＳ１及びＳ２のそれぞれドレイン領域及びソース領域（即ち、ビット線コンタクト位置及びソース線コンタクト位置）の開口４５の側壁に、露出する選択ゲート線側面を覆うように酸化膜４６を形成することができる。この状態でイオン注入を行って、ビット線コンタクト及びソース線コンタクト用のｎ＋型拡散層１８ｄ及び１８ｓを形成する。
【００３０】
この後、図２及び図３に示すように、層間絶縁膜を堆積し、コンタクト孔を形成して、多結晶シリコン膜によりソース線２０及びビット線用のコンタクトプラグ２１を形成する。ソース線２０は、複数のＮＡＮＤセルユニットのｎ＋型拡散層１８ｓを共通接続する共通ソース線として形成される。更に層間絶縁膜を堆積し、コンタクト孔を形成して、メタル膜によりビット線２２を形成する。
【００３１】
この実施の形態によると、ＳＯＩ基板を用いることにより、微細化したときにも絶縁耐圧が高く、セル間容量の小さいＮＡＮＤ型フラッシュメモリを得ることができる。また、ＳＯＩ層（ｎ−型シリコン層１３）の膜厚の最適化により、これをそのままメモリセルのチャネル領域、ドレイン及びソース領域として用いて、所望のメモリ特性を得ることができる。
【００３２】
そしてこの実施の形態によると、通常のバルク型フラッシュメモリで必要とされるメモリセルのソース，ドレイン拡散層形成工程、チャネルイオン注入工程、エクステンション形成工程等を必要としないため、メモリ形成工程の簡単化が図られる。
【００３３】
更に、ＳＯＩ基板１０として、ｎ型シリコン基板１１にｎ−型シリコン層１３を形成したものを用いることで、次のような効果が得られる。第１に、シリコン基板１１へのｎ型不純物のイオン注入時に同時にシリコン層１３にもイオン注入されることになり、チャネルイオン注入工程が不要になる。第２に、基板をｐ型にすると、ワード線等に負電圧を印加したときに基板が空乏化するおそれがあるが、ｎ型基板を用いればその様なおそれがなくなる。
【００３４】
選択ゲートトランジスタについては、ゲート電圧０Ｖでオフになるように、そのチャネル領域にｐ−型層１７ｄ，１７ｓを形成するが、これは簡単なマスク工程で形成することができる。また、ビット線及びソース線コンタクトのｎ＋型拡散層１８ｄ，１８ｓは、メモリセル間を絶縁膜で埋めてコンタクト部に開口を形成した状態でイオン注入することにより、メモリセルの特性に影響を与えることなく、形成することができる。
【００３５】
ビット線及びソース線コンタクトのｎ＋型拡散層１８ｄ，１８ｓの形成については、図６で説明したマスクを利用した選択イオン注入法の他に、次のような方法を用いることができる。
【００３６】
図１９に示すように、ビット線及びソース線のコンタクト開口４５を介してコンタクト用のｎ＋型拡散層１８ｄ，１８ｓを形成するイオン注入工程の前又は後に、同じコンタクト開口４５を介してｐ型不純物の斜めイオン注入を行うことにより、選択ゲートトランジスタのチャネル領域にｐ−型層１７ｄ，１７ｓを形成する。
【００３７】
図２０は、図１５で説明した、選択ゲートトランジスタ部の第２及び第３の多結晶シリコン膜を短絡してゲート電極を形成する際の短絡用開口４２を利用する方法である。即ち第３の多結晶シリコン膜１６ａから第２の多結晶シリコン膜１５ｂに達する短絡用開口４２を介し、第１の多結晶シリコン膜１５ａを通してｐ型不純物をイオン注入することにより、選択ゲートトランジスタのチャネル領域にｐ−型層１７ｄ，１７ｓを形成する。
【００３８】
これら図１９或いは図２０の方法を用いれば、ｐ−型層１７ｄ，１７ｓを形成するための格別のマスク工程が不要になり、工程数が削減される。
【００３９】
図２１は、他の実施の形態によるセルアレイの図３対応の断面図である。この実施の形態では、ＳＯＩ基板１０として、分離用絶縁膜１２に開口１２ａが形成されて、シリコン層１３とシリコン基板１１とがここで連通する、部分ＳＯＩ基板を用いている。それ以外は、上記実施の形態と同様とする。
【００４０】
具体的に図２１の例では、絶縁膜１２に開けられた開口１２ａは、選択ゲートトランジスタＳ１，Ｓ２の位置にあるが、その他の適当な位置でもよい。この部分ＳＯＩ基板は、例えば次のような方法で作成することができる。シリコン基板１１上に絶縁膜１２を形成して、これに開口１２ａを開けた後、非晶質シリコン層又は多結晶シリコン層を堆積する。そしてこれに、結晶化アニールを施すことにより、開口１２ａを介しての基板結晶からの固相成長により、シリコン層１３を（再）結晶化する。これにより、安価で良質のＳＯＩ基板を得ることができる。
【００４１】
このような部分ＳＯＩ基板を用いて、良好な消去、読み出し及び書き込み特性が得られることを本発明者等は既に確認している。  
【００４２】
次に、周辺回路トランジスタを考慮した構造を説明する。
【００４３】
図２２はその一例である。ＳＯＩ基板１０は、周辺回路領域でシリコン層１３と絶縁膜１２とをエッチングして、ここに選択エピタキシャル成長によりシリコン層５０を形成している。このシリコン層５０にＳＴＩ法による素子分離絶縁膜５１を形成し、周辺回路トランジスタＱを形成する。
【００４４】
周辺回路トランジスタＱのゲート構造は、例えばセルアレイの選択ゲートトランジスタＳ１，Ｓ２と同じにする。即ち、選択ゲートトランジスタＳ１（Ｓ２）の多結晶シリコン膜１５ｄ（１５ｓ），１６ｄ（１６ｓ）と同じ多結晶シリコン膜１５ｐ，１６ｐを用いて、トランジスタＱのゲートが形成される。これにより、セルアレイと周辺回路の形成工程を共有させて、工程数を削減することができる。
【００４５】
図２３は、図２２の変形例である。周辺回路領域にシリコン層５０をエピタキシャル成長させる際に同時に、セルアレイの選択ゲートトランジスタＳ１，Ｓ２の形成領域にもシリコン層５２を選択エピタキシャル成長させている。即ち選択ゲートトランジスタに、エレベーテッド・ソース／ドレイン構造が導入されている。
【００４６】
この構造は、ゲート形成前に形成されるから、高温処理が可能である。この構造を用いると、分離用絶縁膜１２が薄い場合にも、コンタクト用ｎ＋型拡散層１８ｄ（１８ｓ）の形成時にイオンが絶縁膜１２を突き抜けるという事態を防止することができる。また、ビット線コンタクト或いはソース線コンタクトにメタルが埋め込まれる場合にも、メタルイオンが拡散層１８ｄ（１８ｓ）底部まで侵入してリーク等の原因となる事態を防止することができる。
【００４７】
図２４は、図２２の他の変形例である。周辺回路領域と同時に、セルアレイ領域のソース線側選択ゲートトランジスタの領域で、シリコン層１３と絶縁膜１２をエッチングし、ここに選択エピタキシャル成長により、図２２のシリコン層５０と同時にシリコン層５３を形成している。ソース線２０は基板１１と同電位として動作させることができるので、このような構造を用いることができる。
【００４８】
図２５は、ビット線２２（或いはソース線２０）をコンタクトさせるｎ＋型拡散層１８ｄ（１８ｓ）を形成する前に、側壁絶縁膜４６で選択ゲートトランジスタのゲート側面を覆った状態で選択エピタキシャル成長により、コンタクト部にのみシリコン層５４を形成している。この構造も、拡散層１８ｄ（１８ｓ）形成時のイオンの突き抜けや金属イオンの絶縁膜１２界面への侵入を防止する上で効果がある。
【００４９】
ただし、この構造を得るための選択エピタキシャル成長工程は、ゲート形成後であるため、比較的低温の工程とする必要がある。
【図面の簡単な説明】
【００５０】
【図１】この発明の実施の形態によるＮＡＮＤ型フラッシュメモリのセルアレイの平面図である。
【図２】図１のＩ−Ｉ’断面図である。
【図３】図１のII−II’断面図である。
【図４】実施の形態のＳＯＩ層（シリコン層）薄型化のための酸化工程を示す図である。
【図５】ＳＯＩ層のｎ−型化のためのイオン注入工程を示す図である。
【図６】選択ゲートトランジスタのチャネル領域へのイオン注入工程を示すII−II’断面図である。
【図７】選択ゲートトランジスタのチャネル領域のｐ−型層形成状態を示すII−II’断面図である。
【図８】トンネル絶縁膜を形成した後、浮遊ゲート用の第１の多結晶シリコン膜、シリコン窒化膜及び酸化膜を積層する工程を示すII−II’断面図である。
【図９】シリコン層をエッチングして、素子分離を行う工程を示すＩ−Ｉ’断面図である。
【図１０】素子分離絶縁膜を形成する工程を示すＩ−Ｉ’断面図である。
【図１１Ａ】素子分離絶縁膜をエッチングして、多結晶シリコン膜を露出させる工程を示すＩ−Ｉ’断面図である。
【図１１Ｂ】同工程のII−II’断面図である。
【図１２Ａ】第２の多結晶シリコン膜と酸化膜の積層工程を示すＩ−Ｉ’断面図である。
【図１２Ｂ】同工程のII−II’断面図である。
【図１３】第２の多結晶シリコン膜をエッチングして、ワード線方向の浮遊ゲート分離を行う溝形成工程を示すＩ−Ｉ’断面図である。
【図１４Ａ】制御ゲートとなる第３の多結晶シリコン膜形成工程を示すＩ−Ｉ’断面図である。
【図１４Ｂ】同工程のII−II’断面図である。
【図１５】選択ゲートトランジスタのゲート短絡工程を示すII−II’断面図である。
【図１６Ａ】ＷＳｉ膜と酸化膜の積層工程を示すＩ−Ｉ’断面図である。
【図１６Ｂ】同工程のII−II’断面図である。
【図１７】ワード線、選択ゲート線のパターニング及び浮遊ゲート分離の工程を示すII−II’断面図である。
【図１８】セル間分離絶縁膜形成とコンタクト部開口形成及び、ｎ＋型拡散層形成の工程を示すII−II’断面図である。
【図１９】選択ゲートトランジスタのｐ−型層形成の他の方法を示す断面図である。
【図２０】選択ゲートトランジスタのｐ−型層形成の他の方法を示す断面図である。
【図２１】他の実施の形態によるセルアレイの図３対応のII−II’断面図である。
【図２２】周辺回路を考慮した他の実施の形態を説明するための断面図である。
【図２３】周辺回路を考慮した他の実施の形態を説明するための断面図である。
【図２４】ソース線コンタクト部に選択エピタキシャル成長層を形成した実施の形態を示す断面図である。
【図２５】ソース線コンタクト部に選択エピタキシャル成長層を形成した他の実施の形態を示す断面図である。
【符号の説明】
【００５１】
１０…ＳＯＩ基板、１１…シリコン基板（ｎ型）、１２…絶縁膜、１３…シリコン層（ｎ−型）、１５…浮遊ゲート、１６…制御ゲート（ワード線）、１５ｄ，１５ｓ，１６ｄ，１６ｓ…選択ゲートトランジスタのゲート、１７ｄ，１７ｓ…ｐ−型層、１８ｄ，１８ｓ…ｎ＋型拡散層、２０…ソース線、２１…ビット線コンタクトプラグ、２２…ビット線、３２…耐イオン注入マスク、１５ａ，１５ｂ，１６ａ…多結晶シリコン膜、３４…シリコン窒化膜、３５…ＴＥＯＳ酸化膜、３６…ＨＤＰ酸化膜、３７…酸化膜、３８…溝、３９…ゲート間絶縁膜、４０…ＷＳｉ膜、４１…酸化膜、４２…短絡用開口、４３…多結晶シリコン、４５…コンタクト部開口、４６…酸化膜、５０，５２，５３，５４…エピタキシャル成長層、５１…素子分離絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
2007165543.tif 000017
【図１４Ａ】
2007165543.tif 000018
【図１４Ｂ】
2007165543.tif 000019
【図１５】
2007165543.tif 000020
【図１６Ａ】
2007165543.tif 000021
【図１６Ｂ】
2007165543.tif 000022
【図１７】
2007165543.tif 000023
【図１８】
2007165543.tif 000024
【図１９】
2007165543.tif 000025
【図２０】
2007165543.tif 000026
【図２１】
2007165543.tif 000027
【図２２】
2007165543.tif 000028
【図２３】
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【図２４】
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【図２５】
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【手続補正書】
【提出日】平成18年12月15日(2006.12.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
浮遊ゲートと制御ゲートとが積層されて直列接続された複数のメモリセルとその両側に配置された選択ゲートトランジスタとからなるメモリセルユニットが配列されたセルアレイを有する半導体記憶装置の製造方法であって、
第１導電型の半導体基板上に第１の絶縁膜で分離されて形成された第１導電型の半導体層に、選択ゲートトランジスタのチャネル領域となる第２導電型の第１の拡散層を形成する工程と、
前記半導体層を、その表面にゲート絶縁膜を介して浮遊ゲート用電極材料膜が形成された状態でエッチングして、ストライプ状の素子領域を形成する工程と、
前記浮遊ゲート用電極材料膜上にゲート間絶縁膜を介して制御ゲート用電極材料膜を形成する工程と、
前記制御ゲート用電極材料膜から浮遊ゲート用電極材料膜までを選択エッチングして、各メモリセルの浮遊ゲートと制御ゲート及び選択ゲートトランジスタのゲート電極を形成する工程と、
各メモリセル及び選択ゲートトランジスタの間に第２の絶縁膜を埋め込むと共に、ビット線コンタクト位置及びソース線コンタクト位置の開口側壁を第２の絶縁膜で覆う工程と、
前記ビット線コンタクト位置及びソース線コンタクト位置で前記半導体層に第１導電型の第２の拡散層を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項２】
浮遊ゲートと制御ゲートとが積層されて直列接続された複数のメモリセルとその両側に配置された選択ゲートトランジスタとからなるメモリセルユニットが配列されたセルアレイを有する半導体記憶装置の製造方法であって、
第１導電型の半導体基板上に第１の絶縁膜で分離されて形成された第１導電型の半導体層に、選択ゲートトランジスタのチャネル領域となる第２導電型の第１の拡散層を形成する工程と、
前記半導体層上にトンネル絶縁膜を介して第１のゲート電極材料膜を形成する工程と、
前記第１のゲート電極材料膜から前記半導体層までエッチングして、第１のゲート電極材料膜で覆われた状態で互いに分離されたストライプ状の素子領域を形成する工程と、
各素子領域の間に第２の絶縁膜を埋め込み形成する工程と、
各素子領域上の第１のゲート材料膜に重なるように第２のゲート電極材料膜を形成する工程と、
前記第２のゲート電極材料膜を、前記第２の絶縁膜上で分離するための溝を形成する工程と、
前記第２のゲート電極材料膜上にゲート間絶縁膜を介して第３のゲート電極材料膜を形成する工程と、
前記第３のゲート電極材料膜から前記第１のゲート電極材料膜までエッチングして、第３のゲート電極材料膜が一方向に連続する複数本の制御ゲート線とその両側に配置された選択ゲート線とを形成すると共に、第１及び第２のゲート電極材料膜からなるメモリセル毎に独立した浮遊ゲートを形成する工程と、
各制御ゲート線の間及び制御ゲート線と選択ゲート線の間を第３の絶縁膜で埋め込むと共に、ビット線コンタクト位置及びソース線コンタクト位置の開口側壁を第３の絶縁膜で覆う工程と、
前記ビット線コンタクト位置及びソース線コンタクト位置で前記半導体層に第１導電型の第２の拡散層を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項３】
前記第１の拡散層は、前記半導体層上に耐イオン注入マスクを形成して前記半導体層にイオン注入することにより形成する
ことを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第１の拡散層は、前記ビット線コンタクト位置及びソース線コンタクト位置に前記第２の拡散層を形成するイオン注入工程の前又は後に、斜めイオン注入により形成する
ことを特徴とする請求項１又は２記載の半導体記憶装置の製造方法。
【請求項５】
第３のゲート電極材料膜と第２のゲート電極材料膜とを短絡させて選択ゲート線を形成するために、前記選択ゲート線位置で第３のゲート電極材料膜に短絡用開口を形成する工程を有し、
前記第１の拡散層は、前記短絡用開口を通して前記半導体層にイオン注入することにより形成する
ことを特徴とする請求項２記載の半導体記憶装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
この発明は、浮遊ゲートと制御ゲートとが積層されて直列接続された複数のメモリセルとその両側に配置された選択ゲートトランジスタとからなるメモリセルユニットが配列されたセルアレイを有する半導体記憶装置の製造方法であって、
第１導電型の半導体基板上に第１の絶縁膜で分離されて形成された第１導電型の半導体層に、選択ゲートトランジスタのチャネル領域となる第２導電型の第１の拡散層を形成する工程と、
前記半導体層を、その表面にゲート絶縁膜を介して浮遊ゲート用電極材料膜が形成された状態でエッチングして、ストライプ状の素子領域を形成する工程と、
前記浮遊ゲート用電極材料膜上にゲート間絶縁膜を介して制御ゲート用電極材料膜を形成する工程と、
前記制御ゲート用電極材料膜から浮遊ゲート用電極材料膜までを選択エッチングして、各メモリセルの浮遊ゲートと制御ゲート及び選択ゲートトランジスタのゲート電極を形成する工程と、
各メモリセル及び選択ゲートトランジスタの間に第２の絶縁膜を埋め込むと共に、ビット線コンタクト位置及びソース線コンタクト位置の開口側壁を第２の絶縁膜で覆う工程と、
前記ビット線コンタクト位置及びソース線コンタクト位置で前記半導体層に第１導電型の第２の拡散層を形成する工程と、
を有することを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
この後、図６（図３対応のII−II’断面）に示すように、シリコン層１３上に選択ゲートトランジスタのチャネル領域となる部分に開口をもつ耐イオン注入マスク３２を形成して、ｐ型不純物のイオン注入を行う。イオン注入後、アニールを行うことにより、図７に示すように、選択ゲートトランジスタのチャネル領域にｐ−型層１７ｄ，１７ｓを形成する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
この後、図１５に示すように、第１乃至第３の多結晶シリコン膜１５ａ，１５ｂ，１６ａを短絡して選択ゲートトランジスタのゲートを形成するために、選択ゲートトランジスタ位置で第３の多結晶シリコン膜１６ａから第２の多結晶シリコン膜１５ｂに達する短絡用開口４２を形成し、ここに多結晶シリコン４３を埋め込む。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
選択ゲートトランジスタのチャネル領域１７ｄ，１７ｓの形成については、図６で説明したマスクを利用した選択イオン注入法の他に、次のような方法を用いることができる。