【事件の表示】
　平成　９年特許願第５３４８０３号「半導体メモリ装置」拒絶査定に対する審判事件［平成　９年１０月　９日国際公開、ＷＯ９７／３７３５２、平成１１年　６月２２日国内公表、特表平１１−５０７１６４］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、１９９７年３月２４日（パリ条約による優先権主張外国庁受理１９９６年３月２８日　ドイツ国）を国際出願とする出願であって、平成１３年２月２日付の拒絶理由に対して平成１３年８月３日付の補正書が提出されたが、平成１３年９月１１日付で拒絶査定がなされたものである。
　これに対し、同年１２月２１日に拒絶査定に対する審判請求がなされるとともに、平成１４年１月１８日付で手続補正がなされたものである。
　
２．平成１４年１月１８日付の手続補正（以下、「本件補正」という。）について
［補正却下の決定の結論］平成１４年１月１８日付の手続補正を却下する。
［理由］本件補正により、特許請求の範囲の請求項１は、
「　【請求項１】　半導体基板上においてビット線およびワード線の交叉個所に配置されたメモリセル（３）を有し、メモリセル（３）がデータ内容のプログラミングのためにワード線駆動回路（４）およびビット線駆動回路（５）を用いて駆動可能な半導体メモリ装置であって、ワード線（ＷＬ０ないしＷＬ３）のメモリセル（３）に、イネーブルビット線（９、１０、１３）に沿って配置されたイネーブルメモリセル（１２、１４）が対応付けられ、これらのイネーブルメモリセル（１２、１４）は、ビット線駆動回路（５）から分離かつ独立して配置されたイネーブルビット線駆動回路（１１）によって駆動可能であり、これらのイネーブルメモリセル（１２、１４）が対応するワード線（ＷＬ０ないしＷＬ３）のメモリセル（３）をイネーブルするためイネーブル値を与えられ得るようになっており、ｍ個のイネーブルビット線（９、１０、１３）が半導体メモリ装置（１）のメモリセル（３）の２のｍ乗個のプログラム範囲を自由に選択可能にするために設けられた半導体メモリ装置において、コンパレータ（２４）を備え、コンパレータ（２４）の一つの入力端（Ｘ）はイネーブルビット線（９、１０、１３）と接続され、他の入力端（Ｙ）にはマイクロプロセッサ（１７）の制御信号（２３）が加えられ、コンパレータはその両入力端に加えられる信号が等しくないとき出力信号を発し、この出力信号がマイクロプロセッサ（１７）に加えられることを特徴とする半導体メモリ装置。」
と補正された。
　上記補正（以下、「本件補正」という）と平成１３年８月３日付の補正書に基づく請求項１の記載と対比すると、上記補正は「コンパレータはその両入力端に加えられる信号が等しくないとき出力信号を発し、この出力信号がマイクロプロセッサ（１７）に加えられる」という構成を、上記平成１３年８月３日付けの補正書に基づく請求項１に新たに加えられたものである。そこで、この構成について検討すると、この構成は、コンパレータから生成される出力信号がどのような条件で生成され、且つその出力信号がどのように利用されるのかをより具体的にするものであるから、本件補正は特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
　
（Ａ）引用例
（１） 原査定の拒絶の理由に引用された、本願の優先権主張の日前である平成６年９月９日（１９９４年９月９日）に頒布された特開平０６−２５１５９５号公報（以下、「引用刊行物１」という）には、次の事項が記載されている。
（１．１）「【請求項１】　ＲＯＭ（非マスクＲＯＭ）を内蔵してなる半導体集積回路において、
　上記内蔵ＲＯＭからの読み出しの可否を判定するためのデータを記憶する読み出し可否データ記憶セルと、
　この読み出し可否データ記憶セルの内容と、読み出し時に外部から与えるデータとの比較を行い、読み出しの許可及び禁止を判定する読み出し許可／禁止判定手段とを備えたことを特徴とする半導体集積回路。
【請求項２】　請求項１記載の半導体集積回路において、
　上記読み出し時に外部から与えるデータは、上記読み出し可否データ記憶セルに記憶させたのと同じデータであることを特徴とする半導体集積回路。」（第２頁左欄第２行〜同欄第１４行）
（１．２）「【００２０】次に動作について説明する。この内蔵ＲＯＭへの書き込み方法においては、通常の書き込みアダプタ（図示せず）によってデータをメモリセル６に記憶するとともに、ある特定端子の電圧を設定できるような専用の書き込みアダプタ（図示せず）を用いることによって、その特定端子のデータを、複数の読み出し可否データ記憶セル７ａ〜７ｇに記憶させる。この記憶セル７ａ〜７ｇのデータは、秘密保持のためのいわゆる暗証番号を構成するものとなる。そして、上記内蔵ＲＯＭからの読み出し時には、端子８ａ〜８ｇを、上記専用アダプタのある特定端子に接続する構成とすることによって、読み出し可否データ記憶セル７ａ〜７ｇの内容と、端子８ａ〜８ｇから与えるデータとの比較を行って完全に一致したときのみ、データを外部に出力させるようにする。」（第３頁右欄第７行〜同欄２０行）
（１．３）「【００２５】実施例２．図２はこの発明の実施例２による半導体集積回路における内蔵ＲＯＭを示す構成図である。図２において、１〜６，７ａ〜７ｇ，８ａ〜８ｇ、及びＡO 〜ＡY ，Ｗ0 〜ＷZ ，ＢO 〜ＢX+7 ，Ｒ／Ｗは、図１の実施例１と同じものを示す。７ａ〜７ｇはＲＯＭからのデータの読出しの可否を判定するデータを記憶するセルであり、本実施例では、これらのセル７ａ〜７ｇを、各ワードセレクトラインＷ0 〜ＷZ ごとに設けたものである。なお、これは複数のワードセレクトラインを有するメモリセルのブロックごと、あるいは複数のビットラインを有するメモリセルのブロックごとに設けても良いものである。」（第４頁左欄第２８行〜同欄第３９行）
（１．４）「【００３１】このような本実施例２の半導体集積回路では、読み出し可否データ記憶セルを内蔵ＲＯＭのワードラインごとに設けたので、所望のワードラインごとに、あるいは所望のワードラインを含むメモリセルのブロックごとに読み出し禁止をすることができる、即ち、内蔵ＲＯＭ読み出し禁止機能をブロックごとに付加することができる効果がある。」（第４頁右欄第２３行〜同欄２９行）
（１．５）「【００３２】実施例３．図３はこの発明の実施例３の内蔵ＲＯＭを有する半導体集積回路を示す構成図である。本実施例３の構成は、上記実施例２とほとんど同様である。９は上記比較手段２０の出力であるＡＮＤゲート２３の出力を、外部に取り出してなる，読出し状態を表示する端子であり、これが“１”のときは読出中を示し、これが“０”のときは、読出し完了または読出し禁止状態を示すものである。」（第４頁右欄第３０行〜同欄第３７行）
（１．６）「【００２７】即ち、ワードセレクトラインが読出し禁止領域以外の領域に属するラインの上記セル７ａ〜７ｇにデータを書き込む時には、専用の書き込みアダプタのある特定端子８ａ〜８ｇの電圧を、全て“０”（あるいは“１”）として書き込む。
【００２８】次に、読み出し禁止領域になるワードセレクトラインのセル７ａ〜７ｇにデータを書き込む時には、専用の書き込みアダプタのある特定端子の電圧を、上記実施例１におけると同様に、いわゆる暗証番号の組合せに設定する。」(第４頁左欄第４６行〜同頁右欄第５行）
　
上記記載事項（１．１）〜（１．３）、（１．６）及び図２の記載から、
　半導体集積回路においてビットライン（Ｂ0〜ＢX）及びワードセレクトライン（Ｗ0〜ＷZ）の交差箇所に配置されたメモリセル（６）を有し、メモリセル（６）がデータ内容のプログラムのためにアドレスデコーダ（１）およびリード／ライト制御回路（２）を用いて駆動可能なＲＯＭ（非マスク）を内蔵していなる半導体集積回路であって、
　ワードライン線（Ｗ0〜ＷZ）のメモリセル（６）に、ビットライン（ＢX+1〜ＢX+7）に沿って配置された読み出し可否データ記憶セル（７a〜７g）が対応付けられており、これらの読み出し可否データ記憶セル（７a〜７g）は、リード／ライト制御回路（２）によって読み出し駆動可能である。
　また、これらの読み出し可否データ記憶セル（７ａ〜７ｇ）は専用の書き込みアダプタの特定端子のデータを記憶するものであって、これらの読み出し可否データ記憶セル（７a〜７g）が対応するワードライン（Ｗ0〜ＷZ）のメモリセル（６）の読み出し可否を判定するデータを与えられ得るようになっているものである。
　そして、読み出し時に端子（８a〜８g）に外部の専用の書き込みアダプタから与えるデータと上記ビットライン（ＢX+1〜ＢX+7）を通じて出力される読み出し可否データ記憶セル（７a〜７g）の内容との比較を行う読み出し許可／禁止判定回路（２０）を有しており、ビットライン（ＢX+1〜ＢX+7）と外部から端子（８a〜８g）から与えるデータ（８a〜８g）が一致すると上記読み出し許可／禁止判定回路（２０）はメモリセル（６）のデータをデータOUTに出力し、また、不一致の場合は、メモリセル（６）のデータの出力を禁止するものである。
　
　そして、上記記載事項（１．５）の記載によると、読み出しの可否を判定した結果の信号を端子９から外部にも出力するようになっている。
　
　その結果、上記記載事項（１．４）の記載によると、所望のワードラインごとに、あるいは所望のワードラインを含むメモリセルのブロックごとに読み出し禁止をすることができる、即ち、内蔵ＲＯＭ読み出し禁止機能をブロックごとに付加することができる効果があるものであるから、明示的にアクセスに対して許されているブロックにのみアクセスされ得ることを読み出し可否データ記憶セルにより保証し、またメモリ範囲のフレキシブルな分配を許すものである。
　
　したがって、上記引用刊行物１には下記の発明（以下、「引用発明１」という）が記載されているものと認められる。
　記
「半導体集積回路においてビットライン（Ｂ0〜ＢX）及びワードセレクトライン（Ｗ0〜Ｗz）の交差箇所に配置されたメモリセル（６）を有し、メモリセル（６）がデータ内容のプログラムのためにアドレスデコーダ（１）およびリード／ライト制御回路（２）を用いて駆動可能なＲＯＭ（非マスクＲＯＭ）を内蔵してなる半導体集積回路であって、
　ワードセレクトライン線（Ｗ0〜Ｗz）のメモリセル（６）に、ビットライン（ＢX+1〜ＢX+7）に沿って配置された読み出し可否データ記憶セル（７a〜７g）が対応付けられており、これらの読み出し可否データ記憶セル（７a〜７g）は、リード／ライト制御回路（２）によって読み出し駆動可能であり、また、これらの読み出し可否データセル（７a〜７g）は外部からのデータを書き込み駆動可能であり、これらの読み出し可否データ記憶セル（７a〜７g）が対応するワードセレクトライン（Ｗ0〜Ｗz）のメモリセル（６）の読み出し可否を判定するためのデータを与えられ得るようになっており、ｍ個のビットライン（ＢX+1〜ＢX+7）が半導体集積回路の内蔵ＲＯＭのメモリセル（６）のブロックを自由に選択可能にするために設けられた半導体集積回路において、読み出し許可／禁止判定回路（２０）を備え、読み出し許可／禁止判定回路（２０）の１つの入力端は前記ビットライン（ＢX+1〜ＢX+7）に接続され、読み出し時に他の入力端（８a〜８ｇ）にデータ（８a〜８g）が外部から与えられ、読み出し許可／禁止判定回路手段２０はその両入力端に与えられる信号が等しいときに出力信号を発し、メモリセル（６）のデータの出力を許可すると共に、この出力信号が外部にも出力される半導体集積回路。」
　
（２） 原査定の拒絶の理由に引用された、本願の優先権主張の日前である昭和６４年３月１６日（１９８９年３月１６日）に頒布された特開昭６４−７０８４６号公報（以下、「引用刊行物２」という）には、次の事項が記載されている。
（２．１）「主記憶装置を複数の領域に分割して各領域にメモリロック情報を付与し、実行中のユーザプログラムの走行条件をプログラム状態語にセットし，ユーザプログラムがアクセスする番地のメモリロック情報と前記走行条件とを比較することにより記憶保護を行う計算機システムは従来よりよく知られている。」（第１頁右欄１０行〜第１６行）
（２．２）「第１図に於いて、新たなユーザプログラムが起動される場合、オペレーティングシステムはユーザプログラム登録テーブル３から起動すべきユーザプログラムのプログラムアドレス及びメモリキー情報を同時に取得し（Ｓ１）、メモリキー情報を中央処理装置１のプログラム状態語１０に設定し（Ｓ２）、取得したプログラムアドレスより実行を開始させる（Ｓ３）。この状態の後、ユーザプログラムに誤りが存在する為、許可されていない主記憶装置２上の領域（例えばオペレーティングシステムの情報領域や書き込みが禁止されている他ユーザプログラムの情報領域）を書替えようとした場合、上述したようにしてハードウェア的にその書替えが阻止され、情報破壊が防止される。」（第３頁右上欄第３〜１６行）
　
（Ｂ）対比
　引用発明１の「ＲＯＭ（非マスクＲＯＭ）を内蔵してなる半導体集積回路」も、メモリであるＲＯＭを内蔵する半導体装置であるので、本願発明と同様に「半導体メモリ装置」に相違なく、　引用発明１の「ビットライン（Ｂ0〜ＢX）」、「ワードセレクトライン（Ｗ0〜ＷZ）」、「メモリセル（６）」、「アドレスデコーダ（１）」および「リード／ライト制御回路（２）」は、それぞれ、本願補正発明の「ビット線」、「ワード線」、「メモリセル（３）」、「ワード線駆動回路（４）」及び「ビット線駆動回路（５）」に相当する。
　また、引用発明１の「読み出し許可／禁止判定回路（２０）」は比較を行うものであるのでコンパレータである。
　また、「読み出し可否データ記憶セル（７a〜７g）」に記憶されているデータは、対応するワードセレクトライン（Ｗ0〜Ｗz）のメモリセル（６）の読み出し可否を判定するためのデータであって、本願発明のイネーブル値に対応するので、引用発明１の「読み出し可否データ記憶セル（７ａ〜７ｇ）」は、本願補正発明の「イネーブルメモリセル（１２，１４）」に相当する。
　したがって「ビットライン（ＢX+1〜ＢX+7）」、「読み出し許可／禁止判定回路（２０）」は、本願補正発明の「イネーブルビット線（９，１０，１３）」、「コンパレータ（２４）」にそれぞれ相当する。
　そして、引用発明１の「読み出し時に他の入力端（８a〜８g）に与えられるデータ」は、「メモリセル（６）」からの出力を制御するものであるから制御信号である。
　
　本願発明の「プログラム範囲」とは、本願明細書の記載「イネーブルメモリセルに対する複数個のｍビットの際には２のｍ乗の応用、すなわちプログラム範囲またはデータ範囲が互いに別々に実行され得る。」（第４頁第２０行〜２２行）「ページあたり付加のイネーブルビット、すなわちｍ＝１、の場合には２つのメモリ範囲がたとえば２つの相異なるアプリケーションプログラムに対して分離され得る。」（第５頁第１６行〜１８行）「複数個のｍのイネーブルビット線の際には２のｍ乗個のプログラム範囲が別々にアプリケーションプログラムに対して分割可能であり」（第８頁末行〜第９頁第２行）等の記載によると「メモリ範囲」であり、そこに記憶される対象データが「プログラム」データであるものと認められる。
　したがって、引用発明１の「ブロック」は、本願明細書における「メモリ範囲」に相当する。
　
　したがって、引用発明１と本願補正発明とは
「半導体基板上においてビット線およびワード線の交叉個所に配置されたメモリセルを有し、メモリセルがデータ内容のプログラミングのためにワード線駆動回路およびビット線駆動回路を用いて駆動可能な半導体メモリ装置であって、
　ワード線のメモリセルに、イネーブルビット線に沿って配置されたイネーブルメモリセルが対応付けられ、
 これらのイネーブルメモリセルが対応するワード線のメモリセルをイネーブルするためイネーブル値を与えられ得るようになっており、ｍ個のイネーブルビット線が半導体メモリ装置のメモリセルのメモリ範囲を自由に選択可能にするために設けられた半導体メモリ装置において、
　コンパレータを備え、コンパレータの一つの入力端（Ｘ）はイネーブルビット線と接続され、他の入力端（Ｙ）には制御信号が加えられ、コンパレータはその両入力端に加えられる信号を比較判定して出力信号を発する半導体メモリ装置。」
である点で一致し、次の点で相違する。
　
［相違点］
（１）イネーブルメモリセルの駆動は、本願補正発明では、イネーブルメモリセルは、「ビット線駆動回路から分離かつ独立して配置されたイネーブルビット線駆動回路によって駆動可能である」のに対して、引用発明１では、分離しかつ独立したイネーブルビット線駆動回路がない点。
（２）半導体メモリ装置のメモリセルのメモリ範囲数と該メモリ範囲に記憶されている内容について、本願補正発明では「２のｍ乗個 のプログラム範囲を自由に選択可能にする」のに対して、引用発明１ではハード構成としてはビット線がｍビットあるので組合せにより２のｍ乗個のメモリ範囲を選択することが可能な構成であるが、上記記載事項（１．６）には、１つの組合せ（暗証番号）に対する１つのメモリ範囲と”０”または”１”に対する１つのメモリ範囲の２つのメモリ範囲に分ける使い方しか記載されていず、また該メモリ範囲に記憶されている内容についてはデータと記載されているにすぎず、その記憶内容を「プログラム」とする使い方が記載されていない点。
（３）コンパレータの他の入力端への制御信号は、本願補正発明では、マイクロプロセッサ（１７）の制御信号であるのに対して、引用発明１では、専用の書き込みアダプタから与えられるが、その書き込みアダプタへ与えるのが何か記載されていない点。
（４）コンパレータの出力信号は、本願補正発明では、マイクロプロセッサ（１７）に加えられるものであるが、引用発明１では、データの出力を禁止するゲート回路と外部に出力されるが、外部の何に出力されるか記載されていない点。
　
（Ｃ）当審の判断
上記相違点（１）について
　イネーブルビットメモリセルのビット線の駆動のために分離し独立した駆動回路を設けることは、イネーブルビットメモリセルの駆動態様に応じて当業者が容易になし得たものと認められる。
上記相違点（２）について
　引用発明１の半導体メモリ装置も、アクセス保護に用いるものであり、そのハード構成としてはイネーブルビットはｍビットあるので組合せにより２のｍ乗個のメモリ範囲を選択することが可能である。
　そして、メモリを複数領域に分けてユーザプログラム毎に領域毎にメモリロック情報をつけてアクセス保護を行うアクセス保護形態は、例えば、上記記載事項（２．１）に記載されるように周知慣用技術であるから、引用発明１の半導体メモリ装置において、半導体メモリ装置のメモリセルの２のｍ乗個 のプログラム範囲を自由に選択可能にするように用いることを阻害する格別の要因が認められず、２のｍ乗個のプログラム範囲を自由に選択可能とすることは、当業者が容易になし得たものと認められる。
上記相違点（３）について
　例えば、上記記載事項（２．２）に記載されているように、メモリを複数領域に分けてユーザプログラム毎に領域毎にメモリロック情報をつけてアクセス保護を行う際に、中央処理装置が所定の情報をプログラム状態語に設定し、該プログラム状態語とメモリ領域に付加されたメモリロック情報と比較する構成は周知慣用技術であるから、アクセス保護に用いられる引用発明１の半導体メモリ装置のコンパレータの他の端子に与える制御信号として、マイクロプロセッサ（１７）の制御信号（２３）を加えることは当業者が容易になし得たものと認められる。
上記相違点（４）について
　メモリを複数領域に分けて領域毎にアクセス保護するものにおいて、判定出力を中央処理装置に出力することは周知慣用技術である。例えば、本願明細書の従来技術として開示されているドイツ特許第４１１５１５２Ａ１明細書、米国特許第５４５２４３１号明細書には、それぞれ、「This is detected by comparator 221 which feeds a reset signalto microprocessor210 viaa line 226.」（第６欄第２１〜２３行）、「produces a signal at its output which is applied to the central unit 10,for example an unterrupt signal(INT=1).」（第１１欄第４３〜４４行）と記載されている。
　したがって、引用発明１の半導体メモリ装置の出力をマイクロコンピュータに与えるようにすることは当業者が容易になし得たものと認められる。
　
　よって、本願補正発明は上記引用刊行物１に記載の発明及び周知慣用技術に基づいて当業者が容易になしえたものと認める。
　
（Ｄ）むすび
　以上のとおり、本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に違反するものであり、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明について
　平成１４年１月１８日付の手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、同項記載の発明を「本願発明」という。）は、平成１３年８月３日付手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
１．半導体基板上においてビット線およびワード線の交叉個所に配置されたメモリセル（３）を有し、メモリセル（３）がデータ内容のプログラミングのためにワード線駆動回路（４）およびビット線駆動回路（５）を用いて駆動可能な半導体メモリ装置であって、ワード線（ＷＬ０ないしＷＬ３）のメモリセル（３）に、イネーブルビット線（９、１０、１３）に沿って配置されたイネーブルメモリセル（１２、１４）が対応付けられ、これらのイネーブルメモリセル（１２、１４）は、ビット線駆動回路（５）から分離かつ独立して配置されたイネーブルビット線駆動回路（１１）によって駆動可能であり、これらのイネーブルメモリセル（１２、１４）が対応するワード線（ＷＬ０ないしＷＬ３）のメモリセル（３）をイネーブルするためイネーブル値を与えられ得るようになっており、ｍ個のイネーブルビット線（９、１０、１３）が半導体メモリ装置（１）のメモリセル（３）の２のｍ乗個 のプログラム範囲を自由に選択可能にするために設けられた半導体メモリ装置において、コンパレータ（２４）を備え、コンパレータ（２４）の一つの入力端（Ｘ）はイネーブルビット線（９、１０、１３）と接続され、他の入力端（Ｙ）にはマイクロプロセッサ回路（１７）の制御信号（２３）が加えられるようになっていることを特徴とする半導体メモリ装置。
　
（１）引用例
　原査定の拒絶の理由に引用された引用例、および、その記載事項は、前記（Ｂ）に記載したとおりである。
　
（２）対比・判断
　本願発明は、本願補正発明から「コンパレータはその両入力端に加えられる信号が等しくないとき出力信号を発し、この出力信号がマイクロプロセッサ（１７）に加えられる」の限定を省いたものである。
　
　そうすると、本願発明の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記（Ｃ）に記載したとおり、引用刊行物１記載の発明及び周知慣用技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用刊行物１記載の発明及び周知慣用技術に基づいて、当業者が容易に発明をすることができたものである。
　
（３）むすび
　以上のとおり、本願発明は、引用刊行物１記載の発明及び周知慣用技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。