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　平成　９年特許願第２７００００号「論理回路の面積予測方法と装置および論理回路の面積予測プログラムを記憶した記憶媒体」拒絶査定に対する審判事件［平成１１年　４月２３日出願公開、特開平１１−１１０４２８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成９年１０月２日の出願であって、その請求項１−２１に係る発明は、平成１１年１２月６日付けの手続補正書で補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１−２１に記載されたとおりのものと認められるところ、その請求項４に記載された発明（以下、「本願発明」という。）は、次のとおりである。
　
　「【請求項４】ＨＤＬを使用して論理回路の論理を記述したハードウェア記述の構文解析を行い解析ツリーを作成するステップと、
　１入力ピンごとの面積値である面積比率を予め求めておくステップと、
　前記解析ツリーを１出力毎の部分回路に認識するステップと、
　前記各部分回路の入力ピン数と前記面積比率との積を求め該部分回路の面積値とするステップと、
　前記各部分回路のそれぞれの面積値の総和を求め前記論理回路の面積値とするステップとを有する論理回路の面積予測方法。」
　
　なお、平成１２年５月２４日付けの手続補正は、特許法第１７条の２第５項で準用する同法第１２６条第４項に規定する独立特許要件を満たさないから補正却下された。
　
２．引用刊行物
　これに対して、原査定の平成１１年１２月１７日付け拒絶理由通知書の拒絶の理由で引用された、本件出願の日前の特許出願（以下、「先願」という。）であって、本件出願後に出願公開がされた特願平１０−１７６８３７号（特開平１１−８５８３９号公報）の特許出願の願書に最初に添付された明細書又は図面には、次の各記載がある。
　
（あ）「【００３５】図１は本発明の第１の実施形態に係る集積回路の性能推定装置の機能ブロック図である。図１において、１はレジスタ転送レベル（以下、ＲＴＬと略称する）の集積回路の構成要素であるレジスタや加算器、乗算器等の部品について、性能を推定するための推定モデルを格納する推定ライブラリ、２は配線を駆動するドライバの駆動能力と面積との関係をモデル化して格納したドライバライブラリ、３は性能推定の対象となるＲＴＬの集積回路を記述したＨＤＬ記述、４は前記性能推定対象の集積回路のクロック周期をタイミング制約として指定したタイミング制約情報、５はＨＤＬ記述３を入力し構文解析木による表現に変換する構文解析手段、６は構文解析手段５で作成された構文解析木の各節に推定ライブラリ１の部品を割り付ける解析木割付手段、７はドライバライブラリ２を用いて前記性能推定対象の集積回路の面積およびタイミングを推定するトレードオフ推定手段である。トレードオフ推定手段７は、前記性能推定対象の集積回路の最小面積と面積最小時のタイミングを推定する面積優先推定部８と、推定されたタイミングを解析するタイミング解析部９と、解析木割付手段６で割り付けられた部品の性能候補を列挙する性能候補リスト作成部１０と、性能候補リスト作成部１０で作成された各部品の性能候補からタイミング制約情報４を満足し、かつ、面積が最小となる性能候補の組み合わせを選択する性能候補選択部１１により構成されている。１２は推定結果１３を出力する推定値出力手段である。」（願書に最初に添付された明細書の段落【００３５】）（特開平１１−８５８３９号公報の発明の詳細な説明の段落【００３３】）
　
（い）「【００３７】図２および図３は推定ライブラリ１が有する情報を示す図である。推定ライブラリ１はＲＴＬの集積回路を表現する部品の情報を２つのタイプに分類して格納する。図２はタイプ１の部品が有する情報を示す図であり、図３はタイプ２の部品が有する情報を示す図である。タイプ１は入力信号数が可変であると表現するＡＮＤ，ＯＲ等の論理演算部品であり、タイプ２は入力信号数が固定であると表現するその他の部品である。
【００３８】図２および図３に示すように、推定ライブラリ１では、各種類の部品に対して、その面積を表す面積推定モデル、その入力から出力までのゲート遅延時間を表す遅延推定モデル、および、その配線遅延時間を求めるための入力から出力までの論理段数を表す段数推定モデルが設定されている。
【００３９】図２において、２１の横列はタイプ１の部品の例としてのＡＮＤゲートの各モデルである。図２に示すように、タイプ１の部品は、面積推定モデル、遅延推定モデルおよび段数推定モデルのそれぞれが入力信号数の関数で表される。
【００４０】また図３において、２２の横列はタイプ２の部品の例としてのマルチプレクサの各モデルであり、２３および２４の横列は加算器の各モデルである。加算器のように実現する回路構成がいく通りかある部品については、それぞれの回路構成について面積推定モデル、遅延推定モデルおよび段数推定モデルを設定する。２３は加算器を面積の小さいリップルキャリーで実現したときの各モデルを、２４は加算器を遅延時間の小さいキャリールックアヘッドで実現したときの各モデルを示している。図３に示すように、タイプ２の部品は、面積推定モデル、遅延推定モデルおよび段数推定モデルのそれぞれが入力信号のビット幅の関数で表される。２２のマルチプレクサの場合は、遅延推定モデルにおける遅延はビット幅に依存せず一定であり、段数推定モデルにおける段数は常に０である。
【００４１】図２および図３に示すような推定ライブラリ１における各部品の各モデルは、設計に使用するセルライブラリから設定する。」（願書に最初に添付された明細書の段落【００３７】〜【００４１】）（特開平１１−８５８３９号公報の発明の詳細な説明の段落【００３５】〜【００３９】）
　
（う）「【００４３】以下、前記のように構成された集積回路の性能推定装置の動作を図面を参照しながら説明する。
【００４４】図５は第１の実施形態に係る集積回路の性能推定装置における性能推定方法を示す流れ図である。図５に基づいて、本実施形態に係る集積回路の性能推定装置の動作を図１の構成に対応づけて説明する。
【００４５】（構文解析工程ＳＴ１）図５に示すように、まず構文解析工程ＳＴ１において、構文解析手段５は、入力したＨＤＬ記述３を構文解析木による表現に変換し、解析木割付手段６に入力する。構文解析工程ＳＴ１は、次のような一連のステップによって行われる。
（ＳＴ１−１）ＨＤＬ記述３をプロセス単位に分割し、各プロセスに対して以下のステップＳＴ１−２〜ＳＴ１−５を行う。
（ＳＴ１−２）プロセス内を構文解析し、構文解析木を作成する。
（ＳＴ１−３）構文解析木上で連続したＡＮＤ（＆）またはＯＲ（｜）を合併する。
（ＳＴ１−４）構文解析木上でＮＯＴ（！）と子のＡＮＤ（＆）またはＯＲ（｜）を合併し、ＮＡＮＤまたはＮＯＲとする。
（ＳＴ１−５）構文解析木の節にビット幅属性を、枝にファンアウト数属性を付加する。
　図６は次に示すようなＨＤＬ記述の式に対する構文解析工程ＳＴ１の実行結果を示す図である。
Ｘ＝！ａ＆ｂ＆ｃ｜ｄ＆ｅ＆ｆ
同図中、（ａ）は上の式に対してステップＳＴ１−２を実行した結果作成された構文解析木を表す図であり、（ｂ）は（ａ）に示す構文解析木に対してステップＳＴ１−３を実行した結果得られた構文解析木を表す図である。（ａ）におけるＡＮＤ（＆）１５，１６は、（ｂ）においてＡＮＤ（＆）１７に合併されている。
【００４６】（構文木割付工程ＳＴ２）次に、解析木割付工程ＳＴ２において、解析木割付手段６は、構文解析木の各節に推定ライブラリ１に格納された部品を割り付ける。
【００４７】図７は図６（ｂ）の構文解析木に対する解析木割付工程ＳＴ２の実行結果を示す図である。図７において、２ＯＲ，３ＡＮＤ，ＩＮＶはそれぞれ２入力ＯＲ，３入力ＡＮＤ，インバータを表しており、１８は図６（ｂ）のＡＮＤ（＆）１７に割り付けられた３入力ＡＮＤである。」（願書に最初に添付された明細書の段落【００４３】〜【００４７】）（特開平１１−８５８３９号公報の発明の詳細な説明の段落【００４１】〜【００４５】）
　
（え）「【００４８】（面積計算工程ＳＴ３）次に、面積計算工程ＳＴ３において、トレードオフ推定手段７における面積優先推定部８は、性能推定対象の集積回路の最小面積を計算する。具体的には、解析木割付手段６によって割り付けられた部品に対して面積推定モデルに基づきその面積を求め、求めた各部品の面積を合計することによって、前記性能推定対象の集積回路の面積を求める。タイプ１の部品については、面積推定モデルに基づき、入力信号数に従い１ビットあたりの面積を求め、この１ビットあたりの面積に構文解析工程ＳＴ１のステップＳＴ１−５で設定したビット幅属性を乗じることによって、その面積を求める。一方、タイプ２の部品については、面積推定モデルに基づき、ビット幅属性に従い、その面積を求める。図３の加算器のように回路構成が２種類以上存在する部品の場合は、面積が最小となる回路構成の面積推定モデルを用いてその面積を求める。」（願書に最初に添付された明細書の段落【００４８】）（特開平１１−８５８３９号公報の発明の詳細な説明の段落【００４６】）
　
（お）「【００７２】面積計算工程ＳＴ３において求められる各階層の面積は、その階層に含まれる構文解析木の面積および下位階層のモジュールの面積の和で求められる。例えば、図１２において、モジュール４８の面積はその下位階層であるモジュール５０，５１の面積の和で求められる。
」（願書に最初に添付された明細書の段落【００７２】）（特開平１１−８５８３９号公報の発明の詳細な説明の段落【００７０】）
　
（か）「【００８７】なお、推定ライブラリ１では、図２および図３で示すように、面積推定モデル、遅延推定モデルおよび段数推定モデルは入力信号数または入力ビット幅の関数で表されるものとしたが、面積、遅延、段数と入力信号数または入力ビット幅の組として｛面積，遅延，段数，入力信号数｝または｛面積，遅延，段数，入力ビット幅｝のように表してもよい。」（願書に最初に添付された明細書の段落【００８７】）（特開平１１−８５８３９号公報の発明の詳細な説明の段落【００８５】）
　
　以上のことから見て、先願の明細書及び図面には、
　構文解析手段５は、レジスタ転送レベルの集積回路を記述するＨＤＬ記述３を構文解析木表現に変換し、解析木割付手段６は、構文解析木の各節に部品を割り付け、そしてトレードオフ推定手段７の推定ライブラリ１に格納された面積推定モデルには１ビットあたりの面積及びビット幅属性に関する面積推定モデルが設定されており、前記トレードオフ推定手段７は、面積優先推定部８により、部品の接続関係で表現された性能推定対象の集積回路に対して、前記面積推定モデルを適用し、入力信号数に従い１ビットあたりの面積にビット幅属性を乗じて集積回路の各部品の面積を求め、次に各部品の面積を合計し性能推定対象の集積回路の面積を求め、面積、遅延時間、及び駆動能力の組で表される性能候補リストを作成し、性能候補リスト作成部１０は、集積回路の面積が最小となる性能候補を選択することにより、集積回路の性能をレジスタ転送レベルの設計段階において、短時間で精度良く推定する集積回路の性能推定装置および性能推定方法が記載されているものと認められる。
　
３．対比・判断
　そこで、本願補正発明と本件出願の日前の特許出願であって本件出願後に出願公開がされた特願平１０−１７６８３７号（特開平１１−８５８３９号公報）の特許出願（以下、「先願」という。）の願書に最初に添付された明細書又は図面に記載された発明（以下、「先願発明」という。）とを対比すると、
　先願の明細書又は図面には、集積回路の論理をＨＤＬ（ハードウエア記述言語）により記述し、該記述を構文解析することにより構文解析木を作成することが記載されている（前記（あ）及び図１を参照。）から、本願発明と先願発明とは、「ＨＤＬを使用して論理回路の論理を記述したハードウエア記述の構文解析を行い解析ツリーを作成する」点において差異がない。
　先願発明の「１ビットあたりの面積」及び「ビット幅属性」は、それぞれ、本願補正発明の「１入力ピンごとの面積値である面積比率」及び「入力ピン数」のことであることは明かであり、また、先願発明の面積推定モデルには、予め「１ビットあたりの面積」及び「ビット幅属性」に関するモデルが設定されている（前記（い）及び（か）参照。）から、本願発明と先願発明とは、「１入力ピンごとの面積値である面積比率を予め求めておく」点で差異はない。
　先願の明細書には、
　「６は構文解析手段５で作成された構文解析木の各節に推定ライブラリ１の部品を割り付ける解析木割付手段」（前記（あ）の願書に最初に添付された明細書の段落【００３５】参照。）
　「【００４６】（構文木割付工程ＳＴ２）次に、解析木割付工程ＳＴ２において、解析木割付手段６は、構文解析木の各節に推定ライブラリ１に格納された部品を割り付ける。
【００４７】図７は図６（ｂ）の構文解析木に対する解析木割付工程ＳＴ２の実行結果を示す図である。図７において、２ＯＲ，３ＡＮＤ，ＩＮＶはそれぞれ２入力ＯＲ，３入力ＡＮＤ，インバータを表しており、１８は図６（ｂ）のＡＮＤ（＆）１７に割り付けられた３入力ＡＮＤである。」（前記（う）の願書に最初に添付された明細書の段落【００４６】及び【００４７】参照。）
との記載がなされており、これらの記載から見るに、先願発明の解析木割付手段６は、構文解析木表現された性能推定対象回路における連続した論理素子部分、例えばＮＯＴ，ＡＮＤ，ＯＲ論理素子等を明瞭に認識し、これらを合併・合成することにより１出力毎の部分回路としている（詳細は前記（い）参照。）から、本願発明と先願発明とは、「前記解析ツリーを１出力毎の部分回路に認識する」点において差異はない。
　先願発明は、面積推定モデルに基づき、入力信号数に従い「１ビットあたりの面積」に「ビット幅属性」を乗じることにより集積回路の各部品の面積を求め、各部品の面積を合計することにより性能推定対象の集積回路の面積を求めている（前記（前記（え）及び（お）参照。）から、本願発明と先願発明とは、「前記部分回路の入力ピン数と前記面積比率との積を求め該部分回路の面積値とし、前記各部分回路のそれぞれの面積値の総和を求め前記論理回路の面積値とする」点において差異はない。
　してみると、本願発明と先願発明とは、
　「ＨＤＬを使用して論理回路の論理を記述したハードウェア記述の構文解析を行い解析ツリーを作成するステップと、
　１入力ピンごとの面積値である面積比率を予め求めておくステップと、
　前記解析ツリーを１出力毎の部分回路に認識するステップと、
　前記各部分回路の入力ピン数と前記面積比率との積を求め該部分回路の面積値とするステップと、
　前記各部分回路のそれぞれの面積値の総和を求め前記論理回路の面積値とするステップとを有する論理回路の面積予測方法。」
である点で一致する。
　
４．むすび
　以上のとおりであるので、本願発明は、先願発明と同一であり、しかも、この出願の発明者が先願に係る発明をした者と同一ではなく、またこの出願の時において、その出願人が先願の出願人と同一でもないので、特許法第２９条の２の規定により特許を受けることができないものである。
　よって、結論のとおり審決する。