【事件の表示】
　特願２００９−２４４７１０「有機電界発光表示装置及びその駆動方法」拒絶査定不服審判事件〔平成２３年２月１７日出願公開、特開２０１１−３４０３８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　この審判事件に関する出願（以下、「本件出願」という。）は、２００９年（平成２１年）８月３日に大韓民国でされた特許出願に基づくパリ条約の優先権を主張して平成２１年１０月２３日にされた特許出願である。そして、平成２４年４月２３日付け手続補正書により特許請求の範囲についての補正がされた。さらに、同年１１月６日付け手続補正書により明細書及び特許請求の範囲についての補正がされたが、この補正は、平成２５年４月３０日付けの決定をもって却下され、同日付けで拒絶査定がされた。査定の謄本は、同年５月７日に送達された。
　これに対して、同年８月１４日に拒絶査定不服審判が請求され、同時に明細書及び特許請求の範囲についての補正（以下、「本件補正」という。）がされた。
　
第２　本件補正の却下の決定
［結論］
　本件補正を却下する。
　
［理由］
１．本件補正の内容
（１）本件補正前（平成２４年４月２３日付け手続補正書による補正の後をいう。以下同じ。）の特許請求の範囲の請求項１及び２に記載された事項、並びに本件補正後の特許請求の範囲の請求項１に記載された事項は、それぞれ以下のとおりである。なお、下線は、請求人が付したものであり、補正箇所を示す。
　
（本件補正前）
「【請求項１】
　走査線、制御線、及びデータ線に接続された画素を備える画素部と、
　前記制御線を介して各画素に制御信号を提供する制御線駆動部と、
　１フレーム期間において前記制御信号と異なる電圧値の電源信号を前記画素部の各画素に印加する電源駆動部と、
　が備えられ、
　前記各画素は、第１トランジスタと、第２トランジスタと、第３トランジスタと、有機発光素子と、キャパシタと、が備えられて構成され、
　前記第１トランジスタのゲート電極が前記走査線に接続され、前記第１トランジスタの第１電極が前記データ線に接続され、前記第１トランジスタの第２電極が第１ノードに接続され、
　前記第２トランジスタのゲート電極が前記第１ノードに接続され、前記第２トランジスタの第１電極が前記有機発光素子のアノード電極に接続され、前記第２トランジスタの第２電極が前記第３トランジスタの第１電極に接続され、
　前記第３トランジスタのゲート電極が前記制御線に接続され、前記第３トランジスタの第２電極が前記第１電源に接続され、
　前記有機発光素子のカソード電極が第２電源に接続され、
　前記キャパシタが前記第２トランジスタのゲート電極と前記第２トランジスタの第１電極との間に接続され、
　前記電源駆動部は、前記第１電源から印加される前記電源信号を、前記データ線に印加される電圧よりも低いローレベルと、前記データ線に印加される電圧よりも高いハイレベルとに切換え可能であり、
　前記制御信号及び前記電源信号は、前記画素部に備えられる全画素に対して同時に一括して提供されることを特徴とする有機電界発光表示装置。
　【請求項２】
　前記走査線を介して各画素に走査信号を提供する走査駆動部と、
　前記データ線を介して各画素にデータ信号を提供するデータ駆動部と、
　前記制御線駆動部、電源駆動部、走査駆動部、及びデータ駆動部を制御するタイミング制御部と、
　がさらに備えられることを特徴とする請求項１に記載の有機電界発光表示装置。」
　
（本件補正後）
「【請求項１】
　走査線、制御線、及びデータ線に接続された画素を備える画素部と、
　前記制御線を介して各画素に制御信号を提供する制御線駆動部と、
　１フレーム期間において前記制御信号と異なる電圧値の電源信号を前記画素部の各画素に印加する電源駆動部と、
　
前記走査線を介して各画素に走査信号を提供する走査駆動部と、
　
前記データ線を介して各画素にデータ信号を提供するデータ駆動部と、
　
前記制御線駆動部、電源駆動部、走査駆動部、及びデータ駆動部を制御するタイミング制御部と、
　が備えられ、
　前記各画素は、第１トランジスタと、第２トランジスタと、第３トランジスタと、有機発光素子と、キャパシタと、が備えられて構成され、
　前記第１トランジスタのゲート電極が前記走査線に接続され、前記第１トランジスタの第１電極が前記データ線に接続され、前記第１トランジスタの第２電極が第１ノードに接続され、
　前記第２トランジスタのゲート電極が前記第１ノードに接続され、前記第２トランジスタの第１電極が前記有機発光素子のアノード電極に接続され、前記第２トランジスタの第２電極が前記第３トランジスタの第１電極に接続され、
　前記第３トランジスタのゲート電極が前記制御線に接続され、前記第３トランジスタの第２電極が前記第１電源に接続され、
　前記有機発光素子のカソード電極が第２電源に接続され、
　前記キャパシタが前記第２トランジスタのゲート電極と前記第２トランジスタの第１電極との間に接続され、
　前記電源駆動部は、前記第１電源から印加される前記電源信号を、前記データ線に印加される電圧よりも低いローレベルと、前記データ線に印加される電圧よりも高いハイレベルとに切換え可能であり、
　
前記走査信号及び前記制御信号は、ローレベルとハイレベルの電圧に切換え可能であり、
　
前記１フレーム期間は、前記画素部に印加された前記データ信号に対応する電圧をリセットする初期化期間と、前記第２トランジスタの閾値電圧に対応する電圧を前記キャパシタに格納する閾値電圧補償期間と、前記走査線に前記走査信号を順次印加することで前記データ信号及び前記閾値電圧を反映した電圧を前記キャパシタに印加する走査期間と、前記画素部の各画素を発光させる発光期間と、前記画素部の各画素を発光オフさせる発光オフ期間と、を含み、
　
前記初期化期間では、前記走査信号及び前記電源信号がローレベルで印加され、前記走査信号および前記制御信号がハイレベルで印加され、
　
前記閾値電圧補償期間では、前記電源信号、前記走査信号及び制御信号がそれぞれハイレベルで印加され、
　
前記発光期間では、
がハイレベルで印加され、前記走査信号がローレベルで印加され、これらの信号及び前記データ信号が
、
　
前記発光オフ期間では、前記電源信号がローレベルで印加され
　
（２）本件補正の結果、本件補正後の請求項１には、「前記走査線を介して各画素に走査信号を提供する走査駆動部と、前記データ線を介して各画素にデータ信号を提供するデータ駆動部と、前記制御線駆動部、電源駆動部、走査駆動部、及びデータ駆動部を制御するタイミング制御部と、」という事項が記載されることになった。
　これは、本件補正前の請求項１の記載を引用して記載された本件補正前の請求項２に記載されていた事項そのものである。
　そうすると、本件補正のうち、本件補正後の請求項１に上記の事項を記載する補正は、本件補正前の請求項１を削除し、本件補正前の請求項２を独立形式の請求項に変更する補正にほかならない。
　
（３）本件補正の結果、本件補正後の請求項１には、「前記走査信号及び前記制御信号は、ローレベルとハイレベルの電圧に切換え可能であり、前記１フレーム期間は、前記画素部に印加された前記データ信号に対応する電圧をリセットする初期化期間と、前記第２トランジスタの閾値電圧に対応する電圧を前記キャパシタに格納する閾値電圧補償期間と、前記走査線に前記走査信号を順次印加することで前記データ信号及び前記閾値電圧を反映した電圧を前記キャパシタに印加する走査期間と、前記画素部の各画素を発光させる発光期間と、前記画素部の各画素を発光オフさせる発光オフ期間と、を含み、前記初期化期間では、前記走査信号及び前記電源信号がローレベルで印加され、前記走査信号および前記制御信号がハイレベルで印加され、前記閾値電圧補償期間では、前記電源信号、前記走査信号及び制御信号がそれぞれハイレベルで印加され、」という事項、及び「前記発光オフ期間では、前記電源信号がローレベルで印加される」という事項が新たに記載されることになった。
　これは、「前記１フレーム期間」が「初期化期間」、「閾値電圧補償期間」、「走査期間」、「発光期間」及び「発光オフ期間」を含む旨の限定を付加するとともに、「初期化期間」、「閾値電圧補償期間」、「走査期間」及び「発光オフ期間」における各信号のレベルについての限定を付加するものである。
　
（４）本件補正の結果、本件補正前の請求項１に記載されていた「前記制御信号及び前記電源信号は、前記画素部に備えられる全画素に対して同時に一括して提供される」という事項が、「前記発光期間では、前記制御信号及び前記電源信号がハイレベルで印加され、前記走査信号がローレベルで印加され、これらの信号及び前記データ信号が前記画素部に備えられる全画素に対して同時に一括して提供され、」という事項に変更された。
　これは、「前記制御信号及び前記電源信号」に加えて「前記走査信号」及び「前記データ信号」が提供される旨の限定を付加し、それらが「前記画素部に備えられる全画素に対して同時に一括して提供される」時期について、「前記発光期間」である旨の限定を付加し、さらに、その際の信号のレベルについて、「前記制御信号及び前記電源信号」が「ハイレベル」であり、「前記走査信号」が「ローレベル」である旨の限定を付加するものである。
　
（５）以上のことをまとめると、本件補正は、本件補正前の請求項１を削除する補正と、本件補正前の請求項２を請求項１とした上で、そこに記載された事項を限定して本件補正後の請求項１とする補正とを含む。そして、前者は、請求項の削除を目的とするものに該当し、後者は、いわゆる特許請求の範囲の限定的減縮を目的とするものに該当する。
　
（６）この場合、本件補正後の請求項１に係る発明（以下、「本件補正発明」という。）は、特許出願の際独立して特許を受けることができるものでなければならない。
　しかし、以下に述べるとおり、本件補正発明は、本件出願前に日本国内又は外国において頒布された刊行物に記載された発明に基づいて、本件出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
２．本件補正発明
　本件補正発明は、本件補正後の請求項１に記載された事項によって特定されるものである。
　ところが、本件補正後の請求項１には、「前記初期化期間では、
前記走査信号
ローレベル
前記走査信号
ハイレベル
　そこで、本件出願の明細書及び図面を参照すると、段落００６８には、「前記リセット期間では、第１電源信号ＥＬＶＤＤ（ｔ）がローレベル（例えば、−３Ｖ）で印加され、走査信号Ｓｃａｎ（ｎ）がハイレベル（例えば、１１Ｖ）で印加され、制御信号ＧＣ（ｔ）はハイレベル（例えば、２０Ｖ）で印加される。」という記載があり、図８ａには、「Ｒｅｓｅｔ」期間中、「ＥＬＶＤＤ（ｔ）」がローレベル、「Ｓｃａｎ（ｎ）」及び「ＧＣ（ｔ）」がハイレベルである様子が示されている。
　このことから、「初期化期間」における「走査信号」は、「ハイレベル」であると認められる。すなわち、上記の記載のうち、「前記初期化期間では、
前記走査信号及び前記電源信号
前記電源信号
　そうすると、本件補正発明は、以下のとおりのものである。なお、下線を付したのは、読み替えた部分である。
　
「【請求項１】
　走査線、制御線、及びデータ線に接続された画素を備える画素部と、
　前記制御線を介して各画素に制御信号を提供する制御線駆動部と、
　１フレーム期間において前記制御信号と異なる電圧値の電源信号を前記画素部の各画素に印加する電源駆動部と、
　前記走査線を介して各画素に走査信号を提供する走査駆動部と、
　前記データ線を介して各画素にデータ信号を提供するデータ駆動部と、
　前記制御線駆動部、電源駆動部、走査駆動部、及びデータ駆動部を制御するタイミング制御部と、
　が備えられ、
　前記各画素は、第１トランジスタと、第２トランジスタと、第３トランジスタと、有機発光素子と、キャパシタと、が備えられて構成され、
　前記第１トランジスタのゲート電極が前記走査線に接続され、前記第１トランジスタの第１電極が前記データ線に接続され、前記第１トランジスタの第２電極が第１ノードに接続され、
　前記第２トランジスタのゲート電極が前記第１ノードに接続され、前記第２トランジスタの第１電極が前記有機発光素子のアノード電極に接続され、前記第２トランジスタの第２電極が前記第３トランジスタの第１電極に接続され、
　前記第３トランジスタのゲート電極が前記制御線に接続され、前記第３トランジスタの第２電極が前記第１電源に接続され、
　前記有機発光素子のカソード電極が第２電源に接続され、
　前記キャパシタが前記第２トランジスタのゲート電極と前記第２トランジスタの第１電極との間に接続され、
　前記電源駆動部は、前記第１電源から印加される前記電源信号を、前記データ線に印加される電圧よりも低いローレベルと、前記データ線に印加される電圧よりも高いハイレベルとに切換え可能であり、
　前記走査信号及び前記制御信号は、ローレベルとハイレベルの電圧に切換え可能であり、
　前記１フレーム期間は、前記画素部に印加された前記データ信号に対応する電圧をリセットする初期化期間と、前記第２トランジスタの閾値電圧に対応する電圧を前記キャパシタに格納する閾値電圧補償期間と、前記走査線に前記走査信号を順次印加することで前記データ信号及び前記閾値電圧を反映した電圧を前記キャパシタに印加する走査期間と、前記画素部の各画素を発光させる発光期間と、前記画素部の各画素を発光オフさせる発光オフ期間と、を含み、
　前記初期化期間では、
前記電源信号
　前記閾値電圧補償期間では、前記電源信号、前記走査信号及び制御信号がそれぞれハイレベルで印加され、
　前記発光期間では、前記制御信号及び前記電源信号がハイレベルで印加され、前記走査信号がローレベルで印加され、これらの信号及び前記データ信号が前記画素部に備えられる全画素に対して同時に一括して提供され、
　前記発光オフ期間では、前記電源信号がローレベルで印加されることを特徴とする有機電界発光表示装置。」
　
３．刊行物に記載された事項
　以下に掲げる刊行物１及び２は、いずれも、本件出願前に日本国内又は外国において頒布された刊行物であり、原査定の拒絶の理由に引用された刊行物である。
　
　　刊行物１：特開２００７−１４８１２９号公報
　　刊行物２：特開２００４−２９５１３１号公報
　
（１）刊行物１
ア．刊行物１の記載
　刊行物１には、以下の記載がある。
　
（ア）段落０００１
「【技術分野】
　【０００１】
　本発明は、画素毎に配した発光素子を電流駆動して画像を表示するフラットパネル型の表示装置及びその駆動方法に関する。より詳しくは、各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって有機ＥＬ素子などの発光素子に通電する電気量を制御する、いわゆるアクティブマトリクス型の表示装置及びその駆動方法に関する。」
　
（イ）段落０００４から００１０まで
「【発明が解決しようとする課題】
　【０００４】
　従来の画素回路は、制御信号を供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと容量部とドライブトランジスタと発光素子とを含む。サンプリングトランジスタは、走査線から供給される制御信号に応じ導通して信号線から供給された映像信号をサンプリングする。容量部は、サンプリングされた映像信号に応じた入力電圧を保持する。ドライブトランジスタは、容量部に保持された入力電圧に応じて所定の発光期間に出力電流を供給する。尚一般に、出力電流はドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有する。発光素子は、ドライブトランジスタから供給された出力電流により映像信号に応じた輝度で発光する。
　【０００５】
　ドライブトランジスタは、容量部に保持された入力電圧をゲートに受けてソース／ドレイン間に出力電流を流し、発光素子に通電する。一般に発光素子の発光輝度は通電量に比例している。更にドライブトランジスタの出力電流供給量はゲート電圧すなわち容量部に書き込まれた入力電圧によって制御される。従来の画素回路は、ドライブトランジスタのゲートに印加される入力電圧を入力映像信号に応じて変化させることで、発光素子に供給する電流量を制御している。
　【０００６】
　ここでドライブトランジスタの動作特性は以下の式１で表わされる。
　　Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）２…式１
　このトランジスタ特性式１において、Ｉｄｓはソース／ドレイン間に流れるドレイン電流を表わしており、画素回路では発光素子に供給される出力電流である。Ｖｇｓはソースを基準としてゲートに印加されるゲート電圧を表わしており、画素回路では上述した入力電圧である。Ｖｔｈはトランジスタの閾電圧である。又μはトランジスタのチャネルを構成する半導体薄膜の移動度を表わしている。その他Ｗはチャネル幅を表わし、Ｌはチャネル長を表わし、Ｃｏｘはゲート容量を表わしている。このトランジスタ特性式１から明らかな様に、薄膜トランジスタは飽和領域で動作する時、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを超えて大きくなると、オン状態となってドレイン電流Ｉｄｓが流れる。原理的に見ると上記のトランジスタ特性式１が示す様に、ゲート電圧Ｖｇｓが一定であれば常に同じ量のドレイン電流Ｉｄｓが発光素子に供給される。従って、画面を構成する各画素に全て同一のレベルの映像信号を供給すれば、全画素が同一輝度で発光し、画面の一様性（ユニフォーミティ）が得られるはずである。
　【０００７】
　しかしながら実際には、発光素子の電流−電圧特性が経時的に劣化するため、この影響を受けて発光素子の輝度が変化してしまう。従来の画素回路は、発光素子の電流−電圧特性（Ｉ−Ｖ特性）の変動を吸収もしくは補正することが出来ず、解決すべき課題となっている。
　【０００８】
　より重要な問題は、ポリシリコンなどの半導体薄膜で形成された薄膜トランジスタ（ＴＦＴ）は、個々のデバイス特性にばらつきがあることである。特に、閾電圧Ｖｔｈは一定ではなく、各画素毎にばらつきがある。前述のトランジスタ特性式１から明らかな様に、各ドライブトランジスタの閾電圧Ｖｔｈがばらつくと、ゲート電圧Ｖｇｓが一定であっても、ドレイン電流Ｉｄｓにばらつきが生じ、画素毎に輝度がばらついてしまう為、画面のユニフォーミティを損なう。従来からドライブトランジスタの閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路が開発されており、例えば前記の特許文献３に開示がある。
　【０００９】
　しかしながら、閾電圧のばらつきをキャンセルする機能（閾電圧補正機能）を組み込んだ従来の画素回路は構成が複雑であり、画素の微細化もしくは高精細化の障害になっていた。又従来の閾電圧補正機能を備えた画素回路は、構成素子数が比較的多いため歩留りの低下を招いていた。
　【課題を解決するための手段】
　【００１０】
　上述した従来の技術の課題に鑑み、本発明は発光素子の経時劣化やドライブトランジスタの特性ばらつきを補正可能で、且つ画素回路の構成素子数を可能な限り少なくしたアクティブマトリクス型の表示装置及びその駆動方法を提供することを目的とする。…（略）…」
　
（ウ）段落００１４
「【発明の効果】
　【００１４】
　本発明によれば、表示装置の画素アレイ部を線順次走査するスキャナ部は、各画素に含まれるサンプリングトランジスタとスイッチングトランジスタをオンオフ制御して、ドライブトランジスタの閾電圧補正動作と、映像信号サンプリング動作を実行している。この様に本表示装置は各画素に含まれるドライブトランジスタの閾電圧のばらつきを抑えることが出来るため、むらやざらつきのない均一な画質を得ることが出来る。また各画素に含まれる画素容量は、サンプリングされた映像信号の信号電位に応じてドライブトランジスタのゲートとソース間に入力電圧を印加している。画素容量によってドライブトランジスタのゲート／ソース間電圧は一定値に保たれているので、ドライブトランジスタは定電流源として動作し、発光素子に流れる電流は変化しない。よって発光素子のＩ−Ｖ特性が劣化しても、常に一定電流が流れ続け発光素子の輝度が変化することはない。この様にドライブトランジスタの特性ばらつきや発光素子のＩ−Ｖ特性の経時劣化に対処可能な画素回路は、サンプリングトランジスタとドライブトランジスタとスイッチングトランジスタと画素容量とで構成されている。本発明の表示装置に含まれる画素回路は３個のトランジスタと１個の容量素子からなり、計４個の素子で構成されている。本発明の画素回路は３個のトランジスタと１つの画素容量という少ない素子数で形成されているため、高精細化及び高歩留り化が期待できる。この結果本発明の表示装置はＲＧＢ３画素当り３本のゲートラインと３本の電源ラインで構成できるため、各画素に対して電源ライン及びゲートラインの占める割合を小さくすることができ、高精細化及び高歩留り化が期待できる。」
　
（エ）段落００１６
「【００１６】
　図２は、図１に示した画素回路２の一例を示す回路図である。この画素回路２は最も単純な構成を有しており、２個のトランジスタＴ１，Ｔ５と１個の画素容量Ｃ１と１個の発光素子ＥＬとで構成されている。サンプリングトランジスタＴ１はＮチャネル型の薄膜トランジスタである。ドライブトランジスタＴ５はＰチャネル型の薄膜トランジスタである。画素容量Ｃ１は薄膜容量である。発光素子ＥＬは例えば有機ＥＬ薄膜を発光層とする２端子素子（ダイオード）である。これらの素子Ｔ１，Ｔ５，Ｃ１，ＥＬはパネルを構成する絶縁基板の上に集積形成される。」
　
（オ）段落００３６から００３９まで
「【００３６】
　本発明では上記問題点を対策するために、図１４に示す回路構成をとる。本回路構成は１画素あたり３トランジスタと１容量で構成されており、電源ラインがＲＧＢトリオあたり３本のゲートライン、３本の電源ラインとなっている。
　【００３７】
　図示する様に本実施形態にかかる表示装置は、画素アレイ部１とスキャナ部と信号部とを含む。スキャナ部はライトスキャナ４とドライブスキャナ５と電源ラインスキャナ９とで構成されている。信号部は水平セレクタ３で構成されている。画素アレイ部１は、行状に配された走査線ＷＳ，ＤＳと列状に配された信号線ＳＬと両者が交差する部分に配された行列状の画素回路２とからなる。信号部を構成する水平セレクタ３は信号線ＳＬに映像信号Ｓｉｇを供給する。スキャナ部を構成するライトスキャナ４は第１走査線ＷＳに制御信号ＷＳを供給し、同じくスキャナ部に含まれるドライブスキャナ５は第２走査線ＤＳに制御信号ＤＳを供給し、以って順次行毎に画素回路２を走査する。各画素回路２は、サンプリングトランジスタＴ１と、これに接続する画素容量Ｃ１と、これに接続するドライブトランジスタＴ５と、これに接続する発光素子ＥＬと、ドライブトランジスタＴ５を電源ラインＶＬに接続するスイッチングトランジスタＴ４とを含む。サンプリングトランジスタＴ１は第１走査線ＷＳから供給される制御信号ＷＳに応じ導通して信号線ＳＬから供給された映像信号Ｓｉｇの信号電位Ｖｓｉｇを画素容量Ｃ１にサンプリングする。画素容量Ｃ１はサンプリングされた映像信号Ｓｉｇの信号電位Ｖｓｉｇに応じてドライブトランジスタＴ５のゲートＧとソースＳ間に入力電圧Ｖｇｓを印加する。ドライブトランジスタＴ５は、入力電圧Ｖｇｓに応じた出力電流Ｉｄｓを発光素子ＥＬに供給する。この出力電流ＩｄｓはドライブトランジスタＴ５の閾電圧Ｖｔｈに対して依存性を有する。発光素子ＥＬはドライブトランジスタＴ５のソースＳとカソード電位Ｖｃａｔの間に接続されており、発光期間中ドライブトランジスタＴ５から供給される出力電流Ｉｄｓにより映像信号Ｓｉｇの信号電位Ｖｓｉｇに応じた輝度で発光する。スイッチングトランジスタＴ４は、第２走査線ＤＳから供給される制御信号ＤＳに応じ導通して発光期間中ドライブトランジスタＴ５を電源ラインＶＬに接続し、非発光期間では非導通状態になってドライブトランジスタＴ５を電源ラインＶＬから切り離す。
　【００３８】
　本発明の特徴事項としてスキャナ部を構成するライトスキャナ４とドライブスキャナ５は、第１走査線ＷＳ及び第２走査線ＤＳにそれぞれ制御信号ＷＳ，ＤＳを出力し、サンプリングトランジスタＴ１及びスイッチングトランジスタＴ４をオンオフ制御して、出力電流Ｉｄｓの閾電圧Ｖｔｈに対する依存性をキャンセルするため画素容量Ｃ１に補正をかける補正動作と、補正された画素容量Ｃ１に映像信号Ｓｉｇの信号電位Ｖｓｉｇを書き込むサンプリング動作とを実行する。この場合、信号部を構成する水平セレクタ３は、この補正動作とサンプリング動作に合わせて、映像信号Ｓｉｇを固定電位Ｖｏｆｓと信号電位Ｖｓｉｇとの間で切換え、以って補正動作とサンプリング動作に必要な電位を各画素回路２に信号線ＳＬを介して供給する。具体的には、水平セレクタ３は、補正動作に合わせて固定電位Ｖｏｆｓを信号線ＳＬに供給し、その後サンプリング動作に合わせて信号電位Ｖｓｉｇに切換える。
　【００３９】
　電源ラインＶＬは第１走査線ＷＳ及び第２走査線ＤＳと並行して画素アレイ部１に配されている。前述したようにスキャナ部は、電源ラインＶＬを走査線ＷＳ，ＤＳと同様に走査する電源ラインスキャナ９を含んでおり、以って補正動作に必要な電位Ｖｃｃ，Ｖｓｓを各画素回路２に電源ラインＶＬを介して供給する。具体的には、この電源ラインスキャナ９は、補正動作が行われる期間に電源ラインＶＬから供給する電源電位Ｖｓｓを、発光期間に供給する通常の電源電位Ｖｃｃから切換え、以って補正動作に必要な電位を各画素回路２に電源ラインＶＬを介して供給している。本実施形態ではスキャナ部は、当該画素の行に割り当てられた水平走査期間で第１走査線ＷＳ及び第２走査線ＤＳにそれぞれ制御信号を出力し、以って水平走査期間内で前述した補正動作とサンプリング動作を実行している。」
　
（カ）段落００４０から００５０まで
「【００４０】
　図１５は、図１４に示した表示装置の動作説明に供するタイミングチャートである。時間軸Ｊに沿ってサンプリングトランジスタＴ１及びスイッチングトランジスタＴ４のオンオフ変化を表してある。合わせて電源ラインＶＬに現れる電源電圧の変化と、信号線ＳＬに現れる信号電圧の変化も示してある。加えてドライブトランジスタＴ５のゲートＧとソースＳの電位変化も示してある。
　【００４１】
　図示する様にタイミングＪ１までとタイミングＪ８以降が発光期間であり、その間のタイミングＪ１〜Ｊ８までが非発光期間となっている。タイミングＪ４〜Ｊ５までの間が閾値キャンセル期間で閾電圧補正動作を行っている。またタイミングＪ６〜Ｊ７が信号書き込み期間で前述したサンプリング動作を行っている。加えてタイミングＪ１〜Ｊ４までが補正のための準備期間となっている。
　【００４２】
　まずタイミングＪ１でスイッチングトランジスタＴ４がオフする。これによりドライブトランジスタＴ５が電源電位Ｖｃｃから切り離されるので、そのゲートＧとソースＳの電位が低下する。ソースＳの電位は丁度発光素子ＥＬのカソード電位Ｖｃａｔに閾電圧Ｖｔｈｅｌを足したレベルになる。タイミングＪ２で電源電位がＶｃｃからＶｓｓに切換えられた後、タイミングＪ３でサンプリングトランジスタＴ１とスイッチングトランジスタＴ４がオンする。この時電源電位は引き続きＶｓｓで信号線ＳＬは所定の固定電位Ｖｏｆｓになっている。サンプリングトランジスタＴ１がオンすることでドライブトランジスタＴ５のゲートＧには固定電位Ｖｏｆｓが書き込まれる。またスイッチングトランジスタＴ４がオンすることで、ドライブトランジスタＴ５のソースＳはＶｓｓまで低下する。
　【００４３】
　この後タイミングＪ４で電源電圧がＶｓｓからＶｃｃに切換る。これによりドライブトランジスタＴ５から電流が画素容量Ｃ１に流れ込み、ソースＳの電位が上昇し始める。なおこの時点で発光素子ＥＬは逆バイアス状態にあるため、発光しない。ドライブトランジスタＴ５のゲートＧ／ソースＳ間電圧が丁度ＶｔｈになったところでドライブトランジスタＴ５がカットオフする。よって閾電圧Ｖｔｈに相当する電圧が画素容量Ｃ１に書き込まれる。
　【００４４】
　この後タイミングＪ５でスイッチングトランジスタＴ４がオフした後タイミングＪ６で信号線ＳＬが固定電位Ｖｏｆｓから信号電位Ｖｓｉｇに切換る。この時サンプリングトランジスタＴ１は引き続きオン状態なので、信号電位Ｖｓｉｇが閾電圧Ｖｔｈに足し込まれる形で画素容量Ｃ１に書き込まれる。タイミングＪ７でサンプリングトランジスタＴ１がオフし、信号書き込み動作が完了する。この後タイミングＪ８でスイッチングトランジスタＴ４がオンし、発光期間に入る。
　【００４５】
　以下図１６〜図２１を参照して、図１４及び図１５に示した本発明にかかる画素回路の動作を詳細に説明する。まず、発光素子ＥＬの発光状態は図１６に示すようにスイッチングトランジスタＴ４のみがオンした状態である。この時ドライブトランジスタＴ５は飽和領域で動作するように設計されているため、発光素子ＥＬに流れる電流値はドライブトランジスタＴ５のゲート／ソース間電圧Ｖｇｓに応じて特性式１に表される値をとる。
　【００４６】
　次に非発光期間においてスイッチングトランジスタＴ４をオフする（図１７）。スイッチングトランジスタＴ４をオフすることで電源電圧からカソードに電流が供給されなくなるので発光素子ＥＬは消光し、ドライブトランジスタＴ５のソース電圧はカソード電圧Ｖｃａｔと発光素子ＥＬの閾値電圧Ｖｔｈｅｌの和、つまりＶｃａｔ＋Ｖｔｈｅｌという値となる。
　【００４７】
　その後電源電圧をＶｓｓ、信号電圧をＶｏｆｓとしてサンプリングトランジスタＴ１、スイッチングトランジスタＴ４をオンする（図１８）。サンプリングトランジスタＴ１をオンすることでドライブトランジスタＴ５のゲート電圧はＶｏｆｓという値に充電される。また、ＶｓｓがＶｃａｔ＋Ｖｔｈｅｌよりも小さいので、図中Ａ点がドライブトランジスタＴ５のソース電位となり、Ｂ点はドレインとなる。またＶｏｆｓ−ＶｓｓがドライブトランジスタＴ５の閾値電圧Ｖｔｈよりも大きいので、電流は図のように流れＢ点の電位はＶｓｓという値に充電される。ここでＶｓｓがカソード電圧Ｖｃａｔと発光素子ＥＬの閾値電圧Ｖｔｈｅｌの和Ｖｃａｔ＋Ｖｔｈｅｌよりも小さいので、つまりＶｓｓ≦Ｖｔｈｅｌ＋Ｖｃａｔであるので、発光素子ＥＬは発光することはない。
　【００４８】
　この状態で更に電源電圧をＶｃｃとする（図１９）。この動作で図中Ｂ点は再びドライブトランジスタＴ５のソース電圧、Ａ点はドレイン電圧となる。発光素子ＥＬの等価回路は図に示されるようにダイオードＴｅｌと容量Ｃｅｌで表されるため、Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌ（発光素子ＥＬのリーク電流がドライブトランジスタＴ５に流れる電流よりもかなり小さい）である限り、ドライブトランジスタＴ５の電流は画素容量Ｃ１と発光素子容量Ｃｅｌを充電するために使われる。この時Ｖｅｌは時間と共に上昇して行く。一定時間経過後、ドライブトランジスタＴ５のゲート／ソース間電圧はＶｔｈという値をとる。この時、Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ≦Ｖｃａｔ＋Ｖｔｈｅｌとなっている。
　【００４９】
　一定時間経過後スイッチングトランジスタＴ４をオフし、次に信号線をＶｓｉｇとしてドライブトランジスタＴ５のゲートに所望の信号電圧を書き込む（図２０）。この時、ドライブトランジスタＴ５のゲート／ソース間電圧は画素容量Ｃ１、発光素子ＥＬの寄生容量Ｃｅｌ、トランジスタＴ５の寄生容量Ｃ２によって先の式２のように決定される。しかし、発光素子容量Ｃｅｌは画素容量Ｃ１や寄生容量Ｃ２に比べて大きいためにドライブトランジスタＴ５のゲート／ソース間電圧ＶｇｓはほぼＶｓｉｇ＋Ｖｔｈとなる。
　【００５０】
　書き込みが終了した後にサンプリングトランジスタＴ１をオフ、スイッチングトランジスタＴ４をオンとしてドライブトランジスタのドレイン電圧を電源電圧Ｖｃｃまで上昇させる。ドライブトランジスタＴ５のゲート／ソース間電圧は一定であるのでドライブトランジスタＴ５は一定電流Ｉｄｓ’’を発光素子ＥＬに流し、Ｖｅｌは発光素子ＥＬにＩｄｓ’’という電流が流れる電圧Ｖｘまで上昇し、発光素子ＥＬは発光する（図２１）。」
　
（キ）段落００５２
「【００５２】
　本発明の変形例を図２２に示す。本変形例では上記実施形態とスイッチングトランジスタＴ４の動作タイミングが異なっている。本変形例ではスイッチングトランジスタＴ４の立ち上がり時間分だけ閾値補正期間のマージンを延ばすことができる。」
　
イ．刊行物１に記載された事項
（ア）刊行物１には、アクティブマトリクス型の表示装置が記載されている（段落０００１）。
　
（イ）表示装置は、行状に配された第１走査線ＷＳ及び第２走査線ＤＳと、列状に配された信号線ＳＬと、第１走査線ＷＳ及び第２走査線ＤＳと信号線ＳＬとが交差する部分に配された行列状の画素回路２とからなる画素アレイ部１を含む（段落００３７）。
　
（ウ）表示装置は、第２走査線ＤＳに制御信号ＤＳを供給し、順次行毎に画素回路２を走査するドライブスキャナ５を含む（段落００３７）。
　
（エ）表示装置は、第１走査線ＷＳ及び第２走査線ＤＳと平行して配された電源ラインＶＬを、第１走査線ＷＳ及び第２走査線ＤＳと同様に走査して各画素回路２に電位Ｖｃｃ、Ｖｓｓを供給する電源ラインスキャナ９を含む（段落００３９）。
　ここで、第２走査線ＤＳの走査は、順次行毎の走査であり（上記（ウ））、第１走査線ＷＳの走査も、順次行毎の走査である（下記（オ））。したがって、電源ラインＶＬの走査も、順次行毎の走査である。
　
（オ）表示装置は、第１走査線ＷＳに制御信号ＷＳを供給し、順次行毎に画素回路２を走査するライトスキャナ４を含む（段落００３７）。
　
（カ）表示装置は、信号線ＳＬに映像信号Ｓｉｇを供給する水平セレクタ３を含む（段落００３７）。
　
（キ）画素回路２は、サンプリングトランジスタＴ１、ドライブトランジスタＴ５、スイッチングトランジスタＴ４、発光素子ＥＬ、及び画素容量Ｃ１を含む（段落００３７）。
　これらの素子の具体的な接続関係は、図１４に記載され（段落００３６）、また、段落００３７にも記載されている。
　段落００１６に記載されたＮチャネル型及びＰチャネル型の薄膜トランジスタについての説明及び図２に記載された回路図に用いられている記号と、図１４に記載された回路図に用いられている記号とを照らし合わせると、サンプリングトランジスタＴ１、ドライブトランジスタＴ５、及びスイッチングトランジスタＴ４は、いずれもＮチャネル型の薄膜トランジスタであることが明らかである。
　発光素子ＥＬは、例えば有機ＥＬ素子である（段落０００１）。
　
（ク）表示装置は、図２２に記載されたタイミングチャートに従って動作する（段落００５２）。すなわち、表示装置は、補正のための準備期間（タイミングＪ１〜Ｊ４）、閾値キャンセル期間（タイミングＪ４〜Ｊ５）、信号書き込み期間（タイミングＪ６〜Ｊ７）、及び発光期間（タイミングＪ８〜Ｊ１）を繰り返すことで動作する（段落００４１）。
　
（ケ）補正のための準備期間の前半（タイミングＪ１〜Ｊ３）では、サンプリングトランジスタＴ１がオフ、スイッチングトランジスタＴ４がオン、電源ラインＶＬが低電位Ｖｓｓ、信号線ＳＬが固定電位Ｖｏｆｓに保持される（段落００４２及び００５２並びに図２２）。
　
（コ）補正のための準備期間の後半（タイミングＪ３〜Ｊ４）では、サンプリングトランジスタＴ１がオンに切り換えられ、スイッチングトランジスタＴ４がオン、電源ラインＶＬが低電位Ｖｓｓ、信号線ＳＬが固定電位Ｖｏｆｓに保持される（段落００４２及び００５２並びに図２２）。
　このとき、低電位Ｖｓｓは、ドライブトランジスタＴ５のソース電圧となり、固定電位Ｖｏｆｓから低電位Ｖｓｓを引いた値（Ｖｏｆｓ−Ｖｓｓ）は、ドライブトランジスタＴ５の閾値電圧Ｖｔｈより大きい（段落００４７及び図１８）。
　
（サ）閾値キャンセル期間（タイミングＪ４〜Ｊ５）では、サンプリングトランジスタＴ１がオン、スイッチングトランジスタＴ４がオン、電源ラインＶＬが高電位Ｖｃｃ、信号線ＳＬが固定電位Ｖｏｆｓに保持される（段落００４３及び図２２）。
　このとき、高電位Ｖｃｃは、ドライブトランジスタＴ５のドレイン電圧となる（段落００４８及び図１９）。
　
（シ）信号書き込み期間（タイミングＪ６〜Ｊ７）では、サンプリングトランジスタＴ１がオン、スイッチングトランジスタＴ４がオフ、電源ラインＶＬが高電位Ｖｃｃに保持され、信号線ＳＬに信号電位Ｖｓｉｇが供給される（段落００４４及び００４９並びに図２０）。
　
（ス）発光期間（タイミングＪ８〜Ｊ１）では、サンプリングトランジスタＴ１がオフ、スイッチングトランジスタＴ４がオン、電源ラインＶＬが高電位Ｖｃｃに保持され、発光素子ＥＬが発光する（段落００４４及び００５０並びに図２１）。
　
ウ．刊行物１に記載された発明（引用発明１）
　上記イ．（ア）から（ス）までの事項を総合すると、刊行物１には、以下の発明（以下、「引用発明１」という。）が記載されている。
　
「行状に配された第１走査線ＷＳ及び第２走査線ＤＳと、列状に配された信号線ＳＬと、第１走査線ＷＳ及び第２走査線ＤＳと信号線ＳＬとが交差する部分に配された行列状の画素回路２とからなる画素アレイ部１と、
　第２走査線ＤＳに制御信号ＤＳを供給し、順次行毎に画素回路２を走査するドライブスキャナ５と、
　第１走査線ＷＳ及び第２走査線ＤＳと平行して配された電源ラインＶＬを順次行毎に走査して各画素回路２に電位Ｖｃｃ、Ｖｓｓを供給する電源ラインスキャナ９と、
　第１走査線ＷＳに制御信号ＷＳを供給し、順次行毎に画素回路２を走査するライトスキャナ４と、
　信号線ＳＬに映像信号Ｓｉｇを供給する水平セレクタ３と、
　を含み、
　画素回路２は、Ｎチャネル型薄膜トランジスタであるサンプリングトランジスタＴ１、Ｎチャネル型薄膜トランジスタであるドライブトランジスタＴ５、Ｎチャネル型薄膜トランジスタであるスイッチングトランジスタＴ４、有機ＥＬ素子である発光素子ＥＬ、及び画素容量Ｃ１を含み、
　サンプリングトランジスタＴ１は、第１走査線ＷＳから供給される制御信号ＷＳに応じて導通し、信号線ＳＬから供給された映像信号Ｓｉｇの信号電位Ｖｓｉｇを画素容量Ｃ１にサンプリングし、
　画素容量Ｃ１は、サンプリングされた映像信号Ｓｉｇの信号電位Ｖｓｉｇに応じてドライブトランジスタＴ５のゲートＧとソースＳ間に入力電圧Ｖｇｓを印加し、
　ドライブトランジスタＴ５は、入力電圧Ｖｇｓに応じた出力電流Ｉｄｓを発光素子ＥＬに供給し、
　発光素子ＥＬは、ドライブトランジスタＴ５のソースＳとカソード電位Ｖｃａｔの間に接続され、
　スイッチングトランジスタＴ４は、第２走査線ＤＳから供給される制御信号ＤＳに応じて導通し、ドライブトランジスタＴ５を電源ラインＶＬに接続する
　アクティブマトリクス型の表示装置であって、
　補正のための準備期間（タイミングＪ１〜Ｊ４）、閾値キャンセル期間（タイミングＪ４〜Ｊ５）、信号書き込み期間（タイミングＪ６〜Ｊ７）、及び発光期間（タイミングＪ８〜Ｊ１）を繰り返すことで動作し、
　補正のための準備期間の前半（タイミングＪ１〜Ｊ３）では、サンプリングトランジスタＴ１がオフ、スイッチングトランジスタＴ４がオン、電源ラインＶＬが低電位Ｖｓｓ、信号線ＳＬが固定電位Ｖｏｆｓに保持され、
　補正のための準備期間の後半（タイミングＪ３〜Ｊ４）では、サンプリングトランジスタＴ１がオンに切り換えられ、スイッチングトランジスタＴ４がオン、電源ラインＶＬが低電位Ｖｓｓ、信号線ＳＬが固定電位Ｖｏｆｓに保持され、このとき、低電位Ｖｓｓは、ドライブトランジスタＴ５のソース電圧となり、固定電位Ｖｏｆｓから低電位Ｖｓｓを引いた値（Ｖｏｆｓ−Ｖｓｓ）は、ドライブトランジスタＴ５の閾値電圧Ｖｔｈより大きく、
　閾値キャンセル期間（タイミングＪ４〜Ｊ５）では、サンプリングトランジスタＴ１がオン、スイッチングトランジスタＴ４がオン、電源ラインＶＬが高電位Ｖｃｃ、信号線ＳＬが固定電位Ｖｏｆｓに保持され、このとき、高電位Ｖｃｃは、ドライブトランジスタＴ５のドレイン電圧となり、
　信号書き込み期間（タイミングＪ６〜Ｊ７）では、サンプリングトランジスタＴ１がオン、スイッチングトランジスタＴ４がオフ、電源ラインＶＬが高電位Ｖｃｃに保持され、信号線ＳＬに信号電位Ｖｓｉｇが供給され、
　発光期間（タイミングＪ８〜Ｊ１）では、サンプリングトランジスタＴ１がオフ、スイッチングトランジスタＴ４がオン、電源ラインＶＬが高電位Ｖｃｃに保持され、発光素子ＥＬが発光する
　アクティブマトリクス型の表示装置。」
　
（２）刊行物２
ア．刊行物２の記載
　刊行物２には、以下の記載がある。
　
（ア）段落０００１から０００４まで
「【技術分野】
　【０００１】
　本明細書は、ディスプレイ用のピクセル回路に関する。
　【背景技術】
　【０００２】
　アクティブマトリクス型有機発光ダイオード（ＯＬＥＤ）ディスプレイは、ディスプレイのピクセルのロウとカラムを形成するピクセル回路の配列を含む。各ピクセル回路は、駆動トランジスタのような能動素子によって制御されるＯＬＥＤを含む。ＯＬＥＤは、電流が流れると発光する発光物質を含む。ピクセル回路は、ピクセルの所望の輝度を示す電圧レベルを蓄積するストレージ・キャパシタを含んでよい。駆動トランジスタは、ＯＬＥＤが所望の輝度レベルで作動するように、ストレージ・キャパシタに蓄積された電圧レベルに応じてＯＬＥＤに電流を供給する。
　【０００３】
　一般的に、アクティブマトリクス型ＯＬＥＤディスプレイには、バックライトがないので、ピクセルを点灯させる必要がある時にＯＬＥＤを駆動するために、駆動トランジスタがオンになる。一例では、アモルファスシリコンＴＦＴ（薄膜トランジスタ）が、駆動トランジスタとして使用される。動作電圧下でアモルファス・シリコンＴＦＴに電流を流すと、トランジスタに負荷がかかる傾向があり、ディスプレイの寿命を超えてトランジスタのしきい電圧を上昇させる。しきい電圧が上昇すると、トランジスタによって供給される電流が減少し、それにより、ＯＬＥＤの輝度が減少する。ピクセルが異なると、輝度履歴も異なる（ピクセルのいくつかは、他のピクセルよりも長時間オン状態になる）ので、しきい電圧のばらつきがディスプレイの明るさを不均一にし得る。
　【発明の開示】
　【発明が解決しようとする課題】
　【０００４】
　本発明の目的は、ピクセルごとの照明レベルが均一となるアクティブマトリクス型ＯＬＥＤディスプレイの駆動回路を提供することにある。」
　
（イ）段落００４２から００４７
「【発明を実施するための最良の形態】
　【００４２】
　図１を参照すると、アクティブマトリクス型のＯＬＥＤのピクセル回路１００は、ユーザーがアクティブマトリクス型ＯＬＥＤディスプレイ７００（図２８）のピクセルとして認識する光を発するＯＬＥＤ１０２を含む。ＯＬＥＤ１０２が発する光の輝度は、ＯＬＥＤ１０２を流れる電流Ｉによって決定され、ＮＭＯＳ駆動トランジスタＴ２によって供給される。電流Ｉは、トランジスタＴ２のしきい電圧（ＶＴＨ２）より多いゲート・ソース電圧の量によって決定される。トランジスタＴ２のしきい電圧は、ディスプレイを繰り返し使用後、経時変化し得る。ピクセル回路１００は、トランジスタＴ２を制御する電圧を蓄積するストレージ・キャパシタＣｓと、データライン１０４にキャパシタＣｓを接続するＮＭＯＳトランジスタを含む。データライン１０４は、ユーザー定義のピクセル輝度レベルを示すデータ電圧（ＶＤＡＴＡ）を供給する。ＯＬＥＤ１０２が、トランジスタＴ２のしきい電圧の変化に実質的には関係なく、ユーザー定義型の輝度レベルで光を発するように、ピクセル回路１００は、トランジスタＴ２のしきい電圧の変化を補償するように構成されている特殊な信号タイミングで動作する。
　【００４３】
　トランジスタＴ１及びＴ２及びキャパシタＣｓは、ディスプレイ制御装置７２０（図２８）のようなソースからデータライン１０４によって供給されるデータ電圧によって決定される電流レベルで電流ＩをＯＬＥＤ１０２に供給するデータサンプル電流ソース１２０（点線で囲まれた部分）を形成する。データ電圧は、ユーザー定義型のピクセル輝度を示すレベルを有する。キャパシタＣは、ノード“Ａ”及びノード“Ｂ”でそれぞれトランジスタＴ２のゲート１１６とソース１１８に接続される正極１１２と負極１１３を有する。トランジスタＴ２のしきい電圧は経時変化するが、（ＶＤＡＴＡ＋ＶＴＨ２）とほぼ等しい電圧レベルが、キャパシタＣｓ全体に設定される。Ｖｇｓは、トランジスタＴ２のゲート・ソース電圧を示すこととする。トランジスタＴ２（飽和領域で動作する際、すなわち、Ｖｄｓ＞Ｖｇｓ−Ｖｔの時には本質的にトランジスタＴ２）によって供給される電流Ｉは、（Ｖｇｓ−ＶＴＨ２）２に比例するので、電流ＩはＶＤＡＴＡ２に比例し、トランジスタＴ２のしきい電圧に左右されない。このように、しきい電圧は変化するが、照明の明るさは変化しない。
　【００４４】
　しきい電圧のばらつきは、異なる時間間隔でピクセル回路１００に印可される制御電圧を切換えることにより補償される。最初の時間間隔において、ＶＴＨ２より大きな電圧がキャパシタＣｓ全体に生じるように、キャパシタＣｓの正極１１２の電圧及びＯＬＥＤ１０２のカソード１１０の電圧が構成される。キャパシタＣｓ全体の電圧は、Ｖｃｓと表す。第２の時間間隔において、ＶｃｓがＶＴＨ２とほぼ同じになるように、トランジスタＴ２はキャパシタＣｓを放電する。第３の時間間隔において、キャパシタにＶＤＡＴＡとＶＴＨ２の合計とほぼ同じ電圧レベルを蓄積させるため、データ電圧（ＶＤＡＴＡ）がキャパシタＣｓに供給される。第４の時間間隔中に、トランジスタＴ２はＯＬＤＥ１０２にデータ電圧に比例する駆動電流を供給する。
　【００４５】
　トランジスタＴ１は、異なる時間間隔中に異なる作用を供給する。最初の時間間隔において、トランジスタＴ１は、ＶＴＨ２にほぼ等しい電圧レベルがキャパシタＣｓ全体に設定される際に、キャパシタＣｓの正極１１２をデータライン１０４に印加される基準電圧に接続するデータ参照型の電圧切換えトランジスタとして機能する。図１で示した例では、基準電圧はグランド電圧１２２である。別の時間間隔においては、トランジスタＴ１は、データ電圧がキャパシタＣｓに書き込まれ得るようにデータライン１０４に印可されるデータ電圧（ＶＤＡＴＡ）に正極１１２を接続する電圧サンプリングトランジスタとして機能する（すなわちＶＣＳがＶＴＨ２＋ＶＤＡＴＡになる）。
　【００４６】
　キャパシタＣｓは、トランジスタＴ１及びＴ２の寄生キャパシタンス（例えば、約５０ｆＦ）と比較すると大きく（例えば、約５００ｆＦ；１ｆＦ＝１０−１２ファラッド）設計されているが、ＯＬＥＤ１０２のキャパシタンス（例えば、約６ｐＦ）と比較すると小さく設計される。
　【００４７】
　アノード１１４からカソード１１０までで計測された電圧が開始電圧（ＶＯＮＳＥＴ）より大きい場合に、ＯＬＥＤ１０２が点灯する。カソード１１０は、共通の電流の戻りをもたらすために、ディスプレイ７００のすべてのピクセルに接続されるように作られている。アクティブマトリクス型のＯＬＥＤディスプレイが製造されると、アノード端子をそれぞれ有するデータサンプル電流ソース１２０の回路の配列全体に、ＯＬＥＤ層（例えば、ＯＬＥＤ１０２を形成する層）が配置される。カソード１１２は、多くの場合は透明な、酸化イリジウム錫（ＩＴＯ）のような導電する金属を、ＯＬＥＤ層上に堆積させることによって形成される。」
　
（ウ）段落００４８から００６１まで
「【００４８】
　図２を参照すると、タイミング図１３０は、画像のフレーム全体がディスプレイ７００上にリフレッシュされるフレーム周期ｔ−ｆｒａｍｅの間のピクセル回路１００の信号タイミングを示す。全てのピクセル回路は、フレーム周期ｔ−ｆｒａｍｅの間に新しいデータ電圧で書き込まれる。ディスプレイ７００は、１秒あたり６０フレームの画像を表示し得るので、フレーム周期は約１６．７ミリ秒であり得る。図２で示した例では、フレーム周期は４つのサブ周期、すなわち、初期化サブ周期１３２、“Ｖｔ書き込み”サブ周期１３４、データ書き込みサブ周期１３６、及び発光サブ周期１３８に分割される。初期化サブ周期１３２は、時間ｔ０から時間ｔ１までの短い期間（例えば、１０μｓ；１μｓ＝１０−６秒）にわたり、Ｖｔ書き込みサブ周期１３４は、時間ｔ１から時間ｔ３までの短い期間にわたり、データ書き込みサブ周期１３６は、時間ｔ３から時間ｔ５までの短い期間にわたり、発光サブ周期１３８は、時間ｔ５から時間ｔ６までの短い期間にわたる。
　【００４９】
　タイミング図１３０は、データライン１０４、ローライン１０６、カソード（ＶＣＡ）、キャパシタ（ＶＣＳ）、ＯＬＥＤ１０２（ＶＯＬＥＤ）、ＯＬＥＤ１０２の輝度レベル、及び“ＳＷ”制御信号の信号タイミングを示す。データライン１０４は、基準電圧とキャパシタＣｓに書き込まれるデータ電圧を提供する。ローライン１０６は、トランジスタＴ１のオン／オフ状態を制御し、それにより、ノードＡがデータライン１０４に接続されるかどうかを決定する。ＶＣＡは、ＯＬＥＤ１０２のカソード１１０の電圧レベルを表す。ＶＯＬＥＤは、ＯＬＥＤ１０２全体の電圧を表し、アノード１１４とカソード１１０との間の電圧差である。ＳＷ信号は、ピクセル回路１０４には使用されないが、データ電圧がキャパシタＣｓに書き込まれる際に駆動トランジスタをオフにするために、後述の他のピクセル回路で使用される。
　【００５０】
　データライン１０４、ローライン１０６、ＶＣＡ、及びＳＷ信号の電圧レベルは、データドライバ７１２及びゲートドライバ７１０と連携してディスプレイ制御装置７２０によって制御される（図２８）。
　【００５１】
　ＶＴＨ２が後でキャパシタＣｓに書き込むことができるように、初期化サブ周期１３２の間、キャパシタＣｓの正極１１２及び負極１１３の電圧は、初期値に設定される。Ｖｔ書き込みサブ周期１３４の間、ＶＴＨ２にほぼ等しい電圧レベルがキャパシタＣｓ全体に設定される。データ書き込みサブ周期１３６の間、ピクセル輝度を示すデータ電圧（ＶＤＡＴＡ）が、キャパシタＣｓに書き込まれる。すなわち、ＶＤＡＴＡ＋ＶＴＨ２に等しい電圧が、キャパシタＣｓ全体に蓄積される。発光サブ周期１３８の間、ＯＬＥＤ１０２を駆動させるために、トランジスタＴ２はオンにされ、データ電圧によって指定されたピクセル輝度でＯＬＥＤ１０２を点灯させる。
　【００５２】
　時間ｔ０で、データドライブ７１２（図２８）のうちの一つが、データライン１０４に、基準電圧（図示した例では０ボルト）を供給する。トランジスタＴ１をオンにするため、ローライン１０６は、２０ボルトの高さの電圧まで引き上げられる（１４０）。カソード１１０は、−２０ボルトまで引き下げられる（１４２）。キャパシタＣｓ及びＯＬＥＤ１０２全体の電圧降下は、２０ボルトである。一例として、キャパシタＣｓ全体の電圧を１３ボルト、ＯＬＥＤ１０２全体の電圧を７ボルトにしてもよい（ＯＬＥＤがオンになる）。
　【００５３】
　初期化サブ周期１３２の間、ディスプレイ７００の全てのＯＬＥＤ１０２が発光（１４４）しても良い。一例では、初期化サブ周期１３２は、連続する各フレーム周期の最初に繰り返される。ディスプレイ７００がハイコントラストとなり得るように、初期化サブ周期１３２は短時間維持される。時間経過ごとの平均輝度は、初期照明に影響される。別の例においては、初期化サブ周期１３２の信号タイミングは、ディスプレイ７００の始動の際の最初のフレーム周期の初めに使用されるが、後のフレーム周期で繰り返されることはない。この場合、観察された輝度は、見ている人には、ディスプレイの始動プロセスの一部と受け止められるので、初期化サブ周期１３２はもっと長くてもよい。
　【００５４】
　時間ｔ１の時に、ローライン１０４は−２０Ｖにまで下がる（１４６）。カソード１１０の電圧は、＋１０Ｖに変わる（１４８）。ＯＬＥＤ１０２及びキャパシタＣｓのキャパシタンスが高いので、ノードＡ及びノードＢの電圧が３０Ｖずつ高くなり、それぞれ、約＋３０Ｖ及び＋１７Ｖになる。トランジスタＴ２は、グランド電圧に対して高いゲート電圧を有するので、トランジスタＴ２がオンになる。−１０Ｖの電圧がＯＬＥＤ全体に設定され、キャパシタＣｓ全体に＋１３Ｖの電圧が維持される。
　【００５５】
　時間ｔ２の時に、ローライン１０６が再び＋２０Ｖにまで高くなり（１５０）、一方、カソード１１０の電圧はグランド電圧（０Ｖ）になる（１５２）。トランジスタＴ２は、（アノード１１４に接続された）ノードＢの電圧が−ＶＴＨ２となるまでキャパシタＣｓを放電しながら、ＯＬＥＤ１０２のキャパシタンスを充電（放電）し、その結果、Ｖｃｓが＋ＶＴＨ２に落ち着くことなる。
　【００５６】
　時間ｔ３の時に、ローライン１０６は、−２０Ｖにまで低くなり（１０６）、トランジスタＴ１がオフになり、それにより、ノードＡが仮想グランド電圧になる。つまり、ノードＡは、トランジスタＴ１がオフになった直後に、グランド電圧になる。
　【００５７】
　時間ｔ３〜ｔ５の間に、データドライバ７１２の１つが、所望のピクセル輝度を示す電圧レベルを有するデータ電圧（１５６）を、データライン１０４に提供する。データ電圧は０〜１０Ｖのレベルを有する。
　【００５８】
　時間ｔ４で、カソード１１０の電圧は０Ｖのまま、ローライン１０６が高くなり（１５８）、トランジスタＴ１がオンになり、それにより、データ電圧がノードＡを介してキャパシタＣｓに書き込まれる。データライン１０４は、ノードＡの電圧がＶＤＡＴＡに増加するように、キャパシタＣｓを充電する。キャパシタＣｓの充電中、ＯＬＥＤのキャパシタンスもわずかばかり充電される。時間ｔ４＋δｔの時のキャパシタ全体の電圧量の増加がＶＤＡＴＡとほぼ等しくなるように、例えば、ＶＤＡＴＡの９７％になるように、時間δｔは選択される。
　【００５９】
　時間ｔ５の時に、カソード１１０の電圧が−２０Ｖに切換えられる（１６２）。ＶｄｓがトランジスタＴ２のドレイン・ソース電圧である場合、Ｖｄｓ＞（Ｖｇｓ−ＶＴＨ２）であるので、トランジスタＴ２は、電流飽和モードで動作する。トランジスタＴ２及びＯＬＥＤ１０２を流れる電流Ｉは、例えば、おおよそ、
【数１】…（略）…
である。電流Ｉにより、例えば２０６ニットの輝度レベルでＯＬＥＤ１０２が点灯する（１６４）。データサンプル電流ソース１２０は、ＶＴＨ２とは関係のない電圧データから電流への伝達機能を実行する。
　【００６０】
　トランジスタＴ２がアモルファスシリコンを用いて実行すると、ＶＴＨ２は最初約２．５Ｖである。時間が経過すると、トランジスタＴ２を流れる電流が電気的ストレスを引き起こすので、しきい電圧が１０Ｖにまで上昇し得る。キャパシタＣｓにデータ電圧を充電する前に、ＶＴＨ２とほぼ等しい電圧レベルにまでキャパシタＣｓを充電することにより、データサンプル電流ソース１２０が、ＶＴＨ２とは実質的に無関係なデータライン１０４上のＶＤＡＴＡによって特定された輝度レベルでＯＬＥＤ１０２を点灯させる電流Ｉを提供する。
　【００６１】
　タイミング図１３０の信号タイミングは、ディスプレイ７００の全てのピクセル回路１００に使用される。書き込みＶｔサブ期間１３４の間、駆動トランジスタのしきい電圧が、全てのピクセル回路１００の対応するキャパシタに書き込まれる。全てのピクセル回路１００が、書き込みデータサブ期間１３６の間に、キャパシタに書きこまれた対応する輝度データを有する。発光サブ期間１３８の間、特定の輝度レベルでＯＬＥＤのすべてを駆動させるため、全てのピクセル回路１００の駆動トランジスタがオンにされる。」
　
（エ）段落００６２及び００６３
「【００６２】
　図３を参照すると、他の例であるピクセル回路２００には、データサンプル切換え電流ソース２０２（点線で囲まれた部分）とＯＬＥＤ１０２とが含まれる。データサンプル切換え電流ソース２０２には、データサンプル電流ソース１２０の回路素子と、トランジスタＴ２のグランド１２２とドレイン２０４間に連結されたＮＭＯＳトランジスタＴ３が含まれる。ピクセル回路２００の配列を用いて、ディスプレイ７００のようなアクティブマトリクス型ＯＬＥＤディスプレイが形成される。
　【００６３】
　また、タイミング図１３０の信号タイミングは、ピクセル回路１７０にも使用され得る。トランジスタＴ３は、配列の全てのピクセル回路に共通のＳＷ信号によって制御される。初期化サブ期間１３２及び書き込みＶｔサブ期間１３４の間、ＳＷ信号は、トランジスタＴ３をオンにするため、ロジック・ハイの電圧レベル（１６６）で維持され、トランジスタＴ２をピクセル回路１００で動作するのと同じように動作させる。時間ｔ３の時に、輝度データ（ＶＤＡＴＡ）がキャパシタＣｓに書き込まれる際にトランジスタＴ３をオフにするために、ＳＷ信号はロジック・ローの電圧レベル（１６８）にされる。トランジスタＴ３をオフにすることにより、輝度データがキャパシタＣｓに書き込まれる時に電流がトランジスタＴ２を流れないようにし、輝度データが書き込まれている間ＯＬＥＤ１０２全体の電圧の変化を最小にする。時間ｔ５の時に、発光サブ期間１３８の間電流がトランジスタＴ２及びＯＬＥＤ１０２を流れるように、ＳＷ信号は高く設定される（１７０）。」
　
（オ）段落０１５４から０１５９まで
「【０１５４】
　図２８を参照すると、アクティブマトリクス型ディスプレイ７００は、図１、３〜７、１５及び１７で示したようなピクセル回路のローとカラムを有するピクセル回路配列７０２を含む。ピクセル回路配列７０２のＯＬＥＤは、アクティブマトリクス型ディスプレイ７００の表示領域７０４（太線で囲まれた部分）を形成する。配列７０２のピクセル回路は、ローライン７０６及びデータライン７０８に接続される。ローライン７０６は、ロードライバ７１０によって制御され、データライン７０８は、データドライバ７１２によって制御される。ディスプレイ制御装置７２０は、タイミング信号を生成し、バス７１４を介してロードライバ７１０に送る。ディスプレイ制御装置７２０は、データ信号及びタイミング信号を生成し、バス７２６を介してデータドライバ７１２に送る。ディスプレイ制御装置７２０は、フレーム期間（１フレーム期間〜１６．６７ｍｓ）の約半分以内に配列７０２のピクセル回路にデータを送れるように十分な速度に設計される。ロードライバ７１０及びデータドライバ７１２は、市販のＬＣＤドライバを使用することができる。
　【０１５５】
　ディスプレイ制御装置７２０は、ＳＷ及びＲＳ（図示せず）制御信号とカソード電圧（ＶＣＡ）制御信号を生成する補助信号回路７２２を含む。ＶＣＡ信号は、配列７０２のピクセル回路におけるＯＬＥＤの陰極に接続される。ＳＷ制御信号は、図３〜５、７、１５、及び１７で示したピクセル回路に使用される。補助信号回路７２２は、図２、９、１６又は１８で示したタイミング図によると、ピクセル回路配列７０２で使用したピクセル回路の種類に応じて、ＳＷ信号及びＶＣＡ信号を生成する。補助信号回路７２２は、電圧信号Ｖ１，Ｖ２、及びＶ３を受け取る３つのＤＣ電圧供給コネクション７２４を有する。電圧信号Ｖ１，Ｖ２，及びＶ３は、ＳＷ信号及びＶＣＡ信号の異なる電圧レベルを供給する。
　【０１５６】
　ＳＷ及びＲＳ（図示せず）信号は、ピクセル回路の各カラム毎のカラムライン（例えば７１８）を用いて、ピクセル回路配列７０２全体に分布され得る。ＳＷ信号の分布配線は、アクティブマトリクスのバックプレーン上で信号の外部接続と一体化され得る。
　【０１５７】
　ＶＣＡ信号を分布するには二つの方法があり得る。一例では、ＶＣＡ信号は、ピクセル回路の各ロー（又は各カラム）毎のローライン（又はカラムライン）を用いて配列７０２のピクセル回路に分配される。別の例では、ＶＣＡ信号は、外部のエッジコネクションを有するＯＬＥＤ層の表示領域７０４を覆う酸化イリジウム錫（ＩＴＯ）の単一シートを用いて、配列７０２の全てのピクセル回路に分配される。したがって、各ＯＬＥＤのカソードは、ＩＴＯのシートに接続されて、外部のエッジコネクションを介してディスプレイ制御装置７２０に接続される。
　【０１５８】
　グランド基準電圧７３０は、ピクセル回路のロー毎のローライン（例えば、７３２）を用いて配列７０２のピクセル回路に接続される。グランド電圧の分配配線は、アクティブマトリクスのバックプレーン上で、一乃至複数の外部接続と一体化され得る。
　【０１５９】
　ディスプレイ７００では、表示領域７０４のピクセル領域７３４（点線で囲まれた部分には、隣接するローライン（又はグランドライン）と隣接するデータライン（又はＳＷ信号ライン）によって囲まれた領域が含まれる。」
　
イ．刊行物２に記載された事項
（ア）刊行物２には、アクティブマトリクス型ディスプレイ７００が記載されている（段落０１５４及び図２８）。
　
（イ）アクティブマトリクス型ディスプレイ７００は、ピクセル回路のローとカラムとを有するピクセル回路配列７０２を含み、ピクセル回路は、ローライン７０６及びデータライン７０８に接続される（段落０１５４）。ピクセル回路は、ＳＷ制御信号を供給するカラムライン７１８にも接続される（段落０１５６）。
　
（ウ）アクティブマトリクス型ディスプレイ７００は、ローライン７０６を制御するロードライバ７１０を含む（段落０１５４）。
　
（エ）アクティブマトリクス型ディスプレイ７００は、ＳＷ制御信号とカソード電圧ＶＣＡ制御信号とを生成する補助信号回路７２２を含む（段落０１５５）。
　
（オ）アクティブマトリクス型ディスプレイ７００は、データライン７０８を制御するデータドライバ７１２を含む（段落０１５４）。
　
（カ）ピクセル回路は、例えば図３に記載されたピクセル回路２００であり（段落０１５４）、ＮＭＯＳトランジスタＴ１、ＮＭＯＳ駆動トランジスタＴ２、ＮＭＯＳトランジスタＴ３、ＯＬＥＤ１０２、及びストレージ・キャパシタＣｓを含む（段落００４２及び００６２）。
　これらの素子の具体的な接続関係は、段落００４２、００４３、００６２及び００６３並びに図３に記載されている。
　
（キ）アクティブマトリクス型ディスプレイ７００は、図２に記載されたタイミング図１３０に従って動作する（段落００４８）。すなわち、アクティブマトリクス型ディスプレイ７００は、初期化サブ周期１３２、“Ｖｔ書き込み”サブ周期１３４、データ書き込みサブ周期１３６、及び発光サブ周期１３８を繰り返すことで動作し、これらの４つのサブ周期は、フレーム周期を構成する（段落００４８）。
　特に、発光サブ周期１３８では、ＳＷ制御信号がロジック・ハイの電圧レベルに設定されて（段落００６３）、全てのピクセル回路２００の駆動トランジスタＴ２がオンにされる（段落００６１）。
　
ウ．刊行物２に記載された発明（引用発明２）
　上記イ．（ア）から（キ）までの事項を総合すると、刊行物２には、以下の発明（以下、「引用発明２」という。）が記載されている。
　
「ローライン７０６、ＳＷ制御信号を供給するカラムライン７１８、及びピクセル輝度レベルを示すデータ電圧を供給するデータライン７０８に接続されたピクセル回路２００のローとカラムとを有するピクセル回路配列７０２と、
　カラムライン７１８に供給するＳＷ制御信号と、ピクセル回路に供給するカソード電圧ＶＣＡ制御信号とを生成する補助信号回路７２２と、
　ローライン７０６を制御するロードライバ７１０と、
　データライン７０８を制御するデータドライバ７１２と、
　を含み、
　ピクセル回路２００は、
　ＯＬＥＤ１０２と、
　ＯＬＥＤ１０２を流れる電流Ｉを供給するＮＭＯＳ駆動トランジスタＴ２と、
　ＮＭＯＳ駆動トランジスタＴ２のゲート１１６とソース１１８とに接続されて、ＮＭＯＳ駆動トランジスタＴ２を制御する電圧を蓄積するストレージ・キャパシタＣｓと、
　データライン１０４にストレージ・キャパシタＣｓを接続するＮＭＯＳトランジスタＴ１と、
　ＮＭＯＳ駆動トランジスタＴ２のグランド１２２とドレイン２０４との間に連結され、ＳＷ制御信号によって制御されるＮＭＯＳトランジスタＴ３と、
　を含み、
　フレーム周期を構成する初期化サブ周期１３２、“Ｖｔ書き込み”サブ周期１３４、データ書き込みサブ周期１３６、及び発光サブ周期１３８を繰り返すことで動作するアクティブマトリクス型ディスプレイ７００であって、
　発光サブ周期１３８では、ＳＷ制御信号がロジック・ハイの電圧レベルに設定されて、全てのピクセル回路２００の駆動トランジスタＴ２がオンにされる
　アクティブマトリクス型ディスプレイ７００。」
　
４．対比
　本件補正発明と引用発明１とを対比する。
　
（１）まず、本件補正発明の「第１トランジスタと、第２トランジスタと、第３トランジスタと、有機発光素子と、キャパシタと、が備えられて構成され」る「画素」と引用発明１の「画素回路２」とを対比すると、以下のとおりである。
　
ア．引用発明１の「第１走査線ＷＳ」、「第２走査線ＤＳ」、「信号線ＳＬ」、「サンプリングトランジスタＴ１」、「ドライブトランジスタＴ５」、「スイッチングトランジスタＴ４」、「有機ＥＬ素子である発光素子ＥＬ」、「画素容量Ｃ１」、「電源ラインＶＬ」及び「カソード電位Ｖｃａｔ」は、それぞれ本件補正発明の「走査線」、「制御線」、「データ線」、「第１トランジスタ」、「第２トランジスタ」、「第３トランジスタ」、「有機発光素子」、「キャパシタ」、「第１電源」及び「第２電源」に相当する。
　
イ．引用発明１の「サンプリングトランジスタＴ１は、第１走査線ＷＳから供給される制御信号ＷＳに応じて導通し」は、「サンプリングトランジスタＴ１」のゲートが「第１走査線ＷＳ」に接続されていることを意味する。
　そうすると、引用発明１は、本件補正発明の「前記第１トランジスタのゲート電極が前記走査線に接続され」に相当する構成を備える。
　
ウ．引用発明１の「サンプリングトランジスタＴ１は、…信号線ＳＬから供給された映像信号Ｓｉｇの信号電位Ｖｓｉｇを画素容量Ｃ１にサンプリングし」及び「画素容量Ｃ１は、サンプリングされた映像信号Ｓｉｇの信号電位Ｖｓｉｇに応じてドライブトランジスタＴ５のゲートＧとソースＳ間に入力電圧Ｖｇｓを印加し」は、「サンプリングトランジスタＴ１」が「信号線ＳＬ」と「ドライブトランジスタＴ５のゲートＧ」との間に接続されていることを意味する。
　そうすると、引用発明１は、本件補正発明の「前記第１トランジスタの第１電極が前記データ線に接続され、前記第１トランジスタの第２電極が第１ノードに接続され」及び「前記第２トランジスタのゲート電極が前記第１ノードに接続され」に相当する構成を備える。
　
エ．引用発明１の「ドライブトランジスタＴ５は、入力電圧Ｖｇｓに応じた出力電流Ｉｄｓを発光素子ＥＬに供給し」は、「ドライブトランジスタＴ５」が「発光素子ＥＬ」のアノードに接続されていることを意味する。
　そうすると、引用発明１は、本件補正発明の「前記第２トランジスタの第１電極が前記有機発光素子のアノード電極に接続され」に相当する構成を備える。
　
オ．引用発明１の「スイッチングトランジスタＴ４は、…ドライブトランジスタＴ５を電源ラインＶＬに接続する」は、「スイッチングトランジスタＴ４」が「ドライブトランジスタＴ５」と「電源ラインＶＬ」との間に接続されていることを意味する。
　そうすると、引用発明１は、本件補正発明の「前記第２トランジスタの第２電極が前記第３トランジスタの第１電極に接続され」及び「前記第３トランジスタの第２電極が前記第１電源に接続され」に相当する構成を備える。
　
カ．引用発明１の「スイッチングトランジスタＴ４は、第２走査線ＤＳから供給される制御信号ＤＳに応じて導通し」は、「スイッチングトランジスタＴ４」のゲートが「第２走査線ＤＳ」に接続されていることを意味する。
　そうすると、引用発明１は、本件補正発明の「前記第３トランジスタのゲート電極が前記制御線に接続され」に相当する構成を備える。
　
キ．引用発明１の「発光素子ＥＬは、ドライブトランジスタＴ５のソースＳとカソード電位Ｖｃａｔの間に接続され」は、「発光素子ＥＬ」のカソードが「カソード電位Ｖｃａｔ」に接続されていることを意味する。
　そうすると、引用発明１は、本件補正発明の「前記有機発光素子のカソード電極が第２電源に接続され」に相当する構成を備える。
　
ク．引用発明１の「画素容量Ｃ１は、サンプリングされた映像信号Ｓｉｇの信号電位Ｖｓｉｇに応じてドライブトランジスタＴ５のゲートＧとソースＳ間に入力電圧Ｖｇｓを印加し」は、「画素容量Ｃ１」が「ドライブトランジスタＴ５」の「ゲートＧ」と「ソースＳ」の間に接続されていることを意味する。
　そうすると、引用発明１は、本件補正発明の「前記キャパシタが前記第２トランジスタのゲート電極と前記第２トランジスタの第１電極との間に接続され」に相当する構成を備える。
　
ケ．上記ア．からク．までの相当関係を踏まえると、引用発明１の「画素回路２」は、本件補正発明の「画素」に相当する。
　
（２）次に、本件補正発明の動作と引用発明１の動作とを対比すると、以下のとおりである。
　
ア．引用発明１の「第１走査線ＷＳ」、「第２走査線ＤＳ」、「信号線ＳＬ」及び「電源ラインＶＬ」は、それぞれ本件補正発明の「走査線」、「制御線」、「データ線」及び「第１電源」に相当する（上記（１）ア．）。
　したがって、引用発明１の各線が供給する信号は、本件補正発明の各線が供給する信号に相当する。すなわち、引用発明１の「制御信号ＷＳ」、「制御信号ＤＳ」及び「映像信号Ｓｉｇ」は、本件補正発明の「走査信号」、「制御信号」及び「データ信号」に相当する。
　また、本件補正発明の「電源信号」は、「前記第１電源から印加される前記電源信号」であるから、引用発明１の「電源ラインＶＬ」から供給される「電位Ｖｃｃ、Ｖｓｓ」は、本件補正発明の「電源信号」に相当する。
　
イ．本件補正発明の「初期化期間」と引用発明１の「補正のための準備期間の後半（タイミングＪ３〜Ｊ４）」とを対比する。
　引用発明１の「電源ラインＶＬが低電位Ｖｓｓ…に保持され」は、本件補正発明の「前記電源信号がローレベルで印加され」に相当する。
　引用発明１の「サンプリングトランジスタＴ１がオンに切り換えられ」は、「Ｎチャネル型薄膜トランジスタであるサンプリングトランジスタＴ１」のゲートが接続された「第１走査線ＷＳ」（上記（１）イ．）に供給される「制御信号ＷＳ」が高電位であることを意味するから、本件補正発明の「前記走査信号…がハイレベルで印加され」に相当する。
　引用発明１の「スイッチングトランジスタＴ４がオン…に保持され」は、「Ｎチャネル型薄膜トランジスタであるスイッチングトランジスタＴ４」のゲートが接続された「第２走査線ＤＳ」（上記（１）カ．）に供給される「制御信号ＤＳ」が高電位であることを意味するから、本件補正発明の「前記制御信号がハイレベルで印加され」に相当する。
　以上のことをまとめると、引用発明１の「補正のための準備期間の後半（タイミングＪ３〜Ｊ４）では、サンプリングトランジスタＴ１がオンに切り換えられ、スイッチングトランジスタＴ４がオン、電源ラインＶＬが低電位Ｖｓｓ、信号線ＳＬが固定電位Ｖｏｆｓに保持され、」は、本件補正発明の「前記初期化期間では、前記電源信号がローレベルで印加され、前記走査信号および前記制御信号がハイレベルで印加され、」に相当する。
　
ウ．本件補正発明の「閾値電圧補償期間」と引用発明１の「閾値キャンセル期間（タイミングＪ４〜Ｊ５）」とを対比する。
　引用発明１の「電源ラインＶＬが高電位Ｖｃｃ…に保持され」は、本件補正発明の「前記電源信号…が…ハイレベルで印加され」に相当する。
　引用発明１の「サンプリングトランジスタＴ１がオン…に保持され」は、本件補正発明の「前記走査信号…が…ハイレベルで印加され」に相当する。
　引用発明１の「スイッチングトランジスタＴ４がオン…に保持され」は、本件補正発明の「制御信号が…ハイレベルで印加され」に相当する。
　以上のことをまとめると、引用発明１の「閾値キャンセル期間（タイミングＪ４〜Ｊ５）では、サンプリングトランジスタＴ１がオン、スイッチングトランジスタＴ４がオン、電源ラインＶＬが高電位Ｖｃｃ、信号線ＳＬが固定電位Ｖｏｆｓに保持され、」は、本件補正発明の「前記閾値電圧補償期間では、前記電源信号、前記走査信号及び制御信号がそれぞれハイレベルで印加され、」に相当する。
　
エ．本件補正発明の「発光期間」と引用発明１の「発光期間（タイミングＪ８〜Ｊ１）」とを対比する。
　引用発明１の「スイッチングトランジスタＴ４がオン…に保持され」は、本件補正発明の「前記制御信号…がハイレベルで印加され」に相当する。
　引用発明１の「電源ラインＶＬが高電位Ｖｃｃに保持され」は、本件補正発明の「前記電源信号がハイレベルで印加され」に相当する。
　引用発明１の「サンプリングトランジスタＴ１がオフ…に保持され」は、「Ｎチャネル型薄膜トランジスタであるサンプリングトランジスタＴ１」のゲートが接続された「第１走査線ＷＳ」（上記（１）イ．）に供給される「制御信号ＷＳ」が低電位であることを意味するから、本件補正発明の「前記走査信号がローレベルで印加され」に相当する。
　以上のことから、引用発明１の「発光期間（タイミングＪ８〜Ｊ１）では、サンプリングトランジスタＴ１がオフ、スイッチングトランジスタＴ４がオン、電源ラインＶＬが高電位Ｖｃｃに保持され、」は、本件補正発明の「前記発光期間では、前記制御信号及び前記電源信号がハイレベルで印加され、前記走査信号がローレベルで印加され、」に相当する。
　
オ．本件補正発明の「発光オフ期間」と引用発明１の「補正のための準備期間の前半（タイミングＪ１〜Ｊ３）」とを対比する。
　引用発明１の「電源ラインＶＬが低電位Ｖｓｓ…に保持され」は、本件補正発明の「前記電源信号がローレベルで印加される」に相当するから、引用発明１の「補正のための準備期間の前半（タイミングＪ１〜Ｊ３）では、サンプリングトランジスタＴ１がオフ、スイッチングトランジスタＴ４がオン、電源ラインＶＬが低電位Ｖｓｓ、信号線ＳＬが固定電位Ｖｏｆｓに保持され、」は、本件補正発明の「前記発光オフ期間では、前記電源信号がローレベルで印加される」に相当する。
　
カ．引用発明１の「補正のための準備期間の後半（タイミングＪ３〜Ｊ４）では、…電源ラインＶＬが低電位Ｖｓｓ、信号線ＳＬが固定電位Ｖｏｆｓに保持され、このとき、低電位Ｖｓｓは、ドライブトランジスタＴ５のソース電圧となり、固定電位Ｖｏｆｓから低電位Ｖｓｓを引いた値（Ｖｏｆｓ−Ｖｓｓ）は、ドライブトランジスタＴ５の閾値電圧Ｖｔｈより大きく」なるから、「電源ラインＶＬ」の「低電位Ｖｓｓ」は、「信号線ＳＬ」に供給される「固定電位Ｖｏｆｓ」より低い。
　一方、引用発明１の「閾値キャンセル期間（タイミングＪ４〜Ｊ５）では、…電源ラインＶＬが高電位Ｖｃｃ、信号線ＳＬが固定電位Ｖｏｆｓに保持され、このとき、高電位Ｖｃｃは、ドライブトランジスタＴ５のドレイン電圧となり」、したがって、「電源ラインＶＬ」の「高電位Ｖｃｃ」は、「信号線ＳＬ」に供給される「固定電位Ｖｏｆｓ」より高い。
　以上のことをまとめると、引用発明１の「電源ラインＶＬ」の電位は、「信号線ＳＬ」に供給される「固定電位Ｖｏｆｓ」より低い「低電位Ｖｓｓ」と、「信号線ＳＬ」に供給される「固定電位Ｖｏｆｓ」より高い「高電位Ｖｃｃ」とに切り換え可能である。
　これは、本件補正発明の「前記第１電源から印加される前記電源信号」が「前記データ線に印加される電圧よりも低いローレベルと、前記データ線に印加される電圧よりも高いハイレベルとに切換え可能であり」に相当する。
　
キ．引用発明１の「制御信号ＷＳ」は、高電位と低電位とに切り替え可能であり（上記イ．及びエ．）、これは、本件補正発明の「前記走査信号…は、ローレベルとハイレベルの電圧に切換え可能であり」に相当する。
　
ク．引用発明１の「スイッチングトランジスタＴ４がオン…に保持され」は、「制御信号ＤＳ」が高電位であることを意味する（上記イ．）。
　一方、引用発明１の「信号書き込み期間（タイミングＪ６〜Ｊ７）では、…スイッチングトランジスタＴ４がオフ…に保持され」、これは、「Ｎチャネル型薄膜トランジスタであるスイッチングトランジスタＴ４」のゲートが接続された「第２走査線ＤＳ」（上記（１）カ．）に供給される「制御信号ＤＳ」が低電位であることを意味する。
　すなわち、引用発明１の「制御信号ＤＳ」は、高電位と低電位とに切り替え可能であり、これは、本件補正発明の「前記制御信号は、ローレベルとハイレベルの電圧に切換え可能であり」に相当する。
　
ケ．上記ア．からク．までの相当関係を踏まえると、さらに以下のことが認められる。
　
（ア）引用発明１の「補正のための準備期間の後半（タイミングＪ３〜Ｊ４）」、「閾値キャンセル期間（タイミングＪ４〜Ｊ５）」及び「補正のための準備期間の前半（タイミングＪ１〜Ｊ３）」は、それぞれ本件補正発明の「前記画素部に印加された前記データ信号に対応する電圧をリセットする初期化期間」、「前記第２トランジスタの閾値電圧に対応する電圧を前記キャパシタに格納する閾値電圧補償期間」及び「前記画素部の各画素を発光オフさせる発光オフ期間」に相当する。
　
（イ）引用発明１の「サンプリングトランジスタＴ１がオフ、スイッチングトランジスタＴ４がオン、電源ラインＶＬが高電位Ｖｃｃに保持され、発光素子ＥＬが発光する」「発光期間（タイミングＪ８〜Ｊ１）」と、本件補正発明の「前記制御信号及び前記電源信号がハイレベルで印加され、前記走査信号がローレベルで印加され、これらの信号及び前記データ信号が前記画素部に備えられる全画素に対して同時に一括して提供され」、「前記画素部の各画素を発光させる発光期間」とは、「前記制御信号及び前記電源信号がハイレベルで印加され、前記走査信号がローレベルで印加され」、「前記画素部の各画素を発光させる発光期間」である点で共通する。
　
コ．引用発明１の「画素回路２」において、「サンプリングトランジスタＴ１」が「第１走査線ＷＳから供給される制御信号ＷＳに応じて導通し、信号線ＳＬから供給された映像信号Ｓｉｇの信号電位Ｖｓｉｇを画素容量Ｃ１にサンプリング」することを踏まえると、引用発明１の「サンプリングトランジスタＴ１がオン、スイッチングトランジスタＴ４がオフ、電源ラインＶＬが高電位Ｖｃｃに保持され、信号線ＳＬに信号電位Ｖｓｉｇが供給され」る「信号書き込み期間（タイミングＪ６〜Ｊ７）」は、本件補正発明の「前記走査線に前記走査信号を順次印加することで前記データ信号及び前記閾値電圧を反映した電圧を前記キャパシタに印加する走査期間」に相当する。
　
サ．引用発明１は、「補正のための準備期間（タイミングＪ１〜Ｊ４）、閾値キャンセル期間（タイミングＪ４〜Ｊ５）、信号書き込み期間（タイミングＪ６〜Ｊ７）、及び発光期間（タイミングＪ８〜Ｊ１）を繰り返すことで動作」する「アクティブマトリクス型の表示装置」であるから、これらの期間が１フレーム期間を構成することは、明らかである。
　したがって、引用発明１は、本件補正発明の「前記１フレーム期間は、前記画素部に印加された前記データ信号に対応する電圧をリセットする初期化期間と、前記第２トランジスタの閾値電圧に対応する電圧を前記キャパシタに格納する閾値電圧補償期間と、前記走査線に前記走査信号を順次印加することで前記データ信号及び前記閾値電圧を反映した電圧を前記キャパシタに印加する走査期間と、前記画素部の各画素を発光させる発光期間と、前記画素部の各画素を発光オフさせる発光オフ期間と、を含み、」に相当する構成を備える。
　
（３）上記（１）及び（２）の相当関係を踏まえて、さらに本件補正発明と引用発明１とを対比すると、以下のとおりである。
　
ア．引用発明１の「行状に配された第１走査線ＷＳ及び第２走査線ＤＳと、列状に配された信号線ＳＬと、第１走査線ＷＳ及び第２走査線ＤＳと信号線ＳＬとが交差する部分に配された行列状の画素回路２とからなる画素アレイ部１」は、本件補正発明の「走査線、制御線、及びデータ線に接続された画素を備える画素部」に相当する。
　
イ．引用発明１の「第２走査線ＤＳに制御信号ＤＳを供給し、順次行毎に画素回路２を走査するドライブスキャナ５」と、本件補正発明の「前記制御線を介して各画素に制御信号を提供する制御線駆動部」とは、「前記制御線を介して各画素に制御信号を提供する制御線駆動部」である点で共通する。
　
ウ．引用発明１の「第１走査線ＷＳ及び第２走査線ＤＳと平行して配された電源ラインＶＬを順次行毎に走査して各画素回路２に電位Ｖｃｃ、Ｖｓｓを供給する電源ラインスキャナ９」と、本件補正発明の「１フレーム期間において前記制御信号と異なる電圧値の電源信号を前記画素部の各画素に印加する電源駆動部」とは、「１フレーム期間において前記制御信号と異なる電圧値の電源信号を前記画素部の各画素に印加する電源駆動部」である点で共通する。
　
エ．引用発明１の「第１走査線ＷＳに制御信号ＷＳを供給し、順次行毎に画素回路２を走査するライトスキャナ４」と、本件補正発明の「前記走査線を介して各画素に走査信号を提供する走査駆動部」とは、「前記走査線を介して各画素に走査信号を提供する走査駆動部」である点で共通する。
　
オ．引用発明１の「信号線ＳＬに映像信号Ｓｉｇを供給する水平セレクタ３」は、本件補正発明の「前記データ線を介して各画素にデータ信号を提供するデータ駆動部」に相当する。
　
カ．引用発明１は、「補正のための準備期間（タイミングＪ１〜Ｊ４）、閾値キャンセル期間（タイミングＪ４〜Ｊ５）、信号書き込み期間（タイミングＪ６〜Ｊ７）、及び発光期間（タイミングＪ８〜Ｊ１）を繰り返すことで動作」する「アクティブマトリクス型ディスプレイ」であるから、「画素アレイ部１」、「ドライブスキャナ５」、「電源ラインスキャナ９」、「ライトスキャナ４」及び「水平セレクタ３」の動作を制御する制御部を含むことが明らかである。
　すなわち、引用発明１は、本件補正発明の「前記制御線駆動部、電源駆動部、走査駆動部、及びデータ駆動部を制御するタイミング制御部」に相当する構成を備える。
　
キ．引用発明１の「アクティブマトリクス型ディスプレイ」は、本件補正発明の「有機電界発光表示装置」に相当する。
　
（４）以上のことをまとめると、本件補正発明と引用発明１との一致点及び相違点は、以下のとおりである。
　
（一致点）
「走査線、制御線、及びデータ線に接続された画素を備える画素部と、
　前記制御線を介して各画素に制御信号を提供する制御線駆動部と、
　１フレーム期間において前記制御信号と異なる電圧値の電源信号を前記画素部の各画素に印加する電源駆動部と、
　前記走査線を介して各画素に走査信号を提供する走査駆動部と、
　前記データ線を介して各画素にデータ信号を提供するデータ駆動部と、
　前記制御線駆動部、電源駆動部、走査駆動部、及びデータ駆動部を制御するタイミング制御部と、
　が備えられ、
　前記各画素は、第１トランジスタと、第２トランジスタと、第３トランジスタと、有機発光素子と、キャパシタと、が備えられて構成され、
　前記第１トランジスタのゲート電極が前記走査線に接続され、前記第１トランジスタの第１電極が前記データ線に接続され、前記第１トランジスタの第２電極が第１ノードに接続され、
　前記第２トランジスタのゲート電極が前記第１ノードに接続され、前記第２トランジスタの第１電極が前記有機発光素子のアノード電極に接続され、前記第２トランジスタの第２電極が前記第３トランジスタの第１電極に接続され、
　前記第３トランジスタのゲート電極が前記制御線に接続され、前記第３トランジスタの第２電極が前記第１電源に接続され、
　前記有機発光素子のカソード電極が第２電源に接続され、
　前記キャパシタが前記第２トランジスタのゲート電極と前記第２トランジスタの第１電極との間に接続され、
　前記電源駆動部は、前記第１電源から印加される前記電源信号を、前記データ線に印加される電圧よりも低いローレベルと、前記データ線に印加される電圧よりも高いハイレベルとに切換え可能であり、
　前記走査信号及び前記制御信号は、ローレベルとハイレベルの電圧に切換え可能であり、
　前記１フレーム期間は、前記画素部に印加された前記データ信号に対応する電圧をリセットする初期化期間と、前記第２トランジスタの閾値電圧に対応する電圧を前記キャパシタに格納する閾値電圧補償期間と、前記走査線に前記走査信号を順次印加することで前記データ信号及び前記閾値電圧を反映した電圧を前記キャパシタに印加する走査期間と、前記画素部の各画素を発光させる発光期間と、前記画素部の各画素を発光オフさせる発光オフ期間と、を含み、
　前記初期化期間では、前記電源信号がローレベルで印加され、前記走査信号および前記制御信号がハイレベルで印加され、
　前記閾値電圧補償期間では、前記電源信号、前記走査信号及び制御信号がそれぞれハイレベルで印加され、
　前記発光期間では、前記制御信号及び前記電源信号がハイレベルで印加され、前記走査信号がローレベルで印加され、
　前記発光オフ期間では、前記電源信号がローレベルで印加されることを特徴とする有機電界発光表示装置。」
　
（相違点１）
　本件補正発明の「前記発光期間」では、「これらの信号」（すなわち、「前記制御信号」、「前記電源信号」及び「前記走査信号」）と「前記データ信号」とが「前記画素部に備えられる全画素に対して同時に一括して提供され」るのに対し、引用発明１の「発光期間（タイミングＪ８〜Ｊ１）」では、引用発明１の「ドライブスキャナ５」、「電源ラインスキャナ９」及び「ライトスキャナ４」（それぞれ本件補正発明の「制御線駆動部」、「電源駆動部」及び「走査駆動部」に相当する。）が、いずれも「順次行毎に走査する」ものであるため、「制御信号ＤＳ」、「電位Ｖｃｃ、Ｖｓｓ」、「制御信号ＷＳ」及び「映像信号Ｓｉｇ」（それぞれ本件補正発明の「制御信号」、「電源信号」、「走査信号」及び「データ信号」に相当する。）が「画素アレイ部１」（本件補正発明の「画素部」に相当する。）の「画素回路２」（本件補正発明の「画素」に相当する。）に順次行毎に提供される点。
　
５．相違点１についての判断
（１）引用発明１は、「より重要な問題は、ポリシリコンなどの半導体薄膜で形成された薄膜トランジスタ（ＴＦＴ）は、個々のデバイス特性にばらつきがあることである。特に、閾電圧Ｖｔｈは一定ではなく、各画素毎にばらつきがある。…各ドライブトランジスタの閾電圧Ｖｔｈがばらつくと、ゲート電圧Ｖｇｓが一定であっても、ドレイン電流Ｉｄｓにばらつきが生じ、画素毎に輝度がばらついてしまう為、画面のユニフォーミティを損なう。」（刊行物１、段落０００８）、「閾電圧のばらつきをキャンセルする機能（閾電圧補正機能）を組み込んだ従来の画素回路は構成が複雑であり、画素の微細化もしくは高精細化の障害になっていた。又従来の閾電圧補正機能を備えた画素回路は、構成素子数が比較的多いため歩留りの低下を招いていた。」（同、段落０００９）という従来技術の問題点に鑑み、「発光素子の経時劣化やドライブトランジスタの特性ばらつきを補正可能で、且つ画素回路の構成素子数を可能な限り少なくしたアクティブマトリクス型の表示装置及びその駆動方法を提供すること」を目的としている（同、段落００１０）。なお、「発光素子」は、具体的には有機ＥＬ素子である（同、段落０００１）。
　一方、引用発明２は、「アクティブマトリクス型ＯＬＥＤディスプレイ」について、「アモルファスシリコンＴＦＴ（薄膜トランジスタ）が、駆動トランジスタとして使用される。動作電圧下でアモルファス・シリコンＴＦＴに電流を流すと、トランジスタに負荷がかかる傾向があり、ディスプレイの寿命を超えてトランジスタのしきい電圧を上昇させる。しきい電圧が上昇すると、トランジスタによって供給される電流が減少し、それにより、ＯＬＥＤの輝度が減少する。ピクセルが異なると、輝度履歴も異なる（ピクセルのいくつかは、他のピクセルよりも長時間オン状態になる）ので、しきい電圧のばらつきがディスプレイの明るさを不均一にし得る。」（刊行物２、段落０００３）という従来技術の問題点に鑑み、「ピクセルごとの照明レベルが均一となるアクティブマトリクス型ＯＬＥＤディスプレイの駆動回路を提供すること」（同、段落０００４）を目的としている。
　したがって、引用発明１と引用発明２とは、ドライブトランジスタの特性ばらつき、具体的にはドライブトランジスタの閾電圧のばらつきを補正可能なアクティブマトリクス型の有機ＥＬ表示装置を提供するという目的が共通する。
　
（２）この目的を達成するために、引用発明１は、「信号書き込み期間（タイミングＪ６〜Ｊ７）」の前に「閾値キャンセル期間（タイミングＪ４〜Ｊ５）」を設けて、ドライブトランジスタの閾電圧のばらつきを補正している（刊行物１、段落００１４、００４３及び００４８）。
　一方、引用発明２は、「データ書き込みサブ周期１３６」の前に「“Ｖｔ書き込み”サブ周期１３４」を設けて、ドライブトランジスタの閾電圧のばらつきを補正している（刊行物２、段落００４４及び００５５）。
　したがって、引用発明１と引用発明２とは、ドライブトランジスタの閾電圧のばらつきを補正する手段も共通する。
　
（３）さらに、刊行物１の図１４に記載された「画素回路２」と、刊行物２の図３に記載された「ピクセル回路２００」との対比から明らかなように、引用発明１の「画素回路２」と引用発明２の「ピクセル回路２００」とは、画素回路を構成する素子及びそれらの接続関係が共通する。
　そうすると、画素回路の構成素子数を可能な限り少なくしたアクティブマトリクス型の表示装置を提供するという引用発明１の目的は、引用発明２においても達成されている。
　
（４）以上に述べたとおり、引用発明１と引用発明２とは、目的が共通し、また、その目的を達成するための手段も共通する。
　ところで、引用発明１の目的を達成することができる範囲で、引用発明１に変更を加えることは、当業者の通常の創作能力の発揮にすぎない。
　そして、引用発明１の目的は、ドライブトランジスタの閾電圧を補正することによって達成されるから、その後、「発光素子ＥＬ」をどのように発光させるかは、任意に決定することができると認められる。
　そうすると、引用発明１の目的を達成することができる範囲で、引用発明１に変更を加えようとする当業者にとって、引用発明１の「発光期間（タイミングＪ８〜Ｊ１）」の動作として、引用発明２の「発光サブ周期１３８では、ＳＷ制御信号がロジック・ハイの電圧レベルに設定されて、全てのピクセル回路２００の駆動トランジスタＴ２がオンにされる」構成を採用し、「ドライブスキャナ５」、「電源ラインスキャナ９」及び「ライトスキャナ４」の動作をそれに対応したものに変更することは、容易に思い付くことである。
　その結果、相違点１に係る構成が得られると認められる。
　
６．むすび
　以上のとおりであるから、本件補正発明は、刊行物１に記載された発明（引用発明１）と刊行物２に記載された発明（引用発明２）とに基づいて、当業者が容易に発明をすることができたものである。したがって、本件補正発明は、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本件出願に係る発明について
１．本件出願に係る発明
　本件補正は、上記のとおり却下されたので、本件出願の請求項１から１９までのそれぞれに係る発明は、本件補正前の特許請求の範囲の請求項１から１９までのそれぞれに記載された事項によって特定されるとおりのものである。ここで、請求項１及び２のそれぞれに係る発明は、以下のとおりのものである。
　
「【請求項１】
　走査線、制御線、及びデータ線に接続された画素を備える画素部と、
　前記制御線を介して各画素に制御信号を提供する制御線駆動部と、
　１フレーム期間において前記制御信号と異なる電圧値の電源信号を前記画素部の各画素に印加する電源駆動部と、
　が備えられ、
　前記各画素は、第１トランジスタと、第２トランジスタと、第３トランジスタと、有機発光素子と、キャパシタと、が備えられて構成され、
　前記第１トランジスタのゲート電極が前記走査線に接続され、前記第１トランジスタの第１電極が前記データ線に接続され、前記第１トランジスタの第２電極が第１ノードに接続され、
　前記第２トランジスタのゲート電極が前記第１ノードに接続され、前記第２トランジスタの第１電極が前記有機発光素子のアノード電極に接続され、前記第２トランジスタの第２電極が前記第３トランジスタの第１電極に接続され、
　前記第３トランジスタのゲート電極が前記制御線に接続され、前記第３トランジスタの第２電極が前記第１電源に接続され、
　前記有機発光素子のカソード電極が第２電源に接続され、
　前記キャパシタが前記第２トランジスタのゲート電極と前記第２トランジスタの第１電極との間に接続され、
　前記電源駆動部は、前記第１電源から印加される前記電源信号を、前記データ線に印加される電圧よりも低いローレベルと、前記データ線に印加される電圧よりも高いハイレベルとに切換え可能であり、
　前記制御信号及び前記電源信号は、前記画素部に備えられる全画素に対して同時に一括して提供されることを特徴とする有機電界発光表示装置。
　【請求項２】
　前記走査線を介して各画素に走査信号を提供する走査駆動部と、
　前記データ線を介して各画素にデータ信号を提供するデータ駆動部と、
　前記制御線駆動部、電源駆動部、走査駆動部、及びデータ駆動部を制御するタイミング制御部と、
　がさらに備えられることを特徴とする請求項１に記載の有機電界発光表示装置。」
　
　以下では、請求項１に係る発明を「本件発明１」といい、請求項２に係る発明を「本件発明２」という。
　
２．原査定の拒絶の理由
　本件発明１及び２に対する原査定の拒絶の理由は、概略以下のとおりである。
　
「本件発明１及び２は、本件出願前に日本国内又は外国において頒布された刊行物１及び２のそれぞれに記載された発明に基づいて、本件出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　刊行物１：特開２００７−１４８１２９号公報（前掲）
　　刊行物２：特開２００４−２９５１３１号公報（前掲）」
　
３．刊行物に記載された事項
　刊行物１に記載された発明（引用発明１）は、上記「第２」３．（１）ウ．に記載したとおりであり、刊行物２に記載された発明（引用発明２）は、上記「第２」３．（２）ウ．に記載したとおりである。
　
４．対比・判断
（１）本件発明２について
　上記「第２」１．（５）で述べたとおり、本件補正は、本件補正前の請求項２を請求項１とした上で、そこに記載された事項を限定して本件補正後の請求項１とする補正を含む。
　そうすると、本件発明２は、本件補正発明から、「前記１フレーム期間」が「初期化期間」、「閾値電圧補償期間」、「走査期間」、「発光期間」及び「発光オフ期間」を含む旨の限定と、「初期化期間」、「閾値電圧補償期間」、「走査期間」及び「発光オフ期間」における各信号のレベルについての限定とを省き（上記「第２」１．（３））、さらに、「前記制御信号及び前記電源信号」に加えて「前記走査信号」及び「前記データ信号」が提供される旨の限定と、それらが「前記画素部に備えられる全画素に対して同時に一括して提供される」時期について、「前記発光期間」である旨の限定と、その際の信号のレベルについて、「前記制御信号及び前記電源信号」が「ハイレベル」であり、「前記走査信号」が「ローレベル」である旨の限定とを省いたものである（上記「第２」１．（４））。
　そして、本件発明２の発明特定事項を全て含み、さらに上記の限定を含む本件補正発明は、上記「第２」４．から６．までに記載したとおり、刊行物１に記載された発明と刊行物２に記載された発明とに基づいて、当業者が容易に発明をすることができたものである。
　そうすると、本件発明２も同様に、刊行物１に記載された発明と刊行物２に記載された発明とに基づいて、当業者が容易に発明をすることができたものである。
　
（２）本件発明１について
　本件発明１は、本件発明２から、さらに、「前記走査線を介して各画素に走査信号を提供する走査駆動部と、前記データ線を介して各画素にデータ信号を提供するデータ駆動部と、前記制御線駆動部、電源駆動部、走査駆動部、及びデータ駆動部を制御するタイミング制御部と、がさらに備えられる」旨の限定を省いたものであるから、本件発明２と同様に、刊行物１に記載された発明と刊行物２に記載された発明とに基づいて、当業者が容易に発明をすることができたものである。
　
５．むすび
　以上のとおりであるから、本件発明１及び２は、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、他の請求項に係る発明について審理するまでもなく、本件出願は拒絶すべきものである。
　よって、結論のとおり審決する。