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　平成９年特許願第１１３６２６号「多重ビットメモリセルからデータを検出する装置及び方法」拒絶査定に対する審判事件［平成１０年３月６日出願公開、特開平１０−６４２８４］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯、本願発明
　本願は、平成９年４月１６日（パリ条約による優先権主張１９９６年６月２６日、韓国）の出願であって、その請求項３に係る発明は、平成１３年２月７日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項３に記載された次のとおりのものと認める。
　なお、平成１３年６月１５日付けの手続補正は、本審決と同日付けで却下された。
　「【請求項３】ｍ−ビットにプログラムされる多重ビットメモリセルのデータ検出方法において、
　２のｍ乗−１個の互いに異なる基準電圧を発生する第１ステップと、
　前記複数の基準電圧の中の中間の値の基準電圧を前記メモリセルの制御ゲートに印加し、前記メモリセルのドレイン電流を検出する第２ステップと、
　前記第２ステップの結果としてドレイン電流が検出されたとき“０”を、また検出されなかったとき“１”を最上位ビットのデータとして出力する第３ステップと、
　前記第２ステップでドレイン電流の検出の有無が検出された後、その有無に応じてその最初に印加された基準電圧より高い又は低い複数の基準電圧の中の中間値の基準電圧を前記メモリセルの制御ゲートに印加し、前記メモリセルのドレイン電流を検出する第４ステップと、
　前記第４ステップの結果としてドレイン電流が検出されたとき“０”を、また検出されなかったとき“１”を最上位ビットの次のビットのデータとして出力する第５ステップと、
　以後、複数の基準電圧が最後の１つになるまで第４ステップと第５ステップとを継続することを特徴とする多重ビットメモリセルのデータ検出方法。」（原文では、「２のｍ乗」は数字２の右肩に英小文字ｍを配して記載されている。）
　
２．引用例に記載された発明
　これに対して、原査定の拒絶の理由に引用された特開平７−２０１１８９号公報（以下、「引用例」という。）には、半導体記憶装置の読み出し方法に関して、
第４頁左欄第３４行〜同頁右欄第１１行に、
　「【００１８】【作用】本発明の半導体記憶装置の読み出し方法においては、まず、各メモリセルがとり得る記憶状態の集合を２つの部分集合に分け、現在の記憶状態がそのいずれの部分集合に属しているかを検出する。そして、現在の記憶状態が属している部分集合に対し、同様の手順を実行する。以下、同様にして、最終的に現在の記憶状態を読み出す。
【００１９】具体的には、各メモリセルがｎ個のしきい値Ｖｔｈ（１）〜Ｖｔｈ（ｎ）をとり得るとき、ｎ／２を越えない最大の整数をｍ１として、読み出したいメモリセルの制御ゲートに、まず、Ｖｔｈ（ｍ１）≦Ｖ１＜Ｖｔｈ（ｍ１＋１）の電圧Ｖ１を印加する。そして、この電圧Ｖ１を印加した状態でメモリセルの読み出し検出を行い、メモリセルが導通するか否かを検出する。このとき、メモリセルが導通した場合には、そのメモリセルのしきい値はＶｔｈ（１）〜Ｖｔｈ（ｍ１）のいずれかであるので、次に、ｎ／４を越えない最大の整数をｍ２として、そのメモリセルの制御ゲートにＶｔｈ（ｍ２）≦Ｖ２＜Ｖｔｈ（ｍ２＋１）の電圧Ｖ２を印加し、その導通状態を検出する。一方、電圧Ｖ１を印加したときに導通しなかった場合には、そのメモリセルのしきい値はＶｔｈ（ｍ１＋１）〜Ｖｔｈ（ｎ）のいずれかであるので、次に、３ｎ／４を越えない最大の整数をｍ３として、そのメモリセルの制御ゲートにＶｔｈ（ｍ３）≦Ｖ３＜Ｖｔｈ（ｍ３＋１）の電圧Ｖ３を印加して、導通状態を検出する。以下、同様の手順を繰り返して、最終的にそのメモリセルのしきい値を検出する。」と記載され、
第５頁右欄第１２行〜第６頁右欄第２行に、
　「【００３３】次に、本発明の第２の実施例を図３を参照して説明する。本実施例では、各メモリセルが、−１Ｖ、０Ｖ、１Ｖ、２Ｖ、３Ｖ、４Ｖ、５Ｖ及び６Ｖのいずれかのしきい値をとる。即ち、各メモリセルが３ビット（＝８値）の記憶容量を持つ。
【００３４】信号制御回路６は、まず、選択されたメモリセルの制御ゲートに２．５Ｖの電圧を印加するように電圧制御回路３に命令する。このとき、ドレインには５Ｖの電圧が印加されている（ステップＳ３１）。
【００３５】そして、選択メモリセルのドレイン−ソース間に電流が流れるか否かを、選択ビット線及びセンスアンプ５を通じて検出する（ステップＳ３２）。
【００３６】ステップＳ３２において、選択メモリセルのドレイン−ソース間に電流が流れた場合、即ち、選択メモリセルが導通した場合には、そのメモリセルのしきい値は−１Ｖ〜２Ｖのいずれかであるので、信号制御回路６は、次に、選択メモリセルの制御ゲートに０．５Ｖの電圧を印加するように電圧制御回路３に命令する（ステップＳ３３）。
【００３７】そして、選択メモリセルのドレイン−ソース間に電流が流れるか否かを検出する（ステップＳ３４）。
【００３８】ステップＳ３４において、選択メモリセルのドレイン−ソース間に電流が流れた場合には、そのメモリセルのしきい値は−１Ｖと０Ｖのいずれかであるので、信号制御回路６は、次に、選択メモリセルの制御ゲートに−０．５Ｖの電圧を印加するように電圧制御回路３に命令する（ステップＳ３５）。
【００３９】そして、選択メモリセルのドレイン−ソース間に電流が流れるか否かを検出し（ステップＳ３６）、電流が流れた場合には、そのメモリセルのしきい値は−１Ｖであるので、そのメモリセルの記憶データとして“０００”を出力Ｉ／Ｆ８を介して出力する（ステップＳ３７）。一方、ステップＳ３６において、電流が流れなかった場合には、そのメモリセルのしきい値は０Ｖであるので、そのメモリセルの記憶データとして“００１”を出力する（ステップＳ３８）。
【００４０】ステップＳ３４において、選択メモリセルのドレイン−ソース間に電流が流れなかった場合には、そのメモリセルのしきい値は１Ｖと２Ｖのいずれかであるので、信号制御回路６は、次に、選択メモリセルの制御ゲートに１．５Ｖの電圧を印加するように電圧制御回路３に命令する（ステップＳ３９）。
【００４１】そして、選択メモリセルのドレイン−ソース間に電流が流れるか否かを検出し（ステップＳ４０）、電流が流れた場合には、そのメモリセルのしきい値は１Ｖであるので、そのメモリセルの記憶データとして“０１０”を出力Ｉ／Ｆ８を介して出力する（ステップＳ４１）。一方、ステップＳ４０において、電流が流れなかった場合には、そのメモリセルのしきい値は２Ｖであるので、そのメモリセルの記憶データとして“０１１”を出力する（ステップＳ４２）。
【００４２】ステップＳ３２において、選択メモリセルのドレイン−ソース間に電流が流れなかった場合には、そのメモリセルのしきい値は３Ｖ〜６Ｖのいずれかであるので、信号制御回路６は、次に、選択メモリセルの制御ゲートに４．５Ｖの電圧を印加するように電圧制御回路３に命令する（ステップＳ４３）。
【００４３】そして、選択メモリセルのドレイン−ソース間に電流が流れるか否かを検出する（ステップＳ４４）。
【００４４】ステップＳ４４において、選択メモリセルのドレイン−ソース間に電流が流れた場合には、そのメモリセルのしきい値は３Ｖと４Ｖのいずれかであるので、信号制御回路６は、次に、選択メモリセルの制御ゲートに３．５Ｖの電圧を印加するように電圧制御回路３に命令する（ステップＳ４５）。
【００４５】そして、選択メモリセルのドレイン−ソース間に電流が流れるか否かを検出し（ステップＳ４６）、電流が流れた場合には、そのメモリセルのしきい値は３Ｖであるので、そのメモリセルの記憶データとして“１００”を出力Ｉ／Ｆ８を介して出力する（ステップＳ４７）。一方、ステップＳ４６において、電流が流れなかった場合には、そのメモリセルのしきい値は４Ｖであるので、そのメモリセルの記憶データとして“１０１”を出力する（ステップＳ４８）。
【００４６】ステップＳ４４において、選択メモリセルのドレイン−ソース間に電流が流れなかった場合には、そのメモリセルのしきい値は５Ｖと６Ｖのいずれかであるので、信号制御回路６は、次に、選択メモリセルの制御ゲートに５．５Ｖの電圧を印加するように電圧制御回路３に命令する（ステップＳ４９）。
【００４７】そして、選択メモリセルのドレイン−ソース間に電流が流れるか否かを検出し（ステップＳ５０）、電流が流れた場合には、そのメモリセルのしきい値は５Ｖであるので、そのメモリセルの記憶データとして“１１０”を出力Ｉ／Ｆ８を介して出力する（ステップＳ５１）。一方、ステップＳ５０において、電流が流れなかった場合には、そのメモリセルのしきい値は６Ｖであるので、そのメモリセルの記憶データとして“１１１”を出力する（ステップＳ５２）。」と記載されている。
　これらの記載及び第２、３図の記載から、引用例には、
　各メモリセルがｍビットの記憶容量（−１Ｖ、０Ｖ、１Ｖ、２Ｖ、３Ｖ、４Ｖ、５Ｖ及び６Ｖのしきい値）を持つ半導体記憶装置の記憶状態読み出し方法において、
　２のｍ乗−１個の互いに異なる基準電圧（−０．５Ｖ、０．５Ｖ、１．５Ｖ、２．５Ｖ、３．５Ｖ、４．５Ｖ、５．５Ｖ）の中の１つの基準電圧を印加する電圧制御回路３を用い、
　各メモリセルがとり得る記憶状態の集合（−１Ｖ、０Ｖ、１Ｖ、２Ｖ、３Ｖ、４Ｖ、５Ｖ及び６Ｖのしきい値）を低いしきい値の部分集合（−１Ｖ、０Ｖ、１Ｖ、２Ｖのしきい値）と高いしきい値の部分集合（３Ｖ、４Ｖ、５Ｖ、６Ｖのしきい値）とに二分し、現在の記憶状態がそのいずれの部分集合に属しているかを検知するために、選択されたメモリセルの制御ゲートに前記複数の基準電圧の中の中間の値の基準電圧（２．５Ｖ）を印加するステップＳ３１と、
　ステップＳ３１の結果、上記メモリセルのドレイン−ソース間に電流が流れるか否かを検出するステップＳ３２と、
　ステップＳ３２において、選択メモリセルのドレイン−ソース間に電流が流れた場合、前記中間の値の基準電圧（２．５Ｖ）よりも低いしきい値の部分集合（−１Ｖ、０Ｖ、１Ｖ、２Ｖのしきい値）に属していると検知し、さらに、該部分集合（−１Ｖ、０Ｖ、１Ｖ、２Ｖのしきい値）を低いしきい値の部分集合（−１Ｖ、０Ｖのしきい値）と高いしきい値の部分集合（１Ｖ、２Ｖのしきい値）とに二分し、現在の記憶状態がそのいずれの部分集合に属しているかを検知するために、選択されたメモリセルの制御ゲートに前記中間の値の基準電圧（２．５Ｖ）より低い複数の基準電圧（−０．５Ｖ、０．５Ｖ、１．５Ｖ）の中の中間の値の基準電圧（０．５Ｖ）を印加するステップＳ３３と、
　ステップＳ３３の結果、上記メモリセルのドレイン−ソース間に電流が流れるか否かを検出するステップＳ３４と、
　ステップＳ３４において、選択メモリセルのドレイン−ソース間に電流が流れた場合、前記中間の値の基準電圧（０．５Ｖ）よりも低いしきい値の部分集合（−１Ｖ、０Ｖのしきい値）に属していると検知し、さらに、該部分集合（−１Ｖ、０Ｖのしきい値）を低いしきい値の部分集合（−１Ｖのしきい値）と高いしきい値の部分集合（０Ｖのしきい値）とに二分し、現在の記憶状態がそのいずれの部分集合に属しているかを検知するために、選択されたメモリセルの制御ゲートに前記中間の値の基準電圧（０．５Ｖ）より低い１つの基準電圧（−０．５Ｖ）を印加するステップＳ３５と、
　ステップＳ３５の結果、上記メモリセルのドレイン−ソース間に電流が流れるか否かを検出するステップＳ３６と、
　ステップＳ３６において、選択メモリセルのドレイン−ソース間に電流が流れた場合、前記１つの基準電圧（−０．５Ｖ）よりも低いしきい値（−１Ｖ）であると検知し、対応する記憶データ（０００）を出力するステップＳ３７と、
　ステップＳ３６において、選択メモリセルのドレイン−ソース間に電流が流れなかった場合、前記１つの基準電圧（−０．５Ｖ）よりも高いしきい値（０Ｖ）であると検知し、対応する記憶データ（００１）を出力するステップＳ３８と、
　ステップＳ３４において、選択メモリセルのドレイン−ソース間に電流が流れなかった場合、前記中間の値の基準電圧（０．５Ｖ）よりも高いしきい値の部分集合（１Ｖ、２Ｖのしきい値）に属していると検知し、さらに、該部分集合（１Ｖ、２Ｖのしきい値）を低いしきい値の部分集合（１Ｖのしきい値）と高いしきい値の部分集合（２Ｖのしきい値）とに二分し、現在の記憶状態がそのいずれの部分集合に属しているかを検知するために、選択されたメモリセルの制御ゲートに前記中間の値の基準電圧（０．５Ｖ）より高い１つの基準電圧（１．５Ｖ）を印加するステップＳ３９と、
　ステップＳ３９の結果、上記メモリセルのドレイン−ソース間に電流が流れるか否かを検出するステップＳ４０と、
　ステップＳ４０において、選択メモリセルのドレイン−ソース間に電流が流れた場合、前記１つの基準電圧（１．５Ｖ）よりも低いしきい値（１Ｖ）であると検知し、対応する記憶データ（０１０）を出力するステップＳ４１と、
　ステップＳ４０において、選択メモリセルのドレイン−ソース間に電流が流れなかった場合、前記１つの基準電圧（１．５Ｖ）よりも高いしきい値（２Ｖ）であると検知し、対応する記憶データ（０１１）を出力するステップＳ４２と、
　ステップＳ３２において、選択メモリセルのドレイン−ソース間に電流が流れなかった場合、前記中間の値の基準電圧（２．５Ｖ）よりも高いしきい値の部分集合（３Ｖ、４Ｖ、５Ｖ、６Ｖのしきい値）に属していると検知し、さらに、該部分集合（３Ｖ、４Ｖ、５Ｖ、６Ｖのしきい値）を低いしきい値の部分集合（３Ｖ、４Ｖのしきい値）と高いしきい値の部分集合（５Ｖ、６Ｖのしきい値）とに二分し、現在の記憶状態がそのいずれの部分集合に属しているかを検知するために、選択されたメモリセルの制御ゲートに前記中間の値の基準電圧（２．５Ｖ）より高い複数の基準電圧（３．５Ｖ、４．５Ｖ、５．５Ｖ）の中の中間の値の基準電圧（４．５Ｖ）を印加するステップＳ４３と、
　ステップＳ４３の結果、上記メモリセルのドレイン−ソース間に電流が流れるか否かを検出するステップＳ４４と、
　ステップＳ４４において、選択メモリセルのドレイン−ソース間に電流が流れた場合、前記中間の値の基準電圧（４．５Ｖ）よりも低いしきい値の部分集合（３Ｖ、４Ｖのしきい値）に属していると検知し、さらに、該部分集合（３Ｖ、４Ｖのしきい値）を低いしきい値の部分集合（３Ｖのしきい値）と高いしきい値の部分集合（４Ｖのしきい値）とに二分し、現在の記憶状態がそのいずれの部分集合に属しているかを検知するために、選択されたメモリセルの制御ゲートに前記中間の値の基準電圧（４．５Ｖ）より低い１つの基準電圧（３．５Ｖ）を印加するステップＳ４５と、
　ステップＳ４５の結果、上記メモリセルのドレイン−ソース間に電流が流れるか否かを検出するステップＳ４６と、
　ステップＳ４６において、選択メモリセルのドレイン−ソース間に電流が流れた場合、前記１つの基準電圧（３．５Ｖ）よりも低いしきい値（３Ｖ）であると検知し、対応する記憶データ（１００）を出力するステップＳ４７と、
　ステップＳ４６において、選択メモリセルのドレイン−ソース間に電流が流れなかった場合、前記１つの基準電圧（３．５Ｖ）よりも高いしきい値（４Ｖ）であると検知し、対応する記憶データ（１０１）を出力するステップＳ４８と、
　ステップＳ４４において、選択メモリセルのドレイン−ソース間に電流が流れなかった場合、前記中間の値の基準電圧（４．５Ｖ）よりも高いしきい値の部分集合（５Ｖ、６Ｖのしきい値）に属していると検知し、さらに、該部分集合（５Ｖ、６Ｖのしきい値）を低いしきい値の部分集合（５Ｖのしきい値）と高いしきい値の部分集合（６Ｖのしきい値）とに二分し、現在の記憶状態がそのいずれの部分集合に属しているかを検知するために、選択されたメモリセルの制御ゲートに前記中間の値の基準電圧（４．５Ｖ）より高い１つの基準電圧（５．５Ｖ）を印加するステップＳ４９と、
　ステップＳ４９の結果、上記メモリセルのドレイン−ソース間に電流が流れるか否かを検出するステップＳ５０と、
　ステップＳ５０において、選択メモリセルのドレイン−ソース間に電流が流れた場合、前記１つの基準電圧（５．５Ｖ）よりも低いしきい値（５Ｖ）であると検知し、対応する記憶データ（１１０）を出力するステップＳ５１と、
　ステップＳ５０において、選択メモリセルのドレイン−ソース間に電流が流れなかった場合、前記１つの基準電圧（５．５Ｖ）よりも高いしきい値（６Ｖ）であると検知し、対応する記憶データ（１１１）を出力するステップＳ５２とを有し、
　前記の出力される各記憶データの最上位ビットは現在のメモリセルの記憶状態がメモリセルのとり得る記憶状態の集合を二分した高いしきい値の部分集合に属していれば１であって低いしきい値の部分集合に属していれば０であり、最上位ビットの次のビットは現在のメモリセルの記憶状態が前記の属する部分集合を二分した高いしきい値の部分集合に属していれば１であって低いしきい値の部分集合に属していれば０であり、該ビットの次のビットは現在のメモリセルの記憶状態が前記の属する部分集合をさらに二分した高いしきい値の部分集合に属していれば１であって低いしきい値の部分集合に属していれば０である
　各メモリセルが複数ビットの記憶容量を持つ半導体記憶装置の記憶状態読み出し方法
が記載されていると認められる。
　
３．本願発明と引用例に記載された発明との対比
　本願の請求項３に係る発明（以下、「前者」という。）と引用例に記載された発明（以下、「後者」という。）とを対比すると、後者の「各メモリセルが複数ビットの記憶容量を持つ半導体記憶装置の記憶状態読み出し方法」は、前者の「多重ビットメモリセルのデータ検出方法」に相当し、後者の「ステップＳ３１」と「ステップＳ３２」とで、それらの処理内容からみて、前者の「第２ステップ」に相当し、後者の「ステップＳ３３」と「ステップＳ３４」と「ステップＳ４３」と「ステップＳ４４」とで、それらの処理内容からみて、前者の「第４ステップ」に相当し、後者の「ステップＳ３５」と「ステップＳ３６」と「ステップＳ３９」と「ステップＳ４０」と「ステップＳ４５」と「ステップＳ４６」と「ステップＳ４９」と「ステップＳ５０」とで、それらの処理内容からみて、前者の「以後、複数の基準電圧が最後の１つになるまで第４ステップを継続すること」に相当している。
　よって、両者の一致点、相違点は次のとおりである。
［一致点］
　「ｍ−ビットにプログラムされる多重ビットメモリセルのデータ検出方法において、２のｍ乗−１個の互いに異なる複数の基準電圧の中の中間の値の基準電圧を前記メモリセルの制御ゲートに印加し、前記メモリセルのドレイン電流を検出する第２ステップと、前記第２ステップでドレイン電流の検出の有無が検出された後、その有無に応じてその最初に印加された基準電圧より高い又は低い複数の基準電圧の中の中間値の基準電圧を前記メモリセルの制御ゲートに印加し、前記メモリセルのドレイン電流を検出する第４ステップと、以後、複数の基準電圧が最後の１つになるまで第４ステップを継続することを特徴とする多重ビットメモリセルのデータ検出方法」である点。
［相違点］
（１）前者が、２のｍ乗−１個の互いに異なる基準電圧を発生する第１ステップを有するのに対して、後者は、２のｍ乗−１個の互いに異なる基準電圧の中の１つの基準電圧を印加する手段（電圧制御回路３）を用いているが、複数の互いに異なる基準電圧を発生する１つのステップは記載されていない点。
（２）前者が、第２ステップの結果としてドレイン電流が検出されたとき“０”を、また検出されなかったとき“１”を最上位ビットのデータとして出力する第３ステップと、第４ステップの結果としてドレイン電流が検出されたとき“０”を、また検出されなかったとき“１”を最上位ビットの次のビットのデータとして出力する第５ステップとを有し、複数の基準電圧が最後の１つになるまで第４ステップと第５ステップとを継続するのに対して、後者は、出力される各記憶データの最上位ビットは現在のメモリセルの記憶状態がメモリセルのとり得る記憶状態の集合を二分した高いしきい値の部分集合に属していれば１であって低いしきい値の部分集合に属していれば０であり、最上位ビットの次のビットは現在のメモリセルの記憶状態が前記の属する部分集合を二分した高いしきい値の部分集合に属していれば１であって低いしきい値の部分集合に属していれば０であり、該ビットの次のビットは現在のメモリセルの記憶状態が該属する部分集合をさらに二分した高いしきい値の部分集合に属していれば１であって低いしきい値の部分集合に属していれば０であり、また、複数の基準電圧が最後の１つになるまで第４ステップを継続するものであるが、前者の第３ステップ、第５ステップは記載されていない点。
　
４．当審の判断
　相違点（１）について検討する。
　複数の異なる電圧の中の１つの電圧を得るのに、予め複数の異なる電圧を同時に発生させておき、それらの中から１つの電圧を選択して得ることが周知であるから、後者において、２のｍ乗−１個の互いに異なる基準電圧の中の１つの基準電圧を印加するのに、２のｍ乗−１個の互いに異なる基準電圧を発生する第１ステップを設けることは、当業者が適宜になし得た設計的事項にすぎない。
　相違点（２）について検討する。
　後者は、出力される各記憶データの最上位ビットは現在のメモリセルの記憶状態がメモリセルのとり得る記憶状態の集合を二分した高いしきい値の部分集合に属していれば１であって低いしきい値の部分集合に属していれば０であり、最上位ビットの次のビットは現在のメモリセルの記憶状態が前記の属する部分集合を二分した高いしきい値の部分集合に属していれば１であって低いしきい値の部分集合に属していれば０であり、該ビットの次のビットは現在のメモリセルの記憶状態が該属する部分集合をさらに二分した高いしきい値の部分集合に属していれば１であって低いしきい値の部分集合に属していれば０であり、また、現在のメモリセルの記憶状態がメモリセルのとり得る記憶状態の集合を二分した高いしきい値の部分集合に属しているのか低いしきい値の部分集合に属しているのかを検知するために第２ステップを行い、現在のメモリセルの記憶状態が前記の属する部分集合を二分した高いしきい値の部分集合に属しているのか低いしきい値の部分集合に属しているのかを検知するために第４ステップを行い、現在のメモリセルの記憶状態が該属する部分集合をさらに二分した高いしきい値の部分集合に属しているのか低いしきい値の部分集合に属しているのかを検知するために複数の基準電圧が最後の１つになるまで第４ステップを継続するものである。
　そして、検知した結果のデータの形式を該結果に対応して外部に出力するデータの形式と一致させることは当業者が当然に考えることであるから、後者において、第２ステップの結果としてドレイン電流が検出されたとき“０”を、また検出されなかったとき“１”を最上位ビットのデータとして出力する第３ステップと、第４ステップの結果としてドレイン電流が検出されたとき“０”を、また検出されなかったとき“１”を最上位ビットの次のビットのデータとして出力する第５ステップとを設け、複数の基準電圧が最後の１つになるまで第４ステップと第５ステップとを継続するようにするとは、当業者が容易になし得たことである。
　
５．まとめ
　以上のとおりであるので、本願の請求項３に係る発明は、引用例に記載された発明及び周知の技術手段に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。