【事件の表示】
　平成９年特許願第５０４５２５号「イネーブル制御回路を有する集積回路」拒絶査定に対する審判事件［平成９年１月１６日国際公開、ＷＯ９７／０１８４６、平成１０年１０月６日国内公表、特表平１０−５１０３８８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成８年６月２４日（パリ条約による優先権主張１９９５年６月２９日、米国）を国際出願日とする出願であって、平成１３年２月６日付で拒絶査定がなされ、これに対し、同年５月２２日に審判請求がなされるとともに、同年６月２１日付で手続補正がなされたものである。
　
２．平成１３年６月２１日付の手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１３年６月２１日付の手続補正を却下する。
　
［理由］
（１）本願補正発明
　本件補正により、特許請求の範囲の請求項１３は、以下のとおりに補正された。
　「第２回路を制御するための遅延内部スタンバイ信号（ＣＥａｄｄ）を生成するスタンバイ信号生成回路であって、
　外部装置から、イナクティブ状態及びアクティブ状態を少なくとも有する制御信号（４８’）を受け取り、前記制御信号の状態を迅速に追従する出力状態を有する出力信号を生成する入力分岐（８）と、
　前記出力信号を受け取るために直列に接続された複数のインバータ（７４、７６）から成る第１セットを含み、前記制御信号の前記アクティブ状態から前記イナクティブ状態への転移を表す前記出力信号の転移に応じて、非遅延内部スタンバイ信号（ＣＥｉｎｔ、−ＣＥｉｎｔ）を生成する第１分岐と、
　前記出力信号を受け取るために直列に接続された奇数個のインバータ（８４、８６、８８、９０、９２）から成る第２セットを含み、前記制御信号の前記アクティブ状態から遅延期間後の前記イナクティブ状態への前記転移を表す前記出力信号（ＣＥ）の前記転移に応じて、遅延反転出力信号（インバータ９２の出力）を生成する第２分岐と、
　前記出力信号及び前記遅延反転出力信号を受け取り、前記遅延反転出力信号及び前記出力信号に応じて前記遅延内部スタンバイ信号（ＣＥａｄｄ）を生成して、前記制御信号（ＣＥ）の前記アクティブ状態から前記イナクティブ状態への転移後における前記スタンバイ遅延期間にわたって、該前記遅延内部スタンバイ信号をアクティブ状態に維持するように為す論理回路（９４、９６）と、
を備える回路。」
　上記補正は、「表示する」を「表す」に訂正しており、特許法第１７条の２第４項第３号の誤記の訂正を目的とするものに該当し、又、請求項１３に記載した発明を特定するために必要な事項である「第１状態」、「第２状態」、「前記第２状態から前記第１状態への前記転移」、「前記出力信号及び前記遅延反転出力信号を受け取り、前記遅延反転出力信号及び前記出力信号に応じて前記遅延内部スタンバイ信号を生成する論理回路であり、前記遅延内部スタンバイ信号が、前記制御信号の前記第２状態から前記第１状態への前記転移に対するスタンバイ遅延を有することから成る論理回路」を「イナクティブ状態」、「アクティブ状態」、「前記アクティブ状態から遅延期間後の前記イナクティブ状態への前記転移」、「前記出力信号及び前記遅延反転出力信号を受け取り、前記遅延反転出力信号及び前記出力信号に応じて前記遅延内部スタンバイ信号（ＣＥａｄｄ）を生成して、前記制御信号（ＣＥ）の前記アクティブ状態から前記イナクティブ状態への転移後における前記スタンバイ遅延期間にわたって、該前記遅延内部スタンバイ信号をアクティブ状態に維持するように為す論理回路（９４、９６）」に各々限定しており、同法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の請求項１３に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
　
（２）引用例に記載された発明
　原査定の拒絶の理由に引用された特開昭６２−１４３２９０号公報（以下、「引用例」という。）には、以下（ａ）〜（ｈ）の事項が記載されている。（なお、引用例には、上にバーの付されたＣＳ、○で囲まれたａ、○で囲まれたｂ、○で囲まれたｃ、○で囲まれたｄが表記されているが、本審決では、／ＣＳ、○ａ、○ｂ、○ｃ、○ｄと表記した。）
（ａ）「一方、スタンバイ期間中における消費電流低減のため、素子内のデコーダ回路等の定常的直流電流の流れ得る回路部分にはチップ非選択信号／ＣＳにより制御されるスイッチトランジスタを挿入して、スタンバイ期間中の直流電流消費を０にする対策を講じるのが普通であり、その結果スタンバイ期間中の消費電流はメモリセル中の負荷抵抗に流れる微小電流のみに低減され得る。」（第２頁右上欄第２０行〜同頁左下欄第７行）
（ｂ）「このようなシステムでは、各ＳＲＡＭについて見ると、スタンバイ期間中にアドレス信号端子への入力信号が変化することになる。良く知られるように、ＣＭＯＳ回路では、定常状態での消費電流は極めて小さいのに対し、入力信号が高速に変化したときの消費電流は相当大きい。」（第２頁左下欄第１２〜１７行）
（ｃ）「これに対処するために従来より、ＣＳ（チップ選択）初段制御が行われている。このＣＳ初段制御は、従来形の１つの形態においてはＣＳバッファとアドレスバッファを備え、チップ非選択信号／ＣＳに応答してＣＳバッファからの制御により、アドレス信号の変化がアドレスバッファ以後の内部回路（メモリセルを含む）に伝達されないようにして消費電力の低減化を図るようにしたものである。このようなＣＳ初段制御を行う場合には、必然的に、ＣＳバッファ内においてチップ非選択信号／ＣＳの入力時からアドレスバッファへの制御を行う時点までの遅延が伴うことになる。」（第２頁右下欄第７〜１９行）
（ｄ）「本発明は、上述の従来技術における問題点に鑑み創作されたもので、チップ非選択信号のパルス幅の長短にかかわらずアクセスの遅れを防止することができる半導体記憶装置の初段制御回路を提供することを目的としている。」（第３頁左上欄第１０〜１４行）
（ｅ）「ＣＳバッファ３は、チップ非選択信号／ＣＳを入力してこの信号の反転および遅延を適宜行い、上述の各回路に供給する機能を有し、特にノアゲート２に対しては、チップ非選択信号／ＣＳのパルス幅がメモリセルアレイに接続されているビット線の電位のリセットに必要な時間より長い場合には初段制御信号を出力して該ゲート２を閉じるように制御し、逆に短い場合には初段制御信号を出力しないように、すなわちゲート２を開けるように制御する機能を有している。」（第３頁右下欄第２〜１１行）
（ｆ）「３２は遅延回路であって、インバータ３１の出力側○ｂ点の信号の変化に対して所定の時間ｔだけ遅れて追従し始め、別の所定の時間ｔ’（ｔ’＜ｔ）だけ遅れて追従し終るように機能する。ここでｔは、メモリセルアレイをスタンバイ状態に設定するのに必要とする時間、言い換えるとメモリセルアレイに接続されているビット線対の電位をリセットするのに必要とする時間を表わす。」（第４頁左上欄第１７行〜同頁右上欄第４行）
（ｇ）「３３は２個のＣＭＯＳで形成されたノアゲートであり、遅延回路３２の出力側○ｃ点の信号とインバータ３１の出力側○ｂ点の信号が共にローレベルにある時のみ○ｄ点にハイレベルの信号、すなわち初段制御信号を出力する。」（第４頁右上欄第４〜９行）
（ｈ）「さらに○ｂ点の信号は、インバータ３５、３６、３７および３８を介して遅延され、センスアンプ６およびアドレスバッファ１１に供給されるようになっている。」（第４頁右上欄第２０行〜同頁左下欄第３行）
　上記（ｆ）の記載に関連して、第４図を見ると、遅延回路３２の出力信号（○ｃ点の信号）の立ち上がりの遅れ時間ｔ’は、生成される初段制御信号（○ｄ点の信号）の立ち下がりに関与していないことが看取され、遅延回路３２の出力信号（○ｃ点の信号）の立ち上がりの遅れ時間ｔ’を立ち下がりの遅れ時間ｔと等しくしても、所定の初段制御信号（○ｄ点の信号）が生成されることは明らかである。
　半導体記憶装置においてセンスアンプもスタンバイ時に電流経路をしゃ断して消費電力を低減し得るものであり（例えば、特開昭６２−１７００９３号公報参照。）、上記（ａ）の「スタンバイ期間中における消費電流低減のため、素子内のデコーダ回路等の定常的直流電流の流れ得る回路部分にはチップ非選択信号／ＣＳにより制御されるスイッチトランジスタを挿入して、スタンバイ期間中の直流電流消費を０にする対策を講じるのが普通であり」の記載から、上記（ｈ）の「センスアンプ６に供給される」信号にスタンバイ信号の機能を持たせることは自明である。
　また、技術常識から見て、上記（ｅ）の「ＣＳバッファ３に入力されるチップ非選択信号／ＣＳ」が半導体記憶装置の外部から入力されることは明らかである。
　したがって、以上（ａ）〜（ｈ）の記載事項及び図面の記載から、引用例には、
　ゲートを開いている状態でアドレス信号ＡＤＤを内部回路１に伝達するノアゲート２の開閉を制御する初段制御信号（○ｄ点の信号）を出力する半導体記憶装置の初段制御回路３（ＣＳバッファ３）であって、
　半導体記憶装置の外部からチップ非選択信号／ＣＳ（○ａ点の信号）が入力され、該チップ非選択信号／ＣＳの反転信号ＣＳ（○ｂ点の信号）を出力するインバータ３１と、
　直列に接続されたインバータ３５〜３８から成り、前記反転信号ＣＳ（○ｂ点の信号）が入力され、該反転信号ＣＳ（○ｂ点の信号）の遅延された信号をセンスアンプ６にスタンバイ信号として供給する回路と、
　前記反転信号ＣＳ（○ｂ点の信号）が入力され、該反転信号ＣＳを所定の遅延期間遅延し出力信号（○ｃ点の信号）として出力する遅延回路３２と、
　前記反転信号ＣＳ（○ｂ点の信号）及び前記出力信号（○ｃ点の信号）が入力され、両者のノア論理をとって得た信号を初段制御信号（○ｄ点の信号）として出力するノアゲート３３と、
を備える半導体記憶装置の初段制御回路３（ＣＳバッファ３）
（以下、「引用例に記載された発明」という。）
が記載されていると認められる。
　
（３）本願補正発明と引用例に記載された発明との対比
　そこで、本願補正発明と引用例に記載された発明とを対比すると、
（イ）後者の「ノアゲート２」は、前者の「第２回路」に相当し、
（ロ）後者の「初段制御信号」は、前者の「遅延内部スタンバイ信号」と、「遅延内部信号」として共通し、
（ハ）後者の「初段制御回路３」は、前者の「スタンバイ信号生成回路」と、「信号生成回路」として共通し、
（ニ）後者の「チップ非選択信号／ＣＳ」は、前者の「制御信号」に相当し、
（ホ）反転信号は原信号の状態に迅速に対応する状態を有すると言えるから、後者の「該チップ選択信号／ＣＳの反転信号ＣＳ」は、前者の「前記制御信号の状態を迅速に追従する出力状態を有する出力信号」と、「前記制御信号の状態に迅速に対応する出力状態を有する出力信号」として共通し、
（ヘ）後者の「インバータ３１」は、インバータを構成するトランジスタのゲートに接続された信号入力部分を含めて、前者の「入力分岐」に相当し、
（ト）後者の「スタンバイ信号」は、前者の「非遅延内部スタンバイ信号」と、「内部スタンバイ信号」として共通し、
（チ）後者の「センスアンプ６にスタンバイ信号として供給する回路」は、前者の「第１分岐」に相当し、
（リ）後者の「遅延回路３２」は、後者の「第２分岐」に相当し、
（ヌ）後者の「ノアゲート３３」は、前者の「論理回路」に相当している。
　したがって、両者は、
　「第２回路を制御するための遅延内部信号を生成する信号生成回路であって、
　外部装置から、イナクティブ状態及びアクティブ状態を少なくとも有する制御信号を受け取り、前記制御信号の状態に迅速に対応する出力状態を有する出力信号を生成する入力分岐と、
　前記出力信号を受け取るために直列に接続された複数のインバータから成る第１セットを含み、前記制御信号の前記アクティブ状態から前記イナクティブ状態への転移を表す前記出力信号の転移に応じて、内部スタンバイ信号を生成する第１分岐と、
　前記出力信号を受け取り遅延する第２セットを含み、前記制御信号の前記アクティブ状態から遅延期間後の前記イナクティブ状態への前記転移を表す前記出力信号の前記転移に応じて、遅延出力信号を生成する第２分岐と、
　前記出力信号及び前記遅延出力信号を受け取り、前記遅延出力信号及び前記出力信号に応じて前記遅延内部信号を生成して、前記制御信号の前記アクティブ状態から前記イナクティブ状態への転移後における前記遅延期間にわたって、該前記遅延内部信号をアクティブ状態に維持するように為す論理回路と、
を備える回路。」
である点で一致し、以下の点で相違している。
［相違点１］
　前者は、第２回路を制御するための遅延内部信号が遅延内部スタンバイ信号であるのに対して、後者は、遅延内部信号（初段制御信号）がスタンバイ信号であることを明記していない点。
［相違点２］
　前者の入力分岐の出力信号が、受け取る制御信号の状態に迅速に追従する出力状態を有する信号であるのに対して、後者の入力分岐の出力信号は、受け取る制御信号（チップ非選択信号／ＣＳ）の反転信号である点。
［相違点３］
　前者は、第１分岐が生成する内部スタンバイ信号が、非遅延内部スタンバイ信号であるのに対して、後者は、第１分岐が生成する内部スタンバイ信号は、直列に接続されたインバータ３５〜３８を介して遅延される点。
［相違点４］
　前者は、第２分岐が直列に接続された奇数個のインバータを含み、論理回路へ出力する遅延出力信号が遅延反転出力信号であるのに対して、後者は、第２分岐（遅延回路３２）が何からなるのか記載しておらず、論理回路へ出力する遅延出力信号は反転されていない点。
　
（４）容易性の判断
　［相違点１］について検討する。
　後者は、上記２．（２）（ｂ）摘記のとおり「良く知られるように、ＣＭＯＳ回路では、定常状態での消費電流は極めて小さい」と記載しており、論理ゲートをＣＭＯＳ回路で構成することが周知であるから（例えば、上記特開昭６２−１７００９３号公報（第２頁左下欄第４〜１０行、第３図）参照。また、引用例第３図に記載されたノアゲート３３も上記２．（２）（ｇ）摘記のとおり２個のＣＭＯＳで形成されている。なお、本願図面の図２に記載されたアドレスバッファもＣＭＯＳ回路で構成されている。）、後者において、第２回路（ノアゲート２）をゲートを閉じている定常状態での消費電流が極めて小さいＣＭＯＳ回路で構成して、第２回路（ノアゲート２）を制御するための遅延内部信号（初段制御信号）を遅延内部スタンバイ信号とすることは、当業者が容易に推考し得たことである。
　［相違点２］について検討する。
　論理回路において、入力段の出力信号を入力される論理信号の反転信号とするか非反転信号とするかは、該出力信号を受け取る後段の回路の論理のとり方により適宜に選択されることであるから、後者において、入力分岐の出力信号が制御信号（チップ非選択信号／ＣＳ）の非反転信号すなわち制御信号（チップ非選択信号／ＣＳ）の状態に迅速に追従する出力状態を有する信号となるようにすることは、当業者が適宜になし得た設計的事項にすぎない。
　［相違点３］について検討する。
　前者の「非遅延内部スタンバイ信号」も、本願図面の図６に記載された実施例を参照すると、直列に接続された複数のインバータ（７４、７６）を介して出力されており、直列に接続された複数のインバータ（７４、７６）を介しての遅延を伴うものと認められる。後者において、直列に接続されたインバータ３５〜３８の数を小さく設定して、直列に接続された複数のインバータを介しての遅延を少なくし、内部スタンバイ信号を前者の「非遅延内部スタンバイ信号」とすることは、当業者が必要に応じて適宜になし得たことである。
　［相違点４］について検討する。
　遅延回路を直列に接続された複数のインバータを含む回路で構成することが周知であるから、後者において、第２分岐（遅延回路３２）を直列に接続された複数のインバータを含む回路で構成することは、当業者が容易になし得たことである。そして、その際に、複数のインバータを偶数とするか奇数とするかは後段の論理回路の論理のとり方により適宜に選択されることであるから、複数のインバータを奇数個のインバータとして論理回路へ出力する遅延出力信号を遅延反転出力信号とすることは、当業者が適宜になし得た設計的事項にすぎない。
　そして、本願補正発明の作用効果も、引用例に記載された発明及び周知の技術手段から当業者が予測できる範囲のものである。
　したがって、本願補正発明は、引用例に記載された発明及び周知の技術手段に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（５）補正の可否
　以上のとおり、本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に違反するものであるから、同法第１５９条第１項で準用する同法５３条１項の規定により却下されるべきものである。
　
３．本願発明について
（１）本願発明
　平成１３年６月２１日付の手続補正は上記のとおり却下されたので、本願の請求項１３に係る発明（以下、「本願発明」という。）は、平成１２年１１月２４日付の手続補正書の特許請求の範囲の請求項１３に記載された事項により特定される、以下のとおりのものである。
　「第２回路を制御するための遅延内部スタンバイ信号を生成するスタンバイ信号生成回路であって、
　外部装置から、第１状態及び第２状態を少なくとも有する制御信号を受け取り、前記制御信号の状態を迅速に追従する出力状態を有する出力信号を生成する入力分岐と、
　前記出力信号を受け取るために直列に接続された複数のインバータから成る第１セットを含み、前記制御信号の前記第２状態から前記第１状態への転移を表示する前記出力信号の転移に応じて、非遅延内部スタンバイ信号を生成する第１分岐と、
　前記出力信号を受け取るために直列に接続された奇数個のインバータから成る第２セットを含み、前記制御信号の前記第２状態から前記第１状態への前記転移を表示する前記出力信号の前記転移に応じて、遅延反転出力信号を生成する第２分岐と、
　前記出力信号及び前記遅延反転出力信号を受け取り、前記遅延反転出力信号及び前記出力信号に応じて前記遅延内部スタンバイ信号を生成する論理回路であり、前記遅延内部スタンバイ信号が、前記制御信号の前記第２状態から前記第１状態への前記転移に対するスタンバイ遅延を有することから成る論理回路と、
を備える回路。」
　
（２）引用例に記載された発明
　原査定の拒絶の理由に引用された引用例及び該引用例に記載された発明は、上記２．（２）に記載したとおりである。
　
（３）対比・判断
　上記２．で検討した本願補正発明は、本願発明の「第１状態」、「第２状態」、「前記第２状態から前記第１状態への前記転移を表示する」、「前記出力信号及び前記遅延反転出力信号を受け取り、前記遅延反転出力信号及び前記出力信号に応じて前記遅延内部スタンバイ信号を生成する論理回路であり、前記遅延内部スタンバイ信号が、前記制御信号の前記第２状態から前記第１状態への前記転移に対するスタンバイ遅延を有することから成る論理回路」を「イナクティブ状態」、「アクティブ状態」、「前記制御信号の前記アクティブ状態から遅延期間後の前記イナクティブ状態への前記転移を表す」、「前記出力信号及び前記遅延反転出力信号を受け取り、前記遅延反転出力信号及び前記出力信号に応じて前記遅延内部スタンバイ信号（ＣＥａｄｄ）を生成して、前記制御信号（ＣＥ）の前記アクティブ状態から前記イナクティブ状態への転移後における前記スタンバイ遅延期間にわたって、該前記遅延内部スタンバイ信号をアクティブ状態に維持するように為す論理回路（９４、９６）」に各々限定したものである。
　そうすると、本願発明の構成を全て含み限定した本願補正発明が、上記２．（４）に記載したとおり、引用例に記載された発明及び周知の技術手段に基いて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例に記載された発明及び周知の技術手段に基いて、当業者が容易に発明をすることができたものである。
　
（４）むすび
　以上のとおり、本願発明は、引用例に記載された発明及び周知の技術手段に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。