(57)【要約】【課題】本発明は、回路規模を小型化しながらテストを実行することができるデータ送受信装置及びそのテスト方法を提供する。【解決手段】それぞれ異なる位相を有する複数のクロックＣＫ１０〜ＣＫ３０を生成して出力すると共に、複数のクロックのうち所望のクロックを基準クロックＣＫ１０として出力するオシレータ５０と、オシレータから出力される複数のクロックを所望の順序及びタイミングで順次切り替えながら選択するセレクタＳＥ２０とを有するクロック生成部４０を備える。【選択図】図１
2007226409.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ異なる位相を有する複数のクロックを生成して出力すると共に、前記複数のクロックのうち所望のクロックを基準クロックとして出力するオシレータと、
前記オシレータから出力される前記複数のクロックを所望の順序及びタイミングで順次切り替えながら選択するセレクタと
を有するクロック生成部と、
前記クロック生成部の前記セレクタから出力される前記クロックを基に、入力パラレルデータをシリアルデータに変換して送信する変換回路を有する送信部と、
前記送信部から送信される前記シリアルデータと、前記クロック生成部の前記オシレータから出力される前記基準クロックとの位相差に応じて、所望の位相を有する再生クロックを生成することにより、前記シリアルデータの位相及びパルス幅が変化することに追従するようにして、前記再生クロックの位相を適応的に変化させるクロック再生回路と、
前記クロック再生回路から与えられる前記再生クロックを基に、前記シリアルデータを出力パラレルデータに変換する逆変換回路と
を有する受信部と
を備えることを特徴とするデータ送受信装置。
【請求項２】
前記オシレータは、
直列に接続された複数段のインバータのうち、一端のインバータの出力側と他端のインバータの入力側とを接続することにより形成され、前記各インバータからそれぞれ異なる位相を有する前記複数のクロックを出力すると共に、前記複数のクロックのうち所望のクロックを前記基準クロックとして出力することを特徴とする請求項１記載のデータ送受信装置。
【請求項３】
前記データ送受信装置の動作モードが通常モード又はテストモードのいずれであるかに応じて、前記セレクタから出力される前記クロックと、前記オシレータから出力される前記基準クロックとのうち、いずれか一方を選択して出力する第２のセレクタをさらに備えることを特徴とする請求項１記載のデータ送受信装置。
【請求項４】
それぞれ異なる位相を有する複数のクロックをクロック生成部のオシレータによって生成して前記オシレータから出力すると共に、前記複数のクロックのうち所望のクロックを基準クロックとして前記オシレータから出力するステップと、
前記オシレータから出力される前記複数のクロックを前記クロック生成部のセレクタによって所望の順序及びタイミングで順次切り替えながら選択するステップと、
前記クロック生成部の前記セレクタから出力される前記クロックを基に、入力パラレルデータを送信部の変換回路によってシリアルデータに変換して送信するステップと、
前記送信部から送信される前記シリアルデータと、前記クロック生成部の前記オシレータから出力される前記基準クロックとの位相差に応じて、所望の位相を有する再生クロックを受信部のクロック再生回路によって生成することにより、前記シリアルデータの位相及びパルス幅が変化することに追従するようにして、前記再生クロックの位相を適応的に変化させるステップと、
前記クロック再生回路から与えられる前記再生クロックを基に、前記シリアルデータを前記受信部の逆変換回路によって出力パラレルデータに変換するステップと
を備えることを特徴とするデータ送受信装置のテスト方法。
【請求項５】
前記複数のクロック及び前記基準クロックを前記オシレータから出力するステップでは、
直列に接続された複数段のインバータのうち、一端のインバータの出力側と他端のインバータの入力側とが接続された前記オシレータの前記各インバータから、それぞれ異なる位相を有する前記複数のクロックを出力すると共に、前記複数のクロックのうち所望のクロックを前記基準クロックとして出力することを特徴とする請求項４記載のデータ送受信装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ送受信装置及びそのテスト方法に関する。
【背景技術】
【０００２】
高速シリアルデータ転送を行うデータ送受信システムは、パラレルデータをシリアルデータに変換して送信する送信回路と、送信回路から送信されるシリアルデータを受信してパラレルデータに変換する受信回路と、これら送信回路及び受信回路に与えるクロックを生成するＰＬＬ（Phase Locked Loop）回路とを有する。
【０００３】
受信回路は、受信したシリアルデータのレベル判定を正確に行うため、クロック再生（ＣＤＲ：Clock Data Recovery）回路を有し、当該クロック再生回路によって生成された再生クロックに基づいてシリアルデータをパラレルデータに変換する。
【０００４】
クロック再生回路は、受信したシリアルデータの位相やパルス幅が変化することに追従するようにして、再生クロックの位相を変化させることにより、受信したシリアルデータが、“Ｈ”レベル又は“Ｌ”レベルのいずれであるかを正確に判定することを可能にする。
【０００５】
ところで、かかるデータ送受信システムでは、テスタ上又は１つのリファレンスクロックでテストを行う際に、送信回路から受信回路に折り返しテストを行うが、ＰＬＬ回路からの基準クロックを基に位相が異なる複数のクロックを生成するための回路を有し、テストモード時には、かかる回路を用いて、送信回路に与えるクロックの位相を変化させることにより、送信回路から送信されるシリアルデータの位相を変化させながら、当該シリアルデータを送信する（例えば特許文献１参照）。
【０００６】
受信回路のクロック再生回路は、受信したシリアルデータとＰＬＬ回路から与えられたクロックとの位相差に応じて、当該シリアルデータのレベル判定を正確に行い得る位相を有する再生クロックを生成する。その際、クロック再生回路は、受信したシリアルデータの位相が変化することに追従するようにして、再生クロックの位相を変化させる。
【０００７】
このように受信回路は、再生クロックの位相を適応的に変化させながら、当該再生クロックに基づいて、受信したシリアルデータをパラレルデータに正確に変換することによりテストを実行する。
【０００８】
しかし、かかるデータ送受信システムでは、位相が異なる複数のクロックを生成するための回路を別途設けなければならず、回路規模が大きくなるという問題があった。
【０００９】
以下、高速シリアルデータ転送を行うデータ送受信システムに関する文献名を記載する。
【特許文献１】特開平１０−１５０４９５号公報
【特許文献２】特開平１１−３２７９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、回路規模を小型化しながらテストを実行することができるデータ送受信装置及びそのテスト方法を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様によるデータ送受信装置は、
それぞれ異なる位相を有する複数のクロックを生成して出力すると共に、前記複数のクロックのうち所望のクロックを基準クロックとして出力するオシレータと、
前記オシレータから出力される前記複数のクロックを所望の順序及びタイミングで順次切り替えながら選択するセレクタと
を有するクロック生成部と、
前記クロック生成部の前記セレクタから出力される前記クロックを基に、入力パラレルデータをシリアルデータに変換して送信する変換回路を有する送信部と、
前記送信部から送信される前記シリアルデータと、前記クロック生成部の前記オシレータから出力される前記基準クロックとの位相差に応じて、所望の位相を有する再生クロックを生成することにより、前記シリアルデータの位相及びパルス幅が変化することに追従するようにして、前記再生クロックの位相を適応的に変化させるクロック再生回路と、
前記クロック再生回路から与えられる前記再生クロックを基に、前記シリアルデータを出力パラレルデータに変換する逆変換回路と
を有する受信部と
を備える。
【００１２】
また本発明の一態様によるデータ送受信装置のテスト方法は、
それぞれ異なる位相を有する複数のクロックを生成してクロック生成部のオシレータから出力すると共に、前記複数のクロックのうち所望のクロックを基準クロックとして前記オシレータから出力するステップと、
前記オシレータから出力される前記複数のクロックを前記クロック生成部のセレクタによって所望の順序及びタイミングで順次切り替えながら選択するステップと、
前記クロック生成部の前記セレクタから出力される前記クロックを基に、入力パラレルデータを送信部の変換回路によってシリアルデータに変換して送信するステップと、
前記送信部から送信される前記シリアルデータと、前記クロック生成部の前記オシレータから出力される前記基準クロックとの位相差に応じて、所望の位相を有する再生クロックを受信部のクロック再生回路によって生成することにより、前記シリアルデータの位相及びパルス幅が変化することに追従するようにして、前記再生クロックの位相を適応的に変化させるステップと、
前記クロック再生回路から与えられる前記再生クロックを基に、前記シリアルデータを前記受信部の逆変換回路によって出力パラレルデータに変換するステップと
を備える。
【発明の効果】
【００１３】
本発明のデータ送受信装置及びそのテスト方法によれば、回路規模を小型化しながらテストを実行することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して説明する。
【００１５】
図１に、本発明の実施の形態によるデータ送受信テストシステム１０の構成を示す。このデータ送受信テストシステム１０は、パラレルデータＳ１０をシリアルデータＳ２０に変換して送信する送信回路２０と、送信回路２０から送信されるシリアルデータＳ２０を受信してパラレルデータＳ３０に変換する受信回路３０と、これら送信回路２０及び受信回路３０に与えるクロックＣＫ１０、ＣＫ４０及びＣＫ５０を生成するＰＬＬ回路４０とを有する。
【００１６】
ＰＬＬ回路４０は、インバータＩＮＶ１０〜ＩＮＶ３０を直列接続することによって形成されたリングオシレータ５０を有し、当該リングオシレータ５０のインバータＩＮＶ１０から出力されるクロックＣＫ１０をセレクタＳＥ１０及び受信回路３０に出力する。
【００１７】
セレクタＳＥ１０には、データ送受信テストシステム１０の動作モードとして通常モード又はテストモードのいずれか一方を設定するための動作モード設定信号Ｓ４０が入力される。セレクタＳＥ１０は、動作モードを通常モードに設定するための動作モード設定信号Ｓ４０が与えられると、セレクタＳＥ２０から出力されるクロックＣＫと、リングオシレータ５０から出力されるクロックＣＫ１０とのうち、リングオシレータ５０から出力されるクロックＣＫ１０を選択し、これを分周器６０に出力する。
【００１８】
ＰＬＬ回路４０は、クロックＣＫ１０を分周器６０及び７０によって順次分周することにより、２種類のクロックＣＫ４０及びＣＫ５０を生成し、これらを送信回路２０のシリアライザ５５に出力する。
【００１９】
送信回路２０のシリアライザ５５は、送信対象のパラレルデータＳ１０がセレクタＳＥ３０を介して入力されると、ＰＬＬ回路４０から与えられた２種類のクロックＣＫ４０及びＣＫ５０に基づいて、パラレルデータＳ１０をシリアルデータＳ２０に変換し、これを受信回路３０に送信する。
【００２０】
受信回路３０は、ＰＬＬ回路４０から与えられたクロックＣＫ１０をクロック再生（ＣＤＲ）回路８０に入力し、送信回路２０から送信され受信したシリアルデータＳ２０をクロック再生回路８０及びデシリライザ９０に入力する。
【００２１】
クロック再生回路８０は、受信したシリアルデータＳ２０とＰＬＬ回路４０から与えられたクロックＣＫ１０との位相差に応じて、当該シリアルデータＳ２０のレベル判定を正確に行い得る位相を有する再生クロックＣＫ６０を生成し、これをデシリアライザ９０に出力する。これにより、クロック再生回路８０は、受信したシリアルデータＳ２０の位相が変化することに追従するようにして、再生クロックＣＫ６０の位相を変化させる。
【００２２】
デシリアライザ９０は、クロック再生回路８０から与えられた再生クロックＣＫ６０と分周器１１０によって生成された再生クロックＣＫ７０とに基づいて、受信したシリアルデータＳ２０をパラレルデータＳ３０に変換し、これを出力する。
【００２３】
ここで、データ送受信テストシステム１０に図示しないテスタを接続し、テストモードを実行する場合におけるデータ送受信テストシステム１０の動作について説明する。リングオシレータ５０を形成するインバータＩＮＶ１０〜ＩＮＶ３０は、それぞれ所定の遅延時間を有し、これにより各インバータＩＮＶ１０〜ＩＮＶ３０から、それぞれ位相が異なる３種類のクロックＣＫ１０〜ＣＫ３０が出力され、これらはセレクタＳＥ２０に出力される。
【００２４】
セレクタＳＥ２０は、テスタから与えられる選択信号Ｓ５０に基づいて、３つのクロックＣＫ１０〜ＣＫ３０の中からいずれか１つを選択し、これをセレクタＳＥ１０に出力する。
【００２５】
セレクタＳＥ１０は、動作モードをテストモードに設定するための動作モード設定信号Ｓ４０が与えられると、セレクタＳＥ２０から出力されるクロックＣＫと、リングオシレータ５０から出力されるクロックＣＫ１０とのうち、セレクタＳＥ２０から出力されるクロックＣＫを選択し、これを分周器６０に出力する。
【００２６】
ＰＬＬ回路４０は、クロックＣＫを分周器６０及び７０によって順次分周することにより、２種類のクロックＣＫ４０及びＣＫ５０を生成し、これらを送信回路２０のシリアライザ５５に出力する。
【００２７】
送信回路２０のシリアライザ５５は、テスタから与えられるテストパターンからなるパラレルデータＳ１０、又はＢＩＳＴジェネレータ１２０から与えられるテストパターンからなるパラレルデータＳ８０が、選択信号Ｓ７０に基づいて動作するセレクタＳＥ３０によって選択され入力されると、ＰＬＬ回路４０から与えられた２種類のクロックＣＫ４０及びＣＫ５０に基づいて、パラレルデータＳ１０又はＳ８０をシリアルデータＳ２０に変換し、これを受信回路３０に送信する。
【００２８】
ところで、セレクタＳＥ２０は、テスタから与えられる選択信号Ｓ５０に基づいて、３つのクロックＣＫ１０〜ＣＫ３０を任意の順序及びタイミングで順次切り替えながら選択することにより、シリアルデータＳ２０の位相及びパルス幅を変化させながら当該シリアルデータＳ２０を送信する。
【００２９】
クロック再生回路８０は、受信したシリアルデータＳ２０とＰＬＬ回路４０から与えられたクロックＣＫ１０との位相差に応じて、当該シリアルデータＳ２０のレベル判定を正確に行い得る位相を有する再生クロックＣＫ６０を生成し、これをデシリアライザ９０に出力する。これにより、クロック再生回路８０は、受信したシリアルデータＳ２０の位相及びパルス幅が変化することに追従するようにして、再生クロックＣＫ６０の位相を適応的に変化させる。
【００３０】
デシリアライザ９０は、クロック再生回路８０から与えられた再生クロックＣＫ６０と分周器１１０によって生成された再生クロックＣＫ７０とに基づいて、受信したシリアルデータＳ２０をパラレルデータＳ３０に変換し、これをＢＩＳＴ（ビルトインセルフテスト）アナライザ１００に出力する。
【００３１】
ＢＩＳＴアナライザ１００は、デシリアライザ９０から与えられたパラレルデータＳ３０と、予め保持されている送信対象のテストパターンとを比較し、得られたテスト結果データＳ６０をテスタに出力する。
【００３２】
このようにして受信回路３０は、再生クロックＣＫ６０の位相を適応的に変化させながら、当該再生クロックＣＫ６０に基づいて、受信したシリアルデータＳ２０をパラレルデータＳ３０に変換することにより、クロック再生回路８０において種々の位相を有する再生クロックＣＫ６０を生成しながらテストを実行することができる。
【００３３】
このように本実施の形態によれば、位相が異なる複数のクロックを生成するための回路を別途設ける必要がない分、回路規模を小型化しながらテストを実行することができる。
【００３４】
ここで図２に、通常モード及びテストモードを実行する場合におけるタイミングチャートの一例を示す。この場合、図２（ａ）〜（ｃ）はクロックＣＫ３０〜ＣＫ１０を示し、図２（ｄ）は動作モードを通常モードに設定した場合におけるシリアルデータＳ２０を示す。
【００３５】
この図２に示すように、動作モード設定信号Ｓ４０（図２（ｅ））として“Ｈ”レベルが与えられ、動作モードがテストモードに設定されている場合には（時点ｔ１０〜ｔ２０）、クロックＣＫ３０（図２（ａ））を選択することにより、位相及びパルス幅が変化されたシリアルデータＳ２０（図２（ｇ））を生成し送信する。
【００３６】
なお、上述の実施の形態は一例であって、本発明を限定するものではない。例えば、３段のインバータＩＮＶ１０〜ＩＮＶ３０を直列接続することによりリングオシレータ５０を形成するのではなく、５段など複数段のインバータを直列接続することによりリングオシレータを形成しても良い。
【００３７】
また、図３に示すように、差動インバータＤＩＮＶ１０〜ＤＩＮＶ４０を直列接続し、さらに差動インバータＤＩＮＶ１０の第１の出力端と、差動インバータＤＩＮＶ４０の第２の入力端とを接続すると共に、差動インバータＤＩＮＶ１０の第２の出力端と、差動インバータＤＩＮＶ４０の第１の入力端とを接続することにより、リングオシレータ１１０を形成しても良い。
【００３８】
ここで図４に、かかるリングオシレータ１１０によって通常モード及びテストモードを実行する場合におけるタイミングチャートの一例を示す。この場合、図２（ａ）、（ｃ）、（ｅ）及び（ｇ）はクロックＣＫ１３０〜ＣＫ１００を示し、図２（ｂ）、（ｄ）、（ｆ）及び（ｈ）はクロックＤＣＫ１３０〜ＤＣＫ１００を示し、図２（ｉ）は動作モードを通常モードに設定した場合におけるシリアルデータＳ２０を示す。
【００３９】
この図４に示すように、動作モードをテストモードに設定した上で、クロックＣＫ１３０〜ＣＫ１００、ＤＣＫ１３０〜ＤＣＫ１００の順に切り替えながら選択した場合には、通常モードのシリアルデータＳ２０（図４（ｉ））よりパルス幅が長く、位相が遅いシリアルデータＳ２０（図４（ｊ））を生成し送信する。
【００４０】
また、動作モードをテストモードに設定した上で、クロックＤＣＫ１００〜ＤＣＫ１３０、ＣＫ１００〜ＣＫ１３０の順に切り替えながら選択した場合には、通常モードのシリアルデータＳ２０（図４（ｉ））よりパルス幅が短く、位相が速いシリアルデータＳ２０（図４（ｋ））を生成し送信する。
【００４１】
また、動作モードをテストモードに設定した上で、クロックＣＫ１００〜ＣＫ１３０、ＤＣＫ１００〜ＤＣＫ１３０をランダムに切り替えながら選択した場合には、位相及びパルス幅がランダムに変化されたシリアルデータＳ２０（図４（ｌ））を生成し送信する。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態によるデータ送受信テストシステムの構成を示すブロック図である。
【図２】同データ送受信テストシステムによって通常モード及びテストモードを実行する場合におけるタイミングチャートの一例を示す。
【図３】本発明の他の実施の形態によるリングオシレータの構成を示すブロック図である。
【図４】同リングオシレータを有するデータ送受信テストシステムによって通常モード及びテストモードを実行する場合におけるタイミングチャートの一例を示す。
【符号の説明】
【００４３】
１０  データ送受信テストシステム
２０  送信回路
３０  受信回路
４０  ＰＬＬ回路
５０、１１０  リングオシレータ
８０  クロック再生回路
ＩＮＶ１０〜ＩＮＶ３０  インバータ
ＳＥ１０、ＳＥ２０  セレクタ
ＤＩＮＶ１０〜ＤＩＮＶ４０  差動インバータ
【図１】
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【図２】
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【図３】
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【図４】
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