(57)【要約】【課題】高信頼度、高速アクセス、および動作電流削減を兼ね備えた半導体記憶装置を提供する。【解決手段】多数決モードにおいて複数個のＲＡＭ０−０，１−０，２−０またはＲＡＭ０−１，１−１，２−１には同一の書込データが書込まれ、ＥＣＣモードにおいて複数個のＲＡＭ０−０，１−０，２−０，０−１，１−１，２−１のいずれかにＥＣＣコードが付加された書込データが書込まれる。この半導体記憶装置は、多数決モードにおいて、読出時に複数個のＲＡＭに書込まれたデータの多数決結果を出力する多数決回路１６と、ＥＣＣモードにおいて、書込時に書込データに対するＥＣＣコードを生成するＥＣＣ生成回路１２−１〜１２−３と、ＥＣＣモードにおいて、読出時にＲＡＭに記憶されているＥＣＣコードが付加された書込データの誤り訂正を実行するＥＣＣエラー訂正回路１４−１〜１４−３とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＥＣＣモードと多数決モードのいずれかのエラー訂正モードが選択可能な半導体記憶装置であって、
複数個のＲＡＭと、
多数決モードにおいて、書込み時に前記複数個のＲＡＭに同一の書込データを書込み、ＥＣＣモードにおいて、書込み時に前記複数個のＲＡＭのいずれかにＥＣＣコードが付加された書込データを書込む制御部と、
多数決モードにおいて、読出時に前記複数個のＲＡＭに書込まれたデータの多数決結果を出力する多数決回路と、
ＥＣＣモードにおいて、書込時に書込データに対するＥＣＣコードを生成するＥＣＣ生成回路と、
ＥＣＣモードにおいて、読出時に前記ＲＡＭに記憶されているＥＣＣコードが付加された書込データの誤り訂正を実行するＥＣＣエラー訂正回路とを備えた半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、マイコン内蔵の高速アクセスを可能とするＲＡＭ（Random Access Memory）において低消費電力を実現する技術に関する。
【背景技術】
【０００２】
マイコン内蔵ＲＡＭ（Random Access Memory）において、ソフトエラー対策としてＥＣＣ（Error Check and Correct）回路を搭載しているが、たとえば、１６０ＭＨｚでの読出しおよび書込みを０ウェイトアクセスを実現するためには、低い閾値を有するトランジスタを用いることが必要となる。しかし、低い閾値のトランジスタを用いると、消費電流、特に高温におけるリーク電流が大きくなり、目標のスペックに収まらないという問題がある。
【０００３】
そのため、リーク電流の少ない中間の閾値または高い閾値を有するトランジスタを用いることが望まれるが、中間の閾値または高い閾値を有するトランジスタを用いた場合には、０ウェイトアクセスを実現するために、ＥＣＣではなく、演算時間が短い３値多数決回路を用いることが必要となる。
【０００４】
図２は、３値（３ビット）多数決回路を用いた構成を表わす図である。
図３は、３値（３ビット）多数決回路の入力（ＩＮ）と出力（ＯＵＴ）の関係を表わす図である。
【０００５】
図２に示すように、３値多数決回路を用いた構成では、３個のＲＡＭ２０−１〜２０−３に同一のデータが書込まれる。読出し時には、３個のＲＡＭ２０−１〜２０−３から出力されたデータが３値多数決回路２２に送られる。３値多数決回路２２は、３個のＲＡＭ２０−１〜２０−３から出力されたデータの各ビットの多数決の結果を出力する。たとえば、ＲＡＭ２０−１，２０−２，２０−３から出力されたデータのあるビットがそれぞれ「０」、「０」、「１」の場合には、３値多数決回路２２は、多数決結果として「０」を出力する。
【０００６】
図４（ａ）は、書込み時のアクセスを表わす図である。図４（ｂ）は、読出し時のアクセスを表わす図である。
【０００７】
図２に示すような多数決回路は、簡単な論理であって遅延が小さいという利点があるので、中間の閾値または高い閾値を有するトランジスタを用いたとしても、図４（ａ）および図４（ｂ）に示すように、１６０ＭＨｚでの読出しおよび書込み動作が可能である。
【０００８】
また、特許文献１（特開平６−５２６９７号公報）にも、多数決回路を用いた以下のような構成が開示されている。特許文献１に記載の半導体メモリは、１つのアドレスの１つのビットに対して３個以上の奇数個のメモリセルを有するメモリセルアレイ部と、多数決回路を有するデータ出力部とを備えた誤り訂正機能付半導体メモリおよび通常モードと高信頼性モードで書き込むメモリセルを切り換えるセレクタと、読み出されたメモリデータと多数決回路からの出力データとを切り換えるマルチプレクサ２８とを備える。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平６−５２６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１（特開平６−５２６９７号公報）の多数決回路を用いたメモリでは、通常モードでは、誤り訂正が機能しないため信頼度が低下する。
【００１１】
また、３値多数決回路を用いた場合には、以下のような問題がある。
データ１ビットに対し、ＲＡＭの３ビットを使用するため、大容量のＲＡＭが必要となる。一例を挙げると、ＥＣＣ回路を用いた方式において、３２ビットに対してＥＣＣのために７ビットを追加したとすると、使用するメモリ容量は２２％の増加となるのに対して、３値多数決回路を用いた方式において、使用するメモリ容量は３倍となり、２００％の増加となる。
【００１２】
また、図２の構成において、１回の読出しまたは書込みアクセスにおいて、常に、３つのアドレスのメモリセルにアクセスするため、低速（たとえば、８０ＭＨｚ以下）であるにもかかわらず、ＲＡＭの消費電流は大きく減少しない。
【００１３】
また、特許文献１に記載の通常モード構成のように、データ１ビットに対しＲＡＭ１ビットで記憶するモードを設けた場合では、誤り訂正が機能しないという課題がある。
【００１４】
それゆえに、本発明の目的は、高信頼度、高速アクセス、および動作電流削減を兼ね備えた半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の一実施形態は、ＥＣＣモードと多数決モードのいずれかのエラー訂正モードが選択可能な半導体記憶装置であって、複数個のＲＡＭと、多数決モードにおいて、書込み時に複数個のＲＡＭに同一の書込データを書込み、ＥＣＣモードにおいて、書込み時に複数個のＲＡＭのいずれかにＥＣＣコードが付加された書込データを書込む制御部と、多数決モードにおいて、読出時に複数個のＲＡＭに書込まれたデータの多数決結果を出力する多数決回路と、ＥＣＣモードにおいて、書込時に書込データに対するＥＣＣコードを生成するＥＣＣ生成回路と、ＥＣＣモードにおいて、読出時にＲＡＭに記憶されているＥＣＣコードが付加された書込データの誤り訂正を実行するＥＣＣエラー訂正回路とを備える。
【発明の効果】
【００１６】
本発明の一実施形態によれば、多数決モードとＥＣＣ回路モードを設けることによって、高信頼度、高速アクセス、および消費電流削減を兼ね備えることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態の半導体記憶装置の構成を表わす図である。
【図２】３値（３ビット）多数決回路を用いた構成を表わす図である。
【図３】３値（３ビット）多数決回路の入力（ＩＮ）と出力（ＯＵＴ）の関係を表わす図である。
【図４】（ａ）は、書込み時のアクセスを表わす図である。（ｂ）は、読出し時のアクセスを表わす図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の実施形態の半導体記憶装置の構成を表わす図である。
【００１９】
この半導体記憶装置は、制御論理１０と、ＥＣＣ生成回路１２−１〜１２−３と、ＲＡＭ０−０，０−１，１−０，１−１，２−０，２−１と、ＥＣＣエラー訂正回路１４−１〜１４−３と、３値多数決回路１６と、マルチプレクサ１８−１〜１８−３とを備える。
【００２０】
ＲＡＭ０−０，０−１，１−０，１−１，２−０，２−１の各容量は１６ＫＢとする。
ＲＡＭ０−０，１−０，２−０は、制御信号（上位）によって選択される。ＲＡＭ０−１，１−１，２−１は、制御信号（下位）によって選択される。
【００２１】
この半導体記憶装置は、高速動作が必要な場合では、３値多数決モードで動作させ、高速動作が必要でない中速および低速動作時では、ＥＣＣモードで動作させることができる。制御論理１０は、外部から多数決モードとＥＣＣモードのいずれのエラー訂正モードで動作させるかの指示を受け、この指示に基づいてエラー訂正モードを設定する。
【００２２】
（３値多数決モードでの動作）
３値多数決モードでは、下位メモリアドレスに３つのメモリマット（ＲＡＭ０−０，ＲＡＭ１−０，ＲＡＭ２−０）を同一メモリアドレスにアサインし、上位メモリアドレスに別の３つのメモリマット（ＲＡＭ０−１，ＲＡＭ１−１，ＲＡＭ２−１）を同一メモリアドレスにアサインする。制御信号（上位／下位）によって、３メモリマット（ＲＡＭ０−０，ＲＡＭ１−０，ＲＡＭ２−０）または３メモリマット（ＲＡＭ０−１，ＲＡＭ１−１，ＲＡＭ２−１）が同時にアサートされる。
【００２３】
したがって、３値多数決モードでは、ユーザ使用可能容量３２ＫＢとなる。
書込み時には、同一のデータがＲＡＭ０−０，ＲＡＭ１−０，ＲＡＭ２−０またはＲＡＭ０−１，ＲＡＭ１−１，ＲＡＭ２−１に書込まれる。
【００２４】
読出し時には、３値多数決回路１６は、ＲＡＭ０−０，ＲＡＭ１−０，ＲＡＭ２−０から出力された３９ビットのうち３２ビットのデータ、またはＲＡＭ０−１，ＲＡＭ１−１，ＲＡＭ２−１から出力された３９ビットのうち３２ビットのデータの各ビットの多数決の結果を出力する。
【００２５】
３値多数決モードでは、読出し時および書込み時にウエイトが挿入されず、高速なアクセスが実現できる。
【００２６】
（ＥＣＣモードでの動作）
ＥＣＣモードでは、下位メモリアドレスに３メモリマット（ＲＡＭ０−０，ＲＡＭ１−０，ＲＡＭ２−０）を連続した別個のメモリアドレスにアサインし、上位メモリアドレスに３メモリマット（ＲＡＭ０−１，ＲＡＭ１−１，ＲＡＭ２−１）を連続した別個のメモリアドレスにアサインする。制御信号（上位／下位）によって、ＲＡＭ０−０，ＲＡＭ１−０，ＲＡＭ２−０，ＲＡＭ０−１，ＲＡＭ１−１，ＲＡＭ２−１のいずれかがアサートされる。
【００２７】
したがって、ＥＣＣモードでは、ユーザ使用可能容量９６ＫＢとなる。
書込み時には、ＲＡＭ０−０，ＲＡＭ１−０，ＲＡＭ２−０，ＲＡＭ０−１，ＲＡＭ１−１，ＲＡＭ２−１のいずれかが選択される。
【００２８】
３２ビットの書込みデータが、選択されたＲＡＭに送られるとともに、対応のＥＣＣ生成回路１２−１〜１２−３へも送られる。ＥＣＣ生成回路１２−１〜１２−３は、３２ビットのデータを受けて、７ビットのＥＣＣコードを出力する。その結果、選択されたＲＡＭへは上位３２ビットの書込データと下位７ビットのＥＣＣコードの合計３９ビットのデータが書込まれる。
【００２９】
読出し時には、ＥＣＣエラー訂正回路１４−１〜１４−３へＲＡＭ０−０，ＲＡＭ１−０，ＲＡＭ２−０，ＲＡＭ０−１，ＲＡＭ１−１，ＲＡＭ２−１のいずれかから出力された３９ビットのデータ（３２ビットの書込データと７ビットのＥＣＣコード）が入力される。ＥＣＣエラー訂正回路１４−１〜１４−３は、３２ビットの書込みデータのエラー訂正を行なって出力する。
【００３０】
ＥＣＣモードでは、読出し時および書込み時にウェイトが挿入されるため、高速にアクセスはできない。
【００３１】
なお、上記の３値多数決モードとＥＣＣモードを切替えるレジスタを配置することによって、アプリケーションに応じて動作モードを切替えて使用することとしてもよい。
【００３２】
以上のように、本発明の実施形態では、多数決モードとＥＣＣモードを設けることによって、高信頼度、高速アクセス、および動作電流削減を兼ね備えることができる。
【００３３】
また、ＥＣＣモードでは、ＲＡＭ３マットが連続するアドレスに配置されるため、使用可能なＲＡＭ空間を３倍に増加させることができる。
【００３４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００３５】
０−０，０−１，１−０，１−１，２−０，２−１  ＲＡＭ、１０  制御論理、１２−１〜１２−３  ＥＣＣ生成回路、１４−１〜１４−３  ＥＣＣエラー訂正回路、１６，２２  ３値多数決回路、１８−１〜１８−３  マルチプレクサ、２０−１〜２０−３  ＲＡＭ。
【図１】
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【図２】
2012203918.tif 000004
【図３】
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【図４】
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