(57)【要約】【課題】ＳＯＩ基板に作り込まれたＭＯＳＦＥＴをＦＤ動作させる際に、基板浮遊効果と短チャネル効果との両方を抑制し、更に、寄生抵抗の増大、イオン注入による欠陥、及び閾値電圧の低下についても抑制する。【解決手段】第１及び第２主電極領域３７を選択的にエピタキシャル成長させることによって、不純物が導入されていないチャネル領域３９よりも厚い膜厚とする。また、ゲート電極２５は、完全にサリサイド化されており、シリサイドゲート電極４５となっている。【選択図】図３
2007165617.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ基板と、該Ｓｉ基板の上側表面に設けられたＢＯＸ層と、該ＢＯＸ層の上側表面に設けられたＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に設けられた素子領域を区画する素子分離領域と、
前記ＳＯＩ層の不純物が導入されていないチャネル領域上に設けられた、ゲート酸化膜及び全体がサリサイド化されたゲート電極を有するゲート電極部と、
前記チャネル領域を挟んで設けられた、該チャネル領域よりも厚い膜厚の第１及び第２主電極領域と、
該第１及び第２主電極領域の上側表面に設けられたシリサイド層と
を具えることを特徴とする半導体装置。
【請求項２】
Ｓｉ基板と、該Ｓｉ基板の上側表面に設けられたＢＯＸ層と、該ＢＯＸ層の上側表面に設けられたＳＯＩ層を有するＳＯＩ基板の前記ＳＯＩ層に、素子領域を区画する素子分離領域を形成する第１工程と、
前記ＳＯＩ層のチャネル領域となる予定領域上にゲート酸化膜及びゲート電極を有するゲート電極部を形成し、しかる後、該ゲート電極部の上側表面にハードマスク層を形成する第２工程と、
前記ゲート電極部及び前記ハードマスク層を含む積層体を挟むようにサイドウォールを形成する第３工程と、
前記積層体及び前記サイドウォールをマスクとして用いることによって、前記ＳＯＩ層の第１及び第２主電極領域となる予定領域に対して、選択的にエピタキシャル成長を行うことにより、厚膜ＳＯＩ領域を形成する第４工程と、
該厚膜ＳＯＩ領域に不純物を導入することによって第１及び第２主電極領域と、前記積層体及び前記サイドウォールの下部であって、前記第１及び第２主電極領域間にチャネル領域とを、それぞれ形成することによって、ＭＯＳＦＥＴを形成し、しかる後、前記第１及び第２主電極領域に対して熱処理を行う第５工程と、
該第１及び第２主電極領域の上側表面部をサリサイド化することによって、該第１及び第２主電極領域の上側表面にシリサイド層を形成する第６工程と、
前記素子分離領域、前記積層体、前記サイドウォール、前記第１及び第２主電極領域、前記シリサイド層を含む前記ＳＯＩ基板の上側表面の全体を覆うように層間絶縁膜を形成する第７工程と、
該層間絶縁膜、前記ハードマスク層及び前記サイドウォールを、前記ゲート電極部の上側表面が露出するまで除去する第８工程と、
該ゲート電極部の前記ゲート電極の全体をサリサイド化することによって、シリサイドゲート電極を形成する第９工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記第８工程が、前記層間絶縁膜を、前記ハードマスク層の上側表面が露出するまで除去し、しかる後、該ハードマスク層のみを前記ゲート電極部の上側表面が露出するまで除去する工程であることを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、特にＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を完全空乏（ＦＤ）動作させる際に生じる基板浮遊効果を抑制しつつ、同時に短チャネル効果も抑制する方法に関する。
【背景技術】
【０００２】
従来周知の通り、ＳＯＩ基板上に作成したＭＯＳＦＥＴ（以下、ＳＯＩ−ＭＯＳＦＥＴと称する）をＦＤ動作させるためには、埋め込みシリコン酸化膜（以下、ＢＯＸ層と称する）上に設けられた、ＳＯＩ層中のチャネル領域を非常に薄く形成することが必要である。従って、ＦＤ動作を目的とした従来の半導体装置は、ソース及びドレイン領域である高濃度拡散領域を含むＳＯＩ層の全面が非常に薄く形成されている。このため、ＳＯＩ層において、ボディコンタクトを形成することが困難である。しかし、ボディコンタクトの形成を行わなければ、ボディ領域、すなわちＳＯＩ層中の不純物が導入された領域の電位がフローティング状態となってしまうため、高電界となったドレインの端部において起こるインパクトイオン化により、発生した電荷がボディ領域に蓄積してしまう。この結果、シングルラッチアップ、キンク等のＳＯＩ−ＭＯＳＦＥＴに特有の基板浮遊効果が発生しやすくなる。この基板浮遊効果は、小さなオフ電流（以下、ロー・スタンバイ電流と称する）を獲得するためにＳＯＩ層中のボディ領域に導入する不純物濃度を高くし、ＭＯＳＦＥＴにおける閾値電圧（Ｖｔｈ）を上げるほど顕著になる。
【０００３】
この基板浮遊効果を抑制しつつ、ＳＯＩ−ＭＯＳＦＥＴをＦＤ動作させるためには、チャネル領域における不純物濃度を極力低くする、またはチャネル領域に不純物を全く導入しないことにより、ゲート電極からのＳＯＩ層における空乏層幅を大きくする必要がある。
【０００４】
しかし、チャネル領域の不純物濃度を低くする、またはチャネル領域に不純物を全く導入しない状態で製造されたＳＯＩ−ＭＯＳＦＥＴでは、素子の微細化に伴いゲート長が短くなるにつれて閾値電圧が低下する、いわゆる短チャネル効果（ＳＣＥ：Ｓｈｏｒｔ  Ｃｈａｎｎｅｌ  Ｅｆｆｅｃｔ）が起こってしまう。
【０００５】
ここで、この短チャネル効果を抑制する方法として、ＳＯＩ層の膜厚を薄く形成する方法が知られている（非特許文献１）。
【０００６】
また、上述の基板浮遊効果及び短チャネル効果を同時に抑制するに当たり、例えば、特許文献１によって開示された半導体装置の構造が知られている。
【０００７】
特許文献１によって開示された半導体装置の構造によれば、ソース及びドレイン領域間のＳＯＩ層に形成された埋め込み絶縁層の下側に、不純物濃度の高いＳＯＩ層の領域を設けている。このような構造を採用することによって、不純物が導入されていないノンドープのチャネル領域を用いた場合でも、短チャネル効果を抑制することができる。従って、基板浮遊効果及び短チャネル効果を同時に抑制することが可能である。
【特許文献１】特開２００５−０７２０９３号公報
【非特許文献１】Ｎ．Ｋｉｓｔｌｅｒ  ｅｔ  ａｌ．，Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ，ｖｏｌ．３９，Ｎｏ．４，ｐｐ．４４５−４５４（１９９６）．
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に開示された半導体装置の構造では、ゲート長の微細化を行う場合、短チャネル効果を抑制するために、ＳＯＩ層の全面を薄膜化する必要がある。従って、ＳＯＩ層中のソースまたはドレイン領域である高濃度拡散領域についても薄膜化されてしまう。この高濃度拡散領域が薄く形成されると、寄生抵抗が増大してしまうという問題が生じる。通常は、この寄生抵抗を抑制するために、ソースまたはドレイン領域の上側表面をサリサイド化することでシリサイド層を形成する。このシリサイド層の形成によって寄生抵抗を低減させることができるが、特許文献１に記載の半導体装置の構造では、十分な膜厚を有するシリサイド層を形成することができない。
【０００９】
また、ＳＯＩ層に高濃度拡散領域を形成する際に行うイオン注入により、ＳＯＩ層を構成しているシリコン結晶の格子は、破損等の欠陥を生じる。通常、このような欠陥は、その後の工程で行われる熱処理によって、回復することが可能である。しかし、特許文献１におけるトランジスタの構造のように、ＳＯＩ層中の高濃度拡散領域となる箇所の膜厚が薄い場合、ＳＯＩ層へのイオン注入を行うことにより、イオン注入を行った箇所が完全にアモルファス化してしまう。このように、高濃度拡散領域が完全にアモルファス化してしまうと、イオン注入による欠陥は、熱処理を行っても完全に回復しない。
【００１０】
また、特許文献１に開示された半導体装置の構造では、ゲート電極として不純物を導入したＰｏｌｙ−Ｓｉ（ポリシリコン）を採用している。この不純物を導入したＰｏｌｙ−Ｓｉをゲート電極として用いると、特許文献１における半導体装置のように、チャネル領域に不純物が導入されていない構造が採用されている場合、閾値電圧が非常に低くなってしまうという問題が発生する。ロー・スタンバイ電流を得るためには、高い閾値電圧が必要であるため、このように、閾値電圧が低くなってしまうと、ロー・スタンバイ電流を得ることができない。
【００１１】
この発明の目的は、ＳＯＩ基板に作り込まれたＭＯＳＦＥＴをＦＤ動作させる際に、基板浮遊効果と短チャネル効果との両方が抑制され、更に、寄生抵抗の増大、イオン注入による欠陥、及び閾値電圧の低下についても抑制された半導体装置の構造、及びその製造方法を提案することにある。
【課題を解決するための手段】
【００１２】
そこで、上述の目的の達成を図るため、この発明の第１の要旨によれば、半導体装置は以下のような特徴を有している。
【００１３】
すなわち、この発明の半導体装置によれば、まず、Ｓｉ基板と、このＳＯＩ基板の上側表面に設けられたＢＯＸ層と、このＢＯＸ層の上側表面に設けられたＳＯＩ層を有するＳＯＩ基板のＳＯＩ層に、素子領域を区画するための素子分離領域が設けられている。更に、ＳＯＩ層のチャネル領域上に、ゲート酸化膜及び全体がサリサイド化されたゲート電極を有するゲート電極部が設けられている。このチャネル領域には、不純物が導入されていない。更に、このチャネル領域を挟んで第１及び第２主電極領域が設けられている。この第１及び第２主電極領域は、チャネル領域よりも厚い膜厚で形成されている。更に、この第１及び第２主電極領域の上側表面には、シリサイド層が設けられている。
【００１４】
また、この発明の第２の要旨によれば、上述の半導体装置の製造方法は、以下の第１工程から第９工程までの各工程を含む。
【００１５】
すなわち、第１工程では、Ｓｉ基板と、Ｓｉ基板の上側表面に設けられたＢＯＸ層と、ＢＯＸ層の上側表面に設けられたＳＯＩ層を有するＳＯＩ基板のＳＯＩ層に素子領域を区画する素子分離領域を形成する。
【００１６】
第２工程では、ＳＯＩ層のチャネル領域となる予定領域上にゲート酸化膜及びゲート電極を有するゲート電極部を形成し、ゲート電極部の上側表面にハードマスク層を形成する。
【００１７】
第３工程では、ゲート電極部及びハードマスク層を含む積層体を挟むようにサイドウォールを形成する。
【００１８】
第４工程では、積層体及びサイドウォールをマスクとして用いることによって、ＳＯＩ層の第１及び第２主電極領域となる予定領域に対して、選択的にエピタキシャル成長を行うことにより、厚膜ＳＯＩ領域を形成する。
【００１９】
第５工程では、厚膜ＳＯＩ領域に不純物を導入することによって第１及び第２主電極領域と、積層体及びサイドウォールの下部であって、第１及び第２主電極領域間にチャネル領域とを、それぞれ形成することによって、ＭＯＳＦＥＴを形成し、しかる後、第１及び第２主電極領域に対して熱処理を行う。
【００２０】
第６工程では、第１及び第２主電極領域の上側表面部をサリサイド化することによって、第１及び第２主電極領域の上側表面にシリサイド層を形成する。
【００２１】
第７工程では、素子分離領域、積層体、サイドウォール、第１及び第２主電極領域、シリサイド層を含むＳＯＩ基板の上側表面の全体を覆うように層間絶縁膜を形成する。
【００２２】
第８工程では、層間絶縁膜、ハードマスク層及びサイドウォールを、ゲート電極部の上側表面が露出するまで除去する。
【００２３】
第９工程では、ゲート電極部のゲート電極の全体をサリサイド化することによって、シリサイドゲート電極を形成する。
【発明の効果】
【００２４】
第１の要旨に係る半導体装置によれば、チャネル領域には、不純物が導入されていない（以下、不純物が導入されていない状態のことをノンドープと称する場合がある）。そのため、基板浮遊効果を抑制しつつＭＯＳＦＥＴをＦＤ動作させることが可能である。
【００２５】
また、第１の要旨に係る半導体装置によれば、ＳＯＩ層中のチャネル領域と第１及び第２主電極領域とは、均一な膜厚ではなく、第１及び第２主電極領域は、チャネル領域よりも厚い膜厚を有している。従って、ノンドープのチャネル領域を採用したことで発生する短チャネル効果を抑制するために、チャネル領域を薄い膜厚で形成した場合でも、第１及び第２主電極領域は、厚い膜厚を有している。従って、特許文献１における半導体装置のように、第１及び第２主電極領域の薄膜化に起因する寄生抵抗の増大という問題が生じることはない。更に、この第１及び第２主電極領域は、上側表面に設けられたシリサイド層によっても、寄生抵抗が低減されている。従って、第１の要旨に係る半導体装置は、基板浮遊効果及び短チャネル効果が同時に抑制されているとともに、第１及び第２主電極領域における寄生抵抗の増大についても確実に抑制されている。
【００２６】
また、第１及び第２主電極領域の膜厚を厚くすることで、イオン注入によるアモルファス化が、第１及び第２主電極領域の全体に及んでいない。そのため、イオン注入時にシリコン結晶の格子に生じる、破損等の欠陥は、アモルファス化されていない箇所のシリコン結晶を種結晶として、熱処理により回復されている。従って、第１の要旨に係る半導体装置における第１及び第２主電極領域は、シリコン結晶の格子に破損等の欠陥が生じていない。
【００２７】
また、第１の要旨に係る半導体装置によれば、ゲート電極として、特許文献１の半導体装置において用いられていた不純物が導入されたゲート電極ではなく、全体がサリサイド化されたゲート電極を具えている。従って、特許文献１で問題となっていた閾値電圧の低下という問題は生じない。そのため、チャネル領域がノンドープであっても、ロー・スタンバイ電流を得ることができる。
【００２８】
また、第２の要旨に係る半導体装置の製造方法によれば、第２工程において、ゲート電極部の上側表面にハードマスク層を、また、第３工程において、ゲート電極部及びハードマスク層を含む積層体を挟むようにサイドウォールを、順次形成している。これにより、続く第４工程において、積層体及びサイドウォールをマスクとして、ＳＯＩ層の第１及び第２主電極領域となる予定領域に対して、選択的にエピタキシャル成長を行うことができる。従って、短チャネル効果を抑制するために、薄く形成することが必要であるチャネル領域は、エピタキシャル成長されることなく薄膜の状態が保たれる。そして、寄生抵抗の増大を抑制するために、厚く形成することが必要である第１及び第２主電極領域は、エピタキシャル成長されることによって厚膜となる。
【００２９】
また、第１及び第２主電極領域が厚膜化されているため、第６工程において形成されるシリサイド層についても、厚い膜厚で形成することができる。従って、この要旨におけるシリサイド層は、特許文献１等の従来のシリサイド層と比して、寄生抵抗を低減させるという機能をより有効に発揮し得る。
【００３０】
ここで、当然のことながら、ゲート長の微細化を行う場合でも、チャネル領域の膜厚を厚くすることなく、選択的に第１及び第２主電極領域のみ厚膜とすることができる。従って、特許文献１の半導体装置のように、ゲート長の微細化に伴って、短チャネル効果の抑制のためにＳＯＩ層の全面を薄膜化する必要がないため、より微細な半導体装置の製造を行う場合においても、基板浮遊効果及び短チャネル効果を同時に抑制しつつ、更に、第１及び第２主電極領域における寄生抵抗の増大が抑制された半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して、この発明に係る半導体装置及びその製造方法について説明する。なお、各図は、この発明が理解できる程度に、各構成要素の形状、大きさ、及び配置関係を概略的に示してあるに過ぎない。従って、この発明の構成は、何ら図示の構成例にのみ限定されるものではない。
【００３２】
〈第１の実施の形態〉
第１の実施の形態では、ＳＯＩ基板を用いたＭＯＳＦＥＴを有する半導体装置であって、ＳＯＩ層中のチャネル領域が薄い膜厚で、また、第１及び第２主電極領域が厚い膜厚で形成された半導体装置を製造する方法について説明する。この製造方法は、第１工程から第９工程までを含んでいる。以下、第１工程から順に各工程につき説明する。
【００３３】
図１（Ａ）〜（Ｃ）は、この発明の第１の実施の形態を説明する工程図であって、それぞれ、各製造段階で得られた構造体の断面の切り口を示す端面図である。図２（Ａ）〜（Ｃ）は、図１（Ｃ）に続く工程図である。また、図３（Ａ）〜（Ｃ）は、図２（Ｃ）に続く工程図であり、それぞれ、各製造段階で得られた構造体の断面の切り口を示す端面図である。
【００３４】
まず、第１工程では、ＳＯＩ基板１１のＳＯＩ層１３に素子領域１９を区画する素子分離領域２１を形成して図１（Ａ）に示すような構造体を得る。
【００３５】
この実施の形態において用いるＳＯＩ基板１１は、従来周知の方法を用いて形成される。すなわち、単結晶Ｓｉ基板の表面から酸素イオンを導入し、その後、高温アニールを行う。この高温アニールにより、基板内部において、導入された酸素イオンと基板を構成するシリコンとが結合し、ＢＯＸ層１５と呼ばれる絶縁層として機能する酸化シリコン層が形成される。これにより、Ｓｉ基板１７、Ｓｉ基板１７の上側表面に設けられたＢＯＸ層１５、及びＢＯＸ層１５の上側表面に設けられたＳｉ層の三層からなるＳＯＩ基板１１が得られる。ここで、この発明では、ＳＯＩ基板１１中のＢＯＸ層１５の上側表面に設けられたＳｉ層のことを、特にＳＯＩ層１３と称する。
【００３６】
ここで、ＳＯＩ層１３は、短チャネル効果を抑制するために１５０ｎｍ以下の薄い膜厚で形成するのがよい。更に、ＦＤ動作を実現することを考慮して、好ましくは１０〜４０ｎｍの薄膜とするのがよい。なお、この１０〜４０ｎｍの値は、短チャネル効果の抑制及びＦＤ動作の実現という効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。
【００３７】
また、素子分離領域２１は、ＬＯＣＯＳ法、ＳＴＩ法等の従来周知の方法の中から、設計に応じて任意好適な方法を用いて形成すればよい。この素子分離領域２１は、ＳＯＩ基板１１上の個々の素子領域１９を電気的に分離する目的で形成される。
【００３８】
次に、第２工程では、ＳＯＩ層１３のチャネル領域となる予定領域上にゲート酸化膜２３及びゲート電極２５を有するゲート電極部２７を形成し、その後、ゲート電極部２７の上側表面にハードマスク層２９を形成して図１（Ｂ）に示すような構造体を得る。
【００３９】
ここで、ゲート酸化膜２３及びゲート電極２５の形成は、従来周知の方法を用いて行われる。すなわち、ゲート酸化膜２３は、ＳＯＩ層１３上に例えば熱酸化を行うことによって形成される。このゲート酸化膜２３上にＰｏｌｙ−Ｓｉ（ポリシリコン）膜をＣＶＤ法等を用いて成膜し、ゲート電極２５を形成する。
【００４０】
また、この実施の形態では、ＳＯＩ層１３に不純物を導入していないノンドープの状態でゲート電極２５の形成を行う。これは、以下の理由からである。通常、ＳＯＩ層１３にＭＯＳＦＥＴを作り込む場合は、ゲート電極部２７の形成を行う前に、ｎＭＯＳを形成する場合はｐ型の不純物を、また、ｐＭＯＳを形成する場合はｎ型の不純物をＳＯＩ層１３に導入する。この不純物が導入された領域が、その後の工程を経てチャネル領域となる。しかし、この実施の形態では、短チャネル効果を抑制するために薄いＳＯＩ層１３を有したＳＯＩ基板１１を用いているため、基板浮遊効果が発生する恐れがある。従って、この基板浮遊効果の発生を防止するために、ＳＯＩ層１３に不純物を導入しないノンドープのチャネル領域を形成する必要がある。そのため、この実施の形態では、ゲート電極部２７の形成を行う前に、ＳＯＩ層１３への不純物の導入を行わない。
【００４１】
更に、第１の実施の形態における第２工程では、ゲート電極部２７の上側表面にシリコン酸化膜等のハードマスク層２９を、ＣＶＤ法等の従来周知の技術を用いて形成する。このハードマスク層２９は、後の第４工程において、ＳＯＩ層１３における第１及び第２主電極領域の予定領域をエピタキシャル成長する際に、ゲート電極２５をマスクし、ゲート電極２５を構成しているＰｏｌｙ−Ｓｉがエピタキシャル成長されるのを防止する目的で形成される。ハードマスク層２９を形成した後、このハードマスク及びゲート電極部２７を公知のホトリソエッチング技術を用いてパターニングする。ここで、ハードマスク及びゲート電極部２７を含めた積層体を３１として示す。
【００４２】
次に、第３工程では、第２工程において形成されたゲート電極部２７及び前記ハードマスク層２９を含む積層体３１を挟むように、サイドウォール３３を形成して図１（Ｃ）に示すような構造体を得る。このサイドウォール３３は、チャネル領域の面積を調整するために形成される。すなわち、次の第４工程において、ＳＯＩ層１３における第１及び第２主電極領域の予定領域をエピタキシャル成長する際、このサイドウォール３３は、積層体３１と共にＳＯＩ層１３をマスクし、チャネル領域となる予定領域、つまり、サイドウォール３３及び積層体３１の下部領域がエピタキシャル成長されるのを防止する目的で形成される。従って、このサイドウォール３３は、設計時におけるチャネル領域の形成予定面積によって、任意好適な幅で形成すればよい。ここで、この実施の形態では、短チャネル効果の増大を防止するに当たり、後の工程で形成されるチャネル領域の幅が過剰に小さくならないこと考慮して、最低でも６０ｎｍ程度の幅に設定するのが好ましい。なお、この６０ｎｍの値は、短チャネル効果を防止するという効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。
【００４３】
次に、第４工程では、ＳＯＩ層１３に対してエピタキシャル成長を行うことにより、厚膜ＳＯＩ領域３５を形成して図２（Ａ）に示すような構造体を得る。
【００４４】
ここで、第２工程において形成された積層体３１、及び第３工程において形成されたサイドウォール３３をマスクとして用いることによって、ＳＯＩ層１３の第１及び第２主電極領域となる予定領域のみを、選択的にエピタキシャル成長することができる。従って、上側表面に積層体３１及びサイドウォール３３が形成されているＳＯＩ層１３におけるチャネル領域の予定領域は、エピタキシャル成長されず、薄い膜厚が維持される。そして、上側表面に積層体３１及びサイドウォール３３が形成されていない、露出しているＳＯＩ層１３の領域のみが、エピタキシャル成長されることによって厚膜ＳＯＩ領域３５となる。ここで、この厚膜ＳＯＩ領域３５は、寄生抵抗の増大を防止するため、及び後の第６工程において十分な膜厚のシリサイド層を形成するために４０ｎｍ程度の膜厚で形成するのが好ましい。なお、この４０ｎｍの値は、寄生抵抗の増大の防止、及び十分な膜厚のシリサイド層の形成という効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。また、この厚膜ＳＯＩ領域３５の膜厚は、厚膜ＳＯＩ領域３５の上側表面が、ゲート電極部２７の上側表面よりも高い位置とならないように設定されている。
【００４５】
次に、第５工程では、ＳＯＩ層１３における厚膜ＳＯＩ領域３５に不純物を導入し、第１及び第２主電極領域３７を形成することで、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を形成する。しかる後、第１及び第２主電極領域３７に対して熱処理を行うことによって図２（Ｂ）に示すような構造体を得る。
【００４６】
ＭＯＳＦＥＴは、ＳＯＩ基板１１のＳＯＩ層１３上に、第２工程によって形成されたゲート電極部２７とＳＯＩ層１３中に設けられた、ソース領域及びドレイン領域としての二つの離間した高濃度不純物領域である第１及び第２主電極領域３７と、これら第１及び第２主電極領域３７に挟まれたチャネル領域３９とを含んでいる
そのために、先ず、この第５工程においても、上述の第４工程と同様に、第２工程において形成された積層体３１、及び第３工程において形成されたサイドウォール３３をマスクとして用いることによって、ＳＯＩ層１３における厚膜ＳＯＩ領域３５のみに、選択的に不純物の導入を行う。これによって、ＳＯＩ層１３における、不純物が導入された厚膜ＳＯＩ領域３５は、ソース及びドレイン領域である第１及び第２主電極領域３７となり、積層体３１及びサイドウォール３３の下部であって、第１及び第２主電極領域３７間の領域は、不純物が導入されていない状態で残存する。この残存したＳＯＩ層１３中の領域がノンドープであるチャネル領域３９となる。
【００４７】
また、この実施の形態では、第２工程において、ゲート電極２５の上側表面にハードマスク層２９が形成されている。このため、Ｐｏｌｙ−Ｓｉであるゲート電極２５についても、不純物が導入されず、ノンドープの状態で残存する。
【００４８】
また、この実施の形態では、通常のＭＯＳＦＥＴの製造プロセスにおいて、チャネル領域３９のサイドウォール３３の下部の浅い領域に、低濃度で不純物を導入することで形成される、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域、拡張（Ｅｘｔｅｎｓｉｏｎ：エクステンション）領域等の領域を形成しない。これは、ＬＤＤ領域、拡張領域等の形成により、ノンドープのチャネル領域３９と第１及び第２主電極領域３７との界面の面積が縮小し、短チャネル効果が増大するのを防止するためである。なお、チャネル領域３９は、ノンドープであるため、ＬＤＤ領域、拡張領域等を形成しなくても、寄生抵抗の増大が起こることはない。
【００４９】
ここで、厚膜ＳＯＩ領域３５に導入する不純物は、ｐＭＯＳを形成する場合はｐ型の不純物、例えば、Ｇａ（ガリウム）、Ｉｎ（インジウム）等、また、ｎＭＯＳを形成する場合はｎ型の不純物、例えば、Ａｓ（砒素）、Ｐ（リン）等の中から設計に応じた好適な不純物を選べばよい。また、不純物の導入は、Ｓ／Ｄインプランテーション等の従来周知のインプランテーション技術を用いて行えばよい。
【００５０】
また、この第５工程では、厚膜ＳＯＩ領域３５への不純物の導入を行った後、つまり第１及び第２主電極領域３７を形成した後に、これら第１及び第２主電極領域３７に対して熱処理を行う。この熱処理は、第１及び第２主電極領域３７の不純物を活性化させる目的で行われ、１０００〜１０５０℃の温度で行われる。なお、この１０００〜１０５０℃の値は、不純物の活性化という効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。
【００５１】
次に、第６工程では、第５工程において形成された第１及び第２主電極領域３７の上側表面部をサリサイド化することで、第１及び第２主電極領域３７の上側表面にシリサイド層４１を形成して図２（Ｃ）に示すような構造体を得る。
【００５２】
このシリサイド層４１は、第１及び第２主電極領域３７における寄生抵抗の増大を抑制する目的で形成される。ここで、この第１及び第２主電極領域３７のサリサイド化は、第１及び第２主電極領域３７の全体がシリサイド層とならないように行われる。これは、第１及び第２主電極領域３７が過剰にシリサイド層になってしまうと、逆に寄生抵抗が増大してしまう恐れがある他、寄生リークの発生等の新たな問題が生じる可能性があるためである。従って、この第６工程で形成されるシリサイド層４１は、第１及び第２主電極領域３７における寄生抵抗を最も低減でき、また、寄生リークの発生等が生じない膜厚で形成されること必要であり、好ましくは、第１及び第２主電極領域３７の上側表面から、１０〜４０ｎｍ程度の深さまでの領域をサリサイド化することで、シリサイド層４１とするのがよい。なお、この１０〜４０ｎｍの値は、寄生抵抗を最も低減し、及び寄生リークの発生等の防止という効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。
【００５３】
また、このシリサイド層４１の形成は、Ｃｏ（コバルト）、Ｎｉ（ニッケル）等の金属を、第１及び第２主電極領域３７へ、スパッタなどの従来周知の方法を用いてサリサイド化することで行えばよい。
【００５４】
また、この第６工程では、上側表面に積層体３１及びサイドウォール３３が形成されているチャネル領域３９と、上側表面にハードマスク層２９が形成されているゲート電極２５とは、これら積層体３１、サイドウォール３３及びハードマスク層２９がマスクとなるため、サリサイド化されない。
【００５５】
次に、第７工程では、素子分離領域２１と、積層体３１、サイドウォール３３、第１及び第２主電極領域３７、シリサイド層４１を含むＳＯＩ基板１１の上側表面の全体を覆うように層間絶縁膜４３を形成して図３（Ａ）に示すような構造体を得る。この層間絶縁膜４３は、シリコン酸化膜等であり、ＣＶＤ等の従来周知を用いて形成される。
【００５６】
次に、第８工程では、上述の第７工程までの工程において形成された層間絶縁膜４３、ハードマスク層２９及びサイドウォール３３を、ゲート電極部２７の上側表面が露出するまで除去して図３（Ｂ）に示すような構造体を得る。
【００５７】
ここで、これら層間絶縁膜４３、ハードマスク層２９及びサイドウォール３３は、従来周知のＣＭＰ（化学的機械的研磨）法を用いて層間絶縁膜４３を平坦化した後に、例えばエッチバックを行うことによって除去する方法、または、ＣＭＰ法を用いて平坦化と層間絶縁膜４３、ハードマスク層２９及びサイドウォール３３の除去とを共に行う方法等の中から、製造のスループット、コスト、その他設計に応じた好適な方法によって除去すればよい。
【００５８】
また、この第８工程では、ゲート電極部２７の上側表面、つまりゲート電極２５の上側表面が露出するまで層間絶縁膜４３、ハードマスク層２９及びサイドウォール３３を除去する。従って、ゲート電極部２７よりも薄い膜厚で形成されている第１及び第２主電極領域３７の上側表面は、この第８工程における層間絶縁膜４３、ハードマスク層２９及びサイドウォール３３の除去によって露出することはない。
【００５９】
次に、第９工程では、ゲート電極部２７のゲート電極２５の全体をサリサイド化して図３（Ｃ）に示すような構造体を得る。ここで、サリサイド化されることによって、シリサイドとなったゲート電極２５をシリサイドゲート電極４５として示す。
【００６０】
ここで、上述の第８工程によって、ゲート電極２５の上側表面は、層間絶縁膜４３に覆われておらず露出している。また、ゲート電極部２７よりも薄い膜厚で形成されている第１及び第２主電極領域３７の上側表面は、層間絶縁膜４３に覆われており露出していない。従って、この第９工程では、上側表面が露出しているゲート電極２５のみがサリサイド化され、ゲート電極２５以外の領域は、層間絶縁膜４３がマスクとなるためサリサイド化されない。
【００６１】
また、このサリサイド化は、ゲート電極２５を構成するＰｏｌｙ−Ｓｉの全体に対して行われる。従って、この第９工程により、ゲート電極２５全体がシリサイドゲート電極４５となる。
【００６２】
また、このシリサイドゲート電極４５の形成は、上述の第６工程と同様に、Ｃｏ（コバルト）、Ｎｉ（ニッケル）等の金属を、ゲート電極２５へ、スパッタなどの従来周知の方法を用いてサリサイド化することで行えばよい。
【００６３】
この第１の実施の形態によって製造された半導体装置によれば、チャネル領域３９は、ノンドープであり不純物が導入されていない。そのため、基板浮遊効果を抑制しつつＭＯＳＦＥＴをＦＤ動作させることが可能である。
【００６４】
また、第１の実施の形態によって製造された半導体装置によれば、ＳＯＩ層１３中のチャネル領域３９と第１及び第２主電極領域３７とは、均一な膜厚ではなく、第１及び第２主電極領域３７は、チャネル領域３９よりも厚い膜厚を有している。この実施の形態では、ノンドープのチャネル領域３９を採用したことで発生する短チャネル効果を抑制するために、ＳＯＩ層１３が薄膜であるＳＯＩ基板１１を用いていることで、チャネル領域３９を薄い膜厚で形成している。しかし、第４工程におけるエピタキシャル成長により、第１及び第２主電極領域３７のみ、選択的に厚い膜厚としている。従って、特許文献１における半導体装置のように、第１及び第２主電極領域３７の薄膜化に起因する寄生抵抗の増大という問題が生じることはない。更に、第１及び第２主電極領域３７は、厚膜であるため、上側表面に、従来の構造と比して厚い膜厚のシリサイド層４１が形成されており、これによっても、寄生抵抗が低減されている。
【００６５】
また、この実施の形態では、チャネル領域３９にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域、拡張領域等の領域を形成していない。従って、ノンドープのチャネル領域３９と第１及び第２主電極領域３７との界面の面積が縮小することに起因する、短チャネル効果の増大も生じない。なお、チャネル領域３９は、ノンドープであるため、ＬＤＤ領域、拡張領域等を形成しなくても、寄生抵抗の増大が起こることはない。
【００６６】
従って、第１の実施の形態によって製造された半導体装置は、基板浮遊効果及び短チャネル効果が同時に抑制されているとともに、第１及び第２主電極領域３７における寄生抵抗の増大についても確実に抑制されている。
【００６７】
また、第１及び第２主電極領域３７の膜厚を厚く形成することで、イオン注入によるアモルファス化が、第１及び第２主電極領域３７の全体に及んでいない。そのため、イオン注入時にシリコン結晶の格子に生じる、破損等の欠陥は、アモルファス化されていない箇所のシリコン結晶を種結晶として、熱処理により回復されている。従って、第１の実施の形態によって製造された半導体装置における第１及び第２主電極領域３７は、シリコン結晶の格子に破損等の欠陥が生じていない。
【００６８】
また、第１の実施の形態によって製造された半導体装置によれば、ゲート電極２５として、特許文献１の半導体装置において用いられていた不純物が導入されたゲート電極２５ではなく、全体がサリサイド化されたシリサイドゲート電極４５を具えている。従って、特許文献１で問題となっていた閾値電圧の低下という問題は生じない。そのため、チャネル領域３９がノンドープであっても、ロー・スタンバイ電流を得ることができる。
【００６９】
また、第１の実施の形態による半導体装置の製造方法によれば、第２工程において、ゲート電極部２７の上側表面にハードマスク層２９を、また、第３工程において、ゲート電極部２７及びハードマスク層２９を含む積層体３１を挟むようにサイドウォール３３を、順次形成している。これにより、続く第４工程において、積層体３１及びサイドウォール３３をマスクとして、ＳＯＩ層１３の第１及び第２主電極領域３７となる予定領域に対して、選択的にエピタキシャル成長を行うことができる。従って、短チャネル効果を抑制するために、薄く形成することが必要であるチャネル領域３９は、エピタキシャル成長されることなく薄膜の状態が保たれる。そして、寄生抵抗の増大を抑制するために、厚く形成することが必要である第１及び第２主電極領域３７は、エピタキシャル成長されることによって厚膜となる。
【００７０】
また、第１及び第２主電極領域３７が厚膜化されているため、第６工程において形成されるシリサイド層４１についても、従来の製造方法と比して厚い膜厚で形成することができる。従って、この実施の形態におけるシリサイド層４１は、特許文献１等の従来のシリサイド層と比して、寄生抵抗を低減させるという機能をより有効に発揮し得る。
【００７１】
ここで、当然のことながら、ゲート長の微細化を行う場合でも、チャネル領域３９の膜厚を厚くすることなく、選択的に第１及び第２主電極領域３７のみ厚膜とすることができる。従って、特許文献１の半導体装置のように、ゲート長の微細化に伴って、短チャネル効果の抑制のためにＳＯＩ層１３の全面を薄膜化する必要がないため、より微細な半導体装置の製造を行う場合においても、基板浮遊効果及び短チャネル効果を同時に抑制しつつ、更に第１及び第２主電極領域３７における寄生抵抗の増大が抑制された半導体装置を製造することができる。
【００７２】
なお、この第１の実施の形態における半導体装置の製造方法は、ＳＯＩ基板１１を用いたｎ型のＭＯＳＦＥＴ及びｐ型のＭＯＳＦＥＴの、いずれのタイプのＭＯＳＦＥＴを形成する場合でも適用することができる。従って、当然ながら、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を具えた半導体装置の製造方法にも適用することができる。
【００７３】
〈第１の実施の形態の変形例〉
第１の実施の形態では、第８工程において、層間絶縁膜４３、ハードマスク層及びサイドウォールをＣＭＰ法、または、エッチバック等の方法を用いて除去する方法について説明した。しかし、ハードマスク層として用いる材料によっては、ウェットエッチング等の方法を用いることで、ＣＭＰ法やエッチバックに比べ、より確実にハードマスク層のみを除去することが可能である。ここでは、ウェットエッチングを用いてハードマスク層を除去する方法を例に挙げて説明する（図示せず）。
【００７４】
先ず、第１の実施の形態と同様に、上述の第１〜７工程を行う。その後、ＣＭＰ法やエッチバック等の周知の方法を用いて、積層体のハードマスク層が露出するまで層間絶縁膜を除去する。ここで、積層体よりも薄い膜厚で形成されている第１及び第２主電極領域の上側表面は、この層間絶縁膜の除去によって露出することはない。
【００７５】
次に、周知の技術である熱燐酸を用いたウェットエッチングによって、ハードマスク層のみを除去する。
【００７６】
ここで、上述の第１の実施の形態のように、ＣＭＰ法、または、エッチバックを用いてハードマスク層を除去する場合、ハードマスク層とその下部のゲート電極との界面までハードマスク層を除去した時点を、除去処理の終了時点として正確に設定することが困難である。その結果、ある素子領域においては、ゲート電極の上部が除去され、また、別の素子領域においては、ハードマスク層が残存する等の現象が起きる可能性がある。このため、各素子領域毎で、ゲート電極部の膜厚にばらつきが生じる恐れがある。
【００７７】
しかし、この変形例では、ウェットエッチングを用いてハードマスク層を除去しているため、ハードマスク層のみを選択的に除去することができる。従って、正確にハードマスク層とその下部のゲート電極との界面までハードマスク層を除去することができるため、各素子領域毎で、ゲート電極部の膜厚にばらつきが生じる恐れがない。ここで、この変形例を実施するに当たり、ハードマスク層の材料として、例えば、シリコン窒化膜等の、ウェットエッチングによって選択的に除去することが可能なエッチャントを用いることが必要である。
【図面の簡単な説明】
【００７８】
【図１】（Ａ）〜（Ｃ）は、この発明の半導体装置の実施の形態における工程図である。
【図２】（Ａ）〜（Ｃ）は、図１（Ｃ）に続く工程図である。
【図３】（Ａ）〜（Ｃ）は、図２（Ｃ）に続く工程図である。
【符号の説明】
【００７９】
１１：ＳＯＩ基板
１３：ＳＯＩ層
１５：ＢＯＸ層
１７：Ｓｉ基板
１９：素子領域
２１：素子分離領域
２３：ゲート酸化膜
２５：ゲート電極
２７：ゲート電極部
２９：ハードマスク層
３１：積層体
３３：サイドウォール
３５：厚膜ＳＯＩ領域
３７：第１及び第２主電極領域
３９：チャネル領域
４１：シリサイド層
４３：層間絶縁膜
４５：シリサイドゲート電極
【図１】
2007165617.tif 000003
【図２】
2007165617.tif 000004
【図３】
2007165617.tif 000005