【事件の表示】
　平成　８年特許願第２７７７８０号「信号処理回路及び信号処理方法」拒絶査定に対する審判事件［平成　９年　７月２２日出願公開、特開平　９−１９１２３７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成８年１０月２１日（国内優先による優先権主張平成７年１１月８日）の出願であって、その請求項１に係る発明は、平成１１年９月６日付け手続補正書の特許請求の範囲の請求項１に記載されている事項により特定される以下のとおりのものである。（以下、「本願発明」という。）
　
「論理出力の伝達を許容又は遮断する第１のスイッチ回路と、
　前記論理出力を前記第１のスイッチ回路を経て入力してラッチする機能を有する回路と、
　前記ラッチする機能を有する回路から出力される論理出力の後段への伝達を許容又は遮断する第２のスイッチ回路とを備えた信号処理回路において、
　クロック信号と、前記論理出力値と前記ラッチする機能を有する回路の論理入力値とを比較した比較結果信号との論理積により、前記第１及び第２のスイッチ回路及び前記ラッチ機能を有する回路を制御する制御手段を備えた
　ことを特徴とする信号処理回路。」
　
　なお、平成１３年２月１９日付け手続補正は決定をもって却下された。
　
２　引用例
　原査定の拒絶の理由において引用された特開昭６３−６５７１１号公報（以下、「引用例１」という。）には、以下の事項が記載されている。
　
（ａ）「本発明は半導体集積回路に関し、特に、ＣＯＭＳ形式の同期式フリップフロップ回路を多段有する半導体集積論理回路に関する。」（１頁左欄１６〜１８行）
　
（ｂ）「本発明の回路はフリップフロップ回路の出力に対する入力データの変化を検出する検出回路と、フリップフロップ回路に供給されるクロックを検出回路が検出したときのみ有効化するコントロール回路を設けた」（１頁右下欄１９行〜２頁左上欄３行）
　
（ｃ）「本実施例は排他的論理和回路Ａ、ＮＡＮＤゲートＢ、フリップフロップＣおよび微分回路Ｄにより構成されている。排他的論理和回路ＡはデータＤＡＴＡの出力に対する変化を検出するもので、出力Ｑのレベルと異なるときのみ”１”レベルを出力する。したがって、クロックＣＬＫが入力するＮＡＤＡゲートＢは排他的論理和回路Ａから出力する信号ａによって、データＤＡＴＡが変化したときのみクロックＣＬＫの信号を有効とする。クロックＣＬＫが読み込まれてデータＤＡＴＡが出力Ｑに現れると、データＤＡＴＡと出力Ｑが同レベルになるので、排他的論理和回路Ａは”０”レベルに戻る。これによってクロックＣＬＫは信号ａ（”０”レベル）によってクランプされ、再びデータＤＡＴＡが変化するまでＮＡＮＤゲートＢを通過することはできないことになる。」（２頁左上欄８行〜右上欄４行）
　
　これらの記載事項から、引用例１には
「同期式フリップフロップ回路と、
　データＤＡＴＡと前記フリップフロップ回路の出力Ｑとの排他的論理和回路Ａから出力する信号ａによって、クロックＣＬＫ信号を有効とするコントロール回路を備えた、
　半導体集積回路」
の発明（以下、「引用例１記載の発明」という。）が記載されているものと認められる。
　
　また、原査定の拒絶の理由において引用された特開平７−９５０１６号公報（以下、「引用例２」という。）には、以下の事項が記載されている。
　
「図１１は従来のこの種のマスタスレーブフリップフロップ回路の構成例を示す図である。なお図においては、同様の機能部分には同一の参照番号を付して表すこととする。参照番号５は主（マスタ）ラッチであり、６は従（スレーブ）ラッチである。マスタラッチ５はインバータ５１、５２とトランスミッションゲート５３、５４から構成され、スレーブラッチ６はインバータ６１、６２、６３とトランスミッションゲート６４、６５から構成される。３１は外部から供給されるクロック信号ＣＬＫから内部で使用する相補クロック信号ＣＫとｘＣＫを生成する回路である。入力データＤはトランスミッションゲート５３が導通（オン）状態の時にインバータ５１に伝達され、トランスミッションゲート５３がオフの時にインバータ５１と５２及びトランスミッションゲート５４からなるループが構成され入力データＤに応じた状態に設定される。このデータはトランスミッションゲート６４がオンすると、インバータ６１、６２に伝達されると同時に、インバータ６３を介して出力Ｑとして外部に出力される。トランスミッションゲート６５がオンすると、インバータ６１、６２とトランスミッションゲート６５で形成されるループが構成され、この状態はトランスミッションゲート６４がオフした後も保持される。トランスミッションゲート５３と５４、トランスミッションゲート６４と６５にはそれぞれ相補クロック信号ＣＫとｘＣＫが逆相で入力され、逆の動作をする。　
【０００４】図１１のマスタスレーブフリップフロップ回路の動作を簡単に説明する。クロック信号ＣＬＫが「Ｌ」レベルの時、トランスミッションゲート５３がオン状態になり、トランスミッションゲート５４はオフ状態であるため、第１ラッチ５には入力データＤがセットされる。一方第２ラッチ６は、トランスミッションゲート６４がオフし、トランスミッションゲート６５がオン状態のため、以前の入力データを記憶保持し、出力Ｑには以前のデータが出力される。
【０００５】クロック信号ＣＬＫが「Ｈ」レベルの時、トランスミッションゲート５３がオフ状態になり、トランスミッションゲート５４はオン状態となるため、第１ラッチ５は入力データＤを記憶する。一方同時にトランスミッションゲート６４がオンし、トランスミッションゲート６５がオフ状態になるため、第２ラッチ６はトランスミッションゲート６４を介して入力される第１ラッチ５のデータを取り込む」（３頁左欄３４行〜右欄２７行）
　　
　以上によると、引用例２には
「入力データＤの伝達を制御するトランスミッションゲート５３と、
　前記トランスミッションゲート５３を経て伝達された入力データＤを保持するインバータ５１、５２とトランスミッションゲート５４からなるループと、
　前記ループから出力されるデータの後段への伝達を制御するトランスミッションゲート６４からなる構成であって、
　クロック信号に基づいて、前記トランスミッションゲート５３、トランスミッションゲート６４及びループ内のトランスミッションゲート５４を制御する回路」（以下、「引用例２記載の事項」という。）
が記載されている。
　
３　対比
　そこで、本願発明と引用例１記載の発明とを対比する。
　
（ア）引用例１記載の発明の「同期式フリップフロップ回路」は、技術常識からみて、データＤＡＴＡの伝達を許容又は遮断する伝達手段と、前記データＤＡＴＡを前記伝達手段を経てデータＤＡＴＡを表す信号として入力してラッチする機能を有する回路と、からなる回路で構成されていることは当業者に自明のことであり、また、引用例１記載の発明の「データＤＡＴＡ」は「論理出力」といえ、補正発明の「論理出力の伝達を許容又は遮断する第１のスイッチ回路」は「論理出力の伝達を許容又は遮断する伝達手段」といえ、補正発明の「論理出力値」は「論理出力を表す信号」といえるものであるので、本願発明の「論理出力の伝達を許容又は遮断する第１のスイッチ回路と、前記論理出力を前記第１のスイッチ回路を経て入力してラッチする機能を有する回路」と、引用例１記載の発明の「同期式フリップフロップ回路」とは、「論理出力の伝達を許容又は遮断する伝達手段と、前記論理出力を前記伝達手段を経て論理出力を表す信号として入力してラッチする機能を有する回路と、からなる回路」の点で一致する。
　
（イ）引用例１記載の発明における「クロックＣＬＫ信号」は、本願発明における「クロック信号」に相当し、引用例１記載の発明における「コントロール回路」、「半導体集積回路」は、それぞれ「制御手段」、「信号処理回路」である。
　
（ウ）前記（ア）、（イ）を考慮すると、引用例１記載の発明における「データＤＡＴＡと前記フリップフロップ回路の出力Ｑとの排他的論理和回路Ａから出力する信号ａによって、クロックＣＬＫ信号を有効とする」が、クロック信号（クロックＣＬＫ信号）と、前記論理出力値（データＤＡＴＡ）と前記ラッチする機能を有する回路の論理出力値（フリップフロップ回路の出力Ｑ）とを比較した比較信号との論理積により、前記伝達手段を制御すること、を意味していることは明らかであり、また、前記（ア）を考慮すると、本願発明における「前記ラッチする機能を有する回路の論理入力値」と引用例１記載の発明における「フリップフロップ回路の出力Ｑ」とは、「ラッチする機能を有する回路の出力に関係する論理値」である点で一致する。そして、本願発明における「第１のスイッチ回路」は、「論理出力の伝達を許容又は遮断する伝達手段」である。
　
　よって両者は、
　
「論理出力の伝達を許容又は遮断する伝達手段と、
　前記論理出力を前記伝達手段を経て論理出力を表す信号として入力してラッチする機能を有する回路と、
　からなる回路において、
　クロック信号と、前記論理出力値と前記ラッチする機能を有する回路の出力に関係する論理値とを比較した比較結果信号との論理積により、前記伝達手段を制御する制御手段を備えた
　ことを特徴とする信号処理回路」
　
で一致しており、以下の点で相違が見られる。
　
（１）本願発明が、「前記ラッチする機能を有する回路から出力される論理出力の後段への伝達を許容又は遮断する第２のスイッチ回路」を備えると共に、制御手段において、前記論理積により、「第２のスイッチ回路及び前記ラッチ機能を有する回路を制御する」構成を有しているのに対して、引用例１記載の発明には、そのような構成が記載されていない点。　
　
（２）「ラッチする機能を有する回路の出力に関係する論理値」が、本願発明においては「前記ラッチする機能を有する回路の論理入力値」であるのに対して、引用例１記載の発明においては「フリップフロップの出力Ｑ」である点。
　
（３）「伝達手段」及び、前記伝達手段を経て伝達された「論理出力を表す信号」について、本願発明においてはそれぞれ「第１のスイッチ回路」及び「論理出力値」であるのに対して、引用例１記載の発明においては明確に記載されていない点。
　
４　当審の判断
　そこで、前記相違点（１）〜（３）について以下検討する。
　
　引用例２記載の事項における、「トランスミッションゲート５３」、「インバータ５１，５２とトランスミッションゲート５４からなるループ」、「トランスミッションゲート６４」は、本願発明の「第１のスイッチ回路」、「ラッチ機能を有する回路」、「第２のスイッチ回路」にそれぞれ相当しており、
　引用例１記載の発明において、前記引用例２記載の事項にみられるような周知技術を適用し、伝達手段として「第１のスイッチ回路」を用いると共に、前記伝達手段を経て伝達された「論理出力を表す信号」について、「論理出力値」となし（相違点（３））、「前記ラッチする機能を有する回路から出力される論理出力の後段への伝達を許容又は遮断する第２のスイッチ回路」を備える構成となし、その際に、制御手段において、前記論理積により、「第２のスイッチ回路及び前記ラッチ機能を有する回路を制御する」こと（相違点（１））は、当業者が容易になし得ることである。
　また、引用例１記載の発明に、引用例２記載の事項を適用する際に、インバータ５２の出力が、ラッチする機能を有する回路の出力に関係する論理値であることは自明なことであるから、引用例１記載の発明において、「ラッチする機能を有する回路の出力に関係する論理値」について、ラッチ機能を有する回路に入力される論理入力値である、インバータ５２の出力を採用し、「ラッチする機能を有する回路に入力される論理入力値」とすることは、当業者容易になし得たことである（相違点（２））。
　
５　むすび
  したがって、本願発明は、引用例１、２に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　
  よって、結論のとおり審決する。