(57)【要約】【課題】特性変動を伴うことなく、ＮＢＴＩの劣化を改善できる半導体装置を提供する。【解決手段】ｎ型半導体領域(101)における第１の領域(PMOS)に形成された第１のＭＩＳ型トランジスタは、第１のゲート絶縁膜(103)と、第１のゲート電極(104)と、第１のエクステンション拡散層(106)と、第１のフッ素拡散層(108)とを備える。第１のフッ素拡散層(108)は、第１のエクステンション拡散層(106)によって挟まれたチャネル領域に形成されており、第１のエクステンション拡散層(106)側から伸びて第１のゲート電極(104)の直下の領域でオーバーラップするように形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体領域における第１導電型の第１の領域に形成された第１のＭＩＳ型トランジスタを備えた半導体装置であって、
前記第１のＭＩＳ型トランジスタは、
前記第１の領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１の領域における前記第１のゲート電極の側方下に位置する領域に形成された第２導電型の第１のエクステンション拡散層と、
前記第１のエクステンション拡散層によって挟まれた第１導電型の第１のチャネル領域に形成されており、前記第１のエクステンション拡散層側から伸びて前記第１のゲート電極の直下の領域でオーバーラップするように形成された第１のフッ素拡散層とを備えていることを特徴とする半導体装置。
【請求項２】
前記第１のゲート電極の側面上に形成された第１のＭＩＳ型トランジスタ用サイドウォールと、
前記第１の領域における前記第１のＭＩＳ型トランジスタ用サイドウォールの側方下に位置する領域に、前記第１のエクステンション拡散層と隣接するように形成された第２導電型の第１のソース・ドレイン拡散層とをさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のＭＩＳ型トランジスタ用サイドウォールは、
前記第１のゲート電極の側面上に形成された板状の第１のサイドウォールと、
前記第１のサイドウォールの側面上に形成された第２のサイドウォールとを備えていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のゲート電極及び第１のソース・ドレイン拡散層の上に形成されたシリサイド層をさらに備えていることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記半導体領域における前記第１の領域とは異なる第１導電型の第２の領域に形成された第２のＭＩＳ型トランジスタをさらに備え、
前記第２のＭＩＳ型トランジスタは、
前記第２の領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成され、前記第１のゲート電極のゲート長よりも長いゲート長を有する第２のゲート電極と、
前記第２の領域における前記第２のゲート電極の側方下に位置する領域に形成された第２導電型の第２のエクステンション拡散層と、
前記第２のエクステンション拡散層によって挟まれた第１導電型の第２のチャネル領域に形成されており、前記第２のエクステンション拡散層側から伸びて前記第２のゲート電極の直下の領域でオーバーラップするように形成された第２のフッ素拡散層とを備えていることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記第２のゲート電極の側面上に形成された第２のＭＩＳ型トランジスタ用サイドウォールと、
前記第２の領域における前記第２のＭＩＳ型トランジスタ用サイドウォールの側方下に位置する領域に、前記第２のエクステンション拡散層と隣接するように形成された第２導電型の第２のソース・ドレイン拡散層とをさらに備えていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２のＭＩＳ型トランジスタ用サイドウォールは、
前記第１のゲート電極の側面上に形成された板状の第３のサイドウォールと、
前記第１のサイドウォールの側面上に形成された第４のサイドウォールとを備えていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の領域における前記第１のゲート電極の側方下に位置する領域には、前記第１のエクステンション拡散層の下側を覆う第１導電型のポケット層が形成されている一方で、前記第２の領域における前記第２のゲート電極の側方下に位置する領域には、前記第２のエクステンション拡散層の下側を覆う第１導電型のポケット層が形成されていない構造を有することを特徴とする請求項５〜７のうちのいずれか１項に記載の半導体装置。
【請求項９】
前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項５〜８のうちのいずれか１項に記載の半導体装置。
【請求項１０】
前記第１のゲート電極に印加される電圧は、前記第２のゲート電極に印加される電圧よりも低いことを特徴とする請求項５〜９のうちのいずれか１項に記載の半導体装置。
【請求項１１】
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項１〜１０のうちのいずれか１項に記載の半導体装置。
【請求項１２】
半導体領域における第１導電型の第１の領域上に第１のゲート絶縁膜を形成する工程（ａ）と、
前記第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｂ）と、
前記第１のゲート電極をマスクとした第２導電型の不純物のイオン注入を行うことにより、前記第１の領域における前記第１のゲート電極の側方下に位置する領域に第１のエクステンション注入層を形成する工程（ｃ）と、
前記第１のゲート電極をマスクとしたフッ素イオンのイオン注入を行うことにより、前記第１の領域における前記第１のゲート電極の側方下に位置する領域に第１のフッ素注入層を形成する工程（ｄ）と、
前記工程（ｃ）及び工程（ｄ）の後に、熱処理を行うことにより、前記第１のエクステンション注入層を拡散させてなる第１のエクステンション拡散層を形成すると共に、前記第１のフッ素注入層を拡散させて前記第１のゲート電極の直下でオーバーラップするように第１のフッ素拡散層を形成する工程（ｅ）とを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
前記工程（ｃ）及び工程（ｄ）よりも後であって且つ前記工程（ｅ）よりも前に、前記第１のゲート電極の側面上に第１のＭＩＳ型トランジスタ用サイドウォールを形成した後に、前記第１のＭＩＳ型トランジスタ用サイドウォールをマスクとした第２導電型の不純物のイオン注入を行うことにより、前記第１の領域における前記第１のＭＩＳ型トランジスタ用サイドウォールの側方下に位置する領域に、前記第１のエクステンション注入層及び前記第１のフッ素注入層と隣接するように第１のソース・ドレイン注入層を形成する工程（ｆ）をさらに備え、
前記工程（ｅ）は、前記第１のソース・ドレイン注入層を拡散させてなる第１のソース・ドレイン拡散層を形成する工程を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ａ）は、前記半導体領域における前記第１の領域とは異なる第１導電型の第２の領域上に第２のゲート絶縁膜を形成する工程をさらに含み、
前記工程（ｂ）は、前記第２のゲート絶縁膜の上に、前記第１のゲート電極のゲート長よりも長いゲート長を有する第２のゲート電極を形成する工程を含み、
前記工程（ｂ）よりも後であって且つ前記工程（ｃ）よりも前に、前記第２のゲート電極をマスクとした第２導電型の不純物のイオン注入を行うことにより、前記第２の領域における前記第２のゲート電極の側方下に位置する領域に第２のエクステンション注入層を形成する工程（ｇ）と、前記第２のゲート電極をマスクとしたフッ素イオンのイオン注入を行うことにより、前記第２の領域における前記第２のゲート電極の側方下に位置する領域に第２のフッ素注入層を形成する工程（ｈ）とをさらに備え、
前記工程（ｅ）は、前記第２のフッ素注入層を拡散させてなる前記第２のフッ素拡散層を形成する工程を含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｈ）における前記フッ素イオンは、前記半導体領域の表面に垂直な軸に対して傾きを持つ方向からイオン注入されることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｆ）は、前記第２のゲート電極の側面上に第２のＭＩＳ型トランジスタ用サイドウォールを形成した後に、前記第２のＭＩＳ型トランジスタ用サイドウォールをマスクとした第２導電型の不純物のイオン注入を行うことにより、前記第２の領域における前記第２のＭＩＳ型トランジスタ用サイドウォールの側方下に位置する領域に、前記第２のエクステンション拡散層及び前記第２のフッ素注入層と隣接するように第２のソース・ドレイン注入層を形成する工程を含み、
前記工程（ｅ）は、前記第２のソース・ドレイン注入層を拡散させてなる第２のソース・ドレイン拡散層を形成する工程を含むことを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｈ）よりも後であって且つ前記工程（ｃ）よりも前に、熱処理を行う工程をさらに備えることを特徴とする請求項１４〜１６のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｄ）は、前記第２のゲート電極をさらにマスクとし、前記第２の領域における前記第２のエクステンション注入層の下側の領域にも、前記第１のフッ素注入層を形成する工程を含み、
前記工程（ｅ）は、前記第１のフッ素注入層及び前記第２のフッ素注入層を拡散させてなる前記第２のフッ素拡散層を形成する工程を含むことを特徴とする請求項１４〜１７のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ａ）は、前記半導体領域における前記第１の領域とは異なる第１導電型の第２の領域上に第２のゲート絶縁膜を形成する工程をさらに含み、
前記工程（ｂ）は、前記第２のゲート絶縁膜の上に、前記第１のゲート電極のゲート長よりも長いゲート長を有する第２のゲート電極を形成する工程を含み、
前記工程（ｂ）よりも後であって且つ前記工程（ｃ）及び工程（ｄ）よりも前に、前記第２のゲート電極をマスクとした第２導電型の不純物のイオン注入を行うことにより、前記第２の領域における前記第２のゲート電極の側方下に位置する領域に第２のエクステンション注入層を形成する工程（ｆ）を備え、
前記工程（ｄ）は、前記第２のゲート電極をマスクとしたフッ素イオンのイオン注入を行うことにより、前記第２の領域における前記第２のゲート電極の側方下に位置する領域に第２のフッ素注入層を形成する工程を含み、
前記工程（ｂ）及び工程（ｆ）よりも後であって且つ前記工程（ｃ）よりも前に、前記第１の領域及び前記第２の領域上に、前記第１のゲート電極及び前記第２のゲート電極を覆うように絶縁膜を形成する工程（ｇ）を有し、
前記工程（ｄ）及び（ｇ）よりも後であって且つ前記工程（ｃ）よりも前に、熱処理を行う工程（ｈ）と、前記工程（ｈ）よりも後に、前記絶縁膜をエッチバックすることにより、前記第１のゲート電極及び前記第２のゲート電極の側面に第１のサイドウォールを形成する工程（ｉ）とを有し、
前記工程（ｃ）は、前記工程（ｄ）、（ｆ）、（ｇ）、（ｈ）及び（ｉ）よりも後に、前記第１のゲート電極及び前記第１のサイドウォールをマスクとした前記不純物のイオン注入を行うことにより、前記第１のエクステンション注入層を形成し、
前記工程（ｅ）は、前記第２のフッ素注入層を拡散させて、前記第２のゲート電極の直下でオーバーラップするように第２のフッ素拡散層を形成する工程を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｆ）よりも後であって且つ前記工程（ｄ）よりも前に、前記第２のゲート電極をマスクとしたフッ素イオンのイオン注入を行うことにより、前記第２の領域における前記第２のゲート電極の側方下に位置する領域に、前記第２のエクステンション注入層の下側を覆うように第３のフッ素注入層を形成する工程（ｊ）をさらに備え、
前記工程（ｅ）は、前記第２のフッ素注入層及び前記第３のフッ素注入層を拡散させて、前記第２のフッ素拡散層を形成する工程を含むことを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記工程（ｊ）における前記フッ素イオンは、前記半導体領域の表面に垂直な軸に対して傾きを持つ方向からイオン注入されることを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記工程（ｃ）よりも後であって且つ前記工程（ｅ）よりも前に、前記第１のサイドウォールの側面上に第２のサイドウォールを形成した後に、前記第２のサイドウォールをマスクとした第２導電型の不純物のイオン注入を行うことにより、前記第１の領域における前記第２のサイドウォールの側方下に位置する領域に、前記第１のエクステンション注入層及び前記第１のフッ素注入層と隣接するように第１のソース・ドレイン注入層を形成すると共に、前記第２の領域における前記第２のサイドウォールの側方下に位置する領域に、前記第２のエクステンション注入層及び前記第２のフッ素注入層と隣接するように第２のソース・ドレイン注入層を形成する工程（ｋ）とをさらに備え、
前記工程（ｅ）は、前記第１のソース・ドレイン注入層を拡散させてなる第１のソース・ドレイン拡散層を形成すると共に、前記第２のソース・ドレイン注入層を拡散させてなる第２のソース・ドレイン拡散層を形成する工程を含むことを特徴とする請求項１９〜２１のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置における急速な微細化に伴い、高速化及び低消費電力が進展している。このため、トランジスタの能力向上が急務となっており、ゲート酸化膜の薄膜化が進んでいる。ゲート酸化膜の薄膜化の進行により、特に、ＮＢＴＩ（Negative Bias Temperature Instability）の劣化等の信頼性上の問題がクローズアップされつつある。
【０００３】
以下に、従来に係る半導体装置の製造方法について説明する。
【０００４】
図３２（ａ）〜（ｄ）は、従来に係る半導体装置の製造方法を工程順に示した断面図である。
【０００５】
まず、図３２（ａ）に示す工程では、半導体基板１に不純物が注入されてなるｎ型ウェルを含むｐＭＯＳ形成領域１ａ及びｐ型ウェルを含むｎＭＯＳ形成領域１ｂ上に、ゲート酸化膜３を介してゲート電極４を形成する。その後、ｐＭＯＳ形成領域１ａを覆うフォトレジスト５を形成し、ｎＭＯＳ形成領域１ｂにｎ型不純物をイオン注入してエクステンション拡散層６を形成する。続いて、フォトレジスト５を残存させた状態で、ｎＭＯＳ形成領域１ｂにｐ型不純物をイオン注入してポケット層７を形成する。続いて、格子間シリコン原子を除去する目的で、ＲＴＡによる熱処理を適宜行う。
【０００６】
次に、図３２（ｂ）に示す工程では、フォトレジスト５を除去した後に、ｎＭＯＳ形成領域１ｂを覆うフォトレジスト８を形成し、ｐＭＯＳ形成領域１ａにフッ素のイオン注入９を行う。これにより、ｐＭＯＳ形成領域１ａの表面にフッ素イオンが注入されたフッ素イオン注入領域９ａが形成される。
【０００７】
次に、図３２（ｃ）に示す工程では、第１及び第２の熱処理を行う。ここで、第１の熱処理は、フッ素イオンのイオン注入に伴って半導体基板表面に生じた格子間シリコン原子を消滅させる目的で行う。この第１の熱処理では、半導体基板への損傷を低減しつつ不純物を充分に活性化させる目的で行うもので、ＲＴＡ等の手法を用いて高温で短時間で行う。一方、第２の熱処理は、フッ素イオン注入領域９ａを拡散させる目的で行うもので、第１の熱処理における温度よりも低温にて、炉アニールで長時間で行う。
【０００８】
次に、図３２（ｄ）に示す工程では、ｎＭＯＳ形成領域１ｂを覆うフォトレジスト１０を形成し、ｐＭＯＳ形成領域１ａにｐ型不純物をイオン注入してエクステンション拡散層１１を形成する。続いて、続いて、フォトレジスト１０を残存させた状態で、ｐＭＯＳ形成領域１ｂにｎ型不純物をイオン注入してポケット層１２を形成する（以上、例えば特許文献１参照）。
【特許文献１】ＪＰ３５２３１５１
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、従来に係る半導体装置の製造方法では、図３２（ｃ）に示す工程で、２回の熱処理を行うことから、半導体装置の微細化が進展した場合におけるチャネル領域又はエクステンション拡散層に与える影響が無視できず、半導体装置の特性が変動するという問題がある。また、上述した特許文献１には、ＮＢＴＩの劣化を改善するためのフッ素イオンが拡散された領域のプロファイルについては何ら開示がなされていない。
【００１０】
前記に鑑み、本発明の第１の目的は、特性変動を伴うことなく、ＮＢＴＩの劣化を抑制できる半導体装置及びその製造方法を提供することである。また、本発明の第２の目的は、特性変動を伴うことなく、ＮＢＴＩの劣化を抑制できる複数種類のトランジスタを備えてなる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために、本発明の一側面に係る半導体装置は、半導体領域における第１導電型の第１の領域に形成された第１のＭＩＳ型トランジスタを備えた半導体装置であって、第１のＭＩＳ型トランジスタは、第１の領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１の領域における第１のゲート電極の側方下に位置する領域に形成された第２導電型の第１のエクステンション拡散層と、第１のエクステンション拡散層によって挟まれた第１導電型の第１のチャネル領域に形成されており、第１のエクステンション拡散層側から伸びて第１のゲート電極の直下の領域でオーバーラップするように形成された第１のフッ素拡散層とを備えている。
【００１２】
本発明の一側面に係る半導体装置によると、第１のゲート電極の直下の領域においてオーバーラップしてなるプロファイルを有する第１のフッ素拡散層が形成されているので、ＮＢＴＩの劣化を抑制することができる。
【００１３】
本発明の一側面に係る半導体装置は、第１のゲート電極の側面上に形成された第１のＭＩＳ型トランジスタ用サイドウォールと、第１の領域における第１のＭＩＳ型トランジスタ用サイドウォールの側方下に位置する領域に、第１のエクステンション拡散層と隣接するように形成された第２導電型の第１のソース・ドレイン拡散層とをさらに備えている構成であってもよい。
【００１４】
この構成において、第１のＭＩＳ型トランジスタ用サイドウォールは、さらに、第１のゲート電極の側面上に形成された板状の第１のサイドウォールと、第１のサイドウォールの側面上に形成された第２のサイドウォールとを備えている構成であってもよい。
【００１５】
本発明の一側面に係る半導体装置において、第１のゲート電極及び第１のソース・ドレイン拡散層の上に形成されたシリサイド層をさらに備えている構成であってもよい。
【００１６】
本発明の一側面に係る半導体装置において、半導体領域における第１の領域とは異なる第１導電型の第２の領域に形成された第２のＭＩＳ型トランジスタをさらに備え、第２のＭＩＳ型トランジスタは、第２の領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成され、第１のゲート電極のゲート長よりも長いゲート長を有する第２のゲート電極と、第２の領域における第２のゲート電極の側方下に位置する領域に形成された第２導電型の第２のエクステンション拡散層と、第２のエクステンション拡散層によって挟まれた第１導電型の第２のチャネル領域に形成されており、第２のエクステンション拡散層側から伸びて第２のゲート電極の直下の領域でオーバーラップするように形成された第２のフッ素拡散層とを備えていることが好ましい。
【００１７】
このようにすると、半導体領域上に複数種類のトランジスタを備えてなる半導体装置において、特性変動を伴うことなくＮＢＴＩの劣化を抑制することができる。
【００１８】
本発明の一側面に係る半導体装置における第２のＭＩＳトランジスタは、第２のゲート電極の側面上に形成された第２のＭＩＳ型トランジスタ用サイドウォールと、第２の領域における第２のＭＩＳ型トランジスタ用サイドウォールの側方下に位置する領域に、第２のエクステンション拡散層と隣接するように形成された第２導電型の第２のソース・ドレイン拡散層とをさらに備えている構成であってもよい。
【００１９】
この構成において、第２のＭＩＳ型トランジスタ用サイドウォールは、さらに、第１のゲート電極の側面上に形成された板状の第３のサイドウォールと、第１のサイドウォールの側面上に形成された第４のサイドウォールとを備えている構成であってもよい。
【００２０】
本発明の一側面に係る半導体装置において、第１の領域における第１のゲート電極の側方下に位置する領域には、第１のエクステンション拡散層の下側を覆う第１導電型のポケット層が形成されている一方で、第２の領域における第２のゲート電極の側方下に位置する領域には、第２の領域における第２のゲート電極の側方下に位置する領域には、第２のエクステンション拡散層の下側を覆う第１導電型のポケット層が形成されていない構造を有することが好ましく、このように、第１のＭＩＳ型トランジスタと第２のＭＩＳ型トランジスタとは、ポケット層の有無の点で構成が異なっている。
【００２１】
本発明の一側面に係る半導体装置において、第２のゲート絶縁膜の膜厚は、第１のゲート絶縁膜の膜厚よりも厚く、また、第１のゲート電極に印加される電圧が、第２のゲート電極に印加される電圧よりも低い場合には、例えば、電源電圧が高くＮＢＴＩの劣化が起こりやすい周辺回路領域にとって本発明が効果的になる。
【００２２】
本発明の一側面に係る半導体装置において、第１導電型がｎ型であり、第２導電型がｐ型であれば、上記ＮＢＴＩの劣化の抑制にとって効果的である。
【００２３】
本発明の一側面に係る半導体装置の製造方法は、半導体領域における第１導電型の第１の領域上に第１のゲート絶縁膜を形成する工程（ａ）と、第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｂ）と、第１のゲート電極をマスクとした第２導電型の不純物のイオン注入を行うことにより、第１の領域における第１のゲート電極の側方下に位置する領域に第１のエクステンション注入層を形成する工程（ｃ）と、第１のゲート電極をマスクとしたフッ素イオンのイオン注入を行うことにより、第１の領域における第１のゲート電極の側方下に位置する領域に第１のフッ素注入層を形成する工程（ｄ）と、工程（ｃ）及び工程（ｄ）の後に、熱処理を行うことにより、第１のエクステンション注入層を拡散させてなる第１のエクステンション拡散層を形成すると共に、第１のフッ素注入層を拡散させて第１のゲート電極の直下でオーバーラップするように第１のフッ素拡散層を形成する工程（ｅ）とを備える。
【００２４】
本発明の一側面に係る半導体装置の製造方法によると、１回の熱処理によって、第１のゲート電極の直下の領域においてオーバーラップしてなるプロファイルを有する第１のフッ素拡散層を形成することができる。これにより、特性変動を伴うことなく、ＮＢＴＩの劣化を抑制することができる。
【００２５】
本発明の一側面に係る半導体装置の製造方法は、工程（ｃ）及び工程（ｄ）よりも後であって且つ工程（ｅ）よりも前に、第１のゲート電極の側面上に第１のＭＩＳ型トランジスタ用サイドウォールを形成した後に、第１のＭＩＳ型トランジスタ用サイドウォールをマスクとした第２導電型の不純物のイオン注入を行うことにより、第１の領域における第１のＭＩＳ型トランジスタ用サイドウォールの側方下に位置する領域に、第１のエクステンション注入層及び第１のフッ素注入層と隣接するように第１のソース・ドレイン注入層を形成する工程（ｆ）をさらに備え、工程（ｅ）は、第１のソース・ドレイン注入層を拡散させてなる第１のソース・ドレイン拡散層を形成する工程を含む構成であってもよい。
【００２６】
本発明の一側面に係る半導体装置の製造方法であって、複数種類のトランジスタを備えてなる半導体装置の第１の製造方法では、工程（ａ）は、半導体領域における第１の領域とは異なる第１導電型の第２の領域上に第２のゲート絶縁膜を形成する工程をさらに含み、工程（ｂ）は、第２のゲート絶縁膜の上に、第１のゲート電極のゲート長よりも長いゲート長を有する第２のゲート電極を形成する工程を含み、工程（ｂ）よりも後であって且つ工程（ｃ）よりも前に、第２のゲート電極をマスクとした第２導電型の不純物のイオン注入を行うことにより、第２の領域における第２のゲート電極の側方下に位置する領域に第２のエクステンション注入層を形成する工程（ｇ）と、第２のゲート電極をマスクとしたフッ素イオンのイオン注入を行うことにより、第２の領域における第２のゲート電極の側方下に位置する領域に第２のフッ素注入層を形成する工程（ｈ）とをさらに備え、工程（ｅ）は、第２のフッ素注入層を拡散させてなる第２のフッ素拡散層を形成する工程を含むことが好ましい。
【００２７】
このようにすると、半導体領域上に複数種類のトランジスタを備えてなる半導体装置を製造する場合において、１回の熱処理によって、第２のゲート電極の直下の領域においてオーバーラップしてなるプロファイルを有する第２のフッ素拡散層を形成することができるで、特性変動を伴うことなく、複数種類のトランジスタのＮＢＴＩの劣化を抑制することができる。
【００２８】
上記半導体装置の第１の製造方法において、工程（ｈ）におけるフッ素イオンは、半導体領域の表面に垂直な軸に対して傾きを持つ方向からイオン注入されるようにすると、第２のゲート電極の直下の領域においてよりオーバーラップしてなるプロファイルを有する第２のフッ素注入層を容易に実現できる。
【００２９】
上記半導体装置の第１の製造方法において、工程（ｆ）は、第２のゲート電極の側面上に第２のＭＩＳ型トランジスタ用サイドウォールを形成した後に、第２のＭＩＳ型トランジスタ用サイドウォールをマスクとした第２導電型の不純物のイオン注入を行うことにより、第２の領域における第２のＭＩＳ型トランジスタ用サイドウォールの側方下に位置する領域に、第２のエクステンション拡散層及び第２のフッ素注入層と隣接するように第２のソース・ドレイン注入層を形成する工程を含むと共に、工程（ｅ）は、第２のソース・ドレイン注入層を拡散させてなる第２のソース・ドレイン拡散層を形成する工程を含むようにしてもよい。
【００３０】
上記半導体装置の第１の製造方法において、工程（ｈ）よりも後であって且つ工程（ｃ）よりも前に、熱処理を行う工程をさらに備えることが好ましい。
【００３１】
このように、第２のフッ素注入層を予め拡散させることにより、工程（ｅ）による熱処理によって、第２のフッ素注入層が拡散して第２のゲート電極の直下で十分にオーバーラップしたプロファイルを有する第２のフッ素拡散層を実現することができる。
【００３２】
上記半導体装置の第１の製造方法において、工程（ｄ）は、第２のゲート電極をさらにマスクとし、第２の領域における第２のエクステンション注入層の下側の領域にも、第１のフッ素注入層を形成する工程を含み、工程（ｅ）は、第１のフッ素注入層及び第２のフッ素注入層を拡散させてなる第２のフッ素拡散層を形成する工程を含むことが好ましい。
【００３３】
このように、第２の領域における第２のエクステンション注入層の下側の領域にも、第１のフッ素注入層を形成しておくことにより、第２のフッ素注入層のみならず第１のフッ素注入層をも拡散させて第２のフッ素拡散層を形成するので、第２のゲート電極の直下で十分にオーバーラップしたプロファイルを有する第２のフッ素拡散層を実現することができる。
【００３４】
本発明の一側面に係る半導体装置の製造方法であって、複数種類のトランジスタを備えてなる半導体装置の第２の製造方法では、工程（ａ）は、半導体領域における第１の領域とは異なる第１導電型の第２の領域上に第２のゲート絶縁膜を形成する工程をさらに含み、工程（ｂ）は、第２のゲート絶縁膜の上に、第１のゲート電極のゲート長よりも長いゲート長を有する第２のゲート電極を形成する工程を含み、工程（ｂ）よりも後であって且つ工程（ｃ）及び工程（ｄ）よりも前に、第２のゲート電極をマスクとした第２導電型の不純物のイオン注入を行うことにより、第２の領域における第２のゲート電極の側方下に位置する領域に第２のエクステンション注入層を形成する工程（ｆ）を備え、工程（ｄ）は、第２のゲート電極をマスクとしたフッ素イオンのイオン注入を行うことにより、第２の領域における第２のゲート電極の側方下に位置する領域に第２のエクステンション注入層よりも注入深さが深い第２のフッ素注入層を形成する工程を含み、工程（ｂ）及び工程（ｆ）よりも後であって且つ工程（ｃ）よりも前に、第１の領域及び第２の領域上に、第１のゲート電極及び前記第２のゲート電極を覆うように絶縁膜を形成する工程（ｇ）を有し、工程（ｄ）及び（ｇ）よりも後であって且つ工程（ｃ）よりも前に、熱処理を行う工程（ｈ）と、工程（ｈ）よりも後に、絶縁膜をエッチバックすることにより、第１のゲート電極及び第２のゲート電極の側面に第１のサイドウォールを形成する工程（ｉ）とを有し、工程（ｃ）は、工程（ｄ）、（ｆ）、（ｇ）、（ｈ）及び（ｉ）よりも後に、第１のゲート電極及び第１のサイドウォールをマスクとした不純物のイオン注入を行うことにより、第１のエクステンション注入層を形成し、工程（ｅ）は、第２のフッ素注入層を拡散させて、第２のゲート電極の直下でオーバーラップするように第２のフッ素拡散層を形成する工程を含む。
【００３５】
このようにすると、半導体領域上に複数種類のトランジスタを備えてなる半導体装置を製造する場合において、１回の熱処理によって、第１及び第２のゲート電極の直下の領域においてオーバーラップしてなるプロファイルを有する第１及び第２のフッ素拡散層を形成することができる。このため、特性変動を伴うことなく、複数種類のトランジスタのＮＢＴＩの劣化を抑制することができる。特に、第１のゲート電極のゲート長は、第２のゲート電極のゲート長よりも長いが、工程（ｆ）に熱処理時に工程（ｅ）で形成した絶縁膜が存在しているので、絶縁膜が拡散防止膜の役割を果たし、フッ素イオンがアウトディフュージョンすることなく効率的に拡散する。その結果、第２のゲート電極の直下の領域でのオーバーラップのみならず第１のゲート電極の直下の領域であっても、フッ素拡散層を容易にオーバーラップさせることができる。
【００３６】
上記半導体装置の第２の製造方法において、工程（ｆ）よりも後であって且つ工程（ｄ）よりも前に、第２のゲート電極をマスクとしたフッ素イオンのイオン注入を行うことにより、第２の領域における第２のゲート電極の側方下に位置する領域に、第２のエクステンション注入層の下側を覆うように第３のフッ素注入層を形成する工程（ｊ）をさらに備え、工程（ｅ）は、第２のフッ素注入層及び第３のフッ素注入層を拡散させて、第２のフッ素拡散層を形成する工程を含むことが好ましい。
【００３７】
このように、第１の領域における第１のエクステンション注入層の下側の領域に、第３のフッ素注入層を形成しておくことにより、第１のフッ素注入層のみならず第３のフッ素注入層をも拡散させて第２のフッ素拡散層を形成するので、第２のゲート電極の直下で十分にオーバーラップしたプロファイルを有する第２のフッ素拡散層を実現することができる。
【００３８】
本発明の第２の側面に係る半導体装置の製造方法において、工程（ｊ）におけるフッ素イオンは、半導体領域の表面に垂直な軸に対して傾きを持つ方向からイオン注入されるようにすると、第１のゲート電極の直下の領域においてよりオーバーラップしてなるプロファイルを有する第２のフッ素拡散層を容易に実現できる。
【００３９】
上記半導体装置の第２の製造方法において、工程（ｃ）よりも後であって且つ工程（ｅ）よりも前に、第１のサイドウォールの側面上に第２のサイドウォールを形成した後に、第２のサイドウォールをマスクとした第２導電型の不純物のイオン注入を行うことにより、第１の領域における第２のサイドウォールの側方下に位置する領域に、第１のエクステンション注入層及び第１のフッ素注入層と隣接するように第１のソース・ドレイン注入層を形成すると共に、第２の領域における第２のサイドウォールの側方下に位置する領域に、第２のエクステンション注入層及び第２のフッ素注入層と隣接するように第２のソース・ドレイン注入層を形成する工程（ｋ）とをさらに備え、工程（ｅ）は、第１のソース・ドレイン注入層を拡散させてなる第１のソース・ドレイン拡散層を形成すると共に、第２のソース・ドレイン注入層を拡散させてなる第２のソース・ドレイン拡散層を形成する工程を含むようにしてもよい。
【発明の効果】
【００４０】
本発明の一側面に係る半導体装置及びその製造方法によると、ＮＢＴＩの劣化を抑制するトランジスタを実現することができる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００４２】
（第１の実施形態）
まず、本発明の第１の実施形態に係る半導体装置の構造について説明する。
【００４３】
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。なお、図１では、基板上におけるｐチャネルＭＩＳトランジスタ形成領域ＰＭＯＳ１に、ｐチャネルＭＩＳトランジスタを設けた場合の構成を例として示している。
【００４４】
図１に示すように、ｎ型半導体領域１０１におけるＳＴＩ（shallow trench isolation）からなる素子分離１０２によって囲まれた領域上には、ゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の側面上には、板状のオフセットサイドウォールである第１のサイドウォール１０５が形成されている。また、ｎ型半導体領域１０１におけるゲート電極１０４の外側（ゲート電極１０４の内部から外部に向かう側）側方下に位置する領域には、ｐ型不純物を含むｐ型エクステンション拡散層１０６、及び該ｐ型エクステンション拡散層１０６よりも深い位置にｎ型不純物を含むｎ型ポケット拡散層１０７が形成されている。また、ｎ型半導体領域１０１におけるｎ型ポケット拡散層１０７間には、ｎ型ポケット拡散層１０８の各々の側から伸びてゲート電極１０４の直下の領域でオーバーラップしているプロファイルを有するフッ素拡散層１０８が形成されている。
【００４５】
また、第１のサイドウォール１０５の側面上には、シリコン窒化膜よりなる第２のサイドウォール１０９が形成されており、ｎ型半導体領域１０１における第２のサイドウォール１０９の外側（第２のサイドウォール１０９から素子分離１０２に向かう側）側方下に位置する領域には、ｐ型エクステンション拡散層１０６及びｎ型ポケット拡散層１０７に隣接するように、ｐ型エクステンション拡散層１０６の濃度よりも高い濃度を有するｐ型の不純物を含むｐ型ソース・ドレイン拡散層１１０が形成されている。また、ゲート電極１０４及びｐ型ソース・ドレイン拡散層１１０の上には、シリサイド層１１１が形成されている。
【００４６】
次に、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
【００４７】
図２〜図５における（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図２〜図５における（ａ）及び（ｂ）では、基板上におけるｐチャネルＭＩＳトランジスタ形成領域ＰＭＯＳ１に、ｐチャネルＭＩＳトランジスタを設ける場合の構成を例として示している。
【００４８】
まず、図２（ａ）に示すように、ｎ型半導体領域２０１におけるＳＴＩ（shallow trench isolation）からなる素子分離２０２によって囲まれた領域上に、例えば酸化膜よりなるゲート絶縁膜２０３及びポリシリコン膜からなるゲート電極２０４を形成する。
【００４９】
次に、図２（ｂ）に示すように、ｎ型半導体領域２０１及び素子分離２０２の上に、ＣＶＤ（Chemical Vaper Deposition）法により成膜されたシリコン酸化膜（ＨＴＯ膜：High-Temperature-Oxide）２０５を例えば１４ｎｍ成長させる。
【００５０】
次に、図３（ａ）に示すように、ＨＴＯ膜２０５をエッチバックすることにより、ゲート電極２０４の側面上に、板状のオフセットサイドウォールである第１のサイドウォール２０６を形成する。
【００５１】
次に、図３（ｂ）に示すように、ゲート電極２０４及び第１のサイドウォール２０６をマスクに用いて、例えば、加速エネルギー０．５ＫｅＶ、注入ドーズ量３．０×１０14 個／ｃｍ2 、及びＴＩＬＴ角０度の条件下で、ボロンイオンを注入することにより、ｎ型半導体領域２０１におけるゲート電極２０４の外側（ゲート電極２０４の内部から外部に向かう側）側方下に位置する領域に、ｐ型エクステンション注入層２０７を形成する。続いて、ゲート電極２０４及び第１のサイドウォール２０６をマスクに用いて、例えば、加速エネルギー３０ＫｅＶ、注入ドーズ量７．０×１０12 個／ｃｍ2 、及びＴＩＬＴ角２５度の条件下で、リンイオンを４回転注入することにより、該ｐ型エクステンション注入層２０７よりも深い位置にｎ型ポケット注入層２０８を形成する。
【００５２】
次に、図４（ａ）に示すように、ゲート電極２０４及び第１のサイドウォール２０６をマスクに用いて、例えば、加速エネルギー１０ＫｅＶ、注入ドーズ量５．０×１０14 個／ｃｍ2 、及びＴＩＬＴ角０度の条件下で、フッ素イオンの注入２０９を行うことにより、ｎ型ポケット注入層２０８におけるｐ型エクステンション注入層２０７の下部に位置する領域にフッ素注入層２１０を形成する。なお、本実施形態では、ｐ型エクステンション注入層２０７及びｎ型ポケット注入層２０８を形成した後にフッ素注入層２１０を形成したが、この順番に限定されるものでは、例えばフッ素注入層２１０を形成した後にｐ型エクステンション注入層２０７及びｎ型ポケット注入層２０８を形成してもよい。
【００５３】
次に、図４（ｂ）に示すように、ｎ型半導体領域２０１上の全面に例えばシリコン窒化膜を成長させた後に、エッチバックを行うことにより、第１のサイドウォール２０６の側面上に、シリコン窒化膜よりなる第２のサイドウォール２１１を形成する。続いて、ゲート電極２０４、第１のサイドウォール２０６、及び第２のサイドウォール２１１をマスクに用いて、例えば、加速エネルギー２ＫｅＶ、注入ドーズ量４．０×１０15 個／ｃｍ2 、ＴＩＬＴ角７度の条件下で、ボロンイオンを注入することにより、ｎ型半導体領域２０１における第２のサイドウォール２１１の外側（第２のサイドウォール２１１から素子分離２０２に向かう側）側方下に位置する領域に、ｐ型エクステンション注入層２０７及びｎ型ポケット注入層２０８に隣接するように、ｐ型エクステンション注入層２０７の濃度よりも高い濃度を有するｐ型の不純物を含むｐ型ソース・ドレイン注入層２１２を形成する。
【００５４】
次に、図５（ａ）に示すように、ＲＴＡを用いて、１，０５０℃であって且つ０秒のスパイクアニール処理を実施して、フッ素注入層２１０を拡散させることにより、ｎ型ポケット拡散層２０８ａの各々の側から伸びてゲート電極２０４の直下の領域でオーバーラップしているプロファイルを有するフッ素拡散層２１０ａを形成する。また、この工程では、同時に、ｐ型エクステンション注入層２０７、ｎ型ポケット注入層２０８、及びｐ型ソース・ドレイン注入層２１２を活性化することができ、これにより、ｐ型エクステンション拡散層２０７ａ、ｎ型ポケット拡散層２０８ａ、及びｐ型ソース・ドレイン拡散層２１２ａが形成される。
【００５５】
本工程によると、ゲート電極２０４のゲート長は微細化によって十分に細くなっているため、１回の熱処理によって、ゲート電極２０４の直下の領域において十分にオーバーラップしてなるプロファイルを有するフッ素拡散層２１０ａを形成することができる。これにより、ＮＢＴＩの劣化を抑制することができる。
【００５６】
次に、図５（ｂ）に示すように、ゲート電極２０４及びｐ型ソース・ドレイン拡散層２１２ａの上に、シリサイド層２１３を形成する。
【００５７】
（第２の実施形態）
まず、本発明の第２の実施形態に係る半導体装置の構造について説明する。
【００５８】
図６は、本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。なお、図６では、基板上における内部回路形成領域ＣＰＭＯＳ（例えば、相対的に低い電源電圧をゲートに受けて駆動する演算処理を司る内部トランジスタが形成される領域）に、ｐチャネルＭＩＳトランジスタを設けると共に、基板上における内部回路形成領域ＣＰＭＯＳとは異なる領域である周辺回路形成領域ＩＯＰＭＯＳ（例えば、他のチップとのデータのやり取り又はアナログデータの取り扱いを行う、相対的に高い電源電圧をゲートに受けて駆動する周辺トランジスタが形成される領域）に、ｐチャネルＭＩＳトランジスタを設けた場合の構成を例として示している。
【００５９】
図６に示すように、内部回路形成領域ＣＰＭＯＳでは、ｎ型半導体領域３０１におけるＳＴＩ（shallow trench isolation）からなる素子分離３０２によって囲まれた領域上には、内部トランジスタ用ゲート絶縁膜３０３を介して内部トランジスタ用ゲート電極３０５が形成されている。内部トランジスタ用ゲート電極３０５の側面上には、板状のオフセットサイドウォールである第１のサイドウォール３０７が形成されている。また、ｎ型半導体領域３０１における内部トランジスタ用ゲート電極３０５の外側（内部トランジスタ用ゲート電極３０５の内部から外部に向かう側）側方下に位置する領域には、ｐ型不純物を含む内部トランジスタ用ｐ型エクステンション拡散層３０８、及び該内部トランジスタ用ｐ型エクステンション拡散層３０８よりも深い位置にｎ型不純物を含む内部トランジスタ用ｎ型ポケット拡散層３０９が形成されている。また、ｎ型半導体領域３０１における内部トランジスタ用ｎ型ポケット拡散層３０９間には、内部トランジスタ用ｎ型ポケット拡散層３０９の各々の側から伸びて内部トランジスタ用ゲート電極３０５の直下の領域でオーバーラップしているプロファイルを有する内部トランジスタ用フッ素拡散層３１０が形成されている。
【００６０】
また、第１のサイドウォール３０７の側面上には、シリコン窒化膜よりなる第２のサイドウォール３１３が形成されており、ｎ型半導体領域３０１における第２のサイドウォール３１３の外側（第２のサイドウォール３１３から素子分離３０２に向かう側）側方下に位置する領域には、内部トランジスタ用ｐ型エクステンション拡散層３０８及び内部トランジスタ用ｎ型ポケット拡散３０９に隣接するように、内部トランジスタ用ｐ型エクステンション拡散層３０８の濃度よりも高い濃度を有するｐ型の不純物を含むｐ型ソース・ドレイン拡散層３１４が形成されている。また、内部トランジスタ用ゲート電極３０５及びｐ型ソース・ドレイン拡散層３１４の上には、シリサイド層３１５が形成されている。
【００６１】
また、周辺回路形成領域ＩＯＰＭＯＳでは、ｎ型半導体領域３０１におけるＳＴＩ（shallow trench isolation）からなる素子分離３０２によって囲まれた領域上には、内部トランジスタ用ゲート絶縁膜３０３の膜厚よりも厚い膜厚を有する周辺トランジスタ用ゲート絶縁膜３０４を介して周辺トランジスタ用ゲート電極３０６が形成されている。周辺トランジスタ用ゲート電極３０６の側面上には、板状のオフセットサイドウォールである第１のサイドウォール３０７が形成されている。また、ｎ型半導体領域３０１における周辺トランジスタ用ゲート電極３０６の外側（周辺トランジスタ用ゲート電極３０６の内部から外部に向かう側）側方下に位置する領域には、ｐ型不純物を含む周辺トランジスタ用ｐ型エクステンション拡散層３１１が形成されている。また、ｎ型半導体領域３０１における周辺トランジスタ用ｐ型エクステンション拡散層３１１間の領域及び周辺トランジスタ用ｐ型エクステンション拡散層３１１の下方領域には、周辺トランジスタ用フッ素拡散層３１２が形成されており、該周辺トランジスタ用フッ素拡散層３１２は、周辺トランジスタ用ｎ型ポケット拡散層３１１の各々の側から伸びて周辺トランジスタ用ゲート電極３０６の直下の領域でオーバーラップしているプロファイルを有する。
【００６２】
また、第１のサイドウォール３０７の側面上には、シリコン窒化膜よりなる第２のサイドウォール３１３が形成されており、ｎ型半導体領域３０１における第２のサイドウォール３１３の外側（第２のサイドウォール３１３から素子分離３０２に向かう側）側方下に位置する領域には、周辺トランジスタ用ｐ型エクステンション拡散層３１１の濃度よりも高い濃度を有するｐ型の不純物を含むｐ型ソース・ドレイン拡散層３１４が形成されている。また、周辺トランジスタ用ゲート電極３０６及びｐ型ソース・ドレイン拡散層３１４の上には、シリサイド層３１５が形成されている。
【００６３】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。
【００６４】
図７〜図１０における（ａ）及び（ｂ）並びに図１１は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図７〜図１０における（ａ）及び（ｂ）並びに図１１では、基板上における内部回路形成領域ＣＰＭＯＳ（例えば、相対的に低い電源電圧をゲートに受けて駆動する演算処理を司る内部トランジスタが形成される領域）に、ｐチャネルＭＩＳトランジスタを設けると共に、基板上における内部回路形成領域ＣＰＭＯＳとは異なる領域である周辺回路形成領域ＩＯＰＭＯＳ（例えば、他のチップとのデータのやり取り又はアナログデータの取り扱いを行う、相対的に高い電源電圧をゲートに受けて駆動する周辺トランジスタが形成される領域）に、ｐチャネルＭＩＳトランジスタを設けた場合の構成を例として示している。
【００６５】
まず、図７（ａ）に示すように、ｎ型半導体領域４０１におけるＳＴＩ（shallow trench isolation）からなる素子分離４０２によって囲まれた領域のうち、内部回路形成領域ＣＰＭＯＳでは、例えば酸化膜よりなる内部トランジスタ用ゲート絶縁膜４０３を形成すると共に、周辺回路形成領域ＩＯＰＭＯＳでは、内部トランジスタ用ゲート絶縁膜４０３の膜厚よりも厚い膜厚を有する周辺トランジスタ用ゲート絶縁膜４０４を形成する。続いて、素子分離４０２、内部トランジスタ用ゲート絶縁膜４０３及び周辺トランジスタ用ゲート絶縁膜４０４の上に、ポリシリコン膜からなるゲート電極形成膜４０５を形成する。
【００６６】
次に、図７（ｂ）に示すように、エッチング法を用いて、内部トランジスタ用ゲート絶縁膜４０３、周辺トランジスタ用ゲート絶縁膜４０４、及びゲート電極形成膜４０５をパターニングする。これにより、ゲート電極形成膜４０５よりなる内部トランジスタ用ゲート電極４０６及び周辺トランジスタ用ゲート電極４０７が形成される。
【００６７】
次に、図８（ａ）に示すように、内部トランジスタ形成領域ＣＰＭＯＳを覆う第１のレジストパターン４０８を形成した後、周辺トランジスタ形成領域ＩＯＰＭＯＳに、周辺トランジスタ用ゲート電極４０７をマスクとして、例えば、加速エネルギー４５ＫｅＶ、注入ドーズ量１．２×１０13 個／ｃｍ2 、及びＴＩＬＴ角７度の条件下で、ＢＦ2 イオンを４回転注入することにより、ｎ型半導体領域４０１における周辺トランジスタ用ゲート電極４０７の外側（周辺トランジスタ用ゲート電極４０７の内部から外部に向かう側）側方下に位置する領域に、周辺トランジスタ用ｐ型エクステンション注入層４０９を形成する。引き続いて、例えば、加速エネルギー１０ＫｅＶ、注入ドーズ量１．０×１０15 個／ｃｍ2 、及びＴＩＬＴ角７度の条件下で、フッ素イオンのイオン注入４１０を行うことにより、周辺トランジスタ用フッ素注入層４１１を形成する。このように、ｎ型半導体領域４０１の表面に垂直な軸に対して傾きを持つ角度でイオン注入４１０を行うと、周辺トランジスタ用フッ素注入層４１１を周辺トランジスタ用ゲート電極４０７の直下の領域へ深く形成することができて好ましいが、ｎ型半導体領域４０１の表面に垂直にイオン注入４１０を行ってもよい。
【００６８】
次に、図８（ｂ）に示すように、第１のレジストパターン４０８を除去した後、ｎ型半導体領域４０１の全面に、内部トランジスタ用ゲート電極４０６及び周辺トランジスタ用ゲート電極４０７を覆うように、ＨＴＯ膜４１２を例えば１４ｎｍ成長させる。
【００６９】
次に、図９（ａ）に示すように、ＨＴＯ膜４１２をエッチバックすることにより、内部トランジスタ用ゲート電極４０６及び周辺トランジスタ用ゲート電極４０７の側面上に、板状のオフセットサイドウォールである第１のサイドウォール４１３を形成する。続いて、周辺トランジスタ形成領域ＩＯＰＭＯＳを覆う第２のレジストパターン４１４を形成し、内部トランジスタ形成領域ＣＰＭＯＳに、内部トランジスタ用ゲート電極４０６及び第１のサイドウォール４１３をマスクとして、例えば、加速エネルギー０．５ＫｅＶ、注入ドーズ量３．０×１０14 個／ｃｍ2 、及びＴＩＬＴ角０度の条件下で、ボロンイオンを注入することにより、ｎ型半導体領域４０１における内部トランジスタ用ゲート電極４０６の外側（内部トランジスタ用ゲート電極４０６の内部から外部に向かう側）側方下に位置する領域に、内部トランジスタ用ｐ型エクステンション注入層４１５を形成する。続いて、例えば、加速エネルギー３０ＫｅＶ、注入ドーズ量７．０×１０12 個／ｃｍ2 、及びＴＩＬＴ角２５度の条件下で、リンイオンを４回転注入することにより、該内部トランジスタ用ｐ型エクステンション注入層４１５よりも深い位置に内部トランジスタ用ｎ型ポケット注入層４１６を形成する。
【００７０】
次に、図９（ｂ）に示すように、内部トランジスタ用ゲート電極４０６及び第１のサイドウォール４１３をマスクとして、例えば、加速エネルギー１０ＫｅＶ、ドーズ量５．０×１０14 個／ｃｍ2 、及びＴＩＬＴ角０度の条件下で、フッ素イオンのイオン注入４１７を行うことにより、内部トランジスタ用ｎ型ポケット注入層４１６におけるｐ型エクステンション注入層４１５の下部に位置する領域に内部トランジスタ用フッ素注入層４１８を形成する。なお、本実施形態では、内部トランジスタ用ｐ型エクステンション注入層４１５及び内部トランジスタ用ｎ型ポケット注入層４１６を形成した後に内部トランジスタ用フッ素注入層４１８を形成したが、この順番に限定されるものでは、例えば内部トランジスタ用フッ素注入層４１８を形成した後に内部トランジスタ用ｐ型エクステンション注入層４１５及び内部トランジスタ用ｎ型ポケット注入層４１６を形成してもよい。
【００７１】
次に、図１０（ａ）に示すように、第２のレジストパターン４１４を除去した後に、ｎ型半導体領域４０１の全面に、シリコン窒化膜を成長させ、その後、エッチバックを行うことにより、第１のサイドウォール４１３の側面上にシリコン窒化膜よりなる第２のサイドウォール４１９を形成する。続いて、内部トランジスタ用ゲート電極４０６、周辺トランジスタ用ゲート電極４０７、第１のサイドウォール４１３、及び第２のサイドウォール４１９をマスクとして、例えば、加速エネルギー２ＫｅＶ、注入ドーズ量４．０×１０15 個／ｃｍ2 、及びＴＩＬＴ角７度の条件下で、ボロンイオンを注入することにより、内部回路形成領域ＣＰＭＯＳでは、ｎ型半導体領域４０１における第２のサイドウォール４１９の外側（第２のサイドウォール４１９から素子分離４０２に向かう側）側方下に位置する領域に、内部トランジスタ用ｐ型エクステンション拡散層４１５、内部トランジスタ用フッ素注入層４１８及び内部トランジスタ用ｎ型ポケット注入層４１６に隣接するように、ｐ型ソース・ドレイン注入層４２０が形成されると共に、周辺回路形成領域ＩＯＰＭＯＳでは、ｎ型半導体領域４０１における第２のサイドウォール４１９の外側（第２のサイドウォール４１９から素子分離４０２に向かう側）側方下に位置する領域に、周辺トランジスタ用ｐ型エクステンション注入層４０９及び周辺トランジスタ用フッ素注入層４１１に隣接するように、ｐ型ソース・ドレイン注入層４２０が形成される。ｐ型ソース・ドレイン注入層４２０は、内部トランジスタ用ｐ型エクステンション注入層４１５の濃度よりも高い濃度を有するｐ型の不純物を含むと共に、周辺トランジスタ用ｐ型エクステンション注入層４０９の濃度よりも高い濃度を有するｐ型の不純物を含む。
【００７２】
次に、図１０（ｂ）に示すように、ＲＴＡを用いて、１，０５０℃であって且つ０秒のスパイクアニール処理を実施することにより、内部トランジスタ用フッ素注入層４１８が内部トランジスタ用ゲート電極４０６の直下の領域まで拡散してオーバーラップしてなるプロファイルを有する、内部トランジスタ用フッ素拡散層４１８ａが形成される。また、この工程では、同時に、周辺トランジスタ用フッ素注入層４１１が周辺トランジスタ用ゲート電極４０７の直下まで拡散してオーバーラップしてなるプロファイルを有する周辺トランジスタ用フッ素拡散層４１１ａが形成される。さらに、この工程では、同時に、内部トランジスタ用ｐ型エクステンション注入層４１５、内部トランジスタ用ｎ型ポケット注入層４１６、周辺トランジスタ用ｐ型エクステンション注入層４０９、及びｐ型ソース・ドレイン注入層４２０が活性化されて、内部トランジスタ用ｐ型エクステンション拡散層４１５ａ、内部トランジスタ用ｎ型ポケット拡散層４１６ａ、周辺トランジスタ用ｐ型エクステンション拡散層４０９ａ、及びｐ型ソース・ドレイン拡散層４２０ａが形成される。
【００７３】
本工程によると、微細化の進展によって内部トランジスタ用ゲート電極４０６のゲート長は十分に細いものであるため、１回の熱処理によって、内部トランジスタ用ゲート電極４０６の直下の領域において十分にオーバーラップしてなるプロファイルを有する内部トランジスタ用フッ素拡散層４１８ａを実現することができる。また、周辺トランジスタ用ゲート電極４０７のゲート長は、内部トランジスタ用ゲート電極４０６のゲート長よりも長いが、周辺トランジスタ用フッ素注入層４１１の濃度は内部トランジスタ用フッ素注入層４１８の濃度よりも濃いので、本工程における１回の熱処理によって、周辺トランジスタ用ゲート電極４０７の直下まで拡散して十分にオーバーラップしてなるプロファイルを有する周辺トランジスタ用フッ素拡散層４１１ａを実現することができる。これにより、内部トランジスタ及び周辺トランジスタにおけるＮＢＴＩの劣化を抑制することができる。
【００７４】
次に、図１１に示すように、内部トランジスタ用ゲート電極４０６、周辺トランジスタ用ゲート電極４０７、ｐ型ソース・ドレイン拡散層４２０ａの上に、シリサイド層４２１を形成する。
【００７５】
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。
【００７６】
図１２〜図１６における（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図１２〜図１６における（ａ）及び（ｂ）では、基板上における内部回路形成領域ＣＰＭＯＳ（例えば、相対的に低い電源電圧をゲートに受けて駆動する演算処理を司る内部トランジスタが形成される領域）に、ｐチャネルＭＩＳトランジスタを設けると共に、基板上における内部回路形成領域ＣＰＭＯＳとは異なる領域である周辺回路形成領域ＩＯＰＭＯＳ（例えば、他のチップとのデータのやり取り又はアナログデータの取り扱いを行う、相対的に高い電源電圧をゲートに受けて駆動する周辺トランジスタが形成される領域）に、ｐチャネルＭＩＳトランジスタを設けた場合の構成を例として示している。
【００７７】
まず、図１２（ａ）に示すように、ｎ型半導体領域５０１におけるＳＴＩ（shallow trench isolation）からなる素子分離５０２によって囲まれた領域のうち、内部回路形成領域ＣＰＭＯＳでは、例えば酸化膜よりなる内部トランジスタ用ゲート絶縁膜５０３を形成すると共に、周辺回路形成領域ＩＯＰＭＯＳでは、内部トランジスタ用ゲート絶縁膜５０３の膜厚よりも厚い膜厚を有する周辺トランジスタ用ゲート絶縁膜５０４を形成する。続いて、素子分離５０２、内部トランジスタ用ゲート絶縁膜５０３及び周辺トランジスタ用ゲート絶縁膜５０４の上に、ポリシリコン膜からなるゲート電極形成膜５０５を形成する。
【００７８】
次に、図１２（ｂ）に示すように、エッチング法を用いて、内部トランジスタ用ゲート絶縁膜５０３、周辺トランジスタ用ゲート絶縁膜５０４、及びゲート電極形成膜５０５をパターニングする。これにより、ゲート電極形成膜５０５よりなる内部トランジスタ用ゲート電極５０６及び周辺トランジスタ用ゲート電極５０７が形成される。
【００７９】
次に、図１３（ａ）に示すように、内部トランジスタ形成領域ＣＰＭＯＳを覆う第１のレジストパターン５０８を形成した後、周辺トランジスタ形成領域ＩＯＰＭＯＳに、周辺トランジスタ用ゲート電極５０７をマスクとして、例えば、加速エネルギー４５ＫｅＶ、注入ドーズ量１．２×１０13 個／ｃｍ2 、及びＴＩＬＴ角７度の条件下で、ＢＦ2 イオンを４回転注入することにより、ｎ型半導体領域５０１における周辺トランジスタ用ゲート電極５０７の外側（周辺トランジスタ用ゲート電極５０７の内部から外部に向かう側）側方下に位置する領域に、周辺トランジスタ用ｐ型エクステンション注入層５０９を形成する。引き続いて、例えば、加速エネルギー１０ＫｅＶ、注入ドーズ量５．０×１０14 個／ｃｍ2 、及びＴＩＬＴ角７度の条件下で、フッ素イオンのイオン注入５１０を行うことにより、周辺トランジスタ用フッ素注入層５１１を形成する。このように、ｎ型半導体領域５０１の表面に垂直な軸に対して傾きを持つ角度でイオン注入５１０を行うと、周辺トランジスタ用フッ素注入層５１１を周辺トランジスタ用ゲート電極５０７の直下の領域へ深く形成することができて好ましいが、ｎ型半導体領域５０１の表面に垂直にイオン注入５１０を行ってもよい。
【００８０】
次に、図１３（ｂ）に示すように、第１のレジストパターン５０８を除去した後、ＲＴＡを用いて、９５０℃であって且つ０秒のスパイクアニール処理を実施することにより、周辺トランジスタ用ｐ型エクステンション注入層５０９と周辺トランジスタ用フッ素注入層５１１とを周辺トランジスタ用ゲート電極５０７の直下の領域の内側へ拡散させる。この処理により、後述する図１６（ａ）に示す工程において周辺トランジスタ用フッ素注入層５１１を拡散させて周辺トランジスタ用ゲート電極５０７の直下の領域でオーバーラップさせる際に、後述する周辺トランジスタ用フッ素拡散層５１１ａが周辺トランジスタ用ゲート電極５０７の直下の領域で容易にオーバーラップすることになる。このように、本工程は、ゲート長が長い周辺トランジスタ用ゲート電極５０７の直下の領域で、周辺トランジスタ用フッ素拡散層５１１ａをオーバーラップさせるために効果的である。
【００８１】
次に、図１４（ａ）に示すように、ｎ型半導体領域５０１の全面に、内部トランジスタ用ゲート電極５０６及び周辺トランジスタ用ゲート電極５０７を覆うように、ＨＴＯ膜５１２を例えば１４ｎｍ成長させる。
【００８２】
次に、図１４（ｂ）に示すように、ＨＴＯ膜５１２をエッチバックすることにより、内部トランジスタ用ゲート電極５０６及び周辺トランジスタ用ゲート電極５０７の側面上に、板状のオフセットサイドウォールである第１のサイドウォール５１３を形成する。続いて、周辺トランジスタ形成領域ＩＯＰＭＯＳを覆う第２のレジストパターン５１４を形成し、内部トランジスタ形成領域ＣＰＭＯＳに、内部トランジスタ用ゲート電極５０６及び第１のサイドウォール５１３をマスクとして、例えば、加速エネルギー０．５ＫｅＶ、注入ドーズ量３．０×１０14 個／ｃｍ2 、及びＴＩＬＴ角０度の条件下で、ボロンイオンを注入することにより、ｎ型半導体領域５０１における内部トランジスタ用ゲート電極５０６の外側（内部トランジスタ用ゲート電極５０６の内部から外部に向かう側）側方下に位置する領域に、内部トランジスタ用ｐ型エクステンション注入層５１５を形成する。続いて、例えば、加速エネルギー３０ＫｅＶ、注入ドーズ量７．０×１０12 個／ｃｍ2 、及びＴＩＬＴ角２５度の条件下で、リンイオンを４回転注入することにより、該内部トランジスタ用ｐ型エクステンション注入層５１５よりも深い位置に内部トランジスタ用ｎ型ポケット注入層５１６を形成する。
【００８３】
次に、図１５（ａ）に示すように、内部トランジスタ用ゲート電極５０６及び第１のサイドウォール５１３をマスクとして、例えば、加速エネルギー１０ＫｅＶ、ドーズ量５．０×１０14 個／ｃｍ2 、及びＴＩＬＴ角０度の条件下で、フッ素イオンのイオン注入５１７を行うことにより、内部トランジスタ用ｎ型ポケット注入層５１６におけるｐ型エクステンション注入層５１５の下部に位置する領域に内部トランジスタ用フッ素注入層５１８を形成する。なお、本実施形態では、内部トランジスタ用ｐ型エクステンション注入層５１５及び内部トランジスタ用ｎ型ポケット注入層５１６を形成した後に内部トランジスタ用フッ素注入層５１８を形成したが、この順番に限定されるものではなく、、例えば内部トランジスタ用フッ素注入層５１８を形成した後に内部トランジスタ用ｐ型エクステンション注入層５１５及び内部トランジスタ用ｎ型ポケット注入層５１６を形成してもよい。
【００８４】
次に、図１５（ｂ）に示すように、第２のレジストパターン５１４を除去した後に、ｎ型半導体領域５０１の全面に、シリコン窒化膜を成長させ、その後、エッチバックを行うことにより、第１のサイドウォール５１３の側面上にシリコン窒化膜よりなる第２のサイドウォール５１９を形成する。続いて、内部トランジスタ用ゲート電極５０６、周辺トランジスタ用ゲート電極５０７、第１のサイドウォール５１３、及び第２のサイドウォール５１９をマスクとして、例えば、加速エネルギー２ＫｅＶ、注入ドーズ量４．０×１０15 個／ｃｍ2 、及びＴＩＬＴ角７度の条件下で、ボロンイオンを注入することにより、内部回路形成領域ＣＰＭＯＳでは、ｎ型半導体領域５０１における第２のサイドウォール５１９の外側（第２のサイドウォール５１９から素子分離５０２に向かう側）側方下に位置する領域に、内部トランジスタ用ｐ型エクステンション注入層５１５、内部トランジスタ用フッ素注入層５１８及び内部トランジスタ用ｎ型ポケット注入層５１６に隣接するように、ｐ型ソース・ドレイン注入層５２０が形成されると共に、周辺回路形成領域ＩＯＰＭＯＳでは、ｎ型半導体領域５０１における第２のサイドウォール５１９の外側（第２のサイドウォール５１９から素子分離５０２に向かう側）側方下に位置する領域に、周辺トランジスタ用ｐ型エクステンション注入層５０９及び周辺トランジスタ用フッ素注入層５１１に隣接するように、ｐ型ソース・ドレイン注入層５２０が形成される。ｐ型ソース・ドレイン注入層５２０は、内部トランジスタ用ｐ型エクステンション注入層５１５の濃度よりも高い濃度を有するｐ型の不純物を含むと共に、周辺トランジスタ用ｐ型エクステンション注入層５０９の濃度よりも高い濃度を有するｐ型の不純物を含む。
【００８５】
次に、図１６（ａ）に示すように、ＲＴＡを用いて、１，０５０℃であって且つ０秒のスパイクアニール処理を実施することにより、内部トランジスタ用フッ素注入層５１８が内部トランジスタ用ゲート電極５０６の直下の領域まで拡散してオーバーラップしてなるプロファイルを有する、内部トランジスタ用フッ素拡散層５１８ａが形成される。また、この工程では、同時に、周辺トランジスタ用フッ素注入層５１１が周辺トランジスタ用ゲート電極５０７の直下の領域まで拡散してオーバーラップしてなるプロファイルを有する周辺トランジスタ用フッ素拡散層５１１ａが形成される。さらに、この工程では、同時に、内部トランジスタ用ｐ型エクステンション注入層５１５、内部トランジスタ用ｎ型ポケット注入層５１６、周辺トランジスタ用ｐ型エクステンション注入層５０９、及びｐ型ソース・ドレイン注入層５２０が活性化されて、内部トランジスタ用ｐ型エクステンション拡散層５１５ａ、内部トランジスタ用ｎ型ポケット拡散層５１６ａ、周辺トランジスタ用ｐ型エクステンション拡散層５０９ａ、及びｐ型ソース・ドレイン拡散層５２０ａが形成される。
【００８６】
本工程によると、微細化の進展によって内部トランジスタ用ゲート電極５０６のゲート長は十分に細いものであるため、１回の熱処理によって、内部トランジスタ用ゲート電極５０６の直下の領域において十分にオーバーラップしてなるプロファイルを有する内部トランジスタ用フッ素拡散層５１８ａを実現することができる。また、周辺トランジスタ用ゲート電極５０７のゲート長は、内部トランジスタ用ゲート電極５０６のゲート長よりも長いが、上述した図１３（ｂ）に示した工程で、周辺トランジスタ用フッ素注入層５１１を予め拡散させているので、本工程によって、周辺トランジスタ用ゲート電極５０７の直下の領域まで拡散して十分にオーバーラップしてなるプロファイルを有する周辺トランジスタ用フッ素拡散層５１１ａを実現することができる。これにより、内部トランジスタ及び周辺トランジスタにおけるＮＢＴＩの劣化を抑制することができる。また、図１３（ｂ）に示した工程において、周辺トランジスタ用フッ素注入層５１１を事前に拡散させてから、本工程においてさらに拡散させるので、図１３（ａ）における周辺トランジスタ用フッ素注入層５１１に注入するフッ素の濃度が、第２の実施形態の場合に比較して、低い濃度であっても、周辺トランジスタ用ゲート電極５０７の直下の領域まで拡散して十分にオーバーラップしてなるプロファイルを有する周辺トランジスタ用フッ素拡散層５１１ａを形成することができる。
【００８７】
次に、図１６（ｂ）に示すように、内部トランジスタ用ゲート電極５０６、周辺トランジスタ用ゲート電極５０７、ｐ型ソース・ドレイン拡散層５２０ａの上に、シリサイド層５２１を形成する。
【００８８】
（第４の実施形態）
次に、本発明の第４の実施形態に係る半導体装置の製造方法について説明する。
【００８９】
図１７〜図２１における（ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図１７〜図２１における（ａ）及び（ｂ）では、基板上における内部回路形成領域ＣＰＭＯＳ（例えば、相対的に低い電源電圧をゲートに受けて駆動する演算処理を司る内部トランジスタが形成される領域）に、ｐチャネルＭＩＳトランジスタを設けると共に、基板上における内部回路形成領域ＣＰＭＯＳとは異なる領域である周辺回路形成領域ＩＯＰＭＯＳ（例えば、他のチップとのデータのやり取り又はアナログデータの取り扱いを行う、相対的に高い電源電圧をゲートに受けて駆動する周辺トランジスタが形成される領域）に、ｐチャネルＭＩＳトランジスタを設けた場合の構成を例として示している。
【００９０】
まず、図１７（ａ）に示すように、ｎ型半導体領域６０１におけるＳＴＩ（shallow trench isolation）からなる素子分離６０２によって囲まれた領域のうち、内部回路形成領域ＣＰＭＯＳでは、例えば酸化膜よりなる内部トランジスタ用ゲート絶縁膜６０３を形成すると共に、周辺回路形成領域ＩＯＰＭＯＳでは、内部トランジスタ用ゲート絶縁膜６０３の膜厚よりも厚い膜厚を有する周辺トランジスタ用ゲート絶縁膜６０４を形成する。続いて、素子分離６０２、内部トランジスタ用ゲート絶縁膜６０３及び周辺トランジスタ用ゲート絶縁膜６０４の上に、ポリシリコン膜からなるゲート電極形成膜６０５を形成する。
【００９１】
次に、図１７（ｂ）に示すように、エッチング法を用いて、内部トランジスタ用ゲート絶縁膜６０３、周辺トランジスタ用ゲート絶縁膜６０４、及びゲート電極形成膜６０５をパターニングする。これにより、ゲート電極形成膜６０５よりなる内部トランジスタ用ゲート電極６０６及び周辺トランジスタ用ゲート電極６０７が形成される。
【００９２】
次に、図１８（ａ）に示すように、内部トランジスタ形成領域ＣＰＭＯＳを覆う第１のレジストパターン６０８を形成した後、周辺トランジスタ形成領域ＩＯＰＭＯＳに、周辺トランジスタ用ゲート電極６０７をマスクとして、例えば、加速エネルギー４５ＫｅＶ、注入ドーズ量１．２×１０13 個／ｃｍ2 、及びＴＩＬＴ角７度の条件下で、ＢＦ2 イオンを４回転注入することにより、ｎ型半導体領域６０１における周辺トランジスタ用ゲート電極６０７の外側（周辺トランジスタ用ゲート電極６０７の内部から外部に向かう側）側方下に位置する領域に、周辺トランジスタ用ｐ型エクステンション注入層６０９を形成する。引き続いて、例えば、加速エネルギー１０ＫｅＶ、注入ドーズ量５．０×１０14 個／ｃｍ2 、及びＴＩＬＴ角７度の条件下で、フッ素イオンのイオン注入６１０を行うことにより、周辺トランジスタ用フッ素注入層６１１を形成する。このように、ｎ型半導体領域６０１の表面に垂直な軸に対して傾きを持つ角度でイオン注入６１０を行うと、周辺トランジスタ用フッ素注入層６１１を周辺トランジスタ用ゲート電極６０７の直下の領域へ深く形成することができて好ましいが、ｎ型半導体領域６０１の表面に垂直にイオン注入６１０を行ってもよい。
【００９３】
次に、図１８（ｂ）に示すように、第１のレジストパターン６０８を除去した後、ＲＴＡを用いて、９５０℃であって且つ０秒のスパイクアニール処理を実施することにより、周辺トランジスタ用ｐ型エクステンション注入層６０９と周辺トランジスタ用フッ素注入層６１１とを周辺トランジスタ用ゲート電極６０７の直下の領域の内側へ拡散させる。この処理により、後述する図２１（ａ）に示す工程において周辺トランジスタ用フッ素注入層６１１を拡散させて周辺トランジスタ用ゲート電極６０７の直下の領域でオーバーラップさせる際に、後述する周辺トランジスタ用フッ素拡散層６１１ａが周辺トランジスタ用ゲート電極６０７の直下の領域で容易にオーバーラップすることになる。このように、本工程は、ゲート長が長い周辺トランジスタ用ゲート電極６０７の直下の領域で、周辺トランジスタ用フッ素拡散層６１１ａをオーバーラップさせるために効果的である。
【００９４】
次に、図１９（ａ）に示すように、ｎ型半導体領域６０１の全面に、内部トランジスタ用ゲート電極６０６及び周辺トランジスタ用ゲート電極６０７を覆うように、ＨＴＯ膜６１２を例えば１４ｎｍ成長させる。
【００９５】
次に、図１９（ｂ）に示すように、ＨＴＯ膜６１２をエッチバックすることにより、内部トランジスタ用ゲート電極６０６及び周辺トランジスタ用ゲート電極６０７の側面上に、板状のオフセットサイドウォールである第１のサイドウォール６１３を形成する。続いて、周辺トランジスタ形成領域ＩＯＰＭＯＳを覆う第２のレジストパターン６１４を形成し、内部トランジスタ形成領域ＣＰＭＯＳに、内部トランジスタ用ゲート電極６０６及び第１のサイドウォール６１３をマスクとして、例えば、加速エネルギー０．５ＫｅＶ、注入ドーズ量３．０×１０14 個／ｃｍ2 、及びＴＩＬＴ角０度の条件下で、ボロンイオンを注入することにより、ｎ型半導体領域６０１における内部トランジスタ用ゲート電極６０６の外側（内部トランジスタ用ゲート電極６０６の内部から外部に向かう側）側方下に位置する領域に、内部トランジスタ用ｐ型エクステンション注入層６１５を形成する。続いて、例えば、加速エネルギー３０ＫｅＶ、注入ドーズ量７．０×１０12 個／ｃｍ2 、及びＴＩＬＴ角２５度の条件下で、リンイオンを４回転注入することにより、該内部トランジスタ用ｐ型エクステンション注入層６１５よりも深い位置に内部トランジスタ用ｎ型ポケット注入層６１６を形成する。
【００９６】
次に、図２０（ａ）に示すように、第２のレジストパターン６１４を除去した後に、内部トランジスタ用ゲート電極６０６、周辺トランジスタ用ゲート電極６０７、及び第１のサイドウォール６１３をマスクとして、例えば、加速エネルギー１０ＫｅＶ、ドーズ量５．０×１０14 個／ｃｍ2 、及びＴＩＬＴ角０度の条件下で、フッ素イオンのイオン注入６１７を行うことにより、内部トランジスタ用ｎ型ポケット注入層６１６におけるｐ型エクステンション注入層５１５の下部に位置する領域、及び周辺トランジスタ用フッ素注入層６１１におけるｐ型エクステンション注入層６０９の下部に位置する領域に、フッ素注入層６１８を形成する。なお、本実施形態では、内部トランジスタ用ｐ型エクステンション注入層６１５及び内部トランジスタ用ｎ型ポケット注入層６１６を形成した後にフッ素注入層６１８を形成したが、この順番に限定されるものではなく、例えばフッ素注入層６１８を形成した後に内部トランジスタ用ｐ型エクステンション注入層６１５及び内部トランジスタ用ｎ型ポケット注入層６１６を形成してもよい。
【００９７】
次に、図２０（ｂ）に示すように、ｎ型半導体領域６０１の全面に、シリコン窒化膜を成長させ、その後、エッチバックを行うことにより、第１のサイドウォール６１３の側面上にシリコン窒化膜よりなる第２のサイドウォール６１９を形成する。続いて、内部トランジスタ用ゲート電極６０６、周辺トランジスタ用ゲート電極６０７、第１のサイドウォール６１３、及び第２のサイドウォール６１９をマスクとして、例えば、加速エネルギー２ＫｅＶ、注入ドーズ量４．０×１０15 個／ｃｍ2 、及びＴＩＬＴ角７度の条件下で、ボロンイオンを注入することにより、内部回路形成領域ＣＰＭＯＳでは、ｎ型半導体領域６０１における第２のサイドウォール６１９の外側（第２のサイドウォール６１９から素子分離６０２に向かう側）側方下に位置する領域に、内部トランジスタ用ｐ型エクステンション注入層６１５、フッ素注入層６１８及び内部トランジスタ用ｎ型ポケット注入層６１６に隣接するように、ｐ型ソース・ドレイン注入層６２０が形成されると共に、周辺回路形成領域ＩＯＰＭＯＳでは、ｎ型半導体領域６０１における第２のサイドウォール６１９の外側（第２のサイドウォール６１９から素子分離６０２に向かう側）側方下に位置する領域に、周辺トランジスタ用ｐ型エクステンション注入層６０９、フッ素注入層６１８及び周辺トランジスタ用フッ素注入層６１１に隣接するように、ｐ型ソース・ドレイン注入層６２０が形成される。ｐ型ソース・ドレイン注入層６２０は、内部トランジスタ用ｐ型エクステンション注入層６１５の濃度よりも高い濃度を有するｐ型の不純物を含むと共に、周辺トランジスタ用ｐ型エクステンション注入層６０９の濃度よりも高い濃度を有するｐ型の不純物を含む。
【００９８】
次に、図２１（ａ）に示すように、ＲＴＡを用いて、１，０５０℃であって且つ０秒のスパイクアニール処理を実施することにより、内部回路形成領域ＣＰＭＯＳにおいて、フッ素注入層６１８が内部トランジスタ用ゲート電極６０６の直下の領域まで拡散してオーバーラップしてなるプロファイルを有する、内部トランジスタ用フッ素拡散層６１８ａが形成される。また、この工程では、同時に、周辺回路形成領域ＩＯＰＭＯＳにおいて、周辺トランジスタ用フッ素注入層６１１及びフッ素注入層６１８が周辺トランジスタ用ゲート電極６０７の直下の領域まで拡散してオーバーラップしてなるプロファイルを有する周辺トランジスタ用フッ素拡散層６１１ａが形成される。さらに、この工程では、同時に、内部トランジスタ用ｐ型エクステンション注入層６１５、内部トランジスタ用ｎ型ポケット注入層６１６、周辺トランジスタ用ｐ型エクステンション注入層６０９、及びｐ型ソース・ドレイン注入層６２０が活性化されて、内部トランジスタ用ｐ型エクステンション拡散層６１５ａ、内部トランジスタ用ｎ型ポケット拡散層６１６ａ、周辺トランジスタ用ｐ型エクステンション拡散層６０９ａ、及びｐ型ソース・ドレイン拡散層６２０ａが形成される。
【００９９】
本工程によると、微細化の進展によって内部トランジスタ用ゲート電極６０６のゲート長は十分に細いものであるため、１回の熱処理によって、内部トランジスタ用ゲート電極６０６の直下の領域において十分にオーバーラップしてなるプロファイルを有する内部トランジスタ用フッ素拡散層６１８ａを実現することができる。また、周辺トランジスタ用ゲート電極６０７のゲート長は、内部トランジスタ用ゲート電極６０６のゲート長よりも長いが、上述した図１８（ｂ）に示した工程で、周辺トランジスタ用フッ素注入層６１１を予め拡散させていること、及び上述した図２０（ａ）に示した工程で、周辺トランジスタ用フッ素注入層６１１にさらにフッ素注入層６１８を形成していることから、本工程によって、周辺トランジスタ用ゲート電極６０７の直下の領域まで拡散して十分にオーバーラップしてなるプロファイルを有する周辺トランジスタ用フッ素拡散層６１１ａを実現することができる。これにより、内部トランジスタ及び周辺トランジスタにおけるＮＢＴＩの劣化を抑制することができる。また、図１８（ｂ）に示した工程において、周辺トランジスタ用フッ素注入層６１１を事前に拡散させてから、図２０（ａ）に示した工程で、フッ素注入層６１８を形成するので、図１８（ａ）における周辺トランジスタ用フッ素注入層６１１に注入するフッ素の濃度が、第２の実施形態の場合に比較して、低い濃度であっても、周辺トランジスタ用ゲート電極６０７の直下の領域まで拡散して十分にオーバーラップしてなるプロファイルを有する周辺トランジスタ用フッ素拡散層６１１ａを形成することができる。
【０１００】
次に、図２１（ｂ）に示すように、内部トランジスタ用ゲート電極６０６、周辺トランジスタ用ゲート電極６０７、ｐ型ソース・ドレイン拡散層６２０ａの上に、シリサイド層６２１を形成する。
【０１０１】
（第５の実施形態）
次に、本発明の第５の実施形態に係る半導体装置の製造方法について説明する。
【０１０２】
図２２〜図２６における（ａ）及び（ｂ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図２２〜図２６における（ａ）及び（ｂ）では、基板上における内部回路形成領域ＣＰＭＯＳ（例えば、相対的に低い電源電圧をゲートに受けて駆動する演算処理を司る内部トランジスタが形成される領域）に、ｐチャネルＭＩＳトランジスタを設けると共に、基板上における内部回路形成領域ＣＰＭＯＳとは異なる領域である周辺回路形成領域ＩＯＰＭＯＳ（例えば、他のチップとのデータのやり取り又はアナログデータの取り扱いを行う、相対的に高い電源電圧をゲートに受けて駆動する周辺トランジスタが形成される領域）に、ｐチャネルＭＩＳトランジスタを設けた場合の構成を例として示している。
【０１０３】
まず、図２２（ａ）に示すように、ｎ型半導体領域７０１におけるＳＴＩ（shallow trench isolation）からなる素子分離７０２によって囲まれた領域のうち、内部回路形成領域ＣＰＭＯＳでは、例えば酸化膜よりなる内部トランジスタ用ゲート絶縁膜７０３を形成すると共に、周辺回路形成領域ＩＯＰＭＯＳでは、内部トランジスタ用ゲート絶縁膜７０３の膜厚よりも厚い膜厚を有する周辺トランジスタ用ゲート絶縁膜７０４を形成する。続いて、素子分離７０２、内部トランジスタ用ゲート絶縁膜７０３及び周辺トランジスタ用ゲート絶縁膜７０４の上に、ポリシリコン膜からなるゲート電極形成膜７０５を形成する。
【０１０４】
次に、図２２（ｂ）に示すように、エッチング法を用いて、内部トランジスタ用ゲート絶縁膜７０３、周辺トランジスタ用ゲート絶縁膜７０４、及びゲート電極形成膜７０５をパターニングする。これにより、ゲート電極形成膜７０５よりなる内部トランジスタ用ゲート電極７０６及び周辺トランジスタ用ゲート電極７０７が形成される。
【０１０５】
次に、図２３（ａ）に示すように、内部トランジスタ形成領域ＣＰＭＯＳを覆う第１のレジストパターン７０８を形成した後、周辺トランジスタ形成領域ＩＯＰＭＯＳに、周辺トランジスタ用ゲート電極７０７をマスクとして、例えば、加速エネルギー４５ＫｅＶ、注入ドーズ量１．２×１０13 個／ｃｍ2 、及びＴＩＬＴ角７度の条件下で、ＢＦ2 イオンを４回転注入することにより、ｎ型半導体領域７０１における周辺トランジスタ用ゲート電極７０７の外側（周辺トランジスタ用ゲート電極７０７の内部から外部に向かう側）側方下に位置する領域に、周辺トランジスタ用ｐ型エクステンション注入層７０９を形成する。
【０１０６】
次に、図２３（ｂ）に示すように、第１のレジストパターン７０８を除去した後、ｎ型半導体領域７０１の全面に、内部トランジスタ用ゲート電極７０６及び周辺トランジスタ用ゲート電極７０７を覆うように、ＨＴＯ膜７１１を例えば１４ｎｍ成長させる。続いて、内部トランジスタ形成領域ＣＰＭＯＳ及び周辺トランジスタ形成領域ＩＯＰＭＯＳにおいて、ＨＴＯ膜７１１越しに、内部トランジスタ用ゲート電極７０６及び周辺トランジスタ用ゲート電極７０７をマスクとして、例えば、加速エネルギー１０ＫｅＶ、ドーズ量５．０×１０14 個／ｃｍ2 、及びＴＩＬＴ角０度の条件下で、フッ素イオンのイオン注入７１０を行うことにより、ｎ型半導体領域７０１における内部トランジスタ用ゲート電極７０６の外側（内部トランジスタ用ゲート電極７０６の内部から外部に向かう側）側方下に位置する領域、及びｎ型半導体領域７０１における周辺トランジスタ用ゲート電極７０７の外側（周辺トランジスタ用ゲート電極７０７の内部から外部に向かう側）側方下に位置する領域、フッ素注入層７１２を形成する。なお、ここでは、ＨＴＯ膜７１１を形成した後に、フッ素イオンのイオン注入７１０を行う構成にしたが、フッ素注入層７１２の拡散をより効果的に行う目的で、ＨＴＯ膜７１１を形成する前にイオン注入７１０を行う構成にしても構わない。
【０１０７】
次に、図２４（ａ）に示すように、ＲＴＡを用いて、９５０℃であって且つ０秒のスパイクアニール処理を実施することにより、内部回路形成領域ＣＰＭＯＳでは、フッ素注入層７１２を内部トランジスタ用ゲート電極７０６の直下の領域の内側に向けて拡散させると共に、周辺回路形成領域ＩＯＰＭＯＳでは、周辺トランジスタ用ｐ型エクステンション注入層７０９及びフッ素注入層７１２を周辺トランジスタ用ゲート電極７０７の直下の領域の内側に向けて拡散させる。本工程では、ＨＴＯ膜７１１が拡散防止膜の役割を有するので、フッ素注入層７１２におけるフッ素イオンがアウトディフュージョンすることがない。このため、フッ素注入層７１２におけるフッ素イオンを内部トランジスタ用ゲート電極７０６及び周辺トランジスタ用ゲート電極７０７の直下の領域に効率的に拡散させることができる。したがって、後述する図２６（ａ）で行う熱処理により、フッ素注入層７１２を内部トランジスタ用ゲート電極７０６及び周辺トランジスタ用ゲート電極７０７の直下の領域で容易にオーバーラップさせることができる。
【０１０８】
次に、図２４（ｂ）に示すように、ＨＴＯ膜７１１をエッチバックすることにより、内部トランジスタ用ゲート電７０６及び周辺トランジスタ用ゲート電極７０７の側面上に、板状のオフセットサイドウォールである第１のサイドウォール７１３を形成する。このように、ＨＴＯ膜７１１は、オフセットサイドウォールとなり得るだけではなく、上述の通り、フッ素イオンを効率的に拡散させるためのカバー膜として機能するので、工程数を増やしてカバー膜を形成する必要がない。
【０１０９】
次に、図２５（ａ）に示すように、周辺トランジスタ形成領域ＩＯＰＭＯＳを覆う第２のレジストパターン７１４を形成し、内部トランジスタ形成領域ＣＰＭＯＳに、内部トランジスタ用ゲート電極７０６及び第１のサイドウォール７１３をマスクとして、例えば、加速エネルギー０．５ＫｅＶ、注入ドーズ量３．０×１０14 個／ｃｍ2 、及びＴＩＬＴ角０度の条件下で、ボロンイオンを注入することにより、ｎ型半導体領域７０１における内部トランジスタ用ゲート電極７０６の外側（内部トランジスタ用ゲート電極７０６の内部から外部に向かう側）側方下に位置する領域に、内部トランジスタ用ｐ型エクステンション注入層７１５を形成する。続いて、例えば、加速エネルギー３０ＫｅＶ、注入ドーズ量７．０×１０12 個／ｃｍ2 、及びＴＩＬＴ角２５度の条件下で、リンイオンを４回転注入することにより、該内部トランジスタ用ｐ型エクステンション注入層７１５よりも深い位置に内部トランジスタ用ｎ型ポケット注入層７１６を形成する。
【０１１０】
次に、図２５（ｂ）に示すように、第２のレジストパターン７１４を除去した後、ｎ型半導体領域７０１の全面に、シリコン窒化膜を成長させ、その後、エッチバックを行うことにより、第１のサイドウォール７１３の側面上にシリコン窒化膜よりなる第２のサイドウォール７１７を形成する。続いて、内部トランジスタ用ゲート電極７０６、周辺トランジスタ用ゲート電極７０７、第１のサイドウォール７１３、及び第２のサイドウォール７１７をマスクとして、例えば、加速エネルギー２ＫｅＶ、注入ドーズ量４．０×１０15 個／ｃｍ2 、及びＴＩＬＴ角７度の条件下で、ボロンイオンを注入することにより、内部回路形成領域ＣＰＭＯＳでは、ｎ型半導体領域７０１における第２のサイドウォール７１７の外側（第２のサイドウォール７１７から素子分離７０２に向かう側）側方下に位置する領域に、内部トランジスタ用ｐ型エクステンション注入層７１５、フッ素注入層７１２及び内部トランジスタ用ｎ型ポケット注入層７１６に隣接するように、ｐ型ソース・ドレイン注入層７１８が形成されると共に、周辺回路形成領域ＩＯＰＭＯＳでは、ｎ型半導体領域７０１における第２のサイドウォール７１７の外側（第２のサイドウォール７１７から素子分離７０２に向かう側）側方下に位置する領域に、周辺トランジスタ用ｐ型エクステンション注入層７０９及びフッ素注入層７１２に隣接するように、ｐ型ソース・ドレイン注入層７１８が形成される。ｐ型ソース・ドレイン注入層７１８は、内部トランジスタ用ｐ型エクステンション注入層７１５の濃度よりも高い濃度を有するｐ型の不純物を含むと共に、周辺トランジスタ用ｐ型エクステンション注入層７０９の濃度よりも高い濃度を有するｐ型の不純物を含む。
【０１１１】
次に、図２６（ａ）に示すように、ＲＴＡを用いて、１，０５０℃であって且つ０秒のスパイクアニール処理を実施することにより、内部回路形成領域ＣＰＭＯＳにおいて、フッ素注入層７１２が内部トランジスタ用ゲート電極７０６の直下の領域まで拡散してオーバーラップしてなるプロファイルを有するフッ素拡散層７１２ａが形成される。また、この工程では、同時に、周辺回路形成領域ＩＯＰＭＯＳにおいて、フッ素注入層７１２が周辺トランジスタ用ゲート電極７０７の直下の領域まで拡散してオーバーラップしてなるプロファイルを有する周辺トランジスタ用フッ素拡散層７１２ａが形成される。さらに、この工程では、同時に、内部トランジスタ用ｐ型エクステンション注入層７１５、内部トランジスタ用ｎ型ポケット注入層７１６、周辺トランジスタ用ｐ型エクステンション注入層７０９、及びｐ型ソース・ドレイン注入層７１８が活性化されて、内部トランジスタ用ｐ型エクステンション拡散層７１５ａ、内部トランジスタ用ｎ型ポケット拡散層７１６ａ、周辺トランジスタ用ｐ型エクステンション拡散層７０９ａ、及びｐ型ソース・ドレイン拡散層７１８ａが形成される。
【０１１２】
本工程によると、微細化の進展によって内部トランジスタ用ゲート電極７０６のゲート長は十分に細いものであるため、内部トランジスタ用ゲート電極７０６の直下の領域において十分にオーバーラップしてなるプロファイルを有する内部トランジスタ用フッ素拡散層７１２ａを実現することができる。また、周辺トランジスタ用ゲート電極７０７のゲート長は、内部トランジスタ用ゲート電極７０６のゲート長よりも長いが、上述した図２４（ａ）に示した低温での熱処理時にＨＴＯ膜７１１が存在しているので、フッ素イオンがアウトディフュージョンすることなく周辺トランジスタ用ゲート電極７０７の直下の領域の内側へ予め拡散している。このため、本工程において、周辺トランジスタ用ゲート電極７０７の直下の領域まで拡散して十分にオーバーラップしてなるプロファイルを有するフッ素拡散層７１２ａを実現することができる。これにより、内部トランジスタ及び周辺トランジスタにおけるＮＢＴＩの劣化を抑制することができる。また、図２４（ａ）に示した工程において、ＨＴＯ膜７１１がフッ素イオンのアウトディフュージョンを防止するカバー膜となるので、図２３（ｂ）に示した工程で形成したフッ素注入層７１２の濃度は、第２の実施形態の場合における内部トランジスタ用及び周辺トランジスタ用のフッ素注入層の濃度に比較して低濃度であってもよい。
【０１１３】
次に、図２６（ｂ）に示すように、内部トランジスタ用ゲート電極７０６、周辺トランジスタ用ゲート電極７０７、ｐ型ソース・ドレイン拡散層７１８ａの上に、シリサイド層７２１を形成する。
【０１１４】
（第６の実施形態）
次に、本発明の第６の実施形態に係る半導体装置の製造方法について説明する。
【０１１５】
図２７〜図３１における（ａ）及び（ｂ）は、本発明の第６の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図２７〜図３１における（ａ）及び（ｂ）では、基板上における内部回路形成領域ＣＰＭＯＳ（例えば、相対的に低い電源電圧をゲートに受けて駆動する演算処理を司る内部トランジスタが形成される領域）に、ｐチャネルＭＩＳトランジスタを設けると共に、基板上における内部回路形成領域ＣＰＭＯＳとは異なる領域である周辺回路形成領域ＩＯＰＭＯＳ（例えば、他のチップとのデータのやり取り又はアナログデータの取り扱いを行う、相対的に高い電源電圧をゲートに受けて駆動する周辺トランジスタが形成される領域）に、ｐチャネルＭＩＳトランジスタを設けた場合の構成を例として示している。
【０１１６】
まず、図２７（ａ）に示すように、ｎ型半導体領域８０１におけるＳＴＩ（shallow trench isolation）からなる素子分離８０２によって囲まれた領域のうち、内部回路形成領域ＣＰＭＯＳでは、例えば酸化膜よりなる内部トランジスタ用ゲート絶縁膜８０３を形成すると共に、周辺回路形成領域ＩＯＰＭＯＳでは、内部トランジスタ用ゲート絶縁膜８０３の膜厚よりも厚い膜厚を有する周辺トランジスタ用ゲート絶縁膜８０４を形成する。続いて、素子分離８０２、内部トランジスタ用ゲート絶縁膜８０３及び周辺トランジスタ用ゲート絶縁膜８０４の上に、ポリシリコン膜からなるゲート電極形成膜８０５を形成する。
【０１１７】
次に、図２７（ｂ）に示すように、エッチング法を用いて、内部トランジスタ用ゲート絶縁膜８０３、周辺トランジスタ用ゲート絶縁膜８０４、及びゲート電極形成膜８０５をパターニングする。これにより、ゲート電極形成膜８０５よりなる内部トランジスタ用ゲート電極８０６及び周辺トランジスタ用ゲート電極８０７が形成される。
【０１１８】
次に、図２８（ａ）に示すように、内部トランジスタ形成領域ＣＰＭＯＳを覆う第１のレジストパターン８０８を形成した後、周辺トランジスタ形成領域ＩＯＰＭＯＳに、周辺トランジスタ用ゲート電極８０７をマスクとして、例えば、加速エネルギー４５ＫｅＶ、注入ドーズ量１．２×１０13 個／ｃｍ2 、及びＴＩＬＴ角７度の条件下で、ＢＦ2 イオンを４回転注入することにより、ｎ型半導体領域８０１における周辺トランジスタ用ゲート電極８０７の外側（周辺トランジスタ用ゲート電極８０７の内部から外部に向かう側）側方下に位置する領域に、周辺トランジスタ用ｐ型エクステンション注入層８０９を形成する。引き続いて、例えば、加速エネルギー１０ＫｅＶ、ドーズ量５．０×１０14 個／ｃｍ2 、及びＴＩＬＴ角７度の条件下で、フッ素イオンのイオン注入８１０を行うことにより、ｎ型半導体領域８０１における周辺トランジスタ用ゲート電極８０７の外側側方下に位置する領域に、周辺トランジスタ用フッ素注入層８１１を形成する。このように、ｎ型半導体領域８０１の表面に垂直な軸に対して傾きを持つ角度でイオン注入８１０を行うと、周辺トランジスタ用フッ素注入層８１１を周辺トランジスタ用ゲート電極８０７の直下の領域へ深く形成することができて好ましいが、ｎ型半導体領域８０１の表面に垂直にイオン注入８１０を行ってもよい。
【０１１９】
次に、図２８（ｂ）に示すように、第１のレジストパターン８０８を除去した後、ｎ型半導体領域８０１の全面に、内部トランジスタ用ゲート電極８０６及び周辺トランジスタ用ゲート電極８０７を覆うように、ＨＴＯ膜８１２を例えば１４ｎｍ成長させる。続いて、内部トランジスタ形成領域ＣＰＭＯＳ及び周辺トランジスタ形成領域ＩＯＰＭＯＳにおいて、ＨＴＯ膜８１２越しに、内部トランジスタ用ゲート電極８０６及び周辺トランジスタ用ゲート電極８０７をマスクとして、例えば、加速エネルギー１０ＫｅＶ、ドーズ量５．０×１０14 個／ｃｍ2 、及びＴＩＬＴ角０度の条件下で、フッ素イオンのイオン注入８１３を行うことにより、ｎ型半導体領域８０１における内部トランジスタ用ゲート電極８０６の外側（内部トランジスタ用ゲート電極８０６の内部から外部に向かう側）側方下に位置する領域、及びｎ型半導体領域８０１における周辺トランジスタ用ゲート電極８０７の外側（周辺トランジスタ用ゲート電極８０７の内部から外部に向かう側）側方下に位置する領域に、フッ素注入層８１４を形成する。なお、ここでは、ＨＴＯ膜８１２を形成した後に、フッ素イオンのイオン注入８１３を行う構成にしたが、フッ素注入層８１４の拡散をより効果的に行う目的で、ＨＴＯ膜８１２を形成する前にイオン注入８１４を行う構成にしても構わない。
【０１２０】
次に、図２９（ａ）に示すように、ＲＴＡを用いて、９５０℃であって且つ０秒のスパイクアニール処理を実施することにより、内部回路形成領域ＣＰＭＯＳでは、フッ素注入層８１４を内部トランジスタ用ゲート電極８０６の直下の領域の内側に向けて拡散させる一方、周辺回路形成領域ＩＯＰＭＯＳでは、周辺トランジスタ用ｐ型エクステンション注入層８０９を拡散させると共に、周辺トランジスタ用フッ素注入層８１１及びフッ素注入層８１４を周辺トランジスタ用ゲート電極８０７の直下の領域の内側に向けて拡散させてフッ素拡散層８１１ａを形成する。本工程では、ＨＴＯ膜８１２が拡散防止膜の役割を有するので、周辺トランジスタ用フッ素注入層８１１、及びフッ素注入層８１４におけるフッ素イオンがアウトディフュージョンすることがない。このため、内部回路形成領域ＣＰＭＯＳでは、フッ素注入層８１４を内部トランジスタ用ゲート電極８０６の直下の領域へ効率的に拡散させることができると共に、周辺回路形成領域ＩＯＰＭＯＳでは、周辺トランジスタ用フッ素注入層８１１及びフッ素注入層８１４におけるフッ素イオンを周辺トランジスタ用ゲート電極８０７の直下の領域へ効率的に拡散させることができる。したがって、後述する図３１（ａ）で行う熱処理により、内部トランジスタ用フッ素拡散層８１４ａ及び周辺トランジスタ用フッ素拡散層８１１ｂをそれぞれ内部トランジスタ用ゲート電極８０６及び周辺トランジスタ用ゲート電極８０７の直下の領域で容易にオーバーラップさせることができる。
【０１２１】
次に、図２９（ｂ）に示すように、ＨＴＯ膜８１２をエッチバックすることにより、内部トランジスタ用ゲート電８０６及び周辺トランジスタ用ゲート電極８０７の側面上に、板状のオフセットサイドウォールである第１のサイドウォール８１５を形成する。このように、ＨＴＯ膜８１２は、オフセットサイドウォールとなり得るだけではなく、上述の通り、フッ素イオンを効率的に拡散させるためのカバー膜として機能するので、工程数を増やしてカバー膜を形成する必要がない。
【０１２２】
次に、図３０（ａ）に示すように、周辺トランジスタ形成領域ＩＯＰＭＯＳを覆う第２のレジストパターン８１６を形成し、内部トランジスタ形成領域ＣＰＭＯＳに、内部トランジスタ用ゲート電極８０６及び第１のサイドウォール８１５をマスクとして、例えば、加速エネルギー０．５ＫｅＶ、注入ドーズ量３．０×１０14 個／ｃｍ2 、及びＴＩＬＴ角０度の条件下で、ボロンイオンを注入することにより、ｎ型半導体領域８０１における内部トランジスタ用ゲート電極８０６の外側（内部トランジスタ用ゲート電極８０６の内部から外部に向かう側）側方下に位置する領域に、内部トランジスタ用ｐ型エクステンション注入層８１７を形成する。続いて、例えば、加速エネルギー３０ＫｅＶ、注入ドーズ量７．０×１０12 個／ｃｍ2 、及びＴＩＬＴ角２５度の条件下で、リンイオンを４回転注入することにより、該内部トランジスタ用ｐ型エクステンション注入層８１７よりも深い位置に内部トランジスタ用ｎ型ポケット注入層８１８を形成する。
【０１２３】
次に、図３０（ｂ）に示すように、第２のレジストパターン８１６を除去した後、ｎ型半導体領域８０１の全面に、シリコン窒化膜を成長させ、その後、エッチバックを行うことにより、第１のサイドウォール８１５の側面上にシリコン窒化膜よりなる第２のサイドウォール８１９を形成する。続いて、内部トランジスタ用ゲート電極８０６、周辺トランジスタ用ゲート電極８０７、第１のサイドウォール８１５、及び第２のサイドウォール８１９をマスクとして、例えば、加速エネルギー２ＫｅＶ、注入ドーズ量４．０×１０15 個／ｃｍ2 、及びＴＩＬＴ角７度の条件下で、ボロンイオンを注入することにより、内部回路形成領域ＣＰＭＯＳでは、ｎ型半導体領域８０１における第２のサイドウォール８１９の外側（第２のサイドウォール８１９から素子分離８０２に向かう側）側方下に位置する領域に、内部トランジスタ用ｐ型エクステンション注入層８１７、フッ素注入層８１４及び内部トランジスタ用ｎ型ポケット注入層８１８に隣接するように、ｐ型ソース・ドレイン注入層８２０が形成されると共に、周辺回路形成領域ＩＯＰＭＯＳでは、ｎ型半導体領域８０１における第２のサイドウォール８１９の外側（第２のサイドウォール８１９から素子分離８０２に向かう側）側方下に位置する領域に、周辺トランジスタ用ｐ型エクステンション注入層８０９及びフッ素拡散層８１１ａに隣接するように、ｐ型ソース・ドレイン注入層８２０が形成される。ｐ型ソース・ドレイン注入層８２０は、内部トランジスタ用ｐ型エクステンション注入層８１７の濃度よりも高い濃度を有するｐ型の不純物を含むと共に、周辺トランジスタ用ｐ型エクステンション注入層８０９の濃度よりも高い濃度を有するｐ型の不純物を含む。
【０１２４】
次に、図３１（ａ）に示すように、ＲＴＡを用いて、１，０５０℃であって且つ０秒のスパイクアニール処理を実施することにより、内部回路形成領域ＣＰＭＯＳにおいて、フッ素注入層８１４が内部トランジスタ用ゲート電極８０６の直下の領域まで拡散してオーバーラップしてなるプロファイルを有する内部トランジスタ用フッ素拡散層８１４ａが形成される。また、この工程では、同時に、周辺回路形成領域ＩＯＰＭＯＳにおいて、フッ素拡散層８１１ａが周辺トランジスタ用ゲート電極８０７の直下の領域まで拡散してオーバーラップしてなるプロファイルを有する周辺トランジスタ用フッ素拡散層８１１ｂが形成される。さらに、この工程では、同時に、内部トランジスタ用ｐ型エクステンション注入層８１７、内部トランジスタ用ｎ型ポケット注入層８１８、周辺トランジスタ用ｐ型エクステンション注入層８０９ａ、及びｐ型ソース・ドレイン注入層８２０が活性化されて、内部トランジスタ用ｐ型エクステンション拡散層８１７ａ、内部トランジスタ用ｎ型ポケット拡散層８１８ａ、周辺トランジスタ用ｐ型エクステンション拡散層８０９ｂ、及びｐ型ソース・ドレイン拡散層８２０ａが形成される。
【０１２５】
本工程によると、微細化の進展によって内部トランジスタ用ゲート電極８０６のゲート長は十分に細いものであるため、内部トランジスタ用ゲート電極８０６の直下の領域において十分にオーバーラップしてなるプロファイルを有する内部トランジスタ用フッ素拡散層８１４ａを実現することができる。また、周辺トランジスタ用ゲート電極８０７のゲート長は、内部トランジスタ用ゲート電極８０６のゲート長よりも長いが、上述した図２９（ａ）に示した低温での熱処理時にＨＴＯ膜８１２が存在しているので、フッ素イオンがアウトディフュージョンすることなく周辺トランジスタ用ゲート電極８０７の内側へ予め拡散していること、さらに、図２８（ａ）において周辺トランジスタ用フッ素注入層８１１を形成している分だけ第５の実施形態に比べて多くフッ素イオンを注入している。このため、本工程において、周辺トランジスタ用ゲート電極８０７の直下の領域まで拡散して十分にオーバーラップしてなるプロファイルを有するフッ素拡散層８１１ｂを実現することができる。これにより、内部トランジスタ及び周辺トランジスタにおけるＮＢＴＩの劣化を抑制することができる。また、図２９（ａ）に示した工程において、ＨＴＯ膜８１２がフッ素イオンのアウトディフュージョンを防止するカバー膜となるので、図２８（ｂ）に示した工程で形成したフッ素注入層８１４の濃度は、第２の実施形態の場合における内部トランジスタ用及び周辺トランジスタ用のフッ素注入層の濃度と比較して低濃度であってもよい。
【０１２６】
次に、図３１（ｂ）に示すように、内部トランジスタ用ゲート電極８０６、周辺トランジスタ用ゲート電極８０７、ｐ型ソース・ドレイン拡散層８２０ａの上に、シリサイド層８２１を形成する。
【０１２７】
なお、以上の第１〜第６の実施形態では、ｐチャネルＭＩＳトランジスタを設ける構成で説明したが、ｎチャネルＭＩＳトランジスタを設けるように構成した場合であっても、本発明を適用することは可能である。また、第２のサイドウォールとしてシリコン窒化膜を用いて説明したが、シリコン酸化膜又はシリコン酸化膜とシリコン窒化膜からなる積層膜を用いて形成してもよい。
【産業上の利用可能性】
【０１２８】
本発明に係る半導体装置及びその製造方法は、トランジスタのＮＢＴＩ劣化の抑制にとって有用である。
【図面の簡単な説明】
【０１２９】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図７】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】（ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】（ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】（ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】（ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】（ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】（ａ）及び（ｂ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】（ａ）及び（ｂ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】（ａ）及び（ｂ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】（ａ）及び（ｂ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】（ａ）及び（ｂ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】（ａ）及び（ｂ）は、本発明の第６の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】（ａ）及び（ｂ）は、本発明の第６の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】（ａ）及び（ｂ）は、本発明の第６の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】（ａ）及び（ｂ）は、本発明の第６の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】（ａ）及び（ｂ）は、本発明の第６の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】従来に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【０１３０】
１０１        ｎ型半導体領域
１０２        素子分離
１０３        内部トランジスタ用ゲート絶縁膜
１０４        内部トランジスタ用ゲート電極
１０５        第１のサイドウォール
１０６        内部トランジスタ用ｐ型エクステンション拡散層
１０７        内部トランジスタ用ｎ型ポケット拡散層
１０８        フッ素拡散層
１０９        第２のサイドウォール
１１０        ｐ型ソース・ドレイン拡散層
１１１        シリサイド層
２０１        ｎ型半導体領域
２０２        素子分離
２０３        内部トランジスタ用ゲート絶縁膜
２０４        内部トランジスタ用ゲート電極
２０５        ＨＴＯ膜
２０６        第１のサイドウォール
２０７        内部トランジスタ用ｐ型エクステンション注入層
２０７ａ      内部トランジスタ用ｐ型エクステンション拡散層
２０８        内部トランジスタ用ｎ型ポケット注入層
２０８ａ      内部トランジスタ用ｎ型ポケット拡散層
２０９        フッ素イオンのイオン注入
２１０        内部トランジスタ用フッ素注入層
２１０ａ      内部トランジスタ用フッ素拡散層
２１１        第２のサイドウォール
２１２        ｐ型ソース・ドレイン注入層
２１２ａ      ｐ型ソース・ドレイン拡散層
２１３        シリサイド層
３０１        ｎ型半導体領域
３０２        素子分離
３０３        内部トランジスタ用ゲート絶縁膜
３０４        周辺トランジスタ用ゲート絶縁膜
３０５        内部トランジスタ用ゲート電極
３０６        周辺トランジスタ用ゲート電極
３０７        第１のサイドウォール
３０８        内部トランジスタ用ｐ型エクステンション拡散層
３０９        内部トランジスタ用ｎ型ポケット拡散層
３１０        内部トランジスタ用フッ素拡散層
３１１        周辺トランジスタ用ｐ型エクステンション拡散層
３１２        周辺トランジスタ用フッ素拡散層
３１３        第１のサイドウォール
３１４        ｐ型ソース・ドレイン拡散層
３１５        シリサイド層
４０１        ｎ型半導体領域
４０２        素子分離
４０３        内部トランジスタ用ゲート絶縁膜
４０４        外部トランジスタ用ゲート絶縁膜
４０５        ゲート電極形成膜
４０６        内部トランジスタ用ゲート電極
４０７        周辺トランジスタ用ゲート電極
４０８        第１のレジストパターン
４０９        周辺トランジスタ用ｐ型エクステンション注入層
４０９ａ      周辺トランジスタ用ｐ型エクステンション拡散層
４１０        フッ素イオンのイオン注入
４１１        周辺トランジスタ用フッ素注入層
４１１ａ      周辺トランジスタ用フッ素拡散層
４１２        ＨＴＯ膜
４１３        第１のサイドウォール
４１４        第２のレジストパターン
４１５        内部トランジスタ用ｐ型エクステンション注入層
４１５ａ      内部トランジスタ用ｐ型エクステンション拡散層
４１６        内部トランジスタ用ｎ型ポケット注入層
４１６ａ      内部トランジスタ用ｎ型ポケット拡散層
４１７        フッ素イオンのイオン注入
４１８        内部トランジスタ用フッ素注入層
４１８ａ      内部トランジスタ用フッ素拡散層
４１９        第２のサイドウォール
４２０        ｐ型ソース・ドレイン注入層
４２０ａ      ｐ型ソース・ドレイン拡散層
４２１        シリサイド層
５０１        ｎ型半導体領域
５０２        分素子分離
５０３        内部トランジスタ用ゲート絶縁膜
５０４        周辺トランジスタ用ゲート絶縁膜
５０５        ゲート電極形成膜
５０６        内部トランジスタ用ゲート電極
５０７        周辺トランジスタ用ゲート電極
５０８        第１のレジストパターン
５０９        周辺トランジスタ用ｐ型エクステンション注入層
５０９ａ      周辺トランジスタ用ｐ型エクステンション拡散層
５１０        フッ素イオンのイオン注入
５１１        周辺トランジスタ用フッ素注入層
５１１ａ      周辺トランジスタ用フッ素拡散層
５１２        ＨＴＯ膜
５１３        第１のサイドウォール
５１４        第２のレジストパターン
５１５        内部トランジスタ用ｐ型エクステンション注入層
５１５ａ      内部トランジスタ用ｐ型エクステンション拡散層
５１６        内部トランジスタ用ｎ型ポケット注入層
５１６ａ      内部トランジスタ用ｎ型ポケット拡散層
５１７        フッ素イオンのイオン注入
５１８        内部トランジスタ用フッ素注入層
５１８ａ      内部トランジスタ用フッ素拡散層
５１９        第２のドサイドウォール
５２０        ｐ型ソース・ドレイン注入層
５２０ａ      ｐ型ソース・ドレイン拡散層
５２１        シリサイド層
６０１        ｎ型半導体領域
６０２        素子分離
６０３        内部トランジスタ用ゲート絶縁膜
６０４        周辺トランジスタ用ゲート絶縁膜
６０５        ゲート電極形成膜
６０６        内部トランジスタ用ゲート電極
６０７        周辺トランジスタ用ゲート電極
６０８        第１のレジストパターン
６０９        周辺トランジスタ用ｐ型エクステンション注入層
６０９ａ      周辺トランジスタ用ｐ型エクステンション拡散層
６１０        フッ素イオンのイオン注入
６１１        周辺トランジスタ用フッ素注入層
６１１ａ      周辺トランジスタ用フッ素拡散層
６１２        ＨＴＯ膜
６１３        第１のサイドウォール
６１４        第２のレジストパターン
６１５        内部トランジスタ用ｐ型エクステンション注入層
６１５ａ      内部トランジスタ用ｐ型エクステンション拡散層
６１６        内部トランジスタ用ｎ型ポケット注入層
６１６ａ      内部トランジスタ用ｎ型ポケット拡散層
６１７        フッ素イオンのイオン注入
６１８        フッ素注入層
６１８ａ      内部トランジスタ用フッ素拡散層
６１９        第２のサイドウォール
６２０        ｐ型ソース・ドレイン注入層
６２０ａ      ｐ型ソース・ドレイン拡散層
６２１        シリサイド層
７０１        ｎ型半導体領域
７０２        素子分離
７０３        内部トランジスタ用ゲート絶縁膜
７０４        周辺トランジスタ用ゲート絶縁膜
７０５        ゲート電極形成膜
７０６        内部トランジスタ用ゲート電極
７０７        周辺トランジスタ用ゲート電極
７０８        第１のレジストパターン
７０９        周辺トランジスタ用ｐ型エクステンション注入層
７０９ａ      周辺トランジスタ用ｐ型エクステンション拡散層
７１０        フッ素イオンのイオン注入
７１１        ＨＴＯ膜
７１２        フッ素注入層
７１２ａ      フッ素拡散層
７１３        第１のサイドウォール
７１４        第２のレジストパターン
７１５        内部トランジスタ用ｐ型エクステンション注入層
７１５ａ      内部トランジスタ用ｐ型エクステンション拡散層
７１６        内部トランジスタ用ｎ型ポケット注入層
７１６ａ      内部トランジスタ用ｎ型ポケット拡散層
７１７        第２のサイドウォール
７１８        ｐ型ソース・ドレイン注入層
７１８ａ      ｐ型ソース・ドレイン拡散層
７１９        シリサイド層
８０１        ｎ型半導体領域
８０２        素子分離
８０３        内部トランジスタ用ゲート絶縁膜
８０４        周辺トランジスタ用ゲート絶縁膜
８０５        ゲート電極形成膜
８０６        内部トランジスタ用ゲート電極
８０７        周辺トランジスタ用ゲート電極
８０８        第１のレジストパターン
８０９        周辺トランジスタ用ｐ型エクステンション注入層
８０９ａ      熱処理後の周辺トランジスタ用ｐ型エクステンション注入層
８０９ｂ      周辺トランジスタ用ｐ型エクステンション拡散層
８１０        フッ素イオンのイオン注入
８１１        周辺トランジスタ用フッ素注入層
８１１ａ      熱処理後の周辺トランジスタ用フッ素拡散層
８１１ｂ      周辺トランジスタ用フッ素拡散層
８１２        ＨＴＯ膜
８１３        フッ素イオンのイオン注入
８１４        フッ素注入層
８１４ａ      内部トランジスタ用フッ素拡散層
８１５        第１のサイドウォール
８１６        第２のレジストパターン
８１７        内部トランジスタ用ｐ型エクステンション注入層
８１７ａ      内部トランジスタ用ｐ型エクステンション拡散層
８１８        内部トランジスタ用ｎ型ポケット注入層
８１８ａ      内部トランジスタ用ｎ型ポケット拡散層
８１９        第２のサイドウォール
８２０        ｐ型ソース・ドレイン注入層
８２０ａ      ｐ型ソース・ドレイン拡散層
８２１        シリサイド層
ＰＭＯＳ１    ｐチャネルトランジスタ形成領域
ＣＰＭＯＳ    内部トランジスタ形成領域
ＩＯＰＭＯＳ  周辺トランジスタ形成領域
【図１】
2007165627.tif 000003
【図２】
2007165627.tif 000004
【図３】
2007165627.tif 000005
【図４】
2007165627.tif 000006
【図５】
2007165627.tif 000007
【図６】
2007165627.tif 000008
【図７】
2007165627.tif 000009
【図８】
2007165627.tif 000010
【図９】
2007165627.tif 000011
【図１０】
2007165627.tif 000012
【図１１】
2007165627.tif 000013
【図１２】
2007165627.tif 000014
【図１３】
2007165627.tif 000015
【図１４】
2007165627.tif 000016
【図１５】
2007165627.tif 000017
【図１６】
2007165627.tif 000018
【図１７】
2007165627.tif 000019
【図１８】
2007165627.tif 000020
【図１９】
2007165627.tif 000021
【図２０】
2007165627.tif 000022
【図２１】
2007165627.tif 000023
【図２２】
2007165627.tif 000024
【図２３】
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【図２４】
2007165627.tif 000026
【図２５】
2007165627.tif 000027
【図２６】
2007165627.tif 000028
【図２７】
2007165627.tif 000029
【図２８】
2007165627.tif 000030
【図２９】
2007165627.tif 000031
【図３０】
2007165627.tif 000032
【図３１】
2007165627.tif 000033
【図３２】
2007165627.tif 000034