【事件の表示】
　平成　５年特許願第１９６４９２号「ＣＰＵの応答信号生成装置」拒絶査定に対する審判事件［平成　７年　２月２１日出願公開、特開平　７−　４９８２８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯、本願発明
  本願は、平成５年８月６日の出願であって、その請求項１に係る発明は、平成１５年１月１７日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載されたとおりのものと認めるられるところ、その請求項１に記載された発明（以下、「本願発明」という）は次のとおりである。
「複数の周辺回路に接続され、任意の周辺回路にアクセスして該周辺回路との間でデータ転送を行う際に、外部から入力される応答信号により該周辺回路側のデータ転送動作の終了を検出してデータ転送の終了動作を開始するＣＰＵに用いられ、当該ＣＰＵが何れかの周辺回路をアクセスしたことを検出し、該アクセスされた周辺回路のアクセスタイムに応じて上記応答信号を生成するＣＰＵの応答信号生成装置であって、
　上記各周辺回路のアクセスタイムに夫々対応したウエイト時間を各周辺回路に対応して各々記憶するウエイト時間記憶手段と、
　上記各周辺回路が上記ＣＰＵによりアクセスされたことを検出する検出手段と、
　所定のウエイト時間が設定されると当該ウエイト時間を計時して該ウエイト時間経過後に上記応答信号を上記ＣＰＵに対して出力する応答信号生成手段と、
　上記検出手段により何れかの周辺回路がアクセスされたことが検出されると、該アクセスされた周辺回路に対応するウエイト時間を上記ウエイト時間記憶手段から読み出し、該ウエイト時間を上記応答信号生成手段に設定するウエイト時間設定手段と、
　上記複数の周辺回路の各々のウエイト時間を表すデータを、書き換え可能に格納する格納手段と、
　電源立ち上げ時及びリセットスタート時に上記ウェイト時間記憶手段に上記格納手段からの上記データの読み込みを許可するための許可信号を出力する許可信号出力手段と、
　電源立ち上げ時及びリセットスタート時に上記ウェイト時間記憶手段に上記格納手段からの上記データの読み込みを指示するための指示信号を出力する指示信号出力手段と、
　電源立ち上げ時及びリセットスタート時に上記許可信号出力手段により上記許可信号が出力され、且つ、上記指示信号出力手段により上記指示信号が出力されると、上記格納手段から上記データを上記ウェイト時間記憶手段に一括して読み込ませ、上記各周辺回路に対応させてウェイト時間をそれぞれ記憶保持させるウェイト時間一括設定手段とを備えたことを特徴とするＣＰＵの応答信号生成装置。」
　
２．当審の拒絶理由
　一方、当審において平成１４年８月１２日付で通知した拒絶の理由の概要は、本願発明は、実願昭５８−１８６４２１号（実開昭６０−９５６５３号）のマイクロフィルム（以下、引用例１という）及び特開平１−３１１３５７号公報（以下、引用例２という）に記載された発明に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というにある。
　
３．引用例の記載
  引用例１には、以下の点の記載がある。
・「マイクロプロセッサと、該マイクロプロセッサと非同期データバスにより接続されていてマイクロプロセッサからアクセスされたときにデータ処理を行うディバイスと、該ディバイスについてアクセスが開始されてから応答するまでの応答時間が任意に設定されるレジスタと、該レジスタからの信号を受けてアクセスが行なわれたディバイスについてその応答時間が経過したところでアクセスに対する応答を示すデータ確認信号を前記マイクロプロセッサに送る制御回路とを具備したことを特徴とするデータバス制御装置。」（実用新案登録請求の範囲）
・「Ｉ／Ｏディバイス２０は、例えば２０１と２０２の２個が設けられている。これらのＩ／Ｏディバイス２０１、２０２は、例えばダイナミックラムのようにリフレッシュメモリ等と競合して一義的に応答時間が決められないもの以外のものである。すなわち、外乱が生じないディバイスである。
　レジスタ４０において、４１は設定レジスタであり、４１１と４１２がＩ／Ｏディバイス２０１と２０２に対応して設けられている。設定レジスタ４１１および４１２は、Ｉ／Ｏディバイス２０１および２０２についての応答時間をプログラムで設定する。」（明細書第４頁第６〜１６行）
・「制御回路５０は、論理回路により構成されていて、アクセスが行なわれたディバイス２０１、２０２について、設定レジスタ４１１、４１２に設定された応答時間が経過したところで、アクセスに対して応答できることを示すＤＴＡＣＫ信号をマイクロプロセッサ１０に送る。」（明細書第５頁第７〜１２行）
・「まず、Ｉ／Ｏディバイス２０１および２０２が、マイクロプロセッサ１０からのアクセスに対してどのタイミングでＤＴＡＣＫ信号を出力すべきであるかを、これらのディバイスに対応した設定レジスタ４１１および４１２に設定する。
　ここで、仮にＩ／Ｏディバイス２０１についてＤＴＡＣＫ信号を発生するタイミングを２ＷＡＩＴとする。
　マイクロプロセッサ１０が、Ｉ／Ｏディバイス２０１に対してアクセス（ＷＲＩＴＥ）を開始する。このとき、マイクロプロセッサ１０からは、アドレスストローブ信号、アドレス信号及びデータ信号が出力される。データ信号及びアドレス信号は、非同期データバス３０及びアドレスバス３１により伝送される。
　アドレスデコーダ４３では、マイクロプロセッサ１０からのアドレス信号をデコードして各種のチップセレクト信号を作成し、Ｉ／Ｏディバイス２０１に対してチップセレクト信号ＣＳ１を出力する。
　Ｉ／Ｏディバイス２０１ではチップセレクト信号ＣＳ１が入力されることによってアクセス要求がされていることを知り、データの入力を実行する（ＲＥＡＤ時は、データの出力動作を開始する）。
　一方、シフトレジスタ４２は、マイクロプロセッサ１０がアクセスしていることをアドレスストローブ信号で知り、マイクロプロセッサ１０の内部クロック１１から、０ＷＡＩＴ、１ＷＡＩＴ、２ＷＡＩＴ等のＤＴＡＣＫ信号の発生タイミングを切り出し、制御回路５０へ出力する。
　制御回路５０では、あらかじめＩ／Ｏディバイス２０１用の設定レジスタ４１１に、２ＷＡＩＴのタイミングを設定していたため、シフトレジスタ４２から出力された２ＷＡＩＴのタイミングでマイクロプロセッサ１０に対してＤＴＡＣＫ信号を出力する。」（明細書第５頁第１５行〜第７頁第９行）
・「第３図において、（ａ）はアドレスストローブ信号、（ｂ）はクロック１１の出力信号、（ｃ）、（ｄ）および（ｅ）は０ＷＡＩＴ、１ＷＡＩＴおよび２ＷＡＩＴのタイミングに対応したタイミング信号（シフトレジスタ４２より出力される）、（ｆ）はチップセレクト信号ＣＳ１、（ｇ）はＤＴＡＣＫ信号のタイムチャートである。これらのタイムチャートでは横軸に時間をとっている。」（明細書第７頁第１６行〜第８頁第２行）
・「なお、実施例ではディバイス２０がデータの読み書きを行なうＩ／Ｏディバイスである場合について説明したが、ディバイス２０はこれ以外のものでマイクロプロセッサ１０からアクセスされたときにデータ処理を行なうものであってもよい。」（明細書第８頁第２０行〜第９頁第４行）
　引用例１のこれらの記載によると、引用例１における「アクセスが開始されてから応答するまでの応答時間」の設定は、具体的には、設定レジスタに「ＷＡＩＴ」の数を設定することにより行なわれているから、引用例１には次の発明が記載されていると認められる。
「マイクロプロセッサが、複数のＩ／Ｏディバイスに接続され、任意のＩ／Ｏディバイスにアクセスして該Ｉ／Ｏディバイスとの間でデータ転送を行う際に、外部から入力される応答を示すデータ確認信号により該Ｉ／Ｏディバイス側のデータ転送動作の終了を検出してデータ転送の終了動作を開始するマイクロプロセッサに用いられ、当該マイクロプロセッサが何れかのＩ／Ｏディバイスをアクセスしたことを検出し、該アクセスされたＩ／Ｏディバイスのアクセスタイムに応じて上記データ確認信号を生成するマイクロプロセッサの上記データ確認信号の生成装置であって、
　上記各Ｉ／Ｏディバイスのアクセスタイムに夫々対応したＷＡＩＴ数を各Ｉ／Ｏディバイスに対応して各々記憶するＷＡＩＴ数記憶手段と、
　上記各Ｉ／Ｏディバイスが上記マイクロプロセッサによりアクセスされたことを検出する検出手段と、
　所定のＷＡＩＴ数が設定されると当該ＷＡＩＴ数に対応する時間を計時して該ＷＡＩＴ数に対応する時間経過後に上記応答を示すデータ確認信号を上記マイクロプロセッサに対して出力する上記データ確認信号生成手段と、
　上記検出手段により何れかのＩ／Ｏディバイスがアクセスされたことが検出されると、該アクセスされたＩ／Ｏディバイスに対応するＷＡＩＴ数を上記ＷＡＩＴ数記憶手段から読み出し、該ＷＡＩＴ数を上記データ確認信号生成手段に設定するＷＡＩＴ数設定手段と、
を備えたことを特徴とするマイクロプロセッサのデータ確認信号生成装置。」
　引用例２には、以下の点の記載がある。
・「上記した同期用外部回路付加ＤＳＰでは、同期用外部回路３０３は周辺デバイス３０２のアクセスタイムだけに適合した専用回路であるため、同様の構成によりアクセスタイムの異なる周辺デバイスを複数個接続しようとすると、同期用外部回路が周辺デバイスの数だけ必要となり、ハードウエアの規模が大規模になってしまうという問題点があった。本発明はこのような従来技術の問題点に鑑みてなされたものであって、同期用外部回路のような専用回路を必要とせず、プログラマに同期問題を意識させないでＤＳＰと周辺デバイスや汎用プロセッサとの接続が可能で、更にＤＳＰの要求するアクセスタイムを満足しない低速のメモリの使用が可能なＤＳＰのためのＩ／Ｏ命令制御回路を提供することを目的とする。」（第２頁右上欄第１１行〜同頁左下欄第６行）
・「第１図は、本発明のＩ／Ｏ命令制御回路の一実施例を示すブロック図である。この図において、１はプログラム格納部で、ブート領域１１とプログラム領域１２からなっている。２はＩ／Ｏアドレス比較器で、比較部２０とアドレス格納部２１、２２、・・・２Ｎ（Ｎは周辺デバイス数を示す）からなっている。３は周辺デバイスの種類に応じて待ち時間を設定する１語以上の計数初期値メモリで、初期値格納部３１、３２、・・・３Ｎからなっている。」（第３頁右上欄第１０〜１９行）
・「これらの細分された最小単位のＩ／Ｏ空間（以下、デバイス空間という）のアクセスタイムは一定とは限らず、ＤＳＰのサイクルタイムより早いものから遅いものまで混在している。従って、Ｉ／Ｏ命令によりどのデバイス空間をアクセスするかによってアクセス終了までのＤＳＰの待ち時間が異なることになる。本発明回路では、この待ち時間を計数初期値、すなわち前記したように各デバイス空間のアクセスタイムをＤＳＰのサイクルタイム単位で表わしたもの（正確にはそれから１を引いたもの）に基づいて計測を行なう。」（第３頁右下欄第１〜１２行）
・「システムの初期化時にプログラム格納部１０中のブート領域１１からブート線１２０を通してデバイス空間判定アドレス（Ｉ／Ｏアドレス）がアドレス格納部２１、２２、・・・２ｎに、また計数初期値が初期値格納部３１、３２、・・・３Ｎに格納される。」（第３頁右下欄第１８行〜第４頁左上欄第３行）
　
４．対比
  本願発明と引用例１に記載された発明とを対比する。
　引用例１に記載された発明の「マイクロプロセッサ」、「Ｉ／Ｏディバイス」及び「応答を示すデータ確認信号」は、本願発明の「ＣＰＵ」、「周辺回路」及び「応答信号」に相当する。また、本願発明の「ウエイト時間」は、具体的には、データ転送サイクルにおけるウエイト数として設定しているから、引用例１の「ＷＡＩＴ数」は、本願発明の「ウエイト時間」に相当する。
　そうすると、両者は、
「複数の周辺回路に接続され、任意の周辺回路にアクセスして該周辺回路との間でデータ転送を行う際に、外部から入力される応答信号により該周辺回路側のデータ転送動作の終了を検出してデータ転送の終了動作を開始するＣＰＵに用いられ、当該ＣＰＵが何れかの周辺回路をアクセスしたことを検出し、該アクセスされた周辺回路のアクセスタイムに応じて上記応答信号を生成するＣＰＵの応答信号生成装置であって、
　上記各周辺回路のアクセスタイムに夫々対応したウエイト時間を各周辺回路に対応して各々記憶するウエイト時間記憶手段と、
　上記各周辺回路が上記ＣＰＵによりアクセスされたことを検出する検出手段と、
　所定のウエイト時間が設定されると当該ウエイト時間を計時して該ウエイト時間経過後に上記応答信号を上記ＣＰＵに対して出力する応答信号生成手段と、
　上記検出手段により何れかの周辺回路がアクセスされたことが検出されると、該アクセスされた周辺回路に対応するウエイト時間を上記ウエイト時間記憶手段から読み出し、該ウエイト時間を上記応答信号生成手段に設定するウエイト時間設定手段とを備えたことを特徴とするＣＰＵの応答信号生成装置。」
で一致し、以下の点で相違する。
　本願発明が、さらに「上記複数の周辺回路の各々のウエイト時間を表すデータを、書き換え可能に格納する格納手段と、
　電源立ち上げ時及びリセットスタート時に上記ウェイト時間記憶手段に上記格納手段からの上記データの読み込みを許可するための許可信号を出力する許可信号出力手段と、
　電源立ち上げ時及びリセットスタート時に上記ウェイト時間記憶手段に上記格納手段からの上記データの読み込みを指示するための指示信号を出力する指示信号出力手段と、
　電源立ち上げ時及びリセットスタート時に上記許可信号出力手段により上記許可信号が出力され、且つ、上記指示信号出力手段により上記指示信号が出力されると、上記格納手段から上記データを上記ウェイト時間記憶手段に一括して読み込ませ、上記各周辺回路に対応させてウェイト時間をそれぞれ記憶保持させるウェイト時間一括設定手段」を備えているのに対し、引用例１に記載された発明はこれらの手段を備えていない点。
　
５．当審の判断
　相違点につき検討する。
　前記引用例１と同じ技術分野に属する前記引用例２には、周辺デバイスのアクセスタイムをＤＳＰのサイクルタイム単位で表わした計数初期値をプログラム格納部のブート領域に格納しておき、システムの初期化時に計数初期値をブート線を通して計数初期値メモリに格納することが記載されており、本願発明の「上記複数の周辺回路の各々のウエイト時間を表すデータを格納する格納手段」及び「電源立ち上げ時及びリセットスタート時に格納手段から上記データを上記ウェイト時間記憶手段に一括して読み込ませ、上記各周辺回路に対応させてウェイト時間をそれぞれ記憶保持させるウェイト時間一括設定手段」とに相当する技術が開示されている。
　ところで、引用例２のブート領域に格納される計数初期値は、これを書き換え可能とすることにより、周辺機器の変更あるいは増設に対応し得ること、また、引用例１における「ＷＡＩＴ数記憶手段」や引用例２における「計数初期値メモリ」に記憶されるウエイト時間は、各周辺機器固有の値であって、システムの稼働中に変更されてはならないデータであることは、いずれも当業者において自明の事項であって、引用例１に引用例２を適用するに当り当業者が当然に配慮すべき事項であると認められる。そして、記憶手段に記憶されたデータが、誤って変更されることのないように、書込みを指示する信号と書込みを許可する信号が共に出力されたときにのみ、記憶手段への書込みが実行されるようにすることは当業者が必要に応じて採用し得る慣用の手段である（例えば、特開昭６２−２２９４２５号公報参照）から、システムの稼働中に変更されてはならないデータをシステム起動時に記憶手段に書込む際に、書込みを指示する信号と書込みを許可する信号を共に出力して記憶手段に書込み、システム稼働中には書込みを許可する信号を出力しないようにして、データの変更を防止することは、当業者の適宜なし得るところと認められる。
　したがって、本願発明は、上記引用例１及び引用例２に基いて当業者が容易に発明をすることができたものと認められる。
　
６．むすび
  以上のとおりであるから、本願発明は引用例１及び引用例２に記載された発明に基いて当業者の容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって結論のとおり審決する。