【事件の表示】
　平成　９年特許願第５０５８１２号「非事前充電冗長アドレス突き合わせのためのアドレス比較」拒絶査定に対する審判事件［平成　９年　１月３０日国際公開、ＷＯ９７／０３４０１、平成１０年１０月１３日国内公表、特表平１０−５１０６５４］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、１９９６年６月１９日（パリ条約による優先権主張外国庁受理１９９５年７月１１日　米国）を国際出願日とする出願であって、平成１０年１２月２４日付の拒絶理由に対して平成１１年７月１９日付の補正書が提出され、その後平成１１年９月３日付の拒絶理由に対して平成１２年３月２１日付の補正書が提出されたが、平成１２年５月１９日付で前記平成１２年３月２１日付の補正書は補正却下され、そして拒絶査定がなされたものである。
　これに対し、同年８月２９日に拒絶査定に対する審判請求がなされるとともに、同年９月２８日付で手続補正がなされたものである。
　
２．平成１２年９月２８日付の手続補正（以下、「本件補正」という。）について
［補正却下の決定の結論］平成１２年９月２８日付の手続補正を却下する。
［理由］本件補正により、特許請求の範囲の請求項１は、
「ｎ個のアドレス・ビットを受け取る集積回路であって、前記ｎ個のアドレス・ビットのバイナリ値によって選択できる一次メモリ回路素子（２６，２８）と、
　アクティブなときに、少なくとも１つの一次メモリ回路素子（２６，２８）が１つの冗長メモリ回路素子（３０，３２）で置き換えられることを示すプログラム可能なマスタ条件信号（２２０）を記憶し与える、溶融可能なリンク（２１０）を含むプログラム可能なマスタ記憶装置（２１２）であり、前記溶融可能なリンクと直列接続された単一のｐ型トランジスタと前記溶融可能なリンクの状態をラッチするようにフィードバック・ラッチ形態で配線された２つのＣＭＯＳインバータとを更に含むプログラム可能なマスタ記憶装置（２１２）と、
　前記冗長メモリ回路素子（３０，３２）が対応するアドレス・マッチング回路（２００）を有することであり、
　　　ｎ個のアドレス・ビットの内の２個のアドレス・ビットに対応していると共に、前記一次メモリ回路素子（２６，２８）の内の一意のものの部分的なアドレスに対応している４個の事前復号化アドレス信号をそれぞれが受け取る複数のサブマッチ回路（２０１，２２４）と、
　　　前記複数のサブマッチ回路（２０１，２２４）の各々が、４つのヒューズ（２０２ａ−２０２ｄ）であり、該ヒューズの各々がプログラムされたバイナリ状態に工場でプログラム可能であると共に前記４個の事前復号化アドレス信号の内の一意のものに対応していることから成る４つのヒューズ（２０２ａ−２０２ｄ）と、前記事前アドレス信号の各々に対する２つのみのトランジスタ（２０４，２０６）と、前記マスタ条件信号を受け取って当該サブマッチ回路の各々をイネーブルする単一のトランジスタと、を更に含むことと、
　　　動作中、前記４つのヒューズの内の１つが前記プログラムされた第１バイナリ状態にプログラムされると共に、前記４つのヒューズの内の残りのヒューズが第２のプログラムされた第２バイナリ状態にプログラムされることと、
　　　前記サブマッチ回路（２０１，２２４）の各々が、前記マスタ条件信号と、前記一次回路素子（２６，２８）の前記ｎ個のアドレス・ビットの内の２個に対応している前記４個の事前復号化アドレス信号のバイナリ値とに応答して、非事前充電出力線上にバイナリ・サブマッチ信号を提供することと、を含むことから成るアドレス・マッチング回路（２００）を有することと、
　マッチ回路（２２６）であり、大きな非事前充電のファンインを有すると共に、アクティブである前記非事前充電サブマッチ信号の全てに応じてマッチ回路信号（２２８）を起動するために前記複数のサブマッチ回路（２０１，２２４）の前記非事前充電出力線（２２２）の各々と結合されたＮＯＲ回路を備え、起動された前記マッチ回路信号が用いられて、前記一次回路素子（２６，２８）が前記ｎ個のアドレス・ビットの対応するバイナリ値によって選択されることをディスエーブルする一方で、前記冗長回路素子（３０，３２）を前記ｎ個のアドレス・ビットの前記対応するバイナリ値によって選択されることをイネーブルすることから成るマッチ回路（２２６）と、
を含むことから成る集積回路。」
と補正された。
　平成１２年３月２１日付の補正書は補正却下されているので、平成１１年７月１９日付の補正書に基づく請求項１（以下、「基準請求項」という）の記載を基準として上記本件補正の適否を検討する。
　
　本件請求項の「一次メモリ回路素子」及び「冗長メモリ回路素子」は基準請求項の「一次回路素子」及び「冗長回路素子」が「メモリ」であること、本件請求項の「アドレス・マッチング回路」は基準請求項の「マッチング回路」が「アドレス」に関してものであること、本件請求項の「ｎ個のアドレス・ビットの内の２個のアドレス・ビットに対応していると共に、前記一次メモリ回路素子（２６，２８）の内の一意のものの部分的なアドレスに対応している４個の事前復号化アドレス信号」は基準請求項の「前記一次回路素子に対する前記ｎ個のアドレス・ビットのうちの少なくとも２個のアドレス・ビットのとり得るバイナリ値」が「４個の事前復号化アドレス信号」であること、本件請求項の「非事前充電出力線」は基準請求項の「非事前充電線」が「出力」線であること、本件請求項の「バイナリ・サブマッチ信号」は基準請求項の「サブマッチ信号」がバイナリであることをそれぞれ限定したものである。
そして、
（イ）本件補正の「アクティブなときに（中略）プログラム可能なマスタ記憶装置（２１２）と」は、基準請求項の「アクティブなときに、少なくとも１つの一次回路素子が置き換えられることを示すプログラム可能なマスタ条件を記憶し与えるプログラム可能なマスタ記憶装置」について、「置き換えられる」のが「１つの冗長メモリ回路素子（３０，３２）で置き換えられる」こと及び「マスタ条件を記憶し与える」ための構成として「溶融可能なリンク（２１０）を含む」こと及び「前記溶融可能なリンクと直列接続された単一のｐ型トランジスタと前記溶融可能なリンクの状態をラッチするようにフィードバック・ラッチ形態で配線された２つのＣＭＯＳインバータとを更に含む」構成であることの限定を付加したものである。
（ロ）本件補正の「ｎ個のアドレス・ビットに対応していると共に（中略）複数のサブマッチ回路、前記複数のサブマッチ回路（２０１，２２４）の各々が（中略）を更に含むことと、動作中（中略）プログラムされることと、前記サブマッチ回路（２０１，２２４）の各々が（中略）バイナリ・サブマッチ信号を提供することと」は、基準請求項の「サブマッチ回路」が前記「４個の事前復号化アドレス信号を受け取る」こと、基準請求項の「前記マスタ条件及び前記ｎ個のアドレスビットのうちの前記少なくとも２個のアドレス・ビットのうちの前記バイナリ値に応答」する構成として「前記事前復号化アドレス信号の各々に対する２つのみのトランジスタ（２０４，２０６）と、前記マスタ条件信号を受け取って当該サブマッチ回路の各々をイネーブルする単一のトランジスタと、を更に含む」構成であること及び基準請求項の「少なくとも４個のプログラム可能な２状態記憶装置」が「４つのヒューズ」であること及び「工場で」プログラムされること、との限定を付加したものである。
（ハ）本件補正の「マッチ回路であり、（中略）から成るマッチ回路（２２６）と」は、基準請求項の「マッチ回路」の「複数のサブマッチ回路に結合されて」の結合構成を「前記複数のサブマッチ回路（２０１，２２４）の前記非事前充電線（２２２）の各々と結合される」ものであること及び前記「マッチ回路」が「ＮＯＲ回路」であり「大きな非事前充電のファンインを有する」ものであることの限定を付加するものである。
　したがって、本件補正は特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
　
（Ａ）引用例
　これに対して、原査定の拒絶の理由に引用された、本願の優先権主張の日前である昭和６３年６月１０日（１９８８年６月１０日）に頒布された特開昭６３−１３８５９９号公報（以下、「引用刊行物１」という）には、次の事項が記載されている。
（１）「［１］複数の正規のメモリセルと、少なくとも１個の冗長メモリセルとを備え、前記複数の正規のメモリセル中に不良のメモリセルがある場合、該不良メモリセルへのアクセスを禁止しかつ当該不良メモリセルを前記冗長メモリセルで置換できるように構成された半導体記憶装置において、
　入力されるアドレス信号をデコードする正規のデコーダと、
　該正規のデコーダの入力側に設けられ、前記アドレス信号のうち前記不良メモリセルに対応するアドレス信号を入力するための各アドレス信号毎に設けられたバッファ回路、
　該バッファ回路を介して入力されるアドレス信号をデコードするための冗長メモリセル用の冗長デコーダ本体、
　及び上記バッファ回路と冗長デコーダ本体間に各アドレス信号毎に設けられ上記不良メモリセルに対応するアドレス信号が入力された時当該冗長デコーダ出力がアクティブになるように適宜切断されるプログラム素子からなる冗長デコーダとを備えたことを特徴とする半導体メモリ装置。
［２］前記バッファ回路は、前記冗長デコーダが未使用の際には常に該冗長デコーダが非選択となるレベルを出力するものであることを特徴とする特許請求の範囲第１項記載の半導体メモリ装置。」（請求項１、２）
（２）「第１図は本発明の一実施例による半導体メモリ装置に設けられた冗長デコーダのアドレスセレクタの回路で、図において、１０１〜１０３，１１１〜１１３，１２１〜１２３，１３１〜１３３はバッファ回路３０１，３１１，３２１，３３１を構成するトランジスタ、１０４，１１４，１２４，１３４はレーザなどで溶断されるプログラミングヒューズ、１４１は冗長デコーダの使用／不使用を示すＳＤＥ（Spare Detecter Enable）信号である。
　第２図は冗長デコーダの全体構成を示す図で、２０１は冗長デコーダ本体、２０２〜２０５は第１図に示したものと同様のアドレスセレクタ、５０２は従来例のものと同様のヒューズラッチであり、上記ＳＤＥ信号を出力するものである。
　次に動作について説明する。まずアドレス信号Ｙn（n = ０〜１５）はアクティブ ”Ｈ”、即ち選択されたアドレス信号のみが ”Ｈ”になり、他のアドレス信号は ”Ｌ”、またスタンバイ状態では全アドレス信号が ”Ｌ”であるとする。まず該冗長デコーダが未使用のとき、即ちヒューズラッチ５０２のプログラミングヒューズが溶断されていないときはＳＤＥ信号は ”Ｌ”であり、トランジスタ１０３，１１３，１２３，１３３は非導通状態にある。従ってＹ4i〜Ｙ4i+3のアドレス信号のうち１つが”Ｈ”レベルになってもそのアドレス信号に関するバッファの出力は”Ｌ”になりえず、また他の３つのアドレス信号は ”Ｌ”なので、それに関するバッファのＰチャネルトランジスタ、即ち１０１，１１１，１２１，１３１のうちの３つが導通し、また本記憶装置がスタンバイ状態では１０１，１１１，１２１，１３１の４つのトランジスタが全て導通しているので、出力ノード１４０は常に”Ｈ”になる。即ちアドレスセレクタ２０２〜２０５の出力２０６〜２０９全てが常に”Ｈ”なのでデコーダ２０１の出力は常に”Ｌ”、即ち非選択になる。
　次にヒューズラッチ５０２のプログラムヒューズを溶断すると、ＳＤＥ信号１４１は”Ｈ”になるのでバッファの出力ノード１４２〜１４５はそれぞれアドレス信号Ｙ4i〜Ｙ4i+3の反転データとなるが、このうちプログラムヒューズを溶断したノードのデータは出力ノード１４０に伝達されず、結局プログラミングヒューズを溶断しなかった系のアドレス信号の反転データが出力ノード１４０に現れる。従ってアドレスセレクタの出力２０６〜２０９にはそれぞれＹ0〜Ｙ3，Ｙ4〜Ｙ7，Ｙ8〜Ｙ11，Ｙ12〜Ｙ15のうち各々１つのアドレス信号の反転データが現れ、デコーダ２０１ではその状態に従って選択／非選択状態となる。」（第４頁左下欄第１３行〜第５頁右上欄第１行）
（３）「また、上記実施例ではダイナミックＲＡＭのコラムデコーダについて説明したが、ダイナミックＲＡＭのロウデコーダやスタチックＲＡＭのデコーダにも勿論適用できる。」（第５頁右上欄第１４〜１７行）
（４）「次に動作について説明する。第４図の正規のデコーダにはコラムアドレスバッファの出力ＣＡ1，／ＣＡ1，ＣＡ2，／ＣＡ2，・・・，ＣＡ8，／ＣＡ8をプリデコードした信号Ｙ0〜Ｙ3，Ｙ4〜Ｙ7，Ｙ8〜Ｙ11，Ｙ12〜Ｙ15のうちから１本づつ、計４本のアドレス信号が入力され、４本のアドレス信号が全てアクティブなレベルになるデコーダが選択される。尚、このようなアドレスのプリデコードはデコーダの簡単化の為にＣＭＯＳメモリではよく用いられる方法である。」（第３頁左下欄第１３行〜同頁右下欄第２行）
（５）「第６図はヒューズラッチの回路の一構成例で、６０１はレーザ等によって溶断されるプログラミングヒューズ、６０３〜６０５はリンクが溶断されているか否かの情報をラッチするラッチ回路本体５０２aを構成するトランジスタである。」（第３頁左下欄第１行〜同欄第５行）
（６）「ヒューズラッチ５０２の回路は第６図に示す通りであって、プログラミングヒューズ６０１が溶断されていないときにはその電気抵抗は抵抗素子６０２に比べてはるかに小さくノード６０６は”Ｈ”レベルになるので、トランジスタ６０４，６０５で構成されたインバータを介したヒューズラッチの出力ノード６０７は”Ｌ”レベルになり、プログラミングヒューズ６０１を溶断すると、ノード６０６は”Ｌ”レベル、ノード６０７は”Ｈ”レベル即ちアクティブレベルになる。ここではトランジスタ６０３はプログラミングヒューズ６０１を溶断したときのノード６０６の浮き上がり防止用のものである。」（第３頁右下欄第１４行〜第４頁左上欄第６行）
　
　また、原査定の拒絶の理由に引用された、本願の優先権主張の日前である平成３年１２月１３日（１９９１年１２月１３日）に頒布された特開平３−２８３１９６号公報（以下、「引用刊行物２」という）には、次の事項が記載されている。
（７）「ここで冗長判定回路１０は、インバータ１０ａと、電源ラインＶDD及び接地ラインＧＮＤ間に直列に改装された抵抗Ｒ2及びヒューズ１１ａ、１１ｂとを備え、抵抗Ｒ2及びヒューズ１１ａ間がインバータ１０ａの入力側と、ＰＭＯＳトランジスタＰ6を介して電源ラインＶDDとに接続されている。そして、インバータ１０ａの出力が、ＰＭＯＳトランジスタＰ6のゲートとＮＯＲ回路４bとに供給されている。」（第４頁右下欄第８行〜同欄第１７行）
（８）「冗長のメモリセルを使用する必要がないから、ヒューズ８ａ，８ｂ，１１ａ，１１ｂの何れも切断しない。すると、冗長判定回路１０において、インバータ１０ａの入力側が、ヒューズ１１ａ及び１１ｂを介して接地ラインＧＮＤに接続されるため、インバータ１０ａの出力が、”Ｈ”になるから、ＰＭＯＳトランジスタＰ6がオフ状態になり、且つ、インバータ１０ａの出力が供給されるＮＯＲ回路４ｂは”Ｌ”となる。（中略）即ち、冗長判定回路１０は、メモリセルが全て正常である場合、冗長ロウ・デコーダの動作を止める働きをする。」（第５頁左上欄第４行〜同欄第１６行）
（９）「ヒューズ１１ａ及び１１ｂが切断された冗長判定回路１０にあっては、インバータ１０ａの入力側が抵抗Ｒ2を介して電源ラインＶDDのみに接続されるから、インバータ１０ａの出力が”Ｌ”となる。すると、ＰＭＯＳトランジスタＰ6がオンとなってインバータ１０ａの入力側に安定した電源が供給され、インバータ１０aの出力が”Ｌ”に安定するから、ＮＯＲ回路４bの出力はＮＡＮＤ回路４aの出力のみによって決まることになる。」（第５頁右上欄末行〜同頁左下欄第９行）
　
　　上記（４）の記載によると、「正規のデコーダ」は、コラムアドレスバッファに入力されたアドレス・ビット（ＣＡ1,・・・，ＣＡ8）の内の２個のアドレス・ビットに対応したものをプリデコーダした信号Ｙ0〜Ｙ3，Ｙ4〜Ｙ７，Ｙ8〜Ｙ11，Ｙ12〜Ｙ15のうちから１本づつ、計４本のアドレス信号が入力されるものであり、そしてプリデコードした信号をアドレス信号と呼んでいるものである。（以後、前記「プリデコードした信号」Ｙnを、本来のアドレス信号と区別するために、「プリデコードしたアドレス信号」という）
 そして、上記（１）の「正規のデコーダ」は「複数の正規のメモリセル」に対するものと認められるので、上記（１）の「半導体メモリ装置」は、アドレス・ビットを受け取るものであって、前記アドレス・ビットによって選択できる複数の正規のメモリセルと、少なくとも１個の冗長メモリセルを備えるものである。
　
　上記（１）の請求項［２］に係る構成は、上記（２）及び第２図を参照すると「ヒューズラッチ５０２」が、その出力信号である「ＳＤＥ信号１４１」を「冗長デコーダ」内の各「アドレスセレクタ２０２〜２０５」内の「バッファ回路」に与えることによってなされるものである。そして、上記（２）の記載によると、該「ヒューズラッチ５０２」は「従来例のものと同様のヒューズラッチであり」、従来例のヒューズラッチは上記（５）、（６）及び第６図に示されており、トランジスタ６０４，６０５の回路構成はＣＭＯＳインバータであり、プログラムヒューズ６０１と直列接続されているトランジスタ６０３は、該プログラムヒューズ６０１が溶断状態にあるときに”Ｌ”レベルのノード６０６が浮き上がるのを防止するものである。そしてノード６０６が”Ｌ”レベルの時、ゲート入力”Ｈ”レベルのときに導通して、ノード６０６を”Ｌ”レベルにラッチするものであるから、トランジスタの型はｎ型である。
　したがって、「ヒューズラッチ５０２」は、プログラミングヒューズ６０１と直列接続された単一のｎ型トランジスタ６０３と前記プログラミングヒューズ６０１の状態をラッチするように配線された１つのＣＭＯＳインバータ（６０４，６０５）とを含むものである。
　そして、上記（２）の記載から、上記「ヒューズラッチ５０２」は、その出力が”Ｈ”レベルのときに、冗長デコーダの使用を決定するためのプログラミング可能なＳＤＥ信号を記憶し与える、溶融可能なプログラミングヒューズを含むプログラム可能なヒューズラッチである。
　
　また、上記（２）及び第２図を参照すると、「アドレスセレクタ（５０３〜５０６）」へ入力されるアドレス信号に付されている符号は第４図の上記「プリデコードしたアドレス信号」の符号Ｙｎと同じものである。
　したがって、各「アドレスセレクタ（５０３〜５０６）」は、各々が前記アドレス・ビットの内の２個のアドレス・ビットに対応している上記４つの「プリデコードしたアドレス信号（Ｙ4i〜Ｙ4i+3）」をそれぞれ受け取るものである。
　
　そして、第１図に示されるように、前記各「アドレスセレクタ（５０３〜５０６）」は、上記（１）の「プログラミング素子」である４つのプログラミングヒューズ（１０４，１１４，１２４，１３４）を含んでおり、そして、前記「プログラミングヒューズ（１０４，１１４，１２４，１３４）」はそれぞれ、各プリデコーダしたアドレス信号毎に設けられているので、４つのプリデコードしたアドレス信号の一意のものに対応している。
　
　また、上記（１）に記載の「バッファ回路」は、上記（２）及び第１、２図を参照すると、前記各アドレスセレクタ（５０３〜５０６）に含まれるものであり、その構成は各々は３つのトランジスタ（１０１〜１０３、１１１〜１２３、１２１〜１２３、１３１〜１３３）で構成され、その２つ（１０１〜１０２、１１１〜１１２、１２１〜１２２、１３１〜１３２）には前記４個のプリデコードしたアドレス信号の１つが、他の１つ（１０３、１１３、１２３、１３３）には前記ＳＤＥ信号が印加され、前記ＳＤＥ信号が”Ｈ”レベルのときに入力されたプリデコードした信号Ｙｎの反転信号を出力するものである。
　したがって、各「アドレスセレクタ」は、４つのプログラミングヒューズであり、該ヒューズの各々がプログラムされた溶断または非溶断の２状態にプログラム可能であると共に前記４個のプリデコードされたアドレス信号の内の一意のものに対応していることから成る４つのプログラミングヒューズと、前記プリデコードしたアドレス信号の各々に対する反転データを出力するための２つのトランジスタと、前記”Ｈ”レベルのＳＤＥ信号を受け取って前記反転データを出力可能とする４つのトランジスタを含むものである。
　
　上記（２）の「結局プログラミングヒューズを溶断しなかった系のアドレス信号の反転データが出力ノードに現れる。従って、アドレスセレクタの出力２０６〜２０９にはそれぞれＹ0〜Ｙ3，Ｙ4〜Ｙ7,Ｙ8〜Ｙ11,Ｙ12〜Ｙ15のうち各々１つのアドレス信号の反転データが現れ」の記載から、各アドレスセレクタ内の「４つのプログラミングヒューズ」は、動作中、４つのプリデコードしたアドレス信号に対する反転データのうちの１つであって、プログラミングヒューズを溶断しなかった系の反転データを当該アドレスセレクタの出力とするようにプログラミングされているものである。
　そして、上記（２）の記載から、前記「アドレスセレクタ」の各々は前記ＳＤＥ信号と、前記４個のプリデコードしたアドレス信号とに応答して、入力されたアドレス信号の部分信号である４個のプリデコードした信号に対して、”Ｌ”レベルまたは”Ｈ”レベルの信号を出力するものである。
　そして、前記「４個のプリデコードしたアドレス信号」は、正規のデコーダに入る「プリデコードしたアドレス信号」でもあるので、「正規のメモリセルの内の一意のものの部分的なアドレスに対応している」ものであり、そして、「正規のメモリセルのアドレス・ビットの内の２個に対応している」ものである。
　
　　また、前記「プリデコードしたアドレス信号」は、上記（２）の記載から”Ｈ”（アクティブ）または”Ｌ”レベルのバイナリ信号である。
　したがって、「アドレスセレクタ」の各々は、前記ＳＤＥ信号と前記正規のメモリセルの前記アドレス・ビットの内の２個に対応している前記４個のプリデコードしたアドレス信号のバイナリ値とに対応して、その出力線上に出力信号を提供するものである。
　
また、上記（１）の「デコーダ本体」は、第２図によると、「デコーダ本体２０１」のことであり、アクテイブ”Ｌ”入力のＡＮＤ論理を行う素子である。そして本体デコーダ２０１の出力がアクティブ（選択状態）即ち”Ｈ”となるのは入力が全てアクティブ即ち”Ｌ”のときである。
　
　また上記（１）（２）の記載から「複数の（バッファ回路及びプログラム素子を含む）アドレスセレクタ」からなる組及びその出力を受ける「冗長デコーダ本体」を構成要素とする「冗長デコーダ」が「冗長メモリセル」に対応付けられて設けられるものである。なお、「冗長デコーダ」が「冗長メモリセル」と対応付けられて設けられることは一般的な構成である。
　
　したがって、上記（１）〜（６）の記載から、上記引用刊行物１には次の構成に係る発明が記載されている。
　
「　アドレス・ビットを受け取る半導体メモリ装置であって、前記アドレス・ビットによって選択できる複数の正規のメモリセルと、少なくとも１個の冗長メモリセルとを備え、
　”Ｈ”レベルのときに冗長デコーダの使用を決定するためのプログラム可能なＳＤＥ信号（１４１）を記憶し与える、溶融可能なプログラミングヒューズ（６０１）を含むヒューズラッチ（５０２）であり、前記プログラミングヒューズ（６０１）と直列接続された単一のｎ型トランジスタ（６０３）と前記プログラミングヒューズ（６０１）の状態をラッチするようにフィードバック・ラッチ形態で配線された１つのＣＭＯＳインバータ（６０４，６０５）とを含むヒューズラッチ（５０２）と、
　前記冗長メモリセルが対応する冗長デコーダを有し、
　前記冗長デコーダが、
　　前記アドレス・ビットの内の２個のアドレス・ビットに対応していると共に、正規のメモリセルの内の一意のものの部分的なアドレスに対応している４個のプリデコードしたアドレス信号（Ｙ4i〜Ｙ4i+3）をそれぞれが受け取る複数のアドレスセレクタ（２０２〜２０５）と、
　　　前記複数のアドレスセレクタ（２０２〜２０５）の各々が、４つのプログラミングヒューズ（１０４，１１４，１２４，１３４）であり、該プログラミングヒューズの各々が溶断状態又は非溶断の２状態にプログラム可能であると共に前記４個のプリデコードしたアドレス信号（Ｙ4i〜Ｙ4i+3）毎に設けられた４個のプログラミングヒューズ（１０４，１１４，１２４，１３４）と、前記プリデコードしたアドレス信号（Ｙ4i〜Ｙ4i+3）の各々に対して反転出力するための２つのトランジスタ（１０１及び１０２、１１１及び１１２、１２１及び１２２、１３１及び１３２）と、前記”Ｈ”レベルのＳＤＥ信号（１４１）を受け取って前記反転データを出力可能とする４つのトランジスタ（１０３，１１３，１２３，１３３）と、を更に含むことと、
　　　前記４つのプログラミングヒューズ（１０４,１１４，１２４，１３４）は、前記４つのプリデコードしたアドレス信号（Ｙ4i〜Ｙ4i+3）のうちの１つであって、プログラミングヒューズを溶断しなかった系の反転データを当該アドレスセレクタの出力とするようにプログラミングされることと、
　　　前記アドレスセレクタ（２０２〜２０５）の各々が、前記ＳＤＥ信号（１４１）と、前記正規のメモリセルの前記アドレス・ビットの内の２個に対応している前記４個のプリデコードした信号（Ｙ4i〜Ｙ4i+3）のバイナリ値とに応答して、出力線１４０（２０６〜２０９）上に出力信号を提供することと、
　
　　前記デコーダ本体（２０１）であり、前記出力信号の全てが”Ｌ”であるとき当該冗長デコーダ出力信号を”Ｈ”レベル即ちアクティブとするために前記複数のアドレスセレクタ（２０２〜２０５）の出力線（２０６〜２０９）の各々と結合されたアクティブ”Ｌ”入力を有するＡＮＤ回路（２０１）と、
を備え、前記複数の正規のメモリセル中の不良メモリセルがある場合、上記不良メモリセルに対応するプリデコードした信号が入力された時、当該冗長デコーダのデコーダ本体（２０１）の出力信号である冗長デコーダ出力信号を”Ｈ”レベル即ちアクテイブとして、該前記正規のメモリセル中の不良メモリセルへのアクセスを禁止しかつ当該正規のメモリセル中の不良メモリセルを前記冗長メモリセルで置換できるように構成された半導体メモリ装置。」（以下。「引用発明」という）　
　
（Ｂ）対比
　本願補正発明の「マスタ記憶装置（２１２）」は図面番号２１２が付記されているが、発明の詳細な説明において図面番号２１２は「マスタ・ヒューズ読取りラッチ２１２」のことであり、そして該マスタ・ヒューズ読取りラッチ２１２はその内部に本願補正発明の「マスタ記憶装置（２１２）」を構成する「溶融可能なリンク」及び「インバータ２１８」を含んでいないので２つのＣＭＯＳインバータを含むものではない。
　したがって、本願補正発明の「マスタ記憶装置（２１２）」は図面番号２１２で示されたもののみではなく、図面番号２１２で示された「マスタ・ヒューズ読取りラッチ」以外に「「溶融可能なリンク」及び「インバータ２１８」をも含むものと認められる。
 
　本願補正発明において、「前記一次回路素子（２６，２８）」なるものは前記されていず、付記されている図面番号（２６，２８）に対応する記載は「一次メモリ回路素子（２６，２８）」しかなく、また、「一次メモリ回路素子」は以前「一次回路素子」と表されていたものであり、そして、「前記一次回路素子（２６，２８）」を「一次メモリ回路素子（２６，２８）」と介しても矛盾を生じるものでもないので、「一次回路素子（２６，２８）」は「一次メモリ回路素子（２６，２８）」と同じものを示すものと認められる。
　
　本願補正発明の「アドレス・マッチング回路（２００）」は図面番号２００が付記されているが、発明の詳細な説明において「本発明に係るＤＲＡＭの１セクションの１つの冗長回路素子に対応する非事前充電マッチ・ヒューズ・バンク回路の好ましい実施例を第７図に全体的に２００で示す。」と記載されており、図面番号２００は「非事前充電マッチ・ヒューズ・バンク回路２００」のことであり、それは図面によると本願補正発明の「マスタ記憶装置」に係る構成を含むものである。
　しかしながら、請求項の記載は「（中略）プログラム可能なマスタ記憶装置（２１２）と、前記冗長メモリ回路素子（３０，３２）が対応するアドレス・マッチング回路（２００）を有することであり、」と記載されており、前記「マスタ記憶装置」について「アドレスマッチング回路（２００）」と並列的に記載しており、そして、請求項の「アドレス・マッチング回路」の記載はその内部構成としては「非事前マッチ・ヒューズ・バンク回路２００」の内の「複数のサブマッチ回路（２０１，２２４）」の内容と「非充電出力線」とを含むことを特定しているので、本願補正発明の「アドレス・マッチング回路（２００）」とは、発明の詳細な説明及び図面の「非事前充電マッチ・ヒューズ・バンク回路（２００）」のうち、「マスタ記憶装置」に係る構成を除き、「複数のサブマッチ回路（２０１，２２４）」と「非充電出力線」とを含むものをいうと認められる。
　
　引用発明の「アドレス・ビット」は本願補正発明の「ｎ個のアドレス・ビット」に相当する。
　引用発明の「半導体メモリ装置」も本願補正発明と同様に「集積回路」である。
　引用発明の「正規のメモリセル」、「冗長メモリセル」は各々本願補正発明の「一次メモリ回路素子」（「一次回路素子」）、「冗長メモリ回路素子」に相当する。
　したがって、引用発明と本願補正発明とは「ｎ個のアドレス・ビットを受ける集積回路であって、前記ｎ個のアドレス・ビットのバイナリ値によって選択できる一次メモリ回路セル」を有する点で一致する。
　
　引用発明において、「”Ｈ”レベルのＳＤＥ信号（１４１）」は、不良メモリセルのアドレスが入力されたときに、冗長デコーダの出力をアクテブにする事を可能にし、正規のメモリセル中の不良メモリセルが冗長メモリセルで置き換えられることを決定しているので、引用発明の「”Ｈ”レベルのＳＤＥ信号（１４１）」は本願補正発明の「マスタ条件信号（２２０）」に相当し、引用発明の「ヒューズラッチ（５０２）」は本願補正発明の「マスタ記憶装置（２１２）」と機能的に一致するが、構成において、単一のトランジスタ６０３の型がｐ型ではなく、ｎ型である点及びＣＭＯＳインバータが２つではなく、１つである点で本願補正発明と相違する。
　
　引用発明の「４個のプリデコードしたアドレス信号」は本願補正発明の「４個の事前復号化アドレス信号」に相当するので、引用発明の「４個のプログラミングヒューズ」は、本願補正発明の「４つのヒューズ」に相当する。そして、「４つのプリデコードしたアドレス信号のうちの１つであって、プログラミングヒューズを溶断しなかった系の反転データを出力されるようプログラムされる」ものであるから、動作中、１つは非溶断状態に、残りの３つは溶断状態にプログラムされるものである。
　したがって、前記「非溶断状態」は本願補正発明の「第１のバイナリ状態」、前記「溶断状態」は本願補正発明の「第２のバイナリ状態」に相当する。
　しかしながら、引用発明においてはプログラミング可能な「４個のプログラミングヒューズ」が「工場で」プログラミング可能であることは規定されていない。
　また、引用発明の「２つのトランジスタ」は、その構成及び機能から本願補正発明の「２つのみのトランジスタ」に相当する。
　引用発明の「アドレスセレクタ」内のＳＤＥ信号を受け取る４つのトランジスタは、ＳＤＥ信号が”Ｈ”のときには「アドレスセレクタ」を「４個のプリデコードしたアドレス信号」に応答させ、”Ｌ”のときは「４個のプリデコードしたアドレス信号」の値に応答させないので、本願補正発明の１つのトランジスタと同等の機能を奏するものであるが、本願補正発明と相違し、１つの「アドレスセクタ」について４つ存在する。
　そして、各上記出力線（２０６〜２０９）上の信号はアドレス信号の内の２ビットに対するマッチング論理演算の結果に相当するので、引用発明の各「アドレスセレクタ」の出力線上の信号は本願補正発明の「バイナリ・サブマッチ信号」に相当する。
　そして、上記出力線１４０（２０６〜２０９）は、第１図の回路図によるとプリチャージ型ではないので、本願補正発明の「非事前充電出力線」に相当する。
　したがって、引用発明の「複数のアドレスセレクタ」は、本願補正発明の「複数のサブマッチ回路」と機能的に一致し、構成上、本願補正発明が「単一のトランジスタ」を用いてイネーブルしているのに対し、引用発明が「４つのトランジスタ」を用いてイネーブルしている点及び「プログラミングヒューズ」のプログラムが可能である場所が「工場」であることを特定していない点で本願補正発明と相違する。
　
　また、引用発明の「冗長デコーダ」（「冗長デコーダ」に含まれる「複数のアドレスセレクタとその出力線」）は、「冗長メモリセル」に対応して設けられているものであるから、引用発明の「冗長デコーダ」（「複数のアドレスセレクタとその出力線」）は本願補正発明の「アドレス・マッチング回路」に相当する。
　
　引用発明の「デコーダ本体（２０１）」は前記各出力線上の信号が全て”Ｌ”即ちアクティブのとき、”Ｈ”レベル即ちアクティブな冗長デコーダ出力をだすアクティブ”Ｌ”入力ＡＮＤ論理素子であるからＮＯＲ回路で実現されるものである。
　また、引用発明の「デコーダ本体（２０１）」の内部回路の入力特性が特定されていない。
　したがって、引用発明の「デコーダ本体」は本願補正発明の「マッチ回路」と機能的に一致し、構成上、「大きな非事前充電ファンイン」を有するものであることが特定されていない点で本願補正発明と相違する。
　
　引用発明の「上記冗長メモリセルに対応する上記プリデコードした信号が入力されたとき、デコーダ本体（２０１）の出力である冗長デコーダ信号が”Ｈ”として」は本願補正発明の「起動された前記マッチ回路信号が用いられて」に相当し、引用発明の「正規のメモリセル中の不良メモリセルへのアクセスを禁止し」は本願補正発明の「前記一次回路素子（２６，２８）が前記ｎ個のアドレス・ビットの対応するバイナリ値によって選択されることをディスエーブルする」に相当し、引用発明の「かつ当該正規のメモリセル中の不良メモリセルを前記冗長メモリセルで置換できる」は本願補正発明の「一方、前記冗長回路素子（３０，３２）を前記ｎ個のアドレス・ビットの前記対応するバイナリ値によって選択されることをイネーブルする」に相当する。
　
　したがって、引用発明と本願補正発明とは
「ｎ個のアドレス・ビットを受け取る集積回路であって、前記ｎ個のアドレス・ビットのバイナリ値によって選択できる一次メモリ回路素子と、
　アクティブなときに、少なくとも１つの一次メモリ回路素子が１つの冗長メモリ回路素子で置き換えられることを示すプログラム可能なマスタ条件信号を記憶し与える、溶融可能なリンクを含むプログラム可能なマスタ記憶装置であり、前記溶融可能なリンクと直列接続された単一のトランジスタと前記溶融可能なリンクの状態をラッチするようにフィードバック・ラッチ形態で配線されたＣＭＯＳインバータとを更に含むプログラム可能なマスタ記憶装置と、
　前記冗長メモリ回路素子が対応するアドレスマッチング回路を有することであり、
　　　ｎ個のアドレス・ビットの内の２個のアドレス・ビットに対応していると共に、前記一次メモリ回路素子の内の一意のものの部分的なアドレスに対応している４個の事前復号化アドレス信号をそれぞれが受け取る複数のサブマッチ回路と、
　　　前記複数のサブマッチ回路の各々が、４つのヒューズであり、該ヒューズの各々がプログラムされたバイナリ状態にプログラム可能であると共に前記４個の事前復号化アドレス信号の内の一意のものに対応していることから成る４つのヒューズと、前記事前アドレス信号の各々に対する２つのトランジスタと、前記マスタ条件信号を受け取って当該サブマッチ回路の各々をイネーブルするトランジスタと、を更に含むことと、
　　　動作中、前記４つのヒューズの内の１つが前記プログラムされた第１バイナリ状態にプログラムされると共に、前記４つのヒューズの内の残りのヒューズが第２のプログラムされた第２バイナリ状態にプログラムされることと、
　　　前記サブマッチ回路の各々が、前記マスタ条件信号と、前記一次回路素子の前記ｎ個のアドレス・ビットの内の２個に対応している前記４個の事前復号化アドレス信号のバイナリ値とに応答して、非事前充電出力線上にバイナリ・サブマッチ信号を提供することと、を含むことから成るアドレス・マッチング回路を有することと、
　マッチ回路であり、アクティブである前記非事前充電サブマッチ信号の全てに応じてマッチ回路信号を起動するために前記複数のサブマッチ回路の前記非事前充電出力線の各々と結合されたＮＯＲ回路を備え、起動された前記マッチ回路信号が用いられて、前記一次回路素子が前記ｎ個のアドレス・ビットの対応するバイナリ値によって選択されることをディスエーブルする一方で、前記冗長回路素子を前記ｎ個のアドレス・ビットの前記対応するバイナリ値によって選択されることをイネーブルすることから成るマッチ回路と、
を含むことから成る集積回路。」
である点で一致し、以下の点で相違する。
　
相違点
（１）マスタ記憶装置（引用発明の「ヒューズラッチ」）において
　「単一のトランジスタ」の型が引用発明では「ｎ型」であるのに対して、本願補正発明では「ｐ型」である点及び「ＣＭＯＳインバータ」が引用発明では「１つ」であるのに対して、本願補正発明は「２つ」である点で相違する。
（２）サブ・マッチ回路（引用発明の「アドレスセレクタ」）において
　２−１、「ヒューズ」がプログラム可能である場所が、引用発明では場所が特定されていないのに対して、本願補正発明は「工場」に特定されている点。
　２−２、マスタ条件信号を受けて当該サブマッチ回路の各々をイネーブルする「トランジスタ」が、引用発明においては「アドレスセレクタ」毎に、各プリデコードアドレス信号の各ビットに対応した４つのトランジスタであるのに対して、本願補正発明においては「サブマッチ回路」毎に、１つである点。
（３）「マッチ回路」（引用発明の「デコーダ本体」）について
　引用発明では入力特性が特定されていないのに対して、本願補正発明では「大きな非事前充電ファンイン」と特定されている点。
 
（Ｃ）当審の判断
上記相違点（１）について
　「プログラム可能なマスタ装置」に関して本願明細書の発明の詳細な説明には次の（１）〜（３）の記載がある。
（１）「ＤＲＡＭの電力投入時に、マスタ・ヒューズ読取りラッチ２１２によってマスタ・ヒューズ２１０が読み取られラッチされる。マスタ・ヒューズ読取りラッチ２１２は、マスタ・ヒューズ２１０の状態を読み取りラッチしその状態を線２１７上に与えるために図のように既知の方法で互いに結合されたｐ型トランジスタとインバータ２１６とを与える。インバータ２１８は線２１７上でヒューズ２１０のラッチされた状態を反転させ線２２０上にマスタ信号を与える。この信号はｎ型トランジスタ２０８のゲートに結合される。」（第１７頁第１２行〜同頁第１８行）
（２）「マッチ・ヒューズ・バンク回路２００内のヒューズをプログラムする前に、マスタ・ヒューズ２１０は溶融しておらず、そのためマスタ・ヒューズ読取りラッチ２１２にハイレベルが記憶される。ハイレベルはインバータ２１８によって反転され、線２２０上でロー・レベルマスタ信号が生成される。線２２０上にロー・マスタ信号がある場合、ｎ型トランジスタ２０８は活動化されない。」（第１７頁第１９行〜同頁第２３行）
（３）「マスタ・ヒューズ２１０が溶融している場合、マスタ・ヒューズ読取りラッチ２１２に記憶されている状態はロー値である。この値はインバータ２１８によって反転され、線２２０上でハイ・レベル・マスタ信号が生成される。線２２０上のハイ・マスタ信号はｎ型トランジスタ２０８を活動化させ、ｎ型トランジスタ２０８はｎ型トランジスタ２０６ａ乃至２０６ｄのそれぞれにロー値を与える。」（第１８頁第１０行〜第１５行）
　
　したがって、本願補正発明の２つのインバータ２１６、２１８のうち、マスタ・ヒューズ２１０の状態を読み取りラッチするのに関係しているのは１つのＣＭＯＳインバータ２１６であり、もう一つのインバータ２１８は、マスタ・ヒューズ２１０が溶融している状態のときに（サブマッチ回路の）ｎ型トランジスタ２０８を活動化させるために、その時のラッチ出力がロー値であるので信号レベルを反転してハイ値にするものである。
　
　一方、引用発明では、プログラミングヒューズ６０１が電源側に接続されているため、プログラミングヒューズ６０１が溶融されている状態では抵抗６０２、ｎ型トランジスタ６０３により、インバータ（６０４，６０５）への入力はロー値となり、その結果インバータの出力はハイ値であり、その出力はｎ型トランジスタ６０３のゲートに印加されるので、ｎ型トランジスタ６０３は導通し、インバータの入力をロー値に維持する。したがって、インバータの出力はハイ値にラッチされるので、この信号を反転せずともそのままＳＤＥ信号として各バッファ回路のｎ型トランジスタ１０３，１１３，１２３，１３３を活動化できるものである。
　
　したがって、本願補正発明と引用発明との相違はヒューズとトランジスタの直列接続体において、該トランジスタとして、ｎ型またはｐ型のどちらを採用するか、当該トランジスタの負荷となるプログラムヒューズが電源側となるかアース側となるかによるものであり、レベル反転用のインバータは、後段の論理に必要な値になるように変更する必要があるか否かに応じたものにすぎない。
　
　そして、プログラムヒューズとトランジスタの直列体において、トランジスタをｐ型とし、プログラミングヒューズをアース側に配置する回路構成は、周知である。例えば、上記引用刊行物２の上記（７）〜（９）を参照されたい。
　また、引用発明において、トランジスタをｐ型とし、プログラミングヒューズをアース側に配置する回路構成を採用することを妨げるものは認められない。
　したがって、上記引用発明のヒューズ・ラッチにおいて、ｎ型のトランジスタ６０３をｐ型トランジスタに置き換え、そして、電源側にあるプログラミング・ヒューズ６０１をアース側にし、論理反転のためのＣＭＯＳインバータを更に追加して２つのＣＭＯＳインバータとすることは、慣用手段の変更にすぎず、当業者が適宜なしえる程度のことにすぎないものと認められる。
　
上記相違点（２）について
２−１について
　工場から出荷する前に不良メモリセルを置換させるようにプログラムすることは通常の使用形態にすぎない。
　例えば、特開平５−１６６３９６号公報には、「【０００５】もしある１つのメモリセル列内に何らかの欠陥が存在することが発見されたとき、その欠陥メモリセル列は、次のようにスペアメモリセル列８１と機能的に置き換えられる。欠陥メモリセル列の位置を示す欠陥アドレスはヒューズ（図示せず）を選択的に切断することにより、アドレスプログラム回路８６内にプログラムされる。（中略）【０００９】上記のように、スペアメモリセル列を用いて欠陥を含むＳＲＡＭが救済された後、半導体メモリの製造工場において、つぎのような出荷前テストが行われる。」と記載されている。また、特開平７−２５４２９４号公報には【０００２】【従来の技術】不揮発性メモリレジスタは通常冗長性を実現するためにメモリデバイスチップに用いられる。このような用途では、メモリデバイスのメモリアレイにおける欠陥メモリ素子に対応するアドレス構成を工場でのデバイスのテスト中に前記不揮発性レジスタに記憶させて、欠陥メモリ素子を冗長メモリ素子と置換えることができるようにする。（中略）メモリレジスタ用の不揮発メモリ素子としては、特殊なメモリデバイス及び製造プロセスに応じて、ヒューズまたはでき的にプログラマブルなＭＯＳトランジスタを利用することができる。」と記載されている。
　したがって、「ヒューズ」がプログラム可能である場所を「工場」に特定する点は格別の相違とは認められない。
２−２について
　論理回路において、論理式上複数の信号系をまとめて１つの信号系として処理できる場合には１つにまとめる構成、１つにまとめることができる場合でも複数の信号系それぞれで処理する構成の両方の構成は何れも周知であり、何れを採用するかは適宜行われる程度の設計的事項にすぎない。
　例えば、特開昭６２−１１３２１号公報の「ＣＭＯＳ論理ゲート」は、高速化の目的のために、第９図の従来技術では、信号Ａ、信号Ｂの信号系を１つにまとめて１つのトランジスタ９２を設けて信号Ｃでゲートを駆動して論理をとる回路構成に対して、第１図では、信号Ａに関する信号系と信号Ｂに関する信号系各々にトランジスタ３１，３３を設けて同一信号Ｃでゲートを駆動して論理をとる回路構成が示されている。
　引用発明の冗長デコーダでは、各系毎にＳＤＥ信号との論理処理をする論理回路構成にしているが、アドレスセレクタ毎にまとめて論理処理を行うことを妨げるものは認められないので、引用発明においても、各アドレスビット信号系毎にイネーブルするために各信号系毎にトランジスタを設ける代わりに、４つ信号系を１つにまとめてイネーブルするためのトランジスタを１つとする論理回路構成にすることは、当業者が適宜なし得る設計変更にすぎないものと認められる。
　
上記相違点（３）について
　引用発明の「デコーダ本体」は、当然、目的とする論理を行うために必要な大きさのファンインを有するものと認められる。また、該「デコーダ本体」の入力に結合される「アドレスセレクタ」の出力線は非事前充電型の出力線であるので、引用発明の「デコーダ本体」の入力として非事前充電型とすることに格別の困難性が認められない。
　
　そして、本願補正発明の作用効果も、引用刊行物１に記載された発明及び周知技術から当業者が予測できる範囲のものである。
　したがって、本願補正発明は、引用刊行物１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（Ｄ）むすび
　以上のとおり、本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に違反するものであり、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明について
　平成１２年９月２８日付の手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、同項記載の発明を「本願発明」という。）は、平成１１年７月１９日付手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
「１．　　　ｎ個のアドレス・ビットを受ける集積回路であって、
　　前記ｎ個のアドレス・ビットのバイナリ値によって選択できる一次回路素子と、アクティブなときに、少なくとも１つの一次回路素子が置き換えられることを示すプログラム可能なマスタ条件を記憶し与えるプログラム可能なマスタ記憶装置と、
　　それぞれが対応するマッチング回路を有する冗長回路素子と、
　を備え、
　　前記対応するマッチング回路が、
　　それぞれが、プログラム済み状態にプログラムできる少なくとも４個のプログラム可能な２状態記憶装置を含む複数のサブマッチ回路であり、前記２状態記憶装置の内の１個が前記２状態のうちの第１の状態であり、前記２状態記憶装置の内の残りが前記２状態のうちの第２の状態であり、これら２状態記憶装置の各々が、前記一次回路素子に対する前記ｎ個のアドレス・ビットのうちの少なくとも２個のアドレス・ビットのとり得るバイナリ値の内の１つに対応しており、前記ｎ個のアドレス・ビットのうちの少なくとも２個のアドレス・ビットのバイナリ値が前記第１の状態である前記２状態記憶装置の１個に対応し且つ前記マスタ条件がアクティブであるときに、各サブマッチ回路が、前記マスタ条件及び前記ｎ個のアドレス・ビットのうちの前記少なくとも２個のアドレス・ビットのうちの前記バイナリ値に応答して、サブマッチ回路信号を第１論理状態になるように活動化しおり、前記サブマッチ回路信号が非事前充電線上に提供されることから成る複数のサブマッチ回路と、
　　前記複数のサブマッチ回路に結合されて、全てのサブマッチ回路がアクティブであることに応答してマッチ回路信号を活動化させるマッチ回路であり、活動化された前記マッチ回路信号が使用されて、一次回路素子が前記ｎ個のアドレス・ビットの対応するバイナリ値によって選択されることをディスエーブルに為し、前記冗長回路素子が前記ｎ個のアドレス・ビットの対応する前記バイナリ値によって選択されることをイネーブルに為すことから成るマッチ回路と、
　を含むことから成る集積回路。」
　
（１）引用例
　原査定の拒絶の理由に引用された引用例、および、その記載事項は、前記「２．（Ａ）」に記載したとおりである。
　
（２）対比・判断
　本願発明は、前記２．で検討した本願補正発明から　
　「一次メモリ回路素子」及び「冗長メモリ回路素子」から「メモリ」の限定を除き、「アドレス・マッチング回路」から「アドレス」の限定を除き、「４個の事前復号化アドレス信号」を「少なくとも２個のアドレス・ビットのとり得るバイナリ値」と拡張し、「非事前充電出力線」から「出力」であることの限定を除き、「バイナリ・サブマッチ信号」から「バイナリ」であることの限定を除き、そして、
（イ）「プログラム可能なマスタ記憶装置」において、「１つの冗長メモリ回路素子（３０，３２）」で置き換えられるという限定を除き、そして「マスタ条件を記憶し与える」ための構成として「溶融可能なリンク（２１０）を含む」こと及び「前記溶融可能なリンクと直列接続された単一のｐ型トランジスタと前記溶融可能なリンクの状態をラッチするようにフィードバック・ラッチ形態で配線された２つのＣＭＯＳインバータとを更に含む」構成であることの限定を除き、
（ロ）「サブマッチ回路」において、「４個の事前復号化アドレス信号を受け取る」こと及び「前記事前復号化アドレス信号の各々に対する２つのみのトランジスタ（２０４，２０６）と、前記マスタ条件信号を受け取って当該サブマッチ回路の各々をイネーブルする単一のトランジスタと、を更に含む」構成であることを省き、そして「４つのヒューズ」ではなく「少なくとも４個の２状態記憶装置」に拡張し、そして「工場でプログラム」されることの限定を除き、
（ハ）「マッチ回路」において、結合が「前記複数のサブマッチ回路（２０１，２２４）の「前記非事前充電線（２２２）の各々」と結合されるものであること及び「ＮＯＲ回路」であり「大きな非事前充電のファンインを有する」ものであることの限定を除いたものである。
　
　そうすると、本願発明の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記「２．（Ｃ）」に記載したとおり、引用刊行物１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用刊行物１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
（３）むすび
　以上のとおり、本願発明は、引用刊行物１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。