(57)【要約】【課題】比較的簡単な回路構成で、高速化及び待機電力の抑制が実現可能なボディ電位制御機能を有する半導体装置を得る。【解決手段】制御対象論理回路６のＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２のボディ電位を制御する制御回路１において、ＰＭＯＳトランジスタＱ１はソース電極が電源ＶDDに接続され、ドレイン電極であるノードＮ１がＰＭＯＳトランジスタＱ２１のボディ端子に接続され、ゲート電極に反転スタンバイ信号バーＳＴＢを受け、ＮＭＯＳトランジスタＱ２はソース電極が接地され、ドレイン電極であるノードＮ２がＮＭＯＳトランジスタＱ２２のボディ端子に接続され、ゲート電極にスタンバイ信号ＳＴＢを受ける。ノードＮ１，Ｎ２間に、ＭＯＳゲート及びＰＭＯＳゲートに反転スタンバイ信号バーＳＴＢ及びスタンバイ信号ＳＴＢを受けるトランスファゲートＴＦ１が介挿される。【選択図】図１
2007165618.tif 000002
【特許請求の範囲】
【請求項１】
所定の基板上に形成され、ソース領域とドレイン領域に挟まれたボディ領域の電位の個別設定が可能な少なくとも１つのＭＯＳトランジスタを有する論理ゲートを含む制御対象論理回路と、
前記所定の基板上に形成され、前記少なくとも一つのＭＯＳトランジスタのボディ領域の電位を制御する制御回路とを備え、
前記制御回路は、
一方端が第１の電源電圧が供給される第１の電源線に接続され、他方端が第１のノードに接続される第１のスイッチング手段と、
一方端が前記第１の電源電圧より低い第２の電源電圧が供給される第２の電源線に接続され、他方端が第２のノードに接続される第２のスイッチング手段とを備え、前記少なくとも一つのＭＯＳトランジスタのボディ領域は前記第１及び第２のノードのうちの一方に電気的に接続され、
前記第１及び第２のノード間に介挿される第３のスイッチング手段をさらに備え、
前記制御回路は、
前記制御対象論理回路の待機状態時に前記第１及び第２のスイッチング手段をオン状態、前記第３のスイッチング手段をオフ状態に設定して、前記第１及び第２のノードを前記第１及び第２の電源に電気的に接続する第１の制御動作を実行し、
前記制御対象論理回路の動作状態時に前記第１及び第２のスイッチング手段をオフ状態、前記第３のスイッチング手段をオン状態に設定する第２の制御動作を実行し、
前記少なくとも一つのＭＯＳトランジスタは、前記第２の制御動作時の状態は前記第１の制御動作時の状態に比べ、前記ソース領域と前記ボディ領域とのＰＮ接合部における順バイアス度合が高いことを特徴する、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記少なくとも一つのＭＯＳトランジスタは、第１の導電型の第１のＭＯＳトランジスタ及び第２の導電型の第２のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタのボディ領域は前記第１のノードに接続され、前記第２のＭＯＳトランジスタのボディ領域は前記第２のノードに接続され、
前記第１のスイッチング手段は前記待機状態時にオン状態となり、前記動作状態時にオフ状態となる第１の導電型の第１の待機状態用トランジスタを含み、前記第２のスイッチング手段は前記待機状態時にオン状態となり、前記動作状態時にオフ状態となる第２の導電型の第２の待機状態用トランジスタを含む、
半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記第３のスイッチング手段はオン状態時に前記第１及び第２のノードを短絡するトランスファゲートを含む、
半導体装置。
【請求項４】
請求項２記載の半導体装置であって、
前記第３のスイッチング手段は、
前記待機状態時にオフし前記動作状態時にオンする、少なくとも一つの動作状態用トランジスタと、
前記動作状態用トランジスタに対し直列に接続され、一方端が前記第１のノード側に設けられ、他方端が前記第２のノード側に設けられ、電流供給時に一方端と他方端との間に所定の電位差を生じさせる電位差設定手段とを備える、
半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記電位差設定手段は、ダイオード接続のＭＯＳトランジスタを含む、
半導体装置。
【請求項６】
請求項４記載の半導体装置であって、
前記電位差設定手段は、各々がダイオード接続され、かつ互いに直列に接続される複数のダイオード接続のＭＯＳトランジスタを含む、
半導体装置。
【請求項７】
請求項４ないし請求項６のうち、いずれか１項に記載の半導体装置であって、
前記少なくとも一つの動作状態用トランジスタは、
一方電極が前記第１のノードに接続され、他方電極が前記電位差設定手段の一方端に接続される第１の動作状態用トランジスタと、
一方電極が前記第２のノードに接続され、他方電極が前記電位差設定手段の他方端に接続される第２の動作状態用トランジスタとを含む、
半導体装置。
【請求項８】
請求項１ないし請求項７のうち、いずれか１項に記載の半導体装置であって、
前記制御対象論理回路の前記論理ゲートは複数の論理ゲートを含み、
前記複数の論理ゲートはそれぞれ前記少なくとも一つのＭＯＳトランジスタを含む、
半導体装置。
【請求項９】
請求項１ないし請求項８のうち、いずれか１項に記載の半導体装置であって、
前記所定の基板は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成されたＳＯＩ層を有するＳＯＩ基板を含む、
半導体装置。
【請求項１０】
請求項１ないし請求項８のうち、いずれか１項に記載の半導体装置であって、
前記所定の基板は、バルク基板を含む、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳトランジスタを用いた論理回路を制御対象として、ＭＯＳトランジスタのボディ電位制御機能を備えた半導体装置に関する。
【背景技術】
【０００２】
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【０００３】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【０００４】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【０００５】
図１５は従来の動的ボディ電位制御方法であるＤＴＭＯＳ（Dynamic Threshold voltage MOS）回路の構成を示す回路図である。ＤＴＭＯＳ回路は例えば非特許文献１で開示されている。
【０００６】
同図に示すように、電源ＶDD，接地間に直列に設けられるＰＭＯＳトランジスタＱ５１，ＮＭＯＳトランジスタＱ５２によりＣＭＯＳインバータを構成する。ＰＭＯＳトランジスタＱ５１のゲート電極及びボディ端子並びにＮＭＯＳトランジスタＱ５２のゲート電極及びボディ端子は共に入力端子Ｐ１に電気的に接続され、ＰＭＯＳトランジスタＱ５１のドレイン（ＮＭＯＳトランジスタＱ５２のドレイン）が出力端子Ｐ０となる。
【０００７】
上記のように、ＤＴＭＯＳ回路とはＭＯＳトランジスタＱ２１，Ｑ２２のゲート電極，ボディ端子間を共通に接続することにより、ボディ電位をゲート信号で制御するようにしている。したがって、ゲート信号に同期してボディ電位を制御することがきるため、ＯＮ状態時のＭＯＳトランジスタのボディ領域（ソース領域とドレイン領域に挟まれた領域）に対し順バイアスとなるボディ電位を印加し、閾値電圧Ｖthを下げることにより高速化を図っている。一方、オフ状態時のＭＯＳトランジスタの閾値電圧Ｖthは順バイアスとなるボディ電位は印加されないため、閾値電圧Ｖthを低下させることはない。したがって、オフ状態時のＭＯＳトランジスタはリーク電流を増加させることなく、オン状態時のＭＯＳトランジスタの高速動作を可能にしている。
【０００８】
図１６はチャージポンプ回路等を用いて論理回路のボディ電位を制御するＶＴＣＭＯＳ(Variable Threshold voltage CMOS) 回路の構成を示す回路図である。ＶＴＣＭＯＳ回路は例えば非特許文献２に開示されている。
【０００９】
同図に示すように、電源ＶDD，接地間に直列に設けられるＰＭＯＳトランジスタＱ５１，ＮＭＯＳトランジスタＱ５２によりＣＭＯＳインバータを構成する。ＰＭＯＳトランジスタＱ５１のゲート電極及びＮＭＯＳトランジスタＱ５２のゲート電極が入力端子Ｐ１となり、ＰＭＯＳトランジスタＱ５１のドレイン（ＮＭＯＳトランジスタＱ５２のドレイン）が出力端子Ｐ０となる。
【００１０】
そして、ＰＭＯＳトランジスタＱ５１及びＮＭＯＳトランジスタＱ５２のボディ電位が制御回路５１によって制御される。すなわち、制御回路５１は待機状態時にはスタンバイ電圧ＶＰＳをＰＭＯＳトランジスタＱ５１のボディ端子に印加すると共に、スタンバイ電圧ＶＮＳをＮＭＯＳトランジスタＱ５２のボディ端子に印加する。そして、制御回路５１は、動作状態時にはアクティブ電圧ＶＰＡをＰＭＯＳトランジスタＱ５１のボディ端子に印加し、アクティブ電圧ＶＮＡをＮＭＯＳトランジスタＱ５２のボディ端子に印加する。
【００１１】
スタンバイ電圧ＶＰＳ及びＶＮＳはＰＭＯＳトランジスタＱ５１及びＮＭＯＳトランジスタＱ５２のＰＮ接合部が逆バイアス状態になる電圧に、アクティブ電圧ＶＰＡ及びＶＮＡはＰＭＯＳトランジスタＱ５１及びＮＭＯＳトランジスタＱ５２のＰＮ接合部が順バイアス状態となる電圧にそれぞれ設定される。
【００１２】
このように、ＶＴＣＭＯＳ回路の制御回路５１は、制御対象となるＭＯＳトランジスタをブロック単位で待機状態と動作状態とを切り替えている。すなわち、制御回路５１は、待機状態時にはボディ端子に逆バイアスとなるスタンバイ電圧を印加することにより、ＭＯＳトランジスタの閾値電圧Ｖthを高めてリーク電流を削減し、動作状態時にボディ端子に順バイアスとなるアクティブ電圧を印加することこにより、閾値電圧Ｖthを減少させることにより高速化を実現している。
【００１３】
回路を高速に動作させるためには、ＭＯＳトランジスタの閾値電圧Ｖthを低下させることが有効であるが、閾値電圧Ｖthの低下によりリーク電流は指数的に増加する。リーク電流は回路の動作の有無に関わらず常に流れるため、低い閾値電圧Ｖthの回路では待機電力が増大する問題があった。
【００１４】
上述したＤＴＭＯＳ回路及びＶＴＣＭＯＳ回路は、動作状態時にのみ閾値電圧Ｖthを下げることができるため、待機電力を増加させず回路の高速化が可能であった。
【００１５】
【非特許文献１】F.Assaderaghi, el al.,"Dynamic threshold voltage MOSFET(DTMOS) for ultra-low volage opeation,"1994 IEDM,pp.809-812,1994.
【非特許文献２】T.Kuroda, el al.,"A 0.9V 150MHz 10mW 4mm2 2-D Discrete Cosine Transform Core Processor with Variable Threshold-Voltage(VT) scheme,"IEEE Journal of Solid-State Circuit, vol. 31,no. 11,pp.170-1779,Nov.1996.)
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ＤＴＭＯＳ回路ではゲート電極とボディ端子が接続されているため、負荷容量が増加するといった問題が存在する。また、電源（電圧）ＶDDが０．６Ｖ以上になるとボディ・ソース間のＰＮ接合に順方向の電流が流れるため、電源Ｖddが０．６Ｖ以上の回路では、図１７に示すように、ボディ端子にかかる電圧を制限するための補助トランジスタが余分に必要となる問題も生じる。
【００１７】
図１７に示すように、補助トランジスタとしてＰＭＯＳトランジスタＱ３５及びＮＭＯＳトランジスタＱ３６が設けられる。ＰＭＯＳトランジスタＱ３５はＰＭＯＳトランジスタＱ５１のボディ端子と入力端子Ｐ１との間に介挿され、ゲート電極が接地される。一方、ＮＭＯＳトランジスタＱ３６はＮＭＯＳトランジスタＱ５２のボディ端子と入力端子Ｐ１との間に介挿され、ゲート電極が電源Ｖddに接続される。
【００１８】
したがって、ＰＭＯＳトランジスタＱ３５及びＮＭＯＳトランジスタＱ３６の閾値電圧を共にＶthとすると、入力端子Ｐ１に“Ｈ”（ＶDD）が印加された場合にＮＭＯＳトランジスタＱ５２のボディ電位を（Ｖdd−Ｖth）にバイアスし、入力端子Ｐ１に“Ｌ”（GNDD）が印加された場合にＰＭＯＳトランジスタＱ５１のボディ電位をＶthにバイアスすることにより、電源（電圧）ＶDDが０．６Ｖ以上になっても、０．６Ｖ＋Ｖthを下回れば、ボディ・ソース間のＰＮ接合に順方向の電流が流れないようにすることができる。
【００１９】
一方、ＶＴＣＭＯＳ回路では、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ用のスタンバイ電圧及びアクティブ電圧として、互いに４種類の電圧を発生させる必要があった。複数種の電圧を発生させる手段として、チャージポンプ回路を設けることが考えられる。チャージポンプ回路は比較的複雑な回路構成と呈しており、また、ボディ電位設定用の電圧を発生させるまでにμｓオーダーの時間が必要であり、回路の付加により面積も増大する問題点があった。
【００２０】
複数種の電圧を発生させる別の手段として、４種の電源を用意する構成が考えられる。この場合、数クロック以内で電圧制御が可能となるが、電源供給部等の付加回路が必要とされる問題点があった。
【００２１】
この発明は上記問題点を解決するためになされたもので、チャージポンプ回路等の複雑な付加回路やボディ電位制御用の別電源を必要とすることがない比較的簡単な回路構成で、高速化及び待機電力の抑制が実現可能なボディ電位制御機能を有する半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００２２】
この発明に係る請求項１記載の半導体記憶装置は、所定の基板上に形成され、ソース領域とドレイン領域に挟まれたボディ領域の電位の個別設定が可能な少なくとも１つのＭＯＳトランジスタを有する論理ゲートを含む制御対象論理回路と、前記所定の基板上に形成され、前記少なくとも一つのＭＯＳトランジスタのボディ領域の電位を制御する制御回路とを備え、前記制御回路は、一方端が第１の電源電圧が供給される第１の電源線に接続され、他方端が第１のノードに接続される第１のスイッチング手段と、一方端が前記第１の電源電圧より低い第２の電源電圧が供給される第２の電源線に接続され、他方端が第２のノードに接続される第２のスイッチング手段とを備え、前記少なくとも一つのＭＯＳトランジスタのボディ領域は前記第１及び第２のノードのうちの一方に電気的に接続され、前記第１及び第２のノード間に介挿される第３のスイッチング手段をさらに備え、前記制御回路は、前記制御対象論理回路の待機状態時に前記第１及び第２のスイッチング手段をオン状態、前記第３のスイッチング手段をオフ状態に設定して、前記第１及び第２のノードを前記第１及び第２の電源に電気的に接続する第１の制御動作を実行し、前記制御対象論理回路の動作状態時に前記第１及び第２のスイッチング手段をオフ状態、前記第３のスイッチング手段をオン状態に設定する第２の制御動作を実行し、前記少なくとも一つのＭＯＳトランジスタは、前記第２の制御動作時の状態は前記第１の制御動作時の状態に比べ、前記ソース領域と前記ボディ領域とのＰＮ接合部における順バイアス度合が高い。
【発明の効果】
【００２３】
この発明における請求項１記載の本願発明は、制御対象論理回路内の少なくとも一つのＭＯＳトランジスタに関し、待機状態時に行われる第１の制御動作時の状態は第２の制御動作時の状態に比べ、ソース領域とボディ領域とのＰＮ接合部における順バイアス度合が低いため、待機状態における上記少なくとも一つのＭＯＳトランジスタに流れるリーク電流を効果的に抑制することができる。
【００２４】
一方、動作状態時に行われる第２の制御動作時の状態は第１の制御動作時の状態に比べ、上記ＰＮ接合部における順バイアス度合が高いため、動作状態における上記少なくとも一つのＭＯＳトランジスタのスイッチング動作の高速化を図ることができる。
【００２５】
加えて、動作状態のボディ電位設定用の電源供給を必要とせず、一般的に用いられる第１及び第２の電源のみで構成している分、比較的簡単な回路構成で実現することができる。
【発明を実施するための最良の形態】
【００２６】
＜実施の形態１＞
図１はこの発明の実施の形態１である電荷再利用型動的ボディ電位制御機能を有する、半導体装置の回路構成を回路図である。
【００２７】
同図に示すように、実施の形態１の半導体装置は、ＳＯＩ基板あるいはバルク基板上（共に図１では図示せず）に形成される制御対象論理回路６と制御回路１とを備えている。
【００２８】
制御対象論理回路６はＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２を有し、電源ＶDD，接地間に直列に設けられるＰＭＯＳトランジスタＱ２１，ＮＭＯＳトランジスタＱ２２はＣＭＯＳインバータを構成する。ＰＭＯＳトランジスタＱ２１のゲート電極及びＮＭＯＳトランジスタＱ２２のゲート電極が共通に接続されて入力端子Ｐ１となり、ＰＭＯＳトランジスタＱ２１のドレイン（ＮＭＯＳトランジスタＱ２２のドレイン）が出力端子Ｐ０となる。
【００２９】
制御回路１は、ＰＭＯＳトランジスタＱ１（第１のスイッチング手段）、ＮＭＯＳトランジスタＱ２（第２のスイッチング手段）及びトランスファゲートＴＦ１（第３のスイッチング手段）から構成される。ＰＭＯＳトランジスタＱ１はソース電極が電源ＶDD（正確には後述する電源電圧Ｖddが供給される第１の電源線）に接続され、ドレイン電極であるノードＮ１（第１のノード）がＰＭＯＳトランジスタＱ２１のボディ端子に接続され、ゲート電極に反転スタンバイ信号バーＳＴＢを受ける。
【００３０】
一方、ＮＭＯＳトランジスタＱ２はソース電極が接地され（正確には後述するGNDレベル（＜ＶDD）が供給される第２の電源線に接続され）、ドレイン電極であるノードＮ２（第２のノード）がＮＭＯＳトランジスタＱ２２のボディ端子に接続され、ゲート電極にスタンバイ信号ＳＴＢを受ける。そして、ノードＮ１，Ｎ２間にトランスファゲートＴＦ１が介挿され、トランスファゲートＴＦ１のＮＭＯＳゲートに反転スタンバイ信号バーＳＴＢを受け、ＰＭＯＳゲートにスタンバイ信号ＳＴＢを受ける。
【００３１】
図２はＰＭＯＳトランジスタＱ２１，ＮＭＯＳトランジスタＱ２２の断面構造を示す断面図である。同図に示すように、半導体基板１１上に埋込絶縁膜１２が形成され、埋込絶縁膜１２上にＳＯＩ層１３が形成される。したがって、半導体基板１１、埋込絶縁膜１２及びＳＯＩ層１３によってＳＯＩ基板が構成される。
【００３２】
ＳＯＩ層１３を貫通する分離絶縁膜２０によって、ＳＯＩ層１３はＰＭＯＳ形成領域２５とＮＭＯＳ形成領域２６とに分離され、ＰＭＯＳ形成領域２５にＰ型のＰＭＯＳソース領域１４ｓ、Ｎ型のＰＭＯＳボディ領域１４ｂ及びＰ型のＰＭＯＳドレイン領域１４ｄがそれぞれ選択的に形成される。そして、ＰＭＯＳボディ領域１４ｂ上においてゲート絶縁膜１６を介してゲート電極１７が形成され、ＰＭＯＳソース領域１４ｓに電源配線２７が設けられ。電源配線２７に電源ＶDDが接続される。
【００３３】
一方、ＮＭＯＳ形成領域２６にＮ型のＮＭＯＳソース領域１５ｓ、Ｐ型のＮＭＯＳボディ領域１５ｂ及びＮ型のＮＭＯＳドレイン領域１５ｄがそれぞれ選択的に形成される。そして、ＮＭＯＳボディ領域１５ｂ上にゲート絶縁膜１８を介してゲート電極１９が形成され、ＮＭＯＳソース領域１５ｓに接地配線２８が設けられ、接地配線２８は接地される。ＰＭＯＳドレイン領域１４ｄ及びＮＭＯＳドレイン領域１５ｄとが配線２９を介して出力端子Ｐ０に接続され、ゲート電極１７及びゲート電極１９が配線３０を介して入力端子Ｐ１に接続される。
【００３４】
図３は実施の形態１の半導体装置のボディ電位制御動作を示すタイミング図である。なお、同図において、ＶbpはＰＭＯＳトランジスタＱ２１のＰＭＯＳボディ電位Ｖbpを意味し、ＶbnはＮＭＯＳトランジスタＱ２２のＮＭＯＳボディ電位、ＧＮＤは接地レベルを意味する。
【００３５】
以下、図３を参照して、実施の形態１の半導体装置のボディ電位制御動作を説明する。制御対象論理回路６が非活性状態に対応する待機状態時であるスタンバイ期間Ｔ１においてにスタンバイ信号ＳＴＢを“１”（Ｖdd）（反転スタンバイ信号バーＳＴＢ＝“０”（GND））に設定する。すると、待機状態用トランジスタであるＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２は共にオン状態となり、トランスファゲートＴＦ１（のＮＭＯＳゲート及びＰＭＯＳゲート）はオフ状態となり、ノードＮ１がＰＭＯＳトランジスタＱ１を介して電源ＶDDに電気的に接続され、ノードＮ２がＮＭＯＳトランジスタＱ２を介して接地される第１の制御動作を実行する。
【００３６】
その結果、ＰＭＯＳトランジスタＱ２１のＰＭＯＳボディ電位Ｖbpは電源電圧ＶDDに設定され、ＮＭＯＳトランジスタＱ２２のＮＭＯＳボディ電位Ｖbnは接地レベルに設定されるため、ＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２それぞれのソース領域とボディ領域との間のＰＮ接合部をゼロバイアスにする（順方向バイアス度合を低くする）ことにより、ＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２それぞれの閾値電圧Ｖthは高く設定されることから、制御対象論理回路６は待機状態時におけるリーク電流を効果的に抑えることができる。
【００３７】
一方、待機状態であるスタンバイ期間Ｔ１から動作状態であるアクティブ期間Ｔ２に移行する際、スタンバイ信号ＳＴＢが“１”から“０”に変化する。すると、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２がオフ状態となり、トランスファゲートＴＦ１はオン状態となり、ノードＮ１，ノードＮ２間がトランスファゲートＴＦ１を介して電気的に接続（短絡）されるとともに、ノードＮ１，Ｎ２はフローティング状態となる第２の制御動作を実行する。
【００３８】
その結果、ＰＭＯＳトランジスタＱ２１の配線及びボディ領域に充電されている電荷がＮＭＯＳトランジスタＱ２２側に移動することにより、それぞれのボディ電位が等しくなり、最終的にボディ電位Ｖbodyに収束する。このボディ電位ＶbodyはＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２のボディ容量、配線容量によって決定される電圧値であり、次の式(1)で表される。
【００３９】
【数１】
2007165618.tif 000003
【００４０】
式(1)において、ＣpはＰＭＯＳ寄生容量、ＣnはＮＭＯＳ寄生容量を意味する。ＰＭＯＳ寄生容量Ｃpは、主として、ＰＭＯＳボディ容量（ＰＭＯＳトランジスタＱ２１のボディ領域とソース領域及びドレイン領域との間のＰＮ接合容量）と、ＰＭＯＳ配線容量（ＰＭＯＳトランジスタＱ２１のボディ端子，制御回路１のノードＮ１間に存在する配線容量）との和で決定し、同様に、ＮＭＯＳ寄生容量Ｃnは、主として、ＮＭＯＳボディ容量（ＮＭＯＳトランジスタＱ２１のボディ領域とソース領域との間のＰＮ接合によるボディ・ソース間容量）と、ＮＭＯＳ配線容量（ＮＭＯＳトランジスタＱ２２のボディ端子，制御回路１のノードＮ２間に存在する配線容量）との和で決定する。
【００４１】
したがって、制御対象論理回路６が活性化状態である動作状態時には、ＰＭＯＳトランジスタＱ２１のボディ領域，ソース領域間は（Ｖbody−Ｖdd）の順バイアス設定（順バイアス度合が高い設定）がなされ、ＮＭＯＳトランジスタＱ２２のボディ，ソース領域間は（Ｖbody−“０”（GND））の順バイアス設定がなされるため、ＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２のスイッチング動作が速くなり、制御対象論理回路６の高速化を実現することができる。
【００４２】
続いて、アクティブ期間Ｔ２からスタンバイ期間Ｔ３に移行すると、スタンバイ信号ＳＴＢが“０”から“１”に変化し、スタンバイ期間Ｔ１と同様な状態に設定される。
【００４３】
このように、実施の形態１の半導体装置は、上述したボディ電位制御機能により、待機状態時には、ＰＭＯＳボディ電位Ｖbpは電源電圧ＶDDに設定し、ＮＭＯＳボディ電位Ｖbnは接地レベルに設定してそれぞれの（ソース領域，ボディ領域間の）ＰＮ接合部をゼロバイアス状態にすることにより、制御対象論理回路６のリーク電流を効果的に抑えることができ、動作状態時には、ＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２それぞれの上記ＰＮ接合部を順バイアス設定するため、制御対象論理回路６の高速化を実現することができる。
【００４４】
さらに、実施の形態１のボディ電位制御は、待機状態時にＰＭＯＳトランジスタＱ２１のＰＭＯＳ寄生容量Ｃpに蓄積されていた電荷を、動作状態時におけるＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２のバイアス設定用に利用しているため、ボディ電位制御用の別電源は不要であり、一般的に利用される電源ＶDD及び接地レベルの２電源のみで実現できる分、回路構成の簡略化を図ることができる。
【００４５】
図４は動作状態時における制御対象論理回路６の内部状態を模式的に示した説明図である。動作状態時には、トランスファゲートＴＦ１による電気的接続線Ｌ１によってＰＭＯＳトランジスタＱ２１のＰＭＯＳボディ領域１４ｂと、ＮＭＯＳトランジスタＱ２２のＮＭＯＳボディ領域１５ｂとが短絡される（図２参照）ため、図４に示すように、電源ＶDD，接地間に直列に接続された寄生ダイオードＤ１，Ｄ２のＤＣパスが存在することになる。
【００４６】
なお、寄生ダイオードＤ１はＰＭＯＳソース領域１４ｓ，ＰＭＯＳボディ領域１４ｂとのＰＮ接合領域２１（図２参照）によるＰＭＯＳトランジスタＱ２１の寄生ダイオード、寄生ダイオードＤ２はＮＭＯＳボディ領域１５ｂとＮＭＯＳソース領域１５ｓとのＰＮ接合領域２２（図２参照）によるＮＭＯＳトランジスタＱ２２の寄生ダイオードを意味する。
【００４７】
したがって、ダイオードの順方向電圧は０．６Ｖ程度であることから、実施の形態１の半導体装置は、電源ＶDDが１．２Ｖ以下の時には上記ＤＣパスに電流が流れることはないため、有効な回路となる。
【００４８】
また、動作状態の時は、ＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２のボディ端子はフローティング状態であるため、ボディ電位Ｖbodyは制御対象論理回路６の状態や動作により若干変動する。しかし、寄生ダイオードＤ１，Ｄ２の存在により、その順方向電圧をＶDonとすると、ボディ電位Ｖbodyは次の式(2)の範囲で収まり、大きく変動することはない。
【００４９】
【数２】
2007165618.tif 000004
【００５０】
図５は実施の形態１の半導体装置のレイアウト構成を示す平面図であり、図６はそのＡ−Ａ断面図である。以下、図５を中心に、適宜、図６を用いながら、実施の形態１の半導体装置のレイアウト構造を説明する。
【００５１】
これらの図に示すように、半導体基板１１上に埋込絶縁膜１２が形成され、埋込絶縁膜１２上にＳＯＩ層１３が形成される。ＳＯＩ層１３内にＰＭＯＳ活性領域３１，３２及びＮＭＯＳ活性領域３３，３４が選択的に形成され、これら活性領域３１〜３４は分離絶縁膜により絶縁分離される。
【００５２】
図５に示すように、図中上方にＰＭＯＳ用ボディ電位配線４３，ＶDD配線４１（第１の電源線）が図中横方向に並行に形成され、図中下方にＧＮＤ配線４２（第２の電源線），ＮＭＯＳ用ボディ電位配線４４が図中横方向に並行に形成される。上述した活性領域３１〜３４はＶDD配線４１，ＧＮＤ配線４２間に形成される。
【００５３】
ＰＭＯＳ活性領域３１及びＮＭＯＳ活性領域３３を図中縦断してゲート電極３５が設けられ、ゲート電極３５の図中左側のＰＭＯＳ活性領域３１であるソース領域上にＶDD配線４１から延設されるＶDD部分配線４１ａが形成され、当該ソース領域とＶDD部分配線４１ａとがコンタクトホール３８を介して電気的に接続される。
【００５４】
一方、ゲート電極３５の図中左側のＮＭＯＳ活性領域３３であるソース領域上にＧＮＤ配線４２から延設されるＧＮＤ部分配線４２ａが形成され、当該ソース領域とＧＮＤ部分配線４２ａとがコンタクトホール３８を介して電気的に接続される。
【００５５】
また、ゲート電極３５は配線４５とビアホール３９を介して電気的に接続され、ゲート電極３５の図中右側のＰＭＯＳ活性領域３１であるドレイン領域上から、ゲート電極３５の図中右側のＮＭＯＳ活性領域３３であるドレイン領域上にかけて配線４６が形成され、配線４６はコンタクトホール３８を介してＰＭＯＳ活性領域３１及びＮＭＯＳ活性領域３３それぞれのドレイン領域と電気的に接続される。
【００５６】
ＰＭＯＳ活性領域３２及びＮＭＯＳ活性領域３４を図中縦断して２本のゲート電極３６及び３７が形成され、ゲート電極３６にはスタンバイ信号ＳＴＢが印加され、ゲート電極３７には反転スタンバイ信号バーＳＴＢが印加される。
【００５７】
また、ゲート電極３６の図中左側のＰＭＯＳ活性領域３２であるドレイン領域３２ａ上に、ＮＭＯＳ用ボディ電位配線４４から延設されるＮＭＯＳ用部分ボディ電位配線４４ａが形成され、ドレイン領域３２ａとＮＭＯＳ用部分ボディ電位配線４４ａとがコンタクトホール３８を介して電気的に接続される。
【００５８】
ゲート電極３７の図中右側のＰＭＯＳ活性領域３２であるソース領域３２ｃ上に、ＶDD配線４１から延設されるＶDD部分配線４１ｂが形成され、ソース領域３２ｃとＶDD部分配線４１ｂとがコンタクトホール３８を介して電気的に接続される。
【００５９】
ゲート電極３６の図中左側のＮＭＯＳ活性領域３４であるソース領域３４ｃ上に、ＧＮＤ配線４２から延設されるＧＮＤ部分配線４２ｂが形成され、ソース領域３４ｃとＧＮＤ部分配線４２ｂとがコンタクトホール３８を介して電気的に接続される。
【００６０】
ゲート電極３６，３７間のＮＭＯＳ活性領域３４である中間領域３４ｂ上に、ＮＭＯＳ用ボディ電位配線４４から延設してＮＭＯＳ用部分ボディ電位配線４４ｂが形成され、中間領域３４ｂとＮＭＯＳ用部分ボディ電位配線４４ｂとがコンタクトホール３８を介して電気的に接続される。
【００６１】
そして、ＰＭＯＳ用ボディ電位配線４３から、ゲート電極３６，ゲート電極３７間のＰＭＯＳ活性領域３２である中間領域３２ｂ上、及びゲート電極３７の図中右側のＮＭＯＳ活性領域３４であるドレイン領域３４ａ上に延設して、ＰＭＯＳ用部分ボディ電位配線４３ａが形成され、中間領域３２ｂ及びドレイン領域３４ａそれぞれとＰＭＯＳ用部分ボディ電位配線４３ａとがコンタクトホール３８を介して電気的に接続される。
【００６２】
このような構成において、ゲート電極３５及びＰＭＯＳ活性領域３１によりＰＭＯＳトランジスタＱ２１が構成され、ゲート電極３５及びＮＭＯＳ活性領域３３によりＮＭＯＳトランジスタＱ２２が構成され、ゲート電極３７及びＰＭＯＳ活性領域３２（中間領域３２ｂ，ソース領域３２ｃ）によりＰＭＯＳトランジスタＱ１が構成され、ゲート電極３６及びＮＭＯＳ活性領域３４（中間領域３４ｂ，ソース領域３４ｃ）によりＮＭＯＳトランジスタＱ２が構成され、ゲート電極３６及びＰＭＯＳ活性領域３２（ドレイン領域３２ａ，中間領域３２ｂ）によりトランスファゲートＴＦ１のＰＭＯＳゲートが構成され、ゲート電極３７及びＮＭＯＳ活性領域３４（ドレイン領域３４ａ，中間領域３４ｂ）によりトランスファゲートＴＦ１のＮＭＯＳゲートが構成される。
【００６３】
図６を参照して、ＰＭＯＳトランジスタＱ２１はＰＭＯＳ用ボディ電位配線４３の下方にボディコンタクト領域２４を有し、ＰＭＯＳ用ボディ電位配線４３とボディコンタクト領域２４とがコンタクトホール３８を介して電気的に接続される。ボディコンタクト領域２４は部分分離絶縁膜２３下方の半導体領域１３ａを介してＰＭＯＳボディ領域１４ｂと電気的に接続される。したがって、ＰＭＯＳトランジスタＱ２１はＰＭＯＳ用ボディ電位配線４３によってＰＭＯＳボディ領域１４ｂの電位設定が可能である。
【００６４】
なお、ＮＭＯＳトランジスタＱ２２のボディ領域もＰＭＯＳトランジスタＱ２１と同様に、ＮＭＯＳ用ボディ電位配線４４の下方に形成されるボディコンタクト領域（図示せず）を介して、ＮＭＯＳ用ボディ電位配線４４と電気的に接続される。
【００６５】
このように、実施の形態１の半導体装置は、半導体基板１１、埋込絶縁膜１２及びＳＯＩ層１３からなるＳＯＩ基板上に形成されるＭＯＳトランジスタのボディ電位制御を行うことができる。また、本実施の形態では、動作状態時にノードＮ１，Ｎ２は重い負荷のついたフローティング状態となるため、ＳＯＩ基板固有のヒストリ効果の軽減も図ることができる。
【００６６】
図７は、ＰＭＯＳトランジスタＱ２１相当のＰＭＯＳトランジスタＱ４１をバルク基板上に形成した場合を示す説明図である。なお、上記説明図は、図５のＡ−Ａ断面に相当する。同図に示すように、Ｐ基板６１の上層部にボディ領域６４を設け、図６の部分分離絶縁膜２３、ボディコンタクト領域２４と同様に、分離領域６２、ボディコンタクト領域６５を設けている。
【００６７】
したがって、ＰＭＯＳ用ボディ電位配線４３とボディコンタクト領域６５とがコンタクトホール３８を介して電気的に接続され、ボディコンタクト領域６５は分離領域６２下方の半導体領域６０を介してボディ領域６４と電気的に接続される。その結果、ＰＭＯＳトランジスタＱ４１はＰＭＯＳ用ボディ電位配線４３によってボディ領域６４の電位設定が可能となる。
【００６８】
図８はＰ基板６１上に形成する場合のＮＭＯＳトランジスタＱ２２相当のＮＭＯＳトランジスタＱ４２の構造を示した説明図である。
【００６９】
同図に示すように、Ｐ基板６１の上層部にＮウェル領域６６を形成し、Ｎウェル領域６６の上層部にＰウェル領域６７を形成し、Ｐウェル領域６７の上層部に選択的にＮソース・ドレイン領域６８，６８を形成し、Ｎソース・ドレイン領域６８，６８間のＰウェル領域６７上にゲート絶縁膜６９及びゲート電極７０を形成することにより、ＮＭＯＳトランジスタＱ４２を構成している。このように、ＮＭＯＳトランジスタＱ４２を３重ウェル構造で形成することにより、他の素子から独立したボディ電位の設定が可能となる。
【００７０】
このように、実施の形態１の半導体装置は、バルク基板であるＰ基板６１上に形成されるＭＯＳトランジスタに対してもＰウェル領域６７の電位制御つまりボディ電位制御を行うことができる。なお、Ｎ基板の場合は、それぞれ逆の導電型になる。
【００７１】
＜実施の形態２＞
図９はこの発明の実施の形態２である電荷再利用型動的ボディ電位制御機能を有する、半導体装置の回路構成を回路図である。
【００７２】
同図に示すように、実施の形態２の半導体装置は、制御対象論理回路６と制御回路２とを備えている。制御対象論理回路６の内部構成は実施の形態１と同様であるため説明を省略する。
【００７３】
制御回路２は、ＰＭＯＳトランジスタＱ１、ＮＭＯＳトランジスタＱ２、ＰＭＯＳトランジスタＱ１１、ＮＭＯＳトランジスタＱ１２及びＱ１３から構成される。ＰＭＯＳトランジスタＱ１はソース電極が電源ＶDDに接続され、ドレイン電極であるノードＮ１がＰＭＯＳトランジスタＱ２１のボディ端子に接続され、ゲート電極に反転スタンバイ信号バーＳＴＢを受ける。
【００７４】
一方、ＮＭＯＳトランジスタＱ２はソース電極が接地され、ドレイン電極であるノードＮ２がＮＭＯＳトランジスタＱ２２のボディ端子に接続され、ゲート電極にスタンバイ信号ＳＴＢを受ける。
【００７５】
そして、ノードＮ１，Ｎ２間に、第３のスイッチング手段を構成するＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジスタＱ１３，及びＮＭＯＳトランジスタＱ１２が直列に介挿される。すなわち、ＰＭＯＳトランジスタＱ１１のソース電極はノードＮ１に接続され、ゲート，ドレイン共通（ダイオード接続）のＮＭＯＳトランジスタＱ１３のドレイン電極はＰＭＯＳトランジスタＱ１１のドレイン電極に接続され、ＮＭＯＳトランジスタＱ１２のドレイン電極はＮＭＯＳトランジスタＱ１３のソース電極に接続され、ソース電極はノードＮ２に接続される。ＰＭＯＳトランジスタＱ１１はゲート電極にスタンバイ信号ＳＴＢを受け、ＮＭＯＳトランジスタＱ１２はゲート電極に反転スタンバイ信号バーＳＴＢを受ける。
【００７６】
図１０は実施の形態２の半導体装置のボディ電位制御動作を示すタイミング図である。なお、同図において、ゲート・ドレイン共通のＮＭＯＳトランジスタＱ１３にリーク電流が生じていることを仮定している。
【００７７】
以下、図１０を参照して、実施の形態２の半導体装置のボディ電位制御動作を説明する。待機状態時であるスタンバイ期間Ｔ１においてにスタンバイ信号ＳＴＢを“１”に設定する。すると、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２は共にオン状態となり、第１及び第２の動作状態用トランジスタであるＰＭＯＳトランジスタＱ１１及びＮＭＯＳトランジスタＱ１２はオフ状態となり、ノードＮ１がＰＭＯＳトランジスタＱ１を介して電源ＶDDに電気的に接続され、ノードＮ２がＮＭＯＳトランジスタＱ２を介して接地される。
【００７８】
その結果、ＰＭＯＳトランジスタＱ２１のＰＭＯＳボディ電位Ｖbpは電源電圧ＶDDに設定され、ＮＭＯＳトランジスタＱ２２のＮＭＯＳボディ電位Ｖbnは接地レベルに設定されるため、ＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２それぞれの（ソース領域，ボディ領域間の）ＰＮ接合部がゼロバイアス設定され閾値電圧Ｖthは高く設定されることから、制御対象論理回路６は待機状態時におけるリーク電流を効果的に抑えることができる。
【００７９】
一方、待機状態であるスタンバイ期間Ｔ１から動作状態であるアクティブ期間Ｔ２に移行する際、スタンバイ信号ＳＴＢが“１”から“０”に変化する。すると、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２がオフ状態となり、ＰＭＯＳトランジスタＱ１１及びＮＭＯＳトランジスタＱ１２がオン状態となり、ノードＮ１，ノードＮ２間がＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジスタＱ１３及びＮＭＯＳトランジスタＱ１２を介して電気的に接続されるとともに、ノードＮ１，Ｎ２はフローティング状態となる。
【００８０】
その結果、ＰＭＯＳトランジスタＱ２１の配線及びボディ領域に充電されている電荷がＮＭＯＳトランジスタＱ２２側に移動する。この際、電位差設定手段であるゲート・ドレイン共通のＮＭＯＳトランジスタＱ１３が存在するため、ＰＭＯＳボディ電位ＶbpとＮＭＯＳボディ電位Ｖbnとの間にＮＭＯＳトランジスタＱ１３の閾値電圧Ｖtn分の電位差が生じ、以下の式(3)の関係となり、また、動作状態時のボディ電位Ｖbody１は以下の式(4)によって求められる。
【００８１】
【数３】
2007165618.tif 000005
【００８２】
【数４】
2007165618.tif 000006
【００８３】
したがって、動作状態時には、電位差設定手段であるダイオード接続のＮＭＯＳトランジスタＱ１３の閾値電圧Ｖtnによって、ＰＭＯＳトランジスタＱ２１のボディ領域，ソース領域間は（Ｖbody１＋Ｖtn−Ｖdd）の順バイアス設定がなされ、ＮＭＯＳトランジスタＱ２２のボディ，ソース領域間はＶbody１の順バイアス設定がなされるため、ＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２のスイッチング動作が速くなり、制御対象論理回路６の高速化を実現することができる。
【００８４】
続いて、アクティブ期間Ｔ２からスタンバイ期間Ｔ３に移行すると、スタンバイ信号ＳＴＢが“０”から“１”に変化し、スタンバイ期間Ｔ１と同様な状態に設定される。
【００８５】
このように、実施の形態２の半導体装置は、上述したボディ電位制御機能により、実施の形態１と同様、待機状態時には、ＰＭＯＳボディ電位Ｖbpは電源電圧ＶDDに設定し、ＮＭＯＳボディ電位Ｖbnは接地レベルに設定するため、ＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２それぞれの（ソース領域，ボディ領域間の）ＰＮ接合部をゼロバイアス状態にして制御対象論理回路６のリーク電流を効果的に抑えることができ、動作状態時には、ＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２それぞれの上記ＰＮ接合部を順バイアス設定するため、制御対象論理回路６の高速化を実現することができる。
【００８６】
さらに、実施の形態２のボディ電位制御は、実施の形態１と同様、待機状態時にＰＭＯＳトランジスタＱ２１のＰＭＯＳ寄生容量Ｃpに蓄積されていた電荷を、動作状態時におけるＰＭＯＳトランジスタＱ２１及びＮＭＯＳトランジスタＱ２２のバイアス設定用に利用しているため、ボディ電位制御用の別電源は不要である分、回路構成の簡略化を図ることができる。
【００８７】
図１１は動作状態時における制御対象論理回路６の内部状態を模式的に示した説明図である。動作状態時には、第１及び第２の動作状態用トランジスタであるＰＭＯＳトランジスタＱ１１及びＮＭＯＳトランジスタＱ１２がオン状態になることにより、ＰＭＯＳトランジスタＱ２１のＰＭＯＳボディ領域と、ＮＭＯＳトランジスタＱ２２のＮＭＯＳボディ領域とがＮＭＯＳトランジスタＱ１３を介して電気的に接続されるため、図１１に示すように、電源ＶDD，接地間に寄生ダイオードＤ１，ＮＭＯＳトランジスタＱ１３及び寄生ダイオードＤ２のＤＣパスが存在することになる。
【００８８】
したがって、ダイオードの順方向電圧は０．６Ｖ程度であることから、実施の形態２の半導体装置は、電源ＶDDが１．２Ｖ＋Ｖtn以下の時には上記ＤＣパスに電流が流れることはないため、有効な回路となる。すなわち、有効な電源電位ＶDDの範囲を実施の形態１以上に拡げることができる。
【００８９】
ここで、アクティブ期間Ｔ２においてＮＭＯＳトランジスタＱ１３にリーク電流が生じると、図１０に示すように、ＮＭＯＳボディ電位ＶbnとＰＭＯＳボディ電位Ｖbpとの電位差が閾値電圧Ｖtnより小さくなり、ＮＭＯＳボディ電位Ｖbnはボディ電位Ｖbody１より上昇し、ＰＭＯＳボディ電位Ｖbpはボディ電位Ｖbody２（＝Ｖbody１＋Ｖtn）より下降する。
【００９０】
しかしながら、ＰＭＯＳボディ電位Ｖbpが（Ｖdd−ＶDon）に達すると寄生ダイオードＤ１がオンするため、ＰＭＯＳボディ電位Ｖbpが（Ｖdd−ＶDon）より低下することはない。一方、ＮＭＯＳボディ電位ＶbnがＶDonに達すると寄生ダイオードＤ２がオンするため、ＮＭＯＳボディ電位ＶDonより上昇することはない。
【００９１】
このように、寄生ダイオードＤ１，Ｄ２の存在により、動作状態時のＮＭＯＳボディ電位Ｖbn及びＰＭＯＳボディ電位Ｖbpは次の式(5)及び式(6)の範囲で収まり、大きく変動することはない。
【００９２】
【数５】
2007165618.tif 000007
【００９３】
【数６】
2007165618.tif 000008
【００９４】
（他の態様）
なお、実施の形態２では、ノードＮ１，Ｎ２間にゲート・ドレイン共通のＮＭＯＳトランジスタＱ１３を１個挿入した例を示したが、２以上の任意の数ｎを直列に設けても良い。
【００９５】
この場合、ＮＭＯＳボディ電位ＶbnとＰＭＯＳボディ電位Ｖbpとの関係は次の式(7)に示す関係となり、ＮＭＯＳトランジスタＱ２２のボディ電位Ｖbody１は理想的には次の式(8)で決定する。なお、式(8)において、電位差設定手段を構成するＮＭＯＳトランジスタＱ１３−１〜Ｑ１３−ｎの閾値電圧が全て同一の閾値電圧Ｖtnであることを前提としている。
【００９６】
【数７】
2007165618.tif 000009
【００９７】
【数８】
2007165618.tif 000010
【００９８】
図１２は、ゲート・ドレイン共通のＭＯＳトランジスタがｎ個直列に設けた場合の動作状態時における制御対象論理回路６の内部状態を模式的に示した説明図である。同図に示すように、寄生ダイオードＤ１、ＮＭＯＳトランジスタＱ１３−１〜Ｑ１３−ｎ及び寄生ダイオードＤ２のＤＣパスが形成される。したがって、電源ＶDDが（１．２Ｖ＋ｎ・Ｖtn）以下のときに有効となるため、有効となる電源ＶDDの上限を図９で示した構成以上に大きく設定することができる。
【００９９】
また、ＮＭＯＳトランジスタＱ１３−１〜Ｑ１３−ｎにリーク電流が生じた場合でも、寄生ダイオードＤ１，Ｄ２の存在により、動作状態時のＮＭＯＳボディ電位Ｖbn及びＰＭＯＳボディ電位Ｖbpは次の式(9)及び式(10)の範囲で収めることができる。
【０１００】
【数９】
2007165618.tif 000011
【０１０１】
【数１０】
2007165618.tif 000012
【０１０２】
なお、実施の形態２では、動作状態時におけるノードＮ１，Ｎ２間の遮断用にＰＭＯＳトランジスタＱ１１及びＮＭＯＳトランジスタＱ１２を用いて、待機状態時における第１及び第２のノード間を確実に遮断している。
【０１０３】
しかし、ＰＭＯＳトランジスタＱ１１及びＮＭＯＳトランジスタＱ１２のうち、どちらか一方のみを用いた構成も考えられる。一方を削除する場合、図９の構成では、ＰＭＯＳトランジスタＱ１１を削除した方が、ＮＭＯＳトランジスタＱ１３のドレイン・ゲート電極をノードＮ１に直接接続することにより待機状態時にＮＭＯＳトランジスタＱ１３のゲート電極を電源Ｖddに安定に設定できる分、望ましい。
【０１０４】
また、ＮＭＯＳトランジスタＱ１３に換えて、ダイオード接続のＰＭＯＳトランジスタを用いても良い。
【０１０５】
＜その他＞
図１３は半導体装置のその他の態様を示す説明図である。実施の形態１及び実施の形態２では、制御対象論理回路６として１単位の論理ゲートであるインバータのみで構成される論理回路を示したが、図７に示すように、複数の論理ゲートからなる制御対象論理回路ブロック７を制御対象としても良い。図７の例では、制御対象論理回路ブロック７内にＮＡＮＤゲートＧ１、インバータＧ２及びＮＯＲゲートＧ３を含んでいる。
【０１０６】
なお、制御回路１（２）内の各ＭＯＳトランジスタのゲート幅は、制御対象論理回路ブロック７を構成する全てのＭＯＳトランジスタのゲート幅の和の数％（５％）程度で良い。例えば、制御回路１の場合、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２それぞれのゲート幅は、制御対象論理回路ブロック７内のＮＡＮＤゲートＧ１、インバータＧ２及びＮＯＲゲート３等を構成する全ＭＯＳトランジスタのゲート幅の和より十分小さく設定され、前者のゲート幅は後者のゲート幅の和の数％（５％）程度となる。
【０１０７】
図１４は図１３の装置の内部構成の詳細を示す回路図である。同図に示すように、実施の形態１で示した制御回路１によって、ＮＡＮＤゲートＧ１、インバータＧ２及びＮＯＲゲートＧ３それぞれのボディ電位制御を行っている。
【０１０８】
ＮＡＮＤゲートＧ１は、ＰＭＯＳトランジスタＱ２３，Ｑ２４並びにＮＭＯＳトランジスタＱ２５及びＱ２６より構成され、ＰＭＯＳトランジスタＱ２３及びＱ２４のソースは電源ＶDDに接続され、ドレインがノードＮ１１（出力部）で共通に接続される。ノードＮ１１，接地レベル間にＮＭＯＳトランジスタＱ２５及びＱ２６が直列に接続され、ＰＭＯＳトランジスタＱ２３及びＮＭＯＳトランジスタＱ２６のゲート電極に入力信号ＳＡを受け、ＰＭＯＳトランジスタＱ２４及びＮＭＯＳトランジスタＱ２５のゲート電極に入力信号ＳＢを受ける。
【０１０９】
インバータＧ２は、ＰＭＯＳトランジスタＱ２７及びＮＭＯＳトランジスタＱ２８により構成され、ＰＭＯＳトランジスタＱ２７のソースは電源ＶDDに接続され、ＰＭＯＳトランジスタＱ２７のドレインであるノードＮ１２（出力部）はＮＭＯＳトランジスタＱ２８のドレインに接続され、ＮＭＯＳトランジスタＱ２８のソースは接地される。そして、ＰＭＯＳトランジスタＱ２７及びＮＭＯＳトランジスタＱ２８のゲート電極が共通にノードＮ１１に接続される。
【０１１０】
ＮＯＲゲートＧ３は、ＰＭＯＳトランジスタＱ２９，Ｑ３０及びＮＭＯＳトランジスタＱ３１，Ｑ３２から構成され、電源ＶDD，ノードＮ１３（出力部）間にＰＭＯＳトランジスタＱ２９，Ｑ３０が直列に接続され、ＰＭＯＳトランジスタＱ２９のゲート電極がノードＮ１２に接続され、ＰＭＯＳトランジスタＱ３０のゲート電極に入力信号ＳＣを受ける。ノードＮ１３，接地レベル間にＮＭＯＳトランジスタＱ３１及びＱ３２が並列に介挿され、ＮＭＯＳトランジスタＱ３１のゲート電極に入力信号ＳＣを受け、ＮＭＯＳトランジスタＱ３２のゲート電極がノードＮ１２に接続される。
【０１１１】
このような、ＮＡＮＤゲートＧ１、インバータＧ２及びＮＯＲゲートＧ３に対し、制御回路１のノードＮ１は、ＰＭＯＳトランジスタＱ２３，Ｑ２４，Ｑ２７，Ｑ２９及びＱ３０のボディ端子に電気的に接続され、ノードＮ２はＮＭＯＳトランジスタＱ２５，Ｑ２６，Ｑ２８，Ｑ３１及びＱ３２のボディ端子に電気的に接続される。
【０１１２】
その結果、実施の形態１と同様にして、ＮＡＮＤゲートＧ１、インバータＧ２及びＮＯＲゲートＧ３を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのボディ電位が制御されるため、制御対象論理回路６と同様、制御対象論理回路ブロック７の高速動作及び低消費電力動作が実現する。
【図面の簡単な説明】
【０１１３】
【図１】この発明の実施の形態１である電荷再利用型動的ボディ電位制御機能を有する、半導体装置の回路構成を回路図である。
【図２】図１で示した制御対象論理回路内のＰＭＯＳトランジスタ１，ＮＭＯＳトランジスタ２の断面構造を示す断面図である。
【図３】実施の形態１の半導体装置のボディ電位制御動作を示すタイミング図である。
【図４】動作状態時における制御対象論理回路の内部状態を模式的に示した説明図である。
【図５】実施の形態１の半導体装置のレイアウト構成を示す平面図である。
【図６】図５のＡ−Ａ断面構造を示す断面図である。
【図７】図６で示したＰＭＯＳトランジスタ相当のトランジスタをバルク基板上に形成した場合を示す説明図である。
【図８】バルク基板上に形成する場合のＮＭＯＳトランジスタの構造を示した説明図である。
【図９】この発明の実施の形態２である電荷再利用型動的ボディ電位制御機能を有する、半導体装置の回路構成を回路図である。
【図１０】実施の形態２の半導体装置のボディ電位制御動作を示すタイミング図である。
【図１１】動作状態時における制御対象論理回路６の内部状態を模式的に示した説明図である。
【図１２】ゲート・ドレイン共通のＭＯＳトランジスタがｎ個直列に設けた場合の動作状態時における制御対象論理回路６の内部状態を模式的に示した説明図である。
【図１３】半導体装置のその他の態様を示す説明図である。
【図１４】図１３の装置の内部構成の詳細を示す回路図である。
【図１５】従来の動的ボディ電位制御方法であるＤＴＭＯＳ回路の構成を示す回路図である。
【図１６】チャージポンプ回路により論理回路のボディ電位を制御するＶＴＣＭＯＳ回路の構成を示す回路図である。
【図１７】ＤＴＭＯＳ回路の変形例を示す回路図である。
【符号の説明】
【０１１４】
１，２  制御回路、６  制御対象論理回路、７  制御対象論理回路ブロック、１１  半導体基板、１２  埋込絶縁膜、１３  ＳＯＩ層、６１  Ｐ基板、Ｄ１，Ｄ２  寄生ダイオード、Ｑ１，Ｑ２１，Ｑ１１  ＰＭＯＳトランジスタ、Ｑ２，Ｑ１２，Ｑ１３，Ｑ１３−１〜Ｑ１３−ｎ，Ｑ２２  ＮＭＯＳトランジスタ、ＴＦ１  トランスファゲート。
【図１】
2007165618.tif 000013
【図２】
2007165618.tif 000014
【図３】
2007165618.tif 000015
【図４】
2007165618.tif 000016
【図５】
2007165618.tif 000017
【図６】
2007165618.tif 000018
【図７】
2007165618.tif 000019
【図８】
2007165618.tif 000020
【図９】
2007165618.tif 000021
【図１０】
2007165618.tif 000022
【図１１】
2007165618.tif 000023
【図１２】
2007165618.tif 000024
【図１３】
2007165618.tif 000025
【図１４】
2007165618.tif 000026
【図１５】
2007165618.tif 000027
【図１６】
2007165618.tif 000028
【図１７】
2007165618.tif 000029