(57)【要約】【課題】ＬＯＣＯＳ酸化膜の縁の上面に凹部が発生することを抑制できる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１上に第１のマスク膜３を形成する工程と、第１のマスク膜３に第１の開口部３ａを形成する工程と、第１のマスク膜３上及び第１の開口部３ａの底面上に、ＳＯＧ膜４をスピンコーティング法により形成する工程と、第１のマスク膜３をマスクとして半導体基板１を熱酸化することにより、第１の開口部３ａ内に位置するＬＯＣＯＳ酸化膜５を形成する工程と、第１のマスク膜３及び第１のマスク膜３上のＳＯＧ膜４を除去する工程とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に第１のマスク膜を形成する工程と、
前記第１のマスク膜に第１の開口部を形成する工程と、
前記第１のマスク膜上及び前記第１の開口部の底面上に、ＳＯＧ膜をスピンコーティング法により形成する工程と、
前記第１のマスク膜をマスクとして前記半導体基板を熱酸化することにより、前記第１の開口部内に位置するＬＯＣＯＳ酸化膜を形成する工程と、
前記第１のマスク膜及び前記第１のマスク膜上のＳＯＧ膜を除去する工程と、
を具備する半導体装置の製造方法。
【請求項２】
前記ＳＯＧ膜を形成する工程において、前記ＳＯＧ膜は、前記第１の開口部の底面の端部において他の部分より厚く形成される請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＳＯＧ膜は、シラノール系の材料により形成される請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ＳＯＧ膜を形成する工程において、前記第１のマスク膜上における前記ＳＯＧ膜の膜厚を５０ｎｍ以上３００ｎｍ以下にする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記ＬＯＣＯＳ酸化膜を形成する工程において、第１の温度下でウェット酸化を行い、その後前記第１の温度より高温である第２の温度下でドライ酸化を行う請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１の温度は６００℃以上７５０℃以下であり、前記第２の温度は８５０℃以上９５０℃以下である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１のマスク膜を除去する工程の後に、
前記半導体基板上及び前記ＬＯＣＯＳ酸化膜上に導電膜を形成する工程と、
前記導電膜を選択的に除去することにより、前記ＬＯＣＯＳ酸化膜の縁上を横切る複数の配線を形成する工程と、
を具備する請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１のマスク膜を形成する工程の前に、
前記半導体基板上に第２のマスク膜を形成する工程と、
前記第２のマスク膜に、第２の開口部を形成する工程と、
前記第２のマスク膜をマスクとして前記半導体基板に第１導電型の不純物を導入することにより、前記半導体基板に第１導電型のウェルを形成する工程と、
前記第２のマスク膜をマスクとして前記半導体基板を熱酸化することにより、前記第１の開口部内に位置するマスク用酸化膜を形成する工程と、
前記第２のマスク膜を除去する工程と、
前記マスク用酸化膜をマスクとして前記半導体基板に第２導電型の不純物を導入することにより、前記半導体基板に第２導電型のウェルを形成する工程と、
前記マスク用酸化膜を除去する工程と、
を具備し、
前記第２の開口部を形成する工程において、前記第２の開口部の縁の一部と、前記第１の開口部の縁の一部との距離が３μｍ以下である請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板に形成されたＬＯＣＯＳ酸化膜と、
前記半導体基板及び前記ＬＯＣＯＳ酸化膜上に形成され、前記ＬＯＣＯＳ酸化膜の縁を横切るように配置された複数の配線と、
を具備し、
前記ＬＯＣＯＳ酸化膜は、縁の上面の一部が、ＳＯＧ膜を酸化することにより形成されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、ＬＯＣＯＳ酸化膜の縁の上面に凹部が発生することを抑制できる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図６の各図は、従来の半導体装置の製造方法を説明する為の断面図である。図７は、図６（Ｂ）の状態における半導体装置の平面図である。まず図６（Ａ）に示すように、シリコン基板１０１上に酸化シリコン膜１０２及び窒化シリコン膜１０３を形成し、窒化シリコン膜１０３を選択的に除去する。これにより、窒化シリコン膜１０３には開口部１０３ａが形成される。なお、この除去工程において開口部１０３ａ内の酸化シリコン膜１０２も一部又は全部が除去される。
【０００３】
次いで、窒化シリコン膜１０３をマスクとしてシリコン基板１０１を熱酸化する。これにより、開口部１０３ａ内に位置するシリコン基板１０１にはＬＯＣＯＳ酸化膜１０５が形成される。本工程において、ＬＯＣＯＳ酸化膜１０５の縁にはバーズビークが発生し、これに伴ってＬＯＣＯＳ酸化膜１０５の縁の上面には、開口部１０３ａの内側面近傍に位置する凹部１０５ａが形成される（例えば特許文献１参照）。凹部１０５ａが生じる原因は、ＬＯＣＯＳ酸化膜１０５のうちバーズビーク部分が窒化シリコン膜１０３の下方に入り込むことによりＬＯＣＯＳ酸化膜１０５に応力が加わることにあると考えられる。
【特許文献１】特開平１１−２１４３８４号公報（第５段落、図１６）
【０００４】
その後、図６（Ｂ）に示すように、窒化シリコン膜１０３及び酸化シリコン膜１０２を除去する。次いで、シリコン基板１０１を熱酸化し、ゲート酸化膜１１２を形成する。次いで、ＬＯＣＯＳ酸化膜１０５及びゲート酸化膜１１２上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これにより、シリコン基板１０１上及びゲート酸化膜１１２上には複数のゲート配線１１４が形成される。ゲート配線１１４はそれぞれＬＯＣＯＳ酸化膜１０５の縁を跨ぐように配置されている。
【０００５】
なお、ポリシリコン膜を選択的に除去する工程において、ＬＯＣＯＳ酸化膜１０５の凹部１０５ａ内にポリシリコン膜１１４ａが残ることがある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記したように、ＬＯＣＯＳ酸化膜の上面に凹部が形成されると、この凹部内に、配線となる導電膜が残ることがある。凹部に導電膜が残ると、この導電膜を介して配線同士がショートする可能性がある。また、ＬＯＣＯＳ酸化膜の凹部部分において導電膜が薄く形成される場合もあるが、この場合、配線が凹部の上部で断線する可能性が出てくる。
【０００７】
また、第１導電型のウェルと第２導電型のウェルの境界には段差が生じる場合があるが、この段差とＬＯＣＯＳ酸化膜の凹部が重なると、凹部が更に深くなる。このため、ウェル相互間の境界部分とＬＯＣＯＳ酸化膜とを一定距離以上離す必要があり、半導体装置の高密度化を妨げていた。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ＬＯＣＯＳ酸化膜の縁の上面に凹部が発生することを抑制できる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板上に第１のマスク膜を形成する工程と、
前記第１のマスク膜に第１の開口部を形成する工程と、
前記第１のマスク膜上及び前記第１の開口部の底面上に、ＳＯＧ膜をスピンコーティング法により形成する工程と、
前記第１のマスク膜をマスクとして前記半導体基板を熱酸化することにより、前記第１の開口部内に位置するＬＯＣＯＳ酸化膜を形成する工程と、
前記第１のマスク膜及び前記第１のマスク膜上のＳＯＧ膜を除去する工程とを具備する。
【００１０】
本製造方法によれば、前記第１の開口部の底面には前記ＳＯＧ膜が形成されている。このため、前記第１のマスク膜の下方に位置する前記半導体基板に酸素が入り込みにくくなる。従ってバーズビークの形成が抑制され、その結果、前記ＬＯＣＯＳ酸化膜の縁上面に凹部が形成されることが抑制される。
【００１１】
前記ＳＯＧ膜を形成する工程において、前記ＳＯＧ膜は、前記第１の開口部の底面の端部において他の部分より厚く形成されるのが好ましい。このようにすると、上記した効果が大きくなる。
【００１２】
前記ＳＯＧ膜は、例えばシラノール系の材料により形成される。また、前記ＳＯＧ膜を形成する工程において、前記第１のマスク膜上における前記ＳＯＧ膜の膜厚を５０ｎｍ以上３００ｎｍ以下にするのが好ましい。
【００１３】
また、前記ＬＯＣＯＳ酸化膜を形成する工程において、第１の温度下でウェット酸化を行い、その後前記第１の温度より高温である第２の温度下でドライ酸化を行うのが好ましい。このようにすると、前記ＳＯＧ膜にＳｉ−Ｎ−Ｈ基が含まれる場合、このＮ−Ｈ部分が前記ウェット酸化工程で選択的に酸化される。そして、前記ドライ酸化工程により、前記半導体基板が熱酸化される。なお、前記第１の温度は、例えば６００℃以上７５０℃以下であり、前記第２の温度は、例えば８５０℃以上９５０℃以下である。
【００１４】
前記第１のマスク膜を除去する工程の後に、前記半導体基板上及び前記ＬＯＣＯＳ酸化膜上に導電膜を形成する工程と、前記導電膜を選択的に除去することにより、前記ＬＯＣＯＳ酸化膜の縁上を横切る複数の配線を形成する工程を具備してもよい。
【００１５】
前記第１のマスク膜を形成する工程の前に、前記半導体基板上に第２のマスク膜を形成する工程と、前記第２のマスク膜に、第２の開口部を形成する工程と、前記第２のマスク膜をマスクとして前記半導体基板に第１導電型の不純物を導入することにより、前記半導体基板に第１導電型のウェルを形成する工程と、前記第２のマスク膜をマスクとして前記半導体基板を熱酸化することにより、前記第１の開口部内に位置するマスク用酸化膜を形成する工程と、前記第２のマスク膜を除去する工程と、前記マスク用酸化膜をマスクとして前記半導体基板に第２導電型の不純物を導入することにより、前記半導体基板に第２導電型のウェルを形成する工程と、前記マスク用酸化膜を除去する工程とを具備する場合、前記第２の開口部を形成する工程において、前記第２の開口部の縁の一部と、前記第１の開口部の縁の一部との距離が３μｍ以下にしてもよい。
【００１６】
本発明に係る半導体装置は、半導体基板と、
前記半導体基板に形成されたＬＯＣＯＳ酸化膜と、
前記半導体基板及び前記ＬＯＣＯＳ酸化膜上に形成され、前記ＬＯＣＯＳ酸化膜の縁を横切るように配置された複数の配線と、
を具備し、
前記ＬＯＣＯＳ酸化膜は、縁の上面の一部が、ＳＯＧ膜を酸化することにより形成されている。
本半導体装置の場合、前記ＬＯＣＯＳ酸化膜の縁の上面が、従来と比較して平滑になる。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の実施形態について説明する。図１の各図及び図２（Ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。図２（Ｂ）は図２（Ａ）の状態における半導体装置の平面図である。
【００１８】
まず図１（Ａ）に示すように、シリコン基板１上に酸化シリコン膜２をＣＶＤ法により形成し、更に酸化シリコン膜２上に窒化シリコン膜３をＣＶＤ法により形成する。酸化シリコン膜２の厚さは例えば４０ｎｍ以上５０ｎｍ以下であり、窒化シリコン膜３の厚さは例えば１００ｎｍ以上２００ｎｍ以下である。
【００１９】
次いで、窒化シリコン膜３上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして窒化シリコン膜３をエッチングする。これにより、窒化シリコン膜３には開口部３ａが形成される。なお、このエッチング工程において、開口部３ａ内に位置する酸化シリコン膜２の一部又は全部が除去される。その後、レジストパターンを除去する。
【００２０】
次いで、図１（Ｂ）に示すように、窒化シリコン膜３上及び開口部３ａの底面上に、ＳＯＧ膜４をスピンコーティング法により形成する。このとき、開口部３ａの底面の端部に位置するＳＯＧ膜４は、他と比べて厚く形成される。ＳＯＧ膜４の膜厚は、窒化シリコン膜３上において５０ｎｍ以上３００ｎｍ以下であるのが好ましい。
【００２１】
なお、ＳＯＧ膜４は、不純物を抑制したシラノール系の材料、例えばポリペルヒドロシラザン（例えばクラリアント製spinfil１３００シリーズ（商品名））で形成されるのが好ましい。この材料で形成すると、ＳＯＧ膜４の平坦性が得られやすい。ＳＯＧ膜４の特性は、例えば、膜密度＞１．６ｇ／ｃｃ、熱酸化膜に対するエッチングレート比＜２倍、膜応力＜１００ＭＰａ、誘電率＜３．６、及び、クラック限界すなわち１０５０℃においてクラックが入らない最大膜厚＞１．５μｍである。また、ＳＯＧ膜４を形成するときの溶剤には、例えばブチルエーテルが用いられる。
【００２２】
また、スピンコーティング時の条件は、例えば回転数を１０００ｒｐｍ以上３０００ｒｐｍ以下にする。また、コーティング後の熱処理は、例えば３０℃を２分間維持した後、２２０℃を２分間維持し、更に３５０℃を２分間維持するようにする。
【００２３】
次いで、図１（Ｃ）に示すように、ウェット酸化を行い、ＳＯＧ膜４に含まれるＳｉ−Ｎ−Ｈ基のＮ−Ｈ部分を選択的に酸化する。このときの熱処理温度は、例えば６００℃以上７５０℃以下である。この処理により、ＳＯＧ膜４は、ＳｉＯ２とＳｉＮの混合構造になる。その後、ドライ酸化を行う。このときの熱処理温度は、例えば８５０℃以上９５０℃以下である。これにより、開口部３ａ内に位置するシリコン基板１にはＬＯＣＯＳ酸化膜５が形成される。
【００２４】
この処理において、ＳＯＧ膜４は、開口部３ａの底面の端部において厚く形成されているため、酸化シリコン膜２の下方に位置するシリコン基板１に酸素が入り込みにくくなっている。従ってバーズビークの形成が抑制され、その結果、ＬＯＣＯＳ酸化膜５の縁上面に凹部が形成されることが抑制される。
【００２５】
また、開口部３ａ内に位置するＳＯＧ膜４もＬＯＣＯＳ酸化膜５の一部になるが、上記したようにＳＯＧ膜４は、開口部３ａの底面の端部において厚くなっている。このため、ＬＯＣＯＳ酸化膜５の縁上面に凹部が形成されることが更に抑制される。
【００２６】
その後、図２（Ａ）及び図２（Ｂ）に示すように、窒化シリコン膜３上のＳＯＧ膜４、窒化シリコン膜３、及び酸化シリコン膜２を除去する。次いで、シリコン基板１を熱酸化する。これにより、シリコン基板１上にはゲート酸化膜１２が形成される。
【００２７】
次いで、ゲート酸化膜１２上及びＬＯＣＯＳ酸化膜５上を含む全面上にポリシリコン膜を形成する。上記したように、ＬＯＣＯＳ酸化膜５の縁上面に凹部が形成されることが抑制されているため、ＬＯＣＯＳ酸化膜５の縁上面に位置するポリシリコン膜には、膜厚が薄い部分が生じにくい。
【００２８】
次いで、このポリシリコン膜上にレジストパターンを形成し、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、シリコン基板１上及びゲート酸化膜１２上には複数のゲート配線１４が形成される。ゲート配線１４はそれぞれＬＯＣＯＳ酸化膜５の縁を跨ぐように配置されている。
【００２９】
上記したようにＬＯＣＯＳ酸化膜５の縁上面には凹部が形成されていない。このため、ゲート配線１４相互間がポリシリコン膜のエッチング残りによってショートすることが抑制される。また、ＬＯＣＯＳ酸化膜５の縁上面に位置するポリシリコン膜には膜厚が薄い部分が生じにくいため、ゲート配線１４に断線部分が生じることは抑制される。
【００３０】
その後、シリコン基板１にソース及びドレインとなる不純物領域（図示せず）が形成される。このようにして、シリコン基板１にはトランジスタが形成される。
【００３１】
以上、本発明の第１の実施形態によれば、ＬＯＣＯＳ酸化膜５を形成する前に、開口部３ａの底面上にＳＯＧ膜４を、スピンコーティング法により形成している。このため、ＬＯＣＯＳ酸化膜５の端部にバーズビークが発生することが抑制され、その結果、ＬＯＣＯＳ酸化膜５の縁上面に凹部が形成されることが抑制され、ＬＯＣＯＳ酸化膜５の縁の上面が平滑になる。開口部３ａの底面の端部に位置するＳＯＧ膜４は他より厚くなっているため、この効果は大きい。
従って、ゲート配線１４相互間がポリシリコン膜のエッチング残りによってショートすることは抑制される。また、ゲート配線１４に断線部分が生じることは抑制される。
【００３２】
図３、図４、及び図５（Ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。図５（Ｂ）は、図５（Ａ）の状態における半導体装置の平面図である。本実施形態では、第１導電型のウェル１ａ及び第２導電型のウェル１ｂがシリコン基板１に形成された後、ＬＯＣＯＳ酸化膜５及びゲート配線１４が形成される。ＬＯＣＯＳ酸化膜５及びゲート配線１４は第１の実施形態と同様の構成を有する。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００３３】
まず、図３（Ａ）に示すように、シリコン基板１上に酸化シリコン膜２１をＣＶＤ法により形成し、更に酸化シリコン膜２１上に窒化シリコン膜２２をＣＶＤ法により形成する。次いで、窒化シリコン膜２２上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして窒化シリコン膜２２をエッチングする。これにより、窒化シリコン膜２２には開口部２２ａが形成される。開口部２２ａの内側面の一部は、後述する開口部３ａの内側面と略同じ位置になる。その後、レジストパターンを除去する。
【００３４】
次いで、窒化シリコン膜２２をマスクとして、シリコン基板１に第１導電型（例えばｎ型）の不純物を注入する。これにより、シリコン基板１には第１導電型のウェル１ａが形成される。
【００３５】
次いで、図３（Ｂ）に示すようにシリコン基板１を熱酸化する。これにより、開口部２２ａ内に位置するシリコン基板１には、ウェル１ａ上に位置するマスク用酸化膜２３が形成される。
【００３６】
次いで、図３（Ｃ）に示すように窒化シリコン膜２２及び酸化シリコン膜２１を除去する。次いで、マスク用酸化膜２３をマスクとして、シリコン基板１に第２導電型（例えばｐ型）の不純物を注入する。これにより、シリコン基板１には第２導電型のウェル１ｂが形成される。
【００３７】
次いで、図４（Ａ）に示すように、マスク用酸化膜２３を除去する。このため、第１導電型のウェル１ａと第２導電型のウェル１ｂの境界部分には段差が生じる。
【００３８】
次いで、図４（Ｂ）に示すように、酸化シリコン膜２、窒化シリコン膜３、開口部３ａ、及びＳＯＧ膜４を形成する。これらの形成方法は、第１の実施形態と同様である。なお、本工程において、開口部３ａの縁が、一部が第１導電型のウェル１ａと第２導電型のウェル１ｂの境界部分の段差と略重なるか、又は境界部分に対する距離が３μｍ以下になるようにする。
【００３９】
次いで、図４（Ｃ）に示すようにＬＯＣＯＳ酸化膜５を形成する。ＬＯＣＯＳ酸化膜５の形成方法も、第１の実施形態と同様である。なお、ＬＯＣＯＳ酸化膜５の縁（すなわちバーズビーク部分）の一部がウェル１ａ，１ｂの境界部分の段差と略重なっているが、第１の実施形態で説明したように、ＬＯＣＯＳ酸化膜５の縁の上面には凹部が形成されにくいため、問題は生じない。また、ＳＯＧ膜４は開口部３ａの底面の端部において厚くなっている。従って、上記した段差部分がＳＯＧ膜４によって補われる。
【００４０】
その後、図５（Ａ）及び（Ｂ）に示すように、ゲート酸化膜１２及びゲート配線１４を形成する。これらの形成方法は、第１の実施形態と同様である。
【００４１】
以上、本実施形態によれば、第１の実施形態と同一の効果を得ることができる。また、ＬＯＣＯＳ酸化膜５の縁部分で凹部が発生することが抑制されるため、図５（Ｂ）に示すように、ＬＯＣＯＳ酸化膜５の縁と、ウェル１ａ，１ｂの境界部分とを略重ねることができる。従って、従来と比較して半導体装置の高集積化することができる。
【００４２】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えばＬＯＣＯＳ酸化膜５を形成するときのマスク膜としては、酸化シリコン膜２と窒化シリコン膜３の積層膜である必要はなく、酸化シリコン膜とポリシリコン膜と窒化シリコン膜をこの順に積層した積層膜、または酸化窒化シリコン膜上に窒化シリコン膜を積層した積層膜であってもよい。
【図面の簡単な説明】
【００４３】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】（Ａ）は図１（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の状態における半導体装置の平面図。
【図３】各図は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図４】各図は図３の次の工程を説明する為の断面図。
【図５】（Ａ）は図４（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の状態における半導体装置の平面図。
【図６】各図は従来の半導体装置の製造方法を説明する為の断面図。
【図７】図６（Ｂ）の状態における半導体装置の平面図。
【符号の説明】
【００４４】
１，１０１…シリコン基板、１ａ，１ｂ…ウェル、２，１０２…酸化シリコン膜、３，１０３…窒化シリコン膜、３ａ，１０３ａ…開口部、４…ＳＯＧ膜、５，１０５…ＬＯＣＯＳ酸化膜、１２，１１２…ゲート酸化膜、１４，１１４…ゲート配線、２１…酸化シリコン膜、２２…窒化シリコン膜、２２ａ…開口部、２３…マスク用酸化膜、１０５ａ…凹部、１１４ａ…ポリシリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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