(57)【要約】【課題】閾値を容易に調整できる半導体装置およびその製造方法を提供する。【解決手段】基板１００上においては、ＰＭＯＳトランジスタが形成されるべきＰＭＯＳ領域１３０とＮＭＯＳトランジスタが形成されるべきＮＭＯＳ領域１４０とが規定されている。ＰＭＯＳ領域１３０においてポリシリコン層１２０を選択的にエッチバックした後に、基板１００全面上に金属層２８０を形成する。そして、熱処理を施すことにより、ポリシリコン層１２０を全体的に金属層２８０とシリサイド反応させ、フルシリサイドゲート電極２９０を形成する。【選択図】図１８
2007165429.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型ＭＩＳトランジスタが形成されたＰＭＩＳ領域およびＮ型ＭＩＳトランジスタが形成されたＮＭＩＳ領域を同一の基板上に有する半導体装置の製造方法であって、
前記基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にポリシリコン層を形成するポリシリコン層形成工程と、
前記ゲート絶縁膜および前記ポリシリコン層を所定のゲートパターンにエッチングすることにより、前記ＰＭＩＳ領域に第１ゲート絶縁膜および第１ポリシリコン層を形成するとともに前記ＮＭＩＳ領域に第２ゲート絶縁膜および第２ポリシリコン層を形成する工程と、
前記第１ポリシリコン層を選択的にエッチングする第１ポリシリコン層エッチング工程と、
前記第１ポリシリコン層および前記第２ポリシリコン層上に金属層を形成する工程と、
前記第１ポリシリコン層を全体的に前記金属層とシリサイド反応させることにより第１フルシリサイドゲート電極を形成するとともに前記第２ポリシリコン層を全体的に前記金属層とシリサイド反応させることにより第２フルシリサイドゲート電極を形成する工程と
を備える半導体装置の製造方法。
【請求項２】
Ｐ型ＭＩＳトランジスタが形成されたＰＭＩＳ領域およびＮ型ＭＩＳトランジスタが形成されたＮＭＩＳ領域を同一の基板上に有する半導体装置の製造方法であって、
前記基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にポリシリコン層を形成するポリシリコン層形成工程と、
前記ゲート絶縁膜および前記ポリシリコン層を所定のゲートパターンにエッチングすることにより、前記ＰＭＩＳ領域に第１ゲート絶縁膜および第１ポリシリコン層を形成するとともに前記ＮＭＩＳ領域に第２ゲート絶縁膜および第２ポリシリコン層を形成する工程と、
前記第１ポリシリコン層および前記第２ポリシリコン層上に金属層を形成する工程と、
前記金属層のうち前記ＮＭＩＳ領域に配置された部分を選択的にエッチングする工程と、
前記第１ポリシリコン層を全体的に前記金属層とシリサイド反応させることにより第１フルシリサイドゲート電極を形成するとともに前記第２ポリシリコン層を全体的に前記金属層とシリサイド反応させることにより第２フルシリサイドゲート電極を形成する工程と
を備える半導体装置の製造方法。
【請求項３】
Ｐ型ＭＩＳトランジスタが形成されたＰＭＩＳ領域およびＮ型ＭＩＳトランジスタが形成されたＮＭＩＳ領域を同一の基板上に有する半導体装置の製造方法であって、
前記基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にポリシリコン層を形成するポリシリコン層形成工程と、
前記ポリシリコン層のうち前記ＰＭＩＳ領域に配置された部分を選択的にエッチングする工程と、
前記ゲート絶縁膜および前記ポリシリコン層を所定のゲートパターンにエッチングすることにより、前記ＰＭＩＳ領域に第１ゲート絶縁膜および第１ポリシリコン層を形成するとともに前記ＮＭＩＳ領域に第２ゲート絶縁膜および第２ポリシリコン層を形成する工程と、
前記第１ポリシリコン層および前記第２ポリシリコン層上に金属層を形成する工程と、
前記第１ポリシリコン層を全体的に前記金属層とシリサイド反応させることにより第１フルシリサイドゲート電極を形成するとともに前記第２ポリシリコン層を全体的に前記金属層とシリサイド反応させることにより第２フルシリサイドゲート電極を形成する工程と
を備える半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
前記第１ポリシリコン層エッチング工程においては、ドライエッチングおよびウェットエッチングが併用される
半導体装置の製造方法。
【請求項５】
請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法であって、
前記ポリシリコン層形成工程の後に、前記ポリシリコン層上にキャップ層を形成するキャップ層形成工程
をさらに備える半導体装置の製造方法。
【請求項６】
請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法であって、
前記ゲート絶縁膜形成工程においては、高誘電率を有するＨｉｇｈ−ｋ膜が形成される
半導体装置の製造方法。
【請求項７】
Ｐ型ＭＩＳトランジスタが形成されたＰＭＩＳ領域およびＮ型ＭＩＳトランジスタが形成されたＮＭＩＳ領域を同一の基板上に有する半導体装置であって、
前記ＰＭＩＳ領域に形成された前記Ｐ型ＭＩＳトランジスタのゲート絶縁膜およびフルシリサイドゲート電極にそれぞれ対応する第１ゲート絶縁膜および第１フルシリサイドゲート電極と、
前記ＮＭＩＳ領域に形成された前記Ｎ型ＭＩＳトランジスタのゲート絶縁膜およびフルシリサイドゲート電極にそれぞれ対応する第２ゲート絶縁膜および第２フルシリサイドゲート電極と、
を備え、
前記第１フルシリサイドゲート電極は前記第２フルシリサイドゲート電極より金属／シリコン比が高い
半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜は、高誘電率を有するＨｉｇｈ−ｋ膜からなる
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＦＵＳＩ（フルシリサイド）ゲート電極を用いたＭＯＳトランジスタにおける閾値を適切に調整するための技術に関する。
【背景技術】
【０００２】
従来のロジック搭載製品においては、電極を低抵抗化するために、メタルゲート電極が形成されていた。しかし、メタルのエッチングや洗浄等に関しては困難な課題が多いので、最近、ＦＵＳＩゲート電極の形成が検討されている。ＦＵＳＩゲート電極は、ポリシリコン電極を形成してから金属シリサイドを行う点では、従来技術の延長で対応可能であるというメリットを有し、且つ電極の低抵抗化も可能となる。
【０００３】
ＦＵＳＩゲート電極を用いたＦＵＳＩゲート構造を有する半導体装置の例は、例えば特許文献１および非特許文献１〜２に開示されている。
【０００４】
【特許文献１】特開２００５−１２９５５１号公報
【非特許文献１】Takahashi.K, Manabe.K, Ikarashi.T, Ikarashi.N, Hase.T, Yoshihara.T, Watanabe.H, Tatsumi.T, Mochizuki.Y, ,"Dual workfunction Ni-Silicide/HfSiON gate stacks by phase-controlled full-silicidation (PC-FUSI) technique for 45nm-node LSTP and LOP devices" ,International Electron Devices Meeting Technical Digest 2004 ,13-15 Dec. 2004 ,p.91-94
【非特許文献２】Aoyama.T, Maeda.T, Torii.K, Yamashita.K, Kobayashi.Y, Kamiyama.S, Miura.T, Kitajima.H, Arikado.T, "Proposal of new HfSiON CMOS fabrication process (HAMDAMA) for low standby power device" ,International Electron Devices Meeting Technical Digest 2004 ,13-15 Dec. 2004 ,p.95-98
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のＦＵＳＩゲート構造を有する半導体装置においては、ＰＭＯＳ／ＮＭＯＳのいずれにおいても、ワークファンクション（仕事関数）を調整し最適な閾値を得ることが困難であった。特に、ゲート絶縁膜が高誘電率を有するｈｉｇｈ−ｋ膜である場合には、ワークファンクションの調整が非常に困難であるので、閾値の調整も困難であるという問題点があった。
【０００６】
本発明は、以上の問題点を解決するためになされたものであり、閾値を容易に調整できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、Ｐ型ＭＩＳトランジスタが形成されたＰＭＩＳ領域およびＮ型ＭＩＳトランジスタが形成されたＮＭＩＳ領域を同一の基板上に有する半導体装置の製造方法であって、基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜上にポリシリコン層を形成するポリシリコン層形成工程と、ゲート絶縁膜およびポリシリコン層を所定のゲートパターンにエッチングすることにより、ＰＭＩＳ領域に第１ゲート絶縁膜および第１ポリシリコン層を形成するとともにＮＭＩＳ領域に第２ゲート絶縁膜および第２ポリシリコン層を形成する工程と、第１ポリシリコン層を選択的にエッチングする第１ポリシリコン層エッチング工程と、第１ポリシリコン層および第２ポリシリコン層上に金属層を形成する工程と、第１ポリシリコン層を全体的に金属層とシリサイド反応させることにより第１フルシリサイドゲート電極を形成するとともに第２ポリシリコン層を全体的に金属層とシリサイド反応させることにより第２フルシリサイドゲート電極を形成する工程とを備える。
【発明の効果】
【０００８】
本発明に係る半導体装置の製造方法は、第１ポリシリコン層を選択的にエッチングする第１ポリシリコン層エッチング工程と、第１ポリシリコン層および第２ポリシリコン層上に金属層を形成する工程と、第１ポリシリコン層を全体的に金属層とシリサイド反応させることにより第１フルシリサイドゲート電極を形成するとともに第２ポリシリコン層を全体的に金属層とシリサイド反応させることにより第２フルシリサイドゲート電極を形成する工程とを備える。従って、第１フルシリサイドゲート電極と第２フルシリサイドゲート電極とで金属／シリコン比を異ならせることによりワークファンクション（仕事関数）を調整できる。よって、容易に閾値が調整できる。
【発明を実施するための最良の形態】
【０００９】
本発明に係る半導体装置およびその製造方法では、ＰＭＯＳとＮＭＯＳとでフルシリサイドゲート電極のＮｉ／Ｓｉ組成比を異ならせることによりワークファンクション（仕事関数）を調整することを特徴とする。以下、各実施の形態について、図面を用いて詳細に説明する。
【００１０】
＜実施の形態１＞
図１〜２０は、実施の形態１に係る半導体装置の製造方法を示す断面図である。
【００１１】
まず、図１に示されるように、基板１００上に素子分離領域（図示しない）を部分的に形成した後に、基板１００上に、ゲート絶縁膜１１０およびゲート電極用のポリシリコン層１２０を順次に堆積する。なお、このポリシリコン１２０層は、必ずしもポリシリコンのみから構成される必要はなく、あるいはポリシリコン以外の材料を含んでいてもよい。また、１個の基板１００上においては、後の工程でＰＭＯＳトランジスタ（Ｐ型ＭＩＳトランジスタ）が形成されるべきＰＭＯＳ領域１３０と後の工程でＮＭＯＳトランジスタ（Ｎ型ＭＩＳトランジスタ）が形成されるべきＮＭＯＳ領域１４０とが規定されている。
【００１２】
次に、図２に示されるように、ＮＭＯＳ領域１４０上にレジスト１５０を形成し、ＰＭＯＳ領域１３０へ、閾値を調整するための不純物を選択的に注入する。そして、レジスト１５０を除去する。
【００１３】
次に、図３に示されるように、ＰＭＯＳ領域１３０上にレジスト１６０を形成し、ＮＭＯＳ領域１４０へ、閾値を調整するための不純物を選択的に注入する。そして、レジスト１６０を除去する。
【００１４】
なお、図２〜３に示される不純物の注入は、上記とは逆の順序で行われてもよい。また、本実施の形態では、後述するように、ＰＭＯＳとＮＭＯＳとでＮｉ／Ｓｉ組成比を異ならせることによりワークファンクション（仕事関数）を調整するので、これにより閾値が所望の値に調整できる場合には、上記の不純物の注入は省いてもよい。
【００１５】
次に、図４に示されるように、後の工程で行われるＣＭＰのストッパーとして、例えばシリコン窒化膜からなるキャップ膜１７０を、ポリシリコン層１２０上に形成する。
【００１６】
次に、図５に示されるように、ＰＭＯＳおよびＮＭＯＳのゲートパターンを有するレジスト１８０をキャップ膜１７０上に形成する。
【００１７】
次に、図６に示されるように、レジスト１８０をマスクとしてキャップ膜１７０およびポリシリコン層１２０を、ＰＭＯＳおよびＮＭＯＳのゲートパターンへエッチングする。そして、レジスト１８０を除去する。
【００１８】
なお、図６に示されるゲートパターンへのエッチングは、あるいは、レジスト１８０をマスクとしてキャップ膜１７０をエッチングした後に、レジスト１８０を除去し、キャップ膜１７０をマスクとしてポリシリコン層１２０をエッチングすることにより行われてもよい。
【００１９】
次に、図７に示されるように、基板１００、ポリシリコン層１２０、およびキャップ層１７０を覆うように、オフセットスペーサ形成用の絶縁膜２００を形成する。
【００２０】
次に、図８に示されるように、ゲート絶縁膜１１０および絶縁膜２００をドライエッチングで全面エッチバックすることにより、ポリシリコン層１２０およびキャップ層１７０の側面にオフセットスペーサ２１０を形成する。
【００２１】
次に、図９に示されるように、基板１００上方から不純物を注入することにより、基板１００内にエクステンション領域２２０を形成する。
【００２２】
なお、図９には示されていないが、このエクステンション領域２２０の形成は、図２〜３と同様に、ＰＭＯＳ領域１３０およびＮＭＯＳ領域１４０それぞれの上にレジストを形成することにより互いに異なるイオン種である不純物を打ち込み分けて行われる。
【００２３】
次に、図１０に示されるように、基板１００、ポリシリコン層１２０、キャップ層１７０を覆うように、サイドウォール形成用の絶縁膜２３０（例えば、上層がＳｉＮ層２３１からなり下層がＳｉＯ2層２３２からなる２層構成とする）を形成する。
【００２４】
次に、図１１に示されるように、ＳｉＮ層２３１およびＳｉＯ2層２３２からなる絶縁膜２３０を、ドライエッチングで全面エッチバックすることにより、オフセットスペーサ２１０の側面にサイドウォール２４０を形成する。
【００２５】
次に、図１２に示されるように、基板１００上方から不純物を注入することにより、基板１００内にソース／ドレイン領域２５０を形成する。
【００２６】
なお、図１２には示されていないが、このソース／ドレイン領域２５０の形成は、図２〜３と同様に、ＰＭＯＳ領域１３０およびＮＭＯＳ領域１４０それぞれの上にレジストを形成することにより互いに異なるイオン種である不純物を打ち込み分けて行われる。
【００２７】
次に、図１３に示されるように、基板１００、ポリシリコン層、およびキャップ層１７０上に、例えばＵＳＧ等からなる層間絶縁膜２６０を形成する。
【００２８】
次に、図１４に示されるように、層間絶縁膜２６０をＣＭＰにより平坦化させる。このＣＭＰは、キャップ層１７０でストップするまで行われる。
【００２９】
次に、図１５に示されるように、キャップ層１７０を除去することにより、ポリシリコン層１２０を露出させる。このようにキャップ層１７０を用いることにより、ポリシリコン層１２０表面を層間絶縁膜２６０表面より低くすることが可能となる。これにより、後の工程でポリシリコン層１２０をシリサイド化しフルシリサイド（ＦＵＳＩ）ゲート電極を形成したときに、シリサイド化により体積が膨張したＰＭＯＳ領域１３０のフルシリサイドゲート電極とＮＭＯＳ領域１４０のフルシリサイドゲート電極とが層間絶縁膜２６０上で接触しショートする等の問題を防ぐことが可能となる。
【００３０】
次に、図１６に示されるように、ＮＭＯＳ領域１４０に、レジスト２７０を形成する。
【００３１】
次に、図１７に示されるように、ＰＭＯＳ領域１３０のポリシリコン層１２０を、レジスト２７０をマスクとして選択的にエッチバック（リセス）することにより薄膜化する。これにより、ポリシリコン層１２０の厚みは、例えば１００ｎｍから５０ｎｍまで薄膜化される。このとき、ドライエッチのみだと側壁にシリコンの残渣が残りやすいので、これを防ぐためにウェットエッチを併用すればよい。また、ウェットエッチを併用することにより、ポリシリコン層１２０上部のダメージ層を除去し清浄化することも可能となる。なお、ウェットエッチを行うことができない場合には、等方性ドライエッチ処理を行えばよい。
【００３２】
なお、上記においては、ＰＭＯＳ領域１３０のポリシリコン層１２０のみにエッチバックを行う場合について説明したが、これに限らず、あるいは、ＰＭＯＳ領域１３０のポリシリコン層１２０およびＮＭＯＳ領域１４０のポリシリコン層１２０両方をエッチングした後に、さらに、ＰＭＯＳ領域１３０のポリシリコン層１２０をレジスト２７０をマスクとして選択的にエッチバックを行うようにしてもよい。ＰＭＯＳ領域１３０のポリシリコン層１２０およびＮＭＯＳ領域１４０のポリシリコン層１２０両方をエッチングすることで、上述したように、ポリシリコン層１２０表面を層間絶縁膜２６０表面より低くすることによりショート等の問題を防ぐことが可能となる。
【００３３】
次に、図１８に示されるように、レジスト２７０を除去した後に、ポリシリコン層１２０を覆うように、基板１００全面上に、例えばＮｉ等の金属を堆積させることにより、金属層２８０を形成する。
【００３４】
次に、図１９に示されるように、熱処理を施すことにより、ポリシリコン層１２０を全体的に金属層２８０とシリサイド反応させ、フルシリサイドゲート電極２９０を形成する。このとき、ＰＭＯＳ領域１３０ではポリシリコン層１２０が薄膜化されているので、ポリシリコンに対して金属が比較的に多い金属リッチなシリサイド（例えばＮｉ2ＳｉあるいはＮｉ3Ｓｉ）が形成される。また、ＮＭＯＳ領域１４０ではポリシリコン層１２０が薄膜化されていないので、金属に対してポリシリコンが比較的に多いシリコンリッチなシリサイド（例えばＮｉＳｉあるいはＮｉＳｉ2）が形成される。
【００３５】
次に、図２０に示されるように、ポリシリコン層１２０とは反応しなかった残りの金属層２８０を除去する。
【００３６】
以上の工程により、同一の基板１００上においてＰＭＯＳ領域１３０とＮＭＯＳ領域１４０とでＮｉ／Ｓｉ組成比が異なるフルシリサイドゲート電極２９０を有する半導体装置が形成される。
【００３７】
すなわち、ゲート絶縁膜１１０、ポリシリコン層１２０、およびフルシリサイドゲート電極２９０それぞれは、ＰＭＯＳ領域１３０においては、本発明に係る第１ゲート絶縁膜、第１ポリシリコン層、および第１フルシリサイドゲート電極として機能し、ＮＭＯＳ領域１４０においては、本発明に係る第２ゲート絶縁膜、第２ポリシリコン層、および第２フルシリサイドゲート電極として機能する。第１ゲート絶縁膜および第１フルシリサイドゲート電極は、それぞれ、ＰＭＯＳのゲート絶縁膜およびフルシリサイドゲート電極に対応しており、第２ゲート絶縁膜および第２フルシリサイドゲート電極は、それぞれ、ＮＭＯＳのゲート絶縁膜およびフルシリサイドゲート電極に対応している。
【００３８】
このように、本実施の形態に係る半導体装置およびその製造方法では、ＰＭＯＳとＮＭＯＳとでフルシリサイドゲート電極２９０のＮｉ／Ｓｉ組成比を異ならせることによりワークファンクション（仕事関数）を調整する。従って、容易に閾値が調整できる。
【００３９】
よって、ゲート絶縁膜１１０が高誘電率を有するｈｉｇｈ−ｋ膜である場合等においても、閾値を所望の値に調整することが可能となる。
【００４０】
また、キャップ層１７０を用いることによりポリシリコン層１２０表面を層間絶縁膜２６０表面より低くしているので、ＰＭＯＳ領域１３０のフルシリサイドゲート電極２９０とＮＭＯＳ領域１４０のフルシリサイドゲート電極２９０とが層間絶縁膜２６０上で接触しショートする等の問題を防ぐことができる。また、ＣＭＰによるポリシリコン層１２０のダメージやポリシリコン層１２０のばらつきを低減することができる。
【００４１】
なお、上述においては、キャップ膜１７０がシリコン窒化膜からなる場合について説明したが、これに限らず、キャップ層１７０は、例えば、プラズマＣＶＤにより堆積されたプラズマＣＶＤカーボンからなってもよい。キャップ層１７０をプラズマＣＶＤカーボンから構成することにより、キャップ層１７０を除去するときにＯ2プラズマエッチングを用いることが可能となる。従って、キャップ層１７０の除去を、サイドウォール２４０のＳｉＮ層２３１を削ることなく行うことが可能となる。
【００４２】
＜実施の形態２＞
実施の形態１においては、ＰＭＯＳ領域１３０のポリシリコン層１２０を選択的にエッチングすることにより、ＰＭＯＳ領域１３０におけるフルシリサイドゲート電極２９０のＮｉ／Ｓｉ組成比をＮＭＯＳ領域１４０より高くする場合について説明した。しかし、これに限らず、あるいは、ＮＭＯＳ領域１４０の金属層２８０を選択的にエッチングすることにより、ＮＭＯＳ領域１４０におけるフルシリサイドゲート電極２９０のＮｉ／Ｓｉ組成比をＰＭＯＳ領域１３０より低くしてもよい。
【００４３】
図２１〜２７は、実施の形態２に係る半導体装置の製造方法を示す断面図である。なお、キャップ層１７０を除去しポリシリコン層１２０を露出させるまでの工程は、実施の形態１において図１〜１５を用いて説明した工程と同様であるので、説明を省略する。これらの工程により、図２１のような構造（図１５と同様の構造）が形成される。
【００４４】
次に、図２２に示されるように、基板１００およびポリシリコン層１２０上に、例えばＮｉ等の金属を堆積させることにより、金属層２８０を形成する。
【００４５】
次に、図２３に示されるように、ＰＭＯＳ領域１３０に、レジスト３００を形成する。
【００４６】
次に、図２４に示されるように、ＮＭＯＳ領域１４０の金属層２８０を、レジスト３００をマスクとして選択的にエッチバック（リセス）することにより薄膜化する。
【００４７】
次に、図２５に示されるように、レジスト３００を除去する。
【００４８】
次に、図２６に示されるように、熱処理を施すことにより、ポリシリコン層１２０を全体的に金属層２８０とシリサイド反応させ、フルシリサイドゲート電極２９０を形成する。このとき、ＰＭＯＳ領域１３０では金属層２８０が薄膜化されていないので、ポリシリコンに対して金属が比較的に多い金属リッチなシリサイド（例えばＮｉ2ＳｉあるいはＮｉ3Ｓｉ）が形成される。また、ＮＭＯＳ領域１４０では金属層２８０が薄膜化されているので、金属に対してポリシリコンが比較的に多いシリコンリッチなシリサイド（例えばＮｉＳｉあるいはＮｉＳｉ2）が形成される。
【００４９】
次に、図２７に示されるように、ポリシリコン層１２０とは反応しなかった残りの金属層２８０を除去する。
【００５０】
以上の工程により、同一の基板１００上においてＰＭＯＳ領域１３０とＮＭＯＳ領域１４０とでＮｉ／Ｓｉ組成比が異なるフルシリサイドゲート電極２９０を有する半導体装置が形成される。
【００５１】
このように、本実施の形態に係る半導体装置の製造方法では、実施の形態１におけるポリシリコン層１２０の選択的なエッチングに代えて、金属層２８０の選択的なエッチングを行うことにより、ＰＭＯＳとＮＭＯＳとでフルシリサイドゲート電極２９０のＮｉ／Ｓｉ組成比を異ならせている。従って、実施の形態１と同様の効果を奏する。
【００５２】
＜実施の形態３＞
実施の形態１においては、ＰＭＯＳ領域１３０のポリシリコン層１２０の選択的なエッチングを、キャップ層１７０を除去し露出させた後に行う場合について説明した。しかし、これに限らず、ＰＭＯＳ領域１３０のポリシリコン層１２０の選択的なエッチングは、あるいは、キャップ層１７０を形成する前に行われてもよい。
【００５３】
図２８〜４１は、実施の形態３に係る半導体装置の製造方法を示す断面図である。なお、閾値を調整するための不純物を選択的に注入するまでの工程は、実施の形態１において図１〜３を用いて説明した工程と同様であるので、説明を省略する。これらの工程により、図２８のような構造（図３からレジスト１４０を除去した構造）が形成される。
【００５４】
次に、図２９に示されるように、ＰＭＯＳ領域１３０にレジスト３１０を形成した後に、ＰＭＯＳ領域１３０のポリシリコン層１２０を、レジスト３１０をマスクとして選択的にエッチバック（リセス）することにより薄膜化する。これにより、ＰＭＯＳ領域１３０とＮＭＯＳ領域１４０とでポリシリコン層１２０の厚みを異ならせるので、これらの境界に段差が形成される。なお、図２９に示されるポリシリコン層１２０のエッチバックは、あるいは、図２〜３で説明した不純物の注入の前に行われてもよい。
【００５５】
次に、図３０に示されるように、レジスト３１０を除去する。
【００５６】
次に、図３１に示されるように、後の工程で行われるＣＭＰのストッパーとして、例えばシリコン窒化膜からなるキャップ膜１７０を、ポリシリコン層１２０上に形成する。なお、キャップ層１７０においても、ポリシリコン層１２０と同様に、ＰＭＯＳ領域１３０とＮＭＯＳ領域１４０との境界に段差が形成される。また、実施の形態１で上述したように、このキャップ層１７０は、シリコン窒化膜に限らず、あるいはプラズマＣＶＤカーボンからなってもよい。
【００５７】
次に、図３２に示されるように、キャップ層１７０をＣＭＰにより平坦化させることにより、ＰＭＯＳ領域１３０とＮＭＯＳ領域１４０との境界に形成された段差が除去される。これにより、後の工程でＰＭＯＳおよびＮＭＯＳのゲートパターンを有するレジスト１８０をキャップ膜１７０上に形成するときに、リソグラフィのマージンを高めることが可能となる（なお、ポリシリコン層１２０においては、ＰＭＯＳ領域１３０とＮＭＯＳ領域１４０との境界に形成された段差は除去されない）。
【００５８】
次に、図３３に示されるように、ＰＭＯＳおよびＮＭＯＳのゲートパターンを有するレジスト１８０をキャップ膜１７０上に形成する。
【００５９】
次に、図３４に示されるように、レジスト１８０をマスクとしてキャップ膜１７０およびポリシリコン層１２０を、ＰＭＯＳおよびＮＭＯＳのゲートパターンへエッチングする。
【００６０】
なお、図３４に示されるゲートパターンへのエッチングは、あるいは、レジスト１８０をマスクとしてキャップ膜１７０をエッチングした後に、レジスト１８０を除去し、キャップ膜１７０をマスクとしてポリシリコン層１２０をエッチングすることにより行われてもよい。
【００６１】
次に、図３５に示されるように、レジスト１８０を除去する。
【００６２】
次に、図３６に示されるように、基板１００、ポリシリコン層１２０、およびキャップ層１７０を覆うように、オフセットスペーサ形成用の絶縁膜２００を形成する。
【００６３】
次に、実施の形態１において図８〜１３を用いて説明した工程と同様に、オフセットスペーサ２１０、エクステンション領域２２０、サイドウォール層２４０、ソース／ドレイン領域２５０、および層間絶縁膜２６０を順次に形成する。
【００６４】
次に、図３７に示されるように、層間絶縁膜２６０をＣＭＰにより平坦化させる。このＣＭＰは、キャップ層１７０でストップするまで行われる。
【００６５】
次に、図３８に示されるように、キャップ層１７０を除去することにより、ポリシリコン層１２０を露出させる。なお、このとき、後の工程におけるシリサイド化を容易とするために、必要に応じポリシリコン層１２０をエッチングし薄膜化してもよい。
【００６６】
次に、図３９に示されるように、ポリシリコン層１２０を覆うように、基板１００全面上に、例えばＮｉ等の金属を堆積させることにより、金属層２８０を形成する。
【００６７】
次に、図４０に示されるように、熱処理を施すことにより、ポリシリコン層１２０を全体的に金属層２８０とシリサイド反応させ、フルシリサイドゲート電極２９０を形成する。このとき、ＰＭＯＳ領域１３０ではポリシリコン層１２０が薄膜化されているので、ポリシリコンに対して金属が比較的に多い金属リッチなシリサイド（例えばＮｉ2ＳｉあるいはＮｉ3Ｓｉ）が形成される。また、ＮＭＯＳ領域１４０ではポリシリコン層１２０が薄膜化されていないので、金属に対してポリシリコンが比較的に多いシリコンリッチなシリサイド（例えばＮｉＳｉあるいはＮｉＳｉ2）が形成される。
【００６８】
次に、図４１に示されるように、ポリシリコン層１２０とは反応しなかった残りの金属層２８０を除去する。
【００６９】
以上の工程により、同一の基板１００上においてＰＭＯＳ領域１３０とＮＭＯＳ領域１４０とでＮｉ／Ｓｉ組成比が異なるフルシリサイドゲート電極２９０を有する半導体装置が形成される。
【００７０】
このように、本実施の形態に係る半導体装置の製造方法では、ＰＭＯＳ領域１３０のポリシリコン層１２０の選択的なエッチングを、キャップ層１７０を形成する前に行うことにより、ＰＭＯＳとＮＭＯＳとでフルシリサイドゲート電極２９０のＮｉ／Ｓｉ組成比を異ならせている。従って、実施の形態１と同様の効果を奏する。
【図面の簡単な説明】
【００７１】
【図１】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１６】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１７】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１８】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１９】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図２０】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図２１】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２２】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２３】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２４】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２５】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２６】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２７】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図２８】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図２９】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図３０】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図３１】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図３２】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図３３】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図３４】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図３５】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図３６】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図３７】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図３８】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図３９】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図４０】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図４１】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００７２】
１００  基板、１１０  ゲート絶縁膜、１２０  ポリシリコン層、１３０  ＰＭＯＳ領域、１４０  ＮＭＯＳ領域、１５０，１６０，１８０，２７０，３００，３１０  レジスト、１７０  キャップ層、２００，２３０  絶縁膜、２１０  オフセットスペーサ、２２０  エクステンション領域、２３１  ＳｉＮ層、２３２  ＳｉＯ2層、２４０  サイドウォール、２５０  ソース／ドレイン領域、２６０  層間絶縁膜、２８０  金属層、２９０  フルシリサイドゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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