(57)【要約】【課題】従来の半導体装置においては、チップ面積の縮小という面で改善の余地がある。【解決手段】半導体装置１は、評価用トランジスタ１０（第１の特性評価用素子）、評価用トランジスタ（第２の特性評価用素子）、測定パッド３０（第１の測定パッド）、および測定パッド４０（第２の測定パッド）を備えている。測定パッド３０と測定パッド４０とは、配線層中の相異なる層に設けられている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の特性評価用素子と、
前記第１の特性評価用素子とは異なる第２の特性評価用素子と、
前記第１の特性評価用素子に接続され、当該第１の特性評価用素子の電気的特性の測定に用いられる第１の測定パッドと、
前記第２の特性評価用素子に接続され、当該第２の特性評価用素子の電気的特性の測定に用いられる第２の測定パッドと、を備え、
前記第１の測定パッドと前記第２の測定パッドとは、相異なる層に設けられていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の測定パッドと前記第２の測定パッドとは、平面視で重なっている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１の測定パッドと前記第２の測定パッドとは、平面視で略完全に重なっている半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記第１の測定パッドと前記第２の測定パッドとは、面積が互いに略等しい半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記第１の特性評価用素子と前記第２の特性評価用素子とは、相異なる設計パラメータを有する半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記設計パラメータは、ゲート長、ゲート幅、ゲート膜厚または不純物濃度である半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
前記第１の測定パッドと前記第２の測定パッドとは、配線層中の相異なる層に設けられている半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１および第２の測定パッドの一方は、前記配線層中の最上層に設けられている半導体装置。
【請求項９】
請求項１乃至８いずれかに記載の半導体装置において、
前記第１の特性評価用素子は複数の端子を有し、当該複数の端子の各々に１つずつ前記第１の測定パッドが設けられ、
前記第２の特性評価用素子は複数の端子を有し、当該複数の端子の各々に１つずつ前記第２の測定パッドが設けられている半導体装置。
【請求項１０】
請求項１乃至９いずれかに記載の半導体装置において、
前記第２の測定パッドは、前記第１の測定パッドよりも上層に設けられている半導体装置。
【請求項１１】
請求項１乃至１０いずれかに記載の半導体装置において、
前記第１の測定パッドは、複数の層に設けられており、
前記第１の測定パッドは何れも、前記第２の測定パッドが設けられていない層に設けられている半導体装置。
【請求項１２】
請求項１乃至１１いずれかに記載の半導体装置において、
前記第１または第２の特性評価用素子は、容量素子である半導体装置。
【請求項１３】
請求項１乃至１１いずれかに記載の半導体装置において、
前記第１または第２の特性評価用素子は、抵抗素子である半導体装置。
【請求項１４】
第１の特性評価用素子と、
前記第１の特性評価用素子とは異なる第２の特性評価用素子と、
前記第１の特性評価用素子に接続され、当該第１の特性評価用素子の電気的特性の測定に用いられる第１の測定パッドと、
前記第２の特性評価用素子に接続され、当該第２の特性評価用素子の電気的特性の測定に用いられる第２の測定パッドと、を備え、
前記第１の測定パッドと前記第２の測定パッドとは、相異なる層に設けられていることを特徴とする半導体ウエハ。
【請求項１５】
請求項１４に記載の半導体ウエハにおいて、
前記第１および第２の特性評価用素子ならびに前記第１および第２の測定パッドは、スクライブライン領域に設けられている半導体ウエハ。
【請求項１６】
第１の特性評価用素子を形成する工程と、
前記第１の特性評価用素子とは異なる第２の特性評価用素子を形成する工程と、
前記第１の特性評価用素子に接続されるように、第１の測定パッドを形成する工程と、
前記第１の測定パッドに所定の電位を与えることにより、前記第１の特性評価用素子の電気的特性を測定する工程と、
前記第２の特性評価用素子に接続されるように、第２の測定パッドを形成する工程と、
前記第２の測定パッドに所定の電位を与えることにより、前記第２の特性評価用素子の電気的特性を測定する工程と、を含み、
前記第１の測定パッドと前記第２の測定パッドとは、相異なる層に形成されることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記第１および第２の測定パッドを形成する工程よりも後に、前記第１および第２の特性評価用素子が形成されたウエハをダイシングする工程を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハならびに半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置としては、例えば特許文献１に記載されたものがある。同文献に記載の半導体装置には、電気的特性の評価の対象となる評価用トランジスタが設けられている。評価用トランジスタのソース端子、ドレイン端子およびゲート端子の各々には、評価用パッドが接続されている。これらの評価用パッドは、層間絶縁膜の表面、すなわち配線層の最上層に形成されている。なお、本発明に関連する先行技術文献としては、上記文献の他に、特許文献２が挙げられる。
【特許文献１】特開２０００−２１４２２８号公報
【特許文献２】特開２０００−２６０８３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上述の評価用トランジスタ等の特性評価用素子は、一般に、１つの半導体装置中に複数設けられる。それに伴い、評価用パッドも複数設けられることになる。ところが、かかる評価用パッドは、比較的大きな面積を要するものである。したがって、評価用パッドの数の増加は、チップ面積の増大につながってしまう。それゆえ、特許文献１の半導体装置においては、チップ面積の縮小という面で改善の余地がある。
【課題を解決するための手段】
【０００４】
本発明による半導体装置は、第１の特性評価用素子と、上記第１の特性評価用素子とは異なる第２の特性評価用素子と、上記第１の特性評価用素子に接続され、当該第１の特性評価用素子の電気的特性の測定に用いられる第１の測定パッドと、上記第２の特性評価用素子に接続され、当該第２の特性評価用素子の電気的特性の測定に用いられる第２の測定パッドと、を備え、上記第１の測定パッドと上記第２の測定パッドとは、相異なる層に設けられていることを特徴とする。
【０００５】
この半導体装置においては、第１および第２の特性評価用素子のそれぞれに、第１および第２の測定パッドが接続されている。ここで、第１および第２の測定パッドは、互いに異なる層に設けられている。これにより、これらの測定パッドが同一の層に設けられている場合に比して、チップ面積を小さく抑えることが可能である。
【０００６】
本発明による半導体ウエハは、第１の特性評価用素子と、上記第１の特性評価用素子とは異なる第２の特性評価用素子と、上記第１の特性評価用素子に接続され、当該第１の特性評価用素子の電気的特性の測定に用いられる第１の測定パッドと、上記第２の特性評価用素子に接続され、当該第２の特性評価用素子の電気的特性の測定に用いられる第２の測定パッドと、を備え、上記第１の測定パッドと上記第２の測定パッドとは、相異なる層に設けられていることを特徴とする。
【０００７】
この半導体ウエハにおいては、第１および第２の特性評価用素子のそれぞれに、第１および第２の測定パッドが接続されている。ここで、第１および第２の測定パッドは、互いに異なる層に設けられている。これにより、これらの測定パッドが同一の層に設けられている場合に比して、チップ面積を小さく抑えることが可能である。
【０００８】
本発明による半導体装置の製造方法は、第１の特性評価用素子を形成する工程と、上記第１の特性評価用素子とは異なる第２の特性評価用素子を形成する工程と、上記第１の特性評価用素子に接続されるように、第１の測定パッドを形成する工程と、上記第１の測定パッドに所定の電位を与えることにより、上記第１の特性評価用素子の電気的特性を測定する工程と、上記第２の特性評価用素子に接続されるように、第２の測定パッドを形成する工程と、上記第２の測定パッドに所定の電位を与えることにより、上記第２の特性評価用素子の電気的特性を測定する工程と、を含み、上記第１の測定パッドと上記第２の測定パッドとは、相異なる層に形成されることを特徴とする。
【０００９】
この製造方法においては、第１および第２の特性評価用素子のそれぞれに接続される第１および第２の測定パッドを形成している。ここで、第１および第２の測定パッドは、互いに異なる層に形成される。これにより、これらの測定パッドを同一の層に形成する場合に比して、チップ面積を小さく抑えることが可能である。
【発明の効果】
【００１０】
本発明によれば、チップの小型化に適した構造の半導体ウエハならびに半導体装置およびその製造方法が実現される。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ、本発明による半導体ウエハならびに半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１２】
（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す平面図である。また、図２、図３および図４はそれぞれ、図１のII−II線、III−III線およびIV−IV線に沿った断面を示す断面図である。半導体装置１は、評価用トランジスタ１０（第１の特性評価用素子）、評価用トランジスタ２０（第２の特性評価用素子）、測定パッド３０（第１の測定パッド）、および測定パッド４０（第２の測定パッド）を備えている。
【００１３】
評価用トランジスタ１０は、ソース領域１２、ドレイン領域１４およびゲート電極１６を有している。同様に、評価用トランジスタ２０は、ソース領域２２、ドレイン領域２４およびゲート電極２６を有している。ソース領域１２，２２およびドレイン領域１４，２４は、半導体基板９０内のウエル領域９２に形成されている。半導体基板９０は、例えば、P型シリコン基板である。また、ゲート電極１６，２６は、図示しないゲート絶縁膜を介してウエル領域９２上に形成されている。
【００１４】
評価用トランジスタ１０および評価用トランジスタ２０は、図からもわかるように、相異なる素子、換言すれば互いに別個に設けられた素子である。これらは、素子分離領域９４により、互いに隔離されている。素子分離領域９４は、例えば、ＳＴＩ（Shallow Trench Isolation）領域である。本実施形態においては特に、これらの評価用トランジスタ１０と評価用トランジスタ２０とは、相異なる設計パラメータを有している。ここで、設計パラメータとしては、例えば、ゲート長、ゲート幅、ゲート膜厚、および不純物濃度等が挙げられる。複数の設計パラメータのうち少なくとも１つが評価用トランジスタ１０および評価用トランジスタ２０間で相異していれば、評価用トランジスタ１０と評価用トランジスタ２０とが相異なる設計パラメータを有していると言える。
【００１５】
評価用トランジスタ１０には、測定パッド３０が接続されている。具体的には、ソース領域１２、ドレイン領域１４およびゲート電極１６の各々に、測定パッド３０が接続されている。すなわち、評価用トランジスタ１０のソース端子、ドレイン端子およびゲート端子の各々に１つずつ測定パッド３０が設けられている。測定パッド３０は、評価用トランジスタ１０の電気的特性の測定に用いられる。すなわち、測定パッド３０に所定の電位が与えられることにより、評価用トランジスタ１０の電気的特性が測定される。この測定パッド３０は、配線層中の第２層に設けられている。
【００１６】
図２に示すように、ソース領域１２と測定パッド３０とは、コンタクトプラグ１３、配線７１およびビアプラグ８１を介して、互いに接続されている。同様に、ドレイン領域１４と測定パッド３０とは、コンタクトプラグ１５、配線７１およびビアプラグ８１を介して、互いに接続されている。また、図３に示すように、ゲート電極１６と測定パッド３０とは、コンタクトプラグ１７、配線７１およびビアプラグ８１を介して、互いに接続されている。ここで、配線７１およびビアプラグ８１はそれぞれ、配線層中の第１層（最下層）に設けられた配線およびビアプラグである。なお、コンタクトプラグが設けられた層は、配線層に含まれていない。
【００１７】
評価用トランジスタ２０には、測定パッド４０が接続されている。具体的には、ソース領域２２、ドレイン領域２４およびゲート電極２６の各々に、測定パッド４０が接続されている。すなわち、評価用トランジスタ２０のソース端子、ドレイン端子およびゲート端子の各々に１つずつ測定パッド４０が設けられている。測定パッド４０は、評価用トランジスタ２０の電気的特性の測定に用いられる。すなわち、測定パッド４０に所定の電位が与えられることにより、評価用トランジスタ２０の電気的特性が測定される。この測定パッド４０は、配線層中の第４層に設けられている。
【００１８】
図４に示すように、ソース領域２２と測定パッド３０とは、コンタクトプラグ２３、配線７１，７２，７３およびビアプラグ８１，８２，８３を介して、互いに接続されている。同様に、ドレイン領域２４と測定パッド３０とは、コンタクトプラグ２５、配線７１，７２，７３およびビアプラグ８１，８２，８３を介して、互いに接続されている。また、図３に示すように、ゲート電極２６と測定パッド３０とは、コンタクトプラグ２７、配線７１，７２，７３およびビアプラグ８１，８２，８３を介して、互いに接続されている。ここで、配線７２およびビアプラグ８２はそれぞれ、配線層中の第２層に設けられた配線およびビアプラグである。また、配線７３およびビアプラグ８３はそれぞれ、配線層中の第３層に設けられた配線およびビアプラグである。
【００１９】
このように、測定パッド３０と測定パッド４０とは、配線層中の相異なる層に設けられている。本実施形態においては、上述のように、測定パッド４０が、測定パッド３０が設けられた第２層よりも上層の第４層に設けられている。半導体装置１においては、この第４層が配線層中の最上層に相当する。
【００２０】
また、図１に示すように、測定パッド３０と測定パッド４０とは、平面視で略完全に重なっている。ここで、測定パッド３０と測定パッド４０とが平面視で重なるとは、これらを半導体基板９０の基板面に平行な平面に正射影したときに、それらの像が重複する領域が存在するということである。それらの像が略一致する場合を特に、測定パッド３０と測定パッド４０とが平面視で略完全に重なっていると言う。したがって、測定パッド３０と測定パッド４０とが平面視で略完全に重なるための必要条件として、これらの面積が互いに略等しいことが挙げられる。実際、本実施形態においては、この必要条件が満たされている。
【００２１】
図５および図６を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置１の製造方法の一例を説明する。概括すると、この製造方法は、下記工程（ａ）〜（ｆ）を含むものである。
（ａ）評価用トランジスタ１０を形成する工程
（ｂ）評価用トランジスタ２０を形成する工程
（ｃ）評価用トランジスタ１０に接続されるように、測定パッド３０を形成する工程
（ｄ）測定パッド３０に所定の電位を与えることにより、評価用トランジスタ１０の電気的特性を測定する工程
（ｅ）評価用トランジスタ２０に接続されるように、測定パッド４０を形成する工程
（ｆ）測定パッド４０に所定の電位を与えることにより、評価用トランジスタ２０の電気的特性を測定する工程
【００２２】
より詳細に説明すると、まず、ウエル領域９２および素子分離領域９４が形成された半導体基板９０に、評価用トランジスタ１０および評価用トランジスタ２０を形成する（図５（ａ）〜図５（ｃ））。図５（ａ）、図５（ｂ）および図５（ｃ）はそれぞれ、図２、図３および図４と同様の断面を示している。なお、評価用トランジスタ１０および評価用トランジスタ２０は、何れか一方が先に形成されてもよいし、同時に形成されてもよい。
【００２３】
次に、コンタクトプラグ１３，１５，１７，２３，２５，２７を形成した後、配線７１およびビアプラグ８１を順に形成する。続いて、測定パッド３０を形成する。このとき、測定パッド３０と併せて、配線７２も形成する（図６（ａ）〜図６（ｃ））。図６（ａ）、図６（ｂ）および図６（ｃ）はそれぞれ、図２、図３および図４と同様の断面を示している。その後、測定パッド３０に所定の電位を与えることにより、評価用トランジスタ１０の電気的特性を測定する。
【００２４】
次に、ビアプラグ８２、配線７３およびビアプラグ８３を順に形成する。続いて、測定パッド４０を形成する。これにより、図１〜図４に示す半導体装置１が得られる。その後、測定パッド４０に所定の電位を与えることにより、評価用トランジスタ２０の電気的特性を測定する。
【００２５】
なお、測定パッド３０を形成する工程および測定パッド４０を形成する工程よりも後に、評価用トランジスタ１０および評価用トランジスタ２０が形成されたウエハをダイシングする工程を実行してもよい。その場合、個片化されたチップ状態にある半導体装置１が得られる。
【００２６】
本実施形態の効果を説明する。本実施形態においては、評価用トランジスタ１０および評価用トランジスタ２０のそれぞれに、測定パッド３０および測定パッド４０が接続されている。ここで、測定パッド３０および測定パッド４０は、互いに異なる層に設けられている。これにより、これらの測定パッドが同一の層に設けられる場合に比して、チップ面積を小さく抑えることが可能である。よって、小型化に適した構造の半導体装置１およびその製造方法が実現されている。
【００２７】
測定パッド３０と測定パッド４０とが平面視で重なっている。これにより、測定パッド３０と測定パッド４０とが重なっていない場合よりも、測定パッドの実装面積を小さく抑えることができる。すなわち、少なくとも両者が重なった部分の面積分は、実装面積を縮小することができる。本実施形態においては特に、測定パッド３０と測定パッド４０とが平面視で略完全に重なっている。これにより、測定パッドの実装面積を一層小さく抑えることができる。
【００２８】
測定パッド３０の面積と測定パッド４０の面積とが互いに略等しい。かかる構成は、評価用トランジスタ１０および評価用トランジスタ２０の特性評価を同一のプローブカードを用いて行うのに適している。
【００２９】
評価用トランジスタ１０と評価用トランジスタ２０とが相異なる設計パラメータを有している。このため、相異なる設計パラメータを有する複数の特性評価用素子の各々について特性評価を実行することができる。これにより、一層効果的な特性評価を行うことができる。このことは、半導体装置の歩留まりおよび信頼性の向上に寄与する。
【００３０】
測定パッド４０が配線層中の最上層に設けられている。これにより、配線層を形成し終えた後であっても、評価用トランジスタ２０の特性評価を行うことができる。
【００３１】
評価用トランジスタ１０の各端子に１つずつ測定パッド３０が設けられるとともに、評価用トランジスタ２０の各端子に１つずつ測定パッド４０が設けられている。このように評価用トランジスタ１０および評価用トランジスタ２０間で測定パッドを共有しない構成とすることにより、評価用トランジスタ１０および評価用トランジスタ２０の特性評価を首尾良く行うことができる。
【００３２】
これに対して、特許文献２に記載の半導体装置においては、複数の評価用トランジスタ間で測定パッドが共有されている。図２４は、同文献の半導体装置を示す平面図である。半導体装置１００には、評価用トランジスタ１０１，１０２，１０３、および測定パッド１１１，１１２，１１３が設けられている。
【００３３】
ここで、測定パッド１１１は、評価用トランジスタ１０１のソース端子、評価用トランジスタ１０２のゲート端子、および評価用トランジスタ１０３のドレイン端子に接続されている。測定パッド１１２は、評価用トランジスタ１０１のドレイン端子、評価用トランジスタ１０２のソース端子、および評価用トランジスタ１０３のゲート端子に接続されている。また、測定パッド１１３は、評価用トランジスタ１０１のゲート端子、評価用トランジスタ１０２のドレイン端子、および評価用トランジスタ１０３のソース端子に接続されている。
【００３４】
しかしながら、このように複数の評価用トランジスタ間で測定パッドを共有すると、測定パッドに印加可能な電圧の大きさが制限されるという問題（耐圧の問題）がある。すなわち、１つの測定パッドを共有する複数の評価用トランジスタの耐圧が相異なる場合、それらの中で最小の耐圧によって、その測定パッドに印加可能な電圧の大きさが制限されてしまう。このことは、最小の耐圧を有する評価用トランジスタ以外の評価用トランジスタについては、全ての電圧範囲で特性評価を行えないことを意味する。したがって、充分な特性評価が妨げられてしまう。近年、ゲート絶縁膜の薄化に伴いトランジスタの耐圧が低くなる傾向にあるため、かかる問題が顕在化してきている。
【００３５】
そのうえ、特性評価の一環としてリーク電流測定を行う場合には、１つの測定パッドにつきリーク経路が複数存在することとなるため、リーク経路を特定できないという問題（リーク経路の問題）もある。このことも、特性評価の妨げとなってしまう。
【００３６】
この点、本実施形態によれば、評価用トランジスタ１０および評価用トランジスタ２０間で測定パッドを共有していないため、耐圧の問題およびリーク経路の問題の双方を回避することができる。
【００３７】
（第２実施形態）
図７は、本発明による半導体装置の第２実施形態を示す平面図である。また、図８、図９および図１０はそれぞれ、図７のVIII−VIII線、IX−IX線およびX−X線に沿った断面を示す断面図である。半導体装置２は、評価用容量素子５０（第１の特性評価用素子）、評価用トランジスタ２０（第２の特性評価用素子）、測定パッド３０、および測定パッド４０を備えている。これらのうち評価用トランジスタ２０、測定パッド３０および測定パッド４０の構成は、半導体装置１について説明したとおりである。このように半導体装置２は、第１の特性評価用素子が容量素子である点で、上述の半導体装置１と相異している。
【００３８】
評価用容量素子５０は、拡散層５２および上部電極５４を有している。拡散層５２は、ウエル領域９２に形成されており、評価用トランジスタ２０のソース領域２２およびドレイン領域２４と同様の構造をしている。上部電極５４は、図示しない容量絶縁膜を介してウエル領域９２上に形成されており、評価用トランジスタ２０のゲート電極２６と同様の構造をしている。評価用容量素子５０においては、上部電極５４の直下のウエル領域９２に形成されるチャネル領域が下部電極として機能するとともに、上部電極５４が上部電極として機能する。拡散層５２は、下部電極に流入する（あるいは下部電極から流出する）電荷の経路を構成する。すなわち、この評価用容量素子５０は、所謂ＭＯＳキャパシタである。
【００３９】
評価用容量素子５０には、測定パッド３０が接続されている。具体的には、拡散層５２および上部電極５４の各々に、測定パッド３０が接続されている。すなわち、評価用容量素子５０の下部電極端子および上部電極端子の各々に１つずつ測定パッド３０が設けられている。測定パッド３０は、評価用容量素子５０の電気的特性の測定に用いられる。すなわち、測定パッド３０に所定の電位が与えられることにより、評価用容量素子５０の電気的特性が測定される。この測定パッド３０は、配線層中の第２層に設けられている。
【００４０】
図８に示すように、拡散層５２と測定パッド３０とは、コンタクトプラグ５３、配線７１およびビアプラグ８１を介して、互いに接続されている。同様に、上部電極５４と測定パッド３０とは、コンタクトプラグ５５、配線７１およびビアプラグ８１を介して、互いに接続されている。
【００４１】
かかる構成の半導体装置２は、上述の半導体装置１の製造方法において評価用トランジスタ１０の代わりに評価用容量素子５０を形成することにより、製造することができる。なお、評価用容量素子５０の拡散層５２は、評価用トランジスタ２０のソース領域２２およびドレイン領域２４と同時に形成されることが好ましい。同様に、評価用容量素子５０の上部電極５４および容量絶縁膜は、評価用トランジスタ２０のゲート電極２６およびゲート絶縁膜と同時に形成されることが好ましい。
【００４２】
本実施形態の効果を説明する。本実施形態においては、評価用容量素子５０および評価用トランジスタ２０のそれぞれに、測定パッド３０および測定パッド４０が接続されている。ここで、測定パッド３０および測定パッド４０は、互いに異なる層に設けられている。これにより、これらの測定パッドが同一の層に設けられる場合に比して、チップ面積を小さく抑えることが可能である。よって、小型化に適した構造の半導体装置２およびその製造方法が実現されている。
【００４３】
ところで、本実施形態において評価用容量素子５０の特性評価は、半導体装置２の製造の途中（測定パッド３０を形成した後）で行われる。この点、容量素子は、一般に、トランジスタに比して、半導体装置の製造中に特性が変化しにくい。そのため、製造の途中で実行された評価用容量素子５０についての特性評価の結果は、製造後の半導体装置２においても高い信頼性を有する。なお、本実施形態のその他の効果は、上述した第１実施形態の効果と同様である。
【００４４】
（第３実施形態）
図１１は、本発明による半導体装置の第３実施形態を示す平面図である。また、図１２、図１３および図１４はそれぞれ、図１１のXII−XII線、XIII−XIII線およびXIV−XIV線に沿った断面を示す断面図である。半導体装置３は、評価用抵抗素子６０（第１の特性評価用素子）、評価用トランジスタ２０（第２の特性評価用素子）、測定パッド３０、および測定パッド４０を備えている。これらのうち評価用トランジスタ２０、測定パッド３０および測定パッド４０の構成は、半導体装置１について説明したとおりである。このように半導体装置３は、第１の特性評価用素子が抵抗素子である点で、上述の半導体装置１，２と相異している。
【００４５】
評価用抵抗素子６０は、ウエル領域９２に形成された拡散層として構成されている。この拡散層は、評価用トランジスタ２０のソース領域２２およびドレイン領域２４と同様の構造をしている。評価用抵抗素子６０には、測定パッド３０が接続されている。具体的には、評価用抵抗素子６０の両端にそれぞれ、測定パッド３０が接続されている。すなわち、評価用抵抗素子６０の第１の端子および第２の端子の各々に１つずつ測定パッド３０が設けられている。測定パッド３０は、評価用抵抗素子６０の電気的特性の測定に用いられる。すなわち、測定パッド３０に所定の電位が与えられることにより、評価用抵抗素子６０の電気的特性が測定される。この測定パッド３０は、配線層中の第２層に設けられている。
【００４６】
図１２に示すように、評価用抵抗素子６０の一端と測定パッド３０とは、コンタクトプラグ６１ａ、配線７１およびビアプラグ８１を介して、互いに接続されている。同様に、評価用抵抗素子６０の他端と測定パッド３０とは、コンタクトプラグ６１ｂ、配線７１およびビアプラグ８１を介して、互いに接続されている。
【００４７】
かかる構成の半導体装置３は、上述の半導体装置１の製造方法において評価用トランジスタ１０の代わりに評価用抵抗素子６０を形成することにより、製造することができる。なお、評価用抵抗素子６０の拡散層は、評価用トランジスタ２０のソース領域２２およびドレイン領域２４と同時に形成されることが好ましい。
【００４８】
本実施形態の効果を説明する。本実施形態においては、評価用抵抗素子６０および評価用トランジスタ２０のそれぞれに、測定パッド３０および測定パッド４０が接続されている。ここで、測定パッド３０および測定パッド４０は、互いに異なる層に設けられている。これにより、これらの測定パッドが同一の層に設けられる場合に比して、チップ面積を小さく抑えることが可能である。よって、小型化に適した構造の半導体装置３およびその製造方法が実現されている。
【００４９】
ところで、本実施形態において評価用抵抗素子６０の特性評価は、半導体装置３の製造の途中（測定パッド３０を形成した後）で行われる。この点、抵抗素子は、一般に、トランジスタおよび容量素子に比して、半導体装置の製造中に特性が変化しにくい。そのため、製造の途中で実行された評価用抵抗素子６０についての特性評価の結果は、製造後の半導体装置３においても高い信頼性を有する。なお、本実施形態のその他の効果は、上述した第１実施形態の効果と同様である。
【００５０】
（第４実施形態）
図１５は、本発明による半導体装置の第４実施形態を示す平面図である。また、図１６、図１７および図１８はそれぞれ、図１５のXVI−XVI線、XVII−XVII線およびXVIII−XVIII線に沿った断面を示す断面図である。半導体装置４は、評価用抵抗素子６０、評価用トランジスタ２０、測定パッド３０、および測定パッド４０を備えている。これらのうち評価用トランジスタ２０の構成は、半導体装置１について説明したとおりである。また、評価用抵抗素子６０の構成は、半導体装置３について説明したとおりである。後述するように、半導体装置４は、測定パッド３０および測定パッド４０がそれぞれ複数の層に設けられている点で、半導体装置１，２，３と相異している。
【００５１】
本実施形態において、測定パッド３０は、配線層中の第１層および第２層に設けられている。同様に、測定パッド４０は、配線層中の第３層および第４層に設けられている。このように、測定パッド３０は何れも、測定パッド４０が設けられていない層に設けられている。換言すれば、測定パッド３０および測定パッド４０の双方が設けられた層は存在しない。
【００５２】
本実施形態の効果を説明する。本実施形態においては、評価用抵抗素子６０および評価用トランジスタ２０のそれぞれに、測定パッド３０および測定パッド４０が接続されている。ここで、測定パッド３０および測定パッド４０は、互いに異なる層に設けられている。これにより、これらの測定パッドが同一の層に設けられる場合に比して、チップ面積を小さく抑えることが可能である。よって、小型化に適した構造の半導体装置４およびその製造方法が実現されている。
【００５３】
さらに、測定パッド３０が複数の層に設けられている。これにより、半導体装置４の製造における複数の段階で評価用抵抗素子６０の特性評価を行うことができる。すなわち、本例においては、第１層の測定パッド３０を形成した後および第２層の測定パッド３０を形成した後にそれぞれ、評価用抵抗素子６０の特性評価を行うことができる。このため、測定パッド３０が一層にのみ設けられている場合に比して、評価用抵抗素子６０の異常を早期に発見し易くなる。同様に、測定パッド４０が複数の層に設けられているため、評価用トランジスタ２０の異常も早期に発見し易くなる。
【００５４】
本実施形態においては測定パッド３０および測定パッド４０の双方が複数の層に設けられた例を示したが、測定パッド３０および測定パッド４０のうち一方のみを複数の層に設け、他方を一つの層に設けてもよい。なお、本実施形態のその他の効果は、上述した第１実施形態の効果と同様である。
【００５５】
（第５実施形態）
図１９は、本発明による半導体装置の第５実施形態を示す平面図である。また、図２０、図２１および図２２はそれぞれ、図１９のXX−XX線、XXI−XXI線およびXXII−XXII線に沿った断面を示す断面図である。半導体装置５は、評価用抵抗素子６２（第１の特性評価用素子）、評価用抵抗素子６６（第２の特性評価用素子）、評価用抵抗素子６４、評価用抵抗素子６８、測定パッド３０、および測定パッド４０を備えている。後述するように、半導体装置５は、測定パッド３０および測定パッド４０が複数の特性評価用素子間で共有されている点で、半導体装置１，２，３，４と相異している。
【００５６】
評価用抵抗素子６６，６８は、半導体装置３の評価用抵抗素子６０と同様に、ウエル領域９２に形成された拡散層として構成されている。評価用抵抗素子６６には、測定パッド４０が接続されている。具体的には、評価用抵抗素子６６の両端にそれぞれ、測定パッド４０が接続されている。同様に、評価用抵抗素子６８の両端にもそれぞれ、測定パッド４０が接続されている。ここで、評価用抵抗素子６６および評価用抵抗素子６８は、１つの測定パッド４０を共有している。測定パッド４０は、評価用抵抗素子６６，６８の電気的特性の測定に用いられる。すなわち、測定パッド４０に所定の電位が与えられることにより、評価用抵抗素子６６，６８の電気的特性が測定される。
【００５７】
図２０および図２１に示すように、評価用抵抗素子６６の一端と測定パッド４０とは、コンタクトプラグ６７ａ、配線７１，７２，７３およびビアプラグ８１，８２，８３を介して、互いに接続されている。同様に、評価用抵抗素子６６の他端と測定パッド４０とは、コンタクトプラグ６７ｂ、配線７１，７２，７３およびビアプラグ８１，８２，８３を介して、互いに接続されている。また、評価用抵抗素子６８の一端と測定パッド４０とは、コンタクトプラグ６９ａ、配線７１，７２，７３およびビアプラグ８１，８２，８３を介して、互いに接続されている。同様に、評価用抵抗素子６８の他端と測定パッド４０とは、コンタクトプラグ６９ｂ、配線７１，７２，７３およびビアプラグ８１，８２，８３を介して、互いに接続されている。このように、評価用抵抗素子６６の他端と評価用抵抗素子６８の他端とは、同一の測定パッド４０に接続されている。
【００５８】
評価用抵抗素子６２，６４は、ウエル領域９２上に形成されており、トランジスタのゲート電極と同様の構造をしている。評価用抵抗素子６２，６４の材料は、例えばポリシリコンである。評価用抵抗素子６２には、測定パッド３０が接続されている。具体的には、評価用抵抗素子６２の両端にそれぞれ、測定パッド３０が接続されている。同様に、評価用抵抗素子６４の両端にもそれぞれ、測定パッド３０が接続されている。ここで、評価用抵抗素子６２および評価用抵抗素子６４は、１つの測定パッド３０を共有している。測定パッド３０は、評価用抵抗素子６２，６４の電気的特性の測定に用いられる。すなわち、測定パッド３０に所定の電位が与えられることにより、評価用抵抗素子６２，６４の電気的特性が測定される。
【００５９】
図２２に示すように、評価用抵抗素子６２の一端と測定パッド３０とは、コンタクトプラグ６３ａ、配線７１およびビアプラグ８１を介して、互いに接続されている。同様に、評価用抵抗素子６２の他端と測定パッド３０とは、コンタクトプラグ６３ｂ、配線７１およびビアプラグ８１を介して、互いに接続されている。また、評価用抵抗素子６４の一端と測定パッド３０とは、コンタクトプラグ６５ａ、配線７１およびビアプラグ８１を介して、互いに接続されている。同様に、評価用抵抗素子６４の他端と測定パッド３０とは、コンタクトプラグ６５ｂ、配線７１およびビアプラグ８１を介して、互いに接続されている。このように、評価用抵抗素子６２の他端と評価用抵抗素子６４の一端とは、同一の測定パッド３０に接続されている。
【００６０】
本実施形態の効果を説明する。本実施形態においては、評価用抵抗素子６２および評価用抵抗素子６４のそれぞれに、測定パッド３０および測定パッド４０が接続されている。ここで、測定パッド３０および測定パッド４０は、互いに異なる層に設けられている。これにより、これらの測定パッドが同一の層に設けられる場合に比して、チップ面積を小さく抑えることが可能である。よって、小型化に適した構造の半導体装置５およびその製造方法が実現されている。
【００６１】
さらに、評価用抵抗素子６２は、評価用抵抗素子６６以外の特性評価用素子である評価用抵抗素子６４との間で、測定パッド３０を共有している。これにより、測定パッド３０を共有しない場合に比して、チップ面積を小さく抑えることができる。同様に、評価用抵抗素子６６は、評価用抵抗素子６２以外の特性評価用素子である評価用抵抗素子６８との間で、測定パッド４０を共有している。これにより、測定パッド４０を共有しない場合に比して、チップ面積を小さく抑えることができる。
【００６２】
ここで、特性評価用素子がトランジスタの場合とは異なり、特性評価用素子が抵抗素子または容量素子である場合には、特許文献２について上述したような問題（耐圧の問題およびリーク経路の問題）は生じない。したがって、特性評価を妨げることなく、チップ面積を小さく抑えることができる。なお、本実施形態のその他の効果は、上述した第１実施形態の効果と同様である。
【００６３】
本発明による半導体ウエハならびに半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては第１の測定パッド（測定パッド３０）と第２の測定パッド（測定パッド４０）とが平面視で略完全に重なっている例を示した（図２３（ａ））。しかし、第１の測定パッドと第２の測定パッドとは、図２３（ｂ）に示すように、平面視で一部のみが重なっていてもよい。また、第１の測定パッドと第２の測定パッドとは、図２３（ｃ）に示すように、平面視で重なっていなくてもよい。
【００６４】
このように第１の測定パッドと第２の測定パッドとが全く重なっていない場合であっても、両測定パッドを同一の層に設けた場合に比して、第１の測定パッド間のスペース、および第２の測定パッド間のスペースを広く確保することができる。これらのスペースは、測定パッド以外の要素（例えば配線）を配置するために利用することができる。したがって、第１の測定パッドと第２の測定パッドとが全く重なっていない場合であっても、これらの測定パッドが相異なる層に設けられている限り、チップ面積の縮小を実現することができる。
【００６５】
また、本発明は、ダイシングにより個片化されたチップの状態にある半導体装置のみならず、半導体ウエハにも適用することができる。かかる半導体ウエハの一例を図２５に示す。半導体ウエハ６には、ダイシング後に半導体チップとなる複数のデバイス領域６ａと、デバイス領域６ａ同士の間に位置するスクライブライン領域６ｂとが設けられている。半導体ウエハ６において、第１および第２の特性評価用素子ならびに第１および第２の測定パッド（測定パッド３０，４０）は、同図に示すように、スクライブライン領域６ｂに設けられていてもよい。
【００６６】
ただし、半導体ウエハにおいて、第１および第２の特性評価用素子ならびに第１および第２の測定パッドは、スクライブライン領域およびデバイス領域のうちデバイス領域のみに設けられていてもよいし、双方に設けられていてもよい。それらをデバイス領域に設けた場合、半導体装置の製造後においても、特性評価用素子の電気的特性を測定することが可能である。このことは、半導体装置の動作不良の原因究明に役立つ。特に、デバイス領域上にのみ設けた場合には、スクライブ線を細く設計できるため、１枚のウエハから多くのチップを得ることができる。
【００６７】
また、第１および第２の特性評価用素子は共に、容量素子であってもよい。また、第１および第２の特性評価用素子は共に、抵抗素子であってもよい。
【図面の簡単な説明】
【００６８】
【図１】本発明による半導体装置の第１実施形態を示す平面図である。
【図２】図１の半導体装置のII−II線に沿った断面を示す断面図である。
【図３】図１の半導体装置のIII−III線に沿った断面を示す断面図である。
【図４】図１の半導体装置のIV−IV線に沿った断面を示す断面図である。
【図５】（ａ）〜（ｃ）は、図１の半導体装置の製造方法の一例を説明するための断面図である。
【図６】（ａ）〜（ｃ）は、図１の半導体装置の製造方法の一例を説明するための断面図である。
【図７】本発明による半導体装置の第２実施形態を示す平面図である。
【図８】図７の半導体装置のVIII−VIII線に沿った断面を示す断面図である。
【図９】図７の半導体装置のIX−IX線に沿った断面を示す断面図である。
【図１０】図７の半導体装置のX−X線に沿った断面を示す断面図である。
【図１１】本発明による半導体装置の第３実施形態を示す平面図である。
【図１２】図１１の半導体装置のXII−XII線に沿った断面を示す断面図である。
【図１３】図１１の半導体装置のXIII−XIII線に沿った断面を示す断面図である。
【図１４】図１１の半導体装置のXIV−XIV線に沿った断面を示す断面図である。
【図１５】本発明による半導体装置の第４実施形態を示す平面図である。
【図１６】図１５の半導体装置のXVI−XVI線に沿った断面を示す断面図である。
【図１７】図１５の半導体装置のXVII−XVII線に沿った断面を示す断面図である。
【図１８】図１５の半導体装置のXVIII−XVIII線に沿った断面を示す断面図である。
【図１９】本発明による半導体装置の第５実施形態を示す平面図である。
【図２０】図１５の半導体装置のXX−XX線に沿った断面を示す断面図である。
【図２１】図１５の半導体装置のXXI−XXI線に沿った断面を示す断面図である。
【図２２】図１５の半導体装置のXXII−XXII線に沿った断面を示す断面図である。
【図２３】（ａ）〜（ｃ）は、本発明の変形例を説明するための断面図である。
【図２４】特許文献２に記載の半導体装置を示す平面図である。
【図２５】実施形態の変形例を説明するための平面図である。
【符号の説明】
【００６９】
１    半導体装置
２    半導体装置
３    半導体装置
４    半導体装置
５    半導体装置
６    半導体ウエハ
６ａ    デバイス領域
６ｂ    スクライブライン領域
１０    評価用トランジスタ
１２    ソース領域
１３    コンタクトプラグ
１４    ドレイン領域
１５    コンタクトプラグ
１６    ゲート電極
１７    コンタクトプラグ
２０    評価用トランジスタ
２２    ソース領域
２３    コンタクトプラグ
２４    ドレイン領域
２５    コンタクトプラグ
２６    ゲート電極
２７    コンタクトプラグ
３０    測定パッド
４０    測定パッド
５０    評価用容量素子
５２    拡散層
５３    コンタクトプラグ
５４    上部電極
５５    コンタクトプラグ
６０    評価用抵抗素子
６１ａ    コンタクトプラグ
６１ｂ    コンタクトプラグ
６２    評価用抵抗素子
６３ａ    コンタクトプラグ
６３ｂ    コンタクトプラグ
６４    評価用抵抗素子
６５ａ    コンタクトプラグ
６５ｂ    コンタクトプラグ
６６    評価用抵抗素子
６７ａ    コンタクトプラグ
６７ｂ    コンタクトプラグ
６８    評価用抵抗素子
６９ａ    コンタクトプラグ
６９ｂ    コンタクトプラグ
７１    配線
７２    配線
７３    配線
８１    ビアプラグ
８２    ビアプラグ
８３    ビアプラグ
９０    半導体基板
９２    ウエル領域
９４    素子分離領域
【図１】
2007165577.tif 000003
【図２】
2007165577.tif 000004
【図３】
2007165577.tif 000005
【図４】
2007165577.tif 000006
【図５】
2007165577.tif 000007
【図６】
2007165577.tif 000008
【図７】
2007165577.tif 000009
【図８】
2007165577.tif 000010
【図９】
2007165577.tif 000011
【図１０】
2007165577.tif 000012
【図１１】
2007165577.tif 000013
【図１２】
2007165577.tif 000014
【図１３】
2007165577.tif 000015
【図１４】
2007165577.tif 000016
【図１５】
2007165577.tif 000017
【図１６】
2007165577.tif 000018
【図１７】
2007165577.tif 000019
【図１８】
2007165577.tif 000020
【図１９】
2007165577.tif 000021
【図２０】
2007165577.tif 000022
【図２１】
2007165577.tif 000023
【図２２】
2007165577.tif 000024
【図２３】
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【図２４】
2007165577.tif 000026
【図２５】
2007165577.tif 000027