(57)【要約】【課題】メモリセルにおけるしきい値分布の広がりを抑制することができる不揮発性半導体記憶装置の制御方法を提供する。【解決手段】本発明の不揮発性半導体記憶装置の制御方法は、選択されたメモリセルＷＬnにデータを書き込むためのプログラム動作において、メモリセルＷＬnに近接するメモリセルＷＬn+1に書き込まれるデータが判定されるステップ（ＳＴ１２）と、ＳＴ１２における判定結果に基づいて、メモリセルＷＬnに注入される電荷量が制御されつつメモリセルＷＬnへのデータ書き込みが行われるステップ（ＳＴ１３〜１６）と、を有する。【選択図】  図１
2012203972.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが行列状に配置された不揮発性半導体記憶装置の制御方法であって、
前記複数のメモリセルのうち選択された選択メモリセルにデータを書き込むためのプログラム動作において、前記選択されたメモリセルに近接する近接メモリセルに書き込まれるデータが判定される第１のステップと、
前記第１のステップにおける判定結果に基づいて、前記選択されたメモリセルへ注入される電荷量が制御されつつ前記選択されたメモリセルへのデータ書き込みが行われる第２のステップと、
を有することを特徴とする不揮発性半導体記憶装置の制御方法。
【請求項２】
前記第１のステップおよび前記第２のステップは、初期のデータ書き込み終了後に他の動作のバックグラウンドジョブとして実行されることを特徴とする請求項１に記載の不揮発性半導体記憶装置の制御方法。
【請求項３】
前記第１のステップおよび前記第２のステップは、前記近接メモリセルへの書き込み前に前記選択メモリセルに対して実行されることを特徴とする請求項１に記載の不揮発性半導体記憶装置の制御方法。
【請求項４】
前記第２のステップは、前記第１のステップにおける判定結果に基づいて、前記近接メモリセルに対応するワード線に異なる電圧が印加されてベリファイ読み出しが実行されるステップを備えていることを特徴とする請求項１乃至３に記載の不揮発性半導体記憶装置の制御方法。
【請求項５】
前記第２のステップは、前記第１のステップにおける判定結果に基づいて、前記選択メモリセルに対応するワード線に異なる電圧が印加されてベリファイ読み出しが実行されるステップを備えていることを特徴とする請求項１乃至３に記載の不揮発性半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置の制御方法に関する。
【背景技術】
【０００２】
フローティングゲート（以下、「ＦＧ」ともいう。）に蓄積された電荷量によってデータを記憶する不揮発性半導体記憶装置、例えば、ＮＡＮＤフラッシュメモリでは、個々のメモリセルがＦＧを備え、ＦＧの電子注入と電子放出によりデータの書き込みと消去が実行される。このＦＧ内の電子注入量を制御することにより、複数のしきい値状態（データ状態）を設定することができる。近年、１つのメモリセルに２ビット、すなわち４値を記憶させるＮＡＮＤフラッシュメモリが開発され、量産されている。
【０００３】
ところで、一般に、メモリセル間には製造工程のバラツキや動作時の微妙な電圧変化などによりＦＧに注入される電荷量にバラツキが生ずる。このため、メモリセルのしきい値は同じデータに対しても全体としてある分布を形成し、この分布の広がりがData Retention耐性を低下させ、ひいてはメモリの誤動作（読み出しエラー）を引き起こす可能性がある。特に、近年の製造プロセス技術のさらなる微細化に伴って、近接メモリセルのＦＧ間の干渉により書き込みセルのしきい値分布が拡大する傾向にある。
【０００４】
多値メモリ、例えば、多値ＮＡＮＤフラッシュメモリのプログラム動作においては、通常、消去（Ｅｒａｓｅ）状態に対応するデータに関してはデータの書き込みは行なわれない。つまり、状態の遷移（しきい値の変化）は発生しない。そのため、周囲に消去状態のメモリセル（以下、「消去セル」という）が多いメモリセルは、自身にデータが書き込まれた状態からの遷移量（しきい値の変化量）は小さい。これに対して、周りのメモリセルに消去セルが少ない場合は、自身のメモリセルにデータが書き込まれた後に周りのメモリセルが書き込まれると、近接セル間の影響でそのメモリセルに状態遷移（しきい値の変化）が発生する。このような書き込みセルにおける各データ状態の分布が近接するメモリセルのデータ状態によって広がってしまうという問題が、近年顕著になってきている。多値メモリでは、その動作特性上の制約から、２値メモリに比べ書き込みセルでのしきい値分布の広がりはより狭く抑えられなければならず、特に大きな問題となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−７０５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、メモリセルにおけるしきい値分布の広がりを抑制することができる不揮発性半導体記憶装置の制御方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、複数のメモリセルが行列状に配置された不揮発性半導体記憶装置の制御方法であって、前記複数のメモリセルのうち選択された選択メモリセルにデータを書き込むためのプログラム動作において、前記選択されたメモリセルに近接する近接メモリセルに書き込まれるデータが判定される第１のステップと、前記第１のステップにおける判定結果に基づいて、前記選択されたメモリセルへ注入される電荷量が制御されつつ前記選択されたメモリセルへのデータ書き込みが行われる第２のステップと、を有することを特徴とする不揮発性半導体記憶装置の制御方法が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施例１に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作を示すフロー図。
【図２】本発明の実施例１に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作を示すイメージ図。
【図３】本発明の実施例１に係る不揮発性半導体記憶装置のデータ書き込みにおける状態遷移（しきい値分布の変化）の一例を示すイメージ図。
【図４】本発明の実施例１に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作でのしきい値分布変化を示すイメージ図。
【図５】本発明の実施例２に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作を示すフロー図。
【図６】本発明の実施例２に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作を示すイメージ図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【実施例１】
【００１０】
図１は、本発明の実施例１に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作を示すフロー図である。ここでは、一例として、ＮＡＮＤフラッシュメモリにおいて、選択されたメモリセル（ワード線ＷＬnに対応する。以下、「メモリセルＷＬn」ともいう。）にデータが書き込まれるプログラム動作にかかわる部分を示した。
【００１１】
本発明の実施例１に係る不揮発性半導体記憶装置の制御方法は、メモリセルＷＬnへの初期書き込みを行うステップ（ＳＴ１１）、メモリセルＷＬnに近接するメモリセルＷＬn+1のデータを判定するステップ（ＳＴ１２）、ＳＴ１２の判定結果に基づいてベリファイレベルを設定するステップ（ＳＴ１３およびＳＴ１４）、ステップ（ＳＴ１３、ＳＴ１４）のベリファイレベルによりメモリセルＷＬnのベリファイ（読み出し）を行うステップ（ＳＴ１６）、およびメモリセルＷＬnのベリファイ（追加書き込み）を行うステップ（ＳＴ１５）を備えている。
【００１２】
初期書き込みステップ（ＳＴ１１）では、選択されたメモリセル（ＷＬn）に書き込まれるデータに応じてフローティングゲート（ＦＧ）に通常の方法で電子が注入され、これによりメモリセルＷＬnのしきい値が変化する。４値ＮＡＮＤフラッシュメモリの場合、例えば、データ“１”に対応するメモリセルＷＬnのしきい値は“Ａ”状態（“Ａ”state）に遷移し、データ“２”に対応するメモリセルＷＬnのしきい値は“Ｂ”状態（“Ｂ”state）に遷移し、データ“３”に対応するメモリセルＷＬnのしきい値は“Ｃ”状態（“Ｃ”state）に遷移する。
【００１３】
ＮＡＮＤフラッシュメモリでは、プログラム動作に先立って対象となるブロックのメモリセルはすべて消去（“Ｅ”状態）され、データ“０”に対応するメモリセルＷＬnのＦＧには電子は注入されない。したがって、この場合しきい値は“Ｅ”状態（“Ｅ”state）のままとなる。
【００１４】
判定ステップ（ＳＴ１２）では、メモリセルＷＬnに近接するメモリセルＷＬn+1に書き込まれるべきデータが“０”（“Ｅ”状態）であるかが判定される。
【００１５】
ＳＴ１２の判定結果が“Ｙｅｓ”、つまり、メモリセルＷＬn+1に書き込まれるデータが“０”である場合には、第１のベリファイレベル設定ステップ（ＳＴ１３）で、メモリセルＷＬnに対応するワード線の読み出し電圧レベル（ベリファイレベル）が通常より高いＶ_ＦＩＮＥ＃となるよう設定される。
【００１６】
また、ＳＴ１２の判定結果が“Ｎｏ”、つまり、メモリセルＷＬn+1に書き込まれるデータが“０”以外である場合には、第２のベリファイレベル設定ステップ（ＳＴ１４）で、メモリセルＷＬnに対応するワード線の読み出し電圧レベル（ベリファイレベル）が通常のＶ_ＦＩＮＥ（＜Ｖ_ＦＩＮＥ＃）となるよう設定される。
【００１７】
すなわち、ＳＴ１２における判定結果に基づいて、メモリセルＷＬnに対応するワード線には異なる読み出し電圧（ベリファイレベル）が印加されることになる。
【００１８】
ベリファイ(読み出し)（ＳＴ１６）では、ＳＴ１３またはＳＴ１４で設定されたベリファイレベルによりメモリセルＷＬnの読み出しが行われる。この結果により、ベリファイパス、ベリファイフェイルが判定される。次にベリファイフェイルになった場合はベリファイ（追加書き込み）ステップ（ＳＴ１５）が行われる。
【００１９】
ベリファイ（追加書き込み）（ＳＴ１５）では、ＳＴ１３またはＳＴ１４を用いたベリファイ（読み出し）ステップ（ＳＴ１６）の結果によりベリファイレベルを用いて追加書き込み（ベリファイ）が実行される。すなわち、メモリセルＷＬn+1に書き込まれるデータに基づいて、ＦＧに注入される電子量を制御しつつメモリセルＷＬnへの追加書き込みが行われる。
【００２０】
この結果、メモリセルＷＬn+1に書き込まれるデータが“０”である場合には、データが“０”以外である場合に比べメモリセルＷＬnのＦＧにはより多くの電子が注入され、この時点（メモリセルＷＬnへの追加書き込み終了直後）では、メモリセルＷＬn+1に書き込まれるデータが“０”以外である場合に比べ、メモリセルＷＬnのしきい値は相対的に高くなっている。
【００２１】
図２は、本発明の実施例１に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作を示すイメージ図である。ここでは、図１に対応して、４値のＮＡＮＤフラッシュメモリにおいて、選択されたカラム（書き込みカラム）に複数配置されたメモリセル（２１ａ〜２１ｅ）に順次データが書き込まれるプログラム動作にかかわる部分を示した。
【００２２】
図２（ａ）は、書き込みカラムのメモリセルＷＬn-1までのデータ書き込みが終了し、メモリセルＷＬnへのデータ書き込み（データ“３”）を行う際のベリファイステップ（ＳＴ１６）における各ワード線の電圧レベルを示したイメージ図である。ここで、書き込みカラムのメモリセル２１ａがワード線ＷＬn-2に対応し、メモリセル２１ｂがワード線ＷＬn-1に対応し、メモリセル２１ｃがワード線ＷＬnに対応し、メモリセル２１ｄがワード線ＷＬn+1に対応し、メモリセル２１ｅがワード線ＷＬn+2に対応しており、メモリセル２１ａにデータ“３”（“Ｃ”状態に対応する。）が書き込まれ、メモリセル２１ｂにデータ“１”（“Ａ”状態に対応する。）が書き込まれる。また、メモリセル２１ｃにデータ“３”（“Ｃ”状態に対応する。）が書き込まれる予定であり、メモリセル２１ｄにデータ“０”（“Ｅ”状態に対応する。）が書き込まれる予定であり、メモリセル２１ｅにデータ“１”（“Ａ”状態に対応する。）が書き込まれる予定である。
【００２３】
また、図２（ｂ）は、書き込みカラムに配置されたメモリセルに順次データ書き込みを行った場合の近接するメモリセルの近接効果による影響の様子を示すイメージ図である。図２（ｂ）に示したように、本発明の不揮発性半導体記憶装置の制御方法におけるプログラム動作は、選択された書き込みカラムにおいて複数のメモリセル（ＷＬn-1、ＷＬn、ＷＬn+1）に対して順次データ書き込みが実行される。したがって、メモリセルＷＬnへのデータ書き込みが終了した時点でメモリセルＷＬnの近接効果による影響でメモリセルＷＬn-1のしきい値が遷移し、メモリセルＷＬn+1へのデータ書き込みが終了した時点でメモリセルＷＬn+1の近接効果による影響でメモリセルＷＬnのしきい値が遷移することになる。
【００２４】
近接効果の影響によるメモリセルのしきい値の遷移について具体的な一例を挙げれば、例えば図２（ａ）に示したように、メモリセル２１ｃへのデータ書き込みが終了した時点ではメモリセル２１ｃは“Ｃ”状態となるので、この近接効果によりメモリセル２１ｂのしきい値は、メモリセル２１ｂへのデータ書き込み（“１”）が終了した直後の値から高い方へ遷移する。
【００２５】
これに対し、メモリセル２１ｄへのデータ書き込みが終了した時点では、メモリセル２１ｄは“Ｅ”状態のままであるので、この近接効果によるメモリセル２１ｃのしきい値は、メモリセル２１ｃへのデータ書き込み（“３”）が終了した直後の値から変化せずしきい値の遷移は発生しない。
【００２６】
本発明の実施例１に係る不揮発性半導体記憶装置の制御方法は、この近接効果の影響によるしきい値の遷移量の差異を当該メモリセルのデータ書き込み（ベリファイ）時点であらかじめ補正しておこうとするものである。すなわち、次にデータ書き込みが行われるメモリセルが“Ｅ”状態になるならば、あらかじめベリファイレベルを上げて（Ｖ_ＦＩＮＥ＃）追加書き込みを行うことで、結果的に、次にデータ書き込みが行われるメモリセルが“Ｅ”状態以外の場合と同程度のしきい値の遷移がそのメモリセルに生ずるようにＦＧへ注入される電荷量を制御するものである。
【００２７】
なお、次に書き込まれるデータは、例えば、センスアンプ中のラッチ回路などに記憶されている。図２（ａ）の場合では、メモリセル２１ｃへのデータ書き込みする時にメモリセル２１ｄのデータ（“Ｅ”）がラッチ回路に記憶されている。このラッチ回路のデータをもとに図１の判定ステップ（ＳＴ１２）が行われる。
【００２８】
図３は、本発明の実施例１に係る不揮発性半導体記憶装置のデータ書き込みにおける状態遷移（しきい値分布の変化）の一例を示すイメージ図である。ここでは、一例として、通常の方法でメモリセルＷＬnに“０”以外のあるデータを書き込んだ直後のしきい値分布とその近接メモリセルＷＬn+1にデータ書き込みを行った後のメモリセルＷＬnのしきい値分布とを比較して示した。
【００２９】
図３の横軸はメモリセルのしきい値電圧（Ｖ）を示し、縦軸はそのしきい値でのメモリセル数を示している。左側の山形波形（実線）は、メモリセルＷＬnへのデータ書き込みが終了した時点でのメモリセルＷＬnのしきい値分布（元の分布）を示し、右側の３つの山形波形は近接メモリセルＷＬn+1へのデータ書き込みが終了した後のメモリセルＷＬnのしきい値分布を示している。左側の波形（元の分布）は、プログラム動作中のしきい値変化を分かり易く説明するため一般的なしきい値分布の波形を示したものであり、実際にメモリセル全体でこのようなしきい値分布が発現するわけではない。別の言葉で言い替えると、左側の波形（元の分布）は、近接メモリセルＷＬn+1からの近接効果の影響によるしきい値の遷移がないと仮定した場合のメモリセルＷＬnのしきい値分布を示している。
【００３０】
近接メモリセルＷＬn+1へのデータ書き込みが終了すると、メモリセルＷＬn+1が“Ｅ”状態であれば、右側に実線の山形波形で示したようにしきい値の遷移は殆ど発生しない。これに対し、近接メモリセルＷＬn+1が“Ｅ”状態以外であれば、右側に太い実線の山形波形で示したように元の分布から高い方へしきい値の遷移が発生する。したがって、メモリ全体のしきい値分布は右側に点線の山形波形で示したように元の分布に比べてより広がった分布となる。
【００３１】
このような近接効果は、簡易的に、
Ｚ ＝ Ｘ ＋ α(Ｙ−Ｙi）
で表すことができる。ここで、
Ｚ：  メモリセルＷＬnのしきい値（ＷＬn+1のデータ書き込み後）
Ｘ：  メモリセルＷＬnのしきい値（ＷＬnのデータ書き込み直後）
Ｙ：  メモリセルＷＬn+1のしきい値（ＷＬn+1のデータ書き込み後））
Ｙi： メモリセルＷＬn+1のしきい値（初期状態）
α：  係数
である。
【００３２】
例えば、メモリセルＷＬn+1に書き込まれるデータが“０”（“Ｅ”状態）であれば、Ｙ＝ＹiなのでＺ＝Ｘとなり、メモリセルＷＬnのしきい値の遷移は殆ど発生しない。これに対し、メモリセルＷＬn+1に書き込まれるデータが“０”以外（“Ｅ”状態以外）であれば、Ｙ≠Ｙiなので、α(Ｙ−Ｙi）の分だけメモリセルＷＬnのしきい値が高い方へ遷移することになる。
【００３３】
したがって、図１で述べたように、近接メモリセルＷＬn+1が“Ｅ”状態となる場合には、メモリセルＷＬnのベリファイの時にα(Ｙ−Ｙi）と同程度のしきい値の遷移が生ずるようにベリファイレベルを高くして追加書き込みを行っておくことで、図３に示したような近接効果の影響が補正され、メモリセル全体のしきい値分布を狭くすることができる。
【００３４】
ここで、読み出し時に近接メモリセルＷＬn+1が“Ｅ”状態となる場合を補正することも考えられる。例えば、近接メモリセルＷＬn+1が“Ｅ”状態となった場合、ワード線ＷＬn+1に他のワード線よりも高い電圧を印加するなどが考えられる。しかし、読み出し時に近接メモリセルＷＬn+1の影響を補正する場合、読み出し動作毎に近接メモリセルＷＬn+1のデータを読み出す必要がある。その結果、読み出し動作が遅くなってしまう。一方、本実施例のように、書き込み時に近接メモリセルＷＬn+1の影響を補正することにより、読み出し時に近接メモリセルＷＬn+1の影響を補正する必要が無くなる。その結果、読み出し時間が短くなる。特に、メモリセルＷＬnにデータを１回書き込んだ後、データの読み出しを多く行う場合に効果が大きい。
【００３５】
図４は、本発明の実施例１に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作でのしきい値分布変化を示すイメージ図である。図４（ａ）〜（ｃ）の横軸はメモリセルのしきい値電圧を示し、縦軸はそのしきい値でのメモリセル数を示している。
【００３６】
図４（ａ）は全てのメモリセルが消去状態である初期状態（Initial）のしきい値分布を示し、図４（ｂ）はメモリセルＷＬnのデータ書き込み直後の状態（ＷＬnのプログラム後）のしきい値分布を示し、図４（ｃ）はメモリセルＷＬn+1にデータを書き込んだ後の状態（ＷＬn+1のプログラム後）でのしきい値分布を示している。ここでは、図を簡略にするため、４値ＮＡＮＤフラッシュメモリの各データ状態（“Ｅ”state、“Ａ”state、“Ｂ”state、“Ｃ”state）のしきい値分布を１つのイメージ図として示した。また、図４（ｂ）は、プログラム動作中のしきい値変化を分かり易く説明するため一般的なしきい値分布を示したものであり、実際にメモリセル全体でこのようなしきい値分布が発現するわけではない。
【００３７】
４値ＮＡＮＤフラッシュメモリでは、プログラム動作に先だって書き込み対象となるブロックのメモリセル全てでデータが消去され、図４（ａ）に示したように、しきい値分布は“Ｅ”stateだけになる。
【００３８】
この状態で、図１に示した方法でメモリセルＷＬnへのデータ書き込みが行われると、メモリセルＷＬnのしきい値が書き込まれたデータに応じて遷移し、メモリセルＷＬnの一般的なしきい値分布は、図４（ｂ）に示したように、それぞれの状態に遷移する。すなわち、データ“１”が書き込まれたメモリセル（“Ａ”state）のうち近接メモリセルＷＬn+1が“Ｅ”状態以外となるメモリセルＷＬnはしきい値電圧ＡＶで始まる一般的なしきい値分布（図４（ｂ）では実線で示してある。以下、「しきい値分布ＡＶ」という。）に遷移し、データ“１”が書き込まれたメモリセル（“Ａ”state）のうち近接メモリセルＷＬn+1が“Ｅ”状態となるメモリセルＷＬnはしきい値電圧Ａ＃Ｖで始まる一般的なしきい値分布（図４（ｂ）では太い実線で示してある。以下、「しきい値分布Ａ＃Ｖ」という。）に遷移する。
【００３９】
また、データ“２”が書き込まれたメモリセル（“Ｂ”state）のうち近接メモリセルＷＬn+1が“Ｅ”状態以外となるメモリセルＷＬnはしきい値電圧ＢＶで始まる一般的なしきい値分布（図４（ｂ）では実線で示してある。以下、「しきい値分布ＢＶ」という。）に遷移し、データ“２”が書き込まれたメモリセル（“Ｂ”state）のうち近接メモリセルＷＬn+1が“Ｅ”状態となるメモリセルＷＬnはしきい値電圧Ｂ＃Ｖで始まる一般的なしきい値分布（図４（ｂ）では太い実線で示してある。以下、「しきい値分布Ｂ＃Ｖ」という。）に遷移し、データ“３”が書き込まれたメモリセル（“Ｃ”state）のうち近接メモリセルＷＬn+1が“Ｅ”状態以外となるメモリセルＷＬnはしきい値電圧ＣＶで始まる一般的なしきい値分布（図４（ｂ）では実線で示してある。以下、「しきい値分布ＣＶ」という。）に遷移し、データ“３”が書き込まれたメモリセル（“Ｃ”state）のうち近接メモリセルＷＬn+1が“Ｅ”状態となるメモリセルＷＬnはしきい値電圧Ｃ＃Ｖで始まる仮想的なしきい値分布（図４（ｂ）では太い実線で示してある。以下、「しきい値分布Ｃ＃Ｖ」という。）に遷移する。
【００４０】
メモリセルＷＬn+1へのデータ書き込みが実行されると、図４（ｃ）に示したように、メモリセルＷＬn+1からメモリセルＷＬnへの近接効果の影響によりメモリセルＷＬnのしきい値分布ＡＶ、ＢＶ、およびＣＶ（図４（ｃ）では点線で示してある。）はそれぞれしきい値電圧の高い方へ遷移する。
【００４１】
すなわち、しきい値分布Ａ＃Ｖはあらかじめ近接効果の影響に対応するしきい値の遷移量α(Ｙ−Ｙi）と同程度のしきい値の遷移が生ずるように追加書き込み（ベリファイ）が行われている。その結果、しきい値分布ＡＶはメモリセルＷＬn+1の近接効果の影響によってしきい値分布Ａ＃Ｖとほぼ重なる位置まで遷移し、結果として“Ａ”stateのしきい値分布の広がり（分布幅）は太い実線で示したように狭いものとなる。同様に、しきい値分布ＢＶはしきい値分布Ｂ＃Ｖとほぼ重なる位置まで遷移し、しきい値分布ＣＶはしきい値分布Ｃ＃Ｖとほぼ重なる位置まで遷移し、“Ｂ”stateおよび“Ｃ”stateのしきい値分布の広がり（分布幅）も狭くなる。
【００４２】
ここで、しきい値分布Ａ＃Ｖ、Ｂ＃Ｖ、およびＣ＃Ｖのメモリセルは、メモリセルＷＬn+1に書き込まれたデータが“０”（“Ｅ”状態）であるので、メモリセルＷＬn+1へのデータ書き込みが終了してもしきい値が殆ど遷移せず、しきい値分布ＡＶ、ＢＶ、およびＣＶのみが高い方へ遷移する。
【００４３】
上記実施例１によれば、近接メモリセルからの近接効果の影響を補正しているので、メモリセルのしきい値分布の広がり（分布幅）を狭くすることができ、データエラー率を低減し高い信頼性を持った不揮発性半導体記憶装置を提供することができる。
【００４４】
また、上記実施例１によれば、データエラー率を低減することができるので、搭載するＥＣＣ（Error Correcting Code）の救済数を下げ、読み出し性能やコスト競争力を向上させることができる。
【００４５】
上述の実施例１の説明では、初期書き込みステップ（ＳＴ１１）は判定ステップ（ＳＴ１２）の前に実行されるとしたが、本発明はこれに限られるものではなく、例えば、判定ステップ（ＳＴ１２）およびベリファイレベル設定ステップ（ＳＴ１３、ＳＴ１４）の後に初期書き込みステップ（ＳＴ１１）およびベリファイステップ（ＳＴ１６、ＳＴ１５）を続けて実行するようにしても良い。
【００４６】
また、上述の実施例１の説明では、メモリセルＷＬnのデータ書き込みの際にメモリセルＷＬn+1に書き込まれるデータ（“Ｅ”状態）を判定しているが、本発明はこれに限られるものではなく、例えば、メモリセルＷＬn+1へのデータ書き込みが終了した後にメモリセルＷＬnの追加書き込み（ベリファイ）を実行するようにしても良いし、あるいは、他の動作のバックグランドジョブとしてメモリセルＷＬn+1の判定（ＳＴ１２）、ＷＬnのベリファイレベル設定（ＳＴ１３およびＳＴ１４）、およびメモリセルＷＬnへのベリファイ（ＳＴ１６、ＳＴ１５）を実行するようにしても良い。その結果、次に書き込まれるデータをラッチ回路などに記憶する必要が無くなる。そのため、書き込み動作を簡略化することができる。また、書き込み動作を高速化することができる。
【００４７】
また、ベリファイパスするまで、ベリファイ（読み出し）、ベリファイ（追加書き込み）が行われる場合がある。その場合、全てのベリファイ（読み出し）において、メモリセルＷＬnに印加されるベリファイレベルを設定するステップ（ＳＴ１３およびＳＴ１４）で設定した電圧にしても良い。
【実施例２】
【００４８】
図５は、本発明の実施例２に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作を示すフロー図である。ここでは、一例として、ＮＡＮＤフラッシュメモリにおいて、選択されたメモリセル（ＷＬn）にデータが書き込まれるプログラム動作にかかわる部分を示した。
【００４９】
本発明の実施例２に係る不揮発性半導体記憶装置の制御方法は、メモリセルＷＬnに近接するメモリセルＷＬn+1のデータを判定するステップ（ＳＴ５１）、ＳＴ５１の判定結果に基づいてメモリセルＷＬn+1のワード線電圧（以下、「読み出し電圧」ともいう。）を設定するステップ（ＳＴ５２およびＳＴ５３）、メモリセルＷＬnへの初期書き込みを行うステップ（ＳＴ５４）、ステップ（ＳＴ５２、ＳＴ５３）の読み出し電圧によりメモリセルＷＬnのベリファイ（読み出し）を行うステップ（ＳＴ５６）、およびメモリセルＷＬnのベリファイ（追加書き込み）を行うステップ（ＳＴ５５）を備えている。
【００５０】
判定ステップ（ＳＴ５１）では、メモリセルＷＬnに近接するメモリセルＷＬn+1に書き込まれるべきデータが“０”（“Ｅ”状態）であるかが判定される。なお、メモリセルＷＬn+1に書き込まれるべきデータは、例えば、センスアンプ中のラッチ回路などに記憶されている。
【００５１】
ＳＴ５１の判定結果が“Ｙｅｓ”、つまり、メモリセルＷＬn+1に書き込まれるデータが“０”である場合には、第１の読み出し電圧設定ステップ（ＳＴ５２）で、メモリセルＷＬn+1に対応するワード線の読み出し電圧が通常より高いＶｒｅａｄＫ＃となるよう設定される。
【００５２】
また、ＳＴ５１の判定結果が“Ｎｏ”、つまり、メモリセルＷＬn+1に書き込まれるデータが“０”以外である場合には、第２の読み出し電圧設定ステップ（ＳＴ５３）で、メモリセルＷＬn+1に対応するワード線の読み出し電圧が通常のＶｒｅａｄＫ（＜ＶｒｅａｄＫ＃）となるよう設定される。
【００５３】
すなわち、ＳＴ５１における判定結果に基づいて、ステップ（ＳＴ５６）のベリファイ（読み出し）時にメモリセルＷＬn+1に対応するワード線には異なる読み出し電圧が印加されることになる。
【００５４】
初期書き込みステップ（ＳＴ５４）では、選択されたメモリセル（ＷＬn）に書き込まれるデータに応じてフローティングゲート（ＦＧ）に通常の方法で電子が注入され、これによりメモリセルＷＬnのしきい値が変化する。４値ＮＡＮＤフラッシュメモリの場合、例えば、データ“１”に対応するメモリセルＷＬnのしきい値は“Ａ”状態（“Ａ”state）に遷移し、データ“２”に対応するメモリセルＷＬnのしきい値は“Ｂ”状態（“Ｂ”state）に遷移し、データ“３”に対応するメモリセルＷＬnのしきい値は“Ｃ”状態（“Ｃ”state）に遷移する。
【００５５】
ＮＡＮＤフラッシュメモリでは、プログラム動作に先立って対象となるブロックのメモリセルはすべて消去（“Ｅ”状態）され、データ“０”に対応するメモリセルＷＬnのＦＧには電子は注入されない。したがって、この場合しきい値は“Ｅ”状態（“Ｅ”state）のままとなる。
【００５６】
ベリファイ(読み出し)（ＳＴ５６）では、ＳＴ５２またはＳＴ５３で設定されたメモリセルＷＬn+1の読み出し電圧を印加してメモリセルＷＬnの読み出しが行われる。この結果により、ベリファイパス、ベリファイフェイルが判定される。次にベリファイフェイルになった場合はベリファイ（追加書き込み）ステップ（ＳＴ５５）が行われる。
【００５７】
ベリファイ（追加書き込み）（ＳＴ５５）では、ＳＴ５２またはＳＴ５３で設定された読み出し電圧（メモリセルＷＬn+1のワード線電圧）を用いたベリファイ（読み出し）の結果により追加書き込み（ベリファイ）が実行される。すなわち、メモリセルＷＬn+1に書き込まれるデータに基づいて、ＦＧに注入される電子量を制御しつつメモリセルＷＬnへの追加書き込みが行われる。
【００５８】
メモリセルＷＬn+1のワード線電圧ＶｒｅａｄＫ、ＶｒｅａｄＫ＃は、メモリセルに書き込まれたデータの如何にかかわらず、つまり、そのメモリセルのしきい値如何にかかわらずそのメモリセルが十分にＯＮ状態（導通状態）になる電圧レベルである。また、ＶｒｅａｄＫ＃は、ＶｒｅａｄＫとの差が実施例１の図３で説明した近接効果のα(Ｙ−Ｙi）と同程度のしきい値の遷移を生ずるように、ＶｒｅａｄＫより高く設定されている。
【００５９】
この結果、メモリセルＷＬn+1に書き込まれるデータが“０”である場合には、データが“０”以外である場合に比べメモリセルＷＬnのＦＧにはより多くの電子が注入され、この時点（メモリセルＷＬnへの追加書き込み終了直後）では、メモリセルＷＬn+1に書き込まれるデータが“０”以外である場合に比べ、メモリセルＷＬnのしきい値は相対的に高くなっている。
【００６０】
図６は、本発明の実施例２に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作を示すイメージ図である。ここでは、図５に対応して、４値のＮＡＮＤフラッシュメモリにおいて、選択されたカラム（書き込みカラム）に複数配置されたメモリセル（２１ａ〜２１ｅ）に順次データが書き込まれるプログラム動作にかかわる部分を示した。
【００６１】
図６（ａ）は、書き込みカラムのメモリセルＷＬn-1までのデータ書き込みが終了し、メモリセルＷＬnへのデータ書き込みを行う際のベリファイ（読み出し）のステップ（ＳＴ５６）における各ワード線の電圧レベルを示したイメージ図である。また、図６（ｂ）は、書き込みカラムに配置されたメモリセルに順次データ書き込みを行った場合の近接するメモリセルの近接効果による影響の様子を示すイメージ図である。
【００６２】
図６に示したプログラムの流れおよび例として用いたデータなどは実施例１と同様であるので、同じ符号、名称を用い詳しい説明は省略する。実施例１との違いは、図５で説明したように、メモリセルＷＬnに印加される電圧とメモリセルn+1のワード線電圧に印加される電圧である。すなわち、実施例２では、メモリセルＷＬnのベリファイステップ（ＳＴ５６）において、メモリセルＷＬn+1に書き込まれるデータの如何にかかわらずベリファイレベルは通常のＶ_ＦＩＮＥを用い、メモリセルＷＬn+1に書き込まれるデータに応じてメモリセルＷＬn+1のワード線電圧をＶｒｅａｄＫまたはＶｒｅａｄＫ＃に設定してメモリセルＷＬnのベリファイを実行する。
【００６３】
本発明の実施例２に係る不揮発性半導体記憶装置の制御方法は、近接効果の影響によるしきい値の遷移量の差異を当該メモリセルのデータ書き込み（ベリファイ）時点であらかじめ補正しておこうとするものである。すなわち、次にデータ書き込みが行われるメモリセルが“Ｅ”状態ならば、近接メモリセルのワード線電圧を通常より高く（ＶｒｅａｄＫ＃）して追加書き込みを行う。その結果、次にデータ書き込みが行われるメモリセルが“Ｅ”状態以外の場合と同程度のしきい値の遷移がそのメモリセルに生ずるようにＦＧへ注入される電荷量を制御するものである。
【００６４】
上記実施例２によれば、近接メモリセルからの近接効果の影響を補正しているので、メモリセルのしきい値分布の広がり（分布幅）を狭くすることができ、データエラー率を低減し高い信頼性を持った不揮発性半導体記憶装置を提供することができる。
【００６５】
また、上記実施例２によれば、データエラー率を低減することができるので、搭載するＥＣＣ（Error Correcting Code）の救済数を下げ、読み出し性能やコスト競争力を向上させることができる。
【００６６】
また、書き込み時に近接メモリセルＷＬn+1の影響を補正することにより、読み出し時に近接メモリセルＷＬn+1の影響を補正する必要が無くなる。その結果、読み出し時間が短くなる。特に、メモリセルＷＬnにデータを１回書き込んだ後、データの読み出しを多く行う場合に効果が大きい。
【００６７】
上述の実施例２の説明では、初期書き込みステップ（ＳＴ５４）は読み出し電圧設定ステップ（ＳＴ５２およびＳＴ５３）の後に実行されるとしたが、本発明はこれに限られるものではなく、例えば実施例１と同様に、最初に初期書き込みステップ（ＳＴ５４）を実行するようにしても良い。
【００６８】
また、ベリファイパスするまで、ベリファイ（読み出し）、ベリファイ（追加書き込み）が行われる場合がある。その場合、全てのベリファイ（読み出し）において、メモリセルＷＬn+1に印加される読み出し電圧を、読み出し電圧設定ステップ（ＳＴ５２およびＳＴ５３）で設定した電圧にしても良い。
【００６９】
また、上述の実施例２の説明では、メモリセルＷＬnのデータ書き込みの際にメモリセルＷＬn+1に書き込まれるデータ（“Ｅ”状態）を判定しているが、本発明はこれに限られるものではなく、例えば、メモリセルＷＬn+1へのデータ書き込みが終了した後にメモリセルＷＬnの追加書き込み（ベリファイ）を実行するようにしても良いし、あるいは、他の動作のバックグランドジョブとしてメモリセルＷＬn+1の判定（ＳＴ５１）、ＷＬn+1のワード線読み出し電圧設定（ＳＴ５２およびＳＴ５３）、およびメモリセルＷＬnのベリファイ（ＳＴ５６、ＳＴ５５）を実行するようにしても良い。その結果、次に書き込まれるデータをラッチ回路などに記憶する必要が無くなる。そのため、書き込み動作を簡略化することができる。また、書き込み動作を高速化することができる。
【００７０】
さらに、上述の実施例１および２の説明では、４値ＮＡＮＤフラッシュメモリを一例として用いたが、本発明はこれに限られるものではなく、原理的には近接効果の影響によりしきい値分布が広くなるような不揮発性半導体記憶装置に適用可能である。
【００７１】
以上において本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、電荷蓄積層が浮遊ゲート電極ではなく、絶縁膜に電荷をトラップさせる、いわゆるＭＯＮＯＳ型のメモリセルにも対応することが可能である。
【符号の説明】
【００７２】
ＳＴ１１  初期書き込みステップ
ＳＴ１２  判定ステップ
ＳＴ１３  第１のベリファイレベル設定ステップ
ＳＴ１４  第２のベリファイレベル設定ステップ
ＳＴ１５  ベリファイステップ（追加書き込み）
ＳＴ１６  ベリファイステップ（読み出し）
２１ｃ  選択されたメモリセル（ＷＬn）
２１ｄ  近接メモリセル（ＷＬn+1）
２１ａ、２１ｂ  データ書き込みが終了したメモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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