(57)【要約】【課題】ショートチャネル効果を抑制しつつ、キャリアの移動度を向上させた半導体装置およびその製造方法を提供する。【解決手段】本実施形態に係る半導体装置は、半導体基板１と、半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、ゲート電極３下におけるチャネル領域を挟むように半導体基板１に埋め込まれて形成され、半導体基板１とは格子間隔の異なる材料からなる半導体層１０とを有し、半導体層１０は、チャネル領域側に配置された第１半導体層１１と、第１半導体層１１よりも不純物濃度が大きい第２半導体層１２とを有する。【選択図】図１
2007165817.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極下におけるチャネル領域を挟むように前記半導体基板に埋め込まれて形成され、前記半導体基板とは格子間隔の異なる材料からなる半導体層と
を有し、
前記半導体層は、
前記チャネル領域側に配置された第１半導体層と、
前記第１半導体層よりも不純物濃度の高い第２半導体層と
を有する半導体装置。
【請求項２】
前記第１半導体層および前記第２半導体層は、不純物を含有するシリコンゲルマニウム層である
請求項１記載の半導体装置。
【請求項３】
前記不純物は、ボロンである
請求項２記載の半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極および前記サイドウォールから露出した前記半導体基板の領域並びに前記サイドウォール下の前記半導体基板の領域をエッチングして、溝を形成する工程と、
前記溝内であって前記サイドウォール下を除く領域に保護膜を形成する工程と、
前記保護膜から露出したサイドウォール下の前記半導体基板上に第１半導体層をエピタキシャル成長させる工程と、
前記保護膜を除去して、前記半導体基板を露出させる工程と、
露出した前記溝内の前記半導体基板上に、前記第１半導体層よりも高濃度に不純物を含有する第２半導体層をエピタキシャル成長させる工程と
を有する半導体装置の製造方法。
【請求項５】
前記保護膜を形成する工程において、異方性の酸化処理により前記保護膜を形成する
請求項４記載の半導体装置の製造方法。
【請求項６】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の側壁に第１サイドウォールを形成する工程と、
前記ゲート電極および前記第１サイドウォールから露出した前記半導体基板の領域をエッチングして、第１溝を形成する工程と、
前記第１溝内に第１半導体層をエピタキシャル成長させる工程と、
前記ゲート電極の側壁に前記第１サイドウォールよりも厚い第２サイドウォールを形成する工程と、
前記ゲート電極および前記第２サイドウォールから露出した前記半導体基板の領域をエッチングして、第２溝を形成する工程と、
前記第２溝内に、第１半導体層よりも高濃度に不純物を含有する第２半導体層をエピタキシャル成長させる工程と
を有する半導体装置の製造方法。
【請求項７】
前記ゲート電極を形成する工程から、前記第２半導体層をエピタキシャル成長させる工程までにおいて、前記ゲート電極を形成する際のマスクを前記ゲート電極上に残しておき、
前記第２半導体層をエピタキシャル成長させる工程の後、
前記マスクおよび第２サイドウォールを除去する工程と、
前記ゲート電極の側壁に前記第２サイドウォールよりも薄い第３サイドウォールを形成する工程と、
前記第３サイドウォールから露出した前記ゲート電極の表面および前記第１、第２半導体層の表面をシリサイド化する工程と
を有する請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、チャネル領域へストレスを印加した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、トランジスタ性能向上のため、チャネル領域へストレス（応力）を印加し、ドレイン電流を増大させる検討が行われている（特許文献１参照）。ｎＭＯＳトランジスタの場合には、チャネル領域へ引っ張り応力を与えて、チャネル領域のＳｉ層の格子間隔を広げることにより、キャリア（電子）の移動度を向上させることができる。ｐＭＯＳトランジスタの場合には、チャネル領域へ圧縮応力を与えて、チャネル領域のＳｉ層の格子間隔を狭めることにより、キャリア（ホール）の移動度を向上させることができる。
【０００３】
チャネル領域にストレスを与えるため、例えばＭＯＳトランジスタのソース・ドレイン領域をエッチングして溝を形成し、溝部分にシリコンとは格子間隔の異なる半導体層をエピタキシャル成長させる方法が知られている。ｐＭＯＳトランジスタの場合には、上記半導体層としてシリコンゲルマニウム層が形成され、ｎＭＯＳトランジスタの場合には上記半導体層としてシリコンカーバイド層が形成される。
【０００４】
上記した半導体層がチャネル領域に近く、半導体層の体積が大きいほど、チャネル領域に効果的にストレスを与えることができる。上記した半導体層に不純物を導入する方法として、半導体層のエピタキシャル成長中に不純物を添加することが検討されている。ｎＭＯＳトランジスタの場合には、不純物として砒素あるいはリンが用いられる。ｐＭＯＳトランジスタの場合には、不純物としてボロンが用いられる。
【特許文献１】特開２００５−１４２４３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ボロンを添加したシリコンゲルマニウム層をエピタキシャル成長させる場合、後の熱処理工程によりシリコンゲルマニウム層中のボロンがチャネル方向に拡散し、ショートチャネル効果を引き起こしてしまうという問題があった。ショートチャネル効果を抑制するためには、ボロンを添加したシリコンゲルマニウム層とチャネル領域との距離を離す必要があり、チャネルにかかるストレスが弱くなり、十分なキャリアの移動度向上効果が得られなくなる。
【０００６】
本発明は上記の事情に鑑みてなされたものであり、その目的は、ショートチャネル効果を抑制しつつ、キャリアの移動度を向上させた半導体装置を提供する。
本発明の他の目的は、ショートチャネル効果を抑制しつつ、チャネル領域にストレスを与える半導体層をチャネル領域に近づけて形成することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
上記の目的を達成するため、本発明の半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下におけるチャネル領域を挟むように前記半導体基板に埋め込まれて形成され、前記半導体基板とは格子間隔の異なる材料からなる半導体層とを有し、前記半導体層は、前記チャネル領域側に配置された第１半導体層と、前記第１半導体層よりも不純物濃度が高い第２半導体層とを有する。
【０００８】
上記の本発明の半導体装置では、チャネル領域を挟むように半導体基板に埋め込まれた半導体層は、第１半導体層と第２半導体層を有し、チャネル領域側の第１半導体層は第２半導体層に比べて不純物濃度が低い。これにより、半導体層中の不純物がチャネル領域へ拡散することが抑制される。
【０００９】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極および前記サイドウォールから露出した前記半導体基板の領域並びに前記サイドウォール下の前記半導体基板の領域をエッチングして、溝を形成する工程と、前記溝内であって前記サイドウォール下を除く領域に保護膜を形成する工程と、前記保護膜から露出したサイドウォール下の前記半導体基板上に第１半導体層をエピタキシャル成長させる工程と、前記保護膜を除去して、前記半導体基板を露出させる工程と、露出した前記溝内の前記半導体基板上に、前記第１半導体層よりも高濃度に不純物を含有する第２半導体層をエピタキシャル成長させる工程とを有する。
【００１０】
上記の本発明の半導体装置の製造方法では、溝内に半導体層を埋める際に、サイドウォール下のみに第１半導体層をエピタキシャル成長させ、その後、残りの領域に第２半導体層をエピタキシャル成長させる。不純物を含まないあるいは第２半導体層よりも不純物濃度の低い第１半導体層をエピタキシャル成長させることにより、不純物がチャネル領域へ拡散することが抑制される。
【００１１】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側壁に第１サイドウォールを形成する工程と、前記ゲート電極および前記第１サイドウォールから露出した前記半導体基板の領域をエッチングして、第１溝を形成する工程と、前記第１溝内に第１半導体層をエピタキシャル成長させる工程と、前記ゲート電極の側壁に前記第１サイドウォールよりも厚い第２サイドウォールを形成する工程と、前記ゲート電極および前記第２サイドウォールから露出した前記半導体基板の領域をエッチングして、第２溝を形成する工程と、前記第２溝内に、第１半導体層よりも高濃度に不純物を含有する第２半導体層をエピタキシャル成長させる工程とを有する。
【００１２】
上記の本発明の半導体装置の製造方法では、第２サイドウォールは第１サイドウォールよりも厚いため、第２溝は第１溝に比べてゲート電極から離れて形成される。この結果、第２半導体層は第１半導体層に比べてゲート電極から離れて形成される。第１半導体層は、第２半導体層に比べてゲート電極下のチャネル領域に近づけて形成される。不純物を含まないあるいは第２半導体層よりも不純物濃度の低い第１半導体層を形成することにより、第１および第２半導体層中の不純物がチャネル領域へ拡散することが抑制される。
【発明の効果】
【００１３】
本発明の半導体装置によれば、ショートチャネル効果を抑制しつつ、キャリアの移動度を向上させることができる。
本発明の半導体装置の製造方法によれば、ショートチャネル効果を抑制しつつ、チャネル領域にストレスを与える半導体層をチャネル領域に近づけて形成することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００１５】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の断面図である。
【００１６】
例えばシリコン基板からなる半導体基板１には、図示しない素子分離絶縁膜が形成されている。素子分離絶縁膜により区画された活性領域における半導体基板１上に、ゲート絶縁膜２を介してゲート電極３が形成されている。ゲート絶縁膜２は、例えば酸化シリコン、酸窒化シリコン（ＳｉＯＮ）からなる。ゲート絶縁膜２は、ハフニウムやアルミニウムを含む金属酸化膜であってもよい。ゲート電極３は、例えばポリシリコンからなる。なお、ゲート電極３は、金属材料を含むメタルゲート電極であってもよい。
【００１７】
ゲート電極３下における半導体基板１の表層には、図中左右方向にチャネルが形成される。チャネル領域を挟むように、半導体基板１には、半導体基板１を構成するシリコンとは格子間隔の異なる半導体層１０が埋め込まれている。半導体層１０は、不純物を含む。半導体層１０は、チャネル領域側に配置された第１半導体層１１と、第１半導体層１１の外側に配置された第２半導体層１２とを有する。第２半導体層１２は、第１半導体層１１よりも不純物濃度が高い。
【００１８】
ｐＭＯＳトランジスタの場合には、半導体基板１を構成するシリコンよりも格子間隔が長い半導体層１０が埋め込まれ、例えばシリコンゲルマニウム（ＳｉＧｅ）層が埋め込まれる。シリコンゲルマニウム層からなる半導体層１０に挟まれたチャネル領域には圧縮応力がかかるため、チャネル領域のＳｉ層の格子間隔が狭められて、キャリア（ホール）の移動度を向上させることができる。
【００１９】
ｎＭＯＳトランジスタの場合には、半導体基板１を構成するシリコンよりも格子間隔が短い半導体層１０が埋め込まれ、例えばシリコンカーバイド（ＳｉＣ）層が埋め込まれる。シリコンカーバイド層からなる半導体層１０に挟まれたチャネル領域には引っ張り応力がかかるため、チャネル領域のＳｉ層の格子間隔が広げられて、キャリア（電子）の移動度を向上させることができる。
【００２０】
第１半導体層１１および第２半導体層１２には、ｐＭＯＳトランジスタの場合にはｐ型不純物であるボロンが添加され、ｎＭＯＳトランジスタの場合にはｎ型不純物である砒素あるいはリンが添加される。ｎＭＯＳトランジスタの場合には、ソースあるいはドレインとなるｎ型の不純物拡散領域９が形成される。また、ｐＭＯＳトランジスタの場合には、ソースあるいはドレインとなるｐ型の不純物拡散領域９が形成される。
【００２１】
上記の本実施形態に係る半導体装置では、ゲート電極３下のチャネル領域へストレスを印加する半導体層１０は、第１半導体層１１と、第１半導体層１１よりも不純物濃度の高い第２半導体層１２により形成されている。後述するように、第１半導体層１１および第２半導体層１２への不純物の導入は、エピタキシャル成長時に行われる。チャネル領域側に配置された第１半導体層１１は、第２半導体層１２に比べて不純物濃度が低いことから、チャネル領域側へ不純物拡散領域９が広がることが抑制される。この結果、ショートチャネル効果を抑制しつつ、半導体層１０をチャネル領域へ近づけることができ、キャリアの移動度を向上させることができる。
【００２２】
次に、上記の本実施形態に係る半導体装置の製造方法について、図２〜図６を参照して説明する。
【００２３】
例えばシリコンからなる半導体基板１上に図示しない素子分離絶縁膜を形成する。続いて、図２（ａ）に示すように、素子分離絶縁膜により区画された半導体基板１の活性領域上に、ゲート絶縁膜２を形成する。ゲート絶縁膜２として、熱酸化法により酸化シリコン膜を形成する。あるいは、ゲート絶縁膜２として、酸窒化シリコン膜、ハフニウムやアルミニウムを含む金属酸化膜を形成してもよい。続いて、ゲート絶縁膜２上にゲート電極材料を堆積し、レジストマスクを用いてゲート電極材料をエッチングして、ゲート電極３のパターンを形成する。ゲート電極材料として、例えばＣＶＤ法によりポリシリコンを形成する。なお、金属材料を含むゲート電極材料を用いてもよい。
【００２４】
次に、図２（ｂ）に示すように、ゲート電極３を被覆するように半導体基板１上に、絶縁膜４ａを形成する。続いて、図３（ａ）に示すように、絶縁膜４ａをドライエッチングして、ゲート電極３の側面にサイドウォール４を形成する。サイドウォール４の幅は、例えば４０ｎｍである。サイドウォール４となる絶縁膜４ａは、窒化シリコン膜、酸化シリコン膜、あるいはこれらの積層膜により形成する。
【００２５】
次に、図３（ｂ）に示すように、ゲート電極３およびサイドウォール４をマスクとして半導体基板１をエッチングして、半導体基板１のソース・ドレインとなる領域に溝５を形成する。例えば、半導体基板１を５０ｎｍエッチングする。
【００２６】
上記のシリコンエッチングは、サイドウォール４下もエッチングするような条件で行う。例えば、処理圧力：２．７Ｐａ（２０ｍＴｏｒｒ）、処理温度：６０℃、ソースパワー：５００Ｗ、バイアスパワー：５０Ｗ、ＣＦ４／Ｏ２流量：４０／１０ｓｃｃｍとする。
【００２７】
上記の条件では、シリコンエッチング量の半分程度、サイドウォール４下のエッチングがなされるため、サイドウォール４下のエッチング量は、２５ｎｍ程度となる。ただし、本実施形態では、サイドウォール４下に第１半導体層１１を形成するためのスペースが存在していればよく、サイドウォール４の幅、シリコンエッチング量については特に限定はない。
【００２８】
エッチングの後処理を行った後に、図４（ａ）に示すように、サイドウォール４下以外の半導体基板１の露出面に保護膜を形成するため、異方性酸化処理を行う。異方性酸化処理の条件は、例えば、処理圧力：０．６７Ｐａ（５ｍＴｏｒｒ）、処理温度：２５℃、Ｏ２流量：２００ｓｃｃｍ、ソースパワー：５００Ｗ、バイアスパワー：２００Ｗとする。
【００２９】
上記の異方性酸化処理では、酸素イオンが半導体基板１に垂直に照射されて、酸化膜が形成される。これにより、図４（ｂ）に示すように、サイドウォール４下以外の半導体基板１の領域（溝５の底部分）に酸化シリコンからなる保護膜６が形成される。保護膜６の厚さは、例えば３ｎｍ程度である。このとき、サイドウォール４下の半導体基板１には、１ｎｍ未満の酸化シリコン膜が形成される。なお、異方性酸化処理では、Ｏ２ガス以外に、Ｏ３、ＮＯ２、Ｈ２Ｏ、Ｈ２Ｏ２を用いても良い。
【００３０】
サイドウォール４下のシリコン露出面に形成された酸化シリコン膜を除去するため、希フッ酸処理により１ｎｍ程度酸化シリコン膜のエッチングを行う。これにより、サイドウォール４下には半導体基板１が再び露出し、溝５の底部分のみに保護膜６のみが残る。
【００３１】
次に、図５（ａ）に示すように、不純物を添加していない第１半導体層１１をエピタキシャル成長させる。ｐＭＯＳトランジスタの場合には、第１半導体層１１としてボロンを含まないシリコンゲルマニウム層をエピタキシャル成長させる。このときの条件は、処理温度：７００℃、処理圧力：１３３３Ｐａ（１０Ｔｏｒｒ）、ジクロルシラン（ＳｉＨ２Ｃｌ２）／ＧｅＨ４／ＨＣｌ流量＝５０／１００／２０ｓｃｃｍとする。
【００３２】
これにより、サイドウォール４下のシリコン露出面にのみ第１半導体層１１がエピタキシャル成長する。
【００３３】
次に、図５（ｂ）に示すように、溝５内に形成された酸化シリコンからなる保護膜６を希フッ酸処理により除去する。これにより、保護膜６で保護されていた半導体基板１の部が露出する。
【００３４】
次に、図６（ａ）に示すように、露出した溝５内の半導体基板１上に、不純物を含有する第２半導体層をエピタキシャル成長させる。ｐＭＯＳトランジスタの場合には、ボロンを含有するシリコンゲルマニウム層をエピタキシャル成長させる。このときの条件は、処理温度：７００℃、処理圧力：１３３３Ｐａ（１０Ｔｏｒｒ）、ジクロルシラン（ＳｉＨ２Ｃｌ２）／ＧｅＨ４／ＨＣｌ／Ｂ２Ｈ６流量＝５０／１００／２０／１００ｓｃｃｍとする。
【００３５】
これにより、溝５内に第１半導体層１１と第２半導体層１２からなる半導体層１０が形成される。
【００３６】
以降の工程については、特に限定はない。例えばサイドウォール４を残したまま、金属膜を堆積させてゲート電極３と半導体層１０の表面にシリサイド層を形成してもよい。あるいは、サイドウォール４を除去して、ゲート電極３をマスクとしたイオン注入により、浅いエクステンション領域を形成してもよい。半導体層１０の形成後の熱処理により、第２半導体層１２に添加された不純物が拡散して、図６（ｂ）に示す不純物拡散領域９が形成される。本実施形態では、第１半導体層１１には当初不純物を添加していないが、第２半導体層１２中の不純物の拡散により最終的には第１半導体層１１中に不純物が存在することとなる。
【００３７】
上記した半導体装置の製造方法では、ｐＭＯＳトランジスタの製造方法を中心に説明したが、ｎＭＯＳトランジスタを形成する場合の条件について説明する。
【００３８】
図５（ａ）の第１半導体層１１の形成工程において、第１半導体層１１として砒素あるいはリンを含まないシリコンカーバイド層をエピタキシャル成長させる。このときの条件は、処理温度：７００℃、処理圧力：１３３３Ｐａ（１０Ｔｏｒｒ）、ＳｉＨ４／ＳｉＨ３ＣＨ３／ＨＣｌ流量＝３０／５０／２０ｓｃｃｍとする。
【００３９】
次に、図６（ａ）の第２半導体層１２の形成工程において、砒素を含有するシリコンカーバイド層をエピタキシャル成長させる。このときの条件は、処理温度：７００℃、処理圧力：１３３３Ｐａ（１０Ｔｏｒｒ）、ＳｉＨ４／ＳｉＨ３ＣＨ３／ＨＣｌ／ＡｓＨ３流量＝３０／５０／２０／１０ｓｃｃｍとする。上記の第２半導体層１２の形成工程において、リンを含有するシリコンカーバイド層を形成してもよい。
【００４０】
これにより、ｎＭＯＳトランジスタを形成することができる。なお、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを同一基板上に形成する場合には、例えば、ｎＭＯＳトランジスタ領域を酸化シリコン膜により保護した状態でｐＭＯＳトランジスタ領域に溝５の形成工程から第２半導体層（シリコンゲルマニウム層）１２の形成工程までを行った後、酸化シリコン膜を除去し、ｐＭＯＳトランジスタ領域を酸化シリコン膜により保護した状態でｎＭＯＳトランジスタ領域に溝の形成工程から第２半導体層（シリコンカーバイド層）１２の形成工程を行えばよい。
【００４１】
上記した本実施形態に係る半導体装置の製造方法によれば、サイドウォール４下の第１半導体層１１の形成において、不純物を含まない第１半導体層１１をエピタキシャル成長させることにより、チャネル領域へ不純物拡散領域９が広がることを抑制することができる。従って、ショートチャネル効果を抑制しつつ、半導体層１０をチャネル部に近づけることができる。この結果、キャリアの移動度向上と、ショートチャネル効果抑制を両立させた半導体装置を製造することができる。
【００４２】
（第２実施形態）
第２実施形態に係る半導体装置の製造方法について、第１実施形態で用いた図面を参照して説明する。
【００４３】
本実施形態では、図５（ａ）の第１半導体層１１の形成工程において、不純物を添加した第１半導体層１１を形成する。ただし、この不純物の添加量は、第２半導体層１２の形成時よりも少なくする。例えば、ｐＭＯＳトランジスタの場合には、ボロンを添加したシリコンゲルマニウム層を形成する。
【００４４】
エピタキシャル成長の条件は、例えば、処理温度：７００℃、処理圧力：１３３３Ｐａ（１０Ｔｏｒｒ）、ジクロルシラン（ＳｉＨ２Ｃｌ２）／ＧｅＨ４／ＨＣｌ／Ｂ２Ｈ６流量＝５０／１００／２０／１０ｓｃｃｍとする。
【００４５】
本実施形態に係る半導体装置の製造方法によっても、第１半導体層１１の不純物濃度を低下させているため、チャネル領域へ不純物拡散領域９が広がることを抑制することができる。従って、ショートチャネル効果を抑制しつつ、半導体層１０をチャネル部に近づけることができる。この結果、キャリアの移動度向上と、ショートチャネル効果抑制を両立させた半導体装置を製造することができる。
【００４６】
（第３実施形態）
図７は、第３実施形態に係る半導体装置の断面図である。
【００４７】
例えばシリコンからなる半導体基板１には、酸化シリコンからなる素子分離絶縁膜７が形成されている。素子分離絶縁膜７により区画された活性領域における半導体基板１上に、ゲート絶縁膜２を介してゲート電極３が形成されている。ゲート絶縁膜２およびゲート電極３の材料については、第１実施形態と同様である。
【００４８】
ゲート電極３下における半導体基板１の表層には、図中左右方向にチャネルが形成される。チャネル領域を挟むように、半導体基板１には、半導体基板１を構成するシリコンとは格子間隔の異なる半導体層１０が埋め込まれている。半導体層１０は、不純物を含む。半導体層１０は、チャネル領域側に配置された第１半導体層１１と、第１半導体層１１の外側に配置された第２半導体層１２とを有する。第２半導体層１２は、第１半導体層１１よりも不純物濃度が高い。
【００４９】
ｐＭＯＳトランジスタの場合には、半導体基板１を構成するシリコンよりも格子間隔が長い半導体層１０が埋め込まれ、例えばシリコンゲルマニウム（ＳｉＧｅ）層が埋め込まれる。シリコンゲルマニウム層からなる半導体層１０に挟まれたチャネル領域には圧縮応力がかかるため、チャネル領域のＳｉ層の格子間隔が狭められて、キャリア（ホール）の移動度を向上させることができる。
【００５０】
ｎＭＯＳトランジスタの場合には、半導体基板１を構成するシリコンよりも格子間隔が短い半導体層１０が埋め込まれ、例えばシリコンカーバイド（ＳｉＣ）層が埋め込まれる。シリコンカーバイド層からなる半導体層１０に挟まれたチャネル領域には引っ張り応力がかかるため、チャネル領域のＳｉ層の格子間隔が広げられて、キャリア（電子）の移動度を向上させることができる。
【００５１】
第１半導体層１１および第２半導体層１２には、ｐＭＯＳトランジスタの場合にはｐ型不純物であるボロンが添加され、ｎＭＯＳトランジスタの場合にはｎ型不純物である砒素あるいはリンが添加される。
【００５２】
ゲート電極３の側壁には、サイドウォール４が形成されている。本実施形態では、サイドウォール４は、第１サイドウォール４１と、第１サイドウォール４１の外側に配置された第３サイドウォール４３の２層構造からなる。第１サイドウォール４１および第３サイドウォール４３は、酸化シリコン、窒化シリコンあるいは酸化窒化シリコンからなる。図示はしないが、ゲート電極３および半導体層１０上には、シリサイド層が形成されている。
【００５３】
上記の本実施形態に係る半導体装置では、ゲート電極３下のチャネル領域へストレスを印加する半導体層１０は、第１半導体層１１と、第１半導体層１１よりも不純物濃度の高い第２半導体層１２により形成されている。後述するように、エピタキシャル成長時には、第１半導体層１１には不純物を導入しないあるいは少量の不純物を導入する。このため、チャネル領域側に配置された第１半導体層１１は、第２半導体層１２に比べて不純物濃度が低いことから、チャネル領域側へ不純物拡散領域９が広がることが抑制される。この結果、ショートチャネル効果を抑制しつつ、半導体層１０をチャネル領域へ近づけることができ、キャリアの移動度を向上させることができる。
【００５４】
次に、上記の本実施形態に係る半導体装置の製造方法について、図８〜図１１を参照して説明する。
【００５５】
図８（ａ）に示すように、例えばシリコンからなる半導体基板１上にＳＴＩ（Shallow Trench Isolation）技術により素子分離絶縁膜７を形成する。続いて、素子分離絶縁膜７により区画された半導体基板１の活性領域上に、ゲート絶縁膜２を形成する。ゲート絶縁膜２として、熱酸化法により酸化シリコン膜を形成する。あるいは、ゲート絶縁膜２として、酸窒化シリコン膜、ハフニウムやアルミニウムを含む金属酸化膜を形成してもよい。続いて、ゲート絶縁膜２上にゲート電極材料を堆積し、ハードマスク８を用いてゲート電極材料をエッチングして、ゲート電極３のパターンを形成する。ゲート電極材料として、例えばＣＶＤ法によりポリシリコンを形成する。なお、金属材料を含むゲート電極材料を用いてもよい。本実施形態では、ハードマスク８をゲート電極３上に残したままで、以降の工程を行う。ハードマスク８は、例えば酸化シリコン膜あるいは窒化シリコン膜である。ハードマスク８のパターニングは、レジストを用いたエッチングにより行う。
【００５６】
次に、図８（ｂ）に示すように、全面に例えば酸化シリコン膜を堆積し、当該酸化シリコン膜をドライエッチングすることにより、ゲート電極３の側面に第１サイドウォール４１を形成する。第１サイドウォール４１の幅は、例えば８ｎｍである。なお、第１サイドウォール４１は、窒化シリコンや酸化窒化シリコンなどの他の絶縁膜材料であってもよい。
【００５７】
次に、図９（ａ）に示すように、ハードマスク８および第１サイドウォール４１をマスクとして半導体基板１をエッチングして、半導体基板１のソース・ドレインとなる領域に第１溝５１を形成する。例えば、半導体基板１を３０ｎｍエッチングする。
【００５８】
上記のシリコンエッチングでは、第１サイドウォール４１およびゲート電極３下までエッチングが進行しにくい異方性の条件を用い、例えば、処理圧力：２．７Ｐａ（２０ｍＴｏｒｒ）、処理温度：６０℃、ソースパワー：５００Ｗ、バイアスパワー：５０Ｗ、ＣＦ４／Ｏ２流量：４０／１０ｓｃｃｍとする。この条件では、基板に平行方向のエッチング成分は、５ｎｍ程度と少ない。ただし、第３実施形態では、基板垂直方向にエッチングが優先的に進行していればよく、第１サイドウォール４１下にシリコンゲルマニウムなどの半導体層を形成するスペースが存在してもよい。また、第１サイドウォール４１の幅、シリコンエッチング量について限定はない。
【００５９】
また、第３実施形態においては、ｐＭＯＳトランジスタの形成方法について説明するが、ｎＭＯＳトランジスタを形成する場合には、ｐＭＯＳ領域のシリコンエッチングにおいて、酸化シリコン膜等によりｎＭＯＳ領域を保護しておく。
【００６０】
第１溝５１を形成した後、エッチングの後処理を行う。続いて、図９（ｂ）に示すように、第１溝５１内に不純物を添加していない第１半導体層１１をエピタキシャル成長させる。ｐＭＯＳトランジスタの場合には、第１半導体層１１としてボロンを含まないシリコンゲルマニウム層をエピタキシャル成長させる。このときの条件は、処理温度：７００℃、処理圧力：１３３３Ｐａ（１０Ｔｏｒｒ）、ジクロルシラン（ＳｉＨ２Ｃｌ２）／ＧｅＨ４／ＨＣｌ流量＝５０／１００／２０ｓｃｃｍとする。
【００６１】
これにより、第１溝５１内に第１半導体層１１が埋め込まれる。図９（ｂ）では、第１半導体層１１の高さが、半導体基板１の表面に設定されているが、第１半導体層１１の高さに限定はない。続いて、図示はしないが、ゲート電極３をマスクとしてボロンをイオン注入して、ゲート電極３の両側における第１半導体層１１に、浅いエクステンション領域を形成する。
【００６２】
次に、図１０（ａ）に示すように、全面に絶縁膜を堆積し、当該絶縁膜をドライエッチングすることにより、ゲート電極３の側面に第１サイドウォール４１を介して第２サイドウォール４２を形成する。第２サイドウォール４２の幅は、第１サイドウォール４１よりも広ければ特に限定はない。第２サイドウォール４２の幅は、例えば４０ｎｍである。第２サイドウォール４２は、酸化シリコン、窒化シリコン、酸化窒化シリコンにより形成する。あるいは、希フッ酸を用いて第１サイドウォール４１を除去した後に、第２サイドウォール４２を形成してもよい。
【００６３】
次に、図１０（ｂ）に示すように、ハードマスク８および第１、第２サイドウォール４１，４２をマスクとして半導体基板１および第１半導体層１１をエッチングして、半導体基板１のソース・ドレインとなる領域に第２溝５２を形成する。例えば、半導体基板１および第１半導体層１１を６０ｎｍエッチングする。
【００６４】
上記のシリコンエッチングでは、第２サイドウォール４２下までエッチングが進行しにくい異方性の条件を用い、例えば、処理圧力：２．７Ｐａ（２０ｍＴｏｒｒ）、処理温度：６０℃、ソースパワー：５００Ｗ、バイアスパワー：５０Ｗ、ＣＦ４／Ｏ２流量：４０／１０ｓｃｃｍとする。ただし、第３実施形態では、基板垂直方向にエッチングが優先的に進行していればよく、第２サイドウォール４２下にシリコンゲルマニウムなどの半導体層を形成するスペースが存在してもよい。また、第２サイドウォール４２の幅、シリコンエッチング量について限定はない。
【００６５】
図１０（ｂ）においては、シリコンとシリコンゲルマニウムのエッチングレートを考慮して、シリコンゲルマニウムからなる第１半導体層１１が横方向にエッチングされているように図解しているが、本例においてはその量を規定しているものではない。また、第２溝５２の側面は、テーパー形状となっていてもよい。
【００６６】
次に、第２溝５２の表面に形成された自然酸化膜を希フッ酸処理により除去する。続いて、図１１（ａ）に示すように、第２溝５２内の半導体基板１上に、不純物を含有する第２半導体層１２をエピタキシャル成長させる。ｐＭＯＳトランジスタの場合には、ボロンを含有するシリコンゲルマニウム層をエピタキシャル成長させる。このときの条件は、処理温度：７００℃、処理圧力：１３３３Ｐａ（１０Ｔｏｒｒ）、ジクロルシラン（ＳｉＨ２Ｃｌ２）／ＧｅＨ４／ＨＣｌ／Ｂ２Ｈ６流量＝５０／１００／２０／１００ｓｃｃｍとする。
【００６７】
これにより、ゲート電極３の両側における半導体基板１に、第１半導体層１１と第２半導体層１２からなる半導体層１０が形成される。以降の工程における熱処理により、第２半導体層１２に添加された不純物が拡散して、図１１（ｂ）に示すように不純物拡散領域９が形成される。本実施形態では、第１半導体層１１には当初不純物を添加していないが、第２半導体層１２中の不純物の拡散により最終的には第１半導体層１１中に不純物が存在することとなる。
【００６８】
以降の工程については、特に限定はない。例えば、ハードマスク８および第２サイドウォール４２を除去した後、第２サイドウォール４２よりも幅の狭い第３サイドウォール４３をゲート電極３の両側に形成する。第１、第２サイドウォール４１，４２を除去した後に、第３サイドウォール４３を形成してもよい。第３サイドウォール４３の形成方法については、第１、第２サイドウォールの形成方法と同様である。その後、ゲート電極３および半導体層１０の露出表面をシリサイド化することにより、シリサイド層を形成する。以上により、図７に示す半導体装置が完成する。
【００６９】
あるいは、ハードマスク８のみを除去した後、ゲート電極３および半導体層１０の露出表面をシリサイド化して、シリサイド層を形成してもよい。この場合には、第１サイドウォール４１および第２サイドウォール４２の２層構造からなるサイドウォール４となる。このように、第３サイドウォール４３を形成しなくてもよい。幅の狭い第３サイドウォール４３を新たに形成する利点は、半導体層１０のシリサイド領域の面積を増やすことができるため、コンタクト抵抗を低減できる点にある。
【００７０】
上記した本実施形態に係る半導体装置の製造方法では、第１サイドウォール４１をマスクとしたエッチングにより第１溝５１を形成し、第１溝５１内に第１半導体層１１を形成した後に、第１サイドウォール４１よりも幅の広い第２サイドウォール４２をマスクとしたエッチングにより、第２溝５２を形成し、第２溝５２内に第２半導体層１２を形成する。第１半導体層１１の形成において、不純物を含まない第１半導体層１１をエピタキシャル成長させることにより、チャネル領域へ不純物拡散領域９が広がることを抑制することができる。従って、ショートチャネル効果を抑制しつつ、半導体層１０をチャネル部に近づけることができる。この結果、キャリアの移動度向上と、ショートチャネル効果抑制を両立させた半導体装置を製造することができる。
【００７１】
また、ゲート電極３の近くまでシリコンゲルマニウムからなる半導体層１０が形成されているため、シリサイド工程において、半導体基板１のシリサイド化を防止して、半導体層１０のみをシリサイド化することができる。半導体基板１であるシリコンは、シリコンゲルマニウムに比べてシリサイド化が進行しやすいため、シリコン部分がシリサイド化されると、シリサイドが異常成長して、ゲートリークやゲートエッジリークの原因となるが、本実施形態ではこの問題を防止することができる。
【００７２】
（第４実施形態）
第４実施形態に係る半導体装置の製造方法について、第３実施形態で用いた図面を参照して説明する。
【００７３】
本実施形態では、図９（ａ）の第１半導体層１１の形成工程において、不純物を添加した第１半導体層１１を形成する。ただし、この不純物の添加量は、第２半導体層１２の形成時よりも少なくする。例えば、ｐＭＯＳトランジスタの場合には、ボロンを添加したシリコンゲルマニウム層を形成する。
【００７４】
エピタキシャル成長の条件は、例えば、処理温度：７００℃、処理圧力：１３３３Ｐａ（１０Ｔｏｒｒ）、ジクロルシラン（ＳｉＨ２Ｃｌ２）／ＧｅＨ４／ＨＣｌ／Ｂ２Ｈ６流量＝５０／１００／２０／１０ｓｃｃｍとする。
【００７５】
本実施形態に係る半導体装置の製造方法によっても、第１半導体層１１の不純物濃度を低下させているため、チャネル領域へ不純物拡散領域９が広がることを抑制することができる。従って、ショートチャネル効果を抑制しつつ、半導体層１０をチャネル部に近づけることができる。この結果、キャリアの移動度向上と、ショートチャネル効果抑制を両立させた半導体装置を製造することができる。
【００７６】
（第５実施形態）
図１２は、第５実施形態に係る半導体装置の断面図である。
【００７７】
第５実施形態では、第１半導体層１１が第２半導体層１２よりも深く形成されている。第１溝５１を第２溝５２よりも深く形成すれば、第５実施形態に係る半導体装置を製造することができる。ただし、第１溝５１の深さに限定はなく、第１溝５１と第２溝５２の深さが一致していても良い。
【００７８】
ゲート電極３の両側にエクステンション領域を形成する場合には、第１半導体層１１をエピタキシャル成長した後、第２サイドウォール４２を形成する前に、ゲート電極３をマスクとしてｐ型不純物をイオン注入すればよい。
【００７９】
本実施形態に係る半導体装置およびその製造方法によっても、第３実施形態と同様の効果を奏することができる。
【００８０】
本発明は、上記の実施形態の説明に限定されない。
例えば、第１実施形態において、第１半導体層１１のエピタキシャル成長、保護膜６の除去、第２半導体層１２のエピタキシャル成長を同一の装置内で行うこともできる。この場合には、保護膜６の除去は、希フッ酸処理ではなく、還元処理により行う。還元処理では、Ｈ原子を含むガスを用いる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００８１】
【図１】第１実施形態に係る半導体装置の断面図である。
【図２】第１実施形態に係る半導体装置の製造における工程断面図である。
【図３】第１実施形態に係る半導体装置の製造における工程断面図である。
【図４】第１実施形態に係る半導体装置の製造における工程断面図である。
【図５】第１実施形態に係る半導体装置の製造における工程断面図である。
【図６】第１実施形態に係る半導体装置の製造における工程断面図である。
【図７】第３実施形態に係る半導体装置の断面図である。
【図８】第３実施形態に係る半導体装置の製造における工程断面図である。
【図９】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１０】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１１】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１２】第５実施形態に係る半導体装置の断面図である。
【符号の説明】
【００８２】
１…半導体基板、２…ゲート絶縁膜、３…ゲート電極、４…サイドウォール、４ａ…絶縁膜、４１…第１サイドウォール、４２…第２サイドウォール、４３…第３サイドウォール、５…溝、５１…第１溝、５２…第２溝、６…保護膜、７…素子分離絶縁膜、８…ハードマスク、９…不純物拡散領域、１０…半導体層、１１…第１半導体層、１２…第２半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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