(57)【要約】【課題】高速かつ精度の高いデータ読出動作を実行可能な差動増幅回路および当該差動増幅回路を備える不揮発性記憶装置を提供する。【解決手段】本願構成のセンスアンプＳＡは、定電流源８０の基準電圧Ｖｒｅｆｂを調整してノードＮ１，Ｎ２を高い電位レベルたとえば０．６Ｖ以上に設定する。すなわち、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲに印加される電圧Ｖｂｉａｓの値を高くすることにより、メモリセルＭＣに流れる通過電流ＩＢＬと通過電流Ｉｒｅｆとの電流差を十分に確保する。そして、分岐電流経路部８５ａ，８５ｂを設けて、定電流Ｉｐから通過電流ＩＢＬを引いた通過電流Ｉｎと、定電流Ｉｐから通過電流Ｉｒｅｆを引いた通過電流Ｉｎｒとの通過電流の電流−電圧変換により生じた電圧信号を一対の入力として増幅動作を実行する。【選択図】図６
2007226898.tif 000002
【特許請求の範囲】
【請求項１】
各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、
第１および第２のデータ線と、
前記第１および第２のデータ線の通過電流に基づくデータ読出を実行するための差動増幅部と、
前記データ読出時に、前記複数のメモリセルのうちの選択メモリセルとの比較に用いられる通過電流を第２のデータ線に生成する基準電流供給部とを備え、
前記データ読出時において、前記第１のデータ線は、前記選択メモリセルを介して第１の電圧と電気的に接続されるとともに、前記第２のデータ線の他方は、前記基準電流供給部と電気的に接続され、
前記差動増幅部は、
各々の一方導通端子が、前記第１および第２のデータ線とそれぞれ電気的に結合され、各々の他方導通端子が第２の電圧と電気的に接続され、ゲートが共に第１の基準電位に接続される第１および第２のトランジスタを含む、定電流を供給する定電流源と、
前記定電流源の前記第１および第２のトランジスタの一方導通端子とそれぞれ電気的に接続され、前記定電流源から供給される前記定電流と前記第１および第２のデータ線の通過電流との差の分岐電流がそれぞれ流れる第１および第２の分岐電流経路部とを含み、
前記第１および第２の分岐電流経路部の各々は、前記分岐電流を電圧変換して第１および第２の内部ノードにそれぞれ生成するための負荷回路を有し、
前記差動増幅部は、前記第１および第２の内部ノードに生成された電圧信号を一対の入力として、その差を検知増幅する差動増幅ユニットをさらに含む、不揮発性記憶装置。
【請求項２】
前記差動増幅部は、前記第１および第２のデータ線に対応して設けられ、前記第１および第２のデータ線を所定電圧に設定するための定電圧回路をさらに含む、請求項１記載の不揮発性記憶装置。
【請求項３】
前記定電圧回路は、前記第１および第２のデータ線と前記第１および第２のトランジスタとの間にそれぞれ設けられ、ゲートが共に第２の基準電位に接続される第３および第４のトランジスタを含む、請求項２記載の不揮発性記憶装置。
【請求項４】
前記定電圧回路は、前記第１および第２のデータ線と前記第１および第２のトランジスタの一方導通端子との間にそれぞれ設けられ、ゲートが前記第１および第２のトランジスタの一方導通端子とそれぞれ接続される第３および第４のトランジスタを含む、請求項２記載の不揮発性記憶装置。
【請求項５】
前記第１および第２の分岐電流経路部は、各々の一方導通端子が前記第１および第２のトランジスタの一方導通端子とそれぞれ電気的に接続され、他方導通端子が前記第１および第２の内部ノードとそれぞれ電気的に接続され、ゲートが共に第２の基準電位に接続される第３および第４のトランジスタを含む、請求項１記載の不揮発性記憶装置。
【請求項６】
前記負荷回路は、前記第１および第２の内部ノードと前記第１の電圧との間にそれぞれ設けられ、ゲートが前記第１および第２の内部ノードとそれぞれ接続される第３および第４のトランジスタを含む、請求項１記載の不揮発性記憶装置。
【請求項７】
前記負荷回路は、前記第１および第２の内部ノードと前記第１の電圧との間にそれぞれ設けられ、ゲートが前記第１および第２のトランジスタの一方導通端子とそれぞれ接続される第３および第４のトランジスタを含む、請求項１記載の不揮発性記憶装置。
【請求項８】
前記差動増幅ユニットは、
前記第１および第２の内部ノードに生成された電圧信号を一対の入力として、その差を検知増幅する第１のソース接地型差動入力増幅回路と、
前記第１のソース接地型差動入力増幅回路と対を成し、かつ前記第１および第２の内部ノードに生成された電圧信号を一対の入力として、その差を検知増幅して前記第１のソース接地型差動入力増幅回路の出力に対して相補信号を出力する第２のソース接地型差動入力増幅回路とを含む、請求項１記載の不揮発性記憶装置。
【請求項９】
各々の一方導通端子が、２本のデータ線とそれぞれ電気的に結合され、各々の他方導通端子が第１の電圧と電気的に接続され、ゲートが共に第１の基準電位に接続される第１および第２のトランジスタを含む、定電流を供給する定電流源と、
前記定電流源の前記第１および第２のトランジスタの一方導通端子とそれぞれ電気的に接続され、前記定電流源から供給される前記定電流と前記２本のデータ線の通過電流との差の分岐電流がそれぞれ流れる第１および第２の分岐電流経路部とを備え、
前記第１および第２の分岐電流経路部の各々は、前記分岐電流を電圧変換して第１および第２の内部ノードにそれぞれ生成するための負荷回路を含み、
前記第１および第２の内部ノードに生成された電圧信号を一対の入力として、その差を検知増幅する差動増幅ユニットをさらに備える、差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路および不揮発性記憶装置に関し、特にメモリセルの記憶データを増幅する差動増幅回路（センスアンプ）の回路構成に関する。
【背景技術】
【０００２】
近年、不揮発的なデータ記憶が可能な不揮発性記憶装置が主流となってきている。たとえば高集積化可能なフラッシュメモリを挙げることができる。さらには、新世代の不揮発性記憶装置として薄膜磁性体を用いて不揮発的なデータ記憶を実行するＭＲＡＭ（Magnetic Random Access Memory）デバイスや薄膜のカルコゲナイドという材料を用いてデータ記憶を実行するＯＵＭ（Ovonic Unified Memories)デバイス等が特に注目されている。
【０００３】
一般的に、これら不揮発性記憶装置の記憶素子として用いられるメモリセルの記憶データを読出す際には、所定電圧を印加して、その際の通過電流を検知することによりデータ読出を実行する構成が一般的である（特許文献１および特許文献２）。
【０００４】
図１１は、従来のセンスアンプの回路構成図である。
図１１を参照して、従来のセンスアンプは、電源電圧Ｖｃｃと内部ノードＮ１との間に配置され、そのゲートが内部ノードＮ１と電気的に結合されるトランジスタＱＰ１と、電源電圧Ｖｃｃの供給を受ける内部ノードＮ３と内部ノードＮ４との間に配置され、そのゲートが内部ノードＮ１と電気的に結合されるトランジスタＱＰ２と、ノードＮ３とセンスノード／ＳＮとの間に配置され、そのゲートが内部ノードＮ１と電気的に結合されるトランジスタＱＰ３と、内部ノードＮ０と内部ノードＮ２との間に配置され、そのゲートが内部ノードＮ２と電気的に結合されるトランジスタＱＰ５と、内部ノードＮ３と内部ノードＮ６との間に配置され、そのゲートが内部ノードＮ２と電気的に結合されるトランジスタＱＰ６と、内部ノードＮ３とセンスノードＳＮ（出力ノード）との間に配置され、そのゲートが内部ノードＮ２と電気的に結合されるトランジスタＱＰ７と、内部ノードＮ４と内部ノードＮ５との間に配置され、そのゲートが内部ノードＮ４と電気的に結合されるトランジスタＱＮ１と、センスノードＳＮと内部ノードＮ５との間に配置され、そのゲートが内部ノードＮ４と電気的に結合されるトランジスタＱＮ２と、センスノード／ＳＮと内部ノードＮ５との間に配置され、そのゲートが内部ノードＮ６と電気的に結合されるトランジスタＱＮ３と、内部ノードＮ５と内部ノードＮ６との間に配置され、そのゲートが内部ノードＮ６と電気的に結合されるトランジスタＱＮ４と、内部ノードＮ５に接地電圧ＧＮＤを供給するための電圧供給ユニット９１とを含む。
【０００５】
また、センスアンプＳＡは、ノードＮ１とローカル入出力線ＬＩＯとの間に配置され、そのゲートは基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ１と、ノードＮ２とローカル入出力線／ＬＩＯとの間に配置されそのゲートは基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ２とを含む。
【０００６】
電圧供給ユニット９１は、接地電圧ＧＮＤとノードＮ５との間に配置されたトランジスタＱＮＳとを含み、そのゲートは、データ読出時に「Ｈ」レベルに活性化される制御信号ＳＡＥの入力を受ける。この制御信号ＳＡＥの入力に伴い、センスアンプＳＡが活性化される。
【０００７】
ここで、トランジスタＱＰ１〜ＱＰ７は、ＰチャンネルＭＯＳトランジスタである。また、トランジスタＱＮ１〜ＱＮ４，ＱＮＳ，ＱＶ１およびＱＶ２は、ＮチャンネルＭＯＳトランジスタである。
【０００８】
上記で説明した、ゲートに基準電圧Ｖｒｅｆを受けるトランジスタＱＶ１およびＱＶ２によりローカル入出力線ＬＩＯ，／ＬＩＯを基準電圧以下の所定電圧に設定し、この所定電圧に従う通過電流がノードＮ１，Ｎ２に流れる。
【０００９】
トランジスタＱＰ１は、ゲートとドレインが電気的に結合され、ノードＮ１に流れる通過電流を電圧信号に変換する。また、トランジスタＱＰ５は、ゲートとドレインが電気的に結合され、ノードＮ２に流れる通過電流を電圧信号に変換する。
【００１０】
トランジスタＱＰ２，ＱＰ３，ＱＰ６，ＱＰ７，ＱＮ１〜ＱＮ４は、トランジスタＱＰ１，ＱＰ５において変換した電圧信号を一対の入力として受けて、ノードＮ１，Ｎ２を流れる通過電流に応じた信号を増幅してセンスノードＳＮ，／ＳＮに出力する増幅ユニット５０を構成する。増幅ユニット５０は、センスノードＳＮ，／ＳＮに対応して設けられる２つの差動入力増幅回路を含む。
【００１１】
センスアンプＳＡは、ローカル入出力線ＬＩＯ，／ＬＩＯに生じる通過電流差に応じた電圧差をセンスノードＳＮ，／ＳＮに生じさせる。そして、このセンスノードＳＮ，／ＳＮに生じた電圧を図示しない後段のアンプによりさらに増幅動作を実行することにより、メモリセルの記憶データが出力すなわちデータ読出が実行される。
【００１２】
図１２のタイミングチャート図を用いて従来のセンスアンプのデータ読出動作について概略的に説明する。
【００１３】
時刻ｔ１０において、クロック信号ＣＬＫの立ち上がりに同期してデータ読出動作を実行するための有効なアドレスＡＤＤが入力され、また、データ読出／データ書込サイクル選択信号／ＷＥ（「Ｈ」レベル）が入力される。時刻ｔ１１において、センスアンプを活性化させる制御信号ＳＡＥが「Ｈ」レベルに設定される。これに伴い、センスアンプが活性化され、制御信号ＳＡＥに応答して、センスアンプのセンスノードＳＮ，／ＳＮは電源電圧Ｖｃｃと接地電圧ＧＮＤとの間のある所定の中間電位に遷移し始める。これによりセンスアンプにおける増幅動作の準備動作が実行される。
【００１４】
次に、時刻ｔ１２において、入力されたアドレスＡＤＤに対応する選択された列選択線ＣＳＬｊ、ワード線ＷＬが活性化（「Ｈ」レベル）される。選択された列選択線ＣＳＬｊの活性化に応答して、ゲートトランジスタＣＳＧａおよびＣＳＧｂのターンオンし、選択列のビット線ＢＬｊ，／ＢＬｊとローカル入出力線ＬＩＯ，／ＬＩＯとが電気的に結合される。ワード線ＷＬの活性化に応答して、ローカル入出力線ＬＩＯは、ビット線ＢＬｊおよび選択メモリセルＭＣを介して接地電圧ＧＮＤへプルダウンされる。また、ワード線ＷＬの活性化に応答して、ローカル入出力線／ＬＩＯは、ビット線／ＢＬｊおよびダミーメモリセルＤＭＣを介して接地電圧ＧＮＤへプルダウンされる。これに伴い、センスアンプＳＡと選択メモリセルＭＣおよびダミーメモリセルＤＭＣとの間に電流経路が形成され、センスアンプＳＡにおいて所定のセンス動作が実行される。
【００１５】
具体的には、センスアンプは、ローカル入出力線ＬＩＯ，／ＬＩＯのそれぞれに同一電流を供給しようとする。しかし、メモリセルＭＣとダミーメモリセルＤＭＣとの間には、電気抵抗差が存在する。したがって、選択されたメモリセルＭＣの記憶データに応じた抵抗値Ｒｃｅｌｌと、ダミーメモリセルＤＭＣの抵抗値Ｒｒｅｆに従って、ローカル入出力線ＬＩＯ，／ＬＩＯには電気抵抗に応じた通過電流が流れ始め、通過電流の通過電流差ΔＩＲに応じた電圧差がノードＮ１，Ｎ２に現れる。電圧差が十分に現れた状態において、さらに増幅動作を実行して、データＤＯを出力する。ここで、この電圧差が十分に生じるまでの時間は、通過電流の時間変化に依存しており、ローカル入出力線ＬＩＯの寄生容量Ｃｐとすると、寄生容量Ｃｐ÷通過電流差ΔＩＲで決まることになる。
【００１６】
したがって、通過電流差ΔＩＲを大きくすることにより、高速かつデータ読出マージンの高いデータ読出を実行することが可能となる。
【００１７】
一方で、通過電流差を増大させるべくメモリセルを構成するトンネル磁気抵抗素子ＴＭＲ（以下、ＴＭＲ素子とも称する）のＭＲ比（（Ｒｍａｘ−Ｒｍｉｎ）／Ｒｍｉｎ）（Ｒｍａｘ：ＴＭＲ素子の高抵抗値，Ｒｍｉｎ：ＴＭＲ素子の低抵抗値）を改善することが求められている。一例として、トンネル磁気抵抗素子ＴＭＲに用いられる酸化膜にＭｇＯを用いることにより高特性のＴＭＲ素子の実現が可能となってきている。たとえば、高抵抗値Ｒｍａｘが１０ｋΩ、低抵抗値Ｒｍｉｎが５ｋΩの抵抗特性を有する高特性のＴＭＲ素子の実現が可能となってきている。
【００１８】
図１３は、メモリセルＭＣに電圧ＶＢＬが印加されて通過電流ＩＢＬが流れる場合を説明する図である。
【００１９】
図１３に示されるように、メモリセルＭＣは、アクセストランジスタＡＴＲとトンネル磁気抵抗素子ＴＭＲとで構成される。これに伴い、電圧ＶＢＬ（＝Ｖｄｓ＋Ｖｂｉａｓ）が印加された場合、アクセストランジスタＡＴＲには、ソース・ドレイン間電圧Ｖｄｓ（以下、電圧Ｖｄｓとも称する）が印加されることになり、トンネル磁気抵抗素子ＴＭＲには、電圧Ｖｂｉａｓが印加されることになる。
【００２０】
図１４は、アクセストランジスタＡＴＲのソース・ドレイン間電圧Ｖｄｓと、通過電流ＩＢＬとの関係を説明する図である。ここでは、高特性のメモリセルとして、ＭＲ比の高いＴＭＲ素子、具体的には、高抵抗値Ｒｍａｘが１０ｋΩ、低抵抗値Ｒｍｉｎが５ｋΩの抵抗特性を有するＴＭＲ素子（高ＭＲ比）を一例として用いることとする。また、低特性のメモリセルとして、ＭＲ比の低いＴＭＲ素子、具体的には、高抵抗値Ｒｍａｘが３０ｋΩ、低抵抗値Ｒｍｉｎが２５ｋΩの抵抗特性を有するＴＭＲ素子（低ＭＲ比）を一例として用いることとする。そして、ここでは、約０．３Ｖの電圧ＶＢＬが印加される場合が示されている。
【００２１】
図１４に示されるように、点線で示される波形図は、アクセストランジスタＡＴＲのＩｄｓ−Ｖｄｓ曲線である。実線で示される波形図は、各ＴＭＲ素子に電圧Ｖｂｉａｓ（電圧ＶＢＬ−Ｖｄｓ）が印加された場合の電流特性を示すものである。この点線で示されるアクセストランジスタＡＴＲのＩｄｓ−Ｖｄｓ曲線とＴＭＲ素子の電流特性を示す実線との交点の電流がメモリセルＭＣに流れる通過電流ＩＢＬとなる。
【００２２】
具体的には、ＴＭＲ素子（低ＭＲ比）については、抵抗値が高いため０．３Ｖの電圧ＶＢＬが印加された場合、交点Ｐ１，Ｐ２に対応する通過電流ＩＢＬが流れることになる。一方、ＴＭＲ素子（高ＭＲ比）については、抵抗値が低いため０．３Ｖの電圧ＶＢＬが印加された場合、交点Ｐ３，Ｐ４に対応する通過電流ＩＢＬが流れることになる。
【００２３】
ＴＭＲ素子（低ＭＲ比）の場合においては、高抵抗値であるため通過電流も小さくメモリセルＭＣに印加した電圧ＶＢＬ程度の電圧ＶｂｉａｓがＴＭＲ素子（低ＭＲ比）に印加されることになるが、ＴＭＲ素子（高ＭＲ比）の場合には、低抵抗値であるため通過電流も大きく、実際にＴＭＲ素子（高ＭＲ比）に印加される電圧Ｖｂｉａｓは、電圧ＶＢＬからアクセストランジスタＡＴＲのソース・ドレイン電圧Ｖｄｓ（電圧α）を引いた電圧となるため通過電流が大きくなればなるほど電圧Ｖｂｉａｓが小さくなる。すなわち、アクセストランジスタＡＴＲのソース・ドレイン電圧Ｖｄｓ（電圧α）の影響を無視できない状況となってきている。それゆえ、電気的に接続されているセンスアンプの負荷回路のインピーダンスを調整して電圧ＶＢＬの電圧値を上昇させることによりＴＭＲ素子（高ＭＲ比）の通過電流量を増加させデータ読出マージンを向上させることが可能であるようにも考えられる。
【特許文献１】特開２００４−１６４７６６号公報
【特許文献２】特開２００３−２２８９７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
図１５は、上記のセンスアンプにおいてノードＮ１，Ｎ２の電圧を変化させることによって流れるＴＭＲ素子の通過電流ＩＢＬを説明する図である。なお、ここでは、センスアンプの電源電圧Ｖｃｃは一例として１．０８Ｖに設定されているものとする。点線で示される波形図は、負荷回路であるトランジスタＱＰ１，ＱＰ５の電流特性を示すものである。この点線で示されるトランジスタＱＰ１，ＱＰ５の電流特性と、実線で示されるＴＭＲ素子の通過電流ＩＢＬの電流特性線との交点の電流がメモリセルＭＣに流れる通過電流ＩＢＬとなる。
【００２５】
なお、ここでは、トランジスタＱＰ１，ＱＰ５の負荷抵抗が大きい場合（ＩＲＬ１）と、小さい場合（ＩＲＬ２）の２つの場合が示されている。
【００２６】
図１５に示されているようにノードＮ１，Ｎ２の電圧を約０．６ボルト以上にすることにより高ＭＲ比のＴＭＲ素子の特性を十分に活用することができる。トランジスタＱＰ１，ＱＰ５のインピーダンスが高い場合には、交点Ｐ５，Ｐ６に示されるように通過電流ＩＢＬの差が小さくなるためデータ読出マージンを効果的に改善することができない。したがって、ノードＮ１，Ｎ２の電圧レベルを十分に上げるために負荷抵抗となっているトランジスタＱＰ１，ＱＰ２のインピーダンスを小さくする必要があるが、小さくした場合には、交点Ｐ７，Ｐ８に示されるように通過電流ＩＢＬの差は大きくなるが、ノードＮ１，Ｎ２にトランジスタＱＰ１，ＱＰ２の電流−電圧変換により生成される電圧信号の差はトランジスタＱＰ１，ＱＰ２のインピーダンスが小さいため、小さくなる。すなわち、増幅ユニット５０に入力される入力信号の電圧振幅（電圧信号差）が小さくなることになるため増幅ユニット５０の高速動作に支障をきたすことになる。
【００２７】
したがって、通過電流ＩＢＬを大きくするためには、トランジスタＱＰ１，ＱＰ２の負荷インピーダンスを小さくしてノードＮ１，Ｎ２の電圧レベルを上げる必要があり、ノードＮ１，Ｎ２の電圧振幅を大きくするためには、トランジスタＱＰ１，ＱＰ２の負荷インピーダンスを大きくする必要があるため、両者の関係はトレードオフの関係にある。
【００２８】
本発明は上記のような問題を解決するためになされたものであって、十分な電圧ＶｂｉａｓをＴＭＲ素子に印加することによってメモリセルの通過電流差を大きくするとともに、その通過電流差を検知して増幅するための入力信号の電圧振幅も大きくして高速かつ精度の高いデータ読出動作を実行可能な差動増幅回路および当該差動増幅回路を備える不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２９】
本発明に係る不揮発性記憶装置は、各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、第１および第２のデータ線と、第１および第２のデータ線の通過電流に基づくデータ読出を実行するための差動増幅部と、データ読出時に、前記複数のメモリセルのうちの選択メモリセルとの比較に用いられる通過電流を第２のデータ線に生成する基準電流供給部とを備える。データ読出時において、前記第１のデータ線は、前記選択メモリセルを介して第１の電圧と電気的に接続されるとともに、前記第２のデータ線の他方は、前記基準電流供給部と電気的に接続される。差動増幅部は、各々の一方導通端子が、前記第１および第２のデータ線とそれぞれ電気的に結合され、各々の他方導通端子が第２の電圧と電気的に接続され、ゲートが共に第１の基準電位に接続される第１および第２のトランジスタを含む、定電流を供給する定電流源と、第１の電流源の前記第１および第２のトランジスタの一方導通端子とそれぞれ電気的に接続され、前記定電流源から供給される前記定電流と前記第１および第２のデータ線の通過電流との差の分岐電流がそれぞれ流れる第１および第２の分岐電流経路部とを含む。第１および第２の分岐電流経路部の各々は、前記分岐電流を電圧変換して第１および第２の内部ノードにそれぞれ生成するための負荷回路を有する。差動増幅部は、前記第１および第２の内部ノードに生成された電圧信号を一対の入力として、その差を検知増幅する差動増幅ユニットをさらに含む。
【００３０】
本発明に係る差動増幅回路は、各々の一方導通端子が、２本のデータ線とそれぞれ電気的に結合され、各々の他方導通端子が第１の電圧と電気的に接続され、ゲートが共に第１の基準電位に接続される第１および第２のトランジスタを含む、定電流を供給する定電流源と、第１の電流源の前記第１および第２のトランジスタの一方導通端子とそれぞれ電気的に接続され、前記定電流源から供給される前記定電流と前記２本のデータ線の通過電流との差の分岐電流がそれぞれ流れる第１および第２の分岐電流経路部とを備える。第１および第２の分岐電流経路部の各々は、前記分岐電流を電圧変換して第１および第２の内部ノードにそれぞれ生成するための負荷回路を含む。第１および第２の内部ノードに生成された電圧信号を一対の入力として、その差を検知増幅する差動増幅ユニットをさらに備える。
【発明の効果】
【００３１】
本発明に係る差動増幅回路および不揮発性記憶装置は、定電流源から供給される定電流と２本のデータ線の通過電流との差の分岐電流がそれぞれ流れる第１および第２の分岐電流経路部を設け、各分岐電流経路部の負荷回路により電圧信号を生成して、差動増幅ユニットで検知増幅する構成である。仮に２本のデータ線の電流経路に負荷回路を設けた構成の場合、負荷回路のインピーダンスに従って通過電流が小さくなるとともに、メモリセルに流れる通過電流差も小さくなるが、本構成の場合には、負荷回路を分岐電流経路部に設けて、２本のデータ線の電流経路のインピーダンスを小さくして通過電流を小さくすることが可能であり、通過電流差を十分に確保することが可能となる。そして、分岐電流経路部に通過電流差と同一の分岐電流差を生じさせることが可能であるため、負荷回路のインピーダンスに従って、信号振幅も十分に確保することができるため、高速かつ精度の高いデータ読出動作を実行することが可能となる。
【発明を実施するための最良の形態】
【００３２】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００３３】
（実施の形態１）
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００３４】
なお、以下の説明で明らかなように、本願発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではなく、書込まれた記憶データのレベルに応じた通過電流が流れるメモリセルを備える不揮発性記憶装置に共通に適用することができる。
【００３５】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、各々が、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイＭＡとを備える。
【００３６】
ここで、メモリアレイＭＡの各々に行列状に集積配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００３７】
また、ＭＲＡＭデバイス１は、行デコーダ２０と、列デコーダ２５と、入出力制御回路３０とを備える。行デコーダ２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、選択的にアクセス対象となるメモリアレイＭＡにおける行選択を実行する。また、列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいて選択的にアクセス対象となるメモリアレイＭＡの列選択を実行する。
【００３８】
また、入出力制御回路３０は、入力データＤＩＮ、出力データＤＯＵＴ等のデータの入出力を制御し、コントロール回路５からの指示に応答して内部回路に伝達もしくは外部に出力する。
【００３９】
なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００４０】
図２は、メモリアレイＭＡおよびメモリアレイＭＡのデータ読出を実行する周辺回路の概念図（以下、データ読出系回路とも称する）である。
【００４１】
図２を参照して、ここでは、入出力制御回路３０に含まれるメモリアレイＭＡに対応して設けられたデータ読出動作のための回路群が示される。
【００４２】
メモリアレイＭＡは、行列状に集積配置されたメモリセルＭＣとメモリセルＭＣの比較対象として設けられる複数のダミーメモリセルＤＭＣとを有する。また、メモリアレイＭＡは、２つの隣接するメモリセル列に対応してビット線対ＢＬＰが設けられる。ビット線対ＢＬＰは、メモリセル列に対応して設けられるＢＬおよび相補のビット線／ＢＬを含む。また、複数のダミーメモリセルＤＭＣは、メモリセル列を共有するように１個ずつ設けられている。図２においては、ｊ番目のビット線対ＢＬｊのうちビット線ＢＬｊに対応して設けられたメモリセルＭＣとビット線／ＢＬｊに対応して設けられたダミーメモリセルＤＭＣとが１個ずつ代表的に示されている。
【００４３】
本構成により、ダミーメモリセルを効率的に配置することができメモリアレイの面積を縮小することができる。
【００４４】
また、メモリセル行にそれぞれ対応して複数のワード線ＷＬが設けられる。本例においては、メモリセルＭＣに対応して設けられたワード線ＷＬｉ（ｉ：自然数）と、ダミーメモリセルＤＭＣに対応して設けられたワード線ＷＬ（ｒ：自然数）とが示されている。また、メモリセル行にそれぞれ対応してメモリセルＭＣに対してデータ書込を実行するデータ書込電流が供給されるデジット線（図示しない）が設けられる。
【００４５】
また、ビット線対ＢＬＰにそれぞれ対応して設けられ、列デコーダ２５からの列選択指示が伝達される複数の列選択線がさらに設けられる。
【００４６】
図２においては、メモリアレイＭＡにおいて、ｊ番目のビット線対ＢＬＰｊに対応して設けられた列選択線ＣＳＬｊが示されている。
【００４７】
ここで、メモリセルＭＣの回路構成について説明する。
図３は、磁気トンネル接合部を有するＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）の構成を示す概略図である。
【００４８】
図３を参照して、メモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよび接地電圧ＧＮＤの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【００４９】
メモリセルＭＣに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびデジット線ＤＬと、データ読出時に活性化されるワード線ＷＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤおよびビット線ＢＬの間に電気的に結合される。
【００５０】
ここで、ＭＴＪメモリセルの構成およびデータ記憶原理について説明しておく。
図４は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【００５１】
図４を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００５２】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００５３】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００５４】
図５は、ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００５５】
図５を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００５６】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００５７】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図５に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００５８】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化閾値を下げることができる。図５に示すように、データ書込時の動作点は、デジット線ＤＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００５９】
図５に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００６０】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００６１】
なお、以下に説明する本願発明のデータ読出動作については、予め各メモリセルの抵抗値が記憶データに応じて高抵抗Ｒｍａｘあるいは低抵抗Ｒｍｉｎに設定されているものとして説明する。そして、図２のメモリアレイＭＡに配置されるダミーメモリセルＤＭＣの各々は、予め書込まれた高抵抗Ｒｍａｘおよび低抵抗Ｒｍｉｎの中間の電気抵抗値Ｒｍｉｄに固定的に設定されているものとする。
【００６２】
再び図２を参照して、入出力制御回路３０は、メモリアレイＭＡに設けられた、ローカル入出力線対ＬＩＯＰおよびローカル入出力線対ＬＩＯＰとビット線対ＢＬＰ間の電気的な接続を制御するゲート回路ＩＯＧを含む。ローカル入出力線対ＬＩＯＰは、ローカル入出力線ＬＩＯ，／ＬＩＯを有する。
【００６３】
ゲート回路ＩＯＧは、ローカル入出力線対ＬＩＯＰとビット線対ＢＬＰとを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧａ，ＣＳＧｂを含む。ゲートトランジスタＣＳＧａは、ビット線対ＢＬＰにそれぞれ対応して設けられた列選択線ＣＳＬの活性化に応答して、ビット線ＢＬとローカル入出力線ＬＩＯとの間を電気的に接続する。ゲートトランジスタＣＳＧｂは、列選択線ＣＳＬの活性化に応答して相補のビット線／ＢＬとローカル入出力線／ＬＩＯとの間を電気的に接続する。
【００６４】
また、入出力制御回路３０は、ローカル入出力線ＬＩＯ，／ＬＩＯに生じる通過電流差に応じた読出データを検知するセンスアンプＳＡおよびセンスアンプＳＡで検知された選択メモリセルの記憶データをさらに増幅するプリアンプＰＡをさらに含む。
【００６５】
入出力制御回路３０は、各メモリアレイＭＡに対応して共通に設けられたグローバル入出力線対ＧＩＯＰと、グローバル入出力線対ＧＩＯＰと接続され記憶データをラッチするラッチ回路ＬＴと、ラッチ回路ＬＴでラッチされた読出データＲＤＴを外部に出力データＤＯＵＴとして出力する出力バッファＯＢＦとを含む。グローバル入出力線対ＧＩＯＰは、グローバル入出力線ＧＩＯおよび／ＧＩＯを含む。
【００６６】
ゲート回路ＩＯＧは、ビット線ＢＬｊおよび／ＢＬｊをイコライズするイコライズ回路ＥＱをさらに含む。イコライズ回路ＥＱは、行デコーダ２０によって生成される制御信号ＢＬＥＱの入力に応答してビット線ＢＬｊおよび／ＢＬｊを電気的に接続し、イコライズするとともに図示しないが接地電圧ＧＮＤと電気的に結合されてプリチャージされる。
【００６７】
また、同様のイコライズ回路ＥＱが、ローカル入出力線ＬＩＯ，／ＬＩＯとの間に設けられ、制御信号ＢＬＥＱの入力に応答してローカル入出力線ＬＩＯ，／ＬＩＯを電気的に接続し、イコライズするとともに図示しないが接地電圧ＧＮＤと電気的に結合されてプリチャージされる。
【００６８】
これにより、データ読出前は制御信号ＢＬＥＱの入力に応答して、ローカル入出力線ＬＩＯ，／ＬＩＯおよびビット線ＢＬｊ，／ＢＬｊは、接地電圧ＧＮＤと電気的に結合されてプリチャージされるためメモリセルＭＣに高電圧を印加することなく、メモリセルＭＣの動作信頼性を確保することができる。
【００６９】
図６は、本発明の実施の形態１に従うセンスアンプＳＡの回路構成図である。
図６を参照して、本発明の実施の形態１に従うセンスアンプＳＡは、トランジスタＱＰ１ａ，ＱＰ５ａ，ＱＣ１，ＱＣ２，ＱＮＬ１，ＱＮＬ２，ＱＰ２，ＱＰ３，ＱＰ６，ＱＰ７，ＱＮ１〜ＱＮ４を含む。トランジスタＱＰ１ａ，ＱＰ５ａ，ＱＣ１，ＱＣ２，ＱＰ２，ＱＰ３，ＱＰ６，ＱＰ７は、一例としてＰチャネルＭＯＳトランジスタとする。また、トランジスタＱＮＬ１，ＱＮＬ２，ＱＮ１〜ＱＮ４は、一例としてＮチャネルＭＯＳトランジスタとする。
【００７０】
トランジスタＱＰ１ａは、電源電圧Ｖｃｃと内部ノードＮ１（以下、単にノードとも称する）との間に配置され、そのゲートは基準電圧Ｖｒｅｆｂの入力を受ける。トランジスタＱＰ５ａは、電源電圧ＶｃｃとノードＮ２との間に配置され、そのゲートは基準電圧Ｖｒｅｆｂの入力を受ける。トランジスタＱＰ１ａおよびトランジスタＱＰ５ａのゲート・ソース間電圧Ｖｇｓは、定電圧（Ｖｃｃ−Ｖｒｅｆｂ）が印加されるためノードＮ１，Ｎ２に対して定電流Ｉｐを供給する定電流源８０を構成する。なお、本例においても電源電圧Ｖｃｃは１．０８Ｖであるものとする。また、定電流源８０の基準電圧Ｖｒｅｆｂは、ノードＮ１，Ｎ２を０．６Ｖ以上となるように調整されるものとする。すなわち、ノードＮ１，Ｎ２の電位レベルを高くすることによりメモリセルＭＣのトンネル磁気抵抗素子ＴＭＲに印加される電圧Ｖｂｉａｓの値を高くすることができる。
【００７１】
トランジスタＱＣ１は、ノードＮ１とノードＮ１ａとの間に配置され、そのゲートは基準電圧Ｖｒｅｆｃの入力を受ける。トランジスタＱＮＬ１は、ノードＮ１ａと接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ１ａと電気的に結合される。トランジスタＱＣ１およびＱＮＬ１は、ノードＮ１と電気的に結合され、定電流源８０から流れる定電流Ｉｐに対してメモリセルＭＣに流れる通過電流ＩＢＬを引いた残りの通過電流Ｉｎが流れる第１の分岐電流経路部を形成する。
【００７２】
トランジスタＱＣ２は、ノードＮ２とノードＮ２ａとの間に配置され、そのゲートは基準電圧Ｖｒｅｆｃの入力を受ける。トランジスタＱＮＬ２は、ノードＮ２ａと接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ２ａと電気的に結合される。トランジスタＱＣ２およびＱＮＬ２は、ノードＮ２と電気的に結合され、定電流源８０から流れる定電流Ｉｐに対してダミーメモリセルＤＭＣに流れる通過電流Ｉｒｅｆを引いた残りの通過電流Ｉｎｒが流れる第２の分岐電流経路部を形成する。
【００７３】
トランジスタＱＰ２は、電源電圧ＶｃｃとノードＮ４との間に配置され、そのゲートは、ノードＮ１ａと電気的に結合される。トランジスタＱＮ１は、ノードＮ４とノードＮ５との間に配置され、そのゲートは、ノードＮ４と電気的に結合される。トランジスタＱＰ３は、電源電圧ＶｃｃとセンスノードＳＮとの間に配置され、そのゲートはノードＮ２ａと電気的に結合される。トランジスタＱＮ２は、センスノードＳＮとノードＮ５との間に配置され、そのゲートはノードＮ４と電気的に結合される。トランジスタＱＰ７は、電源電圧Ｖｃｃとセンスノード／ＳＮとの間に配置され、そのゲートはノードＮ１ａと電気的に結合される。トランジスタＱＮ３は、センスノード／ＳＮとノードＮ５との間に配置され、そのゲートはノードＮ６と電気的に結合される。トランジスタＱＮ４は、ノードＮ６とノードＮ５との間に配置され、そのゲートはノードＮ６と電気的に結合される。
【００７４】
トランジスタＱＮＳは、ノードＮ５と接地電圧ＧＮＤとの間に設けられ、そのゲートは制御信号ＳＡＥの入力を受ける。トランジスタＱＮＳは、制御信号ＳＡＥの入力に応答してノードＮ５に接地電圧ＧＮＤを供給するための電圧供給ユニット９１を構成する。
【００７５】
ここで、制御信号ＳＡＥの入力に伴い、センスアンプＳＡが活性化される。なお、ここでは、行デコーダ２０から制御信号ＳＡＥが出力される構成について説明しているが、これに限られずたとえばコントロール回路５から出力するようにすることも可能である。
【００７６】
なお、トランジスタＱＰ２，ＱＰ３，ＱＰ６，ＱＰ７，ＱＮ１〜ＱＮ４，ＱＮＳは、後述するがノードＮ１ａ，Ｎ２ａにおいて生成された電圧信号を一対の入力として受けて、その差を増幅してセンスノードＳＮ，／ＳＮに出力する増幅ユニット５０を構成する。増幅ユニット５０は、センスノードＳＮ，／ＳＮに対応して設けられる２つの差動入力増幅回路を含む。具体的には、第１の差動入力増幅回路は、センスノードＳＮに対応して設けられたトランジスタＱＰ２，ＱＰ７，ＱＮ１，ＱＮ２および電圧供給ユニット９１を含み、ノードＮ１ａ，Ｎ２ａに生成された電圧信号が一対の入力信号としてトランジスタＱＰ２およびＱＰ３のゲートに入力されて、その差を検知増幅するソース型接地差動入力増幅回路に相当する。また、第２の差動入力増幅回路は、センスノード／ＳＮに対応して設けられたランジスタＱＰ６，ＱＰ７，ＱＮ３，ＱＮ４および電圧供給ユニット９１を含み、ノードＮ１ａ，Ｎ２ａに生成された電圧信号が一対の入力信号としてトランジスタＱＰ７およびＱＰ６のゲートに入力されて、その差を検知増幅するソース型接地差動入力増幅回路に相当する。
【００７７】
また、センスアンプＳＡは、ノードＮ１とローカル入出力線ＬＩＯとの間に配置され、そのゲートはＶｒｅｆ発生回路４０によって生成される基準電圧Ｖｒｅｆａの入力を受けるトランジスタＱＶ１と、ノードＮ２とローカル入出力線／ＬＩＯとの間に配置されそのゲートは基準電圧Ｖｒｅｆａの入力を受けるトランジスタＱＶ２とを含む。
【００７８】
ゲートに基準電圧Ｖｒｅｆａを受けるトランジスタＱＶ１およびＱＶ２によりローカル入出力線ＬＩＯ，／ＬＩＯは基準電圧Ｖｒｅｆａ以下の所定電圧に維持され、この所定電圧が選択されたメモリセルＭＣおよびダミーメモリセルＤＭＣに印加されて記憶データに応じた通過電流ＩＢＬおよびＩｒｅｆがローカル入出力線ＬＩＯ，／ＬＩＯに流れる。ゲートに基準電圧Ｖｒｅｆａを受けるトランジスタＱＶ１，ＱＶ２は、メモリセルＭＣおよびダミーメモリセルＤＭＣに定電圧を印加する定電圧回路を構成する。なお、ローカル入出力線ＬＩＯ，／ＬＩＯを所定電圧以下に設定するために、トランジスタＱＶ１およびＱＶ２のゲートをノードＮ１，Ｎ２と電気的に結合させてダイオード接続とすることも可能である。
【００７９】
上述したようにノードＮ１およびＮ２は、定電流源８０と電気的に結合されており、分岐電流経路部８５ａ，８５ｂは、定電流Ｉｐとローカル入出力線ＬＩＯ，／ＬＩＯに流れる通過電流ＩＢＬおよびＩｒｅｆの差の通過電流（分岐電流）ＩｎおよびＩｎｒが流れることになる。
【００８０】
分岐電流経路部８５ａにおいて、トランジスタＱＮＬ１は、通過電流Ｉｎを電圧信号に変換してノードＮ１ａに通過電流に応じた電圧信号を生成する。同様に、分岐電流経路部８５ｂにおいて、トランジスタＱＮＬ２は、通過電流Ｉｎｒを電圧信号に変換してノードＮ２ａに通過電流に応じた電圧信号を生成する。また、トランジスタＱＮＬ１，ＱＮＬ２は、分岐電流経路部８５ａ，８５ｂの負荷トランジスタであり、ノードＮ１ａ，Ｎ２ａに生成される電圧信号は、トランジスタＱＮＬ１，ＱＮＬ２の負荷インピーダンスと通過電流Ｉｎ，Ｉｎｒとの積になる。
【００８１】
増幅ユニット５０は、トランジスタＱＮＬ１およびＱＮＬ２によりノードＮ１ａ，Ｎ２ａに生成された電圧信号を一対の入力として受けて、ノードＮ１ａ，Ｎ２ａを流れる通過電流に応じた信号を増幅してセンスノードＳＮ，／ＳＮに出力する。
【００８２】
次に、プリアンプＰＡの回路構成について説明する。
図７は、本発明の実施の形態１に従うプリアンプＰＡの回路構成図である。
【００８３】
図７を参照して、本発明の実施の形態１に従うプリアンプＰＡは、センスノードＳＮ，／ＳＮに生成された電圧差をさらに増幅して、内部ノードＰＡＯおよび／ＰＡＯに増幅された電圧信号を生成する増幅信号生成回路ＡＭＰと、内部ノードＰＡＯおよび／ＰＡＯに生成された電圧信号に応答して、グローバル入出力線ＧＩＯ，／ＧＩＯの電圧レベルを調整する電圧調整ユニットＳＣＴとを含む。
【００８４】
増幅信号生成回路ＡＭＰは、ノードＮＮ０と電源電圧Ｖｃｃとの間に配置され、行デコーダ２０からの制御信号／ＰＡＥに応答してノードＮＮ０に電源電圧Ｖｃｃを供給するトランジスタＴＰＳと、ノードＮＮ０とノードＮＮ１との間に配置され、そのゲートがノードＮＮ１と電気的に結合されるトランジスタＴＰ１と、ノードＮＮ０と内部ノード／ＰＡＯとの間に配置され、そのゲートがノードＮＮ１と電気的に結合されるトランジスタＴＰ２と、ノードＮＮ０と内部ノードＰＡＯとの間に配置され、そのゲートがノードＮＮ２と電気的に結合されるトランジスタＴＰ３と、ノードＮＮ０とノードＮＮ２との間に配置され、そのゲートがノードＮＮ２と電気的に結合されるトランジスタＴＰ４と、ノードＮＮ１と接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノードＳＮと電気的に結合されるトランジスタＴＮ１と、内部ノードＰＡＯと接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノードＳＮと電気的に結合されるトランジスタＴＮ２と、内部ノード／ＰＡＯと接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合されるトランジスタＴＮ３と、ノードＮＮ２と接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合されるトランジスタＴＮ４とを含む。
【００８５】
ここで、トランジスタＴＰ１〜ＴＰ４，ＴＰＳは、一例としてＰチャンネルＭＯＳトランジスタとする。トランジスタＴＮ１〜ＴＮ４は、一例としてＮチャンネルＭＯＳトランジスタとする。なお、本例においては、トランジスタＴＰ１〜ＴＰ４の各トランジスタサイズは等しいものとする。また、トランジスタＴＮ１〜ＴＮ４の各トランジスタサイズは等しいものとする。
【００８６】
一例として、センスノードＳＮ，／ＳＮが「Ｈ」レベルおよび「Ｌ」レベルの場合、トランジスタＴＮ２がオンして内部ノードＰＡＯは接地電圧ＧＮＤと電気的に接続されて「Ｌ」レベルに設定される。一方、内部ノード／ＰＡＯについては、トランジスタＴＰ１と同一の動作電流がトランジスタＴＰ２より供給されようとするがセンスノード／ＳＮは、「Ｌ」レベルであるので、トランジスタＴＮ３からはほとんど電流が流れない。したがって、内部ノード／ＰＡＯの電圧レベルは、「Ｈ」レベルに設定される。
【００８７】
上記のセンスアンプＳＡにおいても、センスノードＳＮ，／ＳＮにおいて、選択メモリセルの記憶データに応じた電圧差が生成されるがより安定的なデータ読出を実行するために増幅信号生成回路ＡＭＰによりさらに電圧差を増幅する動作が実行される。
【００８８】
電圧調整ユニットＳＣＴは、内部ノードＰＡＯ，／ＰＡＯに生成された電圧レベルを安定的に出力するバッファ６０および６１と、グローバル入出力線ＧＩＯと接地電圧ＧＮＤとの間に配置され、そのゲートがバッファ６０の出力信号の入力を受けるトランジスタＴＮ０と、グローバル入出力線／ＧＩＯと接地電圧ＧＮＤとの間に配置され、そのゲートがバッファ６１の出力信号の入力を受けるトランジスタＴＮ５とを含む。なお、トランジスタＴＮ０およびＴＮ５は、一例としてＮチャンネルＭＯＳトランジスタとする。
【００８９】
グローバル入出力線ＧＩＯ，／ＧＩＯは、データ読出前において、所定のプリチャ−ジ動作により、所定の電圧レベルにプリチャージされている。
【００９０】
この内部ノードＰＡＯ，／ＰＡＯに生成される電圧信号に応じてグローバル入出力線ＧＩＯ，／ＧＩＯのいずれか一方が接地電圧ＧＮＤと電気的に結合される。これに伴い、グローバル入出力線ＧＩＯ，／ＧＩＯの論理レベルの一方は、「Ｈ」レベル、他方は「Ｌ」レベルに設定される。
【００９１】
したがって、メモリセルの記憶データに対応して、グローバル入出力線ＧＩＯ，／ＧＩＯを固定的な電源電圧Ｖｃｃおよび接地電圧ＧＮＤの論理レベルに設定することができるため安定的なデータ読出を実行することができる。
【００９２】
図８は、本発明の実施の形態１に従うラッチ回路ＬＴの回路構成図である。
図８を参照して、ラッチ回路ＬＴは、グローバル入出力線ＧＩＯ，／ＧＩＯをイコライズするイコライズユニットＥＱＣと、ＮＡＮＤ回路ＮＤ０とＮＤ１とを含む。
【００９３】
イコライズユニットＥＱＣは、トランジスタ７０〜７２を含む。トランジスタ７０および７１は、グローバル入出力線ＧＩＯと／ＧＩＯとの間に直列に接続され、そのゲートは行デコーダ２０からの制御信号ＩＯＥＱの入力を受ける。また、トランジスタ７０および７１の接続ノードは電源電圧Ｖｃｃと電気的に結合される。トランジスタ７２は、グローバル入出力線ＧＩＯと／ＧＩＯとの間に配置され、そのゲートは制御信号ＩＯＥＱの入力を受ける。すなわち、データ読出前に「Ｌ」レベルである制御信号ＩＯＥＱが入力された場合には電源電圧Ｖｃｃ（「Ｈ」レベル）がグローバル入出力線ＧＩＯおよび／ＧＩＯと電気的に結合されて、プリチャージされる。なお、トランジスタ７０〜７２は、一例としてＰチャンネルＭＯＳトランジスタとする。
【００９４】
ＮＡＮＤ回路ＮＤ１は、グローバル入出力線ＧＩＯおよび出力ノードＮｆからの入力を受けてそのＮＡＮＤ論理演算結果をＮＤ０の入力ノードに出力する。ＮＡＮＤ回路ＮＤ０は、グローバル入出力線／ＧＩＯおよびＮＡＮＤ回路ＮＤ１の出力信号の入力を受けてそのＮＡＮＤ論理演算結果を出力ノードＮｆに出力する。このラッチ回路ＬＴは、出力ノードＮｆに生成された電圧レベルを読出データＲＤＴとして出力バッファＯＢＦに出力する。
【００９５】
たとえば、出力ノードＮｆは初期状態において「Ｌ」レベルに設定されているものとする。ここで、グローバル入出力線対ＧＩＯＰがプリチャージされてからグローバル入出力線ＧＩＯが「Ｌ」レベルに設定された場合には、ＮＡＮＤ回路ＮＤ０およびＮＤ１の論理動作により出力ノードＮｆの電圧レベルは「Ｌ」レベルにラッチされる。一方、グローバル入出力線／ＧＩＯが「Ｌ」レベルに設定された場合、当該論理動作により出力ノードＮｆの電圧レベルは「Ｈ」レベルにラッチされる。このラッチされた電圧信号に対応する読出データＲＤＴが出力バッファＯＢＦに出力される。なお、本例に示したラッチ回路ＬＴおよび出力バッファＯＢＦは、出力データを生成するデータ生成回路を構成する。
【００９６】
次に、図９のタイミングチャート図を用いて本発明の実施の形態１に従うデータ読出動作について概略的に説明する。ここでは、メモリアレイＭＡのデータ読出動作について説明する。
【００９７】
時刻ｔ１において、クロック信号ＣＬＫの立ち上がりに同期してデータ読出動作を実行するための有効なアドレスＡＤＤが入力され、また、データ読出／データ書込サイクル選択信号／ＷＥ（「Ｈ」レベル）が入力される。なお、データ読出／データ書込サイクル選択信号／ＷＥ（「Ｌ」レベル）の場合には、データ書込が実行されるものとする。これに伴い、メモリアレイＭＡに対してデータ読出が実行される。時刻ｔ２において、選択されたメモリアレイＭＡに対応するセンスアンプＳＡを活性化させる制御信号ＳＡＥが「Ｈ」レベルに設定される。これに伴い、センスアンプＳＡが活性化され、制御信号ＳＡＥに応答して、ローカル入出力線対ＬＩＯＰが充電され始めるとともにセンスアンプＳＡのセンスノードＳＮ，／ＳＮは電源電圧Ｖｃｃと接地電圧ＧＮＤとの間のある所定の中間電位に遷移し始める。これによりセンスアンプＳＡにおける増幅動作の準備動作が実行される。
【００９８】
次に、時刻ｔ３において、入力されたアドレスＡＤＤに対応する選択された列選択線ＣＳＬｊ、ワード線ＷＬｉおよびＷＬｒが活性化（「Ｈ」レベル）される。選択された列選択線ＣＳＬｊの活性化に応答して、選択列のビット線対ＢＬＰｊとローカル入出力線対ＬＩＯＰとが電気的に結合される。具体的には、ゲートトランジスタＣＳＧａおよびＣＳＧｂのターンオンに応答して、ビット線ＢＬｊとローカル入出力線ＬＩＯとが電気的に結合され、ビット線／ＢＬｊとローカル入出力線／ＬＩＯとが電気的に結合される。また、選択ワード線ＷＬｉの活性化に応答して、ローカル入出力線ＬＩＯは、ビット線ＢＬｊおよび選択メモリセルＭＣを介して接地電圧ＧＮＤへプルダウンされる。また、ワード線ＷＬｒの活性化に応答して、ローカル入出力線／ＬＩＯは、ビット線／ＢＬｊおよびダミーメモリセルＤＭＣを介して接地電圧ＧＮＤへプルダウンされる。これに伴い、センスアンプＳＡと選択メモリセルＭＣおよびダミーメモリセルＤＭＣとの間に電流経路が形成され、センスアンプＳＡにおいて所定のセンス動作が実行される。なお、コラム選択ゲートＣＳＧ、列デコーダ２５および列選択線ＣＳＬは、アドレス選択部を構成する。
【００９９】
具体的には、センスアンプＳＡは、ローカル入出力線ＬＩＯ，／ＬＩＯのそれぞれに同一電流を供給しようとする。しかし、選択アドレスに対応するメモリセルＭＣとダミーメモリセルＤＭＣとの間には、電気抵抗差ΔＲ（Ｒｍａｘ−ＲｍｉｄあるいはＲｍｉｄ−Ｒｍｉｎ）が存在する。したがって、選択されたメモリセルＭＣの記憶データに応じた抵抗値ＲｍａｘあるいはＲｍｉｎと、ダミーメモリセルＤＭＣの抵抗値Ｒｍｉｄに従って時刻ｔ３において、ローカル入出力線ＬＩＯ，／ＬＩＯには電気抵抗に応じた通過電流ＩＢＬおよびＩｒｅｆが流れることになる。
【０１００】
そして、上述したようにセンスアンプＳＡの分岐電流経路部８５ａにおいて、定電流Ｉｐから通過電流ＩＢＬを引いた通過電流Ｉｎが流れる、分岐電流経路部８５ｂにおいて、定電流Ｉｐから通過電流Ｉｒｅｆを引いた通過電流Ｉｎｒが流れることになる。分岐電流経路部８５ａ，８５ｂのノードＮ１ａ，Ｎ２ａに生成された通過電流Ｉｎ，Ｉｎｒの電流−電圧変換により生じた電圧信号が増幅ユニット５０に入力されて、上述した増幅動作により電圧差としてセンスノードＳＮ，／ＳＮ間に生じることとなる。
【０１０１】
そして、電圧差が十分に増幅された時刻ｔ４において、制御信号ＰＡＥの反転信号であり、プリアンプＰＡを活性化させる制御信号／ＰＡＥ（「Ｌ」レベル）が入力される。これに伴い、プリアンプＰＡにおいてセンスノードＳＮ，／ＳＮから入力された電圧差がさらに増幅され、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの電圧レベルに増幅される。これに従い、内部ノードＰＡＯ，／ＰＡＯの増幅動作により生成された電圧レベルがグローバル入出力線ＧＩＯ，／ＧＩＯのいずれか一方をプリチャージされていた所定の電圧レベルから接地電圧ＧＮＤ（「Ｌ」レベル）へプルダウンする。ラッチ回路ＬＴは、グローバル入出力線対ＧＩＯＰに伝達された所定の論理レベルに応じて選択メモリセルから読出された記憶データをラッチし、出力バッファＯＢＦに読出データＲＤＴとして出力する。出力バッファＯＢＦはラッチ回路ＬＴから伝達された読出データＲＤＴに基づいて時刻ｔ５において出力データＤＯＵＴとして外部に出力する。これにより入力されたアドレスＡＤＤに対応する選択メモリセルのデータ読出動作を実行することができる。
【０１０２】
本願構成のセンスアンプＳＡは、上述したように定電流源８０の基準電圧Ｖｒｅｆｂを調整してノードＮ１，Ｎ２を高い電位レベルたとえば０．６Ｖ以上に設定する。すなわち、メモリセルＭＣのトンネル磁気抵抗素子ＴＭＲに印加される電圧Ｖｂｉａｓの値を高くすることにより、メモリセルＭＣに流れる通過電流ＩＢＬと通過電流Ｉｒｅｆとの電流差を十分に確保することが可能となる。これにより、通過電流差を大きくすることができるため上述したように増幅ユニットにおいて増幅動作を実行するための電圧差が生じるまでの時間は、短縮され高速なセンスアンプを実現することができる。
【０１０３】
そして、本願構成のセンスアンプＳＡは、分岐電流経路部８５ａ，８５ｂを設けて、定電流Ｉｐから通過電流ＩＢＬを引いた通過電流Ｉｎと、定電流Ｉｐから通過電流Ｉｒｅｆを引いた通過電流Ｉｎｒとの通過電流の電流−電圧変換により生じた電圧信号を一対の入力として増幅動作を実行するものである。この点で、分岐電流経路部８５ａを流れる通過電流Ｉｎと分岐電流経路部８５ｂを流れる通過電流Ｉｎｒは、定電流Ｉｐからメモリセルを通過する通過電流ＩＢＬあるいはダミーメモリセルＤＭＣを通過する通過電流Ｉｒｅｆを引いた電流であるため、通過電流ＩＢＬと通過電流Ｉｒｅｆとの通過電流差は、通過電流Ｉｎと通過電流Ｉｎｒとの通過電流差と同じ値である。
【０１０４】
そして、本願構成のセンスアンプＳＡの増幅動作に用いる一対の入力となるノードＮ１ａに生成される電圧信号は、通過電流Ｉｎと負荷トランジスタＱＮＬ１のインピーダンスとの積となる。また、同様にノードＮ２ａに生成される電圧信号は、通過電流Ｉｎｒと負荷トランジスタＱＮＬ２のインピーダンスとの積となる。そして、ノードＮ１ａ，Ｎ２ａに生成される電圧信号の電圧振幅は、ノードＮ１ａ，Ｎ２ａを通過する通過電流差と負荷トランジスタのインピーダンスとの積として表れる。
【０１０５】
ここで、ノードＮ１ａ，Ｎ２ａに生成される電圧信号の電圧振幅について考える。
負荷トランジスタＱＮＬ１，ＱＮＬ２のインピーダンスの値を大きくした場合、通過電流ＩＢＬと通過電流Ｉｒｅｆの電流量は電流経路のインピーダンスが変化しないため電流量も変化しない。そして、通過電流ＩＢＬと通過電流Ｉｒｅｆの通過電流差がそのまま通過電流Ｉｎと通過電流Ｉｎｒとの通過電流差に反映される。すなわち、ノードＮ１ａ，Ｎ２ａに生成される電圧信号の電圧振幅は、負荷トランジスタＱＮＬ１，ＱＮＬ２のインピーダンスに比例して増大することになる。
【０１０６】
したがって、本願構成のセンスアンプは、メモリセルＭＣとダミーメモリセルＤＭＣをそれぞれ通過する通過電流の通過電流差を十分に確保し、負荷トランジスタのインピーダンスに比例して増幅動作に用いる入力信号の電圧振幅も十分に確保することができるため高速かつ精度の高いセンスアンプを実現することができる。
【０１０７】
次に、高速かつ精度の高い本願構成のセンスアンプＳＡのトランジスタの設計方式について説明する。
【０１０８】
定電流源８０と電気的に結合されるノードＮ１に着目すると、ローカル入出力線ＬＩＯに流れる通過電流ＩＢＬが変化量ΔＩＢＬ分変化した場合について考える。すなわち、ローカル入出力線ＬＩＯに流れる電流は、通過電流ＩＢＬ＋ΔＩＢＬとなる。そして、分岐電流経路部８５ａにながれる通過電流Ｉｎが減少する方向に作用するためトランジスタＱＣ１のゲート・ソース間電圧ＶｇｓがＶｇｓ（平均値）＋ΔＶｇｓとなると考えると、この場合のトランジスタＱＣ１の通過電流については、次式（１）が成り立つことになる。
【０１０９】
【数１】
2007226898.tif 000003
【０１１０】
上式（１）の左辺を展開すると次式（２）となる。
【０１１１】
【数２】
2007226898.tif 000004
【０１１２】
ここで、左辺の第３項は無視できる値であるため整理すると、次式（３）となる。
【０１１３】
【数３】
2007226898.tif 000005
【０１１４】
通過電流Ｉｎ、電圧Ｖｇｓ、トランジスタＱＣ１の閾値電圧Ｖｔ、βを一定として変化量のみを考えると、次式（４）が成り立つことになる。
【０１１５】
【数４】
2007226898.tif 000006
【０１１６】
上式に示されるように変化量ΔＩＢＬに対するトランジスタＱＣ１のゲート・ソース間電圧Ｖｇｓの変化量ΔＶｇｓは、トランジスタβの値を大きくすることにより小さく抑えることが可能である。
【０１１７】
ここで、トランジスタＱＣ１のゲートは基準電圧Ｖｒｅｆｃの固定電圧が供給されるため、変化量ΔＶｇｓは、トランジスタＱＣ１のソース側であるノードＮ１の電位が変動することを意味する。ノードＮ１は、定電流源８０からの定電流Ｉｐの供給を受けるため定電位であるが、通過電流ＩＢＬの変化量ΔＩＢＬに対してノードＮ１の電位が大きく変動すれば、トランジスタＱＣ１側に流れる通過電流ＩｎがＩｐ−ＩＢＬを正しく反映しない可能性がある。
【０１１８】
トランジスタＱＣ１のβは、次式（５）で示される。
【０１１９】
【数５】
2007226898.tif 000007
【０１２０】
したがって、トランジスタＱＣ１のβ（トランジスタサイズＷ）を十分大きくし、通過電流ＩＢＬの変化量に対するトランジスタＱＣ１のゲート・ソース間電圧Ｖｇｓの変化量ΔＶｇｓの値を小さくすることによりノードＮ１の変動を抑制することができる。
【０１２１】
これにより、通過電流ＩＢＬの変化量ΔＩＢＬに対して、トランジスタＱＣ１側に流れる通過電流ＩｎがＩｐ−ＩＢＬを精度よく反映することが可能となり、精度の高い増幅動作を実行することができる。
【０１２２】
なお、上記の構成においては、ローカル入出力線／ＬＩＯについて、ダミーメモリセルＤＭＣを用いて通過電流Ｉｒｅｆを生成する方式について説明したが、ダミーメモリセルＤＭＣに限られず、たとえば通過電流Ｉｒｅｆを供給する定電流源と、ローカル入出力線／ＬＩＯとを接続した構成とすることも当然に可能である。
【０１２３】
なお、上記の構成においては、負荷トランジスタＱＮＬ１，ＱＮＬ２のゲートをそれぞれノードＮ１ａ，Ｎ２ａと接続してダイオード接続とした構成について説明したが、これに限られず別の構成とすることも可能である。
【０１２４】
図１０は、本発明の実施の形態の変形例に従うセンスアンプＳＡ＃の回路構成図である。
【０１２５】
図１０を参照して、本発明の実施の形態の変形例に従うセンスアンプＳＡ＃は、負荷トランジスタＱＮＬ１およびＱＮＬ２のゲートをそれぞれノードＮ１，Ｎ２と電気的に結合した構成である。
【０１２６】
その他の点については同様であるのでその詳細な説明は繰り返さない。
図６のセンスアンプの構成においては、ワード線ＷＬがオフ状態すなわちデータ線ＬＩＯ，／ＬＩＯを介して電流経路がメモリセルに対して形成されていない場合には、通過電流ＩＢＬはほぼ０となる。これに伴い、通過電流Ｉｎが大きくなるためノードＮ１ａの電圧レベルは上昇し、電源電圧Ｖｃｃ近くまで遷移することも考えられる。
【０１２７】
そして、次にワード線ＷＬをオン状態すなわちデータ線ＬＩＯ，／ＬＩＯを介する電流経路がメモリセルに対して形成され、通過電流ＩＢＬが流れることに伴い、ノードＮ１ａの電圧レベルはデータ振幅動作の基準となる所望の電圧レベルまで下降していくことになる。
【０１２８】
一方、当該構成においては、トランジスタＱＮＬ１のゲートはノードＮ１と電気的に結合されているためワード線ＷＬがオフ状態すなわちデータ線ＬＩＯ，／ＬＩＯを介して電流経路がメモリセルに対して形成されていない場合においても、定常的にオン状態を維持しておりノードＮ１ａの電圧レベルが上がりすぎるのを抑制することができる。
【０１２９】
したがって、ワード線ＷＬをオフ状態とした場合であってもノードＮ１ａの電圧レベルをデータ振幅動作の基準となる所望の電圧レベルに高速に設定することが可能であるためさらに高速な増幅動作を実行することが可能となる。
【０１３０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１３１】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】メモリアレイＭＡおよびメモリアレイＭＡのデータ読出を実行する周辺回路の概念図である。
【図３】磁気トンネル接合部を有するＭＴＪメモリセルＭＣの構成を示す概略図である。
【図４】ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図５】ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図６】本発明の実施の形態１に従うセンスアンプＳＡの回路構成図である。
【図７】本発明の実施の形態１に従うプリアンプＰＡの回路構成図である。
【図８】本発明の実施の形態１に従うラッチ回路ＬＴの回路構成図である。
【図９】本発明の実施の形態１に従うデータ読出動作について概略的に説明するタイミングチャート図である。
【図１０】本発明の実施の形態の変形例に従うセンスアンプＳＡ＃の回路構成図である。
【図１１】従来のセンスアンプの回路構成図である。
【図１２】従来のセンスアンプのデータ読出動作について概略的に説明するタイミングチャート図である。
【図１３】メモリセルＭＣに電圧ＶＢＬが印加されて通過電流ＩＢＬが流れる場合を説明する図である。
【図１４】アクセストランジスタＡＴＲのソース・ドレイン間電圧Ｖｄｓと、通過電流ＩＢＬとの関係を説明する図である。
【図１５】センスアンプにおいてノードＮ１，Ｎ２の電圧を変化させることによって流れるＴＭＲ素子の通過電流ＩＢＬを説明する図である。
【符号の説明】
【０１３２】
１  ＭＲＡＭデバイス、５  コントロール回路、２０  行デコーダ、２５  列デコーダ、３０  入出力制御回路、５０  増幅ユニット、８０  定電流源、８５ａ，８５ｂ  分岐電流経路部、ＳＡ  センスアンプ。
【図１】
2007226898.tif 000008
【図２】
2007226898.tif 000009
【図３】
2007226898.tif 000010
【図４】
2007226898.tif 000011
【図５】
2007226898.tif 000012
【図６】
2007226898.tif 000013
【図７】
2007226898.tif 000014
【図８】
2007226898.tif 000015
【図９】
2007226898.tif 000016
【図１０】
2007226898.tif 000017
【図１１】
2007226898.tif 000018
【図１２】
2007226898.tif 000019
【図１３】
2007226898.tif 000020
【図１４】
2007226898.tif 000021
【図１５】
2007226898.tif 000022