【事件の表示】
　特願２００９−１５４３７４「プライオリティ回路、演算処理装置及び演算処理方法」拒絶査定不服審判事件〔平成２３年　１月１３日出願公開、特開２０１１−　　８７３２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成２１年６月２９日を出願日とする出願であって、その後の手続の経緯の概略は次のとおりである。
　
出願審査請求（提出日）　　　　　　平成２４年３月９日
拒絶理由通知（起案日）　　　　　　平成２５年８月２０日
意見、手続補正（提出日）　　　　　平成２５年１０月２５日
拒絶査定（起案日）　　　　　　　　平成２５年１１月５日
拒絶査定謄本送達　　　　　　　　　平成２５年１１月１２日
審判請求（提出日）　　　　　　　　平成２６年２月１０日
手続補正（提出日）　　　　　　　　平成２６年２月１０日
前置報告（作成日）　　　　　　　　平成２６年３月７日
　
第２．平成２６年２月１０日付の手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　平成２６年２月１０日付の手続補正を却下する。
　
［理由］
１．　補正の内容
　平成２６年２月１０日付の手続補正（以下、「本件補正」という。）により、特許請求の範囲は次のとおり補正された。
　
［本件補正前］
「【請求項１】
　命令デコーダより特定の演算器でのみ実行可能な命令であることを示す実行可能フラグを入力されるリザベーションステーションと、処理可能な演算が異なる複数の演算器とに接続されたプライオリティ回路であって、
　前記実行可能フラグに基づいて、当該特定の演算器とは異なる演算器であって、キューに空きが存在する演算器に命令をディスパッチするディスパッチ手段を有し、
　前記リザベーションステーションが前記命令デコーダから入力されたエントリとしての命令およびその前記実行可能フラグを前記リザベーションステーションから入力することを特徴とするプライオリティ回路。
　　【請求項２】
　前記ディスパッチ手段は、さらに、特定の演算器へのディスパッチが不可であることを示すディスパッチ抑止フラグに基づいて、当該特定の演算器とは異なる演算器であって、キューに空きが存在する演算器に命令をディスパッチすることを特徴とする請求項１に記載のプライオリティ回路。
　　【請求項３】
　リザベーションステーションと、
　処理可能な演算が異なる複数の演算器と、
　特定の演算器でのみ実行可能な命令であることを示す実行可能フラグを前記リザベーションステーションに入力する命令デコーダと、
　前記リザベーションステーションによる前記実行可能フラグの入力に基づいて、前記特定の演算器とは異なる演算器であって、キューに空きが存在する演算器に命令をディスパッチするプライオリティ回路を有し、
　前記リザベーションステーションは、前記命令デコーダからエントリとして入力された命令およびその前記実行可能フラグを、前記プライオリティ回路に出力することを特徴とする演算処理装置。
　　【請求項４】
　前記プライオリティ回路は、さらに、特定の演算器へのディスパッチが不可であることを示すディスパッチ抑止フラグに基づいて、当該特定の演算器とは異なる演算器であって、キューに空きがある演算器にディスパッチすることを特徴とする請求項３に記載の演算処理装置。
　　【請求項５】
　リザベーションステーションと、処理可能な演算が異なる複数の演算器とを有する演算処理装置の演算処理方法であって、
　前記演算処理装置が有する命令デコーダが、特定の演算器でのみ実行可能な命令であることを示す実行可能フラグを前記リザベーションステーションに入力するステップと、
　前記リザベーションステーションが、前記命令デコーダからエントリとして入力された命令およびその前記実行可能フラグを、前記演算処理装置が有するプライオリティ回路に出力するステップと、
　前記プライオリティ回路が、前記リザベーションステーションによる前記実行可能フラグの入力に基づいて、前記特定の演算器とは異なる演算器であって、キューに空きが存在する演算器に命令をディスパッチするステップと、
　を含んだことを特徴とする演算処理方法。
　　【請求項６】
　前記プライオリティ回路は、さらに、特定の演算器へのディスパッチが不可であることを示すディスパッチ抑止フラグに基づいて、当該特定の演算器とは異なる演算器であって、キューに空きがある演算器にディスパッチすることを特徴とする請求項５に記載の演算処理方法。」
　（以下、この特許請求の範囲に記載された請求項を「補正前請求項」という。）
　
［本件補正後］
「【請求項１】
　
処理可能な演算がそれぞれ異なる第１の演算器と第２の演算器と、命令デコーダから、デコード済みの命令と前記デコード済みの命令が前記第１の演算器と前記第２の演算器のうち
か否か
とが
に
　前記実行可能フラグに基づいて、当該特定の演算器とは異なる演算器であって、キューに空きが存在する演算器に
前記デコード済みの
　前記リザベーションステーションが前記命令デコーダから
エ
、第１
と
第１の命令に対応する第１の
、前記第１の命令の演算結果に依存関係がある第２の命令と前記第２の命令に対応する第２の実行可能フラグ、前記第１の命令の演算結果に依存関係がある第３の命令と前記第３の命令に対応する第３の実行可能フラグのぞれぞれが入力された場合、前記第２の実行可能フラグと前記第３の実行可能フラグとが前記特定の演算器でのみ実行可能な命令であることを示さないとき、前記ディスパッチ手段が、前記第１の命令を前記第１の演算器にディスパッチ後、前記第２の命令の前記第１の演算器へのディスパッチと前記第３の命令の前記第２の演算器へのディスパッチとを同時に行う
　　【請求項２】
　前記ディスパッチ手段は、さらに、特定の演算器へのディスパッチが不可であることを示すディスパッチ抑止フラグに基づいて、当該特定の演算器とは異なる演算器であって、
キューに空きが存在する演算器に命令をディスパッチすることを特徴とする請求項１に記載のプライオリティ回路。
　　【請求項３】
　処理可能な演算が
それぞれ
　
前記複数の演算器のうち
出力
　
前記命令デコーダから、デコード済みの命令と前記デコード済みの命令が前記複数の演算器のうち特定の演算器でのみ実行可能な命令であるか否かを示す実行可能フラグとが入力されるリザベーションステーションと、
　前記リザベーションステーション
からの
複数の演算器のうち
　前記リザベーションステーションが前記命令デコーダからエントリとして
第１の
と
第１の命令に対応する第１の
、前記第１の命令の演算結果に依存関係がある第２の命令と前記第２の命令に対応する第２の実行可能フラグ、前記第１の命令の演算結果に依存関係がある第３の命令と前記第３の命令に対応する第３の実行可能フラグのぞれぞれが入力された場合、前記第２の実行可能フラグと前記第３の実行可能フラグとが前記特定の演算器でのみ実行可能な命令であることを示さないとき、前記プライオリティ回路が、前記第１の命令を第１の演算器にディスパッチ後、前記第２の命令の第１の演算器へのディスパッチと前記第３の命令の第２の演算器へのディスパッチとを同時に行う
　　【請求項４】
　前記プライオリティ回路は、さらに、特定の演算器へのディスパッチが不可であることを示すディスパッチ抑止フラグに基づいて、当該特定の演算器とは異なる演算器であって、キューに空きがある演算器にディスパッチすることを特徴とする請求項３に記載の演算処理装置。
　　【請求項５】
　リザベーションステーションと、処理可能な演算が
それぞれ
第１の
第２の演算器と
　前記演算処理装置が有する命令デコーダが、
デコード済みの命令が
か否か
　前記リザベーションステーションが、前記命令デコーダからエントリとして
デコード済みの
と
デコード済みの命令に対応する
と
　前記プライオリティ回路が、
前記リザベーションステーションが前記命令デコーダからエントリとして、第１の命令と前記第１の命令に対応する第１の実行可能フラグ、前記第１の命令の演算結果に依存関係がある第２の命令と前記第２の命令に対応する第２の実行可能フラグ、前記第１の命令の演算結果に依存関係がある第３の命令と前記第３の命令に対応する第３の実行可能フラグのぞれぞれが入力された場合、前記第２の実行可能フラグと前記第３の実行可能フラグとが前記特定の演算器でのみ実行可能な命令であることを示さないとき、前記第１の命令を前記第１の演算器にディスパッチ後、前記第２の命令の前記第１の演算器へのディスパッチと前記第３の命令の前記第２の演算器へのディスパッチとを同時に行う
　を含んだことを特徴とする演算処理方法。
　　【請求項６】
　前記プライオリティ回路は、さらに、特定の演算器へのディスパッチが不可であることを示すディスパッチ抑止フラグに基づいて、当該特定の演算器とは異なる演算器であって、キューに空きがある演算器にディスパッチすることを特徴とする請求項５に記載の演算処理方法。」
（以下、この特許請求の範囲に記載された請求項を「補正後請求項」という。下線部は補正部分を表している。）
　
２．　本件補正における補正の目的について
　補正前請求項１の、「命令デコーダより特定の演算器でのみ実行可能な命令であることを示す実行可能フラグを入力されるリザベーションステーションと、処理可能な演算が異なる複数の演算器とに接続されたプライオリティ回路」を、補正後請求項１の「
処理可能な演算がそれぞれ異なる第１の演算器と第２の演算器と、命令デコーダから、デコード済みの命令と前記デコード済みの命令が前記第１の演算器と前記第２の演算器のうち
か否か
とが
に
前記デコード済みの
エ
、第１
と
第１の命令に対応する第１の
、前記第１の命令の演算結果に依存関係がある第２の命令と前記第２の命令に対応する第２の実行可能フラグ、前記第１の命令の演算結果に依存関係がある第３の命令と前記第３の命令に対応する第３の実行可能フラグのぞれぞれが入力された場合、前記第２の実行可能フラグと前記第３の実行可能フラグとが前記特定の演算器でのみ実行可能な命令であることを示さないとき、前記ディスパッチ手段が、前記第１の命令を前記第１の演算器にディスパッチ後、前記第２の命令の前記第１の演算器へのディスパッチと前記第３の命令の前記第２の演算器へのディスパッチとを同時に行う
　また、補正前請求項３、５を、それぞれ、補正後請求項３、５とする補正は、カテゴリが「演算処理装置」、「演算処理方法」の発明に係るものの、前記補正後請求項１に係る補正と実質的に同じ補正がなされているので、これらの補正も限定的減縮を目的としたものと認められる。
　
　したがって、本件補正は、特許法第１７条の２第５項第２号の規定に適合する。
　
３．　独立特許要件についての判断
　本件補正は限定的減縮を目的としたものであるところ、本件補正後の特許請求範囲に記載されている事項により特定される発明は、特許出願の際独立して特許を受けることができるものでなければならない（特許法第１７条の２第６項で準用する第１２６条第７項）ので、この規定に適合するか否かを以下に検討する。
　
３．１　本件補正発明
　本件補正後の請求項１に記載された発明（以下「本件補正発明」という。）は、前記平成２６年２月１０日付の手続補正（本件補正）により補正された特許請求の範囲の請求項１に記載されたとおりの次のものである。（再掲する。）
　
「
処理可能な演算がそれぞれ異なる第１の演算器と第２の演算器と、命令デコーダから、デコード済みの命令と前記デコード済みの命令が前記第１の演算器と前記第２の演算器のうち
か否か
とが
に
　前記実行可能フラグに基づいて、当該特定の演算器とは異なる演算器であって、キューに空きが存在する演算器に
前記デコード済みの
　前記リザベーションステーションが前記命令デコーダから
エ
、第１
と
第１の命令に対応する第１の
、前記第１の命令の演算結果に依存関係がある第２の命令と前記第２の命令に対応する第２の実行可能フラグ、前記第１の命令の演算結果に依存関係がある第３の命令と前記第３の命令に対応する第３の実行可能フラグのぞれぞれが入力された場合、前記第２の実行可能フラグと前記第３の実行可能フラグとが前記特定の演算器でのみ実行可能な命令であることを示さないとき、前記ディスパッチ手段が、前記第１の命令を前記第１の演算器にディスパッチ後、前記第２の命令の前記第１の演算器へのディスパッチと前記第３の命令の前記第２の演算器へのディスパッチとを同時に行う
　
３．２　引用文献
（１）　引用文献１
　本願出願前に頒布され、原審で引用された刊行物である、中森章著，”コンピュータアーキテクチャ（その直感的アプローチ４）並列処理の基本，スーパースカラ”，Ｏｈ！Ｘ　２００１春号，ソフトバンクパブリッシング株式会社，２００１年３月１日，頁２５６〜２７５（以下、「引用文献１」という。）には、図面とともに次の事項が記載されている。（下線は当審付与。）
ア．「［４］Ｒ１００００のパイプライン
　
　…（中略）…
Ｒ１００００は，演算器として２個の整数ＡＬＵ，アドレス計算（ロード／ストア）ユニット，浮動小数点加算器，浮動小数点乗算器，浮動小数点除算器（平方根器を兼ねる）を持つ
各演算器には，それぞれ１６エントリからなる整数キュー，アドレスキュー，浮動小数点キューが接続されている
命令は各キューから対応する演算器に対してアウトオブオーダーに発行
…（中略）…
　図１５にＲ１００００のパイプラインを示す。一応，７ステージパイプラインの体裁をとっているが，
命令のデコード／レジスタリネーム／キューへの格納（ステージ１，ステージ２）
…（中略）…
　なお，整数キューとアドレスキューは，基本的には，整数レジスタが対象なので，２種類もつ必然性は少ない。…（中略）…
　
１）命令フェッチ
　
　各サイクルごとに，Ｒ１００００は３２Ｋバイトの２ウェイセットアソシアティブ構成の命令キャッシュから４命令をフェッチできる。
命令キャッシュに格納されている命令
余分な５ビットによって各命令を分類し，その命令が実行されるユニット情報を付加することで命令デコードを効率的に行える
…（中略）…
　
２）命令デコード
　
　命令キャッシュからフェッチされた命令は，レイテンシーが２ステージの命令デコーダに渡される。実際のデコードは最初のステージで行われ，２番目のステージではレジスタリネームが行われる。
…（中略）…
　
３）命令実行
　
　Ｒ１００００は各サイクルごとに，最大４命令をフェッチし，最大４命令をグラジュエートするが，その中間には５つの実行ユニットがある。このため，
可能性としては，各サイクルごとに５命令を同時発行
…（中略）…　
　機能ユニットは２つの６４ビット整数演算ＡＬＵ，ひとつのロード／ストアユニット，２つのＦＰＵからなる。ＦＰＵのうち，ひとつは加減算用，残りは乗除算／平方根用である。
…（中略）…
　２つの６４ビットＡＬＵはほとんど同一である。ただし，乗除算は一方のＡＬＵでしか処理できない。他方のユニットには分岐予測の結果を確かめる論理がある。シフトも一方のユニットでしか実行できない。ロード／ストアユニットはすべてのアドレス計算，アドレス変換を処理する。
…（中略）…
　ある条件下では，Ｒ１００００は１サイクルで最大５命令をキューからアウトオブオーダーに発行できる。しかし，多くの場合は，命令の依存性に応じて１〜４命令を発行する。」（２６６頁右欄下から６行〜２６８頁右欄２２行）
　
イ．「●スーパスカラの動作例（Ｒ１００００の場合）
　
　ここでは，単純なプログラムを用いて，Ｒ１００００のスーパスカラパイプラインがどのように動作するかを示す。簡略化のため，整数命令のみを対象とし，…（中略）…
なお，ここでは整数キューとアドレスキューも共通の命令キューとして考えている
　図１６−１にサンプルプログラムと，そのプログラムが実行される場合のパイプラインのタイミングを示す。
…（中略）…
　「ｄｅｃ」は各命令に対するデコードサイクルを意味する。各サイクルで
最大４命令がデコード可能
…（中略）…
　「ｗａｉｔ」は命令が実行待ちキューの中で待っていることを示す。具体的には直前の命令のオペランドが使用可能になるのを待っている。
　「ｉｓｓｕｅ」は命令のすべてのオペランドが使用可能になり，命令が実行ユニットに発行されることを示す。つまり、オペランドが使用可能になった命令からアウトオブオーダーに発行される。
…（中略）…
　「ｒｅａｄｙ」はすべてのオペランドが使用可能になっているが，その命令を実行する演算器が使用中のため，実行開始が待たされていることを示す。…（中略）…図１６−１では物理レジスタはｐ０からｐ８がすでに割り当てられた状態（適当にかき混ぜられている）にあり，フリーリストにはｐ９からｐ１５が残っている。
…（中略）…
１）サイクル１（１Ａ，１Ｂ，１Ｃ，１Ｄ）
　
　Ｒ１００００では通常では１サイクルで最大４命令がデコード／レジスタリネームされる。ここでは，命令１，命令２，命令３，命令４が同時にデコードされ命令キューに格納される。この様子を図１６−２に示す。
　
命令１（ＤＳＬＬ）…（中略）…なお，この命令（シフト命令）はＡＬＵ１のみで実行可能である。
　
命令２（ＬＷ）…（中略）…依存性を持っている。このためｐ９は命令キューの中ではビジー（ｂｓｙ）とマークされる。…（中略）…この命令（ロード命令）はロード／ストアユニットのみで実行可能である。
　
命令３（ＡＤＤＩ）
このレジスタは先行する命令と依存性がなく，命令キューの中ではレディ（ｒｄｙ）とマークされる
この命令（加算）はＡＬＵ１またはＡＬＵ２で実行可能
　
命令４（ＳＵＢ）
片方のｒ１はｐ１に割り当てられており，依存性はない（ｒｄｙ）。もう片方のｒ５はｐ１１に割り当てられており，これは先行する命令に依存する（ｂｓｙ）
この命令（減算）はＡＬＵ１またはＡＬＵ２で実行可能
　
２）
サイクル２
　
　…（中略）…図１６−３に示すように，すべてのソースオペランド（Ｏｐｅｒａｎｄ-ＡとＯｐｅｒａｎｄ-Ｂ）が両方レディになっている，Ｔａｇ（命令に付けられている番号）が０と２の命令は発行可能である。
Ｔａｇ０はＡＬＵ１に発行
Ｔａｇ２はＡＬＵ１とＡＬＵ２の両方に発行可能であるが，いまは（空いている）ＡＬＵ２に発行
　同時に，サイクル２では新たに３命令がデコード／レジスタリネームされる。…（中略）…
　
命令５（ＸＯＲＩ）
この命令（排他的論理和）はＡＬＵ１とＡＬＵ２の両方で実行可能である
　
命令６（ＢＥＱ）…（中略）…この命令（条件分岐）はＡＬＵ１のみで実行可能である。
　
命令７（ＮＯＰ＝ＳＬＬ）…（中略）…ＮＯＰはＡＬＵ１とＡＬＵ２の両方で実行可能になっている。…（中略）…
　
３）
サイクル３
　
　図１６−４に示すように，命令キューはサイクル３の開始時点で５命令を含んでいる。…（中略）…
サイクル２の間に発行された２命令（Ｔａｇ０とＴａｇ２）はどちらも１サイクルのレイテンシなので，その物理デスティネーションレジスタであるｐ９とｐ１１はもはやビジーではない
Ｔａｇが１，３，４，６の４命令が発行可能
Ｔａｇ３はＡＬＵ１に発行
Ｔａｇ４はＡＬＵ２に発行
　
命令１０（ＡＮＤ）…（中略）…この命令（ＡＮＤ）はＡＬＵ１とＡＬＵ２で実行可能である。…（中略）…
　
４）
サイクル４
　
　図１６−５に示されるように，サイクルの最初では命令キューは４命令を含んでいる。…（中略）…サイクル３の間に発行された２つのＡＬＵ命令（Ｔａｇ３とＴａｇ４）はそれぞれ１サイクルのレイテンシもっている。このため，その物理デスティネーションレジスタであるｐ１２とｐ１３はもはやビジーでない。しかし，ロード命令（Ｔａｇ１）は２サイクルのレイテンシである（ＡｄｄｒｅｓｓステージとＤＣａｃｈｅステージ）。そのためｐ１０はビジーのままである。Ｔａｇ６，Ｔａｇ７はサイクル４で発行する準備ができた。Ｔａｇ６はＡＬＵ１に，Ｔａｇ７はＡＬＵ２に発行される。」（２６９頁右欄２８行〜２７３頁右欄２行）
　
ウ．「●おわりに
　
スーパースカラの概要について…（中略）…
ＭＰＵの複数の命令の（特にアウトオブオーダーな）同時実行の方式
　
【Ｒ１００００とは別の事例】
エ．「［３］Ｐ６（ＰｅｎｔｉｕｍＩＩ）のパイプライン
…（中略）…アウトオブオーダーなスーパースカラ構造を採っている。
…（中略）…
　リザベーションステーションは，ソースオペランドが使用可能になったか，実行ユニットが空いたか，依存性が解消されたかを調べて，用意ができたマイクロＯＰをアウトオブオーダーに発行する。」（２６４頁中欄下から９行〜２６５頁中欄１８行）
　
オ．「
　　　　　　　　　　　　　　　　　　　　　　　　　　 」
　
カ．「
　　　　　　　　　　　　　　　　　　　　　　　　　　 」
　
キ．「
　　　　　　　　　　　　　　　　　　　　　　　　　　  」
　
ク．「
　　　　　　　　　　　　　　　　　　　　　　　　　　 」
　
　引用文献１に記載された事項を検討する。
　
（ア）ア．の「Ｒ１００００は，演算器として２個の整数ＡＬＵ，アドレス計算（ロード／ストア）ユニット，浮動小数点加算器，浮動小数点乗算器，浮動小数点除算器（平方根器を兼ねる）を持つ」との記載、「ＡＬＵはほとんど同一である。ただし，乗除算は一方のＡＬＵでしか処理できない。他方のユニットには分岐予測の結果を確かめる論理がある。シフトも一方のユニットでしか実行できない」との記載から、「処理可能な演算がそれぞれ異なる第１の整数演算器（ＡＬＵ）と第２の整数演算器（ＡＬＵ）と、ロード／ストアユニットと、２つのＦＰＵを持」つ「Ｒ１００００プロセッサ」をよみとることができる。
　また、Ｒ１００００は、ア．の「命令のデコード／レジスタリネーム／キューへの格納（ステージ１，ステージ２）」との記載、イ．の「ここでは整数キューとアドレスキューも共通の命令キューとして考えている」、「最大４命令がデコード可能」との記載、ア．の「命令は各キューから対応する演算器に対してアウトオブオーダーに発行」するとの記載から、Ｒ１００００は、「命令をデコード／レジスタリネームし命令キューへデコード／レジスタリネームされた命令を格納し、命令キューから対応する演算器に対して命令をアウトオブオーダーに発行する手段」を有することをよみとることができる。
　また、Ｒ１００００は、ア．の「命令キャッシュに格納されている命令」の「余分な５ビットによって各命令を分類し，その命令が実行されるユニット情報を付加することで命令デコードを効率的に行える」との記載、及び、キ．〜ケ．の図１６−３〜図１６−５を参照すると、命令キューには「Ｕｎｉｔ（ユニット）」の情報、例えば「ＡＬＵ」が付加されていることから、命令には、「命令デコードにより（デコードされた命令には）デコードされた命令が実行されるユニット情報が付加される」ことをよみとることができる。
　これらを併せると、「処理可能な演算がそれぞれ異なる第１の整数演算器（ＡＬＵ）と第２の整数演算器（ＡＬＵ）と、ロード／ストアユニットと、２つのＦＰＵを持ち、命令をデコード／レジスタリネームし、デコードされた命令が実行されるユニット情報が付加された命令を命令キューへ格納し、命令キューから対応する演算器に対して命令をアウトオブオーダーに発行する手段を含むＲ１００００」をよみとることができる。
　
（イ）イ．の「命令３（ＡＤＤＩ）」、「この命令（加算）はＡＬＵ１またはＡＬＵ２で実行可能」であるとの記載、キ．の図１６−３に示されるように（ＡＤＤＩ命令はＴａｇ２の番号の命令である。）、「Ｔａｇ２はＡＬＵ１とＡＬＵ２の両方に発行可能であるが，いまは（空いている）ＡＬＵ２に発行」（ＡＬＵ１は空いていない。）されるとの記載から、「該手段は、前記実行されるユニット情報（ＡＬＵ１ユニット）に基づいて、当該特定の演算器（ＡＬＵ１）とは異なる演算器であって、命令キューに空きが存在する演算器（ＡＬＵ２；ＡＬＵ＃２）に前記デコードされた命令を発行するもの」であることをよみとることができる。
　　
（ウ）ア．の「各演算器には，それぞれ１６エントリからなる整数キュー，アドレスキュー，浮動小数点キューが接続されている」、「命令のデコード／レジスタリネーム／キューへの格納」との記載、イ．の「なお，ここでは整数キューとアドレスキューも共通の命令キューとして考えている」との記載に関し、前記「エントリ」とは、命令キューの各行のデータ（例えば、キ．の図１６−３のＴａｇ２の命令｛Ｕｎｉｔ；ＡＬＵ，Ｆｕｎｃｔｉｏｎ；ＡＤＤＩ，Ｏｐｅｒａｎｄ−Ａ；ｒｄｙ　ｐ２，Ｏｐｅｒａｎｄ−Ｂ；ｒｄｙ　−ｐ２，…（中略）…，Ｄｅｓｔｉｎａｔｉｏｎ；ｐ１１｝）を指すことは技術的常識であり、前記各行の情報はエントリである点をふまえると、命令のデコード／レジスタリネームを行う「命令デコードからエントリとして」共通の命令キューに格納されることをよみとることができる。
　各エントリは、前記（イ）で言及したユニット情報（Ｕｎｉｔ；ＡＬＵ等）やｒｄｙ情報やｂｓｙ情報を持つことはキ．の図１６−３などの記載から明らかである。
　また、サンプルプログラム（オ．の図１６−１，特にＡＤＤＩ，ＳＵＢ，ＸＯＲＩ）において、特に、Ｔａｇ２〜４が付された命令（命令３（ＡＤＤＩ）と命令４（ＳＵＢ）と命令５（ＸＯＲＩ））について、イ．の「命令３（ＡＤＤＩ）」、「このレジスタは先行する命令と依存性がなく，命令キューの中ではレディ（ｒｄｙ）とマークされる」、ユニット情報がＡＬＵであるから「この命令（加算）はＡＬＵ１またはＡＬＵ２で実行可能」であるとの記載、「命令４（ＳＵＢ）」はそのエントリに関し「片方のｒ５はｐ１１に割り当てられており，これは先行する命令に依存する（ｂｓｙ）」との記載、「命令５（ＸＯＲＩ）」は、そのエントリにおけるユニット情報がＡＬＵであるから「この命令（排他的論理和）はＡＬＵ１とＡＬＵ２の両方で実行可能である」との記載、特にカ．の図１６−３における命令キューのＴａｇ２とＴａｇ３のエントリとキ．の図１６−４における命令キューのＴａｇ３とＴａｇ４とＴａｇ５のエントリを参照すれば、「Ｔａｇ２の命令（ＡＤＤＩ）と前記Ｔａｇ２の命令（ＡＤＤＩ）に対応するユニット情報（ＡＬＵ）、前記Ｔａｇ２の命令（ＡＤＤＩ）の演算結果（ｐ１１）に依存するｐ１１（ｂｓｙ）が割り当てられたＴａｇ３の命令（ＳＵＢ）と前記Ｔａｇ３の命令（ＳＵＢ）に対応するユニット情報（ＡＬＵ）、前記Ｔａｇ２の命令（ＡＤＤＩ）の演算結果（ｐ１１）に依存関係がないＴａｇ４の命令（ＸＯＲＩ）と前記Ｔａｇ４の命令（ＸＯＲＩ）に対応するユニット情報（ＡＬＵ）のぞれぞれが（サイクル２からサイクル３において）入力された場合、前記Ｔａｇ３の命令（ＳＵＢ）に対応するユニット情報（ＡＬＵ）と前記Ｔａｇ４の命令（ＸＯＲＩ）に対応するユニット情報（ＡＬＵ）とが前記特定の演算器（ＡＬＵ１）でのみ実行可能な命令であることを示さないとき、」をよみとることができる。
　また、発行に関し、イ．の「サイクル２」において「Ｔａｇ２はＡＬＵ１とＡＬＵ２の両方に発行可能であるが，いまは（空いている）ＡＬＵ２に発行」するとの記載、「サイクル３」において「サイクル２の間に発行された２命令（Ｔａｇ０とＴａｇ２）は」「その物理デスティネーションレジスタであるｐ９とｐ１１はもはやビジーではない」ので「Ｔａｇが１，３，４，６の４命令が発行可能」になり「Ｔａｇ３はＡＬＵ１に発行」され「Ｔａｇ４はＡＬＵ２に発行」されるとの記載、当該Ｔａｇ３はＡＬＵ１にＴａｇ４はＡＬＵ２に発行することに関し、Ｔａｇ３，４のいずれもユニット情報がＡＬＵであるからいずれもＡＬＵ１またはＡＬＵ２で実行可能であり、キ．の図１６−４にＴａｇ３はＡＬＵ＃２（ＡＬＵ２）に発行される様子が図示されている如く、Ｔａｇ３はＡＬＵ２に発行しＴａｇ４はＡＬＵ１に発行可能であると解され、ア．のＲ１００００は「各サイクルごとに（最大）５命令を同時発行」できる旨の記載とから、「前記発行手段が、サイクル２で前記Ｔａｇ２の命令（ＡＤＤＩ）を前記ＡＬＵ１とＡＬＵ２の両方に発行可能であるが，いまは（空いている）ＡＬＵ２に発行後、サイクル３で前記Ｔａｇ３の命令（ＳＵＢ）の前記第１の整数演算器（ＡＬＵ）への発行と前記Ｔａｇ４の命令（ＸＯＲＩ）の前記第２の整数演算器（ＡＬＵ）への発行とを同時に行うこと」をよみとることができる。これらを併せると「命令デコードからエントリ」として、「Ｔａｇ２の命令（ＡＤＤＩ）と前記Ｔａｇ２の命令（ＡＤＤＩ）に対応するユニット情報（ＡＬＵ）、前記Ｔａｇ２の命令（ＡＤＤＩ）の演算結果（ｐ１１）に依存するｐ１１（ｂｓｙ）が割り当てられたＴａｇ３の命令（ＳＵＢ）と前記Ｔａｇ３の命令（ＳＵＢ）に対応するユニット情報（ＡＬＵ）、前記Ｔａｇ２の命令（ＡＤＤＩ）の演算結果（ｐ１１）に依存関係がないＴａｇ４の命令（ＸＯＲＩ）と前記Ｔａｇ４の命令（ＸＯＲＩ）に対応するユニット情報（ＡＬＵ）のぞれぞれが（サイクル２からサイクル３において）入力された場合、前記Ｔａｇ３の命令（ＳＵＢ）に対応するユニット情報（ＡＬＵ）と前記Ｔａｇ４の命令（ＸＯＲＩ）に対応するユニット情報（ＡＬＵ）とが前記特定の演算器（ＡＬＵ１）でのみ実行可能な命令であることを示さないとき、前記発行手段が、サイクル２で前記Ｔａｇ２の命令（ＡＤＤＩ）を前記ＡＬＵ１とＡＬＵ２の両方に発行可能であるが，いまは（空いている）ＡＬＵ２に発行後、サイクル３で前記Ｔａｇ３の命令（ＳＵＢ）の前記第１の整数演算器（ＡＬＵ）への発行と前記Ｔａｇ４の命令（ＸＯＲＩ）の前記第２の整数演算器（ＡＬＵ）への発行とを同時に行うこと」をよみとることができる。
　　
（ア）〜（ウ）によれば、引用文献１には、整数キューとアドレスキューも共通の命令キューとしＭＰＵの複数の命令の（特にアウトオブオーダーな）同時実行の方式を提供すること（イ．ウ．参照）を目的とした次の発明（以下、「引用文献１発明」と呼ぶ。）が示されている。
　
「処理理可能な演算がそれぞれ異なる第１の整数演算器（ＡＬＵ）と第２の整数演算器（ＡＬＵ）と、ロード／ストアユニットと、２つのＦＰＵを持ち、命令をデコード／レジスタリネームし、デコードされた命令が実行されるユニット情報が付加された命令を命令キューへ格納し、命令キューから対応する演算器に対して命令をアウトオブオーダーに発行する手段を含むＲ１００００プロセッサであって、
　該手段は前記実行されるユニット情報（ユニットＡＬＵ１）に基づいて、当該特定の演算器（ＡＬＵ１）とは異なる演算器であって、命令キューに空きが存在する演算器（ＡＬＵ２；ＡＬＵ＃２）に前記デコードされた命令を発行するものであって、
　命令デコードからエントリとして、Ｔａｇ２の命令（ＡＤＤＩ）と前記Ｔａｇ２の命令（ＡＤＤＩ）に対応するユニット情報（ＡＬＵ）、前記Ｔａｇ２の命令（ＡＤＤＩ）の演算結果（ｐ１１）に依存するｐ１１（ｂｓｙ）が割り当てられたＴａｇ３の命令（ＳＵＢ）と前記Ｔａｇ３の命令（ＳＵＢ）に対応するユニット情報（ＡＬＵ）、前記Ｔａｇ２の命令（ＡＤＤＩ）の演算結果（ｐ１１）に依存関係がないＴａｇ４の命令（ＸＯＲＩ）と前記Ｔａｇ４の命令（ＸＯＲＩ）に対応するユニット情報（ＡＬＵ）のぞれぞれが（サイクル２からサイクル３において）入力された場合、前記Ｔａｇ３の命令（ＳＵＢ）に対応するユニット情報（ＡＬＵ）と前記Ｔａｇ４の命令（ＸＯＲＩ）に対応するユニット情報（ＡＬＵ）とが前記特定の演算器（ＡＬＵ１）でのみ実行可能な命令であることを示さないとき、前記発行手段が、サイクル２で前記Ｔａｇ２の命令（ＡＤＤＩ）を前記ＡＬＵ１とＡＬＵ２の両方に発行可能であるが，いまは（空いている）ＡＬＵ２に発行後、サイクル３で前記Ｔａｇ３の命令（ＳＵＢ）の前記第１の整数演算器（ＡＬＵ）への発行と前記Ｔａｇ４の命令（ＸＯＲＩ）の前記第２の整数演算器（ＡＬＵ）への発行とを同時に行うことを特徴とする各キューから対応する演算器に対して命令をアウトオブオーダーに発行するものであるＲ１００００プロセッサ。」
　
（２）　引用文献２
　本願出願前に頒布され原審で引用された刊行物である特開２００２−５５８１４号公報（以下、「引用文献２」という。）には、図面とともに次の事項が記載されている。
　
「【００３６】発行部２９は、互いに並列に動作する複数の発行制御回路と、それらの発行制御回路の出力を切り替える選択回路を備える。各発行制御回路は、実行可能な演算の種類が異なる複数の演算装置のそれぞれに対して、命令を優先的に発行する制御を行う。また、選択回路は、各演算装置用の命令スロットの空き量や過去に発行された命令数の学習結果に応じて、複数の発行制御回路のうちの最適なものを選択し、その発行制御回路の出力に基づいて発行先を決定する。
…（中略）…
【００５２】これらのライトポートは、リザベーションステーション５７、５８の入力側に設けられ、発行制御回路５２の出力信号は、各演算装置の各ライトポートに割り当てられる命令を選択するために用いられる。…（中略）…図５は、図３の発行制御回路５３の具体例を示している。発行制御回路５３は、Ａ優先の発行制御回路５２の入出力信号を図５に示すように入れ替えることで、実現される。」
　
３．３　対比
　本件補正発明と引用文献１発明とを対比する。
（１）引用文献１発明の「命令キュー」は、引用文献２や、ウ．の「リザベーションステーション」なる用語の説明を参酌するまでもなく「リザベーションステーション」と呼べるものである。また、引用文献１発明の「デコードされた命令が実行されるユニット情報」は、個別の演算器、個別でない演算器（例えばＡＬＵはＡＬＵ１又はＡＬＵ２）を示すことのいずれも含み、本件補正発明の「第１の演算器と第２の演算器のうち特定の演算器でのみ実行可能な命令であるか否かを示す実行可能フラグ」と技術的な差異はない。これらをふまえると，引用文献１発明の「処理可能な演算がそれぞれ異なる第１の整数演算器（ＡＬＵ）と第２の整数演算器（ＡＬＵ）と、ロード／ストアユニットと、２つのＦＰＵを持ち、命令をデコード／レジスタリネームし、デコードされた命令が実行されるユニット情報が付加された命令を命令キューへ格納し、命令キューから対応する演算器に対して命令をアウトオブオーダーに発行する手段」と本件補正発明の「処理可能な演算がそれぞれ異なる第１の演算器と第２の演算器と、命令デコーダから、デコード済みの命令と前記デコード済みの命令が前記第１の演算器と前記第２の演算器のうち特定の演算器でのみ実行可能な命令であるか否かを示す実行可能フラグとが入力されるリザベーションステーションとに接続されたプライオリティ回路」とは、上位概念において「処理可能な演算がそれぞれ異なる第１の演算器と第２の演算器と、命令デコーダから、デコード済みの命令と前記デコード済みの命令が前記第１の演算器と前記第２の演算器のうち特定の演算器でのみ実行可能な命令であるか否かを示す実行可能フラグとが入力されるリザベーションステーションとに接続された手段」である点で共通する。
　
（２）引用文献１発明は「前記実行されるユニット情報に基づいて、当該特定の演算器（ＡＬＵ１）とは異なる演算器であって、命令キューに空きが存在する演算器（ＡＬＵ２；ＡＬＵ＃２）に前記デコードされた命令を発行する」のであるから本件補正発明の「前記実行可能フラグに基づいて、当該特定の演算器とは異なる演算器であって、キューに空きが存在する演算器に前記デコード済みの命令をディスパッチするディスパッチ手段」に相当するものを有していることは明らかである。
　
（３）引用文献１発明の「Ｔａｇ２の命令（ＡＤＤＩ）」、「Ｔａｇ３の命令（ＳＵＢ）」、「Ｔａｇ４の命令（ＸＯＲＩ）」は、それぞれ本件補正発明の「第１の命令」「第２の命令」「第３の命令」に相当する。この点をふまえると、引用文献１発明の「命令キュー」に基づき「命令をアウトオブオーダーに発行する手段」が、「命令デコードからエントリとして、Ｔａｇ２の命令（ＡＤＤＩ）と前記Ｔａｇ２の命令（ＡＤＤＩ）に対応するユニット情報（ＡＬＵ）、前記Ｔａｇ２の命令（ＡＤＤＩ）の演算結果（ｐ１１）に依存するｐ１１（ｂｓｙ）が割り当てられたＴａｇ３の命令（ＳＵＢ）と前記Ｔａｇ３の命令（ＳＵＢ）に対応するユニット情報（ＡＬＵ）、前記Ｔａｇ２の命令（ＡＤＤＩ）の演算結果（ｐ１１）に依存関係がないＴａｇ４の命令（ＸＯＲＩ）と前記Ｔａｇ４の命令（ＸＯＲＩ）に対応するユニット情報（ＡＬＵ）のぞれぞれが（サイクル２からサイクル３において）入力された場合、前記Ｔａｇ３の命令（ＳＵＢ）に対応するユニット情報（ＡＬＵ）と前記Ｔａｇ４の命令（ＸＯＲＩ）に対応するユニット情報（ＡＬＵ）とが前記特定の演算器（ＡＬＵ１）でのみ実行可能な命令であることを示さないとき、前記発行手段が、サイクル２で前記Ｔａｇ２の命令（ＡＤＤＩ）を前記ＡＬＵ１とＡＬＵ２の両方に発行可能であるが，いまは（空いている）ＡＬＵ２に発行後、サイクル３で前記Ｔａｇ３の命令（ＳＵＢ）の前記第１の整数演算器（ＡＬＵ）への発行と前記Ｔａｇ４の命令（ＸＯＲＩ）の前記第２の整数演算器（ＡＬＵ）への発行とを同時に行うこと」と本件補正発明の「前記リザベーションステーションが前記命令デコーダからエントリとして、第１の命令と前記第１の命令に対応する第１の実行可能フラグ、前記第１の命令の演算結果に依存関係がある第２の命令と前記第２の命令に対応する第２の実行可能フラグ、前記第１の命令の演算結果に依存関係がある第３の命令と前記第３の命令に対応する第３の実行可能フラグのぞれぞれが入力された場合、前記第２の実行可能フラグと前記第３の実行可能フラグとが前記特定の演算器でのみ実行可能な命令であることを示さないとき、前記ディスパッチ手段が、前記第１の命令を前記第１の演算器にディスパッチ後、前記第２の命令の前記第１の演算器へのディスパッチと前記第３の命令の前記第２の演算器へのディスパッチとを同時に行うこと」とは「前記リザベーションステーションが前記命令デコーダからエントリとして、第１の命令と前記第１の命令に対応する第１の実行可能フラグ、前記第１の命令の演算結果に依存関係がある第２の命令と前記第２の命令に対応する第２の実行可能フラグ、第３の命令と前記第３の命令に対応する第３の実行可能フラグのぞれぞれが入力された場合、前記第２の実行可能フラグと前記第３の実行可能フラグとが前記特定の演算器でのみ実行可能な命令であることを示さないとき、前記ディスパッチ手段が、前記第１の命令を前記第１の演算器にディスパッチ後、前記第２の命令の前記第１の演算器へのディスパッチと前記第３の命令の前記第２の演算器へのディスパッチとを同時に行うこと」で共通する。
　
（４）引用文献１発明の「命令キューから対応する演算器に対して命令をアウトオブオーダーに発行する手段」と本件補正発明の「プライオリティ回路」とは、いずれも順序（オーダー）を決めることに関わるものであり、両者は上位概念において「順序決定手段」である点で共通する。
　
　（１）〜（４）の対比によれば、引用文献１発明における発行手段と本件補正発明とは次の点で一致する。
　
〈一致点〉
「処理可能な演算がそれぞれ異なる第１の演算器と第２の演算器と、命令デコーダから、デコード済みの命令と前記デコード済みの命令が前記第１の演算器と前記第２の演算器のうち特定の演算器でのみ実行可能な命令であるか否かを示す実行可能フラグとが入力されるリザベーションステーションとに接続された手段であって、　
　前記実行可能フラグに基づいて、当該特定の演算器とは異なる演算器であって、キューに空きが存在する演算器に前記デコード済みの命令をディスパッチするディスパッチ手段を有し、
　前記リザベーションステーションが前記命令デコーダからエントリとして、第１の命令と前記第１の命令に対応する第１の実行可能フラグ、前記第１の命令の演算結果に依存関係がある第２の命令と前記第２の命令に対応する第２の実行可能フラグ、第３の命令と前記第３の命令に対応する第３の実行可能フラグのぞれぞれが入力された場合、前記第２の実行可能フラグと前記第３の実行可能フラグとが前記特定の演算器でのみ実行可能な命令であることを示さないとき、前記ディスパッチ手段が、前記第１の命令を前記第１の演算器にディスパッチ後、前記第２の命令の前記第１の演算器へのディスパッチと前記第３の命令の前記第２の演算器へのディスパッチとを同時に行うことを特徴とする順序決定手段。
　
　しかして、引用文献１発明と本件補正発明とは次の点で相違する。
〈相違点１〉
　「順序決定手段」が、本件補正発明は「プライオリティ回路」であるのに対し、引用文献１発明は、「命令キューから対応する演算器に対して命令をアウトオブオーダーに発行する手段を含むＲ１００００プロセッサ」である点。
〈相違点２〉
　第３の命令に関し、本件補正発明が「前記第１の命令の演算結果に依存関係が
ある
ない」
　
３．４　相違点についての当審判断
〈相違点１〉について
　引用文献１発明における、命令キューの中から「アウトオブオーダーに発行する」こと自体、発行される命令が優先的に発行される意味合いをもち、しかも、命令の発行に「回路」を用いる技術は、引用文献２の「Ａ優先の発行制御回路」に示されているように技術的常識のものである。
　してみれば、引用文献１発明における「アウトオブオーダーに発行する手段」を、「プライオリティ回路」とすることは、前記引用文献２の技術を参酌するまでもなく当業者が容易になし得ることである。
　そして、発明を「プロセッサ」として表現することと「回路」として表現することは単なる表現の相違にすぎない。
　
〈相違点２〉について
　引用文献１のサンプルプログラムに係るク．の図１６−５におけるＴａｇが５である命令とＴａｇが７である命令が共に同じソースオペランド（物理レジスタｐ１３）を有し、そのソースオペランドがキ．の図１６−４におけるＴａｇが４である命令のデスティネーションオペランド（物理レジスタｐ１３）であることのように、１つの先行する命令の演算結果に依存関係がある後続の命令が複数存在することは、当然に想定されることであり、引用文献１発明が実行するプログラムをこのようなプログラムとすることが阻害される合理的な理由もなく、このようなプログラムに限定することで何ら新たな作用効果が生じるものでもない。
　してみれば、第３の命令に関し、「前記第１の命令の演算結果に依存関係が
ある
　
　そして、本件補正発明の構成により奏する効果も引用文献１発明および引用文献２に示される技術常識から当然予測される範囲内のもので格別顕著なものとは認められない。
　したがって、本件補正発明は当業者が引用文献１発明および引用文献２に示される技術常識に基いて容易に発明をすることができたものである。
　
３．５　小括
　以上のとおり、本件補正発明は、特許出願前に日本国内又は外国において、頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、独立して特許を受けることができないものである。
　
４．　むすび
　したがって、本件補正は、特許法第１７条の２第６項で準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　よって、上記補正却下の決定の結論のとおり決定する。　
　
第３　本願発明について
（１）本願発明
　平成２６年２月１０日付の手続補正は前記のとおり却下されたので、本願の請求項１に係る発明は、平成２５年１０月２５日付の手続補正書により補正された特許請求の範囲の請求項１に記載されたとおりの次の事項により特定されるものである。（再掲する。以下「本願発明」という。）
　
「命令デコーダより特定の演算器でのみ実行可能な命令であることを示す実行可能フラグを入力されるリザベーションステーションと、処理可能な演算が異なる複数の演算器とに接続されたプライオリティ回路であって、
　前記実行可能フラグに基づいて、当該特定の演算器とは異なる演算器であって、キューに空きが存在する演算器に命令をディスパッチするディスパッチ手段を有し、
　前記リザベーションステーションが前記命令デコーダから入力されたエントリとしての命令およびその前記実行可能フラグを前記リザベーションステーションから入力することを特徴とするプライオリティ回路。」
　
（２）引用文献
　原審の拒絶の理由に引用された、本願出願前に頒布された刊行物である前記引用文献１、２には、前記第２の３．２（１）及び（２）で摘記した事項が記載されている。
　
（３）対比・判断
　本願発明は、前記第２の「２．　本件補正における補正の目的について」の判断で検討した本件補正発明における発明特定事項である、「
処理可能な演算がそれぞれ異なる第１の演算器と第２の演算器と、命令デコーダから、デコード済みの命令と前記デコード済みの命令が前記第１の演算器と前記第２の演算器のうち
か否か
とが
に
前記デコード済みの
エ
、第１
と
第１の命令に対応する第１の
、前記第１の命令の演算結果に依存関係がある第２の命令と前記第２の命令に対応する第２の実行可能フラグ、前記第１の命令の演算結果に依存関係がある第３の命令と前記第３の命令に対応する第３の実行可能フラグのぞれぞれが入力された場合、前記第２の実行可能フラグと前記第３の実行可能フラグとが前記特定の演算器でのみ実行可能な命令であることを示さないとき、前記ディスパッチ手段が、前記第１の命令を前記第１の演算器にディスパッチ後、前記第２の命令の前記第１の演算器へのディスパッチと前記第３の命令の前記第２の演算器へのディスパッチとを同時に行う
　そうすると、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本件補正発明が、前記第２の３．に記載したとおり、引用文献１発明および引用文献２の技術に基いて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用文献１発明および引用文献２の技術に基いて当業者が容易に発明をすることができたものである。
　
（４）むすび
　以上のとおり、本願発明は、特許出願前に日本国内又は外国において、頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものであり、他の請求項について検討するまでもなく、本願は、拒絶すべきものである。
　
　よって、結論のとおり審決する。