(57)【要約】【課題】第２半導体層の下に空洞を形成した際に、第２半導体層が剥がれ落ちないように保持することができる半導体基板の製造方法及び半導体装置の製造方法、半導体装置を提供する。【解決手段】半導体基板４１の製造方法は、支持体穴２１，２２をシリコン基板１１上における単結晶エピタキシャル領域１９に形成し、支持体穴２１，２２を埋めるとともにシリコン層１６が覆われるように支持体２６を形成する。そのあと、第１シリコンゲルマニウム層１５ａに代えて埋め込み絶縁層３１を埋め込む。支持体穴２１，２２を単結晶エピタキシャル領域１９に形成することにより、支持体２６と単結晶である第１シリコン層１６ａとを密着させることができ、エッチングにより第１シリコン層１６ａの下側に空洞部２９ができたとしても、支持体２６によって第１シリコン層１６ａを支持することが可能となる。【選択図】図３
2007165583.tif 000002
【特許請求の範囲】
【請求項１】
半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングの選択比が小さい第２半導体層を前記第１半導体層の上に形成する工程と、
素子領域周辺の前記第２半導体層および前記第１半導体層の一部を除去して前記半導体基材を露出させる支持体穴を形成する工程と、
前記支持体穴を埋め、かつ前記第２半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、
前記支持体穴と前記素子領域とを含む領域を残して、その他の部分をエッチングすることにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、
前記露出面を介して前記第１半導体層をエッチングすることにより、前記素子領域の前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に埋め込み絶縁層を形成する工程と、
前記第２半導体層の上方を平坦化処理し、前記第２半導体層上に位置する前記支持体の一部を取り除く工程と、を含み、
前記支持体穴を形成する工程は、前記半導体基材上における単結晶エピタキシャル領域に前記支持体穴を形成することを特徴とする半導体基板の製造方法。
【請求項２】
請求項１に記載の半導体基板の製造方法であって、
前記第１半導体層を形成する工程及び前記第２半導体層を形成する工程は、エピタキシャル成長技術を用いており、
前記第１半導体層を形成する工程の前に、前記単結晶エピタキシャル領域に相当する領域にある前記半導体基材上の酸化膜を除去して前記半導体基材を露出させる工程を更に有することを特徴とする半導体基板の製造方法。
【請求項３】
請求項１又は２に記載の半導体基板の製造方法であって、
前記第１半導体層は、シリコンゲルマニウム層であり、
前記第２半導体層は、シリコン層であることを特徴とする半導体基板の製造方法。
【請求項４】
請求項１に記載の半導体基板の製造方法を行ったあとに、前記第２半導体層にトランジスタを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基材上に第１半導体層に代えて埋め込まれた埋め込み絶縁層が形成され、前記埋め込み絶縁層上に第２半導体層が形成され、前記第２半導体層を支持する支持体が形成されたＳＯＩ構造を有する半導体装置であって、
前記支持体は、前記半導体基材上における単結晶エピタキシャル領域に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体装置の製造方法、半導体装置に関し、特に、半導体基板にＳＯＩ（Silicon On Insulator）構造を形成する技術に関する。
【背景技術】
【０００２】
上記した半導体基板の製造方法は、例えば、非特許文献１に記載のように、ＳＢＳＩ（Separation by Bonding Si Islands）法を用いて、バルクシリコン基板上にＳＯＩ層を部分的に形成し、更にこのＳＯＩ層にＳＯＩトランジスタを形成する。バルクシリコン基板上にＳＯＩ層を部分的に形成することで、ＳＯＩトランジスタを低コストで形成することが可能となっている。
【０００３】
バルクシリコン基板上にＳＯＩ構造を形成する方法を、図１１及び図１２を参照しながら説明する。図１１（ａ）は、半導体基板の製造方法の一部を示す模式平面図であり、図１１（ｂ）は、同図（ａ）の模式断面図である。図１２は、半導体基板の製造方法の一部を示す模式断面図である。バルクシリコン基板１０１上にＳＯＩ構造を形成する場合、ＳＯＩ構造の領域とバルク構造の領域との領域を絶縁するためにＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜１０４をバルクシリコン基板１０１上に形成することが考えられる。ＬＯＣＯＳ酸化膜１０４は、図１１（ｂ）に示すように、例えば、ＳＯＩ構造の領域であるＳＯＩ領域１０２と、バルク構造の領域であるバルク領域１０３とを絶縁するために、ＳＯＩ領域１０２を囲うようにバルクシリコン基板１０１上にＬＯＣＯＳ酸化膜１０４を形成することができる。次に、上記ＳＢＳＩ法にしたがって、バルクシリコン基板１０１上にシリコンゲルマニウム（ＳｉＧｅ）層１０５、シリコン（Ｓｉ）層１０６をエピタキシャル成長させる。これにより、ＳＯＩ領域１０２のシリコン基板１０１上には、シリコン基板１０１の結晶性が反映された単結晶のシリコン層１１１（第１シリコンゲルマニウム層１０５ａ、第１シリコン層１０６ａ）が形成される。このときＬＯＣＯＳ酸化膜１０４上には、多結晶のシリコン層１１２（第２シリコンゲルマニウム層１０５ｂ、第２シリコン層１０６ｂ）が形成される。
【０００４】
次に、第１シリコン層１０６ａを支持するべく支持体１０７を形成するための支持体穴１０７ａ（図１１（ａ）参照）を形成する。その上から支持体１０７をつくるための酸化膜を成膜した後、素子領域形状を得るように周辺の酸化膜、シリコン層１０６、シリコンゲルマニウム層１０５をドライエッチングする。そのあと、第１シリコンゲルマニウム層１０５ａをフッ硝酸で選択的にエッチングすると第１シリコン層１０６ａが支持体１０７に支持され第１シリコン層１０６ａの下に空洞部１０８（図１２参照）が形成される。そして、この空洞部１０８にＳｉＯ2などの絶縁層を埋め込むことでバルクシリコン基板１０１と第１シリコン層１０６ａとの間にＢＯＸ（Buried Oxide）層を形成する。その後、バルクシリコン基板１０１表面を平坦化処理して第１シリコン層１０６ａを表面に露出させることでバルクシリコン基板１０１上のＳＯＩ領域１０２にＳＯＩ構造が形成される。
【０００５】
【非特許文献１】Ｔ．Ｓａｋａｉ ｅｔ ａｌ．，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、支持体穴１０７ａをＬＯＣＯＳ酸化膜１０４上（他の酸化膜上を含む）に形成した場合（図１１（ａ）参照）、図１１（ｂ）に示すように、支持体１０７を形成した際にＬＯＣＯＳ酸化膜１０４上に形成された多結晶のシリコン層１１２の端面（側面）が露出される。このため、第１シリコンゲルマニウム層１０５ａをエッチングにより除去するときに、多結晶のシリコン層１１２もフッ硝酸に晒される。多結晶シリコンは単結晶シリコンに比べてエッチングレートが高いため、第１シリコンゲルマニウム層１０５ａと一緒に除去されてしまう。これにより、図１２に示すように、残すべく第１シリコン層１０６ａの側方に空洞部１０８ａが形成され、支持体１０７の下面１０７ｂの吸着力のみで第１シリコン層１０６ａを保持することになる。よって、支持体１０７から第１シリコン層１０６ａが剥がれ落ちる恐れがあった。第１シリコン層１０６ａが剥がれ落ちると、ＳＯＩ構造のトランジスタ素子の特性を劣化させたり、形成できなかったりするという問題があった。
【０００７】
本発明は、第２半導体層の下に空洞を形成した際に、第２半導体層が剥がれ落ちないように保持することができる半導体基板の製造方法及び半導体装置の製造方法、半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体基板の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングの選択比が小さい第２半導体層を前記第１半導体層の上に形成する工程と、素子領域周辺の前記第２半導体層および前記第１半導体層の一部を除去して前記半導体基材を露出させる支持体穴を形成する工程と、前記支持体穴を埋め、かつ前記第２半導体層が覆われるようにして前記半導体基材上に支持体形成層を形成する工程と、前記支持体穴と前記素子領域とを含む領域を残して、その他の部分をエッチングすることにより、支持体および前記支持体の下方に位置する前記第１半導体層及び前記第２半導体層の端部の一部を露出させる露出面を形成する工程と、前記露出面を介して前記第１半導体層をエッチングすることにより、前記素子領域の前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に埋め込み絶縁層を形成する工程と、前記第２半導体層の上方を平坦化処理し、前記第２半導体層上に位置する前記支持体の一部を取り除く工程と、を含み、前記支持体穴を形成する工程は、前記半導体基材上における単結晶エピタキシャル領域に前記支持体穴を形成する。
【０００９】
この方法によれば、単結晶エピタキシャル領域に支持体穴を形成するので、支持体穴及び素子領域に形成した支持体と、第２半導体層の側面及び上面とを密着させることができる。これにより、エッチングの選択比を利用して第２半導体層の下側にある第１半導体層をエッチングによって除去することにより、第２半導体層の下側に空洞ができたとしても、支持体によって密着した第２半導体層の側面及び上面を支持することができ、第２半導体層が剥がれ落ちることを抑えることが可能となる。その結果、第１半導体層に代えて埋め込み絶縁層を埋め込むことができ、半導体基板を製造することができる。
【００１０】
本発明に係る半導体基板の製造方法では、前記第１半導体層を形成する工程及び前記第２半導体層を形成する工程は、エピタキシャル成長技術を用いており、前記第１半導体層を形成する工程の前に、前記単結晶エピタキシャル領域に相当する領域にある前記半導体基材上の酸化膜を除去して前記半導体基材を露出させる工程を更に有する。
【００１１】
この方法によれば、半導体基材を露出させる工程によって単結晶エピタキシャル領域にすべく酸化膜で覆われた半導体基材のうち一部分を露出させるので、エピタキシャル成長技術によって第１半導体層及び第２半導体層のうち露出した部分に相当する一部分を、半導体基材の結晶性を引き継いで単結晶のまま形成させることができる。よって、単結晶エピタキシャル領域の中に形成された支持体と単結晶の第２半導体層とを直接接触させることができる。これにより、第１半導体層をエッチングによって除去したとき、支持体と酸化膜上に形成された多結晶の第２半導体層とが接触することを抑え、支持体によって単結晶の第２半導体層を支持することができる。その結果、第１半導体層をエッチングによって除去したとき、第２半導体層が剥がれたり落下したりすることを抑えることができる。
【００１２】
本発明に係る半導体基板の製造方法では、前記第１半導体層は、シリコンゲルマニウム層であり、前記第２半導体層は、シリコン層である。
【００１３】
この方法によれば、シリコンがシリコンゲルマニウムよりエッチングの選択比が小さいことから、シリコン層を残してシリコンゲルマニウム層を選択的にエッチングして除去することが可能となる。これにより、シリコン層の下側に埋め込み絶縁層を埋めるべく空洞部を形成することができる。
【００１４】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の製造方法を行ったあとに、前記第２半導体層にトランジスタを形成する工程を有する。
【００１５】
この方法によれば、単結晶エピタキシャル領域に形成された支持体によって単結晶の第２半導体層を支持することで、第２半導体層が支持体から剥がれ落ちることが抑えられることから、トランジスタの特性を維持することが可能な半導体装置の製造方法を提供することができる。
【００１６】
上記目的を達成するために、本発明に係る半導体装置は、半導体基材上に第１半導体層に代えて埋め込まれた埋め込み絶縁層が形成され、前記埋め込み絶縁層上に第２半導体層が形成され、前記第２半導体層を支持する支持体が形成されたＳＯＩ構造を有する半導体装置であって、前記支持体は、前記半導体基材上における単結晶エピタキシャル領域に形成されている。
【００１７】
この構成によれば、単結晶エピタキシャル領域に支持体層が形成されているので、エピタキシャル成長によって、半導体基材の結晶性を引き継いで新たに成長した第２半導体層の側面と支持体層とを密着させることができる。これにより、第２半導体層の下側にある第１半導体層をエッチングによって除去したとき、第２半導体層の下側に空洞ができたとしても、支持体層によって単結晶の第２半導体層を支持することができ、第２半導体層が剥がれ落ちることを抑えることが可能となる。その結果、第１半導体層に代えて埋め込み絶縁層を埋め込むことができ、トランジスタの特性を維持することが可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る半導体基板の製造方法及び半導体装置の製造方法、半導体装置の実施形態について、図面を参照しながら説明する。
【００１９】
図１〜図８は、半導体基板の製造方法を示す模式図である。図１〜図８の各図（ａ）は模式平面図であり、各図（ｂ）は各図（ａ）におけるＡ−Ａ´断面に沿う模式断面図である。以下、半導体基板の製造方法を、図１〜図８を参照しながら説明する。なお、半導体基板は、ＳＯＩ素子が形成されたＳＯＩ構造とバルク素子が形成されたバルク構造とが混載する構造を形成すべくＳＯＩ素子形成領域とバルク素子形成領域とを有する。以下、半導体基板の製造方法を、ＳＯＩ素子形成領域における形成方法を例に説明する。
【００２０】
図１に示す工程では、半導体基材（バルクシリコン基板）としてのシリコン基板１１に素子分離膜１２を形成する。素子分離膜１２は、例えば、ＬＯＣＯＳ（Local Oxidation Silicon）酸化膜である。素子分離膜１２は、ＳＯＩ構造のトランジスタが形成されるＳＯＩ素子形成領域１３と、バルク構造のトランジスタが形成されるバルク素子形成領域１４とを電気的に絶縁させるために形成される。まず、シリコン基板１１上全体に、図示しないシリコン酸化膜（ＳｉＯ2）を形成する。次に、ＳＯＩ素子形成領域１３及びバルク素子形成領域１４のシリコン基板１１上に、フォトリソグラフィ技術を用いて図示しないシリコン窒化膜（ＳｉＮ）を形成する。そのあと、シリコン窒化膜をマスクとして、ＳＯＩ素子形成領域１３及びバルク素子形成領域１４以外のシリコン基板１１を酸化させる。これにより、ＳＯＩ素子形成領域１３及びバルク素子形成領域１４以外の領域のシリコン基板１１上に、素子分離膜１２が形成される。
【００２１】
図２に示す工程では、シリコン基板１１上全体に、第１半導体層としてのシリコンゲルマニウム（ＳｉＧｅ）層１５と、第２半導体層としてのシリコン（Ｓｉ）層１６とを、順に形成する。まず、ＳＯＩ素子形成領域１３（図１参照）におけるシリコン基板１１上のシリコン酸化膜（図示せず）を、フォトリソグラフィ技術を用いて除去する。これにより、ＳＯＩ素子形成領域１３のみ、シリコン基板１１が露出する。
【００２２】
次に、エピタキシャル成長技術を用いて、シリコン基板１１上の全体に、犠牲層としてのシリコンゲルマニウム層１５と、ＳＯＩ素子をつくるためのシリコン層１６とを順にエピタキシャル成長させる。なお、シリコンゲルマニウム層１５の前に、図示しない下地層としてのシリコンバッファ（Ｓｉ Ｂｕｆｆｅｒ）層を形成する。以後、「シリコンバッファ層」の説明は省略する。これにより、ＳＯＩ素子形成領域１３におけるシリコン基板１１上には、シリコン基板１１の結晶性を引き継いで新たに成長した、単結晶エピタキシャル膜１７が形成される。単結晶エピタキシャル膜１７は、単結晶として成長した、第１シリコンゲルマニウム層１５ａ、第１シリコン層１６ａである。一方、ＳＯＩ素子形成領域１３以外には、多結晶エピタキシャル膜１８が形成される。多結晶エピタキシャル膜１８は、多結晶として成長した、第２シリコンゲルマニウム層１５ｂ、第２シリコン層１６ｂである。
【００２３】
図３に示す工程では、単結晶エピタキシャル膜１７に、第１支持体穴２１と、第２支持体穴２２とを形成する。まず、第１支持体穴２１が形成される領域である第１支持体穴形成領域２３と、第２支持体穴２２が形成される領域である第２支持体穴形成領域２４とに相当する領域が開口するレジストパターン（図示せず）を、フォトリソグラフィ技術を用いて形成する。次に、このレジストパターンをマスクとして、第１支持体穴形成領域２３及び第２支持体穴形成領域２４の、第１シリコン層１６ａ、第１シリコンゲルマニウム層１５ａ、シリコン基板１１の一部を順にエッチングによって除去する。
【００２４】
これにより、単結晶エピタキシャル領域１９に、第１支持体穴２１と第２支持体穴２２とが形成される。また、第１支持体穴２１及び第２支持体穴２２を開口したことにより、単結晶エピタキシャル膜１７の一側面１７ａと他側面１７ｂとが露出するとともに、シリコン基板１１の表面１１ａが露出する。なお、第１支持体穴２１と第２支持体穴２２との間の領域が、素子領域２５となる。
【００２５】
図４に示す工程では、シリコン基板１１上の全体に、支持体２６（図５参照）をつくるための支持体形成層である支持体形成膜２７を形成する。支持体形成膜２７は、例えば、シリコン酸化膜（ＳｉＯ2）である。まず、前工程で使用したレジストパターンを除去する。次に、例えばＣＶＤ（Chemical Vapor Deposition）法などにより、シリコン酸化膜（ＳｉＯ2）などの支持体形成膜２７を、第１支持体穴２１及び第２支持体穴２２の中に埋め込むとともに、シリコン層１６を覆うようにシリコン基板１１上全体に形成する。
【００２６】
以上のような支持体形成膜２７を形成することにより、第１支持体穴２１の中に埋め込まれた支持体形成膜２７の一部２７ａと、単結晶エピタキシャル膜１７の一側面１７ａとが密着した状態になっている。一方、第２支持体穴２２の中に埋め込まれた支持体形成膜２７の一部２７ｂと、単結晶エピタキシャル膜１７の他側面１７ｂとが、密着した状態になっている。
【００２７】
図５に示す工程では、支持体２６が形成される領域である支持体形成領域２８以外の支持体形成膜２７の一部を除去する。除去する方法は、支持体２６の平面形状の領域以外の一部が開口するレジストパターン（図示せず）をマスクとして、エッチングにより除去する。更に、同じレジストパターンをマスクとして、支持体形成領域２８以外の単結晶エピタキシャル膜１７、多結晶エピタキシャル膜１８の一部を、エッチングにより除去する。
【００２８】
以上により、支持体形成膜２７から支持体２６が形成され、支持体２６の第１側面２６ａ及び第２側面２６ｂ（図５ａ参照）が露出する。また、支持体２６における第３側面２６ｃ及び第４側面２６ｄは、単結晶エピタキシャル膜１７の側面１７ａ，１７ｂと密着した状態になっている。更に、支持体２６の第１側面２６ａ及び第２側面２６ｂの下側にある単結晶エピタキシャル膜１７の側面は、第１シリコン層１６ａと第１シリコンゲルマニウム層１５ａとが露出した露出面となっている。
【００２９】
図６に示す工程では、支持体２６の下側にある第１シリコンゲルマニウム層１５ａを、選択的に除去する。まず、前工程で使用したレジストパターンを除去する。次に、支持体２６の下側にある単結晶エピタキシャル膜１７に、フッ硝酸などのエッチング液を接触させる。このとき、単結晶エピタキシャル膜１７が露出している部分（支持体２６の第１側面２６ａ及び第２側面２６ｂの下側の露出面）からエッチングされる。第１シリコン層１６ａは、第１シリコンゲルマニウム層１５ａよりエッチングの選択比が小さいことから、第１シリコン層１６ａを残して第１シリコンゲルマニウム層１５ａを選択的にエッチングして除去することが可能である。
【００３０】
以上により、シリコン基板１１と第１シリコン層１６ａとの間に、中空の空洞部２９が形成される。また、空洞部２９が形成されたことにより、第１シリコン層１６ａの下側に支えるものがなくなるが、支持体２６の第３側面２６ｃ及び第４側面２６ｄによって、第１シリコン層１６ａを保持（支持）することが可能となっている。加えて、支持体２６の下面２６ｅと第１シリコン層１６ａとが密着することによっても保持されている。
【００３１】
支持体２６（支持体穴２１，２２）が素子分離膜１２上に形成された場合、素子分離膜１２上に多結晶エピタキシャル膜１８が形成されていることから、支持体２６と多結晶エピタキシャル膜１８とが接触することになる。これにより、単結晶の第１シリコンゲルマニウム層１５ａをエッチングしたとき、多結晶化された多結晶エピタキシャル膜１８が一緒に除去されてしまい、支持体２６と保持すべき第１シリコン層１６ａとの間に空間が生じることとなる。その結果、第１シリコン層１６ａの保持力が弱くなり、第１シリコン層１６ａが、支持体２６から剥がれたり落下したりするという恐れがある。
【００３２】
しかしながら、本実施形態のように、支持体２６を単結晶エピタキシャル領域１９（図３参照）の中に形成することにより、支持体２６と保持するべく第１シリコン層１６ａとが直接接触する。これにより、第１シリコンゲルマニウム層１５ａをエッチングによって除去したとき、第１シリコン層１６ａとシリコン基板１１との間に空洞部２９が形成されたとしても、支持体２６によって第１シリコン層１６ａの側面１７ａ，１７ｂ（図４参照）及び上面１７ｃを保持していることから、支持体２６から第１シリコン層１６ａが剥がれて落下したり、他の部分に付着したりすることを防ぐことができる。
【００３３】
図７に示す工程では、空洞化した空洞部２９に埋め込み絶縁層（ＢＯＸ層：Buried Oxide層）３１を形成する。埋め込み絶縁層３１は、例えばシリコン酸化膜であり、熱酸化法を用いることにより、シリコン基板１１及び第１シリコン層１６ａに含まれるシリコンと酸素とが反応して形成される。
【００３４】
図８に示す工程では、半導体基板４１を完成させる。まず、ＳＯＩ素子を電気的に絶縁するために、シリコン基板１１の上方全体にシリコン酸化膜からなる絶縁膜３２を形成する。絶縁膜３２は、例えばＣＶＤ法によって形成される。次に、多結晶エピタキシャル膜１８（図７参照）をストッパー層として、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）研磨によってシリコン基板１１上の全面を平坦化する（平坦化処理）。これにより、絶縁膜３２及び支持体２６の一部が取り除かれる。そのあと更に、第１シリコン層１６ａの上面１６ｃまで、不用な支持体２６の一部、絶縁膜３２の一部、及び多結晶エピタキシャル膜１８を除去する。また必要であれば素子分離膜１２の外側のシリコン基板１１上に形成された第１シリコンゲルマニウム層１５ａ、第１シリコン層１６ａを除去する。これにより、第１シリコン層１６ａの上面１６ｃが露出するとともに、シリコン基板１１上に第１シリコン層１６ａが絶縁膜３２および埋め込み絶縁層３１で素子分離された構造（ＳＯＩ構造）が形成され、その結果、半導体基板４１が完成する。
【００３５】
以上のように、この半導体基板４１の製造方法によれば、単結晶エピタキシャル領域１９に形成した支持体穴２１，２２を基に支持体２６を形成するので、支持体２６の第３側面２６ｃ及び第４側面２６ｄと、単結晶の第１シリコン層１６ａの側面とを密着させることができる。これにより、第１シリコンゲルマニウム層１５ａをエッチングで除去することにより第１シリコン層１６ａの下側に空洞ができたとしても、支持体２６によって第１シリコン層１６ａを支持することができ、第１シリコン層１６ａが支持体２６から剥がれたり落下したりすることを抑えることが可能となる。その結果、第１シリコンゲルマニウム層１５ａに代えて、埋め込み絶縁層３１を埋め込むことができる。
【００３６】
図９は、半導体装置の製造方法を示す模式図である。図９（ａ）は、半導体装置の製造方法を示す模式平面図である。図９（ｂ）は、同図（ａ）におけるＡ−Ａ´断面に沿う模式断面図である。以下、半導体装置の製造方法を、図９を参照しながら説明する。なお、半導体装置の製造方法は、図１〜図８において説明した半導体基板の製造方法に引き続いて行われる。
【００３７】
図９に示す工程では、半導体装置５１を完成させる。まず、第１シリコン層１６ａの表面に熱酸化を施し、第１シリコン層１６ａの表面にゲート絶縁膜５２を形成する。そして、例えばＣＶＤ法により、ゲート絶縁膜５２上に多結晶シリコン層を形成する。そのあと、フォトリソグラフィ技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜５２上にゲート電極５３を形成する。
【００３８】
次に、ゲート電極５３をマスクとして、Ａｓ（ヒ素）、リン（Ｐ）、ボロン（Ｂ）などの不純物を第１シリコン層１６ａ内にイオン注入することにより、ゲート電極５３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層５４ａ，５４ｂ（図１０参照）を第１シリコン層１６ａに形成する。そして、例えばＣＶＤ法により、ＬＤＤ層５４ａ，５４ｂが形成された第１シリコン層１６ａ上に絶縁層を形成し、ＲＩＥなどのドライエッチングを用いて絶縁層をエッチバックすることによりゲート電極５３の側壁にサイドウォール５５ａ，５５ｂをそれぞれ形成する。
【００３９】
そして、ゲート電極５３およびサイドウォール５５ａ，５５ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第１シリコン層１６ａ内にイオン注入する。これにより、第１シリコン層１６ａにおけるサイドウォール５５ａ，５５ｂの側方に、高濃度不純物導入層からなるソース／ドレイン電極層５６ａ，５６ｂが形成され、その結果、トランジスタが完成する。加えて、バルク素子形成領域１４にバルク素子を形成することにより、シリコン基板１１上に、ＳＯＩ素子とバルク素子とが混載する半導体装置５１が完成する。
【００４０】
以上のように、半導体装置５１の製造方法によれば、単結晶エピタキシャル領域１９に形成された支持体２６によって第１シリコン層１６ａを支持する構造により、第１シリコン層１６ａが支持体２６から剥がれることを抑えるので、トランジスタの特性を維持することができる半導体装置５１を提供することができる。
【００４１】
図１０は、図９（ａ）におけるＢ−Ｂ´断線に沿う模式断面図である。以下、半導体装置の構造を、図１０を参照しながら説明する。
【００４２】
図１０に示すように半導体装置５１は、シリコン基板１１と、素子分離膜１２と、ＳＯＩ素子形成領域１３と、バルク素子形成領域１４（図１参照）とを有する。シリコン基板１１は、ＳＯＩ構造のトランジスタとバルク構造のトランジスタとを混載して形成するために用いられる。
【００４３】
素子分離膜１２は、上記したようにＳＯＩ素子とバルク素子とを電気的に分離させるとともに、Ｐ型トランジスタとＮ型トランジスタとを電気的に分離するために、シリコン基板１１上に形成されている。
【００４４】
ＳＯＩ素子形成領域１３は、ＳＯＩ素子が形成される領域であり、第１シリコンゲルマニウム層１５ａに代えて埋め込まれた埋め込み絶縁層３１と、埋め込み絶縁層３１上に形成された第１シリコン層１６ａと、第１シリコン層１６ａに形成されたソース／ドレイン電極層５６ａ，５６ｂと、第１シリコン層１６ａ上に形成されたゲート絶縁膜５２及びゲート電極５３とを有する。ゲート絶縁膜５２及びゲート電極５３の側壁には、上記したようにサイドウォール５５ａ，５５ｂが形成されている。以上のように、第１シリコン層１６ａにゲート絶縁膜５２及びゲート電極５３を有するトランジスタが形成されている。
【００４５】
また、バルク素子形成領域は、バルク素子が形成される領域であり、シリコン基板１１に形成されたソース／ドレイン電極層と、シリコン基板１１上に形成されたゲート絶縁膜及びゲート電極とを有する。
【００４６】
以上のように、ＳＯＩ構造において、単結晶エピタキシャル領域１９に形成された支持体２６（図６参照）によって第１シリコン層１６ａを支持することで、第１シリコン層１６ａが剥がれたり落下することが抑えられ、その結果、トランジスタの特性を維持することが可能な半導体装置５１を提供することができる。
【００４７】
以上詳述したように、本実施形態の半導体基板の製造方法及び半導体装置の製造方法、半導体装置によれば、以下に示す効果が得られる。
【００４８】
（１）本実施形態によれば、単結晶エピタキシャル領域１９に支持体穴２１，２２を形成するので、支持体穴２１，２２の中及び素子領域２５上に形成した支持体２６と単結晶の第１シリコン層１６ａとを密着させることができる。これにより、第１シリコン層１６ａの下側にある第１シリコンゲルマニウム層１５ａをエッチングによって除去して、第１シリコン層１６ａの下側に空洞部２９ができたとしても、支持体２６によって第１シリコン層１６ａを支持（保持）することができ、第１シリコン層１６ａが剥がれたり落下したりすることを抑えることが可能となる。これにより、第１シリコン層１６ａの下に、第１シリコンゲルマニウム層１５ａに代えて埋め込み絶縁層３１を埋め込むことが可能な、半導体基板４１の製造方法及び半導体装置５１の製造方法を提供できる。
【００４９】
（２）本実施形態によれば、単結晶エピタキシャル領域１９に形成された支持体２６によって第１シリコン層１６ａを支持することで、第１シリコン層１６ａが剥がれることが抑えられ、これにより、トランジスタの特性が低下することを抑えることができる半導体装置５１を提供することができる。
【００５０】
なお、本実施形態は上記に限定されず、以下のような形態で実施することもできる。
【００５１】
（変形例１）上記したように、空洞部２９に埋め込み絶縁層３１を形成する方法は、熱酸化法に限定されず、例えば、ＣＶＤ法によって形成するようにしてもよい。
【００５２】
（変形例２）上記したように、半導体基材の材質としてシリコンを用いて説明したが、これに限定されず、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いるようにしてもよい。
【００５３】
（変形例３）上記したように、第１半導体層の材質としてシリコンゲルマニウム、第２半導体層の材質としてシリコンを例に説明したが、第１半導体層よりもエッチングの選択比の小さい第２半導体層を組み合わせれば良く、例えば、第１半導体層と第２半導体層の材質として、Ｇｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどの中から選択した組合せを用いるようにしてもよい。
【図面の簡単な説明】
【００５４】
【図１】一実施形態における、半導体基板の製造方法を工程順に示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図２】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図３】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図４】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図５】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図６】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図７】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図８】半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図９】半導体装置の製造方法を示す模式図であり、（ａ）は半導体装置の製造方法を示す模式平面図、（ｂ）は半導体装置の製造方法を示す模式断面図。
【図１０】半導体装置の構造を示す模式断面図。
【図１１】従来の半導体基板の製造方法を示す模式図であり、（ａ）は半導体基板の製造方法を示す模式平面図、（ｂ）は半導体基板の製造方法を示す模式断面図。
【図１２】従来の半導体基板の製造方法を示す模式断面図。
【符号の説明】
【００５５】
１１…半導体基材であるシリコン基板、１１ａ…表面、１２…素子分離膜、１３…ＳＯＩ素子形成領域、１４…バルク素子形成領域、１５…第１半導体層であるシリコンゲルマニウム層、１５ａ…第１シリコンゲルマニウム層、１５ｂ…第２シリコンゲルマニウム層、１６…シリコン層、１６ａ…第２半導体層である第１シリコン層、１６ｂ…第２シリコン層、１７…単結晶エピタキシャル膜、１７ａ…一側面、１７ｂ…他側面、１８…多結晶エピタキシャル膜、１９…単結晶エピタキシャル領域、２１…第１支持体穴、２２…第２支持体穴、２３…第１支持体穴形成領域、２４…第２支持体穴形成領域、２５…素子領域、２６…支持体、２６ａ…第１側面、２６ｂ…第２側面、２６ｃ…第３側面、２６ｄ…第４側面、２６ｅ…下面、２７…支持体形成層である支持体形成膜、２８…支持体形成領域、２９…空洞部、３１…埋め込み絶縁層、３２…絶縁膜、４１…半導体基板、５１…半導体装置、５２…ゲート絶縁膜、５３…ゲート電極、５４ａ，５４ｂ…ＬＤＤ層、５５ａ，５５ｂ…サイドウォール、５６ａ…ソース電極層、５６ｂ…ドレイン電極層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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