【事件の表示】
　平成１０年特許願第２１５５７９号「データ演算処理装置」拒絶査定に対する審判事件［平成１１年　４月　９日出願公開、特開平１１−　９６０２０］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成２年５月７日（パリ条約による優先権主張１９８９年５月４日、米国）に出願した特願平２−１１７３３６号の一部を平成１０年７月３０日に分割したものであって、請求項１に係る発明（以下、「本願発明」という。）は、平成１３年３月３０日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下の事項により特定されるものである。
「演算装置と、前記演算装置からの出力をストアし、かつ前記演算装置の入力へ戻る経路を備える、上位ｎビットと下位ｎビットで分割アクセス可能な２ｎビットの累算器と、前記累算器にストアされた前記演算装置からの出力をストアし、かつ前記演算装置の入力へ戻る経路を備える２ｎビットのレジスタと、を含み、前記演算装置は、前記累算器と前記レジスタの内容を比較し、その比較結果に応じて前記累算器の内容を前記レジスタへ転送することによって前記レジスタに最大値または最小値をストアするデータ処理装置。」
　
２．刊行物記載の発明
　これに対して、原審における拒絶理由に引用された下記の刊行物１〜３には、それぞれ、以下の事項が記載されている。
　
（１）刊行物１（寺田浩詔・監訳、「マイクロコンピュータシリーズ１１　Ｚ−８０マイクロコンピュータ」、丸善株式会社・発行（昭和５４年６月３０日発行、特許庁資料館受入日：昭和５５年１１月２７日）、ｐｐ．８〜１１及び１４１〜１４３）
　
ア．「Ｚ−８０のレジスタ群は１４個の８ビットレジスタ，すなわちＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｈ，ＬおよびＡ’，Ｂ’，Ｃ’，Ｄ’，Ｅ’，Ｈ’，Ｌ’レジスタをもっている。」（第８頁第１１行〜１２行）
　
イ．「ＣＰＵ内部のレジスタに情報をもつことは，主記憶に情報を置くより有利である．つまり，外部記憶からデータを取り出して処理するより，ＣＰＵレジスタのデータ処理の方が高速に行えるからである．」（第９頁第２行〜４行）
　
ウ．「Ｚ−８０では８０８０と同様に，汎用レジスタは，その機能がある程度専用化している。外部記憶と７個のレジスタ間，または，１つのレジスタ間と他のレジスタ間では，８ビットデータを，自由に移動できる。」（第９頁第７行〜９行）
　
エ．「２個の演算数の加算や，ＸＯＲ等の算術論理操作は，一方を必ずＡまたはＡ’レジスタに置き，他方には別のレジスタまたは主記憶のある番地を使って処理し，演算結果はつねにＡ（またはＡ’）レジスタにはいる。したがって，図２．３に示すように，一般に算術論理演算操作を行う場合，Ａレジスタが主レジスタとなる．」（第９頁第９行〜１２行、図２．３参照）
　
オ．「たとえば，ＨＬレジスタでは，図２．４に示すように，番地の上位８ビットがＨレジスタに，下位ビットが，Ｌレジスタにそれぞれはいっている．ＢＣおよびＤＥレジスタも同様である．」（第９頁第１６行〜第１０頁第２行）
　
カ．「一般には上に述べた３レジスタ対は番地指定用に使われるが，倍精度演算にもこれらのレジスタ対が使用される。
　倍精度演算としては，１６ビットの加算，減算，増加（＋１），減少（−１）などがある。」（第１０頁第３行〜５行）
 
キ．「図２．５は倍精度演算の場合のレジスタ対の使用法を示す。」（第１０頁第９行〜１０行、図２．５参照）
　
ク．「８ビット演算ではＡレジスタが主たる累算器として用いられたが，１６ビット演算ではＨＬレジスタ対が同じように使われる。ＢＣ，ＤＥ，ＨＬのレジスタ対およびＳＰとＨＬの内容との加減算が定義されている。」（第１４３頁第２６行〜２８行）
 
ケ．「比較命令の一例として，次のように，正数を含む表から最小の数をみつけ出すものを取り上げる。ここでは，新しく取り出した数字をそれまで最小であった数字と比較している．新しい数がより小さい場合は，Ｂレジスタにあるすでにみつかった最小の数に置き換える。このようにすれば，表の最後の数字との比較を終了した時点で，Ｂレジスタには表に含まれる最小の数が残る。」（第１４１頁第１６行〜２０行）
　
コ．「ＮＥＸＴ　ＬＤ　Ａ，（ＩＸ）　次の項目の取出し
…
ＣＰ　Ｂ　最小の数との比較
…
ＬＤ　Ｂ，Ａ　最小数を置換え」（第１４１頁第２５行〜３１行）
 
　上記ア．及びイ．の事項を参照すると、刊行物１には、
１４個の８ビットレジスタをもち、ＣＰＵ内部のレジスタに情報をもつことにより、データ処理を高速に行うデータ処理装置が記載されている。
　
　また、上記ウ．，エ．及びク．の事項並びに図２．３を参照すると、
　算術論理操作は，一方をＡレジスタに置き，他方には，別のレジスタを使って処理し，演算結果はつねにＡレジスタに入り，１つのレジスタと他のレジスタ間では，８ビットデータを，自由に移動でき，且つ，８ビット演算ではＡレジスタが主たる累算器として用いられ，算術論理操作はＡＬＵにより行われるデータ処理装置が記載されている。
　
　また、上記オ．〜ク．の事項並びに図２．４及び図２．５を参照すると、　ＨＬレジスタでは，上位８ビットがＨレジスタに，下位８ビットがＬレジスタにそれぞれ入り，１６ビットの加算，減算等の倍精度演算では，８ビット演算でＡレジスタが主たる累算器として用いられたと同じように，ＨＬレジスタ対が使われ，レジスタ対の内容の加減算が行われるデータ処理装置が記載されている。
　
　したがって、以上のア．〜ク．の事項及び図２．３〜図２．５を参照すると、刊行物１には、
　算術論理演算器（ＡＬＵ）と、算術論理演算器（ＡＬＵ）の一方に置かれ、倍精度演算結果が常に入る主たる累算器である、上位８ビットがＨレジスタ，下位８ビットがＬレジスタからなる１６ビットのＨＬレジスタ対と、算術論理演算器（ＡＬＵ）の他方に置かれ、ＨＬレジスタ対の各レジスタとの間で自由にデータを移動可能な他のレジスタ対と、を含み、前記算術論理演算器（ＡＬＵ）は、主たる累算器であるＨＬレジスタ対の内容と他のレジスタ対の内容との倍精度の加減算処理を行うことができるデータ処理装置の発明（以下、「刊行物１記載の発明（Ａ）」という。）が記載されていると認められる。
　
　また、上記ケ．及びコ．の事項を参照すると、　
　比較命令の一例として、表から最小の数をみつけ出す命令について記載され，ＬＤ　Ａ，（ＩＸ）命令（次の項目の取出し）で，Ａレジスタに新しく取出した数字をロードし，ＣＰ　Ｂ命令（最小の数との比較）で，Ａレジスタの数字をそれまで最小であったＢレジスタにある数字と比較し，新しい数字がより小さい場合は，ＬＤ　Ｂ，Ａ命令（最小数を置換え）で，Ｂレジスタにあるすでにみつかった最小の数に置換えることが記載されているから、
　
　刊行物１には、更に、
　算術論理演算器（ＡＬＵ）は、累算器であるＡレジスタと他のレジスタであるＢレジスタの内容を比較し、累算器であるＡレジスタの内容が他のレジスタであるＢレジスタの内容より小さい場合には、累算器であるＡレジスタの内容を前記他のレジスタであるＢレジスタの内容に置換えて、前記他のレジスタであるＢレジスタに最小の数を残すデータ処理装置の発明（以下、「刊行物１記載の発明（Ｂ）」という。）が記載されていると認められる。
　
（２）刊行物２（特開昭６０−１０８９７３号公報）
　
ア．「それぞれの要素に対して要素番号が付与された配列要素の最小値および最小要素の要素番号を求める方法であって、
　…主記憶装置から配列要素を読み出す第１のステップと、読み出された配列要素のｉ番目（ｉ＝１，２，…，ｎ）までの要素のうちの最小値を第１の保持手段に格納…する第２のステップと、前記第１の保持手段の内容と（ｉ＋１）番目の要素を比較する第３のステップと、（ｉ＋１）番目の要素の方が小さい値を持つ場合にはその値を前記第１の保持手段に格納…する第４のステップと、…を含むことを特徴とする配列要素の最小値…を求める方法。」（第１頁左下欄第６行〜右下欄第１２行、特許請求の範囲の記載から抽出）
　
イ．「第１図を参照すると、本発明の方法を具体化して実施した情報処理装置は、主記憶装置１，メモリバッファユニット２，セレクタ３，レジスタ４および５，比較回路６，制御ユニット７，…から構成されている。」（第２頁左下欄第１９行〜右下欄第５行）
　
ウ．「制御ユニット７により本命令が解読されると、まず先頭要素のアドレス計算が行われ、その計算結果のアドレスから先頭要素が読み出される。先頭要素の読み出しは命令語の読み出しと同様に主記憶装置１からメモリバッファユニットを介して行われる。読み出されたデータは信号線１０３を介してレジスタ４及びレジスタ５にセットされる。」（第４頁左上欄第１７行〜右上欄第４行）
　
エ．「レジスタ４の制御は次のように行われる。すなわち比較回路６によりレジスタ４とレジスタ５との内容が比較され、レジスタ５に入っているデータの値の方が小さい場合には…セレクタ３は信号線１０４すなわちレジスタ５の内容を選択するように制御される。レジスタ５に２番目の要素がセットされるときには…レジスタ４にはレジスタ５の内容が移される」（第４頁右上欄第１５行〜左下欄第９行、第１図参照）
　
オ．「同様にして…要素が順番に読み出され、前記のような処理がくり返される。こうして最終的にレジスタ４に格納されている値はｎ個の要素の値のうちの最小値であり、」（第４頁左下欄第９行〜１４行）
　
　上記ア．〜オ．の事項を参照すると、刊行物２には、
　主記憶装置から配列要素を読み出して、比較回路６によりレジスタ４とレジスタ５との内容を比較し、レジスタ５に入っているデータの値の方が小さい場合には、信号線１０４を介してレジスタ４にレジスタ５の内容が移され、このような処理がくり返されて、最終的にレジスタ４に最小値が格納される配列要素の最小値を求める情報処理装置の発明（以下、「刊行物２記載の発明」という。）が記載されていると認められる。
　
（３）刊行物３（インターフェース１９８２年８月号、ＣＱ出版社、ｐｐ．１４２〜１４５）
　
ア．「８０８６ではすべての演算・転送命令において，バイト（８ビット）単位の処理とワード単位の処理が同等に行なえます．例えば，１６ビットのデータ転送命令があれば必ず同じ転送が８ビットでも行えます．」（第１４２頁右欄第２行〜７行）
　
イ．「図１．３はこのときメモリまたはＩ／Ｏをアクセスするようすを表したものです．（ａ），（ｂ）はバイト処理の場合で，アクセスするバイトが下位（Ｄ０〜Ｄ７）なのか上位（Ｄ８〜Ｄ１５）なのかによって（ａ），（ｂ）の二つの場合があります．（ｃ）はワード処理の場合です．」（第１４２頁右欄第１１行〜１５行、図１．３参照）
　
ウ．「８０８６は８個の１６ビット汎用レジスタ（図１．６のＡＸ〜ＤＩまで）をもっています．そしてこれらのうち，ＡＸ〜ＤＸレジスタは上位８ビットと下位８ビットを分け，それぞれ独立した８ビットのＡＬ〜ＤＨレジスタとして指定することもできます．図１．６には８０８５Ａとの比較を示してありますが，この比較において次の点に注意しておく必要があります．
（１）ＡＬ〜ＤＨレジスタ（ＡＨを除く）は８０８５ＡのＡ〜Ｌレジスタに対応するが，８０８５ＡではＡレジスタだけがアキュムレータとして使用できたのに対し，８０８６ではＡＬ〜ＤＨレジスタとＡＸ〜ＤＩレジスタの全てがアキュムレータとして使用できる。」（第１４３頁右欄第２２行〜第１４４頁左欄第６行）
　
　上記ア．の事項を参照すると、刊行物３には、
すべての演算・転送命令において，８ビット単位の処理と１６ビット単位の処理が同等に行えるデータ処理装置が記載されている。
　
　また、上記イ．の事項を参照すると、刊行物３には、
　メモリまたはＩ／Ｏをアクセスする場合に、下位８ビットへのアクセスと上位８ビットへのアクセスと１ワード１６ビットへのアクセスが可能なデータ処理装置が記載されている。
　
　また、上記ウ．の事項を参照すると、刊行物３には、
　上位８ビットと下位８ビットを分け、それぞれ独立した８ビットのＡＬ〜ＤＨレジスタとして指定することもでき、アキュムレータとして使用できる１６ビットの汎用レジスタＡＸ〜ＤＸを備えたデータ処理装置が記載されている。
　
　したがって、以上のア．〜ウ．の事項を参照すると、刊行物３には、
　上位８ビットと下位８ビットを分け、それぞれ独立した８ビットのレジスタとして指定することができ、アキュムレータとして使用可能な１６ビットの汎用レジスタを備え、すべての演算・転送命令において、８ビット単位の処理と１６ビット単位の処理が同等に行えるデータ処理装置の発明（以下、「刊行物３記載の発明」という。）が記載されていると認められる。
　
３．対比
　そこで、本願発明と刊行物１記載の発明（Ａ）とを対比すると、
　
ア．刊行物１記載の発明１（Ａ）の「算術論理演算器（ＡＬＵ）」は、加減算処理を行うものであるから、演算装置の一種であり、本願発明の「演算装置」に対応している。
　
　また、刊行物１記載の発明（Ａ）の「算術論理演算器（ＡＬＵ）」は、主たる累算器であるＨＬレジスタ対の内容と他のレジスタ対の内容との倍精度の加減算処理を行うものであるから、前記累算器の内容と前記レジスタの内容を処理する点では、本願発明の「演算装置」と一致する。
　
イ．刊行物１記載の発明（Ａ）の「上位８ビットがＨレジスタ，下位８ビットがＬレジスタからなる１６ビットのＨＬレジスタ対」は、累算器であり、
　
　また、ｎを８とすると、上位ｎビットと下位８ビットの２ｎビットの累算器である点が、本願発明の「累算器」と一致し、
　
　また、刊行物１記載の発明（Ａ）の「ＨＬレジスタ対」は、倍精度演算結果が常に入る主たる累算器であるから、演算装置からの出力をストアする点が、本願発明の「累算器」と一致し、演算装置からの出力をストアする経路を備える点でも、本願発明の「累算器」と一致し、
　
　また、刊行物１記載の発明（Ａ）の「ＨＬレジスタ対」は、算術論理演算器（ＡＬＵ）の一方に置かれており、算術論理演算器（ＡＬＵ）の入力に戻る点が、本願発明の「累算器」と一致し、算術論理演算器（ＡＬＵ）の入力に戻る経路を備えている点でも、本願発明の「累算器」と一致するから、
　
　刊行物１記載の発明（Ａ）の「ＨＬレジスタ対」は、演算装置からの出力をストアし、かつ前記演算装置の入力に戻る経路を備える、上位ｎビットと下位ｎビットで２ｎビットの累算器である点が、本願発明の「累算器」と一致する。
　　
ウ．刊行物１記載の発明（Ａ）の「他のレジスタ対」は、ｎを８とすると２ｎビットのレジスタである点が、本願発明の「レジスタ」と一致し、
　
　また、刊行物１記載の発明（Ａ）の「他のレジスタ対」は、算術論理演算器（ＡＬＵ）の他方に置かれているのであるから、演算装置の入力に戻る点が、本願発明の「レジスタ」と一致し、演算装置の入力に戻る経路を備える点でも、本願発明の「レジスタ」と一致し、
　
　また、刊行物１記載の発明（Ａ）の「ＨＬレジスタ対」は、上記ア．のように、算術論理演算器（ＡＬＵ）の出力をストアすると共に、「他のレジスタ対」は、ＨＬレジスタ対の各レジスタとの間で自由にデータを移動可能であるから、
　累算器にストアされた累算器にストアされた演算装置からの出力をストアすることが可能である点が、本願発明の「レジスタ」と一致する。
　
　したがって、刊行物１記載の発明（Ａ）の「他のレジスタ対」は、累算器にストアされた演算装置からの出力をストアすることが可能で、かつ演算装置の入力に戻る経路を備える２ｎビットのレジスタである点が、本願発明の「レジスタ」と一致する。
　
　以上のように、刊行物１記載の発明（Ａ）と本願発明とは、以下の点で一致し、以下の各点で相違する。
　
＜一致点＞
　演算装置と、前記演算装置からの出力をストアし、かつ前記演算装置の入力へ戻る経路を備える、上位ｎビットと下位ｎビットで２ｎビットの累算器と、前記累算器にストアされた前記演算装置からの出力をストアすることが可能で、かつ前記演算装置の入力へ戻る経路を備える２ｎビットのレジスタと、を含み、前記演算装置は、前記累算器と前記レジスタの内容を処理するデータ処理装置。
　
＜相違点＞
（ア）前記累算器と前記レジスタの内容を処理する前記演算装置が、
　本願発明では、前記累算器と前記レジスタの内容を比較し、その比較結果に応じて前記累算器の内容を前記レジスタに転送することによって前記レジスタに最大値または最小値をストアするのに対し、
　刊行物１記載の発明（Ａ）では、加減算の処理を行う点。
　
（イ）上位ｎビットと下位ｎビットで２ｎビットの累算器が、
　本願発明では、上位ｎビットと下位ｎビットで分割アクセス可能であるのに対し、
　刊行物１記載の発明（Ａ）では、分割アクセス可能かどうか明らかでない点。
　
（ウ）２ｎビットのレジスタが、
　本願発明では、前記累算器にストアされた前記演算装置からの出力をストアする経路を備えるのに対し、
　刊行物１記載の発明（Ａ）では、上記の経路を備えているかどうか明らかでない点。
　
４．判断
　そこで、上記の相違点について検討すると、　
　
　まず、上記の相違点（ア）については、
　同じく、刊行物１には、算術論理演算器（ＡＬＵ）は、累算器であるＡレジスタと他のレジスタであるＢレジスタの内容を比較し、累算器であるＡレジスタの内容が他のレジスタであるＢレジスタの内容より小さい場合には、累算器であるＡレジスタの内容を前記他のレジスタであるＢレジスタの内容に置換えて、前記他のレジスタであるＢレジスタに最小の数を残すデータ処理装置（刊行物１記載の発明（Ｂ））が記載されており、
　
　上記の相違点（ア）の「累算器とレジスタの内容を比較し、その比較結果に応じて累算器の内容をレジスタに転送することによってレジスタに最大値または最小値をストアする」構成は、同じ刊行物１の、刊行物１記載の発明（Ｂ）に備えられている構成である。
　
　そして、上記の刊行物１記載の発明（Ｂ）は、Ａレジスタ，Ｂレジスタを用いる８ビット構成について記載されているものの、
　
　同じく、刊行物１の上記（１）のク．には、８ビット演算のＡレジスタの代わりに、１６ビット演算ではＨＬレジスタ対を主たる累算器として用いること、及び、他のレジスタ対との演算ができることが記載されており、
　
　また、刊行物３には、上記（３）のア．の事項をも参照すると、
　すべての演算・転送命令において，８ビット単位の処理と１６ビット単位の処理が同等に行えるデータ処理装置が記載されていて、
　ｎビットで行う処理を２ｎビットでも同等に行うことは、この出願の優先権主張日の時点では公知技術であると認められるから、
　
　これらの記載や公知技術を参照すれば、２ｎビットの累算器と２ｎビットのレジスタを備えた刊行物１記載の発明（Ａ）のデータ処理装置において、　刊行物１記載の発明（Ｂ）の「比較、転送、レジスタへの最小値のストア」の処理を２ｎビットで行うように変更することは、当業者が容易に想到することができたものである。
　
　また、上記の相違点（イ）については、
　刊行物３には、上位８ビットと下位８ビットを分け、それぞれ独立した８ビットのレジスタとして指定することができ、アキュムレータ、即ち、累算器として使用可能な１６ビットの汎用レジスタを備えたデータ処理装置の発明が記載されており、
　　
　上位ｎビットと下位ｎビットで２ｎビットの累算器の上位ｎビットと下位ｎビットを分割アクセスする構成は、本願の優先権主張日の時点では公知技術であると認められるから、
　
　上記の刊行物３記載の発明を参照すれば、刊行物１記載の発明（Ａ）の２ｎビットの累算器の上位ｎビットと下位ｎビットを分割アクセスできるように変更することは当業者が容易に想到できたものである。
　
　また、上記の相違点（ウ）の、最大値または最小値を求める処理装置において、累算器にストアされた演算装置からの出力をストアする経路を備える点については、
　
　刊行物１記載の発明（Ｂ）では、
　累算器とレジスタの内容を比較し、その比較結果に応じて累算器の内容をレジスタに転送することによってレジスタに最小値をストアする構成が備えられているから
　
　刊行物１記載の発明（Ａ）は、レジスタＡにストアされたＡＬＵの出力がレジスタＢに転送される点では、本願発明と同じ構成を備えており、
　
　また、刊行物１の上記（１）ウ．には、１つのレジスタ間と他のレジスタ間では，８ビットデータを，自由に移動できると記載され、
　
　更に、刊行物３の上記（３）には、すべての演算・転送命令において，８ビット単位の処理と１６ビット単位の処理を同等に行うことが記載されているから、
　
　刊行物記載の発明（Ａ）も刊行物記載の発明（Ｂ）も、累算器からレジスタにデータを転送するための何らかの経路を備えている点については、本願発明と相違はないと認められる。
　
　したがって、上記の相違点（ウ）については、「経路」を、装置の物理的な信号線と解釈した場合に、刊行物１記載の発明（Ａ）あるいは（Ｂ）には、累算器とレジスタ間に物理的な信号線がないという相違点が見られるということに過ぎないと認められるが、
　
　累算器とレジスタ間に物理的な信号線を設けて、累算器にストアされた演算装置からの出力をストアする点については、
　
　刊行物２には、
　比較回路６によりレジスタ４とレジスタ５との内容を比較し、レジスタ５に入っているデータの値の方が小さい場合には、信号線１０４を介してレジスタ４にレジスタ５の内容が移され、このような処理がくり返されて、最終的にレジスタ４に最小値が格納される情報処理装置の発明が記載され、
　
　刊行物２には、各レジスタの内容が比較され、比較結果に応じて、レジスタからレジスタに、小さいほうの値を転送する装置の発明において、そのレジスタからレジスタへの最小値を転送する経路を物理的な信号線を介して行うことが開示されていると認められるから、
　
　刊行物１記載の発明（Ａ）を、累算器からレジスタへデータを転送して最大値または最小値を求めるデータ処理装置とする場合には、
　
　同様に、最小値を求めるデータ処理装置である、刊行物２記載の発明を参照すれば、
　レジスタである累算器から他のレジスタに最大値または最小値を転送する場合に、刊行物２記載の発明と同様に、その経路を、単に、物理的な信号線を介した経路とすることは、当業者が容易に想到することができたものである。
　
　以上、要するに、刊行物１には、演算装置（ＡＬＵ）、２ｎビットの累算器、２ｎビットのレジスタを備えたデータ処理装置が開示されており、
　また、同じく、刊行物１には、ｎビットの累算器及びｎビットのレジスタを用いた最小値を求める装置についても開示されており、
　
　刊行物３を参照すれば、ｎビットの手法を２ｎビットに変更することは当業者が容易にできることであると認められるから、
　
　刊行物１記載の発明（Ａ）及び刊行物１記載の発明（Ｂ）を組みあわせて、演算装置（ＡＬＵ）、２ｎビットの累算器、２ｎビットのレジスタを備えたデータ処理装置を、最大値または最小値を求める装置とすることは当業者が容易に想到することができたものである。
　
　また、本願発明は、２ｎビットの累算器の上位・下位のｎビットに分割アクセス可能な点、及び、累算器からレジスタへの経路を備える点が、刊行物１記載の発明（Ａ）または（Ｂ）と相違しているものの、
　
　上位・下位のｎビットへの分割アクセスの点は、刊行物３を参照することにより、当業者が容易に変更することができたものであり、
　
　また、累算器からレジスタへの経路を備える点については、この経路を物理的な信号線であると解釈したとしても、
　
　刊行物２には、最大値または最小値を求める装置において、物理的な信号線を介してデータを転送することが開示されているから、
　
　２ｎビットの累算器と２ｎビットのレジスタを備えた刊行物１記載の装置（Ａ）を、最大値または最小値を求めるデータ処理装置とする場合には、
　
　同様に、最小値を求めるデータ処理装置である、刊行物２記載の発明を参照することにより、
　
　レジスタの一種である累算器からレジスタへ最大値または最小値を転送する経路として、物理的な信号線を設けるように変更することは、当業者が容易に想到することができたものである。
　
　したがって、本願発明は、刊行物１記載の発明に刊行物２及び刊行物３記載の発明を適用することにより、当業者が容易に発明をすることができたものと認められる。
　
５．むすび
　以上のとおりであるから、本願発明は、刊行物１〜刊行物３記載の発明に基いて当業者が容易に発明をすることができたものと認められ、特許法第２９条第２項の規定により特許を受けることができない。　　　
　よって、結論のとおり審決する。