(57)【要約】【課題】レイアウト面積の増大を抑制しつつ、容量を拡張することが可能な不揮発性半導体記憶装置を提供する。【解決手段】メモリセルに複数のアンチヒューズ素子Ｆ１、Ｆ２を設け、各アンチヒューズ素子Ｆ１、Ｆ２の電界効果トランジスタのゲートを互いに接続することで、アンチヒューズ素子Ｆ１、Ｆ２の一端をノードＡに共通に接続し、メモリセルを多値化する。【選択図】      図２
2012203954.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタを用いて構成され、一端が共通に接続されたｎ（ｎは２以上の整数）個のアンチヒューズ素子を有するメモリセルと、
前記電界効果トランジスタのゲート絶縁膜を破壊するプログラム電圧を発生する内部電圧発生回路と、
前記ｎ個のアンチヒューズ素子の中から前記プログラム電圧を印加するアンチヒューズ素子を選択するプログラム電圧選択回路と、
前記メモリセルごとに設けられ、前記ｎ個のアンチヒューズ素子に記憶されたデータに基づいて、３値以上の読み出しレベルを判定するセンスアンプと、
前記メモリセルごとに設けられ、前記ゲート絶縁膜を破壊させる電圧から前記センスアンプを保護するバリアトランジスタと、
前記メモリセルごとに設けられ、前記プログラム電圧が印加されるメモリセルを選択する選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
電界効果トランジスタを用いて構成され、一端が共通に接続されたｎ（ｎは２以上の整数）個のアンチヒューズ素子を有するメモリセルと、
前記電界効果トランジスタのゲート絶縁膜を破壊するプログラム電圧を発生する内部電圧発生回路と、
前記アンチヒューズ素子ごとに直列に接続され、前記プログラム電圧が印加されるアンチヒューズ素子を切り替えるｎ個の切替トランジスタと、
前記メモリセルごとに設けられ、前記ｎ個のアンチヒューズ素子に記憶されたデータに基づいて、３値以上の読み出しレベルを判定するセンスアンプと、
前記メモリセルごとに設けられ、前記ゲート絶縁膜を破壊させる電圧から前記センスアンプを保護するバリアトランジスタと、
前記メモリセルごとに設けられ、前記プログラム電圧が印加されるメモリセルを選択する選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
電界効果トランジスタを用いて構成され、一端が共通に接続されたｎ（ｎは２以上の整数）個のアンチヒューズ素子を有するメモリセルと、
前記電界効果トランジスタのゲート絶縁膜を破壊するプログラム電圧を発生する内部電圧発生回路と、
前記ｎ個のアンチヒューズ素子の中から前記プログラム電圧を印加するアンチヒューズ素子を選択するプログラム電圧選択回路と、
前記ｎ個のアンチヒューズ素子に記憶されたデータに基づいて、３値以上の読み出しレベルを判定するセンスアンプと、
前記メモリセルごとに設けられ、前記ｎ個のアンチヒューズ素子の書き込みを行う書き込みトランジスタと、
前記メモリセルごとに設けられ、前記ｎ個のアンチヒューズ素子から読み出しを行う読み出しトランジスタと、
前記メモリセルごとに設けられ、前記書き込みトランジスタに直列に接続された書き込み制御トランジスタと、
前記メモリセルごとに設けられ、前記読み出しトランジスタに直列に接続された読み出しバリアトランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項４】
電界効果トランジスタを用いて構成され、一端が共通に接続されたｎ（ｎは２以上の整数）個のアンチヒューズ素子を有するメモリセルと、
前記電界効果トランジスタのゲート絶縁膜を破壊するプログラム電圧を発生する内部電圧発生回路と、
前記アンチヒューズ素子ごとに直列に接続され、前記プログラム電圧が印加されるアンチヒューズ素子を切り替えるｎ個の切替トランジスタと、
前記ｎ個のアンチヒューズ素子に記憶されたデータに基づいて、３値以上の読み出しレベルを判定するセンスアンプと、
前記メモリセルごとに設けられ、前記ｎ個のアンチヒューズ素子の書き込みを行う書き込みトランジスタと、
前記メモリセルごとに設けられ、前記ｎ個のアンチヒューズ素子から読み出しを行う読み出しトランジスタと、
前記メモリセルごとに設けられ、前記書き込みトランジスタに直列に接続された書き込み制御トランジスタと、
前記メモリセルごとに設けられ、前記読み出しトランジスタに直列に接続された読み出しバリアトランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項５】
ｎ個のアンチヒューズ素子の各電界効果トランジスタは、トランジスタサイズまたはゲート電極のシリサイド濃度が互いに異なるまたは同一または異なるものと同一なものが混在することを特徴とする請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルの３値以上の読み出しレベルに応じて前記センスアンプのしきい値を変化させるしきい値可変回路をさらに備えることを特徴とする請求項１から５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記センスアンプは、前記メモリセルの３値以上の読み出しレベルに応じてしきい値が互いに異なる複数のセンスアンプからなることを特徴とする請求項１から５のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ゲート絶縁膜破壊型アンチヒューズ素子では、トランジスタのゲート絶縁膜の破壊によってデータが書き込まれるため、書き込み時に大きな電流を流す必要がある。このため、サイズの大きな書き込み用トランジスタが必要となり、メモリの容量の拡張時にレイアウト面積を増大させる要因となっていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２５３３５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、レイアウト面積の増大を抑制しつつ、容量を拡張することが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置によれば、メモリセルと、内部電圧発生回路と、プログラム電圧選択回路と、センスアンプと、バリアトランジスタと、選択トランジスタとが設けられている。メモリセルは、電界効果トランジスタを用いて構成され、一端が共通に接続されたｎ（ｎは２以上の整数）個のアンチヒューズ素子を有する。内部電圧発生回路は、前記電界効果トランジスタのゲート絶縁膜を破壊するプログラム電圧を発生する。プログラム電圧選択回路は、前記ｎ個のアンチヒューズ素子の中から前記プログラム電圧を印加するアンチヒューズ素子を選択する。センスアンプは、前記メモリセルごとに設けられ、前記ｎ個のアンチヒューズ素子に記憶されたデータに基づいて、３値以上の読み出しレベルを判定する。バリアトランジスタは、前記メモリセルごとに設けられ、前記ゲート絶縁膜を破壊させる電圧から前記センスアンプを保護する。選択トランジスタは、前記メモリセルごとに設けられ、前記プログラム電圧が印加されるメモリセルを選択する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１の不揮発性半導体記憶装置に適用されるメモリセルの概略構成を示すブロック図である。
【図３】図３（ａ）は図１の不揮発性半導体記憶装置の１セル分の初期状態を示すブロック図、図３（ｂ）は図３（ａ）のアンチヒューズ素子Ｆ１の書き込み動作を示すブロック図、図３（ｃ）は図３（ａ）のアンチヒューズ素子Ｆ２の書き込み動作を示すブロック図、図３（ｄ）は図３（ａ）のアンチヒューズ素子Ｆ１、Ｆ２の書き込み動作を示すブロック図である。
【図４】図４（ａ）〜図４（ｄ）は図３（ａ）〜図３（ｄ）の状態にそれぞれ対応した読み出し動作を示すブロック図である。
【図５】図５は図３（ａ）〜図３（ｄ）の状態に対応した読み出し電圧分布を示す図である。
【図６】図６は、第２実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図７】図７（ａ）は図６の不揮発性半導体記憶装置の１セル分の初期状態を示すブロック図、図７（ｂ）は図７（ａ）のアンチヒューズ素子Ｆ１の書き込み動作を示すブロック図、図７（ｃ）は図７（ａ）のアンチヒューズ素子Ｆ２の書き込み動作を示すブロック図、図７（ｄ）は図７（ａ）のアンチヒューズ素子Ｆ１、Ｆ２の書き込み動作を示すブロック図である。
【図８】図８（ａ）〜図８（ｄ）は図７（ａ）〜図７（ｄ）の状態にそれぞれ対応した読み出し動作を示すブロック図である。
【図９】図９は、第３実施形態に係る不揮発性半導体記憶装置の１セル分の概略構成を示すブロック図である。
【図１０】図１０は、第４実施形態に係る不揮発性半導体記憶装置の１セル分の概略構成を示すブロック図である。
【図１１】図１１は、第５実施形態に係る不揮発性半導体記憶装置の１セル分の概略構成を示すブロック図である。
【図１２】図１２は、第６実施形態に係る不揮発性半導体記憶装置の１セル分の概略構成を示すブロック図である。
【図１３】図１３は、第７実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図１４】図１４は図１３の不揮発性半導体記憶装置の４セル分の初期状態を示すブロック図である。
【図１５】図１５は図１４のメモリセルC1のアンチヒューズ素子Ｆ１への書き込み動作を示すブロック図である。
【図１６】図１６は図１５のメモリセルC1のアンチヒューズ素子Ｆ２への書き込み動作を示すブロック図である。
【図１７】図１７は図１６の状態に対応した読み出し動作を示すブロック図である。
【図１８】図１８は、第８実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図１９】図１９は図１８の不揮発性半導体記憶装置の４セル分の初期状態を示すブロック図である。
【図２０】図２０は図１９のメモリセルC11のアンチヒューズ素子Ｆ１の書き込み動作を示すブロック図である。
【図２１】図２１は図２０のメモリセルC11のアンチヒューズ素子Ｆ２の書き込み動作を示すブロック図である。
【図２２】図２２は図２１の状態に対応した読み出し動作を示すブロック図である。
【図２３】図２３は、第９実施形態に係る不揮発性半導体記憶装置の１セル分の概略構成を示すブロック図である。
【図２４】図２４は、第１０実施形態に係る不揮発性半導体記憶装置の１セル分の概略構成を示すブロック図である。
【図２５】図２５は、第１１実施形態に係る不揮発性半導体記憶装置の１セル分の概略構成を示すブロック図である。
【図２６】図２６は、第１２実施形態に係る不揮発性半導体記憶装置の１セル分の概略構成を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１において、ヒューズマクロブロック２０には、ｍ（ｍは正の整数）個のヒューズブロックＢ１、内部電位発生回路２１、プログラム電圧選択回路２２、論理回路２４およびしきい値可変回路２５が設けられている。
【０００９】
ヒューズブロックＢ１には、電気的に一度だけ書き込み可能な複数のメモリセルが設けられ、例えば、１ブロックには１２８ビット分のデータを記憶させることができる。ここで、ヒューズブロックＢ１はｍ段接続され、各ヒューズブロックＢ１からは読み出しデータＳＯＤ１〜ＳＯＤｍが取り出されている。
【００１０】
図２は、図１の不揮発性半導体記憶装置に適用されるメモリセルの概略構成を示すブロック図である。
図２において、メモリセルには、２個のアンチヒューズ素子Ｆ１、Ｆ２、バリアトランジスタ１２、選択トランジスタ１３、センスアンプ１４、ヒューズデータレジスタ１５、プログラム制御レジスタ１６、制御ロジック１７およびセレクタ１８が設けられている。ここで、各アンチヒューズ素子Ｆ１、Ｆ２は、電界効果トランジスタを用いて構成することができ、各電界効果トランジスタのソース、ドレインおよびウェルは共通に接続されている。また、各アンチヒューズ素子Ｆ１、Ｆ２の電界効果トランジスタのゲートは互いに接続されることで、アンチヒューズ素子Ｆ１、Ｆ２の一端がノードＡに共通に接続されている。
【００１１】
バリアトランジスタ１２は、アンチヒューズ素子Ｆ１、Ｆ２のゲート絶縁膜を破壊させる電圧からセンスアンプ１４を保護することができる。選択トランジスタ１３は、電界効果トランジスタのゲート絶縁膜が破壊されるメモリセルを選択することができる。センスアンプ１４は、アンチヒューズ素子Ｆ１、Ｆ２に記憶されたデータに基づいて、３値以上の読み出しレベルを判定することができる。なお、アンチヒューズ素子Ｆ１、Ｆ２の読み出し特性が等しい場合、１個のメモリセルには３値を記憶させることができる。アンチヒューズ素子Ｆ１、Ｆ２の読み出し特性が互いに異なる場合、１個のメモリセルには４値を記憶させることができる。アンチヒューズ素子Ｆ１、Ｆ２の読み出し特性を互いに異ならせる方法としては、トランジスタサイズまたはゲート電極のシリサイド濃度を互いに異なることで実現できる。
【００１２】
ヒューズデータレジスタ１５は、アンチヒューズ素子Ｆ１、Ｆ２から読み出されたデータを記憶することができる。プログラム制御レジスタ１６は、プログラム時の制御を行うプログラム制御情報を記憶することができる。制御ロジック１７は、プログラム時の選択トランジスタ１３の動作を制御することができる。セレクタ１８は、センスアンプ１４にて読み出されたアンチヒューズ素子Ｆ１、Ｆ２のデータまたは前段のヒューズデータレジスタに記憶されているデータを選択し、自段のヒューズデータレジスタ１５に出力することができる。
【００１３】
そして、アンチヒューズ素子Ｆ１、Ｆ２の電界効果トランジスタのゲートは、バリアトランジスタ１２のドレインに接続され、バリアトランジスタ１２のソースは、選択トランジスタ１３のドレインおよびセンスアンプ１４の入力端子に接続されている。また、センスアンプ１４の出力端子は、セレクタ１８の一方の入力端子に接続され、セレクタ１８の他方の入力端子は、前段のヒューズデータレジスタの出力端子に接続され、セレクタ１８の出力端子は、ヒューズデータレジスタ１５の入力端子に接続され、ヒューズデータレジスタ１５の出力端子は、次段のヒューズデータレジスタの入力端子および制御ロジック１７の一方の入力端子に接続されている。また、プログラム制御レジスタ１６の入力端子は、前段のプログラム制御レジスタに接続され、プログラム制御レジスタ１６の出力端子は、次段のプログラム制御レジスタの入力端子および制御ロジック１７の他方の入力端子に接続され、制御ロジック１７の出力端子は、選択トランジスタ１３のゲートに接続されている。
【００１４】
このようなメモリセルを複数段に渡ってシリアルに接続することにより、ヒューズブロックＢ１が構成される。
【００１５】
また、図１において、内部電圧発生回路２１は、図２のアンチヒューズ素子Ｆ１、Ｆ２にそれぞれ印加されるプログラム電圧ＶＢＰ１、ＶＢＰ２やバリアトランジスタ１２に印加されるバリア電圧ＶＢＴなどを発生することができる。プログラム電圧選択回路２２は、アンチヒューズ素子Ｆ１、Ｆ２の中から、電界効果トランジスタのゲート絶縁膜を破壊するプログラム電圧ＶＢＰ１、ＶＢＰ２を印加するアンチヒューズ素子Ｆ１、Ｆ２を選択することができる。論理回路２４は、クロック信号ＣＬＫに同期してプログラム用データＳＩをヒューズブロックＢ１にシリアルに入力するとともに、ヒューズブロックＢ１から読み出したデータＳＯをシリアルに出力することができる。しきい値可変回路２５は、メモリセルの３値以上の読み出しレベルに応じてセンスアンプ１４のしきい値を変化させることができる。
【００１６】
このようなヒューズマクロブロック２０では、図２のセンスアンプ１４がメモリセルごとに設けられるため、広範囲な条件で安定して動作する記憶装置の設計を容易化することができる。
【００１７】
図３（ａ）は図１の不揮発性半導体記憶装置の１セル分の初期状態を示すブロック図、図３（ｂ）は図３（ａ）のアンチヒューズ素子Ｆ１の書き込み動作を示すブロック図、図３（ｃ）は図３（ａ）のアンチヒューズ素子Ｆ２の書き込み動作を示すブロック図、図３（ｄ）は図３（ａ）のアンチヒューズ素子Ｆ１、Ｆ２の書き込み動作を示すブロック図である。なお、以下の説明では、メモリセルＥ１が４値化されている場合を例にとる。
【００１８】
図３（ａ）において、メモリセルＥ１には、アンチヒューズ素子Ｆ１、Ｆ２、バリアトランジスタ１２、選択トランジスタ１３およびセンスアンプ１４が設けられている。そして、アンチヒューズ素子Ｆ１、Ｆ２の電界効果トランジスタのゲート絶縁膜が破壊される前は、メモリセルＥ１には‘００’というデータが保持される。この時、アンチヒューズ素子Ｆ１、Ｆ２にそれぞれ印加されるプログラム電圧ＶＢＰ１、ＶＢＰ２は０Ｖに設定することができる。
【００１９】
そして、図３（ｂ）に示すように、メモリセルＥ１に‘１０’というデータを書き込む場合、シリアルに接続されているプログラム制御レジスタを介して自段のプログラム制御レジスタ１６にプログラム制御情報が転送される。
【００２０】
また、アンチヒューズ素子Ｆ１のプログラム電圧ＶＢＰ１が６．５Ｖ程度の高電圧に設定されるとともに、アンチヒューズ素子Ｆ２のプログラム電圧ＶＢＰ２はフローティング状態に設定される。また、バリア電圧ＶＢＴが、バリアトランジスタ１２のゲートに印加され、バリアトランジスタ１２がオンされる。この時、アンチヒューズ素子Ｆ１、Ｆ２のゲート側は、アンチヒューズ素子Ｆ１、Ｆ２の電界効果トランジスタのゲート絶縁膜が破壊されない程度の電位に予め充電される。
【００２１】
そして、制御ロジック１７は、ヒューズデータレジスタ１５に保持されたアンチヒューズ素子Ｆ１、Ｆ２のデータやプログラム制御レジスタ１６に保持されたプログラム制御情報に基づいて、自身がプログラム動作を行うタイミングを判定する。そして、制御ロジック１７は、プログラムを行う時には、選択トランジスタ１３のゲートの電位をハイレベルにし、選択トランジスタ１３をオンさせることで、アンチヒューズ素子Ｆ１、Ｆ２のゲートの電位を低電位ＶＳＳに引き下げる。この結果、アンチヒューズ素子Ｆ１の電界効果トランジスタのゲート絶縁膜には、ゲート絶縁膜が破壊される程度の高電圧が印加され、そのゲート絶縁膜が破壊されることで、メモリセルＥ１に‘１０’というデータが書き込まれる。
【００２２】
そして、メモリセルＥ１に‘１０’というデータが書き込まれると、選択トランジスタ１３をオフしてアンチヒューズ素子Ｆ１に高電圧が印加されるのを中止する。
【００２３】
また、図３（ｃ）に示すように、メモリセルＥ１に‘０１’というデータを書き込む場合、シリアルに接続されているプログラム制御レジスタを介して自段のプログラム制御レジスタ１６にプログラム制御情報が転送される。
【００２４】
また、アンチヒューズ素子Ｆ２のプログラム電圧ＶＢＰ２が６．５Ｖ程度の高電圧に設定されるとともに、アンチヒューズ素子Ｆ１のプログラム電圧ＶＢＰ１はフローティング状態に設定される。また、バリア電圧ＶＢＴが、バリアトランジスタ１２のゲートに印加され、バリアトランジスタ１２がオンされる。この時、アンチヒューズ素子Ｆ１、Ｆ２のゲート側は、アンチヒューズ素子Ｆ１、Ｆ２の電界効果トランジスタのゲート絶縁膜が破壊されない程度の電位に予め充電される。
【００２５】
そして、制御ロジック１７は、ヒューズデータレジスタ１５に保持されたアンチヒューズ素子Ｆ１、Ｆ２のデータやプログラム制御レジスタ１６に保持されたプログラム制御情報に基づいて、自身がプログラム動作を行うタイミングを判定する。そして、制御ロジック１７は、プログラムを行う時には、選択トランジスタ１３のゲートの電位をハイレベルにし、選択トランジスタ１３をオンさせることで、アンチヒューズ素子Ｆ１、Ｆ２のゲートの電位を低電位ＶＳＳに引き下げる。この結果、アンチヒューズ素子Ｆ２の電界効果トランジスタのゲート絶縁膜には、ゲート絶縁膜が破壊される程度の高電圧が印加され、そのゲート絶縁膜が破壊されることで、メモリセルＥ１に‘０１’というデータが書き込まれる。
【００２６】
また、図３（ｄ）に示すように、メモリセルＥ１に‘１１’というデータを書き込む場合、図３（ｂ）に示すように、アンチヒューズ素子Ｆ１の電界効果トランジスタのゲート絶縁膜を破壊した後、図３（ｃ）に示すように、アンチヒューズ素子Ｆ２の電界効果トランジスタのゲート絶縁膜を破壊することができる。
【００２７】
図４（ａ）〜図４（ｄ）は図３（ａ）〜図３（ｄ）の状態にそれぞれ対応した読み出し動作を示すブロック図である。
図４（ａ）〜図４（ｄ）において、メモリセルＥ１からデータを読み出す場合、プログラム電圧ＶＢＰ１、ＶＢＰ２およびバリア電圧ＶＢＴは、読み出しに適した電圧に設定される。例えば、プログラム電圧ＶＢＰ１、ＶＢＰ２は１．１Ｖ程度、バリア電圧ＶＢＴは電源電圧ＶＤＤの２倍程度の電圧に設定される。この時、選択トランジスタ１３はオフされる。
【００２８】
また、しきい値可変回路２５にてセンスアンプ１４のしきい値が３段階に変化される。この時のしきい値をＴＨ１＜ＴＨ２＜ＴＨ３とする。そして、センスアンプ１４の入力端子は、低電位ＶＳＳになるように一旦放電されてから、一定の時間だけ待機される。この間において、メモリセルＥ１に‘００’というデータが書き込まれている場合、センスアンプ１４の入力端子の電位は、低電位ＶＳＳに維持される。一方、メモリセルＥ１に‘０１’、‘１０’または‘１１’というデータが書き込まれている場合、センスアンプ１４の入力端子には、ヒューズ素子Ｆ１、Ｆ２の破壊されたゲート絶縁膜を介して電荷が充電され、センスアンプ１４の入力端子の電位が上昇する。そして、センスアンプ１４において、この電位差がしきい値ＴＨ１と比較され、しきい値ＴＨ１以下の場合はメモリセルＥ１のデータが‘００’と判定され、しきい値ＴＨ１を超える場合はメモリセルＥ１のデータが‘０１’、‘１０’または‘１１’と判定され、センスアンプ１４自身にラッチされる。
【００２９】
また、センスアンプ１４の入力端子の電位差がしきい値ＴＨ１を超えた場合、メモリセルＥ１からのデータの読み出しがさらに行われる。そして、センスアンプ１４の入力端子の電位差がしきい値ＴＨ２と比較され、しきい値ＴＨ２以下の場合はメモリセルＥ１のデータが‘０１’と判定され、しきい値ＴＨ２を超える場合はメモリセルＥ１のデータが‘１０’または‘１１’と判定され、センスアンプ１４自身にラッチされる。
【００３０】
また、センスアンプ１４の入力端子の電位差がしきい値ＴＨ２を超えた場合、メモリセルＥ１からのデータの読み出しがさらに行われる。そして、センスアンプ１４の入力端子の電位差がしきい値ＴＨ３と比較され、しきい値ＴＨ３以下の場合はメモリセルＥ１のデータが‘１０’と判定され、しきい値ＴＨ３を超える場合はメモリセルＥ１のデータが‘１１’と判定され、センスアンプ１４自身にラッチされる。
そして、センスアンプ１４にラッチされたデータは、ヒューズデータレジスタ１５に転送され、シリアルに接続されたレジスタチェーンを介して外部に転送される。
【００３１】
図５は図３（ａ）〜図３（ｄ）の状態に対応した読み出し電圧分布を示す図である。
図５において、メモリセルＥ１にデータ‘００’が記憶されている時の電流分布がＮ１、メモリセルＥ１にデータ‘０１’が記憶されている時の電流分布がＮ２、メモリセルＥ１にデータ‘１０’が記憶されている時の電流分布がＮ３、メモリセルＥ１にデータ‘１１’が記憶されている時の電流分布がＮ４であるものとする。この時、しきい値ＴＨ１は電流分布のＮ１、Ｎ２間に設定され、しきい値ＴＨ２は電流分布のＮ２、Ｎ３間に設定され、しきい値ＴＨ３は電流分布のＮ３、Ｎ４間に設定される。
【００３２】
これにより、メモリセルＥ１に‘００’、‘０１’、‘１０’または‘１１’のいずれのデータが記憶されているかを判定することができ、メモリセルＥ１を多値化することができる。このため、バリアトランジスタ１２および選択トランジスタ１３を１ビットごとに設ける必要がなくなり、単位容量当たりのバリアトランジスタ１２および選択トランジスタ１３の総数を減らすことが可能となることから、レイアウト面積を削減することができる。
【００３３】
（第２実施形態）
図６は、第２実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図６において、このヒューズマクロブロック３０には、図１のヒューズマクロブロック２０のヒューズブロックＢ１およびプログラム電圧選択回路２２の代わりにヒューズブロックＢ２が設けられている。このヒューズブロックＢ２には、図３（ａ）のメモリセルＥ１の代わりに図７（ａ）のメモリセルＥ２が設けられている。
【００３４】
図７（ａ）は図６の不揮発性半導体記憶装置の１セル分の初期状態を示すブロック図、図７（ｂ）は図７（ａ）のアンチヒューズ素子Ｆ１の書き込み動作を示すブロック図、図７（ｃ）は図７（ａ）のアンチヒューズ素子Ｆ２の書き込み動作を示すブロック図、図７（ｄ）は図７（ａ）のアンチヒューズ素子Ｆ１、Ｆ２の書き込み動作を示すブロック図である。
図７（ａ）において、メモリセルＥ２には、図３（ａ）のメモリセルＥ１に切替トランジスタ３１、３２が追加されている。ここで、アンチヒューズ素子Ｆ１には切替トランジスタ３１が直列に接続され、アンチヒューズ素子Ｆ２には切替トランジスタ３２が直列に接続されている。そして、アンチヒューズ素子Ｆ１、Ｆ２の一端は切替トランジスタ３１、３２をそれぞれ介してノードＡに共通に接続されている。また、アンチヒューズ素子Ｆ１、Ｆ２の他端も共通に接続され、アンチヒューズ素子Ｆ１、Ｆ２には、同一のプログラム電圧ＶＢＰが印加される。
【００３５】
そして、アンチヒューズ素子Ｆ１、Ｆ２の電界効果トランジスタのゲート絶縁膜が破壊される前は、切替トランジスタ３１、３２はオフされ、メモリセルＥ１には‘００’というデータが保持される。この時、アンチヒューズ素子Ｆ１、Ｆ２に印加されるプログラム電圧ＶＢＰは０Ｖに設定することができる。
【００３６】
そして、図７（ｂ）に示すように、メモリセルＥ２に‘１０’というデータを書き込む場合、シリアルに接続されているプログラム制御レジスタを介して自段のプログラム制御レジスタ１６にプログラム制御情報が転送される。
【００３７】
また、アンチヒューズ素子Ｆ１、Ｆ２のプログラム電圧ＶＢＰが６．５Ｖ程度の高電圧に設定されるとともに、バリア電圧ＶＢＴが、バリアトランジスタ１２のゲートに印加され、バリアトランジスタ１２がオンされる。また、切替トランジスタ３１はオンされ、切替トランジスタ３２はオフされる。この時、アンチヒューズ素子Ｆ１、Ｆ２のゲート側は、アンチヒューズ素子Ｆ１、Ｆ２の電界効果トランジスタのゲート絶縁膜が破壊されない程度の電位に予め充電される。
【００３８】
そして、制御ロジック１７は、ヒューズデータレジスタ１５に保持されたアンチヒューズ素子Ｆ１、Ｆ２のデータやプログラム制御レジスタ１６に保持されたプログラム制御情報に基づいて、自身がプログラム動作を行うタイミングを判定する。そして、制御ロジック１７は、プログラムを行う時には、選択トランジスタ１３のゲートの電位をハイレベルにし、選択トランジスタ１３をオンさせることで、アンチヒューズ素子Ｆ１のゲートの電位を低電位ＶＳＳに引き下げる。この結果、アンチヒューズ素子Ｆ１の電界効果トランジスタのゲート絶縁膜には、ゲート絶縁膜が破壊される程度の高電圧が印加され、そのゲート絶縁膜が破壊されることで、メモリセルＥ２に‘１０’というデータが書き込まれる。
【００３９】
また、図７（ｃ）に示すように、メモリセルＥ２に‘０１’というデータを書き込む場合、シリアルに接続されているプログラム制御レジスタを介して自段のプログラム制御レジスタ１６にプログラム制御情報が転送される。
【００４０】
また、アンチヒューズ素子Ｆ１、Ｆ２のプログラム電圧ＶＢＰが６．５Ｖ程度の高電圧に設定されるとともに、バリア電圧ＶＢＴが、バリアトランジスタ１２のゲートに印加され、バリアトランジスタ１２がオンされる。また、切替トランジスタ３１はオフされ、切替トランジスタ３２はオンされる。この時、アンチヒューズ素子Ｆ１、Ｆ２のゲート側は、アンチヒューズ素子Ｆ１、Ｆ２の電界効果トランジスタのゲート絶縁膜が破壊されない程度の電位に予め充電される。
【００４１】
そして、制御ロジック１７は、ヒューズデータレジスタ１５に保持されたアンチヒューズ素子Ｆ１、Ｆ２のデータやプログラム制御レジスタ１６に保持されたプログラム制御情報に基づいて、自身がプログラム動作を行うタイミングを判定する。そして、制御ロジック１７は、プログラムを行う時には、選択トランジスタ１３のゲートの電位をハイレベルにし、選択トランジスタ１３をオンさせることで、アンチヒューズ素子Ｆ２のゲートの電位を低電位ＶＳＳに引き下げる。この結果、アンチヒューズ素子Ｆ２の電界効果トランジスタのゲート絶縁膜には、ゲート絶縁膜が破壊される程度の高電圧が印加され、そのゲート絶縁膜が破壊されることで、メモリセルＥ２に‘０１’というデータが書き込まれる。
【００４２】
また、図７（ｄ）に示すように、メモリセルＥ２に‘１１’というデータを書き込む場合、図７（ｂ）に示すように、アンチヒューズ素子Ｆ１の電界効果トランジスタのゲート絶縁膜を破壊した後、図７（ｃ）に示すように、アンチヒューズ素子Ｆ２の電界効果トランジスタのゲート絶縁膜を破壊することができる。
【００４３】
図８（ａ）〜図８（ｄ）は図７（ａ）〜図７（ｄ）の状態にそれぞれ対応した読み出し動作を示すブロック図である。
図８において、メモリセルＥ２からデータを読み出す場合、プログラム電圧ＶＢＰおよびバリア電圧ＶＢＴは、読み出しに適した電圧に設定される。例えば、プログラム電圧ＶＢＰは１．１Ｖ程度、バリア電圧ＶＢＴは電源電圧ＶＤＤの２倍程度の電圧に設定される。この時、選択トランジスタ１３はオフされるとともに、切替トランジスタ３１、３２はオンされる。
【００４４】
また、しきい値可変回路２５にてセンスアンプ１４のしきい値が３段階に変化される。そして、センスアンプ１４の入力端子は、低電位ＶＳＳになるように一旦放電されてから、一定の時間だけ待機される。この間において、メモリセルＥ２に‘００’というデータが書き込まれている場合、センスアンプ１４の入力端子の電位は、低電位ＶＳＳに維持される。一方、メモリセルＥ２に‘０１’、‘１０’または‘１１’というデータが書き込まれている場合、センスアンプ１４の入力端子には、ヒューズ素子Ｆ１、Ｆ２の破壊されたゲート絶縁膜を介して電荷が充電され、センスアンプ１４の入力端子の電位が上昇する。そして、センスアンプ１４において、この電位差がしきい値ＴＨ１と比較され、しきい値ＴＨ１以下の場合はメモリセルＥ２のデータが‘００’と判定され、しきい値ＴＨ１を超える場合はメモリセルＥ２のデータが‘０１’、‘１０’または‘１１’と判定され、センスアンプ１４自身にラッチされる。
【００４５】
また、センスアンプ１４の入力端子の電位差がしきい値ＴＨ１を超えた場合、メモリセルＥ２からのデータの読み出しがさらに行われる。そして、センスアンプ１４の入力端子の電位差がしきい値ＴＨ２と比較され、しきい値ＴＨ２以下の場合はメモリセルＥ２のデータが‘０１’と判定され、しきい値ＴＨ２を超える場合はメモリセルＥ２のデータが‘１０’または‘１１’と判定され、センスアンプ１４自身にラッチされる。
【００４６】
また、センスアンプ１４の入力端子の電位差がしきい値ＴＨ２を超えた場合、メモリセルＥ２からのデータの読み出しがさらに行われる。そして、センスアンプ１４の入力端子の電位差がしきい値ＴＨ３と比較され、しきい値ＴＨ３以下の場合はメモリセルＥ２のデータが‘１０’と判定され、しきい値ＴＨ３を超える場合はメモリセルＥ２のデータが‘１１’と判定され、センスアンプ１４自身にラッチされる。
そして、センスアンプ１４にラッチされたデータは、ヒューズデータレジスタ１５に転送され、シリアルに接続されたレジスタチェーンを介して外部に転送される。
【００４７】
（第３実施形態）
図９は、第３実施形態に係る不揮発性半導体記憶装置の１セル分の概略構成を示すブロック図である。
図９において、この不揮発性半導体記憶装置には、図３（ａ）のメモリセルＥ１の代わりにメモリセルＥ３が設けられている。メモリセルＥ３には、図３（ａ）のアンチヒューズ素子Ｆ１、Ｆ２の代わりにｎ個のアンチヒューズ素子Ｆ１〜Ｆｎが設けられている。ここで、各アンチヒューズ素子Ｆ１〜Ｆｎは、電界効果トランジスタを用いて構成することができ、各電界効果トランジスタのソース、ドレインおよびウェルは共通に接続されている。また、各アンチヒューズ素子Ｆ１〜Ｆｎの電界効果トランジスタのゲートは互いに接続されることで、アンチヒューズ素子Ｆ１〜Ｆｎの一端がノードＡに共通に接続されている。
【００４８】
そして、アンチヒューズ素子Ｆ２〜Ｆｎの各電界効果トランジスタの駆動力は、アンチヒューズ素子Ｆ１の電界効果トランジスタの駆動力の２２〜２ｎにそれぞれ設定することができる。また、しきい値可変回路２５は、センスアンプ１４のしきい値を（２ｎ−１）段階に変化させることができる。
【００４９】
これにより、メモリセルＥ３を２ｎ値化することができ、単位容量当たりのバリアトランジスタ１２および選択トランジスタ１３の総数を減らすことが可能となることから、レイアウト面積を削減することができる。
【００５０】
（第４実施形態）
図１０は、第４実施形態に係る不揮発性半導体記憶装置の１セル分の概略構成を示すブロック図である。
図１０において、この不揮発性半導体記憶装置には、図９のメモリセルＥ３の代わりにメモリセルＥ４が設けられている。メモリセルＥ４には、図９のセンスアンプ１４の代わりに２ｎ−１個のセンスアンプＡ１〜Ａ（２ｎ−１）が設けられている。ここで、センスアンプＡ１〜Ａ（２ｎ−１）のしきい値は（２ｎ−１）段階に変化させることができる。
【００５１】
そして、センスアンプＡ１〜Ａ（２ｎ−１）は、その入力端子の電位差としきい値とを同時に比較することができる。これにより、メモリセルＥ４を２ｎ値化することができ、レイアウト面積を削減することが可能となるとともに、メモリセルＥ４に記憶されているデータを判定するために、メモリセルＥ４の読み出しを繰り返して行う必要がなくなり、読み出し時間を短くすることができる。
【００５２】
（第５実施形態）
図１１は、第５実施形態に係る不揮発性半導体記憶装置の１セル分の概略構成を示すブロック図である。
図１１において、この不揮発性半導体記憶装置には、図７（ａ）のメモリセルＥ２の代わりにメモリセルＥ５が設けられている。メモリセルＥ５には、図７（ａ）のアンチヒューズ素子Ｆ１、Ｆ２および切替トランジスタ３１、３２の代わりにｎ個のアンチヒューズ素子Ｆ１〜Ｆｎおよびｎ個の切替トランジスタＴ１〜Ｔｎが設けられている。ここで、アンチヒューズ素子Ｆ１〜Ｆｎには切替トランジスタＴ１〜Ｔｎがそれぞれ直列に接続されている。そして、アンチヒューズ素子Ｆ１〜Ｆｎの一端は切替トランジスタＴ１〜Ｔｎをそれぞれ介してノードＡに共通に接続されている。また、アンチヒューズ素子Ｆ１〜Ｆｎの他端も共通に接続され、アンチヒューズ素子Ｆ１〜Ｆｎには、同一のプログラム電圧ＶＢＰが印加される。
【００５３】
これにより、メモリセルＥ５を２ｎ値化することができ、単位容量当たりのバリアトランジスタ１２および選択トランジスタ１３の総数を減らすことが可能となることから、レイアウト面積を削減することができる。
【００５４】
（第６実施形態）
図１２は、第６実施形態に係る不揮発性半導体記憶装置の１セル分の概略構成を示すブロック図である。
図１２において、この不揮発性半導体記憶装置には、図１１のメモリセルＥ５の代わりにメモリセルＥ６が設けられている。メモリセルＥ６には、図１１のセンスアンプ１４の代わりに２ｎ−１個のセンスアンプＡ１〜Ａ（２ｎ−１）が設けられている。ここで、センスアンプＡ１〜Ａ（２ｎ−１）のしきい値は（２ｎ−１）段階に変化させることができる。
【００５５】
そして、センスアンプＡ１〜Ａ（２ｎ−１）は、その入力端子の電位差としきい値とを同時に比較することができる。これにより、メモリセルＥ６を２ｎ値化することができ、レイアウト面積を削減することが可能となるとともに、メモリセルＥ６に記憶されているデータを判定するために、メモリセルＥ６の読み出しを繰り返して行う必要がなくなり、読み出し時間を短くすることができる。
【００５６】
（第７実施形態）
図１３は、第７実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１３において、ヒューズマクロブロック４０には、セルブロックＢ３、内部電位発生回路４１、プログラム電圧選択回路４２、ロウデコーダ４３、論理回路４４、しきい値可変回路４５、アドレスレジスタ４６、センスアンプ４７およびデータレジスタ４８が設けられている。
【００５７】
ここで、セルブロックＢ３には、電気的に一度だけ書き込み可能なメモリセルがロウ方向に配置され、このセルブロックＢ３がカラム方向に配置されることで、メモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。なお、１ブロックには、例えば、１２８ビット分のデータを記憶させることができる。
【００５８】
図１４は図１３の不揮発性半導体記憶装置の４セル分の初期状態を示すブロック図である。
図１４において、例えば、４個のメモリセルＣ１〜Ｃ４がロウ方向およびカラム方向にマトリックス状に配置されているものとする。この時、センスアンプ４７としてセンスアンプ４７ａ、４７ｂがカラムごとに設けられる。
【００５９】
ここで、各メモリセルＣ１〜Ｃ４には、２個のアンチヒューズ素子Ｆ１、Ｆ２、書き込み制御トランジスタ５１、書き込みトランジスタ５２、読み出しバリアトランジスタ５３および読み出しトランジスタ５４が設けられている。ここで、各アンチヒューズ素子Ｆ１、Ｆ２は、電界効果トランジスタを用いて構成することができ、各電界効果トランジスタのソース、ドレインおよびウェルは共通に接続されている。また、各アンチヒューズ素子Ｆ１、Ｆ２の電界効果トランジスタのゲートは互いに接続されることで、アンチヒューズ素子Ｆ１、Ｆ２の一端がノードＡに共通に接続されている。また、書き込みトランジスタ５２と書き込み制御トランジスタ５１とは互いに直列に接続され、読み出しトランジスタ５４と読み出しバリアトランジスタ５３とは互いに直列に接続されている。
【００６０】
そして、アンチヒューズ素子Ｆ１、Ｆ２の一端は、書き込み制御トランジスタ５１を介して書き込みトランジスタ５２のドレインに接続されるとともに、読み出しバリアトランジスタ５３を介して読み出しトランジスタ５４のドレインに接続されている。
【００６１】
また、メモリセルＣ１〜Ｃ４の書き込み制御トランジスタ５１のゲートには書き込み制御信号ＷＥが入力される。メモリセルＣ１〜Ｃ４の読み出しバリアトランジスタ５３のゲートにはバリア電圧ＶＢＴが入力される。メモリセルＣ１〜Ｃ４の書き込みトランジスタ５２のゲートはロウごとに書き込みワード線ＷＬＷに接続されるとともに、メモリセルＣ１〜Ｃ４の書き込みトランジスタ５２のソースはカラムごとに書き込みビット線ＢＬＷに接続されている。メモリセルＣ１〜Ｃ４の読み出しトランジスタ５４のゲートはロウごとに読み出しワード線ＷＬＲに接続されるとともに、メモリセルＣ１〜Ｃ４の読み出しトランジスタ５４のソースはカラムごとに読み出しビット線ＢＬＲに接続されている。また、センスアンプ４７ａ、４７ｂはカラムごとに読み出しビット線ＢＬＲに接続される。
【００６２】
そして、アンチヒューズ素子Ｆ１、Ｆ２の電界効果トランジスタのゲート絶縁膜が破壊される前は、メモリセルＣ１〜Ｃ４には‘００’というデータが保持される。この時、同一カラムのメモリセルＣ１、Ｃ３のアンチヒューズ素子Ｆ１、Ｆ２にそれぞれ印加されるプログラム電圧ＶＢＰ１１、ＶＢＰ１２は０Ｖに設定することができる。また、同一カラムのメモリセルＣ２、Ｃ４のアンチヒューズ素子Ｆ１、Ｆ２にそれぞれ印加されるプログラム電圧ＶＢＰ２１、ＶＢＰ２２は０Ｖに設定することができる。
【００６３】
また、図１３において、内部電圧発生回路４１は、図１４のアンチヒューズ素子Ｆ１、Ｆ２にそれぞれ印加されるプログラム電圧ＶＢＰ１１、ＶＢＰ１２や読み出しバリアトランジスタ５３に印加されるバリア電圧ＶＢＴなどを発生することができる。プログラム電圧選択回路４２は、アンチヒューズ素子Ｆ１、Ｆ２の中から、電界効果トランジスタのゲート絶縁膜を破壊するプログラム電圧ＶＢＰ１１、ＶＢＰ１２を印加するアンチヒューズ素子Ｆ１、Ｆ２を選択することができる。ロウデコーダ４３は、メモリセルＣ１〜Ｃ４をロウごとに選択することができる。論理回路４４は、クロック信号ＣＬＫに同期してプログラム用データＳＩを入力させたり、メモリセルＣ１〜Ｃ４から読み出したデータＳＯを出力させたりすることができる。しきい値可変回路４５は、メモリセルの３値以上の読み出しレベルに応じてセンスアンプ４７のしきい値を変化させることができる。アドレスレジスタ４６は、ロウアドレスＲＡ０〜ＲＡｍで指定される番地にデータを書き込ませたり、ロウアドレスＲＡ０〜ＲＡｍで指定される番地からデータを読み出させたりすることができる。センスアンプ４７は、アンチヒューズ素子Ｆ１、Ｆ２に記憶されたデータに基づいて、３値以上の読み出しレベルをロウごとに判定することができる。データレジスタ４８は、センスアンプ４７にて検出されたデータを保持することができる。
【００６４】
図１５は図１４のアンチヒューズ素子Ｆ１の書き込み動作を示すブロック図である。
図１５において、メモリセルＣ１に‘１０’というデータを書き込む場合、書き込み制御信号ＷＥがロウレベル電位からハイレベル電位に移行され、書き込み制御トランジスタ５１がオンされる。また、選択カラムのアンチヒューズ素子Ｆ１のプログラム電圧ＶＢＰ１１が６．５Ｖ程度の高電圧に設定されるとともに、選択カラムのアンチヒューズ素子Ｆ２のプログラム電圧ＶＢＰ１２がフローティング状態に設定される。また、非選択カラムのアンチヒューズ素子Ｆ１、Ｆ２のプログラム電圧ＶＢＰ２１、ＶＢＰ２２が６．５Ｖ程度の高電圧に設定される。また、バリア電圧ＶＢＴが、読み出しバリアトランジスタ５３のゲートに印加され、読み出しバリアトランジスタ５３がオンされる。なお、バリア電圧ＶＢＴは、読み出しバリアトランジスタ５３をオンするのに十分な電圧に設定することができ、例えば、４．２Ｖ程度とすることができる。また、選択カラムの書き込みビット線ＢＬＷの電位が０Ｖに設定されるとともに、選択カラムの読み出しビット線ＢＬＲの電位がバリア電圧ＶＢＴに設定される。また、非選択カラムの書き込みビット線ＢＬＷおよび読み出しビット線ＢＬＲの電位がバリア電圧ＶＢＴに設定される。
【００６５】
そして、ロウアドレスＲＡ０〜ＲＡｍがロウデコーダ４３に入力されると、選択ロウの書き込みワード線ＷＬＷの電位が立ち上がり、選択ロウの書き込みトランジスタ５２がオンする。この結果、メモリセルＣ１のアンチヒューズ素子Ｆ１のゲート絶縁膜には６Ｖ程度の高電圧が印加され、そのゲート絶縁膜が破壊されることで、メモリセルＣ１に‘１０’というデータが書き込まれる。
【００６６】
なお、書き込み時に読み出しビット線ＢＬＲの電位をバリア電圧ＶＢＴに設定することにより、非選択ロウのメモリセルＣ３、Ｃ４のアンチヒューズ素子Ｆ１、Ｆ２に６Ｖ程度の高電圧が印加されるのを防止することができ、そのゲート絶縁膜が破壊されるのを防止することができる。また、書き込み時に非選択カラムの書き込みビット線ＢＬＷの電位をバリア電圧ＶＢＴに設定することにより、選択ロウかつ非選択カラムのメモリセルＣ２のアンチヒューズ素子Ｆ１、Ｆ２に６Ｖ程度の高電圧が印加されるのを防止することができ、そのゲート絶縁膜が破壊されるのを防止することができる。
【００６７】
図１６は図１５のアンチヒューズ素子Ｆ２の書き込み動作を示すブロック図である。
図１６において、メモリセルＣ１に‘１１’というデータを書き込む場合、図１５に示すように、メモリセルＣ１のアンチヒューズ素子Ｆ１のゲート絶縁膜を破壊してから、メモリセルＣ１のアンチヒューズ素子Ｆ２のゲート絶縁膜を破壊する。
【００６８】
メモリセルＣ１のアンチヒューズ素子Ｆ２のゲート絶縁膜を破壊する場合、書き込み制御信号ＷＥがロウレベル電位からハイレベル電位に移行され、書き込み制御トランジスタ５１がオンされる。また、選択カラムのアンチヒューズ素子Ｆ２のプログラム電圧ＶＢＰ１２が６．５Ｖ程度の高電圧に設定されるとともに、選択カラムのアンチヒューズ素子Ｆ１のプログラム電圧ＶＢＰ１１がフローティング状態に設定される。また、非選択カラムのアンチヒューズ素子Ｆ１、Ｆ２のプログラム電圧ＶＢＰ２１、ＶＢＰ２２が６．５Ｖ程度の高電圧に設定される。また、バリア電圧ＶＢＴが、読み出しバリアトランジスタ５３のゲートに印加され、読み出しバリアトランジスタ５３がオンされる。また、選択カラムの書き込みビット線ＢＬＷの電位が０Ｖに設定されるとともに、選択カラムの読み出しビット線ＢＬＲの電位がバリア電圧ＶＢＴに設定される。また、非選択カラムの書き込みビット線ＢＬＷおよび読み出しビット線ＢＬＲの電位がバリア電圧ＶＢＴに設定される。
【００６９】
そして、ロウアドレスＲＡ０〜ＲＡｍがロウデコーダ４３に入力されると、選択ロウの書き込みワード線ＷＬＷの電位が立ち上がり、書き込みトランジスタ５２がオンする。この結果、メモリセルＣ１のアンチヒューズ素子Ｆ２のゲート絶縁膜には６Ｖ程度の高電圧が印加され、そのゲート絶縁膜が破壊されることで、メモリセルC1に‘１１’というデータが書き込まれる。
【００７０】
図１７は図１６の状態に対応した読み出し動作を示すブロック図である。
図１７において、メモリセルＣ１からデータを読み出す場合、書き込み制御信号ＷＥはロウレベル電位に設定され、書き込み制御トランジスタ５１がオフされる。また、プログラム電圧ＶＢＰ１１、ＶＢＰ１２、ＶＢＰ２１、ＶＢＰ２２がアンチヒューズ素子Ｆ１、Ｆ２を破壊しない程度の低電圧（例えば、１．１Ｖ程度）に設定される。また、バリア電圧ＶＢＴが、読み出しバリアトランジスタ５３のゲートに印加され、読み出しバリアトランジスタ５３がオンされる。また、書き込みビット線ＢＬＷの電位が０Ｖに設定される。
【００７１】
そして、ロウアドレスＲＡ０〜ＲＡｍがロウデコーダ４３に入力されると、選択ロウの読み出しワード線ＷＬＲの電位が立ち上がり、選択ロウの読み出しトランジスタ５４がオンする。その結果、メモリセルＣ１のヒューズ素子Ｆ１、Ｆ２の一端が読み出しバリアトランジスタ５３および読み出しトランジスタ５４を介して選択カラムのセンスアンプ４７ａに接続される。
【００７２】
そして、センスアンプ４７ａにおいて、メモリセルＣ１から読み出された電圧がしきい値と比較され、その時に得られる読み出し電流の大きさの違いにより、選択セルに記憶されたデータが判定される。この時、しきい値可変回路４５にてセンスアンプ４７ａのしきい値が３段階に変化される。そして、メモリセルＣ１から読み出された電圧がしきい値のどの段階に対応するかを判定することにより、４値を区別することができる。
【００７３】
これにより、書き込み制御トランジスタ５１、書き込みトランジスタ５２、読み出しバリアトランジスタ５３および読み出しトランジスタ５４を１ビットごとに設ける必要がなくなり、単位容量当たりの書き込み制御トランジスタ５１、書き込みトランジスタ５２、読み出しバリアトランジスタ５３および読み出しトランジスタ５４の総数を減らすことが可能となることから、レイアウト面積を削減することができる。
【００７４】
（第８実施形態）
図１８は、第８実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１８において、このヒューズマクロブロック６０には、図１３のヒューズマクロブロック４０のセルブロックＢ３およびプログラム電圧選択回路４２の代わりにセルブロックＢ４が設けられている。このセルブロックＢ４には、図１４のメモリセルＣ１〜Ｃ４の代わりに図１９のメモリセルＣ１１〜Ｃ１４が設けられている。
【００７５】
図１９は図１８の不揮発性半導体記憶装置の４セル分の初期状態を示すブロック図である。
図１９において、メモリセルＣ１１〜Ｃ１４には、図１４のメモリセルＣ１〜Ｃ４に切替トランジスタ５５、５６が追加されている。ここで、アンチヒューズ素子Ｆ１には切替トランジスタ５５が直列に接続され、アンチヒューズ素子Ｆ２には切替トランジスタ５６が直列に接続されている。そして、アンチヒューズ素子Ｆ１、Ｆ２の一端は切替トランジスタ５５、５６をそれぞれ介してノードＡに共通に接続されている。また、アンチヒューズ素子Ｆ１、Ｆ２の他端も共通に接続され、アンチヒューズ素子Ｆ１、Ｆ２には、同一のプログラム電圧ＶＢＰが印加される。
【００７６】
そして、アンチヒューズ素子Ｆ１、Ｆ２の電界効果トランジスタのゲート絶縁膜が破壊される前は、切替トランジスタ５５、５６はオフされ、メモリセルＣ１１〜Ｃ１４には‘００’というデータが保持される。この時、アンチヒューズ素子Ｆ１、Ｆ２に印加されるプログラム電圧ＶＢＰは０Ｖに設定することができる。
【００７７】
図２０は図１９のアンチヒューズ素子Ｆ１の書き込み動作を示すブロック図である。
図２０において、メモリセルＣ１１に‘１０’というデータを書き込む場合、書き込み制御信号ＷＥがロウレベル電位からハイレベル電位に移行され、書き込み制御トランジスタ５１がオンされる。また、プログラム電圧ＶＢＰが６．５Ｖ程度の高電圧に設定される。また、バリア電圧ＶＢＴが、読み出しバリアトランジスタ５３のゲートに印加され、読み出しバリアトランジスタ５３がオンされる。また、選択カラムの書き込みビット線ＢＬＷの電位が０Ｖに設定されるとともに、選択カラムの読み出しビット線ＢＬＲの電位がバリア電圧ＶＢＴに設定される。また、非選択カラムの書き込みビット線ＢＬＷおよび読み出しビット線ＢＬＲの電位がバリア電圧ＶＢＴに設定される。また、切替トランジスタ５５がオンされ、切替トランジスタ５６がオフされる。
【００７８】
そして、ロウアドレスＲＡ０〜ＲＡｍがロウデコーダ４３に入力されると、選択ロウの書き込みワード線ＷＬＷの電位が立ち上がり、選択ロウの書き込みトランジスタ５２がオンする。この結果、メモリセルＣ１１のアンチヒューズ素子Ｆ１のゲート絶縁膜には６Ｖ程度の高電圧が印加され、そのゲート絶縁膜が破壊されることで、メモリセルＣ１１に‘１０’というデータが書き込まれる。
【００７９】
図２１は図２０のアンチヒューズ素子Ｆ２の書き込み動作を示すブロック図である。
図２１において、メモリセルＣ１に‘１１’というデータを書き込む場合、図２０に示すように、メモリセルＣ１１のアンチヒューズ素子Ｆ１のゲート絶縁膜を破壊してから、メモリセルＣ１１のアンチヒューズ素子Ｆ２のゲート絶縁膜を破壊する。
【００８０】
メモリセルＣ１１のアンチヒューズ素子Ｆ２のゲート絶縁膜を破壊する場合、書き込み制御信号ＷＥがロウレベル電位からハイレベル電位に移行され、書き込み制御トランジスタ５１がオンされる。また、プログラム電圧ＶＢＰが６．５Ｖ程度の高電圧に設定される。また、バリア電圧ＶＢＴが、読み出しバリアトランジスタ５３のゲートに印加され、読み出しバリアトランジスタ５３がオンされる。また、選択カラムの書き込みビット線ＢＬＷの電位が０Ｖに設定されるとともに、選択カラムの読み出しビット線ＢＬＲの電位がバリア電圧ＶＢＴに設定される。また、非選択カラムの書き込みビット線ＢＬＷおよび読み出しビット線ＢＬＲの電位がバリア電圧ＶＢＴに設定される。また、切替トランジスタ５５がオフされ、切替トランジスタ５６がオンされる。
【００８１】
そして、ロウアドレスＲＡ０〜ＲＡｍがロウデコーダ４３に入力されると、選択ロウの書き込みワード線ＷＬＷの電位が立ち上がり、選択ロウの書き込みトランジスタ５２がオンする。この結果、メモリセルＣ１１のアンチヒューズ素子Ｆ２のゲート絶縁膜には６Ｖ程度の高電圧が印加され、そのゲート絶縁膜が破壊されることで、メモリセルＣ１１に‘１１’というデータが書き込まれる。
【００８２】
図２２は図２１の状態に対応した読み出し動作を示すブロック図である。
図２２において、メモリセルＣ１１からデータを読み出す場合、書き込み制御信号ＷＥはロウレベル電位に設定され、書き込み制御トランジスタ５１がオフされる。また、プログラム電圧ＶＢＰがアンチヒューズ素子Ｆ１、Ｆ２を破壊しない程度の低電圧（例えば、１．１Ｖ程度）に設定される。また、バリア電圧ＶＢＴが、読み出しバリアトランジスタ５３のゲートに印加され、読み出しバリアトランジスタ５３がオンされる。また、書き込みビット線ＢＬＷの電位が０Ｖに設定される。また、切替トランジスタ５５、５６がオンされる。
【００８３】
そして、ロウアドレスＲＡ０〜ＲＡｍがロウデコーダ４３に入力されると、選択ロウの読み出しワード線ＷＬＲの電位が立ち上がり、選択ロウの読み出しトランジスタ５４がオンする。その結果、メモリセルＣ１１のヒューズ素子Ｆ１、Ｆ２の一端が切替トランジスタ５５、５６、読み出しバリアトランジスタ５３および読み出しトランジスタ５４を介して選択カラムのセンスアンプ４７ａに接続される。
【００８４】
そして、センスアンプ４７ａにおいて、メモリセルＣ１１から読み出された電圧がしきい値と比較され、その時に得られる読み出し電流の大きさの違いにより、選択セルに記憶されたデータが判定される。この時、しきい値可変回路４５にてセンスアンプ４７ａのしきい値が３段階に変化される。そして、メモリセルＣ１１から読み出された電圧がしきい値のどの段階に対応するかを判定することにより、４値を区別することができる。
【００８５】
（第９実施形態）
図２３は、第９実施形態に係る不揮発性半導体記憶装置の１セル分の概略構成を示すブロック図である。
図２３において、この不揮発性半導体記憶装置には、図１４のメモリセルＣ１の代わりにメモリセルＣ２１が設けられている。メモリセルＣ２１には、図１４のアンチヒューズ素子Ｆ１、Ｆ２の代わりにｎ個のアンチヒューズ素子Ｆ１〜Ｆｎが設けられている。ここで、各アンチヒューズ素子Ｆ１〜Ｆｎは、電界効果トランジスタを用いて構成することができ、各電界効果トランジスタのソース、ドレインおよびウェルは共通に接続されている。また、各アンチヒューズ素子Ｆ１〜Ｆｎの電界効果トランジスタのゲートは互いに接続されることで、アンチヒューズ素子Ｆ１〜Ｆｎの一端がノードＡに共通に接続されている。
【００８６】
そして、アンチヒューズ素子Ｆ２〜Ｆｎの各電界効果トランジスタの駆動力は、アンチヒューズ素子Ｆ１の電界効果トランジスタの駆動力の２２〜２ｎにそれぞれ設定することができる。また、しきい値可変回路４５は、センスアンプ４７ａのしきい値を（２ｎ−１）段階に変化させることができる。
【００８７】
これにより、メモリセルＣ２１を２ｎ値化することができ、単位容量当たりの書き込み制御トランジスタ５１、書き込みトランジスタ５２、読み出しバリアトランジスタ５３および読み出しトランジスタ５４の総数を減らすことが可能となることから、レイアウト面積を削減することができる。
【００８８】
（第１０実施形態）
図２４は、第１０実施形態に係る不揮発性半導体記憶装置の１セル分の概略構成を示すブロック図である。
図２４において、この不揮発性半導体記憶装置には、図２３のセンスアンプ４７ａおよびしきい値可変回路４５の代わりに２ｎ−１個のセンスアンプＡ１〜Ａ（２ｎ−１）が設けられている。ここで、センスアンプＡ１〜Ａ（２ｎ−１）のしきい値は（２ｎ−１）段階に変化させることができる。
【００８９】
そして、センスアンプＡ１〜Ａ（２ｎ−１）は、その入力端子の電位差としきい値とを同時に比較することができる。これにより、メモリセルＣ２１を２ｎ値化することができ、レイアウト面積を削減することが可能となるとともに、メモリセルＣ２１に記憶されているデータを判定するために、メモリセルＣ２１の読み出しを繰り返して行う必要がなくなり、読み出し時間を短くすることができる。
【００９０】
（第１１実施形態）
図２５は、第１１実施形態に係る不揮発性半導体記憶装置の１セル分の概略構成を示すブロック図である。
図２５において、この不揮発性半導体記憶装置には、図１９のメモリセルＣ１１の代わりにメモリセルＣ２２が設けられている。メモリセルＣ２２には、図１９のアンチヒューズ素子Ｆ１、Ｆ２および切替トランジスタ５５、５６の代わりにｎ個のアンチヒューズ素子Ｆ１〜Ｆｎおよびｎ個の切替トランジスタＴ１〜Ｔｎが設けられている。ここで、アンチヒューズ素子Ｆ１〜Ｆｎには切替トランジスタＴ１〜Ｔｎがそれぞれ直列に接続されている。そして、アンチヒューズ素子Ｆ１〜Ｆｎの一端は切替トランジスタＴ１〜Ｔｎをそれぞれ介してノードＡに共通に接続されている。また、アンチヒューズ素子Ｆ１〜Ｆｎの他端も共通に接続され、アンチヒューズ素子Ｆ１〜Ｆｎには、同一のプログラム電圧ＶＢＰが印加される。
【００９１】
これにより、メモリセルＣ２２を２ｎ値化することができ、単位容量当たりの書き込み制御トランジスタ５１、書き込みトランジスタ５２、読み出しバリアトランジスタ５３および読み出しトランジスタ５４の総数を減らすことが可能となることから、レイアウト面積を削減することができる。
【００９２】
（第１２実施形態）
図２６は、第１２実施形態に係る不揮発性半導体記憶装置の１セル分の概略構成を示すブロック図である。
図２６において、この不揮発性半導体記憶装置には、図２５のセンスアンプ４７ａおよびしきい値可変回路４５の代わりに２ｎ−１個のセンスアンプＡ１〜Ａ（２ｎ−１）が設けられている。ここで、センスアンプＡ１〜Ａ（２ｎ−１）のしきい値は（２ｎ−１）段階に変化させることができる。
【００９３】
そして、センスアンプＡ１〜Ａ（２ｎ−１）は、その入力端子の電位差としきい値とを同時に比較することができる。これにより、メモリセルＣ２２を２ｎ値化することができ、レイアウト面積を削減することが可能となるとともに、メモリセルＣ２２に記憶されているデータを判定するために、メモリセルＣ２２の読み出しを繰り返して行う必要がなくなり、読み出し時間を短くすることができる。
【００９４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９５】
２０、３０、４０、６０  ヒューズマクロブロック、２１、４１  内部電位発生回路、２２、４２  プログラム電圧選択回路、Ｂ１、Ｂ２  ヒューズブロック、２４、４４  論理回路、２５、４５  しきい値可変回路、Ｆ１〜Ｆｎ  アンチヒューズ素子、１２  バリアトランジスタ、１３  選択トランジスタ、１４、４７、４７ａ、４７ｂ、Ａ１〜Ａ（２ｎ−１）  センスアンプ、１５  ヒューズデータレジスタ、１６  プログラム制御レジスタ、１７  制御ロジック、１８  セレクタ、Ｅ１〜Ｅ６、Ｃ１〜Ｃ４、Ｃ１１〜Ｃ１４、Ｃ２１、Ｃ２２  メモリセル、３１、３２、５５、５６、Ｔ１〜Ｔｎ  切替トランジスタ、Ｂ３、Ｂ４  セルブロック、４３  ロウデコーダ、４６  アドレスレジスタ、４８  データレジスタ、５１  書き込み制御トランジスタ、５２  書き込みトランジスタ、５３  読み出しバリアトランジスタ、５４  読み出しトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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