(57)【要約】【課題】装置を小型化でき、かつ、複数のメモリデバイスのいずれにもアクセス可能な情報処理装置を提供する。【解決手段】複数の記憶手段と、複数の記憶手段に対して情報の入出力を制御する制御手段と、情報を制御手段と送受信するために複数の記憶手段毎に制御手段と接続された第１の信号線と、情報を制御手段と送受信するために複数の記憶手段で共用され、制御手段の接続先を変更可能な第２の信号線と、制御手段からの指示に基づいて、複数の記憶手段のうち、いずれか１つの記憶手段に第２の信号線を接続させる切り替え手段と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の記憶手段と、
前記複数の記憶手段に対する、情報の入出力を制御する制御手段と、
前記情報を前記制御手段と送受信するために、前記複数の記憶手段毎に前記制御手段と接続された第１の信号線と、
前記情報を前記制御手段と送受信するために前記複数の記憶手段で共用され、該制御手段の接続先を変更可能な第２の信号線と、
前記制御手段からの指示に基づいて、前記複数の記憶手段のうち、いずれか１つの記憶手段に前記第２の信号線を接続させる切り替え手段と、
を有する情報処理装置。
【請求項２】
請求項１記載の情報処理装置において、
前記第２の信号線が複数設けられ、
前記切り替え手段は、
前記制御手段からの指示に基づいて、複数の前記第２の信号線のうち、２以上の前記第２の信号線の接続先を前記複数の記憶手段に振り分ける、情報処理装置。
【請求項３】
請求項２記載の情報処理装置において、
前記切り替え手段は、
前記複数の記憶手段のうち、いずれの記憶手段にも接続しない前記第２の信号線を接地させて接地線に設定する、情報処理装置。
【請求項４】
請求項３記載の情報処理装置において、
複数の前記第２の信号線は、基板の一方の面に複数の該第２の信号線の配線パターンの長手方向が一致するように平行に配置され、
前記接地線に設定される第２の信号線が複数の前記第２の信号線の中心に配置されている、情報処理装置。
【請求項５】
請求項３記載の情報処理装置において、
複数の前記第２の信号線のうち、一部の第２の信号線が、基板の一方の面に該一部の第２の信号線の配線パターンの長手方向が一致するように平行に配置され、
複数の前記第２の信号線から前記一部の第２の信号線を除いた、残りの第２の信号線は、前記基板の一方の面の反対側の面である他方の面に、該残りの第２の信号線の配線パターンの長手方向が前記一部の第２の信号線の配線パターンと一致するように平行に配置され、
前記接地線に設定される第２の信号線が前記一部の第２の信号線の中心に配置され、
前記基板の他方の面の、前記接地線に設定される第２の信号線に対応する位置に別の接地線が設けられ、
前記別の接地線は前記残りの第２の信号線を２等分する位置に配置されている、情報処理装置。
【請求項６】
請求項２から５のいずれか１項記載の情報処理装置において、
前記制御手段は、前記複数の記憶手段に対応する複数のメモリコントローラを有し、
前記切り替え手段は、
前記複数のメモリコントローラと接続された第１のバススイッチ回路と、
前記第１のバススイッチ回路と複数の前記第２の信号線を介して接続され、前記複数の記憶手段と接続された第２のバススイッチ回路と、を有し、
前記第１および第２のバススイッチ回路は、前記制御手段からの指示として、複数の前記第２の信号線の接続先を指定するための信号を受信すると、前記２以上の第２の信号線を用いて前記複数のメモリコントローラと前記複数の記憶手段とを接続させる、情報処理装置。
【請求項７】
複数の記憶手段と、該複数の記憶手段に対して情報の入出力を制御する制御手段と、前記複数の記憶手段毎に該制御手段と接続された第１の信号線と、前記情報を前記制御手段と送受信するために前記複数の記憶手段で共用される第２の信号線と、該第２の信号線の接続先を切り替える切り替え手段とを有する情報処理装置のデータバス設定方法であって、
前記制御手段は、機能を実行する旨の指示が入力されると、該機能の種類に基づいて、前記複数の記憶手段のそれぞれの入出力に必要な信号線数を決定し、
前記制御手段は、決定した信号線数にしたがって、前記切り替え手段に対して、前記第２の信号線を前記複数の記憶手段のうち、いずれか１つの記憶手段に接続させる、データバス設定方法。
【請求項８】
複数の記憶手段と、該複数の記憶手段に対して情報の入出力を制御する制御手段と、前記複数の記憶手段毎に該制御手段と接続された第１の信号線と、前記情報を前記制御手段と送受信するために前記複数の記憶手段で共用される第２の信号線と、該第２の信号線の接続先を切り替える切り替え手段とを有するコンピュータに実行させるためのプログラムであって、
機能を実行する旨の指示が入力されると、該機能の種類に基づいて、前記複数の記憶手段のそれぞれの入出力に必要な信号線数を決定し、
決定した信号線数にしたがって、前記切り替え手段に対して、前記第２の信号線を前記複数の記憶手段のうち、いずれか１つの記憶手段に接続させる処理を前記コンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置、データバス設定方法、およびその方法をコンピュータに実行させるためのプログラムに関する。
【背景技術】
【０００２】
近年、携帯電話機および携帯情報端末などの携帯装置の高機能化が進むにつれて、携帯装置で実行される機能で必要となるメモリ容量は増大している。そのため、複数のメモリデバイスが携帯装置に搭載されるようになり、メモリデバイスのデータの入出力を制御するメモリコントローラもメモリデバイスの数に対応して携帯装置に搭載されるようになった。
【０００３】
ＭＭＣ（Multi Media Card）などのように、データバスのＩ／Ｏバス幅が変更可能なメモリデバイスのアクセス性能を高めるには、Ｉ／Ｏバス幅は大きい方が有利である。ＭＭＣ インタフェース（Ｉ／Ｆ）規格のメモリデバイスは、Ｉ／Ｏバス幅が信号線１本の場合の「Ｘ１モード」と、Ｉ／Ｏバス幅が信号線４本の場合の「Ｘ４モード」と、Ｉ／Ｏバス幅が信号線８本の場合の「Ｘ８モード」の３つのバスモードが選択可能である。ＭＭＣ Ｉ／Ｆ規格のメモリデバイスを制御するメモリコントローラには、Ｉ／Ｏバス幅を指定する機能が設けられており、メモリデバイスへのアクセス時のＩ／Ｏバス幅は、必要とされるアクセス性能に応じて切り替えられる。
【０００４】
しかし、複数のメモリデバイスと複数のメモリコントローラとを基板上でそれぞれ最大のＩ／Ｏバス幅で接続すると、データバスの基板表面に占める面積が大きくなり、携帯装置の小型化を阻害してしまうという問題があった。例えば、メモリデバイスがＭＭＣ Ｉ／Ｆ規格に合ったメモリデバイスとこれを制御するメモリコントローラとを１つの組としたとき、８本の信号線からなるデータバスを、複数の組毎に基板上に設ける必要がある。
【０００５】
データバスが占める面積を低減させる対策として、複数のＩ／ＯデバイスでＩ／Ｏ共通バスを使用可能にした装置が、特許文献１に開示されている。
【０００６】
この文献に開示された装置では、ＣＰＵ（Central Processing Unit）と複数のＩ／Ｏデバイスとの間にゲートアレイが設けられ、ゲートアレイが、Ｉ／Ｏ共通バスの使用を要求するＩ／Ｏデバイスに対して、Ｉ／Ｏ共通バスを介してＣＰＵと通信可能に接続する。このＩ／Ｏ共通バスには、コマンド、アドレスおよびデータを転送するための８本のＣＡＤ（Command、Address、Data）信号線が設けられている。
【０００７】
この技術を適用して、例えば、２つのメモリコントローラと２つのメモリデバイスをそれぞれ１対１で対応させて接続する８本の信号線（合計１６本の信号線）の代わりに、８本の信号線からなるＩ／Ｏ共通バスを設ければ、メモリデバイス毎にＸ８モードでアクセスすることが可能になるだけでなく、データバスが基板表面に占める面積を半分にすることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２６５７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に開示された技術では、８本のＣＡＤ信号線を一括して、１つのＩ／ＯデバイスをＣＰＵと通信可能に接続している。この技術を複数のメモリデバイスのアクセス制御に適用すると、アクセスするメモリデバイスが変わる度にＩ／Ｏ共通バスの接続先を切り替える必要がある。そのため、頻繁にバスモードを切り替える必要がある場合には、バスモードの切り替えに時間がかかり、各バスモードのデータ転送性能を十分に活用することができないという問題があった。
【００１０】
本発明は上述したような技術が有する問題点を解決するためになされたものであり、装置の小型化を可能とし、かつ、複数のメモリデバイスのいずれにもアクセス可能な情報処理装置、データバス設定方法、および、コンピュータに実行させるためのプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明の情報処理装置は、
複数の記憶手段と、
前記複数の記憶手段に対する、情報の入出力を制御する制御手段と、
前記情報を前記制御手段と送受信するために、前記複数の記憶手段毎に前記制御手段と接続された第１の信号線と、
前記情報を前記制御手段と送受信するために前記複数の記憶手段で共用され、該制御手段の接続先を変更可能な第２の信号線と、
前記制御手段からの指示に基づいて、前記複数の記憶手段のうち、いずれか１つの記憶手段に前記第２の信号線を接続させる切り替え手段と、
を有する構成である。
【００１２】
また、本発明のデータバス設定方法は、複数の記憶手段と、該複数の記憶手段に対して情報の入出力を制御する制御手段と、前記複数の記憶手段毎に該制御手段と接続された第１の信号線と、前記情報を前記制御手段と送受信するために前記複数の記憶手段で共用される第２の信号線と、該第２の信号線の接続先を切り替える切り替え手段とを有する情報処理装置のデータバス設定方法であって、
前記制御手段は、機能を実行する旨の指示が入力されると、該機能の種類に基づいて、前記複数の記憶手段のそれぞれの入出力に必要な信号線数を決定し、
前記制御手段は、決定した信号線数にしたがって、前記切り替え手段に対して、前記第２の信号線を前記複数の記憶手段のうち、いずれか１つの記憶手段に接続させるものである。
【００１３】
さらに、本発明のプログラムは、複数の記憶手段と、該複数の記憶手段に対して情報の入出力を制御する制御手段と、前記複数の記憶手段毎に該制御手段と接続された第１の信号線と、前記情報を前記制御手段と送受信するために前記複数の記憶手段で共用される第２の信号線と、該第２の信号線の接続先を切り替える切り替え手段とを有するコンピュータに実行させるためのプログラムであって、
機能を実行する旨の指示が入力されると、該機能の種類に基づいて、前記複数の記憶手段のそれぞれの入出力に必要な信号線数を決定し、
決定した信号線数にしたがって、前記切り替え手段に対して、前記第２の信号線を前記複数の記憶手段のうち、いずれか１つの記憶手段に接続させる処理を前記コンピュータに実行させるものである。
【発明の効果】
【００１４】
本発明によれば、装置を小型化でき、かつ、複数のメモリデバイスのいずれにもアクセス可能な状態を実現できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態の情報処理装置の一構成例を示すブロック図である。
【図２】図１に示した制御手段の動作手順を示すフローチャートである。
【図３】第１の実施形態の携帯装置の一構成例を示すブロック図である。
【図４】不揮発性メモリに格納される情報を説明するための図である。
【図５】図３に示したメモリバス回路の一構成例を示すブロック図である。
【図６】図５に示したバススイッチ回路のデータバス仕様の一例を示す表である。
【図７】図５に示したバススイッチ回路の一構成例を示す図である。
【図８】図７に示したマルチプレクサ回路の真理値表である。
【図９】図５に示した共用データバスのレイアウトの一例を説明するための断面図である。
【図１０】バス管理テーブルの一例を示す図である。
【図１１】第１の実施形態の携帯装置の動作手順を示すフローチャートである。
【図１２】Ｉ／Ｏバス幅の切り替えが４種類の場合の一例を示す表である。
【図１３】第２の実施形態の携帯装置における共用データバスのレイアウトを説明するための断面図である。
【図１４】第３の実施形態の携帯装置におけるメモリバス回路の構成を説明するための図である。
【図１５】第３の実施形態におけるデータバス仕様の一部を示す表である。
【発明を実施するための形態】
【００１６】
本発明の一実施形態の情報処理装置の構成を説明する。図１は本発明の一実施形態の情報処理装置の一構成例を示すブロック図である。
【００１７】
図１に示すように、情報処理装置１０は、情報を保存するための記憶手段１２ａ、１２ｂと、記憶手段１２ａ、１２ｂに対して情報の入出力を制御する制御手段１４と、情報を制御手段１４と記憶手段１２ａ、１２ｂの間で送受信するための信号線１１ａ、１１ｂおよび信号線１３と、信号線１３の接続先を切り替える切り替え手段１６とを有する。
【００１８】
信号線１１ａは記憶手段１２ａおよび制御手段１４と接続され、信号線１１ｂは記憶手段１２ｂおよび制御手段１４と接続されている。信号線１３は、一方の端が制御手段１４と接続され、他方の端の接続先が可変である。信号線１３の他方の端の接続先は、切り替え手段１６によって切り替えられる。記憶手段１２ａ、１２ｂが、信号線１３の他方の端の接続先の候補に相当する。図１では、信号線１３の接続先が記憶手段１２ａである場合を示す。
【００１９】
信号線１３は、記憶手段１２ａ、１２ｂで共用される。制御手段１４と記憶手段１２ａとを接続するデータバスの最小本数は信号線１１ａのみの場合の１本であり、そのデータバスの最大本数は信号線１１ａの１本と信号線１３の本数との和である。制御手段１４と記憶手段１２ｂとを接続するデータバスについても、記憶手段１２ａと同様に、その最小本数は信号線１１ｂの１本であり、その最大本数は信号線１１ｂの１本と信号線１３の本数との和である。
【００２０】
制御手段１４は、外部から受信する情報を記憶手段１２ａもしくは記憶手段１２ｂに書き込み、または、記憶手段１２ａもしくは記憶手段１２ｂから情報を読み出す。制御手段１４は、記憶手段１２ａ、１２ｂへの情報の書き込み、または、記憶手段１２ａ、１２ｂからの情報の読み出しの際、信号線１３の接続先を切り替え手段１６に指示する。制御手段１４は、機能を実行する旨の指示が入力されると、その機能の種類に基づいて、信号線１３の接続先を切り替え手段１６に指示してもよい。
【００２１】
切り替え手段１６は、制御手段１４からの指示にしたがって、信号線１３を複数の記憶手段１２ａ、１２ｂのうち、いずれか１つの記憶手段に接続させる。
【００２２】
なお、図１には、２つの記憶手段１２ａ、１２ｂの場合を示したが、記憶手段の数は３つ以上であってもよい。
【００２３】
次に、図１に示した情報処理装置１０の制御手段１４の動作を説明する。図２は図１に示した制御手段の動作を示すフローチャートである。
【００２４】
制御手段１４は、機能を実行する旨の指示が入力されると、機能の種類に基づいて、記憶手段１２ａ、１２ｂのそれぞれの入出力に必要な信号線数を決定する（ステップ１００１）。この信号線数は、Ｉ／Ｏバス幅に相当する。続いて、制御手段１４は、決定した信号線数にしたがって、切り替え手段１６に対して、信号線１３を記憶手段１２ａ、１２ｂのうちいずれか１つの記憶手段に接続させる（ステップ１００２）。その結果、制御手段１４は、信号線１３および信号線１１ａ、１１ｂを介して、記憶手段１２ａ、１２ｂのいずれとも情報を送受信することができる。
【００２５】
図２に示したフローにしたがって、制御手段１４が切り替え手段１６に指示することで実行されるデータバス設定方法について、具体例を説明する。ここでは、記憶手段１２ａ、１２ｂが、Ｘ１モードおよびＸ２モードの２種類のバスモードで動作可能であるものとする。Ｘ２モードは、Ｉ／Ｏバス幅が信号線２本の場合である。
【００２６】
記憶手段１２ｂに対して高速にデータを書き込む必要がある機能を実行する旨の指示が入力されると、制御手段１４は、記憶手段１２ｂに必要な信号線数を２本と決定する。続いて、制御手段１４は、記憶手段１２ａをＸ２モードで動作可能にするために、信号線１３を記憶手段１２ｂに接続する旨を切り替え手段１６に指示する。切り替え手段１６は、制御手段１４からの指示にしたがって、信号線１３を記憶手段１２ｂに接続する。この場合、記憶手段１２ｂは、信号線１１ｂと信号線１３とを合わせた２本の信号線を用いてＸ２モードで動作可能となるが、記憶手段１２ａは信号線１３を使用できなくなる。しかし、記憶手段１２ａは、信号線１１ａを介して制御手段１４と接続されているため、Ｘ１モードで動作することが可能である。
【００２７】
また、記憶手段１２ａ、１２ｂのいずれに対しても同じ速度でデータの読み出しを実行可能にする旨の指示が入力されると、制御手段１４は、記憶手段１２ａ、１２ｂのそれぞれの信号線数を１本と決定する。制御手段１４は、記憶手段１２ａ、１２ｂのうち、いずれにも信号線１３を接続させなくてもよいので、切り替え手段１６に何も指示しない、または、信号線１３を記憶手段１２ａ、１２ｂのいずれにも接続しない旨を切り替え手段１６に指示する。この場合、信号線１３が記憶手段１２ａ、１２ｂのどちらにも接続されないが、記憶手段１２ａは信号線１１ａを用いてＸ１モードで動作可能となり、記憶手段１２ｂは信号線１１ｂを用いてＸ１モードで動作可能となる。
【００２８】
上述の情報処理装置では、複数の記憶手段毎に制御手段と１本の信号線で固定的に接続されているため、接続先をフレキシブルに変更可能な共用の信号線が１つの記憶手段に接続されても、他の記憶手段は制御手段との間で少なくとも１本の信号線で情報の送受信を行うことが可能となる。また、共用の信号線が接続される記憶手段は、共用の信号線が接続されない記憶手段よりも、制御手段とデータの送受信を高速に行うことが可能となる。また、データバスの一部の信号線を複数の記憶手段で共用しているので、データバスの基板表面に占める面積が低減され、装置の小型化が可能となる。
【００２９】
なお、記憶手段１２ａ、１２ｂのどちらにも信号線１３を接続しない場合、制御手段１４は、信号線１３をＧＮＤに接続させる旨を、切り替え手段１６に指示してもよい。この場合、信号線１３が信号線１１ａ、１１ｂ間に配置されていれば、信号線１３がＧＮＤに接続されることで、信号線１３は、信号線１１ａ、１１ｂ間に発生するクロストークノイズを防止するためのシールド配線として機能する。
【００３０】
また、信号線１３が１本の場合で説明したが、信号線１３が複数あってもよい。信号線１３が複数である場合、信号線１３の本数に比例して、選択し得るバスモードの種類を増やすことができるだけでなく、最大Ｉ／Ｏバス幅のデータ転送速度を大きくすることができる。
【００３１】
また、本発明の情報処理装置は、携帯装置に限らず、デスクトップ型のパーソナルコンピュータ（以下では、ＰＣと表記する）、または、ノート型ＰＣであってもよい。また、携帯装置は、携帯電話機および簡易型携帯電話（Personal Handy-phone System）を含む無線通信端末、ＰＤＡ（Personal Digital Assistant）、ならびに携帯型ゲーム機などであってもよい。さらに、携帯装置が電子ブックと呼ばれる携帯端末であってもよい。
【００３２】
（第１の実施形態）
本実施形態の情報処理装置の構成を説明する。本実施形態の情報処理装置は、携帯電話機能を備えた携帯装置であるものとする。また、図１に示した信号線１３が複数の場合である。図３は本実施形態の携帯装置の一構成例を示すブロック図である。
【００３３】
図３に示すように、携帯装置１００は、ＣＰＵ１０３と、揮発性メモリ１０１と、不揮発性メモリ１０４、１０５と、図に示さない基地局と無線通信を行う無線回路１０２と、カメラ１１１と、情報を表示するためのＬＣＤ（Liquid Crystal Display）１１３と、ユーザが指示を入力するための操作部１１５とを有する。ＣＰＵ１０３には、不揮発性メモリ１０４、１０５に対応して、２つのメモリコントローラ（不図示）が設けられている。本実施形態の携帯装置１００には、不揮発性メモリ１０４、１０５とＣＰＵ１０３との間に、メモリバス回路１０６が設けられている。
【００３４】
不揮発性メモリ１０４、１０５は、ＭＭＣ Ｉ／Ｆ規格に準拠したメモリデバイスであり、ＮＡＮＤ型フラッシュメモリである。ここで、不揮発性メモリ１０４、１０５のデータバス仕様について簡単に説明する。不揮発性メモリ１０４、１０５のそれぞれは８本の信号線からなるデータバスを備えており、データバス仕様は、背景技術の欄で説明した、Ｘ１モード、Ｘ４モード、およびＸ８モードの３種類である。
【００３５】
不揮発性メモリ１０４には、携帯装置１０の基本的機能を実行するためのシステムソフトウェアプログラム（以下では、システムプログラムと称する）と、各種機能に対応したアプリケーションソフトウェアプログラム（以下では、アプリケーションプログラムと称する）とが格納されている。システムプログラムには、本実施形態のデータバス設定方法に関する手順が記述されている。不揮発性メモリ１０４、１０５には、各種機能のアプリケーションプログラムに関連するデータが格納される。揮発性メモリ１０１には、ＣＰＵ１０３が実行するために不揮発性メモリ１０４から読み出したアプリケーションプログラムが格納される。
【００３６】
図４は不揮発性メモリに格納される情報を説明するための図である。図４に示すように、不揮発性メモリ１０４は、プログラムエリア５０１とユーザデータエリア５０３とに記憶領域が分割されている。
【００３７】
プログラムエリア５０１には、システムプログラム、および複数のアプリケーションプログラムが格納されている。本実施形態では、複数のアプリケーションプログラムとして、電話機能、動画撮影機能、動画再生機能、および静止画撮影機能の各種機能を実行するためのアプリケーションプログラムがプログラムエリア５０１に格納されている。また、プログラムエリア５０１には、ＣＰＵ１０３がＩ／Ｏバス幅を設定する際に参照するためのバス管理テーブルが格納されている。
【００３８】
プログラムエリア５０１に格納されるアプリケーションプログラムとして、携帯装置１００が基地局（不図示）を介してネットワークと通信可能に接続し、ネットワークを介してコンテンツ提供サーバからダウンロードした、ゲームなどのコンテンツのアプリケーションプログラムであってもよい。以下では、コンテンツ提供サーバから取得したコンテンツのアプリケーションプログラムが不揮発性メモリ１０４に格納されているものとする。ユーザデータエリア５０３には、静止画撮影機能が実行されることで撮影された静止画のデータである静止画データが格納される。
【００３９】
図４に示すように、不揮発性メモリ１０５は記憶領域としてユーザデータエリア５０２を有する。ユーザデータエリア５０２には、動画撮影機能が実行されることで撮影された動画のデータである動画データが格納される。
【００４０】
また、本実施形態の不揮発性メモリ１０４、１０５には、書き込み対象または読み出し対象のデータを一時的に保存するためのバッファ用ＲＡＭ（Random Access Memory）（不図示）が設けられている。不揮発性メモリ１０４、１０５は、読み出し対象のデータのアクセス開始アドレスおよびアドレス数を含むアドレス情報と読み出し命令に相当するリードコマンドとをメモリコントローラ（不図示）から受信すると、読み出し対象のデータを不揮発性記憶素子から読み出してバッファ用ＲＡＭに書き込む。その際、不揮発性メモリ１０４、１０５は、指示されたリード動作の状態を通知するための信号ｄを、信号線Ｄ［０］＿１、Ｄ［０］＿２を介してメモリコントローラに送信する。不揮発性メモリ１０４、１０５は、リード動作の実行中には、信号ｄ＝０を出力し、リード動作が終了すると、信号ｄ＝１を出力する。たたし、信号ｄ＝０と信号ｄ＝１は、種類の異なる出力としてメモリコントローラが認識可能な電圧レベルであるものとする。出力「１」と「０」の電圧レベルについての具体例は後述する。
【００４１】
書き込み動作の場合も読み出し動作の場合と同様に、不揮発性メモリ１０４、１０５は、次のようにして、動作状態をメモリコントローラに通知する。不揮発性メモリ１０４、１０５は、書き込み対象のデータのアドレス情報をメモリコントローラから受信し、バッファ用ＲＡＭにデータが格納された後、書き込み命令に相当するライトコマンドをメモリコントローラから受信すると、バッファ用ＲＡＭからデータを読み出して不揮発性記憶素子に書き込む。その際、不揮発性メモリ１０４、１０５は、ライト動作の実行中には、信号線Ｄ［０］＿１、Ｄ［０］＿２を介して信号ｄ＝０をメモリコントローラに送信し、ライト動作が終了すると、信号線Ｄ［０］＿１、Ｄ［０］＿２を介して信号ｄ＝１をメモリコントローラに送信する。
【００４２】
不揮発性メモリ１０４、１０５が上述のリード動作またはライト動作を行っている間、ＣＰＵ１０３は不揮発性メモリ１０４、１０５とデータの送受信を行わないので、上述したように、信号線Ｄ［０］＿１、Ｄ［０］＿２を、不揮発性メモリ１０４、１０５の動作状態をＣＰＵ１０３に通知するための信号線として使用することが可能となる。
【００４３】
ＣＰＵ１０３は、携帯装置１００の電源がオンになると、不揮発性メモリ１０４からシステムプログラムを読み出して揮発性メモリ１０１に書き込み、そのシステムプログラムを実行することで、ＣＰＵ１０３に接続された各部を制御可能な状態になる。そして、ＣＰＵ１０３は、電話機能のアプリケーションプログラムを不揮発性メモリ１０４から読み出して揮発性メモリ１０１に書き込み、このアプリケーションプログラムを実行することで、携帯装置１００が着信待ちの状態になる。本実施形態では、電話機能が起動している状態を「通常モード」とする。通常モードでは、不揮発性メモリ１０４、１０５に対するＩ／Ｏバス幅に、Ｄｅｆａｕｌｔ状態としてバスモード０が設定されるものとする。
【００４４】
通常モードにおいて、基地局（不図示）から無線回路１０２を介して着信があると、ＣＰＵ１０３は、着信があったことをユーザに通知する。また、通常モードにおいて、ユーザが電話をかける場合、ユーザが操作部１１５を操作して相手先の電話番号を指定すると、ＣＰＵ１０３は、指定された電話番号の端末宛に、接続を要求する旨の信号を無線回路１０２および基地局を介して送信する。
【００４５】
通常モードにおいて、ユーザが操作部１１５を操作して、電話機能以外の機能を実行させる指示を入力すると、ＣＰＵ１０３は、指示された機能に対応するアプリケーションプログラムを不揮発性メモリ１０４から読み出して揮発性メモリ１０１に書き込み、そのアプリケーションプログラムを実行する。その際、ＣＰＵ１０３は、無線回路１０２を制御して、携帯装置１００の着信待ちの状態を維持する。以下に、ＣＰＵ１０３が、電話機能以外の機能を実行する場合の具体例を説明する。
【００４６】
ＣＰＵ１０３が動画撮影機能を実行する場合を説明する。通常モードにおいて、ユーザが操作部１１５を操作して、動画撮影機能を実行させる指示を入力すると、ＣＰＵ１０３は、動画撮影機能に対応するアプリケーションプログラムを不揮発性メモリ１０４から読み出して揮発性メモリ１０１に書き込み、そのアプリケーションプログラムを実行する。ＣＰＵ１０３は、アプリケーションプログラムにしたがって、カメラ１１１を起動すると、カメラ１１１から受信する動画データをＬＣＤ１１３に表示させるとともに、メモリバス回路１０６を介して不揮発性メモリ１０５に動画データを格納する。
【００４７】
ＣＰＵ１０３が動画再生機能を実行する場合を説明する。通常モードにおいて、ユーザが操作部１１５を操作して、動画再生機能を実行させる指示を入力すると、ＣＰＵ１０３は、動画再生機能に対応するアプリケーションプログラムを不揮発性メモリ１０４から読み出して揮発性メモリ１０１に書き込み、そのアプリケーションプログラムを実行する。ＣＰＵ１０３は、アプリケーションプログラムにしたがって、不揮発性メモリ１０５からメモリバス回路１０６を介して動画データを読み出し、読み出した順に動画データに基づく動画をＬＣＤ１１３に表示させる。
【００４８】
なお、ＣＰＵ１０３のメモリコントローラ（不図示）は、実行する機能に対応してメモリバス回路１０６を介して情報を不揮発性メモリ１０４、１０５と送受信するが、ＣＰＵ１０３が実行する、バスモードの切り替え方法については、後で詳しく説明する。
【００４９】
次に、図３に示したメモリバス回路１０６の構成を説明する。図５は図３に示したメモリバス回路の一構成例を示すブロック図である。図５に示すように、メモリコントローラ２０１、２０２がＣＰＵ１０３に設けられている。メモリバス回路１０６はバススイッチ回路２０３、２０４を有する。バススイッチ回路２０３、２０４が図１に示した切り替え手段１６に相当する。
【００５０】
メモリコントローラ２０１は、クロック信号を伝送するための信号線ＣＫ＿１、およびコマンド信号を伝送するための信号線ＣＭＤ＿１のそれぞれを介して不揮発性メモリ１０４と接続されている。メモリコントローラ２０２は、クロック信号を伝送するための信号線ＣＫ＿２、およびコマンド信号を伝送するための信号線ＣＭＤ＿２のそれぞれを介して不揮発性メモリ１０５と接続されている。
【００５１】
クロック信号およびコマンド信号は、メモリコントローラが不揮発性メモリを制御するための信号である。不揮発性メモリ１０４のリード／ライトを行う際、メモリコントローラ２０１は、不揮発性メモリ１０４に対して、信号線ＣＫ＿１を介してクロック信号を送信し、信号線ＣＭＤ＿１を介してシリアルコマンドを送信することで、リード／ライトの動作要求などを行うことが可能である。不揮発性メモリ１０５のリード／ライトを行う際、メモリコントローラ２０２は、不揮発性メモリ１０５に対して、信号線ＣＫ＿２を介してクロック信号を送信し、信号線ＣＭＤ＿２を介してシリアルコマンドを送信することで、リード／ライトの動作要求などを行うことが可能である。
【００５２】
データバスの一部として、信号線Ｄ［０］＿１がメモリコントローラ２０１および不揮発性メモリ１０４と接続され、信号線Ｄ［０］＿２がメモリコントローラ２０２および不揮発性メモリ１０５と接続されている。信号線Ｄ［０］＿１、Ｄ［０］＿２がＬＳＢ（Least Significant Bit）の信号を伝送するための信号線に相当する。不揮発性メモリ１０４、１０５のリード／ライトを行う際、Ｘ１モードであれば、ＬＳＢの信号線Ｄ［０］＿１または信号線Ｄ［０］＿２でデータの送受信が可能となる。
【００５３】
メモリコントローラ２０１に接続されるデータバスのうち、信号線Ｄ［０］＿１を除く７本の信号線Ｄ［７：１］＿１はバススイッチ回路２０３と接続されている。この７本の信号線をＤ［７：１］＿１＿ａと表記する。メモリコントローラ２０２に接続されるデータバスのうち、信号線Ｄ［０］＿２を除く７本の信号線Ｄ［７：１］＿２はバススイッチ回路２０３と接続されている。この７本の信号線をＤ［７：１］＿２＿ａと表記する。
【００５４】
不揮発性メモリ１０４に接続されるデータバスのうち、信号線Ｄ［０］＿１を除く７本の信号線Ｄ［７：１］＿１はバススイッチ回路２０４と接続されている。この７本の信号線をＤ［７：１］＿１＿ｂと表記する。不揮発性メモリ１０５に接続されるデータバスのうち、信号線Ｄ［０］＿２を除く７本の信号線Ｄ［７：１］＿２はバススイッチ回路２０３と接続されている。この７本の信号線をＤ［７：１］＿２＿ｂと表記する。
【００５５】
図５に示すように、バススイッチ回路２０３とバススイッチ回路２０４は、７本の信号線からなる共用データバス２０７で接続されている。共用データバス２０７は、メモリコントローラ２０１および不揮発性メモリ１０４間で送受信されるデータと、メモリコントローラ２０２および不揮発性メモリ１０５間で送受信されるデータとで共有される。
【００５６】
共用データバス２０７の７本の信号線をＤ［７：１］＿ｃと表す。Ｄ［７：１］＿ｃは、Ｄ［７］＿ｃ〜Ｄ［１］＿ｃからなる７本の信号線を意味する。このデータバスＤ［７：１］＿ｃは、メモリコントローラ２０１および不揮発性メモリ１０４間で送受信されるデータの信号線の場合がｃ＝１となり、メモリコントローラ２０２および不揮発性メモリ１０５間で送受信されるデータの信号線の場合がｃ＝２となる。
【００５７】
また、ＣＰＵ１０３とバススイッチ回路２０３、２０４のそれぞれとの間に、ＣＰＵ１０３がバスモードの切り替えを指示するための信号であるバスモード切替信号ＢＭを伝送するための信号線が設けられている。本実施形態では、バスモード切替信号ＢＭを、ＢＭ［１］およびＢＭ［０］の２ビットの信号とする。
【００５８】
不揮発性メモリ１０４、１０５のそれぞれは、バスモードがＸ１モードの場合、データバスのうち信号線Ｄ［０］を使用し、Ｘ４モードの場合、データバスのうち下位４ビット分の信号線Ｄ［３：０］を使用し、Ｘ８モードの場合、データバスＤ［７：０］を使用して、データの送受信を行うことができる。
【００５９】
次に、バススイッチ回路２０３、２０４のバススイッチの仕様を説明する。図６は図５に示したバススイッチ回路のバススイッチの仕様の一例を示す表である。図６に示す表において、信号線を示す表記（例えば、Ｄ［１］＿１＿ｘ）の末尾のｘは、メモリコントローラ側のバススイッチ回路２０３の場合にｘ＝ａとなり、メモリデバイス側のバススイッチ回路２０４の場合にｘ＝ｂとなる。
【００６０】
ＣＰＵ１０３が出力するバスモード切替信号ＢＭに応じて、バススイッチ回路２０３、２０４内で信号線の切り替えが行われ、不揮発性メモリ１０４および不揮発性メモリ１０５に、図６に示す３通りのバスモードが設定される。
バスモード０：不揮発性メモリ１０４および不揮発性メモリ１０５がＸ４モード
バスモード１：不揮発性メモリ１０４がＸ８モード、不揮発性メモリ１０５がＸ１モード
バスモード２：不揮発性メモリ１０４がＸ１モード、不揮発性メモリ１０５がＸ８モード
バスモード０の場合を説明する。ＣＰＵ１０３から送出されるバスモード切替信号は、ＢＭ［１］＝０、ＢＭ［０］＝０である。不揮発性メモリ１０４をＸ４モードに設定するために、共用データバスＤ［３：１］＿ｃを、不揮発性メモリ１０４側でデータバスＤ［３：１］＿１＿ｂに接続し、メモリコントローラ２０１側でデータバスＤ［３：１］＿１＿ａに接続する。また、不揮発性メモリ１０５をＸ４モードに設定するために、共用データバスＤ［７：５］＿ｃを、不揮発性メモリ１０５側でデータバスＤ［１：３］＿２＿ｂに接続し、メモリコントローラ２０２側でデータバスＤ［１：３］＿２＿ａに接続する。共用データバス２０７のうち、信号線Ｄ［４］＿ｃを、クロストークノイズ防止のためのシールド配線として用いるため、ＧＮＤに接続する。信号線Ｄ［４］＿ｃは接地線に設定される。
【００６１】
バスモード１の場合を説明する。ＣＰＵ１０３から送出されるバスモード切替信号は、ＢＭ［１］＝０、ＢＭ［０］＝１である。不揮発性メモリ１０４をＸ８モードに設定するために、共用データバスＤ［７：１］＿ｃを、不揮発性メモリ１０４側でデータバスＤ［７：１］＿１＿ｂに接続し、メモリコントローラ２０１側でデータバスＤ［７：１］＿１＿ａに接続する。不揮発性メモリ１０５は、ＬＳＢの信号線Ｄ［０］＿２でＸ１モードを実行可能なので、共用データバス２０７を使用しない。
【００６２】
バスモード２の場合を説明する。ＣＰＵ１０３から送出されるバスモード切替信号は、ＢＭ［１］＝１、ＢＭ［０］＝１である。不揮発性メモリ１０５をＸ８モードに設定するために、共用データバスＤ［７：１］＿ｃを、不揮発性メモリ１０５側でデータバスＤ［１：７］＿２＿ｂに接続し、メモリコントローラ２０２側でデータバスＤ［１：７］＿２＿ａに接続する。不揮発性メモリ１０４は、ＬＳＢの信号線Ｄ［０］＿１でＸ１モードを実行可能なので、共用データバス２０７を使用しない。
【００６３】
このようにして、ＬＳＢの信号線以外の共用データバス２０７は、バススイッチ回路２０３、２０４を介して、メモリコントローラ２０１、２０２のそれぞれと不揮発性メモリ１０４、１０５のそれぞれと接続される。ＣＰＵ１０３がバススイッチ回路２０３、２０４に送信するバスモード切替信号ＢＭで、７本の信号線Ｄ［７：１］の接続先を切り替えることで、３通りのＩ／Ｏバス幅のバスモードを提供することができる。
【００６４】
次に、図６に示したバススイッチの仕様を実現するバススイッチ回路２０３、２０４の構成を説明する。図７は図５に示したバススイッチ回路の一構成例を示す図である。
【００６５】
図７において、信号線を示す表記（例えば、Ｄ［７：１］＿１＿ｘ）の末尾のｘは、バススイッチ回路２０３の場合にｘ＝ａとなり、バススイッチ回路２０４の場合にｘ＝ｂとなる。バススイッチ回路２０３、２０４は同様な構成なため、ここでは、バススイッチ回路２０４の場合を説明し、バススイッチ回路２０３についての詳細な説明を省略する。
【００６６】
バススイッチ回路２０４は、３ビットのマルチプレクサ回路９０６、９０８と、１ビットのマルチプレクサ回路９０７と、インバータ回路９０１、９０３、９０５と、ＮＡＮＤ回路９０２、９０４と、電界効果トランジスタ（ＦＥＴ）９０９とを有する。ＦＥＴ９０９は、Ｎチャネル型トランジスタである。
【００６７】
マルチプレクサ回路９０６は、ｎを１〜３のビット番号とすると、ｎ＿Ｂ１およびｎ＿Ｂ２からなる６ビットのＢ端子と、ｎ＿Ａの３ビットのＡ端子と、セレクタ信号Ｓが入力されるＳ入力端子と、アウトプットイネーブル制御信号＃ＯＥが入力されるＯＥ入力端子とを有する。マルチプレクサ回路９０８の端子も、マルチプレクサ回路９０６と同様である。マルチプレクサ回路９０７は、１＿Ｂ１および１＿Ｂ２からなる２ビットのＢ端子と、１＿Ａの１ビットのＡ端子と、Ｓ入力端子と、ＯＥ入力端子とを有する。マルチプレクサ回路９０７のＡ端子およびＢ端子は、ビット番号ｎが１の場合に相当する。
【００６８】
マルチプレクサ回路９０６の端子ｎ＿Ｂ１には、不揮発性メモリ１０４のデータバスＤ［７：５］＿１＿ｂが接続され、端子ｎ＿Ｂ２には、不揮発性メモリ１０５のデータバスＤ［１：３］＿２＿ｂが接続されている。そして、マルチプレクサ回路９０６の端子ｎ＿Ａには、共用データバスＤ［７：５］＿ｃが接続されている。
【００６９】
マルチプレクサ回路９０８の端子ｎ＿Ｂ１には、不揮発性メモリ１０４のデータバスＤ［３：１］＿１＿ｂが接続され、端子ｎ＿Ｂ２には、不揮発性メモリ１０５のデータバスＤ［５：７］＿２＿ｂが接続されている。そして、マルチプレクサ回路９０８の端子ｎ＿Ａには、共用データバスＤ［３：１］＿ｃが接続されている。
【００７０】
マルチプレクサ回路９０７の端子１＿Ｂ１には、不揮発性メモリ１０４のデータバスＤ［４］＿１＿ｂが接続され、端子１＿Ｂ２には、不揮発性メモリ１０５のデータバスＤ［４］＿２＿ｂが接続されている。そして、マルチプレクサ回路９０７の端子１＿Ａには、共用データバスＤ［４］＿ｃが接続されている。
【００７１】
ＮＡＮＤ回路９０２は、２つの入力端子のうち、一方の入力端子がＣＰＵ１０３からバスモード切替信号ＢＭ［１］を伝送するための信号線９２１とインバータ回路９０１を介して接続され、他方の入力端子がＣＰＵ１０３からバスモード切替信号ＢＭ［０］を伝送するための信号線９２２と接続されている。そして、ＮＡＮＤ回路９０２の出力端子に接続された信号線が２つに分岐され、一方の信号線がマルチプレクサ回路９０６のＳ入力端子に接続され、他方の信号線がマルチプレクサ回路９０７のＳ入力端子に接続されている。マルチプレクサ回路９０６およびマルチプレクサ回路９０７のそれぞれのＳ入力端子に、バスモード切替信号ＢＭ［１］の反転信号とバスモード切替信号ＢＭ［０］とのＮＡＮＤ演算出力信号が入力される。
【００７２】
ＮＡＮＤ回路９０４は、２つの入力端子のうち、一方の入力端子が信号線９２１と接続され、他方の入力端子が信号線９２２と接続されている。そして、ＮＡＮＤ回路９０４の出力端子に接続された信号線がインバータ回路９０５を介してマルチプレクサ回路９０８のＳ入力端子に接続されている。マルチプレクサ回路９０８のＳ入力端子に、バスモード切替信号ＢＭ［１］とバスモード切替信号ＢＭ［０］とのＮＡＮＤ演算出力信号の反転信号が入力される。
【００７３】
また、信号線９２２から分岐した信号線が、インバータ回路９０３を介してマルチプレクサ回路９０７のＯＥ入力端子およびＦＥＴ９０９のゲート電極に接続されている。マルチプレクサ回路９０７のＯＥ入力端子およびＦＥＴ９０９のゲート電極には、バスモード切替信号ＢＭ［０］の反転信号が入力される。ＦＥＴ９０９のドレイン電極がマルチプレクサ回路９０７の端子１＿Ａに接続された共用データバスＤ［４］＿ｃに接続され、ソース電極がＧＮＤに接続されている。マルチプレクサ回路９０６、９０８のそれぞれのＯＥ入力端子はＧＮＤに接続されている。
【００７４】
次に、図７に示したマルチプレクサ回路９０６〜９０８の回路動作を、図８を参照して説明する。図８は図７に示したマルチプレクサ回路の真理値表である。マルチプレクサ回路９０６、９０８はビット番号ｎに１〜３のそれぞれの番号が当てはまるが、マルチプレクサ回路９０７はビット番号ｎに１のみが当てはまる。
【００７５】
マルチプレクサ回路９０６〜９０８は、ｎをビット番号とすると、Ａ端子（ｎ＿Ａ）を２種類のＢ端子（ｎ＿Ｂ１またはｎ＿Ｂ２）のどちらに接続するか、接続の仕方を選択する回路である。アウトプットイネーブル制御信号＃ＯＥは、Ａ端子とＢ端子の接続を行うか否かを設定するための信号である。アプトプットイネーブル制御信号＃ＯＥの電圧レベルが、第１の閾値電圧よりも低い電位である場合、接続状態に設定し、第２の閾値電圧よりも高い電位である場合、非接続状態に設定する。セレクタ信号Ｓは、Ａ端子の接続先を２種類のＢ端子のうち、いずれか一方のＢ端子に設定するための信号である。マルチプレクサ回路９０６〜９０８の動作は、アウトプットイネーブル制御信号＃ＯＥとセレクタ信号Ｓで決まる。
【００７６】
なお、第１の閾値電圧＜第２の閾値電圧である。以下では、第１の閾値電圧よりも低い電位を「Ｌ」と表記し、第２の閾値電圧よりも高い電位を「Ｈ」と表記する。ＧＮＤの電位は「Ｌ」に相当する。
【００７７】
図８に示すように、アウトプットイネーブル制御信号＃ＯＥが「Ｌ」で、セレクタ信号Ｓが「Ｌ」である場合、Ａ端子ｎ＿ＡはＢ端子ｎ＿Ｂ１と接続される。アウトプットイネーブル制御信号＃ＯＥが「Ｌ」で、セレクタ信号Ｓが「Ｈ」である場合、Ａ端子ｎ＿ＡはＢ端子ｎ＿Ｂ２と接続される。アウトプットイネーブル制御信号＃ＯＥが「Ｈ」の場合は、Ａ端子とＢ端子は非接続（Ｄｉｓｃｏｎｎｅｃｔ）となる。
【００７８】
次に、図８を参照して、バススイッチ回路２０４の動作を説明する。上記バスモード切替信号ＢＭ［１］、ＢＭ［０］のそれぞれにおいて、出力「１」の電圧レベルが「Ｈ」に相当し、出力「０」の電圧レベルが「Ｌ」に相当する。
【００７９】
図６に示したバスモード０のバスモード切替信号ＢＭ［１］＝０、ＢＭ［０］＝０である場合を説明する。
【００８０】
電圧レベル「Ｌ」のバスモード切替信号ＢＭ［１］の反転信号と電圧レベル「Ｌ」のバスモード切替信号ＢＭ［０］とがＮＡＮＤ回路９０２に入力されると、電圧レベル「Ｈ」のセレクタ信号Ｓがマルチプレクサ回路９０６のＳ入力端子に入力される。マルチプレクサ回路９０６は、ＯＥ入力端子に電圧レベル「Ｌ」の電位が印加されており、Ｓ入力端子に電圧レベル「Ｈ」の電位が印加されるため、Ｂ端子ｎ＿Ｂ２をＡ端子ｎ＿Ａと接続させる。つまり、マルチプレクサ回路９０６は、不揮発性メモリ１０５のデータバスＤ［１：３］＿２＿ｂを共用データバスＤ［７：５］＿ｃと接続させる。
【００８１】
また、電圧レベル「Ｈ」のセレクタ信号Ｓがマルチプレクサ回路９０７のＳ入力端子に入力され、バスモード切替信号ＢＭ［０］の反転信号（電圧レベル「Ｈ」）がマルチプレクサ回路９０７のＯＥ入力端子に入力される。マルチプレクサ回路９０７は、ＯＥ入力端子に「Ｈ」の電位が印加されるため、Ｂ端子とＡ端子とを非接続状態に設定する。ＦＥＴ９０９のゲート電極に電圧レベル「Ｈ」の電位が印加されるため、ＦＥＴ９０９がオン状態となり、信号線Ｄ［４］＿ｃがＧＮＤに接続される。
【００８２】
電圧レベル「Ｌ」のバスモード切替信号ＢＭ［１］と電圧レベル「Ｌ」のバスモード切替信号ＢＭ［０］とがＮＡＮＤ回路９０４に入力されると、ＮＡＮＤ回路９０４の出力の反転信号（電圧レベル「Ｌ」）がマルチプレクサ回路９０８のＳ入力端子に入力される。マルチプレクサ回路９０８は、ＯＥ入力端子に「Ｌ」の電位が印加されており、Ｓ入力端子に「Ｌ」の電位が印加されるため、Ｂ端子ｎ＿Ｂ１をＡ端子ｎ＿Ａと接続させる。つまり、マルチプレクサ回路９０８は、不揮発性メモリ１０４のデータバスＤ［３：１］＿１＿ｂを共用データバスＤ［３：１］＿ｃと接続させる。このようにして、図６に示したバスモード０の状態が設定される。
【００８３】
続いて、図６に示したバスモード１のバスモード切替信号ＢＭ［１］＝０、ＢＭ［０］＝１である場合の回路動作を簡単に説明する。
【００８４】
マルチプレクサ回路９０６は、電圧レベル「Ｌ」のセレクタ信号ＳがＳ入力端子に入力されるため、不揮発性メモリ１０４のデータバスＤ［７：５］＿１＿ｂを共用データバスＤ［７：５］＿ｃと接続させる。マルチプレクサ回路９０７は、電圧レベル「Ｌ」のセレクタ信号ＳがＳ入力端子に入力され、電圧レベル「Ｌ」のアウトプットイネーブル制御信号＃ＯＥがＯＥ入力端子に入力されるため、不揮発性メモリ１０４のデータバスの信号線Ｄ［４］＿１＿ｂを共用データバスの信号線Ｄ［４］＿ｃに接続する。マルチプレクサ回路９０８は、電圧レベル「Ｌ」のセレクタ信号ＳがＳ入力端子に入力されるため、不揮発性メモリ１０４のデータバスＤ［３：１］＿１＿ｂを共用データバスＤ［３：１］＿ｃと接続させる。このようにして、図６に示したバスモード１の状態が設定される。
【００８５】
さらに、図６に示したバスモード２のバスモード切替信号ＢＭ［１］＝１、ＢＭ［０］＝１である場合の回路動作を簡単に説明する。
【００８６】
マルチプレクサ回路９０６は、電圧レベル「Ｈ」のセレクタ信号ＳがＳ入力端子に入力されるため、不揮発性メモリ１０５のデータバスＤ［１：３］＿２＿ｂを共用データバスＤ［７：５］＿ｃと接続させる。マルチプレクサ回路９０７は、電圧レベル「Ｈ」のセレクタ信号ＳがＳ入力端子に入力され、電圧レベル「Ｌ」のアウトプットイネーブル制御信号＃ＯＥがＯＥ入力端子に入力されるため、不揮発性メモリ１０５のデータバスの信号線Ｄ［４］＿２＿ｂを共用データバスの信号線Ｄ［４］＿ｃに接続する。マルチプレクサ回路９０８は、電圧レベル「Ｈ」のセレクタ信号ＳがＳ入力端子に入力されるため、不揮発性メモリ１０５のデータバスＤ［５：７］＿２＿ｂを共用データバスＤ［３：１］＿ｃと接続させる。このようにして、図６に示したバスモード２の状態が設定される。
【００８７】
図７および図８を参照して説明したように、バスモード切替信号ＢＭは、共通データバス２０７に含まれる各信号線の接続先を指定するための信号として機能する。
【００８８】
次に、共用データバス２０７のレイアウトの一例を説明する。図９（ａ）は図５に示した共用データバスのレイアウトの一例を示す断面図であり、図９（ｂ）〜（ｄ）はバスモード別に各信号線の用途を説明するための断面図である。図９（ａ）〜（ｄ）は、共用データバス２０７の配線パターンの長手方向に対して垂直方向に切ったときの断面を示す。
【００８９】
図９（ａ）に示すように、実装基板７０１の絶縁体上に、導電性材料で形成された７本の信号線が図の左側からＤ［７］＿ｃ〜Ｄ［１］＿ｃの順に配置されている。信号線Ｄ［７］＿ｃ〜Ｄ［１］＿ｃは、配線パターンの長手方向が一致するように、平行に配置されている。
【００９０】
図９（ｂ）はバスモード０の場合の共用データバス２０７の断面図である。バスモード０では、不揮発性メモリ１０４、１０５のそれぞれがＸ４モードである。図６を参照すると、信号線Ｄ［４］＿ｃはＧＮＤに接続され、信号線Ｄ［７：５］＿ｃは不揮発性メモリ１０５用のデータバスとなり、信号線Ｄ［３：１］＿ｃは不揮発性メモリ１０４用のデータバスとなる。図９（ｂ）を見ると、信号線Ｄ［４］＿ｃを境にして、左半分の３本の信号線Ｄ［７：５］＿ｃが不揮発性メモリ１０５に使用され、右半分の３本の信号線Ｄ［３：１］＿ｃが不揮発性メモリ１０４に使用される。信号線Ｄ［４］＿ｃをＧＮＤに接続することで、不揮発性メモリ１０４、１０５のデータバスはＧＮＤ配線で分離されることになる。そのため、不揮発性メモリ１０４、１０５のデータバス間でクロストークノイズが発生するのを防げる。
【００９１】
図９（ｃ）はバスモード１の場合の共用データバス２０７の断面図である。バスモード１では、不揮発性メモリ１０４がＸ８モードであり、不揮発性メモリ１０５がＸ１モードである。図９（ｃ）に示すように、共用データバスＤ［７：１］＿ｃは不揮発性メモリ１０４用のデータバスとなる。
【００９２】
図９（ｄ）はバスモード２の場合の共用データバス２０７の断面図である。バスモード２では、不揮発性メモリ１０４がＸ１モードであり、不揮発性メモリ１０５がＸ８モードである。図９（ｄ）に示すように、共用データバスＤ［７：１］＿ｃは不揮発性メモリ１０５用のデータバスとなる。
【００９３】
上述したように、バスモード０の場合、共用データバスＤ［７：１］＿ｃに対して、図９（ｂ）に示すように、右端から３本（Ｄ［３：１］＿ｃ）と左端から３本（Ｄ［７：５］＿ｃ）を不揮発性メモリ１０４、１０５のデータバスとして利用することで、不揮発性メモリ１０４、１０５のバスモードがＸ４モードに設定される。このとき、図９（ｂ）に示すレイアウトで中央に位置する信号線Ｄ［４］＿ｃをＧＮＤに接続することで、データバスとして使用しない信号線をクロストークノイズ防止のためのＧＮＤシールド配線として利用することができる。
【００９４】
次に、ＣＰＵ１０３が不揮発性メモリ１０４、１０５のそれぞれのＩ／Ｏバス幅を設定する際に参照するためのバス管理テーブルについて説明する。
【００９５】
図１０はバス管理テーブルの一例を示す図である。図１０に示すように、機能別に、バスモードと、不揮発性メモリ１０４、１０５のそれぞれのデータバスＩＯ数が定義されている。携帯装置１００の電源がオフの状態からオンの状態になると、ＣＰＵ１０３が、バス管理テーブルを不揮発性メモリ１０４から読み出して揮発性メモリ１０１に書き込み、ユーザが機能の実行を指示すると、バス管理テーブルを参照し、指示された機能にしたがって不揮発性メモリ１０４、１０５のバスモードを設定する。
【００９６】
図１０には、ＣＰＵ１０３が実行する複数種の機能のうち、ケース１〜５の場合を示す。本実施形態では、図１０に示すケース１〜５の場合を説明するが、ケース１〜５の場合に限られない。
【００９７】
ケース１は、電話機能をいつでも実行可能な通常モードである。通常モードの場合、ＣＰＵ１０３は不揮発性メモリ１０４、１０５の両方がＸ４モードでアクセス可能なバスモード０に設定するために、図１０には、バスモード切替信号をＢＭ［０］＝０、ＢＭ［１］＝０にすることが記述されている。
【００９８】
ケース２は、ＨＤ（High Definition）動画を録画する場合である。この場合、ＣＰＵ１０３は、動画データを高速にメモリに保存する必要があり、不揮発性メモリ１０５へのライト性能を重視し、不揮発性メモリ１０５に対してＸ８モードでアクセス可能に設定する。そのため、不揮発性メモリ１０５がＸ８モードのバスモード２に設定するために、図１０に示すように、ケース２の場合、バスモード切替信号をＢＭ［０］＝１、ＢＭ［１］＝１にすることが記述されている。
【００９９】
ケース３は、ＨＤ動画を再生する場合である。この場合、ＣＰＵ１０３は、動画データを高速にメモリから読み出す必要があり、不揮発性メモリ１０５からのリード性能を重視し、不揮発性メモリ１０５に対してＸ８モードでアクセス可能に設定する。そのため、不揮発性メモリ１０５がＸ８モードのバスモード２に設定するために、図１０には、ケース３の場合、バスモード切替信号をＢＭ［０］＝１、ＢＭ［１］＝１にすることが記述されている。
【０１００】
ケース４は、カメラ１１１で連写した静止画を保存する場合である。この場合、ＣＰＵ１０３は、静止画データを高速にメモリに保存する必要があり、不揮発性メモリ１０４へのライト性能を重視し、不揮発性メモリ１０４に対してＸ８モードでアクセス可能に設定する。そのため、図１０には、ケース４の場合、バスモード切替信号をＢＭ［０］＝１、ＢＭ［１］＝０にすることが記述されている。
【０１０１】
ケース５は、コンテンツを実行させる場合である。この場合、ＣＰＵ１０３は、コンテンツのアプリケーションプログラムを高速にメモリから読み出す必要があり、不揮発性メモリ１０４からのリード性能を重視し、不揮発性メモリ１０４に対してＸ８モードでアクセス可能に設定する。そのため、図１０には、ケース５の場合、バスモード切替信号をＢＭ［０］＝１、ＢＭ［１］＝０にすることが記述されている。
【０１０２】
ＣＰＵ１０３は、図１０に示したバス管理テーブルを参照して、実行する機能に対応するバスモード切替信号をバススイッチ回路２０３、２０４に送信することで、不揮発性メモリ１０４、１０５のバスモードを設定する。
【０１０３】
次に、本実施形態の携帯装置１００の動作を説明する。図１１は本実施形態の携帯装置の動作手順を示すフローチャートである。
【０１０４】
初期状態として、ユーザが携帯装置１００の電源を入れ、携帯装置１００が通常モードになっているものとする。ＣＰＵ１０３は、いずれの機能が指示されてもＩ／Ｏバス幅を設定可能にするために、不揮発性メモリ１０４に保存されているバス管理テーブルを読み出して揮発性メモリ１０１に書き込んでいる。
【０１０５】
ＣＰＵ１０３は、ユーザから操作部１１５を介して機能を実行する旨の指示が入力されると、不揮発性メモリ１０４、１０５へのアクセスを開始する（ステップ６０１）。続いて、ＣＰＵ１０３は、バスモードを現在の状態から他のバスモードに切り替える必要があるか否かを確認するために（ステップ６０２）、揮発性メモリ１０１に格納されているバス管理テーブルを参照し、使用するバスモードのＩ／Ｏバス幅およびバスモード切替信号の情報を含むバスモード情報を取得する。そして、ＣＰＵ１０３は、使用するバスモードが現在の状態と異なることを認識すると、取得したバスモード情報にしたがってメモリコントローラ２０１、２０２にＩ／Ｏバス幅の設定を行う（ステップ６０３）。
【０１０６】
ステップ６０３の処理の後、ＣＰＵ１０３は、取得したバスモード情報にしたがって不揮発性メモリにＩ／Ｏバス幅の設定を行う（ステップ６０４）。具体例として、バスモード２である場合、ＣＰＵ１０３は、Ｘ１モードで動作させるためのコマンドをメモリコントローラ２０１を介して不揮発性メモリ１０４に送信し、Ｘ８モードで動作させるためのコマンドをメモリコントローラ２０２を介して不揮発性メモリ１０５に送信する。
【０１０７】
続いて、ＣＰＵ１０３は、取得したバスモード情報に対応するバスモード切替信号ＢＭをバススイッチ回路２０３、２０４に送信する（ステップ６０５）。バススイッチ回路２０３、２０４は、ＣＰＵ１０３から受信したバスモード切替信号にしたがって、共用データバス２０７に含まれる複数の信号線を、不揮発性メモリ１０４、１０５の両方、または、いずれか一方にデータバスとして振り分ける。バスモード２の場合、メモリコントローラ２０１および不揮発性メモリ１０４を接続する信号線Ｄ［０］＿１を介して、ＣＰＵ１０３は不揮発性メモリ１０４とＸ１モードでアクセス可能となる。また、２つのバススイッチ回路２０３、２０４を介して、メモリコントローラ２０２のデータバスＤ［７：０］が不揮発性メモリ１０５のＤ［７：０］と接続され、ＣＰＵ１０３は不揮発性メモリ１０５とＸ８モードでアクセス可能となる。
【０１０８】
次に、ＣＰＵ１０３は、書き込み対象または読み出し対象のデータのアクセス開始アドレスとアドレス数を不揮発性メモリに指定する（ステップ６０６）。具体的には、ＣＰＵ１０３は、メモリコントローラ２０２を介して不揮発性メモリ１０５に対して、信号線ＣＫ＿２を用いてクロック信号を送信し、信号線ＣＭＤ＿２を用いてコマンド信号を送信する。ＣＰＵ１０３は、メモリコントローラ２０１を介して不揮発性メモリ１０４に対して、信号線ＣＫ＿１を用いてクロック信号を送信し、信号線ＣＭＤ＿１を用いてコマンド信号を送信する。なお、ステップ６０２において、ＣＰＵ１０３は、バスモードを切り替える必要がないと判定すると、ステップ６０３〜６０５の処理をスキップして、ステップ６０６の処理に進む。
【０１０９】
ステップ６０６の処理の後、ＣＰＵ１０３は、不揮発性メモリに対するアクセスの種類が、リード（読み出し）か、ライト（書き込み）かを確認する（ステップ６０７）。アクセスの種類がリードの場合、ＣＰＵ１０３はステップ６０８の処理に進み、アクセスの種類がライトの場合、ＣＰＵ１０３はステップ６１２の処理に進む。以降の処理の説明では、アクセスの種類がリードおよびライトのいずれについても、バスモード２で、アクセス対象のメモリデバイスが不揮発性メモリ１０５の場合とする。
【０１１０】
ステップ６０７でアクセスの種類がリードである場合、ＣＰＵ１０３は、不揮発性メモリ１０５にリードコマンドを発行する（ステップ６０８）。具体的には、ＣＰＵ１０３は、メモリコントローラ２０２を介して不揮発性メモリ１０５に対して、信号線ＣＫ＿２を用いてクロック信号を送信し、信号線ＣＭＤ＿２を用いてリードコマンドをシリアル信号で送信する。
【０１１１】
不揮発性メモリ１０５は、ＣＰＵ１０３からリードコマンドを受信すると、ステップ６０６で受信したアクセス開始アドレスおよびアドレス数に対応するデータを不揮発性記憶素子からバッファ用ＲＡＭに複写するリード動作を開始する。不揮発性メモリ１０５は、リード動作を実行中でＢｕｓｙ状態であれば、信号ｄ＝０を信号線Ｄ［０］＿２に出力し、リード動作が終了してＲｅａｄｙ状態になれば、信号ｄ＝１を信号線Ｄ［０］＿２に出力する。ＣＰＵ１０３は、不揮発性メモリ１０５のリード動作が完了したかを、次のようにして確認する（ステップ６０９）。ＣＰＵ１０３は、メモリコントローラ２０２を介して、不揮発性メモリ１０５から受信する信号ｄを定期的に監視し、信号ｄの情報が「０」から「１」になると、不揮発性メモリ内部のリード動作が完了したと認識する。
【０１１２】
続いて、ＣＰＵ１０３は、データを不揮発性メモリ１０５のバッファ用ＲＡＭから読み出す（ステップ６１０）。具体的には、ＣＰＵ１０３は、メモリコントローラ２０２を介して、不揮発性メモリ１０５からデータバスＤ［７：０］を用いて、読み出し対象のデータであるリードデータを「読み出しアドレス回数分」だけ、Ｘ８モードで取得する。
【０１１３】
一方、ステップ６０７でアクセスの種類がライトである場合、ＣＰＵ１０３は、データを不揮発性メモリ１０５に書き込む（ステップ６１２）。具体的には、ＣＰＵ１０３は、メモリコントローラ２０２を介して不揮発性メモリ１０５に対して、データバスＤ［７：０］を用いて、書き込み対象のデータであるライトデータを「書き込みアドレス回数分」だけ、Ｘ８モードで送信する。不揮発性メモリ１０４は、ＣＰＵ１０３から受信したデータをバッファ用ＲＡＭに格納する。
【０１１４】
続いて、ＣＰＵ１０３は、不揮発性メモリ１０５にライトコマンドを発行する（ステップ６１３）。具体的には、ＣＰＵ１０３は、メモリコントローラ２０２を介して不揮発性メモリ１０５に対して、信号線ＣＫ＿２を用いてクロック信号を送信し、信号線ＣＭＤ＿２信号を用いてシリアル信号でライトコマンドを送信する。
【０１１５】
不揮発性メモリ１０５は、ＣＰＵ１０３からライトコマンドを受信すると、バッファ用ＲＡＭに保存したデータを不揮発性記憶素子に移動させるライト動作を開始する。不揮発性メモリ１０５は、ライト動作を実行中でＢｕｓｙ状態であれば、信号ｄ＝０を信号線Ｄ［０］＿２に出力し、ライト動作が終了してＲｅａｄｙ状態になれば、信号ｄ＝１を信号線Ｄ［０］＿２に出力する。
【０１１６】
ＣＰＵ１０３は、不揮発性メモリ１０５のライト動作が完了したか、次のようにして確認する（ステップ６１４）。ＣＰＵ１０３は、メモリコントローラ２０２を介して、不揮発性メモリ１０５から受信する信号ｄを定期的に監視し、信号ｄの情報が「０」から「１」になると、不揮発性メモリ内部のライト動作が完了したと認識する。ＣＰＵ１０３は、不揮発性メモリ１０５のライト動作の完了を確認すると、処理を終了する。
【０１１７】
なお、ステップ６０４の処理において、ＣＰＵ１０３がメモリコントローラを介してメモリデバイスのＩ／Ｏバス幅の設定を変更する場合で説明したが、メモリコントローラがメモリデバイスに対して、Ｉ／Ｏバス幅の変更を指示する旨の変更コマンドを送信するようにしてもよい。これは、ステップ６０３の処理でＣＰＵ１０３がメモリコントローラに対してＩ／Ｏバス幅の設定を行っているため、メモリコントローラがメモリデバイスにコマンドを発行することが可能だからである。ＭＭＣ Ｉ／Ｆ規格仕様のメモリデバイスは、上述したように、３つのバスモードがあり、不揮発性メモリ１０４、１０５は、Ｉ／Ｏバス幅の切り替えを受信するコマンドによって行う。
【０１１８】
次に、図１０に示したケース１〜５のうち、３つのケースの場合の動作を、図１１を参照して説明する。
【０１１９】
はじめに、ＨＤ動画を録画する場合（ケース２）の動作を説明する。初期状態として、携帯装置１００が通常モードであるものとする。通常モードでは、バスモード０である。そのため、不揮発性メモリ１０４および不揮発性メモリ１０５は両方ともＸ４モードになっている。バスモード切替信号は、ＢＭ［０］＝０、ＢＭ［１］＝０の状態である。また、動画撮影機能を実行するためのアプリケーションプログラムが揮発性メモリ１０１に格納されているものとする。
【０１２０】
ＣＰＵ１０３は、ユーザから操作部１１５を介して、ＨＤ動画を録画する機能を実行する旨の指示が入力されると、揮発性メモリ１０１に格納されているアプリケーションプログラムにしたがって動画撮影機能を起動し、不揮発性メモリ１０４、１０５へのアクセスを開始する（ステップ６０１）。続いて、ＣＰＵ１０３は、揮発性メモリ１０１に格納されているバス管理テーブルを参照し、バスモードを切り替える必要があるか否かを判定する（ステップ６０２）。ＣＰＵ１０３は、指示された機能を実行するには、バスモードを現在のバスモード０からバスモード２に切り替える必要があると判断し、バスモード２の場合のＩ／Ｏバス幅およびバスモード切替信号の情報を含むバスモード情報をバス管理テーブルから取得する。新たなバスモード切替信号はＢＭ［０］＝１、ＢＭ［１］＝１である。
【０１２１】
そして、ＣＰＵ１０３は、メモリコントローラ２０１のＩ／Ｏバス幅をＸ１モードに設定し、メモリコントローラ２０２のＩ／Ｏバス幅をＸ８モードに設定する（ステップ６０３）。続いて、ＣＰＵ１０３は、不揮発性メモリ１０４のＩ／Ｏバス幅をＸ１モードに設定し、不揮発性メモリ１０５のＩ／Ｏバス幅をＸ８モードに設定する（ステップ６０４）。
【０１２２】
次に、ＣＰＵ１０３は、バスモード切替信号ＢＭ［０］＝１、ＢＭ［１］＝１をバススイッチ回路２０３、２０４に送信する（ステップ６０５）。バススイッチ回路２０３、２０４は、入力されるバスモード切替信号ＢＭ［０］＝１、ＢＭ［１］＝１にしたがって、データバスＤ［７：１］を不揮発性メモリ１０５のデータバスに設定する。その結果、ＣＰＵ１０３は、信号線Ｄ［０］＿２と共用データバスＤ［７：１］とを合わせたデータバスＤ［７：０］を介して、不揮発性メモリ１０５とＸ８モードでアクセス可能となる。また、ＣＰＵ１０３は、信号線Ｄ［０］＿１を介して不揮発性メモリ１０４とＸ１モードでアクセス可能となる。
【０１２３】
次に、ＣＰＵ１０３は、書き込み対象または読み出し対象のデータのアクセス開始アドレスとアドレス数を不揮発性メモリ１０５に指定する（ステップ６０６）。続いて、ＣＰＵ１０３は、不揮発性メモリ１０５に対するアクセスの種類がライトであることを確認すると（ステップ６０７）、カメラ１１１から受信する動画データを不揮発性メモリ１０５に書き込む（ステップ６１２）。具体的には、ＣＰＵ１０３は、メモリコントローラ２０２を介して不揮発性メモリ１０５に対して、データバスＤ［７：０］を用いて、動画データを「書き込みアドレス回数分」だけ、Ｘ８モードで送信する。不揮発性メモリ１０５は、ＣＰＵ１０３から受信した動画データをバッファ用ＲＡＭに格納する。
【０１２４】
続いて、ＣＰＵ１０３は、不揮発性メモリ１０５にライトコマンドを発行する（ステップ６１３）。不揮発性メモリ１０５は、ＣＰＵ１０３からライトコマンドを受信すると、バッファ用ＲＡＭに保存した動画データを不揮発性記憶素子に移動させるライト動作を開始する。不揮発性メモリ１０５は、ライト動作を実行中でＢｕｓｙ状態であれば、信号ｄ＝０を信号線Ｄ［０］＿２に出力し、ライト動作が終了してＲｅａｄｙ状態になれば、信号ｄ＝１を信号線Ｄ［０］＿２に出力する。
【０１２５】
ＣＰＵ１０３は、メモリコントローラ２０２を介して、不揮発性メモリ１０５から受信する信号ｄを定期的に監視し、不揮発性メモリ１０５のライト動作が完了したかを確認する（ステップ６１４）。信号ｄの情報が「０」から「１」になると、ＣＰＵ１０３は、不揮発性メモリ１０５のライト動作が完了したと認識し、所定容量の動画データの書き込み処理を終了する。ＣＰＵ１０３は、ステップ６１２〜６１４の処理を繰り返すことで、カメラ１１１から受信する動画データを順次、不揮発性メモリ１０５に格納する。
【０１２６】
次に、静止画撮影を連続して行う場合（ケース４）の動作を、図１１を参照して説明する。
【０１２７】
ここでは、携帯装置１００がケース２のＨＤ動画録画を行った後の状態であるものとする。ケース２では、バスモード２である。そのため、不揮発性メモリ１０５がＸ８モードになっており、不揮発性メモリ１０４がＸ１モードになっている。バスモード切替信号は、ＢＭ［０］＝１、ＢＭ［１］＝１の状態である。また、静止画撮影機能を実行するためのアプリケーションプログラムが揮発性メモリ１０１に格納されているものとする。
【０１２８】
ＣＰＵ１０３は、ユーザから操作部１１５を介して、静止画撮影を連続して行う機能を実行する旨の指示が入力されると、揮発性メモリ１０１に格納されているアプリケーションプログラムにしたがって静止画撮影機能を起動し、不揮発性メモリ１０４、１０５へのアクセスを開始する（ステップ６０１）。続いて、ＣＰＵ１０３は、揮発性メモリ１０１に格納されているバス管理テーブルを参照し、バスモードを切り替える必要があるか否かを判定する（ステップ６０２）。ＣＰＵ１０３は、指示された機能を実行するには、バスモードを現在のバスモード２からバスモード１に切り替える必要があると判断し、バスモード１の場合のＩ／Ｏバス幅およびバスモード切替信号の情報を含むバスモード情報をバス管理テーブルから取得する。新たなバスモード切替信号はＢＭ［０］＝１、ＢＭ［１］＝０である。
【０１２９】
そして、ＣＰＵ１０３は、メモリコントローラ２０１のＩ／Ｏバス幅をＸ８モードに設定し、メモリコントローラ２０２のＩ／Ｏバス幅をＸ１モードに設定する（ステップ６０３）。続いて、ＣＰＵ１０３は、不揮発性メモリ１０４のＩ／Ｏバス幅をＸ８モードに設定し、不揮発性メモリ１０５のＩ／Ｏバス幅をＸ１モードに設定する（ステップ６０４）。
【０１３０】
次に、ＣＰＵ１０３は、バスモード切替信号ＢＭ［０］＝１、ＢＭ［１］＝０をバススイッチ回路２０３、２０４に送信する（ステップ６０５）。バススイッチ回路２０３、２０４は、入力されるバスモード切替信号ＢＭ［０］＝１、ＢＭ［１］＝０にしたがって、データバスＤ［７：１］を不揮発性メモリ１０４のデータバスに設定する。その結果、ＣＰＵ１０３は、信号線Ｄ［０］＿１と共用データバスＤ［７：１］とを合わせたデータバスＤ［７：０］を介して、不揮発性メモリ１０４とＸ８モードでアクセス可能となる。また、ＣＰＵ１０３は、信号線Ｄ［０］＿２を介して不揮発性メモリ１０５とＸ１モードでアクセス可能となる。
【０１３１】
次に、ＣＰＵ１０３は、書き込み対象または読み出し対象のデータのアクセス開始アドレスとアドレス数を不揮発性メモリ１０４に指定する（ステップ６０６）。続いて、ＣＰＵ１０３は、不揮発性メモリ１０４に対するアクセスの種類がライトであることを確認すると（ステップ６０７）、カメラ１１１から受信する静止画データを不揮発性メモリ１０４に書き込む（ステップ６１２）。具体的には、ＣＰＵ１０３は、メモリコントローラ２０１を介して不揮発性メモリ１０４に対して、データバスＤ［７：０］を用いて、静止画データを「書き込みアドレス回数分」だけ、Ｘ８モードで送信する。不揮発性メモリ１０４は、ＣＰＵ１０３から受信した静止画データをバッファ用ＲＡＭに格納する。
【０１３２】
続いて、ＣＰＵ１０３は、不揮発性メモリ１０４にライトコマンドを発行する（ステップ６１３）。不揮発性メモリ１０４は、ＣＰＵ１０３からライトコマンドを受信すると、バッファ用ＲＡＭに保存した静止画データを不揮発性記憶素子に移動させるライト動作を開始する。不揮発性メモリ１０４は、ライト動作を実行中でＢｕｓｙ状態であれば、信号ｄ＝０を信号線Ｄ［０］＿１に出力し、ライト動作が終了してＲｅａｄｙ状態になれば、信号ｄ＝１を信号線Ｄ［０］＿１に出力する。
【０１３３】
ＣＰＵ１０３は、メモリコントローラ２０１を介して、不揮発性メモリ１０４から受信する信号ｄを定期的に監視し、不揮発性メモリ１０４のライト動作が完了したかを確認する（ステップ６１４）。信号ｄの情報が「０」から「１」になると、ＣＰＵ１０３は、不揮発性メモリ１０４のライト動作が完了したと認識し、所定容量の静止画データの書き込み処理を終了する。ＣＰＵ１０３は、ステップ６１２〜６１４の処理を繰り返すことで、カメラ１１１から受信する静止画データを順次、不揮発性メモリ１０４に格納する。
【０１３４】
次に、コンテンツを実行させる場合（ケース５）の動作を、図１１を参照して説明する。
【０１３５】
ここでは、携帯装置１００がケース４の静止画撮影を行った後の状態であるものとする。ケース４では、バスモード１である。そのため、不揮発性メモリ１０４がＸ８モードになっており、不揮発性メモリ１０５がＸ１モードになっている。バスモード切替信号は、ＢＭ［０］＝１、ＢＭ［１］＝０の状態である。
【０１３６】
ＣＰＵ１０３は、ユーザから操作部１１５を介して、コンテンツを実行させる旨の指示が入力されると、不揮発性メモリ１０４、１０５へのアクセスを開始する（ステップ６０１）。続いて、ＣＰＵ１０３は、揮発性メモリ１０１に格納されているバス管理テーブルを参照し、バスモードを切り替える必要があるか否かを判定する（ステップ６０２）。ＣＰＵ１０３は、コンテンツを実行する場合、バスモードを現在のバスモードから別のバスモードに切り替える必要がないと判断し、書き込み対象または読み出し対象のデータのアクセス開始アドレスとアドレス数を不揮発性メモリ１０４に指定する（ステップ６０６）。
【０１３７】
続いて、ＣＰＵ１０３は、不揮発性メモリ１０４に対するアクセスの種類がリードであることを確認すると（ステップ６０７）、不揮発性メモリ１０４にリードコマンドを発行する（ステップ６０８）。不揮発性メモリ１０４は、ＣＰＵ１０３からリードコマンドを受信すると、ステップ６０６で受信したアクセス開始アドレスおよびアドレス数に対応するデータを不揮発性記憶素子からバッファ用ＲＡＭに複写する。不揮発性メモリ１０４は、リード動作を実行中でＢｕｓｙ状態であれば、信号ｄ＝０を信号線Ｄ［０］＿１に出力し、リード動作が終了してＲｅａｄｙ状態になれば、信号ｄ＝１を信号線Ｄ［０］＿１に出力する。
【０１３８】
ＣＰＵ１０３は、メモリコントローラ２０１を介して、不揮発性メモリ１０４から受信する信号ｄを定期的に監視し、不揮発性メモリ１０４のリード動作が完了したかを確認する（ステップ６０９）。信号ｄの情報が「０」から「１」になると、ＣＰＵ１０３は、不揮発性メモリ１０４のリード動作が完了したと認識し、不揮発性メモリ１０４のバッファ用ＲＡＭからデータを読み出す（ステップ６１０）。具体的には、ＣＰＵ１０３は、メモリコントローラ２０１を介して、不揮発性メモリ１０４からデータバスＤ［７：０］を用いて、リードデータを「読み出しアドレス回数分」だけ、Ｘ８モードで取得する。ＣＰＵ１０３は、不揮発性メモリ１０４から取得したデータを揮発性メモリ１０１に書き込む。続いて、ＣＰＵ１０３は、揮発性メモリ１０１に格納されているアプリケーションプログラムにしたがってコンテンツを起動する。
【０１３９】
このようにして、ＣＰＵは、不揮発性メモリにアクセスするためのバスモードを切り替える必要が生じる度に、使用するバスモードをバス管理テーブルで確認し、メモリコントローラ、不揮発性メモリおよびバススイッチ回路に、使用するバスモードの情報を通知し、バスモードを設定してから不揮発性メモリにアクセスする。
【０１４０】
なお、ＣＰＵ１０３は、図１１に示したフローの処理が終了すると、バスモード０（Ｄｅｆａｕｌｔ状態）に戻すようにしてもよい。この場合、バスモード１および２のいずれのバスモードでも処理終了後、バスモード０に切り替わるので、次回、ユーザからの機能実行の指示があるとき、図１１に示したステップ６０１における不揮発性メモリへのアクセス開始時には、常に、バスモード０が設定された状態になっている。ユーザが携帯装置１００を通常モードで利用する頻度が高い場合には、ＣＰＵ１０３は、通常モードの状態で、不揮発性メモリ１０４、１０５にバスモード０でアクセスするとき、Ｉ／Ｏバス幅の変更手順（ステップ６０３〜６０５）をスキップできるので、バスモード１および２のいずれのバスモードでも処理を行った後、バスモード０の状態に戻すようにしたほうがよい。
【０１４１】
また、本実施形態では、不揮発性メモリ１０４、１０５にバッファ用ＲＡＭが設けられている場合で説明したが、バッファ用ＲＡＭが設けられていなくもよい。また、不揮発性メモリ１０４、１０５からＣＰＵ１０３に動作状態を通知する方法は、上述した方法とは異なる方法であってもよく、不揮発性メモリ１０４、１０５でのリード動作およびライト動作にかかる時間をＣＰＵ１０３がわかっている場合には、不揮発性メモリ１０４、１０５からＣＰＵ１０３に動作状態を通知しなくてもよい。
【０１４２】
上述したように、本実施形態の携帯装置では、メモリデバイスにアクセスを行う上で、最低限必要なデータバスとしては、メモリコントローラとメモリデバイスとを専用の信号線を１本用いて接続している。その他に必要となるデータバスは、７本の信号線を含む共用データバスを使用している。メモリデバイスに対して必要となるアクセス性能に応じて、メモリデバイスのＩ／Ｏバス幅を増やすことができる。具体的には、共用データバスの７本の信号線を、メモリコントローラの近傍に設けられたバススイッチ回路とメモリデバイスの近傍に設けられたバススイッチ回路との間で、切り替えられるようにしている。
【０１４３】
例えば、携帯装置の動作状態に応じて、一方のメモリデバイスのアクセス性能を上げたい場合は、共用データバスの７本の信号線を一方のデバイスに全て割り当て、Ｘ８モードを実現する。通常モード時は、どちらのメモリデバイスも同じＩ／Ｏバス幅となるように、各メモリデバイスに共用データバスの７本の信号線から３本ずつを割り当て、それぞれＸ４モードを実現する。このとき、データバスとして用いず、データバスの中央に配置された１本の信号線をＧＮＤに接続することで、この信号線をクロストークノイズ防止のためのシールド配線として用いている。
【０１４４】
携帯装置で実行される機能の各動作状態については、動作状態毎に、使用するメモリデバイスのＩ／Ｏバス幅を予め決めておき、不揮発性メモリに格納されたバス管理テーブルに記録しておく。メモリデバイスにアクセスする際、ＣＰＵは、バス管理テーブルの情報に基づいて、各メモリデバイスのＩ／Ｏバス幅をバススイッチ回路に対して指示し、メモリデバイスおよびメモリコントローラ間のデータバスを設定した後、メモリデバイスにアクセスする。
【０１４５】
本実施形態の携帯装置では、次のような効果が得られる。
【０１４６】
データバスの基板表面に占める面積を削減できる効果が得られる。このことを具体的に説明する。メモリデバイス毎に８本の信号線を含むデータバスを接続すると、２つのメモリデバイスが搭載されている場合、合計１６本の信号線を基板表面に引き回す必要がある。上述の実施形態の場合、データバスに必要な信号線は９本でよいので、７本の信号線を削減することができる。どのくらいの面積が削減可能かを計算してみる。
【０１４７】
はじめに、１６本の信号線からなるデータバスを単層で引き回した場合の基板表面に占める面積を計算してみる。データバスの信号線の長さを１００ｍｍとし、信号線の配線幅を０．５ｍｍとし、信号線の間隔を０．５ｍｍとすると、このデータバスのバス幅は１６ｍｍ、占有面積は１６００ｍｍ2となる。これに対して、９本の信号線からなるデータバスを引き回した場合、信号線の長さ、配線幅および間隔が１６本の信号線の場合と同じとすると、データバスのバス幅は１０ｍｍ、占有面積が９００ｍｍ2となる。この計算結果から、データバスの占有面積を７００ｍｍ2分削減できることがわかる。
【０１４８】
この結果に対して、図５に示した構成の面積を考慮してみる。バススイッチ回路を制御するための２本の信号線を含むデータバスについて、そのバス幅を２ｍｍとし、占有面積を２００ｍｍ2とする。また、２個のバススイッチ回路の基板上に配置していることから、１個のＰＫＧサイズを１０ｍｍｘ１ｍｍと見積ると、２個のバススイッチ回路の占有面積は２０ｍｍ2となる。上述の計算結果７００ｍｍ2から（２００ｍｍ2＋２０ｍｍ2）を差し引いても、４８０ｍｍ2の削減効果が見込めることがわかる。例えば、本実施形態の面積削減効果を携帯端末の基板（大きさ５０ｍｍｘ１００ｍｍ）に適用した場合、削減される面積は基板面積の約１０％に相当する。
【０１４９】
また、本実施形態では、２つのメモリデバイスがＸ４モードでアクセス可能にする際、共用データバスを２つのデータバス（３本の信号線からなる）と１本の信号線に分割し、分割したデータバスを２つのメモリデバイスのそれぞれに割り当てているが、これらのデータバスを同時に使用してデータを送受信しても、クロストークノイズの影響を受けにくくすることができる。上記の２つのデータバスと１本の信号線のうち、１本の信号線を２つのデータバスの間に配置するとともに、ＧＮＤに接続している。そのため、共用データバスで２つのメモリデバイスのバスデータが同時転送される場合でも、２つのデータバスのバス信号がＧＮＤシールドされ、クロストークノイズの影響を受けにくくなり、データの信頼性が高まる。
【０１５０】
また、本実施形態では、図７に示したように、共用データバスの信号線の接続先を切り替えるバススイッチ回路を、一方のデバイスのデータバスＤ［３：１］と他方のデバイスのデータバスＤ［７：５］とをマルチプレクサ回路で切り替える構成にしているので、回路を簡略化できる。
【０１５１】
また、本実施形態では、必要な場合に、メモリデバイスへのデータ転送速度を高速化できる効果が得られる。Ｘ４モードでは、メモリデバイスのデータ転送速度が十分でない場合、メモリデバイスに対してＸ８モードでのアクセスが可能になるため、データ転送速度が高速になる。その際、共用データバスの信号線の全てを１つのメモリデバイスのために使用しても、他のメモリデバイスはＸ１モードでアクセス可能なので、複数のメモリデバイスのそれぞれに対してアクセス可能な状態が維持される。要求されるアクセス性能に応じて、各種バスモードのデータ転送性能を十分に活用することができる。
【０１５２】
さらに、本実施形態では、不揮発性メモリの実装の自由度が向上する効果が得られる。面積削減効果で説明したように、データバスのバス幅を小さくできるため、実装面積の不足で引き回しが困難であった場所へ不揮発性メモリを配置することが可能になる。また、ＣＰＵパッケージから離れた場所に不揮発性メモリを配置することも可能になる。
【０１５３】
なお、本実施形態では、図６を参照して、Ｉ／Ｏバス幅の切り替えが３種類の場合を説明したが、Ｉ／Ｏバス幅の切り替えが図６に示したバスモード１とバスモード２の２種類であってもよく、Ｉ／Ｏバス幅の切り替えが４種類以上あってもよい。
【０１５４】
図１２はＩ／Ｏバス幅の切り替えが４種類の場合の一例を示す表である。図１２を参照して、各バスモードについて説明する。
バスモード０：不揮発性メモリ１０４がＸ１モード、不揮発性メモリ１０５がＸ８モード
バスモード１：不揮発性メモリ１０４がＸ２モード、不揮発性メモリ１０５がＸ６モード
バスモード２：不揮発性メモリ１０４がＸ６モード、不揮発性メモリ１０５がＸ２モード
バスモード３：不揮発性メモリ１０４がＸ８モード、不揮発性メモリ１０５がＸ１モード
図１２に示す表において、信号線を示す表記（例えば、Ｄ［１］＿１＿ｘ）の末尾のｘは、メモリコントローラ側のバススイッチ回路２０３の場合にｘ＝ａとなり、メモリデバイス側のバススイッチ回路２０４の場合にｘ＝ｂとなる。図１２に示すように、バスモード１および２では、共用データバス２０７のうち、１本の信号線がＧＮＤに接続される。
【０１５５】
（第２の実施形態）
本実施形態は、共用データバスのレイアウトが図９に示したレイアウトとは異なる場合である。本実施形態は、絶縁体を挟む２つの導電性層にパターンが形成される２層パターンに、共用データバスに含まれる複数の信号線を分ける場合である。本実施形態では、第１の実施形態と同様な構成についての詳細な説明を省略する。
【０１５６】
図１３は本実施形態の携帯装置における共用データバスのレイアウトを説明するための断面図である。図１３（ａ）は図５に示した共用データバスの本実施形態におけるレイアウトの一例を示す断面図であり、図１３（ｂ）〜（ｄ）はバスモード別に各信号線の用途を説明するための断面図である。図１３（ａ）〜（ｄ）は、共用データバス２０７の配線パターンの長手方向に対して垂直方向に切ったときの断面を示す。
【０１５７】
図１３（ａ）に示すように、実装基板８０１の表面側に、導電性材料で３本の信号線が図の左側からＤ［５］＿ｃ〜Ｄ［３］＿ｃの順に形成されている。これらの信号線は、配線パターンの長手方向が一致するように、平行に配置されている。実装基板８０１の裏面側には、導電性材料で５本の信号線が図の左側からＤ［７］＿ｃ、Ｄ［６］＿ｃ、シールド線８０２、Ｄ［２］＿ｃおよびＤ［１］＿ｃの順に形成されている。これらの信号線およびシールド線８０２は、配線パターンの長手方向が一致するように、平行に配置されている。シールド線８０２はＧＮＤに接続されている。シールド線８０２は実装基板８０１の裏面側に設けられた信号線Ｄ［７］＿ｃ、Ｄ［６］＿ｃ、Ｄ［２］＿ｃ、Ｄ［１］＿ｃを２本ずつに２等分している。
【０１５８】
図１３（ｂ）はバスモード０の場合の共用データバス２０７の断面図である。バスモード０では、不揮発性メモリ１０４、１０５のそれぞれがＸ４モードである。図６を参照すると、信号線Ｄ［４］＿ｃはＧＮＤに接続され、信号線Ｄ［７：５］＿ｃは不揮発性メモリ１０５用のデータバスとなり、信号線Ｄ［３：１］＿ｃは不揮発性メモリ１０４用のデータバスとなる。
【０１５９】
図１３（ｂ）を見ると、実装基板８０１の表面側では、信号線Ｄ［４］＿ｃを境にして、左側の信号線Ｄ［５］＿ｃと右側の信号線Ｄ［３］＿ｃとに分けられる。また、実装基板８０１の裏面側では、シールド線８０２を境にして、左側の２本の信号線Ｄ［７］＿ｃ、Ｄ［６］＿ｃと、右側の２本の信号線Ｄ［２］＿ｃ、Ｄ［１］＿ｃとに分けられる。信号線Ｄ［４］＿ｃをＧＮＤに接続することで、不揮発性メモリ１０４、１０５のデータバスは、実装基板８０１の表面および裏面のＧＮＤ配線で分離される。そのため、不揮発性メモリ１０４、１０５のデータバス間でクロストークノイズが発生するのを防げる。
【０１６０】
図１３（ｃ）はバスモード１の場合の共用データバス２０７の断面図である。バスモード１では、不揮発性メモリ１０４がＸ８モードであり、不揮発性メモリ１０５がＸ１モードである。図１３（ｃ）に示すように、共用データバスＤ［７：１］＿ｃは不揮発性メモリ１０４用のデータバスとなる。
【０１６１】
図１３（ｄ）はバスモード２の場合の共用データバス２０７の断面図である。バスモード２では、不揮発性メモリ１０４がＸ１モードであり、不揮発性メモリ１０５がＸ８モードである。図１３（ｄ）に示すように、共用データバスＤ［７：１］＿ｃは不揮発性メモリ１０５用のデータバスとなる。
【０１６２】
本実施形態のように、共用データバスを２層パターンにレイアウトした場合でも、ＣＰＵ１０３は図６に示した各バスモードに対応して不揮発性メモリ１０４、１０５のそれぞれとアクセス可能となる。また、バスモード０のとき、実装基板の表面側に形成された複数の信号線のうち、中心に配置された信号線Ｄ［４］＿ｃをＧＮＤに接続することで、信号線Ｄ［４］＿ｃをクロストークノイズ防止のためのＧＮＤシールド配線として利用できる。
【０１６３】
なお、本実施形態では、共用データバスをレイアウトする２層パターンの一例として、実装基板の表面と裏面に導電性層が設けられた構造の場合で説明したが、この構造に限られない。
【０１６４】
（第３の実施形態）
第１の実施形態はバス幅切り替え制御対象のメモリデバイスが２つの場合であったが、本実施形態は、制御対象のメモリデバイスが３つの場合である。
【０１６５】
本実施形態の携帯装置の構成を説明する。本実施形態では、第１の実施形態と同様な構成についての詳細な説明を省略する。
【０１６６】
図１４は本実施形態の携帯装置におけるメモリバス回路の構成を説明するための図である。図１４は第１の実施形態で参照した図５に対応している。
【０１６７】
図１４に示すように、本実施形態の携帯装置には、不揮発性メモリ１０４、１０５の他に、不揮発性メモリ１０８を有する。不揮発性メモリ１０８は、不揮発性メモリ１０４、１０５と同様にＭＭＣ Ｉ／Ｆ規格に準拠したメモリデバイスであり、ＮＡＮＤ型フラッシュメモリである。ＣＰＵ１０３は、メモリコントローラ２０１、２０２、２０８を有する。メモリバス回路１０６は、バススイッチ回路２１３、２１４を有する。
【０１６８】
メモリコントローラ２０８は、クロック信号を伝送するための信号線ＣＫ＿３、およびコマンド信号を伝送するための信号線ＣＭＤ＿３のそれぞれを介して不揮発性メモリ１０８と接続されている。データバスの一部として、信号線Ｄ［０］＿３がメモリコントローラ２０８および不揮発性メモリ１０８と接続されている。不揮発性メモリ１０８のリード／ライトを行う際、Ｘ１モードであれば、このＬＳＢ（Least Significant Bit）の信号線Ｄ［０］＿３で、データの送受信が可能となる。
【０１６９】
メモリコントローラ２０８に接続されるデータバスのうち、信号線Ｄ［０］＿３を除く７本の信号線Ｄ［７：１］＿３はバススイッチ回路２１３と接続されている。この７本の信号線をＤ［７：１］＿３＿ａと表記する。不揮発性メモリ１０８に接続されるデータバスのうち、信号線Ｄ［０］＿３を除く１１本の信号線Ｄ［７：１］＿３はバススイッチ回路２１４と接続されている。この７本の信号線をＤ［７：１］＿３＿ｂと表記する。
【０１７０】
メモリコントローラ２０１に接続されるデータバスのうち、信号線Ｄ［０］＿１を除く７本の信号線Ｄ［７：１］＿１＿ａはバススイッチ回路２１３と接続されている。不揮発性メモリ１０４に接続されるデータバスのうち、信号線Ｄ［０］＿１を除く７本の信号線Ｄ［７：１］＿１＿ｂはバススイッチ回路２１４と接続されている。メモリコントローラ２０２に接続されるデータバスのうち、信号線Ｄ［０］＿２を除く７本の信号線Ｄ［７：１］＿２＿ａはバススイッチ回路２１３と接続されている。不揮発性メモリ１０５に接続されるデータバスのうち、信号線Ｄ［０］＿２を除く７本の信号線Ｄ［７：１］＿２＿ｂはバススイッチ回路２１４と接続されている。
【０１７１】
バススイッチ回路２１３とバススイッチ回路２１４は、１１本の信号線からなる共用データバス２１７を介して接続されている。共用データバス２１７は、メモリコントローラ２０１および不揮発性メモリ１０４間で送受信されるデータと、メモリコントローラ２０２および不揮発性メモリ１０５間で送受信されるデータと、メモリコントローラ２０８および不揮発性メモリ１０８間で送受信されるデータとで共有される。
【０１７２】
共用データバス２１７の１１本の信号線をＤ［１１：１］＿ｃと表す。ただし、メモリコントローラ２０１および不揮発性メモリ１０４間で送受信されるデータの信号線の場合ｃ＝１となり、メモリコントローラ２０２および不揮発性メモリ１０５間で送受信されるデータの信号線の場合ｃ＝２となり、メモリコントローラ２０８および不揮発性メモリ１０８間で送受信されるデータの信号線の場合ｃ＝３となる。
【０１７３】
上述の構成の場合、不揮発性メモリ１０４、１０５、１０８に対する、バススイッチ回路２１３、２１４のデータバス仕様として、次の７通りのバスモードを設定することが可能となる。
バスモード０：不揮発性メモリ１０４、１０５、１０８がＸ４モード
バスモード１：不揮発性メモリ１０４がＸ８モード、不揮発性メモリ１０５がＸ１モード、不揮発性メモリ１０８がＸ４モード
バスモード２：不揮発性メモリ１０４がＸ８モード、不揮発性メモリ１０５がＸ４モード、不揮発性メモリ１０８がＸ１モード
バスモード３：不揮発性メモリ１０４がＸ４モード、不揮発性メモリ１０５がＸ１モード、不揮発性メモリ１０８がＸ８モード
バスモード４：不揮発性メモリ１０４がＸ４モード、不揮発性メモリ１０５がＸ８モード、不揮発性メモリ１０８がＸ１モード
バスモード５：不揮発性メモリ１０４がＸ１モード、不揮発性メモリ１０５がＸ４モード、不揮発性メモリ１０８がＸ８モード
バスモード６：不揮発性メモリ１０４がＸ１モード、不揮発性メモリ１０５がＸ８モード、不揮発性メモリ１０８がＸ４モード
共用データバス２１７の１１本の信号線のうち、バスモード０では、２本の信号線がＧＮＤに接続され、その他のバスモード１〜６では、１本の信号線がＧＮＤに接続される。バスモード０〜６の一部として、図１５にバスモード０、１、３および６の場合の接続方法の一例を示す。
【０１７４】
本実施形態では、バス幅切り替え制御対象のメモリデバイスが３つの場合でも、バスを共有させることで、第１の実施形態と同様な効果が得られる。なお、本実施形態では、制御対象のメモリデバイスが３つの場合を説明し、第１の実施形態では制御対象のメモリデバイスが２つの場合を説明したが、制御対象のメモリデバイスは、２つまたは３つの場合に限らず、４つ以上であってもよい。
【符号の説明】
【０１７５】
１０    情報処理装置
１１ａ、１１ｂ、１３    信号線
１２ａ、１２ｂ    記憶手段
１４    制御手段
１６    切り替え手段
１００    携帯装置
１０１    揮発性メモリ
１０２    無線回路
１０３    ＣＰＵ
１０４、１０５、１０８    不揮発性メモリ
１０６    メモリバス回路
２０１、２０２、２０８    メモリコントローラ
２０３、２０４    バススイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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