(57)【要約】【課題】電界効果トランジスタの電気的特性を安定化することができ、信頼性が高く、さらに設計の自由度が向上した半導体装置および半導体装置の製造方法を提供する。【解決手段】本発明の半導体装置は、半導体基板１０２上に、ゲート絶縁膜１２４と、ポリシリコン粒子１２５からなるゲート電極１２６と、を順に積層してなるゲート電極部を備える電界効果トランジスタを有し、ゲート絶縁膜１２４の膜厚は１．６ｎｍ以下であり、ゲート絶縁膜１２４近傍のポリシリコン粒子１２５の平均グレインサイズは１０ｎｍ以上１５０ｎｍ以下である。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁膜と、ポリシリコンからなるゲート電極と、を順に積層してなるゲート電極部を備える電界効果トランジスタを有する半導体装置であって、
前記ゲート絶縁膜の膜厚は１．６ｎｍ以下であり、
前記ゲート絶縁膜近傍のポリシリコンの平均グレインサイズは１０ｎｍ以上１５０ｎｍ以下である、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記電界効果トランジスタを備えるＮ型ＭＯＳＦＥＴ領域と、
ポリシリコンからなるゲート電極を有する電界効果トランジスタを備えるＰ型ＭＯＳＦＥＴ領域とが、設けられ、
前記Ｎ型ＭＯＳＦＥＴ領域に形成された前記ゲート電極を構成するポリシリコンの粒径は、前記Ｐ型ＭＯＳＦＥＴ領域に形成された前記ゲート電極を構成するポリシリコンの粒径よりも小さい、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記Ｎ型ＭＯＳＦＥＴ領域に形成された前記ゲート電極を構成するポリシリコンの不活性ガス含有量は、前記Ｐ型ＭＯＳＦＥＴ領域に形成された前記ゲート電極を構成するポリシリコンの不活性ガス含有量よりも多い、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記不活性ガス含有量は、単位体積あたりの不活性ガスを構成する元素の個数で表され、
前記Ｎ型ＭＯＳＦＥＴ領域に形成された前記ゲート電極を構成するポリシリコンの不活性ガス含有量は、２×１０２１ｃｍ−３以上、１×１０２２ｃｍ−３以下である、半導体装置。
【請求項５】
請求項３または４に記載の半導体装置であって、
前記不活性ガスは窒素含有ガスである、半導体装置。
【請求項６】
請求項３乃至５のいずれかに記載の半導体装置であって、
前記Ｎ型ＭＯＳＦＥＴ領域と、前記Ｐ型ＭＯＳＦＥＴ領域とが隣接して設けられ、
前記Ｎ型ＭＯＳＦＥＴ領域と、前記Ｐ型ＭＯＳＦＥＴ領域とに亘って前記ゲート電極が設けられている、半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、
前記ゲート電極は、第１ポリシリコン層と、ストッパ層と、第２ポリシリコン層とが順に積層された構造を有し、
該第１ポリシリコン層を構成するポリシリコン粒子の平均グレインサイズは、該第２ポリシリコン層を構成するポリシリコン粒子の平均グレインサイズよりも小さい、半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記ストッパ層の層厚が、０．５ｎｍ以上、２ｎｍ以下である、半導体装置。
【請求項９】
請求項７または８に記載の半導体装置であって、
前記ストッパ層が、酸化層、窒化層または炭化膜からなる、半導体装置。
【請求項１０】
請求項７乃至９のいずれかに記載の半導体装置であって、
前記第１ポリシリコン層の層厚が、１０ｎｍ以上、５０ｎｍ以下である、半導体装置。
【請求項１１】
Ｎ型ＭＯＳＦＥＴ形成領域およびＰ型ＭＯＳＦＥＴ形成領域において、半導体基板上に、ゲート絶縁膜と、ポリシリコンから構成されるゲート電極とが積層されたゲート電極部を形成する工程を含む半導体装置の製造方法であって、
前記ゲート電極部を形成する前記工程は、
前記ゲート絶縁膜上にポリシリコン膜を形成するとともに、Ｐ型ＭＯＳＦＥＴ形成領域を覆うようにレジスト膜を形成する工程と、
前記レジスト膜をマスクとして、前記Ｎ型ＭＯＳＦＥＴ形成領域の前記ポリシリコン膜に不活性ガスを導入する工程と、
前記ポリシリコン膜および前記ゲート絶縁膜をエッチングすることにより、前記ゲート電極部を形成する工程と、
を含む、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記不活性ガスを導入する前記工程は、
前記不活性ガスを、前記ポリシリコン膜に２×１０１５ｃｍ−２以上、１×１０１６ｃｍ−２以下となる量で注入する工程である、半導体装置の製造方法。
【請求項１３】
Ｎ型ＭＯＳＦＥＴ形成領域およびＰ型ＭＯＳＦＥＴ形成領域において、半導体基板上に、ゲート絶縁膜と、ポリシリコンから構成されるゲート電極とが積層されたゲート電極部を形成する工程を含む半導体装置の製造方法であって、
前記ゲート電極部を形成する前記工程は、
前記ゲート絶縁膜上に、第１ポリシリコン層と、ストッパ層と、第２ポリシリコン層と順に積層し積層膜を形成する工程と、
前記積層膜をエッチングすることにより、前記ゲート電極部を形成する工程と、
を含む、半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法であって、
前記ストッパ層が、酸化層、窒化層または炭化膜からなる、半導体装置の製造方法。
【請求項１５】
請求項１３または１４に記載の半導体装置の製造方法であって、
前記第１ポリシリコン層の層厚が、１０ｎｍ以上、５０ｎｍ以下である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極を構成するポリシリコンのグレインサイズを制御した半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置として、例えば特許文献１に記載されたものがある。同文献に記載された半導体装置を図１８に示す。半導体装置１は、半導体基板５上に、第１電界効果トランジスタ１０と、第２電界効果トランジスタ１２と、を備える。第１電界効果トランジスタ１０は、第１ゲート絶縁膜２４および第１ゲート電極２６が順に積層されてなる第１ゲート電極部１６を備え、第２電界効果トランジスタ１２は、第２ゲート絶縁膜３２および第２ゲート電極３０が順に積層されてなる第２ゲート電極部２０を備える。
【０００３】
第１電界効果トランジスタ１０と、第２電界効果トランジスタ１２との間には、半導体基板５中に素子分離層１４が形成されている。第１電界効果トランジスタ１０および第２電界効果トランジスタ１２は、半導体基板５の表層に一対のソース／ドレイン層１８，２２が各々形成されている。第１および第２ゲート電極の側壁には、各々サイドウォール２８，３４が形成されている。
【０００４】
第１ゲート電極２６および第２ゲート電極３０を構成する多結晶シリコンの平均結晶粒径は、第１ゲート絶縁膜２４および第２ゲート絶縁膜３２の電気的な実効膜厚に応じて電子素子毎に異なるように構成されている。
【特許文献１】特開２００４−３５６５２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記文献記載の半導体装置においては、第１電界効果トランジスタ１０および第２電界効果トランジスタ１２において、耐圧不良等の電気的特性が低下することがあった。以下、このような課題を図面を用いて説明する。
【０００６】
図１２は、ゲート長およびゲート幅と、耐圧不良率との関係を示すグラフであり、図１３は、ゲート長０．０５μｍ、ゲート幅１μｍであるゲート電極における、ゲート絶縁膜の膜厚と、耐圧不良発生率との関係を示すグラフである。つまり、図１３においては、ゲート長およびゲート幅に依存しない範囲（ゲート長０．０５μｍ、ゲート幅１μｍ）における、耐圧不良発生率を示す。図１３から明らかなように、ゲート絶縁膜の膜厚が１．６ｎｍ以下であると、ゲート長およびゲート幅に依存することなく、耐圧不良発生率が増加する。従来は、このようなゲート絶縁膜の膜厚と、耐圧不良等の電気的特性との関係は明らかになっていなかった。
【０００７】
本発明は、このような新規な課題においてなされたものであり、ゲート長およびゲート幅に関係なく耐圧不良等の電気的特性が低下する場合（ゲート絶縁膜の膜厚１．６ｎｍ以下）においても、電気的特性の安定したトランジスタを有する半導体装置および半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板上に、ゲート絶縁膜と、ポリシリコンからなるゲート電極と、を順に積層してなるゲート電極部を備える電界効果トランジスタを有し、
前記ゲート絶縁膜の膜厚は１．６ｎｍ以下であり、
前記ゲート絶縁膜近傍のポリシリコンの平均グレインサイズは１０ｎｍ以上１５０ｎｍ以下である。
【０００９】
本発明によれば、ゲート長およびゲート幅に関係なく耐圧不良等の電気的特性が低下する場合、つまりゲート絶縁膜の膜厚が１．６ｎｍ以下の場合において、前記ゲート絶縁膜近傍のポリシリコンの平均グレインサイズを上記の範囲としている。そのため、電界効果トランジスタの電気的特性を安定化させることができ、信頼性の高い半導体装置を実現することができる。さらに、ゲート長およびゲート幅に関係なく耐圧不良等の電気的特性を向上させることができるため、半導体装置の設計の自由度が向上する。
【００１０】
本発明の半導体装置の製造方法は、Ｎ型ＭＯＳＦＥＴ形成領域およびＰ型ＭＯＳＦＥＴ形成領域において、半導体基板上に、ゲート絶縁膜と、ポリシリコンから構成されるゲート電極とが積層されたゲート電極部を形成する工程を含み、
前記ゲート電極部を形成する前記工程は、
前記ゲート絶縁膜上にポリシリコン膜を形成するとともに、Ｐ型ＭＯＳＦＥＴ形成領域を覆うようにレジスト膜を形成する工程と、
前記レジスト膜をマスクとして、前記Ｎ型ＭＯＳＦＥＴ形成領域の前記ポリシリコン膜に不活性ガスを導入する工程と、
前記ポリシリコン膜および前記ゲート絶縁膜をエッチングすることにより、前記ゲート電極部を形成する工程と、
を含む。
【００１１】
また、前記ゲート電極部を形成する前記工程は、
前記ゲート絶縁膜上に、第１ポリシリコン層と、ストッパ層と、第２ポリシリコン層と順に積層し積層膜を形成する工程と、
前記積層膜をエッチングすることにより、前記ゲート電極部を形成する工程と、
を含む。
【００１２】
このようにゲート電極を作成することにより、ゲート絶縁膜近傍のポリシリコンの平均グレインサイズを小さくすることができ、電界効果トランジスタの電気的特性が安定化され、信頼性の高い半導体装置を提供することができる。
【００１３】
なお、本発明において、不活性ガスには、希ガスと窒素含有ガスを含む。また、Ｎ型ＭＯＳＦＥＴ領域とは、Ｎ型ＭＯＳＦＥＴが形成される予定領域およびＮ型ＭＯＳＦＥＴが形成された領域のいずれをも含むものである。一方、Ｐ型ＭＯＳＦＥＴ領域とは、Ｐ型ＭＯＳＦＥＴが形成される予定領域およびＰ型ＭＯＳＦＥＴが形成された領域のいずれをも含むものである。
【発明の効果】
【００１４】
本発明によれば、電界効果トランジスタの電気的特性を安定化することができ、信頼性が高く、さらに設計の自由度が向上した半導体装置および半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
（第１の実施形態）
図１に、本実施形態における半導体装置１００の概略断面図を示す。
図１に示すように、半導体装置１００は、半導体基板１０２上に、電界効果トランジスタ１１０を備える。電界効果トランジスタ１１０は、ゲート絶縁膜１２４およびゲート電極１２６が順に積層されてなるゲート電極部１１６を備える。ゲート絶縁膜１２４の膜厚は１．６ｎｍ以下である。下限値は特に限定されないが、製造可能な最小膜厚である１ｎｍ程度である。ゲート絶縁膜１２４としては、酸化膜、酸窒化膜、Ｈｉｇｈ−ｋ膜等を用いることができる。
【００１７】
電界効果トランジスタ１１０と、両脇の電界効果トランジスタとの間の半導体基板１０２には、素子分離層１１４が形成されている。電界効果トランジスタ１１０においては、半導体基板１０２の表層に一対のソース／ドレイン層１８が形成されている。電界効果トランジスタ１１０の側壁には、サイドウォール１２８が形成されている。
【００１８】
図２に、ゲート電極１２６部分の拡大断面図を示す。なお、サイドウォール１２８等の図示を省略する。
【００１９】
図２に示すように、ゲート電極１２６は、ポリシリコン粒子１２５から構成されている。ポリシリコン粒子１２５の平均グレインサイズは、１０ｎｍ以上１５０ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下とすることができる。このようなグレインサイズであれば、充分なオン電流が得られるとともに、耐圧不良の発生を抑制することができるため、電気的特性の安定したトランジスタを有する半導体装置を提供することができる。特に、平均グレインサイズが好ましい範囲であれば、上記効果にさらに優れるとともに、容易に製造することができる。
【００２０】
ポリシリコン粒子１２５の粒子径の測定は以下のようにして行う。まず、透過電子顕微鏡（ＴＥＭ：Transmission electron microscopy）で、ゲート電極１２６の上面を観察し、所定個数（例えば２０個）のポリシリコン粒子１２５の面積を算出する。算出された面積の平均値を求め、その平均値からポリシリコン粒子１２５を真円とした場合の粒子径を算出することにより行う。
【００２１】
このようなゲート電極１２６は、不活性ガスを含有している。不活性ガスとしては、Ｎ２含有ガス、Ａｒ含有ガス、Ｈｅ含有ガスを挙げることができる。不活性ガス含有量は、単位体積あたりの不活性ガスを構成する元素の個数で表され、２×１０２１ｃｍ−３以上、１×１０２２ｃｍ−３以下である。このような不活性ガス含有量は、２次イオン質量分析（Secondary ion mass spectrometry）法にて確認することができる。
【００２２】
不活性ガス含有量が上記範囲であることにより、ポリシリコン粒子１２５の粒子成長を抑制することができ、耐圧不良の発生を抑制することができるため、電気的特性の安定したトランジスタを有する半導体装置を提供することができる。さらに、ゲート電極１２６の抵抗が上昇することがなく、トランジスタの電気的特性が安定する。
【００２３】
以下に、本実施形態の半導体装置の製造方法を説明する。なお、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域とを形成する例によって説明する。
【００２４】
本実施形態の半導体装置の製造方法は、Ｎ型ＭＯＳＦＥＴ形成領域およびＰ型ＭＯＳＦＥＴ形成領域において、半導体基板１０２上に、ゲート絶縁膜１２４，１３２と、ポリシリコンから構成されるゲート電極１２６，１３０とが積層されたゲート電極部１１６，１２０を形成する工程を含む。
【００２５】
さらに、ゲート電極部１１６，１２０を形成する前記工程は、以下の工程を含む。
（ｉ）ゲート絶縁膜１０４上にポリシリコン膜１０６を形成するとともに、Ｐ型ＭＯＳＦＥＴ形成領域を覆うようにレジスト膜１０８を形成する工程（図３（ａ）〜（ｃ））
（ii）レジスト膜１０８をマスクとして、Ｎ型ＭＯＳＦＥＴ形成領域のポリシリコン膜１０６に不活性ガスを導入する工程（図３（ｃ））
（iii）ポリシリコン膜１０６およびゲート絶縁膜１０４をエッチングすることにより、ゲート電極部１１６，１２０を形成する工程（図４）
【００２６】
以下、各工程に沿って半導体装置の製造方法を説明する。
まず、素子分離層１１４が形成された半導体基板１０２上に、熱酸化法、熱処理法、スパッタリング法、ＡＬＤ（Atomic Layer Deposition）などを適宜選択することにより所望のゲート絶縁膜１０４を形成する（図３（ａ））。なお、ゲート絶縁膜１０４の膜厚が、１．６ｎｍ以下となるように成膜する。
【００２７】
次に、ＣＶＤ法等により、ゲート絶縁膜１０４上にポリシリコン膜１０６を成膜する（図３（ｂ））。そして、ポリシリコン膜１０６全体にレジスト膜を成膜した後、さらに通常のリソグラフィ工程によりＰ型ＭＯＳＦＥＴ領域にのみレジスト膜１０８を形成する。
【００２８】
次いで、レジスト膜１０８をマスクとして、Ｎ型ＭＯＳＦＥＴ領域のポリシリコン膜１０６にＮ型不純物であるＡｓ、Ｐなどの注入を行うとともに、不活性ガスの注入を行う（図３（ｃ））。Ｎ型不純物の注入量は、例えば２Ｅ１５ｃｍ−２以上、１Ｅ１６ｃｍ−２以下程度とすることができる。不活性ガスの注入量は、例えば２Ｅ１５ｃｍ−２以上、１Ｅ１６ｃｍ−２以下程度とすることができる。
【００２９】
次いで、通常のリソグラフィ工程、エッチング工程により、Ｎ型ＭＯＳＦＥＴ領域において、ゲート絶縁膜１２４およびゲート電極１２６が順に積層されてなるゲート電極部１１６が形成される。一方、Ｐ型ＭＯＳＦＥＴ領域において、ゲート絶縁膜１３２およびゲート電極１３０が順に積層されてなるゲート電極部１２０が形成される（図４（ａ））。
【００３０】
そして、ゲート電極部１１６，１２０の側壁に、各々サイドウォール１２８、１３４を形成する。さらに、通常の方法にしたがい、Ｎ型ＭＯＳＦＥＴ領域において、ゲート電極１２６をマスクとして半導体基板１０２に、Ｎ＋不純物を注入する。さらに熱処理を行うことにより活性化させ、半導体基板１０２の表層に、ソース／ドレイン層１１８を形成する。一方、Ｐ型ＭＯＳＦＥＴ領域において、ゲート電極１３０をマスクとして半導体基板１０２に、Ｐ＋不純物を注入する。さらに熱処理を行うことにより活性化させ、半導体基板１０２の表層には、ソース／ドレイン層１２２を形成する。（図４（ｂ））。上記の熱処理は、瞬時熱アニール（ＲＴＡ：Rapid Thermal Anneal）において、例えば１０００℃以上１１００℃以下程度で行うことができる。ＭＯＳＦＥＴを形成する工程で生じる熱処理において、本実施形態の半導体装置においては、Ｎ型ＭＯＳＦＥＴ領域のゲート電極１２６を構成するポリシリコン粒子の粒径成長を抑制することができる。
【００３１】
ＭＯＳＦＥＴを形成する工程で生じる熱処理により、Ｐ型ＭＯＳＦＥＴ領域におけるゲート電極を構成するポリシリコン粒子は粒径成長し、一方、Ｎ型ＭＯＳＦＥＴ領域におけるゲート電極を構成するポリシリコン粒子の粒径成長は抑制される。具体的には、Ｎ型ＭＯＳＦＥＴ領域におけるゲート絶縁膜１０４近傍のポリシリコン粒子の平均グレインサイズは、１０ｎｍ以上１５０ｎｍ以下となり、一方、Ｐ型ＭＯＳＦＥＴ領域におけるゲート絶縁膜１０４近傍のポリシリコン粒子の平均グレインサイズは２００ｎｍ〜３００ｎｍ程度となる。
【００３２】
ポリシリコン粒子の粒径成長が抑制されるメカニズムは明らかではないものの、図５に示すようにポリシリコン粒子１２５ａの粒子界面には、不活性ガスを構成する化合物の分子やその集合体が分散しており、この分子等により、ポリシリコン粒子１２５ａの粒径成長が抑制されると考えられる。
【００３３】
このように、Ｎ型ＭＯＳＦＥＴ領域に形成されたゲート電極１２６を構成するポリシリコンの粒径は、Ｐ型ＭＯＳＦＥＴ領域に形成されたゲート電極１３０を構成するポリシリコンの粒径よりも小さい。
【００３４】
一般に、Ｐ，Ａｓ等のＮ型不純物は、Ｂ等のＰ型不純物と比較して、質量、原子半径が大きいため、ゲート電極１２６を構成するポリシリコンを拡散し難く、またイオン注入時にチャネリングすることがある。そのため、Ｐ等のＮ型不純物を用いる場合は、ポリシリコン粒子を小さくして粒界を増やし、Ｎ型不純物をゲート電極１２６内に充分に拡散させること、またイオン注入時のチャネリングを抑制することができる。これにより、Ｎ型ＭＯＳＦＥＴ領域およびＰ型ＭＯＳＦＥＴ領域において、所望のトランジスタを形成することができる。
【００３５】
上記の工程により、Ｎ型ＭＯＳＦＥＴ領域にＮ型電界効果トランジスタ１１０が形成され、Ｐ型ＭＯＳＦＥＴ領域にＰ型電界効果トランジスタ１１２が形成される。さらに、所定の工程を行うことによって、本実施形態の半導体装置を製造する。
【００３６】
以下に、本実施形態の効果を説明する。
【００３７】
本実施形態によれば、電界効果トランジスタの電気的特性を安定化することができ、信頼性が高く、さらに設計の自由度が向上した半導体装置を提供することができる。
【００３８】
一方、特許文献１には、５０ｎｍ〜１００ｎｍ程度の平均結晶粒径を有するポリシリコン粒子からなるゲート電極が記載されている。当該公報においては、平均結晶粒径に起因する電極の空乏化によりゲート絶縁膜の電気的な実効膜厚を制御するものである。つまり、特許文献１に記載の半導体装置は、電極の空乏化を利用して、トランジスタの絶縁膜に要求される電気的な実効膜厚を確保することを目的とするものである。
【００３９】
これに対し、本発明者は、上述したようにゲート絶縁膜の膜厚を１．６ｎｍ以下とした場合において、ゲート長およびゲート幅に関係なく耐圧不良等の電気的特性が低下するという新規の課題を見出した。さらに、本発明者は、このような課題を解決するためには、ポリシリコン粒子が粒径成長する際のゲート絶縁膜へのストレスを低減する必要があることを見出し、本発明を完成させた。つまり、上記範囲の膜厚のゲート絶縁膜を有する半導体装置において、ゲート絶縁膜近傍のポリシリコンの平均グレインサイズを１０ｎｍ以上１５０ｎｍ以下となるように制御することにより、ポリシリコン粒子が粒径成長する際のゲート絶縁膜へのストレスが低減される。これにより、電界効果トランジスタの電気的特性を安定化させることができ、信頼性の高い半導体装置を実現することができる。さらに、ゲート長およびゲート幅に関係なく耐圧不良等の電気的特性を向上させることができるため、半導体装置の設計の自由度が向上する。
【００４０】
以上、図面を参照して第１の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４１】
たとえば、第１の実施形態においては、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域とが離間している態様により示したが、これらの領域は隣接していてもよい。
【００４２】
また、本実施形態においては、ゲート電極１２６を構成するポリシリコンへのＮ型不純物の注入は、ソース／ドレイン層を形成するためのＮ型不純物注入と同時に行ってもよい。さらに、基板全面に形成されたポリシリコン膜１０６への注入と、ソース／ドレイン層１１８を形成するためのＮ型不純物注入と同時注入との、２回の工程によりＮ型不純物を注入してもよい。なお、ゲート電極１３０を構成するポリシリコンへのＰ型不純物の注入も同様である。
【００４３】
また、ＳＲＡＭ等の場合のように、ゲート電極１２６，１３０同士が一体となって構成され、隣接して設けられたＮ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域とに亘ってゲート電極が設けられていてもよい（図６）。Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域との離間距離ａは、２０ｎｍ以下程度である。Ｎ型ＭＯＳＦＥＴ領域のゲート電極１２６には不活性ガスである窒素等が含有されているため、ゲート電極１３０中の不純物（特にＢ）が、ゲート電極１２６中への拡散が抑制される。そのため、Ｂ拡散によるゲート電極１２６の空乏化を抑制することができ、トランジスタの電気特性の劣化が低減される。
【００４４】
（第２の実施形態）
図７に示すように、本実施形態の半導体装置１００は、第１の実施形態の半導体装置と異なり、ゲート絶縁膜１２４上に、積層構造を有するゲート電極を備える。ゲート電極は、第１ポリシリコン層１２６ａ、ストッパ層１２７および第２ポリシリコン層１２６ｂが順に積層されている。
【００４５】
第１ポリシリコン層１２６ａの膜厚は、１．６ｎｍ以下である。下限値は特に限定されないが、製造可能な最小膜厚である１ｎｍ程度である。
【００４６】
電界効果トランジスタ１１０と、両隣の電界効果トランジスタとの間の半導体基板１０２には、素子分離層１１４が形成されている。電界効果トランジスタ１１０においては、半導体基板１０２の表層に一対のソース／ドレイン層１１８が形成されている。電界効果トランジスタ１１０の側壁には、サイドウォール１２８が形成されている。
【００４７】
図８に、ゲート電極部１１６部分の拡大断面図を示す。なお、サイドウォール１２８等の図示を省略する。
【００４８】
図８に示すように、ゲート電極は、第１ポリシリコン層１２６ａ、ストッパ層１２７および第２ポリシリコン層１２６ｂが順に積層されて構成されている。第１ポリシリコン層１２６ａは、ポリシリコン粒子１３６から構成され、第２ポリシリコン層１２６ｂは、ポリシリコン粒子１３８から構成されている。第１ポリシリコン層１２６ａの平均グレインサイズは、１０ｎｍ以上１５０ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下とすることができる。このような平均グレインサイズであれば、充分なオン電流が得られるとともに、耐圧不良の発生を抑制することができるため、電気的特性の安定したトランジスタを有する半導体装置を提供することができる。特に、平均グレインサイズが、上記の好ましい範囲であれば、上記効果にさらに優れるとともに、容易に製造することができる。
【００４９】
一方、第２ポリシリコン層１２６ｂの平均グレインサイズは、２００ｎｍ〜３００ｎｍ程度である。ポリシリコン粒子１３６，１３８の粒子径の測定は、第1の実施形態と同様にして行うことができる。
【００５０】
さらに、第１ポリシリコン層１２６ａの層厚ｂは、１０ｎｍ以上、５０ｎｍ以下とすることができる。このような層厚であることにより、ポリシリコン粒子の粒径成長を抑制することができる。
【００５１】
またさらに、ストッパ層１２７の層厚は、０．５ｎｍ以上、２ｎｍ以下とすることができる。これにより、ポリシリコン粒子の粒径成長を抑制することができ、さらにストッパ層１２７を介してトンネル電流を流すことができる。
【００５２】
以下に、本実施形態の半導体装置の製造方法を説明する。なお、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域とを形成する例によって説明する。
【００５３】
本実施形態の半導体装置の製造方法は、Ｎ型ＭＯＳＦＥＴ形成領域およびＰ型ＭＯＳＦＥＴ形成領域において、半導体基板１０２上に、ゲート絶縁膜１２４，１３２と、ポリシリコンから構成されるゲート電極とが積層されたゲート電極部１１６，１２０を形成する工程を含む。
【００５４】
さらに、ゲート電極部１１６，１２０を形成する前記工程は、以下の工程を含む。
（ｉ）ゲート絶縁膜１０４上に、第１ポリシリコン層１０６ａと、ストッパ層１０７と、第２ポリシリコン層１０６ｂと順に積層し積層膜を形成する工程（図９（ａ）〜（ｂ））
（ii）前記積層膜をエッチングすることにより、ゲート電極部１１６，１２０を形成する工程（図９（ｃ）〜図１０）
【００５５】
以下、各工程に沿って説明する。
まず、素子分離層１１４が形成された半導体基板１０２上に、熱酸化法、熱処理法、スパッタリング法、ＡＬＤ（Atomic Layer Deposition）などを適宜選択することにより所望の絶縁膜１０４を形成する（図９（ａ））。なお、ゲート絶縁膜１０４の膜厚が、１．６ｎｍ以下となるように成膜する。
【００５６】
次に、ＣＶＤ装置内において、ゲート絶縁膜１０４上に、層厚ｂが１０ｎｍ以上５０ｎｍ以下となるように第１ポリシリコン層１２６ａを成膜する。そして、第１ポリシリコン層１２６ａ上に、層厚０．５ｎｍ以上、２ｎｍ以下のストッパ層１２７を形成する。第１ポリシリコン層１２６ａおよびストッパ層１２７が所望の膜厚となるように、装置内の圧力、反応ガスの種類や導入量を適宜選択して成膜する。
【００５７】
ストッパ層１２７としては、酸化膜、窒化膜、炭化膜等を用いることができる。これらの膜は、ＣＶＤ装置内に反応ガスとして酸素、ＮＨ３、炭化水素等を導入することにより形成される。
【００５８】
ストッパ層１２７を形成した後、反応ガスを切り替え、ストッパ層１２７上に第２ポリシリコン層１２６ｂを形成する（図９（ｂ））。
【００５９】
そして、第２ポリシリコン層１２６ｂ全体にレジスト膜を成膜した後、さらに通常のリソグラフィ工程によりＰ型ＭＯＳＦＥＴ領域にのみレジスト膜を残す。次いで、レジスト膜をマスクとして、Ｎ型ＭＯＳＦＥＴ領域の第１ポリシリコン膜１０６ａおよび第２ポリシリコン層１２６ｂにＮ型不純物であるＡｓ、Ｐなどの注入を行うとともに、不活性ガスの注入を行う。Ｐ型不純物の注入量は、例えば２Ｅ１５ｃｍ−２以上、１Ｅ１６ｃｍ−２以下程度とすることができる。不活性ガスの注入量は、例えば２×１０１５ｃｍ−２以上、１×１０１６ｃｍ−２以下程度とすることができる。
【００６０】
次いで、通常のリソグラフィ工程、エッチング工程により、Ｎ型ＭＯＳＦＥＴ領域において、ゲート絶縁膜１２４、第１ポリシリコン層１２６ａ、ストッパ層１２７および第２ポリシリコン層１２６ｂが順に積層されてなるゲート電極部１１６が形成される。一方、Ｐ型ＭＯＳＦＥＴ領域において、ゲート絶縁膜１３２、第１ポリシリコン層１３０ａ、ストッパ層１３１および第２ポリシリコン層１３０ｂが順に積層されてなるゲート電極部１２０が形成される（図９（ｃ））。
【００６１】
そして、ゲート電極部１１６，１２０の側壁に、各々サイドウォール１２８、１３４を形成する。さらに、通常の方法にしたがい、Ｎ型ＭＯＳＦＥＴ領域において、ゲート電極１２６をマスクとして半導体基板１０２に、Ｎ＋不純物を注入する。さらに熱処理を行うことにより活性化させ、半導体基板１０２の表層にソース／ドレイン層１１８を形成する。一方、Ｐ型ＭＯＳＦＥＴ領域において、ゲート電極１３０および半導体基板１０２に、Ｐ＋不純物を注入する。さらに、熱処理を行うことにより活性化させ、半導体基板１０２の表層にソース／ドレイン層１２２を形成する。（図１０）。上記の熱処理は、瞬時熱アニール（ＲＴＡ：Rapid Thermal Anneal）において、例えば１０００℃以上１１００℃以下程度で行うことができる。ＭＯＳＦＥＴを形成する工程で生じる熱処理において、本実施形態の半導体装置においては、Ｎ型ＭＯＳＦＥＴ領域の第１ポリシリコン層１２６ａを構成するポリシリコン粒子の粒径成長を抑制することができる。
【００６２】
ＭＯＳＦＥＴを形成する工程で生じる熱処理により、Ｎ型ＭＯＳＦＥＴ領域における第１ポリシリコン層１２６ａを構成するポリシリコン粒子の粒径成長は、ストッパ層１２７により抑制される。つまり、ストッパ層１２７は、ポリシリコン粒子の粒径成長抑制層として機能する。
【００６３】
さらに、第１ポリシリコン層１２６ａの層厚が上記の範囲にあるため、第１ポリシリコン層１２６ａを構成するポリシリコン粒子の平均グレインサイズは、１０ｎｍ以上１５０ｎｍ以下となる。一方、第２ポリシリコン層１２６ｂを構成するポリシリコン粒子の平均グレインサイズは２００ｎｍ〜３００ｎｍ程度となる。Ｐ型ＭＯＳＦＥＴ領域においても、Ｎ型ＭＯＳＦＥＴ領域と同様である。
【００６４】
上記の工程により、Ｎ型ＭＯＳＦＥＴ領域にＮ型電界効果トランジスタ１１０が形成され、Ｐ型ＭＯＳＦＥＴ領域にＰ型電界効果トランジスタ１１２が形成される。さらに、所定の工程を行うことによって、本実施形態の半導体装置を製造する。
【００６５】
以下に、本実施形態の効果を説明する。
【００６６】
本実施形態においても、第１の実施形態と同様の効果が得られ、さらに、Ｎ型ＭＯＳＦＥＴにおいても、ゲート絶縁膜へのストレスが低減されることにより、電界効果トランジスタの電気的特性を安定化させることができ、より信頼性の高い半導体装置を実現することができる。
【００６７】
さらに、本実施形態においては、ゲート電極を構成するポリシリコンを形成する際に、酸化膜等のストッパ膜を形成するという簡便な方法により、電界効果トランジスタの電気的特性を安定化させることができ、より信頼性の高い半導体装置を得ることができる。
【００６８】
以上、図面を参照して第２の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００６９】
たとえば、第２の実施形態においては、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域とが離間している態様により示したが、これらの領域は隣接していてもよい。
【００７０】
また、本実施形態においては、ゲート電極を構成するポリシリコンへのＮ型不純物の注入は、ソース／ドレイン層を形成するためのＮ型不純物注入と同時に行ってもよい。さらに、基板全面に形成された第１ポリシリコン膜１０６ａおよび第２ポリシリコン膜１０６ｂへの注入と、ソース／ドレイン層１１８を形成するためのＮ型不純物注入と同時注入との、２回の工程によりＮ型不純物を注入してもよい。なお、ゲート電極部１２０を構成するポリシリコンへのＰ型不純物の注入も同様である。
【００７１】
また、ＳＲＡＭ等の場合のように、ゲート電極１２６，１３０同士が一体となって構成され、隣接して設けられたＮ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域とに亘ってゲート電極が設けられていてもよい（図６）。この場合、第１の実施形態と同様に、Ｎ型ＭＯＳＦＥＴ領域のゲート電極１２６には不活性ガスを導入することもできる。Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域との離間距離ａは、２０ｎｍ以下程度である。
【００７２】
さらに、第１ポリシリコン層１２６ａと第２ポリシリコン層１２６ｂとの間には、ストッパ層１２７が形成されているため、仮に第２ポリシリコン層１２６ｂ中にＰ型不純物であるＢが拡散しても、第１ポリシリコン層１２６ａへの拡散が抑制される。そのため、Ｂ拡散によるゲート電極１２６の空乏化を抑制することができ、トランジスタの電気特性の劣化が低減される。
【００７３】
またさらに、第１の実施形態と第２の実施形態とを組み合わせて用いることにより、トランジスタの電気特性の劣化をさらに低減することができる。
[実施例]
[実施例１]
【００７４】
第１の実施形態（図３〜図４）と同様の方法により半導体装置を製造した。なお、製造条件および半導体装置の構成等は以下の通りであった。
・ゲート絶縁膜１２４、１３２：ＳｉＯ２膜、膜厚１．５ｎｍ（熱酸化法）
ゲート電極１２６：ポリシリコン粒子の平均グレインサイズ１００ｎｍ、窒素含有量１×１０２１ｃｍ−３（ドーズ量：１×１０１５ｃｍ−２程度）
・ゲート電極１３０：ポリシリコン粒子の平均グレインサイズ３００ｎｍ
・Ｎ型不純物：Ｐ／Ｐ型不純物：Ｂ
・ソース／ドレイン層を形成する際の熱処理温度：１０００℃
[実施例２]
【００７５】
ゲート電極１２６におけるポリシリコン粒子の平均グレインサイズを１５０ｎｍ、窒素含有量２×１０２１ｃｍ−３（ドーズ量：２×１０１５ｃｍ−２程度）とした以外は、実施例１と同様にして半導体装置を製造した。
[比較例１]
【００７６】
ゲート電極１２６におけるポリシリコン粒子の平均グレインサイズを２ｎｍ、窒素含有量２×１０２２ｃｍ−３（ドーズ量：２×１０１６ｃｍ−２程度）とした以外は、実施例１と同様にして半導体装置を製造した。
【００７７】
実施例１，２、比較例１の半導体装置における、トランジスタのオン電流の測定結果を図１４に示し、耐圧不良が発生しない良品の取得率（以下、良品率）を図１５に示す。なお、図１４においては、比較例１の結果を１００とした相対比較により示す。
【００７８】
図１４に示すように、トランジスタのオン電流は、実施例１、２において相対比較で、１１７、１１８であり、充分なオン電流を確保することができた。また、平均粒径１０ｎｍにおいても、トランジスタのオン電流は相対比較で、１０７であり充分なオン電流を確保することができた。
【００７９】
また、図１５に示すように、良品率は、実施例１においては１００％であり、実施例２においては３０％であった。また、平均粒径１６０ｎｍ以上になると、良品率は１０％以下になることを確認した。
【００８０】
このような結果から、平均粒径は、１０ｎｍ以上１５０ｎｍ以下の範囲において、充分なオン電流を確保することができるとともに、耐圧不良が発生しない良品の取得率が好ましい範囲にあることが確認された。
[比較例２]
【００８１】
ゲート電極１２６における窒素含有量１×１０２１ｃｍ−３（ドーズ量：１×１０１５ｃｍ−２程度）とした以外は、実施例１と同様にして半導体装置を製造した。なお、ポリシリコン粒子の平均グレインサイズは１７０ｎｍであった。
[比較例３]
【００８２】
ゲート電極１２６形成時に、不活性ガスとして窒素を注入しなかった以外は、実施例１と同様にして半導体装置を製造した。なお、ポリシリコン粒子の平均グレインサイズは３００ｎｍであった。
【００８３】
実施例１、比較例２および３の半導体装置における、ゲートリーク電流と累積度数との関係を図１６に示す。図１６に示すように、比較例２（窒素含有量１×１０２１ｃｍ−３）、比較例３（窒素注入なし）の場合は、ゲートリーク電流が増加し、ゲート絶縁膜の耐圧が低下することが確認された。
[実施例３]
【００８４】
第２の実施形態（図９〜図１０）と同様の方法により半導体装置を製造した。なお、製造条件および半導体装置の構成等は以下の通りであった。
・ゲート絶縁膜１２４、１３２：ＳｉＯ２膜、膜厚１．５ｎｍ（熱酸化法）
・第１ポリシリコン層１２６ａ、１３０ａ：ポリシリコン粒子の平均グレインサイズ７０ｎｍ、層厚ｂ ３０ｎｍ
・第２ポリシリコン層１２６ｂ、１３０ｂ：ポリシリコン粒子の平均グレインサイズ３００ｎｍ
・ストッパ膜１２７、１３１：ＳｉＯ２膜、膜厚１ｎｍ
・Ｎ型不純物：Ｐ／Ｐ型不純物：Ｂ
・ソース／ドレイン層を形成する際の熱処理温度：１０００℃
[比較例４]
【００８５】
ストッパ膜１２７、１３１を形成しなかった以外は、実施例３と同様にして半導体装置を製造した。
【００８６】
実施例３、比較例４の半導体装置における、ゲートリーク電流と累積度数との関係を図１７に示す。図１７に示すように、比較例４（ストッパ膜１２７、１３１なし）の場合は、ゲートリーク電流が増加し、ゲート絶縁膜の耐圧が低下することが確認された。
【００８７】
また、ストッパ層１２７，１３１の層厚が、２ｎｍである半導体装置においては、実施例３と同様にトランジスタの電気的特性が安定していることが確認された。一方、ストッパ層１２７，１３１の層厚が、３ｎｍである半導体装置においては、トランジスタの電気的特性が低下することが確認された。
【００８８】
さらに第１ポリシリコン層１２６ａ、１３０ａの層厚ｂが、３０ｎｍである半導体装置においては、トランジスタの電気的特性が安定していることが確認された。一方、第１ポリシリコン層１２６ａ、１３０ａの層厚ｂが、６０ｎｍである半導体装置においては、ゲート絶縁膜の耐圧が低下することが確認された。
【図面の簡単な説明】
【００８９】
【図１】第１の実施形態に係る半導体装置を模式的に示した断面図である。
【図２】第１の実施形態に係るゲート電極の断面を拡大する図である。
【図３】第１の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図５】第１の実施形態に係る半導体装置における、ポリシリコン粒子の粒径成長の抑制を説明する断面図である。
【図６】本実施形態に係る半導体装置の他の形態を模式的に示した上面図である。
【図７】第２の実施形態に係る半導体装置を模式的に示した断面図である。
【図８】第２の実施形態に係るゲート電極の断面を拡大する図である。
【図９】第２の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図１０】第２の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図１１】第２の実施形態に係る半導体装置における、ポリシリコン粒子の粒径成長の抑制を説明する断面図である。
【図１２】本発明の課題を説明するグラフである。
【図１３】本発明の課題を説明するグラフである。
【図１４】実施例における結果を示すグラフである。
【図１５】実施例における結果を示すグラフである。
【図１６】実施例における結果を示すグラフである。
【図１７】実施例における結果を示すグラフである。
【図１８】従来の半導体装置を模式的に示した断面図である。
【符号の説明】
【００９０】
１        半導体装置
５        半導体基板
１０      第１電界効果トランジスタ
１２      第２電界効果トランジスタ
１４      素子分離層
１６      第１ゲート電極部
１８，２２      ソース／ドレイン層
２０      第２ゲート電極部
２４      第１ゲート絶縁膜
２６      第１ゲート電極
２８，３４      サイドウォール
３０      第２ゲート電極
３２      第２ゲート絶縁膜
１００    半導体装置
１０２    半導体基板
１０４    ゲート絶縁膜
１０６    ポリシリコン膜
１０６ａ  第１ポリシリコン層
１０６ｂ  第２ポリシリコン層
１０７    ストッパ層
１０８    レジスト膜
１１０    Ｎ型電界効果トランジスタ
１１２    Ｐ型電界効果トランジスタ
１１４    素子分離層
１１６，１２０    ゲート電極部
１１８，１２２    ソース／ドレイン層
１２４，１３２    ゲート絶縁膜
１２５ａ  ポリシリコン粒子（粒径成長前）
１２５    ポリシリコン粒子
１２６    ゲート電極
１２６，１３０    ゲート電極
１２６ａ    第１ポリシリコン層
１２６ｂ    第２ポリシリコン層
１２７，１３１    ストッパ層
１２８，１３４    サイドウォール
１３０ａ    第１ポリシリコン層
１３０ｂ    第２ポリシリコン層
１３６，１３８    ポリシリコン粒子
ａ        離間距離
ｂ        層厚
【図１】
2007165401.tif 000003
【図２】
2007165401.tif 000004
【図３】
2007165401.tif 000005
【図４】
2007165401.tif 000006
【図５】
2007165401.tif 000007
【図６】
2007165401.tif 000008
【図７】
2007165401.tif 000009
【図８】
2007165401.tif 000010
【図９】
2007165401.tif 000011
【図１０】
2007165401.tif 000012
【図１１】
2007165401.tif 000013
【図１２】
2007165401.tif 000014
【図１３】
2007165401.tif 000015
【図１４】
2007165401.tif 000016
【図１５】
2007165401.tif 000017
【図１６】
2007165401.tif 000018
【図１７】
2007165401.tif 000019
【図１８】
2007165401.tif 000020