【事件の表示】
　平成８年特許願第１３１９１３号「不揮発性半導体記憶装置の消去制御方法」拒絶査定に対する審判事件［平成９年１２月１２日出願公開、特開平９−３２０２８２］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　本願は、平成８年５月２７日の出願であって、その請求項１に係る発明は、平成１４年１２月１０日付の手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　「【請求項１】　フローティングゲート型ＭＯＳトランジスタがマトリックス状に配列され、同一行のトランジスタのコントロールゲートが共通接続されて、ワード線を構成し、同一列のトランジスタのドレインが共通接続されて、ビット線を構成し、すべてのトランジスタのソースが共通接続されたメモリセルアレイを有し、消去時には、上記ワード線に所定の第１電圧を印加し、上記共通接続されたソースに所定の第２電圧を印加して一括消去を行う構成の不揮発性半導体記憶装置の消去制御方法において、
上記ワード線に上記所定の第１電圧を印加し、上記共通接続されたソースに上記所定の第２電圧を印加して、全メモリセルトランジスタ消去動作を実行した後、すべてのワード線又はワード線群について、各メモリセルトランジスタの閾値電圧が所定値より低くなったか否かを判定し、接続されるすべてのメモリセルトランジスタの閾値電圧が上記所定値より低くなったワード線又はワード線群については、上記所定の第１電圧の印加を禁止すると共に消去禁止電圧を印加し、それ以外のワード線又はワード線群に上記所定の第１電圧を印加すると共に上記共通接続されたソースに上記所定の第２電圧を印加して部分消去を実行し、その後、該部分消去を実行したワード線又はワード線群について、各メモリセルトランジスタの閾値電圧が上記所定値より低くなったか否かを判定し、接続されるすべてのメモリセルトランジスタの閾値電圧が上記所定値より低くなったワード線又はワード線群については、上記所定の第１電圧の印加を禁止すると共に消去禁止電圧を印加し、それ以外のワード線又はワード線群に上記所定の第１電圧を印加すると共に上記共通接続されたソースに上記所定の第２電圧を印加して部分消去を実行し、すべてのメモリセルトランジスタの閾値電圧が上記所定値より低くなるまで、上記部分消去動作と判定動作とを実行することを特徴とする、不揮発性半導体記憶装置の消去制御方法。」
　
２．引用例に記載された発明
　これに対して、当審において平成１４年１０月１７日付で通知した拒絶の理由に引用された特開平４−２２８１９３号公報（以下、「引用例１」という。）には、不揮発性半導体記憶装置のデータ消去方法に関し、以下（ａ）〜（ｉ）の事項が記載されている。
（ａ）「記憶データが消去される場合には、ソース２３０にソース線８０を介して高圧が印加され、一方、コントロールゲート２００はワード線５０を介して接地される。これによって、フローティングゲート２１０とソース２３０との間に、ソース２３０を高電位側とした高電界が印加される。この結果、フローティングゲート２１０とソース２３０とを絶縁する酸化膜２５０にトンネル現象が生じ、フローティングゲート２１０とソース２３０との間に流れる電流（トンネル電流）が生じる。すなわち、フローティングゲート２１０からソース２３０に酸化膜２５０を介して電子が流出する。これによって、フローティングゲート２１０に蓄積された電子が除去され、このＭＯＳトランジスタのしきい値電圧は低下する。」（段落０００８）
（ｂ）「従来のフラッシュＥＥＰＲＯＭは、過消去を防ぐために、短いパルス幅の消去パルスをメモリアレイに印加した後、消去ベリファイを行なうというサイクルを繰返す。…この結果、データを消去されにくいメモリセルに対するデータ消去が完了したときには、データを消去されやすいメモリセルにおいて過消去が生じる。」（段落００５５）
（ｃ）「それゆえに、本発明の目的は、上記のような問題点を解決し、消去パルスの印加および消去ベリファイの繰返しによってメモリセルに過消去が生じる危険性が少なく、かつ、データ消去時の消費電力が低減された不揮発性半導体記憶装置を提供することである。」（段落００６３）
（ｄ）「図１を参照して、このフラッシュＥＥＰＲＯＭにおいて、メモリアレイは２つのサブアレイ１ａおよび１ｂに分割される。」（段落００６９）
（ｅ）「本実施例のフラッシュＥＥＰＲＯＭにおいても、データ消去はソース線８０ａおよび８０ｂに高圧パルスを与え、かつ、ワード線５０ａおよび５０ｂを接地することによって行なうことができる。」（段落００７０）
（ｆ）「消去モードにおいて、ベリファイ／消去制御回路１７ａおよび１７ｂが各々消去電圧印加回路１８ａおよび１８ｂに消去パルスとして高圧パルスを供給するサイクル（以下、消去サイクルと呼ぶ）と、ベリファイ／消去制御回路１７ａおよび１７ｂが各々メモリアレイ１ａおよび１ｂに対して消去ベリファイを行なうサイクル（以下、消去ベリファイサイクルと呼ぶ）とが繰返される。」（段落００８１）
（ｇ）「消去ベリファイサイクルにおいては、１つのアドレスからデータが読出され、読出されたデータがデータ消去不良を示すものである場合にのみ消去電圧印加回路１８ａ内のラッチ回路３００をデータ“１”にセットするという回路動作が繰返される。」（段落００９１）
（ｈ）「このように、メモリアレイ１ａおよび１ｂ内のすべてのメモリセルＭＣａおよびＭＣｂがチェックされ終わると、消去電圧印加回路１８ａ内のラッチ回路３００にデータ“１”がセットされているか否かに応じてメモリアレイ１ａに選択的に消去パルスが印加され、かつ、消去電圧印加回路１８ｂ内のラッチ回路３００にデータ“１”がセットされているか否かに応じてメモリアレイ１ｂに選択的に消去パルスが印加される（図４における動作ステップＳ１０およびＳ３）。消去電圧印加回路１８ａおよび１８ｂのいずれのラッチ回路３００にもデータ“１”がセットされていなければ、メモリアレイ１ａおよび１ｂのいずれにもデータ消去不良のメモリセルが存在しないと判断できる。したがって、この場合に限り、このフラッシュＥＥＰＲＯＭのデータモードにおけるすべての動作が終了する。」（段落００９８）
（ｉ）「消去電圧印加回路１８ａおよび１８ｂのうちの少なくともいずれか一方のラッチ回路３００にデータ“１”がセットされており、メモリアレイ１ａおよび１ｂのうちの少なくともいずれか一方に消去パルスが印加されると（動作ステップＳ３）、このフラッシュＥＥＰＲＯＭは再度消去ベリファイサイクルおよびこれに続く消去サイクルに入る。すなわち、図４における処理ステップＳ４〜Ｓ１０およびＳ２に対応する回路動作が再開される。しかしながら、従来と異なり、消去ベリファイ後に発生される消去パルスはデータ消去不良のメモリセルが含まれるメモリアレイにのみ印加される。このため、既にデータ消去が完了したメモリセルのみを含むメモリアレイには消去パルスが印加されないので、消去パルスの再印加によって過消去現象が生じるメモリセルの数が従来に比べ低減される。」（段落００９９）
　以上（ａ）〜（ｉ）の記載事項及び図面の記載から、引用例１には、
　フローティングゲートを有するＭＯＳトランジスタがメモリセルとしてマトリクス状に配列され、複数のブロック（サブアレイ１ａ、１ｂ）に分割され、同じブロックに属する同一行の上記トランジスタのコントロールゲートが同一ワード線に共通接続され、同一列の上記トランジスタのドレインが同一ビット線に共通接続され、同じブロックに属する上記トランジスタのソースが共通接続されたメモリセルアレイを有し、上記トランジスタのコントロールゲートをワード線を介して接地し、上記共通接続されたソースに高電圧の消去パルスを印加して記憶データの一括消去を行うフラッシュＥＥＰＲＯＭのデータ消去方法であって、
　上記トランジスタのコントロールゲートをワード線を介して接地し、上記共通接続されたソースに高電圧の消去パルスを印加するデータ消去動作を全ブロックについて行った後、
　全ブロックについて消去ベリファイを行い、
　データ消去不良のメモリセルが存在しないブロックについては、データ消去動作を行わず、データ消去不良のメモリセルが含まれるブロックについてのみ、再度、上記トランジスタのコントロールゲートをワード線を介して接地し、上記共通接続されたソースに高電圧の消去パルスを印加するデータ消去動作を行い、
　その後、データ消去動作を行ったブロックについて消去ベリファイを行い、
　複数のブロックのいずれにもデータ消去不良のメモリセルが存在しなくなるまで、上記データ消去不良のメモリセルが含まれるブロックについてのみのデータ消去動作とデータ消去動作を行ったブロックについての消去ベリファイを繰り返す、フラッシュＥＥＰＲＯＭのデータ消去方法（以下、「引用例１に記載された発明」という。）
が記載されていると認められる。
　同じく引用された特開平６−３１４４９６号公報（以下、「引用例２」という。）には、フラッシュメモリのデータの消去に関し、以下（ｊ）〜（ｎ）の事項が記載されている。
（ｊ）「フラッシュメモリの大容量化が進み、フラッシュメモリによって、磁気ディスクが代替されようとしている。これに伴い、データの書換え単位を、磁気ディスクのセクタサイズに揃えることが望まれている。このため、セクタ消去と称する５１２Ｂ（Ｂ：バイト）といった単位での消去が必要となっている。このようにフラッシュメモリの消去単位は、チップ消去、ブロック消去、セクタ消去と次第に小さくされる傾向にあり、特に大容量フラッシュメモリでは、セクタ単位の消去が重要となっている。」（段落０００３）
（ｋ）「データの消去は、代表的な二つの方法について説明する。第１の方法は、ソース消去（以下、ＳＥと略称する）と呼ばれる方法である。この方法は、図１０（ａ）に示すように、コントロールゲートＣＧを接地、ドレインＤをオープンとし、ソースＳに消去用高電位ＶＥ（＞０）を印加し、ソースとフローティングゲートＦＧの間に高電界を印加させ、トンネル電流を発生させることにより、フローティングゲートＦＧ内のエレクトロンをソースＳに引き抜くものである。」（段落０００６）
（ｌ）「第２の方法は、ソースゲート消去（以下、ＳＧＥと略称する）と呼ばれる方法である。この方法は、図１０（ｂ）に示すように、ドレインＤは同図（ａ）と同様の状態であるが、ソースＳをＶＥ１（＞０）にバイアスし、コントロールゲートＣＧを負電位ＶＥ２（＜０）にバイアスする。このソースゲート消去は、トンネル現象を起こすのに必要なソース・フローティングゲート間の電界を、コントロールゲートを負にバイアスすることにより発生しているため、ソースに印加する電位を同図（ａ）に比べて低くできるというメリットを有している。」（段落０００７）
（ｍ）「ブロック消去において、ＳＥの場合、ソースを消去ブロックごとに分割する必要があり、ＳＧＥの場合、ソースおよびワード線を消去ブロックごとに分割する必要がある。分割したブロック内ではソースを共通としてブロック毎に消去電位を印加できるように制御される。ＳＧＥの場合、さらに、ワード線をブロック毎に別々に制御可能とするため、ロウデコード回路を各ブロックに設けることが必要となる。」（段落００１０）
（ｎ）「これに対して、前記セクタ消去の場合、消去単位が５１２Ｂと小さいため、ワード線数本単位でセクタを構成するのが普通である。図１１に示したように、ソースは縦方向に隣接する２セルで共有しているため、ＳＥ，ＳＧＥいずれの場合も、ソースを共有する２行は同時に消去されることになり、通常は少なくとも２行単位でセクタを構成することとなる。この場合、５１２Ｂのセクタサイズを実現するためには、１本のワード線に接続されるメモリセルの数が２Ｋｂであれば２行単位、１Ｋｂであれば４行単位というようになる。すなわち、２Ｋｂ×２＝１Ｋｂ×４＝５１２Ｂとなる。」（段落００１１）
　以上（ｊ）〜（ｎ）の記載事項及び図面の記載から、引用例２には、
　フラッシュメモリのデータの消去方法において、メモリセルトランジスタのソースを消去ブロックごとに分割する必要があるブロック単位の消去ではなく、ワード線数本単位（セクタ単位）で消去を行うこと
が記載されており、さらに、
　フラッシュメモリのデータの消去方法において、メモリセルトランジスタのソースを正電位としコントロールゲートを負電位として、ソースとフローティングゲートの間に高電界を発生させ、トンネル電流を発生させることにより、フローティングゲート内の電子をソースに引き抜いてデータを消去すること
も記載されていると認められる。
　
３．本願発明と引用例に記載された発明との対比
　本願の請求項１に係る発明（以下、「前者」という。）と引用例１に記載された発明（以下、「後者」という。）とを対比すると、
（イ）前者において、ワード線はトランジスタのコントロールゲートが共通接続されて構成されるから、後者の「トランジスタのコントロールゲートをワード線を介して接地し」は、前者の「ワード線に所定の第１電圧を印加し」と、トランジスタのコントロールゲートが接続されて構成されるワード線を所定の電位としている点で共通し、
（ロ）後者の「高電圧の消去パルス」は、前者の「第２電圧」と、電圧である点で共通し、
（ハ）後者の「フラッシュＥＥＰＲＯＭ」は、前者の「不揮発性半導体記憶装置」に相当し、
（ニ）後者の「データ消去動作を全ブロックについて行った後」は、前者の「全メモリセルトランジスタ消去動作を実行した後」に相当し、
（ホ）前者において、メモリセルアレイはワード線又はワード線群に対応した領域に区分されることになるから、後者の「全ブロックについて」は、前者の「すべてのワード線又はワード線群について」と、メモリセルアレイを複数の領域に分けてできるすべての領域についてである点で共通し、
（へ）後者の「消去ベリファイ」は、前者の「各メモリセルトランジスタの閾値電圧が所定値より低くなったか否かを判定」に相当し、
（ト）後者の「データ消去動作を行わず」は、データの消去がなされないようにするのであるから、前者の「所定の第１電圧の印加を禁止すると共に消去禁止電圧を印加し」と、消去を禁止する点で共通し、
（チ）後者の「データ消去不良のメモリセルが存在しない」は、前者の「すべてのメモリセルトランジスタの閾値電圧が上記所定値より低くなった」に相当している。
　よって、両者の一致点、相違点は次のとおりである。
［一致点］
　「フローティングゲート型ＭＯＳトランジスタがマトリックス状に配列され、同一列のトランジスタのドレインが共通接続されて、ビット線を構成したメモリセルアレイを有し、消去時には、上記トランジスタのコントロールゲートが接続されて構成されるワード線を所定の電位とし、上記トランジスタのソースに所定の電圧を印加して一括消去を行う構成の不揮発性半導体記憶装置の消去制御方法において、上記ワード線を上記所定の電位とし、上記ソースに上記所定の電圧を印加して、全メモリセルトランジスタ消去動作を実行した後、上記メモリセルアレイを複数の領域に分けてできるすべての領域について、各メモリセルトランジスタの閾値電圧が所定値より低くなったか否かを判定し、属するすべてのメモリセルトランジスタの閾値電圧が上記所定値より低くなった領域については、消去を禁止し、それ以外の領域の上記ワード線を上記所定の電位とすると共に上記ソースに上記所定の電圧を印加して部分消去を実行し、その後、該部分消去を実行した領域について、各メモリセルトランジスタの閾値電圧が上記所定値より低くなったか否かを判定し、属するすべてのメモリセルトランジスタの閾値電圧が上記所定値より低くなった領域については、消去を禁止し、それ以外の領域の上記ワード線を上記所定の電位とすると共に上記ソースに上記所定の電圧を印加して部分消去を実行し、すべてのメモリセルトランジスタの閾値電圧が上記所定値より低くなるまで、上記部分消去動作と判定動作とを実行する、不揮発性半導体記憶装置の消去制御方法。」である点。
［相違点］
（１）前者は、メモリセルアレイがワード線又はワード線群に対応した領域に区分されるものであり、メモリセルアレイの同一行のトランジスタのコントロールゲートが共通接続されて、すべてのトランジスタのソースが共通接続されているのに対して、後者は、メモリセルアレイが複数のブロック（サブアレイ１ａ、１ｂ）に分割されるものであり、メモリセルアレイの同じブロックに属する同一行のトランジスタのコントロールゲートが同一ワード線に共通接続され、同じブロックに属するトランジスタのソースが共通接続されているが、ブロックが異なればワード線は異なりソースも共通接続されていない点。
（２）前者は、メモリセルトランジスタのデータの消去を行うのに、トランジスタのコントロールゲートが接続されて構成されるワード線に所定の第１電圧を印加し、ソースに所定の第２電圧を印加しており、データの消去を禁止するのに、上記ワード線への上記所定の第１電圧の印加を禁止すると共に消去禁止電圧を印加しているのに対して、後者は、消去を行うのに、トランジスタのコントロールゲートをワード線を介して接地し、ソースに高電圧の消去パルスを印加しており、消去を禁止するのに、上記消去パルスの印加がされないようにしている点。
　
４．当審の判断
　相違点（１）について検討する。
　引用例２に、不揮発性半導体記憶装置のデータの消去方法において、メモリセルトランジスタのソースを消去ブロックごとに分割する必要があるブロック単位の消去ではなく、ワード線数本単位で消去を行うことが記載されており、該引用例２に記載された事項を後者に適用し、メモリセルアレイを複数の領域に分けるのに複数のブロックに分割するのに替えてワード線又はワード線群に対応した領域に区分して前者の構成とすることは、当業者が容易になし得たことである。
　相違点（２）について検討する。
　引用例２に記載されているように、不揮発性半導体記憶装置のデータの消去方法において、メモリセルトランジスタのソースを正電位としコントロールゲートを負電位として、ソースとフローティングゲートの間に高電界を発生させ、トンネル電流を発生させることにより、フローティングゲート内の電子をソースに引き抜いて消去することが周知であり、さらに、メモリセルトランジスタの基板側に正の電圧を印加しコントロールゲートに負の電圧を印加して、ゲート絶縁膜に高電界を印加させ、データの消去を行う方法において、メモリセルトランジスタのデータの消去を禁止するのに、コントロールゲートへの負の電圧の印加をせずに基板側と同じ正の電圧を印加することも周知であるから（例えば特開平４−２８１２９９号公報参照。）、後者において、メモリセルトランジスタのデータの消去を行うのに、トランジスタのコントロールゲートが接続されて構成されるワード線に所定の第１電圧を印加し、ソースに所定の第２電圧を印加するようにし、その際に、データの消去を禁止するのに、上記ワード線への上記所定の第１電圧の印加を禁止すると共に消去禁止電圧を印加するようにすることは、当業者が容易になし得たことである。
　そして、本願の請求項１に係る発明の効果は、引用例１、２に記載された発明及び周知の技術手段の効果から予測できた程度のものである。
　
　５．まとめ
　以上のとおりであるので、本願の請求項１に係る発明は、引用例１、２に記載された発明及び周知の技術手段に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。