(57)【要約】【課題】安価で高速なシリアル通信装置、紙搬送装置およびこれらの装置を用いた画像形成装置を提供する。【解決手段】独立した２つのシリアル通信チャンネルを各々有する複数のプロセッサ１１６〜１１８を備え、前記複数のプロセッサを前記シリアル通信チャンネルを介して順次接続してシリアル通信を行うシリアル通信装置であって、前記シリアル通信チャンネル上の各々の通信が独立したタイミングで行われるシリアル通信装置により前記課題を解決する。【選択図】図１
2007226737.tif 000002
【特許請求の範囲】
【請求項１】
独立した２つのシリアル通信チャンネルを各々有する複数のプロセッサを備え、前記複数のプロセッサを前記シリアル通信チャンネルを介して順次接続してシリアル通信を行うシリアル通信装置であって、
前記シリアル通信チャンネル上の各々の通信が独立したタイミングで行われることを特徴とするシリアル通信装置。
【請求項２】
請求項１に記載のシリアル通信装置において、
前記独立した２つのシリアル通信チャンネルの各々には、クロック信号と該ロック信号に同期する送信信号と受信信号とが有ることを特徴とするシリアル通信装置。
【請求項３】
請求項１または２に記載のシリアル通信装置において、
前記複数のプロセッサの内の１つは、本体に配置され、その他のプロセッサは複数のカセットにそれぞれ配置され、前記複数のカセットにおける上位のカセットのプロセッサは、該カセットより下位のカセットの状態の情報を更新しながら蓄積することを特徴とするシリアル通信装置。
【請求項４】
請求項３に記載のシリアル通信装置において、
前記本体に配置されたプロセッサから最上位のカセットに配置されたプロセッサに各カセットへの制御コマンドを送った際に、最上位カセットに配置されたプロセッサは、次上位カセットに配置されたプロセッサへ、次上位カセット以下のカセットへの制御コマンドを、本体に配置されたプロセッサのクロック信号に依存することなく送信することを特徴とするシリアル通信装置。
【請求項５】
請求項３または４に記載のシリアル通信装置において、
下位のカセットの接続の有無を判定する判定手段を備え、前記判定手段により下位のカセットの接続が有りの場合には、下位のカセットとの通信処理を行い、下位のカセットの接続が無しの場合には、下位のカセットとの通信処理を行わないことを特徴とするシリアル通信装置。
【請求項６】
請求項３ないし５に記載のシリアル通信装置を備えたことを特徴とする紙搬送装置。
【請求項７】
請求項６に記載の紙搬送装置を備え、前記本体が画像形成装置の本体であることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル通信を行う通信装置に関し、特に複写機、プリンタおよびファクシミリなどを付加した複合機、紙搬送装置に好適な、シリアル通信装置に関するものである。
【背景技術】
【０００２】
従来の複写機、複合機のカセット装置間の通信方式としては、図１２に示すような、高速で安価な、セレクタＩＣを使用したディジーチェーン方式によるシリアル通信方式が一般的であった。
【０００３】
図１２と図１３でこのディジーチェーン方式を説明する。
図１２における本体ＣＰＵ９００のストローブ信号９０１の状態は、図１３の９０１上に描かれたように毎データごとに一定期間論理が変化し、データの送出開始を各ＯＰ（オプション）  ＣＰＵに通知する。
【０００４】
図１２における本体ＣＰＵ９００のＴＸＤは、シリアル通信のデータ送信信号である。図１２の信号線９０２を使用して送信データは、１段目のＯＰ  ＣＰＵ９０５に流れる。
【０００５】
以下、図１３のデータ９５０のかたまりに着目してデータの流れをつかむと次のようになる。
【０００６】
図１３のタイミング９５１のようにＯＰ  ＣＰＵ９０５でデータのかたまり２つ分遅延し、信号線９２５からセレクタ９１２を介して信号線９１９上を着目データは流れる。
【０００７】
更に図１３の９５２のように、図１２のＯＰ  ＣＰＵ９０７のＲＸＤ端子を入力した着目データは、データかたまり２つ分遅延して信号線９２６とセレクタ９２２と信号線９１８を経由してＯＰ  ＣＰＵ９０９のＲＸＤ端子に到着する。ＯＰ  ＣＰＵ９０９では更にデータのかたまり２つ分遅延して信号線９２７上にデータを送出しセレクタ９２３とセレクタ９２１とセレクタ９１１と信号線９０３を介して本体のＣＰＵ９００に戻ってくる（図１３の９５３）。
【０００８】
この一連の動作において、経由する各ＯＰ  ＣＰＵ上でデータに必要情報を盛り込み改変するために、信号の伝送はデータかたまり２つ分遅延する。
【０００９】
また、セレクタ９１１、９１２、９２１、９２２は、入力ＡとＢの切り替えを、次段の９０６あるいは９０８のオプション基板が接続されているかどうかによる信号線９２８と９２９のレベルで切り替えている。図１２の構成ではどちらのセレクタ９１１，９１２、９２１，９２２ともＢ入力の論理が出力Ｙへ反映される。
【００１０】
画像形成装置において、ディジーチェーン方式でセレクタを用いる例は、特許文献１に記載されている。
【００１１】
ところで、近年プロセッサの進歩にともないシリアル通信チャネルを２チャンネル以上持つ安価で高付加価値製品が市場にて流通するようになった。
【特許文献１】特開平９−５８０９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
前述のように、従来のディジーチェーン方式では、各データの送出開始は１つのストローブ信号により指示されており、またデータは各ＯＰ  ＣＰＵを介して順次転送され最初のＣＰＵに戻るようになっているため、通信時間がかかる。また、上位のプロッセッサには処理負荷がかかるというといった問題があった。
【００１３】
本発明は、このような状況のもとでなされたもので、安価で高速なシリアル通信装置、紙搬送装置およびこれらの装置を用いた画像形成装置を提供することを課題とするものである。
【課題を解決するための手段】
【００１４】
前記課題を解決するため、本発明では、シリアル通信装置をつぎの（１）のとおりに構成する。
【００１５】
（１）独立した２つのシリアル通信チャンネルを各々有する複数のプロセッサを備え、前記複数のプロセッサを前記シリアル通信チャンネルを介して順次接続してシリアル通信を行うシリアル通信装置であって、
前記シリアル通信チャンネル上の各々の通信が独立したタイミングで行われるシリアル通信装置。
【発明の効果】
【００１６】
本発明によれば、安価で高速なシリアル通信装置、紙搬送装置およびこれらの装置を用いた画像形成装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照して本発明の好適な実施例を詳しく説明する。
【第１の実施の形態】
【００１８】
図１は、本発明の第1の実施の形態に係る“シリアル通信装置”のシステム構成を示す図である。
【００１９】
本実施形態は、複写機本体１１０と、給紙用などの１段目カセット（最上位カセット）１１１と２段目カセット（次上位カセット）１１２を結合した構成である。複写機本体１１０のプロセッサＡ１１６と１段目カセット１１１のプロセッサＢ１１７は、次のように接続、制御される。すなわち、シリアル通信インターフェースデータ送信信号線１０１と、シリアル通信インターフェースデータ受信信号線１０２と、データ送受信信号（１０１、１０２）のデータ同期用信号線１０３を介して接続され通信制御される。
【００２０】
１段目カセット１１１のプロセッサＢ１１７と、２段目カセット１１２のプロセッサＢ１１８は次のように結合される。すなわち、シリアル通信インターフェースデータ送信信号線１０４とシリアル通信インターフェースデータ受信信号線１０５と、データ送受信信号（１０４、１０５）のデータ同期用信号線１０６を介して接続され通信制御される。
【００２１】
また、１段目カセット１１１と２段目カセット１１２は同一の構成であるが、２段目カセット１１２に更に１段目カセット１１１と２段目カセット１１２と同一構成のカセットを接続することが出来る。そのため複写機本体１１０のプロセッサＡ１１６側からみて、１段目カセット１１のプロセッサＢ１１７は最上位（最上段）カセットとなり、２段目カセットへ通信制御を行う。
【００２２】
複写機本体１１０のプロセッサＡ１１６と１段目カセット１１１のプロセッサＢ１１７と２段目カセット１１２のプロセッサＢ１１８は、プリント配線板（プリント基板）上に実装されているワンチップマイコンなどのＣＰＵ機能があるものである。このワンチップマイコンなどはプログラム用のＲＯＭ部とデータ格納用のＲＡＭ部を持つ。
【００２３】
前述の複写機本体１１０のプロセッサＡ１１６のワンチップマイコンは、入力ポート１０７で１段目カセット１１１のプロセッサＢ１１７が実装されているプリント配線板（プリント基板）が接続されているかどうかのレベル判定を行う。すなわち、＋３．３Ｖなどの電源電圧に接続された抵抗１１３を介してレベル判定行う。本実施例では１段目カセットがある場合はＧＮＤレベル（ＬＯＷレベル）であり、１段目カセットが無い場合は＋３．３Ｖ電位（ＨＩレベル）となる。
【００２４】
同様に１段目カセット１１１のプロセッサＢ１１７のワンチップマイコンは、入力ポート１０８で２段目カセット１１２のプロセッサＢ１１８が実装されているプリント配線板（プリント基板）が接続されているかどうかのレベル判定を行う。すなわち、＋３．３Ｖなどの電源電圧に接続された抵抗１１４を介してレベル判定行う。本実施例では２段目カセットがある場合はＧＮＤレベル（ＬＯＷレベル）であり、２段目カセットが無い場合は＋３．３Ｖ電位（ＨＩレベル）となる。
【００２５】
本実施形態では、プロセッサＡ１１６とプロセッサＢ１１７との間の通信と、プロセッサＢ１１７とプロセッサＢ１１８との間の通信は、互いに独立したタイミングで行われる。これにより、１段目カセット１１１のプロセッサＢ１１７は、絶えず２段目カセット１１２の状態の情報を更新しながら蓄積しておくことができる。また、本体１１０のプロセッサＡ１１６は、１段目カセット１１１のプロセッサＢ１１７にアクセスするのみの時間で，全てのカセットの状態を高速で把握することができる。
【００２６】
また、本体１１０のプロセッサＡ１１６が１段目カセット１１１のプロセッサＢ１１７に各カセット段の制御コマンドを送る際に、次のように動作する。すなわち、１段目カセット１１１のプロセッサＢ１１７は、２段目カセット１１２へのコマンドを本体１１０のプロセッサＡ１１６からのクロックに依存せず、独立して高速で送ることができる。また、下段（下位）カセットの接続の有無を判定する判定部を有するので、下段カセットが接続されている場合は、下段カセットとの通信処理を行い、接続されていない場合は、下段カセットとの通信処理を行うことなく無駄な時間を省くことができる。
【００２７】
このようにして、マスタープロセッサであるプロセッサＡ１１６の処理負荷を軽減でき、また、各プロセッサ間の通信時間を短縮することができる。
【第２の実施の形態】
【００２８】
図２は、第２実施形態に係る“シリアル通信装置”のシステム構成を示す図である。
【００２９】
図２において、本体の第一のプロセッサ部２０５と、１段目カセットの第二のプロセッサ部２００と、２段目カセットの第三のプロセッサ２２５とがシリアル通信チャンネルを介して接続されている。第一のプロセッサ部２０５を動作させるためのプログラムが格納されたＲＯＭ部２０２と、データ格納用のＲＡＭ部２０３と、第一のプロセッサ部２０５との間はバス２０４で接続されている。
【００３０】
第二のプロセッサ部２００を動作させるためのプログラムが格納されたＲＯＭ部２１３と、データ格納用のＲＡＭ部２１４との間はバス２１９で接続されている。
【００３１】
第三のプロセッサ部２２５を動作させるためのプログラムが格納されたＲＯＭ部２２２と、データ格納用のＲＡＭ部２２３と、第三のプロセッサ部２２５との間はバス２２４で接続されている。
【００３２】
第一のプロセッサ部２０５の入力ポート２０６は、抵抗２０７を介してＧＮＤ２０８の電位に接続されている。抵抗２０７は１００Ω〜４７ＫΩ程度の抵抗値を持つ。
第二のプロセッサ部２００の入力ポート２１５は、抵抗２１６を介してＧＮＤ２２０の電位に接続されている。抵抗２１６は１００Ω〜４７ＫΩ程度の抵抗値を持つ。
第三のプロセッサ部２２５の入力ポート２２６は、抵抗２２７を介してＧＮＤ２３１の電位に接続されている。抵抗２２７は１００Ω〜４７ＫΩ程度の抵抗値を持つ。
各段の入力ポートは、次段カセットのプリント配線板を介して＋３．３Ｖなどの電源電圧に接続され、レベル判定を行うことにより、次段カセットのプリント配線板（プリント基板）が接続されているかどうかの判定を行う。
【００３３】
第一のプロセッサ部２０５はシリアル通信インターフェース信号線２０９上にデータを送信し、第二のプロセッサ部２００は前述のシリアル通信インターフェース信号線２０９上のデータを受信する。また、第二のプロセッサ部２００はシリアル通信インターフェース信号線２１０にデータを送信し、第一のプロセッサ部２０５は前述のシリアル通信インターフェース信号線２１０上のデータを受信する。
【００３４】
更に第二のプロセッサ部２００はシリアル通信インターフェース信号線２１７上にデータを送信し、第三のプロセッサ部２２５は前述のシリアル通信インターフェース信号線２１７上のデータを受信する。また、第三のプロセッサ部２２５はシリアル通信インターフェース信号線２１８上にデータを送信し、第二のプロセッサ部２００は前述のシリアル通信インターフェース信号線２１８上のデータを受信する。
【００３５】
また、２０１は、第一のプロセッサ部２０５とＲＯＭ部２０２とＲＡＭ部２０３と抵抗２０７の部品とＧＮＤ２０８とシリアル通信インターフェース信号線２０９、２１０のパターン配線が印刷されたプリント配線板を示す。
【００３６】
２１２は、第二のプロセッサ部２００とＲＯＭ部２１３とＲＡＭ部２１４と抵抗２１６の部品とＧＮＤ２２０とシリアル通信インターフェース信号線２０９、２１０、２１７、２１８のパターン配線が印刷されたプリント配線板を示す。
【００３７】
２３０は、第三のプロセッサ部２２５とＲＯＭ部２２２とＲＡＭ部２２３と抵抗２２７の部品とＧＮＤ２３１とシリアル通信インターフェース信号線２１７、２１８、２２８、２２９のパターン配線が印刷されたプリント配線板を示す。
【００３８】
第二のプロセッサ部２００が搭載されているプリント配線板２１２と第三のプロセッサ部２２５が搭載されるプリント配線板２３０は全く同一の構成のものである。第三のプロセッサ部２２５が搭載されるプリント配線板２３０のシリアル通信インターフェース信号線２２８と２２９側には、プリント配線板を含みプリント配線板２１２、２３０に搭載される各構成部品と同一構成のユニットを接続することが可能である。
【００３９】
前述の構成により、以下のように動作する。
第二のプロセッサ部２００は第一のシリアル通信チャンネル２０９、２１０と第二のシリアル通信チャンネル２１７、２１８をそれぞれ独立に通信制御する。
【００４０】
第二のプロセッサ部２００は、ＲＯＭ部２１３内のプログラム内に予め書かれているシリアル通信コードと比較するために、第一のシリアル通信チャンネルのシリアル通信コードデータが到達した後、受信バッファ３５３からシリアル通信コードデータを取り込む。
取り込んだシリアル通信コードデータが第二のシリアル通信チャンネルに同一コードで送出可能と判断した場合は、第二のシリアル通信チャンネルの送信バッファ３５５にシリアル通信用コードデータをデータを加工せずセットする。そして、第二のシリアル通信チャンネンルに送出する処理を行う。
【００４１】
前述の判断で取り込んだシリアル通信コードデータが第二のシリアル通信チャンネルに同一コードで送出不可と判断した場合、シリアル通信コードデータを第二のＲＡＭ部２１４に取り込む。
取り込んだシリアル通信コードデータを解析することによって第二のプロセッサの処理を行い、更にシリアル通信コードデータの加工を施して第二のシリアル通信チャンネル用の送信バッファ３５５にデータセットを行う。そして、第二のシリアル通信チャンネルにコードデータを送出する処理を行う。
【００４２】
このようにして、本実施形態においても、第1の実施の形態と同様の、動作，効果が得られる。
【第３の実施の形態】
【００４３】
図３は、第３実施形態に係る“シリアル通信装置”のシステム構成を示す図である。
【００４４】
第２実施形態（図２）との構成との大きな違いは、次のとおりである。第一のプロセッサ部２３５と第二のプロセッサ部２６６間のシリアル通信インターフェース信号線２６１を使用し、シリアル通信データ用のクロックを第一プロセッサ部２３５あるいは、第二プロセッサ部２６６から供給する構成になっている点である。更に第一のプロセッサ部２３５内のシリアル通信制御部３７６に依存しないシリアル通信インターフェース信号線３８１を使用し、送信用信号及び受信用信号のデータ送出タイミングに依存するストローブ信号を供給する構成になっている点である。
【００４５】
第二のプロセッサ部２６５と第三のプロセッサ部２５５間のシリアル通信インターフェース信号線２６２を使用し、シリアル通信データ用のクロックを第二のプロセッサ部２６５あるいは、第三のプロセッサ部２５５から供給する構成になっている。更に第二のプロセッサ部２６５内のシリアル通信制御部３７８に依存しないシリアル通信インターフェース信号線３８２を使用し、送信用信号２４７及び受信用信号２４８のデータ送出タイミングに依存するストローブ信号を供給する構成になっている。その他の構成については前述した図２の説明と図説明上の番号を変更したのみで変わりはない。
【００４６】
本実施形態の動作を図４と図５使用して説明する。
【００４７】
まず第一のプロセッサ部２３５は前述した送信データをデータバッファ部３６１にセットする。
【００４８】
第一のプロセッサ部２３５は、前述したストローブ信号（３８１）を、図４の５２１のように、図４の５２２が表す図３のシリアル通信インターフェース信号線２６１上のクロック信号に先んじてＨＩ論理レベルからＬＯＷ論理レベルに変化させる。
第二のプロセッサ部２６５は前述した前述のストローブ信号がＨＩレベルからＬＯＷレベルに変化したことを受けて第一のシリアル通信チャンネル信号線２３９上のデータの受信準備に入る。
【００４９】
第一のプロセッサ部２３５はシリアル通信制御部３７６に指示を出し、シリアル通信制御部３７６は図４のクロック５２２及びデータバッファ部３６１内にセットされたデータを図４の５２３のように送出する。
【００５０】
予め受信準備を行っていた第二のプロセッサ部２６５は、受信バッファ３６３にシリアル通信で得られたデータが受信されていたことをシリアル通信制御手段３７７からの割込み信号等で認知し、アキャムレータなどのレジスタに取り込む。
【００５１】
ＲＯＭ部２４３内には予め第二のマイクロプロセッサ部２６５の制御のプログラムが格納されている。このプログラムには、第一のプロセッサ２３５から送られてくるシリアル通信コードデータのうち、コードの改変なしに第二のシリアル通信チャンネルへシリアル通信コードデータとして送出するデータが記載されている。このデータと前述のアキュムレータ等のレジスタに取り込まれたデータと比較演算する。
【００５２】
比較演算された結果、コードの改変なしに第二のシリアル通信チャンネルに送出すると判断されたデータは、Ｔ時間後に図４のクロック５２４とともに図４の送信データの５２５のように時間遅延して送出される。これらの信号は第二の通信チャンネル上のクロック信号線２６２と送信信号線２４７に送出される。
【００５３】
比較演算された結果、第二のシリアル通信チャンネルに送出しないと判断したデータは、第二のプロセッサ部２６５はＲＡＭ部２４４にデータとして蓄えＲＯＭ部２４３のプログラムに従い処理を行う。
【００５４】
また、第二のプロセッサ２６５は、第一のシリアル通信チャンネルのデータに依存しないで第二のシリアル通信チャンネル上のマスタープロセッサとして単独で動作が可能である。
【００５５】
図５の５６３、５６４に示すように、第一のシリアル通信チャンネル上のクロック５６１とデータ（第一プロセッサ２３５から第二のプロセッサ部２６５に送出）５６２のコード可変なしに第二のシリアル通信チャンネルへ送出される。
送出されるデータ５６５が、第二のシリアル通信チャンネル上に反映できるまでの間、第二のプロセッサ部２６５は、図５の５６８、５６６のように単独でシリアル送信信号線２４７上とクロック線２６２上に第三プロセッサ部２５５へのコードデータを送信する。
【００５６】
第二のプロセッサ２６５は、シリアル通信チャンネルを独立して２つ搭載し第二のシリアル通信チャンネル側の通信データ量や通信回数を多くすることにより必要な処理を極力第二プロセッサ２６５で処理しておく。これによって、第一プロセッサ２３５が通信にかかる負荷を軽減することができる。
第二のシリアル通信チャンネル以降に接続されるプロセッサ部の状況を第二のプロセッサ２６５が絶えず更新しておく処理を施すことによって第一のプロセッサの能力に依存しないシステムの構築が可能となる。
【００５７】
すなわち第一のプロセッサ２３５からのシリアル通信コードへの応答の処理を図５の５６７のように第二のシリアル通信チャンネルに送出する以前に図５の５６８の段階で第二のプロセッサ２６５が第一のシリアル通信チャンネルの送信コードに依存せず処理する。第三のプロセッサ部２５５からの応答を第二のＲＡＭ部２４４に予め蓄積しておく。そして、図５の５６５のシリアル通信データコードに対する処理を前述した第二のＲＡＭ部のデータを使って処理することにより、みかけ上第二の通信チャンネルにかかる通信処理時間分の短縮となる。
【００５８】
また、独立したシリアル通信ポートが２つある第二のプロセッサ２６５では、入力ポート２４５の電圧レベルがＬＯＷの場合には第三のプロセッサ２５５の接続がないとみなす。これにより、第二のシリアル通信チャンネル上での通信処理を一切行わないため、第二のシリアル通信チャンネル上で第三のプロセッサ２５５が接続されているかどうかシリアル通信による応答で判断する必要がなくなる。よって、システムのイニシャルにかかる時間を短縮できる。
【００５９】
このようにして、本実施形態によれば、本体装置側のマスタープロセッサが行う通信時間を短縮することができる。更には、スレーブ側のプロセッサがマスタープロセッサと同様の処理を単独で処理することにより、本体装置（マスタープロセッサ）にかかる処理負荷を削減できる。
【００６０】
例えば本シリアス通信装置の応用例として、複数の給紙カセット段が搭載される状態であっても、最上段のカセット（最上位カセット）内のプロセッサがその処理負荷を受け持つことによって効率的なシステムを運用できる。上段（上位）に位置するカセット装置内のプロセッサは下段（下位）のカセット装置とそれぞれ独立したタイミングで通信を行うことにより、絶えず下段のカセット装置の状態を更新しながら蓄積しておくことが可能である。
【００６１】
本体プロセッサは、最上段カセット内のプロセッサにアクセスするのみの時間で全ての段のカセット状態が高速に把握できる。また、複数段搭載できるカセット装置において、下段カセット装置の接続有無を判断し下段カセットが接続されている場合は、下段カセットとの通信処理を行う。また、下段カセット装置が接続されていない場合は、下段カセットとは通信を行わず無駄な時間を省くことができる。
【第４の実施の形態】
【００６２】
図６は、第４実施形態に係るシリアル通信装置”のシステム構成を示す図である。
図６において、２７５は本体に設けた第一のプロセッサ部であり、３８５は最上段カセットに設けた第二のプロセッサ部であり、２９５は次段カセットに設けた第三のプロセッサ部である。
【００６３】
第一のプロセッサ部２７５の出力ポートと第二のプロセッサ部３８５の入力ポートは信号線２７９で接続されており、第一プロセッサ部２７５から第二プロセッサ部３８５へシリアル通信データを送信する。
【００６４】
第一のプロセッサ部２７５の入力ポートと第二のプロセッサ部３８５の出力ポートは信号線２８０で接続されており、第ニプロセッサ部３８５から第一プロセッサ部２７５へシリアル通信データを送信する。
【００６５】
第二のプロセッサ部３８５の出力ポートと第三のプロセッサ部２９５の入力ポートは２８７の信号線で接続されており、第ニプロセッサ部３８５から第三プロセッサ部２９５へシリアル通信データを送信する。
【００６６】
第二のプロセッサ部３８５の入力ポートと第三のプロセッサ部２９５の出力ポートは２８８の信号線で接続されており、第三プロセッサ部２９５から第二プロセッサ部３８５へシリアル通信データを送信する。
【００６７】
図６の信号線３０１は、シリアル通信データ信号（２７９）あるいは（２８０）の同期用の信号であるクロックやストローブ信号などの信号線である。
【００６８】
図６の信号線３０２は、シリアル通信データ信号（２８７）あるいは（２８８）の同期用の信号であるクロックやストローブ信号などの信号線である。
【００６９】
まずストローブ信号を用いた本実施例の動作を図６と図７を使用して説明する。
図７の５１１は図６の信号線３０１上のストローブ信号の状態である。
図７の５１２は図６の信号線２７９上の第一のプロセッサが送出するシリアル送信データである。
【００７０】
図７の５１３は第二のプロセッサ部３８５が内部処理として図６の信号線２７９と３０１の信号上をポーリングすることを示しており、通信データ１ビットの周期より短い間隔でポーリングしている。
【００７１】
第二のプロセッサ部３８５は、ストローブ信号５１１（図６の３０１）がＨＩレベルからＬＯＷレベルに変化したことを前述のポーリングで知り、シリアル通信制御の開始の処理を行う。図７の５１４は図６の信号線３０２上のストローブ信号であり、図７の５１６に示すように第二のプロセッサ部３８５はストローブ信号５１１の状態を反映させる。
【００７２】
また、ストローブ信号５１１の後に、図７の５１２に示すように図６の信号線２７９上にデータが流れてくる。第二のプロセッサ部３８５は、このデータも前述のポーリング周期により取り込み、図７の５１５（図６の２８７）に反映させる。
【００７３】
次に、クロック信号を用いる例を説明する。図８は、図６の信号線３０１上を流れるクロック５０２と、図６の信号線３０２上を流れるクロック５０５が同期を取りながら遅延している様子をあらわしている。５０３、５０６は、これらのクロックに同期するデータであり、図８の５０８に示すように、第二のプロセッサ部３８５はデータを反映させている。
【００７４】
図９に示すように、第二のプロセッサ３８５は、予め決められたデータ１ビットあたりの時間Ｔ（ｄａｔａ）内＜図４の信号線３０１上クロック５４２における１クロック分＞で、５４４の周期でポーリングする。この際、Ｔ（ｄａｔａ）時間内で不用意にデータが変化した場合の第二のプロセッサ３８５の処理を説明する。
【００７５】
第二のプロセッサ３８５は、図９の信号５５２の発生に応じて、既にデータ５４３を反映させている図６の信号線２８７上の信号データ５４６を、図９の５５３に示すように予め決められた処理でエラー処理する。これにより、第三のプロセッサ２９５にエラー処理を通知する。図９では、８ビットデータの最終ビットをＬＯＷにすることによりエラーデータを通知し、エラーデータとなったデータは第三のプロセッサ２９５内で破棄される。また、第二のプロセッサ部３８５は第一プロセッサ部２７５にデータの再送要求の処理を行う。
【００７６】
以上説明したように、本実施形態によれば、シリアル通信時間を確実に低減できる。更に、エラー発生の際に、データの最終ビットをエラービットとすることにより、通信中の異常などの処理を確実に行うことができる。
【００７７】
このように、本実施形態によれば、本体プロセッサは最上段のカセットに各カセット段の制御コマンドを送る際に、最上段のカセットは次下段へのコマンドを、本体プロセッサからのシリアル通信上のクロックに依存せず独立させて高速に送ることが可能である。更にシリアル通信上のノイズによるデータ異常が発生した場合の対処も高速に行える。
【第５の実施の形態】
【００７８】
図１０、図１１に、第５実施形態に係る“画像形成装置”の制御系の構成と外観を示す。
【００７９】
画像形成装置本体である６０１とその本体基板６０６及び本体基板６０６に搭載されるＣＰＵ６１１と各オプションカセットの構成例である。
【００８０】
また、図１０及び図１１記載のオプションカセット６０２〜６０５は、全く同一の構成のものであり、画像形成装置本体６０１への紙の搬送を行うものである。
【００８１】
図１０において、６２５で示す点線はオプションカセット４段目６０５からの各オプションカセットを経由した紙の搬送経路を示している。よって、本実施形態は紙搬送装置ということもできる。
【００８２】
各オプションカセット段のＯＰ＿Ｃａｓｓｅｔｔ基板上のＣＰＵ６１２〜６１５は、ドロワコネクタＤＲ１とＤＲ２（図１０の６１７〜６２３）経由でシリアル通信経路を確保している。本実施形態では、第1実施形態ないし第４実施形態に示したシリアル通信を行うことで、高速で安価で効率的な画像形成装置を構築することができる。
【図面の簡単な説明】
【００８３】
【図１】実施例１の構成を示す図
【図２】実施例２の構成を示す図
【図３】実施例３の構成を示す図
【図４】実施例３の動作説明図
【図５】実施例３の動作説明図
【図６】実施例４の構成を示す図
【図７】実施例４の動作を示すタイミング図
【図８】実施例４の動作を示すタイミング図
【図９】実施例４の動作を示すタイミング図
【図１０】実施例５の構成を示す図
【図１１】実施例５の外観図
【図１２】従来例の構成を示す図
【図１３】従来例の動作を示すタイミング図
【符号の説明】
【００８４】
１０１〜１０６      信号線
１１６〜１１８      プロセッサ
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１１】
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【図１２】
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【図４】
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【図１０】
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【図１３】
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