(57)【要約】【課題】書き込み時間の増大を抑制しつつ、しきい値分布の広がりを抑えることが可能な不揮発性半導体記憶装置を提供する。【解決手段】消去回数カウント部７ａは、メモリセルの消去回数をブロックＢ１〜Ｂｎ単位でカウントし、ステップアップ電圧変更部７ｂは、メモリセルの消去回数に基づいて、書き込み電圧ＶＰＧＭをステップアップさせるステップアップ電圧ΔＶＰＧＭを変更する。【選択図】      図１
2012203953.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルがブロックごとに設けられたメモリセルアレイと、
前記メモリセルの書き込み動作時に複数のベリファイレベルに対するベリファイ動作を実行させる書き込みベリファイ実行部と、
前記ベリファイ動作のチェック結果に基づいて書き込み電圧をステップアップさせつつ、前記メモリセルの書き込み動作を実行させる書き込み実行部と、
前記メモリセルの書き込みベリファイ動作に基づいて前記メモリセルのしきい値を判定するしきい値判定部と、
前記メモリセルのしきい値に基づいて、前記書き込み電圧をステップアップさせるステップアップ電圧を変更するステップアップ電圧変更部とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記しきい値判定部は、前記メモリセルのしきい値分布が上裾ベリファイレベルを超えたかどうかを判定し、
前記ステップアップ電圧変更部は、前記メモリセルのしきい値分布が上裾ベリファイレベルを超えた時に前記ステップアップ電圧を小さくすることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記しきい値判定部は、前記メモリセルの消去回数が規定値以上の時に前記メモリセルのしきい値分布を判定することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
複数のメモリセルがブロックごとに設けられたメモリセルアレイと、
前記メモリセルの書き込み動作時にベリファイ動作を実行させる書き込みベリファイ実行部と、
前記ベリファイ動作のチェック結果に基づいて書き込み電圧をステップアップさせつつ、前記メモリセルの書き込み動作を実行させる書き込み実行部と、
前記メモリセルの消去回数を前記ブロック単位でカウントする消去回数カウント部と、
前記消去回数に基づいて、前記書き込み電圧をステップアップさせるステップアップ電圧を変更するステップアップ電圧変更部とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記ステップアップ電圧変更部は、目標のしきい値レベルの手前に設定されたベリファイレベルに達する前は、前記ベリファイレベルに達した後よりも大きな値に前記ステップアップ電圧を固定することを特徴とする請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリでは、書き込みサイクルを繰り返すと、セルが劣化し、しきい値分布が広がるため、書き込み回数の上限が決められている。
特に、１つのメモリセルに２ビット以上を記憶する多値メモリでは、しきい値分布を精細に制御する必要があるため、書き込み電圧ステップ方式が用いられる。この書き込み電圧ステップ方式では、書き込みサイクルごとに書き込み電圧ＶＰＧＭが一定のステップ電圧値ΔＶＰＧＭずつステップアップされる。
【０００３】
ステップ電圧値ΔＶＰＧＭは小さいほど一回の書き込み動作でのセルのしきい値変化は小さいため、しきい値分布を狭くできる。このため、データの信頼性を確保するには、ステップ電圧値ΔＶＰＧＭを小さくすることが望ましいが、ステップ電圧値ΔＶＰＧＭを小さくすると、書き込み電圧を繰り返し印加する必要があるため、書き込み時間が長くなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１９６９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態の目的は、書き込み時間の増大を抑制しつつ、しきい値分布の広がりを抑えることが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性半導体記憶装置によれば、メモリセルアレイと、書き込みベリファイ実行部と、書き込み実行部と、しきい値判定部と、ステップアップ電圧変更部とが設けられている。メモリセルアレイは、複数のメモリセルがブロックごとに設けられている。書き込みベリファイ実行部は、前記メモリセルの書き込み動作時に複数のベリファイレベルに対するベリファイ動作を実行させる。書き込み実行部は、前記ベリファイ動作のチェック結果に基づいて書き込み電圧をステップアップさせつつ、前記メモリセルの書き込み動作を実行させる。しきい値判定部は、前記メモリセルの書き込みベリファイ動作に基づいて前記メモリセルのしきい値を判定する。ステップアップ電圧変更部は、前記メモリセルのしきい値に基づいて、前記書き込み電圧をステップアップさせるステップアップ電圧を変更する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
【図３】図３は、図１の不揮発性半導体記憶装置の１セルユニット分の断面図である。
【図４】図４は、図１の不揮発性半導体記憶装置の消去回数とステップアップ電圧との関係を示す図である。
【図５】図５は、図１の不揮発性半導体記憶装置の書き込みベリファイ動作を示すフローチャートである。
【図６】図６は、図５の書き込み処理を示すフローチャートである。
【図７】図７は、第２実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図８】図８は、図７の不揮発性半導体記憶装置の消去および書き込み時のメモリセルのしきい値電圧分布を示す図である。
【図９】図９は、図７の不揮発性半導体記憶装置の書き込みベリファイ動作を示すフローチャートである。
【図１０】図１０は、第３実施形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を示すフローチャートである。
【発明を実施するための形態】
【０００８】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１において、この不揮発性半導体記憶装置には、メモリセルアレイ１、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４、カラム選択回路５、データ入出力バッファ６、制御回路７およびセンスアンプ回路８が設けられている。
【００１０】
メモリセルアレイ１には、データを記憶するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。なお、１個のメモリセルは、１ビット分のデータを記憶するようにしてもよいし、２ビット以上のデータが記憶できるように多値化されていてもよい。
【００１１】
ここで、メモリセルアレイ１は、ｎ（ｎは正の整数）個のブロックＢ１〜Ｂｎに分割されている。なお、各ブロックＢ１〜Ｂｎは、ＮＡＮＤセルユニットをロウ方向に複数配列して構成することができる。
【００１２】
図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
図２において、ブロックＢｉ（１≦ｉ≦ｎの整数）には、ｌ（ｌは正の整数）本のワード線ＷＬ１〜ＷＬｌ、セレクトゲート線ＳＧＤ、ＳＧＳおよびソース線ＳＣＥが設けられている。また、ブロックＢ１〜Ｂｎには、ｍ（ｍは正の整数）本のビット線ＢＬ１〜ＢＬｍが共通に設けられている。
【００１３】
そして、ブロックＢｉには、ｍ個のＮＡＮＤセルユニットＮＵ１〜ＮＵｍが設けられ、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍはビット線ＢＬ１〜ＢＬｍにそれぞれ接続されている。
【００１４】
ここで、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍには、セルトランジスタＭＴ１〜ＭＴｌおよびセレクトトランジスタＭＳ１、ＭＳ２がそれぞれ設けられている。なお、モリセルアレイ１の１個のメモリセルは、１個のセルトランジスタＭＴｋ（１≦ｋ≦ｌの整数）にて構成することができる。そして、セルトランジスタＭＴ１〜ＭＴｌが直列に接続されることでＮＡＮＤストリングが構成され、そのＮＡＮＤストリングの両端にセレクトトランジスタＭＳ１、ＭＳ２が接続されることでＮＡＮＤセルユニットＮＵｊ（１≦ｊ≦ｍの整数）が構成されている。
【００１５】
そして、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｌの制御ゲート電極には、ワード線ＷＬ１〜ＷＬｌがそれぞれ接続されている。また、ＮＡＮＤセルユニットＮＵｊにおいて、セルトランジスタＭＴ１〜ＭＴｌからなるＮＡＮＤストリングの一端は、セレクトトランジスタＭＳ１を介してビット線ＢＬｊに接続され、ＮＡＮＤストリングの他端は、セレクトトランジスタＭＳ２を介してソース線ＳＣＥに接続されている。
【００１６】
図３は、図１の不揮発性半導体記憶装置の１セルユニット分の断面図である。
図３において、ウェル１１上にはフローティングゲート電極１５およびセレクトゲート電極１９、２０が配置され、フローティングゲート電極１５上には制御ゲート電極１６が配置されている。なお、ウェル１１とフローティングゲート電極１５とは、不図示のトンネル絶縁膜を介して絶縁することができる。フローティングゲート電極１５と制御ゲート電極１６とは、不図示の電極間絶縁膜を介して絶縁することができる。ここで、１個のフローティングゲート電極１５とその上の制御ゲート電極１６とで１個のメモリセルを構成することができる。
【００１７】
そして、ウェル１１には、フローティングゲート電極１５間またはフローティングゲート電極１５とセレクトゲート電極１９、２０との間に配置された不純物拡散層１２、１３、１４が形成されている。なお、例えば、ウェル１１はＰ型、不純物拡散層１２、１３、１４はＮ型に形成することができる。
【００１８】
そして、不純物拡散層１３は接続導体１８を介してビット線ＢＬｊに接続され、不純物拡散層１４は接続導体１７を介してソース線ＳＣＥに接続されている。なお、各メモリセルの制御ゲート電極１６はワード線ＷＬ１〜ＷＬｌに接続され、セレクトゲート電極１９、２０はセレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ接続されている。
【００１９】
また、図１において、ロウ選択回路２は、メモリセルの読み書き消去時において、メモリセルアレイ１のロウ方向のメモリセルを選択することができる。ウェル電位設定回路３は、メモリセルの読み書き消去時において、メモリセルアレイ１のウェル電位を設定することができる。ソース電位設定回路４は、メモリセルの読み書き消去時において、メモリセルアレイ１のソース電位を設定することができる。カラム選択回路５は、メモリセルの読み書き消去時において、メモリセルアレイ１のカラム方向のメモリセルを選択することができる。センスアンプ回路８は、メモリセルから読み出されたデータをカラムごとに判別することができる。データ入出力バッファ６は、外部から受け取ったコマンドやアドレスを制御回路７に送ったり、センスアンプ回路８と外部との間でデータの授受を行ったりすることができる。
【００２０】
制御回路７は、コマンドおよびアドレスに基づいて、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４およびカラム選択回路５の動作を制御することができる。ここで、制御回路７には、消去回数カウント部７ａ、ステップアップ電圧変更部７ｂ、書き込み実行部７ｃおよび書き込みベリファイ実行部７ｄが設けられている。
【００２１】
消去回数カウント部７ａは、メモリセルの消去回数をブロックＢ１〜Ｂｎ単位でカウントすることができる。書き込み実行部７ｃは、メモリセルの書き込み動作を実行させることができる。なお、書き込み実行部７ｃは、ベリファイ動作のチェック結果に基づいて書き込み電圧ＶＰＧＭをステップアップさせることができる。書き込みベリファイ実行部７ｄは、メモリセルの書き込み動作時にベリファイ動作を実行させることができる。ステップアップ電圧変更部７ｂは、メモリセルの消去回数に基づいて、書き込み電圧ＶＰＧＭをステップアップさせるステップアップ電圧ΔＶＰＧＭを変更することができる。具体的には、メモリセルの消去回数が規定値を超えた時にステップアップ電圧ΔＶＰＧＭを小さくすることができる。
【００２２】
図４は、図１の不揮発性半導体記憶装置の消去回数とステップアップ電圧との関係を示す図である。なお、Ｐ１はメモリセルの消去回数が規定値以下の時の書き込み電圧ＶＰＧＭのステップアップ方法、Ｐ２はメモリセルの消去回数が規定値を越えた時の書き込み電圧ＶＰＧＭのステップアップ方法を示す。
図４において、メモリセルの消去回数が規定値以下の場合、ステップアップ電圧はΔＶＰＧＭに設定される。そして、ベリファイチェックに合格するまでステップアップ電圧ΔＶＰＧＭだけ増加されながら書き込み電圧ＶＰＧＭが繰り返し印加されることで、メモリセルに書き込みが行われる。
【００２３】
一方、メモリセルの消去回数が規定値を超えた場合、ステップアップ電圧はΔＶＰＧＭからΔＶＰＧＭ´に変更される。ただし、ΔＶＰＧＭ＞ΔＶＰＧＭ´である。そして、ベリファイチェックに合格するまでステップアップ電圧ΔＶＰＧＭ´だけ増加されながら書き込み電圧ＶＰＧＭが繰り返し印加されることで、メモリセルに書き込みが行われる。
【００２４】
図５は、図１の不揮発性半導体記憶装置の書き込みベリファイ動作を示すフローチャートである。
図５において、ダイソートテストで書き込み電圧ＶＰＧＭおよびステップアップ電圧ΔＶＰＧＭが決定された後（Ｓ１）、消去回数Ｎが１に設定される（Ｓ２）。
【００２５】
次に、選択ブロックＢｉの消去指示が行われると（Ｓ３）、選択ブロックＢｉの消去回数Ｎが１だけインクリメントされた後（Ｓ４）、選択ブロックＢｉの消去処理が行われる（Ｓ５）。ブロックＢｉの消去処理では、ブロックＢｉのワード線ＷＬ１〜ＷＬｌに０Ｖが印加され、メモリセルアレイ１のウェル電位が消去電圧Ｖｅに設定される。なお、消去電圧Ｖｅは、例えば、２０Ｖ程度の高電圧に設定することができる。また、ブロックＢｉのソース線ＳＣＥおよびセレクトゲート線ＳＧＤ、ＳＧＳはフローティングに設定することができる。
【００２６】
そして、ブロックＢｉのワード線ＷＬ１〜ＷＬｌに０Ｖが印加され、メモリセルアレイ１のウェル電位が消去電圧Ｖｅに設定された場合、ブロックＢｉのメモリセルのウェル１１と制御ゲート電極１５との間に高電圧がかかる。このため、フローティングゲート電極１４に蓄積されていた電子がウェル１１側に引き抜かれ、ブロックＢｉのメモリセルの消去動作が実行される。
【００２７】
一方、ステップＳ３で書き込み指示が行われると、例えば、消去回数Ｎが１０００を超えたかどうかが判断される（Ｓ６）。そして、消去回数Ｎが１０００以下の場合、書き込み電圧ＶＰＧＭをステップアップさせるステップアップ電圧がΔＶＰＧＭに設定され、書き込み処理が行われる（Ｓ７）。
【００２８】
図６は、図５の書き込み処理を示すフローチャートである。
図６において、書き込み処理では、書き込み動作が実行される（Ｓ１１）。この書き込み動作では、ブロックＢｉの選択ワード線ＷＬｋに書き込み電圧ＶＰＧＭが印加され、ブロックＢｉの選択ビット線ＢＬｊに０Ｖが印加される。また、選択ワード線ＷＬｋよりもビット線ＢＬｊ側の非選択ワード線ＷＬ１〜ＷＬｋ−１には、セルトランジスタＭＴ１〜ＭＴｋ−１をオンさせるのに十分な高電圧（例えば、１０Ｖ）が印加され、選択ワード線ＷＬｋよりもソース線ＳＣＥ側の非選択ワード線ＷＬｋ＋１〜ＷＬｌには、セルトランジスタＭＴｋ＋１〜ＭＴｌをオフさせるのに十分な低電圧（例えば、０Ｖ）が印加される。
【００２９】
また、セレクトゲート線ＳＧＤには、セレクトトランジスタＭＳ１をオンさせるのに十分な高電圧が印加され、セレクトゲート線ＳＧＳには、セレクトトランジスタＭＳ２をオフさせるのに十分な低電圧が印加される。
【００３０】
すると、ビット線ＢＬｊに印加された０Ｖの電圧が、ＮＡＮＤセルユニットＮＵｊのセルトランジスタＭＴ１〜ＭＴｋ−１を介してセルトランジスタＭＴｋのドレインに伝わるとともに、選択セルの制御ゲート電極１６に高電圧がかかり、選択セルのフローティングゲート電極１５の電位が上昇する。このため、トンネル現象によって選択セルのドレインから電子がフローティングゲート電極１５に注入され、セルトランジスタＭＴｋのしきい値が上昇することで、選択セルの書き込み動作が実行される。
【００３１】
ブロックＢｉの選択セルの書き込み動作が実行されると、目標のしきい値レベルに達したかどうかを確認するために、書き込みベリファイ動作が実行される（Ｓ１２）。この時、ブロックＢｉの選択ワード線ＷＬｋにベリファイ電圧が印加され、非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｌには、セルトランジスタＭＴ１〜ＭＴｋ−１、ＭＴｋ＋１〜ＭＴｌをオンさせるのに十分な高電圧（例えば、４．５Ｖ）が印加される。また、セレクトゲート線ＳＧＤ、ＳＧＳには、セレクトトランジスタＭＳ１、ＭＳ２をオンさせるのに十分な高電圧（例えば、４．５Ｖ）が印加される。また、ビット線ＢＬｊにプリチャージ電圧が印加され、ソース線ＳＣＥに０Ｖが印加される。
【００３２】
この時、選択セルのしきい値が目標のしきい値レベルに達しているなら、ビット線ＢＬｊに充電された電荷がＮＡＮＤセルユニットＮＵｊを介して放電され、ビット線ＢＬｊの電位がロウレベルになる。一方、選択セルのしきい値が目標のしきい値レベルに達していないなら、ビット線ＢＬｊに充電された電荷がＮＡＮＤセルユニットＮＵｊを介して放電されないので、ビット線ＢＬｊの電位がハイレベルになる。
【００３３】
そして、ビット線ＢＬｊの電位がロウレベルかハイレベルかを判定することでベリファイチェックが行われる（Ｓ１３）。そして、選択セルのしきい値が目標のしきい値レベルに達しているなら、図５の書き込み処理（Ｓ７）が終了し、ステップＳ３に戻る。
【００３４】
一方、選択セルのしきい値が目標のしきい値レベルに達していないなら、書き込み電圧ＶＰＧＭがステップアップ電圧ΔＶＰＧＭだけ増加される（Ｓ１４）。そして、ベリファイチェックに合格するまでステップアップ電圧ΔＶＰＧＭだけ増加されながら選択セルのしきい値が目標のしきい値レベルに達するまで書き込み電圧ＶＰＧＭが繰り返し印加されることで、メモリセルに書き込みが行われる。
【００３５】
一方、図５のステップＳ６において、消去回数Ｎが１０００を超えている場合、例えば、消去回数Ｎが２０００を超えたかどうかが判断される（Ｓ８）。そして、消去回数Ｎが２０００以下の場合、書き込み電圧ＶＰＧＭをステップアップさせるステップアップ電圧がΔＶＰＧＭ´に設定され、書き込み処理が行われる（Ｓ９）。この書き込み処理は、ステップアップ電圧がΔＶＰＧＭからΔＶＰＧＭ´に変更された以外は、図６と同様である。
【００３６】
一方、図５のステップＳ８において、消去回数Ｎが２０００を超えている場合、書き込み電圧ＶＰＧＭをステップアップさせるステップアップ電圧がΔＶＰＧＭ´´に設定され、書き込み処理が行われる（Ｓ１０）。この書き込み処理は、ステップアップ電圧がΔＶＰＧＭ´からΔＶＰＧＭ´´に変更された以外は、図６と同様である。ただし、ΔＶＰＧＭ´＞ΔＶＰＧＭ´´である。
【００３７】
これにより、消去回数Ｎが増大した時にステップアップ電圧ΔＶＰＧＭを小さくすることができる。このため、メモリセルの消去が繰り返されたためにメモリセルが劣化した場合においても、メモリセルのしきい値分布の広がりを抑制することが可能となるとともに、メモリセルが劣化する前にはメモリセルが劣化した後に比べてステップアップ電圧ΔＶＰＧＭを大きくすることができ、書き込み時間の増大を抑制しつつ、書き換え回数を増大させることができる。
【００３８】
なお、上述した実施形態では、消去回数Ｎが１０００または２０００を超えた時にステップアップ電圧ΔＶＰＧＭを小さくする方法について説明したが、ステップアップ電圧ΔＶＰＧＭを小さくする時の消去回数Ｎは任意の値に設定することができる。また、上述した実施形態では、ステップアップ電圧ΔＶＰＧＭを２段階に渡って小さくする方法について説明したが、ステップアップ電圧ΔＶＰＧＭを小さくする段階は任意の値に設定することができる。
【００３９】
また、上述した実施形態では、消去回数Ｎに基づいて書き込み動作時のステップアップ電圧ΔＶＰＧＭを変更する方法について説明したが、消去回数Ｎに基づいて書き込み動作時のビット線電圧を変更するようにしてもよい。この時、消去回数Ｎが増大すると、書き込み動作時のビット線電圧を上昇させることにより、ワード線とチャネル間の電位差を小さくすることができ、メモリセルのしきい値分布の広がりを抑制することが可能となる。例えば、上述した実施形態では、書き込み動作時のビット線電圧を０Ｖに設定する方法について説明したが、消去回数Ｎが１０００を超えた時にビット線電圧を０．５Ｖに変更し、消去回数Ｎが２０００を超えた時にビット線電圧を０．７Ｖに変更するようにしてもよい。
【００４０】
なお、消去回数Ｎに基づいて書き込み動作時のステップアップ電圧ΔＶＰＧＭを変更する処理と書き込み動作時のビット線電圧を変更する処理とを同時に行うようにしてもよい。
【００４１】
また、上述した実施形態では、図６のベリファイチェック（Ｓ１３）で不合格の場合は、ベリファイチェックに合格するまでステップアップ電圧ΔＶＰＧＭだけ増加させながら書き込み電圧ＶＰＧＭを繰り返し印加する方法について説明したが、目標のしきい値レベルの手前に設定されたベリファイレベルに達する前は、そのベリファイレベルに達した後よりも大きな値にステップアップ電圧ΔＶＰＧＭを固定するようにしてもよい。
【００４２】
これにより、目標のしきい値レベルの手前に設定されたベリファイレベルに達する前はステップアップ電圧ΔＶＰＧＭを大きくすることが可能となるとともに、そのベリファイレベルに達した後はステップアップ電圧ΔＶＰＧＭを小さくことが可能となり、書き込み時間の増大を抑制しつつ、メモリセルのしきい値分布の広がりを抑制することが可能となる。
【００４３】
（第２実施形態）
図７は、第２実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図７において、この不揮発性半導体記憶装置には、図１の制御回路７の代わりに制御回路７´が設けられている。この制御回路７´には、しきい値判定部７ａ´、ステップアップ電圧変更部７ｂ´、書き込み実行部７ｃ´および書き込みベリファイ実行部７ｄ´が設けられている。
【００４４】
しきい値判定部７ａ´は、メモリセルの書き込みベリファイ動作に基づいてメモリセルのしきい値を判定することができる。ステップアップ電圧変更部７ｂ´は、メモリセルのしきい値分布に基づいて、書き込み電圧ＶＰＧＭをステップアップさせるステップアップ電圧ΔＶＰＧＭを変更することができる。具体的には、メモリセルのしきい値分布が規定値より広がった時にステップアップ電圧ΔＶＰＧＭを小さくすることができる。書き込み実行部７ｃ´は、メモリセルの書き込み動作を実行させることができる。なお、書き込み実行部７ｃ´は、ベリファイ動作のチェック結果に基づいて書き込み電圧ＶＰＧＭをステップアップさせることができる。書き込みベリファイ実行部７ｄ´は、メモリセルの書き込み動作時に複数のベリファイレベルに対するベリファイ動作を実行させることができる。なお、このベリファイレベルとしては、例えば、メモリセルのしきい値分布の下裾側に対応した下裾ベリファイレベルと、メモリセルのしきい値分布の上裾側に対応した上裾ベリファイレベルを設けることができる。
【００４５】
図８は、図７の不揮発性半導体記憶装置の消去および書き込み時のメモリセルのしきい値電圧分布を示す図である。なお、図８の例では、メモリセルに４値が書き込まれる時のしきい値電圧分布を示した。
図８において、メモリセルにデータ‘１１’が書き込まれる時（消去時）は、メモリセルのしきい値電圧がしきい値電圧分布Ｅ内に設定される。メモリセルにデータ‘１０’が書き込まれる時は、メモリセルのしきい値電圧がしきい値電圧分布Ａ内に設定される。メモリセルにデータ‘０１’が書き込まれる時は、メモリセルのしきい値電圧がしきい値電圧分布Ｂ内に設定される。メモリセルにデータ‘００’が書き込まれる時は、メモリセルのしきい値電圧がしきい値電圧分布Ｃ内に設定される。
【００４６】
そして、メモリセルからデータ‘１１’を読み出すための読み出し電圧ＲＡがしきい値電圧分布Ｅ、Ａ間に設定される。メモリセルからデータ‘１０’を読み出すための読み出し電圧ＲＢがしきい値電圧分布Ａ、Ｂ間に設定される。メモリセルからデータ‘０１’を読み出すための読み出し電圧ＲＣがしきい値電圧分布Ｂ、Ｃ間に設定される。
【００４７】
また、しきい値電圧分布Ａの下裾には、データ‘１０’を書き込む時のベリファイチェックを行うために、目標のしきい値レベルに相当する下裾ベリファイレベルＶＡが設定される。しきい値電圧分布Ｂの下裾には、データ‘０１’を書き込む時のベリファイチェックを行うために、目標のしきい値レベルに相当する下裾ベリファイレベルＶＢが設定される。しきい値電圧分布Ｃの下裾には、データ‘００’を書き込む時のベリファイチェックを行うために、目標のしきい値レベルに相当する下裾ベリファイレベルＶＣが設定される。
【００４８】
また、しきい値電圧分布Ａの上裾側には、データ‘１０’が書き込まれた時のしきい値電圧分布Ａを判定するために、上裾ベリファイレベルＶＡＨが設定される。しきい値電圧分布Ｂの上裾側には、データ‘０１’が書き込まれた時のしきい値電圧分布Ｂを判定するために、上裾ベリファイレベルＶＢＨが設定される。
【００４９】
そして、データ‘１０’が書き込まれた時のしきい値電圧分布Ａが上裾ベリファイレベルＶＡＨを超えた時には、しきい値電圧分布Ａが広がったと判定し、次回の書き込みサイクルからステップアップ電圧ΔＶＰＧＭを小さくすることができる。
【００５０】
あるいは、データ‘０１’が書き込まれた時のしきい値電圧分布Ｂが上裾ベリファイレベルＶＢＨを超えた時には、しきい値電圧分布Ｂが広がったと判定し、次回の書き込みサイクルからステップアップ電圧ΔＶＰＧＭを小さくすることができる。
【００５１】
なお、データ‘１０’が書き込まれた時のしきい値電圧分布Ａが上裾ベリファイレベルＶＡＨを超えた場合またはデータ‘０１’が書き込まれた時のしきい値電圧分布Ｂが上裾ベリファイレベルＶＢＨを超えた場合、次回の書き込みサイクルからデータ‘１０’、‘０１’および‘００’のいずれを書き込む場合においても、ステップアップ電圧ΔＶＰＧＭを一律に小さくするようにしてもよい。
【００５２】
あるいは、データ‘１０’が書き込まれた時のしきい値電圧分布Ａが上裾ベリファイレベルＶＡＨを超えた場合かつデータ‘０１’が書き込まれた時のしきい値電圧分布Ｂが上裾ベリファイレベルＶＢＨを超えていない場合、次回の書き込みサイクルからデータ‘１０’を書き込む場合にのみ、ステップアップ電圧ΔＶＰＧＭを小さくするようにしてもよい。
【００５３】
あるいは、データ‘１０’が書き込まれた時のしきい値電圧分布Ａが上裾ベリファイレベルＶＡＨを超えていない場合かつデータ‘０１’が書き込まれた時のしきい値電圧分布Ｂが上裾ベリファイレベルＶＢＨを超えている場合、次回の書き込みサイクルからデータ‘０１’を書き込む場合にのみ、ステップアップ電圧ΔＶＰＧＭを小さくするようにしてもよい。
【００５４】
図９は、図７の不揮発性半導体記憶装置の書き込みベリファイ動作を示すフローチャートである。
図９において、ダイソートテストで書き込み電圧ＶＰＧＭおよびステップアップ電圧ΔＶＰＧＭが決定される（Ｓ２１）。次に、選択ブロックＢｉの消去指示が行われると（Ｓ２２）、選択ブロックＢｉの消去処理が行われる（Ｓ２３）。
【００５５】
一方、ステップＳ２２でデータ‘１０’の書き込み指示が行われると、書き込み電圧ＶＰＧＭが印加された後（Ｓ２４）、選択セルのしきい値が下裾ベリファイレベルＶＡに達したかどうかが判定される（Ｓ２５）。そして、選択セルのしきい値が下裾ベリファイレベルＶＡに達していない場合、選択セルのしきい値が下裾ベリファイレベルＶＡに達するまで書き込み電圧ＶＰＧＭがステップアップ電圧ΔＶＰＧＭだけステップアップされながら（Ｓ２６）、書き込み電圧ＶＰＧＭが印加される。
【００５６】
そして、選択セルのしきい値が下裾ベリファイレベルＶＡに達すると、選択セルのしきい値が上裾ベリファイレベルＶＡＨ以上かどうかが判定される（Ｓ２７）。そして、選択セルのしきい値が上裾ベリファイレベルＶＡＨ以上の場合、ステップアップ電圧ΔＶＰＧＭが小さくされた後（Ｓ２８）、ステップＳ２２に戻る。
【００５７】
また、ステップＳ２２でデータ‘０１’の書き込み指示が行われると、書き込み電圧ＶＰＧＭが印加された後（Ｓ２９）、選択セルのしきい値が下裾ベリファイレベルＶＢに達したかどうかが判定される（Ｓ３０）。そして、選択セルのしきい値が下裾ベリファイレベルＶＢに達していない場合、選択セルのしきい値が下裾ベリファイレベルＶＢに達するまで書き込み電圧ＶＰＧＭがステップアップ電圧ΔＶＰＧＭだけステップアップされながら（Ｓ３１）、書き込み電圧ＶＰＧＭが印加される。
【００５８】
そして、選択セルのしきい値が下裾ベリファイレベルＶＢに達すると、選択セルのしきい値が上裾ベリファイレベルＶＢＨ以上かどうかが判定される（Ｓ３２）。そして、選択セルのしきい値が上裾ベリファイレベルＶＢＨ以上の場合、ステップアップ電圧ΔＶＰＧＭが小さくされた後（Ｓ３３）、ステップＳ２２に戻る。
【００５９】
また、ステップＳ２２でデータ‘００’の書き込み指示が行われると、書き込み電圧ＶＰＧＭが印加された後（Ｓ３４）、選択セルのしきい値が下裾ベリファイレベルＶＣに達したかどうかが判定される（Ｓ３５）。そして、選択セルのしきい値が下裾ベリファイレベルＶＣに達していない場合、選択セルのしきい値が下裾ベリファイレベルＶＣに達するまで書き込み電圧ＶＰＧＭがステップアップ電圧ΔＶＰＧＭだけステップアップされながら（Ｓ３６）、書き込み電圧ＶＰＧＭが印加される。そして、選択セルのしきい値が下裾ベリファイレベルＶＣに達すると、ステップＳ２２に戻る。
【００６０】
これにより、メモリセルのしきい値分布の実際の広がりに応じてステップアップ電圧ΔＶＰＧＭを小さくすることができる。このため、メモリセルのしきい値分布の実際に広がった時に、メモリセルのしきい値分布の広がりを抑制することが可能となるとともに、メモリセルのしきい値分布が広がる前には広がった後に比べてステップアップ電圧ΔＶＰＧＭを大きくすることができ、書き込み時間の増大を抑制しつつ、書き換え回数を増大させることができる。
【００６１】
なお、上述した実施形態では、メモリセルのしきい値分布の広がりに基づいて書き込み動作時のステップアップ電圧ΔＶＰＧＭを変更する方法について説明したが、メモリセルのしきい値分布の広がりに基づいて書き込み動作時のビット線電圧を変更するようにしてもよい。また、メモリセルのしきい値分布の広がりに基づいて書き込み動作時のステップアップ電圧ΔＶＰＧＭを変更する処理と書き込み動作時のビット線電圧を変更する処理とを同時に行うようにしてもよい。
【００６２】
また、上述した実施形態では、データ‘１０’の書き込み指示が行われた場合、選択セルのしきい値が下裾ベリファイレベルＶＡに達していない場合、選択セルのしきい値が下裾ベリファイレベルＶＡに達するまで書き込み電圧ＶＰＧＭがステップアップ電圧ΔＶＰＧＭだけステップアップさせながら書き込み電圧ＶＰＧＭを繰り返し印加する方法について説明したが、目標のしきい値レベルの手前に設定されたベリファイレベルに達する前は、そのベリファイレベルに達した後よりも大きな値にステップアップ電圧ΔＶＰＧＭを固定するようにしてもよい。データ‘０１’または‘００’の書き込み指示が行われた場合についても同様である。
【００６３】
（第３実施形態）
図１０は、第３実施形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を示すフローチャートである。なお、図１０の例では、データ‘１０’が書き込まれる場合について示し、データ‘０１’、‘００’が書き込まれる場合は省略した。
図１０において、消去回数Ｎが１に設定される（Ｓ４１）。次に、選択ブロックＢｉの消去指示が行われると（Ｓ４２）、選択ブロックＢｉの消去回数Ｎが１だけインクリメントされた後（Ｓ４３）、選択ブロックＢｉの消去処理が行われる（Ｓ４４）。
【００６４】
一方、ステップＳ４２でデータ‘１０’の書き込み指示が行われると、書き込み電圧ＶＰＧＭが印加された後（Ｓ４５）、選択セルのしきい値が下裾ベリファイレベルＶＡに達したかどうかが判定される（Ｓ４６）。そして、選択セルのしきい値が下裾ベリファイレベルＶＡに達していない場合、選択セルのしきい値が下裾ベリファイレベルＶＡに達するまで書き込み電圧ＶＰＧＭがステップアップ電圧ΔＶＰＧＭだけステップアップされながら（Ｓ４７）、書き込み電圧ＶＰＧＭが印加される。
【００６５】
そして、選択セルのしきい値が下裾ベリファイレベルＶＡに達すると、消去回数Ｎが１０以上かどうかが判定される（Ｓ４８）。そして、消去回数Ｎが１０以上でない場合、ステップＳ４２に戻る。一方、消去回数Ｎが１０以上の場合、選択セルのしきい値が上裾ベリファイレベルＶＡＨ以上かどうかが判定される（Ｓ４９）。そして、選択セルのしきい値が上裾ベリファイレベルＶＡＨ以上の場合、ステップアップ電圧ΔＶＰＧＭが小さくされる（Ｓ５０）。そして、ステップアップ電圧ΔＶＰＧＭの変更に伴ってＲＯＭパラメータが変更された後（Ｓ５１）、消去回数Ｎが１に設定され（Ｓ５２）、ステップＳ４２に戻る。
【００６６】
これにより、メモリセルのしきい値分布の実際の広がりに応じてステップアップ電圧ΔＶＰＧＭを小さくすることが可能となるとともに、消去処理が１０回だけ行われるごとに選択セルのしきい値が上裾ベリファイレベルＶＡＨ以上かどうかを判定することができる。このため、メモリセルに余計なストレスがかかるのを抑制しつつ、メモリセルのしきい値分布の広がりを抑制することが可能となるとともに、メモリセルのしきい値分布が広がる前には広がった後に比べてステップアップ電圧ΔＶＰＧＭを大きくすることができ、書き込み時間の増大を抑制しつつ、書き換え回数を増大させることができる。
【００６７】
なお、上述した実施形態では、消去回数Ｎが１０以上の時に選択セルのしきい値が上裾ベリファイレベルＶＡＨ以上かどうかを判定する方法について説明したが、選択セルのしきい値が上裾ベリファイレベルＶＡＨ以上かどうかを判定する時の消去回数Ｎは任意の値に設定することができる。
【００６８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
１  メモリセルアレイ、Ｂ１〜Ｂｎ  ブロック、２  ロウ選択回路、３  ウェル電位設定回路、４  ソース電位設定回路、５  カラム選択回路、６  データ入出力バッファ、７、７´  制御回路、７ａ  消去回数カウント部、７ａ´  しきい値判定部、７ｂ、７ｂ´  ステップアップ電圧変更部、７ｃ、７ｃ´  書き込み実行部、７ｄ、７ｄ´  書き込みベリファイ実行部、８  センスアンプ回路、ＭＳ１、ＭＳ２  セレクトトランジスタ、ＭＴ１〜ＭＴｌ  セルトランジスタ、ＷＬ１〜ＷＬｌ  ワード線、ＳＧＤ、ＳＧＳ  セレクトゲート線、ＳＣＥ  ソース線、ＢＬ１〜ＢＬｍ  ビット線、ＮＵ１〜ＮＵｍ  ＮＡＮＤセルユニット、１１  ウェル、１２〜１４  不純物拡散層、１５  フローティングゲート電極、１６  制御ゲート電極、１７、１８  接続導体、１９、２０  セレクトゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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