(57)【要約】      （修正有）【課題】内蔵する第１半導体素子と実装する第２半導体素子との距離を近づけ信号線の長さを短くすると共に、第２半導体素子を実装する際に信頼性が低下しない配線板を提供する。【解決手段】絶縁層３２に形成されるビア導体３４と、層間樹脂絶縁層６８に形成されるビア導体７０とが、テーパの方向が逆であるので、該絶縁層３２と該層間樹脂絶縁層６８とで生じる反りの方向が逆となって、発生する応力を互いに打ち消し合う。このため、ＣＰＵ９０を実装する際のリフロー加熱、ヒートサイクル時の加熱・冷却によるメモリ４２上の絶縁層３２、層間樹脂絶縁層６８の反りによるビア導体３４とビア導体７０との接続信頼性の低下を防ぐことができる。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１面と該第１面とは反対側の第２面とを備え、貫通部を有する絶縁材と、
前記貫通部の内部に収容される電子部品と、
前記コア基板の第１面上及び前記電子部品上に形成されていて、第１面と該第１面とは反対側の第２面とを有する第１層間絶縁層と、
前記第１層間絶縁層の第１面上に形成されている第１導体回路と、
前記第１層間絶縁層の内部に形成されている第１ビア導体と、を備える配線板であって、
前記電子部品は、
前記第１層間絶縁層の第２面と向かい合う第１面と、該第１面とは反対側の第２面とを有する第２層間絶縁層と、
前記第２層間絶縁層の第２面上に形成されている第２導体回路と、
前記第２層間絶縁層の内部に形成されている第２ビア導体と、
前記第２導体回路上に形成されているバンプ体と、
前記バンプ体を介して前記第２層間絶縁層の第２面上に実装されている半導体素子と、を備え、
前記第１ビア導体は、前記第１層間絶縁層の第２面側よりも第１面側の方が径が大きく、前記第２ビア導体は、前記第２層間絶縁層の第１面側よりも第２面側の方が径が大きい配線板。
【請求項２】
前記第１ビア導体のテーパの方向と前記第２ビア導体のテーパの方向とは逆方向である請求項１の配線板。
【請求項３】
前記第１ビア導体と前記第２ビア導体とは直接接続されている請求項１の配線板。
【請求項４】
前記電子部品は、一対の層状電極と、該層状電極間に設けられる誘電体層とを備える薄膜キャパシタを有する請求項１の配線板。
【請求項５】
前記薄膜キャパシタは、前記半導体素子の実装領域内に設けられている請求項４の配線板。
【請求項６】
前記電子部品は、前記半導体素子を封止する封止材を有する請求項１の配線板。
【請求項７】
前記貫通部の内部に充填され、前記電子部品を固定する充填材を有する請求項１の配線板。
【請求項８】
前記充填材は、前記第１層間絶縁層よりも小さい熱膨張係数を有する材料からなる請求項７の配線板。
【請求項９】
前記絶縁材は、第１面側と第２面側とを電気的に接続するスルーホール導体を有する請求項１の配線板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を備える半導体装置を内蔵する配線板及びその製造方法に関するものである。
【背景技術】
【０００２】
従来は配線板上に実装されていた半導体素子を、該配線板の内部に収容する構成が特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】ＷＯ  ０１／６３９９１  Ａ１
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１のような配線板では、例えば配線板上に別の半導体素子を実装する際に熱履歴が加わったとき、配線板を構成する層間樹脂絶縁層と、コア基板に内蔵される半導体素子との熱膨張係数の差に起因して配線板が反ってしまい、半導体素子の実装性が低下する可能性があった。
【０００５】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、例えば半導体素子を実装する際に信頼性が低下しない配線板を提供することにある。
【課題を解決するための手段】
【０００６】
本願発明の配線板は、第１面と該第１面とは反対側の第２面とを備え、貫通部を有する絶縁材と、
前記貫通部の内部に収容される電子部品と、
前記コア基板の第１面上及び前記電子部品上に形成されていて、第１面と該第１面とは反対側の第２面とを有する第１層間絶縁層と、
前記第１層間絶縁層の第１面上に形成されている第１導体回路と、
前記第１層間絶縁層の内部に形成されている第１ビア導体と、を備える配線板であって、
前記電子部品は、
前記第１層間絶縁層の第２面と向かい合う第１面と、該第１面とは反対側の第２面とを有する第２層間絶縁層と、
前記第２層間絶縁層の第２面上に形成されている第２導体回路と、
前記第２層間絶縁層の内部に形成されている第２ビア導体と、
前記第２導体回路上に形成されているバンプ体と、
前記バンプ体を介して前記第２層間絶縁層の第２面上に実装されている半導体素子と、を備え、
前記第１ビア導体は、前記第１層間絶縁層の第２面側よりも第１面側の方が径が大きく、前記第２ビア導体は、前記第２層間絶縁層の第１面側よりも第２面側の方が径が大きいことを技術的特徴とする。
【発明の効果】
【０００７】
本願発明の配線板では、絶縁材の内部に収容される電子部品が有する第２ビア導体は、その上層の第１ビア導体とは逆方向のテーパ形状を有する。このため、第１層間絶縁層と第２層間絶縁層とで生じる反りの方向が逆となって、発生する応力を互いに打ち消し合う。その結果、例えば配線板上に別の半導体素子を実装する際でも配線板自体が反ったりすることがほとんどなく、半導体素子の好適な実装性を確保することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本実施形態の電子部品の製造工程図である。
【図２】本実施形態の電子部品の製造工程図である。
【図３】本実施形態の電子部品の製造工程図である。
【図４】本実施形態の配線板の製造工程図である。
【図５】本実施形態の配線板の製造工程図である。
【図６】本実施形態に係る配線板の断面図である。
【発明を実施するための形態】
【０００９】
本願発明の実施形態に係る配線板、及び、該配線板に収容される電子部品について図６及び図３（Ｄ）を参照して説明する。図６は、本実施形態の配線板８０の断面を示している。
配線板８０は、貫通部６０ａを備えるコア基板６０（絶縁材）を有し、該貫通部６０ａ内に、半導体素子４２を保持する電子部品５０を備え、上面に半導体素子９０が実装されている。コア基板６０の貫通部６０ａと電子部品５０との間には、充填材６４が充填されている。充填材６４には、層間樹脂絶縁層６８よりも熱膨張係数が低い材料が使われている。
【００１０】
まず、電子部品５０について説明する。
図３（Ｄ）に示すように、電子部品５０は、絶縁層３２の上面側（第２面側）に形成された導体回路３６と下面側（第１面側）に形成された導体回路１５とがビア導体３４を介して接続されてなるビルドアップ部４０を備える。ビルドアップ部４０の上層には開口３８ａを有するソルダーレジスト層３８が形成されている。導体回路３６の一部を露出させる開口３８ａ内に半田バンプ４１が設けられ、この半田バンプ４１を介して半導体素子４２が実装される。半導体素子４２は、モールド樹脂４６で封止されている。ビルドアップ部４０内には、誘電体層１８と、誘電体１８層を挟む第１層状電極１６及び第２層状電極２０とからなる薄膜キャパシタ部３０が形成されている。第１層状電極１６にはアース端子２４Ａが接続され、ビア導体３４Ａ（第２ビア導体）を介して導体回路３６へ接続されている。第２層状電極２０には電源端子２４Ｂが接続され、ビア導体３４Ｂを介して導体回路３６へ接続されている。絶縁層３２に設けられるビア導体３４Ａ、ビア導体３４Ｂ、ビア導体３４Ｃは、絶縁層３２の第１面側（下面側）よりも第２面側（上面側）の方が径が大きい。すなわち、これらのビア導体３４Ａ〜３４Ｃは、絶縁層３２の第２面側（上面側）から第１面側（下面側）に向けて縮径するテーパ形状を有している。
【００１１】
次いで、電子部品５０を有する配線板８０について図６を参照して説明する。
配線板８０は、第１面Ｆと、第１面Ｆとは反対側の第２面Ｓとを備えるコア基板６０を有している。コア基板６０の第１面Ｆ上及び第２面Ｓ上には導体回路６７、６７が形成されている。これら導体回路６７、６７同士は、コア基板６０の内部に設けられているスルーホール導体６６により接続されている。
【００１２】
さらに、コア基板６０には、貫通部６０ａが設けられている。この貫通部６０ａの内部に電子部品５０が収容されている。この際、電子部品５０は、モールド樹脂４６の表面がコア基板６０の第２面Ｓ側に位置するように収容されている。より詳しくは、電子部品５０は、モールド樹脂４６の表面がコア基板６０の第２面Ｓとほぼ同一平面上に位置するように収容される。
また、貫通部６０ａの側壁と電子部品５０との間には充填材６４が充填されている。この充填材６４により、電子部品５０が貫通部６０ａ内に固定されている。
【００１３】
コア基板６０の第１面Ｆ上及び電子部品５０上には、層間樹脂絶縁層６８（第１層間絶縁層）が形成されている。この層間樹脂絶縁層６８の第１面６８Ｆ上には導体回路７２が形成されている。層間樹脂絶縁層６８の第２面６８Ｓは、コア基板の第１面Ｆ（層間樹脂絶縁層３２の第２面）に面している。
そして、層間樹脂絶縁層６８の内部には第１ビア導体７０（７０Ａ，７０Ｂ，７０Ｃ）が設けられている。ビア導体７０Ｂは、導体回路７２と第１層状電極１６とを電源端子２４Ｂを介して接続するビア導体である。ビア導体７０Ａは、導体回路７２と第２層状電極２０とをアース端子２４Ａを介して接続するビア導体である。ビア導体７０Ｃは、ビア導体３４を介して導体回路７２と導体回路３６とを接続する信号用のビア導体である。
【００１４】
これら第１ビア導体７０（７０Ａ，７０Ｂ，７０Ｃ）は、層間樹脂絶縁層の第２面側よりも第１面側の方が径が大きい。すなわち、第１ビア導体７０（７０Ａ，７０Ｂ，７０Ｃ）は、第２ビア導体３４（３４Ａ，３４Ｂ，３４Ｃ）とは逆方向にテーパする側面を有している。
【００１５】
このとき、電源用のビア導体７０Ａとビア導体３４Ａとは直線上（中心線が同じ）に配置されることが望ましい。さらに、アース用のビア導体７０Ｂとビア導体３４Ｂとは直線上（中心線が同じ）に配置されることが望ましい。この場合、半導体素子間の配線距離が短縮され、薄膜キャパシタ部３０から瞬時に損失なく電源を供給することが可能となる。
【００１６】
層間樹脂絶縁層６８の第１面上には、開口７４ａを有するソルダーレジスト層７４が形成されている。この開口７４ａから露出する導体回路７２上には半田バンプ７６Ｕが形成されている。この半田バンプ７６Ｕを介して、半導体素子９０が配線板８０上に実装されている。
【００１７】
配線板８０では、半導体素子４２，９０のうち一方がメモリであり、他方がＣＰＵである。半導体素子４２（例えばメモリ）の上側に半導体素子９０（例えばＣＰＵ）を実装するため、メモリ４２とＣＰＵ９０との距離を近づけ、信号線の長さを短くすることで、高速信号伝送を可能にできる。
【００１８】
さらに、以下の効果を有する。図６に示すように、第１実施形態の配線板８０では、絶縁層３２に設けられるビア導体３４は上側へ縮径するテーパ状に形成され、絶縁層６８に設けられるビア導体７０は下側へ縮径するテーパ状に形成されている。即ち、絶縁層３２に形成されるビア導体３４と、層間樹脂絶縁層６８に形成されるビア導体７０とはテーパの方向が逆であるので、絶縁層３２と絶縁層６８とで生じる反りの方向が逆となって、発生する応力を互いに打ち消し合う。その結果、配線板８０の反りを効果的に抑制することができる。ひいては、半導体素子９０の実装性を向上させることが可能となる。さらに、例えば半導体素子９０を実装する際のリフロー加熱により、熱応力が生じた場合でも、電子部品５０の信頼性を確保することが可能となる。
【００１９】
更に、半導体素子９０（例えばＣＰＵ）の直下に大容量のコンデンサ部３０を備えるため、半導体素子９０で瞬時的に大電力を消費しても、電圧低下が少なく、半導体素子９０を適性に動作させることができる。
【００２０】
引き続き、第１実施形態の電子部品５０の製造方法について図１〜図３を参照して説明する。支持基板１２（ガラス基板又はシリコン基板）上にレジスト液１４ａを塗布し（図１（Ａ））。パターニングしてレジスト１４を形成する（図１（Ｂ））。ＴｉＮ／Ｗのスパッタリングにより導体回路１５、第１層状電極１６を形成し、レジストを除去する（図１（Ｃ））。
【００２１】
第１層状電極１６上に高誘電体材料をロールコーター、ドクターブレード等の印刷機を用いて厚さ０．１〜１０μｍの薄膜状に印刷し未焼成層とする。印刷後、この未焼成層を真空中又はＮ2ガス等の非酸素雰囲気で６００〜９５０℃の温度範囲で焼成し、誘電体層１８を形成する（図１（Ｄ））。高誘電体材料としては、チタン酸バリウム、チタン酸ストロンチウム、酸化タンタル、チタン酸ジルコン酸鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ジルコン酸ニオブ鉛、チタン酸ジルコン酸カルシウム鉛、チタン酸ジルコン酸ストロンチウム鉛より選ばれた１種類又は２種類以上の金属酸化物を含んだものを用いることができ、これにより高い誘電率を得ることができる。
【００２２】
誘電体層１８上に、ＴｉＮ／Ｗのスパッタリングにより第２層状電極となる金属膜２０αを形成する（図１（Ｅ））。金属膜をパターニングし、誘電体層１８の所定部位に貫通孔１８ａを設け、誘電体層１８上に第２層状電極２０を形成する（図１（Ｆ））。貫通孔１８ａに導体を形成することで、アース層と成る第１層状電極１６と接続するアース端子２４Ａと、電極層となる第２層状電極２０と接続する電源端子２４Ｂを形成し、誘電体層１８を第１層状電極１６と第２層状電極２０で挟むコンデンサ部３０を形成する（図２（Ａ））。
【００２３】
薄膜キャパシタ部３０上に薬液への可溶性粒子及び無機粒子を含む樹脂からなる絶縁層３２を形成する（図２（Ｂ））。絶縁層３２にレーザで、導体回路１５、アース端子２４Ａ、電源端子２４Ｂへ至る開口３２ａを形成する（図２（Ｃ））。薬液で処理し、表面の可溶性粒子を溶解することで絶縁層３２の表面を粗化した後、無電解めっき膜を設け、所定パターンのめっきレジストを形成して、電解めっき膜を形成した後、めっきレジストを剥離し、めっきレジスト下の無電解めっき膜を除去することで、導体回路１５へ至るビア導体３４、アース端子２４Ａへ至るビア導体３４Ａ、電源端子２４Ｂへ至るビア導体３４Ｂ、絶縁層上の導体回路３６を形成する（図２（Ｄ））。これにより、導体回路１５、絶縁層４０、導体回路３６、ビア導体３４、３４Ａ、３４Ｂからなるビルドアップ部４０を完成させる。
【００２４】
絶縁層３２上の導体回路３６をソルダーレジスト層３８で被覆し（図２（Ｅ））、ソルダーレジスト層３８に開口３８ａを設け、開口に半田ペーストを印刷してからリフローすることで、半田バンプ４１を形成する（図３（Ａ））。
【００２５】
半田バンプ４１に半導体素子４２の端子４４を実装する（図３（Ｂ））。そして、半導体素子４２をモールド樹脂４６で封止し（図３（Ｃ））、支持基板１２を剥離することで、電子部品５０を完成する（図３（Ｄ））。
【００２６】
引き続き、電子部品５０を内蔵する配線板の製造方法について、図４〜図６を参照して説明する。
（１）まず、厚さ０．２〜０．８ｍｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなり、貫通部６０ａ及びスルーホール導体６６を有するコア基板６０を準備し、このコア基板６０を支持材６２上に載置する。次いで、貫通部６０ａ内に電子部品５０を収容する。このとき、電子部品５０のモールド樹脂表面を下側に配置する。そして、貫通部６０ａと電子部品５０との間に充填材６４を充填する（図４（Ａ））。
【００２７】
（２）図４（Ｂ）に示すように、スルーホール導体６６の内部に穴埋め材６５を充填する。
【００２８】
（３）その後、図４（Ｃ）に示すように、コア基板６０の第１面上に、樹脂絶縁層用樹脂フィルム（味の素社製：商品名；ＡＢＦ−４５ＳＨ）を載置し、仮圧着して裁断した後、真空ラミネーター装置を用いて貼り付けることにより層間樹脂絶縁層６８を形成する。次いで、支持材６２をコア基板６０から剥離し、コア基板６０の第２面上にも、層間樹脂絶縁層６８を形成する（図４（Ｄ））。
【００２９】
（４）次に、ＣＯ２ガスレーザにて層間樹脂絶縁層６８にバイアホール用開口を形成した。バイアホール用開口が形成された基板を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬した。そして、層間樹脂絶縁層の表面に存在する粒子を除去することにより、バイアホール用開口の内壁を含む層間樹脂絶縁層の表面に粗化面を形成した（図示せず）。そして、基板を、中和溶液（シプレイ社製）に浸漬してから水洗いした。さらに、粗面化処理した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させる。
【００３０】
次に、上村工業社製の無電解銅めっき水溶液（スルカップＰＥＡ）中に、触媒を付与した基板を浸漬して、粗面全体に厚さ０．３〜３．０μｍの無電解銅めっき膜を形成し、バイアホール用開口６８ａの内壁を含む層間樹脂絶縁層６８の表面に無電解銅めっき膜を形成する。無電解銅めっき膜が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して露光し、現像処理することにより、めっきレジストを設けた。ついで、基板を脱脂し、水洗後、さらに硫酸で洗浄してから、電解めっきを施し、めっきレジスト非形成部に電解銅めっき膜を形成する。
【００３１】
めっきレジストを剥離除去した後、そのめっきレジスト下の無電解めっき膜をエッチング処理して溶解除去し、無電解めっき膜及び電解めっき膜から成る導体回路７２、コア基板６０の導体回路６７へ接続するビア導体７０ａと、電子部品５０側の導体回路１５へ接続するビア導体７０ｂと、薄膜キャパシタ部３０のアース端子２４Ａへ接続するアースビア導体７０Ａと、薄膜キャパシタ部３０の電源端子２４Ｂへ接続する電源ビア導体７０Ｂとを形成する（図５（Ａ））。そして、導体回路７２の表面に粗化面を形成する（図示せず）。
【００３２】
（５）次に、そして、基板の両面に、市販のソルダーレジスト組成物を２０μｍの厚さで塗布し、乾燥処理を行った。引き続き、開口形成部を除いてソルダーレジスト組成物にレーザを照射してソルダーレジストの硬化を行った。その後、薬液でソルダーレジストの未硬化部分を除去することで、開口７４ａを有し、その厚さが１５〜２５μｍのソルダーレジスト層７４を形成する（図５（Ｂ））。
【００３３】
（６）次に、ソルダーレジスト層７４が形成された基板を、無電解ニッケルめっき液に浸漬して、開口部７４ａ、７４ａに厚さ５μｍのニッケルめっき層（図示せず）を形成する。さらに、その基板を無電解金めっき液に浸漬して、ニッケルめっき層上に、厚さ０．０３μｍの金めっき層（図示せず）を形成し、半田パッドとする。ニッケル−金層以外にも、ニッケル−パラジウム−金層を形成してもよい。
【００３４】
（７）配線板８０のソルダーレジスト層の開口７４ａに半田ペーストを印刷してリフローを行うことで、上面側に導体回路１５へのビア導体７０ｂに接続する導体回路７２上に半田バンプ７６Ｕを設け、アース端子２４Ａへのアースビア導体７０Ａに接続する導体回路７２上にアース用半田バンプ７６Ａを設け、電源端子２４Ｂへの電源ビア導体７０Ｂに接続する導体回路７２上に電源用半田バンプ７６Ｂを設ける。下面側のソルダーレジスト層７４の開口には半田バンプ７６Ｄを設ける（図５（Ｃ））。
【００３５】
その後、半田バンプ７６Ｕを介して半導体素子９０を配線板８０上に実装する（図６）。
【産業上の利用可能性】
【００３６】
上述した実施形態では、半導体チップとしてＣＰＵチップとメモリチップとを搭載する例を挙げたが、本願発明の配線板では種々のチップを搭載することができる。また、薄膜キャパシタ部は省略されてもよい。
【符号の説明】
【００３７】
１５  導体回路
１６  第１層状電極
１８  誘電体層
２０  第２層状電極
３０  コンデンサ部
３４  ビア導体
４０  ビルドアップ部
４２  メモリ
５０  電子部品
６０  コア基板
６０ａ  開口
６４  モールド樹脂
６６  スルーホール導体
６７  導体回路
６８  層間樹脂絶縁層
７０  ビア導体
７０Ａ  アースビア導体
７０Ｂ  電源ビア導体
８０  配線板
９０  ＣＰＵチップ
２００  メモリ
２５０  電子部品
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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