(57)【要約】【課題】トランスファＭＯＳトランジスタが正常に動作しない場合の不良を検出する。【解決手段】半導体記憶装置（３１）は、スタティック型のメモリセル（ＭＣ）と、ワード線（ＷＬ１〜ＷＬｍ）と、ビット線（ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎ）とを含む。また上記半導体記憶装置（３１）は、上記ビット線を上記メモリセルに結合するためのトランスファＭＯＳトランジスタ（１１，１４）と、上記ビット線をハイレベルに駆動するための第１駆動回路（１７，１８，２１，２２）と、上記ビット線をローレベルに駆動するための第２駆動回路（１９，２０，２３，２４）とを含む。このとき、テストモードにおいて、上記第１駆動回路によるビット線駆動機能を停止させるための制御論理（２６）を設けることで、トランスファＭＯＳトランジスタが正常に動作しない場合の不良を検出可能にする。【選択図】図１
2012203952.tif 000002
【特許請求の範囲】
【請求項１】
スタティック型のメモリセルと、
アドレス信号に応じて選択レベル駆動されるワード線と、
上記ワード線に交差するように配置されたビット線と、
上記ワード線の選択レベルに応じて上記ビット線を上記メモリセルに結合するためのトランスファＭＯＳトランジスタと、
書込み用データに応じて上記ビット線をハイレベルに駆動するための第１駆動回路と、
上記書込み用データに応じて上記ビット線をローレベルに駆動するための第２駆動回路と、
テストモードにおいて、上記第１駆動回路によるビット線駆動機能を停止させるための制御論理と、を含むことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、さらにはＳＲＡＭ（Static Random Access Memory；スタティックランダムアクセスメモリ）における不良検出技術に関する。
【背景技術】
【０００２】
ＳＲＡＭは、記憶素子としてフリップフロップ回路を用いる。ＳＲＡＭについて記載された文献として、特許文献１，２を挙げることができる。特許文献１には、複数のＳＲＡＭセルが配列されるメモリセルアレイを備えたＳＲＡＭが記載されている。特許文献２には、ノイズマージンが小さく市場で誤動作をする可能性が高い物や、読み出しビット線対の片側の接続不良を有効に検出するための構成を有するＳＲＡＭ装置とそのテスト方法について記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１４０５５８号公報
【特許文献２】特開２０１０−２４４６４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＳＲＡＭの最終工程である製品選別・検査として、電気的選別が行われる。この電気的選別においては、潜在的な欠陥、また拡散、組立工程で作り込まれた不良品を電気的に特性・機能について全数チェックし除去することにより、初期品質の確認が行われる。ＳＲＡＭの電気的選別について本願発明者が調査したところ、不良検出ができない場合があることが判明した。例えばＳＲＡＭには、ワード線の信号レベルに応じて相補ビット線をメモリセルに結合するためのトランスファＭＯＳトランジスタが設けられているが、このトランスファＭＯＳトランジスタが正常に動作しないにもかかわらず、メモリセルへのデータ書込みが可能になるケースが発生している。このような動作不良は、メモリセルにおける二つのトランスファＭＯＳトランジスタのうち、一方のトランスファＭＯＳトランジスタが故障していても、他方のトランスファＭＯＳトランジスタを介して書込みデータがメモリセルに伝達されることに起因する。
【０００５】
本発明の目的は、メモリセルにおけるトランスファＭＯＳトランジスタが正常に動作しない場合の不良を検出するための技術を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、半導体記憶装置には、スタティック型のメモリセルと、アドレス信号に応じて選択レベル駆動されるワード線と、上記ワード線に交差するように配置されたビット線と、上記ワード線の選択レベルに応じて上記ビット線を上記メモリセルに結合するためのトランスファＭＯＳトランジスタとが設けられる。また上記半導体記憶装置には、書込み用データに応じて上記ビット線をハイレベルに駆動するための第１駆動回路と、上記書込み用データに応じて上記ビット線をローレベルに駆動するための第２駆動回路と、テストモードにおいて上記第１駆動回路によるビット線駆動機能を停止させるための制御論理とが設けられる。
【発明の効果】
【０００９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１０】
すなわち、メモリセルにおけるトランスファＭＯＳトランジスタが正常に動作しない場合の不良を検出することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明にかかる半導体記憶装置の一例とされるＳＲＡＭにおける主要部の構成例回路図である。
【図２】図１に示される構成の比較対象とされる構成例回路図である。
【図３】本発明にかかる半導体記憶装置の一例とされるＳＲＡＭが搭載された半導体装置の構成例ブロック図である。
【図４】本発明にかかる半導体記憶装置の一例とされるＳＲＡＭにおける主要部の別の構成例回路図である。
【発明を実施するための形態】
【００１２】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１３】
〔１〕本発明の代表的な実施の形態に係る半導体記憶装置（３１）は、スタティック型のメモリセル（ＭＣ）と、アドレス信号に応じて選択レベル駆動されるワード線（ＷＬ１〜ＷＬｍ）と、上記ワード線に交差するように配置されたビット線（ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎ）とを含む。また上記半導体記憶装置（３１）は、上記ワード線の選択レベルに応じて上記ビット線を上記メモリセルに結合するためのトランスファＭＯＳトランジスタ（１１，１４）と、書込み用データに応じて上記ビット線をハイレベルに駆動するための第１駆動回路（１７，１８，２１，２２）と、上記書込み用データに応じて上記ビット線をローレベルに駆動するための第２駆動回路（１９，２０，２３，２４）とを含む。さらに上記半導体記憶装置（３１）は、テストモードにおいて、上記第１駆動回路によるビット線駆動機能を停止させるための制御論理（２６）を含む。
【００１４】
上記の構成によれば、制御論理（２６）は、テストモードにおいて、上記第１駆動回路によるビット線駆動機能を停止させる。これにより、トランスファＭＯＳトランジスタの動作不良の検出が可能になる。
【００１５】
〔２〕プリチャージ及びセンスアンプ回路（ＰＳＡ）が設けられる場合には、このプリチャージ及びセンスアンプ回路におけるセンスアンプの機能を停止させるためのセンスアンプ制御論理（４１）を設けることができる。
【００１６】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００１７】
《実施の形態１》
図３には、本発明にかかる半導体記憶装置が搭載された半導体装置が示される。
【００１８】
図３に示される半導体装置３は、ＳＲＡＭ（Static Random Access Memory）３１、入出力バッファ３２、ＲＯＭ（Read Only Memory）３３、ＣＰＵ（Central Processing Unit）３４、ＦＰＵ（Floating Point number processing Unit）３５、論理回路（ＬＯＧＩＣ）３６を含み、一つの半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。ＳＲＡＭ３１は、読み込み、書き込みが可能なメモリの一種で、一時的にデータを保持するための揮発性メモリである。入出力バッファ３２、ＲＯＭ３３、ＣＰＵ３４、ＦＰＵ３５、論理回路３６は、アドレスバスＡＢやデータバスＤＢを介して互いに信号のやり取り可能に結合されている。ＳＲＡＭ３１は、デコーダ３１１を含み、アドレスバスＡＢを介して取り込まれたアドレス信号がデコーダ３１１でデコードされる。ＳＲＡＭ３１には、テスト信号／ＴＥＳＴ（「／」はローアクティブを意味する）の入力端子やライト信号ＷＲの入力端子が設けられている。データバスＤＢのデータは、論理回路３６によってライト信号ＷＲがアサートされた状態でＳＲＡＭ３１に書込むことができる。また、論理回路３６によってテスト信号／ＴＥＳＴがアサートされることにより、ＳＲＡＭ３１をテストモードに遷移することができる。入出力バッファ３２は、半導体装置３の外部との間で、データやアドレス信号の入出力を行う。ＲＯＭ３３には、ＣＰＵ３４で実行されるプログラムや各種データが格納される。ＣＰＵ３４は、ＲＯＭ３３内のプログラムを実行することで所定の演算処理を行う。ＲＡＭ３１は、ＣＰＵ３４での演算処理における作業領域などに利用される。ＦＰＵ３５は、浮動小数点演算を行う。論理回路３６は、ＣＰＵ３４の制御下でＳＲＡＭ３１の動作を制御する。
【００１９】
図１には、上記ＳＲＡＭ３１における主要部の構成例が示される。
【００２０】
ＳＲＡＭ３１は、メモリセルアレイ１０を含む。メモリセルアレイ１０は、複数のワード線ＷＬ１〜ＷＬｍと、複数のビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎと、このワード線とビット線との交差する箇所に配置された複数のスタティック型メモリセル（以下、単に「メモリセル」という）ＭＣが配置されて成る。ワード線は、ローアドレスをデコードすることで得られた選択信号によって選択的に駆動される。全てのメモリセルは同一構成とされる。例えば代表的に示されるメモリセルＭＣは、ループ状に接続された二つのインバータ１２，１３と、このインバータ１２，１３をビット線ＢＬ１，／ＢＬ１に結合するためのトランスファＭＯＳトランジスタ１１，１４とを含んで成る。複数のビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎは、カラムスイッチＳＷを介してコモン線ＣＯＭ，／ＣＯＭに選択的に結合される。カラムスイッチＳＷは、ｎチャネル型ＭＯＳトランジスタ１５，１６によって形成される。このｎチャネル型ＭＯＳトランジスタ１５，１６は、カラム選択信号ＳＥ１，ＳＥ２〜ＳＥｎによって選択的に駆動される。カラム選択信号ＳＥ１，ＳＥ２〜ＳＥｎは、カラムアドレス信号をデコードすることで形成される。
【００２１】
上記コモン線ＣＯＭ，／ＣＯＭには、読み出し回路２５及び書込み回路３０が結合される。読み出し回路２５は、リード信号ＲＤに応じて、コモン線ＣＯＭの信号をＤｏｕｔとして外部に出力する。書込み回路３０は、書込み信号ＷＲがアサートされた状態で、入力信号Ｄｉｎに応じてコモン線ＣＯＭ，／ＣＯＭを駆動する。書込み回路３０は、ｐチャネル型ＭＯＳトランジスタ１７，１８，２１，２２、ｎチャネル型ＭＯＳトランジスタ１９，２０，２３，２４、及びインバータ２８を含む。ｐチャネル型ＭＯＳトランジスタ１７，１８と、ｎチャネル型ＭＯＳトランジスタ１９，２０とは、互いに直列接続される。ｐチャネル型ＭＯＳトランジスタ１７のソース電極は、高電位側電源Ｖｄｄに結合される。ｎチャネル型ＭＯＳトランジスタ２０のソース電極は、低電位側電源（グランド）に結合される。ｐチャネル型ＭＯＳトランジスタ１８とｎチャネル型ＭＯＳトランジスタ１９との直列接続ノードがコモン線ＣＯＭに結合される。ｐチャネル型ＭＯＳトランジスタ２１，２２と、ｎチャネル型ＭＯＳトランジスタ２３，２４とは、互いに直列接続される。ｐチャネル型ＭＯＳトランジスタ２１のソース電極は、高電位側電源Ｖｄｄに結合される。ｎチャネル型ＭＯＳトランジスタ２４のソース電極は、低電位側電源（グランド）に結合される。ｐチャネル型ＭＯＳトランジスタ２２とｎチャネル型ＭＯＳトランジスタ２３との直列接続ノードがコモン線／ＣＯＭに結合される。また、ｐチャネル型ＭＯＳトランジスタ２２とｎチャネル型ＭＯＳトランジスタ２３との直列接続ノードがコモン線／ＣＯＭに結合される。入力信号Ｄｉｎはｐチャネル型ＭＯＳトランジスタ２１及びｎチャネル型ＭＯＳトランジスタ２４のゲート電極に伝達される。また、入力信号Ｄｉｎは、インバータ２８を介してｐチャネル型ＭＯＳトランジスタ１７及びｎチャネル型ＭＯＳトランジスタ２０のゲート電極に伝達される。ライト信号ＷＲは、ｎチャネル型ＭＯＳトランジスタ１９，２３のゲート電極に伝達される。ライト信号ＷＲと、テスト信号／ＴＥＳＴとのナンド論理が、ナンドゲート２６で求められる。このナンドゲート２６の出力信号は、ｐチャンネル型ＭＯＳトランジスタ１８，２２のゲート電極に伝達される。
【００２２】
上記の構成において、テスト信号／ＴＥＳＴが、ハイレベルにネゲートされた状態で、ライト信号ＷＲがハイレベル（論理値“１”）にアサートされると、ｐチャネル型ＭＯＳトランジスタ１８，２２がオンされ、ｎチャンネル型ＭＯＳトランジスタ１９，２３がオンされる。この状態で、入力データＤｉｎの書込みが可能になる。入力データＤｉｎが論理値“１”であれば、ｐチャネル型ＭＯＳトランジスタ１７及びｎチャネル型ＭＯＳトランジスタの双方がオンされる。これにより、コモン線ＣＯＭは論理値“１”になり、コモン線／ＣＯＭはローレベル（論理値“０”）になる。カラム選択信号ＳＥ１が論理値“１”となってＳＷが導通され、ワード線ＷＬｍが選択レベル（論理値“１”）に駆動されることにより、メモリセルＭＣへのデータ書込みが可能になる。
【００２３】
図２には、図１に示される構成の比較対象とされる回路が示される。
【００２４】
図２に示される回路が、図１に示されるのと大きく相違するのは、ライト信号ＷＲの論理を反転するためのインバータ２７が設けられ、このインバータ２７の出力信号が、ｐチャネル型ＭＯＳトランジスタ１８，２２のゲート電極に伝達される点である。
【００２５】
ここで、メモリセルＭＣにおけるトランスファＭＯＳトランジスタ１１のゲート電極の配線が断線している場合について説明する。
【００２６】
ライト信号ＷＲがハイレベル（論理値“１”）にアサートされると、ｐチャネル型ＭＯＳトランジスタ１８，２２がオンされ、ｎチャンネル型ＭＯＳトランジスタ１９，２３がオンされる。この状態で、入力データＤｉｎが論理値“１”であれば、ｐチャネル型ＭＯＳトランジスタ１７及びｎチャネル型ＭＯＳトランジスタの双方がオンされる。これにより、コモン線ＣＯＭは論理値“１”になり、コモン線／ＣＯＭは論理値“０”になる。メモリセルＭＣにおけるトランスファＭＯＳトランジスタ１１のゲート電極の配線が断線している場合には、ワード線ＷＬｍの選択レベルがトランスファＭＯＳトランジスタ１１のゲート電極に伝達されないため、このトランスファＭＯＳトランジスタ１１はオンされない。このため、コモン線／ＣＯＭの論理値“０”は、インバータ１３に伝達されない。しかし、コモン線ＣＯＭの論理値“１”が、トランスファＭＯＳトランジスタ１４を介してインバータ１２に伝達されると、このインバータ１２の出力端子が論理値“０”になり、それがインバータ１３の入力端子に伝達されるため、メモリセルＭＣへの書込みが行われてしまう。つまり、メモリセルＭＣにおけるトランスファＭＯＳトランジスタ１１のゲート電極の配線が断線していても、そのような断線を生じていない場合と同様に、メモリセルＭＣへの書込みが行われてしまうため、不良検出を行うことができない。
【００２７】
これに対して図１に示される構成によれば、テスト信号／ＴＥＳＴがローレベルにアサートされると、ライト信号ＷＲの論理に拘わらず、ナンドゲート２６の出力がハイレベルに固定され、ｐチャネル型ＭＯＳトランジスタ１８，２２がオフ状態に固定される。このため、入力データＤｉｎが論理値“１”の場合には、コモン線／ＣＯＭが論理値“０”になっても、コモン線ＣＯＭは論理値“１”にならないため、メモリセルＭＣへの書込みが行われない。つまり、テスト信号／ＴＥＳＴがローレベルにアサートすることにより、メモリセルＭＣへの不所望な書込みを回避することができる。これにより、メモリセルＭＣからのデータ読み出しを行った場合に、期待値とは異なる結果となるため、不良検出を行うことができる。
【００２８】
《実施の形態２》
図４には、上記ＳＲＡＭ３１における主要部の別の構成例が示される。
【００２９】
図４に示される構成が、図１に示されるのと大きく相違するのは、プリチャージ及びセンスアンプ回路ＰＳＡと、このプリチャージ及びセンスアンプ回路ＰＳＡにおけるセンスアンプの機能を停止させるためのセンスアンプ制御論理４１が設けられている点である。プリチャージ及びセンスアンプ回路ＰＳＡはビット線毎に設けられる。ビット線ＢＬ１，／ＢＬ１に設けられたプリチャージ及びセンスアンプ回路ＰＳＡは、ｎチャネル型ＭＯＳトランジスタ４８，４９と、トライステートバッファ４６，４７とを含む。ｎチャネル型ＭＯＳトランジスタ４８，４９が互いに直列接続されてプリチャージ回路が形成される。プリチャージ信号ＰＳがハイレベルにされた期間に、このｎチャネル型ＭＯＳトランジスタ４８，４９によって、ビット線ＢＬ１，／ＢＬ１が、電源電圧Ｖｄｄの１／２のレベルにプリチャージされる。トライステートバッファ４６，４７がループ状に結合されることでセンスアンプが形成される。このトライステートバッファ４６，４７によって、ビット線ＢＬ１，／ＢＬ１の僅かな電位差が素早く検出されて増幅される。
【００３０】
ナンドゲート２６が設けられているため、テスト信号／ＴＥＳＴがローレベルにアサートされると、ライト信号ＷＲの論理に拘わらず、ナンドゲート２６の出力がハイレベルに固定され、ｐチャネル型ＭＯＳトランジスタ１８，２２がオフ状態に固定される。しかし、ｐチャネル型ＭＯＳトランジスタ１８，２２がオフ状態に固定されても、ビット線／ＢＬの論理値“０”がトライステートバッファ４７を介してビット線ＢＬ１に伝達されることによりビット線ＢＬ１が論理値“１”になってしまうため、図２に示される場合と同様に、メモリセルＭＣへの不所望な書込みが行われるおそれがある。そこで、図４に示される構成では、センスアンプ制御論理４１が設けられ、このセンスアンプ制御論理４１によって、トライステートバッファ４６，４７の動作を停止するようにしている。センスアンプ制御論理４１は、ノアゲート４２とアンドゲート４３とが結合されて成る。テスト信号／ＴＥＳＴがインバータ４５によって論理反転される。このインバータ４５の出力とカラム選択信号ＳＥ１とのアンド論理がアンドゲート４３で得られ、このアンドゲート４３の出力と、プリチャージ信号ＰＳとのノア論理がノアゲート４２で得られる。ノアゲート４２の出力によってトライステートバッファ４６，４７の動作が制御される。テスト信号／ＴＥＳＴがハイレベルの場合には、トライステートバッファ４６，４７は、センスアンプとして機能する。しかし、テスト信号／ＴＥＳＴがローレベルにアサートされ、さらにプリチャージ信号ＰＳがハイレベルとされた場合には、トライステートバッファ４６，４７が高インピーダンス状態とされ、センスアンプとして機能しなくなる。これにより、メモリセルＭＣへの不所望な書込みを回避することができるので、不良検出を行うことができる。
【００３１】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【００３２】
１０  メモリセルアレイ
１１，１４  トランスファＭＯＳトランジスタ
１７，１８，２１，２２  ｐチャネル型ＭＯＳトランジスタ
１９，２０，２３，２４  ｎチャネル型ＭＯＳトランジスタ
２５  読み出し回路
２６  ナンドゲート
３０  書込み回路
ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎ  ビット線
ＭＣ  メモリセル
ＳＷ  カラムスイッチ
ＷＬ１〜ＷＬｍ  ワード線
【図１】
2012203952.tif 000003
【図２】
2012203952.tif 000004
【図３】
2012203952.tif 000005
【図４】
2012203952.tif 000006