(57)【要約】【課題】  処理時間が短い制御データ保持回路を提供する。【解決手段】  周辺処理装置の動作に関連付けられた制御データを保持する制御データ保持回路１０において、上記制御データを保持するデータレジスタ１１０からなるレジスタブロック１１であって、少なくとも一つのレジスタブロック１１が複数のデータレジスタ１１０で構成されてなる複数のレジスタブロック１１と、上記データレジスタ１１０への制御データの書込みの可否を上記レジスタブロック１１単位で設定する書込可否設定回路１２、１３とを備えることを特徴とする。【選択図】        図２
2007086879.tif 000002
【特許請求の範囲】
【請求項１】
周辺処理装置の動作に関連付けられた制御データを保持する制御データ保持回路において、
前記制御データを保持するデータレジスタからなるレジスタブロックであって、少なくとも一つのレジスタブロックが複数のデータレジスタで構成されてなる複数のレジスタブロックと、
前記データレジスタへの制御データの書込みの可否を前記レジスタブロック単位で設定する書込可否設定回路とを備えたことを特徴とする制御データ保持回路。
【請求項２】
前記データレジスタのそれぞれが、該データレジスタへの書込みの可否を表わす書込可否フラグが設定されるフラグ設定領域を有し、
前記書込可否設定回路が、
前記レジスタブロックに対応付けられた、該レジスタブロックを構成するデータレジスタへの書込みの可否を表わす書込可否フラグが設定されるフラグレジスタと、
前記フラグレジスタに書込可否フラグを書き込むとともに、該フラグレジスタに書き込まれる書込可否フラグと同一の書込可否フラグを、対応するレジスタブロックを構成する各データレジスタのフラグ設定領域に書き込むフラグ書込回路とからなることを特徴とする請求項１記載の制御データ保持回路。
【請求項３】
前記データレジスタごとに備えられたフラグ設定領域に設定される書込可否フラグと前記フラグレジスタに設定される書込可否フラグとのいずれを有効とするかを表わす有効設定フラグを格納する有効設定フラグ格納部とを備えたことを特徴とする請求項２記載の制御データ保持回路。
【請求項４】
この制御データ保持回路が、前記周辺処理装置に内蔵され該周辺処理装置外部から送信されてきた制御データを保持するものであることを特徴とする請求項１記載の制御データ保持回路。
【請求項５】
前記データレジスタそれぞれが、外部から送信されてきた制御データを保持する第１のデータレジスタと、前記周辺処理装置内部で参照される第２のデータレジスタとのペアで構成され、
指示に応じて、前記第１のデータレジスタに保持されている制御データを前記第２のデータレジスタに保持されている制御レジスタに転送するデータ転送回路を備えたことを特徴とする請求項４記載の制御データ保持回路。
【請求項６】
前記第１のデータレジスタそれぞれがさらに複数のデータレジスタで構成され、
前記データ転送回路は、指示に応じて、前記複数のデータレジスタのうちの指示に応じたいずれか一つのデータレジスタに保持されている制御データを前記第２のデータレジスタに転送するものであることを特徴とする請求項５記載の制御データ保持回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周辺処理装置の動作に関連付けられた制御データを保持する制御データ保持回路に関する。
【背景技術】
【０００２】
電子機器では、所期の機能を実現するため、中央処理装置（以下ＣＰＵと称する）および周辺処理装置を備え、ＣＰＵで実行されるプログラムに基づいて周辺処理装置を制御することが一般に行なわれている。周辺処理装置は、ＣＰＵから送られてくるデータを保持する複数のデータレジスタを備え、送られてきたデータに基づいて各種の動作を制御する。データレジスタには、通常、固有のアドレスが割り当てられ、メモリと同様、ＣＰＵによる読み書きが可能となっている。ただし、データレジスタの中には、周辺処理装置の動作状況によっては書込みが認められないものがあるため、ＣＰＵは、このようなデータレジスタへの書込みを行わないようにする必要がある。
【０００３】
ここで、データレジスタのデータ書込みにおいて、データレジスタを構成する複数のビットをマスクデータビットと書込みデータビットとに分け、マスクデータビットのデータによって選択される書込みモードに応じて、書込みの有効または無効を判別し、判別された結果に基づいて書込み処理を実行する方法が知られている（例えば、特許文献１参照。）。これによれば、データレジスタの有効／無効すなわち書込みの可否を、データレジスタに設定されたマスクビットにより判別できる。
【特許文献１】特開２００４−４６４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、電子機器に要求される機能は複雑化してきており、周辺処理装置には、制御に必要なデータレジスタが大量に配置されるようになっている。
【０００５】
しかしながら、データレジスタが大量になると、機能に応じて当然に増加するデータの書込み処理だけでなく、この処理に先立ってマスクデータビットを設定する処理が膨大となり、処理にかかる時間が無視できない。
【０００６】
本発明は、上記事情に鑑み、処理時間が短い制御データ保持回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成する本発明の制御データ保持回路は、周辺処理装置の動作に関連付けられた制御データを保持する制御データ保持回路であって、
上記制御データを保持するデータレジスタからなるレジスタブロックであって、少なくとも一つのレジスタブロックが複数のデータレジスタで構成されてなる複数のレジスタブロックと、
上記データレジスタへの制御データの書込みの可否を上記レジスタブロック単位で設定する書込可否設定回路とを備えたことを特徴とする。
【０００８】
本発明の制御データ保持回路によれば、複数のデータレジスタはレジスタブロック単位でまとめられ、これらのデータレジスタへの書込みの可否が、レジスタブロック単位で設定される。したがって、レジスタブロックの数に応じた書込みの可否の設定を行なうだけで、これらのレジスタブロックを構成する全てのデータレジスタに書込みの可否を設定することができるので、書込可否の設定処理にかかる時間を短縮できる。
【０００９】
ここで、上記本発明の制御データ保持回路において、上記データレジスタのそれぞれが、このデータレジスタへの書込みの可否を表わす書込可否フラグが設定されるフラグ設定領域を有し、
上記書込可否設定回路が、
上記レジスタブロックに対応付けられた、このレジスタブロックを構成するデータレジスタへの書込みの可否を表わす書込可否フラグが設定されるフラグレジスタと、
上記フラグレジスタに書込可否フラグを書き込むとともに、このフラグレジスタに書き込まれる書込可否フラグと同一の書込可否フラグを、対応するレジスタブロックを構成する各データレジスタのフラグ設定領域に書き込むフラグ書込回路とからなることが好ましい。
【００１０】
例えば周辺処理装置がリセットされた場合等、全てのデータレジスタに対し書込みの可否を設定する必要が生じる場合がある。上記制御データ保持回路によれば、フラグレジスタに書込可否フラグが書き込まれると、フラグ書込回路により、これと同一の書込可否フラグが、各データレジスタのフラグ設定領域に一度に書き込まれる。したがって、全てのデータレジスタに書込みの可否を設定を行う処理においては、各フラグレジスタに書込みを行うだけで、全てのデータレジスタに書込可否フラグを書込む必要がない。よって、書込みの可否を設定する処理にかかる時間を短縮できる。
【００１１】
また、上記本発明の制御データ保持回路において、前記データレジスタごとに備えられたフラグ設定領域に設定される書込可否フラグと前記フラグレジスタに設定される書込可否フラグとのいずれを有効とするかを表わす有効設定フラグを格納する有効設定フラグ格納部とを備えることが好ましい。
【００１２】
有効設定フラグにより、データレジスタごとに設定される書込可否フラグとブロック単位で設定される書込可否フラグのいずれを有効とするかが表される。したがって、書込みの可否を設定する処理では、データレジスタごとに設定される書込可否フラグの状態を再利用できるよう維持したまま、有効設定フラグだけを更新することにより、制御データを書き込む処理において、一時的にブロック単位での書込可否フラグ判別により制御データの書込みを行わせることができる。
【００１３】
また、上記本発明の制御データ保持回路は、上記周辺処理装置に内蔵されこの周辺処理装置外部から送信されてきた制御データを保持するものであることが好ましい。
【００１４】
ＣＰＵ等外部から送信されてきた制御データを保持する制御データ保持回路が周辺処理装置に内蔵されることにより、保持された制御データをさらに周辺処理装置へ転送する必要がなくなるため、制御データを書込む処理および書込みの可否を設定する処理に占有される時間を短縮できる。
【００１５】
また、上記本発明の制御データ保持回路において、上記データレジスタそれぞれが、外部から送信されてきた制御データを保持する第１のデータレジスタと、上記周辺処理装置内部で参照される第２のデータレジスタとのペアで構成され、
指示に応じて、上記第１のデータレジスタに保持されている制御データを上記第２のデータレジスタに保持されている制御レジスタに転送するデータ転送回路を備えたものであることが好ましい。
【００１６】
周辺処理装置が参照するデータレジスタは、例えば動作直前の限られた期間に、短期間で設定されることが必要となる場合がある。ここで、データ転送回路が、第１のデータレジスタに保持されている制御データを、周辺処理装置により参照される第２のデータレジスタに転送するので、第１のデータレジスタにあらかじめ制御データを書き込んでおき、後の指示によって第２のデータレジスタに転送させることができる。したがって、限られた期間の中で、参照される制御データの設定に占有される時間を短縮できる。
【００１７】
また、上記本発明の制御データ保持回路において、上記第１のデータレジスタそれぞれがさらに複数のデータレジスタで構成され、
上記データ転送回路は、指示に応じて、上記複数のデータレジスタのうちの指示に応じたいずれか１つのデータレジスタに保持されている制御データを上記第２のデータレジスタに転送するものであることが好ましい。
【００１８】
制御データとして、限られた種類の値が書き込まれるような場合、第１のデータレジスタを構成する複数のレジスタにこれらの種類の値をあらかじめ書き込んでおけば、その後、データ転送回路に対する指示だけで、いずれかの値を第２のデータレジスタに転送することができる。これにより、制御データを書き込む処理にかかる時間を短縮できる。
【発明の効果】
【００１９】
以上説明したように、本発明によれば、処理時間が短い制御データ保持回路が実現する。
【発明を実施するための最良の形態】
【００２０】
以下図面を参照して本発明の制御データ保持回路の実施の形態を説明する。
【００２１】
［第１実施形態］
図１は、本発明の第１実施形態の制御データ保持回路を有する電子機器の電気的構成を示すブロック図である。このような電子機器としては、例えば用紙上に画像を複写する複写機等がある。
【００２２】
図１に示すように、電子機器１には、中央処理装置（ＣＰＵ）２、周辺処理装置（デバイス）３、４、ＲＯＭ５、およびＲＡＭ６が備えられている。これらのＣＰＵ２、周辺処理装置３、４、ＲＯＭ５、およびＲＡＭ６は、バス７により相互に接続されている。ＣＰＵ２は、電子機器１全体の動作を制御するものであり、ＲＯＭ５は、ＣＰＵ２により実行される電子機器１の動作プログラムや基準値を記憶している。プログラムには、周辺処理装置３、４の動作に関連付けられた制御データが含まれている。ＲＡＭ６は、ＣＰＵ２に一時的な記憶領域を提供する。
【００２３】
ＣＰＵ２からは、データ信号ｄａｔａ、アドレス信号ａｄｄｒ、および制御信号としてのライト信号／Ｗｒｉｔｅが、バス７を介して周辺処理装置３、４、ＲＡＭ６に供給される。これらの信号により、ＣＰＵ２から、周辺処理装置３の動作に関連付けられた制御データが周辺処理装置３に供給される。
【００２４】
図２は、図１に示す周辺処理装置の電気的構成を示すブロック図である。
【００２５】
図２に示すように、周辺処理装置３には、動作回路８と制御データ保持回路１０が備えられている。
【００２６】
動作回路８は、周辺処理装置３の機能を実現するための各種の動作を行なう。例えば、外部から供給される情報の演算処理をしたり、駆動信号を外部に供給したりする。制御データ保持回路１０は、ＣＰＵ２から供給された制御データを保持するとともに、保持した制御データを動作回路８に供給する。これにより、動作回路８の動作が制御データに基づいて制御される。
【００２７】
制御データ保持回路１０には、３個のレジスタブロック１１ａ、１１ｂ、１１ｃ、３個のフラグレジスタ１２ａ、１２ｂ、１２ｃ、および書込制御部１３が備えられている。
【００２８】
レジスタブロック１１ａは、制御データを保持する複数のデータレジスタ１１０で構成されている。例えば、レジスタブロック１１ａは、６３個のデータレジスタ１１０を備えている。データレジスタ１１０のそれぞれは、固有のアドレスに対応付けられている。他のレジスタブロック１１ｂ、１１ｃも同様の構成であり、個々のデータレジスタの図示は省略する。
【００２９】
データレジスタ１１０のそれぞれは、制御データを保持するものである。制御データは、関連付けられた動作の種類ごとに、レジスタブロック１１ａ、１１ｂ、１１ｃに分かれてデータレジスタ１１０に保持されている。例えば、複写機に搭載される周辺処理装置３では、レジスタブロック１１ａを構成するデータレジスタ１１０に、画像の色彩を調整するための制御データが保持され、レジスタブロック１１ｂを構成するデータレジスタ１１０に、画像の明度やコントラストを制御するための制御データが保持される。
【００３０】
フラグレジスタ１２ａ、１２ｂ、１２ｃの最上位ビットには、書込可否フラグＤｂｉｔが設定されている。書込可否フラグＤｂｉｔは、データレジスタ１１０への制御データの書き込みの可否を、レジスタブロック１１ａ、１１ｂ、１１ｃの単位で表わす。例えば、フラグレジスタ１２ａの書込可否フラグＤｂｉｔが１の場合は、対応するレジスタブロック１１ａを構成する全てのデータレジスタ１１０への書込みが許可されていることを表わし、書込可否フラグＤｂｉｔが０の場合は、レジスタブロック１１ａを構成する全てのデータレジスタ１１０への書込みが禁止されていることを表わす。
【００３１】
書込制御部１３は、データ信号ｄａｔａ、アドレス信号ａｄｄｒ、およびライト信号／ＷｒｉｔｅによってＣＰＵ２から供給されるデータを、データレジスタ１１０またはフラグレジスタ１２に対し書込む。また書込制御部１３は、レジスタに保持されたデータを読出しＣＰＵ２に供給する。
【００３２】
図３は、図２に示す周辺処理装置のレジスタマップを示す図である。
【００３３】
図３に示すように、データレジスタ１１０は、アドレスに対応付けて配置されており、ＣＰＵ２により読み書きができるようなっている。例えば、レジスタブロック１１ａのデータレジスタ１１０は、１６進でアドレス００ｈから３Ｅｈに対応し、レジスタブロック１１ｂはアドレス４０ｈから７Ｅｈまでに対応し、レジスタブロック１１ｃは８０ｈからＢＥｈまでに対応している。それぞれのデータレジスタ１１０の最上位ビットは、フラグ設定領域であり、ここには、データレジスタ１１０への制御データの書込みの可否を表わす書込可否フラグｅ＿ｆｌａｇが設定されている。データレジスタ１１０の残りのビットには、動作回路８の操作を制御する制御データが保持される。
【００３４】
フラグレジスタ１２ａ、１２ｂ、１２ｃは、それぞれアドレス３Ｆｈ、７Ｆｈ、ＢＦｈに対応する。フラグレジスタ１２ａ、１２ｂ、１２ｃの最上位ビットには、書込可否フラグＤｂｉｔが設定される。
【００３５】
また、フラグレジスタ１２ａ、１２ｂ、１２ｃの最上位から２番目のビット（ｂｉｔ７）には、それぞれ対応するレジスタブロック１１ａ、１１ｂ、１１ｃについての、有効設定フラグＢｂｉｔが格納される。有効設定フラグＢｂｉｔは、対応するレジスタブロック１１ａ、１１ｂ、１１ｃについて、データレジスタごとの書込可否フラグｅ＿ｆｌａｇと、フラグレジスタ１２ａ、１２ｂ、１２ｃに設定される書込可否フラグＤｂｉｔのいずれを有効とするかを表わすものである。
【００３６】
なお、本実施形態のフラグレジスタ１２ａ、１２ｂ、１２ｃの最上位から２番目のビットが、本発明の有効設定フラグ格納部に相当する。
【００３７】
また、フラグレジスタ１２ａ、１２ｂ、１２ｃの最下位ビットには、フラグ書込機能ビットｕｐ＿ｃｔｌが格納される。例えば、フラグ書込機能ビットが０の場合は、フラグ書込機能が有効となる。この場合には、レジスタブロック１１ａについての書込可否フラグＤｂｉｔが、フラグレジスタ１２ａに書込まれるときに、書込可否フラグＤｂｉｔと同一の書込可否フラグｅ＿ｆｌａｇが、対応するレジスタブロック１１ａを構成する全てのデータレジスタ１１０のフラグ設定領域に書き込まれる。フラグ書込機能ビットが１の場合は、フラグ書込機能が無効となる。
【００３８】
図４は、図２に示す第１レジスタブロック、ブロックフラグレジスタ、書込制御部の電気的構成を示す回路図である。図４には、レジスタブロック１１ａ、１１ｂ、１１ｃのうちの1個のレジスタブロック１１ａの一部と、ブロックフラグレジスタ１２ａの一部を示している。
【００３９】
図４に示すように、レジスタブロック１１ａを構成するデータレジスタ１１０のそれぞれには、データレジスタ１１０のビット幅に応じて８個のラッチ１１１〜１１８が備えられている。例えば、８ビット幅のデータレジスタ１１０には、各ビットＤ０〜Ｄ７の値を保持する８個のラッチ１１１〜１１８が備えられている。フラグレジスタ１２ａにも同様に、８個のラッチが備えられている。
【００４０】
また、書込制御部１３には、ＣＰＵ２により指定されたアドレスに対応するデータレジスタ１１０またはフラグレジスタ１２を選択するアドレスデコーダ１３１が備えられている。アドレスデコーダ１３１は、アドレス信号ａｄｄｒをデコードして、指定されたアドレスに対応するレジスタに選択信号／Ｓｅｌ０〜／ＳｅｌＢＦを供給する。
【００４１】
また、書込制御部１３には、選択信号／Ｓｅｌ０〜／Ｓｅｌ３Ｆのそれぞれとライト信号／Ｗｒｉｔｅとの論理和をとることにより、選択されたデータレジスタ１１０のラッチ１１１〜１１８に対して書込信号／ｅｎ０〜／ｅｎ３Ｆを供給する複数の書込回路１３２が備えられている。書込み信号がアサートされたラッチ１１１〜１１８がデータ信号ｄａｔａの各ビットＤ７〜Ｄ０の値を保持することにより、レジスタ１１０にデータが書き込まれる。
【００４２】
さらに、書込制御部１３には、フラグレジスタ１２ａに書き込まれる書込可否フラグＤｂｉｔの値を、すべてのデータレジスタ１１０の書込可否フラグｅ＿ｆｌａｇとして書き込むフラグ更新回路１３３が備えられている。フラグ更新回路１３３は、書込信号／ｅｎ３Ｆと書込信号／ｅｎ０〜／ｅｎ３Ｅのそれぞれとの論理積をとることにより、フラグレジスタ１２ａの書込信号／ｅｎ３Ｆを、すべてのデータレジスタ１１０の最上位ビットのラッチ１１１の書込信号／ｅｎ０１〜／ｅｎ３Ｅ１として供給する。ただし、書込制御部１３には、書込信号／ｅｎ３Ｆの供給をフラグレジスタ１２ａのフラグ書込機能ビットｕｐ＿ｃｔｌにより制御する制御回路１３４が設けられており、フラグ書込機能ビットｕｐ＿ｃｔｌの値が１の場合、フラグ更新回路１３３は動作しない。
【００４３】
なお、本実施形態の書込制御部１３が、本発明のフラグ書込回路に相当する。また、書込制御部１３とフラグレジスタ１２の組合わせが、データレジスタへの制御データの書込みの可否をレジスタブロック単位で設定する本発明の書込可否設定回路に相当する。
【００４４】
図５は、フラグ書込機能の概略を示す図である。
【００４５】
レジスタブロック１１ａに対応するフラグレジスタ１２ａのフラグ書込機能ビットｕｐ＿ｃｔｌに０が書込まれると、レジスタブロック１１ａのフラグ書込機能が有効となる。この場合、アドレス３Ｆｈに対応しているフラグレジスタ１２ａの書込可否フラグＤｂｉｔに１が書込まれると、図４に示すフラグ更新制御回路１３４が、レジスタブロック１１ａを構成する全てのデータレジスタ１１０の最上位ビットのラッチ１１１をイネーブルにする。この結果、フラグレジスタ１２ａに書込まれる書込可否フラグＤｂｉｔの値が、全てのデータレジスタ１１０の最上位ビットのフラグ設定領域ｅ＿ｆｌａｇに書込まれる。
【００４６】
このようにして、書込制御部１３は、フラグレジスタ１２ａに書込可否フラグＤｂｉｔの値が書き込むとともに、同一の書込可否フラグを、対応するレジスタブロック１１ａを構成する全てのデータレジスタ１１０のフラグ設定領域ｅ＿ｆｌａｇに書き込む。
【００４７】
図６は、本実施形態の制御データ保持回路を内蔵する周辺処理装置に対し、ＣＰＵが書込み可否フラグを書込む処理の例を示すフローチャートであり、図７は、本実施形態の制御データ保持回路を内蔵する周辺処理装置に対し、ＣＰＵが制御データを書込む処理の例を示すフローチャートである。
【００４８】
書込可否フラグを書き込む処理において、ＣＰＵ２は、まず第１ブロックとしてレジスタブロック１１ａの処理から開始する。ＣＰＵ２は有効設定フラグＢｂｉｔを読み出して、書込可否フラグの書込みをレジスタブロック単位で行うか否かを判別する。例えば、複写機に搭載される周辺処理装置３では、ページごとに白黒かカラーかが異なり、ページが複写されるごとにデータレジスタの設定が行われる。例えば、レジスタブロック１１ａを構成するデータレジスタ１１０に、画像の色彩を調整するための制御データが保持される場合、白黒のページでは、これらのレジスタ１１０に設定を行うことは禁止となる。このように、レジスタブロック１１ａで、レジスタブロック単位で書込み禁止を設定できる場合、ＣＰＵ２はフラグレジスタ１２ａのフラグ書込機能ビットｕｐ＿ｃｔｌに０を書き込み、フラグ書込機能を有効にした上で、フラグレジスタ１２ａの書込可否フラグＤｂｉｔに値を書き込む。これにより、読み書き制御部１３により、書込可否フラグＤｂｉｔと同一の書込可否フラグが、対応するレジスタブロック１１ａを構成する全てのデータレジスタ１１０のフラグ設定領域ｅ＿ｆｌａｇに書き込まれる。なお、レジスタブロック単位ではなく、データレジスタごとに書込可否フラグに書込み禁止の値を書き込むことと判別された場合には、データレジスタごとに書込可否フラグの書き込みを行う。レジスタブロック１１ａについての書込可否フラグの書き込みが終了すると、ＣＰＵは、次にレジスタブロック１１ｂ、レジスタブロック１１ｃにも同様に書込可否フラグの書き込みを行う。
【００４９】
一方、図７に示すように、制御データを書き込むデータ書込処理では、ＣＰＵは、レジスタごとに書込可否フラグｅ＿ｆｌａｇを読み出して判別し、判別結果に基づいてレジスタに制御データを書込む。なお、データ書込処理では、書込可否フラグ以外にも、各レジスタのデータを読み出して判別を行い、動作の状況に適した制御データを書き込むため、処理は複雑となるが、図７においては、書込可否フラグの確認と制御データの書き込みの部分だけを示している。
【００５０】
本実施形態の制御データ保持回路１０によれば、複数のデータレジスタ１１０がレジスタブロック１１ａ、１１ｂ、１１ｃの単位でまとめられ、これらのデータレジスタ１１０への書込みの可否が、書込可否フラグＤｂｉｔにレジスタブロック単位で設定される。したがって、書込可否の設定処理では、レジスタブロックの数に応じた書込みの可否の設定を行なうだけで、これらのレジスタブロック１１ａ、１１ｂ、１１ｃを構成する全てのデータレジスタ１１０の書込可否フラグｅ＿ｆｌａｇに書込みの可否が設定される。よって、書込可否の設定処理にかかる時間を短縮できる。
【００５１】
また、書込制御部１３のフラグ更新回路１３３により、フラグレジスタ１２ａに書き込まれた書込可否フラグＤｂｉｔと同一の書込可否フラグｅ＿ｆｌａｇが、各データレジスタ１１０のフラグ設定領域に書き込まれる。したがって、レジスタブロック１１ａ、１１ｂ、１１ｃを構成する全てのデータレジスタ１１０に書込みの可否を設定を行う処理においては、各フラグレジスタ１２ａ、１２ｂ、１２ｃに書込みを行うだけで、全てのデータレジスタに書込可否フラグを書込む必要がない。これは特に、周辺処理装置３がリセットされ、周辺処理装置３に備えられる全てのデータレジスタ１１０に書込みの可否を設定を行う場合に有効である。
【００５２】
図８は、本実施形態の制御データ保持回路を内蔵する周辺処理装置に対し、ＣＰＵが制御データを書込む処理の別の例を示すフローチャートである。
【００５３】
レジスタブロック１１ａの処理で、ＣＰＵは、まず有効設定フラグＢｂｉｔを読み出して、書込可否フラグの書込みをレジスタブロック単位で行うか否かを判別する。レジスタブロック単位で書込可否フラグが設定されていると判別された場合、次に、ＣＰＵはフラグレジスタ１２ａの書込可否フラグＤｂｉｔを読み出して、書込みの可否を判別する。書込み可能であると判別された場合、ＣＰＵは、各データレジスタに制御データを書込む。ここで、書込可否フラグＤｂｉｔにより判別する場合、ＣＰＵはデータレジスタごとに書込可否フラグｅ＿ｆｌａｇを読み出す必要がない。したがって、書込みの可否を設定する処理によってデータレジスタごとに書込可否フラグｅ＿ｆｌａｇを更新する必要がない。
【００５４】
周辺処理装置３においては、リセットが発生した等により、一時的に、全てのデータレジスタ１１０に制御データの書込み許可を設定する場合がある。この場合には、書込みの可否を設定する処理において、レジスタブロック単位の書込可否フラグＤｂｉｔが有効であることを示すように有効設定フラグＢｂｉｔを設定する。さらに、フラグ書込機能を無効とし、データレジスタごとの書込可否フラグｅ＿ｆｌａｇは維持したままで、レジスタブロック単位での書き込みを許可するように書込可否フラグＤｂｉｔを設定する。データ書込処理でデータレジスタ１１０への書込みが終了した後には、データレジスタごとの書込可否フラグｅ＿ｆｌａｇが有効であることを示すように有効設定フラグＢｂｉｔの設定を戻す。これにより、書込可否フラグｅ＿ｆｌａｇの設定を再利用できる。したがって、全てのデータレジスタ１１０に、一時的に書込みを行う場合でも、データレジスタごとの書込可否フラグｅ＿ｆｌａｇの設定を維持し、処理にかかる時間を短縮できる。
【００５５】
［第２実施形態］
図９は、本発明の第２実施形態の制御データ保持回路が備えるデータレジスタの電気的構成を示すブロック図である。
【００５６】
第２実施形態の制御データ保持回路は、第１実施形態の制御データ保持回路１０（図３）に対し、データレジスタ１１０に代えてデータレジスタ５１０を備える点が大きく異なる。また、第２実施形態の制御データ保持回路には、転送レジスタおよび選択レジスタが備えられている点が第１実施形態の制御データ保持回路と異なる。
【００５７】
図９に示すように、データレジスタ５１０は、外部から送信されてきた制御データを保持する第１のデータレジスタ５２０と、周辺処理装置内部で参照される第２のデータレジスタ５３０とのペアで構成されている。第１のデータレジスタ５２０は、さらに２つのデータレジスタ５２０ａ、およびデータレジスタ５２０ｂで構成されている。ここで第２のデータレジスタ５３０が動作回路８に接続され（図２参照）、保持している制御データの値を供給する。したがって、制御データは、第１のデータレジスタ５２０に書き込まれただけでは、周辺処理装置内部で参照されず、周辺処理装置の動作に影響しない。第１のデータレジスタ５２０に書き込まれた制御データが、第２のデータレジスタ５３０に転送されることにより、周辺処理装置の動作を制御するようになっている。データレジスタ５２０ａ、データレジスタ５２０ｂおよび第２のデータレジスタ５３０は、８ビット幅に対応してそれぞれ８個のラッチを備えている。
【００５８】
また、データレジスタ５１０には、データ転送回路５４０が備えられている。データ転送回路５４０は、２つのデータレジスタ５２０ａ、５２０ｂのうちの一方に保持されている制御データを第２のデータレジスタに転送する。データ転送回路５４０による転送は、ＣＰＵによる指示として転送レジスタ６０１に書き込まれた値Ｔに基づいて行われる。また、２つのデータレジスタ５２０ａ、５２０ｂのうちの一方の選択は、ＣＰＵによる指示として選択レジスタ６０２にあらかじめ書き込まれた値Ｓに基づいて行われる。
【００５９】
第１のデータレジスタ５２０のうちの、データレジスタ５２０ｂのアドレスとしては、データレジスタ５２０ａのアドレスに１００ｈを加えたものが対応付けられ、第２のデータレジスタ５３０には、データレジスタ５２０ａのアドレスに１００ｈを加えたものが対応付けられている。例えば、データレジスタ５２０ａは００ｈに対応し、データレジスタ５２０ｂは１００ｈに対応し、第２のデータレジスタ５３０は２００ｈに対応付している。本実施形態の制御データ保持回路では、３個のレジスタの組であるデータレジスタ５１０が、第１実施形態のデータレジスタ１１０と同様に配置されるため、制御データ保持回路全体では、アドレス００ｈから３Ｆｈにデータレジスタ５２０ａが対応し、アドレスアドレス１００ｈから１３Ｆｈにデータレジスタ５２０ｂが対応し、アドレスアドレス２００ｈから２３Ｆｈに第２のデータレジスタ５３０が対応することとなる。また、転送レジスタ６０１は、アドレス３００ｈ、選択レジスタ６０２は３０１ｈに割り当てられている（図１１参照）。
【００６０】
図１０は、図９に示すデータレジスタのうちの１ビット分に相当する電気的構成を示すブロック図である。図１０には、データレジスタの最下位の１ビットについて示されている。
【００６１】
図１０に示すように、データ転送回路５４０には、セレクタ５４１が備えられている。セレクタ５４１は、データレジスタ５２０ａで最下位ビットのラッチ５２１ａ、およびデータレジスタ５２０ａで最下位ビットのラッチ５２１ｂで保持された制御データの値のいずれかを選択レジスタ６０２に保持された値Ｓに基づいて選択し、第２のデータレジスタ５３０の対応するラッチ５３１ａに供給する。また、データ転送回路５４０には、転送制御回路５４２が備えられている。これにより、転送レジスタ６０１に保持された値が０である場合に、ＣＰＵによる書き込みが行われると、ラッチ５３１ａがイネーブルとなり、セレクタ５４１により供給された値が、ラッチ５３１ａに保持される。
【００６２】
なお、本実施形態の制御データ保持回路は、図２に示す制御データ保持回路に対し、転送レジスタ６０１および選択レジスタ６０２を備える点と、データレジスタ５１０の構成と、これらのレジスタにアドレスデコーダ１３１からの選択信号が供給される点が異なる。この他の点は、図２に示す第１実施形態の制御データ保持回路と同様であるため、説明を省略する。
【００６３】
図１１は、図９に示すデータ転送回路により制御データが転送される様子を模式的に示す図である。
【００６４】
ＣＰＵにより、アドレス３００ｈの転送レジスタ６０１に転送を指示するデータＴが書き込まれると、データ転送回路５４０により、データレジスタ５２０ａ、５２０ｂのうちの一方に保持されている制御データが第２のデータレジスタに転送される。２つのデータレジスタ５２０ａ、５２０ｂからの選択は、あらかじめＣＰＵによる指示としてアドレス３０１ｈの選択レジスタ６０２に書き込まれた値Ｓに基づいて行われる。
【００６５】
周辺処理装置が参照するデータレジスタは、動作直前の準備期間等、限られた期間での設定が必要となる場合がある。本実施形態の制御データ保持回路によれば、データ転送回路５４０が、第１のデータレジスタに保持されている制御データを第２のデータレジスタに転送する。このため、ＣＰＵは、第１のデータレジスタにあらかじめ制御データを書き込んでおき、限られた期間で制御データの更新が必要なときに、転送レジスタ６０１に指示を書き込むことによって、あらかじめ書込まれた制御データを第２のデータレジスタに一度で転送させることができる。このようにして、周辺装置に参照される制御データの設定を、限られた期間に短時間で行うことができる。
【００６６】
また、制御データとして、２種類の値が交互に変るような場合、制御データを書き込む処理において、ＣＰＵ２は第１のデータレジスタを構成する２個のレジスタ５２０ａ、５２０ｂに、これら２種類の値をあらかじめ書き込む。そして、選択レジスタ６０２の値を交互に変えながら転送レジスタ６０１に指示を書き込むことにより、データ転送回路５４０に指示をするだけで、２種類の値が交互に第２のデータレジスタに転送される。したがって、第１のデータレジスタ５１０に制御データを書込む処理にかかる時間を短縮できる。
【００６７】
以上、実施形態について説明したが、本発明はこれに限るものではない。例えば、上述の実施形態では、レジスタブロックおよびフラグレジスタの数をそれぞれ３個としたが本発明はこれに限るものではなく、任意の複数の数としてよい。
【００６８】
また、上述の実施形態では、レジスタブロックを構成するデータレジスタの数を６３としたが、本発明はこれに限るものではなく、レジスタブロックを構成するデータレジスタの数は任意であってよい。また、本発明では、少なくとも一つのレジスタブロックが複数のデータレジスタで構成されておればよく、レジスタブロックごとにデータレジスタの数が異なるものであってもよい。
【００６９】
また、上述の実施形態ではデータレジスタのビット幅を８ビットとして、８個単位のラッチにより構成するものとして説明したが、本発明はこれに限るものではなく、データレジスタのビット幅は任意のものでよい。また、データレジスタやフラグレジスタは、ラッチ等の揮発性の記憶素子によるものではなく、フラッシュＲＯＭ等の不揮発性記憶素子により構成してもよい。例えば、データレジスタ有効設定フラグＢｂｉｔを格納する有効設定フラグ格納部を不揮発性記憶素子で構成することにより、周辺処理装置にリセットが発生した場合、書込可否フラグの書込みをレジスタブロック単位で行うか否かを直ちに判別することができる。
【００７０】
また、上述の実施形態では、書込可否フラグＤｂｉｔがフラグレジスタ１２のラッチに設定されているとして説明したが、本発明はこれに限るものではない。例えば、書込可否フラグＤｂｉｔを読み出す処理を採用しない場合には、フラグレジスタの書込可否フラグＤｂｉｔに対応するラッチを省略してもよい。
【００７１】
また、上述の実施形態では、制御データ保持回路１０は、周辺処理装置３に内蔵されているとして説明したが、本発明はこれに限るものではない。例えば、制御データ保持回路は、周辺処理装置以外の装置に内蔵することもできる。さらに、すべてのデータレジスタに書込可否フラグｅ＿ｆｌａｇを書き込むフラグ更新回路を備えない場合には、メモリで構成するものでもよい。ただし、制御データ保持回路が周辺処理装置に内蔵されることにより、ＣＰＵ等外部から送信されてきた制御データをさらに周辺処理装置へ転送する必要がなくなるため、書込みの可否を設定する処理に占有される時間を短縮できる。
【００７２】
また、上述の実施形態のうちの第２実施形態では、外部から送信されてきた制御データを保持する第１のデータレジスタがさらに２個のデータレジスタで構成されるものとして説明したが、本発明はこれに限るものではなく、第１のデータレジスタは１個または任意の複数個で構成するものであってもよい。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１実施形態の制御データ保持回路を有する電子機器の電気的構成を示すブロック図である。
【図２】図１に示す周辺処理装置の電気的構成を示すブロック図である。
【図３】図２に示す周辺処理装置のレジスタマップを示す図である。
【図４】図２に示す第１レジスタブロック、ブロックフラグレジスタ、書込制御部の電気的構成を示す回路図である。
【図５】フラグ書込機能の概略を示す図である。
【図６】本実施形態の制御データ保持回路を内蔵する周辺処理装置に対し、ＣＰＵが書込み可否フラグを書込む処理の例を示すフローチャートである。
【図７】本実施形態の制御データ保持回路を内蔵する周辺処理装置に対し、ＣＰＵが制御データを書込む処理の例を示すフローチャートである。
【図８】本実施形態の制御データ保持回路を内蔵する周辺処理装置に対し、ＣＰＵが制御データを書込む処理の別の例を示すフローチャートである。
【図９】本発明の第２実施形態の制御データ保持回路が備えるデータレジスタの電気的構成を示すブロック図である。
【図１０】図９に示すデータレジスタのうちの１ビット分の電気的構成を示すブロック図である。
【図１１】図９に示すデータ転送回路により制御データが転送される様子を模式的に示す図である。
【符号の説明】
【００７４】
１    電子機器
３    周辺処理装置
８    動作回路
１０    制御データ保持回路
１１ａ、１１ｂ、１１ｃ    レジスタブロック
１２ａ、１２ｂ、１２ｃ    フラグレジスタ
１３    書込制御部
１１０    データレジスタ
５１０    データレジスタ
５２０ａ、５２０ｂ    データレジスタ
５３０    第２のデータレジスタ
５４０    データ転送回路
【図１】
2007086879.tif 000003
【図２】
2007086879.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007086879.tif 000009
【図８】
2007086879.tif 000010
【図９】
2007086879.tif 000011
【図１０】
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【図１１】
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