(57)【要約】【課題】充放電流を切り替えるスイッチを確実に動作させ、高速化に対応できチャージポンプ回路の機能を保持できる位相比較器およびクロックデータリカバリ回路を提供する。【解決手段】入力データと第１のラッチ１１１のラッチデータの論理不一致を検出する第１の検出回路と、第１のラッチのラッチデータと第２のラッチ１１２のラッチデータの論理不一致を検出する第２の検出回路と、第１の検出回路および第２の検出回路の検出結果に応じて、電流を充電または放電を切り替えるための切替スイッチ機能を含むチャージポンプ回路と、を有し、第１の検出回路、第２の検出回路、およびチャージポンプ回路は、第１および第２の検出回路の論理不一致判定部とチャージポンプ回路の充放電流を切り替える切替スイッチとが複合化された検出回路複合型チャージポンプ回路１２０として形成されている。【選択図】図６
2012080337.tif 000002
【特許請求の範囲】
【請求項１】
アイセンタークロックに同期して入力データをラッチする第１のラッチと、
上記アイセンタークロックと逆相のアイエッジクロックに同期して上記第１のラッチのラッチデータをラッチする第２のラッチと、
上記入力データと上記第１のラッチのラッチデータの論理不一致を検出する第１の検出回路と、
上記第１のラッチのラッチデータと上記第２のラッチのラッチデータの論理不一致を検出する第２の検出回路と、
上記第１の検出回路および上記第２の検出回路の検出結果に応じて、電流を充電または放電を切り替えるための切替スイッチ機能を含むチャージポンプ回路と、を有し、
上記第１の検出回路、上記第２の検出回路、および上記チャージポンプ回路は、
上記第１および第２の検出回路の論理不一致判定部と上記チャージポンプ回路の充放電流を切り替える切替スイッチとが複合化された検出回路複合型チャージポンプ回路として形成されている
位相比較器。
【請求項２】
上記論理不一致判定部は、差動入力を含み、
上記第１のラッチおよび上記第２のラッチは、
位相の揃った差動出力を有するフリップフロップ回路により形成されている
請求項１記載の位相比較器。
【請求項３】
上記検出回路複合型チャージポンプ回路は、
出力ノードと、
電源と上記出力ノード間に直列に接続された第１の複合化部および第１の電流源と、
上記出力ノードと基準電位との間に接続された第２の複合化部および第２の電流源と、を含み、
上記第１の複合化部と、
ソース同士が接続された第１導電型第１のトランジスタおよび第１導電型第２のトランジスタ、並びに、ソース同士が接続された第１導電型第３のトランジスタおよび第１導電型第４のトランジスタを含み、当該ソース同士の接続点が電源と上記出力ノード間の接続ラインにそれぞれ接続され、
上記第１導電型第１のトランジスタと上記第１導電型第３のトランジスタのドレイン同士が接続され、
上記第１導電型第２のトランジスタと上記第１導電型第４のトランジスタのドレイン同士が接続され、
上記第１導電型第１のトランジスタのゲートに上記入力データが供給され、上記第１導電型第２のトランジスタのゲートに上記入力データの逆相のデータが供給され、上記第１導電型第３のトランジスタのゲートに上記第１のラッチのラッチデータの逆相のデータが供給され、上記第１導電型第４のトランジスタのゲートに上記第１のラッチのラッチデータが供給され、
上記第２の複合化部は、
ソース同士が接続された第２導電型第１のトランジスタおよび第２導電型第２のトランジスタ、並びに、ソース同士が接続された第２導電型第３のトランジスタおよび第２導電型第４のトランジスタを含み、当該ソース同士の接続点が基準電位と上記出力ノード間の接続ラインにそれぞれ接続され、
上記第２導電型第１のトランジスタと上記第２導電型第３のトランジスタのドレイン同士が接続され、
上記第２導電型第２のトランジスタと上記第２導電型第４のトランジスタのドレイン同士が接続され、
上記第２導電型第１のトランジスタのゲートに上記第２のラッチのラッチデータが供給され、上記第２導電型第２のトランジスタのゲートに上記第２のラッチのラッチデータの逆相のデータが供給され、上記第２導電型第３のトランジスタのゲートに上記第１のラッチのラッチデータの逆相のデータが供給され、上記第２導電型第４のトランジスタのゲートに上記第１のラッチのラッチデータが供給される
請求項１または２記載の位相比較器。
【請求項４】
上記第１のラッチおよび第２のラッチは、フルレートクロックに同期してデータをラッチする
請求項１から３のいずれか一に記載の位相比較器。
【請求項５】
上記第１のラッチおよび第２のラッチは、ハーフレートクロックに同期してデータをラッチする
請求項１から３のいずれか一に記載の位相比較器。
【請求項６】
入力データと抽出クロックの位相差を検出して位相差に応じたアナログ量を出力する位相検出器と、
上記位相検出器の出力を積分平滑化するループフィルタと、
上記ループフィルタの出力信号に応じた周波数で発振し、クロックを上記位相比較器に供給する電圧制御発振器と、を含み、
上記位相比較器は、
アイセンタークロックに同期して入力データをラッチする第１のラッチと、
上記アイセンタークロックと逆相のアイエッジクロックに同期して上記第１のラッチのラッチデータをラッチする第２のラッチと、
上記入力データと上記第１のラッチのラッチデータの論理不一致を検出する第１の検出回路と、
上記第１のラッチのラッチデータと上記第２のラッチのラッチデータの論理不一致を検出する第２の検出回路と、
上記第１の検出回路および上記第２の検出回路の検出結果に応じて、上記ループフィルタに対する電流を充電または放電を切り替えるための切替スイッチ機能を含むチャージポンプ回路と、を有し、
上記第１の検出回路、上記第２の検出回路、および上記チャージポンプ回路は、
上記第１および第２の検出回路の論理不一致判定部と上記チャージポンプ回路の充放電流を切り替える切替スイッチとが複合化された検出回路複合型チャージポンプ回路として形成されている
クロックデータリカバリ回路。
【請求項７】
上記論理不一致判定部は、差動入力を含み、
上記第１のラッチおよび上記第２のラッチは、
位相の揃った差動出力を有するフリップフロップ回路により形成されている
請求項６記載のクロックデータリカバリ回路。
【請求項８】
上記検出回路複合型チャージポンプ回路は、
出力ノードと、
電源と上記出力ノード間に直列に接続された第１の複合化部および第１の電流源と、
上記出力ノードと基準電位との間に接続された第２の複合化部および第２の電流源と、を含み、
上記第１の複合化部と、
ソース同士が接続された第１導電型第１のトランジスタおよび第１導電型第２のトランジスタ、並びに、ソース同士が接続された第１導電型第３のトランジスタおよび第１導電型第４のトランジスタを含み、当該ソース同士の接続点が電源と上記出力ノード間の接続ラインにそれぞれ接続され、
上記第１導電型第１のトランジスタと上記第１導電型第３のトランジスタのドレイン同士が接続され、
上記第１導電型第２のトランジスタと上記第１導電型第４のトランジスタのドレイン同士が接続され、
上記第１導電型第１のトランジスタのゲートに上記入力データが供給され、上記第１導電型第２のトランジスタのゲートに上記入力データの逆相のデータが供給され、上記第１導電型第３のトランジスタのゲートに上記第１のラッチのラッチデータの逆相のデータが供給され、上記第１導電型第４のトランジスタのゲートに上記第１のラッチのラッチデータが供給され、
上記第２の複合化部は、
ソース同士が接続された第２導電型第１のトランジスタおよび第２導電型第２のトランジスタ、並びに、ソース同士が接続された第２導電型第３のトランジスタおよび第２導電型第４のトランジスタを含み、当該ソース同士の接続点が基準電位と上記出力ノード間の接続ラインにそれぞれ接続され、
上記第２導電型第１のトランジスタと上記第２導電型第３のトランジスタのドレイン同士が接続され、
上記第２導電型第２のトランジスタと上記第２導電型第４のトランジスタのドレイン同士が接続され、
上記第２導電型第１のトランジスタのゲートに上記第２のラッチのラッチデータが供給され、上記第２導電型第２のトランジスタのゲートに上記第２のラッチのラッチデータの逆相のデータが供給され、上記第２導電型第３のトランジスタのゲートに上記第１のラッチのラッチデータの逆相のデータが供給され、上記第２導電型第４のトランジスタのゲートに上記第１のラッチのラッチデータが供給される
請求項６または７記載のクロックデータリカバリ回路。
【請求項９】
上記第１のラッチおよび第２のラッチは、フルレートクロックに同期してデータをラッチする
請求項６から８のいずれか一に記載のクロックデータリカバリ回路。
【請求項１０】
上記第１のラッチおよび第２のラッチは、ハーフレートクロックに同期してデータをラッチする
請求項６から８のいずれか一に記載のクロックデータリカバリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホッジ型の位相検出器およびそれを用いたクロックデータリカバリ回路に関するものである。
【背景技術】
【０００２】
図１は、ホッジの位相検出器を用いた不規則ＮＲＺ信号のクロックデータリカバリ（ＣＤＲ）回路のブロック図である（たとえば非特許文献１参照）。
【０００３】
ＣＤＲ（Clock Data Recovery）回路１０は、ホッジの位相検出器（Ｈｏｇｇｅ−ＰＤ）１１、チャージポンプ（ＣＰ）１２，１３、ループフィルタ（ＬＦ）１４、および電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１５を有する。
【０００４】
ホッジ位相検出器１１は、ＮＲＺデータである入力データＩＤＴをアイセンタークロックＥＣＣＫで取り込む第１のＤ型フリップフロップ（ＤＦＦ）１１ａを有する。
位相検出器１１は、第１のＤＦＦ１１ａの出力であるＱ１をアイセンタークロックＥＣＣＫとは逆相のアイエッジクロックＥＥＣＫで取り込む第２のＤＦＦ１１ｂを有する。
位相検出器１１は、データＩＤＴと第１のＤＦＦ１１ａの出力Ｑ１の論理不一致を検出する第１の排他的論理和回路（ＥＸＯＲ）１１ｃ、および第１のＤＦＦ１１の出力Ｑ１と第２のＤＦＦ１１ｂの出力Ｑ２の論理不一致を検出する第２のＥＸＯＲ１１ｄを有する。
位相検出器１１は、ＶＣＯ１５のクロックをアイセンタークロックＥＣＣＫとして第１のＤＦＦ１１ａに供給するバッファ１１ｅ、およびＶＣＯ１５のクロックをアイエッジクロックＥＥＣＫとして第２のＤＦＦ１１ｂに供給するインバータ１１ｆを有する。
【０００５】
第１のＥＸＯＲ１１ｃの出力はアップ信号ＵＰとしてＬＦ１４に電流を充電するチャージポンプ（ＣＰ+）１２を駆動し、第２のＥＸＯＲ１１ｄの出力はダウン信号ＤＯＷＮとしてＬＦ１４から電流を放電するチャージポンプ（ＣＰ−）１３を駆動する。
ＬＦ１４はチャージポンプ出力電流を積分・平滑化してＶＣＯ１５の入力信号を生成する。
ＶＣＯ１５は入力信号に応じた周波数のクロックを発生する。ＶＣＯ１５の発生したクロックはＣＤＲ回路１０の再生クロック（Recovered Clock）ＲＣＣＫとなり、第１のＤＦＦ１１ａの出力がリタイミングデータ（Retimed Data）ＲＴＤＴとなる。
【０００６】
図２は、ホッジの位相検出器の動作のタイミングチャートを示す図である。
【０００７】
第１のＥＸＯＲ１１ｃによるアップ信号ＵＰは、ＮＲＺデータである入力データＩＤＴが時刻ｔ１で遷移してからアイセンタークロックＥＣＣＫが立ち上がり第１のＤＦＦ１１ａがデータを取り込んで出力Ｑ１に出力する時刻ｔ２までの間ハイレベルに設定される。
この時間ｔ２-ｔ１は、アイセンタークロックＥＣＣＫがデータ遷移からどれだけ遅れているか、すなわちデータＩＤＴとＶＣＯ１５の出力クロックの相対位相をあらわすアナログ量である。
第２のＥＸＯＲ１１ｄによるダウン信号ＤＯＷＮは第１のＤＦＦ１１のＱ１が遷移した時刻ｔ２からアイエッジクロックＥＥＣＫの立ち上がりで第２のＤＦＦ１１ｂが出力Ｑ１を取り込んでＱ２が出力される時刻ｔ３までの間ハイレベルに設定される。
このダウン信号ＤＯＷＮのパルス幅ｔ３-ｔ２は常にＶＣＯ１５の出力クロックＣＬＫの周期の半分である。
ＣＤＲループが定常状態に落ち着いたとき、アップ信号ＵＰによるＬＦ１４への充電とダウン信号ＤＯＷＮによるＬＦ１４からの放電は時間平均で釣り合う。
よって、もしチャージポンプ（ＣＰ＋）１２と（ＣＰ−）１３の電流の絶対値が同じであればアップ信号ＵＰのハイ（High）パルス幅とダウン信号ＤＯＷＮのハイパルス幅が等しくなるようにＶＣＯの位相はロックする。
したがって、アップ信号ＵＰのパルス幅はダウン信号ＤＯＷＮのパルス幅と同じくＶＣＯ１５のクロック周期の半分となり、アイセンタークロックＥＣＣＫの立ち上がりはデータＩＤＴの遷移からＶＣＯ周期の半分の所、すなわちＮＲＺデータの中央にロックする。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Ｈｏｇｇｅ，ＣＰ著、「Ａ  Ｓｅｌｆ  Ｃｏｒｒｅｃｔｉｎｇ  Ｃｌｏｃｋ  Ｒｅｃｏｖｅｒｙ  Ｃｉｒｃｕｉ」、Ｊｏｕｒｎａｌ  ｏｆ  Ｌｉｇｈｔｗａｖｅ  Ｔｅｃｈｎｏｌｏｇｙ、ＬＴ第３巻、第６号、１９８５年１２月、ｐ．１３１２−１３１４
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところが、上記したＣＤＲ回路１０において、ＥＸＯＲ１１ｃおよび１１ｄにより生成されるアップ信号ＵＰおよびダウン信号ＤＯＷＮに誤差が生じるおそれがある。
ＥＸＯＲ１１ｃおよび１１ｄで得られた出力は、チャージポンプ回路１２，１３の切替信号となる。したがって、ＥＸＯＲの出力であるアップ信号ＵＰおよびダウン信号ＤＯＷＮに誤差が生じると、高速化するほど誤差の影響は大きくなり、ひいてはチャージポンプ回路が機能しなくなるという不利益がある。
この問題についてはさらに詳述する。
【００１０】
図３は、図１のＥＸＯＲ回路およびチャージポンプ回路の構成例を示す回路図である。
ＥＸＯＲ回路は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１〜ＰＴ４、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１〜ＮＴ４、インバータＩＮＶ１，ＩＮＶ２、および出力ノードＮＤ１を含んで構成されている。
図３においては、２つの入力信号をＡおよびＢで示している。図１のＥＸＯＲ１１ｃの場合、たとえば入力信号Ａが入力データＩＤＴに相当し、入力信号Ｂが第１のＤＦＦ１１ａの出力Ｑ１に相当する。また、ＥＸＯＲ１１ｄの場合、入力信号Ａが第１のＤＦＦ１１ａの出力Ｑ１に相当し、入力信号Ｂが第２のＤＦＦ１１ｂの出力Ｑ２に相当する。
【００１１】
ＥＸＯＲ回路において、ＰＭＯＳトランジスタＰＴ１およびＰＴ２のソースが電源電位ＶＤＤに接続され、ＮＭＯＳトランジスタＮＴ１およびＮＴ２のソースが基準電位ＶＳＳに接続されている。
ＰＭＯＳトランジスタＰＴ１のドレインがＰＭＯＳトランジスタＰＴ３のソースに接続され、ＰＭＯＳトランジスタＰＴ３のドレインが出力ノードＮＤ１に接続されている。ＰＭＯＳトランジスタＰＴ２のドレインがＰＭＯＳトランジスタＰＴ４のソースに接続され、ＰＭＯＳトランジスタＰＴ４のドレインが出力ノードＮＤ１に接続されている。
ＮＭＯＳトランジスタＮＴ１のドレインがＮＭＯＳトランジスタＮＴ３のソースに接続され、ＮＭＯＳトランジスタＮＴ３のドレインが出力ノードＮＤ１に接続されている。ＮＭＯＳトランジスタＮＴ２のドレインがＮＭＯＳトランジスタＮＴ４のソースに接続され、ＮＭＯＳトランジスタＮＴ４のドレインが出力ノードＮＤ１に接続されている。
インバータＩＮＶ１は入力信号Ａの反転信号ＸＡを出力し、インバータＩＮＶ２は入力信号Ｂの反転信号ＸＢを出力する。
そして、ＰＭＯＳトランジスタＰＴ１のゲートに信号Ａが供給され、ＰＭＯＳトランジスタＰＴ２のゲートに信号Ａの反転信号ＸＡが供給される。ＰＭＯＳトランジスタＰＴ３のゲートに信号Ｂの反転信号ＸＢが供給され、ＰＭＯＳトランジスタＰＴ４のゲートに信号Ｂが供給される。
ＮＭＯＳトランジスタＮＴ１のゲートに信号Ｂが供給され、ＮＭＯＳトランジスタＮＴ２のゲートに信号Ｂの反転信号ＸＢが供給される。ＮＭＯＳトランジスタＮＴ３のゲートに信号Ａが供給され、ＮＭＯＳトランジスタＮＴ４のゲートに信号Ａの反転信号ＸＡが供給される。
ＥＸＯＲ回路は、入力信号Ａと入力信号Ｂの論理不一致を検出し、検出結果に応じたアップ信号ＵＰまたはダウン信号ＤＯＷＮとしてチャージポンプ回路に出力する。
【００１２】
チャージポンプ回路１２（１３）は、スイッチとしてのＰＭＯＳトランジスタＰＴ５，ＮＭＯＳトランジスタＮＴ５、電流源Ｉ１，Ｉ２、インバータＩＮＶ３、および出力ノードＮＤ２を含んで構成されている。
ＰＭＯＳトランジスタＰＴ５のソースが電源電位ＶＤＤに接続され、ドレインが電流源Ｉ１に接続され、電流源Ｉ１の出力が出力ノードＮＤ２に接続されている。
ＮＭＯＳトランジスタＮＴ５のソースが基準電位ＶＳＳに接続され、ドレインが電流源Ｉ２に接続され、電流源Ｉ２の出力が出力ノードＮＤ２に接続されている。
そして、ＰＭＯＳトランジスタＰＴ５のゲートにはインバータＩＮＶ３を介したアップ信号ＵＰの反転信号が供給され、ＮＭＯＳトランジスタＮＴ５のゲートにはダウン信号ＤＯＷＮが供給される。
【００１３】
上記した図３のＥＸＯＲ回路は、電圧パルスで出力を取り出すため、図４（Ａ）に示すように、トランジスタのゲートのＣ／ｇｍ(Ｃ：容量)が決める最小パルス幅以下のパルスが出せない。
そのため、信号Ａと信号Ｂの位相差が０近辺と、１Ｔ(１Ｔは１周期)に近づくと、パルス幅はそれぞれ０と１に吸い込まれてしまい、図４（Ｂ）に示すように、直線性が劣化するという問題がある。
しかも、図３のＥＸＯＲ回路は入力信号Ａ，Ｂに対して、図５に示すように、逆相となる反転信号ＸＡ，ＸＢが必要となり、インバータＩＮＶ１，ＩＮＶ２の各１段分の遅延が発生する。そのため、信号ＡとＸＢで作られるパルスと信号ＸＡとＢで作られるパルス幅は不揃いになってしまう。
この誤差は高速化するほど問題となる。
【００１４】
上記ＥＸＯＲ回路で得られた出力は、図３に示すように、チャージポンプ回路のＵＰ/ＤＯＷＮの切替信号となるため、ＵＰ／ＤＯＷＮに誤差を生み、高速化するほど誤差の影響は大きくなる。その影響が大きくなると、スイッチとしてのＰＭＯＳトランジスタＰＴ５，ＮＭＯＳトランジスタＮＴ５をＯＮ／ＯＦＦできなくなり、チャージポンプ回路が機能しなくなってしまう。
【００１５】
本発明は、充放電流を切り替えるスイッチを確実に動作させることができ、高速化に対応でき、チャージポンプ回路の機能を保持することが可能な位相比較器およびクロックデータリカバリ回路を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の第１の観点の位相比較器は、アイセンタークロックに同期して入力データをラッチする第１のラッチと、上記アイセンタークロックと逆相のアイエッジクロックに同期して上記第１のラッチのラッチデータをラッチする第２のラッチと、上記入力データと上記第１のラッチのラッチデータの論理不一致を検出する第１の検出回路と、上記第１のラッチのラッチデータと上記第２のラッチのラッチデータの論理不一致を検出する第２の検出回路と、上記第１の検出回路および上記第２の検出回路の検出結果に応じて、電流を充電または放電を切り替えるための切替スイッチ機能を含むチャージポンプ回路と、を有し、上記第１の検出回路、上記第２の検出回路、および上記チャージポンプ回路は、上記第１および第２の検出回路の論理不一致判定部と上記チャージポンプ回路の充放電流を切り替える切替スイッチとが複合化された検出回路複合型チャージポンプ回路として形成されている。
【００１７】
本発明の第２の観点のクロックデータリカバリ回路は、入力データと抽出クロックの位相差を検出して位相差に応じたアナログ量を出力する位相検出器と、上記位相検出器の出力を積分平滑化するループフィルタと、上記ループフィルタの出力信号に応じた周波数で発振し、クロックを上記位相比較器に供給する電圧制御発振器と、を含み、上記位相比較器は、アイセンタークロックに同期して入力データをラッチする第１のラッチと、上記アイセンタークロックと逆相のアイエッジクロックに同期して上記第１のラッチのラッチデータをラッチする第２のラッチと、上記入力データと上記第１のラッチのラッチデータの論理不一致を検出する第１の検出回路と、上記第１のラッチのラッチデータと上記第２のラッチのラッチデータの論理不一致を検出する第２の検出回路と、上記第１の検出回路および上記第２の検出回路の検出結果に応じて、上記ループフィルタに対する電流を充電または放電を切り替えるための切替スイッチ機能を含むチャージポンプ回路と、を有し、上記第１の検出回路、上記第２の検出回路、および上記チャージポンプ回路は、上記第１および第２の検出回路の論理不一致判定部と上記チャージポンプ回路の充放電流を切り替える切替スイッチとが複合化された検出回路複合型チャージポンプ回路として形成されている。
【発明の効果】
【００１８】
本発明によれば、データ入力の急峻な位相変化に対する受信マージンの減少を抑止でき、しかも誤受信の確率の増大を抑止できる。
【図面の簡単な説明】
【００１９】
【図１】ホッジの位相検出器を用いた不規則ＮＲＺ信号のクロックデータリカバリ（ＣＤＲ）回路のブロック図である。
【図２】ホッジの位相検出器の動作のタイミングチャートを示す図である。
【図３】図１のＥＸＯＲ回路およびチャージポンプ回路の構成例を示す回路図である。
【図４】ＥＸＯＲ回路の課題を説明するための図である。
【図５】課題を説明するための図である。
【図６】本発明の第１の実施形態に係るＣＤＲ回路の構成を示す図である。
【図７】本第１の実施形態に係るＥＸＯＲ複合型チャージポンプ回路の構成例を示す回路図である。
【図８】本第１の実施形態に係る差動ＤＦＦ回路の構成例を示す図である。
【図９】本第１の実施形態に係る差動ＤＦＦ回路の他の構成例を示す図である。
【図１０】本第１の実施形態に係るラッチドコンパレータ回路の構成例を示す図である。
【図１１】本第１の実施形態に係る出力選択回路の構成例を示す図である。
【図１２】本第１の実施形態に係る差動ＤＦＦ回路のタイミングチャートを示す図である。
【図１３】本発明の第２の実施形態に係るＣＤＲ回路の構成を示す図である。
【図１４】本第２の実施形態に係る差動ＤＦＦ回路の構成例を示す図である。
【図１５】ダブルエッジトリガー型ＤＦＦ回路の構成例を示す回路図である。
【図１６】本第２の実施形態において、入力データとＶＣＯクロックおよび出力されるリタイミングデータのタイミングチャートを示す図である。
【図１７】本第２の実施形態に係る差動ＤＦＦ回路の他の構成例を示す図である。
【図１８】図１７の差動ＤＦＦ回路のタイミングチャートを示す図である。
【図１９】本第２の実施形態に係るラッチドコンパレータ回路の構成例を示す図である。
【図２０】本第２の実施形態に係る出力選択回路の構成例を示す図である。
【発明を実施するための形態】
【００２０】
以下に、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（ＣＤＲ回路の第１の構成例）
２．第２の実施形態（ＣＤＲ回路の第２の構成例）
【００２１】
＜１．第１の実施形態＞
図６は、本発明の第１の実施形態に係るＣＤＲ回路の構成を示す図である。
【００２２】
本第１の実施形態に係るＣＤＲ回路１００は、図６に示すように、ホッジの位相検出器１１０、複合化回路としてのＥＸＯＲ複合型チャージポンプ回路１２０、ＬＦ（ループフィルタ）１３０、およびＶＣＯ１４０を有する。
【００２３】
本実施形態のＣＤＲ回路１００は、ホッジ位相検出器１１０のアップ信号ＵＰおよびダウン信号ＤＯＷＮを得るＥＸＯＲ回路がチャージポンプ回路の充放電流(Up/Down)を切り替えるスイッチと複合化されている。
そして、ＣＤＲ回路１００は、ホッジ位相検出器１１０におけるＤＦＦが、そのＥＸＯＲ回路の差動入力を得るために、位相の揃った差動出力を有するＤＦＦ回路により構成される。
【００２４】
基本的に、本実施形態のＣＤＲ回路１００は、不規則のＮＲＺ入力信号である入力データＩＤＴからクロックＣＬＫを抽出し、データをリカバリする機能を有する。
【００２５】
ホッジの位相検出器１１０は、ＮＲＺデータである入力データＩＤＴ（ＡおよびＸＡ）をアイセンタークロックＥＣＣＫで取り込む第１のラッチとしての第１のＤＦＦ１１１を有する。
位相検出器１１０は、第１のＤＦＦ１１１の出力であるＢおよびＸＢをアイセンタークロックＥＣＣＫとは逆相のアイエッジクロックＥＥＣＫで取り込む第２のラッチとしての第２のＤＦＦ１１２を有する。
第１のＤＦＦ１１１および第２のＤＦＦ１１２は、上記したように、位相の揃った差動出力を有するＤＦＦ回路により構成される。
第１のＤＦＦ１１１および第２のＤＦＦ１１２の具体的な構成については後で詳述する。
位相検出器１１０は、ＶＣＯ１４０のクロックをアイセンタークロックＥＣＣＫとして第１のＤＦＦ１１１に供給するバッファ１１３、およびＶＣＯ１４０のクロックをアイエッジクロックＥＥＣＫとして第２のＤＦＦ１１２に供給するインバータ１１４を有する。
【００２６】
一般的にホッジの位相検出器１１０は、図１にも関連付けて説明したように、第１の検出回路としての第１のＥＸＯＲ回路１１５および第２の検出回路としての第２のＥＸＯＲ回路１１６を含んで構成される。
第１のＥＸＯＲ回路１１５は、データＩＤＴ（Ａ，ＸＡ）と第１のＤＦＦ１１１の出力Ｂ，ＸＢの論理不一致を検出する。第２のＥＸＯＲ回路１１６は、第１のＤＦＦ１１１の出力Ｂ，ＸＢと第２のＤＦＦ１１２の出力Ｃ，ＸＣの論理不一致を検出する。
第１のＥＸＯＲ回路１１５の出力はアップ信号ＵＰとしてＬＦ１３０に電流を充電するチャージポンプ（ＣＰ+）１２１を駆動し、第２のＥＸＯＲ１１６の出力はダウン信号ＤＯＷＮとしてＬＦ１３０から電流を放電するチャージポンプ（ＣＰ−）１２２を駆動する。
ＬＦ１３０はチャージポンプ出力電流を積分・平滑化してＶＣＯ１４０の入力信号を生成する。
ＶＣＯ１４０は入力信号に応じた周波数のクロックを発生する。ＶＣＯ１４０の発生したクロックはＣＤＲ回路１００の再生クロック（Recovered Clock）ＲＣＣＫとなり、第１のＤＦＦ１１１の出力がリタイミングデータ（Retimed Data）ＲＴＤＴとなる。
【００２７】
本実施形態のＣＤＲ回路１００においては、上述したように、ホッジ位相検出器１１０のアップ信号ＵＰおよびダウン信号ＤＯＷＮを得るＥＸＯＲ回路がチャージポンプ回路の充放電流(Up/Down)を切り替えるスイッチと複合化されている。すなわち、複合化回路としてのＥＸＯＲ複合型チャージポンプ回路１２０が形成されている。
そして、ＣＤＲ回路１００は、ホッジ位相検出器１１０における第１のＤＦＦ１１１および第２のＤＦＦ１１２が、そのＥＸＯＲ回路１１５，１１６の差動入力を得るために、位相の揃った差動出力を有するＤＦＦ回路により構成される。
以下、複合化回路としてのＥＸＯＲ複合型チャージポンプ回路１２０および位相の揃った差動出力を有するＤＦＦ回路の具体的な構成および機能について説明する。
【００２８】
図７は、本第１の実施形態に係るＥＸＯＲ複合型チャージポンプ回路の構成例を示す回路図である。
【００２９】
ＥＸＯＲ複合型チャージポンプ回路１２０は、ＰＭＯＳトランジスタＰＴ１１〜ＰＴ１４、ＮＭＯＳトランジスタＮＴ１１〜ＮＴ１４、第１の電流源Ｉ１１、第２の電流源Ｉ１２、および出力ノードＮＤ１２１を含んで構成されている。
ＰＭＯＳトランジスタＰＴ１１〜ＰＴ１４がＥＸＯＲ回路１１５の論理不一致判別部として機能し、かつ、チャージポンプ回路１２１の切替スイッチとして機能する。ＰＭＯＳトランジスタＰＴ１１〜ＰＴ１４により第１の複合化部１２３が形成されている。
ＮＭＯＳトランジスタＮＴ１１〜ＮＴ１４がＥＸＯＲ回路１１６の論理不一致判別部として機能し、かつ、チャージポンプ回路１２２の切替スイッチとして機能する。ＮＭＯＳトランジスタＮＴ１１〜ＮＴ１４により第２の複合化部１２４が形成されている。
本実施形態においては、ｐチャネルが第１導電型に相当し、ｎチャネルが第２導電型に相当する。したがって、本実施形態においては、ＰＭＯＳトランジスタが第１導電型電界効果トランジスタ（ＦＥＴ）に相当し、ＮＭＯＳトランジスタが第２導電型ＦＥＴに相当する。
また、ＰＭＯＳトランジスタＰＴ１１が第１導電型第１のトランジスタに相当し、ＰＭＯＳトランジスタＰＴ１２が第１導電型第２のトランジスタに相当する。ＰＭＯＳトランジスタＰＴ１３が第１導電型第３のトランジスタに相当し、ＰＭＯＳトランジスタＰＴ１４が第１導電型第４のトランジスタに相当する。
ＮＭＯＳトランジスタＮＴ１１が第２導電型第１のトランジスタに相当し、ＮＭＯＳトランジスタＮＴ１２が第２導電型第２のトランジスタに相当する。ＮＭＯＳトランジスタＮＴ１３が第２導電型第３のトランジスタに相当し、ＮＭＯＳトランジスタＮＴ１４が第２導電型第４のトランジスタに相当する。
【００３０】
ＥＸＯＲ複合型チャージポンプ回路１２０において、ＰＭＯＳトランジスタＰＴ１１およびＰＴ１２のソースが電源電位ＶＤＤに接続され、ＮＭＯＳトランジスタＮＴ１１およびＮＴ１２のソースが基準電位ＶＳＳに接続されている。
ＰＭＯＳトランジスタＰＴ１１のドレインがＰＭＯＳトランジスタＰＴ１３のソースに接続され、ＰＭＯＳトランジスタＰＴ１３のドレインが電流源Ｉ１１の電源側端子ＴＶ１１に接続されている。ＰＭＯＳトランジスタＰＴ１２のドレインがＰＭＯＳトランジスタＰＴ１４のソースに接続され、ＰＭＯＳトランジスタＰＴ１４のドレインが電流源Ｉ１１の電源側端子ＴＶ１１に接続されている。
ＮＭＯＳトランジスタＮＴ１１のドレインがＮＭＯＳトランジスタＮＴ１３のソースに接続され、ＮＭＯＳトランジスタＮＴ１３のドレインが電流源Ｉ１２の電源側端子ＴＶ１２に接続されている。ＮＭＯＳトランジスタＮＴ１２のドレインがＮＭＯＳトランジスタＮＴ１４のソースに接続され、ＮＭＯＳトランジスタＮＴ１４のドレインが電流源Ｉ１２の電源側端子ＴＶ１２に接続されている。
そして、ＰＭＯＳトランジスタＰＴ１１のゲートに入力信号Ａが供給され、ＰＭＯＳトランジスタＰＴ１２のゲートに入力データＩＤＴである入力信号Ａの反転信号（逆相の信号）ＸＡが供給される。ＰＭＯＳトランジスタＰＴ１３のゲートに第１のＤＦＦ１１１の出力反転信号ＸＢが供給され、ＰＭＯＳトランジスタＰＴ１４のゲートに第１のＤＦＦ１１１の出力信号Ｂが供給される。
ＮＭＯＳトランジスタＮＴ１１のゲートに第２のＤＦＦ１１２の出力信号Ｃが供給され、ＮＭＯＳトランジスタＮＴ１２のゲートに第２のＤＦＦ１１２の出力反転信号ＸＣが供給される。ＮＭＯＳトランジスタＮＴ１３のゲートに第１のＤＦＦ１１１の出力反転信号ＸＢが供給され、ＮＭＯＳトランジスタＮＴ１４のゲートに第１のＤＦＦ１１１の出力信号Ｂが供給される。
そして、第１の電流源Ｉ１１の出力側端子ＴＯ１１が出力ノードＮＤ１２１に接続されている。同様に、第２の電流源Ｉ１２の出力側端子ＴＯ１２が出力ノードＮＤ１２１に接続されている。
【００３１】
ＥＸＯＲ複合型チャージポンプ回路１２０において、たとえば入力信号Ａと第１のＤＦＦ１１１の出力信号Ｂが論理不一致のときは、ＬＦ１３０に電流を充電する。
たとえば入力信号Ａがハイレベル（Ｈ）で第１のＤＦＦ１１１の出力信号Ｂがローレベル（Ｌ）で論理不一致の場合、第１の複合化部１２３が次のように動作する。
第１の複合化部１２３において、信号Ａがハイレベルで、その反転信号ＸＡがローレベルであることから、ＰＭＯＳトランジスタＰＴ１１がオフし、ＰＭＯＳトランジスタＰＴ１２がオンする。信号Ｂがローレベルで、その反転信号ＸＢがハイレベルであることから、ＰＭＯＳトランジスタＰＴ１３がオフし、ＰＭＯＳトランジスタＰＴ１４がオンする。
これにより、第１の電流源Ｉ１１の電源側端子ＴＶ１１が、ＰＭＯＳトランジスタＰＴ１２、ＰＴ１４を介して電源電位ＶＤＤに接続され、第１の電流源Ｉ１１により出力ノードＮＤ１２１からＬＦ１３０に対して電流が流され、充電される。
またこのとき、第１のＤＦＦ１１１の出力信号Ｂと第２のＤＦＦ１１２の出力信号Ｃが論理が一致しているとすると、信号Ｂおよび信号Ｃともローレベルであり、反転信号ＸＢ，ＸＣはハイレベルである。信号Ｃがローレベルで、その反転信号ＸＣがハイレベルであることから、ＮＭＯＳトランジスタＮＴ１１がオフし、ＮＭＯＳトランジスタＮＴ１２がオンする。信号Ｂがローレベルで、その反転信号ＸＢがハイレベルであることから、ＮＭＯＳトランジスタＮＴ１３がオンし、ＮＭＯＳトランジスタＮＴ１４がオフする。
これにより、第２の電流源Ｉ１２の電源側端子ＴＶ１２は、基準電位ＶＳＳには接続されず出力ノードＮＤ１２１を介するＬＦ１３０に対しての放電は行われない。
【００３２】
ＥＸＯＲ複合型チャージポンプ回路１２０において、第１のＤＦＦ１１１の出力信号Ｂと第２のＤＦＦ１１２の出力信号Ｃが論理不一致のときはＬＦ１３０からの電流を放電する。
たとえば第１のＤＦＦ１１１の出力信号Ｂがハイレベル（Ｈ）で第２のＤＦＦ１１２の出力信号Ｃがローレベル（Ｌ）で論理不一致の場合、第２の複合化部１２４が次のように動作する。
第２の複合化部１２４において、信号Ｂがハイレベルで、その反転信号ＸＢがローレベルであることから、ＮＭＯＳトランジスタＮＴ１３がオフし、ＮＭＯＳトランジスタＮＴ１４がオンする。信号Ｃがローレベルで、その反転信号ＸＣがハイレベルであることから、ＮＭＯＳトランジスタＮＴ１１がオフし、ＮＭＯＳトランジスＮＰＴ１２がオンする。
これにより、第２の電流源Ｉ１２の電源側端子ＴＶ１２が、ＮＭＯＳトランジスタＮＴ１２、ＮＴ１４を介して基準電位ＶＳＳに接続され、第２の電流源Ｉ１２により出力ノードＮＤ１２１を介してＬＦ１３０からの電流の放電が行われる。
またこのとき、入力信号Ａと第１のＤＦＦ１１１の出力信号Ｂが論理が一致しているとすると、信号Ａおよび信号Ｂともハイレベルであり、反転信号ＸＡ，ＸＢはローレベルである。信号Ａがハイレベルで、その反転信号ＸＡがローレベルであることから、ＰＭＯＳトランジスタＰＴ１１がオフし、ＰＭＯＳトランジスタＰＴ１２がオンする。信号Ｂがハイレベルで、その反転信号ＸＢがローレベルであることから、ＰＭＯＳトランジスタＰＴ１３がオフし、ＰＭＯＳトランジスタＰＴ１４がオンする。
これにより、第１の電流源Ｉ１１の電源側端子ＴＶ１１は、電源電位ＶＤＤには接続されず出力ノードＮＤ１２１を介するＬＦ１３０に対しての充電は行われない。
【００３３】
このように、ＥＸＯＲ複合型チャージポンプ回路１２０において、たとえば入力信号Ａと第１のＤＦＦ１１１の出力信号Ｂが論理不一致のときは、ＬＦ１３０に電流を充電する。第１のＤＦＦ１１１の出力信号Ｂと第２のＤＦＦ１１２の出力信号Ｃが論理不一致のときはＬＦ１３０からの電流を放電する。
このように、ＥＸＯＲ複合型チャージポンプ回路１２０においては、ＥＸＯＲ回路１１５，１１６の機能を含み第１および第２の複合化部１２３，１２４が、充放電電流(UP/DOWN)切替スイッチを兼用している構成となっている。
そのため、電圧パルスを作って、そのパルスでスイッチをＯＮ／ＯＦＦする従来方式に対し、より良い直線性をもつ電流出力を得ることが可能となり、Ｃ／ｇｍと１Ｔが同等になる超高速用途において優れている。
【００３４】
そして、本実施形態においては、信号Ａ，Ｂ，Ｃの逆相となる反転信号ＸＡ，ＸＢ，ＸＣの位相を従来のように不揃いにしないために、第１および第２のＤＦＦ１１１，１１２を差動回路として、信号Ａ，Ｂ，Ｃと反転信号ＸＡ，ＸＢ，ＸＣの位相を揃えている。
【００３５】
図８は、本第１の実施形態に係る差動ＤＦＦ回路の構成例を示す図である。
【００３６】
この差動ＤＦＦ回路１５０は、正側および負側の入力データ（信号）を符号ＤＰ，ＤＮで示し、クロックはＥＣＣＫ，ＥＥＣＫの代わりにＣＫで示している。
差動ＤＦＦ回路１５０は、データＤＰ用とデータＤＮ用に２つのＤＦＦ回路１５１，１５２を配列に配置して構成されている。
そして、ＤＦＦ回路１５１の出力ＱＰの出力ラインとＤＦＦ１５２の出力Ｑの出力ラインに間にクロスカップルさせたインバータＩＮＶ１５１、ＩＮＶ１５２が接続されている。インバータＩＮＶ１５１の出力端子およびインバータＩＮＶ１５２の入力端子がＤＦＦ回路１５１のデータ出力端Ｑに接続され、インバータＩＮＶ１５１の入力端子およびインバータＩＮＶ１５２の出力端子がＤＦＦ回路１５２のデータ出力端Ｑに接続されている。
【００３７】
このように、図８の差動ＤＦＦ回路１５０は、ＤＦＦ回路をＤＰ用とＤＮ用の２つを並列に配置することで実現でき、さらにクロスカップル型のインバータＩＮＶ１５１、ＩＮＶ１５２を出力段に入れることで、より差動バランスを向上できる。
ＤＦＦ回路には、クロックドインバータ式が用いられる。
【００３８】
図９は、本第１の実施形態に係る差動ＤＦＦ回路の他の構成例を示す図である。
【００３９】
図９の差動ＤＦＦ回路１６０は、ラッチドコンパレータ回路１６１、出力選択回路１６２、およびクロック遅延回路１６３を組み合わせることで構成されている。
【００４０】
ラッチドコンパレータ１６１は、差動入力ＤＰ，ＤＮを入力し、たとえばクロックＣＫＰに同期して、比較およびラッチ処理を行い、処理結果である信号ＳＸとＲＸを出力選択回路１６２に出力する。
【００４１】
出力選択回路１６２は、クロック遅延回路１６３で遅延されたクロックＣＫＰ，ＣＫＮに同期してラッチドコンパレータ回路１６１の出力である信号ＳＸ／ＲＸと、逆相の出力である信号ＱＮ／ＱＰの保持データを選択し出力する。
出力選択回路１６２は、２つの出力選択部１６２Ｐおよび出力選択部１６２Ｎを有する。
出力選択部１６２Ｐは、第１の入力に信号ＳＸが供給され、第２の入力に出力選択部１６２Ｎの出力が供給される。
出力選択部１６２Ｎは、第１の入力に信号ＲＸが供給され、第２の入力に出力選択部１６２Ｐの出力が供給される。
【００４２】
クロック遅延回路１６３は、たとえば少なくともラッチドコンパレータ回路１６１の処理時間分クロックＣＫＰ，ＣＫＮを遅延させて出力選択回路１６２に供給する。
【００４３】
図１０は、本第１の実施形態に係るラッチドコンパレータ回路の構成例を示す図である。
【００４４】
図１０のラッチドコンパレータ回路１６１は、ＰＭＯＳトランジスタＰＴ２１〜ＰＴ２４、ＮＭＯＳトランジスタＮＴ２１〜ＮＴ２６、第１の出力ノードＮＤ２１、および第２の出力ノードＮＤ２２を含んで構成されている。
【００４５】
ＰＭＯＳトランジスタＰＴ２１〜ＰＴ２４のソースが電源電位ＶＤＤに接続され、ＮＭＯＳトランジスタＮＴ２５およびＮＴ２６のソースが基準電位ＶＳＳに接続されている。
ＰＭＯＳトランジスタＰＴ２１のドレインがＮＭＯＳトランジスタＮＴ２１のドレインに接続され、その接続点により第１のノードＮＤ２１が形成されている。ＰＭＯＳトランジスタＰＴ２２のドレインがＮＭＯＳトランジスタＮＴ２２のドレインに接続され、その接続点により第２のノードＮＤ２２が形成されている。ＰＭＯＳトランジスタＰＴ２１およびＮＭＯＳトランジスタＮＴ２１のゲートが第２の出力ノードＮＤ２２に接続され、ＰＭＯＳトランジスタＰＴ２２およびＮＭＯＳトランジスタＮＴ２２のゲートが第１の出力ノードＮＤ２１に接続されている。
このように接続されたＰＭＯＳトランジスタＰＴ２１およびＮＭＯＳトランジスタＮＴ２１により第１のＣＭＯＳインバータＣＩＮＶ２１が形成されている。ＰＭＯＳトランジスタＰＴ２２およびＮＭＯＳトランジスタＮＴ２２により第２のＣＭＯＳインバータＣＩＮＶ２２が形成されている。
そして、第１のＣＭＯＳインバータＣＩＮＶ２１と第２のＣＭＯＳインバータＣＩＮＶ２２の入出力同士を交差結合(クロスカップル)してラッチが形成されている。
【００４６】
ＮＭＯＳトランジスタＮＴ２１のソースがＮＭＯＳトランジスタＮＴ２３のドレインに接続され、ＮＭＯＳトランジスタＮＴ２３のソースがＮＭＯＳトランジスタＮＴ２５のドレインに接続されている。
ＮＭＯＳトランジスタＮＴ２２のソースがＮＭＯＳトランジスタＮＴ２４のドレインに接続され、ＮＭＯＳトランジスタＮＴ２４のソースがＮＭＯＳトランジスタＮＴ２６のドレインに接続されている。
ＰＭＯＳトランジスタＰＴ２３のドレインが第１の出力ノードＮＤ２１に接続された信号ＳＸの出力ラインＬＳＸに接続され、ＰＭＯＳトランジスタＰＴ２４のドレインが第２の出力ノードＮＤ２２に接続された信号ＲＸの出力ラインＬＲＸに接続されている。
ＮＭＯＳトランジスタＮＴ２３，ＮＴ２４、およびＰＭＯＳトランジスタＰＴ２３，ＰＴ２４のゲートにはクロックＣＫが供給される。
ＮＭＯＳトランジスタＮＴ２５のゲートにはデータ(信号)ＤＰが供給され、ＮＭＯＳトランジスタＮＴ２６のゲートにはデータ(信号)ＤＮが供給される。
【００４７】
このラッチドコンパレータ回路１６１において、クロックＣＫがパルス(ハイレベル)の期間、ＮＭＯＳトランジスタＮＴ２３，ＮＴ２４がオンし、ＰＭＯＳトランジスタＰＴ２３，ＰＴ２４がオフする。
クロックＣＫがハイレベルに遷移する前は、ＰＭＯＳトランジスタＰＴ２３，２４はオンしており、信号ＳＸおよびＲＸの出力ラインＬＳＸ，ＬＲＸはハイレベルに保持されて初期化されている。その結果、第１の出力ノードＮＤ２１および第２の出力ノードＮＤ２２はハイレベルになっている。したがって、ラッチにおいては、初期化状態ではＰＭＯＳトランジスタＰＴ２１、ＰＴ２２はオフに保持され、ＮＭＯＳトランジスタＮＴ２２がオン状態に保持されている。
【００４８】
この初期化状態で、たとえばデータＤＰがハイレベルでデータＤＮがローレベルで供給されると、ＮＭＯＳトランジスタＮＴ２５がオンし、ＮＭＯＳトランジスタＮＴ２６がオフする。
ＮＭＯＳトランジスタＮＴ２５がオンになったことに伴い、第１の出力ノードＮＤ２１が放電されて基準電位レベル、すなわちローレベルに遷移する。その結果、第２のＣＭＯＳインバータＣＩＮＶ２２のＰＭＯＳトランジスタＰＴ２２がオンし、ＮＭＯＳトランジスタＮＴ２２がオフする。これにより、第２の出力ノードＮＤ２２がＰＭＯＳトランジスタＰＴ２２を介して電源電位ＶＤＤに接続され、電源電位レベル、すなわちハイレベルに安定に保持される。第２の出力ノードＮＤ２２がハイレベルになったことに伴い、第１のＣＭＯＳインバータＣＩＮＶ２１のＰＭＯＳトランジスタＰＴ２１がオフに保持され、ＮＭＯＳトランジスタＮＴ２１がオン状態に安定に保持される。
その結果、信号ＳＸがローレベルで出力され、信号ＲＸがハイレベルで出力される。
【００４９】
初期化状態で、たとえばデータＤＰがローレベルでデータＤＮがハイレベルで供給されると、ＮＭＯＳトランジスタＮＴ２５がオフし、ＮＭＯＳトランジスタＮＴ２６がオンする。
ＮＭＯＳトランジスタＮＴ２６がオンになったことに伴い、第２の出力ノードＮＤ２２が放電されて基準電位レベル、すなわちローレベルに遷移する。その結果、第１のＣＭＯＳインバータＣＩＮＶ２１のＰＭＯＳトランジスタＰＴ２１がオンし、ＮＭＯＳトランジスタＮＴ２１がオフする。これにより、第１の出力ノードＮＤ２１がＰＭＯＳトランジスタＰＴ２１を介して電源電位ＶＤＤに接続され、電源電位レベル、すなわちハイレベルに安定に保持される。第１の出力ノードＮＤ２１がハイレベルになったことに伴い、第２のＣＭＯＳインバータＣＩＮＶ２２のＰＭＯＳトランジスタＰＴ２２がオフに保持され、ＮＭＯＳトランジスタＮＴ２２がオン状態に安定に保持される。
その結果、信号ＳＸがハイレベルで出力され、信号ＲＸがローレベルで出力される。
【００５０】
図１１は、本第１の実施形態に係る出力選択回路の構成例を示す図である。
図１２は、本第１の実施形態に係る差動ＤＦＦ回路のタイミングチャートを示す図である。
【００５１】
出力選択回路１６２は、信号ＳＸが供給される第１の出力選択部１６２Ｐと信号ＲＸが供給される第２の出力選択部１６２Ｎを有し、第１の出力選択部１６２Ｐと第２の出力選択部１６２Ｎの入出力同士を交差結合して形成されている。
【００５２】
第１の出力選択部１６２Ｐは、ＰＭＯＳトランジスタＰＴ３１〜ＰＴ３４、ＮＭＯＳトランジスタＮＴ３１〜ＮＴ３４、および出力ノードＮＤ３１を含んで構成されている。
第２の出力選択部１６２Ｎは、ＰＭＯＳトランジスタＰＴ４１〜ＰＴ４４、ＮＭＯＳトランジスタＮＴ４１〜ＮＴ４４、および出力ノードＮＤ４１を含んで構成されている。
【００５３】
第１の出力選択部１６２Ｐにおいて、ＰＭＯＳトランジスタＰＴ３１およびＰＴ３２のソースが電源電位ＶＤＤに接続され、ＮＭＯＳトランジスタＮＴ３１およびＮＴ３２のソースが基準電位ＶＳＳに接続されている。
ＰＭＯＳトランジスタＰＴ３１のドレインがＰＭＯＳトランジスタＰＴ３３のソースに接続され、ＰＭＯＳトランジスタＰＴ３３のドレインが出力ノードＮＤ３１に接続されている。ＰＭＯＳトランジスタＰＴ３２のドレインがＰＭＯＳトランジスタＰＴ３４のソースに接続され、ＰＭＯＳトランジスタＰＴ３４のドレインが出力ノードＮＤ３１に接続されている。
ＮＭＯＳトランジスタＮＴ３１のドレインがＮＭＯＳトランジスタＮＴ３３のソースに接続され、ＮＭＯＳトランジスタＮＴ３３のドレインが出力ノードＮＤ３１に接続されている。ＮＭＯＳトランジスタＮＴ３２のドレインがＮＭＯＳトランジスタＮＴ３４のソースに接続され、ＮＭＯＳトランジスタＮＴ３４の出力ノードＮＤ３１に接続されている。
そして、ＰＭＯＳトランジスタＰＴ３１およびＮＭＯＳトランジスタＮＴ３２のゲートにクロックＣＫＮが供給され、ＰＭＯＳトランジスタＰＴ３２およびＮＭＯＳトランジスタＮＴ３１のゲートにクロックＣＫＰが供給される。
そして、ＰＭＯＳトランジスタＰＴ３３およびＮＭＯＳトランジスタＮＴ３３のゲートに信号ＳＸが供給される。
ＰＭＯＳトランジスタＰＴ３４およびＮＭＯＳトランジスタＮＴ３４のゲートは、第２の出力選択部１６２Ｎの出力ノードＮＤ４１が接続され、出力信号ＱＮが供給される。
【００５４】
第２の出力選択部１６２Ｎにおいて、ＰＭＯＳトランジスタＰＴ４１およびＰＴ４２のソースが電源電位ＶＤＤに接続され、ＮＭＯＳトランジスタＮＴ４１およびＮＴ４２のソースが基準電位ＶＳＳに接続されている。
ＰＭＯＳトランジスタＰＴ４１のドレインがＰＭＯＳトランジスタＰＴ４３のソースに接続され、ＰＭＯＳトランジスタＰＴ４３のドレインが出力ノードＮＤ４１に接続されている。ＰＭＯＳトランジスタＰＴ４２のドレインがＰＭＯＳトランジスタＰＴ４４のソースに接続され、ＰＭＯＳトランジスタＰＴ４４のドレインが出力ノードＮＤ４１に接続されている。
ＮＭＯＳトランジスタＮＴ４１のドレインがＮＭＯＳトランジスタＮＴ４３のソースに接続され、ＮＭＯＳトランジスタＮＴ４３のドレインが出力ノードＮＤ４１に接続されている。ＮＭＯＳトランジスタＮＴ４２のドレインがＮＭＯＳトランジスタＮＴ４４のソースに接続され、ＮＭＯＳトランジスタＮＴ４４の出力ノードＮＤ４１に接続されている。
そして、ＰＭＯＳトランジスタＰＴ４１およびＮＭＯＳトランジスタＮＴ４２のゲートにクロックＣＫＰが供給され、ＰＭＯＳトランジスタＰＴ４２およびＮＭＯＳトランジスタＮＴ４１のゲートにクロックＣＫＮが供給される。
そして、ＰＭＯＳトランジスタＰＴ４４およびＮＭＯＳトランジスタＮＴ４４のゲートに信号ＲＸが供給される。
ＰＭＯＳトランジスタＰＴ４３およびＮＭＯＳトランジスタＮＴ４３のゲートは、第１の出力選択部１６２Ｐの出力ノードＮＤ３１が接続され、出力信号ＱＰが供給される。
【００５５】
ここで、クロックＣＫＰがハイレベルで、クロックＣＫＮがローレベルで供給され、信号ＳＸがハイレベルで、信号ＲＸがローレベルで供給される場合、出力選択回路１６２は次のように動作する。
クロックＣＫＰがハイレベルであることから、第１の出力選択部１６２ＰのＰＭＯＳトランジスタＰＴ３２がオフし、ＮＭＯＳトランジスタＮＴ３１がオンする。また、第２の出力選択部１６２ＮのＰＭＯＳトランジスタＰＴ４１がオフし、ＮＭＯＳトランジスタＮＴ４２がオンする。
クロックＣＫＮがローレベルであることから、第１の出力選択部１６２ＰのＰＭＯＳトランジスタＰＴ３１がオンし、ＮＭＯＳトランジスタＮＴ３２がオフする。また、第２の出力選択部１６２ＮのＰＭＯＳトランジスタＰＴ４２がオンし、ＮＭＯＳトランジスタＮＴ４１がオフする。
信号ＳＸがハイレベルで供給されると、第１の出力選択部１６２ＰのＰＭＯＳトランジスタＰＴ３３がオフし、ＮＭＯＳトランジスタＮＴ３３がオンする。これに伴い、第１の出力選択部１６２Ｐの出力ノードＮＤ３１はＮＭＯＳトランジスタＮＴ３１，ＮＴ３３を介して基準電位ＶＳＳに接続され、放電されてローレベルとなる。このとき、出力ノードＮＤ３１の電源電位ＶＤＤとの経路は、ＰＭＯＳトランジスタＰＴ３２、ＰＴ３３がオフしていることから、遮断されている。
出力ノードＮＤ３１がローレベルになると、第２の出力選択部１６２ＮのＰＭＯＳトランジスタＰＴ４３がオンし、ＮＭＯＳトランジスタＮＴ４３がオフする。
信号ＲＸがローレベルで供給されると、第２の出力選択部１６２ＮのＰＭＯＳトランジスタＰＴ４４がオンし、ＮＭＯＳトランジスタＮＴ４４がオフする。これに伴い、第２の出力選択部１６２Ｎの出力ノードＮＤ４１はＰＭＯＳトランジスタＰＴ４２、ＰＴ４４を介して電源電位ＶＤＤに接続され、充電されてハイレベルとなる。このとき、出力ノードＮＤ４１の基準電位ＶＳＳとの経路はＮＭＯＳトランジスタＮＴ４１，ＮＴ４３，ＮＴ４４がオフしていることから遮断されている。
出力レベルがハイレベルになると、第１の出力選択回路１６２ＰのＰＭＯＳトランジスタＰＴ３４がオフし、ＮＭＯＳトランジスタＮＴ３４がオンする。
この場合、信号ＱＰがローレベルで出力され、信号ＱＮがハイレベルで出力される。
【００５６】
ここで、クロックＣＫＰがハイレベルで、クロックＣＫＮがローレベルで供給され、信号ＳＸがローレベルで、信号ＲＸがハイレベルで供給される場合、出力選択回路１６２は次のように動作する。
クロックＣＫＰがハイレベルであることから、第１の出力選択部１６２ＰのＰＭＯＳトランジスタＰＴ３２がオフし、ＮＭＯＳトランジスタＮＴ３１がオンする。また、第２の出力選択部１６２ＮのＰＭＯＳトランジスタＰＴ４１がオフし、ＮＭＯＳトランジスタＮＴ４２がオンする。
クロックＣＫＮがローレベルであることから、第１の出力選択部１６２ＰのＰＭＯＳトランジスタＰＴ３１がオンし、ＮＭＯＳトランジスタＮＴ３２がオフする。また、第２の出力選択部１６２ＮのＰＭＯＳトランジスタＰＴ４２がオンし、ＮＭＯＳトランジスタＮＴ４１がオフする。
信号ＳＸがローレベルで供給されると、第１の出力選択部１６２ＰのＰＭＯＳトランジスタＰＴ３３がオンし、ＮＭＯＳトランジスタＮＴ３３がオフする。これに伴い、第１の出力選択部１６２Ｐの出力ノードＮＤ３１はＰＭＯＳトランジスタＰＴ３１，ＰＴ３３を介して電源電位ＶＤＤに接続され、充電されハイレベルとなる。このとき、出力ノードＮＤ３１の基準電位ＶＳＳとの経路は、ＮＭＯＳトランジスタＮＴ３２、ＮＴ３３がオフしていることから、遮断されている。
出力ノードＮＤ３１がハイレベルになると、第２の出力選択部１６２ＮのＰＭＯＳトランジスタＰＴ４３がオフし、ＮＭＯＳトランジスタＮＴ４３がオンする。
信号ＲＸがハイレベルで供給されると、第２の出力選択部１６２ＮのＰＭＯＳトランジスタＰＴ４４がオフし、ＮＭＯＳトランジスタＮＴ４４がオンする。これに伴い、第２の出力選択部１６２Ｎの出力ノードＮＤ４１はＮＭＯＳトランジスタＮＴ４２、ＮＴ４４を介して基準電位ＶＳＳに接続され、放電されてローレベルとなる。このとき、出力ノードＮＤ４１の電源電位ＶＤＤとの経路はＰＭＯＳトランジスタＰＴ４１，ＰＴ４３，ＰＴ４４がオフしていることから遮断されている。
出力レベルがローレベルになると、第１の出力選択回路１６２ＰのＰＭＯＳトランジスタＰＴ３４がオンし、ＮＭＯＳトランジスタＮＴ３４がオフする。
この場合、信号ＱＰがハイレベルで出力され、信号ＱＮがローレベルで出力される。
【００５７】
クロックＣＫＰがローレベルで、クロックＣＫＮがハイレベルで供給される場合も同様の動作が行われる。
【００５８】
以上の出力選択回路１６２は、ラッチドコンパレータ回路１６１の出力である信号ＳＸおよびＲＸと、逆相の出力であるＱＮおよびＱＰの保持データを選択出力する構成となっている。
信号ＳＸの入力側である第１の出力選択部１６２Ｐは、クロックＣＫＰ＝Ｈ(ＣＫＮ＝Ｌ)時に信号ＳＸの反転をＱＰとして出力し、ＣＫＮ＝Ｈ(ＣＫＰ＝Ｌ)時に信号ＱＮの反転をＱＰとして出力する。
信号ＲＸ入力側である第２の出力選択部１６２Ｎも同様にＣＫＰ＝Ｈ(ＣＫＮ＝Ｌ)時に信号ＲＸの反転をＱＮとして出力し、ＣＫＮ＝Ｈ(ＣＫＰ＝Ｌ)時に信号ＱＰの反転をＱＮとして出力する。
【００５９】
＜２．第２の実施形態＞
図１３は、本発明の第２の実施形態に係るＣＤＲ回路の構成を示す図である。
【００６０】
第１の実施形態においては、ＤＦＦ回路としてフルレートクロックを用いた例を示したが、ハーフレートクロックを用いることでも実現できる。
本第２の実施形態のＣＤＲ回路１００Ａは、以下の点で第１の実施形態と異なる。
本第２の実施形態のＣＤＲ回路１００Ａでは、ＶＣＯ１４０Ａに９０°ずつ位相のずれた４相のクロックＣＫａ，ＣＫｂ，ＣＫｙ，ＣＫｚを発生する多相ＶＣＯを用いている。
この第２の実施形態ではＶＣＯの発振周波数は第１の実施形態の場合の半分で済みＶＣＯ回路の製造が容易である。
また、本第２の実施形態の位相検出器１１０Ａにおいて、第１のＤＤＦ１１１Ａおよび第２のＤＤＦ１１２Ａを、ダブルエッジトリガー型ＤＦＦ回路を用いている。
【００６１】
図１４は、本第２の実施形態に係る差動ＤＦＦ回路の構成例を示す図である。
【００６２】
この差動ＤＦＦ回路１５０Ａは、正側および負側の入力データ（信号）を符号ＤＰ，ＤＮで示し、クロックはＣＫ１，ＣＫ２で示している。
差動ＤＦＦ回路１５０Ａは、データＤＰ用とデータＤＮ用に２つのダブルエッジトリガー型ＤＦＦ回路１５１Ａ，１５２Ａを並列に配置して構成されている。
そして、ＤＦＦ回路１５１Ａの出力ＱＰの出力ラインとＤＦＦ１５２Ａの出力Ｑの出力ラインに間にクロスカップルさせたインバータＩＮＶ１５１Ａ、ＩＮＶ１５２Ａが接続されている。インバータＩＮＶ１５１Ａの出力端子およびインバータＩＮＶ１５２Ａの入力端子がＤＦＦ回路１５１Ａのデータ出力端Ｑに接続されている。インバータＩＮＶ１５１Ａの入力端子およびインバータＩＮＶ１５２の出力端子がＤＦＦ回路１５２のデータ出力端Ｑに接続されている。
【００６３】
このように、図１４の差動ＤＦＦ回路１５０Ａは、ダブルエッジトリガー型ＤＦＦ回路をＤＰ用とＤＮ用の２つを並列に配置することで実現できる。
さらに、差動ＤＦＦ回路１５０Ａは、クロスカップル型のインバータＩＮＶ１５１Ａ、ＩＮＶ１５２Ａを出力段に入れることで、より差動バランスを向上できる。
【００６４】
図１５は、ダブルエッジトリガー型ＤＦＦ回路の構成例を示す回路図である。
【００６５】
図１５のダブルエッジトリガー型ＤＦＦ回路１７０は、４つのクロックドインバータ１７１〜１７４、インバータ１７５〜１７７を有する。
各クロックドインバータ１７１〜１７４は、電源ＶＤＤと基準電位ＶＳＳ間に直列に接続されたＰＭＯＳトランジスタＰＴ５１，ＰＴ５２、およびＮＭＯＳトランジスタＮＴ５１，ＮＴ５２により形成される。
そして、各クロックドインバータ１７１〜１７４のＰＭＯＳトランジスタＰＴ５２とＮＭＯＳトランジスタＮＴ５２のドレイン同士の接続ノードＮＤ５１〜ＮＤ５４が形成されている。
【００６６】
クロックドインバータ１７１のＰＭＯＳトランジスタＰＴ５１のゲートにクロックＣＫ１が供給され、ＮＭＯＳトランジスタＮＴ５１のゲートにクロックＣＫ２が供給される。  そして、クロックドインバータ１７１のＰＭＯＳトランジスタＰＴ５２のゲートおよびＮＭＯＳトランジスタＮＴ５２のゲートがＤ入力に接続されている。
クロックドインバータ１７１のノードＮＤ５１がインバータ１７５を介してクロックドインバータ１７２のＰＭＯＳトランジスタＰＴ５２のゲートおよびＮＭＯＳトランジスタＮＴ５２のゲートに接続されている。
そして、クロックドインバータ１７２のＰＭＯＳトランジスタＰＴ５１のゲートにクロックＣＫ２が供給され、ＮＭＯＳトランジスタＮＴ５１のゲートにクロックＣＫ１が供給される。
クロックドインバータ１７２のノードＮＤ５２がインバータ１７７を介してＱ出力に接続されている。
【００６７】
クロックドインバータ１７３のＰＭＯＳトランジスタＰＴ５１のゲートにクロックＣＫ２が供給され、ＮＭＯＳトランジスタＮＴ５１のゲートにクロックＣＫ１が供給される。  そして、クロックドインバータ１７３のＰＭＯＳトランジスタＰＴ５２のゲートおよびＮＭＯＳトランジスタＮＴ５２のゲートがＤ入力に接続されている。
クロックドインバータ１７３のノードＮＤ５３がインバータ１７６を介してクロックドインバータ１７４のＰＭＯＳトランジスタＰＴ５２のゲートおよびＮＭＯＳトランジスタＮＴ５２のゲートに接続されている。
そして、クロックドインバータ１７４のＰＭＯＳトランジスタＰＴ５１のゲートにクロックＣＫ１が供給され、ＮＭＯＳトランジスタＮＴ５１のゲートにクロックＣＫ２が供給される。
クロックドインバータ１７４のノードＮＤ５４がインバータ１７７を介してＱ出力に接続されている。
【００６８】
ダブルエッジトリガー型ＤＦＦ回路１７０は、相補的入力クロックＣＫ１とＣＫ２の立ち上がり下がり両エッジをトリガーにＤ入力の値を取り込んでＱ出力にその値を出力する機能を有する。
【００６９】
図１６は、本第２の実施形態において、入力データとＶＣＯクロックおよび出力されるリタイミングデータのタイミングチャートを示す図である。
【００７０】
ＣＫａ，ＣＫｚ，ＣＫｂ，ＣＫｙの順に９０°ずつ遅れる４相クロックは、各々の立ち上がりエッジで入力データＩＤＴのアイセンター、アイエッジ、次のデータのアイセンター、次のアイエッジ近傍をサンプリングする。
クロックＣＫａ，ＣＫｂで取り込まれた値はリタイミングデータＲＴＤＴとなり、クロックＣＫｚ，Ｃｋｙで取り込まれた値は前後のアイセンターで取り込まれた値と論理比較されてアップ信号ＵＰおよびダウン信号ＤＯＷＮとなる。
【００７１】
図１７は、本第２の実施形態に係る差動ＤＦＦ回路の他の構成例を示す図である。
図１８は、図１７の差動ＤＦＦ回路のタイミングチャートを示す図である。
【００７２】
図１７の差動ＤＦＦ回路１６０Ａは、ラッチドコンパレータ回路１６１Ａ、出力選択回路１６２Ａ、クロック遅延回路１６３Ａ、およびクロスカップルされたインバータ回路１６４を組み合わせることで構成されている。
【００７３】
ラッチドコンパレータ１６１Ａは、差動入力ＤＰ，ＤＮを入力し、たとえばクロックＣＫＰに同期して、比較およびラッチ処理を行い、信号ＬＴＣ_ＤＰ１、ＬＴＣ_ＤＰ２、ＬＴＣ_ＤＮ１、ＬＴＣ_ＤＮ２を出力選択回路１６２Ａに出力する。
【００７４】
出力選択回路１６２Ａは、クロック遅延回路１６３Ａで遅延されたクロックＣＫＰ，ＣＫＮに同期してラッチドコンパレータ回路１６１Ａの出力である信号ＤＰ／ＤＮと、逆相の出力である信号ＱＮ／ＱＰの保持データを選択し出力する。
出力選択回路１６２Ａは、２つの出力選択部１６２ＰＡおよび出力選択部１６２ＮＡを有する。
出力選択部１６２ＰＡは、第１の入力に信号ＬＴＣ_ＤＰ１が供給され、第２の入力に信号ＬＴＣ_ＤＰ２が供給される。
出力選択部１６２ＮＡは、第１の入力に信号ＬＴＣ_ＤＮ１が供給され、第２の入力に信号ＬＴＣ_ＤＮ２が供給される。
【００７５】
クロック遅延回路１６３Ａは、たとえば少なくともラッチドコンパレータ回路１６１Ａの処理時間分クロックＣＫＰ，ＣＫＮを遅延させて出力選択回路１６２Ａに供給する。
【００７６】
クロスカップル型のインバータ回路１６４は、出力において、より差動バランスを向上させる。
【００７７】
このように、図１７の回路は、ダブルエッジトリガーのハーフレートクロック型となっている。
ラッチドコンパレータ回路１６１Ａは、クロックＣＬＫＰの立ち上がりエッジでデータを取り込む第１のラッチドコンパレータ１６１１と、クロックＣＬＫＮの立ち上がりエッジでデータを取り込む第２のラッチドコンパレータ１６２２により構成される。
そしてクロック遅延回路１６３Ａの出力クロックＣＫＰ_ｄおよびＣＫＮ_ｄを使って、ラッチドコンパレータ回路１６１Ａの出力(LTC_DP1/LTC_DN1と、LTC_DP2/LTC_DN2)が安定したところで出力を順番に取り出し、フルレートに戻す出力選択回路１６２Ａをもつ。
さらに差動出力バランスを向上させるためクロスカップル型インバータ回路１６４をもつ。
【００７８】
図１９は、本第２の実施形態に係るラッチドコンパレータ回路の構成例を示す図である。
【００７９】
図１９のラッチドコンパレータ回路１６１Ａは、図１０のラッチドコンパレータ１６１の出力段に２入力ＮＡＮＤゲートＮＡ２１，ＮＡ２２を有している。
ＮＡＮＤゲートＮＡ２１の第１入力が第１の出力ノードＮＤ２１に接続され、第２入力がＮＡＮＤゲートＮＡ２２の出力に接続されている。
ＮＡＮＤゲートＮＡ２２の第１入力が第２の出力ノードＮＤ２２に接続され、第２入力がＮＡＮＤゲートＮＡ２１の出力に接続されている。
その他の構成は図９と同様であることから、その詳細な説明は省略する。
【００８０】
このラッチドコンパレータ回路１６１Ａは、回路の出力(ＱＰ/ＱＮ)がローレベル（Ｌ）になる際は、一方の出力がハイレベル（Ｈ）になった後となり、ＮＡＮＤゲート１段分多い構成となる。このため、出力ＱＰとＱＮには遅延差が発生する。そのため、前記した遅延クロックを使ってその遅延差を解消する構成になっている。
【００８１】
図２０は、本第２の実施形態に係る出力選択回路の構成例を示す図である。
【００８２】
図２０の出力選択回路１６２Ａは、相補の関係となるクロックＣＫＰ／ＣＫＮを使って、入力Ｄ１／Ｄ２の値を選択出力するように構成されている。
基本的な構成は、図１１の各出力選択部と同様の構成を有する。
【００８３】
図２０の出力選択回路１６２Ａは、ＰＭＯＳトランジスタＰＴ６１〜ＰＴ６４、ＮＭＯＳトランジスタＮＴ６１〜ＮＴ６４、インバータＩＮＶ６１、および出力ノードＮＤ６１を含んで構成されている。
【００８４】
ＰＭＯＳトランジスタＰＴ６１およびＰＴ６２のソースが電源電位ＶＤＤに接続され、ＮＭＯＳトランジスタＮＴ６１およびＮＴ６２のソースが基準電位ＶＳＳに接続されている。
ＰＭＯＳトランジスタＰＴ６１のドレインがＰＭＯＳトランジスタＰＴ６３のソースに接続され、ＰＭＯＳトランジスタＰＴ６３のドレインが出力ノードＮＤ６１に接続されている。ＰＭＯＳトランジスタＰＴ６２のドレインがＰＭＯＳトランジスタＰＴ６４のソースに接続され、ＰＭＯＳトランジスタＰＴ６４のドレインが出力ノードＮＤ６１に接続されている。
ＮＭＯＳトランジスタＮＴ６１のドレインがＮＭＯＳトランジスタＮＴ６３のソースに接続され、ＮＭＯＳトランジスタＮＴ６３のドレインが出力ノードＮＤ６１に接続されている。ＮＭＯＳトランジスタＮＴ６２のドレインがＮＭＯＳトランジスタＮＴ６４のソースに接続され、ＮＭＯＳトランジスタＮＴ６４の出力ノードＮＤ６１に接続されている。
そして、ＰＭＯＳトランジスタＰＴ６１およびＮＭＯＳトランジスタＮＴ６２のゲートにクロックＣＫＮが供給され、ＰＭＯＳトランジスタＰＴ６２およびＮＭＯＳトランジスタＮＴ６１のゲートにクロックＣＫＰが供給される。
そして、ＰＭＯＳトランジスタＰＴ６３およびＮＭＯＳトランジスタＮＴ６３のゲートに信号Ｄ１が供給される。
ＰＭＯＳトランジスタＰＴ６４およびＮＭＯＳトランジスタＮＴ６４のゲートに信号Ｄ２が供給される。
【００８５】
ここで、クロックＣＫＰがハイレベルで、クロックＣＫＮがローレベルで供給され、信号Ｄ１がハイレベルで、信号Ｄ２がローレベルで供給される場合、出力選択回路１６２Ａは次のように動作する。
クロックＣＫＰがハイレベルであることから、ＰＭＯＳトランジスタＰＴ６２がオフし、ＮＭＯＳトランジスタＮＴ６１がオンする。
クロックＣＫＮがローレベルであることから、ＰＭＯＳトランジスタＰＴ６１がオンし、ＮＭＯＳトランジスタＮＴ６２がオフする。
信号Ｄ１がハイレベルで供給されると、ＰＭＯＳトランジスタＰＴ６３がオフし、ＮＭＯＳトランジスタＮＴ６３がオンする。
信号Ｄ２がローレベルで供給されると、ＰＭＯＳトランジスタＰＴ６４がオンし、ＮＭＯＳトランジスタＮＴ６４がオフする。
これに伴い、出力ノードＮＤ６１はＮＭＯＳトランジスタＮＴ６１，ＮＴ６３を介して基準電位ＶＳＳに接続され、放電されてローレベルとなる。このとき、出力ノードＮＤ６１の電源電位ＶＤＤとの経路は、ＰＭＯＳトランジスタＰＴ６２、ＰＴ６３がオフしていることから、遮断されている。
出力ノードＮＤ６１がローレベルになると、インバータＩＮＶ６１からハイレベルの信号が出力される。
【００８６】
ここで、クロックＣＫＰがハイレベルで、クロックＣＫＮがローレベルで供給され、信号Ｄ１がローレベルで、信号Ｄ２がハイレベルで供給される場合、出力選択回路１６２は次のように動作する。
クロックＣＫＰがハイレベルであることから、ＰＭＯＳトランジスタＰＴ６２がオフし、ＮＭＯＳトランジスタＮＴ６１がオンする。
クロックＣＫＮがローレベルであることから、ＰＭＯＳトランジスタＰＴ６１がオンし、ＮＭＯＳトランジスタＮＴ６２がオフする。
信号Ｄ１がローレベルで供給されると、ＰＭＯＳトランジスタＰＴ６３がオンし、ＮＭＯＳトランジスタＮＴ６３がオフする。
信号Ｄ２がハイレベルで供給されると、ＰＭＯＳトランジスタＰＴ６４がオフし、ＮＭＯＳトランジスタＮＴ６４がオンする。
これに伴い、出力ノードＮＤ６１はＰＭＯＳトランジスタＰＴ６１，ＰＴ６３を介して電源電位ＶＤＤに接続され、充電されてハイレベルとなる。このとき、出力ノードＮＤ６１の基準電位ＶＳＳとの経路は、ＮＭＯＳトランジスタＮＴ６２、ＮＴ６３がオフしていることから、遮断されている。
出力ノードＮＤ６１がハイレベルになると、インバータＩＮＶ６１からローレベルの信号が出力される。
クロックＣＫＰがローレベルで、クロックＣＫＮがハイレベルで供給される場合も同様の動作が行われる。
【００８７】
この出力選択回路１６２Ａは、相補の関係となるクロックＣＫＰ／ＣＫＮを使って、入力Ｄ１／Ｄ２の値を選択出力するように構成されている。
【００８８】
以上説明したように、本実施形態によれば、ホッジ位相検出器１１０のアップ信号ＵＰおよびダウン信号ＤＯＷＮを得るＥＸＯＲ回路がチャージポンプ回路の充放電流(Up/Down)を切り替えるスイッチと複合化されている。すなわち、複合化回路としてのＥＸＯＲ複合型チャージポンプ回路１２０が形成されている。
そして、ＣＤＲ回路１００は、ホッジ位相検出器１１０における第１のＤＦＦ１１１および第２のＤＦＦ１１２が、そのＥＸＯＲ回路１１５，１１６の差動入力を得るために、位相の揃った差動出力を有するＤＦＦ回路により構成される。
このように、本実施形態によれば、ＥＸＯＲ複合型チャージポンプ回路１２０、差動入力型ＤＦＦ回路を用いることにより、高速なホッジ位相比較器を生成することが可能となる。さらに、ソースカップル差動回路のように大電力を使わずにＱＰ，ＱＮの遷移が揃ったＤＦＦ回路を得ることが可能となる。
【００８９】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【００９０】
１００，１００Ａ・・・ＣＤＲ回路、１１０，１１０Ａ・・・位相検出器、１２０，１２０Ａ・・・ＥＸＯＲ複合型チャージポンプ回路、１３０・・・ループフィルタ（ＬＦ）、１４０，１４０Ａ・・・電圧制御発振器（ＶＣＯ）。
【図１】
2012080337.tif 000003
【図２】
2012080337.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2012080337.tif 000008
【図７】
2012080337.tif 000009
【図８】
2012080337.tif 000010
【図９】
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【図１０】
2012080337.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2012080337.tif 000016
【図１５】
2012080337.tif 000017
【図１６】
2012080337.tif 000018
【図１７】
2012080337.tif 000019
【図１８】
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【図１９】
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【図２０】
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