(57)【要約】【課題】一つのメモリセルに少なくとも２ビットのマルチビット情報を格納することができるマルチビットフラッシュメモリセルの製造方法を提供する。【解決手段】半導体基板上にチャンネル領域の一部に該当する第１領域を開放するイオン注入マスクを形成する段階と、前記イオン注入マスクにより開放された前記領域に選択的にイオン注入し、前記チャンネル領域のしきい値電圧を部分的にコード化してチャンネル領域を第１しきい値電圧(Ｖｔ)領域とイオン注入された領域である第２しきい値電圧領域に二元化する段階と、チャンネル領域上にトンネル誘電層を形成する段階と、トンネル誘電層上にフローティングゲート及びコントロールゲートを形成する段階とを含む。【選択図】図４
2007165887.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にチャンネル領域の一部に該当する第１領域を開放するイオン注入マスクを形成する段階と、
前記イオン注入マスクにより開放された前記領域に選択的にイオン注入し、前記チャンネル領域のしきい値電圧を部分的にコード化して前記チャンネル領域を第１しきい値電圧領域と前記イオン注入された領域である第２しきい値電圧領域に二元化する段階と、
前記チャンネル領域上にトンネル誘電層を形成する段階と、
前記トンネル誘電層上にフローティングゲート及びコントロールゲートを形成する段階と
を含むことを特徴とするマルチビットフラッシュメモリセルの製造方法。
【請求項２】
前記第１領域は、前記チャンネル領域の半分に該当する領域に設定して前記イオン注入マスクを形成することを特徴とする請求項１に記載のマルチビットフラッシュメモリセルの製造方法。
【請求項３】
半導体基板上にトンネル誘電層を形成する段階と、
前記トンネル誘電層上にフローティングゲート及びコントロールゲートを形成する段階と、
前記フローティングゲートの下の前記半導体基板のチャンネル領域の一部に該当する第１領域を開放するイオン注入マスクを形成する段階と、
前記イオン注入マスクにより開放された前記領域に選択的にイオン注入し、前記チャンネル領域のしきい値電圧を部分的にコード化して前記チャンネル領域を第１しきい値電圧領域と前記イオン注入された領域である第２しきい値電圧領域に二元化する段階と
を含むことを特徴とするマルチビットフラッシュメモリセルの製造方法。
【請求項４】
前記イオン注入マスクは、前記コントロールゲート上に形成されることを特徴とする請求項３に記載のマルチビットフラッシュメモリセルの製造方法。
【請求項５】
マルチビットフラッシュメモリセルであって、前記メモリセルは
半導体基板と、
前記半導体基板上に形成されているトンネル誘電層と、
前記トンネル誘電層上に形成されているフローティングゲート及びコントロールゲートと、
前記フローティングゲートの下の前記トンネル誘電層内に形成されているチャンネル領域とを含み、
前記チャンネル領域は第１領域及び第２領域を含み、前記第１領域は前記チャンネル領域の当初のしきい値電圧である第１しきい値電圧を有し、前記第２領域はイオン注入によって前記第１しきい値電圧と互いに異なる第２しきい値電圧を有することを特徴とするマルチビットフラッシュメモリセル。
【請求項６】
前記第１領域は、前記チャンネル領域の半分に該当する領域に設定してイオン注入マスクを形成することを特徴とする請求項５に記載のマルチビットフラッシュメモリセル。
【請求項７】
マルチビットフラッシュメモリセルであって、前記メモリセルは、
半導体基板と、
前記半導体基板上に形成されているトンネル誘電層と、
前記トンネル誘電層上に形成されているフローティングゲート及びコントロールゲートと、
前記フローティングゲートの下の前記トンネル誘電層内に形成されているチャンネル領域を含み、
前記チャンネル領域は第１領域及び第２領域を含み、前記第１領域は第１しきい値電圧を有し、前記第２領域は前記イオン注入によって前記第１しきい値電圧と互いに異なる第２しきい値電圧を有することを特徴とするマルチビットフラッシュメモリセル。
【請求項８】
前記第１領域は、前記チャンネル領域の半分に該当する領域に設定してイオン注入マスクを形成することを特徴とする請求項７に記載のマルチビットフラッシュメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、より詳細には、一つのメモリセルにマルチビット情報を格納することができるマルチビットフラッシュメモリセルの製造方法に関する。
【背景技術】
【０００２】
通常、典型的なフラッシュメモリセルは、一つのメモリセルに１ビットの情報を格納する方式を取っている。それにもかかわらず、一つのメモリセルの構造内に２ビット以上の情報を格納しようとする試みが盛んに行われている。このようなマルチビットの情報格納が一つのフラッシュメモリセルに実現される場合、限られたセル面積内に情報格納量を２倍以上増加させることができるため、実質的にフラッシュメモリ素子の集積度を２倍以上増加させる効果を実現できる。
【０００３】
図１及び図２は、従来のフラッシュメモリセルの製造方法を説明するために概略的に示す断面図である。図３は、従来のフラッシュメモリセルの１ビット動作を説明するために概略的に示す図である。
【０００４】
図１を参照すれば、従来のフラッシュメモリセルは、まず、半導体基板１０に素子分離膜１５を形成し、半導体基板１０上にトンネル誘電膜２０をシリコン酸化膜などで形成する。
【０００５】
図２を参照すれば、トンネル誘電膜２０上にフローティングゲート３０とコントロールゲート４０を、層の堆積、フォトリソグラフィ、選択的エッチングなどで形成する。このとき、フローティングゲート３０とコントロールゲート４０との間にカップリング誘電層のような層間絶縁層をＯＮＯ層などで導入してもよい。
【０００６】
このようなフローティングゲート３０及びコントロールゲート４０の下側のチャネル領域１１によって、ビットラインに連結されるドレインが共通ソースに接続されている。チャネル領域１１は、フローティングゲート３０及びコントロールゲート４０のスタックのすぐ下の基板の部分を介してソースとドレインを連結している。このように形成されるフラッシュメモリセルは、１ビットの動作を行う。
【０００７】
図２及び図３を参照すれば、コントロールゲート４０の下の半導体基板１０部分であるチャンネル領域１１に形成されるしきい値電圧(Ｖｔ)の変動に応じて、フラッシュメモリセルは１ビットの動作を行う。すなわち、チャンネル領域１１は最初初期Ｖｔを有するように形成される。
【０００８】
そして、データ格納ノードとして利用されるフローティングゲート３０は、プログラムされるときにプログラムＶｔを有し、消去される場合には消去Ｖｔを有する。これにより、プログラム状態(フローティングゲート３０に電子が注入された状態)と消去状態(フローティングゲート３０から電子が除去された状態)のＶｔとが区分され、１ビット毎に０または１のデータが格納される。
【０００９】
このように従来のフラッシュメモリセルは、セル当たり１ビットを格納できる不揮発性メモリセルとしての役割を果たす。ところで、より高集積化したメモリセルへの要求が高まるにつれ、１セル当たりに格納できるデータをより多く確保しようとする努力が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記事情に鑑みてなされたものであって、その目的とするところは、一つのメモリセルに少なくとも２ビットのマルチビット情報を格納することができるマルチビットフラッシュメモリセルの製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記技術的課題を解決するための本発明は、半導体基板上にチャンネル領域の一部に該当する第１領域を開放するイオン注入マスクを形成する段階と、前記イオン注入マスクにより開放された前記領域に選択的にイオン注入し、前記チャンネル領域のしきい値電圧を部分的にコード化して前記チャンネル領域を当初の第１しきい値電圧(Ｖｔ)領域及び前記イオン注入された領域である第２しきい値電圧領域に二元化する段階と、前記チャンネル領域上にトンネル誘電層を形成する段階と、前記トンネル誘電層上にフローティングゲート及びコントロールゲートを形成する段階とを含むマルチビットフラッシュメモリセルの製造方法を提供する。
【００１２】
このとき、前記第１領域は前記チャンネル領域の半分に該当する領域に設定して前記イオン注入マスクを形成できる。
【００１３】
上記技術的課題を解決するための他の本発明は、半導体基板上にトンネル誘電層を形成する段階と、前記トンネル誘電層上にフローティングゲート及びコントロールゲートを形成する段階と、前記フローティングゲートの下の前記半導体基板のチャンネル領域の一部に該当する第１領域を開放するイオン注入マスクを形成する段階と、前記イオン注入マスクにより開放された前記領域に選択的にイオン注入し、前記チャンネル領域のしきい値電圧を部分的にコード化して前記チャンネル領域を当初の第１しきい値電圧(Ｖｔ)領域及び前記イオン注入された領域である第２しきい値電圧領域に二元化する段階とを含むマルチビットフラッシュメモリセルの製造方法を提示する。
【００１４】
前記イオン注入マスクは前記コントロールゲート上に形成される。
【００１５】
上記技術的課題を解決するための他の本発明は、半導体基板と、前記半導体基板上に形成されているトンネル誘電層と、前記トンネル誘電層上に形成されているフローティングゲート及びコントロールゲートと、前記フローティングゲートの下の前記トンネル誘電層内に形成されているチャンネル領域とを含み、前記チャンネル領域は第１領域及び第２領域を含み、前記第１領域は前記チャンネル領域の当初のしきい値電圧である第１しきい値電圧(Ｖｔ)を有し、前記第２領域はイオン注入によって前記第１しきい値電圧(Ｖｔ)と互いに異なる第２しきい値電圧を有することを特徴とするマルチビットフラッシュメモリセルを提供する。
【００１６】
前記第１領域は前記チャンネル領域の半分に該当する領域に設定してイオン注入マスクを形成できる。
【００１７】
上記技術的課題を解決するための他の本発明は、半導体基板と、前記半導体基板上に形成されているトンネル誘電層と、前記トンネル誘電層上に形成されているフローティングゲート及びコントロールゲートと、前記フローティングゲートの下の前記トンネル誘電層内に形成されているチャンネル領域とを含み、前記チャンネル領域は第１領域及び第２領域を含み、前記第１領域は第１しきい値電圧(Ｖｔ)を有し、前記第２領域は前記イオン注入によって前記第１しきい値電圧(Ｖｔ)と互いに異なる第２しきい値電圧を有することを特徴とするマルチビットフラッシュメモリセルを提示する。
【００１８】
前記第１領域は前記チャンネル領域の半分に該当する領域に設定してイオン注入マスクを形成できる。
【００１９】
本発明によれば、イオン注入コード化によりチャンネル領域のしきい値電圧の分布を二元化して、一つのメモリセルに少なくとも２ビットのマルチビット情報を格納できるマルチビットフラッシュメモリセルの製造方法を提示できる。
【発明の効果】
【００２０】
上述した本発明によれば、同じフラッシュメモリのセル面積であるにもかかわらず、一つのセル構造内に２ビット以上の情報が格納可能である。すなわち、チャンネル領域をイオン注入コード化して、マルチビットフラッシュメモリセルを形成できる。これにより、メモリ素子の集積度を２倍以上増大させることができるという効果を奏する。
【００２１】
本発明では第１領域にはイオン注入しないことで本来のチャンネル領域のＶｔを有する第１Ｖｔを有し、第２領域にはイオン注入を行うことで第１Ｖｔと互いに異なる第２Ｖｔを有する半導体素子及びその製造方法を例示しているが、これとは異なり、第１領域と第２領域に互いに異なる濃度のイオン注入を行うことで、それぞれ本来のチャンネル領域のＶｔとは互いに異なる第１Ｖｔと第２Ｖｔを有する第１及び第２領域を含む半導体素子及びその製造方法も可能である。
【発明を実施するための最良の形態】
【００２２】
以下、添付の図面に基づいて本発明による好適な実施形態について詳細に説明する。
本発明の実施形態では、チャンネル領域の半分の部分にのみ選択的にイオン注入してチャンネル領域の初期Ｖｔを二元化した、マルチビットフラッシュメモリセルの製造方法を提示する。
【００２３】
図４乃至図６は、本発明の実施形態によるイオン注入コード化を用いたマルチビットフラッシュメモリセルの製造方法を説明するために概略的に示す断面図である。図７は、本発明の実施形態によるフラッシュメモリセルの２ビット動作を説明するために概略的に示す図である。
【００２４】
図４を参照すれば、本発明によるフラッシュメモリセルは、まず、半導体基板１００に素子分離膜１５０をトレンチ分離（ＳＴＩ）などにより形成し、半導体基板１００上にイオン注入パッドとして利用される、酸化膜を有するバッファ膜２１０を形成する。
【００２５】
その後、少なくともチャンネル領域１１０の半分に該当する部分１１５を選択的に露出するイオン注入マスク２３０を好ましくはフォトレジストパターンの形態で形成する。その後、フォトレジストパターン２３０に露出された半導体基板１００の部分にイオン注入してチャンネル領域１１０の半分の部分１１５に不純物層としてのＶｔコード化層１１６を形成する。
【００２６】
これにより、チャンネル領域１１０のＶｔコード化層１１６とされたイオンが注入された第２部分１１５と、イオンが注入されない第１部分１１１は、互いに異なるＶｔが実現される。すなわち、チャンネル領域１１０の第１部分１１１は第１初期Ｖｔ(Ｖｔ-１)が実現され、第２部分１１５では第２初期Ｖｔ(Ｖｔ-２)が実現されて、チャンネル領域１１０のＶｔは二元化される。すなわち、第１部分１１１は第１しきい値電圧(Ｖｔ-１)領域１１１であり、第２部分１１５は第２しきい値電圧(Ｖｔ-２)領域１１５である。したがって、Ｖｔコード化層１１６のためのイオン注入過程は、チャンネル領域１１０のＶｔを二元化するＶｔコード化過程である。
【００２７】
図５を参照すれば、イオン注入マスク２３０及びバッファ層(２１０)を除去し、半導体基板１００表面上にトンネル誘電層３００をシリコン酸化膜のような誘電層で形成する。
【００２８】
図６を参照すれば、トンネル誘電膜３００上にフローティングゲート４００とコントロールゲート５００を、層の堆積、フォトリソグラフィ、選択的エッチング過程などを行って形成する。このとき、フローティングゲート４００とコントロールゲート５００との間にカップリング誘電層のような層間絶縁層をＯＮＯ層などで導入することもできる。
【００２９】
基板１００の、このようなフローティングゲート４００とコントロールゲート５００のスタックに近隣する部分には、ビットラインに連結されるドレインとセルの間に共通するソースが形成され、それらがチャンネル領域１１０を挟んで、電気的に連結される構造となっている。このとき、一方がソースとして設定されると他方はドレインとして設定される。セル動作に応じて、反対に設定されることもできる。
【００３０】
このように形成されるフラッシュメモリセルは、チャンネル領域１１０のＶｔ２元化によって少なくとも２ビットの動作を行える。すなわち、左側ピンチオフと右側ピンチオフとにセル動作が区分されて、左側と右側のデータ格納機能を同時に実現して、１セル当たり４ビットの動作を可能にする。
【００３１】
イオン注入コード化過程は、コントロールゲート５００を形成した後に行われる。すなわち、図４に示したように、イオン注入マスク２３０がチャンネル領域１１０の半分の領域を開放して、選択的にイオン注入する。
【００３２】
図６及び図７を参照すれば、本発明の実施形態によるフラッシュメモリセルではチャンネル領域１１０のＶｔ２元化によって、すなわち、チャンネル領域１１０の第１しきい値電圧領域１１１では第１初期Ｖｔ(Ｖｔ-１)が実現され、第２しきい値電圧領域１１５では第２初期Ｖｔ(Ｖｔ-２)が実現される。これにより、第１消去Ｖｔ-１及び第１プログラムＶｔ-１が実現され、第２消去Ｖｔ-２及び第２プログラムＶｔ-２が実現される。したがって、コントロールゲート５００に印加される電圧に応じて、４通りの情報格納状態を実現できるので、２ビットの情報格納及び読み取りが可能となる。すなわち、メモリセルは２ビット動作で情報を格納できる。
【００３３】
これにより、フラッシュのメモリ集積度を向上させることができ、同じ容量のメモリ製品に対してチップの大きさを１/２に縮小させることができる。
【００３４】
以上、本発明を具体的な実施形態に基づいて説明したが、本発明は、上記記載に限定されるものではなく、当業者において様々な変形や変更が可能であることは勿論であり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【図面の簡単な説明】
【００３５】
【図１】従来のフラッシュメモリセルの製造方法を説明するために概略的に示す断面図である。
【図２】従来のフラッシュメモリセルの製造方法を説明するために概略的に示す断面図である。
【図３】従来のフラッシュメモリセルの１ビット動作を説明するために概略的に示す図である。
【図４】本発明の実施形態によるイオン注入コード化を用いたマルチビットフラッシュメモリセルの製造方法を説明するために概略的に示す断面図である。
【図５】本発明の実施形態によるイオン注入コード化を用いたマルチビットフラッシュメモリセルの製造方法を説明するために概略的に示す断面図である。
【図６】本発明の実施形態によるイオン注入コード化を用いたマルチビットフラッシュメモリセルの製造方法を説明するために概略的に示す断面図である。めに概略的に示す図である。
【図７】本発明の実施形態によるフラッシュメモリセルの２ビット動作を説明するたための図である。
【符号の説明】
【００３６】
１００  基板、１１１  第１部分、１１５  半分の部分、１１６  コード化層、１５０  素子分離膜、２１０  バッファ膜、２３０  イオン注入幕
【図１】
2007165887.tif 000003
【図２】
2007165887.tif 000004
【図３】
2007165887.tif 000005
【図４】
2007165887.tif 000006
【図５】
2007165887.tif 000007
【図６】
2007165887.tif 000008
【図７】
2007165887.tif 000009