【事件の表示】
　特願２００７−５０７２１９「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成１８年　９月１４日国際公開、ＷＯ２００６／０９５８９０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、２００６年３月７日（優先権主張２００５年３月７日、日本国）を国際出願日とする出願であって、平成２４年４月１２日付けの拒絶理由通知に対して、同年６月１８日に意見書及び手続補正書が提出され、同年１２月２６日付けの最後の拒絶理由通知に対して、平成２５年３月８日に意見書及び手続補正書が提出されたが、同年８月２８日付けで前記平成２５年３月８日に提出された手続補正書でした手続補正が却下されるとともに、同日付けで拒絶査定がなされ、これに対し、同年９月２４日に拒絶査定を不服とする審判請求がなされるとともに手続補正書が提出されたものである。
　
　
第２．補正却下の決定
［補正却下の決定の結論］
　平成２５年９月２４日に提出された手続補正書によりなされた手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１．本件補正の内容
　本件補正は、平成２４年６月１８日に提出された手続補正書で補正された特許請求の範囲及び明細書を補正するものであり、このうち、独立請求項である請求項１についてする補正の内容は以下のとおりである。
　
〈補正事項１〉
　本件補正前の請求項１の「基板上にゲート絶縁膜を介して形成された第１のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセルを備える」との記載を、本件補正後の請求項１にあっては「基板上にゲート絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセルを備え」と補正する。
　
〈補正事項２〉
　本件補正前の請求項１の「前記ゲート絶縁膜には、トラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層が含まれ」、「前記ゲート絶縁膜は、一部分又は全体にシリコン酸化膜を有し」との記載を、本件補正後の請求項１にあっては「前記ゲート絶縁膜は、トラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層を含むとともに、一部分又は全体にシリコン酸化膜を有し」と補正する。
　
〈補正事項３〉
　本件補正前の請求項１の「前記第１のゲート電極が、前記トラップサイト含有層を有するゲート絶縁膜上に、前記トラップサイト含有層の少なくとも大部分を覆うように形成されている」との記載を、本件補正後の請求項１にあっては「前記第１のゲート電極は前記トラップサイト含有層を有するゲート絶縁膜上に前記トラップサイト含有層の少なくとも大部分を覆うように形成され」と補正する。
　
〈補正事項４〉
　本件補正後の請求項１に、「前記第２のゲート電極は前記第１のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されている」という事項を追加する。
　
２．新規事項の追加の有無及び本件補正の目的
（１）補正事項１及び補正事項４について
　ア．補正事項１及び補正事項４の補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下、これらを「当初明細書等」という。また、前記明細書を「当初明細書」という。）の、「図５を参照すると、本発明の第５の実施例によるメモリセル２５においては、第１のゲート電極６は、トラップサイト５を内部に有するシリコン酸化膜３上に形成され、第２のゲート電極８は、トラップサイトが意図的には導入されてはいないゲート絶縁膜７上形成されている。
　この第５の実施例による構造の一変形例として、第１のゲート電極６と第２のゲート電極８との間の基板表面にソース・ドレイン領域となるｎ型拡散層を形成するようにしてもよい。
　図６を参照すると、本発明の第６の実施例によるメモリセル２５においては、第１のゲート電極６は、トラップサイト５を内部に有するシリコン酸化膜３上に形成され、第２のゲート電極８は、トラップサイトが意図的には導入されてはいないゲート絶縁膜７上形成されている。そして、第２のゲート電極８は、その一部が第１のゲート電極６上に載り上げるように形成されている。
　図７を参照すると、本発明の第７の実施例によるメモリセル２６においては、第２のゲート電極８は、トラップサイトが意図的には導入されてはいないゲート絶縁膜７上形成されている。第１のゲート電極８の両サイドに、第１のゲート電極６がトラップサイト５を内部に有するシリコン酸化膜３上に側壁膜形状に形成されている。
　第１のゲート電極６と第２のゲート電極８との間の絶縁膜もトラップサイトを内部に有するシリコン酸化膜であってもよい。また、第１のゲート電極６下の基板表面領域内に低不純物濃度領域が形成されていてもよい。」という記載、図５、図６及び図７に基づくと認められる。
　したがって、補正事項１及び補正事項４の補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであるから、当初明細書等に記載した事項の範囲内においてなされたものである。
　よって、補正事項１及び補正事項４の補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）の規定に適合する。
　
　イ．補正事項１及び補正事項４の補正は、「不揮発性のメモリセル」が、補正後の請求項１にあっては、「第１のゲート電極」に加えて「第２のゲート電極」を「有する」こと、さらに、前記「第２のゲート電極」は「前記第１のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されている」ことを限定するものである。
　そして、前記ア．で示した当初明細書の記載から明らかなとおり、本願明細書には、「第１のゲート電極」に加えて「前記第１のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆う」ように形成されている「第２のゲート電極」を「有する」ことで、特別の課題を解決しようとすることは、記載されていない。したがって、発明の産業上の利用分野及び解決しようとする課題は、補正前の請求項１に係る発明と補正後の請求項１に係る発明とで、同一であると認められる。
　よって、補正事項１及び補正事項４の補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる「特許請求の範囲の減縮」を目的とするものに該当する。
　
（２）補正事項２について
　ア．補正事項２の補正は、「含まれ」という受動的な記載を「含む」という能動的な記載に改めるとともに、これに伴い、冗長な語句を省略したものであるから、実質的な内容の変更を伴わない補正である。
　したがって、補正事項２の補正が、当初明細書等に記載した事項の範囲内においてなされたものであることは、明らかである。
　よって、補正事項２の補正は、特許法第１７条の２第３項の規定に適合する。
　
　イ．上記と同じ理由から、補正事項２の補正は、特許法第１７条の２第４項第４号に掲げる「明りようでない記載の釈明」を目的とするものに該当する。
　よって、補正事項２の補正は、特許法第１７条の２第４項の規定に適合する。
　
（３）補正事項３について
　ア．補正事項３の補正は、「前記第１のゲート電極が」という記載を「前記第１のゲート電極は」という記載に改めるとともに、これに伴い、２箇所の「、」を削除しただけのものであるから、実質的な内容の変更を伴わない補正である。
　したがって、補正事項３の補正が、当初明細書等に記載した事項の範囲内においてなされたものであることは、明らかである。
　よって、補正事項３の補正は、特許法第１７条の２第３項の規定に適合する。
　
　イ．上記と同じ理由から、補正事項３の補正は、特許法第１７条の２第４項第４号に掲げる「明りようでない記載の釈明」を目的とするものに該当する。
　よって、補正事項３の補正は、特許法第１７条の２第４項の規定に適合する。
　
３．独立特許要件
　以上のとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる「特許請求の範囲の減縮」を目的とする補正を含んでいる。
　そこで、次に、本件補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものかどうかを、その請求項１に係る発明について検討する。
　
（１）補正発明
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は、平成２５年９月２４日に提出された手続補正書により補正された特許請求の範囲の請求項１に記載される次のとおりのものである。
　
「基板上にゲート絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセルを備え、
　前記ゲート絶縁膜は、トラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層を含むとともに、一部分又は全体にシリコン酸化膜を有し、
　前記トラップサイト含有層は前記シリコン酸化膜内部、外部、または境界領域に形成され、前記添加された不純物が金属単体及び金属化合物の内の少なくとも一種であり、
　前記第１のゲート電極は前記トラップサイト含有層を有するゲート絶縁膜上に前記トラップサイト含有層の少なくとも大部分を覆うように形成され、
　前記第２のゲート電極は前記第１のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されていることを特徴とする半導体装置。」
　
（２）原査定の拒絶の理由
　ア．これに対して、原査定の根拠となった平成２４年１２月２６日付けの最後の拒絶理由通知の概要は、以下のとおりである。
　
「Ａ．この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　記　　　（引用文献等については引用文献等一覧参照）
・請求項１〜３４
・引用文献等　１、２、３、４、５、６、７
・備考
　……（中略）……
　したがって、引用文献１、２に記載の金属を含む不純物が添加されたトラップサイト含有層、引用文献３〜７に記載のトラップサイト含有層に適用しようとすることは、当業者にとって格別なこととは云えない。
　　　　　　　　　　　引　用　文　献　等　一　覧
１.D.R.Young et al.，Electrontrapping characteristics of W in SiO2，J.Appl.Phys.，米国，American Institute of Physics，１９７７年　８月　１日，Vol.48, Issue 8，pp.3425-3427
２.特開昭５５−１４２４８８号公報
３.国際公開第２００４／０９５５２６号
４.特開２００４−１０４１２４号公報
５.特開２００３−６８８９１号公報
６.特開２００４−４００６４号公報
７.特開２００４−４７９３６号公報」
　
　イ．そこで、補正発明が特許出願の際独立して特許を受けることができるものかどうかを、本件補正によって、上記の拒絶の理由が解消したか解消していないかを検討することで、検討する。
　
（３）引用例の記載と引用発明
（３−１）引用例１
　ア．原査定の根拠となった最後の拒絶理由通知において「引用文献６」として引用され、本願の優先権主張の日前に日本国内で頒布された刊行物である、特開２００４−４００６４号公報（以下「引用例１」という。）には、「不揮発性メモリとその製造方法」（発明の名称）に関して、図１（ａ）〜図９とともに、次の記載がある（下線は、参考のため、当審において付したものである。以下同様である。）。
　
　　ａ．「【０００５】
１６年後に、ＭＯＮＯＳメモリのキャリア捕獲準位へチャネルホット電子注入により電子を蓄積し、その電子電荷をホットホールで中和した具体例がＣ．Ｈｕ等により開示されている（文献３：Ｔ．Ｙ．Ｃｈａｎ、Ｋ．Ｋ．Ｙｏｕｎｇ、Ｃｈｅｎｍｉｎｇ　Ｈｕ　著、“Ａ　Ｔｒｕｅ　Ｓｉｎｇｌｅ−Ｔｒａｎｓｉｓｔｏｒ　Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ　ＥＥＰＲＯＭ　Ｄｅｖｉｃｅ（真の単一トランジスタ酸化膜−窒化膜−酸化膜ＥＥＰＲＯＭ装置）”、ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ、Ｖｏｌ．ＥＤＬ−８、Ｎｏ．３、１９８７、ｐ．９３−９５を参照）。このＣ．Ｈｕによる試行は、電子電荷保持時間を改善する為にＭＯＮＯＳの半導体側酸化膜（底部酸化膜）を厚くした結果、トンネルではキャリア捕獲準位への電子注入およびキャリア捕獲準位からの電子放出が非常に遅くなった為に林等が浮遊ゲートで試行した方法をＭＯＮＯＳに適用したものである。
　……（中略）……
【０００７】
【発明が解決しようとする課題】
前記Ｃ．Ｈｕ等によって試行されたホットホールによるＭＯＮＯＳの蓄積電子の中和は次のような問題点があった。すなわち、
１．ホットホールが注入されるキャリア捕獲準位の位置とチャネルホット電子が注入されているキャリア捕獲準位の位置が必ずしも一致しないので、蓄積された電子と同量のホールを注入しても電子電荷はミクロな位置関係では中和されず、電子とホールがダイポールとしてお互いに残ってしまう。これは続く電子、ホールの注入の再現性を悪くする。
２．ホットホール注入のためのゲート及びドレイン等のバイアス電位を最適に選ばないと、注入されるホールの量が蓄積電子の量に対して容易に過不足を生ずる。
３．既に捕獲準位に蓄積されている電子の量によって上記最適バイアス電位が異なる。
４．注入されたホットホールは注入バイアス電位によっては不安定（注入後、分、時間レベルでゲート閾値電圧が経時変化する）となる。」
　
　　ｂ．「【００１２】
【課題を解決する為の手段】
以下本発明の適用される不揮発性メモリは、少なくとも、
第１の導電形の第１の半導体領域と、
該
第１の半導体領域上に順次形成された底部絶縁膜と中間膜と頂部絶縁膜とからなる第１のゲート絶縁膜と
該ゲート絶縁膜上に設けられた第１の導電ゲートと、
から構成され、更に
該中間膜内、該中間膜と該底部絶縁膜界面、該中間膜と該頂部絶縁膜界面のうちの少なくとも一箇所に、離散化したキャリア捕獲サイトを設けた
【００１３】
前記
離散化した捕獲サイトは
互いに絶縁された微小粒子で物質として構成することも出来る。前記電子的な捕獲準位は前記中間膜を含む３層構造を積層する成膜過程で形成される。前記微小粒子は中間膜よりは導電性が高い物質で構成される
【００１４】
前記ＭＯＮＯＳ構造は文字通りに解釈すれば、第１の導電ゲートが金属電極、底部絶縁膜が酸化膜、中間膜が窒化膜、頂部絶縁膜が酸化膜に該当するが、一般には浮遊ゲートに対する記憶手段の分類の為の代名詞に使われている場合が多い。本発明でもＭＯＮＯＳの“Ｍ”は金属には限らず、不純物を添加した導電性の多結晶シリコン、窒化チタンＴｉＮ、タングステンＷ等の金属以外の導電膜で構成したものも含む。“ＯＮＯ”は３層ゲート絶縁膜の代名詞として使用する。
【００１５】
本発明では、
捕獲電子または捕獲正孔の放出の容易な電子構造を底部絶縁膜に作り込む
　
　　ｃ．「【００１８】
図１ではバンド構造を判り易くする為に、半導体表面がフラットバンドとなる様、導電ゲートへわずかな電位を与えている。図１（ａ）は底部絶縁膜の電子親和力χｂが半導体側χｂｓも中間膜側χｂｍも大きい場合、図１（ｂ）は底部絶縁膜の電子親和力χｂが半導体側χｂｓも中間膜側χｂｍも小さい場合、図１（ｃ）は底部絶縁膜の電子親和力χｂが半導体側χｂｓは（ａ）と同様に大きく、中間膜側χｂｍは（ｂ）と同様に小さい場合を示す。本発明では図１（ｃ）の電子構造をとる。図１（ｃ）では底部絶縁膜の伝導帯が中間膜側と半導体側との間で直線で変化しているが、曲線でも本発明の効果は実現される。
【００１９】
図２は導電ゲートにキャリア捕獲準位から電子を放出する極性の電位を与えた時（消去バイアス状態）のエネルギーバンドダイアグラムを示す。図２（ａ）、図２（ｂ）、図２（ｃ）の底部絶縁膜の電子親和力χｂｓ、χｂｍの大小関係はそれぞれ図１（ａ）、図１（ｂ）、図１（ｃ）と同じである。
【００２０】
図３は導電ゲートに読み出し電位を与えた時（読み出しバイアス状態）のエネルギーバンドダイアグラムを示す。読み出し時には半導体表面にチャネルが誘起される極性の電位を与える。図３（ａ）、図３（ｂ）、図３（ｃ）の底部絶縁膜の電子親和力χｂｓ、χｂｍの大小関係は図１（ａ）、図１（ｂ）、図１（ｃ）と同じである。
【００２１】
図２を参照すると、キャリア捕獲準位から放出される電子が底部酸化膜をＦＮトンネルまたは直接トンネルにより半導体へ輸送され易い電子構造は放出される電子に対する中間膜側からみたエネルギーバリアＥＢｍｅｒの低い図２（ｂ）、図２（ｃ）である。
【００２２】
一方、図３を参照すると、読み出し時に半導体から電子が注入されて、キャリア捕獲準位
に蓄積されてしまう虞の大きい（読み出しディスターブの大きい）電子構造は、半導体側からみた電子に対するエネルギーバリアＥＢ１ｒの小さい図３（ｂ）である。したがって、読み出しディスターブの少ない、電子放出の相対的に容易な電子構造は図１（ｃ）の構造である。
【００２３】
さらに図１を参照すると、図１は導電ゲートへ電位が半導体に対してほぼゼロ電位即ち記憶保持の状態を示し、キャリア捕獲準位に捕獲された電子が半導体へトンネル輸送される確率に対する障壁ＥＢｍｒｔが高いのは図１（ａ）と図１（ｃ）である。
【００２４】
したがって、底部絶縁膜の電子親和力が半導体側は（ａ）と同様に大きく、中間膜側は（ｂ）と同様に小さい本発明の電子構造（ｃ）がキャリア捕獲準位からの電子放出が比較的速いまたは低ゲート電圧で可能で、読み出しディスターブが比較的少なく、記憶保持も比較的良い。」
　
　　ｄ．「【００２６】
【発明の実施の形態】
前記電子構造を実施する材料構造例として、ＭＯＮＯＳ構造を例に取ると、
前記底部絶縁膜がシリコン酸化膜、前記中間膜がシリコン窒化膜、前記頂部絶縁膜がシリコン酸化膜で構成され
該底部シリコン酸化膜は窒化され、その中間膜側における窒化率を前記第１の半導体領域側より大きくすることで前記電子構造を具現化することが出来る
　
　　ｅ．「【００３９】
【実施例】
本発明を実施した簡単なメモリ構造を図５に示す。
第１の半導体領域１００は基板１０の表面部分に設けられている。基板はＳＯＩ（ｓｉｌｉｃｏｎ　ｏｎ　ｉｎｓｕｌａｔｏｒ）基板の様に絶縁性の支持基板でもよいし、半導体基板でもよい
【００４０】
第１の半導体領域１００上に底部絶縁膜２１１、中間膜２１２、頂部絶縁膜２１３が順次積層され、
第１のゲート絶縁膜２１０を形成する。更にその上に第１の導電ゲート３１０が設けられる
底部絶縁膜２１１は中間膜側の電子親和力が第１の半導体側に較べて大きい
【００４１】
必要に応じて、図６のように第２の半導体領域１２０が第１導電ゲートの一方の側に第１の半導体に接して設けられる。これを第２の実施例とする。更に必要に応じて図７のように第３の半導体領域１３０が第１導電ゲートの他方の側に第１の半導体に接して設けられる。これを第３の実施例とする。
これら第２、３の半導体領域１２０、１３０の位置は第１の半導体表面上でも表面内でもよい。第２および第３の半導体領域は不純物原子のイオン注入、不純物を添加したエピタキシアル成長などで形成される。
【００４２】
第２および第３の半導体領域は
基板が絶縁性のＳＯＩ基板のような場合は
く押さえることが可能であるので、
ｐチャネルまたはｎチャネル用のドレイン・ソースなど、用いる
　……（中略）……
【００４９】
このようなバイアス条件を整える事で、チャネルのキャリアをエネルギーバリアＥＢ１ｒを越えて、キャリアトラップ準位などのキャリア捕獲サイトへ注入する事が出来る。これがチャネルホットキャリア注入（ＣＨＥ）注入である。他の原理で発生したホットキャリアも含めて、ホットキャリアの場合は、底部絶縁膜中をキャリアがトンネル輸送される必要が無いので、低部絶縁膜は厚く設計しても書き込み速度の低下は少ない。
これを第５の実施例とする。第５の実施例は図７および後述の図８、図９、図１０の断面構造で実施可能である。」
　
　　ｆ．「【００５１】
図８は本発明の第６の実施例の断面構造例で、
前記第１の半導体領域１００上に第１のゲート絶縁膜２１０と隣接して設けられた第３のゲート絶縁膜２３０と、前記第１の導電ゲート３１０と電気的に絶縁されかつ並置された状態で該第３のゲート絶縁膜上に設けられた第３の導電ゲート３３０と、更に要すれば前記第１の導電ゲートから絶縁されてかつ一部重畳した位置関係で第１の半導体領域へ接触した第２の半導体領域１２０と、前記第３の導電ゲートから絶縁されてかつ一部重畳した位置関係で第１の半導体領域へ接触した第３の半導体領域１３０と、をさらに設け、該第２の半導体領域と第３の半導体領域は前記第１導電ゲートと前記第３導電ゲートとを間に挟んで離間している
　
　　ｇ．「【０１０４】
本発明によれば、読み出しディスターブを大幅に悪化させず、捕獲準位からキャリアの排出を速くすることが出来るので、ＮＡＮＤストリングのように当該ストリング内のセルを読み出すときに読み出さないセルまで導電ゲートに読み出しバイアスを印加するアレイまたはストリング構成の場合は、厚膜化した底部絶縁膜に本発明の電子構造を適用したセルを用いる事によって、読み出しディスターブをおさえてかつ消去速度を落とさないアレイまたはストリングの実現が可能である。
本発明の電子構造を有する底部絶縁膜を用いることにより、消去時間、電圧が同じでも、
底部絶縁膜厚を増加することができるので、記憶保持特性は改善することができる。」
　
　　ｈ．図１（ａ）〜図１（ｃ）には、
・電子親和力は、真空準位（Vacuum level）と伝導帯との間のエネルギー差であること、
・図１（ａ）及び図１（ｂ）の電子構造においては、底部絶縁膜の半導体側の電子親和力「χｂｓ」は底部絶縁膜の中間膜側の電子親和力「χｂｍ」と等しいものの、電子親和力「χｂｓ」及び「χｂｍ」の大きさは、図１（ｂ）のほうが図１（ａ）より大きいこと、
・図１（ｃ）の電子構造においては、底部絶縁膜の中間膜側の電子親和力「χｂｍ」は、底部絶縁膜の半導体側の電子親和力「χｂｓ」より大きいこと、
・底部絶縁膜の半導体側の伝導帯ＣＢｂｓと、中間膜中ないし中間膜と頂部絶縁膜界面に形成されたキャリア捕獲準位ＴＬｍないしＴＬｔとの間のエネルギー差である障壁ＥＢｍｒｔは、図１（ｂ）が最も小さく、図１（ａ）と図１（ｃ）はそれより大きい、同程度の大きさであること、
が図示されている。
　
　　ｉ．図２（ａ）〜図２（ｃ）には、
・底部絶縁膜の中間膜側の伝導帯ＣＢｂｍと中間膜と頂部絶縁膜界面に形成されたキャリア捕獲準位ＴＬｔとの間のエネルギー差であるエネルギーバリアＥＢｍｅｒは、図２（ａ）が最も大きく、図２（ｂ）と図２（ｃ）はそれより小さい、同程度の大きさであること、
が図示されている。
　
　　ｊ．図３（ａ）〜図３（ｃ）には、
・底部絶縁膜の半導体側の伝導帯ＣＢｂｓと、半導体と底部絶縁膜との界面における半導体の伝導帯ＣＢｓとの間のエネルギー差であるエネルギーバリアＥＢｌｒは、図３（ｂ）が最も小さく、図３（ａ）と図３（ｃ）はそれより大きい、同程度の大きさであること、
が図示されている。
　
　　ｋ．図８には、
・第１のゲート絶縁膜２１０と第３のゲート絶縁膜２３０は第１の半導体領域１００上に互いに隣接して設けられていること、
・前記第１のゲート絶縁膜２１０は、底部絶縁膜２１１と中間膜２１２と頂部絶縁膜２１３とがこの順で積層された３層構造の膜であること、
・第１の導電ゲート３１０と第３の導電ゲート３３０の間には層２３１が介在していること、
・前記第１の導電ゲート３１０は、前記底部絶縁膜２１１と中間膜２１２と頂部絶縁膜２１３からなる前記第１のゲート絶縁膜２１０の全体を覆っていること、
・前記第３の導電ゲート３３０は、その一部が前記第１の導電ゲート３１０に載り上げるように形成されていること、
が図示されている。
　
　イ．前記ア．のｃ．で摘記した記載事項からは、「底部絶縁膜の電子親和力」は、「半導体側」が「大きく」、「中間膜側」は「小さい」との事項が導かれる。
　これは、引用例１の段落【００１５】の「前記底部絶縁膜はその電子親和力（ｅｌｅｃｔｒｏｎ　ａｆｆｉｎｉｔｙ）において該中間膜に接する側を該第１の半導体領域に接する側より大きく構成する」及び段落【００２６】の「電子親和力において該中間膜に接する側を該第１の半導体領域に接する側より大きくする」という記載と矛盾する。さらに、「本発明の電子構造」（引用例１の「図面の簡単な説明」の記載）を図示する図１（ｃ）に、ｈ．で指摘したように、底部絶縁膜の中間膜側の電子親和力「χｂｍ」は、底部絶縁膜の半導体側の電子親和力「χｂｓ」より大きいことが図示されていることとも、矛盾している。
　また、前記ア．のｃ．で摘記した記載事項のうち、段落【００２１】の「エネルギーバリアＥＢｍｅｒ」に関する記載は、同ｉ．で指摘した図２（ａ）〜図２（ｃ）の図示内容と一致し、段落【００２２】の「エネルギーバリアＥＢｌｒ」に関する記載は、同ｊ．で指摘した図３（ａ）〜図３（ｃ）の図示内容と一致し、段落【００２３】の「障壁ＥＢｍｒｔ」に関する記載は、同ｈ．で指摘した図１（ａ）〜図１（ｃ）の図示内容と一致している。
　すなわち、前記ア．のｃ．で摘記した記載事項のうち、「底部絶縁膜の電子親和力」に関する記載だけが、引用例１における他の開示内容と整合していない。
　したがって、前記ア．のｃ．で摘記した、たとえば段落【００２４】の「底部絶縁膜の電子親和力が半導体側は（ａ）と同様に大きく、中間膜側は（ｂ）と同様に小さい本発明の電子構造（ｃ）」という記載は、前記段落【００１５】及び段落【００２６】に記載されるように、“底部絶縁膜の電子親和力が半導体側は（ａ）と同様に小さく、中間膜側は（ｂ）と同様に大きい本発明の電子構造（ｃ）”の誤記であると認められる。
　
　ウ．したがって、前記ア．のａ．〜ｋ．から、引用例１には、次の発明（以下「引用発明１」という。）が記載されているといえる。
　
「ＳＯＩ基板の表面部分に設けられた第１の半導体領域１００上に互いに隣接して設けられた、第１のゲート絶縁膜２１０と第３のゲート絶縁膜２３０と、
　前記第１のゲート絶縁膜２１０は、前記第１の半導体領域１００上に順次形成された底部絶縁膜２１１と中間膜２１２と頂部絶縁膜２１３とからなり、
　　前記底部絶縁膜２１１はシリコン酸化膜で構成されて、その電子親和力は前記第１の半導体領域１００側に較べて前記中間膜２１２側が大きく、
　　前記中間膜２１２はシリコン窒化膜で構成され、
　　前記中間膜２１２内、前記中間膜２１２と前記底部絶縁膜２１１の界面、前記中間膜２１２と前記頂部絶縁膜２１３の界面のうちの少なくとも一箇所に離散化したキャリア捕獲サイトが設けられ、
　前記第１のゲート絶縁膜２１０の上に形成された第１の導電ゲート３１０と、
　前記第１の導電ゲート３１０と電気的に絶縁されかつ並置された状態で、前記第３のゲート絶縁膜２３０上に設けられるとともに、その一部が前記第１の導電ゲート３１０に載り上げるように形成された第３の導電ゲート３３０と、
を備え、さらに、
　前記第１の導電ゲート３１０から絶縁されてかつ一部重畳した位置関係で前記第１の半導体領域１００へ接触した第２の半導体領域１２０と、
　前記第３の導電ゲート３３０から絶縁されてかつ一部重畳した位置関係で前記第１の半導体領域１００へ接触した第３の半導体領域１３０とを設け、
　前記第２の半導体領域１２０および第３の半導体領域１３０は、前記第１導電ゲート３１０と前記第３導電ゲート３３０とを間に挟んで離間しており、ドレイン・ソースとして用いることを特徴とする不揮発性メモリ。」
　
（３−２）引用例２
　ア．原査定の根拠となった最後の拒絶理由通知において「引用文献５」として引用され、本願の優先権主張の日前に日本国内で頒布された刊行物である、特開２００３−６８８９１号公報（以下「引用例２」という。）には、「半導体記憶素子、半導体装置及びその制御方法」（発明の名称）に関して、図１〜図１３とともに、次の記載がある。
　
　　ａ．「【０００１】
【発明の属する技術分野】本発明は、半導体記憶素子及び半導体装置に関する。
　……（中略）……
【０００３】
【発明が解決しようとする課題】信頼性確保のため、フラッシュメモリでは、膜厚方向にスケーリングを行うことができない。したがって、使用電圧の低電圧化がおこなえない。また同様に信頼性確保のため、電荷のリークが起こりにくいシリコン基板を直接熱酸化して作成する酸化膜を通して電子の移動を行わねばならず、正負の大電圧の使用が避けられない。このため、周辺回路、特に電源部分の面積が増大し、結果として、メモリセルの面積の占有率が低下し、微細化してもチップ面積が縮小できないという問題が残る。メモリセル面積の占有率低下によるコスト上昇は、比較的容量の小さい、機器組み込み用途向けのフラッシュ混載ロジック回路などでは大きな問題となる。
【０００４】本発明の目的とするところは、信頼性を確保しつつ、必要とする電圧の種類が少なく、かつその電圧が低い記憶素子構造を提供することである。この記憶素子をもちいることで、半導体記憶装置の周辺回路の構成を単純化し、チップ面積を縮小することが可能となる。すなわち、低コストな半導体記憶装置を実現する方法を提供することが可能となる。」
　
　　ｂ．「【０００８】
【発明の実施の形態】（実施例１）以下には、本発明の具体的な実施例による半導体素子及び半導体装置を説明する。
【０００９】図１には、本実施例による記憶素子の断面構造を示す。
【００１０】
Ｐ型シリコン基板（Ａ１）に、ｎ型のウェル領域（Ａ２）が設けられており、さらにその中にｐ型のウェル領域（Ａ３）が設けられる３重ウェル構造を持つ。ｐ型ウエル（Ａ３）内にｎ型のソース領域（Ａ４）、ドレイン領域（Ａ５）があり
　……（中略）……
【００１７】多数回の情報の書き換えは、多数回の電圧ストレスを印加することである。この電圧ストレスの累積によって、ＳｉＯ2からなる絶縁膜に劣化がおこり、低電界でも電子がリークしやすくなる。この劣化の度合いは、基板を酸化して作られるＳｉＯ2よりも、ＣＶＤで形成されるＳｉＯ2の方が激しい。したがって、通常のフラッシュメモリでは、安定して電荷を蓄積するため、情報の書き換えには基板を酸化して作られるＳｉＯ2からなる絶縁膜にしか電圧ストレスを印加することができない。すなわち、信頼性を確保するためには、電子の移動は、基板と電荷蓄積領域の間に限定しなければならない。
【００１８】これに対して本実施例では、
電荷蓄積領域が複数のシリコン微小結晶粒から成る
リークするのは、このリークパス上に存在するシリコン微小結晶粒にたくわえられている電荷のみである。その他の大部分のシリコン微小結晶粒では、安定して電荷を保持しつづけることが可能であるため、素子全体として良好な電荷保持特性を持つ
　
　　ｃ．「（実施例２）図３は本発明における第２の実施例による記憶素子の断面構造図を示す。
【００２３】
ｐ型のウェル（Ａ１１）に設けられたｎ型のソース領域（Ａ１２）およびドレイン領域（Ａ１３）があり、チャネル（Ａ１４），（Ａ１５）上に厚さ５ｎｍの絶縁膜（Ａ１６）を介して、電荷蓄積領域であるシリコンの平均径１０ｎｍの微少結晶粒（Ａ１７）が複数ならべられている。チャネルの一部（Ａ１５）とシリコン微少結晶粒（Ａ１７）の電位を制御するｎ型多結晶シリコンの第１のゲート（Ａ１８）が設けられており、シリコン微少結晶粒（Ａ１７）と第１のゲート電極（Ａ１８）の間は下から順に厚さ３ｎｍのＳｉＯ
2
、厚さ６ｎｍのＳｉ
3
Ｎ
4
、厚さ３ｎｍのＳｉＯ
2
のいわゆるＯＮＯ構造の絶縁膜（Ａ１９）からなる。また、チャネル領域の一部（Ａ１４）の電位を制御する第２のゲート（Ａ２０）がある
【００２４】図３に対応した回路図における表現を図４に示す。第１のゲート（Ａ１８）、第２のゲート（Ａ２０）、ソース領域（Ａ１２）、ドレイン（Ａ１３）、シリコン微少結晶粒からなる電荷記憶領域（Ａ１７）に各々対応する番号をつけている。」
　
　　ｄ．「【００２５】次に本実施例の動作を説明する。本実施例では第２のゲート電極（Ａ２０）を補助電極として用いることで電荷蓄積領域（Ａ１７）へのホットエレクトロン注入を高効率で行う。
【００２６】まず、書き込み動作を説明する。書き込みたい情報に応じてドレイン領域（Ａ１３）に印加する電圧を設定する。ここでは電荷を多く注入する条件を情報“１”に対応させ、注入電荷のより少ない状態を情報“０”に対応させることとする。情報“１”書き込みではホットエレクトロン発生に十分な電界が出来るようにドレイン電圧を設定する（例えば５Ｖとする）。ソース領域（Ａ１２）には０Ｖを印加する。
第２のゲート電極（Ａ２０）を所定の電圧（例えば２Ｖ）に設定する。第１のゲート電極（Ａ１８）に第２のゲート電極（Ａ２０）よりも高い高電圧（例えば７Ｖ）の書き込みパルスを印加する。
【００２７】情報“０”の書き込みは、第１のゲート電極（Ａ１８）に正の電圧を印加して、高電界を発生させ、電荷蓄積領域（Ａ１７）に蓄積されていた電子を第１のゲート電極（Ａ１８）に引き抜くことで行う。例えば、第１のゲート電極（Ａ１８）を１２Ｖ、ソース（Ａ１２）、ドレイン（Ａ１３）、第２のゲート電極（Ａ２０）を０Ｖとする。
【００２８】情報“０”の書き込みは、第２のゲート電極（Ａ２０）に正の電圧を印加して、高電界を発生させ、電荷蓄積領域（Ａ１７）に蓄積されていた電子を第２のゲート電極（Ａ２０）に引き抜くことでも可能である。例えば、第２のゲート電極（Ａ２０）を１２Ｖ、ソース（Ａ１２）、ドレイン（Ａ１３）、第１のゲート電極（Ａ１８）を０Ｖとする。なお、本実施例では、情報“０”の書き込みと情報の消去とは実質的に同じである。
【００２９】次に読出し動作を説明する。例えばドレイン電圧を２Ｖ、ソース電圧を０Ｖ、第２のゲート電極（Ａ２０）の電圧を３．５Ｖに設定し、第１のゲート電極（Ａ１８）に２Ｖの読出しパルスを加える。電荷蓄積領域（Ａ１７）に注入された電荷量の大小に従ってしきい電圧が異なるため、“０”記憶のドレイン電流が“１”記憶のドレイン電流よりも大きいことから読出しが行える。読出しは、ドレイン領域に０Ｖ、ソース領域に２Ｖ、第１のゲート電極に２Ｖ、第２のゲート電極に３．５Ｖと、ソース領域とドレイン領域の電圧関係をいれかえても良い。
【００３０】上述した情報“１”書き込み、情報“０”書き込み、および読み出し時の電圧の例を表２にまとめる。これらの動作では各端子に与えられる電位はすべて、０Ｖか極性が等しいものとなっている。
　……（中略）……
【００３２】本実施例では、情報“１”、情報“０”いずれの書き込みおよび読み出しでも、同じ極性の同程度の大きさの電位を与えるだけで行うことができるため、電源発生回路が単純となり、周辺回路の面積を大幅に縮小することが可能となる。」
　
　　ｅ．「【００６２】
【発明の効果】本発明によれば、信頼性を確保しつつ、必要とする電圧の種類が少なく、かつその電圧が低い記憶素子構造を提供することが可能である。この記憶素子をもちいることで、半導体記憶装置の周辺回路の構成を単純化し、チップ面積を縮小することができ、低コストな半導体記憶装置を実現することができる。」
　
　　ｆ．図３には、
・ソース領域（Ａ１２）とドレイン領域（Ａ１３）との間の領域は、チャネル（Ａ１４）、（Ａ１５）になっていること、
・チャネル（Ａ１４）、（Ａ１５）の上には絶縁膜（Ａ１６）が形成されていること、
・微小結晶粒（Ａ１７）の層は、絶縁膜（Ａ１６）を介して、チャネルの一部（Ａ１５）上に設けられていること、
・第１のゲート（Ａ１８）は、ＯＮＯ構造の絶縁膜（Ａ１９）を介して、微小結晶粒（Ａ１７）の層と対向する部分を有していること、
・第２のゲート（Ａ２０）は、絶縁膜（Ａ１６）を介して、チャネルの一部（Ａ１４）に設けられていること、
・第１のゲート電極（Ａ１８）は、第２のゲート（Ａ２０）を覆う部分も有しており、第１のゲート電極（Ａ１８）と第２のゲート（Ａ２０）との間には介在物が存在すること、
が図示されている。
　
　イ．引用例２に記載された「半導体記憶素子」は、「電荷蓄積領域」を有しているから、不揮発性である。
　また、段落【００２６】の「第２のゲート電極（Ａ２０）を所定の電圧（例えば２Ｖ）に設定する。第１のゲート電極（Ａ１８）に第２のゲート電極（Ａ２０）よりも高い高電圧（例えば７Ｖ）の書き込みパルスを印加する。」という記載のように、「第１のゲート電極（Ａ１８）」と「第２のゲート電極（Ａ２０）」には、それぞれ異なる電圧を印加できるものである。そうすると、前記ア．のｆ．で指摘した、第１のゲート電極（Ａ１８）と第２のゲート（Ａ２０）との間に存在する介在物は、絶縁膜であることは自明である。
　したがって、前記ア．のａ．〜ｆ．から、引用例２には、次の発明（以下「引用発明２」という。）が記載されているといえる。
　
「Ｐ型シリコン基板に設けられたｎ型のウェル領域の中に設けられ、さらにｎ型のソース領域（Ａ１２）及びドレイン領域（Ａ１３）が設けられたｐ型のウェル（Ａ１１）と、
　前記ソース領域（Ａ１２）と前記ドレイン領域（Ａ１３）との間のチャネル（Ａ１４）、（Ａ１５）と、
　前記チャネル（Ａ１４）、（Ａ１５）上に形成された厚さ５ｎｍの絶縁膜（Ａ１６）と、
　チャネルの一部（Ａ１５）上に前記絶縁膜（Ａ１６）を介して複数ならべられている、電荷蓄積領域である平均径１０ｎｍのシリコン微少結晶粒（Ａ１７）と、
　前記絶縁膜（Ａ１６）と、厚さ３ｎｍのＳｉＯ2、厚さ６ｎｍのＳｉ3Ｎ4、厚さ３ｎｍのＳｉＯ2のＯＮＯ構造の絶縁膜（Ａ１９）とを介して、チャネルの一部（Ａ１５）とシリコン微少結晶粒（Ａ１７）の電位を制御するｎ型多結晶シリコンの第１のゲート（Ａ１８）と、
　前記絶縁膜（Ａ１６）を介して、チャネルの一部（Ａ１４）の電位を制御する第２のゲート（Ａ２０）と、
を備え、
　前記第１のゲート（Ａ１８）は、前記ＯＮＯ構造の絶縁膜（Ａ１９）を介して前記シリコン微少結晶粒（Ａ１７）と対向する部分と、絶縁膜を介して前記第２のゲート（Ａ２０）を覆う部分とからなることを特徴とする不揮発性半導体記憶素子。」
　
（３−３）引用例３
　ア．原査定の根拠となった最後の拒絶理由通知において「引用文献１」として引用され、本願の優先権主張の日前に外国で頒布された刊行物である、D.R.Young et al.,“Electron-trapping characteristics of W in SiO２”,Journal of Applied Physics,1997年8月1日,Vol.48,No.8,pp.3425-3427（以下「引用例３」という。）には、次の記載がある。
　
　　ａ．“ 
The electron-trapping characteristics of W in SiO
2
, have been studied using evaporated and ion-implanted W. The evaporated W results indicate a trapping cross section varying from 1.56×lO
-14
 to 4.62×IO
-14
 cm
2
 depending on the evaporation time
The cross section of the implanted W is 1.06×10
-15
 cm
2
ＳｉＯ
２
中でのＷの電子のトラッピング性が、蒸着やイオン注入されたＷを用いて研究されてきた。蒸着されたＷは、蒸着時間に依存して、1.56×lO
-14 
〜4.62×IO
-14 
cm
2 
の間で変化するトラッピング断面積をもたらす
注入されたＷの断面積は、1.06×10
-15 
cm
-3 
である
　
　　ｂ．“ Kahng, Sundburg, Boulin, and Ligenza published 
a paper
1
 describing the use of evaporated tungsten as a dopant in Si0
2
 to trap electrons in a Si-Si0
2
 -Si
3
N
4
 structure to make a device with memory characteristics
メモリ特性を有するデバイスを製造する目的で、Ｓｉ−ＳｉＯ
２
−Ｓｉ
３
Ｎ
４
構造において電子をトラップさせるため、ＳｉＯ
２
におけるドーパントとして蒸着したタングステンを使用することを記述した論文
１
を発表した。
　
　　ｃ．“ One sample was made by growing 500Å of SiO2 on Si wafers using dry oxygen at 1000℃. The W was then implanted into the SiO2 at 60keV. This sample was heated to 1050℃ to anneal out the implantation damage and enabled us to compare implanted and evaporated W. ”（第3425頁左欄第39〜33行、訳；一つのサンプルが、１０００℃の乾燥酸素を用いてＳｉウェハ上に厚さ５００ÅのＳｉＯ２層を成長させて形成された。Ｗは、６０ｋｅＶでＳｉＯ２層に注入された。このサンプルは、注入時のダメージをアニールするため１０５０℃に加熱されたものであり、注入されたＷと蒸着されたＷの比較を可能にした。）
　
　　ｄ．“ Trapping measurements have been made on similar structures without the evporated W that show 
more trapping for the CVD oxides than for thermal SiO
2
. However, this trapping is smaller than with the W present by a factor of at least 10
3
トラッピングの測定は、ＣＶＤ酸化物のほうが熱的なＳｉＯ
２
より大きなトラッピングを示すものであった。しかしながら、このトラッピングは、少なくとも１０
３
倍は存在していたＷを有するものよりも小さい
　
　　ｅ．“ It is interesting to note that an increase in evaporation time increases the trapping cross section and not the trap density as would be expected. This probably due to clustering of the W on the thin SiO2 , and we suggest that the cross sections measured are equal to the area of the clusters.”（第3425頁右欄第８〜13行、訳：蒸着時間の増加が、期待されるようなトラップ密度でなく、トラッピングの断面積を増やすことが興味深い。これは、おそらく、
ＷがＳｉＯ
２
薄膜上で凝集する
　
　　ｆ．“１ D. Kahng, W.J. Sundbury, D.M. Boulin, and J.R. Ligenza,Bell Syst.Tech. J. 53, 1723 (1974)”（第3427頁右欄第12〜13行）
　
　イ．前記ア．のａ．〜ｆ．から、引用例３には、以下の事項が記載されている。
・Ｓｉ−ＳｉＯ２−Ｓｉ３Ｎ４構造を有するメモリにおいて、電子をトラップさせるため、ＳｉＯ２においてドーパントとして蒸着したタングステンを使用することが、論文１に記載されている。
・ＳｉＯ２へ蒸着されトラッピングサイトとなるタングステンは、ＳｉＯ２薄膜上で、蒸着時間に依存して所定の断面積を持つ凝集物となる。
・ＳｉＯ２膜上にタングステンが存在するときのほうが、タングステンが存在しないときと比べて、トラッピングの量は少なくとも３桁大きい。
　
（３−４）引用例４
　ア．原査定の根拠となった最後の拒絶理由通知において「引用文献２」として引用され、本願の優先権主張の日前に外国で頒布された刊行物である、特開昭５５−１４２４８８号公報（以下「引用例４」という。）には、「半導体不揮発性記憶装置」（発明の名称）に関して、第１図〜第２図とともに、次の記載がある。
　
　　ａ．「二重誘電体層ＭＯＳＦＥＴ不揮発性記憶装置においては、第１の誘電体層を電子あるいは正孔が通り抜けるには２種類のモードがある。１つは第１の誘電体層の厚さが２０Å程度の場合で電子あるいは正孔は直接トンネル効果によって通り抜ける。今１つは、第１の誘電体層の厚さが５０〜7０Å程度の場合で、電子あるいは正孔はFowler-Nordheimトンネル効果によって通り抜ける。直接トンネル効果を用いる場合(即ち、第１の誘電体層の厚さが２０Å程度の場合）ＭＯＳＦＥＴの閾電圧を充分上昇させるにたるだけの電子あるいは正孔を第２の誘電体層に注入すると、第１の誘電体層には直接トンネル効果が生じるに充分な電界が発生し、したがって第２の誘電体層中に注入された電子あるいは正孔は再び半導体中に放出されてしまう。即ち、記憶保持特性が良くない。…（中略）…一方、Fowler-Nordheimトンネル効果モードを用いる場合（即ち、第１の誘電体層の厚さが５０〜7０Å程度の場合）第２の誘電体層中に注入された電子あるいは正孔自体による電界は、第１の誘電体層を電子あるいは正孔が通り抜けることができるほど高くならない。したがってＮチャネルＭＯＳＦＥＴに適用することが可能である。しかしながら…（中略）…捕獲された電子あるいは正孔の密度分布の最大値が第１の誘電体層と第２の誘電体層との界面にある場合に比較するとゲート電極に印加すべき消去パルスの電圧を高くするかあるいは幅を広くしなければならない。換言すれば、Fowler-Nordheimトンネル効果モードを用いた場合、消去特性が悪化する。さらに、第２の誘電体層中に捕獲された電子あるいは正孔自体による電界は第２の誘電体層中にも形成されるから、捕獲された電子あるいは正孔はこと電界によって第２の誘電体層中の空の捕獲中心間でホッピング伝導を行いゲート電極に流出してしまう。」（第２頁上右欄第１１行〜同頁下右欄第１６行）
　
　　ｂ．「本発明の目的は、前記、従来の二重誘電体層ＭＯＳＦＥＴ不揮発性記憶装置の難点を排し、金属極微粒子分散型Fowler-Nordheimトンネル効果モード動作二重誘電体層ＭＯＳＦＥＴ不揮発性記憶装置のＮチャンネルＭＯＳＦＥＴへの適用可能性および良好な消去動作を維持し、記憶保持特性が改善された半導体不揮発性記憶装置を提供することにある。」（第３頁上左欄第１７行〜同頁上右欄第４行）
　
　　ｃ．「以下、本発明に関し図面を用いて詳述する。第１図は本発明の半導体不揮発性記憶装置のゲート部分の断面図であって、Ｐ型Ｓｉ基板１表面に熱酸化法により形成された厚さ５０〜７０ÅのＳｉＯ２層２があり、ＳｉＯ２層２表面にはＷの極微粒子群３が真空蒸着法により分散され、さらにＳｉＯ２層２表面およびＷの極微粒子群３を覆うように形成された塩素４を不純物として添加した４００〜５００Åの厚さのＳｉ３Ｎ４層５があり、さらにＳｉ３Ｎ４層５表面にゲート電極６が形成されている。
　本発明の構造によれば、Ｓｉ３Ｎ４層５中に存在する電子に対する捕獲中心がＣｌ−イオンによって補償されてしまい実効的な捕獲中心密度が塩素４を不純物として添加していない場合に比較して１０−６以下に減少していることから、Ｐ型Ｓｉ基板１に対し正の電圧のパルスをゲート電極６に印加した時、
Fowler-Nordheimトンネル効果によってＳｉＯ
２
層２を通過した電子はそのほとんどがＷの極微粒子群３によって形成されている捕獲中心にのみ捕獲される
一旦Ｗの極微粒子群３に捕獲された電子の時間に関する減少率も極めて小さい
　
　　ｄ．「本発明の今一つの効果として、捕獲された電子の密度はＳｉＯ２−Ｓｉ３Ｎ４界面に限定される結果、消去特性も改善されこととが挙げられる。
　以上説明したように、本発明にしたがえぱ高速動作が可能な二重誘電体層ＮチャンネルＭＯＳＦＥＴ不揮発性記憶保持特性を大きく改善することが可能となり、さらに消去特性をも改善することが可能である。」（第３頁下右欄第１２〜１９行）
　
　イ．前記ア．のａ．〜ｄ．から、引用例４には、以下の事項が記載されている。
・Ｐ型Ｓｉ基板１表面に形成された厚さ５０〜７０ÅのＳｉＯ２層２があり、ＳｉＯ２層２表面にはＷの極微粒子群３が真空蒸着法により分散され、さらにＳｉＯ２層２表面およびＷの極微粒子群３を覆うように形成された塩素４を不純物として添加した４００〜５００Åの厚さのＳｉ３Ｎ４層５があり、さらにＳｉ３Ｎ４層５表面にゲート電極６が形成された構造を有する半導体不揮発性記憶装置においては、Ｓｉ３Ｎ４層５中に存在する電子に対する捕獲中心が、Ｃｌ−イオンによって補償されて減少するため、Fowler-Nordheimトンネル効果によってＳｉＯ２層２を通過した電子はそのほとんどがＷの極微粒子群３によって形成されている捕獲中心にのみ捕獲されることから、消去特性が改善されるとともに、一旦Ｗの極微粒子群３に捕獲された電子の時間に関する減少率も極めて小さいから、記憶保持特性が改善される。
　
（４）対比・判断
（４−１）引用発明１との対比・判断
（４−１−１）補正発明と引用発明１との対比
　補正発明と引用発明１とを対比する。
　
　ア．引用発明１の「ＳＯＩ基板」及び「第１のゲート絶縁膜２１０と第３のゲート絶縁膜２３０」は、それぞれ、補正発明の「基板」及び「ゲート絶縁膜」に相当する。したがって、引用発明１の「前記第１のゲート絶縁膜２１０の上に形成された第１の導電ゲート３１０」と「前記第３のゲート絶縁膜２３０上に」設けられる「第３の導電ゲート３３０」は、補正発明の「基板上にゲート絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極」に相当する。
　また、引用発明１の「前記第１の導電ゲート３１０」ないし「前記第３の導電ゲート３３０」から「絶縁されてかつ一部重畳した位置関係」で「ＳＯＩ基板ないし半導体基板の表面部分に設けられた第１の半導体領域１００」に「接触」するとともに「ドレイン・ソースとして用い」られる「第２の半導体領域１２０」ないし「第３の半導体領域１３０」は、補正発明の「基板表面領域に形成されたソース・ドレイン領域」に相当する。
　そして、引用発明１の「不揮発性メモリ」は、補正発明の「不揮発性のメモリセル」に相当する。
　以上から、引用発明１において、「ＳＯＩ基板」の「表面部分に設けられた第１の半導体領域１００上に互いに隣接して設けられた、第１のゲート絶縁膜２１０と第３のゲート絶縁膜２３０」と「前記第１のゲート絶縁膜２１０の上に形成された第１の導電ゲート３１０」と「前記第３のゲート絶縁膜２３０上に」設けられる「第３の導電ゲート３３０」とを「備え」、さらに、「前記第１の導電ゲート３１０から絶縁されてかつ一部重畳した位置関係で前記第１の半導体領域１００へ接触した第２の半導体領域１２０」と「前記第３の導電ゲート３３０から絶縁されてかつ一部重畳した位置関係で前記第１の半導体領域１００へ接触した第３の半導体領域１３０」とを設け、「前記第２の半導体領域１２０および第３の半導体領域１３０は、前記第１導電ゲート３１０と前記第３導電ゲート３３０とを間に挟んで離間しており、ドレイン・ソースとして用いることを特徴とする不揮発性メモリ」は、補正発明の「基板上にゲート絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセル」に相当する。
　
　イ．引用発明１の前記「第１のゲート絶縁膜２１０と第３のゲート絶縁膜２３０」のうちの「第１のゲート絶縁膜２１０」は、「シリコン窒化膜で構成され」て「底部絶縁膜２１１の界面」あるいは「頂部絶縁膜２１３の界面」のうちの「少なくとも一箇所に離散化したキャリア捕獲サイトが設けられ」た「中間膜２１２」と、「シリコン酸化膜で構成され」た「底部絶縁膜２１１」とを有している。
　したがって、引用発明１の「シリコン窒化膜で構成され」て「底部絶縁膜２１１の界面」あるいは「頂部絶縁膜２１３の界面」のうちの「少なくとも一箇所に離散化したキャリア捕獲サイトが設けられ」た「中間膜２１２」と、「シリコン酸化膜で構成され」た「底部絶縁膜２１１」とを有している「第１のゲート絶縁膜２１０」と備えた、前記「第１のゲート絶縁膜２１０と第３のゲート絶縁膜２３０」と、補正発明の「トラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層を含むとともに、一部分又は全体にシリコン酸化膜を有し」ている「前記ゲート絶縁膜」とは、「トラップサイト含有層を含むとともに、一部分又は全体にシリコン酸化膜を有し」ている「前記ゲート絶縁膜」である点で共通する。
　また、引用発明１の、前記「シリコン窒化膜で構成され」て「底部絶縁膜２１１の界面」あるいは「頂部絶縁膜２１３の界面」のうちの「少なくとも一箇所に離散化したキャリア捕獲サイトが設けられ」た「中間膜２１２」と、補正発明の「前記シリコン酸化膜内部、外部、または境界領域に形成され、前記添加された不純物が金属単体及び金属化合物の内の少なくとも一種であ」る「前記トラップサイト含有層」とは、「前記シリコン酸化膜内部、外部、または境界領域に形成され」た「前記トラップサイト含有層」である点で共通する。
　
　ウ．引用発明１の前記「シリコン窒化膜で構成され」て「底部絶縁膜２１１の界面」あるいは「頂部絶縁膜２１３の界面」のうちの「少なくとも一箇所に離散化したキャリア捕獲サイトが設けられ」た「中間膜２１２」を覆っている「頂部絶縁膜２１３」の「上に形成された第１の導電ゲート３１０」は、補正発明の「前記トラップサイト含有層を有するゲート絶縁膜上に前記トラップサイト含有層の少なくとも大部分を覆うように形成され」た「前記第１のゲート電極」に相当する。
　
　エ．引用発明１の「前記第１の導電ゲート３１０と電気的に絶縁されかつ並置された状態で、前記第３のゲート絶縁膜２３０上に設けられるとともに、その一部が前記第１の導電ゲート３１０に載り上げるように形成された第３の導電ゲート３３０」は、補正発明の「前記第１のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されて」いる「前記第２のゲート電極」に相当する。
　
　オ．さらに、引用発明１の「不揮発性メモリ」は、補正発明の「半導体装置」に相当する。
　
　カ．そうすると、補正発明と引用発明１の一致点と相違点は次のとおりとなる。
　
《一致点》
「基板上にゲート絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセルを備え、
　前記ゲート絶縁膜は、トラップサイト含有層を含むとともに、一部分又は全体にシリコン酸化膜を有し、
　前記トラップサイト含有層は前記シリコン酸化膜内部、外部、または境界領域に形成され、
　前記第１のゲート電極は前記トラップサイト含有層を有するゲート絶縁膜上に前記トラップサイト含有層の少なくとも大部分を覆うように形成され、
　前記第２のゲート電極は前記第１のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されていることを特徴とする半導体装置。」
　
《相違点１》
　補正発明の「ゲート絶縁膜」は「トラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層を含む」のに対して、引用発明１の「第１のゲート絶縁膜２１０と第３のゲート絶縁膜２３０」のうち「前記第１のゲート絶縁膜２１０」は「前記中間膜２１２内、前記中間膜２１２と前記底部絶縁膜２１１の界面、前記中間膜２１２と前記頂部絶縁膜２１３の界面のうちの少なくとも一箇所に離散化したキャリア捕獲サイトが設けられ」ている点。
　
《相違点２》
　補正発明の「トラップサイト含有層」は「前記シリコン酸化膜内部、外部、または境界領域に形成され」、「前記添加された不純物が金属単体及び金属化合物の内の少なくとも一種」であるのに対して、引用発明１の「中間層」は「前記中間膜２１２内、前記中間膜２１２と前記底部絶縁膜２１１の界面、前記中間膜２１２と前記頂部絶縁膜２１３の界面のうちの少なくとも一箇所に離散化したキャリア捕獲サイトが設けられ」ている点。
　
（４−１−２）引用発明１に対しての判断
　ア．引用発明１は、「前記底部絶縁膜２１１」は「その電子親和力は前記第１の半導体領域１００側に較べて前記中間膜２１２側が大き」いという特徴を有している。
　そして、この特徴により、引用発明は、引用例１の段落【００１９】、【００２１】及び【００２２】に記載されるように「消去バイアス状態」での「電子に対する中間膜側からみたエネルギーバリアＥＢｍｅｒ」が低くなるため「キャリア捕獲準位」からの「電子放出」が容易になり「消去」速度が速くなり、同段落【００２０】及び【００２２】に記載されるように「読み出しバイアス状態」での「半導体側からみた電子に対するエネルギーバリアＥＢ１ｒ」が大きいため「読み出しディスターブ」が「少な」くなり、同段落【００２３】及び【００２４】に記載されるように「記憶保持の状態」での「キャリア捕獲準位に捕獲された電子が半導体へトンネル輸送される確率に対する障壁ＥＢｍｒｔ」が「高い」ため「記憶保持も比較的良い」、という作用効果を奏するものと認められる。
　ここで、「消去」速度を早くするため「キャリア捕獲準位」からの「電子放出」を容易にするという課題と、「記憶保持」特性を良くするため「キャリア捕獲準位に捕獲された電子」が外部へ「トンネル輸送」されにくくするという課題は、相反するものである。そして、引用例１には、上記のように「記憶保持も比較的良い」と記載されて、「消去」速度を早くするほうを重視することが記載されている。
　しかしながら、どちらの課題も引用例１に記載された課題であり、さらに、「記憶保持」特性を良くするという課題は、引用例１に記載されるような「不揮発性メモリ」においては本来的な技術課題である。
　したがって、逆に、「記憶保持」特性を良くすることを重視して、「消去」速度が「比較的」良好である範囲内で、「記憶保持」特性を向上させようとすることは、引用例１に接した当業者であれば、当然に想起したと認められる。
　ところで、引用例１には、「不揮発性メモリ」で用いる「捕獲サイト」として、段落【００１２】〜【００１３】に「該中間膜内、該中間膜と該底部絶縁膜界面、該中間膜と該頂部絶縁膜界面のうちの少なくとも一箇所」に設けた「離散化したキャリア捕獲サイト」は、「中間膜よりは導電性が高い物質で構成され」、「互いに絶縁された微小粒子で物質として構成する」することができる、と記載されている。
　
　イ．さて、引用例３には、第２．３．（３）（３−３）イ．で指摘したように、メモリにおいて電子をトラップさせるために使用する、ＳｉＯ２に対するドーパントとして蒸着した金属であるタングステンは、ＳｉＯ２薄膜上で所定の断面積の凝集物となること、ＳｉＯ２膜上にタングステンが存在することでトラッピングの量は増加すること、が記載されている。
　一方、第２．３．（３）（３−３）のｂ．及びｆ．で摘記したように、引用例３において「論文１」として引用された“ D. Kahng, W.J. Sundbury, D.M. Boulin, and J.R. Ligenza,Bell Syst.Tech. J. 53, 1723 (1974)”には、以下のカ．で指摘するように、Ｓｉ３Ｎ４層とＳｉＯ２層の界面にタングステンをドーパントとして良好な密度範囲で設けると、前記Ｓｉ３Ｎ４層とＳｉＯ２層とからなる二重の誘電体の電荷蓄積セルの書き込み・消去特性が著しく向上し、たとえば、５０Åを超える厚さのＳｉＯ２層を使用して、１００℃で２０年を超える長期のメモリ保持時間を実現し得ること、が記載されている。してみれば、引用例３に接した当業者であれば、メモリにおいて電子をトラップさせるために、トラップサイトとして、ＳｉＯ２薄膜上に所定の断面積で凝集させたタングステンの凝集物を使用すると、メモリ保持時間の向上が期待できることは、自明な事項であったものと認められる。
　
　ウ．さらに、第２．３．（３）（３−４）イ．で指摘したように、引用例４には、Ｐ型Ｓｉ基板１上に、ＳｉＯ２層２があり、ＳｉＯ２層２表面に分散させたタングステンの極微粒子群３、塩素４を不純物として添加したＳｉ３Ｎ４層５、ゲート電極６の順で形成した構造を有する半導体不揮発性記憶装置においては、一旦タングステンの極微粒子群３に捕獲された電子の時間に関する減少率が極めて小さいため、記憶保持特性が改善されることが記載されている。
　
　エ．以上のイ．及びウ．から、不揮発性メモリの技術分野において、ＳｉＯ２層上に「凝集物」や「極微粒子群」として離散化させた金属であるタングステンのトラップサイトを形成すると、記憶保持特性が改善されることは、本願の優先権主張の日において既に周知慣用の事項であったものと認められる。
　
　オ．ここで、引用例１には、段落【０００５】に「電子電荷保持時間を改善する為にＭＯＮＯＳの半導体側酸化膜（底部酸化膜）を厚くした結果、トンネルではキャリア捕獲準位への電子注入およびキャリア捕獲準位からの電子放出が非常に遅くなった」と記載されている。
　そうすると、引用発明１の「第１のゲート絶縁膜２１０」において、「シリコン酸化膜で構成され」た「底部絶縁膜２１１」の厚さは変更せずに、前記「底部絶縁膜２１１」と「中間膜２１２」との「界面」に設けた「少なくとも一箇所に離散化したキャリア捕獲サイト」として、前記「シリコン酸化膜で構成され」た「底部絶縁膜２１１」上に、多少「消去」速度が遅くなるとしても、記憶保持特性が優れていることが上記のように周知である、添加した離散化させた金属であるタングステンを用いることで、相違点１及び相違点２に係る構成とすることは、「記憶保持」特性を良くすることと「消去」速度を早くすることという相反する課題のどちらを重視するかに応じて、当業者が容易に想到し得たものと認められる。
　
　カ．周知例：D. Kahng, W.J. Sundbury, D.M. Boulin, and J.R. Ligenza,“Interfacial Dopants for Dual-Dielectric,Charge-Storage Cells”,Bell System Technical Journal,1974.11,Vol.53,No.9,pp.1723〜1739
　引用例３において、“paper1 ”及び“１ D. Kahng, W.J. Sundbury, D.M. Boulin, and J.R. Ligenza,Bell Syst.Tech. J. 53, 1723 (1974).”（第２．３．（３）（３−３）ア．のｂ．及びｄ．で摘記した記載）として引用された上記周知例には、以下の事項が記載されている。
　
　　ａ．“ The second uses the naturally occurring interfacial states existing at the dual-dielectric interface as the charge storage sites, as in metal-nitride-oxide-semiconductor (MNOS) memory transistors.2 ”（第1723頁下から第５〜２行、訳：電荷蓄積サイトである２層の誘電体インターフェイスに存在する界面状態の２番目の用途は、金属−窒化物−酸化物−半導体（MNOS）構造のメモリトランジスタである。）
　
　　ｂ．“ It is desirable that the dopants selected be physically confined at the dual-dielectric-layer interface. This means that both during dopant deposition and during subsequent outer-layer deposition, any migration of the dopant is undesirable. The preferred method for depositing the dopant on the surface of the Si02 layer is thermal evaporation.”（第1729頁第７〜11行、訳：２層の誘電体層インターフェイスに物理的に適合するようにドーパントが選択されることが望ましい。これはドーパントの堆積と引き続く外側層の堆積の間、ドーパントの移動が望ましくないことを意味する。ＳｉＯ２層の表面上にドーパントを堆積させる望ましい方法は、熱蒸着である。）
　
　　ｃ．“ Figure 9 s
hows write-erase characteristics of MNOS cells with a 500-Å-thick Si
3
N
4
 layer and a 100-Å-thick Si0
2
 layer. Not only does this cell function well with 1.5 × 10
15
/cm
2
 of W interfacial dopant but it also shows negative charging
５００Åの厚さのＳｉ
３
Ｎ
４
層と１００Åの厚さのＳｉＯ
２
層を持つＭＮＯＳセルの書き込み−消去特性を示す。このセルは、１．５×１０
１５
／ｃｍ
２
のＷ界面ドーパントによりうまく機能するだけでなく、負の電荷を示す
　
　　ｄ．“ It is shown in this paper that 
when suitable interfacial dopants such as W are introduced in a well-defined concentration range, the write-erase characteristics of dual-dielectric charge-storage cells are enormously improved
　The improvement in write-erase characteristics of these cells is of such 
a magnitude as to allow using relatively thick Si0
2
 layers (greater than 50 Å) in these cells, which is mandatory for long memory-retention time ( longer than 20 years at 100 ℃)
Ｗのような適当な界面ドーパントが良好な密度範囲で採用されると、二重の誘電体の電荷蓄積セルの書き込み・消去特性が著しく向上する
　これらのセルの書き込み−消去特性の進歩は、
これらのセルにおいて比較的に厚いＳｉＯ
２
層（５０Åを超える）を使用することを許容することと、長期のメモリ保持時間（１００℃で２０年を超える）
　
　キ．以上から、相違点１及び相違点２は、周知慣用の事項を勘案すれば、引用発明１から当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（４−２）引用発明２との対比・判断
（４−２−１）補正発明と引用発明２との対比
　補正発明と引用発明２とを対比する。
　
　ア．引用発明２の「Ｐ型シリコン基板」は、補正発明の「基板」に相当する。
　また、引用発明２の「前記チャネル」「（Ａ１５）上に形成された厚さ５ｎｍの絶縁膜（Ａ１６）」と「電荷蓄積領域である平均径１０ｎｍのシリコン微少結晶粒（Ａ１７）」と「厚さ３ｎｍのＳｉＯ2、厚さ６ｎｍのＳｉ3Ｎ4、厚さ３ｎｍのＳｉＯ2のＯＮＯ構造の絶縁膜（Ａ１９）」、及び、「前記チャネル（Ａ１４）」上に「形成された厚さ５ｎｍの絶縁膜（Ａ１６）」を併せたものは、補正発明の「ゲート絶縁膜」に相当する。
　したがって、引用発明２の「前記絶縁膜（Ａ１６）と、厚さ３ｎｍのＳｉＯ2、厚さ６ｎｍのＳｉ3Ｎ4、厚さ３ｎｍのＳｉＯ2のＯＮＯ構造の絶縁膜（Ａ１９）とを介して、チャネルの一部（Ａ１５）とシリコン微少結晶粒（Ａ１７）の電位を制御するｎ型多結晶シリコンの第１のゲート（Ａ１８）」と「前記絶縁膜（Ａ１６）を介して、チャネルの一部（Ａ１４）の電位を制御する第２のゲート（Ａ２０）」は、それぞれ、補正発明の「第１のゲート電極」と「第２のゲート電極」に相当する。
　一方、引用発明２の「ｐ型のウェル（Ａ１１）」、及び、前記「ｐ型のウェル（Ａ１１）」に設けられた「ｎ型のソース領域（Ａ１２）及びドレイン領域（Ａ１３）」は、補正発明の「基板表面領域」、及び、前記「基板表面領域に形成されたソース・ドレイン領域」に相当する。
　そして、引用発明２の「不揮発性半導体記憶素子」は、補正発明の「不揮発性のメモリセル」に相当する。
　以上から、引用発明２において、「Ｐ型シリコン基板に設けられたｎ型のウェル領域の中に設けられ」た「ｐ型のウェル（Ａ１１）」にさらに設けられた「ｎ型のソース領域（Ａ１２）及びドレイン領域（Ａ１３）」の間の「チャネル（Ａ１４）、（Ａ１５）」上に「形成された厚さ５ｎｍの絶縁膜（Ａ１６）前記絶縁膜（Ａ１６）と、厚さ３ｎｍのＳｉＯ2、厚さ６ｎｍのＳｉ3Ｎ4、厚さ３ｎｍのＳｉＯ2のＯＮＯ構造の絶縁膜（Ａ１９）とを介して、チャネルの一部（Ａ１５）とシリコン微少結晶粒（Ａ１７）の電位を制御するｎ型多結晶シリコンの第１のゲート（Ａ１８）」と、「前記絶縁膜（Ａ１６）を介して、チャネルの一部（Ａ１４）の電位を制御する第２のゲート（Ａ２０）」を有する「不揮発性半導体記憶素子」は、補正発明の「基板上にゲート絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセル」に相当する。
　
　イ．引用発明２の「厚さ３ｎｍのＳｉＯ2、厚さ６ｎｍのＳｉ3Ｎ4、厚さ３ｎｍのＳｉＯ2のＯＮＯ構造の絶縁膜（Ａ１９）」は、その全体に「ＳｉＯ２」膜を有している。
　また、引用発明２の前記「前記チャネル（Ａ１４）、（Ａ１５）上に形成された厚さ５ｎｍの絶縁膜（Ａ１６）」に関して、引用例２には、段落【００１０】に「チャネル（Ａ６）上にＳｉＯ２からなる厚さ６ｎｍの絶縁膜（Ａ７）を介して電荷蓄積領域となるシリコンの平均径１０ｎｍの微少結晶粒（Ａ８）が複数ならべられている。チャネルと電荷蓄積領域の電位を制御するｎ型多結晶シリコンのゲート電極（Ａ９）が設けられ」と記載されている。この記載は、引用発明２の根拠とした「実施例２」（引用例２の段落【００２２】の記載）とは異なる実施例１におけるものである。しかしながら、引用発明２の「絶縁膜（Ａ１６）」も同様に「チャネル」上に形成されるゲート絶縁膜であるから、前記実施例１と同様、前記「絶縁膜（Ａ１６）」は「ＳｉＯ２」膜である蓋然性が高いと認められる。
　したがって、引用発明２の「前記チャネル」「（Ａ１５）上に形成された厚さ５ｎｍの絶縁膜（Ａ１６）」と「電荷蓄積領域である平均径１０ｎｍのシリコン微少結晶粒（Ａ１７）」と「厚さ３ｎｍのＳｉＯ2、厚さ６ｎｍのＳｉ3Ｎ4、厚さ３ｎｍのＳｉＯ2のＯＮＯ構造の絶縁膜（Ａ１９）」、及び、「前記チャネル（Ａ１４）」上に「形成された厚さ５ｎｍの絶縁膜（Ａ１６）」を併せたものと、補正発明の「トラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層を含むとともに、一部分又は全体にシリコン酸化膜を有し」ている「前記ゲート絶縁膜」とは、「トラップサイト含有層を含むとともに、一部分又は全体にシリコン酸化膜を有し」ている「前記ゲート絶縁膜」である点で共通する。
　また、引用発明２の「前記絶縁膜（Ａ１６）と、厚さ３ｎｍのＳｉＯ2、厚さ６ｎｍのＳｉ3Ｎ4、厚さ３ｎｍのＳｉＯ2のＯＮＯ構造の絶縁膜（Ａ１９）」の間に「複数ならべられている、電荷蓄積領域である平均径１０ｎｍのシリコン微少結晶粒（Ａ１７）」と、補正発明の「前記シリコン酸化膜内部、外部、または境界領域に形成され、前記添加された不純物が金属単体及び金属化合物の内の少なくとも一種であ」る「前記トラップサイト含有層」とは、「前記シリコン酸化膜内部、外部、または境界領域に形成され」た「前記トラップサイト含有層」である点で共通する。
　
　ウ．引用発明２の「前記絶縁膜（Ａ１６）と、厚さ３ｎｍのＳｉＯ2、厚さ６ｎｍのＳｉ3Ｎ4、厚さ３ｎｍのＳｉＯ2のＯＮＯ構造の絶縁膜（Ａ１９）とを介して、チャネルの一部（Ａ１５）とシリコン微少結晶粒（Ａ１７）の電位を制御するｎ型多結晶シリコンの第１のゲート（Ａ１８）」は、補正発明の「前記トラップサイト含有層を有するゲート絶縁膜上に前記トラップサイト含有層の少なくとも大部分を覆うように形成され」た「前記第１のゲート電極」に相当する。
　
　エ．引用発明２において「前記第１のゲート（Ａ１８）」は「絶縁膜を介して前記第２のゲート（Ａ２０）を覆う」ことは、補正発明において「前記第１のゲート電極」と「前記第２のゲート電極」は「絶縁膜を介して形成される」ことに相当する。
　また、引用発明２の「第２のゲート（Ａ２０）」は、「前記絶縁膜（Ａ１６）」を介して「チャネルの一部（Ａ１４）」と対向することで、「前記絶縁膜（Ａ１６）を介して、チャネルの一部（Ａ１４）の電位を制御」していると解される。したがって、引用発明２の「第２のゲート（Ａ２０）」が「前記絶縁膜（Ａ１６）を介して、チャネルの一部（Ａ１４）の電位を制御する」ことは、補正発明の「前記第２のゲート電極」は「前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されている」ことに相当する。
　よって、引用発明２の「前記第１のゲート（Ａ１８）」は「絶縁膜」を介して「前記絶縁膜（Ａ１６）を介して、チャネルの一部（Ａ１４）の電位を制御する第２のゲート（Ａ２０）」を「覆う部分とからなる」ことは、補正発明の「前記第２のゲート電極は前記第１のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されている」ことに相当する。
　
　オ．さらに、引用発明２の「不揮発性半導体記憶素子」は、補正発明の「半導体装置」に相当する。
　
　カ．そうすると、補正発明と引用発明２の一致点と相違点は次のとおりとなる。
　
《一致点》
「基板上にゲート絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセルを備え、
　前記ゲート絶縁膜は、トラップサイト含有層を含むとともに、一部分又は全体にシリコン酸化膜を有し、
　前記トラップサイト含有層は前記シリコン酸化膜内部、外部、または境界領域に形成され、
　前記第１のゲート電極は前記トラップサイト含有層を有するゲート絶縁膜上に前記トラップサイト含有層の少なくとも大部分を覆うように形成され、
　前記第２のゲート電極は前記第１のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されていることを特徴とする半導体装置。」
　
《相違点３》
　補正発明の「ゲート絶縁膜」は「トラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層を含む」のに対して、引用発明の「前記チャネル」「（Ａ１５）上に形成された厚さ５ｎｍの絶縁膜（Ａ１６）」と「電荷蓄積領域である平均径１０ｎｍのシリコン微少結晶粒（Ａ１７）」と「厚さ３ｎｍのＳｉＯ2、厚さ６ｎｍのＳｉ3Ｎ4、厚さ３ｎｍのＳｉＯ2のＯＮＯ構造の絶縁膜（Ａ１９）」、及び、「前記チャネル（Ａ１４）」上に「形成された厚さ５ｎｍの絶縁膜（Ａ１６）」を併せたもののうち「電荷蓄積領域である平均径１０ｎｍのシリコン微少結晶粒（Ａ１７）」はそのようなトラップサイト含有層ではない点。
　
《相違点４》
　補正発明の「トラップサイト含有層」は「前記添加された不純物が金属単体及び金属化合物の内の少なくとも一種」であるのに対して、引用発明の「平均径１０ｎｍのシリコン微少結晶粒（Ａ１７）」が「複数ならべられている、電荷蓄積領域」は「前記添加された不純物が金属単体及び金属化合物の内の少なくとも一種」である「トラップサイト含有層」ではない点。
　
（４−２−２）引用発明２に対しての判断
　ア．引用例２には、段落【０００３】に、「【発明が解決しようとする課題】」として「信頼性確保のため、電荷のリークが起こりにくいシリコン基板を直接熱酸化して作成する酸化膜を通して電子の移動を行わねばならず、正負の大電圧の使用が避けられない。」と記載されている。
　したがって、引用例２には、「不揮発性半導体記憶素子」の「信頼性確保のため」、「電荷のリーク」がないことが望ましいことが記載されている。
　
　イ．さて、第２．３．（４）（４−１）（４−１−２）イ．〜エ．で指摘したように、不揮発性メモリの技術分野において、ＳｉＯ２層上に離散化させた金属であるタングステンのトラップサイトを形成すると、記憶保持特性が改善されることは、本願の優先権主張の日において既に周知慣用の事項であったものと認められる。
　
　ウ．ここで、記憶保持特性の改善は不揮発性メモリ一般に共通する技術課題であり、前記ア．で指摘したように、引用例２にも、「不揮発性半導体記憶素子」の「信頼性確保のため」には「電荷のリーク」がないことが望ましいことが記載され、引用発明２の「電荷蓄積領域」からの「電荷のリーク」がないことが望ましいことが示唆されている。
　
　エ．そうすると、引用発明２において、「前記チャネル（Ａ１４）、（Ａ１５）上に形成された厚さ５ｎｍの絶縁膜（Ａ１６）」として、ゲート酸化膜として周知慣用の二酸化シリコン膜を用いること、「チャネルの一部（Ａ１５）上に前記絶縁膜（Ａ１６）を介して」形成する「電荷蓄積領域」として、「平均径１０ｎｍのシリコン微少結晶粒（Ａ１７）」を「複数」ならべることに代えて、記憶保持特性が優れていることが第２．３．（４）（４−１）（４−１−２）エ．で指摘したように周知である、前記二酸化シリコン膜上に離散化させた金属であるタングステンのトラップサイトを形成することで、相違点３及び相違点４に係る構成とすることは、当業者が容易に想到し得たものと認められる。
　
　オ．以上から、相違点３及び相違点４は、周知慣用の事項を勘案すれば、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（５）独立特許要件の検討のまとめ
　以上のとおり、引用発明１ないし引用発明２を、それぞれ、相違点１及び相違点２ないし相違点３及び相違点４に係る構成とすることは、引用例３及び引用例４に記載の公知技術と周知慣用の事項を勘案すれば、当業者が容易に想到し得たものと認められる。
　すなわち、原査定の根拠となった最後の拒絶理由通知において指摘したとおり、引用文献１、２（すなわち、引用例３、４）に記載の金属であるタングステンを含む不純物が添加されたトラップサイト含有層を、引用文献６ないし５（すなわち、引用例１ないし２）に記載のトラップサイト含有層に適用しようとすることは、当業者にとって格別なこととは云えない。
　したがって、補正発明は、引用例１、引用例３及び引用例４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとともに、引用例２、引用例３及び引用例４に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
４．小括
　以上のとおりであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　以上のとおり、本件補正（平成２５年９月２４日に提出された手続補正書による手続補正）は却下された。
　したがって、本願の請求項１〜３４に係る発明は、平成２４年６月１８日に提出された手続補正書によって補正された特許請求の範囲の記載からみて、その特許請求の範囲の請求項１〜３４に記載されたとおりのものであり、そのうち、請求項１に係る発明（以下「本願発明」という。）は次のとおりである。
　
「基板上にゲート絶縁膜を介して形成された第１のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセルを備える半導体装置において、前記ゲート絶縁膜には、トラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層が含まれ、
前記ゲート絶縁膜は、一部分又は全体にシリコン酸化膜を有し、
　前記トラップサイト含有層は前記シリコン酸化膜内部、外部、または境界領域に形成され、
　前記添加された不純物が金属単体及び金属化合物の内の少なくとも一種であり、
　前記第１のゲート電極が、前記トラップサイト含有層を有するゲート絶縁膜上に、前記トラップサイト含有層の少なくとも大部分を覆うように形成されていることを特徴とする半導体装置。」
　
２．引用例の記載と引用発明
　引用例１〜引用例４の記載については、第２．３．（３）の（３−１）ア．、（３−２）ア．、（３−３）ア．、及び、（３−４）ア．において、それぞれ、摘記したとおりである。
　そして、引用発明１については第２．３．（３）（３−１）ウ．において認定したとおりであり、引用発明２については第２．３．（３）（３−２）イ．において認定したとおりである。
　
３．対比・判断
　ア．本件補正後の請求項１に係る発明（すなわち、補正発明）は、補正事項１及び補正事項４の補正により、本件補正前の請求項１に係る発明（すなわち、本願発明）に対して、第２．２．（１）イ．で指摘したように、本件補正後は、「不揮発性のメモリセル」が「第１のゲート電極」に加えて「第２のゲート電極」を「有する」ことを限定するとともに、当該「第２のゲート電極」は「前記第１のゲート電極とは絶縁膜を介して形成されるとともに、前記ゲート絶縁膜の少なくとも前記トラップサイト含有層以外の部分を覆うように形成されている」ことを限定するものである。
　逆に言えば、本願発明は、補正発明からこれらの限定をなくしたものである。
　また、第２．２．の（２）及び（３）で指摘したように、補正事項２及び補正事項３の補正は、「明りようでない記載の釈明」を目的とするものに該当するとともに、本件補正前の請求項１の技術的範囲を実質的に変更するものではない。
　
　イ．そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、第２．３．において検討したとおり、引用例１、引用例３及び引用例４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとともに、引用例２、引用例３及び引用例４に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用例１、引用例３及び引用例４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとともに、引用例２、引用例３及び引用例４に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
　
第４．結言
　以上のとおり、本願発明は、引用例１、引用例３及び引用例４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとともに、引用例２、引用例３及び引用例４に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　したがって、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　
 　よって、結論のとおり審決する。