(57)【要約】【課題】複数チャネル有する場合のチャネル間のスキュー調整を容易に、且つ、短時間に行うことが可能な波形出力装置を実現する。【解決手段】  複数のチャネルを有する波形出力装置において、チャネル毎に設けられ信号を出力する入力信号源と、チャネル毎に設けられ信号が入力されると共に波形を生成する波形生成手段と、チャネル毎に設けられ波形生成手段の入力信号及び出力信号の排他的論理和を出力する排他的論理和回路と、排他的論理和回路の出力信号の出力パルス幅を測定し、チャネル毎の伝播遅延時間を求め、伝播遅延時間の中で最大のものを最大伝播遅延時間とし、チャネル毎の伝播遅延時間が最大伝播遅延時間になるように波形生成手段をそれぞれ制御する演算制御手段とを備える。【選択図】  図１
2007285736.tif 000002
【特許請求の範囲】
【請求項１】
複数のチャネルを有する波形出力装置において、
前記チャネル毎に設けられ信号を出力する入力信号源と、
前記チャネル毎に設けられ前記信号が入力されると共に波形を生成する波形生成手段と、
前記チャネル毎に設けられ前記波形生成手段の入力信号及び出力信号の排他的論理和を出力する排他的論理和回路と、
前記排他的論理和回路の出力信号の出力パルス幅を測定し、前記チャネル毎の伝播遅延時間を求め、この伝播遅延時間の中で最大のものを最大伝播遅延時間とし、チャネル毎の伝播遅延時間が前記最大伝播遅延時間になるように前記波形生成手段をそれぞれ制御する演算制御手段と
を備えたことを特徴とする波形出力装置。
【請求項２】
複数のチャネルを有する波形出力装置において、
前記チャネル毎に設けられ信号を出力する入力信号源と、
前記チャネル毎に設けられ前記信号が入力されると共に波形を生成する波形生成手段と、
前記チャネル毎に設けられ前記波形生成手段の入力信号及び出力信号の排他的論理和を出力する排他的論理和回路と、
前記排他的論理和回路のそれぞれの出力信号の論理和を出力する論理和回路と、
前記論理和回路の出力信号の出力パルス幅を測定し、前記チャネル毎の伝播遅延時間を求め、この伝播遅延時間の中で最大のものを最大伝播遅延時間とし、チャネル毎の伝播遅延時間が前記最大伝播遅延時間になるように前記チャネル毎の波形生成手段をそれぞれ制御する演算制御手段と
を備えたことを特徴とする波形出力装置。
【請求項３】
複数のチャネルを有する波形出力装置において、
信号を出力する入力信号源と、
前記チャネル毎に設けられ前記信号が入力されると共に波形を生成する波形生成手段と、
前記チャネル毎に設けられ前記波形生成手段の入力信号及び出力信号の排他的論理和を出力する排他的論理和回路と、
前記排他的論理和回路のそれぞれの出力信号が入力されるマルチプレクサと、
測定するチャネルの前記排他的論理和回路の出力信号を選択して出力するように前記マルチプレクサを制御し、このマルチプレクサの出力信号の出力パルス幅を測定し、前記チャネル毎の伝播遅延時間を求め、この伝播遅延時間の中で最大のものを最大伝播遅延時間とし、チャネル毎の伝播遅延時間が前記最大伝播遅延時間になるように前記チャネル毎の波形生成手段をそれぞれ制御する演算制御手段と
を備えたことを特徴とする波形出力装置。
【請求項４】
複数のチャネルを有する波形出力装置において、
信号を出力する入力信号源と、
前記チャネル毎に設けられ測定チャネル時には前記信号を出力するスイッチと、
前記チャネル毎に設けられ前記スイッチから出力される前記信号が入力されると共に波形を生成する波形生成手段と、
前記チャネル毎に設けられ前記波形生成手段の入力信号及び出力信号の排他的論理和を出力する排他的論理和回路と、
前記排他的論理和回路のそれぞれの出力信号の論理和を出力する論理和回路と、
前記論理和回路の出力信号の出力パルス幅を測定し、前記チャネル毎の伝播遅延時間を求め、この伝播遅延時間の中で最大のものを最大伝播遅延時間とし、チャネル毎の伝播遅延時間が前記最大伝播遅延時間になるように前記チャネル毎の波形生成手段をそれぞれ制御する演算制御手段と
を備えたことを特徴とする波形出力装置。
【請求項５】
前記チャネル毎の入力信号源を共通化したことを特徴とする
請求項１記載の波形出力装置。
【請求項６】
前記波形生成手段が、
出力タイミングの遅延を調整する遅延調整回路と、
波形を生成する内部回路とから構成されることを特徴とする
請求項１乃至請求項５のいずれかに記載の波形出力装置。
【請求項７】
前記チャネル毎の波形生成手段及び排他的論理和回路を１つのＩＣに集約したことを特徴とする
請求項１乃至請求項６のいずれかに記載の波形出力装置。
【請求項８】
前記チャネル毎の波形生成手段、排他的論理和回路及びスイッチを１つのＩＣに集約したことを特徴とする
請求項４記載の波形出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ（Large Scale Integration）テスタに使用される波形出力装置に関し、特に複数チャネル有する場合のチャネル間の遅延時間の差（以下、スキューと呼ぶ。）の調整を容易に、且つ、短時間に行うことが可能な波形出力装置に関する。
【背景技術】
【０００２】
従来の波形出力装置に関連する先行技術文献としては次のようなものがある。
【０００３】
【特許文献１】特開平１０−２０９８２８号公報
【特許文献２】特開２０００−２０６２１２号公報
【特許文献３】特開２０００−３３２５８４号公報
【特許文献４】特開２００４−１２０６７８号公報
【０００４】
図６はこのような従来の波形出力装置の一例を示す構成ブロック図である。図６において１，４及び７は入力信号源、２，５及び８は可変遅延素子、３，６及び９は波形生成手段、１０は演算制御手段である。
【０００５】
また、入力信号源１、可変遅延素子２及び波形生成手段３はチャネル１００を構成し、入力信号源４、可変遅延素子５及び波形生成手段６はチャネル１０１を構成している。さらに、入力信号源７、可変遅延素子８及び波形生成手段９はチャネル１０２を構成している。
【０００６】
演算制御手段１０の”ＩＮ１Ａ”端子は可変遅延素子２に入力される信号を取り込む入力端子、演算制御手段１０の”ＩＮ１Ｂ”端子は波形生成手段３から出力される出力信号”ＯＳ０１”を取り込む入力端子である。
【０００７】
また、演算制御手段１０の”ＣＴ１Ａ”端子は入力信号源１の出力を制御する制御信号の出力端子、演算制御手段１０の”ＣＴ１Ｂ”端子は可変遅延素子２の遅延時間を制御する制御信号の出力端子である。
【０００８】
演算制御手段１０の”ＩＮ２Ａ”端子は可変遅延素子５に入力される信号を取り込む入力端子、演算制御手段１０の”ＩＮ２Ｂ”端子は波形生成手段６から出力される出力信号”ＯＳ０２”を取り込む入力端子である。
【０００９】
また、演算制御手段１０の”ＣＴ２Ａ”端子は入力信号源４の出力を制御する制御信号の出力端子、演算制御手段１０の”ＣＴ２Ｂ”端子は可変遅延素子５の遅延時間を制御する制御信号の出力端子である。
【００１０】
演算制御手段１０の”ＩＮ３Ａ”端子は可変遅延素子８に入力される信号を取り込む入力端子、演算制御手段１０の”ＩＮ３Ｂ”端子は波形生成手段９から出力される出力信号”ＯＳ０３”を取り込む入力端子である。
【００１１】
また、演算制御手段１０の”ＣＴ３Ａ”端子は入力信号源７の出力を制御する制御信号の出力端子、演算制御手段１０の”ＣＴ３Ｂ”端子は可変遅延素子８の遅延時間を制御する制御信号の出力端子である。
【００１２】
入力信号源１の一端は可変遅延素子２の入力端子及び演算制御手段１０の”ＩＮ１Ａ”端子にそれぞれ接続され、入力信号源１の他端は接地される。また、可変遅延素子２の出力端子は波形生成手段３の入力端子に接続され、演算制御手段１０の”ＣＴ１Ｂ”端子は可変遅延素子２の遅延調整端子に接続される。
【００１３】
波形生成手段３の出力は出力信号”ＯＳ０１”として出力されると共に演算制御手段１０の”ＩＮ１Ｂ”端子に接続される。また、演算制御手段１０の”ＣＴ１Ａ”端子は入力信号源１の出力制御端子に接続される。
【００１４】
入力信号源４の一端は可変遅延素子５の入力端子及び演算制御手段１０の”ＩＮ２Ａ”端子にそれぞれ接続され、入力信号源４の他端は接地される。また、可変遅延素子５の出力端子は波形生成手段６の入力端子に接続され、演算制御手段１０の”ＣＴ２Ｂ”端子は可変遅延素子５の遅延調整端子に接続される。
【００１５】
波形生成手段６の出力は出力信号”ＯＳ０２”として出力されると共に演算制御手段１０の”ＩＮ２Ｂ”端子に接続される。また、演算制御手段１０の”ＣＴ２Ａ”端子は入力信号源４の出力制御端子に接続される。
【００１６】
入力信号源７の一端は可変遅延素子８の入力端子及び演算制御手段１０の”ＩＮ３Ａ”端子にそれぞれ接続され、入力信号源７の他端は接地される。また、可変遅延素子８の出力端子は波形生成手段９の入力端子に接続され、演算制御手段１０の”ＣＴ３Ｂ”端子は可変遅延素子８の遅延調整端子に接続される。
【００１７】
波形生成手段９の出力は出力信号”ＯＳ０３”として出力されると共に演算制御手段１０の”ＩＮ３Ｂ”端子に接続される。また、演算制御手段１０の”ＣＴ３Ａ”端子は入力信号源７の出力制御端子に接続される。
【００１８】
ここで、図６に示す従来例の動作を図７を用いて説明する。図７は演算制御手段１０の動作を説明するフロー図である。
【００１９】
図７中”Ｓ００１”において演算制御手段１０はチャネル数を変数”ｎ”に設定し、変数”ｉ”を”１”に初期化する。
【００２０】
図７中”Ｓ００２”において演算制御手段１０は、変数”ｉ”がチャネル数”ｎ”以下か否かを判断し、もし、変数”ｉ”がチャネル数”ｎ”以下の場合には、図７中”Ｓ００３”において演算制御手段１０は、”ｉ”番目のチャネルの可変遅延素子を遅延が最小になるように設定する。
【００２１】
例えば、変数”ｉ”が”１”の場合には、演算制御手段１０の”ＣＴ１Ｂ”端子から出力される制御信号により、遅延時間が最小になるように可変遅延素子２を制御する。
【００２２】
そして、図７中”Ｓ００４”において演算制御手段１０は、”ｉ”番目のチャネルの可変遅延素子の入力タイミングを測定し、その測定値を”ｔ＿ｉｎ［ｉ］”に格納する。例えば、変数”ｉ”が”１”の場合には、演算制御手段１０の”ＩＮ１Ａ”端子に入力される波形のタイミングを測定する。
【００２３】
同様に、図７中”Ｓ００５”において演算制御手段１０は、”ｉ”番目のチャネルの波形生成手段の出力タイミングを測定し、その測定値を”ｔ＿ｏｕｔ［ｉ］”に格納する。例えば、変数”ｉ”が”１”の場合には、演算制御手段１０の”ＩＮ１Ｂ”端子に入力される波形のタイミングを測定する。
【００２４】
図７中”Ｓ００６”において演算制御手段１０は、信号が可変遅延素子に入力されて波形生成手段から出力されるまでの時間、すなわち、伝播遅延時間”ｔｐｄ［ｉ］”を式（１）より算出する。
【００２５】
ｔｐｄ［ｉ］＝ｔ＿ｏｕｔ［ｉ］−ｔ＿ｉｎ［ｉ］    （１）
【００２６】
そして、図７中”Ｓ００７”において演算制御手段１０は、変数”ｉ”を”＋１”インクリメントして”Ｓ００２”に戻る。
【００２７】
図７中”Ｓ００２”において演算制御手段１０は、変数”ｉ”がチャネル数”ｎ”以下か否かを判断し、もし、変数”ｉ”がチャネル数”ｎ”より大きい場合には、図７中”Ｓ００８”において演算制御手段１０は、伝播遅延時間”ｔｐｄ［１］”から伝播遅延時間”ｔｐｄ［ｎ］”の中での最大値を最大伝播遅延時間として”ｔｐｄ＿ｍａｘ”に格納し、変数”ｊ”を”１”に初期化する。
【００２８】
図７中”Ｓ００９”において演算制御手段１０は、変数”ｊ”がチャネル数”ｎ”以下か否かを判断し、もし、変数”ｊ”がチャネル数”ｎ”以下の場合には、図７中”Ｓ０１０”において演算制御手段１０は、”ｊ”番目のチャネルの可変遅延素子と波形生成手段の伝播遅延時間の合計が最大伝播遅延時間”ｔｐｄ＿ｍａｘ”になるように可変遅延素子を設定する。
【００２９】
そして、図７中”Ｓ０１１”において演算制御手段１０は、”ｊ”番目のチャネルの可変遅延素子の入力タイミングを測定し、その測定値を”ｔ＿ｉｎ［ｊ］”に格納する。同様に、図７中”Ｓ０１２”において演算制御手段１０は、”ｊ”番目のチャネルの波形生成手段の出力タイミングを測定し、その測定値を”ｔ＿ｏｕｔ［ｊ］”に格納する。
【００３０】
図７中”Ｓ０１３”において演算制御手段１０は、信号が可変遅延素子に入力されて波形生成手段から出力されるまでの時間、すなわち、伝播遅延時間”ｔｐｄ［ｊ］”を式（２）より算出する。
【００３１】
ｔｐｄ［ｊ］＝ｔ＿ｏｕｔ［ｊ］−ｔ＿ｉｎ［ｊ］    （２）
【００３２】
図７中”Ｓ０１４”において演算制御手段１０は、式（３）に示すように変数”ｔｐｄ［ｊ］”と変数”ｔｐｄ＿ｍａｘ”の差が予め設定した値以下か否かを判断し、もし、予め設定した値以下の場合には、図７中”Ｓ０１５”において演算制御手段１０は、変数”ｊ”を”＋１”インクリメントして図７中”Ｓ００９”に戻る。
【００３３】
予め設定した値は、理想的には、可変遅延素子の最小設定分解能の”１／２”となるが、実際のアプリケーションでは、各可変遅延素子の設定の直線性（ＤＮＬ：Differential Non Linearity：微分非直線性）や、各可変遅延素子の入力タイミング、若しくは、各波形生成手段の出力タイミングの測定誤差などの影響を考慮した値となる。
【００３４】
｜ｔｐｄ［ｊ］−ｔｐｄ＿ｍａｘ｜  ≦  予め設定した値  （３）
【００３５】
一方、図７中”Ｓ０１４”において演算制御手段１０は、式（３）に示すように変数”ｔｐｄ［ｊ］”と変数”ｔｐｄ＿ｍａｘ”の差が予め設定した値以下か否かを判断し、もし、予め設定した値より大きい場合には、図７中”Ｓ０１０”に戻る。
【００３６】
最後に、図７中”Ｓ００９”において演算制御手段１０は、変数”ｊ”がチャネル数”ｎ”以下か否かを判断し、もし、変数”ｊ”がチャネル数”ｎ”より大きい場合には、全てのチャネルの設定が終わったので、フローを終了する。
【００３７】
この結果、可変遅延素子の遅延を最小に設定し、可変遅延素子の入力タイミングと波形生成手段の出力タイミングを測定し、その値から伝播遅延時間を計算し、全チャネルの中での伝播遅延時間の最大値を求め、伝播遅延時間がその最大値になるように全チャネルの可変遅延素子を設定することにより、チャネル間のスキューを揃えることが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【００３８】
しかし、図６に示す従来例では、伝播遅延時間の算出には可変遅延素子の入力と波形生成手段の出力の２箇所の観測が必要になるので、周辺回路が非常に複雑になるという問題点があった。特に、ＬＳＩテスタでは数百チャネルを有しているので、１チャネル当たり１本の配線が増えた場合には、全体で数百本の配線が増えることになる。
【００３９】
また、図６に示す従来例では、可変遅延素子の入力タイミング及び波形生成手段の出力タイミングの２回測定しているので、非常に時間がかかるという問題点があった。
【００４０】
従って本発明が解決しようとする課題は、周辺回路を複雑にすることなく容易に伝播遅延時間を求めると共に短い時間でチャネル間のスキューを揃えることが可能な波形出力装置を実現することにある。
【課題を解決するための手段】
【００４１】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
複数のチャネルを有する波形出力装置において、
前記チャネル毎に設けられ信号を出力する入力信号源と、前記チャネル毎に設けられ前記信号が入力されると共に波形を生成する波形生成手段と、前記チャネル毎に設けられ前記波形生成手段の入力信号及び出力信号の排他的論理和を出力する排他的論理和回路と、前記排他的論理和回路の出力信号の出力パルス幅を測定し、前記チャネル毎の伝播遅延時間を求め、この伝播遅延時間の中で最大のものを最大伝播遅延時間とし、チャネル毎の伝播遅延時間が前記最大伝播遅延時間になるように前記波形生成手段をそれぞれ制御する演算制御手段とを備えたことにより、周辺回路を複雑にすることなく容易に伝播遅延時間を求めると共に短い時間でチャネル間のスキューを揃えることが可能になる。
【００４２】
請求項２記載の発明は、
複数のチャネルを有する波形出力装置において、
前記チャネル毎に設けられ信号を出力する入力信号源と、前記チャネル毎に設けられ前記信号が入力されると共に波形を生成する波形生成手段と、前記チャネル毎に設けられ前記波形生成手段の入力信号及び出力信号の排他的論理和を出力する排他的論理和回路と、前記排他的論理和回路のそれぞれの出力信号の論理和を出力する論理和回路と、前記論理和回路の出力信号の出力パルス幅を測定し、前記チャネル毎の伝播遅延時間を求め、この伝播遅延時間の中で最大のものを最大伝播遅延時間とし、チャネル毎の伝播遅延時間が前記最大伝播遅延時間になるように前記チャネル毎の波形生成手段をそれぞれ制御する演算制御手段とを備えたことにより、周辺回路を複雑にすることなく容易に伝播遅延時間を求めると共に短い時間でチャネル間のスキューを揃えることが可能になる。
【００４３】
請求項３記載の発明は、
複数のチャネルを有する波形出力装置において、
信号を出力する入力信号源と、前記チャネル毎に設けられ前記信号が入力されると共に波形を生成する波形生成手段と、前記チャネル毎に設けられ前記波形生成手段の入力信号及び出力信号の排他的論理和を出力する排他的論理和回路と、前記排他的論理和回路のそれぞれの出力信号が入力されるマルチプレクサと、測定するチャネルの前記排他的論理和回路の出力信号を選択して出力するように前記マルチプレクサを制御し、このマルチプレクサの出力信号の出力パルス幅を測定し、前記チャネル毎の伝播遅延時間を求め、この伝播遅延時間の中で最大のものを最大伝播遅延時間とし、チャネル毎の伝播遅延時間が前記最大伝播遅延時間になるように前記チャネル毎の波形生成手段をそれぞれ制御する演算制御手段とを備えたことにより、周辺回路を複雑にすることなく容易に伝播遅延時間を求めると共に短い時間でチャネル間のスキューを揃えることが可能になる。
【００４４】
請求項４記載の発明は、
複数のチャネルを有する波形出力装置において、
信号を出力する入力信号源と、前記チャネル毎に設けられ測定チャネル時には前記信号を出力するスイッチと、前記チャネル毎に設けられ前記スイッチから出力される前記信号が入力されると共に波形を生成する波形生成手段と、前記チャネル毎に設けられ前記波形生成手段の入力信号及び出力信号の排他的論理和を出力する排他的論理和回路と、前記排他的論理和回路のそれぞれの出力信号の論理和を出力する論理和回路と、前記論理和回路の出力信号の出力パルス幅を測定し、前記チャネル毎の伝播遅延時間を求め、この伝播遅延時間の中で最大のものを最大伝播遅延時間とし、チャネル毎の伝播遅延時間が前記最大伝播遅延時間になるように前記チャネル毎の波形生成手段をそれぞれ制御する演算制御手段とを備えたことにより、周辺回路を複雑にすることなく容易に伝播遅延時間を求めると共に短い時間でチャネル間のスキューを揃えることが可能になる。
【００４５】
請求項５記載の発明は、
請求項１記載の発明である波形出力装置において、
前記チャネル毎の入力信号源を共通化したことにより、周辺回路を複雑にすることなく容易に伝播遅延時間を求めると共に短い時間でチャネル間のスキューを揃えることが可能になる。
【００４６】
請求項６記載の発明は、
請求項１乃至請求項５のいずれかに記載の発明である波形出力装置において、
前記波形生成手段が、
出力タイミングの遅延を調整する遅延調整回路と、波形を生成する内部回路とから構成されることにより、周辺回路を複雑にすることなく容易に伝播遅延時間を求めると共に短い時間でチャネル間のスキューを揃えることが可能になる。
【００４７】
請求項７記載の発明は、
請求項１乃至請求項６のいずれかに記載の発明である波形出力装置において、
前記チャネル毎の波形生成手段及び排他的論理和回路を１つのＩＣに集約したことにより、周辺回路を複雑にすることなく容易に伝播遅延時間を求めると共に短い時間でチャネル間のスキューを揃えることが可能になる。
【００４８】
請求項８記載の発明は、
請求項４記載の発明である波形出力装置において、
前記チャネル毎の波形生成手段、排他的論理和回路及びスイッチを１つのＩＣに集約したことにより、周辺回路を複雑にすることなく容易に伝播遅延時間を求めると共に短い時間でチャネル間のスキューを揃えることが可能になる。
【発明の効果】
【００４９】
本発明によれば次のような効果がある。
請求項１，５，６及び請求項７の発明によれば、波形生成手段の遅延調整回路を出力タイミングの遅延が最小になるように設定し、波形生成手段の入力信号及び出力信号の排他的論理和を排他的論理和回路から出力し、この出力信号の出力パルス幅を測定し、全チャネルの中での伝播遅延時間の最大値を求め、各チャネルの伝播遅延時間と最大伝播遅延時間”ｔｐｄ＿ｍａｘ”の差が予め設定した範囲内になるように全チャネルの遅延調整回路を設定することにより、周辺回路を複雑にすることなく容易に伝播遅延時間を求めると共に短い時間でチャネル間のスキューを揃えることが可能になる。
【００５０】
請求項２，６及び請求項７の発明によれば、波形生成手段の遅延調整回路を出力タイミングの遅延が最小になるように設定し、波形生成手段の入力信号及び出力信号の排他的論理和を排他的論理和回路から出力し、この出力信号の出力パルス幅を論理和回路を経由して測定し、全チャネルの中での伝播遅延時間の最大値を求め、各チャネルの伝播遅延時間と最大伝播遅延時間”ｔｐｄ＿ｍａｘ”の差が予め設定した範囲内になるように全チャネルの遅延調整回路を設定することにより、周辺回路を複雑にすることなく容易に伝播遅延時間を求めると共に短い時間でチャネル間のスキューを揃えることが可能になる。
【００５１】
請求項３，６及び請求項７の発明によれば、波形生成手段の遅延調整回路を出力タイミングの遅延が最小になるように設定し、波形生成手段の入力信号及び出力信号の排他的論理和を排他的論理和回路から出力し、この出力信号の出力パルス幅をマルチプレクサを経由して測定し、全チャネルの中での伝播遅延時間の最大値を求め、各チャネルの伝播遅延時間と最大伝播遅延時間”ｔｐｄ＿ｍａｘ”の差が予め設定した範囲内になるように全チャネルの遅延調整回路を設定することにより、周辺回路を複雑にすることなく容易に伝播遅延時間を求めると共に短い時間でチャネル間のスキューを揃えることが可能になる。
【００５２】
請求項４，６，７及び請求項８の発明によれば、波形生成手段の遅延調整回路を出力タイミングの遅延が最小になるように設定し、スイッチを制御することで測定チャネルの波形生成手段の入力信号及び出力信号の排他的論理和を排他的論理和回路から出力し、この出力信号の出力パルス幅を論理和回路を経由して測定し、全チャネルの中での伝播遅延時間の最大値を求め、各チャネルの伝播遅延時間と最大伝播遅延時間”ｔｐｄ＿ｍａｘ”の差が予め設定した範囲内になるように全チャネルの遅延調整回路を設定することにより、周辺回路を複雑にすることなく容易に伝播遅延時間を求めると共に短い時間でチャネル間のスキューを揃えることが可能になる。
【発明を実施するための最良の形態】
【００５３】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る波形出力装置の一実施例を示す構成ブロック図である。
【００５４】
図１において１１，１５及び１９は入力信号源、１２，１６及び２０は遅延調整回路、１３，１７及び２１は内部回路、１４，１８及び２２は排他的論理和回路、２３は演算制御手段である。
【００５５】
また、遅延調整回路１２及び内部回路１３は波形生成手段５０を構成し、入力信号源１１、排他的論理和回路１４及び波形生成手段５０はチャネル１０３を構成している。遅延調整回路１６及び内部回路１７は波形生成手段５１を構成し、入力信号源１５、排他的論理和回路１８及び波形生成手段５１はチャネル１０４を構成している。遅延調整回路２０及び内部回路２１は波形生成手段５２を構成し、入力信号源１９、排他的論理和回路２２及び波形生成手段５２はチャネル１０５を構成している。
【００５６】
演算制御手段２３の”ＩＮ１”端子は排他的論理和回路１４から出力される出力信号を取り込む入力端子である。また、演算制御手段２３の”ＣＴ１Ａ”端子は入力信号源１１の出力を制御する制御信号の出力端子、演算制御手段２３の”ＣＴ１Ｂ”端子は遅延調整回路１２の遅延時間を制御する制御信号の出力端子である。
【００５７】
演算制御手段２３の”ＩＮ２”端子は排他的論理和回路１８から出力される出力信号を取り込む入力端子である。また、演算制御手段２３の”ＣＴ２Ａ”端子は入力信号源１５の出力を制御する制御信号の出力端子、演算制御手段２３の”ＣＴ２Ｂ”端子は遅延調整回路１６の遅延時間を制御する制御信号の出力端子である。
【００５８】
演算制御手段２３の”ＩＮ３”端子は排他的論理和回路２２から出力される出力信号を取り込む入力端子である。また、演算制御手段２３の”ＣＴ３Ａ”端子は入力信号源１９の出力を制御する制御信号の出力端子、演算制御手段２３の”ＣＴ３Ｂ”端子は遅延調整回路２０の遅延時間を制御する制御信号の出力端子である。
【００５９】
入力信号源１１の一端は遅延調整回路１２の入力端子及び排他的論理和回路１４の一方の入力端子にそれぞれ接続され、入力信号源１１の他端は接地される。また、遅延調整回路１２の出力端子は内部回路１３の入力端子に接続され、演算制御手段２３の”ＣＴ１Ｂ”端子は遅延調整回路１２の遅延調整端子に接続される。
【００６０】
内部回路１３の出力は出力信号”ＯＳ０４”として出力されると共に排他的論理和回路１４の他方の入力端子に接続される。また、演算制御手段２３の”ＣＴ１Ａ”端子は入力信号源１１の出力制御端子に接続され、排他的論理和回路１４の出力端子は演算制御手段２３の”ＩＮ１”端子に接続される。
【００６１】
入力信号源１５の一端は遅延調整回路１６の入力端子及び排他的論理和回路１８の一方の入力端子にそれぞれ接続され、入力信号源１５の他端は接地される。また、遅延調整回路１６の出力端子は内部回路１７の入力端子に接続され、演算制御手段２３の”ＣＴ２Ｂ”端子は遅延調整回路１６の遅延調整端子に接続される。
【００６２】
内部回路１７の出力は出力信号”ＯＳ０５”として出力されると共に排他的論理和回路１８の他方の入力端子に接続される。また、演算制御手段２３の”ＣＴ２Ａ”端子は入力信号源１５の出力制御端子に接続され、排他的論理和回路１８の出力端子は演算制御手段２３の”ＩＮ２”端子に接続される。
【００６３】
入力信号源１９の一端は遅延調整回路２０の入力端子及び排他的論理和回路２２の一方の入力端子にそれぞれ接続され、入力信号源１９の他端は接地される。また、遅延調整回路２０の出力端子は内部回路２１の入力端子に接続され、演算制御手段２３の”ＣＴ３Ｂ”端子は遅延調整回路２０の遅延調整端子に接続される。
【００６４】
内部回路２１の出力は出力信号”ＯＳ０６”として出力されると共に排他的論理和回路２２の他方の入力端子に接続される。また、演算制御手段２３の”ＣＴ３Ａ”端子は入力信号源１９の出力制御端子に接続され、排他的論理和回路２２の出力端子は演算制御手段２３の”ＩＮ３”端子に接続される。
【００６５】
ここで、図１に示す実施例の動作を図２を用いて説明する。図２は演算制御手段２３の動作を説明するフロー図である。
【００６６】
図２中”Ｓ１０１”において演算制御手段２３はチップ数を変数”ｎ”に設定し、変数”ｉ”を”１”に初期化する。図２中”Ｓ１０２”において演算制御手段２３は、変数”ｉ”がチップ数”ｎ”以下か否かを判断し、もし、変数”ｉ”がチップ数”ｎ”以下の場合には、図２中”Ｓ１０３”において演算制御手段２３は、”ｉ”番目のチャネルの波形生成手段の遅延調整回路を出力タイミングの遅延が最小になるように設定する。
【００６７】
例えば、変数”ｉ”が”１”の場合には、演算制御手段２３の”ＣＴ１Ｂ”端子から出力される制御信号により、遅延時間が最小になるように遅延調整回路１２を制御する。
【００６８】
そして、図２中”Ｓ１０４”において演算制御手段２３は、”ｉ”番目の排他的論理和回路から出力される出力信号の出力パルス幅を測定し、その測定値を出力パルス幅”ｔｐｗ［ｉ］”に格納する。例えば、変数”ｉ”が”１”の場合には、演算制御手段２３の”ＩＮ１”端子に入力されるパルス幅を測定する。
【００６９】
図２中”Ｓ１０５”において演算制御手段２３は、出力パルス幅”ｔｐｗ［ｉ］”の値を伝播遅延時間”ｔｐｄ［ｉ］”に格納し、変数”ｉ”を”＋１”インクリメントして”Ｓ１０２”に戻る。
【００７０】
図２中”Ｓ１０２”において演算制御手段２３は、変数”ｉ”がチップ数”ｎ”以下か否かを判断し、もし、変数”ｉ”がチップ数”ｎ”より大きい場合には、図２中”Ｓ１０６”において演算制御手段２３は、伝播遅延時間”ｔｐｄ［１］”から伝播遅延時間”ｔｐｄ［ｎ］”の中での最大値を最大伝播遅延時間として”ｔｐｄ＿ｍａｘ”に格納し、変数”ｊ”を”１”に初期化する。
【００７１】
図２中”Ｓ１０７”において演算制御手段２３は、変数”ｊ”がチップ数”ｎ”以下か否かを判断し、もし、変数”ｊ”がチップ数”ｎ”以下の場合には、図２中”Ｓ１０８”において演算制御手段２３は、”ｊ”番目の波形生成手段の出力タイミングの遅延が最大伝播遅延時間”ｔｐｄ＿ｍａｘ”になるように遅延調整回路を設定する。
【００７２】
そして、図２中”Ｓ１０９”において演算制御手段２３は、”ｊ”番目の排他的論理和回路から出力される出力信号の出力パルス幅を測定し、その測定値を出力パルス幅”ｔｐｗ［ｊ］”に格納する。
【００７３】
図２中”Ｓ１１０”において演算制御手段２３は、式（４）に示すように出力パルス幅”ｔｐｗ［ｊ］”と最大伝播遅延時間”ｔｐｄ＿ｍａｘ”の差が予め設定した値以下か否かを判断し、もし、予め設定した値以下の場合には、図２中”Ｓ１１１”において演算制御手段２３は、変数”ｊ”を”＋１”インクリメントして図２中”Ｓ１０７”に戻る。
【００７４】
予め設定した値は、理想的には、遅延調整回路の最小設定分解能の”１／２”となるが、実際のアプリケーションでは、各遅延調整回路の設定の直線性（ＤＮＬ：Differential Non Linearity：微分非直線性）や、各排他的論理和回路から出力される出力信号の出力パルス幅の測定誤差などの影響を考慮した値となる。
【００７５】
｜ｔｐｗ［ｊ］−ｔｐｄ＿ｍａｘ｜  ≦  予め設定した値  （４）
【００７６】
一方、図２中”Ｓ１１０”において演算制御手段２３は、式（４）に示すように出力パルス幅”ｔｐｗ［ｊ］”と最大伝播遅延時間”ｔｐｄ＿ｍａｘ”の差が予め設定した値以下か否かを判断し、もし、予め設定した値より大きい場合には、図２中”Ｓ１０８”に戻る。
【００７７】
最後に、図２中”Ｓ１０７”において演算制御手段２３は、変数”ｊ”がチップ数”ｎ”以下か否かを判断し、もし、変数”ｊ”がチップ数”ｎ”より大きい場合には、全てのチャネルの設定が終わったので、フローを終了する。
【００７８】
この結果、波形生成手段の遅延調整回路を出力タイミングの遅延が最小になるように設定し、波形生成手段の入力信号及び出力信号の排他的論理和を排他的論理和回路から出力し、この出力信号の出力パルス幅を測定し、全チャネルの中での伝播遅延時間の最大値を求め、各チャネルの伝播遅延時間と最大伝播遅延時間”ｔｐｄ＿ｍａｘ”の差が予め設定した範囲内になるように全チャネルの遅延調整回路を設定することにより、周辺回路を複雑にすることなく容易に伝播遅延時間を求めると共に短い時間でチャネル間のスキューを揃えることが可能になる。
【００７９】
図３は本発明に係る波形出力装置の他の実施例を示す構成ブロック図である。図３において１１，１２，１３，１４，１５，１６，１７，１８，１９，２０，２１，２２，５０，５１，５２，１０３，１０４及び１０５は図１と同一符号を付してあり、２４は論理和回路、２５は演算制御手段である。
【００８０】
演算制御手段２５の”ＣＴ１Ａ”端子は入力信号源１１の出力を制御する制御信号の出力端子、演算制御手段２５の”ＣＴ１Ｂ”端子は遅延調整回路１２の遅延時間を制御する制御信号の出力端子である。
【００８１】
演算制御手段２５の”ＣＴ２Ａ”端子は入力信号源１５の出力を制御する制御信号の出力端子、演算制御手段２５の”ＣＴ２Ｂ”端子は遅延調整回路１６の遅延時間を制御する制御信号の出力端子である。
【００８２】
演算制御手段２５の”ＣＴ３Ａ”端子は入力信号源１９の出力を制御する制御信号の出力端子、演算制御手段２５の”ＣＴ３Ｂ”端子は遅延調整回路２０の遅延時間を制御する制御信号の出力端子である。また、演算制御手段２５の”ＩＮ”端子は論理和回路２４から出力される出力信号を取り込む入力端子である。
【００８３】
演算制御手段２５の”ＣＴ１Ａ”端子は入力信号源１１の出力制御端子に接続され、演算制御手段２５の”ＣＴ１Ｂ”端子は遅延調整回路１２の遅延調整端子に接続される。演算制御手段２５の”ＣＴ２Ａ”端子は入力信号源１５の出力制御端子に接続され、演算制御手段２５の”ＣＴ２Ｂ”端子は遅延調整回路１６の遅延調整端子に接続される。
【００８４】
演算制御手段２５の”ＣＴ３Ａ”端子は入力信号源１９の出力制御端子に接続され、演算制御手段２５の”ＣＴ３Ｂ”端子は遅延調整回路２０の遅延調整端子に接続される。
【００８５】
また、排他的論理和回路１４の出力端子は論理和回路２４の第１の入力端子に接続され、排他的論理和回路１８の出力端子は論理和回路２４の第２の入力端子に接続される。排他的論理和回路２２の出力端子は論理和回路２４の第３の入力端子に接続され、論理和回路２４の出力端子は演算制御手段２５の”ＩＮ”端子に接続される。その他の接続に関しては図１と同じため、説明を省略する。
【００８６】
ここで、図３に示す実施例の動作を説明する。図３に示す実施例の動作は図１の実施例とほぼ同一であり、異なる点は各排他的論理和回路の出力信号が論理和回路２４で論理和され、演算制御手段２５に入力されていることである。
【００８７】
演算制御手段２５の動作は図２に示すフロー図の通りであるが、図２中”Ｓ１０４”及び”Ｓ１０９”で出力パルス幅を測定する時に論理和回路２４の出力信号を測定している点が図１の実施例と異なる。
【００８８】
この結果、波形生成手段の遅延調整回路を出力タイミングの遅延が最小になるように設定し、波形生成手段の入力信号及び出力信号の排他的論理和を排他的論理和回路から出力し、この出力信号の出力パルス幅を論理和回路を経由して測定し、全チャネルの中での伝播遅延時間の最大値を求め、各チャネルの伝播遅延時間と最大伝播遅延時間”ｔｐｄ＿ｍａｘ”の差が予め設定した範囲内になるように全チャネルの遅延調整回路を設定することにより、周辺回路を複雑にすることなく容易に伝播遅延時間を求めると共に短い時間でチャネル間のスキューを揃えることが可能になる。
【００８９】
図４は本発明に係る波形出力装置の他の実施例を示す構成ブロック図である。図４において１１，１２，１３，１４，１６，１７，１８，２０，２１，２２，５０，５１，５２，１０３，１０４及び１０５は図１と同一符号を付してあり、２６はマルチプレクサ、２７は演算制御手段である。
【００９０】
演算制御手段２７の”ＣＴ１”端子は遅延調整回路１２の遅延時間を制御する制御信号の出力端子、演算制御手段２７の”ＣＴ２”端子は遅延調整回路１６の遅延時間を制御する制御信号の出力端子である。
【００９１】
演算制御手段２７の”ＣＴ３”端子は遅延調整回路２０の遅延時間を制御する制御信号の出力端子、演算制御手段２７の”ＣＴＳＧ”端子は入力信号源１１の出力を制御する制御信号の出力端子である。
【００９２】
また、演算制御手段２７の”ＩＮ”端子はマルチプレクサ２６から出力される出力信号を取り込む入力端子、演算制御手段２７の”ＣＴＭＸ”端子はマルチプレクサ２６の出力を選択する制御信号の出力端子である。
【００９３】
入力信号源１１の一端は遅延調整回路１２の入力端子、排他的論理和回路１４の一方の入力端子、遅延調整回路１６の入力端子、排他的論理和回路１８の一方の入力端子、遅延調整回路２０の入力端子及び排他的論理和回路２２の一方の入力端子にそれぞれ接続される。
【００９４】
演算制御手段２７の”ＣＴ１”端子は遅延調整回路１２の遅延調整端子に接続され、演算制御手段２７の”ＣＴ２”端子は遅延調整回路１６の遅延調整端子に接続される。演算制御手段２７の”ＣＴ３”端子は遅延調整回路２０の遅延調整端子に接続され、演算制御手段２７の”ＣＴＳＧ”端子は入力信号源１１の出力制御端子に接続される。
【００９５】
また、マルチプレクサ２６の出力端子は演算制御手段２７の”ＩＮ”端子に接続され、演算制御手段２７の”ＣＴＭＸ”端子はマルチプレクサ２６の制御端子に接続される。排他的論理和回路１４の出力端子はマルチプレクサ２６の第１の入力端子に接続され、排他的論理和回路１８の出力端子はマルチプレクサ２６の第２の入力端子に接続される。排他的論理和回路２２の出力端子はマルチプレクサ２６の第３の入力端子に接続され、その他の接続に関しては図１と同じため、説明を省略する。
【００９６】
ここで、図４に示す実施例の動作を説明する。図４に示す実施例の動作は図１の実施例とほぼ同一であり、異なる点は入力信号源が共通化されていること及び各排他的論理和回路の出力信号がマルチプレクサ２６で選択され、演算制御手段２７に入力されていることである。
【００９７】
演算制御手段２７の動作は図２に示すフロー図の通りであるが、図２中”Ｓ１０４”及び”Ｓ１０９”で出力パルス幅を測定する時に、測定チャネルから出力される出力信号が”ＩＮ”端子に入力されるようにマルチプレクサ２６を制御し、マルチプレクサ２６の出力信号を測定している点が図１の実施例と異なる。
【００９８】
この結果、波形生成手段の遅延調整回路を出力タイミングの遅延が最小になるように設定し、波形生成手段の入力信号及び出力信号の排他的論理和を排他的論理和回路から出力し、この出力信号の出力パルス幅をマルチプレクサを経由して測定し、全チャネルの中での伝播遅延時間の最大値を求め、各チャネルの伝播遅延時間と最大伝播遅延時間”ｔｐｄ＿ｍａｘ”の差が予め設定した範囲内になるように全チャネルの遅延調整回路を設定することにより、周辺回路を複雑にすることなく容易に伝播遅延時間を求めると共に短い時間でチャネル間のスキューを揃えることが可能になる。
【００９９】
図５は本発明に係る波形出力装置の他の実施例を示す構成ブロック図である。図５において１１，１２，１３，１４，１６，１７，１８，２０，２１，２２，２４，５０，５１，５２，１０３，１０４及び１０５は図３と同一符号を付してあり、２８，２９，３０はスイッチ、３１は演算制御手段である。
【０１００】
演算制御手段３１の”ＣＴ１Ａ”端子はスイッチ２８を制御する制御信号の出力端子、演算制御手段３１の”ＣＴ１Ｂ”端子は遅延調整回路１２の遅延時間を制御する制御信号の出力端子である。
【０１０１】
演算制御手段３１の”ＣＴ２Ａ”端子はスイッチ２９を制御する制御信号の出力端子、演算制御手段３１の”ＣＴ２Ｂ”端子は遅延調整回路１６の遅延時間を制御する制御信号の出力端子である。
【０１０２】
演算制御手段３１の”ＣＴ３Ａ”端子はスイッチ３０を制御する制御信号の出力端子、演算制御手段３１の”ＣＴ３Ｂ”端子は遅延調整回路２０の遅延時間を制御する制御信号の出力端子である。
【０１０３】
また、演算制御手段３１の”ＩＮ”端子は論理和回路２４から出力される出力信号を取り込む入力端子、演算制御手段３１の”ＣＴＳＧ”端子は入力信号源１１の出力を制御する制御信号の出力端子である。
【０１０４】
入力信号源１１の一端はスイッチ２８の一方の入力端、スイッチ２９の一方の入力端及びスイッチ３０の一方の入力端にそれぞれ接続される。スイッチ２８の他方の入力端、スイッチ２９の他方の入力端及びスイッチ３０の他方の入力端はそれぞれ接地される。
【０１０５】
スイッチ２８の出力端は遅延調整回路１２の入力端子及び排他的論理和回路１４の一方の入力端子にそれぞれ接続され、スイッチ２９の出力端は遅延調整回路１６の入力端子及び排他的論理和回路１８の一方の入力端子にそれぞれ接続される。また、スイッチ３０の出力端は遅延調整回路２０の入力端子及び排他的論理和回路２２の一方の入力端子にそれぞれ接続される。
【０１０６】
演算制御手段３１の”ＣＴ１Ａ”端子はスイッチ２８の制御端子に接続され、演算制御手段３１の”ＣＴ１Ｂ”端子は遅延調整回路１２の遅延調整端子に接続される。演算制御手段３１の”ＣＴ２Ａ”端子はスイッチ２９の制御端子に接続され、演算制御手段３１の”ＣＴ２Ｂ”端子は遅延調整回路１６の遅延調整端子に接続される。
【０１０７】
演算制御手段３１の”ＣＴ３Ａ”端子はスイッチ３０の制御端子に接続され、演算制御手段３１の”ＣＴ３Ｂ”端子は遅延調整回路２０の遅延調整端子に接続される。論理和回路２４の出力端子は演算制御手段３１の”ＩＮ”端子に接続され、その他の接続に関しては図３と同じため、説明を省略する。
【０１０８】
ここで、図５に示す実施例の動作を説明する。図５に示す実施例の動作は図３の実施例とほぼ同一であり、異なる点は入力信号源が共通化され、各チャネルの入力にスイッチが設けられていることである。
【０１０９】
演算制御手段３１の動作は図２に示すフロー図の通りであるが、図２中”Ｓ１０４”及び”Ｓ１０９”で出力パルス幅を測定する時に、測定チャネルのスイッチを入力信号源の出力が遅延調整回路に入力されるように制御し、測定チャネル以外のチャネルのスイッチを遅延調整回路の入力が接地されるように制御している点が図３の実施例と異なる。
【０１１０】
このようにスイッチを制御することにより、測定チャネル以外のチャネルの排他的論理和回路の出力は”ローレベル”となるので、測定チャネルの排他的論理和回路から出力される出力パルスは論理和回路２４を経由して演算制御手段３１の”ＩＮ”端子に入力される。
【０１１１】
この結果、波形生成手段の遅延調整回路を出力タイミングの遅延が最小になるように設定し、スイッチを制御することで測定チャネルの波形生成手段の入力信号及び出力信号の排他的論理和を排他的論理和回路から出力し、この出力信号の出力パルス幅を論理和回路を経由して測定し、全チャネルの中での伝播遅延時間の最大値を求め、各チャネルの伝播遅延時間と最大伝播遅延時間”ｔｐｄ＿ｍａｘ”の差が予め設定した範囲内になるように全チャネルの遅延調整回路を設定することにより、周辺回路を複雑にすることなく容易に伝播遅延時間を求めると共に短い時間でチャネル間のスキューを揃えることが可能になる。
【０１１２】
なお、図１、図３、図４及び図５に示す実施例では、説明の簡単のために、チャネル毎に波形生成手段及び排他的論理和回路が記載されているが、これらの波形生成手段及び排他的論理和回路を１つのＩＣ（Integrated Circuit）に集約した構成にしても構わない。
【０１１３】
同様に、図５に示す実施例では、説明の簡単のために、チャネル毎に波形生成手段、排他的論理和回路及びスイッチが記載されているが、これらの波形生成手段、排他的論理和回路及びスイッチを１つのＩＣに集約した構成にしても構わない。
【０１１４】
また、図１に示す実施例では、入力信号源の出力が出力制御端子に入力される信号で制御されているが、この制御をすることなく入力信号源からは常に信号が出力されているとしてもよい。
【０１１５】
また、図１に示す実施例では、入力信号源がチャネル毎に記載されているが、必ずしもこのようにする必要は無く、入力信号源を共通化してもよい。
【０１１６】
また、図１、図３、図４及び図５に示す実施例では、記載されているチャネル数が３チャネルとなっているが、必ずしもこのように限定されるものではなく、チャネル数は複数あればよい。
【図面の簡単な説明】
【０１１７】
【図１】本発明に係る波形出力装置の一実施例を示す構成ブロック図である。
【図２】演算制御手段の動作を説明するフロー図である。
【図３】本発明に係る波形出力装置の他の実施例を示す構成ブロック図である。
【図４】本発明に係る波形出力装置の他の実施例を示す構成ブロック図である。
【図５】本発明に係る波形出力装置の他の実施例を示す構成ブロック図である。
【図６】従来の波形出力装置の一例を示す構成ブロック図である。
【図７】演算制御手段の動作を説明するフロー図である。
【符号の説明】
【０１１８】
１，４，７，１１，１５，１９  入力信号源
２，５，８  可変遅延素子
３，６，９，５０，５１，５２  波形生成手段
１０，２３，２５，２７，３１  演算制御手段
１００，１０１，１０２，１０３，１０４，１０５  チャネル
１２，１６，２０  遅延調整回路
１３，１７，２１  内部回路
１４，１８，２２  排他的論理和回路
２４  論理和回路
２６  マルチプレクサ
２８，２９，３０  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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