【事件の表示】
　特願２００９−５２４８５２「メモリ用モジュールコマンド構造およびメモリシステム」拒絶査定不服審判事件〔平成２０年　２月２８日国際公開、ＷＯ２００８／０２２４３４、平成２２年　１月２１日国内公表、特表２０１０−５０１９１５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
【第１】経緯
　
［１］手続
　本願は、平成１９年８月２０日（パリ条約による優先権主張平成１８年８月２２日他、米国）を国際出願日とする出願であって、手続の概要は以下のとおりである。
　
　手続補正　　　　　　　　　：平成２２年　８月　４日
　拒絶理由通知　　　　　　　：平成２４年　８月３０日（起案日）
　意見書　　　　　　　　　　：平成２５年　２月　５日
　手続補正　　　　　　　　　：平成２５年　２月　５日
　拒絶査定　　　　　　　　　：平成２５年　３月　１日（起案日）
　拒絶査定不服審判請求　　　：平成２５年　６月２０日
　
［２］査定  
　原審での査定の理由は、以下のとおりである。  
　
　〈査定の理由〉 　  
　《理由１》
　本願の各請求項係る発明は、下記の刊行物１、２に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　《理由２》
　本願の各請求項に係る発明は、下記の刊行物１、２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　
　　　　　記（刊行物）  
　刊行物１：特開２００５−３５３０６０号公報
　刊行物２：特開２００１−２２２４７２号公報
　
【第２】本願発明
　
　本願の請求項１〜３０までに係る発明は、本願特許請求の範囲（平成２２年８月４日付けの手続補正書、平成２５年２月５日付けの手続補正書による補正を含む），明細書及び図面の記載からみて、それぞれ、その特許請求の範囲の請求項１〜３０までに記載した事項により特定されるとおりのものであるところ、そのうち、請求項１に係る発明（以下「本願発明１」という。）、及び請求項１８に係る発明（以下「本願発明２」という。）は、下記のとおりのものである（なお、下線部は、平成２５年２月５日付けの手続補正書で手続補正された部分を示す。）。
　　　　　　記（本願発明１（請求項１））
　複数のメモリ装置の少なくとも1つへのアクセスを求める要求を表す複数の分離可能なコマンドを含む
モジュール
ドが
　前記複数のメモリ装置の前記
少なくとも
装置
少なくとも
アドレス
　前記複数のメモリ装置の前記
少なくとも
すコ
モジュール
　
　　　　　　記（本願発明２（請求項１８））
　データを格納する
複数のメモリ装置
　前記メモリシステムへのアクセスを求める要求を管理するプロセッサと、
　前記プロセッサからの前記要求を、
前記複数のメモリ装置
モジュール構造の複数
前記複数の分離可能な
前記複数のメモリ装置
前記複数のメモリ装置
前記複数のメモリ装置
　
【第３】当審の判断  
 　 
［１］引用刊行物の記載  
　刊行物１：特開２００５−３５３０６０号公報
　原査定の拒絶理由に引用された上記刊行物１には、以下の記載（下線は、注目箇所を示すために当審で施したものである。）が認められる。
　
【技術分野】
【０００１】
  本発明は、ハブ、メモリモジュール、及びメモリシステムとこれを通じた読み込み方法及び書き込み方法に関する。
【背景技術】
【０００２】
  図１は、特許文献１及び特許文献２によるメモリモジュールを例示したものであって、ＳＩＭＭ（ｓｉｎｇｌｅ  ｉｎ−ｌｉｎｅ  ｍｅｍｏｒｙ  ｍｏｄｕｌｅｓ）及びＤＩＭＭ（ｄｕａｌ  ｉｎ−ｌｉｎｅ  ｍｅｍｏｒｙ  ｍｏｄｕｌｅｓ）も共に例示している。ＳＩＭＭは、メモリモジュールの一側面にのみメモリチップが配置されている形態であり、一方、ＤＩＭＭは、メモリモジュールの両側面にメモリチップが配置されている。ここで、ＤＩＭＭは、ｒｅｇｉｓｔｅｒｅｄ  ＤＩＭＭ（略語でＲ−ＤＩＭＭ）及び
ｆｕｌｌ  ｂｕｆｆｅｒｅｄ  ＤＩＭＭ（略語でＦＢＤＩＭＭ）
【０００３】
  前記Ｒ−ＤＩＭＭでは、データ信号を除いた信号は、
メモリコントローラ
ＦＢＤＩＭＭでは、メモリコントローラからの全ての信号がハブ又はアドバーンストメモリバッファー（ａｄｖａｎｃｅｄ  ｍｅｍｏｒｙ  ｂｕｆｆｅｒ、ＡＭＢ）を通じてメモリチップに伝達される
【０００４】
  
図２は、ハブ及び複数のメモリチップを含む特許文献２のＦＢＤＩＭＭを例示している。前記ハブは、メモリコントローラ又は隣接するＦＢＤＩＭＭからサウスバンド（ｓｏｕｔｈｂｏｕｎｄ、ＳＢ）パケットを受信端Ｒで受信することができ、前記サウスバンドパケット（ＳＢ  ＰＡＣＫＥＴ）をメモリコントローラ又は隣接するＦＢＤＩＭＭに送信端Ｔを通じて送信することができる
【０００５】
  図３は、特許文献２のメモリシステムを例示したものであって、
ホスト（例えば、メモリコントローラ
複数のメモリモジュールを含
【０００６】
  図４は、図３に示すような特許文献２による
メモリシステム
図４に示される８個のメモリモジュール（例えば、ＦＢＤＩＭＭ）は、「デイジーチェーン（ｄａｉｓｙ  ｃｈａｉｎ）」連結方式で連結されているが、これは、前記多数のメモリモジュールがデイジーチェーンバスによって直列で連結されることを言う。このような連結方式では、前記メモリコントローラからの入力及び出力信号は順に隣接するメモリモジュールに伝達される
　
【０００７】
  図５は、前記特許文献２によるメモリシステムをより詳細に例示した図である。図５に示すように、前記
ホスト（例えば、メモリコントローラ
サウスバンドパケットは、ＦＢＤＩＭＭ選択ビット（ＦＢＤＩＭＭ  ｓｅｌｅｃｔｉｏｎ  ｂｉｔｓ）、ランク選択ビット（ｒａｎｋ  ｓｅｌｅｃｔｉｏｎ  ｂｉｔｓ）、制御ビット（ｃｏｎｔｒｏｌ  ｂｉｔｓ）、アドレスビット（ａｄｄｒｅｓｓ  ｂｉｔｓ）、又は記録されるデータ（ｄａｔａ）をそれぞれ、又は全部含む
前記ハブ以外にも、前記それぞれの複数のＦＢＤＩＭＭ（ＭＭ１〜ＭＭｎ）はメモリ情報を受信し、前記メモリ情報によって読み込み動作又は書き込み動作を行う複数のメモリ装置（Ｍ１〜Ｍｎ）を含むことができる
【０００８】
  図５に示すように、前記ハブは、サウスバンド受信端（ＳＲｘ）、サウスバンド送信端（ＳＴｘ）、ノースバンド受信端（ＮＲｘ）、ノースバンド送信端（ＮＴｘ）、及び制御部を更に含むことができる。前記
サウスバンド受信端ＳＲｘは、第１ＦＢＤＩＭＭ（又は、前記メモリコントローラ）又はそれと隣接するＦＢＤＩＭＭから前記サウスバンドパケットを受信する
【０００９】
  前記制御部は、前記
サウスバンドパケットをメモリ情報にデコーディングする。ここで、前記メモリ情報は、例えば、ＦＢＤＩＭＭ選択ビット、ランク選択ビット、制御信号、アドレス信号、データ信号をそれぞれ又は全部含むことができる
【００１０】
  前記メモリチップ（Ｍ１〜Ｍｎ）がＤＲＡＭである場合、前記制御部は、前記メモリ情報を、ＤＲＡＭインタフェース（図５のＤＲＡＭ  ＩＦ）のような、メモリインタフェース（ｍｅｍｏｒｙ  ｉｎｔｅｒｆａｃｅ）、又はメモリレジスタ（ｍｅｍｏｒｙ  ｒｅｇｉｓｔｅｒ）、又はメモリインタフェースレジスタ（ｍｅｍｏｒｙ  ｉｎｔｅｒｆａｃｅ  ｒｅｇｉｓｔｅｒ）に供給することができる。前記ＤＲＡＭインタフェースＤＲＡＭ  ＩＦのような前記メモリインタフェース、又はメモリレジスタ、又はメモリインタフェースレジスタは、前記メモリ情報を前記複数のメモリ装置（Ｍ１〜Ｍｎ）に送信するか、又は前記複数のメモリ装置（Ｍ１〜Ｍｎ）で受信することができる。
【００１１】
  又、前記制御部は、前記メモリインタフェース、又はメモリレジスタ、又はメモリインタフェースレジスタを通じて前記メモリ装置（Ｍ１〜Ｍｎ）から読み込んだデータをパケット形態でエンコーディングすることができる。
【００１２】
  各ハブ（前記デイジーチェーンの最後のハブは除外）にある前記ノースバンド受信端ＮＲｘは、隣接するＦＢＤＩＭＭで前記ノースバンドパケットを受信することができ、前記ノースバンド送信端ＮＴｘは、受信されたノースバンドパケットを、前記ホスト（又は、メモリコントローラ）又は隣接するＦＢＤＩＭＭに伝送することができる。
【００１３】
  
図６は、従来技術のサウスバンドパケットフォーマットを例示している
図６に示すように、前記サウスバンドパケットは、一回のメモリクロックの間に、１０個のビットずつ、１２回入力されるビット列で構成されることができる。図６に「Ａ」で表示された最初４列のビット列はＣＲＣ（ｃｙｃｌｉｃ  ｒｅｄｕｎｄａｎｃｙ  ｃｈｅｃｋ）コード及びコマンド／アドレス（ＣＭＤ／ＡＤＤＲ）コードを含むことができる。前記ＣＲＣコードは、伝送される信号にエラーがあるかの可否を確認するのに用いられる信号を言う。図６に「Ｂ」で表示された残り８列のビット列は記録されるデータ又は他のコマンドＣＭＤを含むことができる
【００１４】
  図７は、従来技術のノースバンドパケットフォーマットを例示している。図５に示すように、前記ノースバンドパケットは、前記ホストに向かう方向（ｕｐｓｔｒｅａｍ、即ち、上方向）に伝送される。図７を参照すると、前記ノースバンドパケットは、一回のメモリクロックの間に、１４個のビットずつ、１２回入力されるビット列で構成されることができる。前記ノースバンドパケットは、一つ以上のリードフレーム（ｒｅａｄ  ｆｒａｍｅ）に、例えば、図７に示すように、リードフレーム１（ＲＤＦ１）及びリードフレーム２（ＲＤＦ２）に分けられる。
【００１５】
  図８は、基準クロックＣＬＫ_ＲＥＦ、メモリクロックＣＬＫ_ＭＥＭ、及びパケットの伝送との間の関係を例示している。図８の例では、前記メモリクロックＣＬＫ_ＭＥＭは、前記基準クロックＣＬＫ_ＲＥＦの２倍に該当する周波数を有しており、１回のメモリクロックＣＬＫ_ＭＥＭの間に、
１２回のパケット伝送が行われる
【００１６】
  
図９は、ＦＢＤＩＭＭサウスバンドコマンドデコーディングシステムの例であって、ＤＲＡＭを制御するのに用いられることができるいくつかのコマンドを含む。図９に示すように、サウスバンドパケットは、モジュール選択ビット、コマンドビット、一つ以上のランク選択ビット、及びアドレス情報を含むことができる
【００１７】
  
図９の例に示すように、ビット２３〜２１は、前記複数のＦＢＤＩＭＭのうち、一つのＦＢＤＩＭＭを選択するために用いられることができ、これらをモジュール選択ビットと定義することができる
３個のビット（即ち、ビット２３〜２１）がＦＢＤＩＭＭを特定するのに必要である
【００１８】
  図９の例で、
ビット２０〜１８は、所望するコマンドＣＭＤを特定するのに用いられることができ、前記ＦＢＤＩＭＭを制御するのに用いられる
【００１９】
  又、
一つのビット（ビット１７）は、選択されたＦＢＤＩＭＭのランクを選択するのに用いられる。前記ランクとは、前記所望するＦＢＤＩＭＭのいずれか一面として定義される
【００２０】
  
残りのビット列（ビット１６〜０）は、バンク及び所望するメモリのアドレスを指定するのに用いられることができる
【００２１】
  
図１０は、図５に示される従来のシステムでサウスバンドパケットの書き込み及び読み込み動作を例示するタイミング図である
【００２２】
  前記図１０のタイミング図を参照すると、書き込み動作時には、前記基準クロックがク
ロック伝送線（ｃｌｏｃｋ  ｔｒａｎｓｆｅｒ  ｌｉｎｅ）から前記ハブに伝送される。図８を共に参照すると、前記メモリクロックＣＬＫ_ＭＥＭは、前記基準クロックＣＬＫ_ＲＥＦの周波数より２倍の周波数を有することができ、前記ハブ内にある位相同期ループ（ｐｈａｓｅ  ｌｏｃｋｅｄ  ｌｏｏｐ、ＰＬＬ）によって生成される。
【００２３】
  書き込まれる前記サウスバンドパケットは、前記メモリクロックＣＬＫ_ＭＥＭの一周期内に前記サウスバンド送信端ＳＴｘ及び前記サウスバンド受信端ＲＴｘを通じて全てのＦＢＤＩＭＭに伝達されることができる。
伝送された前記書き込みサウスバンドパケットは、各ハブでメモリ情報にデコーディングされることができる。図９に示すように、前記メモリ情報は、ある特定なメモリモジュール（例えば、メモリモジュールＭＭ１）が選択されたかを分かるように、ハブによってデコーディングされるモジュール選択ビットを含むことができる。前記メモリモジュールＭＭ１上の前記メモリ装置は、前記メモリ情報に従って書き込み動作を行う
【００２４】
  読み込み動作時には、図１０に示すように、読み込まれたサウスバンドパケットは、前記メモリクロックＣＬＫ_ＭＥＭの一周期内に前記サウスバンド送信端ＳＴｘ及び前記サウスバンド受信端ＳＲｘを通じて全てのＦＢＤＩＭＭに伝達されることができる。
受信された前記読み込まれたサウスバンドパケットは、同様に各ハブによってメモリ情報にデコーディングされることができる。図９に示すように、前記メモリ情報は、ある特定なメモリモジュール（例えば、メモリモジュールＭＭ１）が選択されたかを示す、ハブによってデコーディングされるモジュール選択ビットを含むことができる
読み込まれたデータは、前記メモリモジュールＭＭ１の前記メモリ装置から前記メモリモジュールＭＭ１のハブに伝達される。この際、前記メモリモジュールＭＭ１のハブは、前記読み込まれたデータをノースバンドパケットにエンコーディングすることができ、前記ノースバンドパケットを前記ノースバンド送信端ＮＴｘ及び前記ノースバンド受信端ＮＲｘを経由して、前記ホスト又はメモリコントローラに伝達することができる
　
【００２５】
  上述の、
図１〜図１０を共に参照して説明したような従来のメモリシステム
前述した８個のＦＢＤＩＭＭを含む前記従来のメモリシステムでは、各ＦＢＤＩＭＭをテストするためには、システムが８回の書き込み動作と８回の読み込み動作を行う必要がある。
【特許文献１】米国特許第５５１３１３５号明細書
【特許文献２】米国特許第６３１７３５２号明細書
　
【発明の開示】
【発明が解決しようとする課題】
【００２６】
  本発明の目的は、
メモリテスト時に複数個のメモリモジュールの読み込み及び書き込み動作を同時に行ってテスト時間を減少させることができるハブ、メモリモジュール、メモリシステム、及びこれを通じた読み込み方法及び書き込み方法
【００２７】
  ・・・前記
サウスバンドパケットは、アクティブ動作、書き込み動作、及び読み込み動作のうち、いずれか一つの動作に対するものである
　
【００４８】
  前記
パケット処理部ＰＴＰは、前記サウスバンドパケットをパケットの形態からメモリ情報の形態にデコーディングすることができる。前記メモリ情報は、モジュール選択ビット、コマンドビット、一つ以上のランク選択ビット、コマンド情報、アドレス情報をそれぞれ、又は全部含むことができる
【００４９】
  
正常モードであれば、パケット処理部ＰＴＰは、前記モジュール選択ビットがその前記パケット処理部ＰＴＰを含んでいるＦＢＤＩＭＭを示すか否かを判断する。仮に、前記モジュール選択ビットが前記パケット処理部ＰＴＰを含むＦＢＤＩＭＭを示す場合には、前記パケット処理部ＰＴＰは、前記メモリインタフェース３０にコマンドとアドレス情報を送信する
　
【００５３】
  図１３は、本発明の一実施形態によるテストモードにおいて、書き込み動作時のタイミング図を例示している。まず、第１書き込み区間１で、前記モードレジスタＲＧ１が前記ＳＭＢｕｓによって設定される。テストモードであれば、前記モジュール選択ビット、前記ランク選択ビット、及び前記メモリ情報等は無視される。第２書き込み区間２において、メモリコントローラ６００が第１メモリモジュール５００にサウスバンドパケットを伝送すると、前記第１メモリモジュール５００は、次のメモリモジュールに前記サウスバンドパケットを伝送する。このような方式で、全てのメモリモジュール５００が前記メモリクロックＣＬＫ_ＭＥＭの一つのクロック区間内に前記サウスバンドパケットを受信することができる。
【００５４】
  第３書き込み区間３において、
活性化サウスバンドパケット（ａｃｔｉｖｅ  ＳＢ  ｐａｃｋｅｔ）は、各メモリモジュール５００内にある前記パケット処理部ＰＴＰでメモリ情報にデコーディングされる
【００５５】
  この際、前記書き込みサウスバンドパケットは、各メモリモジュール５００の前記パケット処理部ＰＴＰで、モジュール選択ビット、ランク選択ビット、コマンドビット、アドレスビット、及びデータを含むメモリ情報にデコーディングされる。
テストモードである場合には、各メモリモジュール５００内の各パケット処理部ＰＴＰは、前記モジュール選択ビット及び前記ランク選択ビットを無視する
【００５６】
  図１４は、本発明の一実施形態によるテストモード時の書き込み動作を示すフローチャートである。図１４のフローチャートでは、活性化動作は書き込みサウスバンドパケットが書かれる前に予め行われるものと仮定する。
　
【００５８】
  図１５は、本発明の一実施形態によるテストモードでの読み込み動作を示すタイミング図である。第１読み込み区間（１’）で、前記モードレジスタは前記ＳＭＢｕｓによって
設定される。テストモードで設定されることにより、前記モジュール選択ビット及び前記メモリ情報は無視されても良い。
第２読み込み区間（２’）で、活性化サウスバンドパケットが伝達されると、全てのメモリモジュールが活性化動作を行う
【００５９】
  第５読み込み区間（５’）内では、最終メモリモジュールＭＭｎが上方向に隣接するメモリモジュールＭＭｎ−１の前記ノースバンド受信端ＮＲｘに向かって前記パケットデータを伝達する。このような方式で、最終メモリモジュールＭＭｎの前記メモリクロックＣＬＫ_ＭＥＭの一クロック周期間に前記メモリコントローラ６００まで前記パケットデータを伝送することができる。
【００６０】
  第６読み込み区間（６’）内では、前記最終メモリモジュールＭＭｎを除いた前記各メモリモジュール（ＭＭ１〜ＭＭｎ−１）内の前記各ハブ５１０は、メモリモジュールＭＭｎ−１からパケットデータを受信する。前記最終メモリモジュールＭＭｎを除いた前記各メモリモジュール（ＭＭ１〜ＭＭｎ−１）内の比較部ＣＯＭは、受信したパケットデータと自身のメモリモジュールから読み込んだパケットデータを互いに比較する。第７読み込み区間（７’）では、前記比較の結果として、パケットデータが同じ場合に前記比較部ＣＯＭは、合格信号を前記エラー検出レジスタＲＧ２に出力する。前記パケットデータが互いに異なると、前記比較部ＣＯＭはエラーフラグを前記エラー検出レジスタＲＧ２に出力する。
【００６１】
  第８読み込み区間（８’）では、前記メモリコントローラ６００は、全てのエラー検出レジスタＲＧ２を読み込んで、前記各メモリモジュール５００が正常に動作しているかを判断する。
【００６２】
  図１６は、本発明の一実施形態によるテストモードの読み込み動作を示すフローチャートである。
【００６３】
  全ての前記モードレジスタに、例えば、
テストモードに設定される（１１００）。そして、読み込みサウスバンドパケットが全てのメモリモジュール５００に供給される（１１０２）。次に、前記読み込みサウスバンドパケットは、各メモリモジュール５００内の各ハブ５１０においてメモリ情報にデコーディングされる（１１０４）。そして、前記モジュール選択ビット又はランク選択ビットは、それぞれ又は全部無視され、コマンド情報及びアドレス情報は、各メモリ装置５２０に伝達される（１１０６）
【００６４】
  最終メモリモジュールＭＭｎでは、上方向に隣接するメモリモジュールＭＭｎ−１にノースバンドパケットデータを伝送する（１１１０）。前記ノースバンドパケットは、前記メモリクロックＣＬＫ_ＭＥＭの一つのクロック周期内に前記メモリコントローラ６００まで伝達される。前記最終メモリモジュールＭＭｎを除いた残り各メモリモジュールＭＭｎ−１の各ハブ５１０内にある各比較部ＣＯＭは、受信したノースバンドパケットと各メ
モリモジュールで作り出されたパケットを互いに比較する（１１１２）。比較の結果は、前記エラー検出レジスタＲＧ２に貯蔵される。前記メモリコントローラ６００は、前記エラー検出レジスタＲＧ２を読み込んで、各メモリモジュール５００が正常に動作するかを判断する（１１１４）。
　
【産業上の利用可能性】
【００７７】
  上述において、本発明の実施形態をホストやメモリコントローラと関連させて説明したが、本発明の思想は他の形態のコントローラにも適用することができる。又、本発明の実施形態をモジュール選択ビット又はランク選択ビットを関連させて説明したが、
メモリモジュール、メモリ装置、又はメモリユニットを特定するどのような形態のメモリ情報でも用いられることができる
【００７８】
  また、上述において、本発明の実施形態を
ＦＢＤＩＭＭと関連させて説明したが、本発明の思想は、Ｒ−ＤＩＭＭ又はＳＩＭＭのような他のメモリモジュールにも適用されることができる
本発明の実施形態をＤＲＡＭと関連させて説明したが、本発明の思想は他のメモリタイプにも適用されることができる
　
【図面の簡単な説明】
【００８０】
【図１】多様な種類の従来技術によるメモリモジュールを示す図である。
【図２】ハブ及び複数のメモリチップを含む従来技術によるＦＢＤＩＭＭを示す図である。
【図３】従来技術によるメモリシステムを示す図である。
【図４】図３の従来技術によるメモリシステムを他の角度から見た図である。
【図５】従来技術によるメモリシステムを詳細に示す図である。
【図６】従来技術によるサウスバンドパケットフォーマットを示す図である。
【図７】従来技術によるノースバンドパケットフォーマットを示す図である。
【図８】基準クロック、メモリクロック、及びパケット伝送間の関係を示す図である。
【図９】ＦＢＤＩＭＭのサウスバンドコマンド解釈システムを示す図である。
【図１０】図５に示される従来技術によるシステムでサウスバンドパケットの書き込み及び読み込み動作を示すタイミング図である。
　
［２］刊行物１に記載された発明（以下、「引用発明」という。）　
　
　ア　引用発明認定の基礎
　刊行物１には、「ハブ、メモリモジュール、及びメモリシステムとこれを通じた読み込み方法及び書き込み方法に関する」（【0001】）ものが記載されており、
　その「従来技術」｛段落【0002】〜【0025】，図１〜１０、「
図１〜図１０を共に参照して説明したような従来のメモリシステム
サウスバンドパケット
モジュール選択ビット及び前記ランク選択ビットを無視する
　上記「従来技術」（又は、上記「正常モード」時）のメモリシステムに着目し、主にこれを基礎に刊行物１記載の発明（以下、「引用発明」という。）を認定する。上記「従来技術」を直接記載する段落【0002】〜【0025】のほか、段落【0026】以降の記載事項についても、テストモードに特有の「
モジュール選択ビット及び前記ランク選択ビットを無視する
　
　イ　概要
　メモリシステムの「ホスト」は、例えば「メモリコントローラ」である（【0005】【0007】等）とされ、図１〜図４、段落【0002】〜【0006】によれば、
　メモリコントローラと複数個（
８個
のメモリモジュール（例えば、ＦＢＤＩＭＭ）
デイジーチェーン連結方式で
　
メモリモジュール
例えば、ＦＢＤＩＭＭ
メモリコントローラ又は隣接するメモリモジュールからサウスバンド（ＳＢ）パケットを受信端Ｒで受信
サウスバンドパケットをメモリコントローラ又は隣接するＦＢＤＩＭＭに送信端Ｔを通じて送信することができる
　
　ウ　サウスバンドパケットフォーマット、サウスバンドパケット　
　サウスバンドパケットについての、
　段落【0007】「
サウスバンドパケットは、ＦＢＤＩＭＭ選択ビット（ＦＢＤＩＭＭ  ｓｅｌｅｃｔｉｏｎ  ｂｉｔｓ）、ランク選択ビット（ｒａｎｋ  ｓｅｌｅｃｔｉｏｎ  ｂｉｔｓ）、制御ビット（ｃｏｎｔｒｏｌ  ｂｉｔｓ）、アドレスビット（ａｄｄｒｅｓｓ  ｂｉｔｓ）、又は記録されるデータ（ｄａｔａ）をそれぞれ、又は全部含む
　段落【0009】「前記制御部は、前記
サウスバンドパケットをメモリ情報にデコーディングする。
前記メモリ情報は、例えば、ＦＢＤＩＭＭ選択ビット、ランク選択ビット、制御信号、アドレス信号、データ信号をそれぞれ又は全部含むことができる
　段落【0016】「
図９は、ＦＢＤＩＭＭサウスバンドコマンドデコーディングシステムの例であって、ＤＲＡＭを制御するのに用いられることができるいくつかのコマンドを含む。図９に示すように、サウスバンドパケットは、モジュール選択ビット、コマンドビット、一つ以上のランク選択ビット、及びアドレス情報を含むことができる。
　サウスバンドパケット
フォーマット
　段落【0013】「
図６は、従来技術のサウスバンドパケットフォーマットを例示している
図６に示すように、前記サウスバンドパケットは、
図６に「Ａ」で表示された最初４列のビット列はＣＲＣ（ｃｙｃｌｉｃ  ｒｅｄｕｎｄａｎｃｙ  ｃｈｅｃｋ）コード及びコマンド／アドレス（ＣＭＤ／ＡＤＤＲ）コードを含むことができる。前記ＣＲＣコードは、伝送される信号にエラーがあるかの可否を確認するのに用いられる信号を言う。図６に「Ｂ」で表示された残り８列のビット列は記録されるデータ又は他のコマンドＣＭＤを含むことができる
　デコードについての上記【0009】【0016】、段落【0048】「前記
パケット処理部ＰＴＰは、前記サウスバンドパケットをパケットの形態からメモリ情報の形態にデコーディングすることができる。前記メモリ情報は、モジュール選択ビット、コマンドビット、一つ以上のランク選択ビット、コマンド情報、アドレス情報をそれぞれ、又は全部含むことができる
　
サウスバンドパケット
ＣＲＣコード
コマンド／アドレス
コード
コード
　その「ＤＲＡＭ　ＣＭＤ」が、
サウスバンドパケットをパケットの形態から
メモリ情報
　すなわち、
サウスバンドパケット
コマンド／アドレス
コード
　・図９の各行に示される２４ビットの種々の「ＤＲＡＭ　ＣＭＤ」（例えば[ACTIVATE]，[WRITE]，[READ]等）のセット１つに相当するものであり、　・当該
サウスバンドパケットをパケットの形態から
メモリ情報
　以下、図９の各行のコマンドを示す「ＤＲＡＭ　ＣＭＤ」を、[ ]を付けた半角文字を用いて[DRAM CMD]、[ACTIVATE]，[WRITE]，[READ]等と表記することとする。
　
　そして、その図９に示される２４ビットの[DRAM CMD]（
メモリ情報
　段落【0017】「
図９の例に示すように、ビット２３〜２１は、前記複数のＦＢＤＩＭＭのうち、一つのＦＢＤＩＭＭを選択するために用いられることができ、これらをモジュール選択ビットと定義することができる
３個のビット（即ち、ビット２３〜２１）がＦＢＤＩＭＭを特定するのに必要であ
　段落【0018】「図９の例で、
ビット２０〜１８は、所望するコマンドＣＭＤを特定するのに用いられることができ、前記ＦＢＤＩＭＭを制御するのに用いられる
　段落【0019】「又、
一つのビット（ビット１７）は、選択されたＦＢＤＩＭＭのランクを選択するのに用いられる。前記ランクとは、前記所望するＦＢＤＩＭＭのいずれか一面として定義される
　段落【0020】「
残りのビット列（ビット１６〜０）は、バンク及び所望するメモリのアドレスを指定するのに用いられることができる
　図９によれば、
　
ビット２３〜２１
一つ
モジュール選択ビット
　ビット１７：選択されたモジュールのいずれか一面を示すランク選択ビット、
　
ビット２０〜１８
所望するコマンドＣＭＤを特定するのに用いられる
　
ビット１６〜１３
　ビット１２〜０：所望するメモリのアドレスを指定するＡＤＤＲビット、
　からなる。
　
　以上を総合すれば、
　
サウスバンドパケット
１０個のビット
１２回
　図６の破線で示される最初４列の伝送エラーの可否確認用
ＣＲＣコード
コマンド／アドレス
コード
残り８列の記録されるデータ又は他のコマンドＣＭＤ
　その２４ビットの
コマンド／アドレス
コード
　図９に示される２４ビットの[DRAM CMD]（例えば[ACTIVATE]，[WRITE]，[READ]等）のセットのうちの１つに相当するものであると共に、当該
サウスバンドパケットをパケットの形態から
メモリ情報
　
ビット２３〜２１
一つ
モジュール選択ビット
　
ビット１７
いずれか一面
　
ビット２０〜１８
所望するコマンドＣＭＤを特定するのに用いられる
　
ビット１６〜１３
　ビット１２〜０：所望するメモリのアドレスを指定するＡＤＤＲビット、
　からなっている。
　
　エ　書き込み、読み込み動作例
　サウスバンドパケットを用いた書き込み、読み込み動作の例が段落【0021】〜【0024】、図１０に示されており、
　「
前述した８個のＦＢＤＩＭＭを含む前記従来のメモリシステムでは、各ＦＢＤＩＭＭをテストするためには、システムが８回の書き込み動作と８回の読み込み動作を行う必要がある
　図１０に示される上記動作は、特定のメモリモジュールＭＭ１の特定アドレスにＷＤＡＴＡ，ＷＤＡＴＡを書き込み、特定のメモリモジュールＭＭＮの特定アドレスにＷＤＡＴＡ，ＷＤＡＴＡを書き込み、（テストするために）書き込んだそれらのデータを読み込む動作と理解され、
　そのような動作をさせるために、
　サウスバンドパケットとして、ＡＣＴ１・ＮＯＰ・ＮＯＰ→ＡＣＴＮ・ＮＯＰ・ＮＯＰ→ＷＲ１・ＷＤＡＴＡ・ＷＤＡＴＡ→ＷＲ２・ＷＤＡＴＡ・ＷＤＡＴＡ→ＲＤ１・ＮＯＰ・ＮＯＰ→ＲＤＮ・ＮＯＰ・ＮＯＰが、メモリコントローラから順次各メモリモジュールに送受信することが示される。
　ここに、ＡＣＴ１・ＡＣＴＮ、ＷＲ１・ＷＲ２、ＲＤ１・ＲＤＮが、それぞれ、図９の[DRAM CMD]セット中の２４ビットの[ACTIVATE]、[WRITE]，[READ]を、ＣＲＣコードの右に含むサウスバンドパケットであることは明らかである。
　そして、テストモード時の「
アクティブ動作
　【0027】「前記
サウスバンドパケットは、アクティブ動作、書き込み動作、及び読み込み動作のうち、いずれか一つの動作に対するものである
　【0054】「第３書き込み区間３において、
活性化サウスバンドパケット（ａｃｔｉｖｅ  ＳＢ  ｐａｃｋｅｔ）は、各メモリモジュール５００内にある前記パケット処理部ＰＴＰでメモリ情報にデコーディングされる
　【0058】「
第２読み込み区間（２’）で、活性化サウスバンドパケットが伝達されると、全てのメモリモジュールが活性化動作を行う
　書き込み、読み込み動作は、例えば、図１０に示されるようになされるものであって、
　特定のメモリモジュールＭＭ１の特定アドレスにＷＤＡＴＡ，ＷＤＡＴＡを書き込み、特定のメモリモジュールＭＭＮの特定アドレスにＷＤＡＴＡ，ＷＤＡＴＡを書き込み、書き込んだそれらのデータを読み込むために、
　メモリコントローラから直列に連結した複数のメモリモジュール（ＦＢＤＩＭＭ）に対して送信し、そのうちの１つのメモリモジュールに受信させるサウスバンドパケットとして、
　ＭＭ１を活性化する（図９の[DRAM CMD]である）[ACTIVATE]を含む「ＡＣＴ１・ＮＯＰ・ＮＯＰ」、ＭＭＮを活性化する（[DRAM CMD]である）[ACTIVATE]を含む「ＡＣＴ２・ＮＯＰ・ＮＯＰ」を送信し、それぞれ、ＭＭ１、ＭＭ２が受信し、
　ＭＭ１が活性化した後、ＭＭ１にＷＤＡＴＡ・ＷＤＡＴＡを書き込む（[DRAM CMD]である）[WRITE]を含む「ＷＲ１・ＷＤＡＴＡ・ＷＤＡＴＡ」を送信し、ＭＭ１はこれを受信し、
　ＭＭＮが活性化した後、ＭＭＮにＷＤＡＴＡ・ＷＤＡＴＡを書き込む（[DRAM CMD]である）[WRITE]を含む「ＷＲＮ・ＷＤＡＴＡ・ＷＤＡＴＡ」を送信し、ＭＭＮはこれを受信し、
　ＭＭ１にＷＤＡＴＡ・ＷＤＡＴＡが書き込み動作がなされた後、ＭＭ１からＲＤＡＴＡ・ＲＤＡＴＡを読み込む（[DRAM CMD]である）[READ]を含む「ＲＤ１」を送信し、ＭＭＮはこれを受信し、
　ＭＭＮにＷＤＡＴＡ・ＷＤＡＴＡが書き込み動作がなされた後、ＭＭＮからＲＤＡＴＡ・ＲＤＡＴＡを読み込む（[DRAM CMD]である）[READ]を含む「ＲＤＮ」を送信し、ＭＭＮはこれを受信し、
　これによって、ＭＭ１及びＭＭＮからのノースバンドによって、ＭＭ１からのＲＤＡＴＡ・ＲＤＡＴＡ、ＭＭＮからのＲＤＡＴＡ・ＲＤＡＴＡを読み出す、
　ようにされる。
　
　オ　引用発明
　以上によれば、引用発明として、下記の発明を認定することができる（便宜上、ｐ〜ｓに分説しておく）。
　
　　　　　　　記（引用発明）
ｐ　：メモリコントローラと複数個（８個）のメモリモジュール（例えば、ＦＢＤＩＭＭ）がデイジーチェーン連結方式で直列に連結されるメモリシステムであって、
ｑ　：メモリモジュール（例えば、ＦＢＤＩＭＭ）に含まれるハブは、メモリコントローラ又は隣接するメモリモジュールからサウスバンド（ＳＢ）パケットを受信端Ｒで受信することができるようにされ、サウスバンドパケットをメモリコントローラ又は隣接するＦＢＤＩＭＭに送信端Ｔを通じて送信することができるようにされ、
ｒ　：
サウスバンドパケット
　図６の破線で示される最初４列の伝送エラーの可否確認用ＣＲＣコードと、その右に示される２４ビットのコマンド／アドレス（ＣＭＤ／ＡＤＤＲ）コードと、残り８列の記録されるデータ又は他のコマンドＣＭＤ（図６のＢ）とからなり、
　その２４ビットのコマンド／アドレス（ＣＭＤ／ＡＤＤＲ）部分は、
　図９に示される２４ビットの[DRAM CMD]（例えば[ACTIVATE]，[WRITE]，[READ]等）のセットのうちの１つに相当するものであると共に、当該サウスバンドパケットをパケットの形態からデコードした
メモリ情報
ｒ１：ビット２３〜２１：複数個のメモリモジュールから一つを選択するためのモジュール選択ビット、
　ビット１７：選択されたモジュールのいずれか一面を示すランク選択ビット、
　ビット２０〜１８：所望するコマンドＣＭＤを特定するのに用いられるＣＭＤビット、
　ビット１６〜１３：メモリのバンクを指定するＢＡＮＫビット、
　ビット１２〜０：所望するメモリのアドレスを指定するＡＤＤＲビット、
　からなり、
ｓ　：書き込み、読み込み動作は、例えば、図１０に示されるようになされるものであって、
　特定のメモリモジュールＭＭ１の特定アドレスにＷＤＡＴＡ，ＷＤＡＴＡを書き込み、特定のメモリモジュールＭＭＮの特定アドレスにＷＤＡＴＡ，ＷＤＡＴＡを書き込み、書き込んだそれらのデータを読み込むために、
　メモリコントローラから直列に連結した複数のメモリモジュール（ＦＢＤＩＭＭ）に対して送信し、そのうちの１つのメモリモジュールに受信させるサウスバンドパケットとして、
　ＭＭ１を活性化する（図９の[DRAM CMD]である）[ACTIVATE]を含む「ＡＣＴ１・ＮＯＰ・ＮＯＰ」、ＭＭＮを活性化する（[DRAM CMD]である）[ACTIVATE]を含む「ＡＣＴ２・ＮＯＰ・ＮＯＰ」を送信し、それぞれ、ＭＭ１、ＭＭ２が受信し、
　ＭＭ１が活性化した後、ＭＭ１にＷＤＡＴＡ・ＷＤＡＴＡを書き込む（[DRAM CMD]である）[WRITE]を含む「ＷＲ１・ＷＤＡＴＡ・ＷＤＡＴＡ」を送信し、ＭＭ１はこれを受信し、
　ＭＭＮが活性化した後、ＭＭＮにＷＤＡＴＡ・ＷＤＡＴＡを書き込む（[DRAM CMD]である）[WRITE]を含む「ＷＲＮ・ＷＤＡＴＡ・ＷＤＡＴＡ」を送信し、ＭＭＮはこれを受信し、
　ＭＭ１にＷＤＡＴＡ・ＷＤＡＴＡが書き込み動作がなされた後、ＭＭ１からＲＤＡＴＡ・ＲＤＡＴＡを読み込む（[DRAM CMD]である）[READ]を含む「ＲＤ１」を送信し、ＭＭＮはこれを受信し、
　ＭＭＮにＷＤＡＴＡ・ＷＤＡＴＡが書き込み動作がなされた後、ＭＭＮからＲＤＡＴＡ・ＲＤＡＴＡを読み込む（[DRAM CMD]である）[READ]を含む「ＲＤＮ」を送信し、ＭＭＮはこれを受信し、
　これによって、ＭＭ１及びＭＭＮからのノースバンドによって、ＭＭ１からのＲＤＡＴＡ・ＲＤＡＴＡ、ＭＭＮからのＲＤＡＴＡ・ＲＤＡＴＡを読み出す、
　ようにされる、
ｐ　：メモリシステム。　
　
［３］本願発明１と引用発明との対比・判断 
　
　（１）本願発明１（構成要件の分説等）
　本願発明１は、以下のように要件Ａ〜Ｂ２に分説することができる。
　
　　　　　　　　　本願発明１（分説）
Ａ　：複数のメモリ装置の少なくとも1つへのアクセスを求める要求を表す複数の分離可能なコマンドを含むモジュールコマンド構造であって、
Ｂ　：前記複数の別個のコマンドが、
Ｂ１：前記複数のメモリ装置の前記少なくとも1つに対する装置アドレスと、前記複数のメモリ装置の前記少なくとも1つにある複数のメモリバンクの1つに対するバンクアドレスとを含むアドレス識別子と、
Ｂ２：前記複数のメモリ装置の前記少なくとも1つによって実行される操作を表すコマンド識別子とを含む、
Ａ　：モジュールコマンド構造。
　
　（２）要件Ａ、Ｂ、Ｂ１，Ｂ２の「複数のメモリ装置」について
　引用発明のｐの「複数個（
８個
のメモリモジュール（例えば、ＦＢＤＩＭＭ）
　
　（３）要件Ａについて
　〈解釈〉
　要件Ａは、
　Ａ１：複数の分離可能なコマンドを含むモジュールコマンド構造であって、
　Ａ２：その複数の分離可能なコマンドは、複数のメモリ装置の少なくとも1つへのアクセスを求める要求を表すものであること
　を要求している。
　
　ア　上記Ａ１，Ａ２の「
分離可能な
　「複数の
分離可能な
分離可能な
　・「複数のメモリ装置の1つにアクセスするための、プロセッサからの要求を表す複数の分離可能なコマンドを含む
モジュールコマンドセットであって
複数の別個のコマンドのそれぞれが
モジュールコマンドセット
　・要件Ｂの「
前記
別個のコマンド
　・「コマンド識別機構566は、要求の実行に使用される複数のコマンドを決定する。各コマンドは分離可能であり、組み合わされてホストシステム102からの要求を満たす。」（段落【0053】）
　との記載に照らせば、
　上記「
分離可能な
別個の
　上記Ａ１，Ａ２の「複数の分離可能なコマンド」は、「
他のコマンドとは区別し得る別個の
　
　イ　Ａ１「複数の分離可能なコマンドを含むモジュールコマンド構造であって、」について
　そして、上記アを踏まえて、Ａ１「・・・モジュールコマンド構造」についてみるに、
　明細書の「たとえば、図5Aから図5Cに示すモジュールコマンド構造」（段落【0053】）「
モジュールコマンド構造500、520、および540
モジュールコマンド構造500、520、および540
　上記Ａ１で「複数の分離可能なコマンド」（上記のとおり「
他のコマンドとは区別し得る別個の
　「モジュール」は構成単位、機能単位、セットの１パーツを意味する用語であること等を考慮すれば、
　上記Ａ１「複数の分離可能なコマンドを含むモジュールコマンド構造であって、」とは、
　「
他のコマンドとは区別し得る別個の
モジュールコマンド（個々のコマンド）
　
　ウ　上記Ａ２の「要求」について
　上記Ａ２において、「複数の分離可能なコマンド」、すなわち、「
他のコマンドとは区別し得る別個の
　当該「要求」とは、
　・明細書には「ホストシステム102のプロセッサ103からの要求を受け取る目的でホストシステム102と通信することが可能となる。」（段落【0052】）、「ホストシステム102からの要求を分析して、その要求からメモリ装置アドレスおよび/またはバンクアドレスならびにコマンドをそれぞれ抽出する。コマンド識別機構566は、要求の実行に使用される複数のコマンドを決定する。」（段落【0053】）との記載があるものの、
　請求項１では、何からの要求であるかを特定していないこと、
　・明細書には、「ホストシステム102からの要求を分析して、その要求からメモリ装置アドレスおよび/またはバンクアドレスならびにコマンドをそれぞれ抽出する。コマンド識別機構566は、要求の実行に使用される複数のコマンドを決定する。各コマンドは分離可能であり、組み合わされてホストシステム102からの要求を満たす。」（段落【0053】）との記載はあるものの、
　如何なる、いくつの具体的「要求」が、いかなる具体的な複数のコマンドに対応するのか、記載されていないし、請求項１にもそれらについての特定記載はないこと、
　からすれば、何からの「要求」であるか、１つの要求であるか又は複数の「要求」であるかを問わない「要求」と理解される。
　
　〈引用発明との対比〉
　エ　上記要件Ａ１は、上記のとおり、「
他のコマンドとは区別し得る別個の
モジュールコマンド（個々のコマンド）
　引用発明のｓにおける「メモリコントローラから直列に連結した複数のメモリモジュール（ＦＢＤＩＭＭ）に対して送信し、そのうちの１つのメモリモジュールに受信させるサウスバンドパケット」である、
　ＭＭ１のメモリモジュールに対する、
　・「ＭＭ１を活性化する（図９の[DRAM CMD]である）[ACTIVATE]を含む「ＡＣＴ１・ＮＯＰ・ＮＯＰ」」、
　・「ＭＭ１が活性化した後、ＭＭ１にＷＤＡＴＡ・ＷＤＡＴＡを書き込む（[DRAM CMD]である）[WRITE]を含む「ＷＲ１・ＷＤＡＴＡ・ＷＤＡＴＡ」」、
　・「ＭＭ１にＷＤＡＴＡ・ＷＤＡＴＡが書き込み動作がなされた後、ＭＭ１からＲＤＡＴＡ・ＲＤＡＴＡを読み込む（[DRAM CMD]である）[READ]を含む「ＲＤ１」」
　は、いずれも、
　（引用発明：ｒで）「図６の破線で示される最初４列の伝送エラーの可否確認用ＣＲＣコード」の「右に示される２４ビットのコマンド／アドレス（ＣＭＤ／ＡＤＤＲ）コード」部分を含み、
　「その２４ビットのコマンド／アドレス（ＣＭＤ／ＡＤＤＲ）部分は、
　図９に示される２４ビットの[DRAM CMD]（例えば[ACTIVATE]，[WRITE]，[READ]等）のセットのうちの１つに相当するものであると共に、当該
サウ
メモリ情報
　いずれも、引用発明：ｒ１の構造をもつ「コマンドモジュール」ということができるものである。
　つまり、引用発明の
サウスバンドパケット
　「
他のコマンドとは区別し得る別個の
モジュールコマンド（個々のコマンド）
　
　オ　上記要件Ａ２は、上記のとおり、Ａ２「その、
他のコマンドとは区別し得る別個の
　エで上記した、引用発明の３つの「
サウスバンドパケット
　「複数のメモリ装置の少なくとも1つ」である「特定のメモリモジュールＭＭ１の特定アドレスにＷＤＡＴＡ，ＷＤＡＴＡを書き込み、特定のメモリモジュールＭＭＮの特定アドレスにＷＤＡＴＡ，ＷＤＡＴＡを書き込み、書き込んだそれらのデータを読み込む」という、「アクセスを求める要求を表すもの」ということができ、上記要件Ａ２を満たしている。
　また、その[ACTIVATE]，「WRITE」のセットも、「複数のメモリ装置の少なくとも1つ」の特定のアドレスにデータを書き込むという「アクセスを求める要求」を表しているといえ、上記要件Ａ２も満たしている。
　また、当然に想定される[ACTIVATE]，「READ」のセットも、「複数のメモリ装置の少なくとも1つ」の特定のアドレスからデータを読み込むという「アクセスを求める要求」を表しているといえ、上記要件Ａ２を満たしている。
　
　カ　まとめ
　以上のとおりであるから、本願発明１と引用発明のサウスバンドパケットとは要件Ａにおいて相違しない。
　
　（４）要件Ｂ、Ｂ１，Ｂ２について
　Ｂ「前記複数の別個のコマンドが、」
　Ｂ１「前記複数のメモリ装置の前記少なくとも1つに対する装置アドレスと、前記複数のメモリ装置の前記少なくとも1つにある複数のメモリバンクの1つに対するバンクアドレスとを含むアドレス識別子と、」（を含む）
　Ｂ２「前記複数のメモリ装置の前記少なくとも1つによって実行される操作を表すコマンド識別子とを含む、」
　
　上記Ｂ〜Ｂ２の要件は、前記複数の別個のコマンドが、
　
アドレス識別子
コマンド識別子
含み
　
アドレス識別子
装置アドレス
バンクアドレス
含む
　
　上記（３）エでみた、引用発明の３つの「サウスバンドパケット」、「ＡＣＴ１・ＮＯＰ・ＮＯＰ」「ＷＲ１・ＷＤＡＴＡ・ＷＤＡＴＡ」「ＲＤ１」それぞれが含む「２４ビットのコマンド／アドレス（ＣＭＤ／ＡＤＤＲ）部分」である[ACTIVATE]，「WRITE」，「READ」が、Ｂ「前記複数の別個のコマンド」といい得ることは前記のとおりであるところ、
　それらは、いずれも、上記ｒ１の構造をもっていて、
　その「ビット２０〜１８：所望するコマンドＣＭＤを特定するのに用いられる
ＣＭＤビット
コマンド識別子
　引用発明のサウスバンドパケットも、「前記複数のメモリ装置の前記少なくとも1つによって実行される操作を表すコマンド識別子とを含」んでいるといえ、要件Ｂ１を満たす。
　そして、その「ビット２３〜２１：複数個のメモリモジュールから一つを選択するための
モジュール選択ビット
装置アドレス
　その「ビット１６〜１３：メモリのバンクを指定する
ＢＡＮＫビット
バンクアドレス
　かかる「
モジュール選択ビット
ＢＡＮＫビット
　または、これらと「ビット１２〜０：所望するメモリのアドレスを指定する
ＡＤＤＲビット
　いずれも、セットでメモリのアドレスを識別する機能を有することは明らかであるから、「
アドレス識別子
　そうすると、「前記複数の別個のコマンド」といい得る上記[ACTIVATE]，「WRITE」，「READ」は、「前記複数のメモリ装置の前記少なくとも1つに対する装置アドレスと、前記複数のメモリ装置の前記少なくとも1つにある複数のメモリバンクの1つに対するバンクアドレスとを含むアドレス識別子」を含んでいるといえ、要件Ｂ２を満たす。
　
　以上によれば、引用発明のサウスバンドパケットは、要件Ｂ、Ｂ１，Ｂ２も満たし、本願発明１と引用発明のサウスバンドパケットとは、要件Ｂ、Ｂ１、Ｂ２のいずれにおいても相違しない。
　
　（５）まとめ（対比・判断）
　以上によれば、引用発明のサウスバンドパケットは、本願発明１の要件Ａ，Ｂ，Ｂ１，Ｂ２の全ての要件を備えており、要件Ａ，Ｂ，Ｂ１，Ｂ２の全てにおいて本願発明と相違はなく一致する。
　したがって、本願発明は、刊行物１に記載された発明ということができる。
　
　（６）予備的検討
　ア　上記（３）において、引用発明のサウスバンドパケットである「ＡＣＴ１・ＮＯＰ・ＮＯＰ」、「ＷＲ１・ＷＤＡＴＡ・ＷＤＡＴＡ」、「ＲＤ１」の「２４ビットのコマンド／アドレス（ＣＭＤ／ＡＤＤＲ）部分」である[ACTIVATE]，「WRITE」，「READ」は、要件Ａを満たしている、としたが、
　仮に、それらサウスバンドパケットは、デコードされたものではなく伝送エラーの可否確認用ＣＲＣコード（図６の破線）が付されパケット化されているから、その「２４ビットのコマンド／アドレス（ＣＭＤ／ＡＤＤＲ）部分」である[ACTIVATE]，「WRITE」，「READ」には、要件Ｂ１のアドレス識別子とＢ２のコマンド識別子とを含む本願発明１のモジュールコマンド構造の存在はない、といえたとした場合についても検討しておく。
　この場合、本願発明１と引用発明のサウスバンドパケットとは、モジュールコマンドの構造が、引用発明では、デコードすることで取得されるものであるのに対して、本願発明１ではそうではない点で相違があると想定される。
　
　ア-１　確かに、サウスバンドパケットである「ＡＣＴ１・ＮＯＰ・ＮＯＰ」、「ＷＲ１・ＷＤＡＴＡ・ＷＤＡＴＡ」、「ＲＤ１」は、伝送エラーの可否確認用ＣＲＣコード（図６の破線）が付されパケット化されているものであり、これをデコードすることで、図９に示される２４ビットのみで構成される[DRAM CMD]である[ACTIVATE]，[WRITE]，[READ]が抽出されるものであるが、
　そうである以上、伝送エラーの可否確認用ＣＲＣコードが付されパケット化される前、エンコード対象となる[DRAM CMD]である[ACTIVATE]，[WRITE]，[READ]が、「メモリコントローラ」内に（又はそれより上流側で）当然存在しているはずであり、
　刊行物１に接した当業者であれば、当該当然に存在していると想定される、エンコード対象となる、ＣＲＣの付与・パケット化前の[DRAM CMD]である[ACTIVATE]，[WRITE]，[READ]をごく普通に想定するというべきである。
　すなわち、仮に、引用発明のサウスバンドパケットに含まれる[DRAM CMD]である[ACTIVATE]，「WRITE」，「READ」には、要件Ｂ１のアドレス識別子とＢ２のコマンド識別子とを含む本願発明１のモジュールコマンド構造の存在はない、といえたとしても、
　そこから、エンコード対象となる、ＣＲＣの付与・パケット化前の[DRAM CMD]である[ACTIVATE]，[WRITE]，[READ]を想定し、本願発明１に至ることは当業者が容易に想到し得ることであり、
　したがって、本願発明は、刊行物１に基づいて当業者が容易に想到し得た発明ということができる。
　
　ア-２　また、上述の考察とは別の観点からも、本願発明１は当業者の容易想到であるということができる。
　すなわち、ＣＲＣコードを付加するのは、伝送エラーの可否確認ができるようにして信頼性を向上するためであることは明らかであるところ、そのような信頼性を向上する機能を求めずＣＲＣコードを付加しないコマンドパケットを用いることもごく普通のことにすぎないことからすれば、引用発明のサウスバンドパケットを、ＣＲＣコードを含まないパケットとすることは、当業者が容易に想到し得ることである。
　そして、そのようにした場合、サウスバンドパケットは、[DRAM CMD]である[ACTIVATE]，[WRITE]，[READ]等を単にパケット化したものとなり、パケット化されていることを除けば、そこには、[DRAM CMD]である[ACTIVATE]，[WRITE]，[READ]がそのまま存在していることになる。
　一方、本願発明１は、「モジュールコマンド構造」とするに止まるものであって、パケット化されているものまで排除するものではない。　
　そうすると、仮に、上記のことがいえたとしても、引用発明のサウスバンドパケットを、ＣＲＣコードを含まないパケットとすることで容易に本願発明１に至るのであり、本願発明１は、刊行物１に基づいて当業者が容易に想到し得た発明ということができる。
　
　イ　上記（４）において、
　仮に、引用発明の「
モジュール選択ビット
ＢＡＮＫビット
　または、これらと「ビット１２〜０：所望するメモリのアドレスを指定する
ＡＤＤＲビット
　いずれも、セットとして「
アドレス識別子
　
　しかし、引用発明の「
モジュール選択ビット
ＢＡＮＫビット
　または、これらと「ビット１２〜０：所望するメモリのアドレスを指定する
ＡＤＤＲビット
　セットでメモリのアドレスを識別する機能を有することは明らかであるから、これらを合わせたビット（セット）を「
アドレス識別子
アドレス識別子
　したがって、この場合、本願発明は、刊行物１に基づいて当業者が容易に想到し得た発明ということができる。
　
［４］本願発明２について 
　
　（１）刊行物記載の発明（その２）
　刊行物１には、前記のとおりの引用発明（刊行物１記載発明）が認定し得、ｐ「メモリコントローラと複数個（８個）のメモリモジュール（例えば、ＦＢＤＩＭＭ）がデイジーチェーン連結方式で直列に連結される」ものであって、メモリコントローラを用いて複数個（８個）のメモリモジュールにアクセスするタイプのものであるところ、
　かかるタイプのものでは、明記はなくとも、「メモリコントローラ」の上流側に「メモリコントローラ」に対して「メモリモジュール」へのアクセスを要求するプロセッサの存在が予定されていて、プロセッサから「メモリコントローラ」を介して「メモリモジュール」にアクセスするようになっていることは、前提技術として当業者に明らかである。
　したがって、刊行物１に記載されている発明として、そのようなプロセッサを備えたシステムを認定することができる。
　すなわち、前記［２］で認定したメモリシステムの引用発明に、そのようなプロセッサを追加したシステムも、「刊行物記載発明」として認定することができ、これを「引用発明’」とする。
　「引用発明’」は、前記［２］で認定した引用発明の構成ｐ〜ｓに、
　ｔ：「前記メモリコントローラに対して前記メモリモジュールへのアクセスを要求するプロセッサと、
　を含むシステム。」を追加した以下のとおりのものとすることができる。（引用発明と異なる箇所にを下線を付した。）。
　
　　　　　　　　記（引用発明’）
ｐ　：メモリコントローラと複数個（８個）のメモリモジュール（例えば、ＦＢＤＩＭＭ）がデイジーチェーン連結方式で直列に連結されるメモリシステムであって、
ｑ　：メモリモジュール（例えば、ＦＢＤＩＭＭ）に含まれるハブは、メモリコントローラ又は隣接するメモリモジュールからサウスバンド（ＳＢ）パケットを受信端Ｒで受信することができるようにされ、サウスバンドパケットをメモリコントローラ又は隣接するＦＢＤＩＭＭに送信端Ｔを通じて送信することができるようにされ、
ｒ　：サウスバンドパケットは、図６に示すように、１０個のビット（１列）が１２回入力されるビット列で構成されるパケット形態であって、
　図６の破線で示される最初４列の伝送エラーの可否確認用ＣＲＣコードと、その右に示される２４ビットのコマンド／アドレス（ＣＭＤ／ＡＤＤＲ）コードと、残り８列の記録されるデータ又は他のコマンドＣＭＤ（図６のＢ）とからなり、
　その２４ビットのコマンド／アドレス（ＣＭＤ／ＡＤＤＲ）部分は、
　図９に示される２４ビットの[DRAM CMD]（例えば[ACTIVATE]，[WRITE]，[READ]等）のセットのうちの１つに相当するものであると共に、当該サウスバンドパケットをパケットの形態からデコードしたメモリ情報の一部と同じであって、
ｒ１：ビット２３〜２１：複数個のメモリモジュールから一つを選択するためのモジュール選択ビット、
　ビット１７：選択されたモジュールのいずれか一面を示すランク選択ビット、
　ビット２０〜１８：所望するコマンドＣＭＤを特定するのに用いられるＣＭＤビット、
　ビット１６〜１３：メモリのバンクを指定するＢＡＮＫビット、
　ビット１２〜０：所望するメモリのアドレスを指定するＡＤＤＲビット、
　からなり、
ｓ　：書き込み、読み込み動作は、例えば、図１０に示されるようになされるものであって、
　特定のメモリモジュールＭＭ１の特定アドレスにＷＤＡＴＡ，ＷＤＡＴＡを書き込み、特定のメモリモジュールＭＭＮの特定アドレスにＷＤＡＴＡ，ＷＤＡＴＡを書き込み、書き込んだそれらのデータを読み込むために、
　メモリコントローラから直列に連結した複数のメモリモジュール（ＦＢＤＩＭＭ）に対して送信し、そのうちの１つのメモリモジュールに受信させるサウスバンドパケットとして、
　ＭＭ１を活性化する（図９の[DRAM CMD]である）[ACTIVATE]を含む「ＡＣＴ１・ＮＯＰ・ＮＯＰ」、ＭＭＮを活性化する（[DRAM CMD]である）[ACTIVATE]を含む「ＡＣＴ２・ＮＯＰ・ＮＯＰ」を送信し、それぞれ、ＭＭ１、ＭＭ２が受信し、
　ＭＭ１が活性化した後、ＭＭ１にＷＤＡＴＡ・ＷＤＡＴＡを書き込む（[DRAM CMD]である）[WRITE]を含む「ＷＲ１・ＷＤＡＴＡ・ＷＤＡＴＡ」を送信し、ＭＭ１はこれを受信し、
　ＭＭＮが活性化した後、ＭＭＮにＷＤＡＴＡ・ＷＤＡＴＡを書き込む（[DRAM CMD]である）[WRITE]を含む「ＷＲＮ・ＷＤＡＴＡ・ＷＤＡＴＡ」を送信し、ＭＭＮはこれを受信し、
　ＭＭ１にＷＤＡＴＡ・ＷＤＡＴＡが書き込み動作がなされた後、ＭＭ１からＲＤＡＴＡ・ＲＤＡＴＡを読み込む（[DRAM CMD]である）[READ]を含む「ＲＤ１」を送信し、ＭＭＮはこれを受信し、
　ＭＭＮにＷＤＡＴＡ・ＷＤＡＴＡが書き込み動作がなされた後、ＭＭＮからＲＤＡＴＡ・ＲＤＡＴＡを読み込む（[DRAM CMD]である）[READ]を含む「ＲＤＮ」を送信し、ＭＭＮはこれを受信し、
　これによって、ＭＭ１及びＭＭＮからのノースバンドによって、ＭＭ１からのＲＤＡＴＡ・ＲＤＡＴＡ、ＭＭＮからのＲＤＡＴＡ・ＲＤＡＴＡを読み出す、
　ようにされる、
ｐ　：メモリシステム
と
ｔ　：
前記メモリコントローラに対して前記メモリモジュールへのアクセスを要求するプロセッサと
　を含むシステム
　
　〈本願発明２と引用発明’との対比・判断〉
　前記［３］でした本願発明１と引用発明との対比・判断を踏まえ、以下、検討する。
　
（２）本願発明２（構成要件の分説等）
　本願発明２は、以下のように要件Ｃ〜Ｇに分説することができる。
　
　　　　　　　　　本願発明２（分説）
Ｃ　：データを格納する複数のメモリ装置を含むメモリシステムと、
Ｄ　：前記メモリシステムへのアクセスを求める要求を管理するプロセッサと、
Ｅ　：前記プロセッサからの前記要求を、前記複数のメモリ装置の少なくとも1つによって解釈可能であるモジュール構造の複数の分離可能なコマンドに変換するコントローラであって、
Ｅ１：前記複数の分離可能なコマンドが、前記複数のメモリ装置の前記少なくとも1つに対するアドレス識別子と、
Ｅ２：前記複数のメモリ装置の前記少なくとも1つによって実行される操作を表すコマンド識別子とを含むを含む
Ｅ　：コントローラとを含む
Ｆ　：システムであって、
Ｇ　：前記複数のメモリ装置および前記コントローラが通信用に直列接続されている、
Ｆ　：システム。
　
　（３）要件Ｃについて
　引用発明’のｐの「複数個（８個）のメモリモジュール（例えば、ＦＢＤＩＭＭ）」は、本願発明２でいう「データを格納する複数のメモリ装置を含むメモリシステム」ということができ、引用発明’のシステムもこれを含んでいる。本願発明２と引用発明’は要件Ｃにおいて相違しない。
　
　（４）要件Ｄについて
　引用発明’のｔ「
前記メモリコントローラに対して前記メモリモジュールへのアクセスを要求するプロセッサ
　なお、本願発明２の「要求」について検討するに、「プロセッサからの要求」であることは特定されている（要件Ｅ）点では本願発明１と異なるものの、如何なる、いくつの要求（１つの要求であるか又は複数の要求であるか）であるかを問わない「要求」と理解される点においては本願発明１と変わりは無い。
　
　（５）要件Ｇ，Ｆについて
　引用発明’でもｐ「メモリコントローラと複数個（８個）のメモリモジュール（例えば、ＦＢＤＩＭＭ）がデイジーチェーン連結方式で直列に連結され」ており、「前記複数のメモリ装置および前記コントローラが通信用に直列接続されている」ということができるから、引用発明’は、要件Ｇを満たし、要件Ｇにおいて本願発明２と相違しない。
　また、引用発明’も、全体を「システム」とするから、要件Ｆにおいても、本願発明２と相違しない。
　
　（６）要件Ｅ、Ｅ１、Ｅ２について
　
　ア　要件Ｅについて
　Ｅ「前記プロセッサからの前記要求を、前記複数のメモリ装置の少なくとも1つによって解釈可能である
モジュール構造の複数の分離可能なコマンド
　Ｅ「コントローラとを含む」
　
　前記［３］（３）での検討を踏まえれば、
　・要件Ｅ、Ｅ１の「モジュール構造の複数の分離可能なコマンド」は、「モジュール構造の、
他のコマンドとは区別し得る別個の
　・また、引用発明’のサウスバンドパケットである「ＡＣＴ１・ＮＯＰ・ＮＯＰ」、　「ＷＲ１・ＷＤＡＴＡ・ＷＤＡＴＡ」、「ＲＤ１」の「２４ビットのコマンド／アドレス（ＣＭＤ／ＡＤＤＲ）部分」である[ACTIVATE]，「WRITE」，「READ」は、「
他のコマンドとは区別し得る別個の
　そして、引用発明’ｐ、ｓから、それらのサウスバンドパケットが、メモリコントローラから発信し、複数のメモリ装置（複数のメモリモジュール）に対して送信するものであることは明らかであり、
　それらサウスバンドパケットも、サウスバンドパケットに含まれる上記[ACTIVATE]，「WRITE」，「READ」も、複数のメモリ装置の少なくとも1つによって解釈可能であることも明らかであるところ、
　引用発明’の「プロセッサ」はｔ「
前記メモリコントローラに対して前記メモリモジュールへのアクセスを要求する
　そうすると、引用発明’におけるサウスバンドパケットも、「
メモリコントローラ
その要求に基づいて、
発信する
　そして、そもそも、プロセッサとメモリ装置間に介在する「メモリコントローラ」の存在意義は、プロセッサが、個々に異なり得るメモリ装置の物理アドレス体系やメモリ装置の種類に依存するコマンド体系・タイミング等まで管理作成する必要性をなくし、これらを吸収することにあるのであるから、そこで、プロセッサからのメモリアクセス要求を
変換
　｛このことは、例えば、以下の周知例１，周知例２からみても明らかである。
　・周知例１：特開２００２−２５９３２２号公報（例えば、段落【0006】【0012】【0013】【0026】【0030】【0053】〜【0059】、図２，図６、等）、
　・周知例２：特表２００２−５３０７４２号公報（例えば、「ユニバーサルコントローラ１０４」、段落【0018】〜【0024】、【0032】、【0050】〜【0074】、図１Ｂ−１Ｄ、図２Ａ−図４、図１３Ａ−１３Ｃ、等）｝
　
　すなわち、上記「サウスバンドパケット」は、引用発明でも、その「
メモリコントローラ
　
　以上によれば、引用発明’も、「前記プロセッサからの前記要求を、前記複数のメモリ装置の少なくとも1つによって解釈可能である
モジュール構造の複数の分離可能なコマンド
　
　イ　要件Ｅ１，Ｅ２について
　要件Ｅ１，Ｅ２は、実質上、本願発明１の要件Ｂ，Ｂ１，Ｂ２から、アドレス識別子が「前記複数のメモリ装置の前記少なくとも1つにある複数のメモリバンクの1つに対するバンクアドレスとを含む」とする限定を除いた要件であり、
　前記［３］（４）で既に検討したことから、引用発明’も要件Ｅ１，Ｅ２を満たしているといえ、要件要件Ｅ１，Ｅ２において、本願発明２と相違しない。
　　
　（７）まとめ（本願発明２について、対比・判断）
　以上によれば、引用発明’は、本願発明２の要件Ｃ，Ｄ，Ｅ，Ｅ１、Ｅ２、Ｆ、Ｇの全ての要件を備えている発明であり、引用発明’は、要件Ｃ，Ｄ，Ｅ，Ｅ１、Ｅ２、Ｆ、Ｇの全てにおいて本願発明２と相違はなく一致する。
　したがって、本願発明２は、刊行物１に記載された発明ということができる。
　
　（８）予備的検討
　ア　仮に、上記（６）において、引用発明’のサウスバンドパケットは、デコードされたものではなく伝送エラーの可否確認用ＣＲＣコード（図６の破線）が付されパケット化されているから、その「２４ビットのコマンド／アドレス（ＣＭＤ／ＡＤＤＲ）部分」である[ACTIVATE]，「WRITE」，「READ」には、要件Ｅ１のアドレス識別子とＥ２のコマンド識別子とを含む本願発明２のモジュール構造の複数の分離可能なコマンドの存在はない、といえたとした場合についても検討しておく。
　
　ア-１　仮に、そうであったとしても、当業者であれば、「メモリコントローラ」内で、プロセッサからの要求が、まず、伝送エラーの可否確認用ＣＲＣコードが付されパケット化される前の、エンコード対象となる[DRAM CMD]である[ACTIVATE]，[WRITE]，[READ]に変換され、その後、エンコード（ＣＲＣコードが付されパケット化）していると、容易に想定するのであり、
　そのエンコード対象となる[DRAM CMD]である[ACTIVATE]，[WRITE]，[READ]は、要件Ｅ，Ｅ１，Ｅ２を満たす以上、
　本願発明２は、刊行物１に基づいて当業者が容易に想到し得た発明ということができる。
　
　ア-２　仮にそうであったとしても、前記［３］（６）ア-２と同様の理由により、本願発明２は、刊行物１に基づいて当業者が容易に想到し得た発明ということができる。
　
　イ　上記（１）においては、引用発明’としてｔ「前記メモリコントローラに対して前記メモリモジュールへのアクセスを要求するプロセッサと、
　を含むシステム。」を追加した発明を認定したが、
　仮に、刊行物１には「プロセッサ」が記載されていないのであるからそこまでは認定できないといえた場合、引用発明’（この場合、引用発明と同じになる）は、要件Ｄ，Ｆを満たさず、この点、本願発明２と相違することとなる。
　また、その場合、引用発明’は、当然、「前記プロセッサからの前記要求を、前記複数のメモリ装置の少なくとも1つによって解釈可能である
モジュール構造の複数の分離可能なコマンド
　
　一般に、メモリコントローラの上流側にメモリコントローラに対してメモリモジュールへのアクセスを要求するプロセッサが存在するシステムであって、プロセッサからメモリコントローラを介してメモリモジュールにアクセスするようにするシステムとすること、
　そのような、プロセッサとメモリモジュール間にメモリコントローラを介在させたとき、メモリコントローラがプロセッサからのメモリアクセス要求を変換してメモリモジュールに発信するようにすることは、当業者に周知のの技術常識である。（これには、例えば、上記周知例１、周知例２等が参照される。）
　そうすると、引用発明（引用発明’ではなく）に、かかる周知の技術常識を適用して本願発明２に至ることは当業者が容易に想到し得る、と言うべきである。
　したがって、仮に、そのような場合であっても、本願発明２は、刊行物１及び周知技術に基づいて当業者が容易に想到し得た発明ということができる。
　
［５］まとめ（当審の判断）
　以上のとおりであるから、
　本願発明１、本願発明２は、いずれも上記刊行物１に記載された発明である。
　また、本願発明１，本願発明２は、いずれも、上記刊行物１に記載された発明及び周知事項に基づいて、当業者が容易に発明をすることができたものである。
　
【第４】むすび 
 　以上、本願の請求項１及び請求項１８に係る発明は、いずれも、上記刊行物１に記載された発明であるから、特許法第２９条第１項第３号の規定により特許を受けることができない。 
　また、本願の請求項１及び請求項１８に係る発明は、いずれも上記刊行物１に記載された発明及び周知事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　
　したがって、本願の他の請求項について特に検討するまでもなく、本願は拒絶をすべきものである。 
　
 　よって、結論のとおり審決する。