【事件の表示】
　特願２０１２−　７００２１「安全信号処理システム」拒絶査定不服審判事件〔平成２５年１１月２１日出願公開、特開２０１３−２３５３００〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１  手続経緯
　本願は，平成２４年３月２６日に出願したものであり，平成２５年５月１日付けで拒絶理由が通知され，同年７月５日付けで意見書が提出されたが，同年７月２２日付けで拒絶査定がなされ，これに対し，同年１０月９日に拒絶査定不服審判の請求がなされる同時に手続補正書が提出されたものである。
　その後，同年１２月２日付けで審判請求人に対し前置報告書の内容を示し意見を求めるための審尋を行ったところ，平成２６年１月３１日付けで回答書が提出され，さらに，同年７月２３日付けで当審から拒絶理由が通知され，これに対し，同年９月２４日付けで手続補正書が提出されたものである。
　
第２　本願発明
　本願の請求項１〜２に係る発明は，平成２６年９月２４日付け手続補正書により補正された特許請求の範囲の請求項１〜２に記載された事項により特定されるものであると認められるところ，その請求項１に係る発明は，以下のとおりである。
「【請求項１】
　機械を制御する数値制御装置と複数の入出力ユニットが二重化されていない通信路を介してシリアル通信で接続されるシステムにおいて、
　前記数値制御装置は、複数の演算処理部と、前記複数の演算処理部のそれぞれに対応した互いに独立の専用のメモリと、前記複数の演算処理部のそれぞれに対応した互いに独立の専用のメモリにデータを転送する機能および該メモリからデータを取得する機能を有する通信制御部とを備え、
前記複数の入出力ユニットはそれぞれ通信コントローラを備え、
前記数値制御装置の前記通信制御部が転送を行う入出力データは、データ完全性チェックのためのＣｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋとカウンタが含まれた安全通信用データであって、
　前記数値制御装置の通信制御部は、転送を行う前記入出力データについて、予め設定された設定アドレスに従って、前記複数の入出力ユニットと前記複数の演算処理部のそれぞれに対応した専用のメモリ間の振り分けを行いながら、前記入出力データの転送を行い、一方、前記複数の演算処理部は自身に対応した前記専用のメモリにアクセスすることを特徴とする安全信号処理システム。」（以下「本願発明」という。）
　
第３　引用刊行物およびその記載内容
　本願の出願前に頒布され，当審からの拒絶理由にて引用された刊行物である特開平１０−３０７６０３号公報（以下「刊行物１」という。）には，「データ伝送装置」について，図面とともに，以下の事項が記載されている。
　
（１−ア）
「【０００１】
【発明の属する技術分野】本発明は、数値制御装置（ＣＮＣ装置）等の機械や装置を制御する制御装置と該機械や装置の周辺機器の制御用に使用される入出力回路間のデータの送受信において、安全性のために入出力回路やセンサ、スイッチ、リレー等を二重に設けデータを二重に送受信するシステムにおけるデータ伝送装置に関する。
【０００２】
【従来の技術】ＣＮＣ工作機械やロボット等の機械や装置においては、ＣＮＣ等の制御装置と周辺機器との通信において、センサ、スイッチ、リレーＤＩ／ＤＯ用制御回路等の故障によって信号が発生すべきではないときに発生し、機械や装置及びその周辺機器が誤動作を起こすことを防止し、安全を確保するのためにセンサ、スイッチ、リレーＤＩ／ＤＯ用制御回路等を二重化すると共にデータ通信ラインを二重化する方法が採用されている。図５は、従来から行われている安全性のためにデータ通信ライン等を二重化して二重にデータを送受信するシステムの例である。
【０００３】二重に周辺機器のＤＩ／ＤＯ用制御回路２０ａ，２０ｂが設けられ、各ＤＩ／ＤＯ制御回路２０ａ，２０ｂの対応するレシーバ２１ａ，２１ｂには連動するスイッチ２３ａ，２３ｂが接続され、対応するドライバー２２ａ，２２ｂには、その接点２５ａ，２５ｂが直列に接続されたリレー２４ａ，２４ｂに夫々接続されている。又、ＤＩ／ＤＯ用制御回路２０ａ，２０ｂはＣＮＣ装置１０と夫々通信ラインで接続されている。例えば、リレー２４ａが故障し、その接点２５ａが常にオンであっても、リレー２４ｂが正常に作動し、その接点２５ｂがオンとならなければ、動力が接続されることはないから、安全性が確保される。又、スイッチ２３ａが故障で常にオンであっても、スイッチ２３ｂが正常であれば、このスイッチ２３ｂがオンにならない限り、ＣＮＣ装置１０は、スイッチがオンされたとは判断せず、安全性を確保できるものである。このように、スイッチ類等は安全規格上二重化することが必要とされ、安全性を要求されるものにおいては、ＣＮＣ装置等の制御装置１０からスイッチやリレーまでは全て二重化されている。」
　
（１−イ）
「【０００４】
【発明が解決しようとする課題】従来の技術においては、二重化して設ける必要のあるスイッチ等の機器はともかく、ＤＩ／ＤＯ用制御回路と制御装置を接続する通信ラインのケーブルも二重化してしているため複雑となり、コスト的にも高くなっている。そこで、本発明の目的は、制御装置と周辺機器間の接続を簡素化することにある。」
　
（１−ウ）
「【０００６】
【発明の実施の形態】本発明は、制御装置と周辺機器のためのＤＩ／ＤＯ用制御回路間の通信ラインを二重化せず、二重に送信するデータを合成して一つのシリアルデータとして送受信することによって、少ないケーブルで送受信を行うようにしたものである。
【０００７】本実施例においては、例えば図３（ａ）に示すように＃０、＃１の二つのデータがある場合、各データをｐビット（１ビット若しくは複数ビット）で構成されるｎブロックに分割し、図３（ｂ）に示すように、各ブロックを交互に並べてシリアルデータとして送信するものである。なお、図３中ＣＲＣは巡回冗長検査信号であり、Ｓｔはスタート信号である。
【０００８】図１は、ＣＮＣ装置等の制御装置に設けられた周辺機器との通信制御部１の構成で、この通信制御部１でＣＮＣ装置等の制御装置のプロセッサから出力された２つのデータ（同一データ）を図３（ｂ）に示すようなシリアルデータにして周辺機器のＤＩ／ＤＯ用制御回路２に送信する送信部２００と、ＤＩ／ＤＯ用制御回路２から送られてくる合成されたシリアルデータを復元し元のデータにする受信部１００によって構成される。又、図２は周辺機器のためのＤＩ／ＤＯ用制御回路２であり、このＤＩ／ＤＯ用制御回路２も、制御装置の通信制御部１から送られてきた合成シリアルデータを元のデータに復元する受信部４００と、周辺機器からの二つのデータを合成してシリアルデータを作成し送信する送信部３００で構成される。
【０００９】まず、図１に示す、ＣＮＣ装置等の制御装置に設けられた通信制御部１からデータを送信する送信部２００の構成と動作について説明する。２０１ａ，２０１ｂはレジスタファイルであり、ｎ×ｐビットを有するｍ個のレジスタを有する。ＣＮＣ装置等の制御装置のプロセッサ（ＣＰＵ１）は、セレクタ２０２ａにアドレスを指令すると共にデータをレジスタファイル２０１ａに出力する。セレクタ２０２ａは、指令されたアドレスに基づいてレジスタファイル２０１ａのレジスタを指定し該レジスタにデータを格納する。以下、制御装置のプロセッサ（ＣＰＵ１）は、同様にレジスタファイル２０１ａの１〜ｍのレジスタに夫々同一データを順次格納する。プロセッサ（ＣＰＵ１）の動作をモニタする別のプロセッサ（ＣＰＵ２）は、同様にセレクタ２０２ｂにアドレスを指定し、レジスタファイル２０１ｂにデータを順次格納する。
【００１０】シリアルデータ制御回路２０４は、所定周期毎にアドレス生成回路２０３に読み出し指令Ｓ１を、セレクタ２０５ａ，２０５ｂに書き込み指令Ｓ２を、又出力切替え回路２０７にスタート信号Ｓｔを出力する。アドレス生成回路２０３は、読み出し指令Ｓ１を受信する毎に順次１〜ｍのレジスタを選択する同一指令をセレクタ２０２ａ，２０２ｂに出力し、各セククタ２０２ａ，２０２ｂはレジスタファイル２０１ａ，２０１ｂの指令されたレジスタを選択し該レジスタに記憶されているデータをセレクタ２０５ａ，２０５ｂに送信し記憶させ、データの最後に巡回冗長検査信号付加回路２０６ａ，２０６ｂより巡回冗長検査信号ＣＲＣが付加されてセレクタ２０５ａ，２０５ｂに記憶される。
【００１１】切替え回路２０７は、スタート信号Ｓｔを受信すると、スタート信号Ｓｔを通信ライン３ｂに出力した後、セレクタ２０５ａ，２０５ｂに記憶するデータをＰビット毎交互に通信ライン３ｂに出力し、合成されたシリアルデータを周辺機器のＤＩ／ＤＯ用制御回路２に送信する。セレクタ２０５ａに記憶されたデータが図３（ａ）に示されるように、＃０とし、セレクタ２０５ｂに記憶されたデータが＃１とすると、各データはｐビット毎に１〜ｎに区分され、図３（ｂ）に示すように、＃０・１、＃１・１、＃０・２、＃１・２、…＃０・ｎ、＃１・ｎと交互にｐビット毎送信され、最後に巡回冗長検査信号＃０・ＣＲＣ１、＃１・ＣＲＣ１…＃０・ＣＲＣｋ−１　、＃１・ＣＲＣｋ−１　、＃０・ＣＲＣｋ　、＃１・ＣＲＣｋが送信される。
【００１２】こうして通信ライン３ｂを介して送られてきた合成されたシリアルデータは、図２の周辺機器のＤＩ／ＤＯ用制御回路２の受信部４００の切替え回路４０１で受信される。切替え回路４０１を介してスタート信号Ｓｔを受信した受信部４００のシリアルデータ制御回路４０２は、切替え回路４０１に切替え指令を与え、該切替え回路４０１は受信したシリアルデータをｐビット毎に切り替えて、シリアル／パラレル変換器４０３ａ，４０３ｂに交互に出力する。又、巡回冗長検査回路４０４ａ，４０４ｂにもｐビット毎交互に出力する。そして、１ブロックの終りに送られてくる巡回冗長検査信号ＣＲＣに基づいて巡回冗長検査回路４０４ａ，４０４ｂでデータ伝送誤りを検査し、誤りがなければ、アドレス更新信号Ｓ３、書き込み指令信号Ｓ３´をアドレス回路４０５に出力する。なお、巡回冗長検査回路４０４ａ，４０４ｂでデータ伝送誤りが検出されると、上記アドレス更新信号出力信号Ｓ３のみを出力し、書き込み指令信号Ｓ３´は出力されない。」
　
（１−エ）
「【００２０】制御装置の通信制御部１の受信部１００は、シリアル／パラレル変換器１０４ａ，１０４ｂ、巡回冗長検査回路１０５ａ，１０５ｂ、レジスタファイル１０６ａ，１０６ｂ、セレクタ１０７ａ，１０７ｂが夫々一対設けられ、さらに、切替え回路１０１。シリアルデータ制御回路１０２、アドレス生成回路１０３が設けられている。通信ライン３ａを介して送られてきた合成されたシリアルデータは切替え回路１０１で受信され、シリアルデータ制御回路１０２が上記切替え回路１０１を介してスタート信号Ｓｔ検出すると、シリアルデータ制御回路１０２は切替え回路１０１に切替え指令を出力し、切替え回路１０１は、受信データをｐビット毎に分割しシリアル／パラレル変換器１０４ａとシリアル／パラレル変換器１０４ｂに交互に切替えて出力する。その結果、シリアル／パラレル変換器１０４ａには、スイッチレシーバａのデータが、シリアル／パラレル変換器１０４ｂには、スイッチレシーバｂのデータが格納されることになり合成されたデータから元のデータが復元されることになる。
【００２１】そして、巡回冗長検査回路１０５ａ，１０５ｂで巡回冗長検査信号ＣＲＣでデータに誤りが検出されなければ、シリアルデータ制御回路１０２はアドレス発生回路１０３にアドレス更新指令Ｓ５、書き込み指令Ｓ５´を出力する。又、巡回冗長検査回路１０５ａ，１０５ｂのどちらか一方で誤りが発見されると、書き込み指令Ｓ５´は出力されず、アドレス更新指令Ｓ５のみが出力され、このデータはキャンセルされる。
【００２２】アドレス発生回路１０３は、アドレス更新指令Ｓ５が入力される毎に１アドレスを歩進して１〜ｍのアドレスを循環して発生するが、書き込み指令Ｓ５´が入力されたときのみ、この更新されたアドレスはセレクタ１０７ａ，１０７ｂに出力される。セレクタ１０７ａ，１０７ｂは、レジスタファイル１０６ａ，１０６ｂの指令されたアドレスのレジスタを選択し、このレジスタにシリアル／パラレル変換器１０４ａ，１０４ｂでパラレル信号に変換されたデータを格納する。又、データ伝送において誤りがあり、書き込み指令Ｓ５´が出力されないときには、そのときアドレス発生器１０３で発生するアドレスに対応するレジスタファイル１０６ａ，１０６ｂのレジスタの記憶内容は、更新変更されることなくそのままの状態に保持される。こうして、レジスタファイル１０６ａ，１０６ｂのアドレス１〜ｍのレジスタには、夫々１〜ｍのスイッチレシーバａ、ｂのデータが記憶されることになる。
【００２３】一方、制御用のプロセッサＣＰＵ−１は、読み出そうとするレジスタのアドレスを出力してセレクタ１０７ａを介してレジスタファイル１０６ａの該アドレスのレジスタに記憶するデータを読み出す。又、モニタ用プロセッサＣＰＵ−２も同一アドレスを出力し、セレクタ１０７ｂを介してレジスタファイル１０６ｂの該アドレスのレジスタに記憶するデータを読み出す。そして、２つのプロセッサＣＰＵ−１、ＣＰＵ−２の内一方のプロセッサが、夫々のプロセッサが読み出したデータが一致するか否か判断し一致していれば、そのまま処理を続行し、一致していないときには、アラームを発生させる。」
　
（１−オ）
「【００２６】
【発明の効果】本発明は、安全性が要求されるものに対してその安全性が確保できると共に、制御装置に接続される配線が少なくてすみ、制御装置と周辺機器間の接続を簡素化することができる。制御装置の通信制御部及び周辺機器のＤＩ／ＤＯ用制御回路を夫々１チップで構成することができ、機器の簡素化が図られる。」
　
第４　当審の判断
１　引用発明
（１）上記記載事項（１−ア）の「【０００１】・・・数値制御装置（ＣＮＣ装置）等の機械や装置を制御する制御装置と該機械や装置の周辺機器の制御用に使用される入出力回路間のデータの送受信において、安全性のために入出力回路やセンサ、スイッチ、リレー等を二重に設けデータを二重に送受信するシステムにおけるデータ伝送装置に関する。」及び同（１−ウ）の「【０００６】・・・制御装置と周辺機器のためのＤＩ／ＤＯ用制御回路間の通信ラインを二重化せず、二重に送信するデータを合成して一つのシリアルデータとして送受信することによって、少ないケーブルで送受信を行うようにしたものである。」の記載からみて，刊行物１には「機械を制御する数値制御装置と複数の入出力回路が二重化されていない通信ラインを介してシリアル通信で接続されるシステム」が記載されているといえる。
　
（２）上記記載事項（１−ウ）の「【０００９】まず、図１に示す、ＣＮＣ装置等の制御装置に設けられた通信制御部１からデータを送信する送信部２００の構成と動作について説明する。２０１ａ，２０１ｂはレジスタファイルであり、ｎ×ｐビットを有するｍ個のレジスタを有する。ＣＮＣ装置等の制御装置のプロセッサ（ＣＰＵ１）は、セレクタ２０２ａにアドレスを指令すると共にデータをレジスタファイル２０１ａに出力する。セレクタ２０２ａは、指令されたアドレスに基づいてレジスタファイル２０１ａのレジスタを指定し該レジスタにデータを格納する。以下、制御装置のプロセッサ（ＣＰＵ１）は、同様にレジスタファイル２０１ａの１〜ｍのレジスタに夫々同一データを順次格納する。プロセッサ（ＣＰＵ１）の動作をモニタする別のプロセッサ（ＣＰＵ２）は、同様にセレクタ２０２ｂにアドレスを指定し、レジスタファイル２０１ｂにデータを順次格納する。【００１０】シリアルデータ制御回路２０４は、所定周期毎にアドレス生成回路２０３に読み出し指令Ｓ１を、セレクタ２０５ａ，２０５ｂに書き込み指令Ｓ２を、又出力切替え回路２０７にスタート信号Ｓｔを出力する。アドレス生成回路２０３は、読み出し指令Ｓ１を受信する毎に順次１〜ｍのレジスタを選択する同一指令をセレクタ２０２ａ，２０２ｂに出力し、各セククタ２０２ａ，２０２ｂはレジスタファイル２０１ａ，２０１ｂの指令されたレジスタを選択し該レジスタに記憶されているデータをセレクタ２０５ａ，２０５ｂに送信し記憶させ」の記載からみて，刊行物１には「数値制御装置は，複数のプロセッサと，前記複数のプロセッサのそれぞれに対応した専用のレジスタファイルと，前記複数のプロセッサのそれぞれに対応した専用のレジスタファイルからデータを取得する機能を有するシリアルデータ制御回路とを備え」ることが記載されているといえる。
　
（３）上記記載事項（１−エ）の「【００２０】制御装置の通信制御部１の受信部１００は、シリアル／パラレル変換器１０４ａ，１０４ｂ、巡回冗長検査回路１０５ａ，１０５ｂ、レジスタファイル１０６ａ，１０６ｂ、セレクタ１０７ａ，１０７ｂが夫々一対設けられ、さらに、切替え回路１０１。シリアルデータ制御回路１０２、アドレス生成回路１０３が設けられている。・・・【００２２】・・・こうして、レジスタファイル１０６ａ，１０６ｂのアドレス１〜ｍのレジスタには、夫々１〜ｍのスイッチレシーバａ、ｂのデータが記憶されることになる。【００２３】一方、制御用のプロセッサＣＰＵ−１は、読み出そうとするレジスタのアドレスを出力してセレクタ１０７ａを介してレジスタファイル１０６ａの該アドレスのレジスタに記憶するデータを読み出す。又、モニタ用プロセッサＣＰＵ−２も同一アドレスを出力し、セレクタ１０７ｂを介してレジスタファイル１０６ｂの該アドレスのレジスタに記憶するデータを読み出す。」の記載からみて，刊行物１には「数値制御装置は，複数のプロセッサと前記２つのプロセッサのそれぞれに対応した専用のレジスタファイルと，前記複数のプロセッサのそれぞれに対応した専用のレジスタファイルにデータを転送する機能を有するシリアルデータ制御回路とを備え」ることが記載されているといえる。
　
（４）上記記載事項（１−ウ）の「【００１２】こうして通信ライン３ｂを介して送られてきた合成されたシリアルデータは、図２の周辺機器のＤＩ／ＤＯ用制御回路２の受信部４００の切替え回路４０１で受信される。切替え回路４０１を介してスタート信号Ｓｔを受信した受信部４００のシリアルデータ制御回路４０２は、切替え回路４０１に切替え指令を与え、該切替え回路４０１は受信したシリアルデータをｐビット毎に切り替えて、シリアル／パラレル変換器４０３ａ，４０３ｂに交互に出力する。」の記載からみて，刊行物１には「複数の入出力回路はそれぞれシリアルデータ制御回路を備え」ることが記載されているといえる。
　
（５）上記記載事項（１−ウ）の「【００１０】・・・データの最後に巡回冗長検査信号付加回路２０６ａ，２０６ｂより巡回冗長検査信号ＣＲＣが付加されてセレクタ２０５ａ，２０５ｂに記憶される。」の記載からみて，刊行物１には「数値制御装置のシリアルデータ制御回路が転送を行う入出力データは，データ完全性チェックのための巡回冗長検査信号ＣＲＣが含まれた安全通信用データである」ことが記載されているといえる。
　
（６）上記記載事項（１−ウ）からみて，刊行物１には「数値制御装置のシリアルデータ制御回路は，転送を行う入出力データについて，予め設定された設定アドレスに従って，複数の入出力回路と前記複数のプロセッサのそれぞれに対応した専用のレジスタファイル間の振り分けを行いながら，前記入出力データの転送を行い，一方，前記複数のプロセッサは自身に対応した前記専用のレジスタファイルにアクセスする」ことが記載されているといえる。
　
（７）上記記載事項（１−オ）からみて，刊行物１には，「複数のプロセッサのそれぞれに対応した専用のレジスタファイルからデータを取得する機能を有するシリアルデータ制御回路」と「複数のプロセッサのそれぞれに対応した専用のレジスタファイルにデータを転送する機能を有するシリアルデータ制御回路」を１チップ化する，すなわち，両「複数のプロセッサのそれぞれに対応した専用のレジスタファイル」および「シリアルデータ制御回路」を１つの回路として構成することが記載されているといえる。
　
（８）そうすると，刊行物１には，以下の発明が記載されていると認められる。
「機械を制御する数値制御装置と複数の入出力回路が二重化されていない通信ラインを介してシリアル通信で接続されるシステムにおいて，
　前記数値制御装置は，複数のプロセッサと，前記複数のプロセッサのそれぞれに対応した専用のレジスタファイルと，前記複数のプロセッサのそれぞれに対応した専用のレジスタファイルにデータを転送する機能および該レジスタファイルからデータを取得する機能を有するシリアルデータ制御回路とを備え，
　前記複数の入出力回路はそれぞれシリアルデータ制御回路を備え，
　前記数値制御装置の前記シリアルデータ制御回路が転送を行う入出力データは、データ完全性チェックのための巡回冗長検査信号ＣＲＣが含まれた安全通信用データであって，
　前記数値制御装置のシリアルデータ制御回路は，転送を行う前記入出力データについて，予め設定された設定アドレスに従って，前記複数の入出力回路と前記複数のプロセッサのそれぞれに対応した専用のレジスタファイル間の振り分けを行いながら，前記入出力データの転送を行い，一方，前記複数のプロセッサは自身に対応した前記専用のレジスタファイルにアクセスするシステム。」（以下「引用発明」という。）
　
２　対比
　本願発明と引用発明とを対比する。
（１）引用発明の「レジスタファイル」は「メモリ」の一種である（必要であれば，特公昭６２−１８９３４号公報の２頁３欄６〜１１行に「マイクロプロセツサの中にはランダムアクセスメモリＲＡＭで構成したレジスタフアイルが設けられている。・・・各種のワーキングレジスタとして用いられる。」の記載等を参照）といえるから，引用発明の「複数のプロセッサのそれぞれに対応した専用のレジスタファイル」と，本願発明の「複数の演算処理部のそれぞれに対応した互いに独立の専用のメモリ」とは，「複数の演算処理部のそれぞれに対応した専用のメモリ」である点で共通する。
（２）また，引用発明の「入出力回路」，「通信ライン」，「プロセッサ」，「数値制御装置のシリアルデータ制御回路」，「入出力回路のシリアルデータ制御回路」及び「巡回冗長検査信号ＣＲＣ」は，それぞれ，本願発明の「入出力ユニット」，「通信路」，「演算処理部」，「通信制御部」，「通信コントローラ」及び「Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ」に相当する。
　
　そうすると，両者は，
（一致点）
「機械を制御する数値制御装置と複数の入出力ユニットが二重化されていない通信路を介してシリアル通信で接続されるシステムにおいて，
　前記数値制御装置は，複数の演算処理部と，前記複数の演算処理部のそれぞれに対応した専用のメモリと，前記複数の演算処理部のそれぞれに対応した専用のメモリにデータを転送する機能および該メモリからデータを取得する機能を有する通信制御部とを備え，
　前記複数の入出力ユニットはそれぞれ通信コントローラを備え，
　前記数値制御装置の前記通信制御部が転送を行う入出力データは，データ完全性チェックのためのＣｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋが含まれた安全通信用データであって，
　前記数値制御装置の通信制御部は，転送を行う前記入出力データについて，予め設定された設定アドレスに従って，前記複数の入出力ユニットと前記複数の演算処理部のそれぞれに対応した専用のメモリ間の振り分けを行いながら，前記入出力データの転送を行い，一方，前記複数の演算処理部は自身のそれぞれに対応した前記専用のメモリにアクセスする安全信号処理システム。」
の点で一致し，以下の点にて相違する。
　
〈相違点１〉
「メモリ」が，本願発明が「互いに独立し」ているのに対して，引用発明では独立していない「レジスタファイル」である点。
　
〈相違点２〉
「安全通信用データ」について，本願発明が「Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋとカウンタ」が含まれているのに対して，引用発明では「巡回冗長検査信号ＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ）」のほかに「カウンタ」が含まれているかどうか不明である点。
　
３　相違点について
〈相違点１について〉
　前述の特公昭６２−１８９３４号公報の２頁３欄１２〜２２行に「多種多様の情報処理機能を具備せしめるためには前記マイクロプロセツサに内蔵されているレジスタフアイルだけでは不足する場合がある。この様な場合、前記マイクロプロセツサによつて構成した論理演算部にレジスタフアイルを外付けすることが考えられる。本発明は上記した論理演算機能素子によつて構成した論理演算部に２ポートランダムアクセスメモリで構成したレジスタフアイルを外付けしたシステムのマイクロプログラム制御方式による情報処理装置を提供することを目的とする。」及び同頁３欄４３行〜同頁４欄４行に「そして、本発明では前記論理演算部１０に２ポートランダムアクセスメモリＲＡＭで構成されるレジスタフアイル２０が外付けされる。このレジスタフアイル２０は各種のワーキングストレージとして用いられるものでマイクロプログラムからも自由にアドレシングできる必要がある。」と記載されているように，「外付けのレジスタファイル」は従来周知である。そして，当該従来周知の「外付けのレジスタファイル」は，「独立したメモリ」であるといえる。
　そうすると，記憶容量あるいはコスト等を考慮して，引用発明の「レジスタファイル」を従来周知の「外付けのレジスタファイル」，すなわち，「独立したメモリ」に置き換えることは，当業者ならば必要に応じて容易になし得るものである。
　してみると，引用発明に従来周知の技術事項を適用して，上記相違点１に係る構成とすることは，当業者ならば容易に想到し得た事項である。
　
〈相違点２について〉
　「伝送路中のデータにＣＲＣ及びカウンタ値を含ませる」ことは，従来周知の技術（例えば，佐藤 道夫，実設計に即した車載ＬＡＮ　ＦｌｅｘＲａｙ仕様解説，Ｄｅｓｉｇｎ  Ｗａｖｅ  ＭＡＧＡＺＩＮＥ，日本，ＣＱ出版株式会社，２００５年６月１日，第１０巻  第６号，第１００〜１０７頁参照）である。そして，引用発明のものにおいて，データ完全性チェックのため，伝送路中のデータに「巡回冗長検査信号ＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ）」のほかにカウンタ値を含ませることは，当業者ならば必要に応じて適宜なし得る程度のものであり，格別の顕著性はない。
　してみると，引用発明に従来周知の技術事項を適用して，上記相違点２に係る構成とすることは，当業者ならば容易に想到し得た事項である。
　
４　効果について
　本願発明が奏する効果も，引用発明及び従来周知の技術事項から予測し得る範囲のものであり，格別顕著なものとはいえない。
　
５　平成２６年９月２４日付け意見書について
　当該意見書において，請求人は，「上記記載によれば刊行物２に記載される周知の技術は多種多様な情報処理機能を実現するためにプロセッサの外部にレジスタファイルを設けるというものにすぎません。したがて、レジスタファイルをマイクロプロセッサの外部に配置し、独立した専用メモリを２つ用いるという動機付けも、構成も示されていません。してみると、刊行物１に開示される技術に刊行物２に記載の周知技術を適用しても本願発明の構成にはなりません。」と主張している。
　しかしながら，前述したように，上記記載事項（１−オ）の「制御装置の通信制御部及び周辺機器のＤＩ／ＤＯ用制御回路を夫々１チップで構成することができ、機器の簡素化が図られる。」からみて，「機器の簡素化のために，制御装置の通信制御部を１チップで構成する」ことが記載されているといえる。そうすると，一般的な課題である簡素化のために，４つの「レジスタファイル」を２つの「専用メモリ」にすることも，上記記載に示唆されていると解するのが相当である。
　したがって，上記請求人の主張は，採用できない。
　
６　まとめ
　したがって，本願発明は，引用発明及び従来周知の技術事項に基いて当業者が容易に発明をすることができたものである。　
　
第５　むすび
　以上のとおり，本願発明は，特許法第２９条第２項の規定により特許を受けることができないから，その他の請求項について言及するまでもなく，本願は拒絶されるべきものである。
　よって，結論のとおり審決する。