【事件の表示】
　特願２０１２−２４３９１１「結合されたディジタル対アナログコンバータおよび信号フィルタ」拒絶査定不服審判事件〔平成２５年　５月　９日出願公開、特開２０１３−　８５２５６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯と本願発明
　本願は、２００４年４月２３日（パリ条約による優先権主張外国庁受理２００３年４月２４日、米国、２００４年２月２５日、米国）を国際出願日とした特願２００６−５１３２６１号（以下、「原出願」という。）の一部を平成２３年３月９日に新たな特許出願とした特願２０１１−５１９４７号の一部を平成２４年１１月５日に新たな特許出願とした出願であって、原審において平成２４年１２月２０日付けで拒絶理由が通知され、平成２５年４月５日付けで手続補正されたが、同年８月２３日付けで拒絶査定がなされ、これに対し、同年１２月２７日に拒絶査定不服の審判が請求されるとともに、同日付けで手続補正されたものである。
　
　平成２５年１２月２７日付け手続補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内において、補正前の特許請求の範囲の請求項２ないし１７を削除する補正であるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に適合するとともに、同改正前の特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　
　したがって、特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成２５年１２月２７日付けで手続補正された特許請求の範囲、明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
　「ディジタル信号を処理する電子回路であって、
　　各々が前記ディジタル信号の遅延されたレプリカを生成するように構成されている、複数のディジタル遅延回路と、
　　各々が、前記ディジタル信号、または前記遅延回路の１つからの前記遅延されたレプリカを、アナログ信号へ変換するように構成されている、複数のディジタル対アナログコンバータと、
　　各々がディジタル対アナログコンバータの１つからの前記アナログ信号を利得係数によって調節するように構成されていて、かつ各々が出力をもつ、複数のアナログ利得回路と、
　　前記アナログ利得回路の前記出力の和をとるように構成されているアナログ加算器とを含み、
　前記ディジタル遅延回路が並列、または直列と並列の混合で接続される、電子回路。」
　
第２　引用発明及び周知技術
１　引用例及び引用発明
　原審の拒絶理由に引用された、原出願の優先権主張日前に日本国内において頒布された刊行物である特表平３−５０４７８８号公報（平成３年１０月１７日公開、以下「引用例」という。）には図面とともに以下の事項が記載されている。
　
イ．「本発明は、デジタル−アナログ変換装置およびフィルタ機能を備えたデジタル−アナログ変換装置に関し、特に（それに限定されるものでないがスイッチドキャパシタ技術を使用するその構成に関する。
　典型的な通常の装置は第１図に示されている。ｗビットデジタルワード［ｂ０ｂ１・・・ｂｉ・・・ｂｗ−１］の連続するサンプル値は、アナログＦＩＲ（限定インパルス特性）フィルタ2に後続されるデジタル−アナログ変換装置（ＤＡＣ）１に供給される。フィルタ2は遅延ｚ−１の通常のタップを有する遅延ライン構造、フィルタ係数乗算器ｈ０・・・ｈＮ−１および加算器に基いて構成される（もちろん並列構造も使用できる）。係数は任意の所望なフィルタ特性を与えるために選択される。すなわち、一般的にこれはＤＣからサンプル周波数ＦＳの半分に対するベースバンド反応であり、後続してＦＳ／２より高い不所望の周波数の除去が行われる。
　ＤＡＣはスイッチドキャパシタ技術［文献（１９８１年付けの“High Resolution Switched Capasitor D/A Converter”−Microelectronics Journal,Vol.12,No.2 Mackintosh Publ.Ltd.）に記載されている］を用いる。フィルタにおいて、アナログ遅延はまたスイッチドキャパシタ素子によって実行されることができる。しかし、アナログ遅延の実行は理想的ではない。」（２頁左上欄３〜２４行）
　
ロ．「第２図に示されたフィルタされたデジタル−アナログ変換装置は、第１図と同様に変換されるべき信号の連続するｗビットデジタルサンプルを受信する。デジタルワードはＮｗビット幅Ｄ型２安定フリップフロップＤ０・・・ＤＮ−１の連鎖に供給され、サンプリング速度ＦＳでクロックパルスφによってクロックされる。故に、それぞれの番号のサンプル期間において遅延されたデジタルワードは、各フリップフロップの出力で得られる。この出力はデジタル−アナログ変換装置Ｘ０・・・ＸＷ−１（当審注。「Ｘ０・・・ＸＮ−１」の誤記と認める。以下同じ。）によってアナログ形態に変換され、それらの変換装置は供給されたデジタルサンプルに対応する連続するアナログサンプルを出力において生成する。アナログ出力はそれぞれののフィルタ係数ｈ０・・・ｈＮ−１によって乗算される。すなわち、乗算器Ｍ０・・・ＭＮ−１が示され、実際適切な基準電圧を変換装置Ｘ０等に供給することによって同じ効果が容易に得られる。加重されたアナログ値は加算器Ａにおいて合計される。
　第２図の配置は、第１図の配置と同じ変換およびフィルタ機能を行うが、デジタル−アナログ変換装置の数をＮ（所望のフィルタインパルス反応の長さ）まで増加させるのに簡単な方法で必要な遅延をデジタル的に実現する。」（２頁左下欄２０行〜同頁右下欄１３行）
　
　上記引用例の記載及び図面並びにこの分野における技術常識を考慮すると、上記イ．における「本発明は、デジタル−アナログ変換装置およびフィルタ機能を備えたデジタル−アナログ変換装置に関し」との記載、上記ロ．における「第２図に示されたフィルタされたデジタル−アナログ変換装置は、第１図と同様に変換されるべき信号の連続するｗビットデジタルサンプルを受信する。デジタルワードはＮｗビット幅Ｄ型２安定フリップフロップＤ０・・・ＤＮ−１の連鎖に供給され・・・この出力はデジタル−アナログ変換装置Ｘ０・・・ＸＷ−１によってアナログ形態に変換され、・・・フィルタ係数ｈ０・・・ｈＮ−１によって乗算される。すなわち、乗算器Ｍ０・・・ＭＮ−１が示され、・・・加重されたアナログ値は加算器Ａにおいて合計される。」との記載、及び第２図によれば、デジタル−アナログ変換装置は、Ｎｗビット幅Ｄ型２安定フリップフロップ（Ｄ０・・・ＤＮ−１）と、デジタル−アナログ変換装置（Ｘ０・・・ＸＮ−１）と、乗算器（Ｍ０・・・ＭＮ−１）と、加算器（Ａ）とを備えている。
　また、上記ロ．における「デジタルワードはＮｗビット幅Ｄ型２安定フリップフロップＤ０・・・ＤＮ−１の連鎖に供給され・・・それぞれの番号のサンプル期間において遅延されたデジタルワードは、各フリップフロップの出力で得られる。」との記載、及び第２図によれば、前述のＮｗビット幅Ｄ型２安定フリップフロップ（Ｄ０・・・ＤＮ−１）は、各々がデジタルワードの遅延されたデジタルワードを生成するように構成されているということができる。
　また、上記ロ．における「各フリップフロップの出力で得られる。この出力はデジタル−アナログ変換装置Ｘ０・・・ＸＷ−１によってアナログ形態に変換され、それらの変換装置は供給されたデジタルサンプルに対応する連続するアナログサンプルを出力において生成する。」との記載、及び第２図によれば、前述のデジタル−アナログ変換装置（Ｘ０・・・ＸＮ−１）は、各々が、前述のＮｗビット幅Ｄ型２安定フリップフロップ（Ｄ０・・・ＤＮ−１）の１つからの遅延されたデジタルワードを、アナログサンプルへ変換するように構成されているということができる。
　また、上記ロ．における「この出力はデジタル−アナログ変換装置Ｘ０・・・ＸＷ−１によってアナログ形態に変換され、それらの変換装置は供給されたデジタルサンプルに対応する連続するアナログサンプルを出力において生成する。アナログ出力はそれぞれののフィルタ係数ｈ０・・・ｈＮ−１によって乗算される。すなわち、乗算器Ｍ０・・・ＭＮ−１が示され」との記載、及び第２図によれば、前述の乗算器（Ｍ０・・・ＭＮ−１）は、デジタル−アナログ変換装置（Ｘ０・・・ＸＮ−１）の１つからのアナログサンプルをフィルタ係数（ｈ０・・・ｈＮ−１）によって乗算するように構成されているということができる。
　また、上記ロ．における「加重されたアナログ値は加算器Ａにおいて合計される。」との記載、及び第２図によれば、前述の加算器（Ａ）は、乗算器（Ｍ０・・・ＭＮ−１）のアナログ値の合計をとるように構成されているということができる。
　また、上記ロ．における「デジタルワードはＮｗビット幅Ｄ型２安定フリップフロップＤ０・・・ＤＮ−１の連鎖に供給され」との記載、及び第２図における、前述のＮｗビット幅Ｄ型２安定フリップフロップ（Ｄ０・・・ＤＮ−１）の接続態様に着目すれば、前述のＮｗビット幅Ｄ型２安定フリップフロップ（Ｄ０・・・ＤＮ−１）は、直列に接続されている。
　ここで、デジタル−アナログ変換装置は、デジタルワードを遅延させ、アナログサンプルへ変換し、さらに乗算して加算しているから、デジタルワードを処理しているということができる。
　
　したがって、上記引用例には以下の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
　「デジタルワードを処理するデジタル−アナログ変換装置であって、
　各々が前記デジタルワードの遅延されたデジタルワードを生成するように構成されている、Ｎｗビット幅Ｄ型２安定フリップフロップ（Ｄ０・・・ＤＮ−１）と、
　各々が、前記Ｎｗビット幅Ｄ型２安定フリップフロップ（Ｄ０・・・ＤＮ−１）の１つからの前記遅延されたデジタルワードを、アナログサンプルへ変換するように構成されている、デジタル−アナログ変換装置（Ｘ０・・・ＸＮ−１）と、
　各々がデジタル−アナログ変換装置（Ｘ０・・・ＸＮ−１）の１つからの前記アナログサンプルをフィルタ係数（ｈ０・・・ｈＮ−１）によって乗算するように構成されていて、かつ各々がアナログ値をもつ、乗算器（Ｍ０・・・ＭＮ−１）と、
　前記乗算器（Ｍ０・・・ＭＮ−１）の前記アナログ値の合計をとるように構成されている加算器（Ａ）とを含み、
　前記Ｎｗビット幅Ｄ型２安定フリップフロップ（Ｄ０・・・ＤＮ−１）が直列に接続される、デジタル−アナログ変換装置。」
　
２　周知例及び周知技術
　（１）周知例１
　原審の拒絶査定において引用された、原出願の優先権主張日前に日本国内において頒布された刊行物である特開昭６３−２１５２１２号公報（昭和６３年９月７日公開、以下「周知例１」という。）には図面とともに以下の事項が記載されている。
イ．「第１図は本発明の一実施例のブロック図である。図において、パルス入力端子１に遅延回路２，３，４および５を直列に接続し、遅延回路２，３，４および５のそれぞれの出力をマルチプレクサ６のそれぞれのデータ入力端子Ｄｏ、Ｄ１，Ｄ２およびＤ３へ接続し、マルチプレクサの出力端子Ｙを論理回路７の入力端子Ｂに接続し、パルス入力端子１を論理回路７の入力端子Ａに接続し、論理回路７の出力端子Ｃは出力端子８に接続してある。またセレクト端子９および１０は、マルチプレクサ６のセレクト端子Ｓ０およびＳ１に接続してある。
　次に、第１図において論理回路７が論理積回路（ＡＮＤ）の場合の動作について説明する。
　第２図は入力が負のパルスの場合のタイムチャートを示す、この場合には、パルス入力端子１に負のパルス１１が入力すると遅延回路２の出力には遅延回路２の遅延時間に応じた遅延パルス１２が出力し、遅延回路３の出力には、遅延回路２および３の遅延時間を加算した遅延パルス１３が出力し、遅延回路４の出力には、遅延回路２．３および４の遅延時間も加算した遅延パルス１４が出力し、遅延回路５の出力には遅延回路２，３．４および５の遅延時間を加算した遅延パルス１５が出力する。各遅延パルスはマルチプレクサ６に入力し、セレクト端子９および１０のセレクト信号により、１つの遅延パルスが選択される。マルチプレクサ６により選択された遅延パルスとパルス入力端子１の入力パルスとは、論理回路７の論理積により、入力パルスよりパルス幅の広い負のパルスを出力する。」（２頁左上欄１５行〜左下欄５行）
　
ロ．「第８図は本発明の別の実施例のブロック図である、図においては、遅延回路８２，８３，８４および８５をパルス入力端子１とマルチプレクサ６のそれぞれのデータ入力端子との間に並列に接続し、マルチプレクサ６の出力端子Ｙおよびパルス入力端子１は論理回路７のそれぞれの入力端子ＡおよびＢに接続し、論理回路７の出力端子Ｃは出力端子８に接続されている。セレクト端子７および８はそれぞれマルチプレクサ６のセレクト端子Ｓ０およびＳ１に接続し、遅延回路８２，８３，８４および８５の遅延パルスを選択する。本実施例では遅延回路を入力端子とマルチプレクサとの間に並列に接続している他は、第１図の場合と同じである。」（３頁右下欄６〜１９行）
　
ハ．「以上説明したように本発明は、入力信号を遅延させる複数個の遅延回路を直列または並列等に接続して遅延時間の異なる複数の遅延出力を作り、遅延出力を選択するマルチプレクサ回路と、入力信号とマルチプレクサ回路の出力との論理積、論理和又は排他論理和を得る論理回路とを有することにより、任意の遅延時間または任意のパルス幅のパルスを容易に得ることができると云う効果がある。」（４頁左上欄５〜１３行）
　
（２）周知例２
　原審の拒絶査定において引用された、原出願の優先権主張日前に日本国内において頒布された刊行物である特開平１１−６５６９９号公報（平成１１年３月９日公開、以下「周知例２」という。）には図面とともに以下の事項が記載されている。
  「【００２０】上記ＤＬＬ回路５は図２に示すように可変ディレイライン２１と、切り替え回路２２と、位相比較器２４と、アップダウンカウンタ２５とを備えている。可変ディレイライン２１は基準クロックｆ0 を受け、この基準クロックｆ0 と、この基準クロックｆ0 から遅延素子１個分の遅延、遅延素子２個分の遅延、遅延素子３個分の遅延、…遅延素子ｎ個分の遅延したクロック信号を出力する。この可変ディレイライン２１の具体的な構成は、図４（ａ）に示すように、例えばインバータからなる遅延素子３３が、１個直列に接続された第１の直列回路、２個直列に接続された第２の直列回路、３個直列に接続された第３の直列回路等を有している。そして入力端３１に基準クロックが入力され、出力端３８ａからは基準クロックｆ0 が出力され、第１の直列回路の出力端３８ｂからは遅延素子１個分の遅延量を有するクロック信号が出力され、第２の直列回路の出力端３８ｃからは遅延素子２個分の遅延量を有するクロック信号が出力され、第３の直列回路の出力端３８ｄからは遅延素子３個分の遅延量を有するクロック信号が出力される構成となっている。
【００２１】また図４（ｂ）に示すように複数個の遅延素子３３を直列に接続し、各段の遅延素子３３の出力端からクロック信号を取り出すような構成としても良い。」
　
（３）したがって、電子回路一般において、遅延時間の異なる複数の遅延出力を作る、複数個の遅延回路を直列に接続した回路を、同様の機能を有する、複数個の遅延回路を並列に接続した回路とすることは、周知例１及び２にみられるように、原出願の優先権主張日前、周知技術といえる。
　
第３　対比
　本願発明と引用発明とを対比する。
　引用発明の「デジタル−アナログ変換装置」と、本願発明の「ディジタル信号を処理する電子回路」は、いずれも、「デジタル信号を処理する」ものという点で共通するものである。
ａ．引用発明の「デジタルワード」は、上記引用例の上記イ．における「ｗビットデジタルワード［ｂ０ｂ１・・・ｂｉ・・・ｂｗ−１］の連続するサンプル値」との記載によれば、「ディジタル信号」ということができる。
ｂ．引用発明の「Ｎｗビット幅Ｄ型２安定フリップフロップ（Ｄ０・・・ＤＮ−１）」は、上記引用例の上記ロ．における「それぞれの番号のサンプル期間において遅延されたデジタルワードは、各フリップフロップの出力で得られる。」との記載によれば、「複数のディジタル遅延回路」ということができる。
ｃ．引用発明の「遅延されたデジタルワード」は、Ｎｗビット幅Ｄ型２安定フリップフロップ（Ｄ０・・・ＤＮ−１）の連鎖における順序に着目すれば、前段のフリップフロップのデジタルワードが、後段のフリップフロップに送られて、遅延された当該デジタルワードの写し（英語では、replica（レプリカ））となるから、「遅延されたレプリカ」ということができる。
ｄ．引用発明の「アナログサンプル」は、「アナログ信号」ということができる。
ｅ．引用発明の「デジタル−アナログ変換装置（Ｘ０・・・ＸＮ−１）」、「フィルタ係数（ｈ０・・・ｈＮ−１）」、「乗算器（Ｍ０・・・ＭＮ−１）」及び「加算器（Ａ）」は、本願発明の「複数のディジタル対アナログコンバータ」、「利得係数」、「複数のアナログ利得回路」及び「アナログ加算器」にそれぞれ相当する。
ｆ．引用発明の「乗算する」は、フィルタ係数（ｈ０・・・ｈＮ−１）（利得係数）によって乗算してアナログサンプル（アナログ信号）を調節するから、「調節する」ということができる。
ｇ．引用発明の「アナログ値」は、乗算器（Ｍ０・・・ＭＮ−１）から出力されるものであるから、「出力」ということができる。
ｈ．引用発明の「直列」と、本願発明の「並列、または直列と並列の混合」とは、いずれも、「特定の接続形態」という点で一致する。
ｉ．引用発明の「デジタル−アナログ変換装置」は、「電子回路」の一種である。
　
　したがって、本願発明と引用発明は、以下の点で一致ないし相違する。
　
＜一致点＞
　「ディジタル信号を処理する電子回路であって、
　　各々が前記ディジタル信号の遅延されたレプリカを生成するように構成されている、複数のディジタル遅延回路と、
　　各々が、前記ディジタル信号、または前記遅延回路の１つからの前記遅延されたレプリカを、アナログ信号へ変換するように構成されている、複数のディジタル対アナログコンバータと、
　　各々がディジタル対アナログコンバータの１つからの前記アナログ信号を利得係数によって調節するように構成されていて、かつ各々が出力をもつ、複数のアナログ利得回路と、
　　前記アナログ利得回路の前記出力の和をとるように構成されているアナログ加算器とを含み、
　前記ディジタル遅延回路が特定の接続形態で接続される、電子回路。」
　
＜相違点＞
　ディジタル遅延回路の「特定の接続形態」に関し、
　本願発明は、「並列、または直列と並列の混合」であるのに対し、引用発明は、「直列」である点。
　
第４　判断
　そこで、上記相違点について検討する。
　上記第２の２のとおり、電子回路一般において、遅延時間の異なる複数の遅延出力を作る、複数個の遅延回路を直列に接続した回路を、同様の機能を有する、複数個の遅延回路を並列に接続した回路とすることは、原出願の優先権主張日前、当該技術分野では周知の技術である。
　そうすると、上記周知技術に接した当業者であれば、引用発明において、「Ｎｗビット幅Ｄ型２安定フリップフロップ（Ｄ０・・・ＤＮ−１）」を直列に接続することに換え、並列に接続すること、すなわち、相違点に係る構成とすることに格別の困難性はない。
　
　そして、本願発明の作用効果も、引用発明及び周知技術から当業者が容易に予測できる範囲のものである。
　
第５　むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。