【事件の表示】
　特願２０１１−５００１５８「基板貫通バイアの作製方法」拒絶査定不服審判事件〔平成２１年　９月２４日国際公開、ＷＯ２００９／１１５４４９、平成２３年　５月１９日国内公表、特表２０１１−５１５８４３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、２００９年３月１２日（パリ条約による優先権主張外国庁受理２００８年３月１９日、アメリカ合衆国）を国際出願日とする出願であって、平成２５年５月３１日付けの拒絶理由通知に対して、同年１０月４日に手続補正がなされるとともに、同日に意見書が提出され、同年１１月２８日付けで拒絶査定がなされ、それに対して、平成２６年４月３日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされたものである。
　
２．補正の却下の決定
【補正の却下の決定の結論】
　平成２６年４月３日になされた手続補正を却下する。
　
【理由】
（１）補正の内容
　平成２６年４月３日になされた手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし１４を、補正後の特許請求の範囲の請求項１ないし１３に補正するものであり、そのうちの補正前後の請求項は、以下のとおりである。
　
（補正前）
「　【請求項１】
　半導体チップ中に基板貫通バイアを作製する方法であって、
　基板を含む半導体チップを提供し、基板上にＦＥＯＬプロセスを行う工程であって、ＦＥＯＬプロセスは、少なくとも１つのＦＥＯＬデバイスを形成する工程を含む工程と、
　その後に行われるＢＥＯＬプロセス工程であって、
　　　少なくとも１つのＦＥＯＬデバイスとＢＥＯＬの金属１層との間に電気的接続を形成するために少なくとも１つの第１コンタクトを形成する工程と、
　　　基板とＢＥＯＬの金属１層との間にプレメタル誘電体を通る少なくとも１つの第２コンタクトプラグを形成する工程であって、少なくとも１つの第２コンタクトプラグは金属１層と電気的に接続する工程と、を含むＢＥＯＬプロセス工程と、
　その後に、ＢＥＯＬの金属１層まで延びない、基板貫通バイア（ＴＳＶ）ホールを形成する工程と、
　導電性材料でＴＳＶホールを完全に埋め込み、これにより金属１層との電気的接続が、プレメタル誘電体中の少なくとも１つの第２コンタクトプラグを介して実現される工程と、を含む方法。
　　【請求項２】
　更に、プレメタル誘電体と例えばシャロートレンチ分離（ＳＴＩ）のような下層の分離領域とを通って、少なくとも１つの第２コンタクトプラグを形成する工程を含む請求項１に記載の方法。
　　【請求項３】
　少なくとも１つの第２コンタクトプラグを形成する工程は、少なくとも１つのＦＥＯＬデバイスに少なくとも１つの第１コンタクトを形成する工程と同時に行われる請求項１に記載の方法。
　　【請求項４】
　少なくとも１つの第２コンタクトプラグを形成する工程は、後にその上にＴＳＶが載せられる位置に、少なくとも１つの第２コンタクトプラグを形成する工程を含む請求項１または２のいずれかに記載の方法。
　　【請求項５】
　更に、少なくとも１つの第２コンタクトプラグの下方に、これと電気的に接続するように、基板中にシリサイド化された領域を形成する工程を含む請求項１〜３のいずれかに記載の方法。
　　【請求項６】
　更に、シリサイド化された領域を含むダイオードを、シリサイド化された領域の位置に形成する工程を含む請求項５に記載の方法。
　　【請求項７】
　ＴＳＶを作製する工程は、ＴＳＶホールを形成する工程と、他のチップ上にチップを積層する前にＴＳＶホールを充填する工程とを含む請求項１〜６のいずれかに記載の方法。
　　【請求項８】
　更に、ＴＳＶホールを形成する前に、基板を薄膜化する工程を含む請求項１〜７のいずれかに記載の方法。
　　【請求項９】
　少なくとも１つのＦＥＯＬデバイスを有する基板、
　金属パッドを含むＢＥＯＬ、
　少なくとも１つのＦＥＯＬデバイスと接続する少なくとも１つの第１コンタクト、および、
　金属パッドの下方にあり、それと電気的に接続する少なくとも１つの第２コンタクトプラグ、を含む半導体チップであって、
　少なくとも１つの第２コンタクトプラグが一端において金属パッドに接続し、他端でＦＥＯＬデバイスの一部でない材料に接続する半導体チップ。
　　【請求項１０】
　少なくとも第２コンタクトプラグの他端がシリサイド化された領域に接続され、
　半導体チップは、更に、シリサイド化された領域の位置にダイオードを含む請求項９に記載の半導体チップ。
　　【請求項１１】
　更に、少なくとも１つの第２コンタクトプラグと電気的に接続されたＴＳＶを含む請求項９に記載の半導体チップ。
　　【請求項１２】
　半導体チップが、更にＦＥＯＬとＢＥＯＬとの間にプレメタル誘電体層を有し、
　ＴＳＶは、プレメタル誘電体層を貫通しない請求項１１に記載の半導体チップ。
　　【請求項１３】
　更に、基板とプレメタル誘電体（ＰＭＤ）との間に例えばシャロートレンチ分離（ＳＴＩ）領域のような下層の分離領域を有し、ＴＳＶは、基板の一部のみを通り、下層の分離領域の上で停止する請求項１１または１２に記載の半導体チップ。
　　【請求項１４】
　更に、少なくとも１つの第２コンタクトプラグの下方のシリサイド化された領域を含み、シリサイド化された領域は、少なくとも１つの第２コンタクトプラグとＴＳＶとに電気的に接続する請求項１１または１２に記載の半導体チップ。」
　
（補正後）
「　【請求項１】
　３次元スタッキングのために半導体チップ中に基板貫通バイアを作製する方法であって、
　基板を含む半導体チップを提供し、基板上にＦＥＯＬプロセスを行う工程であって、ＦＯＬプロセスは、少なくとも１つのＦＥＯＬデバイスを形成する工程を含む工程と、
　その後に行われるＢＥＯＬプロセス工程であって、
　　　少なくとも１つのＦＥＯＬデバイスとＢＥＯＬの金属１層との間に電気的接続を形成するために少なくとも１つの第１コンタクトを形成する工程と、
　　　基板とＢＥＯＬの金属１層との間にプレメタル誘電体を通る少なくとも１つの第２コンタクトプラグを形成する工程であって、少なくとも１つの第２コンタクトプラグは金属１層と電気的に接続する工程と、を含むＢＥＯＬプロセス工程と、
　その後に、基板の裏面から基板の中を通って、ＢＥＯＬの金属１層まで延びない、基板貫通バイア（ＴＳＶ）ホールを形成する工程と、
　導電性材料でＴＳＶホールを完全に埋め込み、これにより金属１層との電気的接続が、プレメタル誘電体中の少なくとも１つの第２コンタクトプラグを介して実現される工程と、を含む方法。
　　【請求項２】
　更に、プレメタル誘電体と例えばシャロートレンチ分離（ＳＴＩ）のような下層の分離領域とを通って、少なくとも１つの第２コンタクトプラグを形成する工程を含む請求項１に記載の方法。
　　【請求項３】
　少なくとも１つの第２コンタクトプラグを形成する工程は、少なくとも１つのＦＥＯＬデバイスに少なくとも１つの第１コンタクトを形成する工程と同時に行われる請求項１に記載の方法。
　　【請求項４】
　少なくとも１つの第２コンタクトプラグを形成する工程は、後にその上にＴＳＶが載せられる位置に、少なくとも１つの第２コンタクトプラグを形成する工程を含む請求項１または２のいずれかに記載の方法。
　　【請求項５】
　更に、少なくとも１つの第２コンタクトプラグの下方に、これと電気的に接続するように、基板中にシリサイド化された領域を形成する工程を含む請求項１〜３のいずれかに記載の方法。
　　【請求項６】
　更に、シリサイド化された領域を含むダイオードを、シリサイド化された領域の位置に形成する工程を含む請求項５に記載の方法。
　　【請求項７】
　ＴＳＶを作製する工程は、ＴＳＶホールを形成する工程と、他のチップ上にチップを積層する前にＴＳＶホールを充填する工程とを含む請求項１〜６のいずれかに記載の方法。
　　【請求項８】
　更に、ＴＳＶホールを形成する前に、基板を薄膜化する工程を含む請求項１〜７のいずれかに記載の方法。
　　【請求項９】
　少なくとも１つのＦＥＯＬデバイスを有する基板、
　金属パッドを含むＢＥＯＬ、
　少なくとも１つのＦＥＯＬデバイスと接続する少なくとも１つの第１コンタクト、および、
　金属パッドの下方にあり、それと電気的に接続する少なくとも１つの第２コンタクトプラグ、を含む半導体チップであって、
　少なくとも１つの第２コンタクトプラグは、一端において金属パッドに接続し、他端で、導電性材料で完全に充填された基板貫通バイア（ＴＳＶ）に電気的に接続する３次元スタッキングのための半導体チップ。
　　【請求項１０】
　少なくとも１つのＦＥＯＬデバイスを有する基板、
　金属パッドを含むＢＥＯＬ、
　少なくとも１つのＦＥＯＬデバイスと接続する少なくとも１つの第１コンタクト、および、
　金属パッドの下方にあり、それと電気的に接続する少なくとも１つの第２コンタクトプラグ、を含む半導体ウエハの半導体集積回路であって、
　少なくとも１つの第２コンタクトプラグは、一端において金属パッドに接続し、他端でシリサイド化された領域に接続され、
　更に、シリサイド化された領域の位置に逆バイアスされたダイオードを含む半導体集積回路。
　　【請求項１１】
　半導体チップが、更にＦＥＯＬとＢＥＯＬとの間にプレメタル誘電体層を有し、
　ＴＳＶは、プレメタル誘電体層を貫通しない請求項９に記載の半導体チップ。
　　【請求項１２】
　更に、基板とプレメタル誘電体（ＰＭＤ）との間に例えばシャロートレンチ分離（ＳＴＩ）領域のような下層の分離領域を有し、ＴＳＶは、基板の一部のみを通り、下層の分離領域の上で停止する請求項９または１１に記載の半導体チップ。
　　【請求項１３】
　更に、少なくとも１つの第２コンタクトプラグの下方のシリサイド化された領域を含み、シリサイド化された領域は、少なくとも１つの第２コンタクトプラグとＴＳＶとに電気的に接続する請求項９または１１に記載の半導体チップ。」
　
（２）補正事項の整理
（補正事項ａ）
（補正事項ａ−１）補正前の請求項１の「半導体チップ中に基板貫通バイアを作製する方法であって、」を、補正後の請求項１の「３次元スタッキングのために半導体チップ中に基板貫通バイアを作製する方法であって、」と補正すること。
　
（補正事項ａ−２）補正前の請求項１の「その後に、ＢＥＯＬの金属１層まで延びない、基板貫通バイア（ＴＳＶ）ホールを形成する工程と、」を、補正後の請求項１の「その後に、基板の裏面から基板の中を通って、ＢＥＯＬの金属１層まで延びない、基板貫通バイア（ＴＳＶ）ホールを形成する工程と、」と補正すること。
　
（補正事項ｂ）補正前の請求項９の「少なくとも１つの第２コンタクトプラグが一端において金属パッドに接続し、他端でＦＥＯＬデバイスの一部でない材料に接続する半導体チップ。」を、補正後の請求項９の「少なくとも１つの第２コンタクトプラグは、一端において金属パッドに接続し、他端で、導電性材料で完全に充填された基板貫通バイア（ＴＳＶ）に電気的に接続する３次元スタッキングのための半導体チップ。」と補正すること。
　
（補正事項ｃ）補正前の請求項１０の「少なくとも第２コンタクトプラグの他端がシリサイド化された領域に接続され、　半導体チップは、更に、シリサイド化された領域の位置にダイオードを含む請求項９に記載の半導体チップ。」を、補正後の請求項１０の「少なくとも１つのＦＥＯＬデバイスを有する基板、　金属パッドを含むＢＥＯＬ、　少なくとも１つのＦＥＯＬデバイスと接続する少なくとも１つの第１コンタクト、および、　金属パッドの下方にあり、それと電気的に接続する少なくとも１つの第２コンタクトプラグ、を含む半導体ウエハの半導体集積回路であって、　少なくとも１つの第２コンタクトプラグは、一端において金属パッドに接続し、他端でシリサイド化された領域に接続され、　更に、シリサイド化された領域の位置に逆バイアスされたダイオードを含む半導体集積回路。」と補正すること。
　
（補正事項ｄ）補正前の請求項１１を削除するとともに、当該削除に伴って、請求項の番号及び引用する請求項の番号を修正すること。
　
（３）補正の適法性についての検討
（３−１）補正事項ａについて
（３−１−１）補正事項ａ−１について
　補正事項ａ−１は、補正前の請求項１に係る発明の発明特定事項である「半導体チップ中に基板貫通バイアを作製する方法であって、」について、「３次元スタッキングのために」と限定的に減縮する補正であり、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、この補正が、特許法第１７条の２第３項に規定する要件及び同法同条第４項に規定する要件を満たしていることは明らかである。
  
（３−１−２）補正事項ａ−２について
　補正事項ａ−２は、補正前の請求項１に係る発明の発明特定事項である「基板貫通バイア（ＴＳＶ）ホールを形成する工程」について、「基板の裏面から基板の中を通って、」と限定的に減縮する補正であり、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、この補正が、特許法第１７条の２第３項に規定する要件及び同法同条第４項に規定する要件を満たしていることは明らかである。
　
（３−２）補正事項ｂについて
　補正事項ｂは、補正前の請求項９に係る発明の発明特定事項である「第２コンタクトプラグが」、「他端でＦＥＯＬデバイスの一部でない材料に接続する」ことについて、「他端で、導電性材料で完全に充填された基板貫通バイア（ＴＳＶ）に電気的に接続する」と限定的に減縮するとともに、同じく「半導体チップ」について、「３次元スタッキングのための」と限定的に減縮する補正であり、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、この補正が、特許法第１７条の２第３項に規定する要件及び同法同条第４項に規定する要件を満たしていることは明らかである。
　
（３−３）補正事項ｃについて
　補正事項ｃは、補正前の請求項９を引用する補正前の請求項１０に補正前の請求項９に係る発明の発明特定事項を盛り込んで独立請求項にするとともに、補正前の請求項９に係る発明の発明特定事項である「半導体チップ」を「半導体ウエハの半導体集積回路」と補正し、「第２コンタクトプラグが」「他端でＦＥＯＬデバイスの一部でない材料に接続する」ことについて、「他端でシリサイド化された領域に接続され」ると補正するとともに、補正前の請求項１０に係る発明の発明特定事項である「ダイオード」を「逆バイアスされたダイオード」と補正し、「半導体チップ」を「半導体集積回路」と補正するものであるところ、前記「第２コンタクトプラグが」「他端でＦＥＯＬデバイスの一部でない材料に接続する」ことについて、「他端でシリサイド化された領域に接続され」ると補正すること及び前記「ダイオード」を「逆バイアスされたダイオード」と補正することは、補正前の発明の発明特定事項を限定的に減縮する補正であると認められるが、前記「半導体チップ」を「半導体ウエハの半導体集積回路」と補正すること及び前記「半導体チップ」を「半導体集積回路」と補正することは、「半導体チップ」が「半導体ウエハ」から切り出されたチップ形状のものを意味し、「半導体集積回路」が「半導体ウエハ」、「半導体チップ」など半導体材料の上に形成された「集積回路」を意味するものであることから、ともに「半導体チップ」を限定的に減縮する補正であるとは認められないので、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。
　また、前記「半導体チップ」を「半導体ウエハの半導体集積回路」と補正すること及び前記「半導体チップ」を「半導体集積回路」と補正することが、特許法第１７条の２第５項のその他のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
　したがって、補正事項ｃは、特許法第１７条の２第５項に規定する要件を満たしていない。
　
（３−４）補正事項ｄについて
  補正事項ｄは、特許法第１７条の２第５項第１号に掲げる請求項の削除を目的とするものである。
　
（３−５）新規事項追加の有無及び補正の目的の適否についてのまとめ
　以上、検討したとおり、本件補正のうちの補正事項ｃは、特許法第１７条の２第５項に規定する要件を満たしていないから、本件補正は、同法同条同項に規定する要件を満たしていない。
　
（４）独立特許要件について
（４−１）検討の前提
　上記（３）において検討したとおり、本件補正は特許法第１７条の２第５項に規定する要件を満たしていないが、仮に本件補正が当該要件を満たすものであるとした場合には、上記（３）において検討したとおり、本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものを含むものであるから、本件補正が、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合するか否かについて、一応検討する。
　
（４−２）補正後の請求項９に係る発明
　本件補正による補正後の請求項１ないし１３に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その請求項１ないし１３に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項９に係る発明（以下「補正後の発明」という。）は、その請求項９に記載されている事項により特定される上記２．（１）の補正後の請求項９として記載したとおりのものである。
　
（４−３）引用刊行物
（４−３−１）原査定の拒絶の理由に引用され、本願の優先日前である平成１９年５月１７日に日本国内で頒布された刊行物である特開２００７−１２３８５７号公報（以下「引用刊行物」という。）には、図１、９〜１５とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである（以下同様。）。
　
「【背景技術】
【０００２】
　近年、半導体装置の軽薄短小化と高性能化が要求されており、
マルチチップパッケージなどの半導体装置において、配線の高密度化、論理素子の微細化およびメモリの大容量化が進められている。
【０００３】
　
こうした要請に対応する一つの手段として、半導体基板に貫通電極を設け、配線の高密度化等を図ることが試みられている。従来の貫通電極としては、特許文献１に記載されたものがある。
【特許文献１】
特開昭６０−１４０８５０号公報
「【発明の効果】
【００１２】
　以上説明したように本発明によれば、半導体基板の裏面近傍に、貫通電極に接する張出部を設けることにより、貫通電極を有する半導体装置の性能や信頼性を損なうことなく、貫通電極の脱落を抑制することができる。」
「【００１４】
　（第一の実施形態）
　図１は、本実施形態の半導体装置の構成を示す断面図である。
　
図１に示した半導体装置１００は、半導体基板（シリコン基板１０１）と、シリコン基板１０１を貫通する貫通電極１２９と、貫通電極１２９の側面外周に設けられるとともに、シリコン基板１０１を貫通する環筒状絶縁膜（第一絶縁リング１３０）と、シリコン基板１０１の少なくとも素子形成面の裏面の近傍に設けられるともに貫通電極１２９に接して設けられ、シリコン基板１０１の面内方向に貫通電極１２９の内部に向かって張り出した張出部１４６と、を含む。また、半導体装置１００は、シリコン基板１０１の裏面に接して設けられた裏面絶縁膜１３９をさらに含む。
　張出部１４６は、素子形成面の裏面側において、貫通電極１２９を取り囲むように設けられた環状の部分である。張出部１４６は、シリコン基板残存部１２７および裏面絶縁膜１３９の一部により構成される。張出部１４６は、テーパ面１４５およびテーパ面１２８を有し、半導体装置１００の裏面からシリコン基板１０１内部に向かって拡径した形状である。
　裏面絶縁膜１３９は、張出部１４６の少なくとも一部を構成している。つまり、張出部１４６の一部が絶縁材料により構成されている。裏面絶縁膜１３９は、第一絶縁リング１３０の内側面から貫通電極１２９の内側に張り出すように設けられており、この部分が張出部１４６を構成している。また、裏面絶縁膜１３９は、貫通電極１２９の直径よりも小さい径の開口部を有し、開口部の側面がテーパ面１４５となっている。
　半導体装置１００において、シリコン基板１０１の所定の領域が除去されて、当該所定の領域に第一絶縁リング１３０および貫通電極１２９が設けられているとともに、第一絶縁リング１３０の形成領域と貫通電極１２９の形成領域との間に、シリコン基板１０１が残存した領域が設けられている。半導体装置１００は、シリコン基板１０１が残存した領域として、具体的にはシリコン基板残存部１２７とシリコン基板残存部１４７とを有する。つまり、シリコン基板残存部１２７は、シリコン基板１０１と同種の材料からなる。
　半導体装置１００において、シリコン基板残存部１２７の形成領域およびシリコン基板残存部１４７の形成領域を除く領域において、貫通電極１２９の側面と第一絶縁リング１３０の内側面とが接している。
　シリコン基板残存部１２７は、シリコン基板１０１の裏面側から素子形成面側に向かって内径が拡径した円環状の領域であり、テーパ面１２８を有する。張出部１４６の少なくとも一部が、シリコン基板１０１が残存した領域であるシリコン基板残存部１２７により構成されている。
　シリコン基板残存部１４７は、素子形成面から裏面側に向かって内径が拡径した形状を有し、テーパ面１４８を有する。シリコン基板残存部１４７は、シリコン基板１０１の裏面側に設けられた張出部１４６とは別の張出部となっている。
　シリコン基板１０１の素子形成面の近傍において、貫通電極１２９が、素子形成面に向かって狭径している。また、シリコン基板１０１の裏面の近傍において、貫通電極１２９が素子形成面に向かって拡径している。
　第一絶縁リング１３０は、同心円状に積層された複数の絶縁膜（ＳｉＮ膜１３１、ＳｉＯ2膜１３３およびＳｉＮ膜１３５）を含む。絶縁膜の最もシンプルな構成は、ＳｉＯ2膜１３３による二層構造であるが、さらにＳｉＮやＳｉＣＮなどの金属拡散を防止するバリア膜が含まれると、金属汚染によるデバイス性能劣化を防ぐことができ、なおよい。
　また、第一絶縁リング１３０は、少なくともリングの内側（貫通電極１２９側）および外側（シリコン基板１０１側）に絶縁膜が配置されていればよく、たとえば第八の実施形態に例示するように、内部に一部導電膜が含まれていてもよい。
　基板面内方向における第一絶縁リング１３０全体の膜厚は、たとえば２〜５μｍ程度とする。こうすることにより、第一絶縁リング１３０形成時の埋め込み特性をさらに向上させることができる。
　また、
半導体装置１００において、シリコン基板１０１の素子形成面に、ＳｉＮ膜１０３、層間絶縁膜１０５および層間絶縁膜１３７がこの順に設けられている。貫通電極１２９は、層間絶縁膜１０５およびＳｉＮ膜１０３を貫通する複数の貫通電極接続プラグ１１７と接続する。
　
素子形成面の裏面において、貫通電極１２９に接して裏面バンプ１４２が設けられている。
【００１５】
　また、
シリコン基板１０１の素子形成面には、拡散層１０７とゲート電極１１１とを含むトランジスタ等の所定の素子が形成されている。
【００１６】
　また、
ＳｉＮ膜１０３中および層間絶縁膜１０５中を、トランジスタ接続プラグ１１３および貫通電極接続プラグ１１７が貫通している。トランジスタ接続プラグ１１３は、拡散層１０７と層間絶縁膜１０５上に設けられた配線１１５とを接続する。また、貫通電極接続プラグ１１７は、貫通電極１２９と層間絶縁膜１０５上の配線１１９とを接続する。
　配線１１５および配線１１９は同一水準に位置し、図１においては、ともに第一配線である。配線１１５および配線１１９は、層間絶縁膜１３７中に埋設されている。
【００１７】
　
配線１１９上に、接続プラグ１２１、電極パッド１２３およびバンプ１２５がこの順に設けられている。一つの貫通電極１２９に複数の貫通電極接続プラグ１１７が接して設けられている。裏面バンプ１４２とバンプ１２５とが、貫通電極１２９および複数の貫通電極接続プラグ１１７を介して接続される。これにより、シリコン基板１０１両面をさらに確実に導通させることができる。
　
「【００１９】
　以下、図９〜図１５を参照して、半導体装置１００の製造方法をさらに詳細に説明する。図９および図１１〜図１５は、半導体装置１００の製造工程を示す断面図である。また、図１０は、第一絶縁リング１３０の形状を説明する図である。
【００２０】
　まず、図９（ａ）に示すように、リソグラフィー技術を用いて、シリコン基板１０１の素子形成面となる面に、第一絶縁リング１３０の形状に対応する円筒環形状の開口部を有するレジストパターン（不図示）を形成する。このレジスト膜をマスクとして、シリコン基板１０１をドライエッチングし、第一絶縁リング１３０の形状に対応する環状の凹部を形成する。このとき、凹部の深さは適宜選択されるが、たとえば２０μｍ以上２００μｍ以下とする。
【００２１】
　レジスト膜を除去した後、シリコン基板１０１上に、ＳｉＮ膜１６１およびＳｉＯ2膜１３３をこの順に成膜する（図９（ａ））。ＳｉＮ膜１６１の膜厚は、たとえば１００ｎｍとする。また、ＳｉＯ2膜１３３は、たとえば、ＣＶＤ（Chemical Vapor Deposition）法により得られるＢＰＳＧ（Boro-Phospho Silicate Glass）膜とする。そして、円筒環状の凹部以外の領域に成膜されたＳｉＯ2膜１３３をＣＭＰ（Chemical Mechanical Polishing）法により除去する（図９（ｂ））。なお、図９（ｂ）では、凹部以外の領域に成膜されたＳｉＮ膜１６１をさらに除去した様子を示している。
【００２２】
　図１０は、図９（ｂ）のＡ−Ａ’面を示す上面図である。図１０は、第一絶縁リング１３０の平面形状に対応する。図９および図１０に示したように、ＳｉＯ2膜１３３はＳｉＯ2膜１６５およびＳｉＯ2膜１６７の積層膜である。また、図１０中のＳｉＮ膜１３１およびＳｉＮ膜１３５とをあわせたものが図９（ｂ）中のＳｉＮ膜１６１である。
【００２３】
　次に、
図１１（ａ）に示したように、シリコン基板１０１の素子形成面に、素子分離領域１０９、拡散層１０７、ゲート電極１１１をそれぞれ形成する。素子分離領域１０９は、たとえばＳＴＩ（シャロートレンチアイソレーション）とする。また、シリコン基板１０１上に、ＳｉＮ膜１０３および層間絶縁膜１０５をこの順に設ける。
【００２４】
　つづいて、
層間絶縁膜１０５およびＳｉＮ膜１０３を選択的に除去してこれらの絶縁膜を貫通する孔を形成する。孔の内部に導電膜を埋設した後、孔の外部に形成された膜を除去することにより、トランジスタ接続プラグ１１３および貫通電極接続プラグ１１７を形成する。
【００２５】
　さらに、
図１１（ｂ）に示したように、層間絶縁膜１０５上に、トランジスタ接続プラグ１１３に接続する配線１１５および貫通電極接続プラグ１１７に接続する配線１１９をそれぞれ形成する。
【００２６】
　そして、
配線１１５および配線１１９上に層間絶縁膜１３７を形成する。さらに、配線１１９に接続する電極パッド１２３およびバンプ１２５をこの順に形成する。
【００２７】
　なお、本実施形態および以下の実施形態において、配線１１９の上部にさらに所定の数の配線層等の上層を形成した後、電極パッド１２３およびバンプ１２５を形成することもできる。つまり、層間絶縁膜１３７中に多層配線構造を形成してもよい。
【００２８】
　次いで、素子形成面の上部に粘着剤層１７９を形成し、支持体１８１を貼付する。粘着剤層１７９として、たとえば粘着テープを用いる。粘着テープは基材とその両面に形成された粘着層から構成されている。粘着テープを構成する基材としては、たとえば、ポリオレフィン系樹脂、ポリエステル系樹脂などが用いられる。また、粘着テープを構成する粘着剤としては、たとえば、アクリル系エマルジョン型粘着剤、アクリル系溶剤型粘着剤、ウレタン系粘着剤などが用いられる。また、支持体１８１の材料は、たとえば、石英やパイレックス（登録商標）等のガラスとすることができる。こうすれば、後述する裏面研削によるシリコン基板１０１の薄化加工等のプロセスにおける、熱、薬剤、外力などに対する耐性を充分に確保することができる。また、こうした耐性を有する材料であれば、ガラス以外の材料としてもよい。たとえば、アクリル樹脂などのプラスチックス等を用いてもよい。
【００２９】
　そして、シリコン基板１０１の裏面研削を行う。裏面研削は、機械的研磨により行う。研削後のシリコン基板１０１の厚さは、たとえば、５０〜５００μｍ程度とすることができる。これにより、裏面からＳｉＯ2膜１３３の底面が露出するとともに、ＳｉＮ膜１６１がＳｉＮ膜１３１とＳｉＮ膜１３５とに分割される。これにより、第一絶縁リング１３０が得られる。
【００３０】
　次に、図１２（ａ）に示すように、貫通電極１２９の形成領域において、シリコン基板１０１を除去する。このとき、貫通電極１２９の形成領域、つまり第一絶縁リング１３０の内側の領域において、シリコン基板１０１の裏面近傍にシリコン基板残存部１２７を形成するとともに、素子形成面の近傍にシリコン基板残存部１４７を形成する。以下、図１２（ａ）の工程をさらに詳細に説明する。
【００３１】
　図１３（ａ）および図１３（ｂ）は、図１２（ａ）の工程をさらに詳細に説明する断面図である。
　まず、図１３（ａ）に示したように、シリコン基板１０１の裏面に、ＳｉＮ膜１８３および感光性エポキシ樹脂膜１８５をこの順に形成する。ＳｉＮ膜１８３および感光性エポキシ樹脂膜１８５の積層膜が、図１における裏面絶縁膜１３９に対応する。第一絶縁リング１３０の内側の領域の一部において、ＳｉＮ膜１８３および感光性エポキシ樹脂膜１８５を選択的に除去して開口部１８７を設けるとともに、これらの絶縁膜にテーパ面１４５を形成する。感光性エポキシ樹脂膜１８５を用いることにより、成膜時の焼成温度を充分に低い温度とすることができるため、素子形成後の成膜に好適である。また、焼成温度が比較的低い膜として、感光性エポキシ樹脂膜１８５に代えて、ＢＴ（ビスマレイミド−トリアジン）レジン膜等を用いてもよい。
【００３２】
　そして、図１３（ｂ）に示したように、裏面絶縁膜１３９をマスクとして、第一絶縁リング１３０の内側に残存するシリコン基板１０１をエッチング除去し、開口部１８７よりも拡径した領域を有する貫通孔１９３を形成する。このとき、エッチングを複数のステップにより行うことにより、シリコン基板残存部１２７およびシリコン基板残存部１４７を形成する。また、裏面絶縁膜１３９の一部を、貫通孔１９３の側壁よりも基板面内方向において貫通孔１９３の内側に張り出した張出部１４６（図１）とする。
【００３３】
　貫通孔１９３は、多段階のステップを含むエッチングにより形成される。具体的には、まず、裏面近傍において裏面側に向かってすぼまっている形状（逆テーパ形状）になるようにシリコン基板１０１を裏面からドライエッチングして、テーパ面１２８を有するシリコン基板残存部１２７を形成する。
【００３４】
　次に、エッチングガスとデポガスを組み合わせて、デポガスによって側壁に保護膜を形成しながらエッチングを進める。これにより、シリコン基板１０１の法線方向にエッチングを行い、エッチング面に対して垂直な形状を得ることができる。このときのエッチングガスとデポガスとの組み合わせは、たとえばエッチングガスをＳＦ6とし、デポガスをたとえばＣ4Ｆ8、ＨＢｒまたはＳｉＦ4などとする。
【００３５】
　その後、上述した条件から、デポガスの割合を減らすことにより、横方向へのエッチングを進める。これにより、逆テーパ形状が得られ、テーパ面１４８を有するシリコン基板残存部１４７が形成される。
【００３６】
　次に、図１２（ｂ）に示すように、貫通孔１９３中に貫通電極１２９を形成し、さらに、裏面側で貫通電極１２９に接する裏面バンプ１４２を形成する。以下、図１２（ｂ）の工程をさらに詳細に説明する。図１４（ａ）、図１４（ｂ）、図１５（ａ）および図１５（ｂ）は、図１２（ｂ）の工程をさらに詳細に説明する断面図である。　
【００３７】
　まず、図１４（ａ）に示したように、裏面側からＴｉおよびＣｕのスパッタリングをこの順に行い、Ｃｕ／Ｔｉシード１８９を形成する。なお、本明細書においては、積層構造を示す際に、「上層／下層（基板側）」のように表す。Ｃｕ／Ｔｉシード１８９は、裏面絶縁膜１３９上および貫通孔１９３の底部に形成される。
【００３８】
　そして、Ｃｕ／Ｔｉシード１８９上に、感光性レジスト膜１９１を形成する。感光性レジスト膜１９１は、裏面絶縁膜１３９の上部および貫通孔１９３の内部に形成される。　
【００３９】
　続いて、図１４（ｂ）に示したように、裏面側からシリコン基板１０１の法線方向に対して斜めに光照射することにより、貫通孔１９３の底部に選択的に感光性レジスト膜１９１を残存させる。貫通孔１９３の深さが充分であれば、斜め露光を用いずにウェハ面に垂直に光照射を行っても、貫通孔１９３の底部に選択的に感光性レジスト膜１９１を残存させることができる。なお、図１４（ｂ）では、残存する感光性レジスト膜１９１は不図示となっている。残存する感光性レジスト膜１９１をマスクとして、Ｃｕ／Ｔｉシード１８９を除去することにより、
貫通孔１９３の底部にＣｕ／Ｔｉシード１８９を選択的に残す
Ｃｕ膜１９５を無電解めっき法により成長させる。無電解めっき法を用いることにより、貫通孔１９３内全体にＣｕ膜１９５をボトムアップで確実に成長させることができる。このため、貫通電極１２９中にボイドが生じることを抑制できる。Ｃｕ膜１９５は、貫通孔１９３の内部から外部にわたって形成される（図１５（ａ））。
【００４０】
　さらに、
図１５（ｂ）に示したように、裏面研削を行う。
裏面近傍においてテーパ面１４５およびテーパ面１２８に接し、張出部１４６によって係止された貫通電極１２９が得られる。
【００４１】
　その後、図１２（ｂ）に戻り、裏面にレジスト膜（不図示）を形成する。貫通電極１２９に対応する位置において、レジスト膜に開口部を設け、貫通電極１２９を露出させる。そして、たとえば無電解めっき法等を用いてＮｉ膜１４１およびＡｕ膜１４３を順次形成し、裏面バンプ１４２を得る。以上の手順により、図１に示した半導体装置１００が得られる。」
　
（４−３−２）そうすると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「シリコン基板１０１と、前記シリコン基板１０１を貫通する貫通電極１２９と、前記貫通電極１２９の側面外周に設けられるとともに、前記シリコン基板１０１を貫通する第一絶縁リング１３０と、前記シリコン基板１０１の少なくとも素子形成面の裏面の近傍に設けられるともに前記貫通電極１２９に接して設けられ、前記シリコン基板１０１の面内方向に前記貫通電極１２９の内部に向かって張り出した張出部１４６と、前記シリコン基板１０１の裏面に接して設けられた裏面絶縁膜１３９を含み、
　前記シリコン基板１０１の素子形成面には、拡散層１０７とゲート電極１１１とを含むトランジスタ等の所定の素子が形成されるとともに、ＳｉＮ膜１０３、層間絶縁膜１０５および層間絶縁膜１３７がこの順に設けられ、
　前記ＳｉＮ膜１０３中および前記層間絶縁膜１０５中を、トランジスタ接続プラグ１１３および貫通電極接続プラグ１１７が貫通し、
　前記トランジスタ接続プラグ１１３は、前記拡散層１０７と前記層間絶縁膜１０５上に設けられた配線１１５とを接続し、
　一つの前記貫通電極１２９に複数の前記貫通電極接続プラグ１１７が接して設けられ、
　前記貫通電極接続プラグ１１７は、前記貫通電極１２９と前記層間絶縁膜１０５上の配線１１９とを接続し、
　素子形成面の裏面において、前記貫通電極１２９に接して裏面バンプ１４２が設けられ、
　前記配線１１９上に、接続プラグ１２１、電極パッド１２３およびバンプ１２５がこの順に設けられた
　半導体装置。」
　
（４−４）対比
（４−４−１）刊行物発明の「シリコン基板１０１の素子形成面に」「形成され」た「拡散層１０７とゲート電極１１１とを含むトランジスタ等の所定の素子」が、ＦＥＯＬ（フロントエンドオブライン）デバイスであることは明らかであるから、刊行物発明の「素子形成面に」「拡散層１０７とゲート電極１１１とを含むトランジスタ等の所定の素子が形成され」た「シリコン基板１０１」は、補正後の発明の「少なくとも１つのＦＥＯＬデバイスを有する基板」に相当する。
　
（４−４−２）刊行物発明の「ＳｉＮ膜１０３中および」「層間絶縁膜１０５中を、」「貫通」する「トランジスタ接続プラグ１１３および貫通電極接続プラグ１１７」、「層間絶縁膜１０５上に設けられた配線１１５」、「層間絶縁膜１０５上の配線１１９」は、ＢＥＯＬ（バックエンドオブライン）であることは明らかである。そして、刊行物発明の「配線１１９」と補正後の発明の「金属パッド」は、「導電体」という点で共通するから、刊行物発明の「ＳｉＮ膜１０３中および」「層間絶縁膜１０５中を、」「貫通」する「トランジスタ接続プラグ１１３および貫通電極接続プラグ１１７」、「層間絶縁膜１０５上に設けられた配線１１５」、「層間絶縁膜１０５上の配線１１９」と補正後の発明の「金属パッドを含むＢＥＯＬ」は、「導電体を含むＢＥＯＬ」という点で共通する。
　
（４−４−３）刊行物発明において、「トランジスタ接続プラグ１１３」は、補正後の発明の「ＦＥＯＬデバイス」に相当する「拡散層１０７とゲート電極１１１とを含むトランジスタ等の所定の素子」に接続しているといえるから、刊行物発明の「トランジスタ接続プラグ１１３」は、補正後の発明の「第１コンタクト」に相当する。
　
（４−４−４）刊行物発明の「貫通電極接続プラグ１１７」は、補正後の発明の「第２コンタクトプラグ」に相当する。そして、刊行物発明において、「貫通電極接続プラグ１１７」は、補正後の発明の「金属パッド」と「導電体」という点で共通する「配線１１９」の下にあって、それと電気的に接続していることは明らかである。
　
（４−４−５）刊行物発明の「貫通電極１２９」は、補正後の発明の「基板貫通バイア（ＴＳＶ）」に相当する。そして、刊行物発明において、「貫通電極接続プラグ１１７」は、一端において、補正後の発明の「金属パッド」と「導電体」という点で共通する「配線１１９」に接続し、他端で、「貫通電極１２９」に電気的に接続していることは明らかである。
　
（４−４−６）刊行物発明の「半導体装置」と補正後の発明の「半導体チップ」とは、「半導体装置」という点で共通する。
　
（４−４−７）そうすると、補正後の発明と刊行物発明とは、
「少なくとも１つのＦＥＯＬデバイスを有する基板、
　導電体を含むＢＥＯＬ、
　少なくとも１つのＦＥＯＬデバイスと接続する少なくとも１つの第１コンタクト、および、
　前記導電体の下方にあり、それと電気的に接続する少なくとも１つの第２コンタクトプラグ、を含む半導体装置であって、
　少なくとも１つの第２コンタクトプラグは、一端において前記導電体に接続し、他端で、基板貫通バイア（ＴＳＶ）に電気的に接続する半導体装置。」
である点で一致し、次の３点で相違する。
　
（相違点１）補正後の発明では、「ＢＥＯＬ」が「金属パッドを含む」のに対し、刊行物発明では、「配線１１９」について、そのような特定がされていない点。
　
（相違点２）補正後の発明では、「基板貫通バイア（ＴＳＶ）」が「導電性材料で完全に充填され」ているのに対し、刊行物発明では、「貫通電極１２９」について、そのような特定がなされていない点。
　
（相違点３）補正後の発明は、「３次元スタッキングのための半導体チップ」であるのに対し、刊行物発明では、「半導体装置」について、そのような特定がなされていない点。
　
（４−５）判断
（４−５−１）相違点１について
　一般に、半導体集積回路技術分野において、「パッド」とは、半導体集積回路内の入出力信号および電源を外部とのインタフェースを取る部分の総称であって、通常は、集積回路が形成された半導体チップの表面あるいは裏面に設けられた外部電極を指すものと認められるところ、本願明細書においては、「金属パッド５５」の用途が必ずしも明らかでなく、また、「金属パッド５５」が「第２コンタクトプラグ５０」の他に、回路中のどこに接続されているのかも明らかでなく、さらに、例えば、本願の図５ａによると、多層配線構造における第１層金属配線層である「金属レベルＭ１」に形成されており、半導体チップの表面や裏面に露出されていないと認められることから、補正後の発明の「金属パッド」が、通常の意味における「電極パッド」を指すことものでないことは明らかであり、単に「金属レベルＭ１」に形成された単なる「配線」にすぎないものと認められる。そうすると、刊行物発明の「配線１１９」は、補正後の発明の「金属パッド」に相当するものと認められる。
　また、仮に、補正後の発明の「金属パッド」が単なる「配線」ではなく、「配線」よりも幅広の領域を有するものと解しても、刊行物発明においても、「配線１１９」と「貫通電極接続プラグ１１７」の接続を確実に行うために、「配線１１９」を他の配線よりも幅広の領域を有する構成とすることは、当業者が必要に応じて、適宜なし得たことである。
　したがって、相違点１は、実質的なものでないか、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−２）相違点２について
　貫通電極１２９の製造工程に関する、引用刊行物の段落【００３９】の「図１４（ｂ）に示したように、　・・・　無電解めっき法を用いることにより、貫通孔１９３内全体にＣｕ膜１９５をボトムアップで確実に成長させることができる。このため、貫通電極１２９中にボイドが生じることを抑制できる。・・・」という記載から、刊行物発明の貫通電極１２９は、貫通孔１９３内に導電材料であるＣｕ膜１９５が完全に充填されているものと認められる。
　したがって、相違点２は、実質的なものでない。
　
（４−５−３）相違点３について
　引用刊行物が従来技術として掲げる特許文献１（特開昭６０−１４０８５０号公報）には、「〔発明の利用分野〕
　本発明は
半導体集積回路チップを積層して成る積層集積型半導体回路装置を構成する好適なチップ構造
「〔発明の目的〕
　本発明は、かかる絶縁膜で被覆された貫通孔を有する半導体チップを、積層集積により適した構造で提供するための新規な製造方法を与えることを目的とする。」（第３頁右上欄第１０〜１４行）と記載されており、ここで「積層集積型半導体回路装置を構成する好適なチップ構造」とは、補正後の発明の「３次元スタッキングのための半導体チップ」に相当し、引用刊行物には、上記特許文献１に記載された「積層集積型半導体回路装置を構成する好適なチップ構造」における課題を解決するための発明が記載されているものと認められるから、刊行物発明の「半導体装置」は、補正後の発明の「３次元スタッキングのための半導体チップ」に相当すると認められ、仮にそうでないとしても、刊行物発明の「半導体装置」を「３次元スタッキングのための半導体チップ」とすることは、当業者が容易になし得たことである。
　よって、上記相違点３は、実質的なものでないか、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−６）独立特許要件についてのまとめ
　以上検討したとおり、補正後の発明と刊行物発明との相違点は、いずれも、実質的なものでないか、当業者が、容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明であり、特許法第２９条第１項第３号に該当し、仮にそうでないとしても、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　
（５）補正の却下についてのむすび
　本件補正は、特許法第１７条の２第５項の規定に違反するものであり、また、仮に、そのような違反がなく、本件補正が特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものを含むとした場合においても、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成２６年４月３日になされた手続補正は上記のとおり却下されたので、本願の請求項１ないし１４に係る発明は、平成２５年１０月４日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その請求項１ないし１４に記載されている事項により特定されるとおりのものであって、そのうちの請求項９に係る発明（以下「本願発明」という。）は、その請求項９に記載されている事項により特定される上記２．（１）の補正前の請求項９として記載したとおりのものである。
　
４．刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された刊行物には、上記２．（４−３−１）及び（４−３−２）に記載したとおりの事項及び発明（刊行物発明）が記載されているものと認められる。
　
 ５．判断
　補正後の請求項９は、補正前の請求項９に係る発明の発明特定事項である「第２コンタクトプラグが」、「他端でＦＥＯＬデバイスの一部でない材料に接続する」ことについて、「他端で、導電性材料で完全に充填された基板貫通バイア（ＴＳＶ）に電気的に接続する」と限定的に減縮するとともに、同じく「半導体チップ」について、「３次元スタッキングのための」と限定的に減縮したものである。逆に言えば本件補正前の請求項９に係る発明（本願発明）は，補正後の発明から上記限定事項をなくしたものである。
　そうすると、上記２．（４）において検討したように、補正後の発明は、引用刊行物に記載された発明であり、仮にそうでないとしても、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物に記載された発明であり、仮にそうでないとしても、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第１項第３号に該当し、仮にそうでないとしても、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。