【事件の表示】
　特願２０１１−　２４９５３「ストレージ制御装置及びストレージ制御装置のキャッシュデータ退避方法」拒絶査定不服審判事件〔平成２４年　８月３０日出願公開、特開２０１２−１６４１９４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　
　本願は、平成２３年２月８日の出願であって、平成２６年７月１日付けで拒絶査定がされ、これに対して同年１０月３日に拒絶査定不服審判の請求がなされ、同時に手続補正がなされたものである。
　
　
２．本願発明
　平成２６年１０月３日付けの手続補正は、請求項の削除を目的とするものであって、特許法第１７条の２第３〜５項の規定に適合するものと認められる。
 
　したがって、本願の特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、上記平成２６年１０月３日付けの手続補正により補正された特許請求の範囲の請求項１に記載された以下のとおりのものである。
　
「【請求項１】
　電源供給が遮断された場合、キャッシュメモリに保存するキャッシュデータを不揮発性メモリに退避させるストレージ制御装置であって、
　キャッシュデータの退避指示に基づいて、前記キャッシュメモリに保存するキャッシュデータを読み出して圧縮し、当該圧縮キャッシュデータを生成する第１の制御部と、
　前記第１の制御部で生成した圧縮キャッシュデータを不揮発性メモリに書き込む第２の制御部と、
　を備え、
　前記第１の制御部は、前記第２の制御部が前記圧縮キャッシュデータを書き込むまでの間に前記キャッシュデータの圧縮を行う、ことを特徴とするストレージ制御装置。」
　
　なお、補正された請求項１には「キャシュメモリ」と記載されているが、「キャッシュメモリ」の誤記と認められるので、上ではその誤記を正したものとして請求項１に係る発明を認定している。
　
　
３．引用発明
　
（１）引用例１
　原査定の拒絶の理由に引用された、本願出願前に頒布された刊行物である特開２００８−１９２０２８号公報（以下、「引用例１」という。）には、図面とともに以下の記載がある。　
　
ア．「【技術分野】
【０００１】
　本発明は、例えば、電源障害が発生した際に、揮発メモリに格納されたデータを不揮発メモリに退避するストレージ制御装置及びデータ管理方法に関する。」（５頁９〜１２行）
　
イ．「【００１５】
　本発明の実施形態について、図面を参照して説明する。なお、以下に説明する実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
＜第１実施形態＞
  図１は、本発明の第１実施形態に係る計算機システムの構成図である。
【００１６】
　計算機システムは、１台以上のホスト装置１０と、一台以上のディスクサブシステム１００とを備えている。ホスト装置１０とディスクサブシステム１００とは、ネットワーク２０を介して接続されている。ネットワークとしては、ＳＡＮ（Storage Area Network）、ＬＡＮ(Local Area Network)、インターネット、専用回線、公衆回線等であってもよく、データ通信を行うことのできるネットワークであればよい。また、ネットワーク２０におけるプロトコルとしては、ファイバチャネルプロトコルや、ＴＣＰ／ＩＰプロトコルであってもよく、ホスト装置１０とディスクサブシステム１００との間でデータのやりとりが可能なプロトコルであれば、任意のプロトコルであってよい。なお、ネットワーク２０に代えて、ケーブルによってホスト装置１０とディスクサブシステム１００とを直接接続するようにしてもよい。
【００１７】
　ホスト装置１０は、図示しないＣＰＵ（Central Processing Unit）、図示しないメモリ、キーボード等の入力装置、ディスプレイ等を備えている。ホスト装置１０は、例えば、汎用のコンピュータ（パーソナルコンピュータ）によって構成することができる。ホスト装置１０には、アプリケーションプログラム１１が備えられている。また、ホスト装置１０には、ネットワーク２０との接続を可能にするポート（ＰＯＲＴ）１２が備えられている。
【００１８】
　ホスト装置１０のＣＰＵがアプリケーションプログラム１１を実行することにより、ディスクサブシステム１００に対して、データの書き込みアクセス（ライトアクセス）や、データの読み出しアクセス（リードアクセス）することができる。
【００１９】
　ディスクサブシステム１００は、ストレージ制御装置の一例としてのディスク制御装置２００と、記憶装置３００と、複数の電源回路４００と、複数のバッテリ５００とを有している。
【００２０】
　記憶装置３００は、複数の記憶デバイス３１０を含む。記憶デバイス３１０は、例えば、ハードディスクドライブ（ＨＤＤ）である。ディスクサブシステム１００においては、複数の記憶デバイス３１０の記憶空間を基に１又は複数の論理ボリュームを提供することができる。また、ディスクサブシステム１００においては、複数の記憶デバイス３１０の内の２以上の記憶デバイス３１０でＲＡＩＤ（Redundant Array of Independent Disks）グループを構成して、ＲＡＩＤグループの記憶空間を論理ボリュームとして提供することもできる。
【００２１】
　電源回路４００は、例えば、外部の商用電源から供給される電力をディスク制御装置２００の各部に供給する。本実施形態では、図面右側の電源回路４００は、ディスク制御装置２００の破線で区切られた右側の各部に電力を供給し、図面左側の電源回路４００は、ディスク制御装置２００の破線で区切られた左側の各部に電力を供給するようになっている。
【００２２】
　バッテリ５００は、電力を蓄積しており、ディスク制御装置２００の所定の部位に供給できるようになっている。本実施形態では、図面右側のバッテリ５００は、図面右側のメモリボード２５０上の各部に電力を供給できるようになっており、図面左側のバッテリ５００は、図面左側のメモリボード２５０上の各部に電力を供給できるようになっている。
【００２３】
　ディスク制御装置２００は、複数のチャネルアダプタ２１０と、複数のＩ／Ｏプロセッサ２２０と、コントロールユニット２３０と、接続部２４０と、複数のメモリボード２５０と、複数のディスクアダプタ２７０とを有している。チャネルアダプタ２１０と、Ｉ／Ｏプロセッサ２２０と、コントロールユニット２３０と、メモリボード２５０と、ディスクアダプタ２７０は、接続部２４０を介してそれぞれ接続されている。
【００２４】
　接続部２４０は、チャネルアダプタ２１０と、Ｉ／Ｏプロセッサ２２０と、コントロールユニット２３０と、メモリボード２５０と、ディスクアダプタ２７０との間の相互通信を可能にする。接続部２４０は、例えば、スイッチング動作によってデータ伝送を行うク
ロスバスイッチであってもよい。
【００２５】
　チャネルアダプタ２１０は、ネットワーク２０と接続するためのポート２１１を有している。チャネルアダプタ２１０は、ポート２１１を介して接続されているホスト装置１０との間での通信を実行する。本実施形態では、ホスト装置１０との間でのデータの読み出し（データリード）及びデータの書き込み（データライト）における各種情報の送受信を実行する。
【００２６】
　コントロールユニット２３０は、接続部２４０を介して、チャネルアダプタ２１０と、Ｉ／Ｏプロセッサ２２０と、コントロールユニット２３０と、メモリボード２５０と、ディスクアダプタ２７０とに対してアクセス可能であり、これら各部を管理者が保守管理するために用いられる。コントロールユニット２３０は、例えば、管理者が入力するキーボード、マウス等の入力装置、ＣＰＵ、ＲＯＭ、ＲＡＭ、ハードディスクドライブ、情報を表示出力するためのディスプレイ等を備えていてもよい。本実施形態では、コントロールユニット２３０は、ディスク制御装置２００のメモリボード用スロットに装着されたメモリボード２５０の固有識別子をメモリボード２５０から取得するとともに、装着されているスロットの識別番号（スロット番号）とを取得し、それらを対応付けて記憶する。
【００２７】
　ディスクアダプタ２７０は、記憶装置３００の各記憶デバイス３１０と接続するためのポート２７１を有している。ディスクアダプタ２７０は、記憶デバイス３１０との間でデータの授受を行う。
【００２８】
　Ｉ／Ｏプロセッサ２２０は、メモリボード２５０上の共有メモリ２５４（図２参照）に読み出されたプログラムを実行することにより各種制御処理を実行する。Ｉ／Ｏプロセッサ２２０は、チャネルアダプタ２１０と、メモリボード２５０と、ディスクアダプタ２７０との間でのデータの受け渡しを制御する。例えば、チャネルアダプタ２１０が受信したデータをメモリボード２５０上のキャッシュメモリ２５３（図２参照）に格納させる制御を行う。また、Ｉ／Ｏプロセッサ２２０は、キャッシュメモリ２５３に格納されたデータを、ディスクアダプタ２７０に渡したり、チャネルアダプタ２１０に渡したりする制御を行う。また、Ｉ／Ｏプロセッサ２２０は、ディスクアダプタ２７０が記憶デバイス３１０から取得したデータをキャッシュメモリ２５３に格納させる制御を行う。また、Ｉ／Ｏプロセッサ２２０は、不揮発メモリ２５５に退避格納したデータをキャッシュメモリ２５３に復旧するための処理を行う。
【００２９】
  メモリボード２５０は、ディスク制御装置２００のメモリボード用スロットに対して着脱可能になっている。」（６頁４０行〜８頁３６行）　
　
ウ．「【００３０】
　図２は、本発明の第1実施形態に係るメモリボードの構成図である。
【００３１】
　メモリボード２５０は、メモリコントローラ２５１と、プロセッサ（プロセサ）２５２と、キャッシュメモリ２５３と、共有メモリ２５４と、不揮発メモリ２５５と、不揮発メモリ２５６と、電圧監視制御部２５７とを有する。
【００３２】
　メモリコントローラ２５１は、接続部２４０に接続されるとともに、プロセッサ２５２と、キャッシュメモリ２５３と、共有メモリ２５４と、不揮発メモリ２５５と、不揮発メモリ２５６とに接続されている。
【００３３】
　メモリコントローラ２５１は、Ｉ／Ｏプロセッサ２２０、コントロールユニット２３０又は、プロセッサ２５２の制御によって、接続部２４０から送信されるデータをメモリボード２５０内のメモリ（キャッシュメモリ２５３、共有メモリ２５４、不揮発メモリ２５５、又は不揮発メモリ２５６）に格納する処理や、メモリボード２５０内のメモリに格納されたデータを接続部２４０へ送信する処理や、メモリボード２５０内のメモリ間でのデータの受け渡しの処理を実行する。また、メモリコントローラ２５１は、不揮発メモリ２５５に退避格納するデータについて暗号化する処理を行う。本実施形態では、メモリコントローラ２５１は、データのデータ量が変わらない暗号化、例えば、シーザー暗号を用いて暗号化している。
【００３４】
　電圧監視制御部２５７は、電源回路４００からメモリボード２５０に供給される電力の電圧を監視し、電圧に異常がないか、例えば、所定の電圧以下でないかを判定し、異常があると判定した場合には、その旨をプロセッサ２５２に通知すると共に、バッテリ５００からの電力がメモリボード２５０の所定の部位（例えば、プロセッサ２５２、メモリコントローラ２５１、キャッシュメモリ２５３、共有メモリ２５４、及び不揮発メモリ２５５、２５６）へ供給されるように制御する。また、電圧監視制御部２５７は、後述するデータ退避処理においてバッテリ５００からの電力の供給を切断する制御を行う。
【００３５】
　キャッシュメモリ２５３は、揮発メモリ、例えば、ＤＲＡＭ（Dynamic Random Access Memory）である。キャッシュメモリ２５３は、チャネルアダプタ２１０により受信されたデータや、ディスクアダプタ２７０により記憶デバイス３１０から取得されたデータを一時的に記憶する。キャッシュメモリ２５３は、例えば、個別に入出力動作が可能な複数のキャッシュメモリデバイスによって構成されている。
【００３６】
　プロセッサ２５２は、共有メモリ２５４に読み出されたプログラムを実行することにより各種制御処理を実行する。例えば、プロセッサ２５２は、キャッシュメモリ２５３に格納されたキャッシュデータを不揮発メモリ２５５に退避格納する処理を実行する。
【００３７】
　共有メモリ２５４は、揮発メモリであり、各種情報を記憶する。記憶する情報としては、例えば、ホスト装置とのやりとりが行われるデータに関する構成情報２６１（例えば、データが記憶デバイス３１０のどこに格納されるかを示す情報）及び制御情報２６０（例えば、データがキャッシュメモリ２５３のどこに格納されるかを示す情報）とがある。
【００３８】
　不揮発メモリ２５５及び２５６は、例えば、フラッシュメモリ、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＰＲＡＭ（Phase change RAM）等の電源を供給せずともデータを記憶しておくことのできるメモリである。
【００３９】
　不揮発メモリ２５５は、例えば、キャッシュメモリ２５３や共有メモリ２５４に格納されたデータを退避格納するために用いられる。本実施形態では、不揮発メモリ２５５には、ダーティデータを格納することとなるので、当該不揮発メモリ２５５には、キャッシュメモリ２５５に格納されたダーティデータを格納することのできるだけの容量を有しておく必要がある。このことは、データ退避を確実に行うためには、不揮発メモリ２５５の容量によってキャッシュメモリ２５５に格納させておくことのできるダーティデータの量が決まることを意味している。また、本実施形態では、メモリボード２５５毎に、キャッシュメモリ２５３のデータを当該メモリボード２５０内の不揮発メモリ２５５に退避格納させることができるので、各メモリボード２５０毎に確実にデータを退避格納しておくことができる。不揮発メモリ２５６は、不揮発メモリ２５５に退避格納されたデータを元の状態に復旧するためのアドレス管理テーブル２６２と、メモリボード２５０を一意に識別する固有識別子２６３（例えば、メモリボード２５０の製造番号）を記憶する。」（８頁３７行〜９頁４６行）
　
エ．「【００４２】
　制御情報２６０は、図３Ａに示すように、論理アドレス２６０１と、キャッシュアドレス２６０２と、ステージングｂｉｔ２６０３と、ダーティｂｉｔ２６０４とを対応付けたレコードを含む。
【００４３】
　論理アドレス２６０１には、データを特定するための論理的なアドレス（論理アドレス）が格納される。論理アドレスとしては、例えば、ホスト装置１０から送信されるアクセス要求中のＬＵＮ（Logical Unit Number）とＬＢＡ（Logical Block Address）との組み合わせがある。本実施形態では、論理アドレスを単位として管理しているので、各レコードが管理するデータのデータ量は、論理アドレスに対応する所定のデータ量となっている。
【００４４】
　キャッシュアドレス２６０２には、対応するデータが格納されているキャッシュメモリ２５３のアドレスが格納される。
【００４５】
　ステージングｂｉｔ２６０３には、対応するデータが記憶デバイス３１０に格納されたデータと一致しているか否かを示すビットが格納される。例えば、ステージングｂｉｔ２６０３には、対応するデータが記憶デバイス３１０に格納されたデータと一致している場合には、“１”が格納され、一致しない場合には、“０”が格納される。
【００４６】
　ダーティｂｉｔ２６０４には、対応するデータが記憶デバイス３１０に反映されているデータ（クリーンデータ）か、又は反映されていないデータ（ダーティデータ）かを示すビットが格納される。例えば、ダーティｂｉｔ２６０４には、対応するデータがクリーンデータである場合には、“０”が格納され、ダーティデータである場合には、“１”が格納される。ダーティｂｉｔ２６０４に“０”が格納されているデータ、すなわちクリーンデータは、記憶デバイス３１０に存在する。このため、キャッシュメモリ２５３への電力供給が停止して、キャッシュメモリ２５３から消去されてしまっても記憶デバイス３１０から取り出すことができる。したがって、電力供給が停止しても、ディスクサブシステム１００からデータが消失してしまうことはない。一方、ダーティｂｉｔ２６０４に“１”が格納されているデータ、すなわちダーティデータは、キャッシュメモリ２５３上に存在するが、記憶デバイス３１０に反映されていない。このため、キャッシュメモリ２５３への電力供給が停止してしまうと、データが消失してしまい、ディスクサブシステム１００から完全に消失してしまうこととなる。そこで、ディスク制御装置２００においては、電圧異常が発生した場合に、ダーティデータをキャッシュメモリ２５３から不揮発メモリ２５５に退避することとしている。このように、ダーティデータを不揮発メモリ２５５に退避させるので、データがディスクサブシステム１００から完全に消失してしまうことを防止することができる。本実施形態では、退避する対象をダーティデータとし、クリーンデータを退避する対象としていないので、データの退避に必要な不揮発メモリの容量を低減することができるとともに、データ退避処理を迅速に行うことができる。
【００４７】
　構成情報２６１は、図３Ｂに示すように、論理アドレス２６１１と、物理アドレス２６１２とを対応付けたレコードを含む。
【００４８】
　論理アドレス２６１１には、データを特定するための論理アドレスが格納される。論理アドレスとしては、例えば、ホスト装置１０から送信されるアクセスコマンド中のＬＵＮ（Logical Unit Number）とＬＢＡ（Logical Block Address）との組み合わせがある。物理アドレス２６１２には、対応する論理アドレスのデータが格納されている記憶デバイス
３１０及び当該記憶デバイス３１０における格納領域を示す物理的なアドレス（物理アドレス）が格納される。」（１０頁４行〜１１頁２行）
　
オ．「【００７３】
　次に、本発明の第１実施形態に係るストレージサブシステム１００におけるデータ退避処理を説明する。
【００７４】
　図７は、本発明の第1実施形態に係るデータ退避処理のフローチャートである。
【００７５】
　データ退避処理は、電圧監視制御部２５７が、電源障害、例えば、電源回路４００から供給される電圧が異常値を示していることを検出したことによって開始される（ステップＳ３１）。電圧監視制御部２５７は、メモリボード２５０のプロセッサ２５２に、電圧異常が発生したことを通知するとともに、メモリボード２５０の各部に供給する電力を、電源回路４００から供給される電力からバッテリ５００から供給される電力に切り替える（ステップＳ３２）。これによって、メモリボード２５０の各部は、バッテリ５００から供給される電力によって動作を継続することができる。このため、キャッシュメモリ２５３及び共有メモリ２５４は、データの記憶を維持しておくことができる。なお、以下の処理は、バッテリ５００の電力がメモリボード２５０のみに供給されていればよい。このため、バッテリ５００に蓄えておくべき電力量を低減することができる。
【００７６】
　プロセッサ２５２は、共有メモリ２５４の制御情報２６０を参照し（ステップＳ３３）、キャッシュメモリ２５３中の１つのキャッシュメモリデバイスを処理対象として未退避のダーティデータがあるか否かを判定する（ステップＳ３４）。
【００７７】
　ステップＳ３４の判定の結果、キャッシュメモリデバイスに未退避のダーティデータがあると判定した場合（ステップＳ３４のＹｅｓ）には、プロセッサ２５２は、当該キャッシュメモリデバイスからダーティデータを読み出し（ステップＳ３５）、不揮発メモリ２５６のアドレス管理テーブル２６２に従って、当該ダーティデータを格納する不揮発メモリ２５５のアドレス（不揮発メモリアドレス）を決定し、当該不揮発メモリアドレスに対応するレコードのキャッシュメモリアドレス２６２８に、当該ダーティデータが格納されていたキャッシュメモリ２５３のアドレスを格納するとともに、データ長２６２９に、当該ダーティデータのデータ長を格納する（ステップＳ３６）。
【００７８】
　次いで、プロセッサ２５２は、ダーティデータと共に、当該ダーティデータを格納する不揮発メモリアドレスをメモリコントローラ２５１に渡す。メモリコントローラ２５１は、プロセッサ２５２から渡されたダーティデータを暗号化して（ステップＳ３７）、不揮発メモリ２５５の指定された不揮発メモリアドレスに格納する（ステップＳ３８）。このように、ダーティデータは、暗号化されて不揮発メモリ２５５に格納されているので、不揮発メモリ２５５からデータが読取られても、当該データからもとのデータを容易に把握することができないため、情報が漏洩することを適切に防止することができる。
【００７９】
　次いで、プロセッサ２５２は、同じキャッシュメモリデバイスを対象に、上記したステップＳ３３からの処理を繰り返す。このように処理を繰り返すことによって、同じキャッシュメモリデバイスに格納されているすべてのダーティデータを不揮発メモリ２５５に退避させることができる。
【００８０】
　一方、ステップＳ３４の判定の結果、キャッシュメモリデバイスに未退避のダーティデータがないと判定した場合（ステップＳ３４のＮｏ）には、対象のキャッシュメモリデバイスにダーティデータが存在しない、又は当該キャッシュメモリデバイスのすべてのダーティデータを退避させたことを示しているので、プロセッサ２５２は、電圧監視制御部２５７により、当該キャッシュメモリデバイスへの電力供給を切断させ（ステップＳ３９）
、ダーティデータを退避する処理の対象となる他のキャッシュメモリデバイスがあるか否かを判定する（ステップＳ４０）。
【００８１】
　ステップＳ４０の結果、ダーティデータを退避する処理の対象となる他のキャッシュメモリデバイスがある場合（ステップＳ４０のＹｅｓ）には、他のキャッシュメモリデバイスに対して上記同様のステップＳ３３からの処理を実行する。
【００８２】
　一方、ステップＳ４０の結果、ダーティデータを退避する処理の対象となる他のキャッシュメモリデバイスがない場合（ステップＳ４０のＮｏ）には、キャッシュメモリ２５３のすべてのダーティデータの退避が完了したことを意味しているので、プロセッサ２５２は、共有メモリ２５４から構成情報２６１と、制御情報２６０のうちのダーティデータに関する制御情報を読み出し（ステップＳ４１）、不揮発メモリ２５６の制御情報のアドレス管理テーブル２６２Ａ及び構成情報のアドレス管理テーブル２６２Ｂに従って、構成情報及び制御情報を格納する不揮発メモリ２５５のアドレス（不揮発メモリアドレス）を決定し、当該不揮発メモリアドレスに対応するレコードの共有メモリアドレス２６２２、２６２５に、当該構成情報又は制御情報が格納されていた共有メモリ２５４のアドレスを格納するとともに、データ長２６２３、２６２６に、当該構成情報又は制御情報のデータ長を格納する（ステップＳ４２）。
【００８３】
　次いで、プロセッサ２５２は、構成情報及び制御情報と共に、当該構成情報及び制御情報を格納する不揮発メモリアドレスをメモリコントローラ２５１に渡す。メモリコントローラ２５１は、プロセッサ２５２から渡された構成情報及び制御情報を暗号化して（ステップＳ４３）、不揮発メモリ２５５の指定された不揮発メモリアドレスに格納する（ステップＳ４４）。次いで、プロセッサ２５２は、電圧監視制御部２５７により、当該メモリボード２５０への電力供給を切断させる（ステップＳ４５）。
【００８４】
　本実施形態においては、上記データ退避処理に係るメモリコントローラ２５１、キャッシュメモリ２５３、共有メモリ２５４、不揮発メモリ２５５、２５６、及びプロセッサ２５２が同一のメモリボード上２５０にあるので、データ退避処理を迅速に行うことができる。」（１４頁３行〜１５頁３０行）
　
カ．「【０１３５】
　また、上記各実施形態において、キャッシュメモリ２５３のダーティデータをそのままのデータ長で不揮発メモリ２５５に格納していたが、本発明はこれに限られず、例えば、キャッシュメモリ２５３のダーティデータを圧縮した後に、不揮発メモリ２５５に格納するようにしてもよい。このようにすると、不揮発メモリ２５５における記憶効率を向上させることができると共に、不揮発メモリ２５５への書き込み処理に要する時間を短縮することができる。」（２２頁２３〜２９行欄）
　
　
　上記引用例１の記載及び図面並びにこの分野の技術常識を考慮すると、次のことがいえる。
　
ａ．上記ア．の記載によれば、引用例１には、電源障害が発生した際に、揮発メモリに格納されたデータを不揮発メモリに退避するストレージ制御装置が記載されている。
　また、上記イ．の段落【００１９】の記載によれば、ディスク制御装置２００と、記憶装置３００と、複数の電源回路４００と、複数のバッテリ５００とを有するディスクサブシステム１００における、前記ディスク制御装置２００は、ストレージ制御装置の一例である。さらに、上記エ．の段落【００４６】の記載によれば、ダーティデータは、キャッシュメモリ２５３上に存在するが、記憶デバイス３１０に反映されていないので、キャッシュメモリ２５３への電力供給が停止してしまうと、データが消失してしまい、ディスクサブシステム１００から完全に消失してしまうものであり、ディスク制御装置２００においては、電圧異常が発生した場合に、ダーティデータをキャッシュメモリ２５３から不揮発メモリ２５５に退避するものである。
　したがって、引用例１には、電源障害が発生した際に、キャッシュメモリに格納されたダーティデータを不揮発メモリに退避するストレージ制御装置であって、該ストレージ制御装置は、記憶装置と、複数の電源回路と、複数のバッテリとともにディスクサブシステムを構成することが記載されているといえる。
　
ｂ．上記イ．の段落【００２３】の記載によれば、ディスク制御装置２００は、複数のチャネルアダプタ２１０と、複数のＩ／Ｏプロセッサ２２０と、コントロールユニット２３０と、接続部２４０と、複数のメモリボード２５０と、複数のディスクアダプタ２７０とを有しており、さらに、上記ウ．の段落【００３１】の記載によれば、メモリボード２５０は、メモリコントローラ２５１と、プロセッサ（プロセサ）２５２と、キャッシュメモリ２５３と、共有メモリ２５４と、不揮発メモリ２５５と、不揮発メモリ２５６と、電圧監視制御部２５７とを有するものである。
　したがって、引用例１には、ストレージ制御装置は、複数のチャネルアダプタと、複数のＩ／Ｏプロセッサと、コントロールユニットと、接続部と、複数のメモリボードと、複数のディスクアダプタとを有しており、前記メモリボードは、メモリコントローラと、プロセッサ（プロセサ）と、キャッシュメモリと、共有メモリと、不揮発メモリ２５５と、不揮発メモリ２５６と、電圧監視制御部とを有することが記載されているといえる。
　
ｃ．上記ウ．の段落【００３７】の記載によれば、共有メモリ２５４は、構成情報２６１及び制御情報２６０を記憶するものであり、さらに、上記エ．の段落【００４２】の記載によれば、制御情報は、論理アドレス２６０１と、キャッシュアドレス２６０２と、ステージングｂｉｔ２６０３と、ダーティｂｉｔ２６０４とを対応付けたレコードを含んでおり、そして、上記エ．の段落【００４６】の記載によれば、ダーティｂｉｔ２６０４は、対応するデータが記憶デバイス３１０に反映されているデータ（クリーンデータ）か、又は反映されていないデータ（ダーティデータ）かを示すビットが格納され、ディスク制御装置２００においては、電圧異常が発生した場合に、ダーティデータをキャッシュメモリ２５３から不揮発メモリ２５５に退避するものである。
　したがって、引用例１には、前記共有メモリは、構成情報及び制御情報を記憶し、該制御情報は、論理アドレスと、キャッシュアドレスと、ステージングｂｉｔと、ダーティｂｉｔとを対応付けたレコードを含み、該ダーティｂｉｔは、対応するデータが前記記憶デバイスに反映されているデータ（クリーンデータ）か、又は反映されていないデータ（ダーティデータ）かを示すビットが格納され、電圧異常が発生した場合に、前記ダーティデータを前記キャッシュメモリから前記不揮発メモリに退避する、ことが記載されているといえる。
　
ｄ．上記ウ．の段落【００３４】、及び上記エ．の段落【００７５】の記載によれば、電圧監視制御部２５７は、電源回路４００からメモリボード２５０に供給される電力の電圧を監視し、異常があると判定した場合には、その旨をプロセッサ２５２に通知するものである。
　
ｅ．上記エ．の段落【００７６】、【００７７】、及び図７の記載によれば、プロセッサ２５２は、前記通知があると、共有メモリ２５４の制御情報２６０を参照し、キャッシュメモリ２５３中の１つのキャッシュメモリデバイスを処理対象として未退避のダーティデータがあるか否かを判定し、キャッシュメモリデバイスに未退避のダーティデータがあると判定した場合には、当該キャッシュメモリデバイスからダーティデータを読み出すものである。
　さらに、上記エ．の段落【００７８】の記載によれば、プロセッサ２５２は、ダーティデータと共に、当該ダーティデータを格納する不揮発メモリアドレスをメモリコントローラ２５１に渡すものである。　
　したがって、引用例１には、プロセッサは、前記通知があると、前記共有メモリの前記制御情報を参照し、前記キャッシュメモリ中の１つのキャッシュメモリデバイスを処理対象として未退避の前記ダーティデータがあるか否かを判定し、前記キャッシュメモリデバイスに未退避の前記ダーティデータがあると判定した場合には、当該キャッシュメモリデバイスから前記ダーティデータを読み出し、該ダーティデータと共に、該ダーティデータを格納する不揮発メモリアドレスを前記メモリコントローラに渡すことが記載されているといえる。
　
ｆ．上記エ．の段落【００７８】の記載によれば、メモリコントローラ２５１は、プロセッサ２５２から渡されたダーティデータを暗号化して（ステップＳ３７）、不揮発メモリ２５５の指定された不揮発メモリアドレスに格納するものである。
　
ｇ．また、上記オ．の段落【０１３５】の記載によれば、キャッシュメモリ２５３のダーティデータを圧縮した後に、不揮発メモリ２５５に格納することで、不揮発メモリ２５５における記憶効率を向上させることができると共に、不揮発メモリ２５５への書き込み処理に要する時間を短縮することができるものである。
　したがって、引用例１には、ストレージ制御装置において、不揮発メモリ２５５における記憶効率を向上させることができると共に、該不揮発メモリ２５５への書き込み処理に要する時間を短縮するために、キャッシュメモリダーティデータを圧縮した後に、不揮発メモリ２５５に格納してもよいことが記載されているといえる。
　
　　
　上記ａ〜ｇをまとめると、引用例１には、次の発明（以下、「引用発明１」という。）が開示されていると認められる。
　
「電源障害が発生した際に、キャッシュメモリに格納されたダーティデータを不揮発メモリに退避するストレージ制御装置であって、
　該ストレージ制御装置は、記憶装置と、複数の電源回路と、複数のバッテリとともにディスクサブシステムを構成するものであり、
　該ストレージ制御装置は、複数のチャネルアダプタと、複数のＩ／Ｏプロセッサと、コントロールユニットと、接続部と、複数のメモリボードと、複数のディスクアダプタとを有しており、
　前記メモリボードは、メモリコントローラと、プロセッサ（プロセサ）と、キャッシュメモリと、共有メモリと、不揮発メモリ２５５と、不揮発メモリ２５６と、電圧監視制御部とを有し、
　前記共有メモリは、構成情報及び制御情報を記憶し、該制御情報は、論理アドレスと、キャッシュアドレスと、ステージングｂｉｔと、ダーティｂｉｔとを対応付けたレコードを含み、該ダーティｂｉｔは、対応するデータが前記記憶デバイスに反映されているデータ（クリーンデータ）か、又は反映されていないデータ（ダーティデータ）かを示すビットが格納され、電圧異常が発生した場合に、前記ダーティデータを前記キャッシュメモリから前記不揮発メモリに退避するものであり、
　前記電圧監視制御部は、前記電源回路から前記メモリボードに供給される電力の電圧を監視し、異常があると判定した場合には、その旨を前記プロセッサに通知するものであり、
　前記プロセッサは、前記通知があると、前記共有メモリの前記制御情報を参照し、前記キャッシュメモリ中の１つのキャッシュメモリデバイスを処理対象として未退避の前記ダーティデータがあるか否かを判定し、前記キャッシュメモリデバイスに未退避の前記ダーティデータがあると判定した場合には、当該キャッシュメモリデバイスから前記ダーティデータを読み出し、該ダーティデータと共に、該ダーティデータを格納する不揮発メモリアドレスを前記メモリコントローラに渡すものであり、
　前記メモリコントローラは、プロセッサから渡された前記ダーティデータを暗号化して、前記不揮発メモリの指定された前記不揮発メモリアドレスに格納するものであり、
　前記不揮発メモリ２５５における記憶効率を向上させることができると共に、該不揮発メモリ２５５への書き込み処理に要する時間を短縮するために、前記キャッシュメモリの前記ダーティデータを圧縮した後に、前記不揮発メモリ２５５に格納してもよい、ストレージ制御装置。」
　
　
（２）引用例２
　　同じく、原査定の拒絶の理由に引用された、本願出願前に頒布された刊行物である特開平１１−２４２６３１号公報（以下、「引用例２」という。）には、図面とともに以下の記載がある。
　
ア．「【０００１】
【発明の属する技術分野】本発明はコンピュータシステムおよび同システムのデータ保存／復元方法に関し、特に電源オフ時にコンピュータシステムのメモリの内容をハードディスクなどのＩ／Ｏ装置にセーブするハイバネーション機能を有するコンピュータシステム、およびそのハイバネーション処理の実行およびそのハイバネーションからの復帰に使用されるデータ保存／復元方法に関する。」（３頁３欄）
　
イ．「【００１３】本発明はこのような点に鑑みてなされたものであり、Ｉ／Ｏ装置によって書き込み動作がローカルに行われている期間に次の書き込みデータを圧縮することにより、圧縮処理による保存処理全体の時間増大を招くことなく、Ｉ／Ｏ装置に保存すべきメモリデータ量の削減を図れるようにし、メモリデータの高速保存／復帰が可能なコンピュータシステムおよび同システムにおけるデータ保存／復元方法を提供することを目的とする。（４頁５欄）
　
ウ．「【００３０】以下、この発明の特徴とするハイバネーション処理、およびハイバネーション状態から復帰するためのレジューム処理について具体的に説明する。まず、図２を参照して、ハイバネーション処理とレジューム処理の原理について説明する。
【００３１】システムＢＩＯＳによるハイバネーション処理は、ＯＳからハイバネーション状態への移行が要求されたときや、ユーザによって電源スイッチのオフ操作あるいはサスペンドボタンの押下操作などが行われたときに実行されるものであり、その時の主メモリ１２の内容をＨＤＤ１７にセーブした後に、システムをパワーオフする。この時、セーブ対象となる全メモリ空間は複数のメモリブロックに分割され、それらブロック単位でＨＤＤ１７への書き込みが行われる。この場合、本実施形態では、主メモリ１２上の各ブロックデータをそのままＨＤＤ１７に書き込むのではなく、図２（Ａ）に示されているように、それを圧縮した後にＨＤＤ１７に書き込む。
【００３２】図２（Ａ）においては、説明を簡単にするために、主メモリ１２の全メモリ空間がメモリブロック＃１からメモリブロック＃３の３個のメモリブロックに分割されている場合が示されているが、実際には、ＨＤＤ１７に対する書き込みアクセスは、そのＨＤＤ１７に対して一度に書き込み指示可能な２５６セクタ分のデータサイズ単位で行われるので、圧縮後のデータサイズが２５６セクタ分になるようにブロック分けされることになる。つまり、このようなブロック分けは、圧縮処理によって結果的に行われるものである。
【００３３】ＨＤＤ１７への書き込みアクセスは、圧縮データ＃１から圧縮データ＃３の順番で実行される。ＨＤＤ１７はシステムＢＩＯＳから書き込みコマンドを受け付けると、その後は書き込み動作をローカルに実行する。本実施形態では、ＨＤＤ１７によって圧縮データ＃１のデータ書き込み動作がローカルに行われている期間に次の圧縮データ＃２の準備のためにメモリブロック＃２のデータ圧縮が行われ、また、圧縮データ＃２のデータ書き込み動作がＨＤＤ１７によってローカルに行われている期間には次の圧縮データ＃３の準備のためにメモリブロック＃３のデータ圧縮が行われる。
【００３４】このようにＨＤＤ１７によって書き込み動作がローカルに行われている期間に次の書き込みデータの圧縮を行うことにより、圧縮処理によってハイバネーション処理全体に要する時間の増大を招くことなく、ＨＤＤ１７に保存すべきメモリデータ量の削減を図ることができる。よって、ハイバネーション処理の高速化を実現できる。
【００３５】システムＢＩＯＳによるレジューム処理は、ハイバネーション状態においてユーザによって電源スイッチのオン操作が行われたときや、ハイバネーション状態からの復帰要求がＯＳから出されたときに実行されるものであり、図２（Ｂ）に示されているように、ＨＤＤ１７に圧縮して保存されているメモリデータを主メモリ１２に読み出し、そしてそれを伸張した後にメモリ１２に書き戻すことにより、メモリ１２の内容をハイバネーション実行前の状態に復元する。」（５頁７〜８欄）
　
エ．「【００４０】この書き込み処理（３）の期間中において、システムＢＩＯＳは、ＨＤＤ１７によるローカルな書き込み動作が行われている期間を利用して、メモリブロック＃２のデータ圧縮処理（４）を行う。つまり、システムＢＩＯＳは１セクタ分のデータ転送を終了すると、ＨＤＤ１７による１セクタ分のローカルな書き込み動作の終了を待って次の１セクタ分のデータ転送を行うが、そのローカルな書き込み動作の終了待ちの期間中に、圧縮処理を行うのである。これにより、圧縮データ＃１の書き込み処理と並行して、メモリブロック＃２のデータ圧縮処理（４）が行われることになる。」（６頁９欄）
　
オ．「【００７２】また、本実施形態は、Ｉ／Ｏ待ちの時間を利用して圧縮／伸張処理を行う構成であるため、ハイバネーション／レジューム処理によらず、リード／ライトコマンドに応答して動作するＩ／Ｏ装置であれば、そのＩ／Ｏ装置との間の通常のデータ転送に適用しても転送データサイズが大きい場合にはその転送時間の短縮を図ることができる。」（９頁１６欄）　
　
　上記引用例２の記載及び図面並びにこの分野の技術常識を考慮すると、引用例２には、次の技術（以下、「引用例２記載の技術」という。）が記載されていると認められる。
　
　「電源オフ時にコンピュータシステムのメモリの内容をＨＤＤなどのＩ／Ｏ装置にセーブするハイバネーション機能を有するコンピュータシステムにおいて、ＨＤＤによるローカルな書き込み動作が行われている期間を利用して、メモリブロックのデータ圧縮処理を行い、圧縮データの書き込み処理と並行して次の書き込みデータのデータ圧縮処理を行うことで、圧縮処理によってハイバネーション処理全体に要する時間の増大を招くことがない制御装置。」
　
　
４．対　比
　
　本願発明と引用発明１とを対比する。
　
ａ．引用発明１の「キャッシュメモリ」、及び「不揮発メモリ２５５」は、本願発明の「キャッシュメモリ」、及び「不揮発メモリ」に相当する。
　また、引用発明１の「ダーティデータ」は、「キャッシュメモリに格納された」ものであるから、本願発明の「キャッシュデータ」に含まれる。
　そして、引用発明１の「ストレージ制御装置」は、「電源障害が発生した際に、キャッシュメモリに格納されたデーティデータを不揮発メモリに退避する」ものであるから、引用発明１の「ストレージ制御装置」と、本願発明の「電源供給が遮断された場合、キャシュメモリに保存するキャッシュデータを不揮発性メモリに退避させるストレージ制御装置」は、「電源供給に変動が生じた場合、キャシュメモリに保存するキャッシュデータを不揮発性メモリに退避させるストレージ制御装置」の点で共通する。
　
ｂ．引用発明１の「電力の電圧を監視し、異常があると判定した場合」の「プロセッサ」への「通知」は、該「通知」を契機に「プロセッサ」が「キャッシュメモリ中」の「未退避の前記ダーティデータ」を「当該キャッシュメモリデバイス」から読み出すものであるから、引用発明１の「通知」は、本願発明の「キャッシュデータの退避指示」に相当するものといえ、そして、引用発明１の「プロセッサ」と、本願発明の「キャッシュデータの退避指示に基づいて、前記キャッシュメモリに保存するキャッシュデータを読み出して圧縮し、当該圧縮キャッシュデータを生成する第１の制御部」は、「キャッシュデータの退避指示に基づいて、前記キャッシュメモリに保存するキャッシュデータを読み出す、第１の制御手段」の点で共通する。
　　
ｃ．引用発明１の「ストレージ制御装置」は、「前記キャッシュメモリの前記ダーティデータを圧縮した後に、前記不揮発メモリ２５５に格納」してもよいものであるから、引用発明１には、「キャッシュメモリの前記ダーティデータを圧縮」するための圧縮手段を有するものも認められ、引用発明１の該圧縮手段と、本願発明１の「キャッシュデータの退避指示に基づいて、前記キャッシュメモリに保存するキャッシュデータを読み出して圧縮し、当該圧縮キャッシュデータを生成する第１の制御部」は、「キャッシュメモリから読み出されたキャッシュデータを圧縮し、当該圧縮キャッシュデータを生成する圧縮部」の点で共通する。
　
ｄ．引用発明１の「メモリコントローラ」は、「前記ダーティデータ」を「不揮発メモリ」に格納するものであり、また、引用発明１の「ストレージ制御装置」は、「前記キャッシュメモリのダーティデータを圧縮した後に、前記不揮発メモリ２５５に格納」してもよいものであるから、引用発明１における「不揮発メモリ」に格納される「前記ダーティデータ」は圧縮されたものと認められ、引用発明１の「メモリコントローラ」は、本願発明の「第２の制御部」に相当する。
　
　
　そうすると、本願発明と引用発明１とは次の点で一致するものと認められる。
　
（一致点）
　
「電源供給に変動が生じた場合、キャッシュメモリに保存するキャッシュデータを不揮発性メモリに退避させるストレージ制御装置であって、
　キャッシュデータの退避指示に基づいて、前記キャッシュメモリに保存するキャッシュデータを読み出す第１の制御手段と、
　前記キャッシュメモリから読み出されたキャッシュデータを圧縮し、当該圧縮キャッシュデータを生成する圧縮部と、
　前記圧縮部で生成した圧縮キャッシュデータを不揮発性メモリに書き込む第２の制御部と、
　を備えた、
　ストレージ制御装置。」
　
　一方、次の各点で相違すると認める。
　
（相違点１）上記電源供給に変動が生じた場合が、本願発明では、電源供給が遮断された場合であるのに対して、引用発明１では、電源障害が発生した際である点。
　
（相違点２）キャッシュデータを読み出す第１の制御手段、及び、読み出されたキャッシュデータを圧縮する圧縮部が、本願発明では、キャッシュデータを読み出して圧縮する一つの第１の制御部であるのに対して、引用発明１では、プロセッサは、キャッシュデータを読み出しているが、読み出されたキャッシュデータを圧縮する圧縮手段であるとしていない点。
　
（相違点３）本願発明では、前記第１の制御部は、前記第２の制御部が前記圧縮キャッシュデータを書き込むまでの間に前記キャッシュデータの圧縮を行うのに対して、引用発明１では、圧縮キャッシュデータの書き込みとキャッシュデータの圧縮を行う期間の関係は不明な点。
　
　
５．検討
　
　そこで、上記各相違点について検討する。
　
（１）相違点１について
　電源供給が遮断された場合にキャッシュデータを不揮発メモリに退避させることは周知の技術（例えば、拒絶査定で引用した特開２００２−９９３９０号公報（特に、段落【００１８】等参照。）、特開平９−３３０２７７号公報（特に、段落【００２３】等参照。）等参照。）である。
　引用発明１における電源障害は、引用例１の段落【００７５】の記載によれば、電圧が異常値でないかを判定するものであり、電圧の異常値としてゼロを除外するものでないことは明らかである。
　してみれば、引用発明１における「電源障害が発生した際」に周知に技術を適用して、「電源供給が遮断された場合」とすることは、当業者が容易になし得ることである。　
　　
（２）相違点２、３について
　電源オフ時にコンピュータシステムのメモリの内容をＨＤＤなどのＩ／Ｏ装置にセーブするハイバネーション機能を有するコンピュータシステムにおいて、ＨＤＤによるローカルな書き込み動作が行われている期間を利用して、メモリブロックのデータ圧縮処理を行い、圧縮データの書き込み処理と並行して次の書き込みデータのデータ圧縮処理を行うことで、圧縮処理によってハイバネーション処理全体に要する時間の増大を招くことがない制御装置、は上記引用例２記載の技術として公知である。また、前記ローカルな書き込み動作はＨＤＤの制御部が行うことは明らかである。
　さらに、引用例２の段落【００３５】の記載によれば、その後、電源スイッチのオン操作が行われると、ＨＤＤに圧縮して保存されているメモリデータをメモリに読み出し、メモリの内容をハイバネーション実行前の状態に復元するものであること、そして、段落【０００１】の「ハードディスクなどのＩ／Ｏ装置」、及び【００７２】の「リード／ライトコマンドに応答して動作するＩ／Ｏ装置であれば」の記載によれば、引用例２記載の技術におけるＩ／Ｏ装置はＨＤＤのみに限るものではなく、ライトコマンドに応答して動作するものであればよいことから、Ｉ／Ｏ装置としては不揮発性である記憶装置であればよいことは明らかである。
　そして、引用発明１は、処理時間を短縮するために圧縮を行うものであり、処理時間の短縮を行うことが課題と認められ、さらに、引用発明１には「プロセッサ」及び「メモリコントローラ」の２つの制御手段があり、これらの制御手段が他の処理を兼用できないものでないことは明らかである。
　してみれば、引用発明１において、処理時間の短縮を行うために、引用例２記載の技術を適用して、第２の制御部が前記圧縮キャッシュデータを書き込むまでの間にプロセッサが前記キャッシュデータの圧縮を行うようにすることは、当業者が容易に想到し得たものである。
　
　そして、本願発明の効果も、引用発明１、引用例２記載の技術から想到される構成から当業者が予想できる範囲のものである。
　　
６．むすび
　
　以上のとおりであって、本願発明は、上記引用発明１、引用例２記載の技術、及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　
　よって、結論のとおり審決する。