(57)【要約】【課題】限られた量のアンダーフィル材によって半導体素子側面全周でフィレットの高さを確保可能である半導体装置、半導体装置の製造方法、及びパッケージを提供すること。【解決手段】パッケージ１０は、ＷＬ−ＣＳＰであって、半導体素子１３の回路面１３Ａの下側に樹脂層２１が形成される。パッケージ１０における半導体素子１３の側面全周に渡り樹脂層２１よりも上部に段部１６が形成される。その段部１６にアンダーフィル材１５を追加注出することによって、段部１６上に供給されたアンダーフィル材１５が段部１６の上面１６Ａに滞留して段部１６全体を覆う。従って半導体素子１３の側面全体を覆うフィレット１５Ａを形成できる。樹脂層２１とシリコンチップである半導体素子１３との界面接着の信頼性が確実に確保される。【選択図】図６
2012080024.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子と当該半導体素子の下方に形成される半田バンプとを有し、
前記半導体素子の側面全周から上面にかけて切り欠かれた段部を有するパッケージと、
前記パッケージが前記半田バンプを介して実装される実装基板と、
前記パッケージと前記実装基板との空隙に充填されるアンダーフィル材と、を備え、
前記半導体素子の側面全周から前記半田バンプが形成される面と対向する背面にかけて切り欠かれた段部に注出されるアンダーフィル材によって、前記半導体素子の側面から前記実装基板の表面にかけて前記段部を覆うフィレットが形成されることを特徴とする半導体装置。
【請求項２】
前記パッケージは、ウェハレベルチップスケールパッケージ（ＷＬ−ＣＳＰ）であって、
前記半導体素子の半田バンプが形成される表面の下側に樹脂層を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体素子と当該半導体素子の下方に形成される半田バンプとを有するパッケージが半田バンプを介して実装基板に接続される半導体装置の製造方法において、
前記半導体素子と実装基板との空隙にアンダーフィル材が充填される工程と、
前記半導体素子と前記実装基板との空隙に前記アンダーフィル材を充填した後に、前記半導体素子の側面全周から前記半田バンプが形成される面と対向する背面にかけて切り欠かれた段部にアンダーフィル材を注出する工程を有する含むことを特徴とする半導体装置の製造方法。
【請求項４】
半導体素子と当該半導体素子の下方に形成される半田バンプとを有し、
前記半田バンプを介して実装基板に接続されるパッケージにおいて、
前記半導体素子の側面全周から前記半田バンプが形成される面と対向する背面にかけて切り欠かれた段部を有することを特徴とするパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体装置、半導体装置の製造方法、及びパッケージに関する。
【背景技術】
【０００２】
従来、半導体素子と、当該半導体素子の下方に形成される半田バンプとを有するパッケージが、半田バンプを介して実装基板に接続されると共に、半導体素子と実装基板との空隙にアンダーフィル材が充填される半導体装置について種々の技術が報告されている。
そのような半導体装置の製造方法ではアンダーフィル材の充填は、パッケージと半田バンプを介して接続されるプリント基板やセラミックス基板等の実装基板との線膨張係数差によって半田バンプに集中して発生する相当歪を分散緩和して、半田バンプの疲労寿命を延長する効果を有する。またアンダーフィル材の充填は半導体素子下面への水の侵入を防ぐ。また、パッケージと実装基板の接着強度を向上させる効果を有する。
【０００３】
図１〜図４に基づき、従来のパッケージ及び当該パッケージが実装基板に実装される従来の半導体装置の製造方法について説明する。
【０００４】
図１（Ａ）のように、従来のパッケージ１は略方体形状の半導体素子３と、半導体素子３の回路が形成される側の表面である回路面３Ａに設けられる半田バンプ２とを有する。パッケージ１は実装基板４へ半田バンプ２を介してリフローにより接続される。その後、図１（Ｂ）のように、半導体素子３と実装基板４との空隙にはディスペンサ９でアンダーフィル材５が注入されることで、実装基板４と半導体素子３間の５０〜１００μｍ程度の微小空隙の毛細管現象を利用して図１（Ｃ）のように半導体素子３の下面全面にアンダーフィル材５を行き渡らせる。図１（Ｃ）のように、半導体素子３の周辺に実装基板４との空隙からはみ出したフィレット５Ａが形成される。
【０００５】
パッケージ１と実装基板４との接着強度の向上を目指す場合にはこの半導体素子３側面に付着するフィレット５Ａに一定の高さが必要となる。図１（Ｃ）において半導体素子３の両側端ではフィレット５Ａが、半導体素子３の側面に十分付着せず、フィレット５Ａの高さが確保されていない。このようなフィレット５Ａの高さが不足した箇所にアンダーフィル材５を追加注入すると図２のように、半導体素子３の側面の十分高い位置まで付着したフィレット５Ａが形成される。フィレットの形状は、図２のように、一定の高さを有すると共に、半導体素子３の側面から外側へ向かうにつれて厚みが縮小する形状をしているのが望ましい。
【０００６】
図３及び図４のように、半導体素子３がウェハレベルチップスケールパッケージ（ＷＬ−ＣＳＰ）の技術により製造されて、パッケージ１の最下層として、半導体素子３の回路面３Ａ下方に、例えばベンゾシクロブテン（ＢＣＢ：Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）やポリイミド（ＰＩ：Ｐｏｌｙｉｍｉｄｅ）、エポキシ系等の樹脂による樹脂層１１が形成される。樹脂層１１とシリコンからなる半導体素子３との界面接着信頼性向上のためにアンダーフィル材５のフィレット５Ａの上端が樹脂層１１の上端よりも上に位置してフィレット５Ａが樹脂層１１の外周全体を覆う。樹脂層１１の上端までフィレット５Ａが覆っておらずフィレット５Ａの高さが不十分な場合は、アンダーフィル材５を追加して図４のように、樹脂層１１の上端よりも上部から半導体素子３の側面を覆うフィレット５Ａを形成する。
【０００７】
アンダーフィル材５のように半導体素子３と実装基板４との空隙に、毛細管現象を利用して行き渡らせる樹脂は充填時の粘度が比較的低い。アンダーフィル材５の充填は実装基板４をホットプレート等で４０°〜８０°程度に加熱しながら行われることがある。アンダーフィル用途の樹脂の粘度は常温では０．１〜１５０Ｐａ・ｓと幅広いが、加熱充填時の粘度は０．１〜１０Ｐａ・ｓと低粘度・高流動性を付与して使用される。
パッケージ１と実装基板４との接着強度の向上のために、半導体素子３の側面の十分な高さ位置まで付着するフィレット５Ａを形成しようとして注入するアンダーフィル材５の量を増やすとアンダーフィル材５は横方向へ流出してしまい、意図した高さのフィレット５Ａを形成することが難しい。意図した高さのフィレット５Ａを形成するためには、流出を補うために多量のアンダーフィル材５を使用することがある。
【０００８】
アンダーフィル材の流出を防ぎ、限られた量のアンダーフィル材によっても一定の高さのフィレットを形成するための技術としては、実装基板側にアンダーフィル材を堰きとめる堰き止め機構を設ける技術が紹介されている（特許文献１、特許文献２）。
アンダーフィル材ではないが接着材とパッケージ側面との接合面積を大きくするためにパッケージのコーナ部やコーナ部近傍の側面に凹凸部が形成される技術についても存在している（特許文献３）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−２１９１５号公報
【特許文献２】特開２００８−１２４１４０号公報
【特許文献３】特開２００８−１５３５８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、例えば携帯電話機に搭載される半導体装置のように、実装基板上に特許文献１又は特許文献２のような樹脂の堰き止め機構を形成するための面積を確保できない場合は、限られた量のアンダーフィル材によって十分な高さのフィレットを形成するのは困難である。
特許文献３の接着材はパッケージと実装基板との空隙に流入しないので、アンダーフィル用途の樹脂に比べて高い粘度を有すると考えられる。よって、接着材との接合面積増大を目的とした特許文献３のパッケージの形状をアンダーフィル材の流出防止に用いることの開示はない。
特許文献３のパッケージを用いてアンダーフィル材を充填しようと想定した場合、凹凸部のうち最下側にある凸部の上面にアンダーフィル材が這い上がっても当該アンダーフィル材は凸部のない左右方向へすなわち凸部の下方へ流れやすいため、凸部は十分に樹脂だまりの効果を果たせず、凸部を覆うフィレットが形成されづらい。よって、引用文献３のパッケージを用いてアンダーフィル材で充填した場合においても、限られた量のアンダーフィル材によって十分な高さのフィレットを形成できない。
【００１１】
開示の半導体装置、半導体装置の製造方法、及びパッケージは、上記の課題に鑑み提案されたものであって、限られた量のアンダーフィル材によって半導体素子側面全周でフィレットの高さを確保可能である半導体装置、半導体装置の製造方法、及びパッケージを提供することを目的とする。
【課題を解決するための手段】
【００１２】
開示の半導体装置は、半導体素子と当該半導体素子の下方に形成される半田バンプとを有し、前記半導体素子の側面全周から前記半田バンプ形成面と対向する背面にかけて切り欠かれた段部を有するパッケージと、前記パッケージが前記半田バンプを介して実装される実装基板と、前記パッケージと前記実装基板との空隙に充填されるアンダーフィル材と、を備え、前記半導体素子の側面全周から上面にかけて切り欠かれた段部に注出されるアンダーフィル材によって、前記半導体素子の側面から前記実装基板の表面にかけて前記段部を覆うフィレットか形成される。
【発明の効果】
【００１３】
この半導体装置、半導体装置の製造方法及びパッケージによれば、限られた量のアンダーフィル材によって半導体素子側面全周でフィレットの高さを確保可能となる。
【図面の簡単な説明】
【００１４】
【図１】従来のパッケージの実装過程を示す説明図である。図１（Ａ）は半田バンプを介してパッケージが実装基板と接続された状態、図１（Ｂ）はアンダーフィル材を充填する状態、図１（Ｃ）はアンダーフィル材が半導体素子下面全体に広がった状態を示す。
【図２】従来のパッケージに形成されるフィレットを示す説明図である。
【図３】従来のＷＬ−ＣＳＰにおいて、フィレット量が不十分な状態を示す説明図である。
【図４】図３の状態からアンダーフィル材が追加されたフィレットを示す説明図である。
【図５】第１実施形態のパッケージを示す説明図である。
【図６】第１実施形態の半導体装置を示す説明図である。
【図７】第１実施形態のパッケージの製造フローである。
【図８】Ｓ４で酸化膜が形成される工程を示す説明図である。
【図９】Ｓ５でレジスト膜が形成される工程を示す説明図である。
【図１０】Ｓ５で酸化膜のマスクが形成される工程を示す説明図である。
【図１１】Ｓ７のウェットエッチング工程を示す説明図である。
【図１２】Ｓ１７のダイシング工程を示す説明図である。
【図１３】第１実施形態の実装過程を示す説明図である。図１３（Ａ）は半田バンプを介してパッケージが実装基板と接続された状態、図１３（Ｂ）はアンダーフィル材を充填する状態、図１３（Ｃ）はアンダーフィル材が半導体素子下面全体に広がると共に段部を覆うフィレットが形成された状態を示す。
【図１４】第１実施形態のアンダーフィル材追加工程を示す。図１４（Ａ）は段部に付着するフィレットの高さが不十分な箇所が存在する状態、図１４（Ｂ）はアンダーフィル材の追加注入する状態、図１４（Ｃ）は追加注入により段部を覆うフィレットが形成された状態を示す。
【図１５】第２実施形態の半導体装置を示す。
【図１６】第２実施形態のパッケージの製造フローを示す。
【図１７】第３実施形態の段部の形成過程を示す。図１７（Ａ）は１回目のダイシング工程、図１７（Ｂ）は２回目のダイシング工程を示す。
【図１８】第４実施形態の半導体装置を示す。
【図１９】第４実施形態の凹凸部の形成過程を示す。
【発明を実施するための形態】
【００１５】
（第１実施形態）
以下、第１実施形態について図５〜図１４に基づいて説明する。図５は第１実施形態のパッケージ１０を示す。パッケージ１０は例えばＷＬ−ＣＳＰの技術を適用して製造され、平面視略矩形状の半導体素子１３と、半導体素子１３の下方に形成される半田バンプ１２と半導体素子１３の下向きの回路面１３Ａ下に形成される樹脂層２１とを有する。
ここで本実施形態の半導体素子１３は後述のように回路形成完了したウェハ２２から切り出されたチップである。また、半田バンプ１２は具体的には、半導体素子１３の回路面１３Ａに形成されて半導体素子１３の内部回路と導通するアルミニウムを含む電極パッド（不図示）と接続して形成される再配線層(不図示)の接続部上に形成されている。また樹脂層１１は、例えばベンゾシクロブテン（ＢＣＢ：Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）やポリイミド（ＰＩ：Ｐｏｌｙｉｍｉｄｅ）やエポキシ等の樹脂であって、再配線層上の接続部（不図示）を除く半導体素子１３の表面全体を封止するように形成されている。
【００１６】
図５のように、パッケージと半導体素子がほぼ同サイズであるパッケージ１０の側面とは、半導体素子１３の側面とその下方の樹脂層２１の側面を含む。そしてパッケージ１０側面全周において、パッケージ１０の側面下端である樹脂層２１の下面２１Ａから回路面１３Ａの上部まで所定高さＬ２（図６参照）を有する一部が外側へ突出する段部１６が形成されている。この段部１６はパッケージ１０の４側面に対して略直交方向へ突設されると共にパッケージ１０のコーナ部においても切り目なく連続している。段部１６の外縁は平面視において略矩形であって、パッケージ１０の４側面がなす略矩形を所定幅Ｋ（図６参照）外側でとりまいている。よって段部１６の上面１６Ａは回路面１３Ａと略平行な平坦面である。段差１６は、前記半導体素子１３の側面全周から半田バンプ形成面と対向する背面１３Ｂにかけて切り欠かれた段部である。半田バンプ形成面とは例えば回路面１３Ａを指す。
第１実施形態の段部１６は１段である。そして段部１６の上面１６Ａはパッケージ１０上面、すなわち半導体素子１３の背面１３Ｂの位置まで開放されている。上記段部１６の構成により、略矩形状の半導体素子１３の回路面１３Ａの縦横の長さは、背面１３Ｂの縦横の長さよりもそれぞれ長い。
【００１７】
図６は、第１実施形態のパッケージ１０と、パッケージ１０が半田バンプ１２を介してフェースダウンで実装される実装基板１４と、パッケージ１０の半導体素子１３と実装基板１４との空隙に充填されるアンダーフィル材１５とを有する半導体装置２０を示す。図６のように、半導体装置２０においてパッケージ１０の半導体素子１３は実装基板１４と半田バンプ１２を介して電気的に接続されている。  
実装基板１４は、ＬＴＣＣ基板（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ−ｆｉｒｅｄ  Ｃｅｒａｍｉｃｓ基板）やアルミナ基板等のセラミック基板であってもよいし、ビルドアップ基板等の有機基板であってもよい。
パッケージ１０の半導体素子１３と実装基板１４との空隙を充填するアンダーフィル材１５は、エポキシ樹脂やウレタン樹脂等からなる。
図６のように、パッケージ１０の側面から実装基板１４表面側へ向かうにつれて厚みが縮小するフィレット１５Ａが、段部１６を覆っている。
【００１８】
図６を用いて、段部１６の一例について説明する。Ｌ１は半田バンプ１２を除いたパッケージ１０の高さ、すなわち樹脂層２１の下面２１Ａから半導体素子１３の背面１３Ｂまでの長さを示す。本実施形態において例えばＬ１＜１ｍｍである。Ｌ２は上述のように段部１６の高さ、すなわち樹脂層２１の下面２１Ａから段部１６の上面１６Ａまでの長さである。Ｌ３は樹脂層２１の膜厚である。本実施形態では例えばＬ３≒０．０１〜０．１ｍｍである。段部１６の高さＬ２は段部１６の幅Ｋ、アンダーフィル材１５の粘度やチクソ性により決定される。段部１６の高さＬ２は、例えば半田バンプ１２を除いたパッケージ１０の高さＬ１の３分の１よりも大きく２分の１よりも小さい。段部１６の高さＬ２がＬ１の半分以上であると、段部１６の上面１６Ａまでアンダーフィル材１５によるフィレットの形成が困難となる場合があるためである。段部１６の高さＬ２がＬ１の３分の１以下であると、後述の工法（複数回のダイシングや異方性ウェットエッチング）による段部１６の形成が困難となる場合があるためである。
段部１６の幅Ｋは、Ｌ１及びＬ２、アンダーフィル材１５の粘度やチクソ性により決定されるが、段部１６がアンダーフィル材の樹脂だまりとなるためには、例えば２０μｍよりも大きい。
【００１９】
次に図７〜図１２に基づいて、第１実施形態の半導体装置２０の製造方法について説明する。
図７の製造フローと図８〜図１２に基づいてパッケージ１０が製造されるまでを説明する。
ステップ(以下Ｓと略す）１では、シリコンウェハ２２（図８等参照）に、多層の配線構造が形成され複数の回路素子が所定の機能を発揮できる回路（不図示）が形成される。
【００２０】
Ｓ２では、この回路が形成されるシリコンウェハ２２の回路面２２Ａに形成されて回路と電気的に接続する上述のアルミニウムを含む電極パッド（不図示）と電気的に接続する再配線層（不図示）が、当該回路面２２Ａを覆う絶縁膜（不図示）を介して形成される。続くＳ３では再配線層上の接続部（不図示）を残して、再配線層上や絶縁膜上を覆う封止用の樹脂層２１（図８等参照）が形成される。
【００２１】
Ｓ４では、図８のように、この背面２２上に熱酸化等によりＳｉＯ２の酸化膜２３を成長させる。Ｓ５では図９のように公知のフォトリソグラフィ技術により所定のパターンを有するレジスト膜２７を形成し、図１０のように当該レジスト膜をマスクとしてＳｉＯ２ の酸化膜をエッチングして酸化膜によるマスクを形成する。ここで、Ｓ４の処理で形成されるレジスト膜のパターン及びＳ５の処理で形成される酸化膜のマスクのパターンは平面視において、後のダイシング（Ｓ１７参照）によりシリコンウェハ２２を複数の半導体素子に切断する予定切断ラインを中心にした幅Ｒの帯状となっている。図１０で示す点Ｍはシリコンウェハ２２背面２２Ｂ上の予定切断ラインを示す。  
Ｓ６でレジスト膜を除去した後、Ｓ７において、ＫＯＨ水溶液によって異方性のウェットエッチング（例えばＫＯＨエッチング）を行うと、図１１のように、背面２２Ｂと略直交する側壁と、背面２２Ｂと略平行な底面を有する溝３１が、酸化膜のマスクパターンに沿って、上記予定切断ラインを中心線とした幅Ｒの平面視帯状に形成される。
この異方性エッチングのエッチャントは、上記のＫＯＨ水溶液の他、他のアルカリ金属水酸化物水溶液（ＮａＯＨなど）や、アミン系水溶液（ヒトラジン，エチレンジアミンなど）のほか、毒性の低い水酸化テトラメチルアンモニウム水溶液等のアンモニウム水溶液でもよい。続くＳ９でＳｉＯ２の酸化膜２３が除去される。
【００２２】
Ｓ９ではシリコンウェハ２２の回路面２２Ａ側表面全体に、電流を印加するためのカレントフィルム（電流の流れるフィルム）となる役割を果たすＣｕ等の金属膜（不図示）を被着させる。続くＳ１０ではバンプを形成する位置にフォトリソグラフィ技術によりメッキ用パターンが形成される。Ｓ１１ではＮｉやＣｕなどによりバリアメタルが、Ｓ１２では半田がメッキ工法により積層される。Ｓ１３ではバリアメタルをレジスト代わりにしてカレントフィルムをエッチング工法により除去し、Ｓ１４で加熱溶融させることにより図５等に示す球形状の半田バンプ１２が形成される。本実施形態で使用される半田材料は例えばＳｎ、Ａｇ、ＣｕからなるＰｂフリー半田である。必要に応じてＳ１５でフラックスを洗浄する。
【００２３】
Ｓ１６のプローバによるテストを経て、Ｓ１７では図１２のように、ダイシングブレード２８によってシリコンウェハ２２が切断されることにより、個々のパッケージ１０（図５参照）に個片化される。すなわち、Ｓ７で行ったエッチングによる溝３１の幅Ｒよりも、Ｓ１７で行ったダイシングの切幅（≒ダイシングブレードのカーフ幅ｔ）が小さいことにより、図５、図６の段部１６が形成される。また上述のように溝３１が予定切断ラインを中心線とする帯状に形成されると共にＳ１７のダイシングを予定切断ラインに沿って行うことにより、個々のパッケージ１０の段部１６は均一な幅を有することになる。
カーフ幅ｔは例えば２０μｍ〜８０μｍ程度である。なお上述した段部１６の幅Ｋは溝３１の幅Ｒからカーフ幅ｔを引いて２で割った数値にダイシング精度等を勘案したものとなる。
Ｓ１７で個片化されたパッケージ１０はＳ１８の梱包処理により出荷可能となる。
【００２４】
上述したパッケージ１０を製造する工程では段部１６を形成するためのウェットエッチングを半田バンプの形成工程よりも前に行うため、半田バンプの悪影響を避けることができる。
【００２５】
上記工程により製造されたパッケージ１０が実装される過程を図１３及び図１４に基づき説明する。
パッケージ１０は、図１３（Ａ）に示すように、半田バンプ１２が実装基板１４に接続される。具体的には半導体素子１３の不図示の電極パッドと電気的に接続する半田バンプ１２が、実装基板１４表面上の電極（不図示）に位置合わせされた後、リフローにより電極相互間を接合、固着される。そして図１３（Ｂ）のように、パッケージ１０の１辺、あるいは２辺からディスペンサ１９により実装基板１４と半導体素子１３の樹脂層２１との空隙にアンダーフィル材１５を注入する。このアンダーフィル材１５の注入はホットプレート等に実装基板１４を置いて充填箇所を加熱してアンダーフィル材の流動性を確保しつつ行ってもよい。上述のようにアンダーフィル材１５の常温の粘度は例えば０．１〜１５０Ｐａ・ｓ程度である。アンダーフィル材１５の加熱充填時の粘度は例えば０．１〜１０Ｐａ・ｓ程度を使用することができる。
毛細管現象によりアンダーフィル材１５は、半導体素子１３の樹脂層２１下の空隙全体に広がっていく。一方、塗布辺において段部１６の側面に付着したアンダーフィル材１５が段部１６の上面１６Ａへせり上がろうとするものの、図１３（Ｃ）や図１４（Ａ）のように、段部１６全体を覆うまでのフィレット１５Ａを形成することが十分でないことがある。
【００２６】
このような場合は、図１４（Ｂ）のようにフィレット形成が不十分である箇所Ｕにおける段部１６の上方からアンダーフィル材１５を追加注入することにより、段部１６全体を覆うフィレット１５をパッケージ１０における半導体素子１３側面全周にわたり均等に形成することが可能である。
追加注入はアンダーフィル材１５の注入開始から例えば５時間程度であれば追加注入されたアンダーフィル材１５とそれ以前に注入されたアンダーフィル材１５とは分離しない。
その後の熱処理によりアンダーフィル材１５が硬化して半導体装置２０が完成する。
【００２７】
このように、第１実施形態においては、パッケージ１０は、ＷＬ−ＣＳＰであって、半導体素子１３の回路面１３Ａの下側に樹脂層２１が形成される。パッケージ１０における半導体素子１３の側面全周に渡り樹脂層２１よりも上部に段部１６が形成される。その段部１６にアンダーフィル材１５を追加注出することによって、段部１６上に供給されたアンダーフィル材１５が段部１６の上面１６Ａに滞留して段部１６全体を覆う。従って半導体素子１３の側面全体を覆うフィレット１５Ａを形成できる。このため、第１実施形態では、樹脂層２１とシリコンチップである半導体素子１３との界面接着の信頼性が確実に確保される。
【００２８】
（第２実施形態）
第２実施形態について図１５〜図１６に基づいて説明する。第２実施形態でも後述の第３、第４実施形態でも、第１実施形態で説明した構成と同一構造の構成については同一の符号を付し、説明を省略する。
図１５に第２実施形態のパッケージ１１０と、パッケージ１１０が半田バンプ１２を介して実装される実装基板１４と、パッケージ１１０の半導体素子１３と実装基板１４との空隙に充填されるアンダーフィル材１５とを有する半導体装置１２０を示す。
第１実施形態では、パッケージ１０はＷＬ−ＣＳＰの技術により製造されていたため、半導体素子１３の回路面１３Ａは樹脂層２１に覆われていた。第２実施形態のパッケージ１１０は図１５のように半導体素子１３がフリップチップパッケージである。第２実施敬愛では、半導体素子１３の回路面１３Ａの下方に樹脂層２１が形成されていない。第２実施形態では半田バンプ１２は半導体素子１３の回路面１３Ａに設けられて半導体素子１３の内部回路と導通する電極パッド（不図示）上に形成されるが、当該電極パッドと電気的に接続する配線層等に形成されても良い。
なお、第１実施形態と同様、第２実施形態でも半田バンプ１２を除いたパッケージ１１０の高さＬ４は、例えば１ｍｍよりも小さい。Ｌ４は、半導体素子１３の回路面１３Ａから背面１３Ｂまでの長さである。段部１６の高さＬ５は、例えばＬ４の３分の１よりも大きく２分の１よりも小さい。
【００２９】
また、図１６のように、パッケージ１１０を製造する場合、第１実施形態のＳ２の再配線層形成、Ｓ３のような樹脂層２１を形成する工程は含まれない。Ｓ２１の回路形成完了後からそのままＳ２２〜Ｓ２６の溝３１を形成するための工程を行う。Ｓ２２〜Ｓ２６は、図７で説明したＳ４〜Ｓ８の工程と同様である。
第２実施形態では、Ｓ２７〜Ｓ３３の半田バンプ形成のための工程を行う。Ｓ２７〜Ｓ３３は図７で説明したＳ９〜Ｓ１５の工程と同様であるが、第２実施形態ではカレントフィルムとなる金属膜は電極パッド上に形成される点が異なる。
【００３０】
なお、図１６の製造フローにより形成されたパッケージ１１０を実装基板１４に実装する過程は第１実施形態と同様であるので説明を省略する。
【００３１】
（第３実施形態）
第３実施形態について図１７に基づいて説明する。
第１、第２実施形態では、異方性のウェットエッチングにより溝３１を形成した後、１回のダイシングを行うことにより段部１６を形成している（図７〜図１２、図１６参照）。第３実施形態ではウェットエッチングを行わず、図１７（Ａ）のように１回目にカーフ幅の比較的大きなダイシングブレード２９によるダイシングにより溝３１を形成した後、２回目にカーフ幅の比較的小さなダイシングブレード２８によるダイシングを行うことにより段部１６を形成する。１回目のダイシングは、図１７（Ａ）の点Ｍで表される２回目のダイシングの予定切断ラインに沿って行われて１回目のダイシングによる溝３１の幅Ｒ（≒カーフ幅Ｔ）は予定切断ラインを中心線とする平面視帯状の形状となる。
【００３２】
上述のように段部１６の幅Ｋが例えば２０μｍよりも大きくなるように形成する。ダイシングの精度を考慮すると例えばＴ−ｔ＞６０μｍである。ダイサーの装置性能によって例えば６０μｍよりも小さな値を設定可能である。よって、２回目のダイシングで用いるブレード２８のカーフ幅ｔは例えば２０μｍ〜８０μｍ程度とすることが可能である。１回目のダイシングで用いるブレード２９のカーフ幅Ｔは例えば８０μｍ〜４００μｍ程度のものを選択する。ダイシングブレードが対応可能であれば、カーフ幅Ｔは例えば４００μｍ以上であってもよい。
上記異方性エッチング工程をダイシングに変更する点以外は第３実施形態の半導体装置の製造方法は、第１、第２実施形態と同様である。
【００３３】
ただし、第３実施形態のようにシリコンウェハ２２に形成される溝部３１をダイシングにより形成する方法に対し、第１、第２実施形態のように異方性ウェットエッチングにより形成する方法には以下の利点がある。
まず、溝部３１の幅がダイシングブレード２９の幅に制約されないため所望の幅の段部１６を形成することが可能である。また、１のシリコンウェハ２２から個片化したパッケージの全てに同形状の段部を形成しようとした場合、細かい格子状であるウェハ２２の切断予定ラインに沿う溝３１を形成するために何度もダイシングを行う必要があるが、異方性ウェットエッチングであれば１度のエッチング工程によりそのような格子状の溝３１を形成することが可能である。また、そのような多数回のダイシングによるストレスをシリコンウェハ２２に与えずにすむ。  
【００３４】
（第４実施形態）
第４実施形態について図１８及び図１９に基づいて説明する。
図１８は、第４実施形態のパッケージ３１０と、パッケージ３１０が半田バンプ１２を介して実装される実装基板１４と、パッケージ３１０と実装基板１４との空隙に充填されるアンダーフィル材１５とを有する半導体装置３２０を示す。
図１８のように第４実施形態のパッケージ３１０は、第２実施形態の１段の段部１６の替わりに凹凸部３１５を有する。
【００３５】
凹凸部３１５は、パッケージ３１０の側面全周において、当該側面の下端から所定高さＬ６を有する一部が外側へ突出した複数段部３１６を有する。上記パッケージ３１０の側面とは半導体素子１３の側面である。上記側面の下端とは半導体素子１３の回路面１３Ａである。複数段部３１６は、回路面１３Ａの位置からの高さＬ７を有する１段目の段部３１７と、１段目の段部３１７上面の一部分から当該上面と略直交する方向へ高さＬ６の位置まで突出してなる２段目の段部３１８と、回路面１３Ａからの高さＬ８の底面を有して２段目の段部３１８と半導体素子１３の側面から形成される溝部３１９を有している。１段目の段部３１７の外側側面、２段目の段部３１８の外側側面及び内側側面はいずれも半導体素子１３の側面と略平行となると共に、１段目の段部３１７、２段目の段部３１８の上面は回路面１３Ａと略平行な平坦面となる。なお、高さＬ７は高さＬ８と等しいなくてよい。
【００３６】
また半導体装置３１０のフィレット１５Ａは、凹凸部３１５全体を覆っている。すなわち１段目の段部３１７の先端及び２段目の段部３１８の先端がフィレット１５Ａ内部に位置している。よって半導体素子１３は強固に実装基板１４に接着されることになる。
【００３７】
図１９に基づき、第４実施形態の半導体装置３１０の製造方法の一環である、凹凸部３１５を形成する工程について説明する。
図１９のように、凹凸部３１５は、シリコンウェハ２２の背面２２Ｂにおいて溝Ａを形成する工程、溝Ａの端部に溝Ｂ、すなわち溝３１９を形成する工程、溝Ａの中心部に溝Ｃを形成して２段目の段部３１８を形成する工程、溝Ｃの中心部の部位Ｄを削除して１段目の段部３１７を形成する工程により形成される。部位Ｄの削除は通常ダイシングにより行われウェハ２２を個片化する。溝Ａ、溝Ｂ、溝Ｃを形成する工程は、異方性エッチングによってもダイシングによって行うのでも構わない。  
溝Ａ、溝Ｃは平面視において点Ｍにより表される部位Ｄの削除時の予定切断ラインを中心線とする帯状に形成されるため、ウェハ２２を個片化して得られる各パッケージ３１０の凹凸部３１５はいずれも同形状となる。
【００３８】
また図示しないが、パッケージ３１０の実装工程では半導体素子の回路面１３Ａ下にアンダーフィル材１５を充填し終えた後に溝３１９にアンダーフィル材１５を注入していく。溝３１８からあふれたアンダーフィル材１５が２段目の段部３１８、１段目の段部３１７を覆うことにより図１８の形状のフィレット１５Ａが形成されて、その後の加熱処理により半導体装置３１０が完成する。
【００３９】
特許請求の範囲との対応は、以下の通りである。
半導体素子１３は請求項に記載の半導体素子の一例である。半田バンプ１２は請求項に記載の半田バンプの一例である。パッケージ１０、１１０、３１０は請求項に記載のパッケージの一例である。実装基板１４は請求項に記載の実装基板の一例である。アンダーフィル材１５は請求項に記載のアンダーフィル材の一例である。段部１６、複数段部３１６は請求項に記載の段部の一例である。段部の高さＬ２、Ｌ５、Ｌ６は段部の所定高さの一例である。樹脂層２１は請求項記載の樹脂層の一例である。シリコンウェハ２２は請求項記載のウェハの一例である。幅Ｒを有する溝３１は請求項に記載の第１の幅を有する溝の一例である。カーフ幅ｔは請求項記載の第２の幅の一例である。点Ｍに示す予定切断ラインは請求項記載の予定切断ラインの一例である。
【００４０】
以上、詳細に説明したように、前記第１乃至第４を含む実施形態の半導体装置、半導体装置の製造方法、及びパッケージによれば、半導体素子の側面全周から半田バンプが形成される面と対向する背面にかけて切り欠かれた段部に注出されるアンダーフィル材によって、半導体素子の側面から前記実装基板の表面にかけて前記段部を覆うフィレットか形成される。よってパッケージの側面全周に渡り十分な高さのフィレットを形成してパッケージと実装基板との接着強度向上を図ることができる。
また、当該段部は、上方がパッケージの上面位置まで開放されているから、パッケージを上方から見た場合に段部上面に付着するアンダーフィル材が露出されてアンダーフィル材の塗布状況が目視で確認でき、パッケージ側面におけるフィレットの形成確認が容易である。
【００４１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【００４２】
なお、従来の技術の説明や実施形態の説明では、パッケージはフリップチップパッケージやＷＬ−ＣＳＰとして表しているが、本発明に係るパッケージは、半導体素子と同サイズに限るものではなく、例えばＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｌｌａｙ）の構造をしていてもよい。
【００４３】
また、各実施形態が適宜組み合わされて用いられてもよいことは言うまでもない。例えば、第３実施形態の段部形成方法を第１実施形態のＷＬ−ＣＳＰであるパッケージ１０に適用してもよい。また、第４実施形態の凹凸部３１５を第１実施形態のＷＬ−ＣＳＰであるパッケージ１０に適用してもよい。
【符号の説明】
【００４４】
１０、１１０、３１０  パッケージ
１２  半田バンプ
１３  半導体素子
１４  実装基板
１５  アンダーフィル材  
１５Ａ  フィレット
２１  樹脂層
２２  シリコンウェハ
２０、１２０、３２０  半導体装置
１６  段部  
３１５  凹凸部
３１６  複数段部
Ｌ２  段部の高さ
Ｌ６  複数段部の高さ
Ｋ    段部の幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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