(57)【要約】【課題】  集積回路装置が静電気雑音により誤って初期化されるのを効果的に防止する。【解決手段】  集積回路装置であるプロセッサ１００は、複数のリセット入力端子１０１と、ＡＮＤゲート１０３を有している。ＡＮＤゲート１０３は、複数のリセット入力端子１０１から与えられる信号の論理積をとり、プロセッサ１００内の順序回路を初期化するリセット信号として出力する。【選択図】図１
2007226301.tif 000002
【特許請求の範囲】
【請求項１】
複数のリセット入力端子と、
前記複数のリセット入力端子を介して与えられる信号の論理積をとり、当該集積回路装置内の順序回路を初期化するリセット信号として出力する論理積回路と
を具備することを特徴とする集積回路装置。
【請求項２】
前記複数のリセット入力端子と前記論理積回路の複数の入力端子との間に各々介挿された複数の雑音除去フィルタを具備することを特徴とする請求項１に記載の集積回路装置。
【請求項３】
前記複数のリセット入力端子の隣り合う２つのリセット入力端子間にリセット入力端子以外の端子が挟まれるように、複数の端子の中に前記複数のリセット入力端子を分散配置させたことを特徴とする請求項１または２に記載の集積回路装置。
【請求項４】
各々集積回路装置であるリセット生成回路と処理回路とを具備し、
前記処理回路は、
複数のリセット入力端子と、
前記複数のリセット入力端子から与えられる信号の論理積をとり、当該処理回路内の順序回路を初期化するリセット信号として出力する論理積回路とを具備し、
前記リセット生成回路は、
リセット信号を各々増幅する複数のバッファと、
前記複数のバッファの出力信号を前記リセット生成回路の外部に出力する複数のリセット出力端子とを具備し、
前記複数のリセット出力端子と前記複数のリセット入力端子とを各々別個の信号線により各々接続してなることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、初期化のための信号を受け取るリセット入力端子を備えた集積回路装置およびこの集積回路装置を備えた電子機器に関する。
【背景技術】
【０００２】
静電気雑音の発生し易い環境において稼動する電子機器においては、静電気雑音の影響により、機器内部の集積回路装置のリセット入力端子のレベルが一時的にアクティブレベルとされる場合がある。この場合、リセット入力端子に発生した偽のリセット信号が集積回路装置内のフリップフロップなどの順序回路に伝播し、集積回路装置が誤って初期化されるおそれがある。従来、このような静電気雑音により誤って集積回路装置が初期化されるのを防ぐため、雑音除去用のフィルタをリセット入力端子に外付けするのが一般的であった。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、一般的にプロセッサ等の集積回路装置では、リセット入力端子が内部のフリップフロップ等の順序回路の非同期リセット端子に直結されている。このため、外付けの雑音除去フィルタを用いたとしても、集積回路装置が誤って初期化されるのを確実に防止することは困難である。
【０００４】
この発明は、以上説明した事情に鑑みてなされたものであり、その目的は、集積回路装置が静電気雑音により誤って初期化されるのを効果的に防止することにある。
【課題を解決するための手段】
【０００５】
この発明は、複数のリセット入力端子と、前記複数のリセット入力端子を介して与えられる信号の論理積をとり、当該集積回路装置内の順序回路を初期化するリセット信号として出力する論理積回路とを具備することを特徴とする集積回路装置を提供する。
かかる発明によれば、静電気雑音の影響により複数のリセット入力端子の全てが同時にアクティブレベルとなる可能性は著しく低いので、集積回路装置が誤って初期化されるのを効果的に防止することができる。
【発明を実施するための最良の形態】
【０００６】
以下、図面を参照し、この発明の実施の形態を説明する。
図１はこの発明の一実施形態である電子機器の構成を示すブロック図である。この電子機器は、静電気雑音の発生し易い環境において稼動する装置であり、機器内の各部を制御するプロセッサ１００と、このプロセッサ１００を初期化するためのリセット信号を発生するリセット生成回路２００とを有している。
【０００７】
プロセッサ１００およびリセット生成回路２００は、いずれも集積回路装置である。周知の集積回路装置と同様、プロセッサ１００およびリセット生成回路２００は、電子回路の形成された半導体チップと、この半導体チップを収容するケースとにより構成されている。そして、ケースの周囲には複数のリード端子が設けられており、これらのリード端子はケース内の半導体チップに形成された電子回路と電気的に接続されている。
【０００８】
プロセッサ１００は、上記リード端子として、リセット信号を受け取るための複数（図示の例では４個）のリセット入力端子１０１を有している。図２は、これらのリセット入力端子１０１の好適な配置例を示している。なお、図２では、フラットパッケージを使用したプロセッサ１００の例が示されている。好ましい態様では、図示のように、各リセット入力端子１０１は、隣り合う２つのリセット入力端子１０１間にリセット入力端子以外のリード端子１０４が挟まれるように、複数のリード端子の中に分散配置される。
【０００９】
プロセッサ１００の半導体チップには、これらのリセット入力端子１０１を介して入力される各信号から雑音を各々除去する複数のアナログフィルタ１０２と、これら複数のアナログフィルタ１０２を通過した信号を受け取り、それらの論理積である信号を出力するＡＮＤゲート（論理積回路）１０３とが形成されている。このＡＮＤゲート１０３の出力信号は、リセット信号として、同半導体チップ上に形成されたフリップフロップ、レジスタ、カウンタ等の順序回路の非同期リセット端子に供給される。
【００１０】
リセット生成回路２００は、この電子機器のパワーオンの検知、あるいは図示しないリセットボタンの押下等、所定の条件を満たす事象が発生したとき、リセット信号を発生する。リセット生成回路２００は、このリセット信号を増幅する複数（図示の例では４個）のバッファ２０１と、これらのバッファ２０１の出力信号を外部に各々出力するリード端子である複数（図示の例では４個）のリセット出力端子２０２を有している。リセット生成回路２００に設けられた複数のリセット出力端子２０２は、各々別個の信号線３００によりプロセッサ１００の複数のリセット入力端子１０１に各々接続されている。
【００１１】
以上の構成において、電子機器のパワーオン等の所定の条件が満たされると、リセット生成回路２００の内部では、リセット信号がアクティブレベルとされる。これにより、プロセッサ１００内のＡＮＤゲート１０３に対する全ての入力信号がアクティブレベルとなり、ＡＮＤゲート１０３はアクティブレベルのリセット信号をプロセッサ１００内の順序回路の非同期リセット端子に供給する。この結果、プロセッサ１００の動作が初期化される。
【００１２】
リセット信号を発生するための条件が満たされていないとき、リセット生成回路２００の内部では、リセット信号は非アクティブレベルとされる。このため、リセット生成回路２００の複数のリセット出力端子２０２およびこれらに接続されたプロセッサ１００の複数のリセット入力端子１０１のレベルも非アクティブレベルとなる。従って、プロセッサ１００内のＡＮＤゲート１０３に対する全ての入力信号が非アクティブレベルとなり、ＡＮＤゲート１０３が出力するリセット信号も非アクティブレベルとなる。
【００１３】
電子機器内に静電気雑音が発生した場合、その静電気雑音の影響により複数のリセット入力端子１０１のうちの一部のリセット入力端子１０１のレベルが一時的にアクティブレベルになることが起こりうる。しかし、そのような場合でも、残りのリセット入力端子１０１のレベルが非アクティブレベルである限り、プロセッサ１００内のＡＮＤゲート１０３が出力するリセット信号は非アクティブレベルのままである。そして、リセット入力端子１０１の個数がある程度多い場合、静電気雑音の影響により全てのリセット入力端子１０１のレベルがアクティブレベルとされる確率は極めて低くなる。従って、静電気雑音の影響によりプロセッサ１００が誤って初期化されるのを防止することができる。
【００１４】
リセット生成回路２００からプロセッサ１００へリセット信号を伝える信号経路が大きなインダクタンス成分を含む等、好ましくない実装状態においては、静電気雑音の影響により、大きな雑音がある程度の時間継続して複数のリセット入力端子１０１に与えられる可能性もある。しかしながら、本実施形態におけるプロセッサ１００において、複数のリセット入力端子１０１とＡＮＤゲート１０３との間には複数のアナログフィルタ１０２が介挿されている。これらのアナログフィルタ１０２は、大きな雑音がある程度の時間継続して複数のリセット入力端子１０１に与えられる状況においても、各リセット入力端子１０１を介して与えられる雑音を吸収し、ＡＮＤゲート１０３に対する全ての入力信号が同時にアクティブレベルになるのを回避する。
【００１５】
また、本実施形態において、プロセッサ１００の複数のリセット入力端子１０１は、リセット生成回路２００における各々別個のリセット出力端子２０２に接続されており、これらのリセット出力端子２０２は、リセット生成回路２００内の各々別個のバッファ２０１の各出力端子に接続されている。すなわち、プロセッサ１００の複数のリセット入力端子１０１にリセット信号を伝送する複数の信号経路は、相互に絶縁されている。従って、ある経路に静電気雑音の影響が現れたとしても、この影響が他の経路に直接伝わることはない。
【００１６】
なお、以上説明した実施形態では、リセット入力端子１０１とＡＮＤゲート１０３との間にアナログフィルタ１０２を介挿したが、プロセッサ１００の稼動環境がそれほど劣悪でない場合には、このアナログフィルタ１０２を省略してもよい。また、リセット入力端子１０１の個数は、半導体チップを収容するケースにおいて使用可能なリード端子の数等を考慮し、適切な個数とすればよい。また、上記実施形態では、リセット入力端子１０１に与えられるリセット信号のアクティブレベルがハイレベルであったため、ハイアクティブのＡＮＤゲート１０３を用いたが、リセット信号のアクティブレベルがローレベルである場合にはローアクティブのＡＮＤゲートを用いればよい。
【００１７】
また、上記実施形態では、リセット生成回路２００内の複数のバッファ２０１として、リセット信号をレベル反転することなく出力するノンインバーティング型のバッファを用いた。しかし、複数のバッファ２０１の例えば半分をノンインバーティング型のバッファ、残りの半分をレベル反転を行うインバーティング型のバッファとし、インバーティング型のバッファの出力信号を受け取るリセット入力端子１０１の後段にインバーテイング型のバッファを設けてもよい。このように構成すると、静電気雑音の影響により、複数の信号線３００に同相の雑音が発生した場合に、ＡＮＤゲート１０３に対する複数の入力信号の半分には、その雑音が同相で伝わるが、残り半分には逆相で伝わる。従って、プロセッサ１００内の順序回路が誤って初期化される確率をさらに減らすことができる。
【図面の簡単な説明】
【００１８】
【図１】この発明の一実施形態である電子機器の構成を示すブロック図である。
【図２】同実施形態におけるリセット入力端子の配置例を示す平面図である。
【符号の説明】
【００１９】
１００……プロセッサ、２００……リセット生成回路、１０１……リセット入力端子、１０４……リセット入力端子以外のリード端子、１０２……アナログフィルタ、１０３……ＡＮＤゲート、２０１……バッファ、２０２……リセット出力端子、３００……信号線。
【図１】
2007226301.tif 000003
【図２】
2007226301.tif 000004