【事件の表示】
　平成８年特許願第２１３６３９号「フラッシュメモリの消去方法」拒絶査定に対する審判事件［平成１０年２月２４日出願公開、特開平１０−５５６８９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　本願は、平成８年８月１３日の出願であって、その請求項１に係る発明は、平成１３年４月１３日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　「【請求項１】
　半導体基板の表層部に形成されたソース領域及びドレイン領域と同半導体基板表面にそれぞれ絶縁膜を介して順次堆積形成された浮遊ゲート及び制御ゲートとを有して単位メモリセルが構成されるフラッシュメモリのデータ消去方法において、
  前記ドレイン領域を開放し、且つ前記制御ゲートを接地した状態で前記ソース領域に所定の高電圧を印加して前記浮遊ゲートに蓄積されている電子を抜き取る第１の工程と、
  前記メモリセル中で最も消去の遅いセルの閾値電圧が設定値に達すると、前記ソース領域を接地した状態で前記ドレイン領域及び前記制御ゲートに通常書き込み時よりも低い閾値電圧が得られるように設定した所定の電圧を印加して前記浮遊ゲートにチャネルホットエレクトロンを注入する第２の工程と、
  を具えることを特徴とするフラッシュメモリの消去方法。」
　
２．引用例に記載された発明
　これに対して、当審において平成１４年７月２９日付けで通知した拒絶の理由に引用された特開平５−１８２４８０号公報（以下、「引用例１」という。）には、プログラマブルリードオンリメモリに関し、以下（ａ）〜（ｍ）の事項が記載されている。
（ａ）「因にセルＣＬの書込みは図６に示すように、ドレイン電圧ＶＤを正電圧、ソース電圧ＶＳを０〔Ｖ〕及びコントロールゲート電圧ＶＣを正の高電圧にすることにより、フローテイングゲートＦＧに対してチヤンネルホツトエレクトロンを注入する。」（段落０００４）
（ｂ）「またセルＣＬの消去は図８に示すように、ドレイン電圧ＶＤを０〔Ｖ〕、ソース電圧ＶＳを正電圧及びコントロールゲート電圧ＶＣを０〔Ｖ〕にすることにより、フローテイングゲートＦＧにある負電荷をソースＳからフアウラノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流として引き抜く。」（段落０００５）
（ｃ）「図４のフラツシユＥＥＰＲＯＭ１は、図９に示す概略的消去手順に従つてすべてのセルＣＬについて一括消去をする。すなわちステツプＳＰ０において消去手順を開始し、ステツプＳＰ１において全ビツトすなわちすべてのセルＣＬの書込み処理を実行することにより、すべてのセルＣＬにおけるＭＯＳトランジスタのしきい値電圧を揃える。その後ステツプＳＰ２において各セルＣＬに対して消去パルスを印加すると共に、ステツプＳＰ３において消去結果をベリフアイする。」（段落０００６）
（ｄ）「ステツプＳＰ３において消去ベリフアイをした結果消去失敗のセルＣＬがあれば、ステツプＳＰ２に戻つて繰返し消去パルスを印加する。これに対してステツプＳＰ３において消去ができたことを確認すると、ステツプＳＰ４において当該概略的消去手順を終了する。」（段落０００７）
（ｅ）「ところが図９及び図１０の従来の消去処理方法によると実際上、…、各ビツトのセルのフアウラノルドハイムトンネル電流がビツトごとにばらついているので、消去後のしきい値電圧にばらつきが生ずることを避け得ない問題がある。」（段落００１１）
（ｆ）「本発明は以上の点を考慮してなされたもので、セルの一括消去の結果各セルのしきい値電圧のばらつきを一段と小さくすることができるようにしたプログラマブルリードオンリメモリを提案しようとするものである。」（段落００１２）
（ｇ）「本発明によるフラツシユＥＥＰＲＯＭ１は図１に示す概略的消去手順に従つて一括消去を実行する。すなわちこの概略的消去手順はステツプＳＰ２０〜ＳＰ２３において、図９について上述した従来の概略的消去手順ＳＰ０〜ＳＰ３の消去処理と全く同じ処理を実行し、これによりステツプＳＰ２１において全ビツト書込み処理をし、その後ステツプＳＰ２２及びＳＰ２３において消去及び消去ベリフアイ処理をする。」（段落００１６）
（ｈ）「これに加えて図１の場合には、ステツプＳＰ２３の消去ベリフアイにおいて消去条件を満足することを表す肯定結果が得られたとき、ステツプＳＰ２４に移つて書込みベリフアイを実行することにより、各セルの書込情報が所定のしきい値Ｖｔｈをもつているか否かを判定する。」（段落００１７）
（ｉ）「ステツプＳＰ２４の判定処理において否定結果が得られると、ステツプＳＰ２５に移つて当該セルに対して書込みパルスを印加する。ここで書込みパルスの書込み条件は、ステツプＳＰ２１について上述した全ビツト書込み処理における書込み条件と比較して効率が悪い条件の下に実行され、かくしていわゆる「弱い書込み」がなされる。」（段落００１８）
（ｊ）「かくして書き込まれる情報が低すぎるしきい値電圧Ｖｔｈを呈するセルについて、そのしきい値電圧Ｖｔｈを高めるような処理がなされる。この書込みパルスの印加処理が終わると再度上述のステツプＳＰ２４に戻つて書込みベリフアイを実行し、肯定結果が得られたときステツプＳＰ２６において当該概略的消去手順を終了する。」（段落００２０）
（ｋ）「ところがこのようなセルはステツプＳＰ２４における書込みベリフアイにおいて、不合格の判定結果を生じさせることにより、ステツプＳＰ２５における弱い書込み処理を受ける。このとき当該セルは、図３において点Ｐ３に示すように、しきい値電圧Ｖｔｈが曲線Ｋ１の場合のしきい値電圧ＶｔｈＥに近いしきい値電圧ＶｔｈＷにまで上昇するような情報をもつ。」（段落００２３）
（ｌ）「このことはステツプＳＰ２４の書込みベリフアイ及びステツプＳＰ２５における書込みパルス印加処理によつて各セルのしきい値電圧の不揃いが一段と修正されたことを意味し、この結果一段と優れた一括消去処理がなされたことを意味する。」（段落００２４）
（ｍ）図５に、フラッシュＥＥＰＲＯＭのセルの構造を示す断面図が記載されており、該断面図から、半導体基板の表層部に形成されたソースＳ及びドレインＤと同半導体基板の表面にそれぞれ絶縁膜を介して順次堆積形成されたフローテイングゲートＦＧ及びコントロールゲートＣＧとを有するセル構造が看取される。
　以上（ａ）〜（ｍ）の記載から、引用例１には、
　半導体基板の表層部に形成されたソースＳ及びドレインＤと同半導体基板表面にそれぞれ絶縁膜を介して順次堆積形成されたフローテイングゲートＦＧ及びコントロールゲートＣＧとを有してセルＣＬが構成されるフラッシュＥＥＰＲＯＭの消去方法において、
　各セルＣＬに対して、ドレイン電圧ＶＤを０Ｖ、ソース電圧ＶＳを正電圧、コントロールゲート電圧ＶＣを０Ｖとすることにより、フローテイングゲートＦＧにある負電荷をソースＳからファウラノルドハイムトンネル電流として引き抜いて消去するステップＳＰ２２と、
　消去結果をベリファイして、消去失敗のセルＣＬがなければ消去ができたと判定し、消去失敗のセルＣＬがあればステップＳＰ２２に戻すステップＳＰ２３と、
　ステップＳＰ２３の消去ベリファイにおいて消去ができたと判定されたとき、書き込みベリファイを実行することにより、各セルの書込情報が所定のしきい値Ｖｔｈを持っているか否かを判定するステップＳＰ２４と、
　ステップＳＰ２４の判定処理において否定結果が得られると、否定結果が得られた当該セルに対して、ドレイン電圧ＶＤを正電圧、ソース電圧ＶＳを０Ｖ、コントロールゲート電圧ＶＣを正の高電圧にすることにより、フローテイングゲートＦＧにホットエレクトロンを注入して弱い書き込みをし、各セルのしきい値電圧の不揃いを修正するステップＳＰ２５と、
　を具えるフラッシュＥＥＰＲＯＭの消去方法
が記載されていると認められる。
　同じく引用された特開平７−３２０４９０号公報（以下、「引用例２」という。）には、ＥＥＰＲＯＭに関し、「この発明の教えるところに従えば、修復は事実上、或る低いコントロールゲート電圧で行われるプログラミング操作である。これは、従来の技術で知られるプログラミング過程中での、高いコントロールゲート電圧の使用とは対照をなしている。」（段落００２９）、「１．フローティングゲートメモリセルの消去　消去は、従来の技術に於てよく知られている、いくつかの通常の方法によって行われる。」（段落００３９）、「２．過度に消去されたセルの修復　修復は、低いコントロール電圧での、プログラミング操作である。ドレイン電圧は、比較的高い電圧に保たれる。修復の間、図３の低いコントロールゲート電圧に於ける、ＩＦＧ−ＶＦＧ特性曲線Ｌの、２番目の山Ｌ２が使われる。過度に消去されたセルのみが、この修復ステップの間、実際に影響される。その理由は、過度に消去されたセルのみが、重要なフローティングゲート電流ＩＦＧを発生させるのに、十分高いフローティングゲート電位ＶＦＧを、持っているからである。過度に消去されたセルのフローティングゲートは、チャネルからの熱電子注入による電子によって帯電され、これらの過度に消去されたセルのフローティングゲートの電位は、大きなフローティングゲート電流によって、極めて早く減少する。この修復ステップの終わりに於て、過度に消去されたセルのフローティングゲート電位は、図３の２番目の山Ｌ２の最低点ＬＢに近づく。修復は、過度に消去されたセルの、フローティングゲートの電荷を低い値にする効果を持つので、セルは僅かに過消去された状態になる。消去されたフローティングゲートメモリのグループの間のフローティングゲート電位の分布は、消去ステップ１の後の分布に比べて、かなり均一なものとなる。」（段落００４３〜００４４）、「上述したように本発明によれば、一つの新しい方法により、セルの集合を電気的に消去した後に、フローティングゲート上の電荷の分布を均一にし…ている。」（段落００６９）と記載されている。
　上記記載のように、メモリセルに、通常のプログラミング（書き込み）よりも低いコントロールゲート電圧でフローティングゲートへチャネルから熱電子注入をしてプログラミング（書き込み）を行えば、通常のプログラミング（書き込み）よりも低い閾値電圧が得られることは明らかである。
　したがって、これらの記載から、引用例２には、
　ＥＥＰＲＯＭにおいて、メモリセルの消去を行った後に、過度に消去されたメモリセルか否かのベリファイを行うことなく、過度に消去されたメモリセルを修復するべく、通常のプログラミング（書き込み）よりも低い閾値電圧が得られるコントロールゲート電圧でフローティングゲートへチャネルからの熱電子注入をしてプログラミング（書き込み）を行い、メモリセル間のフローティングゲート中の電荷の分布を均一なものとすること
が記載されていると認められる。
　
３．本願発明と引用例に記載された発明との対比
　本願の請求項１に係る発明（以下、「前者」という。）と引用例１に記載された発明（以下、「後者」という。）とを対比すると、
（イ）後者の「フローテイングゲートＦＧ」、「コントロールゲートＣＧ」、「セルＣＬ」、「フラッシュＥＥＰＲＯＭ」、「負電荷」、「ホットエレクトロン」は、前者の「浮遊ゲート」、「制御ゲート」、「メモリセル」、「フラッシュメモリ」、「電子」、「チャネルホットエレクトロン」にそれぞれ相当し、
（ロ）後者の「フローテイングゲートＦＧにある負電荷をソースＳからファウラノルドハイムトンネル電流として引き抜いて消去するステップＳＰ２２」は、前者の「前記浮遊ゲートに蓄積されている電子を抜き取る第１の工程」に相当し、
（ハ）後者の「ステップＳＰ２３の消去ベリファイにおいて消去ができたと判定されたとき」の「消去ができた」は、前者の「前記メモリセル中で最も消去の遅いセルの閾値電圧が設定値に達する」に相当し、
（ニ）後者の「弱い書き込み」によって通常書き込みよりも低い閾値電圧が得られることは明らかであるから、後者の「セルに対して、ドレイン電圧ＶＤを正電圧、ソース電圧ＶＳを０Ｖ、コントロールゲート電圧ＶＣを正の高電圧にすることにより、フローテイングゲートＦＧにホットエレクトロンを注入して弱い書き込みをし、各セルのしきい値電圧の不揃いを修正するステップＳＰ２５」は、前者の「前記ソース領域を接地した状態で前記ドレイン領域及び前記制御ゲートに通常書き込み時よりも低い閾値電圧が得られるように設定した所定の電圧を印加して前記浮遊ゲートにチャネルホットエレクトロンを注入する第２の工程」に相当している。
　よって、両者の一致点、相違点は次のとおりである。
［一致点］
　「半導体基板の表層部に形成されたソース領域及びドレイン領域と同半導体基板表面にそれぞれ絶縁膜を介して順次堆積形成された浮遊ゲート及び制御ゲートとを有して単位メモリセルが構成されるフラッシュメモリのデータ消去方法において、
  前記浮遊ゲートに蓄積されている電子を抜き取る第１の工程と、
  前記ソース領域を接地した状態で前記ドレイン領域及び前記制御ゲートに通常書き込み時よりも低い閾値電圧が得られるように設定した所定の電圧を印加して前記浮遊ゲートにチャネルホットエレクトロンを注入する第２の工程と、
  を具えるフラッシュメモリの消去方法。」である点。
［相違点］
（１）前者の第１の工程が、メモリセルの浮遊ゲートに蓄積されている電子を抜き取るのに、ドレイン領域を開放し、且つ制御ゲートを接地した状態でソース領域に所定の高電圧を印加しているのに対して、後者の第１工程は、メモリセルの浮遊ゲートに蓄積されている電子を抜き取る（フローテイングゲートＦＧにある負電荷をソースＳからファウラノルドハイムトンネル電流として引き抜く）のに、ドレイン電圧ＶＤを０Ｖ、ソース電圧ＶＳを正電圧、コントロールゲート電圧ＶＣを０Ｖとしている点。
（２）前者の第２の工程が、メモリセル中で最も消去の遅いセルの閾値電圧が設定値に達すると、通常書き込み時より低い閾値電圧が得られるように浮遊ゲートにホットチャネルエレクトロンを注入するのに対して、後者の第２工程は、メモリセル中で最も消去の遅いセルの閾値電圧が設定値に達しても（消去ベリファイにおいて消去できたと判定されたとしても）、直ちには浮遊ゲートにチャネルホットエレクトロンを注入せず、書き込みベリファイを実行することにより各メモリセルの書込情報が所定のしきい値Ｖｔｈを持っているか否かを判定し、否定結果が得られたとき、否定結果が得られた当該メモリセルに対して、通常書き込み時より低い閾値電圧が得られるように浮遊ゲートにチャネルホットエレクトロンを注入する（フローテイングゲートＦＧにホットエレクトロンを注入して弱い書き込みをし、各セルのしきい値電圧の不揃いを修正する）点。
　
４．当審の判断
　相違点（１）について検討する。
　フラッシュメモリにおいて、メモリセルの浮遊ゲートに蓄積されている電子をソース領域からファウラノルドハイムトンネル電流として引き抜くのに、ドレイン領域を開放し、且つ制御ゲートを接地した状態でソース領域に所定の高電圧を印加することが周知であるから（例えば特開平４−２０６０９４号公報、特に従来のフラッシュＥＥＰＲＯＭに関する「消去はドレイン（１９）をオープン、コントロールゲート（１７）を接地し、ソース（１８）にＶｐｐを印加して行なわれる。ソース・フローティングゲート間の電位差のためトンネル現象が生じフローティングゲート中の電子の引き抜きが起こる。こうして、メモリセルのしきい値は下がる。」（２頁右上欄７〜１３行）の記載を参照されたい。）、後者において、メモリセルの浮遊ゲートに蓄積されている電子をソース領域からファウラノルドハイムトンネル電流として引き抜くのに、ドレイン領域を開放し、且つ制御ゲートを接地した状態でソース領域に所定の高電圧を印加するようにすることは、当業者が容易になし得たことである。
　相違点（２）について検討する。
　引用例２に、ＥＥＰＲＯＭにおいて、メモリセルの消去を行った後に、過度に消去されたメモリセルか否かのベリファイを行うことなく、過度に消去されたメモリセルを修復するべく、通常の書き込みよりも低い閾値電圧が得られるコントロールゲート電圧でフローティングゲートへチャネルからの熱電子注入をして書き込みを行い、メモリセル間のフローティングゲート中の電荷の分布を均一なものとすることが記載されており、該引用例２に記載された事項を各メモリセルの閾値電圧の不揃いを修正する点で課題を共通にする後者に適用して、メモリセル中で最も消去の遅いセルの閾値電圧が設定値に達すると、書き込みベリファイを行うことなく、通常書き込み時より低い閾値電圧が得られるようにメモリセルの浮遊ゲートにホットチャネルエレクトロンを注入するようにすることは、当業者が容易になし得たことである。
　
５．まとめ
　以上のとおりであるので、本願の請求項１に係る発明は、引用例１、２に記載された発明及び周知の技術事項に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。