【事件の表示】
　平成９年特許願第５３８２３０号「メモリ装置のトラッキング回路」拒絶査定に対する審判事件［平成９年１０月３０日国際公開、ＷＯ９７／４０４９８、平成１１年７月２１日国内公表、特表平１１−５０８３９２］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年４月２３日（パリ条約による優先権主張１９９６年４月２３日、米国）を国際出願日とする出願であって、平成１４年４月２３日付で拒絶査定がなされ、これに対し、同年８月６日に審判請求がなされるとともに、同年９月３日付で手続補正がなされたものである。
　
２．平成１４年９月３日付の手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１４年９月３日付の手続補正（以下、「本件手続補正」という。）を却下する。
［理由］
（１）本件手続補正は、特許請求の範囲の請求項１６を、下記〈補正前の請求項１６〉の欄に示すものから、下記〈補正後の請求項１６〉の欄に示すものに変更する補正（以下、「本件補正」という。）を含むものである。
〈補正前の請求項１６〉
「メモリ装置からのデータを読取る方法であって、
　平衡化電圧をトラッキングすると共に外部電圧供給の変化に適応し、バイアス回路（５４）を用いて、温度及び電圧供給の変動にわたってディジット線平衡化電圧に近似したバイアス電圧を提供するディジット線を模擬する段階と、
　ワード線信号を前記バイアス電圧と比較する段階と、
　前記ワード線信号が前記バイアス電圧を上回る所定電圧差に到達した際に出力信号を提供する段階と、
の諸段階を含むことを特徴とする方法。」
〈補正後の請求項１６〉
「メモリ装置からのデータを読取る方法であって、
　平衡化電圧をトラッキングすると共に外部電圧供給の変化に適応し、バイアス回路（５４）を用いて、温度及び電圧供給の変動にわたってディジット線平衡化電圧に近似したバイアス電圧を提供するディジット線を模擬する段階と、
　ワード線を模擬して、起動の際、ワード線上の上昇電圧を模擬する模擬ワード線電圧を提供する段階と、
　前記模擬ワード線電圧を前記バイアス電圧と比較する段階と、
　前記ワード線信号が前記バイアス電圧を上回る所定電圧差に到達した際に出力信号を提供する段階と、
　前記出力信号に応じてセンス増幅器を起動する段階と、
の諸段階を含むことを特徴とする方法。」
（２）本件補正が、特許法１７条の２第４項第１号、第３号、第４号に規定される事項を目的とするものでないことは明らかである。
（３）本件補正が、特許法１７条の２第４項第２号に規定される事項を目的とするものといえるか否かについて検討するに、本件補正により追加される「ワード線を模擬して、起動の際、ワード線上の上昇電圧を模擬する模擬ワード線電圧を提供する段階」は、補正前の請求項１６に記載された発明を特定するための事項の「平衡化電圧をトラッキングすると共に外部電圧供給の変化に適応し、バイアス回路（５４）を用いて、温度及び電圧供給の変動にわたってディジット線平衡化電圧に近似したバイアス電圧を提供するディジット線を模擬する段階」、「ワード線信号を前記バイアス電圧と比較する段階」、「前記ワード線信号が前記バイアス電圧を上回る所定電圧差に到達した際に出力信号を提供する段階」のいずれを概念的に下位にするものともいえないから、本件補正は、補正前の請求項１６に記載された発明を特定するための事項を限定するものではなく、特許請求の範囲の減縮を目的とするものとはいえない。
　したがって、本件補正は、特許法１７条の２第４項第２号に規定する事項を目的とするものとも認められない。
（４）以上のとおりであるから、本件手続補正は、特許法第１５９条１項で準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
（１）本願発明
　平成１４年９月３日付の手続補正は上記のとおり却下されたので、本願の請求項１６に係る発明（以下、「本願発明」という。）は、平成１２年１２月２０日付の手続補正書の特許請求の範囲の請求項１６に記載された事項により特定される、上記２．（１）の〈補正前の請求項１６〉の欄に記載したとおりのものである。
　
（２）引用例に記載された発明
　原査定の拒絶の理由に引用された特開平４−７９０９５号公報（以下、「引用例」という。）には、以下（ａ）〜（ｈ）の事項が記載されている。
（ａ）「本発明は、ダイナミック型半導体記憶装置に係り、とくに選択ワード線電位の遷移を検出してビット線センス動作等を開始するまでの遅延時間を設定する遅延回路部の改良に関する。」（２頁左下欄５〜８行）
（ｂ）「ＤＲＡＭの高速アクセスを可能とするためには、チップ温度、電源電位等の動作条件が異なっても、上述した遅延時間が一定に保たれることが望まれる。」（２頁右下欄１６〜１９行）
（ｃ）「本発明は…、ワード線電位の立ち上がりからビット線センス開始までの無用なタイミングマージンをとることなく、従って高速アクセスを可能としたＤＲＡＭを提供することを目的とする。」（４頁左上欄６〜９行）
（ｄ）「第３図は、第１図のワード線立ち上がり検知信号ＷＵＰおよび立ち下がり検知信号／ＷＤＯＷＮによってそれぞれ制御される、ビット線センスアンプ１８およびビット線イコライズ回路１９の構成を示している。」（５頁右下欄１４〜１８行）
（ｅ）「ビット線イコライズ回路１９は、プリチャージ電位ＶＢＬをビット線対ＢＬ、／ＢＬに供給するｎチャネルＭＯＳトランジスタＱ４１、Ｑ４２と、ビット線対ＢＬ、／ＢＬ間を短絡するイコライズ用ｎチャネルＭＯＳトランジスタＱ４３により構成されている。こららのＭＯＳトランジスタＱ４１〜Ｑ４３のゲートに共通に、ワード線立ち下がり検知信号／ＷＤＯＷＮに基づいて作られるプリチャージ信号／ＰＲＣＨが入力される。」（６頁左上欄１４行〜同頁右上欄２行）
（ｆ）「第７図は本発明の他の実施例ＤＲＡＭにおけるワード線電位の遷移検知回路の構成である。」（７頁左上欄１８〜１９行）
（ｇ）遷移検知回路の説明として、「抵抗Ｒ１およびＲ２の部分は、電源電位Ｖｃｃを抵抗分割してノードＮ１０にビット線プリチャージ電位ＶＢＬを得る基準電位発生回路５１を構成している。」（７頁右上欄１０〜１３行）
（ｈ）「疑似ワード線ＰＷＬの電位がＭＯＳトランジスタＱ１のしきい値電圧を越えると、ＣＭＯＳ差動増幅回路５２の入力ノードＮ１が上昇を開始する。そしてこのノードＮ１の電位が基準電位発生回路５１の出力ノードＮ１０の電位、すなわちプリチャージ電位ＶＢＬを越えると、ＣＭＯＳ差動増幅回路５２の出力ノードＮ５が“Ｈ”レベルになり、ワード線立ち上がり検知信号ＷＵＰが出力される。これにより、先の実施例で説明したと同様に、ビット線センス動作が開始される。」（８頁右上欄１０〜２０行）
　ＤＲＡＭにおいて、データを読み取るときに、ワード線を選択してビット線センス動作を開始することが慣用手段であるから、上記（ｈ）の記載事項はＤＲＡＭのデータを読み取る方法としても把握される。また、上記（ｇ）の基準電位発生回路５１のノードＮ１０の電位は、ビット線プリチャージ電位ＶＢＬと記載されており、上記（ｅ）のビット線イコライズ回路１９におけるビット線対ＢＬ、／ＢＬのビット線プリチャージ電位ＶＢＬを模擬する電位であることは明らかである。さらに、上記（ｈ）のＣＭＯＳ差動増幅回路５２の入力ノードＮ１はレベルシフト回路１３を介して擬似ワード線ＰＷＬに接続されているのであるから、ＣＭＯＳ差動増幅回路５２とレベルシフト回路１３とで、擬似ワード線ＰＷＬの電位を基準電位発生回路５１の出力ノードＮ１０の電位と比較しているといえる。
　したがって、以上（ａ）〜（ｈ）の記載事項及び図面の記載から、引用例には、
　ＤＲＡＭのデータを読み取る方法であって、
　基準電位発生回路５１において電源電位Ｖｃｃを抵抗Ｒ１およびＲ２により抵抗分割して出力ノードＮ１０に、ビット線対ＢＬ、／ＢＬのビット線プリチャージ電位ＶＢＬを模擬する電位を得る段階と、
　擬似ワード線ＰＷＬの電位を基準電位発生回路５１の出力ノードＮ１０の電位と比較する段階と、
　擬似ワード線ＰＷＬの電位が基準電圧発生回路５１の出力ノードＮ１０の電位を上回る所定電位差に到達した際にワード線立ち上がり検知信号ＷＵＰを出力する段階と、
を含む方法（以下、「引用例に記載された発明」という。）
が記載されていると認められる。
　
（３）本願発明と引用例に記載された発明との対比
　そこで、本願発明（以下、「前者」という。）と引用例に記載された発明（以下、「後者」という。）とを対比すると、
（イ）後者の「ＤＲＡＭ」は、前者の「メモリ装置」に相当し、
（ロ）後者の「ビット線」は、前者の「ディジット線」に相当し、
（ハ）前者の「ディジット線平衡化」について、本願明細書の発明の詳細な説明は「ディジット線を平衡化すべく使用される方法は、対抗する電力レール（ｐｏｗｅｒ　ｒａｉｌｓ）まで予めドライブされたこれら２つのディジット線を相互に短絡することを含むことができる。結果的な平衡化電圧は約１／２Ｖｃｃとなる。代替的には、平衡化回路を用いることができ、これがディジット線を内部電圧に接続する。そうした内部電圧の１つはやはり約１／２ＶｃｃであるＤＶＣ２と呼称されるが、ディジット線を短絡することによって引き出される平衡化電圧と異なっていてもよい。ある種のメモリ装置においては、複数の平衡化方法が組合せて使用される。」（５頁１１〜１８行）と説明しており、後者の「ビット線対ＢＬ、／ＢＬのビット線プリチャージ電位ＶＢＬ」も、上記３．（２）（ｅ）に摘記したように、ビット線対ＢＬ、／ＢＬ間が短絡され供給されるのであるから、後者の「ビット線対ＢＬ、／ＢＬのビット線プリチャージ電位ＶＢＬ」は、前者の「ディジット線平衡化電圧」に相当し、
（ニ）後者の「基準電位発生回路５１の出力ノードＮ１０の電位」も、電源電位Ｖｃｃを抵抗Ｒ１およびＲ２により抵抗分割して得ており、電源電位Ｖｃｃが上下に変動すると「ビット線対ＢＬ、／ＢＬのビット線プリチャージ電位ＶＢＬ」の変動と同じ方向に変動するから、前者の「バイアス電圧」と同じく「外部電圧供給の変化に適応し」、「電圧供給の変動にわたってディジット線平衡化電圧に近似した（ビット線対ＢＬ、／ＢＬのビット線プリチャージ電位ＶＢＬを模擬する）」といえ、
（ホ）後者の「基準電位発生回路５１」、「基準電位発生回路５１の出力ノードＮ１０の電位」は、それらの機能からみて、前者の「バイアス回路（５４）」、「バイアス電圧」にそれぞれ相当し、
（ヘ）後者の「擬似ワード線ＰＷＬの電位」は、前者の「ワード線信号」に相当し、
（ト）後者の「ワード線立ち上がり検知信号ＷＵＰ」は、前者の「出力信号」に相当している。
　したがって、両者は、「メモリ装置からのデータを読取る方法であって、平衡化電圧をトラッキングすると共に外部電圧供給の変化に適応し、バイアス回路を用いて、電圧供給の変動にわたってディジット線平衡化電圧に近似したバイアス電圧を提供するディジット線を模擬する段階と、ワード線信号を前記バイアス電圧と比較する段階と、前記ワード線信号が前記バイアス電圧を上回る所定電圧差に到達した際に出力信号を提供する段階と、の諸段階を含む方法。」である点で一致し、以下の点で相違している。
［相違点］
　前者が、バイアス電圧を温度及び電圧供給の変動にわたってディジット線平衡化電圧に近似しているのに対して、後者は、バイアス電圧（基準電位発生回路５１の出力ノードＮ１０の電位）を電圧供給の変動にわたってディジット線平衡化電圧（ビット線対ＢＬ、／ＢＬのビット線プリチャージ電位ＶＢＬ）に近似しているが、さらに温度の変動にもわたって近似することは記載していない点。
　
（４）当審の判断
　上記相違点について、検討する。
　後者は、上記３．（２）（ｃ）に摘記したように、「高速アクセスを可能としたＤＲＡＭを提供すること」を目的とし、上記３．（２）（ｂ）に摘記したように、「ＤＲＡＭの高速アクセスを可能とするためには、チップ温度、電源電位等の動作条件が異なっても、上述した遅延時間が一定に保たれることが望まれる。」と記載しているのであるから、後者において、バイアス電圧（基準電位発生回路５１の出力ノードＮ１０の電位）をさらに温度の変動にもわたってディジット線平衡化電圧（ビット線対ＢＬ、／ＢＬのビット線プリチャージ電位ＶＢＬ）に近似させることは、当業者が容易に推考し得たことである。
　
（５）むすび
　以上のとおりであるので、本願発明は、引用例に記載された発明に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。