【事件の表示】
　平成　８年特許願第　　３９５５号「メモリ制御装置」拒絶査定に対する審判事件［平成　９年　７月２２日出願公開、特開平　９−１９０３７６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
Ｉ．手続の経緯・本願発明
　本願は、平成８年１月１２日の出願であって、その請求項１乃至請求項３に係る発明は、特許請求の範囲の請求項１乃至請求項３に記載された事項により特定されるとおりのものであると認める。
　これに対して、平成１５年２月７日付けで拒絶理由を通知し、期間を指定して意見書を提出する機会を与えたが、請求人からは何らの応答もない。
　
ＩＩ．当審の拒絶理由
　当審において平成１５年２月７日付けで通知した拒絶の理由は以下のとおりである。
「本件出願の請求項１〜請求項３に係る発明は、その出願前日本国内において頒布された下記の刊行物に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　　　記：引用文献一覧
刊行物１：特開平７−３３４４１８号公報
刊行物２：特開平１−２８１５１５号公報
刊行物３：特開平６−２０８５０３号公報
刊行物４：特開平４−２３０５４４号公報
　
（備考）
１．手続の経緯・本願発明
  本願は、平成８年１月１２日の出願であって、請求項１〜請求項３に係る発明は、その特許請求の範囲の請求項１〜請求項３に記載されたとおりの以下の事項により特定されるものである。
「【請求項１】 データ線を共通に接続したＮ個（Ｎは任意の整数）のメモリを制御信号を用いて制御するメモリ制御装置であって、前記Ｎ個のメモリに対応したＮ種類のＲＡＳ信号とＮ種類のＣＡＳ信号を含む制御信号を生成する制御手段を備え、前記制御手段は、ｎ番目（ｎは１からＮのうちの任意の整数）のメモリを、Ｔ0（ａ＋ｎ／Ｎ） （但し、Ｔ0はデータ転送周期、ａは任意の整数）のタイミングでｎ番目のＲＡＳ信号とｎ番目のＣＡＳ信号をアサートして制御するように構成したことを特徴とするメモリ制御装置。
【請求項２】 前記制御手段は、Ｎ個のメモリに対応したＮ種類のアドレス信号を生成する手段を備え、ｎ番目のアドレス信号をＴ0（ａ＋ｎ／Ｎ）のタイミングで出力してｎ番目のメモリを制御するように構成したことを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】 前記制御手段は、Ｎ個のメモリに対応したＮ種類の出力イネーブル信号を生成する手段を備え、ｎ番目の出力イネーブル信号をＴ0（ａ＋ｎ／Ｎ）のタイミングで出力してｎ番目のメモリを制御するように構成したことを特徴とする請求項１に記載のメモリ制御装置。」
　
２．刊行物記載の発明
（１）刊行物１には、以下の事項が記載されている。
ア．「【請求項１】データ信号を共通に接続したＮ個のＤＲＡＭを制御するＤＲＡＭ制御装置であって、１個のＤＲＡＭのデータ転送周期の１／Ｎの間隔でタイミングをずらしたＮ個のロウアドレスストローブ（ＲＡＳ）信号及びカラムアドレスストローブ（ＣＡＳ）信号を発生する手段を設けたことを特徴とするＤＲＡＭ制御装置。」（第２頁左欄第２行〜８行）
　
イ．「【０００８】
【課題を解決するための手段】前記課題を解決するために、本発明のＤＲＡＭ制御装置は１個のＤＲＡＭのデータ転送周期の１／Ｎの間隔でタイミングをずらしたＮ個のＲＡＳ信号及びＣＡＳ信号を発生する手段を設けたことを特徴とする。」（第２頁左欄欄第４２行〜４７行）
　
ウ．「【００１０】
【実施例】図１は本発明の一実施例の構成を示すブロック図である。この図はＤＲＡＭ制御装置１０１により２つのＤＲＡＭ１０２及び１０３を制御する例を示すものである。」（第２頁右欄第６行〜１０行）
　
エ．「【００１１】ＤＲＡＭ制御装置１０１は指示信号１０７を入力してアドレス信号（ＡＤＲ）１１５と６種のＤＲＡＭ制御信号、即ち第１のロウアドレスストローブ（ＲＡＳ）信号１０９、第１のカラムアドレスストローブ（ＣＡＳ）信号１１０、書き込みイネーブル（ＷＥ）信号１１１、出力イネーブル（ＯＥ）信号１１２、第２のＲＡＳ信号１１３及び第２のＣＡＳ信号１１４を出力する。」（第２頁右欄第１１行〜１８行）
　
オ．「【００１３】さらにＤＲＡＭ制御装置１０１は、カウンタ１０４とデコーダ１０５と遅延回路１０６とから構成される。カウンタ１０４は、指示信号１０７を入力して計数値データ１０８を出力する。デコーダ１０５は計数値データ１０８を入力して第１のＲＡＳ信号１０９、第１のＣＡＳ信号１１０、ＷＥ信号１１１、ＯＥ信号１１２、ＡＤＲ信号１１５を出力する。遅延回路１０６は、第１のＲＡＳ信号１０９を入力して遅延させ第２のＲＡＳ信号１１３を出力し、更に第１のＣＡＳ信号１１０を入力して遅延させ第２のＣＡＳ信号１１４を出力する。」（第２頁右欄第２６行〜３５行）
　
カ．「【００１８】遅延回路１０６は第１のＲＡＳ信号１０９と第１のＣＡＳ信号１１０を入力して、内部クロックで１サイクル分遅延させ、第２のＲＡＳ信号１１３と第２のＣＡＳ信号１１４として出力する。」（第３頁左欄第７行〜１０行）
　
キ．「【００３６】本実施例では２つのＤＲＡＭに対し２種類のＲＡＳ信号及びＣＡＳ信号を発生するようにＤＲＡＭ制御装置を構成した例を示したが、個々のＤＲＡＭのタイミングが正常動作を保証するものであれば、Ｎ個のＤＲＡＭに対しＮ種類のＲＡＳ信号及びＣＡＳ信号を発生するようにＤＲＡＭ制御装置を構成しても良い。この場合、Ｎ種類のＲＡＳ信号及びＣＡＳ信号を１個のＤＲＡＭのデータ転送周期（例えばＣＡＳ信号の立ち下がりから次のＣＡＳ信号の立ち下がりまでの期間）に対し１／Ｎの間隔でタイミングをずらして発生することにより、１個のＤＲＡＭの場合に比べデータバス幅を増やすことなくＮ倍のデータ転送速度が得られるので、本実施例と同様の効果が得られる。」（第４頁左欄第３２行〜４４行）
　
ク．「【請求項２】 前記ＲＡＳ信号及びＣＡＳ信号と同様にアドレス信号、出力イネーブル（ＯＥ）信号のうち少なくとも一方の信号についても前記同様にタイミングをずらしたＮ個の信号として発生するようにしたことを特徴とする請求項１記載のＤＲＡＭ制御装置。」（第２頁左欄第９行〜１３行）
　
ケ．「【００３７】また、本実施例では２つのＤＲＡＭに対し２種類のＲＡＳ信号及びＣＡＳ信号を発生するようにＤＲＡＭ制御装置を構成した例を示したが、使用するＤＲＡＭ部品の種類に応じて、ＲＡＳ信号及びＣＡＳ信号と同様に、アドレス信号及ＯＥ信号のうち少なくとも一方の信号について２種類の信号を発生して２つのＤＲＡＭにそれぞれ入力するようにＤＲＡＭ制御装置を構成してもよい。この場合、アドレス信号、ＯＥ信号の分だけ配線数が増えるものの、データバス幅の大きいＤＲＡＭ（例えば３２ビット）を使用する装置では、データ線を含む全配線数を従来よりも少なくすることができるので、本実施例と同様の効果がえられると共に動作がより安定するという効果も得られる。」（第４頁左欄第４５行〜右欄第７行）
　
　上記ア．及びイ．の事項を参照すると、刊行物１には、
　データ信号を共通に接続したＮ個のＤＲＡＭを制御するＤＲＡＭ制御装置であって、１個のＤＲＡＭのデータ転送周期の１／Ｎの間隔でタイミングをずらしたＮ個のロウアドレスストローブ（ＲＡＳ）信号及びカラムアドレスストローブ（ＣＡＳ）信号を発生する手段を設けたことを特徴とするＤＲＡＭ制御装置が記載されている。
　
　また、ウ．〜カ．の事項を参照すると、刊行物１には、
　本発明の一実施例として、ＤＲＡＭ制御装置１０１により２つのＤＲＡＭ１０２及び１０３を制御する例が示されており、
　ＤＲＡＭ制御装置１０１のデコーダ１０５は、第１のＲＡＳ信号１０９、第１のＣＡＳ信号、ＷＥ信号１１１、ＯＥ信号１１２、ＡＤＲ信号を出力し、遅延回路１０６は、内部クロックで１サイクル分遅延させ、第２のＲＡＳ信号１１３と第２のＣＡＳ信号を出力することが記載されている。
　
　更に、上記キ．の事項を参照すると、Ｎ個のＤＲＡＭに対しＮ種類のＲＡＳ信号及びＣＡＳ信号を発生し、Ｎ種類のＲＡＳ信号及びＣＡＳ信号を１個のＤＲＡＭのデータ転送周期に対し１／Ｎの間隔でタイミングをずらして発生することが記載されている。
　
　以上を勘案すると、刊行物１には、
　データ信号を共通に接続したＮ個のＤＲＡＭを制御するＤＲＡＭ制御装置であって、
　Ｎ個のＤＲＡＭに対し、Ｎ種類のＲＡＳ信号及びＣＡＳ信号を発生する手段を備え、
　ＤＲＡＭ制御装置は、Ｎ個のＤＲＡＭを、Ｎ種類のＲＡＳ信号及びＣＡＳ信号を１個のＤＲＡＭのデータ転送周期に対し１／Ｎの間隔でタイミングをずらして発生して制御するＤＲＡＭ制御装置の発明（以下、「刊行物記載の発明１」という。）が記載されている。
　
　また、上記ク．及びケ．の事項を参照すると、刊行物１には、
　前記ＲＡＳ信号及びＣＡＳ信号と同様にアドレス信号、出力イネーブル（ＯＥ）信号のうち少なくとも一方の信号についても前記同様にタイミングをずらしたＮ個の信号として発生することが記載され、実施例としては、アドレス信号及ＯＥ信号のうち少なくとも一方の信号について２種類の信号を発生して２つのＤＲＡＭにそれぞれ入力するようにＤＲＡＭ制御装置を構成することが記載されているから、
　
　刊行物１には、
　データ信号を共通に接続したＮ個のＤＲＡＭを制御するＤＲＡＭ制御装置であって、
　Ｎ個のＤＲＡＭに対し、Ｎ種類のアドレス（ＡＤＲ）信号または出力イネーブル（ＯＥ）信号を発生する手段を備え、
　ＤＲＡＭ制御装置は、Ｎ個のＤＲＡＭに対し、Ｎ種類のアドレス（ＡＤＲ）信号または出力イネーブル（ＯＥ）信号を１個のＤＲＡＭのデータ転送周期に対し１／Ｎの間隔でタイミングをずらして発生して制御するＤＲＡＭ制御装置の発明（以下、「刊行物１記載の発明２」という。）が記載されている。
　
（２）刊行物２には、以下の事項が記載されている。
ア．「システムプロセッサの制御によりメモリ制御信号のタイミング情報が変更可能に設定されるタイミングレジスタ（１３）と、源クロックにより順次遅延するクロックを生成するクロック生成部（３４）と、前記タイミングレジスタ（１３）からのタイミング情報により前記クロック生成部（３４）からのクロックの１つを選択するクロック選択部（３８）と、該クロック選択部（３６）の出力信号のタイミングでメモリ素子（１２）を制御するメモリ制御信号を生成するタイミング生成部（３７）と、を備えたことを特徴とするメモリ制御装置。」（第１頁左下欄欄第５行〜１５行）
　
イ．「メモリ制御信号の制御タイミングを設定するメモリ制御装置に関し、
　メモリ制御信号のタイミング情報を変更可能に設定することができる。」（第１頁左下欄第１８行〜右下欄第２行）
　
ウ．「メモリ素子は、ＲＡＳ信号、ＣＡＳ信号、ＭＰＸ信号、およびＷＥ信号などのメモリ制御信号により制御される。
　これらのメモリ制御信号はメモリ制御装置（メモリ制御ＬＳＩ）で生成されるが、使用するメモリ素子が変更されても同一のメモリ制御ＬＳＩを使用することができるように、メモリ制御信号の生成タイミングを変更することができるようにする必要がある。」（第２頁左上欄欄第２行〜１０行）
　
エ．「第１図において、１３はタイミングレジスタであり、システムプロセッサの制御によりメモリ制御信号のタイミング情報が変更可能に設定される。３４はクロック生成部であり、源クロックにより順次遅延するクロックを生成する。３６はクロック選択部であり、前記タイミングレジスタ13からのタイミング情報により前記クロック生成部３４からのクロックの１つを選択する。３７はタイミング生成部であり、クロック選択部３６の出力のタイミングでメモリ素子１２を制御するメモリ制御信号を生成する。」（第２頁左下欄第１２行〜右下欄第３行）
　
　上記ア．〜エ．の事項を参照すると、刊行物２には、
　メモリ素子を制御するＲＡＳ信号、ＣＡＳ信号、ＭＰＸ信号、およびＷＥ信号などのメモリ制御信号の制御タイミングを変更することができるメモリ制御装置であって、
　クロック生成部で順次遅延して生成されたクロックのうちの一つをクロック選択部で選択して、その出力信号のタイミングで、メモリ素子を制御するメモリ制御信号を生成して、メモリ制御信号のタイミング情報を変更可能に設定することができるメモリ制御装置の発明（以下、「刊行物２記載の発明」という。）が記載されている。
　
（３）刊行物３には、以下の事項が記載されている。
ア．「【０００１】【産業上の利用分野】本発明は、メモリ制御装置の分野に関し、特に、複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）列アドレス指定モードを支援するＤＲＡＭ制御装置に関する。」（第２頁右欄第１０行〜１３行）
　
イ．「【０００６】【発明が解決しようとする課題】本発明は複数の型のバンクに対応するようにＤＲＡＭ制御装置をプログラムすることを課題とする。さらに、本発明の課題はＤＲＡＭ制御装置が複数の型のバンクに同時に対応することができるようにすることである。そのＤＲＡＭ制御装置はＣＡＳ信号及びＷＥ信号の内部論理制御を実行する。結局、本発明の課題は、多様なＤＲＡＭデバイスを直接に支援すると共に、外部論理なしにＤＲＡＭメモリカードを支援するＤＲＡＭ制御装置を提供することである。」（第３頁左欄第２２行〜３１行）
　
ウ．「【０００８】メモリ制御装置は複数のプログラマブル記憶レジスタを含み、メモリアレイ中のどのＤＲＡＭバンク記憶場所も１つのレジスタと関連している。各々のプログラマブルレジスタは、関連するＤＲＡＭバンクをアクセスするために必要であるアクセスパラメータを記憶するようにプログラムされる。本発明のメモリ制御装置は、メモリ中のＤＲＡＭバンクの各々にその必要な制御信号を関連する記憶レジスタにあるアクセスパラメータに従った適正なシーケンスとタイミングで供給するように構成されている回路をさらに含む。」（第３頁左欄第４５行〜４９行）
　
エ．「本発明では、メモリアレイはＤＲＡＭメモリの１つ又は複数のバンクから構成されている。
　…メモリのバンクごとに、本発明の制御装置は１つのＲＡＳ信号と、４つのＣＡＳ信号（すなわち、バイトごとに１つずつのＣＡＳ１、ＣＡＳ２、ＣＡＳ３及びＣＡＳ４）とを供給することができる。４つのＷＥ信号（すなわち、バイトごとに１つずつのＷＥ１、ＷＥ１、ＷＥ２、ＷＥ３）は、バンクを通して共用される。」（第４頁左欄第６行〜２３行）
　
オ．「プログラマブル記憶装置は、個々のＣＡＳ信号とＷＥ信号を制御する複数の独立した構成のレジスタである。」（第５頁左欄第４７行〜４９行）
　
カ．「【００２７】現時点で好ましい実施例では、以下に示すアクセス時間（すなわち、活動パルス幅）を利用する：
【００２８】表 １
ビット１０：８ ＣＡＳアクセス時間
１００　　 ０．５クロック（１段階）
０００ 　　　　１クロック
００１ 　　　　２クロック
０１０　　　　 ３クロック
０１１　　　　 ４クロック
【００２９】また、現時点で好ましい実施例では、次のＲＡＳ?ＣＡＳアクセス時間を利用する：
【００３０】表 ２
ビット１３：１２ ＲＡＳ?ＣＡＳアクセス時間
００ 　　　　１クロック
０１ 　　　　２クロック
１０　　　　 ３クロック
１１　　　　 ４クロック」（第６頁左欄第４８行〜右欄第１４行）
　
　上記ア．〜カ．の事項を参照すると、刊行物３には、
　複数のＤＲＡＭバンクから構成されるメモリに対し、メモリのＤＲＡＭバンク毎に、ＣＡＳ信号、ＲＡＳ信号、ＷＥ信号等を供給し、
　メモリ中のＤＲＡＭバンクの各々にその必要な制御信号を、関連する記憶レジスタにあるアクセスパラメータに従った適正なシーケンスとタイミングで供給するように構成されている回路を含むメモリ制御装置の発明（以下、「刊行物３記載の発明」という。）が記載されている。
　
（２）刊行物４には、以下の事項が記載されている。
ア．「【０００１】
【産業上の利用分野】この発明は、データ処理の分野に関し、特に、複数の異なるタイプのダイナミックランダムアクセスメモリ（ＤＲＡＭ）モジュールを使用することができるメモリのタイミングを動的に設定するための装置に関するものである。」（第２頁右欄第４６行〜第３頁左欄第１行）
　
イ．「【００１５】
【問題を解決するための手段】上述及び他の目的、利点は、簡単には、少なくともプロセッサと、メモリコントローラと、複数のメモリモジュールを含むメモリとを有するデータ処理装置を提供することにより達成される。プログラム可能な記憶装置は、モジュールのタイミング要求を規定する情報を含む。各モジュールがアクセスされる毎に、このような記憶装置の情報は、アクセスされる特定のモジュールのタイミング要求に従って制御信号を発生するためにメモリコントローラを動的に設定するように使用される。」（第４頁左欄第４行〜１４行）
　
ウ．「コントローラ１２は、ＳＩＭＭの動作のための信号を形成するために、システムクロックにより提供されるクロックサイクルを使用する。この形成された信号は、このようなＳＩＭＭの場合最小のタイミング要求を満足するためにクロック周期の全部である。明らかに、このように形成された信号は、最小要求より長くなるが、決して短くはならない。適当なクロックサイクル数に従って、ＲＡＳプリチャージ時間、ＲＡＳからＣＡＳへの時間、及びＣＡＳパルス幅を設定することによって、異なるＳＩＭＭの多数のタイミング要求が容易に満たされることができる。」（第５頁左欄第１３行〜２３行）
　
エ．「このシーケンサは、このような信号を受信し、ＲＡＳ１，２及びＲＡＣ１，２及びＣＡＳ１，２で特定されたクロックに従って，ＲＡＳプリチャージ，ＲＡＳからＣＡＳへの。及びＣＡＳパルス幅を設定するための３つのカウンタ（図示せず）を含んでいる。」（第６頁左欄第３４行〜３８行）
　
　上記ア．〜エ．の事項を参照すると、刊行物４には、
　複数の異なるタイプのＤＲＡＭモジュールを使用することができ、
　異なるＳＩＭＭの多数のタイミング要求を満たすために適当なクロックサイクル数に従って、ＲＡＳプリチャージ時間、ＲＡＳからＣＡＳへの時間、及びＣＡＳパルス幅を設定するメモリのタイミングを動的に設定するためのメモリコントローラであって、
　上記メモリコントローラは、ＲＡＳ１，２及びＲＡＣ１，２及びＣＡＳ１，２で特定されたクロックに従って，ＲＡＳプリチャージ，ＲＡＳからＣＡＳへの。及びＣＡＳパルス幅を設定するための複数のカウンタを含むシーケンサを備えているメモリコントローラの発明（以下、「刊行物４記載の発明」という。）が記載されている。
　
３．対比・判断
［請求項１］に係る発明について
　
（１）対比
　請求項１に係る発明と刊行物１記載の発明１とを対比すると、
ア．刊行物１記載の発明１の「データ信号を共通に接続したＮ個のＤＲＡＭ」は、請求項１に係る発明の「データ線を共通に接続したＮ個（Ｎは任意の整数）のメモリ」に相当する。
　
イ．刊行物１記載の発明の「Ｎ個のＤＲＡＭに対し、Ｎ種類のＲＡＳ信号及びＣＡＳ信号を発生する手段」は、請求項１に係る発明の「」、「」に相当していると認められる。
　
ウ．刊行物１記載の発明の「Ｎ個のＤＲＡＭに対し、Ｎ種類のＲＡＳ信号及びＣＡＳ信号を発生する手段」は、請求項１に係る発明の「前記Ｎ個のメモリに対応したＮ種類のＲＡＳ信号とＮ種類のＣＡＳ信号を含む制御信号を生成する制御手段」に相当する。
　
エ．刊行物１記載の発明の「Ｎ個のＤＲＡＭを、Ｎ種類のＲＡＳ信号及びＣＡＳ信号を１個のＤＲＡＭのデータ転送周期に対し１／Ｎの間隔でタイミングをずらして発生して制御する」構成は、請求項１に係る発明の「ｎ番目（ｎは１からＮのうちの任意の整数）のメモリを、Ｔ0（ｎ／Ｎ） （但し、Ｔ0はデータ転送周期）のタイミングでｎ番目のＲＡＳ信号とｎ番目のＣＡＳ信号をアサートして制御する」構成」に相当する。
　
オ．刊行物１記載の発明の「ＤＲＡＭ制御装置」は、請求項１に係る発明の「メモリ制御装置」に相当する。
　
　したがって、両者は、以下の点で一致し、以下の点で相違する。
＜一致点＞
　データ線を共通に接続したＮ個（Ｎは任意の整数）のメモリを制御信号を用いて制御するメモリ制御装置であって、前記Ｎ個のメモリに対応したＮ種類のＲＡＳ信号とＮ種類のＣＡＳ信号を含む制御信号を生成する制御手段を備え、前記制御手段は、ｎ番目（ｎは１からＮのうちの任意の整数）のメモリを、Ｔ0（ｎ／Ｎ） （但し、Ｔ0はデータ転送周期）のタイミングでｎ番目のＲＡＳ信号とｎ番目のＣＡＳ信号をアサートして制御するように構成したメモリ制御装置。
　
＜相違点＞
　ｎ番目のＲＡＳ信号とｎ番目のＣＡＳ信号の制御のタイミングが、
　請求項１に係る発明では、Ｔ0（ａ＋ｎ／Ｎ） （但し、Ｔ0はデータ転送周期、ａは任意の整数）であるのに対し、
　刊行物１記載の発明１では、データ転送周期に対し１／Ｎの間隔でタイミングをずらして発生している、即ち、Ｔ0（ｎ／Ｎ） （但し、Ｔ0はデータ転送周期）である点。
　　
（２）判断
　上記の相違点については、
　
　まず、刊行物２には、
　メモリ素子を制御するＲＡＳ信号、ＣＡＳ信号、ＭＰＸ信号、およびＷＥ信号などのメモリ制御信号の制御タイミングを変更することができるメモリ制御装置の発明が記載されていて、
　クロック生成部で順次遅延して生成されたクロックの中から、クロック選択部でクロックを選択して、可変のタイミングで、メモリ素子を制御することが開示されているから、
　
　刊行物２記載の発明を参照すれば、　
　１／Ｎの間隔の順次遅延して生成されたクロックそのままでなく、任意の整数ａを加えた、可変のタイミングでメモリ制御信号を生成するように変更すること、即ち、Ｔ0（ａ＋ｎ／Ｎ） （但し、Ｔ0はデータ転送周期、ａは任意の整数）のタイミングでメモリ制御信号を生成することは当業者が容易に推考することができたものである。
　
　なお、刊行物２記載の発明では、複数のメモリに対して、メモリ制御信号のタイミングを独立に変更することについては開示されていないものの、
　
　更に、刊行物３を参照すれば、
　複数のＤＲＡＭバンクから構成されるメモリに対し、メモリのＤＲＡＭバンク毎に、ＣＡＳ信号、ＲＡＳ信号、ＷＥ信号等の必要な制御信号を、適正なシーケンスとタイミングで供給するメモリ制御装置の発明が記載されており、
　
　刊行物３記載の発明を参照すれば、請求項１に係る発明の任意の整数ａが、Ｎ個のメモリ毎に相違する場合、即ち、Ｎ個のメモリ毎に、異なる任意の独立のタイミングで制御信号を供給することも、当業者が容易に推考することができたものである。
　
　なお、刊行物４には、
　複数の異なるタイプのＤＲＡＭモジュールを使用することができ、
　異なるＳＩＭＭの多数のタイミング要求を満たすために適当なクロックサイクル数に従って、ＲＡＳプリチャージ時間、ＲＡＳからＣＡＳへの時間、及びＣＡＳパルス幅を設定するメモリのタイミングを動的に設定するためのメモリコントローラであって、
　上記メモリコントローラは、ＲＡＳ１，２及びＲＡＣ１，２及びＣＡＳ１，２で特定されたクロックに従って，ＲＡＳプリチャージ，ＲＡＳからＣＡＳへの。及びＣＡＳパルス幅を設定するための複数のカウンタを含むシーケンサを備えているメモリコントローラの発明が記載されており、
　Ｎ個のＤＲＡＭメモリを複数のカウンタを用いて、アクセスのタイミング制御を行うことも公知技術であると認められるから、
　
　刊行物４記載の発明を参照すれば、物刊行物１記載の発明の遅延回路１０６によりメモリの制御信号を一定間隔だけシフトしていく構成に代えて、複数個のカウンタを用いて、メモリの制御信号を独立に生成することも、当業者が容易に推考することができたものである。
　
　　したがって、請求項１に係る発明は、刊行物１〜刊行物４記載の発明に基いて、当業者が容易に発明をすることができたものと認められる。
　
［請求項２又は請求項３］に係る発明について
　刊行物１には、
　データ信号を共通に接続したＮ個のＤＲＡＭを制御するＤＲＡＭ制御装置であって、
　Ｎ個のＤＲＡＭに対し、Ｎ種類のアドレス（ＡＤＲ）信号または出力イネーブル（ＯＥ）信号を発生する手段を備え、
　ＤＲＡＭ制御装置は、Ｎ個のＤＲＡＭに対し、Ｎ種類のアドレス（ＡＤＲ）信号または出力イネーブル（ＯＥ）信号を１個のＤＲＡＭのデータ転送周期に対し１／Ｎの間隔でタイミングをずらして発生して制御するＤＲＡＭ制御装置の発明（刊行物１記載の発明２）も開示されており、
　
　刊行物２記載の発明を参照すれば、アドレス信号又は出力イネーブル信号についても、Ｔ0（ａ＋ｎ／Ｎ） （但し、Ｔ0はデータ転送周期、ａは任意の整数）のタイミングでメモリ制御信号を生成することは当業者が容易に推考することができたものである。
　
　更に、刊行物３記載の発明を参照すれば、
　Ｎ個のメモリ毎に、異なる任意の独立のタイミングで制御信号を供給することも、当業者が容易に推考することができたものであり、
　刊行物４記載の発明を参照すれば、…である。
　
　したがって、請求項２又は３に係る発明は、刊行物１〜刊行物４記載の発明に基いて、当業者が容易に発明をすることができたものと認められる。
　
４．むすび
　以上のとおりであるから、請求項１〜請求項３に係る発明は、刊行物１〜刊行物４記載の発明に基いて当業者が容易に発明をすることができたものと認められ、特許法第２９条第２項の規定により特許を受けることができない。」
　
ＩＩＩ．むすび
　上記の拒絶理由は妥当なものと認められるので、本願は、この拒絶理由によって拒絶すべきものである。
　よって、結論のとおり審決する。