(57)【要約】【課題】被計測信号の周波数の長期的変動に自動的に追従しつつ、短期的な変動成分を高分解能にて計測する周波数解析システムを提供する。【解決手段】平均値算出部１１２において周波数情報の移動平均を演算することによって、矩形波信号の変動する周波数の中心値を得ることができる。減算器１１３から得られる周波数変動情報は、移動平均、転じて積分フィルタによって落とされる、細かい周波数の変動成分の情報であるので、データ解析に最適な情報である。【選択図】図２
2012189424.tif 000002
【特許請求の範囲】
【請求項１】
変化する入力信号の継続的な或いは一定期間における周波数の中心設定値に対する瞬時変動を計測し、その変動状態が有する周波数スペクトルのエネルギを解析するフーリエ級数変換装置を用いた計測系において、入力信号の周波数中心値の設定を入力信号の変化に自動的に追随させる事を特徴とする周波数解析システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は周波数解析システムに関する。
より詳細には、被計測信号の周波数の長期的変動に自動的に追従しつつ、短期的な変動成分（ジッタ）を高分解能にてフーリエ級数に展開して計測する周波数変動スペクトル計測システムに関する。
【背景技術】
【０００２】
工場や実験施設等の様々な産業分野において、周波数及び／又は周期を継続的に計測し、その値を表示し、またその情報によりシステムを制御する需要は常に存在する。更に、ジッタ或はワウとも呼べる、例えば回転体等が回転する際に得られる周期の微小時間における周期変動も計測し、制御のための要素とする需要も存在する。出願人はそのような需要に応えるべく、「偏差出力機能つきＦ／Ｖコンバータ」という、周期・周波数偏差を測定する装置（以下「周期・周波数偏差測定装置）を製造販売している。出願人は、１９７９年に最初の周期・周波数偏差測定装置「ＫＡＺ−１２８」を発売し、現在は非特許文献１に示す「ＫＡＺ−７２３」を製造販売している。
【０００３】
周期・周波数偏差測定装置は、計測しようとする周波数の中心値を予め設定し、その中心値に対する変動信号（ｆ−ｆ０）を出力する。この変動信号をＦＦＴ（高速フーリエ変換）解析装置に与えると、非特許文献２に示すように、変動信号のスペクトル分布等、詳細な解析が可能になる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】「偏差出力機能つきＦ／Ｖコンバータ  ＫＡＺ−７２３」カタログ：ココリサーチ株式会社［２０１１年２月２３日検索］、インターネット＜URL:http://www.cocores.co.jp/data/goodsimg/c0002_c.pdf＞
【非特許文献２】「製品の具体的な用途例と計測のポイント」株式会社小野測器［２０１１年２月２３日検索］、インターネット＜URL:http://www.onosokki.co.jp/HP-WK/products/application/rpmfluctuate.htm＞
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来、上述の周期・周波数偏差測定装置は、中心周波数或は中心周期は固定に設定されるものであった。このため、これまでの周波数変動を計測するシステムでは、徐々に加速或は減速する回転体に於いての、細かい周波数変動成分を適切に計測するシステムが存在しなかった。
【０００６】
本発明はかかる課題を解決し、被計測信号の周波数の長期的変動に自動的に追従しつつ、短期的な変動成分を高分解能にて計測する周波数解析システムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の周波数解析システムは、変化する入力信号の継続的な或いは一定期間における周波数の中心設定値に対する瞬時変動を計測し、その変動状態が有する周波数スペクトルのエネルギを解析するフーリエ級数変換装置を用いた計測系において、入力信号の周波数中心値の設定を入力信号の変化に自動的に追随させる事を特徴とする。
【０００８】
周波数情報の平均値を演算することによって、入力信号の変動する周波数の中心値を得ることができる。減算器から得られる周波数変動情報は、平均値、転じて積分フィルタによって落とされる、細かい周波数の変動成分の情報であるので、データ解析に最適な情報である。
【０００９】
更に、ベースクロックのトリガ時点から要求される分解能にほぼ等しいディレイを有するディレイ手段に次いで、その整数Ｎ倍のディレイ手段をＮ個備えた多段ディレイを用いることにより、入力信号到来時点を夫々のディレイ手段から得られるタイミングでカウンタの値をレジスタで取得し、各々のレジスタの値を比較することで、入力信号のエッジがベースクロックの１クロックの間のどのタイミングに位置しているのかが判定できる。そして、その判定結果に応じた時間軸上のずれの値を、周期カウンタによって得られる周期の値に与えることで、周期計測の分解能を向上させることができる。
【発明の効果】
【００１０】
本発明により、被計測信号の周波数の長期的変動に自動的に追従しつつ、短期的な変動成分を高分解能にて計測する周波数解析システムを提供できる。
【図面の簡単な説明】
【００１１】
【図１】本実施形態に係る周波数変動計測システムのブロック図である。
【図２】周波数計測部のブロック図である。
【図３】時間幅計測部のブロック図である。
【図４】判定部のブロック図である。
【図５】第一判定ユニット、第二判定ユニット、第三判定ユニット及び第四判定ユニットの回路図である。
【図６】一致判定回路及び不一致判定回路の回路図である。
【図７】時間幅計測部の動作を説明するタイムチャートである。
【図８】時間幅計測部の動作を説明するタイムチャートである。
【発明を実施するための形態】
【００１２】
図１は、本実施形態に係る周波数変動計測システムのブロック図である。なお、図１では、周波数変動計測システム１０１に入力される計測対象の一例として、モータ１０２に矩形波信号源が設けられている具体例を示している。
周波数変動計測システム１０１は、周波数変動情報生成装置１０３と、データ解析装置１０４よりなる。
モータ１０２には遮蔽円盤１０５とフォトインタラプタ１０６が設けられている。遮蔽円盤１０５は図示しない駆動対象に連動して回転する。モータ１０２の軸１０７と駆動対象との間に生じる捩れや滑り等の要因で、遮蔽円盤１０５に回転の変動が生じる。
周波数変動情報生成装置１０３は、フォトインタラプタ１０６が出力する矩形波信号が入力され、矩形波信号の周波数変動情報を生成する。
データ解析装置１０４は、周波数変動情報生成装置１０３が出力する周波数変動情報を入力されると、ＦＦＴ演算部１０８が周知の高速フーリエ変換の演算処理を行い、その結果を表示部１０９に表示する。
なお、データ解析装置１０４は市販の装置がそのまま利用可能である。例えば、株式会社小野測器のＣＦ−７２００（http://www.onosokki.co.jp/HP-WK/products/keisoku/data/cf7200.html）等が利用可能である。
【００１３】
周波数変動情報生成装置１０３は、周波数計測部１１０と、ＲＡＭ１１１と、平均値算出部１１２と、減算器１１３と、制御部１１４と操作部１１５よりなる。
フォトインタラプタ１０６等の矩形波信号源が出力する矩形波信号は、周波数計測部１１０に入力される。周波数計測部１１０は、矩形波信号の周波数を計測し、周波数情報を出力する。
周波数情報は、ＲＡＭ１１１と平均値算出部１１２と減算器１１３に夫々入力される。
ＲＡＭ１１１は周知のリングバッファを構成し、後述するベースクロックに基づいて周波数情報を取り込む。
平均値算出部１１２は、ＲＡＭ１１１内に格納されている周波数情報を読み込み、単純移動平均や加重移動平均等の、幾つかの種類の移動平均法に基づいて移動平均値を算出する。どの種類の移動平均法を採用するかは、制御部１１４を通じて操作部１１５の操作によって選択される。
減算器１１３は、周波数計測部１１０から出力される「現在の周波数情報」から、平均値算出部１１２が出力する「現在の周波数平均値」を減算する。こうして、減算器１１３は周波数変動情報を出力する。
【００１４】
平均値算出部１１２において周波数情報の移動平均を演算することによって、矩形波信号の変動する周波数の中心値を得ることができる。減算器１１３から得られる周波数変動情報は、移動平均、転じて積分フィルタによって落とされる、細かい周波数の変動成分の情報である。
もし、周波数計測部１１０が出力する周波数情報をそのままデータ解析装置１０４に入力すると、矩形波信号の基本周波数成分によって周波数の変動成分がマスキングされてしまい、正確な周波数変動を観測することが極めて困難になってしまう。基本周波数成分を平均値算出部１１２から得て、この基本周波数成分を除去することで、細かな周波数変動情報を得ることができる。
【００１５】
図２は本実施形態に係る周波数計測部１１０のブロック図である。なお、図２以降、図１に示したフォトインタラプタ１０６を含め、矩形波信号を出力する構成部分を一般的な矩形波信号源２０２として表す。
周波数計測部１１０は、マイコン或はＡＳＩＣ等で構成されるデジタル機器である。この周波数計測部１１０は、計測対象である、外部の矩形波信号源２０２から出力される矩形波信号を入力されると、矩形波信号の周期を計測し、周期から周波数を算出して、計測結果である周波数情報を出力する。
【００１６】
外部の矩形波信号源２０２が発生する矩形波信号は、それぞれ周期カウンタ２０５と時間幅計測部２０６に入力される。
周期カウンタ２０５は、ベースクロック発振器２０７から出力されるベースクロックを用いて、入力される矩形波信号の周期を計測して、計数値を出力する。この周期カウンタ２０５は、矩形波信号の周期を計測するために必要な桁数の数を計数可能である。例えば、ベースクロックが２０ｎｓｅｃ（５０ＭＨｚ）の場合、２００ｋＨｚ以上の周波数の矩形波信号の周期を計測するためには、周期カウンタ２０５は最低でも以下の式（１）より、５００以上を計数できる必要がある。
【００１７】
５０ＭＨｚ÷（２００ＫＨｚ）＝５００    （１）
【００１８】
本実施形態の周波数計測部１１０の場合、周期カウンタ２０５は規定状態として３２ビット幅のカウンタである。したがって、ベースクロックが５０ＭＨｚの場合、約０．０１Ｈｚまで計測が可能である。
【００１９】
時間幅計測部２０６は、ベースクロックの周期以上の分解能を以て、ベースクロックに対する矩形波信号のずれに相当する時間情報を出力する。
演算部２０８は、周期カウンタ２０５が出力する計数値と、時間幅計測部２０６が出力する時間情報を演算して、矩形波信号の立ち上がりの相対時間を算出して、周期を算出した後、数値「１」を周期で除算して、周波数を算出する。
演算部２０８の演算結果である周波数情報は、図１の平均値算出部１１２、ＲＡＭ１１１、そして減算器１１３に供給される。
【００２０】
本実施形態の周波数計測部１１０は、ベースクロックの周期以上の分解能を得るために、時間幅計測部２０６を新たに設けている。これより、この時間幅計測部２０６の詳細を順を追って説明する。
図３は、時間幅計測部２０６のブロック図である。
矩形波信号は多段ディレイ３０１に供給される。多段ディレイ３０１はディレイ素子３０２が複数直列接続されている。各々のディレイ素子３０２は等しい遅延時間を実現する。また、多段ディレイ３０１内のディレイ素子３０２の遅延時間は、ディレイ素子３０２の数に１を加えた数で逓倍すると、ベースクロックの周期と一致するように設計されている。図３では、第一のディレイ素子３０２ａ、第二のディレイ素子３０２ｂ及び第三のディレイ素子３０２ｃと、三つのディレイ素子が多段ディレイ３０１に収められており、各々のディレイ素子３０２はベースクロックの周期の１／４の時間だけ遅延する構成となっている。
【００２１】
一方、ベースクロックはカウンタ３０３に供給される。カウンタ３０３はベースクロックを計数して所定のビット数の数値を出力する。カウンタ３０３の出力データは、第一レジスタ３０４、第二レジスタ３０５、第三レジスタ３０６及び第四レジスタ３０７にそれぞれ供給される。第一レジスタ３０４、第二レジスタ３０５、第三レジスタ３０６及び第四レジスタ３０７にはデータ記憶指令端子（以下「Ｃｐ端子」と略）が設けられており、これらレジスタはＣｐ端子に入力される信号のアップエッジで、データを記憶する。
【００２２】
第一レジスタ３０４のＣｐ端子には、矩形波信号が直接供給される。次に、第二レジスタ３０５のＣｐ端子には、多段ディレイ３０１の第一のディレイ素子３０２ａの出力信号が供給される。同様に、第三レジスタ３０６のＣｐ端子には、多段ディレイ３０１の第二のディレイ素子３０２ｂの出力信号が供給される。同様に、第四レジスタ３０７のＣｐ端子には、多段ディレイ３０１の第三のディレイ素子３０２ｃの出力信号が供給される。
これら第一レジスタ３０４、第二レジスタ３０５、第三レジスタ３０６及び第四レジスタ３０７は、各々のＣｐ端子に入力される信号のタイミングで、カウンタ３０３の値を保持する。
【００２３】
第一レジスタ３０４、第二レジスタ３０５、第三レジスタ３０６及び第四レジスタ３０７は、それぞれ判定部３０８に接続される。判定部３０８は、第一レジスタ３０４、第二レジスタ３０５、第三レジスタ３０６及び第四レジスタ３０７の値を比較して、その結果に応じた時間情報を出力する。
【００２４】
図４は、判定部３０８のブロック図である。
第一レジスタ３０４、第二レジスタ３０５、第三レジスタ３０６及び第四レジスタ３０７の出力データは、それぞれ第一判定ユニット４０１、第二判定ユニット４０２、第三判定ユニット４０３及び第四判定ユニット４０４に供給される。
【００２５】
第一判定ユニット４０１は、第一レジスタ３０４、第二レジスタ３０５、第三レジスタ３０６及び第四レジスタ３０７の出力データが全て同じ値であるときに、論理の「真」を示す信号を出力する。
第二判定ユニット４０２は、第一レジスタ３０４、第二レジスタ３０５及び第三レジスタ３０６の出力データが同じで、第四レジスタ３０７の出力データが他のレジスタの値と異なる値であるときに、論理の「真」を示す信号を出力する。
【００２６】
第三判定ユニット４０３は、第一レジスタ３０４及び第二レジスタ３０５の出力データが同じで、第三レジスタ３０６及び第四レジスタ３０７の出力データが同じで、第二レジスタ３０５と第三レジスタ３０６の値が異なる値であるときに、論理の「真」を示す信号を出力する。
第四判定ユニット４０４は、第二レジスタ３０５、第三レジスタ３０６及び第四レジスタ３０７の出力データが同じで、第一レジスタ３０４の値が他のレジスタの値と異なる値であるときに、論理の「真」を示す信号を出力する。
【００２７】
第一判定ユニット４０１、第二判定ユニット４０２、第三判定ユニット４０３及び第四判定ユニット４０４の出力信号は、時間幅データ出力部４０５に供給される。時間幅データ出力部４０５は周知のＲＯＭを有し、入力された信号に応じたデータを出力する。
【００２８】
図５（ａ）、（ｂ）、（ｃ）及び（ｄ）は、第一判定ユニット４０１、第二判定ユニット４０２、第三判定ユニット４０３及び第四判定ユニット４０４の回路図である。
図５（ａ）は第一判定ユニット４０１の回路図である。
第一判定ユニット４０１は、三つの一致判定回路５０１ａ、５０１ｂ及び５０１ｃと、ＡＮＤゲート５０２ａよりなる。
【００２９】
一致判定回路は、二つの入力データが一致しているときに論理の真を出力する。
一致判定回路５０１ａには、第一レジスタ３０４及び第二レジスタ３０５の出力データが供給される。
一致判定回路５０１ｂには、第二レジスタ３０５及び第三レジスタ３０６の出力データが供給される。
一致判定回路５０１ｃには、第三レジスタ３０６及び第四レジスタ３０７の出力データが供給される。
したがって、第一レジスタ３０４及び第二レジスタ３０５の出力データが一致し、且つ第二レジスタ３０５及び第三レジスタ３０６の出力データが一致し、且つ第三レジスタ３０６及び第四レジスタ３０７の出力データが一致している時に、ＡＮＤゲート５０２ａは論理の真を出力する。
【００３０】
図５（ｂ）は第二判定ユニット４０２の回路図である。
第二判定ユニット４０２は、二つの一致判定回路５０１ｄ及び５０１ｅと、一つの不一致判定回路５０３ａと、ＡＮＤゲート５０２ｂよりなる。
一致判定回路５０１ｄには、第一レジスタ３０４及び第二レジスタ３０５の出力データが供給される。
一致判定回路５０１ｅには、第二レジスタ３０５及び第三レジスタ３０６の出力データが供給される。
【００３１】
不一致判定回路は、二つの入力データが一致していないときに論理の真を出力する。
不一致判定回路５０３ａには、第三レジスタ３０６及び第四レジスタ３０７の出力データが供給される。
したがって、第一レジスタ３０４及び第二レジスタ３０５の出力データが一致し、且つ第二レジスタ３０５及び第三レジスタ３０６の出力データが一致し、且つ第三レジスタ３０６及び第四レジスタ３０７の出力データが一致していない時に、ＡＮＤゲート５０２ｂは論理の真を出力する。
【００３２】
図５（ｃ）は第三判定ユニット４０３の回路図である。
第三判定ユニット４０３は、二つの一致判定回路５０１ｆ及び５０１ｇと、一つの不一致判定回路５０３ｂと、ＡＮＤゲート５０２ｃよりなる。
一致判定回路５０１ｆには、第一レジスタ３０４及び第二レジスタ３０５の出力データが供給される。
不一致判定回路５０３ｂには、第二レジスタ３０５及び第三レジスタ３０６の出力データが供給される。
一致判定回路５０１ｇには、第三レジスタ３０６及び第四レジスタ３０７の出力データが供給される。
したがって、第一レジスタ３０４及び第二レジスタ３０５の出力データが一致し、且つ第二レジスタ３０５及び第三レジスタ３０６の出力データが一致しておらず、且つ第三レジスタ３０６及び第四レジスタ３０７の出力データが一致している時に、ＡＮＤゲート５０２ｃは論理の真を出力する。
【００３３】
図５（ｄ）は第四判定ユニット４０４の回路図である。
第二判定ユニット４０２は、二つの一致判定回路５０１ｈ及び５０１ｉと、一つの不一致判定回路５０３ｃと、ＡＮＤゲート５０２ｄよりなる。
不一致判定回路５０３ｃには、第一レジスタ３０４及び第二レジスタ３０５の出力データが供給される。
一致判定回路５０１ｈには、第二レジスタ３０５及び第三レジスタ３０６の出力データが供給される。
一致判定回路５０１ｉには、第三レジスタ３０６及び第四レジスタ３０７の出力データが供給される。
【００３４】
したがって、第一レジスタ３０４及び第二レジスタ３０５の出力データが一致しておらず、且つ第二レジスタ３０５及び第三レジスタ３０６の出力データが一致し、且つ第三レジスタ３０６及び第四レジスタ３０７の出力データが一致している時に、ＡＮＤゲート５０２ｄは論理の真を出力する。
【００３５】
図６（ａ）及び（ｂ）は、一致判定回路５０１及び不一致判定回路５０３の回路図である。なお、図５（ａ）、（ｂ）、（ｃ）及び（ｄ）の一致判定回路５０１ａ、５０１ｂ、５０１ｃ、５０１ｄ、５０１ｅ、５０１ｆ、５０１ｇ、５０１ｈ及び５０１ｉを総称して、一致判定回路５０１として定義する。同様に、不一致判定回路５０３ａ、５０３ｂ及び５０３ｃを総称して、不一致判定回路５０３として定義する。
【００３６】
図６（ａ）は一致判定回路５０１の回路図である。図５（ａ）、（ｂ）、（ｃ）及び（ｄ）に示される一致判定回路５０１は、二つの同じビット数のデータ列の一致を判定する。図６（ａ）に示す一致判定回路５０１は、この一致判定回路５０１がどのように二つのデータ列の一致を判定しているのかを、具体的にビット毎の論理回路の構成で開示する。
一致判定回路５０１は、二つの入力データの、夫々のビット毎にエクスクルーシブＮＯＲゲート６０１を接続し、各々のエクスクルーシブＮＯＲゲート６０１の出力をＡＮＤゲート６０２で受ける構成である。
エクスクルーシブＮＯＲゲート６０１は、二つの入力信号が同一論理のときに論理の真を出力する。したがって、二つのデータの全てのビットが一致していれば、ＡＮＤゲート６０２は論理の真を出力する。
【００３７】
図６（ｂ）は不一致判定回路５０３の回路図である。図５（ａ）、（ｂ）、（ｃ）及び（ｄ）に示される不一致判定回路５０３は、二つの同じビット数のデータ列の不一致を判定する。図６（ｂ）に示す不一致判定回路５０３は、この不一致判定回路５０３がどのように二つのデータ列の不一致を判定しているのかを、具体的にビット毎の論理回路の構成で開示する。
不一致判定回路５０３は、二つの入力データの、夫々のビット毎にエクスクルーシブＯＲゲート６０３を接続し、各々のエクスクルーシブＯＲゲート６０３の出力をＯＲゲート６０４で受ける構成である。
エクスクルーシブＯＲゲート６０３は、二つの入力信号の論理が異なるときに論理の真を出力する。したがって、二つのデータのいずれか一つ以上のビットが一致していなければ、ＯＲゲート６０４は論理の真を出力する。
【００３８】
図７（ａ）及び（ｂ）、図８（ｃ）及び（ｄ）は、時間幅計測部２０６の動作を説明するタイムチャートである。
図７及び図８では、ベースクロックの周期が２０ｎｓｅｃ（５０ＭＨｚ）であり、ディレイ素子３０２の遅延時間は５ｎｓｅｃ（２００ＭＨｚ）であるとする。
【００３９】
図７（ａ）は、矩形波信号のアップエッジがベースクロックのアップエッジから５ｎｓｅｃの範囲内にあるときの、カウンタ３０３の値と、第一レジスタ３０４、第二レジスタ３０５、第三レジスタ３０６及び第四レジスタ３０７のＣｐ端子に入力されるパルスの波形を示すタイムチャートである。
【００４０】
今、カウンタ３０３はベースクロックを計数し、時点ｔ７２１の時点でカウンタ３０３の値はｎであり、時点ｔ７２２の時点でカウンタ３０３の値はｎ＋１であるとする（Ｐ７０１）。
以上のような状態において、時点ｔ７２３の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ３０４のＣｐ端子に入力される（Ｐ７０２）。時点ｔ７２３のカウンタ３０３の値はｎである。
【００４１】
次に、ディレイ素子３０２によって５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７２４の時点で第二レジスタ３０５のＣｐ端子に入力される（Ｐ７０３）。時点ｔ７２４のカウンタ３０３の値はｎである。
同様に、ディレイ素子３０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７２５の時点で第三レジスタ３０６のＣｐ端子に入力される（Ｐ７０４）。時点ｔ７２５のカウンタ３０３の値はｎである。
同様に、ディレイ素子３０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７２６の時点で第四レジスタ３０７のＣｐ端子に入力される（Ｐ７０５）。時点ｔ７２６のカウンタ３０３の値はｎである。
【００４２】
すなわち、時点ｔ７２３、ｔ７２４、ｔ７２５及びｔ７２６の全ての時点において、カウンタ３０３の値はｎであるので、第一レジスタ３０４、第二レジスタ３０５、第三レジスタ３０６及び第四レジスタ３０７には全てｎが記憶される。このように、全てのレジスタが等しい値を示す状態を判定部３０８が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から５ｎｓｅｃ以内の範囲に存在することが明らかになる。
この、全てのレジスタが等しい値を示す状態を判定するために、第一判定ユニット４０１は三つの一致判定回路５０１ａ、５０１ｂ及び５０１ｃとＡＮＤゲート５０２ａを用いてこれを実現している。
【００４３】
図７（ｂ）は、矩形波信号のアップエッジがベースクロックのアップエッジから５ｎｓｅｃ以降２０ｎｓｅｃ以内の範囲内にあるときの、カウンタ３０３の値と、第一レジスタ３０４、第二レジスタ３０５、第三レジスタ３０６及び第四レジスタ３０７のＣｐ端子に入力されるパルスの波形を示すタイムチャートである。
【００４４】
今、カウンタ３０３はベースクロックを計数し、時点ｔ７２１の時点でカウンタ３０３の値はｎであり、時点ｔ７２２の時点でカウンタ３０３の値はｎ＋１であるとする（Ｐ７０６）。
以上のような状態において、時点ｔ７３３の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ３０４のＣｐ端子に入力される（Ｐ７０７）。時点ｔ７３３のカウンタ３０３の値はｎである。
【００４５】
次に、ディレイ素子３０２によって５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７３４の時点で第二レジスタ３０５のＣｐ端子に入力される（Ｐ７０８）。時点ｔ７３４のカウンタ３０３の値はｎである。
同様に、ディレイ素子３０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７３５の時点で第三レジスタ３０６のＣｐ端子に入力される（Ｐ７０９）。時点ｔ７３５のカウンタ３０３の値はｎである。
同様に、ディレイ素子３０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７３６の時点で第四レジスタ３０７のＣｐ端子に入力される（Ｐ７２０）。時点ｔ７３６のカウンタ３０３の値はｎ＋１である。
【００４６】
すなわち、時点ｔ７３３、ｔ７３４及びｔ７３５の全ての時点において、カウンタ３０３の値はｎである一方、時点ｔ７３６のカウンタ３０３の値はｎ＋１である。このため、第一レジスタ３０４、第二レジスタ３０５及び第三レジスタ３０６にはｎが記憶され、第四レジスタ３０７にはｎ＋１が記憶される。
このように、第四レジスタ３０７のみ他のレジスタと異なる値を示す状態を判定部３０８が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から５〜２０ｎｓｅｃ以内の範囲に存在することが明らかになる。
この、第四レジスタ３０７のみ異なる値を示す状態を判定するために、第二判定ユニット４０２は二つの一致判定回路５０１ｄ及び５０１ｅと一つの不一致判定回路５０３ａとＡＮＤゲート５０２ｂを用いてこれを実現している。
【００４７】
図８（ｃ）は、矩形波信号のアップエッジがベースクロックのアップエッジから２０ｎｓｅｃ以降１５ｎｓｅｃ以内の範囲内にあるときの、カウンタ３０３の値と、第一レジスタ３０４、第二レジスタ３０５、第三レジスタ３０６及び第四レジスタ３０７のＣｐ端子に入力されるパルスの波形を示すタイムチャートである。
【００４８】
今、カウンタ３０３はベースクロックを計数し、時点ｔ７２１の時点でカウンタ３０３の値はｎであり、時点ｔ７２２の時点でカウンタ３０３の値はｎ＋１であるとする（Ｐ８０１）。
以上のような状態において、時点ｔ８２３の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ３０４のＣｐ端子に入力される（Ｐ８０２）。時点ｔ８２３のカウンタ３０３の値はｎである。
【００４９】
次に、ディレイ素子３０２によって５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ８２４の時点で第二レジスタ３０５のＣｐ端子に入力される（Ｐ８０３）。時点ｔ８２４のカウンタ３０３の値はｎである。
同様に、ディレイ素子３０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ８２５の時点で第三レジスタ３０６のＣｐ端子に入力される（Ｐ８０４）。時点ｔ８２５のカウンタ３０３の値はｎ＋１である。
同様に、ディレイ素子３０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ８２６の時点で第四レジスタ３０７のＣｐ端子に入力される（Ｐ８０５）。時点ｔ８２６のカウンタ３０３の値はｎ＋１である。
【００５０】
すなわち、時点ｔ８２３及びｔ８２４の時点において、カウンタ３０３の値はｎである一方、時点ｔ８２５及びｔ８２６のカウンタ３０３の値はｎ＋１である。このため、第一レジスタ３０４及び第二レジスタ３０５にはｎが記憶され、第三レジスタ３０６及び第四レジスタ３０７にはｎ＋１が記憶される。
このように、第一レジスタ３０４及び第二レジスタ３０５が等しく、第三レジスタ３０６及び第四レジスタ３０７が等しく、且つ第二レジスタ３０５と第三レジスタ３０６が異なる値を示す状態を判定部３０８が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から２０〜１５ｎｓｅｃ以内の範囲に存在することが明らかになる。
この、第一レジスタ３０４及び第二レジスタ３０５が等しく、第三レジスタ３０６及び第四レジスタ３０７が等しく、且つ第二レジスタ３０５と第三レジスタ３０６が異なる値を示す状態を判定するために、第二判定ユニット４０２は二つの一致判定回路５０１ｆ及び５０１ｇと一つの不一致判定回路５０３ｂとＡＮＤゲート５０２ｃを用いてこれを実現している。
【００５１】
図８（ｄ）は、矩形波信号のアップエッジがベースクロックのアップエッジから１５ｎｓｅｃ以降２０ｎｓｅｃ以内の範囲内にあるときの、カウンタ３０３の値と、第一レジスタ３０４、第二レジスタ３０５、第三レジスタ３０６及び第四レジスタ３０７のＣｐ端子に入力されるパルスの波形を示すタイムチャートである。
【００５２】
今、カウンタ３０３はベースクロックを計数し、時点ｔ８３１の時点でカウンタ３０３の値はｎであり、時点ｔ８３２の時点でカウンタ３０３の値はｎ＋１であるとする（Ｐ８０６）。
以上のような状態において、時点ｔ８３３の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ３０４のＣｐ端子に入力される（Ｐ８０７）。時点ｔ８３３のカウンタ３０３の値はｎである。
【００５３】
次に、ディレイ素子３０２によって５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ８３４の時点で第二レジスタ３０５のＣｐ端子に入力される（Ｐ８０８）。時点ｔ８３４のカウンタ３０３の値はｎである。
同様に、ディレイ素子３０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ８３５の時点で第三レジスタ３０６のＣｐ端子に入力される（Ｐ８０９）。時点ｔ８３５のカウンタ３０３の値はｎ＋１である。
同様に、ディレイ素子３０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ８３６の時点で第四レジスタ３０７のＣｐ端子に入力される（Ｐ８２０）。時点ｔ８３６のカウンタ３０３の値はｎ＋１である。
【００５４】
すなわち、時点ｔ８３３の時点においてカウンタ３０３の値はｎである一方、時点ｔ８３４、ｔ８２５及びｔ８２６のカウンタ３０３の値はｎ＋１である。このため、第一レジスタ３０４にはｎが記憶され、第二レジスタ３０５、第三レジスタ３０６及び第四レジスタ３０７にはｎ＋１が記憶される。
このように、第一レジスタ３０４のみ他のレジスタと異なる値を示す状態を判定部３０８が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から２０〜１５ｎｓｅｃ以内の範囲に存在することが明らかになる。
この、第一レジスタ３０４のみ他のレジスタと異なる値を示す状態を判定するために、第二判定ユニット４０２は二つの一致判定回路５０１ｈ及び５０１ｉと一つの不一致判定回路５０３ｃとＡＮＤゲート５０２ｄを用いてこれを実現している。
【００５５】
時間幅データ出力部４０５は、第一判定ユニット４０１が論理の真を示したとき、値「０」を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して０ｎｓｅｃのオフセットを有することを意味する。
一方、時間幅データ出力部４０５は、第二判定ユニット４０２が論理の真を示したとき、値「５」を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して５ｎｓｅｃのオフセットを有することを意味する。
同様に、時間幅データ出力部４０５は、第三判定ユニット４０３が論理の真を示したとき、値「２０」を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して２０ｎｓｅｃのオフセットを有することを意味する。
同様に、時間幅データ出力部４０５は、第四判定ユニット４０４が論理の真を示したとき、値「１５」を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して１５ｎｓｅｃのオフセットを有することを意味する。
【００５６】
このように、ベースクロックの周期を等間隔に細分化するディレイ素子３０２を複数備える多段ディレイ３０１を用いて、入力される矩形波信号を遅延させ、夫々のディレイ素子３０２から得られるタイミングでカウンタ３０３の値をレジスタで取得し、各々のレジスタの値を比較することで、矩形波信号のアップエッジがベースクロックのどのタイミングに位置しているのかが判定できる。そして、その判定結果に応じた時間軸上のずれの値を、周期カウンタ２０５によって得られる周期の値に与えることで、周期計測及び周波数計測の分解能を向上させることができる。
例えば、ベースクロックが５０ＭＨｚ（周期は２０ｎｓｅｃ）で、ディレイ素子３０２の遅延時間が５ｎｓｅｃ（周波数２００ＭＨｚ相当）である場合、計測可能な周波数は最大で５０ＭＨｚではあるものの、その分解能は５ｎｓｅｃ、つまり２００ＭＨｚ相当の分解能を付与することができる。
【００５７】
ここで改めて、図５（ａ）、（ｂ）、（ｃ）及び（ｄ）に示す、第一判定ユニット４０１、第二判定ユニット４０２、第三判定ユニット４０３及び第四判定ユニット４０４を見ると、これらの判定ユニットが何を検出しているのかが理解できるだろう。
【００５８】
第一判定ユニット４０１は、第一レジスタ３０４、第二レジスタ３０５、第三レジスタ３０６及び第四レジスタ３０７の全てのレジスタの値が等しい状態を検出する。このために、一致判定回路５０１ａ、５０１ｂ及び５０１ｃが隣り合うレジスタ同士の一致を判定する。
第二判定ユニット４０２は、第一レジスタ３０４、第二レジスタ３０５及び第三レジスタ３０６の値が一致していると共に、第三レジスタ３０６と第四レジスタ３０７の値が等しくない状態を検出する。このために、不一致判定回路５０３ａは第三レジスタ３０６と第四レジスタ３０７の不一致を判定する。
【００５９】
第三判定ユニット４０３は、第一レジスタ３０４及び第二レジスタ３０５の値が一致し、第三レジスタ３０６及び第四レジスタ３０７の値が一致していると共に、第二レジスタ３０５と第三レジスタ３０６の値が等しくない状態を検出する。このために、不一致判定回路５０３ｂは第二レジスタ３０５と第三レジスタ３０６の不一致を判定する。
第四判定ユニット４０４は、第二レジスタ３０５、第三レジスタ３０６及び第四レジスタ３０７の値が一致していると共に、第一レジスタ３０４と第二レジスタ３０５の値が等しくない状態を検出する。このために、不一致判定回路５０３ｃは第二レジスタ３０５と第三レジスタ３０６の不一致を判定する。
【００６０】
第二判定ユニット４０２、第三判定ユニット４０３及び第四判定ユニット４０４を俯瞰して見ると、不一致判定回路５０３ａは第三レジスタ３０６と第四レジスタ３０７の不一致を判定し、不一致判定回路５０３ｂは第二レジスタ３０５と第三レジスタ３０６の不一致を判定し、不一致判定回路５０３ｃは第一レジスタ３０４と第二レジスタ３０５の不一致を判定する。つまり、不一致判定回路５０３ａ、５０３ｂ及び５０３ｃは、カウンタ３０３の値がどのレジスタで変わったのかを捉える。
したがって、第二判定ユニット４０２、第三判定ユニット４０３及び第四判定ユニット４０４の、一致判定回路５０１ｄ、５０１ｅ、５０１ｆ、５０１ｇ、５０１ｈ及び５０１ｉと、ＡＮＤゲート５０２ｂ、５０２ｃ及び５０２ｄは、カウンタ３０３の桁あふれに起因する不具合を防ぐことができれば、なくてもよい。
【００６１】
上述の実施形態の他、以下のような応用例が考えられる。
（１）上述の実施形態の周波数計測部１１０では、矩形波信号のアップエッジを装置の動作の基準にしていたが、ダウンエッジを基準にしてもよい。エッジをアップエッジとダウンエッジのどちらで取得するかは設計的事項である。
【００６２】
（２）本実施形態の周波数計測部１１０の場合、判定部３０８には第一判定ユニット４０１、第二判定ユニット４０２、第三判定ユニット４０３及び第四判定ユニット４０４の、四つの判定ユニットが設けられている。判定ユニットの個数は、ベースクロックを細分化するディレイ素子３０２の遅延時間と個数によって変化する。
本実施形態の周波数計測部１１０では、ディレイ素子３０２はベースクロックの周期を四分割する遅延時間であったが、五分割、十分割の遅延時間に設計してもよい。その場合、判定部３０８の内部に設ける判定ユニットは、全てのレジスタの一致を判定する判定ユニットが一つと、一つの不一致判定回路５０３を含む判定ユニットとの合計数が、レジスタの数だけ必要になる。
不一致判定回路５０３は、隣り合うレジスタの不一致を判定するので一個だけあれば良い。
なお、図５及び図６に開示した判定ユニットは一例であり、全てのレジスタの一致の判定と、隣り合うレジスタの不一致の判定を実現する構成であれば手段は問わない。特に、プログラムで構成する場合、図５のような構成ではなく、変数に格納された値の一致又は不一致を判定することとなる。
【００６３】
（３）また、本実施形態に係る周波数変動計測システムは、以下のような構成を取ることもできる。
《１》
本実施形態の周波数変動計測システムは、
入力信号の周波数を計測して周波数情報を出力する周波数計測部と、
前記周波数計測部から出力される前記周波数情報を一時的に記憶するリングバッファと、
前記リングバッファ内に記憶されている複数の前記周波数情報から所定の平均値を算出する平均値算出部と、
前記周波数計測部から出力される前記周波数情報から前記平均値算出部から出力される前記平均値を減算して周波数変動情報を出力する減算器と、
前記周波数変動情報をフーリエ変換するフーリエ変換部と、
前記フーリエ変換部の演算結果を表示する表示部と
を具備する。
《２》
本実施形態の周波数変動計測システムの前記周波数計測部は、
ベースクロックを発振するベースクロック発振器と、
前記ベースクロックを用いて入力信号の周期を計測する周期カウンタと、
前記ベースクロックの周期を等間隔に細分化するディレイ素子を複数備える多段ディレイと、
前記ベースクロックを計数するカウンタと、
前記入力信号及び前記多段ディレイの前記ディレイ素子の各出力信号のタイミングで前記カウンタの計数値を取得する複数のレジスタと、
前記複数のレジスタの値を比較して、前記入力信号のエッジと前記ベースクロックのエッジとの時間差を判定する判定部と、
前記判定部が出力する時間情報と前記周期カウンタの値を用いて前記入力信号の周期を算出する演算部と
を具備する。
【００６４】
本実施形態では、周波数変動計測システム１０１を開示した。
平均値算出部１１２において周波数情報の移動平均を演算することによって、矩形波信号の変動する周波数の中心値を得ることができる。減算器１１３から得られる周波数変動情報は、移動平均、転じて積分フィルタによって落とされる、細かい周波数の変動成分の情報であるので、データ解析に最適な情報である。
更に、ベースクロックの周期を等間隔に細分化するディレイ素子３０２を複数備える多段ディレイ２０１を用いて、入力される矩形波信号を遅延させ、夫々のディレイ素子３０２から得られるタイミングでカウンタ２０３の値をレジスタで取得し、各々のレジスタの値を比較することで、矩形波信号のアップエッジがベースクロックのどのタイミングに位置しているのかが判定できる。そして、その判定結果に応じた時間軸上のずれの値を、周期カウンタ２０５によって得られる周期の値に与えることで、周波数計測の分解能を向上させることができる。
【００６５】
以上、本発明の実施形態例について説明したが、本発明は上記実施形態例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。
【符号の説明】
【００６６】
１０１…周波数変動計測システム、１０２…モータ、１０３…周波数変動情報生成装置、１０４…データ解析装置、１０５…遮蔽円盤、１０６…フォトインタラプタ、１０７…軸、１０８…ＦＦＴ演算部、１０９…表示部、１１０…周波数計測部、１１１…ＲＡＭ、１１２…平均値算出部、１１３…減算器、１１４…制御部、１１５…操作部、２０１…多段ディレイ、２０２…矩形波信号源、２０３…カウンタ、２０５…周期カウンタ、２０６…時間幅計測部、２０７…ベースクロック発振器、２０８…演算部、３０１…多段ディレイ、３０２…ディレイ素子、３０３…カウンタ、３０４…第一レジスタ、３０５…第二レジスタ、３０６…第三レジスタ、３０７…第四レジスタ、３０８…判定部、４０１…第一判定ユニット、４０２…第二判定ユニット、４０３…第三判定ユニット、４０４…第四判定ユニット、４０５…時間幅データ出力部、５０１…一致判定回路、５０２ａ…ＡＮＤゲート、５０２ｂ…ＡＮＤゲート、５０２ｃ…ＡＮＤゲート、５０２ｄ…ＡＮＤゲート、５０３…不一致判定回路、６０１…エクスクルーシブＮＯＲゲート、６０２…ＡＮＤゲート、６０３…エクスクルーシブＯＲゲート、６０４…ＯＲゲート
【図１】
2012189424.tif 000003
【図２】
2012189424.tif 000004
【図３】
2012189424.tif 000005
【図４】
2012189424.tif 000006
【図５】
2012189424.tif 000007
【図６】
2012189424.tif 000008
【図７】
2012189424.tif 000009
【図８】
2012189424.tif 000010