【事件の表示】
　特願２００８−１８１４５６「半導体装置の製造方法」拒絶査定不服審判事件〔平成２２年　１月２８日出願公開、特開２０１０−　２１４１６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成２０年７月１１日の出願であって、平成２３年７月７日に手続補正書が提出され、平成２５年７月２４日付けの拒絶理由通知（最初）に対して、同年９月２６日に手続補正書及び意見書が提出され、同年１０月１１日付けの拒絶理由通知（最初）に対して、同年１２月２４日に手続補正書及び意見書が提出されたが、平成２６年１月１７日付けで拒絶査定がなされ、それに対して、平成２６年４月２１日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１に係る発明（以下「本願発明」という。）は、平成２５年１２月２４日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項１に記載されている事項により特定される以下のとおりのものである。
　
「【請求項１】
　半導体基板の主表面上に反射防止膜を形成する工程と、
　前記反射防止膜上に、パターン端部において前記パターンの端部が３°より大きく５°以下の傾斜角度で前記半導体基板側に向かって広がるような傾斜を有するレジストパターンを形成する工程と、
　前記レジストパターンをマスクとして前記半導体基板の前記主表面にイオンを注入する工程とを備えた、半導体装置の製造方法。」
　
３．引用刊行物に記載された発明
（３−１）Igor Polishchuk，CMOS Vt-Control Improvement through Implant Lateral Scatter Elimination，IEEE International Symposium on Semiconductor Manufacturing，米国，２００５年　９月，193-196頁
（３−１−１）原査定の拒絶の理由に引用され、本願の出願前である２００５年９月に外国において頒布された刊行物である「Igor Polishchuk，CMOS Vt-Control Improvement through Implant Lateral Scatter Elimination，IEEE International Symposium on Semiconductor Manufacturing，米国，２００５年　９月，193-196頁」（以下「引用刊行物１」という。）には、図２、４〜７とともに、以下の事項が記載されている（なお、下線は、当審において付与したものである。また、翻訳文は、当審において作成した。以下、同じ。）。
　
Ａ　「Abstract  - 
This paper demonstrates that the threshold voltages of CMOS transistors can vary significantly depending on their proximity to well boundary. This Well Proximity Effect (WPE) is caused by the well implant atoms that scatter laterally from the photo-resist mask. We examine the details of this scattering process, and describe several practical ways to eliminate the impact of well proximity effect.
（翻訳文）
「要約　−　
この論文は、CMOSトランジスタの閾値電圧が、ウェル境界の近傍に依存して、かなり変化しうることを論証する。このウェル近接効果（WPE）は、フォトレジストマスクから横方向に散乱するウェル注入原子により引き起こされる。我々はこの散乱プロセスの詳細を調べ、ウェル近接効果の影響を取り除くためのいくつかの実用的な方法を検討する。
　
Ｂ　「SIMULATION RESULTS
Figure 2(a) schematically depicts the effect described in the introduction. The implant atoms (shown by arrows) on the left hand side of the structure penetrate deep into the substrate forming a well. The implant atoms on the right hand side are stopped by the photoresist mask. 
The atoms that enter photoresist near the mask edge (middle of the structure in Figure 2 a) undergo random collisions and have a certain probability of escaping from the sidewall of the photoresist. These atoms then impinge on the wafer surface with a reduced energy and dope the channel region of a nearby transistor.
（翻訳文）
「シミュレーション結果
　図２（ａ）は、序論において説明された効果を図式的に表す。構成の左側の注入原子（矢印により示される）は、ウェルを形成している基板に深く侵入する。右側の注入原子はフォトレジストマスクによって止められる。
マスク端（図２ａにおける構成の中央）の近くのフォトレジストに入る原子は、ランダムな衝突を受けて、ある確率をもって、フォトレジストの側壁から飛び出す。これらの原子は、減少したエネルギーをもってウェハー表面に衝突し、近くのトランジスタのチャンネル領域をドープする。
　
Ｃ　「In order to find the process solution to WPE, we specifically focus on several aspects of this scattering process.」（第１９４頁左欄第４〜６行）
（翻訳文）
「WPEのプロセスの解明を見出すために、我々は、この散乱プロセスのいくつかの側面に特に焦点をあてる。」
　
Ｄ　「Mask sidewall slope
Second we examine the probability of lateral scattering on the slope of the photoresist mask. In the case of a vertical photoresist sidewall a single collision is often sufficient to direct atoms out of the mask layer. However, since the direction of a scattered atom is little changed in a single collision, 
multiple scattering events in the same direction are required in order to “eject” an implant atom out of the mask layer with a slight sidewall slope. Corresponding to this multiple event process, the “ejection” probability decreases exponentially with the mask slope angle (Fig. 4).
（翻訳文）
「マスク側壁の傾斜
　第二に、我々は、フォトレジストマスクの斜面における横方向の散乱の確率を調べた。垂直なフォトレジストの側壁の場合、原子をマスク層の外に導くには、しばしば、一回の衝突で十分である。しかし、一回の衝突において、散乱した原子の方向はほとんど変わらないので、
わずかな側壁の傾斜を有するマスク層の外に注入原子を「放出する」ためには、同じ方向での複数の散乱現象が必要である。この複数の現象の過程に対応して、「放出」の確率は、マスク斜面の角度によって指数的に減少する（図４）
　
Ｅ　「Energy and special distribution of scattered atoms
As illustrated in Figure 2(a), only those laterally scattered atoms that end up far from the mask edge impact the adjacent transistor (the rest of the laterally scattered atoms end up in the isolation region). Consequently, the atoms that impact the Vt’ of the adjacent transistor need to leave the photoresist at a considerable angle. In addition to this, as discussed in the previous subsection, these atoms have to undergo multiple scattering events, and as a result have their energy significantly reduced. 
The simulation results confirm that the well implant atoms that modulate the transistor's Vt have a low residual energy and impinge on the surface at a relatively large angle (Fig. 5). This suggests that a relatively thin screening layer placed on the silicon surface (see Fig. 6) can effectively eliminate WPE.
（翻訳文）
「散乱した原子のエネルギーと特有な分布
　図２（ａ）に示されるように、マスク端から遠く離れたところへ到達したこれらの横方向に散乱した原子のみが、隣接するトランジスタに影響を与える（横方向に散乱した原子の残りは、分離領域の中に到達する。）。その結果、隣接したトランジスタのＶｔ’に影響を与える原子は、かなりの角度でフォトレジストを出ていく必要がある。これに加えて、前のサブセクションにおいて議論されたように、複数の散乱現象を経る必要があり、その結果、これらのエネルギはかなり減少する。
シミュレーションの結果は、トランジスタのＶｔを調整するウェル注入原子が、低い残留エネルギーを持ち、比較的大きい角度で表面に衝突することを立証する（図５）。このことは、シリコン表面（図６を参照）に形成された比較的薄いスクリーニング層がWPEを効果的に除去することを暗示している。
　
Ｆ　「EXPERIMENTAL SOLUTIONS
Several simple modifications to the process flow can effectively suppress WPE (as alluded to in the previous section).」（第１９５頁左欄第１〜４行）
「実験的な解決策
　プロセスの流れに対するいくつかの簡単な変更により、WPEを効果的に抑制できる（前のセクションで遠回しに言及したように）。」
　
Ｇ　「Second, 
by finding an appropriate combination of photolithography process parameters the slope of the resist profile can be reduced to 80−85°, thus substantially reducing the amount of laterally scattered atoms (Fig. 4).
　
Finally, 
a screen layer can be incorporated underneath the well mask, as shown in Figure 5, in order to prevent the laterally scattered atoms from doping the substrate. 
A good example is the bottom anti reflecting coating (BARC) layer, that is already often used as a part of the lithographic process. 
　
While none of the listed approaches alone eliminates WPE entirely, a combination of various approaches is very effective in suppressing the well proximity effect. 
「第二に、
フォトリソグラフィーのプロセスパラメータの適切な組み合わせを見いだすことによって、レジストの外形の傾斜は、８０−８５°に減少されうる。それにより、横方向に散乱する原子の量は、かなり減少する。 （図４）
　
　最後に、
横に散乱した原子が基板をドーピングすることを防止するために、図５に示すように、ウェルマスクの下にスクリーン層を含むことができる。
好適な例は反射防止膜（BARC）層であり、これは、フォトリソグラフィックプロセスの一部として、もうすでによく使用されている。
　
記載されたアプローチのどれもが、単独ではWPEを完全に除去しないが、さまざまなアプローチを組み合わせることが、ウェル近接効果を抑制に非常に効果的である。
　
（３−１−２）ここで、引用刊行物１の記載を検討すると、上記Ａには、「CMOSトランジスタの閾値電圧」の「ウェル近接効果の影響を取り除くためのいくつかの実用的な方法を検討する」ことが記載されている。そして、該実用的な方法として、上記Ｄには、「マスク層の外に注入原子」の「『放出』の確率」を減少させるために、「わずかな側壁の傾斜を有するフォトレジストマスク」を用いることが記載され、上記Ｇには、「横に散乱した原子が基板にドーピングすることを防止するため」に、「ウェルマスクの下に」「反射防止膜（BARC）層」を含めることが記載され、さらに上記Ｇには、「アプローチのどれもが、単独ではWPEを完全に除去しないが、さまざまなアプローチを組み合わせることが、ウェル近接効果を抑制することに非常に効果的である」ことが記載されており、これらのアプローチはCMOSトランジスタの製造段階のものであることは明らかである。
　また、前記「ウェルマスク」は、基板のドーピングを防止するものであるから、前記「フォトレジスト」と同一のものといえる。
　そうすると、引用刊行物１には、CMOSトランジスタの製造方法に係る以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「ウェル近接効果を非常に効果的に抑制するCMOSトランジスタの製造方法であって、
　マスク層の外に注入原子の放出の確率を減少させるために、わずかな側壁の傾斜を有するフォトレジストマスクを用いるアプローチと、
　横に散乱した原子が基板にドーピングすることを防止するために、前記フォトレジストマスクの下に反射防止膜（BARC）層を含めるアプローチとを、
　組み合わせたCMOSトランジスタの製造方法。」
　
（３−２）米国特許第６５７６４０５号明細書
　原査定の拒絶の理由に引用され、本願の出願前である２００３年６月１０日に外国において頒布された米国特許第６５７６４０５号明細書（以下「引用刊行物２」という。）には、図２及び３とともに、以下の事項が記載されている。
　
「DESCRIPTION OF THE PREFERRED EMBODIMENT 
The high aspect ratio, photolithographic method for high energy ion implantation according to the present invention will be explained in detail. This starts with the description of a preferred embodiment for forming a photoresist. A flow chart describing the process is given in FIG.  2 . 」（第４欄第６４行〜第５欄第３行）
（翻訳文）
「好適な実施例の説明 
本願発明によれば、高エネルギーイオン注入のための高アスペクト比を有するフォトリソグラフィー法が詳細に説明される。まず、フォトレジストを形成するための好適な実施例の説明から始まる。プロセスを説明しているフローチャートは、図２において与えられる。」
　
「First, in step  210  a semiconductor substrate of silicon is subjected to an HMDS (hexamethyldisanzane) treatment. 」（第５欄第４〜５行）
（翻訳文）
「第一に、ステップ210において、シリコンの半導体基板はHMDS（ヘキサメチルジシラザン）の処理が施される。」
　
「A commercial high contrast, I-line novolak positive photoresist is then applied to the semiconductor substrate using a commercial spin-coating system. 」（第５欄第１５〜１７行）
（翻訳文）
「市販の高いコントラストを有するＩ−ライン　ノボラックポジティブフォトレジストが、市販の回転スピンコーティングシステムを使って半導体基板に適用される。」
　
「Next, the photoresist film is prebaked on a hot plate in step  220  to drive off the casting solvent, thereby densifying and stabilizing the film. 」（第５欄第２６〜２８行）
（翻訳文）
「次に、ステップ220において、フォトレジストフィルムは、成形時の溶剤を飛ばすために、ホットプレートの上でプリベイクされる。それによって、フィルムは緻密化し、安定化する。」
　
「Step  230  then exposes the coated substrate with a commercial step and repeat I-line system as in the prior art of step  30 . 」（第５欄第３６〜３８行）
（翻訳文）
「ステップ230は、ここで、従来技術のステップ３０のおける市販のステップ　アンド　リピート　Ｉ−ライン　システムを用いて、コーティングされた基板を露光する。」
　
「Then, the exposed photoresist is post exposure baked (PEB), step  240 , on a hot plate to further drive off the residual casting solvents and to minimize standing waves from exposure. 」（第５欄第４８〜５１行）
（翻訳文）
「そして、露光されたフォトレジストは、残っている成形時の溶剤をさらに飛ばすためと、露光からの定在波を最小化するために、ホットプレートの上で、ステップ240である露光後のベーキング（PEB）がなされる。」
　
「The photoresist film is then subjected to a soft impact, double puddle development with a commercial alkaline metal-ion-free developer in step  250 . 」（第５欄５７〜５９行）
（翻訳文）
「フォトレジストフィルムは、ステップ250において、市販のアルカリ金属イオンを含まない現像液を用いて、衝撃の柔らかな２倍の液体による現像処理にさらされる。」
　
「Lastly, in step  270  subjects the patterned photoresist is stabilized. 」（第６欄第３〜４行）
（翻訳文）
「最後に、ステップ270の処理において、パターン化されたフォトレジストを安定化させる。」
　
「FIG. 3  is a drawing illustrative of the dimensions involved in an embodiment of a photoresist formed by this method. The photoresist  310  is composed as a row of ridges upon the semiconductor body  300 . The ridges are shown with a height of 4.0 μm with a pitch of 2.0 μm, resulting in an aspect ratio of 4:1. In practice, the preferred embodiment is a height of greater than 3 μm in the range of 3.85 μm to 4.15 μm, and the ridges and spaces both of a width in the range of 0.9 μm to 1.1 μm. The wall angle is 86-89° after develop. The process is quite stable in the production of sidewall angles above 86° prior to stabilization, with the preferred embodiment yielding modeled values of 86.43° and 86.29° for isolated and dense features, respectively. The relevance of these dimensions is discussed below in reference to the use of the photoresist in step  280  of  FIG. 2 , the ion implantation. The process of deep UV stabilization tends to reduce the sidewall angles on large bulk isolated features, particularly at the higher values of the initial idle temperature range. By using the lower idle temperature values, post-stabilization sidewall angles of 82-84° are possible for isolated features. 」（第６欄第３３〜５２行）
（翻訳文）
「図３は、この方法により形成されたフォトレジストの実施態様に含まれる範囲を表している図面である。フォトレジスト310は、半導体ボディ300上の隆起部の列として構成されている。隆起部は2.0 μｍのピッチの4.0 μｍの高さを有し、4:1のアスペクトを有することが見て取れる。実際、好適な実施態様は、3μｍ以上の高さであって、3.85μｍから4.15μｍの範囲であり、隆起部と間隔の双方とも、0.9μｍから1.1μｍの範囲である。
壁の角度は、現像後86-89°である。好適な実施形態として、密集したものと間隔をあけたものについて、各々86.43°、86.29°と、安定化前の側壁角度が86°以上の生成物において、工程はかなり安定している。
より低いアイドル温度を適用することによって、82-84°という安定化後の側壁角度が、間隔をあけたものについて可能となった。
　
「This preferred embodiment is for a twin well retrograde, submicron CMOS device, where the ability to produce vertical sidewalls for the resist is important for determining how close the device can be spaced: The steeper the sidewall angle, the closer the active n-well can be placed to the p-well. Maintaining a high resist wall angle throughout an implant masking process is important in controlling and minimizing cross-well device effects. The described process allows for pre-stabilization wall angles in excess of 86° for the 2 μm pitch required for 1 micron equal lines and spaces. 」（第８欄第１〜１０行）
（翻訳文）
「この好適な実施形態は、１対の反対導電型のウェルからなるサブミクロンＣＭＯＳデバイスのためのものである。そして、レジストに対して垂直な側壁を生成することができることが、デバイスをどの程度近づけて配置するかということから重要である。側壁角度を急峻にすればするほど、活性ｎウェルとｐウェルをより近づけて配置することできる。重要なマスクプロセスを通じて、レジストの壁の角度を高く維持することが、相互ウェルのデバイス効果を制御し、最小限にすることにおいて、重要である。以上述べられたプロセスは、1ミクロンの配線と間隔に要求される2μmピッチに対して86°以上の安定化前の壁角度を許容する。」
　
４．対比
（４−１）刊行物発明において、「基板」が半導体であることは明らかであるから、刊行物発明の「基板」は、本願発明の「半導体基板」に相当する。
　
（４−２）刊行物発明の「反射防止膜（BARC）層」は、本願発明の「反射防止膜」に相当する。
　
（４−３）刊行物発明の「フォトレジストマスク」は、本願発明の「レジストパターン」に相当する。そして、引用刊行物１の図４には、マスク斜面の角度を９０°より小さくすることで放出の確率が小さくなることが記載されており、マスク斜面の角度を小さくすることは、刊行物発明の「フォトレジストマスク」が「基板」側に向かって広がるような傾斜を有することを意味している。
　よって、 刊行物発明の「フォトレジストマスク」も、本願発明の「レジストパターン」のように「半導体基板側に向かって広がるような傾斜を有する」構成になっているものと認められる。
　
（４−４）刊行物発明は、「マスク層の外に注入原子の放出の確率を減少させるために、わずかな側壁の傾斜を有するフォトレジストマスクを用いる」ことと、「横に散乱した原子が基板にドーピングすることを防止するために、前記フォトレジストマスクの下に反射防止膜（BARC）層を含める」ことの２つのアプローチを組み合わせたCMOSトランジスタの製造方法であるから、刊行物発明においても、「反射防止膜（BARC）層」が半導体基板の主表面上に形成され、該「反射防止膜（BARC）層」の上に「フォトレジストマスク」が形成され、該「フォトレジストマスク」の形成後にドーピングが行われて「イオン注入」がされ、CMOSトランジスタが製造されることは明らかである。
　よって、刊行物発明は、「半導体基板の主表面上に反射防止膜を形成する工程」、「反射防止膜上にフォトレジストマスクを形成する工程」、「フォトレジストマスクの形成後に半導体基板の主表面にイオンを注入する工程」を備えた「CMOSトランジスタの製造方法」であるといえる。
　
（４−５）刊行物発明の「CMOSトランジスタ」は、「半導体装置」の下位概念であるから、本願発明の「半導体装置」に相当する。
　
（４−６）上記（４−１）ないし（４−５）の対応関係から、本願発明と刊行物発明とは、下記の点で一致し、また相違する。
　
（一致点）
「半導体基板の主表面上に反射防止膜を形成する工程と、
　前記反射防止膜上に、前記半導体基板側に向かって広がるような傾斜を有するレジストパターンを形成する工程と、
　前記レジストパターンをマスクとして前記半導体基板の前記主表面にイオンを注入する工程とを備えた、半導体装置の製造方法。」　
　
（相違点）本願発明では、「レジストパターン」が「パターン端部において前記パターンの端部が３°より大きく５°以下の傾斜角度で前記半導体基板側に向かって広がるような傾斜を有する」のに対して、刊行物発明では、そのような特定がなされていない点。
　
５．判断
（５−１）レジストパターンＰＲ１のパターン端部における傾斜角度θについて、本願明細書には、
「【００５４】
　図６の結果から、ｐ型拡散層の中央部と端部との深さ方向の濃度分布を比較すると、
傾斜角度がわずか２°〜３°であっても、パターン端部が傾斜していると、２次イオンの影響が軽減されていることがわかる。
　【００５５】
　また図７の結果から、レジストパターンＰＲ１の影響で、ｐ型拡散層の端部の濃度はｐ型拡散層の中央部の濃度より１桁ほど高くなっていることがわかる。また、
傾斜角度θの依存性がｐ型拡散層の端部で若干あることがわかる。
と記載されているが、例えば、図６によると、レジストテーパーが１０°の場合には、端部における浅い部分の濃度は低くなっているのに対して、レジストテーパーが０°〜４°の場合においては、レジストテーパーが大きくなるにつれて端部における浅い部分の濃度が低くなる傾向は見られるものの、その濃度値の比較において格別の差があるとはいえず、また、レジストテーパーが４°より大きく１０°より小さい場合については、図６に記載されていないため、本願発明における「傾斜角度」を「３°より大きく５°以下」とすることについて、その臨界的意義を見いだすことはできない。
　そして、「傾斜角度」として「３°より大きく５°以下」という値は、引用刊行物２に、「
壁の角度は、現像後86-89°（当審注：本願発明のレジストテーパーの１〜４°に相当）
82-84°（当審注：本願発明のレジストテーパーの６°〜８°に相当）という安定化後の側壁角度
　したがって、上記相違点は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−２）以上検討したとおり、本願発明と刊行物発明との相違点は、引用刊行物２に記載された技術及び周知技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
　よって、結論のとおり審決する。