【事件の表示】
　特願２０１０−５３８２８９「二重機能対応の不揮発性メモリ素子」拒絶査定不服審判事件〔平成２１年　７月　２日国際公開、ＷＯ２００９／０７９７５２、平成２３年　３月　３日国内公表、特表２０１１−５０７１４１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 
　
　本願は、平成２０年１２月１１日（パリ条約による優先権主張外国庁受理２００７年１２月２０日、アメリカ合衆国、２００８年１０月２４日、アメリカ合衆国）を国際出願日とする出願であって、平成２５年２月１８日付けで拒絶理由の通知がなされ、同年５月２７日付けで手続補正書の提出がなされ、同年７月１９日付けで拒絶査定がなされ、これに対して同年１１月２２日付けで拒絶査定不服審判の請求がなされるとともに手続補正書の提出がなされ、同年１２月１１日付けで手続補正書（方式）の提出がなされ、平成２６年１月１４日付けで前置報告書を利用した審尋がなされ、同年４月１５日付けで回答書の提出がなされたものである。
　
　ここで、平成２５年２月１８日付けの拒絶理由では、［理由Ｂ］欄において、請求項１〜４、７〜９，１４に係る発明が、引用文献３（特開平１１−２０３８６９号公報）又は４（特開平４−２０５８８２号公報）に記載された発明に基いて、理由２の特許法第２９条第２項の規定により特許を受けることができないとされ、平成２５年７月１９日付けの拒絶査定では、上記［理由Ｂ］欄の理由２によって請求項１に係る発明が特許法第２９条第２項の規定により特許を受けることができないとされた。
　また、平成２５年１１月２２日付けの手続補正では、請求項１８について明りょうでない記載の釈明を目的とした補正がなされ、請求項２９及び３０について誤記の訂正を目的とした補正がなされた。
　そこで、当審決では、拒絶査定において「引用文献３」とされた特開平１１−２０３８６９号公報、及び、「引用文献４」とされた特開平４−２０５８８２号公報別に、それぞれ本願発明の認定、引用発明の認定、本願発明と引用発明の対比、及び判断を行うものとする。　
　
　
　
２．引用文献３に基づく特許法第２９条第２項の規定について
　
（１）本願発明 
　
　本願の請求項１に係る発明は、平成２５年１１月２２日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである（以下「本願発明」という。）。
　　　　  
「メモリ素子の動作モードを設定するための方法であって、
　前記メモリ素子に電源投入するとともに、電源電圧が所定のレベルに達することを検出するステップと、
　前記電源電圧が前記所定のレベルに達するとき、ポートの電圧を検出して、前記メモリ素子が電源投入を完了した後、応答を提供するために前記ポートの前記電圧に応答するステップと、
　前記応答に応じて前記メモリ素子の回路の動作モードを設定するステップ
とを含む、方法。」
　
　
（２）引用文献 
　
　原査定の拒絶の理由に引用された特開平１１−２０３８６９号公報（以下、「引用文献３」という。）には、下記の事項が記載されている。
　
Ａ．「【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、特に半導体装置の動作モードを設定するモードレジスターセット回路及びその動作モード設定方法に関する。
【０００２】
【従来の技術】半導体装置は、要求される機能の多様化に伴って様々な動作モードを実現することができるように設計されている。例えば、同期式のようなDRAM半導体装置は、様々な動作モードを設定するためにモードレジスターセット回路を具備している。図1は、従来の半導体装置のモードレジスターセット回路の回路図である。図1に示すように、従来の半導体装置のモードレジスターセット回路は、アドレス入力バッファ101、モードレジスター103、モードレジスターセット信号発生器105及びモードレジスターセット信号遅延部107を具備する。」
　
Ｂ．「【００２５】図4は、図2に示す電源電圧感知部203の構成例を示す回路図である。図4に示す電源電圧感知部203は、PMOSトランジスタ411、ダイオード421、抵抗431、キャパシタ441、インバータチェーン451及びインバータ461を具備する。PMOSトランジスタ411は、ソースに電源電圧Vccが印加され、ゲートは接地され、ドレインはダイオード421に連結されている。PMOSトランジスタ411は、ゲートが接地されているので常にターンオンされている。従って、電源電圧Vccは、PMOSトランジスタ411のスレショルド電圧だけ降下してダイオード421に印加される。ダイオード421に印加された電圧は、ダイオード421を通過しながらダイオード421のビルトイン電圧だけ降下された後に、抵抗431とキャパシタ441に印加される。
【００２６】キャパシタ441はこの電圧により充電され、キャパシタ441に充電された電圧は、インバータチェーン451によりバッファリングされた後にインバータ461に印加される。インバータチェーン451は、偶数個のインバータより構成される。
【００２７】インバータ461は、インバータチェーン451の出力がゲートに入力されるPMOSトランジスタ412及びNMOSトランジスタ413、並びにNMOSトランジスタ413と接地端GNDとの間に連結された抵抗434よりなり、PMOSトランジスタ411に電源電圧Vccが印加される。
【００２８】インバータチェーン451から出力される電圧がＬレベルであれば、インバータ461のPMOSトランジスタ412がターンオンされるので、インバータ461の出力、即ち電源電圧感知部203の出力はＨレベルになる。一方、インバータチェーン451から出力される電圧がＨレベルであれば、インバータ461のNMOSトランジスタ413がターンオンされ、NMOSトランジスタ413から出力される電流は抵抗434を通じて接地端GNDに流れる。従って、インバータチェーン451から出力される電圧がＨレベルであれば、インバータ461の出力、即ち、電源電圧感知部203の出力は、抵抗434により所定時間だけ遅延されてＬレベルになる。」
　
Ｃ．「【００３３】まず、電源電圧Vccは印加されない状態、即ち電源電圧Vccが所定レベルに達する前の状態であれば、電源電圧感知信号VCCHBはＨレベルになる。この状態でモード信号PMODEiを発生させる場合は、入力信号Aiの電圧レベルを正常動作時の入力信号Aiの電圧レベルより所定レベルだけ高い電圧（例えば、8ボルト）として、アドレス信号レベル感知部201に印加する。この時、アドレス信号レベル感知部201はＨレベルの信号をNANDゲート521の一方の入力端に印加する。この時、未だ電源電圧VCCが印加されない状態であるので、NANDゲート521の2つの入力端のうち電源電圧感知信号VCCHBが印加される入力端の電圧はＨレベルに維持される。
【００３４】従って、入力信号Ai（レベル感知信号Ai'）の電圧レベルは、NANDゲート521によりＬレベルに変換される。この際、電源電圧感知信号VCCHBは継続してＨレベルに維持されるので、伝送ゲート531はターンオンされている。従って、入力信号Ai（レベル感知信号Ai'）の状態は、Ｌレベルとして伝送ゲート531の出力に反映され、これがラッチ部207に印加される。
【００３５】この時、ラッチ部207は、伝送ゲート531から出力されるＬレベルの信号を反転させてモード信号PMODEiとして出力する。この後は、論理ゲート205の出力が中断されてもモード信号PMODEiの論理レベルが維持される。
【００３６】このように、電源電圧Vccが印加される前に、正常動作時の入力信号Aiより所定レベルだけ高い入力信号Aiが入力されると、モード信号PMODEiが発生する。
【００３７】モード信号PMODEiが発生された後に、電源電圧Vccが所定レベルよりも高くなると（電源電圧Vccの印加）、電源電圧感知部203はＬレベルの電源電圧感知信号VCCHBを発生する。これによって、NANDゲート521の出力は、入力信号Aiの論理レベルと無関係にＨレベルになる。また、同時に、伝送ゲート531はターンオフされるのでNANDゲート521の出力が遮断される。この後も、入力信号Aiの論理レベルと無関係に、モード信号PMODEiの論理レベルはラッチ部207によって維持される。」
　
Ｄ．図３には、アドレス信号レベル感知部の回路図として、ゲートとドレインを連結してダイオード接続されたPMOSトランジスタを４個直列接続した構成が記載されている。
　
Ｅ．図５には、論理ゲート205の回路図として、アドレス信号レベル感知部の出力信号であるレベル感知信号Ai'と電源電圧感知部203の出力信号である電源電圧感知信号VCCHBがNANDゲート521に入力され、NANDゲート521の出力信号は電源電圧感知信号VCCHBによって制御される伝送ゲート531を介して論理ゲート205の出力信号として出力される構成が記載されている。
　
　ここで、上記引用文献３の記載事項について検討する。
　
（あ）引用文献３に記載された技術分野について
　上記Ａには、引用文献３に記載された発明が、「半導体装置の動作モードを設定するモードレジスターセット回路及びその動作モード設定方法に関する」ものであることが記載されている。
　よって、引用文献３には、「半導体装置の動作モード設定方法」が記載されているといえる。
　
（い）電源電圧の検出について
　上記Ｂには、電源電圧感知部203に印加された電源電圧Vccが、PMOSトランジスタ411及びダイオード421を介してキャパシタ441を充電し、充電された電圧がインバータチェーン451及びインバータ461を介して電源電圧感知部203の出力とされることが記載され、上記Ｃには、「電源電圧Vccが所定レベルに達する前の状態であれば、電源電圧感知信号VCCHBはＨレベル」を出力し、「電源電圧Vccが所定レベルよりも高くなると」、「電源電圧感知部203はＬレベルの電源電圧感知信号VCCHBを発生する」ことが記載されている。
　してみると、電源電圧感知部203は、電源電圧の電圧レベルが所定レベルに達する前までは電源電圧感知信号VCCHBとしてＨレベルを出力し、電源電圧の電圧レベルが所定レベルよりも高くなると電源電圧感知信号VCCHBとしてＬレベルを出力するものといえる。
　よって、引用文献３には、「電源電圧感知部が、電源電圧の電圧レベルが所定レベルに達する前までは電源電圧感知信号としてＨレベルを出力し、電源電圧の電圧レベルが所定レベルよりも高くなると電源電圧感知信号としてＬレベルを出力するステップ」が記載されているといえる。
　
（う）アドレス信号レベルの検出について
　上記Ｄには、アドレス信号レベル感知部が、ダイオード接続されたPMOSトランジスタを４個直列接続した構成であることが記載され、上記Ｅには、アドレス信号レベル感知部の出力信号が論理ゲート205内のNANDゲート521に入力されることが記載されている。よって、アドレス信号レベル感知部では入力信号Aiの電圧降下が行われ、論理ゲート205内のNANDゲート521では、電源電圧感知信号VCCHBがＨレベルの期間、入力信号が特定の電圧（具体的には、前記電圧降下分の電圧にNANDゲート521のトリップ電圧を加算した値）以上であるか否かが検出されることになる。
　　
（え）論理ゲート205の処理について
　上記Ｅの記載事項及び上記（う）の事項を踏まえると、論理ゲート205では、電源電圧Vccが所定レベルに達する前は電源電圧感知信号VCCHBがＨレベルであるため、NANDゲート521により入力信号の電圧の検出が行われることになり、入力信号の電圧が特定の電圧より高ければＬレベルが出力され、入力信号の電圧が特定の電圧より低ければＨレベルが出力され、電源電圧Vccが所定レベルよりも高くなると、NANDゲート521では入力信号の電圧の検出は行わず、伝送ゲート531によりNANDゲート521の出力が遮断されることになる。
　よって、引用文献３には、「論理ゲートが、電源電圧が所定レベルに達する前までは、入力信号の電圧の検出を行い、入力信号の電圧が特定の電圧より高ければＬレベルを出力し、入力信号の電圧が特定の電圧より低ければＨレベルを出力し、電源電圧が所定レベルよりも高くなると、入力信号の電圧の検出は行わず出力を遮断するステップ」が記載されているといえる。
　
（お）ラッチ部207のモード信号の設定について
　上記Ｃには、「電源電圧Vccが所定レベルに達する前の状態」で、「入力信号Ai」の電圧レベルが高い電圧の場合、NANDゲート521からＬレベルが出力され、該Ｌレベルの出力は伝送ゲート531を介してラッチ部207において論理レベルが反転されて（即ちＨレベル）モード信号PMODEiとして出力されること、及び、その後、電源電圧Vccが所定レベルよりも高くなり電源電圧感知信号VCCHBがＬレベルになると、NANDゲート521の出力が遮断され、入力信号Aiの論理レベルと無関係に、モード信号PMODEiの論理レベルはラッチ部207によって維持されることが記載されている。
　よって、引用文献３には、「ラッチ部が、前記論理ゲートの出力を反転した論理レベルをモード信号として出力し、電源電圧が所定レベルよりも高くなると、前記モード信号の論理レベルを維持するステップ」が記載されているといえる。
　
　よって、上記（あ）〜（お）及び関連図面の記載から、引用文献３には、実質的に下記の発明（以下、「引用発明３」という。）が記載されていると認められる。
　　              
「半導体装置の動作モード設定方法であって、
　電源電圧感知部が、電源電圧の電圧レベルが所定レベルに達する前までは電源電圧感知信号としてＨレベルを出力し、電源電圧の電圧レベルが前記所定レベルよりも高くなると電源電圧感知信号としてＬレベルを出力するステップ、
　論理ゲートが、電源電圧が前記所定レベルに達する前までは、入力信号の電圧の検出を行い、入力信号の電圧が特定の電圧より高ければＬレベルを出力し、入力信号の電圧が特定の電圧より低ければＨレベルを出力し、電源電圧が前記所定レベルよりも高くなると、入力信号の電圧の検出は行わず出力を遮断するステップと、
　ラッチ部が、前記論理ゲートの出力を反転した論理レベルをモード信号として出力し、電源電圧が前記所定レベルよりも高くなると、前記モード信号の論理レベルを維持するステップ
　とを含む、方法。」
　
  
（３）対比 
　
　ここで、本願発明と引用発明３とを対比すると、下記のことがいえる。
　
（ア）本願発明の「メモリ素子」は、半導体で構成された装置とも呼び得るものであるから、本願発明と引用発明３とは、「半導体装置の動作モードを設定するための方法」である点で共通している。
　
（イ）引用発明３では、電源電圧感知部が「電源電圧の電圧レベルが前記所定レベルよりも高くなると電源電圧感知信号としてＬレベルを出力」していることから、「電源電圧が所定のレベルに達することを検出するステップ」を有していることは明らかであり、また半導体装置では、電源投入により電源電圧が供給されるものであることを踏まえれば、本願発明と引用発明３とは、「半導体装置に電源投入するとともに、電源電圧が所定のレベルに達することを検出するステップ」を含む点で共通している。
　
（ウ）半導体装置では、何らかのポートを介して外部からアドレス信号が入力されるものであるところ、引用発明３の「論理ゲート」は、アドレス信号である「入力信号」の「電圧の検出」を行っているので、引用発明３の「入力信号の電圧の検出を行い」は、本願発明の「ポートの電圧を検出」に相当しているといえる。
　
（エ）半導体装置では、一般に、電源投入直後は供給された電源電圧が装置の動作に必要とする電圧値に達していないため不安定な状態になっていることを踏まえると、引用発明３の「電源電圧が前記所定レベルよりも高くなる」とは、電源投入により供給された電源電圧が半導体装置の動作に必要とする電圧値に達し、半導体装置への電源投入が完了したことを意味するものと解されるので、本願発明の「電源投入を完了した」に相当する。
　
（オ）引用発明３の「論理ゲート」は、「入力信号の電圧が特定の電圧より高ければ」「Ｌレベル」という応答を「出力」し、「入力信号の電圧が特定の電圧より低ければ」「Ｈレベル」という応答を「出力」している。また、引用発明３の「ラッチ部」は、論理ゲートの出力を反転ラッチした信号を「モード信号」として出力している。
　してみると、上記（ウ）及び（エ）の事項も踏まえれば、引用発明３では、「論理ゲート部」が、「ポートの電圧を検出」して検出した電圧に応答する論理レベルの信号を出力し、「ラッチ部」が「電源投入を完了した」後に該応答である論理レベルを反転ラッチした信号を維持し「モード信号」として提供しているものといえる。
　よって、本願発明と引用発明３とは、「ポートの電圧を検出して、前記半導体装置が電源投入を完了した後、応答を提供するために前記ポートの前記電圧に応答するステップ」を含む点で共通している。
　
（カ）引用発明３では、「ラッチ部」が出力した「モード信号」により半導体装置の動作モードを設定するものであることは明らかであるから、上記（ア）の事項を踏まえれば、本願発明と引用発明３とは、「前記応答に応じて前記半導体装置の回路の動作モードを設定するステップ」を含んでいる点で共通している。
　
　上記の対応関係から、本願発明と引用発明３とは下記の点で一致し、また相違する。
　
（一致点Ａ）
「半導体装置の動作モードを設定するための方法であって、
　前記半導体装置に電源投入するとともに、電源電圧が所定のレベルに達することを検出するステップと、
　ポートの電圧を検出して、前記半導体装置が電源投入を完了した後、応答を提供するために前記ポートの前記電圧に応答するステップと、
　前記応答に応じて前記半導体装置の回路の動作モードを設定するステップ
　とを含む、方法。」
　
（相違点Ａ１）
　本願発明は、「半導体装置」が「メモリ素子」であるのに対し、引用発明３の「半導体装置」は「メモリ素子」に限定されたものではない点。
　
（相違点Ａ２）
　本願発明は「前記電源電圧が前記所定のレベルに達するとき、ポートの電圧を検出」しているのに対し、引用発明３は「電源電圧が前記所定レベルに達する前」に「ポートの電圧を検出」している点。
　
　
（４）引用発明３に基づく進歩性の判断
　
（４−１）相違点Ａ１について
　引用文献３の段落【０００２】には、「従来の技術」ではあるが、様々な動作モードを設定する「半導体装置」の例として、「DRAM半導体装置」が例示されている。
　よって、引用発明３の「半導体装置」を様々な動作モードを設定する必要がある「メモリ素子」に限定することには、格別の困難性は認められない。
　
（４−２）相違点Ａ２について
　引用発明３では、論理ゲートにおいて、「電源電圧の電圧レベルが所定レベルに達する前」に、既に「入力信号の電圧の検出」が行われており、該検出結果はラッチ部で反転ラッチされ「モード信号」として出力されるものの、「電源電圧の電圧レベルが所定レベルに達する前」の期間では、ラッチ部にラッチされる値は「入力信号の電圧レベル」により変動し確定した値として利用することは出来ないため、この期間の「モード信号」は、半導体装置の動作モードを設定するために利用されることはないと認められる。
　一方、引用発明３では、「電源電圧が前記所定レベルよりも高くなる」と、論理ゲートは「出力を遮断する」が、これは、論理ゲートによる検出結果がラッチ部へ入力されることを禁止し、ラッチ部にラッチされた検出結果の値を確定するために必要な処理であり、該確定された「モード信号」によって、半導体装置の動作モードの設定がなされるものと認められる。
　してみると、引用発明３では、電源電圧の電圧レベルが所定レベルに達する前に、既に「ポートの電圧を検出」することが行われているものの、半導体装置の動作モードを設定するために提供される「モード信号」は、「電源電圧の電圧レベルが前記所定レベルよりも高くなる」時点に「論理ゲート」が「入力信号の電圧の検出」即ち「ポートの電圧を検出」した検出結果に応答したものである。
　よって、引用発明３においても、「前記電源電圧が前記所定のレベルに達するとき、ポートの電圧を検出」していると認められるので、上記相違点Ａ２は実質的な相違点ではない。
　
（４−３）本願発明の作用効果について　　　
　本願発明の作用効果も、引用発明３及び引用文献３に記載された事項から当業者が予測できる範囲のものである。　　　　
　
　なお、請求人は、平成２５年１２月１１日付け手続補正書（方式）の【請求の理由】、【本願発明が特許されるべき理由】、「４．本願発明と引用文献の発明との比較」において、
『これらの記載によれば、引用文献３の発明は、電源電圧が所定レベルよりも高くなると、入力信号は遮断されます。
　したがって、引用文献３では、「前記メモリ素子に電源投入するとともに、電源電圧が所定のレベルに達することを検出するステップと、前記電源電圧が前記所定のレベルに達するとき、ポートの電圧を検出して、前記メモリ素子が電源投入を完了した後、応答を提供するために前記ポートの前記電圧に応答するステップ」は開示されていません。』
と主張している。
　さらに、平成２６年４月１５日付け回答書の【回答の内容】、「３．出願人の反論」では、上記の主張に加えて、
『引用文献３の図６では、Ｓ６１１で「モード信号発生」をした後に、Ｓ６２１で「電源電圧印加」をしています。 
　引用文献３の段落［００３６］では、 
「このように、電源電圧Vccが印加される前に、正常動作時の入力信号Aiより所定レベルだけ高い入力信号Aiが入力されると、モード信号PMODEiが発生する。」 
と記載されています。 
　したがって、引用文献３においても、本願請求項１の 
「前記メモリ素子に電源投入するとともに、電源電圧が所定のレベルに達することを検出するステップと、 
　前記電源電圧が前記所定のレベルに達するとき、ポートの電圧を検出して、前記メモリ素子が電源投入を完了した後、応答を提供するために前記ポートの前記電圧に応答するステップと」 
が開示されていません。』
と主張している。
　しかしながら、引用文献３の段落【００３３】には、「
電源電圧Vccは印加されない状態、即ち電源電圧Vccが所定レベルに達する前の状態
電源電圧Vccが所定レベルよりも高くなると（電源電圧Vccの印加）
引用文献３における「電源電圧印加」とは、電源を投入することを意味するのではなく、電源投入後で「電源電圧Vccが所定レベルよりも高く」なった状態を意味する
　そして、上記（３）の（イ）及び（オ）に記載したように、本願発明と引用発明３とは、「半導体装置に電源投入するとともに、電源電圧が所定のレベルに達することを検出するステップ」、「ポートの電圧を検出して、前記半導体装置が電源投入を完了した後、応答を提供するために前記ポートの前記電圧に応答するステップ」を含む点で共通しており、また、上記（４）の（４−２）に記載したように、引用発明３においても、「前記電源電圧が前記所定のレベルに達するとき、ポートの電圧を検出」していると認められることから、上記請求人の主張は採用できない。
　
　
（５）まとめ
　
　よって、本願発明は、引用発明３及び引用文献３に記載された事項に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　
　
３．引用文献４に基づく特許法第２９条第２項の規定について
　
（１）本願発明 
　
　本願発明は、上記「２．」の「（１）本願発明」に記載したとおりのものである。
　
　
（２）引用文献について
　
　原査定の拒絶の理由に引用された特開平４−２０５８８２号公報（以下、「引用文献４」という。）には、下記の事項が記載されている。
　
Ｆ．「この発明に係る半導体装置は、電源投入時に外部端子に印加されている各端子のレベルの組合せにより通常動作あるいは特殊動作を選択して可能としたもので、新らたなタイミングセットを必要とすることなく動作モードの設定ができる。」（公報第２頁左上欄２０行〜右上欄４行）
　
Ｇ．「第１図はこの発明の一実施例である半導体装置の回路図である。図において、１〜４はＮＡＮＤゲート、５，６はインバータ、７〜９はＮＯＲゲート、１０は内部信号発生回路であるラッチ回路である。また、Ａｉ，Ａｊ，Ａ＊ｉ（審決注：公報にはＡの上に「−」が記載されているが、当審決ではＡの上に「−」を表記できないので、文字の上に「−」を表記する場合には該文字の後ろに「＊」を付加することとする。以下同様），Ａ＊ｊは外部入力のアドレス信号に応じて“Ｈ”レベル又は“Ｌ”レベルを示す内部アドレス信号、φ＊Ａは電源投入時のみＬレベルを示しその後は“Ｈ”レベルを保つ内部制御信号、φＢは電源投入時に“Ｈ”レベルを示した後“Ｌ”レベルへと移行する内部制御信号である。またラッチ回路１０はＡｉ，Ａｊ，Ａ＊ｉ，Ａ＊ｊの信号の組合せにより出力される信号をラッチする回路で、この回路は信号φ＊Ａ，φＢにより制御されるため電源投入時の信号Ａｉ，Ａｊ，Ａ＊ｉ，Ａ＊ｊの組合せにより発生される信号をラッチする。φ１は通常動作を指定する制御信号また、φ２〜φ４はこの半導体装置に付加される通常動作モード以外の特殊動作モードをイネーブルとする内部制御信号である。第２図は第１図における各信号のタイミング波形図を示す。」（公報第２頁右上欄８行〜左下欄７行）
　
Ｈ．「第２図において、Ｔ１において電源電圧が印加された場合φＡ信号はＴ２〜Ｔ３期間はＨレベルを保ち、Ｔ３においてＬレベルを示した後、電源電圧が印加されている期間中は常にＬレベルを示す。信号φＡが“Ｈ”レベルを示すことを受けて信号φＢがＴ４においてＨレベルを示し、Ｔ４〜Ｔ５の期間だけ信号φＢはＨレベルを保ち、Ｔ５以後はＬレベルを示す。外部アドレス信号に応じて変化する内部アドレス信号Ａｉ，Ａｊ，Ａ＊ｉ，Ａ＊ｊのレベルは、信号φＢが“Ｈ”レベルを保っている期間Ｔ４〜Ｔ５において、ラッチ回路１０によってラッチされる。従って、Ｔ４以前及びＴ５以後のＡｉ，Ａｊ，Ａ＊ｉ，Ａ＊ｊのレベルは無視され、Ｔ４〜Ｔ５期間中のＡｉ，Ａｊ，Ａ＊ｉ，Ａ＊ｊのレベルの組合せが有効となる。」（公報第２頁左下欄８行〜右下欄２行）
　
Ｉ．「また第２図の回路動作としてφＢ信号がＮＡＮＤゲート１〜４に入力されているのはφＢ信号がＬの期間はＡｉ，Ａｊ，Ａ＊ｉ，Ａ＊ｊ信号を受けつけないためであり、φＡ信号がＱ１に入力されているのはラッチ回路１０の初期化のためであり、例えばφ１信号を発生するラッチ回路ｌ０においては電源投入後Ｔ２からＴ３までの期間は必らずφ１は“Ｈ”レベルとなる。ここでφ１は通常動作モードを指定する制御信号であるため、電源投入時には必らず通常動作モードが指定される。また通常動作モードが指定される場合にはＮＯＲゲート７〜９によりφ２〜φ４は“Ｌ”レベルとなっているため誤動作することのない回路となっている。」（公報第２頁右下欄５行〜右下欄１７行）
　
Ｊ．図２には、時刻Ｔ１に電源電圧が印加され電圧レベルが立ち上がると、その立ち上がりに基づいてφＡがＴ２〜Ｔ３の期間“Ｈ”レベルとなり、時刻Ｔ３のφＡの立ち下がりに基づいてφＢがＴ４〜Ｔ５の期間“Ｈ”レベルとなるタイミング波形が記載されている。
　
Ｋ．図１には、３つの入力を有するＮＡＮＤゲート１〜４において、ＮＡＮＤゲート１にはＡｉとＡｊ、ＮＡＮＤゲート２にはＡ＊ｉとＡｊ、ＮＡＮＤゲート３にはＡｉとＡ＊ｊ、ＮＡＮＤゲート４にはＡ＊ｉとＡ＊ｊがそれぞれ入力され、各ＮＡＮＤゲートの出力は対応するラッチ回路１０に入力され、各ラッチ回路はＮＯＲゲート等を介して出力される構成が記載されている。
　
　ここで、上記引用文献４の記載事項について検討する。
（お）引用文献４に記載された技術分野について
　上記Ｆには、「発明に係る半導体装置は、電源投入時に外部端子に印加されている各端子のレベルの組合せにより」、「動作モードの設定ができる」ことが記載されている。
　よって、引用文献４には、「半導体装置の動作モードの設定方法」に係る発明が記載されているといえる。
　
（か）電源投入の検出について
　上記Ｇには、「φ＊Ａは電源投入時のみＬレベルを示しその後は“Ｈ”レベルを保つ内部制御信号、φＢは電源投入時に“Ｈ”レベルを示した後“Ｌ”レベルへと移行する内部制御信号である」と記載され、上記Ｉから、図２には電源電圧の立ち上がりに基づいてφＡ及びφＢが所定期間“Ｈ”レベルとなることが記載されており、φ＊ＡはφＡを論理反転した信号であるから、引用文献４には電源電圧の立ち上がりに基づいて電源投入の検出を行っているといえる。
　よって、引用文献４には、「電源電圧の立ち上がりに基づいて電源投入を検出するステップ」が記載されているといえる。
　
（き）アドレス信号レベルの検出について
　上記Ｇに記載された「Ａｉ，Ａｊ，Ａ＊ｉ，Ａ＊ｊは外部入力のアドレス信号に応じて“Ｈ”レベル又は“Ｌ”レベルを示す内部アドレス信号」であること、上記Ｉに記載された「φＢ信号がＮＡＮＤゲート１〜４に入力」されること、上記Ｊに記載された図１のＮＡＮＤ１〜４の入力構成とから、引用文献４に記載されたＮＡＮＤゲート１〜４は、信号φＢがＨレベルの期間において、複数の内部アドレス信号の組み合わせについてＮＡＮＤ演算を行うものであるといる。
　また、上記（か）から、信号φＢは電源投入が検出された後に所定期間Ｈレベルになるものである。
　よって、引用文献４には、「電源投入を検出後の所定期間、複数の内部アドレス信号の組み合わせについてＮＡＮＤ演算を行うステップ」が記載されているといえる。
　
（く）モード信号の設定について
　上記Ｈには、「外部アドレス信号に応じて変化する内部アドレス信号Ａｉ，Ａｊ，Ａ＊ｉ，Ａ＊ｊのレベルは、信号φＢが“Ｈ”レベルを保っている期間Ｔ４〜Ｔ５において、ラッチ回路１０によってラッチされる。」ことが記載され、上記Ｋには図１において各ＮＡＮＤゲート１〜４の出力が対応するラッチ回路１０へ入力され、各ラッチ回路の出力がＮＯＲゲート等を介して出力されることが記載されている。
　また、上記Ｇには、「φ１は通常動作を指定する制御信号、φ２〜φ４はこの半導体装置に付加される通常動作モード以外の特殊動作モードをイネーブルとする内部制御信号である」ことが記載され、上記Ｉには、「通常動作モードが指定される場合にはＮＯＲゲート７〜９によりφ２〜φ４は“Ｌ”レベルとなっている」ことが記載されている。
　よって、引用文献４には、「電源投入を検出後の所定期間にＮＡＮＤ演算された結果を対応するラッチ回路にラッチし、ラッチされた信号に基づいて通常動作又は特殊動作のモードを設定するための信号φ１〜φ４を出力するステップ」が記載されているといえる。
　
　よって、上記（お）〜（く）及び関連図面の記載から、引用文献４には、実質的に下記の発明（以下、「引用発明４」という。）が記載されていると認められる。
　　
「半導体装置の動作モードの設定方法であって、
　電源電圧の立ち上がりに基づいて電源投入を検出するステップと、
　電源投入を検出後の所定期間、複数の内部アドレス信号の組み合わせについてＮＡＮＤ演算を行うステップと、
　前記電源投入を検出後の所定期間に前記ＮＡＮＤ演算された結果を対応するラッチ回路にラッチし、ラッチされた信号に基づいて通常動作又は特殊動作のモードを設定するための信号を出力するステップ
　とを含む、方法。」
　　　　
　　
（３）本願発明と引用発明４の対比
　
　ここで、本願発明と引用発明４とを対比すると、下記のことがいえる。
　
（キ）本願発明の「メモリ素子」は、半導体で構成された装置とも呼び得るものであるから、本願発明と引用発明４とは、「半導体装置の動作モードを設定するための方法」である点で共通している。
　
（ク）引用発明４では、電源が投入されることで電源電圧が立ち上がることは明らかであり、該電源電圧の立ち上がりを検出することで電源投入されたことを検出している。また、本願発明の「電源電圧が所定のレベルに達する」とは、電源投入により電源電圧が立ち上がり、その電圧が所定のレベルに達することを意味するものと解される。
　よって、本願発明と引用発明４とは、「前記半導体装置に電源投入するとともに、電源電圧の立ち上がりを検出するステップ」を含む点で共通している。
　
（ケ）引用発明４の「ＮＡＮＤ演算」は「電源投入を検出後」に行われるものであるが、引用発明４の「電源投入」の検出は、「電源電圧の立ち上がりに基づいて」行われることから、該「ＮＡＮＤ演算」は「電源電圧の立ち上が」るときに行われるものともいえる。
　
（コ）半導体装置では、何らかのポートを介して外部からアドレス信号が入力されるものであるところ、引用文献４の上記Ｈには、「Ａｉ，Ａｊ，Ａ＊ｉ，Ａ＊ｊは外部入力のアドレス信号に応じて“Ｈ”レベル又は“Ｌ”レベルを示す内部アドレス信号」と記載されている。
　また、引用発明４の「ＮＡＮＤ演算」はモードを設定するための情報を生成するものではあるが、該ＮＡＮＤ演算では内部アドレス信号の“Ｈ”レベル又は“Ｌ”レベルに応じて論理演算が行われることから、内部アドレス信号の電圧レベルが“Ｈ”レベルであるのか“Ｌ”レベルであるのかを検出していることは明らかであり、内部アドレス信号が何らかのポートを介して外部から入力されたアドレス信号であることを踏まえれば、引用発明４の「ＮＡＮＤ演算」は、ポートから入力されたアドレス信号の電圧レベルを検出しているともいえる。
　
（サ）本願発明の「電源電圧が前記所定のレベルに達するとき」とは、電源電圧の立ち上がりにおいて電源電圧が所定のレベルに達するときであるから、上記（ケ）及び（コ）の事項も踏まえると、本願発明と引用発明４とは、「電源電圧が立ち上がるとき、ポートの電圧を検出して」いる点で共通している。
　
（シ）引用発明４では、「前記電源投入を検出後の所定期間に前記ＮＡＮＤ演算された結果を対応するラッチ回路にラッチし、ラッチされた信号に基づいて通常動作又は特殊動作のモードを設定するための信号を出力する」が行われるところ、該「ＮＡＮＤ演算された結果」は、上記（サ）の事項を踏まえる「ポートの電圧を検出」した結果に対する「応答」といえ、ラッチ回路でラッチされることで、該「応答」をモードの設定のために「提供」しているといえる。
　また、「ＮＡＮＤ演算された結果」は、「前記電源投入を検出後の所定期間」にラッチ回路にラッチされることを踏まえると、「ＮＡＮＤ演算された結果」がラッチされ、「応答」として「提供」されるのは、「電源投入を完了した後」であるといえる。
　よって、本願発明と引用発明４とは、「前記電源電圧が立ち上がるとき、ポートの電圧を検出して、前記半導体装置が電源投入を完了した後、応答を提供するために前記ポートの前記電圧に応答するステップ」を含む点で共通している。
　
（ス）引用発明４では、「通常動作又は特殊動作のモードを設定するための信号」により、半導体装置の動作モードを設定することは明らかであるから、本願発明と引用発明４とは、「前記応答に応じて前記半導体装置の回路の動作モードを設定するステップ」を含んでいる点で共通している。
　
　上記の対応関係から、本願発明と引用発明４とは下記の点で一致し、また相違する。
　
（一致点Ｂ）
「半導体装置の動作モードを設定するための方法であって、
　前記半導体装置に電源投入するとともに、電源電圧の立ち上がりを検出するステップと、
　前記電源電圧が立ち上がるとき、ポートの電圧を検出して、前記半導体装置が電源投入を完了した後、応答を提供するために前記ポートの前記電圧に応答するステップと、
　前記応答に応じて前記半導体装置の回路の動作モードを設定するステップ
　とを含む、方法。」
　
（相違点Ｂ１）
　本願発明は、「半導体装置」が「メモリ素子」であるのに対し、引用発明４の「半導体装置」は「メモリ素子」に限定されたものではない点。
　
（相違点Ｂ２）
　本願発明は、「電源電圧の立ち上がりを検出」するために「電源電圧が所定のレベルに達する」ことを検出しているのに対し、引用発明４はそのような検出を行うものであるかは定かではない点。
　
　
（４）引用発明４に基づく進歩性の判断
　
（４−１）相違点Ｂ１について
　引用文献４の図３には、「従来の技術」ではあるが、通常動作モード以外に特殊動作モードの設定を行う「半導体装置」の例として、「ＤＲＡＭ」が例示されている。
　よって、引用発明４の「半導体装置」を通常動作モード以外に特殊動作モードを設定する必要がある「メモリ素子」に限定することには、格別の困難性は認められない。
　
（４−２）相違点Ｂ２について
　電源投入を検出するために、電源電圧の立ち上がりの電圧が所定の電圧に達したかを判断することは、例えば、特開平１１−１６３９５号公報（図１には、半導体記憶装置内に電源投入検出回路３が内蔵されていること、図４及び段落６５〜６６には、電源電圧Ｖｃｃが所定の電圧レベルに到達すると電源投入検出信号ＺＰＯＲがＨレベルになることが記載されている）、特開２０００−２７５０号公報（図１には、半導体集積回路内に電源投入検出回路５が内蔵されていること、図１０及び段落１３７〜１３８には、電源電圧ＶＤＤが所定電圧レベルに到達すると電源投入検出信号／ＰＯＲがＨレベルになることが記載されている）に記載されているように周知技術である。
　よって、引用発明４に周知技術を適用して、「電源電圧が所定のレベルに達する」ことを検出して電源投入を検出するようにすることは、当業者が容易に想到し得たものである。
　
（４−３）本願発明の作用効果について　　　
　本願発明の作用効果も、引用発明４、引用文献４に記載された事項及び周知技術から当業者が予測できる範囲のものである。　　　　
　
　なお、請求人は、平成２５年１２月１１日付け手続補正書（方式）の【請求の理由】、【本願発明が特許されるべき理由】、「４．本願発明と引用文献の発明との比較」、及び、平成２６年４月１５日付け回答書の【回答の内容】、「３．出願人の反論」、において、
『引用文献１，２，４には、本願請求項１の「前記メモリ素子に電源投入するとともに、電源電圧が所定のレベルに達することを検出するステップ」が開示されていません。』
と主張している。
　しかしながら、上記（４−２）に記載したように、電源投入を検出するために、電源電圧の立ち上がりの電圧が所定の電圧に達したかを判断することは周知技術にすぎないので、引用文献４に本願請求項１の「前記メモリ素子に電源投入するとともに、電源電圧が所定のレベルに達することを検出するステップ」が開示されていないとしても、引用発明４において電源投入を検出するステップに周知技術の「電源投入するとともに、電源電圧が所定のレベルに達することを検出するステップ」を採用することは、当業者が容易に想到し得たものであるから、上記請求人の主張は採用できない。
　
　
（５）まとめ
　
　よって、本願発明は、引用発明４、引用文献４に記載された事項及び周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　
　
４．むすび 
　
　以上のとおり、本願発明は、引用発明３及び引用文献３に記載された事項に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　また、本願発明は、引用発明４、引用文献４に記載された事項及び周知技術に基いても、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。 
　よって、結論のとおり審決する。