(57)【要約】【課題】半導体チップに複数の半導体素子が形成されている半導体装置において、従来の半導体装置と比較して、半導体チップの面積を縮小できる半導体装置を提供する。【解決手段】半導体チップの表面に平行な面方向において、パワー素子領域ａよりも領域が狭い制御回路素子領域ｂがパワー素子領域ａと完全に重複するように、半導体チップの内部に、絶縁分離されたパワー素子領域ａを有する第１のＳＯＩ層４と、絶縁分離された制御回路素子領域ｂを有する第２のＳＯＩ層７とを、半導体チップの表面に垂直な方向に並んで配置させる。【選択図】図２
2007165693.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ（１）の内部に、第１の半導体素子が形成されている第１の素子領域（ａ）および前記第１の素子領域を絶縁分離する第１の絶縁手段（３、８）を有する第１の半導体層（４）と、第２の半導体素子が形成されている第２の素子領域（ｂ）および前記第２の素子領域を絶縁分離する第２の絶縁手段（６、１１）を有する第２の半導体層（７）とが、前記半導体チップ（１）の表面に平行な面方向で、前記第１の素子領域（ａ）と前記第２の素子領域（ｂ）が重複するように、前記半導体チップ（１）の表面（１ａ）に垂直な方向に並んで配置されていることを特徴とする半導体装置。
【請求項２】
前記第１の半導体層（４）は、前記半導体チップ（１）の裏面側に配置され、前記第２の半導体層（７）は、前記半導体チップ（１）の表面側に配置されており、
前記第１の半導体素子は、前記第１の半導体層（４）に形成されたゲート電極（２８）を有する構造の半導体素子であり、
前記第２の半導体素子は、前記ゲート電極（２８）に印加する電圧を制御する制御回路素子であり、
前記第２の半導体層（７）内のうちの前記第２の素子領域（ｂ）と異なる領域および第前記２の半導体層（７）の表面上に設けられており、前記ゲート電極（２８）と前記制御回路素子とを電気的に接続するゲート配線（３３、３４）を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体素子は、パワー素子であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の半導体層（４）と前記第２の半導体層（７）との間に配置されており、前記第１の素子領域（ａ）から前記第２の素子領域（ｂ）への熱の伝導を抑制する熱伝導抑制手段（７１）を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の半導体層（４）と前記第２の半導体層（７）との間であって、前記第１の素子領域（ａ）に対向する位置に設けられた空間を構成する空間構成部（７１）と、
前記第２の半導体層（７）のうちの前記第２の素子領域（ｂ）とは異なる領域に形成されており、前記第２の半導体層（７）の表面から前記空間構成部（７１）に到達する深さの穴（７２）とを備えることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記第１の半導体層（４）と前記第２の半導体層（７）の間であって、前記第１の素子領域に対向する領域から前記第２の半導体層（７）のうちの前記第２の素子領域とは異なる領域に至って配置されており、一部が前記第２の半導体層（７）の表面に位置する形状の金属層（７３）を備えていることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第１の半導体層（４）の裏面側に、前記第１の半導体層（４）に接する第１の絶縁膜（３）と、前記第１の絶縁膜（３）に接する第３の半導体層（１）とが順に積層されており、
前記第２の半導体層（７）の表面から、前記第２の半導体層（７）、前記第１の半導体層（４）および前記第１の絶縁膜（３）を貫通して、前記第３の半導体層（２）と接続された形状であって、導電性材料により構成された導電部（９）を備えることを特徴とする請求項２ないし６のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップに複数の半導体素子が形成されている半導体装置に関するものである。
【背景技術】
【０００２】
半導体チップに複数の半導体素子が形成されている従来の半導体装置では、１つの半導体チップにおいて、半導体素子が形成されている複数の半導体素子領域が、半導体チップの表面に平行な方向に並べて配置されている（例えば、特許文献１参照）。
【特許文献１】特許第２８３９０８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記したように、従来の半導体装置では、複数の半導体素子領域が半導体チップにおいて平面的にレイアウトされているため、半導体チップ全体の面積（半導体基板表面の面積）の縮小化を図った場合、各半導体素子領域を縮小させても、各半導体素子領域の面積の合計が半導体チップの面積に関与するため、縮小化に限度がある。
【０００４】
本発明は、上記点に鑑み、半導体チップに複数の半導体素子が形成されている半導体装置において、従来の半導体装置と比較して、半導体チップの面積を縮小できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明は、半導体チップ（１）の内部に、第１の半導体素子が形成されている第１の素子領域（ａ）および第１の素子領域を絶縁分離する第１の絶縁手段（３、８）を有する第１の半導体層（４）と、第２の半導体素子が形成されている第２の素子領域（ｂ）および第２の素子領域を絶縁分離する第２の絶縁手段（６、１１）を有する第２の半導体層（７）とが、半導体チップ（１）の表面に平行な面方向で、第１の素子領域（ａ）と第２の素子領域（ｂ）が重複するように、半導体チップ（１）の表面（１ａ）に垂直な方向に並んで配置されていることを第１の特徴としている。
【０００６】
本発明では、第１の素子領域と第２の素子領域とを、半導体チップの内部に、半導体チップの表面に平行な面方向で、重複させているので、これらを重複させずに配置する場合と比較して、半導体チップの面積を小さくできる。
【０００７】
また、本発明では、第１の特徴に加えて、第１の半導体層（４）は、半導体チップ（１）の裏面側に配置され、第２の半導体層（７）は、半導体チップ（１）の表面側に配置されており、第１の半導体素子は、第１の半導体層（４）に形成されたゲート電極（２８）を有する構造の半導体素子であり、第２の半導体素子は、ゲート電極（２８）に印加する電圧を制御する制御回路素子であり、第２の半導体層（７）内のうちの第２の素子領域（ｂ）と異なる領域および第２の半導体層（７）の表面上に設けられており、ゲート電極（２８）と制御回路素子とを電気的に接続するゲート配線（３３、３４）を有することを第２の特徴としている。
【０００８】
これにより、第１の素子領域と第２の素子領域とが、半導体チップの内部に、半導体チップの表面に平行な面方向で、重複させずに配置されている場合と比較して、第２の半導体層の表面上に設けられているゲート配線の長さを短くできるため、ゲート配線の全体の長さを短くでき、ゲート配線抵抗を小さくできる。
【０００９】
本発明では、第１の半導体素子として、例えば、パワー素子を用いることができる。半導体素子のスイッチング損失を低減できることから、特に、パワー素子のように、高いスイッチング速度が要求されている場合に、本発明は有効である。
【００１０】
また、本発明では、第１の半導体層（４）と第２の半導体層（７）との間に配置されており、第１の素子領域（ａ）から第２の素子領域（ｂ）への熱の伝導を抑制する熱伝導抑制手段（７１）を備えることを第３の特徴としている。
【００１１】
この場合、熱伝導抑制手段としては、例えば、閉じられた空間を構成するパッシベーション膜の表面に形成された凹部や、半導体領域を構成する半導体材料よりも低熱伝導率の材料で構成された断熱部を用いることができる。
【００１２】
これにより、パワー素子が形成された第１の素子領域と制御回路素子が形成された第２の素子領域との間の熱伝導を抑制でき、制御回路に対するパワー素子の発熱の影響を低減できる。
【００１３】
また、本発明では、第１の半導体層（４）と第２の半導体層（７）との間であって、第１の素子領域（ａ）に対向する位置に設けられた空間を構成する空間構成部（７１）と、第２の半導体層（７）のうちの第２の素子領域（ｂ）とは異なる領域に形成されており、第２の半導体層（７）の表面から空間構成部（７１）に到達する深さの穴（７２）とを備えることを第４の特徴としている。
【００１４】
これにより、第１の半導体素子から発せられた熱を、第１の半導体層と第２の半導体層との間に設けられた空間を介して、第２の半導体層（７）の表面から放出することができる。
【００１５】
また、本発明では、第１の半導体層（４）と第２の半導体層（７）の間であって、第１の素子領域に対向する領域から第２の半導体層（７）のうちの第２の素子領域とは異なる領域に至って配置されており、一部が第２の半導体層（７）の表面に位置する形状の金属層（７３）を備えていることを第５の特徴としている。
【００１６】
これにより、第１の半導体層と第２の半導体層との間に空間が設けられた場合と比較して、放熱効果を高めることができる。
【００１７】
また、本発明では、第１の半導体層（４）の裏面側に、第１の半導体層（４）に接する第１の絶縁膜（３）と、第１の絶縁膜（３）に接する第３の半導体層（１）とが順に積層されている場合、第２の半導体層（７）の表面から、第２の半導体層（７）、第１の半導体層（４）および第１の絶縁膜（３）を貫通して、第３の半導体層（２）と接続された形状であって、導電性材料により構成された導電部（９）を設けることができる。これにより、半導体チップの裏面電位を半導体チップの表面側からとることができる。
【００１８】
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００１９】
（第１実施形態）
図１に、本発明の第１実施形態における半導体装置の平面図を示し、図２に図１中のＡ−Ａ線断面図を示す。なお、図２では、図１に示されていない部分も示している。また、図２では、半導体領域については、断面を示す斜線を省略している。
【００２０】
本実施形態の半導体装置は、図示しないが、半導体チップがパッケージに収納された状態のものである。そして、図２に示すように、この半導体チップ１は、半導体チップ１の裏面側（図中下側）から順に、Ｓｉ単結晶層２と、第１の絶縁膜３と、第１の半導体層としてのＳｉ単結晶で構成された第１のＳＯＩ層４と、電極配線層５と、第２の絶縁膜６と、第２の半導体層としてのＳｉ単結晶で構成された第２のＳＯＩ層７とが積層された構造であり、第１、第２のＳＯＩ層４、７が半導体チップの表面に垂直な方向（半導体チップの厚さ方向）に、第２の絶縁膜６等を介して、積層されたＳＯＩの２重構造となっている。
【００２１】
Ｓｉ単結晶層２は、例えば、図示しないリードフレームと接触しており、ＧＮＤ電位となっている。また、第１の絶縁膜３および第２の絶縁膜６は、例えば、ＳｉＯ２により構成されている。
【００２２】
また、第１のＳＯＩ層４は、第２の絶縁膜６よりも半導体チップ１の裏面側（図２中下側）に位置し、第２のＳＯＩ層７は、第２の絶縁膜６よりも半導体チップ１の表面側（図２中上側）に位置している。そして、下地である第１のＳＯＩ層４に第１の素子領域としてのパワー素子領域ａが形成されており、上地である第２のＳＯＩ層７に第２の素子領域としての制御回路素子領域ｂが形成されている。
【００２３】
なお、半導体チップ全体の厚さは、例えば、４００μｍ程度であり、制御回路素子領域ｂが形成されている第２のＳＯＩ層７の厚さは、例えば、１０〜２０μｍである。
【００２４】
ここで、パワー素子領域ａは、第１の半導体素子としてのパワー素子が形成されている領域であり、詳細については後述するが、パワー素子として機能するように、Ｐ型もしくはＮ型の不純物半導体部が複数形成されている領域である。
【００２５】
このパワー素子領域ａは、第１のＳＯＩ層４の下側（裏面側）に位置する第１の絶縁膜３と、第１のＳＯＩ層４中であって、パワー素子領域ａの周囲に形成されている絶縁膜８、ＰｏｌｙＳｉ層９および絶縁膜１０により、第１のＳＯＩ層４における他の領域と絶縁分離されている。なお、絶縁膜８、ＰｏｌｙＳｉ層９、絶縁膜１０は、第２のＳＯＩ層７の表面（半導体チップ１の表面１ａ）から第１の絶縁膜３に至って形成されている。絶縁膜８、絶縁膜１０は、例えば、ＳｉＯ２により構成されている。また、第１の絶縁膜３および絶縁膜８が特許請求の範囲に記載の第１の絶縁手段に相当する。
【００２６】
一方、制御回路素子領域ｂは、パワー素子の動作を制御するための制御回路を構成する第２の半導体素子としての制御回路素子が形成されている領域であり、パワー素子領域ａと同様に、制御回路素子として機能するように、制御回路素子を構成するＰ型もしくはＮ型の不純物半導体部が複数形成されている領域である。
【００２７】
この制御回路素子領域ｂは、第２のＳＯＩ層７の下側に位置する第２の絶縁膜６と、第２のＳＯＩ層７中であって、制御回路素子領域ｂの周囲に形成されている絶縁膜１１により、第２のＳＯＩ層７中の他の領域や、パワー素子領域ａと絶縁分離されている。なお、図２に示すように、制御回路素子領域ｂと制御回路素子領域ｂとの間には、絶縁膜１１、ＰｏｌｙＳｉ層１２および絶縁膜１１が配置されている。絶縁膜１１は、例えば、ＳｉＯ２により構成されている。第２の絶縁膜６および絶縁膜１１が特許請求の範囲に記載の第２の絶縁手段に相当する。
【００２８】
また、図１に示すように、半導体チップ１の表面に平行な面方向における制御回路素子領域ｂの大きさは、パワー素子領域ａよりも小さく、図１、２に示すように、制御回路素子領域ｂは、パワー素子領域ａの真上に位置しており、半導体チップ１の表面（１ａ）に平行な面方向で、パワー素子領域ａと完全に重複している。
【００２９】
次に、各素子領域ａ、ｂの構成について、より詳細に説明する。
【００３０】
パワー素子領域ａには、図２に示すように、例えば、パワーＬＤＭＯＳトランジスタが形成されており、すなわち、不純物半導体部としてのＮ−型層２１と、Ｎ−型層２１上のＮ型ウェル２２と、Ｎ−型層２１上のＰ型ボディ領域２３と、Ｎ＋型ソース領域２４と、Ｐ＋型コンタクト領域２５と、Ｎ＋型ドレイン領域２６とが形成されている。また、パワー素子領域ａの表面上には、電極配線層５としてのＮ＋型ソース領域２４とＮ＋型ドレイン領域２６とを分離しているフィールド絶縁膜２７と、Ｐ型ボディ領域２３上に位置するゲート電極２８と、層間絶縁膜２９と、層間絶縁膜２９上に位置し、Ｎ＋型ソース領域２４とＮ＋型ドレイン領域２６にそれぞれ導通しているＡｌ配線３０と、Ａｌ配線３０上のパッシベーション膜３１とが形成されている。
【００３１】
なお、Ｎ＋型ソース領域２４は、Ｐ型ボディ領域２３内の表面側に形成されており、Ｎ＋型ドレイン領域２６は、Ｐ型ボディ領域２３から横方向に離間してＮ−型ウェル２２内の表面側に形成されている。そして、Ｐ型ボディ領域２３のうち、ゲート電極２８の下側の部分がチャネルとなり、横方向（半導体チップ１の表面に対して平行な方向）に電流が流れるようになっている。
【００３２】
また、第２のＳＯＩ層７のうち、制御回路素子領域ｂとは異なる領域に、第２のＳＯＩ層７の表面からパワー素子のＡｌ配線３０に到達する形状であって、それぞれ、Ａｌ配線３０を介して、パワー素子領域ａのＮ＋型ソース領域２４とＮ＋型ドレイン領域２６と電気的に接続されたＰｏｌｙＳｉ層３２が形成されている。これらのＰｏｌｙＳｉ層３２によって、Ｎ＋型ソース領域２４とＮ＋型ドレイン領域２６の配線が、半導体チップの表面から引き出されるようになっている。また、同様に、図１に示すように、第２のＳＯＩ層７のうち、制御回路素子領域ｂとは異なる領域（図１中のＡ−Ａ線上から離れた他の領域）に、ゲート電極２８と接続されたゲート配線としてのＰｏｌｙＳｉ層３３が形成されている。
【００３３】
そして、図２では示していないが、パワー素子のソース、ドレイン、ゲートの各電極の配線が、半導体チップ１の表面上に形成されている。なお、図１では、これらの配線のうち、ＰｏｌｙＳｉ層３３と制御回路素子とを電気的に接続するゲート配線３４のみを代表して示している。
【００３４】
図２中の左側の制御回路素子領域ｂには、例えば、ＮＰＮ型バイポーラトランジスタが形成されており、すなわち、不純物半導体部としてのＮ−型層４１と、Ｎ−型層４１上のＮ型層４２とＮ−型層４２内の表面側に位置するＰ＋型ベース領域４３と、Ｐ＋型ベース領域４３内の表面側に位置するＮ＋型エミッタ領域４４と、Ｎ型層４２内の表面側であって、Ｐ＋型ベース領域４３から離間して位置するＮ＋型コレクタ領域４５と、Ｎ＋型コレクタ領域４５とＮ−型層４１に導通しているＮ＋型領域４６とが形成されている。
【００３５】
一方、図２中の右側の制御回路素子領域ｂには、例えば、ＰＮＰ型バイポーラトランジスタが形成されており、すなわち、不純物半導体部としてのＮ−型層４１と、Ｎ−型層４１上のＮ型層４２とＮ−型層４２内の表面側に位置し、互いに離間しているＰ＋型エミッタ領域４７、Ｐ＋型コレクタ領域４８およびＮ型ベース領域４９とが形成されている。
【００３６】
なお、本実施形態では、制御回路素子領域ｂにバイポーラトランジスタが形成されているが、バイポーラトランジスタの代わりにＣＭＯＳを形成しても良い。
【００３７】
次に、上記した構造の半導体装置の製造方法を説明する。図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）に、半導体装置の製造方法を説明するための断面図を示す。
【００３８】
まず、図３（ａ）に示すように、Ｓｉ単結晶層２、第１の絶縁膜３および第１のＳＯＩ層４が積層された構造の第１の半導体基板５１と、単結晶Ｓｉ層５２、第２の絶縁膜６および第２のＳＯＩ層７が積層された構造の第２の半導体基板５３を用意する。
【００３９】
このとき、第１の半導体基板５１には、第１のＳＯＩ層４に、図２に示す構成のパワー素子領域ａと、パワー素子領域ａの周囲に配置され、パワー素子領域ａを他の領域と絶縁分離するための絶縁膜５４およびＰｏｌｙＳｉ層５５が形成されており、第１のＳＯＩ層４の表面上に電極配線層５が形成されている。
【００４０】
一方、第２の半導体基板５３には、第２のＳＯＩ層７に、図２に示す構成の制御回路素子領域ｂと、各制御回路素子領域ｂの周囲に配置され、各制御回路素子領域ｂを他の領域と絶縁分離するための絶縁膜１１およびＰｏｌｙＳｉ層１２、５６が形成されている。
【００４１】
続いて、図３（ｂ）に示すように、第２の半導体基板５３の単結晶Ｓｉ層５２を削除した後、第１の半導体基板５１を下側にし、第２の半導体基板５３を上側にして、第１、第２の半導体基板５１、５３を貼り合わせる。
【００４２】
続いて、図３（ｃ）に示すように、パワー素子領域ａの周囲に、第２のＳＯＩ層７の表面から第１の絶縁膜３に到達する深さのトレンチ５７を形成する。
【００４３】
続いて、図４（ａ）に示すように、トレンチ５７の内部に例えばＳｉＯ２を埋め込み、その後、酸化膜に対して、再び、トレンチ５８を形成し、そのトレンチの内部にＰｏｌｙＳｉを埋め込むことで、第２のＳＯＩ層７の表面から第１の絶縁膜３に至る形状の絶縁膜８、ＰｏｌｙＳｉ層９、絶縁膜１０を形成する。
【００４４】
続いて、図４（ｂ）に示すように、第２のＳＯＩ層７にパワー素子の各電極の配線部を形成するため、第２のＳＯＩ層７のうち、制御回路素子領域ｂとは異なる領域、すなわち、ＰｏｌｙＳｉ層５６に対してトレンチ５９を形成する。このとき、トレンチ５９の深さを、パッシベーション膜３１も貫通し、パワー素子のＡｌ配線３０に到達する深さとする（図２参照）。なお、２つの半導体基板５１、５３を貼り合わせる前に、パッシベーション膜３１にホールを形成しておいても良い。
【００４５】
続いて、図４（ｃ）に示すように、トレンチ５９の内部にＰｏｌｙＳｉを埋め込むことで、第２のＳＯＩ層７の表面からパワー素子のＡｌ配線３０に到達する形状のＰｏｌｙＳｉ層３２を形成する。
【００４６】
その後、図示しないが、第２のＳＯＩ層７の表面上に電極配線、保護膜等を形成し、ダイシング工程、パッケージング工程等を経ることで、本実施形態の半導体装置が製造される。
【００４７】
次に、本実施形態の主な効果について説明する。
【００４８】
（１）本実施形態では、半導体チップの内部に、絶縁分離されたパワー素子領域ａを有する第１のＳＯＩ層４と、絶縁分離された制御回路素子領域ｂを有する第２のＳＯＩ層７とが、半導体チップの表面に垂直な方向に並んで配置されている。そして、図１に示すように、制御回路素子領域ｂは、半導体チップ１の表面１ａ上での大きさが、パワー素子領域ａよりも小さく、半導体チップ１の表面１ａに平行な面方向において、パワー素子領域ａと完全に重複している。すなわち、パワー素子領域ａと制御回路素子領域ｂが立体的に配置されている。
【００４９】
ここで、図５（ａ）、（ｂ）に、比較例として、パワー素子領域ａと制御回路素子領域ｂとが平面的に配置されている場合の半導体チップ１の平面図とＢ−Ｂ線断面図を示す。なお、図６では、図１、２に対応する構成部に、図１、２と同一の符号を付している。
【００５０】
図５（ａ）、（ｂ）に示す半導体装置は、単結晶Ｓｉ層６２、絶縁膜６３、ＳＯＩ層６４からなるＳＯＩ構造の半導体基板６１において、ＳＯＩ層６４に、パワー素子領域ａと制御回路素子領域ｂとが離間して形成されている。なお、パワー素子領域ａは、その周囲に設けられた絶縁膜８、ＰｏｌｙＳｉ層９およびＳＯＩ層６４の下側の絶縁膜６３によって、絶縁分離されており、一方、制御回路素子領域ｂは、その周囲に設けられた絶縁膜１１、ＰｏｌｙＳｉ層１２、６５およびＳＯＩ層６４の下側の絶縁膜６３によって、絶縁分離されている。
【００５１】
このように、本実施形態とは異なり、パワー素子領域ａと制御回路素子領域ｂとが半導体チップの表面に平行な面方向で重複していない場合では、パワー素子領域ａと制御回路素子領域ｂの両方が、半導体チップの面積に影響する。このため、半導体チップ全体の面積を縮小するためには、パワー素子領域ａと制御回路素子領域ｂの両方を縮小する必要があるが、パワー素子領域ａを縮小しすぎるとパワー素子の耐圧が低下するため、パワー素子領域ａを過度に縮小できないことから、半導体チップ全体の面積を縮小することに限界があった。
【００５２】
これに対して、本実施形態では、パワー素子領域ａと制御回路素子領域ｂとが、半導体チップ１の表面１ａに平行な面方向において、完全に重複していることから、パワー素子領域ａと制御回路素子領域ｂのうち、パワー素子領域ａの大きさのみが半導体チップの面積に影響する。すなわち、本実施形態によれば、図１と図５（ａ）とを比較してわかるように、  パワー素子領域ａが同じ大きさの場合、パワー素子領域ａと制御回路素子領域ｂとが平面的に配置されている場合と比較して、制御回路素子領域ｂの大きさ分、半導体チップの面積を縮小できる。
【００５３】
（２）さらに、本実施形態では、図２に示すように、パワー素子領域ａを有する第１のＳＯＩ層４が、半導体チップ１の裏面側に配置され、制御回路素子領域ｂを有する第２のＳＯＩ層７が、半導体チップの表面側に配置されている。また、第１のＳＯＩ層４の表面上にパワー素子のゲート電極２８が形成されている。また、第２のＳＯＩ層７のうち、制御回路素子領域ｂとは異なる領域に、ゲート電極２８と接続されたＰｏｌｙＳｉ層３３が形成されており、第２のＳＯＩ層７の表面上に、ＰｏｌｙＳｉ層３３（図１参照）と制御回路素子とを電気的に接続するＡｌ配線３４が形成されている。
【００５４】
ところで、比較例としての図５（ａ）、（ｂ）に示す半導体装置では、パワー素子領域ａと制御回路素子領域ｂとが平面的に配置されていたため、半導体基板６１の表面上に形成されていたゲート配線（Ａｌ配線）６６が長くなり、その配線抵抗（ゲート抵抗）により、ゲートの電圧波形がなまり、パワー素子のスイッチング速度が遅くなり、スイッチング損失が大きくなるという問題があった。
【００５５】
これに対して、本実施形態では、パワー素子領域ａの上に制御回路素子領域ｂを配置しているので、図５（ａ）に示す半導体装置と比較して、Ａｌ配線３４を短くできる。また、ゲート電極２８と接続されたＰｏｌｙＳｉ層３３の半導体チップ１の厚さ方向での長さは、第２のＳＯＩ層７の厚さと同程度であり、半導体チップの厚さよりも短いことから、Ａｌ配線３４よりも、かなり短いものである。
【００５６】
したがって、本実施形態によれば、ＰｏｌｙＳｉ層３３の長さを考慮しても、図５（ａ）に示す半導体装置と比較して、ＰｏｌｙＳｉ層３３とＡｌ配線３４から構成されるゲート配線を短くすることができる。これにより、ゲート抵抗を小さくできるので、スイッチング速度をはやくでき、スイッチング損失を低減することができる。
【００５７】
（第２実施形態）
図６に、本発明の第２実施形態における半導体装置の断面図を示す。なお、図６は、図２に対応する図であり、図６では、図２と同様の構成部に図２と同一の符号を付している。
【００５８】
本実施形態の半導体装置は、図２に示す半導体装置に対して、第１のＳＯＩ層４と第２のＳＯＩ層７との間に位置するパッシベーション膜３１に凹部７１が設けられた構造となっている。
【００５９】
この凹部７１は、パワー素子領域ａに対向する領域であって、制御回路素子領域ｂの真下の領域に位置している。また、凹部７１は、パッシベーション膜３１に形成された側面７１ａと、Ａｌ配線３０等の表面からなる底面７１ｂとによって構成されている。
【００６０】
また、この凹部７１は、第１実施形態で説明した製造工程において、例えば、図３（ａ）に示す工程と、図３（ｂ）に示す工程との間で、第２の半導体基板５３と貼り合わせる前の第１の半導体基板５１に対して、パッシベーション膜３１の一部を選択的に除去することで形成される。
【００６１】
本実施形態の半導体装置では、この凹部７１と第２の絶縁膜６によって閉じられた空間が構成されている。このように、第１のＳＯＩ層４と第２のＳＯＩ層７との間に、凹部７１で構成された空間を設けることで、パワー素子領域ａから制御回路素子領域ｂへの熱の伝導を抑えることができ、制御回路に対するパワー素子の発熱の影響を低減できる。
【００６２】
なお、本実施形態では、熱の伝導を抑制する熱伝導抑制手段として、第１のＳＯＩ層４と第２のＳＯＩ層７との間に位置するパッシベーション膜２１に、空間を構成する凹部７１を設ける場合を例として説明したが、パッシベーション膜や半導体層を介しての熱の移動を抑制できる手段であれば、他の手段を採用してもよい。例えば、パッシベーション膜や半導体基板よりも熱伝導率が低い材料（断熱材）で構成された断熱部を、第１のＳＯＩ層４と第２のＳＯＩ層７との間に配置することもできる。すなわち、上記した凹部７１を断熱材で充填することもできる。
【００６３】
（第３実施形態）
図７に、本発明の第３実施形態における半導体装置の断面図を示す。なお、図７は、図２、６に対応する図であり、図７では、図２、６と同様の構成部に図２、６と同一の符号を付している。
【００６４】
本実施形態の半導体装置は、図６に示す半導体装置に対して、第２のＳＯＩ層７のうちの制御回路素子領域ｂとは異なる領域に、第２のＳＯＩ層の表面から空間部に到達する深さの穴７２が設けられた構造となっている。
【００６５】
この穴７２は、図１、２に示されている２つの制御回路素子領域ｂの間に位置するＰｏｌｙＳｉ層１２と、第２のＳＯＩ層７の下側に位置する第２の絶縁膜６に対して設けられている。また、この穴７２は、例えば、第１実施形態で説明した製造工程において、図４（ｂ）に示すように、ＰｏｌｙＳｉ層５６に対してトレンチ５９を形成すると同時に形成可能であり、２つの制御回路素子領域ｂの間に位置するＰｏｌｙＳｉ層１２の全部もしくは一部を除去することで、穴７２が形成される。
【００６６】
本実施形態では、この穴７２を構成する側面７２ａと、パッシベーション膜３１に形成された空間構成部としての凹部７１と、第２の絶縁膜６によって、第２のＳＯＩ層７の表面に設けられた開口部７２ｂに通じる空間が構成されている。
【００６７】
これにより、パワー素子から発せられた熱を、空間を介して、第２のＳＯＩ層７の表面に設けられた開口部７２ｂから放熱することができる。
【００６８】
（第４実施形態）
図８に、本発明の第４実施形態における半導体装置の断面図を示す。なお、図８は、図７に対応する図であり、図８では、図７と同様の構成部に図７と同一の符号を付している。
【００６９】
本実施形態の半導体装置は、第３実施形態で説明した図７に示す半導体装置が有する空間部に、Ｃｕ等の熱伝導率が高い金属材料が充填された構造である。言い換えると、図２に示す半導体装置に対して、第１のＳＯＩ層４と第２のＳＯＩ層７の間であって、パワー素子領域ａに対向する領域から、第２のＳＯＩ層７のうちの制御回路素子領域ｂとは異なる領域に至って配置されており、一部が第２のＳＯＩ層７の表面に位置する形状の金属層７３が追加された構造となっている。
【００７０】
そして、この金属層７３は、例えば、以下の方法により、形成可能である。第１実施形態で説明した製造工程において、例えば、図３（ａ）に示す工程と、図３（ｂ）に示す工程との間で、第２の半導体基板５３と貼り合わせる前の第１の半導体基板５１に対して、パッシベーション膜３１の一部を選択的に除去することで凹部７１を形成する。なお、この凹部７１は、Ａｌ配線３０に到達しない深さであり、パッシベーション膜３１に設けられた側面７１ａと底面７１ｂによって構成される。続いて、この凹部７１に金属材料を充填することで、金属層７３のうち、第１のＳＯＩ層４と第２のＳＯＩ層７の間に位置する部分７３ａを形成する。
【００７１】
また、図４（ｂ）に示す工程で、２つの制御回路素子領域ｂの間に位置するＰｏｌｙＳｉ層１２（図１、２参照）の全部もしくは一部を除去することで、穴７２を形成した後、穴７２の内部に金属材料を充填することで、金属層７３のうち、第２のＳＯＩ層７のうちの制御回路素子領域ｂとは異なる領域に位置する部分７３ｂを形成する。このようにして、金属層７３が形成される。
【００７２】
本実施形態によれば、パワー素子から発せられた熱を、上記した構造の金属層７３を介して、第２のＳＯＩ層７の表面から放熱することができ、第３実施形態で説明した半導体装置よりも、パワー素子の放熱効果を高めることができる。
【００７３】
（第５実施形態）
図９に、本発明の第５実施形態における半導体装置の断面図を示す。なお、図９は、図２に対応する図であり、図９では、図２と同様の構成部に図２と同一の符号を付している。
【００７４】
本実施形態の半導体装置は、図２に示す半導体装置に対して、パワー素子領域ａの側面を取り囲むように配置されたＰｏｌｙＳｉ層９を、半導体チップ１の裏面に位置するＳｉ単結晶層２と電気的に接続させた構造に変更したものである。なお、このＰｏｌｙＳｉ層９は、導電性不純物が導入されており、導電性を有している。
【００７５】
このＰｏｌｙＳｉ層９は、第１実施形態で説明した製造工程において、例えば、図３（ｃ）に示す工程で形成するトレンチ５７の深さを、第２のＳＯＩ層７の表面から第２のＳＯＩ層７、第１のＳＯＩ層４および第１の絶縁膜３を貫通して、単結晶層２に到達する深さに変更することで、形成可能である。
【００７６】
ここで、第１実施形態で説明したように、図２に示す半導体装置は、Ｓｉ単結晶層２を図示しないリードフレームと接触させることにより、半導体チップ１の裏面電位をＧＮＤ電位としていた。
【００７７】
これに対して、本実施形態では、第２のＳＯＩ層７の表面から第２のＳＯＩ層７、第１のＳＯＩ層４および第１の絶縁膜３を貫通して、単結晶層２と接続された形状の導電部としてのＰｏｌｙＳｉ層９を設けることにより、このＰｏｌｙＳｉ層９を介して、半導体チップの裏面電位を半導体チップの表面から取ることができる。これにより、リードフレームと接触させることで、半導体チップの裏面側からＧＮＤ電位をとる場合と比較して、接触抵抗を低減でき、ノイズに対する誤動作を防ぐことができる。
【００７８】
なお、本実施形態では、導電部としてＰｏｌｙＳｉ層９を用いる場合を例として説明したが、ＰｏｌｙＳｉ層９の代わりに、他の導電性材料で構成された導電部を用いることもできる。
【００７９】
（第６実施形態）
図１０、１１に、本発明の第６実施形態の第１、第２の例における半導体装置の断面図を示す。なお、図１０、１１は、図２に対応する図であり、図１０、１１では、図２と同様の構成部に図２と同一の符号を付している。
【００８０】
上記した各実施形態で説明した半導体装置では、パワー素子領域ａにパワーＬＤＭＯＳトランジスタが形成されていたのに対して、本実施形態では、パワー素子領域ａに、パワーＶＤＭＯＳトランジスタを形成している。
【００８１】
具体的には、図１０に示す第１の例の半導体装置では、パワー素子領域ａに、不純物半導体部としてのＮ＋型ドレイン層８１と、Ｎ＋型ドレイン層８１の上のＮ型ウェル８２とＮ−型ウェル８２内の表面側に位置するＰ＋型ボディ領域８３と、Ｐ＋型ボディ領域８３内の表面側に位置するＮ＋型ソース領域８４と、Ｎ型ウェル８２内のＰ＋型ボディ領域８３と離間した位置に形成されており、Ｎ＋型ドレイン層８１に到達する深さのＮ＋型領域８５とが形成されている。
【００８２】
また、パワー素子領域ａの表面上には、Ｐ＋型ボディ領域８３の真上に位置するゲート電極８６が形成されており、Ｐ型ボディ領域８３のうち、ゲート電極８６の下側の部分がチャネルとなり、縦方向（すなわち、半導体チップ１の表面に対して垂直な方向、半導体チップ１の厚さ方向）に電流が流れるようになっている。
【００８３】
また、パワー素子領域ａの表面上には、層間絶縁膜８７ａと、層間絶縁膜８７ａの上に位置し、Ｎ＋型領域８５と電気的に接続されたＡｌ配線８８と、これらを覆っている層間絶縁膜８７ｂと、Ｎ＋型ソース領域８４と電気的に接続されたＡｌ配線８９と、パッシベーション膜９０とが形成されている。
【００８４】
また、本実施形態では、図１に示す半導体装置に対して、パワー素子領域ａと、その周囲に位置する絶縁膜８、ＰｏｌｙＳｉ層９、絶縁膜１０との間に、第２のＳＯＩ層７の表面から第１の絶縁膜３に到達する形状の絶縁膜９１と、導電性不純物が添加されているＰｏｌｙＳｉ層９２とが追加されている。なお、絶縁膜９１は、例えば、ＳｉＯ２により構成されている。
【００８５】
このＰｏｌｙＳｉ層９２は、絶縁膜９１に設けられた穴９１ａを介して、Ｎ＋型領域８５と電気的に接続されたＡｌ配線８８と電気的に接続されている。このＰｏｌｙＳｉ層９２により、半導体チップ１の表面からドレイン電極をとることができるようになっている。なお、ＰｏｌｙＳｉ層９２とＡｌ配線８８との接続については、例えば、第２のＳＯＩ層７の表面から第１の絶縁膜３に到達するトレンチを形成した後、このトレンチ内に、絶縁膜９１のうちの穴９１ａよりも下側の部分９１ｂを形成し、続いて、Ａｌ配線８８のうちの穴９１ａの内部に位置する部分８８ａを形成した後、絶縁膜９１のうちの穴９１ａよりも上側の部分９１ｃを形成することで、可能となる。
【００８６】
また、Ｎ＋型ソース領域８４と電気的に接続されたＡｌ配線８９は、図２に示す半導体装置と同様に、第２のＳＯＩ層７に形成されたＰｏｌｙＳｉ層３２と電気的に接続されている。
【００８７】
一方、図１１に示す半導体装置は、図１０に示す半導体装置に対して、Ｎ＋型ドレイン層８１と電気的に接続されていたＮ＋型領域８５およびＡｌ配線８８が省略されており、Ｎ＋型ドレイン層８１が、絶縁膜９１の穴９１ｄの内部に設けられた接続部９３を介して、ＰｏｌｙＳｉ層９２と電気的に接続された構造となっている。なお、この接続部９３は、例えば、トレンチ内に絶縁膜９１を形成する前に、ＰｏｌｙＳｉ等の導電性材料を埋め込むことで形成される。
【００８８】
（他の実施形態）
（１）上記した各実施形態では、ゲート電極２８、８６がプレーナ構造である場合を例として説明したが、ゲート電極を他の構造とすることもできる。例えば、第１のＳＯＩ層４に形成されたトレンチに電極材を埋め込んだトレンチゲート構造とすることもできる。
【００８９】
（２）上記した各実施形態では、パワー素子領域ａ、制御回路素子領域ｂを絶縁分離する手段として、絶縁膜を用いた絶縁物分離を採用した場合を例として説明したが、ＰＮ接合分離を採用することもできる。例えば、パワー素子領域ａ、制御回路素子領域ｂをそれぞれ取り囲んでいる絶縁膜をＰ型領域に変更することもできる。
【００９０】
（３）上記した各実施形態では、半導体チップの下地にパワー素子領域ａを形成し、上地に制御回路素子領域ｂを形成する場合を例として説明したが、パワー素子領域ａと制御回路素子領域ｂを上下逆に配置することも可能である。
【００９１】
（４）上記した各実施形態では、第１のＳＯＩ層４と第２のＳＯＩ層７とを有するＳＯＩの２重構造とする場合を例として説明したが、３重以上の多重構造としても良い。すなわち、絶縁分離された素子領域を３重以上積層しても良い。
【００９２】
（５）上記した各実施形態では、制御回路素子領域ｂとパワー素子領域ａとが完全に重複している場合を例として説明したが、例えば、制御回路素子領域ｂの一部がパワー素子領域ａの真上に位置する構造としても良い。このように、制御回路素子領域ｂとパワー素子領域ａとが半導体チップの表面に平行な面方向において、一部でも重複していれば、重複していない場合と比較して、半導体チップの面積を縮小できる。
【００９３】
（６）上記した各実施形態では、第１、第２の半導体素子として、パワー素子と制御回路素子を採用する場合を例として説明したが、パワー素子に限らず、ゲート電極を有する構造の素子であれば他の半導体素子を採用することもできる。このとき、他方の半導体素子が、ゲート電極に印加する電圧を制御する制御回路素子であれば、ゲート配線を短くできるという利点がある。
【００９４】
また、第１、第２の半導体素子を、パワー素子と制御回路素子以外の組み合わせとすることもでき、例えば、ともにパワー素子とすることもできる。また、第１、第２の半導体素子としては、トランジスタに限らず、ダイオード、コンデンサ、抵抗、メモリセル等の半導体素子を採用することもできる。
【００９５】
なお、上記した各実施形態は、実施可能な範囲で種々の組み合わせが可能である。
【図面の簡単な説明】
【００９６】
【図１】本発明の第１実施形態における半導体装置の平面図である。
【図２】図１中のＡ−Ａ線断面図である。
【図３】第１実施形態における半導体装置の製造方法を説明するための断面図である。
【図４】第１実施形態における半導体装置の製造方法を説明するための断面図である。
【図５】（ａ）は、比較例としてのパワー素子領域ａと制御回路素子領域ｂとが平面的に配置されている場合の半導体装置の平面図であり、（ｂ）は、（ａ）中のＢ−Ｂ線断面図である。
【図６】本発明の第２実施形態における半導体装置の断面図である。
【図７】本発明の第３実施形態における半導体装置の断面図である。
【図８】本発明の第４実施形態における半導体装置の断面図である。
【図９】本発明の第５実施形態における半導体装置の断面図である。
【図１０】本発明の第６実施形態の第１の例における半導体装置の断面図である。
【図１１】本発明の第６実施形態の第２の例における半導体装置の断面図である。
【符号の説明】
【００９７】
１…半導体チップ、３…第１の絶縁膜、４…第１のＳＯＩ層、６…第２の絶縁膜、
７…第２のＳＯＩ層、８、１１…絶縁膜、３３…ＰｏｌｙＳｉ層、３４…ゲート配線、
ａ…パワー素子領域、ｂ…制御回路素子領域。
【図１】
2007165693.tif 000003
【図２】
2007165693.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007165693.tif 000009
【図８】
2007165693.tif 000010
【図９】
2007165693.tif 000011
【図１０】
2007165693.tif 000012
【図１１】
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